(57)【要約】【課題】安定したデータ保持が可能で、回路規模の増加が少なく、且つソフトエラーに対する耐性が高いデータ保持回路を含む半導体集積回路を提供する。【解決手段】半導体集積回路は、データ保持部１１、プルアップ回路１２、プルダウン回路１３、第１フィードバック回路１４、第２フィードバック回路１５を備える。データ保持部１１は出力データを保持する。プルアップ回路１２は、クロック信号に同期して入力されるデータをプルアップ制御信号として取り込み、プルアップ制御信号が一方の値の時に出力データをプルアップする。プルダウン回路１３は、前記データをプルダウン制御信号として取り込み、プルダウン制御信号が他方の値の時に出力データをプルダウンする。第１フィードバック回路１４は前記出力データをプルアップ制御信号としてフィードバックし、第２フィードバック回路１５は前記出力データをプルダウン制御信号としてフィードバックする。【選択図】      図１
2006115311.tif 000002
【特許請求の範囲】
【請求項１】
出力データを保持するデータ保持部と、
クロック信号に同期して入力されるデータをプルアップ制御信号として取り込み、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持された前記出力データをプルアップするプルアップ回路と、
前記クロック信号に同期して入力される前記データをプルダウン制御信号として取り込み、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持された前記出力データをプルダウンするプルダウン回路と、
前記データ保持部に保持された前記出力データを前記プルアップ制御信号としてフィードバックする第１フィードバック回路と、
前記データ保持部に保持された前記出力データを前記プルダウン制御信号としてフィードバックする第２フィードバック回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
第１の出力データを保持する第１データ保持部と、
クロック信号に同期して入力されるデータを第１プルアップ制御信号として取り込み、前記第１プルアップ制御信号が一方の値の時に前記第１データ保持部に保持された前記第１の出力データをプルアップする第１プルアップ回路と、
前記クロック信号に同期して入力される前記データを第１プルダウン制御信号として取り込み、前記第１プルダウン制御信号が他方の値の時に前記第１データ保持部に保持された前記第１の出力データをプルダウンする第１プルダウン回路と、
前記第１データ保持部に保持された前記第１の出力データを前記第１プルアップ制御信号としてフィードバックする第１フィードバック回路と、
前記第１データ保持部に保持された前記第１の出力データを前記第１プルダウン制御信号としてフィードバックする第２フィードバック回路と、
第２の出力データを保持する第２データ保持部と、
前記クロック信号に同期して入力される前記第１の出力データを第２プルアップ制御信号として取り込み、前記第２プルアップ制御信号が前記他方の値の時に前記第２データ保持部に保持された前記第２の出力データをプルアップする第２プルアップ回路と、
前記クロック信号に同期して入力される前記第１の出力データを第２プルダウン制御信号として取り込み、前記第２プルダウン制御信号が前記一方の値の時に前記第２データ保持部に保持された前記第２の出力データをプルダウンする第２プルダウン回路と、
前記第２データ保持部に保持された前記第２の出力データを前記第２プルアップ制御信号としてフィードバックする第３フィードバック回路と、
前記第２データ保持部に保持された前記第２の出力データを前記第２プルダウン制御信号としてフィードバックする第４フィードバック回路と、
を具備することを特徴とする半導体集積回路。
【請求項３】
第１極性の第１トランジスタと第２極性の第２トランジスタを含む論理回路と、
前記論理回路の前記第１極性の第１トランジスタのゲートに入力する信号を制御する第１極性の第３トランジスタと、
前記論理回路の前記第２極性の第２トランジスタのゲートに入力する信号を制御する第２極性の第４トランジスタと、
を具備し、前記第１極性の第３トランジスタのゲートには基準電圧が供給され、前記第２極性の第４トランジスタのゲートには電源電圧が供給されていることを特徴とする半導体集積回路。
【請求項４】
出力データを保持する、第１極性の第１トランジスタ及び第２極性の第２トランジスタを有するデータ保持部と、
前記第１極性の第１トランジスタのゲートに電流通路の一端が接続され、前記電流通路の他端に前記出力データが供給され、ゲートに基準電圧が供給された第１極性の第３トランジスタと、
前記第２極性の第２トランジスタのゲートに電流通路の一端が接続され、前記電流通路の他端に前記出力データが供給され、ゲートに電源電圧が供給された第２極性の第４トランジスタと、
前記クロック信号に同期して入力されるデータをプルアップ制御信号として取り込み、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持された前記出力データをプルアップするプルアップ回路と、
前記クロック信号に同期して入力される前記データをプルダウン制御信号として取り込み、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン回路と、
前記データ保持部に保持された前記出力データを前記プルアップ制御信号としてフィードバックする第１フィードバック回路と、
前記データ保持部に保持された前記出力データを前記プルダウン制御信号としてフィードバックする第２フィードバック回路と、
を具備することを特徴とする半導体集積回路。
【請求項５】
前記プルアップ回路及び前記プルダウン回路の前段に接続され、第１極性の第５トランジスタと第２極性の第６トランジスタを有するインバータ回路と、
前記インバータ回路の前記第１極性の第５トランジスタのゲートに電流通路の一端が接続され、ゲートに前記基準電圧が供給された第１極性の第７トランジスタと、
前記インバータ回路の前記第２極性の第６トランジスタのゲートに電流通路の一端が接続され、ゲートに前記電源電圧が供給された第２極性の第８トランジスタと、
を具備することを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、例えばα線や中性子線によるソフトエラーの発生を低減した、ラッチ回路やフリップフロップなどのデータ保持回路を含む論理回路に関するものである。
【背景技術】
【０００２】
従来より、α線や中性子線による半導体装置のソフトエラーは、主に宇宙分野や航空機分野で使われる機器に搭載された半導体装置で問題とされてきた。メモリセルにおいては、エラー訂正符号を持たせてソフトエラーが発生した場合でも、発生を検出して補正するような対策がとられてきた。
【０００３】
近年、半導体装置の高集積化と微細化によりセル内部の寄生容量が小さくなり、地上で使用される半導体装置においてもソフトエラーの発生が無視できなくなっており、論理回路においてもソフトエラーの対策が求められている。特に、データを保持するラッチ回路やフリップフロップなどの回路は、保持されているデータが反転して、そのデータが保持されると、反転したデータが伝播してチップの動作への影響が大きくなる。このため、データ保持回路のソフトエラー対策が求められている。
【０００４】
データ保持回路のソフトエラー対策としては、特許文献１に、その対策を施した回路が開示されている。これらの回路は、ＰチャネルＭＯＳトランジスタでは“０”から“１”へ、ＮチャネルＭＯＳトランジスタでは“１”から“０”へのエラーしか発生しないと言う特徴を利用して保持データを補正する構成となっている。
【０００５】
特許文献１の図６および図２５に示された回路構成は、ダイナミック型のデータ保持回路であり、寄生容量によるデータの維持やトランジスタのリーク電流によりデータが変化しないことを期待してる。しかし、ダイナミック型のデータ保持回路は、寄生容量の大きさやトランジスタのリーク電流の大きさにより安定性が変化し、寄生容量が小さい場合やトランジスタのリーク電流が大きい場合には、最悪の場合、データが変化してしまう可能性がある。
【０００６】
これに対して、スタティック型のデータ保持回路は、常に“０”か“１”かのデータがフィードバック回路で構成されるループ回路に保持されているため、寄生容量やトランジスタのリーク電流に対して非常に安定している。しかし、特許文献１の図８および図１２に示された回路構成は、スタティック型のデータ保持回路であるが、多数のトランジスタを使用しているために構成が複雑で回路規模が大きくなるという問題点がある。
【特許文献１】特開２００３−２７３７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこでこの発明は、前記問題点を解決するためになされたものであり、安定したデータ保持が可能で、回路規模の増加が少なく、且つソフトエラーに対する耐性が高いデータ保持回路を含む半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、この発明の一実施形態の半導体集積回路は、出力データを保持するデータ保持部と、クロック信号に同期して入力されるデータをプルアップ制御信号として取り込み、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持された前記出力データをプルアップするプルアップ回路と、前記クロック信号に同期して入力される前記データをプルダウン制御信号として取り込み、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持された前記出力データをプルダウンするプルダウン回路と、前記データ保持部に保持された前記出力データを前記プルアップ制御信号としてフィードバックする第１フィードバック回路と、前記データ保持部に保持された前記出力データを前記プルダウン制御信号としてフィードバックする第２フィードバック回路とを具備することを特徴とする。
【０００９】
また、この発明の他の実施形態の半導体集積回路は、第１極性の第１トランジスタと第２極性の第２トランジスタを含む論理回路と、前記論理回路の前記第１極性の第１トランジスタのゲートに入力する信号を制御する第１極性の第３トランジスタと、前記論理回路の前記第２極性の第２トランジスタのゲートに入力する信号を制御する第２極性の第４トランジスタとを具備し、前記第１極性の第３トランジスタのゲートには基準電圧が供給され、前記第２極性の第４トランジスタのゲートには電源電圧が供給されていることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、安定したデータ保持が可能で、回路規模の増加が少なく、且つソフトエラーに対する耐性が高いデータ保持回路を含む半導体集積回路を提供することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
［第１の実施形態］
まず、この発明の第１の実施形態のスタティック型データ保持回路を含む半導体集積回路について説明する。
【００１３】
図１は、第１の実施形態のスタティック型データ保持回路の構成を示す回路図である。このスタティック型データ保持回路は、データ保持部１１、プルアップ回路１２、プルダウン回路１３、第１フィードバック回路１４、及び第２フィードバック回路１５を備えている。
【００１４】
データ保持部１１は、ＰチャネルＭＯＳトランジスタＰＴ４、及びＮチャネルＭＯＳトランジスタＮＴ４から構成されている。データ保持部１１が有するノードＤＨＬＤの信号は、出力信号Ｑとして出力される。
【００１５】
プルアップ回路１２は、第１ゲート回路とＰチャネルＭＯＳトランジスタＰＴ２を有する。第１ゲート回路は、クロック信号ＣＫの位相を反転した反転クロック信号／ＣＫに同期して、入力データＤをプルアップ制御信号として取り込んで保持するＰチャネルＭＯＳトランジスタＰＴ１で構成される。ＰチャネルＭＯＳトランジスタＰＴ２は、ノードＰＨＬＤに保持されたデータが直接ゲートに入力され、入力データＤが“１”でノードＰＨＬＤが一方の値“０”の時にデータ保持部１１のノードＤＨＬＤをプルアップする。
【００１６】
プルダウン回路１３は、第２ゲート回路とＮチャネルＭＯＳトランジスタＮＴ２を有する。第２ゲート回路は、クロック信号ＣＫに同期して入力データＤをプルダウン制御信号として取り込んで保持するＮチャネルＭＯＳトランジスタＮＴ１で構成される。ＮチャネルＭＯＳトランジスタＮＴ２は、ノードＮＨＬＤに保持されたデータが直接ゲートに入力され、入力データＤが“０”でノードＮＨＬＤが他方の値“１”の時にデータ保持回路１１のノードＤＨＬＤをプルダウンする。
【００１７】
第１フィードバック回路１４は、クロック信号ＣＫに同期してデータ保持部１１の出力を、ＰチャネルＭＯＳトランジスタＰＴ２の制御信号としてフィードバックするためのＰチャネルＭＯＳトランジスタＰＴ３を有する。第２フィードバック回路１５は、反転クロック信号／ＣＫに同期してデータ保持部１１の出力を、ＮチャネルＭＯＳトランジスタＮＴ２の制御信号としてフィードバックするためのＮチャネルＭＯＳトランジスタＮＴ３を有する。
【００１８】
以下に、図１に示すスタティック型データ保持回路の接続関係を述べる。
【００１９】
入力データＤは、インバータＩｎｖ１の入力部に供給されている。インバータＩｎｖ１の出力部は、ＰチャネルＭＯＳトランジスタＰＴ１の電流通路の一端、及びＮチャネルＭＯＳトランジスタＮＴ１の電流通路の一端に接続される。ＰチャネルＭＯＳトランジスタＰＴ１の電流通路の他端（ノードＰＨＬＤ）は、ＰチャネルＭＯＳトランジスタＰＴ２のゲートに接続されている。ＮチャネルＭＯＳトランジスタＮＴ１の電流通路の他端（ノードＮＨＬＤ）は、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに接続されている。さらに、ＰチャネルＭＯＳトランジスタＰＴ１のゲートには、クロック信号ＣＫの位相を反転した反転クロック信号／ＣＫが供給され、ＮチャネルＭＯＳトランジスタＮＴ１のゲートには、クロック信号ＣＫが供給されている。
【００２０】
ＰチャネルＭＯＳトランジスタＰＴ２の電流通路の一端とＮチャネルＭＯＳトランジスタＮＴ２の電流通路の一端は接続され、この接続点（ノードＤＨＬＤ）は、ＰチャネルＭＯＳトランジスタＰＴ４のゲート、及びＮチャネルＭＯＳトランジスタＮＴ４のゲートに接続されている。さらに、ＰチャネルＭＯＳトランジスタＰＴ２の電流通路の他端には電源電圧ＶDDが供給され、ＮチャネルＭＯＳトランジスタＮＴ２の電流通路の他端には基準電圧Ｖss（例えば、接地電位）が供給されている。
【００２１】
ＰチャネルＭＯＳトランジスタＰＴ４の電流通路の一端とＮチャネルＭＯＳトランジスタＮＴ４の電流通路の一端は接続され、この接続点はＰチャネルＭＯＳトランジスタＰＴ３の電流通路の一端、及びＮチャネルＭＯＳトランジスタＮＴ３の電流通路の一端に接続されている。また、ＰチャネルＭＯＳトランジスタＰＴ４の電流通路の他端には電源電圧ＶDDが供給され、ＮチャネルＭＯＳトランジスタＮＴ４の電流通路の他端には基準電圧Ｖssが供給されている。
【００２２】
ＰチャネルＭＯＳトランジスタＰＴ３の電流通路の他端は、ノードＰＨＬＤに接続されている。また、ＮチャネルＭＯＳトランジスタＮＴ３の電流通路の他端は、ノードＮＨＬＤに接続されている。さらに、ＰチャネルＭＯＳトランジスタＰＴ３のゲートにはクロック信号ＣＫが供給され、ＮチャネルＭＯＳトランジスタＮＴ３のゲートにはクロック信号ＣＫの位相を反転した反転クロック信号／ＣＫが供給されている。
【００２３】
次に、図１に示した第１の実施形態のデータ保持回路と、特許文献１の図６に示された従来例のデータ保持回路とを比較する。第１の実施形態のデータ保持回路は、従来例のデータ保持部１１、プルアップ経路１２、プルダウン経路１３から構成された回路と同等であり、ＰチャネルＭＯＳトランジスタＰＴ４とＮチャネルＭＯＳトランジスタＮＴ４で構成されるＣＭＯＳ構造のインバータは、従来例のデータ保持回路における後段のインバータＩｎｖ１に相当する。しかし、ＰチャネルＭＯＳトランジスタＰＴ４とＮチャネルＭＯＳトランジスタＮＴ４で構成されるＣＭＯＳ構造のインバータの出力は、クロック信号ＣＫに同期するＰチャネルＭＯＳトランジスタＰＴ３を介して、ノードＤＨＬＤをプルアップするためのＰチャネルＭＯＳトランジスタＰＴ２の制御信号としてフィードバックされる。前記ＣＭＯＳ構造のインバータの出力は、また、反転クロック信号／ＣＫに同期するＮチャネルＭＯＳトランジスタＮＴ３を介して、ノードＤＨＬＤをプルダウンするためのＮチャネルＭＯＳトランジスタＮＴ２の制御信号としてフィードバックされる。すなわち、前記インバータの出力は、ＰチャネルＭＯＳトランジスタＰＴ３を介してＰチャネルＭＯＳトランジスタＰＴ２のゲートに入力され、またＮチャネルＭＯＳトランジスタＮＴ３を介してＮチャネルＭＯＳトランジスタＮＴ２のゲートに入力される。このため、第１の実施形態のデータ保持回路は、スタティック型のデータ保持回路となっている。
【００２４】
次に、第１の実施形態のデータ保持回路の動作について説明する。
【００２５】
図１に示したデータ保持回路において、従来例のデータ保持回路に相当する部分はダイナミック型のデータ保持回路の部分である。ノードＤＨＬＤのデータにソフトエラーが発生したときは、エラーが発生しないノードＰＨＬＤまたはノードＮＨＬＤのデータによって補正される。
【００２６】
入力データＤが“１”の時には、ノードＰＨＬＤとノードＮＨＬＤのデータが“０”であり、ＰチャネルＭＯＳトランジスタＰＴ２がオンし、ＮチャネルＭＯＳトランジスタＮＴ２がオフする。ここで、ノードＰＨＬＤのデータがソフトエラーにより“０”から“１”に変化すると、ＰチャネルＭＯＳトランジスタＰＴ２はオンからオフに変化するため、ノードＤＨＬＤにソフトエラーが発生する可能性があるが、ノードＮＨＬＤのデータにはソフトエラーは発生しない。これは、ＰチャネルＭＯＳトランジスタでは“０”から“１”へ、ＮチャネルＭＯＳトランジスタでは“１”から“０”へのエラーしか発生しないからである。前述したように、ノードＰＨＬＤのデータにソフトエラーが発生して“０”から“１”に変化すると、ＰチャネルＭＯＳトランジスタＰＴ２はオンからオフに変化する。この時、ＮチャネルＭＯＳトランジスタＮＴ２はオフであり、ノードＤＨＬＤはフローティング状態になるが、寄生容量などによりデータは維持される。
【００２７】
また、入力データが“０”の時には、ノードＰＨＬＤとノードＮＨＬＤのデータが“１”であり、ＰチャネルＭＯＳトランジスタＰＴ２がオフとなり、ＮチャネルＭＯＳトランジスタＮＴ２がオンする。この場合、ノードＮＨＬＤのデータがソフトエラーにより“１”から“０”に変化するとＮチャネルＭＯＳトランジスタＮＴ２はオンからオフに変化するため、ノードＤＨＬＤにソフトエラーが発生する可能性があるが、ノードＰＨＬＤのデータにはソフトエラーは発生しない。ノードＮＨＬＤのデータにソフトエラーが発生して“１”から“０”に変化すると、ＮチャネルＭＯＳトランジスタＮＴ２はオンからオフに変化する。この時、ＰチャネルＭＯＳトランジスタＰＴ２はオフであり、ノードＤＨＬＤはフローティング状態になるが、寄生容量などによりデータは維持される。
【００２８】
図１に示したデータ保持回路は、スタティック型のデータ保持回路とするために、第１フィードバック回路１４、及び第２フィードバック回路１５を備えている。入力データＤを取り込むＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ１がオフの時には、第１、第２フィードバック回路１４、１５を構成するＰチャネルＭＯＳトランジスタＰＴ３とＮチャネルＭＯＳトランジスタＮＴ３はオンとなるため、ノードＤＨＬＤからノードＰＨＬＤまたはノードＮＨＬＤに至るループ回路が形成される。
【００２９】
ＰチャネルＭＯＳトランジスタＰＴ４とＮチャネルＭＯＳトランジスタＮＴ４で構成されるＣＭＯＳ構造のインバータの出力が“０”の時には、ノードＰＨＬＤとノードＮＨＬＤのデータは“０”である。これにより、ＰチャネルＭＯＳトランジスタＰＴ２がオンし、ＮチャネルＭＯＳトランジスタＮＴ２はオフとなるため、ノードＤＨＬＤのデータは“１”となる。この場合、ＰチャネルＭＯＳトランジスタＰＴ４がオフし、ＮチャネルＭＯＳトランジスタＮＴ４はオンとなる。これにより、ＣＭＯＳ構造のインバータの出力は再び“０”となるため、安定的に“０”が保持される。
【００３０】
また、前記ＣＭＯＳ構造のインバータの出力が“１”の時には、ノードＰＨＬＤとノードＮＨＬＤのデータは“１”である。これにより、ＰチャネルＭＯＳトランジスタＰＴ２がオフとなり、ＮチャネルＭＯＳトランジスタＮＴ２はオンとなるため、ノードＤＨＬＤのデータは“０”となる。この場合、ＰチャネルＭＯＳトランジスタＰＴ４がオンし、ＮチャネルＭＯＳトランジスタＮＴ４はオフとなる。これにより、ＣＭＯＳ構造のインバータの出力は再び“１”となるため、安定的に“１”が保持される。
【００３１】
図１に示した第１の実施形態のデータ保持回路は、ダイナミック型データ保持回路からスタティック型データ保持回路に変えるために必要なトランジスタがＰチャネルＭＯＳトランジスタＰＴ３とＮチャネルＭＯＳトランジスタＮＴ３の２つのトランジスタのみであり、従来の同等なスタティック型データ保持回路に比べて少ないトランジスタ数で構成することができる。しかも、特許文献１の図６に示されたダイナミック型のデータ保持回路回路と同等のソフトエラーに対する耐性が期待できる。
【００３２】
以上説明したようにこの第１の実施形態によれば、ソフトエラーに対する耐性を向上させることができ、安定したデータ保持が可能である。さらに、少ないトランジスタの追加によって、スタティック型のデータ保持回路を形成することができる。
【００３３】
［第２の実施形態］
次に、この発明の第２の実施形態のフリップフロップを含む半導体集積回路について説明する。
【００３４】
図２は、第２の実施形態のフリップフロップの構成を示す回路図である。
【００３５】
このフリップフロップは、前記第１の実施形態のスタティック型データ保持回路を２個直列に接続したものである。図示のように、入力データＤをインバータＩｎｖ１を介して取り込んで保持する前段のスタティック型データ保持回路１６と、その出力データを取り込んで保持する後段のスタティック型データ保持回路１７を備える。スタティック型データ保持回路１６は、前記第１の実施形態と同様の構成を有する。スタティック型データ保持回路１７は、ＰチャネルＭＯＳトランジスタＰＴ８とＮチャネルＭＯＳトランジスタＮＴ８を有するデータ保持部、ＰチャネルＭＯＳトランジスタＰＴ５とＰチャネルＭＯＳトランジスタＰＴ６を有するプルアップ回路、ＮチャネルＭＯＳトランジスタＮＴ５とＮチャネルＭＯＳトランジスタＮＴ６を有するプルダウン回路、ＰチャネルＭＯＳトランジスタＰＴ７を有する第１フィードバック回路、及びＮチャネルＭＯＳトランジスタＮＴ７を有する第２フィードバック回路を備えている。後段のスタティック型データ保持回路１７からは、インバータＩｎｖ２を介して出力信号Ｑが出力される。
【００３６】
スタティック型データ保持回路１６、１７におけるソフトエラーに対する効果については、第１の実施形態にて説明したのと同様であり、この第２の実施形態によれば、ソフトエラーに対する耐性を向上させることができ、安定したデータ保持が可能である。さらに、第２の実施形態のフリップフロップは、従来の同等なフリップフロップに比べて少ないトランジスタ数で構成することができる。
【００３７】
［第３の実施形態］
次に、この発明の第３の実施形態のインバータ回路を含む半導体集積回路について説明する。
【００３８】
図３は、第３の実施形態のインバータ回路の構成を示す回路図である。
【００３９】
このインバータ回路は、ＰチャネルＭＯＳトランジスタＰＴ１で構成される第１ゲート回路、ＰチャネルＭＯＳトランジスタＰＴ２を有するプルアップ回路、ＮチャネルＭＯＳトランジスタＮＴ１で構成される第２ゲート回路、及びＮチャネルＭＯＳトランジスタＮＴ２を有するプルダウン回路を備える。ＰチャネルＭＯＳトランジスタＰＴ１は、入力データＡをプルアップ制御信号としてノードＰＯに取り込む。ＰチャネルＭＯＳトランジスタＰＴ２は、ノードＰＯのデータが直接ゲートに入力され、入力データＡが一方の値“０”の時に出力信号Ｚをプルアップする。ＮチャネルＭＯＳトランジスタＮＴ１は、入力データＡをプルダウン制御信号としてノードＮＯに取り込む。ＮチャネルＭＯＳトランジスタＮＴ２は、ノードＮＯのデータが直接ゲートに入力され、入力データＡが他方の値“１”の時に出力信号Ｚをプルダウンする。
【００４０】
以下に、図３に示すインバータ回路の接続関係を述べる。
【００４１】
入力データＡは、ＰチャネルＭＯＳトランジスタＰＴ１の電流通路の一端、及びＮチャネルＭＯＳトランジスタＮＴ１の電流通路の一端に供給されている。ＰチャネルＭＯＳトランジスタＰＴ１の電流通路の他端（ノードＰＯ）は、ＰチャネルＭＯＳトランジスタＰＴ２のゲートに接続されている。ＮチャネルＭＯＳトランジスタＮＴ１の電流通路の他端（ノードＮＯ）は、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに接続されている。ＰチャネルＭＯＳトランジスタＰＴ２の電流通路の一端とＮチャネルＭＯＳトランジスタＮＴ２の電流通路の一端は接続され、この接続点（ノードＤＯ）からは出力信号Ｚが出力される。
【００４２】
また、ＰチャネルＭＯＳトランジスタＰＴ１のゲートには、基準電圧Ｖss（例えば、接地電位）が供給され、ＮチャネルＭＯＳトランジスタＮＴ１のゲートには、電源電圧ＶDDが供給されている。ＰチャネルＭＯＳトランジスタＰＴ２の電流通路の他端には電源電圧ＶDDが供給され、ＮチャネルＭＯＳトランジスタＮＴ２の電流通路の他端には基準電圧Ｖss（例えば、接地電位）が供給されている。
【００４３】
第３の実施形態のインバータ回路では、ＰチャネルＭＯＳトランジスタＰＴ２のゲートとＮチャネルＭＯＳトランジスタＮＴ２のゲートは共通ではない。すなわち、これらのゲートは直接接続されていない。ＰチャネルＭＯＳトランジスタＰＴ２のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１で構成される第１ゲート回路を介して入力データＡが供給されている。また、ＮチャネルＭＯＳトランジスタＮＴ２のゲートには、ＮチャネルＭＯＳトランジスタＮＴ１で構成される第２ゲート回路を介して入力データＡが供給されている。
【００４４】
次に、第３の実施形態のインバータ回路の動作について説明する。
【００４５】
図３に示すインバータ回路において、ＰチャネルＭＯＳトランジスタＰＴ２のゲートには、常にオン状態のＰチャネルＭＯＳトランジスタＰＴ１で構成される第１ゲート回路を介して、入力データＡが供給される。ＮチャネルＭＯＳトランジスタＮＴ２のゲートには、常にオン状態のＮチャネルＭＯＳトランジスタＮＴ１で構成される第２ゲート回路を介して、入力データＡが供給される。このため、入力データＡがゲートに直接入力される場合と比べると、ＰチャネルＭＯＳトランジスタＰＴ２のゲートに入力される制御信号と入力データＡとの電圧レベル間には、ＰチャネルＭＯＳトランジスタＰＴ１の回路閾値Ｖｔｈ−Ｐだけ電位差が生じる。同様に、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに入力される制御信号と入力データＡとの電圧レベル間には、ＮチャネルＭＯＳトランジスタＮＴ１の回路閾値Ｖｔｈ−Ｎだけ電位差が生じる。
【００４６】
インバータ回路の前段に接続されたセルの出力ノードにソフトエラーが発生した場合、インバータ回路はＰチャネルＭＯＳトランジスタＰＴ１の回路閾値分だけ、またはＮチャネルＭＯＳトランジスタＮＴ１の回路閾値分だけソフトエラーに対して耐性を持っている。
【００４７】
インバータ回路前段のセルの出力が“０”の時、ＰチャネルＭＯＳトランジスタＰＴ２がオンし、ＮチャネルＭＯＳトランジスタＮＴ２がオフとなる。この場合、前段のセルの出力がソフトエラーにより“０”から“１”に変化すると、ＰチャネルＭＯＳトランジスタＰＴ２はオンからオフに、ＮチャネルＭＯＳトランジスタＮＴ２はオフからオンに変化する。このため、出力信号Ｚにソフトエラーが発生する可能性がある。しかし、ソフトエラーにより生じた“１”のレベルに対し、ＰチャネルＭＯＳトランジスタＰＴ１の回路閾値だけ低い電圧がＰチャネルＭＯＳトランジスタＰＴ２のゲートに印加され、またＮチャネルＭＯＳトランジスタＮＴ１の回路閾値だけ低い電圧がＮチャネルＭＯＳトランジスタＮＴ２のゲートに印加されるため、このインバータ回路は、ソフトエラーにより生じた“１”がゲートに直接入力される場合に比べて、前段のセルに生じたソフトエラーに対して耐性を持っている。
【００４８】
また、インバータ回路前段のセルの出力が“１”の時、ＰチャネルＭＯＳトランジスタＰＴ２がオフし、ＮチャネルＭＯＳトランジスタＮＴ２がオンとなる。この場合、前段のセルの出力がソフトエラーにより“１”から“０”に変化すると、ＰチャネルＭＯＳトランジスタＰＴ２はオフからオンに、ＮチャネルＭＯＳトランジスタＮＴ２はオンからオフに変化する。このため、出力信号Ｚにソフトエラーが発生する可能性がある。しかし、ソフトエラーにより生じた“０”のレベルに対し、ＰチャネルＭＯＳトランジスタＰＴ１の回路閾値だけ高い電圧がＰチャネルＭＯＳトランジスタＰＴ２のゲートに印加され、またＮチャネルＭＯＳトランジスタＮＴ１の回路閾値だけ高い電圧がＮチャネルＭＯＳトランジスタＮＴ２のゲートに印加されるため、このインバータ回路は、ソフトエラーにより生じた“０”が直接入力される場合に比べて、前段のセルに生じたソフトエラーに対して耐性を持っている。
【００４９】
図３に示したインバータ回路において、出力信号Ｚのデータにソフトエラーが発生した時には、エラーのないノードＰＯまたはノードＮＯにより補正される。入力データＡが“０”の時にはノードＰＯとノードＮＯのデータが“０”であり、ＰチャネルＭＯＳトランジスタＰＴ２がオンし、ＮチャネルＭＯＳトランジスタＮＴ２がオフとなる。この場合、ノードＰＯのデータがソフトエラーにより“０”から“１”に変化するとトランジスタＰＴ２はオンからオフに変化するため、出力信号Ｚのデータにソフトエラーが発生する可能性があるが、ノードＮＯのデータにはソフトエラーは発生しない。これは、ＰチャネルＭＯＳトランジスタでは“０”から“１”へ、ＮチャネルＭＯＳトランジスタでは“１”から“０”へのエラーしか発生しないからである。ノードＰＯのデータにソフトエラーが発生して“０”から“１”に変化すると、ＰチャネルＭＯＳトランジスタＰＴ２はオンからオフに変化する。この時、ＮチャネルＭＯＳトランジスタＮＴ２はオフであり、ノードＤＯはフローティング状態になるが、寄生容量などによりノードＤＯのデータは維持される。
【００５０】
また、入力データが“１”の時にはノードＰＯとノードＮＯのデータが“１”であり、ＰチャネルＭＯＳトランジスタＰＴ２がオフし、ＮチャネルＭＯＳトランジスタＮＴ２がオンとなる。この場合、ノードＮＯのデータがソフトエラーにより“１”から“０”に変化すると、ＮチャネルＭＯＳトランジスタＮＴ２はオンからオフに変化するため、出力信号Ｚのデータにソフトエラーが発生する可能性があるが、ノードＰＯのデータにはソフトエラーは発生しない。ノードＮＯのデータにソフトエラーが発生して“１”から“０”に変化すると、ＮチャネルＭＯＳトランジスタＮＴ２はオンからオフに変化する。この時、ＰチャネルＭＯＳトランジスタＰＴ２はオフであり、ノードＤＯはフローティング状態になるが、寄生容量などによりノードＤＯのデータは維持される。
【００５１】
また、一方のノードＰＯまたはノードＮＯのデータに生じたソフトエラーは、常にオン状態のＰチャネルＭＯＳトランジスタＰＴ１で構成される第１ゲート回路と、常にオン状態のＮチャネルＭＯＳトランジスタＮＴ１で構成される第２ゲート回路を介して他方のノードＮＯまたはノードＰＯに伝わる可能性がある。しかし、前述の通り、ＰチャネルＭＯＳトランジスタＰＴ１の回路閾値Ｖｔｈ−Ｐと、ＮチャネルＭＯＳトランジスタＮＴ１の回路閾値Ｖｔｈ−Ｎだけ電位差が生じるため、ノードＰＯが“０”から“１”に変化するソフトエラーが発生した場合にノードＮＯが“０”から“１”になる可能性は低く、同様に、ノードＮＯが“１”から“０”に変化するソフトエラーが発生した場合にノードＰＯが“１”から“０”になる可能性は低い。
【００５２】
したがって、この第３の実施形態によれば、ソフトエラーに対する耐性が高いインバータ回路を提供することが可能である。
【００５３】
［第４の実施形態］
次に、この発明の第４の実施形態のバッファ回路を含む半導体集積回路について説明する。
【００５４】
図４は、第４の実施形態のバッファ回路の構成を示す回路図である。
【００５５】
このバッファ回路は、前記第３の実施形態のインバータ回路を２個直列に接続したものである。図示のように、入力データＡが入力される前段のインバータ回路と、その出力データが入力される後段のインバータ回路を備える。後段のインバータ回路の出力からは、出力信号Ｚが出力される。
【００５６】
この第４の実施形態のバッファ回路では、ＰチャネルＭＯＳトランジスタＰＴ２のゲートとＮチャネルＭＯＳトランジスタＮＴ２のゲートは共通ではなく、さらにＰチャネルＭＯＳトランジスタＰＴ４のゲートとＮチャネルＭＯＳトランジスタＮＴ４のゲートも共通ではない。すなわち、トランジスタＰＴ２のゲートとトランジスタＮＴ２のゲートとは直接接続されておらず、トランジスタＰＴ４のゲートとトランジスタＮＴ４のゲートも直接接続されていない。
【００５７】
ＰチャネルＭＯＳトランジスタＰＴ２のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１で構成される第１ゲート回路を介して、入力データＡが供給される。ＮチャネルＭＯＳトランジスタＮＴ２のゲートには、ＮチャネルＭＯＳトランジスタＮＴ１で構成される第２ゲート回路を介して、入力データＡが供給される。
【００５８】
また、ＰチャネルＭＯＳトランジスタＰＴ４のゲートには、ＰチャネルＭＯＳトランジスタＰＴ３で構成される第３ゲート回路を介して、前段のインバータ回路の出力が入力される。ＮチャネルＭＯＳトランジスタＮＴ４のゲートには、ＮチャネルＭＯＳトランジスタＮＴ３で構成される第４ゲート回路を介して、前段のインバータの出力が入力される。
【００５９】
第４の実施形態におけるソフトエラーに対する効果については、第３の実施形態にて説明したのと同様であり、第４の実施形態のインバータ回路では、ソフトエラーに対する耐性を向上させることができる。
【００６０】
［第５の実施形態］
次に、この発明の第５の実施形態のＮＡＮＤ回路を含む半導体集積回路について説明する。
【００６１】
図５は、第５の実施形態のＮＡＮＤ回路の構成を示す回路図である。このＮＡＮＤ回路は、ＰチャネルＭＯＳトランジスタＰＴ１で構成される第１ゲート回路、ＮチャネルＭＯＳトランジスタＮＴ１で構成される第２ゲート回路、ＰチャネルＭＯＳトランジスタＰＴ２で構成される第３ゲート回路、ＮチャネルＭＯＳトランジスタＮＴ２で構成される第４ゲート回路、パラレル構成のＰチャネルＭＯＳトランジスタＰＴ３、ＰＴ４、及びシリアル構成のＮチャネルＭＯＳトランジスタＮＴ３、ＮＴ４を備える。ＰチャネルＭＯＳトランジスタＰＴ３、ＰＴ４の電流通路の一端は、電源電圧ＶDDに対して並列に接続されている。ＮチャネルＭＯＳトランジスタＮＴ３、ＮＴ４の電流通路の一端は、基準電圧Ｖssに対して直列に接続されている。
【００６２】
ＰチャネルＭＯＳトランジスタＰＴ１は、入力データＡを、ＮＡＮＤゲートを構成するＰチャネルＭＯＳトランジスタＰＴ３の制御信号として取り込む。ＮチャネルＭＯＳトランジスタＮＴ１は、入力データＡを、ＮＡＮＤゲートを構成するＮチャネルＭＯＳトランジスタＮＴ３の制御信号として取り込む。ＰチャネルＭＯＳトランジスタＰＴ２は、入力データＢを、ＮＡＮＤゲートを構成するＰチャネルＭＯＳトランジスタＰＴ４の制御信号として取り込む。さらに、ＮチャネルＭＯＳトランジスタＮＴ２は、入力データＢを、ＮＡＮＤゲートを構成するＮチャネルＭＯＳトランジスタＮＴ４の制御信号として取り込む。ＰチャネルＭＯＳトランジスタＰＴ３、ＰＴ４は、入力データＡが“０”、または入力データＢが“０”の時に出力信号Ｚをプルアップする。ＮチャネルＭＯＳトランジスタＮＴ３、ＮＴ４は、入力データＡが“１”、かつ入力データＢが“１”の時に出力信号Ｚをプルダウンする。
【００６３】
ＰチャネルＭＯＳトランジスタＰＴ１のゲートと、ＰチャネルＭＯＳトランジスタＰＴ２のゲートには、基準電圧Ｖssが直接入力されており、トランジスタＰＴ１、ＰＴ２は常にオンしている。また、ＮチャネルＭＯＳトランジスタＮＴ１のゲートと、ＮチャネルＭＯＳトランジスタＮＴ２のゲートには、電源電圧ＶDDが直接入力されており、トランジスタＮＴ１、ＮＴ２は常にオンしている。
【００６４】
第５の実施形態のＮＡＮＤ回路では、ＰチャネルＭＯＳトランジスタＰＴ３のゲートとＮチャネルＭＯＳトランジスタＮＴ３のゲートは共通ではない。すなわち、トランジスタＰＴ３のゲートとトランジスタＮＴ３のゲートは直接接続されていない。ＰチャネルＭＯＳトランジスタＰＴ３のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１で構成される第１ゲート回路を介して、入力データＡが供給される。ＮチャネルＭＯＳトランジスタＮＴ３のゲートには、ＮチャネルＭＯＳトランジスタＮＴ１で構成される第２ゲート回路を介して、入力データＡが供給される。
【００６５】
また、ＰチャネルＭＯＳトランジスタＰＴ４のゲートとＮチャネルＭＯＳトランジスタＮＴｒ４のゲートは共通ではない。すなわち、トランジスタＰＴ４のゲートとトランジスタＮＴ４のゲートは直接接続されていない。ＰチャネルＭＯＳトランジスタＰＴ４のゲートには、ＰチャネルＭＯＳトランジスタＰＴ２で構成される第３ゲート回路を介して、入力データＢが供給される。ＮチャネルＭＯＳトランジスタＮＴ４のゲートには、ＮチャネルＭＯＳトランジスタＮＴ２で構成される第４ゲート回路を介して、入力データＢが供給される。
【００６６】
第５の実施形態におけるソフトエラーに対する効果については、第３の実施形態にて説明したのと同様であり、第５の実施形態のＮＡＮＤ回路では、ソフトエラーに対する耐性を向上させることができる。このように、入力データに関して同様の対策を行えば、すなわちＰチャネルＭＯＳトランジスタのゲートには、ＰチャネルＭＯＳトランジスタで構成されるゲート回路を接続し、ＮチャネルＭＯＳトランジスタのゲートには、ＮチャネルＭＯＳトランジスタで構成されるゲート回路を接続することにより、その他のロジック回路に対してもソフトエラーに対する耐性を向上させることができる。
【００６７】
［第６の実施形態］
次に、この発明の第６の実施形態のスタティック型フリップフロップを含む半導体集積回路について説明する。
【００６８】
図６は、第６の実施形態のフリップフロップの構成を示す回路図である。
【００６９】
このフリップフロップは、前記第２の実施形態のフリップフロップにおいて、データ保持部に相当するトランジスタＰＴ４とＮＴ４、及びＰＴ８とＮＴ８を、第３の実施形態のインバータ回路に置き換えたものである。
【００７０】
図６に示すフリップフロップと図２に示したフリップフロップとを比較すると、図６のトランジスタＰＴ４とＮＴ４で構成されるＣＭＯＳ構造のインバータが、図２のトランジスタＰＴ４とＮＴ４で構成されるデータ保持部のインバータに相当する。さらに、図６のトランジスタＰＴ８とＮＴ８で構成されるＣＭＯＳ構造のインバータが、図２のトランジスタＰＴ８とＮＴ８で構成されるデータ保持部のインバータに相当する。
【００７１】
ＰチャネルＭＯＳトランジスタＰＴ４のゲートには、ＰチャネルＭＯＳトランジスタＰＴ９で構成される第５ゲート回路を介してノードＤＨＬＤ１の信号が供給される。また、ＮチャネルＭＯＳトランジスタＮＴ４のゲートには、ＮチャネルＭＯＳトランジスタＮＴ９で構成される第６ゲート回路を介してノードＤＨＬＤ１の信号が供給される。また、ＰチャネルＭＯＳトランジスタＰＴ８のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１０で構成される第７ゲート回路を介してノードＤＨＬＤ２の信号が供給される。さらに、ＮチャネルＭＯＳトランジスタＮＴ８のゲートには、ＮチャネルＭＯＳトランジスタＮＴ１０で構成される第８ゲート回路を介してノードＤＨＬＤ２の信号が供給される。
【００７２】
また、ＰチャネルＭＯＳトランジスタＰＴ９のゲートと、ＰチャネルＭＯＳトランジスタＰＴ１０のゲートには、基準電圧Ｖssが直接供給されている。このため、ＰチャネルＭＯＳトランジスタＰＴ９、ＰＴ１０は、常にオンしている。また、ＮチャネルＭＯＳトランジスタＮＴ９のゲートと、ＮチャネルＭＯＳトランジスタＮＴ１０のゲートには、電源電圧ＶDDが直接供給されている。このため、ＮチャネルＭＯＳトランジスタＮＴ９、ＮＴ１０は、常にオンしている。
【００７３】
図２に示したフリップフロップを構成する、図１のデータ保持回路において、ノードＤＨＬＤのデータにソフトエラーが発生したときは、エラーが発生しないノードＰＨＬＤまたはノードＮＨＬＤのデータによって補正される。しかし、ノードＤＨＬＤに発生したソフトエラーが、第１フィードバック回路１４または第２フィードバック回路１５によりノードＰＨＬＤまたはノードＮＨＬＤのデータにフィードバックされると、データ保持回路に保持されたデータが反転し、反転したデータが安定して保持されてしまう。データ保持回路を構成するインバータ回路（トランジスタＰＴ４とＮＴ４、及びトランジスタＰＴ８とＮＴ８）を前記第３の実施形態のインバータ回路に置き換えることにより、ノードＤＨＬＤのデータに発生するソフトエラーにも耐性を持つデータ保持回路を実現できる。同様の効果が、この第６の実施形態のスタティック型フリップフロップにも当てはまり、ノードＤＨＬＤ１、及びノードＤＨＬＤ２のデータに発生するソフトエラーに対しても耐性を持つフリップフロップを形成できる。
【００７４】
［第７の実施形態］
次に、この発明の第７の実施形態のスタティック型フリップフロップを含む半導体集積回路について説明する。
【００７５】
図７は、第７の実施形態のフリップフロップの構成を示す回路図である。
【００７６】
このフリップフロップは、前記第６の実施形態のフリップフロップにおいて、入力データＤが入力されるインバータＩｎｖ１を、第３の実施形態のインバータ回路に置き換えたものである。
【００７７】
図７に示すフリップフロップと図６に示すフリップフロップとを比較すると、図７中のトランジスタＰＴ１２とＮＴ１２で構成されるＣＭＯＳ構造のインバータが図６中のインバータＩｎｖ１に相当する。ＰチャネルＭＯＳトランジスタＰＴ１２のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１１で構成される第９ゲート回路を介して、入力データＤが入力される。また、ＮチャネルＭＯＳトランジスタＮＴ１２のゲートには、ＮチャネルＭＯＳトランジスタＮＴ１１で構成される第１０ゲート回路を介して、入力データＤが入力される。
【００７８】
ＰチャネルＭＯＳトランジスタＰＴ１１のゲートには、基準電圧Ｖssが直接供給されている。このため、ＰチャネルＭＯＳトランジスタＰＴ１１は常にオンしている。また、ＮチャネルＭＯＳトランジスタＮＴ１１のゲートには、電源電圧ＶDDが直接供給されている。このため、ＮチャネルＭＯＳトランジスタＮＴ１１は常にオンしている。
【００７９】
したがって、この第７の実施形態では、入力データが供給されるインバータを、前記第３の実施形態のインバータに置き換えることにより、フリップフロップの前段に接続されたセルの出力ノードに発生するソフトエラーにも、耐性を持つフリップフロップを形成できる。
【００８０】
［第８の実施形態］
次に、この発明の第８の実施形態の半導体集積回路について説明する。
【００８１】
図８は、第８の実施形態の半導体集積回路の構成を示す回路図である。図８に示す回路は、チップ設計において、この発明の実施形態を効率的に使用した例（チップ設計手法）を示している。
【００８２】
この半導体集積回路では、前段のインバータ回路１９に前記第３の実施形態のインバータ回路を用い、後段のインバータ回路２０には通常のインバータ回路を用いている。
【００８３】
インバータ回路１９の前段の負荷容量が小さな場合には、前段のセルの出力ノードに発生するソフトエラーに耐性を持つセル（例えば、第３の実施形態のインバータ回路)を使用し、インバータ回路２０の前段の負荷容量が大きな場合には、その前段のセルの出力ノードに発生するソフトエラーに耐性を持たないセル（例えば、従来のインバータ回路)を使用している。
【００８４】
前段の負荷容量が小さな場合には、その前段のセルの出力ノードに発生するソフトエラーで入力データが反転する可能性が高い。これとは反対に、前段の負荷容量が大きな場合には、その前段のセルの出力ノードに発生するソフトエラーで入力データが反転する可能性は低い。そこで、前段の負荷容量が小さな場合は、出力ノードに発生するソフトエラーに耐性を持つセルを使用し、前段の負荷容量が大きな場合は出力ノードに発生するソフトエラーに耐性を持たないセルを使用する。これにより、効率的なチップ設計を行うことができる。
【００８５】
ソフトエラーに耐性を持つセルは、耐性を持たない従来のセルに対して、使用するトランジスタ数が多い。このため、全てのセルをソフトエラーに耐性を持つセルに置き換えると、回路規模が大幅に増大する。そこで、ソフトエラーに耐性を持つセルを必要な箇所にだけ効率的に配置することにより、回路規模の増大を極力抑え、且つソフトエラーに耐性を持つチップ設計を行うことができる。
【００８６】
以下に、図８に示す半導体集積回路の接続関係を述べる。
【００８７】
入力データＡは、ＰチャネルＭＯＳトランジスタＰＴ１の電流通路の一端、及びＮチャネルＭＯＳトランジスタＮＴ１の電流通路の一端に供給されている。ＰチャネルＭＯＳトランジスタＰＴ１の電流通路の他端（ノードＰＯ）は、ＰチャネルＭＯＳトランジスタＰＴ２のゲートに接続されている。ＮチャネルＭＯＳトランジスタＮＴ１の電流通路の他端（ノードＮＯ）は、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに接続されている。ＰチャネルＭＯＳトランジスタＰＴ２の電流通路の一端とＮチャネルＭＯＳトランジスタＮＴ２の電流通路の一端は接続され、この接続点（ノードＤＯ）はＰチャネルＭＯＳトランジスタＰＴ１３のゲート、及びＮチャネルＭＯＳトランジスタＮＴ１３のゲートに接続されている。ＰチャネルＭＯＳトランジスタＰＴ１３の電流通路の一端とＮチャネルＭＯＳトランジスタＮＴ１３の電流通路の一端は接続され、この接続点（ノードＤ１）からは出力信号Ｚが出力される。
【００８８】
また、ＰチャネルＭＯＳトランジスタＰＴ１のゲートには、基準電圧Ｖss（例えば、接地電位）が供給され、ＮチャネルＭＯＳトランジスタＮＴ１のゲートには、電源電圧ＶDDが供給されている。ＰチャネルＭＯＳトランジスタＰＴ２の電流通路の他端には電源電圧ＶDDが供給され、ＮチャネルＭＯＳトランジスタＮＴ２の電流通路の他端には基準電圧Ｖssが供給されている。さらに、ＰチャネルＭＯＳトランジスタＰＴ１３の電流通路の他端には電源電圧ＶDDが供給され、ＮチャネルＭＯＳトランジスタＮＴ１３の電流通路の他端には基準電圧Ｖssが供給されている。そして、ＰチャネルＭＯＳトランジスタＰＴ１の電流通路の一端、及びＮチャネルＭＯＳトランジスタＮＴ１の電流通路の一端は、小さい負荷容量Ｃ１を持ち、ノードＤ０は負荷容量Ｃ１より大きい負荷容量Ｃ２を持つ。
【００８９】
前記第８の実施形態の半導体集積回路は、以下のような態様を持つ。
【００９０】
インバータ回路は、ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネルＭＯＳトランジスタＮＴ２を有している。ＰチャネルＭＯＳトランジスタＰＴ１のゲートには基準電圧Ｖssが供給され、このＰチャネルＭＯＳトランジスタＰＴ１はＰチャネルＭＯＳトランジスタＰＴ２のゲートに入力される信号を制御する。ＮチャネルＭＯＳトランジスタＮＴ１のゲートには電源電圧ＶDDが供給され、このＮチャネルＭＯＳトランジスタＮＴ１はＮチャネルＭＯＳトランジスタＮＴ２のゲートに入力される信号を制御する。また、インバータ回路２０は、ＰチャネルＭＯＳトランジスタＰＴ１３とＮチャネルＭＯＳトランジスタＮＴ１３を有している。そして、ＰチャネルＭＯＳトランジスタＰＴ１及びＮチャネルＭＯＳトランジスタＮＴ１の前段には、小さな負荷容量を持つ第１回路が接続されており、インバータ回路２０の前段には、前記第１回路より大きな負荷容量を持つ第２回路が接続されている
この発明の実施形態によれば、ソフトエラーが発生した場合でも、ソフトエラーを補正して最終的な出力信号を正常な値に維持することができ、かつ構成が簡単で高速動作が可能なロジック回路を実現することができる。この発明の実施形態にて説明した論理回路は基本的な回路要素であり、その他各種の回路にも応用でき、それらの回路におけるソフトエラーの影響の伝搬を防止してチップの誤動作を防止できる。
【００９１】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００９２】
【図１】この発明の第１の実施形態のスタティック型データ保持回路の構成を示す回路図である。
【図２】この発明の第２の実施形態のフリップフロップの構成を示す回路図である。
【図３】この発明の第３の実施形態のインバータ回路の構成を示す回路図である。
【図４】この発明の第４の実施形態のバッファ回路の構成を示す回路図である。
【図５】この発明の第５の実施形態のＮＡＮＤ回路の構成を示す回路図である。
【図６】この発明の第６の実施形態のフリップフロップの構成を示す回路図である。
【図７】この発明の第７の実施形態のフリップフロップの構成を示す回路図である。
【図８】この発明の第８の実施形態のバッファ回路の構成を示す回路図である。
【符号の説明】
【００９３】
１１…データ保持部、１２…プルアップ回路、１３…プルダウン回路、１４…第１フィードバック回路、１５…第２フィードバック回路、ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４…ＰチャネルＭＯＳトランジスタ、ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４…ＮチャネルＭＯＳトランジスタ、ＣＫ…クロック信号、／ＣＫ…反転クロック信号、Ｉｎｖ１…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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