(57)【要約】【課題】高速かつ連続的にデータを読み出し、または書き込むことが可能な半導体記憶装置およびそのアクセス方法を提供する。【解決手段】メモリアレイ１１からのデータ読み出しが完了すると内部で自動的に、第２のアドレスレジスタ１３から第１のアドレスレジスタ１２へのアドレス転送、並びに第１のデータレジスタ１４から第２のデータレジスタ１５へのデータ転送を実行し、第１のアドレスレジスタ１２のアドレスを参照してメモリアレイ１１からの次のデータ読み出しを開始し、データ書き込みが完了すると第２のアドレスレジスタ１３から第１のアドレスレジスタ１２へのアドレス転送、並びに第２のデータレジスタ１５から第１のデータレジスタ１４へのデータ転送を実行し、第１のアドレスレジスタ１２のアドレスを参照してメモリアレイ１１への次のデータ書き込みを開始するステージ移行回路２３と、を有する。【選択図】      図３
2006127623.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが配列されたメモリアレイと、
上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、
上記メモリアレイから読み出されたデータを保持する第１のデータレジスタおよび第２のデータレジスタと、
上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第１のデータレジスタにデータを読み出す手段と、
外部から上記第２のアドレスレジスタへアドレスを入力する手段と、
上記第２のデータレジスタから外部へデータを出力する手段と、
上記メモリアレイからのデータ読み出しが完了すると内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する処理手段と
を有する半導体記憶装置。
【請求項２】
あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
請求項１記載の半導体記憶装置。
【請求項３】
状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、上記内部処理の実行に応じてレディ状態になる
請求項２記載の半導体記憶装置。
【請求項４】
上記処理手段は、上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
請求項２記載の半導体記憶装置。
【請求項５】
メモリセルが配列されたメモリアレイと、
上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、
上記メモリアレイへ書き込むデータを保持する第１のデータレジスタおよび第２のデータレジスタと、
上記第１のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込む手段と、
外部から上記第２のアドレスレジスタへアドレスを、上記第２のデータレジスタへデータを、それぞれ入力する手段と、
上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段と
を有する半導体記憶装置。
【請求項６】
あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
請求項５記載の半導体記憶装置。
【請求項７】
状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、上記内部処理の実行に応じてレディ状態になる
請求項５記載の半導体記憶装置。
【請求項８】
上記処理手段は、上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
請求項６記載の半導体記憶装置。
【請求項９】
メモリセルが配列されたメモリアレイと、
上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、
上記メモリアレイから読み出されたデータを保持し、上記メモリアレイへ書き込むデータを保持する第１のデータレジスタおよび第２のデータレジスタと、
上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第１のデータレジスタにデータを読み出す手段と、
上記第１のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込む手段と、
外部から上記第２のアドレスレジスタへアドレスを入力する手段と、
上記第２のデータレジスタから外部へデータを出力し、外部から上記第２のデータレジスタへデータを入力するする手段と、
上記メモリアレイからのデータ読み出しが完了すると内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始し、上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段と
を有する半導体記憶装置。
【請求項１０】
あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
請求項９記載の半導体記憶装置。
【請求項１１】
状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、上記内部処理の実行に応じてレディ状態になる
請求項１０記載の半導体記憶装置。
【請求項１２】
上記処理手段は、上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
請求項１０記載の半導体記憶装置。
【請求項１３】
メモリセルが配列されたメモリアレイと、
上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタと、
上記メモリアレイから読み出されたデータを保持する第１のデータレジスタと、
上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイから上記第１のデータレジスタにデータを読み出すアクセス手段と、
を含む複数のバンクユニットと、
上記第１のアドレスレジスタにアドレスを転送可能な第２のアドレスレジスタと、
上記第１のデータレジスタの保持データが転送される第２のデータレジスタと、
外部から上記第２のアドレスレジスタへアドレスを入力する手段と、
上記第２のデータレジスタから外部へデータを出力する手段と、
上記セルアレイからのデータ読み出しが完了したバンクユニットに対して、内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する処理手段と
を有する半導体記憶装置。
【請求項１４】
あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
請求項１３記載の半導体記憶装置。
【請求項１５】
状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、少なくともいずれかのバンクユニットにおける上記内部処理の実行に応じてレディ状態となる
請求項１４記載の半導体記憶装置。
【請求項１６】
上記処理手段は、いずれかのバンクにおいて上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
請求項１４記載の半導体記憶装置。
【請求項１７】
メモリセルが配列されたメモリアレイと、
上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタと、
上記メモリアレイへ書き込むデータを保持する第１のデータレジスタと、
上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込むアクセス手段と、
を含む複数のバンクユニットと、
上記第１のアドレスレジスタにアドレスを転送可能な第２のアドレスレジスタと、
上記第１のデータレジスタに保持データを転送可能な２のデータレジスタと、
外部から上記第２のアドレスレジスタへアドレスを、上記第２のデータレジスタへデータを、それぞれ入力する手段と、
上記メモリアレイへのデータ書き込みが完了したバンクユニットに対して、内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段と
を有する半導体記憶装置。
【請求項１８】
あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグが所定値の場合にのみ処理を実行する
請求項１７記載の半導体記憶装置。
【請求項１９】
状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、少なくともいずれかのバンクユニットにおける上記内部処理の実行に応じてレディ状態となる
請求項１８記載の半導体記憶装置。
【請求項２０】
上記処理手段は、いずれかのバンクにおいて上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
請求項１８記載の半導体記憶装置。
【請求項２１】
上記処理手段は、上記内部処理を、各バンクごとに独立したタイミングで実行する
請求項１７記載の半導体記憶装置。
【請求項２２】
各バンクユニットごとにフラグレジスタをさらに有し、
上記処理手段は、各バンクユニットごとの上記内部処理を、あらかじめ入力されたコマンドにより設定された当該フラグレジスタの値を参照し、当該フラグ値が所定値の場合にのみ処理を実行する
請求項１７記載の半導体記憶装置。
【請求項２３】
メモリセルが配列されたメモリアレイと、
上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタと、
上記メモリアレイから読み出されたデータを保持し、上記メモリアレイへ書き込むデータを保持する第１のデータレジスタと、
上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第１のデータレジスタにデータを読み出し、上記第１のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込むアクセス手段と、
を含む複数のバンクユニットと、
上記第１のアドレスレジスタにアドレスを転送可能な第２のアドレスレジスタと、
上記第１のデータレジスタとデータを転送可能な２のデータレジスタと、
外部から上記第２のアドレスレジスタへアドレスを入力する手段と、
上記第２のデータレジスタから外部へデータを出力し、外部から上記第２のデータレジスタへデータを入力する手段と、
上記セルアレイからのデータ読み出しが完了したバンクユニットに対して、内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始し、上記メモリアレイへのデータ書き込みが完了したバンクユニットに対して、内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段と
を有する半導体記憶装置。
【請求項２４】
あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、
上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグが所定値の場合にのみ処理を実行する
請求項２３記載の半導体記憶装置。
【請求項２５】
状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、少なくともいずれかのバンクユニットにおける上記内部処理の実行に応じてレディ状態となる
請求項２４記載の半導体記憶装置。
【請求項２６】
上記処理手段は、いずれかのバンクにおいて上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
請求項２４記載の半導体記憶装置。
【請求項２７】
上記処理手段は、上記内部処理を、各バンクごとに独立したタイミングで実行する
請求項２３記載の半導体記憶装置。
【請求項２８】
各バンクユニットごとにフラグレジスタをさらに有し、
上記処理手段は、各バンクユニットごとの上記内部処理を、あらかじめ入力されたコマンドにより設定された当該フラグレジスタの値を参照し、当該フラグ値が所定値の場合にのみ処理を実行する
請求項２３記載の半導体記憶装置。
【請求項２９】
メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持する第１のデータレジスタおよび第２のデータレジスタと、を有する半導体記憶装置のアクセス方法であって、
上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第１のデータレジスタにデータを読み出し、
上記メモリアレイからのデータ読み出しが完了すると装置内部で自動的に、上記第２のアドレスレジスタに入力されたアドレスの上記第１のアドレスレジスタへの転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、
上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する
半導体記憶装置のアクセス方法。
【請求項３０】
上記内部処理は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
請求項２９記載の半導体記憶装置のアクセス方法。
【請求項３１】
上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
請求項３０記載の半導体記憶装置のアクセス方法。
【請求項３２】
メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、上記メモリアレイへ書き込むデータを保持する第１のデータレジスタおよび第２のデータレジスタと、を有す半導体記憶装置のアクセス方法であって、
上記第１のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込み、
外部から上記第２のアドレスレジスタへアドレスを、上記第２のデータレジスタへデータを、それぞれ入力し、
上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、
上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する
半導体記憶装置のアクセス方法。
【請求項３３】
上記内部処理は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する
請求項３２記載の半導体記憶装置のアクセス方法。
【請求項３４】
上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する
請求項３３記載の半導体記憶装置のアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特にフラッシュメモリアクセスにおけるパイプライン動作による高速化に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、複数個のメモリトランジスタを直列に接続してメモリストリングを構成し、２個のメモリストリングで１個のビットコンタクトおよびソース線を共有することにより、高集積化が実現されている。
【０００３】
一般的なＮＡＮＤ型フラッシュメモリにおいて、消去動作は、たとえば選択されたメモリストリングが接続された全ワード線に０Ｖ、非選択のメモリストリングが接続された全ワード線をフローティングとして、メモリアレイの基板に高電圧（２０Ｖ）を印加する。
その結果、選択メモリストリングのメモリトランジスタのみフローティングゲートから基板に電子が引き抜かれる。その結果、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖになる。
【０００４】
また、データの書き込み動作は、選択するワード線に接続されたメモリトランジスタ一括に、数百〜数千バイトのいわゆるページ単位で行われる。
具体的には、たとえば選択するワード線に高電圧（たとえば１８Ｖ）を、書き込むべき（０データ）メモリトランジスタが接続されたビット線に０Ｖ、書き込みを禁止すべき（１データ）メモリトランジスタが接続されたビット線にハイレベル（たとえば３．３Ｖ）を印加する。
その結果、書き込むべき選択メモリトランジスタのみ、フローティングゲート中に電子が注入されて、選択メモリトランジスタのしきい値電圧は正方向にシフトして、たとえば２Ｖ程度になる。
【０００５】
このようなＮＡＮＤ型フラッシュメモリにおいては、データの書き込みおよび消去ともＦＮ(Fowler Nordheim) トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的容易であり、単一電源で動作させやすいという利点がある。
さらに、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータの書き込みが行われるため、ＮＯＲ型フラッシュメモリに比較して書き込み速度の点で優位である。
【０００６】
また、ＮＡＮＤ型フラッシュメモリにおけるデータの読み出しは、ランダムアクセスされたページ単位で、メモリセルに格納されたデータをセンスアンプを通して確定させてデータレジスタに格納し、その後、ページデータを１あるいは２バイト単位ずつ、シリアルに外部転送することにより行われる。
具体的には、たとえば選択されたワード線に０Ｖを、非選択の全ワード線に４Ｖ程度の電圧を印加する。
ＮＡＮＤ型フラッシュメモリの場合、複数のメモリセルが直列に接続されていることから、ＮＯＲ型フラッシュメモリに比較して、メモリセルの読み出し電流が少ないため、メモリセルに格納されたデータをセンスアンプを通して確定させる、いわゆるランダムアクセス時間が長い。
【０００７】
図１(Ａ) 〜（D）は、このNAND型フラッシュメモリのアクセス例を示すタイミング図である。
図１（Ａ）はライトイネーブル信号／WEを、図１（B）はリードイネーブル信号／RE、図１（Ｃ）は入出力データＩＯを、図１（Ｄ）はレディ／ビジー信号をそれぞれ示している。
図１（Ａ）〜（Ｄ）における（Ｒ１）、（Ｒ２）、（Ｒ３）、（Ｒ４）においては、以下のような処理が行われる。
【０００８】
（Ｒ１）  ＮＡＮＤ型フラッシュメモリからデータを読み出す際は、まずＩＯピンに読み出しコマンドとアドレスを入力する。
（Ｒ２）  これによって内部メモリアレイから、所望のページのデータがデータレジスタへ読み出される。読み出し期間中、その内部動作はＢＵＳＹ状態として通知ピンに出力される。
（Ｒ３）  内部でのデータ読み出しが完了すると、通知ピンはＲＥＤＹ状態に変わる。ホストはそれを検出し、データの出力が可能であることを判定する。
（Ｒ４）  データレジスタからＩＯ回路を介して外部へデータが出力される。
【０００９】
上記アクセス工程はシリアルに実行される。また、次のページへのアクセスは、それらが全て完了した後に、同様の工程に沿って実施される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のＮＡＮＤ型フラッシュメモリは、ランダムアクセス時間が長いことに加えて、以下の点で、読み出し転送速度が遅いという不利益がある。
【００１１】
従来のＮＡＮＤ型フラッシュメモリは、図１に示したように、一つのアクセスがコマンド／アドレス入力（Ｒ１）、メモリアレイの読み出し（Ｒ２）、データ出力（Ｒ４）という一連の作業を全て終えた後でないと、次のアクセスを開始できない。
【００１２】
たとえば、あるアドレスに対応したページの内部読み出しが終了した場合、確定したデータはデータレジスタに格納されているが、このデータが外部に転送されるまで、次のページを自動的に内部読み出しすることができない。
そのため、前回アクセスのデータの外部転送の後、次のアクセスを行うには改めて長いランダムアクセス時間を持つ必要が生じる。
【００１３】
また、上記事情は書き込みについても同様である。一般にフラッシュメモリの書き込み速度は、読み出し速度よりは２桁以上遅い。ＮＡＮＤ型フラッシュメモリの書き込み速度はＮＯＲ型フラッシュメモリに比較すれば早いものの、やはり事情は同じである。
したがって、従来のような非効率なアクセス手法では、データストレージ等の用途には非常に不利である。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、高速かつ連続的にデータを読み出し、または書き込むことが可能な半導体記憶装置およびそのアクセス方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持する第１のデータレジスタおよび第２のデータレジスタと、上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第１のデータレジスタにデータを読み出す手段と、外部から上記第２のアドレスレジスタへアドレスを入力する手段と、上記第２のデータレジスタから外部へデータを出力する手段と、上記メモリアレイからのデータ読み出しが完了すると内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する処理手段とを有する。
【００１６】
本発明の第２の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、上記メモリアレイへ書き込むデータを保持する第１のデータレジスタおよび第２のデータレジスタと、上記第１のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込む手段と、外部から上記第２のアドレスレジスタへアドレスを、上記第２のデータレジスタへデータを、それぞれ入力する手段と、上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段とを有する。
【００１７】
本発明の第３の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持し、上記メモリアレイへ書き込むデータを保持する第１のデータレジスタおよび第２のデータレジスタと、上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第１のデータレジスタにデータを読み出す手段と、上記第１のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込む手段と、外部から上記第２のアドレスレジスタへアドレスを入力する手段と、上記第２のデータレジスタから外部へデータを出力し、外部から上記第２のデータレジスタへデータを入力するする手段と、上記メモリアレイからのデータ読み出しが完了すると内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始し、上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段とを有する。
【００１８】
好適には、あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグ値が所定の値の場合にのみ処理を実行する。
【００１９】
好適には、状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、上記内部処理の実行に応じてレディ状態になる。
【００２０】
好適には、上記処理手段は、上記メモリアレイからのデータ読み出しが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する。
【００２１】
本発明の第４の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持する第１のデータレジスタと、上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイから上記第１のデータレジスタにデータを読み出すアクセス手段と、を含む複数のバンクユニットと、上記第１のアドレスレジスタにアドレスを転送可能な第２のアドレスレジスタと、上記第１のデータレジスタの保持データが転送される第２のデータレジスタと、外部から上記第２のアドレスレジスタへアドレスを入力する手段と、上記第２のデータレジスタから外部へデータを出力する手段と、上記セルアレイからのデータ読み出しが完了したバンクユニットに対して、内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する処理手段とを有する。
【００２２】
本発明の第５の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタと、上記メモリアレイへ書き込むデータを保持する第１のデータレジスタと、上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込むアクセス手段と、を含む複数のバンクユニットと、上記第１のアドレスレジスタにアドレスを転送可能な第２のアドレスレジスタと、上記第１のデータレジスタに保持データを転送可能な２のデータレジスタと、外部から上記第２のアドレスレジスタへアドレスを、上記第２のデータレジスタへデータを、それぞれ入力する手段と、上記メモリアレイへのデータ書き込みが完了したバンクユニットに対して、内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段とを有する。
【００２３】
本発明の第６の観点の半導体記憶装置は、メモリセルが配列されたメモリアレイと、上記メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持し、上記メモリアレイへ書き込むデータを保持する第１のデータレジスタと、上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第１のデータレジスタにデータを読み出し、上記第１のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込むアクセス手段と、を含む複数のバンクユニットと、上記第１のアドレスレジスタにアドレスを転送可能な第２のアドレスレジスタと、上記第１のデータレジスタとデータを転送可能な２のデータレジスタと、外部から上記第２のアドレスレジスタへアドレスを入力する手段と、上記第２のデータレジスタから外部へデータを出力し、外部から上記第２のデータレジスタへデータを入力するする手段と、上記セルアレイからのデータ読み出しが完了したバンクユニットに対して、内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始し、上記メモリアレイへのデータ書き込みが完了したバンクユニットに対して、内部で自動的に、上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する処理手段とを有する。
【００２４】
好適には、あらかじめ入力された予約コマンドにより設定されるフラグレジスタを有し、上記処理手段は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、当該フラグが所定値の場合にのみ処理を実行する。
【００２５】
好適には、状態通知ピンをさらに有し、当該通知ピンは上記予約コマンドの入力に応じてビジー状態になり、少なくともいずれかのバンクユニットにおける上記内部処理の実行に応じてレディ状態となる。
【００２６】
好適には、上記処理手段は、いずれかのバンクにおいて上記メモリアレイへのデータ書き込みが完了しても、フラグレジスタに予約がなされていない場合は、上記コマンド入力によるフラグレジスタへの予約を待って上記内部処理を実行する。
【００２７】
好適には、上記処理手段は、上記内部処理を、各バンクごとに独立したタイミングで実行する。
【００２８】
好適には、各バンクユニットごとにフラグレジスタをさらに有し、上記処理手段は、各バンクユニットごとの上記内部処理を、あらかじめ入力されたコマンドにより設定された当該フラグレジスタの値を参照し、当該フラグ値が所定値の場合にのみ処理を実行する。
【００２９】
本発明の第７の観点は、メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、上記メモリアレイから読み出されたデータを保持する第１のデータレジスタおよび第２のデータレジスタと、を有する半導体記憶装置のアクセス方法であって、上記第１のアドレスレジスタに保持されたアドレスを参照して、上記メモリアレイの所望の領域から上記第１のデータレジスタにデータを読み出し、上記メモリアレイからのデータ読み出しが完了すると装置内部で自動的に、上記第２のアドレスレジスタに入力されたアドレスの上記第１のアドレスレジスタへの転送、並びに上記第１のデータレジスタから上記第２のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイからの次のデータ読み出しを開始する。
【００３０】
本発明の第８の観点は、メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタおよび第２のアドレスレジスタと、上記メモリアレイへ書き込むデータを保持する第１のデータレジスタおよび第２のデータレジスタと、を有す半導体記憶装置のアクセス方法であって、上記第１のアドレスレジスタを参照して、上記メモリアレイの所望の領域に第１のデータレジスタのデータを書き込み、外部から上記第２のアドレスレジスタへアドレスを、上記第２のデータレジスタへデータを、それぞれ入力し、上記メモリアレイへのデータ書き込みが完了すると、内部で自動的に上記第２のアドレスレジスタから上記第１のアドレスレジスタへのアドレス転送、並びに上記第２のデータレジスタから上記第１のデータレジスタへのデータ転送を実行し、上記第１のアドレスレジスタに転送されたアドレスを参照して上記メモリアレイへの次のデータ書き込みを開始する。
【００３１】
本発明によれば、メモリアレイからのデータ読み出しが完了すると、たとえば処理手段において自動的に、第２のアドレスレジスタから第１のアドレスレジスタへのアドレス転送が行われる。これと並行して第１のデータレジスタから第２のデータレジスタへのデータ転送が実行される。そして、第１のアドレスレジスタに転送されたアドレスを参照してメモリアレイからの次のデータ読み出しが開始される。
また、メモリアレイへのデータ書き込みが完了すると、たとえば処理手段において自動的に、第２のアドレスレジスタから第１のアドレスレジスタへのアドレス転送が行われる。これと並行して、第２のデータレジスタから第１のデータレジスタへのデータ転送が実行される。そして、第１のアドレスレジスタに転送されたアドレスを参照してメモリアレイへの次のデータ書き込みが開始される。
【発明の効果】
【００３２】
本発明によれば、読み出しおよび書き込みにおいて、データ入出力と内部メモリアレイアクセスのパイプライン動作を効率的かつ適切に実施することができる。これによってデータの実効的な転送速度を大幅に向上させることが可能である。
すなわち、メモリアレイアクセス用とは別個に、予約アドレスを格納するレジスタおよび出力専用のデータレジスタを設けることで、上記パイプライン動作を円滑に実施できる。
また、メモリアレイアクセスの完了に伴い自動的にパイプラインのステージを移行し、次のメモリアクセスを開始する機構を設けることで、転送のボトルネックとなっているメモリアクセス工程を間断なく連続処理することができ、最大の転送効率を得ることができる。
また、それらの自動処理を、事前に予約コマンドで設定されたフラグを参照して行うことで、安全かつ柔軟なデータアクセスと、効率的なデータ転送を両立できる。
また、外部への通知ピンを設け、上記予約コマンドでそれをビジー（ＢＵＳＹ）状態に、上記自動処理によるステージ移行でレディ（Ｒｅａｄｙ）状態に遷移させる機構を設けることで、ホストは容易にデータの入出力タイミングを判定でき、円滑なデータ転送を行うことが可能になる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３４】
本実施形態においては、ＮＡＮＤ型フラッシュメモリのようにセルアレイへのアクセス時間が長い半導体メモリに対し、セルアレイへのアクセスと、アドレス／コマンド入力やデータ入出力をパイプライン化し、効率的に処理、実行するための最適な構成や制御方法を実現している。
【００３５】
図２（Ａ）〜（Ｃ）は、本発明に係る半導体記憶装置のパイプライン処理のイメージを示す図である。
【００３６】
たとえばデータ読み出しにおいては、
・コマンド、アドレス入力（Ｒ１）
・内部メモリアレイの読み出し（Ｒ２）
・外部データ出力（Ｒ４）
の各処理が独立したステージとなっており、２回分のメモリアクセス＜１＞および＜２＞がパイプライン式に実行される。
【００３７】
たとえば、期間（Ｔ１）では、アクセス＜１＞の内部メモリアレイ読み出しが行われている最中に、次のアクセス＜２＞のためのコマンド、アドレス入力が並行して行われている。さらに期間（Ｔ２）ではアクセス＜１＞のデータ出力がなされている間、アクセス＜２＞の内部メモリアレイ読み出しが並行して行われている。
【００３８】
このような処理を可能にするため、本実施形態では、まずメモリアレイのアクセスステージ（Ｒ２）に必要となるアドレスレジスタやデータレジスタとは別に、コマンド、アドレス入力ステージ（Ｒ１）専用の第２のアドレスレジスタ、およびデータ出力ステージ（Ｒ４）専用の第２のデータレジスタを追加する。
【００３９】
さらに、最も時間を要する内部メモリアクセスについては、外部からの実行コマンドを待つことなく、実行を予約しておくことで自動的に連続処理を行えるようにしている。
すなわち、アクセス＜１＞において内部メモリアレイの読み出しが完了したら、アクセス＜１＞は自動的にデータ出力のステージ（Ｒ４）に移行し、出力可能な状態になる。その一方で、アクセス＜２＞は自動的に内部メモリアレイの読み出しステージ（Ｒ２）に移行し、その実行を開始する。
すなわち、内部メモリアレイの読み出しステージ（Ｒ２）においては、その処理は事前の予約を受けて、次々に連続的に実行される。
さらに上記連続処理を適切に制御するための仕組みも合わせて提供する。
【００４０】
まず、上記ステージの自動的な移行は、それに伴って各ステージの前状態をクリアしてしまうので、それらは無条件に実施されるのではなく、予約に従って実施されるようにする。
また従来のアクセス形態では、状態通知ピンはセルアレイの内部動作状態を外部に通知するものであり、セルアレイのリード動作実行中はＢｕｓｙを出力し、それらが終了するとレディ（Ｒｅａｄｙ）信号を出力していた。
しかし、本実施形態のようにセルアレイへのアクセスとデータ入出力がパイプライン化された構成では、一つの内部リードが終了すると、予約に従って自動的に、即座に次のリードが開始される。したがって、従来のように内部が動作中であることを通知ピンにそのまま反映したのでは、通知ピンは殆どビジー（Ｂｕｓｙ）状態に留まってしまい、ホストがデータを出力するタイミングを取得することが困難になってしまう。
そこで、本実施形態では、状態通知ピンはステージ内のタスクの実行状態、すなわちセルアレイの内部動作状態を直接反映するのではなく、上記ステージの移行が行われたことを通知するものとする。すなわちホストが上記ステージの自動移行を予約するコマンドを発行することで、通知ピンはビジー（Ｂｕｓｙ）状態にセットされる。そしてステージの移行が実際に発生した際にレディ（Ｒｅａｄｙ）状態に変移する。
【００４１】
また、ボトルネックとなるメモリアレイへのアクセスは、それらを複数のステージに分岐させて並列処理することで、さらに高速化が可能である。その際各ステージは、アドレスレジスタ、セルアレイおよびデータレジスタを個々に備えたバンクユニットとして、各々独立したデータアクセスを実行する。
以下、複数の構成例について説明する。
【００４２】
＜第１実施形態＞
図３は、本発明に係る半導体記憶装置の第１の実施形態を示す構成図である。
【００４３】
図３の半導体記憶装置１０は、ＮＡＮＤ型フラッシュっメモリ等のメモリセルがアレイ状に配列されたメモリアレイ１１と、メモリセルへアクセスするためのアドレスを保持する第１のアドレスレジスタ（ＡＤＲ１）１２および第２のアドレスレジスタ（ＡＤＲ２）１３と、メモリアレイ１１から読み出されたデータを保持し、メモリアレイ１１へ書き込むデータを保持する第１のデータレジスタ（ＤＴＲ１）１４および第２のデータレジスタ（ＤＴＲ２）１５と、第１のアドレスレジスタ１２に保持されたアドレスを参照して、メモリアレイ１１の所望の領域から第１のデータレジスタにデータを読み出し、第１のアドレスレジスタ１１のアドレスを参照して、メモリアレイ１１の所望の領域に第１のデータレジスタ１４のデータを書き込むよう制御するメモリアクセスコントローラ１６と、外部から第２のアドレスレジスタ１３へアドレスを入力するアドレス／コマンドピン１７およびコマンドレジスタ１８と、第２のデータレジスタ１５から外部へデータを出力し、外部から第２のデータレジスタ１５へデータを入力するするカラムセレクタ１９、カラムアドレスレジスタ２０、入出力（Ｉ／Ｏ）回路２１、および入出力（Ｉ／Ｏ）ピン２２と、メモリアレイ１１からのデータ読み出しが完了すると内部で自動的に、第２のアドレスレジスタ１３から第１のアドレスレジスタ１２へのアドレス転送、並びに第１のデータレジスタ１４から第２のデータレジスタ１５へのデータ転送を実行し、第１のアドレスレジスタ１２に転送されたアドレスを参照してメモリアレイ１１からの次のデータ読み出しを開始し、メモリアレイ１１へのデータ書き込みが完了すると、内部で自動的に第２のアドレスレジスタ１３から第１のアドレスレジスタ１２へのアドレス転送、並びに第２のデータレジスタ１５から第１のデータレジスタ１４へのデータ転送を実行し、第１のアドレスレジスタ１２に転送されたアドレスを参照してメモリアレイ１１への次のデータ書き込みを開始する処理手段としてのステージ移行回路２３と、を主構成要素として有している。
【００４４】
さらに、半導体記憶装置１０は、あらかじめ入力された予約コマンドにより設定されるフラグレジスタ２４を有し、ステージ移行回路２３は、あらかじめ入力された予約コマンドにより設定されたフラグレジスタの値を参照し、このフラグ値が所定の値の場合にのみ内部処理を実行する。
また、半導体記憶装置１０は、状態通知ピン（ＲＹ／/ ＢＹ）２５および状態通知レジスタ２６をさらに有し、通知ピン２５は予約コマンドの入力に応じてビジー状態になり、ステージ移行回路２３の内部処理の実行に応じてレディ状態になる。
また、ステージ移行回路２３は、メモリアレイ１１からのデータ読み出しが完了しても、フラグレジスタ２４に予約がなされていない場合は、上記コマンド入力によるフラグレジスタ２４への予約を待って内部処理を実行する。
【００４５】
メモリアレイ１１は、第１のアドレスレジスタ１２に格納されたアドレス内のページアドレス値と、メモリアクセスコントローラ１６の制御に従って、所望のページ領域のデータを第１のデータレジスタ１４に読み出したり、第１のデータレジスタ１４のデータを所望のページ領域に書き込んだりする機能を持つ。
【００４６】
ステージ移行回路２３は、メモリアクセスコントローラ１６からメモリアレイ１１のアクセスの完了を通知されると、フラグレジスタ２４に設定された予約値を参照し、その値が”１”であれば以下の処理を行って、その値を”０”に戻す。
【００４７】
すなわち、ステージ移行回路２３は、データ読み出し時においては、
第１のデータレジスタ１４に格納されたデータ群を出力用第２のデータレジスタ１５に転送する。
さらに、第１のアドレスレジスタ１２に格納されたアドレス内のカラムアドレス値を、カラムアドレスレジスタ２０に格納した上で、予約用の第２のアドレスレジスタ１３のアドレス値を第１のアドレスレジスタ１２に転送する。
さらに、メモリアクセスコントローラ１６にアクセス指示を送り、メモリアレイ１１の次の読み出し動作を開始させる。
さらに、外部通知ピン２５に接続されたレジスタ２６を”１”にし、通知ピン２５をレディ（Ｒｅａｄｙ）状態にする。
【００４８】
また、ステージ移行回路２３は、データ書き込み時においては、
第２のデータレジスタ１５に格納されたデータ群を第１のデータレジスタ１４に転送する。
さらに、予約用の第２のアドレスレジスタ１３のアドレス値を第１のアドレスレジスタ１２に転送する。
さらに、メモリアクセスコントローラ１６にアクセス指示を送り、メモリアレイ１１の次の書き込み動作を開始させる。
さらに、外部通知ピン２５）に接続されたレジスタ２６を”１”にし、通知ピン２５をレディ（Ｒｅａｄｙ）状態にする。
【００４９】
一方、ステージ移行回路２３は、フラグレジスタ２４が未予約状態、すなわち”０”の場合は、ステージの移行処理を行わず、アクセスが完了した現状態を保ったままで待機する。そしてたとえばフラグレジスタ２４の予約設定を待って、ステージの移行を実行する。
【００５０】
また、フラグレジスタ２４は以下のように予約される。すなわちコマンドレジスタ１８に入力されたコマンド値に従い、それが特定の値の時に”１”にセットされる。またその時同時にレジスタ２６は”０”にセットされ、通知ピン２５はビジー（Ｂｕｓｙ）状態となる。
【００５１】
図４（Ａ）〜（Ｄ）は、このような半導体記憶装置のデータ読み出し動作の例を示す図である。
図４は、前述した図２のイメージ図をさらに詳細化したものでもあり、斜線はパイプライン動作におけるステージの移行期間を示している。
【００５２】
１．最初のアクセス＜１＞に対する読み出しコマンドとアドレス入力（２１）が完了すると、アクセス＜１＞は即座にメモリアレイの読み出しステージ（Ｒ２）に移行する。  すなわち予約用第２のアドレスレジスタ１３から第１のアドレスレジスタ１２へのアドレス転送（２２）が行われ、内部メモリアレイ読み出し（２３）が開始される。
【００５３】
２．ここで内部読み出しの動作中に次のアクセス＜２＞に対する予約コマンドの入力（２４）がなされ、第２のアドレスレジスタ１３には次に読み出すべきページアドレスがセットされる。
【００５４】
３．さらに、ステージの自動移行処理の予約コマンド（２５）が入力されると、それに伴って外部通知信号（２６）はビジー（Ｂｕｓｙ）状態に遷移する。
また、図３のフラグレジスタ２４には”１”がセットされる。なお、上記アクセス予約コマンド（２４）と自動移行処理の予約コマンド（２５）を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
【００５５】
４．アクセス＜１＞の内部読み出し（２３）が完了すると、ステージの自動移行（２７）が実施される。すなわち、第２のアドレスレジスタ１３の値が第１のアドレスレジスタ１２に、第１のデータレジスタ１４のデータが第２のデータレジスタ１５に転送され、アクセス＜２＞の内部読み出し（２８）が自動的に開始される。さらに外部通知信号（２６）はレディ（Ｒｅａｄｙ）状態に推移する。
【００５６】
５．図示しないホスト装置は、上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜１＞のデータ出力（２９）を開始する。
【００５７】
６．アクセスの最後には自動移行処理のコマンド（３０）のみが入力される。それに伴って外部通知信号（２６）はビジー（Ｂｕｓｙ）状態に遷移し、図３のフラグレジスタには”１”がセットされる。
【００５８】
７．アクセス＜２＞の内部読み出しが完了すると、ステージの自動移行（３１）が実施される。すなわち、第２のアドレスレジスタ１３の値が第１のアドレスレジスタ１２に、第１のデータレジスタ１４のデータが第２のデータレジスタ１５に転送される。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部読み出しは行われない。外部通知信号（２６）はレディ（Ｒｅａｄｙ）状態に推移する。
【００５９】
８．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜２＞のデータ出力（３２）を開始する。
【００６０】
図５（Ａ）〜（Ｃ）は、図３の半導体記憶装置のデータ書き込み動作の例を示す図である。
【００６１】
１．最初のアクセス＜１＞に対する書き込みコマンドとアドレス入力（４１）、さらにデータ入力（４２）が完了すると、アクセス＜１＞は即座にメモリアレイの書き込みステージ（Ｗ２）に移行する。すなわち、予約用第２のアドレスレジスタ１３から第１のアドレスレジスタ１２へのアドレス転送、および第２のデータレジスタ１５から第１のデータレジスタ１４へのデータ転送（４３）が行われ、内部書き込み（４４）が開始される。
【００６２】
２．ここで内部書き込み（４４）の動作中に次のアクセス予約コマンドの入力（４５）とデータ入力（４６）がなされ、第２のアドレスレジスタ１３には次に書き込むべきページアドレスが、第２のデータレジスタ１５には次に書き込むべきデータがセットされる。
【００６３】
３．さらにステージの自動移行処理の予約コマンド（４７）が入力されると、それに伴って外部通知信号（２６）はビジー（Ｂｕｓｙ）状態に遷移する。
また、図３のフラグレジスタ２４には”１”がセットされる。なお、上記アクセス予約コマンド（４５）と自動移行処理の予約コマンド（４７）を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
【００６４】
４．アクセス＜１＞の内部書き込み（４４）が完了すると、ステージの自動移行（４８）が実施される。すなわち、第２のアドレスレジスタ１３の値が第１のアドレスレジスタ１２に、第２のデータレジスタ１５のデータが第１のデータレジスタ１４に転送され、アクセス＜２＞の内部書き込み（４９）が自動的に開始される。さらに外部通知信号（２６）はレディ（Ｒｅａｄｙ）状態に推移する。
【００６５】
５．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜１＞のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
【００６６】
６．アクセスの最後には自動移行処理の予約コマンド（５０）のみが入力される。それに伴って外部通知信号（２６）はビジー（Ｂｕｓｙ）状態に遷移し、図３のフラグレジスタ２４には”１”がセットされる。
【００６７】
７．アクセス＜２＞の内部書き込みが完了すると、ステージの自動移行（５１）が実施される。すなわち、第２のアドレスレジスタ１３の値が第１のアドレスレジスタ１２に、第２のデータレジスタ１５のデータが第１のデータレジスタ１４に転送される。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部書き込みは行われない。外部通知信号（２６）はレディ（Ｒｅａｄｙ）状態に推移する。
【００６８】
８．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜２＞のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
【００６９】
第２実施形態
ところで、本発明を採用した場合、たとえば図２の概念図において、内部メモリアクセスのステージ（Ｒ２）では絶え間なく連続処理がなされるが、それでもこのステージは全体の処理のボトルネックになっており、たとえばデータ転送ステージ（Ｒ４）は間欠的にしか動作していない。
【００７０】
本発明の第２の実施形態は、この内部メモリアクセスのステージを複数ステージに分岐させ、互いに並列処理を行うことで、さらに高速なデータアクセスを可能にするものである。
【００７１】
図６は、本発明に係る半導体記憶装置の第２の実施形態を示す構成図である。
なお、図６においては、理解を容易にするため、図３と同一構成部分は同一符号をもって表している。
【００７２】
本第２の実施形態の半導体記憶装置１０Ａでは、複数のバンクユニットＢＮＫ０，ＢＮＫ１，・・・（本実施形態では２バンクユニット）を有する。
各バンクユニットＢＮＫ０，ＢＮＫ１は、メモリアレイ１１ａ、第１のアドレスレジスタ１２ａ、第２のアドレスレジスタ１３ａ、第１のデータレジスタ１４ａ、第２のデータレジスタ１５ａ、カラムセレクタ１９ａ、およびカラムアドレスレジスタ２０ａを、備えている。
そして、半導体記憶装置１０Ａは、バンクセレクタ２７，２８を有している。
たとえば、メモリアレイ１１ａは、第１のアドレスレジスタ１２ａに格納されたアドレス内のページアドレス値と、メモリアクセスコントローラ１６の制御に従って、所望のページ領域のデータを第１のデータレジスタ１４ａに読み出したり、第１のデータレジスタ１４ａのデータを所望のページ領域に書き込んだりする機能を持つ。
【００７３】
なお、本例では各バンクユニットが、アドレスとデータのみを変えて、全く同じ動作を行うことを想定しており、メモリアクセスコントローラ１６やステージ移行回路２３は複数バンクで共有されている。この場合、分岐した各ステージの処理や、次のステージへの移行は、全バンク同じタイミングで実施される。
これは本発明にマルチバンク構成を導入した、最も単純な実施形態の一つであって、複数バンクの動作には、後述するように、その他にもさまざまなバリエーションが存在し得る。
【００７４】
ステージ移行回路２３は、メモリアクセスコントローラ１６から、全バンクユニットのメモリアレイ１１ａがアクセスを完了したことを通知されると、フラグレジスタ２４に設定された予約値を参照し、その値が”１”であれば以下の処理を行って、その値を”０”に戻す。
【００７５】
すなわち、ステージ移行回路２３は、データ読み出し時は各バンクに対して、たとえばバンクユニットＢＮＫ０について行う以下の操作を、同様に施す。
第１のデータレジスタ１４ａに格納されたデータ群を出力用第２のデータレジスタ１５ａに転送する。
さらに、第１のアドレスレジスタ１２ａに格納されたアドレス内のカラムアドレス値を、カラムアドレスレジスタ２０ａ）に格納した上で、予約用の第２のアドレスレジスタ１３ａのアドレス値を第１のアドレスレジスタ１２ａに転送する。
各バンクユニットで上記操作が終了すると、
さらに、メモリアクセスコントローラ１６にアクセス指示を送り、各バンクのメモリアレイに対して次の読み出し動作を開始させる。
さらに、外部通知ピン２５に接続されたレジスタ２６を”１”にし、通知ピン２５をレディ（Ｒｅａｄｙ）状態にする。
【００７６】
また、ステージ移行回路２３は、データ書き込み時は各バンクに対して、たとえばのバンクユニットＢＮＫ０について行う以下の操作を、同様に施す。
第２のデータレジスタ１５ａに格納されたデータ群を第１のデータレジスタ１４ａに転送する。
さらに、予約用の第２のアドレスレジスタ１３ａのアドレス値を第１のアドレスレジスタ１２ａに転送する。
各バンクユニットで上記操作が終了すると、
さらに、メモリアクセスコントローラ１６にアクセス指示を送り、各バンクユニットのメモリアレイ１１ａに対して次の書き込み動作を開始させる。
さらに外部通知ピン２５に接続されたレジスタ２６を”１”にし、通知ピン２５をレディ（Ｒｅａｄｙ）にする。
【００７７】
一方、フラグレジスタ２４が未予約状態、すなわち”０”の場合は、ステージの移行処理を行わず、アクセスが完了した現状態を保ったままで待機する。そしてたとえばフラグレジスタ２４の予約設定を待って、上記ステージの移行を実行する。
【００７８】
また、フラグレジスタ（９ｂ）は以下のように予約される。すなわちコマンドレジスタ（７ｂ）に入力されたコマンド値に従い、それが特定の値の時に”１”にセットされる。またその時同時にレジスタ（１１ｂ）は”０”にセットされ、通知ピン（１２ｂ）はビジー（Ｂｕｓｙ）状態となる。
【００７９】
図７（Ａ）〜（Ｄ）は、このような第２の実施形態における半導体記憶装置のデータ読み出し動作の例を示す図である。本例では２バンク構成を想定しており、アクセス＜１＞＜３＞がバンクユニットＢＮＫ０で、アクセス＜２＞＜４＞がバンクユニットＢＮＫ１でそれぞれ処理される。
【００８０】
１．最初のアクセス＜１＞＜２＞に対する読み出しコマンドとアドレス入力（６１）が完了すると、アクセス＜１＞＜２＞は即座にメモリアレイの読み出しステージ（Ｒ２）に移行する。
すなわち、それぞれのバンクユニットＢＮＫ０，１において、予約用第２のアドレスレジスタ１３ａから第１のアドレスレジスタ１２ａへのアドレス転送（６２）が行われ、内部メモリアレイ読み出し（６３）（６４）が開始される。
【００８１】
２．ここで内部読み出しの動作中に次のアクセス＜３＞＜４＞に対する予約コマンドの入力（６５）がなされ、各バンクユニットＢＮＫ０，１の予約用第２のアドレスレジスタ１３ａには、次に読み出すべきページアドレスがセットされる。
【００８２】
３．さらにステージの自動移行処理の予約コマンド（６６）が入力されると、それに伴って外部通知信号（７６）はビジー（Ｂｕｓｙ）状態に遷移する。
また、図６のフラグレジスタ２４には”１”がセットされる。なお、上記アクセス予約コマンド（６５）と自動移行処理の予約コマンド（６６）を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
【００８３】
４．アクセス＜１＞および＜２＞の内部読み出し（６３）（６４）がともに完了すると、ステージの自動移行（６７）が実施される。すなわち、それぞれのバンクユニットＢＮＫ０，１において、アドレスレジスタ間とデータレジスタ間の転送が行われ、アクセス＜３＞＜４＞の内部読み出し（６８）（６９）が自動的に開始される。さらに外部通知信号（７６）はレディ（Ｒｅａｄｙ）状態に推移する。
【００８４】
５．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜１＞および＜２＞のデータ出力（７０）（７１）を順次実行する。
【００８５】
６．アクセスの最後には自動移行処理の予約コマンド（７２）のみが入力される。それに伴って外部通知信号（７６）はビジー（Ｂｕｓｙ）状態に遷移し、図６のフラグレジスタ２４には”１”がセットされる。
【００８６】
７．アクセス＜３＞＜４＞の内部読み出し（６８）（６９）がともに完了すると、ステージの自動移行（７３）が実施される。すなわち、それぞれのバンクユニットＢＮＫ０，１において、アドレスレジスタ間とデータレジスタ間の転送が行われる。但しアクセス予約が為されていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部読み出しは行われない。外部通知信号（７６）はレディ（Ｒｅａｄｙ）状態に推移する。
【００８７】
８．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜３＞＜４＞のデータ出力（７４）（７５）を開始する。
【００８８】
図８は、図６の第２の実施形態における半導体記憶装置のデータ書き込み動作の例を示す図である。読み出しと同様、アクセス＜１＞＜３＞がバンクユニットＢＮＫ０で、アクセス＜２＞＜４＞がバンクユニットＢＮＫ１でそれぞれ処理される。
【００８９】
１．最初のアクセス＜１＞＜２＞に対して書き込みコマンド／アドレス入力（８１）、およびそれぞれのアクセスに対応するデータ入力（８２）（８３）が完了すると、アクセス＜１＞＜２＞は即座にメモリアレイの書き込みステージ（Ｗ２）に移行する。すなわち、各バンクユニットＢＮＫ０，１に対して予約用第２のアドレスレジスタ１３ａから第１のアドレスレジスタ１２ａへのアドレス転送、および第１および第２のデータレジスタ５４ａ，１４ａ間のデータ転送（８４）が行われ、内部書き込み（８５）（８６）が開始される。
【００９０】
２．ここで内部書き込み（８５）（８６）の動作中に次のアクセス予約コマンドの入力（８７）とデータ入力（８８）（８９）がなされ、各バンクユニットＢＮＫ０，１の予約用の第２のアドレスレジスタ１３ａには次に書き込むべきページアドレスが、入出力用の第２のデータレジスタ１５ａには次に書き込むべきデータがセットされる。
【００９１】
３．さらにステージの自動移行処理の予約コマンド（９０）が入力されると、それに伴って外部通知信号（７６）はビジー（Ｂｕｓｙ）状態に遷移する。
また、図６のフラグレジスタ２４には”１”がセットされる。なお、上記アクセス予約コマンド（８７）と自動移行処理の予約コマンド（９０）を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
【００９２】
４．アクセス＜１＞＜２＞の内部書き込み（８５）（８６）がともに完了すると、ステージの自動移行（９１）が実施される。すなわち、それぞれのバンクユニットＢＮＫ０，１において、アドレスレジスタ間およびデータレジスタ間の転送が行われ、アクセス＜３＞＜４＞の内部書き込み（９２）（９３）が自動的に開始される。さらに外部通知信号（７６）はレディ（Ｒｅａｄｙ）状態に推移する。
【００９３】
５．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜１＞＜２＞のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
【００９４】
６．アクセスの最後には自動移行処理の予約コマンド（９４）のみが入力される。それに伴って外部通知信号（７６）はビジー（Ｂｕｓｙ）状態に遷移し、図６のフラグレジスタ２４には”１”がセットされる。
【００９５】
７．アクセス＜３＞＜４＞の内部書き込み（９２）（９３）がともに完了すると、ステージの自動移行（９５）が実施される。すなわちそれぞれのバンクにおいて、アドレスレジスタ間およびデータレジスタ間の転送が行われる。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部書き込みは行われない。外部通知信号（７６）はレディ（Ｒｅａｄｙ）状態に推移する。
【００９６】
８．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜３＞＜４＞のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
【００９７】
第３実施形態
上記第２の実施形態では、各バンクユニットについて、ステージの移行を同時一括で行った。このやり方は動作がシンプルで、高速読み出しには有効性も高いが、以下の点で不利である。
【００９８】
たとえばフラッシュメモリの書き込みは複数回に分割されて行われ、各処理ごとにベリファイを行って、全セルに書き込みが完了した時点で動作を完了する。したがってページごとに書き込みに要する時間が異なる。ここでステージ移行が一括に行われた場合、メモリアレイの書き込みステージの所要時間は常に最も書き込みの遅いバンクユニットに支配されてしまう。フラッシュメモリの書き込み速度は読み出しに比較して大きく劣るので、さらにこのような無駄が出るのは望ましくない。
【００９９】
また、前述の第２の実施形態では、第２のアドレスレジスタや第２のデータレジスタを各バンクごとに設けている。特にデータレジスタの回路規模は大きいので、並列度を上げるためチップ内を多くのバンクユニットに分割した場合、その占有面積が大きなオーバーヘッドになる。
【０１００】
上述のような課題は、各バンクユニットを独立動作にし、各バンク毎のステージ移行のタイミングに適切なスケジューリングを施せばある程度解消できる。この場合、各バンクユニットに対応したそれぞれのメモリアクセス用コントローラやステージ移行回路、予約フラグレジスタが設置される。
【０１０１】
図９は、このような施策を行った、第３の実施形態による半導体記憶装置の構成例を示す図である。
なお、図９においては、理解を容易にするため、図３と同一構成部分は同一符号をもって表している。
【０１０２】
本第３の実施形態の半導体記憶装置１ＢＡでは、複数のバンクユニットＢＮＫ０ｂ，ＢＮＫ１ｂ，・・・（本実施形態では２バンクユニット）は、メモリアレイ１１ｂ，第１のアドレスレジスタ１２ａ、第２のアドレスレジスタ１３ａ、第１のデータレジスタ１４ａ、メモリアクセスコントローラ１６ｂ、ステージ移行回路２３ｂ，フラグレジスタ２４ｂ、および通知レジスタ２６ｂを、備えている。
そして、半導体記憶装置１０Ａは、バンクセレクタ２７およびアンドゲート２９を有している。
【０１０３】
たとえば、メモリアレイ１１ｂは、第１のアドレスレジスタ１２ｂに格納されたアドレス内のページアドレス値と、メモリアクセスコントローラ１６ｂの制御に従って、所望のページ領域のデータを第１のデータレジスタ１４ｂに読み出したり、第１のデータレジスタ１４ｂのデータを所望のページ領域に書き込んだりする機能を持つ。
【０１０４】
本第３の実施形態では、各バンクユニットＢＮＫ０ｂ，ＢＮＫ１ｂ毎の独立動作が可能であり、たとえばメモリアクセスコントローラ１６ｂやステージ移行回路２３ｂ、フラグレジスタ２４ｂが各バンクに設置されている。一方入出力用の第２のデータレジスタ１５は各バンクで共有されている。
【０１０５】
たとえばステージ移行回路２３ｂは、メモリアクセスコントローラ１６ｂから、バンクユニットＢＮＫ０ｂのメモリアレイ１１ｂがアクセスを完了したことを通知されると、フラグレジスタ２４ｂに設定された予約値を参照し、その値が”１”であれば以下の処理を行って、その値を”０”に戻す。
【０１０６】
すなわち、データ読み出し時は、対応するバンクユニットＢＮＫ０ｂ，ＢＮＫ１ｂに対して以下の操作を施す。
第１のデータレジスタ１４ｂに格納されたデータ群を出力用の第２のデータレジスタ１５に転送する。
さらに予約用の第２のアドレスレジスタ１３ｂのアドレス値を第１のアドレスレジスタ１２ｂに転送する。
さらに、メモリアクセスコントローラ１６ｂにアクセス指示を送り、メモリアレイ１１ｂに対して次の読み出し動作を開始させる。
さらに通知レジスタ２６ｂを”１”にする。
【０１０７】
また、データ書き込み時は、対応するバンクユニットＢＮＫ０ｂ，ＢＮＫ１ｂに対して以下の操作を施す。
第２のデータレジスタ１５ｂに格納されたデータ群を第１のデータレジスタ１４ｂに転送する。
さらに、予約用の第２のアドレスレジスタ１３ｂのアドレス値を第１のアドレスレジスタ１２ｂに転送する。
さらに、メモリアクセスコントローラ１６ｂにアクセス指示を送り、メモリアレイ１１ｂに対して次の書き込み動作を開始させる。
さらに通知レジスタ２６ｂを”１”にする。
【０１０８】
一方、フラグレジスタ２４ｂが未予約状態、すなわち”０”の場合は、ステージの移行処理を行わず、アクセスが完了した現状態を保ったままで待機する。そしてたとえばフラグレジスタの予約設定を待って、上記ステージの移行を実行する。
【０１０９】
また、フラグレジスタ２４ｂ）は以下のように予約される。すなわちコマンドレジスタ１８ｂに入力されたコマンド値に従い、それが特定の値の時に”１”にセットされる。またその時同時に通知レジスタ２６ｂは”０”（Ｂｕｓｙ）にセットされる。
なお、外部通知ピン２５は、アンドゲート２９における各バンクユニットＢＮＫ０ｂ，ＢＮＫ１ｂからの通知レジスタ値の論理積（ＡＮＤ）を出力する。すなわち、いずれかのバンクの通知レジスタがビジー（Ｂｕｓｙ）になれば、ビジー（Ｂｕｓｙ）状態となる。
【０１１０】
図１０（Ａ）〜（Ｄ）は、このような第３の実施形態における半導体記憶装置の、データ読み出し動作の例を示す図である。本例では２バンク構成を想定しており、アクセス＜１＞＜３＞がバンクユニットＢＮＫ０ｂで、アクセス＜２＞＜４＞がバンクバンクユニットＢＮＫ１ｂでそれぞれ処理される。
【０１１１】
１．最初のアクセス＜１＞に対する読み出しコマンドとアドレス入力（１０１）が完了すると、アクセス＜１＞は即座にメモリアレイの読み出しステージ（Ｒ２）に移行する。
すなわち、バンクユニットＢＮＫ０ｂにおいて、予約用の第２のアドレスレジスタ１３ｂから第１のアドレスレジスタ１２ｂへのアドレス転送（１０２）が行われ、内部メモリアレイ読み出し（１０３）が開始される。同様に次のアクセス＜２＞についても、読み出しコマンドとアドレス入力（１０４）が完了すると、バンクユニットＢＮＫ１ｂにおいて即座にステージの移行処理（１０５）が行われ、内部メモリアレイ読み出し（１０６）が開始される。
【０１１２】
２．ここで内部読み出しの動作中に次のアクセス＜３＞に対する予約コマンドの入力（１０７）がなされ、バンクユニットＢＮＫ０ｂの予約用アドレスレジスタ１３ｂには、次に読み出すべきページアドレスがセットされる。
【０１１３】
３．さらにバンクユニットＢＮＫ０ｂに対してステージの自動移行処理の予約コマンド（１０８）が入力されると、それに伴って外部通知信号（１２３）はビジー（Ｂｕｓｙ）状態に遷移する。
また、バンクユニットＢＮＫ０ｂのフラグレジスタ２４ｂには”１”が予約セットされる。なお、上記アクセス予約コマンド（１０７）と自動移行処理の予約コマンド（１０８）を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
【０１１４】
４．アクセス＜１＞の内部読み出し（１０３）が完了すると、ステージの自動移行（１０９）が実施される。すなわち、バンクユニットＢＮＫ０ｂにおいてアドレスレジスタ間転送がなされるとともに、第１のデータレジスタ１４ｂのデータが図９の共通入出力用の第２のデータレジスタ１５に転送され、アクセス＜３＞の内部読み出し（１１０）が自動的に開始される。さらに、外部通知信号（１２３）はレディ（Ｒｅａｄｙ）状態に推移する。
【０１１５】
５．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜１＞のデータ出力（１１１）を実行する。さらにバンクユニットＢＮＫ１ｂに対して次のアクセス＜４＞の予約コマンド（１１２）を入力する。
【０１１６】
６．アクセス＜１＞のデータ出力（１１１）が完了すると、ホスト装置はバンクユニットＢＮＫ１ｂに対してステージの自動移行処理の予約コマンド（１１３）を入力する。それに伴って外部通知信号（１２２）はビジー（Ｂｕｓｙ）状態に遷移する。また、バンクユニットＢＮＫ１ｂのフラグレジスタ２４ｂには”１”が予約セットされる。
ところで，本図の例ではこの時既にバンク１の前読み出し（１０６）は完了しており、ステージは待機状態になっている。したがって即座にステージ移行処理（１１４）が実施され、アドレスレジスタ間転送がなされるとともに、第２のデータレジスタ１４ｂのデータが共通入出力レジスタ１５に転送され、アクセス＜４＞の内部読み出し（１１５）が自動的に開始される。さらに外部通知信号（１２３）はレディ（Ｒｅａｄｙ）状態に推移する。
【０１１７】
７．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜２＞のデータ出力（１１６）を実行する。
【０１１８】
８．アクセス＜２＞のデータ出力（１１６）が完了すると、ホスト装置はバンクユニットＢＮＫ０ｂに対するアクセスの最後として自動移行処理の予約コマンド（１１７）のみを入力する。それに伴って外部通知信号（１２３）はビジー（Ｂｕｓｙ）状態に遷移し、バンクユニットＢＮＫ０ｂのフラグレジスタ２４ｂには”１”がセットされる。
【０１１９】
９．アクセス＜３＞の内部読み出し（１１０）が完了すると、ステージの自動移行（１１８）が実施される。すなわちバンクユニットＢＮＫ０ｂにおいて、アドレスレジスタ間転送がなされるとともに、第１のデータレジスタ１４ｂのデータが共通入出力レジスタ１５に転送される。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部読み出しは行われない。外部通知信号（１２３）はレディ（Ｒｅａｄｙ）状態に推移する。
【０１２０】
１０．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜３＞のデータ出力（１１９）を実行する。
【０１２１】
１１．アクセス＜３＞のデータ出力（１１９）が完了すると、ホスト装置はバンクユニットＢＮＫ１ｂに対するアクセスの最後として自動移行処理の予約コマンド（１２０）のみを入力する。それに伴って外部通知信号（１２３）はビジー（Ｂｕｓｙ）状態に遷移し、バンクユニットＢＮＫ１ｂのフラグレジスタには”１”がセットされる。
ところで本図の例ではこの時既にバンクユニットＢＮＫ１ｂの前読み出し（１１５）は完了しており、ステージは待機状態になっている。したがって即座にステージ移行処理（１２１）が実施され、アドレスレジスタ間転送がなされるとともに、データレジスタのデータが共通入出力レジスタ１５ｃに転送される。但しアクセス予約がなされていない場合は、別途設けられたレジスタ設定等に基づいて、次の内部読み出しは行われない。さらに外部通知信号（１２３）はレディ（Ｒｅａｄｙ）状態に推移する。
【０１２２】
１２．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜４＞のデータ出力（１２２）を実行する。
【０１２３】
上記第３の実施形態では、入出力用の第２のデータレジスタ１５ｃを二つのバンクユニットで共有しているが、前のバンクのデータを全て出力し終えた後で次のバンクに対してステージ移行を予約することで、複数バンクの出力データがバッティングすることを防止し、安全なデータ出力が可能になっている。このようにステージ移行に対する予約フラグを活用することで、適切にステージ移行をスケジューリングすることができる。
【０１２４】
図１１は、第３の実施形態における半導体記憶装置のデータ書き込み動作の例を示す図である。読み出しと同様、アクセス＜１＞＜３＞がバンクユニットＢＮＫ０ｂで、アクセス＜２＞＜４＞がバンクユニットＢＮＫ１ｂでそれぞれ処理される。
【０１２５】
１．最初のアクセス＜１＞に対して書き込みコマンド／アドレスおよびデータ入力（１３１）が完了すると、アクセス＜１＞は即座にバンクユニットＢＮＫ０ｂにおけるメモリアレイ１１ｂの書き込みステージ（Ｗ２）に移行する。すなわちバンクユニットＢＮＫ０ｂにおいてアドレスレジスタ間の転送および図９の入出力用共通の第２のデータレジスタ１５からバンクユニットＢＮＫ０ｂの第１のデータレジスタ１４ｂへのデータ転送（１３２）が行われる。さらに内部書き込み（１３３）が開始される。
【０１２６】
２．さらに引き続きアクセス＜２＞に対して書き込みコマンド／アドレスおよびデータ入力（１３４）が行われると、アクセス＜２＞は即座にバンクユニットＢＮＫ１ｂにおけるメモリアレイ１１ｂの書き込みステージ（Ｗ２）に移行する。すなわちバンクユニットＢＮＫ１ｂにおいてアドレスレジスタ間の転送および共通の第２のデータレジスタ１５ｃからバンクユニットＢＮＫ１ｂの第１のデータレジスタ１４ｂのデータ転送（１３５）が行われる。さらに内部書き込み（１３６）が開始される。
【０１２７】
３．ここで内部書き込み（１３３）（１３６）の動作中に次のアクセス＜３＞の予約コマンドおよびデータの入力（１３７）がなされ、バンクユニットＢＮＫ０ｂの予約用の第２のアドレスレジスタ１３ｂには次に書き込むべきページアドレスが、入出力用共通の第２のデータレジスタ１５には次に書き込むべきデータがセットされる。
【０１２８】
４．さらにバンクユニットＢＮＫ０ｂに対してステージの自動移行処理の予約コマンド（１３８）が入力されると、それに伴って外部通知信号（１４６）はビジー（Ｂｕｓｙ）状態に遷移する。
また、バンクユニットＢＮＫ０ｂの予約フラグレジスタ２４ｂには”１”がセットされる。なお、上記アクセス予約コマンド（１３７）と自動移行処理の予約コマンド（１３８）を兼ねたコマンドを設けてもよく、その場合は一回のコマンド入力で両者を予約することができる。
【０１２９】
５．アクセス＜１＞の内部書き込み（１３３）が完了すると、ステージの自動移行（１３９）が実施される。すなわちバンクユニットＢＮＫ０ｂにおいて、アドレスレジスタ間転送および共通の第２のデータレジスタ１５ｃからバンクユニットＢＮＫ０ｂの第１のデータレジスタ１４ｂへのデータ転送が行われる。さらにアクセス＜３＞の内部書き込み（１４０）が自動的に開始される。さらに外部通知信号（１４６）はレディ（Ｒｅａｄｙ）状態に推移する。
【０１３０】
６．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜１＞のデータ書き込みが終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
【０１３１】
７．さらにホスト装置より次のアクセス＜４＞の予約コマンドおよびデータの入力（１４１）がなされ、バンクユニットＢＮＫ１ｂの予約用の第２のアドレスレジスタ１３ｂには次に書き込むべきページアドレスが、入出力用共通の第２のデータレジスタ１５には次に書き込むべきデータがセットされる。
【０１３２】
８．さらにバンクユニットＢＮＫ１ｂに対してステージの自動移行処理の予約コマンド（１４２）が入力されると、それに伴って外部通知信号（１４６）はビジー（Ｂｕｓｙ）状態に遷移する。またバンクユニットＢＮＫ１ｂの予約フラグレジスタ２４ｂには”１”がセットされる。
【０１３３】
９．アクセス＜２＞の内部書き込み（１３６）が完了すると、ステージの自動移行（１４３）が実施される。すなわちバンクユニットＢＮＫ１ｂにおいて、アドレスレジスタ間転送および共通の第２のデータレジスタ１５ｃからバンクユニットＢＮＫ１ｂの第１のデータレジスタ１４ｂへのデータ転送が行われる。さらにアクセス＜４＞の内部書き込み（１４４）が自動的に開始される。さらに外部通知信号（１４６）はレディ（Ｒｅａｄｙ）状態に推移する。
【０１３４】
１０．アクセスの最後には自動移行処理の予約コマンド（１４５）のみが入力される。これはたとえば全バンクのフラグレジスタ２４ｂを”１”にセットする終了判定専用コマンドであり、これに対してはステージの移行は実施されなくても良い。それに伴って外部通知信号（１４６）はビジー（Ｂｕｓｙ）状態に遷移する。
【０１３５】
１１．アクセス＜３＞および＜４＞の内部書き込み（１４０）（１４４）がともに完了すると、双方のバンクユニットからのレディ（Ｒｅａｄｙ）信号をアンドゲート２９においてＡＮＤ演算した結果として、外部通知信号（１４６）はレディ（Ｒｅａｄｙ）状態に推移する。
【０１３６】
１２．ホスト装置は上記レディ（Ｒｅａｄｙ）状態を検知、判定し、アクセス＜３＞および＜４＞のデータ書き込みが全て終了したことを確認する。この際ステータスの読み出しコマンド等を実施し、エラーの無いことを確認することも可能である。
【０１３７】
上記書き込み手順に沿えば、双方のバンクのメモリアレイは待機することなく、次々と連続的にデータ書き込みを実施する。このようにバンクごとに独立にステージの自動移行を行うことで、データ書き込みを最大の効率で実施することが可能である。このような実施形態は特に書き込みと読み出しで均等な高速化が要求されるハードディスク代替等の用途に適している。
【０１３８】
なお、第３の実施形態の回路構成図９では、アドレス予約の第２のアドレスレジスタはバンクごとに設けられているが、上述のアクセス手順に沿う場合、必ず前回アクセスのステージ移行が完了した後で次のコマンド／アドレス入力が行われるので、必ずしもバンクごとに設ける必要はなく、バンク間で共有化しても良い。
【０１３９】
逆にたとえばバンク毎に通常のデータレジスタと入出力用のデータレジスタをペアで設け、さらにそれらを独立で動作させれば、回路数は増加するものの、よりスケジューリングは楽になり、読み出し、書き込みともに高速化が容易になる。
【０１４０】
また第３の実施形態のようにバンク毎に独立動作を行う場合、外部通知ピンをバンクごとに設けても良い。すなわち図９における通知ピン２５をバンク分だけ設け、各バンクの通知レジスタ２６ｂ）の値を直接反映させても良い。たとえば、図１１のアクセス手順例では、アクセス＜３＞の自動ステージ移行予約（１３８）に対してそれが（１３９）にて実行されてから、アクセス＜４＞の予約（１４２）を入力しないと、バンクユニットＢＮＫ０ｂとバンクユニットＢＮＫ１ｂの通知出力が衝突するおそれがある。バンクごとに通知ピンを設ければ、このような制約を回避でき、より柔軟なスケジューリングが可能になる。
【０１４１】
このように特にマルチバンク動作については多種多様の組み合わせ形態が考え得るが、上記実施形態はメモリアクセスのパイプライン化に伴う
・自動的なステージ移行処理、
・上記ステージ移行のコマンド予約、
・上記ステージ移行発生時の外部通知、
・マルチバンク処理との組み合わせ
という本発明の構成要件に関する具体的活用例を、その際のデータアクセスの効率化に及ぼす効果とともに述べたものであり、本発明はここに述べられた達成手段のバリエーションに依存するものではない。
【０１４２】
また、本発明はフラッシュメモリに限らず、メモリセルレベルのランダムアクセスが遅いあらゆる半導体メモリに適用することができる。
近年、たとえば有機の強誘電体材料を使用した不揮発性メモリ等、安価な新材料の半導体メモリが提案されているが、それらの幾つかはメモリセルのアクセス速度が遅く、ＮＡＮＤ型フラッシュメモリと同様に並列処理でそれをカバーすることが試みられている。そのような半導体メモリにも本発明は有効に適用することが可能である。
【図面の簡単な説明】
【０１４３】
【図１】NAND型フラッシュメモリのアクセス例を示すタイミング図である。
【図２】本発明に係る半導体記憶装置のパイプライン処理のイメージを示す図である。
【図３】本発明に係る半導体記憶装置の第１の実施形態を示す構成図である。
【図４】図３の半導体記憶装置のデータ読み出し動作の例を示す図である。
【図５】図３の半導体記憶装置のデータ書き込み動作の例を示す図である。
【図６】本発明に係る半導体記憶装置の第２の実施形態を示す構成図である。
【図７】図６の半導体記憶装置のデータ読み出し動作の例を示す図である。
【図８】図６の半導体記憶装置のデータ書き込み動作の例を示す図である。
【図９】本発明に係る半導体記憶装置の第３の実施形態を示す構成図である。
【図１０】図９の半導体記憶装置のデータ読み出し動作の例を示す図である。
【図１１】図９の半導体記憶装置のデータ書き込み動作の例を示す図である。
【符号の説明】
【０１４４】
１０，１０Ａ，１０Ｂ…半導体記憶装置、１１，１１ａ，１１ｂ…メモリアレイ、１２，１２ａ，１２ｂ…第１のアドレスレジスタ、１３，１３ａ，１３ｂ…第２のアドレスレジスタ、１４，１４ａ，１４ｂ…第１のデータレジスタ、１５，１５ａ…第２のデータレジスタ、１６，１６ｂ…メモリアクセスコントローラ、１７…アドレス／コマンドピン、１８，１８ｂ…コマンドレジスタ、１９，１９ａ…カラムセレクタ、２０，２０ａ…カラムアドレスレジスタ、２１…入出力（Ｉ／Ｏ）回路、２２…入出力（Ｉ／Ｏ）ピン、２３，２３ｂ…ステージ移行回路、２４，２４ｂ…フラグレジスタ、２５…状態通知ピン、２６，２６ｂ…通知レジスタ、２７，２８…バンクセレクタ、２９…アンドゲート。
【図１】
2006127623.tif 000003
【図２】
2006127623.tif 000004
【図３】
2006127623.tif 000005
【図４】
2006127623.tif 000006
【図５】
2006127623.tif 000007
【図６】
2006127623.tif 000008
【図７】
2006127623.tif 000009
【図８】
2006127623.tif 000010
【図９】
2006127623.tif 000011
【図１０】
2006127623.tif 000012
【図１１】
2006127623.tif 000013