(57)【要約】【課題】直流電圧と交流電圧との変換を行う電力変換装置において、スイッチング素子の電流を遮断させたときにこのスイッチング素子に印加される電圧の増加を低減すること。【解決手段】電圧制御型スイッチング素子と、この素子をオンさせる電圧とオフさせる電圧とを時系列で供給する制御電圧発生部と、電圧制御型スイッチング素子の低電位側端子に接続されてアームの一部を構成し、かつ、電圧制御型スイッチング素子のしきい電圧をＶｔｈ、制御電圧発生部が供給する上記オフさせる電圧をＶｇｍｉｎ、電圧制御型スイッチング素子の規格耐圧をＶｒａｔｅ、電圧制御型スイッチング素子の高電圧側端子、低電圧側端子間に定常オフ時に印加される電圧をＶｃｃ、電圧制御型スイッチング素子の高電圧側端子から外側に見える寄生インダクタンスの仕様をＬｓとしたときに、Ｌｅ≧Ｌｓ（Ｖｔｈ−Ｖｇｍｉｎ）／（Ｖｒａｔｅ−Ｖｃｃ）を満たすインダクタとを具備する。【選択図】図３
2006115630.tif 000002
【特許請求の範囲】
【請求項１】
高電位側端子と低電位側端子と電圧制御端子とを有する電圧制御型スイッチング素子を、アームの電流をオンオフするための素子として用いる電力変換回路であって、
前記電圧制御型スイッチング素子と、
前記電圧制御型スイッチング素子の前記電圧制御端子に接続され、前記電圧制御型スイッチング素子をオンさせる電圧とオフさせる電圧とを時系列で前記電圧制御端子に供給する制御電圧発生部と、
前記電圧制御型スイッチング素子の低電位側端子に接続されて前記アームの一部を構成するインダクタであって、そのインダクタンスＬｅが、前記電圧制御型スイッチング素子のしきい電圧をＶｔｈ、前記制御電圧発生部の前記オフさせる電圧をＶｇｍｉｎ、前記電圧制御型スイッチング素子の規格耐圧をＶｒａｔｅ、前記電圧制御型スイッチング素子の前記高電圧側端子と前記低電圧側端子との間に定常オフ時に印加される電圧をＶｃｃ、前記電圧制御型スイッチング素子の前記高電圧側端子から外側に見える寄生インダクタンスの仕様をＬｓとしたときに、Ｌｅ≧Ｌｓ（Ｖｔｈ−Ｖｇｍｉｎ）／（Ｖｒａｔｅ−Ｖｃｃ）を満たす前記インダクタと
を具備することを特徴とする電力変換回路。
【請求項２】
前記電圧制御型スイッチング素子が、ＩＧＢＴ（insulated gate bipolar transistor）であり、前記高電位側端子が該ＩＧＢＴのコレクタ端子、前記低電位側端子が該ＩＧＢＴのエミッタ端子、前記電圧制御端子が該ＩＧＢＴのゲート端子であることを特徴とする請求項１記載の電力変換回路。
【請求項３】
前記ＩＧＢＴが、縦型プレーナ型ＩＧＢＴ、縦型トレンチ型ＩＧＢＴ、横型プレーナ型ＩＧＢＴ、または横型トレンチ型ＩＧＢＴであることを特徴とする請求項２記載の電力変換回路。
【請求項４】
前記電圧制御型スイッチング素子が、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）であり、前記高電位側端子が該ＭＯＳＦＥＴのドレイン端子、前記低電位側端子が該ＭＯＳＦＥＴのソース端子、前記電圧制御端子が該ＭＯＳＦＥＴのゲート端子であることを特徴とする請求項１記載の電力変換回路。
【請求項５】
前記ＭＯＳＦＥＴが、縦型プレーナ型ＭＯＳＦＥＴ、縦型トレンチ型ＭＯＳＦＥＴ、横型プレーナ型ＭＯＳＦＥＴ、または横型トレンチ型ＭＯＳＦＥＴであることを特徴とする請求項４記載の電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧と交流電圧との変換を行う電力変換装置に係り、特に、スイッチング素子への保護機能を備えた電力変換回路に関する。
【背景技術】
【０００２】
直流電圧と交流電圧との変換を行う電力変換装置には、ＩＧＢＴ（insulated gate bipolar transistor）などのスイッチング素子が用いられている。これらのスイッチング素子では、あらかじめ、通常の使用状態より相当に大きな電流を流して電流遮断する試験を行い耐性を確認している。
【０００３】
電流を遮断する際には、スイッチング素子の高電圧側端子の外側に見える寄生インダクタンスによって、スイッチング素子にその定常オフ時より大きな電圧が一時的に印加される。この電圧によりスイッチング素子内部ではキャリアの速度が上昇して電流の変化率ｄｉ／ｄｔが増加し、したがって寄生インダクタンスによってさらに大きな電圧の印加となる正帰還が発生する場合がある。正帰還が発生した場合のスイッチング素子への印加電圧も、仕様上は、その規格耐圧を超えない範囲に留める必要がある。
【０００４】
下記特許文献１には、このような印加電圧増加を避けるため有力な構成として考えられる、スイッチング素子の低電圧側端子にインダクタを接続する構成が開示されている。しかしながら、同文献の内容は電流遮断時の消費電力増大を問題としており、この結果、インダクタの値はスイッチング素子のチップあたり５０ｎＨ以下が好ましいと記載されている。
【特許文献１】再公表特許ＷＯ９８／５３５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の事情を考慮してなされたもので、直流電圧と交流電圧との変換を行う電力変換装置において、スイッチング素子に流す電流を遮断させたときにこのスイッチング素子に印加される電圧の増加を低減することが可能な電力変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る電力変換回路は、高電位側端子と低電位側端子と電圧制御端子とを有する電圧制御型スイッチング素子を、アームの電流をオンオフするための素子として用いる電力変換回路であって、前記電圧制御型スイッチング素子と、前記電圧制御型スイッチング素子の前記電圧制御端子に接続され、前記電圧制御型スイッチング素子をオンさせる電圧とオフさせる電圧とを時系列で前記電圧制御端子に供給する制御電圧発生部と、前記電圧制御型スイッチング素子の低電位側端子に接続されて前記アームの一部を構成するインダクタであって、そのインダクタンスＬｅが、前記電圧制御型スイッチング素子のしきい電圧をＶｔｈ、前記制御電圧発生部の前記オフさせる電圧をＶｇｍｉｎ、前記電圧制御型スイッチング素子の規格耐圧をＶｒａｔｅ、前記電圧制御型スイッチング素子の前記高電圧側端子と前記低電圧側端子との間に定常オフ時に印加される電圧をＶｃｃ、前記電圧制御型スイッチング素子の前記高電圧側端子から外側に見える寄生インダクタンスの仕様をＬｓとしたときに、Ｌｅ≧Ｌｓ（Ｖｔｈ−Ｖｇｍｉｎ）／（Ｖｒａｔｅ−Ｖｃｃ）を満たす前記インダクタとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、直流電圧と交流電圧との変換を行う電力変換装置において、スイッチング素子に流す電流を遮断させたときにこのスイッチング素子に印加される電圧の増加を低減することができる。
【発明を実施するための最良の形態】
【０００８】
本発明に係る電力変換回路では、電圧制御型スイッチング素子の低電圧側端子に接続されてインダクタを有する。このインダクタのインダクタンスＬｅはＬｅ≧Ｌｓ（Ｖｔｈ−Ｖｇｍｉｎ）／（Ｖｒａｔｅ−Ｖｃｃ）を満足するように選択される。この範囲は、電流遮断時にオフ状態となったスイッチング素子を一時的にオン状態とするのに必要な範囲として求められたものである。スイッチング素子を一時的にオン状態にすることにより電流変化率ｄｉ／ｄｔが小さくなるので、したがって寄生インダクタンスによる電圧の増加を抑制することができる。この結果、スイッチング素子に印加される電圧の増加を低減することが可能となる。
【０００９】
本発明の実施態様として、前記電圧制御型スイッチング素子は、ＩＧＢＴ（insulated gate bipolar transistor）であり、前記高電位側端子が該ＩＧＢＴのコレクタ端子、前記低電位側端子が該ＩＧＢＴのエミッタ端子、前記電圧制御端子が該ＩＧＢＴのゲート端子である、とすることができる。ここで、前記ＩＧＢＴは、縦型プレーナ型ＩＧＢＴ、縦型トレンチ型ＩＧＢＴ、横型プレーナ型ＩＧＢＴ、または横型トレンチ型ＩＧＢＴであることを例示できる。
【００１０】
また、実施態様として、前記電圧制御型スイッチング素子が、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）であり、前記高電位側端子が該ＭＯＳＦＥＴのドレイン端子、前記低電位側端子が該ＭＯＳＦＥＴのソース端子、前記電圧制御端子が該ＭＯＳＦＥＴのゲート端子である、とすることもできる。ここで、前記ＭＯＳＦＥＴは、縦型プレーナ型ＭＯＳＦＥＴ、縦型トレンチ型ＭＯＳＦＥＴ、横型プレーナ型ＭＯＳＦＥＴ、または横型トレンチ型ＭＯＳＦＥＴであることを例示できる。
【００１１】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る電力変換回路（インバータ）の構成を示す回路図である。図１中に示す直流電源１１から誘導性負荷（例えばモータ）１６への出力電流を、直流電流１１、電流スイッチング部１２、誘導性負荷１６、電流スイッチング部１５、直流電源１１の経路で流す期間と、直流電流１１、電流スイッチング部１４、誘導性負荷１６、電流スイッチング部１３、直流電源１１の経路で流す期間とを繰り返すことで誘導性負荷１６を交流駆動する。電流スイッチング部１２、１５のオンのタイミングと電流スイッチング部１４、１３のオンのタイミングとは排他的に設定される。回路上の、電流スイッチング部１２（１３、１４、１５）両端への分岐点間はアームと呼ばれる。
【００１２】
以下では、電力変換回路としてこの単相のインバータの場合を例に挙げて説明するが、各電流スイッチング部１２、１３、１４、１５内の構成に特徴があるこの実施形態は、他の電力変換回路（３相インバータ、整流回路など）の場合にも応用できる。
【００１３】
図２は、図１中に示した各電流スイッチング部のうちひとつ分（電流スイッチング部１３（１５））についての等価回路図である。図２に示すように、電流スイッチング部１３（１５）から外側を見ると、直流電源２１（直流電源１１に相当）とインダクタンスＬｍ（誘導性負荷１６に相当）との直列接続が見える。
【００１４】
インダクタンスＬｍに並列接続されるダイオードＤは、電流スイッチング部１３（１５）が定常的にオフしているときに電流スイッチング部１３（１５）の両端に印加される電圧が、直流電源２１の出力電圧にほぼ等しくなるようにするものである。図１に示すインバータの場合も、電流スイッチング部１３（１５）が定常的にオフしているときには電流スイッチング部１２（１４）が定常的にオンしており電流スイッチング部１３（１５）の両端に印加される電圧は直流電源１１の出力電圧にほぼ等しくなる。インダクタンスＬｍとダイオードＤとでインバータの誘導性負荷１６を模擬したものと言える。
【００１５】
電流スイッチング部１３（１５）の高電位側端子（コレクタ端子ｃ）に挿入図示されたインダクタンスＬｓは、高電位側端子から外側に見える寄生インダクタンス（インダクタンスなので直流電源２１の負極側にあるものを含んで一体である）であり、配線のインダクタンス分が主である。図２は、電流スイッチング部１３（１５）についての等価回路を示しているが、電流スイッチング部１２（１４）についての等価回路も、直流電源２１とインダクタンスＬｍとの直列接続が両端に接続されることには変わりなく、その直列接続の順が逆になるだけである。
【００１６】
電流スイッチング部１３（１５）の内部は、電圧制御型スイッチング素子としてのＩＧＢＴであるスイッチング素子Ｑのコレクタ端子ｃが高電位側端子、同エミッタ端子ｅが低電位側端子、同ゲート端子ｇが電圧制御端子となる構成である。ゲート端子ｇには抵抗Ｒを介して制御電圧発生部１３ａからの制御電圧が印加される。制御電圧発生部１３ａの基準側は、スイッチング素子Ｑのエミッタ端子ｅに挿入接続されたインダクタＬｅの他端に接続される。制御電圧発生部１３ａは、その両端に、スイッチング素子Ｑをオンさせる電圧とオフさせる電圧とを時系列で発生する。
【００１７】
図３は、各電流スイッチング部１３（１２、１４、１５）の内部構成例を具体的に示す回路図である。この例の場合、図３に示すように、スイッチング素子Ｑは、２４個のスイッチング素子Ｑ１〜Ｑ２４の並列接続により構成されており、それらのゲート端子にはそれぞれ抵抗器Ｒ１〜Ｒ２４が、エミッタ端子にはそれぞれインダクタンスＬｅ１〜Ｌｅ２４が接続されている。スイッチング素子の並列接続数は、それらの電流定格から決定されたものである。
【００１８】
各インダクタンスＬｅ１〜Ｌｅ２４の値は次のように求められた範囲から選択される。この範囲の導出のため図４を参照する。図４は、図１中、図２中に示した電流スイッチング部１３（１２、１４、１５）の動作説明図であり、図４（ａ）が本実施形態の場合、図４（ｂ）、（ｃ）はそれぞれ比較例の場合である。
【００１９】
図４（ａ）の横軸の「切り替え」の時点で制御電圧発生部１３ａが発生する制御電圧が正値（スイッチング素子Ｑｎをオンさせる電圧）から負値（低電圧値側：スイッチング素子Ｑｎをオフさせる電圧）に切り替えられる。これにより、以下の経過で、各スイッチング素子Ｑｎのコレクタ電流Ｉｃが遮断されていく。最初の段階では、ゲート電圧Ｖｇｅがミラー電圧に固定され、スイッチング素子Ｑｎ内部のキャリアが排出されてコレクタ電圧Ｖｃｅが上昇するもののコレクタ電流Ｉｃはほとんど変化しない（蓄積期間３１）。
【００２０】
次に、コレクタ電圧Ｖｃｅが直流電圧源１１の電圧Ｖｃｃに達し、スイッチング素子Ｑｎ内部の空乏層の伸びに合わせてコレクタ電流Ｉｃが減少し始め、かつコレクタ電圧Ｖｃｅがさらに上昇する（フォール期間３２）。コレクタ電圧Ｖｃｅがさらに上昇するのは、寄生インダクタンスＬｓが原因であり、コレクタ電流Ｉｃの電流変化率ｄｉ／ｄｔにＬｓを掛けた値の増加となる（図２参照）。このとき、Ｌｓ・（ｄｉ／ｄｔ）＋Ｖｃｃはスイッチング素子Ｑｎの規格耐圧Ｖｒａｔｅを超えてはならない。すなわち、
Ｌｓ・（ｄｉ／ｄｔ）＋Ｖｃｃ≦Ｖｒａｔｅ                                （１）
である。
【００２１】
ある程度の時間の経過で、今度はゲート電圧Ｖｇｅが一時的に再び増加する。これは、スイッチング素子Ｑｎのエミッタ側に挿入接続されたインダクタＬｅｎのためであり、この再びの増加によりスイッチング素子Ｑｎが一時的にオンするように、インダクタＬｅｎの値が選ばれる。すなわち、図４（ａ）を参照すると、
Ｖｇｍｉｎ＋Ｌｅｎ・（ｄｉ／ｄｔ）≧Ｖｔｈ                              （２）
でスイッチング素子Ｑｎはオン状態となる。ここで、Ｖｇｍｉｎは制御電圧発生部１３ａが発生する負側（低電圧値側）の電圧値、Ｖｔｈはスイッチング素子Ｑｎのしきい電圧である。
【００２２】
スイッチング素子Ｑｎが一時的に再びオン状態になるとコレクタ電流Ｉｃの電流変化率ｄｉ／ｄｔは穏やかになる。そして、コレクタ電圧Ｖｃｅは規格耐圧Ｖｒａｔｅを超えずにＶｃｃに収束し、かつコレクタ電流Ｉｃがゼロになっていく。ここまでの期間では、スイッチング素子Ｑｎ内部の空乏層の伸びが止まりキャリアが再結合によって消滅する（テール期間３３）。
【００２３】
上に示した式（１）、式（２）から、これをＬｅｎについての式にすると、
Ｌｅｎ≧Ｌｓ（Ｖｔｈ−Ｖｇｍｉｎ）／（Ｖｒａｔｅ−Ｖｃｃ）              （３）
の関係が導かれる。このような関係が満たされるインダクタンスＬｅｎの値が選択されることにより、以上説明したように、スイッチング素子Ｑｎのコレクタ電圧Ｖｃｅはその規格耐圧Ｖｒａｔｅを超えることがない。ここで、寄生インダクタンスＬｓは、インバータにおける実際の値ではなく、マージンをみて最大見込まれる仕様値を用いるのが好ましい。
【００２４】
実際的な数値での例を挙げると一例として以下のようになる。例えば、Ｌｓ＝４００・２４［ｎＨ］（最大として見込まれる仕様値であり、各スイッチング素子Ｑｎについての換算で２４倍している）、Ｖｔｈ＝５Ｖ、Ｖｇｍｉｎ＝−１５Ｖ、Ｖｒａｔｅ＝３３００Ｖ、Ｖｃｃ＝２５００Ｖとすると、Ｌｅｎ≧２４０［ｎＨ］となる。これは、図２に示すような仮想の単一のスイッチング素子Ｑに接続されるインダクタＬｅに換算すると２４分の１になり、Ｌｅ≧１０ｎＨである。
【００２５】
図４（ｂ）、（ｃ）は、それぞれ、各スイッチング素子Ｑｎのエミッタ側にインダクタンスＬｅｎが挿入接続されない場合の同様な各電圧、電流の変化を比較例として示している。図４（ｂ）に示すのは、スイッチング素子Ｑ内部で正帰還現象が生じた場合である。蓄積期間３１については図４（ａ）に示す場合と同様である。フォール期間３２についても、スイッチング素子Ｑｎ内部の空乏層の伸びに合わせてコレクタ電流Ｉｃが減少し始め、また、コレクタ電圧Ｖｃｅが寄生インダクタンスＬｓによりさらに上昇することは同様である。
【００２６】
しかし、その後、ゲート電圧Ｖｇｅが負側（低電圧側）に安定して何ら作用を及ぼさないので、空乏層の伸びが速くてキャリアの速度が上昇しコレクタ電流Ｉｃの変化率ｄｉ／ｄｔが増加する。したがって寄生インダクタンスＬｓによりさらに大きな電圧の印加となって正帰還が発生したものである。このような場合、最悪では、図示するようにコレクタ電圧Ｖｃｅはスイッチング素子Ｑｎの規格耐圧Ｖｒａｔｅを超えてしまう。その後はスイッチング素子Ｑｎ内部でアバランシェ現象によってコレクタ電圧Ｖｃｅがクランプされコレクタ電流Ｉｃが流れなくなるとＶｃｅはＶｃｃに等しくなる。
【００２７】
実際の場合には、寄生インダクタンスＬｓが仕様で見込まれる最大値よりは小さいと考えられるので、Ｌｓ・（ｄｉ／ｄｔ）で示されるコレクタ電圧Ｖｃｅの電圧増加分がさほどでもない。よって、多くの場合、図４（ｃ）に示されるように正常に切り替え（ターンオフ）が起こると言えるが、何らかの異常時を想定した場合のマージンという意味では不十分である。この不十分さは、寄生インダクタンスＬｓとして最大見込まれる値を使用しかつ通常の使用状態より相当に大きな電流を流して電流遮断する電流遮断試験の場合には顕著に露呈する。本実施形態では、図４（ａ）に示したように、コレクタ電圧Ｖｃｅは、最悪でもスイッチング素子Ｑｎの規格耐圧Ｖｒａｔｅを超えないようにできる。
【００２８】
なお、式（３）によりＬｅｎの下限が示されたが、上限については次のような目安で決めることができる。Ｌｅｎを増加していくと、スイッチング素子Ｑｎが一時的にオン状態となる期間が長くなる。すなわちスイッチング素子Ｑｎの電流遮断が甘くなっている状態が続き、コレクタ電流Ｉｃが完全にオフするまでの時間が長くなっていく。そこで、スイッチング（ターンオフ）時間として必要な時間（インバータとして必要な時間）の仕様に収まるようにＬｅｎの上限を決めることができる。
【００２９】
以上本発明の実施形態を説明したが、以下では、スイッチング素子Ｑｎとして使用することができる素子の具体例を図５ないし図１２を参照して説明する。
【００３０】
図５は、図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（縦型プレーナ型ＩＧＢＴ）の構成を示す断面構造図である。ここで縦型とは、コレクタ端子ｃとエミッタ端子ｅとが縦方向に対向して配置される構造である。プレーナ型とは、チャネルの形成領域が横方向になるように各領域が形成されている構造である。図５に示す縦型プレーナ型ＩＧＢＴは、その構造として、エミッタ電極層４１、ゲート電極層４２、ゲート絶縁膜４３、Ｎ型ソース層４４、Ｐ型ベース層４５、Ｎ型ベース層４６、Ｎ型バッファ層４７、Ｐ型エミッタ層４８、コレクタ電極層４９を有する。ゲート絶縁膜４３を介してゲート電極層４２に対向するＰ型ベース層４５の領域がチャネルになる。
【００３１】
図６は、図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（縦型トレンチ型ＩＧＢＴ）の構成を示す断面構造図である。ここでトレンチ型とは、ゲート電極がトレンチ内に埋め込み形成されており、これによりチャネルの形成領域が縦方向になるように各領域が形成されている構造である。図６に示す縦型トレンチ型ＩＧＢＴは、その構造として、エミッタ電極層５１、ゲート電極層５２、ゲート絶縁膜５３、Ｎ型ソース層５４、Ｐ型ベース層５５、Ｎ型ベース層５６、Ｎ型バッファ層５７、Ｐ型エミッタ層５８、コレクタ電極層５９を有する。ゲート絶縁膜５３を介してゲート電極層５２に対向するＰ型ベース層５５の領域がチャネルになる。
【００３２】
図７は、図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（横型プレーナ型ＩＧＢＴ）の構成を示す断面構造図である。ここで横型とは、コレクタ端子ｃとエミッタ端子ｅとが横方向の関係として配置される構造である。図７に示す横型プレーナ型ＩＧＢＴは、その構造として、エミッタ電極層６１、ゲート電極層６２、ゲート絶縁膜６３、Ｎ型ソース層６４、Ｐ型ベース層６５、Ｎ型ベース層６６、Ｎ型バッファ層６７、Ｐ型エミッタ層６８、コレクタ電極層６９を有する。ゲート絶縁膜６３を介してゲート電極層６２に対向するＰ型ベース層６５の領域がチャネルになる。
【００３３】
図８は、図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（横型トレンチ型ＩＧＢＴ）の構成を示す断面構造図である。「横型」、「トレンチ型」は上に説明した通りである。図８に示す横型トレンチ型ＩＧＢＴは、その構造として、エミッタ電極層７１、ゲート電極層７２、ゲート絶縁膜７３、Ｎ型ソース層７４、Ｐ型ベース層７５、Ｎ型ベース層７６、Ｎ型バッファ層７７、Ｐ型エミッタ層７８、コレクタ電極層７９を有する。ゲート絶縁膜７３を介してゲート電極層７２に対向するＰ型ベース層７５の領域がチャネルになる。
【００３４】
図９は、図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（縦型プレーナ型ＭＯＳＦＥＴ）の構成を示す断面構造図である。上記４つの例はＩＧＢＴであったが、以下ではＭＯＳＦＥＴの例を示す。ＭＯＳＦＥＴの場合には、ＩＧＢＴのコレクタ端子ｃに代えてドレイン端子ｄを、同じくエミッタ端子ｅに代えてソース端子ｓを用いればよい。ゲート端子ｇは同じである。「縦型」、「プレーナ型」は上に説明したのと同じである。図９に示す縦型プレーナ型ＭＯＳＦＥＴは、その構造として、ソース電極層８１、ゲート電極層８２、ゲート絶縁膜８３、Ｎ型ソース層８４、Ｐ型ベース層８５、Ｎ型ベース層８６、Ｎ型ドレイン層８７、ドレイン電極層８８を有する。ゲート絶縁膜８３を介してゲート電極層８２に対向するＰ型ベース層８５の領域がチャネルになる。
【００３５】
図１０は、図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（縦型トレンチ型ＭＯＳＦＥＴ）の構成を示す断面構造図である。「縦型」、「トレンチ型」は上に説明した通りである。図１０に示す縦型トレンチ型ＭＯＳＦＥＴは、その構造として、ソース電極層９１、ゲート電極層９２、ゲート絶縁膜９３、Ｎ型ソース層９４、Ｐ型ベース層９５、Ｎ型ベース層９６、Ｎ型ドレイン層９７、ドレイン電極層９８を有する。ゲート絶縁膜９３を介してゲート電極層９２に対向するＰ型ベース層９５の領域がチャネルになる。
【００３６】
図１１は、図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（横型プレーナ型ＭＯＳＦＥＴ）の構成を示す断面構造図である。「横型」、「プレーナ型」は上に説明した通りである。図１１に示す横型プレーナ型ＭＯＳＦＥＴは、その構造として、ソース電極層１０１、ゲート電極層１０２、ゲート絶縁膜１０３、Ｎ型ソース層１０４、Ｐ型ベース層１０５、Ｎ型ベース層１０６、Ｎ型ドレイン層１０７、ドレイン電極層１０８を有する。ゲート絶縁膜１０３を介してゲート電極層１０２に対向するＰ型ベース層１０５の領域がチャネルになる。
【００３７】
図１２は、図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（横型トレンチ型ＭＯＳＦＥＴ）の構成を示す断面構造図である。「横型」、「トレンチ型」は上に説明した通りである。図１２に示す横型トレンチ型ＭＯＳＦＥＴは、その構造として、ソース電極層１１１、ゲート電極層１１２、ゲート絶縁膜１１３、Ｎ型ソース層１１４、Ｐ型ベース層１１５、Ｎ型ベース層１１６、Ｎ型ドレイン層１１７、ドレイン電極層１１８を有する。ゲート絶縁膜１１３を介してゲート電極層１１２に対向するＰ型ベース層１１５の領域がチャネルになる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る電力変換回路（インバータ）の構成を示す回路図。
【図２】図１中に示した電流スイッチング部のひとつ分についての等価回路図。
【図３】図１中、図２中に示した電流スイッチング部の内部構成を具体的に示す回路図。
【図４】図１中、図２中に示した電流スイッチング部の動作説明図。
【図５】図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（縦型プレーナ型ＩＧＢＴ）の構成を示す断面構造図。
【図６】図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（縦型トレンチ型ＩＧＢＴ）の構成を示す断面構造図。
【図７】図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（横型プレーナ型ＩＧＢＴ）の構成を示す断面構造図。
【図８】図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（横型トレンチ型ＩＧＢＴ）の構成を示す断面構造図。
【図９】図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（縦型プレーナ型ＭＯＳＦＥＴ）の構成を示す断面構造図。
【図１０】図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（縦型トレンチ型ＭＯＳＦＥＴ）の構成を示す断面構造図。
【図１１】図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（横型プレーナ型ＭＯＳＦＥＴ）の構成を示す断面構造図。
【図１２】図２中に示した電流スイッチング部のスイッチング素子Ｑｎとして使用可能な素子（横型トレンチ型ＭＯＳＦＥＴ）の構成を示す断面構造図。
【符号の説明】
【００３９】
１１…直流電源、１２，１３，１４，１５…電流スイッチング部、１３ａ…制御電圧発生部、１６…誘導性負荷、２２…直流電源、３１…蓄積期間、３２…フォール期間、３３…テール期間、４１，５１，６１，７１…エミッタ電極層、４２，５２，６２，７２…ゲート電極層、４３，５３，６３，７３…ゲート絶縁膜、４４，５４，６４，７４…Ｎ型ソース層、４５，５５．６５，７５…Ｐ型ベース層、４６，５６，６６，７６…Ｎ型ベース層、４７，５７，６７，７７…Ｎ型バッファ層、４８，５８，６８，７８…Ｐ型エミッタ層、４９，５９，６９，７９…コレクタ電極層、８１，９１，１０１，１１１…ソース電極層、８２，９２，１０２，１１２…ゲート電極層、８３，９３，１０３，１１３…ゲート絶縁膜、８４，９４，１０４，１１４…Ｎ型ソース層、８５，９５，１０５，１１５…Ｐ型ベース層、８６，９６，１０６，１１６…Ｎ型ベース層、８７，９７，１０７，１１７…Ｎ型ドレイン層、８８，９８，１０８，１１８…ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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