(57)【要約】【課題】  小さな電流能力しか持たない信号源によるスイッチ制御と保護機能を備えたパワーＭＯＳＦＥＴを備えた半導体装置を提供する。【解決手段】  第１端子にドレインを接続し、第２端子に上記パワーＭＯＳＦＥＴのソースを接続し、上記第３端子と上記パワーＭＯＳＦＥＴのゲートの間に高抵抗手段を接続する。上記パワーＭＯＳＦＥＴに流れる電流を検出する電流検出手段の出力信号を受けて上記パワーＭＯＳＦＥＴに流れる電流を制限する電流制限回路を上記パワーＭＯＳＦＥＴのゲートと上記第２端子との間に設ける。【選択図】  図１
2006303843.tif 000002
【特許請求の範囲】
【請求項１】
第１端子と、
第２端子と、
第３端子と、
上記第１端子にドレインが接続され、上記第２端子にソースが接続されたパワーＭＯＳＦＥＴと、
上記第３端子に一端が接続され、上記パワーＭＯＳＦＥＴのゲートに他端が接続された高抵抗手段と、
上記パワーＭＯＳＦＥＴに流れる電流を検出する電流検出手段と、
上記電流検出手段の出力信号を受けて上記パワーＭＯＳＦＥＴに流れる電流を制限する電流制限回路とを備え、
上記電流制限回路は、上記パワーＭＯＳＦＥＴのゲートと上記第２端子との間に設けてあることを特徴とする半導体装置。
【請求項２】
請求項１において、
上記高抵抗手段は、Ｐ型ポリシリコン層とｎ型ポリシリコン層で構成されたダイオードであり、カソード電極側が上記一端とされて上記第３端子に接続され、アノード電極が他端とされて上記パワーＭＯＳＦＥＴのゲートに接続されてなることを特徴とする半導体装置。
【請求項３】
請求項２において、
上記パワーＭＯＳＦＥＴは、縦型ＭＯＳＦＥＴにより構成され、縦型ＭＯＳ構造のセルが複数個から構成され、
上記電流検出手段は、上記縦型ＭＯＳ構造のセルから構成されて、素子サイズが上記パワーＭＯＳＦＥＴの１／ｍに形成されて上記パワーＭＯＳＦＥＴとゲート及びドレインがそれぞれ共通接続された検出ＭＯＳＦＥＴと、上記検出ＭＯＳＦＥＴのソースに設けられた抵抗素子からなることを特徴とする半導体装置。
【請求項４】
請求項３において、
上記電流制限回路は、上記抵抗素子の両端の電圧をゲートとソースに受け、ドレインが上記パワーＭＯＳＦＥＴのゲートに接続された制限ＭＯＳＦＥＴからなることを特徴とする半導体装置。
【請求項５】
請求項４において、
上記第１端子と第２端子には、発光ダイオードと光学的に結合されたフォトダイオードの両端が接続されるものであることを特徴とする半導体装置。
【請求項６】
第１端子と、
第２端子と、
第３端子と、
上記第１端子にドレインが接続され、上記第２端子にソースが接続され、ゲートが上記第３端子に接続されたパワーＭＯＳＦＥＴと、
上記パワーＭＯＳＦＥＴに流れる電流を検出する電流検出手段と、
上記第３端子に一端が接続された高抵抗手段と、
上記高抵抗手段の他端と上記第２端子との間に設けられ、上記電流検出手段の出力信号を受けて上記パワーＭＯＳＦＥＴに流れる電流を制限する電流制限回路とを備えてなることを特徴とする半導体装置。
【請求項７】
請求項６において、
上記高抵抗手段は、ｐ型ポリシリコン層とｎ型ポリシリコン層で構成されたダイオードであり、カソード電極側が一端とされて上記第３端子に接続され、アノード電極が他端とされて上記電流制限回路に接続されてなることを特徴とする半導体装置。
【請求項８】
請求項７において、
上記パワーＭＯＳＦＥＴは、縦型ＭＯＳＦＥＴにより構成され、縦型ＭＯＳ構造のセルが複数個から構成され、
上記電流検出手段は、上記縦型ＭＯＳ構造のセルから構成されて、素子サイズが上記パワーＭＯＳＦＥＴの１／ｍに形成されて上記パワーＭＯＳＦＥＴとゲート及びドレインがそれぞれ共通接続された検出ＭＯＳＦＥＴと、上記検出ＭＯＳＦＥＴのソースに設けられた抵抗素子からなることを特徴とする半導体装置。
【請求項９】
請求項８において、
上記ダイオードは、第１ダイオードと第２ダイオードから構成され、
上記電流制限回路は、
上記抵抗素子の両端の電圧をゲートとソースに受け、ドレインが上記第１ダイオードを介して上記第３端子に接続された第１制御ＭＯＳＦＥＴと、
ゲートが上記第１制御ＭＯＳＦＥＴのドレインに接続され、ソースが上記第２端子に接続され、ドレインが上記第２ダイオードを介して上記第３端子に接続された第２制御ＭＯＳＦＥＴと、
上記第２制御ＭＯＳＦＥＴのドレインとソース間に設けられた容量手段と、
ゲートが上記第２制御ＭＯＳＦＥＴのドレインに接続され、ドレインが上記第３端子に接続され、ソースが上記第２端子に接続された第３制御ＭＯＳＦＥＴからなることを特徴とする半導体装置。
【請求項１０】
請求項９において、
上記第１、第２及び第３制御ＭＯＳＦＥＴは、横型ＭＯＳＦＥＴからなることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
上記第１端子と第２端子には、発光ダイオードと光学的に結合されたフォトダイオードの両端が接続されるものであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えばリレースイッチに置き換え可能なスイッチ手段としての半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
リレースイッチに置き換え可能な固体リレーの例として、特開平１０−１７３５０５号公報がある。この固体リレーでは、フォトカプラを構成する発光ダイオード及びフォトトランジスタと、それにより駆動されるバイポーラトランジスタをスイッチとして用いるというものである。
【特許文献１】特開平１０−１７３５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のようなバイポーラトランジスタをスイッチとして用いた場合には、流すことができる電流量が比較的小さくて電流スイッチ経路としての用途が限られてしまうという問題がある。そこで、より大きな電流量を流すことができる縦型パワーＭＯＳＦＥＴをバイポーラトランジスタに置き換えることが考えられる。つまり、発光ダイオードとフォトダイオードのような光電変換素子によりフォトカラプを構成し、かかるフォトカプラの出力電圧より上記縦型パワースイッチＭＯＳＦＥＴを駆動するというものである。
【０００４】
このように縦型パワーＭＯＳＦＥＴをスイッチとして用いた場合は、負荷過電流による素子破壊を防止するための保護回路を設けることが必要となる。上記フォトダイオードから供給される電圧は１０Ｖ程度と大きく、高入力インピーダンスのＭＯＳＦＥＴを駆動するためには十分な電圧が得られる。しかしながら、上記フォトカプラにより形成される電流は、おおよそ５００ｎＡ程度と極めて小さい。このため、数ｕＡ（マイクロアンペア）の電流を流すような一般的な保護回路を設けると、上記フォトカプラにより形成された電圧では保護回路のみならず上記ＭＯＳＦＥＴも駆動することができなくなる問題に直面した。
【０００５】
本発明の目的は、小さな電流能力しか持たない信号源でのスイッチ制御と保護機能を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１端子にドレインを接続し、第２端子に上記パワーＭＯＳＦＥＴのソースを接続し、上記第３端子と上記パワーＭＯＳＦＥＴのゲートの間に高抵抗手段を接続する。上記パワーＭＯＳＦＥＴに流れる電流を検出する電流検出手段の出力信号を受けて上記パワーＭＯＳＦＥＴに流れる電流を制限する電流制限回路を上記パワーＭＯＳＦＥＴのゲートと上記第２端子との間に設ける。
【発明の効果】
【０００７】
高抵抗手段による電流制限回路への電流制限ができるから第３端子に供給する入力電圧を形成する信号源に要求される出力電流を小さくすることができる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係る半導体リレーの一実施例の回路図が示されている。同図の各回路素子は、公知の半導体製造技術によりシリコン基板等の半導体基板上に形成される。この実施例の半導体リレーは、スイッチとしての縦型パワーＭＯＳＦＥＴＭｏと、そのドレインに接続された第１端子Ｄ、そのソースに接続された第２端子Ｓを有する。そして、ゲートは高抵抗手段Ｒ１を介して第３端子Ｇに接続される。
【０００９】
この実施例では、上記パワーＭＯＳＦＥＴＭｏに流れる電流を検出するために上記ＭＯＳＦＥＴＭｏとドレイン及びゲートがそれぞれ接続された検出用ＭＯＳＦＥＴＭｓが設けられる。このＭＯＳＦＥＴＭｓのソースと上記第２端子Ｓとの間には、抵抗素子Ｒｓが設けられる。そして、上記パワーＭＯＳＦＥＴＭｏのゲートとソース間に、過電流を制限する制限用ＭＯＳＦＥＴＭ１のドレイン−ソース経路が接続される。この制限用ＭＯＳＦＥＴＭ１のゲートは、上記検出用ＭＯＳＦＥＴＭｓと抵抗Ｒｓの接続点に接続される。上記制限用ＭＯＳＦＥＴＭ１は上記高抵抗Ｒ１とともに過電流制限回路を構成する。
【００１０】
特に制限されないが、上記ＭＯＳＦＥＴＭｏ、Ｍｓ及びＭ１は、ｎチャネル型の縦型ＭＯＳＦＥＴから構成される。上記ＭＯＳＦＥＴＭｏとＭｓは、例えば素子サイズが１０００：１のようなサイズ比に設定されており、かかるサイズ比１０００：１に対応してパワーＭＯＳＦＥＴＭｏに流れる電流の約１／１０００のような小さな電流が検出用ＭＯＳＦＥＴＭｓに流れるようにされる。また、上記制限用ＭＯＳＦＥＴＭ１は、上記ＭＯＳＦＥＴＭｏ及びＭｓとは、ドレインを電気的に分離する必要からｎチャネル型の横型ＭＯＳＦＥにより形成される。
【００１１】
上記抵抗Ｒ１は、例えば第３端子Ｇに接続される信号源であるフォトカプラ等を構成するフォトダイオードから供給される約５００ｎＡ程度の電流に対応した高抵抗値に接続される。特に制限されないが、約５０ＭΩ程度（１０Ｖのときでも２００ｎＡしか流れない）の抵抗値にされる。このような高抵抗値の抵抗Ｒ１を制御端子である第３端子Ｇに挿入することにより、制御端子である第３端子から流入する電流を制限して上記パワーＭＯＳＦＥＴＭｏの制御を可能にする。そして、かかるパワーＭＯＳＦＥＴＭｏに流れる電流を検出用ＭＯＳＦＥＴＭｏによりモニタして抵抗Ｒｓにより電圧信号に変換する。この電圧信号と上記ＭＯＳＦＥＴＭ１のしきい値電圧により判定し、上記電圧信号がしきい値電圧以上になると、ＭＯＳＦＥＴＭ１がオン状態となってドレイン−ソース間に電流が流れることによりＭＯＳＦＥＴＭｏ及びＭｓのゲート電圧を下げて電流制限動作を行う。
【００１２】
図２には、この発明に係る半導体リレーの他の一実施例の回路図が示されている。この実施例では、上記抵抗Ｒ１がダイオードＤに置き換えられる。例えば前記約５０ＭΩのような抵抗値を持つ抵抗Ｒ１をシート抵抗１０ＫΩ等のポリシリコン層を用いて構成すると、比較的大きな占有面積を必要として半導体装置のチップサイズが大きくなってしまう。そこで、この実施例ではダイオードＤの逆方向リーク抵抗を利用するものである。このようなダイオードＤを用いた場合には、上記ポリシリコン抵抗素子を用いる場合に比べて大幅に素子サイズを小さく形成することができる。
【００１３】
図３には、この発明に係る半導体リレーの更に一実施例の回路図が示されている。この実施例では、サージ等に対する過電流制限回路の誤動作を防止するためにタイマー機能が付加される。この実施例では、第３端子Ｇは前記同様なＭＯＳＦＥＴＭｏ及びＭｓのゲートに直接接続される。そして、かかる第３端子Ｇと第２端子Ｓの間にはタイマー機能を持つ過電流制限回路が設けられる。この実施例でも、前記同様にパワーＭＯＳＦＥＴＭｏと検出用ＭＯＳＦＥＴＭｓは縦型ＭＯＳＦＥＴで構成され、ＭＯＳＦＥＴＭ１〜Ｍ３は横型ＭＯＳＦＥＴにより構成される。
【００１４】
上記第３端子Ｇと第２端子Ｓとの間には、前記同様な抵抗Ｒ１とＭＯＳＦＥＴＭ１が設けられる。このＭＯＳＦＥＴＭ１のゲートは、前記同様にＭＯＳＦＥＴＭｓと抵抗Ｒｓの接続点に接続される。ＭＯＳＦＥＴＭ１のドレインは、ＭＯＳＦＥＴＭ２のゲートに接続される。このＭＯＳＦＥＴＭ２のドレインと第３端子Ｇとの間には、前記同様な高抵抗Ｒ２が設けられる。上記ＭＯＳＦＥＴＭ２のドレインと上記第２端子Ｓとの間には、キャパシタＣが設けられる。このキャパシタＣの電圧は、ＭＯＳＦＥＴＭ３のゲートに供給される。かかるＭＯＳＦＥＴＭ３のドレイン及びソースは、上記第３端子Ｇ及び第２端子Ｓにそれぞれ接続されて、上記パワーＭＯＳＦＥＴＭｏ及び検出用ＭＯＳＦＥＴＭｓの電流制限用とされる。
【００１５】
この実施例では、パワーＭＯＳＦＥＴＭｏがオン状態で過剰電流が流れない状態なら、ＭＯＳＦＥＴＭ１はオフ状態である。このＭＯＳＦＥＴＭ１のオフ状態によりＭＯＳＦＥＴＭ２がオン状態となってキャパシタＣの両端を短絡している。これにより、ＭＯＳＦＥＴＭ３はオフ状態にされる。このときには、上記抵抗Ｒ１及びＲ２により、上記第３端子Ｇから流れる電流が制限されている。例えば第３端子Ｇに接続される信号源であるフォトカプラ等を構成するフォトダイオードから供給される約５００ｎＡ程度の電流は上記抵抗Ｒ１を通してＭＯＳＦＥＴＭ２のゲート電圧を上昇させること、及びかかるＭＯＳＦＥＴＭ２のオン状態によるＭＯＳＦＥＴＭ２に流れる電流が抵抗Ｒ２により制限されるものである。したがって、第３端子Ｇに１０Ｖが供給された状態においては、上記のように抵抗Ｒ１とＲ２に相補的に電流が流れるので、仮に２００ｎＡ分の電流が上記抵抗Ｒ１又はＲ２に流れたとしても、残り３００ｎＡ程度がＭＯＳＦＥＴＭｏ、Ｍｓのゲート電圧を１０Ｖに維持させるのに使われることになる。
【００１６】
上記第３端子Ｇからの制御電圧により上記パワーＭＯＳＦＥＴＭｏをオン状態にさせるとき、かかるＭＯＳＦＥＴＭｏのオン時に一時的に過電流が流れた場合、ＭＯＳＦＥＴＭ１がオン状態にされる。このＭＯＳＦＥＴＭ１のオン状態によりＭＯＳＦＥＴＭ２がオフ状態にされる。したがって、キャパシタＣには抵抗Ｒ２を通して充電動作が開始される。この充電動作が継続して上記ＭＯＳＦＥＴＭ３のしきい値電圧に到達すると、ＭＯＳＦＥＴＭ３がオン状態となって上記ＭＯＳＦＥＴＭｏ及びＭｓの電流制限動作を開始する。
【００１７】
しかしながら、上記キャパシタＣの充電電圧が上記ＭＯＳＦＥＴＭ３のしきい値電圧に到達する前に、上記ＭＯＳＦＥＴＭｏの過電流が正常値に戻ると、ＭＯＳＦＥＴＭ１がオフ状態になる。このＭＯＳＦＥＴＭ１のオフ状態により、前記同様にＭＯＳＦＥＴＭ２がオン状態となって、上記キャパシタＣを放電させる。これにより、ＭＯＳＦＥＴＭ３はオフ状態を維持するものとなる。したがって、過電流制限回路のタイマー機能は、上記パワーＭＯＳＦＥＴＭｏをオン状態にしたときの一時的な過剰電流には電流制限機能が応答しないようにするものとなる。
【００１８】
図４には、この発明に係る半導体リレーの更に一実施例の回路図が示されている。この実施例では、上記抵抗Ｒ１及びＲ２が前記図２の実施例と同様なダイオードＤ１、Ｄ２に置き換えられる。この実施例でも前記同様にサージ等に対する過電流制限回路の誤動作を防止するためにタイマー機能が付加される。上記図３のように抵抗Ｒ１、Ｒ２としてポリシリコン抵抗素子を用いる場合に比べてダイオードＤ１、Ｄ２を用いることにより大幅に素子サイズを小さく形成することができる。
【００１９】
図５には、前記図４の半導体リレーの一実施例の概略チップレイアウト図が示されている。この実施例の半導体リレーは、前記図４の実施例に対応したパワーＭＯＳＦＥＴＭｏ、検出用ＭＯＳＦＥＴＭｓ、ＭＯＳＦＥＴＭ１〜Ｍ３及びダイオードＤ１，Ｄ２並びに抵抗ＲｓとキャパシタＣから構成される。パワーＭＯＳＦＥＴＭｏは、半導体チップの右側の大半を占めるように形成される。パワーＭＯＳＦＥＴＭｏは、半導体チップの右側の大半を占めるように形成されて、ソース電極が設けられる。半導体チップの左側には、残りの回路素子が配置される。
【００２０】
配線の詳細な接続関係を同図では省略されているが、半導体チップの左側には、上記パワーＭＯＳＦＥＴＭｏ及び検出用ＭＯＳＦＥＴＭｓのゲート電極に接続されたゲートパッド（第３端子）が設けられる。このゲートパッドから上記ダイオードＤ１、Ｄ２の一端に接続される配線が延びにようにされる。かかるダイオードＤ１，Ｄ２の他端側は一方においてＭＯＳＦＥＴＭ１、Ｍ２のドレインに接続される配線が設けられる。上記ダイオードＤ１の他端側は他方においてＭＯＳＦＥＴＭ２のゲートに接続される配線が設けられる。上記ダイオードＤ２の他端側は他方においてＭＯＳＦＥＴＭ３のゲートに接続される配線が設けられる。上記ゲートパッドからは、ＭＯＳＦＥＴＭ３のドレインに接続される配線が設けられる。
【００２１】
検出用ＭＯＳＦＥＴＭｓは、上記パワーＭＯＳＦＥＴＭｏに隣接した小さなエリアに設けられ、その表面部にはソース電極が設けられる。このソース電極からは検出用抵抗Ｒｓに延びる配線が設けられる。キャパシタＣは、上記抵抗Ｒｓに隣接して設けられる。このキャパシタは、配線により上記ＭＯＳＦＥＴＭ３のゲートに延びる配線が設けられる。上記ＭＯＳＦＥＴＭｏのソース電極及びＭＯＳＦＥＴＭ１〜Ｍ３のソース電極及びキャパシタの表面は第２端子（Ｓ）に接続される。
【００２２】
図６には、図４に示したダイオードの一実施例の構成図が示されている。同図（Ａ）に示したダイオードのパターンは、前記図５のパターンと同様に中央部に図示しないゲートパッドから延びる配線に接続されたカソード電極が設けられ、それを挟むように下から延びる配線に接続されたアノード電極が設けられる。
【００２３】
図６（Ｂ）に示したように、ダイオードは、ｎ型のポリシリコン層ｐｏｌｙ−Ｓｉ（ｎ）の両側にｐ型のポリシリコン層ｐｏｌｙ−Ｓｉ（ｐ）が設けられる。これらのｎ型のポリシリコン層ｐｏｌｙ−Ｓｉ（ｎ）及びその両側に設けられたｐ型のポリシリコン層ｐｏｌｙ−Ｓｉ（ｐ）の表面に上記カソード電極を構成する配線層が設けられる。ポリシリコン層ｐｏｌｙ−Ｓｉ（ｎ）及びポリシリコン層ｐｏｌｙ−Ｓｉ（ｐ）は、基板上に形成された第１層目シリコン酸化膜ＳｉＯ２の上に形成され、その表面部の上記配線層が形成されるコンタクト部を除いて第２層目シリコン酸化膜ＳｉＯ２が形成される。
【００２４】
図７には、上記図６に示したダイオードの電流特性図が示されている。図８には、図６に示したダイオードの抵抗換算特性図が示されている。両端電圧ＶＲが４Ｖ程度のときおおよそ５０ＭΩの抵抗値を得ることができる。前記のようにフォトダイオードでは、最大で約１０Ｖ程度の電圧出力を得ることができるが、パワーＭＯＳＦＥＴＭｏやＭｓをオン状態にさせるには、上記４〜５Ｖ程度で十分である。したがって、半導体リレーとしては、上記４，５Ｖ程度の入力電圧のときに電流制限回路の動作及びパワーＭＯＳＦＥＴＭｏのスイッチ制御ができれば問題ない。
【００２５】
図９には、この発明に係る半導体リレーを用いた測定回路の等価回路図が示されている。この実施例の半導体リレーは、前記図４の実施例と同様なパワーＭＯＳＦＥＴＭｏ及び前記検出用ＭＯＳＦＥＴＭｓ、検出ＭＯＳＦＥＴＭｓと抵抗Ｒｓからなるような電流検出回路ＩＳ及びＭＯＳＦＥＴＭ１〜Ｍ３及びダイオードＤ１，Ｄ２とキャパシタＣからなるような電流制限回路ＣＮＴから構成される。上記ダイオードＤ１，Ｄ２はダイオードＤとして例示的に示されている。第３端子Ｇと第２端子Ｓ間にはフォトダイオードＰＶが接続され、それに発光ダイオードＬＥＤが組み込まれてフォトカプラが構成され、かかる半導体リレーの入力信号源とされる。そして、ＭＯＳＦＥＴＭｏのドレインには負荷抵抗ＲＬが設けられ電源電圧ＶＤが供給される。第２端子であるソースは接地電位ＧＮＤが与えられる。特に制限されないが、上記負荷抵抗ＲＬは、例えば自動車等のランプとされる。
【００２６】
図１０は、上記測定回路での波形図が示されている。フォトカプラによる入力信号源によって入力電圧Ｖinが立ち上がると、パワーＭＯＳＦＥＴＭｏがオン状態となる。これにより、負荷抵抗ＲＬであるランプの抵抗値は、フィラメントの温度が低いために低抵抗となって過電流と見做されるような電流ＩＣが流れるものとなる。このような過電流に対応してＭＯＳＦＥＴＭｏのソース，ドレイン電圧が大きく落ち込む。この実施例では、前記のようなタイマー機能が設けられているために電流制限機能が働かない。上記のような大きな電流によってランプのフィラメントの温度が急上昇してその抵抗値が大きなる。これによりＭＯＳＦＥＴＭｏに流れる電流が上記フィラメントの大きな抵抗値への変化に対応して抑制電流付近まで低下する。そして、もしも負荷短絡等による過電流が上記タイマー機能に設定された時間よりも長い時間に渡って流れ続けると、上記ＭＯＳＦＥＴＭ３による電流制限機能が働いて上記のような過電流が流れ続けることによるＭＯＳＦＥＴＭｏの破壊を防止する。
【００２７】
図１１には、この発明に係る半導体リレーを用いた自動車用ランプ回路の一実施例のブロック図が示されている。半導体リレーの第１端子（Ｄ）は、自動車バッテリー電圧１２Ｖが印加される。第２端子（Ｓ）と接地電位（自動車シャーシー）ＧＮＤとの間には負荷としてのランプＬＰが設けられる。そして、第３端子（Ｇ）と第２端子（Ｓ）には、前記のような発光ダイオードＬＥＤとフォトダイオードＰＶからなるフォトカプラが接続される。自動車用のランプ回路では、上記パワースイッチを電源側に設けるというハイサイドドライバとすることにより事故等によりランプが破損してシャーシーとバッテリーと直結させて過大電流が流れてしまうことのような不都合を回避するようにされている。
【００２８】
図１２には、この発明に係る半導体リレーの他の一実施例のブロック図が示されている。この実施例では、スイッチの両端において双方向に電流が流れるようにするために２つの半導体リレーを組み合わせるものである。つまり、第１端子（Ｄ）、第２端子（Ｓ）及び第３端子（Ｇ）を持つ第１半導体リレーＲＬＹ１と、第１端子（Ｄ’）、第２端子（Ｓ’）及び第３端子（Ｇ’）を持つ第２半導体リレーＲＬＹ２を以下のように接続する。上記第３端子（ＧとＧ’）を共通接続し、上記第２端子（ＳとＳ’）を共通接続する。そして、第３端子（Ｇ，Ｇ’）と第２端子（ＳとＳ’）に上記例示的に示されているようなフォトダイオードを含むフォトカプラを接続してスイッチ制御を行う。これにより、端子Ｄから端子Ｄ’に向かう電流Ｉと、端子Ｄ’から端子Ｄに向かう電流Ｉ’とをパワーＭＯＳＦＥＴＭｏとＭｏ’の寄生ダイオードＤｉおよびＤｉ’を利用して流すことができる。
【００２９】
図１３は、本発明の他の一実施の形態であるパワーＭＯＳＦＥＴの一例を示した平面図であり、図１４は、図１３の上記パワーＭＯＳＦＥＴの断面を複合的に示した断面図である。上記パワーＭＯＳＦＥＴは、半導体基板１にセル領域１Ａと周辺回路領域１Ｂとを有する。セル領域１Ａには、パワーＭＯＳＦＥＴＭｏが形成される。周辺回路領域１Ｂには、ゲートパットＧが代表として例示的に示されており、この他に前記図５に示したような前記検出ＭＯＳＦＥＴＭｓ等が形成されている。ソース電極１０の中央部にはソースパッドＳが形成されている。上記ゲートパッドＧやソースパッドＳには金ワイヤ等インナーリードが接続され半導体装置のパッケージ外のアウターリードに接続される。
【００３０】
半導体基板１の主面にはｎ- 型エピタキシャル層２が形成される。図示はしないが、半導体基板１の裏面側にはドレイン電極Ｄが形成され、ｎ+ 型領域を介してｎ- 型エピタキシャル層２に電気的に接続される。半導体基板１の主面つまりｎ- 型エピタキシャル層２の主面には、シリコン酸化膜からなる厚いフィールド絶縁膜３が形成される。フィールド絶縁膜３は、たとえばＬＯＣＳＯ（Local Oxidation of Silicon）法により形成される。また、フィールド絶縁膜３の下部にはｐ+ 型ウェル領域４が形成されている。本実施の形態ではＬＯＣＳＯ法によるフィールド絶縁膜３を例示しているが、浅溝またはＵ溝等のトレンチ（溝）内にシリコン酸化膜が埋め込まれた構造の素子分離構造としてもよい。
【００３１】
フィールド絶縁膜３が形成されていないｎ- 型エピタキシャル層２の主面は、パワーＭＯＳＦＥＴの活性領域として機能し、縦型パワーＭＯＳＦＥＴＭｏ（Ｍｓ）、横型ＭＯＳＦＥＴＭ１の能動素子が形成される。一方、フィールド絶縁膜３が形成された領域には、そのフィールド絶縁膜３上にダイオードＤ１、抵抗Ｒｓ等が形成される。
【００３２】
セル領域１Ａの縦型パワーＭＯＳＦＥＴＭｏは、ｎチャネル型の２重拡散構造ＭＯＳＦＥＴである。本実施の形態のパワーＭＯＳＦＥＴでは、セル領域１Ａには数十万セルのＭＯＳＦＥＴＭｏが形成され、数Ａ以上の負荷電流ＩＬを制御することが可能である。しかしこれに限定されず、数百万セルのトランジスタが形成されてもよい。この場合、電流容量はさらに大きくなる。
【００３３】
セルＭＯＳＦＥＴＭｏは、ｎ- 型エピタキシャル層２の主面上のゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の両側のｎ- 型エピタキシャル層２の主面に形成された半導体領域とを有する。半導体領域は、ｎ+ 型半導体領域７とそれを囲むｐ型半導体領域８とからなる２重拡散構造を有する。ゲート絶縁膜５は、たとえばシリコン酸化膜であり、熱酸化法により形成される。ゲート電極６は、たとえばポリシリコン膜からなり、各セルＭＯＳＦＥＴＭｏに共通に一体として形成される。図示はしないがゲート電極６の平面形状はメッシュ型で構成され、例えば８角形の開口を有するパターンである。なお、開口形状は８角形に限定されず、６角形等の多角形あるいは丸形でも良い。そして、上記ゲート電極６の平面形状はメッシュ型に限られずストライプ型でも良い。
【００３４】
ｎ+ 型半導体領域７はセルＭＯＳＦＥＴＭｏのソース領域として機能し、ｐ型半導体領域８はＭＯＳＦＥＴＭｏのチャネル領域として機能する。また、ｎ- 型エピタキシャル層２はＭＯＳＦＥＴＭｏのドレイン領域として機能する。つまり、ＭＯＳＦＥＴＭｏのチャネルはｎ+ 型半導体領域７とｎ- 型エピタキシャル層２との間のｐ型半導体領域８であって、ゲート電極６の直下に形成される。負荷電流は、半導体基板１の裏面のドレイン端子Ｄからｎ- 型エピタキシャル層２、ｐ型半導体領域８のチャネル領域、ｎ+ 型半導体領域７を介して半導体基板１の表面側の上記ソース領域７に流れることとなる。
【００３５】
ＭＯＳＦＥＴＭｏのゲート電極６を覆って、たとえばシリコン酸化膜からなる絶縁膜９が形成されている。絶縁膜９上にはソース電極１０が一面に形成される。ソース電極１０は、セル領域１Ａのほぼ全面に形成され、各セルＭＯＳＦＥＴＭｏに共通である。ソース電極１０は、たとえばアルミニウム膜からなり、ゲート電極６の８角形の開口を介してｎ+ 型半導体領域７とｐ型半導体領域８とに接続される。つまり、ＭＯＳＦＥＴＭｏのチャネル領域はソース電位に保持される。
【００３６】
セル領域１Ａの周辺にはゲート電極６の引き出し領域１１が形成される。引き出し領域１１には、絶縁膜９を介してゲートフィンガ１２が接続される。ゲートフィンガ１２は、ソース電極１０と同時に加工されて形成され、たとえばアルミニウム膜からなる。
【００３７】
図１３および図１４には図示しないが、周辺領域１Ｂには、検出ＭＯＳＦＥＴＭｓが形成される。ＭＯＳＦＥＴＭｓは上記ＭＯＳＦＥＴＭｏと同様な構成を有し、ＭＯＳＦＥＴＭｏを流れる負荷電流のモニタのために形成される。検出ＭＯＳＦＥＴＭｓは前記セルＭＯＳＦＥＴＭｏが１０００個に対し１個の割合で形成され、ＭＯＳＦＥＴＭｏに並列に接続されるように配置される。また、図１３および図１４には示さないが、ＭＯＳＦＥＴＭｓのソース側には前記抵抗Ｒｓが接続され、ＭＯＳＦＥＴＭｓのドレイン電流を電圧信号に変換する。また、ＭＯＳＦＥＴＭｓに付随して電流制限用のＭＯＳＦＥＴＭ１、入力電流の制限用ダイオードＤ１が形成される。
【００３８】
周辺回路領域１Ｂのフィールド絶縁膜３が形成されていない領域には、ＭＯＳＦＥＴＭ１等が形成されている。このＭＯＳＦＥＴＭ１は、ｎチャネル型の横型ＭＯＳＦＥＴであり、ｎ- 型エピタキシャル層２の主面に形成されたｐ- 型ウェル領域１３に形成されている。ｐ- 型ウェル領域１３は、ＭＯＳＦＥＴＭ１のチャネル領域として機能する。上記ｐ- 型ウェル領域１３は、フィールド絶縁膜３下部のｐ+ 型ウェル領域４に接続され、かかるｐ+ 型ウェル領域４を介してＭＯＳＦＥＴＭｏのチャネル領域であるｐ型半導体領域８と電気的に接続される。
【００３９】
ＭＯＳＦＥＴＭ１は、ｐ- 型ウェル領域１３上のゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の両側のソース領域およびドレイン領域とを有する。ＭＯＳＦＥＴＭ１のゲート電極６は、ＭＯＳＦＥＴＭｏと同様にポリシリコン膜からなり、絶縁膜９で覆われている。ＭＯＳＦＥＴＭ１のソース領域は、ｎ+ 型半導体領域１４とそのｎ+ 型半導体領域１４の中央部に配置されたｐ+ 型半導体領域１５とからなる。ｐ+ 型半導体領域１５は、その底面でｐ- 型ウェル領域１３と接続される。ｎ+ 型半導体領域１４とｐ+ 型半導体領域１５とは、絶縁膜９上に形成されたソース電極１６に接続される。また、ソース電極１６は、例えば図１３に示すように共通配線ＣＯＭを介してＭＯＳＦＥＴＭｏソース電極１０に接続される。つまり、ＭＯＳＦＥＴＭ１のソースおよびチャネルは、ＭＯＳＦＥＴＭｏと同様にソース電位に維持される。
【００４０】
ＭＯＳＦＥＴＭ１のドレイン領域は、ｎ- 型半導体領域１７およびｎ+ 型半導体領域１８とからなる。ｎ- 型半導体領域１７は、ｎ+ 型半導体領域１８よりもチャネル側に配置され、いわゆるＬＤＤ（Lightly Doped Drain ）構造をなす。入力電流の制限用のダイオードＤ１は、周辺回路のフィールド絶縁膜３上に形成される。ダイオードＤ１は前記図６に示したようにポリシリコン膜で構成され、たとえばイオン注入法により作りわけられたｐ型領域とｎ型領域とのｐｎ接合によりダイオードが構成される。ダイオードＤ１のｎ型側端子はカード電極とされる。ダイオードＤ１のｐ型側端子はアノード電極とされて配線２０を介してＭＯＳＦＥＴＭ１のドレイン領域１７，１８に接続される。周辺回路のフィールド絶縁膜３上には、検出用抵抗Ｒｓも形成されている。ゲートパッドＧは、図１４の断面図では省略しているが、フィールド絶縁膜３上に形成される。ゲートパッドＧは、ソース電極１０、１６、配線１９、２０、２１と同様に形成され、たとえばアルミニウム膜からなる。
【００４１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、パワーＭＯＳＦＥＴＭｏのソース側に微小抵抗を接続して、それを検出用抵抗Ｒｓとして用いるものであってもよい。ＭＯＳＦＥＴは、必要な電流が得られるのであれば横型ＭＯＳＦＥＴであってもよい。また、第３端子に接続される入力信号源は、前記のようなフォトダイオードを用いたフォトカプラの他に、それと同等の電流供給能力を持つようなものであれば何であってもよい。また、図１又は図２の実施例では、抵抗Ｒ１やダイオードＤをパワーＭＯＳＦＥＴの静電破壊防止回路として利用するものであってもよい。図３、図４等の実施例では、静電破壊防止回路が別途設けられる。この発明は、半導体リレーのようなスイッチ素子としての半導体装置に広く利用することができる。
【図面の簡単な説明】
【００４２】
【図１】この発明に係る半導体リレーの一実施例を示す回路図である。
【図２】この発明に係る半導体リレーの他の一実施例を示す回路図である。
【図３】この発明に係る半導体リレーの更に一実施例を示す回路図である。
【図４】この発明に係る半導体リレーの更に一実施例を示す回路図である。
【図５】図４の半導体リレーの一実施例を示す概略チップレイアウト図である。
【図６】図４のダイオードの一実施例を示す構成図である。
【図７】図６に示したダイオードの電流特性図である。
【図８】図６に示したダイオードの抵抗換算特性図である。
【図９】この発明に係る半導体リレーを用いた測定回路の等価回路図である。
【図１０】図９の測定回路での波形図である。
【図１１】この発明に係る半導体リレーを用いた自動車用ランプ回路の一実施例を示すブロック図である。
【図１２】この発明に係る半導体リレーの他の一実施例を示すブロック図である。
【図１３】この発明の他の一実施の形態であるパワーＭＯＳＦＥＴの一例を示す平面図である。
【図１４】図１３の上記パワーＭＯＳＦＥＴの断面を複合的に示した断面図である。
【符号の説明】
【００４３】
Ｍｏ…パワーＭＯＳＦＥＴ、Ｍｓ…検出ＭＯＳＦＥＴ、Ｒｓ…検出抵抗、Ｍ１〜Ｍ３…ＭＯＳＦＥＴ、Ｒ１，Ｒ２…高抵抗、Ｄ，Ｄ１，Ｄ２…ダイオード、Ｃ…キャパシタ、ＬＥＤ…発光ダイオード、ＰＶ…フォトダイオード、Ｉｓ…電流検出回路、ＣＮＴ…電流制限回路、ＬＰ…ランプ、ＲＬ…負荷、ＲＬＹ１，ＲＬＹ２…半導体リレー
１…半導体基板、１Ａ…セル領域、１Ｂ…周辺回路領域、２…ｎ- 型エピタキシャル層、３…フィールド絶縁膜、４…ｐ+ 型ウェル領域、５…ゲート絶縁膜、６…ゲート電極、７…ｎ+ 型半導体領域、８…ｐ型半導体領域、９…絶縁膜、１０…ソース電極、１１…ゲート引き出し領域、１２…ゲートフィンガ、１３…ｐ- 型ウェル領域、１４…ｎ+ 型半導体領域、１５…ｐ+ 型半導体領域、１６…ソース電極、１７…ｎ- 型半導体領域、１８…ｎ+ 型半導体領域、１９…配線、ＣＯＭ…共通配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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