(57)【要約】【課題】  オペアンプや遅延回路を含むシステムの動作速度を変更するには、オペアンプや遅延回路を個別に再設計する必要があった。【解決手段】  オペアンプ４２は、所定の固定電圧および所定のバイアス電圧を受けて動作する。遅延回路１０は、所定の固定電圧および所定のバイアス電圧を受けて、内部を流れる電流の変動を抑制しながら動作する。クロック生成回路２０は、遅延回路１０にて遅延される前の信号と、遅延回路１０にて遅延された信号を基に、オペアンプ４２に供給するクロック信号を生成する。定電圧発生回路３０は、オペアンプ４２および遅延回路１０に供給するバイアス電圧を生成する。【選択図】  図１
2006279146.tif 000002
【特許請求の範囲】
【請求項１】
所定の固定電圧および所定のバイアス電圧を受けて動作するオペアンプと、
前記オペアンプに前記バイアス電圧を供給するための電圧発生回路と、
所定の固定電圧および所定のバイアス電圧を受けて、内部を流れる電流の変動を抑制しながら動作する遅延回路と、を備え、
前記電圧発生回路は、前記遅延回路にバイアス電圧を供給すべく前記遅延回路に接続されたことを特徴とする電子回路。
【請求項２】
所定の固定電圧および所定のバイアス電圧を受けて動作するオペアンプと、
所定の固定電圧および所定のバイアス電圧を受けて、内部を流れる電流の変動を抑制しながら動作する遅延回路と、
前記遅延回路にて遅延される前の信号と前記遅延回路にて遅延された信号を基に、前記オペアンプまたはその付加回路に供給するクロック信号を生成するクロック生成回路と、
前記オペアンプおよび前記遅延回路に供給するバイアス電圧を生成する電圧発生回路と、を備えることを特徴とする電子回路。
【請求項３】
前記電圧発生回路と前記遅延回路とを接続する経路中に、前記電圧発生回路の出力電圧を調整する調整回路をさらに備えることを特徴とする請求項１または２に記載の電子回路。
【請求項４】
前記電圧発生回路は、前記固定電圧の変動に対応して、前記遅延回路に供給する電圧を変動させることを特徴とする請求項１から３のいずれかに記載の電子回路。
【請求項５】
所定の固定電圧および所定のバイアス電圧を受けて、内部を流れる電流の変動を抑制しながら動作する遅延回路であって、
前記バイアス電圧は、本遅延回路の外部に設けられるオペアンプにバイアス電圧を供給すべく設けられた電圧源から供給されることを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延量の変動を抑制するための構成を備える遅延回路、およびそれを含む電子回路に関する。
【背景技術】
【０００２】
遅延回路は、クロック生成回路など、デジタル回路に広く用いられている。遅延回路は、温度変化や電源電圧の変動、デバイスのばらつきなどの影響により、その遅延量がばらつくことがある。この遅延量のばらつきを抑制するため、遅延回路を構成するインバータ部のバイアス電圧として、電源電圧と別の電圧源から生成された電圧を用いる手法が開示されている（例えば、特許文献１参照）。
【０００３】
ところで、アナログデジタル変換器などに用いられるサンプル・ホールド回路、増幅回路やコンパレータには、オペアンプを利用することが一般的である。オペアンプを精度よく動作させるためには、その内部の差動増幅回路に電源電圧を供給するほか、その内部のバイアス回路にバイアス電圧を供給する必要がある。
【０００４】
また、パイプライン型のアナログデジタル変換器などに用いられるサンプル・ホールド回路など、信号の入出力タイミングを調整する必要がある回路は、外部からのクロックにより制御される必要がある。このような回路に供給すべきクロックの周期がシステムクロックの周期と異なる場合、遅延回路などを利用して、新たなクロックを生成する必要がある。このように、オペアンプを含むサンプル・ホールド回路や増幅回路を精度よく動作させるめには、バイアス電圧生成回路や遅延回路を含む回路構成を構築する必要がある。
【特許文献１】特開平１０−３０３７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した回路構成にて、回路全体の動作速度を変更するには、オペアンプや遅延回路を個別に再設計する必要があった。本発明者は、このような回路構成にて、動作速度の変更に対して、より簡易に対応する手法を見い出した。
【０００６】
本発明はこうした状況に鑑みてなされたものであり、その目的は、オペアンプおよび遅延回路を含むシステムの動作速度を容易に変更することができる遅延回路およびそれを含む電子回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある態様の電子回路は、所定の固定電圧および所定のバイアス電圧を受けて動作するオペアンプと、オペアンプにバイアス電圧を供給するための電圧発生回路と、所定の固定電圧および所定のバイアス電圧を受けて、内部を流れる電流の変動を抑制しながら動作する遅延回路と、を備える。電圧発生回路は、遅延回路にバイアス電圧を供給すべく遅延回路に接続される。「所定の固定電圧」は、電源電圧であってもよい。
【０００８】
この態様によると、オペアンプおよび遅延回路のバイアス電圧を共通に制御することができ、本電子回路全体の動作速度の変更を容易に行うことができる。
【０００９】
本発明の別の態様もまた、電子回路である。この電子回路は、所定の固定電圧および所定のバイアス電圧を受けて動作するオペアンプと、所定の固定電圧および所定のバイアス電圧を受けて、内部を流れる電流の変動を抑制しながら動作する遅延回路と、遅延回路にて遅延される前の信号と遅延回路にて遅延された信号を基に、オペアンプまたはその付加回路に供給するクロック信号を生成するクロック生成回路と、オペアンプおよび遅延回路に供給するバイアス電圧を生成する電圧発生回路と、を備える。「付加回路」は、オペアンプの入力端子および出力端子の少なくとも一方に接続されたスイッチであってもい。
【００１０】
この態様によると、オペアンプおよび遅延回路のバイアス電圧を共通に制御することができ、本電子回路全体の動作速度の変更を容易に行うことができる。
【００１１】
電圧発生回路と遅延回路とを接続する経路中に、電圧発生回路の出力電圧を調整する調整回路をさらに備えてもよい。「調整回路」は、昇圧回路または降圧回路であってもよい。この態様によると、オペアンプおよび遅延回路に必要なバイアス電圧が異なる場合でも、電圧発生回路を容易に共用することができる。
【００１２】
電圧発生回路は、固定電圧の変動に対応して、遅延回路に供給する電圧を変動させてもよい。この態様によると、遅延回路の電源とすべき固定電圧が変動しても、バイアス電圧もそれに対応して変動することにより、遅延回路を流れる電流の変動を抑制することができ、遅延量のばらつきを抑制することができる。
【００１３】
本発明のさらに別の態様は、遅延回路である。この遅延回路は、所定の固定電圧および所定のバイアス電圧を受けて、内部を流れる電流の変動を抑制しながら動作する遅延回路であって、バイアス電圧は、本遅延回路の外部に設けられるオペアンプにバイアス電圧を供給すべく設けられた電圧源から供給される。
【００１４】
この態様によると、オペアンプおよび遅延回路のバイアス電圧を共通に制御することができ、オペアンプの動作速度の変更に連動して遅延量が変化する遅延回路を実現することができる。
【００１５】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、オペアンプおよび遅延回路を含むシステムの動作速度を容易に変更することができる。
【発明を実施するための最良の形態】
【００１７】
まず、本発明を理解するために前提となる知見を説明する。本発明の実施形態における回路構成は、オペアンプおよび遅延回路を含む。オペアンプの動作速度、および遅延回路が発生させる遅延量は、基本的にそれぞれの回路に流れる電流により決定される。それぞれの回路に流れる電流が大きくなれば、オペアンプの動作速度は上がり、遅延回路の遅延量は小さくなる。以下、これを前提に本発明の実施形態について説明する。
【００１８】
図１は、本発明の実施形態における電子回路１００の構成を示す。本電子回路１００は、遅延回路１０、クロック生成回路２０、定電圧発生回路３０、およびオペアンプ４２を要素とする所定回路４０を備える。所定回路４０は、オペアンプ４２を利用して所定の機能を実現する回路であればよく、例えば、反転増幅器、非反転増幅器、微分回路、積分回路、加算回路、減算回路、ボルテージホロワ回路、各種フィルタ、発振回路、コンパレータ、ピーク値検出回路、およびサンプル・ホールド回路などが該当しえる。
【００１９】
遅延回路１０は、システムからマスタクロックＣＬＫを受けて、それを所定時間遅延させたディレイクロックをクロック生成回路２０に出力する。遅延回路１０は、電源電圧の他に、定電圧発生回路３０が発生させる定電圧の供給を受けて動作する。遅延回路は、上記特許文献１の図１〜４に示されるように、出力段にインバータを搭載する構成が一般的である。インバータのスイッチング速度は、インバータに流れる電流に対応する。インバータに流れる電流を抵抗などで制御すると、温度などの環境変化に応じて、それを流れる電流が変動し、遅延時間にばらつきが生じやすい。
【００２０】
本実施形態における遅延回路１０は、インバータを構成するトランジスタのゲートに印加すべきバイアス電圧を、定電圧発生回路３０が発生させる一定電圧を基に生成する。例えば、当該一定電圧を基に定電流源を構築してもよい。これにより、環境変化などによる遅延量のばらつきを抑制することができる。また、後述するように、電源電圧の変動による遅延量のばらつきも抑制することができる。
【００２１】
クロック生成回路２０は、システムのマスタクロックＣＬＫおよび遅延回路１０の出力するディレイクロックを用いて、所定回路４０に供給すべきクロックを生成する。クロック生成回路２０は、分周器、逓倍器、加算器、ミキサなどの回路素子、およびそれらの任意の組み合わで構成することができ、ＰＬＬ（Phase Locked Loop）を構成してもよい。クロック生成回路２０は、生成したクロックを所定回路４０に供給する。
【００２２】
定電圧発生回路３０は、一定電圧を発生し、所定回路４０に含まれるオペアンプ４２、および遅延回路１０に供給する。オペアンプ４２は、内部にＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスなどで設計された差動増幅回路を備える。定電圧発生回路３０が生成した電圧は、この差動増幅回路のバイアス電圧として利用することができる。差動増幅回路も、インバータと同様に、流れる電流に動作速度が対応する。定電圧発生回路３０は、オペアンプ４２の入力端子にリファレンス電圧を供給することもできる。例えば、オペアンプ４２を用いてコンパレータを生成した場合、入力信号と比較対象すべきリファレンス電圧信号を供給することもできる。また、増幅器を構成した場合、増幅器に入力信号が入力されない期間に、増幅器の入力端子に所定のリファレンス電圧を入力していてもよい。これにより、増幅器の出力電圧のセトリングタイムを短縮することができる。
【００２３】
定電圧発生回路３０は、元々、オペアンプ４２内のバイアス回路にバイアス電圧を供給するために設置されているものを利用することができ、その定電圧発生回路と遅延回路１０とを接続するパスＰ２を後から追加して、構成することができる。なお、定電圧発生回路３０の詳細な構成例については後述する。
【００２４】
所定回路４０は、上述したようにオペアンプ４２を含む。オペアンプ４２は、基本機能として入力電圧信号を所定の増幅率で増幅して出力する。オペアンプ４２に、抵抗、容量、およびフィードバック経路などを付加することにより、上述したようにコンパレータやサンプル・ホールド回路など、種々の回路を構成することができる。
【００２５】
例えば、所定回路４０として、スイッチトキャパシタ型のサンプル・ホールド回路を構成し、それを構成するオペアンプへの入力経路およびフィードバック経路にスイッチを設ける。このスイッチを、クロック生成回路２０の供給するクロックにより制御する。すなわち、入力経路に設けられたスイッチのオンオフ制御により、入力端子に接続された容量で入力信号をサンプルするタイミングを制御することができる。また、すべてのスイッチのオンオフ制御により、当該サンプル・ホールド回路のホールド期間とオートゼロ期間の切替を調整することができる。
【００２６】
また、コンパレータにおいても、その入力端子および出力端子にスイッチを接続することにより、比較期間とオートゼロ期間の切替を調整することができる。さらに、コンパレータの入力端子に容量を接続して、チョッパ型の入力とした場合、その容量で入力信号をサンプルするタイミングを制御することができる。
【００２７】
図１に示したような回路構成では、所定回路４０に含まれるオペアンプ４２と遅延回路１０が定電圧発生回路３０の出力電圧から共に制御される。したがって、定電圧発生回路３０の電圧を変更することにより、当該オペアンプ４２に流れる電流および遅延回路１０に流れる電流を同時に調整することができる。
【００２８】
図２は、本発明の実施形態における電子回路１００のマスタクロックＣＬＫの変更前、変更後におけるディレイクロックの波形を示す。図２にて、上の二つの波形は、変更前のマスタクロックＣＬＫ１、および遅延回路１０の出力するディレイクロックＣＬＫ１を示す。下の二つの波形は、変更後のマスタクロックＣＬＫ２、および遅延回路１０の出力するディレイクロックＣＬＫ２を示す。
【００２９】
変更前のマスタクロックＣＬＫ１の半周期α１と、その半周期α１から遅延時間を引いた期間β２の比は、マスタクロックＣＬＫの速度が変更されても維持される。図２では、マスタクロックＣＬＫの速度を高速化した場合を示し、変更後のマスタクロックＣＬＫ２の半周期α２は、変更前のマスタクロックＣＬＫ１の半周期α１より短くなる。マスタクロックＣＬＫが高速化すると、オペアンプ４２の動作速度も速めなくてはならない。
【００３０】
上述したように、定電圧発生回路３０が供給するバイアス電圧を調整することにより、オペアンプ４２に流れる電流を大きくしてやれば、オペアンプ４２の動作速度を速めることができる。本電子回路１００では、定電圧発生回路３０は遅延回路１０にも電圧を供給しているため、遅延回路１０のバイアス電圧も同様に調整される。遅延回路１０は、当該バイアス電圧の変化により、流れる電流が増大する。すると、内蔵するインバータのスイッチング動作が速くなり、遅延時間が短くなる。すなわち、速度変更後のマスタクロックＣＬＫ２の半周期α２が短くなっても、同時にその半周期α２から引かれる遅延時間も短くなる。したがって、マスタクロックＣＬＫの半周期αと、その半周期αから遅延時間を引いた期間βとの比は、マスククロックＣＬＫの変更前後で維持される。
【００３１】
クロック生成回路２０は、マスタクロックＣＬＫの速度変更前後で、マスタクロックＣＬＫとディレイクロックとの割合が維持されるため、オペアンプ４２の動作速度の変更に応じて、オペアンプ４２に供給するクロックの速度を自動的に変更することができる。なお、オペアンプ４２に流れる電流および遅延回路１０に流れる電流の微調整は、定電圧発生回路３０とオペアンプ４２を接続する経路、または定電圧発生回路３０と遅延回路１０を接続する経路中に昇圧回路または降圧回路を設けたりして、行うことができる。また、オペアンプ４２および遅延回路１０におけるバイアス電圧を印加すべきトランジスタの駆動能力を変更することなどにより、行うこともできる。
【００３２】
図３は、本実施形態における定電圧発生回路３０の構成例を示す。この定電圧発生回路３０は、電源電圧が変動しても、図３中のノードａの電圧Ｖａおよび電流Ｉａの値が変動しないよう構成される。１対のＰチャネル型ＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ。）Ｍ２、Ｍ４は、カレントミラー回路を構成する。第１ＰＭＯＳトランジスタＭ２および第２ＰＭＯＳトランジスタＭ４のソースは、電源電圧ＶＤＤに接続され、ゲートは共通接続される。その共通ゲートラインは、第２ＰＭＯＳトランジスタＭ４のドレインに接続され、第１ＰＭＯＳトランジスタＭ２および第２ＰＭＯＳトランジスタＭ４のゲートには、等しい電圧が印加される。第１ＰＭＯＳトランジスタＭ２および第２ＰＭＯＳトランジスタＭ４の電流駆動能力が等しければ、それらに等しい電流が流れる。
【００３３】
第２ＰＭＯＳトランジスタＭ４のドレインは、第１Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ。）Ｍ６のドレインに接続される。この第２ＰＭＯＳトランジスタＭ４のドレインと第１ＮＭＯＳトランジスタＭ６のドレインとの接続点は、本定電圧発生回路３０の出力端子に繋がり、出力電圧ＶＲＥＦを外部に供給可能なよう構成されている。第１ＮＭＯＳトランジスタＭ６のゲートは、第１ＰＭＯＳトランジスタＭ２のドレインに接続される。
【００３４】
第１ＰＭＯＳトランジスタＭ２のドレインは、第２ＮＭＯＳトランジスタＭ８のドレインに接続される。第２ＮＭＯＳトランジスタＭ８のゲートは、第１ＮＭＯＳトランジスタＭ６のソースに接続される。第１ＮＭＯＳトランジスタＭ６のソースは、抵抗Ｒ２に直列に接続され、第１ＮＭＯＳトランジスタＭ６のソース電圧は、この抵抗Ｒ２により降下する。
【００３５】
ここで、第１ＮＭＯＳトランジスタＭ６および第２ＮＭＯＳトランジスタＭ８は、第１ＮＭＯＳトランジスタＭ６のソース電位および抵抗Ｒ２に流れる電流が一定になるよう、ループを形成している。すなわち、第１ＮＭＯＳトランジスタＭ６のソース電位の変動に応じて、第２ＮＭＯＳトランジスタＭ８のゲート電位およびドレイン電位が変化し、第１ＮＭＯＳトランジスタＭ６のソース電位が一定になるよう、ゲート電位が調整される。
【００３６】
抵抗Ｒ２の他端、および第２ＮＭＯＳトランジスタＭ８のソースは、１対の第３および第４ＮＭＯＳトランジスタＭ１０、Ｍ１２を介して接地される。また、第３ＰＭＯＳトランジスタＭ１４が設けられる。第３ＰＭＯＳトランジスタＭ１４のソースは電源電圧ＶＤＤに、ドレインは出力電圧ＶＲＥＦラインに接続される。第３ＰＭＯＳトランジスタＭ１４および１対の第３および第４ＮＭＯＳトランジスタＭ１０、Ｍ１２のゲートには、モード信号が入力される。
【００３７】
このモード信号は、本定電圧発生回路３０の動作モードを設定するためのものである。所定の閾値を超えるハイレベルの電圧信号を設定すると、１対の第３および第４ＮＭＯＳトランジスタＭ１０、Ｍ１２がオンし、第３ＰＭＯＳトランジスタＭ１４がオフする。この場合、第２ＰＭＯＳトランジスタＭ４のドレイン電位が外部に出力されることになる。一方、所定の閾値を超えないローレベルの電圧信号を設定すると、１対の第３および第４ＮＭＯＳトランジスタＭ１０、Ｍ１２がオフし、第３ＰＭＯＳトランジスタＭ１４がオンする。この場合、第３ＰＭＯＳトランジスタＭ１４のドレイン電位が外部に出力されることになる。前者のモードを選択した場合、第１ＮＭＯＳトランジスタＭ６にも電流経路が形成されるため、外部への出力電流をカットすることができる。
【００３８】
また、プッシュプル構成の第４ＰＭＯＳトランジスタＭ１６および第５ＮＭＯＳトランジスタＭ１８を備える。第４ＰＭＯＳトランジスタＭ１６のソースは電源電圧ＶＤＤに接続される。第５ＮＭＯＳトランジスタＭ１８のソースは、スイッチ用の第６ＮＭＯＳトランジスタＭ２０を介して接地される。
【００３９】
また、第７ＮＭＯＳトランジスタＭ２２を備える。第７ＮＭＯＳトランジスタＭ２２のドレインは電源電圧ＶＤＤに、ソースは上記第２ＮＭＯＳトランジスタＭ８のドレインに、上記ループ内に収まるよう接続される。第７ＮＭＯＳトランジスタＭ２２のゲートは、当該プッシュプル構成の第４ＰＭＯＳトランジスタＭ１６および第５ＮＭＯＳトランジスタＭ１８の中点に接続される。
【００４０】
これらの回路構成は、間欠的に上記ループ内に電圧を印加することにより、第１ＮＭＯＳトランジスタＭ６のソース電位、および抵抗Ｒ２に流れる電流の動作点が０Ｖ近傍に現れることを防止することができる。
【００４１】
このように本定電圧発生回路３０は、第１ＮＭＯＳトランジスタＭ６のソース電位、および抵抗Ｒ２に流れる電流を一定にすることができる。よって、出力電圧ＶＲＥＦは、電源電圧ＶＤＤの変化に対応して、変化する。すなわち、電源電圧ＶＤＤと出力電圧ＶＲＥＦとの差分電圧は、電源電圧ＶＤＤが変動しても、一定となる。
【００４２】
以上説明したように本実施形態によれば、同じ電圧源から生成された電圧を利用して、遅延回路に流れる電流とオペアンプに流れる電流を制御することにより、遅延回路の設計変更やオペアンプの設計変更を行うことなく、これらを利用して所定の機能を実現する回路の動作速度の調整を行うことができる。例えば、オペアンプの動作速度を上げる場合、上記電圧源の電圧を上げることにより、遅延回路およびオペアンプに流れる電流を増大させることができ、遅延回路の遅延量も小さくすることができる。その際、マスタクロックとディレイクロックの割合は、マスタクロックの変更にかかわらず維持されるため、遅延回路の設計変更を行う必要がない。
【００４３】
また、図３に示したような定電圧発生回路の出力電圧を遅延回路のバイアス電圧として利用すると、電源電圧ＶＤＤに応じて当該バイアス電圧が変化するため、内蔵するインバータに流れる電流を一定にすることができる。よって、遅延回路において、電源電圧や温度などの環境、プロセスのばらつきなどによる遅延量のばらつきを抑制することができる。したがって、精度の高いディレイクロックが生成されるため、オペアンプを含む所定回路に精度の高いクロックが供給されることになる。よって、電子回路全体の精度を向上させることができる。
【００４４】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４５】
実施形態にて、定電圧発生回路３０の出力電圧を遅延回路１０に直接入力する構成を説明した。この点、定電圧発生回路３０と遅延回路１０との間のパスＰ２に調整回路５０を設けることもできる。図４は、本実施形態の変形例における電子回路２００の構成を示す。当該電子回路２００の構成は、図１に示した電子回路１００の構成に調整回路５０が付加されたものである。定電圧発生回路３０は、調整回路５０に出力電圧を入力し、調整回路５０は、その電圧を最適な値に調整して遅延回路１０に出力する。例えば、遅延回路１０に直接入力するには定電圧発生回路３０の出力電圧が高い場合、定電圧発生回路３０と遅延回路１０との間のパスＰ２に、調整回路５０として降圧回路を挿入してもよい。この態様によると、遅延回路とオペアンプの設計変更を行わなくても、電圧源を共用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態における電子回路の構成を示す図である。
【図２】本発明の実施形態における電子回路のマスタクロックＣＬＫの変更前、変更後におけるディレイクロックの波形を示す図である。
【図３】本実施形態における定電圧発生回路の構成例を示す図である。
【図４】本実施形態の変形例における電子回路の構成を示す図である。
【符号の説明】
【００４７】
１０  遅延回路、  ２０  クロック生成回路、  ３０  定電圧発生回路、  ４０  所定回路、  ４２  オペアンプ、  ５０  調整回路、  １００  電子回路。
【図１】
2006279146.tif 000003
【図２】
2006279146.tif 000004
【図３】
2006279146.tif 000005
【図４】
2006279146.tif 000006