(57)【要約】【課題】  半導体装置の性能を向上させる。【解決手段】  ＬＤＭＯＳＦＥＴのゲート電極３０およびｎ+型ソース領域５３上にサリサイド工程により金属シリサイド膜６４を形成し、ｎ-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２上にはこの金属シリサイド膜を形成しない。ゲート電極３０のドレイン側の側壁上には、絶縁膜を介して、シリコン膜からなるサイドウォールスペーサが形成され、このサイドウォールスペーサによりフィールドプレート電極４４が形成される。フィールドプレート電極４４はゲート電極３０上に延在しておらず、サリサイド工程ではゲート電極３０の上面の全面に金属シリサイド膜６４が形成される。【選択図】  図１９
2006080343.tif 000002
【特許請求の範囲】
【請求項１】
シリコンからなる半導体基板主面に形成されたソース領域、ドレイン領域およびゲート電極を有するＬＤＭＯＳＦＥＴを含む半導体装置であって、
第１導電型の前記半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成され、シリコンからなる前記ゲート電極と、
前記半導体基板の主面に形成された第２導電型の前記ソース領域と、
前記半導体基板の主面に形成された第２導電型の前記ドレイン領域と、
を有し、
前記ゲート電極上および前記ソース領域上に金属シリサイド膜が形成され、前記ドレイン領域上に金属シリサイド膜が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極の前記ドレイン領域側の側面上に絶縁膜を介して形成されたサイドウォールスペーサ状のフィールドプレート電極を更に有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記フィールドプレート電極がシリコン膜からなることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記フィールドプレート電極は導電体膜をエッチバックすることにより形成されていることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記ゲート電極の上面に前記金属シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記ゲート電極上に形成された前記金属シリサイド膜と前記ソース領域上に形成された前記金属シリサイド膜とが、同種の金属シリサイドからなることを特徴とする半導体装置。
【請求項７】
半導体基板主面に形成されたソース領域、ドレイン領域およびゲート電極を有するＬＤＭＯＳＦＥＴを含む半導体装置であって、
第１導電型の前記半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された前記ゲート電極と、
前記半導体基板の主面に形成された第２導電型の前記ソース領域と、
前記半導体基板の主面に形成された第２導電型の前記ドレイン領域と、
前記ゲート電極の前記ドレイン領域側の側面上に絶縁膜を介して形成されたサイドウォールスペーサ状のフィールドプレート電極と、
を有することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ゲート電極上面に前記フィールドプレート電極が延在していないことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記フィールドプレート電極がシリコン膜からなることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記フィールドプレート電極は導電体膜をエッチバックすることにより形成されていることを特徴とする半導体装置。
【請求項１１】
配線基板と、前記配線基板上に搭載された半導体チップとを有する半導体装置であって、
前記半導体チップは、第１導電型の半導体基板にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の主面に形成された第２導電型の前記ソース領域と、前記半導体基板の主面に形成された第２導電型の前記ドレイン領域とを有するＬＤＭＯＳＦＥＴにより形成された増幅回路を含み、
前記ゲート電極上および前記ソース領域上に金属シリサイド膜が形成され、前記ドレイン領域上に金属シリサイド膜が形成されていないことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体装置は、高周波電力増幅モジュールであることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記ゲート電極の前記ドレイン領域側の側面上に絶縁膜を介してサイドウォールスペーサ状のフィールドプレート電極が形成されていることを特徴とする半導体装置。
【請求項１４】
半導体基板主面に形成されたソース領域、ドレイン領域およびゲート電極を有するＬＤＭＯＳＦＥＴを含む半導体装置の製造方法であって、
（ａ）第１導電型の前記半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上にゲート絶縁膜を介して前記ゲート電極を形成する工程、
（ｃ）前記半導体基板の主面上に前記ゲート電極を覆うように第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に第１導電体膜を形成する工程、
（ｅ）前記第１導電体膜を異方性エッチングして、前記ゲート電極の前記ドレイン領域側の側面に前記第１導電体膜からなるサイドウォールスペーサ状のフィールドプレート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第１導電体膜はシリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記（ｅ）工程では、
前記ゲート電極の前記ソース領域側の側面に前記第１導電体膜からなるサイドウォールスペーサ状の導電体部が形成され、
前記（ｅ）工程後に、更に、
（ｆ）前記ゲート電極の前記ソース領域側の側面の前記導電体部を除去し、前記ゲート電極の前記ドレイン領域側の側面の前記フィールドプレート電極を残す工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ａ）工程では、シリコンからなる前記半導体基板が準備され、
前記（ｂ）工程では、シリコンからなる前記ゲート電極が形成され、
前記（ｆ）工程後に、更に、
（ｇ）前記半導体基板の主面上に、前記ゲート電極および前記フィールドプレート電極を覆うように、第２絶縁膜を形成する工程、
（ｈ）前記第２絶縁膜上の前記ドレイン領域上にエッチングマスク層を形成する工程、
（ｉ）前記エッチングマスク層をエッチングマスクとしたエッチングにより、前記ゲート電極上および前記ソース領域上の前記第２絶縁膜を除去し、前記ドレイン領域上に前記第２絶縁膜を残す工程、
（ｊ）前記ゲート電極上および前記ソース領域上に金属シリサイド膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記エッチングマスク層はフォトレジスト層からなることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記（ｈ）工程では、
前記エッチングマスク層の端部が前記フィールドプレート電極上に位置するように、前記エッチングマスク層が形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ１）前記ゲート電極上および前記ソース領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｊ２）熱処理を行い、前記金属膜と前記ゲート電極の上部および前記ソース領域の上部とを反応させて前記金属シリサイド膜を形成する工程、
（ｊ３）未反応の前記金属膜を除去する工程、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＲＦ（Radio Frequency）パワーモジュールなどに使用される半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開２００４−２２１３４４号公報（特許文献１）には、フォトレジスト膜をマスクにして多結晶シリコン膜をドライエッチングすることにより、ゲート電極のドレイン側の側面にフィールドプレート電極を形成する技術が記載されている。
【特許文献１】特開２００４−２２１３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
移動体通信装置のＲＦパワーモジュールの電力増幅回路に用いられる増幅素子として、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用されている。
【０００６】
これらの増幅素子のうち、ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものであるが、化合物半導体デバイスに比較して電力付加効率は低いものの、バイアス制御が容易で、かつ量産性も高いという利点がある。
【０００７】
携帯電話の多機能化やグローバル化などにより、ＲＦパワーモジュールおよびそれに用いられる増幅素子（増幅用の半導体チップ）に要求される性能は年々高まってきている。例えば、ＲＦパワーモジュールに用いられる増幅素子（増幅用の半導体チップ）の性能評価では、付加効率（電力効率）が高いことなどが重要視される。従って、付加効率のような性能をより向上させたＲＦパワーモジュールおよびそれに用いられる増幅素子（増幅用の半導体チップ）を提供することが求められている。付加効率を向上するには、ゲート電極などの表面に金属シリサイド膜を形成して低抵抗化することなどが考えられる。
【０００８】
フォトレジスト膜をマスクにして多結晶シリコン膜をドライエッチングすることによりゲート電極のドレイン側の側面にフィールドプレート電極を形成する技術では、露光装置の精度等によって生じるフォトマスクの合わせズレを考慮し、フォトマスクとゲート電極との合わせ余裕が必要となるので、フィールドプレート電極の上端部は、ゲート電極の上部の一部を覆うように形成される。このような構造にサリサイド工程を適用した場合、フィールドプレート電極がゲート電極の上部に延在しているので、ゲート電極の上面の全面に金属シリサイド膜を形成することはできない。
【０００９】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、ＬＤＭＯＳＦＥＴのゲート電極のドレイン側の側面上に絶縁膜を介してサイドウォールスペーサ状のフィールドプレート電極を形成したものである。
【００１３】
また、本発明は、ＬＤＭＯＳＦＥＴのゲート電極上およびソース領域上に金属シリサイド膜を形成し、ドレイン領域上に金属シリサイド膜を形成していないものである。
【００１４】
また、本発明は、配線基板と、前記配線基板上に搭載された半導体チップとを有する半導体装置であって、前記半導体チップはＬＤＭＯＳＦＥＴにより形成された増幅回路を含み、前記ＬＤＭＯＳＦＥＴのゲート電極のドレイン側の側面上に絶縁膜を介してサイドウォールスペーサ状のフィールドプレート電極を形成したものである。
【００１５】
また、本発明は、導電体膜を異方性エッチングすることにより、ＬＤＭＯＳＦＥＴのゲート電極のドレイン側の側面に上に、絶縁膜を介して、前記導電体膜からなるサイドウォールスペーサ状のフィールドプレート電極を形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
本実施の形態は、例えばＧＳＭ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用されるＲＦ（Radio Frequency）パワーモジュールなどに使用（搭載）される半導体装置である。
【００２２】
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。本実施の形態のＲＦパワーモジュール１は、例えばこれらの周波数帯（高周波帯）で使用されるＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール）である。また、本実施の形態では、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能なデュアルバンド（Dual band）方式を例として説明するが、これに限定されるものではなく、例えば３つの周波数帯を使用可能なトリプルバンド（Triple band）方式や４つの周波数帯を使用可能なクアッドバンド（Quad band）方式などにも適用できる。
【００２３】
図１は、本実施の形態のＲＦパワーモジュール（高周波電力増幅装置、高周波電力増幅モジュール、電力増幅モジュール、半導体装置）１を構成する増幅回路の回路ブロック図を示している。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュール１の回路ブロック図（増幅回路）が示されている。
【００２４】
図１に示されるように、ＲＦパワーモジュール１の回路構成は、３つの増幅段１０２Ａ１，１０２Ａ２，１０２Ａ３からなるＧＳＭ９００（８２４〜９１５ＭＨｚ）用の電力増幅回路１０２Ａと、３つの増幅段１０２Ｂ１，１０２Ｂ２，１０２Ｂ３からなるＤＣＳ１８００（１７１０〜１９１０ＭＨｚ）用の電力増幅回路１０２Ｂと、それら電力増幅回路１０２Ａ，１０２Ｂの増幅動作の制御や補佐などを行う周辺回路１０３と、ＧＳＭ９００用の入力端子１０４ａおよび電力増幅回路１０２Ａ（１段目の増幅段１０２Ａ１）間の整合回路（入力整合回路）１０５Ａと、ＤＣＳ１８００用の入力端子１０４ｂおよび電力増幅回路１０２Ｂ（１段目の増幅段１０２Ｂ１）間の整合回路（入力整合回路）１０５Ｂと、ＧＳＭ９００用の出力端子１０６ａおよび電力増幅回路１０２Ａ（３段目の増幅段１０２Ａ３）間の整合回路（出力整合回路）１０７Ａおよびローパスフィルタ１０８Ａと、ＤＣＳ１８００用の出力端子１０６ｂおよび電力増幅回路１０２Ｂ（３段目の増幅段１０２Ｂ３）間の整合回路（出力整合回路）１０７Ｂおよびローパスフィルタ１０８Ｂとを有している。また、ＧＳＭ９００用の電力増幅回路１０２Ａの増幅段１０２Ａ１と増幅段１０２Ａ２の間には段間用の整合回路（段間整合回路）１０２ＡＭ１が設けられ、増幅段１０２Ａ２と増幅段１０２Ａ３の間には段間用の整合回路（段間整合回路）１０２ＡＭ２が設けられ、ＤＣＳ１８００用の電力増幅回路１０２Ｂの増幅段１０２Ｂ１と増幅段１０２Ｂ２の間には段間用の整合回路（段間整合回路）１０２ＢＭ１が設けられ、増幅段１０２Ｂ２と増幅段１０２Ｂ３の間には段間用の整合回路（段間整合回路）１０２ＢＭ２が設けられている。
【００２５】
このうち、ＧＳＭ９００用の電力増幅回路１０２Ａ（増幅段１０２Ａ１〜１０２Ａ３）と、ＤＣＳ１８００用の電力増幅回路１０２Ｂ（１０２Ｂ１〜１０２Ｂ３）と、周辺回路１０３とは、１つの半導体チップ（半導体増幅素子チップ、高周波用電力増幅素子チップ）２内に形成されている。他の形態として、ＧＳＭ９００用の電力増幅回路１０２Ａ、ＤＣＳ１８００用の電力増幅回路１０２Ｂおよび周辺回路１０３を、複数の半導体チップにより形成することもでき、例えば、増幅段１０２Ａ１，１０２Ｂ１が形成された半導体チップと、増幅段１０２Ａ２，１０２Ｂ２が形成された半導体チップと、増幅段１０２Ａ１，１０２Ｂ１が形成された半導体チップとを個別に形成することもできる。
【００２６】
周辺回路１０３は、制御回路１０３Ａと、上記増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３にバイアス電圧を印加するバイアス回路１０３Ｂなどを有している。制御回路１０３Ａは、上記電力増幅回路１０２Ａ，１０２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路１０３Ａ１およびバイアス電圧生成回路１０３Ａ２を有している。電源制御回路１０３Ａ１は、上記増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３の各々の出力用の増幅素子（ここではＬＤＭＯＳＦＥＴ）のドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路１０３Ａ２は、上記バイアス回路１０３Ｂを制御するための第１制御電圧を生成する回路である。ここでは、電源制御回路１０３Ａ１が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路１０３Ａ２が電源制御回路１０３Ａ１で生成された上記第１電源電圧に基づいて、上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路１０２Ａ、１０２Ｂの出力レベルを指定する信号で、携帯電話と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００２７】
各整合回路はインピーダンスの整合を行う回路であり、ローパスフィルタ１０８Ａ，１０８Ｂは、電力増幅回路１０２Ａ，１０２Ｂで発生した高調波（例えば２倍波や３倍波）成分を減衰させる回路である。
【００２８】
ＲＦパワーモジュール１のＧＳＭ９００用の入力端子１０４ａに入力されたＲＦ入力信号は、整合回路１０５Ａを経て電力増幅回路１０２Ａに入力される。電力増幅回路１０２Ａに入力されたＲＦ入力信号は、増幅段１０２Ａ１に入力されて増幅され、増幅段１０２Ａ１の出力は整合回路１０２ＡＭ１を経て増幅段１０２Ａ２に入力されて増幅され、増幅段１０２Ａ２の出力は整合回路１０２ＡＭ２を経て増幅段１０２Ａ３に入力されて増幅される。増幅段１０２Ａ３の出力、すなわち電力増幅回路１０２Ａの出力信号は、整合回路１０７Ａおよびローパスフィルタ１０８Ａを経て出力端子１０６ａからＲＦ出力信号として出力される。
【００２９】
また、ＲＦパワーモジュール１のＤＣＳ１８００用の入力端子１０４ｂに入力されたＲＦ入力信号は、整合回路１０５Ｂを経て電力増幅回路１０２Ｂに入力される。電力増幅回路１０２Ｂに入力されたＲＦ入力信号は、増幅段１０２Ｂ１に入力されて増幅され、増幅段１０２Ｂ１の出力は整合回路１０２ＢＭ１を経て増幅段１０２Ｂ２に入力されて増幅され、増幅段１０２Ｂ２の出力は整合回路１０２ＢＭ２を経て増幅段１０２Ｂ３に入力されて増幅される。増幅段１０２Ｂ３の出力、すなわち電力増幅回路１０２Ｂの出力信号は、整合回路１０７Ｂおよびローパスフィルタ１０８Ｂを経て出力端子１０６ｂからＲＦ出力信号として出力される。
【００３０】
上記電力増幅回路１０２Ａ，１０２Ｂのそれぞれは、上記３段の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３として、３個のｎチャネル型ＬＤＭＯＳＦＥＴを順次従属接続した回路構成を有している。すなわち、各増幅段１０２Ａ１，１０２Ａ２，１０２Ａ３，１０２Ｂ１，１０２Ｂ２，１０２Ｂ３がｎチャネル型ＬＤＭＯＳＦＥＴにより形成され、３個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段１０２Ａ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段１０２Ａ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段１０２Ａ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が順次接続（多段接続）されて電力増幅回路１０２Ａが形成され、３個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段１０２Ｂ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段１０２Ｂ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段１０２Ｂ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が順次接続（多段接続）されて電力増幅回路１０２Ｂが形成される。なお、本実施の形態では、３段の増幅段が接続（多段接続）されて各電力増幅回路１０２Ａ，１０２Ｂを形成しているが、他の形態として、２段の増幅段または４段以上の増幅段を接続（多段接続）して各電力増幅回路１０２Ａ，１０２Ｂを形成することも可能であり、この場合、各電力増幅回路１０２Ａ，１０２Ｂは２個または４個以上のｎチャネル型ＬＤＭＯＳＦＥＴが従属接続した回路構成となる。
【００３１】
図２は本実施の形態のＲＦパワーモジュール１の概念的な断面図である。
【００３２】
図２に示される本実施の形態のＲＦパワーモジュール１は、配線基板（モジュール基板）３と、配線基板３上に搭載（実装）された半導体チップ（半導体素子、能動素子）２と、配線基板３上に搭載（実装）された受動部品（受動素子、チップ部品）４と、半導体チップ２および受動部品４を含む配線基板３の上面を覆う封止樹脂（封止樹脂部）５とを有している。半導体チップ２および受動部品４は、配線基板３の導体層（伝送線路）に電気的に接続されている。また、ＲＦパワーモジュール１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
【００３３】
配線基板３は、例えば、複数の絶縁体層（誘電体層）１１と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板（多層配線基板）である。図２では、４つの絶縁体層１１が積層されて配線基板３が形成されているが、積層される絶縁体層１１の数はこれに限定されるものではなく種々変更可能である。配線基板３の絶縁体層１１を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ2Ｏ3）などのようなセラミック材料を用いることができる。この場合、配線基板３はセラミック多層基板である。配線基板３の絶縁体層１１の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
【００３４】
配線基板３の上面（表面、主面）３ａ上と下面（裏面、主面）３ｂ上と絶縁体層１１間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板３の最上層の導体層によって、配線基板３の上面３ａに導電体からなる基板側端子（端子、電極、伝送線路、配線パターン）１２ａが形成され、配線基板３の最下層の導体層によって、配線基板３の下面３ｂに導電体からなる外部接続端子（端子、電極、モジュール電極）１２ｂが形成されている。外部接続端子１２ｂは、例えば、図１における入力端子１０４ａ，１０４ｂ、出力端子１０６ａ，１０６ｂなどに対応するものである。配線基板３の内部、すなわち絶縁体層１１の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図２では簡略化のために図示を省略している。また、配線基板３の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板３の下面３ｂの基準電位供給用端子１２ｃなど）は、絶縁体層１１の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
【００３５】
配線基板３を構成する各導体層（配線層）は、必要に応じて絶縁体層１１に形成されたビアホール（スルーホール）１３内の導体または導体膜を通じて電気的に接続されている。従って、配線基板３の上面３ａの基板側端子１２ａは、必要に応じて配線基板３の上面３ａおよび／または内部の配線層（絶縁体層１１間の配線層）やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂに電気的に接続されている。なお、ビアホール１３のうち、半導体チップ２の下方に設けられたビアホール１３ａは、半導体チップ２で生じた熱を配線基板３の下面３ｂ側に伝導させるためのサーマルビアとして機能することもできる。
【００３６】
半導体チップ２は、図１の回路ブロック図において半導体チップ２を示す点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップ２である。従って、半導体チップ２内（または表層部分）には、電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成するＬＤＭＯＳＦＥＴ素子と、周辺回路１０３を構成する半導体素子などを含む半導体集積回路が形成されている。半導体チップ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。
【００３７】
配線基板３の半導体チップ２搭載領域には、キャビティと称する平面矩形状の窪み（凹部）１４が設けられており、半導体チップ２は配線基板３の窪み１４の底面の導体層１４ａに、例えば半田１５などの接合材（接着剤）によりフェイスアップでダイボンディングされている。半導体チップ２のダイボンディングには、半田１５の代わりに銀ペーストなどを用いることもできる。半導体チップ２の表面（上面）に形成された電極（ボンディングパッド）２ａは、ボンディングワイヤ８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続されている。また、半導体チップ２の裏面には裏面電極２ｂ（後述する裏面電極８１に対応）が形成されており、この半導体チップ２の裏面電極２ｂは、配線基板３の窪み１４の底面の導体層１４ａに半田１５などの接合材により接続（接合）され、更にビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの基準電位供給用端子１２ｃに電気的に接続されている。なお、配線基板の小型化を優先させた設計とする時、窪み１４を形成しない場合もある。
【００３８】
受動部品４は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品４は、配線基板３の上面３ａの基板側端子１２ａに半田１７などの導電性の良い接合材（接着剤）により実装されている。半導体チップ２または受動部品４が電気的に接続された配線基板３の上面３ａの基板側端子１２ａは、配線基板２の内部の配線層やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂに電気的に接続されている。受動部品４は、例えば整合回路（入力整合回路）１０５Ａ，１０５Ｂや整合回路（出力整合回路）１０７Ａ，１０７Ｂなどを形成する受動部品である。また、整合回路（段間整合回路）１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２を形成する受動素子は、半導体チップ２内に形成することができるが、他の形態として、配線基板３上に搭載した受動部品４により整合回路（段間整合回路）１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２を形成することもできる。
【００３９】
封止樹脂５は、半導体チップ２、受動部品４およびボンディングワイヤ８を覆うように配線基板３上に形成されている。封止樹脂５は、例えばエポキシ樹脂、シリコーン樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００４０】
図３は、デジタル携帯電話機システムでのＲＦパワーモジュール１の実装例を示している。マザーボード１５１は、例えば多層配線構造を有するプリント配線基板等からなり、その主面上には、ＲＦパワーモジュール１と、その他に必要に応じて複数のチップ部品１５２などの電子部品が搭載されている。ＲＦパワーモジュール１は、上記配線基板３の下面３ｂの外部接続端子１２ｂおよび基準電位供給用端子１２ｃなどをマザーボード１５１の主面に向けた状態でマザーボード１５１上に搭載されている。このＲＦパワーモジュール１の外部接続端子１２ｂおよび基準電位供給用端子１２ｃなどは、半田等のような接合材１５３を介してそれぞれマザーボード１５１の配線パターンと接続されている。
【００４１】
図４は、携帯電話などの移動体通信機器に搭載される高周波モジュールの構成例を示す説明図（システムブロック図）である。図４には、上記ＲＦパワーモジュール１に対応するパワーアンプモジュールを含む高周波モジュール１１０の構成例が示されている。
【００４２】
図４に示される高周波モジュール１１０は、ＨＰＡ（High Power Amplifier）部１１１、高周波ＩＣ部１１２およびベースバンドＬＳＩ部１１３から形成されている。ＨＰＡ部１１２は、信号電波の送受信用アンテナ１１５と電気的に接続する送受信切り替え用スイッチ回路１１６および送信信号を増幅するパワーアンプモジュール１１７などから形成されている。このパワーアンプモジュール１１７が上記ＲＦパワーモジュール１に対応する。高周波ＩＣ部１１２は、受信信号から不要波を除去する高周波フィルタ１１８、受信信号を増幅するＬＮＡ（Low Noise Amplifier）１１９、ＰＧＡ（Programmable Gain Amplifier）１２０、デジタル制御水晶発振器（Digital Controlled Crystal Oscillator；ＤＣＸＯ）１２１、ＲＦＶＣＯ（Radio Frequency Voltage Controlled Oscillator）１２２、出力制御部１２３、ＶＧＡ（Variable Gain Amplifier）１２４、変調回路１２５およびレギュレータ１２６などから形成されている。また、ＬＮＡ１１９は、増幅器１１９Ａと復調回路１１９Ｂとから形成されている。
【００４３】
次に、本実施の形態の半導体装置（上記半導体チップ２に対応）の製造工程およびその構造を図面を参照して説明する。図５〜図１９は、本実施の形態の半導体装置（上記半導体チップ２に対応）の製造工程中の要部断面図である。
【００４４】
まず、図５に示されるように、例えばｐ+型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている半導体基板（以下、単に基板という）２１を準備する。それから、基板（半導体基板、半導体ウエハ）２１の主面上に周知のエピタキシャル成長法を用いて、例えば抵抗率（比抵抗）が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層２２を形成する。エピタキシャル層２２の不純物濃度は基板２１の不純物濃度よりも低く、エピタキシャル層２２の抵抗率は基板２１の抵抗率よりも高い。
【００４５】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層２２の一部（打抜き層形成領域）をエッチングし、基板２１に達する溝２３を形成する。それから、溝２３の内部を含む基板２１上にＣＶＤ（Chemical Vapor Deposition）法などを用いてｐ型多結晶シリコン膜を溝２３内を埋めるように堆積した後、溝２３の外部のｐ型多結晶シリコン膜をエッチバック法などで除去することにより、溝２３の内部にｐ型多結晶シリコン膜からなるｐ型打抜き層２４を形成する。ｐ型打抜き層２４は、エピタキシャル層２２を貫通し、ｐ型打抜き層２４の底部は基板２１に到達している。このように、不純物をドープしたｐ型多結晶シリコン膜を溝２３の内部に埋め込むことにより、寄生抵抗の小さいｐ型打抜き層２４を形成することができる。なお、多結晶シリコン膜に代えて溝２３の内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい打抜き層を形成することもできる。また、寄生抵抗の小さい打ち抜き層が不要である場合には、高濃度かつ高エネルギーのｐ型不純物のイオン注入によりｐ型打抜き層２４を形成してもよい。その後、エピタキシャル層２２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより絶縁体からなる素子分離領域（図示せず）を形成する。
【００４６】
次に、図６に示されるように、フォトレジストパターン（図示せず）をマスクにしてエピタキシャル層２２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル２６を形成する。ｐ型ウエル２６は、ＬＤＭＯＳＦＥＴ形成領域の一部に形成され、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。また、ｐ型ウエル２６はＬＤＭＯＳＦＥＴの閾値調整用としても用いられる。
【００４７】
次に、エピタキシャル層２２の表面をフッ酸などで洗浄した後、基板２１を例えば８００℃程度で熱処理（熱酸化処理）することなどによって、エピタキシャル層２２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜形成用の絶縁膜２８ａを形成する。絶縁膜２８ａは、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。この場合は、絶縁膜２８ａの界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜で絶縁膜２８ａを構成してもよい。
【００４８】
次に、絶縁膜２８ａの上部にゲート電極３０を形成する。ゲート電極３０は、例えばｎ型多結晶シリコン膜（リン（Ｐ）などのｎ型の不純物をドープ（導入）した多結晶シリコン膜）などのシリコン膜からなる。例えば、エピタキシャル層２２の主面上（すなわち絶縁膜２８ａ上）にＣＶＤ法などにより例えば２５０ｎｍ程度の膜厚のｎ型多結晶シリコン膜２９を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いてこのｎ型多結晶シリコン膜２９をパターニングすることにより、パターニングされたｎ型多結晶シリコン膜２９からなるゲート電極３０が、ｐ型ウエル２６の表面に絶縁膜２８ａを介して形成される。ゲート電極３０の下の絶縁膜２８ａが、ＬＤＭＯＳＦＥＴのゲート絶縁膜２８となる。
【００４９】
次に、図７に示されるように、ゲート電極３０の側壁に酸化シリコン膜などの絶縁膜からなる側壁絶縁膜（サイドウォールスペーサ、側壁スペーサ）３１を形成する。側壁絶縁膜３１は、例えば、基板２１上にＣＶＤ法などで例えば２０〜３０ｎｍ程度の膜厚の酸化シリコン膜（絶縁膜）を堆積した後、この酸化シリコン膜（絶縁膜）を異方性エッチングして形成することができる。
【００５０】
次に、フォトレジストパターン（図示せず）をマスクにしてＬＤＭＯＳＦＥＴ形成領域２１Ａのエピタキシャル層２２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、ｎ-型オフセットドレイン領域（ｎ-型半導体領域）３３を形成する。ｎ-型オフセットドレイン領域３３は、ゲート電極３０のドレイン側の側壁上の側壁絶縁膜３１に対して自己整合的に形成される。
【００５１】
ｎ-型オフセットドレイン領域３３は、その端部がチャネル形成領域と接するように、側壁絶縁膜３１の下部で終端する。ｎ-型オフセットドレイン領域３３の不純物濃度を低くすることにより、ゲート電極３０とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃｇｄ）が低減される。また、側壁絶縁膜３１の形成を省略し、ｎ-型オフセットドレイン領域３３をゲート電極３０に整合して形成することも可能であるが、上記のようにゲート電極３０の側壁上に側壁絶縁膜３１を形成してからｎ-型オフセットドレイン領域３３を形成することで、ゲート電極３０の端部での耐圧をより向上させることができる。
【００５２】
次に、フォトレジストパターン（図示せず）をマスクにしてｐ型ウエル２６の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ型ソース領域（ｎ型半導体領域）３４を形成する。ｎ型ソース領域３４は、ゲート電極３０のソース側の側壁上の側壁絶縁膜３１に対して自己整合的に形成される。
【００５３】
ｎ型ソース領域３４は、その端部がチャネル形成領域と接するように、側壁絶縁膜３１の下部で終端する。ｎ型ソース領域３４を比較的浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
【００５４】
次に、上記ｎ型ソース領域３４形成のためのイオン注入に引き続いて、ｐ型ウエル２６の表面にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｎ型ソース領域３４の下部にｐ型ハロー領域３５を形成する。このｐ型ハロー領域３５形成の際には、基板２１の主面に対して斜め方向から不純物をイオン注入する斜めイオン注入法を用いる。ｐ型ハロー領域３５は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００５５】
次に、図８に示されるように、基板２１上に、ゲート電極３０を覆うように、絶縁膜４１を形成する。絶縁膜４１は、例えば酸化シリコン膜などからなり、その厚みは例えば４０ｎｍ程度とすることができる。この絶縁膜４１は、後述するシリコン膜４２により形成されるフィールドプレート電極４４とＬＤＭＯＳＦＥＴのドレインとの間を電気的に絶縁するために形成される。
【００５６】
次に、基板２１上に、すなわち絶縁膜４１上に、導電体膜としてシリコン膜（導電体膜）４２を形成する。シリコン膜４２は、ｎ型またはｐ型の不純物が導入された低抵抗の多結晶シリコン膜（ドープトポリシリコン膜）またはアモルファスシリコン膜であることが好ましい。シリコン膜４２をアモルファスシリコン膜により形成した場合、成膜時にはアモルファスシリコン膜であったものが、その後の種々の高温工程（例えばイオン注入後の活性化アニール工程など基板温度が高温になる工程）により、多結晶シリコン膜になり得る。シリコン膜４２の厚み（膜厚）は比較的厚く、例えば２００ｎｍ程度とすることができる。
【００５７】
次に、図９に示されるように、シリコン膜４２を異方性エッチングしてエッチバックすることにより、ゲート電極３０の側面（側壁）上に絶縁膜（側壁絶縁膜３１および絶縁膜４１）を介してシリコン膜４２を残存させ、それ以外のシリコン膜４２を除去する。これにより、ゲート電極３０の側面（側壁）上にシリコン膜４２からなるサイドウォールスペーサ（側壁スペーサ、サイドウォール）４３を形成する。シリコン膜４２からなるサイドウォールスペーサ４３は、ゲート電極３０のドレイン側とソース側の両方の側面（側壁）上に、側壁絶縁膜３１および絶縁膜４１を介して形成され、このうち、ゲート電極３０のドレイン側の側面（側壁）上のサイドウォールスペーサ４３がフィールドプレート電極４４となる。シリコン膜４２の異方性エッチング（エッチバック）の際には、ゲート電極３０の上面上のシリコン膜４２は完全に除去し、ゲート電極３０の上面上の絶縁膜４１が露出するようにする。また、シリコン膜４２の異方性エッチング（エッチバック）の際には、後述するフィールドプレート電極４４の引き出し部４４ａ以外の領域上には、フォトレジスト層を形成していない。
【００５８】
次に、図１０に示されるように、基板２１上にフォトリソグラフィ法を用いてフォトレジストパターン（フォトレジスト層、エッチングマスク層）４５を形成する。フォトレジストパターン４５は、ゲート電極３０のドレイン側の側壁上のサイドウォールスペーサ４３を覆い、ゲート電極３０のソース側の側壁上のサイドウォールスペーサ４３を露出するように形成される。このため、フォトレジストパターン４５の端部がゲート電極３０上に位置する。
【００５９】
次に、図１１に示されるように、フォトレジストパターン４５をエッチングマスクとして用い、ゲート電極３０のソース側の側壁上のサイドウォールスペーサ４３をドライエッチングにより除去する。この際、ゲート電極３０のドレイン側の側壁上のサイドウォールスペーサ４３はフォトレジストパターン４５に覆われているのでエッチングされずに残存する。また、ゲート電極３０のソース側の側壁上の絶縁膜４１も残存する。ゲート電極３０のドレイン側の側壁上に残存するシリコン膜４２からなるサイドウォールスペーサ４３は、フィールドプレート電極４４となる。従って、シリコン膜４２をエッチバックすることにより形成されたサイドウォールスペーサ４３からなるフィールドプレート電極４４、すなわちサイドウォールスペーサ状（サイドウォール状）のフィールドプレート電極４４が、ゲート電極３０のドレイン側の側壁上に、側壁絶縁膜３１および絶縁膜４１を介して形成される。また、このフォトレジストパターン４５を用いたソース側のサイドウォールスペーサ４３のドライエッチングの際には、ｎ型ソース領域３４上の絶縁膜４１を完全に除去してｎ型ソース領域３４の表面を露出させることもできるが、絶縁膜４１をエッチングストッパ膜として作用させ、膜厚が減少した絶縁膜４１をｎ型ソース領域３４上に残存させておけば、基板（ｎ型ソース領域３４）へのダメージを防止できるので、より好ましい。その後、フォトレジストパターン４５を除去する。
【００６０】
次に、図１２に示されるように、ｎ-型オフセットドレイン領域３３の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、ｎ-型オフセットドレイン領域３３の一部には、ゲート電極３０のドレイン側の側壁に形成されたフィールドプレート電極４４（サイドウォールスペーサ４３）に対して自己整合的にｎ型オフセットドレイン領域（ｎ型半導体領域）５１が形成される。
【００６１】
ｎ-型オフセットドレイン領域３３形成のためのイオン注入工程と、ｎ型オフセットドレイン領域５１形成のためのイオン注入工程とで、イオン注入の加速エネルギーを同じにすることで、ｎ型オフセットドレイン領域５１の接合深さは、ｎ-型オフセットドレイン領域３３の接合深さとほぼ同じになる。また、ｎ型オフセットドレイン領域５１に注入された不純物は、ｎ-型オフセットドレイン領域３３に注入された不純物と同じ導電型（ここではｎ型）の不純物なので、ｎ型オフセットドレイン領域５１の不純物濃度は、ｎ-型オフセットドレイン領域３３の不純物濃度よりも高くなる。また、ｎ-型オフセットドレイン領域３３は、側壁絶縁膜３１に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域５１は、フィールドプレート電極４４（サイドウォールスペーサ４３）に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域５１は、ゲート長方向に沿った絶縁膜４１およびフィールドプレート電極４４（サイドウォールスペーサ４３）の合計の膜厚に相当する分、チャネル領域から離間して形成される。
【００６２】
次に、ｎ型オフセットドレイン領域５１の一部とソース形成領域のｐ型ウエル２６のそれぞれの上部に開口を有するフォトレジストパターン（図示せず）をマスクとして、ｎ型オフセットドレイン領域５１とｐ型ウエル２６のそれぞれにヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。これにより、ｎ型オフセットドレイン領域５１の一部には、ｎ型オフセットドレイン領域５１よりも不純物濃度が高く、かつｎ型オフセットドレイン領域５１よりもさらにチャネル形成領域から離間したｎ+型ドレイン領域（ｎ+型半導体領域）５２が形成され、また、ｐ型ウエル２６には、ｎ型ソース領域３４よりも不純物濃度が高く、かつｎ型ソース領域３４よりも底部の位置（接合深さ）が深いｎ+型ソース領域（ｎ+型半導体領域）５３が形成される。この際、ｎ+型ソース領域５３は、ゲート電極３０のソース側の側壁上の絶縁膜４１に対して自己整合的に形成され、ｎ型ソース領域３４に接して形成される。このため、ｎ+型ソース領域５３は、ゲート長方向に沿った絶縁膜４１の膜厚に相当する分、チャネル形成領域から離間して形成される。
【００６３】
ここまでの工程により、ｎ-型オフセットドレイン領域３３とｎ型オフセットドレイン領域５１とｎ+型ドレイン領域５２とからなるドレイン（ドレイン領域）、ｎ型ソース領域３４とｎ+型ソース領域５３とからなるソース（ソース領域）、およびゲート電極３０を有するＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)のようなＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が基板２１上のエピタキシャル層２２の主面に形成される。なお、本実施の形態でＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。なお、ここで基板２１上のエピタキシャル層２２に形成されるＬＤＭＯＳＦＥＴは、上記電力増幅回路１０２Ａ，１０２Ｂの各増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３を構成するＬＤＭＯＳＦＥＴである。
【００６４】
また、上記のように、シリコン膜４２をエッチバックすることにより形成されたサイドウォールスペーサ４３からなるフィールドプレート電極４４、すなわちサイドウォールスペーサ状のフィールドプレート電極４４が、ゲート電極３０のドレイン側の側面（側壁）に側壁絶縁膜３１および絶縁膜４１を介して形成されている。フィールドプレート電極４４とＬＤＭＯＳＦＥＴのドレイン（ｎ-型オフセットドレイン領域３３）とは、それらの間に介在する絶縁膜４１により絶縁されており、フィールドプレート電極４４とＬＤＭＯＳＦＥＴのゲート電極３０とは、それらの間に介在する絶縁膜３１および絶縁膜４１により絶縁されている。
【００６５】
次に、図１３に示されるように、ｐ型打抜き層２４の上部に開口を有するフォトレジストパターン（図示せず）をマスクにして、ｐ型打抜き層２４の表面にフッ化ホウ素（ＢＦ2）などのｐ型の不純物をイオン注入する。これにより、ｐ型打抜き層２４の上部領域にｐ+型半導体領域５５を形成する。ｐ型打抜き層２４の上部領域にｐ+型半導体領域５５を形成することで、ｐ型打抜き層２４の表面を低抵抗化することができる。
【００６６】
次に、基板２１上に絶縁膜６１を形成する。すなわち、ＬＤＭＯＳＦＥＴのソース、ドレイン、ゲート電極３０およびフィールドプレート電極４４を覆うように絶縁膜６１を形成する。絶縁膜６１は、例えば酸化シリコン膜などからなり、その膜厚は例えば２０ｎｍ程度とすることができる。絶縁膜６１は、後述するサリサイド工程で、ＬＤＭＯＳＦＥＴのドレイン上に金属シリサイド膜６４が形成されるのを防止するためのものである。
【００６７】
次に、図１４に示されるように、基板２１上に、すなわち絶縁膜６１上に、フォトリソグラフィ法を用いてフォトレジストパターン（フォトレジスト層、エッチングマスク層）６２を形成する。フォトレジストパターン６２は、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２上を覆い、ｎ+型ソース領域５３およびゲート電極３０上を覆わないように形成される。本実施の形態では、フォトレジストパターン６２の端部がフィールドプレート電極４４（サイドウォールスペーサ４３）上に位置するようにする。このため、フォトレジストパターン６２の端部はゲート電極３０上に位置しない。
【００６８】
次に、図１５に示されるように、フォトレジストパターン６２をエッチングマスクとして用い、露出する絶縁膜６１（およびその下部の絶縁膜４１）をドライエッチングにより選択的に除去する。このドライエッチングの際には、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２上の絶縁膜６１はフォトレジストパターン６２で覆われているのでエッチングされずに残存する。また、このドライエッチングの際には、ｎ+型ソース領域５３およびゲート電極３０上はフォトレジストパターン６２で覆われていないので、ｎ+型ソース領域５３およびゲート電極３０上の絶縁膜（絶縁膜６１および絶縁膜４１）が除去され、ｎ+型ソース領域５３およびゲート電極３０の上面が露出される。なお、フォトレジストパターン６２の端部はフィールドプレート電極４４上に位置しており、ゲート電極３０上には位置していなかったので、ゲート電極３０の上面の全面が露出することになる。また、フィールドプレート電極４４のフォトレジストパターン６２で覆われていなかった領域上の絶縁膜６１も除去されるので、フィールドプレート電極４４の一部（ゲート電極３０に近い側の端部上面）も露出することになる。また、このドライエッチングの際には、ゲート電極３０のドレイン側の側壁上の側壁絶縁膜３１、絶縁膜４１およびフィールドプレート電極４４と、ゲート電極３０のソース側の側壁上の側壁絶縁膜３１および絶縁膜４１とは残存する。その後、フォトレジストパターン６２を除去する。
【００６９】
次に、図１６に示されるように、露出するｎ+型ソース領域５３およびゲート電極３０の上面上を含む基板２１上に金属膜６３を形成する。金属膜６３は、例えばコバルト（Ｃｏ）膜などからなる。上記のようにｎ+型ソース領域５３およびゲート電極３０の上面を露出させ、ドレイン領域（ｎ-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２）を絶縁膜４１、フィールドプレート電極４４および絶縁膜６１で覆った状態で金属膜６３を形成するので、ｎ+型ソース領域５３およびゲート電極３０の上面と金属膜６３とは接触し、ドレイン領域（ｎ-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２）と金属膜６３とは接触しない。また、フィールドプレート電極４４のうちのゲート電極３０に近い側の端部上面も金属膜６３に接触する。
【００７０】
次に、熱処理を行うことにより、ｎ+型ソース領域５３およびゲート電極３０のシリコン（Ｓｉ）元素と、金属膜６３の金属元素（例えばＣｏ）とを反応させる。これにより、ｎ+型ソース領域５３およびゲート電極３０の表面（上部）に、金属シリサイド膜６４を選択的に形成することができる。この際、フィールドプレート電極４４はシリコン膜４２からなるので、金属膜６１に接触していたフィールドプレート電極４４の一部（ゲート電極３０に近い側の端部上面）にも金属シリサイド膜６４が形成される。その後、未反応の金属膜（例えばコバルト膜）６３を除去する。図１７には、金属シリサイド膜６４を形成し、未反応の金属膜６３を除去した状態が示されている。
【００７１】
ｎ+型ソース領域５３およびゲート電極３０の表面（上部）に金属シリサイド膜６４を形成することで、ｎ+型ソース領域５３およびゲート電極３０の拡散抵抗やコンタクト抵抗を低抵抗化することができる。また、フィールドプレート電極４４の一部（ゲート電極３０に近い側の端部近傍領域）の表面（上部）にも金属シリサイド膜６４が形成されるので、フィールドプレート電極４４の拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００７２】
このように、本実施の形態では、サリサイドプロセスを用いて、ＬＤＭＯＳＦＥＴのｎ+型ソース領域５３およびゲート電極３０の表面（上部）とフィールドプレート電極４４（サイドウォールスペーサ４３）の一部の表面（上部）とに金属シリサイド膜６４を形成している。従って、ＬＤＭＯＳＦＥＴのｎ+型ソース領域５３の表面（上部）に形成された金属シリサイド膜６４と、ゲート電極３０の表面（上部）に形成された金属シリサイド膜６４と、フィールドプレート電極４４の表面（上部）に形成された金属シリサイド膜６４とは、同種の金属シリサイド（例えばコバルトシリサイド）からなる。
【００７３】
また、本実施の形態では、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）とゲート電極３０の表面（上部）とフィールドプレート電極４４の一部の表面（上部）とに金属シリサイド膜６４を形成しているが、ＬＤＭＯＳＦＥＴのドレイン（ｎ-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２）の表面（上部）には金属シリサイド膜６４を形成していない。また、本実施の形態では、フォトレジストパターン６２の端部をフィールドプレート電極４４上に位置させることで、ゲート電極３０の上面の全面を露出させることができ、その後、金属膜６３の堆積および熱処理を行って金属シリサイド膜６４を形成しているので、ゲート電極３０の上面の全面に金属シリサイド膜６４を形成することができる。
【００７４】
次に、図１８に示されるように、基板２１上に絶縁膜（層間絶縁膜）７１を例えばＣＶＤ法などを用いて形成する。絶縁膜７１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）処理して絶縁膜７１の表面を平坦化する。絶縁膜７１は、例えば相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜とからなり、下層側の窒化シリコン膜は、後述するコンタクトホール７２形成時のエッチングストッパ膜として機能することができる。また、絶縁膜７１として、酸化シリコン膜などの単体膜を用いることもできる。
【００７５】
次に、フォトレジストパターン（図示せず）をエッチングマスクにして絶縁膜７１をドライエッチングすることにより、絶縁膜７１にコンタクトホール（開口部）７２を形成する。コンタクトホール７２は、ＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域５２）、ソース（ｎ+型ソース領域５３）およびｐ型打抜き層２４（ｐ+型半導体領域５５）のそれぞれの上部に形成される。また、図示しない断面において、ゲート電極３０の引き出し部（後述する引き出し部３０ａ）やフィールドプレート電極４４の引き出し部（後述する引き出し部４４ａ）の上部にもコンタクトホール７２が形成される。
【００７６】
次に、コンタクトホール７２の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部、コンタクト層）７３を埋め込む。例えば、コンタクトホール７２の内部（底部および側壁上）を含む絶縁膜７１上にバリア膜（例えば窒化チタン膜など）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール７２を埋めるように形成し、絶縁膜７１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ７３を形成することができる。コンタクトホール７２に埋め込まれたプラグ７３は、コンタクトホール７２の底部でＬＤＭＯＳＦＥＴのｎ+型ドレイン領域５２、ｎ+型ソース領域５３、ｐ型打抜き層２４（ｐ+型半導体領域５５）などに電気的に接続される。すなわち、コンタクトホール７２のうちのコンタクトホール７２ａに埋め込まれたプラグ７３ａは、コンタクトホール７２ａの底部でＬＤＭＯＳＦＥＴのｎ+型ドレイン領域５２に電気的に接続され、コンタクトホール７２のうちのコンタクトホール７２ｂに埋め込まれたプラグ７３ｂは、コンタクトホール７２ｂの底部でＬＤＭＯＳＦＥＴのｎ+型ソース領域５３に電気的に接続され、コンタクトホール７２のうちのコンタクトホール７２ｃに埋め込まれたプラグ７３ｃは、コンタクトホール７２ｃの底部でｐ型打抜き層２４（ｐ+型半導体領域５５）に電気的に接続される。また、図示しない断面において、コンタクトホール７２（後述するコンタクトホール７２ｄに対応）に埋め込まれたプラグ７３がゲート電極３０に電気的に接続され、コンタクトホール７２（後述するコンタクトホール７２ｅに対応）に埋め込まれたプラグ７３がフィールドプレート電極４４に電気的に接続される。
【００７７】
次に、絶縁膜７１の上部に例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜からなる配線（第１層配線）７４を形成する。配線７４は、例えば、絶縁膜７１上にアルミニウム合金膜を形成し、このアルミニウム合金膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。この配線７４により、ドレイン電極７４ａおよびソース電極７４ｂなどが形成される。
【００７８】
ドレイン電極７４ａは、コンタクトホール７２ａに埋め込まれたプラグ７３ａを介して、ＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域５２）に電気的に接続される。ソース電極７４ｂは、コンタクトホール７２ｂに埋め込まれたプラグ７３ｂを介して、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）に電気的に接続されるとともに、コンタクトホール７２ｃに埋め込まれたプラグ７３ｃを介してｐ型打抜き層２４に電気的に接続され、ｐ型打抜き層２４を介して更に基板２１（および後述の裏面電極８１）に電気的に接続される。従って、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）は、プラグ７３（７３ａ，７３ｂ）およびソース電極７４ｂを介して、ｐ型打抜き層２４に電気的に接続され、更に基板２１（および後述の裏面電極８１）に電気的に接続される。
【００７９】
次に、図１９に示されるように、配線７４（ドレイン電極７４ａおよびソース電極７４ｂ）を覆うように絶縁膜７１上に酸化シリコン膜などからなる絶縁膜７５をＣＶＤ法などにより形成し、続いて絶縁膜７５の一部をエッチングして絶縁膜７５にスルーホール（開口部）７６を形成した後、スルーホール７６の内部にタングステン（Ｗ）膜を主体とするプラグ７７を埋め込む。それから、絶縁膜７５の上部に例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜からなる配線（第２層配線）７８を形成する。配線７８と配線７４（配線７８とドレイン電極７４ａ、配線７８とソース電極７４ｂ）はプラグ７７を介して電気的に接続される。他の形態として、プラグ７７を形成せずに、絶縁膜７５上に、スルーホール７６内を埋めるように、例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜からなる配線（第２層配線）７８を形成することもでき、この場合配線７８の一部がスルーホール７６内を埋めてスルーホール７６の底部で配線７４に電気的に接続される。
【００８０】
次に、配線７８を覆うように絶縁膜７５上に酸化シリコン膜と窒化シリコン膜の積層膜などからなる表面保護膜７９を形成する。その後、表面保護膜７９の一部を選択的に除去して配線７８の一部（図示しないパッド部）を露出した後、基板２１の裏面（エピタキシャル層２２を形成した側とは逆側の主面）を必要に応じて研磨し、続いて基板２１の裏面の全面に裏面電極（裏面ソース電極）８１を形成する。ここまでの工程により、半導体チップ２内の回路（電力増幅回路１０２Ａ，１０２Ｂの増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３を構成するＬＤＭＯＳＦＥＴ素子を含む増幅回路）が略完成する。裏面電極８１は、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成することができる。裏面電極８１は、ｐ型打抜き層２４、プラグ７３（プラグ７３ａ，７３ｂ）およびソース電極７４ａを通じて、ＬＤＭＯＳＦＥＴのソースに電気的に接続される。
【００８１】
そして、基板２１は、ダイシングなどにより半導体チップ（半導体チップ２）に個片化された後、前記図２に示されるように、裏面電極８１（すなわち裏面電極２ｂ）を介して配線基板３に半田付けされる。
【００８２】
図２０は、本実施の形態の半導体装置（上記半導体チップ２に対応）の概念的な平面レイアウト図（平面図）である。図２１は、本実施の形態である半導体装置（半導体チップ２に対応）の要部平面図（部分拡大平面図）であり、図２０の領域１３４に対応する領域が示されている。図２１のＡ−Ａ線の断面図が、図１９にほぼ対応する。また、図２１においては、理解を簡単にするために、ｐ型打抜き層２４、ゲート電極３０、フィールドプレート電極４４およびコンタクトホール７２（コンタクトホール７２ａ，７２ｂ，７２ｃ，７２ｄ，７２ｅ）のレイアウトが示されており、他の構成要素については図示を省略している。
【００８３】
図２０に示されるように、上記のようなＬＤＭＯＳＦＥＴが形成された領域であるＬＤＭＯＳＦＥＴ形成領域１３１の周辺には、ドレイン電極７４ａに電気的に接続されたドレインパッド（パッド電極、ボンディングパッド）１３２と、ゲート電極３０に電気的に接続されたゲートパッド（パッド電極、ボンディングパッド）１３３が配置されている。半導体装置（半導体チップ）のドレインパッド１３２にドレイン電圧を供給することで、ＬＤＭＯＳＦＥＴ形成領域１３１に形成されているＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域５２）にドレイン電圧が印加され、ゲートパッド１３３にゲート電圧を供給することで、ＬＤＭＯＳＦＥＴ形成領域１３１に形成されているＬＤＭＯＳＦＥＴのゲート電極３０にゲート電圧が印加される。また、上記裏面電極８１（すなわち裏面電極２ｂ）にソース電圧（例えば接地電位または固定電位）を供給することで、ＬＤＭＯＳＦＥＴ形成領域１３１に形成されているＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）にソース電圧が印加される。
【００８４】
ＬＤＭＯＳＦＥＴ形成領域１３１では、図２１に示されるように、単位セル（繰り返しピッチ）１３５のレイアウトが繰り返されている。一つの単位セル１３５により２つの単位ＬＤＭＯＳＦＥＴ１３５ａが形成される。図１９の断面には、一つの単位セル１３５、すなわち２つの単位ＬＤＭＯＳＦＥＴ１３５ａの断面が示されている。ＬＤＭＯＳＦＥＴ形成領域１３１においては、単位セル１３５のレイアウトが繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ１３５ａが形成され、これら多数（複数）の単位ＬＤＭＯＳＦＥＴ１３１ａが並列に接続されることで、各増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３が形成される。
【００８５】
また、上記のようにゲート電極３０はパターニングされたｎ型多結晶シリコン膜２９により形成されているが、ゲート電極３０の引き出し部（コンタクト部）３０ａも、ゲート電極３０と同層の導電体層（すなわちｎ型多結晶シリコン膜２９）によりゲート電極３０と一体的に形成されている。ゲート電極３０の引き出し部３０ａは、エピタキシャル層２２の活性領域の外部の素子分離領域上に形成される。コンタクトホール７２のうちのコンタクトホール７２ｄがゲート電極３０の引き出し部３０ａ上に形成され、コンタクトホール７２ｄを埋めるプラグ（プラグ７３）がゲート電極３０の引き出し部３０ａに電気的に接続されている。配線７４と同層の配線からなるゲート配線（図１９の断面図では図示されていない）およびコンタクトホール７２ｄを埋めるプラグ７３（図１９の断面図では図示されていない）を通じて、ゲート電極３０にゲート電位が印加されるようになっている。
【００８６】
また、上記のようにフィールドプレート電極４４はシリコン膜４２を異方性エッチング（エッチバック）してゲート電極３０の側壁上にサイドウォールスペーサ状にシリコン膜４２（サイドウォールスペーサ４３）を残すことにより形成されているが、フィールドプレート電極４４の引き出し部（コンタクト部）４４ａも、フィールドプレート電極４４と同層の導電体層（すなわちシリコン膜４２）によりフィールドプレート電極４４と一体的に形成されている。シリコン膜４２を異方性エッチングしてサイドウォールスペーサ４３を形成する工程では、サイドウォールスペーサ４３の上部にはフォトレジスト層は形成していないが、引き出し部４４ａ形成予定領域にはフォトレジスト層を形成してシリコン膜４２を残すことにより、サイドウォールスペーサ４３とともにサイドウォールスペーサ４３と一体的にフィールドプレート電極４４の引き出し部４４ａを形成している。フィールドプレート電極４４の引き出し部４４ａは、エピタキシャル層２２の活性領域の外部の素子分離領域上に形成される。
【００８７】
コンタクトホール７２のうちのコンタクトホール７２ｅがフィールドプレート電極４４の引き出し部４４ａ上に形成され、コンタクトホール７２ｅを埋めるプラグ（プラグ７３）がフィールドプレート電極４４の引き出し部４４ａに電気的に接続されている。コンタクトホール７２ｅを埋めるプラグ（図１９の断面図では図示されていない）はソース電極７４ｂに電気的に接続され、それによって、フィールドプレート電極４４は、コンタクトホール７２ｅを埋めるプラグ（図１９の断面図では図示されていない）およびソース電極７４ｂを介してソース電位に接続される。他の形態として、コンタクトホール７２ｅを埋めるプラグ（プラグ７３）をソース電極７４ｂ以外の配線７４に電気的に接続し、この配線７４を通じてフィールドプレート電極４４に、接地電位（または固定電位）を供給することもできる。また、フィールドプレート電極４４に、ソース電位以外であってＬＤＭＯＳＦＥＴのゲート電極３０やドレイン（ｎ+型ドレイン領域５２）に印加される電圧よりも低い電位（接地電位または固定電位）を供給することもできる。
【００８８】
図１９にも示されるように、本実施の形態の半導体装置においては、上記のように、基板２１の主面上にエピタキシャル層２２が形成され、このエピタキシャル層２２にＬＤＭＯＳＦＥＴが形成されている。このＬＤＭＯＳＦＥＴは、ｎチャネル型で構成されており、エピタキシャル層２２に形成されたｎ-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２と、エピタキシャル層２２に形成されたｎ型ソース領域３４およびｎ+型ソース領域５３と、エピタキシャル層２２の表面に形成されたゲート絶縁膜２８と、ゲート絶縁膜２８の上部に形成されたゲート電極３０とを備えている。
【００８９】
ｎ型オフセットドレイン領域５１はゲート電極３０から離間した位置に形成され、ｎ+型ドレイン領域５２はゲート電極３０から更に離間した位置に形成されている。一方、ｎ型ソース領域３４およびｎ+型ソース領域５３の下部のエピタキシャル層２２には、その一端がゲート電極３０の下部に延在するｐ型ウエル２６からなるパンチスルーストッパ層が形成されている。このように、上記ＬＤＭＯＳＦＥＴは、ゲート電極３０に対してオフセットされたドレインと、パンチスルーストッパ層とを備えたＬＤ(Lateral Diffusion)構造を有している。
【００９０】
また、ＬＤＭＯＳＦＥＴのソース側のエピタキシャル層２２には、その底部が基板２１に達するｐ+型の半導体領域からなるｐ型打抜き層２４が形成されており、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）は、プラグ７３（プラグ７３ａ，７３ｂ）およびソース電極７４ｂを介して、ｐ型打抜き層２４に電気的に接続され、更に基板２１および裏面電極８１に電気的に接続されている。このため、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）は、裏面電極８１から供給されるソース電位（接地電位または固定電位）に電気的に接続される。
【００９１】
ゲート電極３０のドレイン側の側面（側壁）には、絶縁膜（側壁絶縁膜３１および絶縁膜４１）を介して、サイドウォールスペーサ状のフィールドプレート電極４４が形成されている。フィールドプレート電極４４は、例えばｐ型またはｎ型の低抵抗多結晶シリコン膜のようなシリコン膜で構成されている。
【００９２】
ｎ+型ドレイン領域５２には、ドレイン電極７４ａおよびプラグ７３ａを通じて、例えば０〜１０Ｖ程度のドレイン電圧が印加される。ゲート電極３０には、配線７４と同層の配線からなるゲート配線（図１９の断面図では図示されていない）およびプラグ７３（図１９の断面図では図示されていない）を通じて、例えば１．５Ｖ〜２Ｖ程度のゲート電位が印加される。また、フィールドプレート電極４４は、接地電位または固定電位（ドレインに印加される電圧よりも低い固定電位）に接続されて固定される。例えば、フィールドプレート電極４４は、ソース電位に接続されている。
【００９３】
このように、本実施の形態では、ｎ+型ドレイン領域５２とゲート電極３０との間の電位差に起因する電界が集中するｎ-型オフセットドレイン領域３３の上部に、接地電位（または固定電位）に電気的に接続されたフィールドプレート電極４４を形成している。これにより、ｎ-型オフセットドレイン領域３３の電界が低電位のフィールドプレート電極４４によって緩和されるので、ホットキャリアの発生を抑制することが可能となる。これにより、半導体装置の信頼性を向上することができる。
【００９４】
また、フィールドプレート電極４４をゲート電極３０のドレイン側の側面に形成し、このフィールドプレート電極４４を接地電位（または固定電位）に電気的に接続して固定することにより、フィールドプレート電極４４がゲート電極３０とｎ+型ドレイン領域５２の間のシールド電極として機能するので、ゲート、ドレイン間容量（帰還容量）を低減することが可能となる。また、フィールドプレート電極４４の下が空乏化し、これもゲート、ドレイン間容量を低減するように作用する。このため、ＬＤＭＯＳＦＥＴの利得および効率を向上することができ、高周波特性を向上することができる。
【００９５】
また、本実施の形態では、サリサイドプロセスを用いてＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）の表面（上部）とゲート電極３０の表面（上部、上面）とフィールドプレート電極４４の一部の表面（上部）とに金属シリサイド膜６４を形成し、ＬＤＭＯＳＦＥＴのドレイン（ｎ-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２）の表面（上部）には金属シリサイド膜６４を形成していない。
【００９６】
本実施の形態とは異なり、ＬＤＭＯＳＦＥＴのドレインの表面（上部）に金属シリサイド膜６４を形成した場合、ＬＤＭＯＳＦＥＴのドレインには比較的高い電圧が印加されるので、エピタキシャル層２２の表面に（すなわちゲート電極３０とドレインとの間に）リークパスが発生し、ＬＤＭＯＳＦＥＴ素子のリーク電流（ゲート電極３０とドレイン間のリーク電流）が増加してしまう可能性がある。例えば、ＬＤＭＯＳＦＥＴのドレイン上に金属シリサイド膜６４を形成すると、ドレイン／ドレインオフセット部の電界強度が増し、ドレインオフセット部が空乏化し、ゲート電極とオフセットドレイン部のオーバーラップ部分でリークが発生する可能性がある。これは、ＬＤＭＯＳＦＥＴ素子を有する半導体装置の性能を低下させる可能性がある。
【００９７】
それに対して、本実施の形態では、ＬＤＭＯＳＦＥＴのドレインの表面（上部）には金属シリサイド膜６４を形成していないので、たとえＬＤＭＯＳＦＥＴのドレインに比較的高い電圧を印加したとしても、エピタキシャル層２２の表面に（すなわちゲート電極３０とドレインとの間に）リークパスが生じるのを防止でき、ＬＤＭＯＳＦＥＴ素子のリーク電流（ゲート電極３０とドレイン間のリーク電流）を低減することができる。
【００９８】
更に、本実施の形態では、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）の表面に金属シリサイド膜６４を形成しているので、ソース抵抗やオン抵抗を低減でき、ＬＤＭＯＳＦＥＴ素子を有する半導体装置の性能を向上させることができる。また、ＬＤＭＯＳＦＥＴのソースには、ドレインのような高電圧は印加されないので、本実施の形態のようにＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）の表面に金属シリサイド膜６４を形成したとしても、エピタキシャル層２２の表面に（すなわちゲート電極３０とソースとの間に）リークパスは発生せず、ゲート電極３０とソース間のリーク電流は増大しない。
【００９９】
また、本実施の形態では、ゲート電極３０の上面の全面に金属シリサイド膜６４を形成している。ゲート電極３０の上面の全面に金属シリサイド膜６４を形成することで、ゲート抵抗を低減でき、ＬＤＭＯＳＦＥＴ素子を有する半導体装置の性能を向上することができる。
【０１００】
また、本実施の形態では、フィールドプレート電極４４の一部の表面に金属シリサイド膜６４を形成しているので、フィールドプレート電極４４の抵抗を低減でき、フィールドプレート電極４４によるゲート、ドレイン間容量（帰還容量）の低減効果をより向上することができる。
【０１０１】
図２２〜図２５は、本発明者が検討した第１の比較例の半導体装置の製造工程中の要部断面図である。第１の比較例の半導体装置の製造工程では、本実施の形態のようなサイドウォールスペーサ４３からなるフィールドプレート電極４４は形成しない。
【０１０２】
第１の比較例の半導体装置の製造工程では、本実施の形態と同様にして図７の構造が得られた後、本実施の形態とは異なり、図２２に示されるように、絶縁膜４１およびサイドウォールスペーサ４３（シリコン膜４２）を形成せず、ｎ-型オフセットドレイン領域３３の一部とソース形成領域の一部のそれぞれの上部に開口を有するフォトレジストパターン（図示せず）をマスクとしてｎ型不純物をイオン注入することでｎ+型ドレイン領域５２およびｎ+型ソース領域５３を形成する。それから、ｐ型打抜き層２４の上部領域にｐ+型半導体領域５５を形成する。
【０１０３】
次に、図２３に示されるように、基板２１上に絶縁膜６１を形成してから、絶縁膜６１上にフォトレジストパターン６２ａを形成する。フォトレジストパターン６２ａは、ｎ-型オフセットドレイン領域３３およびｎ+型ドレイン領域５２上を覆うように形成しなければならないため、フォトレジストパターン６２ａ形成時のマージン（例えばフォトマスクの位置合わせのずれなど）を考慮して、フォトレジストパターン６２ａの端部がゲート電極３０の上面上に位置するようにする必要がある。
【０１０４】
次に、図２４に示されるように、フォトレジストパターン６２ａをエッチングマスクとして用い、露出する絶縁膜６１をドライエッチングにより選択的に除去する。これにより、ｎ型ソース領域３４およびｎ+型ソース領域５３の表面と、ゲート電極３０の上面の一部とが露出される。その後、フォトレジストパターン６２ａを除去する。
【０１０５】
次に、例えばコバルト（Ｃｏ）膜などからなる金属膜を堆積してから熱処理することにより、ｎ型ソース領域３４およびｎ+型ソース領域５３の表面と、ゲート電極３０の上面の一部に金属シリサイド膜６４を選択的に形成する。その後、未反応の金属膜（例えばコバルト膜）は除去する。図２５には、金属シリサイド膜６４を形成し、未反応の金属膜を除去した状態が示されている。
【０１０６】
以降の工程は、本実施の形態（の図１８および図１９の工程）とほぼ同様とすることができるので、ここではその説明は省略する。
【０１０７】
第１の比較例の半導体装置の製造工程では、絶縁膜６１をフォトレジストパターン６２ａを用いてパターニングすることで、ＬＤＭＯＳＦＥＴのドレイン上を絶縁膜６１で覆いかつソース上を露出させ、金属シリサイド膜６４をドレイン上に形成することなくソース上に形成することを可能にしている。しかしながら、第１の比較例の半導体装置の製造工程では、露光装置の精度等によって生じるフォトマスクの合わせズレを考慮し、フォトレジストパターン６２ａ形成時のフォトマスクの合わせ余裕が必要となるため、フォトレジストパターン６２ａの端部がゲート電極３０の上面上に位置するようにする必要がある。このため、パターニングされた絶縁膜６１の端部がゲート電極３０の上部に位置することになり、ゲート電極３０の上面が絶縁膜６１によって部分的に覆われてしまう。このため、ゲート電極３０の上面上に部分的にしか金属シリサイド膜６４を形成することができない。例えば、ゲート電極３０の上面における金属シリサイド膜６４の形成面積は、ゲート電極３０上面の面積の半分程度となってしまう。このため、本実施の形態と比較して、ゲート抵抗が増大し、ＬＤＭＯＳＦＥＴ素子を有する半導体装置の性能が低下してしまう。また、第１の比較例の半導体装置の製造工程において、もしゲート電極３０の上面の全面に金属シリサイド膜６４を形成しようとすると、フォトマスクの合わせ精度の関係から、パターニングされた絶縁膜６１からＬＤＭＯＳＦＥＴのドレインが露出する可能性が高くなり、ドレイン上に金属シリサイド膜６４が形成されてしまうので、ゲート電極３０とドレイン間のリーク電流が増大してしまう。
【０１０８】
それに対して、本実施の形態では、合わせ余裕を考慮しても、比較的厚いサイドウォールスペーサ４３からなるフィールドプレート電極４４上でフォトマスク（フォトレジストパターン６２形成時）の合わせをすることできる。このため、フォトレジストパターン６２の端部はフィールドプレート電極４４上に位置し、絶縁膜６１のエッチング工程において、ゲート電極３０上の絶縁膜６１を除去してゲート電極３０の上面の全面を露出させることができ、ゲート電極３０の上面の全面に金属シリサイド膜６４を形成することができる。これにより、ゲート抵抗を低減できる。また、本実施の形態では、フィールドプレート電極４４をゲート電極３０のドレイン側の側面に形成したことにより、ゲート、ドレイン間容量（帰還容量）を低減することが可能となる。
【０１０９】
図２６〜図３１は、本発明者が検討した第２の比較例の半導体装置の製造工程中の要部断面図である。本実施の形態では、比較的厚いシリコン膜４２からなるサイドウォールスペーサ４３を形成しているが、第２の比較例の半導体装置の製造工程では、比較的厚い酸化シリコン膜１４２によりサイドウォールスペーサ１４３を形成している。
【０１１０】
第２の比較例の半導体装置の製造工程では、本実施の形態と同様にして図７の構造が得られた後、本実施の形態とは異なり、図２６に示されるように、絶縁膜４１の形成を省略し、更に、本実施の形態のシリコン膜４２の代わりに酸化シリコン膜１４２を形成する。酸化シリコン膜１４２の膜厚は、本実施の形態の絶縁膜４１の膜厚とシリコン膜４２の膜厚とを足したものに相当する。
【０１１１】
次に、図２７に示されるように、酸化シリコン膜１４２を異方性エッチングによりエッチバックし、ゲート電極３０の側壁上に残存する酸化シリコン膜１４２からなるサイドウォールスペーサ１４３を形成する。
【０１１２】
酸化シリコン膜１４２のエッチバックの後、ゲート電極３０のソース側とドレイン側の両側面（側壁）上に酸化シリコン膜１４２からなるサイドウォールスペーサ１４３が形成されているが、ゲート電極３０のソース側の側面上のサイドウォールスペーサ１４３だけを除去することは困難である。もし、本実施の形態のようなフォトレジストパターン４５を形成し、このフォトレジストパターン４５でゲート電極３０のドレイン側の側面（側壁）上のサイドウォールスペーサ１４３を覆い、ゲート電極３０のソース側の側面（側壁）上のサイドウォールスペーサ１４３を露出させた状態でドライエッチングを行った場合、ゲート電極３０のソース側の側面上のサイドウォールスペーサ１４３を除去することはできるが、ＬＤＭＯＳＦＥＴのソースとなる領域にドライエッチングによる大きなダメージが加わってしまう。
【０１１３】
このため、酸化シリコン膜１４２のエッチバックの後、図２８に示されるように、ゲート電極３０のソース側とドレイン側の両側面に酸化シリコン膜１４２からなるサイドウォールスペーサ１４３が残存する状態で、イオン注入を行い、ｎ型オフセットドレイン領域５１、ｎ+型ドレイン領域５２、ｎ+型ソース領域５３およびｐ+型半導体領域５５を形成する。ｎ型オフセットドレイン領域５１は、ゲート電極３０のドレイン側の側面のサイドウォールスペーサ１４３に対して自己整合的に形成され、ｎ+型ソース領域５３は、ゲート電極３０のソース側の側面のサイドウォールスペーサ１４３に対して自己整合的に形成される。
【０１１４】
次に、本実施の形態と同様に、図２９に示されるように、基板２１上に絶縁膜６１を形成する。それから、絶縁膜６１上にフォトレジストパターン６２を形成する。フォトレジストパターン６２は、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２上を覆い、ｎ+型ソース領域５３およびゲート電極３０上を覆わないように形成される。このため、フォトレジストパターン６２の端部がゲート電極３０のドレイン側の側面のサイドウォールスペーサ１４３上に位置するようにする。
【０１１５】
次に、図３０に示されるように、フォトレジストパターン６２をエッチングマスクとして用い、露出する絶縁膜６１をドライエッチングにより選択的に除去する。これにより、ｎ型オフセットドレイン領域５１およびｎ+型ドレイン領域５２上の絶縁膜６１は残存し、ｎ+型ソース領域５３およびゲート電極３０上の絶縁膜６１は除去されて、ｎ+型ソース領域５３およびゲート電極３０の上面が露出される。その後、フォトレジストパターン６２を除去する。
【０１１６】
次に、例えばコバルト（Ｃｏ）膜などからなる金属膜（金属膜６１）を堆積してから熱処理することにより、ｎ+型ソース領域５３およびゲート電極３０の表面（上部）に、金属シリサイド膜６４を選択的に形成する。その後、未反応の金属膜（例えばコバルト膜）は除去する。図３１には、金属シリサイド膜６４を形成し、未反応の金属膜を除去した状態が示されている。
【０１１７】
以降の工程は、本実施の形態（の図１８および図１９の工程）とほぼ同様とすることができるので、ここではその説明は省略する。
【０１１８】
第２の比較例の半導体装置の製造工程では、比較的厚い酸化シリコン膜１４２を異方性エッチングによりエッチバックして、ゲート電極３０のソース側とドレイン側の両側面上に酸化シリコン膜１４２からなる比較的厚いサイドウォールスペーサ１４３を形成する。このため、合わせ余裕を考慮しても、このサイドウォールスペーサ１４３上でフォトマスク（フォトレジストパターン６２形成時）の合わせをすることできる。このため、フォトレジストパターン６２の端部はサイドウォールスペーサ１４３上に位置し、絶縁膜６１のエッチング工程において、ゲート電極３０上の絶縁膜６１を除去してゲート電極３０の上面の全面を露出させることができ、ゲート電極３０の上面の全面に金属シリサイド膜６４を形成することができる。これにより、ゲート抵抗を低減できる。
【０１１９】
しかしながら、第２の比較例の半導体装置の製造工程では、ゲート電極３０のソース側とドレイン側の両側面に形成されたサイドウォールスペーサ１４３のうち、ゲート電極３０のソース側の側面のサイドウォールスペーサ１４３だけを除去することは困難である。もし、本実施の形態のようなフォトレジストパターン４５を形成し、このフォトレジストパターン４５でゲート電極３０のドレイン側の側面のサイドウォールスペーサ１４３を覆い、ゲート電極３０のソース側の側面のサイドウォールスペーサ１４３を露出させた状態でドライエッチングを行った場合、ゲート電極３０のソース側の側面のサイドウォールスペーサ１４３を除去することはできるが、ＬＤＭＯＳＦＥＴのソースとなる領域に大きなダメージが加わってしまう。
【０１２０】
このため、第２の比較例の半導体装置の製造工程では、ゲート電極３０のソース側の側面上に厚いサイドウォールスペーサ１４３を残した状態でイオン注入を行ってｎ+型ソース領域５３を形成することになるが、形成されたｎ+型ソース領域５３とゲート電極３０とがかなり離れてしまう（すなわちｎ+型ソース領域５３がチャネル領域からかなり離間してしまう）ことになる。これは、ソース抵抗を増大させてしまい、本実施の形態に比較して、ＬＤＭＯＳＦＥＴ素子を有する半導体装置の性能を低下させてしまう。
【０１２１】
それに対して、本実施の形態では、比較的厚いシリコン膜４２を異方性エッチングによりエッチバックして、ゲート電極３０の側面（側壁）上にシリコン膜４２からなる比較的厚いサイドウォールスペーサ４３を形成する。サイドウォールスペーサ４３は、酸化シリコン膜のような絶縁膜に対して高いエッチング選択比を確保することができるシリコン膜により形成されているので、ゲート電極３０のソース側とドレイン側の両側面（両側壁）上に形成されたサイドウォールスペーサ４３のうち、ゲート電極３０のソース側の側面（側壁）上のサイドウォールスペーサ４３だけを容易に除去するができる。本実施の形態のように、フォトレジストパターン４５でゲート電極３０のドレイン側の側面のサイドウォールスペーサ４３を覆い、ゲート電極３０のソース側の側面（側壁）のサイドウォールスペーサ４３を露出させた状態でドライエッチングを行った場合、酸化シリコン膜などからなる絶縁膜４１のエッチング速度に対してシリコン膜４２（サイドウォールスペーサ４３）のエッチング速度が高くなるような条件でドライエッチングを行うことができる。このため、ソースとなる領域を絶縁膜６１によって保護してドライエッチングによるダメージを防止しながら、ゲート電極３０のソース側の側面（側壁）上のサイドウォールスペーサ４３を除去することができる。
【０１２２】
従って、本実施の形態では、ゲート電極３０のソース側の側面上から厚いサイドウォールスペーサ４３を除去した後で、イオン注入を行ってｎ+型ソース領域５３を形成することができるので、形成されたｎ+型ソース領域５３とゲート電極３０との距離が離れてしまう（すなわちｎ+型ソース領域５３がチャネル領域からかなり離間してしまう）ことを防止でき、ソース抵抗を低減することができる。また、ＬＤＭＯＳＦＥＴのオン抵抗も低減できる。また、本実施の形態では、フィールドプレート電極４４をゲート電極３０のドレイン側の側面（側壁）に形成したことにより、ゲート、ドレイン間容量（帰還容量）を低減することが可能となる。
【０１２３】
図３２〜図３５は、本発明者が検討した第３の比較例の半導体装置の製造工程中の要部断面図である。本実施の形態では、シリコン膜４２をエッチバックすることによりサイドウォールスペーサ状のフィールドプレート電極４４を形成しているが、第３の比較例の半導体装置の製造工程では、フォトレジストパターンをエッチングマスクとしてシリコン膜をパターニングすることによりフィールドプレート電極を形成している。
【０１２４】
本実施の形態と同様にして図７の構造が得られた後、第３の比較例の半導体装置の製造工程では、図３２に示されるように、酸化シリコン膜などからなる絶縁膜２４１を形成し、絶縁膜２４１上にシリコン膜２４２を形成する。シリコン膜２４２は多結晶シリコン膜からなり、シリコン膜２４２の膜厚は上記シリコン膜４２の膜厚よりも薄い。
【０１２５】
次に、図３３に示されるように、シリコン膜２４２上にフォトリソグラフィ法を用いてフォトレジストパターン（フォトレジスト層）２４３を形成する。それから、図３４に示されるようにフォトレジストパターン２４３をエッチングマスクにしてシリコン膜２４２をドライエッチングすることにより、シリコン膜２４２をパターニングする。これにより、パターニングされたシリコン膜２４２からなるフィールドプレート電極２４４をゲート電極３０のドレイン側の側面に形成する。第３の比較例では、フォトレジストパターン２４３をエッチングマスクにしたドライエッチングでシリコン膜２４２をパターニングしてフィールドプレート電極２４４を形成するので、フォトマスクとゲート電極３０との合わせ余裕が必要となり、フィールドプレート電極２４４の上端部は、ゲート電極３０の上部の一部を覆うように形成される。その後、図３５に示されるように、フォトレジストパターン２４３を除去する。以降の工程は、ここではその説明を省略する。
【０１２６】
第３の比較例の半導体装置の製造工程では、フォトレジストパターン２４３をエッチングマスクにしたドライエッチングでシリコン膜２４２をパターニングしてフィールドプレート電極２４４を形成するので、露光装置の精度等によって生じるフォトマスクの合わせズレを考慮し、フォトマスク（フォトレジストパターン２４３形成時）とゲート電極３０との合わせ余裕が必要となり、フィールドプレート電極２４４の上端部は、ゲート電極３０の上部の一部を覆うように形成される。すなわち、ゲート電極３０の上面がフィールドプレート電極２４４およびその下部の絶縁膜２４１によって部分的に覆われてしまう。このため、サリサイド工程を行って金属シリサイド膜６４を形成するとしても、ゲート電極３０の上面がフィールドプレート電極２４４およびその下部の絶縁膜２４１によって部分的に覆われていることから、ゲート電極３０の上面上には部分的にしか金属シリサイド膜６４を形成することができない。例えば、ゲート電極３０の上面における金属シリサイド膜６４の形成面積は、ゲート電極３０上面面積の半分程度となってしまう。このため、本実施の形態と比較して、ゲート抵抗が増大し、ＬＤＭＯＳＦＥＴ素子を有する半導体装置の性能が低下してしまう。また、第３の比較例の半導体装置の製造工程において、もしゲート電極３０の上面の全面がフィールドプレート電極２４４に覆われないようにしようとすると、合わせ精度の関係から、ゲート電極３０のドレイン側の側面上にフィールドプレート電極２４４を的確に形成できなくなる。
【０１２７】
それに対して、本実施の形態では、シリコン膜４２を異方性エッチングによりエッチバックして、ゲート電極３０の側面（側壁）にシリコン膜４２からなる比較的厚いサイドウォールスペーサ４３を形成し、このサイドウォールスペーサ４３によってフィールドプレート電極４４を形成している。このため、サイドウォールスペーサ状のフィールドプレート電極４４が形成され、フィールドプレート電極４４がゲート電極３０の上面にオーバーラップすることを防止することができる。すなわち、フィールドプレート電極４４はゲート電極３０の上面上に延在しない。フィールドプレート電極４４がゲート電極３０の上面にオーバーラップせず、このサイドウォールスペーサ状のフィールドプレート電極４４上でフォトマスク（フォトレジストパターン６２形成時）の合わせをすることできるので、フォトレジストパターン６２の端部はフィールドプレート電極４４上に位置し、サリサイド工程の前にゲート電極３０の上面の全面を露出させることが可能であり、サリサイド工程でゲート電極３０の上面の全面に金属シリサイド膜６４を形成することができる。これにより、ゲート抵抗を低減できる。
【０１２８】
このように、本実施の形態では、ＬＤＭＯＳＦＥＴのドレイン上に金属シリサイド膜６４を形成しないようにすることで、ＬＤＭＯＳＦＥＴ素子のリーク電流を低減でき、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域５３）上に金属シリサイド膜６４を形成することでソース抵抗やオン抵抗を低減でき、ＬＤＭＯＳＦＥＴのゲート電極３０の上面の全面に金属シリサイド膜６４を形成できるので、ゲート抵抗を低減でき、フィールドプレート電極４４を形成したことにより、ゲート、ドレイン間容量（帰還容量）を低減できる。
【０１２９】
このようなＬＤＭＯＳＦＥＴにより形成された増幅回路を半導体チップ２に形成することで、半導体チップ２の付加効率（効率、電力効率）ηaddを向上することができ、そのような半導体チップ２を用いたＲＦパワーモジュール１の付加効率（効率、電力効率）を向上させることができる。すなわち、リーク電流の低減と付加効率（効率、電力効率）の向上を両立させることができ、半導体装置（半導体チップ２および半導体チップ２を用いたＲＦパワーモジュール１）の性能を向上させることができる。
【０１３０】
ここで、付加効率ηaddは、第１式
ηadd＝ηd（１−１／ＧP）
と表される。
【０１３１】
上記式中のηdは、第２式
ηd＝ｋγ（１−Ｒon／（Ｖdd×Ｉd））
で表され、パワーゲイン（power gain）ＧPは、第３式
ＧP＝（ｆT／ｆ）2×（（４ｇd（Ｒi＋Ｒs＋Ｒg＋πｆTＬs）＋４πｆTＣgd（Ｒi＋Ｒs＋２Ｒg＋２πｆTＬs））-1
で表される。
【０１３２】
上記第２および第３式中のＶddはドレイン電圧、Ｉdはドレイン電流、Ｒonはオン抵抗、γは移動効率（transfer efficiency）、ｆTはカットオフ周波数、Ｒsはソース抵抗、Ｒgはゲート抵抗、Ｃgdは帰還容量に対応する。
【０１３３】
本実施の形態では、上記のように、オン抵抗Ｒon、ソース抵抗Ｒs、ゲート抵抗Ｒgおよび帰還容量Ｃgdを低減できる。上記第１〜第３式からも分かるように、ソース抵抗Ｒsの低減、ゲート抵抗Ｒgの低減および帰還容量Ｃgdの低減はいずれも付加効率ηaddを向上するように作用する。従って、本実施の形態では、ＬＤＭＯＳＦＥＴを有する半導体装置（半導体チップ２）およびそれを用いたＲＦパワーモジュール１の付加効率を向上させることができ、例えば５％程度付加効率を向上させることが可能になる。
【０１３４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３５】
本発明は、携帯電話用の高周波電力増幅器などに用いる半導体装置に適用して好適なものである。
【図面の簡単な説明】
【０１３６】
【図１】本発明の一実施の形態であるＲＦパワーモジュールを構成する増幅回路の回路ブロック図である。
【図２】本発明の一実施の形態であるＲＦパワーモジュールの断面図である。
【図３】本発明の一実施の形態であるデジタル携帯電話機システムのＲＦパワーモジュールの実装例の要部側面図である。
【図４】高周波モジュールの構成例を示す説明図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】本発明の一実施の形態である半導体装置の平面レイアウト図である。
【図２１】本発明の一実施の形態である半導体装置の要部平面図である。
【図２２】第１の比較例の半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】第２の比較例の半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】第３の比較例の半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中における要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１３７】
１  ＲＦパワーモジュール
２  半導体チップ
２ａ電極
２ｂ  裏面電極
３  配線基板
３ａ  上面
３ｂ  下面
４  受動部品
５  封止樹脂
８  ボンディングワイヤ
１１  絶縁体層
１２ａ  基板側端子
１２ｂ  外部接続端子
１２ｃ  基準電位供給用端子
１３  ビアホール
１３ａ  ビアホール
１４  窪み
１４ａ  導体層
１５  半田
１７  半田
２１  基板
２２  エピタキシャル層
２３  溝
２４  ｐ型打抜き層
２６  ｐ型ウエル
２８  ゲート絶縁膜
２８ａ  絶縁膜
２９  ｎ型多結晶シリコン膜
３０  ゲート電極
３０ａ  引き出し部
３１  側壁絶縁膜
３３  ｎ-型オフセットドレイン領域
３４  ｎ型ソース領域
３５  ｐ型ハロー領域
４１  絶縁膜
４２  シリコン膜
４３  サイドウォールスペーサ
４４  フィールドプレート電極
４４ａ  引き出し部
４５  フォトレジストパターン
５１  ｎ型オフセットドレイン領域
５２  ｎ+型ドレイン領域
５３  ｎ+型ソース領域
５５  ｐ+型半導体領域
６１  絶縁膜
６２  フォトレジストパターン
６２ａ  フォトレジストパターン
６３  金属膜
６４  金属シリサイド膜
７１  絶縁膜
７２  コンタクトホール
７２ａ  コンタクトホール
７２ｂ  コンタクトホール
７２ｃ  コンタクトホール
７２ｄ  コンタクトホール
７２ｅ  コンタクトホール
７３  プラグ
７３ａ  プラグ
７３ｂ  プラグ
７３ｃ  プラグ
７４  配線
７４ａ  ドレイン電極
７４ｂ  ソース電極
７５  絶縁膜
７６  スルーホール
７７  プラグ
７８  配線
７９  表面保護膜
８１  裏面電極
１０２Ａ，１０２Ｂ  電力増幅回路
１０２Ａ１，１０２Ａ２，１０２Ａ３，１０２Ｂ１，１０２Ｂ２，１０２Ｂ３  増幅段
１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２  整合回路
１０３  周辺回路
１０３Ａ  制御回路
１０３Ａ１  電源制御回路
１０３Ａ２  バイアス電圧生成回路
１０３Ｂ  バイアス回路
１０４ａ，１０４ｂ  入力端子
１０５Ａ，１０５Ｂ  整合回路
１０６ａ，１０６ｂ  出力端子
１０７Ａ，１０７Ｂ  整合回路
１０８Ａ，１０８Ｂ  ローパスフィルタ
１１０  高周波モジュール
１１１  ＨＰＡ部
１１２  高周波ＩＣ部
１１３  ベースバンドＬＳＩ部
１１５  送受信用アンテナ
１１６  送受信切り替え用スイッチ回路
１１７  パワーアンプモジュール
１１８  高周波フィルタ
１１９  ＬＮＡ
１１９Ａ  増幅器
１１９Ｂ  復調回路
１２０  ＰＧＡ
１２１  デジタル制御水晶発振器
１２２  ＲＦＶＣＯ
１２３  出力制御部
１２４  ＶＧＡ
１２５  変調回路
１２６  レギュレータ
１３１  ＬＤＭＯＳＦＥＴ形成領域
１３２  ドレインパッド
１３３  ゲートパッド
１３４  領域
１３５  単位セル
１３５ａ  単位ＬＤＭＯＳＦＥＴ
１４２  酸化シリコン膜
１４３  サイドウォールスペーサ
１５１  マザーボード
１５２  チップ部品
１５３  接合材１５３
２４１  絶縁膜
２４２  シリコン膜
２４３  フォトレジストパターン
２４４  フィールドプレート電極
【図１】
2006080343.tif 000003
【図２】
2006080343.tif 000004
【図３】
2006080343.tif 000005
【図４】
2006080343.tif 000006
【図５】
2006080343.tif 000007
【図６】
2006080343.tif 000008
【図７】
2006080343.tif 000009
【図８】
2006080343.tif 000010
【図９】
2006080343.tif 000011
【図１０】
2006080343.tif 000012
【図１１】
2006080343.tif 000013
【図１２】
2006080343.tif 000014
【図１３】
2006080343.tif 000015
【図１４】
2006080343.tif 000016
【図１５】
2006080343.tif 000017
【図１６】
2006080343.tif 000018
【図１７】
2006080343.tif 000019
【図１８】
2006080343.tif 000020
【図１９】
2006080343.tif 000021
【図２０】
2006080343.tif 000022
【図２１】
2006080343.tif 000023
【図２２】
2006080343.tif 000024
【図２３】
2006080343.tif 000025
【図２４】
2006080343.tif 000026
【図２５】
2006080343.tif 000027
【図２６】
2006080343.tif 000028
【図２７】
2006080343.tif 000029
【図２８】
2006080343.tif 000030
【図２９】
2006080343.tif 000031
【図３０】
2006080343.tif 000032
【図３１】
2006080343.tif 000033
【図３２】
2006080343.tif 000034
【図３３】
2006080343.tif 000035
【図３４】
2006080343.tif 000036
【図３５】
2006080343.tif 000037