(57)【要約】【課題】オン状態での電流経路の抵抗を低減するため、ゲート電極下方のπ部の不純物濃度を高くしている。しかし、チャネル領域は底面から側面にかけて大きな曲率を有するため、不純物濃度が高すぎるとπ部の深い位置では空乏層が十分接触せず、耐圧が劣化する問題がある。【解決手段】ゲート電極の下方にｎ型不純物領域を設ける。ゲート長をチャネル領域の深さ以下にすることで、ｎ型不純物領域の側面と隣り合うチャネル領域の側面が略垂直な接合面を形成する。これにより、空乏層が基板深さ方向に均一に広がるため、所定の耐圧を確保できる。またゲート電極を挟むチャネル領域の間隔が表面及び底部で均一となるため、ｎ型不純物領域の不純物濃度を高めることができ、低オン抵抗化が図れる。【選択図】    図１
2006295134.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
前記基板上に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に複数設けられた逆導電型のチャネル領域と、
隣り合う前記チャネル領域間に設けられ、該チャネル領域の側面と略垂直な接合面を有する一導電型不純物領域と、
前記一導電型不純物領域上方の前記半導体層表面に設けられたゲート電極と、
前記ゲート電極を被覆する絶縁膜と、
前記チャネル領域表面に設けられた一導電型のソース領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記一導電型不純物領域の底部と前記チャネル領域の底部はほぼ同一深さに位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
１つの前記絶縁膜に被覆される前記ゲート電極は少なくとも一部が所定の分離幅で複数に分離され、分離されたゲート電極はそれぞれ同一のゲート幅を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート幅は前記チャネル領域の深さ以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記分離幅と前記チャネル領域深さの比は、０．１５以下：１であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
オフ状態でドレイン−ソース電圧を印加時に、前記チャネル領域から前記一導電型不純物領域に広がる空乏層がピンチオフすることを特徴とする請求項１に記載の半導体装置。
【請求項７】
一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、第１絶縁膜を形成する工程と、
前記第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の外側に複数の逆導電型のチャネル領域を形成する工程と、
前記チャネル領域の側面と略垂直な接合面を有する一導電型不純物領域を形成する工程と、
前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記一導電型不純物領域の上方の前記ゲート電極を被覆する第２絶縁膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項８】
一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、全面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に少なくとも一部が所定の分離幅で分離された複数のゲート電極を形成する工程と、
前記複数のゲート電極間の前記半導体層表面に一導電型の不純物を注入する工程と、
前記複数のゲート電極の外側の前記半導体層表面に逆導電型の不純物を注入する工程と、
熱処理を行い、複数のチャネル領域と、該チャネル領域の側面と略垂直な接合面を有する一導電型不純物領域とを形成する工程と、
前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記複数のゲート電極を一体で被覆する第２絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記ゲート電極のゲート幅は、前記チャネル領域の深さ以下であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記一導電型不純物領域と前記チャネル領域は、同等の不純物濃度であることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記一導電型不純物領域の不純物濃度は、１×１０１７ｃｍ−３程度であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記分離幅と前記チャネル領域深さの比は、０．１５以下：１であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記一導電型不純物領域の底部と前記チャネル領域の底部はほぼ同一深さに形成されることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記ソース領域は、イオン注入および拡散により形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極形成後に前記一導電型不純物領域を形成する不純物のイオン注入を行うことを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１６】
前記一導電不純物領域は、オフ状態でドレイン−ソース電圧を印加時に前記チャネル領域から広がる空乏層がピンチオフする幅に形成されることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にＶＤＳＳ耐圧を向上させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１０および図１１を参照して、従来の半導体装置及びその製造方法を、ＭＯＳＦＥＴを例に説明する。
【０００３】
図１０の如く、ｎ＋型のシリコン半導体基板２１の上にｎ−型のエピタキシャル層２２を積層するなどしてドレイン領域２０を設け、その表面に複数のｐ型のチャネル領域２４を設ける。隣り合うチャネル領域２４間のｎ−型エピタキシャル層表面にはゲート絶縁膜３１を介してゲート電極３３が設けられる。ゲート電極３３はその周囲を層間絶縁膜３６で被覆される。また、チャネル領域２４表面にはｎ＋型のソース領域３５が設けられ、ソース電極３８とコンタクトする。
【０００４】
上記のいわゆるプレーナ構造のＭＯＳＦＥＴでは、隣り合うチャネル領域２４間のｎ−型エピタキシャル層２２表面にエピタキシャル層２２より不純物濃度の高いｎ型不純物層４０を配置する技術も知られている。耐圧が６００ＶのＭＯＳＦＥＴの場合、ｎ型不純物層４０の不純物濃度をおよそ１×１０１６ｃｍ−３まで上げることが可能である。これにより、ＭＯＳＦＥＴがオン状態でのソース―ドレイン間抵抗を低減させる効果がある（例えば特許第２６２２３７８号参照。）。
【０００５】
図１１を参照し、上記のＭＯＳＦＥＴの製造方法について説明する。
【０００６】
ｎ＋型シリコン半導体基板２１の上にｎ−型エピタキシャル層２２を積層するなどした基板を準備し、ドレイン領域２０を形成する。ｎ−型のエピタキシャル層２２の全面に、ｎ型の不純物（例えばリン：Ｐ）をイオン注入する（図１１（Ａ））。その後、ゲート酸化膜３１およびゲート電極３３を形成し、ゲート電極３３をマスクとしてｐ型不純物（例えばボロン：Ｂ）をイオン注入する（図１１（Ｂ））。その後熱処理によりｎ型不純物およびｐ型不純物を拡散して、ｎ型不純物層４０およびチャネル領域２４を形成する。チャネル領域２４表面にはソース領域３５を形成する（図１１（Ｃ））。その後、ゲート電極３３を層間絶縁膜で被覆し、ソース電極（不図示）を形成する。
【特許文献１】特許第２６２２３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１０に示すＭＯＳＦＥＴにおいて、ゲート電極３３下方のドレイン領域２０はＭＯＳＦＥＴがオン状態のときは基板垂直方向に電流を流す領域として働く。つまり、オン状態ではドレイン領域２０の抵抗が低い方が望ましいため、隣合うチャネル領域間のドレイン領域２０表面（以下この領域をπ部４５と称する）に不純物濃度の高いｎ型不純物層４０を配置する。
【０００８】
一方ＭＯＳＦＥＴがオフ状態のときはドレイン−ソース電圧が印加され逆バイアスとなり、チャネル領域２４とのｐｎ接合から空乏層５０が拡張して空乏化し耐圧を高める。つまり、ドレイン領域２０の低抵抗化を図るためにはπ部４５の不純物濃度が高い方が良い。しかし、π部４５の不純物濃度を必要以上に高めると図１０の破線の如く空乏層５０の拡張幅が狭くなり、耐圧が劣化する問題がある。
【０００９】
また、拡散により形成されるチャネル領域２４は底部から側面の曲率が大きくなり、底部付近では隣り合うチャネル領域２４の間隔が広くなる。つまり、表面付近で十分ピンチオフする空乏層５０も、チャネル領域２４の底部付近ではピンチオフが不十分となり、チャネル領域２４のコーナー部（図１０の領域ａ参照）においてブレークダウンを起こしやすい問題がある。
【００１０】
更に、ｎ型不純物層４０のイオン注入をゲート電極形成前に行うため（図１１（Ａ）参照）、ゲート電極形成中の熱処理で不純物（例えばリン）が拡散されてしまう。そのために、チャネル領域２４形成後には、チャネル領域２４深さがπ部４５深さより浅くなりやすく、ＶＤＳＳ低下となる問題があった。
【課題を解決するための手段】
【００１１】
本発明は、係る課題に鑑みてなされ、第１に、一導電型半導体基板と、前記基板上に一導電型半導体層を積層したドレイン領域と、前記半導体層表面に複数設けられた逆導電型のチャネル領域と、隣り合う前記チャネル領域間に設けられ、該チャネル領域の側面と略垂直な接合面を有する一導電型不純物領域と、前記一導電型不純物領域上方の前記半導体層表面に設けられたゲート電極と、前記ゲート電極を被覆する絶縁膜と、前記チャネル領域表面に設けられた一導電型のソース領域と、を具備することにより解決するものである。
【００１２】
第２に、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、第１絶縁膜を形成する工程と、前記第１絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の外側に複数の逆導電型のチャネル領域を形成する工程と、前記チャネル領域の側面と略垂直な接合面を有する一導電型不純物領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記一導電型不純物領域の上方の前記ゲート電極を被覆する第２絶縁膜を形成する工程と、を具備することを特徴とすることにより解決するものである。
【００１３】
第３に、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、全面に第１絶縁膜を形成する工程と、前記第１絶縁膜上に少なくとも一部が所定の分離幅で分離された複数のゲート電極を形成する工程と、前記複数のゲート電極間の前記半導体層表面に一導電型の不純物を注入する工程と、前記複数のゲート電極の外側の前記半導体層表面に逆導電型の不純物を注入する工程と、熱処理を行い、複数のチャネル領域と、該チャネル領域の側面と略垂直な接合面を有する一導電型不純物領域とを形成する工程と、前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記複数のゲート電極を一体で被覆する第２絶縁膜を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１４】
本発明によれば、第１に、ｎ型不純物領域を設けることにより、チャネル領域の側面がｎ型不純物領域と略垂直な接合面を形成できる。したがって、チャネル領域の間隔が表面付近と底部付近でほぼ等間隔となる。そして、ｎ型不純物領域を、両側のチャネル領域から延びる空乏層がピンチオフする条件（不純物濃度および幅）で形成することにより、チャネル領域底部付近においても空乏層のピンチオフが十分となる。これにより、チャネル領域のコーナー部（図１０の領域ａ）におけるブレークダウンを回避できる。
【００１５】
具体的には、チャネル領域深さＸｃｈを、１つのセルの分離されたゲート電極のゲート長Ｌｇ以上とすることによりチャネル領域を形成するための拡散工程において、チャネル領域の側面と垂直な接合面を有し、チャネル領域と同等の深さのｎ型不純物領域を設けることができる。
【００１６】
また、分離されたゲート電極の分離幅ＬＫＴ：チャネル領域深さＸｃｈ＝０．６以下：４とすることにより、チャネル領域と垂直な接合面を形成するｎ型不純物領域を形成でき、かつｎ型不純物領域の幅を、当該領域内で空乏層がピンチオフする幅に形成できる。これにより、６００Ｖ以上のドレイン−ソース間電圧ＶＤＳＳを得ることができる。また、チャネル領域底部付近でもピンチオフが十分となるため、ｎ型不純物領域の不純物濃度を１×１０１７ｃｍ−３まで高めることができ、オン状態における低抵抗化とオフ状態における耐圧の向上を実現できる。
【００１７】
第２に、ゲート電極形成後にｎ型不純物領域のイオン注入を行い、チャネル領域を形成するための拡散工程においてｎ型不純物領域を形成する。これにより、ゲート電極形成中の熱処理の影響を受けず、ｎ型不純物領域の深さの制御が容易となる。
【００１８】
また、チャネル領域とｎ型不純物領域のドーズ量を制御することで、これらの底部をほぼ均一な深さに形成できる。例えば、チャネル領域をボロン（加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２）、ｎ型不純物領域をリン（加速エネルギー：１２０ＫｅＶ、ドーズ量：１×１０１３ｃｍ−２）、でイオン注入し、１１５０℃の熱処理で形成すると、ほぼ均一な深さとなる。この場合、ｎ型不純物領域は従来技術の場合より高い不純物濃度（１×１０１７ｃｍ−３程度）となっているが、空乏層が基板深さ（垂直）方向に均一にピンチオフするので、所定の耐圧が得られる。例えば、本実施形態においてｎ−型エピタキシャル層の比抵抗ρが１５Ω・ｃｍ〜２０Ω・ｃｍの場合、６００Ｖ以上のドレイン−ソース間耐圧が得られる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図９を参照して説明する。  
【００２０】
図１は、第１の実施形態のＭＯＳＦＥＴの構造を示す断面図である。図１（Ａ）（Ｂ）は１つのセルを示す断面図であり、これが複数配置されてＭＯＳＦＥＴを構成する。また、図１（Ｃ）は図１（Ａ）の断面における斜視図である。
【００２１】
ＭＯＳＦＥＴは、半導体基板１と、半導体層２と、チャネル領域４と、一導電型不純物領域１４と、ゲート電極１３と、ゲート絶縁膜１１と、層間絶縁膜１６と、ソース領域１５とを有する。
【００２２】
ｎ＋型のシリコン半導体基板１の上に、例えばｎ−型エピタキシャル層２を積層するなどした基板を準備し、ドレイン領域１０を設ける。ｎ−型エピタキシャル層２表面にはｐ型のチャネル領域４が設けられる。チャネル領域４は、イオン注入及び拡散によりエピタキシャル層２表面に複数設けられたｐ型不純物領域である。尚、半導体基板２に不純物拡散によって低抵抗層１を形成する場合もある。
【００２３】
ｎ−型エピタキシャル層２表面にゲート酸化膜１１が設けられゲート酸化膜１１上にゲート電極１３を配置する。ゲート電極１３上には層間絶縁膜１６が設けられ、ゲート電極１３はゲート酸化膜１１および層間絶縁膜１６により周囲を被覆される。
【００２４】
１つのセルを構成するゲート電極１３は、図の如く少なくとも一部が分離幅ＬＫＴの分離孔１２により２つに分離される。つまり、ゲート電極１３は中央に分離孔１２が設けられたスリットをもった(両端でつながっている)ストライプ状あるいは、分離孔１２が一端まで達した凹型である。あるいは、図示しないが、ゲート電極が完全に分離孔１２により分離され、分離孔１２が両端まで達したストライプ状でもよい。なお、ゲート電極は少なくとも、上記セルが複数配置されたＭＯＳＦＥＴ素子領域外で１つに束ねられる。分離されたゲート電極１３ａ、１３ｂは、１つの層間絶縁膜１６により被覆される。分離されたゲート電極１３ａ、１３ｂのそれぞれのゲート幅Ｌｇは均等である。ゲート電極１３は例えば平面パターンにおいてスリットをもった(両端でつながっている)ストライプ状あるいは凹型あるいは完全に分離されたストライプ状に配置され、チャネル領域４はどの場合もその両側にストライプ状に配置される。
【００２５】
ソース領域１５はチャネル領域４に設けられた高濃度のｎ型の不純物領域であり、ゲート電極１３の下方の一部とその外側に配置される。ソース領域１５は層間絶縁膜１６間のコンタクトホールＣＨを介してソース電極１８とコンタクトする。
【００２６】
ゲート電極１３下方のｎ−型エピタキシャル層２表面には、ｎ型不純物領域１４を設ける。ｎ型不純物領域１４の側面は、隣り合うチャネル領域４の側面とほぼ垂直な接合面を形成する。また、ｎ型不純物領域１４の底部とチャネル領域４の底部はほぼ同一深さに位置する。
【００２７】
分離されたゲート電極１３ａ、１３ｂは、ｎ型不純物領域１４に対して対称に配置される。すなわち、分離孔１２の中心線とｎ型不純物領域１４の中心線は一点鎖線の如くほぼ一致する。また、ゲート幅Ｌｇは、チャネル領域４の深さＸｃｈ以下である。これによりチャネル領域４の側面とほぼ垂直な接合面を有し、チャネル領域４と同等の深さを有するｎ型不純物領域１４が得られる。これについては後に詳述する。また、図示は省略するが基板１裏面にはドレイン電極が形成される。尚、以下分離されたゲート電極１３ａ、１３ｂは同様であるので、ゲート電極１３ａを用いて説明する。
【００２８】
図１（Ｂ）は、オフ状態でドレイン−ソース電圧を印加した場合の空乏層５０の様子を示す断面図である。尚、層間絶縁膜１６およびソース電極１８は省略している。
【００２９】
本実施形態では、ｎ型不純物領域１４の側面が隣り合うチャネル領域４の側面とほぼ垂直な接合面を有しており、且つｎ型不純物領域１４の底部とチャネル領域４の底部がほぼ同一深さに位置する。つまり、チャネル領域４は断面形状においてその端部が曲率を有する湾曲形状でなく、隣り合う２つのチャネル領域４は、表面付近および底部がそれぞれ均等な距離で離間される。また、ｎ型不純物領域１４は、両側のチャネル領域４から延びる空乏層５０がピンチオフする条件で設けられる。具体的には、分離されたゲート電極１３ａの分離幅ＬＫＴ：チャネル領域深さＸｃｈ＝０．１５以下：１とする。
【００３０】
これにより、ｎ型不純物領域１４内の空乏層５０は、破線の如く両側のチャネル領域４から広がってピンチオフし、基板深さ方向（垂直方向）において空乏層５０はほぼ均一に広がる。
【００３１】
従来ではチャネル領域の底部の湾曲部分（図１０のａ領域）で空乏層のピンチオフが不十分となりブレークダウンしやすい問題があったが、本実施形態ではそれを回避でき耐圧を向上させることができる。
【００３２】
またゲート電極１３を挟むチャネル領域４の間隔が表面及び底部で均一となり、空乏層５０が十分ピンチオフするので、ｎ型不純物領域１４の不純物濃度を高めることができる。つまりオン状態において低オン抵抗化が図れる。
【００３３】
このように、本実施形態では、チャネル領域４の底部とｎ型不純物領域１４の底部をほぼ同一面に形成する。そしてオフ状態でドレイン−ソース電圧を印加時に、両側のチャネル領域４から伸びる空乏層５０をｎ型不純物領域１４内でピンチオフさせる。
【００３４】
これにより、所定の耐圧を確保し、且つオン状態で低オン抵抗化を図った半導体装置が得られる。
【００３５】
次に、本発明の第２の実施形態を説明する。
【００３６】
第１の実施形態に示す如く、ゲート幅Ｌｇをチャネル領域４の深さＸｃｈ以下とすることにより、ｎ型不純物領域１４とチャネル領域４との接合面を垂直に形成できる。そしてｎ型不純物領域１４内で空乏層５０を基板深さ（垂直）方向に均一にピンチオフさせることにより、所定の耐圧を得ることができる。
【００３７】
第２の実施形態では、より具体的に所定の耐圧が得られるＭＯＳＦＥＴについて説明する。尚、構造は図１に示すものと同様であるので、図１を参照して説明する。
【００３８】
第２の実施形態では６００Ｖ以上のドレイン−ソース間電圧が印加可能な、すなわち６００Ｖ以上の耐圧を実現するＭＯＳＦＥＴを例に説明する。
【００３９】
第１の実施形態と同様に、ｎ型不純物領域１４と隣り合うチャネル領域４の側面同士を略垂直な接合面とするために、ゲート長Ｌｇをチャネル領域４の深さＸｃｈ以下とする。また、チャネル領域４の深さとｎ型不純物領域１４の深さを同等にするため、チャネル領域４とｎ型不純物領域１４の各不純物のドーズ量は同程度とする。
【００４０】
そして、第２の実施形態ではゲート電極１３の分離幅ＬＫＴとチャネル領域４の深さＸｃｈの比（ＬＫＴ：Ｘｃｈ）を、０．１５以下：１とする。具体的には、ＬＫＴ＝０．６μｍであり、Ｘｃｈ＝４μｍとする。また、ｎ−型エピタキシャル層２の比抵抗を１５Ω・ｃｍ〜２０Ω・ｃｍとする。
【００４１】
分離幅ＬＫＴとチャネル領域４の深さＸｃｈを上記の条件とすることにより、空乏層５０が十分ピンチオフし、かつほぼ垂直な接合面を有するｐｎ接合が得られる。このため、ｎ型不純物領域１４の不純物濃度を１×１０１７ｃｍ−３まで向上させることができる。尚、この場合チャネル領域４の不純物濃度も１×１０１７ｃｍ−３である。
【００４２】
つまり、オン状態では、ｎ型不純物領域１４、すなわちゲート電極１３直下の電流経路となる領域（従来のπ部）の不純物濃度が高いため低抵抗で電流を流すことができ、ＭＯＳＦＥＴのオン抵抗を低減できる。一方オフ状態では、基板深さ（垂直）に均一に空乏層５０を広げることができ、６００Ｖ程度のドレイン−ソース間電圧を印加した場合であっても、空乏層５０を基板垂直方向に均一に広げることができる。すなわち、低いオン抵抗と高い耐圧（６００Ｖ程度）を兼ね備えたＭＯＳＦＥＴを提供できる。
【００４３】
図２は、分離幅ＬＫＴとドレイン−ソース電圧（ＶＤＳＳ）との関係を示した図である。分離幅ＬＫＴを変化させ、同じ条件の不純物濃度でｎ型不純物領域１４を形成し、耐圧（ＶＤＳＳ）を評価した。尚ｎ型不純物領域１４のドーズ量は、１．５×１０１３ｃｍ−２である。
【００４４】
これによれば、分離幅ＬＫＴ＝０．６μｍ以下であれば、空乏層のピンチオフが十分となり、６００Ｖの耐圧を実現するｎ型不純物領域１４が得られることがわかる。
【００４５】
図３から図９を参照し、本実施形態のＭＯＳＦＥＴの製造方法について、第２実施形態の場合を例に説明する。
【００４６】
本実施形態の半導体装置の製造方法は、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、全面に第１絶縁膜を形成する工程と、第１絶縁膜上に少なくとも一部が所定の分離幅で分離された複数のゲート電極を形成する工程と、複数のゲート電極間の半導体層表面に一導電型の不純物を注入する工程と、複数のゲート電極の外側の半導体層表面に逆導電型の不純物を注入する工程と、熱処理を行い、複数のチャネル領域と、チャネル領域の側面と略垂直な接合面を有する一導電型不純物領域を形成する工程と、チャネル領域表面に一導電型のソース領域を形成する工程と、複数のゲート電極を一体で被覆する第２絶縁膜を形成する工程、から構成される。
【００４７】
第１工程（図３参照）：ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層するなどし、ドレイン領域１０となる基板を準備する。全面を熱酸化（１０００℃程度）し、ゲート酸化膜１１を閾値に応じて例えば厚み１０００Å程度に形成する。
【００４８】
第２工程（図４参照）：全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。所望のパターンのフォトレジスト膜（不図示）をマスクとしてドライエッチし、ゲート電極１３を形成する。ＭＯＳＦＥＴの１つのセルのゲート電極１３は少なくとも一部が分離孔１２で２つに分離される。分離されたゲート電極１３ａ、１３ｂは、それぞれ同じゲート幅Ｌｇを有する。すなわち、ゲート電極１３のパターンと同時に分離孔１２を形成し、分離されたゲート電極１３ａ、１３ｂを形成する。分離孔１２の幅（分離幅ＬＫＴ）は、例えば０．６μｍ程度である。尚、不純物がドープされたポリシリコンを全面に堆積後、パターンニングしてゲート電極１３を形成してもよい。また、ゲート電極１３のパターンニングと分離孔１２の形成は別の工程であってもよい。分離されたゲート電極１３ａ、１３ｂは同一構造であるので、以下ゲート電極１３ａを用いて説明する。
【００４９】
分離されたゲート電極１３ａのゲート幅Ｌｇは、後に形成されるチャネル領域の深さ以下とし、例えば２．０μｍ程度である。
【００５０】
その後、分離孔１２から露出したゲート酸化膜１１および２つのゲート電極１３の外側に露出したゲート酸化膜１１を２５０Å程度の膜厚を残すように異方性エッチングする。これは、ｎ型不純物領域１４およびチャネル領域４の形成のためのエピタキシャル層2表面への不純物のイオン注入を可能とするためである。
【００５１】
第３工程（図５参照）：全面にフォトレジスト膜ＰＲを形成し、分離孔１２およびその周辺が露出するようにパターンニングする。フォトレジスト膜ＰＲをマスクとしてｎ型の不純物（例えばリン：Ｐ）をイオン注入する。例えば、ドーズ量は、１．０×１０１３ｃｍ−２程度、加速エネルギーは１２０ＫｅＶである。ｎ型不純物は分離孔１２から露出したゲート酸化膜１１を介してｎ−型エピタキシャル層２表面に注入される。すなわち、図の如く分離孔１２の直下の、分離幅ＬＫＴのｎ−型エピタキシャル層２表面域がｎ型不純物の注入領域となる。
【００５２】
第４工程（図６参照）：再びフォトレジスト膜ＰＲを形成し、フォトリソグラフィにより少なくとも分離孔１２上を覆うフォトレジスト膜ＰＲを残す。２つのゲート電極１３の外側のｎ−型エピタキシャル層２表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。ここで、ｐ型不純物と、第３工程のｎ型不純物のドーズ量は同程度とする。例えば、ボロンの場合、加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２でイオン注入する。またゲート電極１３を挟んだ両側のｎ−型エピタキシャル層２表面がｐ型不純物の注入領域となる。
【００５３】
第５工程（図７参照）：熱処理（１１５０℃、１８０分）を行い、ｎ型不純物およびｐ型不純物を拡散し、ゲート電極１３を挟んだ両側にチャネル領域４を形成し、分離孔１２下方にｎ型不純物領域１４を形成する。
【００５４】
分離孔１２より注入されたｎ型不純物は、基板深さ（垂直）方向に拡散すると同時に横（水平）方向にも拡散する。つまり、分離されたゲート電極１３ａのゲート長Ｌｇをチャネル領域４の深さＸｃｈ以下とすることにより、ｎ型不純物領域１４の側面は、隣り合うチャネル領域４の側面とほぼ垂直な接合面を形成する。また、第４工程の条件でイオン注入することにより、ｎ型不純物領域１４の底部とチャネル領域４の底部は、ほぼ同一深さに拡散される。
【００５５】
また、分離幅ＬＫＴ：チャネル領域４深さＸｃｈ＝０．１５以下：１とする。具体的には、ＬＫＴ＝０．６μｍであり、Ｘｃｈ＝４μｍとする。これにより、ｎ型不純物領域１４内で空乏層を十分ピンチオフさせることができる。
【００５６】
つまり、チャネル領域４の底部付近におけるブレークダウンを抑制できるので、ｎ型不純物領域１４の不純物濃度を従来より高めることができ、オン時の電流経路の抵抗を低減できる。
【００５７】
チャネル領域４の深さＸｃｈを特性に応じて更に深く形成するときは、更に拡散を進行させる。これにより、ｎ型不純物領域１４の幅が変動するが、ＶＤＳＳ印加時にピンチオフする範囲であれば問題ない。
【００５８】
第６工程（図８参照）：新たなフォトレジスト膜ＰＲによりチャネル領域４の一部が露出するマスクを形成し、ｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入エネルギー１００ＫｅＶ程度、ドーズ量５×１０１５ｃｍ−２程度とする。（図８（Ａ））。
【００５９】
その後全面に、層間絶縁膜となるＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ型不純物を拡散し、ｎ＋型ソース領域１５を形成する（図８（Ｂ））。
【００６０】
第７工程（図９参照）：新たなフォトレジスト膜（不図示）をマスクにして絶縁膜１６’をエッチングし、層間絶縁膜１６を残すと共に、コンタクトホールＣＨを形成する。層間絶縁膜１６は、ｎ型不純物領域１４上の分離されたゲート電極１３ａ、１３ｂを一体で被覆する。
【００６１】
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１８を形成し、図１に示す最終構造を得る。
【００６２】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。またこれに限らず、一導電型半導体基板１の下方に逆導電型半導体層を配置した、絶縁ゲート型のバイポーラトランジスタであるＩＧＢＴ（Insulated Gate Bipolar Transistor）をはじめ絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００６３】
【図１】本発明の半導体装置を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）斜視図である。
【図２】本発明の半導体装置を説明する特性図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】従来の半導体装置を説明する断面図である。
【図１１】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００６４】
１    ｎ＋型半導体基板
２    ｎ−型エピタキシャル層（ドレイン領域）
４    チャネル領域
１１  ゲート酸化膜
１３  ゲート電極
１４  ｎ型不純物領域
１５  ソース領域
１６  層間絶縁膜
１８  ソース電極
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層（ドレイン領域）
２４  チャネル領域
３１  ゲート酸化膜
３３  ゲート電極
３５  ソース領域
３６  層間絶縁膜
３８  ソース電極
４０  ｎ型不純物層
４５  π部
５０  空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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