(57)【要約】    【課題】      より低雑音でより高い周波数の周波数変換をより細かい分解能で実現することが可能な周波数シンセサイザを提供する。    【解決手段】  周波数シンセサイザ１００は、ＶＣＯ１１１の出力周波数と基準発振器１１０の出力周波数の位相差を集積回路１１２で比較して第１の周波数を生成する。周波数シンセサイザ３００は、ＶＣＯ１２０の出力周波数と基準発振器１１０の出力周波数の位相差を集積回路１２１で比較して第３の周波数を生成する。周波数シンセサイザ２００は、ＶＣＯ１１４、周波数シンセサイザ１００、周波数シンセサイザ３００の各出力周波数を用いて周波数変換された周波数と基準発振器１１０の出力周波数の位相差を集積回路１１８で比較して第２の周波数信号を生成する。各周波数シンセサイザ１００，２００，３００は、それぞれ相殺し合う位相雑音を持つローカル信号で周波数変換を行う。  【選択図】      図１
2006279825.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位周波数シンセサイザがループ内で相互に周波数変換を行うことにより、所望の周波数の信号を出力する周波数シンセサイザであって、
前記複数の単位周波数シンセサイザは、それぞれの単位周波数シンセサイザが相殺し合う位相雑音を持つローカル信号で周波数変換を行うように構成されていることを特徴とする周波数シンセサイザ。
【請求項２】
複数の単位周波数シンセサイザがループ内で相互に周波数変換を行うことにより、所望の周波数の信号を出力する周波数シンセサイザであって、
前記複数の単位周波数シンセサイザは、
第１の電圧制御発振器の出力周波数と基準発振器の出力周波数の位相差を比較して第１の周波数の信号を生成する第１の周波数シンセサイザと、
第３の電圧制御発振器の出力周波数と前記基準発振器の出力周波数の位相差を比較して第３の周波数の信号を生成する第３の周波数シンセサイザと、
第２の電圧制御発振器の出力周波数、前記第１の周波数シンセサイザの出力周波数、及び前記第３の周波数シンセサイザの出力周波数を用いて周波数変換された変換周波数と前記基準発振器の出力周波数の位相差を比較して第２の周波数の信号を生成する第２の周波数シンセサイザとを備え、
前記第１の周波数シンセサイザ、前記第２の周波数シンセサイザ、及び前記第３の周波数シンセサイザは、それぞれ、相殺し合う位相雑音を持つローカル信号で周波数変換を行うことを特徴とする周波数シンセサイザ。
【請求項３】
出力される所望の周波数の信号は、
前記第１の周波数の信号と前記第２の周波数の信号とに基づいて周波数変換された相互変換信号と、
前記第２の周波数シンセサイザが、前記第２の周波数の信号を生成する過程で前記第２の電圧制御発振器の出力周波数と前記第１の周波数シンセサイザの出力周波数とを周波数変換して生成した独立変換信号とである
ことを特徴とする請求項２に記載の周波数シンセサイザ。
【請求項４】
前記相互変換信号は、前記第１の周波数シンセサイザから出力される第１の周波数の信号の遅延量と、前記第２の周波数シンセサイザから出力される第２の周波数の信号の遅延量とを同一にして周波数変換されたものであることを特徴とする請求項３に記載の周波数シンセサイザ。
【請求項５】
前記第３の周波数シンセサイザは、前記位相差を比較するための出力周波数を前記第３の電圧制御発振器が正常に動作する範囲で最大限に大きくとることを特徴とする請求項２乃至請求項４のいずれかに記載の周波数シンセサイザ。
【請求項６】
前記第１の周波数シンセサイザは、前記位相差を比較するための出力周波数を前記第１の電圧制御発振器が正常に動作する範囲で最小限に下げることを特徴とする請求項５に記載の周波数シンセサイザ。
【請求項７】
さらに、前記相互変換信号の周波数を高くするためのアップコンバータを備えることを特徴とする請求項２乃至請求項６のいずれかに記載の周波数シンセサイザ。
【請求項８】
さらに、前記相互変換信号の周波数を低くするためのダウンコンバータを備えることを特徴とする請求項２乃至請求項６のいずれかに記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準発振器に位相同期して周波数合成を行う周波数シンセサイザに関し、特に、周波数の安定した基準発振器を用いて低雑音かつ高分解能で周波数合成を行う周波数シンセサイザに関する。
【背景技術】
【０００２】
図８は、従来の周波数シンセサイザの構成を示すブロック図である。図８において、周波数シンセサイザ１０は、電圧可変周波数発振器であるＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１の発振周波数を集積回路３の内部で基準発振器９の周波数に位相ロックさせて動作を行う。集積回路３は、入力されるＶＣＯ１の周波数と基準発振器９の周波数を各々比較周波数まで分周するプログラマブルな可変分周器及び位相比較器を備えた集積回路であり、ＶＣＯ１の周波数と基準発振器９の周波数の位相差を電圧として出力する。そして、集積回路３の出力電圧を帯域フィルタ２に通して所望のループ帯域幅を決め、ＶＣＯ１の周波数を制御する。このような動作によって、周波数シンセサイザ１０は基準発振器９に位相ロックした任意の周波数に収束する。このような周波数シンセサイザ１０を実現するためにはＰＬＬ（Phase Locked Loop）が用いられている。
【０００３】
また、周波数シンセサイザ２０は、ＶＣＯ８の周波数と周波数シンセサイザ１０の出力周波数とを周波数変換器４を用いて所望の周波数に周波数変換し、その出力信号を帯域デュプレクサ５で周波数選択して、出力２よりＶＣＯ８の発振周波数より低い周波数の信号を出力させる。このようなダウンコンバートで得られた帯域デュプレクサ５の出力周波数と基準発振器９の周波数とを集積回路６にて位相検出し、帯域フィルタ７を通してＶＣＯ８の周波数を制御する。以上のような制御によって周波数シンセサイザ２０はＶＣＯ８の発振周波数より低い周波数を用いて基準発振器９に位相ロックさせることができる。従って集積回路６でＶＣＯ８を分周する値（分周比）を減らすことが可能となり、結果的に低位相雑音化を図ることができる。このようにして、周波数シンセサイザ１０と周波数シンセサイザ２０のシンセサイザループ内で周波数変換を行うことによって出力信号を低位相雑音にすることができる。
【０００４】
また、図８に示すように出力周波数の取り出し方にも２種類がある。すなわち、出力１はＶＣＯ８の信号を出力し、出力２は周波数変換後の周波数を帯域デュプレクサ５で分離し、ＶＣＯ８の周波数とＶＣＯ１の周波数の差分周波数信号、またはＶＣＯ８の周波数とＶＣＯ１の周波数の加算周波数信号を出力する。このようにして２種の周波数シンセサイザの周波数と取り出し方を組み合わせることによって、広範囲の周波数において低位相雑音の信号を出力することができる。したがって、このような方式を用いて低位相雑音シンセサイザを実現することができる（例えば、特許文献１参照）。
【０００５】
また、２つの周波数シンセサイザの比較周波数から求まる最大公約数の分解能で出力信号の分解能を得る技術も開示されている。この技術によれば、出力信号の分解能に対して比較周波数を可能な限り上げることができる（例えば、特許文献２参照）。
【特許文献１】特開平５−３１５９５５号公報
【特許文献２】特開平３−２７０５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図８に示すような従来の周波数シンセサイザの組合せ方式では、２つの周波数シンセサイザ（周波数シンセサイザ１０と周波数シンセサイザ２０）の位相雑音が加算されるため、周波数変換する周波数シンセサイザ１０も低位相雑音のものを用意しなければならない。そのため、周波数シンセサイザ１０、周波数シンセサイザ２０ともに分周数を多くすることができない。
【０００７】
図９は、図８に示す周波数シンセサイザによる各部の周波数スペクトラムを示す図であり、横軸に周波数を表わし、縦軸に信号のレベルを表わしている。したがって、図８と図９を用いて、従来の周波数シンセサイザでは分周数を多くすることができない理由を説明する。図９は、一例として、周波数シンセサイザ１０が比較周波数１００ｋＨｚでループ帯域幅１ｋＨｚであり、周波数シンセサイザ２０が比較周波数１ＭＨｚでループ帯域幅１０ｋＨｚである場合の位相雑音スペクトラムを示している。図９（ａ）の（Ａ）点のスペクトラムに示すように、比較周波数が低い周波数シンセサイザ１０はＶＣＯ１の周波数や基準発振器９の分周数が大きくなるためにループ帯域内の位相雑音が分周数の少ない周波数シンセサイザ２０よりも悪くなっている。
【０００８】
一方、図９（ｂ）の（Ｂ）点のスペクトラムに示すように、周波数シンセサイザ２０はＶＣＯ８の周波数や基準発振器９の分周数が小さくなるためループ帯域内位相雑音は図９（ａ）の（Ａ）点のスペクトラムよりも下がっている。つまり、位相ロックループの動作によって図８の（Ｂ）点の位相雑音特性が図９（ｂ）の波形となるように収束するので、周波数シンセサイザ２０におけるＶＣＯ８の出力である（Ｃ）点の位相雑音は図９（ｃ）のようなスペクトラム特性に収束する。つまり、図９（ｃ）の（Ｃ）点のスペクトラムに示すように、周波数シンセサイザ２０におけるＶＣＯ８の出力の位相雑音は、２つの周波数シンセサイザ（つまり、周波数シンセサイザ１０と周波数シンセサイザ２０）の位相雑音が加算されて悪くなる。その結果、ダウンコンバートするための周波数シンセサイザ１０の位相雑音を低くしなければ、図９（ｃ）のように周波数シンセサイザ２０の位相雑音は劣化してしまう。つまり、周波数シンセサイザ１０の位相雑音を低くすることによって周波数シンセサイザ２０の位相雑音の劣化を防止しなければならない。
【０００９】
また、前述の特許文献２の技術は、出力信号の分解能に対して比較周波数を可能な限り上げることができるが、前述したように２つの周波数シンセサイザの位相雑音が加算されてしまう。さらに、同じ分解能を実現する場合でも分解能を上げるために比較周波数を上げると各々のＶＣＯは共に広範囲の可変幅が必要になる。例えば、第１の周波数シンセサイザの周波数を８００ＭＨｚ、第２の周波数シンセサイザの周波数を１０００ＭＨｚとし、出力に１０００ＭＨｚの信号を得る場合において、１２５ｋＨｚの分解能を得るためにはＶＣＯに対して次のような条件が必要となる。
【００１０】
（１）２つの周波数シンセサイザの比較周波数を１２５ｋＨｚと２ＭＨｚとして出力を１２５ｋＨｚで動作させる場合は、第１の周波数シンセサイザは可変幅が２ＭＨｚのＶＣＯを必要とする。
（２）２つの周波数シンセサイザの比較周波数を６２５ｋＨｚと２ＭＨｚとして出力を１２５ｋＨｚ動作させた場合は、第１の周波数シンセサイザは最低でも可変幅が８．７５０ＭＨｚのＶＣＯを必要とする。
【００１１】
つまり、第１の周波数シンセサイザは、上記の（１）、（２）のいずれの条件の場合でも比較周波数を下げることはできても、ＶＣＯに要求される周波数の可変幅が広いために、低位相雑音となるＶＣＯの実現が一層困難となり、結果的に、特許文献２の技術では周波数シンセサイザとして低位相雑音を得ることが困難となる。
【００１２】
本発明はかかる点に鑑みてなされたものであり、より低雑音でより高い周波数の周波数変換をより細かい分解能で実現することが可能な周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の周波数シンセサイザは、複数の単位周波数シンセサイザがループ内で相互に周波数変換を行うことにより、所望の周波数の信号を出力する周波数シンセサイザであって、複数の単位周波数シンセサイザは、それぞれの単位周波数シンセサイザが相殺し合う位相雑音を持つローカル信号で周波数変換を行うような構成を採っている。
【００１４】
また、本発明の周波数シンセサイザは、複数の単位周波数シンセサイザがループ内で相互に周波数変換を行うことにより、所望の周波数の信号を出力する周波数シンセサイザであって、複数の単位周波数シンセサイザは、第１の電圧制御発振器の出力周波数と基準発振器の出力周波数の位相差を比較して第１の周波数の信号を生成する第１の周波数シンセサイザと、第３の電圧制御発振器の出力周波数と基準発振器の出力周波数の位相差を比較して第３の周波数の信号を生成する第３の周波数シンセサイザと、第２の電圧制御発振器の出力周波数、第１の周波数シンセサイザの出力周波数、及び第３の周波数シンセサイザの出力周波数を用いて周波数変換された変換周波数と基準発振器の出力周波数の位相差を比較して第２の周波数の信号を生成する第２の周波数シンセサイザとを備え、第１の周波数シンセサイザ、第２の周波数シンセサイザ、及び第３の周波数シンセサイザは、それぞれ、相殺し合う位相雑音を持つローカル信号で周波数変換を行う構成を採っている。
【００１５】
また、本発明の周波数シンセサイザは、前記発明の構成において、出力される所望の周波数の信号は、第１の周波数の信号と第２の周波数の信号とに基づいて周波数変換された相互変換信号と、第２の周波数シンセサイザが、第２の周波数の信号を生成する過程で第２の電圧制御発振器の出力周波数と第１の周波数シンセサイザの出力周波数とを周波数変換して生成した独立変換信号とである構成を採っている。
【００１６】
また、本発明の周波数シンセサイザは、前記発明の構成において、相互変換信号は、第１の周波数シンセサイザから出力される第１の周波数の信号の遅延量と、第２の周波数シンセサイザから出力される第２の周波数の信号の遅延量とを同一にして周波数変換されたもとなる構成を採っている。
【００１７】
また、本発明の周波数シンセサイザは、前記発明の構成において、第３の周波数シンセサイザは、位相差を比較するための出力周波数を第３の電圧制御発振器が正常に動作する範囲で最大限に大きくとる構成を採っている。
【００１８】
また、本発明の周波数シンセサイザは、前記発明の構成において、第１の周波数シンセサイザは、位相差を比較するための出力周波数を第１の電圧制御発振器が正常に動作する範囲で最小限に下げる構成を採っている。
【００１９】
また、本発明の周波数シンセサイザは、前記発明の構成において、さらに、相互変換信号の周波数を高くするためのアップコンバータを備える構成を採っている。
【００２０】
また、本発明の周波数シンセサイザは、前記発明の構成において、さらに、相互変換信号の周波数を低くするためのダウンコンバータを備える構成を採っている。
【発明の効果】
【００２１】
本発明の周波数シンセサイザによれば、それぞれの単位周波数シンセサイザが、相互に相殺し合う位相雑音を持つローカル信号で周波数変換を行い、所望の周波数の信号を出力している。そのため、より高い周波数の信号を低位相雑音で出力することができる。特に、単位周波数シンセサイザを３個で構成することによって位相雑音をキャンセルする効果を高めることにより、さらに細かい周波数分解能を持つ信号を出力することができる。
【００２２】
また、本発明の周波数シンセサイザによれば、単位周波数シンセサイザを３個で構成する場合、第１の周波数シンセサイザのループ帯域を第２の周波数シンセサイザのループ帯域に対して小さく取ることで、第１の周波数シンセサイザの位相雑音を第２の周波数シンセサイザによって消去することができる。つまり、第２の周波数シンセサイザのループ帯域内では、第１の周波数シンセサイザの位相雑音は第２の周波数シンセサイザ内で消えるように位相制御ループがかかるため、第２の周波数シンセサイザの信号は低位相雑音となる。したがって、比較的低位相雑音である第３の周波数シンセサイザによって周波数変換する前の信号も低位相雑音となり、結果的に、低位相雑音でありかつ高分解能な信号を出力することができる。
【００２３】
また、本発明によれば、周波数シンセサイザを低位相雑音で周波数をアップ／ダウンすることができる周波数コンバータとして応用することができる。このようなアップコンバータやダウンコンバータでは、細かい分解能で周波数変換を行うことができ、かつ、相互の単位周波数シンセサイザ間で位相雑音の影響が現れない低位相雑音の周波数変換を行うことができる。さらに、電圧可変手段によって任意の周波数で校正することもできる。
【発明を実施するための最良の形態】
【００２４】
《発明の概要》
本発明の周波数シンセサイザは、複数の単位周波数シンセサイザがループ内で相互に周波数変換を行うことにより、所望の周波数の出力信号を得るように構成された周波数シンセサイザであって、それぞれの単位周波数シンセサイザが相殺し合う位相雑音を持つローカル信号で周波数変換を行っている。これによって、周波数シンセサイザからより高い周波数の信号を低位相雑音で出力することができる。つまり、複数の単位周波数シンセサイザが相互に位相雑音をキャンセルすることによって低位相雑音の周波数信号を出力している。特に、単位周波数シンセサイザを３個組み合わせることにより、より高い分解能で低位相雑音の周波数信号を出力することができるようにしている。また、アップコンバータやダウンコンバータに応用することにより、広範囲な周波数で低位相雑音の周波数信号を出力することもできる。
【００２５】
以下、図面を参照しながら、本発明における周波数シンセサイザの実施の形態の幾つかを詳細に説明する。なお、各実施の形態に用いる図面において同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。また、周波数シンセサイザの基本的な動作については、周知の内容であるのでその説明は省略する。
【００２６】
《実施の形態１》
図１は、本発明の実施の形態１における周波数シンセサイザの構成を示すブロック図である。図１に示す周波数シンセサイザは、周波数シンセサイザ１００（第１の周波数シンセサイザ）、周波数シンセサイザ２００（第２の周波数シンセサイザ）、及び周波数シンセサイザ３００（第３の周波数シンセサイザ）の３つの周波数シンセサイザによって構成されている。周波数シンセサイザ１００は、ＶＣＯ１１１（第１の電圧制御発振器）の出力周波数と基準発振器１１０の周波数を集積回路１１２で位相検出し、ここで位相検出された信号のループ帯域幅を帯域フィルタ１１３で定めるように構成されている。また、周波数シンセサイザ３００は、ＶＣＯ１２０（第３の電圧制御発振器）の出力周波数と基準発振器１１０の周波数を集積回路１２１で位相検出し、ここで位相検出された信号のループ帯域幅を帯域フィルタ１２２で定めるように構成されている。
【００２７】
さらに、周波数シンセサイザ２００は、ＶＣＯ１１４（第２の電圧制御発振器）の出力周波数と周波数シンセサイザ１００の出力周波数とを用いて周波数変換器１１５で周波数変換した後に帯域フィルタ１１６で周波数帯域を選択し、その出力周波数と周波数シンセサイザ３００の出力周波数とを用いて周波数変換器１１７で周波数変換を行い、そこで得られた周波数と基準発振器１１０の周波数とを集積回路１１８で位相検出し、ここで位相検出された信号のループ帯域幅を帯域フィルタ１１９で定めるように構成されている。
【００２８】
また、周波数シンセサイザ２００の帯域フィルタ１１６で周波数帯域を選択したもうひとつの出力信号（独立変換信号）を出力０とする。さらに、ＶＣＯ１１１の出力信号とＶＣＯ１１４の出力信号にそれぞれ遅延調整器１２５及び遅延調整器１２４を通し、周波数変換器１２３で周波数変換して得られる周波数の出力信号（相互変換信号）を出力１とする。このとき、周波数シンセサイザ３００は、集積回路１２１で比較周波数を可能な限り大きく取ることによって、周波数シンセサイザ１００及び周波数シンセサイザ２００の位相雑音に対して自己の位相雑音を小さく抑えている。または、周波数シンセサイザ３００は、前述の図８のような従来の周波数シンセサイザの構成にして、かつ比較周波数を可能な限り大きく取ることで周波数シンセサイザ１００及び周波数シンセサイザ２００の位相雑音に対して自己の位相雑音を小さく抑えることもできる。
【００２９】
なお、このとき、周波数シンセサイザ１００の集積回路１１２で比較周波数を下げることによってＶＣＯ１１１の出力の周波数分解能を細かくすることができる。また、図１に示す周波数シンセサイザを基本にして、周波数シンセサイザ２００の出力信号を変換する部分をアップコンバータやダウンコンバータにすることもできる。
【００３０】
《実施の形態２》
図２は、本発明の実施の形態２におけるアップコンバータを備えた周波数シンセサイザの構成を示すブロック図である。図２に示す実施の形態２の周波数シンセサイザが図１に示す実施の形態１の周波数シンセサイザと異なるところは、アップコンバータ１４１を備えた点である。アップコンバータ１４１は、周波数変換器１２６、周波数変換器１２７、帯域フィルタ１２８、及び帯域フィルタ１２９を備えた構成となっている。
【００３１】
図２に示す実施の形態２のアップコンバータを用いた周波数シンセサイザの動作は、遅延調整器１２５及び遅延調整器１２４の各々の出力までは図１の周波数シンセサイザと同様である。アップコンバータ１４１は、入力されたＩＦ周波数と周波数シンセサイザ１００の周波数である遅延調整器１２５の出力を周波数変換器１２６で周波数変換し、さらに帯域フィルタ１２８で所望の帯域を周波数選択する。そして、帯域フィルタ１２８で得られた周波数と周波数シンセサイザ２００の出力である遅延調整器１２４の出力周波数を周波数変換器１２７で周波数変換し、さらに帯域フィルタ１２９で所望の帯域を周波数選択してＲＦ周波数を得る。このとき、遅延調整器１２５及び遅延調整器１２４ではＲＦ周波数の出力信号に対して周波数シンセサイザ１００の位相雑音が現れないように、遅延調整器１２５→周波数変換器１２６→帯域フィルタ１２８→周波数変換器１２７のルートの遅延時間と、遅延調整器１２４→周波数変換器１２７のルートの遅延時間が同じになるように調整する。
【００３２】
《実施の形態３》
図３は、本発明の実施の形態３におけるダウンコンバータを備えた周波数シンセサイザの構成を示すブロック図である。図３に示す実施の形態３の周波数シンセサイザが図１に示す実施の形態１の周波数シンセサイザと異なるところは、ダウンコンバータ１４２と電圧可変手段１３１及び電圧可変手段１３２を備えたところである。ダウンコンバータ１４２は、周波数変換器１２６、周波数変換器１２７、帯域フィルタ１２８、及び帯域フィルタ１３０を備えた構成となっている。
【００３３】
図３に示す実施の形態３のダウンコンバータを用いた周波数シンセサイザの動作は、遅延調整器１２５及び遅延調整器１２４の各々の出力までは図１の周波数シンセサイザと同様である。ダウンコンバータ１４２は、入力されたＲＦ周波数と周波数シンセサイザ２００の周波数である遅延調整器１２４の出力周波数を周波数変換器１２７で周波数変換し、さらに帯域フィルタ１２８で所望の帯域を周波数選択する。そして、帯域フィルタ１２８で得られた周波数と周波数シンセサイザ１００の出力である遅延調整器１２５の出力周波数を周波数変換器１２６で周波数変換し、帯域フィルタ１３０で所望の帯域を周波数選択してＩＦ周波数を出力する。
【００３４】
このとき、遅延調整器１２５及び遅延調整器１２４は、ＩＦ周波数の出力信号に周波数シンセサイザ１００の位相雑音が現れないように、遅延調整器１２５→周波数変換器１２６のルートの遅延時間と、遅延調整器１２４→周波数変換器１２７→帯域フィルタ１２８→周波数変換器１２６のルートの遅延時間が同じになるように調整する。このとき、遅延調整器１２５及び遅延調整器１２４を通過周波数に応じて電圧可変手段１３１及び電圧可変手段１３２で制御する。
【００３５】
《実施の形態４》
図４は、本発明の実施の形態４における周波数シンセサイザの構成を示すブロック図である。図４に示す実施の形態４の周波数シンセサイザは、図１に示す実施の形態１の周波数シンセサイザと同じ構成であるが、図４では、周波数変換の具体例として、２７８０ＭＨｚの出力信号を得る周波数シンセサイザの例を示している。
【００３６】
以下、図４を用いて周波数シンセサイザ１００の影響を除く事例について説明するが、まず、周波数変換の動作を説明する。全ての周波数シンセサイザ（周波数シンセサイザ１００，２００，３００）の周波数は、基準発振器１１０の１０ＭＨｚに位相ロックするように構成されている。周波数シンセサイザ１００は、ＶＣＯ１１１の１２８０ＭＨｚの周波数を基準発振器１１０の１０ＭＨｚの周波数に位相ロックする。また、周波数シンセサイザ１００の出力信号は周波数シンセサイザ２００へ送信されると共に遅延調整器１２５へも送信される。
【００３７】
周波数シンセサイザ３００は、ＶＣＯ１２０の２５６０ＭＨｚの周波数を基準発振器１１０の周波数に位相ロックする。また、周波数シンセサイザ３００の出力信号は周波数シンセサイザ２００へ送信される。周波数シンセサイザ２００は、ＶＣＯ１１４の１５００ＭＨｚの周波数を基準発振器１１０の１０ＭＨｚの周波数に位相ロックする。このとき、位相ロックの過程において、まず、周波数シンセサイザ１００の周波数１２８０ＭＨｚとＶＣＯ１１４の周波数１５００ＭＨｚとを周波数変換器１１５で周波数変換し、帯域フィルタ１１６で帯域選択して２７８０ＭＨｚの周波数を出力する。
【００３８】
さらに、帯域フィルタ１１６から出力された周波数２７８０ＭＨｚと周波数シンセサイザ３００の周波数２５６０ＭＨｚとによって周波数変換器１１７で周波数変換して２２０ＭＨｚを出力する。したがって、１５００ＭＨｚの周波数であるＶＣＯ１１４は周波数２２０ＭＨｚで基準発振器１１０と位相ロックすることになる。
【００３９】
一般的には、ＶＣＯ１１１、ＶＣＯ１１４、ＶＣＯ１２０の周波数をそれぞれｆ１、ｆ２、ｆ３とし、図４の（Ｄ）点の周波数をｆＤとすると、（Ｄ）点の周波数は、
ｆＤ＝ｆ１＋ｆ２−ｆ３で表わされる。
また、出力０の周波数は、ｆ１＋ｆ２で表わされる。
【００４０】
周波数特性図を用いてさらに具体的に説明する。図５は、図４に示す周波数シンセサイザによる周波数特性図であり、横軸に周波数を表わし、縦軸に信号減衰（ｄＢ）を表わしている。なお、（ａ）の特性は周波数シンセサイザ１００の周波数特性、（ｂ）の特性は周波数シンセサイザ３００の周波数特性、（ｃ）の特性は周波数シンセサイザ２００の周波数特性、（ｄ）の特性は従来の周波数シンセサイザの周波数特性を示している。
【００４１】
以下、図４を参照しながら図５の周波数特性を説明するが、まず、図５における（ａ）の周波数シンセサイザ１００の特性について説明する。周波数シンセサイザ１００の比較周波数は１０ｋＨｚであってループ帯域幅は１００Ｈｚである。また、ＶＣＯ１１１は１２８０ＭＨｚの狭帯域発振器（ＶＣＸＯ）を使用し、周波数可変幅は±５０ｐｐｍ（±６４ｋＨｚ）である。さらに、ＶＣＯ１１１の分周数は１２８００分周であり、基準発振器１１０の分周数は１０００分周である。また、ループ帯域内（８ｋＨｚ〜１００ｋＨｚ）の位相雑音は−９０ｄＢｃ／Ｈｚであって、ループ帯域外（１００ｋＨｚ以上）はＶＣＸＯの位相雑音カーブにしたがい、１ｋＨｚのオフセットでは−１１５ｄＢｃ／Ｈｚであり、１０ｋＨｚのオフセットでは−１２８ｄＢｃ／Ｈｚとなっている。
【００４２】
次に、図５における（ｂ）の周波数シンセサイザ３００の特性について説明する。周波数シンセサイザ３００の比較周波数は１０ＭＨｚであって、ループ帯域幅は１０ｋＨｚである。ＶＣＯ１２０は２５６０ＭＨｚの狭帯域発振器（ＶＣＸＯ）を使用し、周波数可変幅は±５０ｐｐｍ（±１２８ｋＨｚ）である。ＶＣＯ１２０の分周数は２５６分周であり、ループ帯域内（８０Ｈｚ〜１０ｋＨｚ）の位相雑音は−１２５ｄＢｃ／Ｈｚであり、ループ帯域外（１０ｋＨｚ以上）はＶＣＸＯの位相雑音カーブにしたがって、１ＭＨｚオフセットでは−１４０ｄＢｃ／Ｈｚ、１０ＭＨｚオフセットでは−１４５ｄＢｃ／Ｈｚとなっている。
【００４３】
次に、図５における（ｃ）の周波数シンセサイザ２００の特性について説明する。まず、周波数シンセサイザ２００において、周波数シンセサイザ１００の位相雑音及び周波数シンセサイザ３００の位相雑音を考慮しない場合について説明する。周波数シンセサイザ２００の比較周波数は１００ｋＨｚであってループ帯域幅は１ｋＨｚである。また、周波数シンセサイザ２００のＶＣＯ１１４は１５００ＭＨｚの発振器を使用し、周波数可変幅は±１００ＭＨｚである。さらに、集積回路１１８におけるＶＣＯ１１４の分周数は２２０分周であり、ループ帯域内（５０Ｈｚ〜２ｋＨｚ）の位相雑音は−１０７ｄＢｃ／Ｈｚ、ループ帯域外（２ｋＨｚ以上）はＶＣＯ１１４の位相雑音カーブにしたがっている。
【００４４】
なお、図５（ｂ）の周波数シンセサイザ３００の位相雑音は、図５（ｃ）の周波数シンセサイザ２００の位相雑音に対して低いため、周波数シンセサイザ３００が周波数シンセサイザ２００の位相雑音に与える影響は少ない。そのため、図５（ｂ）の周波数シンセサイザ３００の位相雑音を理想的に考えると、図４の（Ｄ）点と（Ｂ）点は同じ位相雑音であると近似することができる。したがって、周波数シンセサイザ２００で周波数シンセサイザ１００の位相雑音を判断することができる。また、図５（ａ）に示すように、周波数シンセサイザ１００のオフセット周波数が１ｋＨｚ未満の位相雑音の盛り上がり部分は、図５（ｃ）の周波数シンセサイザ２００のループ帯域内に収まっているため、周波数シンセサイザ２００はこの盛り上がり部分を低減するように動作する。
【００４５】
つまり、図４の（Ｄ）点または（Ｂ）点の位相雑音を図５（ｃ）の周波数シンセサイザ２００の特性になるように動作させる。言いかえると、（Ｃ）点すなわち周波数シンセサイザ２００のＶＣＯ１１４の出力周波数と、（Ａ）点すなわち周波数シンセサイザ１００の出力周波数とを周波数変換器１１５で周波数変換して２７８０ＭＨｚを出力したときに、図５（ｃ）の周波数シンセサイザ２００の特性になるように動作させる。すなわち、オフセット周波数が１ｋＨｚ未満においては、周波数シンセサイザ１００の位相雑音の盛り上がり（図５（ａ））が周波数シンセサイザ２００のループ帯域内にあって引き込めるために、周波数シンセサイザ１００の盛り上がりを消すことができる。したって、周波数シンセサイザ２００の出力０は周波数シンセサイザ１００の位相雑音を消した２７８０ＭＨｚの周波数を出力することができる。
【００４６】
次に、出力１の信号も位相雑音を消去できる事例について説明する。周波数シンセサイザ２００の周波数変換器１１５で（Ａ）点と（Ｃ）点との信号内の周波数シンセサイザ１００の位相雑音成分を消去したのと同じ動作を周波数シンセサイザ２００の外部の周波数変換器１２３で行うために、（Ｅ）点と（Ｆ）点との信号内の周波数シンセサイザ１００の位相雑音成分を消去するように遅延調整器１２５及び遅延調整器１２４で遅延量を調整することで、周波数変換器１２３の出力１は出力０と同様に周波数シンセサイザ１００の位相雑音に影響しない信号を出力することができる。
【００４７】
なお、遅延調整器１２５及び遅延調整器１２４は可変容量素子を使用したローパスフィルタで構成し、容量成分を変えることによって遅延量を調整する方法を適用することができる。また、電圧可変手段を用いて遅延調整器１２５及び遅延調整器１２４の遅延量を調整する場合は、可変容量素子にバリキャップを使用することによって電圧可変が可能になるので遅延量を調整することができる。さらに、図３で説明した外部の電圧可変手段１３１及び電圧可変手段１３２を使用して通過周波数毎に調整値を変えることで、遅延調整器１２５及び遅延調整器１２４の遅延量を調整することもできる。
【００４８】
また、周波数シンセサイザ２００の出力０の周波数、及び外部に出力される出力１の周波数は、いずれも、周波数シンセサイザ１００の周波数ｆ１と周波数シンセサイザ２００の周波数ｆ２の和（ｆ１＋ｆ２）であり、周波数シンセサイザ１００及び周波数シンセサイザ２００のステップ数の最大公約数（ここでは１０ｋＨｚ）で動作させることが可能である。さらに、１０ＭＨｚ以上の広範囲に可変する場合は周波数シンセサイザ３００の周波数ｆ３を可変することも可能である。
【００４９】
また、より高い周波数を細かい分解能で出力することもできる。つまり、出力０及び出力１の周波数は、周波数シンセサイザ１００のＶＣＯ１１１及び周波数シンセサイザ２００のＶＣＯ１１４の発振周波数より高い周波数となるが、これは片方の発振器（例えば、ＶＣＯ１１４）の位相雑音のみで実現することができる。一般的に周波数を２倍にすると位相雑音は６ｄＢ上昇するが、本発明の方式では、周波数を１．８５倍にしても位相雑音は変わらなく、かつ分解能を上げることができる。以上説明したように、図４に示す実施の形態４の周波数シンセサイザによれば、１０ｋＨｚという微小ステップを行っても１０ｋＨｚ以内の位相雑音を劣化させることがない。
【００５０】
次に、周波数シンセサイザ１００の分解能を細かく取る事例について説明する。図４に示す実施の形態４の周波数シンセサイザの構成では、図５（ａ）の破線で示した特性からわかるように、周波数シンセサイザ１００の位相雑音は出力に現れないので、可能な限り細かい分解能で可能な限り狭いループ帯域幅にすることで、従来方式では特性（ａ）の盛り上がりがさらに上昇するような細かい周波数分解能を、位相雑音が出力されることなく容易に実現することができる。実施の形態４の周波数シンセサイザは１０ｋＨｚの分解能であったが、例えば、周波数シンセサイザ１００のＶＣＯ１１１の分周比を１２８０００にすることで、図５（ｄ）の従来の周波数シンセサイザの特性のように１ｋＨｚの分解能にすることも可能である。
【００５１】
次に、周波数シンセサイザ３００の分解能を大きく取る事例について説明する。この事例では、周波数シンセサイザ３００のＶＣＯ１２０の位相雑音が低いために、周波数シンセサイザ３００の位相雑音が周波数シンセサイザ２００に影響する量（つまり、１ｋＨｚ点で２０ｄＢ）は無視している。しかし、低コストなＶＣＯを使用したい場合などにおいては、ＶＣＯ１２０の位相雑音が大きくなって周波数シンセサイザ２００に影響する。この場合は、周波数シンセサイザ３００の影響がさらに少なくなるように周波数シンセサイザ３００の比較周波数を可能な限り上げることで、周波数シンセサイザ２００に影響する周波数シンセサイザ３００の位相雑音をより低減することができる。また、この周波数シンセサイザ３００は比較周波数を大きく取れるので、前述の図８に示したような従来の周波数シンセサイザに適応することで容易に位相雑音の低減ができ、周波数シンセサイザ２００に影響する周波数シンセサイザ３００の位相雑音をより低減することもできる。
【００５２】
《実施の形態５》
図６は、本発明の実施の形態５における周波数シンセサイザの構成を示すブロック図である。図６に示す実施の形態５の周波数シンセサイザは、図２に示す実施の形態２のアップコンバータを備えた周波数シンセサイザと同じ構成であるが、図６では、周波数変換の具体例として、２８８０ＭＨｚの出力信号を得る周波数シンセサイザの例を示している。したがって、図６に示す実施の形態５ではアップコンバータの事例について説明する。
【００５３】
図６のアップコンバータを備えた周波数シンセサイザは、図４の周波数シンセサイザの構成を基本にして、周波数シンセサイザ２００の出力信号を変換する部分をアップコンバータ１４１にしたものである。図６において、遅延調整器１２５及び遅延調整器１２４のそれぞれの出力までの動作は図４の実施の形態４と同様である。アップコンバータ１４１は、入力されたＩＦ周波数１００ＭＨｚと周波数シンセサイザ１００の周波数である遅延調整器１２５の出力周波数１２８０ＭＨｚを周波数変換器１２６で周波数変換して１３８０ＭＨｚを出力し、帯域フィルタ１２８によって所望の周波数帯域の周波数１３８０ＭＨｚを周波数選択する。
【００５４】
そして、帯域フィルタ１２８で得られた周波数１３８０ＭＨｚと周波数シンセサイザ２００の出力信号を遅延調整器１２４に通した周波数１５００ＭＨｚを周波数変換器１２７で周波数変換してＲＦ周波数２８８０ＭＨｚを出力する。このとき、遅延調整器１２５及び遅延調整器１２４では、遅延調整器１２５→周波数変換器１２６→帯域フィルタ１２８→周波数変換器１２７の間の遅延時間と、遅延調整器１２４→周波数変換器１２７の間の遅延時間とを同一になるように調整する。このような調整をすることによって、周波数変換器１１５で周波数シンセサイザ１００の位相雑音が打ち消し合うことと等価な動作を周波数変換器１２７で行うことができる。その結果、ＲＦ周波数２８８０ＭＨｚの出力信号に周波数シンセサイザ１００の位相雑音が現れなくなる。
【００５５】
このとき、帯域フィルタ１２８は通過信号の帯域幅内で同一遅延量となるような帯域内群遅延を平坦にするフィルタを要する。しかしながら、この帯域フィルタ１２８で周波数変換時の妨害波を全て除去する必要はなく、遅延量の平坦性を求められない周波数変換器１２７の出力で帯域フィルタ１２９を用いて、再度、妨害波の除去を行う。
【００５６】
《実施の形態６》
図７は、本発明の実施の形態６における周波数シンセサイザの構成を示すブロック図である。図７に示す実施の形態６の周波数シンセサイザは、図３に示す実施の形態３のダウンコンバータを備えた周波数シンセサイザと同じ構成であるが、図７では、周波数変換の具体例として、１００ＭＨｚの出力信号を得る周波数シンセサイザの例を示している。したがって、実施の形態６ではダウンコンバータの事例について説明する。
【００５７】
図７のダウンコンバータ１４２を備えた周波数シンセサイザは、図４の周波数シンセサイザの構成を基本にして、周波数シンセサイザ２００の出力信号を変換する部分をダウンコンバータ１４２にしたものである。図７において、遅延調整器１２５及び遅延調整器１２４のそれぞれの出力までの動作は図４の実施の形態４と同様である。ダウンコンバータ１４２は、入力された２８８０ＭＨｚのＲＦ周波数と周波数シンセサイザ２００の周波数である遅延調整器１２４の出力周波数１５００ＭＨｚを周波数変換器１２７で周波数変換し、帯域フィルタ１２８で所望の帯域を周波数選択する。そして、帯域フィルタ１２８で得られた１３８０ＭＨｚの周波数と周波数シンセサイザ１００の出力である遅延調整器１２５の出力周波数１２８０ＭＨｚを周波数変換器１２６で周波数変換し、１００ＭＨｚのＩＦ周波数を出力する。
【００５８】
このとき、遅延調整器１２５及び遅延調整器１２４では、１００ＭＨｚのＩＦ周波数の出力信号に周波数シンセサイザ１００の位相雑音が現れないように、遅延調整器１２５→周波数変換器１２６の間の遅延時間と、遅延調整器１２４→周波数変換器１２７→帯域フィルタ１２８→周波数変換器１２６の間の遅延時間とを同一にするように調整する。
【００５９】
《発明の考察》
以上説明したように、本発明の周波数シンセサイザは次に述べるような種々の効果がある。第１の効果は、図４に示す周波数シンセサイザにおいて、周波数シンセサイザ２００の出力０の信号は周波数シンセサイザ１００の位相雑音を消去することができることである。すなわち、周波数シンセサイザ１００のループ帯域を周波数シンセサイザ２００のループ帯域に対して小さく取ることで、周波数シンセサイザ１００の位相雑音は周波数シンセサイザ２００で消去することができる。つまり、周波数シンセサイザ２００のループ帯域内では、周波数シンセサイザ１００の位相雑音は周波数シンセサイザ２００内で消えるように位相制御ループがかかるため、周波数シンセサイザ２００の（Ｄ）点が低位相雑音となる。したがって、比較的低位相雑音である周波数シンセサイザ３００で周波数変換する前の（Ｂ）点も低位相雑音であり、出力０の点を出力信号に使用すると周波数シンセサイザ１００の分解能で周波数シンセサイザ１００の位相雑音の影響が現れなくなり、結果的に、低位相雑音で高い周波数を得ることができる。
【００６０】
第２の効果は、図４に示す周波数シンセサイザの出力端である出力１の信号の位相雑音を消去することができることである。すなわち、周波数シンセサイザ２００の周波数変換器１１５と同様に、ＶＣＯ１１４の出力周波数と周波数シンセサイザ１００の出力周波数を周波数変換器１２３で周波数変換して得られる周波数は、遅延調整器１２５及び遅延調整器１２４で調整することで、周波数シンセサイザ１００の位相雑音成分を打ち消し合うように調整することができる。その結果、周波数シンセサイザ２００の外部にある周波数変換器１２３で低位相雑音かつ周波数高分解能の出力１を得ることができる。
【００６１】
第３の効果は、周波数シンセサイザ３００は容易に低雑音化をすることができるので出力には影響しない点である。すなわち、周波数シンセサイザ３００は、周波数シンセサイザ１００及び周波数シンセサイザ２００に比べて十分に高い比較周波数を持つことが可能であるので、少ない分周数にすることができるため低位相雑音が得られる。
【００６２】
第４の効果は、より高い周波数を細かい分解能で得ることができる点である。すなわち、図４の出力０及び出力１は、周波数シンセサイザ２００のＶＣＯ１１４の発振周波数より高い周波数が得られるが、周波数シンセサイザ２００の出力と同等の位相雑音を維持することができる。
【００６３】
第５の効果は、周波数シンセサイザをアップ／ダウンの周波数コンバータとして応用することができる点である。すなわち、図４において出力を形成する系である周波数変換器１２３、遅延調整器１２４、及び遅延調整器１２５は、図６、図７に示すように、遅延調整器１２４、遅延調整器１２５、周波数変換器１２６、周波数変換器１２７、及び帯域フィルタ１２８を用いて、アップコンバータやダウンコンバータに容易に変換することができる。したがって、低位相雑音のアップコンバータやダウンコンバータを実現することができる。このようなアップコンバータやダウンコンバータでは、周波数シンセサイザ１００で設定できる細かい分解能の周波数変換を行うことができ、かつ、周波数シンセサイザ１００の位相雑音の影響が現れない低位相雑音の周波数変換を行うことができる。
【００６４】
第６の効果は、電圧可変手段によって任意の周波数で校正することができる点である。例えば、図３の周波数シンセサイザの場合は、ＶＣＯ１１１、ＶＣＯ１１４、ＶＣＯ１２０の周波数を変えたときに、ＩＦ周波数の出力信号を得る系の遅延が変わる場合や、遅延調整器１２５及び遅延調整器１２４に周波数特性がある場合があれば、各ＶＣＯの周波数の組み合わせごとに、外部メモリなどによって予め記憶してある調整値によって、電圧可変手段１３１及び電圧可変手段１３２で遅延調整器１２５及び遅延調整器１２４の遅延量を設定する。これによって、周波数を変えても周波数シンセサイザ１００の位相雑音がダウンコンバータ１４２の出力に現れないようにすることができる。
【産業上の利用可能性】
【００６５】
以上説明したように、本発明に係る周波数シンセサイザは簡単な回路構成で低位相雑音かつ高分解能は周波数の信号を生成することができるので、各種の通信機器などに有効に利用することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１における周波数シンセサイザの構成を示すブロック図
【図２】本発明の実施の形態２におけるアップコンバータを備えた周波数シンセサイザの構成を示すブロック図
【図３】本発明の実施の形態３におけるダウンコンバータを備えた周波数シンセサイザの構成を示すブロック図
【図４】本発明の実施の形態４における周波数シンセサイザの構成を示すブロック図
【図５】図４に示す周波数シンセサイザによる周波数特性図
【図６】本発明の実施の形態５における周波数シンセサイザの構成を示すブロック図
【図７】本発明の実施の形態６における周波数シンセサイザの構成を示すブロック図
【図８】従来の周波数シンセサイザの構成を示すブロック図
【図９】図８に示す周波数シンセサイザによる各部の周波数スペクトラムを示す図
【符号の説明】
【００６７】
１００，２００，３００  周波数シンセサイザ
１１０  基準発振器
１１１，１１４，１２０  ＶＣＯ（電圧制御発振器）
１１２，１１８，１２１  集積回路
１１３，１１６，１１９，１２２，１２８，１２９，１３０  帯域フィルタ
１１５，１１７，１２３，１２６，１２７  周波数変換器
１２４，１２５  遅延調整器
１３１，１３２  電圧可変手段
１４１  アップコンバータ
１４２  ダウンコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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