(57)【要約】【課題】抵抗分割の回路の占有面積を小さくできると共に消費電力を低減でき、特性が異なる正極性駆動時と負極性駆動時の夫々に最適な階調表示電圧が得られる階調表示基準電圧発生回路およびそれを用いた液晶駆動装置を提供する。【解決手段】正極性駆動時に第１基準電圧生成部ＬＤＨの第１ラダー抵抗回路の正極性用抵抗ＲＨ０〜ＲＨ６４により生成された第１基準電圧ＶＨ０〜ＶＨ６３を基準電圧出力端子Ｔ０〜Ｔ６３から夫々出力する。一方、負極性駆動時に第２基準電圧生成部ＬＤＬの第２ラダー抵抗回路の正極性用抵抗ＲＬ０〜ＲＬ６４により生成された第２基準電圧ＶＬ０〜ＶＬ６３を基準電圧出力端子Ｔ０〜Ｔ６３から夫々出力する。上記正極性用抵抗ＲＨ０〜ＲＨ６４の抵抗比と負極性用抵抗ＲＬ０〜ＲＬ６４の抵抗比が異なる。【選択図】図３
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【特許請求の範囲】
【請求項１】
表示データをデジタル‐アナログ変換するときに用いる階調表示用の基準電圧を生成する階調表示基準電圧発生回路において、
表示を行う対象物の基準電位に対して、正極性駆動用の複数の第１基準電圧を生成する第１基準電圧生成部と、
上記第１基準電圧生成部により生成された上記複数の第１基準電圧とは極性が逆の負極性駆動用の複数の第２基準電圧を生成する第２基準電圧生成部と、
正極性駆動時に上記第１基準電圧生成部からの上記複数の第１基準電圧を出力する一方、負極性駆動時に上記第２基準電圧生成部からの上記複数の第２基準電圧を出力するための複数の基準電圧出力と
を備え、
上記第１基準電圧生成部は、複数の第１抵抗素子が直列に接続され、その複数の第１抵抗素子による抵抗分割により上記複数の第１基準電圧を生成する第１ラダー抵抗回路を有し、
上記第２基準電圧生成部は、複数の第２抵抗素子が直列に接続され、その複数の第２抵抗素子による抵抗分割により上記複数の第２基準電圧を生成する第２ラダー抵抗回路を有することを特徴とする階調表示基準電圧発生回路。
【請求項２】
請求項１に記載の階調表示基準電圧発生回路において、
上記第１ラダー抵抗回路の上記複数の第１抵抗素子の抵抗比と、上記第２ラダー抵抗回路の上記複数の第２抵抗素子の抵抗比とが異なることを特徴とする階調表示基準電圧発生回路。
【請求項３】
請求項１または２に記載の階調表示基準電圧発生回路において、
上記第１基準電圧生成部の上記第１ラダー抵抗回路の両端に接続された電源を切り離すための第１電源切り離し部と、
上記第２基準電圧生成部の上記第２ラダー抵抗回路の両端に接続された電源を切り離すための第２電源切り離し部と
を備えたことを特徴とする階調表示基準電圧発生回路。
【請求項４】
請求項３に記載の階調表示基準電圧発生回路において、
正極性駆動と負極性駆動との切り替え時に所定の切り離し期間、上記第１電源切り離し部により上記第１基準電圧生成部の上記第１ラダー抵抗回路の両端に接続された電源を切り離すと共に、上記第２電源切り離し部により上記第２基準電圧生成部の上記第２ラダー抵抗回路の両端に接続された電源を切り離すことを特徴とする階調表示基準電圧発生回路。
【請求項５】
請求項１または２に記載の階調表示基準電圧発生回路において、
上記第１基準電圧生成部の上記複数の第１基準電圧を出力するための複数の第１出力と上記複数の基準電圧出力とを切り離すための第１出力切り離し部と、
上記第２基準電圧生成部の上記複数の第２基準電圧を出力するための複数の第２出力と上記複数の基準電圧出力とを切り離すための第２出力切り離し部と
を備えたことを特徴とする階調表示基準電圧発生回路。
【請求項６】
請求項５に記載の階調表示基準電圧発生回路において、
正極性駆動と負極性駆動との切り替え時に所定の切り離し期間、上記第１出力切り離し部により上記第１基準電圧生成部の上記複数の第１出力と上記複数の基準電圧出力とを切り離すと共に、上記第２出力切り離し部により上記第２基準電圧生成部の上記複数の第２出力と上記複数の基準電圧出力とを切り離すことを特徴とする階調表示基準電圧発生回路。
【請求項７】
請求項１乃至６のいずれか１つに記載の階調表示基準電圧発生回路において、
正極性駆動と負極性駆動との切り替え時に所定の短絡期間、上記複数の基準電圧出力の互いに隣接する出力間を夫々短絡する短絡部を備えたことを特徴とする階調表示基準電圧発生回路。
【請求項８】
請求項１乃至７のいずれか１つに記載の階調表示基準電圧発生回路を用いたことを特徴とする液晶駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、階調表示基準電圧発生回路および液晶駆動装置に関し、特に、ライン反転方式にて液晶表示装置に用いられる階調表示基準電圧発生回路およびそれを用いた液晶駆動装置に関する。
【背景技術】
【０００２】
従来、階調表示基準電圧発生回路としては、アクティブマトリックス方式の液晶表示装置において抵抗分割により得られた中間電圧を液晶駆動に用いたものがある(例えば、特許第３４７２４７３号(特許文献１)参照)。
【０００３】
上記階調表示基準電圧発生回路では、抵抗分割用の抵抗にγ補正と呼ばれる抵抗比を持たせており、この抵抗比の比率に応じて液晶材料の光学特性を補正し、より自然な階調表示を実現している。
【０００４】
以下に、上記階調表示基準電圧発生回路を備えた液晶表示装置の構成と、その液晶表示装置におけるＴＦＴ(薄膜トランジスタ)方式の液晶パネルの構成と、その液晶駆動波形、および、そのソースドライバの構成について説明する。
【０００５】
図６は、従来のアクティブマトリックス方式の代表例であるＴＦＴ(薄膜トランジスタ)方式の液晶表示装置のブロック構成を示している。この液晶表示装置は、液晶表示部とそれを駆動する液晶駆動回路(液晶駆動部)とに分かれる。上記液晶表示部は、ＴＦＴ方式の液晶パネル１０１を有している。そして、液晶パネル１０１内には、液晶表示素子(図示せず)と、後に詳述する対向電極(共通電極)１０２とを設けている。
【０００６】
一方、上記液晶駆動回路には、ＩＣ(集積回路)からなるソースドライバ部１０３およびゲートドライバ部１０４と、コントローラ１０５と、液晶駆動電源１０６が搭載されている。そして、コントローラ１０５は、ソースドライバ部１０３に表示データＤおよび制御信号Ｓ１を入力する一方、ゲートドライバ部１０４には制御信号Ｓ２を入力する。また、ソースドライバ部１０３およびゲートドライバ部１０４に水平同期信号(図示せず)を入力する。
【０００７】
上記構成の液晶表示装置において、外部から入力された表示データは、コントローラ１０５を介してデジタル信号である表示データＤとしてソースドライバ部１０３に入力される。そうすると、ソースドライバ部１０３は、入力された表示データＤを時分割して第１ソースドライバＳＤ１１〜第ｎソースドライバＳＤ１nにラッチし、その後、水平同期信号に同期してＤ／Ａ(デジタル／アナログ)変換する。そして、時分割された表示データＤをＤ／Ａ変換して得られた階調表示用のアナログ電圧(以下、階調表示電圧と言う)を、ソース信号ライン(図示せず)を介して、液晶パネル１０１内の対応する液晶表示素子に出力する。
【０００８】
図７は、図６に示す液晶パネル１０１の構成を示している。この液晶パネル１０１には、画素電極１１１と、画素容量１１２と、画素電極１１１への電圧印加をオンオフ制御するＴＦＴ１１３と、ソース信号ライン１１４と、ゲート信号ライン１１５と、対向電極１１６(図６に示す対向電極１０２に相当)を設けている。ここで、画素電極１１１,画素容量１１２およびＴＦＴ１１３によって１画素分の液晶表示素子Ａが構成される。
【０００９】
上記ソース信号ライン１１４には、図６におけるソースドライバ部１０３から、表示対象画素の明るさに応じた上記階調表示電圧が与えられる。一方、ゲート信号ライン１１５には、ゲートドライバ部１０４から、列方向に並んだＴＦＴ１１３を順次オンするような走査信号が与えられる。そして、オン状態のＴＦＴ１１３を介して、上記ＴＦＴ１１３のドレインに接続された画素電極１１１にソース信号ライン１１４の階調表示電圧が印加され、上記対向電極１１６との間の画素容量１１２に蓄積される。こうして、液晶の光透過率が上記階調表示電圧に応じて変化されて、画素表示が行われるのである。
【００１０】
図８および図９に液晶駆動波形の一例を示している(ここでは、画素容量へ電荷を蓄積し表示を行うことを説明するため、対向電極の電圧は一定の場合を図示する、後述の対向電極の極性を反転させるライン反転方式とは、波形が異なるが、表示原理は同じである)。図８,図９において、１２１,１２５はソースドライバ部１０３(図６に示す)の駆動波形であり、１２２,１２６はゲートドライバ部１０４の駆動波形である。また、１２３,１２７は対向電極１１６の電位であり、１２４,１２８は画素電極１１１の電圧波形である。ここで、液晶材料に印加される電圧は、画素電極１１１と対向電極１１６との電位差であり、図中においては斜線で示している。
【００１１】
例えば、図８の場合は、上記ゲートドライバ部１０４(図６に示す)の駆動波形１２２のレベルが「ハイレベル」の期間だけＴＦＴ１１３(図７に示す)がオンし、ソースドライバ部１０３(図６に示す)の駆動波形１２１と対向電極１１６の電位１２３との差の電圧が画素電極１１１に印加される。その後、ゲートドライバ部１０４の駆動波形１２２のレベルは「ローレベル」となり、ＴＦＴ１１３はオフ状態となる。その場合に、画素には画素容量１１２が存在するために、上述の電圧が維持される。
【００１２】
図９の場合も同様である。ただし、図８と図９とは液晶材料に印加される電圧が異なる場合を示しており、図８の場合は、図９の場合と比べて印加電圧が高くなっている。このように、液晶材料に印加する電圧をアナログ電圧として変化させることによって、液晶の光透過率をアナログ的に変え、多階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加されるアナログ電圧の選択肢の数によって決定される。
【００１３】
図１０は、図６に示す第１〜第ｎソースドライバＳＤ１１〜ＳＤ１nのうちの１つのブロック図を示している。入力されたデジタル信号の表示データＤは、Ｒ(赤),Ｇ(緑),Ｂ(青)の表示データ(ＤＲ,ＤＧ,ＤＢ)を有している。そして、この表示データＤは、一旦入力ラッチ回路１３１にラッチされた後、コントローラ１０５(図６に示す)から制御信号Ｓ１(スタートパルスＳＰおよびクロックＣＫ)によってシフトするシフトレジスタ１３２の動作に合わせて、時分割によってサンプリングメモリ１３３に記憶される。その後、コントローラ１０５からの水平同期信号(図示せず)に基づいてホールドメモリ１３４に一括転送される。なお、Ｓはカスケード出力である。
【００１４】
図１０に示す階調表示基準電圧発生回路１３９は、外部基準電圧発生回路(図６における液晶駆動電源１０６に相当)から供給される電圧ＶＲに基づいて、各レベルの基準電圧を発生する。ホールドメモリ１３４のデータは、レベルシフタ回路１３５を介してＤ／Ａ変換回路(デジタル・アナログ変換回路) １３６に送出され、階調表示基準電圧発生回路１３９からの各レベルの基準電圧に基づいてアナログ電圧に変換される。そして、出力回路１３７によって、液晶駆動電圧出力端子１３８から、上記階調表示電圧として、各液晶表示素子Ａ(図７に示す)のソース信号ライン１１４に出力されるのである。すなわち、上記基準電圧のレベル数が上記表示可能な階調数となるのである。
【００１５】
図１１に、上述のような複数の基準電圧を発生して中間電圧を生成する階調表示基準電圧発生回路１３９の構成を示している。なお、図１１における階調表示基準電圧発生回路１３９は、６４通りの基準電圧を発生するようにしている。
【００１６】
この階調表示基準電圧発生回路１３９は、Ｖ０,Ｖ８,Ｖ１６,Ｖ２４,Ｖ３２,Ｖ４０,Ｖ４８,Ｖ５６およびＶ６３で表わされる９個の中間調電圧入力端子と、γ補正のための抵抗比を持たせた抵抗素子Ｒ０〜Ｒ７と、各抵抗素子Ｒ０〜Ｒ７の両端間に直列に８個ずつ接続された合計６４個の抵抗(図示せず)で構成されている。このように、γ補正と呼ばれる抵抗比をソースドライバ部１０３に内蔵し、上記階調表示電圧に変換するための液晶駆動出力電圧に折れ線特性を持たせるようにしている。したがって、上記抵抗比の比率により液晶材料の光学特性を補正することによって、液晶材料の光学特性に合わせた自然な階調表示を行うことができる。なお、従来の階調表示基準電圧発生回路１３９における液晶駆動出力電圧の特性例を図１２に示している。図１２において、横軸は階調表示データ(デジタル入力)を表し、縦軸は液晶駆動出力電圧(アナログ電圧)を表している。
【００１７】
ところで、液晶表示を行う場合、液晶の焼きつき防止のため、交流化駆動を行う必要がある。ＴＦＴ液晶の駆動の交流化の方法は、主に、ライン反転方式と、ドット反転方式が行われている。
【００１８】
前者のライン反転方式は、液晶表示の１ラインを同じ極性の電圧で駆動し、次ラインを前ラインとは逆の極性で駆動するものである。後者のドット反転方式は、液晶の隣り合う絵素毎に駆動電圧の極性を変更する方式である。このライン反転方式は、駆動ライン毎に対向電極(液晶画素の共通電極)の極性を反転させることにより、液晶ドライバの駆動電圧を５Ｖ程度にすることができる。
【００１９】
一方、後者のドット反転方式は、ソースドライバの出力毎で極性を変化させる必要があるため、プラスマイナス５Ｖ(合計１０Ｖ)程度の電圧を必要とする。
【００２０】
上記ドット反転方式は、上述のように電圧が高い分、消費電流も多く、電流の低減方法が色々提案されている。例えば、特開平８−２６３０１３号公報(特許文献２)ではライン毎にソースドライバの出力極性が反転し、なおかつ、隣接端子との極性が異なることを利用し、極性が変化する場合、出力端子間をショートし、出力端子につながる負荷の電荷を中和し、負荷に逆極性の電圧を印加するときの電流を抑える方法が記載されている。また、特開平８−２７２３３９号公報(特許文献３)では、極性反転時に一旦出力をグランドレベルにし、消費電流を抑える方法が記載されている。
【００２１】
これに対して、ライン反転方式は、電圧が低い分だけ消費電流が少ない利点がある上に、上記ドット反転のように出力端子間で極性が異なることがないため、ドット反転のように極性反転時に隣り合った出力端子をショートしたり、極性反転の間に出力端子をＧＮＤレベルにしたりする必要がない。
【００２２】
上記ライン反転方式で液晶を駆動する場合、ライン毎に液晶駆動電圧の極性反転を行う必要がある。液晶駆動電圧を抵抗分割により各階調の電圧を作成し、抵抗分割の両端の電圧を切り替えるか、または、階調選択信号のデータを反転させることによって極性反転を行っている。このような方法で極性反転を行うには、ガンマ特性が極性反転前後でほぼ等しい必要がある。
【００２３】
そこで、極性反転用に液晶駆動電圧作成の回路を２系統集積し、各極性で使用する抵抗分割回路を分ける階調表示基準電圧発生回路が考えられる。なお、この極性反転用に液晶駆動電圧作成の回路を２系統用いる階調表示基準電圧発生回路は、この発明を理解しやすくするために説明するものであって、公知技術ではなく、従来技術ではない。
【００２４】
しかしながら、抵抗分割を行う抵抗材はある程度幅を持って設計しないと、製造ばらつきにより抵抗値がばらついてしまう。貫通電流を抑えるためには、抵抗値を大きくする必要があるが、ばらつきを考慮し抵抗体の幅を確保しようとすると、抵抗体の長さを長くする必要があり、占有面積が多くなる。
【００２５】
よって、ばらつき精度と占有面積を考慮すると、抵抗値を大きくすることができず、抵抗分割回路を２系統にすると、抵抗分割回路に流れる貫通電流も２倍になる。
【００２６】
また、抵抗分割回路で作成された階調表示電圧は、各出力に設置されるＤ／Ａ(デジタル／アナログ)コンバータまで配線されるため、出力数や階調数が多くなると、配線の面積も大きくなり、配線の寄生容量も多くなる。このため、極性切り替えによる消費電流が増えて、ライン反転駆動を採用するメリットがなくなってしまうという問題がある。
【００２７】
また、階調表示電圧を作成する回路が１系統しかない階調表示基準電圧発生回路では、正極性と負極性とでパネルのγ特性が異なった場合、極性反転毎に階調表示電圧の出力電圧を補正するか、または、正極性,負極性双方で表示に問題のないレベルに調整しておく必要がある。このため、図１１に示すように中間電圧(Ｖ０,Ｖ８,Ｖ１６,Ｖ２４,Ｖ３２,Ｖ４０,Ｖ４８,Ｖ５６およびＶ６３)を複数設けて外部より補正電圧を入力し、γ特性に合った電圧に補正する必要がある。
【特許文献１】特許第３４７２４７３号
【特許文献２】特開平８−２６３０１３号公報
【特許文献３】特開平８−２７２３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
そこで、この発明の目的は、抵抗分割の回路の占有面積を小さくできると共に消費電力を低減でき、特性が異なる正極性駆動時と負極性駆動時の夫々に最適な階調表示電圧が得られる階調表示基準電圧発生回路およびそれを用いた液晶駆動装置を提供することにある。
【課題を解決するための手段】
【００２９】
上記目的を達成するため、この発明の階調表示基準電圧発生回路は、
表示データをデジタル‐アナログ変換するときに用いる階調表示用の基準電圧を生成する階調表示基準電圧発生回路において、
表示を行う対象物の基準電位に対して、正極性駆動用の複数の第１基準電圧を生成する第１基準電圧生成部と、
上記第１基準電圧生成部により生成された上記複数の第１基準電圧とは極性が逆の負極性駆動用の複数の第２基準電圧を生成する第２基準電圧生成部と、
正極性駆動時に上記第１基準電圧生成部からの上記複数の第１基準電圧を出力する一方、負極性駆動時に上記第２基準電圧生成部からの上記複数の第２基準電圧を出力するための複数の基準電圧出力と
を備え、
上記第１基準電圧生成部は、複数の第１抵抗素子が直列に接続され、その複数の第１抵抗素子による抵抗分割により上記複数の第１基準電圧を生成する第１ラダー抵抗回路を有し、
上記第２基準電圧生成部は、複数の第２抵抗素子が直列に接続され、その複数の第２抵抗素子による抵抗分割により上記複数の第２基準電圧を生成する第２ラダー抵抗回路を有することを特徴とする。ここで、「表示を行う対象物の基準電位」とは、例えば液晶表示素子の対向電極(共通電極)の電位である。
【００３０】
上記構成の階調表示基準電圧発生回路によれば、上記第１基準電圧生成部の第１ラダー抵抗回路の複数の第１抵抗素子による抵抗分割により生成された複数の第１基準電圧を、正極性駆動時に複数の基準電圧出力から出力する一方、上記第２基準電圧生成部の第２ラダー抵抗回路の複数の第２抵抗素子による抵抗分割により生成された複数の第２基準電圧を、負極性駆動時に複数の基準電圧出力から出力する。このように、極性反転用に液晶駆動電圧作成のための基準電圧生成部を２系統設けて、一方の極性駆動時に他方の必要のない系統の基準電圧生成部の動作を停止させることにより、特性の異なる正極性と負極性夫々に対応した基準電圧を出力可能とすると共に、消費電流を低減できる。したがって、抵抗分割の回路の占有面積を小さくできると共に消費電力を低減でき、さらに、極性反転駆動する階調表示基準電圧発生回路において負極性時と正極性時でγ特性が異なっても、極性反転毎に階調表示電圧を補正したり両極性で問題のないレベルに調整したりすることなく、正極性,負極性夫々に最適な階調表示電圧を得ることができる。また、正極性駆動用と負極性駆動用の２つの基準電圧生成用の第１,第２ラダー抵抗回路を有するため、正極性および負極性各々の特性に階調表示電圧を正確に合わせることができる。また、中間電圧を入力して中間電圧の出力特性を補正する必要がなくなるため、中間電圧用の基準電源回路や入力端子も不要となる。
【００３１】
また、一実施形態の階調表示基準電圧発生回路は、上記第１ラダー抵抗回路の上記複数の第１抵抗素子の抵抗比と、上記第２ラダー抵抗回路の上記複数の第２抵抗素子の抵抗比とが異なることを特徴とする。
【００３２】
上記実施形態の階調表示基準電圧発生回路によれば、上記第１ラダー抵抗回路の上記複数の第１抵抗素子の抵抗比と、上記第２ラダー抵抗回路の上記複数の第２抵抗素子の抵抗比とが異なることによって、正極性駆動時と負極性駆動時の夫々のγ特性に応じた最適な階調表示電圧を得ることができる。
【００３３】
また、一実施形態の階調表示基準電圧発生回路は、
上記第１基準電圧生成部の上記第１ラダー抵抗回路の両端に接続された電源を切り離すための第１電源切り離し部と、
上記第２基準電圧生成部の上記第２ラダー抵抗回路の両端に接続された電源を切り離すための第２電源切り離し部と
を備えたことを特徴とする。
【００３４】
上記実施形態の階調表示基準電圧発生回路によれば、上記第１基準電圧生成部の第１ラダー抵抗回路の両端に接続された電源を第１電源切り離し部により切り離し、上記第２基準電圧生成部の第２ラダー抵抗回路の両端に接続された電源を第２電源切り離し部により切り離すことによって、貫通電流を削減して消費電力を低減できる。
【００３５】
また、一実施形態の階調表示基準電圧発生回路は、正極性駆動と負極性駆動との切り替え時に所定の切り離し期間、上記第１電源切り離し部により上記第１基準電圧生成部の上記第１ラダー抵抗回路の両端に接続された電源を切り離すと共に、上記第２電源切り離し部により上記第２基準電圧生成部の上記第２ラダー抵抗回路の両端に接続された電源を切り離すことを特徴とする。
【００３６】
上記実施形態の階調表示基準電圧発生回路によれば、正極性駆動と負極性駆動との切り替え時に所定の切り離し期間、上記第１基準電圧生成部の第１ラダー抵抗回路の両端に接続された電源を第１電源切り離し部により切り離し、上記第２基準電圧生成部の第２ラダー抵抗回路の両端に接続された電源を第２電源切り離し部により切り離すことによって、貫通電流を削減して消費電力を低減できる。
【００３７】
また、一実施形態の階調表示基準電圧発生回路は、
上記第１基準電圧生成部の上記複数の第１基準電圧を出力するための複数の第１出力と上記複数の基準電圧出力とを切り離すための第１出力切り離し部と、
上記第２基準電圧生成部の上記複数の第２基準電圧を出力するための複数の第２出力と上記複数の基準電圧出力とを切り離すための第２出力切り離し部と
を備えたことを特徴とする。
【００３８】
上記実施形態の階調表示基準電圧発生回路によれば、上記第１基準電圧生成部の上記複数の第１基準電圧を出力するための複数の第１出力と上記複数の基準電圧出力とを第１出力切り離し部により切り離し、上記第２基準電圧生成部の上記複数の第２基準電圧を出力するための複数の第２出力と上記複数の基準電圧出力とを第２出力切り離し部により切り離して、出力電流を削減することにより、消費電力を低減できる。
【００３９】
また、一実施形態の階調表示基準電圧発生回路は、正極性駆動と負極性駆動との切り替え時に所定の切り離し期間、上記第１出力切り離し部により上記第１基準電圧生成部の上記複数の第１出力と上記複数の基準電圧出力とを切り離すと共に、上記第２出力切り離し部により上記第２基準電圧生成部の上記複数の第２出力と上記複数の基準電圧出力とを切り離すことを特徴とする。
【００４０】
上記実施形態の階調表示基準電圧発生回路によれば、正極性駆動と負極性駆動との切り替え時に所定の切り離し期間、上記第１基準電圧生成部の上記複数の第１基準電圧を出力するための複数の第１出力と上記複数の基準電圧出力とを第１出力切り離し部により切り離し、上記第２基準電圧生成部の上記複数の第２基準電圧を出力するための複数の第２出力と上記複数の基準電圧出力とを第２出力切り離し部により切り離して、出力電流を削減することにより、消費電力を低減できる。
【００４１】
また、一実施形態の階調表示基準電圧発生回路は、正極性駆動と負極性駆動との切り替え時に所定の短絡期間、上記複数の基準電圧出力の互いに隣接する出力間を夫々短絡する短絡部を備えたことを特徴とする。
【００４２】
上記実施形態の階調表示基準電圧発生回路によれば、正極性駆動と負極性駆動との切り替え時に所定の短絡期間、複数の基準電圧出力の互いに隣接する出力間を夫々短絡することによって、抵抗分割により作成された階調表示電圧各々の電荷を分配させることで、極性反転時の基準電源からの充放電電流を削減できる。
【００４３】
また、この発明の液晶駆動装置は、上記のいずれか１つの階調表示基準電圧発生回路を用いたことを特徴とする。
【００４４】
上記構成の液晶駆動装置によれば、上記階調表示基準電圧発生回路を用いることによって、低消費電力でかつ表示品質を向上できる。
【発明の効果】
【００４５】
以上より明らかなように、この発明の階調表示基準電圧発生回路によれば、抵抗分割の回路の占有面積を小さくできると共に消費電力を低減でき、特性の異なる正極性駆動時と負極性駆動時の夫々に最適な階調表示電圧を得ることができる階調表示基準電圧発生回路を実現することができる。
【００４６】
また、この発明の液晶駆動装置によれば、上記階調表示基準電圧発生回路を用いることによって、小型で低消費電力な表示品質のよい液晶駆動装置を実現することができる。
【発明を実施するための最良の形態】
【００４７】
以下、この発明の階調表示基準電圧発生回路および液晶駆動装置を図示の実施の形態により詳細に説明する。
【００４８】
図１は、この発明の実施の一形態の階調表示基準電圧発生回路を用いた液晶駆動装置を備える液晶表示装置のブロック構成を示している。
【００４９】
この液晶表示装置は、ＴＦＴ方式の液晶パネル１と、その液晶パネル１内に対向電極２と、ソースドライバ部３と、ゲートドライバ部４と、コントローラ５と、液晶駆動電源６とを備えている。上記ソースドライバ部３とゲートドライバ部４とコントローラ５および液晶駆動電源６で液晶駆動装置を構成している。
【００５０】
上記コントローラ５は、ソースドライバ部３に表示データＤおよび制御信号Ｓ1,Ｓ11〜Ｓ14を入力する一方、ゲートドライバ部４に制御信号Ｓ2を入力する。また、液晶駆動電源６は、ソースドライバ部３に電圧ＶＨ,ＶＬを供給する一方、ゲートドライバ部４に電圧を供給すると共に、極性反転信号ＲＥＶに基づく共通電位Ｖcomを対向電極２に印加する。
【００５１】
上記構成の液晶表示装置において、外部から入力された表示データは、コントローラ５を介してデジタル信号である表示データＤが、制御信号Ｓ1に同期してソースドライバ部３に入力される。そうすると、ソースドライバ部３は、入力された表示データＤを第１ソースドライバＳＤ1〜第ｎソースドライバＳＤnに時分割によりラッチし、その後、コントローラ５から入力されるに水平同期信号(図示せず)に同期して作成された信号に同期してＤ／Ａ変換する。そして、表示データＤをＤ／Ａ変換することにより生成された階調表示電圧を、ソース信号ライン(図示せず)を介して、液晶パネル１内の対応する上記液晶表示素子に出力する。
【００５２】
図２は、図１に示す第１〜第ｎソースドライバＳＤ11〜ＳＤ1nのうちの１つのブロック図を示している。入力されたデジタル信号の表示データＤは、Ｒ(赤),Ｇ(緑),Ｂ(青)の表示データ(ＤＲ,ＤＧ,ＤＢ)を有している。そして、この表示データＤは、一旦入力ラッチ回路３１にラッチされた後、コントローラ５(図１に示す)から制御信号Ｓ1(スタートパルスＳＰおよびクロックＣＫ)によってシフトするシフトレジスタ３２の動作に合わせて、時分割によってサンプリングメモリ３３に記憶される。その後、コントローラ５からの水平同期信号(図示せず)に基づいてホールドメモリ３４に一括転送される。尚、Ｓはカスケード出力である。
【００５３】
図２に示す階調表示基準電圧発生回路３９は、外部基準電圧発生回路(図１における液晶駆動電源６に相当)からの基準電源ＶＨ,ＶＬに基づいて、各レベルの基準電圧を発生する。ホールドメモリ３４のデータは、レベルシフタ回路３５を介してＤ／Ａ変換回路(デジタル−アナログ変換回路)３６に送出され、階調表示基準電圧発生回路３９からの各レベルの基準電圧に基づいてアナログ電圧に変換される。そして、出力回路３７によって、液晶駆動電圧出力端子３８から、上記階調表示電圧として、各液晶表示素子Ａのソース信号ライン１４に出力される (図７参照)。このときの上記基準電圧のレベル数が上記表示可能な階調数となる。
【００５４】
また、図３は上記階調表示基準電圧発生回路３９を示している。
【００５５】
図３に示すように、基準電源ＶＨと基準電源ＶＬとの間に、複数の第１抵抗素子の一例としての正極性用抵抗ＲＨ０〜ＲＨ６４が直列に接続された第１ラダー抵抗回路を有する第１基準電圧生成部ＬＤＨを設けている。上記第１基準電圧生成部ＬＤＨの正極性用抵抗ＲＨ０〜ＲＨ６４による抵抗分割により複数の第１基準電圧ＶＨ０〜ＶＨ６３を生成する。上記正極性用抵抗ＲＨ０と基準電源ＶＨとの間をアナログスイッチＳＷＨＨを介して接続している。一方、正極性用抵抗ＲＨ６４と基準電源ＶＬとの間をアナログスイッチＳＷＨＬを介して接続している。上記アナログスイッチＳＷＨＨ,ＳＷＨＬは、第１電源切り離し部を構成しており、制御信号Ｓ１１により制御される。また、互いに隣接する正極性用抵抗ＲＨ０〜ＲＨ６４間の接続点である複数の第１出力端子ＴＨ０〜ＴＨ６３から第１基準電圧ＶＨ０〜ＶＨ６３を夫々出力する。上記第１基準電圧ＶＨ０〜ＶＨ６３を出力する複数の第１出力端子ＴＨ０〜ＴＨ６３をアナログスイッチＳＷＨ０〜ＳＷＨ６３の一端に夫々接続している。上記アナログスイッチＳＷＨ０〜ＳＷＨ６３は、第１出力切り離し部を構成しており、制御信号Ｓ１１により制御される。そして、上記アナログスイッチＳＷＨ０〜ＳＷＨ６３の他端を、基準電圧Ｖ０〜Ｖ６３を出力するための基準電圧出力端子Ｔ０〜Ｔ６３に接続している。
【００５６】
また、図３に示すように、基準電源ＶＨと基準電源ＶＬとの間に、複数の第２抵抗素子の一例としての負極性用抵抗ＲＬ６４〜ＲＬ０が直列に接続された第２ラダー抵抗回路を有する第２基準電圧生成部ＬＤＬを設けている。上記第２基準電圧生成部ＬＤＬの負極性用抵抗ＲＬ６４〜ＲＬ０による抵抗分割により複数の第２基準電圧ＶＬ６３〜ＶＬ０を生成する。負極性用抵抗ＲＨ６４と基準電源ＶＨとの間をアナログスイッチＳＷＬＨを介して接続している。一方、上記負極性用抵抗ＲＬ０と基準電源ＶＬとの間をアナログスイッチＳＷＬＬを介して接続している。上記アナログスイッチＳＷＬＨ,ＳＷＬＬは、第２電源切り離し部を構成しており、制御信号Ｓ１２により制御される。また、互いに隣接する負極性用抵抗ＲＬ６４〜ＲＬ０間の接続点である複数の第２出力端子ＴＬ６３〜ＴＬ０から第２基準電圧ＶＬ６３〜ＶＬ０を夫々出力する。上記第２基準電圧ＶＬ６３〜ＶＬ０を出力する複数の第２出力端子ＴＬ６３〜ＴＬ０をアナログスイッチＳＷＬ０〜ＳＷＬ６３の一端に夫々接続している。上記アナログスイッチＳＷＨ０〜ＳＷＨ６３は、第２出力切り離し部を構成しており、制御信号Ｓ１２により制御される。そして、上記アナログスイッチＳＷＨ０〜ＳＷＨ６３の他端を、基準電圧Ｖ０〜Ｖ６３を出力するための基準電圧出力端子Ｔ０〜Ｔ６３に接続している。
【００５７】
また、互いに隣接する基準電圧出力端子Ｔ０〜Ｔ６３間をアナログスイッチＳＷＳ０〜ＳＷＳ６２により夫々接続している。上記アナログスイッチＳＷＳ０〜ＳＷＳ６２は、短絡部を構成しており、制御信号Ｓ１３により制御される。
【００５８】
図４は上記階調表示基準電圧発生回路３９のタイミングチャートである。図４に示す極性反転信号ＲＥＶは、１水平期間毎に反転する信号であり、コントローラ５において水平同期信号から作成される。また、コントローラ５では、制御信号Ｓ１１が、極性反転信号ＲＥＶの反転信号と制御信号Ｓ１４の論理積をとることにより作成され、制御信号Ｓ１２が、極性反転信号ＲＥＶと制御信号Ｓ１４の論理積をとることにより作成される。また、制御信号Ｓ１３,Ｓ１４は、極性反転信号ＲＥＶの立ち上がりエッジおよび立ち下がりエッジからディレイ回路を用いてコントローラ５で作成される。
【００５９】
図４に示すように、極性反転信号ＲＥＶがローレベルの期間(正極性駆動)は、制御信号Ｓ１１がハイレベルとなり、アナログスィッチＳＷＨＨ,ＳＷＨＬ,ＳＷＨ０〜ＳＷＨ６３がオンする。それにより、正極性用抵抗ＲＨ０〜ＲＨ６４の各第１出力端子ＴＨ０〜ＴＨ６３と基準電圧出力端子Ｔ０〜Ｔ６３が夫々接続され、基準電圧出力端子Ｔ０〜Ｔ６３からは正極性用抵抗ＲＨ０〜ＲＨ６４の抵抗比に従った電圧が出力される。このとき図４に示すように、制御信号Ｓ１２はローレベルとなり、アナログスィッチＳＷＬ６３〜ＳＷＬ０がオフして、負極性用抵抗ＲＬ６４〜ＲＬ０と基準電圧出力端子Ｔ０〜Ｔ６３は切り離される。また、このとき、図４に示すように、制御信号Ｓ１３はローレベルとなり、アナログスィッチＳＷＳ０〜ＳＷＳ６２がオフして、基準電圧出力端子Ｔ０〜Ｔ６３間は分離され、基準電圧出力端子Ｔ０〜Ｔ６３から電圧Ｖ６３〜Ｖ０が各々出力される。
【００６０】
一方、極性反転信号ＲＥＶがハイレベルの期間(負極性駆動)は、図４に示すように、制御信号Ｓ１２がハイレベルとなり、アナログスィッチＳＷＬＨ,ＳＷＬＬ,ＳＷＬ６３〜ＳＷＬ０がオンする。それにより、負極性用抵抗ＲＬ６４〜ＲＬ０の各第２出力端子ＴＬ６３〜ＴＬ０と基準電圧出力端子Ｔ０〜Ｔ６３が夫々接続され、基準電圧出力端子Ｔ０〜Ｔ６３からは負極性用抵抗ＲＬ６４〜ＲＬ０の抵抗比に従った電圧が出力される。このとき、図４に示すように制御信号Ｓ１１はローレベルとなり、アナログスィッチＳＷＨ０〜ＳＷＨ６３がオフして、正極性用抵抗ＲＨ０〜ＲＨ６４の各第１出力端子ＴＨ０〜ＴＨ６３と基準電圧出力端子Ｔ０〜Ｔ６３は切り離される。また、このとき、図４に示すように制御信号Ｓ１３はローレベルとなり、アナログスィッチＳＷＳ０〜ＳＷＳ６２がオフして、基準電圧出力端子Ｔ０〜Ｔ６３間は分離され、基準電圧出力端子Ｔ０〜Ｔ６３から電圧Ｖ６３〜Ｖ０が各々出力される。
【００６１】
上記極性反転信号ＲＥＶがローレベルからハイレベルに切り替わるとき、図４に示すように制御信号Ｓ１１および制御信号Ｓ１２が共にローレベルとなる期間t１(制御信号Ｓ１４がローレベル)を設ける。そうすることで、アナログスイッチＳＷＨＨ,ＳＷＨＬとアナログスイッチＳＷＨ０〜ＳＷＨ６３をオフにして、基準電源ＶＨから基準電源ＶＬへの貫通電流を削減する。また、この切り替え時の期間t１において、図４に示すように、制御信号Ｓ１３がハイレベルとなる期間t２を設け、基準電圧出力端子Ｔ０〜Ｔ６３間を短絡して電荷を分配させることで、反転時に発生する基準電源ＶＨおよび基準電源ＶＬからの充放電電流を削減する。
【００６２】
極性反転信号ＲＥＶがハイレベルからローレベルに切り替わるときも同様に、図４に示すように、制御信号Ｓ１１および制御信号Ｓ１２が共にローレベルとなる期間t１’(制御信号Ｓ１４がローレベル)を設ける。そうすることで、アナログスイッチＳＷＬＨ,ＳＷＬＬとアナログスイッチＳＷＬ６３〜ＳＷＬ０をオフにして、基準電源ＶＨから基準電源ＶＬへの貫通電流を削減する。また、この切り替え時の期間t１’において、図４に示すように、制御信号Ｓ１３がハイレベルとなる期間t２’を設け、基準電圧出力端子Ｔ０〜Ｔ６３間を短絡して電荷を分配し、基準電源ＶＨおよび基準電源ＶＬからの充放電電流を削減する。
【００６３】
上記期間ｔ２では、制御信号Ｓ１１および制御信号Ｓ１２はローレベルでアナログスィッチはオフで切り離されているため、表示には影響はない。
【００６４】
このように、図３に示す階調表示基準電圧発生回路３９は、従来の図１１に示す階調表示基準電圧発生回路１３９と異なり、中間電圧(Ｖ０,Ｖ８,Ｖ１６,Ｖ２４,Ｖ３２,Ｖ４０,Ｖ４８,Ｖ５６およびＶ６３)の入力を必要としない。その理由は、２系統の抵抗分割の抵抗値を各々正極性と負極性とのγ特性に合わして作成しておくことにより、中間電圧を入力して中間電圧の出力特性を補正する必要がなくなるからである。
【００６５】
また、図５は上記階調表示基準電圧発生回路３９の正極性駆動時の出力電圧と共通電位との関係および負極性駆動時の出力電圧と共通電位との関係を示しており、図５の左側半分が正極性駆動時の出力電圧であり、図５の右側半分が負極性駆動時の出力電圧である。
【００６６】
図５に示すように、ライン反転駆動では、液晶を交流駆動するために対向電極２に印加する共通電位Ｖcomを１水平期間毎に反転する。上記共通電位Ｖcomに対して正側になる場合を正極性とし、電圧ＶＨ０〜ＶＨ６３は共通電位Ｖcomよりも高く、ＶＨ６３＜ＶＨ６２…ＶＨ１＜ＶＨ０となっている。一方、共通電位Ｖcomに対して負側になる場合を負極性とし、電圧ＶＬ６３〜ＶＬ０は共通電位Ｖcomよりも低く、ＶＬ０＜ＶＬ１…ＶＬ６２＜ＶＬ６３となっている。
【００６７】
上記構成の階調表示基準電圧発生回路３９によれば、正極性駆動時に第１基準電圧生成部ＬＤＨにより生成された第１基準電圧ＶＨ０〜ＶＨ６３を基準電圧出力端子Ｔ０〜Ｔ６３から夫々出力する一方、負極性駆動時に第２基準電圧生成部ＬＤＬにより生成された第２基準電圧ＶＬ０〜ＶＬ６３を基準電圧出力端子Ｔ０〜Ｔ６３から夫々出力することによって、極性反転用に液晶駆動電圧作成のための基準電圧生成部を２系統設けて、一方の極性駆動時に他方の必要のない系統の基準電圧生成部の動作を停止させることにより、消費電流を低減する。したがって、抵抗分割の回路の占有面積を小さくできると共に消費電力を低減できる。さらに、上記階調表示基準電圧発生回路３９では、負極性時と正極性時でγ特性が異なっても、極性反転毎に階調表示電圧を補正したり両極性で問題のないレベルに調整したりすることなく、正極性,負極性夫々に最適な階調表示電圧を得ることができる。また、正極性駆動用と負極性駆動用の２つの基準電圧生成用の第１,第２ラダー抵抗回路ＬＤＨ,ＬＤＬを有するため、正極性および負極性各々の特性に階調表示電圧を正確に合わせることができる。また、中間電圧を入力して中間電圧の出力特性を補正する必要がなくなるため、中間電圧用の基準電源回路や入力端子も不要となる。
【００６８】
また、上記第１ラダー抵抗回路の正極性用抵抗ＲＨ０〜ＲＨ６４の抵抗比と、第２ラダー抵抗回路の負極性用抵抗ＲＬ０〜ＲＬ６４の抵抗比とが異なることによって、正極性駆動時と負極性駆動時の夫々のγ特性に応じた最適な階調表示電圧を得ることができる。
【００６９】
また、正極性駆動と負極性駆動との切り替え時に所定の切り離し期間(ｔ１,ｔ１')、第１基準電圧生成部ＬＤＨの第１ラダー抵抗回路(正極性用抵抗ＲＨ０〜ＲＨ６４)の両端に接続された基準電源ＶＨ,ＶＬをアナログスイッチＳＷＨＨ,ＳＷＨＬ(第１電源切り離し部)により切り離し、第２基準電圧生成部ＬＤＬの第２ラダー抵抗回路(負極性用抵抗ＲＬ０〜ＲＬ６４)の両端に接続された基準電源ＶＨ,ＶＬをアナログスイッチＳＷＬＨ,ＳＷＬＬ(第２電源切り離し部)により切り離すことによって、貫通電流を削減して消費電力を低減することができる。
【００７０】
また、正極性駆動と負極性駆動との切り替え時に所定の切り離し期間(ｔ１,ｔ１')、第１基準電圧生成部ＬＤＨの第１出力端子ＴＨ０〜ＴＨ６３と基準電圧出力端子Ｔ０〜Ｔ６３とをアナログスイッチＳＷＨ０〜ＳＷＨ６３(第１出力切り離し部)により切り離し、第２基準電圧生成部ＬＤＬの第２出力端子ＴＬ０〜ＴＬ６３と基準電圧出力端子Ｔ０〜Ｔ６３とをアナログスイッチＳＷＬ６３〜ＳＷＬ０(第２出力切り離し部)により切り離して、出力電流を削減することにより、消費電力を低減することができる。
【００７１】
また、正極性駆動と負極性駆動との切り替え時に所定の短絡期間(ｔ２,ｔ２')、基準電圧出力端子Ｔ０〜Ｔ６３の互いに隣接する端子間を夫々短絡することによって、抵抗分割により作成された階調表示電圧各々の電荷を分配させることで、極性反転時に発生する基準電源からの充放電電流を削減することができる。
【００７２】
また、上記階調表示基準電圧発生回路３９を液晶駆動装置に用いることによって、低消費電力でかつ表示品質のよい液晶表示装置を実現することができる。
【００７３】
上記実施の形態では、階調表示基準電圧発生回路を用いた液晶駆動装置について説明したが、この発明の階調表示基準電圧発生回路は、階調表示用の複数の基準電圧が必要な他の表示装置の駆動装置に適用してもよい。
【図面の簡単な説明】
【００７４】
【図１】図１はこの発明の第１実施形態の階調表示基準電圧発生回路を用いた液晶駆動装置を備えた液晶表示装置の構成を示すブロック図である。
【図２】図２は上記液晶駆動装置のソースドライバのブロック図である。
【図３】図３は上記ソースドライバの階調表示基準電圧発生回路のブロック図である。
【図４】図４は上記階調表示基準電圧発生回路のタイミングチャートである。
【図５】図５は上記階調表示基準電圧発生回路の正極性駆動時の出力電圧と共通電位との関係および負極性駆動時の出力電圧と共通電位との関係を示す図である。
【図６】図６は従来の階調表示基準電圧発生回路を用いた液晶駆動装置を備えた液晶表示装置の構成を示すブロック図である。
【図７】図７は上記液晶表示装置の液晶パネルの構成図である。
【図８】図８は上記液晶表示装置の液晶駆動波形の例を示す図である。
【図９】図９は上記液晶表示装置の液晶駆動波形の他の例を示す図である。
【図１０】図１０は上記液晶表示装置のソースドライバのブロック図である。
【図１１】図１１は上記ソースドライバの階調表示基準電圧発生回路の構成を示す図である。
【図１２】図１２は上記階調表示基準電圧発生回路における液晶駆動出力電圧の特性例を示す図である。
【符号の説明】
【００７５】
１,１０１…液晶パネル
２,１０２…対向電極
３,１０３…ソースドライバ部
４,１０４…ゲートドライバ部
５,１０５…コントローラ
６,１０６…液晶駆動電源
３１,１３１…入力ラッチ回路
３２,１３２…シフトレジスタ
３３,１３３…サンプリングメモリ
３４,１３４…ホールドメモリ
３５,１３５…レベルシフタ回路
３６,１３６…Ｄ／Ａ変換回路
３７,１３７…出力回路
３８,１３８…液晶駆動電圧出力端子
３９,１３９…階調表示基準電圧発生回路
１１１…画素電極
１１２…画素容量
１１３…ＴＦＴ
１１４…ソース信号ライン
１１５…ゲート信号ライン
１１６…対向電極
ＳＤ1〜ＳＤn,ＳＤ11〜ＳＤ1n…第１ソースドライバ〜第ｎソースドライバ
ＲＨ０〜ＲＨ６４…正極性用抵抗
ＲＬ０〜ＲＬ６４…負極性用抵抗
ＳＷＨＨ,ＳＷＨＬ…アナログスイッチ
ＳＷＬＨ,ＳＷＬＬ…アナログスイッチ
ＳＷＨ０〜ＳＷＨ６３…アナログスイッチ
ＳＷＬ０〜ＳＷＬ６３…アナログスイッチ
ＳＷＳ０〜ＳＷＳ６２…アナログスイッチ
ＬＤＨ…第１基準電圧生成部
ＬＤＬ…第２基準電圧生成部
Ｔ０〜Ｔ６３…基準電圧出力端子
ＴＨ０〜ＴＨ６３…第１出力端子
ＴＬ０〜ＴＬ６３…第２出力端子
【図１】
2006343390.tif 000003
【図２】
2006343390.tif 000004
【図３】
2006343390.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006343390.tif 000010
【図９】
2006343390.tif 000011
【図１０】
2006343390.tif 000012
【図１１】
2006343390.tif 000013
【図１２】
2006343390.tif 000014