(57)【要約】【課題】  小占有面積で高速でデコード動作を安定に行なうことのできるデコード回路を実現する。【解決手段】  多ビット入力データ（ＤＩＮ）を少なくとも第１のビット群（ＬＢＧ）および第２のビット群（ＵＢＧ）に分割し、第１のビット群に従って選択対象信号／電圧群（ＳＩＧ０−ＳＩＧｋ）各々から、それぞれ第１サブデコード回路（ＳＳＤ０−ＳＳＤｋ）により、１つの選択対象信号／電圧を選択する。次いで、第２のビット群（ＵＢＧ）に従って、第１のサブデコード回路より選択された信号／電圧から１つの信号／電圧を選択して出力信号線（４）に伝達する。第２サブデコード回路を、それぞれ、１列のスイッチ列で形成し、１つのスイッチ列のみが導通状態となって出力信号線に、最終的に選択された信号／電圧を伝達する。【選択図】        図１
2006303809.tif 000002
【特許請求の範囲】
【請求項１】
多ビットデジタルデータをデコードし、デコード結果を示す電気信号を出力するデコード回路であって、
前記多ビットデジタルデータの複数ビットの第１のビット群に対応して配置され、前記第１のビット群をデコードする第１ビット群デコード回路を備え、前記第１ビット群デコード回路は、各々が複数の出力候補を含む複数の組各々に対応して配置される複数の第１サブデコード回路を備え、各前記第１サブデコード回路は、前記第１のビット群を共通に受けて対応の出力候補の組において１つの出力候補を選択し、
前記多ビットデジタル信号の複数ビットの第２のビット群に対応して配置され、前記第２のビット群をデコードして前記第１ビット群デコード回路の出力を選択して前記デコード結果を示す電気信号を出力する第２ビット群デコード回路を備え、前記第２ビット群デコード回路は、各前記第１サブデコード回路に対応して配置されかつ前記第２のビット群を共通に受けて対応の第１サブデコード回路の出力を選択して出力線に出力する複数の第２サブデコード回路を備え、各前記第２サブデコード回路は、各々が前記第２のビット群のビットに応答して選択的に導通する複数のスイッチング素子の直列体を備え、各前記直列体は前記出力線に共通に結合され、前記出力線に前記デコード結果を示す電気信号が出力される、デコード回路。
【請求項２】
前記第１のビット群はＭビットのデータビットを備え、前記出力候補の組各々は、２のＭ乗の出力候補を備え、前記Ｍは１以上の整数であり、かつ
前記第２のビット群はＮビットのデータビットを備え、前記第１サブデコード回路は、２のＮ乗個設けられ、前記Ｎは1以上の整数であり、かつ前記第２サブデコード回路は、各前記第１サブデコード回路に対応して配置される、請求項１記載のデコード回路。
【請求項３】
前記出力候補の組は、各々がレベルが固定されかつ電圧レベルが互いに異なる複数の基準電圧の組であり、各前記組毎に基準電圧のレベルが異なり、
前記多ビットデジタル信号が表現する値に対応するレベルの１つの基準電圧が選択されて前記出力線に伝達される、請求項１または２記載のデコード回路。
【請求項４】
前記第１のビット群は前記多ビットデータの下位ビットの群であり、
前記第２のビット群は、前記多ビットデータの上位ビットの群である、請求項１記載のデコード回路。
【請求項５】
前記出力候補は、大きさ順に順次配列されて所定数毎に前記組に分割され、
前記第２サブデコード回路は、前記上位ビット群の全ビットの表現する値の大きさ順に前記出力候補の組に対応するように前記第１サブデコード回路に対応して配置される、請求項４記載のデコード回路。
【請求項６】
請求項１記載のデコード回路を含み、前記多ビットデジタル信号が表現する表示画素データをアナログ電圧に変換するデジタル／アナログ変換回路、
各々に複数の表示画素が結合される複数のデータ線、および
前記デジタル／アナログ変換回路の出力するアナログ電圧に従って前記データ線を駆動するデータ線駆動回路を備える、表示装置。
【請求項７】
前記デジタル／アナログ変換回路は、前記複数のデータ線の所定数のデータ線の組毎に配置される、請求項６記載の表示装置。
【請求項８】
各前記スイッチング素子は、相補ＭＯＳアナログスイッチで構成される、請求項１記載のデコード回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多ビットデジタル信号をデコードしてこの多ビットデジタル信号に対応する電気信号（電圧）を出力するデコード回路に関し、特に、多ビットデジタル信号をアナログ信号に変換するデジタル／アナログ変換に用いられるデコード回路およびこのデコード回路を用いた表示装置に関する。より具体的には、この発明は、画像表示装置において入力画素データに応じた画素書込電圧を生成するデジタル／アナログ変換部のデコード回路の構成に関する。
【背景技術】
【０００２】
複数の出力候補から１つの候補を選択する場合、一般に、デコード回路が利用される。ｎビットのデジタル信号を利用することにより、２のｎ乗の出力対象から１つの候補を選択することができ、出力候補それぞれに対して選択信号を入力する構成に比べて、回路占有面積を低減することができる。
【０００３】
デコード回路の構成は、このデコード回路が利用される用途に応じて異なる。たとえば、メモリ回路におけるアドレスデコード回路などのように、複数の信号線のうち１つを選択状態へ駆動する場合、ＮＡＮＤ型デコード回路などのように、ロジックゲートを利用するデコード回路が用いられる。ｎビットデジタル信号のビット値の組合せに従って、ロジックゲートの出力信号に従って複数の信号線のうちの１つの信号線が選択状態へ駆動される。
【０００４】
一方、複数の電気信号（電流または電圧を示す）から１つの電気信号を選択して出力する場合、スイッチングマトリクスを用いたＲＯＭ型デコード回路が用いられる。入力多ビット信号に従ってスイッチングマトリクス内のスイッチング素子を選択的に導通状態として１つの電気信号の伝達経路を確定する。この確定された経路に沿って１つの電気信号が出力部に伝達される。スイッチング素子と入力多ビット信号との接続は、一意的にかつ固定的に設定され、また、スイッチング素子のオン／オフ状態と対応の入力信号ビットとの関係も一意的に定められる。
【０００５】
このようなＲＯＭ型デコード回路は、ルックアップテーブルなどとしても利用されることが多いが、具体的な用途の１つに、入力多ビット信号（複数ビットで構成されるデジタル信号）をアナログ信号（電圧）に変換するデジタル／アナログ変換回路がある。入力多ビット信号が表現可能なレベルに各々に応じた基準電圧を準備する。デコード動作時、入力された多ビット信号の値に対応する基準電圧を選択する。入力多ビット信号の表現する値は、離散値であり、また基準電圧レベルも離散的である。このようなデジタル／アナログ変換回路は、たとえば、液晶表示装置において画素の書込電圧を発生する駆動装置において用いられる。入力画素データに対応して、基準電圧を選択し、液晶素子などの表示素子の画素電極に、この選択された基準電圧を書込む。表示素子が液晶素子の場合、画素の輝度は、画素電極間の電圧に応じて設定されるため、液晶素子において白および黒の間の中間値を表現することができ、諧調表示が可能となる。この液晶素子を、赤（Ｒ）、緑（Ｇ）および青（Ｂ）それぞれに応じて設けることにより、カラー画像の諧調表示が実現される。
【０００６】
画素データがｎビットの場合、２のｎ乗の諧調表示が可能となる。応じて、基準電圧レベルとして、２のｎ乗のレベルが必要となる。一例として、ｎ＝６の場合、２の６乗は６４であり、赤（Ｒ）、緑（Ｇ）、および青（Ｂ）各々が６４階調表示が可能であり、２６万色相当の多色表示が実現される。また、ｎ＝８の場合には、赤（Ｒ）、緑（Ｇ）、および青（Ｂ）各々が、２５６（２の８乗）の階調表示が可能であり、１９７７万色相当の多色表示が可能となる。
【０００７】
いま、１色当りのデジタル／アナログ変換回路を考える。ＲＯＭ型デコード回路でデジタル／アナログ変換回路が実現される場合、スイッチマトリクスを利用する構成では、単純に、各基準電圧レベルに対応して、各々に入力信号ビットを受けるスイッチングトランジスタが直列に接続される。この場合、ｎ×（２＾ｎ）のスイッチング素子が必要となり、デコード回路のレイアウト面積が増大する。ここで、記号“＾”は、べき乗を示す。したがって、表示パネルと一体的に駆動回路が同一チップ上に形成される場合、チップ面積が大きくなり、表示装置の小型化に対する大きな障害となる。
【０００８】
このデジタル／アナログ変換回路のレイアウト面積を低減することを意図する構成が、特開２０００−２４２２０９号公報（特許文献１）、特開２０００−６６６４２号公報（特許文献２）および特開２００３−２９６８７号公報（特許文献３）にそれぞれ示されている。
【０００９】
特許文献１に示される構成においては、基準電圧それぞれに対応して、階調選択ユニットが設けられる。階調選択ユニットは、それぞれ、入力画素データのビットの組合せに応じて選択的に導通する複数のスイッチング素子の直列体で構成され、共通の出力線（コラム線）に結合される。スイッチング素子は、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）またはＮチャネルＭＯＳトランジスタで構成される。ＭＯＳトランジスタは、ＴＦＴ（薄膜トランジスタ）で形成し、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ分離のためのウェル領域を不要とし、回路のレイアウト面積を低減する。単純に、スイッチング素子の直列体で階調選択ユニットを構成することにより、選択スイッチ、ラッチ回路およびデコード回路で１つの階調選択ユニットを構成する場合に比べて素子数を低減し、回路レイアウト面積を低減することを図る。
【００１０】
特許文献２に示される構成においては、入力画素データのビットを上位データビットおよび下位ビットデータに分割する。基準電圧線としては、上位ビット群の表現可能な階調数に応じた数の基準電圧線が設けられる。下位ビット群の表現する値に応じて、基準電圧選択タイミングを設定し、また、各基準電圧線上の電圧は、基準電圧が１量子ステップずつその電圧レベルが上昇するように電圧レベルが調整される。この下位ビット群のデコード結果による選択タイミング信号に従って上位ビット群デコード回路が活性化され、選択タイミング信号により決定される基準電圧が選択されて出力線（画素素子が接続するコラム線）上に伝達される。出発基準電圧を、上位ビット群で選択し、下位ビット群の値に応じたタイミングで基準電圧レベルをシフトさせかつ上位ビット群デコード回路を活性化して、対応のシフト後の基準電圧を上位ビットデコーダにより選択することにより、階調選択ユニットを構成するスイッチング素子数を低減することを図る。この上位ビット群デコード回路の階調選択ユニットにおいて、スイッチング素子は、ＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタで構成される。
【００１１】
特許文献３に示される構成においては、入力画素データを上位ビット群および下位ビット群に分割し、上位ビット群により、基準電圧線を選択する。下位ビット群を用いて、上位ビットデコード回路の選択信号の活性化期間を調整する。一方、各基準電圧線の電圧レベルが、出発基準電圧から、所定時間毎に、１量子ステップずつその電圧レベルが更新される。画素データ線（コラム線）に書込まれる電圧レベルを、入力画素データに応じた電圧レベルに最終的に駆動する。階調選択ユニットにおいては、単にＰチャネルまたはＮチャネルのＭＯＳトランジスタが直列に接続される。各階調選択ユニットの出力は、共通に出力線に結合される。したがって、この特許文献３においても、画素データビットの上位ビットに応答するスイッチングトランジスタおよび下位データビット群のデコードによる選択信号に応答するスイッチングトランジスタの直列体を配置することにより、ラッチ回路等を不要として素子数を低減して、デジタル／アナログ変換回路の占有面積を低減することを図る。
【特許文献１】特開２０００−２４２２０９号公報
【特許文献２】特開２０００−６６６４２号公報
【特許文献３】特開２００３−２９６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１から３に示される構成においては、基準電圧を伝達するアナログスイッチとして、片極性のＭＯＳトランジスタ（ＰチャネルトランジスタまたはＮチャネルトランジスタ）が用いられていている。従って、そのしきい値電圧の影響を抑制して基準電圧を正確に伝達するためには、信号振幅は、ＣＭＯＳ構成のアナログスイッチを利用する場合よりも大きくする必要がある。従って、これらの入力画素データに応じた制御信号（選択信号）を生成する回路の消費電流が増大するという問題が生じる。また、ＭＯＳトランジスタを用いて十分な駆動能力を得るためには、スイッチング素子のチャネル幅を大きくする必要があり、素子数低減によるレイアウト面積低減の効果が低減される。
【００１３】
また、これらの特許文献１に示される構成においては、各諧調選択ユニットの出力段のトランジスタが共通に出力線に接続される。各基準電圧線に対して階調選択ユニットが配置されており、画素データビットに応じて、最終段（出力線に最も近いトランジスタ）がオン状態となる。従って、階調選択ユニットの半数の最終段ＭＯＳトランジスタがオン状態となり、出力信号線に、多くのＭＯＳトランジスタのオン容量が接続され、その寄生容量が大きくなる。
【００１４】
また、特許文献２に示される構成においては、上位ビットの表現可能な階調数に応じて基準電圧線を準備し、下位ビットのデコーダ結果によるタイミングに応じて、１つの基準電圧線を選択し、また、基準電圧レベルを順次上昇させている。したがって、基準電圧の変化タイミングと、下位ビットデコード結果の選択タイミング信号とのタイミングがずれた場合、十分に正確なレベルの基準電圧を伝達することができなくなるという問題が生じる。また、各基準電流をそれぞれ、１量子ステップずつ下位ビットに対応する諧調数分変化させる必要があり、基準電圧発生部の構成が複雑となる。また、階調選択ユニットにおいては、デコード結果をラッチするラッチ回路とラッチ回路の出力信号により基準電圧線を選択して出力線に接続する選択スイッチとが設けられており、階調選択ユニットの素子数が大きく、回路のレイアウト面積が大きいという問題が生じる。
【００１５】
また、特許文献３に示される構成においては、階調選択ユニットにおいて、同様に、ＰチャネルまたはＮチャネルＭＯＳトランジスタがスイッチング素子として用いられており、特許文献１と同様、スイッチング素子の導通／非導通制御用の信号の振幅を大きくする必要があり、消費電力が増大する。また、下位ビットのデコードにより生成される選択信号が、出力線に接続されるトランジスタに共通に与えられており、これらの諧調選択ユニットのスイッチング素子が、共通にオン状態となる状態が存在し、出力線の寄生容量が大きくなる期間があり、この出力線の入力画素データに応じた諧調レベルの更新を高速に行なうことができなくなるという問題が生じる。また、スイッチング素子として、ＭＯＳトランジスタが用いられており、その駆動力を大きくするために、同様、レイアウト面積が増大する。
【００１６】
また、これらの特許文献１から３に示されるデコード回路が適用される表示装置においては、高精細化のために画素数が大幅に上昇しており、デジタル／アナログ変換回路のレイアウト面積、特にピッチが小さくなっている。したがって、数多くのＭＯＳトランジスタを、たとえばＴＦＴ（薄型トランジスタ）で実現しても、画素のスイッチングトランジスタの数が増大するため、ピッチが狭い方向に沿ってデジタル／アナログ変換回路をレイアウトするためには、１列に配列されるスイッチングトランジスタを２列に配列するなどのレイアウトを行って、縦方向の寸法を増加させる必要があり、レイアウトの自由度が非常に制限され、効率的な回路の設計を実現することが困難となるという問題が生じる。
【００１７】
また、このような階調選択用のスイッチング素子に、ＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタを用いて、その制御信号の振幅を大きくする場合、耐圧特性が劣化し、素子寿命が悪影響を受ける。この対策として、単純にＣＭＯＳタイプのアナログスイッチをスイッチング素子として利用した場合、さらに、多くの負荷容量（オン容量）が出力線に対して寄生することになり、高速でデコード動作を行なうことができなくなるという問題が生じる。また、用いられるスイッチング素子の総数が多いため、効率的なレイアウトを小面積で行なうことが困難となり、また、製造時の歩留りが低下するという問題が生じる。
【００１８】
このデコード回路の構成は、単に、入力デジタルデータに応じたアナログ電圧を生成するデジタル／アナログ変換回路の構成への適用に制限されず、たとえば、ある信号の伝達経路をデコード回路で確立するスイッチマトリクス回路などの構成においても同様の問題が生じる。
【００１９】
それゆえ、この発明の目的は、小占有面積で高速にデコード動作を行なって入力信号に応じた出力信号を生成することのできる信頼性の高いデコード回路を提供することである。
【００２０】
この発明の他の目的は、少ない素子数で高速で入力データのデコード動作を行なってアナログ信号を生成することのできる信頼性の高いデジタル／アナログ変換用デコード回路およびこのデコード回路を含む画像表示装置を提供することである。
【課題を解決するための手段】
【００２１】
この発明に係るデコード回路は、多ビットデジタル信号の複数ビットの第１のビット群に対応して配置され、第１のビット群をデコードする第１ビット群デコード回路と、この多ビットデジタル信号の複数ビットの第２のビット群に対応して配置され、第２のビット群をデコードして第１ビット群デコード回路の出力信号を選択してデコード結果を示す信号を出力する第２ビット群デコード回路とを含む。
【００２２】
第１ビット群デコード回路は、各々が複数の出力候補信号を含む複数の組の各々に対応して配置される第１のサブデコード回路を含む。第１のサブデコード回路は、第１のビット群を共通に受けて対応の出力候補の組において１つの出力候補を選択する。
【００２３】
第２ビット群デコード回路は、第１のサブデコード回路に対応して配置され、かつ第２のビット群を共通に受けて対応の第１のサブデコード回路の出力電気信号を選択して出力線に出力する複数の第２のサブデコード回路を備える。各第２のサブデコード回路は、各々が第２のビット群のビットに応答して選択的に導通する複数のスイッチング素子の直列体を含む。各直列体は出力線に共通に結合され、この出力線に、デコード結果を示す電気信号が出力される。
【発明の効果】
【００２４】
複数の第１のサブデコード回路各々に対して１つの直列信号伝達経路で形成される第２のサブデコード回路が配置される。したがって、出力線に接続されるスイッチング素子の数を低減することができ、出力線の寄生容量を低減することができ、高速で、デコード結果信号を生成することができる。また、複数の第１のサブデコード回路各々に対し、１つの直列信号伝達経路が配置されるだけであり、デコード回路の構成要素の数を低減することができ、レイアウト面積を低減することができる。
【００２５】
また、スイッチング素子の数が低減されるため、スイッチング素子駆動用制御信号を生成するバッファ回路の駆動負荷が軽減され、バッファ回路の駆動力を低減することができ、バッファ回路の消費電力および占有面積を低減することができる。
【００２６】
また、さらに、出力信号線の寄生容量が低減されるため、出力信号線に伝達される電気信号を駆動するバッファ回路の駆動力を低減することができ、このバッファ回路の消費電力を低減することができる。また、バッファ回路の構成要素のトランジスタの駆動力を低減することができるため、トランジスタのサイズ（チャネル幅）を低減することができ、応じて低消費電力および小レイアウト面積を実現することができる。
【発明を実施するための最良の形態】
【００２７】
［実施の形態１］
図１は、この発明の実施の形態１に従うデコード回路の構成を概略的に示す図である。図１において、デコード回路は、多ビットデータＤＩＮの下位ビット群ＬＢＧに従って、選択候補群ＳＩＧ０−ＳＩＧｋから各候補群毎に１つの候補を選択する第１デコード回路１と、多ビットデータＤＩＮの上位ビット群ＵＢＧに従って、第１デコード回路１の出力から１つの出力を選択して出力信号ＳＯを生成する第２デコード回路２を含む。
【００２８】
多ビットデータＤＩＮは、下位ビット群ＬＢＧがＮビットであり、上位ビット群ＵＢＧがＭビットを含む。選択候補群ＳＩＧ０−ＳＩＧｋは、それぞれ、２＾Ｎビットの電気信号を含む。電気信号は、論理信号、電圧または電流のいずれかである。これらの選択候補群ＳＩＧ０−ＳＩＧｋは、上位ビット群ＵＢＧのビット数Ｍに応じてグループに分割され、ｋ＋１＝２＾Ｍの関係を満たす。
【００２９】
第１デコード回路１は、これらの選択候補群ＳＩＧ０−ＳＩＧｋそれぞれに対応して設けられ、下位ビット群ＬＢＧのＮビットをそれぞれ共通に受けて、対応の選択候補群から１つの候補電気信号を選択する第１サブデコード回路ＦＳＤ０−ＦＳＤｋを含む。
【００３０】
第２デコード回路２は、これらの第１サブデコード回路ＦＳＤ０−ＦＳＤｋ各々に対して設けられる、上位ビット群ＵＢＧのＭビットを共通に受けて、対応の第１サブデコード回路ＦＳＤ０−ＦＳＤｋの出力電気信号を選択する第２サブデコード回路ＳＳＤ０−ＳＳＤｋを含む。第２サブデコード回路ＳＳＤ０−ＳＳＤｋは、各々、１つのスイッチング素子の直列体で構成され、これらの出力部は共通に、出力信号線４に結合される。
【００３１】
第１サブデコード回路ＦＳＤ０−ＦＳＤｋ各々において、１つの電気信号が選択される。第２サブデコード回路ＳＳＤ０−ＳＳＤｋの１つが導通状態となり、対応の第１サブデコード回路の出力電気信号を出力信号線４に伝達する。
【００３２】
選択候補の合計数は、合計２＾Ｎ×（ｋ＋１）である。一方、出力信号線４に接続される第２サブデコード回路ＳＳＤ０−ＳＳＤｋの数は、（ｋ＋１）である。これらの第２サブデコード回路ＳＳＤ０−ＳＳＤｋが、選択候補各々に対して設けられる場合の数（２＾Ｎ）×（ｋ＋１）に比べて、大幅に、第２サブデコード回路の数を低減することができ、出力信号線４の寄生容量を低減することができる。
【００３３】
図２は、図１に示すデコード回路の第１サブデコード回路ＦＳＤｉおよび対応の第２サブデコード回路ＳＳＤｉの構成を具体的に示す図である。
【００３４】
図２において、第１サブデコード回路ＦＳＤｉに対応する選択候補群ＳＩＧｉは、入力電気信号ＳＩ＜０＞、…ＳＩ＜ｊ＞を含む。ここで、（ｊ＋１）＝２＾Ｎの関係を満たす。
【００３５】
第１サブデコード回路ＦＳＤｉは、入力電気信号ＳＩ＜０＞−ＳＩ＜ｊ＞各々に対して配置される選択ユニットＵＮＴ０−ＵＮＴｊを含む。これらの選択ユニットＵＮＴ０−ＵＮＴｊは、それぞれ、スイッチング素子の直列体を含み、この直列体の各スイッチング素子に、下位ビット群ＬＢＧのビットＬＢ＜０＞−ＬＢ＜Ｎ−１＞がそれぞれ与えられる。選択ユニットＵＮＴ０−ＵＮＴｊ各々においては、スイッチング素子として、対応のビットがＨレベルのときに導通するスイッチング素子（正極性スイッチ）ＳＷＨと、対応のビットがＬレベルのときに導通するスイッチング素子（負極性スイッチ）ＳＷＬとが選択的に配置される。図２において、一例として、選択ユニットＵＮＴ０は、対応のビットがＬレベルのときに導通する負極性スイッチＳＷＬの直列体で構成され、選択ユニットＵＮＴ（ｊ−１）は、ビットＬＢ＜０＞がＬレベルのときに導通する負極性スイッチＳＷＬと、ビットＬＢ＜１＞…ＬＢ＜Ｎ−１＞がＨレベルのときに導通する正極性スイッチＳＷＨとの直列体を含む。選択ユニットＵＮＴｊは、ビットＬＢ＜０＞−ＬＢ＜Ｎ−１＞が各々Ｈレベルのときに導通する正極性スイッチＳＷＨの直列体を含む。
【００３６】
これらの選択ユニットＵＮＴ０‐ＵＮＴｊは、共通に図の縦配線を介して次段の第２サブでコード回路ＳＳＤｉに結合される。
【００３７】
これらの選択ユニットＵＮＴ０−ＵＮＴｊにおける正極性スイッチＳＷＨおよび負極性スイッチＳＷＬの配列は、下位ビット群ＬＢＧのビットＬＢ＜０＞−ＬＢ＜Ｎ−１＞に応じて択一的に１つの選択ユニットが導通状態となるように一意的に定められる。これらの選択ユニットＵＮＴ０−ＵＮＴｊにより、下位ビット群ＬＢＧに従って、対応の選択候補群ＳＩＧｉから１つの電気信号を選択する第１デコード動作が実行される。
【００３８】
第２サブデコード回路ＳＳＤｉは、上位ビット群ＵＢＧのビットＵＢ＜０＞−ＵＢ＜Ｍ−１＞を各々のゲートに受けるスイッチング素子の直列体を含む。図２において、第２サブデコード回路ＳＳＤｉが、その直列体のスイッチング素子として、ビットＵＢ＜０＞がＨレベルのときに導通する正極性スイッチＳＷＨと、ビットＵＢ＜１＞がＬレベルのときに導通する負極性スイッチＳＷＬと、ビットＵＢ＜Ｍ−１＞がＨレベルに導通する正極性スイッチＳＷＨを含む場合が、一例として示される。
【００３９】
第２サブデコード回路ＳＳＤｉにおいて、正極性スイッチＳＷＨおよび負極性スイッチＳＷＬの配列は、この第２サブデコード回路ＳＳＤｉの配置位置に応じて定められる。図１に示す第２サブデコード回路ＳＳＤ０−ＳＳＤｋのうちの１つが、上位ビット群ＵＢＧのビットＵＢ＜０＞−ＵＢ＜Ｍ−１＞に従って、択一的に導通状態となるように定められる。第２サブデコード回路ＳＳＤｉにより、第１サブデコード回路ＦＳＤｉの出力を選択する第２のデコード動作が実行される。
【００４０】
Ｍ，Ｎは、互いに等しくてもよく、また、異なっていてもよく、実現されるデコード回路の構成または選択候補の数に応じて適切にその値が設定される。また、データビットは、上位ビット群および下位ビット群の２つの群に分割されず、さらに多段にデコード回路が構成されてもよい。最終段のサブデコード回路がそれぞれ１つのスイッチ直列体で構成され、複数の最終段サブでコード回路において択一的に１つの最終段でコード回路が導通状態となればよい。
【００４１】
図３（Ａ）および（Ｂ）は、図２に示す正極性スイッチＳＷＨおよび負極性スイッチＳＷＬの構成の一例を示す図である。正極性スイッチＳＷＨおよび負極性スイッチＳＷＬは、図３（Ａ）および（Ｂ）に示すように、ＣＭＯＳ（相補ＭＯＳ）アナログスイッチ（トランスミッションゲート）で構成される。すなわち、図３（Ａ）に示すように、正極性スイッチＳＷＨは、ノードＮＤＩおよびＮＤＯの間に接続されかつそのゲートにビットＤを受けるＮチャネルＭＯＳトランジスタＮＴａと、ノードＮＤＩおよびＮＤＯの間に接続されかつそのゲートに補のビット／Ｄを受けるＰチャネルＭＯＳトランジスタＰＴａを含む。ビットＤおよび／Ｄは、互いに相補な信号であり、ビットＤが“１”（Ｈレベル）のときには、ビット／Ｄが、“０”（Ｌレベル）となる。したがって、正極性スイッチＳＷＨは、ビットＤが“１”のときに、ＭＯＳトランジスタＮＴａおよびＰＴａがともにオン状態となり、ノードＮＤＩおよびＮＤＯが電気的に結合される。ビットＤが、“０”のときには、ＭＯＳトランジスタＮＴａおよびＰＴａがともにオフ状態となり、ノードＮＤＩおよびＮＤＯは電気的に分離される。
【００４２】
負極性スイッチＳＷＬは、図３（Ｂ）に示すように、ノードＮＤＩおよびＮＤＯの間に接続されかつそのゲートに補のビット／Ｄを受けるＮチャネルＭＯＳトランジスタＮＴｂと、ノードＮＤＩおよびＮＤＯの間に接続されかつそのゲートにビットＤを受けるＰチャネルＭＯＳトランジスタＰＴｂを含む。ビットＤがＬレベル(“０”)のときに、ＭＯＳトランジスタＮＴｂおよびＰＴｂがともにオン状態となり、ノードＮＤＩおよびＮＤＯが電気的に接続される。一方、ビットＤが、Ｈレベル（“１”）のときには、ＭＯＳトランジスタＮＴｂおよびＰＴｂがともにオフ状態となり、ノードＮＤＩおよびＮＤＯが電気的に分離される。
【００４３】
したがって、この図３（Ａ）および（Ｂ）に示すようにＣＭＯＳアナログスイッチを利用しても、出力信号線４に出力されるオン状態のＭＯＳトランジスタの数は、（ｋ＋１）であり、選択候補それぞれに対して、直列信号伝搬経路を設ける場合の（２＾Ｎ）×（ｋ＋１）の場合に比べて、大幅に、オン状態のスイッチング素子の数を低減でき、出力信号線の寄生容量を低減することができる。
【００４４】
また、スイッチング素子の数が低減でき、レイアウト的に余裕が生じ、各スイッチング素子ＳＷＨおよびＳＷＬを構成するＭＯＳトランジスタのサイズを大きくすることができ、信号伝搬経路の抵抗を低減することができる。
【００４５】
また、ＣＭＯＳアナログスイッチを利用しており、電気信号伝播時において、導通制御信号として相補信号が利用されるため、ＭＯＳトランジスタのしきい値電圧損失を考慮する必要がなく、導通制御信号の信号振幅を拡大する必要がない。例えば、選択候補が電圧のときには、これらの選択候補電圧の最大電圧および最小電圧の間で変化する信号を利用することができ、導通制御信号（データビット）を生成する回路の消費電流を低減することができ、また、導通制御信号（データビット）整定までに要する時間を短縮することができ、早いタイミングでデコード動作を開始することができる。
【００４６】
図４は、スイッチング素子を構成するＭＯＳトランジスタの断面構造の一例を概略的に示す図である。図４においては、ＭＯＳトランジスタ（ＰＴａ，ＰＴｂ，ＮＴａ，ＮＴｂ）は、一例として、ボトムゲート型低温ポリシリコンＴＦＴ（薄膜トランジスタ）で実現される。この薄膜トランジスタは、絶縁性の基板上に形成されるゲート電極１０と、ゲート電極１０を覆うように形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるポリシリコン層１４を含む。
【００４７】
ゲート絶縁膜１２は、たとえば窒化シリコン膜（ＳｉＮ）で形成される第１のゲート絶縁膜１２ａと、たとえば二酸化シリコン（ＳｉＯ2）膜で形成される第２の絶縁膜１２ｂの多層膜構造を有する。
【００４８】
ポリシリコン層１４は、互いに分離して形成される第１導電型の高濃度不純物領域１５ｂおよび１５ｃと、高濃度不純物領域１５ｂおよび１５ｃ各々に隣接して形成される第１導電型の低不純物濃度領域１５ｄおよび１５ｅと、これらの低濃度不純物領域１５ｄおよび１５ｅの間に形成される第２導電型のボディ領域１５ａを含む。ボディ領域１５ａに、ゲート電極１０に印加される電圧に応じてチャネルが形成され、トランジスタがオン状態となる。
【００４９】
ゲート電極１０は、低濃度不純物領域１５ｄおよび１５ｅとボディ領域１５ａとに重なり合うように形成される。ボディ領域１５ａおよび低不純物濃度領域１５ｄおよび１５ｅ全体を覆いかつ高不純物濃度領域１５ｂおよび１５ｃの一部覆うように層間絶縁膜１６が形成される。この層間絶縁膜１６は、たとえば二酸化シリコン膜で形成される。高濃度不純物領域１５ｂおよび１５ｃが、低抵抗導電層で形成される電極１８ａおよび１８ｂにそれぞれ接続される。低濃度不純物領域１５ｄおよび１５ｅは、いわゆるＬＤＤ構造（Lightly  Doped  Diffusion  構造）を形成しており、ソース／ドレイン端部の電界を緩和する。
【００５０】
このＴＦＴ（薄膜トランジスタ）の場合、下地層がガラス基板またはエポキシ基板などの絶縁性材料で形成されており、ポリシリコン層１４が基板と分離して中間層に形成されており、半導体基板領域に形成されるバルク型のＭＯＳトランジスタと比べて基板容量（接合容量）などの寄生容量を低減することができる。また、ポリシリコン層１４の膜厚を薄くすることにより、ＴＦＴの高さを低くすることができる。低温ポリシリコンＴＦＴを利用することにより、例えば画像表示装置において、画素内の画素選択トランジスタと同一製造工程でデコード回路を製造することができる。
【００５１】
しかしながら、この薄膜トランジスタにおいては、ボディ領域１５ａと低濃度不純物領域１５ｄおよび１４ｅと重なるように、電極層１８ａおよび１８ｂが形成され、したがって、ボディ領域１５ａにチャネルが形成されたときの寄生容量として平行平板型容量が形成され、接合容量がオン容量の主要成分であるバルク型ＭＯＳトランジスタの場合と比べて、寄生容量が大きくなる。
【００５２】
しかしながら、この発明に従うデコード回路においては、出力信号線に接続されるスイッチング素子の数は小さく、薄膜トランジスタ（ＴＦＴ）を構成要素として用いても、出力信号線に付随する寄生容量を低減することができる。
【００５３】
この薄膜トランジスタ（ＴＦＴ）としては、ゲート電極が、ボディ領域１５ａの上部に形成されるトップゲート型低温ポリシリコンＴＦＴが用いられる場合においても、同様、ゲート電極とソース／ドレイン電極層との重なり部分の容量が大きくなり、応じて、オン容量が大きくなる。
【００５４】
なお、薄膜トランジスタ（ＴＦＴ）の構造としては、図４に示す構造に限定されず、他の構造のＴＦＴが利用されてもよい。
【００５５】
図５は、この発明の実施の形態１に従うデコード回路の具体的構成を示す図である。図５においては、４ビットデータＤ３−Ｄ０に従って基準電圧Ｖ０−Ｖ１５のうちの１つを選択するデコード回路が一例として示される。ビットＤ３が最上位ビット（ＭＳＢ）であり、ビットＤ０が、最下位ビット（ＬＳＢ）である。基準電圧Ｖ０−Ｖ１５は、画像表示装置における階調表示を行なうために用いられ、１６階調表示を行なうことができる。ビットＤ３−Ｄ０の値が、基準電圧Ｖ１５−Ｖ０に付された数字に対応する。例えば、ビットＤ３−Ｄ０が、（１,０,０,０）であれば、基準電圧Ｖ８が指定される。
【００５６】
基準電圧Ｖ０−Ｖ１５は、４つのグループ（Ｖ０，Ｖ１，Ｖ２，Ｖ３）、（Ｖ４，Ｖ５，Ｖ６，Ｖ７）、（Ｖ８，Ｖ９，Ｖ１０，Ｖ１１）、および（Ｖ１２，Ｖ１３，Ｖ１４およびＶ１５）に分割される。これらの基準電圧の組それぞれに対応して、第１のサブデコード回路ＦＳＤ０−ＦＳＤ３が設けられる。第１のサブデコード回路ＦＳＤ０−ＦＳＤ３には、共通に、下位２ビットＤ０およびＤ１が与えられる。これらの第１のサブデコード回路ＦＳＤ０−ＦＳＤ３各々においては、４つの基準電圧それぞれに対応して、選択ユニットが設けられる。選択ユニットの配列は、第１のサブデコード回路ＦＳＤ０−ＦＳＤ３において同一であり、図５においては、第１のサブデコード回路ＦＳＤ０において、各選択ユニットの構成要素のスイッチング素子に対して参照符号を付す。
【００５７】
第１のサブデコード回路ＦＳＤ０において、基準電圧Ｖ０に対して設けられる選択ユニットＵＮＴ０は、最下位ビットＤ０を制御ノードに受ける負極性スイッチＳＷＬと、ビットＤ１を制御ノードに受ける負極性スイッチＳＷＬの直列体を含む。
【００５８】
基準電圧Ｖ１に対して設けられる選択ユニットＵＮＴ１は、ビットＤ０を制御ノードに受ける正極性スイッチＳＷＨと、ビットＤ１を制御ノードに受ける負極性スイッチＳＷＬの直列体を含む。
【００５９】
基準電圧Ｖ２に対して設けられる選択ユニットＵＮＴ２は、ビットＤ０を制御ノードに受ける負極性スイッチＳＷＬと、ビットＤ１を制御ノードに受ける正極性スイッチＳＷＨの直列体を含む。
【００６０】
基準電圧Ｖ３に対して設けられる選択ユニットＵＮＴ３は、ビットＤ０およびＤ１それぞれに応答して選択的に導通する正極性スイッチＳＷＨの直列体を含む。
【００６１】
他の第１のサブデコード回路ＦＳＤ１−ＦＳＤ３それぞれにおいても、４つの対応の基準電圧各々に対して選択ユニットＵＮＴ０−ＵＮＴ３が設けられる。
【００６２】
第１のサブデコード回路ＦＳＤ０−ＦＳＤ３は、ビットＤ０およびＤ１に従って４対１選択を行なうデコード回路であり、ビットＤ０およびＤ１に従って、第１のサブデコード回路ＦＳＤ０−ＦＳＤ３それぞれにおいて、同じ位置の選択ユニットが導通状態となり、１つの基準電圧が並行して選択される。
【００６３】
これらの選択ユニットＵＮＴ０‐ＵＮＴ３は、共通に縦配線（図の縦方向に配置される配線）を介して次段の対応の第２のサブデコード回路ＳＳＤｉに結合される。
【００６４】
第１のサブデコード回路ＦＳＤ０−ＦＳＤ３それぞれに対応して第２のサブデコード回路ＳＳＤ０−ＳＳＤ３が設けられる。これらの第１のサブデコード回路ＦＳＤ０‐ＦＳＤ３各々において、対応の選択ユニットＵＮＴ０‐ＵＮＴ３が共通に対応の次段の第２サブデコード回路ＳＳＤ０‐ＳＤＤ３に対応の縦配線を介して結合される。
【００６５】
第２のサブデコード回路ＳＳＤ０は、ビットＤ２およびＤ３をそれぞれ制御ノードに受ける負極性スイッチＳＷＬの直列体を含み、導通時、第１のサブデコード回路ＦＳＤ０の出力電圧を選択して、出力信号線４に伝達する。
【００６６】
第２のサブデコード回路ＳＳＤ１は、ビットＤ２に従って選択的に導通する正極性スイッチＳＷＨと、ビットＤ３に従って選択的に導通する負極性スイッチＳＷＬの直列体を含む。第２のサブデコード回路ＳＳＤ２は、ビットＤ２に従って選択的に導通する負極性スイッチＳＷＬと、ビットＤ３に従って選択的に導通する正極性スイッチＳＷＨの直列体を含む。第２のサブデコード回路ＳＳＤ３は、それぞれビットＤ２およびＤ３に従って選択的に導通する正極性スイッチＳＷＨの直列体を含む。
【００６７】
したがって、第２のサブデコード回路ＳＳＤ０−ＳＳＤ３は、それぞれ、第１のサブデコード回路における選択ユニットＵＮＴ０−ＵＮＴ３と同じスイッチの接続経路を有する。上位ビットＤ２およびＤ３に従って、第２のサブデコード回路ＳＳＤ０−ＳＳＤ３の１つが導通状態となり、対応の第１のサブデコード回路で選択された基準電圧が出力信号線４に伝達される。
【００６８】
この図５に示すデコード回路の構成においては、基準電圧Ｖ０−Ｖ１５それぞれに対して、４つのスイッチング素子を直列に接続してデコード動作を行なう場合に比べて、第２のデコード回路の構成要素数（スイッチング素子数）を大幅に低減でき、出力信号線４の寄生容量を低減することができる。
【００６９】
スイッチＳＷＬおよびＳＷＨは、先の図３（Ａ）および（Ｂ）に示すスイッチング素子の構成と同じであり、ＣＭＯＳアナログスイッチを用いても、素子数が低減されており、出力信号線４に付随する寄生容量（オン容量）は低減できる。
【００７０】
図６は、図５に示すデコード回路の各スイッチング素子のオン状態となる対応のビットの論理レベルと基準電圧Ｖ８を選択する際のスイッチング素子のオン／オフ状態を一覧にして示す図である。デコード回路は、画像表示装置の階調表示のための基準電圧選択のために用いる。１６レベルの階調表示における階調０−階調１５が基準電圧Ｖ０−Ｖ１５にそれぞれ対応する。スイッチング素子ＳＷ０−ＳＷ３は、各選択ユニットにおける直列に接続されるスイッチング素子に対応し、スイッチング素子ＳＷ０−ＳＷ３は、それぞれ正極性スイッチＳＷＨまたは負極性スイッチＳＷＬであり、それぞれ、制御ノードにデータビットＤ０−Ｄ３を受ける。ビットＤ０が最下位ビットＬＳＢであり、ビットＤ３が最上位ビットＭＳＢである。
【００７１】
図６において、各欄における下向きの矢印は、図５に示すデコード回路における第１のサブデコード回路ＦＳＤ０−ＦＳＤ３それぞれにおける出力を共通に接続する縦配線を示す。
【００７２】
また、各スイッチＳＷ０−ＳＷ３に対応して各階調毎に示されるＨまたはＬの記号は、各階調において、スイッチング素子がオン状態となるデータビットの論理レベルを示す。
【００７３】
階調８を選択する場合、データビットＤ＜３：０＞は、（１，０，０，０）である。したがって、階調８において、スイッチング素子ＳＷ０−ＳＷ３がすべてオン状態となる。このとき、階調１２においても、スイッチング素子ＳＷ３がオン状態となる。階調９においては、スイッチング素子ＳＷ１がオン状態となるものの、スイッチング素子ＳＷ０はオフ状態であり、基準電圧Ｖ９の伝達経路は遮断状態である。
【００７４】
階調７から階調０に対しては、スイッチング素子ＳＷ３はオフ状態であり、これらのサブデコード回路のスイッチング素子のオン状態は、出力信号線４には影響しない。
【００７５】
スイッチング素子ＳＷ２については、階調８および階調０において、スイッチング素子ＳＷ２がオン状態となる。しかしながら、この場合、階調０において対応のスイッチング素子ＳＷ３がオフ状態であり、スイッチング素子ＳＷ２の寄生容量は、出力信号線４に対するオン容量としては作用しない。
【００７６】
したがって、階調８を選択する場合、スイッチＳＷＨまたはＳＷＬのオン容量をＣｏｎとすると、階調８のスイッチング素子ＳＷ３および階調９のスイッチング素子ＳＷ１を除けば、出力信号線４に付随する寄生容量は、階調１２のスイッチング素子ＳＷ３のオン容量だけであり、この余分の寄生容量Ｃｐａｒは、次式で表わされる。
【００７７】
Ｃｐａｒ＝２×Ｃｏｎ＝Ｃｏｎ
したがって、出力信号線に付随する寄生容量を大幅に低減でき、被選択基準電圧の伝搬経路におけるＲＣ時定数を大幅に低減でき、高速で、デコード動作に従って選択された階調に対応する基準電圧を出力信号線４に伝達することができる。
【００７８】
また、このデコード回路においては、上位ビット群をデコードする第２サブデコード回路において、スイッチング素子の数が大幅に低減されており、データビットＤ３およびＤ２伝達線の負荷容量が軽減され、消費電力を低減することができ、また、高速でこれらのデータビットＤ３およびＤ２を整定状態に設定することができる。
【００７９】
また、この第２のデコード回路２（第２のサブデコード回路ＳＳＤ０−ＳＳＤ３）において、スイッチＳＷＨおよびＳＷＬが、各々ＣＭＯＳアナログスイッチで構成されていても、データビットＤ３およびＤ２の伝達線と第２のサブデコード回路ＳＳＤ０−ＳＳＤ３の内部信号伝播経路の交差部は、各第２のサブデコード回路ＳＳＤ０−ＳＳＤ３それぞれにおいて１つだけであり、交差部を低減でき、データビットＤ３およびＤ２を伝達する信号線と選択基準電圧を伝達する経路における結合容量を低減でき、これらの信号／電圧伝播線間のクロストークノイズを低減することができ、正確に基準電圧を伝達することができる。
【００８０】
また、下位ビット群を用いて入力基準電圧を選択し、上位ビット群に応じて、第１のサブデコード回路の出力電気信号を選択している。第１のサブデコード回路および第２のサブデコード回路それぞれにおけるデータビットのビット値と、対応する選択ユニットの導通状態とを対応させることにより、基準電圧Ｖ０からＶ１５まで単調にその電圧レベルが上昇する場合、基準電圧伝達線の交差部はなく、これらの基準電圧線交差部における結合容量ノイズを低減でき、安定に基準電位を伝達することができる。応じて、基準電圧によって画素の表示階調が決定されるアナログ回路では、正確な基準電圧を伝達して画像表示装置において正確に諧調表示を行なうことが可能となり、多階調表示を安定に実現することができる。
【００８１】
また、このデコード回路は、第１および第２のデコード回路に分割している。デコード回路の入力部から出力部への分割数が増加した場合、各サブデコード回路の出力を共通に結合するサブ出力信号線（縦配線）に対し、平面レイアウト上でこのサブ出力信号線と交差する方向に配設される信号線との交差が増大し、クロストークノイズが増大する。また、このサブデコード回路の出力を共通に結合する信号線の数が増大し、配線レイアウト面積が増大する。したがって、この入力部から出力部におけるデコード回路の分割数は、時定数の改善効果および配線占有面積および配線交差するクロストークノイズなどを考慮して決定する。
【００８２】
すなわち、このデコード回路の入力部から出力部への分割段数は、２に限定されず、それより多くてもよい。最終のデコード段の複数のサブデコード回路各々の電気信号を伝達する経路が、１つのスイッチ直列体で構成されればよい。
【００８３】
なお、デコード回路の分割段数（入力部から出力部までの段数）、各サブデコード段における選択対象信号線の数、スイッチング素子のレイアウトピッチ、スイッチング素子の抵抗／容量成分をすべて総合的に検討して、各サブデコード段のサブデコード回路の数、およびサブデコード段数を最適値に設定する。
【００８４】
以上のように、この発明の実施の形態１に従えば、選択対象（候補）を複数の群に分割し、選択候補群に対応して、下位ビットデータに従ってデコード動作を行なう第１サブデコード回路を設け、出力信号線に接続される最終サブデコード段において、各々が１つの信号伝搬経路（スイッチング素子列）で構成されるサブデコート回路を配置して出力信号線に共通に結合しており、出力信号線に付随する寄生容量を低減でき、小レイアウト面積で高速かつ安定にデコード動作を行なうデコード回路を実現することができる。
【００８５】
特に、スイッチング素子を低温ポリシリコンＴＦＴで構成する場合、この様なＴＦＴの大きなオン容量の影響を低減することができ、効果的である。
【００８６】
［実施の形態２］
図７は、この発明の実施の形態２に従うデコード回路の構成を示す図である。この図７に示すデコード回路においては、４ビットデータＤ３−Ｄ０が用いられ、１６個の基準電圧Ｖ０−Ｖ１５のうちの１つを選択する。このデコード回路は、１６階調表示を実現する画像表示装置のデジタル／アナログ変換部のデコード回路として利用されてもよい。最上位ビットＭＳＢはビットＤ３であり、最下位ビットＬＳＢはビットＤ０である。上位ビットＤ３およびＤ２に従って、最初のデコード動作が行なわれ、次いで下位ビット群に従って最終デコード動作が実行される。
【００８７】
基準電圧Ｖ０‐Ｖ１５の番号がデータビットＤ３‐Ｄ０により表現されるため、選択候補の基準電圧Ｖ０−Ｖ１５は、Ｖ（４ｎ）、Ｖ（４ｎ＋１）、Ｖ（４ｎ＋２）、およびＶ（４ｎ＋３）の基準電圧の組に分割される。ここで、ｎは、０から３までの整数である。第１のサブデコード回路ＦＳＤ０が、基準電圧Ｖ（４ｎ：ｎ＝０−３）の組に対して設けられ、第１のサブデコード回路ＦＳＤ１が、基準電圧Ｖ（４ｎ＋１：ｎ＝０−３）の組に対して設けられる。第１のサブデコード回路ＦＳＤ２が、基準電圧Ｖ（４ｎ＋２：ｎ＝０−３）の組に対して設けられ、第１のサブデコード回路ＦＳＤ３が、基準電圧Ｖ（４ｎ＋３：ｎ＝０−３）の組に対して設けられる。
【００８８】
上位ビットＤ３およびＤ２に従って基準電圧の選択を行なうため、これらの第１のサブデコード回路ＦＳＤ０−ＦＳＤ３において、対応の４つの基準電圧に対してそれぞれ選択ユニットＵＮＴ０−ＵＮＴ３が設けられるものの、各選択ユニットにおいてスイッチング素子の配列が、図５に示すデコード回路のスイッチング素子の配列と異なる。図７においては、これらの第１のサブデコード回路ＦＳＤ０−ＦＳＤ３において、選択ユニットのスイッチング素子の配列は同じであるため、第１のサブデコード回路ＦＳＤ０に対する選択ユニットＵＮＴ０−ＵＮＴ３のスイッチング素子の配列に対してのみ参照番号を付す。
【００８９】
選択ユニットＵＮＴ０は、ビットＤ３およびＤ２それぞれ制御ノードに受ける負極性スイッチＳＷＬの直列体を含む。選択ユニットＵＮＴ１は、ビットＤ３を制御ノードに受ける負極性スイッチＳＷＬとビットＤ２を制御ノードにおける正極性スイッチＳＷＨの直列体を含む。選択ユニットＵＮＴ２は、ビットＤ３を制御ノードに受ける正極性スイッチＳＷＨとビットＤ２を制御ノードに受ける負極性スイッチＳＷＬの直列体を含む。選択ユニットＵＮＴ３は、ビットＤ３およびＤ２をそれぞれ制御ノードに受ける正極性スイッチＳＷＨの直列体を含む。
【００９０】
第１のサブデコード回路ＦＳＤ０−ＦＳＤ３それぞれに対応して、下位ビットＤ１およびＤ０を共通に受ける第２のサブデコード回路ＳＳＤ０−ＳＳＤ３が設けられる。これらの第２のサブデコード回路ＳＳＤ０−ＳＳＤ３は、それぞれスイッチング素子の直列体で構成される。第２のサブデコード回路ＳＳＤ０は、ビットＤ１およびＤ０をそれぞれ制御ノードに受ける負極性スイッチＳＷＬの直列体を含む。第２のサブデコード回路ＳＳＤ１は、ビットＤ１を制御ノードに受ける負極性スイッチＳＷＬとビットＤＬを制御ノードに受ける正極性スイッチＳＷＨの直列体を含む。第２のサブデコード回路ＳＳＤ２は、ビットＤ１を制御ノードに受ける正極性スイッチＳＷＨとビットＤ０を制御ノードに受ける負極性スイッチＳＷＬの直列体を含む。第２のサブデコード回路ＳＳＤ３は、ビットＤ１およびＤ０をそれぞれ制御ノードに受ける正極性スイッチＳＷＨの直列体を含む。
【００９１】
正極性スイッチＳＷＨおよび負極正スイッチＳＷＬの構成は、図３（Ａ）および（Ｂ）に示すものと同様であり、ともにＣＭＯＳアナログスイッチ（トランスミッションゲート）で構成される。
【００９２】
図７に示すデコード回路においては、第１のサブデコード回路ＦＳＤ０−ＦＳＤ３各々において、上位ビットＤ３およびＤ２に従って１つの基準電圧が選択される。すなわち、これらの第１のサブデコード回路ＦＳＤ０‐ＦＳＤ３おのおのにおいて４対１選択が行われ、全体として１６対４の選択が行なわれる。
【００９３】
第２のサブデコード回路ＳＳＤ０−ＳＳＤ３において、下位ビットＤ１およびＤ０に従って１つの第１のサブデコード回路の出力が選択される。第２のサブデコード回路ＳＳＤ０−ＳＳＤ３により、４対１の選択動作が行なわれる。サブデコード回路ＳＳＤ０−ＳＳＤ３の最終段のスイッチング素子は、出力信号線４に共通に結合される。
【００９４】
図８は、図７に示すデコード回路の各スイッチング素子ＳＷＬ−ＳＷ３が導通するときの対応の信号の論理レベルを一覧にして示す図である。図８においては、基準電圧Ｖ８が選択されて階調８の表示を行なう場合の各スイッチング素子のオン／オフ状態を併せて示す。
【００９５】
階調８の選択時においては、ビットＤ＜３：０＞は、（１，０，０，０）である。また、階調８に対応する基準電圧Ｖ８は、その電気信号伝達経路のスイッチング素子がすべてオン状態となり出力信号線に伝達される。他の基準電圧各々については、少なくとも１つのスイッチング素子がオフ状態にある。図８に示すように、出力信号線に接続される第２のサブデコード回路においてオン状態となるスイッチング素子は、階調２のスイッチング素子ＳＷ３である。階調２におけるスイッチング素子ＳＷ２は、階調８選択時オフ状態である。したがって、出力信号線には、この階調２のスイッチング素子ＳＷ３のオン状態の寄生容量（オン容量）が結合される。階調１に対するスイッチング列において、スイッチング素子ＳＷ２がオン状態となるものの、この場合、階調１に対するスイッチング素子ＳＷ３はオフ状態であり、出力信号線から分離されており、スイッチング素子ＳＷ２のオン容量は出力信号線に影響は及ぼさない
この図７に示すデコード回路においても、最終サブデコード段のサブデコード回路各々が、１列のスイッチング素子列で構成され、それぞれが共通に出力信号線に接続される。この最終段のスイッチング列のうちの１つのスイッチング列が導通するだけであり、出力信号線には、他の１つのスイッチング素子列の最終段のスイッチング素子のオン容量が接続されるだけである。したがって、この場合においても、出力信号線の寄生容量としては、実施の形態１の場合と同様、２個のスイッチング素子のオン容量Ｃｏｎが余分に接続されるだけであり、寄生容量は十分に低減され、高速でデコード動作を行なってデコード結果に対応する基準電圧を出力信号線４に伝達することができる。
【００９６】
また、実施の形態２におけるデコード回路においても、実施の形態１のデコード回路と同様、レイアウト面積の低減、消費電力の低減および信号線交差によるクロストークノイズの低減を実現することができる。
【００９７】
以上のように、この発明の実施の形態２に従えば、多ビットデータを上位ビット群および下位ビット群に分割し、上位ビット群に従って入力選択対象信号の初段デコード動作を行ない、最終出力段において、各々が１列のスイッチング列で構成されるサブデコード回路を下位ビット群に従って択一的に導通状態となるように構成しており、出力信号線に付随する寄生容量を低減でき、高速のデコード動作を小レイアウト面積で実現することができる。
【００９８】
なお、この実施の形態２においても、デコード回路は、画像表示装置の階調電圧を選択するデジタル／アナログ変換回路でなく、一般的な信号を選択するたとえばルックアップテーブルとして用いられてもよい。
【００９９】
また、デコード回路の入力段から最終段までの分割数および各サブデコード段のサブデコード回路の数は、適用用途に応じて適宜定められる。
【０１００】
［実施の形態３］
図９は、この発明の実施の形態３に従う表示装置の構成を概略的に示す図である。図９において、表示装置は、画素ＰＸが行列状に配列される画素アレイ（表示パネル）２０を含む。この画素アレイ２０においては、画素ＰＸの各行に対応してゲート線Ｇ０−Ｇｍが配設され、画素ＰＸの各列に対応してデータ線ＤＬが配置される。図９においては、画素アレイ２０のゲート線Ｇ０に接続される画素ＰＸを代表的に示す。データ線ＤＬはｋ本単位でグループ化される。これは、後に説明するように、各データ線の組ごとに、デコード動作（デジタル／アナログ変換動作）が行なわれるためである。
【０１０１】
ゲート線Ｇ０−Ｇｍは、垂直駆動回路２１により、１水平走査期間毎に順次選択状態へ駆動される。垂直駆動回路２１へは、垂直操作開始指示信号ＶＳＴと垂直シフトクロック信号ＶＣＫとが与えられる。垂直シフトクロック信号ＶＣＫにより、ゲート線Ｇ０が選択状態に維持される期間が決定される。
【０１０２】
表示装置は、さらに、データ線ＤＬ各々に対応する出力部を有し、水平走査開始指示信号ＨＳＴと水平シフトクロック信号ＨＣＫとに従ってシフト動作を行なって、その出力部を順次選択状態へ駆動する水平シフトレジスタ２２と、水平シフトレジスタ２２の出力信号に従って、多ビット画素データＰＤを順次取込みラッチする第１のラッチ回路２３と、転送指示信号ＴＸに従って第１のラッチ回路２３によりラッチされた画素データをラッチする第２のラッチ回路２４を含む。第１のラッチ回路２３および第２のラッチ回路２４は、各々、データ線ＤＬ各々に対応して設けられるラッチを含み、それぞれ各データ線に対する画素データＰＤをラッチする。第２のラッチ回路２４は、また、デジタル／アナログ変換を行なうためのデコーダ部での信号振幅調整のためのレベルシフト機能が設けられていてもよい。このレベルシフトは、画素データＰＤの信号振幅と内部での画素の書込電圧振幅との差を補償するために行われる。
【０１０３】
表示装置は、さらに、第２のラッチ回路２４の出力を、選択制御信号ＴＭＵＸに従って順次選択する分周選択ユニット２５と、この分周選択ユニット２５により選択されたデータをアナログデータに変換するデジタル／アナログ変換ユニット２６と、デジタル／アナログ変換ユニット２６の出力信号を切換制御信号ＴＤＭＵＸに従って順次転送経路を切換える分周切換ユニット２７と、分周切換ユニット２７からの電気信号（電圧）をバッファし、選択信号ＳＥＬに従ってデータ線を順次選択してバッファ電圧に従って駆動するデータ線選択駆動ユニット２８を含む。
【０１０４】
分周選択ユニット２５は、第２のラッチ回路２４のｋ個の出力各々に対応した設けられる選択回路２５ａ−２５ｈを含む。選択回路２５ａ−２５ｈは、並列に動作し、各々、御信号ＴＭＵＸに従って、第２のラッチ回路２４の対応のｋ個の出力を順次選択する。選択制御信号ＴＭＵＸは、水平シフトクロック信号ＨＣＫを分周して生成される。選択回路２５ａ−２５ｈは、シフトレジスタと同様の構成を備え、順次、選択制御信号ＴＭＵＸに従って、そのｋ個の入力を１つの出力に接続し、ｋ：１のマルチプレクス動作を実行する。
【０１０５】
デジタル／アナログ変換ユニット２６は、選択回路２５ａ−２５ｈそれぞれに対応して設けられるデコーダ２６ａ−２６ｈを含む。これらのデコーダ２６ａ−２６ｈには、共通に、基準電圧発生回路３０からの基準電圧Ｖ０−Ｖｎが与えられる（諧調表示が（ｎ＋１）レベルで行なわれる場合）。デコーダ２６ａ−２６ｈは、先の実施の形態１に示すデコード回路と同様の構成を備え、対応の選択回路２５ａ−２５ｈから与えられる画素データ（レベル変換後の画素データ）に従って基準電圧を選択し、デジタル画素データのデジタル／アナログ変換を実現する。
【０１０６】
分周切換ユニット２７は、デコーダ２６ａ−２６ｈそれぞれに対して設けられる切換回路２７ａ−２７ｈを含む。切換回路２７ａ−２７ｈの各々は、１入力ｋ出力デマルチプレクサで構成され、切換制御信号ＴＤＭＵＸに従ってその入力に与えられたアナログ電圧を、その出力へ順次伝達する。
【０１０７】
データ線選択駆動ユニット２８は、切換回路２７ａ−２７ｈ各々に対して設けられるデータ線選択駆動回路２８ａ−２８ｈを含む。これらのデータ線選択駆動回路２８ａ−２８ｈの各々は、アナログアンプおよびデジタル線選択ゲートを含む。このデジタル線選択ゲートは、選択信号ＳＥＬに従って順次（ドット・シーケンシャル駆動の場合）または同時に（ラインシーケンシャルの場合）選択状態へ駆動され、切換回路２７ａ−２７ｈから与えられた電圧を内部のアナログアンプでバッファしてデータ線ＤＬへ伝達する。
【０１０８】
データ線選択駆動回路２８ａ−２８ｈに含まれるアナログアンプは、たとえば、基準入力に伝達された基準電圧を受け、その出力が正入力にフィードバックされる演算増幅器（ｏｐアンプ：ボルテージフォロア）で構成され、その大きな駆動力で高速でデータ線に書込電圧（選択された基準電圧に対応するアナログ電圧）を伝達する。
【０１０９】
切換回路２７ａ−２７ｈが、各々、アナログスイッチで構成され、デコーダ２６ａ−２６ｈから与えられるた基準電圧（アナログ電圧）を対応のデータ線選択駆動回路２８ａ−２８ｈのアナログアンプへ伝達する。
【０１１０】
図９に示す構成においては、デコーダ２６ａ−２６ｈが並列に動作するため、デコーダ２６ａ−２６ｈは、各々、１水平走査期間においてｋ回デコード動作を行なうことが要求される。従って、１水平走査期間（１Ｈ）においてｋ回のデコード動作を行なうだけであり、デコード（デジタル／アナログ変換）の時間を十分に確保することができ、高精細画像表示装置においても確実にデコード動作を行うことができる。
【０１１１】
また、デコーダ２６ａ−２６ｈは、先の実施の形態１と同様のデコード回路で構成しており、構成要素数が少なく、十分にレイアウト面積を確保してデコーダ２６ａ−２６ｈを配置することができる。
【０１１２】
図１０は、図９に示す基準電圧発生回路３０の構成の一例を示す図である。図１０において、基準電圧発生回路３０は、ハイ側電源ノードＶＨとロー側電源ノードＶＬの間に直列に接続される抵抗素子Ｒ０−Ｒ（ｎ＋１）を含む。抵抗素子間のノードから、基準電圧Ｖ０、Ｖ１、…、Ｖｎが出力される。この基準電圧発生回路３０において、抵抗素子Ｒ０−Ｒ（ｎ＋１）の抵抗値がすべて同じの場合には、同じステップでハイ側電源ノードの電圧ＶＨおよびロー側電源ノードＶＬの電圧を抵抗分割した電圧が基準電圧として得られる。
【０１１３】
図１０に示す基準電圧発生回路３０の構成に代えて、非線形的に基準電圧ステップが変化する基準電圧発生回路または基準電圧ステップが変更可能な可変基準電圧発生回路の構成が用いられてもよい。
【０１１４】
図１１は、図９に示す選択制御信号ＴＭＵＸおよび切換制御信号ＴＤＭＵＸを発生する部分の構成を概略的に示す図である。図１１において、選択制御信号ＴＭＵＸおよび切換制御信号ＴＤＭＵＸは、水平シフトクロック信号ＨＣＫを所定の周期で分周する分周回路３２により生成される。この分周回路３２は、図９に示す第２のラッチ回路２４の画素データの転送動作を指定する転送指示信号ＴＸの活性化に応答して、分周信号を生成してもよい。これに代えて、選択回路２５ａ−２５ｈ各々において、転送制御信号ＴＸの活性化に応答して、その選択位置が初期位置にリセットされる構成が用いられてもよい。この場合には、分周回路３２に対して特に転送指示信号ＴＸをトリガ信号として与える必要はない。
【０１１５】
図１２は、図９に示す表示装置の動作を示すタイミング図である。図１２においては、選択制御信号ＴＭＵＸおよび切換制御信号ＴＤＭＵＸが、水平シフトクロック信号ＨＣＫを２分周して生成される場合の波形が一例として示される（デコーダ２６ａ−２６ｈの数が２個の場合）。切換制御信号ＴＤＭＵＸおよび選択制御信号ＴＭＵＸの分周比は、デコーダ２６ａ−２６ｈの数に応じて定められる（デコーダの数＝分周比）。
【０１１６】
水平操作開始指示信号ＨＳＴが与えられると、次の走査線に対する画素データＰＤが順次与えられる。この水平操作開始指示信号ＨＳＴに従って、図９に示す水平シフトレジスタ２２が初期化され、その選択位置が初期位置に設定される。次いで水平シフトクロック信号ＨＣＫに従って水平シフトレジスタ２２が、その初期位置からシフト動作を行い、第１のラッチ回路２３に含まれるラッチを順次、画素データＰＤを伝達する信号線に結合する。これにより、画素データＰＤ（０、…、ｚ）が水平シフトクロック信号ＨＣＫに同期して伝達されて、第１のラッチ回路２３内のラッチによりラッチされる。
【０１１７】
１走査線の画素データが第１のラッチ回路２３に格納されると、転送指示信号ＴＸが活性化され、第１のラッチ回路２３から第２のラッチ回路２４への画素データＰＤの転送が行なわれる。
【０１１８】
第１のラッチ回路２３における次の走査線の画素データのラッチ動作と平行して、第２のラッチ回路２４のラッチ／出力データに従って、先のサイクルにおいて転送されてラッチした画素データをアナログ電圧に変換する。すなわち、選択回路２５ａ−２５ｈが、選択制御信号ＴＭＵＸに従って、第２のラッチ回路２４の対応の出力を順次選択して対応のデコーダ２６ａ−２６ｈへ与える。デコーダ２６ａ−２６ｈは、選択回路２５ａ−２５ｈから与えられた画素データに従って基準電圧を選択して切換回路２７ａ−２７ｈへ与える。切換回路２７ａ−２７ｈは、切換制御信号ＴＤＭＵＸに従ってその出力経路を切換えて、生成されたアナログ電圧（選択された基準電圧）を対応のデータ線選択駆動回路２８ａ−２８ｈへ伝達する。
【０１１９】
データ線選択駆動回路２８ａ−２８ｈにおいては、それぞれ対応の切換回路２７ａ−２７ｈから伝達されたアナログ電圧をアナログバッファ（ボルテージフォロア）でバッファ処理しかつラッチする。次いで、データ線の駆動方式に応じて、選択信号ＳＥＬに従って、１走査線のアナログ電圧（選択された基準電圧）が、対応のデータ線ＤＬに画素書込電圧として伝達され、選択ゲート線に接続される画素に書き込まれる。
【０１２０】
１水平走査期間１Ｈの間に、デコーダ２６ａ−２６ｈが、各々、ｋ回デコード動作を行なうだけである。図９に示すように、デコーダ２６ａ−２６ｈが、ｋ本のデータ線ＤＬに対応して配置される。この場合でも、デコーダ２６ａ−２６ｈの構成要素のスイッチ数は低減されており、余裕をもって、この表示装置駆動回路部に配置することができる。
【０１２１】
また、デコーダ２６ａ−２６ｈが、画素内のトランジスタと同様低温ポリシリコンＴＦＴで構成される場合でも、各デコーダ２６ａ−２６ｈの出力信号線の負荷は小さく、高速でデコード動作を行うことができる。また、スイッチング素子の数が少ないため、レイアウト面積が小さく、ｋ本のデータ線のピッチに対応して余裕を持ってデコーダ２６ａ−２６ｈを配置することができる。
【０１２２】
なお、上述の説明においては、デコーダ２６ａ−２６ｈは、ｋ本のデジタル線ＤＬに１つ配置されている。しかしながら、デコーダ２６ａ−２６ｈは、データ線ＤＬそれぞれに対応して配置されてもよい。
【０１２３】
以上のように、この発明の実施の形態３に従えば、表示装置の諧調表示を行なうためのアナログ電圧を生成するデコーダを、所定数のデータ線に対して１つ配置しており、１つのデコーダを用いて１走査線の各画素データのデコード動作を行なう場合に比べて動作周波数（デコード動作回数）を低減することができ、十分長いデコード時間を確保することができる。また、デコーダは、画素データの上位ビットおよび下位ビット群それぞれに分けてデコーダ動作を行なっており、その占有面積は小さく、小占有面積の、画素駆動回路を実現することができ、駆動回路一体型表示装置を小占有面積で実現することができる。
【０１２４】
なお、画素ＰＸは、液晶素子であってもよく、また有機ＥＬ（エレクトロルミネセンス）などの電界発光素子であってもよい。アナログ電圧に従って、輝度が設定される画素であれば、本願発明のデコーダは適用することができる。
【産業上の利用可能性】
【０１２５】
この発明に係るデコード回路は、通常の、複数の選択候補から１つを選択するデコード回路に利用することができる。また、表示装置において諧調表示用のアナログ電圧を発生する基準電圧選択型画素駆動回路等のデジタル／アナログ変換を行う回路部分に適用することができる。また、携帯機器用途などにおける小占有面積の駆動回路一体型表示装置に対して適用することができる。
【図面の簡単な説明】
【０１２６】
【図１】この発明の実施の形態１に従うデコード回路の構成を概略的に示す図である。
【図２】図１に示すデコード回路の１つの第１のサブデコード回路および第２のサブデコード回路の構成を具体的に示す図である。
【図３】（Ａ）は、図２に示す正極性スイッチの電気的等価回路を示し、（Ｂ）は、図２に示す負極性スイッチの電気的等価回路を示す図である。
【図４】図３に示すＭＯＳトランジスタの断面構造の一例を概略的に示す図である。
【図５】この発明の実施の形態１におけるデコード回路の具体例を示す図である。
【図６】図５に示すデコード回路の各スイッチのオン状態となるときの制御ノード論理レベルと諧調８選択時の各スイッチング素子のオン／オフ状態を一覧して示す図である。
【図７】この発明の実施の形態２に従うデコード回路の構成を示す図である。
【図８】図７に示すデコード回路の各スイッチング素子のオン状態となるときの制御ノードの論理レベルおよび諧調８選択時の各スイッチング素子のオン／オフ状態を一覧して示す図である。
【図９】この発明の実施の形態３に従う表示装置の腰部の構成を概略的に示す図である。
【図１０】図９に示す基準電圧発生回路の構成の一例を示す図である。
【図１１】図９に示す選択制御信号および切換制御信号を発生する部分の構成の一例を示す図である。
【図１２】図９に示す表示装置のデコード動作を示すタイミング図である。
【符号の説明】
【０１２７】
１  第１のデコード回路、２  第２のデコード回路、ＦＳＤ０−ＦＳＤｋ  第１のサブデコード回路、ＳＳＤ０−ＳＳＤｋ  第２のサブデコード回路、ＳＷＨ  正極性スイッチ、ＳＥＬ  負極性スイッチ、４  出力信号線、１０  ゲート電極、１２  ゲート絶縁膜、１４ポリシリコン膜、１６  層間絶縁膜、１８ａ，１８ｂ  ソース／ドレイン電極、２０  画素アレイ、２１  垂直駆動回路、２２  水平シフトレジスタ、２３  第１のラッチ回路、２４  第２のラッチ回路、２５  分周選択ユニット、２５ａ−２５ｈ  選択回路、２６  デコード回路、２６ａ−２６ｈ  デコーダ、２７分周切換ユニット、２７ａ−２７ｈ  切換回路、２８  データ線選択駆動ユニット、２８ａ−２８ｈ  データ線選択駆動回路、３０  基準電圧発生回路、３２  分周回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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