(57)【要約】【課題】従来のブロックの周囲全体をグランドで囲むレイアウトとすると、インダクタを内蔵するブロックがある場合に磁界の変動によりグランド配線に渦電流が生じ、ノイズあるいは、外乱として回路ブロックの特性劣化、また、他ブロックと信号配線を接続する場合にグランド配線と交差するため、信号配線とグランド間との寄生容量が大きくなり、信号レベルが低下するという課題を有していた。【解決手段】アンプの初段と２段目の入出力配線の下部をトレンチで埋め基板との寄生容量を抑えかつ、回路ブロックを囲むグランド配線がループしないような構成とすることにより、出力信号レベルの劣化が抑えられ、かつグランド配線の渦電流が抑えられる高出力アンプを得る。【選択図】図２
2006080821.tif 000002
【特許請求の範囲】
【請求項１】
第１，第２のトランジスタより構成される、第１の差動アンプと
前記第１，２のトランジスタにカスコード接続され差動出力信号を取り出す第３，４のトランジスタにより構成される第２の差動アンプと
前記第１，２のトランジスタにカスコード接続され、前記第２の差動アンプの出力レベルをコントロールする第５，６のトランジスタにより構成される第３の差動アンプと
前記第１，２，３の差動アンプより構成された第１のゲインコントロールアンプにおいて、
前記第１の差動アンプの外周を取り巻き、入出力部分を第１，２のトレンチにて分離し、
サブストレートとコンタクトにより接続された、第１，２のアイソレーショングランドパターンと
前記第２，３の差動アンプの外周を取り巻き、入出力部分を前記第２及び、第３のトレンチにて分離し、
サブストレートとコンタクトにより接続された、第３，４のアイソレーショングランドパターンにて構成されることを特徴とする高周波アンプ。
【請求項２】
第１，第２のトランジスタより構成される、第１の差動アンプと
前記第１，２のトランジスタにカスコード接続され差動出力信号を取り出す第３，４のトランジスタにより構成される第２の差動アンプと
前記第１，２のトランジスタにカスコード接続され、前記第２の差動アンプの出力レベルをコントロールする第５，６のトランジスタにより構成される第３の差動アンプと
前記第１，２，３の差動アンプより構成された第１のゲインコントロールアンプと
前記第１，２のトランジスタにカスコード接続され差動出力信号を取り出す第７，８のトランジスタにより構成される第４の差動アンプと
前記第１，２のトランジスタにカスコード接続され、前記第４の差動アンプの出力レベルをコントロールする第９，１０のトランジスタにより構成される第５の差動アンプと
前記第１，４，５の差動アンプより構成された第２のゲインコントロールアンプと
前記第１，２のゲインコントロールアンプの動作を切り替える第１のコントロール回路により構成される高周波アンプにおいて、
前記第１の差動アンプの外周を取り巻き、入出力部分を第１，２のトレンチにて分離し、
サブストレートとコンタクトにより接続された、第１，２のアイソレーショングランドパターンと
前記第２，３の差動アンプの外周を取り巻き、入出力部分を前記第２及び、第３のトレンチにて分離し、
サブストレートとコンタクトにより接続された、第３，４のアイソレーショングランドパターンと
前記第４，５の差動アンプの外周を取り巻き、入出力部分を前記第２及び、第４のトレンチにて分離し、
サブストレートとコンタクトにより接続された、第５，６のアイソレーショングランドパターンにて構成されることを特徴とする高周波アンプ。
【請求項３】
第１，第２のトランジスタより構成される、第１の差動アンプと
前記第１，２のトランジスタにカスコード接続され差動出力信号を取り出す第３，４のトランジスタにより構成される第２の差動アンプと
前記第１，２のトランジスタにカスコード接続され前記第２の差動アンプに並列接続された、差動出力信号を取り出す第５，６のトランジスタにより構成される第３の差動アンプと
前記第１，２のトランジスタにカスコード接続され、前記第２，３の差動アンプの出力レベルをコントロールする、前記第２の差動アンプに並列接続された、第５，６のトランジスタにより構成される第４の差動アンプと
前記第１，２，４の差動アンプで構成された第１のゲインコントロールアンプと
前記第１，３，４の差動アンプで構成された第２のゲインコントロールアンプと
前記第２，３の差動アンプの切り替え及び前記第２，３，４のゲインをコントロールする
第１のゲインコントロール回路により構成される高周波アンプにおいて、
前記第１の差動アンプの外周を取り巻き、入出力部分を第１，２のトレンチにて分離し、
サブストレートとコンタクトにより接続された、第１，２のアイソレーショングランドパターンと
前記第２，３の差動アンプの外周を取り巻き、入出力部分を前記第２及び、第３のトレンチにて分離し、
サブストレートとコンタクトにより接続された、第３，４のアイソレーショングランドパターンと
前記第４，５の差動アンプの外周を取り巻き、入出力部分を前記第２及び、第４のトレンチにて分離し、
サブストレートとコンタクトにより接続された、第５，６のアイソレーショングランドパターンにて構成されることを特徴とする高周波アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波部品のアイソレーションに関するものである。
【背景技術】
【０００２】
従来の技術について図を用いて説明する。
【０００３】
図８は、従来例の回路ブロックのアイソレーションの構成を示したものである。
【０００４】
図８において、１，２はアイソレーション用グランド配線パターン、３はTｘフロントエンドブロック、４は発振回路ブロック、１０，１１は発振回路ブロックTxフロントエンドブロック差動接続配線、１２，１３は送信信号差動出力配線、５０はサブストレートである。
【０００５】
シリコン基板上に形成された発振回路ブロック４の外周のサブストレート５０をコンタクトにより取り出し、アイソレーション用のグランド配線パターン２を形成する。同様に、シリコン基板上に形成されたTxフロントエンドブロック３の外周のサブストレート５０をコンタクトにより取り出し、アイソレーション用のグランド配線パターン１を形成する。発振回路ブロック４とTxフロントエンドブロック３は発振回路ブロックTxフロントエンドブロック差動接続配線１０，１１により接続されている（例えば、特許文献１参照）。
【特許文献１】特開平７−３３５４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記のような構成では、インダクタを内蔵するブロックがある場合に磁界の変動によりグランド配線に渦電流が生じ、ノイズあるいは、外乱として回路ブロックの特性を劣化させるという課題を有していた。また、信号配線を他ブロックへ取り出す場合にグランド配線と交差するため、寄生容量が大きくなり、信号レベルが低下するという課題を有していた。また、アンプ全体のブロックは分離されておらずアンプの出力から入力側へ信号がもれて、発振するという課題を有していた。
【０００７】
本発明はアンプ初段と２段目をアイソレーションパターンで分離し、分離したアイソレーションパターンをアンプの初段と２段目の入出力部分においてトレンチで切り離し、回路ブロックを囲むグランドがループを構成しないようにし、グランド配線に流れる渦電流を抑え、かつ信号の劣化が無く、発振が無いアンプ回路の構造を得ることを目的とするものである。
【課題を解決するための手段】
【０００８】
この課題を解決するために本発明は、アンプの初段と２段目をアイソレーションパターンで分離し、アイソレーションパターンを入出力配線の下部で切り離し、部分をトレンチで埋め基板との寄生容量を抑えかつ、回路ブロックを囲むグランド配線がループしないような構成とする。
【発明の効果】
【０００９】
以上のように本発明によれば、アンプの初段と２段目の入出力配線の下部をトレンチで埋め基板との寄生容量を抑えかつ、回路ブロックを囲むグランド配線がループしないような構成とすることにより、出力信号レベルの劣化が抑えられ、かつグランド配線の渦電流が抑えられる発振の無い高出力アンプを得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１１】
（実施の形態１）
図１，２，３に本発明の高周波用発振回路の第１の実施形態を示す。
【００１２】
図１はアンプ回路図、図２はアンプレイアウトパターン、図３は断面パターンを示す。
【００１３】
図１，２，３において、１，２，１４，１５はアイソレーション用グランド配線パターン、３は２段目トランジスタブロック、４は初段トランジスタブロック、５，６，７はグランド分離トレンチパターン、８，９はアンプ初段差動入力配線、１０，１１はアンプ初段−２段目差動接続配線、１２，１３はアンプ２段目差動出力配線、５０はサブストレート、１００，１０１は初段トランジスタ、１０２，１０３，１０４，１０５は２段目トランジスタ、１０６，１０７は初段トランジスタエミッタ抵抗、１０８は定電流源、1
０９，１１０は出力パワーコントロール可変電圧源、１１１，１１２は出力負荷インダクタ、１１３，１１４は差動信号出力パッド、１１５は電圧印加端子、１１６，１１７は差動信号入力、２００は２段目トランジスタベース電圧コントロール回路、２０１は配線間コンタクト、２０２は配線、２０３は電源配線、２０４ａ，２０４ｂは電圧コントロール配線、２０５は酸化膜、２０６はサブストレートコンタクトである。
【００１４】
動作を以下に示す。
【００１５】
トランジスタ１００，１０１をエミッタ抵抗１０６，１０７、定電流源１０８を介して
グランドに接続する。
【００１６】
トランジスタ１００，１０１のコレクタは２段目トランジスタ１０２，１０３とカスケード接続されており、コレクタは出力負荷インダクタ１１１，１１２を介して電圧印加端子１１５に接続されており、差動信号出力端子１１３，１１４より信号を取り出す。
【００１７】
また、トランジスタ１００，１０１のコレクタは同時に、２段目トランジスタ１０４，１０５とカスケード接続されており、コレクタは電圧印加端子１１５に接続されている。
【００１８】
トランジスタ１０２，１０３及び、トランジスタ１０４，１０５の差動対はベース電位を出力パワーコントロール可変電圧源１０９，１１０に接続されており、２段目トランジスタベース電圧コントロール回路２００によりベース電位をコントロールされており、出力レベルのコントロールを行う。
【００１９】
上記の回路構成においてレイアウト手法を以下に示す。
【００２０】
初段トランジスタ１００，１０１、初段トランジスタエミッタ抵抗１０６，１０７、定電流源１０８より構成される初段ブロック４の外周をアイソレーション用グランドパターン１４，１５で囲む。
【００２１】
アイソレーション用グランド配線パターン１４，１５はサブストレートと接続されており、グランドへ接続する。
【００２２】
アイソレーション用グランド配線パターン１４，１５は磁界変化による渦電流を低減するために、アンプ初段差動入力配線８，９及びアンプ初段−２段目差動接続配線１０，1
１の部分で分離されている。
【００２３】
アンプ初段差動入力配線８，９及びアンプ初段−２段目差動接続配線１０，１１の下部は配線とサブストレート部分との寄生容量を低減するために、グランド分離トレンチパターン５，６で埋められている。
【００２４】
２段目トランジスタ１０２，１０３，１０４，１０５、出力負荷インダクタ１１１，１１２より構成される２段目ブロック３の外周をアイソレーション用グランド配線パターン１，２で囲む。
【００２５】
アイソレーション用グランド配線パターン１，２はサブストレート５０と接続されており、グランドへ接続する。
【００２６】
アイソレーション用グランド配線パターン１，２は磁界変化による渦電流を低減するために、アンプ初段−２段目差動接続配線１０，１１、及びアンプ２段目差動出力配線１２，１３の部分で分離されている。
【００２７】
アンプ２段目差動出力配線１２，１３の下部は配線とサブストレート５０部分との寄生容量を低減するために、グランド分離トレンチパターン７で埋められている。
【００２８】
また、アンプ初段差動入力配線８，９とアンプ２段目差動出力配線１２，１３はアイソレーションを高めるため、距離が離れるように配線されている。電圧コントロール回路２００はアンプの影響を低減させるため、アイソレーション用グランド配線パターン１の外部より電圧コントロール配線２０４ａ，２０４ｂで配線されている。
【００２９】
尚、トランジスタの段数を２段で記述しているが、３段以上の段数についても同様にレイアウトしていく。
【００３０】
上記の構成及びレイアウト手法によれば、ゲインが高い多段接続の高周波アンプにおいて、アンプの初段と２段目の入出力配線の下部をトレンチで埋め基板との寄生容量を抑えかつ、回路ブロックを囲むグランド配線がループしないような構成とすることにより、出力信号レベルの劣化が抑えられ、かつグランド配線の渦電流が抑えられる発振の無い高出力アンプを得ることができる。
【００３１】
（実施の形態２）
図３，４，５に本発明の高周波用発振回路の第２の実施形態を示す。
【００３２】
図３は断面パターン、図４はアンプ回路図、図５はアンプレイアウトパターンを示す。
【００３３】
図３，４，５において、１，２，１４，１５，１９，２０はアイソレーション用グランド配線パターン、３，２１は２段目トランジスタブロック、４は初段トランジスタブロック、５，６，７，１６はグランド分離トレンチパターン、８，９はアンプ初段差動入力配線、１０，１１はアンプ初段−２段目差動接続配線、１２，１３，１７，１８はアンプ２段目差動出力配線、５０はサブストレート、１００，１０１は初段トランジスタ、１０２，１０３，１０４，１０５，１２０，１２１，１２２，１２３は２段目トランジスタ、１０６，１０７は初段トランジスタエミッタ抵抗、１０８は定電流源、１０９，１１０，１２６，１２７は出力パワーコントロール可変電圧源、１１１，１１２，１２４，１２５は出力負荷インダクタ、１１３，１１４，１２８，１２９は差動信号出力パッド、１１５は電圧印加端子、１１６，１１７は差動信号入力、２００は２段目トランジスタベース電圧コントロール回路、２０１は配線間コンタクト、２０２は配線、２０３は電源配線、２０４ａ，２０４ｂは電圧コントロール配線、２０５は酸化膜、２０６はサブストレートコンタクトである。
【００３４】
動作を以下に示す。
【００３５】
トランジスタ１００，１０１をエミッタ抵抗１０６，１０７、定電流源１０８を介して
グランドに接続する。
【００３６】
トランジスタ１００，１０１のコレクタは２段目トランジスタ１０２，１０３とカスケード接続されており、コレクタは出力負荷インダクタ１１１，１１２を介して電圧印加端子１１５に接続されており、差動信号出力端子１１３，１１４より信号を取り出す。
【００３７】
また、トランジスタ１００，１０１のコレクタは同時に、２段目トランジスタ１０４，１０５とカスケード接続されており、コレクタは電圧印加端子１１５に接続されている。
【００３８】
トランジスタ１０２，１０３及び、トランジスタ１０４，１０５の差動対はベース電位を出力パワーコントロール可変電圧源１０９，１１０に接続されており、２段目トランジスタベース電圧コントロール回路２００によりベース電位をコントロールされており、出力レベルのコントロールを行う。
【００３９】
同様にトランジスタ１００，１０１のコレクタは２段目トランジスタ１２０，１２１と
カスケード接続されており、コレクタは出力負荷インダクタ１２４，１２５を介して電圧印加端子１１５に接続されており、差動信号出力端子１２８，１２９より信号を取り出す。
【００４０】
また、トランジスタ１００，１０１のコレクタは同時に、２段目トランジスタ１２２，１２３とカスケード接続されており、コレクタは電圧印加端子１１５に接続されている。
【００４１】
トランジスタ１０４，１０５及び、トランジスタ１２２，１２３の差動対はベース電位を出力パワーコントロール可変電圧源１２６，１２７に接続されており、２段目トランジスタベース電圧コントロール回路２００によりベース電位をコントロールされており、出力レベルのコントロールを行う。
【００４２】
２段目トランジスタベース電圧コントロール回路２００によりベース電位をコントロールし出力パワーコントロール可変電圧源１０９，１１０の電圧を下げ、２段目トランジスタ１０２，１０３，１０４，１０５をオフすることにより、信号出力を差動信号出力端子１２８，１２９より取り出すことができる。また、逆に出力パワーコントロール可変電圧源１２６，１２７の電圧を下げ、２段目トランジスタ１２０，１２１，１２２，１２３をオフすることにより、信号出力を差動信号出力端子１１３，１１４より取り出すことができる。
【００４３】
上記の回路構成においてレイアウト手法を以下に示す。
【００４４】
初段トランジスタ１００，１０１、初段トランジスタエミッタ抵抗１０６，１０７、
定電流源１０８より構成される初段ブロック４の外周をアイソレーション用グランド配線パターン１４，１５で囲む。
【００４５】
アイソレーション用グランド配線パターン１４，１５はサブストレートと接続されており、グランドへ接続する。
【００４６】
アイソレーション用グランド配線パターン１４，１５は磁界変化による渦電流を低減するために、アンプ初段差動入力配線８，９及びアンプ初段−２段目差動接続配線１０，１１の部分で分離されている。
【００４７】
アンプ初段差動入力配線８，９及びアンプ初段−２段目差動接続配線１０，１１の下部は配線とサブストレート部分との寄生容量を低減するために、グランド分離トレンチパターン５，６で埋められている。
【００４８】
２段目トランジスタ１０２，１０３，１０４，１０５、出力負荷インダクタ１１１，１１２より構成される２段目ブロック３の外周をアイソレーション用グランド配線パターン１，２で囲む。
【００４９】
アイソレーション用グランド配線パターン１，２はサブストレート５０と接続されており、グランドへ接続する。
【００５０】
アイソレーション用グランド配線パターン１，２は磁界変化による渦電流を低減するために、アンプ初段−２段目差動接続配線１０，１１、及びアンプ２段目差動出力配線１２，１３の部分で分離されている。
【００５１】
アンプ２段目差動出力配線１２，１３の下部は配線とサブストレート５０部分との寄生容量を低減するために、グランド分離トレンチパターン７で埋められている。
【００５２】
同様に２段目トランジスタ１２０，１２１，１２２，１２３、出力負荷インダクタ１２４，１２５より構成される２段目ブロック２１の外周をアイソレーション用グランド配線パターン１９，２０で囲む。
【００５３】
アイソレーション用グランド配線パターン１９，２０はサブストレート５０と接続されており、グランドへ接続する。
【００５４】
アイソレーション用グランド配線パターン１９，２０は磁界変化による渦電流を低減するために、アンプ初段−２段目差動接続配線１０，１１、及びアンプ２段目差動出力配線１７，１８の部分で分離されている。
【００５５】
アンプ２段目差動出力配線１７，１８の下部は配線とサブストレート５０部分との寄生容量を低減するために、グランド分離トレンチパターン１６で埋められている。レイアウトは２系統の出力のバランスを取るため、初段ブロック４と２段目ブロック３，４までのアンプ初段−２段目差動接続配線１０，１１は対称となるように配置する。
【００５６】
また、アンプ初段差動入力配線８，９とアンプ２段目差動出力配線１２，１３，１７，１８はアイソレーションを高めるため、距離が離れるように配置されている。電圧コントロール回路２００はアンプの影響を低減させるため、アイソレーション用グランド配線パターン１，２０の外部より電圧コントロール配線２０４ａ，２０４ｂで配線されている。
尚、トランジスタの段数を２段で記述しているが、３段以上の段数についても同様にレイアウトしていく。
【００５７】
上記の構成及びレイアウト手法によれば、ゲインが高い多段接続の２つの異なる周波数を増幅する高周波アンプにおいて、アンプの初段と２段目の入出力配線の下部をトレンチで埋め基板との寄生容量を抑えかつ、回路ブロックを囲むグランド配線がループしないような構成とすることにより、出力信号レベルの劣化が抑えられ、かつグランド配線の渦電流が抑えられる発振の無い高出力アンプを得ることができる。
【００５８】
（実施の形態３）
図３，６，７に本発明の高周波用発振回路の第３の実施形態を示す。
【００５９】
図３は断面パターン、図６はアンプ回路図、図７はアンプレイアウトパターンを示す。
【００６０】
図３，６，７において、１，２，１４，１５はアイソレーション用グランド配線パターン、３は２段目トランジスタブロック、４は初段トランジスタブロック、５，６，７はグランド分離トレンチパターン、８，９はアンプ初段差動入力配線、１０，１１はアンプ初段−２段目差動接続配線、１２，１３，１７，１８はアンプ２段目差動出力配線、５０はサブストレート、１００，１０１は初段トランジスタ、１０２，１０３，１０４，１０５，１２０，１２１は２段目トランジスタ、１０６，１０７は初段トランジスタエミッタ抵抗、１０８は定電流源、１０９，１１０，１２７は出力パワーコントロール可変電圧源、１１１，１１２，１２４，１２５は出力負荷インダクタ、１１３，１１４，１２８，１２９は差動信号出力パッド、１１５は電圧印加端子、１１６，１１７は差動信号入力、２００は２段目トランジスタベース電圧コントロール回路、２０１は配線間コンタクト、２０２は配線、２０３は電源配線、２０４ａ，２０４ｂは電圧コントロール配線、２０５は酸化膜、２０６はサブストレートコンタクトである。
【００６１】
動作を以下に示す。
【００６２】
トランジスタ１００，１０１をエミッタ抵抗１０６，１０７、定電流源１０８を介して
グランドに接続する。
【００６３】
トランジスタ１００，１０１のコレクタは２段目トランジスタ１０２，１０３とカスケード接続されており、コレクタは出力負荷インダクタ１１１，１１２を介して電圧印加端子１１５に接続されており、差動信号出力端子１１３，１１４より信号を取り出す。
【００６４】
また、トランジスタ１００，１０１のコレクタは同時に、２段目トランジスタ１０４，１０５とカスケード接続されており、コレクタは電圧印加端子１１５に接続されている。
【００６５】
トランジスタ１０２，１０３及び、トランジスタ１０４，１０５の差動対はベース電位を出力パワーコントロール可変電圧源１０９，１１０に接続されており、２段目トランジスタベース電圧コントロール回路２００によりベース電位をコントロールされており、出力レベルのコントロールを行う。
【００６６】
同様にトランジスタ１００，１０１のコレクタは２段目トランジスタ１２０，１２１と
カスケード接続されており、コレクタは出力負荷インダクタ１２４，１２５を介して電圧印加端子１１５に接続されており、差動信号出力端子１２８，１２９より信号を取り出す。
【００６７】
トランジスタ１０３，１０４及び、トランジスタ１２２，１２３の差動対はベース電位を出力パワーコントロール可変電圧源１２６，１２７に接続されており、２段目トランジスタベース電圧コントロール回路２００によりベース電位をコントロールされており、出力レベルのコントロールを行う。
【００６８】
２段目トランジスタベース電圧コントロール回路２００によりベース電位をコントロールし出力パワーコントロール可変電圧源１１０の電圧を下げ、２段目トランジスタ１０２，１０３をオフすることにより、信号出力を差動信号出力端子１２８，１２９より取り出すことができる。また、逆に出力パワーコントロール可変電圧源１２７の電圧を下げ、２段目トランジスタ１２０，１２１をオフすることにより、信号出力を差動信号出力端子１１３，１１４より取り出すことができる。
【００６９】
上記の回路構成においてレイアウト手法を以下に示す。
【００７０】
初段トランジスタ１００，１０１、初段トランジスタエミッタ抵抗１０６，１０７、
定電流源１０８より構成される初段ブロック４の外周をアイソレーション用グランド配線パターン１４，１５で囲む。
【００７１】
アイソレーション用グランド配線パターン１４，１５はサブストレートと接続されており、グランドへ接続する。
【００７２】
アイソレーション用グランド配線パターン１４，１５は磁界変化による渦電流を低減するために、アンプ初段差動入力配線８，９及びアンプ初段−２段目差動接続配線１０，１１の部分で分離されている。
【００７３】
アンプ初段差動入力配線８，９及びアンプ初段−２段目差動接続配線１０，１１の下部は配線とサブストレート部分との寄生容量を低減するために、グランド分離トレンチパターン５，６で埋められている。
【００７４】
２段目トランジスタ１０２，１０３，１０４，１０５，１２０，１２１、出力負荷インダクタ１１１，１１２，１２４，１２５より構成される２段目ブロック３の外周をアイソレーション用グランド配線パターン１，２で囲む。
【００７５】
アイソレーション用グラン配線ドパターン１，２はサブストレート５０と接続されており、グランドへ接続する。
【００７６】
アイソレーション用グランド配線パターン１，２は磁界変化による渦電流を低減するために、アンプ初段−２段目差動接続配線１０，１１、及びアンプ２段目差動出力配線１２，１３，１７，１８の部分で分離されている。
【００７７】
アンプ２段目差動出力配線１２，１３，１７，１８の下部は配線とサブストレート５０部分との寄生容量を低減するために、グランド分離トレンチパターン７で埋められている。
【００７８】
また、アンプ初段差動入力配線８，９とアンプ２段目差動出力配線１２，１３，１７，１８はアイソレーションを高めるため、距離が離れるように配置されている。電圧コントロール回路２００はアンプの影響を低減させるため、アイソレーション用グランド配線パターン１の外部より電圧コントロール配線２０４ａ，２０４ｂで配線されている。
【００７９】
尚、トランジスタの段数を２段で記述しているが、３段以上の段数についても同様にレイアウトしていく。
【００８０】
上記の構成及びレイアウト手法によれば、ゲインが高い多段接続の２つの異なる周波数を増幅する高周波アンプにおいて、アンプの初段と２段目の入出力配線の下部をトレンチで埋め基板との寄生容量を抑えかつ、回路ブロックを囲むグランド配線がループしないような構成とすることにより、出力信号レベルの劣化が抑えられ、かつグランド配線の渦電流が抑えられる発振の無いレイアウト面積が小さい高出力アンプを得ることができる。
【産業上の利用可能性】
【００８１】
以上説明したように本発明は、出力信号レベルの劣化及びグランド配線の渦電流によるノイズ発生を抑えた高出力アンプを構成するのに有効である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態を示す回路図
【図２】本発明の第１の実施形態を示すレイアウト図
【図３】本発明の第１，２，３の実施形態を示す断面図
【図４】本発明の第２の実施形態を示す回路図
【図５】本発明の第２の実施形態を示すレイアウト図
【図６】本発明の第３の実施形態を示す回路図
【図７】本発明の第３の実施形態を示すレイアウト図
【図８】従来の高周波用アイソレーション回路のレイアウト図
【符号の説明】
【００８３】
１，２，１４，１５  アイソレーション用グランド配線パターン
３  ２段目トランジスタブロック
４  初段トランジスタブロック
５，６，７  グランド分離トレンチパターン
８，９  アンプ初段差動入力配線
１０，１１  アンプ初段−２段目差動接続配線
１２，１３  アンプ２段目差動出力配線
５０  サブストレート
１００，１０１  初段トランジスタ
１０２，１０３，１０４，１０５  ２段目トランジスタ
１０６，１０７  初段トランジスタエミッタ抵抗
１０８  定電流源
１０９，１１０  出力パワーコントロール可変電圧源
１１１，１１２  出力負荷インダクタ
１１３，１１４  差動信号出力パッド
１１５  電圧印加端子
１１６，１１７  差動信号入力
２００  ２段目トランジスタベース電圧コントロール回路
２０１  配線間コンタクト
２０２  配線
２０３  電源配線
２０４ａ，２０４ｂ  電圧コントロール配線
２０５  酸化膜
２０６  サブストレートコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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