(57)【要約】【課題】  トランジスタ素子の利用効率を上げる、高速動作させるために配線効率を上げる、低消費電力化のためにトランジスタの電極における無駄なリークを防ぐ配線を施すなどの設計変更を容易に行うことができる論理回路装置を提供する。【解決手段】  半導体基板６上に複数個配置された単位セル１が、複数のトランジスタ素子を有し、その上層にトランジスタ素子の電極部ごとに分離された配線パターンを有する１メタル配線と、１メタル配線の上層に設けられ、トランジスタ素子の組み合わせで構成可能な論理回路で各電極部が接続し得る各用途の配線が、１メタル配線の配線パターンに対して上層からみて重なり合う配線パターンを有する２メタル配線と、単位セルで構成される論理回路内のトランジスタ素子の接続関係に従って、１メタル配線の配線パターンと２メタル配線の配線パターンとを電気的に接続する１ＶＩＡとを備える。【選択図】        図１
2006080436.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数の単位セルが配置されてなる論理回路装置において、上記単位セルは、複数のトランジスタ素子が形成されており、その上層に上記トランジスタ素子の電極部ごとに分離された配線パターンを有する第１の金属配線と、上記第１の金属配線の上層に設けられ、上記トランジスタ素子の組み合わせで構成可能な論理回路で上記トランジスタ素子の各電極部が接続し得る各用途の配線が、当該トランジスタ素子に対応する上記第１の金属配線の配線パターンに対して上層からみて重なり合う配線パターンを有する第２の金属配線と、上記単位セルで構成する論理回路の上記トランジスタ素子の接続関係に従って、上記第１の金属配線の配線パターンと上記第２の金属配線の配線パターンとを電気的に接続するビアホールとを備えたことを特徴とする論理回路装置。
【請求項２】
各単位セルで構成した論理回路間の信号を伝達するための配線パターンを有する回路間金属配線と、
上記単位セルの論理回路を組み合わせてなる論理回路内の各論理回路間の接続関係に従って、第２の金属配線の配線パターンと上記回路間金属配線の配線パターンとを電気的に接続するビアホールとを備えたことを特徴とする請求項１記載の論理回路装置。
【請求項３】
単位セルは、アレイ状に半導体基板上に配置されており、隣接する一定数の単位セルを単位セル群とし、
上記単位セル群内の各単位セルで構成される論理回路を組み合わせてなる論理回路における各論理回路間、及び、上記単位セル群で構成される論理回路をさらに組み合わせてなる論理回路における各論理回路間の信号を伝達するための配線パターンを有する回路間金属配線と、
上記単位セル群で構成された論理回路内の各論理回路間の接続関係及び上記単位セル群で構成された論理回路をさらに組み合わせてなる論理回路内の各論理回路間の接続関係に従って、第２の金属配線の配線パターンと上記回路間金属配線の配線パターンとを電気的に接続するビアホールとを備えたことを特徴とする請求項１記載の論理回路装置。
【請求項４】
単位セル又は単位セル群で構成する論理回路のうち、順序回路については、他の論理回路と分離して半導体基板上に形成することを特徴とする請求項１から請求項３のいずれか１項記載の論理回路装置。
【請求項５】
半導体基板上に複数の単位セルが配置されてなる論理回路装置の製造方法において、
複数のトランジスタ素子を形成した単位セルの上層に、上記トランジスタ素子の電極部ごとに分離された配線パターンを施したフォトマスクで第１の金属配線を形成するステップと、
上記第１の金属配線の上層に、上記トランジスタ素子の組み合わせで構成可能な論理回路で上記トランジスタ素子の各電極部が接続し得る各用途の配線が、当該トランジスタ素子に対応する上記第１の金属配線の配線パターンに対して上層からみて重なり合う配線パターンを施したフォトマスクで第２の金属配線を形成するステップと、
上記トランジスタ素子の組み合わせで構成される論理回路におけるトランジスタ素子の電極部と配線との接続関係に従ったビアホール位置が規定されたフォトマスクで、上記第１の金属配線の配線パターンと上記第２の金属配線の配線パターンとを電気的に接続するビアホールを形成するステップと
を備えたことを特徴とする論理回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、論理変更が容易な論理回路装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来のマスタスライス方式の半導体製造方法では、例えば仕様に応じてトランジスタなどの素子を標準的に配置したマスタチップに対し、スライス工程で所望の論理機能に合わせて配線やビアホールで素子間の電気的な接続を形成することで論理回路装置を得ていた。つまり、配線層数が多層になるに伴って配線層やビアホールを形成するためのフォトマスクがその分必要になる。これは、例えば受注生産で予想外の論理変更が必要になった場合、全てのマスクを変更に応じて製作し直さなければならないことを意味する。従って、受注元のユーザに対して迅速な対応ができないばかりか、マスク費用を含む開発コストが莫大なものとなる可能性がある。
【０００３】
これに対して、ＦＰＧＡ（Field Programmable Gate Array）のように大規模な単位セルを用意して、外部からのプログラミングで論理や結線情報を変更することにより、論理変更においてマスク数が増加してしまうというデメリットは避けられる。しかしながら、ＦＰＧＡを利用した構成では、大規模な単位セルで構成することから、チップに要する面積が必然的に増加し、またＦＰＧＡは一般的に高速動作に適さず、さらに消費電力もかかるという多くの問題がある。
【０００４】
上述した不具合を解消する従来の技術として特許文献１に開示されるものがある。特許文献１では、マスタスライス方式の半導体製造方法において、少なくとも多層配線の任意の上下層にそれぞれ固定的な配線パターンを設けるマスクパターンを用い、形成された固定的な配線パターンを選択的なビアホールを介して接続することにより回路仕様に応じた多層配線を構築する。これにより、論理変更が生じても上下層に共通の固定的な配線パターンについてはマスクを変更する必要が無く、またビアホールの接続を変更するだけで論理変更に対応することができる。
【０００５】
【特許文献１】特開２００３−６００５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に代表される従来の技術は、トランジスタ素子を配置したマスタチップに対してトランジスタの電極間を電気的に接続する配線パターンを順次形成するもので、各電極が独立した配線パターンを形成するものではない。このため、トランジスタの利用効率を上げる、高速動作させるために配線効率を上げる、低消費電力化のためにトランジスタの電極における無駄なリークを防ぐ配線を施すなどの設計変更をしようとする場合、トランジスタの電極間を電気的に接続する配線パターンを形成するためのマスク自体を製作し直さなければならない。
【０００７】
この発明は上記課題を解決するためになされたもので、トランジスタ素子の各電極が独立した共通の配線パターンを形成し、論理回路機能を決定する際にビアホールで前記共通の配線パターンを接続することで、前記共通の配線パターン以外は従来の設計フローを使うことができる上、トランジスタ素子の利用効率を上げる、高速動作させるために配線効率を上げる、低消費電力化のためにトランジスタの電極における無駄なリークを防ぐ配線を施すなどの設計変更を容易に行うことができる論理回路装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る論理回路装置は、半導体基板上に複数の単位セルが配置されてなる論理回路装置において、単位セルが、複数のトランジスタ素子が形成されており、その上層にトランジスタ素子の電極部ごとに分離された配線パターンを有する第１の金属配線と、第１の金属配線の上層に設けられ、トランジスタ素子の組み合わせで構成可能な論理回路でトランジスタ素子の各電極部が接続し得る各用途の配線が、当該トランジスタ素子に対応する第１の金属配線の配線パターンに対して上層からみて重なり合う配線パターンを有する第２の金属配線と、単位セルで構成される論理回路内のトランジスタ素子の接続関係に従って、第１の金属配線の配線パターンと第２の金属配線の配線パターンとを電気的に接続するビアホールとを備えるものである。
【発明の効果】
【０００９】
この発明によれば、半導体基板上に複数の単位セルが配置されてなる論理回路装置において、単位セルが、複数のトランジスタ素子が形成されており、その上層にトランジスタ素子の電極部ごとに分離された配線パターンを有する第１の金属配線と、第１の金属配線の上層に設けられ、トランジスタ素子の組み合わせで構成可能な論理回路でトランジスタ素子の各電極部が接続し得る各用途の配線が、当該トランジスタ素子に対応する第１の金属配線の配線パターンに対して上層からみて重なり合う配線パターンを有する第２の金属配線と、単位セルで構成される論理回路内のトランジスタ素子の接続関係に従って、第１の金属配線の配線パターンと第２の金属配線の配線パターンとを電気的に接続するビアホールとを備えるので、トランジスタ素子の各電極が独立した共通の配線パターン以外は従来の設計フローを使うことができる上、トランジスタ素子の利用効率を上げる、高速動作させるために配線効率を上げる、低消費電力化のためにトランジスタの電極における無駄なリークを防ぐ配線を施すなどの設計変更を容易に行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は、この発明の実施の形態１による論理回路装置を構成する単位セルの一例を示す上面図である。本実施の形態１による単位セル１は、複数のトランジスタ素子を規則的に並べて形成した半導体基板を、一定数のトランジスタ素子ごとに区画した領域に構築される。図示の例では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタについてそれぞれ２個のトランジスタがシリアルに接続されたものと１個のトランジスタをユニットとする計６個のトランジスタで構成される。
【００１１】
ＰＭＯＳトランジスタのソース／ドレイン電極ＰＳ１〜ＰＳ５及びゲート電極ＰＧ１〜ＰＧ３、ＮＭＯＳトランジスタのソース／ドレイン電極ＮＳ１〜ＮＳ５及びゲート電極ＮＧ１〜ＮＧ３は、第１層の金属配線（第１の金属配線）（以降、１メタルと略称する）で構成され、コンタクトホール４を介して各トランジスタのソース／ドレイン拡散層２及びポリシリコンゲート３から引き上げられている。
【００１２】
また、ソース／ドレイン電極ＰＳ１〜ＰＳ５，ＮＳ１〜ＮＳ５及びゲート電極ＰＧ１〜ＰＧ３，ＮＧ１〜ＮＧ３は、互いに電気的な接続を有さずに構成されており、互いに独立した電位をとることができる。さらに、第２層の金属配線（第２の金属配線）（以降、２メタルと略称する）として、ソース／ドレイン電極ＰＳ１〜ＰＳ５，ＮＳ１〜ＮＳ５及びゲート電極ＰＧ１〜ＰＧ３，ＮＧ１〜ＮＧ３の各１メタル配線に対し、上面から見て二種類以上の用途の２メタル配線がそれぞれ重なり合う配線パターンで形成される。
【００１３】
図において、破線により電源と記した２メタル配線は、電源と接続し電源電位が印加される配線である。また、破線によりＧＮＤと記した２メタル配線は、グランド電位が印加される配線である。配線Ｉ１〜Ｉ３は信号の入力用途の配線であり、配線Ｏ１〜Ｏ３は信号の出力用途の配線である。配線Ｌ１，Ｌ２は配線間の接続中継用途の２メタル配線であり、配線Ｌ３は配線間の接続中継用途の１メタル配線である。なお、配線Ｌ３は、１メタルと２メタルの配線間を電気的に接続するビアホール（以降、１ＶＩＡと略称する）で配線Ｉ１〜Ｉ３及び配線Ｏ１〜Ｏ３の全ての配線と接続可能である。
【００１４】
図示の例では、各トランジスタのソース／ドレイン電極ＰＳ１〜ＰＳ５，ＮＳ１〜ＮＳ５及びゲート電極ＰＧ１〜ＰＧ３，ＮＧ１〜ＮＧ３に対し、下記の２メタル配線が上面から見て重なり合う配線パターンで形成される。これらの１メタル配線と２メタル配線は、重なり合う部分に１ＶＩＡを形成することによって電気的に接続可能である。
（１）ＰＭＯＳトランジスタ
ＰＳ１；電源、配線Ｏ１
ＰＳ２；電源、配線Ｏ２
ＰＳ３；電源、配線Ｏ３、配線Ｌ１
ＰＳ４；電源、配線Ｏ３、配線Ｌ１
ＰＳ５；電源、配線Ｏ３
ＰＧ１；電源、配線Ｉ１
ＰＧ２；電源、配線Ｉ２、配線Ｏ３
ＰＧ３；電源、配線Ｉ２、配線Ｉ３
（２）ＮＭＯＳトランジスタ
ＮＳ１；ＧＮＤ、配線Ｏ１
ＮＳ２；ＧＮＤ、配線Ｏ１
ＮＳ３；ＧＮＤ、配線Ｏ２、配線Ｌ２
ＮＳ４；ＧＮＤ、配線Ｏ３、配線Ｌ２
ＮＳ５；ＧＮＤ、配線Ｏ３
ＮＧ１；ＧＮＤ、配線Ｉ１
ＮＧ２；ＧＮＤ、配線Ｉ２、配線Ｏ３
ＮＧ３；ＧＮＤ、配線Ｉ３
【００１５】
このように、本実施の形態１では、単位セル内の各トランジスタの組み合わせで構成可能な全ての論理回路において、各トランジスタのソース／ドレイン電極及びゲート電極が接続し得る全ての用途の配線、例えば上述した入出力配線Ｉ１〜Ｉ３，Ｏ１〜Ｏ３や、電源配線、グランド配線、接続中継用配線Ｌ１，Ｌ２が、１メタルのソース／ドレイン電極及びゲート電極の配線に対し、それぞれ重なり合う配線パターンを形成する。この１メタル及び２メタルの配線パターンは、当該単位セルで構成可能な全ての論理回路に対応するように形成されているので、論理変更を行う際であっても共通のパターンとなる。
【００１６】
これにより、所望の論理機能に応じた接続関係に従って、単位セル内のトランジスタの各電極の１メタル配線と２メタル配線とを選択的に１ＶＩＡで接続することで、当該変更に応じた論理機能を持たせることができる。このように、論理変更があっても１メタル及び２メタルの配線パターンに関するフォトマスクを変更する必要が無く、２メタル配線の形成後に設ける１ＶＩＡに関するマスクを変更するだけで、当該論理変更に応じた論理機能を単位セルに持たせることができる。
【００１７】
また、上述のようにして、単位セルの論理機能を決定する際、１ＶＩＡによって２メタルの電源配線又はグランド配線と、論理機能の決定で必要とされなかった１メタルの配線とを接続してフローティング配線を排除する。
【００１８】
図２は、図１中の単位セルに１ＶＩＡを施して構成した論理回路の例を示す図であり、（ａ）は２入力ＮＡＮＤ（否定論理積）回路、（ｂ）はＬイネーブルクロックドインバータである。（ａ）では、信号Ｉ１，Ｉ２が入力配線Ｉ１，Ｉ２に入力し、出力配線Ｏ２から出力信号Ｏが出力される。図中では、Ｉ１（Ｉ１）、Ｉ２（Ｉ２）、Ｏ２（Ｏ）と配線を表記しており、かっこ内が信号を示している。（ａ）の上段に示すように、図１で示す単位セルにビアホール（１ＶＩＡ）５を設けることにより、（ａ）の下段に示す論理回路（ＮＡＮＤ回路）の機能を単位セル１に持たせることができる。
【００１９】
（ｂ）では、信号Ｉが入力配線Ｉ１に入力し、クロック信号Ｃが入力配線Ｉ２に入力し、出力配線Ｏ２から出力信号Ｏが出力される。図中では、Ｉ１（Ｉ）、Ｏ２（Ｏ）、Ｉ２（Ｃ）と配線を表記しており、かっこ内が信号を示している。（ｂ）の上段に示すように、図１で示す単位セルにビアホール（１ＶＩＡ）５を設けることで、信号Ｉを入力する入力配線Ｉ１をゲート電極ＰＧ１，ＮＧ１と接続し、クロック信号Ｃを入力する入力配線Ｉ２をゲート電極ＰＧ２と１メタルの配線Ｌ３に接続する。
【００２０】
また、配線Ｌ３を入力配線Ｉ３に接続して、配線Ｉ３をゲート電極ＰＧ３，ＮＧ３に接続することで、入力配線Ｉ２とゲート電極ＮＧ３とが接続することになる。さらに、出力信号Ｏを出力するための出力配線Ｏ２をソース／ドレイン電極ＰＳ３，ＮＳ３と接続し、電源配線をソース／ドレイン電極ＰＳ１，ＰＳ４、ＧＮＤ配線をソース／ドレイン電極ＮＳ１，ＮＳ４に接続する。これにより、（ｂ）の下段に示すクロックドインバータを構成することができる。
【００２１】
なお、本実施の形態の単位セルは、図２で説明したように１ＶＩＡの配列によって図３中の（ａ）〜（ｑ）に示す論理回路を構成することができる。
【００２２】
図４は、図１中の単位セルをアレイ状に配置した論理回路装置を示す図である。本発明の論理回路装置では、図に示すように、単位セル１をアレイ状に配置して構成する。本発明の論理回路装置で実現する通常のクロック同期のＡＳＩＣ（Application Specific Integrated Circuit)では、外部から入力された信号が、組み合わせ論理回路→順序回路→組み合わせ論理回路→順序回路→・・・という経路で伝達されて所望の演算が行われ、演算結果が外部に出力される。順序回路、例えばフリップフロップ（以降、ＦＦと略す）では、スタンダードセル方式のセルを使用して構成しても他の組み合わせ論理回路に比べて大規模であり、且つ上述したように演算の際に頻繁に使用される。
【００２３】
そこで、本実施の形態による単位セルアレイで構成した論理回路装置では、順序回路を配置する領域（図中のＦＦ領域）と他の組み合わせ論理回路を配置する領域（図中のプログラマブル領域）とに分けて単位セルアレイを構成する。このように構成することで、アレイ内の一定の領域に配置した順序回路に対してクロック配線を施せば良く、配線パターンの設計を容易化できる上、セットアップ／ホールドタイムのタイミングを考慮した回路設計を簡略化することもできる。さらに、順序回路と他の組み合わせ論理回路を混在して構成する場合に比べ、大規模な順序回路と他の組み合わせ論理回路とを別個の領域に構成する方が効率よく配置領域を利用でき、チップ面積の増加を抑制することができる。
【００２４】
図５は、図１中の単位セルで構成した論理回路を含む論理回路装置のチップ断面を概略的に示す図であり、この図を用いて本発明の論理回路装置の製造方法を簡単に説明する。２メタル以下の層についての製造工程Ｉでは、先ず、図中に符号Ａを付した領域に示すように、トランジスタ素子を形成した半導体基板６上に第１層の金属配線（１メタル配線）７ａを形成する。この１メタル配線７ａとしては、上述したように、下地のトランジスタの電極が互いに異なる電位をとることができるように電極毎に分離した配線パターンを形成する。なお、トランジスタ間のシリアル接続における電極は同一電位を加えるべき１つの電極と考えて、図中の領域Ａに示すように、シリアル接続における各電極が共通の配線パターンに電気的に接続するようにコンタクトホールが形成されている。
【００２５】
このあと、単位セル内の各トランジスタの組み合わせで構成可能な全ての論理回路において各トランジスタのソース／ドレイン電極及びゲート電極が接続し得る全ての用途の配線が、１メタルのソース／ドレイン電極及びゲート電極の配線に対しそれぞれ重なり合う配線パターンを２メタル配線７ｂとして形成する。次に、各単位セルに対して所望の論理機能に応じた接続関係に従ってビアホール５を配置して１メタルと２メタルを電気的に接続する。これにより、各単位セルに所望の論理回路を形成することができる。
【００２６】
このように、トランジスタ素子を形成したマスタチップ（半導体基板６）に対して、本発明に特有の上記配線パターンを１メタル及び２メタルに固定的に形成する。この製造工程Ｉにおける１メタル及び２メタルの製造プロセスに用いる各フォトマスクは論理変更があっても変更しない。論理変更に対しては、１メタルと２メタルを電気的に接続するビアホール（１ＶＩＡ）５の配置を決定するフォトマスクの変更で対応する。従って、従来と比較して論理変更に要するフォトマスクの枚数を削減することができる。
【００２７】
２メタルより上層で４メタル以下の層についての製造工程ＩＩでは、図中の領域Ａに示すように、２メタル配線７ｂ上に第３層の金属配線（３メタル配線７ｃ）（回路間金属配線）を形成する。この３メタル配線７ｃでは、上述のようにして論理機能を決定した複数の単位セル間を、これらを組み合わせた所望の論理回路における接続関係に従って接続する配線パターンが形成される。２メタル配線７ｂと３メタル配線７ｃは、ビアホール（以下、２ＶＩＡと適宜称する）５ａを介して電気的に接続される。
【００２８】
続いて、図中の領域Ａに示すように、３メタル配線７ｃ上に第４層の金属配線（４メタル配線７ｄ）（回路間金属配線）を形成する。この４メタル配線７ｄでは、第４層の配線層より下層に形成した単位セルの組み合わせ論理回路と、この論理回路を構成回路とする第４層の配線層より上層に形成する既存の大規模論理回路との間における信号伝達を中継する配線パターンが形成される。また、４メタル配線７ｄは、下層に形成した単位セルの組み合わせ論理回路により配線パターンが異なるので、下層の論理変更に応じてフォトマスクが交換される。なお、３メタル配線７ｃと４メタル配線７ｄは、ビアホール（以下、３ＶＩＡと適宜称する）５ｂを介して電気的に接続される。
【００２９】
最後に、４メタルより上層についての製造工程ＩＩＩにおいて、図示の例では、４メタル配線７ｄ上に第５層の金属配線（５メタル配線７ｅ）を形成し、ビアホール（以下、４ＶＩＡと適宜称する）５ｃを介して電気的に接続する。また、５メタル配線７ｅ上に第６層の金属配線（６メタル配線７ｆ）を形成し、ビアホール（以下、５ＶＩＡと適宜称する）５ｄを介して電気的に接続する。さらに、６メタル配線７ｆ上に最上層（第７層）の金属配線（７メタル配線７ｇ）を形成し、ビアホール（以下、６ＶＩＡと適宜称する）５ｅを介して電気的に接続する。
【００３０】
上述したように、第４層の配線層より上層には、下層の単位セルによる組み合わせ論理回路からの入出力を受ける既存の大規模論理回路が形成される。この大規模論理回路は、下層の組み合わせ論理回路において論理変更があっても上記製造工程ＩＩＩで使用するフォトマスクを変更しない。つまり、下層の単位セルにおいて論理変更を行う場合、単位セルの論理機能を決定するための１ＶＩＡ、単位セルによる組み合わせ論理回路における単位セル間の信号を伝達するための２ＶＩＡ、３メタル及び３ＶＩＡ、これら単位セルの組み合わせ論理回路と既存の大規模論理回路との間の信号伝達を中継するための４メタルの合計５枚のフォトマスクの変更で所望の大規模論理回路を実現することができる。
【００３１】
また、本実施の形態では、４メタルより上層ではその下層に形成する配線パターンの配線ピッチより粗いプロセスを用いてコストの低減を図るようにしてもよい。
【００３２】
実施の形態１による論理回路装置を用いた大規模論理回路を設計するには、自動配置配線装置で使用する部品ソフトウエアとして、１ＶＩＡの配置で所望の論理回路、例えばインバータや、２入力ＮＡＮＤ回路、ＮＯＲ回路などを構成した各単位セルを記憶装置に用意する。これら単位セルを記憶装置から適宜読み出して、自動配置配線装置が所望の大規模論理回路に相当するネットリストに従い自動配置を実行する。
【００３３】
このとき、図３に示した単位セルで実現可能な論理回路に無いより複雑な組み合わせ論理回路については、単位セルの部品ソフトウエアをソフトマクロ化して、上記組み合わせ論理回路の構成要素となる論理回路の形成及びこれらの組み合わせ結線などを自動的に実行することで、上記複雑な組み合わせ論理回路の設計を容易化してもよい。
【００３４】
なお、図３に示した単位セルで実現可能な論理回路で構成した組み合わせ論理回路としては、例えば図６に示すようなものがある。図６（ａ）はＥＸ−ＯＲ回路、図６（ｂ）はラッチ回路、図６（ｃ）はセレクタ回路である。これら回路は、３つの単位セルで構成した論理回路を組み合わせることで実現することができる。例えば、図６（ａ）のＥＸ−ＯＲ回路は、図３（ｅ）に示すＮＡＮＤ回路を２つ入力として図３（ｃ）のＮＡＮＤ回路を組み合わせて構成することができる。また、図６（ｂ）のラッチ回路及び図６（ｃ）のセレクタ回路は、図３（ｍ）に示すクロックドインバータ、図３（ａ）のＮＯＴ回路及び図３（ｐ）のクロックドインバータから構成できる。
【００３５】
上述した自動配置により各単位セルの配置が完了すると、所望の論理回路の機能を決定する２ＶＩＡ、３メタル、３ＶＩＡ、４メタルの４枚のフォトマスクを使う処理に対応した自動配置を行って実施の形態１による論理回路装置を設計する。
【００３６】
図７は、本発明による論理回路装置を用いたＳＯＣチップの一例を示す模式図であり、本発明による論理回路装置でカスタマイズドユーザロジック回路を構成した場合を示している。ＳＯＣチップ８は、演算処理に必要な構成要素であるＣＰＵやＲＡＭなどの他、当該チップの論理機能を実現する論理回路のうち、基本的な論理機能であって固定的な論理を規定するフィックスドユーザロジック回路、論理変更に応じて内部構成が変更されるカスタマイズドユーザロジック回路９、チップ８内でのアナログ信号処理を行うアナログ回路を含んで構成される。
【００３７】
カスタマイズドユーザロジック回路９の部分を、本発明による単位セルや単位セル群で構成した論理回路装置で具現化する。これにより、演算処理に必要な構成要素であるＣＰＵやＲＡＭなどは共通であるが、仕様がそれぞれ異なる複数のＳＯＣチップ８を作成する場合、各仕様に応じた論理機能を有したチップ８を本発明による単位セルや単位セル群で作り分けることができる。この場合、各仕様に応じて論理機能を変更しつつＳＯＣチップ８を作成することになるが、上述したように論理変更で変更すべきフォトマスクの枚数は従来と比較して削減される。
【００３８】
以上のように、実施の形態１によれば、複数のトランジスタ素子が形成された単位セル１の上層にトランジスタ素子の電極部ごとに分離された配線パターンを有する１メタル配線と、１メタル配線の上層に設けられ、トランジスタ素子の組み合わせで構成可能な論理回路でトランジスタ素子の各電極部が接続し得る各用途の配線が、当該トランジスタ素子に対応する１メタル配線の配線パターンに対して上層からみて重なり合う配線パターンを有する２メタル配線と、単位セル１で構成される論理回路内のトランジスタ素子の接続関係に従って１メタル配線の配線パターンと２メタル配線の配線パターンとを電気的に接続する１ＶＩＡとを備えるので、トランジスタ素子の各電極が独立した共通の配線パターン以外は従来の設計フローを使うことができる上、トランジスタ素子の利用効率を上げる、高速動作させるために配線効率を上げる、低消費電力化のためにトランジスタの電極における無駄なリークを防ぐ配線を施すなどの設計変更を容易に行うことができる。
【００３９】
例えば、各単位セル内のトランジスタの電極が１ＶＩＡによって上層の構成要素との電気的な接続がなされるので、論理機能の決定に使用しないトランジスタの電極を、ゲート電極、ソース／ドレイン電極を共にソース電極電位に固定することが可能である。このようにすることにより、各トランジスタにおけるチャネルリークやゲートリークも抑えることが可能な上、低スタンバイ電流も実現できる。
【００４０】
実施の形態２．
図８は、この発明の実施の形態２による論理回路装置を構成する単位セル間の接続関係を説明する図である。図において、単位セルは、上記実施の形態１における図１で示したものを使用する。本実施の形態では、全メタル配線を予め固定し、図８に示す３個×１段の単位セル列を４段設けて構成した合計１２個の単位セルからなる単位セル群を用いて論理回路装置を構成する。
【００４１】
図中の縦の破線は、各単位セルの２メタルの配線を示しており、例えばＯ１と記した部分の上方の縦破線が２メタルの配線Ｏ１である。また、図中の横の実線は、各単位セルの上層である３メタルに形成される配線を示している。図に示すように、同一段の各単位セルを互いに接続するための３メタル配線は、単位セルの配列方向に沿って平行に配置されるグローバル配線１０として設けられ、このグローバル配線１０を介して単位セル間が接続される。
【００４２】
なお、１つの単位セルで図３に示した論理回路を構成し、図８に示すように接続構造を用いてより複雑な論理回路を構成することができる。図９は、本発明による単位セルで構成した論理回路の一例を示す図であり、（ａ）は２個のトランスファーゲートからなる論理回路の回路図を示しており、（ｂ）は（ａ）中の構成を実現する単位セルの上面図である。入力信号Ｓ，ＺＳは、図１中の２メタル配線Ｉ１，Ｉ３にそれぞれ入力し、出力信号Ａ，Ｂ，Ｏは、図１中の２メタル配線Ｏ１，Ｏ３，Ｏ２からそれぞれ出力される。図中では、Ｉ１（Ｓ）、Ｉ３（ＺＳ）、Ｏ１（Ａ）、Ｏ３（Ｂ）、Ｏ２（Ｏ）と表記した配線であり、かっこ内が信号を示している。
【００４３】
図９（ｂ）に示すような２個のトランスファーゲートからなる回路を構成する単位セルを、図８に示す接続構造を用いて組み合わせることで、図６に示すようなラッチ回路やセレクタ回路などの、より複雑な論理回路を構成できる。また、例えば３入力論理であったものを３メタル配線と複数の単位セルを使用することで、多数入力の複合論理機能を持たせることもできる。
【００４４】
次に３メタル配線と複数の単位セルを使用した組み合わせ論理回路の例を説明する。
図１０は、本発明による単位セルを使用して構成した組み合わせ論理回路の一例を示す図であり、（ａ）は本発明による単位セルを使用して構成する６入力ＡＮＤ回路の回路図、（ｂ）は（ａ）中の各単位セルの論理機能を付与したセル構成を示す上面図である。先ず、（ａ）中の単位セル１の回路に対応する（ｂ）の単位セル構成では、信号Ｉ１，Ｉ２，Ｉ３が入力配線Ｉ１，Ｉ２，Ｉ３にそれぞれ入力し、出力配線Ｏ１，Ｏ２から出力信号Ａが、出力配線Ｏ３から出力信号Ｂがそれぞれ出力される。図中では、Ｉ１（Ｉ１）、Ｉ２（Ｉ２）、Ｉ３（Ｉ３）、Ｏ１（Ａ）、Ｏ２（Ａ）、Ｏ３（Ｂ）と配線を表記しており、かっこ内が信号を示している。
【００４５】
（ｂ）に示すようにビアホール（１ＶＩＡ）５を設けることで、信号Ｉ１が入力する入力配線Ｉ１をゲート電極ＰＧ１，ＮＧ１と接続し、信号Ｉ２が入力する入力配線Ｉ２をゲート電極ＰＧ２，ＮＧ２と接続し、信号Ｉ３が入力する入力配線Ｉ３をゲート電極ＰＧ３，ＮＧ３と接続する。出力信号Ａを出力するための出力配線Ｏ１，Ｏ２をソース／ドレイン電極ＰＳ１，ＰＳ３とそれぞれ接続し、出力信号Ｂを出力するための出力配線Ｏ３をソース／ドレイン電極ＮＳ５と接続し、電源配線をソース／ドレイン電極ＰＳ２，ＰＳ５と接続し、ＧＮＤ配線をソース／ドレイン電極ＮＳ１に接続する。
【００４６】
また、ソース／ドレイン電極ＰＳ３，ＰＳ４を同一電位とするために、配線Ｌ１を介して両者を電気的に接続し、ソース／ドレイン電極ＮＳ３，ＮＳ４を同一電位とするため、配線Ｌ２を介して両者を電気的に接続する。これにより、（ａ）の単位セル１の回路を構成することができる。
【００４７】
（ａ）中の単位セル２の回路に対応する（ｂ）の単位セル構成では、単位セル１から出力信号Ａが入力配線Ｉ３に入力し、出力配線Ｏ３から出力信号Ｏが出力される。図中では、Ｉ３（Ａ）、Ｏ３（Ｏ）と配線を表記しており、かっこ内が信号を示している。（ｂ）に示すようにビアホール（１ＶＩＡ）５を設けることで、信号Ａが入力する入力配線Ｉ３をゲート電極ＰＧ３，ＮＧ３と接続し、出力信号Ｏを出力するための出力配線Ｏ３をソース／ドレイン電極ＰＳ４，ＮＳ４と接続する。
【００４８】
電源配線をソース／ドレイン電極ＰＳ１，ＰＳ２，ＰＳ３，ＰＳ５に接続し、ＧＮＤ配線をソース／ドレイン電極ＮＳ１，ＮＳ２，ＮＳ３，ＮＳ５に接続する。また、ソース／ドレイン電極ＮＳ１を介して出力配線Ｏ１がグランド電位となり、ソース／ドレイン電極ＮＳ３を介して出力配線Ｏ２がグランド電位となっている。これにより、（ａ）の単位セル２の回路を構成することができる。
【００４９】
（ａ）中の単位セル３の回路に対応する（ｂ）の単位セル構成では、信号Ｉ４，Ｉ５，Ｉ６が入力配線Ｉ３，Ｉ２，Ｉ１にそれぞれ入力し、出力配線Ｏ１，Ｏ２から出力信号Ａが、出力配線Ｏ３から出力信号Ｂがそれぞれ出力される。図中では、Ｉ３（Ｉ４）、Ｉ２（Ｉ５）、Ｉ１（Ｉ６）、Ｏ１（Ａ）、Ｏ２（Ａ）、Ｏ３（Ｂ）と配線を表記しており、かっこ内が信号を示している。（ｂ）に示すように、ビアホール（１ＶＩＡ）５を設けることで、信号Ｉ６が入力する入力配線Ｉ１をゲート電極ＰＧ１，ＮＧ１と接続し、信号Ｉ５が入力する入力配線Ｉ２をゲート電極ＰＧ２，ＮＧ２と接続し、信号Ｉ４が入力する入力配線Ｉ３をゲート電極ＰＧ３，ＮＧ３と接続する。
【００５０】
出力信号Ａを出力するための出力配線Ｏ１をソース／ドレイン電極ＰＳ１，ＮＳ１と接続し、出力信号Ａを出力するための出力配線Ｏ２をソース／ドレイン電極ＰＳ３と接続し、出力信号Ｂを出力するための出力配線Ｏ３をソース／ドレイン電極ＮＳ５と接続し、電源配線をソース／ドレイン電極ＰＳ２，ＰＳ５、ＧＮＤ配線をソース／ドレイン電極ＮＳ４に接続する。
【００５１】
また、ソース／ドレイン電極ＰＳ３，ＰＳ４を同一電位とするために、配線Ｌ１を介して両者を電気的に接続し、ソース／ドレイン電極ＮＳ３，ＮＳ４を同一電位とするために、配線Ｌ２を介して両者を電気的に接続する。これにより、（ａ）の単位セル３の回路を構成することができる。
【００５２】
図１１は、図１０中の６入力ＡＮＤ回路を構成する単位セル間の接続関係を説明する図である。図中の縦の破線は、各単位セルの２メタルの配線を示しており、例えばＯ１と記した部分の上方の縦破線が２メタルの配線Ｏ１である。また、図中の横の実線は、各単位セルの上層である３メタルに形成される配線を示している。図に示すように、同一段の各単位セルを互いに接続するための３メタル配線は、単位セルの配列方向に沿って平行に配置されるグローバル配線１０として設けられ、このグローバル配線１０を介して単位セル間が接続される。図中に黒点で示す２ＶＩＡを介してグローバル配線１０を２メタル配線に接続することで、出力信号Ｏ，Ａ，Ｂ及び入力信号Ｉ１〜Ｉ６を伝搬する配線が形成される。
【００５３】
次に複数の単位セル群を使用した組み合わせ論理回路の例を説明する。
図１２は、本発明による単位セル群を使用して構成した論理回路装置を示す上面図である。単位セル群１Ａは、上記実施の形態１で示した単位セルを複数個用いてなり、図示の例では３個１段のセル列を４段配置したものを１つの単位セル群としている。また、単位セル群１Ａをアレイ状に配置して組み合わせ論理回路を構成している。
【００５４】
図中の横の実線は、３メタルに設けたグローバル配線（以降、グローバル横配線１０ａと称する）を示しており、単位セル群１Ａの横配列に沿って形成される。図中の縦の実線は、グローバル横配線１０ａと直交するように３メタルに設けたグローバル配線（以降、グローバル縦配線１０ｂと称する）を示しており、単位セル群１Ａの縦配列に沿って形成される。グローバル横配線１０ａとグローバル縦配線１０ｂとの交差点には、２ＶＩＡを介して２メタル配線に接続して配線１０ａ，１０ｂの接続先を切り替えるためのスイッチエリア１２ｂが設けられている。
【００５５】
図中の横の破線は、隣接する単位セル群１Ａ間に設けた１メタルの金属配線（以降、隣接単位セル群間配線１１ａと称する）を示しており、上下に隣接した単位セル群１Ａ間の単位セル群横列に沿った配線領域に設けられる。図中の縦の破線は、隣接する単位セル群１Ａ内に設けた１メタルの金属配線（以降、隣接単位セル群内縦配線１１ｂと称する）を示しており、単位セル群１Ａ内及び隣り合う単位セル群１Ａ間に設けられる。隣接単位セル群間配線（回路間金属配線）１１ａや隣接単位セル群内配線（回路間金属配線）１１ｂには、１ＶＩＡを介して２メタル配線に接続して配線１１ａ，１１ｂの接続先を切り替えるためのスイッチエリア１２ａが設けられている。
【００５６】
図１３は、図１２中のスイッチエリアの構成を示す図であり、（ａ）は単位セル群アレイの横配線のスイッチエリア、（ｂ）は単位セル群アレイの縦配線のスイッチエリアを示している。図１３（ａ）に示すように、１メタルの隣接単位セル群間配線１１ａは、隣接する単位セル群１Ａ間で途切れており、この途切れた部分に対応して２メタルに配線１１ａの接続先を決定するためのスイッチ用２メタル配線１３ａが形成される。スイッチ用２メタル配線１３ａは、上記途切れた両配線１１ａの間隔より長い配線で構成し、１ＶＩＡを配線１１ａの端部との間で形成することで電気的に接続される。
【００５７】
例えば、隣接する単位セル群１Ａ間で途切れた配線１１ａ同士を接続したい場合、両配線１１ａの端部とスイッチ用２メタル配線１３ａとの間を１ＶＩＡで接続すればよい。また、一方の配線１１ａの接続先を隣接する単位セル群１Ａ側の配線１１ａ以外にしたい場合は、１ＶＩＡでスイッチ用２メタル配線１３ａと接続し、このスイッチ用２メタル配線１３ａを介して所望の接続先への接続経路を構築する。
【００５８】
なお、図１３（ａ）の例では、隣接単位セル群間配線１１ａに設けたスイッチエリア１２ａのみを示したが、隣接単位セル群内配線１１ｂに設けるスイッチエリア１２ｂについても同様の構成である。
【００５９】
次に、図１３（ｂ）に示すように、３メタルのグローバル縦配線１０ｂは、上下に隣接する単位セル群１Ａ間で途切れており、この途切れた部分に３メタルのグローバル横配線１０ａが重なるように形成される。また、上記途切れ部分に対応して２メタルに配線１０ａ，１０ｂの接続先を決定するためのスイッチ用２メタル配線１３ｂが形成される。スイッチ用２メタル配線１３ｂは、上記途切れた両配線１０ｂの間隔より長い配線で構成し、２ＶＩＡを配線１０ｂの端部との間で形成することで電気的に接続することができる。
【００６０】
例えば、上下に隣接する単位セル群１Ａ間で途切れた配線１０ｂ同士を接続したい場合、両配線１０ｂの端部とスイッチ用２メタル配線１３ｂとの間を２ＶＩＡで接続すればよい。また、一方の配線１０ｂの接続先を配線１０ａにしたい場合は、２ＶＩＡでスイッチ用２メタル配線１３ｂと接続し、さらにスイッチ用２メタル配線１３ｂと配線１０ａを２ＶＩＡで接続することで配線１０ｂから配線１０ａへの接続経路が構築される。
【００６１】
このように、３メタルのグローバル配線１０ａ，１０ｂの各交差点における接続先の切り替えを２メタルのスイッチ用配線１３ａ，１３ｂで行うことにより、各単位セル群間の結線を自由に行うことができる。
【００６２】
なお、本実施の形態では、図１２及び図１３で示したように、単位セル１のみで形成できる論理回路よりも複雑な組み合わせ論理回路を実現できる単位セル群１Ａを用いても、単位セル１間や単位セル群１Ａ間の自動配線は、１ＶＩＡ又は１ＶＩＡ及び２ＶＩＡの配置によって決定することができる。
【００６３】
実施の形態２による論理回路装置を用いた大規模論理回路を設計するには、自動配置配線装置で使用する部品ソフトウエアとして、１ＶＩＡ又は１ＶＩＡ及び２ＶＩＡの配置で論理回路を構成した複数の単位セルでさらに複雑な組み合わせ論理回路を構成した単位セル群１Ａを記憶装置に用意する。これら単位セル群１Ａを記憶装置から適宜読み出して、自動配置配線装置が、所望の大規模論理回路に相当するネットリストに従って、図１２及び図１３に示すような構成で自動配置を実行する。
【００６４】
このとき、複数の単位セル群１Ａを用いたより複雑な組み合わせ論理回路については、単位セル群１Ａの部品ソフトウエアをソフトマクロ化して、上記組み合わせ論理回路の構成要素となる論理回路を形成したり、これらを組み合わせるための１ＶＩＡ及び２ＶＩＡの２枚のフォトマスクを使う処理に対応した単位セル群１Ａ間の結線などを自動的に実行することで上記複雑な組み合わせ論理回路の設計を容易化してもよい。
【００６５】
また、単位セル群１Ａ内の１メタルの縦配線を使用することで、３個×１段で形成可能な組み合わせ論理回路を複数段用いた複雑な組み合わせ論理回路を構成できる。例えば、フリップフロップ回路や、デコーダ回路、加算器、比較回路等を実現することができる。
【００６６】
具体例を挙げて説明する。図１４は、実施の形態２による単位セル群を使用して構成したフリップフロップ回路を示す図であり、（ａ）は単位セル間の接続関係を示し、（ｂ）は単位セル群を使用して構成したフリップフロップ回路の回路図を示している。図１４（ａ）中の縦の破線は、図８と同様に、各単位セルの２メタルの配線を示しており、例えばＯ１と記した部分の上方の縦破線が２メタルの配線Ｏ１である。
【００６７】
また、図１４（ａ）中の横の実線も、図８と同様に、各単位セルの上層である３メタルに形成される配線を示している。図に示すように、同一段の各単位セルを互いに接続するための３メタル配線は、単位セルの配列方向に沿って平行に配置されるグローバル配線１０として設けられ、このグローバル配線１０を介して単位セル間が接続される。
【００６８】
図１４（ａ）中に黒点で示す２ＶＩＡを介して各単位セルの２メタル配線に３メタルのグローバル配線１０を接続することで、出力信号Ｏ，Ａ，Ｂ，ＡＤ，ＢＤ，ＣＤ，ＺＡ及び入力信号Ｉ，Ｃ，ＺＣを伝搬する配線が形成される。なお、同一信号を伝達する配線は、図１２で示した隣接単位セル群内縦配線（回路間金属配線）１１ｂで接続する。
【００６９】
単位セル１〜３，５，６は、上記実施の形態１と同様にして図１の単位セルに１ＶＩＡを適切に配置することで、図１４（ｂ）に示す組み合わせ論理回路の各論理回路をそれぞれ構成している。また、単位セル４については、単位セル群１Ａにおける他の単位セルとの配置位置の関係上、単位セル１からの信号ＺＣを単位セル５に出力するための配線のみ、即ち１ＶＩＡで論理回路を形成せずに３メタルのグローバル横配線１２ｂを上記配線として利用する。これにより、図１４（ｂ）に示すフリップフロップ回路を構成することができる。
【００７０】
以上のように、実施の形態２によれば、アレイ状に単位セル１を半導体基板上に配置すると共に、隣接する一定数の単位セル１を単位セル群１Ａとし、単位セル群１Ａ内の各単位セル１で構成される論理回路を組み合わせてなる論理回路における各論理回路間、及び、単位セル群１Ａで構成される論理回路をさらに組み合わせてなる論理回路における各論理回路間の信号を伝達するための配線パターンを有する３メタル配線などの回路間金属配線と、単位セル群１Ａで構成された論理回路内の各論理回路間の接続関係及び単位セル群１Ａで構成された論理回路をさらに組み合わせてなる論理回路内の各論理回路間の接続関係に従って、２メタル配線の配線パターンと３メタル配線などの回路間金属配線の配線パターンとを電気的に接続する２ＶＩＡとを備えるので、上記実施の形態１と同様に容易に論理変更することができる。また、複数の単位セルを用いて組み合わせ論理回路を構成した単位セル群１Ａを複数個アレイ状に配置してさらに複雑な論理回路を構成する際、各単位セルや単位セル群の接続を１ＶＩＡ又は１ＶＩＡ及び２ＶＩＡで行うので、複雑な論理回路の設計を容易に行うことができる。
【００７１】
なお、上記実施の形態では、単位セルの論理機能を１ＶＩＡの配列で決定する構成を示したが、より上層のＶＩＡやコンタクトホールを用いて単位セルの論理機能を決定するように構成しても良い。
【図面の簡単な説明】
【００７２】
【図１】この発明の実施の形態１による論理回路装置を構成する単位セルの一例を示す上面図である。
【図２】図１中の単位セルに１ＶＩＡを施して構成した論理回路の例を示す図である。
【図３】図１に示した単位セル内の各トランジスタの組み合わせで構成可能な論理回路を示す図である。
【図４】図１中の単位セルをアレイ状に配置した論理回路装置を示す図である。
【図５】図１中の単位セルで構成した論理回路を含む論理回路装置のチップ断面を概略的に示す図である。
【図６】図３中の単位セルで形成した論理回路を用いる組み合わせ論理回路を示す図である。
【図７】本発明による論理回路装置を用いたＳＯＣチップの一例を示す模式図である。
【図８】この発明の実施の形態２による論理回路装置を構成する単位セル間の接続関係を説明する図である。
【図９】本発明による単位セルで構成した論理回路の一例を示す図である。
【図１０】本発明による単位セルを使用して構成した組み合わせ論理回路の一例を示す図である。
【図１１】図１０中の論理回路を構成する単位セル間の接続関係を説明する図である。
【図１２】本発明による単位セル群を使用して構成した論理回路装置を示す上面図である。
【図１３】図１２中のスイッチエリアの構成を示す図である。
【図１４】実施の形態２による単位セル群を使用して構成したフリップフロップ回路を示す図である。
【符号の説明】
【００７３】
１  単位セル、２  ソース／ドレイン拡散層、３  ポリシリコンゲート、４  コンタクトホール、５，５ａ〜５ｅ  ビアホール、６  半導体基板、７ａ〜７ｇ  メタル配線、８  ＳＯＣチップ、９  カスタマイズドユーザロジック回路、１０，１０ａ，１０ｂ  グローバル配線、１１ａ，１１ｂ  配線、１２ａ，１２ｂ  スイッチエリア、１３ａ，１３ｂ  スイッチ用２メタル配線部。
【図１】
2006080436.tif 000003
【図２】
2006080436.tif 000004
【図３】
2006080436.tif 000005
【図４】
2006080436.tif 000006
【図５】
2006080436.tif 000007
【図６】
2006080436.tif 000008
【図７】
2006080436.tif 000009
【図８】
2006080436.tif 000010
【図９】
2006080436.tif 000011
【図１０】
2006080436.tif 000012
【図１１】
2006080436.tif 000013
【図１２】
2006080436.tif 000014
【図１３】
2006080436.tif 000015
【図１４】
2006080436.tif 000016