(57)【要約】【課題】  スタンダードセルのレイアウト設計時にトランジスタ特性の精度を安定させる処理を加える。【解決手段】  本発明は、ＰチャネルトランジスタとＮチャネルトランジスタが電源電極と接地電極との間でチャネル幅方向に配置されたスタンダードセルであって、チャネル幅方向に沿って基本となる拡散領域が複数分離して形成されていることを特徴とするスタンダードセルを開示する。【選択図】図１
2006303099.tif 000002
【特許請求の範囲】
【請求項１】
ＰチャネルトランジスタとＮチャネルトランジスタが電源電極と接地電極との間でチャネル幅方向に配置されたスタンダードセルであって、
チャネル幅方向に沿って基本となる拡散領域が複数分離して形成されていることを特徴とするスタンダードセル。
【請求項２】
２入力以上の入力端子を持つことを特徴とする請求項１に記載のスタンダードセル。
【請求項３】
ゲートのポリシリコンにおいて、Ｐチャネルトランジスタ又はＮチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分が形成されていることを特徴とする請求項１又は請求項２に記載のスタンダードセル。
【請求項４】
ゲートのポリシリコンにおいて、Ｐチャネルトランジスタ又はＮチャネルトランジスタの拡散領域の端部近傍にて、凸型形状の部分が形成されていることを特徴とする請求項３に記載のスタンダードセル。
【請求項５】
請求項１〜請求項４のうちのいずれか一つに記載のスタンダードセルを有する半導体装置。
【請求項６】
ＰチャネルトランジスタとＮチャネルトランジスタを電源電極と接地電極との間でチャネル幅方向に配置するスタンダードセルのレイアウト設計において、
チャネル幅方向に沿って基本となる拡散領域を複数分離して配置することを特徴とするスタンダードセルのレイアウト設計方法。
【請求項７】
ゲートのポリシリコンに対して、Ｐチャネルトランジスタ又はＮチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分を配置することを特徴とする請求項６に記載のスタンダードセルのレイアウト設計方法。
【請求項８】
ゲートのポリシリコンに対して、Ｐチャネルトランジスタ又はＮチャネルトランジスタの拡散領域の端部近傍に、凸型形状の部分を配置することを特徴とする請求項７に記載のスタンダードセルのレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセル、スタンダードセルを有する半導体装置、及びスタンダードセルのレイアウト設計方法に関する。
【背景技術】
【０００２】
一般的にマイクロプロセッサのデータパス部分に使用されることが多いスタンダードセルは、セル上に何本もの配線を通すためにセルの高さは高くなる。ここでの「高さ」方向とは、トランジスタのチャネル幅（トランジスタ幅）の方向である。
【０００３】
図７（ａ）（ｂ）（ｃ）は、インバータとして機能するスタンダードセルの平面レイアウト図である。（ａ）、（ｂ）、（ｃ）に示されるスタンダードセルのいずれも、Ｐチャネルトランジスタ（以下、Ｐｃｈトランジスタと記す。）及びＮチャネルトランジスタ（以下、Ｎｃｈトランジスタと記す。）を含む。これら図７（ａ）（ｂ）（ｃ）において、トランジスタのチャネル幅（セルの高さ）の方向はＹ方向であり、チャネル長の方向はＸ方向である。チャネル幅を「Ｗ」、チャネル長を「Ｌ」とあらわすこととすると、（ａ）、（ｂ）、（ｃ）いずれのスタンダードセルにおいても、次の２式を満たすように設計されている。
ＰｃｈＷ／ＮｃｈＷ＝ａ／ｂ
ＰｃｈＬ＝ＮｃｈＬ＝ｃ
【０００４】
一般にトランジスタにて駆動力を要求される場合、チャネル幅を大きくする必要があるとされる。図７では（ａ）（ｂ）（ｃ）と移行するにつれて、チャネル幅が大きくなっている。つまり、駆動力が必要とされる程、トランジスタの拡散領域とゲートのポリシリコンとが、高さ方向（Ｙ方向）に延びていくことになる。図７（ｂ）（ｃ）では、Ｐｃｈ、ＮｃｈのＷ（比）は、夫々、２ａ／２ｂ、３ａ／３ｂとなっている。
【０００５】
上記のようにチャネル幅の大きいトランジスタのレイアウトを作成した場合、実際にウエハ上でパターンを形成する過程において、所望するチャネル幅Ｗ、チャネル長Ｌのサイズの精度が、チャネル幅の小さいトランジスタに比べて悪くなる傾向がある。このことはレイアウトの微細化が進むほど顕著になってくる。このため、ＳＰＩＣＥによるシミュレーションの結果と実際のデバイスの挙動に、差異が発生することが多くなる。
【０００６】
上記の事態の発生を防ぐためにプロセス上ではＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）処理を行なっている。しかし、ＯＰＣ処理の安定性や信頼性が影響するため、ＯＰＣ処理後場合によってトランジスタ特性が変動することもある。このためレイアウト設計上でも、トランジスタ特性の精度を安定させるための処理が必要となってくる。
【０００７】
なお、特許文献１は次のような発明を開示する。通常スタンダードセルにおいて電源電極と接地電極との間の高さ方向に１段分のセル（１倍セル）を形成するのに対して、２段分の高さ（１倍セル）、４段分の高さ（４倍セル）など自然数倍セルを作成して、それらを組み合わせて配置し、セルの入らなかった空き領域を配線領域として使用する。こうすることにより、１倍セルのみでレイアウトを形成したときに比べて、面積を縮小できクロックスキューによる誤作動の低減も行なうことができる。
【特許文献１】特許３３３５４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、スタンダードセルのレイアウト設計時にトランジスタ特性の精度を安定させる処理を加えることを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載のスタンダードセルは、
ＰチャネルトランジスタとＮチャネルトランジスタが電源電極と接地電極との間でチャネル幅方向に配置されたスタンダードセルであって、
チャネル幅方向に沿って基本となる拡散領域が複数分離して形成されていることを特徴とする。
【００１０】
本発明に係る請求項２に記載のスタンダードセルは、
２入力以上の入力端子を持つことを特徴とする請求項１に記載のスタンダードセルである。
【００１１】
本発明に係る請求項３に記載のスタンダードセルは、
ゲートのポリシリコンにおいて、Ｐチャネルトランジスタ又はＮチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分が形成されていることを特徴とする請求項１又は請求項２に記載のスタンダードセルである。
【００１２】
本発明に係る請求項４に記載のスタンダードセルは、
ゲートのポリシリコンにおいて、Ｐチャネルトランジスタ又はＮチャネルトランジスタの拡散領域の端部近傍にて、凸型形状の部分が形成されていることを特徴とする請求項３に記載のスタンダードセルである。
【００１３】
本発明に係る請求項５に記載の半導体装置は、
請求項１〜請求項４のうちのいずれか一つに記載のスタンダードセルを有する半導体装置である。
【００１４】
本発明に係る請求項６に記載のスタンダードセルのレイアウト設計方法は、
ＰチャネルトランジスタとＮチャネルトランジスタを電源電極と接地電極との間でチャネル幅方向に配置するスタンダードセルのレイアウト設計において、
チャネル幅方向に沿って基本となる拡散領域を複数分離して配置することを特徴とする。
【００１５】
本発明に係る請求項７に記載のスタンダードセルのレイアウト設計方法は、
ゲートのポリシリコンに対して、Ｐチャネルトランジスタ又はＮチャネルトランジスタの分離した拡散領域の間で、凸型形状の部分を配置することを特徴とする請求項６に記載のスタンダードセルのレイアウト設計方法である。
【００１６】
本発明に係る請求項８に記載のスタンダードセルのレイアウト設計方法は、
ゲートのポリシリコンに対して、Ｐチャネルトランジスタ又はＮチャネルトランジスタの拡散領域の端部近傍に、凸型形状の部分を配置することを特徴とする請求項７に記載のスタンダードセルのレイアウト設計方法である。
【発明の効果】
【００１７】
本発明を利用することにより、スタンダードセルにおけるＳＰＩＣＥによるシミュレーション結果と実際のトランジスタ特性とが一致しやすくなり、精度の良い設計を行うことができる。更に、１入力のインバータなどの構造に限らず、ＮＡＮＤやＮＯＲなどの複数入力のセルにも本発明を利用でき、様々な回路に対して精度の良い設計を行なうことが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の好適な実施形態を説明する。なお、以下の説明では、特定の方向を示す用語「上」、「下」、「右」、「左」を適宜使用するが、それらの使用は図面を参照した発明の理解を容易にするためであって、それらの用語によって発明の技術的範囲が限定されるものではない。したがって、以下に説明する具体的な発明の実施形態を上下反転して、または任意の方向（例えば、時計回り方向又は反時計回り方向）に９０°回転した形態も当然本発明の技術的範囲に含まれる。
【００１９】
［第１の実施形態］
図１（ａ）（ｂ）（ｃ）はいずれも、本発明の第１の実施形態に係るスタンダードセルのレイアウト設計図である。図１のレイアウト設計図は平面図であり、スタンダードセルは（ａ）（ｂ）（ｃ）の上部に示すようなインバータを構成するものである。
【００２０】
（ａ）（ｂ）（ｃ）それぞれのスタンダードセルにおいて、４箇所のメタル領域（メタル１領域）が形成され、それらは入力部（Ｉ１）である領域、出力部（Ｏ１）である領域、接地電極（ＧＮＤ）となる領域、及び電源電極（ＶＣＣ）が印加される領域からなる。夫々の図にて左右のメタル１領域の間には、ゲート部分としてポリシリコン領域が形成されている。
【００２１】
（ａ）（ｂ）（ｃ）それぞれのスタンダードセルの図の上部には、拡散領域及びコンタクト領域で示される部分にＰｃｈトランジスタ（２）が形成されており、図の下部には、拡散領域及びコンタクト領域で示される部分にＮｃｈトランジスタ（４）が形成されている。（ａ）（ｂ）（ｃ）のスタンダードセルのいずれでも、図の上部にＮウエル領域が形成されている。なお、図１の右端部に図の凡例を示している（凡例は、他の図でも同様に示している）。
【００２２】
図１にレイアウト設計図が示されるスタンダードセルは、図７に示されるものと類似する。いずれもチャネル長Ｌは、“ＰｃｈＬ＝ＮｃｈＬ＝ｃ”である。（ａ）（ｂ）（ｃ）の夫々のチャネル幅は、“ＰｃｈＷ／ＮｃｈＷ＝ａ／ｂ＝２ａ／２ｂ＝３ａ／３ｂ”を満たすものとなっている。ただし、図１と図７に示すスタンダードセルでは、Ｐｃｈトランジスタ部分とＮｃｈトランジスタ部分のレイアウトにおいて差異が与えられている。
【００２３】
まず、図７（ｂ）に示すスタンダードセルは、Ｗ＝２ａのＰｃｈトランジスタ（１０２’）が１つと、Ｗ＝２ｂのＮｃｈトランジスタ（１０４’）が１つで構成されている。一方、図１（ｂ）に示すスタンダードセルは、Ｗ＝ａのＰｃｈトランジスタ（２）が２つと、Ｗ＝ｂのＮｃｈトランジスタ（４）が２つで構成されている。
【００２４】
更に、図７（ｃ）に示すスタンダードセルは、Ｗ＝３ａのＰｃｈトランジスタ（１０２”）が１つと、Ｗ＝３ｂのＮｃｈトランジスタ（１０４”）が１つで構成されている。一方、図１（ｃ）に示すスタンダードセルは、Ｗ＝ａのＰｃｈトランジスタ（２）が３つと、Ｗ＝ｂのＮｃｈトランジスタ（４）が３つで構成されている。なお、図７（ａ）のスタンダードセルと図１（ａ）のスタンダードセルは、同一のものである。
【００２５】
従って、図１（ｂ）（ｃ）に示すスタンダードセルでは、図１（ａ）に示すスタンダードセルにおける基本となる拡散領域が複数分離して形成されていることになる。
【００２６】
ここで、図１（ａ）に示すトランジスタサイズは、（例えば、図７（ｂ）、（ｃ）のような）これより大きいトランジスタサイズと比較して、プロセス上の変動が加わってもトランジスタ特性に影響を受けにくいサイズであると考えられる。従って、図１（ｂ）、（ｃ）に示すスタンダードセルのように、拡散領域をチャネル幅方向に分離すれば、トランジスタ特性がより安定することになる。よって、ＳＰＩＣＥによるシミュレーション結果と実際のトランジスタ特性が一致しやすくなる。
【００２７】
なお、一般にマイクロプロセッサのデータパス部分に使用されるスタンダードセルは、セル上に何本もの配線を通すためにそもそもセルの高さは高く作られていることが多い。従って、本発明のように拡散領域を分割し分割された拡散領域の間に相応のスペースを挿入するとしても、セル全体の面積には殆ど影響しない。
【００２８】
本発明の第１の実施形態に係るスタンダードセルは、インバータなどの１入力のものに限定されない。図２（ａ）は２入力のＮＡＮＤ回路のレイアウト図であり、図２（ｂ）は２入力のＮＯＲ回路のレイアウト図である。このように、２入力の回路のレイアウト設計においても本発明の第１の実施形態を利用できる。なお、図示していないが３入力以上の回路のレイアウト設計にも同様に本発明の第１の実施形態を利用できる。
【００２９】
［第２の実施形態］
図３（ａ）（ｂ）（ｃ）はいずれも、本発明の第２の実施形態に係るスタンダードセルのレイアウト設計図である。図３のレイアウト設計図は平面図であり、（ａ）（ｂ）（ｃ）のいずれも図１と同様にインバータを構成するものである。なお、第２の実施形態に係るスタンダードセル及びそのレイアウトは、第１の実施形態に係るスタンダードセル及びそのレイアウトと、略同一のものである。従って同一部分には同一符号を付して説明を省略し、差異を中心に説明する。
【００３０】
図３（ｂ）（ｃ）に示すスタンダードセルは、図１（ｂ）（ｃ）に示すスタンダードセルと同様にトランジスタ部分の拡散領域が分割されている。そのことに加えて、図３（ｂ）（ｃ）に示すスタンダードセルでは、分離された拡散領域の間、及び、ＰｃｈトランジスタとＮｃｈトランジスタの間にて、ポリシリコン領域のレイアウトに凸型形状部（１６、１８、１４）が加えられている。また、図３（ａ）に示すスタンダードセルでは、ＰｃｈトランジスタとＮｃｈトランジスタの間にて、ポリシリコン領域のレイアウトに凸型形状部（１４）が加えられている。
【００３１】
図１に示すスタンダードセルの場合、ゲート部分のポリシリコン領域はコンタクト領域を除いて直線形状である。このように直線形状に長く延びたポリシリコン領域を実際にウエハ上に形成すると、直線形状の中央付近がやや細くなってしまう可能性がある。また、前述のＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）処理の内容によっては処理装置の不安定性などから、中央付近が逆に太くなってしまう可能性がある。
【００３２】
そこで、本発明の第２の実施形態に係るスタンダードセルのレイアウト設計では、分離された拡散領域の間、及び、ＰｃｈトランジスタとＮｃｈトランジスタの間にて、ポリシリコン領域に凸型形状部（１４、１６、１８）を加えることによって、相対的に長い直線形状のゲート・ポリシリコン領域が形成されないようにしている。
【００３３】
本発明の第２の実施形態に係るスタンダードセルのレイアウト設計も、インバータなどの１入力のものに限定されない。２入力以上の回路のレイアウト設計にも本発明の第２の実施形態を利用できる。図４は、第２の実施形態に係る２入力のＮＯＲ回路のレイアウト図である。
【００３４】
［第３の実施形態］
図５（ａ）（ｂ）（ｃ）はいずれも、本発明の第３の実施形態に係るスタンダードセルのレイアウト設計図である。図５のレイアウト設計図は平面図であり、（ａ）（ｂ）（ｃ）のいずれも図１と同様にインバータを構成するものである。なお、第３の実施形態に係るスタンダードセル及びそのレイアウトは、第２の実施形態に係るスタンダードセル及びそのレイアウトと、略同一のものである。従って同一部分には同一符号を付して説明を省略し、差異を中心に説明する。
【００３５】
図５（ａ）（ｂ）（ｃ）に示すスタンダードセルは、図３（ａ）（ｂ）（ｃ）に示すスタンダードセルと同様に、分離された拡散領域の間、及び、ＰｃｈトランジスタとＮｃｈトランジスタの間にて、ポリシリコン領域のレイアウトに凸型形状部（１４、１６、１８）が加えられている。そのことに加えて、図５（ａ）（ｂ）（ｃ）に示すスタンダードセルでは、ゲート・ポリシリコン領域に対して、拡散領域の端部近傍において、凸型形状部（２６）が加えられている。
【００３６】
このことにより、拡散領域（２、４）とゲート・ポリシリコン領域との相対的配置関係が、各個別のトランジスタにおいて類似のものとなる。このようなレイアウトに対してＯＰＣ処理を行うと、Ｐｃｈ側及びＮｃｈ側の夫々のトランジスタに対して略同様な処理が行なわれやすくなる。そうすると、Ｐｃｈ側及びＮｃｈ側の夫々のトランジスタ特性がより類似するものとなり得る。
【００３７】
本発明の第３の実施形態に係るスタンダードセルのレイアウト設計も、インバータなどの１入力のものに限定されない。２入力以上の回路のレイアウト設計にも本発明の第３の実施形態を利用できる。図６は、第３の実施形態に係る２入力のＮＯＲ回路のレイアウト図である。
【００３８】
［その他の実施形態］
以上の実施形態で説明したスタンダードセルの構造は、データパス部分のセルでなくとも適用可能である。その場合には、トランジスタ部分の分割によりセルの面積が増大する可能性が生じるが、セルの面積増大を抑制すべき必要性とトランジスタ部分の精度を上げる必要性とのバランスにより、トランジスタ部分の分割の程度を決定すればよい。なお、各レイアウトにおけるチャネル幅（図面では、ａ、ｂ）の最大値は、プロセスによる変動を受けにくい限りでの最大値ということになるから、プロセスにより夫々異なることになる。
【図面の簡単な説明】
【００３９】
【図１】（ａ）（ｂ）（ｃ）のいずれもが、本発明の第１の実施形態に係るスタンダードセルのレイアウト設計図である。
【図２】第１の実施形態に係るスタンダードセルのレイアウト図であり、２入力のＮＡＮＤ回路のレイアウト図（図２（ａ））と、２入力のＮＯＲ回路のレイアウト図（図２（ｂ））である。
【図３】（ａ）（ｂ）（ｃ）のいずれもが、本発明の第２の実施形態に係るスタンダードセルのレイアウト設計図である。
【図４】本発明の第２の実施形態に係る２入力のＮＯＲ回路のレイアウト図である。
【図５】（ａ）（ｂ）（ｃ）のいずれもが、本発明の第３の実施形態に係るスタンダードセルのレイアウト設計図である。
【図６】本発明の第３の実施形態に係る２入力のＮＯＲ回路のレイアウト図である。
【図７】（ａ）（ｂ）（ｃ）は、従来の、インバータとして機能するスタンダードセルの平面レイアウト図である。
【符号の説明】
【００４０】
２、１０２、１０２’、１０２”・・・Ｐｃｈトランジスタ、４、１０４、１０４’、１０４”・・・Ｎｃｈトランジスタ、１４、１６、１８、２６・・・凸形状部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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