(57)【要約】【課題】  テスト回路を含む半導体装置において、回路面積の増加を抑制しつつ、救済情報の転送を、効率よく実行可能にする。【解決手段】  冗長メモリ１１，１２の救済処理を行う救済処理部２１，２２は、救済情報格納部となるシフトレジスタ回路Ｌｎ１〜Ｌｎｙ，Ｌ１１〜Ｌ１ｘをそれぞれ有する複数の不良救済部２１１〜２１ｙ，２２１〜２２ｘを備えている。シフトレジスタ回路Ｌｎ１，…は、データを順次転送可能なようにシリアルに接続されている。テスト回路３０は冗長メモリ１１，１２の検査を行い、不良セルを救済するための救済情報Ｓ３をシリアルに出力する。この救済情報Ｓ３を、救済処理部２１，２２はシフトレジスタ回路Ｌｎ１，…に、そのデータ転送動作を用いて格納する。【選択図】  図１
2006331571.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、かつ、不良の前記メモリセルである不良セルを救済するための機能を有する冗長メモリと、
前記冗長メモリの検査を行い、不良セルが存在すると判定したとき、当該不良セルを救済するための救済情報を出力するテスト回路と、
前記救済情報を格納可能に構成された救済情報格納部をそれぞれ有する複数の不良救済部を有し、前記冗長メモリの救済処理を行う救済処理部とを備え、
前記救済情報格納部は、データを順次転送可能なように、シリアルに接続されており、
前記救済情報の格納動作において、
前記テスト回路は、前記救済情報をシリアルに出力するものであり、
前記救済処理部は、前記テスト回路からシリアルに出力された前記救済情報を、前記救済情報格納部に、そのデータ転送動作を用いて、格納する
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記テスト回路から出力された救済情報を前記救済処理部に格納するか否かを、与えられた取込制御信号に応じて、制御可能に構成されている
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
当該半導体装置の外部から、前記取込制御信号を入力するための外部入力端子を備えた
ことを特徴とする半導体装置。
【請求項４】
請求項２において、
前記救済情報格納部のデータ転送動作は、与えられたクロック信号に従って、実行されるものであり、
前記クロック信号の有効／無効を、前記取込制御信号に応じて制御するクロック制御部を備えた
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記複数の不良救済部は、それぞれ、当該半導体装置の電源がオフされた場合に、前記救済情報を保持するように、構成されている
ことを特徴とする半導体装置。
【請求項６】
請求項５において、
前記複数の不良救済部は、それぞれ、前記救済情報格納部に格納された救済情報によってプログラムされる電気ヒューズ素子を有する
ことを特徴とする半導体装置。
【請求項７】
請求項５において、
前記複数の不良救済部は、それぞれ、前記救済情報格納部に格納された救済情報によって記憶データが設定される不揮発性メモリ素子を有する
ことを特徴とする半導体装置。
【請求項８】
請求項１において、
前記冗長メモリの動作、および前記テスト回路による前記冗長メモリの検査は、第１のクロックに従って実行され、
前記救済情報の格納動作は、前記第１のクロックと異なる第２のクロックに従って実行される
ことを特徴とする半導体装置。
【請求項９】
請求項８において、
前記救済情報の格納動作において、前記テスト回路に前記第２のクロックが与えられる一方、前記救済処理部に前記第２のクロックの逆相のクロックが与えられる
ことを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記冗長メモリおよび救済処理部のペアを、複数備え、
前記複数の救済処理部それぞれの、シリアル接続された複数の救済情報格納部が、データを順次転送可能なように、シリアルに接続されている
ことを特徴とする半導体装置。
【請求項１１】
請求項１において、
当該半導体装置の外部から、救済情報を入力するための救済情報外部入力端子と、
前記テスト回路から出力された救済情報と、前記救済情報外部入力端子に入力された救済情報とのいずれかを選択し、前記救済処理部に与えるセレクタとを備えた
ことを特徴とする半導体装置。
【請求項１２】
請求項１において、
前記救済処理部に与えられる救済情報を、当該半導体装置の外部に出力するための救済情報外部出力端子を備えた
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における冗長メモリの救済方式に関するものであり、特に、不良セルを救済するための情報が、チップ内に組み込んだテスト回路動作を通じて生成されるシステムにおいて、救済情報を効率的に転送するための技術に関する。
【背景技術】
【０００２】
従来から、メモリ内に不良が存在したとき、チップ内に組み込んだテスト回路動作を通じて、その不良箇所を回避するための情報を抽出し、その情報を用いてヒューズ素子等を溶断する方法が、提案されている。（例えば、特許文献１参照）。
【特許文献１】特開平６−８４３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
昨今のシステムＬＳＩは、大規模化がすすみ、チップ内に搭載されるメモリの容量や個数も増加傾向にある。このため、チップ内に搭載される冗長メモリの個数は、益々増加し、これに伴い、冗長メモリをテストするためのテスト回路の面積も増えることが予想される。
【０００４】
テスト回路の面積の増加を抑えるためには、搭載するテスト回路の個数を抑えて、１個のテスト回路が検査対象とする冗長メモリの個数を増やすことが有効となる。ただし、１個のテスト回路が多数の冗長メモリを検査対象とする場合には、不良セルを救済するための情報すなわち救済情報を、効率的に転送することが必要となる。
【０００５】
しかしながら、従来技術では、救済情報を転送する方法について、具体的には示されていない。例えば上述の特許文献１では、実施例を示す図２に、任意の冗長メモリを救済するために必要となるヒューズ切断のための情報がパラレルで転送される構成が、示されているに過ぎない。救済情報をパラレルで転送する場合、テスト回路の出力を多数設ける必要があり、また、救済情報の転送経路となる配線を多数配置する必要が生じる。このため、回路面積が徒に増加してしまい、問題となる。
【０００６】
前記の問題に鑑み、本発明は、テスト回路を含む半導体装置において、回路面積の増加を抑制しつつ、救済情報の転送を、効率よく実行可能にすることを課題とする。
【課題を解決するための手段】
【０００７】
前記の課題を解決するため、本発明は、半導体装置として、複数のメモリセルを有し、かつ、不良の前記メモリセルである不良セルを救済するための機能を有する冗長メモリと、前記冗長メモリの検査を行い、不良セルが存在すると判定したとき、当該不良セルを救済するための救済情報を出力するテスト回路と、前記救済情報を格納可能に構成された救済情報格納部をそれぞれ有する複数の不良救済部を有し、前記冗長メモリの救済処理を行う救済処理部とを備え、前記救済情報格納部は、データを順次転送可能なようにシリアルに接続されており、前記救済情報の格納動作において、前記テスト回路は前記救済情報をシリアルに出力するものであり、前記救済処理部は、前記テスト回路からシリアルに出力された前記救済情報を前記救済情報格納部にそのデータ転送動作を用いて格納するものである。
【０００８】
本発明によると、冗長メモリの救済処理を行う救済処理部において、複数の不良救済部がそれぞれ有する救済情報格納部は、データを順次転送可能なように、シリアルに接続されている。そして、救済情報の格納動作において、テスト回路からシリアルに出力された救済情報は、救済処理部において、救済情報格納部に、そのデータ転送動作を用いて、格納される。このため、救済情報を効率よく救済処理部に転送することができ、かつ、救済情報の転送経路となる配線を多数配置する必要がなく、回路面積の増加を抑制することができる。
【０００９】
そして、前記本発明に係る半導体装置は、テスト回路から出力された救済情報を救済処理部に格納するか否かを、与えられた取込制御信号に応じて、制御可能に構成されているのが好ましい。これにより、テスト回路から出力された救済情報が、冗長救済のために必要な情報以外の情報を含む場合であっても、必要な情報のみを選択的に救済処理部に格納することが可能になる。
【００１０】
また、前記本発明に係る半導体装置における複数の不良救済部は、それぞれ、当該半導体装置の電源がオフされた場合に、救済情報を保持するように構成されているのが好ましい。
【００１１】
また、前記本発明に係る半導体装置は、冗長メモリの動作、およびテスト回路による冗長メモリの検査は、第１のクロックに従って実行され、救済情報の格納動作は、第１のクロックと異なる第２のクロックに従って実行されるのが好ましい。これにより、例えば、第１のクロックとして高速クロックを用いて冗長メモリの検査を高速に行い、その一方で、第２のクロックとして低速クロックを用いて救済情報を転送する、というような動作の切り分けが可能になる。
【００１２】
また、前記本発明に係る半導体装置は、冗長メモリおよび救済処理部のペアを複数備え、複数の救済処理部それぞれの、シリアル接続された複数の救済情報格納部が、データを順次転送可能なようにシリアルに接続されているのが好ましい。これにより、テスト回路が複数の冗長メモリを検査対象とする場合であっても、救済情報の転送を効率よく実行することが可能になる。
【００１３】
また、前記本発明に係る半導体装置は、当該半導体装置の外部から救済情報を入力するための救済情報外部入力端子と、テスト回路から出力された救済情報と、救済情報外部入力端子に入力された救済情報とのいずれかを選択し、救済処理部に与えるセレクタとを備えたものとするのが好ましい。
【００１４】
また、前記本発明に係る半導体装置は、救済処理部に与えられる救済情報を、当該半導体装置の外部に出力するための救済情報外部出力端子を備えたものとするのが好ましい。
【発明の効果】
【００１５】
本発明によると、テスト回路を有する半導体装置において、回路面積の増加を伴うことなく、効率の良い救済情報の転送を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１７】
図１は本発明の一実施形態に係る半導体装置の構成を示すブロック図である。図１において、１１，１２は複数のメモリセルを有し、かつ、不良のメモリセル（不良セル）を救済するための機能を有する冗長メモリ、２１，２２は冗長メモリ１１，１２の救済処理を行う救済処理部である。救済処理部２１は冗長メモリ１１とペアになっており、救済処理部２２は冗長メモリ１２とペアになっている。なお、他にも冗長メモリと救済処理部のペアが設けられているが、簡略化のために、図示は省いている。
【００１８】
救済処理部２１は複数の不良救済部２１１，２１２，…，２１ｙを備えている。各不良救済部２１１，２１２，…，２１ｙは、救済情報格納部としてのシフトレジスタ回路Ｌｎ１，Ｌｎ２，…，Ｌｎｙと、電気ヒューズ素子Ｆｎ１，Ｆｎ２，…，Ｆｎｙとを有している。シフトレジスタ回路Ｌｎ１，Ｌｎ２，…，Ｌｎｙに格納された救済情報は、電気ヒューズ素子Ｆｎ１，Ｆｎ２，…，Ｆｎｙのプログラム情報としてそれぞれ用いられる。同様に、救済処理部２２は複数の不良救済部２２１，２２２，…，２２ｘを備えている。各不良救済部２２１，２２２，…，２２ｘは、救済情報格納部としてのシフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘと、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘとを有している。シフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘに格納された救済情報は、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘのプログラム情報としてそれぞれ用いられる。
【００１９】
救済処理部２１において、シフトレジスタ回路Ｌｎ１，Ｌｎ２，…，Ｌｎｙは、データを順次転送可能なように、シリアルに接続されている。また、救済処理部２２において、シフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘは、データを順次転送可能なように、シリアルに接続されている。さらに、救済処理部２１のシリアル接続されたシフトレジスタ回路Ｌｎ１，Ｌｎ２，…，Ｌｎｙと、救済処理部２２のシリアル接続されたシフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘとが、データを順次転送可能なように、シリアルに接続されている。
【００２０】
救済処理部２１における各不良救済部２１１，２１２，…，２１ｙ、および救済処理部２２における各不良救済部２２１，２２２，…，２２ｘは、それぞれ、電気ヒューズ素子を備えることによって、半導体装置の電源がオフされた場合であっても、救済情報が保持されるように、構成されている。なお、電気ヒューズ素子の代わりに、シフトレジスタ回路に格納された救済情報によって記憶データが設定される不揮発性メモリ素子を、設けてもかまわない。
【００２１】
また、図１では、不良救済部における救済情報格納部は、シフトレジスタ回路によって構成されているが、データを順次転送可能なようにシリアルに接続可能な記憶手段であれば、どのようなものであってもかまわない。
【００２２】
テスト回路３０は、冗長メモリ１１，１２の検査を行う検査部３１と、不良セルを救済するための救済情報Ｓ３を出力する出力部３２とを備えている。検査部３１は、検査外部信号群ＴＥを受け、テスター制御によって、アドレス信号、データ入出力信号および制御信号等からなる検査内部信号群Ｓ１を用いて、冗長メモリ１１，１２に対して所望の検査を実施する。そして、検査結果がパスかフェイルかを検出し、フェイルの場合、冗長救済が可能か否かの判定を行い、検査結果情報Ｓ２を出力する。出力部３２は、検査結果情報Ｓ２を受けて、救済情報Ｓ３をシリアルに出力する。
【００２３】
なお、検査部３１は、検査結果情報Ｓ２の全てを出力部３２に出力しなくてもかまわない。また、出力部３２は、例えば冗長救済ができない場合に、救済には実質的に用いられない情報を出力してもかまわない。また、パス/フェイルの判定結果等の情報を出力してもかまわない。
【００２４】
４２は半導体装置の外部から、取込制御信号ＣＮを入力するための外部入力端子、４３は半導体装置の外部から救済情報ＥＸＩＮを入力するための救済情報外部入力端子、４４は救済処理部２１，２２に与えられる救済情報Ｓ３を半導体装置の外部に出力するための救済情報外部出力端子である。
【００２５】
セレクタ５は、出力部３２から出力された救済情報Ｓ３と、救済情報外部入力端子４３に入力された救済情報ＥＸＩＮとのいずれかを選択し、出力する。セレクタ５から出力された救済情報Ｓ３または救済情報ＥＸＩＮは、救済処理部２１のシリアル接続されたシフトレジスタ回路Ｌｎ１，Ｌｎ２，…，Ｌｎｙの初段のシフトレジスタ回路ＬｎｙのＤ入力に与えられる。
【００２６】
第１のクロックＣＫ１は、検査部３１および冗長メモリ１１，１２に与えられる。すなわち、冗長メモリ１１，１２の動作、およびテスト回路３０による冗長メモリ１１，１２の検査は、第１のクロックＣＫ１に従って実行される。
【００２７】
第２のクロックＣＫ２は、出力部３２に与えられるとともに、インバータ４０およびＡＮＤゲート４１を介して、クロックＳ５として救済処理部２１，２２に与えられる。クロックＳ５は、救済処理部２１のシリアル接続されたシフトレジスタ回路Ｌｎ１，Ｌｎ２，…，Ｌｎｙと、救済処理部２２のシリアル接続されたシフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘとのＥ入力に与えられる。すなわち、出力部３２からシリアルに出力された救済情報Ｓ３の格納動作は、第２のクロックＣＫ２に従って実行される。
【００２８】
ここで、第１のクロックＣＫ１と第２のクロックＣＫ２とを別個に設けることによって、様々な使い分けが可能になる。例えば、第１のクロックＣＫ１を高速クロックとし、第２のクロックＣＫ２を低速クロックとするのが好ましい。これにより、冗長メモリの検査は高速に実行できる。その一方で、システム性能に関係しない救済情報の転送動作は低速に実行することによって、無駄な回路面積の増加を抑えることができる。なお、第１のクロックＣＫ１と第２のクロックＣＫ２とは、同一のクロックであってもかまわない。
【００２９】
クロック制御部としてのＡＮＤゲート４１は、インバータ４０から出力された、第２のクロックＣＫ２の逆相のクロックＮＣＫ２と、外部端子４２に与えられた取込制御信号ＣＮとを入力とし、クロックＳ５を出力する。クロックＳ５は、取込制御信号ＣＮが“Ｈ”のときは逆相クロックＮＣＫ２と同一のクロックとなり、取込制御信号ＣＮが“Ｌ”のときは“Ｌ”レベルに固定される。すなわち、救済処理部２１，２２に与えられるクロックの有効／無効が、取込制御信号ＣＮに応じて、制御される。
【００３０】
以下、図１の半導体装置の検査時における動作について、検査の各段階毎に説明する。図２は図１の半導体装置を用いた検査の流れを示すタイミングチャートである。
【００３１】
＜１．検査段階＞
図２では、検査外部信号群ＴＥは、リセット信号、検査モード信号、検査終了信号および検査結果判定信号からなるものとしている。まず、リセット信号により、検査部３１および冗長メモリ１１，１２が初期化される。そして、検査モードを設定した後に（検査モード信号が“Ｈ”）、第１のクロックＣＫ１に同期して、冗長メモリ１１，１２の検査が開始される。検査実行中に不良セルが見つかったとき、検査結果判定信号が“Ｌ”から“Ｈ”に遷移する（Ｆａｉｌ）。そして、所望の検査が終了したとき、検査終了信号が所定期間だけ“Ｈ”になる。
【００３２】
＜２．救済情報転送段階＞
図３は救済情報の格納動作を示すタイミングチャートである。ここでは、出力部３２が、第２のクロックＣＫ２に同期して救済情報Ｓ３をシリアルに出力するものとし、セレクタ５が、出力部３２から出力された救済情報Ｓ３を選択し、救済処理部２１に与えるものとする。また、救済処理部２１において、ｙ＝５、すなわち、シリアルに接続されたシフトレジスタ回路の個数が５個としている。すなわち、セレクタ５の出力である救済情報Ｓ５が、まず、シフトレジスタ回路Ｌｎ５のＤ入力に与えられ、その後、クロックＳ５に従って、シフトレジスタ回路Ｌｎ４，Ｌｎ３，Ｌｎ２，Ｌｎ１の順に転送される。
【００３３】
第２のクロックＣＫ２の立ち上がりに同期して、出力部３２から救済情報Ｓ３が出力される。また、救済情報Ｓ３が真に必要なデータであるとき、取込が行われるように取込制御信号ＣＮは“Ｈ”になる。すなわち、救済情報Ｓ３が、冗長救済のためには不要となるデータを含んでいる場合でも、取込制御信号ＣＮを用いた制御によって、真に必要な救済情報のみを救済処理部２１，２２に選択的に格納することが可能となる。
【００３４】
救済情報Ｓ３は、所定の信号伝搬遅延時間ｔｄを経た後に、シフトレジスタ回路Ｌｎ５の端子Ｄに到達する。ここで、第２のクロックＣＫ２の“Ｈ”期間ｔＣＨは、
ｔＣＨ  ＞  ｔｄ
が回路的に保証されているものとする。このため、第２のクロックＣＫ２の逆相クロックＮＣＫ２を基にして得られたクロックＳ５は、救済情報Ｓ３がシフトレジスタ回路Ｌｎｙの端子Ｄに確実に到達した後に、立ち上がる波形となる。すなわち、救済処理部２１，２２に与えるクロックＳ５を、第２のクロックＣＫ２の逆相クロックＮＣＫ２を用いて生成することによって、救済情報Ｓ３をシフトレジスタ回路に確実に取込むためのタイミング設計が容易になる、という効果が得られる。
【００３５】
なお、取込制御信号ＣＮとしては、検査パターン情報を用いるのが好ましい。救済情報Ｓ３には、冗長救済に必要な情報以外の情報が含まれる場合があり、そのような不要な情報が取り込まれないよう制御することが必要である。通常、論理検証段階において、救済情報取込制御を行うための波形の確からしさは、シミュレーション結果波形で確認することが可能である。すなわち、シミュレーション結果波形を所定のテスタ上で扱えるフォーマットに変換した後の、論理的に保証された検査パターンを、外部入力端子４２に取込制御信号ＣＮとして与えることによって、論理的に保証された安全な制御を行うことが可能となる。
【００３６】
いま、出力部３２は、救済情報Ｓ３としてデータ「ｄ１」〜「ｄ８」をシリアルに順次出力する。そして、出力されたデータの中で、ハッチを付した「ｄ２」「ｄ３」「ｄ４」「ｄ６」「ｄ７」を、真に必要な救済情報として、シフトレジスタ回路Ｌｎ１〜Ｌｎ５に格納するものとする。取込制御信号ＣＮは、データ「ｄ２」「ｄ３」「ｄ４」「ｄ６」「ｄ７」が出力される期間のみ、“Ｈ”となる。
【００３７】
まず、救済情報Ｓ３としてデータ「ｄ２」が出力されるサイクルでは（サイクルＡ）、取込制御信号ＣＮによって制御されたクロックＳ５の立ち上がりタイミングで、シフトレジスタ回路Ｌｎ５内にデータ「ｄ２」が格納される。次に、救済情報Ｓ３としてデータ「ｄ３」が出力されるサイクルでは（サイクルＢ）、クロックＳ５の立ち上がりタイミングで、シフトレジスタ回路Ｌｎ５にデータ「ｄ３」が格納されるとともに、シフトレジスタ回路Ｌｎ５の格納データ「ｄ２」が次段のシフトレジスタ回路Ｌｎ４に転送される。
【００３８】
さらに、救済情報Ｓ３としてデータ「ｄ４」が出力されるサイクルでは（サイクルＣ）、クロックＳ５の立ち上がりタイミングで、シフトレジスタ回路Ｌｎ５にデータ「ｄ４」が格納されるとともに、シフトレジスタ回路Ｌｎ５の格納データ「ｄ３」が次段のシフトレジスタ回路Ｌｎ４に転送され、さらにシフトレジスタ回路Ｌｎ４の格納データ「ｄ２」が次段のシフトレジスタ回路Ｌｎ３に転送される。
【００３９】
次のデータ「ｄ５」が出力されるサイクルでは（サイクルＤ）、取込制御信号ＣＮが“Ｌ”になるため、クロックＳ５は“Ｌ”のままである。このため、データ「ｄ５」はシフトレジスタ回路Ｌｎ５に格納されず、また、次段以降のシフトレジスタ回路間のデータ転送も行われないで、格納されたデータは保持されたままとなる。
【００４０】
以下同様にして、取込制御信号ＣＮに従って、救済情報Ｓ３の取り込み、およびシフトレジスタ回路間のデータ転送動作が制御される。そして、データ「ｄ８」が出力されたサイクル（サイクルＥ）の終了後には、シフトレジスタ回路Ｌｎ１〜Ｌｎ５には、それぞれ、データ「ｄ２」「ｄ３」「ｄ４」「ｄ６」「ｄ７」が格納された状態となる。
【００４１】
＜３．プログラム段階＞
プログラム段階については、検査フローの理解のために必要となる一般的な内容を記載するにとどめ、詳細な説明は省略する。なお、本発明の技術思想は、プログラム方式によって制約を受けるものではない。
【００４２】
図１において、救済処理部２１，２２が有するレベルシフト回路Ｌｎ１〜Ｌｎｙ，Ｌ１１〜Ｌ１ｘに、所定の救済情報が格納されているものとする。また、図示していないが、救済処理部２１，２２には、レベルシフト回路Ｌｎ１〜Ｌｎｙ，Ｌ１１〜Ｌ１ｘに格納された救済情報を、電気ヒューズ素子Ｆｎ１〜Ｆｎｙ，Ｆ１１〜Ｆ１ｘにプログラムするためのプログラム制御回路が、設けられている。
【００４３】
プログラム制御回路は、図２に示すようなプログラム制御信号を受けて、プログラムを実行し、レベルシフト回路Ｌｎ１〜Ｌｎｙ，Ｌ１１〜Ｌ１ｘに格納された救済情報を、電気ヒューズ素子Ｆｎ１〜Ｆｎｙ，Ｆ１１〜Ｆ１ｘに、それぞれプログラムする。そして、所望のプログラム動作が完了すると、プログラム制御回路はプログラム完了信号を出力する。
【００４４】
＜４．再検査段階＞
再検査段階については、検査フローの理解のために必要となる一般的な内容を記載するにとどめ、詳細な説明は省略する。なお、本発明の技術思想は、再検査の方法によって制約を受けるものではない。
【００４５】
図１において、冗長メモリ１１，１２は、不良セルを持つ場合でも、上述のプログラム動作（ヒューズ切断行為）によって不良セルへのアクセスが回避され、スペアのメモリセルがアクセスされるようになる。これにより、冗長メモリ１１，１２は正常動作が可能となる。
【００４６】
図２において、リセット信号のセットにより、電気ヒューズ素子Ｆｎ１〜Ｆｎｙ，Ｆ１１〜Ｆ１ｘにプログラムされた救済処理情報Ｓ４が有効となる。そして、＜１．検査段階＞で説明したのと同様に検査が行われるが、冗長救済が実施されたことによって、検査結果判定信号は“Ｌ”のままとなる。そして、再検査が終了したとき、検査終了信号が所定期間だけ“Ｈ”になる。
【００４７】
＜５．解析＞
上述したように、外部から救済情報外部入力端子４３に入力した救済情報ＥＸＩＮを、セレクタ５を介して、救済処理部２１，２２に与えることが可能である。また、出力部３２から出力された救済情報Ｓ３を、救済情報外部出力端子４４を介して、データＥＸＯＵＴとして外部出力させることも可能である。このような外部入出力を用いることによって、半導体装置における冗長救済が正常に行われなかった場合などに、外部から別途与えた救済情報を用いた救済が可能であるか否かを解析したり、また、半導体装置内で生成した救済情報を外部出力して内容を解析することが可能となる。
【００４８】
以上のように本実施形態によると、救済情報格納部としてのレベルシフト回路Ｌｎ１〜Ｌｎｙ，Ｌ１１〜Ｌ１ｘは、データを順次転送可能なようにシリアルに接続されている。そして、救済情報の格納動作において、テスト回路３０からシリアルに出力された救済情報Ｓ３は、救済処理部２１，２２において、レベルシフト回路Ｌｎ１〜Ｌｎｙ，Ｌ１１〜Ｌ１ｘに、そのデータ転送動作を用いて格納される。このため、救済情報を効率よく救済処理部に転送することができ、かつ、救済情報の転送経路となる配線を多数配置する必要がなく、回路面積の増加を抑制することができる。
【００４９】
また、本実施形態では、クロックＳ５の有効／無効を、ＡＮＤゲート４１によって、取込制御信号ＣＮに応じて制御することによって、救済情報Ｓ３を格納するか否かの制御を実現した。このような手法により、救済情報を格納するか否かを確実に制御することができる。なお、クロックＳ５の有効／無効の制御は、ＡＮＤゲート以外の構成によっても実現可能であることはいうまでもない。
【００５０】
また、救済情報を格納するか否かを制御するためには、救済処理部に与えるクロックの有効／無効を制御する以外に、他の方法も考えられる。例えば、図１の構成において、各救済情報格納部を、クロック入力とイネーブル入力を有するレジスタ回路によって構成する。そして、第２のクロックＣＫ２（またはその逆相クロックＮＣＫ２）をクロック入力に与えるとともに、取込制御信号ＣＮをイネーブル入力に与える。このような構成でも、救済情報を格納するか否かを制御可能となる。
【００５１】
また、本実施形態では、冗長メモリと救済処理部とのペアが複数設けられているものとしたが、冗長メモリと救済処理部とのペアが１組だけであっても、本発明は有効である。また、冗長メモリと救済処理部とのペアが複数あるとき、各ペアについてそれぞれ、テスト回路を設けた構成であっても、かまわない。
【産業上の利用可能性】
【００５２】
本発明では、不良セルを救済するための救済情報を生成するテスト回路を含む半導体装置において、回路面積の増加を招くことなく、救済情報の転送が効率良く実現できるので、例えば、多数のメモリを有する半導体装置の回路面積削減に有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係る半導体装置のブロック図である。
【図２】図１の半導体装置を用いた検査の流れを示すタイミングチャートである。
【図３】救済情報の格納動作を示すタイミングチャートである。
【符号の説明】
【００５４】
１１，１２  冗長メモリ
２１，２２  救済処理部
３０  テスト回路
３１  検査部
３２  出力部
４１  ＡＮＤゲート（クロック制御部）
４２  外部入力端子
４３  救済情報外部入力端子（ＥＸＩＮ）
４４  救済情報外部出力端子（ＥＸＯＵＴ）
５  セレクタ
２１１〜２１ｙ，２２１〜２２ｘ  不良救済部
Ｌｎ１〜Ｌｎｙ，Ｌ１１〜Ｌ１ｘ  シフトレジスタ回路（救済情報格納部）
Ｆｎ１〜Ｆｎｙ，Ｆ１１〜Ｆ１ｘ  電気ヒューズ素子
ＣＫ１  第１のクロック
ＣＫ２  第２のクロック
ＮＣＫ２  第２のクロックの逆相クロック
Ｓ１  検査内部信号群
Ｓ２  検査結果情報
Ｓ３  救済情報
Ｓ４  救済処理情報
Ｓ５  クロック
ＣＮ  取込制御信号
ＴＥ  検査外部信号群
【図１】
2006331571.tif 000003
【図２】
2006331571.tif 000004
【図３】
2006331571.tif 000005