(57)【要約】【課題】データを出力する時内部で生じたジッタ/スキューなどにより歪曲されたデータ信号を正常的なデータ信号に補正して出力することができる半導体メモリ装置のデータ入出力ドライバを提供すること。【解決手段】本発明の半導体装置のデータ入出力ドライバは、半導体メモリ装置の内部と外部の間でデータを伝送し、前記データを出力するタイミングを示すためのデータ駆動信号を生成するデータ伝送部２００＿１、２００＿ｎと、理想的な出力タイミングを有する基準データを生成する基準データ生成部１００と、前記データ駆動信号に応答して、前記基準データを出力するスイッチング部Switch＿１、Switch＿ｎとを備え、前記データ伝送部から出力される前記データと前記スイッチング部から出力される前記基準データとが合成されて出力されることを特徴とする。【選択図】図３
2006127731.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置の内部と外部の間でデータを伝送し、前記データを出力するタイミングを示すためのデータ駆動信号を生成するデータ伝送部と、
所定の出力タイミングを有する基準データを生成する基準データ生成部と、
前記データ駆動信号に応じて、前記基準データを出力するスイッチング部と、を備え、
前記データ伝送部から出力される前記データと前記スイッチング部から出力される前記基準データとが合成されて出力されることを特徴とする半導体メモリ装置のデータ入出力ドライバ。
【請求項２】
前記データ伝送部が、
前記半導体メモリ装置の内部から入力されるデータを受信し、該半導体メモリ装置の外部に出力する出力ドライバと、
前記データを出力するタイミングを検出して前記データ駆動信号を生成して前記スイッチング部に出力する出力駆動制御部と、を備えることを特徴とする請求項１に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項３】
前記データ駆動信号が、
第１ロジックレベルのデータを出力するタイミングに対応して、所定のレベルに設定される第１タイミング制御信号と、
第２ロジックレベルのデータを出力するタイミングに対応して、所定のレベルに設定される第２タイミング制御信号とを含むことを特徴とする請求項２に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項４】
前記基準データ生成部が、
安定な周期及び安定な電圧レベルの第１基準信号を生成して前記スイッチング部に出力する第１基準データ生成部と、
安定な周期及び安定な電圧レベルの第２基準信号を生成して前記スイッチング部に出力する第２基準データ生成部と、を備えることを特徴とする請求項３に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項５】
前記スイッチング部が、
前記第１タイミング制御信号に応答して、入力される前記第１基準信号を出力する第１スイッチと、
前記第２タイミング制御信号に応答して、入力される前記第２基準信号を出力する第２スイッチと、を備えることを特徴とする請求項４に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項６】
前記第１スイッチ及び前記第２スイッチが、ＭＯＳトランジスタからなることを特徴とする請求項５に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項７】
前記第１スイッチがＰＭＯＳトランジスタからなり、前記第２スイッチがＮＭＯＳトランジスタからなることを特徴とする請求項６に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項８】
前記第１スイッチ及び前記第２スイッチが、ＮＭＯＳトランジスタからなることを特徴とする請求項６に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項９】
前記データ伝送部が、
前記半導体メモリ装置の外部から入力されるデータを受信し、該半導体メモリ装置の内部に伝送する入力バッファをさらに備えることを特徴とする請求項２に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１０】
連続的に出力されるデータ間の相互干渉を除去するために、前記データ伝送部の出力端に接続されるＯＤＴ（On-Die Termination）回路をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１１】
所定の出力タイミングを有する補助基準データを生成する複数の補助基準データ生成部をさらに備え、
前記補助基準データ及び前記基準データが、同じ周期及び同じ電圧レベルを有することを特徴とする請求項１に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１２】
前記補助基準データ生成部から出力される補助基準データが、前記データ伝送部から出力される前記データ及び前記スイッチング部から出力される前記基準データと共に合成されて出力されることを特徴とする請求項１１に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１３】
半導体メモリ装置の内部から入力される第１データを受信し、該半導体メモリ装置の外部に出力する第１出力ドライバと、
前記第１データを出力するタイミングを検出して第１データ駆動信号を生成して出力する第１出力駆動制御部と、
前記半導体メモリ装置の内部から入力される第２データを受信し、該半導体メモリ装置の外部に出力する第２出力ドライバと、
前記第２データを出力するタイミングを検出して第２データ駆動信号を生成して出力する第２出力駆動制御部と、
安定な周期及び安定な電圧レベルの第１基準信号と、安定な周期及び安定な電圧レベルの第２基準信号とを出力する基準データ生成部と、
前記第１データ駆動信号に応じて、前記第１基準信号または第２基準信号を出力する第１スイッチング部と、
前記第２データ駆動信号に応じて、前記第１基準信号または第２基準信号を出力する第２スイッチング部と、を備え、
前記第１及び前記第２データ駆動信号がそれぞれ、
第１ロジックレベルの前記第１又は前記第２データを出力するタイミングに対応して、所定のレベルに設定される第１タイミング制御信号と、
第２ロジックレベルの前記第１又は前記第２データを出力するタイミングに対応して、所定のレベルに設定される第２タイミング制御信号とを含み、
前記第１出力ドライバから出力される前記第１データと、前記第１スイッチング部から出力される前記第１又は前記第２基準信号とが、合成されて出力され、
前記第２出力ドライバから出力される前記第２データと、前記第２スイッチング部から出力される前記第１又は前記第２基準信号とが、合成されて出力されることを特徴とする半導体メモリ装置のデータ入出力ドライバ。
【請求項１４】
前記第１スイッチング部が、
前記第１データ駆動信号の第１タイミング制御信号のロジックローレベルに応答して、入力される前記第１基準信号を出力する第１ＰＭＯＳトランジスタと、
前記第１データ駆動信号の第２タイミング制御信号のロジックハイレベルに応答して、入力される前記第２基準信号を出力する第１ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１５】
前記第２スイッチング部が、
前記第２データ駆動信号の第１タイミング制御信号のロジックローレベルに応答して、入力される前記第１基準信号を出力する第２ＰＭＯＳトランジスタと、
前記第２データ駆動信号の第２タイミング制御信号のロジックハイレベルに応答して、入力される前記第２基準信号を出力する第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１４に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１６】
前記第１スイッチング部が、
前記第１データ駆動信号の第１タイミング制御信号のロジックハイレベルに応答して、入力される前記第１基準信号を出力する第１ＮＭＯＳトランジスタと、
前記第１データ駆動信号の第２タイミング制御信号のロジックハイレベルに応答して、入力される前記第２基準信号を出力する第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１７】
前記第２スイッチング部が、
前記第２データ駆動信号の第１タイミング制御信号のロジックハイレベルに応答して、入力される前記第１基準信号を出力する第３ＮＭＯＳトランジスタと、
前記第２データ駆動信号の第２タイミング制御信号のロジックハイレベルに応答して、入力される前記第２基準信号を出力する第４ＮＭＯＳトランジスタと、を備えることを特徴とする請求項１６に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１８】
前記半導体メモリ装置の外部から入力される第１入力データを該半導体メモリ装置の内部に伝送する第１入力バッファと、
前記半導体メモリ装置の外部から入力される第２入力データを該半導体メモリ装置の内部に伝送する第２入力バッファと、をさらに備えることを特徴とする請求項１５または請求項１７に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項１９】
前記第１出力ドライバの出力端に接続される第１ＯＤＴ回路と、
前記第２出力ドライバの出力端に接続される第２ＯＤＴ回路と、をさらに備えることを特徴とする請求項１８に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項２０】
前記基準データ生成部から生成される第１基準信号と同じ周期及び同じ電圧レベルを有する第１補助信号と、
前記基準データ生成部から生成される第２基準信号と同じ周期及び同じ電圧レベルを有する第２補助信号と、を出力する補助データ生成部をさらに備え、
前記第１及び前記第２補助信号が、それぞれ前記第１及び前記第２基準信号が出力される出力段に出力されることを特徴とする請求項１９に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項２１】
前記補助データ生成部を複数備え、
複数の前記第１及び前記第２補助信号が、それぞれ前記第１及び前記第２基準信号が出力される出力段に出力されることを特徴とする請求項２０に記載の半導体メモリ装置のデータ入出力ドライバ。
【請求項２２】
所定の出力タイミングを有する基準データを生成するステップと、
半導体メモリ装置の内部から入力されるデータをデータ入出力パッドに出力するタイミングを検出してデータ駆動信号を生成するステップと、
前記データ駆動信号に応じて前記基準データを前記データ入出力パッドに伝送するステップと、
前記データ入出力パッドに出力された前記データ、及び前記データ入出力パッドに伝送された前記基準データが合成された出力信号を出力するステップと、を含むことを特徴とする半導体メモリ装置のデータ入出力ドライバの駆動方法。
【請求項２３】
前記基準データを生成するステップが、
第１ロジックレベルのデータに対応する安定な周期及び安定な電圧レベルを有する第１基準信号を生成するステップと、
第２ロジックレベルのデータに対応する安定な周期及び安定な電圧レベルを有する第２基準信号を生成するステップと、を含むことを特徴とする請求項２２に記載の半導体メモリ装置のデータ入出力ドライバの駆動方法。
【請求項２４】
前記データ駆動信号を生成するステップが、
前記第１ロジックレベルのデータを出力するタイミングに対応する第１タイミング制御信号を生成するステップと、
前記第２ロジックレベルのデータを出力するタイミングに対応する第２タイミング制御信号を生成するステップと、を含み、
前記データ駆動信号に応答して前記基準データを伝送するステップが、
前記第１タイミング制御信号に応答して第１基準信号を伝送するステップと、
前記第２タイミング制御信号に応答して第２基準信号を伝送するステップと、を含むことを特徴とする請求項２３に記載の半導体メモリ装置のデータ入出力ドライバの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、高速半導体メモリ装置のデータ入出力ドライバに関する。
【背景技術】
【０００２】
半導体メモリ装置は通常、外部装置とデータ及び命令をやり取りする複数の入出力ピンと、データを保持する複数のメモリセルとを備えている。最近製造されている半導体メモリ装置は何百万以上のメモリセルを有する。このような半導体メモリ装置の１つの基本的な機能は、メモリセルに対してデータを書き込み、また書き込まれたデータを読み出すためにデータを入出力することである。半導体メモリ装置内で、複数の入出力ピンの領域は、周辺領域と呼び、複数のメモリセルの領域はコア領域と呼ぶ。
【０００３】
半導体メモリ装置の構造については、コア領域は、半導体メモリ装置の固有の動作をするために最小の面積で最大限に多くの回路を集積するように設計されている。このため、コア領域内のロジックブロック又はロジック回路をなすＭＯＳトランジスタ、及びその駆動能力を最小に形成する。即ち、各ＭＯＳトランジスタは、安定な動作のための最小の駆動能力を有する。一方、周辺領域、即ちデータ入出力領域には、データ入力バッファとデータ出力ドライバとが備えられる。データ入力バッファは外部から入力されるデータ信号をバッファリングしてコア領域に伝送し、データ出力ドライバは、コア領域から伝送されるデータ信号を受信して増幅し、外部に正確に伝送されるように、出力データラインを駆動する。
【０００４】
図１は、従来の半導体メモリ装置のデータ入出力ドライバの構成を示すブロック図である。
【０００５】
図１に示しているように、従来の半導体メモリ装置は、コア領域と、データ入出力パッドＤＱと、データ入出力ドライバとを備えている。ここで、データ入出力ドライバは、データ入出力パッドＤＱを介して外部から入力されるデータ信号を受信して半導体メモリ装置のコア領域に伝送するデータ入力バッファ１０と、コア領域から伝送されたデータを受信して、データ入出力パッドＤＱを介して外部に出力するデータ出力ドライバ２０とを備えている。
【０００６】
図２Ａは、図１の従来のデータ入出力ドライバの動作を説明するための波形図である。
【０００７】
図２Ａに示すように、データ出力ドライバ２０から出力されるロジックハイデータとロジックローデータの電圧差は、データ出力ドライバ２０が使用する電源電圧のレベルによって決められる。
【０００８】
半導体集積回路の設計技術が発達するにしたがって、消費電力を減らし、単位セルと半導体集積回路の外部との間でデータをより高速に伝送することが一層要求され、その結果、半導体集積回路が使用する電源電圧、即ち動作電圧のレベルが益々低くなっているのが実情である。
【０００９】
データ出力ドライバ２０から連続して出力されるデータのスイング幅、即ち、ロジックローデータとロジックハイデータの差が小さくなるほど、データをより高速に伝送することができるため、図２Ａに示すように、データ出力ドライバ２０が出力するデータのスイング幅が、３．３Ｖから１．０Ｖ、２００ｍＶに段々小さくなっていくように半導体メモリ装置が開発されている。データ出力ドライバ２０が出力するデータ信号のスイング幅が小さくなる結果、データを出力するための消費電力が減少する。
【００１０】
さらに、図２Ａの下段の図は、データ信号のスイング電圧（スイング幅）と消費電力の関係を示している。図に示すように、データ信号のスイング電圧が減少するほど、消費電力もスイング電圧の二乗に比例して大きく減少する。一方、設計技術が発達するにつれて、半導体メモリ装置が所定の時間により多くのデータを出力するようになった。換言すれば、従来の半導体メモリ装置に比べて所定の時間により多くのデータ信号を出力するために、より多くの電力を消費することになった。この場合、消費電力の増加は、出力されるデータ信号の周波数の増加に比例する。
【００１１】
従って、データ信号のスイング幅を低減することにより、所定の時間により多くのデータを出力することによる消費電力の増大を相殺させることが可能であるので、低電力システムの、或いは低動作電圧の環境の下にある半導体メモリ装置を安定に使用するには、出力されるデータ信号のスイング幅を低減する対策が講じられてきた。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述したように、技術が発達するにしたがって、消費電力の増加を最大限に低減しつつ単位時間により多くのデータを伝送するために、半導体メモリ装置のデータ入出力ドライバから出力されるデータ信号のスイング幅が大幅に低減されてきた。
【００１３】
しかし、データ信号のスイング幅、即ち信号レベルを低減すると、以前にはそれ程問題とならなかった低レベルのノイズによってもデータ信号が影響を受け、誤ったデータが出力される場合が生じるようになった。
【００１４】
また、データ信号を高速に伝送すると、半導体メモリ装置内のデータ伝送経路上で発生するスキューやジッタにより、最終的にデータが安定的に出力できない場合もしばしばある。
【００１５】
図２Ｂは、図１に示すデータ入出力ドライバの動作の問題点を説明するための波形図である。
【００１６】
即ち、図２Ｂに示すように、上段部分に示す正常な波形Ａがデータ出力ドライバから出力されず、ノイズにより歪められた、歪んだ波形Ｂが出力されたり、半導体メモリ装置の出力経路上に発生したジッタ/スキュー(ｊｉｔｔｅｒ／ｓｋｅｗ)により歪められた、歪んだ波形Ｃがデータ出力ドライバを介して外部に出力されたりすることがしばしばある。
【００１７】
本発明は、上述した問題点を解決するためになされたものであって、その目的は、ノイズやジッタ、スキューなどで歪められたデータ信号を正常なデータ信号に補正して出力することができる半導体メモリ装置のデータ入出力ドライバを提供することである。
【課題を解決するための手段】
【００１８】
本発明は、半導体メモリ装置の内部と外部の間でデータを伝送し、前記データを出力するタイミングを示すためのデータ駆動信号を生成するデータ伝送部と、所定の出力タイミングを有する基準データを生成する基準データ生成部と、前記データ駆動信号に応じて前記基準データを出力するスイッチング部とを備え、前記データ伝送部から出力される前記データと前記スイッチング部から出力される前記基準データとが合成されて出力されることを特徴とする半導体メモリ装置のデータ入出力ドライバを提供する。
【００１９】
また、本発明は、半導体メモリ装置の内部から入力される第１データを受信し、該半導体メモリ装置の外部に出力する第１出力ドライバと、前記第１データを出力するタイミングを検出して第１データ駆動信号を生成して出力する第１出力駆動制御部と、前記半導体メモリ装置の内部から入力される第２データを受信し、該半導体メモリ装置の外部に出力する第２出力ドライバと、前記第２データを出力するタイミングを検出して第２データ駆動信号を生成して出力する第２出力駆動制御部と、安定な周期及び安定な電圧レベルの第１基準信号並びに安定な周期及び安定な電圧レベルの第２基準信号を出力する基準データ生成部と、前記第１データ駆動信号に応じて、前記第１基準信号または第２基準信号を出力する第１スイッチング部と、前記第２データ駆動信号に応じて、前記第１基準信号または第２基準信号を出力する第２スイッチング部とを備え、前記第１及び前記第２データ駆動信号がそれぞれ、第１ロジックレベルの前記第１又は前記第２データを出力するタイミングに対応して、所定のレベルに設定される第１タイミング制御信号と、第２ロジックレベルの前記第１又は前記第２データを出力するタイミングに対応して、所定のレベルに設定される第２タイミング制御信号とを含み、前記第１出力ドライバから出力される前記第１データと、前記第１スイッチング部から出力される前記第１又は前記第２基準信号とが、合成されて出力され、前記第２出力ドライバから出力される前記第２データと、前記第２スイッチング部から出力される前記第１又は前記第２基準信号とが、合成されて出力されることを特徴とする半導体メモリ装置のデータ入出力ドライバを提供する。
【００２０】
また、本発明は、所定の出力タイミングを有する基準データを生成するステップと、半導体メモリ装置の内部から入力されるデータをデータ入出力パッドに出力するタイミングを検出してデータ駆動信号を生成するステップと、前記データ駆動信号に応じて前記基準データを前記データ入出力パッドに伝送するステップと、前記データ入出力パッドに出力された前記データ及び前記データ入出力パッドに伝送された前記基準データが合成された出力信号を出力するステップとを含むことを特徴とする半導体メモリ装置のデータ入出力ドライバの駆動方法を提供する。
【発明の効果】
【００２１】
本発明のように半導体メモリ装置のデータ入出力ドライバを構成すれば、データが、出力される際にジッタ/スキューまたは他のノイズ成分により歪曲されてデータ入出力パッドに伝送されたとしても、最終的に外部に伝送されるデータ信号は、歪みが最小になった波形になる。したがって、半導体メモリ装置が高速にデータ出力を行う場合でも、一層安定的、かつ信頼性のあるデータを他の半導体装置に伝送することができる。
【００２２】
また、本発明による半導体メモリ装置をシステムに適用することにより、高速にデータを入出力させるシステムでも安定した動作を期待することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の最も好ましい実施の形態を、添付した図面を参照しながら詳細に説明する。
【００２４】
まず、本発明による、第１電源電圧を受信して内部電圧を生成する複数の入出力駆動部を有するデータ入出力ドライバを備えた半導体メモリ装置を、添付した図面を参照しながら詳細に説明する。
【００２５】
図３は、本発明の好ましい第１の実施の形態に係る半導体メモリ装置のデータ入出力ドライバの構成を示すブロック図である。
【００２６】
図３に示しているように、半導体メモリ装置のデータ入出力ドライバ３０は、基準データ生成部１００と、複数の入出力駆動部３０＿１〜３０＿ｎを備えている。半導体メモリ装置がｎ個のデータ入出力パッドＤＱ＿１〜ＤＱ＿ｎを有する場合、ｎ個の入出力駆動部をデータ入出力ドライバ３０に設ける。ここでは、ｎは１以上の整数である。第１データ入出力パッドＤＱ＿１に対応する入出力駆動部３０＿１は、第１データ伝送部２００＿１と、第１スイッチング部Ｓｗｉｔｃｈ＿１を備える。データ伝送部及びスイッチング部の数は、それぞれデータ入出力パッドの数と一致するが、基準データ生成部１００は、半導体メモリ装置に少なくとも１つ備えていればよい。
【００２７】
第１データ伝送部２００＿１は、半導体メモリ装置の内部と外部の間でデータを伝送し、データを出力するタイミングを示すためのデータ駆動信号を出力する。基準データ生成部１００は、出力タイミングが出力データによって理想的な出力タイミングを有する基準データを生成して出力する。第１スイッチング部Ｓｗｉｔｃｈ＿１は、データ駆動信号に応答して基準データを第１データ入出力パッドＤＱ＿１に出力する。従って、半導体メモリ装置は、第１データ伝送部２００＿１から出力されたデータと第１スイッチ部Ｓｗｉｔｃｈ＿１から出力された基準データの合成信号を出力信号として、第１データ入出力バッドＤＱ＿１に出力する。
【００２８】
ここでは、基準データは、それぞれ安定な周期及び安定な電圧レベルを有する第１基準信号ｈｉｇｈ＿ｒｅｆ及び第２基準信号ｌｏｗ＿ｒｅｆを含む。即ち、第１及び第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆは、ノイズや、スキュー、ジッタの影響を一切受けていない信号である。その結果、この第１及び第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆを出力する各タイミング、即ち、第１及び第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆのそれぞれの安定な周期は、半導体メモリ装置に対して要求される周期に対応する。また、第１及び第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆは、ノイズや、スキュー、ジッタの影響を一切受けていないため、第１及び第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆのそれぞれは、第１論理レベルデータ及び第２論理レベルデータ、即ち、ロジックハイレベルデータ及びロジックローレベルデータに対応する安定な電圧レベルを有する。
【００２９】
詳細には、第１データ伝送部２００＿１は、出力ドライバ６＿１、出力駆動制御部２１０＿１、及び入力バッファ５＿１を備える。出力ドライバ６＿１は半導体メモリ装置の内部、即ちコア領域から伝送されるデータ信号を受信して、第１データ入出力パッドＤＱ＿１に出力する。出力駆動制御部２１０＿１は、出力ドライバ６＿１からデータを出力するタイミングを検出して、データ駆動信号を生成して第１スイッチング部Ｓｗｉｔｃｈ＿１に出力する。この場合、出力されるデータ駆動信号は第１タイミング制御信号ＡＣＴＨ＿１と、第２タイミング制御信号ＡＣＴＬ＿１を含む。この第１タイミング制御信号ＡＣＴＨ＿１は、コア領域からの第１論理レベルデータを、出力ドライバ６＿１を介して出力するタイミングに対応し、第２タイミング制御信号ＡＣＴＬ＿１は、コア領域からの第２論理レベルデータを、出力ドライバ６＿１を介して出力するタイミングに対応する。入力バッファ５＿１は、第１データ入出力パッドＤＱ１を介して半導体メモリ装置の外部から入力されるデータを受信し、半導体メモリ装置の内部、即ちコア領域に伝送する。
【００３０】
基準データ生成部１００は、出力タイミングがハイレベルデータの理想的な出力タイミングである第１基準信号ｈｉｇｈ＿ｒｅｆを生成して第１〜第ｎスイッチング部Ｓｗｉｔｃｈ＿１〜Ｓｗｉｔｃｈ＿ｎに出力する第１基準データ生成部と、出力タイミングがローレベルデータの理想的な出力タイミングである第２基準信号Ｌｏｗ＿ｒｅｆを生成して第１〜第ｎスイッチング部Ｓｗｉｔｃｈ＿１〜Ｓｗｉｔｃｈ＿ｎに出力する第２基準データ生成部とを備える。
【００３１】
また、半導体メモリ装置は、それぞれ２つのスイッチからなる複数のスイッチング部Ｓｗｉｔｃｈ＿１〜Ｓｗｉｔｃｈ＿ｎを備える。ここでは、第１スイッチング部Ｓｗｉｔｃｈ＿１は、第１タイミング制御信号ＡＣＴＨ＿１に応答して、第１基準信号ｈｉｇｈ＿ｒｅｆを第１データ入出力パッドＤＱ＿１に伝送するための第１スイッチＳＷＨ＿１と、第２タイミング制御信号ＡＣＴＬ＿１に応答して、第２基準信号ｌｏｗ＿ｒｅｆを第１データ入出力パッドＤＱ＿１に伝送するための第２スイッチＳＷＬ＿１とを備える。
【００３２】
また、第１スイッチＳＷＨ＿１と第２スイッチＳＷＬ＿１は、ＭＯＳトランジスタからなり、より具体的には、第１スイッチＳＷＨ＿１はＰＭＯＳトランジスタから構成され、第２スイッチＳＷＬ＿１はＮＭＯＳトランジスタから構成される。
【００３３】
また、通常半導体メモリ装置は、データを出力するための複数のデータ入出力パッドを備えるものであるが、本第１の実施の形態に係る半導体メモリ装置も複数のデータ入出力パッドＤＱ＿１〜ＤＱ＿ｎを備え、データ入出力パッドに対応してデータ伝達部２００＿１〜２００＿ｎを備え、またデータ伝送部２００＿１〜２００＿ｎに対応してスイッチング部Ｓｗｉｔｃｈ＿１〜Ｓｗｉｔｃｈ＿ｎを備えることとしているが、これはあくまでも１つの例である。
【００３４】
図４は、図３に示す半導体メモリ装置のデータ入出力ドライバ３０の動作を説明するための表であり、図５は、図３に示す半導体メモリ装置のデータ入出力ドライバ３０の動作を説明するための波形図である。
【００３５】
以下では、図３〜図５を参照し、本第１の実施の形態に係る半導体メモリ装置のデータ入出力ドライバ３０の動作を詳細に説明する。なお、データ入出力ドライバ３０の各入出力駆動部３０＿１〜３０＿ｎの動作は類似しているので、以下では、第１データ入出力パッドＤＱ＿１に接続されている第１入出力駆動部３０＿１の動作を中心に説明する。
【００３６】
まず、基準データ生成部１００において、第１基準データ生成部は、ロジックハイレベルデータに対応した、安定な周期及び安定な電圧レベルの第１基準信号ｈｉｇｈ＿ｒｅｆを生成し、この第１基準信号ｈｉｇｈ＿ｒｅｆは、半導体メモリ装置からハイレベルのデータが出力される時に理想的な出力タイミングの信号である。第２基準データ生成部は、ロジックローレベルデータに対応した、安定な周期及び安定な電圧レベルの第２基準信号ｌｏｗ＿ｒｅｆを生成し、この第２基準信号ｌｏｗ＿ｒｅｆは、半導体メモリ装置からローレベルのデータが出力される時に理想的な出力タイミングの信号である。
【００３７】
上記説明したように、第１及び第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆは、半導体メモリ装置から出力される時、スキューやジッタ等の影響を受けず、いかなるノイズの影響をも受けていない理想的な出力信号であるため、第１及び第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆを出力する各タイミングは、半導体メモリ装置に対して要求されている仕様の所望の各サイクルに対応する。
【００３８】
一方、半導体メモリ装置がコア領域に格納されているデータを出力する時に、第１データ伝送部２００＿１の出力ドライバ６＿１は、コア領域から出力されるデータをバッファリングし、そして第１データ入出力パッドＤＱ＿１に伝送する。
【００３９】
この時、第１データ伝送部２００＿１の出力駆動制御部２１０＿１は、出力ドライバ６＿１を介して伝送されるデータを検出し、そのデータがハイレベルであるかローレベルであるかに基づいて第１タイミング制御信号ＡＣＴＨ＿１又は第２タイミング制御信号ＡＣＴＬ＿１を出力する。即ち、データがロジックハイであれば、第１タイミング制御信号ＡＣＴＨ＿１をローレベル、即ちアクティブにし、第２タイミング制御信号ＡＣＴＬ＿１をローレベル、即ちインアクティブにする。また、データがロジックローであれば、第２タイミング制御信号ＡＣＴＬ＿１をハイレベル、即ちアクティブにし、第１タイミング制御信号ＡＣＴＨ＿１をハイレベル、即ちインアクティブにする。図４の表に示すように、第１データ入出力パッドＤＱ＿１へ伝送されるべき出力データがハイレベルであれば、第１タイミング制御信号ＡＣＴＨ＿１をローレベル（アクティブ）にし、第２タイミング制御信号ＡＣＴＬ＿１をローレベル（インアクティブ）にする。反対に、第１データ入出力パッドＤＱ＿１へ伝送されるべき出力データがローレベルであれば第２タイミング制御信号ＡＣＴＬ＿１をハイレベル（アクティブ）にし、第１タイミング制御信号ＡＣＴＨ＿１をハイレベル（インアクティブ）にする。図４は、奇数番目のデータ入出力パッドがハイレベルになり、偶数番目のデータ入出力パッドがローレベルになる場合を示している。
【００４０】
続いて、第１タイミング制御信号ＡＣＴＨ＿１、第２タイミング制御信号ＡＣＴＬ＿１が第１スイッチング部Ｓｗｉｔｃｈ＿１に入力される。即ち、第１タイミング制御信号ＡＣＴＨ＿１が第１スイッチＳＷＨ＿１に入力され、第２タイミング制御信号ＡＣＴＬ＿１が第２スイッチＳＷＬ＿１に入力される。
【００４１】
従って、第１タイミング制御信号ＡＣＴＨ＿１、第２タイミング制御信号ＡＣＴＬ＿１のレベルに対応して、第１スイッチＳＷＨ＿１、第２スイッチＳＷＬ＿１のオンオフが決まる。例えば、第１データ入出力パッドＤＱ＿１の場合、第１スイッチング部Ｓｗｉｔｃｈ＿１に第１タイミング制御信号ＡＣＴＨ＿１がローレベル（アクティブ）で入力されると、第１スイッチＳＷＨ＿１はオンして、第１基準信号ｈｉｇｈ＿ｒｅｆを第１データ入出力パッドＤＱ＿１に伝送する。このとき、第２スイッチＳＷＬ＿１は、第２タイミング制御信号ＡＣＴＬ＿１がローレベル（インアクティブ）にされているため、オフになる。同様に、第２データ入出力パッドＤＱ＿２の場合、第２スイッチング部Ｓｗｉｔｃｈ＿２に、第２タイミング制御信号ＡＣＴＬ＿２がハイレベル（アクティブ）で入力されると、第２スイッチＳＷＬ＿２はオンして、第２基準信号ｌｏｗ＿ｒｅｆを第２データ入出力パッドＤＱ＿２に伝送する。このとき、第１スイッチＳＷＨ＿２は、第１タイミング制御信号ＡＣＴＨ＿２がハイレベル（インアクティブ）にされているため、オフになる。
【００４２】
したがって、コア領域から伝送されて出力ドライバ６＿１を介して出力されるデータ信号は、スキュー/ジッタ、ノイズ成分等により歪められて、歪んだ波形として第１データ入出力パッドＤＱ＿１に伝送されても、該データ信号と同じタイミングで第１データ入出力パッドＤＱ＿１に伝送される第１或いは第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆにより補正されて外部に伝送されることが可能である。
【００４３】
勿論、スキュー/ジッタ等のノイズに全く影響されずに出力ドライバ６＿１を介して出力されるデータ信号は基準信号と同じ波形であるので、補正されずにそのまま外部に出力される。
【００４４】
即ち、図４に示すように、出力ドライバ６＿１を介して伝送される各出力データによって、各出力駆動制御部２１０＿１〜２１０＿ｎから出力されるデータ駆動信号、即ちタイミング制御信号のレベルが決められ、それによって各スイッチング部Ｓｗｉｔｃｈ＿１〜Ｓｗｉｔｃｈ＿ｎに備えられたスイッチのうち、オンされるスイッチが決められる。そして、一定のタイミングを有する第１、第２基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆの内の１つが対応するデータ入出力パッドＤＱ＿１〜ＤＱ＿ｎに伝送される。なお、これら動作の間に、一定のタイミングの基準信号ｈｉｇｈ＿ｒｅｆ、ｌｏｗ＿ｒｅｆは、常に、基準データ生成部１００から出力されている。
【００４５】
また、図５において、４種類の出力信号を示している。記号Ａは正常な信号を示し、記号Ｂ、Ｃは、不安定な信号を示している。正常な信号Ａに比べて、信号Ｂの電圧レベルが歪んでいる。これは、ノイズが生成された時に半導体メモリ装置から出力された歪んだ信号を示している。また、信号Ｃは、半導体メモリ装置の出力経路上に発生したジッタ／スキューにより歪められた波形を示している。
【００４６】
一方、記号Ｄは、本発明による半導体メモリ装置の出力信号を示している。図から読みとれるように、第１又は第２基準信号ｈｉｇｈ＿ｒｅｆ又はｌｏｗ＿ｒｅｆにより補正された出力信号Ｄは、歪みが最も少ない。
【００４７】
即ち、本第１の実施の形態によれば、正常波形Ａは、ノイズにより電圧レベルが歪んだ波形Ｂとなって、またはジッタ/スキューにより歪んだ波形Ｃとなってデータ入出力パッドに伝達されたとしても、外部に出力されるのは、歪みが最小となるように補正された波形Ｄの信号である。
【００４８】
図６は、本発明の好ましい第２の実施の形態に係る半導体メモリ装置のデータ入出力ドライバの構成を示すブロック図である。図７は、図６に示すデータ入出力ドライバの動作を説明するための表である。
【００４９】
図６に示すデータ入出力ドライバと図３に示すデータ入出力ドライバの差異は、各スイッチング部の第１スイッチがＮＭＯＳトランジスタであることである。すなわち、第２の実施の形態に係るデータ入出力ドライバは、各スイッチング部Ｓｗｉｔｃｈ′＿１〜Ｓｗｉｔｃｈ′＿ｎに備えられる各スイッチ(例えば、ＳＷＨ′＿１、ＳＷＬ′＿１)を全てＮＭＯＳトランジスタにしたものである。
【００５０】
その結果、第１タイミング制御信号ＡＣＴＨ′＿１がロジックハイの場合、第１スイッチＳＷＨ′＿１がオンになる。従って、データ伝送部２００′＿１の出力ドライバがロジックハイレベルのデータを伝送する場合、データ伝送部２００′＿１の出力駆動制御部２１０′＿１は、ロジックハイの第１タイミング制御信号ＡＣＴＨ′＿１を生成する。
【００５１】
図４に示した第１の実施の形態の動作と比べて、図７に示した第２の実施の形態のデータ入出力ドライバの動作においては、第１スイッチ（例えば、ＳＷＨ′＿１）をオンにするために第１タイミング制御信号（例えば、ＡＣＴＨ′＿１）の各ロジックレベルが第１の実施の形態（例えば、ＡＣＴＨ＿１）と異なっている。ただし、第２スイッチ（例えば、ＳＷＬ′＿１）をオンにするための第２タイミング制御信号（例えば、ＡＣＴＬ′＿１）の各ロジックレベルは第１の実施の形態（例えば、ＡＣＴＬ＿１）と同じである。その他の動作は、第１の実施の形態と同様であるため、詳細な説明は省略する。
【００５２】
図８は、本発明の好ましい第３の実施の形態に係る半導体メモリ装置のデータ入出力ドライバの構成を示す回路図である。
【００５３】
図８に示しているように、第３の実施の形態に係るデータ入出力ドライバは、歪められてデータ入出力パッドＤＱ＿１〜ＤＱ＿ｎに伝送されるデータ信号をさらに十分に補正するために、複数の基準データ生成部１００＿１〜１００＿ｍを備えるようにしたのものである。
【００５４】
基準データを出力する基準データ生成部１００＿１〜１００＿ｍを複数備えるようにすれば、歪められて各データ入出力パッドＤＱ＿１〜ＤＱ＿ｎに入力されるデータ信号を、より安定に所望の理想的な波形のデータ信号に補正することができる。第１の実施の形態（図３）と比較すれば、本実施の形態は、補助的な基準データ生成部１００＿２〜１００＿ｍを備えたものであると言える。
【００５５】
図９は、本発明の好ましい第４の実施の形態に係る半導体メモリ装置のデータ入出力ドライバの構成を示すブロック図である。
【００５６】
図９に示しているように、第４の実施の形態に係るデータ入出力ドライバは、データ入出力パッドＤＱ＿１〜ＤＱ＿ｎに接続されるＯＤＴ（On-Die Termination）回路３００＿１〜３００＿ｎをさらに備えることを特徴とする。
【００５７】
ＯＤＴ回路は、データ入出力パッドを介して連続して出力されたデータ信号間の相互干渉を除去するためのものであって、前に出力されたデータ信号の反射信号と次に出力されるデータ信号との間に干渉が発生してデータが正しく出力されない現象を除去するための回路である。
【００５８】
この第４の実施の形態に係るデータ入出力ドライバは、ＯＤＴ回路を備えたことを除いては、上述した第１の実施の形態に係るデータ入出力ドライバ（図３）と同様の構成を有し、同様に動作するため、詳細な動作説明は省略する。
【００５９】
このように、本発明に係る半導体メモリ装置のデータ入出力ドライバによれば、コア領域から出力ドライバを介してデータ入出力パッドに伝送されたデータが、ジッタ/スキューまたは他のノイズ成分により歪められても、第１又は第２基準信号を用いることにより補正される。したがって、半導体メモリ装置を高速に動作させる場合でも、データ伝送動作の信頼性を向上させることができる。
【００６０】
また、本発明による半導体メモリ装置をシステムに適用することにより、システムを安定的に動作させることができる。
【００６１】
なお、本発明は、上記の各実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６２】
【図１】従来の半導体メモリ装置のデータ入出力ドライバの構成を示すブロック図である。
【図２Ａ】図１の従来のデータ入出力ドライバの動作を説明するための波形図である。
【図２Ｂ】図１の従来のデータ入出力ドライバの問題点を説明するための波形図である。
【図３】本発明の好ましい第１の実施の形態に係るデータ入出力ドライバの構成を示すブロック図である。
【図４】図３に示すデータ入出力ドライバの動作を説明するための表である。
【図５】図３に示すデータ入出力ドライバの動作を説明するための波形図である。
【図６】本発明の好ましい第２の実施の形態に係るデータ入出力ドライバの構成を示すブロック図である。
【図７】図６に示すデータ入出力ドライバの動作を説明するための表である。
【図８】本発明の好ましい第３の実施の形態に係るデータ入出力ドライバの構成を示すブロック図である。
【図９】本発明の好ましい第４の実施の形態に係るデータ入出力ドライバの構成を示すブロック図である。
【符号の説明】
【００６３】
１０、５＿１  入力バッファ
２０、６＿１  出力ドライバ
３０  データ入出力ドライバ
３０＿１、３０＿ｎ  入出力駆動部
１００、１００＿１、１００＿ｍ  基準データ生成部
２００＿１、２００＿ｎ、２００′＿１、２００′＿ｎ  データ伝送部
２１０＿１、２１０＿ｎ、２１０′＿１、２１０′＿ｎ  出力駆動制御部
３００＿１、３００＿ｎ  ＯＤＴ（On-Die Termination）回路
ＳＷＨ＿１、ＳＷＨ＿ｎ、ＳＷＨ′＿１、ＳＷＨ′＿ｎ      第１スイッチ
ＳＷＬ＿１、ＳＷＬ＿ｎ、ＳＷＬ′＿１、ＳＷＬ′＿ｎ      第２スイッチ
ＤＱ＿１、ＤＱ＿ｎ      データ入出力パッド
【図１】
2006127731.tif 000003
【図２Ａ】
2006127731.tif 000004
【図２Ｂ】
2006127731.tif 000005
【図３】
2006127731.tif 000006
【図４】
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【図５】
2006127731.tif 000008
【図６】
2006127731.tif 000009
【図７】
2006127731.tif 000010
【図８】
2006127731.tif 000011
【図９】
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