(57)【要約】【課題】  高温、長時間の熱拡散処理を行わずにボディ層を形成することができ、ゲート電極中に含まれる不純物がゲート絶縁膜を通して半導体基板中に拡散することを防止できるパワーＭＯＳＦＥＴの製造方法を提供する。  【解決手段】  パワーＭＯＳＦＥＴの半導体装置を製造する方法であって、半導体基板を準備する基板準備ステップと、半導体基板上に複数のゲートを形成するゲート形成ステップと、半導体基板のゲートが形成される第１領域において、ゲート形成前に、ゲートの両端直下に相当する第１領域に第１不純物イオンを注入して第１ボディ層を形成する第１ボディ層形成ステップと、第１領域に隣接する半導体基板の第２領域において、ゲート形成後に、第２領域の全域に第２不純物イオンを注入して第１ボディ層と一体に第２ボディ層を形成する第２ボディ層形成ステップと、を含むことを特徴とする半導体装置の製造方法。【選択図】      図１
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【特許請求の範囲】
【請求項１】
パワーＭＯＳＦＥＴの半導体装置を製造する方法であって、
半導体基板を準備する基板準備ステップと、
前記半導体基板上に複数のゲートを形成するゲート形成ステップと、
前記半導体基板の前記ゲートが形成される第１領域において、前記ゲート形成前に、前記ゲートの両端直下に相当する前記第１領域に第１不純物イオンを注入して第１ボディ層を形成する第１ボディ層形成ステップと、
前記第１領域に隣接する前記半導体基板の第２領域において、前記ゲート形成後に、前記第２領域の全域に第２不純物イオンを注入して前記第１ボディ層と一体に第２ボディ層を形成する第２ボディ層形成ステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ボディ層内部及び前記第２ボディ層内部の表面近傍に、第３不純物イオンを注入して互いに独立した２つの第１ソース層を形成する第１ソース層形成ステップをさらに含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１ボディ層内部及び前記第２ボディ層内部の表面近傍に、第４不純物イオンを注入して第２ソース層を形成する第２ソース層形成ステップと、
前記ゲートに第１サイドウォールを形成する第１サイドウォール形成ステップと、
前記第２ソース層を２つの領域に分割し、かつ前記第２ボディ層と一体化するように第５不純物イオンを注入して第３ボディ層を形成するステップと、
をさらに含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１サイドウォールをエッチングして前記第１サイドウォールよりも薄い第２サイドウォールを形成する第２サイドウォール形成ステップと、
前記第２ソース層及び前記第３ボディ層に共通なコンタクトを形成するコンタクト形成ステップと、
をさらに含むことを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１ボディ層形成ステップは、
前記第１領域両端の前記半導体基板の表面を部分的に露出する第１開口部を形成する第１開口部形成ステップと、
前記第１開口部を介して前記半導体基板に前記第１不純物イオンを注入する第１不純物イオン注入ステップと、
前記第１不純物イオンを熱処理によって活性化させる活性化ステップと、
を含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ゲート形成ステップは、
前記第１領域の前記半導体基板の表面にゲート絶縁膜を形成するゲート絶縁膜形成ステップと、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成ステップと、
を含むことを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１開口部形成ステップは、
前記半導体基板上に第１絶縁膜を形成するステップと、
前記第１領域の前記第１絶縁膜を除去して前記半導体基板を露出するステップと、
全面に第２絶縁膜を形成するステップと、
前記第２絶縁膜上に第１多結晶シリコン膜を形成するステップと、
前記第１多結晶シリコン膜をエッチバックして前記第１絶縁膜上の前記第２絶縁膜の表面を露出するステップと、
前記第１領域の前記第１多結晶シリコン膜直下の前記第２絶縁膜を除いて、前記第２絶縁膜を除去して前記第１領域内の前記半導体基板の表面を部分的に露出するステップと、
を含むことを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜形成ステップは、
前記第１領域の前記第１多結晶シリコン膜及び前記第２絶縁膜を除去して前記半導体基板の表面を露出するステップと、
前記第１領域の前記半導体基板の表面に前記ゲート絶縁膜を形成するステップと、
を含み、
前記ゲート電極形成ステップは、
全面を第２多結晶シリコン膜で覆うステップと、
前記第２多結晶シリコン膜をエッチバックして前記第２領域の前記第１絶縁膜の一部を露出するステップと、
を含むことを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１ボディ層の領域の大きさは、前記第２絶縁膜の膜厚により制御されることを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１ボディ層を形成するための熱処理は、１０００℃以下、かつ６０分以下で行われること特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記第１絶縁膜は、シリコン窒化膜であることを特徴とする、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２絶縁膜は、シリコン酸化膜であることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１不純物イオンは、ボロン（Ｂ）であることを特徴とする、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２多結晶シリコン膜は、不純物を含むことを特徴とする、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２多結晶シリコン膜は、リン（Ｐ）を不純物として含むことを特徴とする、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１ボディ層内部及び前記第２ボディ層内部の表面近傍に、第３不純物イオンを注入して互いに独立した２つの第１ソース層を形成する第１ソース層形成ステップをさらに含むことを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１７】
前記第２ボディ層形成ステップは、
前記第２領域の前記第１絶縁膜を除去するステップと、
前記第２領域に前記第１不純物イオンと同極性の第２不純物イオンを注入するステップと、
前記第２不純物イオンを熱処理によって活性化させるステップと、
を含み、
前記第１ソース層形成ステップは、
全面をレジストで覆うステップと、
前記レジストに対し、前記第２ボディ層の一部を露出する互いに独立した２つの第２開口部を形成するステップと
前記第２開口部を介して前記第２領域に前記第１不純物イオン及び前記第２不純物イオンと逆極性の第３不純物イオンを注入するステップと、
前記第３不純物イオンを熱処理によって活性化させるステップと、
を含むことを特徴とする、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１ボディ層の領域の大きさは、前記第２絶縁膜の膜厚により制御されることを特徴とする、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１ボディ層、前記第２ボディ層及び前記第１ソース層を形成するための熱処理は、１０００℃以下、かつ６０分以下で行われること特徴とする、請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１絶縁膜は、シリコン窒化膜であることを特徴とする、請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第２絶縁膜は、シリコン酸化膜であることを特徴とする、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１不純物イオン及び前記第２不純物イオンはボロン（Ｂ）であり、前記第３不純物イオンは砒素（Ａｓ）であることを特徴とする、請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第２多結晶シリコン膜は、不純物を含むことを特徴とする、請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第２多結晶シリコン膜は、リン（Ｐ）を不純物として含むことを特徴とする、請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記第１ボディ層内部及び前記第２ボディ層内部の表面近傍に、第４不純物イオンを注入して第２ソース層を形成する第２ソース層形成ステップと、
前記ゲートに第１サイドウォールを形成する第１サイドウォール形成ステップと、
前記第２ソース層を２つの領域に分割し、かつ第２ボディ層と一体化するように第５不純物イオンを注入して第３ボディ層を形成するステップと、
をさらに含むことを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項２６】
前記第２ボディ層形成ステップは、
全面を第３絶縁膜で覆うステップと、
前記第３絶縁膜をエッチバックして前記第２領域の前記第１絶縁膜の表面を露出するステップと、
前記第２領域の前記第１絶縁膜を除去するステップと、
前記第２領域に前記第１不純物イオンと同極性の第２不純物イオンを注入するステップと、
前記第２不純物イオンを熱処理によって活性化させるステップと、
を含み、
前記第２ソース層形成ステップは、
前記第２領域に前記第１不純物イオン及び前記第２不純物イオンと逆極性の第４不純物イオンを注入するステップと、
前記第４不純物イオンを熱処理によって活性化させるステップと、
を含み、
前記第１サイドウォール形成ステップは、
全面を第４絶縁膜で覆うステップと、
前記第４絶縁膜をエッチバックして前記ゲートの側壁に前記第１サイドウォールを形成するステップと、
を含み、
前記第３ボディ層形成ステップは、
前記第１サイドウォールに囲まれ、かつ前記第２領域の前記第２ソース層の一部を露出する第３開口部を介して前記第２領域に前記第１不純物イオン及び前記第２不純物イオンと同極性の第５不純物イオンを注入するステップと、
前記第５不純物イオンを熱処理によって活性化させるステップと、
を含むことを特徴とする、請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第１ボディ層の領域の大きさは、前記第２絶縁膜の膜厚により制御されることを特徴とする、請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記第２ソース層の形成は、前記ゲートに対して自己整合的に行われ、前記第３ボディ層の形成は、前記第１サイドウォールが形成された前記ゲートに対して自己整合的に行われることを特徴とする、請求項２６に記載の半導体装置の製造方法。
【請求項２９】
前記第１ボディ層、前記第２ボディ層、前記第３ボディ層及び前記第２ソース層を形成するための熱処理は、１０００℃以下、かつ６０分以下で行われること特徴とする、請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記第１絶縁膜は、シリコン窒化膜であることを特徴とする、請求項２９に記載の半導体装置の製造方法。
【請求項３１】
前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜は、シリコン酸化膜であることを特徴とする、請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記第１不純物イオン、前記第２不純物イオン及び前記５不純物イオンはボロン（Ｂ）であり、前記第４不純物イオンは砒素（Ａｓ）であることを特徴とする、請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記第２多結晶シリコン膜は、不純物を含むことを特徴とする、請求項３２に記載の半導体装置の製造方法。
【請求項３４】
前記第２多結晶シリコン膜は、リン（Ｐ）を不純物として含むことを特徴とする、請求項３３に記載の半導体装置の製造方法。
【請求項３５】
前記第１サイドウォールをエッチングして前記第１サイドウォールよりも薄い第２サイドウォールを形成する第２サイドウォール形成ステップと、
前記第２ソース層及び前記第３ボディ層に共通なコンタクトを形成するコンタクト形成ステップと、
をさらに含むことを特徴とする、請求項２６に記載の半導体装置の製造方法。
【請求項３６】
前記コンタクト形成ステップは、
全面に導電膜を形成するステップと、
前記導電膜をホトリソエッチングにより所定の領域に形成するステップと、
を含むことを特徴とする、請求項３５に記載の半導体装置の製造方法。
【請求項３７】
前記第１ボディ層の領域の大きさは、前記第２絶縁膜の膜厚により制御されることを特徴とする、請求項３６に記載の半導体装置の製造方法。
【請求項３８】
前記第２ソース層の形成は、前記ゲートに対して自己整合的に行われ、前記第３ボディ層の形成は、前記第１サイドウォールが形成された前記ゲートに対して自己整合的に行われ、前記コンタクトの形成は、前記第２サイドウォールが形成された前記ゲートに対して自己整合的に行われることを特徴とする、請求項３６に記載の半導体装置の製造方法。
【請求項３９】
前記第１ボディ層、前記第２ボディ層、前記第３ボディ層及び前記第２ソース層を形成するための熱処理は、１０００℃以下、かつ６０分以下で行われること特徴とする、請求項３８に記載の半導体装置の製造方法。
【請求項４０】
前記第１絶縁膜は、シリコン窒化膜であることを特徴とする、請求項３９に記載の半導体装置の製造方法。
【請求項４１】
前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜は、シリコン酸化膜であることを特徴とする、請求項４０に記載の半導体装置の製造方法。
【請求項４２】
前記第１不純物イオン、前記第２不純物イオン及び前記５不純物イオンはボロン（Ｂ）であり、前記第４不純物イオンは砒素（Ａｓ）であることを特徴とする、請求項４１に記載の半導体装置の製造方法。
【請求項４３】
前記第２多結晶シリコン膜は、不純物を含むことを特徴とする、請求項４２に記載の半導体装置の製造方法。
【請求項４４】
前記第２多結晶シリコン膜は、リン（Ｐ）を不純物として含むことを特徴とする、請求項４３に記載の半導体装置の製造方法。
【請求項４５】
前記導電膜は、アルミニウム（Ａｌ）であることを特徴とする、請求項４４に記載の半導体装置の製造方法。
【請求項４６】
パワーＭＯＳＦＥＴの半導体装置であって、
半導体基板と、
前記半導体基板上に形成される複数のゲートと、
前記ゲートの両端直下の前記半導体基板に形成される第１ボディ層と、
隣接する前記ゲート間において、前記第１ボディ層を連結する第２ボディ層と、
を備えることを特徴とする半導体装置。
【請求項４７】
前記第１ボディ層及び前記第２ボディ層に内包され、かつ前記半導体基板の表面近傍に形成される２つのソース層と、
前記２つのソース層の間において、前記第２ボディ層と一体に形成される第３ボディ層と、
をさらに備えることを特徴とする、請求項４６に記載の半導体装置。
【請求項４８】
前記ゲートの側壁を覆うサイドウォールと、
前記サイドウォールに囲まれ、かつ前記第３ボディ層及び前記２つのソース層の一部と接するコンタクトと、
をさらに備えることを特徴とする、請求項４７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にパワーＭＯＳＦＥＴの製造方法に関する。また、半導体装置、特にパワーＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。パワーＭＯＳＦＥＴの構造としては、Ｎ−シリコン基板にＰボディ層を拡散し、さらにＰボディ層の中にＮ＋ソース層を拡散する、いわゆる縦型二重拡散構造が主流となっている。縦型二重拡散構造におけるＰボディ層の形成は、ゲート形成後に半導体基板に対して不純物イオンの注入を行い、高温かつ長時間の熱処理により所望の領域に熱拡散させる方法が一般的である。
【０００３】
パワーＭＯＳＦＥＴの製造方法が、例えば、特許文献１及び２に記載されている。
特許文献１に記載のパワーＭＯＳＦＥＴの製造方法は、縦型二重拡散構造のパワーＭＯＳＦＥＴにおいて、Ｐボディ層をゲート直下の所望の領域に形成するため、ゲート形成後にイオン注入したボロン（Ｂ）を、１１７５℃、３０〜６０分の熱処理により熱拡散させている。
【０００４】
特許文献２に記載のパワーＭＯＳＦＥＴの製造方法は、縦型二重拡散構造のパワーＭＯＳＦＥＴにおいて、Ｐボディ層をゲート直下の所望の領域に形成するため、ゲート形成後にイオン注入したボロン（Ｂ）を１０５０℃、７時間の熱処理により熱拡散させている。
【特許文献１】特開２０００−３４９０９３号公報（第５頁、第５図）
【特許文献２】特開２００１−１２７２９４号公報（第６頁、第８（ｂ）図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
熱拡散によりＰボディ層を形成する方法では、以下に挙げる点が問題となる。まず、パワーＭＯＳＦＥＴのゲート電極には、そのシート抵抗を下げるための不純物イオン、例えば、リン（Ｐ）などを添加することが一般的である。しかしながら、ゲート電極中に含まれる不純物イオンは、Ｐボディ層を形成するための高温かつ長時間の熱拡散処理によってゲート絶縁膜を突き抜け、半導体基板中に拡散してＭＯＳＦＥＴの特性を変動させる。また、熱拡散によるＰボディ層の形成は、所望の領域に形成するための制御が難しく、素子の微細化が困難となる。
【０００６】
特許文献１に記載のパワーＭＯＳＦＥＴの製造方法においては、ゲート形成後に、１１７５℃、３０〜６０分の高温かつ長時間の熱拡散によりＰボディ層を形成しているため、ゲート電極中の不純物イオンがゲート絶縁膜を突き抜けてしまう虞がある
特許文献２に記載のパワーＭＯＳＦＥＴの製造方法においても、ゲート形成後に、１０５０℃、７時間の高温かつ長時間の熱拡散によりＰボディ層を形成しているため、ゲート電極中の不純物イオンがゲート絶縁膜を突き抜けてしまう虞がある
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、パワーＭＯＳＦＥＴの半導体装置を製造する方法であって、半導体基板を準備する基板準備ステップと、半導体基板上に複数のゲートを形成するゲート形成ステップと、半導体基板のゲートが形成される第１領域において、ゲート形成前に、ゲートの両端直下に相当する第１領域に第１不純物イオンを注入して第１ボディ層を形成する第１ボディ層形成ステップと、第１領域に隣接する半導体基板の第２領域において、ゲート形成後に、第２領域の全域に第２不純物イオンを注入して第１ボディ層と一体に第２ボディ層を形成する第２ボディ層形成ステップと、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、パワーＭＯＳＦＥＴのボディ層、例えば、Ｐボディ層の形成を複数回に分けて行う。すなわち、ゲート形成前にゲート直下に相当するＰボディ層の領域を形成し、ゲート形成後に残りのＰボディ層の領域を形成する。これにより、ゲート形成前後において高温かつ長時間の熱拡散処理を行う必要がなくなり、ゲート電極に添加された不純物、例えば、リン（Ｐ）などが半導体基板中に拡散することを抑制できる。
【発明を実施するための最良の形態】
【０００９】
（１）第１実施形態
図１は、本発明の第１実施形態に係る製造方法により製造されたパワーＭＯＳＦＥＴセル１００の一部の断面構造図である。
パワーＭＯＳＦＥＴセル１００は、Ｎ型の半導体基板１０１と、Ｎ−型エピタキシャル層１０２と、Ｐボディ層１１１及び１１５と、ゲート酸化膜１１２と、ゲート電極１１３ａと、マスク酸化膜１１４と、Ｎ＋ソース層１１６と、シリコン酸化膜１１７と、ソースコンタクト１１９と、ソース配線層１２０とを備えている。なお、半導体基板１０１の裏面にはドレイン電極が形成されるが、図１においてはその詳細構造を省略している。
【００１０】
パワーＭＯＳＦＥＴセル１００の基本構造は、従来と同様な縦型二重拡散構造である。すなわち、Ｎ−型エピタキシャル層１０２にＰボディ層１１１及び１１５を備え、さらに、Ｐボディ層１１１及び１１５内にＮ＋ソース層１１６を備えた構造である。Ｐボディ層１１１は、ゲート電極１１３ａとのオーバーラップ領域に相当する。Ｐボディ層１１１及び１１５は別工程で形成されるが、構造上は一体となっている。また、マスク酸化膜１１４及びシリコン酸化膜１１７についても構造上は一体であり、特にその区別はない。
【００１１】
パワーＭＯＳＦＥＴセル１００の基本動作は、従来のパワーＭＯＳＦＥＴと同様である。簡単に説明すると、パワーＭＯＳＦＥＴセル１００は、ゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄの３つの端子を備えている。ゲート端子Ｇに正電圧を印可すると、Ｐボディ層１１１及び１１５中の負電荷がゲート電極１１３ａと向かい合っているＰボディ層１１１の表面に集まり、Ｎチャネル（反転層）を形成する。これにより、Ｎ−型エピタキシャル層１０２とＮ＋ソース層１１６とがＮチャネルにより結ばれ、電子がソース端子Ｓ→Ｎ＋ソース層１１６→Ｎチャネル→Ｎ−型エピタキシャル層１０２を通りドレイン端子Ｄに流れる。これにより、図１において→で示す方向、すなわち、ドレイン端子Ｄからソース端子Ｓに向かって電流Ｉが流れ、パワーＭＯＳＦＥＴ１００がＯＮする。
【００１２】
次に、本発明の第１実施形態に係るパワーＭＯＳＦＥＴの製造方法を説明する。図２乃至４は、パワーＭＯＳＦＥＴセル１００の一部の断面構造を、製造工程順に簡略に示したものである。
まず、図２（ａ）に示すように、表面にＮ−型エピタキシャル層１０２が形成されたＮ型の半導体基板１０１を準備する。続いて、熱酸化法により、Ｎ−型エピタキシャル層１０２上にバッファ層となるシリコン酸化膜１０３を５０ｎｍの膜厚で形成し、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜１０３上にシリコン窒化膜１０４を１μｍの膜厚で堆積する。続いて、ホトリソグラフィー及びエッチングにより、素子形成領域１０５のシリコン窒化膜１０４及びシリコン酸化膜１０３を除去し、Ｎ−型エピタキシャル層１０２の表面を露出する開口部１０６を形成する。開口部１０６の径は、例えば、５μｍである。これにより、素子形成領域１０５に隣接する素子形成領域１０７上にのみ、シリコン窒化膜１０４及びシリコン酸化膜１０３が残される。
【００１３】
次に、図２（ｂ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜１０８を１μｍの膜厚で堆積する。なお、後の工程（図３（ｄ））で説明するが、シリコン酸化膜１０８の堆積膜厚を制御することにより、Ｐボディ層１１１とゲート電極１１３ａとのオーバーラップ量を制御することが可能となる。続いて、ＣＶＤ法により、シリコン酸化膜１０８上に多結晶シリコン膜１０９を１μｍの膜厚で堆積する。
【００１４】
次に、図２（ｃ）に示すように、多結晶シリコン膜１０９をエッチバックし、シリコン窒化膜１０４上のシリコン酸化膜１０８の表面を露出させる。これにより、素子形成領域１０５のみに多結晶シリコン膜１０９ａが形成される。
次に、図３（ｄ）に示すように、異方性エッチングにより、多結晶シリコン膜１０９ａ直下のシリコン酸化膜１０８ａを除いてシリコン酸化膜１０８を除去し、Ｎ−型エピタキシャル層１０２の表面を露出する開口部１１０を形成する。開口部１１０の径は、シリコン酸化膜１０８の堆積膜厚とほぼ同じであり、本実施形態の場合は約１μｍとなる。なぜならば、開口部１１０の径はシリコン窒化膜１０４の側壁に形成されたシリコン酸化膜１０８の膜厚とほぼ等しく、また、このシリコン酸化膜１０８の側壁膜厚はシリコン酸化膜１０８の堆積膜厚に等しいからである。続いて、不純物イオン種としてボロン（Ｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−３の条件で開口部１１０を介してＮ−型エピタキシャル層１０２にイオン注入し、例えば、９００℃−３０分の熱処理によりＰボディ層１１１を形成する。なお、ここでの熱処理は、ボロン（Ｂ）イオンの活性化が主目的であり、Ｐボディ層１１１の熱拡散を目的とするものではない。従って、熱処理の基本条件を１０００℃以下、かつ６０分以下とし、本実施形態では９００℃−３０分の条件を採用した。ここで、シリコン酸化膜１０８の形成（図２（ｂ））において述べたように、シリコン酸化膜１０８の堆積膜厚を制御することにより、Ｐボディ層１１１とゲート電極１１３ａとのオーバーラップ量を制御することができる理由を説明する。ボロン（Ｂ）イオンを活性化させるための熱処理、例えば、９００℃−３０分の熱処理においては、ボロン（Ｂ）イオンはそれほど広範囲に熱拡散することがないため、開口部１１０の径の大きさによりＰボディ層１１１の領域の大きさがほぼ決まる。また、後の工程（図３（ｆ））において、Ｐボディ層１１１にオーバーラップしてゲート電極１１３ａが形成されるが、このオーバーラップ量はＰボディ層１１１の領域の大きさで決まる。一方、開口部１１０の径の大きさは、シリコン酸化膜１０８の堆積膜厚にほぼ等しいことは既に述べた。以上をまとめると、シリコン酸化膜１０８の堆積膜厚を制御→開口部１１０の径の大きさを制御→Ｐボディ層１１１の領域の大きさを制御→ゲート電極１１３ａとのオーバーラップ量を制御、という流れが成立する。従って、シリコン酸化膜１０８の膜厚を制御することにより、Ｐボディ層１１１とゲート電極１１３ａとのオーバーラップ量を制御することができる。
【００１５】
次に、図３（ｅ）に示すように、素子形成領域１０５の多結晶シリコン膜１０９ａ及びシリコン酸化膜１０８ａをエッチング除去し、Ｎ−型エピタキシャル層１０２の表面を一旦露出させる。続いて、熱酸化法により、素子形成領域１０５のＮ−型エピタキシャル層１０２上にゲート酸化膜１１２を１００ｎｍの膜厚で形成する。続いて、ＣＶＤ法により、不純物、例えば、リン（Ｐ）を含んだ多結晶シリコン膜１１３を１μｍの膜厚で堆積する。多結晶シリコン膜１１３の形成に使用するガスは、例えば、ＳｉＨ４（モノシラン）と、ＰＨ３（ホスフィン）とを使用する。
【００１６】
次に、図３（ｆ）に示すように、多結晶シリコン膜１１３をエッチバックし、シリコン窒化膜１０４の表面を露出させる。これにより、素子形成領域１０５のゲート酸化膜１１２上にゲート電極１１３ａが形成される。
次に、図４（ｇ）に示すように、素子形成領域１０７のシリコン窒化膜１０４及びシリコン酸化膜１０３をエッチング除去し、Ｎ−型エピタキシャル層１０２の表面を一旦露出させる。続いて、熱酸化法により、全面にチャネリング防止層となるマスク酸化膜１１４を２０ｎｍの膜厚で形成する。続いて、不純物イオン種としてボロン（Ｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−３の条件で素子形成領域１０７のＮ−型エピタキシャル層１０２にイオン注入する（Ｐボディ層１１５に相当）。続いて、全面にレジスト（図示しない）を塗布した後、ホトリソグラフィーによりゲート電極１１３ａに隣接する素子形成領域１０７の両端部を開口し、不純物イオン種として砒素（Ａｓ）を用い、加速エネルギー１５０ｋｅＶ、ドーズ量１×１０１６ｃｍ−３の条件で素子形成領域１０７のＮ−型エピタキシャル層１０２にイオン注入する（Ｎ＋ソース層１１６に相当）。続いて、例えば、９００℃−３０分の熱処理により不純物イオンを活性化し、ボロン（Ｂ）によるＰボディ層１１５と、砒素（Ａｓ）によるＮ＋ソース層１１６とを形成する。ここでの熱処理もイオンの活性化が目的であるため、熱処理の基本条件を１０００℃以下、かつ６０分以下とし、本実施形態では９００℃−３０分の条件を採用した。なお、９００℃−３０分程度の熱処理では、ゲート電極１１３ａに添加された不純物、例えば、リン（Ｐ）が、ゲート酸化膜１１２を突き抜けてＮ−型エピタキシャル層１０２中に拡散することはない。
【００１７】
次に、図４（ｈ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜１１７を４μｍの膜厚で堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、半導体基板１０１から頂面までの膜厚Ｄが３μｍとなるように平坦化する。
次に、図４（ｉ）に示すように、ホトリソグラフィー及びエッチングにより、素子形成領域１０７のシリコン酸化膜１１７及びマスク酸化膜１１４を部分的に除去し、Ｐボディ層１１５の一部、及びＮ＋ソース層１１６の一部を露出する開口部１１８を形成する。
【００１８】
次に、スパッタ法により、全面にアルミ（Ａｌ）を２μｍの膜厚で堆積した後、ホトリソグラフィー及びエッチングによりソースコンタクト１１９及びソース配線層１２０を形成して、図１に示すパワーＭＯＳＦＥＴセル１００の構造が完成する。
〔作用効果〕
第１実施形態に係る半導体装置の製造方法によれば、ゲート形成前に、ゲート直下に相当するＰボディ層の領域、すなわち、Ｐボディ層１１１を形成する。そのため、ゲート形成後に行われるＰボディ層１１５の形成においては、ボロン（Ｂ）イオンを活性化するだけの熱処理（例えば、９００℃−３０分）を行えばよいので、ゲート電極１１３ａに添加されたリン（Ｐ）などの不純物がゲート酸化膜１１２を突き抜けてＮ−型エピタキシャル層１０２中に拡散することを防止できる。これにより、ＭＯＳＦＥＴの特性変動を抑制することができ、素子の信頼性が向上する。また、Ｐボディ層１１１及び１１５の形成は、従来技術のように高温、長時間の熱拡散によるものではないため、その制御性がよく、素子の微細化が可能となる。さらに、長時間の熱処理を行わないことで、製造時間の短縮、延いては製造コストの低減が可能となる。
【００１９】
（２）第２実施形態
図５は、本発明の第２実施形態に係る製造方法により製造されたパワーＭＯＳＦＥＴセル２００の一部の断面構造図である。
パワーＭＯＳＦＥＴセル２００は、Ｎ型の半導体基板２０１と、Ｎ−型エピタキシャル層２０２と、Ｐボディ層２１１／２１８／２２０と、ゲート酸化膜２１２と、ゲート電極２１３ａと、キャップ酸化膜２１４ａと、マスク酸化膜２１５と、サイドウォール２１６ａと、Ｎ＋ソース層２１９と、シリコン酸化膜２２１と、ソースコンタクト２２３と、ソース配線層２２４とを備えている。なお、半導体基板２０１の裏面にはドレイン電極が形成されるが、図５においてはその詳細構造を省略している。
【００２０】
パワーＭＯＳＦＥＴセル２００の基本構造は、従来と同様な縦型二重拡散構造である。すなわち、Ｎ−型エピタキシャル層２０２にＰボディ層２１１、２１８及び２２０を備え、さらに、Ｐボディ層２１１、２１８及び２２０内にＮ＋ソース層２１９を備えた構造である。Ｐボディ層２１１は、ゲート電極２１３ａとのオーバーラップ領域に相当する。Ｐボディ層２１１、２１８及び２２０は別工程で形成されるが、構造上は一体となっている。また、キャップ酸化膜２１４ａ、マスク酸化膜２１５、サイドウォール２１６ａ、及びシリコン酸化膜２２１についても構造上は一体であり、特にその区別はない。
【００２１】
パワーＭＯＳＦＥＴセル２００の基本動作は、第１実施形態と同様である。すなわち、ドレイン端子Ｄからソース端子Ｓに向かって電流Ｉが流れ（図中→で示す）、パワーＭＯＳＦＥＴ２００がＯＮする。
次に、本発明の第２実施形態に係るパワーＭＯＳＦＥＴの製造方法を説明する。
図６乃至１０は、パワーＭＯＳＦＥＴセル２００の一部の断面構造を、製造工程順に簡略に示したものである。
【００２２】
まず、図６（ａ）に示すように、表面にＮ−型エピタキシャル層２０２が形成されたＮ型の半導体基板２０１を準備する。続いて、熱酸化法により、Ｎ−型エピタキシャル層２０２上にバッファ層となるシリコン酸化膜２０３を５０ｎｍの膜厚で形成し、ＣＶＤ法により、シリコン酸化膜２０３上にシリコン窒化膜２０４を２μｍの膜厚で堆積する。続いて、ホトリソグラフィー及びエッチングにより、素子形成領域２０５のシリコン窒化膜２０４及びシリコン酸化膜２０３を除去し、Ｎ−型エピタキシャル層２０２の表面を露出する開口部２０６を形成する。開口部２０６の径は、例えば、５μｍである。これにより、素子形成領域２０５に隣接する素子形成領域２０７上にのみ、シリコン窒化膜２０４及びシリコン酸化膜２０３が残される。
【００２３】
次に、図６（ｂ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜２０８を１μｍの膜厚で堆積する。なお、第１実施形態と同様の理由により、シリコン酸化膜２０８の堆積膜厚を制御することでＰボディ層２１１とゲート電極２１３ａとのオーバーラップ量を制御することが可能となる。続いて、ＣＶＤ法により、シリコン酸化膜２０８上に多結晶シリコン膜２０９を２μｍの膜厚で堆積する。
【００２４】
次に、図６（ｃ）に示すように、多結晶シリコン膜２０９をエッチバックし、シリコン窒化膜２０４上のシリコン酸化膜２０８の表面を露出させる。これにより、素子形成領域２０５のみに多結晶シリコン膜２０９ａが形成される。
次に、図７（ｄ）に示すように、異方性エッチングにより、多結晶シリコン膜２０９ａ直下のシリコン酸化膜２０８ａを除いてシリコン酸化膜２０８を除去し、Ｎ−型エピタキシャル層２０２の表面を露出する開口部２１０を形成する。開口部２１０の径は、シリコン酸化膜２０８の膜厚とほぼ同じであり、本実施形態の場合は約１μｍとなる。続いて、不純物イオン種としてボロン（Ｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−３の条件で開口部２１０を介してＮ−型エピタキシャル層２０２にイオン注入し、例えば、９００℃−３０分の熱処理によりＰボディ層２１１を形成する。なお、ここでの熱処理は、ボロン（Ｂ）イオンの活性化が主目的であり、Ｐボディ層２１１の熱拡散を目的とするものではない。従って、熱処理の基本条件を１０００℃以下、かつ６０分以下とし、本実施形態では９００℃−３０分の条件を採用した。
【００２５】
次に、図７（ｅ）に示すように、素子形成領域２０５の多結晶シリコン膜２０９ａ及びシリコン酸化膜２０８ａをエッチング除去し、Ｎ−型エピタキシャル層２０２の表面を一旦露出させる。続いて、熱酸化法により、素子形成領域２０５のＮ−型エピタキシャル層２０２上にゲート酸化膜２１２を１００ｎｍの膜厚で形成する。続いて、ＣＶＤ法により、不純物、例えば、リン（Ｐ）を含んだ多結晶シリコン膜２１３を１μｍの膜厚で堆積する。多結晶シリコン膜２１３の形成に使用するガスは、例えば、ＳｉＨ４と、ＰＨ３とを使用する。
【００２６】
次に、図７（ｆ）に示すように、多結晶シリコン膜２１３をエッチバックし、シリコン窒化膜２０４の表面及び側面の一部を露出させる。これにより、素子形成領域２０５にゲート電極２１３ａが形成される。
次に、図８（ｇ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜２１４を１μｍの膜厚で堆積する。
【００２７】
次に、図８（ｈ）に示すように、シリコン酸化膜２１４をエッチバックし、シリコン窒化膜２０４の表面を露出させる。これにより、ゲート電極２１３ａ上にキャップ酸化膜２１４ａが形成される。キャップ酸化膜２１４ａは、後のイオン注入の工程（図９（ｊ）、図１０（ｍ））におけるストッパ層として機能する。
次に、図８（ｉ）に示すように、素子形成領域２０７のシリコン窒化膜２０４及びシリコン酸化膜２０３をエッチング除去し、Ｎ−型エピタキシャル層２０２の表面を一旦露出させる。続いて、熱酸化法により、全面にチャネリング防止層となるマスク酸化膜２１５を２０ｎｍの膜厚で形成する。なお、熱酸化によるマスク酸化膜２１５は、シリコン酸化膜であるキャップ酸化膜２１４ａの周辺には形成されない。
【００２８】
次に、図９（ｊ）に示すように、不純物イオン種としてボロン（Ｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−３の条件で素子形成領域２０７のＮ−型エピタキシャル層２０２にイオン注入する（Ｐボディ層２１８に相当）。続いて、不純物イオン種として砒素（Ａｓ）を用い、加速エネルギー１５０ｋｅＶ、ドーズ量１×１０１６ｃｍ−３の条件で素子形成領域２０７のＮ−型エピタキシャル層２０２にイオン注入する（Ｎ＋ソース層２１９に相当）。なお、ここでのボロン（Ｂ）イオンの注入、及び砒素（Ａｓ）イオンの注入は、ゲートに対して自己整合的、すなわち、ホトリソグラフィーを使用しないで行われる。
【００２９】
次に、図９（ｋ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜２１６を２μｍの膜厚で堆積する。
次に、図９（ｌ）に示すように、異方性エッチングにより、ゲート電極２１３ａ及びキャップ酸化膜２１４ａの側壁にシリコン酸化膜２１６からなる幅２μｍのサイドウォール２１６ａを形成する。これにより、サイドウォール２１６ａに囲まれた開口部２１７が形成される。
【００３０】
次に、図１０（ｍ）に示すように、不純物イオン種としてボロン（Ｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量５×１０１６ｃｍ−３の条件で開口部２１７を介してＮ−型エピタキシャル層２０２にイオン注入する（Ｐボディ層２２０に相当）。この時のボロン（Ｂ）イオンの注入は、Ｎ＋ソース層２１９を形成するための砒素（Ａｓ）イオンの注入に対してより高濃度でのカウンタードープとなり、また、ゲートに対して自己整合的、すなわち、ホトリソグラフィーを使用しないで行われる。続いて、例えば、９００℃−３０分の熱処理により不純物イオンを活性化し、ボロン（Ｂ）によるＰボディ層２１８及び２２０と、砒素（Ａｓ）によるＮ＋ソース層２１９とを形成する。ここでの熱処理もイオンの活性化が目的であるため、熱処理の基本条件を１０００℃以下、かつ６０分以下とし、本実施形態では９００℃−３０分の条件を採用した。なお、一連のイオン注入工程では、キャップ酸化膜２１４ａのストッパ層により、ゲート電極２１３ａに対してイオン注入が行われることはない。さらに、９００℃−３０分の熱処理では、ゲート電極２１３ａに添加された不純物、例えば、リン（Ｐ）が、ゲート酸化膜２１２を突き抜けてＮ−型エピタキシャル層２０２中に拡散することはない。
【００３１】
次に、図１０（ｎ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜２２１を４μｍの膜厚で堆積した後、ＣＭＰ法により、半導体基板２０１から頂面までの膜厚Ｄが３μｍとなるように平坦化する。
次に、図１０（ｏ）に示すように、ホトリソグラフィー及びエッチングにより、素子形成領域２０７のシリコン酸化２２１、サイドウォール２１６ａ及びマスク酸化膜２１５を部分的に除去し、Ｐボディ層２２０及びＮ＋ソース層２１９の一部を露出する開口部２２２を形成する。
【００３２】
次に、スパッタ法により、全面にアルミ（Ａｌ）を２μｍの膜厚で堆積した後、ホトリソグラフィー及びエッチングによりソースコンタクト２２３及びソース配線層２２４を形成して、図５に示すパワーＭＯＳＦＥＴセル２００の構造が完成する。
〔作用効果〕
第２実施形態に係る半導体装置の製造方法によれば、ゲート形成前に、ゲート直下に相当するＰボディ層の領域、すなわち、Ｐボディ層２１１を形成する。そのため、ゲート形成後に行われるＰボディ層２１８及び２２０の形成においては、ボロン（Ｂ）イオンを活性化するだけの熱処理（例えば、９００℃−３０分）を行えばよいので、ゲート電極２１３ａに添加されたリン（Ｐ）などの不純物がゲート酸化膜２１２を突き抜けてＮ−型エピタキシャル層２０２中に拡散することを防止できる。これにより、ＭＯＳＦＥＴの特性変動を抑制することができ、素子の信頼性が向上する。また、Ｐボディ層２１１、２１８及び２２０の形成は、従来技術のように高温、長時間の熱拡散によるものではないため、その制御性がよく、素子の微細化が可能となる。また、Ｐボディ層２１８及び２２０、並びにＮ＋ソース層２１９の形成は、ゲートに対して自己整合的に行われるため、ホトリソグラフィー法のようなマスク合わせ精度の問題がなく、この点においても素子の微細化が可能となる。さらに、マスク数とホトリソグラフィー工程の回数を減らすことができるため、製造コストの低減が可能となる。
【００３３】
（３）第３実施形態
図１１は、本発明の第３実施形態に係る製造方法により製造されたパワーＭＯＳＦＥＴセル３００の一部の断面構造図である。
パワーＭＯＳＦＥＴセル３００は、Ｎ型の半導体基板３０１と、Ｎ−型エピタキシャル層３０２と、Ｐボディ層３１１／３１８／３２０と、ゲート酸化膜３１２と、ゲート電極３１３ａと、キャップ酸化膜３１４ａと、マスク酸化膜３１５と、サイドウォール３１６ａと、Ｎ＋ソース層３１９と、ソースコンタクト３２１と、ソース配線層３２２とを備えている。なお、半導体基板３０１の裏面にはドレイン電極が形成されるが、図１１においてはその詳細構造を省略している。
【００３４】
パワーＭＯＳＦＥＴセル３００の基本構造は、従来と同様な縦型二重拡散構造である。すなわち、Ｎ−型エピタキシャル層３０２にＰボディ層３１１、３１８及び３２０を備え、さらに、Ｐボディ層３１１、３１８及び３２０内にＮ＋ソース層３１９を備えた構造である。Ｐボディ層３１１は、ゲート電極３１３ａとのオーバーラップ領域に相当する。Ｐボディ層３１１、３１８及び３２０は別工程で形成されるが、構造上は一体となっている。また、キャップ酸化膜３１４ａ、マスク酸化膜３１５及びサイドウォール３１６ａについても構造上は一体であり、特にその区別はない。
【００３５】
パワーＭＯＳＦＥＴセル３００の基本動作は、第１及び第２実施形態と同様である。すなわち、ドレイン端子Ｄからソース端子Ｓに向かって電流が流れ（図中→で示す）、パワーＭＯＳＦＥＴ３００がＯＮする。
図１２乃至１６は、パワーＭＯＳＦＥＴセル３００の一部の断面構造を、製造工程順に簡略に示したものである。
【００３６】
まず、図１２（ａ）に示すように、表面にＮ−型エピタキシャル層３０２が形成されたＮ型の半導体基板３０１を準備する。続いて、熱酸化法により、Ｎ−型エピタキシャル層３０２上にバッファ層となるシリコン酸化膜３０３を５０ｎｍの膜厚で形成し、ＣＶＤ法により、シリコン酸化膜３０３上にシリコン窒化膜３０４を４μｍの膜厚で堆積する。続いて、ホトリソグラフィー及びエッチングにより、素子形成領域３０５のシリコン窒化膜３０４及びシリコン酸化膜３０３を除去し、Ｎ−型エピタキシャル層３０２の表面を露出する開口部３０６を形成する。開口部３０６の径は、例えば、５μｍである。これにより、素子形成領域３０５に隣接する素子形成領域３０７上にのみ、シリコン窒化膜３０４及びシリコン酸化膜３０３が残される。
【００３７】
次に、図１２（ｂ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜３０８を１μｍの膜厚で堆積する。なお、第１及び第２実施形態と同様の理由により、シリコン酸化膜３０８の堆積膜厚を制御することでＰボディ層３１１とゲート電極３１３ａとのオーバーラップ量を制御することが可能となる。続いて、ＣＶＤ法により、シリコン酸化膜３０８上に多結晶シリコン膜３０９を３μｍの膜厚で堆積する。
【００３８】
次に、図１２（ｃ）に示すように、多結晶シリコン膜３０９をエッチバックし、シリコン窒化膜３０４上のシリコン酸化膜３０８の表面を露出させる。これにより、素子形成領域３０５のみに多結晶シリコン膜３０９ａが形成される。
次に、図１３（ｄ）に示すように、異方性エッチングにより、多結晶シリコン膜３０９ａ直下のシリコン酸化膜３０８ａを除いてシリコン酸化膜３０８を除去し、Ｎ−型エピタキシャル層３０２の表面を露出する開口部３１０を形成する。開口部３１０の径は、シリコン酸化膜３０８の膜厚とほぼ同じであり、本実施形態の場合は約１μｍとなる。続いて、不純物イオン種としてボロン（Ｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−３の条件で開口部３１０を介してＮ−型エピタキシャル層３０２にイオン注入し、例えば、９００℃−３０分の熱処理によりＰボディ層３１１を形成する。なお、ここでの熱処理は、ボロン（Ｂ）イオンの活性化が主目的であり、Ｐボディ層３１１の熱拡散を目的とするものではない。従って、熱処理の基本条件を１０００℃以下、かつ６０分以下とし、本実施形態では９００℃−３０分の条件を採用した。
【００３９】
次に、図１３（ｅ）に示すように、素子形成領域３０５の多結晶シリコン膜３０９ａ及びシリコン酸化膜３０８ａをエッチング除去し、Ｎ−型エピタキシャル層３０２の表面を一旦露出させる。続いて、熱酸化法により、素子形成領域３０５のＮ−型エピタキシャル層３０２上にゲート酸化膜３１２を１００ｎｍの膜厚で形成する。続いて、ＣＶＤ法により、不純物、例えば、リン（Ｐ）を含んだ多結晶シリコン膜３１３を１μｍの膜厚で堆積する。多結晶シリコン膜３１３の形成に使用するガスは、例えば、ＳｉＨ４と、ＰＨ３とを使用する。
【００４０】
次に、図１３（ｆ）に示すように、多結晶シリコン膜３１３をエッチバックし、シリコン窒化膜３０４の表面及び側面の一部を露出させる。これにより、素子形成領域３０５にゲート電極３１３ａが形成される。
次に、図１４（ｇ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜３１４を３μｍの膜厚で堆積する。
【００４１】
次に、図１４（ｈ）に示すように、シリコン酸化膜３１４をエッチバックし、シリコン窒化膜３０４の表面を露出させる。これにより、ゲート電極３１３ａ上にキャップ酸化膜３１４ａが形成される。キャップ酸化膜３１４ａは、後のイオン注入の工程（図１５（ｊ）、図１６（ｍ））におけるストッパ層として機能する。
次に、図１４（ｉ）に示すように、素子形成領域３０７のシリコン窒化膜３０４及びシリコン酸化膜３０３をエッチング除去し、Ｎ−型エピタキシャル層３０２の表面を一旦露出させる。続いて、熱酸化法により、全面にチャネリング防止層となるマスク酸化膜３１５を２０ｎｍの膜厚で形成する。なお、熱酸化によるマスク酸化膜３１５は、シリコン酸化膜であるキャップ酸化膜３１４ａの周辺には形成されない。
【００４２】
次に、図１５（ｊ）に示すように、不純物イオン種としてボロン（Ｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−３の条件で素子形成領域３０７のＮ−型エピタキシャル層３０２にイオン注入する（Ｐボディ層３１８に相当）。続いて、不純物イオン種として砒素（Ａｓ）を用い、加速エネルギー１５０ｋｅＶ、ドーズ量１×１０１６ｃｍ−３の条件で素子形成領域３０７のＮ−型エピタキシャル層３０２にイオン注入する（Ｎ＋ソース層３１９に相当）。なお、ここでのボロン（Ｂ）イオンの注入、及び砒素（Ａｓ）イオンの注入は、ゲートに対して自己整合的、すなわち、ホトリソグラフィーを使用しないで行われる。
【００４３】
次に、図１５（ｋ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜３１６を２μｍの膜厚で堆積する。
次に、図１５（ｌ）に示すように、異方性エッチングにより、ゲート電極３１３ａ及びキャップ酸化膜３１４ａの側壁にシリコン酸化膜３１６からなる幅２μｍのサイドウォール３１６ａを形成する。これにより、サイドウォール３１６ａに囲まれた開口部３１７が形成される。
【００４４】
次に、図１６（ｍ）に示すように、不純物イオン種としてボロン（Ｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量５×１０１６ｃｍ−３の条件で開口部３１７を介してＮ−型エピタキシャル層３０２にイオン注入する（Ｐボディ層３２０に相当）。この時のボロン（Ｂ）イオンの注入は、Ｎ＋ソース層３１９を形成するための砒素（Ａｓ）イオンの注入に対してより高濃度でのカウンタードープとなり、また、ゲートに対して自己整合的、すなわち、ホトリソグラフィーを使用しないで行われる。続いて、例えば、９００℃−３０分の熱処理により不純物イオンを活性化し、ボロン（Ｂ）によるＰボディ層３１８及び３２０と、砒素（Ａｓ）によるＮ＋ソース層３１９とを形成する。ここでの熱処理もイオンの活性化が目的であるため、熱処理の基本条件を１０００℃以下、かつ６０分以下とし、本実施形態では９００℃−３０分の条件を採用した。なお、一連のイオン注入工程では、キャップ酸化膜３１４ａのストッパ層により、ゲート電極３１３ａに対してイオン注入が行われることはない。さらに、９００℃−３０分の熱処理では、ゲート電極３１３ａに添加された不純物、例えば、リン（Ｐ）が、ゲート酸化膜３１２を突き抜けてＮ−型エピタキシャル層３０２中に拡散することはない。
【００４５】
次に、図１６（ｎ）に示すように、再度異方性エッチングを行い、サイドウォール３１６ａの幅を２μｍから１μｍに薄くする。これにより、開口部３１７の径が２μｍ拡大され、この拡大された開口部３１７によりＰボディ層３２０及びＮ＋ソース層３１９の一部が露出される。また、このエッチングにおいて、キャップ酸化膜３１４ａの膜厚も同時に３μｍから２μｍ程度に薄膜化する。
【００４６】
次に、スパッタ法により、全面にアルミ（Ａｌ）を２μｍの膜厚で堆積した後、ホトリソグラフィー及びエッチングによりソースコンタクト３２１及びソース配線層３２２を形成して、図１１に示すパワーＭＯＳＦＥＴセル３００の構造が完成する。なお、ソースコンタクト３２１の形成は、ゲートに対して自己整合的、すなわち、ホトリソグラフィーを使用しないで行われる。
【００４７】
〔作用効果〕
第３実施形態に係る半導体装置の製造方法によれば、ゲート形成前に、ゲート直下に相当するＰボディ層の領域、すなわち、Ｐボディ層３１１を形成する。そのため、ゲート形成後に行われるＰボディ層３１８及び３２０の形成においては、ボロン（Ｂ）イオンを活性化するだけの熱処理（例えば、９００℃−３０分）を行えばよいので、ゲート電極３１３ａに添加されたリン（Ｐ）などの不純物がゲート酸化膜３１２を突き抜けてＮ−型エピタキシャル層３０２中に拡散することを防止できる。これにより、ＭＯＳＦＥＴの特性変動を抑制することができ、素子の信頼性が向上する。また、Ｐボディ層３１１、３１８及び３２０の形成は、従来技術のように高温、長時間の熱拡散によるものではないため、その制御性がよく、素子の微細化が可能となる。また、Ｐボディ層３１８及び３２０の形成、Ｎ＋ソース層３１９の形成、並びにソースコンタクト３２１の形成は、ゲートに対して自己整合的に行われるため、ホトリソグラフィー法のようなマスク合わせ精度の問題がなく、この点においても素子の微細化が可能となる。さらに、第２実施形態よりもマスク数とホトリソグラフィー工程の回数を減らすことができるため、さらなる製造コストの低減が可能となる。
【図面の簡単な説明】
【００４８】
【図１】第１実施形態に係るパワーＭＯＳＦＥＴの構造図。
【図２】第１実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図３】第１実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図４】第１実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図５】第２実施形態に係るパワーＭＯＳＦＥＴの構造図。
【図６】第２実施形態に係るパワーＭＯＳＦＥＴの製造工程図
【図７】第２実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図８】第２実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図９】第２実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図１０】第２実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図１１】第３実施形態に係るパワーＭＯＳＦＥＴの構造図。
【図１２】第３実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図１３】第３実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図１４】第３実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図１５】第３実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【図１６】第３実施形態に係るパワーＭＯＳＦＥＴの製造工程図。
【符号の説明】
【００４９】
１００、２００、３００・・・パワーＭＯＳＦＥＴセル
１０１、２０１、３０１・・・半導体基板
１０２、２０２、３０２・・・Ｎ−型エピタキシャル層
１０３、１０８、１０８ａ、１１７・・・シリコン酸化膜
２０３、２０８、２０８ａ、２１４、２１６、２２１・・・シリコン酸化膜
３０３、３０８、３０８ａ、３１４、３１６・・・シリコン酸化膜
１０４、２０４、３０４・・・シリコン窒化膜
１０５、２０５、３０５・・・素子形成領域
１０７、２０７、３０７・・・素子形成領域
１０９、１０９ａ、１１３・・・多結晶シリコン膜
２０９、２０９ａ、２１３・・・多結晶シリコン膜
３０９、３０９ａ、３１３・・・多結晶シリコン膜
１０６、１１０、１１７、１１８・・・開口部
２０６、２１０、２１７、２２２・・・開口部
３０６、３１０、３１７・・・開口部
１１３ａ、２１３ａ、３１３ａ・・・ゲート電極
１１１、１１５・・・Ｐボディ層
２１１、２１８、２２０・・・Ｐボディ層
３１１、３１８、３２０・・・Ｐボディ層
１１２、２１２、３１２・・・ゲート酸化膜
１１４、２１５、３１５・・・マスク酸化膜
１１６、２１９、３１９・・・Ｎ＋ソース層  
１１９、２２３、３２１・・・ソースコンタクト
１２０、２２４、３２２・・・ソース配線層      
２１４ａ、３１４ａ・・・キャップ酸化膜
２１６ａ、３１６ａ・・・サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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