(57)【要約】【課題】必要とされる基準電圧の数を減らし、簡素な回路構成で、高速化を可能とする。【解決手段】第１のキャパシタ６と、この第１のキャパシタ６の１／２の容量を有する第２及び第３のキャパシタ７，８が設けられ、第２及び第３のキャパシタ７，８には、それぞれ異なるしきい値を有して、入力信号に応じた正負の出力を同時に出力するよう構成された第１及び第２のコンパレータ２ａ，２ｂにより駆動される第２乃至第５のスイッチ４ａ〜４ｄを介して、基準電圧ｒｅｆＴＯＰ又は基準電圧ｒｅｆＢＴＭが印加されるよう構成されており、２種類の基準電圧で済み、しかも、第１及び第２のコンパレータ２ａ，２ｂと第２乃至第５のスイッチ４ａ〜４ｄの間の従来のようなデコーダを不要とし、より動作の高速化が容易となる。【選択図】図１
2006115154.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が増幅され、当該増幅信号に対して前記入力信号の大きさに応じた加減算が施されたアナログ信号が出力されると共に、前記入力信号に応じたロジック信号が出力されるよう構成されてなる回路ブロックが、Ａ／Ｄ変換器の出力ビット数に応じて縦続接続され、当該縦続接続された回路ブロックの各々からの前記ロジック信号と、前記縦続接続された回路ブロックの最終段のアナログ信号の大きさに応じたロジック信号とが加算されて前記入力信号に対するディジタル出力信号がクロックに同期して得られるよう構成されてなるパイプライン型のＡ／Ｄ変換器であって、
前記回路ブロックは、
少なくともオペアンプと、
入力信号に対して差動出力が可能に構成されてなる第１及び第２のコンパレータと、
一端が前記オペアンプの一方の入力端子に接続される一方、他端に所望のタイミングで入力信号が印加可能に設けられた第１、第２及び第３のキャパシタと、
前記第１のキャパシタの他端と前記オペアンプの出力端子とを接続する第１のスイッチと、
前記第２のキャパシタの他端に接続されて第１の基準電圧の印加を可能とする第２のスイッチと、
前記第２のキャパシタの他端に接続されて第２の基準電圧の印加を可能とする第３のスイッチと、
前記第３のキャパシタの他端に接続されて第１の基準電圧の印加を可能とする第４のスイッチと、
前記第３のキャパシタの他端に接続されて第２の基準電圧の印加を可能とする第５のスイッチとを具備し、
前記第２及び第３のキャパシタの容量が前記第１のキャパシタの容量の１／２に設定され、
前記第１及び第２のコンパレータは互いに異なるしきい値が設定されてなることを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１記載のＡ／Ｄ変換器において、前記第１乃至第３のキャパシタに入力信号が印加された後、前記第１のスイッチが導通状態とされると共に、前記第１のコンパレータの差動出力により前記第２のスイッチと前記第３のスイッチのいずれか一方が導通状態とされ、かつ、前記第２のコンパレータの差動出力により前記第４のスイッチと前記第５のスイッチのいずれか一方が導通状態とされるよう構成されてなることを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に係り、特に、パイプライン型Ａ／Ｄ変換器における構成の簡素化等を図ったものに関する。
【背景技術】
【０００２】
従来からＡ／Ｄ変換器の構成には、様々なものが提案、実用化されているが、その中でも、近年、高速性の要求に応えるものとして、１.５ｂｉｔパイプライン型Ａ／Ｄ変換器と称されるものが公知・周知となっている（例えば、非特許文献１等参照）。
図２には、かかるパイプライン型Ａ／Ｄ変換器の基本構成例が示されており、同図を参照しつつ、その構成について説明すれば、同図は、出力ビット数が４ビットの場合の基本構成を示すものであり、まず、このパイプライン型Ａ／Ｄ変換器は、その出力ビット数Ｎ（Ｎ＝４）に対して（Ｎ−１＝４−１＝３）個のビットブロック又はMultiple by Two Seciton（以下「ＭＢＴ」という）と称される回路ブロック５１ａ〜５１ｃが縦続接続されたものとなっている。
【０００３】
この縦続接続された回路ブロック５１ａ〜５１ｃの最終段の回路ブロック５１ｃのアナログ出力段には、例えば、フラッシュ方式を用いてなる２ビットのアナログ・ディジタル変換器（図２においては「2bit-Flash」と表記）５２が接続されたものとなっている。
また、各々の回路ブロック５１ａ〜５１ｃのディジタル出力段には、それぞれ縦続接続される位置に応じた数の遅延器（図２においては、それぞれ「ＤＥＬＡＹ１」、「ＤＥＬＡＹ２」、「ＤＥＬＡＹ３」、「ＤＥＬＡＹ４」、「ＤＥＬＡＹ５」、「ＤＥＬＡＹ６」、と表記）５３ａ〜５３ｆが接続されて、縦続接続による信号遅延の補償が施されるようになっている。
そして、上述のアナログ・ディジタル変換器５２及び遅延器５３ａ〜５３ｆを介した回路ブロック５１ａ〜５１ｃのディジタル出力は、加算器（図２においては「ＡＤＤ」と表記）５４に入力され、ここで最終的に４ビットのディジタルコードとされて出力されるようになっている。
【０００４】
かかる構成において、回路ブロック５１ａ〜５１ｃは、入力信号を２倍した上で、その入力信号の値に応じて基準電圧の加減算を行い、入力信号の値に応じた３値のロジック信号（１０，０１，００）を出力するよう構成されたものとなっている。
かかる回路ブロック５１ａ〜５１ｃの入力信号Ｖinに対するアナログ出力信号Ｖout  とロジック出力信号ＶoutLの関係は、図４に示されたように、まず、アナログ出力信号Ｖoutについて見れば、入力信号Ｖinが（１／４）Ｖref＜Ｖinを満たす大きさの場合、Ｖout＝２Ｖin−Ｖrefとなる。また、入力信号Ｖinが−（１／４）Ｖref≦Ｖin≦（１／４）Ｖrefを満たす大きさの場合、Ｖout＝２Ｖinとなり、そして、入力信号ＶinがＶin＜−（１／４）Ｖrefを満たす大きさの場合、Ｖout＝２Ｖin＋Ｖrefとなる。
なお、上述した入力信号Ｖinとアナログ出力信号Ｖoutとの関係を便宜上、式１とする（図４参照）。
【０００５】
また、ロジック出力信号ＶoutLは、入力信号Ｖinが（１／４）Ｖref＜Ｖinを満たす大きさの場合、ＶoutL＝１０となり、また、入力信号Ｖinが−（１／４）Ｖref≦Ｖin≦（１／４）Ｖrefを満たす大きさの場合、ＶoutL＝０１となり、そして、Ｖin＜−（１／４）Ｖrefを満たす大きさの場合、ＶoutL＝００となる。
なお、ここで、Ｖrefは基準電圧であり、Ａ／Ｄ変換器の最大入力可能レベルの１／２に相当する大きさに設定されたものとなっている。
また、上述した入力信号Ｖinとロジック出力信号ＶoutLとの関係を便宜上、式２とする（図４参照）。
【０００６】
図７には、かかる回路ブロック５１ａ〜５１ｃの従来回路の一構成例が示されており、以下、同図を参照しつつ、この回路構成例について説明する。
回路ブロック５１ａ〜５１ｃは、いずれも基本的に同一の回路構成を有するものとなっており、この構成例では、オペアンプ６１を中心に、コンパレータ６２ａ，６２ｂ、デコーダ６３、キャパシタＣ１，Ｃ２、複数のスイッチＳＷ１−１〜ＳＷ１−３、ＳＷ２、ＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ２Ｃを有してスイッチドキャパシタ回路が構成されたものとなっている。
この回路ブロック５１ａ〜５１ｃは、図３（Ａ）及び図３（Ｂ）に示されたようなオーバーラップの無い２相（又は回路構成によってはそれ以上）のクロックΦ１、Φ２で駆動されるようになっている。
【０００７】
かかる回路ブロック５１ａ〜５１ｃの動作を概括的に説明すれば、まず、クロックΦ１（図３（Ａ）参照）によって、スイッチＳＷ−１〜ＳＷ１−３が導通するようになっており、これによって、キャパシタＣ１、Ｃ２がそれぞれ入力信号により充電されることとなる。
次いで、クロックΦ１に代わってクロックΦ２が供給されると、ＳＷ２を介してキャパシタＣ１がオペアンプ６１の出力段に接続されると共に、スイッチＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ２Ｃのいずれかがデコーダ６３の出力により導通状態とされ、キャパシタＣ２に、基準電圧ｒｅｆＢＴＭ、ｒｅｆＭＩＤ、ｒｅｆＴＯＰのいずれかが印加されることとなる。
ここで、基準電圧ｒｅｆＭＩＤは、通常、信号源グランドと同電位に設定され、また、基準電圧ｒｅｆＴＯＰは、信号源グランドに基準電圧Ｖｒｅｆを加算した値に設定され、さらに、基準電圧ｒｅｆＢＴＭは、信号源グランドから基準電圧Ｖrefを減算した値に設定されるものとなっている。
【０００８】
クロックΦ１でキャパシタＣ１，Ｃ２にサンプリングされた入力信号は、クロックΦ２の操作で２倍されると共に、スイッチＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ２Ｃの内、導通したいずれかのスイッチを介して基準電圧ｒｅｆＢＴＭ、ｒｅｆＭＩＤ、ｒｅｆＴＯＰのいずれかが足し合わされてオペアンプ６１から出力されるようになっている。
ここで、スイッチＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ２Ｃの選択は、しきい値が＋（１／４）Ｖrefに設定されたコンパレータ６２ａと、しきい値が−（１／４）Ｖrefに設定されたコンパレータ６２ｂと、これら２つのコンパレータ６２ａ，６２ｂの出力を受けたデコーダ６３とによって為されるものとなっている。
【０００９】
したがって、オペアンプ６１から出力されるアナログ信号Ｖoutは、キャパシタＣ１，Ｃ２への充電電圧と、キャパシタＣ２の充電電圧にスイッチＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ２Ｃのいずれかを介して加減算される基準電圧との大きさに応じて図５に示されたような関係式に表されるものとなる。
すなわち、まず、入力信号Ｖinが（１／４）Ｖref＜Ｖinを満たす大きさの場合、Ｖout＝Ｖin｛（Ｃ１＋Ｃ２）／Ｃ２｝−（Ｃ２／Ｃ１）Ｖrefとなり、また、入力信号Ｖinが−（１／４）Ｖref≦Ｖin≦（１／４）Ｖrefを満たす大きさの場合、Ｖout＝Ｖin｛（Ｃ１＋Ｃ２）／Ｃ２｝となり、そして、入力信号ＶinがＶin＜−（１／４）Ｖrefを満たす大きさの場合、Ｖout＝Ｖin｛（Ｃ１＋Ｃ２）／Ｃ２｝＋（Ｃ２／Ｃ１）Ｖrefとなる。
ここで、キャパシタＣ１＝Ｃ２＝Ｃであれば、上述の関係式（以下、図５に示された関係式を便宜上、式３とする）は、先の図４に示された式１に一致することとなり、先に述べたＭＢＴとしての機能が果たされるものであることが理解できる。
【００１０】
【非特許文献１】K.Nagaraj  他５名，「A 250-mW, 8-b, 52-Msamples/s Paralell-Pipelined A/D Converter with Reduced Number or Amplifiers」IEE JOURNAL OF SOLID-STATE CIRCUITES, IEEE, March 1997, Vol 32., No.3, p.312-320
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述したようなＭＢＴを用いて構成されたＡ／Ｄ変換器においては、３種類の、しかも、高精度の基準電圧ｒｅｆＢＴＭ、ｒｅｆＭＩＤ、ｒｅｆＴＯＰが必要であるため、そのような基準電圧を発生する回路を設けなければならず、Ａ／Ｄ変換器としての回路構成が複雑となるばかりか、高価格となるという問題がある。
また、スイッチＳＷ２Ａ、ＳＷ２Ｂ、ＳＷ２Ｃの駆動が、デコーダ６３を介したコンパレータ６２ａ，６２ｂの出力に基づいて行われるような構成となっているため、デコーダ６３による信号の伝達遅延の分だけ変換時間の確保が必要となり、結局、その分、高速動作の妨げとなっているという問題がある。
本発明は、上記実状に鑑みてなされたもので、必要とされる基準電圧の数を減らすことができ、従来に比してより簡素な回路構成のパイプライン型のＡ／Ｄ変換器を提供するものである。
本発明の他の目的は、回路構成の簡素化と共に、高速化が可能なパイプライン型のＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００１２】
上記本発明の目的を達成するため、本発明に係るＡ／Ｄ変換器は、
入力信号が増幅され、当該増幅信号に対して前記入力信号の大きさに応じた加減算が施されたアナログ信号が出力されると共に、前記入力信号に応じたロジック信号が出力されるよう構成されてなる回路ブロックが、Ａ／Ｄ変換器の出力ビット数に応じて縦続接続され、当該縦続接続された回路ブロックの各々からの前記ロジック信号と、前記縦続接続された回路ブロックの最終段のアナログ信号の大きさに応じたロジック信号とが加算されて前記入力信号に対するディジタル出力信号がクロックに同期して得られるよう構成されてなるパイプライン型のＡ／Ｄ変換器であって、
前記回路ブロックは、
少なくともオペアンプと、
入力信号に対して差動出力が可能に構成されてなる第１及び第２のコンパレータと、
一端が前記オペアンプの一方の入力端子に接続される一方、他端に所望のタイミングで入力信号が印加可能に設けられた第１、第２及び第３のキャパシタと、
前記第１のキャパシタの他端と前記オペアンプの出力端子とを接続する第１のスイッチと、
前記第２のキャパシタの他端に接続されて第１の基準電圧の印加を可能とする第２のスイッチと、
前記第２のキャパシタの他端に接続されて第２の基準電圧の印加を可能とする第３のスイッチと、
前記第３のキャパシタの他端に接続されて第１の基準電圧の印加を可能とする第４のスイッチと、
前記第３のキャパシタの他端に接続されて第２の基準電圧の印加を可能とする第５のスイッチとを具備し、
前記第２及び第３のキャパシタの容量が前記第１のキャパシタの容量の１／２に設定され、
前記第１及び第２のコンパレータは互いに異なるしきい値が設定されてなるものである。
また、前記第１乃至第３のキャパシタに入力信号が印加された後、前記第１のスイッチが導通状態とされると共に、前記第１のコンパレータの一方の差動出力により前記第２のスイッチと第３のスイッチのいずれか一方が導通状態とされ、かつ、前記第２のコンパレータの差動出力により前記第４のスイッチと前記第５のスイッチのいずれか一方導通状態とされるよう構成されてなるものである。
【発明の効果】
【００１３】
本発明によれば、従来の回路ブロックに設けられていた容量値の等しい２つのキャパシタの一方を、その１／２の容量を有する２つのキャパシタに分割し、さらに、スイッチの動作制御のためのコンパレータとして差動出力が得られるものを用いるようにしたので、基準電圧が２つで済み、しかも、従来、必要とされていたデコーダを不要として回路の簡素化を図ることができ、その上、デコーダによる信号の伝達遅延が無くなるので従来に比してより高速性の向上が図られたＡ／Ｄ変換器を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図１乃至図３及び図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施の形態におけるＡ／Ｄ変換器は、パイプライン型と称される種類のもので、最初に、その基本的構成について、背景技術で説明したパイプライン型Ａ／Ｄ変換器の基本構成例を示す図２を参照しつつ説明する。
本発明の実施の形態におけるＡ／Ｄ変換器は、基本的に従来から知られているパイプライン型Ａ／Ｄ変換器の構成を有してなるものである。
すなわち、本発明の実施の形態におけるＡ／Ｄ変換器は、その出力ビット数Ｎ（Ｎ＝４）に対して一つ少ない数、すなわち、（Ｎ−１＝４−１＝３）個の縦続接続された回路ブロック５１ａ〜５１ｃと、回路ブロック５１ａ〜５１ｃの最終段に接続された２ビットのアナログ・ディジタル変換器５２と、各々の回路ブロック５１ａ〜５１ｃのディジタル出力信号の遅延を補償するための遅延器５３ａ〜５３ｆと、加算器５４とを有して構成されたものとなっている。ここで、アナログ・ディジタル変換器５２は、例えば、フラッシュ方式又は並列比較Ａ／Ｄ変換方式と称される変換方式を用いたものなどが用いられる。
【００１５】
縦続接続された回路ブロック５１ａ〜５１ｃは、一般に、ビットブロック又はMultiple by Two Seciton（以下「ＭＢＴ」という）と称される基本的に同一構成を有してなるもので、その概略の機能は、入力信号を２倍したうえで、その入力信号の値に応じて基準電圧の加減算を行い、入力信号の値に応じた３値のロジック信号（１０，０１，００）を出力するようになっているものである。
本発明の実施の形態における回路ブロック５１ａ〜５１ｃは、上述のような従来同様のＡ／Ｄ変換器におけるＭＢＴと同様な機能を有するものの、具体的な回路構成が後述するように従来と異なるもので、回路構成の簡素化、高速性の向上等が図られたものとなっている。
【００１６】
回路ブロック５１ａ〜５１ｃの最終段、すなわち、第３の回路ブロック５１ｃのアナログ出力段に接続されたアナログ・ディジタル変換器５２の出力は、次述するように遅延器５３ａ〜５３ｆを介した回路ブロック５１ａ〜５１ｃのディジタル出力と共に、加算器５４に入力されるようになっている。
各々の回路ブロック５１ａ〜５１ｃには、それぞれの縦続接続の位置に応じた数の遅延器５３ａ〜５３ｆが接続されており、縦続接続による信号遅延の補償が施されるようになっている。すなわち、第１の回路ブロック５１ａと加算器５４の間には、第１乃至第３の遅延器５３ａ〜５３ｃが、第２の回路ブロック５１ｂと加算器５４との間には、第４及び第５の遅延器５３ｄ，５３ｅが、そして、第３の回路ブロック５１ｃと加算器５４との間には、第６の遅延器５３ｆが、それぞれ設けられたものとなっている。なお、第１乃至第６の遅延器５３ａ〜５３ｆは、いずれも同一の遅延量を有するものとなっている。
なお、上述の構成におけるパイプライン型Ａ／Ｄ変換器としての動作は、先に背景技術で述べた通りであるので、ここでの詳細な説明は省略することとする。
【００１７】
次に、本発明の実施の形態における回路ブロック５１ａ〜５１ｃの具体的な回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における回路ブロック５１ａ〜５１ｃは、オペアンプ１を中心に、第１及び第２のコンパレータ２ａ，２ｂと、第１乃至第９のスイッチ３，４ａ〜４ｄ，５ａ〜５ｄと、第１乃至第３のキャパシタ６〜８とが設けられて構成されたものとなっている。なお、図１に示された構成においては、入力信号に対する３値のロジック信号を出力する部分は、従来と基本的に異なるところがないので図示を省略してある。
オペアンプ１の反転入力端子には、第１乃至第３のキャパシタ６〜８の一方の端部が共に接続されたものとなっている。なお、オペアンプ１の非反転入力端子は、グランド電位に保持されるものとなっている。
そして、第１のキャパシタ６の他端は、第１のスイッチ（図１においては「ＳＷ１」と表記）３を介してオペアンプ１の出力端子と共に、出力信号端子１２に接続されたものとなっている。また、オペアンプ１の非反転入力端子と出力端子との間には、第９のスイッチ（図１においては「ＳＷ９」と表記）５ｄが設けられている。
また、第１のキャパシタ６の他端は、第６のスイッチ（図１においては「ＳＷ６」と表記）５ａを介して入力端子１１に接続されるようになっている。
【００１８】
第２のキャパシタ７の他端は、第２のスイッチ（図１においては「ＳＷ２」と表記）４ａ、第３のスイッチ（図１においては「ＳＷ３」と表記）４ｂ及び第７のスイッチ（図１においては「ＳＷ７」と表記）５ｂに共に接続されており、第２のスイッチ４ａを介して基準電圧ｒｅｆＴＯＰが、第３のスイッチ４ｂを介して基準電圧ｒｅｆＢＴＭが、それぞれ印加されるようになっている。また、第２のキャパシタ７の他端は、第７のスイッチ５ｂを介して入力端子１１に接続されるようになっている。
【００１９】
第３のキャパシタ８の他端は、第４のスイッチ（図１においては「ＳＷ４」と表記）４ｃ、第５のスイッチ（図１においては「ＳＷ５」と表記）４ｄ及び第８のスイッチ（図１においては「ＳＷ８」と表記）５ｃに共に接続されており、第４のスイッチ４ｃを介して基準電圧ｒｅｆＴＯＰが、第５のスイッチ４ｄを介して基準電圧ｒｅｆＢＴＭが、それぞれ印加されるようになっている。また、第３のキャパシタ８の他端は、第８のスイッチ５ｃを介して入力端子１１に接続されるようになっている。
なお、基準電圧ｒｅｆＴＯＰは、通常、信号源グランドに基準電圧Ｖｒｅｆを加算した値に設定され、さらに、基準電圧ｒｅｆＢＴＭは、信号源グランドから基準電圧Ｖrefを減算した値に設定されるものとなっている。
【００２０】
ここで、第６乃至第９のスイッチ５ａ〜５ｄは、図示されないクロック信号発生回路から供給される例えば図３（Ａ）に示されたような第１のクロックΦ１が供給されて動作するようになっている。すなわち、第１のクロックΦ１が論理値Ｈｉｇｈの間、第６乃至第９のスイッチ５ａ〜５ｄは、閉成状態（導通状態）となるように構成されたものである。
また、第１のスイッチ３は、第１のクロックΦ１に対して所定時間遅れて一定期間論理値Ｈｉｇｈとなる第２のクロックΦ２（図３（Ｂ）参照）が図示されないクロック信号発生回路から供給されて、閉成状態となるように構成されたものである。
一方、第２及び第３のスイッチ４ａ，４ｂは、第１のコンパレータ２ａの出力信号に応じて、また、第４及び第５のスイッチ４ｃ，４ｄは、第２のコンパレータ２ｂの出力信号に応じて、それぞれ動作するようになっている（詳細は後述）。
【００２１】
第１及び第２のコンパレータ２ａ，２ｂは、いずれも後述するような差動出力を有するもので、それぞれ正負の出力を有するものとなっており、第１のコンパレータ２ａは、しきい値ＶｔがＶｔ＝＋（１／４）Ｖrefに、また、第２のコンパレータ２ｂは、しきい値ＶｔがＶｔ＝−（１／４）Ｖrefに、それぞれ設定されている。ここで、Ｖrefは基準電圧であり、Ａ／Ｄ変換器の最大入力可能レベルの１／２に相当する大きさに設定されたものとなっている。
そして、第１のコンパレータ２ａは、入力信号Ｖinがしきい値Ｖｔ＝＋（１／４）Ｖrefを越えると論理値Ｈｉｇｈに相当する信号と、逆に論理値Ｌｏｗに相当する信号の２つが同時に出力されるようになっている一方、入力信号Ｖinがしきい値Ｖｔ＝＋（１／４）Ｖrefを下回ると、先の論理値Ｈｉｇｈに相当する信号は、論理値Ｌｏｗに相当する信号となり、逆に、先の論理値Ｌｏｗに相当する信号は、論理値Ｈｉｇｈに相当する信号に変わるようになっている。
【００２２】
かかる第１のコンパレータ２ａによって、第２のスイッチ４ａは、入力信号Ｖinがしきい値Ｖｔを越えた際に出力される論理値Ｈｉｇｈに相当する信号によって閉成状態（導通状態）となり、同時に第３のスイッチ４ｂは、開成状態（非導通状態）となる一方、入力信号Ｖinがしきい値Ｖｔを下回ると、逆に、第２のスイッチ４ａが開成状態となり、第３のスイッチ４ｂが閉成状態となる。
したがって、第２のスイッチ４ａの導通の際には、第２のキャパシタ７には基準電圧ｒｅｆＴＯＰが印加される、すなわち、基準電圧の加算がなされることとなる一方、第３のスイッチ４ｂの導通の際には、第２のキャパシタ７には、基準電圧ｒｅｆＢＴＭが印加され、基準電圧の減算がなされることとなる。
【００２３】
一方、第２のコンパレータ２ｂは、入力信号Ｖinがしきい値Ｖｔ＝−（１／４）Ｖrefを越えると論理値Ｈｉｇｈに相当する信号と、逆に論理値Ｌｏｗに相当する信号の２つが同時に出力されるようになっている一方、入力信号Ｖinがしきい値Ｖｔ＝−（１／４）Ｖrefを下回ると、先の論理値Ｈｉｇｈに相当する信号は、論理値Ｌｏｗに相当する信号となり、逆に、先の論理値Ｌｏｗに相当する信号は、論理値Ｈｉｇｈに相当する信号に変わるようになっている。
かかる第２のコンパレータ２ｂによって、第４のスイッチ４ｃは、入力信号Ｖinがしきい値Ｖｔを越えた際に出力される論理値Ｈｉｇｈに相当する信号によって閉成状態（導通状態）となり、同時に第５のスイッチ４ｄは、開成状態（非導通状態）となる一方、入力信号Ｖinがしきい値Ｖｔを下回ると、逆に、第４のスイッチ４ｃが開成状態となり、第５のスイッチ４ｄが閉成状態となるようになっている。
【００２４】
したがって、第４のスイッチ４ｃの導通の際には、第３のキャパシタ８には基準電圧ｒｅｆＴＯＰが印加されることとなる。すなわち、換言すれば、第３のキャパシタ８の充電電圧に対して基準電圧の加算がなされることとなる一方、第５のスイッチ４ｄの導通の際には、第３のキャパシタ８には、基準電圧ｒｅｆＢＴＭが印加されて、基準電圧の減算がなされることとなる。
ここで、第１乃至第３のキャパシタ６〜８の容量は、第１のキャパシタ６の容量Ｃ１が所定値Ｃ、すなわち、Ｃ１＝Ｃであるとすると、第２のキャパシタ７の容量Ｃ２と第３のキャパシタ８の容量Ｃ３は、Ｃ２＝Ｃ３＝Ｃ／２、すなわち、第１のキャパシタ６の容量の半分の値に、それぞれ設定されるものとなっている。さらに換言すれば、従来のＭＢＴ（図７参照）においては、容量の等しい２つのキャパシタが用いられていたが、本発明の実施の形態における回路ブロック５１ａ〜５１ｃでは、その内の一つのキャパシタを２つに分割した構成であると言うことができるものである。
【００２５】
次に、上記構成における動作について説明する。
まず、回路ブロック５１ａ〜５１ｃに入力信号が印加され、第１のクロックΦ１が論理値Ｈｉｇｈに相当する状態となると（図３（Ａ）参照）、第６乃至第９のスイッチ５ａ〜５ｄが導通状態となり、第１乃至第３のキャパシタ６〜８は入力信号による充電が行われることとなる。
また、このとき、入力信号Ｖinの大きさに応じて、第１及び第２のコンパレータ２ａ，２ｂにおいては、それぞれに設定されたしきい値との比較動作が行われ、その比較結果に応じて、第２のキャパシタ７に対しては、第２のスイッチ４ａ又は第３のスイッチ４ｂのいずれか一方が導通状態となり、先に説明したような所定の基準電圧の印加がなされる。
また、第３のキャパシタ８に対しては、第４のスイッチ４ｃ又は第５のスイッチ４ｄのいずれか一方が導通状態となり、先に説明したような所定の基準電圧の印加がなされる。
【００２６】
次いで、第１のクロックΦ１に代わって、第２のクロックΦ２が論理値Ｈｉｇｈに相当する状態となると（図３（Ｂ）参照）、第１のスイッチ３が導通状態となり、第１のキャパシタ６がオペアンプ１の反転入力端子と出力端子との間に接続される。そして、オペアンプ１からは、第１のキャパシタ６の充電電圧と、基準電圧が加減算された第２及び第３のキャパシタ７，８の充電電圧に応じた大きさの信号が出力されることとなる。
すなわち、具体的には、まず、入力信号Ｖinが＋（１／４）Ｖrefより大きい場合、第１のコンパレータ２ａによって第２のスイッチ４ａが導通状態となり、第２のキャパシタ７には、基準電圧ｒｅｆＴＯＰが印加される。また、入力信号Ｖinが＋（１／４）Ｖrefより小さい場合、第３のスイッチ４ｂが導通状態となり、第２のキャパシタ７には、基準電圧ｒｅｆＢＴＭが印加される。
【００２７】
また、第３のキャパシタ８には、入力信号Ｖinが−（１／４）Ｖrefより大きい場合、第２のコンパレータ２ｂにより第４のスイッチ４ｃが導通状態とされるため、基準電圧ｒｅｆＴＯＰが印加される一方、入力信号Ｖinが−（１／４）Ｖrefより小さい場合、第５のスイッチ４ｄが導通状態となるため、基準電圧ｒｅｆＢＴＭが印加される。
【００２８】
したがって、オペアンプ１により得られる出力電圧Ｖoutは、まず、入力信号Ｖinが（１／４）Ｖref＜Ｖinを満たす大きさの場合、Ｖout＝Ｖin｛（Ｃ１＋Ｃ２＋Ｃ３）／（Ｃ２＋Ｃ３）｝−（Ｃ２／Ｃ１）Ｖref−（Ｃ３／Ｃ１）Ｖrefとなる。
また、入力信号Ｖinが−（１／４）Ｖref≦Ｖin≦（１／４）Ｖrefを満たす大きさの場合、出力電圧Ｖoutは、Ｖout＝Ｖin｛（Ｃ１＋Ｃ２＋Ｃ３）／（Ｃ２＋Ｃ３）｝＋（Ｃ２／Ｃ１）Ｖref−（Ｃ３／Ｃ１）Ｖrefとなる。
さらに、入力信号ＶinがＶin≦−（１／４）Ｖrefを満たす大きさの場合、出力電圧Ｖoutは、Ｖout＝Ｖin｛（Ｃ１＋Ｃ２＋Ｃ３）／（Ｃ２＋Ｃ３）｝＋（Ｃ２／Ｃ１）Ｖref＋（Ｃ３／Ｃ１）Ｖrefとなる。
なお、図６には、上述した関係式が記載されており、この関係式を便宜上、式４とする。
【００２９】
ここで、第１乃至第３のキャパシタ６〜８の容量Ｃ１、Ｃ２、Ｃ３が既に述べたように、Ｃ１＝Ｃ、Ｃ２＝Ｃ３＝Ｃ／２、すなわち、Ｃ２＝Ｃ３＝Ｃ１／２の条件を、上述の式４に代入して式を整理すると、結局、背景技術で説明したように従来のＭＢＴの入出力特性を表す式１（図４参照）に一致することとなる。すなわち、これにより、本発明の実施の形態における回路ブロック５１ａ〜５１ｃが、従来回路とその構成を異にするものではあるが、機能としては従来と全く同一の機能を果たすものであることが理解できる。
なお、上述の実施例においては、Ａ／Ｄ変換器の出力ビットが４ビットの場合の構成例を説明したが、勿論、４ビット以外の出力ビット数であっても良いものである。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態におけるＡ／Ｄ変換器に用いられる回路ブロックの回路構成例を示す回路図である。
【図２】パイプライン型Ａ／Ｄ変換器の基本的構成例を示す構成図である。
【図３】回路ブロックに用いられるクロック信号の出力タイミングを示すタイミング波形図であって、図３（Ａ）はクロックΦ１のタイミング波形図、図３（Ｂ）はクロックΦ２のタイミング波形図である。
【図４】従来の回路ブロックのアナログ出力信号及びディジタル出力信号と入力信号との関係を説明する説明図である。
【図５】従来の回路ブロックのアナログ出力信号と入力信号との関係を回路ブロックに設けられたキャパシタの容量を用いて表した関係式を説明する説明図である。
【図６】本発明の実施の形態における回路ブロックのアナログ出力信号と入力信号との関係を回路ブロックに設けられたキャパシタの容量を用いて表した関係式を説明する説明図である。
【図７】従来の回路ブロックの回路構成例を示す回路図である。
【符号の説明】
【００３１】
１…オペアンプ
２ａ…第１のコンパレータ
２ｂ…第２のコンパレータ
３…第１のスイッチ
４ａ…第２のスイッチ
４ｂ…第３のスイッチ
４ｃ…第４のスイッチ
４ｄ…第５のスイッチ
５ａ…第６のスイッチ
５ｂ…第７のスイッチ
５ｃ…第８のスイッチ
５ｄ…第９のスイッチ
６…第１のキャパシタ
７…第２のキャパシタ
８…第３のキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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