(57)【要約】【課題】多重化ストリームの階層に沿った効率の良い分離処理を実現でき、最小構成単位ごとに他の階層の処理を必要としない各階層ごとの処理を実現できるデータ処理装置を提供する。【解決手段】データ処理装置としての分離ブロック（DMX Block）１１は、階層毎分離部を形成する、P0、P1、P2の3つの内部バッファ１１１〜１１３と、バッファ（P0）１１１とバッファ（P1）１１２間の転送を制御するために転送制御部（DMA0）１１４が、バッファ（P1）１１２とバッファ（P2）１１３間の転送を制御するために転送制御部（DMA1）１１５が、バッファ（P2）１１３と外部メモリ１３間の転送を制御するために転送制御部（DMA2）１１６がそれぞれ実装されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の原ストリームを階層的にパケット化かつ多重化した少なくとも１つの多重ストリームを処理して元の複数の原ストリームに復号するデータ処理装置であって、
上記多重ストリームを分離する分離ブロックを有し、
上記分離ブロックは、上記分離処理を行う際に、上記多重ストリームを形成するときの各階層に対応する複数の階層のそれぞれを担当する複数の階層毎分離部、を含む
データ処理装置。
【請求項２】
上記複数の階層毎分離部は、
階層に応じて順番に分離するストリームを格納するバッファと、
上記バッファに対するストリームの格納および読み出しにかかわる転送制御を行う転送制御部と、を含む
請求項１記載のデータ処理装置。
【請求項３】
上記転送制御部は、前段データ読み出し先バッファの読み出しアドレス、後段データ書き込み先バッファの書き込みアドレスを、転送するデータ数に従って転送制御を行うコントローラを、有する
請求項２記載のデータ処理装置。
【請求項４】
最終段の分離部を除く分離部の上記転送制御部は、
前段データ読み出し先バッファの読み出しアドレス、後段データ書き込み先バッファの書き込みアドレスを、転送するデータ数に従って転送制御を行うコントローラと、
指示されたパターンがデータとして通過した場合、当該パターンの後段書き込みバッファにおいて格納されたアドレスを保持するパターンディテクタと、を含む
請求項２記載のデータ処理装置。
【請求項５】
複数の原ストリームを階層的にパケット化かつ多重化した少なくとも１つの多重ストリームを処理して元の複数の原ストリームに復号するデータ処理装置であって、
上記多重ストリームを分離する分離ブロックを有し、
上記分離ブロックは、上記分離処理を行う際に、上記多重ストリームを形成するときの各階層に対応する複数の階層のそれぞれを担当し、かつ、他の階層の判別処理を伴わずに自己が担当する複数の階層毎分離部、を含む
データ処理装置。
【請求項６】
上記複数の階層毎分離部は、
階層に応じて順番に分離するストリームを格納するバッファと、
上記バッファに対するストリームの格納および読み出しにかかわる転送制御を行う転送制御部と、を含み、
上記バッファは、複数の領域に分割され、
上記転送制御部は、制御対象の上記バッファの分割領域にそれぞれに対してストリームの格納および読み出しにかかわる転送制御を行う複数の転送制御ブロックを含む
請求項５記載のデータ処理装置。
【請求項７】
上記転送制御部は、前段データ読み出し先バッファの読み出しアドレス、後段データ書き込み先バッファの書き込みアドレスを、転送するデータ数に従って転送制御を行うコントローラを、有する
請求項６記載のデータ処理装置。
【請求項８】
上記コントローラはバイトスキップ機能を有する
請求項７記載のデータ処理装置。
【請求項９】
最終段の分離部を除く分離部の上記転送制御部の各転送制御ブロックは、
前段データ読み出し先バッファの読み出しアドレス、後段データ書き込み先バッファの書き込みアドレスを、転送するデータ数に従って転送制御を行うコントローラと、
上記コントローラのデータを監視し、目標のパターンがデータとして通過した場合、当該パターンの後段書き込みバッファにおいて格納されたアドレスを保持するパターンディテクタと、を含む
請求項６記載のデータ処理装置。
【請求項１０】
上記コントローラはバイトスキップ機能を有する
請求項９記載のデータ処理装置。
【請求項１１】
上記パターンディテクタは、パターンヒット後に上記コントローラによる転送を一時停止する機能を有する
請求項９記載のデータ処理装置。
【請求項１２】
上記パターンディテクタは、転送データをカウントし、指定数のデータが転送されたときに上記コントローラによる転送を一時停止する機能を有する
請求項９記載のデータ処理装置。
【請求項１３】
上記パターンディテクタは、所定の状態時に後段への書き込みを抑制するゲート機能を有する
請求項９記載のデータ処理装置。
【請求項１４】
複数の原ストリームを階層的にパケット化かつ多重化した少なくとも１つの多重ストリームを処理して元の複数の原ストリームに復号するデータ処理装置と、
上記復号された原ストリームを格納可能なメモリと、
上記データ処理装置の階層的な処理を制御する制御装置と、を含み、
上記データ処理装置は、
上記多重ストリームを分離する分離ブロックを有し、
上記分離ブロックは、上記分離処理を行う際に、上記多重ストリームを形成するときの各階層に対応する複数の階層のそれぞれを担当する複数の階層毎分離部、を含む
データ処理システム。
【請求項１５】
上記複数の階層毎分離部は、
階層に応じて順番に分離するストリームを格納するバッファと、
上記制御装置の制御に従って上記バッファに対するストリームの格納および読み出しにかかわる転送制御を行う転送制御部と、を含む
請求項１４記載のデータ処理システム。
【請求項１６】
複数の原ストリームを階層的にパケット化かつ多重化した少なくとも１つの多重ストリームを処理して元の複数の原ストリームに復号するデータ処理装置と、
上記復号された原ストリームを格納可能なメモリと、
上記データ処理装置の階層的な処理を制御する制御装置と、を含み、
上記データ処理装置は、
上記多重ストリームを分離する分離ブロックを有し、
上記分離ブロックは、上記分離処理を行う際に、上記多重ストリームを形成するときの各階層に対応する複数の階層のそれぞれを担当し、かつ、他の階層の判別処理を伴わずに自己が担当する複数の階層毎分離部、を含む
データ処理システム。
【請求項１７】
上記複数の階層毎分離部は、
階層に応じて順番に分離するストリームを格納するバッファと、
上記バッファに対するストリームの格納および読み出しにかかわる転送制御を行う転送制御部と、を含み、
上記バッファは、複数の領域に分割され
上記転送制御部は、上記制御装置の制御に従って制御対象の上記バッファの分割領域にそれぞれに対してストリームの格納および読み出しにかかわる転送制御を行う複数の転送制御ブロックを含む
請求項１６記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば個別のデータ列を原ストリームとして符号化して、階層的にパケット化かつ多重化されている多重ストリーム処理を行うデータ処理装置およびデータ処理システムに関するものである。
【背景技術】
【０００２】
たとえばＭＰＥＧ−２システムにおいては、オーディオ信号をオーディオエンコ―ダでオーディオの原ストリーム（エレメンタリストリーム：ＥＳ）とし、ビデオ信号をビデオエンコ―ダでビデオエレメンタリストリームとして、これらのエレメンタリストリームをパケット化（パケット化ＥＳ：ＰＥＳ）し、かつ、オーディオＰＥＳとビデオＰＥＳを多重化して、複数のプログラム情報を有するトランスポートストリーム（ＴＳ）と１つのプログラム情報を有するプログラムストリーム（ＰＳ）を生成する。
そして、この多重ストリームを分離部で分離して、元の複数の原ストリームに復号する。
【非特許文献１】総合マルチメディア選書「ＭＰＥＧ」、テレビジョン学会偏、オーム社出版局
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来技術においては、パケットによって階層化されており、かつ多重化されたストリームの多重分離を行う際に、階層順に沿った効率の良い分離処理を行うことは考慮されておらず、また、最小の構成単位を持つ階層ごとに、その他の階層の処理も必要となっており、処理が煩雑であるという不利益があった。
【０００４】
本発明は、多重化ストリームの階層に沿った効率の良い分離処理を実現でき、また、最小構成単位ごとに他の階層の処理を必要としない各階層ごとの処理を実現できるデータ処理装置およびデータ処理システムを提供することにある。
【課題を解決するための手段】
【０００５】
本発明の第１の観点は、複数の原ストリームを階層的にパケット化かつ多重化した少なくとも１つの多重ストリームを処理して元の複数の原ストリームに復号するデータ処理装置であって、上記多重ストリームを分離する分離ブロックを有し、上記分離ブロックは、上記分離処理を行う際に、上記多重ストリームを形成するときの各階層に対応する複数の階層のそれぞれを担当する複数の階層毎分離部、を含む。
【０００６】
好適には、上記複数の階層毎分離部は、階層に応じて順番に分離するストリームを格納するバッファと、上記バッファに対するストリームの格納および読み出しにかかわる転送制御を行う転送制御部と、を含む。
【０００７】
好適には、上記転送制御部は、前段データ読み出し先バッファの読み出しアドレス、後段データ書き込み先バッファの書き込みアドレスを、転送するデータ数に従って転送制御を行うコントローラを、有する。
【０００８】
好適には、最終段の分離部を除く分離部の上記転送制御部は、前段データ読み出し先バッファの読み出しアドレス、後段データ書き込み先バッファの書き込みアドレスを、転送するデータ数に従って転送制御を行うコントローラと、指示されたパターンがデータとして通過した場合、当該パターンの後段書き込みバッファにおいて格納されたアドレスを保持するパターンディテクタと、を含む。
【０００９】
本発明の第２の観点は、複数の原ストリームを階層的にパケット化かつ多重化した少なくとも１つの多重ストリームを処理して元の複数の原ストリームに復号するデータ処理装置であって、上記多重ストリームを分離する分離ブロックを有し、上記分離ブロックは、上記分離処理を行う際に、上記多重ストリームを形成するときの各階層に対応する複数の階層のそれぞれを担当し、かつ、他の階層の判別処理を伴わずに自己が担当する複数の階層毎分離部、を含む。
【００１０】
好適には、上記複数の階層毎分離部は、階層に応じて順番に分離するストリームを格納するバッファと、上記バッファに対するストリームの格納および読み出しにかかわる転送制御を行う転送制御部と、を含み、上記バッファは、複数の領域に分割され、上記転送制御部は、制御対象の上記バッファの分割領域にそれぞれに対してストリームの格納および読み出しにかかわる転送制御を行う複数の転送制御ブロックを含む。
【００１１】
好適には、上記転送制御部は、前段データ読み出し先バッファの読み出しアドレス、後段データ書き込み先バッファの書き込みアドレスを、転送するデータ数に従って転送制御を行うコントローラを、有する。
【００１２】
好適には、上記コントローラはバイトスキップ機能を有する。
【００１３】
好適には、最終段の分離部を除く分離部の上記転送制御部の各転送制御ブロックは、前段データ読み出し先バッファの読み出しアドレス、後段データ書き込み先バッファの書き込みアドレスを、転送するデータ数に従って転送制御を行うコントローラと、上記コントローラのデータを監視し、目標のパターンがデータとして通過した場合、当該パターンの後段書き込みバッファにおいて格納されたアドレスを保持するパターンディテクタと、を含む。
【００１４】
好適には、上記パターンディテクタは、パターンヒット後に上記コントローラによる転送を一時停止する機能を有する。
【００１５】
好適には、上記パターンディテクタは、転送データをカウントし、指定数のデータが転送されたときに上記コントローラによる転送を一時停止する機能を有する。
【００１６】
好適には、上記パターンディテクタは、所定の状態時に後段への書き込みを抑制するゲート機能を有する。
【００１７】
本発明の第３の観点のデータ処理システムは、複数の原ストリームを階層的にパケット化かつ多重化した少なくとも１つの多重ストリームを処理して元の複数の原ストリームに復号するデータ処理装置と、上記復号された原ストリームを格納可能なメモリと、上記データ処理装置の階層的な処理を制御する制御装置と、を含み、上記データ処理装置は、上記多重ストリームを分離する分離ブロックを有し、上記分離ブロックは、上記分離処理を行う際に、上記多重ストリームを形成するときの各階層に対応する複数の階層のそれぞれを担当する複数の階層毎分離部、を含む。
【００１８】
本発明の第４の観点のデータ処理システムは、複数の原ストリームを階層的にパケット化かつ多重化した少なくとも１つの多重ストリームを処理して元の複数の原ストリームに復号するデータ処理装置と、上記復号された原ストリームを格納可能なメモリと、上記データ処理装置の階層的な処理を制御する制御装置と、を含み、上記データ処理装置は、上記多重ストリームを分離する分離ブロックを有し、上記分離ブロックは、上記分離処理を行う際に、上記多重ストリームを形成するときの各階層に対応する複数の階層のそれぞれを担当し、かつ、他の階層の判別処理を伴わずに自己が担当する複数の階層毎分離部、を含む。
【００１９】
本発明によれば、データ処理装置において、たとえば多重ストリームを処理に応じて順番にバッファに転送されて格納され、各ステージで所定のPES、ESが階層に応じて順次に形成される。
【発明の効果】
【００２０】
本発明によれば、多重化ストリームの階層に沿った効率の良い分離処理を実現でき、また、最小構成単位ごとに他の階層の処理を必要としない各階層ごとの処理を実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２２】
＜第１実施形態＞
図１は、本発明の第１の実施形態に係るデータ処理装置を採用したデータ処理システムとしての多重分離システムの構成例を示す図である。
【００２３】
第１の実施形態に係るデータ処理システムは、トランスポートストリーム（TS Transport Stream)、プログラムストリーム（PS：Program Stream)のようなパケットによって階層化されており、かつ多重化されたストリームの多重分離システム１０として構成されている。
【００２４】
この多重分離システム１０は、図１に示すように、多重分離を行う多重分離ブロック（以下、単に分離ブロックという）１１、分離ブロック１１を制御するＣＰＵ１２、および分離ブロック１１において分離後のデータを格納する外部メモリ１３を、主構成要素として有している。
分離ブロック１１は、コントロールバス１４によりＣＰＵ１２と接続され、メモリバス１５により外部メモリ１３と接続されている。
【００２５】
また、データ処理装置としての分離ブロック（DMX Block）１１は、階層毎分離部を形成する、P0、P1、P2の3つの内部バッファ（Buffer）１１１〜１１３と、バッファ（P0）１１１とバッファ（P1）１１２間の転送を制御するために転送制御部（DMA0）１１４が、バッファ（P1）１１２とバッファ（P2）１１３間の転送を制御するために転送制御部（DMA1）１１５が、バッファ（P2）１１３と外部メモリ１３間の転送を制御するために転送制御部（DMA2）１１６がそれぞれ実装されている。
分離ブロック１１においては、入力がTSである場合、バッファ（P0）１１１、バッファ（P1）１１２、およびバッファ（P2）１１３と転送されるに従って、バッファ（P0）１１１にはTSとして入力し格納するが、バッファ（P1）１１２ではPES、バッファ（P2）１１３ではESというように順次分離処理を行って格納する。
【００２６】
ここで、分離ブロック１１において、TSをバッファ（P1）１１２ではPES、バッファ（P2）１１３ではESというように順次分離処理を行って格納する理由について、図２〜図５に関連付けて説明する。
図２、TSの構成図であり、図３は各ＡＦＣにおけるTSとPESとの関係を示す図であり、図４はＰＩＤによるPESへの分離形態を示す図であり、図５はPESの構造とESへの分離形態を示す図である。
【００２７】
TSは、図２に示すように、ヘッダTSHと適応フィールド(Adaptation Field)および／またはペイロード(Payload)とを含む１８８バイトのパケットとして構成される。
ヘッダTSHの２ビットからなるＡＦＣ（Adaptation Field Control）が「０１」の場合はペイロード、「１０」の場合は適応フィールド、「１１」は適応フィールドおよびペイロードとなる。
そして、PESパケットは、図３に示すように、複数のTSのペイロードを含んだ形で形成される。
図４に示すように、TSのパケットＩＤ（ＰＩＤ）に応じて、たとえばオーディオＰＥＳストリームとビデオＰＥＳストリームが形成される。
したがって、TSはバッファ１１２に格納されるときにはPESパケットストリームとして格納される。
PESパケットは、図５に示すように、ヘッダPESHとPESパケットデータバイトを含んで形成される。
そして、ESはPESパケットのデータバイトを含んだ形で形成される。
したがって、バッファ１１３に格納されるときにはESとして格納される。バッファ１１３に格納されたESはたとえばオーディオESとビデオESを含み、外部メモリ１３にそれぞれ格納される。
【００２８】
次に、図１の転送制御部（DMA0/1/2）１１４〜１１６の構成について説明する。
図６は、図１の転送制御部（DMA0/1/2）の構成例を示すブロック図である。
【００２９】
図６に示す転送制御部１１４（１１５，１１６）は、基本的にコントローラ（DMA Controller）２０１、およびパターンディテクタ（Pattern Detector：PDT)２０２により構成されている。
コントローラ２０１において、外部CPU１２より設定された、前段データ読み出し先ババッファ（Buffer）の読み出し（リード）アドレス（Read Address）、後段データ書き込み先バッファ（Buffer）の書き込み（ライト）アドレス（Write Address）を、転送するデータ数に従って転送を行う。
また、パターンディテクタ(PDT)２０２において、外部CPU１２から指示したパターン（Pattern）がデータとして通過した場合、そのパターン（Pattern）の後段書き込みバッファまたはメモリ（Buffer/Memory）において格納されたアドレスを保持し、外部CPU１２からその値を知ることができる。
ただし、転送制御部（DMA2）１１６に関しては、パターンディテクタ（PDT）を持たず、コントローラ（DMA Controller）２０１のみで構成される。
【００３０】
図７は、TSを処理する場合のCPU１２によるシステム制御フローを示す図である。
以下に、ビデオTD(Video TS)の処理に関して図７に関連付けて説明を行い、他のTSの場合を省略する。
【００３１】
ステップＳＴ１において、TSが１パケット分入力されるのを待ち、バッファ（P0）１１１のステータスにより入力の完了を確認したのち、ステップＳＴ２においてバッファ（P0）１１１中のPIDの部分をCPU１２によってパース（Parse）する。
ステップＳＴ３において、PIDによる今後の処理を決定し、PIDがビデオ（Video）を示すものであった場合、ステップＳＴ５以降においてビデオ（Video）の処理を開始し、ビデオを示すものでない場合、ステップＳＴ４においてその他の処理を行う。
【００３２】
また、転送制御部１１４，１１５におけるパターンディテクタ(PDT0/1)２０２に関し、転送制御部１１４のパターンディテクタ（PDT0）においてVideo Packet ＳＴart Code = 0x000001E*を、転送制御部１１５のパターンディテクタ（PDT1）においてはＳＴart Code Prefix = 0x000001**をそれぞれ設定しておく。
【００３３】
ビデオ（Video）の処理は、以下の通りとなる。
ステップＳＴ５において、TS ヘッダ（Header）と適応フィールド（Adaptation Field）
を除いたペイロード（Payload）のみをバッファ（P1）１１２に送出するために、TS ヘッダと適応フィールド（Adaptation Field）を飛ばして次のペイロード（Payload）の先頭アドレス（Address）をリードアドレス（Read Address）として算出し、ステップＳＴ６において設定する。
その後、ステップＳＴＧ７において前回の転送制御部（DMA0）１１４の転送が終了した時点でのライトアドレス（Write Address）を再度ライトアドレスとして設定する。
ただし、以下にもこのような再度設定する値がでてくるが、この値に関しては、CPU１２で計算しておく場合、ハードウェア（HW）の転送完了時にその値を読み出し記憶しておく場合が考えられるが、今回特にその処理の詳細には触れない。
【００３４】
次に、ステップＳＴ８において (TS Length  ( TS Header Length + Adaptation Length )) の計算を行い、ステップＳＴ９において転送制御部（DMA0）１１４に設定し、ステップＳＴ１０において転送制御部（DMA0）１１４のスタート（Start）を指示した後、ステップＳＴ１１において転送制御部（DMA0）１１４による転送の終了を待つ。
転送制御部（DMA0）１１４の転送が終了すると、バッファ（P0）１１１に入力された1 TS パケット中のPES相当分のみがバッファ（P1）１１２に転送されることになる。
【００３５】
次に、バッファ（P1）１１２中のPESの転送処理を行う。
まず、ステップＳＴ１２においてそれまでのTS転送において、PESが完結しているかどうかを判断し、PESが完結しているならばPESの先頭を見つける等の処理を行うステップＳＴ２８へと処理は遷移するが、PESが完結していない場合は、ステップＳＴ１３〜ＳＴ２５のPESの残転送処理へと進む。
【００３６】
PESの残転送処理を行う場合、ステップＳＴ１３,ＳＴ１４において、バッファ（P0）１１１のリードアドレス（Read Address）、バッファ（P1）のライトアドレス（Write Address）に前回の転送が終了した時点の値を再度設定する。
そして、ステップＳＴ１５,ＳＴ１６において、PESの残転送数と先ほど行った転送制御部（DMA0）１１４の転送数（この転送数分のPES相当データがP0に格納されている）で小さい方を転送制御部（DMA1）１１５の転送数として設定し、ステップＳＴ１７において転送制御部（DMA1）１１５のスタート（Start）を指示した後、ステップＳＴ１８において転送制御部（DMA1）１１５による転送の終了を待つ。
【００３７】
ステップＳＴ１８において、転送制御部（DMA1）１１５による転送の完了を確認した後、ステップＳＴ１３〜ＳＴ１８で示される処理によってバッファ（P2）１１３に転送されたESデータの外部メモリ１３への転送を行う。
ステップＳＴ１９，ＳＴ２０において、バッファ（P1）１１２のリードアドレス（Read Address）、バッファ（P2）１１２のライトアドレス（Write Address）に前回の転送が終了した時点の値を再度設定し、ステップＳＴ２１，ＳＴ２２において転送制御部（DMA1）１１５と同じ転送数を設定する。
その後、ステップＳＴ２３において転送制御部（DMA2）１１６のスタート（Start）を指示し、ステップＳＴ２４において転送制御部（DMA2）１１６による転送の終了を待つ。転送制御部（DMA2）１１６の転送が終了すると、バッファ（P2）１１３に入力された1 TS パケット中のESが外部メモリ１３へと転送されたことになる。
【００３８】
転送制御部（DMA2）１１６の転送が終了した際に、ステップＳＴ２５の処理において、パターンディテクタ（PDT1）２０２のパターンヒット（Pattern Hit）情報を取得し、パターンヒット（Pattern Hit）が確認されStart Code Prefixが存在する場合は、そのStart Code Prefix直後の１バイトをバッファ（P2）１１３から読み出し、デコード（Decode）時のデコード情報用Infofieldに必要な情報であった場合は、ステップＳＴ２６において、その外部メモリ１３の位置情報をInfofieldへと加える。
次に、ステップＳＴ２７において示される分岐によって、今回の1TS パケット中にPESの先頭が含まれている可能性があるかを判断し、PESの先頭が含まれている可能性がない場合（DMA0転送数≦PESの残転送数の時）は次のTSの処理を開始するためにステップＳＴ１に処理は遷移する。PESの先頭が含まれている可能性のない場合（DMA0点総数＞PESの残転送数の時）はステップＳＴ２８においてPESの先頭が存在するかの判定処理を行う。
その結果、PESの先頭が存在しなかった場合は次のTSの処理を開始するためにステップＳＴ１に処理は遷移し、PESの先頭が存在する場合は、ステップＳＴ２９〜ＳＴ４０で示される処理によって、バッファ（P1）１１２中のPESの先頭以降のペイロード（Payload）をESとして外部メモリ１３へと転送する処理を行う。
【００３９】
ステップＳＴ２９において、PES ヘッダ（Header）中のPES Header Lengthを取得してその値よりバッファ（P1）１１２のリードアドレス（Read Address）の値を算出し、ステップＳＴ３０においてその値を転送制御部（DMA1）１１５に設定し、バッファ（P2）１１３のライトアドレス（Write Address）には前回の転送が終了した時点の値を再度設定する。
転送制御部（DMA1）１１５の転送数に関しては、ステップＳＴ３１，ＳＴ３２において、PES ヘッダ（Header）中のPES Packet Lengthを取得し、その値がバッファ（P1）１１２に残っているデータよりも大きかった場合は、バッファ（P1）１１２に残っているデータ数を転送制御部（DMA1）１１５の転送数として設定する（P1中の残データよりもPES Packet Lengthが短い場合はさらに分岐した処理が必要となるが、TSを想定した場合あまりその状況は発生しないため今回は割愛する）。
その後、ステップＳＴ３３において転送制御部（DMA1）１１５のスタート（Start）を指示し、ステップＳＴ３４において転送制御部（DMA1）１１５による転送の終了を待ち、終了を確認した後、転送制御部（DMA2）１１６の設定をステップＳＴ３５〜ＳＴ３８において行い、ステップＳＴ３９において転送制御部（DMA2）１１６のスタート（Start）を指示し、ステップＳＴ４０において転送制御部（DMA1）１１５による転送の終了を待つ。転送制御部（DMA2）１１６の転送終了確認後、ステップＳＴ４１，ＳＴ４２でES情報の取得を行い、次のTSの処理を開始するためにステップＳＴ１に処理は遷移する。
【００４０】
図８は、図７で示したTS ストリーム処理におけるデータの変化の例を示す図である。
図８に示すように、バッファ（P0）１１１においては、TSは順次転送順に格納されていき、バッファ（P1）１１２に転送された時点ではビデオ（Video）、オーディオ（Audio）、セクション（Section）等それぞれに分離されPESの状態で格納され、バッファ（P2）１１３への転送後は、最終的にESの状態で格納されて、そこから外部メモリ１３へと転送される。
【００４１】
本第１の実施形態によれば、多重ストリームを処理に応じて順番にバッファに転送して格納し、各ステージで所定のPES、ESの状態を順次に形成する処理を行うことから、多重化されたストリームの効率の良い処理を実現することが可能である。
【００４２】
第１の実施形態においては、CPU１２によって各転送制御部（DMA）の転送設定をバッファ（P0）に入力されるパケットの単位で行う必要があり、入力がTSであった場合に、188byteのデータが入力されるたびに、ステップＳＴ１〜ＳＴ４２の処理が必要である。
したがって、第１の実施形態のシステムでの多重分離方法では、パケット長の長いストリームの処理に向いているといえる。
【００４３】
＜第２実施形態＞
図９は、本発明の第２の実施形態に係るデータ処理装置を採用したデータ処理システムとしての多重分離システムの構成例を示す図である。
【００４４】
第１の実施形態に係るデータ処理装置は、トランスポートストリーム（TS Transport Stream)、プログラムストリーム（PS：Program Stream)のようなパケットによって階層化されており、かつ多重化されたストリームの多重分離システム１０として構成されている。
なお、図９においては、理解を容易にするために図１と同一構成部分は同一符号をもって表している。
【００４５】
この多重分離システム１０Ａは、図９に示すように、多重分離を行う多重分離ブロック（以下、単に分離ブロックという）１１Ａ、分離ブロック１１Ａを制御するＣＰＵ１２、および分離ブロック１１Ａにおいて分離後のデータを格納する外部メモリ１３を、主構成要素として有している。
分離ブロック１１Ａは、コントロールバス１４によりＣＰＵ１２と接続され、メモリバス１５により外部メモリ１３と接続されている。
【００４６】
本第２の実施形態においては、CPU１２による制御量、処理量を低減させるために、第１の実施形態の構成に6つの変更が加えられている。
【００４７】
その6つの変更点とは、
CPU１２を制御補助するためのマスタコントローラ（Master Controller）１１７の追加、
バッファ（P1）１１２Ａ、バッファ（P2）１１３Ａが複数のバンク（図９の例では４つのバンクBank0〜Bank3）に分割され、分割された一つ一つ用に転送制御部(DMA0)１１４Ａおよび転送制御部(DMA1)１１５Ａ、および転送制御部(DMA2)１１６Ａに転送制御ブロック（DMA ブロックDMA0-0〜DMA0-3、DMA1-0〜DMA1-3、DMA2-0〜DMA2-3)の追加、
各転送制御ブロック（DMAブロック）中のコントローラ（DMA Controller）２０１Ａ（図１１参照）にバイトスキップ（Byte Skip）機能の追加、
転送制御ブロック（DMAブロック）中のパターンディテクタ（Pattern Detector）２０２Ａ（図１１参照）がパターンヒット（Pattern Hit）後に転送制御部（DMA）による転送を一時停止する機能の追加、
転送制御ブロック（DMAブロック）中のパターンディテクタ（Pattern Detector）２０２Ａが転送データをカウントし、指定数のデータが転送されたときに転送制御部（DMA）による転送を一時停止する機能の追加、
転送制御ブロック（DMAブロック）中のパターンディテクタ（Pattern Detector）２０２Ａにデータゲート（Gate）機能の追加、
である。
【００４８】
図１０は、図９において示されるCPU制御補助用のマスタコントローラ（Master Controller）１１７の制御シーケンスを示す図である。
図１０におけるTransfer Stop（転送停止）がホームポジション（Home Position）となり、システム動作開始直後の位置となる。
【００４９】
システム的には転送停止（Transfer Stop）状態である場合にのみ、CPU１２からのDMAブロックへの転送数、転送アドレス等の設定、各バッファ１１１Ａ〜１１３Ａのパース（Parse）が許可される。
状態がTransfer Stopにある時に、CPU１２よりそれぞれの転送制御部（DMA）１１４Ａ〜１１６Ａにスタート（Start）を指示することによってそれぞれの転送制御部（DMA）１１４Ａ〜１１６Ａにおいて転送が開始される。
転送制御部（DMA0）１１４Ａのスタート（Start）が指示された場合、シーケンスは状態DMA0に遷移し、転送制御部（DMA0）１１４Ａに指定した転送数分の転送が終了するか、転送途中にパターンディテクタ（PDT0）から転送一時停止指示があるまで状態DMA0の位置であり続ける。
転送制御部（DMA0）１１４Ａにおける転送が終了した場合に、転送制御部（DMA1）１１５Ａ、転送制御部（DMA2）１１６Ａの状態をチェックし、そこに既に転送が設定されており、転送するべきデータが存在する場合、状態DMA1へと遷移する。
また、転送制御部（DMA0）１１４Ａにおける転送が終了し、かつ転送制御部（DMA1）１１５Ａ、転送制御部（DMA2）１１６Ａに転送が設定されていないか転送するべきデータが存在しない場合は、Transfer Stopへと遷移する。
【００５０】
次に、Transfer Stop状態で転送制御部（DMA1）１１５Ａのスタート（Start）が指示されるか、DMA0から状態が遷移しDMA1となったときにのみ、転送制御部（DMA1）１１５Ａでの転送が実行され、転送制御部（DMA1）１１５Ａに指定した転送数分の転送が終了するか、転送途中にパターンディテクタ（PDT1）から転送一時停止指示があるまで状態DMA1の位置であり続け転送状態が継続される。
DMA0の際と同様に、転送制御部（DMA1）１１５Ａにおける転送が終了した場合に、DMA0、DMA2の状態をチェックし、そこに既に転送が設定されており、転送するべきデータが存在する場合、状態DMA2へと遷移する。
また、転送制御部（DMA1）１１５Ａにおける転送が終了し、かつ転送制御部（DMA0）１１４Ａ、転送制御部（DMA2）１１６Ａに転送が設定されていないか転送するべきデータが存在しない場合は、Transfer Stopへと遷移する。
【００５１】
さらに、Transfer Stop状態で転送制御部（DMA2）１１６Ａのスタート（Start）が指示されるか、DMA1から状態が遷移しDMA2となったときにのみ、転送制御部（DMA2）１１６Ａでの転送が実行され、転送制御部（DMA2）１１６Ａに指定した転送数分の転送が終了し、転送制御部（DMA0）１１４Ａ、転送制御部（DMA1）１１５Ａに転送が設定されており、転送するべきデータが存在している場合は、状態DMA0へと遷移する。転送制御部（DMA2）１１６Ａにおいては、パターンティテクタ（PDT）が存在しないために、パターンティテクタ（PDT）による転送一時停止指示による遷移はない。
このマスタコントローラ（Master Controller）１１７は、第１の実施形態においては、バッファ（P0）１１１でのTSの制御頻度と同頻度のバッファ（P1）１１２でのPES処理頻度、バッファ（P2）１１６でのES処理頻度が必要であったが、通常（PES Length >> TS Length）であるので非効率の部分がある。
本第２の実施形態においては、その改善を目指し、転送制御部（DMA1）１１５Ａ、転送制御部（DMA2）１１６Ａ、およびバッファ（P1）１１２Ａ、バッファ（P2）１１３Ａにおいては、上記マスタコントローラ（Master Controller）１１７により、PES Length単位以上の処理頻度で処理を実現できるように実装した。
【００５２】
図９におけるシステム図において、第１の実施形態では転送制御部（DMA0、1、2）１１４から１１６はそれぞれ1個ずつ実装され、バッファ（P0、1、2）１１１から１１３の全ての領域にアクセスすることができたが、ビデオ（Video）、オーディオ（Audio）、セクション（Section）などのうちどの種類のTS パケットが入力されてくるかは既知ではなく、ビデオ（Video）が連続して入力されてきている場合は良いが、Video TS => Audio TS => Section => Video TS などという順番に入力された場合、Audio TS、Sectionの処理が終了した後、ビデオ（Video）のTS、PES、ESの転送情報（P Buffer、外部MemoryのAddress等）をCPU１２によって退避させ記憶しておいたものか、CPU１２で別途計算するなどしたものを再度設定して処理を継続する必要がある。
【００５３】
本第２の実施形態においては、バッファ（P1、P2）１１２Ａ、１１３Ａをそれぞれ複数にバンクに分割し、分割した部分をそれぞれ制御ができるように同数の転送制御部（DMA0、1、2）１１４Ａ〜１１６Ａを実装することによって、転送情報のCPU１２での退避処理、演算処理等を削減し、マスタコントローラ（Master Controller）１１７による転送制御を簡便なものとしている。
【００５４】
図１１は、本第２の実施形態の係る転送制御ブロック（DMA Block）の構成例を示すブロック図である。
【００５５】
図１１に示す転送制御ブロック２００Ａは、コントローラ（DMA Controller）２００Ａ，およびパターンディテクタ（Pattern Detector：PDT）２０２Ａにより構成されている。
【００５６】
第１の実施形態においては、コントローラ（DMA Controller）２０１による転送データは直接次段のバッファ（P）もしくは外部メモリ１３へと入力されており、パターンディテクタ（PDT）２０２はそのデータを監視し、目標のパターンが通過した場合、そのパターンの書き込まれた位置を記録しCPU１２に知らせるという機能を実装している。
本第２の実施形態におけるコントローラ（DMA Controller）２０１Ａは第１の実施形態の転送機能に加えて、転送開始後指定数の転送データをマスクし前段のバッファ（P）からは読み出すが、後段のバッファ（P）、外部メモリ１３には転送しないという機能を追加した。
また、パターンディテクタ（PDT）２０２Ａに関して、本第２の実施形態においては目標のパターンを検出した場合は、その時点で即座に転送制御部（DMA）を停止し、CPU１２に主導をわたし制御を許可するという機能を追加し、さらに指定した数のデータがパターンティテクタ（PDT）２０２Ａを通過した際にも同様にその時点で即座に転送制御部（DMA）を停止し、CPU１２に主導を渡し制御を許可する機能もまた追加されている。
また、パターンディテクタ（PDT）２０２Ａにおいて任意のTransfer Stop状態から任意のTransfer Stop状態までデータのマスクを行い後段への書き込みが抑制されるデータゲート（Data Gate）機能も追加されている。この機能は任意のパターンが検出されるまで後段の書き込みを行わないなどという動作に使用される。
これらの機能により、TS Header、PES Headerを除いたペイロード（Payload）部分のみを後段に書き込むことを容易に実現できる。
【００５７】
図１２は、本第２の実施形態おける、上記機能を実現した図１１のコントローラとパターンディテクタの具体的な構成例を示すブロック図である。
【００５８】
コントローラ２０１Ａは、図１２に示すように、ステートマシーン２０１１、リクエストジェネレータ２０１２、リードデータカウンタ２０１３、スキップデータカウンタ２０１４、リードアドレスジェネレータ２０１５、およびライトアドレスジェネレータ２０１６を有する。
リクエストジェネレータ２０１２は、リードデータカウンタ２０１３、およびスキップデータカウンタ２０１４のカウンタ値に基づいてリードリクエストをバッファまたはメモリに出す。
【００５９】
パターンディテクタ２０２Ａは、コンペアデータバッファ２０２１、コンペアデータレジスタ２０２２、バイトストップコントローラ２０２３、コンペアエンジン２０２４、ポーズジェネレータ２０２５、データゲート２０２６を有する。
【００６０】
このような構成を有するパターンディテクタ２０２Ａは、転送制御開始後から何バイト目に検出されたパターンがあったかを保持する機能としてコンペアデータバッファ２０２１を有し、パターンが検出された際に、実行中の転送制御を一旦停止（休止）させる機能および設定されたバイト数が入力された際に同じく一旦転送制御を停止する機能としてバイトストップコントローラ２０２３、コンペアエンジン２０２４、ポーズジェネレータ２０２５を有し、ソフトウェアによりパターンディテクタ２０２Ａの後段のバッファに書き込むか否かを選択する機能としてデータゲート２０２６を有する。
【００６１】
図１３は、本第２の実施形態におけるTSを処理する場合のCPU１２によるシステム制御フローを示す図である。
以下に、ビデオTD(Video TS)の処理に関して図１３に関連付けて説明を行い、他のTSの場合を省略する。
【００６２】
ステップＳＴ１０１において、TSが1パケット分入力されるのを待ち、バッファ（P0）１１１Ａのステータスにより入力の完了を確認したのちステップＳＴ１０２においてバッファ（P0）１１１Ａ中のPIDの部分をCPU１２によってパース（Parse）する。
ステップＳＴ１０３において、PIDによる今後の処理を決定し、PIDがビデオ（Video）を示すものであった場合、ステップＳＴ１０５以降においてビデオ（Video）の処理を開始し、ビデオを示すものでなかった場合ステップＳＴ１０４においてその他の処理を行うが、ここまでの処理は第１の実施形態と同様である。
また、転送制御部１１４Ａ，１１５Ａの転送制御ブロックのパターンディテクタ(PDT0/1)に関して、パターンディテクタ（PDT0）においてVideo Packet ＳＴart Code = 0x000001E*を、パターンディテクタ（PDT1）においてはStart Code Prefix = 0x000001**をそれぞれ設定しておくという設定も第１の実施形態と同様である。
その他の初期設定としては、パターンディテクタ（PDT0）のゲート（Gate）機能はディセイブル（Disable）、パターンディテクタ（PDT1）のゲート機能はイネーブル（Enable）、パターンディテクタ（PDT0、1）のバイトストップ（Byte Stop）はディセイブル（Disable）、転送制御部（DMA0、1、2）１１４Ａ〜１１６Ａは終了状態、転送制御部（DMA2）１１６Ａの転送は無限転送モード（バッファ（P2）１１３Ａにデータが入力されてきたら順次設定なしに転送していくモード）とする。
【００６３】
第１の実施形態に対して、本第２の実施形態においてはステップＳＴ１０５以降のビデオ（Video）の処理が大きく変更されている。
ステップＳＴ１０５において、バッファ（P0）１１１Ａ中のTS ヘッダ（Header）部分をパース（Parse）し、TSヘッダ（Header）と適応フィールド（Adaptation Field）の長さを算出し、バッファ（P1）１１２ＡにはTSヘッダ（Header）と適応フィールド（Adaptation Field）を除いたペイロード（Payload）のみを転送するために、ステップＳＴ１０６においてスキップバイト（Skip Byte）として設定する。
次に、転送制御部（DMA0）１１４Ａの転送数を設定するが、第１の実施形態においては転送長が適応フィールド（Adaptation Field）長に依存して変動したが、本第２の実施形態においてはスキップバイト（Skip Byte）を使用することによって、毎回TSのパケット長（188byte）をそのまま設定可能であり、その処理をステップＳＴ１０７で行いステップＳＴ１０８において転送制御部（DMA0）１１４Ａのスタート(Start)を指示する。
第１の実施形態においては、ここで転送制御部（DMA0）１１４の転送終了を待っていたが、本第２の実施形態においては、マスタコントローラ（Master Controller）１１７がTransfer Stop状態になり、CPU１２からの処理が可能となるのを待つようになっている。
【００６４】
ステップＳＴ１０９において、Transfer Stop状態となるのを確認したら、ステップＳＴ１１０において、そのTransfer Stop（転送停止）の要因を調べる。
その要因によって以下の処理が決定され、実行されることになる。ステップＳＴ１１０で取得したTransfer Stopの要因が、転送制御部（DMA0）１１４Ａの転送制御の終了であった場合、1TS パケット分の処理が終了したことを示し、その判断をステップＳＴ１１１において行い、次のTS パケットの処理を開始する。
次に、Transfer Stopの要因が、転送制御部１１４Ａの転送制御ブロックのパターンディテクタ（PDT0）がパターンがヒットしたことを検出した場合、あらかじめパターンディテクタ（PDT0）のパターンとして設定しておいたVideo Packet Start Code = 0x000001E*が存在するので、PESの先頭を発見したとし、ステップＳＴ１１２からステップＳＴ１１３へと遷移しPESの処理シーケンスを開始する。
【００６５】
ステップＳＴ１１３において、PES ヘッダ（Header）中のPES Data Length部分までバッファ（P1）１１２Ａに転送したら転送制御部１１４Ａの転送制御ブロックのパターンディテクタ（PDT0）が停止するように、PDT0 Byte Stopを設定し、ステップＳＴ１１４においてゲート機能をイネーブル（Enable）にした後、ステップＳＴ１１５において転送制御部（DMA0）１１４Ａの転送を再開する。
上記の制御によって、パターンディテクタ（PDT0）が次にバイトストップ（Byte Stop）するまで自動的にバッファ（P0）１１１Ａかバッファ（P1）１１２Ａへデータが転送される。次に、転送ストップ（Transfer Stop）状態となった際には、パターンディテクタ（PDT0）がByte Stop要因で停止しており、バッファ（P1）１１２ＡにはPES ヘッダ（Header）中のPES Data Length部分までが転送されていることになり、シーケンスはステップＳＴ１１６、ステップＳＴ１１７を経てステップＳＴ１１８以降の処理を行う。
【００６６】
ステップＳＴ１１８において、PES LengthとPES Data Lengthをバッファ（P1）１１２Ａより得て、格納し、転送制御部（DMA0）１１４Ａを再スタートさせる。
次にTransfer Stop状態となった際に、転送制御部（DMA1）１１５Ａは初期状態のままであり、ステップＳＴ１２３，ＳＴ１２４とシーケンスは遷移し、転送制御部（DMA1）１１５ＡによるPESのペイロード（Payload）転送の初期設定を行う。
ステップＳＴ１２４において、PES Date Lengthによりペイロード（Payload）までの転送をマスクする設定を行い、ステップＳＴ１２５において、ステップＳＴ１１８において格納したPES LengthとPES Data Lengthより転送制御部（DMA1）１１５Ａの転送数を計算し、ステップＳＴ１２６において転送数として設定し、最後にステップＳＴ１２７において転送制御部（DMA1）１１５Ａの転送開始を指示する。上記の処理によって、転送制御部（DMA1）１１５ＡによってP2にESのみが転送されることになる。
【００６７】
転送制御部（DMA2）１１６Ａに関しては、バッファ（P2）１１３Ａに転送されたデータをそのまま自動的に外部メモリに転送する。
この後、TS毎に実施される処理は、基本的にステップＳＴ１０１〜ＳＴ１１１となり、TS毎の処理は従来技術に比べて大幅に削減されるが、Transfer Stopにおいて、転送制御部１１５Ａの転送制御ブロックのパターンディテクタ（PDT1）のパターンヒット（Pattern Hit）が検出された場合は、Infofieldに加えるデータを検出したとして、シーケンスはステップＳＴ１２８，ＳＴ１２９と遷移し、Infofieldの処理を行う。
最後に、Transfer Stopにおいて、転送制御部１１４Ａの転送制御ブロックのパターンディテクタ（PDT0）のByte Stopが検出され、ステップＳＴ１１６，ＳＴ１１７，ＳＴ１２１とシーケンスは遷移し、PES、ESの転送を完了する。
【００６８】
図１４は、図１３で示したTS ストリーム(Stream)処理におけるデータの変化の例を示す図である。
【００６９】
複数のバンク（Bank）によってバッファ（P1、P2）１１２Ａ、１１３Ａは分割され、それぞれのバンク（Bank）ごとに対応して転送制御ブロック（DMAブロック）を用意し、ビデオ（Video）、オーディオ（Audio）、セクション（Section）等にバンク（Bank）を固定することによって、第１の実施形態でのアドレスの再設定の必要がなくなっており、処理の効率化がされている。
各バッファ１１１Ａから１１３Ａでのストリームの遷移状態は、第１の実施形態と同様であり、バッファ（P0）１１１Ａにおいては、TSは順次転送順に格納されていき、バッファ（P1）１１２Ａに転送された時点ではビデオ（Video）、オーディオ（Audio）、セクション（Section）等それぞれに分離されPESの状態で格納され、バッファ（P2）１１３Ａrへの転送後は、最終的にESの状態で格納されて、そこから外部メモリ１３へと転送される。
【００７０】
第１の実施形態においては、Packetの構成単位の小さいTSごとにPES、ESの処理も行う必要があったが、本第２の実施形態においては、TS、PES、ES各レベルでの先頭の検出のみを行うだけでよく、転送制御部（DMA1、DMA2）１１５Ａ、１１６Ａ以降の処理の大幅な効率化を実現している。
【００７１】
以上説明したように、本第２の実施形態によれば、第１の実施形態においては、パケットによって階層化されており、かつ多重化されたストリームの多重分離を行う際に、最小の構成単位を持つ階層ごとに、その他の階層の処理が必要となっていたが、マスタコントローラ（Master Controller）１１７、バッファ（P1,P2）１１２Ａ、１１３Ａのバンク（Bank）化と各バンク用転送制御ブロック（DMAブロック）、パターンディテクタ（Pattern Detector）２０２Ａの停止機能とゲート（Gate）機能等の実装によって、最小構成単位ごとに他の階層の処理を必要としない各階層ごとの処理を実現している。
【００７２】
図１５は、第１または第２の実施形態の多重分離システムを採用したオーディオビデオ処理システムの構成例を示すブロック図である。
【００７３】
本オーディオビデオ処理システム１００は、処理ブロック１０１、外部メモリ１０２、ＬＣＤ等のモニタ１０３、およびスピーカ１０４を有している。
処理ブロック１０１には、ストリームインタフェース１０１１、多重分離ブロック１０１２、オーディオデコーダ１０１３、ビデオデコーダ１０１４、オーディオポストプロセッサ１０１５、ビデオポストプロセッサ１０１６、およびこれらを制御するCPUに相当するメインコントローラ１０１７が１つのチップに集積化されている。
【００７４】
そして、多重分離ブロック１０１２として、図１のシステム１０または図９のシステム１０Ａの多重分離ブロック１１，１１Ａが適用される。多重分離ブロック１０１２により多重化ストリームにより効率的に分離されたオーディオES、ビデオESが外部メモリ１０２に転送されて格納される。
外部メモリ１０２に格納されたオーディオESはオーディオデコーダ１０１３でデコードされ、オーディオポストプロセッサ１０１５によりスピーカ１０４に出力される。
外部メモリ１０２に格納されたビデオESはビデオデコーダ１０１４でデコードされ、ビデオポストプロセッサ１０１６によりモニタ１０３に表示される。
【００７５】
本オーディオビデオ処理システム１００においても、第１または第２の実施形態と同様の効果を得られ、効率的な多重ストリーム処理を実現できる。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施形態に係るデータ処理装置を採用した多重分離システムの構成例を示す図である。
【図２】TSの構成図である。
【図３】各ＡＦＣにおけるTSとPESとの関係を示す図である。
【図４】ＰＩＤによるPESへの分離形態を示す図である。
【図５】PESの構造とESへの分離形態を示す図である。
【図６】図１の転送制御部（DMA0/1/2）の構成例を示すブロック図である。
【図７】第１の実施形態においてTSを処理する場合のCPUによるシステム制御フローを示す図である。
【図８】図７で示したTS ストリーム処理におけるデータの変化の例を示す図である。
【図９】本発明の第２の実施形態に係るデータ処理装置を採用した多重分離システムの構成例を示す図である。
【図１０】図９において示されるCPU制御補助用のマスタコントローラ（Master Controller）の制御シーケンスを示す図である
【図１１】本第２の実施形態の係る転送制御ブロック（DMA Block）の構成例を示すブロック図である。
【図１２】本第２の実施形態おける、図１１のコントローラとパターンディテクタの具体的な構成例を示すブロック図である。
【図１３】本第２の実施形態におけるTSを処理する場合のCPUによるシステム制御フローを示す図である。
【図１４】図１３で示したTS ストリーム(Stream)処理におけるデータの変化の例を示す図である。
【図１５】図１５は、第１または第２の実施形態の多重分離システムを採用したオーディオビデオ処理システムの構成例を示すブロック図である。
【符号の説明】
【００７７】
１０，１０Ａ・・・多重分離システム、１１，１１Ａ・・・多重分離ブロック、１１１〜１１３，１１１Ａ〜１１３Ａ・・・バッファ、１１４〜１１６，１１４Ａ〜１１６Ａ・・・転送制御部、１２・・・ＣＰＵ、１３・・・外部メモリ、DMA0-0〜DMA0-3、DMA1-0〜DMA1-3、DMA2-0〜DMA2-3・・・転送制御ブロック(DMA ブロック)、Bank0〜Bank3・・・バンク、１００・・・オーディオビデオ処理システム、１０１・・・処理ブロック、１０２・・・外部メモリ、１０３・・・モニタ、１０４・・・スピーカ、１０１１・・・ストリームインタフェース、１０１２・・・多重分離ブロック、１０１３・・・オーディオデコーダ、１０１４・・・ビデオデコーダ、１０１５・・・オーディオポストプロセッサ、１０１６・・・ビデオポストプロセッサ。
【図１】
2006345241.tif 000003
【図２】
2006345241.tif 000004
【図３】
2006345241.tif 000005
【図４】
2006345241.tif 000006
【図５】
2006345241.tif 000007
【図６】
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【図７】
2006345241.tif 000009
【図８】
2006345241.tif 000010
【図９】
2006345241.tif 000011
【図１０】
2006345241.tif 000012
【図１１】
2006345241.tif 000013
【図１２】
2006345241.tif 000014
【図１３】
2006345241.tif 000015
【図１４】
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【図１５】
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