(57)【要約】【課題】テスト回路を内蔵したＬＳＩのクロック制御回路において、クロックツリーを最適化することで、遅延時間の調整作業を簡単にする。【解決手段】クロック制御回路は、システムレジスタ２１、メモリ２２、スキャン用バイパスレジスタ２３及びＢＩＳＴ用レジスタ２４を備える。これらのレジスタ等に供給されるクロックは、１つのマルチプレクサ１１で選択される。また、これらのクロックを各レジスタ等に伝達するクロックラインは、１本のクロックライン３０にまとめられる。マルチプレクサ１１は、ＢＩＳＴモード時にＢＩＳＴクロックが印加され、スキャンモード時にスキャンクロックが印加される第１の入力端子Ｐ１と、システムクロックが印加される第２の端子Ｐ２を備える。ＢＩＳＴモード信号及びスキャンモード信号が入力されたＯＲ回路１２の出力によって、マルチプレクサ１１が制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
システムレジスタ、メモリ、スキャン用バイパスレジスタ及びＢＩＳＴ用レジスタに必要なクロックを供給するクロック制御回路であって、
ＢＩＳＴモード信号とスキャンモード信号に応じて、スキャンクロック、ＢＩＳＴクロック、システムクロックのいずれか１つのクロックを選択して出力する１つのマルチプレクサと、
前記マルチプレクサの出力に接続され、前記マルチプレクサによって選択されたクロックを伝達する単一のクロックラインと、を備え、
前記システムレジスタ、メモリ、スキャン用バイパスレジスタ及びＢＩＳＴ用レジスタに前記クロックラインから選択されたクロックを供給することを特徴とするクロック制御回路。
【請求項２】
前記マルチプレクサは、ＢＩＳＴモード時にＢＩＳＴクロックが印加され、スキャンモード時にスキャンクロックが印加される第１の入力端子と、システムクロックが印加される第２の端子を備えることを特徴とする請求項１に記載のクロック制御回路。
【請求項３】
前記クロックラインに前記スキャンクロック、ＢＩＳＴクロック、システムクロックの遅延時間を調整するための遅延バッファが挿入されていることを特徴とする請求項１または請求項２に記載のクロック制御回路。
【請求項４】
前記システムレジスタ，メモリ，スキャン用バイパスレジスタ，及びＢＩＳＴ用レジスタに、システムモード，スキャンモード，ＢＩＳＴモードの各動作モードに応じて動作に必要なレジスタ，メモリを選別する制御回路を接続したことを特徴とする請求項１乃至請求項３のいずれかに記載のクロック制御回路。
【請求項５】
前記システムレジスタ，メモリ，スキャン用バイパスレジスタ，及びＢＩＳＴ用レジスタに、前記マルチプレクサから出力されたクロックを選別し、システムモード，スキャンモード，ＢＩＳＴモードの各動作モードに応じて動作に必要なレジスタ，メモリに対してのみクロックを供給する制御回路を接続したことを特徴とする請求項１乃至請求項３のいずれかに記載のクロック制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック制御回路に関し、特に、テスト回路を内蔵したＬＳＩのクロック制御回路に関する。
【背景技術】
【０００２】
最近のＬＳＩは、スキャンテスト回路やＢＩＳＴ回路などのテスト回路を内蔵することにより、論理回路やメモリ回路の故障個所を見つけ出すためのテストを可能にしている。スキャンテスト回路は、ＬＳＩ内の各論理回路に対応して、フリップフロップ回路を配置した回路であり、複数のフリップフロップ回路をチェーン状に接続してシフトレジスタを構成し、各フリップフロップに取り込まれたデータを次々とシフトするシフト動作と、各論理回路の出力を各フリップフロップに取り込むキャプチャ動作とを行うことにより、論理回路のテストを行うものである。また、ＢＩＳＴ回路は、メモリの自己診断テストを可能にする回路である。ＢＩＳＴは、Built-In-Self-Testの略である。
【０００３】
このようなテスト回路を内蔵したＬＳＩでは、システムモード（通常のＬＳＩ動作モード）、スキャンモード（各論理回路、主にシステムレジスタを対象としたテスト動作モード）、ＢＩＳＴモード（メモリを対象としたテスト動作モード）の各動作モードを保証するために、必要なクロックを、クロックラインを介してクロック制御回路により供給する必要がある。
【０００４】
図２は、そのようなテスト回路を内蔵したＬＳＩにおける、従来のクロック制御回路を示す図である。上記３つの各動作モードに必要な４つのレジスタ、システムレジスタ２１、メモリ２２、スキャン用バイパスレジスタ２３、ＢＩＳＴ用レジスタ２４が準備されている。
【０００５】
システムレジスタ２１は、システムに用いられる通常のレジスタである。スキャン用バイパスレジスタ２３は、スキャンモード時に障壁となるメモリ２２をバイパス（迂回）するためのレジスタである。
【０００６】
そして、各動作モード毎に、必要なレジスタにクロックを選択的に供給する必要がある。すなわち、図３に示すように、システムモードにおいては、システムレジスタ２１及びメモリ２２のクロック入力端子にシステムクロックを供給する。スキャンモードにおいては、システムレジスタ２１とスキャン用バイパスレジスタ２３とＢＩＳＴ用レジスタにスキャンクロックを供給する。スキャンクロックとは前述のシフト動作を行うためのクロックである。また、ＢＩＳＴモードにおいては、メモリ２２及びＢＩＳＴ用レジスタ２４にＢＩＳＴクロックを供給する必要がある。
【０００７】
そのために、図２のクロック制御回路では、２つのマルチプレクサ（セレクタ）５１、５２と、２本のクロックライン６１、６２が用いられている。システムモードにおいて、ＢＩＳＴモード信号及びスキャンモード信号の論理値はいずれも「０」であり、マルチプレクサ５１はシステムクロックを選択して出力する。すると、システムクロックはクロックライン６１を介してシステムレジスタ２１とメモリ２２に供給され、通常のＬＳＩ動作がなされる。
【０００８】
スキャンモードにおいて、ＢＩＳＴモード信号の論理値は「０」、スキャンモード信号の論理値は「１」に設定されるので、マルチプレクサ５１はスキャンクロックを選択して出力する。すると、スキャンクロックはシステムレジスタ２１とスキャン用バイパスレジスタ２３とＢＩＳＴ用レジスタ２４に供給され、各レジスタ２１，２３，２４が正しく動作するか否かがテストされる。
【０００９】
また、ＢＩＳＴモードにおいて、ＢＩＳＴモード信号の論理値は「１」、スキャンモード信号の論理値は「０」に設定されるので、マルチプレクサ５２はＢＩＳＴクロックを選択して出力する。すると、ＢＩＳＴクロックはメモリ２２とＢＩＳＴ用レジスタ２４に供給され、メモリ２２が正しく動作するか否かがテストされる。関連する技術文献としては、以下の特許文献が挙げられる。
【特許文献１】特開２００１−５９８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、各動作モードにおいて、マルチプレクサ（セレクタ）により選択されたクロックが供給されるレジスタをそのクロックに同期して動作させるためには、クロックの到達時間を揃える必要がある。例えば、システムモードにおいて、システムレジスタ２１とメモリ２２にシステムクロックが同時に到達する必要がある。換言すれば、クロック源からレジスタ，メモリのクロック入力端子までのクロックの遅延時間を揃える必要がある。これは他の動作モードにおいても同じである。そのためには、クロックラインに遅延バッファを挿入してクロックの遅延時間の調整を行う。
【００１１】
しかしながら、図２のクロック制御回路では、２つのマルチプレクサ（セレクタ）５１、５２と、２本のクロックライン６１、６２が用いられているため、そのような遅延時間の調整作業が煩雑になるという問題があった。
【課題を解決するための手段】
【００１２】
そこで、本発明のクロック制御回路は、システムレジスタ、メモリ、スキャン用バイパスレジスタ及びＢＩＳＴ用レジスタに必要なクロックを供給するクロック制御回路であって、ＢＩＳＴモード信号とスキャンモード信号に応じて、スキャンクロック、ＢＩＳＴクロック、システムクロックのいずれか１つのクロックを選択して出力する１つのマルチプレクサと、前記マルチプレサの出力に接続され、前記マルチプレクサによって選択されたクロックを伝達する単一のクロックラインと、を備え、前記システムレジスタ、メモリ、スキャン用バイパスレジスタ及びＢＩＳＴ用レジスタに前記クロックラインから選択されたクロックを供給することを特徴とするものである。
【発明の効果】
【００１３】
本発明のクロック制御回路によれば、クロックラインが単純化され、クロックツリーが最適化されることで、複雑なクロックラインの遅延時間の調整作業が簡単になる。また、クロックラインに挿入される遅延バッファの数も削減されるので、チップ面積が縮小され、消費電力も低減される。また、システムクロックとＢＩＳＴクロックの遅延時間を等しくできるので、ＢＩＳＴモードにおいて、実動作速度（システム動作速度）でのメモリテストが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係るクロック制御回路について、図面を参照しながら説明する。
【００１５】
このクロック制御回路は、システムレジスタ２１、メモリ２２、スキャン用バイパスレジスタ２３及びＢＩＳＴ用レジスタ２４を備える。また、各レジスタ２１，２３，２４及びメモリ２２には、マルチプレクサ１１から出力されたクロックを各動作モードに応じて必要なクロックを選別して供給するか否か、あるいは各動作モードに応じて必要なレジスタ、メモリを選別する制御回路２５が接続されている。なお、図１においては、各レジスタ，メモリの後続に制御回路２５を接続しているが、制御回路２５の配置位置については特に限定されない。
【００１６】
前述の３つの動作モード（システムモード、スキャンモード、ＢＩＳＴモード）に対応して、システムクロック、スキャンクロック、ＢＩＳＴクロックが対応するレジスタに供給される。これらの３つのクロックの選択は１つのマルチプレクサ１１で行われるとともに、これらのクロックを対応する各レジスタまで伝達するクロックラインは、１本のクロックライン３０にまとめられている。
【００１７】
マルチプレクサ１１は、ＢＩＳＴモード時にＢＩＳＴクロックが印加され、スキャンモード時にスキャンクロックが印加される第１の入力端子Ｐ１と、システムクロックが印加される第２の入力端子Ｐ２を備えている。そして、ＢＩＳＴモード信号及びスキャンモード信号が入力されたＯＲ回路１２の出力によって、マルチプレクサ１１が制御されている。
【００１８】
各動作モードとレジスタの関係は図３と同じである。すなわち、システムモードにおいて、ＢＩＳＴモード信号及びスキャンモード信号の論理値はいずれも「０」に設定される。ＯＲ回路１２の出力は「０」である。このとき、マルチプレクサ１１は第２の端子Ｐ２に印加されるシステムクロックを選択してクロックライン３０に出力する。すると、システムクロックはクロックライン３０を介してシステムレジスタ２１とメモリ２２に供給され、通常のＬＳＩ動作がなされる。
【００１９】
なお、システムクロックは他のレジスタ（スキャン用バイパスレジスタ２３，ＢＩＳＴ用レジスタ２４）にも供給され得るが、制御回路２５によってシステム動作に必要なシステムレジスタ２１及びメモリ２２が選別され、テスト回路に係るスキャン用バイパスレジスタ２３及びＢＩＳＴ用レジスタ２４は動作していないので影響はない。また、制御回路２５によって各レジスタに供給されるシステムクロックを選別し、システムレジスタ２１とメモリ２２のみにクロックを供給することもできる。
【００２０】
スキャンモードにおいて、ＢＩＳＴモード信号の論理値は「０」、スキャンモード信号の論理値は「１」に設定される。ＯＲ回路１２の出力は「１」になる。すると、マルチプレクサ１１は第１の端子Ｐ１に印加されるクロックを選択する。したがって、このとき、第１の端子Ｐ１にスキャンクロックを印加すれば、スキャンクロックはマルチプレクサ１１を通して、システムレジスタ２１とスキャン用バイパスレジスタ２３とＢＩＳＴ用レジスタ２４に供給され、各レジスタ２１，２３，２４が正しく動作するか否かがテストされる。
【００２１】
なお、スキャンクロックはメモリ２２にも供給され得るが、前記と同様に制御回路２５によって、メモリ２２を除く各レジスタ２１，２３，２４（スキャンモード動作に必要なレジスタ）に対してのみスキャンクロックを供給するか、またはメモリ２２に供給されたとしてもスキャンモードの動作に影響がないように制御されている。
【００２２】
また、ＢＩＳＴモードにおいて、ＢＩＳＴモード信号の論理値は「１」、スキャンモード信号の論理値は「０」に設定される。ＯＲ回路１２の出力は「１」である。すると、マルチプレクサ１１は第１の入力端子Ｐ１に印加されるクロックを選択する。したがって、このとき、第１の入力端子Ｐ１にＢＩＳＴクロックを印加すれば、ＢＩＳＴクロックはメモリ２２とＢＩＳＴ用レジスタ２４に供給され、メモリ２２が正しく動作するか否かテストされる。なお、上記と同様に、ＢＩＳＴクロックはシステムレジスタ２１及びスキャン用バイパスレジスタ２３にも供給され得るが、制御回路２５によって、システムレジスタ２１及びスキャン用バイパスレジスタ２３を除くＢＩＳＴ用レジスタ２４及びメモリ２２（ＢＩＳＴモード動作に必要なレジスタとメモリ）に対してのみＢＩＳＴクロックを供給するか、またはシステムレジスタ２１及びスキャン用バイパスレジスタ２３に供給されたとしても当該レジスト２１，２３は動作せず、ＢＩＳＴモードの動作に影響がないように制御されている。
【００２３】
クロックライン３０には、スキャンクロック、ＢＩＳＴクロック、システムクロックの遅延時間を調整するために、例えば、４つの遅延バッファ４０Ａ，４０Ｂ，４０Ｃ，４０Ｄが挿入される。これにより、各動作モードにおいて、クロックが各レジスタ２１，２３，２４、及びメモリ２２のクロック入力端子に到達する時間が揃えられ、各レジスタ２１，２３，２４、及びメモリ２２がクロックに同期して動作することが可能になる。
【００２４】
このように、本実施形態のクロック制御回路によれば、クロックライン３０が１本にまとめられ、クロックツリーが最適化されることで、複雑なクロックラインの遅延時間の調整作業が不要となる。また、クロックライン３０に挿入される遅延バッファの数も削減されるので、チップ面積が縮小され、消費電力も低減される。また、システムクロックとＢＩＳＴクロックの遅延時間を等しくできるので、ＢＩＳＴモードにおいて、実動作速度（システム動作速度）でのメモリテストが可能になる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係るクロック制御回路の回路図である。
【図２】従来例のクロック制御回路の詳細を示す回路図である。
【図３】各動作モードと必要なレジスタの関係を示す図である。
【符号の説明】
【００２６】
１１  マルチプレクサ        １２  ＯＲ回路    ２１  システムレジスタ    
２２  メモリ                ２３  スキャン用バイパスレジスタ    
２４  ＢＩＳＴ用レジスタ    ２５  制御回路    ３０  クロックライン
４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ  遅延バッファ
５１，５２  マルチプレクサ
Ｐ１  第１の入力端子        Ｐ２  第２の入力端子
６１，６２  クロックライン    
【図１】
2006331190.tif 000003
【図２】
2006331190.tif 000004
【図３】
2006331190.tif 000005