(57)【要約】【課題】従来の２層構造のサイドウォールスペーサとＬＤＤ構造のソース・ドレイン領域とサリサイド構造とを有するＭＩＳ型半導体装置は、ソース・ドレイン領域にてリーク電流が発生するという課題があった。【解決手段】第１サイドウォールスペーサと第２サイドウォールスペーサとを備えるサイドウォール構造のゲート電極と、第１拡散領域と第２拡散領域とを備えるＬＤＤ構造のソース・ドレイン領域と、サリサイド構造とを有するＭＩＳ型半導体装置であって、ＭＩＳ型半導体装置は半導体基板に形成する素子領域を設け、素子領域の周囲を囲むようにフィールド酸化膜を有し、素子領域とフィールド酸化膜との境界領域に、第１拡散領域もしくは第２拡散領域と接続する第３拡散領域を有する。【選択図】 図１
2006080175.tif 000002
【特許請求の範囲】
【請求項１】
第１サイドウォールスペーサと第２サイドウォールスペーサとを備えるサイドウォール構造のゲート電極と、第１拡散領域と第２拡散領域とを備えるＬＤＤ構造のソース・ドレイン領域と、サリサイド構造とを有するＭＩＳ型半導体装置であって、
前記ＭＩＳ型半導体装置は、半導体基板に形成する素子領域に設け、該素子領域の周囲を取り囲むようにフィールド酸化膜を有し、
前記素子領域と前記フィールド酸化膜との境界領域に設け、前記第１拡散領域もしくは前記第２拡散領域と接続する第３拡散領域を有することを特徴とするＭＩＳ型半導体装置。
【請求項２】
前記第１拡散領域と前記第２拡散領域と前記第３拡散領域とは同一導電型であり、前記第１拡散領域の不純物濃度は、第２拡散領域および第３拡散領域より低く、前記第３拡散領域の不純物濃度は、前記第２拡散領域と同一もしくは低いことを特徴とする請求項１に記載のＭＩＳ型半導体装置。
【請求項３】
前記ゲート電極と前記第１サイドウォールスペーサとの境界の位置と、前記第１拡散領域と前記第２拡散領域との境界の位置とがほぼ一致していることを特徴とする請求項１または２に記載のＭＩＳ型半導体装置。
【請求項４】
第１導電型の半導体基板に周囲にフィールド酸化膜を形成し、選択的に素子領域を設ける工程と、
前記素子領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記素子領域に第２導電型の不純物を導入し第１不純物領域を形成し、前記ゲート電極の側壁に前記第１サイドウォールスペーサを形成し、前記第１サイドウォールスペーサをマスクとして前記素子領域に第２導電型の不純物を導入し第２不純物領域を形成し、
前記第１サイドウォールスペーサの側壁に前記第２サイドウォールスペーサを形成する工程と、
前記素子領域と前記フィールド酸化膜との境界領域に、前記第１不純物領域もしくは前記第２不純物領域と接続する第２導電型の不純物を導入し第３不純物領域を形成する工程と、
前記第１不純物領域と前記第２不純物領域との境界を、前記ゲート電極と前記第１サイドウォールスペーサとの境界にほぼ一致する位置まで拡散させるとともに、導入した不純物を活性化させ第１拡散領域と第２拡散領域とを備えるソース・ドレイン領域と第３拡散領域とを形成する熱拡散処理工程と、
前記素子領域と前記ゲート電極との表面に高融点金属シリサイド層を形成する工程と  を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の構造とその製造方法とに関し、特に短チャネル効果の防止を図るＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造と、配線抵抗などの低減を図るサリサイド構造とを備えたＭＩＳ型半導体装置の構造およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置における高集積化および高速応答性に対する技術進展に伴い、ＭＩＳ型半導体装置の構造も微細化されるに至っている。ＭＩＳ型半導体装置の微細化は原則的にスケーリング側に従い、チャネル長の短小化や接合深さの浅いソース・ドレイン領域の形成などの形で行われている。
【０００３】
ところが、ＭＩＳ型トランジスタの微細化に伴って特に、ＭＩＳ型半導体装置のチャネルの短小化による短チャネル効果と、拡散領域のシート抵抗およびゲート電極の配線抵抗の増大との２つの問題が顕在化した。
【０００４】
短チャネル効果によって、ドレイン近傍での電界集中によるブレークダウン現象の発生やホットエレクトロンの発生が顕著となるため、ＭＩＳ型半導体装置の特性が劣化するという問題がある。
【０００５】
また、ＭＩＳ型半導体装置を構成する要素の抵抗が増えることによって、電気信号の遅延が発生するため、ＭＩＳ型半導体装置の高速応答性が低下するという問題がある。
【０００６】
そこでこれらの問題点を改善する構造として、まず短チャネル効果を防止するためにＬＤＤ構造が採用され、さらに抵抗の増大を防止する構造としてサリサイド構造が考案された。
【０００７】
ここで、このような構造を有した従来のＭＩＳ型半導体装置の構造を図１７を用いて説明する。図１７は、ＬＤＤ構造およびサリサイド構造を有したＭＩＳ型トランジスタの構造を示した断面図である。
１は半導体基板、２はフィールド酸化膜、３は素子領域、４はゲート絶縁膜、５はゲート電極、６はサイドウォールスペーサ、７は第１拡散領域、８は第２拡散領域、９は高融点金属シリサイド層、１０はチャネル領域である。
【０００８】
半導体基板１の表面にフィールド酸化膜２にて素子分離した素子領域３を設け、この素子領域３内にゲート絶縁膜４とゲート電極５とサイドウォールスペーサ６とを有するゲート部と、第１拡散領域７と第２拡散領域８とを有するソース・ドレイン領域と、高融点金属シリサイド層９とを有している。
【０００９】
第１拡散領域７と第２拡散領域８とでソース・ドレイン領域を形成する。このような構造をＬＤＤ構造と称する。第１拡散領域７と第２拡散領域８との境界位置は、ゲート電極５の側壁より外側にオフセットされている。
ＬＤＤ構造を構成する第１拡散領域７は、第２拡散領域８に比べ不純物濃度が低く、第２拡散領域８とゲート電極５直下のチャネル領域１０との間の不純物濃度分布がなだらかとなるように構成されている。これによって、特にドレイン近傍での電界集中は緩和され、ＭＩＳ型トランジスタの特性を劣化させるブレークダウン現象やホットキャリアの発生は抑制される。
【００１０】
シリコンからなるソース・ドレイン領域および多結晶シリコンからなるゲート電極５の表面に、自己整合的に高融点金属層をシリサイド化して形成した高融点金属シリサイド層９が形成されている。このように高融点金属シリサイド層９が形成された構造をサリサイド構造と称する。
サリサイド構造を構成する高融点金属シリサイド層９は、導電性に優れている。この優れた導電性によってゲート電極５の配線抵抗およびソース・ドレイン領域である拡散領域のシート抵抗を低減している。
【００１１】
サイドウォールスペーサ６は、高融点金属の選択的なシリサイド化を行うためのマスクとして機能する関係上、膜厚が厚く形成されるため、第１拡散領域７の横方向の長さも長く形成される。この第１拡散領域７は電界集中を緩和し、ブレークダウン現象を防止するなどの短チャネル効果の抑制効果を発揮する反面、寄生抵抗としても作用する。そして、この第１拡散領域７の横方向の長さが長くなるにつれて寄生抵抗が増大し、ＭＩＳ型トランジスタの応答性を低下させるという問題が顕在化してきた。
【００１２】
この対策として、ゲート電極の側壁に第１と第２との各々独立して最適化された膜厚を有する２層構造のサイドウォールスペーサを設けたＭＩＳ型半導体装置が提案されている（特許文献１参照。）。
【００１３】
図１８は、特許文献1に示した従来技術のＭＩＳ型トランジスタの構造を示した断面図である。図１７と同一の構成要素には同一の番号を付与している。６ａは第１サイドウォールスペーサ、６ｂは第２サイドウォールスペーサである。Ｌは高融点金属シリサイド層９の分離長さを表している。１８は後退部である。
【００１４】
第１サイドウォールスペーサ６ａは、ゲート電極５の側壁に形成され、ＬＤＤ構造を構成する第１拡散領域７の長さを規定する。この第１サイドウォールスペーサ６ａの膜厚を調整することによって寄生抵抗の少ないかつ短チャネル効果の抑制作用の優れたＬＤＤ構造を構成することができる。
【００１５】
第２サイドウォールスペーサ６ｂは第１サイドウォールスペーサ６ａの側壁に形成される。第１サイドウォールスペーサ６ａと第２サイドウォールスペーサ６ｂとの加算された膜厚が、ゲート電極５表面上と拡散領域であるソース・ドレイン領域の表面上とに形成される高融点金属シリサイド層９の分離長さLを規定する。
【００１６】
この第２サイドウォールスペーサ６ｂを用いることによって、ＬＤＤ構造のソース・ドレイン領域の形成条件とサリサイド構造の分離形成条件との関係を独立させて、相互に最適な条件下で各々の構造を形成することが可能となる。
【００１７】
【特許文献１】特許第２５５１１２７号公報（第４−５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１に示した従来技術は、フィールド酸化膜の素子領域側端部（バーズビーク部と称する）でフィールド酸化膜が後退し、後退部１８を形成してしまう。この後退部１８によって、リークが発生してしまうという問題があった。
【００１９】
詳しく説明する。図１９は、特許文献１に示した従来技術の製造途中を示した断面図である。１１は第１拡散領域７を形成するための第１不純物領域、１３は第２拡散領域８を形成するための第２不純物領域、１２は第２サイドウォールスペーサ６ｂを形成するため
のシリコン酸化膜層である。図１７と同一の構成要素には同一の番号を付与している。
【００２０】
図１９は、フィールド酸化膜２により素子分離された素子領域３に、ゲート絶縁膜４とゲート電極５と第１サイドウォールスペーサ６ａと第１不純物領域１１と第２不純物領域１３とを形成し、その上部にシリコン酸化膜層１２を堆積させた状態の図である。
【００２１】
図２０は、シリコン酸化膜層１２をエッチングし、第１サイドウォールスペーサ６ａの端部に第２サイドウォールスペーサ６ｂを形成した状態の図である。
図２０に示したように、シリコン酸化膜層１２をエッチングする際に、フィールド酸化膜２も同時にエッチングされ、フィールド酸化膜２と素子領域３との接点であるバーズビーク部でフィールド酸化膜２の後退部１８が発生し、半導体基板１が露出してしまう。これは、シリコン酸化膜層１２とフィールド酸化膜２とが同じシリコン酸化膜であることが、その理由である。
【００２２】
フィールド酸化膜２の後退部１８が存在する状態で、高融点金属シリサイド層９を形成すると、図１８に示したように、後退部１８に高融点金属シリサイド層９が入り込み、半導体基板１と高融点金属シリサイド層９とが接続してしまう。
【００２３】
以上の説明で明らかなように、特許文献１に示した従来技術は、ソース・ドレイン領域にて高融点金属シリサイド層と半導体基板とが接続してしまい、この部分でリーク電流が発生し、ＭＩＳ型トランジスタの電気特性が著しく低下してしまうか、動作しない。
ＬＤＤ構造もサリサイド構造も、近年のＭＩＳ型半導体装置では広く用いられる構造であって、半導体装置の素子分離にフィールド酸化膜を用いることも広く用いられる技術である。従来技術は、素子分離の技術にフィールド酸化膜を用い、ＬＤＤ構造とサリサイド構造とを用いると、ソース・ドレイン領域でリーク電流が発生してしまうことから、大きな問題となっていた。
【００２４】
解決しようとする課題は、従来技術の製造方法により形成されたＬＤＤ構造およびサリサイド構造を有するＭＩＳ型半導体装置では、ソース・ドレイン領域のリーク電流の発生を抑制することができないという点である。
【課題を解決するための手段】
【００２５】
本発明は、上記課題を解決するもので、ＬＤＤ構造およびサリサイド構造を備えるＭＩＳ型半導体装置について、ソース・ドレイン領域のリーク電流の発生を抑制することが可能な半導体装置の構造とその製造方法を提供することにある。
【００２６】
上記目的を達成するために、本発明の半導体装置は、下記記載の構造を採用する。
【００２７】
本発明における半導体装置は、第１サイドウォールスペーサと第２サイドウォールスペーサとを備えるサイドウォール構造のゲート電極と、第１拡散領域と第２拡散領域とを備えるＬＤＤ構造のソース・ドレイン領域と、サリサイド構造とを有するＭＩＳ型半導体装置であって、半導体基板に形成する素子領域に設け、素子領域の周囲を取り囲むようにフィールド酸化膜を有し、素子領域とフィールド酸化膜との境界領域に設け、第１拡散領域もしくは第２拡散領域と接続する第３拡散領域を備えることを特徴とする。
【００２８】
本発明における半導体装置は、第１拡散領域と第２拡散領域と第３拡散領域とは同一導電型であり、第１拡散領域の不純物濃度は、第２拡散領域および第３拡散領域より低く、第３拡散領域の不純物濃度は、第２拡散領域と同一もしくは低いことを特徴とする。
【００２９】
本発明における半導体装置は、ゲート電極と第１サイドウォールスペーサとの境界の位
置と第１拡散領域と第２拡散領域との境界の位置とがほぼ一致していることを特徴とする。
【００３０】
上記目的を達成するために、本発明の半導体装置は、下記記載の製造方法を採用する。
【００３１】
第１導電型の半導体基板に周囲にフィールド酸化膜を形成し、選択的に素子領域を設ける工程と、素子領域にゲート電極を形成する工程と、ゲート電極をマスクとして素子領域に第２導電型の不純物を導入し第１不純物領域を形成し、ゲート電極の側壁に第１サイドウォールスペーサを形成し、第１サイドウォールスペーサをマスクとして素子領域に第２導電型の不純物を導入し第２不純物領域を形成し、第１サイドウォールスペーサの側壁に第２サイドウォールスペーサを形成する工程と、素子領域とフィールド酸化膜との境界領域に、第１不純物領域もしくは第２不純物領域と接続する第２導電型の不純物を導入し第３不純物領域を形成する工程と、第１不純物領域と第２不純物領域との境界を、ゲート電極と第１サイドウォールスペーサとの境界にほぼ一致する位置まで拡散させるとともに、導入した不純物を活性化させ第１拡散領域と第２拡散領域とを備えるソース・ドレイン領域と第３拡散領域とを形成する熱拡散処理工程と、素子領域とゲート電極との表面に高融点金属シリサイド層を形成する工程とを有することを特徴とする。
【発明の効果】
【００３２】
本発明によれば、ＬＤＤ構造およびサリサイド構造を有するＭＩＳ型半導体装置について、特にゲート電極の側壁に第１と第２の各々独立して最適化された膜厚で形成された２層のサイドウォールスペーサを設けるＭＩＳ型半導体装置のリーク電流の発生を抑制し、寄生抵抗の少ないかつ短チャネル効果の抑制作用の優れたＬＤＤ構造と拡散領域である素子領域の表面上とゲート電極の表面上とに形成される高融点金属シリサイド層の分離長さを規定するサリサイド構造を実現する。
【発明を実施するための最良の形態】
【００３３】
以下、図面を用いて本発明を実施するための最適な形態の半導体装置の構造とその製造方法とを説明する。なお、以下に示す本発明の実施形態については、半導体装置としてＮチャネル型ＭＯＳトランジスタを例にして説明する。
【実施例１】
【００３４】
[本発明の実施例１における構造の説明：図１]
まず、図１の断面図を用いて本発明の実施例１における半導体装置の構造を説明する。図１は、本発明の実施例１における半導体装置の断面図である。
１は半導体基板、２はフィールド酸化膜、３は素子領域、４はゲート絶縁膜、５はゲート電極、６ａは第１サイドウォールスペーサ、６ｂは第２サイドウォールスペーサ、７は第１拡散領域、８は第２拡散領域、９は高融点金属シリサイド層、１６は第３拡散領域である。
【００３５】
本発明の実施例１における半導体装置は、図１に示すように、導電型がP型のシリコンからなる半導体基板１の表面をフィールド酸化膜２で囲み素子領域３を設け、素子領域３にシリコン酸化膜よりなるゲート絶縁膜４を介し多結晶シリコンからなるゲート電極５を設ける。さらに、ゲート電極５の側壁にシリコン酸化膜よりなる第１サイドウォールスペーサ６aを設け、第１サイドウォールスペーサ６ａの側壁には同じくシリコン酸化膜である第２サイドウォールスペーサ６ｂを設ける。素子領域３の表面には、導電型がＮ型の第１拡散領域７と、第１拡散領域７より不純物濃度が高い導電型がＮ型の第２拡散領域８とからなるソース・ドレイン領域を設ける。
【００３６】
第１拡散領域７は、その上部がゲート電極５でほぼ覆われ、第１拡散領域７と第２拡散
領域８との境界位置は、ゲート電極５の側壁位置にほぼ一致している。
【００３７】
フィールド酸化膜２と素子領域３との境界領域に導電型がN型で第２拡散領域８と接続する第３拡散領域１６を設ける。第３拡散領域１６の不純物濃度は、第１拡散領域７より高く、第２拡散領域８と同一もしくは低い。
本発明の半導体装置の最も特徴的な部分は、まさにこの第３拡散領域１６を設ける点であって、仮に、製造工程中にフィールド酸化膜２がエッチングされたとしても、半導体基板１が露出することはないのである。
【００３８】
シリコンからなる拡散領域である素子領域３の表面上および多結晶シリコンからなるゲート電極５の表面上には、チタンシリサイドなどの高融点金属シリサイド層９を設ける。
【００３９】
このような構成によって、高融点金属シリサイド層９は、確実に導電型がＮ型の拡散領域内に設けることが可能となることから、高融点金属シリサイド層９が導電型がP型である半導体基板１と直接接続したりすることを防止することができる。高融点金属シリサイド層９と導電型がＰ型の半導体基板１との距離が不十分となることも回避される。
【実施例２】
【００４０】
[本発明の実施例２における構造の説明：図２]
次に、図２の断面図を用いて本発明の実施例２における半導体装置の構造を説明する。図２は、本発明の実施例２における半導体装置の断面図である。
本発明の実施例２における半導体装置は、そのソース・ドレイン領域の形状が異なる点を除いて、本発明の実施例１における半導体装置と同一である。したがって、同一の構成要素に関しては同一の番号を付与し、その説明を省略する。
【００４１】
本発明の実施例２における半導体装置は、図２に示すように、第１拡散領域７が第２拡散領域８の下部まで延在しており、所謂、２重拡散による傾斜接合と呼ばれる構造となっている。そして、第３拡散領域１６と第１拡散領域７と第２拡散領域８とが接している。
【００４２】
本発明の実施例２の半導体装置は、第１拡散領域７が第２拡散領域８の下側に延在している構造を有している。第１拡散領域７の不純物濃度は第２拡散領域８に比べ低いので、半導体基板１とソース・ドレイン領域との間でより大きな電圧に耐えることができる。このため、図１に示す本発明の実施例１の半導体装置と比べ、より高耐圧の半導体装置を構成することができる。
【００４３】
[本発明の実施例１における構造の製造方法：図１、図３〜図１１]
次に、図１に示す本発明の実施例１における半導体装置の製造方法を図３〜図１１の断面図を用いて説明する。図３〜図１１は、本発明の実施例１おける半導体装置の製造方法を工程順に示す断面図である。
【００４４】
まず図３に示すように、シリコンからなる導電型がＰ型の半導体基板１に、周囲を既知の選択酸化処理により設ける膜厚５５０ｎｍのフィールド酸化膜２で囲む素子領域３を形成する。さらに半導体基板１を酸化拡散炉を用い酸化処理を行い、素子領域３の表面にシリコン酸化膜からなる膜厚が１０ｎｍのゲート絶縁膜４を形成する。
【００４５】
次に、図４に示すように、半導体基板１上の表面上に反応ガスにモノシラン（ＳｉＨ４）を用いるＣＶＤ法により、多結晶シリコン膜を膜厚３００ｎｍで堆積した後、ホトレジスト１７を回転塗布法により前面に形成し、所定のホトマスクを用いて露光処理と現像処理とを行い、ホトレジスト１７をゲート電極５の形状にパターニングする。その後、このパターニングしたホトレジスト１７をエッチングマスクとし、エッチングガスに臭化水素
（ＨＢｒ）と塩素（Ｃｌ２）を用いたドライエッチングにより、多結晶シリコンをゲート電極５としてパターニングする。さらに、半導体基板１をフッ酸溶液に浸し、臭化水素の反応生成物である臭化物を除去する。これにより、ゲート電極５と半導体基板１との間のみにゲート絶縁膜４が残る構造となる。その後、図示しないが、ホトレジスト１７は除去する。
【００４６】
次に、図５に示すように、ゲート電極５をマスクとして導電型がＮ型の不純物であるリン（Ｐ）をイオン注入量１０１３ａｔｏｍｓ／ｃｍ２程度の条件で添加し、素子領域３表面のゲート電極５と自己整合する領域に第１不純物領域１１を形成する。第１不純物領域１１は、図５の断面図ではゲート電極５の側壁からフィールド酸化膜２と素子領域３との境界点である第１の境界Ｐ１までの範囲で形成される。この第１不純物領域１１は、後の工程により第１拡散層７となる領域である。
【００４７】
次に、反応ガスにモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）と酸素（Ｏ２）とを用いるＣＶＤ法により、半導体基板１の上部に膜厚１００ｎｍの第１シリコン酸化膜層１２ａを形成する。この第１シリコン酸化膜層１２ａは、後の工程により第１サイドウォールスペーサ６ａとなる。
【００４８】
次に、図６に示すように第１シリコン酸化膜層１２ａをエッチングガスに四フッ化メタン（ＣＦ４）と三フッ化メタン（ＣＨＦ３）とを用いる異方性エッチングを行い、ゲート電極５の側壁に第１サイドウォールスペーサ６ａを形成する。この第１サイドウォールスペーサ６ａの膜厚は、ほぼ第１シリコン酸化膜層１２ａの膜厚を保持している。フィールド酸化膜２と第１シリコン酸化膜層１２ａとは同じシリコン酸化膜である。このため第１シリコン酸化膜１２ａをエッチングする際に、フィールド酸化膜２も同時にエッチングされ、フィールド酸化膜２と素子領域３との第１の境界Ｐ１は、第２の境界Ｐ２の位置まで後退する。
【００４９】
次に、ゲート電極５および第１サイドウォールスペーサ６ａをマスクとして導電型がＮ型の不純物である砒素（Ａｓ）をイオン注入量３×１０１５ａｔｏｍｓ／ｃｍ２程度の条件で添加し、素子領域３の表面のゲート電極５および第１サイドウォールスペーサ６ａと自己整合する領域に第２不純物領域１３を形成する。第２不純物領域１３は、図６の断面図では第１サイドウォールスペーサ６ａの側壁から後退した第２の境界Ｐ２までの範囲で形成される。第１不純物領域１１と第２不純物領域１３とのオフセットされた距離は、第１サイドウォールスペーサ６ａの膜厚により決定される。この第２不純物領域１３は、後の工程により第２拡散層８となる領域である。
【００５０】
次に、図７に示すように反応ガスにモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）と酸素（Ｏ２）を用いるＣＶＤ法により、膜厚２００ｎｍの第２シリコン酸化膜層１２ｂを形成する。この第２シリコン酸化膜層１２ｂは、後の工程により第２サイドウォールスペーサ６ｂとなる。第１サイドウォールスペーサ６ａと第２サイドウォールスペーサ６ｂとにより、後のサリサイド構造の形成において、ゲート電極５とソース・ドレイン領域とを分離するマスクとして機能する。
【００５１】
次に、図８に示すように第２シリコン酸化膜層１２ｂをエッチングガスに四フッ化メタン（ＣＦ４）と三フッ化メタン（ＣＨＦ３）とを用いる異方性エッチングを行い、第１サイドウォールスペーサ６ａ側壁に第２シリコン酸化膜層１２ｂからなる第２サイドウォールスペーサ６ｂを形成する。フィールド酸化膜２と第２シリコン酸化膜層１２ｂとは同じシリコン酸化膜である。このため第２シリコン酸化膜１２ｂをエッチングする際に、フィールド酸化膜２も同時にエッチングされ、フィールド酸化膜２と素子領域３との第２の境界Ｐ２は、第３の境界Ｐ３の位置まで後退する。
【００５２】
次に、図９に示すようにホトレジスト１７を回転塗布法により半導体基板１の上部に形成し、所定のホトマスクを用いて露光処理と現像処理とを行い、ホトレジスト１７を素子領域３とフィールド酸化膜２の境界で第２不純物領域１３と接続する領域が開口するようにパターニングする。
その後、ホトレジスト１７をマスクとして導電型がＮ型の不純物である砒素（Ａｓ）をイオン注入量１×１０１５ａｔｏｍｓ／ｃｍ２程度の条件で添加し、素子領域３とフィールド酸化膜２との境界で第２不純物領域１３と接続する領域に第３不純物領域１５を形成する。第２不純物領域１３と第３不純物領域１５との境界は、素子領域３におけるホトレジスト１７の端部となる。この第３不純物領域１５は、後の工程により第３拡散層１６となる領域である。その後、図示しないが、ホトレジスト１７は除去する。
【００５３】
次に、図１０に示すように、第１不純物領域１１、第２不純物領域１３および第３不純物領域１５を活性化させる為、酸化拡散炉を用いる窒素雰囲気中での温度９００℃のアニール処理を行なう。このアニール処理により第１不純物領域１１、第２不純物領域１３および第３不純物領域１５の不純物は活性化すると同時に拡散し、それぞれ第１拡散領域７、第２拡散領域８および第３拡散領域１６を形成する。
【００５４】
次に、図１１に示すように、スパッタ法を用いて全面に高融点金属であるチタン層１４を５０ｎｍの膜厚で形成する。
その後、ランプ加熱法を用いた温度１０００℃の処理にてシリコンからなるソース・ドレイン領域の表面上と多結晶シリコンからなるゲート電極５の表面上のチタン層１４がシリサイド反応を起こし、チタンシリサイド層からなる高融点金属シリサイド層９が形成される。
そして、アンモニア（ＮＨ３）と過酸化水素（Ｈ２Ｏ２）の溶液を用い、未反応のチタン層１４を除去し、図１に示す本発明の半導体装置であるＬＤＤ構造およびサリサイド構造を有するＮチャネル型ＭＯＳトランジスタが形成される。
【００５５】
[本発明の実施例２における構造の製造方法：図２、図１２〜図１６]
次に、本発明の実施例２における半導体装置の構造を形成するための製造方法を図１２〜図１６の断面図を用いて説明する。図１２〜図１６は、本発明の実施例２における半導体装置の製造方法を工程順に示す断面図である。
【００５６】
本発明の実施例２における半導体装置の製造方法は、本発明の実施例１における半導体装置の製造方法と異なる部分のみ説明する。
【００５７】
まず、図１２に示すように、本発明の実施例１における半導体装置の製造方法で説明した方法を用いて、ゲート電極５をマスクとして導電型がＮ型の不純物であるリン（Ｐ）をイオン注入量１０１３ａｔｏｍｓ／ｃｍ２程度の条件で添加し、素子領域３表面のゲート電極５と自己整合する領域に第１不純物領域１１を形成する。第１不純物領域１１は、図１２の断面図ではゲート電極５の側壁からフィールド酸化膜２と素子領域３との第１の境界Ｐ１までの範囲で形成される。
【００５８】
次に、図１３に示すように、酸化拡散炉を用いた窒素雰囲気中での温度９００℃のアニール処理を行なう。このアニール処理により第１不純物領域１１は活性化すると同時に拡散し、第１拡散領域７を形成する。
【００５９】
次に、図１４に示すように、半導体基板１の上部に、反応ガスにモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）と酸素（Ｏ２）を用いるＣＶＤ法を用いて、膜厚１００ｎｍの第１シリコン酸化膜層１２ａ（図示せず）を形成し、エッチングガスに四フッ化メタン
（ＣＦ４）と三フッ化メタン（ＣＨＦ３）とを用いる異方性エッチングを行い、ゲート電極５の側壁に第１サイドウォールスペーサ６ａを形成する。フィールド酸化膜２と第１シリコン酸化膜層１２ａとは同じシリコン酸化膜である。このため第１シリコン酸化膜１２ａをエッチングする際に、フィールド酸化膜２も同時にエッチングされ、フィールド酸化膜２と素子領域３との第１の境界Ｐ１は、第２の境界Ｐ２の位置まで後退する。
【００６０】
その後、この第１サイドウォールスペーサ６ａをマスクとして導電型がＮ型の不純物である砒素（Ａｓ）をイオン注入量３×１０１５ａｔｏｍｓ／ｃｍ２程度の条件で添加し、素子領域３表面のゲート電極５および第１サイドウォールスペーサ６ａと自己整合する領域に第２不純物領域１３を形成する。第２不純物領域１３は、図１４の断面図では第１サイドウォールスペーサ６ａの側壁から後退したフィールド酸化膜２と素子領域３との第２の境界Ｐ２までの範囲で形成される。第１拡散領域７と第２不純物領域１３とのオフセットされた距離は第１サイドウォールスペーサ６ａの膜厚により決定される。
【００６１】
次に、図１５に示すように、半導体基板１の上部に、反応ガスにモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）と酸素（Ｏ２）を用いるＣＶＤ法を用いて、膜厚２００ｎｍの第２シリコン酸化膜層１２ｂ（図示せず）を形成し、エッチングガスに四フッ化メタン（ＣＦ４）と三フッ化メタン（ＣＨＦ３）とを用いる異方性エッチングを行い、第１サイドウォールスペーサ６ａ側壁に第２サイドウォールスペーサ６ｂを形成する。フィールド酸化膜２と第２シリコン酸化膜層１２ｂとは同じシリコン酸化膜である。このため第２シリコン酸化膜１２ｂをエッチングする際に、フィールド酸化膜２も同時にエッチングされ、フィールド酸化膜２と素子領域３との第２の境界Ｐ２は、第３の境界Ｐ３の位置まで後退する。
その後、ホトレジスト１７を回転塗布法により全面に形成し、所定のホトマスクを用いて素子領域３とフィールド酸化膜２の境界で第１拡散領域７と接続する領域が開口するようにパターニングする。さらにその後、ホトレジストをマスクとして導電型がＮ型の不純物である砒素（Ａｓ）をイオン注入量１×１０１５ａｔｏｍｓ／ｃｍ２程度の条件で添加し、素子領域３とフィールド酸化膜２との境界で、第１拡散領域７と接続する領域に第３不純物領域１５を形成する。第２不純物領域１３と第３不純物領域１５との境界は、素子領域３におけるホトレジスト１７の端部となる。その後、図示しないが、ホトレジスト１７は除去する。
【００６２】
次に、図１６に示すように、第２不純物領域１３および第３不純物領域１５を活性化させる為、酸化拡散炉を用いる窒素雰囲気中での温度８００℃のアニール処理を行なう。このアニール処理により、第２不純物領域１３および第３不純物領域１５の不純物は活性化すると同時に拡散し、それぞれ第２拡散領域８および第３拡散領域１６を形成する。
【００６３】
以後の工程は、本発明の実施例１の半導体装置の製造方法と同一であるので説明を省略する。
【００６４】
以上の説明から明らかなように、本発明の半導体装置は、第１サイドウォールスペーサ６ａと第２サイドウォールスペーサ６ｂとを備えるサイドウォール構造のゲート電極５と、第１拡散領域７と第２拡散領域８とを備えるＬＤＤ構造のソース・ドレイン領域と、サリサイド構造とを有するＭＩＳ型半導体装置であって、フィールド酸化膜２と素子領域３との境界領域に、第１拡散領域７もしくは第２拡散領域８と接続する第３拡散領域１６を備える。
【００６５】
第１拡散領域７と第２拡散領域８と第３拡散領域１６とは同一導電型であり、第３拡散領域１６を設けることにより、ソース・ドレイン領域の表面に形成される高融点金属シリサイド層９をその拡散領域内に確実に設けることが可能となる。
【００６６】
このことから、素子領域３とフィールド酸化膜２との境界領域にて、高融点金属シリサイド層９と半導体基板１とが直接接続されたり、高融点金属シリサイド層９と半導体基板１との距離が不十分となることは回避され、ＭＩＳ型半導体装置はドレインにおけるリーク電流のない良好な電気特性を得ることができる。
【産業上の利用可能性】
【００６７】
本発明の半導体装置は、短チャネル効果の防止を図るＬＤＤ構造と、配線抵抗などの低減を図るサリサイド構造とを両立して備えることができる。複雑・多機能化した電子機器用の半導体装置には、微細化と共に高速動作が要求されるため、本発明の半導体装置は、好適である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施例１における半導体装置を示す断面図である。
【図２】本発明の実施例２における半導体装置を示す断面図である。
【図３】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図４】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図５】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図６】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図７】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図８】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図９】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施例１における半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施例２における半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施例２における半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施例２における半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施例２における半導体装置の製造方法を示す断面図である。
【図１６】本発明の実施例２における半導体装置の製造方法を示す断面図である。
【図１７】従来技術における半導体装置の構造を示す断面図である。
【図１８】従来技術における半導体装置の構造を示す断面図である。
【図１９】従来技術における半導体装置の製造方法を示す断面図である。
【図２０】従来技術における半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６９】
１  半導体基板
２  フィールド酸化膜
３  素子領域
４  ゲート絶縁膜
５  ゲート電極
６  サイドウォールスペーサ
６ａ  第１サイドウォールスペーサ
６ｂ  第２サイドウォールスペーサ
７  第１拡散領域
８  第２拡散領域
９  高融点金属シリサイド層
１０  チャネル領域
１１  第１不純物領域
１２  シリコン酸化膜層
１２ａ  第１シリコン酸化膜層
１２ｂ  第２シリコン酸化膜層
１３  第２不純物領域
１４  チタン層
１５  第３不純物領域
１６  第３拡散領域
１７  ホトレジスト
１８  後退部
【図１】
2006080175.tif 000003
【図２】
2006080175.tif 000004
【図３】
2006080175.tif 000005
【図４】
2006080175.tif 000006
【図５】
2006080175.tif 000007
【図６】
2006080175.tif 000008
【図７】
2006080175.tif 000009
【図８】
2006080175.tif 000010
【図９】
2006080175.tif 000011
【図１０】
2006080175.tif 000012
【図１１】
2006080175.tif 000013
【図１２】
2006080175.tif 000014
【図１３】
2006080175.tif 000015
【図１４】
2006080175.tif 000016
【図１５】
2006080175.tif 000017
【図１６】
2006080175.tif 000018
【図１７】
2006080175.tif 000019
【図１８】
2006080175.tif 000020
【図１９】
2006080175.tif 000021
【図２０】
2006080175.tif 000022