(57)【要約】【課題】基準クロックを変更しても、高精度のタイミングクロックを即座に生成可能なタイミング発生回路を提供する。【解決手段】遅延装置２０に含まれる遅延回路２１の入出力間に接続される遅延素子の数を変更可能にしておき、基準クロックｃｋ２の切り替えを指示する信号ｆｒｅｑに応じてこの数を変更することで、遅延装置２０全体の遅延時間を瞬時に変更する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックを出力する基準クロック出力手段と、前記基準クロックを遅延した遅延クロックをそれぞれ出力するカスケード接続された複数段の遅延回路と、最終段の前記遅延回路から出力された遅延クロックと前記基準クロックとを比較する比較手段と、前記比較手段の比較結果に基づいて前記遅延回路の遅延時間を制御する遅延制御手段とを含むタイミング発生回路であって、
前記基準クロック出力手段は、前記基準クロックの切り替えを指示する切り替え信号に応じて、前記基準クロックの周期を切り替え可能であり、
前記遅延回路は、前記遅延制御手段によって前記遅延時間を制御される複数の遅延素子と、入出力間に接続される前記遅延素子の数を前記切り替え信号に応じて変更する遅延素子数変更手段とを含むタイミング発生回路。
【請求項２】
請求項１記載のタイミング発生回路であって、
前記切り替え信号の入力に応じて、前記遅延素子の数が変更されるまでの間に前記比較手段を停止させる制御を行う比較停止制御手段を備えるタイミング発生回路。
【請求項３】
請求項２記載のタイミング発生回路であって、
前記遅延制御手段は、前記比較手段停止後も、前記比較手段が停止する直前に行っていた制御を継続して行うタイミング発生回路。
【請求項４】
請求項２又は３記載のタイミング発生回路であって、
前記基準クロック出力手段は、前記切り替え信号の入力に応じて前記基準クロックの出力を停止し、前記遅延素子の数の変更と同時に前記基準クロックの出力を開始するタイミング発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子等を駆動する駆動パルスを生成するためのタイミングクロックを発生するタイミング発生回路に関する。
【背景技術】
【０００２】
一般に、固体撮像素子を含む撮像装置では、タイミング発生回路によって発生されたタイミングクロックに基づいて、固体撮像素子の駆動パルスや固体撮像素子から出力される信号のサンプリングパルス等を生成し、これらを用いて画像データを生成することが行われている。従来、高画質撮影や低消費電力を実現するために、上記タイミング発生回路で使用する基準クロックを、撮像装置の動作モードに応じて切り替える方法が提案されており、例えば特許文献１には、撮像装置の動作モードに合わせてＰＬＬ回路を制御して基準クロックを変更する装置が開示されている。
【０００３】
一方、近年の固体撮像素子は、画素数の増大に伴い、固体撮像素子から出力される信号の読み出しレートやサンプリングレート等が高くなってきている。そこで、固体撮像素子から出力される信号を正確にサンプリングするために、タイミング発生回路にＤＬＬ回路を利用して高精度のタイミングクロックを生成することが行われている（特許文献２参照）。
【０００４】
【特許文献１】特開２００４−３１２５５４号公報
【特許文献２】特開２００１−１２７６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
タイミング発生回路にＤＬＬ回路を利用して高精度のタイミングクロックを生成し、且つ、動作モードに合わせてＤＬＬ回路に入力する基準クロックを変更可能にすることを考える。この場合、ＤＬＬ回路動作中に基準クロックを変更すると、ＤＬＬ回路のロックが外れ、再ロックするまでに時間がかかってしまう又は異なる位相で誤ロックしてしまうといった問題が発生する。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、基準クロックを変更しても、高精度のタイミングクロックを即座に生成可能なタイミング発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のタイミング発生回路は、基準クロックを出力する基準クロック出力手段と、前記基準クロックを遅延した遅延クロックをそれぞれ出力するカスケード接続された複数段の遅延回路と、最終段の前記遅延回路から出力された遅延クロックと前記基準クロックとを比較する比較手段と、前記比較手段の比較結果に基づいて前記遅延回路の遅延時間を制御する遅延制御手段とを含むタイミング発生回路であって、前記基準クロック出力手段は、前記基準クロックの切り替えを指示する切り替え信号に応じて、前記基準クロックの周期を切り替え可能であり、前記遅延回路は、前記遅延制御手段によって前記遅延時間を制御される複数の遅延素子と、入出力間に接続される前記遅延素子の数を前記切り替え信号に応じて変更する遅延素子数変更手段とを含む。
【０００８】
この構成により、基準クロックを変更しても、高精度のタイミングクロックを即座に生成することが可能となる。
【０００９】
本発明のタイミング発生回路は、前記切り替え信号の入力に応じて、前記遅延素子の数が変更されるまでの間に前記比較手段を停止させる制御を行う比較停止制御手段を備える。
【００１０】
この構成により、基準クロックを切り替えたときの誤動作を防ぐことができる。
【００１１】
本発明のタイミング発生回路は、前記遅延制御手段が、前記比較手段停止後も、前記比較手段が停止する直前に行っていた制御を継続して行う。
【００１２】
本発明のタイミング発生回路は、前記基準クロック出力手段が、前記切り替え信号の入力に応じて前記基準クロックの出力を停止し、前記遅延素子の数の変更と同時に前記基準クロックの出力を開始する。
【００１３】
この構成により、切り替え信号が入力されてから遅延素子の数が変更されるまでの間に、各遅延回路から意図しないクロックが出力されるのを防ぐことができる。
【発明の効果】
【００１４】
本発明によれば、基準クロックを変更しても、高精度のタイミングクロックを即座に生成可能なタイミング発生回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。
【００１６】
（第一実施形態）
図１は、本発明の第一実施形態を説明するためのタイミング発生回路の概略構成を示すブロック図である。
図１に示すタイミング発生回路１００は、ＤＬＬ回路１と、ＤＬＬ回路１を制御するＤＬＬ制御部２とを含む。ＤＬＬ制御部２は、特許請求の範囲の基準クロック出力手段及び比較停止制御手段に該当する。
【００１７】
ＤＬＬ制御部２は、入力クロックｃｋから基準クロックｃｋ２を生成し、これを出力する。ＤＬＬ制御部２は、基準クロックｃｋ２として、例えば、入力クロックｃｋそのものと、入力クロックｃｋの周波数を１／２倍したクロックｃｋ_２とを生成可能であり、基準クロックｃｋ２の切り替えを指示する切り替え信号ｆｒｅｑに応じて、出力する基準クロックｃｋ２を切り替える。本実施形態では、切り替え信号ｆｒｅｑがハイレベル（Ｈ）のとき、基準クロックｃｋ２としてクロックｃｋ_２を出力し、切り替え信号ｆｒｅｑがローレベル（Ｌ）のとき、基準クロックｃｋ２としてクロックｃｋを出力するものとする。又、ＤＬＬ制御部２は、切り替え信号ｆｒｅｑを所定時間遅延した信号ｆｒｅｑ２を出力する。又、ＤＬＬ制御部２は、後述する位相比較部３０の動作を停止させるための信号ｓｔｏｐを出力する。
【００１８】
ＤＬＬ回路１は、ＤＬＬ制御部２から出力される基準クロックｃｋ２を遅延した遅延クロックｃｋ_ｄｅｌを出力する遅延装置２０と、遅延クロックｃｋ_ｄｅｌと基準クロックｃｋ２との位相を比較し、その比較結果に応じた信号ｕｐ，ｄｎを出力する位相比較部３０と、位相比較部３０から出力された信号ｕｐ，ｄｎに基づいて遅延装置２０の遅延時間を制御するための信号ｖｃｎｔを出力する遅延制御部４０とを含む。位相比較部３０は、特許請求の範囲の比較手段に該当する。
【００１９】
位相比較部３０は、基準クロックｃｋ２の立ち上がりエッジの位相と、遅延クロックｃｋ_ｄｅｌの立ち上がりエッジの位相とを比較し、基準クロックｃｋ２の立ち上がりエッジの位相よりも遅延クロックｃｋ_ｄｅｌの立ち上がりエッジの位相の方が早い場合、その位相差に比例した時間だけ信号ｄｎをＨにし、基準クロックｃｋ２の立ち上がりエッジの位相よりも遅延クロックｃｋ_ｄｅｌの立ち上がりエッジの位相の方が遅い場合、その位相差に比例した時間だけ信号ｕｐをＨにする。位相比較部３０は、基準クロックｃｋ２の立ち上がりエッジの位相と、遅延クロックｃｋ_ｄｅｌの立ち上がりエッジの位相とが一致している場合、信号ｕｐ及び信号ｄｎをそれぞれＬにする。
【００２０】
遅延制御部４０は、信号ｕｐがＨになった場合には、そのＨの時間に応じて信号ｖｃｎｔの電圧を上げ、信号ｄｎがＨになった場合には、そのＨの時間に応じて信号ｖｃｎｔの電圧を下げる。信号up，dnがＬのとき、ＤＬＬ回路１はロックされる。
【００２１】
図２は、図１に示す遅延装置内部の概略構成を示すブロック図である。
図２に示すように、遅延装置２０は、カスケード接続された複数段の遅延回路２１を含み、初段の遅延回路２１に基準クロックｃｋ２が入力され、これが順次遅延されて最終段の遅延回路２１から遅延クロックｃｋ_ｄｅｌとして出力される。又、各遅延回路２１は、入力されたクロックを自回路に設定された遅延時間で遅延したクロックｐｕｌｓｅをＤＬＬ回路１外部に出力する。又、各遅延回路２１には、遅延制御部４０からの信号ｖｃｎｔと、ＤＬＬ制御部２からの信号ｆｒｅｑ２が入力される。
【００２２】
図３は、図２に示す各遅延回路内部の概略構成を示すブロック図である。
図３に示すように、遅延回路２１は、基準クロックｃｋ２又は前段の遅延回路２１から出力された基準クロックｃｋ２が入力される遅延素子２１０と、これに直列に接続された遅延素子２１１と、遅延回路２１の入出力間に接続する遅延素子の数を信号ｆｒｅｑ２に応じて変更する変更部２１２とを含む。変更部２１２は、例えばスイッチ回路で構成される。変更部２１２は、特許請求の範囲の遅延素子数変更手段に該当する。
【００２３】
遅延素子２１０，遅延素子２１１には、それぞれ、遅延制御部４０からの信号ｖｃｎｔが入力され、この信号ｖｃｎｔによって遅延時間が制御される。
【００２４】
本実施形態では、切り替え信号ｆｒｅｑ２がＨのとき、変更部２１２が遅延素子２１０と遅延素子２１１を入出力間に接続した状態にし、切り替え信号ｆｒｅｑ２がＬのとき、変更部２１２が遅延素子２１０のみを入出力間に接続した状態にする。このような変更部２１２の動作により、遅延回路２１の遅延時間を瞬時に変更することが可能となっている。
【００２５】
このような構成により、ＤＬＬ回路１は、遅延装置２０の遅延時間が基準クロックｃｋ２の周期と一致するように制御する。例えば遅延回路２１の数が１０個あった場合、各遅延回路２１の遅延時間が、基準クロックｃｋ２の周期の１／１０となるように制御する。これにより、基準クロックｃｋ２の周期の１／１０ずつ位相をずらした１０個のクロックｐｕｌｓｅをタイミングクロックとして出力することができる。
【００２６】
次に、信号ｆｒｅｑをＬにした状態で、遅延装置２０の遅延時間が基準クロックｃｋ２の周期と一致するように制御した（ＤＬＬ回路１をロックした）後、信号ｆｒｅｑをＨにして基準クロックｃｋ２の周波数（周期）を切り替えて、出力させるタイミングパルスを切り替える場合の動作について説明する。尚、以下の説明では、全ての遅延回路２１の特性が等しく、信号ｖｃｎｔの電圧が一定であれば、全ての遅延素子の遅延時間は等しいものとする。又、以下では、クロックｃｋの周期をｔとし、クロックｃｋ_２の周期を２ｔとし、遅延回路２１の数を１０個として説明する。
【００２７】
図４は、タイミング発生回路１００の動作を説明するためのタイミングチャートである。
基準クロックｃｋ２の周期がｔで、ＤＬＬ回路１がロックした状態では、信号ｕｐ，ｄｎはＬとなっており、遅延素子２１０及び遅延素子２１１には、それぞれの遅延時間がｔ／１０となるような信号ｖｃｎｔが入力されている。又、この状態では、遅延時間がｔ／１０ずつずれた、周期ｔの１０個のクロックｐｕｌｓｅが遅延装置２０から出力されている。
【００２８】
この状態で、図４に示すように、信号ｆｒｅｑがＨになると、ＤＬＬ制御部２は、信号ｆｒｅｑを遅延させた信号ｆｒｅｑ２を出力する。又、ＤＬＬ制御部２は、信号ｆｒｅｑがＨになってから所定時間後、信号ｓｔｏｐをＬにすると共に（信号ｓｔｏｐはローアクティブ）、信号ｆｒｅｑ２がＨになるまで基準クロックｃｋ２の出力を停止する。位相比較部３０が停止している間、遅延制御部４０は、ＤＬＬ回路１がロックした状態の信号ｖｃｎｔの遅延素子２１０及び２１１への入力を継続する。
【００２９】
そして、信号ｆｒｅｑ２がＨになると、ＤＬＬ制御部２は周期２ｔの基準クロックｃｋ２を出力する。信号ｆｒｅｑ２がＨになると、遅延回路２１の入出力間に接続される遅延素子は遅延素子２１０と遅延素子２１１との２つに変更される。このため、遅延回路２１の遅延時間は２ｔ／１０となり、遅延装置２０全体の遅延時間は２ｔとなる。したがって、この状態では、遅延時間が２ｔ／１０ずつずれた、周期２ｔの１０個のクロックｐｕｌｓｅが遅延装置２０から出力される。ＤＬＬ制御部２は、基準クロックｃｋ２を出力した後、信号ｓｔｏｐをＨにするが、基準クロックｃｋ２の位相と遅延クロックｃｋ_ｄｅｌの位相は一致しているため、信号ｕｐ，ｄｎはＬとなったままであり、ＤＬＬ回路１はロック状態を維持する。
【００３０】
ＤＬＬ制御部２は、信号ｆｒｅｑがＬになってから所定時間後に信号ｓｔｏｐをＬにすると共に、信号ｆｒｅｑ２がＬになるまで基準クロックｃｋ２の出力を停止する。位相比較部３０が停止している間、遅延制御部４０は、ＤＬＬ回路１がロックした状態の信号ｖｃｎｔの遅延素子２１０及び２１１への入力を継続する。
【００３１】
そして、信号ｆｒｅｑ２がＬになると、ＤＬＬ制御部２は周期ｔの基準クロックｃｋ２を出力する。信号ｆｒｅｑ２がＬになると、遅延回路２１の入出力間に接続される遅延素子は遅延素子２１０の１つに変更される。このため、遅延回路２１の遅延時間はｔ／１０となり、遅延装置２０全体の遅延時間はｔとなる。したがって、この状態では、遅延時間がｔ／１０ずつずれた、周期ｔの１０個のクロックｐｕｌｓｅが遅延装置２０から出力される。ＤＬＬ制御部２は、基準クロックｃｋ２を出力した後、信号ｓｔｏｐをＨにするが、基準クロックｃｋ２の位相と遅延クロックｃｋ_ｄｅｌの位相は一致しているため、信号ｕｐ，ｄｎはＬとなったままであり、ＤＬＬ回路１はロック状態を維持する。
【００３２】
尚、図４に示した基準クロックｃｋ２は例えば次のようにして生成される。
図５は、図４に示した基準クロックｃｋ２の生成過程を説明するためのタイミングチャートである。
ＤＬＬ制御部２はクロックｃｋ_２を常に生成しており、信号ｆｒｅｑがクロックｃｋとクロックｃｋ_２の立下りエッジでラッチされて、クロックｆｒｅｑ_ｄ１〜ｆｒｅｑ_ｄ６が生成される。そして、クロックｆｒｅｑ_ｄ１〜ｆｒｅｑ_ｄ６から、基準クロックｃｋ２がクロックｃｋ_２に切り替えられている期間クロックｃｋをマスクするためのクロックｃｋ_ｍａｓｋと、基準クロックｃｋ２がクロックｃｋに切り替えられている期間クロックｃｋ_２をマスクするためのクロックｃｋ_２ｍａｓｋが生成される。クロックｃｋｍは、クロックｃｋをクロックｃｋ_ｍａｓｋでマスクしたクロックである。クロックｃｋ_２ｍは、クロックｃｋ_２をクロックｃｋ_２ｍａｓｋでマスクしたクロックである。
そしてＤＬＬ制御部２は、信号ｆｒｅｑがＨになるとクロックｃｋ_２ｍを出力し、信号ｆｒｅｑがＬになるとクロックｃｋｍを出力することで、基準クロックｃｋ２の切り替えや出力停止を行う。
【００３３】
以上のように、タイミング発生回路１００は、遅延装置２０に含まれる遅延回路２１の入出力間に接続される遅延素子の数を変更可能にしておき、基準クロックｃｋ２の切り替えを指示する信号ｆｒｅｑに応じてこの数を変更することで、遅延装置２０全体の遅延時間を瞬時に変更することを可能にしている。このため、基準クロックｃｋ２の周期が切り替わっても、それに合わせて位相比較部３０による比較動作や遅延制御部４０による制御動作を改めて行う必要がなく、タイミング発生回路１００から出力させるタイミングクロックの切り替えを瞬時に行うことができる。
【００３４】
又、タイミング発生回路１００によれば、信号ｆｒｅｑの入力に応じて位相比較部３０の動作を停止させてから、遅延素子数の変更及び基準クロックｃｋ２の切り替えを行うため、誤動作を確実に防ぐことができる。位相比較部３０の動作を停止させないで遅延素子数の変更及び基準クロックｃｋ２の切り替えを行うと、遅延素子数が変更された直後は、遅延時間が遅延素子数変更前のままのクロックｃｋ_ｄｅｌがまだ位相比較部３０に入力されていることになり、これによって遅延装置２０の遅延時間が誤制御される恐れがあるが、本実施形態によればこのような恐れはない。
【００３５】
又、タイミング発生回路１００によれば、信号ｆｒｅｑに応じて基準クロックｃｋ２の出力を一旦停止し、遅延素子数の変更と同時に周期を変えた基準クロックｃｋ２の出力を開始するようにしているため、信号ｆｒｅｑがＨになってから遅延素子数が変更されるまでの間、遅延装置２０から不要なクロックｐｕｌｓｅを極力出力させないようにすることができる。尚、基準クロックｃｋ２の出力を一旦停止させなくても、タイミングクロックの瞬時切り替えという効果を得ることは可能である。
【００３６】
尚、本実施形態では、信号ｓｔｏｐを信号ｆｒｅｑ２がＨの期間中にＨに戻しているが、信号ｓｔｏｐがＬの状態では、遅延制御部４０が信号ｖｃｎｔを継続して出力するようにしているため、ＤＬＬ回路１がロックしてからは、信号ｓｔｏｐを常にＬにしておいても構わない。
【００３７】
又、本実施形態では、遅延回路２１に含まれる遅延素子の数を２つとしたが、この数は２つ以上であっても良い。
【００３８】
（第二実施形態）
本実施形態では、固体撮像素子や固体撮像素子から得られる信号に信号処理を施す信号処理部等を駆動する駆動装置（例えばデジタルカメラのタイミングジェネレータ）に、第一実施形態で説明したタイミング発生回路１００を用いた例を説明する。
【００３９】
図６は、本発明の第二実施形態を説明するための駆動装置内部の概略構成を示すブロック図である。
図６に示すように、駆動装置４００は、タイミング発生回路１００と、エッジ検出回路２００と、複数のパルス発生回路３００とを含む。
【００４０】
エッジ検出回路２００は、タイミング発生回路１００から出力される各クロックｐｕｌｓｅの立ち上がりエッジを抽出する回路であり、例えば図７（ａ）に示すように、位相差の隣り合うｐｕｌｓｅ［i］とｐｕｌｓｅ［i＋１］との差分からエッジパルスｅｄｇｅ［i］を抽出する。図７（ｂ）は、エッジ検出回路２００の回路構成の具体例を示す図である。図７（ｂ）に示すように、エッジ検出回路２００は、ＮＯＴ回路２０１とＮＯＲ回路２０２とを含み、ＮＯＴ回路２０１にはｐｕｌｓｅ［i］が入力され、ＮＯＲ回路２０２にはｐｕｌｓｅ［i＋１］と、ＮＯＴ回路２０１の出力とが入力されて、ＮＯＲ回路２０２からエッジパルスｅｄｇｅ［i］が出力される。
【００４１】
パルス発生回路３００は、例えば固体撮像素子から得られる信号を相関２重サンプリングするためのサンプリングパルスshp，shdを出力するものであり、エッジ検出回路２００から入力されたエッジパルスから信号shpposlocやshdposlocで設定された所定の位相のエッジパルスを選択して出力するエッジパルス選択回路３０１と、エッジ検出回路２００から入力されたエッジパルスから信号shpneglocやshdposlocで設定された所定の位相のエッジパルスを選択して出力するエッジパルス選択回路３０２と、エッジパルス選択回路３０１で選択されたエッジパルスの立ち上がりエッジpedge及びエッジパルス選択回路３０２で選択されたエッジパルスの立ち上がりエッジnedgeをラッチしてサンプリングパルスshp,shdを出力するＲＳラッチ回路３０３とを含む。
【００４２】
図８は、図６に示す駆動装置４００の動作を説明するためのタイミングチャートである。
図８の中段に示すように、エッジ検出回路２００においてタイミング発生回路１００から出力される各クロックｐｕｌｓｅの立ち上がりエッジｅｄｇｅ［１，２，３，４，・・・］が抽出される。そして、図８の下段に示すように、パルス発生回路３００において、信号shpposlocで設定された所定の位相のエッジパルスpedgeと信号shpneglocで設定された所定の位相のエッジパルスnedgeが選択して出力され、エッジパルスpedgeの立ち上がりエッジとエッジパルスnedgeの立ち上がりエッジがＲＳラッチ回路３０３でラッチされて、サンプリングパルスshpが出力される。
【００４３】
尚、駆動装置４００によって生成するパルスは上記サンプリングパルスshp, shdに限らず、固体撮像素子を駆動するための駆動パルスや、信号処理回路を駆動するための駆動パルス等を生成することも可能である。又、タイミング発生回路１００は、図６に示す構成の駆動装置に限らず、公知の駆動装置に用いることが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第一実施形態を説明するためのタイミング発生回路の概略構成を示すブロック図
【図２】図１に示す遅延装置内部の概略構成を示すブロック図
【図３】図２に示す各遅延回路内部の概略構成を示すブロック図
【図４】タイミング発生回路の動作を説明するためのタイミングチャート
【図５】図４に示した基準クロックｃｋ２の生成過程を説明するためのタイミングチャート
【図６】本発明の第二実施形態を説明するための駆動装置内部の概略構成を示すブロック図
【図７】本発明の第二実施形態を説明するための駆動装置のエッジ検出回路を説明するための図
【図８】図６に示す駆動装置の動作を説明するためのタイミングチャート
【符号の説明】
【００４５】
１００  タイミング発生回路
１  ＤＬＬ回路
２  ＤＬＬ制御部
２０  遅延装置
２１  遅延回路
２１０，２１１  遅延素子
２１２  変更部
３０  位相比較部
４０  遅延制御部
ｃｋ  入力クロック
ｆｒｅｑ  基準クロック切り替え信号
ｃｋ２  基準クロック
ｃｋ_ｄｅｌ  遅延クロック
ｐｕｌｓｅ  タイミングクロック
ｓｔｏｐ  位相比較部停止信号
ｖｃｎｔ  遅延時間制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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