(57)【要約】      （修正有）【課題】工程の偏差により発生するトランジスタの電気的パラメータの変化に対しても相当な耐性があり、短いセットアップタイムで内部電圧を生成可能な内部電圧発生器を提供する。【解決手段】内部電圧を生成させる比較器ブロックと出力駆動ブロックとを備え、比較器ブロックに供給する少なくとも二つの基準電圧を生成する基準電圧発生ブロック、及び基準電圧の電圧差であるオフセット区間を最適化させる制御信号を基準電圧発生ブロックに供給するオフセット区間制御ブロックが新たに考案されて追加され、電圧が印加される初期に内部電圧を短時間に生成させるためのセットアップタイムを短縮させると共に消費電力を低減させるために、メイン出力駆動ブロック以外に補助出力駆動ブロックが追加され、メイン出力駆動ブロックと補助出力駆動ブロックとの動作を制御する第１制御信号発生ブロック及び制御ブロックも新たに追加される内部電圧発生器である。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数個のスイッチ制御信号に応答して、第１基準電圧、第２基準電圧及び第３基準電圧を出力する基準電圧発生ブロックと、
内部電圧と前記第３基準電圧とを比較して生成させた第１比較電圧、及び前記内部電圧と前記第２基準電圧とを比較して生成させた第２比較電圧を出力する比較器ブロックと、
前記第１比較電圧及び前記第２比較電圧に応答して、前記内部電圧を出力する出力駆動ブロックと、
前記第１基準電圧ないし前記第３基準電圧及びクロック信号に応答して、前記複数個のスイッチ制御信号を出力するオフセット区間制御ブロックと、を備えることを特徴とする内部電圧発生器。
【請求項２】
前記比較器ブロックは、
前記内部電圧と前記第３基準電圧とを比較して前記第１比較電圧を生成させる第１比較器と、
前記内部電圧と前記第２基準電圧とを比較して前記第２比較電圧を生成させる第２比較器と、を備えることを特徴とする請求項１に記載の内部電圧発生器。
【請求項３】
前記出力駆動ブロックは、
一端が前記高い電源電圧に連結され、ゲートに前記第１比較電圧が印加される第１ＭＯＳトランジスタと、
一端が前記低い電源電圧に連結され、ゲートに前記第２比較電圧が印加される第２ＭＯＳトランジスタと、
一端が前記第１ＭＯＳトランジスタの他端及び前記第２ＭＯＳトランジスタの他端と共通に連結され、他端が前記低い電源電圧に連結される第１キャパシタと、を備え、
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ及び前記第１キャパシタの共通端子を通じて前記内部電圧を出力することを特徴とする請求項１に記載の内部電圧発生器。
【請求項４】
前記第１ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタであり、
前記第２ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項３に記載の内部電圧発生器。
【請求項５】
前記基準電圧発生ブロックは、
高い電源電圧と低い電源電圧との間に直列連結された複数個の抵抗と、
前記直列連結された複数個の抵抗の間の一定な位置にある二つの抵抗の間のジョイント電圧である第１基準電圧と、
前記複数個のスイッチ制御信号のうち一部の制御信号に応答して、前記第１基準電圧を表すジョイント電圧と前記高い電源電圧との間に位置する抵抗に降下する複数個のジョイント電圧のうち選択した前記第２基準電圧を出力する第１スイッチブロックと、
前記複数個のスイッチ制御信号のうち残りの制御信号に応答して、前記第１基準電圧を表すジョイント電圧と前記低い電源電圧との間に位置する抵抗に降下する複数個のジョイント電圧のうち選択した前記第３基準電圧を出力する第２スイッチブロックと、を備えることを特徴とする請求項１に記載の内部電圧発生器。
【請求項６】
前記一部のスイッチ制御信号は、
第０（ゼロ）Ｈスイッチ制御信号ないし第ＮＨ（Ｎは整数）スイッチ制御信号を備え、
前記第１基準電圧を表すジョイント電圧と前記高い電源電圧との間に位置する抵抗は、
一端が前記第１基準電圧に連結された第０Ｈ抵抗と、
一端が前記第０Ｈ抵抗の他端に連結された第１Ｈ抵抗と、
一端が前記第１Ｈ抵抗の他端に連結された第２Ｈ抵抗と、
一端が第Ｎ抵抗の他端に連結され、他端が前記高い電源電圧に連結された第（Ｎ＋１）Ｈ抵抗と、を備え、
前記第１スイッチブロックは、
一端が前記第０Ｈ抵抗及び前記第１Ｈ抵抗の共通端子に連結され、前記第０Ｈスイッチ制御信号により動作する第０Ｈスイッチと、
一端が前記第１Ｈ抵抗及び前記第２Ｈ抵抗の共通端子に連結され、前記第１Ｈスイッチ制御信号により動作する第１Ｈスイッチと、
一端が前記第ＮＨ抵抗及び前記第（Ｎ＋１）Ｈ抵抗の共通端子に連結され、前記第ＮＨスイッチ制御信号により動作する第ＮＨスイッチと、を備え、
前記第０Ｈスイッチないし前記第ＮＨスイッチの他端が共通に連結され、前記第２基準電圧を選択的に出力することを特徴とする請求項５に記載の内部電圧発生器。
【請求項７】
前記残りのスイッチ制御信号は、
第０（ゼロ）Ｌスイッチ制御信号ないし第ＮＬ（Ｎは整数）スイッチ制御信号を備え、
前記第１基準電圧を表すジョイント電圧と前記低い電源電圧との間に位置する抵抗は、
一端が前記第１基準電圧に連結された第０Ｌ抵抗と、
一端が前記第０Ｌ抵抗の他端に連結された第１Ｌ抵抗と、
一端が前記第１Ｌ抵抗の他端に連結された第２Ｌ抵抗と、
一端が第ＮＬ抵抗の他端に連結され、他端が前記低い電源電圧に連結された第（Ｎ＋１）Ｌ抵抗と、を備え、
前記第２スイッチブロックは、
一端が前記第０Ｌ抵抗及び前記第１Ｌ抵抗の共通端子に連結され、前記第０Ｌスイッチ制御信号により動作する第０Ｌスイッチと、
一端が前記第１Ｌ抵抗及び前記第２Ｌ抵抗の共通端子に連結され、前記第１Ｌスイッチ制御信号により動作する第１スイッチと、
一端が前記第ＮＬ抵抗及び前記第（Ｎ＋１）Ｌ抵抗の共通端子に連結され、前記第ＮＬスイッチ制御信号により動作する第ＮＬスイッチと、を備え、
前記第０Ｌスイッチないし前記第ＮＬスイッチの他端が共通に連結され、前記第３基準電圧を選択的に出力することを特徴とする請求項５に記載の内部電圧発生器。
【請求項８】
前記第１基準電圧は、
前記高い電源電圧及び前記低い電源電圧の中間電圧の値を有することを特徴とする請求項５に記載の内部電圧発生器。
【請求項９】
前記オフセット区間制御ブロックは、
前記第１基準電圧、前記第２基準電圧及び前記クロック信号に応答して、前記第０Ｈスイッチ制御信号ないし第ＮＨスイッチ制御信号を出力する第１オフセット区間制御ブロックと、
前記第１基準電圧、前記第３基準電圧及び前記クロック信号に応答して、前記第０Ｌスイッチ制御信号ないし第ＮＬスイッチ制御信号を出力する第２オフセット区間制御ブロックと、を備えることを特徴とする請求項３に記載の内部電圧発生器。
【請求項１０】
前記第１オフセット区間制御ブロックは、
前記第１基準電圧及び前記第２基準電圧を比較した第３比較電圧を出力する第３比較器と、
前記第３比較電圧及び所定のクロック信号に応答して、前記第３比較電圧の電圧準位が一定の条件を満足する電圧であるかを感知した第１感知信号を出力する第１ターンオフ電圧感知回路と、
前記クロック信号に応答して、前記第１感知信号を変形させた第１制御信号を出力する第１伝達回路と、
前記第１制御信号に応答して、前記第０Ｈスイッチ制御信号ないし第ＮＨスイッチ制御信号を出力する第１スイッチ制御信号発生装置と、を備えることを特徴とする請求項９に記載の内部電圧発生器。
【請求項１１】
前記一定の条件は、
前記出力駆動ブロックが備える所定のＭＯＳトランジスタをターンオフさせることができる電圧であるか否かを判断することであることを特徴とする請求項１０に記載の内部電圧発生器。
【請求項１２】
前記所定のＭＯＳトランジスタは、前記第２ＭＯＳトランジスタであることを特徴とする請求項１１に記載の内部電圧発生器。
【請求項１３】
前記第１ターンオフ電圧感知回路は、
一端が高い電源電圧に連結され、ゲートに前記クロック信号が印加される第３ＭＯＳトランジスタと、
一端が低い電源電圧に連結され、ゲートに前記第３比較電圧が印加される第４ＭＯＳトランジスタと、
一端が前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタの他端に共通に連結され、他端が低い電源電圧に連結された第２キャパシタと、を備え、
前記第３ＭＯＳトランジスタ、前記第４ＭＯＳトランジスタ及び前記キャパシタの共通端子を通じて前記第１感知信号を出力することを特徴とする請求項１２に記載の内部電圧発生器。
【請求項１４】
前記第３ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタとゲートの長さと幅との比が互いに一致し、
前記第４ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタとゲートの長さと幅との比が互いに一致することを特徴とする請求項１３に記載の内部電圧発生器。
【請求項１５】
前記第１伝達回路は、
前記第１感知信号の位相を反転させる第１インバータと、
前記第１インバータの出力及び前記クロック信号に応答して、前記第１制御信号を出力する第１ＮＯＲゲートと、を備えることを特徴とする請求項１０に記載の内部電圧発生器。
【請求項１６】
前記第１スイッチ制御信号発生装置は、
セット信号及びリセット信号をさらに受信し、
前記セット信号によって出力をセットさせ、前記第１制御信号に応答して所定の信号を保存し、前記第０Ｈスイッチ制御信号を出力する第１Ｈシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第１制御信号に応答して前記第１Ｈシフトレジスタの出力信号を保存し、前記第１Ｈスイッチ制御信号を出力する第２Ｈシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第１制御信号に応答して前記第２Ｈシフトレジスタの出力信号を保存し、前記第２Ｈスイッチ制御信号を出力する第３Ｈシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第１制御信号に応答して前記第ＮＨシフトレジスタの出力信号を保存し、前記第ＮＨスイッチ制御信号を出力する第（Ｎ＋１）Ｈシフトレジスタと、を備えることを特徴とする請求項１０に記載の内部電圧発生器。
【請求項１７】
前記第２オフセット区間制御ブロックは、
前記第１基準電圧と前記第３基準電圧とを比較した第４比較電圧を出力する第４比較器と、
前記第４比較電圧及び所定のクロック信号に応答して、前記第４比較電圧の電圧準位が一定の条件を満足する電圧であるかを感知した第２感知信号を出力する第２ターンオフ電圧感知回路と、
前記クロック信号に応答して、前記第２感知信号を変形させた第２制御信号を出力する第２伝達回路と、
前記第２制御信号に応答して、前記第０Ｌスイッチ制御信号ないし第ＮＬスイッチ制御信号を出力する第２スイッチ制御信号発生装置と、を備えることを特徴とする請求項９に記載の内部電圧発生器。
【請求項１８】
前記一定の条件は、
前記出力駆動ブロックが備える所定のＭＯＳトランジスタをターンオフさせることができる電圧であるか否かを判断することであることを特徴とする請求項１７に記載の内部電圧発生器。
【請求項１９】
前記所定のＭＯＳトランジスタは、前記第１ＭＯＳトランジスタであることを特徴とする請求項１８に記載の内部電圧発生器。
【請求項２０】
前記第２ターンオフ電圧感知回路は、
一端が高い電源電圧に連結され、ゲートに前記第４比較電圧が印加される第５ＭＯＳトランジスタと、
一端が低い電源電圧に連結され、ゲートに前記クロック信号が印加される第６ＭＯＳトランジスタと、
一端が前記第５ＭＯＳトランジスタ及び前記第６ＭＯＳトランジスタの他端に共通に連結され、他端が低い電源電圧に連結された第３キャパシタと、を備え、
前記第５ＭＯＳトランジスタ、前記第６ＭＯＳトランジスタ及び前記キャパシタの共通端子を通じて前記第２感知信号を出力することを特徴とする請求項１９に記載の内部電圧発生器。
【請求項２１】
前記第５ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタとゲートの長さと幅との比が互いに一致し、
前記第６ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタとゲートの長さと幅との比が互いに一致することを特徴とする請求項２０に記載の内部電圧発生器。
【請求項２２】
前記第２伝達回路は、
前記第２感知信号の位相を反転させる第２インバータと、
前記第２インバータの出力及び前記クロック信号に応答して、前記第２制御信号を出力する第２ＮＯＲゲートと、を備えることを特徴とする請求項１７に記載の内部電圧発生器。
【請求項２３】
前記第２スイッチ制御信号発生装置は、
セット信号及びリセット信号をさらに受信し、
前記セット信号によって出力をセットさせ、前記第２制御信号に応答して所定の信号を保存し、前記第０Ｌスイッチ制御信号を出力する第１Ｌシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第２制御信号に応答して前記第１Ｌシフトレジスタの出力信号を保存し、前記第１Ｌスイッチ制御信号を出力する第２Ｌシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第２制御信号に応答して前記第２Ｌシフトレジスタの出力信号を保存し、前記第２Ｌスイッチ制御信号を出力する第３Ｌシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第２制御信号に応答して前記第ＮＬシフトレジスタの出力信号を保存し、前記第ＮＬスイッチ制御信号を出力する第（Ｎ＋１）Ｌシフトレジスタと、を備えることを特徴とする請求項１７に記載の内部電圧発生器。
【請求項２４】
前記クロック信号は、
少なくとも前記複数個のスイッチ制御信号をいずれも生成可能な程度の時間区間にクロック動作を維持することを特徴とする請求項１に記載の内部電圧発生器。
【請求項２５】
第１基準電圧及び第２基準電圧を生成させる基準電圧発生ブロックと、
前記第１基準電圧と内部電圧とを比較して第１比較電圧を出力し、前記第２基準電圧と内部電圧とを比較して第２比較電圧を出力する比較器ブロックと、
前記第１比較電圧及び前記第２比較電圧を利用して、第１制御信号及び第２制御信号を出力する第１制御信号発生ブロックと、
前記第１比較電圧、前記第２比較電圧、前記第１制御信号及び前記第２制御信号を利用して、第３制御信号及び第４制御信号を生成させる制御ブロックと、
前記第１比較電圧、前記第２比較電圧、前記第３制御信号及び前記第４制御信号に応答して、前記内部電圧を生成させる出力駆動ブロックと、を備えることを特徴とする内部電圧発生器。
【請求項２６】
第１制御信号発生ブロックは、
前記第１比較電圧の位相を反転させる第１インバータと、
前記第１インバータの出力及び前記第２比較電圧に応答して、前記第１制御信号を出力するＥＸ−ＯＲゲートと、
前記第１制御信号の位相を反転させた前記第２制御信号を出力する第２インバータと、を備えることを特徴とする請求項２５に記載の内部電圧発生器。
【請求項２７】
前記第３制御信号及び前記第４制御信号は、
論理ハイまたは論理ロー状態が互いに重ならないことを特徴とする請求項２５に記載の内部電圧発生器。
【請求項２８】
前記制御ブロックは、
前記第１比較電圧、前記第１制御信号及び前記第４制御信号に応答して、前記第３制御信号を出力するＮＯＲゲートと、
前記第２比較電圧、前記第２制御信号及び前記第３制御信号に応答して、前記第４制御信号を出力するＮＡＮＤゲートと、を備えることを特徴とする請求項２５に記載の内部電圧発生器。
【請求項２９】
前記出力駆動ブロックは、
前記第３制御信号及び前記第４制御信号に応答して動作するメイン出力駆動ブロックと、
前記第１比較電圧及び前記第２比較電圧に応答して動作する補助出力駆動ブロックと、を備え、
前記メイン出力駆動ブロック及び前記補助出力駆動ブロックが共通に前記内部電圧を出力することを特徴とする請求項２５に記載の内部電圧発生器。
【請求項３０】
前記メイン出力駆動ブロックは、
一端が高い電源電圧に連結され、ゲートに前記第３制御信号が印加される第１ＭＯＳトランジスタと、
一端が低い電源電圧に連結され、ゲートに前記第４制御信号が印加される第２ＭＯＳトランジスタと、
一端が前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの他端に共通に連結され、他端が前記低い電源電圧に連結されたキャパシタと、を備え、
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ及び前記キャパシタの共通端子を通じて前記内部電圧が出力されることを特徴とする請求項２９に記載の内部電圧発生器。
【請求項３１】
前記補助出力駆動ブロックは、
一端が高い電源電圧に連結され、ゲートに前記第１制御信号が印加される第３ＭＯＳトランジスタと、
一端が低い電源電圧に連結され、ゲートに前記第２制御信号が印加される第４ＭＯＳトランジスタと、を備え、
前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタの他端が共通に連結されて前記内部電圧を出力することを特徴とする請求項２９に記載の内部電圧発生器。
【請求項３２】
複数個のスイッチ制御信号に応答して、第１基準電圧、第２基準電圧及び第３基準電圧を出力する基準電圧発生ブロックと、
内部電圧と前記第３基準電圧とを比較して生成させた第１比較電圧、及び前記内部電圧と前記第２基準電圧とを比較して生成させた第２比較電圧を出力する比較器ブロックと、
前記第１比較電圧及び前記第２比較電圧を変形させた第１制御信号及び第２制御信号を出力する第１制御信号発生ブロックと、
前記第１比較電圧、前記第２比較電圧、前記第１制御信号及び前記第２制御信号を利用して、第３制御信号及び第４制御信号を生成させる制御ブロックと、
前記第３制御信号及び前記第４制御信号に応答して、前記内部電圧を生成させる出力駆動ブロックと、
前記第１基準電圧ないし前記第３基準電圧及びクロック信号に応答して、前記複数個のスイッチ制御信号を出力するオフセット区間制御ブロックと、を備えることを特徴とする内部電圧発生器。
【請求項３３】
前記基準電圧発生ブロックは、
高い電源電圧と低い電源電圧との間に直列連結された複数個の抵抗と、
前記直列連結された複数個の抵抗の間の一定な位置にある二つの抵抗の間のジョイント電圧である第１基準電圧と、
前記複数個のスイッチ制御信号のうち一部の制御信号に応答して、前記第１基準電圧を表すジョイント電圧と前記高い電源電圧との間に位置する抵抗に降下する複数個のジョイント電圧のうち選択した前記第２基準電圧を出力する第１スイッチブロックと、
前記複数個のスイッチ制御信号のうち残りの制御信号に応答して、前記第１基準電圧を表すジョイント電圧と前記低い電源電圧との間に位置する抵抗に降下する複数個のジョイント電圧のうち選択した前記第３基準電圧を出力する第２スイッチブロックと、を備えることを特徴とする請求項３２に記載の内部電圧発生器。
【請求項３４】
前記一部のスイッチ制御信号は、
第０Ｈスイッチ制御信号ないし第ＮＨスイッチ制御信号を備え、
前記第１基準電圧を表すジョイント電圧と前記高い電源電圧との間に位置する抵抗は、
一端が前記第１基準電圧に連結された第０Ｈ抵抗と、
一端が前記第０Ｈ抵抗の他端に連結された第１Ｈ抵抗と、
一端が前記第１Ｈ抵抗の他端に連結された第２Ｈ抵抗と、
一端が第ＮＨ抵抗の他端に連結され、他端が前記高い電源電圧に連結された第（Ｎ＋１）Ｈ抵抗と、を備え、
前記第１スイッチブロックは、
一端が前記第０Ｈ抵抗及び前記第１Ｈ抵抗の共通端子に連結され、前記第０Ｈスイッチ制御信号により動作する第０Ｈスイッチと、
一端が前記第１Ｈ抵抗及び前記第２Ｈ抵抗の共通端子に連結され、前記第１Ｈスイッチ制御信号により動作する第１Ｈスイッチと、
一端が前記第ＮＨ抵抗及び前記第（Ｎ＋１）Ｈ抵抗の共通端子に連結され、前記第ＮＨスイッチ制御信号により動作する第ＮＨスイッチと、を備え、
前記第０Ｈスイッチないし前記第ＮＨスイッチの他端が共通に連結され、前記第２基準電圧を選択的に出力することを特徴とする請求項３３に記載の内部電圧発生器。
【請求項３５】
前記残りのスイッチ制御信号は、
第０Ｌスイッチ制御信号ないし第ＮＬスイッチ制御信号を備え、
前記第１基準電圧を表すジョイント電圧と前記低い電源電圧との間に位置する抵抗は、
一端が前記第１基準電圧に連結された第０Ｌ抵抗と、
一端が前記第０Ｌ抵抗の他端に連結された第１Ｌ抵抗と、
一端が前記第１Ｌ抵抗の他端に連結された第２Ｌ抵抗と、
一端が第ＮＬ抵抗の他端に連結され、他端が前記低い電源電圧に連結された第（Ｎ＋１）Ｌ抵抗と、を備え、
前記第２スイッチブロックは、
一端が前記第０Ｌ抵抗及び前記第１Ｌ抵抗の共通端子に連結され、前記第０Ｌスイッチ制御信号により動作する第０Ｌスイッチと、
一端が前記第１Ｌ抵抗及び前記第２Ｌ抵抗の共通端子に連結され、前記第１Ｌスイッチ制御信号により動作する第１スイッチと、
一端が前記第ＮＬ抵抗及び前記第（Ｎ＋１）Ｌ抵抗の共通端子に連結され、前記第ＮＬスイッチ制御信号により動作する第ＮＬスイッチと、を備え、
前記第０Ｌスイッチないし前記第ＮＬスイッチの他端が共通に連結され、前記第３基準電圧を選択的に出力することを特徴とする請求項３３に記載の内部電圧発生器。
【請求項３６】
前記第１制御信号発生ブロックは、
前記第１比較電圧の位相を反転させる第１インバータと、
前記第１インバータの出力及び前記第２比較電圧に応答して、前記第１制御信号を出力するＥＸ−ＯＲゲートと、
前記第１制御信号の位相を反転させた前記第２制御信号を出力する第２インバータと、を備えることを特徴とする請求項３２に記載の内部電圧発生器。
【請求項３７】
前記制御ブロックは、
前記第１比較電圧、前記第１制御信号及び前記第４制御信号に応答して、前記第３制御信号を出力するＮＯＲゲートと、
前記第１比較電圧、前記第２制御信号及び前記第３制御信号に応答して、前記第４制御信号を出力するＮＡＮＤゲートと、を備えることを特徴とする請求項３２に記載の内部電圧発生器。
【請求項３８】
前記出力駆動ブロックは、
前記第３制御信号及び前記第４制御信号に応答して動作するメイン出力駆動ブロックと、
前記第１比較電圧及び前記第２比較電圧に応答して動作する補助出力駆動ブロックと、を備え、
前記メイン出力駆動ブロック及び前記補助出力駆動ブロックが共通に前記内部電圧を出力することを特徴とする請求項３２に記載の内部電圧発生器。
【請求項３９】
前記メイン出力駆動ブロックは、
一端が高い電源電圧に連結され、ゲートに前記第３制御信号が印加される第１ＭＯＳトランジスタと、
一端が低い電源電圧に連結され、ゲートに前記第４制御信号が印加される第２ＭＯＳトランジスタと、
一端が前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの他端に共通に連結され、他端が前記低い電源電圧に連結されたキャパシタと、を備え、
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ及び前記キャパシタの共通端子を通じて前記内部電圧が出力されることを特徴とする請求項３８に記載の内部電圧発生器。
【請求項４０】
前記補助出力駆動ブロックは、
一端が高い電源電圧に連結され、ゲートに前記第１制御信号が印加される第３ＭＯＳトランジスタと、
一端が低い電源電圧に連結され、ゲートに前記第２制御信号が印加される第４ＭＯＳトランジスタと、を備え、
前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタの他端が共通に連結されて前記内部電圧を出力することを特徴とする請求項３８に記載の内部電圧発生器。
【請求項４１】
前記オフセット区間制御ブロックは、
前記第１基準電圧、前記第２基準電圧及び前記クロック信号に応答して、前記第０Ｈスイッチ制御信号ないし第ＮＨスイッチ制御信号を出力する第１オフセット区間制御ブロックと、
前記第１基準電圧、前記第３基準電圧及び前記クロック信号に応答して、前記第０Ｌスイッチ制御信号ないし第ＮＬスイッチ制御信号を出力する第２オフセット区間制御ブロックと、を備えることを特徴とする請求項３２に記載の内部電圧発生器。
【請求項４２】
前記第１オフセット区間制御ブロックは、
前記第１基準電圧と前記第２基準電圧とを比較した第３比較電圧を出力する第３比較器と、
前記第３比較電圧及び所定のクロック信号に応答して、前記第３比較電圧の電圧準位が一定な条件を満足する電圧であるかを感知した第１感知信号を出力する第１ターンオフ電圧感知回路と、
前記クロック信号に応答して、前記第１感知信号を変形させた第１制御信号を出力する第１伝達回路と、
前記第１制御信号に応答して、前記第０Ｈスイッチ制御信号ないし第ＮＨスイッチ制御信号を出力する第１スイッチ制御信号発生装置と、を備えることを特徴とする請求項４１に記載の内部電圧発生器。
【請求項４３】
前記一定な条件は、
前記出力駆動ブロックが備える所定のＭＯＳトランジスタをターンオフさせることができる電圧であるか否かを判断することを特徴とする請求項４２に記載の内部電圧発生器。
【請求項４４】
前記第１ターンオフ電圧感知回路は、
一端が高い電源電圧に連結され、ゲートに前記クロック信号が印加される第３ＭＯＳトランジスタと、
一端が低い電源電圧に連結され、ゲートに前記第３比較電圧が印加される第４ＭＯＳトランジスタと、
一端が前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタの他端に共通に連結され、他端が低い電源電圧に連結された第２キャパシタと、を備え、
前記第３ＭＯＳトランジスタ、前記第４ＭＯＳトランジスタ及び前記キャパシタの共通端子を通じて前記第１感知信号を出力することを特徴とする請求項４２に記載の内部電圧発生器。
【請求項４５】
前記第１伝達回路は、
前記第１感知信号の位相を反転させる第１インバータと、
前記第１インバータの出力及び前記クロック信号に応答して、前記第１制御信号を出力する第１ＮＯＲゲートと、を備えることを特徴とする請求項４２に記載の内部電圧発生器。
【請求項４６】
前記第１スイッチ制御信号発生装置は、
セット信号及びリセット信号をさらに受信し、
前記セット信号によって出力をセットさせ、前記第１制御信号に応答して所定の信号を保存し、前記第０Ｈスイッチ制御信号を出力する第１Ｈシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第１制御信号に応答して前記第１Ｈシフトレジスタの出力信号を保存し、前記第１Ｈスイッチ制御信号を出力する第２Ｈシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第１制御信号に応答して前記第２Ｈシフトレジスタの出力信号を保存し、前記第２Ｈスイッチ制御信号を出力する第３Ｈシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第１制御信号に応答して前記第ＮＨシフトレジスタの出力信号を保存し、前記第ＮＨスイッチ制御信号を出力する第（Ｎ＋１）Ｈシフトレジスタと、を備えることを特徴とする請求項４２に記載の内部電圧発生器。
【請求項４７】
前記第２オフセット区間制御ブロックは、
前記第１基準電圧及び前記第３基準電圧を比較した第４比較電圧を出力する第４比較器と、
前記第４比較電圧及び所定のクロック信号に応答して、前記第４比較電圧の電圧準位が一定な条件を満足する電圧であるかを感知した第２感知信号を出力する第２ターンオフ電圧感知回路と、
前記クロック信号に応答して、前記第２感知信号を変形させた第２制御信号を出力する第２伝達回路と、
前記第２制御信号に応答して、前記第０Ｌスイッチ制御信号ないし第ＮＬスイッチ制御信号を出力する第２スイッチ制御信号発生装置と、を備えることを特徴とする請求項４１に記載の内部電圧発生器。
【請求項４８】
前記一定な条件は、
前記出力駆動ブロックが備える所定のＭＯＳトランジスタをターンオフさせることができる電圧であるか否かを判断することを特徴とする請求項４７に記載の内部電圧発生器。
【請求項４９】
前記第２ターンオフ電圧感知回路は、
一端が高い電源電圧に連結され、ゲートに前記第４比較電圧が印加される第５ＭＯＳトランジスタと、
一端が低い電源電圧に連結され、ゲートに前記クロック信号が印加される第６ＭＯＳトランジスタと、
一端が前記第５ＭＯＳトランジスタ及び前記第６ＭＯＳトランジスタの他端に共通に連結され、他端が低い電源電圧に連結された第３キャパシタと、を備え、
前記第５ＭＯＳトランジスタ、前記第６ＭＯＳトランジスタ及び前記キャパシタの共通端子を通じて前記第２感知信号を出力することを特徴とする請求項４７に記載の内部電圧発生器。
【請求項５０】
前記第２伝達回路は、
前記第２感知信号の位相を反転させる第２インバータと、
前記第２インバータの出力及び前記クロック信号に応答して、前記第２制御信号を出力する第２ＮＯＲゲートと、を備えることを特徴とする請求項４７に記載の内部電圧発生器。
【請求項５１】
前記第２スイッチ制御信号発生装置は、
セット信号及びリセット信号をさらに受信し、
前記セット信号によって出力をセットさせ、前記第２制御信号に応答して所定の信号を保存し、前記第０Ｌスイッチ制御信号を出力する第１Ｌシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第２制御信号に応答して前記第１Ｌシフトレジスタの出力信号を保存し、前記第１Ｌスイッチ制御信号を出力する第２Ｌシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第２制御信号に応答して前記第２Ｌシフトレジスタの出力信号を保存し、前記第２Ｌスイッチ制御信号を出力する第３Ｌシフトレジスタと、
前記リセット信号によって出力をリセットさせ、前記第２制御信号に応答して前記第ＮＬシフトレジスタの出力信号を保存し、前記第ＮＬスイッチ制御信号を出力する第（Ｎ＋１）Ｌシフトレジスタと、を備えることを特徴とする請求項４７に記載の内部電圧発生器。
【請求項５２】
前記クロック信号は、
最小限前記複数個のスイッチ制御信号をいずれも生成可能な程度の時間区間にクロック動作を維持することを特徴とする請求項３２に記載の内部電圧発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置の内部に設置された内部電圧発生器に係り、特に、半導体メモリ装置の製造過程中に工程パラメータの偏差がひどく発生しても、生成される内部電圧のガウス分布の中心値を大きく移動させず、内部電圧のセットアップ時間は短縮させつつ電力消耗を最小化できて、収率を向上させる内部電圧発生器に関する。
【背景技術】
【０００２】
半導体メモリ装置は、消費電力及び動作速度を考慮して、外部から供給される高い電源電圧及び接地電圧に代表される低い電源電圧だけでなく、高い電源電圧と低い電源電圧との間の電圧準位を有する所定の内部電圧を生成させて使用する。
【０００３】
図１は、従来の内部電圧発生器の回路を示す図面である。
【０００４】
図１に示すように、内部電圧発生器１００は、基準電圧発生ブロック１１０、比較器ブロック１２０及び出力駆動ブロック１３０を備える。
【０００５】
基準電圧発生ブロック１１０は、高い電源電圧ＶＤＤと低い電源電圧ＧＮＤとの間に直列連結された複数個の抵抗Ｒ１ないしＲ３を備える。基準電圧発生ブロック１１０は、複数個の抵抗Ｒ１ないしＲ３の間に降下する一定の二つの電圧を選択して、第１基準電圧ＶＬ及び第２基準電圧ＶＨとして出力する。第１基準電圧ＶＬは、第２基準電圧ＶＨに比べて相対的に低い電圧準位を有する。
【０００６】
比較器ブロック１２０は、二つの比較器１２１，１２２を備える。
【０００７】
第１比較器１２１の負入力端子（−）には、第１基準電圧ＶＬが印加され、正入力端子（＋）には、内部電圧ＶＣＮＴが印加される。ここで、内部電圧ＶＣＮＴは、内部電圧発生器１００が最終的に生成させようとする電圧である。第２比較器１２２の負入力端子（−）には、第２基準電圧ＶＨが印加され、正入力端子（＋）には、内部電圧ＶＣＮＴが印加される。
【０００８】
第１比較器１２１は、第１基準電圧ＶＬと内部電圧ＶＣＮＴとを比較した第１比較電圧ＵＰＢを出力し、第２比較器１２２は、第２基準電圧ＶＨと内部電圧ＶＣＮＴとを比較した第２比較電圧ＤＮを出力する。ここで、比較器１２１，１２２には、オープンループ状態の演算増幅器を使用する。
【０００９】
出力駆動ブロック１３０は、Ｐ型ＭＯＳトランジスタＭＰ１、Ｎ型ＭＯＳトランジスタＭＮ１及びキャパシタＣを備える。Ｐ型ＭＯＳトランジスタＭＰ１は、一端子が高い電源電圧ＶＤＤに連結され、ゲートに第１比較電圧ＵＰＢが印加される。Ｎ型ＭＯＳトランジスタＭＮ１は、一端子が低い電源電圧ＧＮＤに連結され、ゲートに第２比較電圧ＤＮが印加される。キャパシタＣは、一端子が低い電源電圧ＧＮＤに連結され、他の一端子がＰ型ＭＯＳトランジスタＭＰ１の他の一端子及びＮ型ＭＯＳトランジスタＭＮ１の他の一端子に共通に連結される。
【００１０】
Ｐ型ＭＯＳトランジスタＭＰ１がターンオンされたとき、高い電源電圧ＶＤＤから流れる電流が電荷の形態でキャパシタＣに保存される。キャパシタＣに保存された電荷は、Ｎ型ＭＯＳトランジスタＭＮ１がターンオンされたとき、低い電源電圧ＧＮＤに放電される。キャパシタＣに降下する電圧準位は、キャパシタＣに電荷が保存されたときは高い電源電圧ＶＤＤと同一であり、キャパシタＣから電荷が放電されたときは低い電源電圧ＧＮＤと同一である。
【００１１】
以下で、図１に示した従来の内部電圧発生器１００の動作を説明する。
二つの基準電圧ＶＬ，ＶＨ及び内部電圧ＶＣＮＴから生成させた二つの比較電圧ＵＰＢ，ＤＮを利用して、二つのＭＯＳトランジスタＭＰ１，ＭＮ１に流れる電流ＩＵＰ，ＩＤＮを制御する。内部電圧ＶＣＮＴは、二つのＭＯＳトランジスタＭＰ１，ＭＮ１に流れる電流の量により、その電圧準位が決定される。
【００１２】
一度決定された内部電圧ＶＣＮＴは、比較器ブロック１２０にフィードバックされて比較器１２１，１２２の比較電圧ＵＰＢ，ＤＮの電圧準位を変え、最終的には二つの基準電圧ＶＬ，ＶＨの間の値（ＶＬ＜ＶＣＮＴ＜ＶＨ）となる。電源が印加され始めるときから所定の電圧準位に達した内部電圧ＶＣＮＴが生成されるときまでの時間をセットアップタイムという。
【００１３】
出力駆動ブロック１３０の二つのＭＯＳトランジスタＭＰ１，ＭＮ１が同時にターンオンされると、高い電源電圧ＶＤＤと低い電源電圧ＧＮＤとの間に直通経路電流が流れる。この電流は不要であるだけでなく、消費電力の浪費をもたらす。したがって、二つのＭＯＳトランジスタＭＰ１，ＭＮ１を同時にターンオンさせないために、二つの基準電圧ＶＬ，ＶＨの電圧差、すなわちオフセット区間ＯＦＦＳＥＴを増加させる。
【００１４】
図２は、内部電圧発生器の内部の複数の電圧の間の関係を示す図面である。
【００１５】
図２に示すように、二つの基準電圧ＶＬ，ＶＨの間の領域はオフセット区間ＶＯＦＦＳＥＴであり、前記オフセット区間ＶＯＦＦＳＥＴの内部に存在し、二つのＭＯＳトランジスタＭＰ１，ＭＮ１が同時にターンオフされる領域が、斜線を引いたデッドゾーンＶＤＺである。
【００１６】
デッドゾーンＶＤＺは、高い電源電圧ＶＤＤから低い電源電圧ＧＮＤに直通経路電流が流れる領域であって、その領域では内部電圧ＶＣＮＴが正確に調節されない。したがって、デッドゾーンＶＤＺは、狭いほど望ましい。比較器１２１，１２２の利得が無限大でないことに鑑みれば、デッドゾーンＶＤＺは、オフセット区間ＶＯＦＦＳＥＴに比べて狭くなることが当然である。ここで、ＶＴＰは、第１ＭＯＳトランジスタＭＰ１のしきい電圧を表し、ＶＴＮは、第２ＭＯＳトランジスタＭＮ１のしきい電圧を表す。
【００１７】
図３は、図１に示した比較器ブロック１２０を構成する比較器のオフセットエラー及び利得エラーにより影響を受けた内部電圧発生器１００の内部の複数の電圧を示す図面である。
【００１８】
図３に示すように、二つの比較器１２１,１２２が互いに逆極性のオフセット電圧を表すときにも、二つのＭＯＳトランジスタＭＰ１，ＭＮ１が同時にターンオンされて、高い電源電圧ＶＤＤと低い電源電圧ＧＮＤとの間に直通経路電流が流れる場合がある。点線で表示された特性曲線は、オフセットが発生しなかった場合を表し、実線で表示された特性曲線は、オフセットが発生した場合を表す。
【００１９】
工程の偏差により発生する比較器１２１，１２２のオフセットエラー及び利得エラーを克服するためには、オフセット区間ＶＯＦＦＳＥＴを広げねばならない。しかも、直列に連結された複数個の抵抗Ｒ１ないしＲ３により決定される二つの基準電圧ＶＬ，ＶＨは、工程の偏差によりはなはだしく影響を受ける。したがって、半導体装置の収率を向上させるためにも、オフセット区間ＶＯＦＦＳＥＴを広げねばならない。
【００２０】
しかし、前述したように収率を向上させるために、また、オフセットエラー及び利得エラーを克服するためにオフセット区間ＶＯＦＦＳＥＴを広げることは、次のような理由により問題の根本的な解決策とならない。
【００２１】
１．デッドゾーンＶＤＺは、オフセット区間ＶＯＦＦＳＥＴの増加と共に増加する。
【００２２】
２．広いオフセット区間ＶＯＦＦＳＥＴの中間値を有する内部電圧ＶＣＮＴの電圧準位も、工程によってその中心値が変わるため、設計した電圧準位を有する内部電圧ＶＣＮＴを生成させることが容易でなくなる。
【００２３】
図１に示した内部電圧発生器１００は、他にもセットアップタイムの問題を有する。内部電圧発生器１００に電源が最初に供給されるとき、短時間内に内部電圧ＶＣＮＴを生成させねばならず、それを判断する基準が前述したセットアップタイムである。
【００２４】
電源電圧が最初に供給されるときに、バイアスされた内部電圧ＶＣＮＴの電圧準位と生成させようとする内部電圧ＶＣＮＴの電圧準位との間に相当な差がある場合、Ｐ型ＭＯＳトランジスタＭＰ１及びＮ型ＭＯＳトランジスタＭＮ１により供給または放電される電流が大きいほど、短時間内に内部電圧ＶＣＮＴを生成させることができる。しかし、前記二つのＭＯＳトランジスタＭＰ１，ＭＮ１のサイズは、製造当時に決定されるため、流れる電流の量を任意に調節できなくなる。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明が解決しようとする課題は、工程の偏差によりトランジスタのような内部素子で発生するエラー成分に対しても相当な耐性がある内部電圧発生器を提供することにある。
【００２６】
本発明が解決しようとする他の課題は、短いセットアップタイム内に内部電圧ＶＮＣＴを生成させることができる内部電圧発生器を提供することにある。
【課題を解決するための手段】
【００２７】
前記課題を解決するための本発明による内部電圧発生器は、基準電圧発生ブロックと比較器ブロックと出力駆動ブロックと、オフセット区間制御ブロックとを備える。
【００２８】
前記基準電圧発生ブロックは、複数個のスイッチ制御信号に応答して、第１基準電圧、第２基準電圧及び第３基準電圧を出力する。前記比較器ブロックは、内部電圧と前記第３基準電圧とを比較して生成させた第１比較電圧と前記内部電圧と前記第２基準電圧とを比較して生成させた第２比較電圧とを出力する。前記出力駆動ブロックは、前記第１比較電圧及び前記第２比較電圧に応答して前記内部電圧を出力する。前記オフセット区間制御ブロックは、前記第１基準電圧ないし前記第３基準電圧及びクロック信号に応答して、前記複数個のスイッチ制御信号を出力する。
【００２９】
前記他の課題を解決するための本発明による内部電圧発生器は、基準電圧発生ブロックと比較器ブロックと第１制御信号発生ブロックと制御ブロックと出力駆動ブロックとを備える。
【００３０】
前記基準電圧発生ブロックは、第１基準電圧及び第２基準電圧を生成させる。前記比較器ブロックは、前記第１基準電圧ＶＬと内部電圧ＶＣＮＴとを比較して第１比較電圧ＵＰＢを出力し、前記第２基準電圧ＶＨと内部電圧ＶＣＮＴとを比較して第２比較電圧ＤＮを出力する。前記第１制御信号発生ブロックは、前記第１比較電圧及び前記第２比較電圧を利用して、第１制御信号ＣＮＴ及び第２制御信号ＣＮＴＢを出力する。前記制御ブロックは、前記第１比較電圧と前記第２比較電圧と前記第１制御信号と前記第２制御信号とを利用して、第３制御信号及び第４制御信号を生成させる。
【００３１】
前記出力駆動ブロックは、前記第１比較電圧と前記第２比較電圧と前記第３制御信号と前記第４制御信号とに応答して、前記内部電圧を生成させる。
【発明の効果】
【００３２】
本発明による内部電圧発生器は、オフセット区間を最適化させてデッドゾーンを減少させ、セットアップタイムを短縮させると共に、消費電力を低減させることができる。また、オフセット区間を最適化する過程では、出力される内部電圧をフィードバックさせて使用するため、工程パラメータは、ある程度の範囲でエラーが発生しても、最適のオフセット区間を設定するのに影響をほとんど受けない。
【発明を実施するための最良の形態】
【００３３】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００３４】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００３５】
図４は、本発明の一実施形態による内部電圧発生器のブロックダイヤグラムである。
【００３６】
図４に示すように、内部電圧発生器４００は、基準電圧発生ブロック４１０、比較器ブロック４２０、出力駆動ブロック４３０及びオフセット区間制御ブロック４４０を備える。
【００３７】
基準電圧発生ブロック４１０は、複数個のスイッチ制御信号ＳＨ０ないしＳＨＮ及びＳＬ０ないしＳＬＮに応答して、第１基準電圧ＶＣ、第２基準電圧ＶＨ及び第３基準電圧ＶＬを出力する。
【００３８】
比較器ブロック４２０は、第１比較器４２１及び第２比較器４２２を備える。第１比較器４２１は、フィードバックされた内部電圧ＶＣＮＴと第３基準電圧ＶＬとを比較して第１比較電圧ＵＰＢを生成させる。第２比較器４２２は、内部電圧ＶＣＮＴと第２基準電圧ＶＨとを比較して第２比較電圧ＤＮを生成させる。
【００３９】
出力駆動ブロック４３０は、第１ＭＯＳトランジスタＭＰ１、第２ＭＯＳトランジスタＭＮ１及び第１キャパシタＣ１を備える。第１ＭＯＳトランジスタＭＰ１は、一端が高い電源電圧ＶＤＤに連結され、ゲートに第１比較電圧ＵＰＢが印加される。第２ＭＯＳトランジスタＭＮ１は、一端が低い電源電圧ＧＮＤに連結され、ゲートに第２比較電圧ＤＮが印加される。第１キャパシタＣ１は、一端が第１ＭＯＳトランジスタＭＰ１の他端及び第２ＭＯＳトランジスタＭＮ１の他端と共通に連結され、他端が低い電源電圧ＧＮＤに連結される。
【００４０】
内部電圧ＶＣＮＴの電圧準位は、第１ＭＯＳトランジスタＭＰ１、第２ＭＯＳトランジスタＭＮ１及び第１キャパシタＣ１の共通端子に降下する電圧である。内部電圧発生器４００をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程を利用して製造する場合、第１ＭＯＳトランジスタＭＰ１はＰ型ＭＯＳトランジスタであり、第２ＭＯＳトランジスタＭＮ１はＮ型ＭＯＳトランジスタで形成されることが望ましい。
【００４１】
オフセット区間制御ブロック４４０は、第１基準電圧ＶＣ、第２基準電圧ＶＨ、第３基準電圧ＶＬ及びクロック信号ＣＫに応答して、複数のスイッチ制御信号ＳＬ０ないしＳＬＮ及びＳＨ０ないしＳＨＮを出力する。図示していないが、セット信号及びリセット信号をさらに受信して動作させることも可能である。
【００４２】
図５は、図４に示した基準電圧発生ブロック４１０の内部回路を示す図面である。
【００４３】
図５に示すように、基準電圧発生ブロック４１０は、複数個の抵抗アレイＲＨ（Ｎ＋１）ないしＲＬ（Ｎ＋１）、第１スイッチブロック４１１及び第２スイッチブロック４１２を備える。
【００４４】
ここで、任意の二つの抵抗ＲＬ０，ＲＨ０の間のジョイント電圧を第１基準電圧ＶＣとして定義する。ここで、第１基準電圧ＶＣは、（ＶＤＤ＋ＧＮＤ）／２の電圧値を有することが一般的である。第１基準電圧ＶＣの電圧準位を決定するためには、本発明による内部電圧発生器４００が生成しようとする内部電圧ＶＣＮＴの電圧準位を考慮せねばならない。第１基準電圧ＶＣ及び内部電圧ＶＣＮＴは、同じ電圧準位を有することが望ましい。
【００４５】
高い電源電圧ＶＤＤと低い電源電圧ＧＮＤとの間に直列に連結された複数個の抵抗アレイＲＨ（Ｎ＋１）ないしＲＬ（Ｎ＋１）は、第１基準電圧ＶＣと高い電源電圧ＶＤＤとの間に位置する第１抵抗グループＲＨ０ないしＲＨ（Ｎ＋１）と、第１基準電圧ＶＣと低い電源電圧ＧＮＤとの間に位置する第２抵抗グループＲＬ０ないしＲＬ（Ｎ＋１）とに区分される。
【００４６】
第１抵抗グループＲＨ０ないしＲＨ（Ｎ＋１）は、第１グループスイッチ制御信号ＳＨ０ないしＳＨＮ（Ｎは整数）により駆動される第１スイッチブロック４１１と連結され、第２抵抗グループＲＬ０ないしＲＬ（Ｎ＋１）は、第２グループスイッチ制御信号ＳＬ０ないしＳＬＮにより駆動される第２スイッチブロック４１２と連結される。
【００４７】
第１スイッチブロック４１１は、第１グループスイッチ制御信号ＳＨ０ないしＳＨＮに応答して、第１抵抗グループＲＨ０ないしＲＨ（Ｎ＋１）を構成する抵抗に降下する複数個のジョイント電圧のうち、選択された一つのジョイント電圧を第２基準電圧ＶＨとして出力する。
【００４８】
第２スイッチブロック４１２は、第２グループスイッチ制御信号ＳＬ０ないしＳＬＮに応答して、第２抵抗グループＲＬ０ないしＲＬ（Ｎ＋１）を構成する抵抗に降下する複数個のジョイント電圧のうち、選択された一つのジョイント電圧を第３基準電圧ＶＬとして出力する。
【００４９】
スイッチブロック４１１，４１２を構成するそれぞれのスイッチは、該当する制御信号により開閉が決定される。例えば、第１スイッチブロック４１１を構成する一つのスイッチＳＷＨ０は、これに対応する第１グループスイッチ制御信号のうち一つの制御信号ＳＨ０によりスイッチの開閉が決定され、他の一つのスイッチＳＷＨ１は、他の一つの制御信号ＳＨ１により開閉が決定される。残りのスイッチに対しても、前記のような方式で制御信号が印加される。
【００５０】
図６は、図４に示したオフセット区間制御ブロック４４０の内部回路を示す図面である。
【００５１】
図６に示すように、オフセット区間制御ブロック４４０は、第１オフセット区間制御ブロック６００及び第２オフセット区間制御ブロック６５０を備える。
【００５２】
第１オフセット区間制御ブロック６００は、第３比較器６１０、第１ターンオフ電圧感知回路６２０、第１伝達回路６３０及び第１スイッチ制御信号発生装置６４０を備える。
【００５３】
第３比較器６１０は、第１基準電圧ＶＣ及び第２基準電圧ＶＨを比較した第３比較電圧ＣＯＭＨを出力する。第３比較電圧ＣＯＭＨの電圧準位は、ほとんどの場合、高い電源電圧ＶＤＤまたは低い電源電圧ＧＮＤのどちらかの電圧準位を有し、一つの電圧準位が他の電圧準位に遷移する一定の区間にのみその中間の電圧準位を有する。
【００５４】
第１ターンオフ電圧感知回路６２０は、第３比較電圧ＣＯＭＨ及びクロック信号ＣＫに応答して、第３比較電圧ＣＯＭＨの電圧準位が一定の条件を満足する電圧であるかを感知し、第１感知信号ＤＥＴＨを出力する。クロック信号ＣＫの一周期または半周期の間に一つのスイッチ制御信号が生成されるので、クロック信号ＣＫは、少なくとも複数のスイッチ制御信号ＳＨ０ないしＳＨＮと同数のクロック動作が続く信号である。ここで、一定の条件とは、第３比較電圧ＣＯＭＨの電圧準位が出力駆動ブロック４３０の第２ＭＯＳトランジスタＭＮ１をターンオフさせることができる電圧であるか否かである。
【００５５】
第１ターンオフ電圧感知回路６２０は、前記の動作を行うために、第３ＭＯＳトランジスタＭＰ２、第４ＭＯＳトランジスタＭＮ２及び第２キャパシタＣ２を備える。第３ＭＯＳトランジスタＭＰ２は、一端が高い電源電圧ＶＤＤに連結され、ゲートにクロック信号ＣＫが印加される。第４ＭＯＳトランジスタＭＮ２は、一端が低い電源電圧ＧＮＤに連結され、ゲートに第３比較電圧ＣＯＭＨが印加される。第２キャパシタＣ２は、一端が第３ＭＯＳトランジスタＭＰ２及び第４ＭＯＳトランジスタＭＮ２の他端に共通に連結されて第１感知信号ＤＥＴＨを出力し、他端が低い電源電圧ＧＮＤに連結される。
【００５６】
ＭＯＳトランジスタに流れる電流は、該当ＭＯＳトランジスタのチャンネル領域となるゲートの幅及び長さの比（Ｗ／Ｌ）に比例し、同じ比率を有するトランジスタには、同じ比率の電流が流れる。ここで、同じ比率とするのは、ＭＯＳトランジスタの電流は、前記比（Ｗ／Ｌ）以外にも考慮の対象となる項目がさらにあるためである。
【００５７】
第１ターンオフ電圧感知回路６２０の機能が出力駆動ブロック４３０を構成する第２ＭＯＳトランジスタＭＮ１のターンオフ電圧を感知するためのものであるという点を考慮すれば、第３ＭＯＳトランジスタＭＰ２は、第１ＭＯＳトランジスタＭＰ１とゲートの長さＬと幅Ｗとの比が互いに一致し、第４ＭＯＳトランジスタＭＮ２は、第２ＭＯＳトランジスタＭＮ１とゲートの長さと幅との比が互いに一致することが当然である。さらに、第１キャパシタＣ１及び第２キャパシタＣ２も、互いに一定の比例関係を維持させることが望ましい。
【００５８】
第１伝達回路６３０は、第１感知信号ＤＥＴＨの位相を反転させる第１インバータ６３１、及び第１インバータ６３１の出力及びクロック信号ＣＫに応答して第１制御信号ＣＮＴＨを出力する第１ＮＯＲゲート６３２を備える。
【００５９】
第１スイッチ制御信号発生装置６４０は、第１制御信号ＣＮＴＨに応答して第１グループスイッチ制御信号ＳＨ０ないしＳＨＮを出力するが、これについては図７で説明する。
【００６０】
第２オフセット区間制御ブロック６５０は、第４比較器６６０、第２ターンオフ電圧感知回路６７０、第２伝達回路６８０及び第２スイッチ制御信号発生装置６９０を備える。
【００６１】
第４比較器６６０は、第１基準電圧ＶＣ及び第３基準電圧ＶＬを比較した第４比較電圧ＣＯＭＬを出力する。第４比較電圧ＣＯＭＬの電圧準位は、第３比較電圧ＣＯＭＨの電圧準位と同様に、ほとんどの場合、高い電源電圧ＶＤＤまたは低い電源電圧ＧＮＤのどちらかの電圧準位を有し、一つの電圧準位が他の電圧準位に遷移する一定の区間にのみその中間の電圧準位を有する。
【００６２】
第２ターンオフ電圧感知回路６７０は、第４比較電圧ＣＯＭＬ及びクロック信号ＣＫに応答して、第４比較電圧ＣＯＭＬの電圧準位が一定な条件を満足する電圧であるかを感知した第２感知信号ＤＥＴＬを出力する。ここで、一定の条件とは、出力駆動ブロック４３０が備える第１ＭＯＳトランジスタＭＰ１をターンオフさせることができる電圧であるか否かを判断することである。
【００６３】
第２ターンオフ電圧感知回路６７０は、前記の機能を行うために、第５ＭＯＳトランジスタＭＰ３、第６ＭＯＳトランジスタＭＮ３及び第３キャパシタＣ３を備える。第５ＭＯＳトランジスタＭＰ３は、一端が高い電源電圧ＶＤＤに連結され、ゲートに第４比較電圧ＣＯＭＬが印加される。第６ＭＯＳトランジスタＭＮ３は、一端が低い電源電圧ＧＮＤに連結され、ゲートにクロック信号ＣＫが印加される。第３キャパシタＣ３は、一端が第５ＭＯＳトランジスタＭＰ３及び第６ＭＯＳトランジスタＭＮ３の他端に共通に連結されて第２感知信号ＤＥＴＬを出力し、他端が低い電源電圧ＧＮＤに連結される。
【００６４】
第１ターンオフ電圧感知回路６２０と同様に、第２ターンオフ電圧感知回路６７０も、第５ＭＯＳトランジスタＭＰ３のゲートの長さと幅との比が第１ＭＯＳトランジスタＭＰ１のゲートの長さと幅との比と互いに一致し、第６ＭＯＳトランジスタＭＮ３のゲートの長さと幅との長さの比が第２ＭＯＳトランジスタＭＮ１のゲートの長さと幅との比と互いに一致せねばならない。さらに、第１キャパシタＣ１及び第３キャパシタＣ３も、互いに一定の比例関係を維持させることが望ましい。
【００６５】
第２伝達回路６８０は、第２感知信号ＤＥＴＬの位相を反転させる第２インバータ６８１、及び第２インバータ６８１の出力及びクロック信号ＣＫに応答して第２制御信号ＣＮＴＬを出力する第２ＮＯＲゲート６８２を備える。
【００６６】
第２スイッチ制御信号発生装置６９０は、第２制御信号ＣＮＴＬに応答して第２グループスイッチ制御信号ＳＬ０ないしＳＬＮを出力する。これについては図８で説明する。
【００６７】
図７は、図６に示した第１スイッチ制御信号発生装置６４０の内部回路を示す図面である。
【００６８】
図７に示すように、第１スイッチ制御信号発生装置６４０は、セット信号ＳＥＴ及びリセット信号ＲＥＳＥＴをさらに受信し、第１制御信号ＣＮＴＨにより動作する複数個のシフトレジスタ７０１ないし７０４を備える。
第１Ｈシフトレジスタ７０１は、セット信号ＳＥＴによって出力をセットさせ、第１制御信号ＣＮＴＨに応答して所定の信号ＧＮＤを保存し、第０Ｈスイッチ制御信号ＳＨ０を出力する。第２Ｈシフトレジスタ７０２は、リセット信号ＲＥＳＥＴによって出力をリセットさせ、第１制御信号ＣＮＴＨに応答して第１Ｈシフトレジスタの出力信号ＳＨ０を保存し、第１Ｈスイッチ制御信号ＳＨ１を出力する。第３Ｈシフトレジスタ７０３は、リセット信号ＲＥＳＥＴによって出力をリセットさせ、第１制御信号ＣＮＴＨに応答して第２Ｈシフトレジスタの出力信号ＳＨ１を保存し、第２Ｈスイッチ制御信号ＳＨ２を出力する。第（Ｎ＋１）Ｈシフトレジスタ７０４は、リセット信号ＲＥＳＥＴによって出力をリセットさせ、第１制御信号ＣＮＴＨに応答して第ＮＨシフトレジスタの出力信号ＳＨ（Ｎ−１）を保存し、第ＮＨスイッチ制御信号ＳＨＮを出力する。
【００６９】
図８は、図６に示した第２スイッチ制御信号発生装置６９０の内部回路を示す図面である。
【００７０】
図８に示すように、第２スイッチ制御信号発生装置６９０は、セット信号ＳＥＴ及びリセット信号ＲＥＳＥＴをさらに受信し、第２制御信号ＣＮＴＬにより動作する複数個のシフトレジスタ８０１ないし８０４を備える。
【００７１】
第１Ｌシフトレジスタ８０１は、セット信号ＳＥＴによって出力をセットさせ、第２制御信号ＣＮＴＬに応答して所定の信号を保存し、前記第０Ｌスイッチ制御信号ＳＬ０を出力する。第２Ｌシフトレジスタ８０２は、リセット信号ＲＥＳＥＴによって出力をリセットさせ、第２制御信号ＣＮＴＬに応答して第１Ｌシフトレジスタの出力信号ＳＬ０を保存し、第１Ｌスイッチ制御信号ＳＬ１を出力する。第３Ｌシフトレジスタ８０３は、リセット信号ＲＥＳＥＴによって出力をリセットさせ、第２制御信号ＣＮＴＬに応答して第２Ｌシフトレジスタの出力信号ＳＬ１を保存し、第２Ｌスイッチ制御信号ＳＬ２を出力する。第（Ｎ＋１）Ｌシフトレジスタ８０４は、リセット信号ＲＥＳＥＴによって出力をリセットさせ、第２制御信号ＣＮＴＬに応答して第ＮＬシフトレジスタの出力信号ＳＬ（Ｎ−１）を保存し、第ＮＬスイッチ制御信号ＳＬＮを出力する。
【００７２】
以下では、図４に示した本発明の一実施形態による内部電圧発生器の動作について説明する。
【００７３】
内部電圧を生成するための従来の方式によれば、既定の入力オフセット区間（ＶＨ−ＶＬ）及び内部電圧を利用して生成する二つの比較電圧ＵＰＢ，ＤＮによりデッドゾーンＶＤＺが決定される。
【００７４】
一方、本発明による内部電圧発生器は、出力される二つの比較電圧ＵＰＢ，ＤＮを通じてあらかじめ把握されたデッドゾーンＶＤＺを、入力オフセット区間を設定するときに反映する。すなわち、出力駆動ブロック４３０を構成するＭＯＳトランジスタがターンオフされる電圧ＵＰＢ，ＤＮをあらかじめ把握し、それを利用して基準電圧ＶＨ，ＶＬを最適化させる。
【００７５】
このような技術的思想を具現するために、第１に、基準電圧発生ブロック４１０に複数個の抵抗アレイＲＨ（Ｎ＋１）ないしＲＬ（Ｎ＋１）及びそれらの端子にそれぞれ連結された複数個のスイッチＳＷＨＮないしＳＷＬＮが導入された。すなわち、従来には、基準電圧が半導体装置の製造当時に決定されて後で変えることができる方法がなかったが、本発明では、それを内部的に変えることを可能にした。
【００７６】
第２に、オフセット区間制御ブロック４４０を利用して出力駆動ブロック４３０を構成するＭＯＳトランジスタＭＰ１，ＭＮ１のターンオフ電圧をあらかじめ把握する。また、オフセット区間制御ブロック４４０は、基準電圧ＶＨ，ＶＬを決定するに当たって、前記把握されたターンオフ電圧を基準電圧ＶＨ，ＶＬの生成に反映させる複数のスイッチ制御信号ＳＨ０ないしＳＨＮ及びＳＬ０ないしＳＬＮを出力する。
【００７７】
出力駆動ブロック４３０を構成するＭＯＳトランジスタＭＰ１，ＭＮ１のターンオフ電圧は、二つのターンオフ電圧感知回路６２０，６７０で判断する。
【００７８】
第３基準電圧ＶＬを内部的に決定するために、出力駆動ブロック４３０を構成するＭＯＳトランジスタＭＰ１，ＭＮ１及び第１キャパシタＣ１の電気的特性をそのまま反映可能に考案された第２ターンオフ電圧感知回路６７０を利用する。出力駆動ブロック４３０及び第２ターンオフ電圧感知回路６７０が同じ電気的特性を有するためには、同じサイズ及び駆動能力を備えたＭＯＳトランジスタ及びキャパシタを使用することが望ましいが、これは、チップのサイズが大きくなるという短所を発生させる。したがって、本発明では、電気的にはほぼ同じ効果を奏することができるようにＭＯＳトランジスタのゲートの長さと幅との比（Ｗ／Ｌ）のみを同一にし、残りの大きさなどは一定の割合で減少させたため、チップのサイズは大きくしなかった。
【００７９】
本発明で使用する第１基準電圧ＶＣ及び内部電圧発生器４００が発生させようとする内部電圧ＶＣＮＴは、同じ意味で使われうるという点を前述した。したがって、従来の技術が基準電圧ＶＨ，ＶＬと内部電圧ＶＣＮＴとを比較することと、本発明が基準電圧ＶＨ，ＶＬと他の基準電圧ＶＣとを比較することとは同一であるということはいうまでもない。したがって、第１基準電圧ＶＣと第３基準電圧ＶＬとを比較器で比較して二つの基準電圧の差を増幅させた第４比較電圧ＣＯＭＬと第１比較電圧ＵＰＢとは同じ意味で使われうる。
【００８０】
第４比較電圧ＣＯＭＬにより動作する回路は、クロック信号ＣＫによりイネーブルされ、第４比較電圧ＣＯＭＬの電圧準位によって第２感知信号ＤＥＴＬが決定される。例えば、第４比較電圧ＣＯＭＬが第５ＭＯＳトランジスタＭＰ３をターンオンさせることができる電圧準位を有するならば、第２感知信号ＤＥＴＬの電圧準位は高い電源電圧ＶＤＤと同一である。
第２感知信号ＤＥＴＬは、第２伝達回路６８０を経由して第２スイッチ制御信号発生装置６９０に伝達されるが、第２伝達回路６８０は、クロック信号ＣＫの毎周期ごとに第２感知信号ＤＥＴＬを伝達させる機能を行う。クロック信号ＣＫごとに伝達される第２感知信号ＤＥＴＬの位相変化は、第２制御信号ＣＮＴＬの位相変化に反映される。
【００８１】
第２スイッチ制御信号発生装置６９０は、第２制御信号ＣＮＴＬの位相が変わるたびに入力された値を保存して出力する直列連結された複数個のシフトレジスタを利用して、第２グループスイッチ制御信号ＳＬ０ないしＳＬＮを発生させる。
【００８２】
半導体装置に電源が供給される初期に、前記複数個のシフトレジスタの出力を一定の値に固定させるためにセット信号及びリセット信号を使用する。例えば、最初のシフトレジスタ８０１はセットされ、残りの連続するシフトレジスタ８０２ないし８０４はいずれもリセットされる。最初のシフトレジスタ８０１の入力Ｄは、低い電源電圧ＧＮＤに連結させる。したがって、初期にセットされている第１シフトレジスタ８０１の出力は、第２制御信号ＣＮＴＬの一回振動によって低い電源電圧ＧＮＤに該当する論理値を保存して出力する。もし、第２制御信号ＣＮＴＬが振動し続けるならば、振動するたびに第１シフトレジスタ８０１の出力値が連結された他のシフトレジスタに伝達される。
【００８３】
第１シフトレジスタ８０１の出力信号である第０Ｌスイッチ制御信号ＳＬ０の論理値がハイであると仮定すれば、まず、第０Ｌスイッチ制御信号ＳＬ０により動作する第０ＬスイッチＳＷＬ０がターンオンされて、該当するジョイント電圧が第３基準電圧ＶＬとなる。
【００８４】
選択された第３基準電圧ＶＬがターンオフ電圧に達しないと判断されれば、第２制御信号ＣＮＴＬが振動する。前記判断は、第２オフセット区間制御ブロック６５０で行う。第２制御信号ＣＮＴＬが振動すれば、第１シフトレジスタ８０１は、内部的に論理ロー（ＧＮＤ）値を保存し、第２シフトレジスタ８０２は、第１シフトレジスタ８０１の以前の出力である論理ハイ値を保存して出力する。
【００８５】
ターンオフされなかったと判断するとき、第２感知信号ＤＥＴＬは論理ハイ状態となるので、第２感知信号ＤＥＴＬが論理ハイ状態を維持するとき、第２制御信号ＣＮＴＬが振動し続ける。なぜならば、第２伝達回路６８０の第２インバータ６８１が第２感知信号ＤＥＴＬの位相を反転させて第２ＮＯＲゲート６８２に入力させるためである。すなわち、第２感知信号ＤＥＴＬが第２インバータ６８１を経て論理ロー状態でＮＯＲゲート６８２に入力されるため、ＮＯＲゲート６８２の出力である第２制御信号ＣＮＴＬは、クロック信号ＣＫにのみ影響を受ける。第２制御信号ＣＮＴＬが振動しなくなる瞬間は、第２感知信号ＤＥＴＬが論理ロー状態となり、第５ＭＯＳトランジスタＭＰ３がターンオフされる瞬間である。
【００８６】
前述した過程を経て、最適化された第３基準電圧ＶＬが決定される。
第２基準電圧ＶＨを決定する過程は、第３基準電圧ＶＬを決定する過程と同一であるので、説明を省略する。
【００８７】
図９は、本発明の他の一実施形態による内部電圧発生器９００のブロックダイヤグラムである。
【００８８】
図９に示すように、内部電圧発生器９００は、基準電圧発生ブロック９１０、比較器ブロック９２０、制御ブロック９３０、出力駆動ブロック９４０及び第１制御信号発生ブロック９５０を備える。
【００８９】
基準電圧発生ブロック９１０は、三つの抵抗Ｒ１ないしＲ３の間に降下する電圧を利用して第１基準電圧ＶＬ及び第２基準電圧ＶＨを生成させる。比較器ブロック９２０は、第１基準電圧ＶＬと内部電圧ＶＣＮＴとを比較して第１比較電圧ＵＰＢを出力し、第２基準電圧ＶＨと内部電圧ＶＣＮＴとを比較して第２比較電圧ＤＮを出力する。このとき、二つの比較器９２１，９２２が使われる。
【００９０】
制御ブロック９３０は、第１比較電圧ＵＰＢ、第１制御信号ＣＮＴ及び第４制御信号ＣＬＤＮに応答して第３制御信号ＣＬＵＰＢを出力するＮＯＲゲート９３１、及び第２比較電圧ＤＮ、第２制御信号ＣＮＴＢ及び第３制御信号ＣＬＵＰＢに応答して第４制御信号ＣＬＤＮを出力するＮＡＮＤゲート９３２を備える。第３制御信号ＣＬＵＰＢ及び第４制御信号ＣＬＤＮは、論理ハイまたは論理ロー状態が互いに重ならない。
【００９１】
出力駆動ブロック９４０は、メイン出力駆動ブロック９４１及び補助出力駆動ブロック９４２を備える。メイン出力駆動ブロック９４１は、一端が高い電源電圧ＶＤＤに連結され、ゲートに第３制御信号ＣＬＵＰＢが印加される第１ＭＯＳトランジスタＭＰ１、一端が低い電源電圧ＧＮＤに連結され、ゲートに第４制御信号ＣＬＤＮが印加される第２ＭＯＳトランジスタＭＮ１、及び一端が第１ＭＯＳトランジスタＭＰ１及び第２ＭＯＳトランジスタＭＮ１の他端に共通に連結されて内部電圧ＶＣＮＴが出力され、他端が低い電源電圧ＧＮＤに連結されたキャパシタＣを備える。
【００９２】
補助出力駆動ブロック９４２は、一端が高い電源電圧ＶＤＤに連結され、ゲートに第１比較信号ＵＰＢが印加される第３ＭＯＳトランジスタＭＰ２、及び一端が低い電源電圧ＧＮＤに連結され、ゲートに第２比較信号ＤＮが印加される第４ＭＯＳトランジスタＭＮ２を備え、第３ＭＯＳトランジスタＭＰ２及び第４ＭＯＳトランジスタＭＮ２の他端が共通に連結されて内部電圧ＶＣＮＴを出力する。
【００９３】
第１制御信号発生ブロック９５０は、第１インバータ９５１、ＥＸ−ＯＲゲート９５２及び第２インバータ９５３を備える。第１インバータ９５１は、第１比較電圧ＵＰＢの位相を反転させる。ＥＸ−ＯＲゲート９５２は、第１インバータ９５１の出力及び第２比較電圧ＤＮに応答して第１制御信号ＣＮＴを出力する。第２インバータ９５３は、第１制御信号ＣＮＴの位相を反転させた第２制御信号ＣＮＴＢを出力する。
【００９４】
図１０は、図９に示した出力駆動ブロック９４０で流れる電流を示す図面である。
【００９５】
図１０には、従来の内部電圧発生器の出力駆動ブロックで流れる電流ＩＵＰ，ＩＤＮと、本発明による内部電圧発生器の出力駆動ブロックで流れる電流ＩＵＰＤ，ＩＤＮＤ，ＩＵＰＳ，ＩＤＮＳとを同時に示す。
【００９６】
従来の内部電圧発生器は、基準電圧発生ブロック１１０、比較器ブロック１２０及び図９のメイン出力駆動ブロック９４１に相当する出力駆動ブロック１３０を備える。出力駆動ブロック１３０には、比較器ブロック１２０の出力信号である二つの比較器信号ＵＰＢ，ＤＮが印加され、第１電流ＩＵＰは、出力駆動ブロック１３０を構成する第１ＭＯＳトランジスタＭＰ１で流れる電流を表し、第２電流ＩＤＮは、出力駆動ブロック１３０を構成する第２ＭＯＳトランジスタＭＮ１で流れる電流を表す。
【００９７】
これに対し、本発明の他の一実施形態による内部電圧発生器９００は、基準電圧発生ブロック９１０、比較器ブロック９２０、制御ブロック９３０、出力駆動ブロック９４０及び第１制御信号発生ブロック９５０を備えるが、出力駆動ブロック９４０は、メイン出力駆動ブロック９４１及び補助出力駆動ブロック９４２をいずれも備える。
【００９８】
第３電流ＩＵＰＤは、メイン出力駆動ブロック９４１を構成する第１ＭＯＳトランジスタＭＰ１に流れる電流を表し、第４電流ＩＤＮＤは、メイン出力駆動ブロック９４１を構成する第２ＭＯＳトランジスタＭＮ１に流れる電流を表す。第５電流ＩＵＰＳは、補助出力駆動ブロック９４２を構成する第３ＭＯＳトランジスタＭＰ２に流れる電流を表し、第６電流ＩＤＮＳは、補助出力駆動ブロック９４２を構成する第４ＭＯＳトランジスタＭＮ２に流れる電流を表す。
【００９９】
以下で、図９に示した本発明の他の一実施形態による内部電圧発生器９００の動作について、図１０を参照して説明する。
【０１００】
本発明で提案しようとする内部電圧発生器９００は、駆動能力の大きいメイン出力駆動ブロック９４１以外に、駆動能力が相対的に小さい補助出力駆動ブロック９４２を追加的に備える。初期化段階で電源が供給される瞬間に決定される内部電圧ＶＣＮＴの電圧準位が、設定した二つの基準電圧ＶＬ，ＶＨの間の電圧準位を有するか否かを判断する。
【０１０１】
このとき、内部電圧ＶＣＮＴが二つの基準電圧ＶＬ，ＶＨの間の電圧準位を有さない場合には、メイン出力駆動ブロック９４１及び補助出力駆動ブロック９４２をいずれも作動させて、セットアップタイムを短縮させる。内部電圧ＶＣＮＴが二つの基準電圧ＶＬ，ＶＨの間の電圧準位を有すると判断した場合には、メイン出力駆動ブロック９４１の動作を停止させ、補助出力駆動ブロック９４２のみを動作させることによって、消費電力を低減させる。したがって、本発明の他の一実施形態による内部電圧発生器９００は、セットアップタイムを短縮させる効果及び消費電力を低減させる二重の効果を奏することができる。
【０１０２】
比較器ブロック９２０では、内部電圧ＶＣＮＴが目標とする範囲の電圧準位である二つの基準電圧の間（ＶＬ＜ＶＣＮＴ＜ＶＨ）の電圧準位を有するか否かを判断する根拠となる二つの比較電圧ＵＰＢ，ＤＮを出力する。回路を簡単にし、消費電力を低減させるために、利得が大きくない二つの比較器９２１，９２２を使用するので、二つの比較電圧ＵＰＢ，ＤＮは、一定の入力電圧区間ではデジタル信号というよりはアナログ信号といえる。
【０１０３】
図１０から分かるように、従来の内部電圧発生器の場合、アナログ信号の特性を有する二つの比較電圧ＵＰＢ，ＤＮ信号を利用してメイン出力駆動ブロックを駆動するため、駆動能力が低下する一定の区間が存在するので、セットアップタイムが増加する。
【０１０４】
本発明による内部電圧発生器９００が備える制御ブロック９３０は、アナログ特性を有する二つの比較器信号ＵＰＢ，ＤＮを、デジタル信号の特性を有する信号ＣＬＵＰＢ，ＣＬＤＮに変換して、メイン出力駆動ブロック９４１を駆動させる。したがって、内部電圧ＶＣＮＴと第１基準電圧ＶＬとの電圧差及び内部電圧ＶＣＮＴと第２基準電圧ＶＨとの電圧差が小さくなるため、セットアップタイムを短縮させうる。
【０１０５】
デジタル信号の特性を有する二つの制御信号ＣＬＵＰＢ，ＣＬＤＮを利用してメイン出力駆動ブロック９４１の電流を制御するときには、二つのＭＯＳトランジスタＭＰ１，ＭＮ１が同時にターンオンされて、高い電源電圧ＶＤＤから低い電源電圧ＧＮＤに直接流れる貫通電流の経路が発生しないようにしなければならない。このために、ＮＯＲゲート９３１及びＮＡＮＤゲート９３２を利用したラッチ回路を使用する。
【０１０６】
したがって、二つの制御信号ＣＬＵＰＢ，ＣＬＤＮは、例えば、第４制御信号ＣＬＤＮが論理ハイ状態を有するときに第３制御信号ＣＬＵＰＢが論理ハイ状態を維持して、第２ＭＯＳトランジスタＭＮ１がターンオンされるときに第１ＭＯＳトランジスタＭＰ１を常にターンオフさせる。一方、第３制御信号ＣＬＵＰＢが論理ローである区間では、第４制御信号ＣＬＤＮを論理ロー状態にして、第１ＭＯＳトランジスタＭＰ１がターンオンされるときに第２ＭＯＳトランジスタＭＮ１を常にターンオフさせる。
【０１０７】
セットアップされる内部電圧ＶＣＮＴが第１基準電圧ＶＬと第２基準電圧ＶＨとの間の電圧準位を有する場合、第１制御信号発生ブロック９５０は、第１制御信号ＣＮＴ及び第２制御信号ＣＮＴＢをそれぞれ論理ハイ状態及び論理ロー状態にし、結果的に、第３制御信号ＣＬＵＰＢ及び第４制御信号ＣＬＤＮをそれぞれ論理ハイ状態及び論理ロー状態にする。論理ハイ状態の第３制御信号ＣＬＵＰＢ及び論理ロー状態の第４制御信号ＣＬＤＮが印加される第１ＭＯＳトランジスタＭＰ１及び第２ＭＯＳトランジスタＭＮ１は、それぞれターンオフされる。
【０１０８】
セットアップされる内部電圧ＶＣＮＴが第１基準電圧ＶＬと第２基準電圧ＶＨとの間の電圧準位でない場合、第１制御信号発生ブロック９５０は、第１制御信号ＣＮＴ及び第２制御信号ＣＮＴＢをそれぞれ論理ロー状態及び論理ハイ状態にし、第３制御信号ＣＬＵＰＢ及び第４制御信号ＣＬＤＮは、二つの比較器信号ＵＰＢ，ＤＮ及び二つの制御信号ＣＬＵＰＢ，ＣＬＤＮにより論理状態が決定される。したがって、メイン出力駆動ブロック９４１及び補助出力駆動ブロック９４２がいずれも動作してセットアップタイムを短縮させる。
【０１０９】
ここで説明しなかったが、図４及び図９に示した内部電圧発生器は、互いに合わせて新たな内部電圧発生器を生成することが、当業者には当然である。
【０１１０】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【０１１１】
本発明による内部電圧発生器は、半導体メモリ装置だけでなく、色々な半導体集積回路に利用できる。
【図面の簡単な説明】
【０１１２】
【図１】従来の内部電圧発生器の回路を示す図面である。
【図２】従来の内部電圧発生器の内部の複数個の電圧の間の関係を示す図面である。
【図３】図１に示した比較器ブロックを構成する比較器のオフセットエラー及び利得エラーにより影響を受けた内部電圧発生器の内部の複数個の電圧を示す図面である。
【図４】本発明の一実施形態による内部電圧発生器のブロックダイヤグラムである。
【図５】図４に示した基準電圧発生ブロックの内部回路を示す図面である。
【図６】図４に示したオフセット区間制御ブロックの内部回路を示す図面である。
【図７】図６に示した第１スイッチ制御信号発生装置の内部回路を示す図面である。
【図８】図６に示した第２スイッチ制御信号発生装置の内部回路を示す図面である。
【図９】本発明の他の一実施形態による内部電圧発生器のブロックダイヤグラムである。
【図１０】図９に示した出力駆動ブロックで流れる電流を示す図面である。
【符号の説明】
【０１１３】
４００      内部電圧発生器
４１０      基準電圧発生ブロック
４２０      比較器ブロック
４２１      第１比較器
４２２      第２比較器
４３０      出力駆動ブロック
４４０      オフセット区間制御ブロック
【図１】
2006295915.tif 000003
【図２】
2006295915.tif 000004
【図３】
2006295915.tif 000005
【図４】
2006295915.tif 000006
【図５】
2006295915.tif 000007
【図６】
2006295915.tif 000008
【図７】
2006295915.tif 000009
【図８】
2006295915.tif 000010
【図９】
2006295915.tif 000011
【図１０】
2006295915.tif 000012