(57)【要約】【課題】  漏れ電流の増加なしに接合領域の面積を拡張させ、素子分離のための絶縁効果を最大化できるＳＥＧ膜により拡張した接合領域を有する半導体素子及びその製造方法を提供する。【解決手段】  基板上に拡張したフィン状の突出部の上部の側壁を取り囲むＳＥＧ膜をエッチングして、ゲートパターンが形成される突出部のチャンネル領域の側壁を露出させた後、チャンネル領域の少なくとも一つの側壁を覆うゲートパターンを形成するＳＥＧ膜により拡張した接合領域を有する半導体素子及びその製造方法である。【選択図】  図１Ａ
2006080529.tif 000002
【特許請求の範囲】
【請求項１】
基板上に拡張したフィン状の突出部と、
前記突出部の上部の側壁を取り囲み、前記突出部のチャンネル領域の側壁を露出させたＳＥＧ膜と、を備えることを特徴とするＳＥＧ膜により拡張した接合領域を有する半導体素子。
【請求項２】
前記ＳＥＧ膜は、前記突出部と類似した格子定数を有することを特徴とする請求項１に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子。
【請求項３】
前記ＳＥＧ膜は、Ｓｉ膜、ＳｉＧｅ膜またはそれらの複合膜からなることを特徴とする請求項１に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子。
【請求項４】
前記基板と前記ＳＥＧ膜とは、第１絶縁膜により分離されることを特徴とする請求項１に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子。
【請求項５】
前記チャンネル領域の側壁の外側の前記第１絶縁膜は、前記ＳＥＧ膜の幅と同じであるか、またはそれより厚い幅に所定の深さほどリセスされたことを特徴とする請求項４に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子。
【請求項６】
前記リセスされた深さは、チャンネル厚を決定することを特徴とする請求項５に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子。
【請求項７】
前記チャンネル領域の幅は、前記露出していない突出部の幅より狭いことを特徴とする請求項１に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子。
【請求項８】
前記突出部と前記ＳＥＧ膜は、接合領域をなすことを特徴とする請求項１に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子。
【請求項９】
半導体基板上に垂直に拡張した突出部を取り囲む素子分離膜を形成するステップと、
前記突出部の上部が露出するように前記素子分離膜をリセスして第１絶縁膜を形成する工程と、
前記露出した突出部の側壁を取り囲むＳＥＧ膜を成長させる工程と、
前記ＳＥＧ膜をエッチングして、ゲートパターンが形成される前記突出部のチャンネル領域の側壁を露出させる工程と、
前記チャンネル領域の少なくとも一つの側壁を覆うゲートパターンを形成する工程と、を含むことを特徴とするＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１０】
前記第１絶縁膜は、時間調節された湿式エッチングにより取り除くことを特徴とする請求項９に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１１】
前記第１絶縁膜は、希釈されたＨＦまたはＮＨ４Ｆ、ＨＦ及び脱イオン水の混合液であるＢＯＥを利用して取り除くことを特徴とする請求項９に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１２】
前記ＳＥＧ膜は、分子ビームエピタキシー法を使用して形成することを特徴とする請求項９に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１３】
前記ＳＥＧ膜は、Ｓｉ膜、ＳｉＧｅ膜またはそれらの複合膜であることを特徴とする請求項９に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１４】
前記Ｓｉ膜を形成するソースガスは、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４またはＳｉ２Ｈ６ガスであることを特徴とする請求項１３に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１５】
前記ＳｉＧｅ膜を形成することにおいて、
Ｓｉソースガスは、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４またはＳｉ２Ｈ６ガスであり、Ｇｅソースガスは、ＧｅＨ４であることを特徴とする請求項１３に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１６】
前記ＳＥＧ膜の幅は、蒸着時間に比例して厚くなることを特徴とする請求項９に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１７】
前記ＳＥＧ膜の表面は、熱酸化法により酸化する工程を更に含むことを特徴とする請求項９に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１８】
前記チャンネル領域の側壁を露出させる前に、
前記ＳＥＧ膜を備える素子分離領域に第２絶縁膜を充填する工程と、
前記第２絶縁膜をマスク用の窒化膜パターンと同じレベルに平坦化する工程と、を更に含むことを特徴とする請求項９に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項１９】
前記第２絶縁膜の下端は、前記ＳＥＧ膜の下端と同じレベルであることを特徴とする請求項１８に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項２０】
前記チャンネル領域の側壁を露出させる工程は、
前記ゲートパターンが形成されるリセス領域を画定するフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをエッチングマスクとして、前記第２フォトレジストパターンの形状の通りに前記突出部の両側壁の外側下部の第２絶縁膜、ＳＥＧ膜及び第１絶縁膜を順次取り除く工程と、を含むことを特徴とする請求項９に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項２１】
前記第１絶縁膜、第２絶縁膜及びＳＥＧ膜は、乾式エッチングにより取り除かれることを特徴とする請求項２０に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項２２】
半導体基板上に垂直に拡張した突出部を取り囲む素子分離膜を形成する工程と、
前記突出部の上部が露出するように前記素子分離膜をリセスして、第１絶縁膜を形成する工程と、
前記露出した突出部の側壁を取り囲むＳＥＧ膜を成長させる工程と、
前記ＳＥＧ膜をエッチングして、ゲートパターンが形成される前記突出部のチャンネル領域の側壁を露出させる工程と、
前記チャンネル領域の幅を狭めてしきい電圧を調節する工程と、
前記チャンネル領域の少なくとも一つの側壁を覆うゲートパターンを形成する工程と、を含むことを特徴とするＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項２３】
前記チャンネル領域の幅は、時間調節された湿式エッチングにより狭めることを特徴とする請求項２２に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項２４】
前記チャンネル領域の幅は、希釈されたＨＦ及びＮＨ４ＯＨを含む溶液を利用して、前記チャンネル領域の側面を取り除いて狭めることを特徴とする請求項２３に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【請求項２５】
前記チャンネル領域の幅を狭める工程において、
前記第１絶縁膜は、エッチング停止膜の役割を行うことを特徴とする請求項２３に記載のＳＥＧ膜により拡張した接合領域を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）膜により拡張した接合領域を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化によってチャンネル長も短くなっている。短いチャンネル長は、短チャンネル効果、微細なパターンの形成及び動作速度の限界などの数々の問題を発生させている。特に、短チャンネル効果は、深刻な問題として台頭されている。例えば、ドレイン領域の周りの電界増加は、ドレイン空乏領域がソース領域近傍の電位障壁まで浸入するパンチスルーを発生させる。そして、熱電子は、アバランシェを引き起こし、垂直方向の電界は、キャリアの移動度を低下させる。さらに、短チャンネル効果は、トランジスタのオフ電流を増加させるため、メモリ素子のリフレッシュ特性を低下させる。
【０００３】
短チャンネル効果をなくすために、基板に対して垂直方向にチャンネルを拡張させたモストランジスタが提示されている。拡張した形態のチャンネルを有する構造は、ＦｉｎＦＥＴ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれている。ＦｉｎＦＥＴは、チャンネル領域を大きく拡張させるため、短チャンネル効果を著しく低下させる。
【０００４】
一般的に、接合領域の面積が大きいほど、接合領域は、低い電気的抵抗を有する。電気的抵抗が減少すれば、素子のリフレッシュ特性が向上する。また、接合領域の間に位置するチャンネルの幅を狭めれば、しきい電圧が減少する。接合領域の面積は大きく、チャンネル幅の薄いＦｉｎＦＥＴについて、特許文献１に提示されている。
【０００５】
ところが、接合領域の面積が大きくなるほど、接合領域での漏れ電流も増加する。漏れ電流の増加は、メモリ素子のリフレッシュ特性を低下させるという問題点がある。また、従来のＦｉｎＦＥＴは、フィン間の間隔が狭いため、素子分離のための絶縁膜を充填する場合に、充填される絶縁膜内にボイドが形成される。このようなボイドは、素子分離のための絶縁効果を低下させる。さらに、フィン間の狭い間隔は、活性領域間の間隔を狭めて、素子分離のための絶縁に難しさをもたらす。
【特許文献１】米国特許第６,５８３,４６９Ｂ１明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が達成しようとする技術的課題は、漏れ電流の増加なしに接合領域の面積を拡張させ、素子分離のための絶縁効果を最大化できる半導体メモリ素子を提供するところにある。
【０００７】
また、本発明が達成しようとする他の技術的課題は、漏れ電流の増加なしに接合領域の面積を拡張させ、素子分離のための絶縁効果を最大化できる半導体メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明に係る半導体メモリ素子は、基板上に拡張したフィン状の突出部及び前記突出部の上部の側壁を取り囲み、前記突出部のチャンネル領域の側壁を露出させたＳＥＧ膜を備える。
【０００９】
前記ＳＥＧ膜は、前記突出部と類似した格子定数を有することが好ましく、前記ＳＥＧ膜は、Ｓｉ膜、ＳｉＧｅ膜またはそれらの複合膜からなりうる。
【００１０】
前記基板と前記ＳＥＧ膜とは、第１絶縁膜により分離されうる。
【００１１】
前記チャンネル領域の側壁の外側の前記第１絶縁膜は、前記ＳＥＧ膜の幅と同じであるか、またはそれより厚い幅に所定の深さほどリセスされてもよく、前記リセスされた深さは、チャンネル厚を決定できる。
【００１２】
前記チャンネル領域の幅は、前記露出していない突出部の幅より狭くてもよい。
【００１３】
前記突出部と前記ＳＥＧ膜とは、接合領域をなし得る。
【００１４】
前記技術的課題を達成するための本発明に係る半導体メモリの製造方法の一例は、まず、半導体基板上に垂直に拡張した突出部を画定する素子分離膜を形成する。その後、前記突出部の上部が露出するように前記素子分離膜をリセスして、第１絶縁膜を形成する。前記露出した突出部の側壁を取り囲むＳＥＧ膜を成長させる。前記ＳＥＧ膜をエッチングして、ゲートパターンが形成される前記突出部のチャンネル領域の側壁を露出させる。前記チャンネル領域の少なくとも一つの側壁を覆うゲートパターンを形成する。
【００１５】
前記第１絶縁膜は、時間調節された湿式エッチングにより除去でき、前記第１絶縁膜は、希釈されたＨＦまたはＮＨ４Ｆ、ＨＦ及び脱イオン水の混合液であるＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用して除去できる。
【００１６】
前記ＳＥＧ膜は、分子ビームエピタキシー法を使用して形成でき、前記ＳＥＧ膜は、Ｓｉ膜、ＳｉＧｅ膜またはそれらの複合膜でありうる。前記Ｓｉ膜を形成するソースガスは、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４またはＳｉ２Ｈ６ガスでありうる。
【００１７】
前記ＳｉＧｅ膜を形成するに当って、Ｓｉソースガスは、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４またはＳｉ２Ｈ６ガスであり、ＧｅソースガスはＧｅＨ４でありうる。
【００１８】
前記ＳＥＧ膜の幅は、蒸着時間に比例して増加でき、前記ＳＥＧ膜の表面は、熱酸化法により更に酸化できる。
【００１９】
前記チャンネル領域の側壁を露出させる前に、前記ＳＥＧ膜を備える素子分離領域に第２絶縁膜を充填する工程、及び前記第２絶縁膜をマスク用の窒化膜パターンと同じレベルに平坦化する工程を含みうる。
【００２０】
前記第２絶縁膜の下端は、前記ＳＥＧ膜の下端と同じレベルでありうる。
【００２１】
前記チャンネル領域の側壁を露出させる工程は、前記ゲートパターンが形成されるリセス領域を画定するフォトレジストパターンを形成する工程、及び前記フォトレジストパターンをエッチングマスクとして、前記第２フォトレジストパターンの形状の通りに前記突出部の両側壁の外側下部の第２絶縁膜、ＳＥＧ膜及び第１絶縁膜を順次取り除く工程を含みうる。前記第１絶縁膜、第２絶縁膜及びＳＥＧ膜は、乾式エッチングにより除去できる。
【００２２】
前記技術的課題を達成するための本発明に係る半導体メモリの製造方法の他の例は、まず、半導体基板上に垂直に拡張した突出部を画定する素子分離膜を形成する。その後、前記突出部の上部が露出するように前記素子分離膜をリセスして、第１絶縁膜を形成する。前記露出した突出部の側壁を取り囲むＳＥＧ膜を成長させる。前記ＳＥＧ膜をエッチングして、ゲートパターンが形成される前記突出部のチャンネル領域の側壁を露出させる。前記チャンネル領域の幅を狭めてしきい電圧を調節する。前記チャンネル領域の少なくとも一つの側壁を覆うゲートパターンを形成する。
【００２３】
前記チャンネル領域の幅は、時間調節された湿式エッチングにより狭め得る。前記チャンネル領域の幅は、希釈されたＨＦ及びＮＨ４ＯＨを含む溶液を利用して、前記チャンネル領域の側面を取り除いて狭め得る。
【００２４】
前記チャンネル領域の幅を狭める工程において、前記第１絶縁膜はエッチング停止膜の役割を行える。
【発明の効果】
【００２５】
本発明に係るＳＥＧ膜の厚さほど接合領域の面積を拡張させることで、接合領域の電気的な抵抗を減少させうる。
【００２６】
また、ＳＥＧ膜は、絶縁膜上に形成されるため、ＳＥＧ膜から基板に流れる漏れ電流を遮断できる。
【００２７】
さらに、ＳＥＧ膜の下部の第１絶縁膜を素子分離膜として利用できるため、ギャップフィル領域が広くなり、素子分離膜を形成する過程で発生できるボイドを最小化できる。
【００２８】
そして、活性領域間の間隔を最小化できるため、半導体素子の高集積化に有利である。
【発明を実施するための最良の形態】
【００２９】
以下、添付された図面を参照して、本発明の好ましい実施例を詳細に説明する。下記で説明される実施例は、多様な形態に変形でき、本発明の範囲が下記で記述する実施例に限定されるものではない。本発明の実施例は、当業者に本発明をより完全に説明するために提供されるものである。
【００３０】
本発明の実施例では、フィン状の活性領域を有するトリプルゲート半導体素子を中心に説明する。
【００３１】
図１Ａは、本発明の実施例に係る半導体素子を説明するために、素子分離膜を取り除いた状態の斜視図であり、図１Ｂは、素子分離領域に第１絶縁膜が充填された状態の斜視図である。
【００３２】
図１Ａ及び図１Ｂを参照すれば、フィン状の突出部１０２は、半導体基板１００に対して垂直に拡張する。突出部１０２の上部には、突出部１０２の側壁を取り囲み、ゲートパターンが形成される突出部１０２のチャンネル領域１０２ｂの側壁を露出させたＳＥＧ膜１２０ａが形成される。この時、ＳＥＧ膜１２０ａは、Ｓｉ膜、ＳｉＧｅ膜またはそれらの複合膜からなりうる。
【００３３】
基板１００の素子分離領域１０８に形成された第１絶縁膜１１０ａは、チャンネル領域１０２ｂの側壁の外側に表面処理されたＳＥＧ膜１２０ａの幅と同じであるか、またはそれより厚い幅に所定の深さほどリセスされたリセス領域１３２を有する。チャンネル領域１０２ｂの幅は、前記露出していない突出部１０２の幅より狭いことが好ましい。
【００３４】
本発明の第１実施例での接合領域１５０は、突出部１０２とＳＥＧ膜１２０ａとを備える。それにより、接合領域１５０の面積は、ＳＥＧ膜１２０ａにより拡張する。したがって、接合領域１５０は、電気的な抵抗が減少して、漏れ電流は減りうる。一方、ＳＥＧ膜１２０ａは、第１絶縁膜１１０ａ上に形成されるため、ＳＥＧ膜１２０ａから基板１００に向って流れる漏れ電流を遮断できる。
【００３５】
（第１実施例）
図２ないし図１１は、本発明の第１実施例に係る半導体素子を製造する方法を示す平面図及び断面図である。
【００３６】
図２Ａは、半導体基板上に垂直に拡張した突出部が形成されたことを示す平面図であり、図２Ｂ及び図２Ｃは、図２ＡをＸ軸の２ｂ（Ｘ１）線、２ｂ（Ｘ２）線及びＹ軸の２ｃ（Ｙ１）、２ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００３７】
図２Ａないし図２Ｃを参照すれば、半導体基板１００上にパッド酸化膜（図示せず）及びマスク用の窒化膜（図示せず）を順次積層する。パッド酸化膜は、基板１００と窒化膜との間の応力を減少させるために形成するものであって、２０ないし２００Åの厚さに、好ましくは、約１００Åの厚さに蒸着する。窒化膜は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域の形成のためのエッチング時にハードマスクとして使われるものであって、シリコン窒化物を５００ないし２０００Åの厚さに、好ましくは、８００ないし８５０Åの厚さに蒸着する。蒸着方法は、通常的な方法、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）による。
【００３８】
マスク用の窒化膜上に、基板１００に対して垂直に拡張する突出部１０２を画定する第１フォトレジストパターン（図示せず）を形成する。その後、第１フォトレジストパターンをエッチングマスクとして半導体基板１００を取り除いて、マスク用の窒化膜パターン１０６及びパッド酸化膜パターン１０４を形成する。それにより、突出部１０２を取り囲む素子分離領域１０８が半導体基板１００上に形成される。第１フォトレジストパターンは、通常的な方法、例えば、酸素プラズマを使用してアッシングした後、有機剥離で取り除き得る。この時、素子分離領域１０８の深さは、素子分離に十分な程度、例えば、３０００〜５０００Åの深さに形成する。さらに、突出部１０２は、長方形の断面を有するか、または上部面のエッジがラウンド処理されるか、または円筒形でありうる。
【００３９】
露出した素子分離領域１０８の内側表面及びパッド酸化膜パターン１０４の側壁に、熱酸化法により側壁酸化膜（図示せず）を更に形成できる。側壁酸化膜の厚さは、残留応力を最小化するための程度、例えば、１０ないし１５０Åが好ましく、８０ないし１２０Åが更に好ましい。側壁酸化膜上に窒化膜ライナー（図示せず）を更に蒸着できる。窒化膜ライナーは、素子分離領域１０８の内側表面に沿って整合的に形成されたライナー状であることが好ましい。窒化膜ライナーは、５０Å〜３００Åの厚さに形成できる。
【００４０】
図３Ａは、素子分離領域に第１絶縁膜が充填されたことを示す平面図であり、図３Ｂ及び図３Ｃは、図３ＡをＸ軸の３ｂ（Ｘ１）線、３ｂ（Ｘ２）線及びＹ軸の３ｃ（Ｙ１）、３ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００４１】
図３Ａないし図３Ｃを参照すれば、基板１００上の素子分離領域１０８に、素子分離のための第１絶縁膜１１０ａ、例えば、酸化膜を埋め込む。それにより、突出部１０２、パッド酸化膜パターン１０４及びマスク用の窒化膜パターン１０６の側面は、第１絶縁膜１１０ａで取り囲まれる。第１絶縁膜１１０ａは、ＵＳＧ膜、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＰＥＣＶＤ法を利用して形成したＴＥＯＳ膜、ＰＥＣＶＤ法を利用して形成した酸化膜及びそれらの組み合わせからなる群から選択された絶縁膜が使用されうる。そのうち、膜質の稠密なＨＤＰ酸化膜が素子分離領域１０８の埋め込みに最も適している。ＨＤＰ−ＣＶＤ工程は、ＣＶＤとスパッタリング方式によるエッチング方法とが結合された技術であり、物質膜を蒸着するための蒸着ガスのみがチャンバ内に供給されるものではなく、蒸着される物質膜をスパッタリング方式でエッチングできるスパッタリングガスもチャンバ内に供給される。したがって、ＳｉＨ４とＯ２とが蒸着ガスとしてチャンバ内に供給され、不活性ガス（例えば、Ａｒガス）がスパッタリングガスとしてチャンバ内に供給される。供給された蒸着ガスとスパッタリングガスとの一部は、高周波電力によってチャンバ内に誘発されたプラズマによってイオン化される。一方、基板１００が配置されたチャンバ内のウェハーチャック（例えば、静電チャック）には、バイアスされた高周波電力が印加されるため、イオン化された蒸着ガス及びスパッタリングガスは、基板１００の表面に加速される。加速された蒸着ガスイオンは、シリコン酸化膜を形成し、加速されたスパッタリングガスイオンは、蒸着されたシリコン酸化膜をスパッタリングする。このような方式によって蒸着されるため、第１絶縁膜１１０ａとしてＨＤＰ酸化膜を形成すれば、膜質が稠密で、かつギャップフィル特性に優れている。次いで、マスク用の窒化膜パターン１０６が露出するように、第１絶縁膜１１０ａを取り除いて平坦化する。
【００４２】
図４Ａは、素子分離領域の第１絶縁膜を所定の深さほどリセスしたことを示す平面図であり、図４Ｂ及び図４Ｃは、図４ＡをＸ軸の４ｂ（Ｘ１）線、４ｂ（Ｘ２）線及びＹ軸の４ｃ（Ｙ１）、４ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００４３】
図４Ａないし図４Ｃを参照すれば、マスク用の窒化膜パターン１０６をエッチングマスクとして、突出部１０２の上部の側壁が露出するように第１絶縁膜１１０を所定の深さほどエッチングして、リセスされた第１絶縁膜１１０ａを形成する。第１絶縁膜１１０ａは、時間調節された湿式エッチングを利用して取り除くことが好ましい。エッチング液は、希釈されたＨＦまたはＮＨ４Ｆ、ＨＦ及び脱イオン水の混合液であるＢＯＥを利用できる。
【００４４】
第１絶縁膜１１０ａ、側壁酸化膜及び窒化膜ライナーのエッチング選択比を考慮してエッチングを進行する。すなわち、窒化膜ライナーは、燐酸を含むエッチング液を利用して取り除く。リセスされた程度は、ＳＥＧ膜（図５の１２０）の高さを決定する。露出したＳＥＧ膜の高さは、例えば、５００〜１５００Åでありうる。第１絶縁膜１１０ａのエッチングが完了すれば、パッド酸化膜パターン１０４はアンダーカットされる。次いで、アンダーカットされたパッド酸化膜パターン１０４の下方の露出した突出部１０２ａは、例えば、ＨＦ及びＮＨ４ＯＨを含むエッチング液を利用して幅を狭める。
【００４５】
図５Ａは、露出した突出部の側壁にＳＥＧ膜が形成されたことを示す平面図であり、図５Ｂ及び図５Ｃは、図５ＡをＸ軸の５ｂ（Ｘ１）線、５ｂ（Ｘ２）線及びＹ軸の５ｃ（Ｙ１）、５ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００４６】
図５Ａないし図５Ｃを参照すれば、露出した突出部１０２の側壁に選択的なＳＥＧ膜１２０を形成する。ＳＥＧ膜１２０は、Ｓｉ膜、ＳｉＧｅ膜またはそれらが積層された複合膜でありうる。例えば、ＳＥＧ膜１２０は、Ｓｉ膜、ＳｉＧｅ膜、Ｓｉ膜／ＳｉＧｅ膜、ＳｉＧｅ膜／Ｓｉ膜またはＳｉ膜／ＳｉＧｅ膜／Ｓｉ膜でありうる。ＳｉＧｅ膜は、キャリアの移動度を大きく向上させるものとして知られている。本発明の第１実施例でのＳＥＧ膜１２０は、ＳｉＧｅ膜１２１／Ｓｉ膜１２２を適用した。ＳＥＧ膜１２０は、突出部１０２と類似した格子定数を有する物質膜で形成することが好ましい。必要な場合、水素アニーリングを利用して、ＳＥＧ膜１２０を再生成して欠陥を除去できる。
【００４７】
ＳＥＧ膜１２０は、分子ビームエピタキシー法を使用して形成できる。Ｓｉ膜を成長させるためのシリコンソースガスは、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４またはＳｉ２Ｈ６ガスを使用できる。ＳｉＧｅ膜１２１を成長させるためのシリコンソースガスは、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４またはＳｉ２Ｈ６ガスを使用し、ゲルマニウムソースガスは、ＧｅＨ４ガスを使用できる。ＳｉＧｅ膜１２１は、露出した突出部１０２ａの側壁に蒸着される。その後、Ｓｉ膜１２２は、ＳｉＧｅ膜１２１の側面方向に成長する。
【００４８】
ＳＥＧ膜１２０膜の高さは、第１絶縁膜１１０ａがエッチングされる程度によって変わる。第１絶縁膜１１０ａは、ＳＥＧ膜１２０が下方に成長することを防止する役割を行う。ＳＥＧ膜１２０の幅は、蒸着時間が長くなるにつれて厚くなる。したがって、所望のＳＥＧ膜１２０の幅に合わせて蒸着時間を適切に調節することが好ましい。
【００４９】
図６Ａは、ＳＥＧ膜の表面を酸化させたことを示す平面図であり、図６Ｂ及び図６Ｃは、図６ＡをＸ軸の６ｂ（Ｘ１）線、６ｂ（Ｘ２）線及びＹ軸の６ｃ（Ｙ１）、６ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００５０】
図６Ａないし図６Ｃを参照すれば、ＳＥＧ膜１２０は、表面が処理され、表面処理されたＳＥＧ膜１２０ａを形成できる。表面処理されたＳＥＧ膜１２０ａは、熱酸化法により形成できる。また、ＳＥＧ膜１２０の表面は、加えられた熱により、ＳＥＧ膜１２０を形成する過程で発生した欠陥を除去できる。この時、表面処理は、酸素雰囲気で７００〜９００℃の温度で行う。
【００５１】
図７Ａは、素子分離膜が形成されたことを示す平面図であり、図７Ｂ及び図７Ｃは、図７ＡをＸ軸の７ｂ（Ｘ１）線、７ｂ（Ｘ２）線及びＹ軸の７ｃ（Ｙ１）、７ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００５２】
図７Ａ及び図７Ｃを参照すれば、表面処理されたＳＥＧ膜１２０ａを含む素子分離領域１０８の第１絶縁膜１１０ａ上に、図３と同じ方法で第２絶縁膜１１０ｂ、例えば、酸化膜を充填する。次いで、マスク用の窒化膜パターン１０６が露出するように、第２絶縁膜１１０ｂを取り除いて平坦化する。それにより、第１絶縁膜１１０ａと第２絶縁膜１１０ｂとからなる素子分離膜１１０が形成される。
【００５３】
一方、本発明の第１実施例による素子分離膜１１０は、従来の素子分離膜に比べて厚いギャップフィル領域を確保できる。ＳＥＧ膜１２０ａの下部にある第１絶縁膜１１０ａは、素子分離膜として利用され、ギャップフィルされた素子分離領域は、ＳＥＧ膜１２０ａの幅ほど厚くなる。したがって、厚くなったギャップフィル領域は、第１絶縁膜１１０ａを充填する過程で発生できるボイドを最小化できる。
【００５４】
また、第２絶縁膜１１０ｂの厚さは、約１５００Åに過ぎないため、狭い空間にもボイドのような欠陥がなく、絶縁膜を十分にギャップフィルできる。すなわち、活性領域は、第２絶縁膜１１０ｂにより完全に素子分離されうる。結果的に、活性領域間の間隔は、最小化できるため、半導体素子の高集積化に有利である。
【００５５】
図８Ａは、ゲートパターンが形成されるリセス領域を画定するフォトレジストパターンが形成されたことを示す平面図であり、図８Ｂ及び図８Ｃは、図８ＡをＸ軸の８ｂ（Ｘ１）線、８ｂ（Ｘ２）線及びＹ軸の８ｃ（Ｙ１）、８ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００５６】
図８Ａ及び図８Ｃを参照すれば、ゲートパターン（図１２の１４４）を画定する第２フォトレジストパターン１３０を素子分離膜１１０上に形成する。第２フォトレジストパターン１３０は、ダマシン方式でＦｉｎＦＥＴのゲートパターンを製造するためである。
【００５７】
図９Ａは、ゲートパターンが形成されるリセス領域が形成されたことを示す平面図であり、図９Ｂ及び図９Ｃは、図９ＡをＸ軸の９ｂ（Ｘ１）線、９ｂ（Ｘ２）線及びＹ軸の９ｃ（Ｙ１）、９ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００５８】
図９Ａ及び図９Ｃを参照すれば、第２フォトレジストパターン１３０をエッチングマスクとして、第２フォトレジストパターン１３０の形状の通りに突出部１０２の両側壁の外側の下部の第２絶縁膜１１０ｂ、ＳＥＧ膜１２０ａ及び第１絶縁膜１１０ａを順次エッチングする。それにより、突出部１０２の両側壁の外側の下部にリセス領域１３２が形成される。
【００５９】
リセス領域１３２は、乾式エッチング、例えば、プラズマエッチングまたは反応性イオンエッチングを使用して形成できる。この場合、第１絶縁膜１１０ａ、第２絶縁膜１１０ｂ及びＳＥＧ膜１２０ａのエッチング選択比はほぼ同じくなるように、エッチング条件を適切に調節できる。
【００６０】
第１絶縁膜１１０ａがエッチングされる深さは、本発明の実施例に係る半導体素子のチャンネル厚を決定する。もし、エッチングされる深さが過度に深くなれば、後続工程でリセス領域１３２が続けて深くなるため、素子分離膜の素子分離効果を低下させる。また、エッチングされる深さが浅ければ、チャンネル領域の広さが縮小する。したがって、素子分離効果とチャンネル領域の広さとを適切に調節して、リセス領域１３２の深さを決定する。
【００６１】
図１０Ａは、ＳＥＧ膜が露出するように平坦化したことを示す平面図であり、図１０Ｂ及び図１０Ｃは、図１０ＡをＸ軸の１０ｂ（Ｘ１）線、１０ｂ（Ｘ２）線及びＹ軸の１０ｃ（Ｙ１）、１０ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００６２】
図１０Ａないし図１０Ｃを参照すれば、パッドマスクパターン１０４、マスク用の窒化膜パターン１０６及び第２絶縁膜１１０ｂをＳＥＧ膜１２０ａの上部表面と実質的に同じレベルに平坦化する。マスク用の窒化膜パターン１０６は、燐酸を使用して取り除き、パッド酸化膜パターン１０４及び第２絶縁膜１１０ｂは、希釈されたＨＦまたはＮＨ４Ｆ、ＨＦ及び脱イオン水の混合液であるＢＯＥを利用して取り除く。平坦化工程が完了すれば、突出部１０２とＳＥＧ膜１０２ａとを備える接合領域１５０が露出する。
【００６３】
場合によって、平坦化工程は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）またはエッチバックで行える。ＣＭＰやエッチバックを利用する場合には、まず、リセス領域１３２を絶縁膜で満たした後に平坦化できる。
【００６４】
図１１Ａは、露出した突出部の両側壁及び上面にゲートパターンが形成されたことを示す平面図であり、図１１Ｂ及び図１１Ｃは、図１１ＡをＸ軸の１１ｂ（Ｘ１）線、１１ｂ（Ｘ２）線及びＹ軸の１１ｃ（Ｙ１）、１１ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００６５】
図１１Ａないし図１１Ｃを参照すれば、平坦化工程を経たリセス領域１３２の内側表面及びチャンネル領域１０２ａの表面に、ゲート絶縁膜１４０を熱酸化法により形成する。ゲート絶縁膜１４０は、熱酸化膜及び高誘電率を有する絶縁膜、例えば、酸化膜、ＯＮＯ膜及び高誘電率を有する物質のうち選択された何れか一つでありうる。
【００６６】
次いで、ゲート絶縁膜１４０を有する基板１００の全面にゲート導電膜パターン１４２を蒸着して、ゲート電極パターン１４４を形成する。ゲート電極パターン１４４は、チャンネル領域１０２ａの少なくとも一つの側面を覆う。本発明の実施例のようなトリプルゲート構造である場合には、ゲート電極パターン１４４は、チャンネル領域１０２ａの両側面と上部面とを覆う。ゲート導電膜パターン１４２は、非晶質ポリシリコン、ドーピングされたポリシリコン、ポリ−ＳｉＧｅ及び導電性金属含有の物質のうち選択された単一層または複合層で形成できる。導電性金属含有の物質は、タングステンまたはモリブデンのような金属、窒化チタン、窒化タンタルまたは窒化タングステンのような導電性窒化金属のうち選択された少なくとも一つの層からなりうる。
【００６７】
（第２実施例）
図１２Ａは、本発明の第２実施例による露出した突出部の幅を狭めることを示す平面図であり、図１２Ｂ及び図１２Ｃは、図１２ＡをＸ軸の１２ｂ（Ｘ１）線、１２ｂ（Ｘ２）線及びＹ軸の１２ｃ（Ｙ１）、１２ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。突出部１０２ａを露出させる過程は、図２ないし図９を参照して説明した第１実施例と同様である。
【００６８】
露出した突出部１０２ａの幅を狭める理由は、しきい電圧を調節するためである。一般的に、チャンネル領域の上面の幅が狭まれば、しきい電圧が減少する。もし、チャンネル領域の上面の幅が大きく狭まって完全に空乏になれば、しきい電圧は、約１Ｖに急減する。したがって、しきい電圧を減少する必要のない場合には、チャンネル領域の上面の幅は狭めなくともよい。本発明の図１２Ａないし図１２Ｃの場合には、露出した突出部１０２ａの幅を狭めて、しきい電圧を調節する必要のある場合の実施例を示す図面である。
【００６９】
図１２Ａないし図１２Ｃを参照すれば、リセス領域１３２内に露出した突出部１０２の側壁を、マスク用の窒化膜パターン１０６をエッチングマスクとして所定の厚さほど取り除いて、チャンネル領域１０２ａ’を形成する。この時、取り除く方法は、時間調節された湿式エッチングを使用できる。湿式エッチング液は、例えば、ＨＦ及びＮＨ４ＯＨを含む溶液でありうる。この時、第１絶縁膜１１０ａは、エッチング停止膜の役割を行う。それにより、リセス領域１３２内のチャンネル領域１０２ａ’は、幅が薄くなった形態になっている。
【００７０】
ここで、突出部１０２の幅が薄くなった程度は、図４とは異なる。すなわち。図４では、チャンネル領域１０２ａの表面に所望のＳＥＧ膜１２０ａが形成される程度であるが、図１２では、しきい電圧を調節するため、幅が薄くなる程度は、図４に比べて非常に大きい。
【００７１】
図１３Ａは、露出した突出部の両側壁及び上面にゲートパターンが形成されたことを示す平面図であり、図１３Ｂ及び図１３Ｃは、図１３ＡをＸ軸の１３ｂ（Ｘ１）線、１３ｂ（Ｘ２）線及びＹ軸の１３ｃ（Ｙ１）、１３ｃ（Ｙ２）線に沿ってそれぞれ切り取った断面図である。
【００７２】
図１３Ａないし図１３Ｃを参照すれば、平坦化工程を経たリセス領域１３２の内側表面及びチャンネル領域１０２ａの表面に、ゲート絶縁膜１４０を熱酸化法により形成する。ゲート絶縁膜１４０は、熱酸化膜及び高誘電率を有する絶縁膜、例えば、酸化膜、ＯＮＯ膜及び高誘電率を有する物質のうち選択された何れか一つでありうる。次いで、ゲート絶縁膜１４０を有する基板１００の全面に、図１１と同様にゲート導電膜パターン１４２を蒸着して、ゲート電極パターン１４４を形成する。
【００７３】
本発明の実施例での接合領域１５０は、突出部１０２ａとＳＥＧ膜１２０ａとを備える。それにより、接合領域１５０の面積は、ＳＥＧ膜１２０ａほど厚くなる。一方、ＳＥＧ膜１２０ａは、第１絶縁膜１１０ａ上に形成されるため、ＳＥＧ膜１２０ａからの漏れ電流を防止できる。
【００７４】
以上、本発明は、好ましい実施例を挙げて詳細に説明したが、本発明は、前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【産業上の利用可能性】
【００７５】
本発明は、半導体メモリ素子の製造分野に利用でき、特に、ＤＲＡＭ及び不揮発性メモリ素子の製造産業に有効である。
【図面の簡単な説明】
【００７６】
【図１Ａ】本発明による半導体素子を説明するために、素子分離膜を取り除いた状態を示す斜視図である。
【図１Ｂ】本発明による半導体素子を説明するために、第１絶縁膜が充填された状態を示す斜視図である。
【図２Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図２Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図２Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図３Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図３Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図３Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図４Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図４Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図４Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図５Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図５Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図５Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図６Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図６Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図６Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図７Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図７Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図７Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図８Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図８Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図８Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図９Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図９Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図９Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図１０Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図１０Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図１０Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図１１Ａ】本発明の第１実施例による半導体素子を製造する方法を示す平面図である。
【図１１Ｂ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図１１Ｃ】本発明の第１実施例による半導体素子を製造する方法を示す断面図である。
【図１２Ａ】本発明の第２実施例による半導体素子を製造する方法を示す平面図である。
【図１２Ｂ】本発明の第２実施例による半導体素子を製造する方法を示す断面図である。
【図１２Ｃ】本発明の第２実施例による半導体素子を製造する方法を示す断面図である。
【図１３Ａ】本発明の第２実施例による半導体素子を製造する方法を示す平面図である。
【図１３Ｂ】本発明の第２実施例による半導体素子を製造する方法を示す断面図である。
【図１３Ｃ】本発明の第２実施例による半導体素子を製造する方法を示す断面図である。
【符号の説明】
【００７７】
１００  基板
１０２  突出部
１０２ａ  チャンネル領域
１０８  素子分離領域
１１０ａ  第１絶縁膜
１２０ａ  表面処理されたＳＥＧ膜
１３２  リセス領域
１５０  接合領域
【図１Ａ】
2006080529.tif 000003
【図１Ｂ】
2006080529.tif 000004
【図２Ａ】
2006080529.tif 000005
【図２Ｂ】
2006080529.tif 000006
【図２Ｃ】
2006080529.tif 000007
【図３Ａ】
2006080529.tif 000008
【図３Ｂ】
2006080529.tif 000009
【図３Ｃ】
2006080529.tif 000010
【図４Ａ】
2006080529.tif 000011
【図４Ｂ】
2006080529.tif 000012
【図４Ｃ】
2006080529.tif 000013
【図５Ａ】
2006080529.tif 000014
【図５Ｂ】
2006080529.tif 000015
【図５Ｃ】
2006080529.tif 000016
【図６Ａ】
2006080529.tif 000017
【図６Ｂ】
2006080529.tif 000018
【図６Ｃ】
2006080529.tif 000019
【図７Ａ】
2006080529.tif 000020
【図７Ｂ】
2006080529.tif 000021
【図７Ｃ】
2006080529.tif 000022
【図８Ａ】
2006080529.tif 000023
【図８Ｂ】
2006080529.tif 000024
【図８Ｃ】
2006080529.tif 000025
【図９Ａ】
2006080529.tif 000026
【図９Ｂ】
2006080529.tif 000027
【図９Ｃ】
2006080529.tif 000028
【図１０Ａ】
2006080529.tif 000029
【図１０Ｂ】
2006080529.tif 000030
【図１０Ｃ】
2006080529.tif 000031
【図１１Ａ】
2006080529.tif 000032
【図１１Ｂ】
2006080529.tif 000033
【図１１Ｃ】
2006080529.tif 000034
【図１２Ａ】
2006080529.tif 000035
【図１２Ｂ】
2006080529.tif 000036
【図１２Ｃ】
2006080529.tif 000037
【図１３Ａ】
2006080529.tif 000038
【図１３Ｂ】
2006080529.tif 000039
【図１３Ｃ】
2006080529.tif 000040