(57)【要約】【課題】  出力波形の向上が可能な半導体装置を提供する。【解決手段】  電源端子に接続され、所定の電流を供給する電流ドライバＤＲＶと、電流ドライバの出力端子に接続された配線層ＷＬと、配線層ＷＬと絶縁膜を介して対向するように配置され、少なくとも一部が接地されており、所定の抵抗を有する配線層Ｒと、配線層ＷＬと配線層Ｒとの間に寄生する容量と、配線層Ｒにおける所定の抵抗とを含むハイパスフィルタとを備える。【選択図】  図３
2006303153.tif 000002
【特許請求の範囲】
【請求項１】
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
前記第１の配線層と絶縁膜を介して対向するように配置され、少なくとも一部が接地されており、所定の抵抗を有する第２の配線層と、
前記第１の配線層と前記第２の配線層との間に寄生する容量と、前記第２の配線層における前記所定の抵抗とを含むハイパスフィルタと、
を備えることを特徴とする半導体装置。
【請求項２】
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
前記第１の配線層と絶縁膜を介してそれぞれ対向するように配置された複数の第２の配線層と、
前記第２の配線層に対応して設けられ、一方の端子が対応する前記第２の配線層に電気的に接続され、他方の端子が接地された複数のスイッチ素子と、
前記スイッチ素子の導通状態を制御するスイッチング制御部と、
前記スイッチング制御部によりオンした前記スイッチ素子が有するオン抵抗と、この第２の配線層と前記第１の配線層との間に寄生する容量とを含むハイパスフィルタと、
を備えることを特徴とする半導体装置。
【請求項３】
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
前記第１の配線層と絶縁膜を介してそれぞれ対向するように配置され、それぞれ所定の抵抗を有する複数の第２の配線層と、
前記第２の配線層に対応して設けられ、一方の端子が対応する前記第２の配線層に電気的に接続され、他方の端子が接地された複数のスイッチ素子と、
前記スイッチ素子の導通状態を制御するスイッチング制御部と、
前記スイッチング制御部によりオンした前記スイッチ素子が有するオン抵抗と、このスイッチ素子が形成された前記第２の配線層が有する前記所定の抵抗と、この第２の配線層と前記第１の配線層との間に寄生する容量とを含むハイパスフィルタと、
を備えることを特徴とする半導体装置。
【請求項４】
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
半導体基板の表面部分において、前記第１の配線層と絶縁膜を介してそれぞれ対向し、それぞれ所定の抵抗を有し、それぞれ一方の端部が接地されるように形成された複数のウエルと、
前記ウエルの表面部分において、接地された前記端部と、前記第１の配線層と対向する部分との間の導通を切り替えるように形成された複数のスイッチ素子と、
前記スイッチ素子の導通状態を制御するスイッチング制御部と、
前記スイッチング制御部によりオンした前記スイッチ素子が有するオン抵抗と、このスイッチ素子が形成された前記ウエルが有する前記所定の抵抗と、この第２の配線層と前記第１の配線層との間に寄生する容量とを含むハイパスフィルタと、
を備えることを特徴とする半導体装置。
【請求項５】
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
前記第１の配線層と絶縁膜を介して対向するように配置され、外部端子に一端が接続された第２の配線層とを有する半導体チップと、
前記半導体チップの外部において、前記外部端子と接地端子との間に接続された抵抗素子と、
前記第１の配線層と前記第２の配線層との間に寄生する容量と、前記抵抗素子とを含むハイパスフィルタと、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係わり、特に電流ドライバを備えた装置に好適なものに関する。
【背景技術】
【０００２】
通信システムにおいて、送信側から受信側に高速信号を伝送する際に、受信側へ所定の規格を満たす波形で送信する必要がある。そこで送信側において、高品質な波形を実現するために、電流ドライバの出力波形を制御する必要がある。
【０００３】
しかし、送信側の電流ドライバには高い駆動能力が要求され、大電流を流さなければならない。このため、電流ドライバの出力側の配線幅を広くする必要がある。その結果として、大面積の配線が大きな寄生容量を生じさせることとなる。
【０００４】
この寄生容量の存在によって、等価的にフィルタが形成され、出力信号波形が設計者の意図しない形で歪みが生じ、受信側の規格を満たすことができなくなるおそれがあった。しかし従来は、このような波形の歪みに対する制御が困難であった。
【０００５】
以下、従来の電流ドライバの出力波形に関する技術を開示する文献名を記載する。
【特許文献１】特開２００４−１５０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、出力波形の向上を可能とする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置は、
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
前記第１の配線層と絶縁膜を介して対向するように配置され、少なくとも一部が接地されており、所定の抵抗を有する第２の配線層と、
前記第１の配線層と前記第２の配線層との間に寄生する容量と、前記第２の配線層における前記所定の抵抗とを含むハイパスフィルタと、
を備えることを特徴とする。
【０００８】
また、本発明の一態様による半導体装置は、
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
前記第１の配線層と絶縁膜を介してそれぞれ対向するように配置された複数の第２の配線層と、
前記第２の配線層に対応して設けられ、一方の端子が対応する前記第２の配線層に電気的に接続され、他方の端子が接地された複数のスイッチ素子と、
前記スイッチ素子の導通状態を制御するスイッチング制御部と、
前記スイッチング制御部によりオンした前記スイッチ素子が有するオン抵抗と、この第２の配線層と前記第１の配線層との間に寄生する容量とを含むハイパスフィルタと、
を備えることを特徴とする。
【０００９】
あるいはまた、本発明の一態様による半導体装置は、
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
前記第１の配線層と絶縁膜を介してそれぞれ対向するように配置され、それぞれ所定の抵抗を有する複数の第２の配線層と、
前記第２の配線層に対応して設けられ、一方の端子が対応する前記第２の配線層に電気的に接続され、他方の端子が接地された複数のスイッチ素子と、
前記スイッチ素子の導通状態を制御するスイッチング制御部と、
前記スイッチング制御部によりオンした前記スイッチ素子が有するオン抵抗と、このスイッチ素子が形成された前記第２の配線層が有する前記所定の抵抗と、この第２の配線層と前記第１の配線層との間に寄生する容量とを含むハイパスフィルタと、
を備えることを特徴とする。
【００１０】
本発明の一態様による半導体装置は、
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
半導体基板の表面部分において、前記第１の配線層と絶縁膜を介してそれぞれ対向し、それぞれ所定の抵抗を有し、それぞれ一方の端部が接地されるように形成された複数のウエルと、
前記ウエルの表面部分において、接地された前記端部と、前記第１の配線層と対向する部分との間の導通を切り替えるように形成された複数のスイッチ素子と、
前記スイッチ素子の導通状態を制御するスイッチング制御部と、
前記スイッチング制御部によりオンした前記スイッチ素子が有するオン抵抗と、このスイッチ素子が形成された前記ウエルが有する前記所定の抵抗と、この第２の配線層と前記第１の配線層との間に寄生する容量とを含むハイパスフィルタと、
を備えることを特徴とする。
【００１１】
さらに、本発明の一態様による半導体装置は、
電源端子に接続され、所定の電流を供給する電流ドライバと、
前記電流ドライバの出力端子に接続された第１の配線層と、
前記第１の配線層と絶縁膜を介して対向するように配置され、外部端子に一端が接続された第２の配線層とを有する半導体チップと、
前記半導体チップの外部において、前記外部端子と接地端子との間に接続された抵抗素子と、
前記第１の配線層と前記第２の配線層との間に寄生する容量と、前記抵抗素子とを含むハイパスフィルタと、
を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置によれば、出力波形の立ち上がり及び立下り時間を制御し高速信号伝送における波形品質を向上させることが可能である。
【発明を実施するための最良の形態】
【００１３】
先ず、参考例としての半導体装置の構成を図１に示す。
【００１４】
電流ドライバＤＲＶの電源側の端子が電源端子に接続されて電源電圧が供給され、図示されていない回路側から信号が入力され、出力端子が配線ＷＬに接続されている。電流ドライバＤＲＶからの出力信号は、配線ＷＬを伝わって図示されていない受信側へ転送される。
【００１５】
しかし、配線ＷＬは半導体基板ＳＵＢ上に形成されており、配線ＷＬと半導体基板ＳＵＢとの間には図示されていない絶縁膜が存在し、寄生容量Ｃが存在する。
【００１６】
この電流ドライバＤＲＶ、配線ＷＬ、容量Ｃ、半導体基板ＳＵＢを備える構成を等価回路により示すと、図２のようである。
【００１７】
この構成では、電流ドライバＤＲＶからの出力波形が容量Ｃにより歪んだ場合にも、波形品質が向上するように制御することができない。従って、出力した信号波形が受信側の規格を満たすことができないおそれがある。
【００１８】
これに対し、以下に述べる本発明の実施の形態による半導体装置によれば、送信側における出力波形を、受信側の規格を満たすように制御することができる。
【００１９】
（１）実施の形態１
本発明の実施の形態１による半導体装置の構成を図３に示し、この場合の等価回路の構成を図４に示す。
【００２０】
電流ドライバＤＲＶの電源側の端子が電源端子に接続されて電源電圧が供給され、図示されていない回路側から信号が入力され、出力端子が配線ＷＬに接続されている。
【００２１】
配線ＷＬの下方には、図示されていない絶縁膜を間に介して対向するように、例えばポリシリコンから成り接地された抵抗層Ｒが設けられている。これにより、配線ＷＬと抵抗層Ｒとの間には寄生容量Ｃが存在する。
【００２２】
抵抗層Ｒは、所定の抵抗値を有し、図４の等価回路において可変抵抗として示されたように、配線幅や長さ、厚さ、材料を変えることにより所望の抵抗値に設定することができる。
【００２３】
このように本実施の形態１では、電流ドライバＤＲＶの出力端子に接続された配線層ＷＬの下層に絶縁膜を介して抵抗層Ｒを配置している。これにより、図４の等価回路に示されたように、配線層ＷＬと抵抗層Ｒとの間の寄生容量Ｃと、抵抗層Ｒの抵抗とが、配線層ＷＬと接地端子との間に直列に接続されたハイパスフィルタを形成する。
【００２４】
抵抗層Ｒの抵抗値を制御することで、ハイパスフィルタの特性を任意に設定し、電流ドライバＤＲＶからの出力波形の立ち上がり時間／立下り時間を制御することが可能となる。
【００２５】
このように、本実施の形態１によれば電流ドライバＤＲＶの出力端子に接続された幅の広い配線ＷＬに寄生する容量を利用してハイパスフィルタを形成し、かつこのハイパスフィルタに含まれる抵抗値を制御できるように構成したことにより、高周波信号の受信側における規格を満たすことができるように所望の形状に波形を制御することが可能である。
【００２６】
高周波信号を送受信する通信システムでは、スルーレートが必要以上に速すぎると受信側におけるインピーダンスが不整合の箇所において反射やリンギング、減衰といった現象を招くこととなる。そこで、許容範囲内でスルーレートを遅くし、具体的には立ち上がり／立ち下がり時間を遅くして高周波成分を減少させることにより、これらの現象を防止し、受信側での規格を満たすことができる。
【００２７】
ところで、本実施の形態１では電流ドライバＤＲＶの出力側において、抵抗層Ｒを新たに設ける必要がある。しかし、電流ドライバＤＲＶは高い駆動能力が要求されるため素子面積が大きい。従って、電流ドライバＤＲＶの出力側において抵抗層Ｒを設けたことによる面積に関する不利益は殆ど生じない。
【００２８】
尚、図３に示された配線層ＷＬと抵抗層Ｒとは、長手方向が一致するようには配置されておらず、相対的に一定の角度を有するように配置されている。長手方向が一致するように配置すると、配線層ＷＬと抵抗層Ｒとの間の寄生容量Ｃが大きくなりすぎるおそれがあるので、所望の容量が得られるような角度に配置することが望ましい。
【００２９】
（２）実施の形態２
本発明の実施の形態２について、その構成を示した図５を用いて説明する。この場合の等価回路は、上記実施の形態１と同様に図４に示された通りである。
【００３０】
本実施の形態２では、上記実施の形態１における抵抗層を、配線層とこれに接続されるＭＯＳＦＥＴとに置き替えたものに相当する。
【００３１】
半導体基板ＳＵＢ上に接地配線ＧＮＤが形成され、接地配線ＧＮＤの一端面と対向するように、一定の間隔を空けて直交する方向に複数の１層目の配線層ＷＬ１、ＷＬ２、…が配置されている。配線層ＷＬ１と接地配線ＧＮＤとの間には、半導体基板ＳＵＢ上に図示されていないゲート絶縁膜を介して形成されたゲート電極Ｇ１と、半導体基板ＳＵＢの表面部分に形成されたウエルＷＥＬＬ１の表面部分に形成されたソース、ドレインから成る不純物拡散層ＤＬ１とを有するＭＯＳＦＥＴで構成されたスイッチＳＷ１が設けられ、同様に配線層ＷＬ２と接地配線ＧＮＤとの間には不純物拡散層ＤＬ２を有するＭＯＳＦＥＴで構成されたスイッチＳＷ２が設けられており、このような構成がｎ（ｎは２以上の整数）組設けられている。
【００３２】
尚、ウエルＷＥＬＬ１、ＷＥＬＬ２、…のそれぞれの一方の端部は、接地配線ＧＮＤに電気的に接続されている。
【００３３】
スイッチＳＷ１、ＳＷ２、…のオン／オフは、ＭＯＳＦＥＴにおけるゲート電極Ｇ１、Ｇ２、…に入力する制御信号ＳＷ１、ＳＷ２、…により切り換えることができる。複数のスイッチＳＷ１、ＳＷ２、…のうち、所望の１つ以上のスイッチＳＷｊ（ｊは１以上でｎ以下の整数）を選択的にオンすることで、オンしたスイッチＳＷｊが接続された配線層ＷＬｊがオン抵抗を介して接地層ＧＮＤに接続されることになる。
【００３４】
１層目の複数の配線層ＷＬ１、ＷＬ２、…の上部には、図示されていない絶縁層を介して、配線層ＷＬ１、ＷＬ２、…と直交する方向に長手方向を有する２層目の配線層ＷＬが配置されており、この配線層ＷＬは電流ドライバＤＲＶの出力端子に接続されている。
【００３５】
このように本実施の形態２では、電流ドライバＤＲＶに接続された２層目の配線層ＷＬの下方にこれと直交する方向に１層目の複数の配線層ＷＬ１、ＷＬ２、…を配置し、各々の配線層ＷＬ１、ＷＬ２、…を、オン抵抗を有するスイッチＳＷ１、ＳＷ２、…を介して接地層ＧＮＤに接続している。これにより、電流ドライバＤＲＶが接続された２層目の配線層ＷＬと１層目の配線層ＷＬ１、ＷＬ２、…との間の寄生容量Ｃ１、Ｃ２、…と、スイッチＳＷ１、ＳＷ２、…を構成するそれぞれのＭＯＳＦＥＴのオン抵抗とで、ハイパスフィルタが形成される。
【００３６】
そしてオン抵抗の値を、オンさせるスイッチＳＷ１、ＳＷ２、…の数により調整し、これによりハイパスフィルタの特性を任意に設定することで、所望の出力波形が得られるように立ち上がり／立下り時間を制御することができる。
【００３７】
ここで、１層目の複数の配線層ＷＬ１、ＷＬ２、…と、これにそれぞれ接続されたスイッチＳＷ１、ＳＷ２、…との組み合わせの数は、任意に設定することができる。より数を多く設定することにより、ハイパスフィルタに含まれるオン抵抗の値の範囲をより幅広く、またよりきめ細かく設定することができる。
【００３８】
また、複数のスイッチＳＷ１、ＳＷ２、…のそれぞれのオン／オフの制御は、スイッチング制御回路ＳＷＣからＭＯＳＦＥＴのゲート電極Ｇ１、Ｇ２、…に制御信号ＳＷ１、ＳＷ２、…をそれぞれ入力することにより、行うことができる。
【００３９】
スイッチング制御回路ＳＷＣは、例えばヒューズメモリにより構成してもよい。この場合には、半導体装置の特性検査を行い、いずれのスイッチＳＷ１、ＳＷ２、…をオンさせるか決定し、ヒューズメモリに各スイッチＳＷ１、ＳＷ２、…のオン／オフに必要なデータを書き込んでおく。これにより、出力波形に影響を及ぼすような製造プロセスの変動に対しても、その変動を相殺するように波形制御を行うことができる。
【００４０】
（３）実施の形態３
本発明の実施の形態３について、その構成を示した図６を用いて説明する。この場合の等価回路は、上記実施の形態１、２と同様に図４に示された通りである。
【００４１】
上記実施の形態２では、ハイパスフィルタに含まれる抵抗を、ＭＯＳＦＥＴから成るスイッチＳＷのオン抵抗で実現する。これに対し本実施の形態３では、スイッチＳＷのオン抵抗のみならず、これに接続された１層目の配線層ＷＬ１、Ｗ２、…の配線抵抗とにより、ハイパスフィルタの抵抗を実現する。
【００４２】
上記実施の形態２と同様に、半導体基板ＳＵＢ上に接地配線ＧＮＤが形成され、接地配線ＧＮＤの一端面と対向するように、一定の間隔を空けて直交する方向に複数の１層目の配線層ＷＬ１、ＷＬ２、…が配置されている。
【００４３】
ここで各配線層ＷＬ１、ＷＬ２、…は、配線幅がそれぞれ異なるように形成されている。例えば、配線幅の比率が順に１：２：４：８：１６：…：２ｎ （ｎは、１以上の整数）となるように設定してもよい。
【００４４】
各配線層ＷＬ１、ＷＬ２、…と接地配線ＧＮＤとの間には、上記実施の形態２と同様に、複数のウエルＷＥＬＬ１、ＷＥＬＬ２、…、ゲート電極Ｇ１、Ｇ２、…、及びソース、ドレインから成る不純物拡散層ＤＬ１、ＤＬ２、…を有するＭＯＳＦＥＴで構成されたスイッチＳＷ１、ＳＷ２、…がそれぞれ設けられている。スイッチＳＷ１、ＳＷ２、…のオン／オフは、ＭＯＳＦＥＴにおけるゲート電極Ｇ１、Ｇ２、…に入力する制御信号ＳＷ１、ＳＷ２、…により切り換えることができる。複数のスイッチＳＷ１、ＳＷ２、…のうち所望の少なくとも一つのスイッチＳＷｊを選択的にオンすることで、そのスイッチＳＷｊが接続された配線層ＷＬｊが接地層ＧＮＤに接続される。
【００４５】
１層目の複数の配線層ＷＬ１、ＷＬ２、…の上部には、図示されていない絶縁層を介して、配線層ＷＬ１、ＷＬ２、…と直交する方向に長手方向を有する２層目の配線層ＷＬが配置されており、この配線層ＷＬは電流ドライバＤＲＶの出力端子に接続されている。
【００４６】
本実施の形態３では、ハイパスフィルタに含まれる抵抗の値を、オンしたいずれかのスイッチＳＷ１、ＳＷ２、…が有するオン抵抗と、これに接続された配線ＷＬ１、ＷＬ２、…が有する配線抵抗とにより調整し、ハイパスフィルタの特性を任意に設定することで、出力波形の立ち上がり／立下り時間を所望の値が得られるように制御することができる。
【００４７】
さらに、本実施の形態３では、１層目の各々の配線ＷＬ１、ＷＬ２、…の幅を任意の値にすることで、各配線抵抗を異なるように設定し、ハイパスフィルタの抵抗値の制御に重み付けを行うことが可能であり、立ち上がり／立ち下がり時間をよりきめ細かく最適な値に制御することができる。
【００４８】
（４）実施の形態４
本発明の実施の形態４による半導体装置の構成を図７に示す。この場合の等価回路は、上記実施の形態１〜３と同様に図４に示された通りである。
【００４９】
上記実施の形態３では、ハイパスフィルタに含まれる抵抗を、ＭＯＳＦＥＴから成り選択的にオンしたスイッチＳＷのオン抵抗と、これに接続された１層目の配線層ＷＬの配線抵抗とにより実現する。
【００５０】
これに対し本実施の形態４では、ハイパスフィルタに含まれる抵抗を、スイッチＳＷのオン抵抗と、半導体基板ＳＵＢの表面部分に形成した所定の不純物濃度を有するウエルＷＥＬＬ１、ＷＥＬＬ２、…の抵抗とで実現する。
【００５１】
半導体基板ＳＵＢ上に接地配線ＧＮＤが形成され、接地配線ＧＮＤの一端面と対向する位置に、一方の端部が電気的に接地配線ＧＮＤに接続された状態で、半導体基板ＳＵＢ内に形成され相互に電気的に分離された複数のウエルＷＥＬＬ１、ＷＥＬＬ２、…が直交する方向に配置されている。
【００５２】
各ウエルＷＥＬＬ１、ＷＥＬＬ２、…には、接地配線ＧＮＤと対向する所定の領域に、ゲート電極Ｇ１、Ｇ２、…及びソース、ドレインから成る不純物拡散層ＤＬ１、ＤＬ２、…を有するＭＯＳＦＥＴで構成されたスイッチＳＷ１、ＳＷ２、…がそれぞれ設けられている。スイッチＳＷ１、ＳＷ２、…のオン／オフは、ＭＯＳＦＥＴにおけるゲート電極Ｇ１、Ｇ２、…に入力する制御信号ＳＷ１、ＳＷ２、…により切り換えることができる。複数のスイッチＳＷ１、ＳＷ２、…のうち少なくとも一つの所望のスイッチＳＷｊを選択的にオンすることで、そのスイッチＳＷｊが接続された配線層ＷＬｊが接地層ＧＮＤに接続される。
【００５３】
ウエルＷＥＬＬ１、ＷＥＬＬ２、…が形成された半導体基板ＳＵＢの上部には、図示されていない絶縁層を介して、ウエルＷＥＬＬ１、ＷＥＬＬ２、…と直交する方向に長手方向を有する１層目の配線層ＷＬが配置されており、この配線層ＷＬは電流ドライバＤＲＶの出力端子に接続されている。
【００５４】
本実施の形態４によれば、ハイパスフィルタに含まれる抵抗の値を、オンさせるスイッチＳＷ１、ＳＷ２、…の数により調整してハイパスフィルタの特性を任意に設定することで、出力波形の立ち上がり／立下り時間を所望の値が得られるように制御することが可能である。
【００５５】
また、各々のウエルＷＥＬＬ１、ＷＥＬＬ２、…の幅や不純物濃度等を任意に設定することで、ハイパスフィルタの抵抗値の制御に重み付けを行うことができる。
【００５６】
さらに本実施の形態４では、１層の配線構造により実現することができる。但し、上記実施の形態３における配線層ＷＬ１、ＷＬ２、…の幅を変えることによる抵抗値の制御は、本実施の形態４におけるウエルＷＥＬＬ１、ＷＥＬＬ２、…の不純物濃度を変えることによる制御よりも容易に行うことができる。
【００５７】
（５）実施の形態５
本発明の実施の形態５による半導体装置の構成を図８に示す。
【００５８】
本実施の形態５では、半導体チップＣＨの内部に、電流ドライバＤＲＶと、電流ドライバＤＲＶの出力端子に接続された２層目の配線層ＷＬと、この配線層ＷＬと図示されていない絶縁膜を介して形成された１層目の配線層ＷＬ１００とが設けられている。配線層ＷＬと配線層ＷＬ１００との間には、寄生容量Ｃが存在する。
【００５９】
この配線層ＷＬ１００は、半導体チップＣＨの外部まで引き出された状態で、チップ外部の抵抗素子Ｒ１を介して接地される。具体的には、配線層ＷＬ１００は半導体チップＣＨにおける図示されていない外部端子に接続され、この外部端子と半導体チップＣＨ外部の接地端子との間に、外付けの抵抗素子Ｒ１が接続されている。
【００６０】
半導体チップＣＨ内部の寄生容量Ｃと、外部の抵抗素子Ｒ１とでハイパスフィルタが形成される。このハイパスフィルタに含まれる抵抗値は、抵抗素子Ｒ１を付け替えることで所望の値に設定することができる。
【００６１】
これにより本実施の形態５によれば、上記実施の形態１〜４と同様に、ハイパスフィルタの特性を任意に設定することで、出力波形の立ち上がり／立下り時間を所望の値が得られるように制御することができる。
【００６２】
また、本実施の形態５では外部端子の数が１つ増加するが、外付けの抵抗素子Ｒ１を取り替えることでハイパスフィルタの抵抗値の制御を容易に行うことができる。
【００６３】
ところで、ハイパスフィルタの特性であるが、信号の所望の立ち上がり時間Ｔｒに応じて設定する必要がある。ここで、その波形の立ち上がりに含まれる周波数成分ｆｃは、一般に次のように表される。
ｆｃ＝０．３５／Ｔｒ          （１）
【００６４】
よって、例えば７００ｐｓｅｃの立ち上がり時間を実現させたい場合、この立ち上がり時間に含まれる周波数成分ｆｃは、
ｆｃ＝０．３５／７００（ｐｓｅｃ）＝８００（ＭＨｚ）          （２）
となる。よって、５００ＭＨｚ以上の周波数帯を通すハイパスフィルタを形成すればよいことになる。
【００６５】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。
【図面の簡単な説明】
【００６６】
【図１】参考例による半導体装置の構成を示した斜視図。
【図２】同半導体装置の等価回路の構成を示した回路図。
【図３】本発明の第１の実施の形態による半導体装置の構成を示した斜視図。
【図４】同半導体装置の等価回路の構成を示した回路図。
【図５】本発明の第２の実施の形態による半導体装置の構成を示した斜視図。
【図６】本発明の第３の実施の形態による半導体装置の構成を示した斜視図。
【図７】本発明の第４の実施の形態による半導体装置の構成を示した斜視図。
【図８】本発明の第５の実施の形態による半導体装置の構成を示した斜視図。
【符号の説明】
【００６７】
ＤＲＶ  電流ドライバ
ＷＬ、ＷＬ１、ＷＬ２、ＷＬ１００  配線層
Ｒ  抵抗層
Ｒ１  外付け抵抗素子
Ｃ  寄生容量
ＳＵＢ  半導体基板
ＳＷ１、ＳＷ２  スイッチ
Ｇ１、Ｇ２  ゲート電極
ＤＬ１、ＤＬ２  不純物拡散層
ＷＥＬＬ１、ＷＥＬＬ２  ウエル
ＳＷＣ  スイッチング制御部
【図１】
2006303153.tif 000003
【図２】
2006303153.tif 000004
【図３】
2006303153.tif 000005
【図４】
2006303153.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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