(57)【要約】【課題】  信頼性を向上し得る不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】  本実施形態に係るフラッシュＥＥＰＲＯＭ２０では、メモリセルアレイ２１のメモリセルに記憶されたデータを読み出す場合に、メモリセルの制御ゲートに印加される読み出し電圧Ｖreadを、Ｖread設定データにより外部から設定可能な読出電圧発生部３０により発生させるため、複数のフラッシュＥＥＰＲＯＭ２０の間で、メモリセルの半導体特性上のバラツキまたは書き換え深さのバラツキ等があっても、それぞれのフラッシュＥＥＰＲＯＭ２０の特性に応じた最適な読み出し電圧Ｖreadを設定することができる。したがって、フラッシュＥＥＰＲＯＭ２０の特性と読み出し電圧Ｖreadとの不適合を抑制して読み出したデータのデータ化けを防ぐので、フラッシュＥＥＰＲＯＭ２０の信頼性を向上することができる。【選択図】  図１
2006127570.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲートを持つトランジスタ構造を有した不揮発にデータを記憶するメモリセルと、
前記メモリセルに記憶されたデータを読み出す場合に前記制御ゲートに印加する読み出し電圧を外部から設定可能に発生させる読出電圧発生部と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法であって、
前記メモリセルにデータを記憶させる第１ステップと、
前記メモリセルに記憶された前記データを読み出す場合における前記メモリセルの閾値電圧に関して、前記第１ステップにおいて記憶された前記メモリセルの全てのうちで最も低い最低閾値を求める第２ステップと、
メモリセルに記憶されたデータを消去する第３ステップと、
前記データを消去された前記メモリセルを読み出す場合における前記メモリセルの閾値電圧に関して、前記第３ステップにおいて消去された前記メモリセルの全てのうちで最も高い最高閾値を求める第４ステップと、
前記最低閾値と前記最高閾値との和のほぼ１／２の電圧値を前記読み出し電圧として発生可能に前記読出電圧発生部を設定する第５ステップと、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１ステップにより前記データを記憶した前記メモリセルを高温環境下におく第１’ステップを、前記第１ステップと前記第２ステップとの間に介在させることを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、不揮発性半導体記憶装置に記憶されたデータを読み出す際に制御ゲートに印加される読み出し電圧に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の読み出し電圧Ｖreadは、一般に、データ「１」の書き込み後におけるメモリセルの閾値電圧と消去後のデータ「０」におけるメモリセルの閾値電圧との統計的分布に基づいて設定されている。
【０００３】
例えば、図７に示すように、全てのメモリセルに対するデータ「１」の書き込み後の閾値電圧Ｖthw-allの分布と消去後のデータ「０」の閾値電圧Ｖthe-allの分布とを当該不揮発性半導体記憶装置の設計時に求め、それらの中から「閾値電圧Ｖthw-allの最小値Ｖthwmin」と「閾値電圧Ｖthe-allの最大値Ｖthemax」とを選択しその中間電圧値（Ｖread＝（Ｖthwmin＋Ｖthemax）／２）を読み出し電圧Ｖread-allに決定する。そして、このように決定された読み出し電圧Ｖread-allを発生可能な電圧発生回路を設計して当該不揮発性半導体記憶装置に作り込んでいる。
【０００４】
なおここで今回の説明においては、メモリセルの閾値電圧を高くする動作を「書き込み」、そのデータを「１」として、一方、メモリセルの閾値電圧を低くする動作を「消去」、そのデータを「０」としている。
【０００５】
つまり、従来の不揮発性半導体記憶装置では、読み出し電圧Ｖreadの電圧値を予め設定された値に固定しており、例えば、下記特許文献１に開示される「不揮発性半導体記憶装置」等がこれに該当し得る。
【特許文献１】特開２０００−１７３２８０号公報（第２頁〜第１０頁、図８）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、例えば、シリコンウェハや製造プロセスに起因する製造ロット間における半導体特性上のバラツキや、データの書き込み電圧や書き込み時間さらには消去電圧や消去時間の違い等に起因する書き換え深さのバラツキ等が、不揮発性半導体記憶装置ごとに生じ得る。そのため、前述したように、読み出し電圧Ｖreadの電圧値を当該不揮発性半導体記憶装置の設計時に予め作り込んで固定した場合には、このようなバラツキのある不揮発性半導体記憶装置に対して必ずしも最適なものとして読み出し電圧Ｖread-allを与えられるとは限らない。したがって、不揮発性半導体記憶装置の特性と読み出し電圧Ｖreadとの不適合から読み出したデータが化けてしまうという問題が発生し得る。
【０００７】
例えば、このようなデータ化けの問題を解決するために、これらのバラツキの存在を予め見込んで読み出し電圧Ｖreadの設定間隔を拡大する等の読み出しマージンを大きく確保する方策も考えれるが、上記特許文献１に開示される「不揮発性半導体記憶装置」等のように多値メモリにおいては読み出し電圧Ｖreadの設定間隔を狭くせざるを得ないことから、このような方策は現実的ではない。
【０００８】
また、不揮発性半導体記憶装置ごとにその信頼性にもバラツキがあることから、読み出しマージンにさらに信頼性のバラツキまで考慮すると、その分、余分にマージンを設定する必要が生じる。そのため、余分な書き込み処理、例えば、書き込み時間の延長や書き込み電圧の増加等を必要とする一方で、このような余分な書き込み処理はメモリセル自体に過剰なストレスを与えることから、却って信頼性の低下を招き得るという問題もある。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、信頼性を向上し得る不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、特許請求の範囲に記載の請求項１の不揮発性半導体記憶装置では、制御ゲートを持つトランジスタ構造を有した不揮発にデータを記憶するメモリセル［ＭＴｒ］と、前記メモリセル［ＭＴｒ］に記憶されたデータを読み出す場合に前記制御ゲートに印加する読み出し電圧［Ｖread］を外部から設定可能に発生させる読出電圧発生部［３０］と、を備えることを技術的特徴とする。
【００１１】
また、上記目的を達成するため、特許請求の範囲に記載の請求項２の不揮発性半導体記憶装置の製造方法では、請求項１に記載の不揮発性半導体記憶装置の製造方法であって、前記メモリセル［ＭＴｒ］にデータを記憶させる第１ステップ［Ｓ１０１］と、前記メモリセル［ＭＴｒ］に記憶された前記データを読み出す場合における前記メモリセル［ＭＴｒ］の閾値電圧［Ｖthw］に関して、前記第１ステップ［Ｓ１０１］において記憶された前記メモリセル［ＭＴｒ］の全てのうちで最も低い最低閾値電圧［Ｖthwmin］を求める第２ステップ［Ｓ１０３］と、メモリセル［ＭＴｒ］に記憶されたデータを消去する第３ステップ［Ｓ１０５］と、前記データを消去された前記メモリセル［ＭＴｒ］を読み出す場合における前記メモリセル［ＭＴｒ］の閾値電圧［Ｖthe］に関して、前記第３ステップ［Ｓ１０５］において消去された前記メモリセル［ＭＴｒ］の全てのうちで最も高い最高閾値電圧［Ｖthemax］を求める第４ステップ［Ｓ１０７］と、前記最低閾値電圧［Ｖthwmin］と前記最高閾値電圧［Ｖthemax］との和のほぼ１／２の電圧値を前記読み出し電圧［Ｖread］として発生可能に前記読出電圧発生部［３０］を設定する第５ステップ［Ｓ１０９，Ｓ１１１］と、を含むことを技術的特徴とする。なお、第１ステップ［Ｓ１０１］の後に第３ステップ［Ｓ１０５］を行う場合に限らず、第３ステップ［Ｓ１０５］の後に第１ステップ［Ｓ１０１］を行っても良い。
【００１２】
さらに、特許請求の範囲に記載の請求項３の不揮発性半導体記憶装置の製造方法では、請求項２において、前記第１ステップ［Ｓ１０１］により前記データを記憶した前記メモリセル［ＭＴｒ］を高温環境下におく第１’ステップ［Ｓ２０１］を、前記第１ステップ［Ｓ１０１］と前記第２ステップ［Ｓ１０３］との間に介在させることを技術的特徴とする。
【発明の効果】
【００１３】
請求項１の発明では、メモリセル［ＭＴｒ］に記憶されたデータを読み出す場合に制御ゲートに印加される読み出し電圧［Ｖread］は、外部から設定可能に読出電圧発生部［３０］により発生する。これにより、例えば、不揮発性半導体記憶装置［２０］の間で、メモリセル［ＭＴｒ］の半導体特性上のバラツキまたは書き換え深さのバラツキ等があっても、それぞれの不揮発性半導体記憶装置［２０］の特性に応じた最適な読み出し電圧［Ｖread］を設定することができる。したがって、不揮発性半導体記憶装置［２０］の特性と読み出し電圧［Ｖread］との不適合を抑制して読み出したデータのデータ化けを防ぐので、不揮発性半導体記憶装置［２０］の信頼性を向上することができる。
【００１４】
請求項２の発明では、第１ステップ［Ｓ１０１］により、メモリセル［ＭＴｒ］にデータを記憶させ、第２ステップ［Ｓ１０３］により、メモリセル［ＭＴｒ］に記憶されたデータを読み出す場合におけるメモリセル［ＭＴｒ］の閾値電圧［Ｖthw］に関して、記憶された全てのメモリセル［ＭＴｒ］のうちで最も低い最低閾値電圧［Ｖthwmin］を求める。また、第３ステップ［Ｓ１０５］により、メモリセル［ＭＴｒ］に記憶されたデータを消去し、第４ステップ［Ｓ１０７］により、データを消去されたメモリセル［ＭＴｒ］を読み出す場合におけるメモリセル［ＭＴｒ］の閾値電圧［Ｖthe］に関して、消去された全てのメモリセル［ＭＴｒ］の閾値電圧［Ｖthe］のうちで最も高い最高閾値電圧［Ｖthemax］を求める。そして、第５ステップ［Ｓ１０９，Ｓ１１１］により、最低閾値電圧［Ｖthwmin］と最高閾値電圧［Ｖthemax］との和のほぼ１／２の電圧値を読み出し電圧［Ｖread］として発生可能に読出電圧発生部［３０］を設定する。これにより、メモリセル［ＭＴｒ］に記憶されたデータを読み出す場合に制御ゲートに印加される読み出し電圧［Ｖread］は、不揮発性半導体記憶装置［２０］ごとにそれぞれ最低閾値電圧［Ｖthwmin］と最高閾値電圧［Ｖthemax］の和のほぼ１／２の電圧値に設定されるので、例えば、不揮発性半導体記憶装置［２０］の間で、メモリセル［ＭＴｒ］の半導体特性上のバラツキまたは書き換え深さのバラツキ等があっても、それぞれの不揮発性半導体記憶装置［２０］の特性に応じた最適な読み出し電圧［Ｖread］を設定することができる。したがって、不揮発性半導体記憶装置［２０］の特性と読み出し電圧［Ｖread］との不適合を抑制して読み出したデータのデータ化けを防ぐので、不揮発性半導体記憶装置［２０］の信頼性を向上することができる。
【００１５】
請求項３の発明では、第１ステップ［Ｓ１０１］によりデータを記憶したメモリセル［ＭＴｒ］を高温環境下におく第１’ステップ［Ｓ２０１］を、第１ステップ［Ｓ１０１］と第２ステップ［Ｓ１０３］との間に介在させることから、第２ステップ［Ｓ１０３］によりメモリセル［ＭＴｒ］に記憶されたデータを読み出す前において、メモリセル［ＭＴｒ］に対し温度ストレスを与えることができる。これにより、温度ストレスによるリテンション劣化（データ保持の劣化）も含めた最低閾値電圧［Ｖthwmin］を求めることが可能になるので、経時変化による当該不揮発性半導体記憶装置［２０］の特性変動も踏まえて最適な読み出し電圧［Ｖread］を設定することができる。したがって、経年変化後の読み出し電圧［Ｖread］を設定できるので、不揮発性半導体記憶装置［２０］の信頼性を一層向上することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の不揮発性半導体記憶装置をフラッシュＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）（いわゆるフラッシュメモリ）に適用した例を図１〜図６に基づいて説明する。まず本実施形態に係るフラッシュＥＥＰＲＯＭ２０の構成を図１を参照して説明する。なお、図１には、フラッシュＥＥＰＲＯＭ２０の構成例およびその製造過程において使用される調整用コンピュータ１０との接続関係を示すブロック図が示されている。
【００１７】
図１に示すように、フラッシュＥＥＰＲＯＭ２０は、主に、メモリセルアレイ２１および読出電圧発生部３０により構成されている。メモリセルアレイ２１は、１ビットのデータを記憶可能なメモリセル（不揮発性半導体素子）を数千個以上アレイ状に配したもので、例えば、図２に示すように、１６個のメモリセルＭＴｒで１ワード（＝１６ビット）を構成し、数ｋワード〜数１００ｋワードの記憶容量を有するものである。
【００１８】
読出電圧発生部３０は、後述するように、メモリセルＭＴｒの制御ゲートに読み出し電圧Ｖreadを印加し得るもので、電圧発生部３２と設定データ保持部３４とから構成されている。電圧発生部３２は、設定データ保持部３４に記憶されたＶread設定データに基づいた電圧値の読み出し電圧Ｖreadを発生し得るもので、その詳細は図３に示されている。設定データ保持部３４は、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置からなり、フラッシュＥＥＰＲＯＭ２０の外部から当該Ｖread設定データを書き込み可能に構成されている。なお、この設定データ保持部３４は、メモリセルアレイ２１を構成するメモリセルを用いることで、別途、半導体記憶装置を備える必要がなくなり、フラッシュＥＥＰＲＯＭ２０を廉価に構成し得るというメリットがある。一方、より信頼性を向上させる観点から設定データ保持部３４をワンタイムＰＲＯＭで構成することも可能である。
【００１９】
ここで、メモリセルアレイ２１の構成を図２に示す回路図を参照して説明する。
図２に示すように、メモリセルアレイ２１は、複数のメモリセルＭＴｒがマトリックス状に配列された構成となっており、それを中心に、行デコーダ２７、ワード駆動回路２３α、２３β、２３γ、…、列デコーダ２８、ビット線駆動回路２４ａ、２４ｂ、２４ｃ、…、センスアンプ２５、書き込み回路２９、消去回路２６等から構成されている。この図２に示す例では、１本のワード線２３α（２３β、２４γ、…）に対して１６個のメモリセルＭＴｒを接続することで１ワード分まとめて選択可能に構成するとともに、それぞれのメモリセルＭＴｒに対してビット線ＢＬａ、ＢＬｂ、ＢＬｃ、…を個々に接続することで、１ビット毎のデータの読み出し、書き込みを可能にしている。
【００２０】
ワード線駆動回路２３α、２３β、２３γ、…は、書き込み、消去、読み出しの各動作に応じて、ワード線ＷＬα、ＷＬβ、ＷＬγ、…に対し、行デコーダ２７から出力される行デコード信号ＲＤα、ＲＤβ、ＲＤγ、…に従った電圧を出力される構成となっており、例えば行デコード信号がＨレベルの時にワード線駆動回路からワード線に対してＧＮＤ（０Ｖ）電圧が出力され、行デコード信号がＬレベルの時にワード線駆動回路からワード線に対して０Ｖ以外のある電圧が出力されるように構成されている。
【００２１】
例えば、図２に示す点線で囲ったメモリセル２２を例にとると、行デコード信号ＲＤβをＬレベルに設定し、それ以外の行デコード信号（例えば、ＲＤα、ＲＤγ、…）をＨレベルにすることで、ワード線ＷＬβのみに、ワード線駆動回路から出力される読み出し電圧Ｖread等をメモリセルＭＴｒの制御ゲートＣＧに印加可能に構成している。この場合、メモリセル２２を含めて、ワード線ＷＬβに接続された全てのメモリセルＭＴｒの制御ゲートＣＧにＶread等の電圧は印加される。また、メモリセル２２のドレインには、ビット線ＢＬｂが接続され、ビット線選択トランジスタＢＴｒを介してセンスアンプ２５や書き込み回路２９に接続されている。一方、メモリセル２２のソースには、消去回路が接続され、消去時には高電圧が印加され、書き込み、読み出し時にはＧＮＤ電圧となる構成となっている。
【００２２】
これにより、例えば、メモリセル２２の書き込み時には、行デコード信号ＲＤβに応じてワード線駆動回路２３βからワード線ＷＬβに高電圧、例えば１２Ｖ前後の電圧が印加され、さらに列デコード信号ＣＤｂに従って、ビット線駆動回路２４ｂからＨレベルの信号が出力され、それを受けるビット選択トランジスタＢＴｒがオンすることで、書き込み回路と接続し、５Ｖ前後の電圧がビット線ＢＬｂに印加される。このためメモリセル２２のドレイン近傍でホットエレクトロンが発生し、１２Ｖ前後の高電圧の制御ゲートＣＧによりホットエレクトロンがメモリセルに注入し蓄えられ、データ「１」に相当する電荷を保持することが可能となる。
【００２３】
また、メモリセル２２の読み出し時には、列デコード信号ＲＤβに従って、ワード線駆動回路２３βから読み出し電圧Ｖreadがワード線ＷＬβに出力され、制御ゲートＣＧに印加される。一方、列デコード信号ＣＤｂに従って、ビット線駆動回路２４ｂからはＨレベルの信号が出力され、それを受けるビット線選択トランジスタＢＴｒがオンとなり、メモリセル２２のドレインはセンスアンプと接続される。ここで、所定の読み出し電圧Ｖreadが制御ゲートＣＧに印加されているメモリセル２２において、蓄積されている電荷の量が多く、メモリセル２２の閾値電圧がＶreadの電圧よりも高い場合には、メモリセル２２には、ほとんど電流は流れず、逆に、蓄積されている電荷量が少なく、メモリセル２２の閾値電圧がＶreadの電圧よりも小さい場合には、メモリセル２２に多くの電流が流れるため、これをセンスアンプ２５で判定し、データ「１」又はデータ「０」を読み出すことが可能となる。
【００２４】
さらに、メモリセル２２の消去時には、メモリセル２２を含むすべてのメモリセルＭＴｒの共通ソース線ＳＬに消去回路２６から高電圧、例えば１２Ｖ前後の電圧が印加され、ワード線駆動回路２３α、２３β、２３γ、・・・からワード線ＷＬα、ＷＬβ、ＷＬγ、・・・にＧＮＤ（０Ｖ）電圧が出力され全メモリセルの制御ゲートＣＧがＧＮＤ（０Ｖ）電圧になるとともに、ビット線駆動回路２４a、２４ｂ、２４ｃ、・・・からＧＮＤ（０Ｖ）電圧が出力されて、それらに対応するすべてのビット選択トランジスタＢＴｒがオフすることで、メモリセルＭＴｒのドレインがオープンとなる。これにより、ソースを共通とするすべてのメモリセルＭＴｒのソースに高電圧、例えば約１２Ｖが印加され、かつ制御ゲートＣＧがＧＮＤ（０Ｖ）電圧となることから、メモリセルＭＴｒに蓄積されていた電荷がソース側に引き抜かれ、データとして「０」相当の電荷に減少する。つまり、データ「１」が消去されてデータ「０」になる。
【００２５】
ビット線ＢＬａに接続されるメモリセルやビット線ＢＬｃに接続されるメモリセルもメモリセル２２と同様に構成される。また、ワード線ＷＬα、ＷＬγに接続されるメモリセルについても同様に構成されて、それぞれデータの読み書きを可能にしている。
【００２６】
次に、メモリセルＭＴｒの制御ゲートに印加する読み出し電圧Ｖreadを発生可能な電圧発生部３２の構成を図３に示す回路図を参照して説明する。図３に示すように、電圧発生部３２は、基準電圧Ｖrefを分圧可能な複数の分圧抵抗Ｒ０，Ｒ１，Ｒ２，…，Ｒ(n-1)，Ｒｎと、セレクタＳＥＬ1，ＳＥＬ2，…，ＳＥＬ(n-1)，ＳＥＬnとから構成されている。
【００２７】
分圧抵抗Ｒ0，Ｒ1，Ｒ2，…，Ｒ(n-1)，Ｒnは、例えば、それぞれ同じ値の抵抗値に設定されており、これらを直列接続したものを基準電圧ＶrefとアースGNDとの間に接続することで、それぞれの接続点から基準電圧Ｖrefの分圧を取り出し可能にしている。例えば、分圧抵抗Ｒ0と分圧抵抗Ｒ1との接続点からは、Ｖref×（ｒ1＋ｒ2＋…＋ｒ(n-1)＋ｒn）／（ｒ0＋ｒ1＋ｒ2＋…＋ｒ(n-1)＋ｒn）により算出される。なお、ｒ0，ｒ1，ｒ2，…，ｒ(n-1)，ｒnは、分圧抵抗Ｒ0，Ｒ1，Ｒ2，…，Ｒ(n-1)，Ｒnの各抵抗値を示す。なお、基準電圧Ｖrefは、フラッシュＥＥＰＲＯＭ２０の外部から供給される電圧に基づいて任意に設定される。
【００２８】
セレクタＳＥＬ1，ＳＥＬ2，…，ＳＥＬ(n-1)，ＳＥＬnは、ｎチャネルタイプのＭＯＳＦＥＴとｐチャネルタイプのＭＯＳＦＥＴとを組み合わせて構成される、いわゆるアナログスイッチで、１ビットの入力でオンオフ可能にインバータを内蔵しているものである。このように構成されるセレクタＳＥＬ1を、分圧抵抗Ｒ0，Ｒ1，Ｒ2，…，Ｒ(n-1)，Ｒnの各接続点から出力される分圧をオンオフし得るように、セレクタＳＥＬ1，ＳＥＬ2，…，ＳＥＬ(n-1)，ＳＥＬnの各入力を各接続点に直列接続し、さらにセレクタＳＥＬ1，ＳＥＬ2，…，ＳＥＬ(n-1)，ＳＥＬnの各出力をひとまとめに接続することで、読み出し電圧Ｖreadを出力可能に構成している。
【００２９】
これにより、例えば、セレクタＳＥＬ1だけをオンにして他のセレクタＳＥＬ2，…，ＳＥＬ(n-1)，ＳＥＬnをオフにするＶread設定データ「１０…００」がＤ(1)，Ｄ(2)，…Ｄ(n-1)，Ｄ(n)に入力された場合には、分圧抵抗Ｒ0と分圧抵抗Ｒ1との接続点から、Ｖref×（ｒ1＋ｒ2＋…＋ｒ(n-1)＋ｒn）／（ｒ0＋ｒ1＋ｒ2＋…＋ｒ(n-1)＋ｒn）により算出される分圧が読み出し電圧Ｖreadとして出力される。また、セレクタＳＥＬ2だけをオンにして他のセレクタＳＥＬ1，ＳＥＬ3，…，ＳＥＬ(n-1)，ＳＥＬnをオフにするＶread設定データ「０１０…００」がＤ(1)，Ｄ(2)，…，Ｄ(n-1)，Ｄ(n)に入力された場合には、分圧抵抗Ｒ1と分圧抵抗Ｒ2との接続点から、Ｖref×（ｒ2＋…＋ｒ(n-1)＋ｒn）／（ｒ0＋ｒ1＋ｒ2＋…＋ｒ(n-1)＋ｒn）により算出される分圧が読み出し電圧Ｖreadとして出力される。
【００３０】
なお、セレクタＳＥＬ1，ＳＥＬ2，…，ＳＥＬ(n-1)，ＳＥＬnに入力されるＶread設定データは、前述したように、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置からなる設定データ保持部３４に保持されている。
【００３１】
また、セレクタＳＥＬ1，ＳＥＬ2，…，ＳＥＬ(n-1)，ＳＥＬnのうち、２以上のセレクタがオンにされた場合には、一番離れたセレクタ同士の間に介在する抵抗がすべて短絡された場合と同等に機能するため、例えば、図３に示すセレクタＳＥＬ1およびセレクタＳＥＬnがオンされるＶread設定データ「１０…０１」がＤ(1)，Ｄ(2)，…Ｄ(n-1)，Ｄ(n)に入力された場合には、セレクタＳＥＬ2，…，ＳＥＬ(n-1)のオンオフ状態にかかわりなく、Ｒ0とＲnとによる基準電圧Ｖrefの分圧が読み出し電圧Ｖreadとして出力される。
【００３２】
なお、図１に示す調整用コンピュータ１０は、例えば、パーソナルコンピュータやボード型のマイクロコンピュータ等からなる制御装置で、ＬＳＩテスター（半導体検査装置）等を通じて、フラッシュＥＥＰＲＯＭ２０に対し、データバス、アドレスバスおよびＶread設定データバスにより接続可能に構成されている。この調整用コンピュータ１０には、読出電圧発生部３０の電圧発生部３２から出力される読み出し電圧Ｖreadの電圧値を最適値に設定し得る読み出し電圧調整プログラムが内蔵されているため、次に説明するように、このプログラムによる読み出し電圧調整処理を実行することによって、個々のフラッシュＥＥＰＲＯＭ２０の半導体特性上に適合した読み出し電圧Ｖreadを設定することを可能にしている。なお、フラッシュＥＥＰＲＯＭ２０には、図略の電源ラインＶddおよびアースGNDを介して調整用コンピュータ１０から駆動電力が供給されている。
【００３３】
このように本実施形態に係るフラッシュＥＥＰＲＯＭ２０では、メモリセルＭＴｒに記憶されたデータを読み出す場合に、メモリセルＭＴｒの制御ゲートに印加される読み出し電圧Ｖreadを、Ｖread設定データにより外部から設定可能な読出電圧発生部３０により発生させるため、複数のフラッシュＥＥＰＲＯＭ２０の間で、メモリセルＭＴｒの半導体特性上のバラツキまたは書き換え深さのバラツキ等があっても、それぞれのフラッシュＥＥＰＲＯＭ２０の特性に応じた最適な読み出し電圧Ｖreadを設定することができる。したがって、フラッシュＥＥＰＲＯＭ２０の特性と読み出し電圧Ｖreadとの不適合を抑制して読み出したデータのデータ化けを防ぐので、フラッシュＥＥＰＲＯＭ２０の信頼性を向上することができる。また、読み出し電圧Ｖreadの設定において無駄なマージンを設ける必要がないため、特に、特許文献１に開示される「不揮発性半導体記憶装置」等のように多値メモリにおいて読み出し電圧Ｖreadの設定間隔を狭くせざるを得ない場合に、特段の効果を発揮し得る。
【００３４】
ここで、読出電圧発生部３０による読み出し電圧Ｖreadの調整方法を図４〜図６に基づいて説明する。なお、この読み出し電圧調整処理は、図１に示す調整用コンピュータ１０に接続されているフラッシュＥＥＰＲＯＭ２０に対し行われるもので、読み出し電圧調整プログラムにより実行されるものである。また、これによるフラッシュＥＥＰＲＯＭ２０の調整方法は、特許請求の範囲に記載の「不揮発性半導体記憶装置の製造方法」に相当し得るものである。なお、図４(A) には、読み出し電圧調整処理の流れを示すフローチャートが示されており、また図４(B) には、図４(A) に示すステップＳ１１１により設定される読み出し電圧Ｖreadの設定状態が図示されている。
【００３５】
図４に示すように、読み出し電圧調整処理では、まずステップＳ１０１によりデータ書込処理が行われる。この処理は、フラッシュＥＥＰＲＯＭ２０を構成するメモリセルアレイ２１の全てにメモリセルＭＴｒにデータ「１」を書き込むもので、これにより次のステップＳ１０３による最低閾値電圧Ｖthwminの測定が可能になる。なお、このステップＳ１０１は、特許請求の範囲に記載の「第１ステップ」に相当し得るものである。
【００３６】
次のステップＳ１０３では、最低閾値電圧Ｖthwmin測定処理が行われる。即ち、ステップＳ１０１によりデータ「１」を書き込んだメモリセルアレイ２１の全メモリセルＭＴｒのうちで最も低い最低閾値電圧Ｖthwminを得る処理を行う。なお、このステップＳ１０３は、特許請求の範囲に記載の「第２ステップ」に相当し得るものである。
【００３７】
具体的には、例えば、読み出し電圧を低い方から高い方に向けて徐々に変化させ、全てのメモリセルＭＴｒのデータを読み出し、全てのメモリセルＭＴｒから読み出したデータが、全て「１」として読み出されるパス判定から、全てのメモリセルＭＴｒのデータを読み出した時に、少なくとも１個以上のメモリセルＭＴｒのデータが「１」として読み出されないフェイル判定に切り替わる「パス/フェイル切替電圧」から最低閾値電圧Ｖthwminが得られる。ここで得られた最低閾値電圧Ｖthwminは、調整用コンピュータ１０のメモリ装置（情報記憶装置）に記憶される。
【００３８】
続くステップＳ１０５では、データ消去処理が行われる。この処理は、フラッシュＥＥＰＲＯＭ２０を構成するメモリセルアレイ２１の全てのメモリセルＭＴｒに書き込まれたデータ「１」を消去しデータ「０」にするもので、これにより次のステップＳ１０７による最高閾値電圧Ｖthemaxの測定が可能になる。なお、このステップＳ１０５は、特許請求の範囲に記載の「第３ステップ」に相当し得るものである。
【００３９】
次のステップＳ１０７では、最高閾値電圧Ｖthemax測定処理が行われる。即ち、ステップＳ１０５によりデータ「１」を消去したメモリセルアレイ２１の全メモリセルＭＴｒに対して、その中で最も閾値電圧の高いメモリセルＭＴｒの閾値電圧、つまり最高閾値電圧Ｖthemaxを得る処理を行う。なお、このステップＳ１０７は、特許請求の範囲に記載の「第４ステップ」に相当し得るものである。
【００４０】
具体的には、例えば、読み出し電圧を高い方から低い方に向けて徐々に変化させ、全てのメモリセルＭＴｒのデータを読み出し、全てのメモリセルＭＴｒから読み出したデータが、全て「０」として読み出されるパス判定から、全てのメモリセルＭＴｒのデータを読み出した時に、少なくとも１個以上のメモリセルＭＴｒのデータが「０」として読み出されないフェイル判定に切り替わる「パス/フェイル切替電圧」から最高閾値電圧Ｖthemaxが得られる。ここで得られた最高閾値電圧Ｖthemaxは、調整用コンピュータ１０のメモリ装置（情報記憶装置）に記憶される。
【００４１】
このようにして最低閾値電圧Ｖthwminと最高閾値電圧Ｖthemaxとを得ることができると、次にステップＳ１０９により読み出し電圧Ｖread算出処理が行われる。即ち、調整用コンピュータ１０のメモリ装置に記憶された最低閾値電圧Ｖthwminおよび最高閾値電圧Ｖthemaxに基づいて、（Ｖthwmin＋Ｖthemax）／２を演算しその結果を読み出し電圧Ｖreadとする。これにより、書き込み側の閾値電圧Ｖthwと消去側の閾値電圧Ｖtheとで読み出し電圧Ｖreadのマージンを均等に得ることができるため、読み出し電圧Ｖreadを最適な値として設定することが可能となる。なお、このステップＳ１０９は、特許請求の範囲に記載の「第５ステップ」に相当し得るものである。
【００４２】
続くステップＳ１１１では、読み出し電圧Ｖread設定処理が行われる。即ち、ステップＳ１０９により算出した読み出し電圧Ｖreadを２値（ディジタル値）に変換した後、前述したＶread設定データ（Ｄ(1)，Ｄ(2)，…Ｄ(n-1)，Ｄ(n)）として読出電圧発生部３０の設定データ保持部３４に記憶し得る形式にデータ変換する処理を行う。そして、データ変換されたＶread設定データを調整用コンピュータ１０からフラッシュＥＥＰＲＯＭ２０に転送することで、それを受けたフラッシュＥＥＰＲＯＭ２０の読出電圧発生部３０では、前述したように、Ｖread設定データに応じた読み出し電圧Ｖreadを電圧発生部３２により発生可能にする。なお、このステップＳ１１１も、特許請求の範囲に記載の「第５ステップ」に相当し得るものである。
【００４３】
このように本実施形態に係る調整用コンピュータ１０では、読み出し電圧調整プログラムにより読み出し電圧調整処理を実行するので、この調整用コンピュータ１０に接続されたフラッシュＥＥＰＲＯＭ２０の読出電圧発生部３０に対して、個々のフラッシュＥＥＰＲＯＭ２０ごとに最適な読み出し電圧Ｖreadを設定することができる。これにより、例えば、フラッシュＥＥＰＲＯＭ２０の間で、メモリセルＭＴｒの半導体特性上のバラツキまたは書き換え深さのバラツキ等があっても、それぞれのフラッシュＥＥＰＲＯＭ２０の特性に応じた最適な読み出し電圧Ｖreadを設定することができる。したがって、フラッシュＥＥＰＲＯＭ２０の特性と読み出し電圧Ｖreadとの不適合を抑制して読み出したデータのデータ化けを防ぐので、フラッシュＥＥＰＲＯＭ２０の信頼性を向上することができる。また、読み出し電圧Ｖreadの設定において無駄なマージンを設ける必要がないため、特に、特許文献１に開示される「不揮発性半導体記憶装置」等のように多値メモリにおいて読み出し電圧Ｖreadの設定間隔を狭くせざるを得ない場合に、特段の効果を発揮し得る。
【００４４】
なお、読出電圧発生部３０による読み出し電圧Ｖreadの調整方法として、例えば、図５(A) に示すように、ステップＳ１０１とステップＳ１０３との間に、高温放置処理（Ｓ２０１）を介在させても良い。即ち、図６に示すように、フラッシュＥＥＰＲＯＭ２０の使用温度Ｔ０に対する保証寿命τ０は、高温放置温度Ｔ１に対する放置時間τ１との関係として置き換えることができるので、フラッシュＥＥＰＲＯＭ２０の使用環境における電荷保持劣化、つまりリンテンション劣化を高温環境下においては短期間に得ることが可能となる。
【００４５】
そこで、例えば、フラッシュＥＥＰＲＯＭ２０を２００℃の高温環境下に２０時間放置する処理をステップＳ２０１として、ステップＳ１０１によるデータ書込処理の後、ステップＳ１０３による最低閾値電圧Ｖthwmin測定処理前に置く。これにより、高温放置後のフラッシュＥＥＰＲＯＭ２０について最低閾値電圧Ｖthwminを測定することで、図５(B) に示すように、リテンション劣化による最低閾値電圧Ｖthwminの低下分を見込んだ最低閾値電圧Ｖthwmin’を得ることが可能となる。
【００４６】
そして、ステップＳ１０９による読み出し電圧Ｖread算出処理では、（Ｖthwmin’＋Ｖthemax）／２を演算しその結果を読み出し電圧Ｖread’とするので、経時変化によるリテンション劣化をも考慮した読み出し電圧Ｖread’を読出電圧発生部３０に設定することが可能となる。したがって、経年変化後の読み出し電圧Ｖread’を設定できるので、フラッシュＥＥＰＲＯＭ２０の信頼性を一層向上することができる。
【００４７】
なお、このステップＳ２０１は、特許請求の範囲に記載の「第１’ステップ」に相当し得るものである。また、図５(A) において、ステップＳ１０１、Ｓ１０３、Ｓ１０５、Ｓ１０７、Ｓ１０９、Ｓ１１１については、図４(A) に示す各処理と処理内容に変更はないので、実質的に同一の処理であるとして、同一符号を付している。
【００４８】
このようにステップＳ１０１とステップＳ１０３との間にステップＳ２０１を介在させることで、経時変化を考慮した信頼性マージンを設定することが可能になるが、このような信頼性マージンの設定は、温度ストレスによるメモリセルトランジスタＭＴｒの電荷保持だけに限られることはなく、例えば、メモリセルＭＴｒが、市場において実際に読み出しや書き込み、または消去などの各動作で被られる電圧ストレスに対して、その保証寿命に相当する電圧ストレスを、加速的に加える処理をステップＳ２０１に代えて、ステップＳ１０１とステップＳ１０３との間に介在させることで、温度ストレスによる劣化を考慮した信頼性マージンの設定と同様に、電圧ストレスによる劣化に対する信頼性マージンを設定することができる。
【００４９】
なお、一般的にリテンション劣化は、メモリセルＭＴｒの半導体素子の構造上、データを書き込んだ場合（データ「１」）において大きく、データを消去したメモリセル（データ「０」）の場合にはほとんど劣化は無いことから、上記実施例では、ステップＳ２０１をステップＳ１０１のデータ書き込み処理後に実施しているが、もし、データを消去したメモリセル（データ「０」）の方がリテンション劣化、または電圧ストレスによる劣化が大きい場合には、ステップＳ１０５のデータ消去処理の後にステップＳ２０１の高温放置処理（または電圧ストレス印加処理）を設定し、ステップ１０５とステップＳ１０７との間にステップＳ２０１を介在させても同様の効果が得られる。
【００５０】
また、今回は一例として、メモリセルの閾値電圧を高くする動作をデータの記憶（書き込み）とし、メモリセルの閾値電圧を低くする動作をデータの消去として説明しているが、メモリセルの閾値電圧を高くする動作をデータの消去とし、メモリの閾値電圧を低くする動作をデータの記憶（書き込み）と定義される場合でも、以上説明した実施例において、説明上の言葉を換えるだけで、同様な考え方で、同様な作用および効果を得ることができる。
【００５１】
また、データ書き込み、データ消去、高温放置処理というのは、通常のメモリ検査工程で実施される工程なので、本実施例についてもメモリの検査工程を利用することで、新たな工程の増加を最小限に抑えることが可能である。
【００５２】
以上説明した実施形態では、不揮発性半導体記憶装置の例としてフラッシュＥＥＰＲＯＭ２０の例を挙げて説明したが、本発明はこれに限られることはなく、例えば、ＥＰＲＯＭ（Erasable and Programmable Read Only Memory）、ワンタイムＰＲＯＭにも適用することができ、上述と同様の作用および効果を得ることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係るフラッシュＥＥＰＲＯＭの構成例およびその製造過程において使用される調整用コンピュータとの接続関係を示すブロック図である。
【図２】本実施形態に係るフラッシュＥＥＰＲＯＭのメモリセルの構成例を示す回路図である。
【図３】本実施形態に係るフラッシュＥＥＰＲＯＭの電圧発生部の構成例を示す回路図である。
【図４】図４(A) は、本実施形態に係るフラッシュＥＥＰＲＯＭの読み出し電圧Ｖreadの設定を可能にする読み出し電圧調整処理の流れを示すフローチャートで、図４(B) は、図４(A) に示すステップＳ１１１により設定される読み出し電圧Ｖreadの設定状態を示す説明図である。
【図５】図５(A) は、本発明の他の本実施形態に係るフラッシュＥＥＰＲＯＭの読み出し電圧Ｖread’の設定を可能にする読み出し電圧調整処理の流れを示すフローチャートで、図５(B) は、図５(A) に示すステップＳ１１１により設定される読み出し電圧Ｖread’の設定状態を示す説明図である。
【図６】フラッシュＥＥＰＲＯＭにおける電荷保持寿命の温度依存特性を示す特性図で、縦軸を経過時間（ｔ）、横軸を温度の逆数（１／Ｔ）に設定したものである。
【図７】従来のフラッシュＥＥＰＲＯＭにおけるメモリセルの閾値電圧の分布に対する読み出し電圧Ｖreadの設定状態を示す説明図である。
【符号の説明】
【００５４】
１０…調整用コンピュータ
２０…フラッシュＥＥＰＲＯＭ（不揮発性半導体記憶装置）
２１…メモリセルアレイ
２２…メモリセル
２３α、２３β、２３γ…ワード線駆動回路
２４ａ、２４ｂ、２４ｃ…ビット線駆動回路
２５…センスアンプ
２６…消去回路
２７…行デコーダ
２８…列デコーダ
２９…書き込み回路
３０…読出電圧発生部
３２…電圧発生部
３４…設定データ保持部
ＣＧ…制御ゲート
ＳＥＬ1 、ＳＥＬ2 、ＳＥＬ(n-1)、ＳＥＬn …セレクタ
Ｖread…読み出し電圧
Ｖthwmin…最低閾値電圧（最低閾値）
Ｖthemax…最高閾値電圧（最高閾値）
ＢＴｒ…ビット選択トランジスタ
ＢＬａ、ＢＬｂ、ＢＬｃ…ビット線
ＣＤａ、ＣＤｂ、ＣＤｃ…列デコード信号
ＭＴｒ…メモリセル
ＲＤα、ＲＤβ、ＲＤγ…行デコード信号
ＷＬα、ＷＬβ、ＷＬγ…ワード線
Ｓ１０１（第１ステップ）、Ｓ１０３（第２ステップ）、Ｓ１０５（第３ステップ）、Ｓ１０７（第４ステップ）、Ｓ１０９（第５ステップ）、Ｓ１１１（第５ステップ）、Ｓ２０１（第１’ステップ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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