(57)【要約】【課題】  所定の値を超えた内部電圧レベルを迅速に降下させることができる半導体記憶素子における内部電圧発生器及び及び内部電圧の精密制御方法を提供すること。【解決手段】  外部電源からの電圧の印加によって所定のレベルを有する基準電圧ＶＲＥＦ＿ＢＡＳＥを出力する基準電圧発生部３１０と、基準電圧発生部３１０からの基準電圧を入力され、電圧レベルをシフトした内部基準電圧を出力するレベルシフタ３２０と、内部基準電圧を用いて、アクティブ動作の際、内部電圧を出力するアクティブドライバ（アナログ駆動部３３０、ＣＭＯＳ駆動部３４０）と、内部基準電圧を用いて、動作状態に関係なく内部電圧を出力するスタンバイドライバ３５０と、リリースパルス信号発生器から出力されるリリースパルス信号を用いて、内部電圧を強制的に接地して放電させる強制放電部３６０とを備える。【選択図】    図３
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【特許請求の範囲】
【請求項１】
半導体記憶素子の内部電圧発生器であって、
外部電源からの電圧の印加によって所定のレベルを有する基準電圧を出力する基準電圧発生部と、
該基準電圧発生部から出力される基準電圧を入力され、電圧レベルをシフトした内部基準電圧を出力するレベルシフタと、
前記内部基準電圧を用いて、アクティブ動作の際、内部電圧を出力するアクティブドライバと、
前記内部基準電圧を用いて、動作状態に関係なく前記内部電圧を出力するスタンバイドライバと、
リリースパルス信号発生器から出力されるリリースパルス信号を用いて、前記内部電圧を強制的に接地して放電させる強制放電部と
を備えることを特徴とする内部電圧発生器。
【請求項２】
前記内部電圧の電位の増大に応じて、前記リリースパルス信号の幅を変化させることを特徴とする請求項１に記載の内部電圧発生器。
【請求項３】
前記リリースパルス信号発生器が、
第１基準値、及び該第１基準値よりも小さい第２基準値を用いて、第１及び第２パルスイネーブル信号を生成するパルスイネーブル発生部と、
前記第１及び第２パルスイネーブル信号を用いて、拡幅及び狭幅パルス信号を発生するフラグ信号発生部と、
前記拡幅及び狭幅パルス信号を用いて、前記リリースパルス信号を発生するリリースパルス信号発生部と
を備えることを特徴とする請求項２に記載の内部電圧発生器。
【請求項４】
前記パルスイネーブル発生部が、
入力される前記第１基準値及び前記内部電圧を比較する第１比較器と、
アクティブイネーブルパルス信号によって制御され、前記第１比較器の出力を伝達する第１伝達ゲートと、
入力される前記第２基準値及び前記内部電圧比較する第２比較器と、
前記アクティブイネーブルパルス信号によって制御され、前記第２比較器の出力を伝達する第２伝達ゲートと
を備えることを特徴とする請求項３に記載の内部電圧発生器。
【請求項５】
前記フラグ信号発生部が、
前記内部電圧が前記第１基準値を超える場合、前記拡幅パルス信号を出力し、
前記内部電圧が前記第１基準値及び第２基準値の間にある場合、前記狭幅パルス信号を出力することを特徴とする請求項３に記載の内部電圧発生器。
【請求項６】
前記フラグ信号発生部が、
前記第１及び第２パルスイネーブル信号が入力される第１ＡＮＤゲートと、
前記第１パルスイネーブル信号の反転信号及び前記第２パルスイネーブル信号が入力される第２ＡＮＤゲートと
を備えることを特徴とする請求項４に記載の内部電圧発生器。
【請求項７】
前記リリースパルス信号発生部が、
前記アクティブイネーブルパルス信号を反転させる第１インバータと、
前記第１インバータの出力を所定時間遅延させる第１遅延部と、
前記第１遅延部の出力を反転させる第２インバータと、
前記第１インバータ及び前記第２インバータの出力が入力される第３ＡＮＤゲートと、
前記第２ＡＮＤゲート及び前記第３ＡＮＤゲートの出力が入力される第４ＡＮＤゲートと、
前記第１遅延部の遅延時間と相異なる遅延時間の間、前記第１インバータの出力を遅延させる第２遅延部と、
前記第２遅延部の出力を反転させる第３インバータと、
前記第１インバータ及び前記第３インバータの出力が入力される第５ＡＮＤゲートと、
前記第１ＡＮＤゲート及び前記第５ＡＮＤゲートの出力が入力される第６ＡＮＤゲートと、
前記第４ＡＮＤゲート及び前記６ＡＮＤゲートの出力が入力されるＮＯＲゲートと
を備えることを特徴とする請求項６に記載の内部電圧発生器。
【請求項８】
前記内部電圧の電位の増大に応じて、前記強制放電部内のターンオンされるスイッチの数を変化させることを特徴とする請求項１に記載の内部電圧発生器。
【請求項９】
前記強制放電部内の複数のスイッチが、同じ大きさであることを特徴とする請求項８に記載の内部電圧発生器。
【請求項１０】
前記リリースパルス信号発生器が、
第１基準値、及び該第１基準値よりも小さい第２基準値を用いて、第１及び第２パルスイネーブル信号を生成するパルスイネーブル発生部と、
前記第１及び第２パルスイネーブル信号を用いて、拡幅及び狭幅パルス信号を発生するフラグ信号発生部と、
前記拡幅及び狭幅パルス信号を用いて、前記第１及び第２リリースパルス信号を生成するリリースパルス信号発生部と
を備えることを特徴とする請求項９に記載の内部電圧発生器。
【請求項１１】
前記内部電圧の電位が前記第１基準値よりも大きい場合、前記第１リリースパルス信号を前記強制放電部内の複数の前記スイッチに印加し、
前記内部電圧の電位が前記第１基準値及び第２基準値の間にある場合、前記第２リリースパルス信号をいずれかの１つの前記スイッチに印加することを特徴とする請求項１０に記載の内部電圧発生器。
【請求項１２】
前記内部電圧の電位の増大に応じて、前記強制放電部内の複数のスイッチのうち、いずれかが選択的にターンオンされることを特徴とする請求項１に記載の内部電圧発生器。
【請求項１３】
前記強制放電部内の複数の前記スイッチが、大きさが相異なることを特徴とする請求項１２に記載の内部電圧発生器。
【請求項１４】
前記リリースパルス信号発生器が、
第１基準値、及び該第１基準値よりも小さい第２基準値を用いて、第１及び第２パルスイネーブル信号を生成するパルスイネーブル発生部と、
前記第１及び第２パルスイネーブル信号を用いて、拡幅及び狭幅パルス信号を生成するフラグ信号発生部と、
前記拡幅及び狭幅パルス信号を用いて、第１及び第２リリースパルス信号を生成するリリースパルス信号発生部と
を備えることを特徴とする請求項１３に記載の内部電圧発生器。
【請求項１５】
前記リリースパルス信号発生部が、
前記アクティブイネーブルパルス信号を反転させる第１インバータと、
該第１インバータの出力を所定時間遅延させる第１遅延部と、
該第１遅延部の出力を反転させる第２インバータと、
前記第１及び第２インバータの出力が入力される第１ＡＮＤゲートと、
該第１ＡＮＤゲートの出力及び前記狭幅パルス信号を入力とする第２ＡＮＤゲートと、
前記第１ＡＮＤゲートの出力及び前記拡幅パルス信号を入力とする第３ＡＮＤゲートと
を備えることを特徴とする請求項１４に記載の内部電圧発生器。
【請求項１６】
半導体記憶素子における内部電圧の精密制御方法であって、
外部電源からの電圧の印加によって、所定のレベルを有する基準電圧を出力する第１ステップと、
前記基準電圧を入力され、電圧レベルをシフトした内部基準電圧を出力する第２ステップと、
前記内部基準電圧を用いて、アクティブ動作の際、内部電圧を出力する第３ステップと、
前記内部基準電圧を用いて、動作状態に関係なく前記内部電圧を出力する第４ステップと、
前記半導体記憶素子をアクティブにするためのアクティブイネーブルパルス信号が非アクティブになるときに、リリースパルス信号発生器から出力されるリリースパルス信号を用いて、前記内部電圧を強制的に放電させる第５ステップと
を含むことを特徴とする内部電圧の精密制御方法。
【請求項１７】
前記内部電圧の電位の増大に応じて、前記リリースパルス信号の幅を変化させることを特徴とする請求項１６に記載の内部電圧の精密制御方法。
【請求項１８】
前記内部電圧の電位の増大に応じて、前記リリースパルス信号によりターンオンされるスイッチの数を変化させることを特徴とする請求項１６に記載の内部電圧の精密制御方法。
【請求項１９】
複数の前記スイッチが同じ大きさであることを特徴とする請求項１８に記載の内部電圧の精密制御方法。
【請求項２０】
前記内部電圧の電位の増大に応じて、前記リリースパルス信号によりいずれかのスイッチが選択的にターンオンされることを特徴とする請求項１６に記載の内部電圧の精密制御方法。
【請求項２１】
複数の前記スイッチが相異なる大きさであることを特徴とする請求項２０に記載の内部電圧の精密制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子、特に、外部電源から供給される電圧を用いて半導体記憶素子の内部で用いる内部電圧を生成する内部電圧発生器及び内部電圧の精密制御方法に関する。
【背景技術】
【０００２】
一般に、内部電圧発生器は、電圧の安定供給及び電力消費が低減できる長所があり、半導体記憶装置に限らずＶＬＳＩチップなど広く活用されている。
【０００３】
ところが、従来の技術に係る内部電圧発生器では、その出力電圧のレベルを調整することが容易でない。以下に図面を参照して従来の技術の内部電圧発生器が持っている問題点について述べる。
【０００４】
図１Ａは、従来の技術に係る内部電圧発生器を示す回路図であり、図１Ｂは、従来の技術に係る内部電圧発生器に関連する電圧を示すグラフである。
【０００５】
従来の技術に係る内部電圧発生器は、所定のレベルを有する基準電圧ＶＲＥＦ＿ＢＡＳＥを出力する基準電圧発生部１１０と、基準電圧発生部１１０から出力される基準電圧ＶＲＥＦ＿ＢＡＳＥを印加されて、電圧レベルがシフトされた内部基準電圧ＶＲＥＦ＿ＩＮＴを出力するレベルシフタ１２０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、アナログ回路に内部電圧ＶＩＮＴを提供するアナログ駆動部１３０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、ＣＭＯＳ回路に内部電圧ＶＩＮＴを提供するＣＭＯＳ駆動部１４０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、スタンバイ内部電圧ＶＩＮＴを提供するスタンバイ駆動部１５０とを備える。
【０００６】
具体的に、基準電圧発生部１１０は、印加される外部電圧のレベルが上昇して所定の電圧レベルに到達すると、基準電圧を出力する（図１Ｂの出力電圧のグラフ参照）。ここで、基準電圧発生器１１０としては、バンドギャップ（Ｂａｎｄ  ｇａｐ）基準電圧発生器、ワイドラー（Ｗｉｄｌａｒ）基準電圧発生器などが広く用いられる。
【０００７】
レベルシフタ１２０は、フィードバック動作によって、レベルシフタ１２０内の差動比較器に入力される基準電圧ＶＲＥＦ＿ＢＡＳＥと抵抗電圧ＶＲとを同じ値に維持する。レベルシフタ１２０から出力される内部基準電圧ＶＲＥＦ＿ＩＮＴの電位は、抵抗Ｒ１及びＲ２の抵抗比によって決定される。すなわち、抵抗Ｒ２に流れる電流は、Ｉ＝ＶＲ／Ｒ２であり、内部基準電圧ＶＲＥＦ＿ＩＮＴは、ＶＲＥＦ＿ＩＮＴ＝ＶＲ（１＋Ｒ１／Ｒ２）となる。一方、レベルシフタ１２０内のバイアス電圧ＶＢＩＡＳは、差動増幅器が動作できるように印加される一定の大きさの電圧である。
【０００８】
レベルシフタ１２０の次の段には、内部電圧ＶＩＮＴを提供する複数の駆動部（１３０、１４０、１５０）が並列に結合される。各々の駆動部では、内部基準電圧ＶＲＥＦ＿ＩＮＴと内部電圧ＶＩＮＴとを比較して、内部電圧ＶＩＮＴの電位が内部基準電圧ＶＲＥＦ＿ＩＮＴの電位以下に下降すれば、各々の備える比較器の出力によってＰＭＯＳトランジスタがターンオンされ、外部電圧ＶＤＤから電流を供給されて内部電圧ＶＩＮＴの電位が上昇する。逆に、内部電圧ＶＩＮＴの電位が内部基準電圧ＶＲＥＦ＿ＩＮＴの電位以上に上昇すれば、比較器の出力によってＰＭＯＳトランジスタがターンオフされ、内部電圧ＶＩＮＴの電位はそれ以上上昇しない。ここで、アナログ駆動部１３０とＣＭＯＳ駆動部１４０とは、半導体記憶素子がアクティブになった状態で動作する、多量の電流を供給するための大容量のアクティブドライバであり、スタンバイ駆動部１５０は、半導体記憶素子の動作状態に関係なく内部電圧を常に出力する小容量のスタンバイドライバである。
【０００９】
半導体記憶素子に電圧が印加される初期動作の際、スタンバイ駆動部１５０だけが動作し、アクティブドライバ（アナログ駆動部１３０、ＣＭＯＳ駆動部１４０など）は動作しない。すなわち、アクティブドライバは、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮによりアクティブになるが、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮは、半導体記憶素子がアクティブモードである時、「Ｈ（ハイ）」状態になるパルス信号である。具体的には、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮは、半導体記憶素子の［アクティブ信号ＡＣＴが生成される時からプリチャージ信号Ｐｒｅｃｈａｒｇｅが生成される時までの区間］＋［タイミングマージンｔｉｍｉｎｇ  ｍａｒｇｉｎ］の間「Ｈ」状態に維持されるパルス信号である。このように、アクティブドライバをＡＣＴ＿ＥＮがＨである区間の間でだけ動作させる理由は、アクティブドライバに流れるスタンバイ電流を遮断させるためである。一方、アクティブドライバがアクティブイネーブルパルス信号によりアクティブになる構成は、これは当業者にとって公知であるので、図示を省略する。
【００１０】
一方、アクティブドライバのうち、アナログ駆動部１３０とＣＭＯＳ駆動部１４０との違いは、内部電圧ＶＩＮＴの電位が内部基準電圧ＶＲＥＦ＿ＩＮＴの電位よりも低くなれば、ＣＭＯＳ駆動部１４０のＰＭＯＳトランジスタが完全にターンオンされるという点である。
【００１１】
すなわち、ＣＭＯＳ駆動部１４０内のＰＭＯＳトランジスタのゲートは、外部電圧ＶＤＤ又は接地電圧ＧＮＤの電位を有する。このようなＣＭＯＳ駆動部１４０は、比較的小さいＰＭＯＳトランジスタを使用しながらも電圧ドライバ回路の駆動力を極大化し得るため、多く活用されている。
【００１２】
また、スタンバイ駆動部１５０とアクティブドライバとは、ＰＭＯＳトランジスタの大きさ、応答速度などで違いがあるが、通常スタンバイ駆動部１５０には数μＡ程度の電流を流す放電用トランジスタが用いられる。これは、内部電圧ＶＩＮＴによる安定した回路動作と内部電圧ＶＩＮＴの電位を安定的に維持するために必要である。
【００１３】
図２は、従来の技術に係る内部電圧発生器に現れる内部電圧ＶＩＮＴの生成を示すタイミング図である。
【００１４】
半導体記憶素子がアクティブ状態ＡＣＴになれば、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮが「Ｈ」状態となるので、アクティブドライバがアクティブになる。内部電圧ＶＩＮＴを利用する回路が動作するにつれて、内部電圧ＶＩＮＴの電位が下降し、その後、アクティブドライバが動作して電流が外部電圧ＶＤＤから供給されて、内部電圧ＶＩＮＴの電位が上昇する。この時、内部電圧ＶＩＮＴの電位が内部基準電圧ＶＲＥＦ＿ＩＮＴの電位よりも上昇すれば、アクティブドライバ内の比較器が「Ｈ」状態を表す電圧値を出力しＰＭＯＳトランジスタがターンオフされ、内部電圧の電位はそれ以上上昇しない。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、比較器が、内部電圧ＶＩＮＴの電位が内部基準電圧ＶＲＥＦ＿ＩＮＴの電位より上昇したことを感知して「Ｈ」状態を表す電圧値を出力するのに所定の時間がかかるので、内部電圧ＶＩＮＴの電位は、内部基準電圧ＶＲＥＦ＿ＩＮＴよりも少し高い値（図２にＸで示す）まで上昇する。
【００１６】
ところが、実際には内部電圧ＶＩＮＴを最大に使用する場合を基準としてＰＭＯＳトランジスタの大きさを決定するため、内部電圧ＶＩＮＴの使用が比較的少ない場合には、過度なＰＭＯＳトランジスタの大きさによって、超過供給された電圧の値Ｘがさらに大きくなる。このように超過供給された電圧は、大部分がスタンバイ駆動部１５０内の放電用トランジスタを介して放電され、一部は漏れ電流となって内部電圧ＶＩＮＴの電位を徐々に下げる。しかし、動作の種類によって内部電圧ＶＩＮＴの使用量に対する変動が大きい場合、又は、アクティブドライバの応答速度が遅い場合、超過供給された電圧の量はより一層大きくなり、これをスタンバイ駆動部１５０内の放電用トランジスタだけによって、上昇された内部電圧の電位を下降させるには長時間を必要とするという問題がある。
【００１７】
本発明は、上述した従来の問題点を解決するためになされたものであって、その目的は、スタンバイドライバ内に位置する放電用トランジスタより大きい容量の放電用トランジスタを適切に制御し、超過供給された内部電圧の電位を迅速に下降させることができる半導体記憶素子の内部電圧発生器を提供することである。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明に係る内部電圧発生器は、半導体記憶素子の内部電圧発生器であって、外部電源からの電圧の印加によって所定のレベルを有する基準電圧を出力する基準電圧発生部と、該基準電圧発生部から出力される基準電圧を入力され、電圧レベルをシフトした内部基準電圧を出力するレベルシフタと、前記内部基準電圧を用いて、アクティブ動作の際、内部電圧を出力するアクティブドライバと、前記内部基準電圧を用いて、動作状態に関係なく前記内部電圧を出力するスタンバイドライバと、リリースパルス信号発生器から出力されるリリースパルス信号を用いて、前記内部電圧を強制的に接地して放電させる強制放電部とを備えることを特徴としている。
【００１９】
好ましくは、前記内部電圧の電位の増大に応じて、前記リリースパルス信号の幅を変化させる。
【００２０】
好ましくは、第１基準値、及び該第１基準値よりも小さい第２基準値を用いて、第１及び第２パルスイネーブル信号を生成するパルスイネーブル発生部と、前記第１及び第２パルスイネーブル信号を用いて、拡幅及び狭幅パルス信号を発生するフラグ信号発生部と、前記拡幅及び狭幅パルス信号を用いて、前記リリースパルス信号を発生するリリースパルス信号発生部とを備える。
【００２１】
好ましくは、前記フラグ信号発生部が、入力される前記第１基準値及び前記内部電圧を比較する第１比較器と、
アクティブイネーブルパルス信号によって制御され、前記第１比較器の出力を伝達する第１伝達ゲートと、入力される前記第２基準値及び前記内部電圧比較する第２比較器と、前記アクティブイネーブルパルス信号によって制御され、前記第２比較器の出力を伝達する第２伝達ゲートとを備えている。
【００２２】
好ましくは、前記内部電圧の電位の増大に応じて、前記強制放電部内のターンオンされるスイッチの数を変化させる。
【００２３】
好ましくは、前記強制放電部内の複数のスイッチが、同じ大きさである。
【００２４】
好ましくは、前記内部電圧の電位の増大に応じて、前記強制放電部内の複数のスイッチのうち、いずれかが選択的にターンオンされる。
【００２５】
好ましくは、前記強制放電部内の複数の前記スイッチが、大きさが相異なることを特徴とする。
【００２６】
また、本発明に係る内部電圧の精密制御方法は、半導体記憶素子における内部電圧の精密制御方法であって、外部電源からの電圧の印加によって、所定のレベルを有する基準電圧を出力する第１ステップと、前記基準電圧を入力され、電圧レベルをシフトした内部基準電圧を出力する第２ステップと、前記内部基準電圧を用いて、アクティブ動作の際、内部電圧を出力する第３ステップと、
前記内部基準電圧を用いて、動作状態に関係なく前記内部電圧を出力する第４ステップと、前記半導体記憶素子をアクティブにするためのアクティブイネーブルパルス信号が非アクティブになるときに、リリースパルス信号発生器から出力されるリリースパルス信号を用いて、前記内部電圧を強制的に放電させる第５ステップとを含む。
【００２７】
好ましくは、前記内部電圧の電位の増大に応じて、前記リリースパルス信号の幅を変化させる。
【００２８】
好ましくは、前記内部電圧の電位の増大に応じて、前記リリースパルス信号によりターンオンされるスイッチの数を変化させる。
【発明の効果】
【００２９】
本発明によれば、半導体記憶素子において、所定の値を超えた内部電圧を速かに接地し、放電させることができる。これにより、内部電圧の電位を正確に所定の値に維持することのできる。
【００３０】
また、本発明によれば、アクティブ区間では強制放電動作を行なわないため、アクティブ状態で正常なアクティブドライバの機能を阻害する危険性がない。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照しながら本発明の最も好ましい実施の形態を詳細に説明する。
【００３２】
図３は、本発明の第１の実施の形態に係る半導体記憶素子の内部電圧発生器を示すブロック図である。
【００３３】
本実施の形態に係る内部電圧発生器は、図１に示した従来の技術の内部電圧発生器と大部分の構成が同じであり、各々の駆動部から出力される内部電圧をリリースパルス信号ＲＬ＿ＥＮを利用して放電させるための強制放電部３６０を追加している点が異なる。即ち、本実施の形態に係る内部電圧発生器は、所定のレベルを有する基準電圧ＶＲＥＦ＿ＢＡＳＥを出力する基準電圧発生部３１０と、基準電圧発生部３１０から出力される基準電圧ＶＲＥＦ＿ＢＡＳＥを印加され、電圧レベルがシフトされた内部基準電圧ＶＲＥＦ＿ＩＮＴを出力するレベルシフタ３２０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、アナログ回路に内部電圧ＶＩＮＴを提供するアナログ駆動部３３０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、ＣＭＯＳ回路に内部電圧ＶＩＮＴを提供するＣＭＯＳ駆動部３４０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、内部電圧ＶＩＮＴを提供するスタンバイ駆動部３５０と、アナログ駆動部３３０、ＣＭＯＳ駆動部３４０及びスタンバイ駆動部３５０から出力される内部電圧ＶＩＮＴを接地させるための強制放電部３６０とを備える。
【００３４】
本実施の形態に係る強制放電部３６０に制御信号として印加されるリリースパルス信号ＲＬ＿ＥＮの幅は種々に調節され、以下、これについて詳細に説明する。
【００３５】
図４Ａは、本発明の実施の形態によって超過供給電圧の大きさを判断するために必要な基準値を示すグラフである。
【００３６】
内部基準電圧ＶＲＥＦ＿ＩＮＴは、内部電圧ＶＩＮＴの目標値に該当する電圧である。
【００３７】
そして、第１基準値ＶＲ＿１及び第２基準値ＶＲ＿２は、内部電圧が内部基準電圧ＶＲＥＦ＿ＩＮＴに比べて、超過供給された電圧の大きさを３区域に区分するための基準電圧の電位である。一方、本実施の形態では、２つの基準値ＶＲ＿１、ＶＲ＿２だけを提示しているが、３つあるいはその以上に細分化することができることは当業者にとって自明な事項である。そして、このような基準値を基準電圧発生器とレベルシフタとを応用して生成することができることは、当業者にとって自明な事項に過ぎないので、詳細な説明は省略する。
【００３８】
ここで、内部電圧ＶＩＮＴが内部基準電圧よりどのくらい超過しているかに関する判断は、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮが「Ｌ（ローレベル）」状態に遷移する時点で行われる。
【００３９】
図４Ｂは、本実施の形態に係るリリースパルス信号ＲＬ＿ＥＮ及び内部電圧ＶＩＮＴのタイミング図である。
【００４０】
本実施の形態によれば、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮが「Ｌ」状態に遷移する時点からリリースパルス信号ＲＬ＿ＥＮ（Ｒｅｌｅａｓｅ  Ｅｎａｂｌｅ）が生成される。リリースパルス信号ＲＬ＿ＥＮは、スタンバイ駆動部３５０内の放電用トランジスタよりも大きく形成された強制放電部３６０内の放電用トランジスタのゲート端子に印加され、内部電圧を放電させる。一方、本発明がここに記載した範囲に制限されるのではないが、一実施の形態によれば、リリースパルス信号ＲＬ＿ＥＮの幅ＰＷＲＬ＿ＥＮは、一定ではなく内部電圧ＶＩＮＴに超過供給された電圧の大きさによって変化するようにすることが好ましい。すなわち、超過供給された電圧が大きければ、リリースパルス信号幅ＰＷＲＬ＿ＥＮを大きくし、超過供給された電圧が小さければ、リリースパルス信号幅ＰＷＲＬ＿ＥＮを小さくすることが好ましい。
【００４１】
図５は、本実施の形態に係るリリースパルス信号発生器を示すブロック図である。
【００４２】
リリースパルス信号発生器は、第１及び第２基準値を利用して第１及び第２パルスイネーブル信号Ｐｕｌｓｅ＿ＥＮ１、Ｐｕｌｓｅ＿ＥＮ２を生成するパルスイネーブル発生部５１０と、第１及び第２パルスイネーブル信号Ｐｕｌｓｅ＿ＥＮ１、Ｐｕｌｓｅ＿ＥＮ２を利用して拡幅パルス信号ＷＰ及び狭幅パルス信号ＳＰを生成するフラグ信号発生部５２０と、拡幅及び狭幅パルス信号ＷＰ、ＳＰを利用してリリースパルス信号ＲＬ＿ＥＮを生成するリリースパルス信号発生部５３０とを備える。
【００４３】
図６は、図５に示したパルスイネーブル発生部５１０の一例を示す回路図である。
【００４４】
パルスイネーブル発生部５１０の一例の回路は、内部電圧ＶＩＮＴと第１基準値ＶＲ＿１又は第２基準値ＶＲ＿２とを比較することによって、第１パルスイネーブル信号Ｐｕｌｓｅ＿ＥＮ１又は第２パルスイネーブル信号Ｐｕｌｓｅ＿ＥＮ２の状態を決定する。ここで、内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１よりも大きい場合、第１パルスイネーブル信号Ｐｕｌｓｅ＿ＥＮ１が「Ｈ」状態になる。この場合、第２基準値ＶＲ＿２は、第１基準値ＶＲ＿１より低い電位であるから、第２パルスイネーブル信号Ｐｕｌｓｅ＿ＥＮ２も同様に「Ｈ」状態になる。
【００４５】
第１及び第２比較器６１０、６２０は、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮが「Ｈ」状態である場合にのみ動作するようにし、電力消費を最小化することが好ましい。すなわち、第１及び第２比較器６１０、６２０内でアクティブイネーブルパルス信号ＡＣＴ＿ＥＮによって制御される伝達ゲートは、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮが「Ｌ」状態となる時にターンオフされて、第１及び第２比較器６１０、６２０の比較結果が第１及び第２パルスイネーブル信号Ｐｕｌｓｅ＿ＥＮにそれ以上影響を及ぼさないようにラッチして用いられ得る。もちろん、このような回路構成は、多様な実施の形態の一つに過ぎないということは、当業者にとって自明である。別の実施の形態において、内部電圧ＶＩＮＴの電位と比較対象基準値をさらに細分化する場合、これに対応する数の比較器が必要であるということは当業者にとって自明な事項であるから、詳細な説明は省略する。
【００４６】
図７は、図５に示したフラグ信号発生部５２０の一例を示す回路図である。
【００４７】
フラグ信号発生部５２０は、第１及び第２パルスイネーブル信号Ｐｕｌｓｅ＿ＥＮ１、Ｐｕｌｓｅ＿ＥＮ２を利用して拡幅信号ＷＰ及び狭幅パルス信号ＳＰを発生する。
【００４８】
即ち、フラグ信号発生部５２０は、内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１より大きければ、拡幅パルス信号ＷＰを生成する。内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１と第２基準値ＶＲ＿２との間であれば、狭幅パルス信号ＳＰを生成する。最後に、内部電圧ＶＩＮＴの電位が第２基準値ＶＲ＿２より低ければ、内部電圧ＶＩＮＴの超過供給電圧が小さくて敢えて内部電圧ＶＩＮＴを接地して放電させる必要がないため、拡幅及び狭幅パルス信号ＷＰ、ＳＰ、両方とも「Ｌ」状態になる。
【００４９】
表１に、上記した内部電圧ＶＩＮＴの電位と基準値との比較の結果、生成されるパルスイネーブル信号Ｐｕｌｓｅ＿ＥＮ１、Ｐｕｌｓｅ＿ＥＮ２、及びそれらによるフラグ信号の生成をまとめて示す。
【００５０】
【表１】
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図８Ａは、図５に示したリリースパルス信号発生部５３０の一例を示す回路図であり、図８Ｂは、図８Ａのリリースパルス信号発生部５３０における各信号を示すタイミング図である。
【００５１】
リリースパルス信号発生部５３０は、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮが終わった直後に、所定時間の間イネーブルされるパルスを生成するパルスジェネレーター（Ｐｕｌｓｅ  Ｇｅｎｅｒａｔｏｒ）を利用する。
【００５２】
アクティブイネーブルパルス信号ＡＣＴ＿ＥＮを反転させたアクティブイネーブルパルス反転信号Ａ１と、アクティブイネーブルパルス反転信号Ａ１を遅延及び反転させたアクティブイネーブルパルス遅延信号Ｂ１とをＡＮＤゲートの２入力に接続すれば、Ｃ１のようなパルス信号を生成できる。ここで、Ｃ１のパルス幅は、遅延部Ｄｅｌａｙ  Ｕｎｉｔが信号をどの程度の時間遅延させるかによって調節できる。
【００５３】
一方、Ｃ１のパルス幅より広いパルス幅を有するＣ２パルス信号を生成するため、Ｌｏｎｇ  Ｄｅｌａｙ  Ｕｎｉｔを使用する。即ち、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮを反転させたアクティブイネーブルパルス反転信号Ａ１と、アクティブイネーブルパルス信号ＡＣＴ＿ＥＮを反転させたアクティブイネーブルパルス反転信号Ａ１をＬｏｎｇ  Ｄｅｌａｙ  Ｕｎｉｔを通過させ、反転させた信号Ｂ２とをＡＮＤゲートに入力することによって、Ｃ２パルスを生成する。狭幅パルス信号ＳＰが「Ｈ」状態（ＳＰ＝ＨＩＧＨ）であるか、又は拡幅パルス信号ＷＰが「Ｈ」状態（ＷＰ＝ＨＩＧＨ）であるかによって、信号Ｃ１又はＣ２がリリースパルス信号ＲＬ＿ＥＮとして出力される。
【００５４】
図９は、本発明の第２の実施の形態に係る半導体記憶素子の内部電圧発生器を示すブロック図である。
【００５５】
本第２の実施の形態に係る内部電圧発生器は、図３に示した本発明の第１実施の形態に係る内部電圧発生器とは強制放電部９６０の構成が異なる。
【００５６】
即ち、第２の実施の形態に係る内部電圧発生器は、所定のレベルを有する基準電圧ＶＲＥＦ＿ＢＡＳＥを出力する基準電圧発生部９１０と、基準電圧発生部９１０から出力される基準電圧ＶＲＥＦ＿ＢＡＳＥを印加され、電圧レベルがシフトされた内部基準電圧ＶＲＥＦ＿ＩＮＴを出力するレベルシフタ９２０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、アナログ回路に内部電圧ＶＩＮＴを提供するアナログ駆動部９３０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、ＣＭＯＳ回路に内部電圧ＶＩＮＴを提供するＣＭＯＳ駆動部９４０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、内部電圧ＶＩＮＴを提供するスタンバイ駆動部９５０と、アナログ駆動部９３０、ＣＭＯＳ駆動部９４０及びスタンバイ駆動部９５０から出力される内部電圧ＶＩＮＴを接地させるための強制放電部９６０とを備える。  強制放電部９６０は、内部電圧ＶＩＮＴの電位を強制的に下げるために、制御信号に印加されるリリースパルス信号ＲＬ＿ＥＮの幅を一定に維持したまま、ターンオンされるスイッチの数を図３に示した強制放電部３６０と異にする。
【００５７】
本発明は、ここに記載した観点の範囲に制限されるものではないが、例えば、内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１よりも大きい場合には、２つのスイッチをターンオンさせる。そして、内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１と第２基準値ＶＲ＿２との間にある場合には、１つのスイッチをターンオンさせる。最後に、内部電圧ＶＩＮＴの電位が第２基準値ＶＲ＿２よりも低ければ、強制放電部９６０のスイッチを全てターンオフさせる。一方、基準値を３つ以上設けて、内部電圧ＶＩＮＴを多段に強制放電させることができることは、本発明の第１の実施の形態と同様に可能であり、このことは当業者にとって自明な事項であるから、説明を省略する。
【００５８】
図１０は、第２の実施の形態に係るリリースパルス信号発生部を示す回路図である。第２の実施の形態に係る内部電圧発生器は、図５に示した構成と同様に、パルスイネーブル発生部と、フラグ信号発生部と、リリースパルス信号発生部とを備えている。
【００５９】
第２の実施の形態に係るリリースパルス信号発生部は、内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１より大きい場合、拡幅リリースパルス信号ＲＬ＿ＥＮ＿Ｗを２つのスイッチに印加してターンオンさせ、内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１と第２基準値ＶＲ＿２との間にある場合、狭幅リリースパルス信号ＲＬ＿ＥＮ＿Ｓを１つのスイッチに印加してターンオンさせる。ここで、拡幅リリースパルス信号ＲＬ＿ＥＮ＿Ｗを２つのスイッチに印加してターンオンさせる構成は、当業者にとって自明なので説明を省略する。
【００６０】
図１１は、本発明の第３の実施の形態に係る内部電圧発生器を示すブロック図である。
【００６１】
即ち、第３の実施の形態に係る内部電圧発生器は、所定のレベルを有する基準電圧ＶＲＥＦ＿ＢＡＳＥを出力する基準電圧発生部１１１０と、基準電圧発生部１１１０から出力される基準電圧ＶＲＥＦ＿ＢＡＳＥを印加され、電圧レベルがシフトされた内部基準電圧ＶＲＥＦ＿ＩＮＴを出力するレベルシフタ１１２０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、アナログ回路に内部電圧ＶＩＮＴを提供するアナログ駆動部１１３０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、ＣＭＯＳ回路に内部電圧ＶＩＮＴを提供するＣＭＯＳ駆動部１１４０と、内部基準電圧ＶＲＥＦ＿ＩＮＴを利用して、内部電圧ＶＩＮＴを提供するスタンバイ駆動部１１５０と、アナログ駆動部１１３０、ＣＭＯＳ駆動部１１４０及びスタンバイ駆動部１１５０から出力される内部電圧ＶＩＮＴを接地させるための強制放電部１１６０とを備える。
【００６２】
強制放電部１１６０は、内部電圧ＶＩＮＴの電位を強制的に下げるために、制御信号であるリリースパルス信号ＲＬ＿ＥＮを各々のスイッチに選択的に印加する。但し、各々のスイッチに印加されるリリースパルス信号の幅は同じであるが、各スイッチの大きさが異なる。
【００６３】
例えば、第１スイッチ１１６１が第２スイッチ１１６２より小さいさければ、同じ時間だけターンオンされても、第１スイッチを通過する電流が第２スイッチを通過する電流よりも小さい。例えば、内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１よりも大きい場合には、第２スイッチ１１６２をターンオンさせ、内部電圧ＶＩＮＴの電位が第１基準値ＶＲ＿１と第２基準値ＶＲ＿２との間にある場合には、第１スイッチをターンオンさせる。
【００６４】
本発明の第３の実施の形態に係るリリースパルス信号発生部には、図１０に示した回路を用いることができる。
【００６５】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６６】
【図１Ａ】従来の技術に係る半導体記憶素子の内部電圧発生器を示す図である。
【図１Ｂ】図１Ａの内部電圧発生器に関連する電圧を示すグラフである。
【図２】図１Ａの内部電圧発生器に現れる内部電圧ＶＩＮＴの変化を示すタイミング図である。
【図３】本発明の第１の実施の形態に係る内部電圧発生器を示すブロック図である。
【図４Ａ】図３に示した内部電圧発生器の超過供給電圧の大きさを判断するために、必要な基準値を示すグラフである。
【図４Ｂ】図３に示した内部電圧発生器のリリースパルス信号及び内部電圧（ＶＩＮＴ）を示すタイミング図である。
【図５】本発明の一実施の形態に係るリリースパルス信号発生器を示すブロック図である。
【図６】図５のパルスイネーブル発生部の一例を示す回路図である。
【図７】図５のフラグ信号発生部の一例を示す回路図である。
【図８Ａ】図５のリリースパルス信号発生部の一例を示す回路図である。
【図８Ｂ】図８Ａのリリースパルス信号発生部における各信号のタイミング図である。
【図９】本発明の第２の実施の形態に係る内部電圧発生器を示すブロック図である。
【図１０】本発明の第２実施の形態に係るリリースパルス信号発生部を示す回路図である。
【図１１】本発明の第３の実施の形態に係る内部電圧発生器を示すブロック図である。
【符号の説明】
【００６７】
３１０      基準電圧発生部
３２０      レベルシフタ
３３０      アナログ駆動部
３４０      ＣＭＯＳ駆動部
３５０      スタンバイ駆動部
３６０      強制放電部
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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