(57)【要約】【課題】  モデル誤差精度の向上とシミュレーション時間の短縮とのバランスを最適化するデバイスミスマッチ特性のモデル化方法及びモデルパラメータの抽出装置を提供する。【解決手段】  実測データ記憶部２１には、デバイス測定部１０で実測されたＭＯＳトランジスタの各サイズ（幅Ｗ×長さＬ）によるミスマッチ特性データが格納されている。ＰＷ解析部２２は、ミスマッチのデバイス幅Ｗの依存性をＷの累乗関数で近似し、累乗数ＰＷを求める。ＰＬ解析部２３は、ミスマッチのデバイス長Ｌの依存性をＬの累乗関数で近似し、累乗数ＰＬを求める。最終解析部２４は、デバイス特性ミスマッチのＷＰＷ×ＬＰＬ依存性を１次関数で近似し、傾きαと切片Ｖｏｆｆｓｅｔとを求める。モデル出力部３０は、この４つのパラメータからしきい値ミスマッチモデルｄＶｔｈを決定する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
回路シミュレーションに用いられるデバイスミスマッチ特性モデルのパラメータを抽出するパラメータ抽出装置であって、
複数のデバイス幅Ｗ及び複数のデバイス長Ｌについて、様々なサイズの組み合わせにおけるデバイスミスマッチ特性の実測値を記憶する実測値記憶部と、
前記実測値に基づいて、デバイスミスマッチ特性の前記デバイス幅Ｗに対する依存性を解析するＰＷ解析部と、
前記実測値に基づいて、デバイスミスマッチ特性の前記デバイス長Ｌに対する依存性を解析するＰＬ解析部と、
前記ＰＷ解析部及び前記ＰＬ解析部による解析結果に従って、デバイスミスマッチ特性モデルを決定するためのパラメータを抽出する最終解析部とを備える、パラメータ抽出装置。
【請求項２】
前記ＰＷ解析部は、前記複数のデバイス長Ｌのそれぞれについて、デバイス幅Ｗの変化に応じた累乗数ＰＷを求め、
前記ＰＬ解析部は、前記複数のデバイス幅Ｗのそれぞれについて、デバイス長Ｌの変化に応じた累乗数ＰＬを求め、
前記最終解析部は、前記累乗数ＰＷで累乗したデバイス幅Ｗと前記累乗数ＰＬで累乗したデバイス長Ｌとの積及び前記実測値から求まる近似直線に従って、デバイスミスマッチ特性モデルの一次関数に適用されるパラメータを抽出することを特徴とする、請求項１に記載のパラメータ抽出装置。
【請求項３】
前記累乗数ＰＷ又は前記累乗数ＰＬの少なくとも一方が、−０．５以外の値であることを特徴とする、請求項２に記載のパラメータ抽出装置。
【請求項４】
前記デバイス幅Ｗ及び前記デバイス長Ｌは、それぞれＭＯＳトランジスタのゲート幅及びゲート長であることを特徴とする、請求項３に記載のパラメータ抽出装置。
【請求項５】
前記デバイス幅Ｗ及び前記デバイス長Ｌは、それぞれ抵抗の線幅及び線長であることを特徴とする、請求項３に記載のパラメータ抽出装置。
【請求項６】
前記デバイス幅Ｗ及び前記デバイス長Ｌには、実効値が用いられることを特徴とする、請求項３〜５のいずれかに記載のパラメータ抽出装置。
【請求項７】
デバイスミスマッチ特性モデルを用いて回路をシミュレートするシミュレーションシステムであって、
請求項１から請求項６のいずれかに記載のパラメータ抽出装置で抽出されたパラメータを適用したデバイスミスマッチ特性モデルと、当該モデルとシミュレーションの時間及び精度が異なる少なくとも１つの他のデバイスミスマッチ特性モデルとを格納するモデル格納部と、
回路に用いられるデバイス毎に、そのデバイスのサイズ（幅Ｗ×長さＬ）及びデバイスの許容誤差を判定するデバイス判定部と、
前記デバイス判定部による判定結果に従って、シミュレーションに用いるデバイスミスマッチ特性モデルをデバイス単位で指定するモデル指定部とを備える、シミュレーションシステム。
【請求項８】
デバイスミスマッチ特性モデルを用いて回路をシミュレートするシミュレーションシステムであって、
シミュレーションの時間及び精度が異なる２つ以上のデバイスミスマッチ特性モデルを格納するモデル格納部と、
回路に用いられるデバイス毎に、そのデバイスのサイズ（幅Ｗ×長さＬ）及びデバイスの許容誤差を判定するデバイス判定部と、
前記デバイス判定部による判定結果に従って、シミュレーションに用いるデバイスミスマッチ特性モデルをデバイス単位で指定するモデル指定部とを備える、シミュレーションシステム。
【請求項９】
回路シミュレーションに用いられるデバイスミスマッチ特性をモデル化する方法であって、
複数のデバイス幅Ｗ及び複数のデバイス長Ｌについて、様々なサイズの組み合わせにおけるデバイスミスマッチ特性の実測値を取得するステップと、
前記実測値に基づいて、デバイスミスマッチ特性の前記デバイス幅Ｗに対する依存性を解析するステップと、
前記実測値に基づいて、デバイスミスマッチ特性の前記デバイス長Ｌに対する依存性を解析するステップと、
前記依存性の解析結果に従って、デバイスミスマッチ特性モデルを決定するためのパラメータを抽出するステップとを備える、デバイスミスマッチ特性のモデル化方法。
【請求項１０】
前記デバイス幅Ｗに対する依存性を解析するステップは、前記複数のデバイス長Ｌのそれぞれについて、デバイス幅Ｗの変化に応じた累乗数ＰＷを求め、
前記デバイス長Ｌに対する依存性を解析するステップは、前記複数のデバイス幅Ｗのそれぞれについて、デバイス長Ｌの変化に応じた累乗数ＰＬを求め、
前記パラメータを抽出するステップは、前記累乗数ＰＷで累乗したデバイス幅Ｗと前記累乗数ＰＬで累乗したデバイス長Ｌとの積及び前記実測値から求まる近似直線に従って、デバイスミスマッチ特性モデルの一次関数に適用されるパラメータを抽出することを特徴とする、請求項９に記載のデバイスミスマッチ特性のモデル化方法。
【請求項１１】
前記累乗数ＰＷ又は前記累乗数ＰＬの少なくとも一方が、−０．５以外の値であることを特徴とする、請求項１０に記載のデバイスミスマッチ特性のモデル化方法。
【請求項１２】
前記デバイス幅Ｗ及び前記デバイス長Ｌは、それぞれＭＯＳトランジスタのゲート幅及びゲート長であることを特徴とする、請求項１１に記載のデバイスミスマッチ特性のモデル化方法。
【請求項１３】
前記デバイス幅Ｗ及び前記デバイス長Ｌは、それぞれ抵抗の線幅及び線長であることを特徴とする、請求項１１に記載のデバイスミスマッチ特性のモデル化方法。
【請求項１４】
前記デバイス幅Ｗ及び前記デバイス長Ｌには、実効値が用いられることを特徴とする、請求項１１〜１３のいずれかに記載のデバイスミスマッチ特性のモデル化方法。
【請求項１５】
回路シミュレーションに用いられるデバイスミスマッチ特性をモデル化する方法を、コンピュータに実行させるためのプログラムであって、
前記プログラムは、
複数のデバイス幅Ｗ及び複数のデバイス長Ｌについて、様々なサイズの組み合わせにおけるデバイスミスマッチ特性の実測値を取得するステップと、
前記実測値に基づいて、デバイスミスマッチ特性の前記デバイス幅Ｗに対する依存性を解析するステップと、
前記実測値に基づいて、デバイスミスマッチ特性の前記デバイス長Ｌに対する依存性を解析するステップと、
前記依存性の解析結果に従って、デバイスミスマッチ特性モデルを決定するためのパラメータを抽出するステップとを前記コンピュータに実行させる、プログラム。
【請求項１６】
回路シミュレーションに用いられるデバイスミスマッチ特性をモデル化する方法を、コンピュータに実行させるためのプログラムが記録された媒体であって、
複数のデバイス幅Ｗ及び複数のデバイス長Ｌについて、様々なサイズの組み合わせにおけるデバイスミスマッチ特性の実測値を取得するステップと、
前記実測値に基づいて、デバイスミスマッチ特性の前記デバイス幅Ｗに対する依存性を解析するステップと、
前記実測値に基づいて、デバイスミスマッチ特性の前記デバイス長Ｌに対する依存性を解析するステップと、
前記依存性の解析結果に従って、デバイスミスマッチ特性モデルを決定するためのパラメータを抽出するステップとを前記コンピュータに実行させるプログラムが記録された、記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩに使用されるデバイス（ＭＯＳトランジスタや抵抗等）のミスマッチ特性をモデル化する方法、及びそのモデルに適用されるパラメータを抽出する装置に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタのしきい値ミスマッチｄＶｔｈのモデルは、例えば下記式（１）で表されていた（非特許文献１を参照）。この式（１）に基づいて、図１６に示すような横軸を１／√（Ｗ・Ｌ）に縦軸をしきい値ミスマッチｄＶｔｈにしたグラフで、実測とモデルとの関係をわかり易く表すことが多い。
ｄＶｔｈ ＝ α０／√（Ｗ・Ｌ）＋Ｖoffset0  …  （１）
【０００３】
この式（１）は、ＭＯＳトランジスタのミスマッチが回路基板の不純物ばらつきによって起こることが前提となっており、ゲートのチャネル幅Ｗとチャネル長Ｌとの積、すなわちレイアウトを上から見た際のチャネル面積の関数になっている。
【０００４】
また、ＬＳＩでは、アナログ回路用にポリシリコンや拡散部を使った抵抗素子が用いられる。この抵抗素子の抵抗値ミスマッチｄＲのモデルは、抵抗線幅Ｗｒと抵抗線長Ｌｒを用いて、同様な下記式（２）で表されていた。これをグラフ化したものが図１７である。この抵抗値ミスマッチモデルは、ミスマッチ量そのもの（単位がオーム）ではなく、各サイズの平均値等で割ることによって得られる割合をモデル化している。そのため、図１７は縦軸の単位を％にして表している。
ｄＲ ＝ αＲ／√（Ｗｒ・Ｌｒ）＋Ｒoffset  …  （２）
【非特許文献１】エム．ジェー．エム．ペルグロム，エイ．シー．ジェー．ダインマガー・アンド・エイ．ピー．ジー．ウエルバーズ，「マッチング・プロパティズ・オブ・ＭＯＳトランジスタズ・フォー・プリシジョン・アナログ・デザイン」，アイトリプルイー・ジャーナル・オブ・ソリッド−ステート・サーキッツ，ｖｏｌ．２４，ｎｏ．５，１４３３−１４３９頁，１９８９年１０月
【非特許文献２】エス．ティー．エムエイ，「ア・スタティスティカル・モデル・フォー・エクストラクティング・ジオメトリック・ソーシーズ・オブ・トランジスタパフォーマンス・ヴァリエーション」，アイトリプルイー・トランザクションズ・オン・エレクトロン・デバイシーズ，ｖｏｌ．５１，ｎｏ．１，２００４年１月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
現実のミスマッチ特性は、寸法ばらつきや酸化膜ばらつき等の不純物ばらつき以外の要素の影響も大きいため、上述した式（１）や式（２）で表される従来のミスマッチモデルでは、モデル誤差が非常に大きくなるという精度に関する課題があった。例えば、図１６でもわかるように、横軸を１／√（Ｗ・Ｌ）に、縦軸をしきい値ミスマッチｄＶｔｈにしたグラフでは、実測値がモデルを表す直線上にはのらず、モデル（直線）から大きくずれた値が多数存在した。
【０００６】
そこで、このミスマッチモデルの精度に関する課題を解決するために、様々なミスマッチ要因を個々にモデル化してつなぎ合わせた非常に複雑な関数で高精度化を実現する方法（非特許文献２を参照）や、多項式近似を用いて高精度化を実現する方法等が提案されている。
【０００７】
しかし、このような高精度なモデルでは、関数の複雑化に伴ってシミュレーション時間が長くなるという課題が生じる。通常、ミスマッチモデルを用いた回路シミュレーションは、ばらつき量に乱数を割り当てたモンテカルロシミュレーションを実施し、回路規模にもよるが数十回から数万回の繰り返しシミュレーションを実施することになるので、１回当たりのシミュレーション時間を少しでも短くすることが重要である。
【０００８】
このモデル誤差精度の向上とシミュレーション時間の短縮とは、トレードオフの関係にあり、如何にして両者のバランスを最適化するのかが、今後の重要な課題となっている。
【０００９】
それ故に、本発明の目的は、モデル誤差精度の向上とシミュレーション時間の短縮とのバランスを最適化することができる、デバイスミスマッチ特性のモデル化方法及びモデルパラメータの抽出装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、回路シミュレーションに用いられるデバイスミスマッチ特性モデルのパラメータを抽出するパラメータ抽出装置に向けられている。そして、上記目的を達成させるために、本発明のパラメータ抽出装置は、実測値記憶部、ＰＷ解析部、ＰＬ解析部、及び最終解析部とを備えている。
【００１１】
実測値記憶部は、複数のデバイス幅Ｗ及び複数のデバイス長Ｌについて、様々なサイズの組み合わせにおけるデバイスミスマッチ特性の実測値を記憶する。ＰＷ解析部は、実測値に基づいて、デバイスミスマッチ特性のデバイス幅Ｗに対する依存性を解析する。ＰＬ解析部は、実測値に基づいて、デバイスミスマッチ特性のデバイス長Ｌに対する依存性を解析する。最終解析部は、ＰＷ解析部及びＰＬ解析部による解析結果に従って、デバイスミスマッチ特性モデルを決定するためのパラメータを抽出する。
【００１２】
依存性を解析する典型的な手法としては、ＰＷ解析部によって、複数のデバイス長Ｌのそれぞれについて、デバイス幅Ｗの変化に応じた累乗数ＰＷを求める。また、ＰＬ解析部によって、複数のデバイス幅Ｗのそれぞれについて、デバイス長Ｌの変化に応じた累乗数ＰＬを求める。そして、最終解析部において、累乗数ＰＷで累乗したデバイス幅Ｗと累乗数ＰＬで累乗したデバイス長Ｌとの積及び実測値から求まる近似直線に従って、デバイスミスマッチ特性モデルの一次関数に適用されるパラメータを抽出する。
【００１３】
ここで、累乗数ＰＷ又は累乗数ＰＬの少なくとも一方が、−０．５以外の値であることが好ましい。具体的には、デバイス幅Ｗ及びデバイス長Ｌは、それぞれＭＯＳトランジスタのゲート幅及びゲート長、又は抵抗の線幅及び線長である。なお、このデバイス幅Ｗ及びデバイス長Ｌには、実効値が用いられてもよい。
【００１４】
また、本発明は、デバイスミスマッチ特性モデルを用いて回路をシミュレートするシミュレーションシステムにも向けられている。このシミュレーションシステムは、デバイスミスマッチ特性モデルとシミュレーションの時間及び精度が異なる少なくとも１つの他のデバイスミスマッチ特性モデルとを格納するモデル格納部、回路に用いられるデバイス毎に、そのデバイスのサイズ（幅Ｗ×長さＬ）及びデバイスの許容誤差を判定するデバイス判定部、及びデバイス判定部による判定結果に従って、シミュレーションに用いるデバイスミスマッチ特性モデルをデバイス単位で指定するモデル指定部を構成に含む。
【００１５】
好ましくは、モデル格納部に格納されるデバイスミスマッチ特性モデルには、本発明のパラメータ抽出装置で抽出されたパラメータを適用したデバイスミスマッチ特性モデルが使用されるが、それ以外のデバイスミスマッチ特性モデルを使用することも可能である。
【００１６】
また、上述したパラメータ抽出装置が行う処理は、デバイスミスマッチ特性のモデル化方法として捉えることができる。この方法は、この処理手順をコンピュータに実行させるためのプログラムの形式で提供されてもよい。このプログラムは、コンピュータ読み取り可能な記録媒体に記録された形態で、コンピュータに導入されてもよい。また、上述した無線通信端末の無線通信制御部の機能ブロックは、集積回路であるＬＳＩとして実現されてもよい。
【発明の効果】
【００１７】
上述したように、本発明によれば、従来のモデルに比べ、デザインルールで許されるあらゆるサイズ領域でモデル誤差の大幅な削減が可能な精度の高いモデルを実現することができる。また、精度の高いモデルと従来のモデルとを最適に振り分けることにより、誤差精度及び時間を最適化したシミュレーションシステムを構築することができる。
【発明を実施するための最良の形態】
【００１８】
最初に、本発明のデバイスミスマッチ特性モデルの発想に至るまでに行った、従来のデバイスミスマッチ特性モデルの解析及び着目点について説明する。なお、以下の説明では、ＭＯＳトランジスタのデバイスミスマッチ特性モデルについて説明するが、抵抗素子のデバイスミスマッチ特性モデルについても同様である。
【００１９】
上記式（１）で表される従来のミスマッチ特性モデルでは、ＭＯＳトランジスタのミスマッチ特性が、チャネル幅Ｗの−０．５乗及びチャネル長Ｌの−０．５乗に比例していなければ、精度が悪くなることがわかる。
【００２０】
実際に、図１のように横軸をチャネル幅Ｗと縦軸をしきい値ミスマッチｄＶｔｈとして、Ｌ＝Ｌ１（一定）でチャネル幅Ｗが異なる複数のトランジスタのｄＶｔｈデータを黒丸でプロットし、累乗関数で近似曲線を引かせることで、チャネル幅Ｗの何乗に比例するかを調べた。図１において、ＰＷが累乗数であり、α（Ｌ１）は係数である。
何種類かのプロセス世代のトランジスタに対して調べた結果、最も良い近似曲線となるのは、累乗数ＰＷ≠−０．５であることが多かった。
【００２１】
また同様に、図２のように横軸をチャネル長Ｌと縦軸をしきい値ミスマッチｄＶｔｈとして、Ｗ＝Ｗ１（一定）でチャネル長Ｌが異なる複数のトランジスタのｄＶｔｈデータを黒丸でプロットし、累乗関数で近似曲線を引かせることで、チャネル長Ｌの何乗に比例するかを調べた。図２において、ＰＬが累乗数であり、α（Ｗ１）は係数である。
何種類かのプロセス世代のトランジスタに対して調べた結果、最も良い近似曲線となるのは、累乗数ＰＬ≠−０．５であることが多かった。
【００２２】
累乗数ＰＷと累乗数ＰＬとの両方が−０．４５乗〜−０．５５乗の間であるなら、式（１）のモデルを用いても誤差はほとんど目立たない。しかし、累乗数ＰＷ又は累乗数ＰＬのどちらか一方でも−０．４５乗〜−０．５５乗の範囲外であると、式（１）のモデル誤差は顕著になる。そして、現実にはそのようなケースが非常に多い。
【００２３】
そこで、本発明では、しきい値ミスマッチｄＶｔｈを、チャネル面積（Ｗ×Ｌ）の関数として扱うのではなく、デバイス幅Ｗの累乗関数とデバイス長Ｌの累乗関数として個別に扱うことにより、近似精度の高いモデルを実現する。下記式（３）は、本発明のＭＯＳトランジスタのしきい値ミスマッチｄＶｔｈのモデルである。
ｄＶｔｈ ＝ α・ＷＰＷ・ＬＰＬ＋Ｖoffset  …  （３）
【００２４】
［モデル化装置の実施形態］
まず、上記式（３）に適用される各パラメータ、累乗数ＰＷ、累乗数ＰＬ、傾きα、及び切片Ｖoffsetを、決定する手法を説明する。
図３は、本発明の一実施形態に係るミスマッチ特性のモデル化装置の概略構成を説明する図である。図３において、本発明のモデル化装置は、デバイス測定部１０、パラメータ抽出部２０、及びモデル出力部３０で構成される。パラメータ抽出部２０は、実測データ記憶部２１と、ＰＷ解析部２２と、ＰＬ解析部２３と、最終解析部２４とを備える。
【００２５】
デバイス測定部１０は、パラメータ抽出部２０でのモデルパラメータの抽出に用いるデータを実測する。実測するデータとは、ＭＯＳトランジスタが取り得るデバイス幅Ｗ及びデバイス長Ｌの複数のサイズについて、各サイズの組み合わせ（図４）によるミスマッチ特性をそれぞれ測定したデータである。この実測データは、パラメータ抽出部２０の実測データ記憶部２１に記憶される。なお、実測するデータ数は特に問わないが、実測データの信頼性を高めるためには、各サイズについて、数十から数百以上の測定を実施することが好ましい。
【００２６】
この測定は、各サイズの組み合わせが碁盤目状にあり、これらの各サイズでミスマッチ特性が測定できるＴＥＧを用意して行えばよい。なお、図４の例では、デバイス幅ＷがＷ１〜Ｗ４の４種類で、デバイス長ＬがＬ１〜Ｌ５の５種類である場合を示しているが、それぞれ３種類以上であればいくつでも差し支えない。また、完全な碁盤目状でなく一部のサイズが欠けていても差し支えない。ただし、回路設計で実際に使用するサイズ全てをカバーするように、ＴＥＧの最小最大寸法を選択するのが望ましい。例えば、図４に示した範囲外のサイズに対してモデルを使用する場合、モデルを外挿することになり、シミュレーション精度を低下させる原因となるため注意が必要である。
【００２７】
ＰＷ解析部２２は、実測データ記憶部２１に記憶された実測データについて、実測データのデバイス幅Ｗに対する依存性を解析する。この解析は、まず図５に示すように、デバイス長Ｌの各サイズについて、複数の実測データを近似して得られる累乗曲線を求め、その累乗曲線からデバイス幅Ｗの累乗数を推定する。この例では、サイズＬ１〜Ｌ５に対応して、累乗数ＰＷ１〜ＰＷ５の５つの値が推定される。そして、推定した累乗数の平均値が求め、この平均値をモデルパラメータＰＷの値として決定する。この例では、モデルパラメータＰＷ＝（ＰＷ１＋ＰＷ２＋ＰＷ３＋ＰＷ４＋ＰＷ５）／５となる。
【００２８】
ＰＬ解析部２３は、実測データ記憶部２１に記憶された実測データについて、実測データのデバイス長Ｌに対する依存性を解析する。この解析は、まず図６に示すように、デバイス幅Ｗの各サイズについて、複数の実測データを近似して得られる累乗曲線を求め、その累乗曲線からデバイス長Ｌの累乗数を推定する。この例では、サイズＷ１〜Ｗ４に対応して、累乗数ＰＬ１〜ＰＬ４の４つの値が推定される。そして、推定した累乗数の平均値が求め、この平均値をモデルパラメータＰＬの値として決定する。この例では、モデルパラメータＰＬ＝（ＰＬ１＋ＰＬ２＋ＰＬ３＋ＰＬ４）／４となる。
【００２９】
なお、上記のＰＷ解析及びＰＬ解析において、特定の累乗数だけが異常にばらついていて累乗数の平均値を大きくゆがめる結果となっている場合には、この特定の累乗数をモデルパラメータの算出に用いなくても構わない。また、モデルパラメータに決定する値は、累乗数の平均値に限られるものではなく、手動で任意の値に決定したり、最適化ツールを用いて最小誤差の値に決定したりしても構わない。また、ＰＷ解析及びＰＬ解析を行う順序は、上述した順序の逆であってもよい。
【００３０】
最終解析部２４は、ＰＷ解析部２２及びＰＬ解析部２３で決定されたモデルパラメータＰＷ及びＰＬに従って、図７のように複数の実測値をプロットして、このプロットされた結果から近似直線を求める。そして、最終解析部２４は、この近似直線の傾きをモデルパラメータαの値として、横軸が０の時の切片値をモデルパラメータＶoffsetの値として決定する。
【００３１】
モデル出力部３０は、ＰＷ解析部２２、ＰＬ解析部２３及び最終解析部２４で決定された４つモデルパラメータＰＷ、ＰＬ、α、及びＶoffsetを用いて、しきい値ミスマッチｄＶｔｈのモデルを作成し出力する。
【００３２】
なお、式（３）のモデルに代えて下記式（４）のモデルを使用しても構わない。ｄＷは、片側チャネル幅補正値であり、ＭＯＳトランジスタモデルのＢＳＩＭ３又はＢＳＩＭ４で使用されているＷＩＮＴというパラメータと同じ意味を持つ。ｄＬは、片側チャネル長補正値であり、ＭＯＳトランジスタモデルのＢＳＩＭ３又はＢＳＩＭ４で使用されているＬＩＮＴというパラメータと同じ意味を持つ。すなわち、式（４）は、チャネル幅Ｗの実効値及びチャネル長Ｌの実効値を用いたモデルである。
ｄＶｔｈ ＝ α・（Ｗ−２・ｄＷ）ＰＷ・（Ｌ−２・ｄＬ）ＰＬ＋Ｖoffset
…  （４）
【００３３】
また、抵抗素子のデバイスミスマッチ特性モデルは、同様にして、下記式（５）のモデル又は実効値を考慮した下記式（６）となる。この式（６）で用いられているｄＷｒは抵抗線幅補正値で、抵抗性幅ＷからｄＷｒを引くことで実効幅となる。ｄＬｒは抵抗線長補正値で、抵抗線長ＬからｄＬｒを引くことで実効長となる。ただし、実測データ記憶部２１に記憶される実測データは、ミスマッチ量の絶対値ではなく割合となる。
ｄＲ ＝ α・ＷｒＰＷ・ＬｒＰＬ＋Ｒoffset  …  （５）
ｄＲ ＝ α・（Ｗｒ−２・ｄＷｒ）ＰＷ・（Ｌｒ−２・ｄＬｒ）ＰＬ＋Ｒoffset
…  （６）
【００３４】
［モデルを用いたシミュレーションの第１実施例］
上述したように、モデル誤差精度の向上とシミュレーション時間の短縮とは、トレードオフの関係にある。しかし、式（１）に示した最も簡単で精度が悪い従来のモデルであっても、あらゆるサイズで誤差が大きいわけではない。一般にモデル誤差は、保証範囲内での最大誤差や全誤差の平均等で定義されている。つまり、誤差はあらゆるサイズで一様ではない。従って、たとえモデル式の関数が簡単なモデルでも、サイズによっては誤差が許容範囲内であるものも存在する場合がある。
【００３５】
そこで、本発明の第１実施例では、高速低精度モデルでも誤差が許容範囲内であるサイズには高速低精度モデルを割り当て、それ以外のサイズには今回の発明で示した式（３）の高精度モデルやその他の高精度モデルを割り当てるといったモデルの使い分けを行うことにより、ミスマッチシミュレーションの精度と時間とのバランスを図ったシミュレーションシステム及びモデルの自動振り分け方法を説明する。
【００３６】
例えば、図８に示す回路で、トランジスタＭ１〜Ｍ６にミスマッチモデルを割り当てる場合を考える。この場合、トランジスタＭ１〜Ｍ４は、高速低精度モデルでは誤差が大きくなってしまうので、高精度モデルを割り当て、トランジスタＭ５及びＭ６は、高速低精度モデルでも誤差が小さいので、高速低精度モデルを割り当てる。
【００３７】
なお、回路内のあらゆる素子の許容誤差が同一である必要はない場合もある。ミスマッチ特性の寄与度が小さく、もともとミスマッチ量が大きくても良いような部分では、モデル誤差が大きくても差し支えない。よって、同一の回路でも図９に示すように、トランジスタＭ１及びＭ２には、高精度モデルを割り当て、トランジスタＭ３〜Ｍ６には、高速低精度モデルを割り当てるというモデルの使い分けも可能である。
【００３８】
ＳＰＩＣＥシミュレーションする場合は、回路はネットリストによって記述されている。ネットリスト内での各素子は、素子名、ノード名、モデル名、チャネル幅Ｗやチャネル長Ｌ等のサイズ情報、及びその他オプションによって記述されている。例えば、以下のような記述である。ただし、素子記述のフォーマットは、使用するシミュレータによって異なる。
Ｍ１  ｎｏｄｅ１  ｎｏｄｅ２  ｎｏｄｅ３  ｎｏｄｅ４  ｎｎｏｓ＿ａ  Ｗ＝１０ｕ  Ｌ＝１ｕ  ＡＤ＝１０ｐ  ＡＳ＝１０ｐ
【００３９】
この記述において、Ｍ１が素子名、ｎｏｄｅ１〜４がＭＯＳトランジスタの各端子（ドレイン、ゲート、ソース、基板）、ｎｍｏｓ＿ａがモデル名、Ｗ＝１０ｕがチャネル幅Ｗのサイズ、Ｌ＝１ｕがチャネル長Ｌのサイズ、ＡＤ＝１０ｐがドレイン接合面積、ＡＳ＝１０ｐがソース接合面積である。ＡＤ＝１０ｐ及びＡＳ＝１０ｐは、その他のオプションにあたる。
【００４０】
ミスマッチモデルを使用できるようにするためには、シミュレータの機能に合わせて素子記述を変更する必要がある。例えば、サブサーキットを使用してミスマッチモデルを使用するような場合は、以下の変更を行うことで、ミスマッチモデルを使用可能な状態にする。
ＸＭ１  ｎｏｄｅ１  ｎｏｄｅ２  ｎｏｄｅ３  ｎｏｄｅ４  ｎｎｏｓ＿ａ＿ｍｉｓ１  Ｗ＝１０ｕ  Ｌ＝１ｕ  ＡＤ＝１０ｐ  ＡＳ＝１０ｐ
【００４１】
この記述において、ＸＭ１がサブサーキット素子名、ｎｎｏｓ＿ａ＿ｍｉｓ１がミスマッチモデル名を表す。ミスマッチモデルが複数用意されていて、第１モデル：ｎｎｏｓ＿ａ＿ｍｉｓ１、第２モデル：ｎｎｏｓ＿ａ＿ｍｉｓ２、‥‥第ｎモデル：ｎｎｏｓ＿ａ＿ｍｉｓｎと定義をされている場合は、使用したいモデルのモデル名を記述する。
【００４２】
図１０は、モデル使い分けを行う本発明の第１実施例のシミュレーションシステムの概略構成を説明する図である。図１１は、第１実施例のモデルの自動振り分け処理を説明するフローチャートである。なお、図１０及び図１１では、高速低精度モデルを第１モデルとし、低速高精度モデルを第２モデルとして説明する。
【００４３】
図１０において、第１実施例のシミュレーションシステムは、サイズ入力部１０１、モデル格納部１０２、デバイス判定部１０３、及びモデル決定部１０４を備える。モデル格納部１０２には、第１モデル誤差データが予め格納されている。この第１モデル誤差データとは、各サイズにおいて第１モデルを適用した場合に、どの程度の誤差になるかを示したデータである。例えば、図１２や図１３に示すように、チャネル幅Ｗとチャネル長Ｌとで与えられるサイズ空間をいくつかの領域に分割し、各領域でのモデル誤差をモデル格納部１０２に格納しておく。
【００４４】
始めに、使用者が、ネットリストからミスマッチモデルを適用したいデバイス及びそのサイズ（チャネル幅Ｗ及びチャネル長Ｌ）を、サイズ入力部１０１を介してデバイス判定部１０３に入力する（ステップＳ２０１）。次に、デバイス判定部１０３は、モデル格納部１０２に格納されている第１モデル誤差データを照合して、入力デバイスサイズによる誤差を判定する（ステップＳ２０２、Ｓ２０３）。この判定の結果、誤差が予め設定された基準値以内であった場合、モデル決定部１０４は、この入力デバイスサイズに第１モデルを割り当てると共に、ネットリストの記述を第１モデルが使用できる形式に変更する（ステップＳ２０４）。一方、判定の結果、誤差が予め設定された基準値以上であった場合、モデル決定部１０４は、この入力デバイスサイズに第２モデルを割り当てると共に、ネットリストの記述を第２モデルが使用できる形式に変更する（ステップＳ２０５）。
【００４５】
以上の処理は、ネットリスト内の全てのトランジスタ又はミスマッチモデルを適用する必要がある全てのトランジスタに対して、順番に実行する。
【００４６】
［モデルを用いたシミュレーションの第２実施例］
上記第１実施例では、所定の誤差を判断基準としていた。そのため、回路特性上ミスマッチの誤差が大きくても問題ないような素子と、シビアな精度が要求される素子の両方に同じ基準が適用されていた。
そこで、第２実施例では、素子毎に判定基準を設定できるようにしたモデルの自動振り分け方法を説明する。
【００４７】
図１４は、第２実施例のモデルの自動振り分け処理を説明するフローチャートである。
始めに、使用者が、ネットリストからミスマッチモデルを適用したいデバイス及びそのサイズ（チャネル幅Ｗ及びチャネル長Ｌ）並びに許容誤差を、サイズ入力部１０１を介してデバイス判定部１０３に入力する（ステップＳ３０１）。なお、許容誤差を入力しない場合は、所定のデフォルト値が入力されたものとして処理するように設定すればよい。次に、デバイス判定部１０３は、モデル格納部１０２に格納されている第１モデル誤差データを照合して、入力デバイスサイズによる誤差を判定する（ステップＳ３０２、Ｓ３０３）。この判定の結果、誤差がサイズ入力部１０１を介して入力された許容誤差値以内であった場合、モデル決定部１０４は、この入力デバイスサイズに第１モデルを割り当てると共に、ネットリストの記述を第１モデルが使用できる形式に変更する（ステップＳ３０４）。一方、判定の結果、誤差が許容誤差値以上であった場合、モデル決定部１０４は、この入力デバイスサイズに第２モデルを割り当てると共に、ネットリストの記述を第２モデルが使用できる形式に変更する（ステップＳ３０５）。
【００４８】
［モデルを用いたシミュレーションの第３実施例］
上記第１実施例及び第２実施例では、２種類のモデルを振り分ける場合を説明した。しかし、場合によっては、それ以上の種類のモデルが準備されている場合がある。
そこで、第３実施例では、ｎ個（３種類以上）のモデルがある場合のモデルの自動振り分け方法を説明する。
【００４９】
図１５は、第３実施例のモデルの自動振り分け処理を説明するフローチャートである。なお、以下の説明では、シミュレーション時間が短い順に、第１モデル、第２モデルとし、一番シミュレーション時間が長いモデルを第ｎモデルとして定義して説明する。また、  前提として、図１０のモデル格納部１０２には、第１モデル誤差データ〜第（ｎ−１）モデル誤差データがそれぞれ予め格納されている。
【００５０】
始めに、使用者が、ネットリストからミスマッチモデルを適用したいデバイス及びそのサイズ（チャネル幅Ｗ及びチャネル長Ｌ）を、サイズ入力部１０１を介してデバイス判定部１０３に入力する。これに対して、デバイス判定部１０３は、まずモデル格納部１０２に格納されている第１モデル誤差データを照合して、入力デバイスサイズによる誤差を判定する。この判定の結果、誤差が予め設定された基準値以内であった場合、モデル決定部１０４は、この入力デバイスサイズに第１モデルを割り当てると共に、ネットリストの記述を第１モデルが使用できる形式に変更する。一方、判定の結果、誤差が許容誤差値以上であった場合、デバイス判定部１０３は、次にモデル格納部１０２に格納されている第２モデル誤差データを照合して、入力デバイスサイズによる誤差を判定する。この判定の結果、誤差が予め設定された基準値以内であった場合、モデル決定部１０４は、この入力デバイスサイズに第２モデルを割り当てると共に、ネットリストの記述を第２モデルが使用できる形式に変更する。一方、判定の結果、誤差が許容誤差値以上であった場合、デバイス判定部１０３は、次にモデル格納部１０２に格納されている第３モデル誤差データを照合して、入力デバイスサイズによる誤差を判定する。
【００５１】
上記したマナーで照合及び判定を繰り返して、誤差が予め設定された基準値以内となるモデルを入力デバイスサイズに最適なモデルとして割り当てる。なお、最後の第ｎモデルも判定するようにしても差し支えない。ただし、全てのモデルについて誤差が基準値を上回る場合も考えられるため、この場合には許容誤差の値を大きな値に変更して、再度第１モデル判定からやり直すようにしてもよい。又は、第１〜第ｎモデルの全てについて照合を行った上で、誤差が最小であったモデルを判定及び選択するようにしても構わない。さらに、第２実施例で説明した許容誤差を入力できるようにしてもよい。
【００５２】
以上のように、本発明の一実施形態に係るデバイスミスマッチ特性のモデル化方法及びモデルパラメータの抽出装置によれば、従来のモデルに比べ、モデルを適用しているサイズ領域での、最大誤差及び平均誤差の大幅な削減が可能な精度の高いモデルを実現することができる。また、精度の高いモデルと従来のモデルとを最適に振り分けることにより、誤差精度及び時間を最適化したシミュレーションシステムを構築することができる。
【００５３】
典型的には、上記実施形態で説明したデバイスミスマッチ特性のモデル化方法は、記憶装置（ＲＯＭ、ＲＡＭ、ハードディスク等）に格納された上述した処理手順を実行可能な所定のプログラムデータが、ＣＰＵによって解釈実行されることで実現される。この場合、プログラムデータは、ＣＤ−ＲＯＭやフレキシブルディスク等の記録媒体を介して記憶装置内に導入されてもよいし、記録媒体上から直接実行されてもよい。
【産業上の利用可能性】
【００５４】
本発明は、ＬＳＩに使用されるデバイスのミスマッチ特性をモデル化する方法及びそのモデルに適用されるパラメータを抽出する装置等に利用可能であり、特にモデル誤差精度の向上とシミュレーション時間の短縮とのバランスを最適化する場合等に有用である。
【図面の簡単な説明】
【００５５】
【図１】トランジスタのしきい値ミスマッチのＷ依存性グラフ
【図２】トランジスタのしきい値ミスマッチのＬ依存性グラフ
【図３】本発明の一実施形態に係るミスマッチ特性のモデル化装置の概略構成を説明する図
【図４】ミスマッチモデルパラメータ抽出に必要なＴＥＧサイズを説明する図
【図５】ＰＷ決定のアルゴリズムを説明する図
【図６】ＰＬ決定のアルゴリズムを説明する図
【図７】トランジスタのしきい値ミスマッチデータと本発明モデルのグラフ
【図８】回路へのミスマッチモデル適用例を説明する図
【図９】回路へのミスマッチモデル適用例を説明する図
【図１０】本発明のシミュレーションシステムの概略構成を説明する図
【図１１】第１実施例のモデルの自動振り分け処理を説明するフローチャート
【図１２】ミスマッチモデルの誤差データの格納形態の一例を示す図
【図１３】ミスマッチモデルの誤差データの格納形態の一例を示す図
【図１４】第２実施例のモデルの自動振り分け処理を説明するフローチャート
【図１５】第３実施例のモデルの自動振り分け処理を説明するフローチャート
【図１６】トランジスタのしきい値ミスマッチデータと従来モデルのグラフ
【図１７】抵抗ミスマッチデータと従来モデルのグラフ
【符号の説明】
【００５６】
１０  デバイス測定部
２０  パラメータ抽出部
２１  実測データ記憶部
２２  ＰＷ解析部
２３  ＰＬ解析部
２４  最終解析部
３０  モデル出力部
１０１  サイズ入力部
１０２  モデル格納部
１０３  デバイス判定部
１０４  モデル決定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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