(57)【要約】【課題】新規なセル構造を備えた不揮発性メモリの製造方法を提供する。【解決手段】不揮発性メモリを構成するＭＩＳＦＥＴＱｍは、ゲート絶縁膜上に形成されたゲート電極１０ａと、一端がゲート電極１０ａの下部まで延在するｎ+型半導体領域１３（ドレイン）と、ゲート電極１０ａに対してオフセットするように形成されたｎ+型半導体領域１５（高濃度ソース）と、一端がゲート電極１０ａの下部まで延在するｎ-型半導体領域１１（低濃度ソース）とで構成される。ゲート絶縁膜は、ドレイン側が１層の酸化シリコン膜９で構成され、ソース側が酸化シリコン膜７と窒化シリコン膜８と酸化シリコン膜９とを積層した３層の絶縁膜で構成される。このメモリセルの書き込みは、ドレインをソースよりも高電位とし、低濃度ソースの端部で発生したホットエレクトロンを前記ゲート絶縁膜の一部を構成する窒化シリコン膜中に注入して行う。【選択図】図２
2006080567.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１酸化シリコン膜を形成した後、前記第１酸化シリコン膜の上部に窒化シリコン膜を形成する工程と、
（ｂ）前記第１酸化シリコン膜および前記窒化シリコン膜をパターニングすることにより、前記半導体基板上の第１領域に前記第１酸化シリコン膜および前記窒化シリコン膜を残し、前記半導体基板上の第２領域の前記第１酸化シリコン膜および前記窒化シリコン膜を除去する工程と、
（ｃ）前記半導体基板上の前記第１領域の前記窒化シリコン膜の上部、および前記半導体基板上の前記第２領域に第２酸化シリコン膜を形成する工程と、
（ｄ）前記第２酸化シリコン膜の上部に形成した導体膜をパターニングすることにより、前記第１および第２領域の前記第２酸化シリコン膜上にＭＩＳＦＥＴのゲート電極を形成する工程と、
を有し、
前記ＭＩＳＦＥＴは不揮発性メモリを構成し、周辺回路を構成するＭＩＳＦＥＴのゲート電極と、前記不揮発性メモリを構成するＭＩＳＦＥＴのゲート電極とは、同一の導体膜をパターニングする工程で形成され、
前記周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜は、前記第２酸化シリコン膜を形成する工程で形成される半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、さらに、
（ｅ）前記ゲート電極の前記第１領域側に不純物を導入して、前記半導体基板内に第１半導体領域を形成する工程と、
（ｆ）前記ゲート電極の前記第２領域側に不純物を導入して、前記半導体基板内に第２半導体領域を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法であって、
前記第１半導体領域を形成する工程または前記第２半導体領域を形成する工程は、周辺回路を構成するＭＩＳＦＥＴの半導体領域を形成する工程と同じ工程である半導体集積回路装置の製造方法。
【請求項４】
（ａ）半導体基板上に第１酸化シリコン膜を形成した後、前記第１酸化シリコン膜の上部に窒化シリコン膜を形成する工程と、
（ｂ）前記第１酸化シリコン膜および前記窒化シリコン膜をパターニングすることにより、前記半導体基板上の第１領域に前記第１酸化シリコン膜および前記窒化シリコン膜を残し、前記半導体基板上の第２および第３領域の前記第１酸化シリコン膜および前記窒化シリコン膜を除去する工程と、
（ｃ）前記半導体基板上の前記第２および第３領域に第２酸化シリコン膜を形成する工程と、
（ｄ）前記第２および第３領域の前記第２酸化シリコン膜上にＭＩＳＦＥＴのゲート電極を形成する工程と、
を有し、
前記第１および第２領域のＭＩＳＦＥＴは、不揮発性メモリを構成し、
前記第３領域のＭＩＳＦＥＴは、周辺回路を構成する半導体集積回路装置の製造方法。
【請求項５】
請求項３記載の半導体集積回路装置の製造方法であって、
前記第１領域の前記窒化シリコン膜上および前記第２領域の前記第２酸化シリコン膜上に前記それぞれのＭＩＳＦＥＴのゲート電極が形成される半導体集積回路装置の製造方法。
【請求項６】
半導体基板の第１領域に第１酸化シリコン膜が形成され、前記第１酸化シリコン膜上に窒化シリコン膜が形成され、
前記半導体基板の第２領域、および前記第１領域の前記窒化シリコン膜が形成されていない領域に第２酸化シリコン膜が形成され、
前記第１および第２領域の前記第２酸化シリコン膜上にＭＩＳＦＥＴのゲート電極が形成され、
前記第１領域のＭＩＳＦＥＴは、不揮発性メモリを構成し、
前記２領域のＭＩＳＦＥＴは、周辺回路用ＭＩＳＦＥＴを構成する半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置であって、
前記第１領域の前記窒化シリコン膜上および前記第２領域の前記第２酸化シリコン膜上に前記それぞれのＭＩＳＦＥＴのゲート電極が形成される半導体集積回路装置。
【請求項８】
第１導電型の半導体基板上に形成されたゲート絶縁膜上にワード線と電気的に接続されたゲート電極が形成され、
前記半導体基板内にソース、ドレインを構成する第２導電型の第１および第２半導体領域が形成され、
前記第１半導体領域と前記第２半導体領域との間にチャネル領域が形成されるＭＩＳＦＥＴによって、不揮発性メモリが構成された半導体集積回路装置であって、
前記ゲート電極は、少なくとも前記第１半導体領域側が第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を積層した３層の絶縁膜からなり、
前記第２半導体領域側が酸化シリコン膜からなり、
前記ゲート絶縁膜は、前記第１半導体領域側と前記第２半導体領域側とがほぼ同じ電気的容量膜厚を有している半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、絶縁膜トラップを電荷の蓄積領域とした単一ＭＩＳＦＥＴ構造の不揮発性メモリを有する半導体集積回路装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
シリコン基板上に形成される不揮発性メモリの基本セル構造は、ゲート酸化膜とその上部のコントロールゲート（ワード線）との間に設けられ、周囲と電気的に絶縁されたフローティング（浮遊）ゲートを電荷の蓄積領域とする、いわゆるフローティングゲート型と、このようなフローティングゲートを持たず、ゲート絶縁膜が酸化シリコン膜と窒化シリコン膜との積層膜で構成され、上記窒化シリコン膜中にトラップされた電子を電荷の蓄積領域とするＭＮＯＳ(Metal-gate Nitride Oxide Silicon)型とに大別される。
【０００３】
図５２は、フローティングゲート型メモリセルの代表的なセル構造を示す断面図である。このメモリセルは、シリコン基板１０１の主面上に形成された膜厚１０nm程度のゲート酸化膜１０２の上部にフローティングゲート１０３、層間絶縁膜１０４およびコントロールゲート（ＣＧ）１０５を順次形成し、フローティングゲート１０３の両側のシリコン基板１０１にソース（Ｓ）１０６およびドレイン（Ｄ）１０７を形成した構造になっている。
【０００４】
メモリセルの書き込みは、フローティングゲート１０３中に電子１０８を注入し、コントロールゲート１０５から見たトランジスタのしきい値電圧(Ｖth）を電子１０８の蓄積のない状態に比較して３Ｖ〜５Ｖ程度上昇させることによって行う。また、フローティングゲート１０３への電子１０８の注入は、アバランシェ・ブレークダウンによって発生するドレイン１０７近傍のホットエレクトロンをコントロールゲート１０５に印加した正電圧によってフローティングゲート１０３へ引き込む方式が主流である。
【０００５】
一方、図５３は、ＭＮＯＳ型メモリセルの代表的なセル構造を示す断面図である。このメモリセルは、シリコン基板１１１の主面上に形成された膜厚２nm程度の直接トンネル酸化膜１１２の上部に窒化シリコン膜１１３および書き込み／消去用のゲート電極（ＰＥＧ）１１５ａが順次形成され、ゲート電極１１５ａの両側のシリコン基板１１１にソース（Ｓ）１１６および接続拡散層（ドレイン）１１７が形成されたＭＩＳＦＥＴ（記憶素子部）と、ゲート酸化膜１１８の上部に選択用のゲート電極（ＳＧ）１１５ｂが形成され、ゲート電極１１５ｂの両側のシリコン基板１１１に接続拡散層（ソース）１１７およびドレイン（Ｄ）１１９が形成された選択用ＭＩＳＦＥＴとで構成されている。
【０００６】
メモリセルの書き込みは、シリコン基板１１１および書き込み／消去用のゲート電極１１５ａの電位を制御し、直接トンネル酸化膜１１２を介してシリコン基板１１１側から窒化シリコン膜１１３中へ電子１０８を全面注入してトラップさせることにより、記憶素子部のＭＩＳＦＥＴのしきい値電圧を上昇させて行う。また、消去も同様に、シリコン基板１１１およびゲート電極１１５ａの電位を制御し、窒化シリコン膜１１３中にトラップさせた電子をシリコン基板１１１側へ放出することにより、記憶素子部のＭＩＳＦＥＴのしきい値電圧を下降させて行う。この消去動作の際には、記憶素子部のしきい値電圧を０Ｖ以下、すなわちデプレッション領域まで低下させるので、読み出しを行うためには記憶素子部のＭＩＳＦＥＴ以外に前記した選択用ＭＩＳＦＥＴが必要となる。
【０００７】
上記ＭＮＯＳ型メモリセルは、絶縁膜（窒化シリコン膜１１３）中に電子をトラップさせる動作方式であることから、トラップされた電子はそれぞれ独立にしきい値電圧の変調に寄与している。そのため、直接トンネル膜１１２中の欠陥に起因した窒化シリコン膜１１３中の電子の部分的な漏洩による、記憶素子部のチャネル全域にわたるしきい値電圧の変動が非常に小さい。言い替えると、リテンション特性が優れており、信頼度の高いメモリセル方式であると言える。
【０００８】
図５４は、米国特許（ＵＳＰ）第５４０８１１５号（特許文献１）に記載され、“Self-Aligned Split-Gate EEPROM Device”と名付けられたセル構造を示す断面図である。このメモリセルは、シリコン基板１２１の主面上にゲート酸化膜１２２および選択用ゲート電極（ＳＧ）１２３を積層し、それらの側壁部に酸化シリコン膜１２４、窒化シリコン膜１２５および酸化シリコン膜１２６からなる３層の絶縁膜を介してサイドウォールゲート電極（ＳＷＧ）１２７を形成した構造になっている。また、ソース（Ｓ）１２８は、このサイドウォールゲート電極（ＳＷＧ）１２７をマスクとするイオン注入により形成され、ドレイン（Ｄ）１２９は、前記選択用ゲート電極１２３をマスクとするイオン注入により形成されている。
【０００９】
メモリセルの書き込みは、“1997 Symposium on VLSI Technology Digest of Technical Papers p63-p64”（非特許文献１）に記載されているように、ドレイン１２９を接地電位とし、ソース１２８、サイドウォールゲート電極１２７および選択ゲート電極１２３にそれぞれ５Ｖ、９Ｖ、１Ｖの電圧を印加することによって行う。
【００１０】
図５５は、上記メモリセルの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示している。ソース（Ｓ）−ドレイン（Ｄ）間に印加された電圧（５Ｖ）は、その大半がソース（Ｓ）の空乏層に印加されるので、図示のように、チャネル方向に沿った電界強度はサイドウォールゲート電極（ＳＷＧ）の直下において最大値となる。そのため、ドレイン（Ｄ）からチャネル領域へ走行してきた電子は、ソース（Ｓ）近傍の高電界領域で加速されてアバランシェ・ブレークダウンを引き起こし、このとき発生したホットエレクトロンがサイドウォールゲート電極（ＳＷＧ）による縦方向の高電界によって窒化シリコン膜（１２５）中に注入、トラップされる。すなわち、サイドウォールゲート電極（ＳＷＧ）の直下の窒化シリコン膜（１２５）に電子がトラップされることにより、サイドウォールゲート電極（ＳＷＧ）から見たしきい値電圧が上昇する。このホットエレクトロンによる書き込み方式は、前述したフローティングゲート型メモリセルにおけるドレイン近傍のホットエレクトロンをフローティングゲートへ引き込む方式と基本的に同一である。
【００１１】
また、上記メモリセルの読み出しは、ソース（１２８）を接地電位とし、サイドウォールゲート電極（１２７）と選択用ゲート電極（１２３）とに１.８Ｖの電圧を印加し、窒化シリコン膜（１２５）中の電子トラップの有無によるサイドウォールゲート電極（１２７）から見たしきい値電圧の変調をドレイン電流から判定する。このメモリセルは、ホットエレクトロンを用いて書き込みを行うために、電子をトラップさせる窒化シリコン膜（１２５）の直下の酸化シリコン膜（１２４）を前述したＭＮＯＳ型メモリセルの直接トンネル酸化膜よりも厚い膜厚（例えば１０nm程度）で形成しても書き込み速度が劣化しない。また、この酸化シリコン膜（１２４）を厚い膜厚にするほど欠陥密度が減少し、結果的にメモリセルのリテンション特性が改善する。
【００１２】
ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ.,(vol.EDL-8,no.3,pp.93-95,March 1987)（非特許文献２）は、コントロールゲートを持たない単一ＭＩＳＦＥＴ構造の不揮発性メモリを開示している。この不揮発性メモリのメモリセルは、ゲート絶縁膜の上部に形成された多結晶シリコンのゲート電極と、このゲート電極の両側の半導体基板に形成されたソース、ドレインとで構成されており、ゲート絶縁膜は、２層の酸化シリコン膜の間に窒化シリコン膜を挟んだ３層構造で構成されている。
【００１３】
メモリセルの書き込みは、ドレイン近傍のキャリヤを窒化シリコン膜中に注入、トラップさせることによって行う。このメモリセルは、２層の酸化シリコン膜に挟まれた窒化シリコン膜中のキャリヤがドレイン近傍の狭い領域に局在するために、ＭＮＯＳ型メモリセルに比べてリテンション特性が優れている。
【００１４】
特開平６−２３２４１６号公報（特許文献２）は、ソースとドレインとの間のチャネル領域の上部にゲート絶縁膜とキャリヤを保持するトラップ膜とが連なって形成され、このゲート絶縁膜とトラップ膜との上部にゲート電極が形成された単一ＭＩＳＦＥＴ構造の不揮発性メモリを開示している。ゲート絶縁膜は酸化シリコン膜で構成され、トラップ膜は２層の酸化シリコン膜の間に窒化シリコン膜を挟んだ３層構造で構成されている。
【００１５】
メモリセルの書き込みは、トラップ膜の一部を構成する下層の酸化シリコン膜（トンネル酸化膜）を通じて電子を窒化シリコン膜注入、トラップさせることによって行う。このメモリセルは、通常のエンハンスメントＭＩＳＦＥＴのゲート絶縁膜とキャリヤを保持するメモリ部のトラップ膜とを単一ゲート電極の下部に形成するので、セル面積を縮小することができる。
【特許文献１】米国特許第５４０８１１５号
【特許文献２】特開平６−２３２４１６号公報
【非特許文献１】1997 Symposium on VLSI Technology Digest of Technical Papers p63-p64
【非特許文献２】ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ.,(vol.EDL-8,no.3,pp.93-95,March 1987)
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前述したフローティングゲート型メモリセルは、フローティングゲートの上部にコントロールゲート（ワード線）を積層することから、セル面積を比較的小さく設計することができ、大容量化に適したセル構造となっている。一方、ＭＮＯＳ型メモリセルは、フローティングゲート型メモリセルに比べてリテンション特性が優れており、信頼度の高いセル方式であると言えるが、記憶素子部と選択用とに２つの基本素子を必要とするために、同一設計ルールでのセル面積がフローティングゲート型メモリセルの４〜５倍程度大きくなり、大容量化には適さないという欠点がある。
【００１７】
また、米国特許（ＵＳＰ）第５４０８１１５号に開示されたメモリセルは、フローティングゲート型メモリセルに匹敵するスケーラビリティとＭＮＯＳ型メモリセルと同等以上の高い信頼性とを有している。しかしながら、選択用ゲート電極とサイドウォールゲート電極とを有するセル構造は、フローティングゲート型メモリセルに比べて書き込み／消去動作が複雑になり、結果として必要とする周辺回路の面積が増加する。しかも、サイドウォールゲート電極の幅が１００nm程度あるため、その配線抵抗値が通常のゲート抵抗の５〜７倍に増大し、これが読み出し速度の劣化を招いている。さらに、選択用ゲート電極とサイドウォールゲート電極との間、すなわち酸化シリコン膜（１２４）、窒化シリコン膜（１２５）および酸化シリコン膜（１２６）が横方向に積層された領域の直下のチャンネル領域は、その幅が３０nm程度と僅かではあるが、その上部にゲート電極が存在していない。そのため、この領域が寄生抵抗として作用し、読み出し時のドレイン電流を低下させて読み出し速度を劣化させるという問題がある。
【００１８】
本発明の目的は、フローティングゲート型メモリセルに匹敵するスケーラビリティとＭＮＯＳ型メモリセルと同等以上の高い信頼性とを併せ持った新規なセル構造を備えた不揮発性メモリおよびその製造方法を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板上に第１酸化シリコン膜を形成した後、前記第１酸化シリコン膜の上部に窒化シリコン膜を形成する工程と、（ｂ）前記第１酸化シリコン膜および前記窒化シリコン膜をパターニングすることにより、前記半導体基板上の第１領域に前記第１酸化シリコン膜および前記窒化シリコン膜を残し、前記半導体基板上の第２領域の前記第１酸化シリコン膜および前記窒化シリコン膜を除去する工程と、（ｃ）前記半導体基板上の前記第１領域の前記窒化シリコン膜の上部、および前記半導体基板上の前記第２領域に第２酸化シリコン膜を形成する工程と、（ｄ）前記第２酸化シリコン膜の上部に形成した導体膜をパターニングすることにより、前記第１および第２領域の前記第２酸化シリコン膜上にＭＩＳＦＥＴのゲート電極を形成する工程とを有し、前記ＭＩＳＦＥＴは不揮発性メモリを構成し、周辺回路を構成するＭＩＳＦＥＴのゲート電極と、前記不揮発性メモリを構成するＭＩＳＦＥＴのゲート電極とは、同一の導体膜をパターニングする工程で形成され、前記周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜は、前記第２酸化シリコン膜を形成する工程で形成されるものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
本発明の半導体集積回路装置は、不揮発性メモリのメモリセルが単一のＭＩＳＦＥＴで構成されているために、書き込み／消去動作を比較的簡便に行うことができ、必要とする周辺回路の面積を増加させることがない。また、製造工程も簡略であることから、従来のフローティングゲート型メモリセルと同等のセル面積に設計することができ、スケーラビリティに優れた不揮発性メモリを実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本発明の一実施の形態であるフラッシュメモリ（一括消去型不揮発性メモリ）の主要部を示す概略回路図である。
【００２６】
このフラッシュメモリのメモリセルアレイ（ＭＡ）には、図の左右方向（Ｘ方向）に延在する複数本のワード線ＷＬ（ＷＬ1〜ＷＬm）および複数本のソース線ＳＬ（ＳＬ1〜ＳＬm/2）と、これらと直交するＹ方向に延在する複数本のビット線ＤＬ（ＤＬ1〜ＤＬn）と、後述するＭＩＳＦＥＴ構造で構成された複数のメモリセルＭ（Ｍ11〜Ｍnm）とが形成されている。
【００２７】
上記ワード線ＷＬ（ＷＬ1〜ＷＬm）のそれぞれは、Ｘ方向に沿って配置された複数のメモリセルＭのゲート電極に接続され、その一端部はロウデコーダ（Ｘ−ＤＥＣ）に接続されている。ソース線ＳＬ（ＳＬ1〜ＳＬm/2）のそれぞれは、２本のワード線ＷＬの間に１本ずつ配置され、Ｙ方向に隣接する２個のメモリセルＭの共通するソースに接続されている。また、これらのソース線ＳＬ（ＳＬ1〜ＳＬm/2）の一端部は、メモリセルアレイ（ＭＡ）の周辺部に配置された共通ソース線ＣＳＬに接続されている。ビット線ＤＬ（ＤＬ1〜ＤＬn）のそれぞれは、Ｙ方向に隣接する２個のメモリセルＭの共通するドレインに接続され、その一端部はカラムデコーダ（Ｙ−ＤＥＣ）およびセンスアンプ（ＳＡ）に接続されている。
【００２８】
図２は、上記メモリセルアレイとそれに隣接する周辺回路の各一部を示す半導体基板の要部断面図、図３Ａは、メモリセル約４個分の導体層パターンを示す平面図、図３Ｂは、メモリセル約１２個分の導体層パターンを示す平面図である。
【００２９】
ｐ型の単結晶シリコンからなる半導体基板１のメモリセルアレイ領域にはｐ型ウエル５が形成されており、周辺回路領域にはｐ型ウエル５とｎ型ウエル６とが形成されている。また、メモリセルアレイ領域のｐ型ウエル５の下部には、このｐ型ウエル５を半導体基板１の他の領域から電気的に分離するための深いｎ型ウエル４が形成されている。ｐ型ウエル５とｎ型ウエル６のそれぞれの表面には、酸化シリコン膜で構成された素子分離用のフィールド酸化膜２が形成されている。
【００３０】
メモリセルアレイ領域のｐ型ウエル５には、メモリセルを構成するｎチャネル型のＭＩＳＦＥＴＱｍが形成されている。また、周辺回路領域のｐ型ウエル５には周辺回路の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウエル６には周辺回路の他の一部を構成するｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。
【００３１】
メモリセルを構成するＭＩＳＦＥＴＱｍは、主としてゲート絶縁膜上に形成されたゲート電極１０ａと、一端がゲート電極１０ａの下部まで延在するｎ+型半導体領域１３（ドレイン）と、ゲート電極１０ａに対してオフセットするように形成されたｎ+型半導体領域１５（高濃度ソース）と、ｎ+型半導体領域１５の周囲に形成され、一端がゲート電極１０ａの下部まで延在するｎ-型半導体領域１１（低濃度ソース）と、これらのソース、ドレインに挟まれたチャネル形成領域（ｐ型ウエル５）とで構成されている。ゲート電極１０ａはワード線ＷＬと一体に構成され、ソース（ｎ+型半導体領域１５、ｎ-型半導体領域１１）はソース線ＳＬと一体に構成されている。
【００３２】
ゲート電極１０ａは、例えばｎ型の多結晶シリコン膜の上部にＷ（タングステン）シリサイド膜を積層したポリサイド膜で構成され、その側壁には酸化シリコン膜で構成されたサイドウォールスペーサ１６が形成されている。また、ゲート電極１０ａの下部に形成されたゲート絶縁膜は、ドレイン側が１層の酸化シリコン膜９で構成され、ソース側が酸化シリコン膜９の下層に酸化シリコン膜７と窒化シリコン膜８とを積層した３層の絶縁膜で構成されている。
【００３３】
周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐは、主としてゲート絶縁膜（酸化シリコン膜９）上に形成されたゲート電極１０ｂと、ゲート電極１０ｂに対してオフセットするように形成された一対のｐ+型半導体領域１４（ソース、ドレイン）と、一端がゲート電極１０ｂの下部まで延在する一対のｐ-型半導体領域１２と、これらのソース、ドレインに挟まれたチャネル形成領域（ｐ型ウエル５）とで構成されている。また、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲート絶縁膜（酸化シリコン膜９）上に形成されたゲート電極１０ｃと、ゲート電極１０ｃに対してオフセットするように形成された一対のｎ+型半導体領域１５（ソース、ドレイン）と、一端がゲート電極１０ｃの下部まで延在する一対のｎ-型半導体領域１１と、これらのソース、ドレインに挟まれたチャネル形成領域（ｐ型ウエル５）とで構成されている。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎは、ＬＤＤ(Lightly Doped Drain)構造で構成されている。ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｂおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｃは、メモリセルのゲート電極１０ａと同じくポリサイド膜で構成され、それらの側壁には酸化シリコン膜からなるサイドウォールスペーサ１６が形成されている。
【００３４】
上記メモリセル（ＭＩＳＦＥＴＱｍ）、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎの上部には厚い膜厚の酸化シリコン膜１７が形成されており、さらにその上部には例えばＡｌ合金膜で構成された配線２３〜２７が形成されている。
【００３５】
メモリセルアレイ領域に形成された配線２３はビット線ＤＬを構成し、酸化シリコン膜１７に形成されたコンタクトホール２０を通じてメモリセルのドレイン（ｎ+型半導体領域１３）と接続されている。また、周辺回路領域に形成された配線２４〜２７のうち、配線２４、２５は、酸化シリコン膜１７に形成された一対のコンタクトホール２１を通じてｐチャネル型ＭＩＳＦＥＴＱｐの一対のｐ+型半導体領域１４（ソース、ドレイン）と接続され、配線２６、２７は、酸化シリコン膜１７に形成された一対のコンタクトホール２２、２２を通じてｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ+型半導体領域１５（ソース、ドレイン）と接続されている。
【００３６】
次に、上記フラッシュメモリのプログラム動作を図４（メモリセル約１個分を示す概略断面図）、図５（メモリセルの動作電圧表）および図６（メモリセルの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示すグラフ）を用いて説明する。
【００３７】
書き込み動作は、選択したメモリセルのソース（１１、１５）を接地電位（０Ｖ）とし、ゲート電極（１０ａ）およびドレイン（１３）にそれぞれ５Ｖの正電圧を印加する。これにより、低濃度ソース（１１）の端部に図６に示すような電界強度のピークが生じ、この領域（低濃度ソース側）で発生したホットエレクトロン（ｅ-）が窒化シリコン膜８中の電子トラップに注入され、ゲート電極（１０ａ）から見たしきい値電圧が上昇することにより、書き込みが行われる。
【００３８】
また、読み出し動作も同様に、選択したメモリセルのソース（１１、１５）を接地電位（０Ｖ）とし、ゲート電極（１０ａ）およびドレイン（１３）にそれぞれ２Ｖの正電圧を印加して行う。消去動作は、メモリセルのドレイン（１３）を接地電位（０Ｖ）とし、ソース（１１、１５）に５Ｖの正電圧、ゲート電極（１０ａ）に−１０Ｖの負電圧をそれぞれ印加し、窒化シリコン膜８中へトラップさせた電子を基板（ｐ型ウエル５）側へ放出することにより、ゲート電極（１０ａ）から見たしきい値電圧を下降させて行う。
【００３９】
次に、上記不揮発性メモリの製造方法の一例を図７〜図１８（メモリセルアレイ領域とそれに隣接する周辺回路領域の各一部を示す半導体基板の要部断面図）を用いて説明する。
【００４０】
まず、図７に示すように、１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンで構成された半導体基板１を用意し、その表面に選択酸化（ＬＯＣＯＳ）法で膜厚５００nm程度のフィールド酸化膜２を形成した後、半導体基板１を熱酸化することにより、上記フィールド酸化膜２で囲まれた素子形成領域の表面に膜厚２０nm程度の酸化シリコン膜３を形成する。酸化シリコン膜３は、次の工程で半導体基板１に不純物をイオン打ち込みする際のマスクとして使用される。
【００４１】
次に、図８に示すように、メモリセルアレイ領域の半導体基板１に深いｎ型ウエル４を形成した後、メモリセルアレイ領域および周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴ形成領域）の半導体基板１に浅いｐ型ウエル５を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴ形成領域）の半導体基板１に浅いｎ型ウエル６を形成する。
【００４２】
深いｎ型ウエル４は、メモリセルアレイ領域に開孔部を設けた膜厚５μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー３０００ｋｅＶ、ドーズ量１×１０13/cm2の条件で半導体基板１にｎ型不純物（リン）をイオン打ち込みして形成する。また、浅いｐ型ウエル５は、メモリセルアレイ領域とｎチャネル型ＭＩＳＦＥＴ形成領域とに開孔部を設けた膜厚２.５μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー４５０ｋｅＶ、ドーズ量１×１０13/cm2および加速エネルギー２００ｋｅＶ、ドーズ量３×１０12/cm2の条件で半導体基板１にｐ型不純物（ホウ素）をイオン打ち込みして形成する。さらに、浅いｎ型ウエル６は、ｐチャネル型ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚２.５μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー１０００ｋｅＶ、ドーズ量１.５×１０13/cm2、加速エネルギー３７０ｋｅＶ、ドーズ量３×１０13/cm2および加速エネルギー１８０ｋｅＶ、ドーズ量１×１０12/cm2の条件で半導体基板１にｎ型不純物（リン）をイオン打ち込みして形成する。
【００４３】
なお、上記したｐ型ウエル５を形成するためのイオン打ち込み工程では、メモリセル（ＭＩＳＦＥＴＱｍ）およびｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧（Ｖth）を調整するための不純物（ホウ素）を同時にイオン注入する（加速エネルギー５０ｋｅＶ、ドーズ量１.２×１０12/cm2）。また、ｎ型ウエル６を形成するためのイオン打ち込み工程では、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧（Ｖth）を調整するための不純物（ホウ素）を同時にイオン注入する（加速エネルギー２０ｋｅＶ、ドーズ量１.５×１０12/cm2）。
【００４４】
次に、ｐ型ウエル５、ｎ型ウエル６のそれぞれの表面の酸化シリコン膜３をウェットエッチングで除去した後、図９に示すように、半導体基板１を７５０℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル６のそれぞれの表面に膜厚７nm程度の酸化シリコン膜７を形成し、さらに８００℃程度の熱ＣＶＤ法で酸化シリコン膜７の上部に膜厚７nm程度の窒化シリコン膜８を堆積する。
【００４５】
次に、図１０に示すように、上記窒化シリコン膜８と酸化シリコン膜７とをパターニングして、メモリセルのソース形成領域とその近傍のみにこれらの膜を残す。窒化シリコン膜８のパターニングは、上記ソース形成領域とその近傍とに開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにしたドライエッチングで行い、酸化シリコン膜７のパターニングは、上記フォトレジスト膜をアッシングで除去した後、窒化シリコン膜８をマスクにしたドライエッチングで行う。ソース形成領域とその近傍に残す上記２層の絶縁膜（酸化シリコン膜７、窒化シリコン膜８）は、後の工程で形成されるゲート電極１０ａの下部に位置する部分の長さ（ゲート長方向の長さ）が２０nm〜２００nm程度となるようにその幅を調整する。
【００４６】
次に、図１１に示すように、半導体基板１を８００℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル６のそれぞれの表面に膜厚１５nm程度の酸化シリコン膜９を形成する。このとき、メモリセルアレイ領域の窒化シリコン膜８も同時に酸化されるので、その表面にも膜厚２nm程度の酸化シリコン膜９が形成される。
【００４７】
次に、図１２に示すように、メモリセルアレイ領域の酸化シリコン膜９上にメモリセル（ＭＩＳＦＥＴＱｍ）のゲート電極１０ａを形成し、周辺回路領域の酸化シリコン膜９上にｐチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｂとｎチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｃとを形成する。ゲート電極１０ａ、１０ｂ、１０ｃは、６００℃程度の熱ＣＶＤ法で酸化シリコン膜９上に膜厚１００nm程度、リン濃度２×１０20/cm3程度の多結晶シリコン膜と膜厚５０nm程度のＷシリサイド膜とを堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【００４８】
次に、図１３に示すように、半導体基板１の全面に加速エネルギー４０ｋｅＶ、ドーズ量１×１０13/cm2の条件でｎ型不純物（リン）をイオン打ち込みすることにより、ゲート電極１０ａ、１０ｃのそれぞれの両側のｐ型ウエル５およびゲート電極１０ｂの両側のｎ型ウエル６に低不純物濃度のｎ-型半導体領域１１を形成する。
【００４９】
次に、図１４に示すように、メモリセルのドレイン形成領域に開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー５０ｋｅＶ、ドーズ量３×１０15/cm2の条件でｐ型ウエル５にｎ型不純物（ヒ素）をイオン打ち込みすることにより、メモリセルのドレインを構成するｎ+型半導体領域１３を形成する。
【００５０】
次に、図１５に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー５０ｋｅＶ、ドーズ量２×１０13/cm2の条件でｎ型ウエル６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みすることにより、ゲート電極１０ｂの両側のｎ型ウエル６に前記ｎ-型半導体領域１１を補償して低不純物濃度のｐ-型半導体領域１２を形成する。
【００５１】
次に、図１６に示すように、半導体基板１上にＣＶＤ法で膜厚２００nm程度の酸化シリコン膜（図示せず）を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、ゲート電極１０ａ、１０ｂ、１０ｃのそれぞれの側壁に幅１５０nm程度のサイドウォールスペーサ１６を形成する。このとき、メモリセルのソース形成領域を覆っている酸化シリコン膜９と窒化シリコン膜８も同時にエッチングされる。
【００５２】
次に、図１７に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー５０ｋｅＶ、ドーズ量３×１０15/cm2の条件でｎ型ウエル６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みすることにより、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域１４を形成する。
【００５３】
続いて、メモリセルのソース形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域とに開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー５０ｋｅＶ、ドーズ量２×１０15/cm2の条件でｐ型ウエル５にｎ型不純物（ヒ素）をイオン打ち込みすることにより、メモリセルのソースを構成する高不純物濃度のｎ+型半導体領域１５と、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域１５とを形成する。ここまでの工程で、メモリセル（ＭＩＳＦＥＴＱｍ）と周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）とが完成する。
【００５４】
次に、図１８に示すように、半導体基板１上にＣＶＤ法で膜厚５００nm程度の酸化シリコン膜１７を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜１７をドライエッチングすることにより、メモリセルのドレインの上部、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインの上部およびｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインの上部にそれぞれコンタクトホール２０、２１、２２を形成する。
【００５５】
その後、コンタクトホール２０〜２２の内部を含む酸化シリコン膜１７上にスパッタリング法で膜厚５００nm程度のＡｌ合金膜を堆積し、フォトレジスト膜をマスクにしたドライエッチングでこのＡｌ合金膜をパターニングして配線２３〜２７を形成することにより、前記図２に示す本実施の形態のフラッシュメモリが略完成する。
【００５６】
上記のように構成された本実施の形態のフラッシュメモリは、従来のフローティングゲート型メモリセルと同様、メモリセルが単一のＭＩＳＦＥＴで構成されているために、書き込み／消去動作を比較的簡便に行うことができ、必要とする周辺回路の面積を増加させることがない。また、製造工程も簡略になる。
【００５７】
本実施の形態のフラッシュメモリは、読み出し動作の際に、従来のサイドウォールゲート電極を備えたメモリセルのような高抵抗配線を用いないため、読み出し速度の劣化が発生しない。また、書き込み動作の際には、ゲート電極とドレインとに正電圧を印加し、ソース近傍で発生させたホットエレクトロンを窒化シリコン膜中の電子トラップに注入する方式を採用するため、接地電位のソースとゲート電極間の電位差が大きくなることによって注入効率が向上し、従来のセル構造に比べてより低電圧動作が可能となる。
【００５８】
本実施の形態のフラッシュメモリは、メモリセルのゲート電極がチャネル領域の全面を覆っているために、従来のサイドウォールゲート電極を備えたセル構造で問題となるサイドウォールゲート電極−制御ゲート電極間の絶縁膜直下における寄生抵抗の発生がなく、読み出し動作時のドレイン電流の低下を招くことがない。
【００５９】
本実施の形態のフラッシュメモリの製造方法は、メモリセルのソース側のゲート絶縁膜（酸化シリコン膜７、窒化シリコン膜８、酸化シリコン膜９からなる３層の絶縁膜）をゲート電極に対して自己整合（セルフアライン）で形成するので、従来のフローティングゲート型メモリセルと同等のセル面積に設計することができ、スケーラビリティに優れた不揮発性メモリを実現することができる。
【００６０】
（実施の形態２）
本実施の形態のフラッシュメモリの製造方法を図１９〜図３３（メモリセルアレイ領域とそれに隣接する周辺回路領域の各一部を示す半導体基板の要部断面図）を用いて説明する。
【００６１】
まず、図１９に示すように、ｐ型の単結晶シリコンからなる半導体基板１の表面にフィールド酸化膜２を形成した後、フィールド酸化膜２で囲まれた素子形成領域の表面に酸化シリコン膜３を形成する。続いて、メモリセルアレイ領域の半導体基板１に深いｎ型ウエル４を形成した後、メモリセルアレイ領域および周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴ形成領域）の半導体基板１に浅いｐ型ウエル５を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴ形成領域）の半導体基板１に浅いｎ型ウエル６を形成する。ここまでの工程は、前記実施の形態１と同じである。
【００６２】
次に、図２０に示すように、半導体基板１を８００℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル６のそれぞれの表面に膜厚１５nm程度のゲート酸化膜３０を形成した後、図２１に示すように、半導体基板１上に６００℃程度の熱ＣＶＤ法で多結晶シリコン膜（図示せず）を膜厚２００程度堆積した後、フォトレジスト膜をマスクにしてこの多結晶シリコン膜３１をドライエッチングすることにより、メモリセルのゲート電極３１ａおよび周辺回路のゲート電極３１ｂ、３１ｃを形成する。
【００６３】
次に、図２２に示すように、上記ゲート電極３１ａ、３１ｂ、３１ｃの上部を含む半導体基板１上にＣＶＤ法で膜厚２０nm程度の窒化シリコン膜３２を堆積した後、窒化シリコン膜３２の上部にＣＶＤ法で膜厚５０nm程度の酸化シリコン膜３３を堆積する。
【００６４】
次に、図２３に示すように、メモリセルのソース形成領域とその近傍に開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして酸化シリコン膜３３をウェットエッチングし、続いて上記フォトレジスト膜をアッシングで除去した後、酸化シリコン膜３３をマスクにして窒化シリコン膜３２をウェットエッチングすることにより、メモリセルのソース形成領域とその近傍のゲート電極３１ａとを覆っている窒化シリコン膜３２を除去する。
【００６５】
次に、図２４に示すように、上記窒化シリコン膜３２をマスクにしたウェットエッチングでメモリセルのソース形成領域を覆っているゲート酸化膜３０を除去する。このとき、ソース形成領域に隣接してパターン形成されたゲート電極３１ａの下部のゲート酸化膜３０もエッチングされ、その一部が端部から幅７０nm程度にわたって除去（アンダーカット）される。
【００６６】
次に、図２５に示すように、半導体基板１を７５０℃程度で熱酸化してメモリセルのソース形成領域とその近傍に露出したｐ型ウエル５の表面に膜厚５nm程度の酸化シリコン膜３４を形成する。このとき、メモリセルのソース形成領域の近傍に露出しているゲート電極３１ａも同時に酸化され、その表面に膜厚５nm程度の酸化シリコン膜３５が形成される。
【００６７】
次に、図２６に示すように、半導体基板１上にＣＶＤ法で膜厚１０nm程度の窒化シリコン膜３６を堆積する。これにより、ゲート電極１０ａの下部のソース形成領域側に酸化シリコン膜３４、窒化シリコン膜３６および酸化シリコン膜３５からなる３層のゲート絶縁膜が形成される。
【００６８】
次に、図２７に示すように、半導体基板１の全面に加速エネルギー４０ｋｅＶ、ドーズ量１×１０13/cm2の条件でｎ型不純物（リン）をイオン打ち込みすることにより、ゲート電極１０ａ、１０ｃのそれぞれの両側のｐ型ウエル５およびゲート電極１０ｂの両側のｎ型ウエル６に低不純物濃度のｎ-型半導体領域３７を形成する。
【００６９】
次に、図２８に示すように、メモリセルのドレイン形成領域に開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー５０ｋｅＶ、ドーズ量３×１０15/cm2の条件でｐ型ウエル５にｎ型不純物（ヒ素）をイオン打ち込みすることにより、メモリセルのドレインを構成するｎ+型半導体領域３９を形成する。
【００７０】
次に、図２９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー５０ｋｅＶ、ドーズ量２×１０13/cm2の条件でｎ型ウエル６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みすることにより、ゲート電極３１ｂの両側のｎ型ウエル６に前記ｎ-型半導体領域３７を補償して低不純物濃度のｐ-型半導体領域３８を形成する。
【００７１】
次に、図３０に示すように、半導体基板１上にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングすることにより、ゲート電極３１ａ、３１ｂ、３１ｃのそれぞれの側壁に幅１５０nm程度のサイドウォールスペーサ４２を形成する。このとき、ゲート電極３１ａ、３１ｂ、３１ｃの上部を覆っている酸化シリコン膜３５および窒化シリコン膜３６も同時にエッチングされ、ゲート電極３１ａ、３１ｂ、３１ｃの表面が露出する。
【００７２】
次に、図３１に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー５０ｋｅＶ、ドーズ量３×１０15/cm2の条件でｎ型ウエル６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みすることにより、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｐ+型半導体領域４０を形成する。
【００７３】
続いて、メモリセルのソース形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域とに開孔部を設けた膜厚１μｍ程度のフォトレジスト膜をマスクにして、加速エネルギー５０ｋｅＶ、ドーズ量２×１０15/cm2の条件でｐ型ウエル５にｎ型不純物（ヒ素）をイオン打ち込みすることにより、メモリセルのソースを構成する高不純物濃度のｎ+型半導体領域４１と、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する高不純物濃度のｎ+型半導体領域４１とを形成する。ここまでの工程で、メモリセル（ＭＩＳＦＥＴＱｍ）と周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）とが完成する。
【００７４】
次に、半導体基板１の表面をウェットエッチングしてそれぞれのＭＩＳＦＥＴのソース、ドレインの表面を覆っている酸化シリコン膜３４を除去した後、図３２に示すように、ゲート電極３１ａ、３１ｂ、３１ｃおよびソース、ドレイン（ｎ+型半導体領域３９、ｐ+型半導体領域４０、ｎ+型半導体領域４１）の表面に低抵抗のシリサイド層４３を形成する。シリサイド層４３は、例えば半導体基板１上にスパッタリング法でＣｏ（コバルト）膜、Ｔｉ（コバルト）膜などの高融点金属膜を堆積し、次いで半導体基板１を熱処理して高融点金属膜と基板（Ｓｉ）およびゲート電極（３１ａ〜３１ｃ）とを反応させてＣｏシリサイド層を形成した後、未反応の高融点金属膜をウェットエッチングで除去することにより形成する。
【００７５】
次に、図３３に示すように、前記実施の形態１と同様の方法により、半導体基板１上に堆積した酸化シリコン膜４４にコンタクトホール４５、４６、４７を形成した後、酸化シリコン膜４４の上部に配線４８〜５２を形成することにより、本実施の形態２のフラッシュメモリが略完成する。
【００７６】
図３４は、上記した製造方法で使用するフォトマスクの一覧表である。全工程で使用する１３枚のフォトマスクのうち、メモリセルの製造に固有のフォトマスクは窒化シリコン膜の加工用（No.６）とドレイン形成用（No.７）の２枚であり、非常に簡略化されている。
また、上記した方法で製造したフラッシュメモリの書き込み／消去動作特性およびリテンション特性は、前記実施の形態１のフラッシュメモリと同程度であった。
【００７７】
（実施の形態３）
図３５は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。
【００７８】
前記実施の形態１のメモリセル（ＭＩＳＦＥＴＱｍ）は、ドレイン側のゲート絶縁膜を１層の酸化シリコン膜９で構成しているのに対し、本実施の形態では、ドレイン側のゲート絶縁膜を酸化シリコン膜９およびその下層に形成した酸化シリコン膜６０の２層膜で構成している。また、これら２層の酸化シリコン膜９、６０で構成されたドレイン側のゲート絶縁膜の電気的容量膜厚は、酸化シリコン膜７、９とそれらに挟まれた窒化シリコン膜８とで構成されたソース側のゲート絶縁膜の電気的容量膜厚にほぼ等しい。すなわち、このメモリセルのゲート絶縁膜は、ドレイン側とソース側とがほぼ等しい電気的容量膜厚（例えば１７.５nm程度）で構成されている。
【００７９】
本実施の形態のメモリセルの上記した以外の構成およびプログラム動作は、前記実施の形態１のメモリセルと同じである。また、本実施の形態のメモリセルの製造方法は、半導体基板１を熱処理して酸化シリコン膜６０を形成する工程が一工程増える以外は、前記実施の形態１の製造方法と同じである。
【００８０】
本実施の形態のフラッシュメモリによれば、ゲート絶縁膜の電気的容量膜厚をゲート電極１０ａの下部全体でほぼ同じにしたことにより、ソース側のゲート絶縁膜（酸化シリコン膜９、窒化シリコン膜８、酸化シリコン膜７）のゲート長方向に沿った長さが製造プロセスのばらつきによって変動した場合でも、ドレイン電流の駆動能力が変動することがない。これにより、書き込み動作時のドレイン電流が一定となるので、書き込み時間の変動が防止され、安定なメモリセル特性を得ることが可能となる。
【００８１】
（実施の形態４）
図３６は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。
【００８２】
前記実施の形態１のメモリセルは、ソース側のゲート絶縁膜のみを３層膜（酸化シリコン膜９、窒化シリコン膜８、酸化シリコン膜７）で構成しているのに対し、本実施の形態では、ゲート電極１０ａの下部のゲート絶縁膜全体を上記３層膜（酸化シリコン膜９、窒化シリコン膜８、酸化シリコン膜７）で構成している。これら３層膜の膜厚は、いずれも７nm程度である。
【００８３】
本実施の形態のメモリセルの上記した以外の構成およびプログラム動作は、前記実施の形態１のメモリセルと同じである。また、本実施の形態のメモリセルの製造方法は、酸化シリコン膜７と窒化シリコン膜８とをパターニングしてソース側のみに残す工程が一工程省略される以外は、前記実施の形態１の製造方法と同じである。このメモリセルへの書き込みは、１μ秒であった。
【００８４】
（実施の形態５）
図３７は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。
【００８５】
このフラッシュメモリは、記憶素子部であるＭＩＳＦＥＴＱｃと選択用ＭＩＳＦＥＴＱｓとでメモリセルを構成している。記憶素子部のＭＩＳＦＥＴＱｃは、主として膜厚８nm程度の下部ゲート酸化膜７０と、膜厚１０nm程度の窒化シリコン膜７１と、膜厚１０nm程度の上部ゲート酸化膜７２とからなる３層構造のゲート絶縁膜上に形成された多結晶シリコン膜などからなる書き込み／消去用のゲート電極（ＰＥＧ）７３と、このゲート電極７３の両側の半導体基板１に形成されたソース、ドレイン（接続拡散層）とで構成されている。ソースは、一端部がゲート電極７３の下部まで延在する低不純物濃度のｎ-型半導体領域７４と、ゲート電極７３に対してオフセットするように形成された高不純物濃度のｎ+型半導体領域７５とで構成されており、ドレイン（接続拡散層）は、一端部がゲート電極７３の下部まで延在する高不純物濃度のｎ+型半導体領域７６で構成されている。
【００８６】
また、選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜７７の上部に形成された多結晶シリコン膜などからなる選択用のゲート電極（ＳＧ）７８と、このゲート電極７８の両側の半導体基板１に形成されたソース（接続拡散層）、ドレインとで構成されている。ドレインは、一端部がゲート電極７８の下部まで延在する高不純物濃度のｎ+型半導体領域７９で構成されている。ソースは、上記ＭＩＳＦＥＴＱｃのドレインである高不純物濃度のｎ+型半導体領域７６で構成され、その一端部はゲート電極７８の下部まで延在している。
【００８７】
上記フラッシュメモリのプログラム動作を図３８（メモリセルの動作電圧表）を用いて説明する。書き込みは、選択用ＭＩＳＦＥＴＱｓのドレインに５Ｖ、ゲート電極７８に２Ｖを印加して選択用ＭＩＳＦＥＴＱｓをオン（ＯＮ）にし、記憶素子部のＭＩＳＦＥＴＱｃのソースを接地電位（０Ｖ）とし、ゲート電極７３に５Ｖを印加することにより、ソースの一部を構成する低不純物濃度のｎ-型半導体領域７４の近傍に電界強度のピークを生じさせる。これにより、この領域で発生したホットエレクトロンが窒化シリコン膜７１中の電子トラップに注入され、ＭＩＳＦＥＴＱｃのゲート電極７３から見たしきい値電圧が４Ｖ以上に上昇することによって書き込みが行われる。このメモリセルは、ゲート電極７３に印加する電圧でドレイン電流を抑制することができるので、基板および書き込み／消去用のゲート電極の電位を制御し、直接トンネル酸化膜を介して基板側から窒化シリコン膜中へ電子を全面注入する従来のＭＮＯＳ型メモリセルに比べると、より低い消費電力で書き込みを行うことができる。
【００８８】
消去動作は、ＭＩＳＦＥＴＱｃのゲート電極７３に−１０Ｖ、ソースとウエルとに５Ｖを印加し、窒化シリコン膜７１中の電子を放出することによって行う。また、読み出し動作は、選択用ＭＩＳＦＥＴＱｓのドレインおよびゲート電極７８と、ＭＩＳＦＥＴＱｃのゲート電極７３とに２Ｖを印加し、ＭＩＳＦＥＴＱｃのしきい値電圧を判定することによって行う。
【００８９】
（実施の形態６）
図３９は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。
【００９０】
このメモリセルを構成するＭＩＳＦＥＴは、主としてゲート絶縁膜上に形成された多結晶シリコン膜などからなるゲート電極８３と、このゲート電極８３の両側の半導体基板１に形成されたソース、ドレインとで構成されている。ソースは、一端部がゲート電極８３の下部まで延在する高不純物濃度のｎ+型半導体領域８４で構成されており、ドレインは、一端部がゲート電極８３の下部まで延在する低不純物濃度（１×１０18〜１０19/cm3程度）のｐ-型半導体領域８５と、ゲート電極８３に対してオフセットするように形成された高不純物濃度のｎ+型半導体領域８６とで構成されている。また、ゲート絶縁膜は、ソース側が膜厚１０nm程度のゲート酸化膜８２で構成されているのに対し、ドレイン側が膜厚８nm程度の下部ゲート酸化膜８０と、膜厚１０nm程度の窒化シリコン膜８１と、膜厚１０nm程度の上部ゲート酸化膜８２とで構成されている。このように、本実施の形態のメモリセルは、書き込み時のホットエレクトロン注入をドレイン側で行う点に特徴がある。
【００９１】
図４０に示すように、このフラッシュメモリの読み出しおよび消去動作は、前記実施の形態１のメモリセルと同じである。一方、書き込みは、選択したメモリセルのドレインを接地電位（０Ｖ）とし、ゲート電極８３およびソースにそれぞれ５Ｖの正電圧を印加して行う。
【００９２】
図４１は、書き込み動作時における各端子への電圧印加の時間変化を示すグラフである。書き込みは、まず選択したメモリブロックの共通ソース線を５Ｖに充電した後、全ビット線を５Ｖへプリチャージする。次に、選択したワード線のみを５Ｖに昇圧した後、選択したビット線のみを０Ｖに降下させる。この０Ｖに降下させた時間が書き込み時間であり、この時間内に選択したメモリセルのソースからドレイン方向へチャネル電流が流れる。このとき、図４２に示すように、ソース側５Ｖ、ドレイン側０Ｖに設定された電位の大半は、低濃度ドレイン（ｐ-型半導体領域８５）領域で降下するために、ドレイン端部に電界強度のピークが生じる。そして、この高電界によって発生したホットエレクトロンが、選択したワード線に印加された５Ｖの縦方向電界によって加速され、窒化シリコン膜８１中の電子トラップに注入されることにより、書き込みが行われる。
【００９３】
（実施の形態７）
図４３は、本実施の形態のフラッシュメモリのセル構造を示す半導体基板の要部断面図である。
【００９４】
このメモリセルは、書き込み時のホットエレクトロン注入をドレイン側で行うもので、一端部がゲート電極８３の下部まで延在する低不純物濃度のｎ-型半導体領域８７と、ゲート電極８３に対してオフセットするように形成された高不純物濃度のｎ+型半導体領域８４とでソースが構成されている以外は、前記実施の形態６と同一のセル構造を有している。
【００９５】
書き込みは、前記実施の形態６と同様、選択したメモリブロックの共通ソース線を５Ｖに充電した後、全ビット線を５Ｖへプリチャージすることにより開始される。ところで、この書き込み用の５Ｖ電源が、チップ上に形成された昇圧回路のような内部電源である場合は、電源の供給能力が限られるために、充電される共通ソース線の接合リーク電流が大きいと、十分な電圧に充電できないという問題が生じる。本実施の形態では、ソース側に低不純物濃度のｎ-型半導体領域８７を形成したことにより、書き込み時にソースを充電する際、ソース接合の電界が緩和され、ソース接合のリーク電流低減および接合耐圧の向上が図られるので、上記のような問題を回避することができる。
【００９６】
（実施の形態８）
図４４は、本実施の形態のフラッシュメモリのセル構造を示す要部平面図、図４５は、図４４のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【００９７】
本実施の形態のメモリセルを構成するＭＩＳＦＥＴＱｍは、前記実施の形態１と同様、ソース側のゲート絶縁膜を３層膜（酸化シリコン膜９、窒化シリコン膜８、酸化シリコン膜７）で構成し、ドレイン側を１層の酸化シリコン膜９で構成している。一方、ビット線ＤＬとドレイン（ｎ+型半導体領域９２）とは、ドレインの上部に形成したプラグ９８を介して電気的に接続されている。また、ゲート電極９０の延在方向に沿った複数のメモリセルのソース（ｎ+型半導体領域９２）は、その上部に形成したプラグ９８によって構成されたソース線（ＳＬ）を介して電気的に接続されている。
【００９８】
上記メモリセルを製造するには、まず図４６に示すように、前記実施の形態１と同様の方法でｐ型の半導体基板１に深いｎ型ウエル４と浅いｐ型ウエル５とを形成した後、ｐ型ウエル５の表面に、ソース側が３層膜（酸化シリコン膜９、窒化シリコン膜８、酸化シリコン膜７）で構成され、ドレイン側が１層の酸化シリコン膜９で構成されたゲート絶縁膜を形成する。
【００９９】
上記酸化シリコン膜７は、半導体基板１を８００℃程度で熱酸化して形成し、その膜厚は１１nm程度とする。また、窒化シリコン膜８は７３０℃程度の熱ＣＶＤ法で形成し、その膜厚は１０nm程度とする。さらに、酸化シリコン膜９は上記窒化シリコン膜８と酸化シリコン膜７とをパターニングして、メモリセルのソース形成領域とその近傍のみにこれらの膜を残した後、半導体基板１を８００℃程度で熱酸化して形成し、その膜厚は１５nm程度とする。
【０１００】
次に、図４７に示すように、酸化シリコン膜９の上部にＣＶＤ法で膜厚１００nm程度、リン濃度２×１０20/cm3程度の多結晶シリコン膜を堆積し、次いでその上部にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜９３を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることにより、上記多結晶シリコン膜で構成されたゲート電極９０を形成する。
【０１０１】
次に、図４８に示すように、ソース形成領域に開孔部を設けたフォトレジスト膜をマスクにして、加速エネルギー２０ｋｅＶ、ドーズ量１×１０13/cm2の条件で斜め３０度の方向からｐ型ウエル５にｐ型不純物（ホウ素）をイオン打ち込みすることにより、ｐ-型半導体領域９１を形成する。続いて、メモリセルアレイ領域の全面に加速エネルギー５０ｋｅＶ、ドーズ量２×１０15/cm2の条件でｎ型不純物（ヒ素）をイオン打ち込みすることにより、ゲート電極９０の両側のｐ型ウエル５にソース、ドレインを構成するｎ+型半導体領域９２を形成する。
【０１０２】
次に、図４９に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜（を堆積した後、この窒化シリコン膜を異方性エッチングすることにより、ゲート電極９０の側壁にサイドウォールスペーサ９４を形成する。このとき、ソース、ドレインの表面を覆っているゲート絶縁膜も同時にエッチングされる。
【０１０３】
次に、図５０に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜９５を堆積した後、ソース、ドレインの上部に開孔部を設けたフォトレジスト膜をマスクにして、この酸化シリコン膜９５をエッチングすることにより、ソースの上部を含むソース線形成領域にコンタクトホール９６を形成し、ドレインの上部にコンタクトホール９７を形成する。
【０１０４】
上記酸化シリコン膜９５をエッチングする工程では、ゲート電極９０の側壁に形成された窒化シリコンのサイドウォールスペーサ９４がエッチングストッパとして機能するので、上記コンタクトホール９６、９７は、ゲート電極９０のスペースに対して自己整合（セルフアライン）で形成される。これにより、コンタクトホール９６、９７とゲート電極９０との合わせ余裕が不要となるので、ゲート電極９０のスペースを最小加工寸法で設計することができる。
【０１０５】
次に、図５１に示すように、コンタクトホール９６の内部にソース線（ＳＬ）を形成し、コンタクトホール９７の内部にプラグ９８を形成する。ソース線（ＳＬ）およびプラグ９８は、酸化シリコン膜９５の上部にｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜の表面を化学的機械的研磨（ＣＭＰ）法で平坦化することにより形成する。
【０１０６】
その後、酸化シリコン膜９５の上部にＣＶＤ法で酸化シリコン膜９９を堆積した後、酸化シリコン膜９９の上部にスパッタリング法でＡｌ合金膜を堆積し、フォトレジスト膜をマスクにしたドライエッチングでこのＡｌ合金膜をパターニングしてビット線ＤＬを形成することにより、前記図４４および図４５に示す本実施の形態のフラッシュメモリが略完成する。
【０１０７】
本実施の形態によれば、ゲート電極９０のスペースを最小加工寸法で設計することができるので、ゲート長０.３μｍでセル面積を０.５μｍ×０.４μｍ＝０.２μｍ2まで縮小することができた。また、メモリセルの書き込み時間は５マイクロ秒、消去時間は１０ミリ秒であり、前記実施の形態１と同様の十分に安定したリテンション特性を確認することができた。
【０１０８】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
本発明の不揮発性メモリは、セル構造が単純で、製造プロセスも簡略であることから、同一半導体基板上に不揮発性メモリとロジックＬＳＩとを混載するＬＳＩへの適用も容易である。
【０１１０】
その他、本願に記載された発明の概要を項分けして説明すれば、以下の通りである。
１．第１導電型の半導体基板上に形成されたゲート絶縁膜上にワード線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第２導電型の第１、第２半導体領域が形成され、前記第１半導体領域と前記第２半導体領域との間にチャネル領域が形成されるＭＩＳＦＥＴによって不揮発性のメモリセルが構成された半導体集積回路装置であって、
前記ゲート絶縁膜は、少なくとも前記第１半導体領域側が第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を積層した３層の絶縁膜からなり、前記メモリセルの書き込みは、前記第２半導体領域を前記第１半導体領域よりも高電位にして行うことを特徴とする半導体集積回路装置。
２．半導体基板上に形成されたゲート絶縁膜上にワード線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第２導電型の第１、第２半導体領域が形成され、前記第１半導体領域と前記第２半導体領域との間にチャネル領域が形成されるＭＩＳＦＥＴによって不揮発性のメモリセルが構成された半導体集積回路装置であって、
前記ゲート絶縁膜は、少なくとも前記第１半導体領域側が第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を積層した３層の絶縁膜からなり、前記第１半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度は、前記第２半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度よりも低く、前記第１半導体領域側でホットエレクトロンを発生させることにより、前記窒化シリコン膜に前記ホットエレクトロンを注入することを特徴とする半導体集積回路装置。
３．半導体基板上に形成されたゲート絶縁膜上にワード線と電気的に接続されたゲート電極が形成され、前記半導体基板内にソース、ドレインを構成する第２導電型の第１、第２半導体領域が形成され、前記第１半導体領域と前記第２半導体領域との間にチャネル領域が形成されるＭＩＳＦＥＴによって不揮発性のメモリセルが構成された半導体集積回路装置であって、
前記ゲート絶縁膜は、前記第１半導体領域側が第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を積層した３層の絶縁膜からなり、前記第２半導体領域側が酸化シリコン膜からなり、前記第１半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度は、前記第２半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度と異なることを特徴とする半導体集積回路装置。
４．前記項１または３において、前記第１半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度は、前記第２半導体領域の前記ゲート電極の下部に延在する部分の不純物濃度よりも低いことを特徴とする半導体集積回路装置。
５．前記項１、２または４において、前記ゲート絶縁膜は、前記第１半導体領域側が前記第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を積層した３層の絶縁膜からなり、前記第２半導体領域側が酸化シリコン膜からなることを特徴とする半導体集積回路装置。
６．前記項１〜５のいずれか一項において、前記ゲート絶縁膜は、前記第１半導体領域側と前記第２半導体領域側とがほぼ同じ電気的容量膜厚を有していることを特徴とする半導体集積回路装置。
７．前記項１、２、４、５または６において、前記ゲート絶縁膜は、前記第１半導体領域側および前記第２半導体領域側が、前記第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を積層した３層の絶縁膜からなることを特徴とする半導体集積回路装置。
８．前記項１、３、４、５、６または７において、前記メモリセルの書き込みは、前記ゲート絶縁膜の一部を構成する前記窒化シリコン膜中にホットエレクトロンを注入して行うことを特徴とする半導体集積回路装置。
９．前記項１〜８のいずれか一項において、前記ゲート絶縁膜の少なくとも一部を構成する前記３層の絶縁膜のうち、前記窒化シリコン膜の下層に形成された前記第１酸化シリコン膜の膜厚は、直接トンネル電流が流れる膜厚よりも厚いことを特徴とする半導体集積回路装置。
１０．前記項１〜９のいずれか一項において、前記第２半導体領域は、その一端が前記ゲート電極の下部に延在する第１導電型の半導体領域と、その一端が前記ゲート電極から離間した第２導電型の半導体領域とからなり、前記第１半導体領域は、第２導電型で構成されていることを特徴とする半導体集積回路装置。
１１．前記項１〜１０のいずれか一項において、前記メモリセルの読み出しは、前記第１半導体領域を前記第２半導体領域よりも高電位にして行うことを特徴とする半導体集積回路装置。
１２．前記項１〜１０のいずれか一項において、前記メモリセルの読み出しは、前記第２半導体領域を前記第１半導体領域よりも高電位にして行うことを特徴とする半導体集積回路装置。
１３．前記項１〜１２のいずれか一項において、前記第１、第２半導体領域の一方の上部の絶縁膜に形成された第１接続孔に埋め込まれたプラグによってソース線が形成され、前記第１、第２半導体領域の他方の上部の前記絶縁膜に形成された第２接続孔に埋め込まれたプラグを介して、前記第１、第２半導体領域の他方にビット線が接続されていることを特徴とする半導体集積回路装置。
１４．前記項１３において、前記第１接続孔および前記第２接続孔は、前記ＭＩＳＦＥＴのゲート電極のスペースに対して自己整合で形成されていることを特徴とする半導体集積回路装置。
１５．前記項１〜１４のいずれか一項において、前記メモリセルは、記憶素子部を構成する前記ＭＩＳＦＥＴと、選択用のＭＩＳＦＥＴとで構成されていることを特徴とする半導体集積回路装置。
１６．前記項１〜９、１１〜１５のいずれか一項において、前記第１半導体領域と前記第２半導体領域とは同一の導電型であることを特徴とする半導体集積回路装置。
１７．以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板上に第１酸化シリコン膜を形成した後、前記第１酸化シリコン膜の上部に窒化シリコン膜を形成する工程、
（ｂ）前記第１酸化シリコン膜および前記窒化シリコン膜をパターニングすることにより、前記半導体基板上の第１領域に前記第１酸化シリコン膜および前記窒化シリコン膜を残し、第２領域の前記第１酸化シリコン膜および前記窒化シリコン膜を除去する工程、
（ｃ）前記半導体基板上の前記第１領域の前記窒化シリコン膜の上部および前記半導体基板上の前記第２領域に第２酸化シリコン膜を形成する工程、
（ｄ）前記第２酸化シリコン膜の上部に形成した導体膜をパターニングすることにより、前記第１、第２領域の前記第２酸化シリコン膜上にＭＩＳＦＥＴのゲート電極を形成する工程。
１８．以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板上に第２酸化シリコン膜を形成した後、前記第２酸化シリコン膜の上部に形成した導体膜をパターニングすることにより、ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｂ）前記ゲート電極の上部を含む前記半導体基板上に第２窒化シリコン膜を形成した後、前記第２窒化シリコン膜の上部に第４酸化シリコン膜を形成する工程、
（ｃ）前記第４酸化シリコン膜および前記第２窒化シリコン膜をエッチングすることにより、前記ＭＩＳＦＥＴの前記ゲート電極の上部および側壁を露出させる工程、
（ｄ）前記第２酸化シリコン膜を等方的にエッチングすることにより、前記ゲート電極の下部の第１領域において、前記ゲート電極の下面と前記半導体基板とを露出させ、前記ゲート電極の下部の第２領域において、前記第２酸化シリコン膜を残す工程、
（ｅ）前記半導体基板を熱処理することにより、前記第１領域において、前記半導体基板の表面および前記ゲート電極の下面に第１酸化シリコン膜を形成する工程、
（ｆ）前記第１領域において、前記半導体基板の表面に形成された前記第１酸化シリコン膜と、前記ゲート電極の下面に形成された前記第１酸化シリコン膜との隙間を含む前記半導体基板上に第２窒化シリコン膜を形成する工程。
１９．前記項１７または１８において、前記ゲート電極の前記第１領域側の端部に自己整合的に不純物を導入して、前記半導体基板内に第１半導体領域を形成する工程と、前記ゲート電極の前記第２領域側の端部に自己整合的に不純物を導入して、前記半導体基板内に第２半導体領域を形成する工程とを含み、前記第１半導体領域の不純物濃度を前記第２半導体領域の不純物濃度よりも低くすることを特徴とする半導体集積回路装置の製造方法。
２０．前記項１７、１８または１９において、前記ＭＩＳＦＥＴは不揮発性メモリを構成し、周辺回路を構成するＭＩＳＦＥＴのゲート電極と、前記不揮発性メモリを構成するＭＩＳＦＥＴのゲート電極とは、同一の導電膜をパターニングする工程で形成され、前記周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜は、前記第２酸化シリコン膜を形成する工程で形成されることを特徴とする半導体集積回路装置の製造方法。
【産業上の利用可能性】
【０１１１】
本発明は、絶縁膜トラップを電荷の蓄積領域とした単一ＭＩＳＦＥＴ構造の不揮発性メモリを有する半導体集積回路装置の製造に適用して有効な技術である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施の形態１であるフラッシュメモリの主要部を示す概略回路図である。
【図２】本発明の実施の形態１であるフラッシュメモリの要部を示す断面図である。
【図３Ａ】本発明の実施の形態１であるフラッシュメモリの導体層パターンを示す平面図である。
【図３Ｂ】本発明の実施の形態１であるフラッシュメモリの導体層パターンを示す平面図である。
【図４】本発明の実施の形態１であるフラッシュメモリのプログラム動作を説明する概略断面図である。
【図５】本発明の実施の形態１であるフラッシュメモリのプログラム動作を説明する動作電圧表である。
【図６】本発明の実施の形態１であるフラッシュメモリの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示すグラフである。
【図７】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図８】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図９】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１０】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１１】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１２】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１３】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１４】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１５】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１６】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１７】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１８】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１９】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２０】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２１】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２２】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２３】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２４】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２５】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２６】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２７】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２８】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図２９】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図３０】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図３１】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図３２】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図３３】本発明の実施の形態２であるフラッシュメモリの製造方法を示す要部断面図である。
【図３４】本発明の実施の形態２であるフラッシュメモリの製造方法を示すフロー図である。
【図３５】本発明の実施の形態３であるフラッシュメモリの概略断面図である。
【図３６】本発明の実施の形態４であるフラッシュメモリの概略断面図である。
【図３７】本発明の実施の形態５であるフラッシュメモリの概略断面図である。
【図３８】本発明の実施の形態５であるフラッシュメモリのプログラム動作を説明する動作電圧表である。
【図３９】本発明の実施の形態６であるフラッシュメモリの概略断面図である。
【図４０】本発明の実施の形態６であるフラッシュメモリのプログラム動作を説明する動作電圧表である。
【図４１】本発明の実施の形態６であるフラッシュメモリの書き込み動作時における電圧印加の時間変化を示すグラフである。
【図４２】本発明の実施の形態６であるフラッシュメモリの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示すグラフである。
【図４３】本発明の実施の形態７であるフラッシュメモリの概略断面図である。
【図４４】本発明の実施の形態８であるフラッシュメモリのセル構造を示す要部平面図である。
【図４５】図４４のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【図４６】本発明の実施の形態８であるフラッシュメモリの製造方法を示す要部断面図である。
【図４７】本発明の実施の形態８であるフラッシュメモリの製造方法を示す要部断面図である。
【図４８】本発明の実施の形態８であるフラッシュメモリの製造方法を示す要部断面図である。
【図４９】本発明の実施の形態８であるフラッシュメモリの製造方法を示す要部断面図である。
【図５０】本発明の実施の形態８であるフラッシュメモリの製造方法を示す要部断面図である。
【図５１】本発明の実施の形態８であるフラッシュメモリの製造方法を示す要部断面図である。
【図５２】フローティングゲート型メモリセルのセル構造を示す概略断面図である。
【図５３】ＭＮＯＳ型メモリセルのセル構造を示す概略断面図である。
【図５４】選択用ゲート電極とサイドウォールゲート電極とを有するメモリセルのセル構造を示す概略断面図である。
【図５５】図５４に示すフラッシュメモリの書き込み動作時におけるチャネル領域の電位分布と電界強度分布とを示すグラフである。
【符号の説明】
【０１１３】
１  半導体基板
２  フィールド酸化膜
３  酸化シリコン膜
４  深いｎ型ウエル
５  ｐ型ウエル
６  ｎ型ウエル
７  酸化シリコン膜
８  窒化シリコン膜
９  酸化シリコン膜
１０ａ、１０ｂ、１０ｃ  ゲート電極
１１  ｎ-型半導体領域
１２  ｐ-型半導体領域
１３  ｎ+型半導体領域
１４  ｐ+型半導体領域
１５  ｎ+型半導体領域
１６  サイドウォールスペーサ
１７  酸化シリコン膜
１８  ゲート酸化膜
２０、２１、２２  コンタクトホール
２３〜２７  配線
３０  ゲート酸化膜
３１  多結晶シリコン膜
３１ａ、３１ｂ、３１ｃ  ゲート電極
３２  窒化シリコン膜
３３、３４、３５  酸化シリコン膜
３６  窒化シリコン膜
３７ｎ-型半導体領域
３８  ｐ-型半導体領域
３９  ｎ+型半導体領域
４０  ｐ+型半導体領域
４１  ｎ+型半導体領域
４２  サイドウォールスペーサ
４３  シリサイド層
４４  酸化シリコン膜
４５、４６、４７  コンタクトホール
４８〜５２  配線
６０  酸化シリコン膜
７０  下部ゲート酸化膜
７１  窒化シリコン膜
７２  上部ゲート酸化膜
７３  ゲート電極
７４  ｎ-型半導体領域
７５、７６  ｎ+型半導体領域
７７  ゲート酸化膜
７８  ゲート電極
７９  ｎ+型半導体領域
８０  ゲート酸化膜
８１  窒化シリコン膜
８２  酸化シリコン膜
８３  ゲート電極
８４  ｎ+型半導体領域
８５  ｐ-型半導体領域
８６  ｎ+型半導体領域
９０  ゲート電極
９１  ｐ-型半導体領域
９２  ｎ+型半導体領域
９３  窒化シリコン膜
９４  サイドウォールスペーサ
９５  酸化シリコン膜
９６、９７  コンタクトホール
９８  プラグ
９９  酸化シリコン膜
ＤＬ（ＤＬ1〜ＤＬn）  ビット線
ＭＡ  メモリセルアレイ
Ｍ（Ｍ11〜Ｍnm）  メモリセル
Ｑｃ  ＭＩＳＦＥＴ
Ｑｍ  ＭＩＳＦＥＴ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  選択用ＭＩＳＦＥＴ
ＳＡ  センスアンプ
ＳＬ（ＳＬ1〜ＳＬm/2）  ソース線
ＷＬ（ＷＬ1〜ＷＬm）  ワード線
Ｘ−ＤＥＣ  ロウデコーダ
Ｙ−ＤＥＣ  カラムデコーダ
【図１】
2006080567.tif 000003
【図２】
2006080567.tif 000004
【図３Ａ】
2006080567.tif 000005
【図３Ｂ】
2006080567.tif 000006
【図４】
2006080567.tif 000007
【図５】
2006080567.tif 000008
【図６】
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【図７】
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【図８】
2006080567.tif 000011
【図９】
2006080567.tif 000012
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006080567.tif 000018
【図１６】
2006080567.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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