(57)【要約】【課題】通常動作時の動作スピードを落とさずにリーク電流を低減する機構を備えた半導体集積回路装置を得ること。【解決手段】Ｃ４は、組み合わせ回路Ｃ２への入力信号が変化有無を監視している。組み合わせ回路Ｃ２への入力信号が変化している場合は、Ｃ５，Ｃ６が組み合わせ回路内のＭＯＳトランジスタのバックゲート電位をソース電位と同じ電位にするので、当該組み合わせ回路は通常のスピードで動作する。一方、組み合わせ回路への入力信号が変化しない場合は、Ｃ５，Ｃ６が組み合わせ回路内のＭＯＳトランジスタの動作閾値を通常動作時よりも高くするので、動作スピードを落ちるがリーク電流は少なくなる。組み合わせ回路では入力信号が変化しない場合は、回路内の全てのノードが変化しないので、ＭＯＳトランジスタの動作スピードが落ちても、回路動作への悪影響はない。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体集積回路装置の内部回路である組み合わせ回路への入力信号が変化しているとき検出信号を一方の信号レベルにし、変化していないとき検出信号を他方の信号レベルにする変化検出回路と、
前記変化検出回路の検出信号が前記一方の信号レベルであるときは前記組み合わせ回路内のＭＯＳトランジスタの動作閾値が通常動作時と同じになるようにバックゲート電位を調整し、前記変化検出回路の検出信号が前記他方の信号レベルであるときは前記組み合わせ回路内のＭＯＳトランジスタの動作閾値が通常動作時よりも上昇するようにバックゲート電位を調整するバックゲート電位操作回路と、
を備えたことを特徴とする半導体集積回路装置。
【請求項２】
前記組み合わせ回路には、当該組み合わせ回路の出力信号を動作クロックに従って取り込む出力側のフリップフロップ群が含まれていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記バックゲート電位操作回路は、前記組み合わせ回路内のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの双方または一方のバックゲート電位を調整操作することを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記変化検出回路は、
入力信号を動作クロックに従って並列に取り込み前記組み合わせ回路に与えるフリップフロップ群の各フリップフロップの入力ビットと出力ビットの一致状態を監視して全ビットが一致したときに前記検出信号を他方の信号レベルにし、１ビットでも不一致があると前記検出信号を一方の信号レベルにする第１回路と、
前記検出信号を前記動作クロックに従ってサンプリングして前記バックゲート電位操作回路に出力する第２回路と、
を備えていることを特徴とする請求項１から３のいずれか一つに記載の半導体集積回路装置。
【請求項５】
前記変化検出回路は、
入力信号を動作クロックに従って並列に取り込み前記組み合わせ回路に与えるフリップフロップ群の各フリップフロップの入力ビットと出力ビットの一致状態を監視して全ビットが一致したときに前記検出信号を他方の信号レベルにし、１ビットでも不一致があると前記検出信号を一方の信号レベルにする第１回路と、
前記検出信号を前記動作クロックに従ってサンプリングする第２回路と、
前記第２回路の入力信号と出力信号との論理和を取って前記バックゲート電位操作回路に出力する第３回路と、
を備えていることを特徴とする請求項１から３のいずれか一つに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタ（以降「ＭＯＳトランジスタ」という）で構成される半導体集積回路装置に関するものである。
【背景技術】
【０００２】
半導体集積回路装置（以降「ＬＳＩ」ともいう）では、プロセスの微細化に伴いリーク電流が増大する傾向にあるので、特に、電池駆動のモバイル分野で用いる製品ではリーク電流対策が急務の課題になっている。
【０００３】
現在、ＭＯＳトランジスタのバックゲートへの印加電圧を制御してリーク電流を低減する方法が採用されているが、この方法では、動作スピードの低速化を招く難点がある。この問題に対して、例えば特許文献１では、ＭＴＣ−ＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳ）回路のアクティブ時の高速動作を実現すると共に、スタンバイ時の電流を低減する技術が提案されている。
【０００４】
すなわち、特許文献１では、電界効果トランジスタで論理回路群を構成し、この論理回路群の高レベルの電源端子部を共通の第１の疑似電源線に接続し、この第１の疑似電源線に対し第１の電界効果トランジスタを介し第１の電源レベルを有する第１の電源線を接続すると共に、前記論理回路群の低レベルの電源端子部を共通の第２の疑似電源線に接続し、この第２の疑似電源線に対し第２の電界効果トランジスタを介し第２の電源レベルを有する第２の電源線を接続する論理回路において、第１の電界効果トランジスタのゲート端子に対し第１の電源レベルと同一レベルまたは第１の電源レベルより大きな第３の電源レベルの電位を印加すると共に、第２の電界効果トランジスタのゲート端子に対し第２の電源レベルと同一レベルまたは第２の電源レベルより小さな第４の電源レベルの電位を印加することを特徴とする電力制御機能を有する論理回路が開示されている。
【０００５】
【特許文献１】特開平７−１２７８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の技術によれば、ＭＴＣ−ＭＯＳのプロセスを新たに開発する必要があり、コストアップの要因となるので、新たな製造プロセスを開発することなく通常用いている製造プロセスによって実現できることが望まれている。
【０００７】
したがって、ＭＯＳトランジスタのバックゲートへの印加電圧を制御してリーク電流を低減する方法を採用することになるが、この方法では、上記したように、動作スピードの低速化を招くので、ＭＯＳトランジスタのバックゲートへの印加電圧を制御してリーク電流を低減する方法を採用する場合、どのようにして通常動作時の動作スピードを落とさずにリーク電流を低減する方法を実現するかが問題である。
【０００８】
この発明は、上記に鑑みてなされたものであり、現行のプロセスを用いて製造する半導体集積回路装置において、通常動作時の動作スピードを落とさずにリーク電流を低減できる機構を備えた半導体集積回路装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した目的を達成するために、この発明は、半導体集積回路装置の内部回路である組み合わせ回路への入力信号が変化しているとき検出信号を一方の信号レベルにし、変化していないとき検出信号を他方の信号レベルにする変化検出回路と、前記変化検出回路の検出信号が前記一方の信号レベルであるときは前記組み合わせ回路内のＭＯＳトランジスタの動作閾値が通常動作時と同じになるようにバックゲート電位を調整し、前記変化検出回路の検出信号が前記他方の信号レベルであるときは前記組み合わせ回路内のＭＯＳトランジスタの動作閾値が通常動作時よりも上昇するようにバックゲート電位を調整するバックゲート電位操作回路とを備えたことを特徴とする。
【００１０】
この発明によれば、組み合わせ回路への入力信号が変化している場合は、組み合わせ回路内のＭＯＳトランジスタのバックゲート電位はソース電位と同じ電位になるので、当該組み合わせ回路は通常のスピードで動作する。一方、組み合わせ回路への入力信号が変化しない場合は、組み合わせ回路内のＭＯＳトランジスタの動作閾値は通常動作時よりも高くなるので、動作スピードを落ちるがリーク電流は少なくなる。組み合わせ回路では、入力信号が変化しない場合は、回路内の全てのノードが変化しないので、ＭＯＳトランジスタの動作スピードが落ちても、回路動作への悪影響はない。
【発明の効果】
【００１１】
この発明によれば、通常動作時の動作スピードを落とさずにリーク電流を低減できる機構を備えた半導体集積回路装置が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路装置の要部構成を示す概念図である。図２は、図１に示す組み合わせ回路に含まれるインバータ回路部分の素子構造とバックゲート電位操作回路との関係を説明する図である。
【００１４】
図１に示すＬＳＩでは、入力側のインタフェース回路である入力検出保持回路Ｃ１、ＬＳＩ内部回路の大部分を占める組み合わせ回路Ｃ２及び出力側のインタフェース回路である出力回路Ｃ３を備え、ｍ＋１ビットの入力信号ＩＮ［ｍ：０］を並列に受けて、組み合わせ回路Ｃ２の処理結果であるｎ＋１ビットの出力信号ＯＵＴ［ｎ：０］を並列に出力する一般的な構成において、変化検出回路Ｃ４と、バックゲート電位操作回路Ｃ５，Ｃ６とが設けられている。
【００１５】
入力検出保持回路Ｃ１は、ｍ＋１個のフリップフロップＦＦを一つにまとめ、入力信号ＩＮ［ｍ：０］を共通の動作クロックＣＬＫによって並列にサンプリングして取り込み、組み合わせ回路Ｃ２に引き渡すように構成されている。
【００１６】
組み合わせ回路Ｃ２は、図２に示すようなインバータ回路を主な回路要素として構成されるが、入力検出保持回路Ｃ１が保持出力するｍ＋１ビットの信号を受け取るｍ＋１個の入力端子ＣＩ［ｍ：０］、処理結果を出力回路Ｃ３に引き渡すｎ＋１個の出力端子ＣＯ［ｎ：０］、正極側の電源ＶＤＤ１に接続される電源端子Ｖ１、負極側（例えば接地側とする）の電源ＶＳＳ１に接続される電源端子Ｇ１、Ｎウェル（ｎ−ｗｅｌｌ：図２参照）２０のバイアス端子Ｖ２、及びＰウェル（ｐ−ｗｅｌｌ：図２参照）３０のバイアス端子Ｇ２の各端子を備えるかのような構成となる。
【００１７】
組み合わせ回路Ｃ２に含まれるインバータ回路は、図２に示すように、Ｎウェル（ｎ−ｗｅｌｌ）２０に形成されるＰチャネルトランジスタと、Ｐウェル（ｐ−ｗｅｌｌ）３０に形成されるＮチャネルトランジスタとで構成される。
【００１８】
Ｎウェル（ｎ−ｗｅｌｌ）２０において、ｎ＋拡散層２１はＰチャネルトランジスタのバックゲート電極層であり、図１に示すバイアス端子Ｖ２を介してバックゲート電位操作回路Ｃ５に接続されている。ｐ＋拡散層２２はソース電極層であり、ｐ＋拡散層２３はドレイン電極層であり、両電極層の間の表面上にゲート電極２４が形成される。ｐ＋拡散層２２は図１に示す電源端子Ｖ１を介して正極側の動作電源ＶＤＤ１に接続されている。
【００１９】
Ｐウェル（ｎ−ｗｅｌｌ）３０において、ｐ＋拡散層３１はＮチャネルトランジスタのバックゲート電極層であり、図１に示すバイアス端子Ｇ２を介してバックゲート電位操作回路Ｃ６に接続されている。ｎ＋拡散層３２はソース電極層であり、ｎ＋拡散層３３はドレイン電極層であり、両電極層の間の表面上にゲート電極３４が形成される。ｎ＋拡散層３２は図１に示す電源端子Ｇ１を介して負極側の動作電源ＶＳＳ１に接続されている。
【００２０】
そして、Ａは両トランジスタのゲート電極２４，３４を共通接続したインバータ入力端であり、Ｙは両トランジスタのドレイン電極２３，３３を共通接続したインバータ出力端である。
【００２１】
出力回路Ｃ３は、ｎ＋１個のフリップフロップＦＦを一つにまとめ、組み合わせ回路Ｃ２のｎ＋１個の出力端子ＣＯ［ｎ：０］の信号を共通の動作クロックＣＬＫによって並列にサンプリングして取り込み、ｎ＋１ビットの出力信号ＯＵＴ［ｎ：０］を外部に送出するように構成されている。
【００２２】
変化検出回路Ｃ４は、入力信号の変化を検出すべく、入力検出保持回路Ｃ１の各入出力の一致検出を行うｍ＋１個の排他的論理和回路ＥＸ１と、ｍ＋１個の排他的論理和回路ＥＸ１の各出力を受ける論理和回路ＯＲ１と、論理和回路ＯＲ１が出力するイネーブル信号ＥＮ１をサンプリングし、それをイネーブル信号ＥＮ２としてバックゲート電位操作回路Ｃ５，Ｃ６に出力するフリップフロップＦＦ１とで構成されている。
【００２３】
この変化検出回路Ｃ４では、ｍ＋１ビットの入力信号全てに変化がない状態では、イネーブル信号ＥＮ１は、低レベル（以降「Ｌレベル」という）となる一方、１ビットでも変化があれば、イネーブル信号ＥＮ１は、高レベル（以降「Ｈレベル」という）となる。そして、イネーブル信号ＥＮ２は、イネーブル信号ＥＮ１の状態を１動作クロック遅延した関係で同じ状態となる。
【００２４】
バックゲート電位操作回路Ｃ５は、組み合わせ回路Ｃ２のＰチャネルトランジスタのバックゲート電位を切り替える回路であり、インバータＩＮＶ１とＰチャネルトランジスタＰＴｒ１，ＰＴｒ２とで構成されている。インバータＩＮＶ１は変化検出回路Ｃ４の出力であるイネーブル信号ＥＮ２を反転してＰチャネルトランジスタＰＴｒ１のゲート電極に印加するようになっている。ＰチャネルトランジスタＰＴｒ１のソース電極は正極側の動作電源ＶＤＤ１に接続され、ドレイン電極はＰチャネルトランジスタＰＴｒ２のドレイン電極と共に組み合わせ回路Ｃ２のバイアス端子Ｖ２に接続されている。ＰチャネルトランジスタＰＴｒ２のゲート電極には変化検出回路Ｃ４の出力であるイネーブル信号ＥＮ２が印加され、ソース電極は正極側バックゲート用電源ＶＤＤ２に接続されている。ここで、両電源の電位関係は、ＶＤＤ１＜ＶＤＤ２である。
【００２５】
このバックゲート電位操作回路Ｃ５では、イネーブル信号ＥＮ２がＬレベルであるときは、ＰチャネルトランジスタＰＴｒ１はオフ動作を行い、ＰチャネルトランジスタＰＴｒ２がオン動作を行うので、組み合わせ回路Ｃ２のＰチャネルトランジスタのバックゲート電位は、正極側の動作電源ＶＤＤ１よりも高い電位になる。これは、入力信号に変化がない場合、つまりスタンバイ時の状態である。
【００２６】
一方、このバックゲート電位操作回路Ｃ５では、イネーブル信号ＥＮ２がＨレベルであるときは、ＰチャネルトランジスタＰＴｒ２はオフ動作を行い、ＰチャネルトランジスタＰＴｒ１がオン動作を行うので、組み合わせ回路Ｃ２のＰチャネルトランジスタのバックゲート電位は、正極側の動作電源ＶＤＤ１と同じ電位になる。これは、入力信号に変化がある場合、つまり通常動作時の状態である。
【００２７】
また、バックゲート電位操作回路Ｃ６は、組み合わせ回路Ｃ２のＮチャネルトランジスタのバックゲート電位を切り替える回路であり、インバータＩＮＶ２とＮチャネルトランジスタＮＴｒ１，ＮＴｒ２とで構成されている。インバータＩＮＶ２は変化検出回路Ｃ４の出力であるイネーブル信号ＥＮ２を反転してＮチャネルトランジスタＮＴｒ１のゲート電極に印加するようになっている。ＮチャネルトランジスタＮＴｒ１のソース電極は負極側（接地側とする）の動作電源ＶＳＳ１に接続され、ドレイン電極はＮチャネルトランジスタＮＴｒ２のドレイン電極と共に組み合わせ回路Ｃ２のバイアス端子Ｇ２に接続されている。ＮチャネルトランジスタＮＴｒ２のゲート電極には変化検出回路Ｃ４の出力であるイネーブル信号ＥＮ２が印加され、ソース電極は負極側バックゲート用電源ＶＳＳ２に接続されている。ここで、両電源の電位関係は、ＶＳＳ１＞ＶＳＳ２である。
【００２８】
このバックゲート電位操作回路Ｃ６では、イネーブル信号ＥＮ２がＬレベルであるときは、ＮチャネルトランジスタＮＴｒ１はオフ動作を行い、ＮチャネルトランジスタＮＴｒ２がオン動作を行うので、組み合わせ回路Ｃ２のＮチャネルトランジスタのバックゲート電位は、負極側の動作電源ＶＳＳ１よりも低い電位になる。これは、入力信号に変化がない場合、つまりスタンバイ時の状態である。
【００２９】
一方、このバックゲート電位操作回路Ｃ６では、イネーブル信号ＥＮ２がＨレベルであるときは、ＮチャネルトランジスタＮＴｒ２はオフ動作を行い、ＮチャネルトランジスタＰＴｒ１がオン動作を行うので、組み合わせ回路Ｃ２のＮチャネルトランジスタのバックゲート電位は、負極側の動作電源ＶＳＳ１と同じ電位になる。これは、入力信号に変化がある場合、つまり通常動作時の状態である。
【００３０】
次に、図１〜図３を参照して、この実施の形態１による半導体集積回路装置の動作について説明する。なお、図３は、図１に示す組み合わせ回路のバックゲート電位を制御する動作を説明するタイムチャートである。図３では、動作クロックＣＬＫと、入力検出保持回路Ｃ１への入力信号ＩＮ［ｍ：０］と、組み合わせ回路Ｃ２の入力端子ＣＩ［ｍ：０］への信号と、変化検出回路Ｃ４が生成するイネーブル信号ＥＮ１，ＥＮ２と、組み合わせ回路Ｃ２の出力端子ＣＯ［ｎ：０］での信号と、出力回路Ｃ３の出力信号ＯＵＴ［ｎ：０］との関係が示されている。
【００３１】
図１において、入力信号ＩＮ［ｍ：０］は、動作クロックＣＬＫの立ち上がりで入力検出保持回路Ｃ１に取り込まれ、組み合わせ回路Ｃ２の入力端子ＣＩ［ｍ：０］に印加される。変化検出回路Ｃ４では、入力検出保持回路Ｃ１の各フリップフロップＦＦの入力信号と出力信号との一致が全てのフリップフロップＦＦで（つまり全ビットで）取れたとき、イネーブル信号ＥＮ１をＬレベルにする一方、１つのフリップフロップＦＦでも（つまり１ビットでも）不一致があると、イネーブル信号ＥＮ１をＨレベルにする。変化検出回路Ｃ４は、このイネーブル信号ＥＮ１をフリップフロップＦＦ１にてサンプリングしてイネーブル信号ＥＮ２を出力する。
【００３２】
図３で言えば、入力検出保持回路Ｃ１への入力信号ＩＮ［ｍ：０］＝組み合わせ回路Ｃ２の入力端子ＣＩ［ｍ：０］への信号＝Ａのときに、またその後の入力検出保持回路Ｃ１への入力信号ＩＮ［ｍ：０］＝組み合わせ回路Ｃ２の入力端子ＣＩ［ｍ：０］への信号＝Ｂのときに、イネーブル信号ＥＮ１はＬレベルとなる。また、入力検出保持回路Ｃ１への入力信号ＩＮ［ｍ：０］＝Ｂで、組み合わせ回路Ｃ２の入力端子ＣＩ［ｍ：０］への信号＝Ａのときには、イネーブル信号ＥＮ１はＨレベルとなる。イネーブル信号ＥＮ２は、イネーブル信号ＥＮ１を１クロックサイクル遅延した関係で出力される。
【００３３】
組み合わせ回路Ｃ２では、入力端子ＣＩ［ｍ：０］への信号が変化したときに、その入力信号の変化に応じて出力端子ＣＯ［ｎ：０］の信号が変化する。出力端子ＣＯ［ｎ：０］の信号変化が出力回路Ｃ３に取り込まれ、出力信号ＯＵＴ［ｎ：０］となる。イネーブル信号ＥＮ２は、組み合わせ回路Ｃ２の入力端子ＣＩ［ｍ：０］への信号が変化したクロックサイクルにおいてのみＨレベルになり、それを出力端子ＣＯ［ｎ：０］の信号変化が出力回路Ｃ３に取り込まれるまでの期間内維持する。
【００３４】
イネーブル信号ＥＮ２がＨレベルである期間では、組み合わせ回路Ｃ２のＮウェル（ｎ−ｗｅｌｌ）２０は、電源端子Ｖ１に供給される動作電源ＶＤＤ１と同じ電位になり、組み合わせ回路Ｃ２のＰウェル（ｐ−ｗｅｌｌ）３０は、電源端子Ｇ１に供給される動作電源ＶＳＳ１と同じ電位になる。
【００３５】
すなわち、組み合わせ回路Ｃ２では、入力端子ＣＩ［ｍ：０］への信号が変化し出力端子ＣＯ［ｎ：０］の信号変化が出力回路Ｃ３に取り込まれるまでの期間内では、Ｐチャネルトランジスタのバックゲート電位は正極側の動作電源ＶＤＤ１と同じ電位となり、Ｎチャネルトランジスタのバックゲート電位は負極側の動作電源ＶＳＳ１と同じ電位となるので、通常のスピードで動作することになる。
【００３６】
組み合わせ回路Ｃ２の入力端子ＣＩ［ｍ：０］への信号が変化しない場合は出力回路Ｃ３には新たな値が取り込まれることはない。組み合わせ回路Ｃ２の入力端子ＣＩ［ｍ：０］への信号が変化しない期間ではイネーブル信号ＥＮ２はＬレベルである。イネーブル信号ＥＮ２がＬレベルである期間では、組み合わせ回路Ｃ２のＮウェル（ｎ−ｗｅｌｌ）２０は、電源端子Ｖ１に供給される動作電源ＶＤＤ１よりも高い電源ＶＤＤ２の電位になり、組み合わせ回路Ｃ２のＰウェル（ｐ−ｗｅｌｌ）３０は、電源端子Ｇ１に供給される動作電源ＶＳＳ１よりも低い電源ＶＳＳ２の電位になる。
【００３７】
つまり、組み合わせ回路Ｃ２では、入力端子ＣＩ［ｍ：０］への信号が変化しない期間では、Ｐチャネルトランジスタのバックゲート電位は正極側の動作電源ＶＤＤ１よりも高い電位となり、Ｎチャネルトランジスタのバックゲート電位は負極側の動作電源ＶＳＳ１よりも低い電位となるので、基板効果によってトランジスタの動作閾値が上昇する。これによって、リーク電流が低減される。この場合、組み合わせ回路Ｃ２では、トランジスタのスイッチングスピードは遅くなるが、入力信号が変化していないので、トランジスタはスイッチングを行わない状態にある。したがって、トランジスタのスイッチングスピードが低下しても、当該ＬＳＩの回路動作への悪影響はないと言える。
【００３８】
以上のように、この実施の形態１によれば、ＬＳＩ内部回路の大部分を占める組み合わせ回路について、入力信号の全てが変化しない場合には回路内のＭＯＳトランジスタの動作閾値が通常動作時よりも高くなるようにバックゲート電位を調整する一方、入力信号の１つでも変化した場合には回路内のＭＯＳトランジスタの動作閾値が通常動作時と同じになるようにバックゲート電位を調整するようにしたので、動作スピードを低下させることなくリーク電流を低減することができるようになる。
【００３９】
実施の形態２．
図４は、この発明の実施の形態２による半導体集積回路装置の要部構成を示す概念図である。なお、図４では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００４０】
図４に示すように、この実施の形態２による半導体集積回路装置では、図１（実施の形態１）に示した構成において、変化検出回路Ｃ４に代えて変化検出回路Ｃ４’が設けられている。変化検出回路Ｃ４’では、変化検出回路Ｃ４において、論理和回路ＯＲ２が追加され、実施の形態２でのイネーブル信号ＥＮ２’を発生するようにしている。すなわち、論理和回路ＯＲ２は、フリップフロップＦＦ１の入力（イネーブル信号ＥＮ１）と出力（実施の形態１でのイネーブル信号ＥＮ２）との論理和を取って実施の形態２でのイネーブル信号ＥＮ２’を出力する。
【００４１】
次に、図４〜図５を参照して、この実施の形態２による半導体集積回路装置の動作について説明する。なお、図５は、図４に示す組み合わせ回路のバックゲート電位を制御する動作を説明するタイムチャートである。
【００４２】
図５では、図３において、実施の形態１でのイネーブル信号ＥＮ２に代えて実施の形態２でのイネーブル信号ＥＮ２’となっている。図５に示すように、実施の形態２でのイネーブル信号ＥＮ２’は、イネーブル信号ＥＮ２の１クロックサイクル前からＨレベルになる。これによって、組み合わせ回路Ｃ２では、入力信号が変化する１クロックサイクル前に、バックゲート電位が通常動作時の電位となるように調整される。
【００４３】
以上のように、この実施の形態２によれば、組み合わせ回路への入力信号が変化する１クロックサイクル前に、バックゲート電位を通常動作時の電位に戻すことができるので、組み合わせ回路のウェル電位の切り替えに時間を要する場合に、回路動作に支障を来すことなく、この発明によるリーク電流の低減措置を講ずることができる。
【００４４】
実施の形態３．
図６は、この発明の実施の形態３による半導体集積回路装置の要部構成を示す概念図である。なお、図６では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００４５】
図６に示すように、この実施の形態３による半導体集積回路装置では、図１（実施の形態１）に示した構成において、組み合わせ回路Ｃ２に代えて、出力回路Ｃ３を含めた組み合わせ回路Ｃ２’が設けられている。すなわち、バックゲート電位操作回路Ｃ５，Ｃ６が制御するバイアス端子Ｖ２，Ｇ２には、組み合わせ回路Ｃ２のトランジスタのバックゲートだけでなく、出力回路Ｃ３のトランジスタのバックゲートも接続され、組み合わせ回路Ｃ２と同様に、出力回路Ｃ３においてもバックゲート電位の調整操作が行われる。
【００４６】
この構成によれば、組み合わせ回路Ｃ２の入力信号が変化しない場合は、出力回路Ｃ３の各ＦＦ値も変化しないので、基板効果で閾値が上がり動作スピードが低下しても、回路動作は影響を受けない。
【００４７】
以上のように、この実施の形態３によれば、組み合わせ回路に加えて出力回路でのリーク電流を低減できるので、実施の形態１よりも一層の低減効果が期待できる。この実施の形態３では、実施の形態１への適用例を示したが、実施の形態２にも同様に適用できることは言うまでもない。
【００４８】
なお、各実施の形態では、ＰチャネルトランジスタのバックゲートとＮチャネルトランジスタのバックゲートを共に調整制御する場合を示したが、どちらか一方のみのバックゲートを調整制御するようにしてもよい。これによっても相応のリーク電流低減効果は期待することができる。
【００４９】
また、動作率の高い回路では、リーク電流を低減できる期間が短いので、リーク電流の低減量よりも、変化検出回路Ｃ４と、バックゲート電位操作回路Ｃ５，Ｃ６との追加によって増加する動作電流が大きくなる。したがって、この発明で言う組み合わせ回路は、ＬＳＩ内部回路の全体を指すのではなく、その中で動作率の低い組み合わせ回路、または、その組み合わせ回路と出力用フリップフロップとを含む組み合わせ回路である。
【００５０】
とは言え、通常の論理回路は、入力側と出力側のフリップフロップと、それらのフリップフロップ間の組み合わせ回路とに分解できるので、この発明のリーク電流低減措置は、ＬＳＩ内部回路の多くの回路部分に適用できるものである。
【産業上の利用可能性】
【００５１】
以上のように、この発明にかかる半導体集積回路装置は、通常動作時の動作スピードを落とさずにリーク電流を低減するのに有用であり、特に、携帯電話機やＰＤＡ（Personal Digital Assistant）等の低消費電力設計に対する要求が強いモバイル分野だけでなく、低消費電力化を要求する全ての分野での利用に適している。
【図面の簡単な説明】
【００５２】
【図１】この発明の実施の形態１による半導体集積回路装置の要部構成を示す概念図である。
【図２】図１に示す組み合わせ回路に含まれるインバータ回路部分の素子構造とバックゲート電位操作回路との関係を説明する図である。
【図３】図１に示す組み合わせ回路のバックゲート電位を制御する動作を説明するタイムチャートである。
【図４】この発明の実施の形態２による半導体集積回路装置の要部構成を示す概念図である。
【図５】図４に示す組み合わせ回路のバックゲート電位を制御する動作を説明するタイムチャートである。
【図６】この発明の実施の形態３による半導体集積回路装置の要部構成を示す概念図である。
【符号の説明】
【００５３】
Ｃ１  入力検出保持回路
Ｃ２，Ｃ２’  組み合わせ回路
Ｃ３  出力回路
Ｃ４，Ｃ４’  変化検出回路
Ｃ５  電源側バックゲート電位操作回路
Ｃ６  接地側バックゲート電位操作回路
ＦＦ，Ｆ１  フリップフロップ
ＥＸ１  排他的論理和回路
ＯＲ１，ＯＲ２  論理和回路
ＰＴｒ１，ＰＴｒ２  Ｐチャネルトランジスタ
ＮＴｒ１，ＮＴｒ２  Ｐチャネルトランジスタ
ＩＮＶ１，ＩＮＶ２  インバータ
ＥＮ１，ＥＮ２，ＥＮ２’  イネーブル信号
ＩＮ［ｍ：０］  入力信号
ＯＵＴ［ｎ：０］  出力信号
ＶＤＤ１，ＶＳＳ１  動作電源
ＶＤＤ２，ＶＳＳ２  バックゲート用電源
Ｖ１，Ｇ１  電源端子
Ｖ２，Ｇ２  ウェル端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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