(57)【要約】      （修正有）【課題】ディジタルプリディストーション型無線送信機の送信機出力に重畳される非線形歪を正確に抽出可能にするための遅延同期ループ回路、ディジタルプリディストーション型送信機、および無線基地局の構成を提供する。【解決手段】遅延同期ループ回路は、第１の入力ＩＱ信号Ir，Qrを入力する可変遅延素子105と、可変遅延素子の出力信号If，Qfおよび第２の入力ＩＱ信号Ii，Qiに基づく信号Id，Qdを入力する減算器103と、可変遅延素子の出力信号If，Qfを入力する遅延比較器106と、遅延比較器の出力信号を入力して平滑化し、可変遅延素子に出力する平滑フィルタ107とを具備し、アナログ回路部を経ることによって出力ＩＱ信号に生じる歪を可変遅延素子によって抑制するための遅延制御を行うことを特徴とする。第１および第２の入力ＩＱ信号のいずれか一方は、出力ＩＱ信号Io，QoがA/D変換され、アナログ回路部を経て、更にA/D変換されて生成された信号である。【選択図】図１
2006080931.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力ＩＱ信号を入力する可変遅延素子と、
前記可変遅延素子の出力端子に接続され、該可変遅延素子の出力信号および第２の入力ＩＱ信号に基づく信号を入力する減算器と、
前記可変遅延素子の出力端子に接続され、該可変遅延素子の出力信号を入力する遅延比較器と、
前記遅延比較器の出力端子および前記可変遅延素子の入力端子に接続され、前記遅延比較器の出力信号を入力して平滑化し、平滑化された信号を前記可変遅延素子に出力する平滑フィルタとを具備して成り、
前記第１および第２の入力ＩＱ信号のいずれか一方は、出力ＩＱ信号がディジタルアナログ変換され、アナログ回路部を経て、更にアナログ−ディジタル変換されて生成された信号であり、
前記アナログ回路部を経ることによって前記出力ＩＱ信号に生じる歪を前記可変遅延素子によって抑制するための遅延制御を行うことを特徴とする遅延同期ループ回路。
【請求項２】
請求項１において、
前記可変遅延素子はＩＩＲフィルタであることを特徴とする遅延同期ループ回路。
【請求項３】
請求項２において、
前記第１の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記第２の入力ＩＱ信号は、入力信号に対してサンプル周期の整数倍の遅延を与える遅延器によって遅延され、該遅延器の出力信号が前記減算器および前記遅延比較器に入力され、
前記遅延比較器は、前記遅延器の出力信号と前記ＩＩＲフィルタの出力信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記ＩＩＲフィルタ内部の乗算器係数を制御することを特徴とする遅延同期ループ回路。
【請求項４】
請求項２において、
前記ＩＩＲフィルタは、少なくとも１段以上の要素ＩＩＲフィルタの直列接続で構成され、前記要素ＩＩＲフィルタの各々の遅延量の合計を最終段要素ＩＩＲフィルタの出力端子から出力することを特徴とする遅延同期ループ回路。
【請求項５】
請求項４において、
前記第１の入力ＩＱ信号は前記ＩＩＲフィルタによって遅延され、該ＩＩＲフィルタの出力信号が前記減算器および前記遅延比較器に入力され、
前記第２の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記遅延比較器は、前記ＩＩＲフィルタの出力信号と前記第２の入力ＩＱ信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記ＩＩＲフィルタを構成する前記要素ＩＩＲフィルタの各々の内部の乗算器係数を制御することを特徴とする遅延同期ループ回路。
【請求項６】
請求項１において、
前記可変遅延素子は、前記平滑フィルタの出力信号を２値量子化する量子化器と、該量子化器の出力値に応じてゼロサンプル遅延および１サンプル遅延のいずれか一方を選択可能に構成された切替式遅延器とを具備して成ることを特徴とする遅延同期ループ回路。
【請求項７】
請求項６において、
前記第１の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記第２の入力ＩＱ信号は、入力信号に対してサンプル周期の整数倍の遅延を与える遅延器によって遅延され、該遅延器の出力信号が前記減算器および前記遅延比較器に入力され、
前記遅延比較器は、前記遅延器の出力信号と前記切替式遅延器の出力信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記切替式遅延器内部の遅延量を切り替えることを特徴とする遅延同期ループ回路。
【請求項８】
伝送路に接続され、該伝送路を介して供給される送信信号を入力する制御部と、
該制御部に接続され、該制御部から供給される送信信号を入力して符号化処理を行う変調部と、
該変調部に接続され、該変調部から供給される変調された送信信号を入力して帯域制限を行い直交ＩＱ信号を出力するベースバンド処理部と、
該ベースバンド処理部に接続され、該ベースバンド処理部から供給される直交ＩＱ信号を入力して歪補償処理を行うプリディストーション部と、
該プリディストーション部に接続され、該プリディストーション部から供給される歪補償処理された送信信号を入力してアナログ信号に変換するＤ／Ａ変換器と、
該Ｄ／Ａ変換器に接続され、該Ｄ／Ａ変換器から供給されるアナログ信号を入力して無線周波数帯へ周波数変換を行う直交変調器と、
該直交変調器に接続され、該直交変調器から供給される無線周波数の送信信号を入力して該送信信号に対して電力増幅を行う電力増幅部と、
該電力増幅部に電気的に接続され、該電力増幅部から供給される電力増幅された送信信号を電波として放射するアンテナと、
該電力増幅部に接続され、該電力増幅部から供給される電力増幅された送信信号を入力して中間周波数帯へ周波数変換するミキサと、
該ミキサに接続され、該ミキサから供給される中間周波数の信号を入力してディジタル信号に変換するＡ／Ｄ変換器と、
該Ａ／Ｄ変換器と前記プリディストーション部との間に接続され、前記Ａ／Ｄ変換器から供給されるディジタル信号を入力して復調を行い、復調されたディジタル信号を前記プリディストーション部に出力するディジタル直交復調器とを具備して成り、
前記プリディストーション部は、
第１の入力ＩＱ信号を入力する可変遅延素子と、
前記可変遅延素子の出力端子に接続され、該可変遅延素子の出力信号および第２の入力ＩＱ信号に基づく信号を入力する減算器と、
前記可変遅延素子の出力端子に接続され、該可変遅延素子の出力信号を入力する遅延比較器と、
前記遅延比較器の出力端子および前記可変遅延素子の入力端子に接続され、前記遅延比較器の出力信号を入力して平滑化し、平滑化された信号を前記可変遅延素子に出力する平滑フィルタとを具備して成り、
前記第１および第２の入力ＩＱ信号のいずれか一方は、前記ディジタル直交復調器の出力信号であり、
前記電力増幅部にて前記送信信号に生じる歪を前記可変遅延素子によって抑制するための遅延制御を行うことを特徴とするディジタルプリディストーション型送信機。
【請求項９】
請求項８において、
前記可変遅延素子はＩＩＲフィルタであることを特徴とするディジタルプリディストーション型送信機。
【請求項１０】
請求項９において、
前記第１の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記第２の入力ＩＱ信号は、入力信号に対してサンプル周期の整数倍の遅延を与える遅延器によって遅延され、該遅延器の出力信号が前記減算器および前記遅延比較器に入力され、
前記遅延比較器は、前記遅延器の出力信号と前記ＩＩＲフィルタの出力信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記ＩＩＲフィルタ内部の乗算器係数を制御することを特徴とするディジタルプリディストーション型送信機。
【請求項１１】
請求項９において、
前記ＩＩＲフィルタは、少なくとも１段以上の要素ＩＩＲフィルタの直列接続で構成され、前記要素ＩＩＲフィルタの各々の遅延量の合計を最終段要素ＩＩＲフィルタの出力端子から出力することを特徴とするディジタルプリディストーション型送信機。
【請求項１２】
請求項１１において、
前記第１の入力ＩＱ信号は前記ＩＩＲフィルタによって遅延され、該ＩＩＲフィルタの出力信号が前記減算器および前記遅延比較器に入力され、
前記第２の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記遅延比較器は、前記ＩＩＲフィルタの出力信号と前記第２の入力ＩＱ信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記ＩＩＲフィルタを構成する前記要素ＩＩＲフィルタの各々の内部の乗算器係数を制御することを特徴とするディジタルプリディストーション型送信機。
【請求項１３】
請求項８において、
前記可変遅延素子は、前記平滑フィルタの出力信号を２値量子化する量子化器と、該量子化器の出力値に応じてゼロサンプル遅延および１サンプル遅延のいずれか一方を選択可能に構成された切替式遅延器とを具備して成ることを特徴とするディジタルプリディストーション型送信機。
【請求項１４】
請求項１３において、
前記第１の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記第２の入力ＩＱ信号は、入力信号に対してサンプル周期の整数倍の遅延を与える遅延器によって遅延され、該遅延器の出力信号が前記減算器および前記遅延比較器に入力され、
前記遅延比較器は、前記遅延器の出力信号と前記切替式遅延器の出力信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記切替式遅延器内部の遅延量を切り替えることを特徴とするディジタルプリディストーション型送信機。
【請求項１５】
伝送路に接続され、該伝送路を介して供給される送信信号を入力する制御部と、
該制御部に接続され、該制御部から供給される送信信号を入力して符号化処理を行う変調部と、
該変調部に接続され、該変調部から供給される変調された送信信号を入力して帯域制限を行い直交ＩＱ信号を出力するベースバンド処理部と、
該ベースバンド処理部に接続され、該ベースバンド処理部から供給される直交ＩＱ信号を入力して歪補償処理を行うプリディストーション部と、
該プリディストーション部に接続され、該プリディストーション部から供給される歪補償処理された送信信号を入力してアナログ信号に変換するＤ／Ａ変換器と、
該Ｄ／Ａ変換器に接続され、該Ｄ／Ａ変換器から供給されるアナログ信号を入力して無線周波数帯へ周波数変換を行う直交変調器と、
該直交変調器に接続され、該直交変調器から供給される無線周波数の送信信号を入力して該送信信号に対して電力増幅を行う電力増幅部と、
該電力増幅部の出力端子および受信系の入力端子に接続され、該電力増幅部から供給される電力増幅された送信信号を入力してアンテナに出力すると共に、前記アンテナから供給される受信信号を入力して前記受信系へ出力するアンテナ共用器と、
該電力増幅部に接続され、該電力増幅部から供給される電力増幅された送信信号を入力して中間周波数帯へ周波数変換するミキサと、
該ミキサに接続され、該ミキサから供給される中間周波数の信号を入力してディジタル信号に変換するＡ／Ｄ変換器と、
該Ａ／Ｄ変換器と前記プリディストーション部との間に接続され、前記Ａ／Ｄ変換器から供給されるディジタル信号を入力して復調を行い、復調されたディジタル信号を前記プリディストーション部に出力するディジタル直交復調器とを具備して成り、
前記プリディストーション部は、
第１の入力ＩＱ信号を入力する可変遅延素子と、
前記可変遅延素子の出力端子に接続され、該可変遅延素子の出力信号および第２の入力ＩＱ信号に基づく信号を入力する減算器と、
前記可変遅延素子の出力端子に接続され、該可変遅延素子の出力信号を入力する遅延比較器と、
前記遅延比較器の出力端子および前記可変遅延素子の入力端子に接続され、前記遅延比較器の出力信号を入力して平滑化し、平滑化された信号を前記可変遅延素子に出力する平滑フィルタとを具備して成り、
前記第１および第２の入力ＩＱ信号のいずれか一方は、前記ディジタル直交復調器の出力信号であり、
前記電力増幅部にて前記送信信号に生じる歪を前記可変遅延素子によって抑制するための遅延制御を行うことを特徴とする無線基地局。
【請求項１６】
請求項１５において、
前記可変遅延素子はＩＩＲフィルタであることを特徴とする無線基地局。
【請求項１７】
請求項１６において、
前記第１の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記第２の入力ＩＱ信号は、入力信号に対してサンプル周期の整数倍の遅延を与える遅延器によって遅延され、該遅延器の出力信号が前記減算器および前記遅延比較器に入力され、
前記遅延比較器は、前記遅延器の出力信号と前記ＩＩＲフィルタの出力信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記ＩＩＲフィルタ内部の乗算器係数を制御することを特徴とする無線基地局。
【請求項１８】
請求項１６において、
前記ＩＩＲフィルタは、少なくとも１段以上の要素ＩＩＲフィルタの直列接続で構成され、前記要素ＩＩＲフィルタの各々の遅延量の合計を最終段要素ＩＩＲフィルタの出力端子から出力することを特徴とする無線基地局。
【請求項１９】
請求項１８において、
前記第１の入力ＩＱ信号は前記ＩＩＲフィルタによって遅延され、該ＩＩＲフィルタの出力信号が前記減算器および前記遅延比較器に入力され、
前記第２の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記遅延比較器は、前記ＩＩＲフィルタの出力信号と前記第２の入力ＩＱ信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記ＩＩＲフィルタを構成する前記要素ＩＩＲフィルタの各々の内部の乗算器係数を制御することを特徴とする無線基地局。
【請求項２０】
請求項１５において、
前記可変遅延素子は、前記平滑フィルタの出力信号を２値量子化する量子化器と、該量子化器の出力値に応じてゼロサンプル遅延および１サンプル遅延のいずれか一方を選択可能に構成された切替式遅延器とを具備して成ることを特徴とする無線基地局。
【請求項２１】
請求項２０において、
前記第１の入力ＩＱ信号は、前記出力ＩＱ信号がディジタルアナログ変換され、前記アナログ回路部を経て、更にアナログ−ディジタル変換されて生成され、
前記第２の入力ＩＱ信号は、入力信号に対してサンプル周期の整数倍の遅延を与える遅延器によって遅延され、該遅延器の出力信号が前記減算器および前記遅延比較器に入力され、
前記遅延比較器は、前記遅延器の出力信号と前記切替式遅延器の出力信号との遅延差に応じた信号を前記平滑フィルタに出力するよう構成され、
前記平滑フィルタの出力に基づいて、前記切替式遅延器内部の遅延量を切り替えることを特徴とする無線基地局。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延同期ループ（Delay Locked Loop, DLL）回路に関し、特に、アナログ回路部（例えば電力増幅部）で発生する非線形歪をベースバンド帯域で補償するディジタルプリディストーション回路に用いて好適な遅延同期ループ回路、それを用いたディジタルプリディストーション型送信機、および無線基地局に関する。
【背景技術】
【０００２】
近年、携帯電話の普及に伴い電波資源の有効利用は必須となっており、周波数利用効率が高い無線通信方式としてCDMAやOFDMが注目されている。これらの基地局送信機では、平均送信電力に対して約10dB程度、またはそれ以上の大きな瞬時最大電力が発生することが知られている。
【０００３】
一方、基地局送信機の電力増幅部では、一般に大出力運転時には高い効率が得られるが、出力が飽和するため線形性が劣化するという性質がある。この非線形歪によって送信スペクトルが広がり、他帯域に妨害を与えることになるので、妨害波の発生量は電波法規によって厳しく規制されている。
基地局送信機においては、装置サイズやランニングコストの観点からは電力増幅部の出力振幅を上げ、高効率の状態で運転することが好ましいとされるが、CDMAやOFDMでは非線形歪が発生しやすくなる傾向があるため、高効率での運転が困難となっている。
【０００４】
このような問題点を解決する方法として、歪補償技術により電力増幅部を線形化する方法が各種考案されており、その１つとしてベースバンド帯域で歪補償を行うディジタルプリディストーションが知られている。ディジタルプリディストーションの構成としては、従来、遅延部がFIR型ディジタルフィルタで構成されたものがある（特許文献１参照）。
【０００５】
【特許文献１】特開２００１−１８９６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ディジタルプリディストーション型無線基地局送信機の構成例を図３、プリディストーション部３０３の構成例を図４に示す。
図３において、制御部３００から供給される送信信号は、変調部３０１での符号化処理を行い、ベースバンド処理部３０２で帯域制限を行い直交IQ信号Ii,Qiを出力し、プリディストーション部３０３で歪補償処理を行い、D/A変換器３０４でアナログ信号に変換し、直交変調器３０５で無線周波数帯へ周波数変換を行い、電力増幅部３０６で電力増幅を行い、アンテナ共用器３０９を通じてアンテナ３１０から空中へ電波を放射する。大出力時には電力増幅部３０６で非線形歪が生じるが、等価的には線形増幅器３０７出力に非線形歪が重畳されたと考えることができる。
【０００７】
効果的にプリディストーションを行うためには、非線形歪の発生量を正確に把握することで、電力増幅部３０６の非線形特性を正確に打ち消すことが必要となる。そのため、送信波をミキサ３１１でIF帯へ周波数変換し、A/D変換器３１２でディジタル信号へ変換し、ディジタル直交復調器３１３で復調を行いプリディストーション部３０３へ帰還する。なお、復調部の構成としては復調精度が優れたディジタルIF方式について述べたが、これ以外にもアナログ直交復調を始めとして種々の構成が考えられる。
【０００８】
次に、図４でプリディストーション部３０３の構成について説明する。図４の遅延器１０４では第１入力信号Ii,Qiをサンプル周期の整数(n)倍遅延した信号Id,Qdを出力する。減算器１０３では信号Id,Qdと第２入力信号Ir,Qrとの差が演算される。この差信号に基づき適応処理部１０２で差信号をゼロとするようにプリディストータ１０１を制御する。適応処理としては、勾配法に基づくLeast Mean Squareアルゴリズムや、Recursive Least Squareアルゴリズムといった２乗誤差すなわち歪電力を最小化するアルゴリズムが通常用いられる。
【０００９】
減算器１０３で正確に非線形歪が抽出されていれば、上記適応処理の結果として非線形歪が低減されることになる。しかし、非線形歪抽出が不完全であると仮に非線形歪がゼロの状態であっても差信号がなくならないことから制御エラーを引き起こす。つまり、効果的なプリディストーションを行うためには、プリディストータ１０１から直交復調器３１３へ至る信号経路の遅延が、遅延器１０４によって補正されていることが必要となる。
【００１０】
しかしながら、前者の遅延量はアナログ素子を経由するため、サンプル周期の整数倍になるとは限らないのに対して、後者の遅延量はラッチ回路で作られるためサンプル周期の整数倍の遅延しか生成することができない。つまり、前者の遅延量をサンプル周期の整数倍成分ｎと１サンプルに満たない成分aに分解すると、nは補正可能であるが、aは補正が困難となる。
【００１１】
上記特許文献１は、このような１サンプル周期未満の遅延量aを補正するための技術を開示する。ここでは１サンプル未満の遅延を発生させる手段として、FIRフィルタを使用している。この例では歪補償動作開始前に遅延時間を決定するため、遅延の時間変動に対する追従性が悪い。そのため、A/D変換器３１２のクロック位相を制御する遅延同期ループを構成する例も開示されている。
【００１２】
従来技術に記載のFIRフィルタによる遅延補正手段では、振幅特性が平坦となるのはタップ係数が[0 0 …..0 1 0 …..0 0]の場合のみであり、１サンプル未満の遅延に設定したときには、本質的に振幅特性にうねりが生じるため、減算による歪抽出において正確さが損なわれる点が問題となる。また、FIRで実現するので比較的大きなむだ遅延（従来技術の実施例では16サンプル以上）が付加される傾向があり、適応処理を高速化する上での阻害要因となる。
【００１３】
また、従来技術に記載された遅延同期ループでは、図３の構成に加えてA/D変換器３１２のクロックを制御するためのD/A変換器、平滑フィルタ、VCOといったアナログ部品の追加を要する点が問題となる。また、アナログ部品点数の増大に加えて、D/A変換器の量子化雑音やVCOの熱雑音の影響を受けてクロックにジッタが生じやすく、さらにオフセット電圧の影響により制御電圧の保持能力が弱く無信号時に同期が外れやすいといった性能上の問題がある。
【課題を解決するための手段】
【００１４】
本発明は上記従来技術の問題を解決するためになされたものであり、その代表的なものの一例を示せば以下の通りである。
すなわち、本発明の遅延同期ループ回路は、第１の入力ＩＱ信号を入力する可変遅延素子と、前記可変遅延素子の出力端子に接続され、該可変遅延素子の出力信号および第２の入力ＩＱ信号に基づく信号を入力する減算器と、前記可変遅延素子の出力端子に接続され、該可変遅延素子の出力信号を入力する遅延比較器と、前記遅延比較器の出力端子および前記可変遅延素子の入力端子に接続され、前記遅延比較器の出力信号を入力して平滑化し、平滑化された信号を前記可変遅延素子に出力する平滑フィルタとを具備して成り、前記第１および第２の入力ＩＱ信号のいずれか一方は、出力ＩＱ信号がディジタルアナログ変換され、アナログ回路部を経て、更にアナログ−ディジタル変換されて生成された信号であり、前記アナログ回路部を経ることによって前記出力ＩＱ信号に生じる歪を前記可変遅延素子によって抑制するための遅延制御を行うことを特徴とする。
【００１５】
特に、可変遅延素子としてIIRフィルタを使用することによって、遅延同期ループからアナログ部品をなくして完全にディジタル化することが可能となるため、アナログ部品点数の削減ばかりでなく、ジッタや同期外れなどの問題を回避が可能となる。また、この場合、FIRフィルタを用いないので、振幅特性をほぼ完全に平坦にすることが可能であり、むだ遅延も極めて小さく抑えることが可能となる。
【発明の効果】
【００１６】
本発明の遅延同期ループ回路によれば、２種類の信号間の遅延を１サンプル周期に満たない微小遅延までもほぼ正確に補正することが可能となる。
【実施例１】
【００１７】
以下、本発明の第１実施例を図面を用いて説明する。図１の構成は、図４の構成に遅延比較器１０６と平滑フィルタ１０７と、IIRフィルタ１０５を追加した構成となっている。遅延比較器１０６は、第１入力信号Ii,Qiを遅延させた信号Id,QdとIIRフィルタ１０５出力If,Qfとの遅延差に応じた信号を出力する。平滑フィルタ１０７は遅延比較器１０６出力に含まれる高域ランダム成分を取り除いた信号Pを出力する。IIRフィルタ１０５は第２入力信号Ir,Qrに対して作用するフィルタ回路であり、信号Pに応じて遅延量を変化させる。
【００１８】
遅延比較器１０６と平滑フィルタ１０７の構成例を図５に示す。まず基準信号Id,Qdと入力信号If,Qfからそれぞれ瞬時電力Wd,Wfを求める。瞬時電力はIQの２乗和を計算すればよい。次に瞬時電力Wdを単位遅延２０３によって１サンプル遅延させておき、瞬時電力Wfとの積を乗算器２０６で計算する。これとは別に、瞬時電力Wfを単位遅延２０４と２０５で２サンプル遅延させ、これとの積を乗算器２０７で計算する。乗算器２０６出力と乗算器２０７との差を減算器２０８で計算することで、信号の相関に基づく遅延比較を行うことができる。ただし、遅延比較器１０６出力には、時間平均値に遅延情報が含まれているが、その他に信号起因の高域ランダム成分を含んでいるので、平滑フィルタ１０７で平滑化して信号Pを出力する。平滑フィルタ１０７の構成例として、加算器２０９と単位遅延２１０と定数倍器２１１から成る積分器を用いることができる。無信号時には遅延比較器１０６出力はゼロとなるので、平滑フィルタ１０７出力は積分の結果、一定値に保持されることになるが、ディジタル回路なので保持能力は完全である。
【００１９】
次にIIRフィルタについて説明する。IIRフィルタの構成は種々考えられるが、一例として図６に示すようなラチス２次全域通過フィルタが挙げられる。その伝達関数は数１となり、振幅特性は周波数に依らず一定であり、群遅延特性は乗算係数P1とP2の２つのパラメータによって変化する。
【００２０】
【数１】
2006080931.tif 000003
【００２１】
フィードバックループを構成するためには、単一の媒介変数Pよって制御されるようにする必要がある。そこで、単一の媒介変数Pに基づく関数P1=F1(P)とP2=F2(P)を設定し、P1とP2に適当な拘束条件を付与することで１パラメータ化する。一方、IIRフィルタでは本質的に直線位相特性（群遅延平坦特性）が得られないので、近似的にこれを実現する必要がある。そこで、上述の拘束条件を群遅延平坦性を与えるべく定める。ただし、近似の仕方によって種々の定め方が考えられるため、以下では２つの例を示す。
第１例として、低域での群遅延特性を最大平坦になるように定めると、F1(P)とF2(P)は数２になる。
【００２２】
【数２】
2006080931.tif 000004
【００２３】
このとき媒介変数Pをパラメータとして群遅延特性をプロットしたのが図７の周波数特性である。低域における群遅延平坦度は極めて良好なものとなるが、周波数の増大に伴って遅延が大きく変動する。
第２例として、f=0の群遅延量とf=fs/4の群遅延量が等しいという条件を付加すると、F1(P)とF2(P)は数３になる。
【００２４】
【数３】
2006080931.tif 000005
【００２５】
このとき媒介変数Pをパラメータとして群遅延特性をプロットしたのが図８の周波数特性である。f=0からf=fs/4に渡って群遅延は若干うねることになるが、このうねりを許容すれば第１例よりも広帯域とみなせる。
いずれの場合も、媒介変数Pを−１から０の範囲で動かすことで、遅延量を１サンプルから２サンプルまで連続的に変化させることが可能となる。
【００２６】
また、関数F1(P)とF2(P)の精密式は四則演算から成っているためディジタル回路での実現が可能であるが、数２および数３に記載したように多項式近似を行うことで乗算と加算のみとなり、演算を簡略化することができる。さらに、関数対応関係をテーブルに格納しておけば、演算を行うことなく実現することもできる。
【００２７】
本実施例によれば、遅延比較器１０６と、平滑フィルタ１０７と、IIRフィルタ１０５とで遅延同期ループを構成し、遅延器１０４の遅延量を(n+1)に設定することによって、遅延器１０４出力とIIRフィルタ１０５のタイミングを合わせることが可能となるため、減算器１０３で歪成分の正確な抽出が可能となる。また、従来技術と異なり完全にディジタル化されているので雑音の影響に強く、無信号時には平滑フィルタ１０７出力がオフセットの影響なく保持されるため同期は外れない。さらに、FIRフィルタを用いないため、振幅特性は原理的に平坦であり、むだ遅延を極めて小さく抑えることが可能となる。
【実施例２】
【００２８】
次に本発明の第２実施例を図２を用いて説明する。図２の構成は、遅延器１０４の代わりに、IIRフィルタ１０５を用いた構成となっている。遅延比較器１０６は、第１入力信号Ir,QrとIIRフィルタ１０５出力If,Qfとの遅延差に応じた信号を出力する。平滑フィルタ１０７は遅延比較器１０６出力に含まれる高域ランダム成分を取り除いた信号Pを出力する。IIRフィルタ１０５は第２入力信号Ii,Qiに対して作用するフィルタ回路であり、信号Pに応じて遅延量を変化させる。図２はIIRフィルタを２段構成とした場合を示すが、本発明はこれに限定されない。すなわち、IIRフィルタは１段で構成してもよく、また、３段以上（一般にｎ段）で構成してもよい（ｎは1以上の整数）。ｎ段で構成すれば、ｎ段の各要素IIRフィルタの遅延量の合計が最終段の要素IIRフィルタの出力端子からIf,Qfとして得られることになる。
【００２９】
また、本実施例は図２に示される構成に限定されず、他の種々の変形をも含む。例えば、図２はIIRフィルタ１０５をプリディストータ１０１の前段に配置した構成を示すが、本実施例はこれに限定されず、プリディストータ１０１の後段に配置してもよいし、また、前段に配置したものと後段に配置したものとを組み合わせ、これらの位置のいくつかに分割して配置してもよい。
【００３０】
本実施例によれば、遅延量の可変幅を広く取ることができると共に、プリディストータ１０１から減算器１０３へ至る信号経路の遅延量を最小化することが可能となる。また、従来技術と異なり完全にディジタル化されているので雑音の影響に強く、無信号時には平滑フィルタ１０７出力がオフセットの影響なく保持されるため同期は外れない。さらに、FIRフィルタを用いないため、振幅特性は原理的に平坦であり、むだ遅延を極めて小さく抑えることが可能となる。
【実施例３】
【００３１】
次に、図９を用いて本発明の第３の実施例について説明する。図９では、可変遅延素子としてIIRフィルタを使う代わりに、平滑フィルタ１０７出力を２値量子化する量子化器１０８と、量子化器１０８出力値に応じてゼロサンプル遅延および１サンプル遅延のいずれか一方を選択可能に構成された（選択的に切り替える）切替式遅延器１０９とを用いている。遅延比較器１０６は、第１入力信号Ii,Qiを遅延させた信号Id,Qdと切替式遅延器１０９出力If,Qfとの遅延差に応じた信号を出力する。平滑フィルタ１０７は遅延比較器１０６出力に含まれる高域ランダム成分を取り除いた信号Pを出力する。この信号Pを量子化器１０８が入力し、２値量子化して信号Pに対応する２値の出力値（例えば0または1）を切替式遅延器１０９に出力する。切替式遅延器１０９は信号Pに対応する２値の入力値（例えば0または1）に応じて第２入力信号Ir,Qrの遅延量を変化させ、If,Qfを出力する。
【００３２】
本実施例によれば、０サンプル遅延のときは遅延量不足で、１サンプル遅延のときは遅延量過多となるため、フィードバックの作用として、よく知られたシグマデルタ変調により遅延量の切り替えが自動的に行われ、平均的な意味で１サンプル未満の遅延量aを設定することができる。よって、信号帯域に比較して十分高速に遅延量切り替えを行うことで、IIRフィルタを用いることなく第１の実施例と同等の効果が得られる。
【実施例４】
【００３３】
次に、図３を用いて本発明の第４の実施例について説明する。本実施例は本発明の遅延同期ループ回路を適用したディジタルプリディストーション型送信機（無線基地局送信系）の一例である。制御部３００から供給される送信信号は、変調部３０１での符号化処理を行い、ベースバンド処理部３０２で帯域制限を行い直交IQ信号Ii,Qiを出力し、プリディストーション部３０３で歪補償処理を行い、D/A変換器３０４でアナログ信号に変換し、直交変調器３０５で無線周波数帯へ周波数変換を行い、電力増幅部３０６で電力増幅を行い、アンテナ共用器３０９を通じてアンテナ３１０から空中へ電波を放射する。プリディストーション部３０３には上記第１〜３の実施例のいずれか、または、それらの種々の変形が適用される。大出力時には電力増幅部３０６で非線形歪が生じるが、等価的には線形増幅器３０７出力に非線形歪が重畳されたと考えることができる。
【００３４】
効果的にプリディストーションを行うためには、非線形歪の発生量を正確に把握することで、電力増幅部３０６の非線形特性を正確に打ち消すことが必要となる。そのため、送信波をミキサ３１１でIF帯へ周波数変換し、A/D変換器３１２でディジタル信号へ変換し、ディジタル直交復調器３１３で復調を行いプリディストーション部３０３へ帰還する。なお、復調部の構成として種々の構成が考えられる点は従来と同様である。
【００３５】
本実施例によれば、ディジタルプリディストーション型送信機に本発明の遅延同期ループ回路を用いることによって、電力増幅部３０６で発生する非線形歪を正確に抽出することができるため、エラーの少ない歪補償を行うことが可能となる。
【実施例５】
【００３６】
次に、図３を用いて本発明の第５の実施例について説明する。本実施例は上記第４の実施例に示すディジタルプリディストーション型送信機を送信系に適用した無線基地局の一例である。本実施例は上記第４の実施例の構成に加え、更に、アンテナ共用器３０９に受信系が接続された構成である。アンテナ共用器３０９は送信系の電力増幅部３０６で電力増幅された送信信号を入力してアンテナ３１０にその送信信号を出力する一方、アンテナ３１０から入力した受信信号を受信系へ出力する。受信系の具体的構成としては、よく知られた種々の態様を適用することができる。
【００３７】
本実施例によれば、信号遅延の影響が補正されて非線形歪が正確に抽出されるため、適応処理における制御エラーを低減することが可能となり、線形性が向上する。したがって、大振幅時においても非線形歪補償が適切に行われるため、大振幅出力が可能となり、高効率状態での運転が可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１実施例を示す図である。
【図２】本発明の第２実施例を示す図である。
【図３】プリディストーション型無線基地局送信機の構成を示す図である。
【図４】プリディストータの構成を示す図である。
【図５】遅延比較、平滑化ブロックの構成例を示す図である。
【図６】IIRフィルタの構成例（ラチス２次全域通過形）を示す図である。
【図７】群遅延最大平坦化した場合の群遅延特性を示す図である。
【図８】帯域fs/4まで広帯域化した場合の群遅延特性を示す図である。
【図９】本発明の第３実施例を示す図である。
【符号の説明】
【００３９】
101…プリディストータ,  102…適応処理部,  103…減算器,  104…遅延器,  105…IIRフィルタ,  106…遅延比較器,  107…平滑フィルタ,  108…量子化器,  109…切替式遅延器,  201, 202…瞬時電力計算部,  203, 204, 205…単位遅延器,  206, 207…乗算器,  208…減算器,  209…加算器,  210…単位遅延器,  211…乗算器,  301…変調部,  302…ベースバンド処理部,  303…プリディストーション部,  304…DA変換器,  305…直交変調器,  306…電力増幅部,  307…線形増幅器,  308…加算器,  309…アンテナ共用器,  310…アンテナ,  311…ミキサ,  312…AD変換器,  313…直交復調器,  401…関数F1(P)  ,402…関数F2(P),  403, 405, 407, 413, 415, 417, 423, 425, 427, 433, 435, 437…加算器,  404, 414, 424, 434…乗算器,  406, 416, 426, 436…単位遅延器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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