(57)【要約】【課題】１つのＣＰＵにて非接触式インタフェースおよび接触式インタフェースを切り分けて制御する通信記録装置では両インタフェースの同時使用した場合、一方のインタフェース処理にＣＰＵを占有され、他方の通信制御が出来なくなる。よって、通信フレームロスにより、通信記憶装置システムが不安定になりうる問題がある。【解決手段】接触式インタフェースおよび非接触式インタフェースのプロトコル制御するＣＰＵをインタフェース毎に設け、両インタフェースのデータの透過を実現するための前記ＣＰＵ間の調停手段と、前記ＣＰＵ間の同期性の向上のため、両ＣＰＵがインタフェースの入力信号と電源状況、対向するＣＰＵの動作状況を確認できる手段を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
接触式インタフェースと、
非接触式インタフェースと、
上記接触式インタフェースのプロトコルを制御する第１のＣＰＵと、
上記非接触式インタフェースのプロトコルを制御する第２のＣＰＵと、
上記２つのＣＰＵ間の調停手段と、
各上記インタフェースの入力信号と電源状況と対向する上記ＣＰＵの動作状況を確認する確認手段とを有することを特徴とする通信記憶装置。
【請求項２】
前記調停手段は、
前記の第１のＣＰＵおよび第２のＣＰＵからアクセス可能な共用メモリと、両ＣＰＵからアクセス可能で、アクセス競合の場合に上記第１又は第２のＣＰＵの何れかのアクセスを優先する構成のセマフォレジスタを有し、
上記共用メモリへのアクセス要求がある上記第１のＣＰＵもしくは上記第２のＣＰＵは、前記セマフォレジスタにアクセス権の取得を要求し、上記アクセス権取得したＣＰＵが共用メモリへアクセスされることを特徴とする請求項１記載の通信記憶装置。
【請求項３】
一方の上記アクセス権を取得したＣＰＵが該アクセス権の開放した場合、上記他のアクセス権未取得ＣＰＵに対し割り込み信号にて送出／通知する手段を更に有することを特徴とする請求項２記載の通信記憶装置。
【請求項４】
上記確認手段は、上記インタフェースの入力信号と電源状況、上記ＣＰＵの動作状況及びクロックおよびリセットの入力状況とを通知するレジスタを有し、上記第１のＣＰＵおよび第２のＣＰＵは、当該レジスタのアクセスすることで、対向するＣＰＵの動作状況や両インタフェース状態を把握することを特徴とする請求項１乃至３の何れかに記載の通信記憶装置。
【請求項５】
２つの前記ＣＰＵは処理負荷が異なることを特徴とする請求項１乃至４の何れかに記載の通信記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は接触式および非接触式インタフェースを有する通信記憶装置の構成に関する。
【背景技術】
【０００２】
ＩＳＯ／ＩＥＣ  ７８１６で国際規格化されている接触式インタフェースおよび、ＩＳＯ／ＩＥＣ  １４４４３で国際規格化されている非接触式インタフェースの両インタフェースを有する複合型ＩＣカードは、接触型で求められる高セキュリティと非接触型で実現される電子乗車券などのアプリケーションの利便性から、近年、クレジットカードや銀行カードとして市場に登場している。また、非接触ＩＣカード機能を、携帯電話に取り組むことで、インタネット網によるカードバリューの更新など新しいサービス形態も実現している。
ここで複合型ＩＣカードの使用する接触式／非接触式インタフェースの切替は、供給電源もしくは入力信号の状態によって、排他的に随時切替える（例えば、特許文献１）。ＣＰＵは、インタフェースの切替え状態にて使用する通信インタフェースを把握し、接触式もしくは非接触式インタフェースプロトコルを実現する。
【０００３】
【特許文献１】特開平１１−２７２８２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、モバイル端末の搭載非接触ＩＣカード機能おいては、接触式インタフェースと非接触式インタフェースの同時利用が想定される。前記の複合型ＩＣカードの構成を踏襲した場合、１つのＣＰＵで異なる２つのインタフェースプロトコルを同時に取り扱うこととなる。
このため、一方の通信インタフェース処理にＣＰＵを占有させることとなれば、他方の通信インタフェース処理ができず、通信フレームロスを発生させる可能性を秘め、システムを不安定にさせる要因となる。この点従来技術では同時使用が想定されていない。
【課題を解決するための手段】
【０００５】
接触式インタフェースおよび非接触式インタフェースのプロトコル制御するＣＰＵをインタフェース毎に設け、両インタフェースのデータの透過（各々のインタフェースによる外部とのデータの送受信と各インタフェース間のデータの受渡しによる接触式インタフェースと非接触式インタフェースを経由したデータ通信）を実現するための前記ＣＰＵ間の調停手段と、前記ＣＰＵ間の同期性の向上のため、両ＣＰＵがインタフェースの入力信号と電源状況、対向するＣＰＵの動作状況を確認できる手段を設ける。
【発明の効果】
【０００６】
インタフェース毎にＣＰＵをそれぞれ設けることで、通信インタフェース処理による負荷が各ＣＰＵに分散されることとなり、通信フレームロスを低減できる。また、インタフェースプロトコルを制御するＣＰＵがインタフェース毎に異なる構成となり、両インタフェース間に設けられる調停手段がファイアウォールの役割を果たすこととなり、セキュリティの向上が図れる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態を図面にて説明する。
図１に、本発明の実施の形態の通信記憶装置の構成図を示す。前記の通信記憶装置（１００）は、大きく分けて、非接触式インタフェースアプリケーションを実現する非接触式インタフェース制御系、接触式インタフェースアプリケーションを実現する接触式インタフェース制御系、両インタフェースを調停する手段と、通信記憶装置のシステム動作を管理する手段からなる。
【０００８】
非接触式インタフェース制御系は、送受信アンテナの役割となるアンテナコイル（２０１）、アンテナコイルにて取り込まれた受信波形から電源を生成する手段（２０２）、アンテナコイル（２０２）からの受信波形を復調／復号化し、受信フレームの検査する受信機能と、送信フレームの生成、符号化／変調し送信波形を生成する送信機能から構成される第１の通信制御手段（２０３）、非接触プロトコルに用いられる第１の暗号演算手段（２０４）、非接触プロトコルで用いられるデータを格納する第１の不揮発性メモリ（２０５）、第１の通信制御手段（２０３）、第１の暗号演算手段（２０４）および第１の不揮発メモリ（２０５）を制御する第１のＣＰＵ（２０６）、第１のＣＰＵ（２０６）に用いられる第１のＲＯＭ（２０７）、第１のＲＡＭ（２０８）にて構成される。
【０００９】
接触式インタフェース制御系は、接触式インタフェースの接点となるコネクタ（３０１）、コネクタ（３０１）からの入力電源から内部電源を生成する手段（３０２）、コネクタ（３０１）からの入力信号に含まれる受信フレームの検査する受信機能と送信フレームの生成しコネクタに送信信号を送出する送信機能から構成される第２の通信制御手段（３０３）、接触プロトコルに用いられる第２の暗号演算手段（３０４）、接触プロトコルで用いられるデータを格納する第２の不揮発性メモリ（３０５）、第２の通信制御手段（３０３）、第２の暗号演算手段（３０４）および第２の不揮発メモリ（３０５）を制御する第２のＣＰＵ（３０６）、第２のＣＰＵに用いられる第２のＲＯＭ（３０７）、第２のＲＡＭ（３０８）にて構成される。インタフェース毎にＣＰＵをそれぞれ設けることで、各インタフェースのトランザクションを中断しないことと、通信インタフェース処理による負荷を分散することで通信フレームロスを低減できる。
【００１０】
非接触式インタフェース制御系および接触式インタフェース制御系内の電源生成手段（２０２）（３０２）によって生成された電源状態によって、通信記憶装置のシステム電源を生成／制御する手段（４０１）により、システム電源が供給される。
【００１１】
非接触式インタフェース制御系および接触インタフェース制御系の活性／非活性は、リセット生成手段（４０２）にて生成されるリセット信号により行われる。非接触式インタフェース制御系および接触インタフェース制御系のリセット解除／発生の条件は、非接触式インタフェース制御系と接触式インタフェース制御系にて生成される電源（２０２）（３０２）の供給状態に依存する。
【００１２】
両インタフェースとは独立の自走クロックを生成する手段（４０３）を設け、前記自走クロックを通信記憶装置のシステムクロックとして供給する。両インタフェースのインタフェースクロックと前記自走クロックの周波数の差は、通信制御手段（２０３）（３０３）にて吸収される。
【００１３】
両インタフェースのＣＰＵ（２０６）（３０６）との調停手段は、共用メモリ（４０４）にて行われる。両ＣＰＵ間（２０６）（３０６）にて規定されたコマンド／レスポンスを共用メモリ（４０４）に格納し、対向するＣＰＵに受け渡すことで、対向ＣＰＵに特定処理を要求することが可能となる。
【００１４】
ただし、両ＣＰＵの共用メモリアクセス競合を回避する手順が必要となる。このアクセス競合を回避する方法として、セマフォレジスタ（４０５）を設ける。セフォマレジスタは、両ＣＰＵからアクセス可能な共有フラグを格納レジスタである。両ＣＰＵは、当該レジスタへ特定フラグ（アクセス権要求）をライト動作し、その結果をリード動作する。得られたフラグ状態（アクセス権未取得もしくはアクセス権取得）を監視することで、両ＣＰＵは、共用メモリのアクセスが可能もしくは不可能であるか判定することができる。
【００１５】
共用メモリへのアクセス手順を、図２に示す。共用メモリへのアクセス要求がある各ＣＰＵ（２０６）（３０６）は、共用メモリ（４０４）の使用状況を確認するため、アクセス権確認（５２１）（５３１）を示すリード動作をセマフォレジスタ（４０５）に実行する。アクセス権未取得（５２２）（５２３）にて共用メモリが未使用であると認識した各ＣＰＵ（２０６）（３０６）は、セマフォレジスタ（４０５）に共用メモリへのアクセス権要求（５２３）（５３３）を示すライト動作を実施する。その後、アクセス権確認（５２４）（５３４）を示すリード動作をセマフォレジスタ（４０５）に実行し、アクセス権が取得できたか把握する。リード動作の結果、アクセス権取得（５３５）を示す結果をリードしたＣＰＵ（３０６）が共用メモリへのアクセスが可能とし、アクセス権未取得（５２５）のＣＰＵ（２０６）は、アクセス権が開放されるまで、共用メモリへのアクセスは制限する。
【００１６】
アクセス権取得済みＣＰＵ（３０６）は、一連の共用メモリアクセス処理が完了後、アクセス権開放（５３６）を示すライト動作をセマフォレジスタ（４０５）に実施し、アクセス権を開放する。
【００１７】
前記のアクセス権開放にて、アクセス権未取得のＣＰＵ（２０６）に対して、割り込み（５２６）によりアクセス権が開放されたことを通知することで、共用メモリに格納されるデータの受け渡しをスムーズに実現することが可能となる。前記のアクセス権開放による割り込み通知は、図１の割り込み手段（４０６）にて実施される。
以上のセマフォ手順により、共用メモリアクセス競合を回避する。
【００１８】
なお、セマフォレジスタ（４０５）のアクセス権未取得の場合、ハードウェア的に共用メモリ（４０４）のアクセス制御を制限する回路構成が望ましい。例えば、アクセス権取得状態を示す信号と、ＣＰＵの共用メモリへのアクセス信号を論理積した信号を最終的な共有メモリへのアクセス信号とすることで、アクセス権未取得状態での共有メモリへのアクセス動作を無効化する事ができる。また、セマフォレジスタ（４０５）へのアクセス権取得要求のアクセス競合については、予め一方のＣＰＵアクセスを優先とする回路構成としておくことが望ましい。
【００１９】
図１の状態レジスタ（４０７）は、各ＣＰＵ（２０６）（２０７）が各インタフェースの信号／電源供給状態や対向するＣＰＵの動作状態を監視することを目的に設け、これにより、両ＣＰＵは、現在実行できるアプリケーションの制限ならびに管理が可能となる。
なお、状態レジスタ（４０７）は、非接触インタフェースの入力クロック状態、非接触インタフェースの供給電源状態、接触インタフェースの入力クロック信号状態、接触インタフェースの入力リセット信号状態、接触インタフェースの供給電源状態、対向するＣＰＵの状態を示すフラグで構成される。さらに、上記の対向するＣＰＵの状態は、両ＣＰＵ間で定めるＣＰＵ処理状態を示すフラグを含んでいる。
【００２０】
図３の通信記憶装置（１００）は、非接触インタフェース側のみ不揮発性メモリ（２０５）を搭載し、接触インタフェース側には不揮発性メモリを搭載しない例である。第２のＣＰＵ（３０２）の要求による不揮発性メモリ（２０５）のアクセスは、前記セマフォ手順に従った共用メモリ（４０４）アクセス経由にて、第１のＣＰＵ（２０２）の制御／管理の下、実施される。図４の通信記憶装置は、図３と異なり、接触インタフェース側のみ不揮発性メモリ（３０５）を搭載し、非接触インタフェース側には不揮発性メモリを搭載しない例である。
【００２１】
図３〜図４の提案例により、第１のＣＰＵ（２０６）および第２のＣＰＵ（３０６）の処理負荷は、おのずから一方は重くなり、他方は軽くなる。このことは、両ＣＰＵが同一の機能／性能をもつ必然性がないことを意味しており、一方のＣＰＵの簡素化、不揮発メモリの統合による回路規模の低減が望める。
【産業上の利用可能性】
【００２２】
本発明により、非接触インタフェースと接触インタフェースによる通信記憶装置へのアクセス競合の回避が可能となるため、両インタフェースのアクセスが不定期に行われるモバイル端末に搭載する通信記憶装置として好適である。
【図面の簡単な説明】
【００２３】
【図１】本発明の通信記憶装置の構成図である。
【図２】本発明の通信記憶装置における共用メモリへのアクセス競合回避手順である。
【図３】本発明の通信記憶装置において、不揮発性メモリを非接触式インタフェース制御系に統合した場合の構成図である。
【図４】本発明の通信記憶装置において、不揮発性メモリを接触式インタフェース制御系に統合した場合の構成図である。
【符号の説明】
【００２４】
１００  本発明の通信記憶装置
２０１  アンテナコイル
２０２  非接触式インタフェース  電源生成手段
２０３  非接触式インタフェース  通信制御手段
２０４  第１の暗号演算手段
２０５  第１の不揮発性メモリ
２０６  第１のＣＰＵ
２０７  第１のＲＯＭ
２０８  第１のＲＡＭ
３０１  コネクタ
３０２  接触式インタフェース  電源生成手段
３０３  接触式インタフェース  通信制御手段
３０４  第２の暗号演算手段
３０５  第２の不揮発性メモリ
３０６  第２のＣＰＵ
３０７  第２のＲＯＭ
３０８  第２のＲＡＭ
４０１  電源制御手段
４０２  リセット生成手段
４０３  クロック生成手段
４０４  共用メモリ
４０５  セマフォレジスタ
４０６  割り込み通知手段
４０７  状態レジスタ
５２１  第１のＣＰＵからのアクセス権確認（その１）
５２２  第１のＣＰＵへのアクセス権未取得状態通知（その１）
５２３  第１のＣＰＵからのアクセス権要求
５２４  第１のＣＰＵからのアクセス権確認（その２）
５２５  第１のＣＰＵへの対向ＣＰＵアクセス権取得状態通知
５２６  第１のＣＰＵへのアクセス権開放による割り込み通知
５２７  第１のＣＰＵからのアクセス権確認（その３）
５２８  第１のＣＰＵへのアクセス権未取得状態通知（その２）
５３１  第２のＣＰＵからのアクセス権確認（その１）
５３２  第２のＣＰＵへのアクセス権未取得状態通知（その１）
５３３  第２のＣＰＵからのアクセス権要求
５３４  第２のＣＰＵからのアクセス権確認（その２）
５３５  第２のＣＰＵへのアクセス権取得状態通知
５３６  第２のＣＰＵからのアクセス権開放
５３７  第２のＣＰＵからのアクセス権確認（その３）
５３８  第２のＣＰＵへのアクセス権未取得状態通知（その２）。
【図１】
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【図２】
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【図３】
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【図４】
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