(57)【要約】    【課題】  電源電圧が低い状態でも高速で動作し、ブリード電流を発生せず、電流の消費を低減できる半導体メモリ装置を提供すること。    【解決手段】  第１ビットライン（ＢＬ）にデータ信号を印加する第１セルアレイ（３００ａ）と、第２ビットライン（／ＢＬ）にデータ信号を印加する第２セルアレイ（３００ｂ）と、第１ビットライン（ＢＬ）または第２ビットライン（／ＢＬ）にデータ信号が印加されると、第１及び第２ビットライン（ＢＬ、／ＢＬ）に印加された信号の差を感知増幅するビットラインセンスアンプ（２１０）と、第１及び第２ビットライン（ＢＬ、／ＢＬ）にプリチャージ電圧として接地電圧を供給するプリチャージ部（２２０）とを備え、ビットラインセンスアンプ（２１０）が、第１及び第２ビットライン（ＢＬ、／ＢＬ）に印加された信号の差を感知増幅する初期の所定期間に、入力される駆動電圧よりも高い高電圧で駆動する。【選択図】図８
2006127724.tif 000002
【特許請求の範囲】
【請求項１】
第１ビットラインにデータ信号を印加する第１セルアレイと、
第２ビットラインにデータ信号を印加する第２セルアレイと、
駆動電圧により駆動され、前記第１ビットラインまたは前記第２ビットラインにデータ信号が印加されると、前記第１ビットライン及び前記第２ビットラインに印加された信号の差を感知増幅するビットラインセンスアンプと、
前記第１ビットライン及び前記第２ビットラインに、プリチャージ電圧として接地電圧を供給するプリチャージ部とを備え、
前記ビットラインセンスアンプが、前記第１ビットライン及び前記第２ビットラインに印加された信号の差を感知増幅する初期の所定期間に、入力される前記駆動電圧よりも高い高電圧で駆動されることを特徴とする半導体メモリ装置。
【請求項２】
データ信号が前記第１ビットラインに印加される場合、基準信号を前記第２ビットラインに印加し、データ信号が前記第２ビットラインに印加され場合、前記基準信号を前記第１ビットラインに印加するレファレンスセルブロックを更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記プリチャージ部が、
ゲートにプリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、他方を介して前記第１ビットラインにプリチャージ電圧として供給する第１プリチャージ用ＭＯＳトランジスタと、
ゲートにプリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、他方を介して前記第２ビットラインにプリチャージ電圧として供給する第２プリチャージ用ＭＯＳトランジスタと
を備えることを特徴とする請求項２に記載に半導体メモリ装置。
【請求項４】
前記ビットラインセンスアンプが、
ゲートが前記第２ビットラインに接続され、前記高電圧または前記駆動電圧がソース及びドレインの一方に印加され、他方に前記第１ビットラインが接続されている第１ＰＭＯＳトランジスタと、
ゲートが前記第１ビットラインに接続され、前記高電圧または前記駆動電圧がソース及びドレインの一方に印加され、他方に前記第２ビットラインに接続されている第２ＰＭＯＳトランジスタと、
ゲートが前記第２ビットラインに接続され、前記接地電圧がソース及びドレインの一方に印加され、他方に前記第１ビットラインが接続されている第１ＮＭＯＳトランジスタと、
ゲートが前記第１ビットラインに接続され、前記接地電圧がソース及びドレインの一方に印加され、他方に前記第２ビットラインが接続されている第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記ビットラインセンスアンプによって感知増幅されたデータを、第１及び第２データラインを介して外部に伝達し、前記第１及び第２データラインを介して外部から伝達されたデータを、前記ビットラインセンスアンプに伝達するデータ入出力部を更に備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記データ入出力部が、
ゲートに入出力制御信号が入力され、ソース及びドレインの一方が前記第１ビットラインに接続され、他方が前記第１データラインに接続される第１入出力用ＭＯＳトランジスタと、
ゲートに前記入出力制御信号が入力され、ソース及びドレインの一方が前記第２ビットラインに接続され、他方が前記第２データラインに接続される第２入出力用ＭＯＳトランジスタと
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
オープンビットライン構造を有し、駆動電圧により駆動するビットラインセンスアンプが第１ビットライン及び第２ビットラインの電圧レベルの差を感知増幅する半導体メモリ装置の駆動方法であって、
プリチャージ期間に、前記第１ビットライン及び前記第２ビットラインを接地電圧レベルにプリチャージさせるステップと、
前記第１ビットラインにデータ信号を印加するステップと、
前記第２ビットラインに基準信号を印加するステップと、
前記ビットラインセンスアンプが、所定の第１期間に前記駆動電圧よりも高い高電圧及び接地電圧の印加を受けて、前記第１ビットライン及び前記第２ビットラインの信号の差を感知増幅するステップと、
前記ビットラインセンスアンプが、所定の第２期間に前記駆動電圧の印加を受けて、前記感知増幅するステップを完了し、該増幅されたデータをラッチするステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項８】
前記ビットラインセンスアンプにラッチされたデータを、実行中の読み出し命令語に対応するデータとして出力するステップを更に含むことを特徴とする請求項７に記載の半導体メモリ装置の駆動方法。
【請求項９】
実行中の書き込み命令語に対応して入力されたデータを、前記ビットラインセンスアンプにラッチされたデータと置き換えてラッチするステップを更に含むことを特徴とする請求項８に記載の半導体メモリ装置の駆動方法。
【請求項１０】
前記ビットラインセンスアンプに最後にラッチされたデータを利用して、データが格納されていた単位セルに再格納するステップを更に含むことを特徴とする請求項８または請求項９に記載の半導体メモリ装置の駆動方法。
【請求項１１】
前記単位セルにデータを再格納した後、前記第１ビットライン及び前記第２ビットラインを前記接地電圧にプリチャージさせるステップを更に含むことを特徴とする請求項１０に記載の半導体メモリ装置の駆動方法。
【請求項１２】
第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、
駆動電圧により駆動され、前記第１ビットラインまたは前記第１ビットラインバーにデータ信号が印加されると、前記第１ビットライン及び前記第１ビットラインバーに印加された信号の差を感知増幅するビットラインセンスアンプと、
前記第１ビットライン及び前記第１ビットラインバーに、プリチャージ電圧として接地電圧を供給するプリチャージ部とを備え、
前記ビットラインセンスアンプが、前記第１ビットライン及び第１ビットラインバーに印加された信号の差を感知増幅する初期の所定期間に、前記駆動電圧よりも高い高電圧で駆動されることを特徴とする半導体メモリ装置。
【請求項１３】
前記第１ビットライン及び第１ビットラインバーと前記ビットラインセンスアンプとを接続または分離する第１接続部と、
第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイと、
前記第２ビットライン及び前記第２ビットラインバーと前記ビットラインセンスアンプとを接続または分離する第２接続部とを備え、
前記ビットラインセンスアンプが、前記第１接続部及び前記第２接続部を介して接続された、前記第１ビットライン及び前記第１ビットラインバーまたは前記第２ビットライン及び前記第２ビットラインバーに印加された信号を感知増幅することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
データ信号が前記第１ビットラインに印加される時、基準信号を前記第１ビットラインバーに印加し、データ信号が前記第１ビットラインバーに印加される時、前記基準信号を前記第１ビットラインに印加するレファレンスセルブロックを更に備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記プリチャージ部が、
ゲートにプリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、他方を介して、前記第１ビットライン及び前記第１ビットラインバーにプリチャージ電圧として供給する第１プリチャージ用ＭＯＳトランジスタと、
ゲートにプリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、他方を介して、前記第２ビットライン及び前記第２ビットラインバーにプリチャージ電圧として供給する第２プリチャージ用ＭＯＳトランジスタと
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記ビットラインセンスアンプが、
ゲートが前記第１及び第２ビットラインバーに接続され、前記高電圧または前記駆動電圧がソース及びドレインの一方に印加され、他方が第１及び第２ビットラインに接続されている第１ＰＭＯＳトランジスタと、
ゲートが前記第１及び第２ビットラインに接続され、前記高電圧または前記駆動電圧をソース及びドレインの一方に印加され、他方が第１及び第２ビットラインバーに接続されている第２ＰＭＯＳトランジスタと、
ゲートが前記第１及び第２ビットラインバーに接続され、前記接地電圧がソース及びドレインの一方に印加され、他方が第１及び第２ビットラインに接続されている第１ＮＭＯＳトランジスタと、
ゲートが前記第１及び第２ビットラインに接続され、前記接地電圧がソース及びドレインの一方に印加され、他方が第１及び第２ビットラインバーに接続されている第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記ビットラインセンスアンプにより感知増幅されたデータを、第１及び第２データラインを介して外部に伝達し、前記第１及び第２データラインを介して外部から伝達されたデータを前記ビットラインセンスアンプに伝達するデータ入出力部を更に備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１８】
前記データ入出力部が、
ゲートに入出力制御信号が入力され、ソース及びドレインの一方が前記第１及び第２ビットラインに接続され、他方が第１データラインに接続される第１入出力用ＭＯＳトランジスタと、
ゲートに入出力制御信号が入力され、ソース及びドレインの一方が前記第１及び第２ビットラインバーに接続され、他方が前記第２データラインに接続される第２入出力用ＭＯＳトランジスタと
を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
折り返しビットライン構造を有し、駆動電圧により駆動するビットラインセンスアンプを備え、該ビットラインセンスアンプが、一方に装備された第１セルアレイに接続されている第１ビットライン及び第１ビットラインバーまたは他方に装備された第２セルアレイに接続されている第２ビットライン及び第２ビットラインバーに印加された信号の電圧レベルの差を感知増幅する半導体メモリ装置の駆動方法であって、
プリチャージ期間に、前記第１ビットライン及び前記第１ビットラインバー並びに前記第２ビットライン及び前記第２ビットラインバーを接地電圧レベルにプリチャージさせるステップと、
前記第１ビットライン及び前記第１ビットラインバーを前記ビットラインセンスアンプに接続させ、前記第２ビットライン及び前記第２ビットラインバーを前記ビットラインセンスアンプから分離させるステップと、
前記第１ビットラインにデータ信号を印加するステップと、
前記第１ビットラインバーに基準信号を印加するステップと、
所定の第１期間に、前記駆動電圧よりも高い高電圧及び接地電圧が印加され、前記ビットラインセンスアンプが前記第１ビットライン及び前記第１ビットラインバーの信号の差を感知増幅するステップと、
所定の第２期間に、前記駆動電圧が印加され、前記ビットラインセンスアンプが前記感知増幅するステップを完了し、増幅されたデータをラッチするステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項２０】
前記ビットラインセンスアンプにラッチされたデータを、実行中の読み出し命令語に対応するデータとして出力するステップを更に含むことを特徴とする請求項１９に記載の半導体メモリ装置の駆動方法。
【請求項２１】
実行中の書き込み命令語に対応して入力されたデータを、前記ビットラインセンスアンプにラッチされたデータに置き換えてラッチするステップを更に含むことを特徴とする請求項１９に記載の半導体メモリ装置の駆動方法。
【請求項２２】
前記ビットラインセンスアンプに最後にラッチされたデータを利用して、データが格納されていた単位セルに再格納するステップを更に含むことを特徴とする請求項２０または請求項２１に記載の半導体メモリ装置の駆動方法。
【請求項２３】
前記単位セルにデータを再格納させた後、前記第１ビットライン及び前記第１ビットラインバー並びに前記第２ビットライン及び前記第２ビットラインバーを前記接地電圧にプリチャージさせるステップを更に含むことを特徴とする請求項２２に記載の半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及びその駆動方法に関し、特に、半導体メモリ装置の電源電圧が低い時にも効率的に動作することができる低電圧用半導体メモリ装置及び及びその駆動方法に関する。
【背景技術】
【０００２】
図１は、従来の技術に係る半導体メモリ装置の構成を示すブロック図である。
【０００３】
図１に示されているように、従来の通常のメモリ装置は、受信するローアドレス（ｒｏｗ  ａｄｄｒｅｓｓ）をデコードして出力するローアドレス入力部２０と、受信するカラムアドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）をデコードして出力するカラムアドレス入力部３０と、複数の単位セルから構成されるセルアレイ１１０、１２０、１３０、１４０をそれぞれ複数備え、さらに、ローアドレス入力部２０及びカラムアドレス入力部３０から出力される信号に該当するデータを出力するセル領域１００と、セル領域１００から出力されるデータを外部に出力し、外部から入力されるデータをセル領域１００に伝達するデータ入出力部４０とを備える。
【０００４】
セル領域１００は、セルアレイ１１０、１２０、１３０、１４０などから出力されるデータ信号を増幅してデータ出力部４０に出力するセンスアンプ部１５０、１６０を備える。
【０００５】
また、セル領域１００の各セルアレイ１１０、１２０、１３０、１４０は、複数の単位セルを備える。
【０００６】
センスアンプ部１５０、１６０は、メモリ装置が読み出し動作時には、上述したようにセルアレイ１１０、１２０、１３０、１４０に伝達されるデータ信号を感知して増幅し（以下、感知増幅と記す）、データ入出力部４０に出力し、メモリ装置が書き込み動作時には、データ入出力部４０から伝達されたデータをラッチし、セルアレイ１１０、１２０、１３０、１４０に伝達する役割をする。
【０００７】
図２は、従来の技術に係る半導体メモリ装置の一部を示すブロック図であり、特にセルアレイの構成を示すブロック図である。
【０００８】
図２に示されているように、半導体メモリ装置のセルアレイ１１０は、複数のワードラインＷＬ０、ＷＬ１、ＷＬ２、．．．と複数のビットラインＢＬ、／ＢＬとを備え、それらが交差する点（ノード）ごとに１つの単位セルを備えている。
【０００９】
１つの単位セルＣＥＬＬ１は、スイッチの役割をするＭＯＳトランジスタ（例えば、Ｍ０）とキャパシタ（例えば、Ｃ０）とから構成される。単位セルを構成するＭＯＳトランジスタＭ０は、ゲートがワードラインＷＬ０と接続され、ソース及びドレインの一方がビットラインＢＬに、他方がキャパシタＣ０に接続されている。キャパシタＣ０は、一端がＭＯＳトランジスタＭ０と接続され、他端にはプレート電圧ＰＬが印加される。
【００１０】
隣接するワードラインＷＬ０、ＷＬ１に接続される２つの単位セルＣＥＬＬ１、ＣＥＬＬ２は、対をなしており、１つのビットラインＢＬに共通して接続されている。２つのビットラインＢＬ、／ＢＬはセルアレイの一方に装備されるセンスアンプ部１５０内部のビットラインセンスアンプ１５２ａに接続されている。
【００１１】
例えば、単位セルＣＥＬＬ１のデータを読み出すには、ワードラインＷＬ０が選択されてアクティブ（ハイレベル）になり、それによって、単位セルＣＥＬＬ１のＭＯＳトランジスタＭ０がターンオンされてキャパシタＣ０に格納されているデータ信号、即ち蓄積されている電荷に応じた電圧がビットラインＢＬに印加される。
【００１２】
ビットラインセンスアンプ１５２ａは、データ信号が印加されたビットラインＢＬと、データ信号が印加されていないビットラインバー／ＢＬとの電圧レベルの差を感知増幅する。
【００１３】
ビットラインセンスアンプ１５２ａの増幅動作が完了した後、２つのビットラインＢＬ、／ＢＬにラッチされる感知増幅されたデータは、外部データラインＬＤＢ、ＬＤＢＢを介して外部に出力される。
【００１４】
このとき、データ信号はビットラインＢＬにあるが、ビットラインバー／ＢＬにもデータ信号に対応する信号を増幅及びラッチさせ、セルアレイの外部にデータを伝達する際には対をなしてデータを伝達することになる。
【００１５】
単位セルＣＥＬＬ１のキャパシタＣ０にデータ１が格納（すなわち、電荷が充電されている状態）されていれば、ビットラインＢＬは電源電圧レベルになり、ビットラインバー／ＢＬは接地電圧レベルになる。また、単位セルＣＥＬＬ１のキャパシタにデータ「０」が格納（すなわち、電荷が放電されている状態）されていれば、ビットラインＢＬは接地電圧レベルになり、ビットラインバー／ＢＬは電源電圧レベルになる。
【００１６】
このとき、単位セルにデータを示すために格納されている電荷量は、非常に少ないため、ビットラインＢＬの電圧の上昇に用いた後には単位セルのキャパシタを再充電しなければならない。センスアンプにラッチされたデータ信号を利用して単位セルのキャパシタを再充電する動作が完了すると、ワードラインＷＬが非アクティブになる。
【００１７】
仮に、単位セルＣＥＬＬ３のデータを読み出すとすると、ワードラインＷＬ２が選択されてアクティブ（ハイレベル）になってＭＯＳトランジスタＭ２がターンオンされ、キャパシタＣ２に格納されているデータがビットラインバー／ＢＬに印加される。センスアンプ１５０は、ビットラインバー／ＢＬ及びビットラインの電圧レベルの差を感知増幅し、増幅が終了した後、外部データラインＬＤＢを介して外部に出力する。このとき、ビットラインバー／ＢＬにデータ信号が印加されると、その逆の電圧レベルの信号がビットラインＢＬに印加される。
【００１８】
更に説明すると、単位セルにデータを書き込む場合にも、上述した読み出し動作と同様に、選択された単位セルに対応するワードラインがアクティブ（ハイレベル）になった後に、単位セルにあるデータを感知増幅することになる。その後、ビットラインセンスアンプ１５２ａに感知増幅されてラッチされたデータは、外部から伝達された書き込みデータに置き換えられる。
【００１９】
置き換えられたデータは、ビットラインセンスアンプ１５２ａにラッチされ、そのラッチされる間に選択されている単位セルのキャパシタに格納される。選択された単位セルのキャパシタに格納された後、ワードラインが非アクティブになる。
【００２０】
図３は、従来の技術に係るセンスアンプとセルアレイとの間の接続関係を示すブロック図であり、特に共有（Ｓｈａｒｅｄ）のビットラインセンスアンプの構造を示すブロック図である。
【００２１】
図３に示されているように、セル領域１００には複数のセルアレイ１００、１３０、１８０に装備された単位セルのデータを感知増幅するセンスアンプＳＡを備えたセンスアンプ部１５０、１７０がセルアレイ１００、１３０、１８０の間に装備されている。
【００２２】
センスアンプ部１５０には複数のセンスアンプＳＡが装備され、１つのセルアレイに接続されているビットラインＢＬ、／ＢＬ対の数に対応するだけのセンスアンプＳＡが装備されなければならないが、回路面積を減らすために用いる共有のビットラインセンスアンプ構造の場合には、２つのセルアレイ当たり１つのセンスアンプ部を共有するため、２つのビットライン対ＢＬ、／ＢＬごとに１つのセンスアンプＳＡが備えられていれば良い。
【００２３】
従来はセルアレイごとに１つのセンサアンプ部が装備されて、セルアレイ中の１つの単位セルのデータがビットラインＢＬに印加されると、それを感知増幅していたが、現在ではメモリ装置の高集積化のために２つのセルアレイ１１０、１３０当たり１つのセンスアンプ部１５０を備え、適切な接続信号ＢＩＳＨ、ＢＩＳＬによってセンスアンプ部とセルアレイ１１０、１３０とを接続または分離させている。
【００２４】
例えば、第１接続信号ＢＩＳＨ１がアクティブになると、第１接続部１５１を構成するＭＯＳトランジスタＭＮ１〜ＭＮ４がイネーブルされて、センスアンプ部１５０とセルアレイ０（１１０）とが接続される。また、第２接続信号ＢＩＳＬ２がアクティブになると、第２接続部１５３がイネーブルされてセンスアンプ部１５０を構成するＭＯＳトランジスタＭＮ５〜ＭＮ８がイネーブルされて、センスアンプ部１５０とセルアレイ１（１３０）とが接続される。
【００２５】
センスアンプ部１５０には、第１及び第２接続部１５１、１５３、センスアンプＳＡ以外にもプリチャージ部、データ出力部などが装備されており、これらを図４に詳細に示す。
【００２６】
図４は、図２に示すセンスアンプ部の構成の一例を示すブロック図である。
【００２７】
図４に示されているように、センスアンプ部１５０はセンスアンプ電源供給信号である第１駆動電圧ＳＡＰ及び第２駆動電圧ＳＡＮにより動作し、ビットラインＢＬ、／ＢＬの信号差を増幅するセンスアンプ１５２ａと、センスアンプ１５２ａが動作しない時に出力されるプリチャージ信号ＢＬＥＱによってイネーブルされ、ビットラインＢＬ、／ＢＬをビットラインプリチャージ電圧ＶＢＬＰにする、即ちビットラインＢＬ、／ＢＬをプリチャージするプリチャージ部１５５ａと、プリチャージ信号ＢＬＥＱに応じてセルアレイ０である１１０に接続される２つのビットラインＢＬ、／ＢＬの電圧レベルを同じ電圧にする第１等化部１５４ａと、プリチャージ信号ＢＬＥＱに応じてセルアレイ１である１３０に接続されるビットラインＢＬ、／ＢＬの電圧レベルを同じ電圧にする第２等化部１５６ａと、カラムアドレスにより生成されるカラム制御信号ＹＩによりセンスアンプ１５２ａで増幅されたデータ信号をデータラインＬＤＢ、ＬＤＢＢを介して外部に出力するデータ出力部１５７ａとを備えて構成されている。
【００２８】
また、上記したように、センスアンプ部１５０は、センスアンプ１５２ａを、セルアレイ０と接続または分離させる第１接続部１５１ａ、及びセルアレイ１と接続または分離させる第２接続部１５３ａを備える。
【００２９】
図５は、従来の技術に係る半導体メモリ装置の動作を示すタイミングチャートである。
【００３０】
図１〜図５を参照して、従来の技術に係る半導体メモリ装置のセンスアンプ動作を詳細に説明する。
【００３１】
半導体メモリ装置は、データを読み出す動作において、プリチャージ期間Ｐｒｅｃｈａｒｇｅ、読み出し命令語期間Ｒｅａｄ、センシング期間Ｓｅｎｓｅ、再格納期間Ｒｅｓｔｏｒｅに分けて駆動される。
【００３２】
また、データを書き込む動作は、上記したデータを読み出す動作と全体的な構成は同様であり、読み出し命令語期間Ｒｅａｄの代りに書き込み命令語が入力される期間や、データが外部に出力される代わりに外部から入力されたデータがセンスアンプにラッチされる点で動作が異なっているだけである。従って、以下では、データの読み出し動作について詳細に説明し、データを書き込む動作については説明を省略する。
【００３３】
また、以下の説明では、予めキャパシタに電荷が充電されている、即ちデータ「１」が格納されていると仮定し、データの読み出し動作時に第１接続部１５１ａがイネーブルされ、第２接続部１５３ａはディセーブル（ｄｉｓａｂｌｅ）され、センスアンプ部１５０はセルアレイ０である１１０に接続されるものと仮定する。
【００３４】
プリチャージ期間Ｐｒｅｃｈａｒｇｅの間には、２つのビットライン対ＢＬ及び／ＢＬはプリチャージ電圧が印加されている状態であり、すべてのワードラインは非アクティブになっている状態である。プリチャージ電圧ＶＢＬＰには、通常コア電圧（Ｖｃｏｒｅ）の１／２の電圧（以下、１／２コア電圧Ｖｃｏｒｅ／２と記す）を用いる（Ｖｃｏｒｅ／２＝ＶＢＬＰ）。
【００３５】
このプリチャージ期間Ｐｒｅｃｈａｒｇｅでは、プリチャージ信号ＢＬＥＱがハイレベルにイネーブルされ、第１及び第２等化部１５４ａ、１５６ａとプリチャージ部１５５ａとがイネーブルされ、２つのビットライン対ＢＬ及び／ＢＬの電圧レベルは１／２コア電圧Ｖｃｏｒｅ／２になる。このとき、第１及び第２接続部１５１ａ、１５３ａはイネーブルされている状態である。
【００３６】
図５において、波形ＳＮは、単位セルのキャパシタに印加される電圧レベルを示しており、プリチャージ期間Ｐｒｅｃｈａｒｇｅでは、データ「１」を格納している場合の電圧レベルであり、コア電圧Ｖｃｏｒｅレベルを示す。
【００３７】
次いで、読み出し命令語が入力されて実行される読み出し命令語期間Ｒｅａｄでは、第１接続部１５１ａはイネーブル状態を維持し、第２接続部１５３ａはディセーブル状態となって、ビットラインセンスアンプ部１５０はセルアレイ０（１１０）と接続され、セルアレイ１（１３０）とは分離される。
【００３８】
また、ワードラインＷＬが高電圧にアクティブにされ、その状態が再格納期間Ｒｅｓｔｏｒｅまでの間維持される。
【００３９】
このとき、ワードラインＷＬには電源電圧よりも高い高電圧ＶＰＰが印加される。これは半導体メモリ装置の電源電圧が低くなる反面、より高速な動作を要求されることを充足させるため、半導体メモリ装置のセル領域に供給されるコア電圧Ｖｃｏｒｅよりも更に高い高電圧ＶＰＰを生成してワードラインＷＬのアクティブ化に用いるためである。
【００４０】
ワードラインＷＬがアクティブになると、対応する単位セルのＭＯＳトランジスタがターンオンされてキャパシタに格納されているデータ、即ち電荷量に応じた電圧がビットラインＢＬに印加される。
【００４１】
したがって、１／２コア電圧Ｖｃｏｒｅ／２にプリチャージされていたビットラインＢＬの電圧が所定電圧だけ上昇するが、このときキャパシタがコア電圧レベルＶｃｏｒｅに充電されていても、ビットラインＢＬの寄生キャパシタンスＣｂに比べて単位セルのキャパシタが有するキャパシタンスＣｃが非常に小さいため、ビットラインＢＬの電圧をコア電圧Ｖｃｏｒｅにまでは上昇させず、１／２コア電圧Ｖｃｏｒｅ／２から所定電圧（ΔＶ）上昇させるだけである。
【００４２】
図５において、単位セルのキャパシタに印加される電圧レベルとビットラインＢＬに印加される電圧レベルが、読み出し命令語期間Ｒｅａｄで１／２コア電圧Ｖｃｏｒｅ／２から所定電圧（ΔＶ）だけ上昇していることが分かる。
【００４３】
一方、ビットラインバー／ＢＬは、電荷が更に供給されないため、１／２コア電圧Ｖｃｏｒｅ／２を維持することになる。
【００４４】
次いで、センシング期間Ｓｅｎｓｅでは、ビットラインセンスアンプ１５２ａにプリチャージ期間Ｐｒｅｃｈａｒｇｅの間に１／２コア電圧Ｖｃｏｒｅ／２を維持していた第１及び第２駆動電圧ＳＡＰ、ＳＡＮの電圧が、それぞれコア電圧Ｖｃｏｒｅ及び接地電圧に設定される。それによってビットラインセンスアンプ１５２ａは、２つのビットラインＢＬ、／ＢＬの電圧差を感知増幅し、２つのビットラインＢＬ、／ＢＬのうち、相対的に電圧レベルの高い方をコア電圧Ｖｃｏｒｅに増幅し、相対的に電圧レベルの低い方を接地電圧にする。
【００４５】
ここでは、ビットラインＢＬがビットラインバー／ＢＬよりも高い電圧レベルを維持するため、感知増幅が終了すると、ビットラインＢＬはコア電圧Ｖｃｏｒｅに、ビットラインバー／ＢＬは接地電圧になる。
【００４６】
次いで、再格納期間Ｒｅｓｔｏｒｅでは、読み出し命令語期間Ｒｅａｄでビットラインの電圧レベルを１／２コア電圧Ｖｃｏｒｅ／２から上昇させるために、単位セルのキャパシタに格納されていたデータ「１」に対応する電荷が放電されたので、単位セルのキャパシタを再充電する。再充電が完了すると、ワードラインＷＬは再び非アクティブになる。
【００４７】
次いで、再びプリチャージ期間Ｐｒｅｃｈａｒｇｅになって、センスアンプ１５０ａに供給される第１及び第２駆動電圧ＳＡＰ、ＳＡＮが１／２コア電圧Ｖｃｏｒｅ／２に維持され、プリチャージ信号ＢＬＥＱがアクティブになって入力され、第１及び第２等化部１５４ａ、１５７ａとプリチャージ部１５５ａとがアクティブになり、プリチャージ電圧ＶＢＬＰが供給される。このとき、第１及び第２接続部１５１ａ、１５３ａによりセンスアンプ部１５０は、セルアレイ０、１（１１０、１３０）と接続される。
【００４８】
技術の更なる発展により、半導体メモリ装置を駆動する電源電圧のレベルは次第に小さくなっていく。しかし、電源電圧の大きさが減少しても半導体メモリ装置の動作速度は維持される必要があり、むしろより高速で動作するように要求されている。
【００４９】
従って、上記したように、動作する半導体メモリ装置に電源電圧として利用し、電源電圧よりも低いレベルのコア電圧Ｖｃｏｒｅと、コア電圧Ｖｃｏｒｅよりも高いレベルの高電圧ＶＰＰとを内部で生成し、それらを適切に用いる。
【００５０】
従来は、電源電圧を適宜減少させた場合でも、半導体メモリ装置の微細化、即ちデザインルールを更に減少させるだけで要求される動作速度を確保できたので、動作速度を確保するためのそれ以外の特別な方法を用いていない。
【００５１】
例えば、３．３Ｖから２．５Ｖまたはそれ以下に電源電圧を減少させても、微細化技術を５００ｎｍから１００ｎｍまで次第に低下させる過程において、求められる動作速度を満足させることができた。これは、デザインルールを減少させれば、製造されるトランジスタの消費電力がより減少し、同じ電圧を供給すれば、以前よりも高速で動作させることができるためである。
【００５２】
しかし、１００ｎｍ以下では、デザインルールを、従来のように減らすことが非常に困難である。
【００５３】
また、求められる電源電圧が、より低い２．０Ｖ〜１．５Ｖまで、さらには１．０Ｖまで低下する状況では、デザインルールを減少させるだけでは求められる動作速度を従来のように維持することが非常に困難となっている。
【００５４】
更に、半導体メモリ装置に入力される電源電圧のレベルが一定のレベル以下に低下すれば、半導体メモリ装置を構成しているＭＯＳトランジスタの動作マージンが非常に小さくなって、要求される動作速度に適合しないだけでなく、安定に動作することもできず、信頼性がなくなる。
【００５５】
基本的にＭＯＳトランジスタのターンオン電圧が一定のレベルを維持する状況では、半導体メモリ装置に入力される駆動電圧のレベルが一定のレベル以下に低下すれば、ビットラインセンスアンプで安定に２つのビットライン対に印加された電圧差を感知増幅するのにより長い時間がかかる。
【００５６】
このとき、ノイズが少しでも発生すれば（すなわち、１／２コア電圧で若干のノイズによりビットライン電圧レベルが上昇するか、下降する場合）センスアンプが感知できなくなる場合もある。
【００５７】
したがって、半導体メモリ装置の駆動電圧を一定のレベル以下、例えば１．０Ｖ以下に低下させることは現在の技術では非常に難しい。
【００５８】
また、半導体メモリ装置のデザインルールが激減すれば、各単位セルを構成するＭＯＳトランジスタのゲート電極と隣接して配置されるビットラインとの間隔も非常に短くなり、ゲート電極とビットラインとの間に漏れ電流が流れる（このときに流れる漏れ電流をブリード電流（Ｂｌｅｅｄ  Ｃｕｒｒｅｎｔ）という）。
【００５９】
図６は、従来技術に係る半導体メモリ装置示す縦断面図であって、特に低電圧用半導体メモリ装置における漏れ電流の問題点を説明するための断面図である。
【００６０】
図６は、半導体メモリ装置の１単位セルの断面図であって、基板１０上に、素子分離膜１１と、ソース／ドレイン接合領域１２ａ、１２ｂと、ゲート電極１３と、ビットライン１７と、キャパシタ１４、１５、１６と、絶縁膜１８、１９とが形成されている構成を示している。
【００６１】
半導体メモリ装置のデザインルールが減少することによって、ゲート電極１３とビットライン１７との間隔Ａが更に狭くなって、十分な絶縁が実現できなくなる。
【００６２】
この状態でプリチャージ期間の間には、ビットラインに１／２コア電圧が印加され、ワードラインであるゲート電極には接地電圧が印加されている。
【００６３】
製造上のエラーにより、ビットラインとワードラインであるゲート電極とが短絡されることもあり、この場合にはビットラインからワードラインに漏れ電流であるブリード電流が、プリチャージ期間の間流れ続ける。
【００６４】
半導体メモリ装置を製造した後、欠陥があるエラーセルを、余分に用意されている予備セルに代替させるリペア工程を行うが、この際に半導体メモリ装置の特性上、１つの単位セルに代替させるのではなく、ワードラインごとにリペア工程を行う。
【００６５】
したがって、半導体メモリ装置が動作する際には、欠陥が発見された単位セルに対応するワードラインは用いず、余分に用意されている予備のワードラインを用いる。
【００６６】
このときに発生した欠陥が、上記したワードラインであるゲート電極とビットラインとの間の短絡によるものであれば、予備のワードラインに代替されたことで動作上は問題がなくても、依然として１／２コア電圧にプリチャージされるビットラインからワードラインにブリード電流が流れ続ける。
【００６７】
技術が発達するにつれ、低電力で動作することが非常に重要になっているので、上記したブリード電流が発生すれば、動作上は問題がなくてもその半導体メモリ装置をシステムに用いることができない。
【００６８】
ブリード電流を減少させるためにブリード電流が流れる経路に抵抗を更に備えることも考えられるが、ブリード電流を一定の値に減少させるだけであり、根本的な解決策にはならない。
【発明の開示】
【発明が解決しようとする課題】
【００６９】
本発明は上記した問題点を解決するためになされたものであって、その目的は、入力される電源電圧が低い状態でも高速に動作し、ブリード電流を発生させず、電流の浪費を低減できる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００７０】
上記目的を達成するために、本発明に係る第１の半導体メモリ装置は、第１ビットラインにデータ信号を印加する第１セルアレイと、第２ビットラインにデータ信号を印加する第２セルアレイと、駆動電圧により駆動され、前記第１ビットラインまたは前記第２ビットラインにデータ信号が印加されると、前記第１ビットライン及び前記第２ビットラインに印加された信号の差を感知増幅するビットラインセンスアンプと、前記第１ビットライン及び前記第２ビットラインに、プリチャージ電圧として接地電圧を供給するプリチャージ部とを備え、前記ビットラインセンスアンプが、前記第１ビットライン及び前記第２ビットラインに印加された信号の差を感知増幅する初期の所定期間に、入力される前記駆動電圧よりも高い高電圧で駆動されることを特徴としている。
【００７１】
また、本発明に係る第１の半導体メモリ装置の駆動方法は、オープンビットライン構造を有し、駆動電圧により駆動するビットラインセンスアンプが第１ビットライン及び第２ビットラインの電圧レベルの差を感知増幅する半導体メモリ装置の駆動方法であって、プリチャージ期間に、前記第１ビットライン及び前記第２ビットラインを接地電圧レベルにプリチャージさせるステップと、前記第１ビットラインにデータ信号を印加するステップと、前記第２ビットラインに基準信号を印加するステップと、前記ビットラインセンスアンプが、所定の第１期間に前記駆動電圧よりも高い高電圧及び接地電圧の印加を受けて、前記第１ビットライン及び第２ビットラインの信号の差を感知増幅するステップと、前記ビットラインセンスアンプが、所定の第２期間に前記駆動電圧の印加を受けて、前記感知増幅するステップを完了し、該増幅されたデータをラッチするステップとを含むことを特徴としている。
【００７２】
また、本発明に係る第２の半導体メモリ装置は、第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、駆動電圧により駆動され、前記第１ビットラインまたは前記第１ビットラインバーにデータ信号が印加されると、前記第１ビットライン及び前記第１ビットラインバーに印加された信号の差を感知増幅するビットラインセンスアンプと、前記第１ビットライン及び前記第１ビットラインバーに、プリチャージ電圧として接地電圧を供給するプリチャージ部とを備え、前記ビットラインセンスアンプが、前記第１ビットライン及び前記第１ビットラインバーに印加された信号の差を感知増幅する初期の所定期間に、前記駆動電圧よりも高い高電圧で駆動されることを特徴としている。
【００７３】
更に、本発明に係る第２の半導体メモリ装置の駆動方法は、折り返しビットラインを有し、駆動電圧により駆動するビットラインセンスアンプを備え、該ビットラインセンスアンプが、一方に装備された第１セルアレイに接続されている第１ビットライン及び第１ビットラインバーまたは他方に装備された第２セルアレイに接続されている第２ビットライン及び第２ビットラインバーに印加された信号の電圧レベルの差を感知増幅する半導体メモリ装置の駆動方法であって、プリチャージ期間に、前記第１ビットライン及び前記第１ビットラインバー並びに前記第２ビットライン及び前記第２ビットラインバーを接地電圧レベルにプリチャージさせるステップと、前記第１ビットライン及び前記第１ビットラインバーを前記ビットラインセンスアンプに接続させ、前記第２ビットライン及び前記第２ビットラインバーを前記ビットラインセンスアンプから分離させるステップと、前記第１ビットラインにデータ信号を印加するステップと、前記第１ビットラインバーに基準信号を印加するステップと、所定の第１期間に、前記駆動電圧よりも高い高電圧及び接地電圧が印加され、前記ビットラインセンスアンプが前記第１ビットライン及び前記第１ビットラインバーの信号の差を感知増幅するステップと、所定の第２期間に、前記駆動電圧が印加され、前記ビットラインセンスアンプが前記感知増幅するステップを完了し、増幅されたデータをラッチするステップとを含むことを特徴としている。
【発明の効果】
【００７４】
本発明によれば、低電圧（例えば、１．５Ｖ以下）で動作する半導体メモリ装置を実現することができる。
【００７５】
また、本発明に係る半導体メモリ装置によれば、ビットラインセンスアンプがデータを感知増幅する際に、１／２コア電圧から接地電圧またはコア電圧に増幅するのではなく、接地電圧からコア電圧に増幅し、プリチャージされた接地電圧をそのまま維持するため、動作マージンが１／２プリチャージ電圧を用いる半導体メモリ装置に比べて大きく増大する。
【００７６】
また、本発明に係る半導体メモリ装置では、ビットラインをプリチャージさせる電圧を、１／２コア電圧ではなく接地電圧とすることによって、ワードラインとビットラインとの間が短絡されても、ワードラインとビットラインとに印加される電圧がすべて接地電圧になって、従来技術の問題であるブリード電流がほとんど発生しない。したがって、ブリード電流により浪費される電力消耗がない。
【００７７】
更に、本発明の半導体メモリ装置は、センスアンプの初期動作時に駆動電圧よりも高い電圧で駆動するため、低電圧でも高速で、ビットラインに印加されたデータ信号を感知増幅することができる。
【発明を実施するための最良の形態】
【００７８】
以下、添付する図面を参照して本発明の最も好ましい実施の形態を説明する。
【００７９】
図７は、本発明の好ましい第１の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【００８０】
図７に示されているように、本実施の形態に係る半導体メモリ装置は、１つのＭＯＳトランジスタ（例えば、ＴＣ）及び１つのキャパシタ（例えば、Ｃａｐ）から構成された単位セルを複数備えるセルアレイ３００ａ、３００ｂと、セルアレイ３００ａ、３００ｂに接続されたビットラインＢＬｎ、ＢＬｎ＋１に印加されるデータ信号を感知増幅するセンスアンプを装備したセンスアンプ部２００と、センスアンプ部２００に基準信号を供給する上位及び下位レファレンスセルブロック４００ａ、４００ｂとを備えている。
【００８１】
図８は、本実施の形態に係る半導体メモリ装置の構成をさらに詳細に示すブロック図であり、特に図７に示したセンスアンプ部２００の回路を詳細に示す図である。
【００８２】
図８に示されているように、本実施の形態に係る半導体メモリ装置は、第１ビットラインＢＬにデータ信号を印加する第１セルアレイ３００ａと、第２ビットライン／ＢＬにデータ信号を印加する第２セルアレイ３００ｂと、第１ビットラインＢＬまたは第２ビットライン／ＢＬにデータ信号が印加されると、第１ビットラインＢＬ及び第２ビットライン／ＢＬに印加された信号の差を感知増幅するビットラインセンスアンプ２１０と、第１ビットラインＢＬ及び第２ビットライン／ＢＬにプリチャージ電圧として接地電圧ＧＮＤを供給するプリチャージ部２２０とを備える。
【００８３】
ここで、ビットラインセンスアンプ２１０は、コア電圧Ｖｃｏｒｅを駆動電圧ＳＡＰとして駆動するが、特に第１ビットラインＢＬ及び第２ビットライン／ＢＬに印加された信号の差を感知増幅する初期の所定期間では、入力される駆動電圧として供給されるコア電圧Ｖｃｏｒｅよりも高い高電圧Ｖｐｐで駆動することを特徴とする。
【００８４】
また、本実施の形態に係る半導体メモリ装置は、データ信号が第１ビットラインＢＬに印加される場合、基準信号を第２ビットライン／ＢＬに印加し、データ信号が第２ビットライン／ＢＬに印加される場合、基準信号を第１ビットラインＢＬに印加する上位及び下位レファレンスセルブロック４００ａ、４００ｂを更に備える。
【００８５】
また、プリチャージ部２２０は、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、他方を介して第１ビットラインＢＬにプリチャージ電圧として供給する第１プリチャージ用ＭＯＳトランジスタＴＰ１と、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、他方を介して第２ビットライン／ＢＬにプリチャージ電圧として供給する第２プリチャージ用ＭＯＳトランジスタＴＰ２とを備える。
【００８６】
また、ビットラインセンスアンプ２１０は、ゲートが第２ビットライン／ＢＬに接続され、高電圧Ｖｐｐまたはコア電圧Ｖｃｏｒｅが駆動電圧ＳＡＰとして、ソース及びドレインの一方を介して印加され、他方が第１ビットラインＢＬに接続されている第１ＰＭＯＳトランジスタＴＳ１と、ゲートが第１ビットラインＢＬに接続され、高電圧Ｖｐｐまたはコア電圧Ｖｃｏｒｅが駆動電圧ＳＡＰとして、ソース及びドレインの一方を介して印加され、他方が第１ビットラインＢＬに接続されている第２ＰＭＯＳトランジスタＴＳ２と、ゲートが第２ビットライン／ＢＬに接続され、接地電圧ＧＮＤがソース及びドレインの一方に印加され、他方が第１ビットラインＢＬに接続されている第１ＮＭＯＳトランジスタＴＳ３と、ゲートが第１ビットラインＢＬに接続され、接地電圧ＧＮＤがソース及びドレインの一方に印加され、他方が第２ビットライン／ＢＬに接続されている第２ＮＭＯＳトランジスタＴＳ４とを備える。
【００８７】
また、本実施の形態に係る半導体メモリ装置は、ビットラインセンスアンプ２１０により感知増幅されたデータを、第１及び第２データラインＬＤＢ、ＬＤＢＢを介して外部に伝達し、第１及び第２データラインＬＤＢ、ＬＤＢＢを介して外部から伝達されたデータをビットラインセンスアンプ２１０に伝達するデータ入出力部２４０を更に備える。
【００８８】
データ入出力部２４０は、ゲートに入出力制御信号ＹＩが入力され、ソース及びドレインの一方が第１ビットラインＢＬに接続され、他方が第１データラインＬＤＢに接続される第１入出力用ＭＯＳトランジスタＴ０１と、ゲートに入出力制御信号ＹＩが入力され、ソース及びドレインの一方が第２ビットライン／ＢＬに接続され、他方が第２データラインＬＤＢＢに接続される第２入出力用ＭＯＳトランジスタＴ０２とを備える。
【００８９】
図９は、図７に示す半導体メモリ装置の動作を示すタイミングチャートである。以下、図７〜図９を参照して本実施の形態に係る半導体メモリ装置の駆動方法を説明する。
【００９０】
本実施の形態に係る半導体メモリ装置の最も大きな特徴の１つは、プリチャージ電圧として接地電圧を用いることである。
【００９１】
本実施の形態に係る半導体メモリ装置は、オープンビットライン構造を有するが、先ずプリチャージ期間について説明すると、プリチャージ期間Ｐｒｅｃｈａｒｇｅに、プリチャージ信号ＢＬＥＱがハイレベルにイネーブルされた状態を維持し、第１ビットラインＢＬ及び第２ビットライン／ＢＬを接地電圧レベルにしてプリチャージさせる（ｔ０期間）。
【００９２】
次いで、読み出し命令語Ｒｅａｄが印加されて、ワードラインＷＬをハイレベルにしてアクティブにし、セルアレイにある単位セルのキャパシタに蓄積された電荷（メモリセルにデータ「１」が格納されている、即ちキャパシタに電荷が充電されていると仮定する）が第１ビットラインＢＬに印加されて、第１ビットラインＢＬの電圧を一定レベル上昇させる（ｔ１期間）。このとき、プリチャージ信号ＢＬＥＱはローレベルになり、非アクティブになる。
【００９３】
一方、第２ビットライン／ＢＬに接続されている下位レファレンスセルブロック４００ｂでは、レファレンス信号ＲＥＦ＿ＳＥＬ２がハイレベルになるのに応じて、上述したセルアレイにある単位セルのキャパシタに蓄積された電荷量の１／２程度を第２ビットライン／ＢＬに供給し、第２ビットライン／ＢＬの電圧を上昇させる。したがって、このとき第２ビットライン／ＢＬで上昇する電圧レベルは、第１ビットラインで上昇する電圧レベルの約１／２になる。
【００９４】
次いで、所定の期間ｔ２の間、コア電圧Ｖｃｏｒｅよりも高い高電圧Ｖｐｐが、駆動電圧ＳＡＰとして接地電圧ＧＮＤとともに印加されて、ビットラインセンスアンプ２１０が第１ビットラインＢＬ及び第２ビットライン／ＢＬの信号の差を感知増幅する。第１ビットラインＢＬの電圧レベルが第２ビットライン／ＢＬの電圧レベルよりも高いため、第１ビットラインＢＬは駆動電圧であるコア電圧Ｖｃｏｒｅに増幅され、第２ビットライン／ＢＬは接地電圧ＧＮＤに低下する。
【００９５】
このとき、第１ビットラインＢＬの電圧は、所定の期間ｔ２の間に入力される高電圧Ｖｐｐによって一時的に高電圧Ｖｐｐに上昇した後、降下してコア電圧Ｖｃｏｒｅレベルで安定になる。
【００９６】
次いで、入出力制御信号ＹＩが一定期間の間にハイレベルにアクティブになり、それに応じてビットラインセンスアンプ２１０にラッチされたデータがデータラインＬＤＢ、ＬＤＢＢに出力される（ｔ３期間）。このとき、出力されるデータが実行中の読み出し命令語に対応するデータである。
【００９７】
このとき、第１及び第２データラインＬＤＢ、ＬＤＢＢは、データが伝達されない間にはコア電圧Ｖｃｏｒｅまたは１／２コア電圧Ｖｃｏｒｅ／２にプリチャージされているため、一時的に第２ビットライン／ＢＬの電圧が接地電圧よりも上昇した状態を維持する。
【００９８】
次いで、再格納期間Ｒｅｓｔｏｒｅにおいて、ビットラインセンスアンプ２１０にラッチされたデータを利用してデータが格納されている単位セルに再格納する（ｔ４期間）。
【００９９】
再格納が完了すると、ワードラインＷＬがローレベルに非アクティブになり、センスアンプに供給される駆動電圧ＳＡＰが供給されず、プリチャージ信号ＢＬＥＱがハイレベルにアクティブになる。プリチャージ信号ＢＬＥＱがハイレベルにアクティブになると、第１及び第２ビットラインＢＬ、／ＢＬは接地電圧にプリチャージされる（ｔ５期間）。
【０１００】
以上、本実施の形態に係る半導体メモリ装置がデータ「１」を読み出す時の動作を説明したが、続いてデータ「０」を読み出す場合について説明する。
【０１０１】
全体的な動作は上記と同様であるが、読み出すデータが「０」の場合には上記と異なり、選択された単位セルのキャパシタに電荷が充電されていない。したがって、プリチャージ期間の後に読み出し命令語が実行される期間ｔ１にデータ信号が印加された第１ビットラインＢＬの電圧レベルはそのまま維持される。
【０１０２】
一方、第２ビットライン／ＢＬには基準信号が供給されて一定のレベルまで電圧が上昇する。このとき、供給される基準信号は、上述したようにデータを格納するキャパシタに充電された電荷の１／２に対応し、レファレンス信号ＲＥＦ＿ＳＥＬ２に応じて、下位レファレンスセルブロック４００ｂから第２ビットライン／ＢＬに供給される。ここで、基準信号をデータ信号の１／２にするのは、データ「１」を読み出す時に判別可能とするためである。
【０１０３】
ビットラインセンスアンプ２１０は接地電圧を維持している第１ビットラインＢＬと、基準信号が印加されて電圧が一定のレベルに上昇する第２ビットライン／ＢＬとの電圧差を感知して増幅動作をする。
【０１０４】
続いて、本実施の形態に係る半導体メモリ装置の書き込み動作について説明すると、データを格納する書き込み動作も図９に示すタイミングチャートと同様である。ただし、データが外部データラインＬＤＢ、ＬＤＢＢに出力される期間ｔ３に、その時実行中の書き込み命令語に対応して入力されるデータがデータラインＬＤＢ、ＬＤＢＢを介してビットラインセンスアンプ２１０に伝達される。
【０１０５】
ビットラインセンスアンプ２１０は、伝達されるデータを既にラッチされているデータに置き換えてラッチし、ラッチされたデータはその後、再格納期間ｔ４の間に対応する単位セルに格納される。書き込み命令語を実行する際にもビットラインセンスアンプ２１０は、初期の感知増幅動作では駆動電圧としてコア電圧Ｖｃｏｒｅよりも高い高電圧が印加されて、増幅動作を高速で行う。
【０１０６】
以上で説明したように、本実施の形態に係る半導体メモリ装置は、プリチャージ期間ではビットラインを接地電圧にプリチャージし、ビットラインセンスアンプ２１０は２つのビットラインＢＬ、／ＢＬの電圧を感知増幅する初期ｔ２期間には高電圧Ｖｐｐが駆動電圧として印加され、その後はコア電圧Ｖｃｏｒｅが印加される。
【０１０７】
ビットラインセンスアンプ２１０の初期動作時に高電圧Ｖｐｐで動作させると、高速で感知及び増幅動作を行うことができる。
【０１０８】
接地電圧にプリチャージされていたビットラインの電圧をコア電圧に増幅するには、１／２コア電圧Ｖｃｏｒｅ／２にプリチャージされている場合よりも更に大きく電圧レベルを上昇させなければならないが、高電圧Ｖｐｐを用いることによって効果的にビットラインの電圧を引き上げることができる。
【０１０９】
以上、説明したように、プリチャージ電圧として接地電圧を用いることによって、次の効果が期待できる。
【０１１０】
第一に、センスアンプの動作マージンを従来よりも大きく増大させることができる。プリチャージ電圧を１／２コア電圧にすれば、センスアンプが増幅する際、１／２コア電圧を接地電圧に低下させ、または電源電圧に上昇させることになる。例えば、駆動電圧が１．５Ｖの場合には、０．７５Ｖから０Ｖに低下、または０．７５Ｖから１．５Ｖに上昇させなければならない。
【０１１１】
従来は、駆動電圧が５Ｖ程度と高い場合には、１／２コア電圧をプリチャージ電圧として用いても、２．５Ｖから５Ｖに上昇させること、または２．５Ｖから０Ｖに低下させることはそれほど問題にならなかったが、１．５Ｖ程度と低い駆動電圧使用する場合には、増幅しなければならない電圧が０．７５Ｖ程度と低くなり、ノイズが発生する場合にはエラーを引き起こし得る。すなわち、０．７５Ｖで一瞬発生したノイズによって、センスアンプがビットラインをコア電圧に上昇、または接地電圧に低下させることができ、このとき本来変化させなければならない電圧レベルとは反対に変化させてしまうこともある。
【０１１２】
しかし、本実施の形態に係る半導体メモリ装置では、接地電圧をプリチャージ電圧として用いるため、駆動電圧が１．５Ｖの時に増幅しなければならない電圧が１．５Ｖになり（データ「１」の場合）、駆動電圧のレベルが低い場合でも安定した増幅動作が可能になる。データが「０」の場合には、基準信号が印加される反対側のビットラインの電圧レベルをコア電圧である１．５Ｖまで増幅する。
【０１１３】
したがって、本実施の形態に係る半導体メモリ装置は、駆動電圧が低い時でもノイズの影響を受けることなく、安定に動作することができる。
【０１１４】
第二に、単位セルのワードライン及びビットラインの間が短絡されて発生するブリード電流を防止できる。上記したように、ブリード電流は欠陥が発生したワードラインを予備ワードラインに替えても発生し続けるため、不要な電流を続けて消費させる。
【０１１５】
しかし、本実施の形態に係る半導体メモリ装置では、ビットラインのプリチャージ電圧が接地電圧であるため、接地電圧が印加されるワードラインとビットラインとの間には電位差が生じないため、ブリード電流が発生しない。
【０１１６】
第三に、センスアンプの初期動作時に駆動電圧よりも高い高電圧を利用してセンシング動作を行うため、駆動電圧のレベルが低い場合でも高速でセンスアンプが、ビットラインに印加されるデータ信号を感知増幅することができる。
【０１１７】
図１０は、本発明の好ましい第２の実施の形態に係る半導体メモリ装置の構成を示すブロック図であり、図１１は図１０に示す半導体メモリ装置をさらに詳細に示す図であって、特にセンスアンプ部の回路を詳細に示す図である。
【０１１８】
第２の実施の形態に係る半導体メモリ装置は、図１０に示したように折り返しビットライン構造を有することを特徴とする。セルアレイ３００ｃ、３００ｄはビットラインＢＬｎ及びビットラインバー／ＢＬｎが共に装備され、２つの単位セルを構成するキャパシタは共にプレート電圧ＰＬが印加される。
【０１１９】
ここで、第１ビットライン及び第１ビットラインバーは、第１セルアレイ３００ｃに接続されている２つのビットラインＢＬ、／ＢＬを意味し、第２ビットライン及び第２ビットラインバーは、第２セルアレイ３００ｄに接続されている２つのビットラインＢＬ、／ＢＬを意味する。
【０１２０】
図１１に示されているように、第２の実施の形態に係る半導体メモリ装置は、第１ビットラインＢＬ１または第１ビットラインバー／ＢＬ１にデータ信号を印加する第１セルアレイ３００ｃと、第１ビットラインＢＬ１または第１ビットラインバー／ＢＬ１にデータ信号が印加されると、第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１に印加された信号の差を感知増幅するビットラインセンスアンプ２１０’と、第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１にプリチャージ電圧ＢＬＥＱとして接地電圧ＧＮＤを供給するプリチャージ部２２０とを備え、ビットラインセンスアンプ２１０’は、第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１に印加された信号の差を感知増幅する初期の所定期間において、駆動電圧として入力されるコア電圧Ｖｃｏｒｅよりも高い高電圧Ｖｐｐで駆動されることを特徴とする。
【０１２１】
また、本実施の形態に係る半導体メモリ装置は、第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１とビットラインセンスアンプ２１０’とを接続または分離する第１接続部２５０ａと、第２ビットラインＢＬ２または第２ビットラインバー／ＢＬ２にデータ信号を印加する第２セルアレイ３００ｄと、第２ビットラインＢＬ２及び第２ビットラインバー／ＢＬ２とビットラインセンスアンプ２１０’とを接続または分離する第２接続部２５０ｂとを備え、ビットラインセンスアンプ２１０’は第１接続部２５０ａ及び第２接続部２５０ｂを介して、第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１または第２ビットラインＢＬ２及び第２ビットラインバー／ＢＬ２と接続され、ビットラインセンスアンプ２１０’は接続されるビットライン及びビットラインバーに印加された信号を感知増幅することを特徴とする。
【０１２２】
また、本実施の形態に係る半導体メモリ装置は、データ信号が第１ビットラインＢＬ１に印加される時に基準信号を第１ビットラインバー／ＢＬ１に印加し、第１ビットラインバー／ＢＬ１にデータ信号が印加される時に基準信号を第１ビットラインＢＬ１に印加する第１レファレンスセルブロック４００ｃと、データ信号が第２ビットラインバー／ＢＬ２に印加される時に基準信号を第２ビットラインＢＬ２に印加し、データ信号が第２ビットラインＢＬ２に印加される時に基準信号を第２ビットラインバー／ＢＬ２に印加する第２レファレンスセルブロック４００ｄとを更に備える。
【０１２３】
更に、プリチャージ部２２０は、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、他方を介して第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１にプリチャージ電圧として供給する第１プリチャージ用ＭＯＳトランジスタＴＰ１と、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、他方を介して第２ビットラインＢＬ２及び第２ビットラインバー／ＢＬ２にプリチャージ電圧として供給する第２プリチャージ用ＭＯＳトランジスタＴＰ２とを備える。
【０１２４】
ビットラインセンスアンプ２１０’は、ゲートが第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続され、高電圧Ｖｐｐまたは駆動電圧であるコア電圧Ｖｃｏｒｅがソース及びドレインの一方に印加され、他方が第１及び第２ビットラインＢＬ１、ＢＬ２に接続されている第１ＰＭＯＳトランジスタＴＳ１と、ゲートが第１及び第２ビットラインＢＬ１、ＢＬ２に接続され、高電圧Ｖｐｐまたは駆動電圧であるコア電圧Ｖｐｐがソース及びドレインの一方に印加され、他方が第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続されている第２ＰＭＯＳトランジスタＴＳ２と、ゲートが第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続され、接地電圧ＧＮＤがソース及びドレインの一方に印加され、他方が第１及び第２ビットラインＢＬ１、ＢＬ２に接続されている第１ＮＭＯＳトランジスタＴＳ３と、ゲートが第１及び第２ビットラインＢＬ１、ＢＬ２に接続され、接地電圧ＧＮＤがソース及びドレインの一方に印加され、他方が第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続されている第２ＮＭＯＳトランジスタＴＳ４とを備える。
【０１２５】
また、本実施の形態に係る半導体メモリ装置は、ビットラインセンスアンプ２１０’により感知増幅されたデータを、第１及び第２データラインＬＤＢ、ＬＤＢＢを介して外部に伝達し、第１及び第２データラインＬＤＢ、ＬＤＢＢを介して外部から伝達されたデータをビットラインセンスアンプ２１０’に伝達するデータ入出力部２４０’を更に備える。
【０１２６】
データ入出力部２４０’は、ゲートに入出力制御信号ＹＩが入力され、ソース及びドレインの一方が前記第１及び第２ビットラインＢＬ１、ＢＬ２に接続され、他方が第１データラインＬＤＢに接続される第１入出力用ＭＯＳトランジスタＴ０１と、ゲートに入出力制御信号ＹＩが入力され、ソース及びドレインの一方が第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続され、他方が第２データラインＬＤＢＢに接続される第２入出力用ＭＯＳトランジスタＴ０２とを備える。
【０１２７】
図１２は、図１０に示す半導体メモリ装置の動作を示すタイミングチャートである。
【０１２８】
図１２を参照すると、第２の実施の形態に係る半導体メモリ装置の動作が分かるが、動作の詳細は第１の実施の形態と同様であるので、説明を省略する。
【０１２９】
ただし、第２の実施の形態に係る半導体メモリ装置は、折り返しビットライン構造を有し、ビットラインセンスアンプ２１０’を２つのセルアレイ３００ｃ、３００ｄが共有する構成であるので、第１及び第２接続部２５０ａ、２５０ｂをビットラインセンスアンプ２１０’の一方と他方とにそれぞれ備え、選択されたセルアレイに応じて、第１及び第２接続部２５０ａ、２５０ｂが択一的にアクティブになる。
【０１３０】
図１２では、第１セルアレイ３００ｃが選択されてビットラインセンスアンプ２１０’と接続される場合を示しているが、読み出し命令語が実行中の期間ｔ１、ｔ２、ｔ３、ｔ４では第１接続信号ＢＩＳＨがハイレベルのアクティブ状態で供給され、第１接続部２５０ａはイネーブル状態であり、第２接続信号ＢＩＳＬはローレベルの非アクティブ状態で供給され、第２接続部２５０ｂはディセーブル状態を維持する。
【０１３１】
以上、２つの実施の形態に基づき本発明を説明したが、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々に変更して実施することが可能である。
【図面の簡単な説明】
【０１３２】
【図１】従来技術に係る半導体メモリ装置の構成を示すブロック図である。
【図２】従来技術に係る半導体メモリ装置のセルアレイ構成を示すブロック図である。
【図３】従来技術に係るセンスアンプ及びセルアレイの間の接続関係を示すブロック図であり、特に共有されるビットラインセンスアンプの構成を示すブロック図である。
【図４】図２に示すセンスアンプ部の構成の一例を示すブロック図である。
【図５】従来技術に係る半導体メモリ装置の動作を示すタイミングチャートである。
【図６】従来技術に係る半導体メモリ装置の問題点を説明するための断面図である。
【図７】本発明の第１の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【図８】図７に示す半導体メモリ装置の構成をさらに詳細に示すブロック図であり、特に図７に示すセンスアンプ部の回路を詳細に示す図である。
【図９】図７に示す半導体メモリ装置の動作を示すタイミングチャートである。
【図１０】本発明の第２の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【図１１】図１０に示す半導体メモリ装置をさらに詳細に示すブロック図であり、特にセンスアンプ部の回路を詳細に示す図である。
【図１２】図１０に示す半導体メモリ装置の動作を示すタイミングチャートである。
【符号の説明】
【０１３３】
ＴＣ、ＴＣ１、ＴＣ２      単位セル用ＭＯＳトランジスタ
Ｃａｐ、Ｃａｐ１、Ｃａｐ２      単位セル用キャパシタ
ＴＳ１〜ＴＳ４      センスアンプ用ＭＯＳトランジスタ
Ｔ０１、Ｔ０２      データ入出力用ＭＯＳトランジスタ
ＴＰ１、ＴＰ２      プリチャージ用ＭＯＳトランジスタ
ＴＢＨ１、ＴＢＨ２、ＴＢＬ１、ＴＢＬ２      接続用ＭＯＳトランジスタ
【図１】
2006127724.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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