(57)【要約】【課題】フレキシブルなテスト・パターンを使用可能な装置および方法を提供すること。【解決手段】標準のテスト・パターンと比較して修正され、それよりも活用的なテスト・パターンを使用して通信機器をテストすることが可能である。長くされ、または短くされた連続同一ビット（ＣＩＤ）部分を有する、または長くされ、または短くされた擬似ランダム・ビット・シーケンス（ＰＲＢＳ）部分を有するテスト・パターンを使用可能である。場合によっては、ＰＲＢＳ多項式は各ＣＩＤの後にリシードされない。更に、異なるアプリケーション用に異なる位の多項式を使用可能である。アプリケーションの例にはテスト機器および集積回路用の組込み自己テスト機能が含まれる。【選択図】図１
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【特許請求の範囲】
【請求項１】
通信機器をテストするための修正されたテスト・パターンを作成する方法であって、前記パターンはｍの連続同一ビットを有する基準連続同一ビット部分（ＣＩＤ）と、ｐビットの基準擬似ランダム・ビット・シーケンス（ＰＲＢＳ）を有する基準ＰＲＢＳ部分とを有する基準パターンに対して修正され、前記方法は、
ｎの連続同一ビットを含むテストＣＩＤ部分を作成する工程と、
ｑビットのテストＰＲＢＳを含むテストＰＲＢＳ部分を作成する工程とを含み、
前記テストＣＩＤ部分と前記テストＰＲＢＳ部分の少なくとも１つが前記基準ＣＩＤ部分と前記基準ＰＲＢＳ部分とに対してそれぞれ修正され、前記修正は前記基準パターンに対する前記修正されたテスト・パターンの診断値を高めるために行われる方法。
【請求項２】
前記テストＣＩＤ部分が前記基準ＣＩＤ部分よりも長くなるように、また前記通信機器のビット・ロッキング機能が、前記修正されたテスト・パターンを介して前記基準テスト・パターンと比較してより厳格なテスト条件にさらされるように、ｎはｍ以上である請求項１に記載の方法。
【請求項３】
前記テストＣＩＤ部分が前記基準ＣＩＤ部分よりも短くなるように、また前記通信機器が、前記修正されたテスト・パターンを介して前記基準テスト・パターンと比較して高周波データのシミュレーションのためのより厳格なテスト条件にさらされるように、ｎはｍ未満である請求項１に記載の方法。
【請求項４】
前記基準ＰＲＢＳと前記テストＰＲＢＳとが同一であるとともに、前記テストＰＲＢＳ部分が前記基準ＰＲＢＳ部分に対して切り詰められるように、また前記修正されたテスト・パターンが前記基準テスト・パターンと比較して高い周波数トグルレートを備えるように、ｑはｐ未満である請求項１に記載の方法。
【請求項５】
前記基準ＰＲＢＳと前記テストＰＲＢＳとが同一であるとともに、前記テストＰＲＢＳ部分が前記基準ＰＲＢＳ部分に対して引き伸ばされるように、また長いデータ・フレームが使用される条件の場合に、前記修正されたテスト・パターンが前記基準テスト・パターンと比較してよりリアルなテストを行うように、ｑはｐ以上である請求項１に記載の方法。
【請求項６】
前記修正されたテスト・パターンが前記基準テスト・パターンと比較して高い周波数トグルレートを備えるように、前記テストＰＲＢＳは前記基準ＰＲＢＳよりも低位の多項式関数を含む請求項１に記載の方法。
【請求項７】
長いデータ・フレームが使用される条件の場合に、前記修正されたテスト・パターンが前記基準テスト・パターンと比較してよりリアルなテストを行うように、前記テストＰＲＢＳは前記基準ＰＲＢＳよりも高位の多項式関数を含む請求項１に記載の方法。
【請求項８】
前記基準パターンは前記基準ＣＩＤ部分および前記基準ＰＲＢＳ部分の複数の反復を含み、前記ｐビットは反復ごとに同一であり、前記基準ＰＲＢＳのリシーディングの結果として生じるとともに、前記方法は更に、前記テストＣＩＤ部分を作成し、前記ＰＲＢＳ部分を作成する前記工程を反復する追加工程を含み、前記テストＰＲＢＳ部分を作成する前記工程は、ランダム度が前記テストＣＩＤ部分の長さに効果的に導入されるように前記テストＰＲＢＳのリシーディングなしで反復される請求項１に記載の方法。
【請求項９】
Ｍ＝７２であり、
ｐ≧１０３２８であり、
前記基準ＰＲＢＳは、モジュロ２加算段で加算され、前記加算の結果が第１段の入力にフィードバックされる２８番目と３１番目の段の出力を有する３１段のシフトレジスタから得られることになる出力に対応する標準のＰＲＢＳ３１を含む請求項１に記載の方法。
【請求項１０】
ｍの連続同一ビットを有する基準連続同一ビット（ＣＩＤ）部分と、ｐビットの基準擬似ランダム・ビット・シーケンス（ＰＲＢＳ）を有する基準ＰＲＢＳ部分とを有する基準パターンに対して修正されるテスト・パターンを使用する組込み式テスト機能を有する通信用途の集積回路であって、
通信部と、
組込み式テスト部とを備え、一方、前記組込み式テスト部は、
ｎの連続同一ビットを含むテストＣＩＤ部分を作成し、かつ、
ｑビットのテストＰＲＢＳを含むテストＰＲＢＳ部分を作成するように構成されたパターン発生器であって、前記テストＣＩＤ部分と前記テストＰＲＢＳ部分の少なくとも１つが前記基準ＣＩＤ部分と前記基準ＰＲＢＳ部分とに対してそれぞれ修正され、前記修正は前記基準パターンに対する前記修正されたテスト・パターンの診断値を高めるために行われるパターン発生器と、
前記パターン発生器によって発生された前記テスト・パターンにさらされると、前記通信部の性能を測定するように構成されたチェッカーと、
前記通信部を前記パターン発生器および前記チェッカーと結合するインターフェース部とを備える集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信システムに関し、特にこのような機器をテストするための活用的なテスト・パターンを作成する装置および方法に関する。
【背景技術】
【０００２】
通信機器は一般に、適切な性能を確証するためテストされなければならない。このようなテストには例えば、設計の候補のプロトタイプの適正な機能が確証される開発テスト、個別部品または１台の機器が仕様に従って機能することが確認される受け入れテスト、または機器の適正な機能が現場で監視される継続的な実地テストが含まれることがある。このようなテストは例えば、外部のテスト機器、または組込み自己テスト（ＢＩＳＴ）機能によって行うことができる。
【０００３】
通信機器のテストの一態様は、機器が使用中に取り扱うデータの種類をシミュレートするテスト・パターンにかけることである。例えば、タイトルが「Ｃｏｍｍｏｎ  Ｅｌｅｃｔｒｉｃａｌ  Ｉ／Ｏ（ＣＥＩ）−Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｊｉｔｔｅｒ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ａｇｒｅｅｍｅｎｔｓ  ｆｏｒ  ６Ｇ＋ｂｐｓ  ａｎｄ  １１Ｇ＋ｂｐｓ  Ｉ／Ｏ」、番号がＩＡ＃ＯＩＦ−ＣＥＩ−０１．０、公刊日が２００４年１２月１３日であるオプティカル・インターネットワーキング・フォーラム（ＯＩＦ）の文献は７２のゼロ連続同一ビット（ＣＩＤ）部分と、その後に続くＰＲＢＳ３１と呼ばれる、適切なシード（オール１）を有する少なくとも１０３２８ビットの標準擬似ランダム・ビット・シーケンス（ＰＲＢＳ）多項式とを有するジッタ許容範囲パターンを規定している。その後には相補部分、すなわちこの場合も同様に適宜のシーディング（オール１であり、したがって第１のシードを補完しない）を有する７２の１およびＰＲＢＳビットの補数のＣＩＤ部分が続く。ＰＲＢＳ３１多項式はＩｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｕｎｉｏｎ  ＩＴＵ−ＴＯ．１５０  ５．８項に規定されている。上記のような標準規格で規定された固定パターンは或る条件では診断値が限定される。すなわち、規定されたジッタ許容範囲パターンの密度は比較的低く、動作なしＣＩＤを有している。
【非特許文献１】「Ｃｏｍｍｏｎ  Ｅｌｅｃｔｒｉｃａｌ  Ｉ／Ｏ（ＣＥＩ）−Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｊｉｔｔｅｒ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ａｇｒｅｅｍｅｎｔｓ  ｆｏｒ  ６Ｇ＋ｂｐｓ  ａｎｄ  １１Ｇ＋ｂｐｓ  Ｉ／Ｏ」、番号がＩＡ＃ＯＩＦ−ＣＥＩ−０１．０、公刊日が２００４年１２月１３日であるオプティカル・インターネットワーキング・フォーラム（ＯＩＦ）の文献
【非特許文献２】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｕｎｉｏｎ  ＩＴＵ−ＴＯ．１５０  ５．８項
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、よりフレキシブルなテスト・パターンを使用可能な装置および方法を提供することが望ましいはずである。このようなパターンは固定的な標準パターンよりも活用的であり得る。すなわち、それらはテストされる機器を標準パターンよりも困難な条件にさらすことができ、ひいては、例えばジッタの許容範囲に対するエラー診断能力を高めることが可能である。
【課題を解決するための手段】
【０００５】
本発明の一態様による通信機器をテストするための修正型テスト・パターンを作成する例示的方法は、ｎの連続同一ビットを含むテストＣＩＤ部分を作成する工程と、ｑビットのテストＰＲＢＳを含むテストＰＲＢＳ部分を作成する工程とを含むことが可能である。テストＣＩＤ部分とテストＰＲＢＳ部分の少なくとも１つが、ｍの連続同一ビットを有する基準連続同一ビット部分（ＣＩＤ）と、ｐビットの基準擬似ランダム・ビット・シーケンス（ＰＲＢＳ）を有する基準ＰＲＢＳ部分とを有する基準パターンに対して修正される。修正は基準パターンに対して修正されたテスト・パターンの診断値を高めるために行われる。
【０００６】
別の態様では、通信デバイスをテストするための装置の例示的な一実施形態は、テストＣＩＤ部分とテストＰＲＢＳ部分とを作成するように構成されたパターン発生器と、パターン発生器によって発生されたテスト・パターンにさらされると、通信デバイスの性能を測定するように構成されたチェッカーと、通信デバイスをパターン発生器およびチェッカーと結合するように構成されたインターフェース・モジュールとを含むことが可能である。
【０００７】
更に別の態様では、本発明の例示的な別の実施形態による装置は、通信回路、デバイスまたは例えば集積回路のような部品にＢＩＳＴ機能を付与するように構成可能である。
更に別の態様では、適切なテスト・パターンを含むデータ構造が提供される。
【発明を実施するための最良の形態】
【０００８】
本発明のより完全な理解、ならびに本発明のそのほかの特徴および利点は以下の詳細な説明および図面を参照することで得られる。
ここで、本発明の一態様によるテスト・パターンを作成する例示的方法の工程を示すフローチャート１００を示した図１を参照されたい。ブロック１０２での開始後、この方法はｎの連続同一ビットを有するテストＣＩＤ部分を作成する工程１０４と、ｑビットのテストＰＲＢＳを有するテストＰＲＢＳ部分を作成する工程１０６とを含むことができる。代表的なテスト・パターンは第１のＣＩＤおよびＰＲＢＳの補数であるビットを有する、第１のＣＩＤおよびＰＲＢＳに続く相補部分を含んでいる。このような相補部分はブロック１０８で作成可能である。ブロック１１０で、テスト・パターンの追加の出現を作成すべきか否かの決定を下すことが可能である。これは通常、所与のテストが完了する時点までのことである。
【０００９】
適宜のシーディングを所望通り実行可能である。このようなシーディングは例えばＰＲＢＳを適宜の初期値に作成するシフトレジスタのリセットに対応可能である。以下に更に記載される本発明の或る態様では、ＰＲＢＳをリシードしないことが望ましい。したがって、決定ブロック１１２で、ＰＲＢＳをリシードすべきか否かの決定を下すことが可能であり、それが適切である場合は、テストＰＲＢＳはブロック１１４でリシードされることができる。テスト・パターンのそれ以上の出現が必要ない場合は、ブロック１１２でリシードの決定を下さずに、処理は当面、例えばブロック１１６で実施される。
【００１０】
ここで、基準パターン２０２と、基準パターン２０２に対して修正されたテスト・パターン２１２とを示した図２に注目されたい。基準パターンは対応する相補部分２０８、２１０を有するｍビットの基準ＣＩＤ部分２０４と、ｐビットの基準ＰＲＢＳ２０６とを含んでいる。テストＣＩＤ部分２１４とテストＰＲＢＳ部分２１６の少なくとも１つが基準テスト・パターンの基準ＣＩＤ部分と基準ＰＲＢＳ部分とに対してそれぞれ修正されることが理解されよう。このような修正は基準パターンに対して修正されたテスト・パターンの診断値を高めるために行われる。例えば、修正されたテスト・パターンはテスト中の受信機にとってのクロック・データのリカバリを意図的により困難にすることができる。基準ＰＲＢＳはテストＰＲＢＳと同一である必要はない。すなわち、テストＰＲＢＳ部分２１６は基準ＰＲＢＳ部分とは長さ（すなわちｐとは異なるｑ）および／またはそれを発生するために使用されるＰＲＢＳが異なるようにできる。テスト・パターンは適宜の相補部分２１８、２２０を含むことができる。
【００１１】
基準パターンは例えば、代表的にはテスト中のある種類の機器と共に使用される標準パターンであってよい。したがって、この場合も一例であり、限定的なものではないが、ＳＯＮＥＴ（同期光ネットワーク）またはファイバ・チャネル標準の物理的リンク層向けのアプリケーションでは、基準パターンは前述のジッタ許容範囲パターンであってよい。基準パターンの修正自体は必ずしもこの方法の一部である必要はないことが強調される必要がある。テスト中のある種の機器と共に使用可能であり、また本明細書で記述される判断基準に従って増強される基準パターンに対して修正されたテスト・パターンを生ずるテストＣＩＤ部分を作成し、かつテストＰＲＢＳ部分を作成するどの工程も、本発明の範囲内に含まれるものと考えられる。
【００１２】
いくつかの異なる種類の基準テスト・パターンの修正が有用であることが判明している。本発明の一態様では、テストＣＩＤ部分が基準ＣＩＤ部分よりも長くなるように、通信機器のビット・ロッキング機能が、修正されたテスト・パターンを介して基準テスト・パターンと比較してより厳格なテスト条件にさらされるように、ｎはｍ以上である。本発明の別の態様では、テストＣＩＤ部分が基準ＣＩＤ部分よりも短くなるように、また通信機器が、修正されたテスト・パターンを介して基準テスト・パターンと比較して高周波データのシミュレーションのためのより厳格なテスト条件にさらされるように、ｎはｍ未満である。
【００１３】
可能な修正の更に別の態様では、基準ＰＲＢＳとテストＰＲＢＳとは同一であることができるが、テストＰＲＢＳ部分が基準ＰＲＢＳ部分に対して切り詰められるように、また結果として生ずる修正されたテスト・パターンが基準テスト・パターンと比較して高い周波数トグルレートを備えるように、ｑはｐ未満であることができる。基準ＰＲＢＳとテストＰＲＢＳとは同一である別のあり得る場合は、テストＰＲＢＳ部分が基準ＰＲＢＳ部分に対して引き伸ばされるように、また長いデータ・フレームが使用される条件の場合（例えば基準パターンがそのために開発された代表的なフレームよりも長い場合）に、結果として生ずる修正されたテスト・パターンが基準テスト・パターンと比較してよりリアルなテストを行うように、ｑはｐ以上であることができる。
【００１４】
修正されたテスト・パターンが基準テスト・パターンと比較して高い周波数トグルレートを備えるように、テストＰＲＢＳは基準ＰＲＢＳよりも低位の多項式関数であることが可能であることが理解されよう。あるいは、長いデータ・フレームが使用される条件の場合に、修正されたテスト・パターンが基準テスト・パターンと比較してよりリアルなテストを行うように、テストＰＲＢＳは基準ＰＲＢＳよりも高位の多項式関数であることが可能である。
【００１５】
従来は、標準的長さのＣＩＤおよびＰＲＢＳ（ｍ＝７２で、ｐは１０３２８ビットのＰＲＢＳ３１以上、またはこれに等しい）を有する前述の標準的ジッタ許容範囲パターンだけが前述のＯＩＦ標準規格アプリケーションに関して使用されていた。本発明によって任意の数の異なるＰＲＢＳパターンを使用可能である。現時点では少なくとも、ＰＲＢＳ７、ＰＲＢＳ１５、ＰＲＢＳ２０、ＰＲＢＳ２３、ＰＲＢＳ２９、およびＰＲＢＳ３１が有用であると考えられている。後の５つのパターンは前述のＩＴＵ−Ｔ  Ｏ．１５０文献の第５項およびその正誤表１に定義されている。様々なＰＲＢＳパターンを多項式によって定義することが便利であることが当業者には理解されよう。例えば、ＰＲＢＳ３１のパターンは多項式Ｄ３１＋Ｄ２８＋１によって定義可能である。あるいは、様々なパターンを、それらが作成されるシフトレジスタの構成によって記述することも可能である。例えばＰＲＢＳ３１は、モジュロ２加算段で加算され、加算の結果が第１段の入力にフィードバックされる２８番目と３１番目の段の出力を有する３１段のシフトレジスタから得られることになる出力に対応する（多項式指数との相関に留意されたい）。特許請求の範囲を含む本明細書で用いられる所与のＰＲＢＳは多項式の形式で指定されて、またはシフトレジスタ構成の形式で指定されて作成されるかに関わりなくカバーされることが意図される。パターンの多項式表現は下記のように要約される。
ＰＲＢＳ７      Ｄ７＋Ｄ６＋１
ＰＲＢＳ１５    Ｄ１５＋Ｄ１４＋１
ＰＲＢＳ２０    Ｄ２０＋Ｄ３＋１
ＰＲＢＳ２３    Ｄ２３＋Ｄ１８＋１
ＰＲＢＳ２９    Ｄ２９＋Ｄ２７＋１
ＰＲＢＳ３１    Ｄ３１＋Ｄ２８＋１
【００１６】
ここでＰＲＢＳのリシードまたは非リシードに関する上記の記述の更に詳しい説明に関連して図３を参照されたい。ブロック３０２は大文字の「ＳＡＭＰＬＥＰＲＢＳ」として表されるサンプルＰＲＢＳを示している。実際のＰＲＢＳは１と０のシーケンスを含むことが理解されよう。前述のＰＲＢＳ３１は２，１４７，４８３，６４７ビットを含み、直接的な説明には明らかに適さない。したがって、説明目的で大きいビット・シーケンスではなく文字が用いられる。ブロック３０４はＣＩＤ部分を表している。ブロック３０６のようにリシードを伴う場合、最初のＣＩＤと所与ビット数のＰＲＢＳ（ここでは最初の５文字「ＳＡＭＰＬ」と表される）の後、別のＣＩＤが続き、ＰＲＢＳが同じポイントで始まるように、また最初の５文字の「ＳＡＭＰＬ」が再びパターンの一部になるようにＰＲＢＳがリシードされる。ブロック３０８はＰＲＢＳがリシードされない状態を示している。前述と同様に、最初のＣＩＤの後、２番目のＣＩＤに続いて、再び最初から開始するのではなく、次の５文字「ＥＰＲＢＳ」をとる。使用時は、ＣＩＤは任意の適宜の値でよく、図示のように３の長さに限定されるものではなく、ＰＲＢＳからのビット数も任意の適宜の値でよく、図示のように５の長さに限定されるものではないことが理解されよう。したがって、本発明の更に別の態様では、基準パターンは基準ＣＩＤ部分および基準ＰＲＢＳ部分の複数の反復を含み、ｐビットは反復ごとに同一であり、基準ＰＲＢＳのリシーディングの結果として生じる。テストＣＩＤ部分を作成し、ＰＲＢＳ部分を作成する工程を反復することが可能であり、テストＰＲＢＳ部分を作成する工程は、テストＰＲＢＳのリシーディングなしで反復されることができる。これがテストＣＩＤ部分の長さに有効にランダム性を導入する。これは下記の例によって説明可能である。リシーディングを伴う場合は、ＣＩＤ部分が７２のゼロであり、ＰＲＢＳの隣接部分に１つのゼロがあるものと仮定して、トータルで７３のゼロとする。ＰＲＢＳの同じ部分は常にＣＩＤに隣接しているので、７３のゼロの「有効な」ＣＩＤが存在する。リシーディングなしの場合は、ＰＲＢＳの異なる部分が７２のゼロのＣＩＤに隣接しているので、場合によっては隣接するゼロはなく、場合によっては１つあり、場合によっては２つあり、以下同様である。このように、「有効な」ＣＩＤは７２以上のゼロの範囲にある。
【００１７】
本発明の別の態様は、少なくともその１つが基準ＣＩＤ部分と基準ＰＲＢＳ部分に対して修正されるｎ−ビットのＣＩＤ部分とｑ−ビットのＰＲＢＳ部分に対応するビット・シーケンスを有する、例えば前述のＩＡ＃ＯＩＦ−ＣＥＩ−０１．０文献に記載されているデータ構造である（Ｍ＝７２であり、ｐは１０３２８ビットのＰＲＢＳ３１以上であるかそれに等しい）。修正は基準、例えばファイバ・チャネルまたはＳＯＮＥＴアプリケーションに対してデータ構造の診断値を高めるために可能である。ＳＯＮＥＴアプリケーション用のいくつかのパターンでは、ＣＩＤ部分は僅か８ビットから、または２５６ビットにも及ぶ範囲にわたることが可能であり、最大５２４２８８ビットのＰＲＢＳを使用可能である。ファイバ・チャネルプリケーション用のいくつかのパターンでは、ＣＩＤ部分は僅か１０ビットから、または３２０ビットにも及ぶ範囲にわたることが可能であり、最大６５５３６０ビットのＰＲＢＳを使用可能である。
１つまたは複数の上記の修正を所与のテスト・パターンに適用してもよいことが理解されよう。
【００１８】
ここで、高速受信機デマルチプレクサ４０２のような通信デバイスをテストするための装置４００の例示的な一実施形態を示す図４を参照されたい。デシリアライザ、シリアライザ／デシリアライザなどのような他の多くの通信機器を装置４００でテストすることが可能であり、したがって「通信デバイス」は多様な適宜のデバイス、装置、個別回路、部品、集積回路、ハイブリッド回路などを包含するものと広義に解釈されるものとする。装置４００は前述のようにテストＣＩＤ部分とテストＰＲＢＳ部分とを作成するように構成されたパターン発生器４０４を含むことができる。装置４００はオプションとして、パターン発生器４０４からいくつかのパラレル・ビットを受け、そこからシリアル・ビットストリームを生成する高速シリアライザ４０６と、（受信機デマルチプレクサ４０２のような）通信デバイスを装置４００に結合するように構成されたインターフェース・モジュール４０８とを含むことができる。装置４００は更に、パターン発生器４０４によって作成されたテスト・パターンにさらされると（受信機デマルチプレクサ４０２のような）通信デバイスの性能を測定するように構成されたチェッカー４１０を含むことができる。チェッカー４１０は代表的にはテスト中の通信デバイスからパラレル・ビットストリームを受けるように構成されている。本願全体を通して、説明の便宜上、単一チャネルの図面が採用されているが、しかし、代表的な用途では、単一のクロック・サイクルは並列チャネルの数に対応して、例えば１６または２０ビットだけパターン発生器を進化させる。
【００１９】
パターン発生器４０４は有利には異なるＰＲＢＳ多項式、異なる長さのＣＩＤ、異なる長さのＰＲＢＳ部分を選択するように、またリシーディングを行うか否かを選択するようにプログラム可能である。
【００２０】
ここで、本発明の別の態様による、通信用途の集積回路５００の例示的な一実施形態を示す図５を参照されたい。回路５００は高速受信機デマルチプレクサ５０２や組込みテスト部５０３などの通信部を含むことができる。通信部は高速受信機デマルチプレクサ５０２に限定されるものではなく、例えば受信機、送信機／受信機の受信機機能、デシリアライザ、またはシリアライザ／デシリアライザのような、一般に集積回路上で実装されるどのような種類の通信機能をも含むことができる。組込みテスト部５０３は図４に関連して記載した素子４０４乃至４０６および４１０と同類の素子５０４乃至５０６および５１０の１つまたは複数を含みことができる。通信部は例えば、集積回路チップ５００上に形成され、矢印５０８で示唆されるような適宜の相互接続によって、インターフェース部を介して高速シリアライザ５０６とチェッカー５１０とを相互接続可能である。インターフェース部は必要ならば、周期的自己テストおよび／または他の診断機能のために通信部をテスト部５０３に選択的に相互接続するように構成可能である。更に、高速シリアライザ５０６のようなテスト部５０３の１つまたは複数の部品が集積回路５００の通信機能ならびにテスト目的のために使用されてもよい。
【００２１】
本発明の異なる態様および実施形態を、例えば専用ハードウェア、アプリケーション特有のファームウェア、ソフトウェア、またはそれらの組合せを有するハードウェアで実装可能であり、テスト・パターンを例えば参照用テーブルまたは適宜に構成されたシフトレジスタを用いて作成可能である。現時点では、本明細書に記載のパターンは実験室のビットエラー率テスター（ＢＥＲＴＳ）用には大きすぎ、埋め込み式の回路実装のほうが好ましいと考えられる。
【００２２】
本明細書に記載の本発明の技術の少なくとも一部は集積回路として実装されてもよい。集積回路を形成する際に、一般に複数の同一のチップが半導体ウエーハの表面上の反復されたパターンで製造される。各々のチップは本明細書に記載のような回路全体または素子を含むことができ、また他の構造または回路を含むことができる。個々のチップはウエーハから切断またはダイスカットされ、次いで１つの集積回路としてパッケージされる。集積回路を製造するためにウエーハをいかにダイスカットし、チップをパッケージするかを当業者は承知していよう。そのように製造された集積回路は本発明の一部であると見なされる。
【００２３】
本発明の実施形態を本明細書に記載してきたが、本発明はこれらの正確な実施形態に限定されるものではなく、添付の特許請求の範囲に記載の本発明の範囲から離れることなく、当業者によって他の様々な変更および修正を行ってもよいことを理解されたい。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様による活用的なテスト・パターンを作成する例示的方法の工程を示すフローチャートである。
【図２】基準パターンと比較した修正されたテスト・パターンを例示する図面である。
【図３】リシーディングありとリシーディングなしのテスト・パターンを示した図面である。
【図４】本発明の一態様による通信デバイスをテストするための装置の例示的な一実施形態を示した図面である。
【図５】本発明の別の態様によるＢＩＳＴ機能を有する集積回路を例示する図面である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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