(57)【要約】【課題】ウエハプロセスの途中のマスクアライメント工程の前に、前記バフ研磨による平坦化工程を行ってもアライメント用マーカーが不明瞭にならず、正確なアライメント精度の得られ、設計どおりに作成できる半導体装置の製造方法の提供。【解決手段】ウエハプロセスの途中で半導体基板表面をバフ研磨により平坦化する工程を有する半導体装置の製造方法において、前記平坦化工程の前に形成されるアライメント用ホール状マーカーの形状を逆テーパー状断面形状にする半導体装置の製造方法とする。【選択図】        図１
2006303232.tif 000002
【特許請求の範囲】
【請求項１】
ウェハプロセスの途中で半導体基板表面をバフ研磨により平坦化する工程を有する半導体装置の製造方法において、前記平坦化工程の前に形成されるアライメント用マーカーの形状を、逆テーパー状の断面形状にすることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板が、主面に垂直であって、交互に並列配置される細条のｐ層とｎ層とを備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
シリコンの等方性のエッチングを用いて、逆テーパー状の断面形状を有するアライメント用ホール状マーカーを形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
シリコンの異方性エッチングと等方性エッチングを用いて、逆テーパー状の断面形状を有するアライメント用マーカーを形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
半導体装置がＭＯＳ型半導体装置であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等に適用可能の高耐圧且つ大電流容量の半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に半導体装置（チップ）は、半導体基板の一方の主面のみに両極電極層が形成され、基板の主面に平行な電流経路を有する横型半導体装置と、対向する両面にそれぞれ電極層が形成され、基板の主面に垂直な電流経路を有する縦型半導体装置とに大別される。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。たとえば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ−ドリフト層の部分は、オン状態では基板の主面に垂直にドリフト電流を流す領域として働き、オフ状態では空乏化して阻止耐圧を保持する機能を奏する。この高抵抗のｎ−ドリフト層の電流経路を短くすること、すなわちｎ−ドリフト層の厚さを薄くすることは、このｎ−ドリフト層の抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ソース−ドレイン間抵抗）を下げる効果に繋がるものの、阻止耐圧は、ベース領域とｎ−ドリフト領域との間のｐｎ接合から進行する空乏層の広がり得る幅が狭くなり、シリコンの臨界電界強度に早く達するので、低くなる。逆に阻止耐圧の高い半導体装置では、ｎ−ドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。すなわちオン抵抗と阻止耐圧との間にトレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。また、この問題は、前記横型半導体装置についても共通である。
【０００３】
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の細条領域とｐ型の細条領域を主面に垂直であって交互に配置した並列ｐｎ層で構成し、高濃度のｎ＋型細条領域群により、オン抵抗を低下させると共に、オフ状態の時はすべて空乏化して高耐圧を負担するようにした構造の半導体装置が知られている（特許文献１）。
高濃度のｎ＋型のドリフト細条領域とｐ＋型の細条領域とを基板主面に垂直で交互に繰り返し配置した並列ｐｎ細条構造を備える前記特許文献１に記載のｎチャネル縦型ＭＯＳＦＥＴを、細条領域に見合う大きさと数のトレンチを形成し、このトレンチ中にシリコンをエピタキシャル成長させて形成した並列ｐｎ細条領域を備えるようにすると共に、アライメント用マーカーに使用するトレンチを形成することを含む半導体装置の製造方法が知られている（特許文献２−要約）。
【０００４】
なお、本発明の発明者らは、前記特許文献１と２に関して説明した、オン状態では電流を低オン抵抗で流すとともに、オフ状態では空乏化して高耐圧を保持する並列ｐｎ層からなるドリフト層を備える半導体装置を、以降の説明では、超接合半導体装置と称することとする。
ウエハ上にアライメント用としてホール状のマーカーを形成する場合、そのホールの側壁をオーバーハング形の凹状に形成すると、形成される開口寸法がホール内部の側壁の間隔より狭くなるため、開口部のエッジ形状、すなわち、マーカーの形状が明確になるという半導体露光装置のアライメント方法に関する発明の開示がある（特許文献３―要約）。
【特許文献１】特開平９−２６６３１１号公報
【特許文献２】特開２００４−６３８９４号公報
【特許文献３】特開２００４−１１１７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記超接合半導体装置を作製する場合の問題点として、高耐圧を確保しつつ低オン抵抗を得るためには、微細な細条が並ぶ並列ｐｎ層の位置に正確に合わせて基板表面にＭＯＳゲート構造を形成するためには高度なアライメント精度を必要とするにもかかわらず、このアライメント精度を高くすることが実際には非常に難しいという問題がある。
高精度なアライメントが難しい理由は、たとえば、並列細条形を有するトレンチの形成と、それらのトレンチへエピタキシャル成長によりシリコン層を埋め込むことにより、前記微細な細条形並列ｐｎ層を作成しようとすると、作成された並列ｐｎ層の基板表面は決して平坦にはならないからである。具体的には、エピタキシャル成長に起因する凸凹（およそ０．３μｍくらい）の発生が避けられないのである。この凸凹が形成されている基板表面に、特に対策を採らないまま、正確な位置合わせの必要なＭＯＳゲート構造を形成した場合、位置合わせ不良が原因で、ゲートリーク電流が発生し、半導体装置の信頼性を低下させるなどの問題が極めて発生し易くなるのである。
【０００６】
たとえば、前記超接合半導体装置を作製する場合において、ＭＯＳゲート構造形成前の並列ｐｎ層形成領域の平坦化の際に用いられるアライメントマーカーの形状は、通常の異方性のエッチングによる垂直な側壁を持つホール状マーカーであった。このような形状では、平坦化のための研磨の際にエッジが丸まってしまい、ステッパーでエッジ部の認識ができなくなってしまうことが起きる。例えば、基板の凸凹の大きさに面内分布が生じていた場合、全面が平坦化できるように研磨時間が延びた場合、ステッパーでのパターンのアライメントができなくなってしまうという問題が発生していた。
そこで、前記凸凹が形成された基板表面を研磨によって一旦、平坦化してからＭＯＳゲート構造を形成することが考えられた。そのような研磨を行なう前におけるシリコン基板表面の凹凸を示す断面図を図３に示す。この研磨による平坦化は、並列ｐｎ層１の削り量を抑えて、基板の面内で均一に削って平坦にするために、コロイダルシリカを用いたバフ上での仕上げ研磨方法が採られる。ところが、そのバフ研磨方法により研磨すると、前記並列ｐｎ層１とＭＯＳゲート構造とのパターン（図示せず）合わせ用に、あらかじめ近傍に形成されているアライメント用マーカー２（深さ約１．５μｍのホ−ル状マーカー）のエッジがだれてしまうという問題が発生する。エッジがだれると、マーカーが不明瞭になりアライメントがかからなくなってＭＯＳゲート構造を適正位置に形成できなくなる。その結果、設計どおりの耐圧や信頼性を有する半導体装置を作製できないか、または作製できたとしてもアライメントの精度が低下して実質的には前記同様に、設計どおりの半導体装置を形成できないという問題が発生するのである。前述の説明では、具体的な問題点の例として、超接合半導体装置をとりあげたが、高精度なアライメントを得るために半導体基板表面の平坦化処理を必要とする他の半導体装置でも同様な問題点を有している。
【０００７】
本発明は、以上、述べた問題点に鑑みてなされたものであり、その目的は、前述の問題点を解消して、ウエハプロセスの途中のマスクアライメント工程の前に、前記バフ研磨による平坦化工程を行ってもアライメント用マーカーが不明瞭にならず、正確なアライメント精度が得られ、設計どおりに作成できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
特許請求の範囲の請求項１記載の本発明によれば、前記目的は、ウエハプロセスの途中で半導体基板表面をバフ研磨により平坦化する工程を有する半導体装置の製造方法において、前記平坦化工程の前に形成されるアライメント用ホール状マーカーの形状を、逆テーパー状断面形状にする半導体装置の製造方法とすることにより、達成される。
特許請求の範囲の請求項２記載の本発明によれば、前記半導体基板が、主面に垂直であって、交互に並列配置される細条のｐ層とｎ層とを備える特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、シリコンの等方性エッチングを用いて、逆テーパー状の断面形状を有するアライメント用ホール状マーカーを形成する特許請求の範囲の請求項１または２記載の半導体装置の製造方法とすることも好ましい。
【０００９】
特許請求の範囲の請求項４記載の本発明によれば、シリコンの異方性エッチングと等方性エッチングを用いて、逆テーパーの断面形状を有するアライメント用マーカーを形成する請求項１または２記載の半導体装置の製造方法とすることも好適である。
特許請求の範囲の請求項５記載の本発明によれば、半導体装置がＭＯＳ型半導体装置である特許請求の範囲の請求項１乃至４のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
半導体基板の対向する主面間に低抵抗の第１導電型領域と第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体装置の製造方法において、前記並列ｐｎ層を、トレンチを形成し、そのトレンチへのエピタキシャル成長によるシリコン層の埋め込み後、基板表面の平坦化を行なう前に、逆テーパー状の側壁を持つ形状のアライメント用ホール状マーカーをシリコンの異方性エッチングと等方性エッチングとにより形成する。このことによって、アライメントが精度よくできなくなることを防ぎ、前記並列ｐｎ層に対し位置精度のよいＭＯＳゲート構造を備えたＭＯＳ型半導体装置を形成することにより、低オン抵抗と高耐圧を確保する半導体装置の製造方法を提供することが可能となるのである。
【発明の効果】
【００１０】
本発明によれば、ウエハプロセスの途中で半導体基板表面をバフ研磨により平坦化する工程の前に、前記バフ研磨による平坦化工程を行ってもアライメント用マーカーが不明瞭にならないアライメントマーカーの形成方法を含む半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
図１は本発明にかかるホール状マーカーの研磨前後の要部断面図である。図２は従来のホール状マーカーの研摩前後の要部断面図である。図３は超接合半導体装置のウエハプロセスにおける並列ｐｎ層表面の平坦化工程前の要部断面図である。図４は本発明の実施例１にかかるホール状マーカーの形成前後を示す要部断面図である。図５は本発明の実施例２にかかるホール状マーカーの形成前後を示す要部断面図である。
【実施例１】
【００１２】
以下、本発明にかかる半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図６〜図１３は、本発明の実施例１によるウエハプロセスの概略を示す縦断面図である。まず、図６に示すように、（１００）面を主面とし、ｎ型の不純物濃度が５×１０１５ｃｍ−３程度のシリコン半導体基板１０を用意する。その表面にアライメント用マーカを形成するためのエッチングマスクとなる酸化膜８を形成する（図７）。なお、マスクは、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図８に示すように、図示しないマスクパターンを用い、フォトリソグラフィー技術によって、酸化膜８の所定の位置にホール状のアライメント用マーカーを形成するための開口部１１を形成して半導体基板を露出させる（図８）。開口部の幅は３μｍ、ホール状マーカーの深さは１．５μｍとする。次に、シリコン酸化膜８をマスクとしてシリコン基板１０の等方性エッチングを行い、逆テーパーの形状をもつホール状マーカー９を形成する。シリコン基板１０の等方性エッチングについてはＩＣＰプラズマ方式のＲＩＥ装置を用いた。エッチングガスはＳＦ６を用い４０ｓｃｃｍ、圧力は３．３Ｐａ、Ｗｓ：４００Ｗ、Ｗｂ：１２０Ｗで３０秒間エッチングを行なった。エッチング条件は必ずしも前記条件と同じである必要はないが、ＳＦ６ガスを使うことが有効である。逆テーパー状とはホール状マーカー９の断面形状が、図９に示すように内部径が開口径より広い側壁と底面とで構成されている形状をいう。
【００１３】
その後、前記ホール状マーカー９の形成時に発生する付着物を除去するため、フッ酸洗浄をおこなう。その際、エッチングマスクとして用いた酸化膜８を完全に除去する。
ついで、図１０に示すように、基板表面およびホール状マーカー９の内側に酸化膜１５を形成する。この酸化膜１５は、トレンチエッチングのマスクになるとともに、ホール状マーカー９の内壁を保護する保護膜となる。なお、このマスク兼保護膜は、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図１１に示すように、図示しないトレンチ形成用のマスクを用い、フォトリソグラフィー技術によって、酸化膜１５の一部を窓明けし、並列ｐｎ接合構造１を形成するために必要なトレンチ２０形成用の半導体基板を露出させる。
ついで、図１２に示すように、プラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこない、並列ｐｎ接合構造１を形成するためのトレンチ２０を形成する。その後、トレンチ２０形成時に発生する付着物を除去するため、フッ酸洗浄をおこなう。
【００１４】
ついで、気相成長（ＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法または液相成長（ＬＰＥ）法等により、ｐ型半導体のエピタキシャル成長をおこない、トレンチ２０をｐ型半導体で埋めてｐ型半導体領域２１を形成する。
エピタキシャル成長が終了すると、図１３に示すように、基板表面の高さは不揃いとなり、１〜数μｍ程度の凸凹が残っていたり、微小なポリシリコン２２が生成される。そこで、フッ酸洗浄をおこなって酸化膜１５を除去する。つづいて、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、基板表面を、ホール状マーカー９の深さよりは浅く研磨する。この際、前記ＣＭＰ研摩法では、基板表面はバフ研摩されることになるので、前記ホール状マーカーのエッジがだれて丸みを帯びて正確なマスク合わせが困難になっていたが、本発明によれば、エッジが明確であるので、マスク合わせを正確に行うことができることを特徴とするものである。
【００１５】
図１４に示すように、段差のない、鏡面状態の基板表面が得られるとともに、半導体基板１０にはエッジの明確なホール状マーカー９が残る。１μｍ以下の凸凹を研磨して基板表面を鏡面状態に仕上げるには、従来技術で十分可能である。したがって、上述した本発明にかかる半導体装置の製造方法によれば、明確なエッジを有するホール状マーカー９を用いて良好なパターン合わせをすることにより、高歩留まりで、良好な半導体特性を有する並列ｐｎ接合構造を備えた超接合半導体装置が得られる。
【実施例２】
【００１６】
図５（ａ）、（ｂ）、（ｃ）は請求項４に記載したアライメントマーカー形成方法をあらわす部分のみを示す半導体基板の縦断面図である。シリコン基板１０上にシリコン酸化膜８を形成し、マーカー１２を形成する領域に開口部１１を形成する図５（ａ）。ここで、シリコン基板１０はｎ型で、不純物濃度は５×１０１５ｃｍ−３程度、また、シリコン基板１０の面方位は（１００）面を使用した。開口１１幅は３μｍ、マーカー１２の深さは１．５μｍとした。次に、シリコン基板１０の異方性エッチングを行い、また、同時に、エッチングにより形成されたトレンチ１４の側壁にＳｉＯＸ系の側壁保護膜１３を形成する図５（ｂ）。次に、等方性エッチングを行い、逆テーパーの断面形状をもつマーカー１２を形成する図５（ｃ）。シリコン基板１０の異方性エッチングおよび等方性エッチングはＩＣＰプラズマ方式のＲＩＥ装置を用い、連続して行なった。ここで、シリコン基板１０の異方性エッチングは、側壁の保護膜１３の形成を促進するため、エッチングガスとしてＨＢｒとＯ２の混合ガスを用い、それぞれの流量は１００ｓｃｃｍ、５ｓｃｃｍとした。圧力は２．０Ｐａ、Ｗｓ：４００Ｗ、Ｗｂ：１２０Ｗで１０秒間エッチングを行なった。エッチング条件は必ずしも前記条件に限られるものではないが、ＨＢｒガスとＯ２ガスを使うことが有効である。等方性エッチングは前記実施例１と同じ条件で行った。
【００１７】
前述のように、実施例１と実施例２に示す本発明によれば、並列ｐｎ層の平坦化のためのバフ研磨を行なっても、エッジ６がだれてしまって、ステッパーでアライメントがかからなくなることが無くなり、研磨の歩留りを８０％から、実施例１においては９５％に、また実施例２においては１００％に改善することが可能となった。
並列ｐｎ層の平坦化のための研磨はやわらかいバフを用いて行なわれており、特に凸部のエッチングが早い傾向がある。研磨前後の従来のアライメントマーカー３の形状の変化を図２（ａ）、図２（ｂ）に、また、本発明によるアライメントマーカーの形状の変化を図１（ａ）、図１（ｂ）に示す。従来のアライメントマーカー３の形状の場合、凸部の研磨によるエッチングが早くて図２のようにエッジ４がなだらかになり、続く、ＭＯＳゲート構造（図示せず）を形成するために、図示しないステッパーでアライメントをする時にエッジ４を検出できない場合があった。それに対し、図１に示す本発明の逆テーパー７の形状を持つアライメント用ホールマーカー５では、凸部の研磨によるエッチングが早くても、図１のようにエッジ６がなだらかになるのを抑え、続く、ＭＯＳゲート構造（図示せず）を形成するために、図示しないステッパーでアライメントをする時にエッジを検出することが可能となる。
【００１８】
要するに、本発明では、アライメントマーカーの形状を工夫し、側壁が逆テーパーとなるマーカーを形成することで、マーカーのエッジの丸まるのを抑え、研磨時間が延びた場合においても、ステッパーでのマーカーのエッジ認識が可能となり、アライメントを行なって指定の位置にＭＯＳゲート構造を形成することが可能となるのである。
【図面の簡単な説明】
【００１９】
【図１】本発明にかかるホール状マーカーの研磨前後の要部断面図である。
【図２】従来のホール状マーカーの研摩前後の要部断面図である。
【図３】超接合半導体装置のウエハプロセスにおける並列ｐｎ層表面の平坦化工程前の要部断面図である。
【図４】本発明の実施例１にかかるホール状マーカーの形成前後を示す要部断面図である。
【図５】本発明の実施例２にかかるホール状マーカーの形成前後を示す要部断面図である。
【図６】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その１）
【図７】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その２）
【図８】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その３）
【図９】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その４）
【図１０】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その５）
【図１１】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その６）
【図１２】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その７）
【図１３】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その８）
【図１４】本発明の実施例１によるウエハプロセスの概略を示す縦断面図（その９）
【符号の説明】
【００２０】
１、        並列ｐｎ層
２、３、    マーカー
４、６、    エッジ
５、７、９、１２逆テーパー形状マーカー
８、        シリコン酸化膜
１０、      シリコン基板
１１、      開口
１３、      保護膜
１４、      トレンチ。
【図１】
2006303232.tif 000003
【図２】
2006303232.tif 000004
【図３】
2006303232.tif 000005
【図４】
2006303232.tif 000006
【図５】
2006303232.tif 000007
【図６】
2006303232.tif 000008
【図７】
2006303232.tif 000009
【図８】
2006303232.tif 000010
【図９】
2006303232.tif 000011
【図１０】
2006303232.tif 000012
【図１１】
2006303232.tif 000013
【図１２】
2006303232.tif 000014
【図１３】
2006303232.tif 000015
【図１４】
2006303232.tif 000016