(57)【要約】【課題】適正な検査工程フローおよび最小の検査時間でＰＬＬ回路を製造する。【解決手段】位相同期ループ回路のロックを必要としない、位相同期ループ（ＰＬＬ）分周比を設定するためのシステムおよび方法。ある実施形態では、この方法は、電圧制御発振器（ＶＣＯ）から実質最小または実質最大の周波数出力を誘導することと、分周器を対応する分周比に設定することを含んでいる。この方法は、ＶＣＯへの入力電圧を接地することを含み得る。または、この方法は、ＶＣＯに入力を供給するチャージポンプへの入力を操作することを含み得る。チャージポンプ入力は、直接的に、またはチャージポンプへの入力を供給する位相・周波数検出器を介して操作されるようにでき、さらなる入力信号を受信するように適合されてもよい。【選択図】      図４
2006279962.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器からの周波数出力を誘導することと、
前記周波数出力に基づいて分周比を設定することを具備した、分周器を設定することと、
を具備し、
前記設定することは、前記周波数出力を計測することと、前記計測された周波数出力に応じて分周比を選択することと、を具備し、
前記誘導することは、チャージポンプへの入力を操作することを具備し、
前記チャージポンプは前記電圧制御発振器への入力を供給するように構成される、
位相同期ループ回路（ＰＬＬ）の設定方法。
【請求項２】
制御信号を供給することをさらに具備し、
前記周波数出力は前記制御信号が論理的に偽のときに最小の周波数であり、
前記周波数出力は前記制御信号が論理的に真のとき最大の周波数である、請求項１の位相同期ループ回路（ＰＬＬ）の設定方法。
【請求項３】
位相・周波数検出器を設定することをさらに具備し、
前記位相・周波数検出器は、前記チャージポンプへの入力と一致する出力を有し、
前記設定することは前記検査信号および前記制御信号を入力として受信するように適合させることを具備する、
請求項１の位相同期ループ回路（ＰＬＬ）の設定方法。
【請求項４】
電圧制御発振器からの周波数出力を誘導することと、
前記周波数出力に基づいて分割比を設定することを具備した、分割器を設定することと、
を具備し、
前記設定することは、前記周波数出力を計測することと、前記計測された周波数出力に基づいて分周比を選択することと、を具備し、
前記周波数出力は最小の周波数出力であり、
前記分周比を選択することは前記計測された最小の周波数出力と関連する分周比を選択することを具備する、
位相同期ループ回路（ＰＬＬ）の設定方法。
【請求項５】
電圧制御発振器からの周波数出力を誘導することと、
前記電圧制御発振器からの前記周波数出力を計測することと、
関連表を参照することおよび前記周波数出力と関連する分周比を前記関連表から選択することを具備した、前記周波数出力を解析することと、
分周比を設定することを具備した、前記出力に基づいて分周器を設定することと、
を具備する、位相同期ループ回路（ＰＬＬ）の設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して位相同期ループ（ＰＬＬ）回路に関し、より詳しくはＰＬＬ回路の分周比の設定に関する。
【背景技術】
【０００２】
位相同期ループ（ＰＬＬ）集積回路は、入力周波数信号と一致した発振器周波数出力を生成する。典型的なＰＬＬは、位相周波数検出器、チャージポンプ、電圧制御発振器を含み得る。
【０００３】
位相同期ループは、デジタル電子用途、信号遠隔計測用途、通信用途において広く用いられている。多くの用途によって、位相同期ループ（ＰＬＬ）回路は、高周波数での動作を要求されている。ＰＬＬ回路は、プロセス変動による影響を受けやすい。特に、電圧制御発振器（ＶＣＯ）は、プロセス変動による影響を受けやすい。したがって、高周波数動作を要するＰＬＬ回路の製造歩留りは、仕様外のＶＣＯ周波数範囲に起因して、低下し得る。この問題に対抗する検査技術もあるが、検査時間の総計が製造コストに大きく影響する。したがって、適正な検査工程フローおよび最小の検査時間で、ＰＬＬ回路を製造することが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明の第１の視点による位相同期ループ回路の設定方法は、電圧制御発振器からの周波数出力を誘導することと、前記周波数出力に基づいて分周比を設定することを具備した、分周器を設定することと、を具備し、前記設定することは、前記周波数出力を計測することと、前記計測された周波数出力に応じて分周比を選択することと、を具備し、前記誘導することは、チャージポンプへの入力を操作することを具備し、前記チャージポンプは前記電圧制御発振器への入力を供給するように構成される、ことを特徴とする。
【０００５】
本発明の第２の視点による位相同期ループ回路の設定方法は、電圧制御発振器からの周波数出力を誘導することと、前記周波数出力に基づいて分割比を設定することを具備した、分割器を設定することと、を具備し、前記設定することは、前記周波数出力を計測することと、前記計測された周波数出力に基づいて分周比を選択することと、を具備し、前記周波数出力は最小の周波数出力であり、前記分周比を選択することは前記計測された最小の周波数出力と関連する分周比を選択することを具備する、ことを特徴とする。
【０００６】
本発明の第３の視点による位相同期ループ回路の設定方法は、電圧制御発振器からの周波数出力を誘導することと、前記電圧制御発振器からの前記周波数出力を計測することと、関連表を参照することおよび前記周波数出力と関連する分周比を前記関連表から選択することを具備した、前記周波数出力を解析することと、分周比を設定することを具備した、前記出力に基づいて分周器を設定することと、を具備することを特徴とする。
【発明を実施するための最良の形態】
【０００７】
本発明、および本発明の種々の特徴および利点が、添付の図面により例示され且つ以下の記述によって詳述される非限定的な実施形態を参照して説明される。周知の出発物質、処理技術、部品および装置が、本発明の詳細を不要に分かりにくくしないように、省略される。しかしながら、詳細な記述および具体例は、本発明の好ましい実施形態を示唆していたとしても、説明の手段のみとして提示されており、限定の手段としては提示されていない。本明細書の読後、種々の置換、変更、付加、配置替えは、本開示における当業者にとって明白となるであろうし、添付の請求の範囲の範疇から逸脱するものではない。
【０００８】
図１は、典型的な位相同期ループ（ＰＬＬ）回路のブロック図である。ＰＬＬ１０は、位相・周波数検出器（ＰＦＤ）１２を含んでいる。ＰＦＤ１２は、２つの入力信号Ｒｅｆ＿ＣＬＫとＦＢ＿ＣＬＫとの間の位相および周波数の違いを検出する。検出された違いから、ＰＦＤ１２は、差信号を生成する。生成される差信号は、正電流ソースＵＰと、負電流ソースＤＮ（または‘ＤＯＷＮ’）を含んでいる。電流ソースＵＰ、ＤＮは、チャージポンプ１４への入力を提供する。電流ソースＵＰ、ＤＮを用いて、チャージポンプ１４は、比例電荷（proportional charge）ＶＣを生成する。そして、チャージポンプ１４は、電圧ＶＣを電圧制御発振器（ＶＣＯ）１６に供給する。ＶＣＯ１６は、入力電圧ＶＣに応じた周期信号を生成する。周期信号ＶＣＯ＿Ｏｕｔは、可換的に、周波数応答または周波数出力のいずれとして捉えられても構わない。
【０００９】
ＶＣＯ１６によって生成された周期信号ＶＣＯ＿Ｏｕｔは、設定可能（configurable）周波数分周器１８に入力される。例えば、ＰＬＬ＿Ｏｕｔにおいて求められる周波数が１．０ＧＨｚであり、ＶＣＯ＿Ｏｕｔ周波数が０．５ＧＨｚ乃至１．５ＧＨｚである場合、分周比“１”が分周器１８に対して選択される。または、ＶＣＯ＿Ｏｕｔ周波数が１．５ＧＨｚ乃至２．５ＧＨＺである場合、分周比“２”が分周器１８に対して選択される。例として、設定可能周波数分周器１８は、分周比１、２、または３で構成することができる。設定可能な分周比は、設定ビットＣＯＮＦＩＧ＿ｄｉｖ＜０：１＞を用いて設定することができる。例えば、分周比を設定することは、分周比がその後固定されるように、設定ヒューズを切ることを含み得る。他の例として、設定可能周波数分周器１８は、可変設定ビットから読み取られてもよい。設定可能周波数分周器１８の出力ＰＬＬ＿Ｏｕｔは、ＰＦＤ１２へのフィードバック入力への供給の途上でフィードバック分周器１９に供給される。そして、ＰＬＬ＿Ｏｕｔは、フィードバック分周器１９に入力され、ＦＢ＿ＣＬＫはフィードバック分周器１９から出力される。
【００１０】
プロセス変動が、ＰＬＬ回路のＶＣＯの周波数出力ＶＣＯ＿Ｏｕｔに影響を与える。典型的に、プロセスによって生じた変動の少ないＰＬＬ回路は、高い周波数応答を有するが、プロセスによって生じた変動のより多いＰＬＬ回路は、典型的に、低い周波数応答を有する。高周波数応答のＰＬＬ回路の使用例と同様に、低周波数応答のＰＬＬ回路の使用例もあり得る。典型的に、高周波数応答のＰＬＬ回路は、製造が難しい。さらに、低周波数応答のＰＬＬ回路は、高周波数応答のＰＬＬ回路を、図１に示し且つ上記した設定可能周波数分周器１８を利用して構成できる。
【００１１】
したがって、高周波数応答のＰＬＬ回路と同様に低周波数応答のＰＬＬ回路に対する要求を満たすために、まず、設定可能周波数分周器を有する高周波数応答のＰＬＬ回路を、設計、製造することが望ましい。この手法によって、製造歩留りが向上し得る。さらに、この手法によって、各ＰＬＬ回路の構成が、現存のＰＬＬ回路の要求を満たすことを可能とする。
【００１２】
プロセス変動がＶＣＯ＿Ｏｕｔ周波数に影響するため、ある製造ラン（run）におけるある１つのＰＬＬについての分周比は、この製造ランにおける複数のＰＬＬの全てについて分周比として用いることはできない。しかしながら、プロセス変動がある製造単位内で無視できる場合、この製造単位内の１つのＰＬＬを評価してこの製造単位全体についての分周比を決定してもよい。製造単位は、例えば、ウェハの１つのロット、または１枚のウェハ、またはウェハ上のある範囲、または１つのダイ（die）として定義され得る。製造単位は、また、同じ共通のプロセスパラメータを有する、ロット、ウェハ、ダイのグループとしてもよい。例えば、製造パラメータは、プロセス装置、プロセス材料、および（または）製造条件を含み得る。
【００１３】
図２（ａ）、図２（ｂ）、図２（ｃ）は、位相同期ループ回路についてのＶＣＯ周波数の分布の図示である。図２（ａ）、図２（ｂ）、図２（ｃ）において、ＶＣＯ＿Ｏｕｔ周波数はプロセス変動に依存している。したがって、これらの種々のグラフは、あるプロセスに固有のＶＣＯ出力周波数の変動に相当し得る。さらに、各グラフは、あるプロセス単位内でのＰＬＬ回路を代表している。したがって、各グラフは、グループ内の各ＰＬＬについての適切な分周比を決定するために代表のＰＬＬが評価されるＰＬＬ回路のグループを代表している。
【００１４】
各グラフにおいて、ｘ軸２１は、電圧ＶＣを示している。電圧ＶＣは、ＶＣＯ１６への入力信号である。ｙ軸２２は、周波数を示している。曲線２６、２７、２８は、図２（ａ）、図２（ｂ）、図２（ｃ）についてのＶＣＯ周波数出力ＶＣＯ＿Ｏｕｔをそれぞれ示している。ｙ軸上の値“Ｆ”２３、“２Ｆ”２４、“３Ｆ”２５は、ＰＬＬ出力についての種々の照準周波数である。ここで、ＰＬＬ＿Ｏｕｔは、設定可能分周器１８の出力であり、ＶＣＯ＿Ｏｕｔは設定可能分周器１８の入力である。
【００１５】
図２（ａ）、図２（ｂ）、図２（ｃ）が示しているのは、仕様限界に収まっている特性を有するＶＣＯの周波数の分布の例である。仕様限界は、例えば、素子、処理、使用形態、使用者によって規定され得る。示されている例において、プロセス変動が少ないほど周波数の出力が速く、多いほど遅いという結果になる。後述のように、分周比は、ＰＬＬ＿Ｏｕｔにおいて具体的な照準周波数が実現されるように、周波数分布ごとに決定される。
【００１６】
図２（ａ）は、図２（ｂ）および図２（ｃ）に示すＶＣＯより大きなプロセス変動を有するＶＣＯについての周波数分布を示している。図２（ａ）に示すＶＣＯについては、ＰＬＬロック時のＶＣＯ＿Ｏｕｔ周波数は、ＶＣＯ＿Ｏｕｔ分布２６上に配置された点２０１に示すように、“Ｆ”であり得る。設定可能分周器１８の分周比は、分周器の出力ＶＣＯ＿Ｏｕｔが、ＶＣＯ＿Ｏｕｔ分布２６上の具体的な照準周波数を満たすように設定できる。照準周波数は、“Ｆ”２３、“２Ｆ”２４、“３Ｆ”２５を含み得る。そして、分周比“１”が、図２（ａ）に示すＶＣＯ＿Ｏｕｔ分布２６については適切であり、図２（ａ）に示すＶＣＯは、ＰＬＬ＿Ｏｕｔ照準周波数“Ｆ”２３を実現できる。
【００１７】
図２（ｂ）は、より典型的なプロセス変動を有するＶＣＯについての周波数分布を示している。図２（ｂ）に示すＶＣＯについては、ＰＬＬロック時のＶＣＯ＿Ｏｕｔ周波数は、ＶＣＯ＿Ｏｕｔ分布２７上で点２０２が示すように、“２Ｆ”であり得る。図２（ｂ）に示すＶＣＯ＿Ｏｕｔ分布２７は、分周比２の場合に照準ＰＬＬ＿Ｏｕｔ分布“Ｆ”２３を生成する。同様に、ＶＣＯ＿Ｏｕｔ分布２７は、分周比１の場合に“２Ｆ”の照準ＰＬＬ＿Ｏｕｔ分布を生成する。このように、図２（ｂ）に示すＶＣＯは、ＰＬＬ＿Ｏｕｔ目的周波数“２Ｆ”２４および“Ｆ”２３を実現できる。
【００１８】
図２（ｃ）は、（図２（ａ）、図２（ｂ）に比べて）最も小さなプロセス変動を有するＶＣＯについての周波数分布を示している。図２（ｃ）に示すＶＣＯについては、ＰＬＬロック時のＶＣＯ＿Ｏｕｔ周波数は、ＶＣＯ＿Ｏｕｔ分布２８上で点２０３が示すように、“３Ｆ”であり得る。図２（ｃ）において、ＶＣＯ＿Ｏｕｔ周波数２８は、（図２（ａ）、図２（ｂ）に比べて）最も高い。図２（ｃ）に示すＶＣＯ＿Ｏｕｔ分布２８は、分周比３の場合に照準ＰＬＬ＿Ｏｕｔ分布“Ｆ”２３を生成する。同様に、ＶＣＯ＿Ｏｕｔ分布２８は、分周比１の場合に“３Ｆ”２５の照準ＰＬＬ＿Ｏｕｔ分布を生成する。このように、図２（ｃ）に示すＶＣＯは、ＰＬＬ＿Ｏｕｔ照準周波数“３Ｆ”２５、“Ｆ”２３を実現できる。
【００１９】
図３は、位相同期ループ回路のための分周比を設定するためのフローチャート３０の実施形態である。ステップ３２において、適当な分周比が設定される。この設定を行う時間は、Ｔ＿ｃｏｎｆｉｇである。ＰＬＬ回路は、ステップ３４において、ロックするまで振動する。この時間をＴ＿ｌｏｃｋと称する。多くの場合、Ｔ＿ｌｏｃｋは、５００μｓ未満である。フラグビットがステップ３６でチェックされて、回路がロックしたかを判定し、ロックしている場合、ＰＬＬ＿Ｏｕｔ周波数が計測され、分周比の設定がステップ３８で固定される。Ｔ＿ｄｉａｇは、フラグをチェックしてＰＬＬがロックされているかを見るための時間である。しかしながら、ＰＬＬがロックした後は、Ｔ＿ｄｉａｇは、フラグビットをチェックするための時間であり、ＰＬＬ＿Ｏｕｔの周波数を計測するための時間である。回路がロックしていない場合、フローチャート３０が繰り返され、ステップ３２において別の分周比が設定される。回路が一旦ロックすると、フローチャート３０は終了し、分周器１８の設定は、ステップ３８で固定される。
【００２０】
テストフローにおいては、最初の試みで分周器が正しく設定された場合、テスト時間が最も短い。したがって、最良の総テスト時間Ｔ＿ｂｅｓｔは、
Ｔ＿ｂｅｓｔ＝Ｔ＿ｃｏｎｆｉｇ＋Ｔ＿ｌｏｃｋ＋Ｔ＿ｄｉａｇ
である。ここで、
Ｔ＿ｃｏｎｆｉｇ＝ＰＬＬを設定するための時間
Ｔ＿ｌｏｃｋ＝ＰＬＬがロックするまでの待ち時間
Ｔ＿ｄｉａｇ＝ロックをチェックするための時間であり、ロックされている場合、ＰＬＬ＿Ｏｕｔを計測するための時間である。
【００２１】
反対に、分周器が最後の試みで正しく設定された場合、テスト時間は最悪となる。分周器の３つの設定値を想定すると、最悪の総テスト時間Ｔ＿ｗｏｒｓｔは、
Ｔ＿ｗｏｒｓｔ＝３×（Ｔ＿ｃｏｎｆｉｇ＋Ｔ＿ｌｏｃｋ＋Ｔ＿ｄｉａｇ）
である。
【００２２】
Ｔ＿ｌｏｃｋは、ＰＬＬのテスト時間において支配的である。すなわち、Ｔ＿ｌｏｃｋは、他の時間よりずっと大きく、したがってＰＬＬロックを必要とすることなく正しい分周比を決定する方法が望ましい。
【００２３】
図４は、本発明とともに用いることができ、且つＰＬＬロックを必要とすることなくＶＣＯ６６からの極小の出力周波数を決定できる位相同期ループ（ＰＬＬ）回路６０の実施形態のブロック図である。ＮＦＥＴとして示される回路素子６５は、接地（ＧＮＤ）と電圧制御発振器（ＶＣＯ）６６への入力ノードとの間に配置される。回路素子６５は、信号ＶＣＯ＿Ｍｉｎが論理的に真のときに、動作してＶＣＯ入力ノードでの電圧を接地へと引く。ＮＦＥＴ素子６５が示されているが、ＮＦＥＴ６５と同様の機能および（または）結果を有する他の回路も使用可能であるものと理解される。
【００２４】
位相同期ループ６０は、位相・周波数検出器（ＰＦＤ）６２を含んでいる。ＰＦＤ６２は、２つの入力信号Ｒｅｆ＿ＣＬＫとＦＢ＿ＣＬＫとの間の位相および周波数の違いを検出する。検出された違いから、ＰＦＤ６２は、差信号を生成する。生成される差信号は、正電流ソースＵＰと、負電流ソースＤＮ（または‘ＤＯＷＮ’）を含んでいる。電流ソースＵＰ、ＤＮを用いて、チャージポンプ６４は、比例電荷ＶＣを生成する。そして、チャージポンプ６４は、電圧ＶＣを電圧制御発振器（ＶＣＯ）６６に供給する。ＶＣＯ６６は、入力電圧ＶＣに応じた周期信号を生成する。ＶＣＯ６６により生成された周期信号ＶＣＯ＿Ｏｕｔは、設定可能分周器６８に入力される。設定可能な分周比は、設定ビットＣｏｎｆｉｇ＿ｄｉｖ＜０：１＞を用いて設定することができる。設定可能周波数分周器６８の出力ＰＬＬ＿Ｏｕｔは、ＰＦＤ６２へのフィードバック入力へ供給の途上で、フィードバック分周器６９に供給される。
【００２５】
先に述べたように、電圧制御発振器６６の入力ノードにおける電圧ＶＣは、ＶＣＯ＿Ｍｉｎが論理的に真のときに接地へと移行する。ＶＣＯ６６への入力電圧が接地になると、ＶＣＯ出力周波数ＶＣＯ＿Ｏｕｔは、最小になる。しかしながら、ＰＬＬ回路６０は、ＮＦＥＴ６５が活性でないとき、通常動作を行う。すなわち、ＰＬＬ６０は、表１に示すように、ＶＣＯ＿Ｍｉｎが論理的に真でないときに通常動作を行う。
【表１】
2006279962.tif 000003
【００２６】
したがって、ＰＬＬ回路６０の極小の周波数は、ＰＬＬ回路６０のロックを要することなく製造検査において決定され得る。さらに、予備的なＰＬＬ特性評価によって、ＰＬＬ６０の周波数範囲が予測され得る。
【００２７】
図５は、本発明とともに使用可能な位相同期ループ（ＰＬＬ）回路７０の他の実施形態のブロック図である。位相同期ループ７０は、２つの入力信号Ｒｅｆ＿ＣＬＫとＦＢ＿ＣＬＫとの間の位相および周波数の違いを検出し且つ差信号ＵＰ、ＤＮ（または‘ＤＯＷＮ’）を生成する位相周波数検出器（ＰＦＤ）７２を含んでいる。電流ソースＵＰ、ＤＮを用いて、チャージポンプ７４は比例電荷ＶＣを生成する。そして、チャージポンプ７４は、電圧ＶＣを電圧制御発振器（ＶＣＯ）７６に供給する。ＶＣＯ７６は、入力電圧ＶＣに応じた周期信号を生成する。周期信号ＶＣＯ＿Ｏｕｔは、設定可能周波数分周器７８に入力される。設定可能な分周比は、設定ビットＣＯＮＦＩＧ＿ｄｉｖ＜０：１＞を用いて設定することができる。設定可能周波数分周器７８の出力ＰＬＬ＿Ｏｕｔは、ＰＦＤ７２へのフィードバック入力への途上でフィードバック分周器７９に供給される。
【００２８】
位相同期ループ７０は、ＰＬＬロックを必要とすることなくＶＣＯ７６の極小または極大の出力周波数が決定できるように適合されている。ある実施形態においては、ＰＬＬ回路７０に２つの信号ＴＥＳＴ＿ｍｏｄｅとＶＣＯ＿Ｃｔｒｌが付加される。これらの信号を介して、ＰＬＬ７０からの出力が表２のように制御される。
【表２】
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【００２９】
ＶＣＯ出力周波数ＶＣＯ＿Ｏｕｔは、信号ＴＥＳＴ＿ｍｏｄｅおよびＶＣＯ＿Ｃｔｒｌを用いて制御される。示されるように、ＴＥＳＴ＿ｍｏｄｅがハイでＶＣＯ＿Ｃｔｒｌがローのとき、ＶＣＯ出力周波数は最小に近づく。しかしながら、ＴＥＳＴ＿ｍｏｄｅおよびＶＣＯ＿Ｃｔｒｌがともにハイのとき、ＶＣＯ出力周波数は、最大に近づく。さらに、ＴＥＳＴ＿ｍｏｄｅがローのとき、ＰＬＬ７０は通常動作を行う。
【００３０】
図５に示す実施形態では、制御信号ＴＥＳＴ＿ｍｏｄｅおよびＶＣＯ＿Ｃｔｒｌは位相周波数検出器（ＰＦＤ）７２に入力される。この実施形態では、ＰＦＤ７２は、制御信号ＴＥＳＴ＿ｍｏｄｅおよびＶＣＯ＿ＣｔｒｌがＵＰ、ＤＮ（または‘ＤＯＷＮ’）出力信号を操作して、表２に示す結果を生成するように適合される。例えば、制御信号ＴＥＳＴ＿ｍｏｄｅがハイで、ＶＣＯ＿Ｃｔｒｌがローのとき、正電流ソースＵＰが接地に固定され、負電流ソースＤＮがＶＤＤに固定され、極小のＶＣＯ＿Ｏｕｔ周波数という結果になるようにＰＦＤ７２が適合されてよい。他の例として、ＴＥＳＴ＿ｍｏｄｅおよびＶＣＯ＿Ｃｔｒｌがともにハイのとき、正電流ソースＵＰがＶＤＤに固定され、負電流ソースＤＮがＧＮＤに固定され、極大のＶＣＯ＿Ｏｕｔ周波数という結果になるようにＰＦＤ７２が適合されてもよい。
【００３１】
位相・周波数検出器７２を制御信号ＴＥＳＴ＿ｍｏｄｅおよびＶＣＯ＿ＣｔｒｌがＵＰおよびＤＮ（または‘ＤＯＷＮ’）出力信号を操作するように適合させることは、例えば、ＰＦＤ７２を構成する既存の論理ゲートおよび（または）スイッチの構成替えをすることを含み得る。位相・周波数検出器７２を適合させることは、また、ＰＦＤ７２を構成する既存の回路に付加的な論理ゲートおよび（または）スイッチを組み込むことを含み得る。
【００３２】
他の実施形態では、制御信号ＴＥＳＴ＿ｍｏｄｅおよびＶＣＯ＿Ｃｔｒｌの一方または両方を直接ＰＦＤ７２に供給することなく同様の結果を得ることができる。ある実施形態では、論理的に真のＴＥＳＴ＿ｍｏｄｅ信号が、チャージポンプ７４へのＵＰ、ＤＮ入力ノードを、ＰＦＤ７２を完全にバイパスして、直接操作するようにすることができる。入力ノードＵＰ、ＤＮを直接操作することは、例えば、ＰＬＬ７０に回路を付加することにより実現できる。他の実施形態では、適切なノードへのアクセスをすれば、チャージポンプＵＰ、ＤＮを直接操作することを、ＰＬＬ７０に付加的な回路を付加することなく実現してもよい。このように操作することは、例えば、半導体製造設備内で用いられているようなテスタによって実施できる。
【００３３】
なお、誘導された（例えば極小または極大の）周波数は、チャージポンプ入力をＶＤＤまたは接地に固定することなしに達成されてもよい。すなわち、チャージポンプ入力は、ＶＤＤまたは接地に固定する替わりにハイまたはローにそれぞれ引かれてもよい。この結果、ほぼ同じ電圧応答ＶＣが得られる。ＶＣＯ＿Ｏｕｔは、電圧ＶＣの関数であるため、チャージポンプの入力をＶＤＤまたは接地の替わりにハイまたはローにそれぞれ引くことは、最終的にほぼ同じＶＣＯ＿Ｏｕｔ周波数応答という結果になる。チャージポンプの入力をハイまたはローに引くことはＶＣＯ＿Ｏｕｔ周波数応答を入力をＶＤＤまたは接地に固定するほど速くは変化させないが、この極小および（または）極大のＶＣＯ＿Ｏｕｔ周波数応答を決定する方法は好ましい。さらに、極大または極小のＶＣＯ＿Ｏｕｔ周波数の場合は、事前のＰＬＬ特性評価によってＰＬＬの周波数範囲を予想できることに留意されたい。
【００３４】
図６（ａ）、図６（ｂ）、図６（ｃ）は、本発明に従った位相同期ループ回路についてのＶＣＯ周波数範囲および分布を図示している。図６（ａ）、図６（ｂ）、図６（ｃ）において、ＶＣＯ＿Ｏｕｔ周波数は、プロセス変動に依存している。したがって、これらの種々のグラフは、あるプロセスに固有のＶＣＯ出力周波数の変動に相当し得る。さらに、各グラフは、上記のように、あるプロセス単位内でのＰＬＬ回路を代表している。したがって、各グラフは、グループ内の各ＰＬＬについての適切な分周比を決定するために代表のＰＬＬが評価されるＰＬＬ回路のグループを代表している。特に、周波数応答ＶＣＯ＿Ｏｕｔは、代表のＰＬＬ回路から、図４、図５を参照して上記した回路および（または）方法を用いて誘導できる。誘導された周波数応答ＶＣＯ＿Ｏｕｔが用いられて、後述のように、代表のＰＬＬ回路に対応するＰＬＬ回路のグループについての最も適切な分周比が選ばれるようにすることができる。
【００３５】
図６（ａ）、図６（ｂ）、図６（ｃ）において、ｘ軸６１は、電圧ＶＣを示している。電圧ＶＣは、図４に示すＶＣＯ６２または図５に示すＶＣＯ７２のようなＶＣＯへの入力信号である。ｙ軸２２は、周波数を示している。曲線６６、６７、６８は、図６（ａ）、図６（ｂ）、図６（ｃ）によりそれぞれ代表されるＰＬＬ回路のグループについてのＶＣＯ周波数出力ＶＣＯ＿Ｏｕｔを示している。ｙ軸６２上の値“Ｆ”６３、“２Ｆ”６４、“３Ｆ”６５は、ＰＬＬ出力についての種々の標的周波数である。ここで、ＰＬＬ＿Ｏｕｔは、図４または図５にそれぞれ示す設定可能分周器６８または７８の出力であり得る。
【００３６】
図６（ａ）、図６（ｂ）、図６（ｃ）が示しているのは、仕様限界に収まっている特性を有するＶＣＯの周波数の分布の例である。示されている例において、周波数範囲Ｂ６０２、Ｃ６０３、Ｄ６０４は、仕様範囲内にあるが、周波数範囲Ａ６０１およびＥ６０５は仕様外にある。後述のように、分周比は、仕様内にあるＶＣＯ＿Ｏｕｔ周波数応答を有するＰＬＬ回路について決定される。特に、分周比は、誘導された周波数応答から決定され、より詳しくは、分周比は、実質最小の周波数応答から、標的周波数“Ｆ”６３が得られるように決定することができる。表３は、分周比を決定するために用いられる関係表を示している。
【表３】
2006279962.tif 000005
【００３７】
図６（ａ）は、周波数範囲Ｂ６０２内で実質最小の周波数応答６１６を有するＶＣＯについての周波数分布を示している。実質最小の周波数応答は、電圧ＶＣを接地、すなわち０ボルト、または接地近傍に引くことにより誘導され得る。したがって、図６（ａ）によって代表されるＰＬＬ回路のグループについての最小の周波数６１６は、ｙ軸６２に沿って、またはこの近傍に配置されている。曲線６６は、図６（ａ）によって代表されるＰＬＬ回路のグループについてのＶＣＯ周波数出力ＶＣＯ＿Ｏｕｔを示している。曲線６６に沿って配置された点６１０は、ＰＬＬ回路のこのグループについてのＰＬＬロック周波数の実質的な平均を示しており、点６１２、６１８は、ＰＬＬ回路のこのグループについての実質最小、実質最大のＰＬＬロック周波数を示している。図６（ａ）によって代表されるＰＬＬ回路のグループについての最小の周波数６１６は範囲Ｂ６０２内にあるので、表３に示される関係表において分周比１が示される。したがって、分周比１が、図６（ａ）によって代表されるＰＬＬ回路のグループ内での各ＰＬＬ回路に対して選択される。
【００３８】
図６（ｂ）は、周波数範囲Ｃ６０３内で実質最小の周波数応答６２６を有するＶＣＯについての周波数分布を示している。実質最小の周波数応答は、電圧ＶＣを接地、すなわち０ボルト、または接地近傍に引くことにより誘導されるので、図６（ｂ）によって代表されるＰＬＬ回路のグループについての最小の周波数６２６は、ｙ軸６２に沿って、またはこの近傍に配置されている。曲線６７は、図６（ｂ）によって代表されるＰＬＬ回路のグループについてのＶＣＯ周波数出力ＶＣＯ＿Ｏｕｔを示している。曲線６７に沿って配置された点６２０は、ＰＬＬ回路のこのグループについてのＰＬＬロック周波数の実質的な平均を示しており、点６２２、６２８は、ＰＬＬ回路のこのグループについての実質最小、実質最大のＰＬＬロック周波数を示している。図６（ｂ）によって代表されるＰＬＬ回路のグループについての最小の周波数６２６は範囲Ｃ６０３内にあるので、表３に示される関係表において分周比２が示される。したがって、分周比２が、図６（ｂ）によって代表されるＰＬＬ回路のグループ内での各ＰＬＬ回路に対して選択される。
【００３９】
図６（ｃ）は、実質最小の周波数応答６２６を有するＶＣＯについての周波数分布を示している。実質最小の周波数応答は、電圧ＶＣを０ボルト、または０ボルト近傍に引くことにより誘導されるので、図６（ｃ）によって代表されるＰＬＬ回路のグループについての最小の周波数６３５は、ｙ軸６２に沿って、またはこの近傍に配置されている。曲線６８は、図６（ｃ）によって代表されるＰＬＬ回路のグループについてのＶＣＯ周波数出力ＶＣＯ＿Ｏｕｔを示している。曲線６８に沿って配置された点６３０は、ＰＬＬ回路のこのグループについてのＰＬＬロック周波数の実質的な平均を示しており、点６３２、６３８は、ＰＬＬ回路のこのグループについての実質最小、実質最大のＰＬＬロック周波数を示している。図６（ｃ）によって代表されるＰＬＬ回路のグループについての最小の周波数６３６は範囲Ｄ６０４内にあるので、表３に示される関係表において分周比３が示される。したがって、分周比３が、図６（ｃ）によって代表されるＰＬＬ回路のグループ内での各ＰＬＬ回路に対して選択される。
【００４０】
同様に、最大のＶＣＯ出力周波数についての範囲が定義され、分周比に関連付けされてもよい。さらに、ＶＣＯ出力が上方の仕様限界を超えた場合のプロセス歩留りを増加させるために、他の分周器または他の分周比を付加してもよいことに留意されたい。
【００４１】
図７において、フローチャート４０は、（例えば、製造テスト環境において）ＰＬＬロックを必要とすることなく適切な分周比を決定するための方法の実施形態を示している。ＰＬＬは、ステップ４２において設定されて検査される。この設定時間は、Ｔ＿ｃｏｎｆｉｇとして表示されている。検査の設定は、図４または図５の一方において示されるのと同様のＰＬＬ検査回路配置を含んでいる。ＰＬＬ検査回路は、検査されているＰＬＬのＶＣＯ出力周波数が、極値になるように構成されている。したがって、ＶＣＯ出力周波数は、検査されているＰＬＬについて極小または極大に近づく。
【００４２】
誘導された周波数出力は、適当な落着時間後に計測され、検査されているＰＬＬについての最小の出力周波数または最大の出力周波数のいずれかである。例えば、最小の出力周波数は、計測における例えばノイズまたはエラーのマージンに起因して、実質最小の出力周波数であり得る。実質最小の出力周波数は、例えば落着時間に続く適当な時間に亘って計測された最小の周波数の平均とすることができる。
【００４３】
ＰＬＬ検査回路は動作を開始し、ステップ４４で、ＶＣＯ出力周波数ＶＣＯ＿Ｏｕｔが（図７の実施形態について）極小に達するまで待機時間が生じる。この落着までの時間は、Ｔ＿ｗａｉｔとして示され、例えば約１００μｓ未満である。ＶＣＯ＿Ｏｕｔがステップ４６で計測される。ＶＣＯ＿Ｏｕｔの計測時間Ｔ＿ｍｅａｓは、例えば約３００μｓ未満である。ステップ４８において、ＶＣＯ＿Ｏｕｔは分周比と関連付けされる。例えば、計測された周波数が、上記の表３のような関係表上で参照され、計測された周波数と関連付けされた分周比が読み取られるようにすることができる。計測された周波数と分周比と関連付けさるための時間Ｔ＿ｒｅｆｅｒは、例えば約１００μｓ未満である。ステップ４９において、設定可能分周器が、分周比で設定される。このテスト方法を実行してＰＬＬロックを必要とすることなく適切な分周比を決定する時間Ｔ＿ｉｎｖｅｎは、
Ｔ＿ｉｎｖｅｎ＝Ｔ＿ｃｏｎｆｉｇ＋Ｔ＿ｗａｉｔ＋Ｔ＿ｍｅａｓ＋Ｔ＿ｒｅｆｅｒである。
【００４４】
ここで、
Ｔ＿ｃｏｎｆｉｇ＝ＰＬＬを設定するための時間
Ｔ＿ｗａｉｔ＝ＶＣＯ周波数が極値に落ち着くまでの時間
Ｔ＿ｍｅａｓ＝ＶＣＯの極値周波数を計測するための時間
Ｔ＿ｒｅｆｅｒ＝周波数を分周比と関連付けるための時間
Ｔ＿ｌｏｃｋは、ＰＬＬの検査時間において支配的である（すなわち、Ｔ＿ｉｎｖｅｎ≦Ｔ＿ｂｅｓｔ≪Ｔ＿ｗｏｒｓｔ）。
【００４５】
一般に、Ｔ＿ｌｏｃｋは、Ｔ＿ｗａｉｔ＋Ｔ＿ｍｅａｓ＋Ｔ＿ｒｅｆｅｒより大きい。したがって、Ｔ＿ｉｎｖｅｎはＴ＿ｂｅｓｔより小さい。したがって、この分周比を設定する方法は、ＰＬＬロックを要求する方法よりも速い。
【００４６】
前述の明細書において、具体的な実施形態を参照して本発明が説明された。しかしながら、当業者は、請求の範囲に記載された本発明の範囲から逸脱することなく種々の修正、変更を実施可能であることを理解するであろう。したがって、明細書および図は、限定的な感覚ではなく例示的な感覚で解釈されるべきであり、これらの全ての変更は、本発明の範囲内に含まれるものと意図されている。
【００４７】
利点、他の特長、課題に対する解決策が、具体的な実施形態について記載された。しかしながら、発生し得るまたはより明確になる利点、特長、または解決策を生じ得る利点、特長、課題に対する解決策は、幾つかのまたは全ての請求項の重要な、要求される、または必要な特徴または要素であると、理解されるべきではない。
【００４８】
本明細書に同伴し、本明細書の一部を構成する図面は、本発明のある側面を描写するために含まれている。本発明、本発明とともに提示される要素およびシステムの動作のより明確な所感は、図面に描かれた例示的な、故に非限定的な実施形態を参照することによってより容易に明らかになるであろう。図面において、同一の参照符号は、同じ要素を指し示している。なお、図面に描かれた特徴は、必ずしも一定の縮尺で描かれていない。
【００４９】
本発明によれば、以下の構成が提供される。  
電圧制御発振器（ＶＣＯ）からの周波数出力を誘導する（induce）ことと、この周波数出力に基づいてＰＬＬ分周器についての分周比を設定することと、を含む位相同期ループ（ＰＬＬ）回路の設定方法。ある実施形態では、ある特定のＰＬＬについての周波数出力は、適当な落着時間後に得られ、周波数出力は、この特定のＰＬＬについて実質的に最小または実質的に最大である。ある実施形態では、この方法は、電圧制御発振器への入力を供給するチャージポンプへの入力を操作することを含んでいる。制御信号が設けられてもよい。制御信号は、チャージポンプへの入力を、ＰＬＬ回路内のＶＣＯについての誘導された周波数出力が制御信号が論理的に偽のときに極小となり、ＰＬＬ回路内のＶＣＯについての誘導された周波数出力が制御信号が論理的に真のときに極大となるように制御する。この実施形態では、この方法は、位相・周波数検出器が検査信号と制御信号とを入力として受信するように適合させることを含んでもよい。位相・周波数検出器は、この出力がチャージポンプへの入力と一致するように配置される。
【００５０】
他の実施形態では、この方法は、電圧制御発振器への入力電圧を接地に引いて、最小の周波数出力を生成することを含んでいる。この実施形態では、検査信号は、接地と電圧制御発振器への入力電圧ノードとの間に配置された回路に対してゲート処理を行う（gate）。ＶＣＯへの入力電圧は、検査信号がハイのときに接地に移行し、検査信号がローのときにＰＬＬは通常動作を行う。
【００５１】
ある実施形態では、この方法は、離脱可能にＰＬＬ回路とのインターフェースをとるように適合されたテスタを設けることを含み得る。テスタは、電圧制御発振器からの周波数出力を誘導し、計測するように構成されている。
【００５２】
電圧制御発振器および使用者が設定可能な分周器を含んだ位相同期ループ（ＰＬＬ）回路を設定するためのシステム。発振器は、検査信号が論理的に真のときに誘導された周波数出力を供給する。分周器は、誘導された周波数出力に基づいた分周比に設定される。分周器は、誘導された周波数に応じた分周比を設定するヒューズビットを含み得る。このシステムは、電圧制御発振器入力への誘導された電圧出力を供給するように構成されたチャージポンプを含み得る。このシステムは、また、制御信号および検査信号入力を受信し且つチャージポンプへの入力を供給するように適合された位相・周波数検出器を含んでいてもよい。
【００５３】
位相同期ループ（ＰＬＬ）回路を製造するための改良された方法。この方法では、ＰＬＬ回路は、歩留りを向上するために、チップごとに評価され、ＰＬＬによって誘導された周波数応答に応じてチップごとに適切な分周比が選択される。よって、ＰＬＬ周波数応答のより大きな範囲が仕様内に収まり、ＰＬＬ製造歩留りは、これに応じて上昇する。
【００５４】
検査時間を短縮するために、ＰＬＬ回路をロックする必要性が除去される。電圧制御発振器についての少なくとも１つの極値周波数応答を決定することによって、ＰＬＬ回路をロックして適切な分周比を決定する必要性が除去される。この改良された方法によって、最適化された検査フローが提供され、検査時間が最小化される。
【００５５】
本発明の、これらまたは他の側面は、他の記述および添付図面とともに検討された際に、より良く認識、理解される。本明細書の記述は、本発明の種々の実施形態および多数の具体的な詳述を示しているが、例示の手段として提示されており、限定の手段ではない。多くの置換、変更、付加、配置替えは、本発明の範囲内であり、本発明は、このような全ての置換、変更、付加、配置替えを含んでいる。
【００５６】
また、本発明は以下の実施態様を取り得る。  
（１）電圧制御発振器からの周波数出力を誘導することと、前記周波数出力に基づいて分周比を設定することを具備した、分周器を設定することと、を具備する位相同期ループ回路（ＰＬＬ）の設定方法。
【００５７】
（２）前記周波数出力は、前記電圧制御発振器についての実質的な最小または実質的な最大である、（１）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００５８】
（３）前記設定することは、前記周波数出力を計測することと、前記計測された周波数出力に応じて分周比を選択することと、を具備する（２）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００５９】
（４）前記誘導することは、チャージポンプへの入力を操作することを具備し、前記チャージポンプは前記電圧制御発振器への入力を供給するように構成される、（３）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６０】
（５）前記誘導することに先立って検査信号を論理的に真にすることをさらに具備し、前記ＰＬＬは検査信号が論理的に偽のときに通常動作を行う、（４）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６１】
（６）制御信号を供給することをさらに具備し、前記周波数出力は前記制御信号が論理的に偽のときに最小の周波数であり、前記周波数出力は前記制御信号が論理的に真のとき最大の周波数である、（５）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６２】
（７）位相・周波数検出器を設定することをさらに具備し、前記位相・周波数検出器は、前記チャージポンプへの入力と一致する出力を有し、前記設定することは前記検査信号および前記制御信号を入力として受信するように適合させることを具備する、（６）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６３】
（８）前記周波数出力は、最小の周波数出力であって、前記分周比を選択することは前記計測された最小の周波数出力と関連する分周比を選択することを具備する、（７）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６４】
（９）前記設定することは、前記周波数出力を計測することと、前記計測された周波数出力に基づいて分周比を選択することと、を具備し、前記周波数出力は最小の周波数出力であり、前記分周比を選択することは前記計測された最小の周波数出力と関連する分周比を選択することを具備する、（１）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６５】
（１０）前記誘導することは前記電圧制御発振器への入力電圧を接地へと引くことを具備する、（９）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６６】
（１１）前記接地へと引くことは、検査信号を供給することを具備し、前記電圧制御発振器への入力電圧は前記検査信号が論理的に真のときに接地へと引かれる、（１０）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６７】
（１２）前記検査信号は、電圧制御発振器への入力電圧ノードと接地との間に配置された回路をゲート処理する、（１１）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００６８】
（１３）電圧制御発振器からの周波数出力を誘導することと、前記電圧制御発振器からの前記周波数出力を計測することと、関連表を参照することおよび前記周波数出力と関連する分周比を前記関連表から選択することを具備した、前記周波数出力を解析することと、分周比を設定することを具備した、前記出力に基づいて分周器を設定することと、を具備する、位相同期ループ回路（ＰＬＬ）の設定方法。
【００６９】
（１４）前記誘導することは、前記電圧制御発振器への入力電圧を最小にすることを具備し、前記周波数出力は実質最小の周波数である、（１３）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００７０】
（１５）制御信号を供給することをさらに具備し、前記周波数出力は前記制御信号が論理的に偽のときに実質最小の周波数であり、前記周波数出力は前記制御信号が論理的に真のときに実質最大の周波数であり、前記誘導することは前記電圧制御発振器への入力と同一の出力を有するチャージポンプへの入力を操作することを具備する、（１３）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００７１】
（１６）位相・周波数検出器を設定することをさらに具備し、前記位相・周波数検出器は前記チャージポンプへの入力と同一の出力を有し、前記設定することは前記検査信号および前記制御信号を入力として受信するように適合させることを具備する、（１５）の位相同期ループ回路（ＰＬＬ）の設定方法。
【００７２】
（１７）検査信号が論理的に真のときに周波数出力を供給するように構成された電圧制御発振器と、設定可能分周器と、を具備し、分周比が前記周波数出力に基づいて設定される、位相同期ループ回路（ＰＬＬ）を設定するシステム。
【００７３】
（１８）前記電圧制御発振器は、前記電圧制御発振器が供給可能な実質最小または実質最大の周波数を供給する、（１７）の位相同期ループ回路（ＰＬＬ）を設定するシステム。
【００７４】
（１９）前記電圧制御発振器の入力ノードと接地との間に電気的に接続された回路をさらに具備し、検査信号が前記回路に対してゲート処理を行う、（１７）の位相同期ループ回路（ＰＬＬ）を設定するシステム。
【００７５】
（２０）前記分周器は、前記分周比を設定するように適合されたヒューズビットを具備する、（１６）の位相同期ループ回路（ＰＬＬ）を設定するシステム。
【００７６】
（２１）実質最小または実質最大の電圧出力を電圧制御発振器入力に供給するように構成されたチャージポンプをさらに具備する、（１９）の位相同期ループ回路（ＰＬＬ）を設定するシステム。
【００７７】
（２２）前記検査信号および制御信号を入力として受信するように適合された位相・周波数検出器をさらに具備し、前記周波数出力は、前記制御信号が論理的に偽のときに最小の周波数であり、前記周波数出力は前記制御信号が論理的に真のときに最大の周波数である、（２０）の位相同期ループ回路（ＰＬＬ）を設定するシステム。
【図面の簡単な説明】
【００７８】
【図１】典型的な位相同期ループ回路のブロック図。
【図２】位相同期ループ回路についてのＶＣＯ周波数分布を図示する図。
【図３】位相同期ループ回路のための分周比を設定するためのフローチャート。
【図４】本発明に従った位相同期ループ回路のための分周比を設定するためのフローチャート。
【図５】本発明に従った位相同期ループ回路のブロック図。
【図６】本発明に従った位相同期ループ回路のブロック図。
【図７】本発明に従った位相同期ループ回路についてのＶＣＯ周波数分布を図示する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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