(57)【要約】【課題】  本発明は、クロック信号の間引き処理にともなう特性劣化を防止したタイミングリカバリ回路及び間引きクロック生成方法を提供することを目的とする。【解決手段】タイミングリカバリ回路は、第１のタイミング信号を出力端に出力する第１の発振回路と、第２のタイミング信号を出力端に出力する第２の発振回路と、第１のクロック信号の供給端と第１の発振回路の出力端とに結合され第１のタイミング信号に応じて第１のクロック信号のパルスを間引いた第２のクロック信号を出力端に出力する第１の間引き回路と、第１の間引き回路の出力端と第２の発振回路の出力端に結合され第２のタイミング信号に応じて第２のクロック信号のパルスを間引いた第３のクロック信号を生成する第２の間引き回路を含み、第１のタイミング信号及び第２のタイミング信号の何れか一方は固定の周期を有し他方はフィードバック制御に応じた周期を有することを特徴とする。【選択図】  図５
2006279332.tif 000002
【特許請求の範囲】
【請求項１】
第１のタイミング信号を出力端に出力する第１の発振回路と、
第２のタイミング信号を出力端に出力する第２の発振回路と、
第１のクロック信号の供給端と該第１の発振回路の該出力端とに結合され該第１のタイミング信号に応じて該第１のクロック信号のパルスを間引いた第２のクロック信号を出力端に出力する第１の間引き回路と、
該第１の間引き回路の該出力端と該第２の発振回路の該出力端に結合され該第２のタイミング信号に応じて該第２のクロック信号のパルスを間引いた第３のクロック信号を生成する第２の間引き回路
を含み、該第１のタイミング信号及び該第２のタイミング信号の何れか一方は固定の周期を有し他方はフィードバック制御に応じた周期を有することを特徴とするタイミングリカバリ回路。
【請求項２】
該第１の間引き回路は第１のデータ信号の供給端に更に結合され該第１のデータ信号から該第２のクロック信号に同期した第２のデータ信号を生成して該第２のデータ信号を出力し、該第２の間引き回路は該第２のデータ信号から該第３のクロック信号に同期した第３のデータ信号を生成して該第３のデータ信号を出力端に出力することを特徴とする請求項１記載のタイミングリカバリ回路。
【請求項３】
該第２の間引き回路の出力端に結合され該第３のデータ信号の位相に応じた位相検出信号を出力する回路と、
該位相検出回路に結合され該位相検出信号を入力とするループフィルタ
を更に含み、該第１の発振回路及び該第２の発振回路の何れか一方のみが該ループフィルタの出力に結合されることを特徴とする請求項２記載のタイミングリカバリ回路。
【請求項４】
該第１の間引き回路は、
該第１のデータ信号の位相を調整する回路と、
該位相調整後の第１のデータ信号を該第２のクロック信号に同期してラッチすることにより該第２のデータ信号を生成する回路
を含み、該第２の間引き回路は、
該第２のデータ信号の位相を調整する回路と、
該位相調整後の第２のデータ信号を該第３のクロック信号に同期してラッチすることにより該第３のデータ信号を生成する回路
を含むことを特徴とする請求項３記載のタイミングリカバリ回路。
【請求項５】
該第１のデータ信号の位相を調整する該回路は該第１のタイミング信号に応じて該第１のデータ信号の位相を調整し、該第２のデータ信号の位相を調整する該回路は該第２のタイミング信号に応じて該第２のデータ信号の位相を調整することを特徴とする請求項４記載のタイミングリカバリ回路。
【請求項６】
該第１のデータ信号の位相を調整する該回路及び該第２のデータ信号の位相を調整する該回路はデジタルフィルタであることを特徴とする請求項５記載のタイミングリカバリ回路。
【請求項７】
該第１の発振回路及び該第２の発振回路は数値制御発振器であることを特徴とする請求項１記載のタイミングリカバリ回路。
【請求項８】
該第１の発振回路及び該第２の発振回路はそれぞれ異なる初期値から発振動作を開始することを特徴とする請求項１記載のタイミングリカバリ回路。
【請求項９】
出力データ信号の位相に基づいたフィードバック制御により第１のクロック信号のパルスを間引いて第２のクロック信号を生成し、該フィードバック制御により入力データ信号のサンプル点を位相調整するとともに該第２のクロック信号に合わせて間引くことにより該出力データ信号を生成するタイミングリカバリ回路において、該第２のクロック信号を生成する間引きクロック生成方法であって、
該第１のクロック信号のパルスを間引いて中間クロック信号を生成する第１の間引き段階と、
該中間クロック信号のパルスを間引いて該第２のクロック信号を生成する第２の間引き段階
を含み、該第１の間引き段階と該第２の間引き段階の何れか一方は該フィードバック制御に基づいた周期でパルスを間引き他方は固定の周期でパルスを間引くことを特徴とする間引きクロック生成方法。
【請求項１０】
該第１の間引き段階は該入力データ信号のサンプル点を位相調整するとともに該中間クロック信号に合わせて間引くことにより中間データ信号を生成し、該第２の間引き段階は該中間データ信号のサンプル点を位相調整するとともに該第２のクロック信号に合わせて間引くことにより該出力データ信号を生成することを特徴とする請求項９記載の間引きクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に受信側を送信側と同期させる受信回路に関し、詳しくはシンボルタイミングを受信側で再生するシンボルタイミングリカバリ回路に関する。
【背景技術】
【０００２】
高速シリアル通信においては、通信線の本数を削減するために、通信データと別の信号としてクロック信号を送信しない構成が用いられる。データ受信部においては、送信側から伝送されてきた通信データを正しく受信するために、例えば、受信信号の位相を制御して、データ受信部側のクロックに同期させるシンボルタイミングリカバリ回路が使用される。
【０００３】
図１は、従来のシンボルタイミングリカバリ回路の構成の一例を示す図である。このシンボルタイミングリカバリ回路は、特許文献１に示されるものである。図１のシンボルタイミングリカバリ回路は、クロック制御回路１０、フリップフロップ（Ｆ／Ｆ）１１及び１２、デジタルフィルタ１３、位相比較器１４、ループフィルタ１５、ＮＣＯ（数値制御発振器）１６、及びタップ係数演算部１７を含む。
【０００４】
受信信号の全ての信号周波数成分がナイキスト周波数以下となるような十分高い周波数でサンプリングされた受信データＤＡＴＡが、フリップフロップ１１に供給される。フリップフロップ１１は、クロック信号ＣＬＫ１で受信データＤＡＴＡをラッチして出力する。ここでクロック信号ＣＬＫ１は、受信データＤＡＴＡのシンボルレートの２倍以上の周波数を有する信号である。従ってフリップフロップ１１の出力は、受信信号をクロック信号ＣＬＫ１の周波数でサンプルした受信データに相当する。
【０００５】
デジタルフィルタ１３は、フリップフロップ１１の出力を設定されたタップ係数に応じて遅延させて、遅延受信データを生成する。フリップフロップ１２は、クロック信号ＣＬＫ２で遅延受信データをラッチして出力する。ここでクロック信号ＣＬＫ２は、クロック制御回路１０によりクロック信号ＣＬＫ１を間引いた信号であり、間引いた後の周波数が受信データＤＡＴＡのシンボルレートの２倍に等しくなるように制御されている。例えば受信データＤＡＴＡのシンボルレートが１８ＭＨｚであり、クロック信号ＣＬＫ１の周波数が４８ＭＨｚであるとき、クロック制御回路１０はクロック信号ＣＬＫ１の４つのクロックパルス当たり１つのクロックパルスを間引くことで、３６ＭＨｚのクロック信号ＣＬＫ２を生成する。これにより、シンボルレートの２倍（１８ＭＨｚ×２＝３６ＭＨｚ）でサンプリングした受信データ、即ち受信信号のデータ識別点の値とゼロクロス点の値が交互に現れるデータが得られる。
【０００６】
上記動作において、クロック制御回路１０によるクロック間引き動作は、受信側のクロックの周波数を受信信号のシンボルレートに合わせる役割を果たす。またデジタルフィルタ１３による遅延処理は、受信信号の位相を調整して受信側のクロック信号に同期させる役割を果たす。具体的にはこの遅延処理は、データ識別点又はゼロクロス点と実際のサンプル点とのタイミング差に応じた係数でフィルタリング処理を実行することにより、データ識別点又はゼロクロス点からずれたタイミングでサンプリングした結果（フリップフロップ１１の出力）を補間することにより位相のずれ（タイミングのずれ）を取り除いて、データ識別点又はゼロクロス点のサンプル値を算出する。
【０００７】
クロック制御回路１０の間引き動作とデジタルフィルタ１３のフィルタリング処理とは、フリップフロップ１２の出力に基づくフィードバック制御により制御される。このフィードバック制御は、デジタルフィルタ１３のフィルタリング処理の結果得られるフリップフロップ１２の出力が、データ識別点又はゼロクロス点に一致するように行われる。具体的には、位相比較器１４が、フリップフロップ１２の出力データのうちでゼロクロス点であるべきデータの値及びその前後のデータ識別点であるべきデータの値に基づいて、本来のゼロクロス点の値及びデータ識別点の値が満たす筈の条件からのずれを計算する。この計算値が、フリップフロップ１２の出力とゼロクロス点又はデータ識別点との位相のずれを表す。
【０００８】
位相比較器１４から出力される位相のずれを示す値は、ループフィルタ１５により積分される。ＮＣＯ１６は、ループフィルタ１５の出力が示す値に応じた周波数で発振する。例えばループフィルタ１５の出力が大きいほどＮＣＯ１６の発振周波数は高くなり、ループフィルタ１５の出力が小さいほどＮＣＯ１６の発振周波数は低くなる。ＮＣＯ１６の発振信号は鋸波であり、この鋸波の信号の値に応じてタップ係数演算部１７がフィルタの係数を算出し、デジタルフィルタ１３に供給する。
【０００９】
クロック信号ＣＬＫ１の周波数とシンボルレートの２倍の周波数とに差がある場合、フリップフロップ１１の出力のサンプル点とデータ識別点又はゼロクロス点とのタイミング差は、徐々に大きくなりその後徐々に小さくなり、また徐々に大きくなりその後徐々に小さくなり、という動作を繰り返すことになる。鋸波の値の変化がこのタイミング差の変化に一致しており、デジタルフィルタ１３の処理によりこのタイミング差を相殺する。
【００１０】
またクロック信号ＣＬＫ１の周波数とシンボルレートの２倍の周波数とに差がある場合、フリップフロップ１１の出力のサンプル数はデータ識別点及びゼロクロス点の数より多いので、デジタルフィルタ１３でタイミング差を相殺しても何れかのタイミングで出力のサンプル数を間引く必要が生じる。クロック制御回路１０は、ＮＣＯ１６の出力である鋸波の波形が立ち下がるタイミングでクロックパルスを間引くことにより、所望の間引き動作を実現する。
【００１１】
図２は、クロック制御回路１０によるクロック信号の間引き動作を説明するための図である。図２に示すように、ＮＣＯ１６の出力である鋸波の信号が立ち下がるタイミングにおいて、クロック信号ＣＬＫ１のクロックパルスを１つ間引くことにより、クロック信号ＣＬＫ２が生成される。
【００１２】
図１に示されるような構成のシンボルタイミングリカバリ回路においては、クロックパルスの間引きの割合が例えば１／２（２つに１つ間引く）や１／３（３つに１つ間引く）等、整数分の１の割合である場合に、回路の動作性能が極度に劣化してしまうという問題が発生する。
【００１３】
図３は、クロック信号ＣＬＫ１を１／２の割合で間引きする際の問題点を説明するための図である。クロック信号ＣＬＫ１を１／２の割合で間引く場合、理想的な状況においては、ＮＣＯ２として示されるようなクロック信号ＣＬＫ１の１／２の周期を有した鋸波の立ち下がりタイミングで、クロックパルスが間引かれる。その結果、クロック信号ＣＬＫ２として示されるように、クロックパルスが均等に間引かれて均一に分布した信号となる。しかしながら実際の回路においては、例えば図１のループフィルタ１５からＮＣＯ１６へのジッタの影響等により、ＮＣＯ１６の出力信号の立ち下がりタイミングが揺らいでしまい、ＮＣＯ３として示されるような波形の信号となる。このような鋸波信号の立ち下りタイミングでクロックパルスを間引くと（立ち下り後の最初のクロックパルスが間引かれる）、クロック信号ＣＬＫ３として示すような波形となってしまう。
【００１４】
クロック信号ＣＬＫ３は、間引き率（間引きの割合）は１／２で所望の割合となっているが、クロックパルスの分布が極めて不均一となっている。図３のクロック信号ＣＬＫ２のようなクロック信号により図１のフリップフロップ１２のラッチ動作を行ってデータ識別点の値とゼロクロス点の値とが交互に現れるデータを生成するのが本来の動作であるところが、実際には図３のクロック信号ＣＬＫ３のような不均一なクロック信号により図１のフリップフロップ１２のラッチ動作を行うことになり、正しくデータ識別点の値とゼロクロス点の値とを残すような間引き動作を実現することができない。この結果、受信信号の再生が不正確になり、信号受信特性の劣化が引き起こされると考えられる。
【００１５】
図４は、シミュレーションにより求めた間引き率とエラーレートとの関係を示す図である。図４において縦軸はＢＥＲ（Bit  Error  Rate）、横軸はＮＣＯ回転比率を示している。ここでＮＣＯ回転比率２．０００が間引き率１／２に対応し、ＮＣＯ回転比率と間引き率とは逆数の関係にある。
【００１６】
図４から分かるように、ＮＣＯ回転比率が２（間引き率１／２）の近傍での特性の劣化が著しく、またＮＣＯ回転比率が３や４（間引き率が１／３や１／４）等の整数分の１の間引き率の点において特性劣化が大きくなっている。但し、ＮＣＯ回転比率が３，４，５，・・・と大きくなっていくと、全体のサンプル点の数に比較して間引く数が少なくなっていくので、鋸波の揺らぎに起因する間引きタイミングのずれがＢＥＲ特性に与える影響は小さくなる。
【００１７】
このように整数分の１の間引き率で特性が劣化する問題を回避する方法として、サンプリングクロックを複数用意し、クロックをシンボルレートに応じて使い分けることにより、整数分の１の間引き率の条件にならないようにする方法がある。しかしながら、複数系統のクロックを使用する構成では、回路が複雑になり回路規模も大きくなるという問題がある。またクロックをシームレスに切り替えるのは難しく、シンボルレートを容易に切り替えることが困難になるという問題が生じる。
【特許文献１】特開２０００−１０１６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上を鑑みて本発明は、クロック信号の間引き処理にともなう特性劣化を防止したタイミングリカバリ回路及び間引きクロック生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明によるタイミングリカバリ回路は、第１のタイミング信号を出力端に出力する第１の発振回路と、第２のタイミング信号を出力端に出力する第２の発振回路と、第１のクロック信号の供給端と該第１の発振回路の該出力端とに結合され該第１のタイミング信号に応じて該第１のクロック信号のパルスを間引いた第２のクロック信号を出力端に出力する第１の間引き回路と、該第１の間引き回路の該出力端と該第２の発振回路の該出力端に結合され該第２のタイミング信号に応じて該第２のクロック信号のパルスを間引いた第３のクロック信号を生成する第２の間引き回路を含み、該第１のタイミング信号及び該第２のタイミング信号の何れか一方は固定の周期を有し他方はフィードバック制御に応じた周期を有することを特徴とする。
【００２０】
また本発明による間引きクロック生成方法は、出力データ信号の位相に基づいたフィードバック制御により第１のクロック信号のパルスを間引いて第２のクロック信号を生成し、該フィードバック制御により入力データ信号のサンプル点を位相調整するとともに該第２のクロック信号に合わせて間引くことにより該出力データ信号を生成するタイミングリカバリ回路において、該第１のクロック信号のパルスを間引いて中間クロック信号を生成する第１の間引き段階と、該中間クロック信号のパルスを間引いて該第２のクロック信号を生成する第２の間引き段階を含み、該第１の間引き段階と該第２の間引き段階の何れか一方は該フィードバック制御に基づいた周期でパルスを間引き他方は固定の周期でパルスを間引くことを特徴とする。
【発明の効果】
【００２１】
本発明の少なくとも１つの実施例によれば、シンボルタイミングリカバリ回路において、クロック信号の間引き処理を複数段の間引き処理に分割し、固定の間引き率でジッタの影響を受けない間引き処理を実行する部分と、フィードバックに基づく間引き率でジッタの影響を受ける間引き処理を実行する部分とを設け、これらの組み合わせにより所望の間引き率を実現する構成とする。この構成では、固定の間引き率の間引き処理により、フィードバックに基づく間引き処理の間引き率を下げることが可能となり、フィードバックに基づく間引き処理におけるジッタの影響を小さくすることができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の原理構成及び実施例を添付の図面を用いて詳細に説明する。
【００２３】
図５は、本発明によるシンボルタイミングリカバリ回路の原理構成を示す図である。図５のシンボルタイミングリカバリ回路は、第１の間引き回路２０、第２の間引き回路２１、第１のＮＣＯ２２、第２のＮＣＯ２３、及び位相比較＆ループフィルタ２４を含む。
【００２４】
第１の間引き回路２０及び第２の間引き回路２１の各々は、図１のクロック制御回路１０、デジタルフィルタ１３、フリップフロップ１２、及びタップ係数演算部１７から構成される部分に相当する。第１の間引き回路２０及び第２の間引き回路２１の各々は、入力される受信データをフィルタリング処理などによりタイミング調整するとともにサンプル点を間引くことにより、タイミング調整され且つ間引かれた受信データを出力する。また第１の間引き回路２０及び第２の間引き回路２１の各々は、入力されるクロック信号を間引くことにより、間引かれたクロック信号を出力する。
【００２５】
第１の間引き回路２０のフィルタ処理及び間引き処理は、第１のＮＣＯ２２の出力信号により制御される。第２の間引き回路２１のフィルタ処理及び間引き処理は、第２のＮＣＯ２３の出力信号により制御される。
【００２６】
第１のＮＣＯ２２は、固定の発振周波数で発振することにより、所定の周期を有する鋸波信号を生成して出力する。第１のＮＣＯ２２の出力は、所定の周波数に固定されているので、ジッタの影響を受けることなく精度が高い信号となる。
【００２７】
第２のＮＣＯ２３は、図１において説明したのと同様のフィードバック制御に基づいて、鋸波信号を生成して出力する。即ち、このフィードバック制御は、第２の間引き回路２１の出力であるデータ信号が、データ識別点又はゼロクロス点に一致するように行われる。具体的には、位相比較＆ループフィルタ２４において、位相比較機能によりフリップフロップ１２のデータ出力とゼロクロス点又はデータ識別点との位相のずれを求め、ループフィルタ機能により位相のずれを積分する。第２のＮＣＯ２３は、位相比較＆ループフィルタ２４の出力が示す値に応じた周波数で発振する。
【００２８】
これにより、第２の間引き回路２１の出力には、シンボルレートの２倍でサンプリングした受信データ、即ち受信信号のデータ識別点の値とゼロクロス点の値が交互に現れるデータが得られる。
【００２９】
図５の構成では、まず第１の間引き回路２０によりクロック信号ＣＬＫ１を正確なタイミングで間引いてクロック信号ＣＬＫ２とし、次に第２の間引き回路２１によりクロック信号ＣＬＫ２をシンボルレートとの差に応じた間引き率で間引いてクロック信号ＣＬＫ３を生成している。クロック信号ＣＬＫ１からクロック信号ＣＬＫ２への第１段の間引き率は、クロック信号ＣＬＫ２からクロック信号ＣＬＫ３への第２段の間引き率が１／２や１／３等のジッタの影響が大きい間引き率にならないように設定する。
【００３０】
このように本発明によるシンボルタイミングリカバリ回路は、クロック信号の間引き処理を複数段の間引き処理に分割し、固定の間引き率でジッタの影響を受けない間引き処理を実行する部分と、フィードバックに基づく間引き率でジッタの影響を受ける間引き処理を実行する部分とを設け、これらの組み合わせにより所望の間引き率を実現する構成とする。この構成では、固定の間引き率の間引き処理により、フィードバックに基づく間引き処理の間引き率を下げることが可能となり、フィードバックに基づく間引き処理におけるジッタの影響を小さくすることができる。
【００３１】
図６は、図５の回路によるクロック信号の間引き動作の一例を示す図である。図６の例では、固定の周期を有する鋸波信号ＮＣＯ１によりクロック信号ＣＬＫ１を間引いて、クロック信号ＣＬＫ２を生成している。この間引き動作が、図５の第１の間引き回路２０の間引き動作に相当する。鋸波信号ＮＣＯ１にはジッタの影響が無く固定の周期で発振しているので、クロック信号ＣＬＫ２は均一にクロックパルスが分布した信号となる。
【００３２】
次にフィードバック制御に依存した周期を有する鋸波信号ＮＣＯ２によりクロック信号ＣＬＫ２を間引いて、クロック信号ＣＬＫ３を生成している。この間引き動作が、図５の第２の間引き回路２１の間引き動作に相当する。鋸波信号ＮＣＯ２はジッタの影響を受けその周期が揺らいでしまうが、クロック信号ＣＬＫ２からクロック信号ＣＬＫ３への間引き頻度は小さいので、間引く位置がずれたとしても、それが受信信号の品質に及ぼす影響は小さい。
【００３３】
図７は、本発明によるシンボルタイミングリカバリ回路の第１の実施例の構成を示す図である。図７のシンボルタイミングリカバリ回路は、クロック制御回路３１、フリップフロップ３２、デジタルフィルタ３３、位相比較器３４、ループフィルタ３５、ＮＣＯ３６、タップ係数演算部３７、クロック制御回路４１、フリップフロップ４２、デジタルフィルタ４３、タップ係数演算部４４、及びＮＣＯ４５を含む。
【００３４】
クロック制御回路３１、フリップフロップ３２、デジタルフィルタ３３、及びタップ係数演算部３７が図５の第２の間引き回路２１に相当し、位相比較器３４及びループフィルタ３５が図５の位相比較＆ループフィルタ２４に相当し、ＮＣＯ３６が図５の第２のＮＣＯ２３に相当する。またクロック制御回路４１、フリップフロップ４２、デジタルフィルタ４３、及びタップ係数演算部４４が図５の第１の間引き回路２０に相当し、ＮＣＯ４５が図５の第１のＮＣＯ２２に相当する。２段構成の間引き処理の動作については、図５において説明したとおりである。
【００３５】
デジタルフィルタ４３は、受信データＤＡＴＡを設定されたタップ係数に応じて遅延させて、遅延受信データを生成する。フリップフロップ４２は、クロック信号ＣＬＫ２で遅延受信データをラッチして出力する。ここでクロック信号ＣＬＫ２は、クロック制御回路４１によりクロック信号ＣＬＫ１を固定の間引き率で間引いた信号である。これにより、所望のサンプリングレート（シンボルレートの２倍のサンプリングレート）に近いレートまでサンプル数を間引いた受信データが得られるとともに、所望のサンプリング周波数に近い周波数のクロック信号ＣＬＫ２が得られる。
【００３６】
クロック制御回路４１の間引き動作とデジタルフィルタ４３のフィルタリング処理とは、ＮＣＯ４５により制御される。このＮＣＯ４５は、固定の周期で発振して鋸波波形を出力する。この鋸波の信号の値に応じてタップ係数演算部４４がフィルタの係数を算出し、デジタルフィルタ４３に供給する。またクロック制御回路４１は、ＮＣＯ４５の出力である鋸波の波形の立ち下り（信号値が初期値に戻ったこと）を検出したときに、そのタイミングでクロックパルスを間引くことにより、所望の間引き動作を実現する。
【００３７】
ＮＣＯ４５は、加算器６１と複数ビットのフリップフロップ６２とを含む。加算器６１は、固定の値とフリップフロップ６２の出力とを加算し、加算値をフリップフロップ６２に供給する。フリップフロップ６２は、供給される加算値を所定のクロックに同期して取り込む。これにより、所定のクロックに同期して累積的に値が増加していく出力が得られる。１ステップ当たりの増加量は加算器６１に入力される固定値の値に等しい。なおフリップフロップ６２の出力は、最大値に達すると０にリセットされるよう構成される。
【００３８】
デジタルフィルタ３３は、フリップフロップ４２の出力を設定されたタップ係数に応じて遅延させて、遅延受信データを生成する。フリップフロップ３２は、クロック信号ＣＬＫ３で遅延受信データをラッチして出力する。ここでクロック信号ＣＬＫ３は、クロック制御回路３１によりクロック信号ＣＬＫ２を間引いた信号であり、間引いた後の周波数が受信データＤＡＴＡのシンボルレートの２倍に等しくなるように制御されている。これにより、シンボルレートの２倍でサンプリングした受信データ、即ち受信信号のデータ識別点の値とゼロクロス点の値が交互に現れるデータが得られる。
【００３９】
クロック制御回路３１の間引き動作とデジタルフィルタ３３のフィルタリング処理とは、フリップフロップ３２の出力に基づくフィードバック制御により制御される。このフィードバック制御は、デジタルフィルタ３３のフィルタリング処理の結果得られるフリップフロップ３２の出力が、データ識別点又はゼロクロス点に一致するように行われる。具体的には、位相比較器３４が、フリップフロップ３２の出力データのうちでゼロクロス点であるべきデータの値及びその前後のデータ識別点であるべきデータの値に基づいて、本来のゼロクロス点の値及びデータ識別点の値が満たす筈の条件からのずれを計算する。この計算値が、フリップフロップ３２の出力とゼロクロス点又はデータ識別点との位相のずれを表す。
【００４０】
位相比較器３４から出力される位相のずれを示す値は、ループフィルタ３５により積分される。ＮＣＯ３６は、ループフィルタ３５の出力が示す値に応じた周波数で発振する。例えばループフィルタ３５の出力が大きいほどＮＣＯ３６の発振周波数は高くなり、ループフィルタ３５の出力が小さいほどＮＣＯ３６の発振周波数は低くなる。ＮＣＯ３６の発振信号は鋸波であり、この鋸波の信号の値に応じてタップ係数演算部３７がフィルタの係数を算出し、デジタルフィルタ３３に供給する。またクロック制御回路３１は、ＮＣＯ３６の出力である鋸波の波形の立ち下り（信号値が初期値に戻ったこと）を検出したときに、そのタイミングでクロックパルスを間引くことにより、所望の間引き動作を実現する。
【００４１】
ＮＣＯ３６は、加算器５１と複数ビットのフリップフロップ５２とを含む。加算器５１は、固定のベース値と、ループフィルタ３５の出力と、フリップフロップ５２の出力とを加算し、加算値をフリップフロップ５２に供給する。フリップフロップ５２は、供給される加算値を所定のクロックに同期して取り込む。これにより、所定のクロックに同期して累積的に値が増加していく出力が得られる。１ステップ当たりの増加量は加算器５１に入力されるループフィルタ３５の出力と固定のベース値との和に等しい。なおフリップフロップ５２の出力は、最大値に達すると０にリセットされるよう構成される。
【００４２】
図７に示すシンボルタイミングリカバリ回路によって、４８ＭＨｚのクロック信号ＣＬＫ１から４０ＭＨｚのクロック信号ＣＬＫ２を生成し、更に４０ＭＨｚのクロック信号ＣＬＫ２から３２ＭＨｚのクロック信号ＣＬＫ３を生成する場合を例にとって、本発明による間引き動作を以下に説明する。図８は、クロック信号ＣＬＫ１からクロック信号ＣＬＫ２への間引き動作、更にクロック信号ＣＬＫ２からクロック信号ＣＬＫ３への間引き動作を示す波形図である。
【００４３】
この例において、ＮＣＯ３６及び４５の出力は８ビットデータであるとする。４８ＭＨｚのクロック信号ＣＬＫ１から４０ＭＨｚのクロック信号ＣＬＫ２を生成し、更に４０ＭＨｚのクロック信号ＣＬＫ２から３２ＭＨｚのクロック信号ＣＬＫ３を生成するためには、前段で１／６の間引き率の間引き処理を実行し、後段で１／５の間引き率の間引き処理を実行することになる。
【００４４】
ＮＣＯ４５においては、１／６の間引き率を実現するために、４２（≒８ビットの２５６ステップ／６）を図７の加算器６１へ入力する固定値として設定する。図７のフリップフロップ６２がクロック信号ＣＬＫ１に同期してラッチ動作を実行すると、クロック信号ＣＬＫ１の６サイクルに等しい期間で０から２５６（厳密には２５２＝４２×６）まで増加する鋸波波形が得られる。この波形がＮＣＯ１として図８に示される。１／６の間引き率は整数分の１であるが、前段の間引き処理は固定の周期の鋸波によるジッタの影響が存在しない処理であるので、図８に示されるようにパルスが均等に間引かれたクロック信号ＣＬＫ２が得られる。
【００４５】
ＮＣＯ３６は、１／５の間引き率を実現する筈であるので、図７の加算器５１には５１（≒８ビットの２５６ステップ／５）がベース値として設定され、この設定値にループフィルタ３５の出力値がフィードバック調整量として加算される構成となる。したがって、ＮＣＯ３６の出力が累積的に増加していく際の１ステップ当たりの増加量は、フィードバック調整値に応じて、ベースとなる値５１からずれた値となる。こうして生成される鋸波波形がＮＣＯ２として図８に示される。このフィードバック調整分にはジッタの影響が含まれるので、ＮＣＯ２の立ち下りタイミングにはジッタによる揺らぎが存在することになる。しかしながら図８に示される例では、間引き率が１／５と小さいのでジッタの影響はそれ程の問題にはならない。
【００４６】
ジッタの影響によりクロックパルスを間引く位置がずれた状態の信号が、クロック信号ＣＬＫ３’として図８の最下段に示されている。矢印Ａで示す部分が、ジッタの影響によりクロックパルスを間引く位置がずれた部分である。このようなずれは、最大でも元のクロック信号ＣＬＫ１の６サイクルに一度しか発生しない。それに対して従来の構成の一段の間引き動作により４８ＭＨｚのクロック信号ＣＬＫ１を３２ＭＨｚに間引く場合には、間引き率は１／３であり、ジッタの影響による間引き位置のずれは最大でクロック信号ＣＬＫ１の３サイクルに一度発生することになる。
【００４７】
上記例では説明のしやすさを考慮し、前段１／６、後段１／５という間引き率の場合について説明した。しかし後段の間引き率として、例えば１／８等のより発生頻度が低い値を選択するよう構成すれば、上記の例以上に安定した特性を得ることができる。なおＮＣＯのデータ量は８ビットとして説明したが、実際には２４ビット程度のデータ量とする場合が多い。
【００４８】
なお図８の例においては、ＮＣＯ４５の出力する発振波形ＮＣＯ１とＮＣＯ３６の出力する発振波形ＮＣＯ２とは、同一の周期に設定されているが、発振の初期値を異ならせることで、ＮＣＯ１とＮＯＣ２とで立ち下りのタイミングが重ならないように工夫してある。仮にＮＣＯ１がゼロに戻るタイミングとＮＯＣ２がゼロに戻るタイミングとが、一致或いは隣接してしまうと、前段で間引くクロックパルスの位置と後段で間引くクロックパルスの位置とが連続した位置となってしまう。この場合、２段の間引き処理の結果として得られるクロック信号ＣＬＫ３は、連続してパルスが抜かれた極めて不均一なパルス分布のクロック信号となってしまう。
【００４９】
このような状況を避けるために、図８の例に示されるように、前段のＮＣＯ４５の立ち下りタイミングと後段のＮＣＯ３６の立ち下りタイミングとが異なるように設定することが好ましい。これを実現するためには、ＮＣＯ４５を例えば初期値０から動作開始し、ＮＣＯ３６を例えば初期値１００辺りから動作開始するようにすればよい。このようにＮＣＯの初期値をずらして設定することで、より均一なパルス分布のクロック信号を得ることができる。なお前段のＮＣＯと後段のＮＣＯとで周期がずれている場合には、その周期の最小公倍数に対応するタイミングで連続間引きが発生してしまう。しかしそのような連続間引きの発生頻度は極めて小さいので、それ程の問題とはならない。
【００５０】
図９は、本発明によるシンボルタイミングリカバリ回路の第２の実施例の構成を示す図である。図９において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５１】
図９のシンボルタイミングリカバリ回路においては、前段の間引き処理の役割と後段の間引き処理の役割とが、図７のシンボルタイミングリカバリ回路の場合と比較して逆転されている。図７の構成では、前段において固定の間引き率の間引き処理を実行し、後段においてフィードバック制御に基づく間引き率での間引き処理を実行していた。これに対して図９の構成では、前段においてフィードバック制御に基づく間引き率での間引き処理を実行し、後段において固定の間引き率の間引き処理を実行している。即ち、前段のＮＣＯ４５の加算器６１にループフィルタ３５の出力が供給され、後段のＮＣＯ３６の加算器５１には固定値が供給されている。
【００５２】
図９に示すような構成によっても、位相比較器３４、ループフィルタ３５、ＮＣＯ４５、タップ係数演算部４４、デジタルフィルタ４３、フリップフロップ４２、デジタルフィルタ３３、及びフリップフロップ３２によりフィードバック経路が構成されており、図７の場合と同様なフィードバック制御を実現することができる。またＮＣＯ３６、クロック制御回路３１、及びフリップフロップ３２により固定の間引き率の間引き処理を提供しており、フィードバック制御に基づく間引き処理部分での間引き率を下げて、ジッタの影響を小さくするという図７の場合と同様な効果が得られる。
【００５３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００５４】
【図１】従来のシンボルタイミングリカバリ回路の構成の一例を示す図である。
【図２】クロック制御回路によるクロック信号の間引き動作を説明するための図である。
【図３】クロック信号を１／２の割合で間引きする際の問題点を説明するための図である。
【図４】シミュレーションにより求めた間引き率とエラーレートとの関係を示す図である。
【図５】本発明によるシンボルタイミングリカバリ回路の原理構成を示す図である。
【図６】図５の回路によるクロック信号の間引き動作の一例を示す図である。
【図７】本発明によるシンボルタイミングリカバリ回路の第１の実施例の構成を示す図である。
【図８】クロック信号の間引き動作を示す波形図である。
【図９】本発明によるシンボルタイミングリカバリ回路の第２の実施例の構成を示す図である。
【符号の説明】
【００５５】
２０  第１の間引き回路
２１  第２の間引き回路
２２  第１のＮＣＯ
２３  第２のＮＣＯ
２４  位相比較＆ループフィルタ
３１  クロック制御回路
３２  フリップフロップ
３３  デジタルフィルタ
３４  位相比較器
３５  ループフィルタ
３６  ＮＣＯ
３７  タップ係数演算部
４１  クロック制御回路
４２  フリップフロップ
４３  デジタルフィルタ
４４  タップ係数演算部
４５  ＮＣＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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