(57)【要約】【課題】  基準信号に同期するまでの時間を短縮することができる遅延同期回路及び撮像装置を提供する【解決手段】  基準信号を所定時間遅延する２Ｎ個の遅延素子を直列に接続した遅延回路と、基準信号と遅延素子が出力する遅延信号との位相を比較する位相比較回路と、位相比較回路の比較結果に基づいて遅延素子の遅延量を制御する遅延制御回路とを有し、基準信号に同期させた信号を生成する遅延同期回路を有する撮像装置において、位相比較回路は、基準信号の極性を反転させた信号の位相と、遅延回路の最前段からＮ段目の前記遅延素子が出力する信号の位相とを比較する中段位相比較器を有することとした。【選択図】図１
2006295275.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を所定時間遅延する２Ｎ個の遅延素子を直列に接続した遅延回路と、前記基準信号と前記遅延素子が出力する遅延信号との位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて前記遅延素子の遅延量を制御する遅延制御回路とを有し、前記基準信号に同期させた信号を生成する遅延同期回路において、
前記位相比較回路は、前記基準信号の極性を反転させた信号の位相と、前記遅延回路の最前段からＮ段目の前記遅延素子が出力する信号の位相とを比較する中段位相比較器を有することを特徴とする遅延同期回路。
【請求項２】
前記位相比較回路は、前記基準信号の位相と、前記遅延回路の最後段である２Ｎ段目の前記遅延素子が出力する信号の位相とを比較する後段位相比較器を有することを特徴とする請求項１に記載の遅延同期回路。
【請求項３】
前記位相比較回路は、前記中段位相比較器の出力と、前記後段位相比較器の出力との論理和を前記遅延制御回路に入力する論理和回路を有することを特徴とする請求項２に記載の遅延同期回路。
【請求項４】
前記位相比較回路は、前記中段位相比較器の出力を所定のタイミングで停止する出力停止回路を有することを特徴とする請求項２又は請求項３に記載の遅延同期回路。
【請求項５】
固体撮像素子と、この固体撮像素子にクロック信号を供給するタイミングジェネレータとを有する撮像装置において、
前記タイミングジェネレータは、
基準信号を所定時間遅延する２Ｎ個の遅延素子を直列に接続した遅延回路と、
前記基準信号の極性を反転させた信号の位相と、前記遅延回路の最前段からＮ段目の前記遅延素子が出力する信号の位相とを比較する中段位相比較器と、
前記中段位相比較器の比較結果に基づいて前記遅延素子の遅延量を制御する遅延制御回路とを有し、前記基準信号に同期させた信号を生成する遅延同期回路を有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延同期回路及び撮像装置に関するものである。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）を始めとする固体撮像素子を備えた撮像装置は、ＣＣＤ、メモリ、マイクロプロセッサなどの複数の集積回路を内蔵している。
【０００３】
これら複数の集積回路は、それぞれ基準信号に同期した所定のクロック信号に基づいて動作している。
【０００４】
そのため、このような撮像装置には、通常、複数種類のクロック信号を生成して、そのクロック信号を各集積回路に供給するタイミングジェネレータ（以下、「ＴＧ」という。）を備えている。
【０００５】
このＴＧは、基準信号に同期した複数のタップ信号から、クロック信号の立ち上がりタイミングと、立ち下がりタイミングとを決定するための２つのタップ信号を選択して基準信号に同期したクロック信号を出力するタップセレクタを備えている。
【０００６】
さらに、このＴＧは、撮像装置の電源投入時や温度が変化した時など、基準信号とクロック信号とが同期していない時に、クロック信号を基準信号に同期させる遅延同期回路を備えている。
【０００７】
この遅延同期回路として、図５に示すように、直列に接続した複数の遅延素子d１〜dNにより基準信号S100を所定時間遅延する遅延回路101と、この遅延回路101が出力する遅延信号S101の位相と基準信号S100の位相とを比較する位相比較器102と、この位相比較器102の比較結果に基づいて電荷の充放電を行うチャージポンプ回路103と、このチャージポンプ回路103が充放電する電荷に応じて遅延素子d１〜dNの遅延量を制御するための制御電圧を遅延回路101に印加するフィルタ回路104とにより構成したものが知られている（たとえば、特許文献１参照。）。なお、符号105は、タップセレクタである。
【０００８】
このように構成した遅延同期回路100では、基準信号S100と遅延信号S101との間の位相差をなくすように各遅延素子d１〜dNの遅延量を調整することにより基準信号S100と遅延信号S101とを同期させ、これにより基準信号S100と同期した複数のタップ信号t1〜tNを各遅延素子d１〜dNからタップセレクタ105に入力して、クロック信号S102を基準信号S100に同期させるようにしていた。
【特許文献１】特開平１１−２０５１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記従来の遅延同期回路100は、基準信号S100の位相と遅延信号S101の位相とを比較し、その位相差をなくすように、遅延素子d１〜dNの遅延量を制御して基準信号S100と遅延信号S101とを同期させていたため、基準信号S100と遅延信号S101とを同期させるまでの時間を短縮することが困難であった。
【００１０】
すなわち、遅延信号S101は、基準信号S100が遅延回路101に入力されて複数個の遅延素子d１〜dNにより所定時間ずつ遅延された後、位相比較器102に入力される信号であっため、位相比較器102に基準信号S100が入力されてから、この位相比較器102が位相比較を開始するまでには、必ず遅延信号S101が遅延された時間が必要となり、基準信号S100と遅延信号S101とを同期させるまでの時間を短縮することが困難であった。
【課題を解決するための手段】
【００１１】
そこで、請求項１に係る本発明では、基準信号を所定時間遅延する２Ｎ個の遅延素子を直列に接続した遅延回路と、基準信号と遅延素子が出力する遅延信号との位相を比較する位相比較回路と、位相比較回路の比較結果に基づいて遅延素子の遅延量を制御する遅延制御回路とを有し、基準信号に同期させた信号を生成する遅延同期回路において、位相比較回路は、基準信号の極性を反転させた信号の位相と、遅延回路の最前段からＮ段目の遅延素子が出力する信号の位相とを比較する中段位相比較器を有することとした。
【００１２】
また、請求項２に係る本発明では、請求項１に記載の遅延同期回路において、位相比較回路は、基準信号の位相と、遅延回路の最後段である２Ｎ段目の遅延素子が出力する信号の位相とを比較する後段位相比較器を有することとした。
【００１３】
また、請求項３に係る本発明では、請求項２に記載の遅延同期回路において、位相比較回路は、中段位相比較器の出力と、後段位相比較器の出力との論理和を遅延制御回路に入力する論理和回路を有することとした。
【００１４】
また、請求項４に係る本発明では、請求項２又は請求項３に記載の遅延同期回路において、位相比較回路は、中段位相比較器の出力を所定のタイミングで停止する出力停止回路を有することとした。
【００１５】
また、請求項５に係る本発明では、固体撮像素子と、この固体撮像素子にクロック信号を供給するタイミングジェネレータとを有する撮像装置において、タイミングジェネレータは、基準信号を所定時間遅延する２Ｎ個の遅延素子を直列に接続した遅延回路と、基準信号の極性を反転させた信号の位相と、遅延回路の最前段からＮ段目の遅延素子が出力する信号の位相とを比較する中段位相比較器と、中段位相比較器の比較結果に基づいて遅延素子の遅延量を制御する遅延制御回路とを有し、基準信号に同期させた信号を生成する遅延同期回路を有することとした。
【発明の効果】
【００１６】
本発明では、以下に記載するような効果を奏する。
【００１７】
請求項１に係る本発明では、基準信号を所定時間遅延する２Ｎ個の遅延素子を直列に接続した遅延回路と、基準信号と遅延素子が出力する遅延信号との位相を比較する位相比較回路と、位相比較回路の比較結果に基づいて遅延素子の遅延量を制御する遅延制御回路とを有し、基準信号に同期させた信号を生成する遅延同期回路において、位相比較回路は、基準信号の極性を反転させた信号の位相と、遅延回路の最前段からＮ段目の遅延素子が出力する信号の位相とを比較する中段位相比較器を有することとしたため、位相比較回路に基準信号が入力されてから位相比較を開始するまでの時間を短縮することができ、これにより、基準信号に同期させた信号を生成するまでの時間を短縮することができる。
【００１８】
また、請求項２に係る本発明では、請求項１に記載の遅延同期回路において、位相比較回路は、基準信号の位相と、遅延回路の最後段である２Ｎ段目の遅延素子が出力する信号の位相とを比較する後段位相比較器を有することとしたため、基準信号に同期させた信号を生成する際の同期精度を向上させることができる。
【００１９】
また、請求項３に係る本発明では、請求項２に記載の遅延同期回路において、位相比較回路は、中段位相比較器の出力と、後段位相比較器の出力との論理和を遅延制御回路に入力する論理和回路を有することとしたため、中段位相比較器を用いた粗めの位相同期と、後段位相比較を用いた細かな位相同期とを同時に行うことができるので、位相同期の制度の向上と、位相同期までにかかる時間の短縮とを共に実現することができる。
【００２０】
また、請求項４に係る本発明では、請求項２又は請求項３に記載の遅延同期回路において、位相比較回路は、中段位相比較器の出力を所定のタイミングで停止する出力停止回路を有することとしたため、中段位相比較により粗めの位相比較を行った後に、後段位相比較器だけを用いてさらに細かな位相比較を行うことができる。
【００２１】
また、請求項５に係る本発明では、固体撮像素子と、この固体撮像素子にクロック信号を供給するタイミングジェネレータとを有する撮像装置において、タイミングジェネレータは、基準信号を所定時間遅延する２Ｎ個の遅延素子を直列に接続した遅延回路と、基準信号の極性を反転させた信号の位相と、遅延回路の最前段からＮ段目の遅延素子が出力する信号の位相とを比較する中段位相比較器と、中段位相比較器の比較結果に基づいて遅延素子の遅延量を制御する遅延制御回路とを有し、基準信号に同期させた信号を生成する遅延同期回路を有することとしたため、クロック信号を基準信号に同期させるまでの時間を短縮でき、これにより、撮像装置の起動時間を短縮できると共に、撮像装置を安定して駆動することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本実施形態に係る撮像装置について、図面を参照して具体的に説明する。
【００２３】
図１は、撮像装置１の概略を示すブロック図である。
【００２４】
図１に示すように、撮像装置１は、撮像対象からの光信号S1を撮像装置１に取り込むレンズ２と、レンズ２を介して取り込んだ光信号S1をアナログの電気信号S2に変換する固体撮像素子（ＣＣＤ「Charge Coupled Device」）３と、アナログの電気信号S2を増幅すると共にディジタルの電気信号S3に変換する信号変換回路４と、撮像装置１全体の動作を制御するディジタル信号処理回路５と、撮像した画像を表示する画像表示回路６と、ディジタル信号処理回路５から入力される制御信号S4に基づいて画像表示回路６を駆動するための駆動信号S5を生成して画像表示回路６に入力する駆動回路７と、ディジタル信号処理回路５から入力される基準信号S6に基づいて、この基準信号S6に同期させた複数種類のクロック信号S7を生成して、撮像装置１を構成する様々な回路及び電子素子に供給するタイミングジェネレータ（以下、「ＴＧ８」という。）とを備えている。なお、図１においてＴＧ８は、説明を簡単にするため、ＣＣＤ３と信号変換回路４にのみクロック信号S7を供給するようにしている。
【００２５】
また、このＴＧ８は、図２に示すように、基準信号S6に同期させた複数種類のタップ信号T1〜T2Nから任意の２つのタップ信号を選択するタップセレクタ９を備えており、このタップセレクタ９により、複数種類のタップ信号T1〜T2Nから、所望のクロック信号S7の立ち上がりタイミングと立下りタイミングとを決定するために用いる２つのタップ信号を選択して合成することにより、基準信号S6に同期したクロック信号S7を出力するようにしている。
【００２６】
さらに、このＴＧ８は、撮像装置１の電源投入時や温度が変化した時など、基準信号S6とクロック信号S7とが同期していない時に、クロック信号S7を基準信号S6に同期させる遅延同期回路10を備えている。
【００２７】
この遅延同期回路10は、基準信号S6を所定時間ずつ遅延する複数個（ここでは、２Ｎ個とする。）の遅延素子D1〜D2Nを直列に接続した遅延回路11と、基準信号S6と遅延素子D1〜D2Nが出力する遅延信号との位相を比較する位相比較回路12と、この位相比較回路12の比較結果に基づいて遅延素子D1〜D2Nの遅延量を制御する遅延制御回路13とを備えている。
【００２８】
特に、位相比較回路12は、基準信号S6の位相と、直列に接続した複数の遅延素子D1〜D2Nのうち最も後段に接続した２Ｎ段目の遅延素子D2Nが出力する後段遅延信号S2Nの位相とを比較する後段位相比較器14を備えており、さらに、基準信号S6の極性を反転させた反転基準信号S6aの位相と、複数の遅延素子D1〜D2Nのうち最前段からＮ段目の遅延素子DNが出力する中段遅延信号SNの位相とを比較する中段位相比較器15とを備えている。
【００２９】
後段位相比較器14は、後段遅延信号S2Nの位相が基準信号S6の位相よりも遅相している場合に、その遅相量に応じた時間だけアクティブ状態になる後段アップ信号SUaを出力し、後段遅延信号S2Nの位相が基準信号S6の位相よりも進相している場合に、その進相量に応じた時間だけアクティブ状態になる後段ダウン信号SDaを出力する。
【００３０】
また、中段位相比較器15は、基準信号S6の極性を反転させて反転基準信号S6aを生成するインバータ回路16を備えており、このインバータ回路16により生成した反転基準信号S6aの位相と、Ｎ段目の遅延素子DNが出力する中段遅延信号SNの位相とを比較する。
【００３１】
そして、この中段位相比較器15は、中段遅延信号SNの位相が反転基準信号S6aの位相よりも遅相している場合に、その遅相量に応じた時間だけアクティブ状態になる中段アップ信号SUbを出力し、中段遅延信号SNの位相が反転基準信号S6aの位相よりも進相している場合に、その進相量に応じた時間だけアクティブ状態になる中段ダウン信号SDbを出力する。
【００３２】
さらに、この位相比較回路12は、後段位相比較器14と中段位相比較器15の出力信号同士の論理和を遅延制御回路13に入力する第1論理和回路17aと第２論理和回路17bとを備えている。
【００３３】
第1論理和回路17aは、後段アップ信号SUaと中段アップ信号SUbとの論理和である論理和アップ信号SUcを生成して遅延制御回路13に入力する。
【００３４】
第２論理和回路17bは、後段ダウン信号SDaと中段ダウン信号SDbとの論理和である論理和ダウン信号SDcを生成して遅延制御回路13に入力する。
【００３５】
しかも、この位相比較回路12は、外部から入力される出力停止信号SWが入力された所定のタイミングで、中段位相比較器15が出力する中段アップ信号SUb及び中段ダウン信号SDbの出力を停止する出力停止回路18を備えている。
【００３６】
遅延制御回路13は、このように構成した位相比較回路12の比較結果に基づいて電荷Qの充放電を行うチャージポンプ回路19と、このチャージポンプ回路19が充放電する電荷に応じて遅延素子D1〜D2Nの遅延量を制御するための制御電圧Vcを各遅延素子D1〜D2Nに印加するフィルタ回路20とを備えている。
【００３７】
チャージポンプ回路19は、論理和アップ信号SUcがアクティブ状態のときに、フィルタ回路20内のコンデンサ（図示略。）に電荷Qを充電すると共に、論理和ダウン信号SDcがアクティブ状態のときに、フィルタ回路20内のコンデンサに蓄積されている電荷Qを引き抜く（放電させる。）回路である。
【００３８】
なお、このとき、チャージポンプ回路19は、論理和アップ信号SUcがアクティブ状態である時間に応じた量の電荷Qを充電し、論理和ダウン信号SDcがアクティブ状態であるに応じた量の電荷Qを放電するようにしている。
【００３９】
フィルタ回路20は、コンデンサと抵抗とにより構成した一般的なローパスフィルタであり、チャージポンプ回路19による充放電によってコンデンサに蓄積されている電荷Qに応じた制御電圧Vcを各遅延素子D1〜D2Nに印加する回路である。
【００４０】
各遅延素子D1〜D2Nは、フィルタ回路20から印加される制御電圧Vcが上昇すると遅延量を減少させ、制御電圧Vcが降下すると遅延量を増加かせる可変遅延素子であり、その遅延量を変化させることによって各タップ信号T1〜T2Nの位相を調整してクロック信号S7を基準信号S6に同期させるようにしている。
【００４１】
以下、このように構成した遅延同期回路10の動作について図３に示すフローチャートを参照して具体的に説明する。
【００４２】
まず、遅延同期回路10に基準信号S6が入力される。ここでは、基準信号S6の周期をTa[s]とする。
【００４３】
ここで基準信号S6は、遅延回路11と位相比較回路12とに入力される。
【００４４】
遅延回路11は、各遅延素子D1〜D2Nにより基準信号S6を所定時間（Ta/２N[s]）ずつ遅延する。
【００４５】
そして、これら各遅延素子D1〜D2Nは、図３に示すように、それぞれ基準信号S6をTa/２N[s]ずつ遅延したタップ信号T1〜T2Nをタップセレクタ９に入力する。
【００４６】
このとき、特に、遅延回路11の最前段からN段目の遅延素子DNは、タップ信号TNと同一の遅延信号を中段遅延信号SNとして位相比較回路12に入力し、最後段である2N段目の遅延素子D2Nは、タップ信号T2Nと同一の遅延信号を後段遅延信号S2Nとして位相比較回路12に入力する。
【００４７】
位相比較回路12では、遅延同期回路10に最初に基準信号S6が入力されてからNTa/2N[s]後に、中段位相比較器15にＮ段目の遅延素子DNが出力した中段遅延信号SNと、そのときの遅延同期回路10に入力された基準信号S6の極性を反転させた反転基準信号S6aとが入力され、後段位相比較器14には、そのとき遅延同期回路10に入力された基準信号S6が入力される。
【００４８】
このとき、遅延同期回路10に最初に入力された基準信号S6は、Ｎ＋１段目以降の遅延素子D（N+1）〜D2Nにより遅延されているため、最後段の遅延素子D2Nから後段位相比較器14には後段遅延信号S2Nが入力されない。
【００４９】
ここで、中段位相比較器15では、反転基準信号S6aの位相と中段遅延信号SNの位相とを比較する。
【００５０】
そして、中段位相比較器15は、中段遅延信号SNの位相が反転基準信号S6aの位相よりも遅相している場合に、その遅相量に応じた時間だけアクティブ状態になる中段アップ信号SUbを出力し、中段遅延信号SNの位相が反転基準信号S6aの位相よりも進相している場合に、その進相量に応じた時間だけアクティブ状態になる中段ダウン信号SDbを出力する。
【００５１】
なお、このとき第１論理和回路17aには中段アップ信号SUbだけが入力されており、第２論理和回路17bには中段ダウン信号SDbだけが入力されているため、遅延制御回路13には、中段アップ信号SUbがそのまま論理和アップ信号SUcとして、中段ダウン信号SDbがそのまま論理和ダウン信号SDcとして入力される。
【００５２】
遅延制御回路13は、この論理和アップ信号SUｃ及び論理和ダウン信号SDcに基づいて、上記したように各遅延素子D1〜D2Nに印加する制御電圧Vcを調整しながら、図４（a）に示すように、中段遅延信号SNと反転基準信号S6aとの位相が同期するように制御を行う。
【００５３】
このように、中段位相比較器15は、最後段の遅延素子D2Nから、まだ最初の後段遅延信号S2Nが出力される前の時点で位相比較を開始する。
【００５４】
そのため、この遅延同期回路10に最初に基準信号S6が入力されてから、遅延制御回路13が遅延素子D1〜D2Nに制御電圧Vcを印加するまでの時間を短縮することができ、これにより、基準信号S6に同期したクロック信号S7を生成するまでの時間を短縮することができる。
【００５５】
その後、最後段の遅延素子D2Nから後段遅延信号S2Nが出力されると、後段位相比較器14は、後段遅延信号S2Nの位相と、このとき遅延同期回路10に入力された基準信号S6の位相とを比較する。
【００５６】
そして、後段位相比較器14は、後段遅延信号S2Nの位相が基準信号S6の位相よりも遅相している場合に、その遅相量に応じた時間だけアクティブ状態になる後段アップ信号SUaを出力し、後段遅延信号S2Nの位相が基準信号S6の位相よりも進相している場合に、その進相量に応じた時間だけアクティブ状態になる後段ダウン信号SDaを出力する。
【００５７】
このとき、第１論理和回路17aには、後段アップ信号SUaと中段アップ信号SUbとが入力され、後段アップ信号SUaと中段アップ信号SUbとの論理和をとった論理和アップ信号SUcが遅延制御回路13に入力される。
【００５８】
一方、第２論理和回路17bには、後段ダウン信号SDaと中段ダウン信号SDbとが入力され、後段ダウン信号SDaと中段ダウン信号SDbとの論理和をとった論理和ダウン信号SDcが遅延制御回路13に入力される。
【００５９】
遅延制御回路13は、この論理和アップ信号SUｃ及び論理和ダウン信号SDcに基づいて、上記したように各遅延素子D1〜D2Nに印加する制御電圧Vcを調整しながら、図４（a）及び図４（b）に示すように、中段遅延信号SNと反転基準信号S6aとの位相、及び、後段遅延信号S2Nと基準信号S6との位相が共に同期するように制御を行う。
【００６０】
このように、遅延制御回路13により各遅延素子D1〜D2Nに印加する制御電圧Vcの制御を行うので、クロック信号S7を基準信号S6に同期させるまでの時間を短縮できるだけでなく、クロック信号S7と基準信号S6との同期精度を向上させることができる。
【００６１】
すなわち、中段位相比較器15による比較結果に基づいて、クロック信号S7と基準信号S6との粗めの位相同期を行い、後段位相比較器14による比較結果に基づいて、クロック信号S7と基準信号S6との位相同期を微調整することによって、クロック信号S7と基準信号S6との同期精度を向上させることができる。
【００６２】
また、上記したように、この遅延同期回路10では、中段位相比較器15を粗調整用の比較器として、また、後段位相比較器14を微調整用の比較器として使用するため、クロック信号S7と基準信号S6とを同期させる際には、クロック信号S7と基準信号S6との同期がある程度安定し始めたときに、出力停止回路18へ出力停止信号SWを入力することにより、中断位相比較器15を切り離し、その後、後段位相比較器14による微調整だけを行うようにしている。
【００６３】
これにより、遅延制御回路13は、中段位相比較器15からの不必要な位相比較結果を除外し、後段位相比較器14からの位相比較結果だけを用いて遅延素子D1〜D2Nの遅延量を制御することができるので、一層細やかに遅延量の制御を行うことができる。
【００６４】
以上、説明したように、本実施形態に係る遅延同期回路10では、クロック信号S7を基準信号S6に同期させるまでの時間を短縮することができるので、この遅延同期回路10を備えた撮像装置1は、電源の投入時から画像表示回路６を起動させるまでの時間を短縮することができる。
【図面の簡単な説明】
【００６５】
【図１】本実施形態に係る撮像装置を示すブロック図である。
【図２】本実施形態に係る遅延同期回路を示すブロック図である。
【図３】遅延同期回路の動作タイミングチャートである。
【図４】位相比較回路による位相比較を示すタイミングチャートである。
【図５】従来の遅延同期回路を示すブロック図である。
【符号の説明】
【００６６】
１  撮像装置
２  レンズ
３  ＣＣＤ
４  信号変換回路
５  ディジタル信号処理回路
６  画像表示回路
７  駆動回路
８  ＴＧ
９  タップセレクタ
１０  遅延同期回路
１１  遅延回路
１２  位相比較回路
１３  遅延制御回路
１４  後段位相比較器
１５  中段位相比較器
１６  インバータ回路
１７a  第１論理和回路
１７b  第２論理和回路
１８  出力停止回路
１９  チャージポンプ回路
２０  フィルタ回路
【図１】
2006295275.tif 000003
【図２】
2006295275.tif 000004
【図３】
2006295275.tif 000005
【図４】
2006295275.tif 000006
【図５】
2006295275.tif 000007