(57)【要約】【課題】  複数の電源系を独立して制御した場合であっても、安定して制御することができる半導体装置及びその製造方法を提供すること。【解決手段】  本発明にかかる半導体装置は、少なくとも第１の電源系Ａと第２の電源系Ｂとを有する半導体装置であって、入力あるいは出力信号の電流制御が可能な入出力回路１１と、第１の電源系Ａに設けられ、入出力回路１１を電流制御を行なう制御信号が入力される制御信号用入力回路５１と、第２の電源系Ｂに設けられ、第２の電源系の電源電圧に応じて入出力回路１１の電流制御を行なう制御回路４１とを備えたものである。【選択図】  図２
2006303300.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１の電源系と第２の電源系とを有する半導体装置であって、
入力あるいは出力信号の電流制御が可能な入出力回路と、
前記第１の電源系に設けられ、前記入出力回路の電流制御を行う制御信号が入力される制御信号用と、
前記第２の電源系に設けられ、前記第２の電源系の電源電圧に応じて前記入出力回路の電流制御を行う制御回路とを備えた半導体装置。
【請求項２】
前記入出力回路に、スイッチが接続されたプルアップ抵抗又はプルダウン抵抗を有する入力回路が設けられ、
前記制御信号又は前記第２の電源系の電源電圧に応じて前記プルアップ抵抗又はプルダウン抵抗に接続されたスイッチを制御して、前記入出力回路の電流を制御する請求項１に記載の半導体装置。
【請求項３】
前記第１の電源系及び前記第２の電源系と異なる第３の電源系によって動作する内部回路をさらに備え、
前記制御回路に前記内部回路からの内部信号が入力され、当該制御回路が前記内部信号に応じて前記入出力回路の電流を制御する請求項１又は２に記載の半導体装置。
【請求項４】
前記入出力回路の電流を制御する制御線が前記制御回路と前記制御信号用入力回路との間で周回している請求項１、２又は３に記載の半導体装置。
【請求項５】
第１の電源系と第２の電源系とを有する半導体装置の製造方法であって、
入力あるいは出力信号の電源制御が可能な入出力回路に、前記第１の電源系に設けられた制御信号用入力回路から第１のレベルの制御信号を入力し、
前記第１のレベルの制御信号に基づいて前記入出力回路の電流を制御した状態で動作試験を行い、
前記動作試験によって前記半導体装置が良品か不良品であるかを選別し、
前記良品と選別された半導体装置に対して、前記制御信号を第２のレベルとするよう、前記制御信号用入力回路及び前記第２の電源系に設けられた制御回路に外部配線を接続する半導体装置の製造方法。
【請求項６】
前記入出力回路に、スイッチが接続されたプルアップ抵抗又はプルダウン抵抗を有する入力回路が設けられ、
前記制御信号又は前記第２の電源系の電源電圧に応じて前記プルアップ抵抗又はプルダウン抵抗に接続されたスイッチを制御して、前記入出力回路の電流を制御する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記制御信号を前記第２のレベルとするよう、前記制御信号用入力回路の入力端子に外部配線が接続される請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に詳しくは複数の電源系を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの出荷時動作試験として、ＩＤＤ測定試験や、論理動作試験が行なわれる。ＩＤＤ測定試験では、例えば、半導体装置の全ノードを高電圧レベルに固定した状態で、半導体装置を介して電源とグランドに流れる電流を測定する。これにより、半導体装置が不良品であるか否かを判別することができる。例えば、トランジスタにリーク電流がある場合、所定の値よりも流れる電流が高くなるため、不良品であると判別される。
【０００３】
ところで、半導体装置は通常、インターフェース回路となる入出力回路と、入出力回路より信号が入出力される内部回路とを備えている。入出力回路には入力端子と接続された入力バッファと出力端子と接続された出力バッファとが設けられている。例えば、図５に示すように、入力バッファ回路２３には、入力端子２２を高電位又は低電位に固定するためプルダウン抵抗２５が用いられる。プルダウン抵抗２５が設けられた入力バッファ回路２３を有する半導体装置に対してＩＤＤ測定を行うと、入力端子２２からプルダウン抵抗２５を介して、グランドに電流が流れてしまうため、測定値が大きくなってしまう。また、入力バッファ回路にプルアップ抵抗が設けられた場合も、同様に、ＩＤＤ測定試験の測定値が大きくなってしまう。
【０００４】
入力バッファ回路にプルアップ抵抗又はプルダウン抵抗が設けられた半導体装置に対して試験を行なう方法が開示されている（特許文献１）。特許文献１の半導体装置では、プルアップ抵抗及びプルダウン抵抗が設けられた入力バッファ回路及び出力バッファ回路に共通の動作試験制御信号を供給している。動作試験制御信号は、プルアップ抵抗及びプルダウン抵抗に接続されたスイッチに入力される。動作試験制御信号は、動作試験時にはＨで固定され、通常動作時にはＬで固定される。これにより、動作試験時では、プルアップ抵抗及びプルダウン抵抗をバッファ回路から切り離すことができる。このように、動作試験制御信号を入力することによって、プルアップ／プルダウン制御を行うことができる。
【０００５】
さらに、多電源系を有する半導体装置において、入力回路からプルアップトランジスタ又はプルダウントランジスタを切り離す方法についても開示されている（特許文献２）。特許文献２の半導体装置は、異なる電源系をもつＬＳＩにおける入出力バッファ回路のプルアップ／プルダウン制御を行うための構成について開示している。この半導体装置では、一方の電源系（電源系Ａとする）に設けられたバッファ回路の制御に、もう一方の電源系（電源系Ｂとする）を使用している。
【０００６】
【特許文献１】特開２００１−１３３５１１号公報
【特許文献２】特開平７−１８１２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、近年、トランジスタのオフリーク電流等による待機時消費電力の増大が、問題になってきている。この問題は、バッテリー駆動の携帯機器のみならず、デジタル家電などでも、重要視されている。待機時の消費電力を削減するため、例えば、ＬＳＩ内部に複数の電源系を持つように構成する。これにより、複数の電源系に分離し、動作しない箇所の電源をオフすることによって、消費電力の削減を図ることができる。
【０００８】
しかしながら、上記の半導体装置で、一方の電源系Ｂをオフした場合、他方の電源系Ａのバッファ回路の制御が失われるという問題点があった。すなわち、電源系Ｂをオフすると、電源系Ａのバッファ回路に制御信号を入力することができなくなってしまう。したがって、通常動作時において消費電力を低減するため、バッファ回路を制御するための電源系をオフすると、他方の電源系の制御が失われてしまう。このように、複数の電源系を有する従来の半導体装置では、一方の電源系をオフするとバッファ回路の制御が失われてしまうという問題点があった。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置は、第１の電源系と第２の電源系とを有する半導体装置であって、入力あるいは出力信号の電流制御が可能な入出力回路と、第１の電源系に設けられ、前記入出力回路の電流制御を行う制御信号が入力される制御信号用入力回路と、第２の電源系に設けられ、前記第２の電源系の電源電圧に応じて前記入出力回路の電流制御を行なう制御回路とを備えたものである。これにより、第１の電源系をオフした場合であっても、第２の電源系に接続された制御回路からの制御信号によって入出力回路を制御することができる。よって、確実に入出力回路を制御することができ、動作を安定させることができる。また、ＩＤＤ測定試験等の動作試験時は、制御信号用入力回路からの制御信号によって入出力回路の電流を制御することができ、確実に動作試験を行なうことができる。
【００１０】
本発明にかかる半導体装置の製造方法は、第１の電源系と第２の電源系とを有する半導体装置の製造方法であって、入力あるいは出力信号の電流制御が可能な入出力回路に、前記第１の電源系に設けられた制御信号用入力回路から第１のレベルの制御信号を入力し、前記第１のレベルの制御信号に基づいて前記入出力回路の電流を制御した状態で動作試験を行い、前記動作試験によって前記半導体装置が良品か不良品であるかを選別し、前記良品と選別された半導体装置に対して、前記制御信号を第２のレベルとするよう、前記制御信号用入力回路及び前記第２の電源系に設けられた制御回路に外部配線を接続するものである。これにより、ＩＤＤ測定等の動作試験時には、制御信号用入力回路からの制御信号によって入出力回路を制御することができる。よって、正確に動作試験を行なうことができる。さらに、通常動作時には、第２の電源系に設けられた制御回路からの制御信号によって、入出力回路が制御されるため、第１の電源系をオフした場合であっても、入出力回路の電流を確実に制御することができる。よって、動作を安定させることができる。
【発明の効果】
【００１１】
本発明によれば、複数の電源系を独立して制御した場合であっても、安定して制御することができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明は以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【００１３】
本発明にかかる半導体装置に構成について説明する。半導体装置１は、内部回路１０と、内部回路１０の外周に設けられた入出力回路１１とを備えている。入出力回路１１は他の半導体装置とのインターフェースとなる。すなわち、入出力回路１１には外部配線が接続される。内部回路１０及び入出力回路１１は、第１の電源系Ａと第２の電源系Ｂとに分離されている。すなわち、第１の電源系Ａ及び第２の電源系Ｂに電源を供給することにより、半導体装置１全体が動作する。一方、第１の電源系Ａ又は第２の電源系Ｂの一方に電源を供給した場合、半導体装置１の一部のみが動作する。ここでは、第１の電源系Ａに電源を供給した場合、図１の点線より左側に配置された回路が動作するものとし、第２の電源系Ｂに電源を供給した場合、図１の点線より右側の回路が動作するものとする。第１の電源系Ａ及び第２の電源系Ｂにはそれぞれ電源電圧及びグランド電位が供給される。そして、第１の電源系Ａ及び第２の電源系Ｂを独立してオン／オフ制御できるようになっている。すなわち、外部から制御によって、第１の電源系Ａ及び第２の電源系Ｂのいずれか一方をオフし、他方をオンすることができる。
【００１４】
入出力回路１１には複数の入力回路２１及び出力回路３１が設けられている。入出力回路１１に設けられた入力回路２１を介して内部回路１０に入力信号が入力される。内部回路１０には、例えば、多数の論理回路が設けられている。そして、内部回路１０はその回路構成に従って、所定の処理を行なう。そして、内部回路１０は入出力回路１１に設けられた出力回路３１に対して出力信号を出力する。なお、図１において入力回路２１及び出力回路３１はそれぞれ１つしか図示されていないが、実際の半導体回路１の入力回路２１及び出力回路３１はそれぞれの電源系に対して複数設けられている。すなわち、第１の電源系Ａ及び第２の電源系Ｂに対して複数の入力回路２１及び複数の出力回路３１が設けられる。入力回路２１及び出力回路３１には制御信号が伝送される制御線１４が接続されている。制御線１４は、半導体装置１内部を周回している。すなわち、制御信号はリング状に設けられた制御線１４を介して、入力回路２１及び出力回路３１に入力される。
【００１５】
本発明にかかる半導体装置において、ＩＤＤ測定試験などの動作試験を行なうとき、制御信号は電源電圧レベル（Ｈ）に固定される。これにより、入力回路２１及び出力回路３１の全てが動作試験モードとなる。よって、入力回路２１に形成されたプルアップ抵抗及びプルダウン抵抗が切り離される。動作試験の結果に基づいて、良品又は不良品かが選別される。良品と選別された半導体装置の入出力回路１１には外部配線が接続される。一方、外部配線が接続された後の通常の動作時では、制御信号はグランドレベル（Ｌ）に固定される。これにより、入力回路２１及び出力回路３１の全てが通常動作モードとなる。プルアップ抵抗及びプルダウン抵抗が接続され、通常の動作を行なうことができる。これらの処理については後述する。
【００１６】
入出力回路１１には、さらに、制御回路４１と制御信号用入力回路５１とが設けられている。制御信号用入力回路５１は、制御線１４に接続されている。動作試験時では、制御信号用入力回路５１を介して入力された入力信号により、制御信号がＨに固定される。一方、制御回路４１は通常動作時において、制御信号をＬに固定する。制御信号用入力回路５１は第１の電源系Ａに設けられおり、制御回路４１は第２の電源系Ｂに設けられている。すなわち、制御回路４１と制御信号用入力回路５１は異なる電源系に設けられている。制御線１４は制御回路４１と制御信号用入力回路５１との間で周回している。
【００１７】
次に、入出力回路１１の構成について図２を用いて説明する。図２は入出力回路１１の構成を示す図であり、入出力回路１１の一部の構成のみを図示している。図２では、入出力回路１１の一部の構成として、出力回路３１と、制御信号用入力回路５１と、出力回路３１と、制御回路４１と、入力回路２１とを示している。
【００１８】
第２の電源系Ｂに設けられた入力回路２１は、半導体装置１の外周側に設けられた入力端子２２と内部回路１０側に設けられた入力バッファ回路２３とを備えている。入力バッファ回路２３には入力バッファ２４とプルダウン抵抗２５とトランジスタ２６とが設けられている。入力端子２２から入力された入力信号は、入力バッファ２４を介して内部回路１０に入力される。入力バッファ２４の入力側にプルダウン抵抗２５を設けることにより、入力信号が確実にグランドレベルとなる。トランジスタ２６はプルダウン抵抗２５と直列に接続されている。トランジスタ２６はプルダウン抵抗２５によるプルダウン接続を制御するスイッチである。トランジスタ２６のゲートには、制御線１４が接続されている。よって、トランジスタ２６は制御信号によってオン／オフ制御される。具体的には、制御信号がＬのとき、トランジスタ２６がオンし、入力端子２２がプルダウン状態となる。制御信号がＨのとき、トランジスタ２６がオフし、入力端子２２がプルダウン状態とはならない。ＩＤＤ測定試験などの動作試験時には、制御信号をＨとして、入力端子２２をプルダウン状態としないよう制御する。これにより、入力回路２１が動作試験モードとなり、正確に動作試験を行うことができる。また、通常動作時には、制御信号がＬとなっているため、トランジスタ２６がオンする。これにより、入力端子２２がプルダウンされ、通常動作モードとなる。このように入力端子２２と入力バッファ２４との間に設けられたプルダウン抵抗２５をトランジスタ２６と直列に接続することによって、プルダウン制御を行うことができる。なお、上記の入力回路２１ではプルダウン抵抗２５を設けた構成について説明したが、プルアップ抵抗を設けた構成でも同様に制御することができる。また、図２に示していないが、同様の構成の入力回路２１が第２の電源系Ｂにも設けられている。
【００１９】
第１の電源系Ａに設けられた出力回路３１は、半導体装置１の外周側に設けられた出力端子３２と内部回路１０側に設けられた出力バッファ回路３３とを備えている。出力バッファ回路３３には出力バッファ３４が設けられている。内部回路１０からの出力信号は、出力バッファ回路３３を介して出力端子３２に出力される。出力バッファ３４には、制御線１４が接続されている。出力バッファ３４は制御線１４の制御信号により制御される。具体的には、制御信号がＨのとき、出力バッファ３４が動作試験モードとなり、制御信号がＬのとき出力バッファ３４が通常動作モードとなる。ＩＤＤ測定時には、制御信号がＬとなっているため、正確に動作試験を行なうことができる。通常動作時には、制御信号がＨとなっているため、出力バッファ３４が動作する。このように、制御信号によって出力バッファ回路３３及び入力バッファ回路２３を制御することができる。なお、図２には図示していないが、同様の構成の出力回路３１が第２の電源系Ｂにも設けられている。
【００２０】
第１の電源系Ａには、制御信号用入力回路５１が設けられている。制御信号用入力回路５１は半導体装置１の外周側に設けられた制御信号用入力端子５２と、制御線１４側に設けられた制御信号用入力バッファ回路５３とを備えている。制御信号用入力バッファ回路５３には制御信号用入力バッファ５４とプルダウン抵抗５５とが設けられている。制御信号用入力バッファ５４の出力は、制御線１４に接続されている。よって、制御信号用入力端子５２に入力された制御信号は制御信号用入力バッファ５４を介して制御線１４に入力される。ＩＤＤ測定時には、制御信号用入力端子５２にプローブ等を接続して、制御信号用入力端子５２をＨとする。これにより、制御信号がＨとなり、入力回路２１及び出力回路３１を制御することができる。通常動作時には、制御信号用入力端子５２はＬに固定される。制御信号用入力バッファ５４の入力側にはプルダウン抵抗５５が接続されているため、安定して制御信号用入力端子５２をＬとすることができる。
【００２１】
第２の電源系Ｂには、制御回路４１が設けられている。この制御回路４１によって、通常動作時において、第１の電源系Ａをオフしても制御信号をＬに固定することができる。この制御回路４１の構成について図３を用いて説明する。図３は制御回路４１の構成を示す回路図である。制御線１４は並列に設けられた２つのＮ型ＭＯＳトランジスタ４３、４４を介してグランドに接続されている。一方のＮ型ＭＯＳトランジスタ４３のゲートには電源端子４２が接続されている。電源端子４３には、例えば、第２の電源系Ｂの電源電圧が印加される。すなわち、電源端子４３は電源線４５を介して電源供給用ブロックとして機能する。通常動作時には、外部配線から電源端子４３に電源電圧が供給される。従って、Ｎ型ＭＯＳトランジスタ４３はオンする。これにより、制御線１４がオン状態のＮ型ＭＯＳトランジスタ４３を介してグランドに接続される。よって、制御信号をＬに固定することができる。一方、動作試験時は、電源端子４３をオープンとする。これにより、Ｎ型ＭＯＳトランジスタ４３がオフする。
【００２２】
もう一方のＮ型ＭＯＳトランジスタ４４のゲートには、内部回路１０からの供給される内部信号線４６が接続される。動作試験時には、内部回路１０からの論理信号によってＮ型ＭＯＳトランジスタが常時オフするよう制御する。これにより、動作試験時には、Ｎ型ＭＯＳトランジスタ４３及びＮ型ＭＯＳトランジスタ４４がオフする。従って、動作試験時には制御信号用入力回路５１の入力に従って、制御信号がＨとなる。これにより、入力バッファ回路２３及び出力バッファ回路３３が動作試験モードとなり、正確に動作試験を行なうことができる。なお、動作試験時には第２の電源系Ｂに電源端子４２と異なる端子から第２の電源系Ｂに電源電圧を供給する。そして、動作試験に測定結果に応じて、その半導体装置１が良品又は不良品であるかを選別する。そして、良品と選別された半導体装置１に対して外部配線をボンディングする。具体的には、入力回路２１の入力端子２２及び出力回路３１の出力端子３２に外部配線を接続する。さらに、制御信号用入力回路５１の制御信号用入力端子５２に、制御信号をＬ固定とする外部配線を接続する。また、制御回路４１の電源端子４２にも外部配線を接続する。
【００２３】
一方、通常動作時には、外部配線から電源端子４２に電源電圧が供給される。したがって、Ｎ型ＭＯＳトランジスタ４３がオンし、制御信号がＬとなる。これにより、入力バッファ回路２３及び出力バッファ回路３３が通常動作モードとなる。ここで、第１の電源系Ａがオフし、第２の電源系Ｂがオンしている状態について考える。第１の電源系Ａがオフしていると、制御信号用入力回路５１の制御信号用入力端子５２がオープンとなる。しかし、電源端子４２には第２の電源系Ｂの電源電圧が供給されているため、制御回路４１が制御信号をＬ固定する。よって、入力バッファ回路２３及び出力バッファ回路３３が通常動作を維持する。さらに、第２の電源系Ｂがオフし、第１の電源系Ａがオンしている状態について考える。この場合、制御回路４１において制御線１４がグラントと接続されなくなる。しかしながら、制御信号用入力端子５２がＬに固定されているため、入力バッファ回路２３及び出力バッファ回路３３が通常動作を維持する。これにより、通常動作時において、いずれか一方の電源系がオフした場合でも、通常動作になるよう制御することができる。したがって、複数の電源系を独立してオン／オフ制御することができるため、消費電力を低減することができる。さらに、簡易な構成でＩＤＤ測定試験を正確に行なうことができる。
【００２４】
このように、制御信号用入力回路５１と制御回路４１とを異なる電源系に設けることによって、通常動作時に一方の電源系がオフした場合でも、入出力バッファ回路を適切に制御することができる。さらに、複数の電源系を独立して制御することができる半導体装置に対して、制御信号用入力回路５１を用いることにより確実に動作試験を行うことができる。
【００２５】
さらに、電源端子４２を通常動作時に第２の電源系Ｂに対して電源電圧を供給する電源端子と共用することができる。例えば、電源線４５とＮ型ＭＯＳトランジスタ４３のゲートとの間に、制御信号に応じて動作するスイッチを配置する。具体的には、制御信号がＨのとき、Ｎ型ＭＯＳトランジスタ４３のゲートに電源電圧を供給しないよう制御する。これにより、電源端子４２を電源系の電源端子と共有した場合でも、動作試験時の制御信号をＨに固定することができる。これにより、複数の電源系を有する半導体装置１に対して、入力端子の数を増やすことなく、動作試験を実施することができる。よって、ボンディングパッド数の数を少なくすることができ、簡易な構成とすることができる。
【００２６】
なお、上記の説明では、制御信号１４によって入力回路３２を制御する例について説明したが、これに限るものではない。すなわち、本発明では、制御信号によって出力回路３１の電流を制御することができる。制御信号１４によって電流制御される出力回路３１の一例について、図４を用いて説明する。図４は出力回路３１の構成の一例を示す図である。出力回路３１には論理回路６１と２つのトランジスタ６２と６つのトランジスタ６３が設けられている。２つのトランジスタ６２が電源電圧とグランドとの間に直列に接続されている。トランジスタ６２の一方は、Ｐｃｈトランジスタであり、他方はＮｃｈトランジスタである。トランジスタ６３も同様に、２つずつ電源電圧とグランドとの間に直列に接続されている。直列に接続された２つのトランジスタの一方はＰｃｈトランジスタであり、他方はＮｃｈトランジスタである。このように、電源電圧とグランドとの間に直列に接続された２つのトランジスタが４組設けられている。論理回路６１の出力又は入出力回路１１の前段に設けられたプリドライバからの入力６５はトランジスタ６２及びトランジスタ３のゲートに入力される。トランジスタ６２及びトランジスタ６３は論理回路６１又は入出力回路１１の前段に設けられたプリドライバからの入力６５によって制御される。
【００２７】
動作試験時は、トランジスタ６２がオン状態となり、トランジスタ６３がオフ状態となるように制御される。論理回路６１は常時Ｈの制御信号１４に基づいて、トランジスタ６２及びトランジスタ６３を制御する信号を出力する。すなわち、制御信号１４がＨのとき、３組のトランジスタ６３がハイインピーダンス状態になるよう制御する。一方。通常動作時には、プリドライバからの入力６５に応じて、トランジスタ６２及びトランジスタ６３を制御する。制御信号がＬのとき、プリドライバからの入力６５によってトランジスタ６２及びトランジスタ６３のＰｃｈトランジスタが同様に制御される。また、制御信号がＬのとき、プリドライバからの入力６５によってトランジスタ６２及びトランジスタ６３のＮｃｈトランジスタが同様に制御される。プリドライバからの入力６５は電源系Ｂの電源電圧に応じて変化する。したがって、プリドライバからの入力６５、すなわち、電源系Ｂの電源電圧によって、出力パッド３２に出力される電流を制御することができる。このように出力回路３１は制御信号１４によって、電流が制御される。従って、動作試験時には制御信号１４によって制御されるため、確実に動作試験を行なうことができる。通常動作時においても、制御回路４１等によって制御信号がＬに固定されるため、安定した動作が可能になる。なお、上述の入出力回路は、制御信号によって電流制御される入出力回路の一例であり、図示したものに限られるものではない。すなわち、本発明は、制御信号１４によって制御される入出力回路２１に適用することが可能である。
【００２８】
入出力バッファが酸化膜厚の異なる２種類のＭＯＳトランジスタで構成される場合、電源電圧もメインバッファ電圧とプリバッファ電圧の２種類に分かれることが多い。電源系がさらに複雑に別れ、入出力バッファ回路プリバッファ及び内部論理セルを駆動する電源電圧２系統（第１の電源系Ａ及び第２の電源系Ｂ）、並びに、入出力バッファ回路メインバッファを駆動する電源電圧２系統（第３の電源系Ｃ及び第４の電源系Ｄ）が存在する場合を考える。ここでは、第１の電源系Ａに制御信号用入力回路５１が設けられ、第４の電源系Ｄに制御回路４１が設けられているものとする。すなわち、第４の電源系Ｄの電源電圧は制御回路４１の電源端子４２から供給される。そして、Ｎ型ＭＯＳトランジスタ４４のゲートに第２の電源系Ｂの電源電圧によって動作する内部回路１０からの内部信号が入力されているものとする。このとき、内部信号を例えば、他の電源系に電源電圧が供給されていないことを示すスタンバイ信号とする。
【００２９】
この場合、第１の電源系Ａ、第３の電源系Ｃ及び第４の電源系Ｄをオフすると、制御信号用入力端子５２及び電源端子４２がオープンとなる。しかし、第２の電源系Ｂ内に存在する内部論理回路がスタンバイ信号を生成し、内部信号線３をＨに固定する。よって、Ｎ型ＭＯＳトランジスタ４４がオンし、制御信号をＬ固定することができる。よって、他の電源系をオフした場合でも、通常動作を行なうことができる。さらに、複数の電源系が独立にオン／オフ制御される場合であっても、内部回路１０の論理回路によって内部信号線をＨ固定することによって、安定して通常動作を行なうことができる。
【００３０】
このように、本発明にかかる半導体装置では、ＩＤＤ測定試験時には、常に全電源系がオンし、電源系が複雑にオン／オフされる通常動作時には、制御信号をＬ固定にさえしておけばよい点に着目した。すなわち、制御信号をＬ固定する機能を有する制御回路４１を制御信号用入力回路５１が設けられた電源系以外の電源供給用ブロックに組み込む。よって、電源供給時は、常に制御信号がＬ固定となり、かつこの電源がオフしても内部側のスタンバイ信号によって制御信号をＬに固定することができる。本ブロックは、電源供給用ブロックとして機能するため、入出力バッファ領域内での配置制限がない。また、半導体装置１の内部で、１つの制御信号用入力回路５１を設けるだけでよいため、入力端子となるボンディングパッドの追加をする必要がない。よって、複数の電源系を有する半導体装置に対して、正確に動作試験を行なうことができる。さらに、ボンディングパッドの数を少なくすることもできるため、ＬＳＩチップサイズの増大を防ぐことができる。
【００３１】
このように本発明では、複数の電源系を独立してオン／オフ制御可能な半導体装置に対して、簡易な構成で動作試験を行なうことができる。したがって、本発明にかかる半導体装置は、携帯機器やシステム家電などのシステムＬＳＩに好適である。なお、制御回路４１に設けるトランジスタはＮ型ＭＯＳトランジスタに限られるものではない。また、入力端子２２をプルダウンする抵抗にはトランジスタのオン抵抗を用いることもできる。この場合、制御信号によってスイッチングされるトランジスタのオン抵抗をプルダウン抵抗（プルアップ抵抗）とすれば、スイッチとプルダウン素子（プルアップ素子）とを１つのトランジスタで構成することができる。これにより、プルダウン回路（プルアップ回路）が１つのトランジスタで構成されるため、素子数を低減することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明にかかる半導体装置の構成を示す図である。
【図２】本発明にかかる半導体装置の入出力回路の構成を示す図である。
【図３】本発明にかかる半導体装置の制御回路の構成を示す回路図である。
【図４】本発明にかかる半導体装置の出力回路の構成を示す回路図である。
【図５】従来の半導体装置における入出力回路の構成を示す図である。
【符号の説明】
【００３３】
１  半導体装置、１０  内部回路、１１  入出力回路、２１  入力回路、
２２  入力端子、２３  入力バッファ回路、２４  入力バッファ、
２５  プルダウン抵抗、２６  トランジスタ、３１  出力回路、３２  出力端子、
３３  出力バッファ回路、３４  出力バッファ、４１  制御回路、４２  電源端子、
４３  トランジスタ、４４  トランジスタ、４５  電源線、４６  内部信号線、
５１  制御信号用入力回路、５２  制御信号用入力端子、
５３  制御信号用入力バッファ回路、５４  制御信号用入力バッファ、
５５  プルダウン抵抗、６１  論理回路、６２  トランジスタ、６３  トランジスタ
【図１】
2006303300.tif 000003
【図２】
2006303300.tif 000004
【図３】
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【図４】
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【図５】
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