(57)【要約】【課題】  折り返し雑音の発生が低減したＤ級増幅器を提供する。【解決手段】  Ｄ級増幅器は、第１のサンプリング周波数で動作するＤ／Ａ変換器１０と、Ｄ／Ａ変換器１０からの出力を受けるＰＷＭドライバ３とを備える。ＰＷＭドライバ３は、第１サンプリング周波数と同期した第２のサンプリング周波数で動作する。第２サンプリング周波数は、ＰＷＭドライバの三角波周波数に関連させることができる。また、記第１サンプリング周波数と第２サンプリング周波数との同期は、それらの周波数を、一方が他方の整数倍関係とすることにより行うことができる。【選択図】  図１
2006129366.tif 000002
【特許請求の範囲】
【請求項１】
Ｄ級増幅器であって、
イ）第１のサンプリング周波数で動作するＤ／Ａ変換器と、
ロ）該Ｄ／Ａ変換器からの出力を受けるＰＷＭドライバであって、前記第１サンプリング周波数と同期した第２のサンプリング周波数で動作する、前記のＰＷＭドライバと、
から成るＤ級増幅器。
【請求項２】
請求項１に記載のＤ級増幅器において、
前記第２サンプリング周波数は、前記ＰＷＭドライバの三角波周波数に関連すること、
を特徴とするＤ級増幅器。
【請求項３】
請求項１に記載のＤ級増幅器において、
前記第１サンプリング周波数と前記第２サンプリング周波数との同期は、それらの周波数を、一方が他方の整数倍関係とすることにより行うこと、
を特徴とするＤ級増幅器。
【請求項４】
請求項１に記載のＤ級増幅器において、
前記ＰＷＭドライバは、
ＰＷＭ変調器と、
ＰＷＭ変調器からの出力を受ける電力段と、
を備えたこと、
を特徴とするＤ級増幅器。
【請求項５】
ＰＷＭドライバであって、
イ）クロックを発生するクロック発生器であって、前記クロックが、ＰＷＭドライバが受ける入力信号に関係する第１のサンプリング周波数に同期した第２のサンプリング周波数を定める、前記のクロック発生器と、
ロ）前記入力信号を受け、前記クロックが定める前記第２のサンプリング周波数で動作するＰＷＭ変調器と、
を備えたＰＷＭドライバ。
【請求項６】
第１のクロック信号に応答して入力デジタル信号をアナログ信号に変換するデジタル・アナログ変換部と、
前記第１のクロック信号に同期した第２のクロック信号に応じて前記アナログ信号をPWM変調してPWM変調信号を出力するPWM変調部と、
前記PWM変調信号に応じた駆動信号を出力する駆動部と、
を有するD級増幅器。
【請求項７】
前記駆動信号を前記PWM変調部に帰還する帰還ループを有する請求項６に記載のD級増幅器。
【請求項８】
前記PWM変調部が、前記アナログ信号と前記駆動信号との差信号を出力する減算器を有する請求項７に記載のD級増幅器。
【請求項９】
前記PWM変調が、前記第１のクロック信号の２分の１の周波数の三角波信号に基づいて行なわれる請求項６，７又は８に記載のD級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭドライバおよびこれを用いたＤ級増幅器に関するものである。
【背景技術】
【０００２】
Ｄ級増幅器（いわゆるデジタルアンプ）を実現する方法は、各種提案されている。大別すると、デジタル方式とアナログ方式の実現方法が存在する。図７には、デジタル方式の例を示す。デジタル方式では、一般的には、入力されたデジタル信号をオーバーサンプリングしその後にデルタ・シグマ変調し、そして得られたパラレルのマルチビット信号をデジタル・パルス幅変調器（デジタルＰＷＭ）で１ビットのパルス幅変調信号に変換することで、増幅段である電力段を駆動するための信号を得るように構成されている（非特許文献１）。
このようなデジタル方式のＤ級増幅器の場合、電力段が理想的なスイッチであれば、電力段の前段までのデジタル回路で決定される性能を実現できる。しかし、現実に存在する電力段は数々の非理想的要素を持っているため、現実の回路では、Ｄ級増幅器の性能は、電力段の特性に制限されてしまう。したがって、デジタル方式のＤ級増幅器では、いかに信号処理の性能を上げても、Ｄ級増幅器に含まれる電力段のもつ特性以上の性能は実現できない。
【０００３】
図８には、アナログ方式のＤ級増幅器の例を示している。このアナログ方式では、デジタルＰＷＭではなくアナログＰＷＭ回路を用い、そしてこのアナログＰＷＭ回路に対し電力段の出力から帰還を用いることにより、電力段の持つ非理想要素による影響を低減し、その結果としてＤ級増幅器の大幅な性能向上を図ることができる。
しかし、アナログＰＷＭ回路はアナログ入力信号を必要とするため、近年主流の信号源であるＣＤやＤＶＤといったデジタル信号を扱う際には、図示のように、デジタル−アナログ変換器が必要となる。また、多くのデジタル−アナログ変換器（ＤＡＣ）は信号帯域外に雑音を持っており、その雑音を除去するため、図示のように、ＤＡＣの後にポスト・ローパスフィルタ（ＬＰＦ）を設ける必要がある。このローパス・フィルタに対しては非常に低い帯域までの遮断特性が要求されるため、ＩＣ回路へのＬＰＦの集積化は容易ではない。
【非特許文献１】L. Risbo, T. Morch, Performance of an all-digital power amplification system, 104th Audio Engineering Society Convention, Amsterdam, preprint 4695
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的は、ＰＷＭドライバを提供することである。
本発明の別の目的は、このＰＷＭドライバを用いたＤ級増幅器を提供することである。
本発明のその他の目的は、以下の説明から明らかとなる。
【課題を解決するための手段】
【０００５】
本発明による、Ｄ級増幅器は、イ）第１のサンプリング周波数で動作するＤ／Ａ変換器と、ロ）該Ｄ／Ａ変換器からの出力を受けるＰＷＭドライバであって、前記第１サンプリング周波数と同期した第２のサンプリング周波数で動作する、前記のＰＷＭドライバと、から成る。
【０００６】
本発明によれば、前記第２サンプリング周波数は、前記ＰＷＭドライバの三角波周波数に関連するようにできる。前記三角波周波数は、前記第２サンプリング周波数の１／２の周波数を有するようにできる。前記第１サンプリング周波数と前記第２サンプリング周波数との同期は、それらの周波数を、一方が他方の整数倍関係とすることにより行うようにできる。前記整数倍関係は、１倍とすることができる。
【０００７】
また、本発明によれば、前記ＰＷＭドライバは、ＰＷＭ変調器と、ＰＷＭ変調器からの出力を受ける電力段と、を備えるようにできる。また、前記ＰＷＭドライバは、前記電力段の出力から前記ＰＷＭ変調器へのフィードバック・ループを有するようにできる。
【０００８】
さらに、本発明による、ＰＷＭドライバは、イ）クロックを発生するクロック発生器であって、前記クロックが、ＰＷＭドライバが受ける入力信号に関係する第１のサンプリング周波数に同期した第２のサンプリング周波数を定める、前記のクロック発生器と、ロ）前記入力信号を受け、前記クロックが定める前記第２のサンプリング周波数で動作するＰＷＭ変調器と、を備える。
【０００９】
本発明によれば、ＰＷＭドライバは、さらに、前記ＰＷＭ変調器からの出力を受ける電力段を含むようにできる。また、前記ＰＷＭドライバは、前記電力段の出力から前記ＰＷＭ変調器へのフィードバック・ループを有するようにできる。
【発明の効果】
【００１０】
本発明によれば、Ｄ級増幅器におけるＰＷＭドライバのサンプリング周波数を、ＰＷＭドライバが受けるＤ級増幅器の他の回路からの入力信号に関係するサンプリング周波数に同期させることにより、PWM変調において生ずる雑音を低減することができる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明のいくつかの実施形態について、図面を参照して詳細に説明する。
図１を参照して、本発明の１実施形態のＤ級増幅器Ａについて説明する。Ｄ級増幅器Ａは、大きく分けてＤ／Ａ変換器（ＤＡＣ）部１とＰＷＭ（パルス幅変調）ドライバ３とから構成されている。ＤＡＣ部１は、ＤＡＣ１０と、第１クロック発生器１２とを備えている。一方、ＰＷＭドライバ３は、アナログＰＷＭ変調器３０と、第２クロックを発生する第２クロック発生器３２と、電力段３４とを備えている。
【００１２】
詳細には、ＤＡＣ１０は、任意のタイプのＤＡＣが可能であって、入力にデジタル入力信号を受け、また第１クロック発生器１２から第１クロックを受ける入力を有し、そして第１クロックにより定まるサンプリング周波数で動作することによって、受けたデジタル入力信号をＤ／Ａ変換しそしてその結果としての出力を発生する。この出力は、０次ホールドの信号形態にあるＤ／Ａ変換出力である。尚、ＤＡＣ１０の場合におけるサンプリング周波数とは、アナログ信号をサンプリングするための周波数という意味ではなく、デジタル信号をアナログ信号に変換するための処理を支配している周波数を意味するものである。したがって、ＤＡＣ１０の出力は、第１クロック発生器１２が定めるこのサンプリング周波数により決まる周波数成分、すなわち信号帯域外ノイズを含んでいる。
【００１３】
一方、ＰＷＭドライバ３のアナログＰＷＭ変調器３０は、ＤＡＣ１０からのそのＤ／Ａ変換出力を受ける入力を有しており、さらにまた、第２クロック発生器３２からのクロックを受ける入力も有している。第２クロック発生器３２は、図示のように同期回路３２０で構成されていて、この回路は、第１クロック発生器１２からの第１クロックを直接受ける入力をもち、そしてこの第１クロックに同期した第２クロックを出力に発生する。この同期回路は、第１クロック発生器１２の出力をそのままアナログＰＷＭ変調器３０に供給する単なる接続としたり、あるいは分周器または逓倍器で構成することができる。この第２クロックを上記のように受けるＰＷＭ変調器３０は、第２クロックの周波数により定まる周波数をもつ三角波を使用し、そしてＤＡＣ１０出力に応答してパルス幅変調を実行し、その結果のパルス幅変調された信号を発生する。このパルス幅変調信号は、電力段３４が入力に受け、そしてこの電力段３４は、例えば、スピーカ等の負荷を駆動するためにパルス幅変調信号を電力増幅して出力する。この電力段３４からは、図示のように、アナログＰＷＭ変調器３０に対しフィードバック接続を設けており、これにより、電力段内の非理想要素による影響を低減して、Ｄ級増幅器全体の性能向上を図ることができる。
【００１４】
この図１に示したＤ級増幅器Ａにおいては、ＤＡＣ部１とＰＷＭドライバ３との間におけるサンプリング周波数の同期は、ＤＡＣ部１における第１クロック発生器１２の第１クロックを、ＰＷＭドライバ３の同期回路３２０が直接受けるように接続することによって実現している。同期回路３２０では、受けた第１クロックをそのままあるいは分周または逓倍して第２クロックとして出力し、そしてこの第２クロックを受けるＰＷＭ変調器３０では、この第２クロックの周波数に応じた周波数の三角波を発生する。この三角波の周波数は、アナログＰＷＭ変調器３０におけるサンプリング周波数を定めるものである。したがって、図１の第２クロック発生器３２を設けることにより、ＤＡＣ１０の出力を受けるアナログＰＷＭ変調器３０において、折り返し雑音の発生を除去あるいは発生しても最小限にすることができる。これにより、信号帯域外ノイズを含むＤＡＣ出力を、出力バッファやローパス・フィルタを介することなく、そのまま後続のＰＷＭドライバに供給することができ、これによってさらに、図８の従来の回路構成で必要であったポストＬＰＦを不要とすることができる。また、これにより、Ｄ級増幅器Ａの集積化が容易となる。
【００１５】
次に、図２を参照して、図１のＤ級増幅器Ａをより具体化した１実施形態のＤ級増幅器Ｂについて説明する。尚、図２においては、図１の要素と対応する要素には、同じ参照番号の後に記号“Ｂ”を付してある。この図２のＤ級増幅器Ｂにおいては、ＤＡＣ部１ＢにおいてＤＡＣとしてΔΣ型ＤＡＣを含み、またＰＷＭドライバ３Ｂ内のＰＷＭ変調器として積分器を１段含む回路を使用している。詳細には、Ｄ級増幅器ＢのＤＡＣ部１Ｂは、ΔΣ型ＤＡＣ１０Ｂと、第１クロック発生器１２Ｂとを備えている。ΔΣ型ＤＡＣ１０Ｂは、公知の回路構成のものであって、１例として、デジタル入力を受けるデルタ・シグマ変調器１００Ｂと、この変調器からのマルチビット出力を受けるダイナミック・エレメント・マッチング（ＤＥＭ）回路１０２Ｂと、このＤＥＭ回路１０２Ｂからのマルチビット出力を受けるセグメント型ＤＡＣ１０４Ｂとで構成されている。ＤＥＭ回路１０２Ｂについては、以下の文献に詳細に説明されているので、ここでは説明を省略する。
1: Rudy J. Van de Plassche, "Dynamic element matching for high-accuracy monolithic D/A converters," IEEE J. Solid-State Circuits, vol. SC-11, pp. 795-800, Dec. 1976.
2: L. Richard Carley, "A noise-shaping coder topology for 15+ bi converters," IEEE J. Solid-State Circuits, vol. SC-24, pp. 267-273, 1989.
3: Bosco H. Leung, "Architectures for multi-bit oversampled A/D converter employing dynamic element matching techniques," IEEE ISCAS 1991, pp. 1657-1660.
また、セグメント型ＤＡＣ１０４Ｂは、知られている様に、互いに均等の重みを発生する多数のセグメントを並列に備えた回路である。このような構成をもつΔΣ型ＤＡＣ１０Ｂは、第１クロック発生器１２Ｂからの３２ｆｓクロックを受けるように接続されている。ここで、ｆｓは、デルタ・シグマ変調器１００Ｂが外部から受けるデジタル信号に関連するサンプリング周波数である。ΔΣ型ＤＡＣ１０Ｂでは３２倍のオーバーサンプリングした出力を発生するため、第１クロック発生器１２Ｂで３２ｆｓのクロックを発生する。尚、本実施形態の説明では、デルタ・シグマ変調器１００Ｂが受けるデジタル入力は、本例では、図示しないデジタル・シグナル・プロセッサ（ＤＳＰ）からの８倍（８ｆｓ）のオーバーサンプリングがされたデジタル信号であるとする（尚、ｆｓは、ＤＳＰが受けるオリジナルのデジタル信号のサンプリング周波数である）。これにより、デジタル入力信号は、デルタ・シグマ変調器１００Ｂでさらに４倍にオーバーサンプリング及び変調されて、ＤＥＭ回路１０２Ｂを介してセグメント型ＤＡＣ１０４Ｂに入力される。ＤＡＣ１０４Ｂは、Ｄ／Ａ変換処理後の信号を、３２倍（３２ｆｓ）のオーバーサンプリングされた信号として出力する。このＤ／Ａ変換後の信号は、信号帯域外のノイズを含む信号である。
【００１６】
一方、ＰＷＭドライバ３Ｂは、アナログＰＷＭ変調器３０Ｂと、第２クロック発生器３２Ｂと電力段３４Ｂとを備えている。詳しくは、第２クロック発生器３２Ｂは、１／２分周器３２０Ｂで構成されていて、第１クロック発生器１２Ｂからの３２ｆｓクロックを受け、そして分周結果である１６ｆｓクロックを出力に発生する。また、アナログＰＷＭ変調器３０Ｂは、三角波発生器３００Ｂと、減算器３０２Ｂと、積分器３０４Ｂと、加算器３０６Ｂと、比較器３０８Ｂとを備えている。減算器３０２Ｂは、２つの入力のうちの一方にセグメント型ＤＡＣ１０４Ｂの出力を受け、他方の入力に電力段３４Ｂからのフィードバック出力を受け、そして一方の入力から他方の入力を減算した結果を出力に発生する。このフィードバック接続は、上記のように電力段３４Ｂ内の非線形要素による影響を除去または低減するように働く。次に、減算器出力を受ける積分器は、入力の積分した結果を出力に発生し、そしてこれは、加算器３０６Ｂの２つの入力のうちの一方に印加される。一方、三角波発生器３００Ｂは、入力に分周器３２０Ｂからの１６ｆｓクロックを受け、そして出力に、３２ｆｓの１／２の１６ｆｓの周波数の三角波を発生する。ここで、パルス幅変調においては、三角波の１周期の間に２回サンプリングが発生するため、１６ｆｓの三角波は、実質上３２ｆｓのサンプリング周波数に相当している。この三角波は、加算器３０６Ｂの他方の入力に印加され、その結果、加算器は、出力に積分器出力と三角波との加算結果である出力を発生する。この加算器出力を一方の入力に受ける比較器３０８Ｂは、他方の入力に基準レベル値を受け、そして加算器出力が、基準レベル値より大きいときハイの出力を、そして大きくないときローの出力を発生する。この比較器出力がパルス幅変調信号となる。尚、このアナログＰＷＭ変調器３０Ｂでは、積分器出力を三角波の加算した後にその加算結果を基準レベルと比較してパルス幅変調信号を形成する回路構成を採用しているが、その他の任意の既知の回路構成のものに変更することもできる。このようにして形成されたパルス幅変調信号は、電力段３４Ｂにより電力増幅されて出力される。この電力段は、任意の既知のＤ級ドライブ回路で構成することができる。この電力段の出力は、Ｄ級増幅器で駆動すべき負荷へ供給される。また、電力段のこの出力は、電力段３４Ｂから減算器３０２Ｂへフィードバック出力として使用することができる。
【００１７】
次に、図３および図４を参照して、図２のＤ級増幅器Ｂの動作について詳細に説明する。尚、図３は、ΔΣ型ＤＡＣ１０Ｂが受けるデジタル入力（図３（ａ））と、セグメント型ＤＡＣ１０４Ｂの出力（図３（ｂ））と、ＰＷＭ変調器３０Ｂの出力（図３（ｃ））の波形を示している。図３から分かるように、デジタル入力、ＤＡＣ部、ＰＷＭドライバ部の信号の流れに従い、信号の振幅方向（グラフ縦軸）の分解能は下がっていき、時間軸方向の分解能が上がっていく形になっており、そして最終的なＰＷＭ変調器３０Ｂの出力（電力段３４Ｂの出力も同様）においては時間軸方向は連続信号になっている。図４は、それらデジタル入力（図４（ａ））と、ＤＡＣ出力（図４（ｂ））と、ＰＷＭ変調器出力（図４（ｃ））の周波数スペクトルを示している。一般的なオーディオ信号の場合を例では、デジタル入力信号は４８ｋＨｚ（ｆｓに相当）で２４ビットの信号であり、これがＤＡＣ部１Ｂの出力では１．５３６ＭＨｚ（３２ｆｓに相当）で６ビットの信号に変換され、最終的には７６８ｋＨｚ（１６ｆｓに相当）のＰＷＭ信号となる。
【００１８】
図３から分かるように、デジタル入力は、マルチビットのデジタル信号であって、サンプリング周波数８ｆｓ（Ｆdigitalとも記す）を有する。尚、理解の便宜のため、このデジタル入力信号は、０次ホールドした形態で示しているが、実際には、離散化された二進信号である。図４（ａ）に示したように、このデジタル入力信号それ自体も、オリジナルの入力信号の成分以外に、サンプリング周波数Ｆdigitalの整数倍の位置に高調波成分を有している。このデジタル入力信号からΔΣ型ＤＡＣ１０Ｂが発生するＤＡＣ出力は、図３（ｂ）に示すように、４倍オーバーサンプリング処理を経ているため、サンプリング周波数が図３（ａ）のものより高くなり、結果として３２ｆｓ（Ｆdacとも記す）のサンプリング周波数を有するものとなっている。同様に、図３（ｂ）においても、理解しやすくするため、０次ホールドした形態で波形を示しているが、実際には、離散化されたマルチビットの二進信号である。このＤＡＣ出力の周波数スペクトルは、図４（ｂ）に示したように、入力信号帯域とオーバーサンプリング周波数との間に、信号帯域外ノイズが存在している。
【００１９】
次に、ＰＷＭ変調器３０Ｂの出力においては、図３（ｃ）に示すように、信号帯域とＦdac周波数領域との間の信号帯域外ノイズが減衰されており、またこれと共に、三角波周波数Ｆpwm近辺の周波数領域にはＰＷＭ変調による周波数スペクトルが現れている。この場合、ＤＡＣ１０Ｂのサンプリング周波数ＦdacとＰＷＭ変調器３０Ｂのサンプリング周波数は、互いに同期しているため、ＰＷＭ変調器でのパルス幅変調により生ずるサンプリングによっては折り返し雑音が発生していない。
【００２０】
詳しくは、一般に、折り返し雑音が問題になるのは、サンプリング周波数の１／２以上の帯域に成分をもつ信号をサンプリングする場合である。通常、サンプリングされた信号は、イメージ成分をサンプリング周波数の整数倍の位置の近辺にもつため、一度サンプリングされた信号を再度異なる周波数でサンプリングするためには、フィルタを介してイメージ成分を除去する必要がある。したがって図８のアナログ方式の従来回路では、ポストＬＰＦが必要となっている。しかし、本実施形態においては、ＤＡＣ１０４Ｂで発生する信号帯域外のノイズは、ＰＷＭ変調器３０Ｂに含まれたフィードバックを有する積分器３０４Ｂのもつローパス特性により減衰あるいは除去され、そしてこの信号帯域外ノイズが低減された状態でパルス幅変調される。ここで、三角波周波数ＦpwmはＦdacの１／２であるが、上記のようにＰＷＭ変調において生ずるサンプリングは三角波の１周期に２回のレートで生じるため、ＰＷＭ変調器におけるサンプリング周波数Ｆpwmsは、２倍のＦpwmに等しく、これはＦdacに一致している（Ｆpwms＝２×Ｆpwm＝Ｆdac）。このサンプリング周波数同期の結果として、上記のように、折り返し雑音が発生しない。
【００２１】
次に、図５を参照して、図１のＤ級増幅器Ａをより具体化した、図２の実施形態とは別の実施形態のＤ級増幅器Ｃについて説明する。尚、図５においては、図１および図２の要素と対応する要素には、同じ参照番号の後に記号“Ｃ”を付してある。図から分かるように、図５のＤ級増幅器Ｃは、図２のＤ級増幅器Ｂとはほぼ同じであり、異なっている点は、ＤＡＣ部１Ｃ内に含むＤＡＣが、ΔΣ型ＤＡＣとは別のタイプのＲ−２Ｒマルチビット型ＤＡＣ１０Ｃである点である。その他の点、すなわち、ＤＡＣ部１Ｃが３２ｆｓクロックを発生する第１クロック発生器１２Ｃも含む点、また、ＰＷＭドライバ３Ｃが、第２クロック発生器３２Ｃ（分周器３２０Ｃで構成）、アナログＰＷＭ変調器３０Ｃ（１６ｆｓ三角波を発生する三角波発生器３００Ｃ、減算器３０２Ｃ、積分器３０４Ｃ、加算器３０６Ｃ、比較器３０８Ｃを含む）、電力段３４Ｃを備える点は、同じである。すなわち、図５のＤ級増幅器ＣのＲ−２Ｒマルチビット型ＤＡＣ１０Ｃは、既知の回路構成のものであって、４倍のオーバーサンプリングを行うＤＡＣであって、Ｒ−２Ｒラダーネットワークを備えており、 そしてΔΣＤＡＣと同様に帯域外の雑音を持ったアナログ信号を出力する。このようなＤＡＣを使用した本実施形態でも、ＤＡＣ部１ＣとＰＷＭドライバ３Ｃ間でのサンプリング周波数の同期により、折り返し雑音を除去または低減できるという効果が同様に得られる。
【００２２】
次に、図６を参照して、図１、図２および図５に示したＰＷＭドライバ部分の別の実施形態であるＰＷＭドライバ３Ｄについて説明する。同様に、図６においては、図１、図２または図５の要素に対応する要素には、同じ参照番号の後に記号“Ｄ”を付してある。また、図６では、図１、図２および図５に示した第２サンプリング周波数発生器３２、第２クロック発生器３２等に対応する要素は図示を省略してある。この図６は、ＰＷＭドライバのうちの電力段からアナログＰＷＭ変調器へのフィードバックのより具体的な例を示している。詳細には、ＰＷＭドライバ３Ｄは、アナログＰＷＭ変調器３０Ｄと電力段３４Ｄとを含んでいる。ＰＷＭ変調器３０Ｄは、例えば図２に示したような減算器３０２Ｂおよび積分器３０４Ｂの組み合わせの代わりに２次のループ・フィルタ３０４Ｃを備えているが、その他の三角波発生器、加算器、比較器は同様に備えている（図示は省略）。また、電力段３４Ｄは、電力回路３４０Ｄに加えてこの出力側に接続されたローパス・フィルタ（ＬＰＦ）３４２Ｄとを備えている。このローパス・フィルタの出力は、スピーカ等の負荷に接続することができる。
【００２３】
電力段３４ＤからＰＷＭ変調器３０Ｄへのフィードバックは、本実施形態では、電力回路３４０Ｄの出力とＬＰＦ３４２Ｄの出力の２つを使用する。また、フィードバック先の回路位置として、図１、図２および図５の実施形態では、電力段の出力を積分器の入力位置を選んでいるが、本実施形態では、ＰＷＭ変調器３０Ｄ内の複数の異なった位置を選択することができる。例えば、図１、図２および図５の実施形態では１段の積分器を使用しているが、本実施形態では、図示のように、１段の積分器の代わりに、２つのフィルタ段３０４０および３０４２を直列接続した２次ループ・フィルタ３０４Ｃを使用している。したがって、本実施形態では、電力回路３４０Ｄの出力を第１のフィルタ段３０４０の入力に、またＬＰＦ３４２Ｄの出力を第２のフィルタ段３０４２の入力にフィードバックしている。これにより、電力段内の非線形要素による影響をより一層低減することができる(具体的には、例えば、ＬＰＦの非線形要素も低減することができるという効果がある。2重にフィードバックをかけることにより、電力回路及びＬＰＦそれぞれに対し適切な低減効果をもたせることができる。)。尚、この実施形態では、２次のループ・フィルタを使用したが、さらに高次のループ・フィルタを使用することもでき、この場合、フィードバックは、最適な性能が得られるようにフィードバック信号の組み合わせ、フィードバック先回路の位置を選択することができる。
【００２４】
以上に詳細に説明した種々の実施形態においては、同期の実現方法として、１／２の分周比をもつ分周器を用いた例について詳述した。しかし、サンプリング周波数間の同期は、それら周波数を等しくすること以外に整数倍関係にすることによっても実現することができる。したがって、図２および図５の実施形態において、分周器の分周比として１／２以外を値を選択することもでき、また例えば2倍、3倍等に変更することもでき、そしてこのような場合でも、折り返し雑音の低減または除去を実現することができる。また、上記の実施形態では、ＰＷＭ変調器が三角波を使用する例を説明したが、三角波以外の波形、例えば鋸歯状波を使用することもできる。鋸歯状波の場合、サンプリングは１周期に１回しか発生しないため、これに応じて分周比あるいは逓倍比を調節すれば良い。さらに、折り返し雑音の低減の観点からは、分周器の代わりに逓倍器を使用することもできる。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の１実施形態のＤ級増幅器を示すブロック図。
【図２】図２は、図１のＤ級増幅器をより具体化した１実施形態のＤ級増幅器を示すブロック図。
【図３】図３は、図２のＤ級増幅器内の信号の波形を示す波形図。
【図４】図４は、図３に示した図２のＤ級増幅器内の信号の周波数スペクトルを示す図。
【図５】図５は、図１のＤ級増幅器をより具体化した、図２の実施形態とは別の実施形態を示すブロック図。
【図６】図６は、図１、図２および図５に示したＰＷＭドライバ部分の別の実施形態を示すブロック図。
【図７】図７は、従来のデジタル方式のＤ級増幅器を示すブロック図。
【図８】図８は、従来のアナログ方式のＤ級増幅器を示すブロック図。
【符号の説明】
【００２６】
１，１Ｂ，１Ｃ  ＤＡＣ部
３，３Ｂ，３Ｃ，３Ｄ  ＰＷＭドライバ
１２，１２Ｂ，１２Ｃ，１２Ｇ  第１クロック発生器
３２，３２Ｂ，３２Ｃ，３２Ｇ  第２クロック発生器
【図１】
2006129366.tif 000003
【図２】
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【図３】
2006129366.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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