(57)【要約】【課題】  素子分離領域上へのフローティングゲート電極の張り出しを無くすことで素子の微細化を図ると共に、所望のカップリング比を得ることが可能な半導体装置を提供する。【解決手段】  第１の多結晶シリコン膜５は、その上部５ａが下側から上側にかけて先細り形状（テーパ部５ａａ）に形成されている。第１の多結晶シリコン膜５の上部５ａのテーパ部５ａａの側部に形成された素子分離絶縁膜１１をドライエッチング処理で除去できる。【選択図】  図１
2006303308.tif 000002
【特許請求の範囲】
【請求項１】
複数の溝部が形成された半導体基板と、
各溝部に素子分離絶縁膜がそれぞれ埋め込まれた素子分離領域と、
前記素子分離領域間に設けられた素子形成領域の前記半導体基板上に形成されたゲート絶縁膜と、
前記素子形成領域のゲート絶縁膜上に形成され且つ側面が前記素子分離領域の上部の側壁で挟まれたゲート下部と、このゲート下部の上に位置し前記ゲート下部に接する下面の幅が下面より上に位置する部分の幅より広くなるように前記下面の側端部から上方に向けてテーパ形状に形成されたゲート上部とを有するゲート電極とを備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極の前記ゲート下部は、前記半導体基板の表面に対して垂直に形成された側面を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離領域は、各溝部の下部に埋め込まれた第１の素子分離絶縁膜と、この第１の素子分離絶縁膜上に設けられた、前記第１の素子分離絶縁膜より埋め込み特性が高い塗布型の第２の素子分離絶縁膜がそれぞれ埋め込まれ、上部が前記半導体基板の表面から突出した構造をなしていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板上にゲート用絶縁膜を形成する工程と、
前記ゲート用絶縁膜の上にゲート電極用膜を形成する工程と、
前記ゲート電極用膜、前記ゲート用絶縁膜および前記半導体基板をエッチングして複数の溝部を形成すると共にテーパ部を備えたゲート電極を形成する工程と、
各溝部に第１の素子分離絶縁膜を埋込み、さらにこの第１の素子分離絶縁膜より埋め込み特性が良い塗布型の第２の素子分離絶縁膜を前記第１の素子分離絶縁膜上に形成する工程と、
前記ゲート電極のテーパ部の側部に形成された素子分離絶縁膜をドライエッチング法により除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記テーパ部を備えたゲート電極を形成する工程では、当該ゲート電極の上部側にテーパ部を備えるように形成すると共にゲート電極の下部側を矩形状に形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域に先行してゲート電極が形成されてなるトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型のフラッシュメモリ装置（不揮発性半導体記憶装置）のような半導体装置の場合、各メモリセルにはコントロールゲート電極およびフローティングゲート電極が形成されている。このコントロールゲート電極およびフローティングゲート電極間では、所望のカップリング比を確保する必要がある。
【０００３】
このカップリング比は、フラッシュメモリ装置のメモリセル特性の一指標を示すもので、フローティングゲート電極およびコントロールゲート電極の対向面積に依存しているが、これらの電極間の対向面積が広ければカップリング比を高くすることができ望ましい。そこで、これらの電極間の対向面積を向上するためフローティングゲート電極をＴ字形状にする技術がある（例えば、特許文献１参照）。
【０００４】
この特許文献１に開示されている技術によれば、フローティングゲート電極の下部が隣接する素子分離領域間に形成されていると共に、フローティングゲート電極の上部がテーパ形状に形成され、隣接する素子分離領域上に張り出して形成されているため、フローティングゲート電極の上にインターポリ絶縁膜が形成されると共にその上にコントロールゲート電極が形成されると、フローティングゲート電極およびコントロールゲート電極間の対向面積を増すことができ、カップリング比を大きくすることができる。
【特許文献１】米国特許第６６２４４６４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の不揮発性半導体記憶装置においては、カップリング比を大きくするために、特許文献１に開示されているように、隣接する素子分離領域上のフローティングゲート電極を張り出して形成していたが、回路設計ルール縮小化に伴い、フローティングゲート電極の上部を隣接する素子分離領域上に張り出す構造を採用することが困難になってきている。
本発明は、上記事情に鑑みてなされたもので、その目的は、所望のカップリング比を得つつ素子の微細化が可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、複数の溝部が形成された半導体基板と、各溝部に素子分離絶縁膜がそれぞれ埋め込まれた素子分離領域と、素子分離領域間に設けられた素子形成領域の半導体基板上に形成されたゲート絶縁膜と、素子形成領域のゲート絶縁膜上に形成され且つ側面が素子分離領域の上部の側壁で挟まれたゲート下部と、このゲート下部の上に位置しゲート下部に接する下面の幅が下面より上に位置する部分の幅より広くなるように下面の側端部から上方に向けてテーパ形状に形成されたゲート上部とを有するゲート電極とを備えたことを特徴としている。
【０００７】
本発明の半導体装置の製造方法は、半導体基板上にゲート用絶縁膜を形成する工程と、ゲート用絶縁膜の上にゲート電極用膜を形成する工程と、ゲート電極用膜、ゲート用絶縁膜および半導体基板をエッチングして複数の溝部を形成すると共にテーパ部を備えたゲート電極を形成する工程と、各溝部に第１の素子分離絶縁膜を埋込み、さらにこの第１の素子分離絶縁膜より埋め込み特性が良い塗布型の第２の素子分離絶縁膜を前記第１の素子分離絶縁膜上に形成する工程と、ゲート電極のテーパ部の側部に形成された素子分離絶縁膜をドライエッチング法により除去する工程とを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、素子分離領域上へのフローティングゲート電極の張り出しを無くすことで素子の微細化が図れると共に、所望のカップリング比を得ることが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を、フラッシュメモリ装置等の不揮発性半導体記憶装置に適用した実施形態について、図１ないし図１１を参照しながら説明する。以下、参照する図面において、製造工程において加工されその形状が変化したとしても同一機能を有する部分には同一符号を付して説明する。図２は、メモリセル領域の一部を平面図により示しており、図１は、図２のＡ−Ａ線に沿って切断された縦断面構造を模式的に示している。図２において、ＧＣはコントロールゲート電極、ＦＧはフローティングゲート電極、Ｓａは素子形成領域、Ｓｂは素子分離領域を示す。
【００１０】
以下、本実施形態に係る不揮発性記憶装置１（半導体装置、半導体記憶装置）のメモリセル領域のゲート電極構造に適用したときの実施形態について説明するが、不揮発性記憶装置１の周辺回路領域についても、本発明に適用できる部分があれば周辺回路領域に適用しても良い。尚、本実施形態において「矩形状」とはその断面が矩形であることを示しており、この意味は、長方形状のみに関わらず正方形状を含むことを示している。
【００１１】
＜不揮発性記憶装置１のメモリセル領域におけるゲート電極構造について＞
図１に示すように、ＳＴＩ（Shallow Trench Isolation)構造の素子分離領域Ｓｂにより素子形成領域Ｓａが区画されており、メモリセル領域のゲート電極はこの素子分離領域Ｓｂにより絶縁分離されている。以下、１．素子形成領域Ｓａ、２．素子分離領域Ｓｂの断面構造説明を行う。
【００１２】
１．素子形成領域Ｓａの構造について
図１において、不揮発性半導体記憶装置１は、半導体基板としてのシリコン基板２を備えている。素子形成領域Ｓａのシリコン基板２の上にはゲート絶縁膜としてのゲート酸化膜３が形成されており、その上には積層ゲート電極４が形成されている。この積層ゲート電極４は、第１の導電膜としての第１の多結晶シリコン膜５、インターポリ絶縁膜（ゲート間絶縁膜）としてのＯＮＯ膜６（Oxide-Nitride-Oxide膜）、第２の導電膜としての第２の多結晶シリコン膜７および低抵抗化金属膜としてのＷＳｉ（タングステンシリサイド）膜８を備えている。第１の多結晶シリコン膜５はフローティングゲート電極ＦＧ（本発明のゲート電極に相当）を構成する。また第２の多結晶シリコン膜７およびＷＳｉ膜８はコントロールゲート電極ＧＣを構成する。
【００１３】
第１の多結晶シリコン膜５は、当該第１の多結晶シリコン膜５の上部（ゲート上部）５ａと下部（ゲート下部）５ｂとから構成される。第１の多結晶シリコン膜５の上部５ａは、上部５ａが下部５ｂと接する最下面５ａｂより上に位置する部分の幅が最下面５ａｂの幅より狭くなるように、最下面５ａｂの側端部から上方に向けて先細り形状（順テーパ形状）に形成されている。また、第１の多結晶シリコン膜５の下部５ｂの断面は矩形状に形成されている。図１において、第１の多結晶シリコン膜５の上部５ａにおけるシリコン基板２の表面と上部５ａの側面とのテーパ角θ１は例えば８５度であり、第１の多結晶シリコン膜５の下部５ｂにおけるシリコン基板２の表面と下部５ｂの側面との角度θ２は９０度である。
【００１４】
第１の多結晶シリコン膜５上に、ＯＮＯ膜６が第１の多結晶シリコン膜５を覆うように形成されている。ＯＮＯ膜６の上に第２の多結晶シリコン膜７が形成されている。第２の多結晶シリコン膜７の上にＷＳｉ膜８が形成されている。ＷＳｉ膜８の上にシリコン窒化膜９が形成されている。
【００１５】
２．素子分離領域Ｓｂの断面構造について
素子分離領域Ｓｂにおいて、シリコン基板２には複数の溝部１０（トレンチ）が形成されており、メモリセル領域の各第１の多結晶シリコン膜５を分離している。この溝部１０には、素子分離絶縁膜１１が埋込み形成されている。素子分離絶縁膜１１は、溝部１０の下部側に第１の素子分離絶縁膜として例えばＴＥＯＳ（Tetra Ethoxy Silane）膜１１ａが埋込み形成される。溝部１０の上部側には第２の素子分離絶縁膜として例えばシリカ系被膜形成用塗布液であるポリシラザン溶液を原料とする塗布型絶縁膜１１ｂがＴＥＯＳ膜１１ａに覆われるように埋込み形成されている。本実施形態においては、回路設計ルールの縮小化に伴う素子分離領域Ｓｂの幅寸法の縮小化に伴い、素子分離絶縁膜１１がＴＥＯＳ膜１１ａと共に埋込性に優れた塗布型絶縁膜１１ｂを併用した２層構造になっている。
【００１６】
素子分離絶縁膜１１は、その上面位置が素子分離絶縁膜１１の両脇に形成されたゲート酸化膜３の上面より高く形成されている。すなわち、素子分離絶縁膜１１の上部はシリコン基板２の表面から上側に突出して構成されている。図１に示すように、素子分離絶縁膜１１の上面は、第１の多結晶シリコン膜５の上部５ａに形成されるテーパ部５ａａの最下面５ａｂに略一致している。第１の多結晶シリコン膜５の下部５ｂは、第１の多結晶シリコン膜５のうちシリコン基板２の表面から上側に突出した素子分離絶縁膜１１の側壁に挟まれた部分となる。
【００１７】
この素子分離絶縁膜１１の上には、素子形成領域Ｓａから連続してＯＮＯ膜６が形成されている。また、コントロールゲート電極ＧＣは、複数の素子形成領域Ｓａおよび素子分離領域Ｓｂに渡って形成されている。
不揮発性記憶装置１を構成するメモリセル特性の一指標としてカップリング比がある。カップリング比Ｃｒは、
Ｃｒ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｏｘ）…（１）
により表される。
【００１８】
この（１）式のカップリング比Ｃｒの値は１が理想であり、第１の多結晶シリコン膜５とＯＮＯ膜６とが接触している表面積に対応する。ここで、図１に示すように、Ｃｏｎｏの値は、ＯＮＯ膜６を挟んで対向する第１および第２の多結晶シリコン膜５および７間（すなわち、フローティングゲート電極ＦＧおよびコントロールゲート電極ＧＣ間）の容量値を示し、Ｃｏｘの値は、ゲート酸化膜３を挟んで対向するシリコン基板２および第１の多結晶シリコン膜５間のキャパシタの容量値を示している。カップリング比Ｃｒの値は、第１の多結晶シリコン膜５と第２の多結晶シリコン膜７との対向面積が広ければ大きくなり、対向面積が狭ければ小さくなる。
【００１９】
これまでは、フローティングゲート電極ＦＧを素子分離領域Ｓｂの上面上に張り出させ、フローティングゲート電極ＦＧの上面とコントロールゲート電極ＧＣの下面との間の面積を大きくすることによりカップリング比Ｃｒを大きくしていた。本実施形態においては、素子の微細化を図るために、フローティングゲート電極ＦＧを素子分離領域Ｓｂの上面上に張り出させてカップリング比Ｃｒを大きくする代わりに、フローティングゲート電極ＦＧの高さを高くし、フローティングゲート電極ＦＧの側面とコントロールゲート電極ＧＣの側面との間の対向面積を大きくすることでカップリング比Ｃｒを大きくしている。
【００２０】
＜製造方法について＞
以下、本発明に関連する不揮発性半導体記憶装置１のメモリセル領域におけるゲート電極の製造方法について、素子分離領域Ｓｂを形成するのに先行してゲート絶縁膜（ゲート用絶縁膜）およびゲート電極（ゲート電極用膜）を形成する方法に適用した製造方法について説明する。
【００２１】
まず、図３に示すように、シリコン基板２上にゲート絶縁膜を形成するためのゲート用絶縁膜１２をシリコン酸化膜により例えば１０ｎｍの膜厚で形成し、このゲート用絶縁膜１２上にゲート電極用膜として多結晶シリコン膜１３を例えば１００ｎｍの膜厚で形成し、多結晶シリコン膜１３の上にシリコン窒化膜１４（シリコンナイトライド膜）を例えば５０ｎｍの膜厚で形成する。多結晶シリコン膜１３の膜厚は、フローティングゲート電極ＦＧの上部が隣接する素子分離領域Ｓｂ上に張り出す構造をとらなくても、所望のカップリング比が得られる程度に予め設定された所定の膜厚である。
【００２２】
次に、図４に示すように、シリコン窒化膜１４上にレジスト（図示せず）にてパターン形成し、シリコン窒化膜１４、多結晶シリコン膜１３およびゲート用絶縁膜１２およびシリコン基板２を異方性エッチングにより除去して溝部（トレンチ）１０を形成する。
この溝部１０を形成する工程では、条件を調整してエッチングすることにより多結晶シリコン膜１３の上部１３ａを順テーパ形状に形成すると共に、多結晶シリコン膜１３の下部１３ｂを縦断面矩形状に形成する。上述したように、このときの上部１３ａのテーパ角θ１は例えば８５°であり、下部５ｂの角度θ２は９０°である。尚、多結晶シリコン膜１３の上部１３ａは図１の第１の多結晶シリコン膜５の上部５ａに対応しており、多結晶シリコン膜１３の下部１３ｂは図１の第１の多結晶シリコン膜５の下部５ｂに対応し、ゲート用絶縁膜１２は図１のゲート酸化膜３に対応している。
【００２３】
その後レジストを除去し、図５に示すように、シリコン基板２の溝部１０の内面に対して素子分離絶縁膜１１を構成するＴＥＯＳ膜１１ａを形成すると共に、このＴＥＯＳ膜１１ａの内側に塗布型絶縁膜１１ｂを埋込み形成する。素子の微細化に伴い素子分離領域Ｓｂの幅を狭くし、かつ所望のカップリング比を得るために多結晶シリコン膜１３の膜厚を厚くすると、溝部１０の底面からシリコン窒化膜１４の上面にかけての溝のアスペクト比が大きなものとなる。溝のアスペクト比が大きくなると、ＴＥＯＳ膜１１ａで溝を埋め尽くすことが困難になる。このため、本実施形態においては、ＴＥＯＳ膜１１ａを途中まで埋め込んだ後に、埋め込み特性の優れた塗布型絶縁膜１１ｂを埋め込んでいる。このとき、溝部１０内におけるＴＥＯＳ膜１１ａの上端面１１ａａが、例えばゲート酸化膜３の形成面よりも下方に位置するように、溝部１０内にＴＥＯＳ膜１１ａが埋込み形成される。塗布型絶縁膜１１ｂは、ＴＥＯＳ膜１１ａの上端面１１ａａの上に埋込み形成されるため、塗布型絶縁膜１１ｂはゲート酸化膜３の形成面よりも下側に埋込み形成される。この後、シリコン基板２やフローティングゲート電極ＦＧが酸化されない程度の熱処理を加えることにより塗布型絶縁膜１１ｂを酸化する。
【００２４】
次に、図６に示すように、シリコン窒化膜１４をストッパとしてＣＭＰ法によりＴＥＯＳ膜１１ａおよび塗布型絶縁膜１１ｂを平坦化処理する。次に、図７に示すように、シリコン窒化膜１４をマスクとしてＴＥＯＳ膜１１ａおよび塗布型絶縁膜１１ｂを例えばＣ４Ｆ8／ＣＯ／Ａｒ系のガスプラズマによりドライエッチング処理する。このとき、ＴＥＯＳ膜１１ａおよび塗布型絶縁膜１１ｂは、その上面が第１の多結晶シリコン膜５の下部５ｂの上面と同じ高さになるまでドライエッチング処理される。
【００２５】
素子分離絶縁膜１１として、塗布型絶縁膜１１ｂではなく、これまでのＬＰ（Low Pressure)−ＴＥＯＳ膜、ＨＤＰ（High Density Plasma)−ＴＥＯＳ膜等を使用する際には、ドライエッチング処理とウェットエッチング処理とを併用してこれらの埋込絶縁膜を除去していた。これに対し、塗布型絶縁膜１１ｂは塗布後に十分な熱処理を加えないとＨＦ系のウェットエッチング処理を施した場合に剥がれてしまう問題がある。よって、塗布型絶縁膜１１ｂを採用した本実施形態に係る不揮発性半導体記憶装置１においては、ウェットエッチング処理時の塗布型絶縁膜１１ｂの剥がれ防止のために十分な熱処理を加えたい。しかし、十分な熱処理を加えると、シリコン基板２やフローティングゲート電極ＦＧが酸化されてしまうという新たな問題が生じてしまう。そのため、本実施形態においては、塗布型絶縁膜１１ｂを含む素子分離絶縁膜１１をウェットエッチング処理を用いずドライエッチング処理のみで加工している。
【００２６】
この素子分離絶縁膜１１をドライエッチング法により除去する際、多結晶シリコン膜５のエッチングを抑えつつ素子分離絶縁膜１１のみを選択的に除去するには、多結晶シリコン膜５に対して選択比を高めたプロセス条件を設定する必要がある。しかし、ドライエッチング法で多結晶シリコン膜５と選択比を得ようとした場合、異方性特性が高まり、シリコン基板２の表面と上部５ａの側面とのテーパ角θ１が９０度以上であると、素子分離絶縁膜１１の除去段階で多結晶シリコン膜５の側壁に対して反応性生成物の堆積が進行する。その結果、第１の多結晶シリコン膜５の側面に位置する素子分離絶縁膜１１の除去が困難となり、図１０に例を示すように、第１の多結晶シリコン膜５の側壁を露出させることができなくなる。この状態のままＯＮＯ膜６や第２の多結晶シリコン膜７を成膜したとしても、第１の多結晶シリコン膜５の側面に対応したキャパシタの容量値（図１０のＣｏｎｏ参照）を大きくすることができない。
【００２７】
そこで、本実施形態においては、図７に示すように、第１の多結晶シリコン膜５の上部５ａを下側から上側に向けてシリコン基板２の表面と上部５ａの側面とのテーパ角θ１を例えば８５度となるように先細り状態（テーパ形状）に形成した。このテーパ形状により、ドライエッチング処理時のイオン（例えばＣＦ系イオン）とエッチング処理時のスパッタ効果（Ａｒ）を第１の多結晶シリコン膜５の上部５ａのテーパ部５ａａに対して直接与えることが可能になり、第１の多結晶シリコン膜５の上部５ａの側壁に形成されたＴＥＯＳ膜１１ａおよび塗布型絶縁膜１１ｂをドライエッチングのみで除去することを可能にした。
【００２８】
次に、図８に示すように、シリコン窒化膜１４をウェットエッチングにより除去し、第１の多結晶シリコン膜５の上面と側面に対してＳｉＯ2膜／ＳｉＮ膜／ＳｉＯ2膜からなるＯＮＯ膜６を等方的に形成し、その上に第２の多結晶シリコン膜７を形成する。
次に、図１に示すように、第２の多結晶シリコン膜７の上部にＷＳｉ膜８を形成すると共に、このＷＳｉ膜８の上にシリコン窒化膜９を形成する。なお、このシリコン窒化膜９はシリコン酸化膜に代えて用いても良い。
【００２９】
次に、隣接する積層ゲート電極４を分離する。すなわち、図２に平面図を示すように、Ｃ方向に隣接する積層ゲート電極４および４（フローティングゲート電極ＦＧおよびＦＧ、コントロールゲート電極ＧＣおよびＧＣ）を電気的に絶縁分離する工程を行う。図９は、隣接する積層ゲート電極４および４間の膜を除去した後における図２のＢ−Ｂ線に沿って切断された断面図を模式的に示している。
【００３０】
隣接する積層ゲート電極４および４を分離する工程においては、シリコン窒化膜９上にレジスト（図示せず）を塗布し、隣接する積層ゲート電極４および４間を開口するようにレジスト（図示せず）をパターン形成し、シリコン窒化膜９、ＷＳｉ膜８、第２の多結晶シリコン膜７、ＯＮＯ膜６および第１の多結晶シリコン膜５をドライエッチング処理することにより除去する。
【００３１】
このとき、ＯＮＯ膜６の除去工程においては、第１の多結晶シリコン膜５の上部５ａの側面が傾斜しているため、エッチング時のイオン(例えばＦＣ系）やスパッタ効果（Ａｒ）をＯＮＯ膜６に対して効率的に与えることができ、ＯＮＯ膜６を容易に除去できる。
【００３２】
ところで、例えば図１１（ａ）に示すように、第１の多結晶シリコン膜５の上部５ａに加えて下部５ｂの側面も全て下側から上側に向けて先細り形状（テーパ形状）に形成する場合には、各膜６〜９および１１を前述のように形成する段階においては、素子分離絶縁膜１１が第１の多結晶シリコン膜５の下部５ｂの側面に覆いかぶさる（オーバーラップする）ように形成される。
【００３３】
この状態から隣接する積層ゲート電極４および４を分離するため、各膜６〜９を除去した後、第１の多結晶シリコン膜５をドライエッチング処理により除去すると、図１１（ｂ）に示すように、素子分離絶縁膜１１の側壁（脇）に側壁膜５ｃが残ってしまう。側壁膜５ｃが残ると、図２においてＣ方向に隣接するフローティングゲート電極ＦＧおよびＦＧを構成するそれぞれの第１の多結晶シリコン膜５および５が構造的に接続されてしまい、デバイス不良が引き起こされてしまう。
【００３４】
そこで本実施形態においては、第１の多結晶シリコン膜５の上部５ａの側面のみが傾斜していると共に下部５ｂの側面はシリコン基板２の上面に対して垂直形状に形成されている。したがって、前述した工程を経て素子分離絶縁膜１１を形成すると、素子分離絶縁膜１１の上部１１ｃの側面もシリコン基板２の上面に対して垂直形状になる。
この構成により、隣接する積層ゲート電極４間の各膜５〜９をドライエッチング処理により除去する場合、図９に示すように、シリコン酸化膜３の形成面の上側に位置する素子分離絶縁膜１１の上部１１ｃ側面に第１の多結晶シリコン膜５が残存することを防止できる。これにより、図２中のＣ方向に隣接するフローティングゲート電極ＦＧおよびＦＧ間の短絡を防止できる。
【００３５】
この後の工程については一般的な工程であるため、その詳細説明を省略するが、以降の工程では、層間絶縁膜（図示せず）を堆積し、層間絶縁膜にコンタクトを開孔させ、この開口孔にタングステン等の金属を埋め込んでコンタクトプラグ（図示せず）を形成する。そして、層間絶縁膜上に上層配線層（図示せず）を形成し、上層配線層をコンタクトプラグと接続する。このような工程を経て不揮発性記憶装置１を製造することができる。
【００３６】
以上説明したように、本実施形態に係る製造方法は、以下に示す特徴を備えている。シリコン基板２の上にシリコン酸化膜からなるゲート用絶縁膜１２を形成する。ゲート用絶縁膜１２の上にゲート電極用膜として多結晶シリコン膜１３を形成する。多結晶シリコン膜１３およびゲート用絶縁膜１２並びにシリコン基板２に複数の溝部１０を形成することで、上部５ａにテーパ部（テーパ面）５ａａを備えると共に下部５ｂの側面がシリコン基板２の表面に対して垂直形状となる第１の多結晶シリコン膜５（フローティングゲート電極ＦＧ）と、ゲート酸化膜３を形成する。各溝部１０内にＴＥＯＳ膜１１ａおよび塗布型絶縁膜１１ｂを順次埋込み形成する。第１の多結晶シリコン膜５の上部５ａのテーパ部５ａａの側部に形成された素子分離絶縁膜１１を除去する。
このような製造工程によれば、多結晶シリコン膜の膜厚化に伴いアスペクト比の増加が生じた場合でもフローティングゲート電極ＦＧおよびコントロールゲート電極ＧＣ間の対向面積の安定性が得られ、これにより常に所望のカップリング比が得られる。
【００３７】
素子分離絶縁膜１１の一部として塗布型絶縁膜１１ｂを埋込み形成し、第１の多結晶シリコン膜５の上部５ａのテーパ部５ａａの側部に形成された素子分離絶縁膜１１をドライエッチング処理のみで除去しているため、ウェットエッチング処理に伴う塗布型絶縁膜１１ｂの剥がれを防止できる。
【００３８】
また、図２中のＣ方向に隣接する積層ゲート電極４および４間について、この領域に形成されたシリコン窒化膜９、ＷＳｉ膜８、第２の多結晶シリコン膜７、ＯＮＯ膜６、第１の多結晶シリコン膜５を除去するとき、シリコン酸化膜３の形成面の上側の素子分離絶縁膜１１の上部１１ｃ側面がシリコン基板２表面に対して垂直に形成されているため、素子分離絶縁膜１１の上部１１ｃの側部に形成された第１の多結晶シリコン膜５を極力残存させることなく除去できる。これにより、図２においてＣ方向に隣接するフローティングゲート電極ＦＧおよびＦＧ間の短絡を防止できる。
【００３９】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
フローティングゲート電極ＦＧをメモリセル領域に形成した実施形態を示したが、これに限定されるものではなく、一般的なトランジスタを周辺回路領域に形成した形態に適用しても良い。
また、多結晶シリコン膜５の上部５ａをテーパ状に形成した実施形態を示したが、これに限定されるものではなく、テーパ部５ａａは複数段（２段、３段）に形成されていても良い。
【００４０】
フローティングゲート電極ＦＧの上部５ａをテーパ形状に形成した実施形態を示したが、これに限定されるものではなく、素子分離領域Ｓｂに先行してゲート電極を形成するプロセスを使用してトランジスタを形成するのであれば、当該トランジスタのゲート電極をテーパ状に形成するものにも適用が可能である。このような一般的なトランジスタのゲート電極についても、近年の回路設計ルールの縮小化に伴いゲート電極の幅面積が狭くなってきているため、ゲート電極の高さを高くしてゲート電極の容積を増し当該ゲート電極の高抵抗化を抑制する必要がある。この場合、ゲート電極の少なくとも１部がテーパ状に形成されていれば、当該ゲート電極の側面に形成される素子分離絶縁膜１１を容易に除去できるため、前述実施形態と略同様の効果を得ることができる。
【００４１】
素子分離絶縁膜１１としてＴＥＯＳ膜１１ａおよび塗布型絶縁膜１１ｂを使用した実施形態を示したが、これに限定されるものではなく、従来より使用されているＬＰ−ＴＥＯＳ膜やＨＤＰ−ＴＥＯＳ膜、ＴＥＯＳ−Ｏ3膜を単体で使用しても良い。この場合、上記実施形態ではドライエッチングにより除去するようにしたが、ウェットエッチングにより除去するようにしても良い。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態を模式的に示す縦断側面図（図２のＡ−Ａ線に沿う断面図）
【図２】模式的な平面図
【図３】一製造工程を示す模式的な説明図（その１）
【図４】一製造工程を示す模式的な説明図（その２）
【図５】一製造工程を示す模式的な説明図（その３）
【図６】一製造工程を示す模式的な説明図（その４）
【図７】一製造工程を示す模式的な説明図（その５）
【図８】一製造工程を示す模式的な説明図（その６）
【図９】一製造工程を示す模式的な説明図（その７）（図２のＢ−Ｂ線に沿う断面図）
【図１０】不具合例の説明図（その１）
【図１１】（ａ）および（ｂ）は不具合例の説明図（その２）
【符号の説明】
【００４３】
図面中、１は不揮発性半導体記憶装置（半導体装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、５は第１の多結晶シリコン膜（フローティングゲート電極、ゲート電極）、５ａは第１の多結晶シリコン膜の上部（ゲート上部）、５ｂは第１の多結晶シリコン膜の下部（ゲート下部）、５ａａはテーパ部、１０は溝部、１１は素子分離絶縁膜、１２はゲート用絶縁膜、１３は多結晶シリコン膜（ゲート電極用膜）、Ｓａは素子形成領域、Ｓｂは素子分離領域、ＦＧはフローティングゲート電極（ゲート電極）を示す。
【図１】
2006303308.tif 000003
【図２】
2006303308.tif 000004
【図３】
2006303308.tif 000005
【図４】
2006303308.tif 000006
【図５】
2006303308.tif 000007
【図６】
2006303308.tif 000008
【図７】
2006303308.tif 000009
【図８】
2006303308.tif 000010
【図９】
2006303308.tif 000011
【図１０】
2006303308.tif 000012
【図１１】
2006303308.tif 000013