(57)【要約】【課題】本発明は、平板表示装置に係り、より詳しくは、平板表示装置用薄膜トランジスタ及びその製造方法に関する。【解決手段】本発明は、中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含み、基板上に位置するマルチ同軸シリコンナノワイヤーユニットと；前記中央部上に位置するゲート電極と；前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部各々の上部に位置するソース電極及びドレイン電極とを含む薄膜トランジスタを提供することにより、工程が単純化され製造費用が減少して、素子の動作の特性が改善される。【選択図】図６Ｃ
2006295169.tif 000002
【特許請求の範囲】
【請求項１】
中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含み、基板上に位置するマルチ同軸シリコンナノワイヤーユニットと；
前記中央部上に位置するゲート電極と；
前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部各々の上部に位置するソース電極及びドレイン電極とを含む薄膜トランジスタ。
【請求項２】
前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部と前記ゲート電極間に位置する固定層をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記固定層は、有機絶縁物質を含むことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記有機絶縁物質は、ベンゾシクロブテンＢＣＢとアクリル系樹脂を含むことを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記多数の同軸シリコンナノワイヤー各々は、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項６】
前記半導体物質は、シリコン結晶を含むことを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
前記絶縁層は、シリカ及びアルミナのいずれかを含むことを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項８】
前記コアと前記絶縁層は、同軸構造であることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項９】
前記多数の同軸シリコンナノワイヤー各々は、棒状であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１０】
前記絶縁層は、チューブ状であることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項１１】
前記ソース電極及びドレイン電極は、前記ゲート電極と同一物質で構成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１２】
前記コアは、前記ドレイン電極と電気的に連結されるように、両端で前記絶縁層を通じて露出されることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項１３】
中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含み、基板上に位置するマルチ同軸シリコンナノワイヤーユニットと；
前記マルチ同軸シリコンナノワイヤーユニットの中央部上に位置するゲート電極と；
前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部各々の上部に位置する第１ソース電極及び第２ドレイン電極と；
前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極と；
前記第２ドレイン電極に連結される画素電極とを含む薄膜トランジスタを有するアレイ基板。
【請求項１４】
前記第１ソース電極と前記第２ソース電極間と前記第１ドレイン電極と前記第２ドレイン電極間に位置して、前記第１ソース電極及び第１ドレイン電極の一部を各々露出させる第１コンタクトホールと第２コンタクトホールを有するゲート絶縁膜をさらに含むことを特徴とする請求項１３に記載のアレイ基板。
【請求項１５】
前記第１ソース電極と前記第２ソース電極間と前記第１ドレイン電極と前記第２ドレイン電極間に位置して、前記第１ソース電極及び第１ドレイン電極の一部を各々露出させる第１コンタクトホールと第２コンタクトホールを有するゲート絶縁膜をさらに含むことを特徴とする請求項１４に記載のアレイ基板。
【請求項１６】
前記第２ドレイン電極と前記画素電極間に位置する保護層をさらに含むことを特徴とする請求項１３に記載のアレイ基板。
【請求項１７】
前記保護層は、前記ドレイン電極の一部を露出させるドレインコンタクトホールを有することを特徴とする請求項１６に記載のアレイ基板。
【請求項１８】
前記画素電極は、前記ドレインコンタクトホールを通じて第２ドレイン電極に連結されることを特徴とする請求項１７に記載のアレイ基板。
【請求項１９】
中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含むマルチ同軸シリコンナノワイヤーユニットを基板上に配置する段階と；
前記マルチ同軸シリコンナノワイヤーユニットの中央部上に、ゲート電極を形成する段階と；
前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部の上部に、ソース電極及びドレイン電極を各々形成する段階とを含む薄膜トランジスタの製造方法。
【請求項２０】
前記マルチ同軸シリコンナノワイヤーユニットと前記ゲート電極間で、前記中央部上に固定層を形成する段階をさらに含むことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２１】
前記多数の同軸シリコンナノワイヤー各々を形成する段階は、コアを形成する段階と、前記コアを取り囲む絶縁層を形成する段階をさらに含むことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記コアを形成する段階は、半導体物質を結晶化する段階を含み、前記絶縁層を形成する段階は、シリカ及びアルミナのいずれかを結晶化する段階を含むことを特徴とする請求項２１に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記ソース電極及びドレイン電極と前記コアを連結するために、前記マルチ同軸シリコンナノワイヤーユニットの両側にある前記絶縁層部分を除去する段階をさらに含むことを特徴とする請求項２１に記載の薄膜トランジスタの製造方法。
【請求項２４】
中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含むマルチ同軸シリコンナノワイヤーユニットを基板上に形成する段階と；
前記マルチ同軸シリコンナノワイヤーユニットの中央部上に、ゲート電極を形成する段階と；
前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部の上部に、第１ソース電極及び第２ドレイン電極を各々形成する段階と；
前記第１ソース電極に連結される第２ソース電極と、前記第１ドレイン電極に連結される第２ドレイン電極を形成する段階と；
前記第２ドレイン電極に連結される画素電極を形成する段階とを含む薄膜トランジスタを有するアレイ基板の製造方法。
【請求項２５】
前記第１ソース電極と前記第１ドレイン電極を形成する段階は、前記ゲート電極を形成するための段階と同一工程で行われることを特徴とする請求項２４に記載のアレイ基板の製造方法。
【請求項２６】
前記第１ソース電極と前記第２ソース電極間と、前記第１ドレイン電極と前記第２ドレイン電極間に位置して、前記第１ソース電極及び第１ドレイン電極の一部を各々露出させる第１コンタクトホールと第２コンタクトホールを有するゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２４に記載のアレイ基板の製造方法。
【請求項２７】
前記第２ソース電極は、前記第１コンタクトホールを通じて第１ソース電極に連結されて、前記第２ドレイン電極は、前記第２コンタクトホールを通じて前記第１ドレイン電極に連結されることを特徴とする請求項２６に記載のアレイ基板の製造方法。
【請求項２８】
前記第２ドレイン電極と画素電極間に位置して、前記第２ドレイン電極の一部を露出させるドレインコンタクトホールを含む保護層を形成する段階をさらに含むことを特徴とする請求項２４に記載のアレイ基板の製造方法。
【請求項２９】
前記画素電極は、前記ドレインコンタクトホールを通じて前記第２ドレイン電極に連結されることを特徴とする請求項２８に記載のアレイ基板の製造方法。
【請求項３０】
ゲート電極と；
前記ゲート電極と基板間に位置して、多数の同軸ナノワイヤーを含むマルチ同軸ナノワイヤーユニットと；
前記マルチ同軸ナノワイヤーユニットと電気的に連結されるように配置されたソース電極及びドレイン電極とを含む薄膜トランジスタ。
【請求項３１】
ゲート電極と；
前記ゲート電極と基板間に位置して、多数の同軸ナノワイヤーを含むマルチ同軸ナノワイヤーユニットと；
前記マルチ同軸ナノワイヤーユニットと電気的に連結されるように配置された第１ソース電極及び第１ドレイン電極と；
前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極と；
前記第２ドレイン電極に連結される画素電極とを含む薄膜トランジスタを有するアレイ基板。
【請求項３２】
多数の同軸ナノワイヤーを含むマルチ同軸ナノワイヤーユニットを基板上に配置する段階と；
前記マルチ同軸ナノワイヤーユニットの一部領域上に、ゲート電極を形成する段階と；
前記マルチ同軸ナノワイヤーユニットと電気的に連結されるように、ソース電極及びドレイン電極を形成する段階とを含む薄膜トランジスタの製造方法。
【請求項３３】
多数の同軸ナノワイヤーを含むマルチ同軸ナノワイヤーユニットを基板上に配置する段階と；
前記マルチ同軸ナノワイヤーユニットの一部領域上に、ゲート電極を形成する段階と；
前記マルチ同軸ナノワイヤーユニットと電気的に連結されるように、第１ソース電極及び第１ドレイン電極を形成する段階と；
前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極を形成する段階と；
前記第２ドレイン電極に連結される画素電極を形成する段階とを含む薄膜トランジスタを有するアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板表示装置に関し、より詳しくは、平板表示装置用薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、現在常用化されている薄膜の表示装置には、液晶表示装置（ＬＣＤ）とプラズマディスプレイ（ＰＤＰ）と有機ＥＬディスプレイ（ＯＥＬＤ）等がある。
前述した表示装置は、スイッチング素子及び駆動素子として薄膜トランジスタを使用する。
【０００３】
前記薄膜トランジスタが構成された例として、液晶表示装置ＬＣＤの構成を、以下、図面を参照して説明する。
【０００４】
図１は、従来の液晶表示装置の構造の概略的な図面である。
図１に示したように、液晶表示装置３は、相互に対向する上部基板５及び下部基板２２と、前記上部基板５及び下部基板２２間に介された液晶層１１を含む。
【０００５】
前記下部基板２２上には、ゲート配線１２と、前記ゲート配線１２と交差するデータ配線２４が形成されており、この交差領域は、画素領域Ｐで定義される。前記ゲート配線１２及びデータ配線２４の交差する地点には、薄膜トランジスタＴが位置して、前記薄膜トランジスタＴに連結され、前記画素領域Ｐには、画素電極１７が形成されている。前記画素電極１７は、例えば、インジウム−スズ−酸化物（ＩＴＯ）または、インジウム−亜鉛−酸化物（ＩＺＯ）のような透明導電性物質を含む。
【０００６】
前記薄膜トランジスタＴは、ゲート電極１２と、前記データ配線２４に連結されるソース電極３４と、前記ソース電極３４と離隔されるように位置するドレイン電極３６と、前記ソース電極３４及びドレイン電極３６とゲート電極３０間に位置する半導体層３２とを含む。
【０００７】
ここで、前記ゲート配線１２は、第１外部回路からのスキャニングシグナルを前記ゲート電極３０に提供して、前記データ配線２４は、第２外部回路からのデータシグナルを前記ソース電極３４に提供する。
【０００８】
また、前記上部基板５上には、赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター７ａ、７ｂ、７ｃが形成されて、赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター７ａ、７ｂ、７ｃ各々は、前記画素領域Ｐに対応する領域に繰り返して配列される。さらに、前記赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター７ａ、７ｂ、７ｃの間区間には、ブラックマトリックス６が形成されて、前記赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター７ａ、７ｂ、７ｃ及び前記ブラックマトリックス６上には、共通電極９が形成される。
【０００９】
前述したように構成される液晶表示装置の駆動原理は、液晶の光学的異方性と分極性質を利用する。
【００１０】
前記液晶は、構造が細く長いために、分子の配列において方向性を有しており、液晶に電圧を印加して、分子配列の方向が制御できる。
【００１１】
従って、液晶の分子配列の方向を任意に調節すると、液晶の分子配列が変わり、光学的異方性により液晶の分子配列の方向に光の偏光状態が変化され、画像情報を表現する。
【００１２】
前述した構成で、前記スイッチング素子として使用する薄膜トランジスタは、多様な形態で形成できて、特に、非晶質シリコンを利用する逆スタッガード型及びポリシリコンを利用するトップゲート型の薄膜トランジスタを例えることができる。
【００１３】
図２は、従来の逆スタッガード型の薄膜トランジスタの概略的な断面図である。
図２に示したように、従来の逆スタッガード型の薄膜トランジスタＴは、基板５０上に形成されたゲート電極５２と、前記ゲート電極５２を含む基板５０の全体面上に形成されたゲート絶縁膜５４と、前記ゲート電極５２と対応した位置で、前記ゲート絶縁膜５４上に形成されたアクティブ層５６と、前記アクティブ層５６上に形成されたオーミックコンタクト層５８とを含む。ここで、前記オーミックコンタクト層５８は、前記アクティブ層５６の中心部を露出させるオープン部５９を有する。前記オーミックコンタクト層５８上には、ソース電極６０及びドレイン電極６２が形成されており、前記ソース電極６０及びドレイン電極６２は、前記オープン部５９によって相互に離隔されて位置する。実質的には、前記オープン部５９は、前記薄膜トランジスタＴのチャンネル部(図示せず)を定義する。
【００１４】
また、薄膜トランジスタＴ上に、保護層６４が形成されて、前記保護層６４は、前記ドレイン電極６２の一部領域を露出させるドレインコンタクトホール６６を有しており、前記保護層６４上に、画素電極６８が形成されて、前記画素電極６８は、前記ドレインコンタクトホール６６を通じて前記ドレイン電極６２に連結される。
【００１５】
図３Ａないし図３Ｅは、従来の逆スタッガード型の薄膜トランジスタを、その製造工程によって示した概略的な断面図である。
【００１６】
図３Ａに示したように、基板５０上に、アルミニウムＡｌ、アルミニウムネオジムＡｌＮｄのようなアルミニウム合金、銅Ｃｕ、タングステンＷ、モリブデンＭｏ等を含む導電性金属グループのうちから選択された１つを蒸着してパターンし、ゲート電極５２を形成する。
【００１７】
前記ゲート電極５２が形成された基板５０全面に、シリコン窒化物(ＳｉＮｘ)とシリコン酸化物(SiOX)を含む無機絶縁物質グループのうちから選択された１つまたは、それ以上の物質を蒸着してゲート絶縁膜５４を形成する。
【００１８】
図３Ｂに示したように、前記ゲート絶縁膜５４が形成された基板５０全面に、非晶質シリコン(ａ−Ｓｉ：Ｈ)と不純物を含む非晶質シリコン(ｎ＋ａ−Ｓｉ：Ｈ)を蒸着してパターンし、前記ゲート電極５２の上部にアクティブ層５６とオーミックコンタクト層５８を形成する。
【００１９】
この時、前記非晶質シリコン層は、シランガス(ＳｉＨ４)をＲＦ(radio frequency)パワーによって分解した後、プラズマ化学気相蒸着法ＰＥＣＶＤで蒸着させる。
【００２０】
前記非晶質シリコン層の表面に不純物非晶質シリコン層を形成するための工程であって、前記非晶質シリコン層が形成された基板が置かれたチェンバー内の空気を出して、シランガスＳｉＨ４と水素希釈ガスと、ホスフィン(ＰＨ３)とジボラン(Ｂ２Ｈ６)のようなドーピングガスをチェンバー内に吹き込む。
【００２１】
ガスの圧力が一定水準になると、ＲＦパワーを印加して不純物を蒸着させる。
【００２２】
このような工程により、前記非晶質シリコン層と不純物非晶質シリコン層を形成して、これをパターンするためのマスク工程を行うことによって、一定形状のアクティブ層５６とオーミックコンタクト層５８を形成することができる。
【００２３】
図３Ｃに示したように、アクティブ層５６とオーミックコンタクト層５８が形成された基板５０全面に、前述したような導電性金属のグループのうちから選択された１つを蒸着してパターンし、前記オーミックコンタクト層５８の上部で、離隔されたソース電極６０とドレイン電極６２を形成する。ここで、前記ソース電極６０及びドレイン電極６２は、前記オーミックコンタクト層５８の一部を露出させるオープン部５９によって相互に離隔される。
【００２４】
実質的には、前記オープン部５９に対応するオーミックコンタクト層５８の領域は、除去されて、前記オープン部５９に対応するアクティブ層５６領域は、露出される。前記露出されたアクティブ層５６領域は、チャンネル部(図示せず)として定義される。
【００２５】
前記アクティブ層５６及びオーミックコンタクト層５８は、半導体層５７を形成する。
【００２６】
前記のような工程によって、ゲート電極５２、半導体層５７、ソース電極６０及びドレイン電極６２を含む薄膜トランジスタが形成される。前述した薄膜トランジスタを液晶表示装置用アレイ基板に導入する場合は、以下、図３Ｄないし図３Ｅの工程を行う。
【００２７】
図３Ｄに示したように、前記ソース電極６０及びドレイン電極６２が形成された基板５０全面に、シリコン窒化物(ＳｉＮｘ)とシリコン酸化物(SiOX)を含む無機絶縁物質グループのうちから選択された１つまたは、それ以上の物質を蒸着したり、場合によっては、ベンゾシクロブテンＢＣＢとアクリル系樹脂を含む有機絶縁物質グループのうちから選択された１つまたは、それ以上の物質を塗布して保護層６４を形成する。
前記保護層６４をパターンして、前記ドレイン電極６２の一部を露出するドレインコンタクトホール６６を形成する。
【００２８】
図３Ｅに示したように、前記保護層６４の上部に、インジウムースズーオキサイドＩＴＯとインジウムージンクーオキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された１つを蒸着してパターンし、前記ドレイン電極６２と接触する画素電極６８を形成する。
【００２９】
以上のような工程によって、薄膜トランジスタを含む液晶表示装置用アレイ基板が製作される。
【００３０】
前述したような逆スタッガード型の薄膜トランジスタＴは、前記アクティブ層５６として非晶質シリコンを使用したが、電子及び正孔の移動度が低いため、大面積の液晶表示装置に使用するには適切でない短所がある。
【００３１】
このような問題を解決するための方法として、従来には、多結晶シリコンをアクティブ層５６として使用する薄膜トランジスタＴが提案されて、そのうちからトップゲート型の薄膜トランジスタを、以下、図面を参照して説明する。
【００３２】
図４は、従来によるトップゲート型の薄膜トランジスタの概略的な断面図である。
図４に示したように、従来のトップゲート型の薄膜トランジスタＴは、基板７０上に形成されたポリシリコンで構成されたアクティブ層７２と、前記アクティブ層７２の中心部を露出させるオープン部７３を有して、前記アクティブ層７２上に位置するオーミックコンタクト７４と、前記オープン部７３によって相互に離隔されるように位置するソース電極７６及びドレイン電極７８で構成される。
【００３３】
前記オープン部７３は、チャンネル領域(図示せず)を定義する。前記ソース電極７６及びドレイン電極７８が形成された基板全体面上には、ゲート絶縁膜８０が形成されて、前記オープン部７３と対応した領域で、前記ゲート絶縁膜８０上には、ゲート電極８２が形成される。前記ゲート電極８２上に、保護層８４が形成されて、前記保護層８４は、前記ドレイン電極７８の一部を露出させるドレインコンタクトホール８５を有する。前記保護層８４の上部には、前記ドレインコンタクトホール８５を通じて前記ドレイン電極７８と連結される画素電極８６が形成される。例えば、前記アクティブ層７２は、非晶質シリコンの結晶化によってポリシリコンで形成される。
【００３４】
前述したように、逆スタッガード型または、トップゲート型の薄膜トランジスタは、前記アクティブ層７２及びオーミックコンタクト層７４を形成する複雑な工程によって製造された。さらに、前記薄膜トランジスタを形成する段階は、前記ソース電極及びドレイン電極に信号を印加するデータ配線を形成する段階から独立的でない。
【００３５】
従って、アレイ基板を製造する工程で、工程時間及び工程費用が増加された。このような問題を解決するために、シリコンナノワイヤーが提案された。
【００３６】
図５は、従来のシリコンナノワイヤーを含む薄膜トランジスタの構造を示した概略的な断面図である。
図５に示したように、基板９０上に、ゲート電極９２が形成されて、前記ゲート電極９２の両側に、ソース電極９８及びドレイン電極９９が形成されて、前記ソース電極９８及びドレイン電極９９と直接的に接触するように前記ゲート電極９２上に、シリコンナノワイヤー９５が配置される。大体、シリコンナノワイヤー９５を形成する段階は、前記ソース電極９８及びドレイン電極９９を形成する段階の前に行われる。
【００３７】
前記シリコンナノワイヤー９５と前記ソース電極９８及びドレイン電極９９を連結するために、前記シリコンナノワイヤー９５のシリコン結晶９４を取り囲む酸化膜のような絶縁膜９６は、前記ソース電極９８及びドレイン電極９９を形成する前に、各々の一端が除去される。
【００３８】
従って、前記シリコンナノワイヤー９５と前記ソース電極９８及びドレイン電極９９を連結するために、追加的な工程が要求される。
【００３９】
その結果、前記シリコンナノワイヤー９５は、前記ゲート電極９２上で不安定に配置されるために、前記ソース電極９８及びドレイン電極９９のような金属と、前記シリコンナノワイヤー９５のような半導体層の電気的接触状態が不安定で、素子の動作の特性に多様な変異を引き起こす。
【発明の開示】
【発明が解決しようとする課題】
【００４０】
本発明は、前述した問題を解決するために提案されており、多数の同軸シリコンナノワイヤーで構成されたマルチ同軸シリコンナノワイヤーユニットを有する薄膜トランジスタ及びその製造方法を提供する。
【００４１】
本発明は、工程時間と工程費用が減少される薄膜トランジスタ及びその製造方法を提供する。
【００４２】
また、安定的な動作の特性を有する薄膜トランジスタを提供する。
【００４３】
さらに、前記薄膜トランジスタのソース電極及びドレイン電極は、前記マルチ同軸シリコンナノワイヤーユニットの各々の両側に電気的に連結される。
【００４４】
前記マルチ同軸シリコンナノワイヤーユニットを使用して薄膜トランジスタを構成すると、他のアレイ素子に対して独立的な素子で構成することができる。
【課題を解決するための手段】
【００４５】
前記目的を達成するために、本発明の第１特徴は、中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含み、基板上に位置するマルチ同軸シリコンナノワイヤーユニットと；前記中央部上に位置するゲート電極と；前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部各々の上部に位置するソース電極及びドレイン電極とを含む薄膜トランジスタを提供する。
【００４６】
また、前記マルチ同軸シリコンナノワイヤーユニットを基板上に固定して、前記マルチ同軸シリコンナノワイヤーユニットの中央部と前記ゲート電極間に位置する固定層をさらに含み、前記固定層は、有機絶縁物質を含んで、前記有機絶縁物質は、ベンゾシクロブテンＢＣＢとアクリル系樹脂を含む。
【００４７】
前記多数の同軸シリコンナノワイヤー各々は、半導体物質で構成されたコアと、前記コアを取り囲む絶縁層を含み、前記半導体物質は、シリコン結晶を含んで、前記絶縁層は、シリカ及びアルミナのいずれかを含む。
【００４８】
前記コアと前記絶縁層は、同軸構造であって、前記多数の同軸シリコンナノワイヤー各々は、棒状である。さらに、前記絶縁層は、チューブ状である。
【００４９】
前記ソース電極及びドレイン電極は、前記ゲート電極と同一物質で構成される。
【００５０】
前記コアは、前記ドレイン電極と電気的に連結されるように、両端で前記絶縁層を通じて露出される。
【００５１】
本発明の第２特徴は、中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含み、基板上に位置するマルチ同軸シリコンナノワイヤーユニットと；前記マルチ同軸シリコンナノワイヤーユニットの中央部上に位置するゲート電極と；前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部各々の上部に位置する第１ソース電極及び第２ドレイン電極と；前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極と；前記第２ドレイン電極に連結される画素電極とを含む薄膜トランジスタを有するアレイ基板を提供する。
【００５２】
前記第１ソース電極と前記第２ソース電極間と前記第１ドレイン電極と前記第２ドレイン電極間に位置して、前記第１ソース電極及び第１ドレイン電極の一部を各々露出させる第１コンタクトホールと第２コンタクトホールを有するゲート絶縁膜をさらに含み、前記第１ソース電極と前記第２ソース電極間と前記第１ドレイン電極と前記第２ドレイン電極間に位置して、前記第１ソース電極及び第１ドレイン電極の一部を各々露出させる第１コンタクトホールと第２コンタクトホールを有するゲート絶縁膜をさらに含んで、前記第２ドレイン電極と前記画素電極間に位置する保護層を含む。
【００５３】
前記保護層は、前記ドレイン電極の一部を露出させるドレインコンタクトホールを有して、前記画素電極は、前記ドレインコンタクトホールを通じて第２ドレイン電極に連結される。
【００５４】
本発明の第３特徴は、中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含むマルチ同軸シリコンナノワイヤーユニットを基板上に配置する段階と；前記マルチ同軸シリコンナノワイヤーユニットの中央部上に、ゲート電極を形成する段階と；前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部の上部に、ソース電極及びドレイン電極を各々形成する段階とを含む薄膜トランジスタの製造方法を提供する。
【００５５】
前記マルチ同軸シリコンナノワイヤーユニットと前記ゲート電極間で、前記中央部上に固定層を形成する段階を含み、前記多数の同軸シリコンナノワイヤー各々を形成する段階は、コアを形成する段階と、前記コアを取り囲む絶縁層を形成する段階をさらに含む。
【００５６】
前記コアを形成する段階は、半導体物質を結晶化する段階を含み、前記絶縁層を形成する段階は、シリカ及びアルミナのいずれかを結晶化する段階を含み、前記ソース電極及びドレイン電極と前記コアを連結するために、前記マルチ同軸シリコンナノワイヤーユニットの両側にある前記絶縁層部分を除去する段階をさらに含む。
【００５７】
本発明の第４特徴は、中央部と両側部を有して、多数の同軸シリコンナノワイヤーを含むマルチ同軸シリコンナノワイヤーユニットを基板上に形成する段階と；前記マルチ同軸シリコンナノワイヤーユニットの中央部上に、ゲート電極を形成する段階と；前記マルチ同軸シリコンナノワイヤーユニットと電気的に連結されるように、前記両側部の上部に、第１ソース電極及び第２ドレイン電極を各々形成する段階と；前記第１ソース電極に連結される第２ソース電極と、前記第１ドレイン電極に連結される第２ドレイン電極を形成する段階と；前記第２ドレイン電極に連結される画素電極を形成する段階とを含む薄膜トランジスタを有するアレイ基板の製造方法を提供する。
【００５８】
前記第１ソース電極と前記第１ドレイン電極を形成する段階は、前記ゲート電極を形成するための段階と同一工程で行われて、前記第１ソース電極と前記第２ソース電極間と、前記第１ドレイン電極と前記第２ドレイン電極間に位置して、前記第１ソース電極及び第１ドレイン電極の一部を各々露出させる第１コンタクトホールと第２コンタクトホールを有するゲート絶縁膜を形成する段階をさらに含み、前記第２ソース電極は、前記第１コンタクトホールを通じて第１ソース電極に連結されて、前記第２ドレイン電極は、前記第２コンタクトホールを通じて前記第１ドレイン電極に連結される。
【００５９】
前記第２ドレイン電極と画素電極間に位置して、前記第２ドレイン電極の一部を露出させるドレインコンタクトホールを含む保護層を形成する段階を含み、前記画素電極は、前記ドレインコンタクトホールを通じて前記第２ドレイン電極に連結される。
【００６０】
本発明の第５特徴は、ゲート電極と；前記ゲート電極と基板間に位置して、多数の同軸ナノワイヤーを含むマルチ同軸ナノワイヤーユニットと；前記マルチ同軸ナノワイヤーユニットと電気的に連結されるように配置されたソース電極及びドレイン電極とを含む薄膜トランジスタを提供する。
【００６１】
本発明の第６特徴は、ゲート電極と；前記ゲート電極と基板間に位置して、多数の同軸ナノワイヤーを含むマルチ同軸ナノワイヤーユニットと；前記マルチ同軸ナノワイヤーユニットと電気的に連結されるように配置された第１ソース電極及び第１ドレイン電極と；前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極と；前記第２ドレイン電極に連結される画素電極とを含む薄膜トランジスタを有するアレイ基板を提供する。
【００６２】
本発明の第７特徴は、多数の同軸ナノワイヤーを含むマルチ同軸ナノワイヤーユニットを基板上に配置する段階と；前記マルチ同軸ナノワイヤーユニットの一部領域上に、ゲート電極を形成する段階と；前記マルチ同軸ナノワイヤーユニットと電気的に連結されるように、ソース電極及びドレイン電極を形成する段階とを含む薄膜トランジスタの製造方法を提供する。
【００６３】
本発明の第８特徴は、多数の同軸ナノワイヤーを含むマルチ同軸ナノワイヤーユニットを基板上に配置する段階と；前記マルチ同軸ナノワイヤーユニットの一部領域上に、ゲート電極を形成する段階と；前記マルチ同軸ナノワイヤーユニットと電気的に連結されるように、第１ソース電極及び第１ドレイン電極を形成する段階と；前記第１ソース電極に連結される第２ソース電極及び前記第１ドレイン電極に連結される第２ドレイン電極を形成する段階と；前記第２ドレイン電極に連結される画素電極を形成する段階とを含む薄膜トランジスタを有するアレイ基板の製造方法を提供する。
【００６４】
以下、図面を参照して、本発明による望ましい実施例を説明する。
【発明の効果】
【００６５】
本発明による薄膜トランジスタは、多数の同軸シリコンナノワイヤーで構成されたマルチ同軸シリコンナノワイヤーユニットを利用する。前記同軸シリコンナノワイヤーは、アクティブ層として、コアと、コアを取り囲む絶縁層を含む。また、絶縁層によって別途の絶縁層が省略されることもある。
【００６６】
さらに、前記薄膜トランジスタは、前記第１ソース電極と第１ドレイン電極がゲート電極と同一工程で形成されるために、アレイ素子と独立した素子として製作することができる。
結果的に、前記薄膜トランジスタの工程時間と工程費用が減少される。
【実施例】
【００６７】
本実施例は、多数の同軸シリコンナノワイヤーで構成されたマルチ同軸シリコンナノワイヤーユニットを含む薄膜トランジスタに関する。ここで、前記多数の同軸シリコンナノワイヤーは、相互に平行に積層された構造である。具体的に、前記同軸シリコンナノワイヤーは、半導体物質で構成されたコアと、前記コアとは同軸構造であって、コアを取り囲む絶縁層で構成される。
【００６８】
さらに、前記薄膜トランジスタのソース電極及びドレイン電極は、前記マルチ同軸シリコンナノワイヤーユニットの両端に電気的に連結される。前記コアは、前記ソース電極及びドレイン電極と前記マルチ同軸シリコンナノワイヤーユニット間の電気的連結を簡単にするために、前記絶縁層から露出されている。
【００６９】
以下、図６Ａないし図６Ｆは、本発明の一実施例による薄膜トランジスタを有するアレイ基板を、その製造工程によって示した概略的な断面図である。
【００７０】
図６Ａに示したように、基板１００上に、マルチ同軸シリコンナノワイヤーユニット１０２が配置される。前記マルチ同軸シリコンナノワイヤーユニット１０２は、多数の同軸シリコンナノワイヤー１０１を含む、前記多数の同軸シリコンナノワイヤー１０１各々は、半導体物質で構成されたコア１０１ａと、前記コア１０１ａを取り囲む絶縁層１０１ｂで構成される。
【００７１】
図６Ａでは、マルチ同軸シリコンナノワイヤーユニット１０２が２つの同軸シリコンナノワイヤー１０１で構成されるが、前記マルチ同軸シリコンナノワイヤーユニット１０２は、２つ以上の同軸シリコンナノワイヤー１０１で構成される場合もある。
【００７２】
前記マルチ同軸シリコンナノワイヤーユニット１０２は、スプレー方式によって前記基板１００上に配置される。
【００７３】
前記マルチ同軸シリコンナノワイヤーユニット１０２を基板１００上に固定させるために、前記マルチ同軸シリコンナノワイヤーユニット１０２が形成された基板上に、固定層１０４が形成される。例えば、前記固定層１０４は、ベンゾシクロブテンＢＣＢとアクリル系樹脂のような有機絶縁物質で構成される。
前記固定層１０４は、場合によって、省略されることもある。
【００７４】
図６Ｂに示したように、前記固定層１０４は、前記マルチ同軸シリコンナノワイヤーユニット１０２の中央部を占有するようにパターニングされる。すなわち、前記固定層１０４をパターニングする工程によって、前記マルチ同軸シリコンナノワイヤーユニット１０２の両側は、前記固定層１０４から露出される。
【００７５】
図面には提示してないが、前記絶縁層１０１ｂの両側は、前記固定層１０４をパターニングする際、前記同軸シリコンナノワイヤー１０１各々のコア１０１の両側を露出するために除去される。また他の方法によって、前記絶縁層１０１ｂの除去は、前記固定層１０４のパターニング前後に行われることもある。
【００７６】
図６Ｃに示したように、前記マルチ同軸シリコンナノワイヤーユニット１０２の中央部に位置するゲート電極１０６と前記マルチ同軸シリコンナノワイヤーユニット１０２の両側部各々に、第１ソース電極１０８及び第１ドレイン電極１１０が形成される。
【００７７】
前記工程で、前記ゲート電極１０６と第１ソース電極１０８及び第１ドレイン電極１１０は、アルミニウムＡｌ、アルミニウムネオジムＡｌＮｄのようなアルミニウム合金、銅Ｃｕ、タングステンＷ、モリブデンＭｏ、チタンＴｉ、クロムＣｒ等を含む導電性金属グループのうちから選択された１つを蒸着してパターンして形成される。この時、前記ゲート電極１０６と第１ソース電極１０８及び第１ドレイン電極１１０は、相互に一定間隔離隔されるように位置して、前記第１ソース電極１０８及び第１ドレイン電極１１０は、マルチ同軸シリコンナノワイヤーユニット１０２と両側各々で電気的に連結される。実質的に、前記第１ソース電極１０８及び第１ドレイン電極１１０は、前記両側部で露出されたコアと電気的に連結される。
【００７８】
図面には提示してないが、前記マルチ同軸シリコンナノワイヤーユニット１０２と第１ソース電極１０８間と、前記マルチ同軸シリコンナノワイヤーユニット１０２と第１ドレイン電極１１０間には、ケイ化物層が位置して、層間オーミックコンタクトの役割をする。従って、本発明では、別途のオーミックコンタクト層を形成するための追加的な工程は要らない。
【００７９】
ここで、前記マルチ同軸シリコンナノワイヤーユニット１０２と前記ゲート電極１０６、第１ソース電極１０８及び第１ドレイン電極１１０は、薄膜トランジスタＴを構成する。
【００８０】
図６Ｄに示したように、前記薄膜トランジスタＴが形成された基板全面には、シリコン窒化物(ＳｉＮｘ)とシリコン酸化物(SiOX)を含む無機絶縁物質グループのうちから選択された１つの物質を蒸着してパターニングして構成されて、前記第１ソース電極１０８及び第１ドレイン電極１１０の一部領域を各々露出する第１コンタクトホール１１４及び第２コンタクトホール１１６を有するゲート絶縁膜１１２が形成される。
【００８１】
図６Ｅに示したように、ゲート絶縁膜１１２が形成された基板上に、伝導性金属物質を蒸着してパターニングし、第２ソース電極１１８及び第２ドレイン電極１２０が形成される。ここで、前記第２ソース電極１１８は、第１コンタクトホール１１４を通じて前記第１ソース電極１０８と連結されて、前記第２ドレイン電極１２０は、前記第２コンタクトホール１１６を通じて前記第１ドレイン電極１１０と連結される。
【００８２】
図面には提示してないが、この工程では、前記第２ソース電極１１８と連結されるデータ配線が形成される。従って、データ信号は、前記データ配線によって前記第２ソース電極１１８及び第２ドレイン電極１２０に印加される。すなわち、前記データ信号は、前記第１ソース電極１０８及び第１ドレイン電極１１０を第２ソース電極１１８及び第２ドレイン電極１２０に各々連結することによって印加される。
【００８３】
図６Ｆに示したように、前記第２ソース電極１１８及び第２ドレイン電極１２０が形成された基板１００全面に、シリコン窒化物(ＳｉＮｘ)とシリコン酸化物(SiOX)を含む無機絶縁物質グループのうちから選択された１つまたは、それ以上の物質を蒸着したり、場合によっては、ベンゾシクロブテンＢＣＢとアクリル系樹脂を含む有機絶縁物質グループのうちから選択された１つまたは、それ以上の物質を塗布して保護層１２２を形成する。
【００８４】
ここで、前記保護層１２２は、前記第２ドレイン電極１２０の一部を露出させるドレインコンタクトホール１２４を有するようにパターニングされる。
【００８５】
前記保護層１２２が形成された基板１００全面に、インジウム−スズ−酸化物ＩＴＯとインジウム−亜鉛−酸化物ＩＺＯを含む透明な導電性金属グループのうちから選択された１つを蒸着してパターンして画素電極１２６を形成する。ここで、前記画素電極１２６は、前記ドレインコンタクトホール１２４を通じて前記第２ドレイン電極１２０と連結される。
【００８６】
以下、前記マルチ同軸シリコンナノワイヤーユニットの構造を、より具体的に説明する。
【００８７】
図７は、本発明の一実施例によるマルチ同軸シリコンナノワイヤーユニットの概略的な斜視図である。
図７に示したように、本発明に適用されるマルチ同軸シリコンナノワイヤーユニット１０２は、多数の同軸シリコンナノワイヤー１０１を含む。前記多数の同軸シリコンナノワイヤー１０１各々は、半導体物質で構成されたコア１０１ａと、前記コア１０１ａを取り囲む絶縁層１０１ｂで構成される。
【００８８】
図面には提示してないが、前記コア１０１ａは、ナノサイズの触媒を蒸着して、シリコンを含む反応性ガスを利用して、前記触媒を結晶化することによって形成される。前記絶縁層１０１ｂは、シリカ及びアルミナのいずれかを結晶化することによって形成される。従って、前記半導体物質は、シリコン結晶を含む。
【００８９】
特に、前記マルチ同軸シリコンナノワイヤーユニット１０２は、前記コア１０１ａと薄膜トランジスタのソース電極及びドレイン電極と電気的に連結されるために、前記絶縁層１０１ｂの一部領域が除去されている。前記コア１０１ａと絶縁層１０１ｂは、同軸構造であって、前記同軸シリコンナノワイヤー１０１は、棒状である。さらに、前記絶縁層１０１ｂは、チューブ状である。
【００９０】
ところが、本発明は、前記実施例等で限られるのではなく、本発明の趣旨に反しない限度内で、多様に変形して実施されることができる。
【図面の簡単な説明】
【００９１】
【図１】従来の液晶表示装置の構造の概略的な図面である。
【図２】従来の逆スタッガード型の薄膜トランジスタの概略的な断面図である。
【図３Ａ】従来の逆スタッガード型の薄膜トランジスタを、その製造工程によって示した概略的な断面図である。
【図３Ｂ】図３Ａに続く製造工程を示す断面図である。
【図３Ｃ】図３Ｂに続く製造工程を示す断面図である。
【図３Ｄ】図３Ｃに続く製造工程を示す断面図である。
【図３Ｅ】図３Ｄに続く製造工程を示す断面図である。
【図４】従来のトップゲート型の薄膜トランジスタの概略的な断面図である。
【図５】従来のシリコンナノワイヤーを含む薄膜トランジスタの構造を示した概略的な断面図である。
【図６Ａ】本発明の一実施例による薄膜トランジスタを有するアレイ基板を、その製造工程によって示した概略的な断面図である。
【図６Ｂ】図６Ａに続く製造工程を示す断面図である。
【図６Ｃ】図６Ｂに続く製造工程を示す断面図である。
【図６Ｄ】図６Ｃに続く製造工程を示す断面図である。
【図６Ｅ】図６Ｄに続く製造工程を示す断面図である。
【図６Ｆ】図６Ｅに続く製造工程を示す断面図である。
【図７】本発明の一実施例によるマルチ同軸シリコンナノワイヤーユニットの概略的な斜視図である。
【符号の説明】
【００９２】
１００：基板
１０２：マルチ同軸シリコンナノワイヤーユニット
１０４：固定層                    
１０６：ゲート電極
１０８：ソース電極                
１１０：ドレイン電極
【図１】
2006295169.tif 000003
【図２】
2006295169.tif 000004
【図３Ａ】
2006295169.tif 000005
【図３Ｂ】
2006295169.tif 000006
【図３Ｃ】
2006295169.tif 000007
【図３Ｄ】
2006295169.tif 000008
【図３Ｅ】
2006295169.tif 000009
【図４】
2006295169.tif 000010
【図５】
2006295169.tif 000011
【図６Ａ】
2006295169.tif 000012
【図６Ｂ】
2006295169.tif 000013
【図６Ｃ】
2006295169.tif 000014
【図６Ｄ】
2006295169.tif 000015
【図６Ｅ】
2006295169.tif 000016
【図６Ｆ】
2006295169.tif 000017
【図７】
2006295169.tif 000018