(57)【要約】【課題】  システム上でのＬＳＩの動作の不良原因を早期に解析できるＬＳＩの不良個所特定方法を提供する。【解決手段】  良品の第１ＬＳＩ４ａが第１出力データを出力する時刻（タイミング）の第１クロック信号と、第１ＬＳＩ４ａと同一構造の第２ＬＳＩ４ｂが第１出力データと同一の第２出力データを出力する時刻（タイミング）の第２クロック信号のクロックサイクル数差を取得し、クロックサイクル数差に基づき第２出力データに対応する第１出力データが第２出力データと異なる時の第１クロック信号の第１クロックサイクル番号を求め、第１クロックサイクル番号以下のクロックサイクル番号で記憶される第１ＬＳＩ４ａ内にある第１内部フリップフロップの第１内部データと異なり第１クロックサイクル番号にクロックサイクル数差を考慮した第２クロックサイクル番号以下のクロックサイクル番号で記憶され第２ＬＳＩ４ｂ内において第１内部フリップフロップと同じく機能する第２内部フリップフロップの第２内部データを検出する。【選択図】図１
2006300891.tif 000002
【特許請求の範囲】
【請求項１】
良品の第１ＬＳＩを用いて、前記第１ＬＳＩと同一構造の第２ＬＳＩの不良個所を特定するための不良個所特定装置において、
前記第１ＬＳＩが同期する第１クロック信号を生成する第１クロック発生回路と、
前記第１クロック信号と周波数が等しく、前記第２ＬＳＩが同期する第２クロック信号を生成する第２クロック発生回路と、
前記第１クロック信号に同期して減算する第１減算カウンタと、
前記第２クロック信号に同期して減算する第２減算カウンタと、
前記第１クロック信号毎の前記第１ＬＳＩの第１出力データを記憶する第１レジスタと、
前記第２クロック信号毎の前記第２ＬＳＩの第２出力データを記憶する第２レジスタと、
前記第１減算カウンタと前記第２減算カウンタに同じ第１カウント値を設定するコンピュータを有し、
前記第１ＬＳＩと前記第２ＬＳＩの動作と、前記第１減算カウンタと前記第２減算カウンタの前記第１カウント値の減数を同時にスタートし、
前記第１減算カウンタまたは前記第２減算カウンタは、前記第１カウント値が０になると、第１信号フラグを送信し、
前記コンピュータは、前記第１信号フラグに基づいて、前記第１レジスタに、前記第１出力データを前記コンピュータに第１外部データ列としてシリアル転送させ、前記第２レジスタに、前記第２出力データを前記コンピュータに第２外部データ列としてシリアル転送させ、
前記コンピュータは、前記第１外部データ列と前記第２外部データ列を比較して、一致しない場合は、第１減算カウンタと第２減算カウンタに相互に異なるカウント値を設定して前記減数から第１外部データ列と第２外部データ列の比較までを繰り返し、前記第１出力データと前記第１出力データに対応する前記第２出力データが一致するカウント値の差からクロックサイクル数差を求め、
前記クロックサイクル数差に基づき前記第２出力データに対応する前記第１出力データが前記第２出力データと異なる時の前記第１クロック信号の第１クロックサイクル番号を求め、
前記第１クロックサイクル番号以下のクロックサイクル番号で記憶される前記第１ＬＳＩ内にある第１内部フリップフロップの第１内部データと異なり、前記第１クロックサイクル番号に前記クロックサイクル数差を考慮した第２クロックサイクル番号以下のクロックサイクル番号で記憶され、前記第２ＬＳＩ内において前記第１内部フリップフロップと同じく機能する第２内部フリップフロップの第２内部データを検出することを特徴とするＬＳＩの不良個所特定装置。
【請求項２】
前記クロックサイクル数差に基づき前記第２出力データに対応する前記第１出力データが前記第２出力データと異なる時の前記第１クロック信号の第１クロックサイクル番号を求める際は、
前記コンピュータが、第２カウント値を前記第１カウンタに入力し、
前記コンピュータが、前記第２カウント値に前記クロックサイクル数差を加味した第３カウント値を前記第２カウンタに入力し、
前記第１ＬＳＩと前記第２ＬＳＩの動作と、前記第２カウント値と前記第３カウント値の減数を同時にスタートし、
第１レジスタは、前記第１クロック信号毎の前記第１出力データを記憶し、
第２レジスタは、前記第２クロック信号毎の前記第２出力データを記憶し、
前記第２カウント値または前記第３カウント値が０になると、第２信号フラグを送信し、
前記コンピュータは、前記第１信号フラグに基づいて、前記第１レジスタに、前記第１出力データを前記コンピュータに第１外部データ列としてシリアル転送させ、前記第２レジスタに、前記第２出力データを前記コンピュータに第２外部データ列としてシリアル転送させ、
前記コンピュータは、前記第１外部データ列と前記第２外部データ列が異なる場合で、最も小さいクロックサイクル番号を前記第１クロックサイクル番号として求めることを特徴とする請求項１に記載のＬＳＩの不良個所特定装置。
【請求項３】
前記第１クロックサイクル番号以下のクロックサイクル番号で記憶される前記第１ＬＳＩ内にある第１内部フリップフロップの第１内部データと異なり、前記第１クロックサイクル番号に前記クロックサイクル数差を考慮した第２クロックサイクル番号以下のクロックサイクル番号で記憶され、前記第２ＬＳＩ内において前記第１内部フリップフロップと同じく機能する第２内部フリップフロップの第２内部データを検出する時は、
前記コンピュータが、前記第１クロックサイクル番号を前記第１カウンタに入力し、
前記コンピュータが、前記第２クロックサイクル番号を前記第２カウンタに入力し、
前記第１ＬＳＩと前記第２ＬＳＩの動作と、前記第１クロック番号と前記第２クロック番号の減数を同時にスタートし、
前記第１クロック番号または前記第２クロック番号が０になると、第３信号フラグを送信し、
前記コンピュータは、前記第１信号フラグに基づいて、前記第１ＬＳＩの第１内部データを前記コンピュータに第１内部データ列としてシリアル転送させ、前記第２ＬＳＩの第２内部データを前記コンピュータに第２内部データ列としてシリアル転送させ、前記第１レジスタに、前記第１出力データを前記コンピュータに第１外部データ列としてシリアル転送させ、前記第２レジスタに、前記第２出力データを前記コンピュータに第２外部データ列としてシリアル転送させ、
前記コンピュータは、前記第１カウンタに入力される前記第１クロックサイクル番号ができるだけ小さい場合において、前記第１内部データ列と前記第２内部データ列を比較して前記第１内部データと異なる前記第２内部データを検出することを特徴とする請求項１に記載のＬＳＩの不良個所特定装置。
【請求項４】
前記第１ＬＳＩと前記第２ＬＳＩのそれぞれが有するフェイズロックトループ回路ＰＬＬが逓倍動作のクロック信号を出力し、
前記コンピュータは、前記第１ＬＳＩと前記第２ＬＳＩを停止する前記逓倍動作の相を表す相データを、前記第１ＬＳＩが有する第１内部カウンタと、前記第２ＬＳＩが有する第２内部カウンタに入力し、
前記第１内部カウンタと前記第２内部カウンタは、前記第１信号フラグ乃至前記第３信号フラグのいずれか１つを入力後の最初の前記相の際にセレクト信号を出力し、
第１セレクタと第２セレクタは、前記セレクト信号に基づいて、前記相で前記クロック信号を遮断することを特徴とする請求項１乃至３のいずれか１項に記載のＬＳＩの不良個所特定装置。
【請求項５】
良品の第１ＬＳＩが第１出力データを出力する時刻（タイミング）の第１クロック信号と、前記第１ＬＳＩと同一構造の第２ＬＳＩが前記第１出力データと同一の第２出力データを出力する時刻（タイミング）の第２クロック信号のクロックサイクル数差を取得し、
前記クロックサイクル数差に基づき前記第２出力データに対応する前記第１出力データが前記第２出力データと異なる時の前記第１クロック信号の第１クロックサイクル番号を求め、
前記第１クロックサイクル番号以下のクロックサイクル番号で記憶される前記第１ＬＳＩ内にある第１内部フリップフロップの第１内部データと異なり、前記第１クロックサイクル番号に前記クロックサイクル数差を考慮した第２クロックサイクル番号以下のクロックサイクル番号で記憶され、前記第２ＬＳＩ内において前記第１内部フリップフロップと同じく機能する第２内部フリップフロップの第２内部データを検出することを特徴とするＬＳＩの不良個所特定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、LSIの不良解析手法に関し、特に、LSIの不良個所特定方法および不良個所特定装置に関する。
【背景技術】
【０００２】
最近、ＬＳＩのプロセスのディープサブミクロン（Deep Sub-Micron：ＤＳＭ）化に伴い、ＬＳＩのチップがＬＳＩテスターを用いた出荷テストで合格しても、合格したＬＳＩを搭載した出荷先の顧客のシステムが正常な動作をしない不良が増えている。
【０００３】
顧客のシステムが正常な動作をしない原因を解明することは、顧客のシステム上でのみ発生するＬＳＩの不良率を効率的に低減し、顧客のシステムの不良率を速やかに低減するために非常に重要である。
【０００４】
しかしながら、従来、正常な動作をしないシステムの不良解析は、正常な動作をしないシステムに搭載されたＬＳＩをＬＳＩテスターでテスト可能な範囲の評価で不良の再現ができなかった場合、顧客からシステムボードを借り受けるか、自ら同様なシステムボードを作製し、専ら人手によって不良の再現を試みるしかなく、膨大な時間が必要であった。しかも、不良を再現できるのは、システムリセット後極めて短い時間（数秒以内）の後に発生する不良が中心であった。より長い時間の後に発生する不良については、動作解析のために膨大なデータの抽出が必要であり、不良の解析はほぼ不可能であった。不良を再現できないＬＳＩは、所謂不再現不良品となり、ＬＳＩの不良率削減にとって大きな障害となっていた。
【０００５】
さらに、ＬＳＩテスターでのテストだけでは顧客のシステム上でのＬＳＩの不良を十分排除することは困難であると考え、ＬＳＩの出荷前において、顧客のシステムで使用されるものに類似したシステムボードを用意し、ＬＳＩテスターでの出荷テストに合格したＬＳＩを、さらにこのシステムボードに搭載して動作させ、ＬＳＩの良否を判定することを行う場合、ＬＳＩのテストコストの大幅な増加を招いてしまう。以上のように、システム上でのＬＳＩの動作の不良原因を早期に解析できる手法が強く求められていた。
【０００６】
なお、良品のＬＳＩが搭載されたシステムボードを用いて、検査対象のシステムボードを検査する回路機能検査装置が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開平１０−２０６５０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、システム上でのＬＳＩの動作の不良原因を早期に解析できるＬＳＩの不良個所特定装置を提供することにある。
【０００８】
また、本発明の目的は、システム上でのＬＳＩの動作の不良原因を早期に解析できるＬＳＩの不良個所特定方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記問題点を解決するための本発明の第１の特徴は、良品の第１ＬＳＩを用いて、前記第１ＬＳＩと同一構造の第２ＬＳＩの不良個所を特定するための不良個所特定装置において、第１ＬＳＩが同期する第１クロック信号を生成する第１クロック発生回路と、第１クロック信号と周波数が等しく第２ＬＳＩが同期する第２クロック信号を生成する第２クロック発生回路と、第１クロック信号に同期して減算する第１減算カウンタと、第２クロック信号に同期して減算する第２減算カウンタと、第１クロック信号毎の第１ＬＳＩの第１出力データを記憶する第１レジスタと、第２クロック信号毎の第２ＬＳＩの第２出力データを記憶する第２レジスタと、第１減算カウンタと第２減算カウンタに同じ第１カウント値を設定するコンピュータを有し、第１ＬＳＩと第２ＬＳＩの動作と第１減算カウンタと第２減算カウンタの第１カウント値の減数を同時にスタートし、第１減算カウンタまたは第２減算カウンタは第１カウント値が０になると第１信号フラグを送信し、コンピュータは第１信号フラグに基づいて第１レジスタに第１外部データを第１外部データ列としてシリアル転送させ、第２レジスタに第２出力データを第２外部データ列としてシリアル転送させ、第１外部データ列と第２外部データ列を比較し、一致しない場合は、第１減算カウンタと第２減算カウンタに相互に異なるカウント値を設定して前記減算から第１外部データ列と第２外部データ列の比較までを繰り返し、第１出力データと第１出力データに対応する第２出力データが一致するカウント値の差からクロックサイクル数差を求め、クロックサイクル数差に基づき第２出力データに対応する第１出力データが第２出力データと異なる時の第１クロック信号の第１クロックサイクル番号を求め、第１クロックサイクル番号以下のクロックサイクル番号で記憶される第１ＬＳＩ内にある第１内部フリップフロップの第１内部データと異なり第１クロックサイクル番号にクロックサイクル数差を考慮した第２クロックサイクル番号以下のクロックサイクル番号で記憶され第２ＬＳＩ内において第１内部フリップフロップと同じく機能する第２内部フリップフロップの第２内部データを検出するＬＳＩの不良個所特定装置にある。
【００１０】
本発明の第２の特徴は、良品の第１ＬＳＩが第１出力データを出力する時刻（タイミング）の第１クロック信号と第１ＬＳＩと同一構造の第２ＬＳＩが第１出力データと同一の第２出力データを出力する時刻（タイミング）の第２クロック信号のクロックサイクル数差を取得し、クロックサイクル数差に基づき第２出力データに対応する第１出力データが第２出力データと異なる時の第１クロック信号の第１クロックサイクル番号を求め、第１クロックサイクル番号以下のクロックサイクル番号で記憶される第１ＬＳＩ内にある第１内部フリップフロップの第１内部データと異なり第１クロックサイクル番号にクロックサイクル数差を考慮した第２クロック番号以下のクロックサイクル番号で記憶され第２ＬＳＩ内において第１内部フリップフロップと同じく機能する第２内部フリップフロップの第２内部データを検出するＬＳＩの不良個所特定方法にある。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、システム上でのＬＳＩの動作の不良原因を早期に解析できるＬＳＩの不良個所特定装置を提供できる。
【００１２】
また、本発明によれば、システム上でのＬＳＩの動作の不良原因を早期に解析できるＬＳＩの不良個所特定方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【００１４】
図１に示すように、実施例１に係る不良個所特定装置は、システムを搭載可能なプリント基板１ａと、プリント基板１ａと同一なシステムを搭載可能なプリント基板１ｂと、プリント基板１ａと１ｂの動作を制御するためのパーソナルコンピュータＰＣまたはエンジニアリングワークステーションＥＷＳ等のコンピュータ３を有している。コンピュータ３は、高速な信号の入出力のため、一部プリント基板上に構成された部分を含んでいる場合もある。プリント基板１ａには、良品のＬＳＩ４ａと、プリセット可能な１減算カウンタ（decrementor）５ａと、クロック発生回路７ａと、ＬＳＩ４ａへの入力を保持する入力レジスタ８ａと、ＬＳＩ４ａからの出力（入出力含む）を保持する出力レジスタ９ａが搭載されている。プリント基板１ｂには、検査対象のＬＳＩ４ｂと、１減算カウンタ５ｂと、クロック発生回路７ｂと、ＬＳＩ４ｂへの入力を保持する入力レジスタ８ｂと、ＬＳＩ４ｂからの出力（入出力含む）を保持する出力レジスタ９ｂが搭載されている。搭載されるシステムはＬＳＩ４ａ、４ｂを含むＬＳＩ、ＩＣ、各種受動部品等により構成することができる。
【００１５】
不良個所特定装置は、良品のＬＳＩ４ａを用いて、ＬＳＩ４ａと同一構造のＬＳＩ４ｂの不良個所を特定することができる。クロック発生回路７ａと７ｂの回路図は図４に示されている。
【００１６】
図２に示すように、この不良個所特定装置を用いた不良個所特定方法では、まず、ステップＳ１で、良品のＬＳＩ４ａと不良品のＬＳＩ４ｂの出力データが出力される時刻の相関を取得する。具体的には、良品のＬＳＩ４ａが第１出力データを出力する時刻（タイミング）の第１クロック信号と、ＬＳＩ４ａと同一構造のＬＳＩ４ｂが第１出力データと同一の第２出力データを出力する時刻（タイミング）の第２クロック信号のクロックサイクル数差を取得する。
【００１７】
次に、ステップＳ２で、不良品のＬＳＩ４ｂでの不良の発生時刻を特定する。具体的には、取得したクロックサイクル数差に基づき第２出力データに対応する第１出力データが、第２出力データと異なる時の第１クロック信号の第１クロックサイクル番号を不良の発生時刻として求める。
【００１８】
ステップＳ３で、不良の発生時刻から適当な数のクロックサイクル分手前のＬＳＩ４ａ、４ｂの内部データを取得する。具体的には、第１クロックサイクル番号以下のクロックサイクル番号で記憶されるＬＳＩ４ａ内にある第１内部フリップフロップの第１内部データを取得する。さらに、第１クロックサイクル番号にクロックサイクル数差を考慮した第２クロック番号以下のクロック番号で記憶され、ＬＳＩ４ｂ内において第１内部フリップフロップと同じく機能する第２内部フリップフロップの第２内部データを取得する。
【００１９】
ステップＳ４で、第１内部データと第２内部データを比較し、不良発生箇所を特定する。具体的には、第１クロックサイクル番号以下の最も早いクロックサイクル番号において、第１内部データと異なる第２内部データを検出する。このことにより、検出された第２内部データを出力した第２内部フリップフロップが不良発生箇所として特定できる。
【００２０】
図１、図３、図４および図５を用いて、不良個所特定装置を用いた不良個所特定方法のステップＳ１を詳細に説明する。事前に、プリント基板１ａ、１ｂのソケット上に解析対象ＬＳＩの良品４ａと不良品４ｂを搭載する。なお、解析対象のＬＳＩを除けばプリント基板１ａと１ｂは同じ構造を有している。したがって、プリント基板１ａ、１ｂと解析対象ＬＳＩの良品４ａと不良品４ｂの組み合わせは任意である。ただ、以下の説明では、説明が煩雑になるので、プリント基板１ａにはＬＳＩ４ａが搭載され、プリント基板１ｂにはＬＳＩ４ｂが搭載されることにする。
【００２１】
ステップＳ１１で、クロック発生回路７ａは、プリント基板１ａ内の基本クロック発生回路からの送信される基本クロック信号からＬＳＩ４ａ、レジスタ８ａ、レジスタ９ａおよび減算カウンタ５ａが同期する第１クロック信号を生成する。クロック発生回路７ｂは、第１クロック信号と周波数が等しく、ＬＳＩ４ｂ、レジスタ８ｂ、レジスタ９ｂおよび減算カウンタ５ｂが同期する第２クロック信号をプリント基板１ｂ内の基本クロック発生回路から送信される基本クロック信号から生成する。（図１では、煩雑さを避けるため、ＬＳＩ４ａおよびＬＳＩ４ｂに接続される配線のみ表示している。）
ステップＳ１２で、コンピュータ３は、2枚のプリント基板１ａ、１ｂへ共通のシステムリセット信号Ｒｅｓｅｔを供給し、システムおよびＬＳＩ４ａと４ｂをリセットする。また、この期間中に、コンピュータ３が、第１クロック信号に同期して減算する第１減算カウンタ５ａと、第２クロック信号に同期して減算する第２減算カウンタ５ｂに、プリセット命令を送信するとともに、適当な同じ第１カウント値をＳＩｃｎｔｒＡとＳＩｃｎｔｒＢを経由してシリアル送信し、プリセットする。これらカウンタは、例えば、プリセット命令が送信されている期間中、プリセットデータを受け入れ、リセットが有効な期間中はデータを保持する構成になっている。なお、このシリアル送信については、データが確実に送信されるよう、ステップS １５〜ステップＳ１７にて後述するような通常動作クロックの複数倍周期のクロックを用いる構成にしてもよい。
【００２２】
ステップＳ１３で、システムおよびＬＳＩ４ａと４ｂに対するリセット解除し、システム動作が開始される。同時に減算カウンタ５ａと５ｂがリセット解除される。ＬＳＩ４ａと４ｂの動作と、減算カウンタ５ａと５ｂの第１カウント値の減数を同時にスタートする。カウンタ５ａはクロック発生回路７ａからの第１クロック信号に同期してカウントダウンする。カウンタ５ｂはクロック発生回路７ｂからの第２クロックに同期してカウントダウンする。レジスタ８ａは、第１クロック信号毎にＬＳＩ４ａへの第１入力データを記憶する。レジスタ９ａは、第１クロック信号毎にＬＳＩ４ａからの第１出力データを記憶する。レジスタ８ｂは、第２クロック信号毎にＬＳＩ４ｂへの第２入力データを記憶する。レジスタ９ｂは、第２クロック信号毎にＬＳＩ４ｂからの第２出力データを記憶する。
【００２３】
ステップＳ１４で、一方の減算カウンタ５ａまたは５ｂは、カウント値がゼロ０になると、カウントを停止し、０信号フラグZ1またはZ2を送信する。確実な動作のため、カウント値の１を検出して０信号フラグを発生するフリップフロップを経由して０信号フラグを送信させるようにしてもよいが、こうした回路設計上の工夫は本発明の範囲内である。
【００２４】
ステップＳ１５で、他方のカウンタ５ａまたは５ｂは、０信号フラグZ1またはZ2を受信すると、減算カウントを停止する。また、クロック発生回路７ａと７ｂは、図４に示されるように、データが確実にシフト動作できるよう、通常動作クロックの複数倍周期のクロックを選択可能となる。
【００２５】
ステップＳ１６で、コンピュータ３は、０信号フラグZ1またはZ2を受信すると、シフト命令Shiftを所定の複数倍周期のクロックサイクル数分だけクロック発生回路７ａと７ｂへ送信する（図５のタイミングチャート参照）。ここで「所定の複数倍周期のクロックサイクル数」とは、基本的にはレジスタ８ａ（および８ｂ）とレジスタ９ａ（および９ｂ）のフリップフロップ数を加えたもの（より正確には、少なくともレジスタ９ａおよび９ｂの内容を読み出すことが可能なクロックサイクル数）である。動作の確実な確認のため、これらの数とカウンタ５ａ（および５ｂ）内部のシリアル接続されたフリップフロップ数の内大きい数としても良い。
【００２６】
ステップＳ１７で、クロック発生回路７ａと７ｂは、シフト命令Shiftを受信すると、複数倍周期の第１と第２のクロック信号の生成を開始する（図５のタイミングチャート参照）。同時に同命令はＬＳＩ４ａと４ｂ、レジスタ８ａと８ｂ、レジスタ９ａと９ｂ、およびカウンタ５ａと５ｂに送信され、これらの動作モードを通常動作モードからシフト動作モードに変更する。これにより、ＬＳＩ４ａと４ｂの内部のフリップフロップは、クロック発生回路７ａと７ｂからの複数倍周期のクロックに従い、ＳＯＬＳＩａとＳＯＬＳＩｂから内部のデータをコンピュータ３に送信する。レジスタ８ａと９ａは、第１入力データと第１出力データをコンピュータ３に第１外部データ列としてＳＯＩＯａを経由してシリアル転送する。レジスタ８ｂと９ｂは、第２入力データと第２出力データをコンピュータ３に第２外部データ列としてＳＯＩＯｂを経由してシリアル転送する。また、カウンタ５ａと５ｂは、カウントダウンされたカウント値をＳＯcntrＡとＳＯcntrＢを経由してコンピュータ３に送信する。コンピュータ３は、前記複数倍周期のクロックに同期した適当なタイミングで上記送信されたデータを読み取る。
【００２７】
ステップＳ１８で、コンピュータ３は、シフト命令Shiftを解除した後、カウントダウンされたカウント値の差（カウンタ５ａのカウント値−カウント５ｂのカウント値）Ｄ１を求める。Ｄ１は正負または０の値を取りうる。カウント値の一方はゼロであるので、その差の絶対値と大きい方のカウント値は一致する。
【００２８】
ステップＳ１９で、コンピュータ３は、レジスタ９ａとレジスタ９ｂの内容を比較し、一致しているかどうか判定する。この際、レジスタ８ａとレジスタ８ｂの内容についても参考のために比較してもよい。
【００２９】
ステップＳ２０で、コンピュータ３は、レジスタ９ａとレジスタ９ｂの内容が異なっていた場合、カウンタ５ａと５ｂの一方（例えばカウンタ５ａ）へのプリセット値として第１カウント値を設定し、もう一方へのプリセット値として第１カウント値とＤ２だけ異なるカウント値“第１カウント値＋Ｄ２”を設定し、再びステップＳ１２に戻り、ステップＳ１８までを繰り返す。具体的には、例えば、奇数回目（2n-1回目、n=1,2,‥）の繰り返しの時にはＤ２＝ｎとし、偶数回目（2n回目、n=1,2,‥）の繰り返しの時にはＤ２＝−ｎとして、カウンタ５ｂに対するプリセット値として第１カウント値＋Ｄ２を設定する。
【００３０】
ステップＳ２１で、コンピュータ３は、レジスタ９ａとレジスタ９ｂの内容が一致していた場合、カウンタ５ａのカウント値“第１カウント値”とカウンタ５ｂのカウント値“第１カウント値＋D1＋D2”を、良品ＬＳＩ４ａと不良品ＬＳＩ４ｂの同一動作の相関が取れたカウント値として記憶し、かつ、カウント値の差Ｄ１＋Ｄ２を良品ＬＳＩ４ａと不良品ＬＳＩ４ｂの同一動作の相関が取れたカウント値の差として記憶する。ステップＳ２以降では、カウンタ5ａと５ｂにこの差を保持したカウンタ値をプリセットする。これにより、カウンタ５ａと５ｂが同時刻に“0”となるように調整でき、ＬＳＩ４ａとＬＳＩ４ｂから比較すべきデータを読み出せるようになる。ＬＳＩ４ａと４ｂの外部出力データであるレジスタ９ａとレジスタ９ｂの内容が一致するのは、ＬＳＩ４ａと４ｂは同じ機能を有するので、同じ入力を要求する第１と第２の入力データと、同じ出力を送信している第１と第２の出力データが必ず存在するからである。
【００３１】
以上により、良品ＬＳＩ４ａと不良品ＬＳＩ４ｂでのリセット解除後の同一動作の動作時刻のずれの相関を正しく把握することができる。即ち、比較すべきデータの所在を時刻のシフト量（第１および第２のクロックサイクル数の差）として把握することができ、かつ、カウンタ５ａと５ｂが同時刻に“0”となるようにカウンタ値を設定できるようになる。
【００３２】
図１と図６を用いて、不良個所特定装置を用いた不良個所特定方法のステップＳ２を詳細に説明する。クロック信号は既に発生されているとする。
【００３３】
ステップＳ３０で、ステップＳ１３と同様に、コンピュータ３は、2枚のプリント基板１ａ、１ｂへ共通のシステムリセット信号Ｒｅｓｅｔを供給し、システムおよびＬＳＩ４ａと４ｂをリセットする。また、この期間中に、コンピュータ３が、第１クロック信号に同期して減算する第１減算カウンタ５ａと、第２クロック信号に同期して減算する第２減算カウンタ５ｂに、プリセット命令を送信するとともに、減算カウンタ５ａに不良品ＬＳＩ４ｂで不良が発生したと推定される時刻付近の値を第２カウント値としてＳＩｃｎｔｒＡを経由してシリアル入力しプリセットする。同時に、コンピュータ３が、減算カウンタ５ｂにクロック数差Ｄ１＋Ｄ２を加味した第３カウント値としてＳＩｃｎｔｒＢを経由してシリアル入力しプリセットする。
【００３４】
このように、これらの初期値には、ステップS1において得た動作時刻のずれを反映したカウント値をカウンタ５ａと５ｂにそれぞれＳＩｃｎｔｒＡとＳＩｃｎｔｒＢを経由して格納する。このことにより、０カウントの時刻において、同一動作を経た後のＬＳＩ４ａと４ｂの入出力値の外部データ列をＳＯＩＯａとＳＯＩＯｂを経由して、または、同一動作を経た後のＬＳＩ４ａと４ｂ内のシフトレジスタの内部データ列をＳＯＬＳＩａとＳＯＬＳＩｂを経由して取得することができる。このことは、ボード１ａと１ｂ間で動作時刻のずれが生じる原因に起因している。動作時刻のずれは、第１と第２のクロック信号のすべてのクロックサイクル毎に処理が実行されているわけではなく、例えばwait状態のように処理の実行されないクロックサイクルもあることによっている。この処理が実行されないクロックサイクルが存在しても、ＬＳＩ４ａと４ｂの出力が所望の出力であれば、ＬＳＩ４ａと４ｂを通常動作モードで使用するのに不都合はなく、ＬＳＩ４ａと（その時刻までの）ＬＳＩ４ｂは良品であると考えられる。この処理の実行されないクロックサイクルは、１つのＬＳＩ４ａ、４ｂについては実行毎に同じクロック信号のタイミングで生じる。個々のＬＳＩ４ａ、４ｂについては、処理の実行されないクロックサイクルの発生の時刻（タイミング）と頻度は異なっている。この個々のＬＳＩ４ａ、４ｂの処理の実行されないクロックサイクルの発生のタイミングと頻度の違いから、動作時刻の差やずれは生じている。また、高速動作の場合、システムリセットの時刻がボードによってわずかにずれる可能性があることによっても動作時刻の差やずれが生じる場合もある。こうした、動作時刻の差は、処理の実行されないクロックサイクルの発生回数の差いわゆるクロックサイクル数差Ｄ１＋Ｄ２に反映されると考えられる。
【００３５】
ステップＳ３１で、ステップＳ１３と同様、コンピュータ３が、システムおよびＬＳＩ４ａと４ｂに対するリセット解除し、システム動作が開始される。同時に減算カウンタ５ａと５ｂがリセット解除される。ＬＳＩ４ａと４ｂの動作と、減算カウンタ５ａと５ｂの第１カウント値の減数を同時にスタートする。カウンタ５ａはクロック発生回路７ａからの第１クロック信号に同期してカウントダウンする。カウンタ５ｂはクロック発生回路７ｂからの第２クロックに同期してカウントダウンする。レジスタ８ａは、第１クロック信号毎にＬＳＩ４ａへの第１入力データを記憶する。レジスタ９ａは、第１クロック信号毎にＬＳＩ４ａからの第１出力データを記憶する。レジスタ８ｂは、第２クロック信号毎にＬＳＩ４ｂへの第２入力データを記憶する。レジスタ９ｂは、第２クロック信号毎にＬＳＩ４ｂからの第２出力データを記憶する。
【００３６】
ステップＳ３２で、カウンタ５ａまたは５ｂは、カウント値が０になったら、カウント動作を停止し、０信号フラグZ1またはZ2を発生させる。
【００３７】
ステップＳ３３で、コンピュータ３は、０信号フラグZ1またはZ2を受信すると、シフト命令Shiftを所定の複数倍周期のクロックサイクル数分だけクロック発生回路７ａと７ｂへ送信する。ここで「所定の複数倍周期のクロックサイクル数」とは、基本的にはレジスタ８ａ（および８ｂ）とレジスタ９ａ（および９ｂ）のフリップフロップ数を加えたものである。より正確には、少なくともレジスタ９ａ（および９ｂ）の内容を読み出すことが可能なクロックサイクル数である。動作の確実な確認のため、これらの数とカウンタ５ａ（および５ｂ）内部のシリアル接続されたフリップフロップ数の内大きい数としても良い。
【００３８】
ステップＳ３４で、クロック発生回路７ａと７ｂは、シフト命令Shiftを受信すると、複数倍周期の第１と第２のクロック信号の生成を開始する。同時に同命令はＬＳＩ４ａと４ｂ、レジスタ８ａと８ｂ、レジスタ９ａと９ｂ、およびカウンタ５ａと５ｂに送信され、これらの動作モードを通常動作モードからシフト動作モードに変更する。これにより、ＬＳＩ４ａと４ｂの内部のフリップフロップは、クロック発生回路７ａと７ｂからの複数倍周期のクロックに従い、ＳＯＬＳＩａとＳＯＬＳＩｂから内部のデータをコンピュータ３に送信する。レジスタ８ａと９ａは、第１入力データと第１出力データをコンピュータ３に第１外部データ列としてＳＯＩＯａを経由してシリアル転送する。レジスタ８ｂと９ｂは、第２入力データと第２出力データをコンピュータ３に第２外部データ列としてＳＯＩＯｂを経由してシリアル転送する。また、カウンタ５ａと５ｂは、カウントダウンされたカウント値をＳＯcntrＡとＳＯcntrＢを経由してコンピュータ３に送信する。コンピュータ３は、前記複数倍周期のクロックに同期した適当なタイミングで上記送信されたデータを読み取り、自身で記憶するかあるいは外部記憶装置に記憶させる。
【００３９】
ステップＳ３５で、コンピュータ３が、ＳＩｃｎｔｒＡを経由してプリセットする第２カウント値とＳＩｃｎｔｒＢを経由してプリセットする第３カウント値が特定の値（時刻）に収束したか判定する。また、コンピュータ３が、レジスタ９ａと９ｂの値が一致するか比較する。この際、参考のためレジスタ８ａと８ｂの値を比較してもよい。収束している場合は、ステップＳ２の処理を終了する。収束しておらず、不一致の場合は、ステップＳ３６へ進む。収束しておらず、一致の場合は、ステップＳ３７へ進む。比較された相互の値が不一致であった場合は、この不一致により、プリセットしたカウント値に相当する時刻では、不良品４ｂでは既に不良が発生したことがわかる。
【００４０】
ステップＳ３６で、前回の第２カウント値と第３カウント値より小さいカウント値（いわゆる早い時刻）をＳＩｃｎｔｒＡとＳＩｃｎｔｒＢからカウンタ５ａ、５ｂに与えるプリセット値としてそれぞれ設定する。そして、ステップＳ３０に戻る。
【００４１】
ステップＳ３７で、前回の第２カウント値と第３カウント値より大きいカウント値（いわゆる遅い時刻）をＳＩｃｎｔｒＡとＳＩｃｎｔｒＢからカウンタ５ａ、５ｂに与えるプリセット値としてそれぞれ設定する。そして、ステップＳ３０に戻る。
【００４２】
ステップＳ２では、上記のループを繰り返す。コンピュータ３は、ＳＯＩＯａから読み出されるレジスタ９ａ（および８ａ）の値とＳＯＩＯｂから読み出されるレジスタ９ｂ（および８ｂ）の値が異なる場合で、最も小さいクロック番号を第１クロック番号Ｔとして求める。このループの繰り返しをすることにより、解析対象のＬＳＩ４ｂの出力端子（双方向端子含む）において不良が発生した正確な時刻Ｔ（ＳＩｃｎｔｒＡから与えられるカウント値）と、その時刻Ｔでの良品ＬＳＩ４ａと解析対象ＬＳＩ４ｂの入出力値のレジスタ８ａおよび９ａ、と８ｂおよび９ｂのデータ列（それぞれＳＯＩＯａとＳＯＩＯｂから読み出される）、必要があれば、ＬＳＩ４ａとＬＳＩ４ｂの内部のシフトレジスタのデータ列（それぞれＳＯＬＳＩａとＳＯＬＳＩｂから読み出される）が得られる。
【００４３】
なお、正確な不良発生時刻を効率的に得るための方法は、基本的なものとしてBinary search法があり、カウンタ５ａと５ｂにプリセットする値にこの方式を適用可能であるが、その他の方式でも良い。
【００４４】
図１と図７を用いて、不良個所特定装置を用いた不良個所特定方法の図２のステップＳ３とＳ４を詳細に説明する。ＬＳＩ４ａ、４ｂの動作では、ＬＳＩ４ｂの出力値に不良が発生した時刻より10〜数10クロック回数前にＬＳＩ４ｂの内部で真の不良が発生している。このため、予め設定したクロック回数分またはＬＳＩ４ａとの内部データの違いが見出されなくなるまで、時刻Ｔより１クロックずつ減らした時刻での解析対象ＬＳＩ４ｂの入出力値と内部Ｆ／Ｆの値をシフト動作によりＳＯＩＯｂおよびＳＯＬＳＩｂを経由して読み出す。良品ＬＳＩ４ａも同じように行なう。コンピュータ３の外部記憶装置にＬＳＩ４ａと４ｂの入出力値と内部Ｆ／Ｆの値とを格納する。
【００４５】
まず、ステップＳ４１で、コンピュータ３が、2枚のプリント基板１ａ、１ｂへ共通のシステムリセット信号Ｒｅｓｅｔを供給し、システムおよびＬＳＩ４ａと４ｂをリセットする。同時に第１クロックサイクル数Ｔを第１カウンタにプリセットし、また、第１クロックサイクル数Ｔにクロックサイクル数差Ｄ１＋Ｄ２を考慮した第２クロックサイクル数を第２カウンタにプリセットする。
【００４６】
ステップＳ４２で、コンピュータ３が、システムおよびＬＳＩ４ａと４ｂに対するリセット解除し、システム動作が開始される。同時に減算カウンタ５ａ（第１カウンタ）と５ｂ（第２カウンタ）がリセット解除される。ＬＳＩ４ａと４ｂの動作と、減算カウンタ５ａと５ｂの第１カウント値の減数を同時にスタートする。カウンタ５ａはクロック発生回路７ａからの第１クロック信号に同期してカウントダウンする。カウンタ５ｂはクロック発生回路７ｂからの第２クロックに同期してカウントダウンする。
【００４７】
ステップＳ４３で、第１クロックサイクル数Ｔおよび第２クロックサイクル数が０になると、０信号フラグZ1またはZ2を送信する。
【００４８】
ステップＳ４４で、コンピュータ３は、０信号フラグZ1またはZ2を受信すると、シフト命令Shiftを所定の複数倍周期のクロックサイクル数分だけクロック発生回路７ａと７ｂへ送信する。ここで「所定の複数倍周期のクロックサイクル数」とは、基本的にはＬＳＩ４ａ（および４ｂ）の内部でスキャンテストのためにシリアル接続された最大のフリップフロップ数と、カウンタ５ａ（および５ｂ）内部のシリアル接続されたフリップフロップ数と、レジスタ８ａ（および８ｂ）とレジスタ９ａ（および９ｂ）のフリップフロップ数を加えたものの内、最も大きい数となる。
【００４９】
ステップＳ４５で、クロック発生回路７ａと７ｂは、シフト命令Shiftを受信すると、複数倍周期の第１と第２のクロック信号の生成を開始する。同時に同命令はＬＳＩ４ａと４ｂ、レジスタ８ａと８ｂ、レジスタ９ａと９ｂ、およびカウンタ５ａと５ｂに送信され、これらの動作モードを通常動作モードからシフト動作モードに変更する。これにより、ＬＳＩ４ａと４ｂの内部のフリップフロップは、クロック発生回路７ａと７ｂからの複数倍周期のクロックに従い、ＳＯＬＳＩａとＳＯＬＳＩｂから内部のデータをコンピュータ３に送信する。レジスタ８ａと９ａは、第１入力データと第１出力データをコンピュータ３に第１外部データ列としてＳＯＩＯａを経由してシリアル転送する。レジスタ８ｂと９ｂは、第２入力データと第２出力データをコンピュータ３に第２外部データ列としてＳＯＩＯｂを経由してシリアル転送する。また、カウンタ５ａと５ｂは、カウントダウンされたカウント値をＳＯcntrＡとＳＯcntrＢを経由してコンピュータ３に送信する。コンピュータ３は、前記複数倍周期のクロックに同期した適当なタイミングで上記送信されたデータを読み取り、自身で記憶するかあるいは外部記憶装置に記憶させる。
【００５０】
ステップＳ４６で、コンピュータ３は、ＳＯＬＳＩａから読み出した第１内部データ列とＳＯＬＳＩｂから読み出した第２内部データ列を比較し、一致しているかどうか判定する。異なっている場合、ステップＳ４７で、第１内部データと異なる第２内部データを検出して記憶し、第１クロックサイクル数としてステップＳ４１で設定した値より１小さい値を設定する。そしてステップＳ４１に戻る。一方、一致していた場合、コンピュータ３は、ステップＳ４８で、前回のループで設定した第１クロックサイクル数（時刻）を不良発生時刻と断定し、記憶および出力する。また、前回のループで記憶していた良品との相違が検出された第２内部データを記憶していた内部Ｆ／Ｆを不良の原因と断定し、出力する。また、解析の参考データとして、良品との相違が検出された全ての第２内部データを第２、第１クロックサイクル数としてトレース出力しても良い。
【００５１】
実施例１の不良個所特定方法によれば、良品４ａと不良品４ｂの外部データと内部データをコンピュータ３上で自動的に比較でき、不良ＬＳＩ４ｂの正確な不良発生時刻Ｔと不良発生個所を効率的に抽出・特定することができる。
【００５２】
なお、以上において、減数カウンタは減算カウンタそのものに限らず、目標カウント値設定可能な加算カウンタレジスタで実現できるから、上記説明における減算カウンタは実質的に同様な機能を有する加算カウンタレジスタに置き換えて実現することを含んでいる。
【実施例２】
【００５３】
実施例１では、良品４ａと不良品４ｂの動作を毎サイクル比較する方法を取っていたが、フェイズロックトループ（ＰＬＬ）回路でＬＳＩ内部を逓倍のクロックで動作させる高速ＬＳＩの場合、内部の逓倍されたクロック毎の内部データを読み出すことは困難であり、さらに工夫が必要である。実施例２では、ＰＬＬ回路を内蔵し、逓倍化されたクロックに同期して動作するＬＳＩを解析対象とする場合について説明する。重要な部分は逓倍化により生じるクロックの相の選択の方法である。実施例２では４逓倍のケースを説明する。
【００５４】
図８に示すように、実施例２に係る不良個所特定装置は、図１の実施例１の不良個所特定装置とほぼ同一である。実施例２と実施例１の不良個所特定装置の相違点は、４点ある。まず、１点目は、コンピュータ３が、相データphasedataＡをＬＳＩ４ａに出力する点である。２点目は、コンピュータ３が、相データphasedataＢをＬＳＩ４ｂに出力する点である。３点目は、ＬＳＩ４ａが０信号フラグＺ１を入力する点である。４点目は、ＬＳＩ４ｂが０信号フラグＺ２を入力する点である。
【００５５】
また、実施例２と実施例１のＬＳＩ４ａは異なっている。図９に示すように、実施例２のＬＳＩ４ａは、実施例１のＬＳＩ４ａに加えて、内部比較器付きレジスタ１１ａと、セレクタ１２ａと、フェイズロックトループ（ＰＬＬ）回路ＰＬＬを有している。実施例２と実施例１のＬＳＩ４ｂも異なっている。図１０に示すように、実施例２のＬＳＩ４ｂは、実施例１のＬＳＩ４ｂに加えて、内部比較器付きレジスタ１１ｂと、セレクタ１２ｂと、フェイズロックトループ回路ＰＬＬを有している。図１１に比較器付きレジスタ１１ａ、１１ｂの構成例を示す。２ビットカウンタは、ＬＳＩ内部リセット信号にてリセットされた後、内部逓倍クロック信号によって常にカウントアップされており、“11”の次は“00”に戻るようになっている。また、この２ビットカウンタは、カウントenable入力Eがあり、E=1 の時カウントアップを行ない、E=0になると、その時点のカウント値を保持する（カウントアップを行なわない）ようになっている。ここで、コンピュータ３からphase dataが与えられた状態で“０”フラグ信号Zが0から1になると、その時点からカウント値がphase dataに等しくなるまでカウントアップして出力信号S＝１となり、Ｅ＝０となるため、そのカウント値を保持することになる。
【００５６】
実施例２の不良個所特定装置を用いた不良個所特定方法では、実施例１の不良個所特定方法に対して、新たに数ステップが追加される。
【００５７】
まず、ステップＳ１１、Ｓ３０、Ｓ４１の前に、ＬＳＩ４ａと４ｂの初期状態として、ＬＳＩ４ａと４ｂのそれぞれが有するＰＬＬが逓倍動作の内部逓倍クロック信号を出力している。セレクタ１２ａは、ＰＬＬから出力される内部逓倍クロックとクロック発生回路７ａから出力される外部クロックを入力している。セレクタ１２ａは、ＰＬＬから出力される内部逓倍クロックを選択して、ＬＳＩ４ａの内部回路へ内部逓倍クロックを出力する。セレクタ１２ｂは、ＰＬＬから出力される内部逓倍クロックとクロック発生回路７ｂから出力される外部クロックを入力している。セレクタ１２ｂは、ＰＬＬから出力される内部逓倍クロックを選択して、ＬＳＩ４ｂの内部回路へ内部逓倍クロックを出力する。
【００５８】
ステップＳ１２、Ｓ３０、Ｓ４１の後に、コンピュータ３は、ＬＳＩ４ａと４ｂを停止したい逓倍動作の相（phase）を表す相データphase dataＡ、phase dataＢを、比較器付きカウンタ１１ａと１１ｂに入力する。比較器付きカウンタ１１ａと１１ｂは、逓倍化されたクロックに同期している。このことにより、コンピュータ３が、逓倍した何番目の相の時に出力されるＬＳＩ４ａ、４ｂの内部データをシフトアウトするか予め設定することができる。なお、４逓倍では、第１相乃至第４相Ｃ１乃至Ｃ４の４種の相を指定できればよいので、相データphase dataＡとphase dataＢはそれぞれ２ビットあればよい。図９と図１０では、相データphase dataＡとphase dataＢは（０，１）であり、第２相Ｃ２が指定されていることを示している。
【００５９】
ステップＳ１４、Ｓ３２、Ｓ４３の後に、比較器付きカウンタ１１ａと１１ｂは、０信号フラグＺ１あるいはＺ２を入力後の最初の該当する第２相Ｃ２の時に、セレクト信号SａあるいはＳｂを出力し、セレクタ１２ａと１２ｂを外部クロックに切り換える。したがって、０信号フラグＺ１あるいはＺ２は、内部クロックの第１相Ｃ１等の特定の相と同期していることが好ましい。セレクタ１２ａと１２ｂは、セレクト信号SａあるいはＳｂに基づいて、第２相より後のクロック信号Ｃ３、Ｃ４を遮断する。なお、この遮断の直後は、外部クロックの供給も停止しておくことが好ましい。これは、ＬＳＩ４ａと４ｂの状態を安定させるためである。
【００６０】
ステップＳ１４、Ｓ３２、Ｓ４３以降は、実施例１と同様に、シフト命令によりＬＳＩのデータをＳＯＩＯａ、ＳＯＩＯｂ、ＳＯＬＳＩａ、ＳＯＬＳＩｂを経由して読み出す。以上のように、減算カウンタ５ａと５ｂのカウント値をそれぞれＳＩｃｎｔｒＡとＳＩｃｎｔｒＢからプリセットし、相データphase dataＡとphase dataＢを指定することにより、解析対象のＬＳＩ４ａと４ｂの所望の相の全てＬＳＩのデータをＳＯＩＯａ、ＳＯＩＯｂ、ＳＯＬＳＩａ、ＳＯＬＳＩｂから読み出せるようになる。
【００６１】
なお、実施例１と２で説明したボード１ａと１ｂ上の回路は、ＬＳＩ４ａと４ｂの内部に実装されていても良いのはもちろんである。
【図面の簡単な説明】
【００６２】
【図１】実施例１に係るＬＳＩの不良個所特定装置の構成図である。
【図２】実施例１に係るＬＳＩの不良個所特定方法のフローチャートである。
【図３】実施例１に係るＬＳＩの不良個所特定方法のステップＳ１の詳細なフローチャートである。
【図４】実施例１に係るクロック発生回路の構成図である。
【図５】実施例１に係る不良箇所特定方法のタイミングチャートである。
【図６】実施例１に係るＬＳＩの不良個所特定方法のステップＳ２の詳細なフローチャートである。
【図７】実施例１に係るＬＳＩの不良箇所特定方法のステップＳ３，Ｓ４の詳細なフローチャートである。
【図８】実施例２に係るＬＳＩの不良個所特定装置の構成図である。
【図９】実施例２で用いられる良品のＬＳＩの構成図である。
【図１０】実施例２で用いられる検査対象のＬＳＩの構成図である。
【図１１】実施例２で用いられる比較器付きカウンタの構成図である。
【符号の説明】
【００６３】
１ａ、１ｂ    ボード
３    コンピュータ
４ａ    良品のＬＳＩ
４ｂ    検査対象のＬＳＩ
５ａ、５ｂ    減算カウンタ
７ａ、７ｂ    クロック発生回路
８ａ、８ｂ    入力レジスタ
９ａ、９ｂ    出力レジスタ
１１ａ、１１ｂ    内部比較器付きカウンタ
１２ａ、１２ｂ    セレクタ
【図１】
2006300891.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006300891.tif 000008
【図７】
2006300891.tif 000009
【図８】
2006300891.tif 000010
【図９】
2006300891.tif 000011
【図１０】
2006300891.tif 000012
【図１１】
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