(57)【要約】【課題】  キャパシタの面積を増加させずに高い信頼性が得られる強誘電体メモリとその製造方法を提供する。【解決手段】  記憶素子選択用のトランジスタ２を含む回路が形成された半導体基板１の上に層間絶縁膜４を形成し、この層間絶縁膜４に対してＣＨＦ3 を含むガス系をエッチングガスとするプラズマエッチング法でコンタクトホールを形成する。これにより、強誘電体キャパシタ１０側が広く、トランジスタ２の拡散層２ａ側が狭く形成されたコンタクトホールが得られる。コンタクトホールにタングステン等の導電性材料を充填するとき、材料ガスがコンタクトホール内にむらなく供給されるので、中央部にシームと呼ばれる空隙が発生しない。これにより、セルプラグ２０の表面が均一で平坦に仕上がり、このセルプラグ２０上に特性の良い強誘電体キャパシタ１０を形成することができる。【選択図】      図１
2006080325.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子選択用のトランジスタを含む回路が形成された半導体基板と、前記半導体基板の回路面上に形成された層間絶縁膜と、前記層間絶縁膜上で前記トランジスタの拡散層に対応する位置に形成された強誘電体キャパシタによる記憶素子と、前記層間絶縁膜に形成されたコンタクトホール中に充填された導電性材料で前記拡散層と前記強誘電体キャパシタを電気的に接続するセルプラグとを備えた強誘電体メモリにおいて、
前記コンタクトホールは、前記強誘電体キャパシタ側が広く前記拡散層側が狭く形成されたことを特徴とする強誘電体メモリ。
【請求項２】
前記コンタクトホールは、前記強誘電体キャパシタ側から前記拡散層側にかけて次第に狭くなるように形成されたことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記コンタクトホールは、前記強誘電体キャパシタ側から前記拡散層への途中の箇所までは次第に狭くなり、該途中の箇所から該拡散層側までは一定の広さで形成されたことを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
記憶素子選択用のトランジスタを含む回路が形成された半導体基板と、前記半導体基板の回路面上に形成された層間絶縁膜と、前記層間絶縁膜上で前記トランジスタの拡散層に対応する位置に形成された強誘電体キャパシタによる記憶素子と、前記層間絶縁膜に形成されたコンタクトホール中に充填された導電性材料で前記拡散層と前記強誘電体キャパシタを電気的に接続するセルプラグとを備えた強誘電体メモリの製造方法において、
前記半導体基板の回路面上に前記層間絶縁膜を形成した後、この層間絶縁膜に対してＣＨＦ3 を含むガス系をエッチングガスとするプラズマエッチング法で前記コンタクトホールを形成することを特徴とする強誘電体メモリの製造方法。
【請求項５】
記憶素子選択用のトランジスタを含む回路が形成された半導体基板と、前記半導体基板の回路面上に形成された層間絶縁膜と、前記層間絶縁膜上で前記トランジスタの拡散層に対応する位置に形成された強誘電体キャパシタによる記憶素子と、前記層間絶縁膜に形成されたコンタクトホール中に充填された導電性材料で前記拡散層と前記強誘電体キャパシタを電気的に接続するセルプラグとを備えた強誘電体メモリの製造方法において、
前記半導体基板の回路面上に前記層間絶縁膜を形成した後、ＣＨＦ3 を含むガス系をエッチングガスとするプラズマエッチング法で前記強誘電体キャパシタ側から前記層間絶縁膜の中間位置まで第１のコンタクトホールを形成し、その後、Ｃ4 Ｆ8 を含むガス系をエッチングガスとするプラズマエッチング法で該中間位置から前記拡散層側まで第２のコンタクトホールを形成することを特徴とする強誘電体メモリの製造方法。
【請求項６】
記憶素子選択用のトランジスタを含む回路が形成された半導体基板と、前記半導体基板の回路面上に形成された層間絶縁膜と、前記層間絶縁膜上で前記トランジスタの拡散層に対応する位置に形成された強誘電体キャパシタによる記憶素子と、前記層間絶縁膜に形成されたコンタクトホール中に充填された導電性材料で前記拡散層と前記強誘電体キャパシタを電気的に接続するセルプラグとを備えた強誘電体メモリの製造方法において、
前記半導体基板の回路面上に前記層間絶縁膜を形成する工程と、Ｃ4 Ｆ8 を含むガス系をエッチングガスとするプラズマエッチング法で前記層間絶縁膜に円筒状の貫通孔を形成する工程と、前記貫通孔の壁面を含む前記層間絶縁膜の表面に酸化膜または窒化膜を形成する工程と、前記酸化膜または窒化膜をエッチバックして前記貫通孔の壁面にサイドウォールを残す工程とを、順次行うことによって前記コンタクトホールを形成することを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを記憶素子として用いる積層型の強誘電体メモリとその製造方法に関するものである。
【背景技術】
【０００２】
【特許文献１】特開昭６１−２５６７２４号公報
【特許文献２】特開昭６４−４９２４２号公報
【特許文献３】特開平５−１９０５１３号公報
【０００３】
強誘電体メモリは、ＳＢＴ（ストロンチウム・ビスマス・タンタル酸化物）等の強誘電体を用いたキャパシタに電圧を印加すると、その印加された電圧の極性に従って分極が残留する現象を利用して、データを不揮発的に記憶するものである。
【０００４】
図２は、従来の積層型強誘電体メモリの構造を模式的に示す断面図である。
この積層型強誘電体メモリは、半導体基板１の表面に選択用のトランジスタ２と素子分離領域３が形成され、これらのトランジスタ２と素子分離領域３を含む半導体基板１の表面全体に層間絶縁膜４が形成され、更にこの層間絶縁膜上４に記憶素子である強誘電体キャパシタ５が設けられた構造となっている。強誘電体キャパシタ５は、強誘電体膜５ａを、白金を含む積層型の下部電極５ｂと白金による上部電極５ｃで挟んだものである。強誘電体キャパシタ５の下部電極５ｂは、層間絶縁膜４中に形成されたタングステンを材料とするセルプラグ６を介して、トランジスタ２の拡散層２ａに接続されている。
【０００５】
この構造により、記憶素子である強誘電体キャパシタ５と、この記憶素子を選択するトランジスタ２が積み重ねて配置されるので、セル面積を低減することができる。
【０００６】
このような積層型強誘電体メモリは、次のような工程で製造される。
まず、半導体基板１の表面に通常のウエハ工程で、トランジスタ２と素子分離領域３を含む回路を形成し、この回路の表面全体に層間絶縁膜４を形成する。そして、トランジスタ２の拡散層２ａ上部の層間絶縁膜４に、セルプラグ６を埋め込むためのコンタクトホールを形成する。コンタクトホールの形成は、エッチングガスとしてＣ4 Ｆ8 を含むガス系を用いた通常のプラズマエッチングで行われ、ほぼ均一な内径を有する垂直な加工形状が得られる。
【０００７】
次に、形成されたコンタクトホール中にプラグ材料のタングステンを埋め込むために、ＣＶＤ（Chemical Vapor Deposition)法を用いて、層間絶縁膜４表面及びコンタクトホール内部にタングステン膜を形成する。コンタクトホールがタングステンで埋められ、層間絶縁膜４の表面がタングステン膜で覆われた後、ＣＭＰ（Chemical Mechanical Polish）法で研磨し、平坦部のタングステン膜を除去する。これにより、層間絶縁膜４の表面とセルプラグ６の頭部が露出される。
【０００８】
更に、セルプラグ６が埋め込まれた層間絶縁膜４の表面全体に、下部電極５ｂとなる白金等の導電性材料を順次蒸着し、この白金膜の表面に強誘電体膜５ａとなるＳＴＢ層を形成する。引き続いて、ＳＴＢ層を結晶化するために、７００〜８００℃の酸素雰囲気で熱処理を行う。そして、結晶化したＳＴＢ層の表面に、上部電極５ｃとなる白金膜を蒸着する。
【０００９】
その後、ＳＴＢ層とこれを挟む白金膜等をパターニングし、各セルプラグ６に対応する個々の強誘電体キャパシタ５に分離する。更に、パターニングの際に側面から受けた強誘電体キャパシタ５のダメージを回復させるための熱処理を行う。この熱処理の条件は、ＳＴＢ層の結晶化のときの熱処理に準じたものである。
【００１０】
このような熱処理において、セルプラグ６の材料であるタングステンが高温の酸素に晒されると、酸化タングステンが形成され、体積膨脹による形状不良と導電性の劣化が生ずる。従って、下部電極５ｂとなる白金膜等は、熱処理で高温の酸素が拡散してセルプラグ６に達することを防止するため、所定の厚さを有すると共にひびや割れ等の欠損が発生しないように形成する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図３（ａ）〜（ｃ）は、従来の積層型強誘電体メモリの問題点を示す説明図である。
図３（ａ）に示すように、ほぼ均一な内径を有する垂直形状に形成されたコンタクトホールに、ＣＶＤ法を用いてセルプラグ６の材料となるタングステンを埋め込むと、このコンタクトホールの中心部には生成ガスが十分に供給されない。このため、コンタクトホールの中心部に、垂直方向にシーム（ｓｅａｍ：縫い目）と呼ばれる微小な空隙６ｓが生じてしまう。この後、表面をＣＭＰ法で研磨して平坦部のタングステン膜６ａを除去すると、図３（ｂ）に示すように、セルプラグ６の頭部の中心に空隙６ｓがシームの開口部となって現れる。このような開口部のあるセルプラグ６の表面に、下部電極５ｂとなる白金膜等を形成すると、図３（ｃ）に示すように、シーム部分に形成される膜は形状が不均一となる。このため、膜厚、段差被覆性、結晶性等の性質が平坦部と異なると共に、縦方向にひび等が発生することがあり、下部電極５ｂとなる白金膜等に本来必要となるセルプラグ６に対する酸化防止能力が不足して信頼性が低下するおそれがある。
【００１２】
また、シームに起因する酸化防止能力の低下を補うために、下部電極５ｂとなる白金膜等を厚く形成すると、図２に示すように、強誘電体キャパシタ５全体の厚さの増加を招き、加工性及び形状を劣化させるおそれがある。具体的には、強誘電体キャパシタ５の加工面（側面）は半導体基板１に対して垂直であることが望ましいが、強誘電体材料の加工が困難であるため、上部電極５ｃから下部電極５ｂにかけてスロープ状に広がる台形の断面となる。この場合、台形底部の面積は決められているので、台形の高さが高くなると、上部電極５ｃの面積が小さくなってキャパシタの容量が減少する。従って、下部電極５ｂを厚く形成すると、キャパシタの容量が減少するので、所定の容量を確保するためには、キャパシタの寸法を大きくしなければならないという問題があった。
【００１３】
本発明は、キャパシタの面積を増加させずに高い信頼性が得られる強誘電体メモリとその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明は、記憶素子選択用のトランジスタを含む回路が形成された半導体基板と、前記半導体基板の回路面上に形成された層間絶縁膜と、前記層間絶縁膜上で前記トランジスタの拡散層に対応する位置に形成された強誘電体キャパシタによる記憶素子と、前記層間絶縁膜に形成されたコンタクトホール中に充填された導電性材料によって前記拡散層と前記強誘電体キャパシタを電気的に接続するセルプラグとを備えた強誘電体メモリにおいて、前記コンタクトホールは、前記強誘電体キャパシタ側が広く前記拡散層側が狭く形成されたことを特徴としている。
【発明の効果】
【００１５】
本発明では、コンタクトホールを強誘電体キャパシタ側が広く、拡散層側が狭くなるように形成している。これにより、このコンタクトホールにタングステン等の導電性材料を充填してセルプラグを形成するときに、このセルプラグの中央部にシームと呼ばれる空隙の発生が防止できる。これにより、タングステン等を研磨したときにセルプラグの表面を平坦に仕上げることができるので、このセルプラグ状に形成する強誘電体キャパシタの下部電極の特性が劣化しない。これにより、下部電極を必要以上に厚く形成する必要がなくなり、キャパシタの面積を増加させずに高い信頼性が得られるという効果がある。
【発明を実施するための最良の形態】
【００１６】
記憶素子選択用のトランジスタを含む回路が形成された半導体基板の回路面上に層間絶縁膜を形成した後、この層間絶縁膜に対してＣＨＦ3 を含むエッチングガスを用いプラズマエッチング法でコンタクトホールを形成する。次に、コンタクトホールにタングステン等の導電性材料を充填してセルプラグを形成する。その後、セルプラグの上に強誘電体キャパシタの下部電極、強誘電体膜及び上部電極を順次形成する。
【００１７】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１８】
図１は、本発明の実施例１の積層型強誘電体メモリの構造を模式的に示す断面図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１９】
この積層型強誘電体メモリは、半導体基板１の表面に選択用のトランジスタ２と素子分離領域３が形成され、これらのトランジスタ２と素子分離領域３を含む半導体基板１の表面全体に層間絶縁膜４が形成され、更にこの層間絶縁膜上４に記憶素子である強誘電体キャパシタ１０が設けられた構造となっている。
【００２０】
強誘電体キャパシタ１０は、結晶化したＢＳＴで形成された強誘電体膜１１を有しており、この強誘電体膜１１の上側にＰｔ（白金）による上部電極１２が形成されている。強誘電体１１の下側には、Ｐｔ層１３ａ、ＩｒＯ（酸化イリジウム）層１３ｂ、Ｉｒ（イリジウム）層１３ｃ及びＴｉＡｌＮ（窒化チタン・アルミニウム）層１３ｄを順次積層した積層型の下部電極１３が形成されている。強誘電体膜１１の膜厚は１２０ｎｍ程度、上部電極１２、Ｐｔ層１３ａ、ＩｒＯ層１３ｂ及びＩｒ層１３ｃの膜厚は１００ｎｍ程度、ＴｉＡｌＮ層１３ｄの膜厚は５０ｎｍ程度である。
【００２１】
強誘電体キャパシタ１０の下部電極１３は、層間絶縁膜４中に形成されたタングステンによるセルプラグ２０を介して、トランジスタ２の拡散層２ａに接続されている。セルプラグ２０の平均直径は０．６μｍ程度であり、強誘電体キャパシタ１０側が太く、トランジスタ２側が細くなるようにテーパーが付けられている。
【００２２】
図４（ａ）〜（ｄ）は、図１の積層型強誘電体メモリの製造方法の主要部を示す工程図であり、図５（ａ）〜（ｅ）は、図１中のセルプラグ２０の形成方法を示す工程図である。以下、これらの図４及び図５を参照しつつ、図１の製造方法を説明する。
【００２３】
（１）  工程１
図４（ａ）に示すように、半導体基板１の表面に通常のウエハ工程で、トランジスタ２と素子分離領域３を含む回路を形成する。
【００２４】
（２）  工程２
工程１で形成された回路の表面全体に層間絶縁膜４を形成し、この層間絶縁膜４の表面をＣＭＰ法で平坦化する。
【００２５】
（３）  工程３-1
工程２で形成されたトランジスタ２の拡散層２ａ上部の層間絶縁膜４に、図５（ａ）に示すように、セルプラグを埋め込むためのコンタクトホール４ｈを形成する。このコンタクトホール４ｈの形成は、エッチングガスとしてＣＨＦ3 を含むガス系を用いたプラズマエッチングで行われ、加工中にコンタクトホール４ｈの側壁に付着物が形成されやすい条件となっている。このため、エッチングの進行と共に側壁に付着物が形成され、コンタクトホール４ｈの奥に行くほど穴の直径が絞られて、図に示すようなテーパー状のコンタクトホール４ｈが得られる。
【００２６】
（４）  工程３-2
次に、図示していないが、拡散層２ａとセルプラグ材料のタングステンとの反応を防止するために、ＴｉＮまたはＴｉ／ＴｉＮのバリア膜を形成する。バリア膜をテーパー状の形状を維持して形成するためには、ＣＶＤ法を用いることが望ましいが、十分な被覆性が得られ、かつ形状を悪化させなければＣＶＤ法に限らない。必要に応じて、バリア膜を安定させるための熱処理を行う。
【００２７】
（５）  工程３-3
次に、ＣＶＤ法によるタングステンの充填を行う。開口部が広くなったテーパー状のコンタクトホール４ｈ内にＣＶＤ法によってタングステン膜を形成する場合は、コンタクトホール４ｈの底部にも生成ガスが十分に供給される。これにより、図５（ｂ），（ｃ），（ｄ）に示すように、コンタクトホール４ｈの底部から整然とタングステン膜２０ｐが形成され、シームは発生しない。
【００２８】
（６）  工程３-4
コンタクトホール４ｈの内部がセルプラグ２０となるタングステンで充填され、層間絶縁膜４の表面がタングステンで覆われた後、ＣＭＰ法で研磨して平坦部のタングステン膜２０ｐを除去する。これにより、図５（ｅ）及び図４（ｂ）に示すように、層間絶縁膜４の表面とセルプラグ２０の頭部が露出する。このセルプラグ２０の頭部は、シームがないので滑らかな平面となる。
【００２９】
（７）  工程４
工程３-1〜工程３-4によって得られた、セルプラグ２０の埋め込まれた層間絶縁膜４の表面全体に、強誘電体キャパシタ１０の下部電極１３となるＴｉＡｌＮ層１３ｄ、Ｉｒ層１３ｃ、ＩｒＯ層１３ｂ及びＰｔ層１３ａの導電性材料を順次蒸着する。更に、下部電極１３のＰｔ層１３ａの表面に強誘電体膜１１となるＳＴＢ層１１ａを形成する。この後、図４（ｃ）に示すように、表面のＳＴＢ層１１ａを結晶化するために、７００〜８００℃の酸素雰囲気での熱処理を行う。
【００３０】
（８）  工程５
結晶化したＳＴＢ層１１ａの表面に、図４（ｄ）に示すように、上部電極１２となるＰｔ膜１２ａを蒸着する。
【００３１】
その後、ＳＴＢ層１１ａと、これを挟むＰｔ層１２ａ及びＰｔ層１３ａ〜ＴｉＡｌＮ層１３ｄをパターニングし、各セルプラグ２０に対応する個々の強誘電体キャパシタ１０に分離する。そして、このパターニングの際に側面から受けた強誘電体キャパシタ１０のダメージを回復させるための熱処理を行う。この熱処理の条件は、ＳＴＢ層１１ａの結晶化のときの熱処理に準じたものである。これにより、図１に示すような積層型誘電体メモリが完成する。
【００３２】
以上のように、この実施例１の積層型強誘電体メモリは、上部が広く底部が狭くなるテーパー状のセルプラグ２０を有している。従って、このような形状のセルプラグ２０を、ＣＶＤ法を用いてタングステンで形成するときに、このセルプラグ２０の中心部にシームを発生させずに、頭部を滑らかな平坦に形成することができる。これにより、セルプラグ２０の上に強誘電体キャパシタ１０の下部電極１３を形成すると、ひびや割れを生ずることなく、均一かつ平坦な形状に形成することができる。従って、セルプラグ表面のシームを考慮して必要以上に厚い下部電極を形成する必要がなくなるので、キャパシタの面積を増加させずに信頼性の高い強誘電体メモリが得られるという利点がある。
【００３３】
なお、本実施例では、強誘電体材料にＳＢＴと、電極にＰｔを、セルプラグ材料にタングステンを使用したが、これらの材料に限定されるものではない。
【００３４】
また、コンタクトホールの形成では、ＣＨＦ3 を含むガス系を用いたプラズマエッチング法を用いたが、同様の効果があるものであればどの様なガスでも良い。また、ＯＫＩ−Ｐ酸などの薬液を用いたウエットエッチング法を用いても良い。
【実施例２】
【００３５】
図６（ａ）〜（ｆ）は、本発明の実施例２を示すセルプラグの形成方法の工程図である。このセルプラグの形成方法は、実施例１における工程３-1〜工程３-4（即ち、図５）に代えて行われるものである。
【００３６】
まず、図６（ａ）に示すように、従来と同様の方法で、層間絶縁膜４にテーパーのない円筒状のコンタクトホール４ｔを形成する。
【００３７】
次に、図６（ｂ）に示すように、ウエハ全面に酸化膜（または窒化膜）２１を形成する。このとき、コンタクトホール４ｔの壁面を含めて、ウエハ全面に均一な膜厚が得られるように、ＣＶＤ法を用いることが望ましい。
【００３８】
更に、酸化膜２１を全面エッチバックによって除去する。この時、コンタクトホール４ｈの側面に酸化膜２１の一部がサイドウォール２１ｗとして残る。これにより、図６（ｃ）に示すように、上部が広く、底部に行くに従って狭くなるテーパー状のコンタクトホール４ｈが形成される。
【００３９】
その後は、実施例１における工程３-3、工程３-4と同様であり、ＣＶＤ法によるタングステンの充填により、図６（ｄ），（ｅ）に示すように、コンタクトホール４ｈの底部から整然とタングステン膜２０ｐが形成され、シームのないタングステン膜２０ｐがコンタクトホール４ｈの内部と層間絶縁膜４の表面に形成される。更に、層間絶縁膜４表面のタングステン膜２０ｐをＣＭＰ法で研磨して除去すると、図６（ｆ）に示すように、シームのない滑らかな平面を有するセルプラグ２０の頭部が露出する。
【００４０】
以上のように、この実施例２のセルプラグの形成方法は、まず円筒状のコンタクトホール４ｔを形成し、この内部にサイドウォール２１ｗを形成することによって、上部が広く底部が狭くなるコンタクトホール４ｈを形成するようにしている。これにより、テーパー状のコンタクトホール４ｈにタングステンを充填してセルプラグ２０を形成すると、このセルプラグ２０の中心部にシームが発生することがなく、セルプラグ２０の頭部を滑らかな平坦に形成することができるという利点がある。
【実施例３】
【００４１】
図７（ａ）〜（ｄ）は、本発明の実施例３を示すセルプラグの形成方法の工程図である。このセルプラグの形成方法は、実施例２と同様に、実施例１における工程３-1〜工程３-4（即ち、図５）に代えて行われるものである。
【００４２】
まず、エッチングガスとしてＣＨＦ3 を含むガス系を用いたプラズマエッチングによって、図７（ａ）に示すように、層間絶縁膜４の表面から任意の深さの中間位置までテーパー状のコンタクトホール４ｘを形成する。
【００４３】
引き続いて、エッチングガスとしてＣ4 Ｆ8 を含むガス系を用いたプラズマエッチングによって、図７（ｂ）に示すように、残り層間絶縁膜４に対してほぼ均一な内径を有する垂直なコンタクトホール４ｙを形成する。
【００４４】
その後は、実施例１における工程３-3、工程３-4と同様であり、ＣＶＤ法によるタングステンの充填により、図７（ｃ）に示すように、コンタクトホール４ｘ，４ｙの底部からタングステン膜２０ｐが形成される。この時、テーパーのないコンタクトホール４ｙの中央部にシーム２０ｓが生ずることがあるが、テーパーのあるコンタクトホール４ｘの箇所は、シームのないタングステン膜２０ｐで埋められる。更に、層間絶縁膜４表面のタングステン膜２０ｐをＣＭＰ法で研磨して除去すると、図７（ｄ）に示すように、シームのない滑らかな平面を有するセルプラグ２０の頭部が露出する。
【００４５】
以上のように、この実施例３のセルプラグの形成方法は、上部にテーパーを有するコンタクトホール４ｘを形成している。これにより、コンタクトホール４ｘ，４ｙにタングステンを埋め込んでセルプラグ２０を形成するときに、このセルプラグ２０の少なくともテーパーのある部分にはシームが発生することがないので、セルプラグ２０の頭部を滑らかな平坦に形成することができるという利点がある。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１の積層型強誘電体メモリの構造を模式的に示す断面図である。
【図２】従来の積層型強誘電体メモリの構造を模式的に示す断面図である。
【図３】従来の積層型強誘電体メモリの問題点を示す説明図である。
【図４】図１の積層型強誘電体メモリの製造方法の主要部を示す工程図である。
【図５】図１中のセルプラグ２０の形成方法を示す工程図である。
【図６】本発明の実施例２を示すセルプラグの形成方法の工程図である。
【図７】本発明の実施例３を示すセルプラグの形成方法の工程図である。
【符号の説明】
【００４７】
１    半導体基板
２    トランジスタ
２ａ    拡散層
４    層間絶縁膜
４ｈ，４ｔ，４ｘ，４ｙ    コンタクトホール
１０    強誘電体キャパシタ
１１    強誘電体膜
１２    上部電極
１３    下部電極
２０    セルプラグ
【図１】
2006080325.tif 000003
【図２】
2006080325.tif 000004
【図３】
2006080325.tif 000005
【図４】
2006080325.tif 000006
【図５】
2006080325.tif 000007
【図６】
2006080325.tif 000008
【図７】
2006080325.tif 000009