(57)【要約】【課題】耐圧性の高い半導体素子を提供する。【解決手段】  半導体素子１０は、半導体基体２０と、アノード電極１７と、カソード電極１８と、を備える。半導体基体２０は、Ｐ型半導体基板１１と、絶縁膜１２と、絶縁膜１２上に形成されたＮ−型半導体領域１３と、Ｎ＋型半導体領域１４と、Ｎ−型半導体領域１３を介してＮ＋型半導体領域１４と対向するＰ＋型半導体領域１５とを有する。半導体素子１０は、絶縁膜１２とＮ−型半導体領域１３との界面のＮ−型半導体領域１３内に、アノード電極１７側からカソード電極１８側にかけてＮ型不純物濃度が高くなるように濃度勾配を設けたＮ型拡散層１６を更に備える。【選択図】図１
2006303111.tif 000002
【特許請求の範囲】
【請求項１】
基板と、基板上に形成された絶縁膜と、前記絶縁膜上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第１導電型の第２半導体領域と、前記第１半導体領域の表面領域に形成され、前記第１半導体領域を介して前記第２半導体領域と対向する、第２導電型の第３半導体領域と、を備える半導体基体と、
前記半導体基体の前記第２半導体領域上に形成された第１の電極と、
前記半導体基体の前記第３半導体領域上に形成された第２の電極と、を備え、
前記第１半導体領域の前記絶縁膜と接する面に前記第１の電極側から前記第２の電極側に向かって第１導電型の不純物濃度勾配が設けられた拡散層を更に備えることを特徴とする半導体素子。
【請求項２】
基板と、基板上に形成された絶縁膜と、前記絶縁膜上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第１導電型の第２半導体領域と、前記第１半導体領域の表面領域に形成され、前記第１半導体領域を介して前記第２半導体領域と対向する、第２導電型の第３半導体領域と、前記第３半導体領域の表面領域に形成された第４半導体領域とを備える半導体基体と、
前記半導体基体の前記第１半導体領域と前記第４半導体領域とに挟まれた前記第３半導体領域に対向するように設けられたゲート電極と、
前記半導体基体の前記第２半導体領域上に形成された第１の電極と、
前記半導体基体の前記第３半導体領域上に形成された第２の電極と、を備え、
前記第１半導体領域の前記絶縁膜と接する面に前記第１の電極側から前記第２の電極側に向かって第１導電型の不純物濃度勾配が設けられた拡散層を備えることを特徴とする半導体素子。
【請求項３】
前記拡散層は、前記第１の電極側から前記第２の電極側に向かってほぼ一定の不純物濃度勾配を有することを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記拡散層は、不純物濃度が一定に形成された複数の第１の領域と、前記第１の電極側から前記第２の電極側に向かって濃度を変化させた複数の第２の領域とから構成され、前記第１の領域と前記第２の領域とは交互に配置されることを特徴とする請求項１又は２に記載の半導体素子。
【請求項５】
前記第１の領域の不純物濃度と、前記第１の領域に隣接する前記第２の領域の不純物濃度との不純物濃度の平均値は、前記第１の電極側から前記第２の電極側に向かってほぼ一定の勾配を有することを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第２半導体領域と前記第３半導体領域は、前記第１半導体領域の表面領域から前記絶縁膜と接するまで延伸して形成されており、前記拡散層は前記第２半導体領域と前記第３半導体領域と接するように形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体素子。
【請求項７】
前記半導体素子は、前記拡散層の前記第１半導体領域と接する面に、前記拡散層の少なくとも一部を露出するように形成された絶縁膜を更に備えることを特徴とする請求項１乃至６のいずれか１項に記載の半導体素子。
【請求項８】
前記拡散層の厚みは、０．０１〜１．００μｍであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の上に絶縁膜を介して半導体層を形成した、いわゆるＳＯＩ（Semiconductor On Insulator）構造を備える半導体素子に関する。
【背景技術】
【０００２】
従来、半導体素子の厚さ数百μｍの半導体領域のうち表面の数μｍのみをデバイスとして機能させ、残りの数百μｍの半導体領域は支持基板として利用されている。しかし、このような半導体素子の半導体領域の表面をデバイスとして機能させると、支持基板として利用している領域にも電流が流れ電荷が停留する。支持基板内の電荷の停留は、半導体素子のスイッチング速度の向上、低消費電力化を妨げる原因となる。
【０００３】
そこで、例えば特許文献１に開示されているように、支持基板内に電荷が停留しないようデバイスとして利用する部分と基板として利用する部分との間に絶縁層を備える構造（Semiconductor On Insulator；以下、ＳＯＩ構造）の半導体素子が開発されている。
【０００４】
ＳＯＩ構造を備える従来のダイオードの構成例を図８に示す。図８に示すように、半導体素子８０は、Ｐ型半導体基板８１、絶縁膜８２、Ｎ−型半導体領域８３、Ｎ＋型半導体領域８４、Ｐ＋型半導体領域８５、アノード電極８７、カソード電極８８を備える。このような半導体素子８０の耐圧性を高くする方法として、従来絶縁膜８２の厚みを増加させる方法が採用されている。
【特許文献１】特開平６−１２０４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、絶縁膜８２の厚みを増やすことによって耐圧性を高くするには製造上限界がある。
【０００６】
また、半導体素子８０の耐圧性を高くするためには、Ｎ−型半導体領域８３の厚みと不純物濃度を最適化する方法もある。しかし、Ｎ−型半導体領域８３の厚みを薄くすると、デバイスとして利用する部分の設計が困難となる。また、Ｎ−型半導体領域８３を変化させると、デバイスとして機能する部分の特性までも変化してしまう。
【０００７】
半導体素子８０の耐圧性を高くする方法として、アノード電極８７とカソード電極８８との距離を広げる方法もある。しかし、この方法では半導体素子８０のサイズが大きくなる問題がある。
【０００８】
そこで、絶縁膜８２の厚み、Ｎ−型半導体領域８３の厚み、Ｎ−型半導体領域８３の不純物濃度等を変更せずに、従来採用されている絶縁膜の厚みを増やす方法以上に良好な耐圧性を得ることができる方法が求められている。
【０００９】
本発明は上記実情に鑑みてなされたものであって、高い耐圧性を備える半導体素子を提供することを目的とする。本発明は、特に半導体素子の大きさ又は不純物濃度を変化せずに良好な耐圧性を得ることができる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点に係る半導体素子は、
基板と、基板上に形成された絶縁膜と、前記絶縁膜上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第１導電型の第２半導体領域と、前記第１半導体領域の表面領域に形成され、前記第１半導体領域を介して前記第２半導体領域と対向する、第２導電型の第３半導体領域と、を備える半導体基体と、
前記半導体基体の前記第２半導体領域上に形成された第１の電極と、
前記半導体基体の前記第３半導体領域上に形成された第２の電極と、を備え、
前記第１半導体領域の前記絶縁膜と接する面に前記第１の電極側から前記第２の電極側に向かって第１導電型の不純物濃度勾配が設けられた拡散層を更に備えることを特徴とする。
【００１１】
上記目的を達成するため、本発明の第２の観点に係る半導体素子は、
基板と、基板上に形成された絶縁膜と、前記絶縁膜上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第１導電型の第２半導体領域と、前記第１半導体領域の表面領域に形成され、前記第１半導体領域を介して前記第２半導体領域と対向する、第２導電型の第３半導体領域と、前記第３半導体領域の表面領域に形成された第４半導体領域とを備える半導体基体と、
前記半導体基体の前記第１半導体領域と前記第４半導体領域とに挟まれた前記第３半導体領域に対向するように設けられたゲート電極と、
前記半導体基体の前記第２半導体領域上に形成された第１の電極と、
前記半導体基体の前記第３半導体領域上に形成された第２の電極と、を備え、
前記第１半導体領域の前記絶縁膜と接する面に前記第１の電極側から前記第２の電極側に向かって第１導電型の不純物濃度勾配が設けられた拡散層を備えることを特徴とする。
【００１２】
前記拡散層は、前記第１の電極側から前記第２の電極側に向かってほぼ一定の不純物濃度勾配を有してもよい。
【００１３】
前記拡散層は、不純物濃度が一定に形成された複数の第１の領域と、前記第１の電極側から前記第２の電極側に向かって濃度を変化させた複数の第２の領域とから構成され、前記第１の領域と前記第２の領域とは交互に配置されてもよい。
【００１４】
前記第１の領域の不純物濃度と、前記第１の領域に隣接する前記第２の領域の不純物濃度との不純物濃度の平均値は、前記第１の電極側から前記第２の電極側に向かってほぼ一定の勾配を有してもよい。
【００１５】
前記第２半導体領域と前記第３半導体領域は、前記第１半導体領域の表面領域から前記絶縁膜と接するまで延伸して形成されており、前記拡散層は前記第２半導体領域と前記第３半導体領域と接するように形成されていてもよい。
【００１６】
前記半導体素子は、前記拡散層の前記第１半導体領域と接する面に、前記拡散層の少なくとも一部を露出するように形成された絶縁膜を更に備えてもよい。
【００１７】
前記拡散層の厚みは、０．０１〜１．００μｍであってもよい。
【発明の効果】
【００１８】
本発明によれば、不純物の濃度勾配を設けた拡散層を形成することにより耐圧性の高い半導体素子を提供することができる。本発明は、特に半導体素子の大きさ又は不純物濃度を変化させずに良好な耐圧性を得ることができる半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態に係る半導体素子及びその製造方法について、図を用いて説明する。
【００２０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体素子とその製造方法について図を用いて説明する。なお、本実施の形態では、半導体素子としてダイオードを例に挙げて説明する。
【００２１】
本発明の第１の実施の形態に係る半導体素子１０を図１及び図２に示す。図１は半導体素子１０の断面図である。図２は、逆方向電圧が印加された状態の半導体素子１０を模式的に示す断面図である。
【００２２】
半導体素子１０は、図１に示すように半導体基体２０と、アノード電極１７と、カソード電極１８と、を備える。
【００２３】
半導体基体２０は、Ｐ型半導体基板１１と、絶縁膜１２と、Ｎ−型半導体領域１３と、Ｎ＋型半導体領域１４と、Ｐ＋型半導体領域１５と、Ｎ型拡散層１６と、を備える。
【００２４】
Ｐ型半導体基板１１は、ボロン等のＰ型の不純物（第２導電型）が拡散されたＰ型半導体から構成される。Ｐ型半導体基板１１は、例えば６２０μｍ程度の厚さ、３．３３×１０１４cm-3程度の不純物濃度で形成される。
【００２５】
絶縁膜１２は、例えば二酸化ケイ素（ＳｉＯ２）から構成され、Ｐ型半導体基板１１の上面に形成される。絶縁膜１２は、例えば３μｍ程度の厚さで形成される。
【００２６】
Ｎ−型半導体領域１３は、リン、ヒ素等が拡散されたＮ型（第１導電型）の半導体領域から構成される。Ｎ−型半導体領域１３は、Ｎ型拡散層１６を挟んで絶縁膜１２の上面に形成される。Ｎ−型半導体領域１３の厚みは、半導体素子１０の設計を容易とするため０．１〜１００μｍであることが好ましく、特に１〜１０μｍであることが好ましい。また、Ｎ−型半導体領域１３のＮ型不純物濃度は、１×１０１３〜１×１０１６cm-3程度である。
【００２７】
なお、詳細に後述するようにＮ型拡散層１６は、アノード電極１７側からカソード電極１８側に向かって不純物濃度勾配が設けられているが、Ｎ−型半導体領域１３の不純物濃度は、ほぼ一定に形成されており、Ｎ型拡散層１６のような不純物濃度勾配は設けられていない。
【００２８】
Ｎ＋型半導体領域１４は、リン、ヒ素等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から構成される。Ｎ＋型半導体領域１４は、Ｎ−型半導体領域１３に隣接するように絶縁膜１２の上面に形成される。Ｎ＋型半導体領域１４のＮ型不純物濃度はＮ−型半導体領域１３より高く１×１０１６〜１×１０２０cm-3程度である。また、Ｎ＋型半導体領域１４の上面にカソード電極１８が形成される。
【００２９】
Ｐ＋型半導体領域１５は、ボロン等のＰ型不純物（第２導電型）が拡散されたＰ型半導体領域から構成される。Ｐ＋型半導体領域１５は、Ｎ−型半導体領域１３に隣接し、且つＮ−型半導体領域１３を挟んでＮ＋型半導体領域１４と対向するように絶縁膜１２の上面に形成される。Ｐ＋型半導体領域１５のＰ型不純物濃度はＰ型半導体基板１１より高く、１×１０１６〜１×１０２０cm-3程度である。また、Ｐ＋型半導体領域１５の上面にアノード電極１７が形成される。
【００３０】
Ｎ型拡散層１６は、リン、ヒ素等のＮ型不純物（第１導電型）が拡散されたＮ型半導体領域から構成される。Ｎ型拡散層１６は、絶縁膜１２の上面に形成され、Ｎ−型半導体領域１３と、Ｎ＋型半導体領域１４と、Ｐ＋型半導体領域１５とに接する。また、Ｎ型拡散層１６は半導体素子１０のアノード電極１７とカソード電極１８とに逆方向電圧が所定程度（カソード電極１８がアノード電極１７よりも電圧が高く、Ｐ型半導体基板の底面よりもカソード電極１８の電圧が高い状態）以上印加された際に発生する図２（ａ）に示すＰ型反転層１９より大きく、Ｐ型反転層１９の上面を覆い、更にＰ型反転層１９を包含するように形成される。半導体素子の厚みと順方向電流を考慮し、Ｎ型拡散層１６はＮ−型半導体領域１３より薄いことが好ましく０．０１〜１．００μｍの厚みで形成され、好ましくは、０．１〜０．５μｍの厚みで形成される。
【００３１】
また、Ｎ型拡散層１６の不純物濃度は、図２（ｂ）に模式的に示すようにＮ＋型半導体領域１４側（カソード電極１８側）からＰ＋型半導体領域１５側（アノード電極１７側）にかけてＮ型不純物濃度が低くなるように濃度勾配が設けられている。なお、図２（ｂ）の横軸は図２（ａ）のＮ型拡散層１６と対応する。
【００３２】
なお、Ｎ型拡散層１６の不純物濃度勾配は、アノード電極１７側からカソード電極１８側に向かって階段状に増加するように形成することも可能である。また、Ｎ型拡散層１６は、不純物濃度が一定な第１の領域とそれより不純物濃度の高い第２の領域との２種類の領域とを備え、これらの領域が交互に形成されても良い。この場合、不純物濃度の高い第２の領域はカソード電極１８側に近いほど不純物濃度が高くなるように形成される。そして、Ｎ型拡散層１６の不純物濃度は、アノード電極１７からカソード電極１８につれて高低を繰り返し増加するが、不純物濃度が一定な第１の領域とそれに隣接する不純物濃度の高い第２の領域との平均値はアノード電極１７からカソード電極１８にかけてほぼ直線状に増加するように形成する。なお、Ｎ型拡散層１６の最もＮ＋型半導体領域１４に近い部分の平均Ｎ型不純物濃度を例えば８×１０１７cm-3程度、Ｐ＋型半導体領域１５に近い部分のＮ型不純物濃度を３×１０１６cm-3程度に形成する。このように２種類の領域を交互に設けてＮ型拡散層１６を形成すると、Ｎ型拡散層１６の不純物濃度の濃度勾配を容易に形成することができる。
【００３３】
アノード電極１７は、例えば金−亜鉛合金（Ａｕ−Ｚｎ）、金−ベリリウム−クロム合金（Ａｕ−Ｂｅ−Ｃｒ）及び金（Ａｕ）等からなる金属多層膜等から構成され、半導体基体２０のＰ＋型半導体領域１５の上面に形成される。
カソード電極１８は、例えば金−ゲルマニウム合金（Ａｕ−Ｇｅ）膜、又は、Ａｕ−Ｇｅ、ニッケル（Ｎｉ）、金（Ａｕ）からなる金属多層膜等から構成され、半導体基体２０のＮ＋型半導体領域１４の上面に形成される。
【００３４】
このような構成を採る半導体素子１０は、濃度勾配を設けたＮ型拡散層１６を備えることによって、良好な耐圧性を得ることができる。
【００３５】
例えば、図８に示すＮ型拡散層を備えない従来の半導体素子８０に、逆方向電圧（カソード電極８８をアノード電極８７よりも高い電圧、Ｐ型半導体基板８１の底面にカソード電極８８よりも低い電圧）を印加すると、半導体素子８０内に電界が生じ、Ｎ−型半導体領域８３及びＰ＋型半導体領域８５内に図９に点線で示すように空乏層が広がる。空乏層は、Ｎ−型半導体領域８３内では図９に示す矢印Ｙ、Ｙ’方向に、Ｐ＋型半導体領域８５では矢印Ｚ方向に広がる。ここで、半導体素子８０に逆方向電圧が印加された際Ｎ−型半導体領域８３及びＰ＋型半導体領域８５内に生じる空乏層は、不純物濃度が高いほど狭くなる傾向にあり、また所定程度までは逆方向電圧が高いほど広くなる傾向にある。従って、空乏層は図９に示すようにＰ＋型半導体領域８５内と比較してＮ−型半導体領域８３内でより広く生じる。
【００３６】
更に、半導体素子８０に印加する逆方向電圧を上昇させるとＮ−型半導体領域８３内に発生する電界は更に上昇し、所定程度の電圧を超えるとカソード電極８８側のＮ−型半導体領域８３が反転状態に至り、絶縁膜８２との界面近傍のＮ−型半導体領域８３においてＰ型反転層８９が生じる。更に逆方向電圧を上昇させるとＰ型反転層８９は、Ｎ−型半導体領域８３と絶縁膜８２との界面に沿ってアノード電極８７側へと徐々に広がり、Ｐ型反転層８９が生じている領域内のＰ型反転層８９のキャリア（正孔）の濃度が高まっていく。
【００３７】
なお、本明細書で反転状態とは、反転する前の半導体領域の電子の濃度と同程度になるまで正孔が誘起された状態のみならず、正孔が誘起し始めた状態も含める。
【００３８】
このように発生するＰ型反転層８９はカソード電極８８からアノード電極８７に向かってほぼ直線的なキャリア（正孔）の濃度勾配を有し、Ｐ型反転層８９のキャリア濃度はカソード電極８８に近いほど高く、アノード電極８７側に近いほど低くなる。その結果、Ｐ型反転層８９のカソード電極８８側（Ｐ型反転により正孔の濃度が高い領域）とＮ＋型半導体領域８４との界面において、従来の半導体素子８０はブレークダウンを引き起こし、耐圧性の低下を招いていた。更に、半導体素子８０に印加する逆方向電圧を上げていくと、Ｐ型反転層８９のキャリア（正孔）濃度も更に高まり、更なる耐圧性の低下を招いていた。
【００３９】
また、耐圧性を考慮してＮ−型半導体領域８３を厚く形成した場合、また順方向電圧を考慮してＮ−型半導体領域８３の不純物濃度を上げた場合、カソード電極８８側のＮ−型半導体領域８３で反転状態が生じると、空乏層はそれ以上広がらないため、結果的にＮ−型半導体領域８３が良好に空乏化されず、半導体素子８０の耐圧性が低下する。
【００４０】
本発明の半導体素子１０は、図１に示すようにアノード電極１７側からカソード電極１８側に向かってほぼ直線的にＮ型不純物濃度が高くなるように形成されたＮ型拡散層１６を備える。また、Ｎ型拡散層１９は、Ｐ型反転層１９の上面を覆い、更にＰ型反転層１９を包含するように形成される。
【００４１】
半導体素子１０に所定の逆方向電圧を印加した際、Ｎ型拡散層１６はカソード電極１８に近い領域では不純物濃度が高く形成されているため、Ｎ型拡散層１６と絶縁膜１２との界面近傍に生じるＰ型反転層１９の正孔の濃度の高まりを抑制し、アノード電極１７側からカソード電極１８側に向かってＰ型反転層１９の正孔の濃度をほぼ均一化することができる。その結果、カソード電極１８側のＰ型反転層１９とＮ＋型半導体領域１４との間で生じるブレークダウンを抑制し、耐圧性を向上させることができる。
【００４２】
また、本発明の半導体素子１０に所定の逆方向電圧を印加すると、Ｎ＋型半導体領域１４からＮ−型半導体領域１３を通ってＰ＋型半導体領域１５へと流れるリーク電流（漏れ電流）１と、Ｎ＋型半導体領域１４からＰ型反転層１９を通ってＰ＋型半導体領域１５へと流れるリーク電流２とが発生すると考えられる。本発明の半導体素子１０では、カソード電極１８側からアノード電極１７側に向かってＰ型反転層１９の正孔の濃度がほぼ均一化されることによって、リーク電流２が流れるＰ型反転層１９の電位勾配は均一となるように改善される。従って、Ｐ型反転層１９があたかも抵抗性フィールドプレートのように作用し、Ｎ−型半導体領域１３に発生する空乏層の横方向の広がり（電界の勾配）は、従来の半導体素子８０に比べてより均一化され、良好な空乏層が生じるようになる。
【００４３】
具体的には、絶縁膜１２を例えば３μｍの厚みで形成した場合、Ｎ型拡散層を備えない半導体素子は３２０Ｖ程度の耐圧性を備えるのに対し、Ｎ型拡散層１６を備える本実施の形態の半導体素子１０は１２４５Ｖの耐圧性を備える。従って、Ｎ型拡散層１６を形成することで３．８倍以上の耐圧性の向上を図ることができる。
【００４４】
このように本発明によれば、不純物濃度の勾配を備えるＮ型拡散層１６を設けることで耐圧性を高めることができることができるため、絶縁膜１２の厚み、Ｎ−型半導体領域１３の厚み、Ｎ−型半導体領域１３の不純物濃度等を変更せずに良好な耐圧性を備える半導体素子を提供することができる。
【００４５】
次に、本発明の半導体素子１０の製造方法について図３（ａ）〜図３（ｃ）を用いて説明する。なお、本実施の形態で記載する製造方法は一例であって、半導体素子１０と同様の結果物が得られるのであれば、以下に記載する方法に限定されない。
【００４６】
まず、シリコン単結晶基板にＮ型の不純物を導入して拡散することにより、Ｎ型半導体基板２１を形成する。次に、Ｎ型半導体基板２１の上面に図示せぬレジスト膜を形成する。形成されたレジスト膜のうち、Ｎ＋型半導体領域１４の形成予定領域に対応する箇所を、エッチングにより選択的に除去する。これにより、Ｎ＋型半導体領域１４の形成予定領域に開口部が形成される。この開口部を介して、Ｎ型不純物（例えば、リン）をイオン注入法により所定の深さまで注入する。次にレジスト膜を除去する。これによりＮ＋型半導体領域１４が形成される。
【００４７】
次に、Ｎ型半導体基板２１の上面を再びレジスト膜により被覆する。レジスト膜のうち、Ｐ＋型半導体領域１５の形成予定領域に対応する箇所をエッチングにより選択的に除去する。これにより、Ｐ＋型半導体領域１５の形成予定領域に開口部を形成する。この開口部を介して、Ｐ型不純物（例えば、ボロン）を、所定の深さまで導入して拡散させる。次にレジスト膜を除去する。これによりＰ＋型半導体領域１５を形成する。
【００４８】
同様にして、Ｎ型半導体層の下面にレジスト膜（図示しない）を形成する。レジスト膜のうち、Ｎ型拡散層１６の形成予定領域に対応する箇所を、エッチングにより選択的に除去する。これにより、Ｎ型拡散層１６の形成予定領域に開口部が形成される。これらの開口部を介して、Ｎ型不純物を所定の深さまで導入し、拡散させる。次にレジスト膜を除去する。これにより図３（ａ）に示すように、Ｎ型拡散層１６を形成する。
【００４９】
次にシリコン単結晶基板にＰ型の不純物（ボロン等）を導入して拡散することにより、Ｐ型半導体基板２２を形成する。続いて熱酸化法又はＣＶＤ法（Chemical Vapor Deposition）によって図３（ｂ）に示すようにＰ型半導体基板２２の一面に絶縁膜１２を形成する。
【００５０】
次に、図３（ａ）に示すＮ型半導体基板２１のＮ型拡散層１６が形成された下面と、図３（ｂ）に示すＰ型半導体基板２２の絶縁膜１２が形成された面とを接着させる。
【００５１】
続いて、Ｎ型半導体基板２１上に金属（アルミニウム、銅、又は、ニッケル等）膜を真空蒸着等により形成する。そして、形成された金属膜を選択的にパターニングすることにより、図３（ｃ）に示すようにＰ＋型半導体領域１５上にアノード電極１７を、Ｎ＋型半導体領域１４上にカソード電極１８を、それぞれ形成する。
以上の工程により、図３（ｃ）に示す本実施の形態に係る半導体素子１０が製造される。
【００５２】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体素子３０について図を用いて説明する。本実施の形態では、半導体素子がダイオードではなくＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である点が第１の実施の形態と異なる。第１の実施の形態と共通する部分については、第１の実施の形態と同様の番号を付し詳細な説明を省略する。
【００５３】
本発明の第２の実施の形態に係る半導体素子３０を図４に示す。半導体素子３０は、半導体基体３９と、ゲート絶縁膜３５と、ゲート電極３６と、ドレイン電極３７と、ソース電極３８と、を備える。
【００５４】
半導体基体３９は、Ｐ型半導体基板１１と、絶縁膜１２と、Ｎ型拡散層１６と、ドリフト領域３１と、ドレイン領域３２と、ベース領域３３と、ソース領域３４と、を備える。
【００５５】
ドリフト領域３１はＮ型の半導体領域から構成され、Ｎ型拡散層１６を介して絶縁膜１２上に形成される。ドレイン領域３２はＮ型の半導体領域から構成され、絶縁膜１２上にドリフト領域３１と接するように形成される。ベース領域３３は、Ｐ型の半導体領域から構成され、絶縁膜１２上にドリフト領域３１を介してドレイン領域３２と対向するように形成される。ソース領域３４は、Ｎ型の半導体領域から構成され、ベース領域３３の表面領域に形成される。
【００５６】
なお、ドレイン領域３２とソース領域３４のＮ型不純物濃度はソース領域のＮ型不純部濃度より高く形成される。また、ベース領域３３のＰ型不純物濃度はＰ型半導体基板１１の不純物濃度より高く形成される。
【００５７】
ドレイン電極３７、及びソース電極３８は、例えば金−亜鉛合金（Ａｕ−Ｚｎ）、金−ベリリウム−クロム合金（Ａｕ−Ｂｅ−Ｃｒ）及び金（Ａｕ）等からなる金属多層膜等から構成される。ゲート電極３６は、ポリシリコン等から形成され、ドリフト領域３１とソース領域３４とに挟まれたベース領域３３上に、シリコン酸化膜等からなるゲート絶縁膜３５を介して形成される。ドレイン電極３７は、ドレイン領域３２上に形成される。ソース電極３８は、ソース領域３４上に形成される。
【００５８】
Ｎ型拡散層１６は、Ｐ型半導体基板１１上に形成された絶縁膜１２上に、ドリフト領域３１と、ドレイン領域３２と、ベース領域３３とに接するように形成される。Ｎ型拡散層１６の不純物濃度は、第１の実施の形態と同様にＮ型不純物がドレイン電極３７側（ドレイン領域３２側）からソース電極３８側（ソース領域３８側）にかけて徐々に低くなるように形成される。
【００５９】
なお、本実施の形態でも第１の実施の形態と同様に、Ｎ型拡散層１６の不純物濃度勾配は、直線状に増加する（又は減少する）ように形成されても良いし、階段状に増加するように形成することも可能である。また、Ｎ型拡散層１６は、不純物濃度が一定な領域とそれより不純物濃度の高い領域との２種類の領域とを備え、これらの領域が交互に形成されても良い。
【００６０】
このような構造を採る半導体素子３０は、不純物濃度に勾配を設けたＮ型拡散層１６を備えることによって、逆方向電圧（ドレイン電極３７の電圧がソース電極３８よりも高く、ドレイン電極３７の電圧がＰ型半導体基板１１の底面よりも高い）が印加されると、第１の実施の形態と同様に半導体素子３０内に電界が生じ、ドリフト領域３１及びベース領域３３内に空乏層が広がり始める。更に半導体素子３０に印加される逆方向電圧を上げるとドリフト領域３１内に発生する電界は更に上昇し、所定程度を超えると絶縁膜１２とＮ型拡散層１６との界面近傍にＰ型反転層が生じる。
【００６１】
更に逆方向電圧を上昇させると、Ｐ型反転層がＮ型拡散層１６と絶縁膜１２との界面に沿ってソース電極３８側へと徐々に広がりはじめる。本実施の形態のＮ型拡散層１６は、ドレイン領域３２に近い領域では不純物濃度が高く生成されているため、ドレイン領域３２に近い領域におけるＮ型拡散層１６と絶縁膜１２との界面近傍に生じるＰ型反転層のキャリア（正孔）の濃度の高まりを抑制する。従って、ドレイン電極３７側からソース電極３８側に向かってＰ型反転層のキャリア（正孔）濃度がほぼ均一化される。結果として、ドレイン電極３７側のＰ型反転層とドレイン領域３２との間で生じるブレークダウンを抑制し、半導体素子３０の耐圧性を向上させることができる。
【００６２】
また、上述した第１の実施の形態と同様にドレイン電極３７側からソース電極３８側に向かってＰ型反転層のキャリア濃度をほぼ均一化させることによってＰ型反転層を流れるリーク電流による電位勾配は均一となるように改善される。このようにＰ型反転層を流れるリーク電流による電位勾配があたかも抵抗性フィールドプレートの効果のようにドリフト領域３１に発生する空乏層の横方向の広がり（電界の勾配）が均一化され、ドリフト領域３１内に良好な空乏層が生じるようになる。従って、半導体素子３０の耐圧性を向上させることができる。
【００６３】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体素子について図を用いて説明する。本実施の形態では、半導体素子は絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）である点が第１の実施の形態と異なる。第１の実施の形態と共通する部分については、第１の実施の形態と同様の番号を付し詳細な説明を省略する。
【００６４】
半導体素子４０は、図５に示すように半導体基体５０と、コレクタ電極４６と、ゲート電極４７と、ゲート絶縁膜４８と、エミッタ電極４９と、を備える。
【００６５】
半導体基体５０は、Ｐ型半導体基板１１と、絶縁膜１２と、Ｎ型拡散層１６と、Ｎ−型ベース領域４１と、Ｐ＋型コレクタ領域４２と、Ｐ＋型ベース領域４３と、Ｎ＋型エミッタ領域４４と、Ｎ型バッファ領域４５と、を備える。
【００６６】
Ｎ−型ベース領域４１はＮ型の半導体領域から構成され、絶縁膜１２上に形成される。Ｎ型バッファ領域４５はＮ型の半導体領域から構成され、絶縁膜１２上にＮ−型ベース領域４１と接するように形成される。Ｐ＋型コレクタ領域４２は、Ｐ型の半導体領域から構成され、絶縁膜１２上にＮ型バッファ領域４５と接するように形成される。Ｐ＋型ベース領域４３は、Ｐ型の半導体領域から構成され、絶縁膜１２上にＮ−型ベース領域４１を介してＮ型バッファ領域４５と対向するように形成される。Ｎ＋型エミッタ領域４４は、Ｎ型の半導体領域から構成され、Ｐ型ベース領域の表面領域に形成される。
【００６７】
なお、Ｎ型バッファ領域４５の不純物濃度はＮ−型ベース領域４１より高く、Ｎ＋型エミッタ領域４４より低く形成される。また、Ｐ＋型ベース領域４３及びＰ＋型コレクタ領域４２のＰ型不純物濃度はＰ型半導体基板１１より高く形成される。
【００６８】
コレクタ電極４６と、エミッタ電極４８とは、例えば金−亜鉛合金（Ａｕ−Ｚｎ）、金−ベリリウム−クロム合金（Ａｕ−Ｂｅ−Ｃｒ）及び金（Ａｕ）等からなる金属多層膜等から構成される。コレクタ電極４６は、コレクタ領域４２上に形成される。ゲート電極４７は、ポリシリコン等から形成され、Ｎ−型ベース領域４１とＮ＋型エミッタ領域４４とに挟まれたＰ＋型ベース領域４３上に、ゲート絶縁膜４８を介して形成される。エミッタ電極３７は、Ｎ＋型エミッタ領域４４上に形成される。
【００６９】
Ｎ型拡散層１６は、Ｐ型半導体基板１１上に形成された絶縁膜１２上に、Ｎ−型ベース領域４１と、Ｎ型バッファ領域４５、Ｐ＋型ベース領域４３とに接するように形成される。Ｎ型拡散層１６の不純物濃度は、Ｎ型不純物がコレクタ電極４６側（Ｐ＋型コレクタ領域４２側）からエミッタ電極４９側（Ｎ＋型エミッタ領域４４側）にかけて第１の実施の形態と同様に低くなるように形成される。
【００７０】
なお、本実施の形態でも第１の実施の形態と同様に、Ｎ型拡散層１６の不純物濃度勾配は、直線状に増加する（又は減少する）ように形成されても良いし、階段状に増加するように形成することも可能である。また、Ｎ型拡散層１６は、不純物濃度が一定な領域とそれより不純物濃度の高い領域との２種類の領域とを備え、これらの領域が交互に形成されても良い。
【００７１】
このような構造を採る半導体素子４０は、不純物濃度に勾配を設けたＮ型拡散層１６を備えることによって、逆方向電圧（コレクタ電極４６の電圧がエミッタ電極４９よりも高く、コレクタ電極４６の電圧がＰ型半導体基板１１の底面よりも高い）が印加されると、第１の実施の形態と同様に半導体素子４０に電界が生じ、Ｎ−型ベース領域４１及びＰ＋型ベース領域４３内に空乏層が広がり始める。更に半導体素子４０に印加される逆方向電圧を上げて所定の電圧を超えると、Ｎ−型ベース領域４１内に発生する電界は更に上昇するので、絶縁膜１２とＮ型拡散層１６との界面近傍にＰ型反転層が生じる。
【００７２】
更に逆方向電圧を上昇させると、Ｐ型反転層がＮ型拡散層１６と絶縁膜１２との界面に沿ってエミッタ電極４９側へと徐々に広がりはじめる。本実施の形態のＮ型拡散層１６は、コレクタ電極４６に近い領域では不純物濃度が高く形成されているため、コレクタ電極に近い領域におけるＮ型拡散層１６と絶縁膜１２との界面近傍に生じるＰ型反転層のキャリア（正孔）の高まりを抑制する。従って、コレクタ電極４６からエミッタ電極４９に向かってＰ型反転層のキャリア（正孔）の濃度はほぼ均一化される。結果として、コレクタ電極４６側のＰ型反転層とＮ型バッファ領域４５との間で生じるブレークダウンを抑制し、半導体素子４０の耐圧性を向上させることができる。
【００７３】
また、コレクタ電極４６からエミッタ電極４９に向かってＰ型反転層の不純物濃度をほぼ均一化させることによってＰ型反転層のリーク電流による電位勾配は均一となるように改善される。このようにＰ型反転層を流れるリーク電流による電位勾配があたかも抵抗性フィールドプレートの効果のようにＮ−型ベース領域４１に発生する空乏層の横方向の広がり（電界の勾配）を均一化し、Ｎ−型ベース領域４１内に良好な空乏層が生じるようになる。以上の事柄によって半導体素子４０の耐圧性を向上させることができる。
【００７４】
本発明は、上述したそれぞれの実施の形態に限られず様々な修正及び応用が可能である。
例えば上述した第１の実施の形態において、図１に示すようにＮ型拡散層１６がＮ＋型半導体領域１４とＰ＋型半導体領域１５と接する場合を例に挙げて説明したが、これに限られずＮ＋型半導体領域１４とＰ＋型半導体領域１５と離間して形成されてもよい。
【００７５】
また、上述した第１の実施の形態では、Ｎ＋型半導体領域１４とＰ＋型半導体領域１５とが絶縁膜１２に接するように形成された場合を例に挙げて説明したが、これに限られない。例えば図６に示す半導体素子６０のように、Ｎ＋型半導体領域１４及び／又はＰ＋型半導体領域１５が、絶縁膜１２と離間して形成され、Ｎ型拡散層１６とも離間する構成を採用することも可能である。
【００７６】
半導体素子６０に逆方向電圧が印加された場合、図６に一点破線で示すＮ−型半導体領域１３のＮ＋型半導体領域１４近辺の領域１３ａは、電子が移動して集まりやすい領域である。また、同様にＮ−型半導体領域１３のＰ＋型半導体領域１５近辺の領域１３ｂは、電子の比較的少ない領域である。従って、Ｎ型拡散層１６がＮ＋型半導体領域１４とＰ＋型半導体領域１５に接していなくとも、第１の実施の形態における半導体素子１０と同じような構造となる。
【００７７】
また、上述した実施の形態では、Ｎ型拡散層１６とＮ−型半導体領域１３とが接する構成を例に挙げて説明したが、これに限られず、例えば図７に示す半導体素子７０のようにＮ−型半導体領域１３と接するＮ型拡散層１６の面上に絶縁層７１を設ける構成を採ることもできる。この構成を採る場合、Ｎ型拡散層１６の形成後に続く製造工程で、Ｎ型拡散層１６のＮ型不純物がＮ−型半導体領域１３内に拡散することを防ぐことができる。
【００７８】
なお、絶縁層６１は、図７に示すようにＮ−型半導体領域１３と接するＮ型拡散層１６の面上に形成される場合に限られず、Ｎ−型半導体領域１３と接する面及び、Ｎ＋型半導体領域１４又はＰ＋型半導体領域１５と接するＮ型拡散層１６の面上に形成されても良い。この場合、Ｎ＋型半導体領域１４又はＰ＋型半導体領域１５と接する面の絶縁層４１は、Ｎ型拡散層１６の少なくとも一部が露出するように形成される。
【００７９】
また、Ｎ型拡散層１６に絶縁層を設ける構成は、第２の実施の形態の半導体素子、第３の実施の形態の半導体素子、図６に示す半導体素子６０に応用することも可能である。
【００８０】
また、上述した実施の形態において、Ｐ型半導体基板１１はＰ型半導体から構成される場合を例に挙げて説明した。しかし、これに限られずＰ型半導体基板１１は炭化ケイ素（ＳｉＣ）基板、セラミック等の絶縁基板から構成することも可能である。
【００８１】
上述した実施の形態において、半導体素子１０の製造方法のみを例に挙げて説明したが、第２及び第３の実施の形態の半導体素子等も同様の製造方法で製造することが可能である。
また、上述した実施の形態においてダイオード、ＭＯＳＦＥＴ、ＩＧＢＴを例に挙げて説明したが、デバイスとして機能する部分を変更することによって、本発明はこれらに限られず例えばバイポーラトランジスタ等、ＳＯＩ構造を備える半導体素子一般に利用することが可能である。また、複数の種類の半導体素子を備えるＩＣ（Integrated Circuit）に利用することも可能である。すなわち、本発明を実施することによって従来のＳＯＩ構造を備える半導体素子の設計条件を変えることなく容易に半導体素子の耐圧性を向上させることができる。
【００８２】
上述した実施の形態において第１導電型をＮ型、第２導電型をＰ型として説明したが、第１導電型をＰ型、第２導電型をＮ型としてもよい。また、本実施の形態において記載した厚み、不純物濃度等は一例であり、適宜変更することが可能である。
【図面の簡単な説明】
【００８３】
【図１】第１の実施の形態に係る半導体素子の構成例を示す断面図である。
【図２】図２（ａ）は図１に示す半導体素子に逆方向電圧が印加された状態を模式的に示す断面図である。図２（ｂ）はＮ型拡散層のＮ型不純物濃度の勾配を示す図である。図２（ｃ）は電位分布を示す図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施の形態に係る半導体素子の製造方法を示す図である。
【図４】第２の実施の形態に係る半導体素子の構成例を示す断面図である。
【図５】第３の実施の形態に係る半導体素子の構成例を示す断面図である。
【図６】本発明の変形例を示す断面図である。
【図７】本発明の変形例を示す断面図である。
【図８】従来のＳＯＩ構造を備える半導体素子を示す断面図である。
【図９】図８に示す半導体素子に逆方向電圧が印加された状態を模式的に示す断面図である。
【符号の説明】
【００８４】
１０  半導体素子
１１  Ｐ型半導体基板
１２  絶縁膜
１３  Ｎ−型半導体領域
１４  Ｎ＋型半導体領域
１５  Ｐ＋型半導体領域
１６  Ｎ型拡散層
１７  アノード電極
１８  カソード電極
１９  Ｐ型反転層
２０  半導体基体
【図１】
2006303111.tif 000003
【図２】
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【図３】
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【図４】
2006303111.tif 000006
【図５】
2006303111.tif 000007
【図６】
2006303111.tif 000008
【図７】
2006303111.tif 000009
【図８】
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【図９】
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