(57)【要約】【課題】  遅延時間を変更することなく、遅延される前後のトリガ信号に基づく測定波形データをそれぞれアクイジションメモリに取り込み表示できる波形測定装置を提供すること。【解決手段】  所定のトリガ条件が成立してから所定時間経過後にトリガをかけるように構成された波形測定装置において、  トリガ条件成立時およびトリガ条件成立時から所定時間経過後のいずれにおいても波形測定データを取り込む波形測定データ取込手段を設けたことを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
所定のトリガ条件が成立してから所定時間経過後にトリガをかけるように構成された波形測定装置において、
アクイジション制御回路とアクイジションメモリよりなり、トリガ条件成立時に出力されるトリガ信号に基づく第１の波形測定データとトリガ条件成立時から所定時間経過後のトリガ信号に基づく第２の波形測定データを取り込む波形測定データ取込手段と、
波形測定データ取込手段に取り込まれた波形測定データを表示する表示部、
を設けたことを特徴とする波形測定装置。
【請求項２】
前記波形測定データ取込手段は、トリガ条件成立時に出力されるトリガ信号とトリガ条件成立時から所定時間経過後のトリガ信号との論理和を出力する論理ゲートを含むことを特徴とする請求項１記載の波形測定装置。
【請求項３】
前記波形測定データ取込手段は、トリガ条件成立時に出力されるトリガ信号に基づく第１の波形測定データ取込系統と、トリガ条件成立時から所定時間経過後のトリガ信号に基づく第２の波形測定データ取込系統からなることを特徴とする請求項１記載の波形測定装置。
【請求項４】
前記アクイジションメモリは、トリガ信号毎に波形測定データを取り込むように複数設けられていることを特徴とする請求項１記載の波形測定装置。
【請求項５】
前記表示部は、トリガ条件成立時に出力されるトリガ信号に基づく第１の波形測定データとトリガ条件成立時から所定時間経過後のトリガ信号に基づく第２の波形測定データを切り換えて表示することを特徴とする請求項１記載の波形測定装置。
【請求項６】
前記表示部は、トリガ条件成立時に出力されるトリガ信号に基づく第１の波形測定データとトリガ条件成立時から所定時間経過後のトリガ信号に基づく第２の波形測定データを同時に表示することを特徴とする請求項１記載の波形測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は波形測定装置に関するものであり、詳しくは、所定のトリガ条件が成立してから所定時間経過後にトリガをかけるように構成された波形測定装置の改善に関するものである。
【背景技術】
【０００２】
波形測定装置の一種に、所定のトリガ条件が成立してから所定時間経過後にトリガをかけるように構成されたものがある。このような遅延トリガ形の波形測定装置は、例えばコンピュータである条件設定を行ってから所定時間経過後にアクチュエータが応答動作するような制御系統の動きを、電気信号波形に変換して測定する場合に用いられる。
【０００３】
図６は、従来の遅延トリガ形波形測定装置の一例を示すブロック図である。図６において、入力端子１にはアナログ測定信号が入力される。このアナログ測定信号は、トリガ制御回路２およびＡ／Ｄ変換器３に入力される。
【０００４】
トリガ制御回路２は、アナログ測定信号と装置全体を統括制御するＣＰＵ４により設定される条件に基づき、トリガ信号を発生出力する。このトリガ信号は、ＣＰＵ４により設定される条件に基づき所定時間遅延させる遅延回路５を介して、ＣＰＵ４により制御されるアクイジション制御回路６に入力される。
【０００５】
Ａ／Ｄ変換器３の出力データは、アクイジション制御回路６の制御に基づき、トリガ信号が出力されるごとに格納領域を切り替えながら、複数ｎ個の等しい格納容量領域を有するアクイジションメモリ７に格納される。
【０００６】
Ａ／Ｄ変換器３でデジタル信号に変換されアクイジションメモリ７に格納されたアナログ測定信号波形は、ＣＰＵ４により制御される表示部８に表示される。
【０００７】
図７は、図６の動作を説明するタイミングチャートである。時刻ｔ１でアナログ測定信号に対するトリガ条件が成立すると、遅延回路５により与えられる遅延時間Ｔｄが経過した時刻ｔ２からデータアクイジションが行われる。ここで、表示部８の表示画面上に表示される信号の表示時間幅Ｔｗが遅延時間Ｔｄよりも大きい場合には、遅延時間Ｔｄ経過後ｔ２のアナログ測定信号は観測できるが、トリガ条件成立時点ｔ１のアナログ測定信号は観測できないことになる。
【０００８】
このような測定例として、回転数は早いが反応速度は遅い動力用エンジンのような系を含む装置において、回転数の変更設定を行ってある時間経過後、回転数の変化を確認するとともに反応結果に基づき設定の妥当性も確認する場合が考えられる。
【０００９】
【特許文献１】登録実用新案第２５４３７２１号公報
【００１０】
特許文献１には、トリガを遅延させて測定を行う波形測定装置として、ＬＳＩテスタの波形測定装置の例が開示されている。この特許文献１に開示された装置では、モジュールコントローラのシステムトリガを遅延した信号により、被測定信号を、被検査対象物の出力側に設けられたＡＤ変換部からモジュールコントローラに取り込み、測定している。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の波形測定装置で反応結果に基づく設定の妥当性を測定確認するためには、回転数の変更設定をトリガ条件として遅延回路５でトリガ信号を所定時間遅延させればよいが、反面、トリガ条件成立時近傍における回転数の変化は測定確認できないことになる。
【００１２】
トリガ条件成立時近傍における回転数の変化も測定確認したい場合には、トリガ信号を遅延させた場合と遅延させない場合とで遅延時間を変更させて、２回のデータアクイジションを行わなければならず、工数がかかってしまう。
【００１３】
また、遅延時間を含むトリガ条件を変更した場合には、アクイジションメモリ７をクリアするので、それぞれのアクイジションデータを別途保存する必要がある。
【００１４】
本発明は、このような従来の問題点を解決するものであり、その目的は、遅延時間を変更することなく、遅延される前後のトリガ信号に基づく測定波形データをそれぞれアクイジションメモリに取り込み表示できる波形測定装置を提供することにある。
【課題を解決するための手段】
【００１５】
このような課題を達成する本発明の請求項１記載の発明は、
所定のトリガ条件が成立してから所定時間経過後にトリガをかけるように構成された波形測定装置において、
アクイジション制御回路とアクイジションメモリよりなり、トリガ条件成立時に出力されるトリガ信号に基づく第１の波形測定データとトリガ条件成立時から所定時間経過後のトリガ信号に基づく第２の波形測定データを取り込む波形測定データ取込手段と、
波形測定データ取込手段に取り込まれた波形測定データを表示する表示部、
を設けたことを特徴とする
【００１６】
請求項２記載の発明は、請求項１記載の波形測定装置において、
前記波形測定データ取込手段は、トリガ条件成立時に出力されるトリガ信号とトリガ条件成立時から所定時間経過後のトリガ信号との論理和を出力する論理ゲートを含むことを特徴とする。
【００１７】
請求項３記載の発明は、請求項１記載の波形測定装置において、
前記波形測定データ取込手段は、トリガ条件成立時に出力されるトリガ信号に基づく第１の波形測定データ取込系統と、トリガ条件成立時から所定時間経過後のトリガ信号に基づく第２の波形測定データ取込系統からなることを特徴とする。
【００１８】
請求項４記載の発明は、請求項１記載の波形測定装置において、
前記アクイジションメモリは、トリガ信号毎に波形測定データを取り込むように複数設けられていることを特徴とする。
【００１９】
請求項５記載の発明は、請求項１記載の波形測定装置において、
前記表示部は、トリガ条件成立時に出力されるトリガ信号に基づく第１の波形測定データとトリガ条件成立時から所定時間経過後のトリガ信号に基づく第２の波形測定データを切り換えて表示することを特徴とする。
【００２０】
請求項６記載の発明は、請求項１記載の波形測定装置において、
前記表示部は、トリガ条件成立時に出力されるトリガ信号に基づく第１の波形測定データとトリガ条件成立時から所定時間経過後のトリガ信号に基づく第２の波形測定データを同時に表示することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、遅延時間を変更することなく、遅延される前後のトリガ信号に基づく測定波形データをそれぞれアクイジションメモリに取り込み表示できる波形測定装置を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を用いて本発明を詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図６と共通する部分には同一の符号を付けている。図１において、遅延回路５とアクイジション制御回路６の間には、遅延回路５に入力されるトリガ信号と遅延回路５から出力されるトリガ信号との論理和を出力する論理ゲート９が設けられている。すなわち、アクイジション制御回路６には、論理ゲート９を介して、遅延回路５に入力されるトリガ信号と遅延回路５から出力されるトリガ信号との論理和出力信号が入力される。
【００２３】
このような構成において、論理ゲート９は、トリガ条件成立時に遅延回路５に入力されるトリガ信号をアクイジション制御回路６に出力するとともに、遅延回路５により設定される遅延時間Ｔｄが経過した時点においてもトリガ信号をアクイジション制御回路６に出力する。
【００２４】
アクイジション制御回路６は、論理ゲート９を介してトリガ信号が入力される毎にアクイジションメモリ７の格納領域を切り換えながら、Ａ／Ｄ変換器３から変換出力されるアクイジションデータを格納する。例えば、トリガ条件成立時に遅延回路５に入力されるトリガ信号に基づいて第１の格納領域７１にＡ／Ｄ変換器３から変換出力されるアクイジションデータを格納し、遅延回路５から出力されるトリガ信号に基づいて第２の格納領域７２にＡ／Ｄ変換器３から変換出力されるアクイジションデータを格納する。その後さらに別のトリガ条件が成立すれば遅延回路５に入力されるトリガ信号に基づいて第３の格納領域７３にＡ／Ｄ変換器３から変換出力されるアクイジションデータを格納し、遅延回路５から出力されるトリガ信号に基づいて第４の格納領域７４にＡ／Ｄ変換器３から変換出力されるアクイジションデータを格納する。
【００２５】
なお、アクイジション制御回路６は、遅延回路５により設定される遅延時間Ｔｄが短くて遅延回路５に入力されるトリガ信号に基づいてアクイジションメモリ７の所定の格納領域へのＡ／Ｄ変換器３から変換出力されるアクイジションデータの格納が終わらない場合には、遅延回路５から出力されるトリガ信号に基づくアクイジションメモリ７の所定の格納領域へのＡ／Ｄ変換器３から変換出力されるアクイジションデータの格納が行われないように制御する。
【００２６】
図２はこのような図１の動作を説明するタイミングチャートであり、図７と共通する部分には同一の符号を付けている。時刻ｔ１でアナログ測定信号に対するトリガ条件が成立すると、遅延回路５に入力されるトリガ信号に基づいて１回目のデータアクイジションが行われる。そして、遅延回路５により与えられる遅延時間Ｔｄが経過した時刻ｔ２において、２回目のデータアクイジションが行われる。
【００２７】
これにより、測定者は、Ａ／Ｄ変換器３から変換出力されてアクイジションメモリ７の各格納領域に格納されているアクイジションデータの中から、測定用途に応じた適切なアクイジションデータを任意に選択して表示部８に表示させることができ、測定用途に応じて効率よく測定が行える。
【００２８】
なお、図２では、アナログ測定信号に対するトリガ条件が成立する時刻ｔ１で１回目のデータアクイジションが開始され、遅延回路５により与えられる遅延時間Ｔｄが経過した時刻ｔ２において２回目のデータアクイジションが開始される例を説明したが、時刻ｔ１で１回目のデータアクイジションが終了して時刻ｔ２で２回目のデータアクイジションが終了するようにしてもよいし、これら時刻ｔ１および時刻ｔ２からさらに所定の時間が経過してからデータアクイジションを開始または終了させるようにしてもよい。
【００２９】
図３は本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図３では、図１の論理ゲート９に代えて、第２のアクイジション制御回路１０と第２のアクイジションメモリ１１および表示入力切換回路１２を設けている。
【００３０】
第２のアクイジション制御回路１０もＣＰＵ４により制御されるものであり、遅延回路５に入力されるトリガ信号が入力されている。第２のアクイジションメモリ１１には、第２のアクイジション制御回路１０の出力信号およびＡ／Ｄ変換器３から変換出力されるアクイジションデータが入力される。
【００３１】
表示入力切換回路１２はＣＰＵ４により制御されるものであり、表示部８に表示のために入力される信号を、アクイジションメモリ７とアクイジションメモリ１１の出力データのいずれか一方に切り換える。
【００３２】
図３の構成によれば、遅延回路５から出力されるトリガ信号によりデータをアクイジションするように第１のアクイジション制御回路５と第１のアクイジションメモリ７とで構成される系統と、遅延回路５に入力されるトリガ信号によりデータをアクイジションするように第２のアクイジション制御回路１０と第２のアクイジションメモリ１１とで構成される系統とが独立しているので、遅延回路５により設定される遅延時間Ｔｄが短くて遅延回路５に入力されるトリガ信号に基づいてアクイジションメモリ７の所定の格納領域へのＡ／Ｄ変換器３から変換出力されるアクイジションデータの格納が終わらない場合であっても、図１のようなアクイジション制御回路６によるアクイジションデータを格納させないための制御は不要になる。
【００３３】
これにより、表示部８の表示画面上に表示される信号の表示時間幅Ｔｗが遅延時間Ｔｄよりも大きいか小さいかは関係なく、遅延回路５により遅延させられる前後のトリガ信号に基づきアクイジションされるいずれかの波形を表示部８に選択的に測定表示できる。
【００３４】
図４も本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図１と図４の異なる点は、図４の表示部１３は、遅延回路５によりトリガ信号を遅延させる前後のアクイジションデータの波形を、同一画面上に重ね合わせて表示できるように構成されていることである。
【００３５】
図４の構成によれば、遅延回路５により遅延させられる前後のトリガ信号に基づいてアクイジションされるアクイジションデータの波形を表示部１３の同一画面上に重ね合わせて表示できるので、より効率のよい測定解析が行える。
【００３６】
図５も本発明の他の実施例を示すブロック図であり、図３と共通する部分には同一の符号を付けている。図３と図５の異なる点は、図５の表示部１４は、図３の表示入力切換回路１２の代わりに、遅延回路５によりトリガ信号を遅延させる前後のアクイジションデータの波形を、同一画面上に重ね合わせて表示できるように構成されていることである。
【００３７】
図５の構成によれば、遅延回路５により遅延させられる前後のトリガ信号に基づいてアクイジションされるアクイジションデータの波形を表示部１４の同一画面上に重ね合わせて表示できるので、より効率のよい測定解析が行える。
【００３８】
以上説明したように、本発明によれば、遅延時間を変更することなく遅延される前後のトリガ信号に基づく測定波形データをそれぞれアクイジションメモリに取り込んで表示できる波形測定装置を実現できる。
【００３９】
これにより、回転数は早いが反応速度は遅い動力用エンジンのような系を含む装置において、回転数の変更設定を行ってある時間経過後に回転数の変化を確認するとともに反応結果に基づき設定の妥当性も確認するような測定に好適である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の動作を説明するタイミングチャートである。
【図３】本発明の他の実施例を示すブロック図である。
【図４】本発明の他の実施例を示すブロック図である。
【図５】本発明の他の実施例を示すブロック図である。
【図６】従来の遅延トリガ形波形測定装置の一例を示すブロック図である。
【図７】図６の動作を説明するタイミングチャートである。
【符号の説明】
【００４１】
１  入力端子
２  トリガ制御回路
３  Ａ／Ｄ変換器
４  ＣＰＵ
５  遅延回路
６，１０  アクイジション制御回路
７，１１  アクイジションメモリ
８，１３，１４  表示部
９  論理ゲート
１２  表示入力切換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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