(57)【要約】【課題】  電源電圧の立ち上がり時間が長い場合或いはトランジスタの製造のばらつきがある場合であっても内部回路を確実にリセットする。【解決手段】  パワーオンリセット回路１は、ＰチャネルＭＯＳトランジスタ２と、ＰチャネルＭＯＳトランジスタ２のドレインに接続されたＮチャネルＭＯＳトランジスタ３ａ〜３ｄと、入力部がＰチャネルＭＯＳトランジスタのドレインとＮチャネルＭＯＳトランジスタ３ａ〜３ｄのゲートとの接続点に接続されたインバータ回路４と、インバータ回路４の接地側端子に接続されたＮチャネルＭＯＳトランジスタ５と、電源の電圧がＰチャネルＭＯＳトランジスタ２の閾値より所定値以上大きくなるとＮチャネルＭＯＳトランジスタ５をオンにするバイアス回路９とにより構成する。【選択図】  図１
2006279371.tif 000002
【特許請求の範囲】
【請求項１】
ソースが電源に接続され、ゲートが接地されたＰチャネルＭＯＳトランジスタと、
前記ＰチャネルＭＯＳトランジスタのドレインに接続された容量素子と、
入力部が前記ＰチャネルＭＯＳトランジスタのドレインと前記容量素子との接続点に接続され、電源側端子が前記電源に接続されたインバータ回路と、
前記インバータ回路の接地側端子に接続されたスイッチング素子と、
前記電源の電圧が前記ＰチャネルＭＯＳトランジスタがオンする前記電源の電圧より所定値以上大きくなると前記スイッチング素子をオンする制御回路と
を備えたことを特徴とするパワーオンリセット回路。
【請求項２】
前記スイッチング素子は、ドレインが前記インバータ回路の前記接地側端子に接続され、ソースが接地されたＮチャネルＭＯＳトランジスタであり、
前記制御回路は、前記電源の電圧が前記ＰチャネルＭＯＳトランジスタがオンする前記電源の電圧より所定値以上大きくなると、前記ＮチャネルＭＯＳトランジスタのゲートに当該ＮチャネルＭＯＳトランジスタの閾値以上の電圧を供給することを特徴とする請求項１記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、供給電源をオンしたとき、内部回路を初期化するためのリセット信号を生成するためのパワーオンリセット回路に関する。
【背景技術】
【０００２】
従来から様々なパワーオンリセット回路が提供されている（例えば、特許文献１、特許文献２参照）。
図３は特許文献１に開示されたパワーオンリセット回路の回路図である。図３に示すパワーオンリセット回路１００は、一端が電源電圧Ｖｃｃの電源に接続されたレジスタ１０１と、一方の電極がレジスタ１０１の他端に接続され、他方の電極が接地されたコンデンサ１０２と、入力部がレジスタ１０１とコンデンサ１０２との接続点（ノードＮ１００）に接続されたインバータ回路１０３と、ソースがノードＮ１００に接続され、ドレインが接地され、ゲートが電源に接続されたＰチャネルＭＯＳトランジスタ１０４とにより構成されている。なお、レジスタ１０１とコンデンサ１０２とはＣＲ回路を構成する。
【０００３】
電源をオンすると、レジスタ１０１の抵抗値とコンデンサ１０２の容量値とによって決まる時定数に従って、インバータ回路１０３の入力電位（ノードＮ１００の電位）の上昇が電源の電源電圧Ｖｃｃの上昇（立ち上がり）に比べて遅れる。このノードＮ１００の電位がコンデンサ１０２の充電に伴って上昇し、インバータ回路１０３の閾値を超えるとき、インバータ回路１０３の出力が反転し（“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり）、電源オンからの遅れ時間をパルス幅としたリセット信号を出力する。
【０００４】
電源をオフすると、ＰチャネルＭＯＳトランジスタ１０４がオン状態になり、コンデンサ１０２に充電されていた電荷が速やかに放電される。
【０００５】
図４は特許文献２に開示されたパワーオンリセット回路の回路図である。図４に示すパワーオンリセット回路２００は、ＰチャネルＭＯＳトランジスタ２０１と、レジスタ２０２と、ＰチャネルＭＯＳトランジスタ２０３と、コンデンサ２０４と、インバータ回路２０５、２０６、２０７とにより構成されている。インバータ回路２０５、２０６、２０７は、ＰチャネルＭＯＳトランジスタ２０５ａ、２０６ａ、２０７ａと、ＮチャネルＭＯＳトランジスタ２０５ｂ、２０６ｂ、２０７ｂとにより構成される。
【０００６】
電源がオンして電源電圧ＶｃｃがＰチャネルＭＯＳトランジスタ２０３の閾値に達するとコンデンサ２０４が充電され、インバータ回路２０５の出力が反転し（“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり）、インバータ回路２０６の出力が反転し（“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになり）、インバータ回路２０７の出力が反転し（“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり）、所定のパルス幅を持ったリセット信号を出力する。
【特許文献１】実開平７−１６４３２号公報
【特許文献２】特表２００２−５１６５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１のパワーオンリセット回路１００では、電源電圧Ｖｃｃの立ち上がり時間がレジスタ１０１とコンデンサ１０２とにより構成されるＣＲ回路の時定数より長い場合リセットパルスが出力されない。このため、電源電圧Ｖｃｃの立ち上がり時間よりＣＲ回路の時定数の値を大きくする必要があり、電源電圧Ｖｃｃの立ち上がり時間が長い場合には大きなサイズの抵抗素子或いは容量素子によりＣＲ回路を構成する必要がある。
【０００８】
また、上記特許文献２のパワーオンリセット回路２００では、トランジスタの製造のばらつきによりＰチャネルＭＯＳトランジスタ２０３の閾値Ｖｔｈｐよりパワーオンリセット回路２００の後段に設けられたＮチャネルＭＯＳトランジスタの閾値Ｖｔｈｎが大きくなってしまうとそのＮチャネルＭＯＳトランジスタをオンすることができず、内部回路をリセットすることができない。
【０００９】
そこで、本発明は、電源電圧の立ち上がり時間が長い場合或いはトランジスタの製造のばらつきがある場合であっても内部回路を確実にリセットすることができるパワーオンリセット回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のパワーオンリセット回路は、ソースが電源に接続され、ゲートが接地されたＰチャネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトランジスタのドレインに接続された容量素子と、入力部が前記ＰチャネルＭＯＳトランジスタのドレインと前記容量素子との接続点に接続され、電源側端子が前記電源に接続されたインバータ回路と、前記インバータ回路の接地側端子に接続されたスイッチング素子と、前記電源の電圧が前記ＰチャネルＭＯＳトランジスタがオンする前記電源の電圧より所定値以上大きくなると前記スイッチング素子をオンする制御回路とを備えたものである。
【００１１】
上記パワーオンリセット回路において、前記スイッチング素子は、ドレインが前記インバータ回路の前記接地側端子に接続され、ソースが接地されたＮチャネルＭＯＳトランジスタであり、前記制御回路は、前記電源の電圧が前記ＰチャネルＭＯＳトランジスタがオンする前記電源の電圧より所定値以上大きくなると、前記ＮチャネルＭＯＳトランジスタのゲートに当該ＮチャネルＭＯＳトランジスタの閾値以上の電圧を供給する。
【発明の効果】
【００１２】
本発明によれば、ＰチャネルＭＯＳトランジスタがオンしてからある時間スイッチング素子がオフしているので、当該ある時間はインバータ回路の出力が“Ｈｉｇｈ”レベルに維持され、電源電圧の立ち上がり時間が長くなってもＮチャネルＭＯＳトランジスタの閾値Ｖｔｈｎ以上のリセット信号を確実に出力することができ、トランジスタの製造のばらつきがあっても内部回路を確実にリセットすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態について図面を参照しつつ説明する。
【００１４】
まず、本発明の実施の形態におけるパワーオンリセット回路１の回路構成について図１を参照しつつ説明する。図１は本実施の形態のパワーオンリセット回路の回路図である。なお、ＰチャネルＭＯＳトランジスタをＰｃｈトランジスタと記載し、ＮチャネルＭＯＳトランジスタをＮｃｈトランジスタと記載する。
【００１５】
図１に示すパワーオンリセット回路１は、ソースが電源電圧Ｖｃｃの電源に接続され、ゲートが接地された閾値がＶｔｈｐであるＰｃｈトランジスタ２を備えている。また、パワーオンリセット回路１は、ソースとドレインとが接地され、ゲートがＰｃｈトランジスタ２のドレインに接続されたＮｃｈトランジスタ３ａ〜３ｄとを備えている。Ｐｃｈトランジスタ２は抵抗素子として機能し、Ｎｃｈトランジスタ３ａ〜３ｄは容量素子として機能する。そして、Ｐｃｈトランジスタ２とＮｃｈトランジスタ３ａ〜３ｄとによりＣＲ回路が構成されている。
【００１６】
また、パワーオンリセット回路１は、入力部がＰｃｈトランジスタ２のドレインとＮｃｈトランジスタ３ａ〜３ｄのゲートとの接続点（ノードＲＣＯＵＴ）に接続されたインバータ回路４を備え、インバータ回路４はＰｃｈトランジスタ４ａとＮｃｈトランジスタ４ｂとにより構成されている。Ｐｃｈトランジスタ４ａのゲートとＮｃｈトランジスタ４ｂのゲートとが接続され、その接続点がインバータ回路４の入力部である。Ｐｃｈトランジスタ４ａのドレインとＮｃｈトランジスタ４ｂのドレインとが接続され、その接続点（ノードＸＲＣＯＵＴ）がインバータ回路４の出力部である。Ｐｃｈトランジスタ４ａのソース（インバータ回路４の電源側端子）が電源に接続され、Ｎｃｈトランジスタ４ｂのソース（インバータ回路４の接地側端子）が後述するＮｃｈトランジスタ５のドレインに接続されている。
【００１７】
パワーオンリセット回路１は、ドレインがインバータ回路４のＮｃｈトランジスタ４ｂのソース（インバータ回路４の接地側端子）に接続され、ソースが接地された閾値がＶｔｈｎであるＮｃｈトランジスタ５を備えている。
パワーオンリセット回路１は、入力部がインバータ回路４の出力部に接続されたインバータ回路６と、夫々の入力部がインバータ回路６の出力部に接続されたインバータ回路７、８とを備え、インバータ回路７、８の出力がパワーオンリセット回路１の出力（ノードＡＣＬ）である。
【００１８】
パワーオンリセット回路１は、Ｎｃｈトランジスタ５のオン／オフを制御する、Ｐｃｈトランジスタ９ａ、９ｂとＮｃｈトランジスタ９ｃ、９ｄとにより構成されるバイアス回路（制御回路）９を備えている。Ｐｃｈトランジスタ９ａは、閾値がＶｔｈｐであり、そのゲートとそのドレインとが接続されている（ダイオード接続）。Ｎｃｈトランジスタ９ｃは、閾値がＶｔｈｎであり、そのゲートとそのドレインとが接続され（ダイオード接続）、この接続点（ノードＲＧ）がＮｃｈトランジスタ５のゲートに接続されている。電源がＰｃｈトランジスタ９ａのソースに接続され、Ｐｃｈトランジスタ９ａのドレインがＰｃｈトランジスタ９ｂのソースに接続され、Ｐｃｈトランジスタ９ｂのドレインがＮｃｈトランジスタ９ｃのドレインに接続され、Ｎｃｈトランジスタ９ｃのソースがＮｃｈトランジスタ９ｄのドレインに接続され、Ｎｃｈトランジスタ９ｄのソースが接地されている。Ｐｃｈトランジスタ９ｂのゲートが接地され、Ｎｃｈトランジスタ９ｄのゲートにはインバータ回路７，８の出力が接続されている。なお、Ｐｃｈトランジスタ９ｂおよびＮｃｈトランジスタ９ｄでは電圧降下分を無視することができるとする。
このバイアス回路９では、電源電圧ＶｃｃがＰｃｈトランジスタ９ａの閾値ＶｔｈｐとＮｃｈトランジスタ９ｃの閾値Ｖｔｈｎとの和（Ｖｔｈｐ＋Ｖｔｈｎ）以上になるとＰｃｈトランジスタ９ａとＮｃｈトランジスタ９ｃとがオンして、ノードＲＧの電位がＮｃｈトランジスタ５の閾値Ｖｔｈｎ以上になり、Ｎｃｈトランジスタ５をオンにする。
【００１９】
パワーオンリセット回路１は、ソースが電源に接続されたＰｃｈトランジスタ１０を備え、Ｐｃｈトランジスタ１０のゲートにはインバータ回路７、８の出力が接続され、ドレインはノードＲＣＯＵＴに接続されている。
パワーオンリセット回路１は、ソースがノードＲＣＯＵＴに接続され、ゲートが電源に接続され、ドレインが接地されたＰｃｈトランジスタ１１を備えている。
【００２０】
次に、図１に回路構成を示したパワーオンリセット回路１の回路動作について図２を参照しつつ説明する。図２は図１のパワーオンリセット回路１の回路動作を示す波形図であり、（ａ）は電源電圧Ｖｃｃ、（ｂ）はノードＲＣＯＵＴの電位、（ｃ）はノードＲＧの電位、（ｄ）はノードＸＲＣＯＵＴの電位、（ｅ）はノードＡＣＬの電位を表している。ただし、電源電圧Ｖｃｃの立ち上がり時間がＰｃｈトランジスタ２とＮｃｈトランジスタ３ａ〜３ｄとにより構成されるＣＲ回路の時定数より長い場合である。
【００２１】
電源がオンし、電源電圧Ｖｃｃが立ち上がりＰｃｈトランジスタ２の閾値Ｖｔｈｐになるまでの時間Ｔ１では、Ｐｃｈトランジスタ２がオフしたままであり、ノードＲＣＯＵＴの電位は０（Ｖ）のままである。ノードＲＧの電位はＮｃｈトランジスタ５の閾値Ｖｔｈｎ未満である。このとき、インバータ回路４のＰｃｈトランジスタ４ａは、電源電圧ＶｃｃがＰｃｈトランジスタ４の閾値Ｖｔｈｐになるとオンするので、ノードＸＲＣＯＵＴの電位は電源電圧Ｖｃｃの上昇に伴って上昇し、ノードＸＲＣＯＵＴの電位がインバータ回路６の閾値を超えるとインバータ回路７、８の出力（ノードＡＣＬの電位）が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。
【００２２】
電源電圧ＶｃｃがＰｃｈトランジスタ２の閾値Ｖｔｈｐに達すると（図２中時間Ｔ２）、Ｐｃｈトランジスタ２がオンし、その後ノードＲＣＯＵＴの電位は直ちに電源電圧Ｖｃｃとなり、Ｐｃｈトランジスタ４ａはオフする。ノードＲＧの電位はＮｃｈトランジスタ５の閾値Ｖｔｈｎ未満であり、Ｎｃｈトランジスタ５がオフしたままなので、ノードＸＲＣＯＵＴは“Ｌｏｗ”レベルにならずインバータ回路６の閾値以上の電位を維持し、ノードＡＣＬも“Ｈｉｇｈ”レベルを維持する。
電源電圧Ｖｃｃが（Ｖｔｈｐ＋Ｖｔｈｎ）に達する前までの時間Ｔ３では、ノードＲＧの電位はＮｃｈトランジスタ５の閾値Ｖｔｈｎ未満であり、Ｎｃｈトランジスタ５がオフしたままなので、ノードＸＲＣＯＵＴは“Ｌｏｗ”レベルにならずインバータ回路６の閾値以上の電位を維持し、ノードＡＣＬも“Ｈｉｇｈ”レベルを維持する。
【００２３】
さらに、電源電圧Ｖｃｃが上昇して（Ｖｔｈｐ＋Ｖｔｈｎ）に達すると（図２中時間Ｔ４）、ノードＲＧがＶｔｈｎ以上となり、Ｎｃｈトランジスタ５がオンし、Ｎｃｈトランジスタ４ｂもオンしていることからノードＸＲＣＯＵＴは“Ｌｏｗ”レベルになり、ノードＡＣＬも“Ｌｏｗ”レベルになる。
以上の動作によってノードＡＣＬ後段に設けられたＮチャネルＭＯＳトランジスタの閾値Ｖｔｈｎ以上のリセット信号がパワーオンリセット回路１から出力されることになる。
【００２４】
ノードＡＣＬが“Ｌｏｗ”レベルになると、バイアス回路９のＮｃｈトランジスタ９ｄがオフし、バイアス回路９において電源側から接地側に向かって電流が流れなくなる。
また、ノードＡＣＬが“Ｌｏｗ”レベルになると、Ｐｃｈトランジスタ１０がオンし、これによりＰｃｈトランジスタ２がオフしＰｃｈトランジスタ２を介しての電流が流れなくなる。
これにより、パワーオンリセット回路１の出力（リセット信号）が“Ｌｏｗ”レベルになった後に、パワーオンリセット回路１において不要な電流が流れることがなくなって不要な電力が消費されることがなくなる。
【００２５】
電源がオフすると、Ｐｃｈトランジスタ１１がオンし、Ｎｃｈトランジスタ３ａ〜３ｄに充電されていた電荷の放電経路が形成され、速やかにＮｃｈトランジスタ３ａ〜３ｄに充電されていた電荷が放電される。
これにより、次に電源がオンしたときにＮｃｈトランジスタ３ａ〜３ｄに電荷が充電されたままの状態を防ぐことができ、確実にリセット信号がパワーオンリセット回路１から出力される。
【００２６】
以上説明した実施の形態のパワーオンリセット回路１によれば、電源電圧ＶｃｃがＰチャネルトランジスタ２の閾値Ｖｔｈｐに達しても電源電圧Ｖｃｃが（Ｖｔｈｐ＋Ｖｔｈｎ）に達するまでＮｃｈトランジスタ５がオフしたままなので、電源電圧の立ち上がり時間が長くなってもＮチャネルＭＯＳトランジスタの閾値Ｖｔｈｎ以上のリセット信号を出力することができ、トランジスタの製造のばらつきがあっても内部回路をリセットすることができる。
【００２７】
以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態におけるパワーオンリセット回路の回路図。
【図２】図１のパワーオンリセット回路の動作を示す波形図。
【図３】従来のパワーオンリセット回路の回路図。
【図４】従来のパワーオンリセット回路の回路図。
【符号の説明】
【００２９】
１  パワーオンリセット回路
２  ＰチャネルＭＯＳトランジスタ（Ｐｃｈトランジスタ）
３ａ〜３ｄ  ＮチャネルＭＯＳトランジスタ（Ｎｃｈトランジスタ）
４  インバータ回路
５  ＮチャネルＭＯＳトランジスタ（Ｎｃｈトランジスタ）
９  バイアス回路
９ａ  ＰチャネルＭＯＳトランジスタ（Ｐｃｈトランジスタ）
９ｃ  ＮチャネルＭＯＳトランジスタ（Ｎｃｈトランジスタ）
【図１】
2006279371.tif 000003
【図２】
2006279371.tif 000004
【図３】
2006279371.tif 000005
【図４】
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