(57)【要約】【課題】電源電圧を印加しなくてもデータを記憶できる不揮発性メモリ回路及び不揮発性メモリ装置に関し、書き込み・読み出しを最適に行なえる不揮発性メモリ回路及び不揮発性メモリ装置を提供することを目的とする。【解決手段】本発明は、不揮発性メモリ回路であって、第１又は第２のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第１の出力端子と前記第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第２のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第２のビット線との間に接続された第４スイッチとを有することを特徴とする。【選択図】図６
2006127737.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ回路であって、
第１又は第２のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、
前記フリップフロップの第１の出力端子と前記第１のビット線との間に接続された第１スイッチと、
前記フリップフロップの前記第１の出力端子と前記第１のビット線との間に接続された第２スイッチと、
前記フリップフロップの前記第１の出力端子の出力を反転した出力を行なう第２の出力端子と前記第２のビット線との間に接続された第３スイッチと、
前記フリップフロップの前記第２の出力端子と前記第２のビット線との間に接続された第４スイッチとを有することを特徴とする不揮発性メモリ回路。
【請求項２】
前記第１及び第３スイッチは、データ書き込み時にオンされ、
前記第２及び第４スイッチは、少なくともデータ読み出し時にオンされることを特徴とする請求項１記載の不揮発性メモリ回路。
【請求項３】
前記第１及び第３スイッチは、オン抵抗が前記第２及び第４スイッチのオン抵抗に比べて小さいことを特徴とする請求項２記載の不揮発性メモリ回路。
【請求項４】
前記第１乃至第４スイッチは、ＭＩＳトランジスタから構成されており、
前記ＭＩＳトランジスタのゲート幅とゲート長の比を制御することにより、前記第１乃至第４スイッチのオン抵抗が設定されたことを特徴とする請求項３記載の不揮発性メモリ回路。
【請求項５】
前記第２及び第４スイッチは、データ書き込み時にもオンされることを特徴とする請求項２記載の不揮発性メモリ回路。
【請求項６】
前記フリップフロップは、第１のＰＭＩＳ型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第１のＮＭＩＳ型トランジスタを含む第１のＣＭＩＳ型インバータと、
第２のＰＭＩＳ型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第２のＮＭＩＳ型トランジスタを含み、入力端子が前記第１のＣＭＩＳ型インバータの出力端子に接続され、出力端子が前記第１のＣＭＩＳ型インバータの入力端子に接続された第２のＣＭＩＳ型インバータとを有することを特徴とする請求項１記載の不揮発性メモリ回路。
【請求項７】
不揮発性メモリ回路であって、
第１乃至第４のビット線に接続され、該第１乃至第４のビット線に印加される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、
前記フリップフロップの第１の出力端子と第１のビット線との間に接続された第１スイッチと、
前記フリップフロップの前記第１の出力端子と第２のビット線との間に接続された第２スイッチと、
前記フリップフロップの前記第１の出力端子の出力を反転した出力を行なう第２の出力端子と第３のビット線との間に接続された第３スイッチと、
前記フリップフロップの前記第２の出力端子と第４のビット線との間に接続された第４スイッチとを有することを特徴とする不揮発性メモリ回路。
【請求項８】
前記第１スイッチ及び前記第３スイッチは、データ書き込み時にオンされ、
前記第２スイッチ及び前記第４スイッチは、少なくともデータ読み出し時にオンされることを特徴とする請求項７記載の不揮発性メモリ回路。
【請求項９】
前記第１及び前記第３スイッチは、オン抵抗が前記第２スイッチ及び前記第３スイッチのオン抵抗に比べて小さいことを特徴とする請求項８記載の不揮発性メモリ回路。
【請求項１０】
前記第１乃至第４スイッチは、ＭＩＳトランジスタから構成されており、
前記ＭＩＳトランジスタのゲート幅とゲート長の比を制御することにより、前記第１スイッチ及び前記第３スイッチのオン抵抗及び前記第２スイッチ及び前記第４スイッチのオン抵抗が設定されたことを特徴とする請求項９記載の不揮発性メモリ回路。
【請求項１１】
前記第２及び前記第４スイッチは、データ書き込み時にオンされることを特徴とする請求項８記載の不揮発性メモリ回路。
【請求項１２】
前記フリップフロップは、第１のＰＭＩＳ型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第１のＮＭＩＳ型トランジスタを含む第１のＣＭＩＳ型インバータと、
第２のＰＭＩＳ型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第２のＮＭＩＳ型トランジスタを含み、入力端子が前記第１のＣＭＩＳ型インバータの出力端子に接続され、出力端子が前記第１のＣＭＩＳ型インバータの入力端子に接続された第２のＣＭＩＳ型インバータとを有することを特徴とする請求項７記載の不揮発性メモリ回路。
【請求項１３】
前記第１及び前記第３のビット線は、配線幅が前記第２及び第４のビット線の配線幅に比べて太く形成されていることを特徴とする請求項７記載の不揮発性メモリ回路。
【請求項１４】
不揮発性メモリ装置であって、
ドライバ回路と、
前記ドライバ回路から延出された第１及び第２のビット線と、
前記ドライバ回路から延出されたワード線と、
前記ドライバ回路から延出された電源線と、
多数の不揮発性メモリ回路がマトリクス状に配置され、前記ビット線及び前記ワード線並び前記電源線に接続されたメモリセルアレイとを有し、
前記不揮発性メモリ回路は、
前記電源線及び前記第１及び第２のビット線から供給される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、
前記フリップフロップの第１の出力端子と前記第１のビット線との間に接続された第１スイッチと、
前記フリップフロップの前記第１の出力端子と前記第１のビット線との間に接続された第２スイッチと、
前記フリップフロップの前記第１の出力端子の出力を反転した出力を行なう第２の出力端子と前記第２のビット線との間に接続された第３スイッチと、
前記フリップフロップの前記第２の出力端子と前記第２のビット線との間に接続された第４スイッチとを有することを特徴とする不揮発性メモリ装置。
【請求項１５】
前記ドライバ回路は、前記不揮発性メモリ回路にデータを書き込むときは、前記電源線に高電圧を印加し、少なくとも前記第１及び第３スイッチをオンさせて、前記第１及び第２のビット線にデータに応じた電圧を印加することを特徴とする請求項１４記載の不揮発性メモリ装置。
【請求項１６】
不揮発性メモリ装置であって、
ドライバ回路と、
前記ドライバ回路から延出された第１乃至第４のビット線と、
前記ドライバ回路から延出されたワード線と、
前記ドライバ回路から延出された電源線と、
多数の不揮発性メモリ回路がマトリクス状に配置され、前記ビット線及び前記ワード線並び前記電源線に接続されたメモリセルアレイとを有し、
前記不揮発性メモリ回路は、
前記第１乃至第４のビット線に接続され、前記電源線及び前記第１乃至第４のビット線から供給される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、
前記フリップフロップの第１の出力端子と第１のビット線との間に接続された第１スイッチと、
前記フリップフロップの前記第１の出力端子と第２のビット線との間に接続された第２スイッチと、
前記フリップフロップの前記第１の出力端子の出力を反転した出力を行なう第２の出力端子と第３のビット線との間に接続された第３スイッチと、
前記フリップフロップの前記第２の出力端子と第４のビット線との間に接続された第４スイッチとを有することを特徴とする不揮発性メモリ装置。
【請求項１７】
前記ドライバ回路は、前記不揮発性メモリ回路にデータを書き込むときは、前記電源線に高電圧を印加し、少なくとも前記第１及び第３スイッチをオンさせて、前記第１及び第３のビット線にデータに応じた電圧を印加することを特徴とする請求項１６記載の不揮発性メモリ装置。
【請求項１８】
前記第１及び第３のビット線は、配線幅が前記第２及び第４のビット線の配線幅に比べて太く形成されていることを特徴とする請求項１６記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ回路及び不揮発性メモリ装置に係り、特に、電源電圧を印加しなくてもデータを記憶できる不揮発性メモリ回路及び不揮発性メモリ装置に関する。
【背景技術】
【０００２】
従来より電気的に書き込みが可能で、かつ、電源を切ってもそのデータを保持できる不揮発性メモリとしては、ＥＥＰＲＯＭ、ＦｅＲＯＭ、ＭＲＡＭなどがある。
【０００３】
図１はＥＥＰＲＯＭのメモリセルの基本構造図、図２はＥＥＰＲＯＭのメモリセルの回路図を示す。
【０００４】
ＥＥＰＲＯＭのメモリセル１は、図１に示すようにフローティングゲートと呼ばれる電気的に他から絶縁されたゲート電極２と、コントロールゲートと呼ばれる通常のＭＩＳ型トランジスタのゲート電極３が積層された構造とされている（例えば、非特許文献１参照）。なお、メモリセル１は、図２に示すようにゲート電極３はワードラインＷＬに接続され、ソース−ドレインはワードラインＷＬとプレートラインＰＬ間に接続される。
【０００５】
データ書き込み時にはホットキャリア効果によって生じた電子をフローティング電極に蓄積させる。また、データ消去時にはトンネル電流によって電子をフローティング電極から除去する。
【０００６】
このとき、ＥＥＰＲＯＭは、メモリセルの構造が図２に示すように特殊であるために汎用ロジックの製造工程に多くの工程を追加しなければならない。また、データの保持はフローティングゲートの電気的な絶縁の良否に依存しているためにより高精度の製造工程管理が要求される。これらの原因により、ＥＥＰＲＯＭを混載したロジック集積回路はその歩留まりが安定せず、かつ、コストが高いなどの問題点があった。
【０００７】
なお、ＦｅＲＡＭやＭＲＡＭにおいても同様の課題があった。ＦｅＲＯＭに用いられる強誘電体やＭＲＡＭに用いられる磁性体材料は、通常の半導体製造に使用されない材料であるため、ＦｅＲＯＭやＭＲＡＭからなるメモリを混載したロジック集積回路を製造する場合には、ロジック集積回路の製造工程にメモリを形成するための工程を追加する必要がある。また、歩留まりを安定にするには大きな困難がある。
【０００８】
そこで、これまで汎用のロジック集積回路の製造工程で不揮発性メモリ回路を得る工夫がなされてきている。
【０００９】
図３は従来の不揮発性メモリ回路の一例の回路構成図を示す。
図３に示す不揮発性メモリ回路１１は、トランジスタＰＭmn(0+)、ＰＭmn(0-)、ＮＭmn(0+)、ＮＭmn(0-)によりフリップフロップ１２を構成し、フリップフロップ１２の第１の出力端子をトランジスタＳＷmn(o+)を介してビット線ＢＬ+に接続し、フリップフロップ１２の第２の出力端子をトランジスタＳＷmn(o-)を介してビット線ＢＬ-に接続した構成とされている。不揮発性メモリ回路１１はＮＭＯＳトランジスタの片側のトランジスタＮＭmn(o-)もしくはトランジスタＮＭmn(o+）にホットキャリア効果による不可逆な劣化を生じさせることにより１ビット単位の記憶を行う構成とされている（例えば、特許文献１参照）。
【００１０】
図４は従来の不揮発性メモリ回路の一例の不揮発データ書き込み時のタイミングチャートを示す。
不揮発データの書き込みを行う場合においては、図４の期間Ｔ1に示すように電源ラインＳＡＮが例えば５V、電源ラインＳＡＰが１.５Ｖにバイアスされ、トランジスタＮＭmn(o+)、ＮＭmn(o-)の電源ラインＳＡＮに接続された端子はドレイン端子として動作する。
【００１１】
この時、ビット線ＢＬ-の電位Ｖn（o−）がグラウンド電位、一方、ビット線ＢＬ+の電位Ｖn（o+）が１．５Ｖとし、ワード線ＷＬの電位Ｖm(i)を１.５Ｖにバイアスすると、トランジスタＳＷmn(o+)及びトランジスタＳＷmn(o-)が共に導通する。その結果、トランジスタＮＭmn（o-）のソースドレイン間にはトランジスタＮＭmn（o+）のソース−ドレイン間より高電圧が印加される。また、ビット線電位Ｖn（o-）がグラウンド電位、一方、ビット線電位Ｖn（o+）が１．５Ｖであるため、トランジスタＮＭmn（o-）はオン状態となり、トランジスタＮＭmn（o+）はオフ状態となる。これらの作用によりトランジスタＮＭmn（o-）に強いホットキャリア効果を発生させ、トランジスタＮＭmn（o-）を劣化させることにより、不揮発記憶を行なっている。
【００１２】
図５は従来の不揮発性メモリ回路の一例の不揮発データ読み出し時のタイミングチャートを示す。
【００１３】
時刻ｔ１で、電源ラインＳＡＰと電源ラインＳＡＮが同電位である状態から電源ラインＳＡＰが電源ラインＳＡＮより高電位である状態に遷移させると、フリップフロップ１２の非反転出力電位Ｖ(o+)とＶ(o-)の不定状態から特定電位へそれぞれラッチされる。この時、トランジスタＮＭmn（o-）とトランジスタＮＭmn(o+)のアンバランスに対応したデータラッチが再現される。この場合、トランジスタＮＭmn(o-)がホットキャリア効果によってドレイン電流が減少しているので、フリップフロップ１２の反転出力電位Ｖ(o-)をグラウンド側にプルダウンする能力がトランジスタＮＭmn(o+)に比べて劣る。即ち、フリップフロップ１２の反転出力電位Ｖ(o-)はハイレベルにラッチされ、フリップフロップ１２の非反転出力電位Ｖ(o+)はローレベルにラッチされる。
【００１４】
上記動作によって不揮発記憶を行なうことが可能となる。
【非特許文献１】榎本  忠儀「ＣＭＯＳ集積回路−入門から述要まで−」、培風館、１９９６年
【特許文献１】特開平６−７６５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図３に示す不揮発性メモリ回路には以下に示すような問題点があった。トランジスタＮＭmn(o-)もしくはトランジスタＮＭmn(o+)にホットキャリア効果を発生させるためにはこれらのトランジスタのソース−ドレイン間に十分な高電圧が印加されなければならない。このため、特許文献１にも記載されているようにトランジスタＮＭmn(o-)とトランジスタＮＭmn(o+)のコンダクタンスがトランジスタＳＷmn(o+)とトランジスタＳＷmn(o-)のコンダクタンスに比べて十分小さくなるように設計しなければならない。
【００１６】
ところが、一方でＳＲＡＭの設計及び最適化の観点から良く知られているように、読み出し時にＳＲＡＭとして安定に動作するためには、十分なスタティック・ノイズ・マージンが確保されている必要がある。このためには、トランジスタＮＭmn(o-)とトランジスタＮＭmn(o+)のコンダクタンスがトランジスタＳＷmn(o+)及びトランジスタＳＷmn(o-)のコンダクタンスに比べて十分大きくなるように設計しなければならない。この回路設計の最適化はＳｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎと呼ばれ、例えばE.
Seevinck et al. “Static ‐Noise Margin Analysis of MOS
SRAM Cells,” IEEE Journal of Solid-state Circuits Vol.SC-22, No. 5, October
1987, pp.748-754に詳述されている。
【００１７】
ラッチされた電位の情報をビット線に転送する動作は、２本のビット線電位を等電位にする、ワード線ＷＬの電位Ｖm(i)を１．５ＶにしてトランジスタＳＷmn(o+)とトランジスタＳＷmn(o-)をオン状態にさせている。ところがこの動作においてビット線ＢＬ+、ＢＬ-が等電位で、かつ、トランジスタＳＷmn(o+)とトランジスタＳＷmn(o-)が低いオン抵抗であると、フリップフロップ１２の反転出力の電位Ｖ(o-)と非反転出力の電位Ｖ(o+)がビット線の電位に引っ張られて、電位Ｖ(o-)及び電位Ｖ(o+)に保持されていたラッチ状態が破壊されてしまう。即ち、再読み出しされた不揮発記憶を外部の回路へ安定に転送する事ができない現象が発生する。
【００１８】
以上のように、図３に示された不揮発メモリ回路ではトランジスタ設計条件が書き込み・読み出しに対して矛盾を起こすことになる。
【００１９】
本発明は上記の点に鑑みてなされたもので、書き込み・読み出しを最適に行なえる不揮発性メモリ回路及び不揮発性メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、不揮発性メモリ回路であって、第１又は第２のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第１の出力端子と前記第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第２のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第２のビット線との間に接続された第４スイッチとを有することを特徴とする。
【００２１】
第１及び第３スイッチは、データ書き込み時にオンされ、第２及び第４スイッチは、少なくともデータ読み出し時にオンされることを特徴とする。
【００２２】
さらに、本発明は、第１及び第３スイッチは、オン抵抗が第２及び第４スイッチのオン抵抗に比べて小さいことを特徴とする。
【００２３】
第１乃至第４スイッチは、ＭＩＳトランジスタから構成されており、ＭＩＳトランジスタのゲート幅とゲート長の比を制御することにより、前記第１乃至第４スイッチのオン抵抗が設定されたことを特徴とする。
【００２４】
第２及び第４スイッチは、データ書き込み時にもオンされることを特徴とする。
【００２５】
フリップフロップは、第１のＰＭＩＳ型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第１のＮＭＩＳ型トランジスタを含む第１のＣＭＩＳ型インバータと、第２のＰＭＩＳ型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第２のＮＭＩＳ型トランジスタを含み、入力端子が第１のＣＭＩＳ型インバータの出力端子に接続され、出力端子が第１のＣＭＩＳ型インバータの入力端子に接続された第２のＣＭＩＳ型インバータとを有することを特徴とする。
【００２６】
また、本発明は、不揮発性メモリ回路であって、第１乃至第４のビット線に接続され、第１乃至第４のビット線に印加される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第２のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第３のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第４のビット線との間に接続された第４スイッチとを有することを特徴とする。
【００２７】
第１及び第３スイッチは、データ書き込み時にオンされ、第２スイッチ及び第４スイッチは、少なくともデータ読み出し時にオンされることを特徴とする。
【００２８】
第１及び第３スイッチは、オン抵抗が第２及び第３スイッチのオン抵抗に比べて小さいことを特徴とする。
【００２９】
第１乃至第４スイッチは、ＭＩＳトランジスタから構成されており、ＭＩＳトランジスタのゲート幅とゲート長の比を制御することにより、第１スイッチ及び前記第３スイッチのオン抵抗及び前記第２スイッチ及び前記第４スイッチのオン抵抗が設定されたことを特徴とする。
【００３０】
第２及び第４スイッチは、データ書き込み時にオンされることを特徴とする。
【００３１】
フリップフロップは、第１のＰＭＩＳ型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第１のＮＭＩＳ型トランジスタを含む第１のＣＭＩＳ型インバータと、第２のＰＭＩＳ型トランジスタと、コンダクタンスがホットキャリア効果によって不可逆的に可変される第２のＮＭＩＳ型トランジスタを含み、入力端子が前記第１のＣＭＩＳ型インバータの出力端子に接続され、出力端子が前記第１のＣＭＩＳ型インバータの入力端子に接続された第２のＣＭＩＳ型インバータとを有することを特徴とする。
【００３２】
第１及び第３のビット線は、配線幅が第２及び第４のビット線の配線幅に比べて太く形成されていることを特徴とする。
【００３３】
また、本発明は、不揮発性メモリ装置であって、ドライバ回路と、ドライバ回路から延出された第１及び第２のビット線と、ドライバ回路から延出されたワード線と、ドライバ回路から延出された電源線と、多数の不揮発性メモリ回路がマトリクス状に配置され、第１及び第２のビット線及びワード線並び電源線に接続されたメモリセルアレイとを有し、不揮発性メモリ回路は電源線及び第１及び第２のビット線から供給される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第２のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第２のビット線との間に接続された第４スイッチとを有することを特徴とする。
【００３４】
ドライバ回路は、不揮発性メモリ回路にデータを書き込むときは、電源線に高電圧を印加し、少なくとも第１スイッチをオンさせて、第１又は第２ビット線にデータに応じた電圧を印加することを特徴とする。
【００３５】
不揮発性メモリ装置であって、ドライバ回路と、ドライバ回路から延出された第１乃至第４のビット線と、ドライバ回路から延出されたワード線と、ドライバ回路から延出された電源線と、多数の不揮発性メモリ回路がマトリクス状に配置され、第１乃至第４のビット線及びワード線並び前記電源線に接続されたメモリセルアレイとを有し、不揮発性メモリ回路は第１乃至第４のビット線に接続され、電源線及び第１乃至第４のビット線から供給される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第２のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第３のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第４のビット線との間に接続された第４スイッチとを有することを特徴とする。
【００３６】
ドライバ回路は不揮発性メモリ回路にデータを書き込むときは、電源線に高電圧を印加し、少なくとも第１及び第３スイッチをオンさせて、第１及び第２のビット線にデータに応じた電圧を印加することを特徴とする。
【００３７】
第１及び前記第３のビット線は、配線幅が第２及び第４のビット線の配線幅に比べて太く形成されていることを特徴とする。
【００３８】
また、本発明は、不揮発性メモリ装置であって、ドライバ回路と、ドライバ回路から延出されたビット線と、ドライバ回路から延出されたワード線と、ドライバ回路から延出された電源線と、多数の不揮発性メモリ回路がマトリクス状に配置され、前記ビット線及び前記ワード線並び前記電源線に接続されたメモリセルアレイとを有し、不揮発性メモリ回路は、第１乃至第４のビット線に接続され、該第１乃至第４のビット線から供給される電圧により内部回路を劣化させてデータをラッチするフリップフロップと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第２のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第３のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第４のビット線との間に接続された第４スイッチとを有することを特徴とする。
【００３９】
ドライバ回路は、不揮発性メモリ回路にデータを書き込むときは電源線に高電圧を印加し、少なくとも第１及び第３スイッチをオンさせて、第１及び第３のビット線にデータに応じた電圧を印加することを特徴とする。
【発明の効果】
【００４０】
本発明によれば、ホットキャリア効果によってメモリセルに書き込みを行なうときの最良の回路条件とメモリセルからデータを安定に読み出すための最良の回路条件を両立させることができ、また、汎用のロジック集積回路の製造工程で不揮発メモリが得られる。
【発明を実施するための最良の形態】
【００４１】
〔第１実施例〕
図６は本発明の第１実施例の回路構成図を示す。同図中、図１と同一構成部分には同一符号を付す。
【００４２】
本実施例の不揮発性メモリ回路１００は、フリップフロップ型のメモリセル構造を持っており、フリップフロップ１１１及び第１スイッチ１１２、第２スイッチ１１３、第３スイッチ１１４、第４のスイッチ１１５から構成されている。
【００４３】
フリップフロップ１１１は、第１のＣＭＩＳインバータ１２１の出力端を第２のＣＭＩＳインバータ１２２の出力端に接続し、第２のＣＭＩＳインバータ１２２の出力端を第１のＣＭＩＳインバータ１２１の入力端に接続した構成とされている。
【００４４】
第１のＣＭＩＳインバータ１２１は、トランジスタＰＭmn(o+)のソース−ドレインとトランジスタＮＭmn(o+)のソース−ドレインとを電源ラインＳＡＰと電源ラインＳＡＮとの間に直列に接続した構成とされており、トランジスタＰＭmn(o+)のゲートとトランジスタＮＭmn(o+)のゲートとの接続点が入力端とされ、トランジスタＰＭmn(o+)のソース−ドレインとトランジスタＮＭmn(o+)のソース−ドレインとの接続点が出力端とされている。
【００４５】
第２のＣＭＩＳインバータ１２２は、トランジスタＰＭmn(o-)のソース−ドレインとトランジスタＮＭmn(o-)のソース−ドレインとを電源ラインＳＡＰと電源ラインＳＡＮとの間に直列に接続した構成とされており、トランジスタＰＭmn(o-)のゲートとトランジスタＮＭmn(o-)のゲートとの接続点が入力端とされ、トランジスタＰＭmn(o-)のソース−ドレインとトランジスタＮＭmn(o-)のソース−ドレインとの接続点が出力端とされている。
【００４６】
なお、ここでは、第１のＣＭＩＳインバータの出力端をフリップフロップ１１１の第１の出力端子とし、第２のＣＭＩＳインバータの出力端をフリップフロップ１１１の第２の出力端子とする。なお、第１の出力端子は第１の出力端子の出力信号を反転した信号を出力し、第２の出力端子は第１の出力端子の出力信号を反転した信号を出力する。
【００４７】
第１スイッチ１１２は、ＮチャネルＭＩＳ型トランジスタＳＷＷmn(o+)より構成されている。トランジスタＳＷＷmn(o+)は、ソース−ドレインが非反転ビット線ＢＬ+とフリップフロップ１１１の第１の出力端子との間に接続され、ゲートがワード線ＷＬWに接続されている。
【００４８】
第２スイッチ１１３は、ＮＭＩＳトランジスタＳＷＲmn(o+)から構成されている。ＮチャネルＭＩＳ型トランジスタＳＷＲmn(o+)は、ソース−ドレインが非反転ビット線ＢＬ+とフリップフロップ１１１の第１の出力端子との間に接続され、ゲートがワード線ＷＬRに接続されている。
【００４９】
第３スイッチ１１４は、ＮチャネルＭＩＳ型トランジスタＳＷＷmn(o-)により構成されている。トランジスタＳＷＷmn(o-)は、ソース−ドレインが反転ビット線ＢＬ-とフリップフロップ１１１の第２の出力端子との間に接続され、ゲートがワード線ＷＬWに接続されている。
【００５０】
第４スイッチ１１５は、ＮチャネルＭＩＳ型トランジスタＳＷＲmn(o-)より構成されている。ＮチャネルＭＩＳ型トランジスタＳＷＲmn(o-)は、ソース−ドレインが反転ビット線ＢＬ-とフリップフロップ１１１の第２の出力端子との間に接続され、ゲートがワード線ＷＬRに接続されている。
【００５１】
なお、ＷをＭＩＳトランジスタのゲート幅、ＬをＭＩＳトランジスタのゲート長としたとき、第１のＣＭＩＳインバータ１２１を構成するトランジスタＮＭmn(o+)の（Ｗ／Ｌ）と第２スイッチ１１３を構成するＮＭＩＳトランジスタＳＷＲmn(o+)の（Ｗ／Ｌ）とは、２：１に設定され、第１のＣＭＩＳインバータ１２１を構成するトランジスタＮＭmn(o+)の（Ｗ／Ｌ）と第１スイッチ１１２を構成するＮＭＩＳトランジスタＳＷＷmn(o+)の（Ｗ／Ｌ）とは、１：４．５に設定されている。
【００５２】
上記設定によって、トランジスタＳＷＷmn(o+)のコンダクタンスＧ1+とトランジスタＮＭmn(o+)のコンダクタンスＧ2+とトランジスタＳＷＲmn(o+)のコンダクタンスＧ3+は
Ｇ1+＞Ｇ2+＞Ｇ3+
となるように設定される。
【００５３】
また、第２のＣＭＩＳインバータ１２２を構成するトランジスタＮＭmn(o-)、第４スイッチ１１５を構成するトランジスタＳＷＲmn(o-)、第３トランジスタ１１４を構成するトランジスタＳＷＷmn(o-)は、トランジスタＮＭmn(o+)、トランジスタＳＷＲmn(o+)、トランジスタＳＷＷmn(o+)と同様に設定されており、トランジスタＳＷW(o-)のコンダクタンスＧ1-はトランジスタＳＷＷmn(o+)のコンダクタンスＧ1+と同じコンダクタンス、トランジスタＮＭmn(o-)のコンダクタンスＧ2-はトランジスタＮＭmn(o+)のコンダクタンスＧ2-と同じコンダクタンス、トランジスタＳＷＲ(o-)のコンダクタンスＧ3-はトランジスタＳＷＲ(o+)と同じコンダクタンスを持ち、
Ｇ1-＞Ｇ2-＞Ｇ3-
となるように設定されている。
【００５４】
上記構成によって、本実施例では、トランジスタＳＷWmn(o+)及びトランジスタＳＷＷmn(o-)のオン抵抗はトランジスタＮＭmn(o+)及びトランジスタＮＭmn(o-)のオン抵抗より十分低く保たれている。トランジスタＳＷＲmn(o+)及びＳＷＲmn(o-)のオン抵抗をトランジスタＮＭmn(o+)及びトランジスタＮＭmn(o-)のオン抵抗より十分高く保たれている。
【００５５】
この設定は、例えば、トランジスタＳＷＷmn(o+)及びＳＷＷmn(o-)のチャネル幅をトランジスタＳＷＲmn(o+)とＳＷＲmn(o-)のチャネル幅より小さくすること、及び、トランジスタＳＷＷmn(o+)及びトランジスタＳＷＷmn(o-)のチャネル長をトランジスタＳＷＲmn(o+)及びＳＷＲmn(o-)のチャネル幅より長くすることによって実現されている。
【００５６】
〔動作〕
〔不揮発データ書き込み動作〕
図７は本発明の第１実施例の不揮発データ書き込み時のタイミングチャートを示す。
【００５７】
電源ラインＳＡＮは、通常のＳＲＡＭとして動作するときは、グラウンド電位である。このため、トランジスタＮＭｍｎ（o+）、ＮＭｍｎ（o−）の電源ラインＳＡＮに接続される端子は、ソースとして動作する。
【００５８】
一方、不揮発データの書き込みを行う場合においては、例えば、電源ラインＳＡＮが５Ｖ、電源ラインＳＡＰが１．５Ｖにバイアスし、トランジスタＮＭｍｎ（o+）、ＮＭｍｎ（o−）の電源ラインＳＡＮに接続される端子はドレインとして動作させる。また、ビット線ＢＬ-の電位Ｖn（o-）をグラウンド電位とし、ビット線ＢＬ+の電位Ｖn（o+）を１．５Ｖとする。
【００５９】
このとき、ワード線ＷＬwの電位ＶWm(i)を１．５Ｖにバイアスすると、トランジスタＳＷＷｍｎ（o+）及びトランジスタＳＷＷｍｎ（o-）が同時にオンする。その結果、トランジスタＮＭmn（o-）のソース−ドレイン間には高電圧が印加される。また、ビット線ＢＬ-の電位Ｖn（o-）がグラウンド電位、ビット線ＢＬ+の電位Ｖn（o+）が１．５Ｖであるため、トランジスタＮＭmn（o-）はオン状態、トランジスタＮＭmn（o+）はオフ状態となる。
【００６０】
このため、トランジスタＮＭmn（o-）に通常動作時に比べて大きな電圧が印加され、トランジスタＮＭmn（o-）に強いホットキャリア効果が発生する。よって、トランジスタＮＭmn（o-）に不可逆的な劣化が生じる。トランジスタＮＭmn（o-）の不可逆的な劣化によって不揮発性記憶を行なうことができる。
【００６１】
なお、上記の動作の間、ワード線ＷＬRの電位ＶRm(i)は０Ｖに保たれ、トランジスタＳＷＲmn(o+)及びトランジスタＳＷＲmn(o-)はオフされ、不揮発記憶の動作に関与しないように制御される。
このように、不揮発記憶書き込み時に、トランジスタＮＭmn（o-）にホットキャリア効果を発生させるためには、トランジスタＳＷＷmn（o-）のオン抵抗を十分に小さくし、電源ラインＳＡＮの電位とビット線ＢＬ-の電位Ｖn（o-）との電位差を大きくし、トランジスタＮＭmn（o-）のソース−ドレイン間の電圧が十分に高くする必要がある。
【００６２】
〔読み出し動作〕
図８は本発明の第１実施例のメモリセル回路への電源投入時のタイミングチャート、図９は本発明の第１実施例のメモリセル回路からビット線へのデータ転送時のタイミングチャートを示す。
まず、図８に示すように時刻ｔ21で、電源ラインＳＡＰと電源ラインＳＡＮとが同電位である状態から電源ラインＳＡＰが電源ラインＳＡＮより高電位である状態に遷移させる。電源ラインＳＡＰが電源ラインＳＡＮより高電位である状態に遷移されることにより、フリップフロップ１１１の非反転出力の電位Ｖ（o+)及び反転出力の電位Ｖ（o-）が不定状態から特定電位へそれぞれラッチされる。
この時、トランジスタＮＭmn（o-）は不揮発記憶書き込み時にホットキャリア効果によって劣化されているので、トランジスタＮＭmn（o+）のドレイン電流に比べてドレイン電流が減少する。トランジスタNMｍｎ(o-)のドレイン電流が減少すると、電位Ｖ(o-)をグラウンド側にプルダウンする能力がトランジスタＮＭmn（o+）に比べて低下する。このため、フリップフロップ１１１の反転出力電位Ｖ(o-)はハイレベルにラッチされ、非反転出力電位Ｖ(o+)はローレベルにラッチされる。
ため、トランジスタＮＭmn（o-）のドレイン電流とトランジスタＮＭmn（o+）のドレイン電流とにアンバランスが生じ、データラッチが再現される。
【００６３】
次に、フリップフロップ１１１の反転出力電位Ｖ(o-)と非反転出力電位Ｖ（o+）がラッチされた状態で、ビット線ＢＬ+の電位Ｖn(o+）及びビット線ＢＬ-の電位Ｖn(o-）を等電位とした後、図９に示すように時刻ｔ31でワード線ＷＬRの電位を１．５Ｖにすることにより、トランジスタＳＷＲｍｎ（o+）及びトランジスタＳＷＲｍｎ（o-）を同時に導通させる。トランジスタＳＷＲｍｎ（o+）及びトランジスタＳＷＲｍｎ（o-）を同時に導通することにより、ビット線ＢＬ+、ＢＬ-にデータが転送され、ビット線ＢＬ+の電位Ｖn(o+）がローレベル、ビット線ＢＬ-の電位Ｖn(o-）がハイレベルとなる。
【００６４】
なお、このとき、フリップフロップ１１１の反転出力電位Ｖ(o-)と非反転出力電位Ｖ(o+)に保持されていたラッチ状態が破壊されないようにするためには、トランジスタＳＷＲmn(o+)及びＳＷＲmn(o-)のオン抵抗をトランジスタＮＭmn(o+)およびＮＭmn(o-)のオン抵抗より十分高く保つ必要がある。
【００６５】
本実施例によれば、この不揮発メモリセルは書き込み時にＮＭＩＳ型トランジスタに十分なソース−ドレイン間電圧を与え、対象とするＮＭＩＳ型トランジスタを劣化させることができる。同時に読み出し時に十分なスタティック・ノイズ・マージンを確保できる。
【００６６】
〔第２実施例〕
本実施例は、第１実施例と構成は同じであり、不揮発記憶書き込みの動作が異なる。よって、構成の説明は省略する。
【００６７】
図１０は本発明の第２実施例の不揮発データ書き込み時のタイミングチャートを示す。
本実施例で不揮発データの書き込みを行う場合、まず、電源ラインＳＡＮに、例えば、５Ｖのプラス側の高電位にバイアスし、トランジスタＮＭmn(o+)、ＮＭmn(o-)の電源ラインＳＡＮに接続された端子をドレイン端子として動作させる。また、ビット線ＢＬ-の電位Ｖn(o-)をグラウンド電位、一方、ビット線ＢＬ+の電位Ｖn（o+）を１．５Ｖにする。
【００６８】
このとき、本実施例では、ワード線ＷＬWの電位ＶWm(i)及びワード線ＷＬRの電位ＶRm(i)を１．５Ｖにバイアスする。トランジスタＳＷＷmn(o+)、ＳＷWmn(o-)及びトランジスタＳＷＲmn(o+)、ＳＷＲmn(o-)が共に導通状態となる。その結果、トランジスタＮＭmn(o-)のソース−ドレイン間にはトランジスタＮＭmn(o+)のソース−ドレイン間より高電圧が印加される。
【００６９】
本実施例によれば、トランジスタＮＭmn(o-)に、より強いホットキャリア効果が発生し、その不可逆性による不揮発記憶をより強く行なうことができ、確実に不揮発性記憶を行なえる。
【００７０】
〔第３実施例〕
図１１は本発明の第３実施例の回路構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の不揮発性メモリ回路２００は、データ読み出し用ビット線ＢＬR+、ＢＬR-と不揮発記憶書き込み用ビット線ＢＬW+、ＢＬW-とを設け、データ読み出し用ビット線ＢＬR+とフリップフロップ１１１の非反転出力との間にトランジスタＳＷＷmn(+)のソース−ドレインを接続し、不揮発記憶書き込み用ビット線ＢＬW+とフリップフロップ１１１の非反転出力との間にトランジスタＳＷＲmn(+)のソース−ドレインを接続し、データ読み出し用ビット線ＢＬR-とフリップフロップ１１１の反転出力との間にトランジスタＳＷＷmn(-)のソース−ドレインを接続し、不揮発記憶書き込み用ビット線ＢＬW-とフリップフロップ１１１の反転出力との間にトランジスタＳＷＲmn(-)のソース−ドレインを接続した構成とされている。
【００７１】
本実施例によれば、データ読み出し用ビット線ＢＬR+、ＢＬR-と不揮発記憶書き込み用ビット線ＢＬW+、ＢＬW-とを設けることにより、データ読み出し用ビット線ＢＬR+、ＢＬR-の配線幅と不揮発記憶書き込み用ビット線ＢＬW+、ＢＬW-の配線幅を別々に設定することができる。
【００７２】
例えば、データ読み出し用ビット線ＢＬR+、ＢＬR-を細く、不揮発記憶書き込み用ビット線ＢＬW+、ＢＬW-を太く設定することができる。データ読み出し用ビット線ＢＬR+、ＢＬR-を細くすることによってビット線に寄生する容量を小さくできるため、データ読み出しを高速化することができる。また、不揮発記憶書き込み用ビット線ＢＬW+、ＢＬW-を太くすることによりデータ書き込み時に大電流を流すことができるため、高速、かつ、確実に不揮発データを書き込むことができる。
【００７３】
〔適用例〕
上記不揮発性メモリ回路は、不揮発性メモリ装置に搭載可能である。
【００７４】
図１２は本発明の不揮発性メモリ回路１００を含む不揮発性メモリ装置のブロック構成図を示す。
【００７５】
不揮発性メモリ装置３００は、入力バッファ３１１、出力バッファ３１２、カラムデコーダ３１３、ライトアンプ３１４、センスアンプ／カラムセレクタ３１５、モードセレクタ３１６、ローデコーダ３１７、ローシグナルドライバ３１８、メモリセルアレイ３１９を含む構成とされている。
【００７６】
メモリセルアレイ３１９は、図６或いは図１１に示す不揮発性メモリ回路１００、２００をマトリクス状に多数、配置した構成とされている。不揮発性メモリ回路１００、２００のうち同じ列に配置される不揮発性メモリ回路１００、２００は、同じワード線に接続されている。また、不揮発性メモリ回路１００、２００のうち同じ行に配置される不揮発性メモリ回路１００、２００は、同じビット線に接続されている。
【００７７】
モードセレクタ３１６は外部からモード切替信号を受信して、受信したモード切替信号に応じてライトアンプ３１４、ローシグナルドライバ３１８などを制御して、リード動作モード、ライト動作モードなどの動作モードを切り替える。
【００７８】
カラムデコーダ３１３は、外部からカラムアドレスを受信して、ライトアンプ３１４、センスアンプ／カラムセレクタ３１５を介してカラムアドレスに応じた列の不揮発性メモリ回路１００、２００が動作可能にする。ローデコーダ３１３は、外部からローアドレス入力を受信して、ローシグナルドライバ３１８を介してローアドレスに応じた行の不揮発性メモリ回路１００、２００が動作可能にする。
【００７９】
入力データは、入力バッファ３１１を介してライトアンプ３１４に供給され、センスアンプ／カラムセレクタ３１５を介してメモリセルアレイ３１９に書き込まれる。また、メモリセルアレイ３１９に書き込まれたデータは、センスアンプ／カラムセレクタ３１５を介して出力バッファ３１２に供給され、読み出される。
【００８０】
図１３は不揮発性メモリ装置３００の要部の回路構成図を示す。
【００８１】
ライトアンプ３１４、センスアンプ／カラムセレクタ３１５からはカラム毎に一対のビット線ＢＬ+、ＢＬ-が延出している。ビット線ＢＬ+は不揮発性メモリ回路１００の第１スイッチ１１２、及び第２スイッチ１１３を介してフリップフロップ１１１の第１の出力端子に接続され、ビット線ＢＬ-は不揮発性メモリ回路１００の第３スイッチ１１４、及び第４スイッチ１１５を介してフリップフロップ１１１の第２の出力端子に接続される。なお、図１１の構成の不揮発性メモリ回路１００を搭載した場合には、ライトアンプ３１４、センスアンプ／カラムセレクタ３１５からはカラム毎にビット線ＢＬW+、ＢＬR+、ＢＬW-、ＢＬR-が延出している。ビット線ＢＬW+は不揮発性メモリ回路１００の第１スイッチ１１２を介してフリップフロップ１１１の第１の出力端子に接続され、ビット線ＢＬR+は不揮発性メモリ回路１００の第２スイッチ１１３を介してフリップフロップ１１１の第１の出力端子に接続され、ビット線ＢＬW-は不揮発性メモリ回路１００の第３スイッチ１１４を介してフリップフロップ１１１の第２の出力端子に接続され、ビット線ＢＬR-は不揮発性メモリ回路１００の第４スイッチ１１５を介してフリップフロップ１１１の反転入力端に接続される。
【００８２】
また、ローシグナルドライバ３１８からは、電源ラインＳＡＰ、ＳＡＮ、及び、ワード線ＷＬW、ＷＬRが延出されている。電源ラインＳＡＰと電源ラインＳＡＮとの間にフリップフロップ１１１が接続される。また、ワード線ＷＬWは、第１スイッチ１１２を構成するトランジスタＳＷＷmn(+)、及び第３スイッチ１１４を構成するトランジスタＳＷＷmn(-)のゲートに接続される。ワード線ＷＬRは、第２スイッチ１１３を構成するトランジスタＳＷＲmn(+)及び第４スイッチ１１５を構成するＳＷＲmn(-)のゲートに接続される。
【００８３】
なお、本発明は、上記実施例に限定されるものではなく、特許請求の範囲の記載を逸脱することなく種々の変形例に適応できることは言うまでもない。
【図面の簡単な説明】
【００８４】
【図１】ＥＥＰＲＯＭのメモリセルの基本構造図である。
【図２】ＥＥＰＲＯＭのメモリセルの回路図である。
【図３】図３は従来の不揮発性メモリ回路の一例の回路構成図である。
【図４】従来の不揮発性メモリ回路の一例の不揮発データ書き込み時のタイミングチャートである。
【図５】従来の不揮発性メモリ回路の一例の不揮発データ読み出し時のタイミングチャートである。
【図６】本発明の第１実施例の回路構成図である。
【図７】本発明の第１実施例の不揮発データ書き込み時のタイミングチャートである。
【図８】本発明の第１実施例のメモリセル回路への電源投入時のタイミングチャートである。
【図９】本発明の第１実施例のメモリセル回路からビット線へのデータ転送時のタイミングチャートである。
【図１０】本発明の第２実施例の不揮発データ書き込み時のタイミングチャートである。
【図１１】本発明の第３実施例の回路構成図である。
【図１２】本発明の不揮発性メモリ回路１００を含む不揮発性メモリ装置のブロック構成図である。
【図１３】不揮発性メモリ装置３００の要部の回路構成図である。
【符号の説明】
【００８５】
１００、２００  不揮発性メモリ回路
１１１  フリップフロップ、１１２  第１スイッチ、１１３  第２スイッチ
１１４  第３スイッチ、１１５  第４のスイッチ
１２１  第１のＣＭＩＳインバータ、１２２  第２のＣＭＩＳインバータ
３００  不揮発性メモリ装置
３１１  入力バッファ、３１２  出力バッファ、３１３  カラムデコーダ
３１４  ライトアンプ、３１５  センスアンプ／カラムセレクタ
３１６  モードセレクタ、３１７  ローデコーダ、３１８  ローシグナルドライバ
３１９  メモリセルアレイ
【図１】
2006127737.tif 000003
【図２】
2006127737.tif 000004
【図３】
2006127737.tif 000005
【図４】
2006127737.tif 000006
【図５】
2006127737.tif 000007
【図６】
2006127737.tif 000008
【図７】
2006127737.tif 000009
【図８】
2006127737.tif 000010
【図９】
2006127737.tif 000011
【図１０】
2006127737.tif 000012
【図１１】
2006127737.tif 000013
【図１２】
2006127737.tif 000014
【図１３】
2006127737.tif 000015