(57)【要約】【課題】プログラマブルかつ最適制御可能な汎用論理モジュール及びそれを有する回路を提供する。【解決手段】集積回路２９は、汎用論理モジュール２５と、結合部２６と、計算部２８とを具える。汎用論理モジュール２５は、二つの入出力制御部２３と、記憶部２４とを有し、設定及び制御情報が入力される。入出力制御部２３は、入出力端子２１に入力される情報及び入出力端子２２に入力される入出力制御情報の組合せ論理演算を行う。記憶部２４は、組合せ論理演算の結果を記憶し、その結果の肯定又は否定を出力する。記憶部２４は、第１反転増幅器及びそれに交差結合した第２反転増幅器と、強誘電体又は強磁性体の記憶素子とを有する。【選択図】図６
2006303857.tif 000002
【特許請求の範囲】
【請求項１】
第１情報及びその第１情報の制御情報の組合せ論理演算を行う第１論理演算手段と、
第２情報及びその第２情報の制御情報の組合せ論理演算を行う第２論理演算手段と、
前記第１及び第２論理演算手段の組合せ論理演算の結果を記憶し、その結果の肯定又は否定を出力する記憶手段とを具えることを特徴とする汎用論理モジュール。
【請求項２】
前記記憶手段が、第１反転増幅器及びそれに交差結合した第２反転増幅器と、強誘電体又は強磁性体の記憶素子とを有することを特徴とする請求項１記載の汎用論理モジュール。
【請求項３】
複数の汎用論理モジュールと、
前記汎用論理モジュール同士を結合する結合手段と、
最適な消費電力及び演算速度を計算する計算手段とを具え、
前記汎用論理モジュールが、
第１情報及びその第１情報の制御情報の組合せ論理演算を行う第１論理演算手段と、
第２情報及びその第２情報の制御情報の組合せ論理演算を行う第２論理演算手段と、
前記第１及び第２論理演算手段の組合せ論理演算の結果を記憶し、その結果の肯定又は否定を出力する記憶手段とを具えることを特徴とする回路。
【請求項４】
前記記憶手段が、第１反復増幅器及びそれに交差結合した第２反転増幅器と、強誘電体又は強磁性体の記憶素子とを有することを特徴とする請求項３記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル・ロジック・デバイスの技術分野に属し、入出力し又は入出力と制御入力による組合せ論理演算をして、それらを記憶し、肯定又は否定の値で出力する機能を、作動又は停止を最適に制御して行うプログラマブルな汎用論理モジュール及びそれを有する回路に関する。
【背景技術】
【０００２】
物理的に行われる計算は、物理的な構造体（例えば、電子回路）で実現され、それで処理される情報は、物理現象をつかさどる物理量（例えば、電荷、磁束、光等の量）で表される。この処理の基本となる単位は、論理素子における情報の蓄積、検出又は論理機能を果すものである。更に複雑な機能は、基本的な論理素子を何段も結合して構成され、そのためには、それらの間での情報の伝達が不可欠であり、この過程はあたかも信号の伝播と類似している。
【０００３】
この基本的な論理を結合して複雑な論理機能を実現するためには、
（１）論理素子、
（２）論理の伝達、
（３）識別（タイミング）、
が必要である。
【０００４】
基本となる論理を何段も結合して情報を伝達するために、論理的な機能をする電子回路は、情報を入力し、演算してその結果をあるタイミングで識別する物理的な過程が必要である。また、それを次段に伝達するためには、伝達されるまで保持する必要がある。さらに、そのようにして複数を結合するためには、その論理レベルを回復させて伝達する必要がある。
【０００５】
そのためには以下の機能が必要になる。
（１）増幅機能、
（２）記憶機能。
【０００６】
さらに、論理素子を結合して情報を伝達するに際し、論理素子には方向性を有するものとないものとがあり、例えば、ゲートのような増幅機能を兼ね備えた能動的な論理素子と、方向性のないスイッチとして働く受動的な論理素子（例えば、リレー）がある。
【０００７】
スイッチやスイッチ回路網のような方向性がない素子は、それを駆動する回路及び出力を検出する回路を外部に設け、方向性を付けて働かせる必要がある。近年、MOSトランジスタの発展により、スイッチ機能と増幅機能を組み合せることによって方向性及びレベル回復機能を備えた構成が広く用いられている。
【０００８】
また、論理素子で使われる増幅器は、論理のレベルを回復する目的や論理を反転する目的で多用され、単純で遅延が少ないことが望ましい。これら物理的な論理値は、ある範囲で表現され、波形自体が情報を表わすものではない。したがって、増幅器は、構造が単純であり、遅延が短く、かつ、多用しても影響が少ない必要がある。最も単純な構造で遅延が少ない増幅器は、反転増幅器と呼ばれ、入力から出力に向かう単方向の情報の流れを作る。また、これは、増幅器を通過すると信号が反転する特徴がある(例えば、非特許文献１)。
【０００９】
論理素子は、情報の物理的な処理の過程を表現する構造体（アルゴリズム）であり、それに対応した電子回路による論理素子は、例えば、AND素子、OR素子、NOT素子、NAND素子、NOR素子及びXOR素子がある。これらにより、論理演算が物理的に行えるようになり、複雑な論理回路を、数学的な論理関数による表現で設計できるようになった。
【００１０】
任意の論理関数は、主加法標準形又は主乗法標準形で表せる。このことから、論理関数は、次の要素の組合せで表すことができる。
１．論理和と論理積と否定
２．論理積と否定
３．論理和と否定
このように任意の論理関数を表すことのできる要素の組合せ（定数“１”や“０”を含むことがある。）を完全系(complete Set)又は万能系(Universal Set)と呼ぶ。ここで、これらの組合せから、汎用モジュールは２入力のAND又はORとNOTの要素を含んでいることが重要となる。また、２入力のNANDやNORはそれ自体で完全系をなす。一方、２入力のEXORは、完全系ではないが算術演算回路などでは多用される重要な要素である（例えば、非特許文献２）。
【００１１】
論理回路を設計する方法として、直接的に論理表現して基本論理素子（例えば、AND、OR、NOT）を組み合せて行う方法と、経済性を考慮して主に一種類となる論理素子（例えば、NAND、NOR）を使って設計する方法とがある。前者は、最適化に向いており、後者は、量産された基本集積回路のシステム化や少ない種類のパターンで設計するセミカスタムLSIに適している。最近はCAD（Computer Aided Design）が発達し、製造前に動作確認まで行えることから、後者を意識する必要がなくなった。しかしながら、その一方で、仕様に不確定な要素が残るものや、少量生産や試作において開発期間短縮や柔軟に修正可能なハードウェアが求められる分野では、単体で完全系を充たした素子を配列した配線で複雑な機能を実現するものや、プログラム可能な汎用論理素子とプログラム可能な配線で複雑な機能を実現する集積回路が重要になっている。
【００１２】
プログラマブルな汎用集積回路は、少量の生産や試作を短期間かつ柔軟に行える装置として重要な技術であるが、単一機能の基本論理素子で設計するのと比較して最適であるとはいえない。最適化と汎用性の間には相反する関係があり、汎用化するには、
（１）素子数が増えること、
（２）動作速度が十分でないこと、
の不都合がある。しかしながら、柔軟な設計が可能なことから重要な集積回路である。
【００１３】
より複雑な汎用論理モジュールの実現方法として、
（１）関数を実現するテーブル（真理値表）を記憶させ、それを参照して論理演算結果を導き出すルックアップ・テーブル方法、
（２）関数の積和形表現を記憶させ、スイッチ・タイプのパス・トランジスタやトランスファー・ゲートを制御して関数を実現する積和形表現（AND-OR）方法、及び
（３）基本となる複数の論理演算を表現する汎用論理モジュールを構成し、関数の選択情報を与えて特定の関数として働かせる汎用論理モジュール：ULM(Universal Logic Module)方法（例えば、非特許文献３）、
がある。しかし、これら一つの方法で全ての論理回路が適切に表現できるとは限らず、実際はこれらを組み合せて構成される。
【００１４】
汎用論理モジュールを構成するのに、完全系による関数表現方法（例えば、非特許文献２）と、順序回路による表現方法（例えば、非特許文献３、非特許文献４）とがあり、それらは、論理素子が普及し始めた初期の頃にそれぞれ確立した。その後、それらの表現やアプリケーションについて比較した文献（例えば、非特許文献５）が発表された。
【００１５】
これらの研究を基に、パス・トランジスタ・ロジックと二つのインバータの組合せと、２入力組合せ論理とその肯定又は否定の出力をもつ汎用論理モジュールとで構成したプログラマブルな集積回路（例えば、特許文献１）がある。
【００１６】
さらに、それら論理をパス・トランジスタで表現し、ＣＭＯＳで高速化と論理レベル回復をすることが提案されている（例えば、非特許文献６）。この場合、ラッチ回路が使われているが、ドライブ能力が低く（ファンアウト数が少ない）、動作速度が遅い。また、切替ショート電流が大きい。したがって、この技術は、多くのファンアウト数を必要としない回路で論理信号補償をするのに留まっている。
【００１７】
また、別の実現として、２入力１出力の１組のパス・トランジスタを組み合わせた単位の汎用論理素子がある（例えば、特許文献２）。また、多変数論理関数を２分決定グラフ：BDD（Binary Decision Diagram）を用いて最適化し、テクノロジー・マッピング技術によりパス・トランジスタ構成に変換するものがある（例えば、特許文献３）。
【００１８】
パス・トランジスタやトランスファー・ゲートのような双方向のスイッチ・タイプ素子のスイッチの組合せによる論理関数表現で複雑な論理回路を構成するときには、回路網内部で信号が輻輳してショートするsneak pathが生じて信号が伝わらないことや、全ての経路が遮断されて信号が伝わらない現象が生じないようにすることが重要である。
【００１９】
再構成可能な集積回路の実現方法としては、一般に、配線領域に格子状の配線をし、その交点にパス・トランジスタやトランスファー・ゲートの双方向スイッチを設けて結合をプログラムする。これら再構成可能（リコンフィギュアブル）又はプログラマブルな機能は、いずれも記憶素子を持ち、それにルックアップ・テーブル、関数表現テーブル、関数選択情報、又はそれらを結ぶ配線情報を保持して、それらにより論理回路の構成とその論理演算を制御する。
【００２０】
それらにより、プログラマブルな論理回路は、それらの関数を実現するプログラム又はそれらの結線を実現するプログラムを入れ替えることにより、容易に関数や回路の変更又は再構成ができる。それら記憶を担うメモリとして、EEPROMや、揮発性のSRAMや、不揮発性の強誘電体や強磁性体のメモリがあり、それらに使われている代表的なものには次のものがある。
（１）RAMと同じ構造をした１個のトランジスタと１個の強誘電体キャパシタからなる１T１C方法。
（２）揮発性SRAMの構造をした不揮発性SRAM。
【００２１】
DRAMと同じ構造をした１T１C方法（例えば、特許文献４）は、大容量化に適している。また、不揮発性SRAMは、SRAMの特徴と強誘電体キャパシタの自発分極による不揮発性を備え、SRAMの回路内の２安定状態を保持している部分にそれぞれ強誘電体キャパシタを接続し、通常はSRAMとして動作し、必要に応じてそれぞれの強誘電体キャパシタに書き込み、保持する。また、SRAMの二つの安定状態を保持している部分の電位差を、強誘電体キャパシタに保持することにより、不揮発で状態を保持し、再起動させるとプログラムされた元の状態に回復できる機能を備えている（例えば、特許文献５、特許文献６、非特許文献７）。
【００２２】
また、別の表現の汎用論理モジュールは、強誘電体キャパシタの両極のそれぞれに加えられる一組のデータと強誘電体キャパシタの記憶の状態で順序回路を形成し、入力系列による状態の遷移によりAND,OR,NOTを演算できるパスゲート機能論理素子と名づけられたものがある（例えば、非特許文献８）。
【００２３】
そのパスゲート機能論理素子の回路は、２入力１出力（パストランジスタ・ゲート）で構成され、一組のデータを強誘電体キャパシタの両端に加え、SRフリップ・フロップとよく似た動作をし、論文によると、Resetから始まり、定められた入力系列に従って入力することにより、AND,OR又はNOTの演算ができる。
【００２４】
これは、非常に少ない素子で構成できる特徴がある。しかしながら、従来の論理素子と比べて、入力される全ての入力系列で関数を保証しなければならず、設計に検証と同等の指数複雑度がある。また、単体の論理素子として完全系をなしていない。
【００２５】
しかしながら、この方法のように基本論理素子を綿密に組み合せて少ない素子で論理回路を構成することは重要である。また、小面積や少ないトランジスタ数で基本論理素子（例えば、AND、OR、NOT）が作られていることは、大規模論理回路を構成するための重要な条件である。
【００２６】
一方、一つの素子で完全集合をなしている形態（例えば，NAND,NOR）が実現できることも、実用性から重要な条件である（例えば、非特許文献７）。また、実用上、論理回路を構成するのに同じ素子が多用できることは、集積回路製造上の利点がある。また、汎用論理素子として、EXORやEXNORが実現できることは、加算器、乗算器等を構成するのに重要な条件である。
【００２７】
EXORやEXNORの演算については、記憶されている被演算情報を演算情報の真、偽により肯定的に読み出し又は否定的に読み出すことによってEXORやEXNORの論理演算をする機能メモリがある（例えば、特許文献７）。しかしながら、ハードウェアとして働くフィールド・プログラマブルな集積回路は、セルの並列動作が必要であり、可能な限り少ない素子及び少ない面積で作られ、かつ、広い汎用性が求められる。そのために、単体で完全集合を成した論理素子(NAND,NOR)やEXORやEXNORとして働き又は記憶やフリップ・フロップの素子として働くことが重要となる。
【特許文献１】米国特許第５,３６７,２０８号(FIG. ２A, FIG .２B, FIG. ２C)
【特許文献２】米国特許第６,１９４,９１４号
【特許文献３】米国特許第６,２６０,１８５号
【特許文献４】米国特許第４,８７３,６６４号(FIG .４)
【特許文献５】米国特許第６,２８５,５７５号(FIG .１)
【特許文献６】米国特許第５,７５１６２７号(FIG .１)
【特許文献７】米国特許第６,２０５,０４７号(FIG １４A, １４B, １４C and １５, TABLE ９)
【非特許文献１】Carver Mead et. al : “INTRODUCTION TO VLSI SYSTEMS” Addison-Wesley, pp.３３３-３７１, １９８０.
【非特許文献２】A.D.Fridman et al : “THEORY & DEDIGN OF SWITCHNG CIRCUITS”, Computer Science Press, pp.１０７−１１３，１９７５
【非特許文献３】J.D.Ullman et al : “Modular Networks and Nondeterministic Sequential Machines”, IEEE Trans. on Computers, Vol. C-21 pp.１１２４−１１２９，Oct.  １９７２．
【非特許文献４】A.D.Fridman et al : “THEORY & DEDIGN OF SWITCHNG CIRCUITS”, Computer Science Press, pp.３７９−４０８，１９７５
【非特許文献５】X.Chen et al. : “A Comparison of Universal-Logic-Module Realizations and Their Application in the Synthesis of Combinatorial and Sequential Logic Networks”, IEEE Trans. on Computers, Vol. C-31, pp.１４０−１４７，Feb. １９８２
【非特許文献６】R.Zimmermann et al. : “Low-Power Logic Styles: CMOS Versus Pass-Transistor Logic”, IEEE Journal of Solid-State Circuits, Vol. ３２, No.７ July １９９７.
【非特許文献７】T. Miwa et al. : “A ５１２ Kbit Low-Voltage NV-SRAM with the Size of Conventional SRAM”, Symposium on VLSI Circuits, pp.１２９-１３２, ２００１.
【非特許文献８】T. Hanyu et al. : “Ferroelectric-Based Functional Pass-Gate for Fine-Grain Pipelined VLSI Computation”, IEEE International Solid-State Circuits Conference, pp. ２０８-２０９, Feb. ２００２.
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、既に説明した広い条件を満たす機能を備えたプログラマブルな論理素子はない。このことから、これらをプログラマブルな少ない要素で構成し、不揮発又は非破壊で、節電し又は高速に動作をするプログラマブルな論理素子が求められる。
【００２９】
プログラマブルな条件とは、複数の機能を備え、その一つを選択して利用できる汎用性があることであるから、基本となる汎用論理モジュールは、単一の機能を極限まで追求した論理素子に比べ、ある程度の素子の増加は避けられない。それにもかかわらず、開発期間の短縮や少量生産や試作の用途では、エンド・ユーザーにとって重要な条件である。
【００３０】
プログラマブルな論理演算は、論理を表現する物理的なゲートやスイッチ・タイプ素子を使って最適に構成され、少ない素子で結果が得られることが望ましく、一般的には、それが可能なスイッチ・タイプ素子で構成される。
【００３１】
こうして表現される論理には、時間的な要素が含まれていない。しかし、現実には、計算を表現する処理過程を物理的な構造体で表して演算させ、それを、ある時点で論理値として識別して確定する必要がある。そのために、一般的には、時間を計るタイミングが与えられている。
【００３２】
これらにより、論理と物理的な現象が直接に対応付けられる。物理的な論理演算機構では、適切な単位に区切って演算を行い、伝播させていく。それら演算の単位の間では論理又は情報を授受する伝達が必要であり、その進行には、
（１）論理レベルを保つこと、
（２）論理又は情報の方向性をつけること、及び
（３）演算が終わるまで入力又は出力を保つことが重要である。
【００３３】
また、演算の単位の論理素子は、方向性のあるものとないものがあり、方向性のないものは、論理素子の前又は後に情報の駆動機能及び情報検出機能が必要である。すなわち、具体的には増幅器が必要になる。
【００３４】
そのために、演算の単位となる汎用論理モジュールに必要な機能を列挙すると、
（１）入出力機能、
（２）演算機能、
（３）増幅機能、
（４）記憶機能、
（５）否定又は肯定の出力、
（６）消費電力（節電、必要な高速動作）の制御機能、
がある。これらの要件を可能な限り満たし、かつ、最適な構成要素の数で働かせることが求められる。
【００３５】
本発明は、組合せ論理素子として最適な構成かつ論理関数の完全系を成し、さらに、EXOR又はEXNOR演算や順序回路の素子として記憶又はフリップ・フロップの機能を備えた不揮発性の汎用論理モジュールを構成し、プログラマブルかつ最適制御可能な汎用論理モジュールを実現し、それらを集積して再構成可能で複雑な機能を実現する回路を構成することを目的としている。
【課題を解決するための手段】
【００３６】
本発明による汎用論理モジュールは、
第１情報及びその第１情報の制御情報の組合せ論理演算を行う第１論理演算手段と、
第２情報及びその第２情報の制御情報の組合せ論理演算を行う第２論理演算手段と、
前記第１及び第２論理演算手段の組合せ論理演算の結果を記憶し、その結果の肯定又は否定を出力する記憶手段とを具えることを特徴とする。
【００３７】
本発明による回路は、
複数の汎用論理モジュールと、
前記汎用論理モジュール同士を結合する結合手段と、
最適な消費電力及び演算速度を計算する計算手段とを具え、
前記汎用論理モジュールが、
第１情報及びその第１情報の制御情報の組合せ論理演算を行う第１論理演算手段と、
第２情報及びその第２情報の制御情報の組合せ論理演算を行う第２論理演算手段と、
前記第１及び第２論理演算手段の組合せ論理演算の結果を記憶し、その結果の肯定又は否定を出力する記憶手段とを具えることを特徴とする。
【発明の効果】
【００３８】
本発明は、主に汎用論理モジュール(ULM: Universal Logic Module)に関するものであり、プログラマブルな汎用論理モジュールで論理演算や順序回路の要素を、少ない素子数かつ小面積で実現し、節電し又は高速に働かせるのに、入力手段、出力手段又は論理手段として働く入出力制御手段と、記憶し、その肯定又は否定を出力する記憶手段とからなる汎用論理モジュールと、それらをつなぐ結合手段と、計算手段を備え、それらを結合し又は結合とともに論理関数を拡張して、必要な場合には、それらを何段も結合し、一体として複雑な論理関数や順序回路を実現し、さらに、設定又は制御のための計算手段を設け、外部と通信し又は内部の情報でそれらを行い、全体として再構成可能で複雑な機能を実現する。
【００３９】
本発明は、入出力制御手段を介した情報の入出力又はスイッチ動作させる変数と入出力の変数の組合せによる論理の要素と、情報を記憶する記憶素子（例えば、強誘電体キャパシタ）と、それを書き込み、破壊又は非破壊で読み出し、肯定又は否定で出力する再生交差結合型増幅手段から構成された順序回路の要素の機能が一体として働き、論理素子、記憶素子又はフリップ・フロップを実現し、各種の論理機能を備えた汎用論理モジュールを形成する。
【００４０】
本発明によれば、汎用論理モジュールを方向性のある構成又は方向性のない構成にして、方向性のあるものは情報の伝達を制御して識別し、方向性のないものは方向性を与えて情報の伝達を制御して識別し、その方向を制御して演算させる。
【００４１】
論理素子には、ゲート回路のように、明らかに一方向に情報が伝達される素子や、スイッチ回路のように、継なぐ又は切り離すスイッチ動作で論理的な機能が表現され、論理関数が入力端から駆動してそれが出力端に伝わる伝達関数として表現される素子がある。これには方向性がなく、逆方向から入力して他端で検出しても同様に情報は伝達される。
【００４２】
この方向性のない論理素子は、情報が流れるように送端から受端へ物理的な傾斜（例えば、情報を電位や電流として方向）を付けて流して検出し、レベルを回復して識別し、保持して次に伝える。この動作を行うのに、例えば、送端、受端及び出力端にそれぞれ、制御する情報を与え、その関係を保ちながら情報を次々と入力から出力へ伝え、それが出力端に到達するまで行う。一般には、この情報の流れを、多相のクロックを使って行う。
【００４３】
方向性のないものは、方向を制御して与えることで双方向に演算が行える。例えば、順方向を関数ｆの演算ができる方向とし、その逆の方向を関数ｆ-１の演算ができる方向とすると、情報の流れる方向を制御して与えることによって、関数ｆの演算とその逆の関数ｆ-１の演算ができる。
【００４４】
本発明によれば、結合手段又はプログラマブルな結合手段で結合を行い、論理を拡張して再構成可能で複雑な機能を実現する。論理関数の表現方法には、積和形表現と和積形表現がある。一般に、論理関数は、入力数又は段数を増やすことによって複雑な関数に拡張できる。例えば、関数を積和形表現して前段からの論理を入出力手段に入力し、その出力を結合し、論理和として働かせることによって、論理関数を拡張できる。すなわち、入出力制御手段の出力をWired-OR結合することによって、入力に加えられた関数f１, f２,・・・fnの和f=f１+ f２+・・・+fnが演算できる。
【００４５】
本発明によれば、汎用論理モジュールについて、必要に応じて初期化又はプリセットして、入出力制御手段を入出力の制御情報で選択及び制御して入出力し又は論理として働かせて演算して入出力し、記憶手段に記憶させるのに、再生交差結合型増幅手段を働かせ又は働かせないで記憶又は演算し、肯定又は否定で出力をする機能を、情報の流れに沿って一体として行う。
【００４６】
一般に、最初に汎用論理モジュールを初期化又はプリセットする。また、動作中でも必要に応じて初期化又はある状態にプリセットする。本発明によれば、入出力をするのに、汎用性を有し、最小な構成では、二つの入出力制御手段を用いて、その入出力を選択及び制御した２線方式又はそれらを結合した単線方式で入出力を行う。
【００４７】
汎用論理モジュールの演算機能は、主に入出力制御手段で行い、単数又は複数の入出力手段のスイッチを組み合せて演算する。既に説明したように、単数では外部に論理演算を行う素子が必要になり、また、多数を設けることもできるが、それらは、２変数の多段の組合せで対応できること、出力の肯定又は否定を選択及び制御する二つの入出力制御手段があれば論理関数としての完全性が保てること及び汎用性がある（表現できる関数の一つをプログラムで選択できる）ことの理由から、二つの入出力の組が最適かつ最小と考えられる。
【００４８】
また、その演算結果は、それらをまとめてWired-OR結合した単線で表現する方法と、それぞれ２線で表現する方法とがある。それらは、次に情報を伝える条件によって決まる。例えば、強誘電体キャパシタの両端に与えて表現し、記憶することができる。
【００４９】
本発明によれば、入出力制御手段が全て遮断され、情報が伝達されず、又は全て値が同じになり、伝達されないときは、記憶手段を、論理関数で定義された自明の値に初期化又はプリセットして、それに上書きする。一般に、スイッチによる論理演算は、入力から出力に至る信号が伝達されるスイッチの組合せによって演算される。そのパス・トランジスタやトランスファー・ゲートなどのスイッチ・タイプ素子で表現される論理関数は、それが表現される経路の形成が必要であり、例えば、積和形で表現された２変数論理関数を、図１の構成のようなスイッチＴｒ１，Ｔｒ２の組合せとWired-OR結合１で表１の論理を実現する場合、その組合せによっては次の場合が生じることがある。
（１）入力しようとする二つの関数がいずれも遮断されて伝わらない。
（２）関数の値が異なり伝わらない。（Sneak pathの発生）
【００５０】
【表１】
2006303857.tif 000003
一般には、二つの入出力制御端子ｔ１，ｔ２を一つの変数の肯定と否定で制御することによって、（１）の場合の二つのスイッチＴｒ１，Ｔｒ２がいずれも遮断されて伝わらない状態は生じないようにする。また、（２）の場合のAとBの値（例えば、A=１，B=０）が異なるためにショートして伝わらない状態（Sneak Path）は、二つの制御入力が同時にOnにならないようにして、そのような状態が生じないようにする。
【００５１】
２線式で論理を表現した例として、本発明では、二つの入出力制御手段による組合せ論理と、強誘電体キャパシタによる記憶からなる汎用的な論理演算が行える機能とを備えている。これらの機能について説明すると、積和形表現の積項の組合せ論理演算を、図２の構成のように二つのスイッチ・タイプ素子Ｔｒ１１，Ｔｒ１２の動作で行い、その出力を和項のWired-OR結合して表２の組合せにより演算する結合部分に、ヒステリシス特性の第１の値又は第２の値をもった素子を結合して、その両端子に加えられる状態を演算結果及び記憶データとして記憶する。
【００５２】
なお、以後の説明では、論理値の否定を、本文中では“「”を記号に付けて表し、図では“￣”を付けて表す。
その際、演算と記憶の機能を両立させるためには、２変数の組合せを、一つの入力データの肯定及び否定と二つの制御情報の組合せで演算する。それによっては上記説明と同様に次のことが生じる。
（１）入力しようとする二つの関数がいずれも遮断されて伝わらない。
（２）関数の値が同じ又は異なって伝わらない（Sneak path の発生）。
【００５３】
（１）の状態は、表２の１の場合に当たり、演算の定義によって明らかなので、その値で初期化しておき、その上に上書きする。（２）の場合の状態は、表２の４の場合に当たり、与えられる入力が一つのデータの肯定及び否定と定めているので、生じることはない。また、関数の値が異なってSneak pathが生じて伝わらない状態は、例えば、強誘電体キャパシタの両極の間は絶縁されているのでSneak pathが生じることはない。
【００５４】
【表２】
2006303857.tif 000004
【００５５】
次に、出力手段とその制御情報の組合せで論理演算をする場合を考える。これに適した関数としてEXOR演算がある。記憶された情報を基に再生交差結合型増幅手段４に保持された肯定又は否定の出力及び出力手段による２変数EXOR論理演算を図３と表３で示す。
【００５６】
【表３】
2006303857.tif 000005
【００５７】
本発明によれば、入出力制御手段の一つが遮断されて情報が伝達されない場合は、関数が伝わった記憶手段の第１の反転増幅器の出力を基に、それを交差結合した第２の反転増幅器の入力に加えて関数の値を確定し又はその逆の場合も同様にして、記憶又は保持する。
【００５８】
既に説明したように、片方の関数が遮断されて伝わらないときは、表２の２又は表２の３の場合に当たり、例えば、入力された方の値を、第１の反転増幅器に入力し、その出力を、入力が遮断されてフローティングとなっている第２の反転増幅器に入力し、その出力を第１の反転増幅器の入力に再生交差結合させて、第２の入出力を確定し、その演算結果を記憶する。例えば、演算結果を、強誘電体キャパシクの両極それぞれに与えて、書き込み、記憶し、保持する。
【００５９】
本発明によれば、記憶を前段や外部から直接行い、又は記憶手段の第１の反転増幅器の入力と第２の反転増幅器の出力、及び、第１の反転増幅器の出力と第２の反転増幅器の入力を交差結合し、再生交差結合型増幅手段を形成して、入出力制御手段を介して伝えられた情報を、第１又は第２の反転増幅器の入力に入力し、又はそれらの一方を第１の反転増幅器の入力するとともに、他方を第２の反転増幅器の入力に入力し、それらを働かせて行う。
【００６０】
記憶をするのに前段や外部から直接駆動できる能力があれば、記憶素子は一般に受動素子であることから、この段の電源の供給は必要ない。さらに、この段の書込み動作は必要ない。一方、再生交差結合型増幅手段を働かせて前段からの情報又は演算結果を検出し、レベルを回復して書き込む。これにより確実に記憶される。二つの反転増幅器から構成される再生交差結合型増幅手段は、それら情報の書込み、読出し及び保持に使える。
【００６１】
また、再生交差結合型増幅手段を働かせることによってレベルを回復して書込み、記憶及び保持するのを利用して、その手段の二つの安定な状態を、順序回路の要素として働かせる。その振る舞いは、初期化、プリセット端子をもつセットリセット型フリップ・フロップ（S−R−T型FF）と等価である。
【００６２】
ここで、記憶、読み出しの手順を説明する。
その動作は、情報が２線式で伝えられるものと、単線式で伝えられるものとがあり、前者のように二つの情報が定まっている場合は、それを加え、後者のように情報が片方に加えられて定まるとともに他方はフローティングである場合は、定まった情報を基に他方を生成して加える。それらが行えるのが本発明の方式であり、図４（a）は、方向性のない構成であり、再生交差結合型増幅手段を動作させて、最初にT（φ１、φ２）のφ１の電位を−Vssに確定し、その後、φ２の電位を＋Vddの電位にまで引き上げることによって、記憶データ又は演算結果を再生増幅し、第１の値又は第２の値の論理値が確定している入出力点〈例えば、第１の反転増幅器の入力〉を確定し、それから他方（例えば、第２の反転増幅器の入力）が決まるようにし、又は同時にそれらの動作をさせる。それにより、レベル回復された情報を、記憶素子（例えば、強誘電体キャパシタ）に記憶させる。読出しは、記憶された両方の情報又は片方とその比較情報を入力に加え、同様にして読み出す。また、図４（b）の方向性のある構成は、入力と出力が分離しているので、T（φ１、φ２）の別段の制御がなくても再生増幅できる。また、再書込みを有効にするためには、記憶素子をａ，ｂの箇所に設ける。
【００６３】
セット・リセットの入力をS,R、その出力の現在の状態をQ（t）、次の状態をQ（t+１）とすると、その動作は以下の表４に示すようになる。
【００６４】
【表４】
2006303857.tif 000006
【００６５】
さらに、これらの機能を有効に使って発展させ、Ullman他によって提案された２入力２出力の最適な汎用論理モジュールULM２（Universal Logic Module２）を、本発明により、後に説明する図１９のように実現し、既に論理合成に最適な論理モジュールとして理論的に証明された論理合成方法に帰着させ、また、その入力を拡張した２r＋１入力ULM２を、本発明より、後に説明する図２６のように実現し、さらに、これらにより柔軟に任意の関数を実現する。
【００６６】
二つの入力情報とそれを選択及び制御する制御情報の組合せ論理演算及び演算結果、情報又は状態を記憶保持することによって、汎用の順序回路を構成し、これらにより、複数の関数を実現できる汎用論理モジュールを形成する。その関数の機能を表にまとめると以下のようになる。表には記載しないが、NOTは、出力の否定出力から得られる。
これにより、後に説明する図７を２入力組合せ論理素子として働かせると、次の表５のようになる。ここで読み出しや論理の識別はT（φ１、φ２）で行う。
【００６７】
【表５】
2006303857.tif 000007
また、この回路を順序機械として働かせると、次の表６のようになる。
【００６８】
【表６】
2006303857.tif 000008
本発明によれば、記憶を保持するために、それら記憶を保持し、再生交差結合型増幅手段を働かせて読み出し、再書き込みして保持し、又は再生交差結合型増幅手段を常に働かせて保持する。
【００６９】
記憶を不揮発で保持する際に、保持レベルは時間とともに減少する。したがって、比較的短い時間であれば、直接読み出すことも出来る。長時間保持するためには、読み出してレベルを回復させ、再書込みをして保持する必要があり、また、高速に動作させるためには、読み出す時間を省いて常に保持していることが必要となる。
【００７０】
本発明によれば、記憶を読み出すに際し、次段や外部から直接読み出し、再生交差結合型増幅手段を働かせて読み出し、又は再生交差結合型増幅手段を常に働かせて保持して読み出す。
【００７１】
記憶素子に記憶された情報を読み出し、次段や外部に伝えるために、外部や次段から直接読み出し、又は次段や外部に増幅手段を設けて読み出すこともできる。これにより、増幅の多用による消費電力を節約することができる。また、再生交差結合型増幅手段で増幅して読み出すことによって、長期間安定した記憶が保持できる。さらに、高速に動作させる必要がある場合は、常に再生交差結合型増幅手段に記憶を保持して直ちに読み出す。
【００７２】
本発明によれば、汎用論理モジュールの入出力方向を定め、情報の流れを作る際に、入力手段を開けて入力し、記憶し、演算して記憶し、閉じて入出力を切り離し保持し、又は不揮発で保持し、出力手段を開けて出力し、演算して出力し、又はその逆の方向に入出力する。
【００７３】
情報を伝達するに際し、情報の流れは、駆動素子（例えば、前段の再生交差結合型増幅手段）からの出力を入力手段を開けて入力し、情報又は演算結果を検出し、記憶又は保持する。次に、入力手段を閉じて、記憶又は保持された情報が入力変化の影響を受けないようにする。次に、出力手段を開け、保持されている情報が次段に伝わるまで出力する。このように情報の流れを制御して伝達することによって、演算を進める。
【００７４】
本発明によれば、汎用論理モジュールを作動又は停止させるに際し、電源を制御し、再生交差結合型増幅手段を作動又は停止させて、消費電力や動作速度の最適制御が行える。汎用論理モジュールを作動又は停止させるのについて、それらのうち、能動的動作をして働くのは、主に再生交差結合型増幅手段であり、不揮発性の記憶素子（例えば、強誘電体キャパシタ）に情報、演算結果及び状態を書き込み、不揮発で保持し、回路を停止させて休眠状態にし、通電後、それらの読出し状態からスタートさせ、また、全体の電源が遮断された場合は、各モジュールに保存されている不揮発の情報、演算結果及び状態から元の状態に復元し、継続して作動させられる。これにより、消費電力を減らすことや高速に起動することができる。
【００７５】
本発明によれば、入出力のうち、入力と出力を定め、入力端子から入力し、出力端子から出力する入出力端子と；
入出力を制御する情報を入力する入出力制御端子と；
入出力を選択及び制御して入出力し又は論理手段として働かせて入出力する入出力制御手段と；
情報を記憶し、その肯定又は否定を出力する記憶手段と；
その初期化をするクリア入力端子と；
所定の状態にプリセットをするプリセット入力端子と、
動作を制御する作動制御入力端子と；
クリア入力とプリセット入力と作動制御の情報を伝える設定及び制御端子と；
それらからなる汎用論理モジュールと；
それらを結合する結合手段と；
それらを設定及び制御するため外部と通信又は内部の情報で設定又は制御する計算手段を備え、
汎用論理モジュールの内部は、
入出力を入出力の制御情報で選択及び制御して入出力し又は論理として働かせて入出力する入出力制御手段と；
入力を増幅し、反転して出力をする反転増幅器と；
反転増幅器を二つ用い、第１の反転増幅器の入力と第２の反転増幅器の出力及び第１の反転増幅器の出力と第２の反転増幅器の入力を交差結合し、再生増幅する再生交差結合型増幅手段と；
情報を記憶する単数又は複数の記憶素子と；
記憶素子と再生交差結合型増幅手段で情報を記憶し、破壊または非破壊で読み出し、保持し、肯定又は否定で出力する記憶手段と；
基準となる状態を定めて、それを初期状態とし、その値に初期化するクリア・トランジスタと；
所定の状態をプリセットされた状態として定めて、その値にプリセットするプリセット・トランジスタと；
作動又は停止を制御して行う二つの作動制御トランジスタを具備し、
それらを、必要ならば初期化又は所定の状態にプリセットし、入力を選択及び制御して入力し又は論理手段として働かせて入力するのに汎用性を有し、かつ、最小な構成では二つの入出力制御手段を用いて、それらに入力する情報と入出力を制御する情報の組合せからなる二つの和、二つの情報、一つの情報の肯定と否定、又は一つの情報を与えて、記憶し又は再生交差結合型増幅手段を働かせて記憶し、それを肯定又は否定で保持し出力し、又は保持し、出力を同様に選択及び制御して出力する。
【００７６】
これらの手段を一体として有効に働かせることにより、２変数論理関数からUllman他によって定義された順序回路の基本モジュールULM２、それを拡張した２ｒ＋１ULM２、又はそれら双方向に働く汎用論理モジュールを実現し、大規模集積回路の省電力実現に必要となる汎用論理モジュールの動作を停止又は作動させるモードを設け、作動又は停止させて休眠状態にする制御をし、論理回路の一部又は全部をそれらの情報を保持して停止させて論理回路を休眠状態に保ち、節電し又は発熱を制御する。
【００７７】
本発明によれば、汎用論理モジュールを配列して結合手段で結合し、それらの論理関数や機能をプログラムし、又はそれらの結合をプログラムして、一体として複雑な論理関数又は順序回路を実現し、外部と通信し又は内部の情報で設定若しくは制御して、それらを作動又は停止させ、消費電力や演算速度を最適化して演算させ又は情報の伝達する方向を制御して演算させる計算手段を備える。
【００７８】
汎用論理モジュールで表現できる複数の論理機能のうち、プログラムで一つを選択できるように設定し、それら論理を複数段結合できるようにプログラムで経路を選択及び設定して、複雑な論理関数又は順序回路を実現する。これらの柔軟な設定によって再構成が可能になり、それらを計算手段で外部と通信し、又は内部の情報で設定若しくは制御するに際し、節電と高速動作には相反する関係にあり、節電をする場合には、全体として消費電力又は電力を消費する部分の分散や停止制御等を行い、消費電力を最適化し、また、汎用論理素子の記憶を、例えば強誘電体等の不揮発性の記憶素子で保持又は高速に動作させるために、再生交差結合型増幅手段に保持することで節電又は高速に動作を制御して行う。さらに、方向性のない特徴を備えた汎用論理モジュールによる構成では、情報の流れる方向を制御して演算を行う。
【００７９】
本発明によれば、汎用論理モジュールを配列して結合手段で結合し、それらをプログラムで再構成可能にして集積するに際し、機能を各手段、所定の手段、又は外部の手段に分散又は統合する。汎用論理モジュールを配列した集積回路には、汎用論理モジュールと結合手段と簡単な制御手段から出来ている単純なものから、より汎用性を持たせるため各モジュールに機能を付加したものや、計算手段を備えたものもある。それら汎用論理モジュールを一体として働かせるための機能は、主に設定及び制御に関するものであり、これらは計算手段で行われる。しかしながら、単純なものは外部に同様の環境を用意して行うこともできる。また、それらの機能を各手段に分散又はいずれかの手段に統合しておこなうこともできる。
【発明を実施するための最良の形態】
【００８０】
本発による汎用論理モジュール及びそれを有する回路の実施の形態を、図面を参照して説明する。
図５は、汎用論理モジュールを配列した再構成可能な集積回路の概念を示す図である。
これは、主に入出力制御部（プログラマブルな基本演算部）１１で演算され、それを識別し記憶する記憶部１２から構成される汎用論理モジュール１３を配列して、それらを結合する手段を設けてプログラムすることによって、複雑な論理関数や順序回路を実現し、それらを設定及び制御するために計算部１４を設けて一体として、柔軟で再構成可能な集積回路１５を示す図である。以下では、最も基本的な２入力変数の汎用論理モジュールを例に示す。
【００８１】
図６は、本発明の再構成可能な集積回路の構成を示す図である。これは、入出力端子２１及び入出力制御端子２２を備えた入出力制御部２３と、記憶部２４とからなる汎用論理モジュール２５を複数配列し、それらを結合部２６で結合して、複雑な論理演算又は順序回路を実現し、それらを設定及び制御端子２７から設定又は制御するため、計算部２８を設けて、外部と通信し、又は内部の情報により設定若しくは制御を行う一体として柔軟で再構成可能な集積回路２９を示す図である。
【００８２】
図７は、本発明による強誘電体の記憶素子を用いた汎用論理モジュールを示す図である。これは、汎用論理モジュール（Universal  Logic  Module）を外部から定義した形態を示す図であり、入出力端子３１−１、３１−２、３１−３、３１−４及び入出力制御端子３２−１、３２−２、３２−３、３２−４を備えた入出力制御部３３−１、３３−２、３３−３、３３−４と、強誘電体の記憶素子３４−１−１と、クリア端子３５−１及びリセット端子３５−２の動作を制御する二つの作動制御端子３５−３、３５−４及び作動制御トランジスタ３４−５、３４−６を備えた記憶部３４とを具える。
【００８３】
図８は、本発明の記憶に強磁性体の記憶素子を用いた汎用論理モジュールを示す図である。これは、汎用論理モジュール（Universal Logic Module）を外部から定義した形態を示す図であり、入出力端子４１−１、４１−２、４１−３、４１−４及び入出力制御端子４２−１、４２−２、４２−３、４２−４を備えた入出力制御手段４３−１、４３−２、４３−３、４３−４と、強磁性体の記憶素子４４−１−１と、クリア端子４５−１及びプリセット端子４５−２の動作を制御する二つの作動制御端子４５−３、４５−４及び作動制御トランジスタ４５−４、４５−５を備えた記憶部４５とを具える。
【００８４】
図９は、本発明による強誘電体の記憶素子を用いた汎用論理モジュールの構成を示す図である。これは、入出力制御部５１−１、５１−２、５１−３、５１−４のトランスファー・ゲートと、それを制御する制御情報の否定を作り出すインバータと、演算又は記憶をする強誘電体の記憶素子５２、その読出し、書込み及び記憶保持を行う再生交差結合型増幅部を構成する二つの反転増幅器のNMOSトランジスタ及びPMOSトランジスタと、その状態を設定するプリセットNMOSトランジスタ５２−１と、クリアNMOSトランジスタ５２−２と、これを作動させる作動NMOSトランジスタ５３−１及び作動PMOSトランジスタ５３−２とを具える。
【００８５】
この汎用論理モジュールでは、入出力制御部５１−１、５１−２、５１−３、５１−４のトランスファー・ゲートが双方向かつ左右対称であり、再生交差結合型増幅部が入力と出力の区別がないことから、双方向に増幅できる。これらのことから、この汎用論理モジュールは双方向に動作する。また、入力と出力を同方向又は両方向にすることもできる。以下の説明では、設計習慣に従って、“入力端子AとBの入力情報を、その入力を制御する情報を入出力制御端子S０、S１で制御して入力し、出力情報を出力する際に、出力の制御をする制御情報を入出力制御端子QO、Q１から入力して、入出力制御部を制御し、出力端子Q、「Qから出力する”と定義する。
【００８６】
定義に従って、入出力端子AとBから入力される情報を、入出力制御部５１−１、５１−２のトランスファー・ゲートに入力し、それを制御するSO又はS１の制御情報を肯定又は否定にして加える際に、否定をつくるインバータを設けている。そして、そこから入力された情報は、強誘電体の記憶素子５２−１−１に加えられる。それを書き込み、記憶保持し及び読み出しする際に、再生交差結合型増幅部を働かせ、読出しは、作動NMOSトランジスタ５３−１及び作動PMOSトランジスタ５３−２で作動させ、増幅して読み出す。書込みは、二つの入出力制御部５１−１、５２−２のトランスファー・ゲートから入力された情報が制御情報S０、S１で制御されて強誘電体の記憶素子５２の両極にそれぞれ加え、再生交差結合型増幅部を働かせて行う。また、片方に加えられたときは、入出力制御手段５１−１、５１−２のトランスファー・ゲートの出力の他方がフローティングになるので、正帰還させて他方を確定して加える。また、再生交差結合型増幅部によって読み出され又は保持されている記憶Q，「Qは、直接外部に出力し、再生交差結合型増幅部を確実に動作させるためには、入出力制御部５１−１、５１−２又は５１−３、５１−４のトランスファー・ゲートを制御して、外部から分離して働かせる。また、双方向に働かせられる場合は、その入力方向を逆にしても同様の動作が得られる。その再生交差結合型増幅部の動作は、後に図２０及び図２１を用いて説明する。また、強誘電体キャパシタの記憶原理については、後に図１８を用いて説明する。
【００８７】
図１０は、本発明による分割した強誘電体の記憶素子を用いた汎用論理モジュールの構成を示す図である。これは、強誘電体の記憶素子６１−１−１をｃ１とｃ２の二つに分け、二つの入出力制御部６２−１、６２−２から選択及び制御されて加えられる各情報を演算及び記憶するに際し、PL（PL１、PL２）の端子を設けて制御する。これにより、それぞれの状態を個別に記憶させておくことができる。
【００８８】
図１１は、入出力制御部にMOSトランジスタを用いた汎用論理モジュールの構成を示す図である。これは、入出力制御部７１−１、７１−２、７１−３、７１−４のトランスファー・ゲートをMOSトランジスタに置き換えたものである。これにより、トランジスタ数を削減することができる。また、このように半導体素子を他の種類に置き換えても実施可能であり、同様にバイポーラ・トランジスタでの実施も可能である。
【００８９】
図１２は、本発明による読出しにプリチャージ８１及び比較記憶素子８２を用いた汎用論理モジュールの構成を示す図である。この書込み動作は、上記実施の形態と同様であるが、読出しの際に配線D、「Dにプリチャージをして、強誘電体の記憶素子８３に保持されている電荷と、読出しに際し予め比較記憶素子に保持させた電荷とを比較して、高遠に読み出せる方法である。
【００９０】
図１３は、本発明による記憶に強磁性体の記憶素子を用いた汎用論理モジュールの構成を示す図である。これは、記憶部に強磁性体の記憶素子（例えば、ＴＭＲ）９１−１，９１−２を用いた例で、読み出しは、トンネル磁気抵抗の原理を利用して読み出す。書き込まれた記憶は、強磁性体の記憶素子９１−１に保持され、それと比較する情報が、もう一つの記憶素子９１−２に保持されている。それを、再生交差結合型増幅部９２の二つの入力にそれぞれ加え、比較して読み出す。また、書込みは、二つの配線の合成磁界で行われる一般的な強磁性体の磁気薄膜への書込み原理を使う。そのため、書込みをするための回路Tr８,Tr９，Tr１０，Tr１１とTr１２,Tr１３，Tr１４，Tr１５を設けて、再生交差結合型増幅部４−２に保持された演算結果や情報を、φ６によりTr８,Tr１２を開けてTr１０，Tr１１，とTr１４，Tr１５のゲートに伝達し、書込みに必要な時間程度保持し、φ３によりTr３，Tr４を閉じた後にTr９，Tr１３を開けるとともにφ７でTr５を開けて、電流を流して書き込む。ここでは、書込み時に同時に流されるもう一方の電流の説明については省略する。
【００９１】
図１４は、強磁性体の記憶素子（TMR）の原理を示す図である。強磁性体の記憶は、強磁性体の膜及びそれよりも強い磁気を帯びる強磁性体の膜を絶縁体の膜で隔てて配置し、既に説明した方法で書き込む。それを、膜と垂直方向に絶縁膜を挟んでトンネル効果で読み出すと、二つの膜が同じ方向の場合は抵抗が小さく、反対の方向に磁化されている場合は抵抗が大きくなる。この差MRが、顕著な素子がトンネル磁気効果記憶素子である。この差を情報として読み出す。
【００９２】
図１５は、２変数論理関数を単線式の組合せ論理で実現した例である。これは、図２で示した回路の入力とその制御情報の組合せで各種の論理が実現できるものである。その特徴については既に説明したので省略する。
【００９３】
図１６は、２変数論理関数を２線式の組合せ論理で実現した例である。これを強誘電体のキャパシタの両極に加えることにより、図３で示した回路の入力とその制御情報の組合せで各種の論理が実現できるものである。その特徴については既に説明したので省略する。
【００９４】
図１７は、Ullman他による汎用論理モジュールULM２を示す図である。この汎用理論モジュール１００は、Ullmam他によりディスクリートの論理回路又は小規模集積回路による論理回路の構成方法として提案された。そのうち、ULM２は、２入力ANDゲート２個及び２入力ORゲート１個のマルチプレクサとラッチ回路からなる順序機械として実現されていた。この汎用論理モジュール１００は、２入力で理論的に最適な回路である。しかしながら、それらは、理論的に論理素子を組み合せて構成されたものであり、それを構成する素子が十分に最適化されているものではなかった。また、ハードウェアの性能が重視される実装では、特定の関数を表現する論理モジュールに比べて素子数が増えることや、組合せ論理素子による設計として単体で完全系の論理モジュール（例えば、NAND論理素子やNOR論理素子）の方が使いやすかった。
【００９５】
図１８は、ULM２をパス・トランジスタと組合せ論理で構成した図である。これは、パス・トランジスタ・ロジックの出力をWired−OR結合した出力からインバータを使って肯定と否定を作り出したものであり、従来は、論理回路を組合せ論理素子で設計していたものを、更に柔軟でリコンフィギュアブルかつプログラマブルな試作や、少量生産又は修正可能なアプリケーションに特化した集積回路として、多少の素子数の増加に比べて汎用性が必要な分野で広くその重要性が認められて実用化されている。しかしながら、Wired−OR論理演算結果から肯定と否定を作り出すことができないことや、演算結果の記憶やフリップ・フロップが直接にモジュール内部で実現できないことから、Ullman他が理論的に展開した結果を十分に満たすものではなかった。
【００９６】
図１９は、強誘電体キャパシタによるパスゲート機能論理素子を示す図である。これは、最初に初期化し、二つの入力をクロックで制御して入力し、その差と強誘電体キャパシタの第１の値及び第２の値からなる二つの記憶された状態とにより演算するものである。上記非特許文献８に示されているように、順序機械として組合せ論理と等価な働きをするが、入力系列が変わると等価な関数も変わる入力依存型組合せ論理関数表現といえる。
【００９７】
図２０は、強誘電体キャパシタの記憶原理と演算を示す図である。このキャパシタは、自発分極作用により飽和分極にまで電荷を蓄積すると、放置してもP１とP２の状態が長期間持続する。この特性を利用することにより、（１）両極が飽和電荷に達するまで印加することによって状態を反転させる。また、（２）状態が反転するしきい値を超えなければ、電圧を加えるのをやめると元の状態に復元する特性を有する。また、両極に同じ電圧が加えられると、（３）両極の電位がシフトするのみで、電圧を加えるのをやめると元の電位に戻る。これら自発分極の状態の遷移を、演算及び不揮発性の記憶に利用する。
【００９８】
図２１は、本発明による強誘電体キャパシタを用いた汎用論理モジュールULM２を示す図である。これは、図９に示したように、二つの入出力制御部のトランスファー・ゲートとそれらを制御する情報からその値とその否定を生成して、入出力制御部のトランスファー・ゲートにそれぞれ加えて、マルチプレクサを形成し、その出力を強誘電体の記憶素子の一方の電極に加え、他方はフローティングになるため、その論理値（既に定まっている論理値の肯定）を確定し、それを加えて記憶させる。これにより、パス・トランジスタ・ロジックの出力を、肯定と否定の二つの論理値にするとともに、不揮発性のラッチ、フリップ・フロップ及び記憶の順序回路を形成する。これにより、Ullman他が展開した論理回路を構成できる。
【００９９】
図２２は、再生交差結合型増幅部の構成を示す図である。この増幅部は、第１の反転増幅器を構成するNMOSトランジスタTr１及びPMOSトランジスタTr３と、第２の反転増幅器を構成するNMOSトランジスクTr２及びPMOSトランジスタTr４とからなる２組の反転増幅器を、正帰還するように交差結合し、その二つの状態を保持する出力間に強誘電体の記憶素子１０１を結合して、二つの状態を、不揮発で記憶し、保持する。
【０１００】
書込みは、p１とp２間に電源を供給し、再生交差結型増幅部１０２を働かせて書き込む方法と、停止させ、外部からの情報のみで節電して書き込む方法とがある。再生交差結合型増幅部１０２を働かせて書き込む方法は、外部からCAとCBに供給された情報により、反転増幅器の入力Q、「Qに入力して書き込む。例えば、Qに論理値“１”を書き込むとともに、「Qに論理値“０”を書き込むとき、Qが論理値“１”になると、第２の反転増幅器T２のゲートがONになって導通し、かつ、「Qが論理値“１”になると、第１の反転増幅器T１のゲートがOFFになり、Q点の電位は“１”になり、「Q点の電位は“０”になる。それにより、強誘電体の記憶素子１０１の両極に電位差が生じ、飽和分極になるまで電荷が蓄積される。外部からの情報供給のみで書き込む方法は、外部からの情報を、強誘電体の記憶素子１０１が飽和分極になるまで電荷を供給して直接書き込む。記憶の保持は、電源を遮断し、強誘電体の記憶素子１０１の不揮発性を利用して保持する方法と、再生交差型増幅部１０２を働かせて保持する方法とがある。不揮発性の強誘電体の記憶素子１０１に記憶されたデータを読み出すためには、例えば、記憶されている強誘電体の記憶素子１０１のQ点につながる電極を＋Vs、「Q点につながる電極を−Vs（Q点：“１”、「Q点：“０”を記憶している。）とすると、P１を−Vssに下げるとともにP２を+Vddに上げると、Q、「Q点の電位が上昇してT１、T２がスレッシュホールド近づくに従って、強誘電体の記憶素子１０１に保持されている±Vsの差によってT２が導通するとともにT１が不導通になる傾向があり、それが再生増幅されることと、電位が上昇を続けることによって、急速にQが論理値“１”、「Ｑが論理値“０”になり、読み出しが完了する。また、この時点で、強誘電体の記憶素子１０１は、飽和分極に達することから再書き込みされる。
【０１０１】
図２３は、再生交差結合型増幅部の起動時の動作を示す図である。電源の供給を制御して起動し、最初に図２２で示したp１を−Vssにし、次にP２を+Vddにすることにより、強誘電体の記憶素子１０１に保持されていた記憶ｖｓの差を増幅して読み出す。その他の動作も同様であるので省略する。
【０１０２】
図２４は、本発明による２入力変数汎用論理モジュールULM２のシンボル表現で示した図である。以後の説明のため図１９をシンボルにして示した図である。
図２５は、本発明による拡張された２入力AND演算部と汎用論理モジュールで構成したJK−FFを示す図である。２入力変数の汎用論理モジュールを、RSフリップ・フロップとしてプログラムし、その入力に２入力ANDゲートを付け、J入力と「QのＡＮＤ及びK入力とQのANDをとり、R、S端子に入力して実現する。また、J、K入力部のANDゲートをプログラムして構成できることから、三つのULM２を用いて全てプログラムで実現することもできる。
【０１０３】
図２６は、本発明による拡張された２入力AND演算部と汎用論理モジュールで構成したJK−FFの詳細を示す図である。
図２７は、本発明による２r＋１多入力に拡張したULM２モジュールを示した図である。この拡張には各種論理素子が利用できるが、パス・トランジスタ・ロジックで構成する方法は、更に少ない素子で実現できる。これにより、更に柔軟に論理回路を表現でき、汎用論理モジュールを効率よく使用できる。
【０１０４】
図２８は、本発明による一つの汎用論理回路モジュールの出力と出力制御情報によるEXOR演算を示した図である。ここでは、その代表的なEXOR演算について説明する。そのEXOR演算は、表３に示してある。例えば、被演算情報をA、演算情報をBとし、被演算情報（A、「A）と演算情報（B、「B）を用意し、被演算情報（A、「A）を、入出力端子から入出力制御部１１１−１、１１１−２のトランスファー・ゲートに入力し、それを制御するに際し、S０とS１の制御情報を肯定及び否定にして加えるために、否定をつくるインバータを設け、選択及び制御して入力された情報は、強誘電体の記憶素子１１２に入力される。それを読み出し又は保持し、再生交差結合型増幅部の出力である被演算情報（Q、「Q）と演算情報（B、「B）を、入出力制御部１１１−３、１１１−４のトランスファー・ゲートの制御端子に入力し、A・「Bと「A・Bの演算をするように加え、選択及び制御して、それらの出力をWired−OR結合して、A・「B＋「A・Bの演算結果を得る。演算情報の肯定と否定又はそれから生成される演算情報を外部で用意できる場合、同様のことがAND，OR，NAND，NOR、XNORの演算についても行える。それらについては、図３０〜図３４に示す。以後、２変数の論理演算の被演算情報をA、演算情報をBとする。
【０１０５】
図２９は、本発明による汎用論理機能モジュールの出力と出力制御情報で実現したEXOR演算を示した図である。更に一般的に演算するために、図２８で示した強誘電体の記憶素子１１２を用いた汎用論理モジュールを二つ使用し、二つの被演算情報Aと演算情報Bを、強誘電体の記憶素子１１２を用いた汎用論理モジュールにそれぞれ保持し、それらの出力（A、「A）と(B、「B)を、各入出力制御部１１１−３、１１１−４のトランスファー・ゲートを利用してパス・トランジスタ・ロジックを形成し、A・「Bと「A・Bの出力をWired−OR結合して、A・「B＋「A・BのEXOR演算をするものである。同様に、「A・「B＋A・Bの結合をすることによりEXNOR演算もできる。
【０１０６】
図３０は、本発明による汎用論理機能モジュールの出力と出力制御情報で実現したAND演算を示した図である。以後、説明を明確にするために、強誘電体の記憶素子を用いた汎用論理モジュールを、シンボルで示して説明する。二つの変数の値を被演算情報A、演算情報Bとし、それを各汎用論理モジュールに保持し、被演算情報Aの肯定と否定（A、「A）と演算情報Bの肯定と否定（B、「B）を用意し、各入出力制御手段のトランスファー・ゲートを利用し、パス・トランジスタ・ロジックを形成して演算を行う。このとき、入出力トランスファー・ゲートを介さないQ，「Q出力も必要になる。この出力は、高々二つのトランジスタのゲートに供給される一定の負荷であるので、直接結合しても差し支えはないが、入出力制御部のトランスファー・ゲートを設けて、読出し、書込み、記記憶保持又は作動に影響が及ばないようにすることもできる。以下の演算においても同じことが言える。
【０１０７】
図３１は、本発明による汎用論理機能モジュールの出力と出力制御情報で実現したNAND演算を示した図である。これは、図９と同様に肯定と否定の出力を利用してNAND演算を行う。二つの出力（A、「A）と（B、「B）により、パス・トランジスタ・ロジックで「A・Bと「B・「Bの演算を行い、その結果をWired−０R結合して、「A・B＋「B・「BのNAND論理を実現する。
【０１０８】
図３２は、本発明による汎用論理機能モジュールの出力と出力制御情報で実現したOR演算を示した図である。
これは、図９と同様に肯定と否定の出力を利用してOR演算を行う。二つの出力（A、「A）と（B、「B）により、パス・トランジスタ・ロジックでA・「BとB・B演算を行い、その結果をWired−０R結合して、A+「B+B・BのOR論理を実現する。
【０１０９】
図３３は、本発明による汎用論理モジュールの出力とパス・トランジスタで構成した論理回路を示した図である。これは、図２９〜３２の演算を更に汎用化したものであり、これによって、一貫したパス・トランジスタ・ロジックのプログラムが可能になる。
【０１１０】
図３４は、本発明による汎用論理モジュールを配列したプログラマブル集積回路を示した図である。２変数の各種組合せ論理演算、記憶及びフリップ・フロップの動作を選択してプログラムで設定できるようにした２入力変数汎用論理モジュールULM２を、セルとして配列し、それらを格子状につなぐ配線領域を設け、その交点にプログラム配線領域を設け、プログラム配線可能で全体の動作がプログラム制御可能な計算部を設けて、リコンフィギュアブルかつプログラム可能で柔軟な最適設計が行える集積回路を実現したものである。
【０１１１】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
【図面の簡単な説明】
【０１１２】
【図１】一般的な２変数組合せ論理の構成を示す図である。
【図２】本発明による２変数組合せ論理の構成を示す図である。
【図３】２変数ＥＸＯＲ演算の構成例を示す図である。
【図４】図４（ａ）は、方向性がない再生交差結合型増幅部の構成を示す図であり、図４（ｂ）は、方向性がある再生交差結合型増幅部の構成を示す図である。
【図５】本発明による再構成可能な集積回路の概要を示す図である。
【図６】本発明による再構成可能な集積回路の構成を示す図である。
【図７】本発明による強誘電体の記憶素子を用いた汎用論理モジュールを示す図である。
【図８】本発明による強磁性体の記憶素子を用いた汎用論理モジュールを示す図である。
【図９】本発明による強誘電体の記憶素子を用いた汎用論理モジュールの構成を示す図である。
【図１０】本発明による分割した強誘電体の記憶素子を用いた汎用論理モジュールの構成を示す図である。
【図１１】本発明による入出力制御部としてＭＯＳトランジスタを用いた汎用論理モジュールの構成を示す図である。
【図１２】本発明による読出しにプリチャージ及び比較記憶素子を用いた汎用論理モジュールの構成を示す図である。
【図１３】本発明による強磁性体の記憶素子を用いた汎用論理モジュールを示す図である。
【図１４】強磁性体の記憶素子（ＴＭＲ）の原理を示す図である。
【図１５】２変数関数を単線式のプログラム可能な論理素子で実現した例を示す図である。
【図１６】２変数関数を２線式のプログラム可能な論理素子で実現した例を示す図である。
【図１７】Ullman他による汎用論理モジュールＵＬＭ２を示す図である。
【図１８】ＵＬＭ２をパス・トランジスタと組合せ論理で構成した図である。
【図１９】強誘電体キャパシタによるパスゲート機能論理素子を示す図である。
【図２０】強誘電体キャパシタの記憶原理及び演算を示す図である。
【図２１】本発明による強誘電体キャパシタを用いた汎用論理モジュールＵＬＭ２を示す図である。
【図２２】再生交差結合型増幅部の構成を示す図である。
【図２３】再生交差結合型増幅部の起動時の動作を示す図である。
【図２４】本発明による２入力変数汎用論理モジュールＵＬＭ２のシンボル表現で示した図である。
【図２５】本発明による拡張された２入力ＡＮＤ演算部及び汎用論理モジュールで構成したＪＫ−ＦＦを示す図である。
【図２６】本発明による拡張された２入力ＡＮＤ演算部及び汎用論理モジュールで構成したＪＫ−ＦＦの詳細を示す図である。
【図２７】本発明による２ｒ＋１多入力に拡張したＵＬＭ２モジュールを示す図である。
【図２８】本発明による一つの汎用論理モジュールの出力及び出力制御情報によるＥＸＯＲ演算を示す図である。
【図２９】本発明による汎用論理モジュールの出力及び出力制御情報で実現したＥＸＯＲ演算を示す図である。
【図３０】本発明による汎用論理モジュールの出力及び出力制御情報で実現したＡＮＤ演算を示す図である。
【図３１】本発明による汎用論理モジュールの出力及び出力制御情報で実現したＮＡＮＤ演算を示す図である。
【図３２】本発明による汎用論理モジュールの出力及び出力制御情報で実現したＯＲ演算を示す図である。
【図３３】本発明による汎用論理モジュールの出力及びパス・トランジスタで構成した論理回路を示す図である。
【図３４】本発明による汎用論理モジュールを配列したプログラマブル集積回路を示す図である。
【符号の説明】
【０１１３】
１１，２３  入出力制御部
１２，２４  記憶部
１３，２５  汎用論理モジュール
１４，２８  計算部
１５，２９  集積回路
２１，２２  入出力端子
２６  結合部
２７  設定及び制御素子
【図１】
2006303857.tif 000009
【図２】
2006303857.tif 000010
【図３】
2006303857.tif 000011
【図４】
2006303857.tif 000012
【図５】
2006303857.tif 000013
【図６】
2006303857.tif 000014
【図７】
2006303857.tif 000015
【図８】
2006303857.tif 000016
【図９】
2006303857.tif 000017
【図１０】
2006303857.tif 000018
【図１１】
2006303857.tif 000019
【図１２】
2006303857.tif 000020
【図１３】
2006303857.tif 000021
【図１４】
2006303857.tif 000022
【図１５】
2006303857.tif 000023
【図１６】
2006303857.tif 000024
【図１７】
2006303857.tif 000025
【図１８】
2006303857.tif 000026
【図１９】
2006303857.tif 000027
【図２０】
2006303857.tif 000028
【図２１】
2006303857.tif 000029
【図２２】
2006303857.tif 000030
【図２３】
2006303857.tif 000031
【図２４】
2006303857.tif 000032
【図２５】
2006303857.tif 000033
【図２６】
2006303857.tif 000034
【図２７】
2006303857.tif 000035
【図２８】
2006303857.tif 000036
【図２９】
2006303857.tif 000037
【図３０】
2006303857.tif 000038
【図３１】
2006303857.tif 000039
【図３２】
2006303857.tif 000040
【図３３】
2006303857.tif 000041
【図３４】
2006303857.tif 000042