(57)【要約】【課題】  遮光効果が高く信頼性の向上した半導体装置であり、さらには、半導体装置の微細化を図ることができる半導体装置を提供する。【解決手段】  本発明の半導体装置は、被遮光領域１０Ａを有する半導体層１０と、  前記被遮光領域１０Ａの前記半導体層１０に設けられた半導体素子１００、１２０と、  前記半導体素子１００、１２０の上方に設けられた第１層間絶縁層４０と、  前記第１層間絶縁層の上方に設けられ、複数の第１遮光層４４と、  少なくとも第１遮光層４４の上方に設けられた第２層間絶縁層５０と、  前記第２層間絶縁層５０の上方に設けられ、所定のパターンの第２遮光層５４と、を含み、  前記第２遮光層５４は、少なくとも隣り合う前記第１遮光層４４同士の間に位置するようなパターンを有する。【選択図】      図１
2006080323.tif 000002
【特許請求の範囲】
【請求項１】
被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた複数の第１遮光層と、
少なくとも第１遮光層の上方に設けられた第２層間絶縁層と、
前記第２層間絶縁層の上方に設けられた第２遮光層と、を含み、
前記第２遮光層は、少なくとも隣り合う前記第１遮光層同士の間に設けられるよう所定のパターンを有している、半導体装置。
【請求項２】
請求項１において、
前記被遮光領域は、前記第１遮光層および前第２遮光層の少なくともいずれか一方に覆われている、半導体装置。
【請求項３】
請求項１または２において、
前記第２遮光層は、少なくとも前記第１遮光層の反転形状を含むパターンを有する、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１遮光層および前記第２遮光層の少なくとも一方は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第２遮光層は、前記第１遮光層と部分的に重なって設けられる、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１遮光層は、配線層である、半導体装置。
【請求項７】
請求項１〜６のいずれかにおいて、
前記第２遮光層は、配線層である、半導体装置。
【請求項８】
請求項１〜７のいずれかにおいて、
さらに、前記第１遮光層と前記第２遮光層とを接続するビア層が設けられている、半導体装置。
【請求項９】
請求項８において、
前記ビア層は、前記第１遮光層と前記第２遮光層とが重なっている部分に設けられている、半導体装置。
【請求項１０】
請求項１〜９のいずれかにおいて、
さらに、前記半導体素子と前記第１層間絶縁層との間に設けられた第３層間絶縁層と、
前記第３層間絶縁層の上に設けられた配線層と、を含み、
前記配線層は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。
【請求項１１】
被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた第１遮光層と、を含み、
前記第１遮光層は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。
【請求項１２】
請求項１〜１１のいずれかにおいて、
前記被遮光領域の外側に、遮光領域を有し、
前記遮光領域において、
前記半導体層の上方に設けられた前記第１層間絶縁層と、
前記第１層間絶縁層の上の第１金属層と、
前記半導体層と前記第１金属層との間に設けられたコンタクト層と、
少なくとも前記第１金属層の上方に設けられた第２層間絶縁層と、
前記第２層間絶縁層の上方に設けられた第２金属層と、
前記第１金属層と、前記第２金属層とを接続するビア層と、
を含む、半導体装置。
【請求項１３】
請求項１２において、
前記遮光領域は、前記被遮光領域を囲むように設けられている、半導体装置。
【請求項１４】
請求項１２または１３において、
前記ビア層は、前記遮光領域において、穴状でなく、互いにつながった溝に導電層を埋め込んで形成されている、半導体装置。
【請求項１５】
請求項１２〜１４のいずれかにおいて、
前記コンタクト層は、前記遮光領域において、穴状でなく互いにつながった溝に導電層を埋め込んで形成されている、半導体装置。
【請求項１６】
請求項１２または１３において、
前記ビア層は、前記遮光領域において、千鳥状に配置されている、半導体装置。
【請求項１７】
請求項１２〜１４のいずれかにおいて、
前記コンタクト層は、前記遮光領域において、千鳥状に配置されている、半導体装置。
【請求項１８】
請求項１〜１７のいずれかにおいて、
前記不揮発性メモリは、一層ゲート型の不揮発性メモりである、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光をうけることにより、特性が変動しうる半導体素子を含む半導体装置に関する。
【背景技術】
【０００２】
光をうけることにより、その特性が変動しうる半導体素子として、ＭＯＳトランジスタや、フローティングゲート電極を有する不揮発性メモリなどが挙げられる。これらの半導体素子は、特に、ベアチップなどのＣＯＧ実装法などにより実装される場合、光があたってしまい、ＭＯＳトランジスタであればオンオフ特性の変動や、また不揮発性メモリであれば、フローティングゲート電極に注入された電子が抜けてしまうことがある。このような半導体素子の特性の変動を防ぐために、これらのデバイスが設けられている領域の上方には、光が照射されることを防ぐための遮光層が設けられている。
【０００３】
遮光層を用いた技術として、特開平１１−２８８９３４号公報が挙げられる。この特開平１１−２８８９３４号公報には、半導体素子を覆う遮光層が異なるレベルに設けられており、この２つの遮光層は、コンタクト層により接続されている。
【特許文献１】特開平１１−２８８９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、遮光効果を高めるためには、光をうけることから保護したい領域の上方にのみ遮光層を設けるだけでは充分に遮光することができず、その外延をも広く覆うように形成する必要がある。そのため、遮光層の面積を縮小することができず、ひいては、半導体装置の縮小化の妨げになることがある。また、保護したい領域の面積が大きい場合、デザインルールの都合上、単層の遮光層のみでは覆いきれないことがある。
【０００５】
本発明の目的は、遮光効果が高く信頼性の向上した半導体装置であり、さらには、半導体装置の微細化を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた複数の第１遮光層と、
少なくとも第１遮光層の上方に設けられた第２層間絶縁層と、
前記第２層間絶縁層の上方に設けられた第２遮光層と、を含み、
前記第２遮光層は、少なくとも隣り合う前記第１遮光層同士の間に設けられるよう所定のパターンを有している。
【０００７】
本発明の半導体装置によれば、半導体素子は、その上方に設けられた第１遮光層と、第１遮光層とは異なるレベルに設けられた第２遮光層とにより覆われている。そのため、半導体素子が光に暴露されることがなく、特性の変動などを起こさず、信頼性の高い半導体装置を提供することができる。特に、遮光したい面積が大きい場合には、一層の金属層で覆えないことがある。しかし、本発明の半導体装置によれば、異なるレベルの金属層を複数層用いて、交互に配置することで、遮光領域が大きい場合においても覆うことができ、信頼性が向上した半導体装置を提供することができるのである。
【０００８】
本発明の半導体装置は、さらに、下記の態様をとることができる。
【０００９】
本発明の半導体装置において、前記被遮光領域は、第１金属層および前第２遮光層の少なくともいずれか一方に覆われていることができる。
【００１０】
この態様によれば、被遮光領域は、第１遮光層および第２遮光層の少なくともいずれか一方には覆われており、光を受けることにより特性が変動しうる半導体素子に光をあたることを抑制することができる。
【００１１】
本発明の半導体装置において、前記第２遮光層は、少なくとも前記第１遮光層の反転形状を含むパターンを有することができる。
【００１２】
この態様によれば、被遮光領域は、第１遮光層および第２遮光層の少なくともいずれか一方には覆われることとなり、光を受けることを抑制することができる。
【００１３】
本発明の半導体装置において、前記第１遮光層および前記第２遮光層の少なくとも一方は、前記被遮光領域内においてデザインルールが許容する最大寸法を有することができる。
【００１４】
なお、このとき最大寸法を有するとは、第１遮光層の全体が最大寸法を有している場合の他、局所的に最大寸法を有する場合も含む。
【００１５】
本発明の半導体装置において、前記第２遮光層は、前記第１遮光層と部分的に重なって設けられることができる。
【００１６】
この態様によれば、被遮光領域の上方において、第２遮光層と第１遮光層とが、部分的に重なることで、遮光効果をより高めることができる。
【００１７】
本発明の半導体装置において、前記第１遮光層は、配線層であることができる。
【００１８】
本発明の半導体装置において、前記第２遮光層は、配線層であることができる。
【００１９】
本発明の半導体装置において、さらに、前記第１遮光層と前記第２遮光層とを接続するビア層が設けられていることができる。
【００２０】
この態様によれば、第１遮光層と第２遮光層とを接続するビア層が、横方向からの光の進入を防ぐことができ、遮光効果をより向上させることができる。その結果、信頼性の高い半導体装置を提供することができる。
【００２１】
本発明の半導体装置において、前記ビア層は、前記第１遮光層と前記第２遮光層とが重なっている部分に設けられていることができる。
【００２２】
本発明の半導体装置において、さらに、前記半導体素子と前記第１層間絶縁層との間に設けられた第３層間絶縁層と、
前記第３層間絶縁層の上に設けられた配線層と、を含み、
前記配線層は、前記被遮光領域内においてデザインルールが許容する最大寸法を有することができる。
【００２３】
本発明の半導体装置において、被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた第１遮光層と、を含み、
前記第１遮光層は、前記遮光領域内においてデザインルールが許容する最大寸法を有することができる。
【００２４】
本発明の半導体装置において、前記被遮光領域の外側に、遮光領域を有し、
前記遮光領域において、
前記半導体層の上方に設けられた前記第１層間絶縁層と、
前記第１層間絶縁層の上の第１金属層と、
前記半導体層と前記第１金属層との間に設けられたコンタクト層と、
少なくとも前記第１金属層の上方に設けられた第２層間絶縁層と、
前記第２層間絶縁層の上方に設けられた第２金属層と、
前記第１金属層と、前記第２金属層とを接続するビア層と、
を含むことができる。
【００２５】
本発明の半導体装置によれば、被遮光領域の外側の遮光領域に複数のビア層およびコンタクト層が設けられていることで、横方向からの光の進入を抑制する効果を高めることができる。
【００２６】
本発明の半導体装置において、前記遮光領域は、前記被遮光領域を囲むように設けられていることができる。
【００２７】
本発明の半導体装置において、前記ビア層は、前記遮光領域において、穴状でなく、互いにつながった溝に導電層を埋め込んで形成されていることができる。
【００２８】
本発明の半導体装置において、前記コンタクト層は、前記遮光領域において、穴状でなく互いにつながった溝に導電層を埋め込んで形成されていることができる。
【００２９】
この態様によれば、被遮光領域の側面は、コンタクト層およびビア層により覆われていることになり、遮光効果をさらに高めることができる。
【００３０】
本発明の半導体装置において、前記ビア層は、前記遮光領域において、千鳥状に配置されていることができる。
【００３１】
本発明の半導体装置において、前記コンタクト層は、前記遮光領域において、千鳥状に配置されていることができる。
【００３２】
この態様によれば、被遮光領域の側面は、コンタクト層およびビア層の少なくともいずれか一方に覆われていることになり、遮光効果をさらに高めることができる。
【００３３】
本発明の半導体装置において、前記不揮発性メモリは、一層ゲート型の不揮発性メモリであることができる。
【００３４】
この態様によれば、電荷保持特性の向上した不揮発性メモリを有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について説明する。
【００３６】
１．第１の実施の形態
第１の実施の形態の半導体装置について、図１（Ａ）、図１（Ｂ）を参照しつつ説明する。図１（Ａ）は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図１（Ｂ）は、図１（Ａ）に示す半導体装置の被遮光領域１０Ａを示す平面図である。
【００３７】
図１に示すように、本実施の形態の半導体装置は、ＭＯＳトランジスタ１００などの半導体素子が形成される被遮光領域１０Ａを有する。被遮光領域１０Ａには、ＭＯＳトランジスタを構成する要素の全てが含まれている必要はなく、ＭＯＳトランジスタ１００を構成する要素のうち、光を受けることにより、ＭＯＳトランジスタ１００の特性の変動に影響を与える箇所（たとえば、ゲート電極）が少なくとも含まれていればよい。
【００３８】
ＭＯＳトランジスタ１００は、半導体層１０の上に設けられたゲート絶縁層１１０、ゲート絶縁層１１０の上に設けられたゲート電極１１２と、ゲート電極１１２の側面に設けられたサイドウォール絶縁層１１４と、半導体層１０に設けられた不純物領域１１６と、を有する。この不純物領域１１６は、ＭＯＳトランジスタ１００のソース領域またはドレイン領域となる。
【００３９】
ＭＯＳトランジスタ１００は、層間絶縁層２０に覆われ、この層間絶縁層２０の上に、層間絶縁層３０、４０、５０、６０が順次設けられている。層間絶縁層２０、３０、４０、５０、６０としては、公知の酸化膜や窒化膜などの絶縁膜を用いることができる。そして、層間絶縁層４０と、層間絶縁層５０との間に、複数の遮光層４４が、層間絶縁層５０と層間絶縁層６０との間には、複数の遮光層５４が設けられている。遮光層４４と、遮光層５４とは、異なるレベルの層間絶縁層４０、５０の上に設けられている。遮光層５４は、少なくとも遮光層４４の相互間に位置するように設けられている。本実施の形態の半導体装置では、遮光層５４が遮光層４４の相互間に位置し、さらに、遮光層４４と、遮光層５４とが部分的に重なるようなパターンを有している。すなわち、遮光層５４は、遮光層４４の反転形状を少なくとも含むパターンを有することとなる。
【００４０】
図１（Ｂ）に示すように、本実施の形態の半導体装置では、被遮光領域１０Ａは、遮光層４４および遮光層５４の少なくともいずれか一方により覆われている。
【００４１】
本実施の形態の半導体装置によれば、半導体素子であるＭＯＳトランジスタ１００は、その上方に設けられた第１遮光層４４と、第１遮光層４４とは異なるレベルに設けられた第２遮光層５４とにより、相互に補完しあって被遮光領域１０Ａ全体を覆っている。そのため、半導体素子が光に暴露されることなく、特性の変動などを起こさず、信頼性の高い半導体装置を提供することができる。特に、遮光したい面積が大きい場合には、一層の金属層で覆えないことがある。しかし、本実施の形態の半導体装置によれば、異なるレベルの遮光層４４、５４を用いて、平面視したときに交互に配置することで、被遮光領域１０Ａが大きい場合においてもその全面を覆うことができ、信頼性が向上した半導体装置を提供することができるのである。
【００４２】
２．第２の実施の形態
次に、第２の実施の形態にかかる半導体装置について説明する。第２の実施の形態は、第１の実施の形態の半導体装置に、遮光層４４と遮光層５４とを接続するビア層を設けた例である。図２（Ａ）は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図２（Ｂ）は、図２（Ａ）に示す半導体装置の平面図である。なお、以下の説明において、第１の実施の形態と同様の点については、詳細な説明を省略することがある。
【００４３】
図２（Ａ）に示すように、本実施の形態の半導体装置は、ＭＯＳトランジスタが形成された被遮光領域１０Ａを有する。ＭＯＳトランジスタ１００については、第１の実施の形態と同様である。ＭＯＳトランジスタ１００の上方には、層間絶縁層２０、３０、４０、５０、６０が順次設けられ、層間絶縁層４０の上には、複数の遮光層４４が、層間絶縁層５０の上には、遮光層５４が設けられている。遮光層４４と遮光層５４との位置関係は、第１の実施の形態と同様である。
【００４４】
遮光層４４と、遮光層５４とは、層間絶縁層５０に設けられたビア層５２により接続されている。ビア層５２は、遮光層４４と遮光層５４とが重なっている位置に設けられている。このビア層５２は、層間絶縁層５０にビアホールを形成して導電層で埋め込んで形成されるものである。本実施の形態の半導体装置では、図２（Ａ）および図２（Ｂ）に示すように、遮光層４４と遮光層５４とが重なっている箇所の全てに設けられている。
【００４５】
本実施の形態の半導体装置によれば、遮光層４４と遮光層５４との間にビア層５２が設けられているために、上方向からの光の進入に加えて、横方向からの光の進入を防ぐことができる。その結果、遮光効果をより高めることができ、信頼性の向上した半導体装置を提供することができる。
【００４６】
３．第３の実施の形態
次に、第３の実施の形態の半導体装置について説明する。図３（Ａ）は、本実施の形態にかかる半導体装置を模式的に示す断面図である。あり、図３（Ａ）は、図３（Ｂ）のＩ−Ｉ線に沿った断面図である。なお、以下の説明において、第１の実施の形態と同様の点については、詳細な説明を省略することがある。
【００４７】
図３（Ａ）および図３（Ｂ）に示すように、本実施の形態の半導体装置は、ＭＯＳトランジスタ１００などの半導体素子が設けられた被遮光領域１０Ａと、被遮光領域１０Ａの外側に設けられた遮光領域１０Ｂとを有する。
【００４８】
被遮光領域１０Ａでは、半導体層１０の上にＭＯＳトランジスタ１００が設けられる。ＭＯＳトランジスタ１００については、第１の実施の形態と同様である。ＭＯＳトランジスタ１００の上には、層間絶縁層２０が設けられている。層間絶縁層２０の上に、配線層２４が設けられている。層間絶縁層２０には、コンタクト層２２が設けられ、このコンタクト層２２は、配線層２４と、ＭＯＳトランジスタ１００の不純物領域１１６とを電気的に接続している。配線層２４は、遮光層としての役割を持たせる目的で、被遮光領域１０Ａ内において、デザインルールにより許容される範囲内で大きな面積を有するようにパターニングされている。配線層２４を覆うように層間絶縁層３０が設けられ、この層間絶縁層３０の上にも、配線層３４が設けられている。配線層３４は、配線層２４と同様に、遮光層としての役割を持たせる目的を果たすようにパターニングされており、少なくとも被遮光領域１０Ａのうち配線層２４に覆われていない箇所を覆うパターンを有している。
【００４９】
遮光領域１０Ｂでは、半導体層１０の上に、複数の層間絶縁層２０、３０、４０、５０、６０が順次設けられている。層間絶縁層２０、３０、４０、５０、の上に、それぞれ、所定のパターンを有する金属層２８、３８、４８、５８が設けられている。各金属層２８、３８、４８、５８は、被遮光領域１０Ａにおいて、同一の層間絶縁層の上にある配線層あるいは遮光層と、同一の工程で形成されたものである。
【００５０】
遮光領域１０Ｂでは、半導体層１０と金属層２８との間はコンタクト層２６により接続され、金属層２８、３８の相互間、金属層３８、４８の相互間、金属層４８、５８の相互間は、それぞれ、ビア層３６、４６、５６により接続されている。
【００５１】
本実施の形態の半導体装置では、図３（Ｂ）に示すように、遮光領域１０Ｂにおいて、コンタクト層２６およびビア層３６、４６、５６は、一列に形成されている場合を例として説明したが、これに限定されることはなく、たとえば、複数列に配置され、千鳥状に配置されていてもよい。
【００５２】
本実施の形態の半導体装置によれば、被遮光領域１０Ａの上方は、配線層２４、３４に覆われており、上方向からの光の進入を抑制することができる。さらに、被遮光領域１０Ａが遮光領域１０Ｂに設けられたビア層３６、４６、５６およびコンタクト層２６に囲まれていることにより、横方向からの光の進入をも抑制することができる。その結果、光が照射されてその特性が変動しうる半導体素子などにおいて、そのような問題を回避することができ、信頼性の向上した半導体装置を提供することができる。
【００５３】
４．第４の実施の形態
次に、第４の実施の形態について、図４〜９を参照しながら説明する。第４の実施の形態は、被遮光領域１０Ａに不揮発性メモリセル（以下、「メモリセル」という）のセルアレイが形成されている場合である。図４、５は、本実施の形態の半導体装置において、被遮光領域１０Ａに設けられる半導体素子であるメモリセルを示す図である。以下の説明では、まず、被遮光領域１０Ａに設けられるメモリセル１２０について説明し、その後、遮光構造について説明する。
【００５４】
本実施の形態の半導体装置に含まれるメモリセル１２０は、コントロールゲートが半導体層１０内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。図４は、メモリセルを示す斜視図であり、図５（Ａ）は、図４のＩ−Ｉ線に沿った断面図であり、図５（Ｂ）は、図４のＩＩ−ＩＩに沿った断面図であり、図５（Ｃ）は、図４のＩＩＩ―ＩＩＩ線に沿った断面図である。
【００５５】
図４に示すように、本実施の形態におけるメモリセル１２０は、Ｐ型の半導体層１０に設けられている。半導体層１０は、素子分離絶縁層１２により、第１領域１０Ｘと、第２領域１０Ｙと、第３領域１０Ｚとに分離画定されている。第１領域１０Ｘおよび第２領域１０Ｙは、Ｐ型のウエル１４に設けられている。第３領域１０Ｚは、Ｎ型のウエル１６に設けられている。第１領域１０Ｘはコントロールゲート部であり、第２領域１０Ｙは書き込み部であり、第３領域１０Ｚは消去部である。
【００５６】
第１領域１０Ｘ〜第３領域１０Ｚの半導体層１０の上には、絶縁層１２４が設けられている。絶縁層１２４の上には、第１〜第３領域１０Ｘ〜Ｚにわたって設けられたフローティングゲート電極１２６が設けられている。
【００５７】
次に、各領域の断面構造について説明する。図５（Ａ）に示すように、第１領域１０Ｘでは、ウエル１４の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、フローティングゲート電極１２６下の半導体１０に設けられたＮ型の不純物領域１３４と、不純物領域１３４に隣接して設けられたＮ型の不純物領域１２８と、を有する。Ｎ型の不純物領域１３４は、コントロールゲートの役割を果たし、不純物領域１２８は、コントロールゲート線と電気的に接続され、コントロールゲートに電圧を印加するためのコンタクト部となる。
【００５８】
図５（Ｂ）に示すように、第２領域１０Ｙには、メモリセル１２０に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｎチャネル型トランジスタ１００Ｂは、ウエル１４の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、半導体層１０に設けられた不純物領域１３０と、を有する。不純物領域１３０は、ソース領域またはドレイン領域となる。
【００５９】
図５（Ｃ）に示すように、第３領域１０Ｚには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型のウエル１６の上に設けられた絶縁層１２４と、絶縁層１２４の上に設けられたフローティングゲート電極１２６と、Ｎ型のウエル１６に設けられた不純物領域１３２とを有する。不純物領域１３２は、ソース領域またはドレイン領域となる。
【００６０】
このメモリセル１２０が複数配置されて、メモリセルアレイが形成される。図６，７は、メモリセルアレイの一部を示す平面図である。なお、図６，７では、メモリセルの構成要素のうちフローティングゲート電極１２６の形状のみを示し、下にある層は点線により、上にある層は実線により示すものとする。
【００６１】
本実施の形態の半導体装置では、被遮光領域１０Ａの上方において、金属層が４層積層されており、それらの４層の金属層が、遮光の役割を果たしている。以下の説明では、下層の金属層から順次説明する。
【００６２】
まず、１層目と２層目の金属層について説明する。図６に示すように、被遮光領域１０Ａには、複数のメモリセル１２０が鏡面配置により配置されている。１層目の金属層は、配線層２４であり、配線層２４は、被遮光領域１０Ａ内において、デザインルールにより許容される最大寸法のパターンを有している。２層目の金属層は、配線層３４であり、少なくとも、配線層２４に覆われていないフローティングゲート電極１２６を覆うパターンを有する。配線層２４と同様にデザインルールに許容される範囲内の最大寸法を有していてもよい。このような構成をとることで、被遮光領域１０Ａ内において、フローティングゲート電極１２６は、配線層２４および配線層３４の少なくともいずれか一方に覆われることができる。
【００６３】
次に、図７を参照しつつ、さらに、上層の第３、４層目の金属層について説明する。なお、図７では、配線層層２４、３４は図示しないものとする。被遮光領域１０Ａにおいて、第３層目の金属層は、配線層４４であり所定のパターンを有し、複数の配線層４４が、一定の間隔をおいて設けられている。配線層４４の上には、第４層目の金属層である配線層５４が設けられている。配線層５４は、少なくとも隣り合う配線層層４４同士の間に設けられている。本実施の形態では、配線層５４が、隣り合う配線層４４同士の間に設けられているのみではなく、部分的に重なるようなパターンを有する。
【００６４】
さらに、配線層２４、３４、４４、５４の位置関係について、図８の断面図を参照しつつ説明する。図８は、図６，７のＩ−Ｉ線に沿った断面図である。図８に示すように、素子分離絶縁層１２に画定された領域に、メモリセル１２０が設けられている。不揮発性メモリ１２０の上方に、層間絶縁層２０、３０、４０、５０、６０が順次設けられている。層間絶縁層２０、３０、４０、５０の上に、それぞれ配線層２４、３４、４４、５４が設けられている。配線層２４は、上述したように、被遮光領域１０Ａにおいて、デザインルールにより許容される最大寸法内のパターンを有している。配線層３４は、少なくとも被遮光領域１０Ａにおいて、配線層２４に覆われていない領域を覆うパターンを有している。配線層４４は、一定の間隔をおいて複数設けられ、その上に設けられた配線層５４は、少なくとも隣り合う配線層４４の相互間の間には位置するように設けられている。
【００６５】
配線層４４と５４とは、層間絶縁層５０に設けられたビア層５２により接続されている。ビア層５２は、配線層４４と５４との重なり部分の全てに設けられている。
【００６６】
次に、被遮光領域１０Ａの外側に設けられる遮光領域１０Ｂについて説明する。図６〜８ではメモリセルアレイの一部を図示しただけであるため、遮光領域１０Ｂの一部が図示されているが、第３の実施の形態で述べたように、被遮光領域１０Ａは、遮光領域１０Ｂにより囲まれている（図３（Ｂ）参照）。
【００６７】
図８に示すように、遮光領域１０Ｂでは、半導体層１０の上に層間絶縁層２０、３０、４０、５０、６０が順次設けられている。層間絶縁層２０、３０、４０、５０の上には、それぞれ、所定のパターンを有する金属層２８、３８、４８、５８が設けられている。金属層２８、３８、４８、５８は、被遮光領域１０Ａにおいて同一の層間絶縁層の上に設けられた配線層と同一の工程で形成されたものである。なお、本実施の形態では、同一の金属層であっても、被遮光領域１０Ａに位置する部分と、遮光領域１０Ｂに位置する部分とで異なる符号を付して説明している。たとえば、図８に示すように、配線層５４と金属層５８とは連続した層であるが、位置する箇所によって、異なる符号を付している。金属層２８と半導体層１０との間は、コンタクト層２６により接続され、金属層２８、３８の相互間、金属層３８、４８の相互間、金属層４８、５８の相互間には、それぞれビア層３６、４６、５６が設けられている。
【００６８】
また、図９に示すように、遮光領域１０Ｂのコンタクト層２６およびビア層３６、４６、５６は、複数列に配列され、千鳥状に配置されていてもよい。また、リング状になっていてもよい。
【００６９】
本実施の形態の半導体装置の利点を以下に述べる。
【００７０】
（１）本実施の形態の半導体装置では、配線層２４および配線層３４のパターンを制御することで、被遮光領域１０Ａであるメモリセルアレイの全面が覆われている。本実施の形態の被遮光領域１０Ａに設けられた一層ゲート型の不揮発性メモリは、容量比を取るために、コントロールゲート部（第１領域）のフローティングゲート電極の面積と、書き込みおよび消去領域（第２および第３領域）のフローティングゲート電極の面積との差が大きくなるようなパターンを有している。そのため、フローティングゲート電極１２６には、局所的に幅や長さが小さい箇所あるいは大きい箇所がある。このような場合に、単に許容されるデザインルールの範囲で配線層のパターンを大きくしたとしても、フローティングゲート電極１２６の全体を覆うことができないことがある。しかし、本実施の形態では、異なるレベルの配線層２４、３４のパターンを制御することで、不均一な形状を有するフローティングゲート電極１２６の全面を覆うことができる。その結果、電荷保持特性が向上し、信頼性の向上した半導体装置を提供することができる。
【００７１】
（２）次に、配線層３４のさらに上方に異なるレベルに金属層４４、５４が設けられていることの利点について説明する。メモリセルアレイのような大面積を要する領域を１層の金属層で覆う場合には、エッチングの際に均一なエッチングができず、困難なことがある。また、下層の配線層２４、３４ではデザインルールの制限を受け、メモリセルアレイを覆いきれないことがある。本実施の形態のように、金属層４４、５４を用いることで、被遮光領域１０Ａの全面を覆うことができる。その結果、遮光効果をより向上させることができ、信頼性の向上した半導体装置を提供することができる。
【００７２】
（３）次に、金属層４４、５４間をビア層５２で接続する態様の利点について述べる。この態様によれば、横方向からの光の進入を抑制することができ、より遮光効果の向上した半導体装置を提供することができる。上方に設ける遮光層のみで、横方向に対して遮光効果を得たい場合には、上方に設ける遮光層の全体の大きさを被遮光領域より大きくしなくてはならないため、半導体装置の微細化を充分に図れないことがある。しかし、この態様によれば、遮光層４４と、５４との間にビア層５２を設けることで、被遮光領域１０Ａの大きさより延在させる面積を小さくしても、同様の遮光効果が得られる。つまり、微細化を図りつつ信頼性の向上した半導体装置を提供することができる。
【００７３】
（４）次に、被遮光領域１０Ａの外側に遮光領域１０Ｂを設ける利点について説明する。遮光領域１０Ｂには、ビア層２６およびコンタクト層３６、４６、５６が設けられていることにより、横方向からの光の進入の抑制力を高めることができる。その結果、より信頼性の向上した半導体装置を提供することができる。
【００７４】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形が可能である。たとえば、第１の実施の形態では、遮光領域に、ＭＯＳトランジスタが設けられている場合を示したが、これに限定されることはない。遮光領域に、スタックゲート型の不揮発性メモリセルや、単層ゲート型の不揮発性メモリなどが設けられていてもよい。この場合は、少なくともフローティングゲート電極が、遮光層に覆われる構造をとればよい。また、第１の実施の形態では、２種の異なるレベルに設けられた遮光層を例示したが、これに限定されず、３種以上の層で、平面視したときに交互に設けられた構造を実現してもよい。また、上述の実施の形態では、遮光領域１０Ｂに穴状のビア層およびコンタクト層が設けられている場合を示したが、これに限定されることはない。たとえば、遮光領域１０Ａを囲むようにリング状の溝を設けて、この溝に導電層を埋め込んで形成されたビア層およびコンタクト層であってもよい。
【図面の簡単な説明】
【００７５】
【図１】図１（Ａ）は、第１の実施の形態にかかる半導体装置を模式的に示す断面図であり、図１（Ｂ）は、その平面図。
【図２】図２（Ａ）は、第２の実施の形態にかかる半導体装置を模式的に示す断面図であり、図２（Ｂ）は、その平面図。
【図３】図３（Ａ）は、第３の実施の形態にかかる半導体装置を模式的に示す断面図であり、図３（Ｂ）は、その平面図。
【図４】第４の実施の形態にかかる半導体装置の被遮光領域に設けられるメモリセルを模式的に示す斜視図。
【図５】第４の実施の形態にかかる半導体装置の被遮光領域に設けられるメモリセルを模式的に示す断面図。
【図６】第４の実施の形態にかかる半導体装置を模式的に示す平面図。
【図７】第４の実施の形態にかかる半導体装置を模式的に示す平面図。
【図８】第４の実施の形態にかかる半導体装置を模式的に示す断面図。
【図９】第４の実施の形態にかかる半導体装置を模式的に示す平面図。
【符号の説明】
【００７６】
１０  半導体層、  １０Ａ  被遮光領域、  １０Ｂ  遮光領域、  １２  素子分離絶縁層、  ２０、３０、４０、５０、６０  層間絶縁層、  ２２、２６  コンタクト層、  ３２、３６、４６、５２、５６  ビア層、  ２４、３４、４４、５４  配線層、  ２８、３８、４８、５８  金属層  １００  ＭＯＳトランジスタ、  １１０、１２４  ゲート絶縁層、  １１２  ゲート電極、  １１４  サイドウォール絶縁層、  １１６  不純物領域、  １２０  メモリセル、  １２２  Ｎ型ウェル領域、  １２６  フローティングゲート電極、  １２８、１３０  Ｎ型不純物領域  、  １３２  Ｐ型不純物領域、  １３４  フローティングゲート電極下Ｎ型不純物領域
【図１】
2006080323.tif 000003
【図２】
2006080323.tif 000004
【図３】
2006080323.tif 000005
【図４】
2006080323.tif 000006
【図５】
2006080323.tif 000007
【図６】
2006080323.tif 000008
【図７】
2006080323.tif 000009
【図８】
2006080323.tif 000010
【図９】
2006080323.tif 000011
【手続補正書】
【提出日】平成17年8月10日(2005.8.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた複数の第１遮光層と、
少なくとも第１遮光層の上方に設けられた第２層間絶縁層と、
前記第２層間絶縁層の上方に設けられた第２遮光層と、を含み、
前記第２遮光層は、少なくとも隣り合う前記第１遮光層同士の間に設けられるよう所定のパターンを有している、半導体装置。
【請求項２】
請求項１において、
前記被遮光領域は、前記第１遮光層および前第２遮光層の少なくともいずれか一方に覆われている、半導体装置。
【請求項３】
請求項１または２において、
前記第２遮光層は、少なくとも前記第１遮光層の反転形状を含むパターンを有する、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１遮光層および前記第２遮光層の少なくとも一方は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第２遮光層は、前記第１遮光層と部分的に重なって設けられる、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１遮光層は、配線層である、半導体装置。
【請求項７】
請求項１〜６のいずれかにおいて、
前記第２遮光層は、配線層である、半導体装置。
【請求項８】
請求項１〜７のいずれかにおいて、
さらに、前記第１遮光層と前記第２遮光層とを接続するビア層が設けられている、半導体装置。
【請求項９】
請求項８において、
前記ビア層は、前記第１遮光層と前記第２遮光層とが重なっている部分に設けられている、半導体装置。
【請求項１０】
請求項１〜９のいずれかにおいて、
さらに、前記半導体素子と前記第１層間絶縁層との間に設けられた第３層間絶縁層と、
前記第３層間絶縁層の上に設けられた配線層と、を含み、
前記配線層は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。
【請求項１１】
被遮光領域を有する半導体層と、
前記被遮光領域の前記半導体層に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層と、
前記第１層間絶縁層の上方に設けられた第１遮光層と、を含み、
前記第１遮光層は、前記被遮光領域内においてデザインルールが許容する最大寸法を有する、半導体装置。
【請求項１２】
請求項１〜１１のいずれかにおいて、
前記被遮光領域の外側に、遮光領域を有し、
前記遮光領域において、
前記半導体層の上方に設けられた前記第１層間絶縁層と、
前記第１層間絶縁層の上の第１金属層と、
前記半導体層と前記第１金属層との間に設けられたコンタクト層と、
少なくとも前記第１金属層の上方に設けられた第２層間絶縁層と、
前記第２層間絶縁層の上方に設けられた第２金属層と、
前記第１金属層と、前記第２金属層とを接続するビア層と、
を含む、半導体装置。
【請求項１３】
請求項１２において、
前記遮光領域は、前記被遮光領域を囲むように設けられている、半導体装置。
【請求項１４】
請求項１２または１３において、
前記ビア層は、前記遮光領域において、穴状でなく、互いにつながった溝に導電層を埋め込んで形成されている、半導体装置。
【請求項１５】
請求項１２〜１４のいずれかにおいて、
前記コンタクト層は、前記遮光領域において、穴状でなく互いにつながった溝に導電層を埋め込んで形成されている、半導体装置。
【請求項１６】
請求項１２または１３において、
前記ビア層は、前記遮光領域において、千鳥状に配置されている、半導体装置。
【請求項１７】
請求項１２〜１４のいずれかにおいて、
前記コンタクト層は、前記遮光領域において、千鳥状に配置されている、半導体装置。
【請求項１８】
請求項１〜１７のいずれかにおいて、
前記半導体素子は、一層ゲート型の不揮発性メモりである、半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
本発明の半導体装置において、前記半導体素子は、一層ゲート型の不揮発性メモリであることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
このメモリセル１２０が複数配置されて、メモリセルアレイが形成される。図６，７は、メモリセルアレイの一部を示す平面図である。なお、図６，７では、メモリセルの構成要素のうちフローティングゲート電極１２６の形状のみを示し、網掛けされた領域は、下にある層を示すものとする。