(57)【要約】【課題】安定な動作が可能な半導体記憶装置を提供する。【解決手段】本発明に係る半導体記憶装置は、FBC１と、NFET２及びPFET３を有する周辺回路４とをSOI基板５上に、絶縁層６で分離して形成したものである。SOI基板５は、Ｎ基板７上に形成されるＮ拡散層８と、Ｎ拡散層８の一部に形成されるＰ拡散層９と、Ｎ拡散層８及びＰ拡散層９の上面に形成される薄膜状の埋め込み酸化膜１０とを有する。PFET３の下方にＮ拡散層１４を、NFET２の下方にＰ拡散層１２を配置するため、NFET２やPFET３のバックチャネルを確実にオフでき、埋め込み酸化膜１０が薄いPD-SOI上にFBC１を配置する場合にも周辺回路４を安定に動作させることができる。【選択図】図１
2006080549.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、
前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するFBC（Floating Body Cell）と、
絶縁膜により前記FBCと分離して前記第１半導体層に形成され、前記FBCと信号の送受を行う論理回路と、を備え、
前記FBCの下方の前記埋め込み酸化膜の厚さよりも、前記論理回路の下方の前記埋め込み酸化膜の厚さを厚くすることを特徴とする半導体記憶装置。
【請求項２】
前記FBCのチャネル領域の不純物濃度よりも、前記論理回路のチャネル領域の不純物濃度を高くすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、
前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するFBC（Floating Body Cell）と、
絶縁膜により前記FBCと分離して前記第１半導体層に形成され、前記FBCと信号の送受を行う論理回路と、
前記FBC及び前記論理回路のそれぞれに対応して、前記埋め込み絶縁膜の内部にそれぞれ分離して形成される複数のポリシリコン層または金属層と、を備えることを特徴とする半導体記憶装置。
【請求項４】
前記FBCに対応する前記ポリシリコン層または前記金属層と、前記論理回路に対応する前記ポリシリコン層または前記金属層とは、互いに異なる電位に設定されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、
前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するFBC（Floating Body Cell）と、
絶縁膜により前記FBCと分離して前記第１半導体層に形成され、前記FBCと信号の送受を行う論理回路と、
前記FBCに対応して前記埋め込み絶縁膜の内部に形成されるポリシリコン層または金属層と、を備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及び半導体集積回路に係わり、特に電界効果トランジスタ(FET)のフローティングボディに多数キャリアを蓄積することで情報を記憶するFBC(Floating Body Cell)メモリに関する。
【背景技術】
【０００２】
トレンチキャパシタ(trench capacitor)やスタックトキャパシタ(stacked capacitor)を有する従来の１つのトランジスタ（one transistor）と１つのキャパシタ（one capacitor）からなるDRAMセルは、微細化に伴ってその作製が困難になることが懸念されている。このようなDRAMセルに代わり得るメモリセルとして、Silicon on Insulator(SOI)の上などに形成されるFETのフローティングのチャネルボディに多数キャリアを蓄積して情報を記憶する新メモリセルFBCが提案されている(特許文献１，２参照）。
【０００３】
FBCは、チャネルボディの上面側にチャネルを形成するための主ゲートと、下面側に容量結合するように形成される補助ゲートとを有する。
【０００４】
このメモリセルには、部分空乏型SOI(PD-SOI)上に形成するもの(特許文献１，２参照)と完全空乏型SOI(FD-SOI)上に形成するもの(特許文献３参照)がある。後者はトランジスタの微細化が進み、SOIのシリコンの膜厚が薄くなった状況にも対応できるFBCである。
【０００５】
FBCは一般にメモリ信号量を確保するためにチャネルボディに固定容量が必要であるが、埋め込み酸化膜(BOX)を薄膜化してその容量をチャネルボディと基板間に持たせる方式が選択肢の一つである。このとき、FBCセルアレー直下の基板電位はチャネルボディに正孔を蓄積できるように負電位にすることが求められる。
【０００６】
【特許文献１】特開２００３−６８８７７
【特許文献２】特開２００２−２４６５７１
【特許文献３】特開２００３−３１６９３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、周辺回路のトランジスタ、特に周辺のPFETの下の基板電位も負電位になると、埋め込み酸化膜が薄いためにPFETのバックチャンネルがONしてしまい、正常なトランジスタ動作を妨げるという問題がある。
【０００８】
一方、FD-SOI上にFBCを形成する場合、メモリの周辺回路とFBCメモリを混載した場合の論理回路のトランジスタのデザインをどのようにするかが今までは不明確であった。
【０００９】
特に、P型FET(PFET)もN型FET(NFET)も極薄のシリコン上に形成し、通常実施されているように基板電圧を0Vに設定すると、N型ポリシリコンゲートのPFETのしきい値電圧はその絶対値が高過ぎるし、NFETはディプリション型(マイナスのしきい値電圧を持つ電界効果トランジスタ)になってしまい、実用性がない。また、これらのしきい値電圧はシリコンの膜厚に依存して変化するので、極薄シリコンの場合、その厚みの微妙な変化が大きなしきい値電圧の変化をもたらし、デバイスの安定な動作を妨げるという問題もある。
【００１０】
本発明は、このような点に鑑みてなされたものであり、その目的は、安定な動作が可能な半導体記憶装置及び半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、本発明は、基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するFBC（Floating Body Cell）と、絶縁膜により前記FBCと分離して前記第１半導体層に形成され、前記FBCと信号の送受を行う論理回路と、前記FBCの下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第２半導体層と、前記論理回路の下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第３半導体層と、を備え、前記第２及び第３半導体層は、互いに異なる電位に設定される。
【００１２】
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するFBC（Floating Body Cell）と、絶縁膜により前記FBCと分離して前記第１半導体層に形成され、前記FBCと信号の送受を行う論理回路と、を備え、前記FBCの下方の前記埋め込み酸化膜の厚さよりも、前記論理回路の下方の前記埋め込み酸化膜の厚さを厚くする。
【００１３】
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、前記第１半導体層に形成されるフローティングのチャネルボディと、このチャネルボディの第１の面側にチャネルを形成するための主ゲートと、前記第１の面とは反対側の第２の面に容量結合するように形成される補助ゲートと、を有するFBC（Floating Body Cell）と、絶縁膜により前記FBCと分離して前記第１半導体層に形成され、前記FBCと信号の送受を行う論理回路と、前記FBC及び前記論理回路のそれぞれに対応して、前記埋め込み絶縁膜の内部にそれぞれ分離して形成される複数のポリシリコン層または金属層と、を備える。
【００１４】
また、本発明は、基板上に、埋め込み絶縁膜を介して形成される第１半導体層と、前記第１半導体層に互いに分離して形成されるPMOSFET及びNMOSFETからなるCMOS回路と、前記PMOSFETの下方に位置し、前記埋め込み絶縁膜の下面に沿って形成される第２半導体層と、前記NMOSFETの下方に位置し、前記第２半導体層とは分離して前記埋め込み絶縁膜の下面に沿って形成される第３半導体層と、を備え、前記PMOSFET及び前記NMOSFETの各バックゲートがオンしないように、前記第２及び第３半導体層は互いに異なる電位に設定される。
【発明の効果】
【００１５】
以上詳細に説明したように、本発明によれば、FBCと論理回路のそれぞれに対応させて別個の半導体層を設けるため、周辺回路を安定動作させることができる。
【００１６】
また、本発明によれば、CMOS回路を構成するPMOSFETとNMOSFETのバックゲートがオンしないように、PMOSFETとNMOSFETのそれぞれに対応させて別個の半導体層を設けるため、CMOS回路の安定動作が可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体記憶装置及び半導体集積回路について、図面を参照しながら具体的に説明する。
【００１８】
（第１の実施形態）
図１は本発明に係る半導体記憶装置の第１の実施形態の断面図である。図１の半導体記憶装置は、FBC（Floating Body Cell）１と、Ｎ型MOSFET（以下、NFET）２及びＰ型MOSFET（以下、PFET）３を有する周辺回路４とを部分欠乏型（partially depleted）SOI（Silicon On Insulator）基板５上に、絶縁層６で分離して形成したものである。
【００１９】
SOI基板５は、Ｎ型シリコン基板（Ｎ基板）７上に形成されるＮ拡散層８と、Ｎ拡散層８の一部に形成されるＰ拡散層９と、Ｎ拡散層８及びＰ拡散層９の上面に形成される薄膜状の埋め込み酸化膜１０とを有する。埋め込み酸化膜１０の上面に、上述したFBC１、NFET２及びPFET３が形成される。
【００２０】
Ｐ拡散層９は、FBC１とNFET２の下方に形成される。Ｎ基板７とＮ拡散層８の電位はＶsub＝２Ｖであり、Ｐ拡散層９の電位ＶPL＝−１Ｖに設定される。
【００２１】
一方、図２は、FBC１の下方にＮ拡散層１１を形成し、NFET２とPFET３の下方にＰ拡散層１２を形成した部分空乏型SOI上の半導体記憶装置の断面構造を示す図である。Ｎ拡散層１１は、Ｐ拡散層１２の一部に形成される。図２の半導体記憶装置は、Ｐ拡散層１２の下面のＰ基板１３とＰ拡散層１２の電位をＶsub＝−１Ｖにし、Ｎ拡散層８の電位をＶPL＝−１Ｖに設定している。
【００２２】
図２の場合、Ｐ拡散層１２がマイナス電位であるため、周辺回路４の一部を構成するPFET３のバックチャネルがオンして誤動作を起こすおそれがある。
【００２３】
これに対して、図１の半導体記憶装置では、FBC１とNFET２の下方にＰ拡散層９を配置し、PFET３の下方にＮ拡散層８を配置し、Ｐ拡散層９を０Ｖに設定し、Ｎ拡散層８を２Ｖに設定するため、NFET２やPFET３のバックチャネルがオンするおそれはなく、誤動作は起きない。
【００２４】
図３は図１とは異なる構造の半導体記憶装置の断面図である。図３の部分空乏型SOI上の半導体記憶装置では、FBC１とPFET３の下方にそれぞれ別個のＮ拡散層１１，１４を配置している。これらＮ拡散層１１，１４は、Ｐ基板１３上に形成されるＰ拡散層１２の一部に互いに分離して形成されている。FBC１の下方のＮ拡散層１１の電位はＶPL＝−１Ｖに設定され、PFET３の下方のＮ拡散層１４の電位はＶPL＝２Ｖに設定される。
【００２５】
図３の半導体記憶装置においても、PFET３とNFET２のバックチャネルがオンするおそれはない。
【００２６】
図４は図３とは異なる構造の部分空乏型SOI上の半導体記憶装置の断面図である。図４の半導体記憶装置では、FBC１、NFET２及びPFET３の下方にそれぞれ別個のＮ拡散層１１，１５，１４を配置している。これらＮ拡散層１１，１５，１４は、Ｐ基板１３上に互いに分離して形成され、各Ｎ拡散層１１，１５，１４はそれぞれ異なる電位に設定される。FBC１の下方のＮ拡散層１１の電位はＶPL＝−１Ｖに設定され、NFET２の下方のＮ拡散層１５の電位はＶPL＝０Ｖに設定され、PFET３の下方のＮ拡散層１４の電位はＶPL＝２Ｖに設定され、Ｐ基板１３の電位はＶsub＝−１Ｖに設定される。
【００２７】
図４の半導体記憶装置においても、PFET３とNFET２のバックチャネルがオンするおそれはない。
【００２８】
図４において、Ｐ基板１３をＮ基板７に置き換え、Ｎ拡散層１１，１４，１５をＰ拡散層に置き変えた場合でも、同様の効果が得られる。この場合、Ｐ拡散層の電位を図４よりも１Ｖ高くし、Ｎ基板７の電位を３Ｖに設定すればよい。
【００２９】
以下、表面のシリコン層が薄い完全空乏型（fully depleted）SOIについて説明する。
【００３０】
図５はNFETで形成されるFD-FBC（完全欠乏型のFBC）の特性のシミュレーション結果を示す図である。図５において、Ｌ＝0.07μm、ｔox＝50Å（＝5×10-7cm）、ｔsi＝100Å（＝10-6cｍ）、ｔBOX＝100Å（＝10-6cm）、チャネルボディ内のＰ型不純物濃度ＮA＝1.0×1015cmであり、ゲート材料はＮ型のポリシリコンである。
【００３１】
図５のシミュレーション結果から、"0"データを記憶したFBC１のしきい値電圧Ｖth0と、"1"データを記憶したFBC１のしきい値電圧Ｖth1の差ΔＶthを大きくするには、シリコン基板と埋め込み酸化膜１０の界面に存在して低抵抗化のために1.0×1019cm-3になるようにドーピングしたＮ拡散層に、基板電圧Ｖsub＝−２Ｖ程度の電圧を与えるのが適当である。
【００３２】
図６はFD-SOI上に形成される周辺回路４のＮ型ポリシリコンゲートNFETのシミュレーション結果を示す図である。図６では、L=0.15μm、ｔox=50Å（＝５×10-7cm）、ｔSi=100Å（＝10-6cm）、ｔBOX=100Å（＝10-6cm）、NA=1.0×1015cm-3を仮定している。
【００３３】
この図６は、図５と同様に、シリコン基板と埋め込み酸化膜１０(BOX)の界面に、低抵抗化のために1.0×1019cm-3になるようにドーピングしたN拡散層を有するＬ＝0.15μm及びW＝10μmのNFETのしきい値電圧Ｖthと基板電圧Ｖsubとの関係を示している。Vsub＝０Ｖではトランジスタがディプリション型(しきい値電圧がマイナス)であるため、使用できない。したがって、Ｖth=0.4〜0.5Vの好ましい値に設定するためには、Ｖsub=-1.0〜-1.2V程度に設定する必要がある。
【００３４】
周辺トランジスタとして、SOI上の薄膜トランジスタを使用する場合は、しきい値電圧の絶対値そのものの他に、ドレイン電流の履歴現象(Hysteresis)に留意すべきである。
【００３５】
シリコン膜厚が厚いか、チャネルボディの不純物濃度が高いようなPD-SOI上にトランジスタを形成する場合にも、このようなドレイン電流の履歴現象は見られるが、PD-SOIの場合に履歴現象を防ぐためには、チャネルボディの電位を固定する為のコンタクトを設ければよかった。
【００３６】
これに対して、FD-SOI上のトランジスタには、PD-SOI上のトランジスタに見られるような履歴現象はないといわれているが、基板電位Ｖsubの値によっては、埋め込み酸化膜１０と基板との界面に多数キャリアが蓄積することが有り得るため、履歴現象が起こる場合がある。
【００３７】
ところが、FD-SOI上のトランジスタでは、履歴現象を防ぐためにPD-SOIの場合のようにチャネルボディにコンタクトを取ることは出来ない。何故ならば、チャネルボディには中性領域(charge neutral area)が存在しないからである。
【００３８】
したがって、FD-SOI上に形成したトランジスタのしきい値電圧を調整するために基板電位を変化させる場合には、その基板電位においてドレイン電流の履歴現象が起こるかどうかのチェックをする必要が出てくる。
【００３９】
図７〜図１０は、上と同じ構造のNFET２のドレイン電流をドレイン電圧を0Vから1.5Vまで大きくしてゆき、その後0Vへ戻して行く場合の履歴現象の有無を示す図である。図７はＶsub＝０Ｖの場合、図８はＶsub＝-1.0Ｖの場合、図９はＶsub＝-1.5Ｖの場合、図１０はＶsub＝-2Ｖの場合の履歴現象の様子を示している。
【００４０】
これらの図から、Vsub=-1.5Ｖよりも基板電位を深くしてゆくと履歴現象が起こり、トランジスタ特性が不安定になることが分かる。したがって、上のしきい値電圧の設定(Vth=0.4〜0.5V)において、Vsub=-1.0〜-1.2Vとしたが、この範囲ではトランジスタは履歴現象を示さずに安定に動作することが分かる。
【００４１】
図１１はFD-SOI上に形成される周辺回路４のＮ型ポリシリコンゲートPFET３とＰ型ポリシリコンゲートPFET３の特性のシミュレーション結果を示す図である。図１１では、L=0.2μm、ｔox=50Å（＝５×10-7cm）、tSi=100Å（＝10-6cm）、ｔBOX=100Å（＝10-6cm）、ND(チャネルボディ内のN型不純物濃度)=5.0×1016cm-3を仮定している。FBC１と同様に、シリコン基板と埋め込み酸化膜１０(BOX)の界面に、低抵抗化のために1.0×1019cm-3にドーピングしたN型拡散層を設けるものとしている。
【００４２】
この図１１は周辺回路４のPFET３のしきい値電圧の基板電圧Vsubの依存性を示しているが、Ｎ型ポリシリコンゲートPFET３の場合、Ｖsub=0Vではしきい値電圧が-1.2Vと高過ぎて使えない。一方、Ｐ型ポリシリコンゲートPFET３の場合、Vsub=0からプラスの方向に対して適当なVthの値になっていることがわかる。ここで注意すべきは、Vsub=0とは、PFET３のソース電位(ソースドレインのうち、電位が高い方)を指す。
【００４３】
PFET３の場合も、NFET２の場合と同様にドレイン電流の履歴現象を起こす危険性があるので、設定基板電位範囲において履歴現象が起きないことを確認する必要がある。
【００４４】
図１２〜図１５はPFET３の履歴現象の有無を示す図であり、図１２はＶsub＝−１Ｖの場合、図１３はＶsub＝０Ｖの場合、図１４はＶsub＝１Ｖの場合、図１５はＶsub＝２Ｖの場合を示している。
【００４５】
図１２〜図１５に示すように、この構造のPFET３はＶsub>1Vでのみ履歴現象を起こすので、Ｐ型ポリシリコンPFET３のしきい値電圧の設定(Ｖth=-0.7〜-0.3V)においてＶsub≧0としたが、Ｖsub=0〜1Vと制限すると、この範囲ではトランジスタは履歴現象を示さず安定に動作することが分かる。
【００４６】
以上の手順で、FBC１、NFET２及びPFET３の最適な基準電位が求まると、次に、これら基準電圧を同一基板上のSOIトランジスタに与えるために、図１６のような基板構成を考える。
【００４７】
図１６の半導体記憶装置は、FBC１、NFET２及びPFET３それぞれの領域の下方の基板と埋め込み酸化膜１０との境界に、低抵抗化のためのN拡散層１１，１５，１４を形成して、各Ｎ拡散層１１，１５，１４を互いに分離している。これらN拡散層１１，１５，１４には、上述した最適な基板電位、この場合にはプレート電位ＶPLを与える。
【００４８】
図１６では、FBC１下のN拡散層をＶPL=-2Ｖに設定し、NFET２下のN拡散層をＶPL=-1Ｖに設定し、PFET３下のN拡散層をＶPL=2.5Ｖにそれぞれ設定する。Ｐ型の基板は、PN接合が順方向になって大電流が流れるのを防ぐために、これらの電位のうちで最も低い値に設定する。この場合はVsub=-2Ｖに設定する。この設定により、基板とＮ拡散層との間に存在するPN接合は全て逆方向にバイアスされることになり、大電流が流れることはない。
【００４９】
図１７はSOI基板５からなるシリコンチップのレイアウト図である。図１７の灰色領域は埋め込み酸化膜１０の下に形成されるN拡散層１１，１５，１４の領域である。中央に4個のFBC１領域があり、これら領域にはＶPL=-2Vが印加される。これらFBC１領域の間にある3ヶ所にはNFET２領域とPFET３領域がストライプ状に形成され、それぞれＶPL=-1VとＶPL=2.5Vが印加される。また、セルアレーを取り囲むように、NFET２領域とPFET３領域が形成されている。
【００５０】
図１８はＮ拡散層１１と配線層１６との接続部分を示す断面図である。図示のように、SOI基板５上に配線層１６が形成され、この配線層１６とＮ拡散層１１は、SOI基板５の表面から埋め込み酸化膜１０を貫通するコンタクト１８により接続されている。
【００５１】
Ｎ拡散層１１に印加されるプレート電位ＶPLは、（１）チップ外部から与えられる場合、（２）チップ内で発生された固定値である場合、（３）ダイソート時に適当な値に調整してその値をプログラムすることが出来るような機構が組み込まれている場合、（４）チップ内で自動調整できる場合の4通りがあり得る。
【００５２】
上記の（１）の場合、図１９に示すように、各Ｎ拡散層に対応するパッド１９１９から、対応するプレート電圧ＶPLが入力される。
【００５３】
図２０は上記の（２）の場合の回路図である。この回路は、ＶPLがGNDよりも低い場合、すなわち、NFET２領域に対応する回路を示している。図２０の回路は、オペアンプ２０と、発振器（Oscillator）２１と、コンデンサＣ１と、ダイオードＤ１，Ｄ２と、直列接続された抵抗Ｒ，ｒとを有する。ダイオードＤ１，Ｄ２はGNDとＶPLの間に縦続接続されている。コンデンサＣ１は、発振器２１の出力とダイオードＤ１，Ｄ２との間に接続され、抵抗Ｒ，ｒの接続点の電圧がオペアンプ２０の正入力端子に接続されている。ＶPLがＶcc＝2.0Ｖよりも高い場合、すなわちPFET３領域に対応する回路図は図２１のようになる。
【００５４】
図２２は図２０及び図２１の発振器２１の詳細構成を示す回路図である。それぞれがPMOSトランジスタとNMOSトランジスタからなる奇数個のインバータIV１〜IV５を縦続接続して、最終段のインバータIV５の出力を初段のインバータIV１の入力にフィードバックしたCMOS構成のリング発振器２１である。初段のインバータIV１のNMOSトランジスタと接地端子との間にはNMOSトランジスタＱ１が接続されている。このNMOSトランジスタのゲートに入力されるEnable信号により、リング発振器２１の発振／停止が制御される。
【００５５】
図２３は上記の（３）の場合の図２０に対応する回路図である。図２３の回路は、オペアンプ２０と、発振器２１と、コンデンサＣ１と、ダイオードＤ１，Ｄ２と、抵抗ｒ1〜ｒ4，Ｒと、フューズ素子ｆ1〜ｆ4とを有する。直列接続されたフューズ素子ｆ1及び抵抗ｒ1と、フューズ素子ｆ2及び抵抗ｒ2と、フューズ素子ｆ3及び抵抗ｒ3と、フューズ素子ｆ4及び抵抗ｒ4とは並列接続され、フューズ素子ｆ1〜ｆ4の一端は抵抗Ｒに接続され、抵抗ｒ1〜ｒ4の一端はＶPLに接続されている。
【００５６】
必要に応じてフューズ素子ｆ1〜ｆ4をレーザで溶断して抵抗ｒ1〜ｒ4を選択することにより、（１）式に従ってＶPLを調整できる。
【００５７】
ＶPL＝｛（Ｒ＋ｒ）ＶREF−ｒＶcc｝／Ｒ    …（１）
（１）式中のｒは、抵抗ｒ1〜ｒ4から少なくとも１個選択した場合の合成抵抗である。
【００５８】
図２４及び図２５は上記の（４）の場合の回路図であり、図２４はFBC１及びNFET２に対応する回路図、図２５はPFET３に対応する回路図である。
【００５９】
図２４及び図２５のいずれも、オペアンプ２０と、発振器２１と、コンデンサｃ１と、ダイオードＤ１，Ｄ２と、抵抗γとを有する。図２４のFBC１またはNFET２のプレートにはＶPLが入力され、図２５のPFET３のプレートにはＶPLが入力される。
【００６０】
図２４及び図２５のいずれも、ＶPLをプレートに入力することにより、各トランジスタのしきい値電圧をモニターし、しきい値電圧によりＶPL自体を変化させる。
【００６１】
これにより、シリコン膜厚ｔsiやゲート絶縁膜ｔoxがチップごとに変化して、しきい値電圧が設計値からずれても、フィードバックループが働いて自動的に設計値に設定することができる。
【００６２】
フィードバックループ中のMOSFETのプレートは、他から分離されていることが望ましい。何故ならば、プレート容量が大きすぎてフィードバックループの時定数が大きすぎ、適切な設定値に至るまでに時間がかかりすぎることや発振現象が起こりやすくなるからである。シリコン層が薄いFD-SOIの場合はシリコン層の膜厚tSiのウェファー間のばらつきがしきい値電圧に与える影響は大きいので、この調整機能は非常に重要になる。
【００６３】
なお、基板電位Ｖsubは、FBC用、NFET用及びPFET用の３種類のＶPLの中で、最も低い電位に設定される。
【００６４】
このように、第１の実施形態では、PFET３の下方にＮ拡散層１４を、NFET２の下方にＰ拡散層１２を配置するため、NFET２やPFET３のバックチャネルを確実にオフでき、埋め込み酸化膜１０(BOX)が厚いPD-SOI上にFBC１を配置する場合にも周辺回路４を安定に動作させることができる。
【００６５】
また、SOIトランジスタの微細化と共にシリコン膜厚が薄くなり、FD-SOIを使用する場合に、FBC１とCMOS回路を最適の動作条件で動作させることができる。また、本実施形態によれば、製造工程の揺らぎによるFD-SOIのトランジスタのしきい値電圧のばらつきを自動的に調整してFBC１のみならずCMOS回路の安定な動作を保証することができる。
【００６６】
（第２の実施形態）
第２の実施形態は、第１の実施形態と異なり、FBC１、NFET２及びPFET３のプレート電位をＰ拡散層で与えるものである。
【００６７】
図２６は本発明に係る半導体記憶装置の第２の実施形態の断面図である。図２６の半導体記憶装置は、Ｐ基板１３上に全体にわたって形成されるＮ拡散層（Ｎ型ウェル）３１と、Ｎ拡散層３１に互いに分離して形成される複数のＰ拡散層３２，３３，３４とを備えている。これらＰ拡散層３２，３３，３４は、FBC１、NFET２及びPFET３のそれぞれに対応して設けられ、プレート電位を供給する。
【００６８】
ただし、N型シリコンとP型シリコンの仕事関数の差(1V)の影響で、図１６と同じトランジスタ特性を持たせるためには、各P拡散層３２，３３，３４に与える電位は図１６の場合の電位よりもそれぞれ１Ｖ高い値になる。N拡散層３１にはP拡散層３２〜３４に与える電位のうちで最も高い電位0Vあるいは正の電位を与える。Ｐ基板１３の電位は特に与える必要はなく、フローティングで構わない。
【００６９】
一方、図２７は図２６の変形例であり、Ｎ基板７を用いた例を示す図である。図２７の場合、Ｎ基板７の上面にＰ拡散層４１が形成され、その上面に、Ｎ拡散層４０，４２，４３がそれぞれ分離して形成される。Ｎ拡散層４０，４２，４３はそれぞれFBC１、NFET２及びPFET３に対応して設けられる。
【００７０】
図２８は図２６の変形例を示す断面図であり、Ｐ基板１３の代わりにＮ基板７を用いた例を示している。図２８の例でも、FBC１、周辺NFET２及び周辺PFET３それぞれに基板バイアスを与える方法として、以下の（１）〜（４）が可能である。
（１）チップ外部から与える。（２）チップ内で発生された固定値を与える（３）ダイソート時に適当な値に調整してその値をプログラムする（４）チップ内で自動調整する。
【００７１】
基板電位Ｖsubは、FBC用、NFET用及びPFET用の３種類のＶPLの中で、最も高い電位に設定される。
【００７２】
（第３の実施形態）
第３の実施形態は、FBC１のプレート電位をＰ拡散層で与え、NFET２とPFET３のプレート電位をＮ拡散層で与えるものである。
【００７３】
図２９は本発明に係る半導体記憶装置の第３の実施形態の断面図である。Ｐ基板１３の上面全体にわたって形成されるＰ拡散層４１と、Ｐ拡散層４１上に互いに分離して形成されるＮ拡散層４２，４３とを備えている。Ｎ拡散層４２はNFET２の下方に形成され、Ｎ拡散層４３はPFET３の下方に形成されている。Ｐ基板１３とＰ拡散層４１には同一の電位が与えられる。
【００７４】
P型シリコンとN型シリコンの仕事関数の違い約1Vの影響で、図２９の場合は図１6に比べて約1V高い電位をＰ基板１３に与えることで実質的に同じ特性のFBC１が実現できる。したがって、図１6のFBC１と同じ特性のFBC１を図２９で実現するためには、Vsub=-1Vを与える必要がある。
【００７５】
なお、この実施形態の場合でも、FBC１、周辺NFET２及び周辺PFET３それぞれに基板バイアスを（１）チップ外部から与える、（２）チップ内で発生された固定値を与える、（３）ダイソート時に適当な値に調整してその値をプログラムする、（４）チップ内で自動調整することができる。
【００７６】
基板電位Ｖsubは、FBC用、NFET用及びPFET用の３種類のＶPLの中で、最も低い電位に設定される。
【００７７】
（第４の実施形態）
第４の実施形態は、FBC１とNFET２のプレート電位をＰ拡散層で与え、PFET３のプレート電位をＮ拡散層で与えるものである。
【００７８】
図３０は本発明に係る半導体記憶装置の第４の実施形態の断面図である。図３０の半導体記憶装置は、Ｎ基板７の上面全体にわたって形成されるＮ拡散層８と、Ｎ拡散層８の一部に互いに分離して形成される複数のＰ拡散層４４，４５とを備えている。Ｐ拡散層４４はFBC１の下方に形成され、Ｐ拡散層４５はNFET２の下方に形成される。
【００７９】
Ｎ基板７にはＶsub＝2.5Ｖが印加され、Ｐ拡散層４４はＶPL＝-1Ｖに設定され、Ｐ拡散層４５はＶPL＝０Ｖに設定される。
【００８０】
第４の実施形態においても、FBC１、周辺NFET２及び周辺PFET３それぞれに基板バイアスを（１）チップ外部から与える、（２）チップ内で発生された固定値を与える、（３）ダイソート時に適当な値に調整してその値をプログラムする、（４）チップ内で自動調整することができる。
【００８１】
基板電位Ｖsubは、FBC用、NFET用及びPFET用の３種類のＶPLの中で、最も高い電位に設定される。
【００８２】
（第５の実施形態）
第５の実施形態は、シリコン層が厚いPD-SOI基板５を用いる例を示している。
【００８３】
図３１は本発明に係る半導体記憶装置の第５の実施形態の断面図であり、FBC１と周辺回路４で埋め込み酸化膜１０の厚さを変えた場合の例を示している。
【００８４】
図３１の半導体記憶装置は、Ｐ基板の上面に形成される埋め込み酸化膜１０と、FBC１の位置に対応して形成されるＮ拡散層１１とを備え、埋め込み酸化膜１０は、周辺回路４部分だけ厚く形成されている。
【００８５】
周辺回路４部分の埋め込み酸化膜１０を厚くするため、P基板を−１Ｖに設定しておいてもPFET３のバックチャンネルがONする心配がない。
【００８６】
なお、第５の実施形態でも、FBC１、周辺NFET２及び周辺PFET３それぞれに基板バイアスを（１）チップ外部から与える、（２）チップ内で発生された固定値を与える、（３）ダイソート時に適当な値に調整してその値をプログラムする、（４）チップ内で自動調整することができる。
【００８７】
基板電位Ｖsubは、FBC用、NFET用及びPFET用の３種類のＶPLの中で、最も低い電位に設定される。
【００８８】
（第６の実施形態）
第６の実施形態は、シリコン層が厚いPD-SOI基板５を用いる場合に、すべてのデバイスで同一の基板バイアスに設定できるようにしたものである。
【００８９】
図３２は本発明に係る半導体記憶装置の第６の実施形態の断面図である。図３２の半導体記憶装置は、Ｐ基板の上面全体にわたって形成されるＰ拡散層４１と、Ｐ拡散層４１の上面に形成される埋め込み酸化膜１０とを備えている。埋め込み酸化膜１０は、周辺回路４部分だけ厚く形成されている。
【００９０】
（第７の実施形態）
第７の実施形態は、FBCの部分がFD-SOI上にあると同時に、周辺回路部分がPD-SOI上にあるものである。
【００９１】
図３３は本発明に係る半導体記憶装置の第７の実施形態の断面図である。図３３の半導体記憶装置の周辺回路部分は、基本的な構造は図３１と同じであり、FBC１のチャネルチャネルボディの濃度はＮA＝1.0×1015cm-3、NFET２のチャネルチャネルボディの濃度はＮA＝5.0×1017cm-3、PFET３のチャネルチャネルボディの濃度はＮD＝5.0×1017cm-3である。
【００９２】
FBC１はFD-SOIであるが、周辺回路４のNFET２及びPFET３はPD-SOI化するものである。BOXの厚さもFBC１アレー部分では薄く、周辺回路４部分では厚くしている。
【００９３】
これにより、周辺回路４のトランジスタ特性は基板電位に依存することがなくなり、FBC１のプレート電位はN拡散層で-2Vを与えることができる。
【００９４】
なお、図３３の代わりに図３４のような断面構造にしてもよい。図３４は、図３３と基本的な構造は同じであるが、FBC１のプレートをＰ型拡散層で与えるものであり、Ｖsub＝−１Ｖである。
【００９５】
上述した実施形態では、周辺回路４の電源電圧がVCC(=2.0V)とVSS(=0V)の一組である場合を説明したが、複数組ある場合にも拡張可能である。この場合には、各電源電圧毎に埋め込み酸化膜１０(BOX)下の拡散層を分離して最適な電圧を与えるような構成をとればよい。
【００９６】
また、上述した実施形態では、埋め込み酸化膜１０(BOX)の下には拡散層で電位を与える構造であったが、この構造には限定されない。例えば、N型不純物あるいはP型不純物を導入したポリシリコン層で電位を与えてもよい。
【００９７】
さらに、図３５に示すように、埋め込み酸化膜１０の内部に、Ｐ型またはＮ型ポリシリコンまたは金属からなるプレート５１，５２，５３を埋め込んで、電位を与えてもよい。図３５の例では、FBC１の下方のＮ型ポリシリコンからなるプレート５１にＶPL＝-2Ｖを与え、NFET２の下方のプレート５２にＶPL＝-1Ｖを与え、PFET３の下方のプレート５３にＶPL＝2.5Ｖを与える例を示している。
【００９８】
FBC１の下方のプレート５１は、アレー単位で配置してもよい。あるいは、本実施形態は、各ワード線に沿ってプレートを設けるダブルゲート構造のFBC１にも適用可能である。
【００９９】
上述した各実施形態では、FBC１を有する半導体記憶装置について説明したが、本発明は、FBC１を持たない半導体集積回路にも適用可能である。
【図面の簡単な説明】
【０１００】
【図１】本発明に係る半導体記憶装置の第１の実施形態の断面図。
【図２】FBC１の下方にＮ拡散層１１を形成し、NFET２とPFET３の下方にＰ拡散層１２を形成した半導体記憶装置の断面構造を示す図。
【図３】図１とは異なる構造の半導体記憶装置の断面図。
【図４】図３とは異なる構造の半導体記憶装置の断面図。
【図５】NFETで形成されるFD-FBC（完全欠乏型のFBC）の特性をシミュレーションした結果を示す図。
【図６】FD-SOI上に形成される周辺回路４のＮ型ポリシリコンゲートNFETのシミュレーション結果を示す図。
【図７】NFETの履歴現象の有無を示す図。
【図８】NFETの履歴現象の有無を示す図。
【図９】NFETの履歴現象の有無を示す図。
【図１０】NFETの履歴現象の有無を示す図。
【図１１】FD-SOI上に形成される周辺回路４のＮ型ポリシリコンゲートPFET３とＰ型ポリシリコンゲートPFET３の特性のシミュレーション結果を示す図。
【図１２】PFETの履歴現象の有無を示す図。
【図１３】PFETの履歴現象の有無を示す図。
【図１４】PFETの履歴現象の有無を示す図。
【図１５】PFETの履歴現象の有無を示す図。
【図１６】FBC、NFET、PFETのそれぞれに対してＮ拡散層を配置した半導体記憶装置の断面図。
【図１７】SOI基板５からなるシリコンチップのレイアウト図。
【図１８】Ｎ拡散層１１と配線層１６との接続部分を示す断面図。
【図１９】パッドからプレート電圧を供給する例を示す図。
【図２０】プレート電圧をチップ内で発生した固定値にする例を示す図。
【図２１】ＶPLがＶcc＝2.0Ｖよりも高い場合、すなわちPFET３領域に対応する回路図。
【図２２】図２０の発振器２１の詳細構成を示す回路図。
【図２３】ダイソート時にプレート電圧を適当な値に設定する例を示す回路図。
【図２４】プレート電圧をチップ内で自動調整する場合の回路図。
【図２５】プレート電圧をチップ内で自動調整する場合の回路図。
【図２６】本発明に係る半導体記憶装置の第２の実施形態の断面図。
【図２７】図２６の変形例であり、Ｎ基板を用いた半導体記憶装置の断面図。
【図２８】図２６の変形例を示す断面図。
【図２９】本発明に係る半導体記憶装置の第３の実施形態の断面図。
【図３０】本発明に係る半導体記憶装置の第４の実施形態の断面図。
【図３１】本発明に係る半導体記憶装置の第５の実施形態の断面図。
【図３２】本発明に係る半導体記憶装置の第６の実施形態の断面図。
【図３３】本発明に係る半導体記憶装置の第７の実施形態の断面図。
【図３４】FBC１のチャネルチャネルボディの濃度をＮA＝1.0×1015cm-3、NFET２のチャネルチャネルボディの濃度をＮA＝5.0×1017cm-3、PFET３のチャネルチャネルボディの濃度をＮD＝5.0×1017cm-3にした場合の断面図。
【図３５】埋め込み酸化膜１０の内部に、Ｐ型またはＮ型ポリシリコンまたは金属からなるプレート５１，５２，５３を埋め込んだ場合の断面図。
【符号の説明】
【０１０１】
１  FBC
２  NFET
３  PFET
４  周辺回路
５  SOI基板
６  絶縁層
７  Ｎ基板
８  Ｎ拡散層
９  Ｐ拡散層
１０  埋め込み酸化膜
１１  Ｎ拡散層
１２  Ｐ拡散層
１３  Ｐ基板
１４  Ｎ拡散層
１５  Ｎ拡散層
２１  発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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