(57)【要約】      （修正有）【課題】ポリシリコン抵抗に導入された不純物の外方拡散を抑制することができる半導体装置の製造方法及び半導体装置を提供する。【解決手段】この半導体装置の製造方法は、ゲート電極４ａ及びポリシリコン抵抗４ｃそれぞれを形成する工程と、ゲート電極４ａ上及びポリシリコン抵抗４ｃ上に、絶縁膜を形成する工程と、絶縁膜上に、ポリシリコン抵抗４ｃの上方に位置するレジストパターン１２を形成する工程と、レジストパターン１２をマスクとして絶縁膜をエッチバックすることにより、ゲート電極４ａの側壁にサイドウォール５ａを形成するとともに、ポリシリコン抵抗４ｃ上に拡散防止膜５ｃを形成する工程とを具備する。【選択図】      図２
2006080218.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜上に位置していて不純物が導入されたポリシリコン抵抗、及びゲート電極それぞれを形成する工程と、
前記ゲート電極上及び前記ポリシリコン抵抗上に、絶縁膜を形成する工程と、
前記絶縁膜上に、前記ポリシリコン抵抗の上方を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成するとともに、前記ポリシリコン抵抗上に拡散防止膜を工程と、
前記レジストパターンを除去する工程と、
前記拡散防止膜が残った状態で前記ポリシリコン抵抗を加熱することにより、前記ポリシリコン抵抗中の前記不純物を活性化させる工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１導電型トランジスタが形成される第１導電型素子領域、及び第２導電型トランジスタが形成される第２導電型素子領域に、第１ゲート電極及び第２ゲート電極を形成するとともに、前記第１及び第２導電型素子領域を分離する素子分離膜上に、不純物が導入されたポリシリコン抵抗を形成する工程と、
前記第１及び第２ゲート電極上、ならびに前記ポリシリコン抵抗上に、絶縁膜を形成する工程と、
前記絶縁膜上に、前記第２導電型素子領域の上方及びポリシリコン抵抗の上方それぞれを覆う第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記絶縁膜をエッチバックすることにより、前記第１のゲート電極の側壁に第１のサイドウォールを形成するとともに、前記第２導電型素子領域上及び前記ポリシリコン抵抗上それぞれに、前記絶縁膜を残す工程と、
前記第１のレジストパターン及び前記第１のゲート電極をマスクとして、前記第１導電型素子領域に第１導電型の不純物を導入し、前記第１導電型トランジスタのソース及びドレインとなる第１の不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記第１導電型素子領域上、及びポリシリコン抵抗の上方に位置する前記絶縁膜上を、第２のレジストパターンで覆う工程と、
前記第２のレジストパターンをマスクとして前記絶縁膜をエッチバックすることにより、前記第２のゲート電極の側壁に第２のサイドウォールを形成するとともに、前記ポリシリコン抵抗上に拡散防止膜を形成する工程と、
前記第２のレジストパターン、及び前記第２のゲート電極をマスクとして、前記第２導電型素子領域に第２導電型の不純物を導入し、前記第２導電型トランジスタのソース及びドレインとなる第２の不純物領域を形成する工程と、
前記第２のレジストパターンを除去する工程と、
前記拡散防止膜が残った状態で熱処理を行うことにより、前記第１及び第２の不純物領域、ならびに前記ポリシリコン抵抗それぞれに含まれる不純物を活性化させる工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記第１のレジストパターンをマスクとして前記絶縁膜をエッチバックする工程、及び前記第２のレジストパターンをマスクとして前記絶縁膜をエッチバックする工程は、エッチバック量がそれぞれ異なる請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不純物を活性化させる工程の後に、前記拡散防止膜を残した状態で、前記ポリシリコン抵抗の上方に層間絶縁膜を形成する工程を更に具備する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜及び前記層間絶縁膜それぞれは、酸化シリコン膜である請求項４に記載の半導体装置の製造方法。
【請求項６】
素子分離膜上に、不純物が導入されたポリシリコン抵抗を形成する工程と、
前記ポリシリコン抵抗上を拡散防止膜で覆う工程と、
前記拡散防止膜が残った状態で前記ポリシリコン抵抗を加熱することにより、前記ポリシリコン抵抗中の前記不純物を活性化させる工程と、
を具備する半導体装置の製造方法。
【請求項７】
前記ポリシリコン抵抗の抵抗値は１００Ω／□以上１０００Ω／□以下である請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
素子分離膜と、
素子領域に位置するゲート電極と、
前記素子分離膜上に形成されたポリシリコン抵抗と、
前記ポリシリコン抵抗を覆い、前記ゲート電極を覆っていない絶縁膜と、
を具備する半導体装置。
【請求項９】
第１導電型素子領域に形成され、第１のゲート電極及び第１のサイドウォールを有する第１導電型トランジスタと、
第２導電型素子領域に形成され、第２のゲート電極及び第２のサイドウォールを有するた第２導電型トランジスタと、
前記第１及び第２導電型素子領域を互いに分離する素子分離膜と、
前記素子分離膜上に形成されたポリシリコン抵抗と、
前記ポリシリコン抵抗を覆い、前記第１及び第２のゲート電極のいずれも覆っていない絶縁膜と、
を具備し、前記第１及び第２のサイドウォールは、大きさが互いに異なる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ポリシリコン抵抗に導入された不純物の外方拡散を抑制することができる、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図６は、従来の半導体装置の断面図である。この半導体装置は、以下のようにして形成される。まず、シリコン基板１０１に素子分離膜１０２を形成して素子領域を互いに分離し、さらに、素子領域にゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜１０３上にはゲート電極１０４ａが形成され、素子分離膜１０２上にはポリシリコン抵抗１０４ｂが形成される。
【０００３】
次いで、素子領域に位置するシリコン基板１０１に、低濃度不純物領域１０６ａを形成するとともに、ゲート電極１０４ａに不純物を導入する。次いで、ゲート電極１０４ａ及びポリシリコン抵抗１０４ｂそれぞれの側壁に、サイドウォール１０５ａ，１０５ｂを形成する。次いで、素子領域に位置するシリコン基板１０１に、ソース及びドレインとなる不純物領域１０７ａを形成するとともに、ゲート電極１０４ａに不純物を導入する。次いで、ポリシリコン抵抗１０４ｂに不純物を導入する。その後、熱処理を行い、低濃度不純物領域１０６ａ、不純物領域１０７ａ、ゲート電極１０４ａ、及びポリシリコン抵抗１０４ｂそれぞれに導入された不純物を活性化する。これにより、低濃度不純物領域１０６ａ、不純物領域１０７ａ、ゲート電極１０４ａそれぞれは低抵抗化し、ポリシリコン抵抗１０４ｂは所定の抵抗値になる（例えば特許文献１参照）。
【特許文献１】特開２００３−３３２４５４号公報（第５段落乃至第７段落）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した従来技術では、ポリシリコン抵抗に不純物を導入した後、そのまま熱処理を行っていた。このため、熱処理の際に、ポリシリコン抵抗から不純物が外方拡散し、ポリシリコン抵抗の抵抗値がばらつく可能性があった。
本発明は上記のような事情を考慮してなされたものであり、その目的は、ポリシリコン抵抗に導入された不純物の外方拡散を抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、素子分離膜上に位置していて不純物が導入されたポリシリコン抵抗、及びゲート電極それぞれを形成する工程と、
前記ゲート電極上及び前記ポリシリコン抵抗上に、絶縁膜を形成する工程と、
前記絶縁膜上に、前記ポリシリコン抵抗の上方を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成するとともに、前記ポリシリコン抵抗上に拡散防止膜を工程と、
前記レジストパターンを除去する工程と、
前記拡散防止膜が残った状態で前記ポリシリコン抵抗を加熱することにより、前記ポリシリコン抵抗中の前記不純物を活性化させる工程と、を具備する。
【０００６】
この半導体装置の製造方法によれば、ポリシリコン抵抗を熱処理して不純物を活性化するとき、ポリシリコン抵抗は拡散防止膜で覆われている。このため、ポリシリコン抵抗に含まれている不純物の外方拡散を抑制することができる。
【０００７】
本発明に係る他の半導体装置の製造方法は、第１導電型トランジスタが形成される第１導電型素子領域、及び第２導電型トランジスタが形成される第２導電型素子領域に、第１ゲート電極及び第２ゲート電極を形成するとともに、前記第１及び第２導電型素子領域を分離する素子分離膜上に、不純物が導入されたポリシリコン抵抗を形成する工程と、
前記第１及び第２ゲート電極上、ならびに前記ポリシリコン抵抗上に、絶縁膜を形成する工程と、
前記絶縁膜上に、前記第２導電型素子領域の上方及びポリシリコン抵抗の上方それぞれを覆う第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記絶縁膜をエッチバックすることにより、前記第１のゲート電極の側壁に第１のサイドウォールを形成するとともに、前記第２導電型素子領域上及び前記ポリシリコン抵抗上それぞれに、前記絶縁膜を残す工程と、
前記第１のレジストパターン及び前記第１のゲート電極をマスクとして、前記第１導電型素子領域に第１導電型の不純物を導入し、前記第１導電型トランジスタのソース及びドレインとなる第１の不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記第１導電型素子領域上、及びポリシリコン抵抗の上方に位置する前記絶縁膜上を、第２のレジストパターンで覆う工程と、
前記第２のレジストパターンをマスクとして前記絶縁膜をエッチバックすることにより、前記第２のゲート電極の側壁に第２のサイドウォールを形成するとともに、前記ポリシリコン抵抗上に拡散防止膜を形成する工程と、
前記第２のレジストパターン、及び前記第２のゲート電極をマスクとして、前記第２導電型素子領域に第２導電型の不純物を導入し、前記第２導電型トランジスタのソース及びドレインとなる第２の不純物領域を形成する工程と、
前記第２のレジストパターンを除去する工程と、
前記拡散防止膜が残った状態で熱処理を行うことにより、前記第１及び第２の不純物領域、ならびに前記ポリシリコン抵抗それぞれに含まれる不純物を活性化させる工程と、
を具備する。
【０００８】
この半導体装置の製造方法によれば、ポリシリコン抵抗に含まれている不純物の外方拡散を抑制することができる。また、Ｎ型及びＰ型のトランジスタを同一基板上に形成する従来の方法と比べて、工程数は、エッチバックの回数が一回増えるのみである。従って、コストの上昇を抑制することができる。
【０００９】
第１のレジストパターンをマスクとして絶縁膜をエッチバックする工程、及び第２のレジストパターンをマスクとして絶縁膜をエッチバックする工程は、エッチバック量がそれぞれ異なっていてもよい。このようにすると、第１導電型トランジスタと第２導電型トランジスタそれぞれのサイドウォールの幅を変えることができ、その結果、トランジスタの特性を変えることができる。
【００１０】
また、不純物を活性化させる工程の後に、拡散防止膜を残した状態で、ポリシリコン抵抗の上方に層間絶縁膜を形成する工程を更に具備していてもよい。絶縁膜及び層間絶縁膜それぞれは、例えば酸化シリコン膜である。この場合、同一工程で、層間絶縁膜及び絶縁膜に接続孔を連続して形成することができる。
【００１１】
本発明に係る他の半導体装置の製造方法は、素子分離膜上に、不純物が導入されたポリシリコン抵抗を形成する工程と、
前記ポリシリコン抵抗上を拡散防止膜で覆う工程と、
前記拡散防止膜が残った状態で前記ポリシリコン抵抗を加熱することにより、前記ポリシリコン抵抗中の前記不純物を活性化させる工程と、
を具備する。
【００１２】
ポリシリコン抵抗の抵抗値は１００Ω／□以上１０００Ω／□以下である場合、外方拡散によって抵抗値が変動しやすいため、本発明は特に効果的である。
【００１３】
本発明に係る半導体装置は、素子分離膜と、
素子領域に位置するゲート電極と、
前記素子分離膜上に形成されたポリシリコン抵抗と、
前記ポリシリコン抵抗を覆い、前記ゲート電極を覆っていない絶縁膜と、
を具備する。
【００１４】
本発明に係る他の半導体装置は、第１導電型素子領域に形成され、第１のゲート電極及び第１のサイドウォールを有する第１導電型トランジスタと、
第２導電型素子領域に形成され、第２のゲート電極及び第２のサイドウォールを有するた第２導電型トランジスタと、
前記第１及び第２導電型素子領域を互いに分離する素子分離膜と、
前記素子分離膜上に形成されたポリシリコン抵抗と、
前記ポリシリコン抵抗を覆い、前記第１及び第２のゲート電極のいずれも覆っていない絶縁膜と、
を具備し、前記第１及び第２のサイドウォールは、大きさが互いに異なる。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態では、サイドウォールを形成するための酸化シリコン膜をポリシリコン抵抗上に残し、その状態で熱処理を行うことにより、ポリシリコン抵抗から不純物が外方拡散することを防いでいる。
【００１６】
まず、図１（Ａ）に示すように、シリコン基板１上に素子分離膜２を形成し、第１素子領域１ａを他の領域から分離する。素子分離膜２は、例えばＬＯＣＯＳ法により形成されるが、トレンチアイソレーション法によりシリコン基板１に埋め込まれてもよい。次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａにはゲート酸化膜３ａが形成される。
【００１７】
次いで、素子分離膜２上及びゲート酸化膜３ａ上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート酸化膜３ａ上にはゲート電極４ａが形成され、素子分離膜２上にはポリシリコン抵抗４ｃが形成される。その後、レジストパターンを除去する。
【００１８】
次いで、第１素子領域１ａ上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１０が形成される。レジストパターン１０は、第１素子領域１ａ上を覆っているが、ポリシリコン抵抗４ｃ上には開口部を有する。次いで、レジストパターン１０をマスクとしてポリシリコン抵抗４ｃにＮ型の不純物を注入する。このときの不純物の導入量は、ポリシリコン抵抗４ｃを所定の抵抗値（例えば１００Ω／□以上１０００Ω／□以下）にする量である。
【００１９】
その後、図１（Ｂ）に示すように、レジストパターン１０を除去する。次いで、ポリシリコン抵抗４ｃ上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１１が形成される。レジストパターン１１は、ポリシリコン抵抗４ｃ上を覆っているが、第１素子領域１ａ上には開口部を有する。次いで、レジストパターン１１及びゲート電極４ａをマスクとして、シリコン基板１にＮ型の不純物を注入する。これにより、第１素子領域１ａに位置するシリコン基板１には、低濃度不純物領域６ａが形成される。また、ゲート電極４ａにもＮ型の不純物が導入される。
【００２０】
その後、図１（Ｃ）に示すように、レジストパターン１１を除去する。次いで、ゲート電極４ａ上及びポリシリコン抵抗４ｃ上それぞれを含む全面上に、酸化シリコン膜５をＣＶＤ法により形成する。
【００２１】
次いで、図２（Ａ）に示すように、酸化シリコン膜５上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、酸化シリコン膜５上にはレジストパターン１２が形成される。レジストパターン１２は、ポリシリコン抵抗４ｃの上方を覆っているが、第１素子領域１ａの上方には開口部を有する。次いで、レジストパターン１２をマスクとして、酸化シリコン膜５をエッチバックする。これにより、ゲート電極４ａの側壁にはサイドウォール５ａが形成される。また、ポリシリコン抵抗４ｃ上には、このポリシリコン抵抗４ｃを覆う拡散防止膜５ｃが形成される。
【００２２】
その後、図２（Ｂ）に示すように、レジストパターン１２を除去する。次いで、素子分離膜２、ゲート電極４ａ及びサイドウォール５ａをマスクとしてシリコン基板１にＮ型の不純物を注入する。これにより、第１素子領域１ａにはソース及びドレインとなる不純物領域７ａが形成される。また、ゲート電極４ａにもＮ型の不純物が導入される。
【００２３】
その後、ゲート電極４ａ、ポリシリコン抵抗４ｃ、低濃度不純物領域６ａ及び不純物領域７ａを熱処理し、これらに導入された不純物を活性化する。熱処理は、例えば熱拡散炉によって行ってもよいし、ランプアニール処理で行ってもよい。前者の場合は、例えば８００〜９００℃で１０〜３０分ほど熱処理を行う。後者の場合は、例えば１０００℃で数十秒ほど行う。
【００２４】
この熱処理により、ゲート電極４ａ、低濃度不純物領域６ａ及び不純物領域７ａは低抵抗化し、ポリシリコン抵抗４ｃは所望の抵抗値になる。このとき、ポリシリコン抵抗４ｃは拡散防止膜５ｃにより覆われているため、ポリシリコン抵抗４ｃに含まれている不純物の外方拡散は抑制される。従って、ポリシリコン抵抗４ｃの抵抗値のばらつきは小さくなる。
このようにして、Ｎ型のトランジスタ及びポリシリコン抵抗４ｃが形成される。
【００２５】
次いで、図２（Ｃ）に示すように、トランジスタ上及び拡散防止膜５ｃ上を含む全面上に、酸化シリコンからなる層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、層間絶縁膜８及び拡散防止膜５ｃをエッチングする。これにより、層間絶縁膜８には、ゲート電極４ａ上に位置するコンタクトホール（図示せず）、不純物領域７ａ上に位置するコンタクトホール８ａ、及びポリシリコン抵抗４ｃ上に位置するコンタクトホール８ｃが形成される。その後、レジストパターンを除去する。
【００２６】
次いで、コンタクトホールそれぞれの中、及び層間絶縁膜８上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜はパターニングされ、３本のＡｌ合金配線９ａ及び２本のＡｌ合金配線９ｃが形成される。Ａｌ合金配線９ａのうち２本は、それぞれコンタクトホール８ａを介してソース及びドレインとなる不純物領域７ａに接続し、残りのＡｌ合金配線９ａは、コンタクトホール（図示せず）を介してゲート電極４ａに接続している。Ａｌ合金配線９ｃは、それぞれコンタクトホール８ｃを介してポリシリコン抵抗４ｃに接続している。
【００２７】
以上、本発明の第１の実施形態によれば、ポリシリコン抵抗４ｃを熱処理して不純物を活性化するとき、ポリシリコン抵抗４ｃは拡散防止膜５ｃで覆われている。このため、ポリシリコン抵抗４ｃに含まれている不純物の外方拡散は抑制され、ポリシリコン抵抗４ｃの抵抗値のばらつきは小さくなる。ポリシリコン抵抗４ｃの抵抗値が１００Ω／□以上１０００Ω／□以下である場合、外方拡散によって抵抗値が変動しやすいため、上記した効果は特に顕著になる。
【００２８】
また、拡散防止膜５ｃは、サイドウォール５ａを形成するための酸化シリコン膜５を、ポリシリコン抵抗４ｃ上に残すことで形成されている。このため、拡散防止膜５ｃを形成するための膜を別工程で堆積する必要がなくなり、半導体装置の製造工程数の増大が抑制される。
【００２９】
なお、上記した実施形態において、ゲート電極４ａ、ポリシリコン抵抗４ｃ、低濃度不純物領域６ａ及び不純物領域７ａそれぞれには、Ｎ型の不純物を導入したが、Ｐ型の不純物を導入しても、同様の効果を得ることができる。
【００３０】
図３、図４及び図５の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、Ｎ型のトランジスタ及びポリシリコン抵抗に加えて、Ｐ型のトランジスタも同一工程で形成される点が、第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３１】
まず、図３（Ａ）に示すようにシリコン基板１に素子分離膜２を形成し、第１素子領域１ａ及び第２素子領域１ｂを互いに分離する。次いで、シリコン基板１を熱酸化する。これにより、第１及び第２素子領域１ａ，１ｂそれぞれにはゲート酸化膜３ａ，３ｂが形成される。次いで、素子分離膜２上、及びゲート酸化膜３ａ，３ｂそれぞれ上を含む全面上、ポリシリコン膜をＣＶＤ法により形成する。次いで、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３ａ，３ｂ上それぞれにはゲート電極４ａ、４ｂが形成され、素子分離膜２上にはポリシリコン抵抗４ｃが形成される。なお、素子分離膜２の形成方法、及びポリシリコン膜のパターニング方法は、第１の実施形態と同一である。
【００３２】
次いで、レジストパターン１０を形成する。レジストパターン１０は、第１素子領域１ａに加えて第２素子領域１ｂも覆っている点が、第１の実施形態と異なる。次いで、レジストパターン１０をマスクとしてポリシリコン抵抗４ｃにＮ型の不純物を注入する。このときの不純物の導入量は、ポリシリコン抵抗４ｃを所定の抵抗値（例えば１００Ω／□以上１０００Ω／□以下）にする量である。
【００３３】
その後、図３（Ｂ）に示すように、レジストパターン１０を除去する。次いで、第２素子領域１ｂ上及びポリシリコン抵抗４ｃ上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１１ａが形成される。レジストパターン１１ａは、第２素子領域１ｂ上及びポリシリコン抵抗４ｃ上を覆っているが、第１素子領域１ａ上には開口部を有する。次いで、レジストパターン１１ａ及びゲート電極４ａをマスクとして、シリコン基板１にＮ型の不純物を注入する。これにより、第１素子領域１ａに位置するシリコン基板１には、Ｎ型の低濃度不純物領域６ａが形成される。また、ゲート電極４ａにもＮ型の不純物が導入される。
【００３４】
その後、図３（Ｃ）に示すように、レジストパターン１１ａを除去する。次いで、第１素子領域１ａ上及びポリシリコン抵抗４ｃ上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１１ｂが形成される。レジストパターン１１ｂは、第１素子領域１ａ上及びポリシリコン抵抗４ｃ上を覆っているが、第２素子領域１ｂ上には開口部を有する。次いで、レジストパターン１１ｂ及びゲート電極４ｂをマスクとして、シリコン基板１にＰ型の不純物を注入する。これにより、第２素子領域１ｂに位置するシリコン基板１には、Ｐ型の低濃度不純物領域６ｂが形成される。また、ゲート電極４ｂにもＰ型の不純物が導入される。
【００３５】
その後、図４（Ａ）に示すように、レジストパターン１１ｂを除去する。次いで、ゲート電極４ａ，４ｂそれぞれの上及びポリシリコン抵抗４ｃ上を含む全面上に、酸化シリコン膜５をＣＶＤ法により形成する。
【００３６】
次いで、図４（Ｂ）に示すように、酸化シリコン膜５上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、酸化シリコン膜５上にはレジストパターン１２ａが形成される。レジストパターン１２ａは、第２素子領域１ｂ及びポリシリコン抵抗４ｃそれぞれの上方を覆っているが、第１素子領域１ａの上方には開口部を有する。次いで、レジストパターン１２ａをマスクとして酸化シリコン膜５をエッチバックする。これにより、ゲート電極４ａの側壁にはサイドウォール５ａが形成される。
【００３７】
次いで、レジストパターン１２ａ、素子分離膜２、ゲート電極４ａ及びサイドウォール５ａをマスクとして、シリコン基板１にＮ型の不純物を注入する。これにより、第１素子領域１ａに位置するシリコン基板１には、ソース及びドレインとなるＮ型の不純物領域７ａが形成される。また、ゲート電極４ａにも十分な量のＮ型の不純物が注入され、ゲート電極４ａが低抵抗化する。
【００３８】
その後、図５（Ａ）に示すように、レジストパターン１２ａを除去する。次いで、酸化シリコン膜５及び第１素子領域１ａそれぞれの上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１２ｂが形成される。レジストパターン１２ｂは、第１素子領域１ａ上、及び酸化シリコン膜５のうちポリシリコン抵抗４ｃ上に位置する部分の上を覆っているが、第２素子領域１ｂの上方には開口部を有する。次いで、レジストパターン１２ｂをマスクとして酸化シリコン膜５をエッチバックする。これにより、ゲート電極４ｂの側壁にはサイドウォール５ｂが形成され、素子分離膜２上には、ポリシリコン抵抗４ｃを覆う拡散防止膜５ｃが形成される。
【００３９】
なお、エッチバック量を調整することにより、サイドウォール５ｂの幅を、サイドウォール５ａの幅と異ならせることができる。
【００４０】
次いで、レジストパターン１２ｂ、素子分離膜２、ゲート電極４ｂ及びサイドウォール５ｂをマスクとして、シリコン基板１にＰ型の不純物を注入する。これにより、第２素子領域１ｂに位置するシリコン基板１には、ソース及びドレインとなるＰ型の不純物領域７ｂが形成される。また、ゲート電極４ｂにも十分な量のＰ型の不純物が注入され、ゲート電極４ｂが低抵抗化する。
【００４１】
その後、レジストパターン１２ｂを除去する。次いで、ゲート電極４ａ，４ｂ、ポリシリコン抵抗４ｃ、低濃度不純物領域６ａ，６ｂ及び不純物領域７ａ，７ｂを熱処理し、これらに導入された不純物を活性化する。
【００４２】
この熱処理により、ゲート電極４ａ，４ｂ、低濃度不純物領域６ａ，６ｂ及び不純物領域７ａ，７ｂは低抵抗化し、ポリシリコン抵抗４ｃは所望の抵抗値になる。このとき、ポリシリコン抵抗４ｃは拡散防止膜５ｃにより覆われているため、ポリシリコン抵抗４ｃに含まれている不純物の外方拡散は抑制される。従って、ポリシリコン抵抗４ｃの抵抗値のばらつきは小さくなる。
このようにして、第１素子領域１ａにはＮ型のトランジスタが形成され、第２素子領域１ｂにはＰ型のトランジスタが形成され、素子分離膜２上にはポリシリコン抵抗４ｃが形成される。
【００４３】
次いで、図５（Ｂ）に示すように、層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、層間絶縁膜８及び拡散防止膜５ｃをエッチングする。これにより、層間絶縁膜８には、ゲート電極４ａ，４ｂそれぞれ上に位置するコンタクトホール（図示せず）、不純物領域７ａ，７ｂそれぞれ上に位置するコンタクトホール８ａ，８ｂ、及びポリシリコン抵抗４ｃ上に位置するコンタクトホール８ｃが形成される。その後、レジストパターンを除去する。
【００４４】
次いで、コンタクトホールそれぞれの中、及び層間絶縁膜８上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜はパターニングされ、３本のＡｌ合金配線９ａ、３本のＡｌ合金配線９ｂ、及び２本のＡｌ合金配線９ｃが形成される。
【００４５】
Ａｌ合金配線９ａのうち２本は、それぞれコンタクトホール８ａを介してソース及びドレインとなる不純物領域７ａに接続し、残りのＡｌ合金配線９ａは、コンタクトホール（図示せず）を介してゲート電極４ａに接続している。Ａｌ合金配線９ｂのうち２本は、それぞれコンタクトホール８ｂを介してソース及びドレインとなる不純物領域７ｂに接続し、残りのＡｌ合金配線９ｂは、コンタクトホール（図示せず）を介してゲート電極４ｂに接続している。Ａｌ合金配線９ｃは、それぞれコンタクトホール８ｃを介してポリシリコン抵抗４ｃに接続している。
【００４６】
この第２の実施形態においても、第１の実施形態と同一の効果を得ることができる。また、Ｎ型及びＰ型のトランジスタを同一基板上に形成する従来の方法と比べて、工程数は、エッチバックの回数が一回増えるのみである。従って、コストの上昇を抑制することができる。
【００４７】
また、酸化シリコン膜のエッチバック量を調節し、サイドウォール５ａ，５ｂそれぞれの幅を互いに異ならせると、低濃度不純物領域６ａ，６ｂそれぞれの幅を変えることができる。従って、Ｐ型トランジスタの特性とＮ型トランジスタの特性を互いに異ならせることができる。
【００４８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第１の実施形態において、ポリシリコン抵抗４ｃの抵抗値が中抵抗（例えば１００Ω／□以上１０００Ω／□以下）である場合、ゲート電極４ａ及びポリシリコン抵抗４ｃとなるポリシリコン膜に、予め、不純物を導入しておいてもよい。不純物の導入は、例えばＣＶＤの原料ガスに不純物ガスを導入することにより堆積時に行われる。また、導入される不純物の濃度は、ポリシリコン抵抗４ｃに導入されるべき不純物の濃度に等しい。このようにすると、レジストパターン１０を形成する工程、レジストパターン１０をマスクとして不純物を注入する工程，及びレジストパターン１０を除去する工程を省略することができる。
【００４９】
また、酸化シリコン膜５の代わりに他の絶縁膜（例えば窒化シリコン膜）を用いてもよい。この場合、サイドウォール５ａ，５ｂ及び拡散防止膜５ｃそれぞれは、他の絶縁膜（例えば窒化シリコン膜）により形成される。
【図面の簡単な説明】
【００５０】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図４】（Ａ）は図３（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図５】（Ａ）は図４（Ｂ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図６】従来の半導体装置の断面図。
【符号の説明】
【００５１】
１，１０１…シリコン基板、２，１０２…素子分離膜、３ａ，３ｂ，１０３…ゲート酸化膜、４ａ，４ｂ，１０４ａ…ゲート電極、４ｃ，１０４ｂ…ポリシリコン抵抗、５ａ，５ｂ，１０５ａ，１０５ｂ…サイドウォール、５ｃ…拡散防止膜、６ａ，６ｂ，１０６ａ…低濃度不純物領域、７ａ，７ｂ，１０７ａ…不純物領域、８…層間絶縁膜、８ａ，８ｂ，８ｃ…コンタクトホール、９ａ，９ｂ，９ｃ…Ａｌ合金配線、１０，１１，１１ａ，１１ｂ，１２，１２ａ，１２ｂ…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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