(57)【要約】【課題】  ＭＯＳトランジスタの閾値電圧によらず半導体集積回路のリーク電流を低減する。【解決手段】  半導体集積回路１には、高速動作用２入力ＮＡＮＤゲート２と制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１から構成されるＮＡＮＤゲート部１０が設けられている。ＮＡＮＤゲート２は、Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐ２、及びＮｃｈ  ＭＯＳトランジスタＮ１、Ｎ２から構成されている。制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１のゲートには、“Ｈｉｇｈ”レベルの時に高電位側電源Ｖｄｄと同じ電圧の＋Ｖ１、及び“Ｌｏｗ”レベルの時にトランジスタの閾値電圧の絶対値よりも大きな−Ｖ２の電圧を有する制御信号ＳＧ１が入力される。制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１は、“Ｈｉｇｈ”レベルの時にオンし、ＮＡＮＤゲート２が動作する。一方、“Ｌｏｗ”レベルの時にオフし、ＮＡＮＤゲート２が動作を停止する。【選択図】  図１
2006080675.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源に接続された論理回路と、
前記論理回路と低電位側電源の間に設けられ、閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる制御用トランジスタと
を具備することを特徴とする半導体集積回路。
【請求項２】
高電位側電源に接続され、第１の閾値電圧の絶対値を有するＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタをそれぞれ複数備える第１の論理回路と、
前記第１の論理回路と低電位側電源の間に設けられ、前記第１の閾値電圧を有し、オフ時に入力される前記第１の閾値電圧の絶対値よりも大きな第１の制御信号電圧により前記第１の論理回路の動作を停止させ、オン時に入力される前記第１の制御信号電圧により前記第１の論理回路を動作させる第１の制御用Ｎｃｈ  ＭＯＳトランジスタと、
高電位側電源に接続され、第１の閾値電圧の絶対値よりも大きな第２の閾値電圧の絶対値を有するＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタをそれぞれ複数備える第２の論理回路と、
前記第２の論理回路と低電位側電源の間に設けられ、前記第２の閾値電圧を有し、前記第１の制御信号とは異なる第２の制御信号が入力され、オフ時に入力される前記第２の制御信号電圧により前記第２の論理回路の動作を停止させ、オン時に入力される前記第２の制御信号電圧により前記第２の論理回路を動作させる第２の制御用Ｎｃｈ  ＭＯＳトランジスタと
を具備することを特徴とする半導体集積回路。
【請求項３】
低電位側電源に接続された論理回路と、
前記論理回路と負の高電位側電源の間に設けられ、閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる制御用トランジスタと
を具備することを特徴とする半導体集積回路。
【請求項４】
高電位側電源に接続された増幅部と、
前記増幅部と低電位側電源の間に設けられ、閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記増幅部の動作を停止させ、オン時に入力される前記制御信号電圧により前記増幅部を動作させる制御用トランジスタと
を具備することを特徴とする半導体集積回路。
【請求項５】
素子情報、回路接続情報、プロセス情報、レイアウト情報を参照してフロアプランのよるレイアウトを行うステップと、
前記レイアウト情報にそって通常動作セルを配置するステップと、
配置された前記通常動作セルが、高速動作仕様を満足するかの第１の動作速度判定を行い、許容できない場合には、閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる制御用トランジスタを備え、前記通常動作セルと同じ占有面積で、且つ同一形状のトランジスタを有する高速セルに置き換えるステップと、
前記レイアウト情報にそって信号・電源配線を配線配置するステップと、
配線配置された前記通常動作セルが、前記高速動作仕様を満足するかの第２の動作速度判定を行い、許容できない場合には、前記閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる前記制御用トランジスタを備え、前記通常動作セルと同じ占有面積で、且つ同一形状のトランジスタを有する前記高速セルに置き換え、前記高速セルに信号配線を配線配置するステップと
を具備することを特徴とする半導体集積回路のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御用トランジスタを備える論理回路や増幅回路に係り、リーク電流を低減できる半導体集積回路及びそのレイアウト設計方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化、低電圧化、及び高集積度化の進展に伴い、ＭＯＳトランジスタの閾値電圧（Ｖｔｈ）は低下の一途を辿っている。この低Ｖｔｈ化により、トランジスタのサブスレッショルド・リーク電流が増大し、携帯電話や携帯端末等の機器ではバッテリー寿命が短くなり、ＭＰＵ等ではオフ時のリーク電流が動作時の電流レベルと同等或いはそれ以上になり消費電力の増大をもたらしている。
【０００３】
このリーク電流を削減する手法として、例えば、ＮＡＮＤゲートやラッチ回路などの論理回路の動作を制御する制御用ＭＯＳトランジスタのＶｔｈを論理回路を構成するＭＯＳトランジスタのＶｔｈよりも大きくしている（例えば、特許文献１参照。）。
【０００４】
ところが、制御用ＭＯＳトランジスタのＶｔｈを大きくするとトランジスタのオン抵抗が大きくなり、論理回路から低電位側電源へ流れる電流量が減少し論理回路の高速動作が困難になるという問題点がある。また、オン抵抗を小さくするために制御用ＭＯＳ  ＭＯＳトランジスタのゲート長（Ｌｇ）を一定に保ちながら、ゲート幅（Ｗｇ）を大きくすると論理回路のチップ面積が増大するという問題点がある。
【特許文献１】特開平１０−２６１９４６号公報（頁９、図７及び図８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＭＯＳトランジスタの閾値電圧によらずリーク電流を低減できる半導体集積回路及びそのレイアウト設計方法を提供する。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体集積回路は、高電位側電源に接続された論理回路と、前記論理回路と低電位側電源の間に設けられ、閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる制御用トランジスタとを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路のレイアウト設計方法は、素子情報、回路接続情報、プロセス情報、レイアウト情報を参照してフロアプランのよるレイアウトを行うステップと、前記レイアウト情報にそって通常動作セルを配置するステップと、配置された前記通常動作セルが、高速動作仕様を満足するかの第１の動作速度判定を行い、許容できない場合には、閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる制御用トランジスタを備え、前記通常動作セルと同じ占有面積で、且つ同一形状のトランジスタを有する高速セルに置き換えるステップと、前記レイアウト情報にそって信号・電源配線を配線配置するステップと、配線配置された前記通常動作セルが、前記高速動作仕様を満足するかの第２の動作速度判定を行い、許容できない場合には、前記閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる前記制御用トランジスタを備え、前記通常動作セルと同じ占有面積で、且つ同一形状のトランジスタを有する前記高速セルに置き換え、前記高速セルに信号配線を配線配置するステップとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＭＯＳトランジスタの閾値電圧によらずリーク電流を低減できる半導体集積回路及びそのレイアウト設計方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路を示す回路図、図２は制御用Ｎｃｈ  ＭＯＳトランジスタのゲートに入力される制御信号レベルを示す図である。本実施例では論理回路としてＮＡＮＤゲートを用いている。
【００１１】
図１に示すように、半導体集積回路１には、高速動作用２入力ＮＡＮＤゲート２と制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１から構成されるＮＡＮＤゲート部１０が設けられている。ＮＡＮＤゲート２は、Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐ２、及びＮｃｈ  ＭＯＳトランジスタＮ１、Ｎ２から構成されている。
【００１２】
Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに入力信号Ａ１が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１のドレインに接続され、ゲートに入力信号Ａ１が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに入力信号Ｂ１が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ２は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１のソースに接続され、ゲートに入力信号Ｂ１が入力される。そして、Ｐｃｈ  ＭＯＳトランジスタＰ１のドレインとＮｃｈ  ＭＯＳトランジスタＮ１のドレインの間の接続ノードはＰｃｈ  ＭＯＳトランジスタＰ２のドレインに接続され、Ｐｃｈ  ＭＯＳトランジスタＰ２のドレインから出力信号Ｏｕｔ１が出力される。
【００１３】
制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＧＳ１が入力され、ＮＡＮＤゲート２のオン・オフ動作を制御する。ここで、Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐ２、Ｎｃｈ  ＭＯＳトランジスタＮ１、Ｎ２、及び制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１の閾値電圧の絶対値（｜Ｖｔｈ｜）は、ＮＡＮＤゲート２を高速動作させるために、例えば、０．１５Ｖ（通常動作用トランジスタ  ０．３Ｖ）と小さな値に設定されている。
【００１４】
図２に示すように、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１のゲートには、“Ｈｉｇｈ”レベルの時に高電位側電源Ｖｄｄと同じ電圧の＋Ｖ１、及び“Ｌｏｗ”レベルの時に−Ｖ２の電圧を有する制御信号ＳＧ１が入力される。制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１は、“Ｈｉｇｈ”レベルの時にオンし、ＮＡＮＤゲート２が動作する。一方、“Ｌｏｗ”レベルの時にオフし、ＮＡＮＤゲート２が動作を停止する。
【００１５】
ここで、−Ｖ２の絶対値｜−Ｖ２｜と制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１の閾値電圧Ｖｔｈ１の絶対値｜Ｖｔｈ１｜の関係は、
｜−Ｖ２｜＞｜Ｖｔｈ１｜・・・・・・・・・・式（１）
を満足するように設定されている。
【００１６】
上述したように、本実施例の半導体集積回路では、ＮＡＮＤゲート２のオン・オフ動作を制御する制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１のゲートに入力する制御信号ＳＧ１の“Ｌｏｗ”レベル時の電圧（−Ｖ２）を｜−Ｖ２｜＞｜Ｖｔｈ１｜に設定されている。このため、制御信号ＳＧ１の“Ｌｏｗ”レベルの時に制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１のゲートに印加される電圧は、閾値電圧Ｖｔｈ１よりも｜Ｖｔｈ１｜×２以上（−）側にシフトされる。したがって、ＮＡＮＤゲート２を高速動作させながら、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１のチャネル層を十分蓄積状態（accumulation  mode）にすることができ、オフ時のリーク電流を大幅に低減できる。
【００１７】
なお、本実施例では、Ｖｔｈの小さいＭＯＳトランジスタを用いた高速用ＮＡＮＤゲートに適用しているが、Ｖｔｈが比較的大きな通常動作用或いは低消費電力用ＮＡＮＤゲートにも適用できる。また、論理回路としてＮＡＮＤゲートを例にして説明したが、インバータ、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲートなどのゲート回路や、フリップフロップ、レジスター、カウンタなどの順序回路等にも適用できる。更に、ゲート絶縁膜にシリコン酸化膜を用いたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタを用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用いたＰｃｈ  ＭＩＳトランジスタ及びＮｃｈ  ＭＩＳトランジスタを用いてもよい。なお、この高誘電体膜としては、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタニウム）の酸化物、或いはそのシリケート物(例えばＨｆＳｉＯＮ)等を用いる。
【実施例２】
【００１８】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図３は半導体集積回路を示す回路図、図４は制御用Ｎｃｈ  ＭＯＳトランジスタのゲートに入力される制御信号レベルを示す図である。本実施例では論理回路として高速動作用ＮＡＮＤゲート及び低消費電力用ＮＡＮＤゲートを設けている。
【００１９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２０】
図３に示すように、半導体集積回路１ａは、２入力ＮＡＮＤゲート２ａと制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１１から構成される高速動作用ＮＡＮＤゲート部１１、及び２入力ＮＡＮＤゲート２ｂと制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１から構成される低消費電力用ＮＡＮＤゲート部１２が設けられている。ＮＡＮＤゲート２ａは、Ｐｃｈ  ＭＯＳトランジスタＰ１１、Ｐ１２、及びＮｃｈ  ＭＯＳトランジスタＮ１１、Ｎ１２から構成され、ＮＡＮＤゲート２ｂは、Ｐｃｈ  ＭＯＳトランジスタＰ２１、Ｐ２２、及びＮｃｈ  ＭＯＳトランジスタＮ２１、Ｎ２２から構成されている。
【００２１】
Ｐｃｈ  ＭＯＳトランジスタＰ１１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに入力信号Ａ２が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ１１のドレインに接続され、ゲートに入力信号Ａ２が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ１２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに入力信号Ｂ２が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１２は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１１のソースに接続され、ゲートに入力信号Ｂ２が入力される。そして、Ｐｃｈ  ＭＯＳトランジスタＰ１１のドレインとＮｃｈ  ＭＯＳトランジスタＮ１１のドレインの間の接続ノードはＰｃｈ  ＭＯＳトランジスタＰ１２のドレインに接続され、Ｐｃｈ  ＭＯＳトランジスタＰ１２のドレインから出力信号Ｏｕｔ２が出力される。
【００２２】
制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１１は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＧＳ１が入力され、ＮＡＮＤゲート２ａのオン・オフ動作を制御する。
【００２３】
Ｐｃｈ  ＭＯＳトランジスタＰ２１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに入力信号Ａ３が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ２１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ２１のドレインに接続され、ゲートに入力信号Ａ３が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ２２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートに入力信号Ｂ３が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ２２は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ２１のソースに接続され、ゲートに入力信号Ｂ３が入力される。そして、Ｐｃｈ  ＭＯＳトランジスタＰ２１のドレインとＮｃｈ  ＭＯＳトランジスタＮ２１のドレインの間の接続ノードはＰｃｈ  ＭＯＳトランジスタＰ２２のドレインに接続され、Ｐｃｈ  ＭＯＳトランジスタＰ２２のドレインから出力信号Ｏｕｔ３が出力される。
【００２４】
制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ２２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＧＳ２が入力され、ＮＡＮＤゲート２ｂのオン・オフ動作を制御する。
【００２５】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰ１１、Ｐ１２、Ｎｃｈ  ＭＯＳトランジスタＮ１１、Ｎ１２、及び制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１１の閾値電圧の絶対値（｜Ｖｔｈ｜）は、ＮＡＮＤゲート２ａを高速動作させるために、例えば、０．１５Ｖと小さな値に設定されている。一方、Ｐｃｈ  ＭＯＳトランジスタＰ２１、Ｐ２２、Ｎｃｈ  ＭＯＳトランジスタＮ２１、Ｎ２２、及び制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１の閾値電圧の絶対値（｜Ｖｔｈ｜）は、ＮＡＮＤゲート２ｂを低消費電力動作させるために、例えば、０．５Ｖに設定されている。
【００２６】
図４に示すように、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１のゲートには、“Ｈｉｇｈ”レベルの時に高電位側電源Ｖｄｄと同じ電圧＋Ｖ１、及び“Ｌｏｗ”レベルの時に０Ｖの電圧を有する制御信号ＳＧ２が入力される。制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１は、“Ｈｉｇｈ”レベルの時にオンし、ＮＡＮＤゲート２ｂが動作する。一方、“Ｌｏｗ”レベルの時にオフし、ＮＡＮＤゲート２ｂが動作を停止する。そして、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１１のゲートには、図２と同様に制御信号ＳＧ１が入力される。
【００２７】
上述したように、本実施例の半導体集積回路では、ＮＡＮＤゲート２ａのオン・オフ動作を制御する制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１１のゲートに入力する制御信号ＳＧ１の“Ｌｏｗ”レベル時の電圧（−Ｖ２）を｜−Ｖ２｜＞｜Ｖｔｈ１｜に設定し、 ＮＡＮＤゲート２ｂのオン・オフ動作を制御する制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１のゲートに入力する制御信号ＳＧ２の“Ｌｏｗ”レベル時の電圧を０Ｖに設定している。このため、制御信号ＳＧ１の“Ｌｏｗ”レベル時に制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１１のゲートに印加される電圧は、閾値電圧Ｖｔｈ１よりも｜Ｖｔｈ１｜×２以上（−）側にシフトされ、制御信号ＳＧ２の“Ｌｏｗ”レベル時に制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１のゲートに印加される電圧は０Ｖで、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１の閾値電圧０．５よりも｜Ｖｔｈ１｜×２以上（−）側にシフトされている。したがって、ＮＡＮＤゲート２ａを高速動作させ、且つＮＡＮＤゲート２ｂを低消費電力動作させながら、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ１１、ＮＳ２１のチャネル層を十分蓄積状態（accumulation  mode）にすることができ、オフ時のリーク電流を大幅に低減できる。
【実施例３】
【００２８】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図５は半導体集積回路を示す回路図、図６は制御用Ｐｃｈ  ＭＯＳトランジスタのゲートに入力される制御信号レベルを示す図である。本実施例では負電源を用いている。
【００２９】
図５に示すように、半導体集積回路１ｂには、高速動作用２入力ＮＡＮＤゲート２ｃと制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１から構成されるＮＡＮＤゲート部１０ａが設けられている。ＮＡＮＤゲート２ｃは、Ｎｃｈ  ＭＯＳトランジスタＮ３１、Ｎ３２、及びＰｃｈ  ＭＯＳトランジスタＰ３１、Ｐ３２から構成されている。
【００３０】
Ｎｃｈ  ＭＯＳトランジスタＮ３１は、ドレインが低電位側電源Ｖｓｓに接続され、ゲートに入力信号Ａ４が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ３１は、ソースがＮｃｈ  ＭＯＳトランジスタＮ３１のソースに接続され、ゲートに入力信号Ａ４が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ３２は、ドレインが低電位側電源Ｖｓｓに接続され、ゲートに入力信号Ｂ４が入力される。Ｐｃｈ  ＭＯＳトランジスタＰ３２は、ソースがＰｃｈ  ＭＯＳトランジスタＰ３１のドレインに接続され、ゲートに入力信号Ｂ４が入力される。制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１は、ソースがＰｃｈ  ＭＯＳトランジスタＰ３２のドレインに接続され、ドレインが負の高電位側電源−Ｖｄｄに接続され、ゲートに制御信号ＳＧ３が入力され、ＮＡＮＤゲート２ｃのオン・オフ動作を制御する。
【００３１】
ここで、 Ｎｃｈ  ＭＯＳトランジスタＮ３１、Ｎ３２、Ｐｃｈ  ＭＯＳトランジスタＰ３１、Ｐ３２、及び制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１の閾値電圧の絶対値（｜Ｖｔｈ｜）は、ＮＡＮＤゲート２ｃを高速動作させるために、例えば、０．１５Ｖ（通常動作の閾値電圧  ０．３Ｖ）と小さな値に設定されている。
【００３２】
図６に示すように、制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１のゲートには、“Ｈｉｇｈ”レベルの時に＋Ｖ３の電圧、及び“Ｌｏｗ”レベルの時に負の高電位側電源−Ｖｄｄと同じ電圧（−Ｖ４）を有する制御信号ＳＧ３が入力される。制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１は、“Ｌｏｗ”レベルの時にオンし、ＮＡＮＤゲート２ｃが動作する。一方、“Ｈｉｇｈ”レベルの時にオフし、ＮＡＮＤゲート２ｃが動作を停止する。
【００３３】
ここで、＋Ｖ３の絶対値｜＋Ｖ３｜と制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１の閾値電圧−Ｖｔｈ２の絶対値｜−Ｖｔｈ２｜の関係は、
｜＋Ｖ３｜＞｜−Ｖｔｈ２｜・・・・・・・・・・式（２）
を満足するように設定されている。
【００３４】
上述したように、本実施例の半導体集積回路では、ＮＡＮＤゲート２ｃのオン・オフ動作を制御する制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１のゲートに入力する制御信号ＧＳ３の“Ｈｉｇｈ”レベル時の電圧（＋Ｖ３）を｜＋Ｖ３｜＞｜−Ｖｔｈ２｜に設定されている。このため、制御信号ＳＧ３の“Ｈｉｇｈ”レベル時に制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１のゲートに印加される電圧は、閾値電圧−Ｖｔｈ３よりも｜−Ｖｔｈ２｜×２以上（＋）側にシフトされる。したがって、ＮＡＮＤゲート２ｃを高速動作させながら、制御用Ｐｃｈ  ＭＯＳトランジスタＰＳ３１のチャネル層を十分蓄積状態（accumulation  mode）にすることができ、オフ時のリーク電流を大幅に低減できる。
【実施例４】
【００３５】
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図７はコンパレータを示す回路図である。
【００３６】
図７に示すように、高速コンパレータ４は、増幅部１３と制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３から構成されている。増幅部１３は、Ｐｃｈ  ＭＯＳトランジスタＰ４１、Ｐ４２、及びＮｃｈ  ＭＯＳトランジスタＮ４１、Ｎ４２から構成されている。なお、コンパレータは比較増幅回路とも呼称される。
【００３７】
Ｐｃｈ  ＭＯＳトランジスタＰ４１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ４２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰ４１のゲートに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ４１及びＰ４２は、カレントミラー回路を構成している。Ｎｃｈ  ＭＯＳトランジスタＮ４１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ４１のドレインに接続され、ゲートに入力電位Ｖｉｎが入力される。Ｎｃｈ  ＭＯＳトランジスタＮ４２は、ドレインがＰｃｈ  ＭＯＳトランジスタＰ４２のドレインに接続され、ゲートに基準電位Ｖｒｅｆが入力される。制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３は、ドレインがＮｃｈ  ＭＯＳトランジスタＮ４１、Ｎ４２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＳＧ１が入力され、コンパレータ４のオン・オフ動作を制御する。そして、Ｐｃｈ  ＭＯＳトランジスタＰ４２のドレインとＮｃｈ  ＭＯＳトランジスタＮ４２のドレインの間の接続ノードから比較増幅された出力信号Ｏｕｔ４が出力される。
【００３８】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰ４１、Ｐ４２、Ｎｃｈ  ＭＯＳトランジスタＮ４１、Ｎ４２、及び制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３の閾値電圧の絶対値（｜Ｖｔｈ｜）は、コンパレータ４を高速動作させるために、例えば、０．２Ｖと小さな値に設定されている。
【００３９】
制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３のゲートには、“Ｈｉｇｈ”レベルの時に高電位側電源Ｖｄｄと同じ電圧の＋Ｖ１、及び“Ｌｏｗ”レベルの時に−Ｖ２の電圧を有する制御信号ＳＧ１が入力される。制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３は、“Ｈｉｇｈ”レベルの時にオンし、コンパレータ４が動作する。一方、“Ｌｏｗ”レベルの時にオフし、コンパレータ４が動作を停止する。
【００４０】
ここで、−Ｖ２の絶対値｜−Ｖ２｜と制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３の閾値電圧Ｖｔｈ３の絶対値｜Ｖｔｈ３｜の関係は、
｜−Ｖ２｜＞｜Ｖｔｈ３｜・・・・・・・・・・式（３）
を満足するように設定されている。
【００４１】
上述したように、本実施例の半導体集積回路では、コンパレータ４のオン・オフ動作を制御する制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３のゲートに入力する制御信号ＳＧ１の“Ｌｏｗ”レベル時の電圧（−Ｖ２）を｜−Ｖ２｜＞｜Ｖｔｈ３｜に設定されている。このため、制御信号ＳＧ１の“Ｌｏｗ”レベルの時に制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３のゲートに印加される電圧は、閾値電圧Ｖｔｈ１よりも｜Ｖｔｈ３｜×２以上（−）側にシフトされる。したがって、コンパレータ４を高速動作させながら、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３のチャネル層を十分蓄積状態（accumulation  mode）にすることができ、オフ時のリーク電流を大幅に低減できる。
【００４２】
なお、本実施例では、高速コンパレータについて説明したが、制御用トランジスタを備えた増幅回路、例えば、差動増幅段を有する高速アンプなどにも適用できる。
【実施例５】
【００４３】
次に、本発明の実施例５に係る半導体集積回路及びそのレイアウト設計方法について、図面を参照して説明する。図８は半導体集積回路のレイアウト設計方法を示す動作フローチャート、図９は通常動作ＮＡＮＤゲートセルを示す回路図、図１０は高速ＮＡＮＤゲートセルを示す回路図、図１１は半導体集積回路を示す回路図である。
【００４４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４５】
図８に示すように、レイアウト設計方法の動作フローチャートでは、まず、素子特性情報、回路接続情報、プロセス情報、レイアウト情報等を参照してフロアプランによるレイアウトを行う（ステップＳ１）。
【００４６】
次に、レイアウト情報にそって通常動作セルを配置する。配置するセルとしては、例えば、図９に示すように、ＭＯＳトランジスタの閾値電圧（Ｖｔｈ）の絶対値が０．３Ｖである通常動作ＮＡＮＤゲートセルＮＡＮＤＣ１を用いる。なお、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１は、ドレインとソース間が短絡され、ゲートには制御信号が入力されない。ここで、図示していないが、他の通常動作セルも制御用Ｎｃｈ  ＭＯＳトランジスタのドレインとソース間が短絡され、ゲートには制御信号が入力されない。（ステップＳ２）。
【００４７】
続いて、配置された通常動作セルが高速動作仕様を満足するかの第１の動作速度判定を行う（ステップＳ３）。許容できる場合は、次のステップに進む。許容できない場合は、高速セルに置き換える。置き換えるセルとしては、例えば、図１０に示すように、通常動作ＮＡＮＤゲートセルＮＡＮＤＣ１と同じ占有面積を有し、且つ通常動作ＮＡＮＤゲートセルＮＡＮＤＣ１を構成するトランジスタと同一形状で、トランジスタの閾値電圧（Ｖｔｈ）の絶対値が０．１５Ｖである高速ＮＡＮＤゲートセルＮＡＮＤＣ２を用いる（ステップＳ４）。
【００４８】
次に、図１１に示すように、半導体集積回路１ｃの高速ゲートセルへの置き換え領域（１回目）７ａにあるセルは、例えば、通常動作インバータセルＩＮＶＣ１から高速インバータセルＩＮＶＣ２、通常動作ＮＯＲゲートセルＮＯＲＣ１から高速ＮＯＲゲートセルＮＯＲＣ２、通常動作ＮＡＮＤゲートセルＮＡＮＤＣ１から高速ＮＡＮＤゲートセルＮＡＮＤＣ２へそれぞれ置き換えられる。ここで、置き換えたセルには、制御回路６から出力された制御信号ＧＳ１が入力される。なお、通常動作インバータセルＩＮＶＣ１と高速インバータセルＩＮＶＣ２、通常動作ＮＯＲゲートセルＮＯＲＣ１と高速ＮＯＲゲートセルＮＯＲＣ２も同じ占有面積を有し、且つ構成するトランジスタも同一形状である。そして、レイアウト設計した部分の信号・電源配線の配置を行う（ステップＳ５）。
【００４９】
続いて、信号・電源配線の配線配置された通常動作セルが高速動作仕様を満足するかの第２の動作速度判定を行う（ステップＳ６）。許容できる場合は、ステップを終了する。許容できない場合は、高速セルに置き換える。置き換えるセルとしては、例えば、図１１に示すように、半導体集積回路１ｃの高速ゲートセルへの置き換え領域（２回目）７ｂにあるセルは、例えば、通常動作インバータセルＩＮＶＣ１から高速インバータセルＩＮＶＣ２へ置き換えられる。（ステップＳ７）。
【００５０】
次に、高速ゲートセルへの置き換えたセルは、信号配線の配線配置を行い、制御回路６から出力された制御信号ＧＳ１と置き換えたセルとを接続する（ステップＳ８）。
【００５１】
上述したように、本実施例の半導体集積回路及びそのレイアウト設計方法では、まず、フロアプランによるレイアウトを行い、次に、通常動作セルを配置する。続いて、高速動作を要求される領域のセルを同じ占有面積を有し、且つ同一形状のトランジスタを有する高速セルに通常動作セル配置後及び信号・電源配線の配線配置後にそれぞれ置き換えている。このため、レイアウト設計領域の変更を伴わずに、セルの最適配置を行うことができ、且つ半導体集積回路の要求性能を満足させながら、回路全体の消費電流を抑制することができる。
【００５２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５３】
例えば、実施例では、論理回路やコンパレータを構成するトランジスタをＭＯＳトランジスタで構成しているが、論理回路、コンパレータ、或いは増幅回路を構成するトランジスタをバイポーラトランジスタやＢｉＣＭＯＳで構成してもよい。
【００５４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高電位側電源に接続され、閾値電圧の絶対値を有するＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタをそれぞれ複数備える論理回路と、前記論理回路と低電位側電源の間に設けられ、前記閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる制御用Ｎｃｈ  ＭＯＳトランジスタとを具備する半導体集積回路。
【００５５】
（付記２）  低電位側電源に接続され、閾値電圧の絶対値を有するＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタをそれぞれ複数備える論理回路と、前記論理回路と負の高電位側電源の間に設けられ、前記閾値電圧とは極性の異なる閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる制御用Ｐｃｈ  ＭＯＳトランジスタとを具備する半導体集積回路。
【００５６】
（付記３）  高電位側電源に接続され、閾値電圧の絶対値を有するＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタをそれぞれ複数備える増幅部と、前記増幅部と低電位側電源の間に設けられ、前記閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記増幅部の動作を停止させ、オン時に入力される前記制御信号電圧により前記増幅部を動作させる制御用Ｎｃｈ  ＭＯＳトランジスタとを具備する半導体集積回路。
【００５７】
（付記４）  素子情報、回路接続情報、プロセス情報、レイアウト情報を参照してフロアプランのよるレイアウトを行うステップと、前記レイアウト情報にそって通常動作セルを配置するステップと、配置された前記通常動作セルが、高速動作仕様を満足するかの第１の動作速度判定を行い、許容できない場合には、閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる制御用Ｎｃｈ  ＭＯＳトランジスタを備え、前記通常動作セルと同じ占有面積で、且つ同一形状のトランジスタを有する高速セルに置き換えるステップと、前記レイアウト情報にそって信号・電源配線を配線配置するステップと、配置配線された前記通常動作セルが、前記高速動作仕様を満足するかの第２の動作速度判定を行い、許容できない場合には、前記閾値電圧を有し、オフ時に入力される前記閾値電圧の絶対値よりも大きな制御信号電圧により前記論理回路の動作を停止させ、オン時に入力される前記制御信号電圧により前記論理回路を動作させる前記制御用Ｎｃｈ  ＭＯＳトランジスタを備え、前記通常動作セルと同じ占有面積で、且つ同一形状のトランジスタを有する前記高速セルに置き換え、前記高速セルに信号配線を配線配置するステップとを具備する半導体集積回路のレイアウト設計方法。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係る制御用Ｎｃｈ  ＭＯＳトランジスタのゲートに入力される制御信号レベルを示す図。
【図３】本発明の実施例２に係る半導体集積回路を示す回路図。
【図４】本発明の実施例２に係る制御用Ｎｃｈ  ＭＯＳトランジスタのゲートに入力される制御信号レベルを示す図。
【図５】本発明の実施例３に係る半導体集積回路を示す回路図。
【図６】本発明の実施例３に係る制御用Ｐｃｈ  ＭＯＳトランジスタのゲートに入力される制御信号レベルを示す図。
【図７】本発明の実施例４に係るコンパレータを示す回路図
【図８】本発明の実施例５に係る半導体集積回路のレイアウト設計方法を示す動作フローチャート。
【図９】本発明の実施例５に係る通常動作ＮＡＮＤゲートセルを示す回路図。
【図１０】本発明の実施例５に係る高速ＮＡＮＤゲートセルを示す回路図。
【図１１】本発明の実施例５に係る半導体集積回路を示す回路図。
【符号の説明】
【００５９】
１、１ａ、１ｂ、１ｃ  半導体集積回路
２、２ａ、２ｂ、２ｃ  ＮＡＮＤゲート
４  コンパレータ
５  フリップフロップ
７ａ  高速ゲートセルへの置き換え領域（1回目）
７ｂ  高速ゲートセルへの置き換え領域（２回目）
１１、１１ａ  初段部
１０、１０ａ  ＮＡＮＤゲート部
１１  高速ＮＡＮＤゲート部
１２  低消費電力用ＮＡＮＤゲート部
１３  増幅部
Ａ１、Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｂ３、Ｂ４  入力信号
ＧＳ１、ＧＳ２、ＧＳ３、ＧＳ４  制御信号
ＩＮＶＣ１  通常動作インバータセル
ＩＮＶＣ２  高速インバータセル
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ３１、Ｎ３２、Ｎ４１、Ｎ４２  Ｎｃｈ  ＭＯＳトランジスタ
ＮＡＮＤＣ１  通常動作ＮＡＮＤゲートセル
ＮＡＮＤＣ２  高速ＮＡＮＤゲートセル
ＮＯＲＣ１  通常動作ＮＯＲゲートセル
ＮＯＲＣ２  高速ＮＯＲゲートセル
ＮＳ１、ＮＳ３、ＮＳ１１、ＮＳ２１  制御用Ｎｃｈ  ＭＯＳトランジスタ
Ｏｕｔ１、Ｏｕｔ１ａ、Ｏｕｔ２、Ｏｕｔ３、Ｏｕｔ４  出力信号
Ｐ１、Ｐ２、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２、Ｐ４１、Ｐ４２  Ｐｃｈ  ＭＯＳトランジスタ
ＰＳ３１  制御用Ｐｃｈ  ＭＯＳトランジスタ
Ｖｄｄ  高電位側電源
Ｖｉｎ  入力電圧
Ｖｒｅｆ  基準電位
Ｖｓｓ  低電位側電源
【図１】
2006080675.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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