(57)【要約】【課題】  多値データを受信する受信回路のクロック再生回路のジッタを抑える。【解決手段】  各コンパレータS1、S2、S3は、対応する基準電圧と入力信号とを比較し、フリップフロップ回路FF1a〜FF3a、FF1b〜FF3bは、その比較結果を記憶する。位相調整回路T1は、フリップフロップ回路FF1a〜FF3a、FF1b〜FF3bで記憶されたデータから連続する３つのデータを再生する。ＰＬＬ回路P1は、転属する３つのデータの信号波形が対称形に変化した場合には、３つのデータの内の中央のデータの変化タイミングで再生クロックの位相を制御し、信号波形が対称形でなければ、中央のデータの変化タイミングでは再生クロックの位相を制御しないで次のタイミングを待つ。【選択図】図１
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【特許請求の範囲】
【請求項１】
多値データから成る入力信号を受信し、該入力信号から再生クロックを生成するクロック再生回路において、
順次に入力される入力信号の連続する３つのデータについて、最初のデータと最後のデータとが同じデータ値であり且つ中央のデータとは異なるデータ値であるか否かに従って第１の判定結果又は第２の判定結果を出力するデータ判定部と、
前記データ判定部による判定結果が第１の判定結果のときには、前記中央のデータの変化タイミングに基づいて再生クロックの位相を制御し、且つ、前記データ判定部による判定結果が第２の判定結果のときには、前記中央のデータの変化タイミングで前記再生クロックの位相を制御しないＰＬＬ回路とを備えることを特徴とするクロック再生回路。
【請求項２】
前記データ判定部は、
順次に入力される入力信号を、前記多値データのデータ値のそれぞれに対応する基準電圧とそれぞれ比較する複数の比較回路と、
前記複数の比較回路のそれぞれに対応して配設され、対応する比較回路における比較結果をそれぞれ記憶する複数の記憶回路と、
前記複数の記憶回路に記憶された比較結果に基づいて、前記入力信号の前記３つのデータを再生するデータ再生回路とを備える、請求項１に記載のクロック再生回路。
【請求項３】
前記記憶回路が、前記再生クロックに従って前記比較結果をラッチする、縦続接続された複数のフリップフロップを備える、請求項２に記載のクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック再生回路に関し、更に詳しくは、多値データから成る入力信号からクロックを再生するクロック再生回路に関する。
【背景技術】
【０００２】
伝送するデジタルデータとして、２値データに代えて、多値データを用いる信号伝送方式が知られている。特許文献１には、多値データ受信回路に使用されるクロック再生回路が記載されている。一般に受信回路のクロック再生回路は、伝送された信号の変化エッジを検出して、その立ち上がりの変化エッジと立ち下がりの変化エッジとの間に、又は、立ち下がりの変化エッジと立ち上がりの変化エッジとの間に、再生クロックの位置を設定している。前記特許文献１に記載のクロック再生回路では、多値データが複数の基準レベルと交差するタイミングをそれぞれ検出し、その交差するタイミングとクロック再生回路の出力クロックとの間で位相を比較し、その比較結果として出力される位相誤差信号の大きさによって、再生クロックの位相及び周波数を制御している。同特許文献は、この方法を採用することによって、再生クロックの送信データへの同期引き込みを高速に行うものである。
【特許文献１】特開平０５−２３６０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高速信号伝送で多値データが用いられる場合には、伝送されるデータ信号の変化が複数の異なる変化量（振幅値）をとるため、受信回路側で入力信号が複数の基準電圧と交差するタイミングが、伝送されるデータ値によって異なる。従って、多値データでは、伝送された信号の変化エッジを検出して、その立ち上がり（立ち下がり）の変化エッジと立ち下がり（立ち上がり）の変化エッジの間に再生クロックの位置を設定すると、データ値の変化によっては、再生クロックが信号波形の中心からずれることになり、ジッタが発生する。再生クロックの位置がデータの中心からずれると、そのデータを特定する際にタイミングマージンが減少するので、高速伝送の場合には特に、タイミングマージンが不足する問題が顕著になる。
【０００４】
本発明は、上記に鑑み、クロック位置のばらつきを抑えて安定な再生クロックを生成できるため、高速伝送の多値データを受信する受信回路でタイミングマージンが大きくとれるクロック再生回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明のクロック再生回路は、多値データから成る入力信号を受信し、該入力信号から再生クロックを生成するクロック再生回路において、
順次に入力される入力信号の連続する３つのデータについて、最初のデータと最後のデータとが同じデータ値であり且つ中央のデータとは異なるデータ値であるか否かに従って第１の判定結果又は第２の判定結果を出力するデータ判定部と、
前記データ判定部による判定結果が第１の判定結果のときには、前記中央のデータの変化タイミングに基づいて再生クロックの位相を制御し、且つ、前記データ判定部による判定結果が第２の判定結果のときには、前記中央のデータの変化タイミングで前記再生クロックの位相を制御しないＰＬＬ回路とを備えることを特徴とする。
【発明の効果】
【０００６】
本発明のクロック再生回路では、連続する３つのデータの変化が対称形となるデータの内の中央のデータの変化タイミングを、ＰＬＬ回路での位相制御に利用し、且つ、データ変化のタイミング中心が再生クロックの中心と一致しない、データ変化が非対称の信号については、ＰＬＬ回路の位相制御に利用しないので、クロック位置のばらつきが良好に抑えられ、ジッタが小さな再生クロックが得られる。
【０００７】
本発明の好ましい態様のクロック再生回路では、前記データ判定部は、順次に入力される入力信号を、前記多値データのデータ値のそれぞれに対応する基準電圧とそれぞれ比較する複数の比較回路と、前記複数の比較回路のそれぞれに対応して配設され、対応する比較回路における比較結果をそれぞれ記憶する複数の記憶回路と、前記複数の記憶回路に記憶された比較結果に基づいて、前記入力信号の前記３つのデータを再生するデータ再生回路とを備える。この場合、比較的簡素な構成でクロック再生回路を実現できる。記憶回路には、前記再生クロックに従ってデータをラッチするフリップフロップが好適に利用できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し本発明の実施形態を説明する。図１は、本発明の一実施形態に係るクロック再生回路のブロック図である。クロック再生回路は、ＰＬＬ回路P1と、入力信号を複数の基準レベルVR1、VR2、VR3とそれぞれ比較するコンパレータ（比較部）S1、S2、S3と、コンパレータS1〜S3による比較結果を、ＰＬＬ回路P1の出力クロックに応答してラッチするＦＦ回路群と、ＦＦ回路群でラッチされた比較結果に基づいてＰＬＬ回路P1の位相調整を行う位相調整部T1とを備える。本クロック再生回路に入力される信号は、VIL1、VIL2、VIL3、及び、VIL4の４つの電位レベルを持ち、４つデータ値の何れかをとる多値データである。
【０００９】
多値データから成る入力信号は、コンパレータS1〜S3に入力される。コンパレータS1は、基準電位VR1と入力信号とを比較し、比較結果をフリップフロップ回路FF1aに伝達する。フリップフロップ回路FF1aのデータは、次のクロックでフリップフロップ回路FF1bに伝達される。同様に、コンパレータS2は、基準電位VR2と入力信号とを比較し、比較結果をフリップフロップ回路FF2aに伝達する。フリップフロップ回路FF2aのデータは、フリップフロップ回路FF2bに伝達される。また、コンパレータS3は、基準電位VR3と入力信号とを比較し、比較結果をフリップフロップ回路FF3aに伝達する。フリップフロップ回路FF3aのデータは、フリップフロップ回路FF3bに伝達される。フリップフロップ回路群を構成するフリップフロップ回路FF1a、FF1b、FF2a、FF2b、FF3a、FF3bの出力データは位相調整回路T1に送られ、位相調整回路T1は、フリップフロップ回路FF1a、FF1b、FF2a、FF2b、FF3a、FF3bの状態に基づいて、ＰＬＬ回路P1を制御する。
【００１０】
図２は、伝送される多値データの信号波形を示す。伝送データは、図示のように、VIL1、VIL2、VIL3、VIL4の4つのレベルを持つ。受信回路は、3つの基準電圧VR1、VR2、VR3を回路内で生成しており、受信した信号レベルが、VIL1、VIL2、VIL3、VIL4の内の何れのレベルにあるかを検出する。また、受信回路は、送られてくる伝送信号の変化エッジを検出して、立ち上がりと立ち下がりの２つの変化エッジの間に再生クロックの位置を設定し、この再生クロックのタイミングに従って、送られてくる伝送データを取り込む。
【００１１】
多値データの伝送では、データが複数の変化量（波形振幅）をとるため、基準電圧と交差するタイミングがデータ値毎に異なる。図３を参照してこの状況を説明する。まず、入力波形の立ち上がりでは、基準電圧VR1を通過するタイミングは、信号波形がVIL1→VIL4に変化する場合には、R3のタイミングとなり、VIL2→VIL4に変化する場合には、R2のタイミングとなり、VIL3→VIL4に変化する場合には、R1のタイミングとなる。同様に入力波形の立ち下がりでは、基準電圧VR1を通過するタイミングは、信号波形がVIL4→VIL1に変化する場合には、F1のタイミングとなり、VIL4→VIL2に変化する場合には、F2のタイミングとなり、VIL4→VIL3に変化する場合には、F3のタイミングとなる。
【００１２】
ここで、再生クロックは、送られてくる伝送信号の変化エッジを検出して、その変化エッジの間に設定されるため、波形の立ち上がりの変化タイミングが、仮にR1であったと仮定すると、次の波形の立ち下がりの変化タイミングがF1、F2、F3のどれをとるかによって、再生クロックの設定位置が異なることになる。この場合、入力波形の変化タイミングが、R1→F3であれば、再生クロックは信号波形の中心に設定される。しかし、入力波形の変化タイミングが、R1→F1又はR1→F2であれば、再生クロックは、波形の中心からずれることになる。
【００１３】
本実施形態のクロック再生装置は、上記多値データの特性に鑑みて、以下のように作動する。図1において、コンパレータS1、S2、S3はそれぞれ、基準電位VR1、VR2、VR3と入力信号とを比較してフリップフロップ回路FF1a、FF2a、FF3aに、その比較結果“１”又は“０”を伝達する。フリップフロップ回路FF1a、FF2a、FF3aのデータは、次のクロックによって、それぞれ次段のフリップフロップ回路FF1b、FF2b、FF3bに伝達される。
【００１４】
ここで、フリップフロップ回路FF1a、FF2a、FF3a、FF1b、FF2b、FF3bの各出力値、及び、フリップフロップFF1b、FF2b、FF3bの１つ前の出力値から、入力信号がどのように変化したかが判断できる。例えば、FF1b=‘1’、 FF2b=‘1’、 FF3b=‘1’、 FF1a=‘0’、 FF2a=‘0’、 FF3a=‘0’であり、且つ、それより１つ前の出力値で、位相調整回路T1に記憶されている値が、FF1b=‘1’、 FF2b=‘1’、 FF3b=‘1’であれば、入力信号は、図３に示した波形でVIL1→VlL4→VIL1に変化したことになる。別の例では、FF1b=‘1’、 FF2b=‘1’、 FF3b=‘1’ 、 FF1a=‘0’、 FF2a=‘1’、FF3a=‘1’であり、且つ、それより１つ前の出力値で位相調整回路に記憶されている値が、FF1b=‘1’、 FF2b=‘1’、 FF3b=‘1’であれば、入力信号は、図３に示した波形でVIL1→VlL4→VIL3に変化したことになる。
【００１５】
いま、入力信号の変化がVIL1→VlL4→VIL1であったとすると、図３において、入力信号と基準電圧VR1の交点はR3とF1であり、データ信号波形が対称形であるので、中央のデータVlL4の前後の変化タイミングから、再生クロックの位相はデータ信号の中心に設定できる。しかし、入力信号の変化がVIL1→VlL4→VIL3であったとすると、データ信号波形は対称形ではなく、基準電圧VR1との交点はR3とF3とになり、中央のデータVlL4の変化タイミングで再生クロックの位置を定めると、再生クロックの位相は、データ信号の中心から右側にずれる結果となる。このように、多値データの伝送では、データの変化量（波形振幅）がデータ値によって異なるので、受信回路の基準電圧とクロスするタイミングが波形毎に異なってくる。このため、単に受信回路が送られた伝送信号の変化エッジを検出して、クロックの位置を設定すると、データ信号波形によりクロック位置が信号波形の中心からずれる場合がある。
【００１６】
本実施形態例では、位相調整回路T1は、FF1a、FF2a、FF3a、FF1b、FF2b、FF3bの値から入力信号がどのように変化したかを判断し、VIL1→VlL2→VIL1、VIL1→VlL3→VIL1、VIL1→VlL4→VIL1、VIL2→VlL3→VIL2、VIL2→VlL4→VIL2、VIL3→VlL4→VIL3、VIL2→VlL1→VIL2、VIL3→VlL1→VIL3、VIL4→VlL1→VIL4、VIL3→VlL2→VIL3、VIL4→VlL2→VIL4、VIL4→VlL3→VIL4と変化した場合のみをクロック位相の制御に利用する。つまり、信号波形が対称形に変化した場合にのみ、その３つのデータの内の中央のデータの変化タイミングで、ＰＬＬ回路（クロック発生回路）P1内部で位相設定を行うように制御する。それ以外の場合には、その３つのデータの内の中央のデータ変化のタイミングでは、ＰＬＬP1内部で位相設定を行わないで次の変化タイミングを待つ。このように、ＰＬＬ内部で各タイミングで位相制御を行うか否かを判断して制御を行うことにより、再生クロックの位相は、常にデータ信号の中心に設定可能となる。
【００１７】
なお、フリップフロップ回路は、２段に構成されるものを例示したが、３つの連続するデータを記憶するように、３段構成を採用してもよい。また、ＰＬＬ内部で位相制御を行うか否かを判断する例を挙げたが、外部から別に信号を送ってもよい。更に、多値データのデータ値の数として４つの例を挙げたが、本発明のクロック再生は、３以上のデータ値であれば、任意の数のデータ値の多値データの受信回路に適用可能である。
【００１８】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明のクロック再生回路は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。
【産業上の利用可能性】
【００１９】
本発明のクロック再生回路は、多値データを受信する受信回路でのクロック再生に利用可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係るクロック再生回路のブロック図。
【図２】一般的な多値データの信号レベルと多値データを検出するための基準電圧との関係を示すグラフ。
【図３】多値データから成る入力信号が比較回路で検出される際の変化タイミングの各場合を示すグラフ。
【符号の説明】
【００２１】
S1、S2、S3：コンパレータ
FF1a〜FF3a、FF1b〜FF3b：フリップフロップ回路
T1：位相調整回路
P1：ＰＬＬ回路
【図１】
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【図２】
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【図３】
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