(57)【要約】【課題】  ＦＩＦＯ回路へのデータ転送を実行する関数の速度を早くする。【解決手段】  データ転送のためのバッファリングを行うＦＩＦＯ回路と、ＦＩＦＯ回路を制御するＦＩＦＯ制御関数を含む制御プログラムを記憶する外部記憶回路と、外部記憶回路よりも動作速度が速く設定された内部記憶回路とＦＩＦＯ制御関数を実行する処理回路とを有するマイクロコンピュータと、を有し、制御プログラムの容量が内部記憶回路の容量よりも大きく、かつ、ＦＩＦＯ制御関数の容量が内部記憶回路の容量よりも小さい場合、ＦＩＦＯ制御関数を内部記憶回路にコピーし、ＦＩＦＯ制御関数を内部記憶回路から実行する。【選択図】      図１
2006331248.tif 000002
【特許請求の範囲】
【請求項１】
データ転送のためのバッファリングを行うＦＩＦＯ回路と、
外部記憶回路と、
前記外部記憶回路よりも動作速度が速く、前記ＦＩＦＯ回路を制御するＦＩＦＯ制御関
数を記憶する内部記憶回路と前記ＦＩＦＯ制御関数を実行する処理回路とを有するマイク
ロコンピュータと、
を含む、
ことを特徴とするデータ転送装置。
【請求項２】
データ転送のためのバッファリングを行うＦＩＦＯ回路と、
前記ＦＩＦＯ回路を制御するＦＩＦＯ制御関数を含む制御プログラムを記憶する外部記
憶回路と、
前記外部記憶回路よりも動作速度が速い内部記憶回路と前記ＦＩＦＯ制御関数を実行す
る処理回路とを有するマイクロコンピュータと、
を有し、
前記マイクロコンピュータは、
前記制御プログラムの容量が前記内部記憶回路の容量よりも大きく、前記内部記憶回路
の容量よりも小さい容量の前記ＦＩＦＯ制御関数を前記内部記憶回路に記憶させ、前記Ｆ
ＩＦＯ制御関数を前記内部記憶回路から実行する、
ことを特徴とするデータ転送装置。
【請求項３】
データ転送のためのバッファリングを行うＦＩＦＯ回路と、
前記ＦＩＦＯ回路を制御するＦＩＦＯ制御関数を含む制御プログラムを記憶する外部記
憶回路と、
前記外部記憶回路よりも動作速度が速い内部記憶回路と前記ＦＩＦＯ制御関数を実行す
る処理回路と前記内部記憶回路を管理する動的メモリ管理機構とを有するマイクロコンピ
ュータと、
を有し、
前記マイクロコンピュータは、
前記データ転送を開始する開始時点で、前記動的メモリ管理機構により前記ＦＩＦＯ制
御関数を記憶するのに必要な前記内部記憶回路の空き領域を探索する探索処理と、前記Ｆ
ＩＦＯ制御関数を前記外部記憶回路から前記内部記憶回路にコピーし記憶させるコピー処
理と、前記内部記憶回路に記憶した前記ＦＩＦＯ制御関数を実行する実行処理と、を実行
し、
前記データ転送を終了した終了時点で、前記動的メモリ管理機構により前記内部記憶回
路から前記ＦＩＦＯ制御関数を記憶した領域を開放する開放処理を実行する、
ことを特徴とするデータ転送装置。
【請求項４】
請求項３に記載のデータ転送装置において、
前記データ転送装置は、さらに前記データ転送の対象である外部機器を装着するインタ
ーフェース部と、前記インターフェース部に前記外部機器が装着または離脱されたことを
検出する着脱検出部と、を有し、
前記マイクロコンピュータは、
前記着脱検出部が前記インターフェース部に前記外部機器が装着されたことを検出した
時点を前記開始時点とし、前記探索処理と、前記コピー処理と、前記実行処理と、を実行
し、
前記着脱検出部が前記インターフェース部から前記外部機器が離脱されたことを検出し
た時点を前記終了時点とし、前記開放処理を実行する、
ことを特徴とするデータ転送装置。
【請求項５】
請求項３に記載のデータ転送装置において、
前記ＦＩＦＯ制御関数は、前記ＦＩＦＯ回路からデータを読み出すためのＦＩＦＯ読出
関数と、前記ＦＩＦＯ回路にデータを書き込むためのＦＩＦＯ書込関数と、からなり、
前記マイクロコンピュータは、
前記ＦＩＦＯ回路からデータを読み出す場合は、前記動的メモリ管理機構により前記Ｆ
ＩＦＯ読出関数を記憶するのに必要な前記内部記憶回路の空き領域を探索し、前記ＦＩＦ
Ｏ読出関数を前記外部記憶回路から前記内部記憶回路にコピーし記憶させ、前記内部記憶
回路に記憶した前記ＦＩＦＯ読出関数を実行し、
前記ＦＩＦＯ回路にデータを書き込む場合は、前記動的メモリ管理機構により前記ＦＩ
ＦＯ書込関数を記憶するのに必要な前記内部記憶回路の空き領域を探索し、前記ＦＩＦＯ
書込関数を前記外部記憶回路から前記内部記憶回路にコピーし記憶させ、前記内部記憶回
路に記憶した前記ＦＩＦＯ書込関数を実行する、
ことを特徴とするデータ転送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送のためのＦＩＦＯ回路と、当該ＦＩＦＯ回路のバッファリング動
作を制御するためのＦＩＦＯ制御関数を実行するマイクロコンピュータとを有するデータ
転送装置に関する。
【背景技術】
【０００２】
上記したデータ転送装置は、例えば、携帯電話等の電子機器を開発するための開発用キ
ットに設けられており、当該開発用キットと電子機器との間で、データ転送を行うために
用いられている。データ転送装置は、外部ＲＡＭを有しており、開発キットの初期動作時
に、ＦＩＦＯ制御関数を含む制御プログラムを予め記憶しているＲＯＭから外部ＲＡＭに
ロードし、マイクロコンピュータは、当該外部ＲＡＭに記憶されているＦＩＦＯ制御関数
を実行することにより、前記ＦＩＦＯ回路のバッファリング動作を制御する。ＦＩＦＯ回
路の高速化に関連して、特許文献１は、半導体メモリ（ＲＡＭ）の内部バスにＦＩＦＯ回
路を接続し、データ転送を高速化する構成について開示している。
【０００３】
【特許文献１】特開平７−１９２４５４号公報（段落００１３および図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のように外部ＲＡＭからＦＩＦＯ制御関数の実行した場合、マイク
ロコンピュータに比べ外部ＲＡＭは動作速度が遅いため、ＦＩＦＯ回路を介したデータ転
送を高速化できないという問題があった。
【０００５】
そこで、本発明は、データ転送装置の構成を変更することなく、ＦＩＦＯ制御関数の動
作の高速化を実現できるデータ転送装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のデータ転送装置では、データ転送のためのバッフ
ァリングを行うＦＩＦＯ回路と、外部記憶回路と、前記外部記憶回路よりも動作速度が速
く、前記ＦＩＦＯ回路を制御するＦＩＦＯ制御関数を記憶する内部記憶回路と前記ＦＩＦ
Ｏ制御関数を実行する処理回路とを有するマイクロコンピュータと、を含む、ことを要旨
とする。
【０００７】
この構成によれば、外部記憶回路よりも動作速度が速い内部記憶回路にＦＩＦＯ制御関
数を記憶させ、実行することにより、従来、データ転送装置上にある外部記憶回路にＦＩ
ＦＯ制御関数を記憶させ、実行していた場合に比べ、高速にＦＩＦＯ回路の読み書きを行
うことが可能になる。
【０００８】
また、本発明のデータ転送装置では、データ転送のためのバッファリングを行うＦＩＦ
Ｏ回路と、前記ＦＩＦＯ回路を制御するＦＩＦＯ制御関数を含む制御プログラムを記憶す
る外部記憶回路と、前記外部記憶回路よりも動作速度が速い内部記憶回路と前記ＦＩＦＯ
制御関数を実行する処理回路とを有するマイクロコンピュータと、を有し、前記マイクロ
コンピュータは、前記制御プログラムの容量が前記内部記憶回路の容量よりも大きく、前
記内部記憶回路の容量よりも小さい容量の前記ＦＩＦＯ制御関数を前記内部記憶回路に記
憶させ、前記ＦＩＦＯ制御関数を前記内部記憶回路から実行する。
【０００９】
この構成によれば、外部記憶回路よりも動作速度が速い内部記憶回路にＦＩＦＯ制御関
数を記憶させ、実行することにより、従来、データ転送装置上にある外部記憶回路にＦＩ
ＦＯ制御関数を記憶させ、実行していた場合に比べ、高速にＦＩＦＯ回路の読み書きを行
うことが可能になる。
【００１０】
また、本発明のデータ転送装置では、データ転送のためのバッファリングを行うＦＩＦ
Ｏ回路と、前記ＦＩＦＯ回路を制御するＦＩＦＯ制御関数を含む制御プログラムを記憶す
る外部記憶回路と、前記外部記憶回路よりも動作速度が速い内部記憶回路と前記ＦＩＦＯ
制御関数を実行する処理回路と前記内部記憶回路を管理する動的メモリ管理機構とを有す
るマイクロコンピュータと、を有し、前記マイクロコンピュータは、前記データ転送を開
始する開始時点で、前記動的メモリ管理機構により前記ＦＩＦＯ制御関数を記憶するのに
必要な前記内部記憶回路の空き領域を探索する探索処理と、前記ＦＩＦＯ制御関数を前記
外部記憶回路から前記内部記憶回路にコピーし記憶させるコピー処理と、前記内部記憶回
路に記憶した前記ＦＩＦＯ制御関数を実行する実行処理と、を実行し、前記データ転送を
終了した終了時点で、前記動的メモリ管理機構により前記内部記憶回路から前記ＦＩＦＯ
制御関数を記憶した領域を開放する開放処理を実行する。
【００１１】
この構成によれば、データ転送を行う期間はＦＩＦＯ制御関数は内部記憶回路から実行
されるので、高速にＦＩＦＯ回路の読み書きを行うことが可能になり、さらに、データ転
送以外の期間は内部記憶回路からＦＩＦＯ制御関数の記憶領域を開放するので、処理回路
は内部記憶回路のすべての領域を使用することが可能になる。
【００１２】
また、本発明のデータ転送装置では、前記データ転送装置は、さらに前記データ転送の
対象である外部機器を装着するインターフェース部と、前記インターフェース部に前記外
部機器が装着または離脱されたことを検出する着脱検出部と、を有し、前記マイクロコン
ピュータは、前記着脱検出部が前記インターフェース部に前記外部機器が装着されたこと
を検出した時点を前記開始時点とし、前記探索処理と、前記コピー処理と、前記実行処理
と、を実行し、前記着脱検出部が前記インターフェース部から前記外部機器が離脱された
ことを検出した時点を前記終了時点とし、前記開放処理を実行する。
【００１３】
また、本発明のデータ転送装置では、前記ＦＩＦＯ制御関数は、前記ＦＩＦＯ回路から
データを読み出すためのＦＩＦＯ読出関数と、前記ＦＩＦＯ回路にデータを書き込むため
のＦＩＦＯ書込関数と、からなり、前記マイクロコンピュータは、前記ＦＩＦＯ回路から
データを読み出す場合は、前記動的メモリ管理機構により前記ＦＩＦＯ読出関数を記憶す
るのに必要な前記内部記憶回路の空き領域を探索し、前記ＦＩＦＯ読出関数を前記外部記
憶回路から前記内部記憶回路にコピーし記憶させ、前記内部記憶回路に記憶した前記ＦＩ
ＦＯ読出関数を実行し、前記ＦＩＦＯ回路にデータを書き込む場合は、前記動的メモリ管
理機構により前記ＦＩＦＯ書込関数を記憶するのに必要な前記内部記憶回路の空き領域を
探索し、前記ＦＩＦＯ書込関数を前記外部記憶回路から前記内部記憶回路にコピーし記憶
させ、前記内部記憶回路に記憶した前記ＦＩＦＯ書込関数を実行する。
【００１４】
この構成によれば、内部記憶回路にＦＩＦＯ制御関数全体を記憶させる領域が無い場合
でも、ＦＩＦＯ読出関数またはＦＩＦＯ書込関数を記憶させる領域が確保できれば、高速
にＦＩＦＯ回路の読み書きを行うことが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係るデータ転送装置の実施形態について図面に従って説明する。
【００１６】
（第１実施形態）
まず、第１実施形態に係るデータ転送装置の概略構成について、図１を参照して説明す
る。
【００１７】
＜データ転送装置の構成＞
図１は、第１実施形態に係るデータ転送装置の構成を示すブロック図である。図１に示
すように、データ転送装置１は、少なくとも、マイクロコンピュータ１００と、データ転
送を制御する制御プログラム２３０を格納する外部ＲＯＭ２１０と、外部記憶回路である
外部ＲＡＭ２２０と、外部機器（図示しない）を接続するインターフェース部であるイン
ターフェース３２０を制御するコントローラ３００と、これらを相互に接続する外部バス
２００と、から構成されている。
【００１８】
さらに、マイクロコンピュータ１００は、少なくとも、各装置の制御やプログラムを実
行する処理回路であるＣＰＵ１１０と、内部記憶回路である内蔵ＲＡＭ１２０と、から構
成され、相互に内部バス１３０で接続されている。また、コントローラ３００は、少なく
とも、データ転送のためのバッファリングを行うＦＩＦＯ回路３１０を有する。制御プロ
グラム２３０は、ＦＩＦＯ回路３１０を制御するＦＩＦＯ制御関数２４０を含んでいる。
【００１９】
＜外部ＲＡＭと内蔵ＲＡＭの構成＞
次に、外部ＲＡＭ２２０と内蔵ＲＡＭ１２０の構成について図２を参照して説明する。
図２は、外部ＲＡＭと内蔵ＲＡＭの構成を示すブロック図である。
【００２０】
外部ＲＯＭ２１０に格納されている制御プログラム２３０は、マイクロコンピュータ１
００により外部ＲＡＭ２２０にロードされる。内蔵ＲＡＭ１２０は、マイクロコンピュー
タ１００のＣＰＵ１１０の他の処理のためすでに使われている使用領域１２１と、使われ
ていない空き領域１２２が存在する。図２に示すように、制御プログラム２３０の容量は
、内蔵ＲＡＭ１２０の空き領域１２２よりも大きい。制御プログラム２３０に含まれるＦ
ＩＦＯ制御関数２４０は、内蔵ＲＡＭ１２０の空き領域１２２よりも小さい。
【００２１】
データ転送装置１上の外部ＲＡＭ２２０は、基本となる基本クロック信号に基づき動作
する。一方、マイクロコンピュータ１００は、基本クロック信号を位相同期回路（図示し
ない）により高速化した高速クロック信号により動作する。例えば、基本クロック信号の
周波数が３３ＭＨｚであるとすると、高速クロック信号は、位相同期回路により例えば２
倍で出力されると６６ＭＨｚに設定される。
【００２２】
次に、第１実施形態に係るデータ転送装置の処理について図３を参照して説明する。図
３は、第１実施形態に係るデータ転送装置の処理を説明するフローチャートである。
【００２３】
先ず、ステップＳ２００では、データ転送装置１の電源が投入され、ステップＳ２１０
では、外部ＲＯＭ２１０に格納された制御プログラム２３０を外部バス２００を介して外
部ＲＡＭ２２０にロードする。
【００２４】
次に、ステップＳ２２０では、外部ＲＡＭ２２０にロードされた制御プログラム２３０
から、ＦＩＦＯ制御関数２４０の部分を内蔵ＲＡＭ１２０の空き領域１２２にコピーする
。
【００２５】
次に、ステップＳ２３０では、マイクロコンピュータ１００のＣＰＵ１１０が、内蔵Ｒ
ＡＭ１２０上のＦＩＦＯ制御関数２４０を実行し、ＦＩＦＯ回路３１０のバッファリング
動作を制御し、インターフェース３２０に接続されている外部機器との間でデータの転送
を行う。
【００２６】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００２７】
本実施形態では、マイクロコンピュータ１００は、高速クロック信号に基づき動作して
おり、さらにＦＩＦＯ制御関数２４０を動作させる内蔵ＲＡＭ１２０も、高速クロック信
号に基づき動作しているので、外部ＲＡＭ２２０上でＦＩＦＯ制御関数２４０を実行した
場合に比べ、ＦＩＦＯ回路３１０のバッファリング動作の高速化を図ることができる。
【００２８】
（第２実施形態）
次に、本発明に係るデータ転送装置の第２実施形態について説明する。第１実施形態に
おいては、データ転送装置１は、電源投入時に制御プログラム２３０を外部ＲＡＭ２２０
にロード後、ＦＩＦＯ制御関数２４０を内蔵ＲＡＭ１２０にコピーする方法を説明したが
、内蔵ＲＡＭ１２０は、ＣＰＵ１１０のその他の処理のためにすでに使われていることが
あり、ＦＩＦＯ制御関数２４０をコピーする空き領域１２２を確保できない場合がある。
【００２９】
本実施形態では、外部機器がインターフェース３２０に装着されたことを検出し、外部
機器が装着されている期間に動的に内蔵ＲＡＭ１２０の空き領域１２２を確保し、データ
転送を行う方法について説明する。
【００３０】
図４を参照して、第２実施形態のデータ転送装置について説明する。図４は、第２実施
形態に係るデータ転送装置の構成を示すブロック図である。ここでは図１との差分のみを
説明する。
【００３１】
マイクロコンピュータ１００は、内蔵ＲＡＭ１２０の空き領域１２２を管理し、動的に
必要な領域を割り当て、不要になった時点で使用した領域を開放する作業を行う動的メモ
リ管理機構１４０をさらに有する。また、コントローラ３００は、インターフェース３２
０に外部機器が装着または離脱されたことを検出し、外部バス２００を介してマイクロコ
ンピュータ１００に外部機器が装着または離脱されたことを示す検出信号を送信する着脱
検出部３３０をさらに有する。
【００３２】
次に、第２実施形態に係るデータ転送装置の処理について図５を参照して説明する。図
５は、第３実施形態に係るデータ転送装置の処理を説明するフローチャートである。
【００３３】
先ず、ステップＳ３００では、データ転送装置１の電源が投入され、ステップＳ３１０
では、外部ＲＯＭ２１０に格納された制御プログラム２３０を外部バス２００を介して外
部ＲＡＭ２２０にロードする。
【００３４】
次に、ステップＳ３２０では、内蔵ＲＡＭ１２０の使用可能な空き領域１２２のアドレ
ス情報を動的メモリ管理機構１４０に登録する。
【００３５】
次に、ステップＳ３３０では、マイクロコンピュータ１００は、着脱検出部３３０から
外部機器がインターフェース３２０に装着されたことを示す装着検出信号を監視し、装着
検出信号を受信した場合は、ステップＳ３４０に移行し、受信していない場合は、装着検
出信号の監視を続ける。
【００３６】
次に、ステップＳ３４０では、動的メモリ管理機構１４０により、利用可能な内蔵ＲＡ
Ｍ１２０の空き領域１２２があるか探索する探索処理をする。
【００３７】
次に、ステップＳ３５０では、動的メモリ管理機構１４０により、利用可能な内蔵ＲＡ
Ｍ１２０の空き領域１２２が確保できたか否かを判定し、確保できた場合は、ステップＳ
３６０に移行し、確保できなかった場合は、ステップＳ４００に移行する。
【００３８】
次に、ステップＳ３６０では、外部ＲＡＭ２２０にロードされた制御プログラム２３０
から、ＦＩＦＯ制御関数２４０の部分を内蔵ＲＡＭ１２０の空き領域１２２にコピーする
コピー処理をする。
【００３９】
次に、ステップＳ３７０では、マイクロコンピュータ１００のＣＰＵ１１０が、内蔵Ｒ
ＡＭ１２０上のＦＩＦＯ制御関数２４０を実行し、ＦＩＦＯ回路３１０のバッファリング
動作を制御し、インターフェース３２０に接続されている外部機器との間でデータの転送
を行う実行処理をする。
【００４０】
次に、ステップＳ３８０では、マイクロコンピュータ１００は、着脱検出部３３０から
外部機器がインターフェース３２０から離脱されたことを示す離脱検出信号を監視し、離
脱検出信号を受信した場合は、ステップＳ３９０に移行し、受信していない場合は、離脱
検出信号の監視を続ける。
【００４１】
次に、ステップＳ３９０では、動的メモリ管理機構１４０により、内蔵ＲＡＭ１２０の
使用した領域を開放する開放処理をする。
【００４２】
一方、ステップＳ４００では、ＦＩＦＯ制御関数２４０をコピーするための内蔵ＲＡＭ
１２０の空き領域１２２を確保できなかったので、外部ＲＡＭ２２０上のＦＩＦＯ制御関
数２４０を実行し、ＦＩＦＯ回路３１０のバッファリング動作を制御し、インターフェー
ス３２０に接続されている外部機器との間でデータの転送を行う。
【００４３】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００４４】
本実施形態では、マイクロコンピュータ１００は、着脱検出部３３０により外部機器が
インターフェース３２０に装着されたことを検出した時点で、動的メモリ管理機構１４０
により内蔵ＲＡＭ１２０の空き領域１２２を確保し、外部機器がインターフェースから離
脱された時点で、動的メモリ管理機構１４０により内蔵ＲＡＭ１２０の使用した領域を開
放する構成となっている。この構成によれば、外部機器がデータ転送装置１に装着されて
いなければ、マイクロコンピュータ１００は、内蔵ＲＡＭ１２０の全領域を使用すること
ができ、外部機器が装着されている期間だけ内蔵ＲＡＭ１２０の空き領域１２２を使用す
ることができるので、外部ＲＡＭ２２０上でＦＩＦＯ制御関数２４０を実行した場合に比
べ、ＦＩＦＯ回路３１０のバッファリング動作の高速化を図ることができ、さらに、デー
タ転送以外の期間は内部記憶回路からＦＩＦＯ制御関数の記憶領域を開放するので、処理
回路は内部記憶回路のすべての領域を使用することが可能になる。
【００４５】
以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定される
ものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることが
できる。以下、変形例を挙げて説明する。
【００４６】
（変形例１）本発明に係るデータ転送装置の第１変形例について説明する。前記第２実
施形態では、内蔵ＲＡＭ１２０にＦＩＦＯ制御関数２４０をコピーできる空き領域１２２
が確保できるか判定したが、確保できない場合、さらに少ない空き領域１２２でも実施で
きるよう以下のように提案する。
【００４７】
ＦＩＦＯ制御関数２４０は、ＦＩＦＯ回路３１０からデータを読み出すためのＦＩＦＯ
読出関数と、ＦＩＦＯ回路にデータを書き込むためのＦＩＦＯ書込関数に分かれている。
内蔵ＲＡＭ１２０にＦＩＦＯ制御関数２４０をコピーできる空き領域１２２が確保できな
かった場合、ＦＩＦＯ回路３１０からデータを読み出す場合には、内蔵ＲＡＭ１２０にＦ
ＩＦＯ読出関数に必要な空き領域１２２があるか否かを判定し、ＦＩＦＯ回路３１０にデ
ータを書き込む場合には、内蔵ＲＡＭ１２０にＦＩＦＯ書込関数に必要な空き領域１２２
があるか否かを判定する（図５のＳ３４０、Ｓ３５０に相当）。空き領域１２２が確保で
きた場合、図５のステップＳ３６０に移行する。
【００４８】
（変形例２）本発明に係るデータ転送装置の第２変形例について説明する。前記第２実
施形態では、着脱検出部３３０を使用する場合について説明したが、必ずしも着脱検出部
３３０がなくても構わない。この場合、マイクロコンピュータ１００は、コントローラ３
００からデータ転送の要求が来た時点で、動的メモリ管理機構１４０により内蔵ＲＡＭ１
２０の空き領域を確保し、コントローラ３００からデータ転送の要求が所定の時間途絶え
た時点で、動的メモリ管理機構１４０により内蔵ＲＡＭ１２０の使用した領域を開放すれ
ばよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態に係るデータ転送装置の構成を示すブロック図。
【図２】外部ＲＡＭと内蔵ＲＡＭの構成を示すブロック図。
【図３】第１実施形態に係るデータ転送装置の処理を説明するフローチャート。
【図４】本発明の第２実施形態に係るデータ転送装置の構成を示すブロック図。
【図５】第２実施形態に係るデータ転送装置の処理を説明するフローチャート。
【符号の説明】
【００５０】
１…データ転送装置、１００…マイクロコンピュータ、１１０…ＣＰＵ、１２０…内蔵
ＲＡＭ、１３０…内部バス、１４０…動的メモリ管理機構、２００…外部バス、２１０…
外部ＲＯＭ、２２０…外部ＲＡＭ、２３０…制御プログラム、２４０…ＦＩＦＯ制御関数
、３００…コントローラ、３１０…ＦＩＦＯ回路、３２０…インターフェース、３３０…
着脱検出部。
【図１】
2006331248.tif 000003
【図２】
2006331248.tif 000004
【図３】
2006331248.tif 000005
【図４】
2006331248.tif 000006
【図５】
2006331248.tif 000007