(57)【要約】      （修正有）【課題】動作速度を増加させることができるシフトレジスタ、またこのシフトレジスタを用いた液晶ドライバを提供する。【解決手段】縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、ｎ段目のステージに対して、ｎ−２段目及びｎ−１段目の位相シフトクロックを入力させ、前記出力トランジスタのゲート電圧を、ｎ−２段目及びｎ−１段目の位相シフトクロックにより順次昇圧する。【選択図】図１
2006127630.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、
ｎ段目のステージに対して、ｎ−２段目及びｎ−１段目の位相シフトクロックを入力させ、前記出力トランジスタのゲート電圧を、ｎ−２段目及びｎ−１段目の位相シフトクロックにより順次昇圧することを特徴とするシフトレジスタ。
【請求項２】
前記ステージにおいて、前記出力トランジスタのゲートとソースとの間に第１のコンデンサ及び第２のコンデンサが直列に接続されており、
前記ｎ−２段目の位相シフトクロックを前記ゲートと第１のコンデンサとの接続部に入力させる第１の入力回路と、
前記ｎ−１段目の位相シフトクロックを前記第１及び第２のコンデンサの接続部に入力させる第２の入力回路と
を有していることを特徴とするシフトレジスタ。
【請求項３】
前記第１及び第２の入力回路がダイオードであることを特徴とする請求項２に記載のシフトレジスタ。
【請求項４】
前記第１のコンデンサ及び第２のコンデンサの容量比を調整し、前記ゲートに入力される電圧の昇圧する割合を制御することを特徴とする請求項２または請求項３に記載のシフトレジスタ。
【請求項５】
請求項１から請求項４のいずれかに記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられていることを特徴とする液晶駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、液晶ディスプレイ等の液晶表示装置に設置して走査駆動信号を与えるシフトレジスタ及びそれを用いた液晶駆動回路に関する。
【背景技術】
【０００２】
例えば、コンピュータの表示装置及びテレビに用いられている、アクティブマトリクス型の液晶表示装置においては、映像信号線（列配線）と走査駆動信号線（行配線）がマトリクス状に設けられており、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタ等のスイッチング素子が設けられている。
そして、複数の走査駆動信号線に、これら信号線を順次走査して一つの走査駆動信号線上の全てのスイッチング素子を一時的に導通状態（オン状態）にする走査駆動信号が与えられ、映像信号線にたいしては、走査駆動信号線に同期して映像信号が供給される。
ここで、複数の走査駆動信号線に対して、順次供給する動作を行うのがシフトレジスタである。
【０００３】
図５に示すように、表示部において、行配線及び列配線がマトリクス上に複数設けられており、この行配線及び列配線の交差部に、液晶への電圧印加を制御するスイッチング素子（トランジスタ）と、制御される液晶部とにより構成される液晶素子が配置された、アクティブマトリクス回路となっている。
ゲートドライバ（シフトレジスタ）が行配線（走査線）を時系列に所定の電圧を印加させてオン状態とし、列配線のドライバがこのタイミングに同期させてソースに所定の電圧を印加（信号線により印加）することにより、液晶の光学状態を変更させて、液晶表示装置を駆動することとなる。
【０００４】
そして、液晶素子を駆動させるため、図５において、ゲートドライバを薄膜トランジスタにより製造することが行われている（例えば、特許文献１参照）。
このとき、行配線に電圧を印加するゲートドライバを高速に動作させ、かつ十分な電流量を行配線に供給させることが必要となる。
ここで、ゲートドライバは、図６に示すように、複数のＳＲ（シフトレジスタ）ステージの段数を有するシフトレジスタから構成されている。
【０００５】
そして、各ＳＲステージが図７に示す構成となっており、このＳＲステージが図６に示すように、カスケード接続され、順次各ＳＲステージが列配線に、駆動パルスとして電圧を印加し、液晶素子の薄膜トランジスタのゲートに所定の電圧を印加するゲートドライバとしての機能を果たしている。
ここで、図８の駆動波形を示す波形図において、図７におけるノードＰ１に、駆動パルス（位相シフトクロック）出力前後において、出力トランジスタ１６が十分にオン状態（オン抵抗の十分低い状態）となるゲート電圧Ｖgs（ゲート−ソース電圧）が印加されるように、シフトレジスタは設計されている。
【特許文献１】特開平０８−８７８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図７から判るように、ノードＰ１にはクロックＣ１によるノード１３の電圧上昇に伴う、ブートストラップ効果により、入力電圧（実際はトランジスタのしきい値を除算した値）より高い電圧となり、出力ＯＵＴｎの出力電圧のＨＩＧＨ電圧を、クロックＣ１のＨＩＧＨ電圧まで上昇させることが可能となる。
【０００７】
しかしながら、特許文献１に示すシフトレジスタにあっては、ゲートドライバの駆動対象である対象装置によって出力ＯＵＴｎに生じる所望のＨＩＧＨ電圧が概略決まっているため、シフトレジスタの入力電圧が固定され、ブートストラップ効果により、ノードＰ１に発生する昇圧電圧も、入力電圧となる出力ＯＵＴの電圧によりほぼ決まってしまう。
【０００８】
上述したように、ゲートドライバの対象装置の一つである液晶表示装置は、近年、高精細化および動画対応の高速化が進んでおり、上述したゲートドライバの高速動作が課題のひとつとなっている。
出力トランジスタ１６（ＦＥＴ；電界効果トランジスタ）のゲート電圧Ｖgsをパラメータにして、出力トランジスタ１６のドレイン電流を測定した図９からも判るように、トランジスタのゲート電圧を高くすることができれば、電流駆動能力が増加し、シフトレジスタの動作を高速化することが可能である。
しかしながら、出力トランジスタのゲート電圧を、上記ブートストラップによる昇圧電圧より高くすることは、特許文献１のシフトレジスタの構成では実現不可能である。
【０００９】
本発明は、このような事情に鑑みてなされたもので、動作速度を増加させることができるシフトレジスタ、またこのシフトレジスタを用いた液晶ドライバを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のシフトレジスタは、縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、ｎ段目のステージに対して、ｎ−２段目及びｎ−１段目の位相シフトクロックを入力させ、前記出力トランジスタのゲート電圧を、ｎ−２段目及びｎ−１段目の位相シフトクロックにより順次昇圧する。
これにより、本発明のシフトレジスタは、上記出力トランジスタのゲート電圧を、位相シフトクロックによりクロックの倍の電圧とし、さらにこれをクロックの電圧により昇圧して、ゲート−ソース電圧をクロックのほぼ３倍の電圧とすることにより、出力トランジスタのオン抵抗を大幅に低下させるため、高速にオン動作して、クロックの電圧をほぼそのままの、立ち上がり、立ち下がりの急峻な位相シフトクロックを出力させることが可能となる。
【００１１】
本発明のシフトレジスタは、前記ステージにおいて、前記出力トランジスタのゲートとソースとの間に第１のコンデンサ及び第２のコンデンサが直列に接続されており、前記ｎ−２段目の位相シフトクロックを前記ゲートと第１のコンデンサとの接続部に入力させる第１の入力回路と、前記ｎ−１段目の位相シフトクロックを前記第１及び第２のコンデンサの接続部に入力させる第２の入力回路とを有している。
これにより、本発明のシフトレジスタは、ｎ−２段目の出力する位相シフトクロックにより第１のコンデンサを充電させ、次に、ｎ−１段目の出力する位相シフトクロックにより第２のコンデンサを充電させて第１のコンデンサの電位を上昇させ、次にクロックにて、再度第１のコンデンサの電位を上昇させるため、出力トランジスタのオン抵抗を大幅に低下させ、高速にオン動作して、クロックの電圧をほぼそのままの、立ち上がり、立ち下がりの急峻な位相シフトクロックを出力させることが可能となる。
【００１２】
本発明のシフトレジスタは、前記第１及び第２の入力回路がダイオードである。
これにより、本発明のシフトレジスタは、第１のコンデンサ及び第２のコンデンサに蓄積された電荷を逆流による放電を防止することができ、各コンデンサに充電された電圧を、ｎ−２段目，ｎ−１段目の位相シフトクロック及びクロックによる一連の昇圧処理が完了するまで、必要な電圧を保持することができる。
【００１３】
本発明のシフトレジスタは、前記第１のコンデンサ及び第２のコンデンサの容量比を調整し、前記ゲートに入力される電圧の昇圧する割合を制御する。
これにより、本発明のシフトレジスタは、出力トランジスタのゲートに入力されるゲート電圧を調整することが可能となり、動作的に不必要なゲート電圧を印加することを避け、出力トランジスタの信頼性を向上させることができる。
【００１４】
本発明の液晶駆動回路は、請求項１から請求項４のいずれかに記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられていることを特徴とする。
これにより、本発明の液晶ドライバは、クロックの電圧をほぼそのままの、立ち上がり、立ち下がりの急峻な位相シフトクロックを出力させることが可能なシフトレジスタを使用するため、液晶素子を高速に駆動させることが可能となり、画像データが変化する際の残像やコントラスト低下を防止することができる。
【発明の効果】
【００１５】
以上説明したように、本発明のシフトレジスタによれば、出力トランジスタのオン抵抗を大幅に低下させるため、駆動電流を増加させることで高速にオン動作して、クロックの電圧をほぼそのままの、立ち上がり、立ち下がりの急峻な位相シフトクロックを出力させることができるので、液晶素子の動作速度を向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１６】
本発明は、液晶表示装置の基板にａ−Ｓｉ等により形成された、シフトレジスタの各ステージであるレジスタセルにおいて、液晶素子を駆動する走査駆動信号である位相シフトクロックＧoutを出力する出力トランジスタのゲート電圧を、従来例に比して高く昇圧する技術に関している。
すなわち、本発明のシフトレジスタの各ステージは、ｎ段目のステージｎの出力トランジスタ（Ｍ1）のゲートに印加される電圧として、ｎ−２段目のステージ（ｎ−２）から出力される位相シフトクロックＧout(n-2)の電圧を、ｎ−１段目のステージ（ｎ−１）から出力される位相シフトクロックＧout(n-1)の電圧により昇圧することで、従来より位相シフトクロック分の高いゲート電圧を得る構成となっている。
【００１７】
＜第１の実施形態＞
以下、本発明の第１の実施形態による、図５のゲートドライバ（液晶駆動回路）として用いられるシフトレジスタを図面を参照して説明する。図１は上記第１の実施形態によるシフトレジスタの構成例を示すブロック図である。
この図において、シフトレジスタ１００は、ステージ（レジスタセル）１，２，３，４，…が複数縦続して接続された構成となっており、外部のクロックジェネレータから入力される複数相、例えば３相のクロック（ＣＫ１，ＣＫ２，ＣＫ３）により入力データをシフトさせ、入力データが入力されたステージにて、このステージに入力される相のクロックに同期させ、各ステージから順次、位相シフトクロックを、端子Ｍout1，Ｍout2，Ｍout3，Ｍout4，…に対して各々出力する。
【００１８】
ここで、各ステージは、３相のクロックのいずれかのクロックが位相順に入力され、順次シフトされる入力データが自身に達したときに、入力されているクロックに同期して、出力データ（位相シフトクロック）を出力する。
ステージ１が位相シフトクロックＧout1を出力し、ステージ２が位相シフトクロックＧout2を出力し、ステージ３が位相シフトクロックＧout3を出力し、ステージ４が位相シフトクロックＧout4を出力する。
【００１９】
すなわち、シフトレジスタ１００において、スタート信号ＳＴ１及びＳＴ２により入力される入力データを、上記３層のクロックにより順次シフトさせ、入力データの入力されたステージが、このステージに入力されるクロックに同期させ、接続された端子Ｍoutnを介して、位相シフトクロックを駆動信号として液晶素子へ出力する。
ステージ１にはクロックＣＫ1が入力され、ステージ２にはクロックＣＫ2が入力され、ステージ３にはクロックＣＫ3が入力され、ステージ４にはクロックＣＫ1が入力され、…、ステージｎにはクロックＣＫｍが入力される。（ｍは、ｎを「３」で除算した余りの数値で、割り切れる場合は３である。）
【００２０】
次に、図２を参照して図１のシフトレジスタにおけるステージ３の構成を説明する。図２はステージ３の回路構成を示す概念図である（他のステージも入力される信号が異なるが構成はこのステージ３と同様である）。
ここで、ＭoutnはＭout3であり、ｎ−２段目のステージn-2はステージ１であり、ｎ−１段目のステージn-1はステージ２であり、クロックＣＫｍはクロックＣＫ3である。
出力トランジスタＭ1は、ゲートにトランジスタＭ2のドレインが接続されており、ドレインにクロックＣＫ3が入力され、ソースが端子Ｍout3へ接続されている。
【００２１】
トランジスタＭ2は、ソースが接地され、ドレインが上記出力トランジスタＭ1のゲートに接続され、ゲートに制御信号Ｓ2が入力されている。
ダイオードＤ1は、入力回路であり、端子Ｉ1にアノードが接続され、出力トランジスタＭ1のゲートにカソードが接続（接続点Ａにて接続）されている。
このダイオードＤ1は、図２の様にトランジスタで構成しても良く、この場合アノードとしてゲートとドレインとを接続した端子を用い、カソードとしてソースを用いる。
【００２２】
コンデンサＣ1は、ダイオードＤ1のカソードに一端が接続され、ダイオードＤ2のカソードに他端が接続され、すなわちダイオードＤ1のカソードとダイオードＤ2のカソードとの間に介挿されている。
コンデンサＣ2は、一端がコンデンサＣ1の他端に接続され、他端が出力トランジスタＭ1のソースに接続され、すなわちコンデンサＣ1の他端と出力トランジスタＭ1のソースとの間に介挿されている。
【００２３】
ダイオードＤ2は、入力回路であり、アノードが端子Ｉ2に接続され、カソードがコンデンサＣ1の他端とコンデンサＣ2の一端との接続点Ｂに接続されている。
このダイオードＤ2は、ダイオードＤ1と同様に、図２の様にトランジスタで構成しても良く、この場合アノードとしてゲートとドレインとを接続した端子を用い、カソードとしてソースを用いる。
【００２４】
トランジスタＭ2は、ソースが接地され、ドレインが上記出力トランジスタＭ1のゲートに接続され、ゲートに制御信号Ｓ2が入力されている。
トランジスタＭ3は、ソースが接地され、ドレインが上記接続点Ｂに接続され、ゲートにに制御信号Ｓ3が入力されている。
トランジスタＭ4は、ソースが接地され、ドレインが上記出力トランジスタＭ1のソースに接続され、ゲートに制御信号Ｓ4が入力されている。
トランジスタＭ5は、ソースが接地され、ドレインが上記出力トランジスタＭ1のソースに接続され、ゲートに制御信号Ｓ5が入力されている。
トランジスタＭ1〜Ｍ5は全てｎチャネルＦＥＴ（電界効果トランジスタ）である。
【００２５】
次に、図３を用いて、本発明の一実施形態によるシフトレジスタの動作について、ステージ３を基準として説明する。図３は一実施形態によるシフトレジスタにおけるステージ３の動作を示す波形図である。
ステージ３においては、ダイオードＤ1のアノードが端子Ｍout1に接続され、ダイオードＤ2のアノードが端子Ｍout2に接続されている。
時刻ｔ1においては、制御信号Ｓ3が「Ｈ」レベルのため、トランジスタＭ3がオン状態となり、制御信号Ｓ2，Ｓ4及びＳ5が「Ｌ」レベルのため、トランジスタＭ2，Ｍ4，Ｍ5及び出力トランジスタＭ1がオフ状態である。
【００２６】
このとき、ステージ１は、所定のパルス幅のクロックＣＫ1が入力され、このクロックＣＫ1に同期して、クロックＣＫ1と同様の幅の位相シフトクロックＧout1を出力する。
これにより、ステージ３においては、ダイオードＤ1を介して、位相シフトクロックＧout1がコンデンサＣ１の一端、すなわち接続点Ａ側に入力され、コンデンサ１に位相シフトクロックＧout1の電圧ＶoutからダイオードＤ1のしきい値電圧Ｖthを減算した電圧Ｖout−Ｖthとするよう電荷が蓄積される。
ここで、コンデンサＣ1の他端、すなわち接続点Ｂ側はトランジスタＭ3がオン状態のために接地電位となっている。
【００２７】
次に、時刻ｔ2においては、制御信号Ｓ3が「Ｌ」レベルに遷移してトランジスタＭ3がオフ状態となり、制御信号Ｓ4が「Ｈ」レベルとなりトランジスタＭ4がオン状態となり、制御信号Ｓ2，Ｓ5が「Ｌ」レベルのためトランジスタＭ2及びＭ5がオフ状態である。
このとき、ステージ２は、所定のパルス幅のクロックＣＫ2が入力され、このクロックＣＫ2に同期して、クロックＣＫ2と同様の幅の位相シフトクロックＧout2を出力する。
【００２８】
これにより、ステージ３においては、ダイオードＤ2を介して、位相シフトクロックＧout2がコンデンサ１の他端、すなわち接続点Ｂ側に入力され、コンデンサ２に位相シフトクロックＧout2の電圧ＶoutからダイオードＤ2のしきい値電圧Ｖthを減算した電圧Ｖout−Ｖthとするよう電荷が蓄積される。
ここで、コンデンサＣ2の他端、すなわち端子Ｍout3側はトランジスタＭ4がオン状態のために接地電位となっている。
そして、コンデンサＣ１の接続点Ａ側の電圧が、位相シフトクロックＧout2により接続点Ｂ側の電圧が電圧Ｖout−Ｖthとなるため、電圧Ｖout−Ｖthから電圧（Ｖout−Ｖth）×２へと昇圧される（ブートストラップ効果）。
【００２９】
次に、時刻ｔ3においては、制御信号Ｓ4が「Ｌ」レベルとなりトランジスタＭ4がオフ状態となり、制御信号Ｓ2，Ｓ3，Ｓ5が「Ｌ」レベルのためトランジスタＭ2，Ｍ3及びＭ5がオフ状態である。
このとき、ステージ３において、出力トランジスタＭ1のゲートに電圧（Ｖout−Ｖth）×２が印加された状態（Ｖgsとして）となっており、トランジスタＭ1がオン状態となっている。出力トランジスタＭ3のソースが接地電圧（Ｖss）であるため、ゲート−ソース間電圧Ｖgsは上述した電圧（Ｖout−Ｖth）×２となっている。
そして、出力トランジスタＭ1のドレインに所定のパルス幅のクロックＣＫ3が入力され、出力トランジスタＭ1のソースから、このクロックＣＫ3に同期して、クロックＣＫ3と同様の幅の位相シフトクロックＧout3が出力される。
【００３０】
また、位相シフトクロックＧout（Ｇout1，Ｇout2，Ｇout3，Ｇout4，…）は、後に説明するように、「Ｈ」レベルの電圧がＶoutであり、クロックジェネレータから出力されるクロックＣＫ1〜ＣＫ3、及び制御回路から出力回路から出力されるスタート信号ＳＴ１，ＳＴ２と同様の電圧及びパルス幅のパルスである。
これにより、位相シフトクロックＧout3が端子Ｍout3に出力されると、コンデンサＣ2の他端、すなわちコンデンサＣ2の接続点Ｂと接続された逆側の端子Ｍout3（出力トランジスタＭ3のソース）が電圧Ｖoutとなるため、コンデンサＣ2の接続点Ｂ側の端子が電圧Ｖout−Ｖthから電圧（Ｖout−Ｖth）＋Ｖoutに昇圧される。
【００３１】
そして、コンデンサＣ1の接続点Ｂ側が電圧Ｖout−Ｖthから電圧（Ｖout−Ｖth）＋ＶoutへとＶout分昇圧されることにより、コンデンサＣ1の接続点Ａ側、すなわち出力トランジスタＭ1のゲートに印加される電圧が電圧（Ｖout−Ｖth）×２から電圧{（Ｖout−Ｖth）×２＋Ｖout}に昇圧される。
このときの出力トランジスタＭ3のＶgs（ゲート−ソース電圧）は、（Ｖout−Ｖth）×２である。
【００３２】
この結果、出力トランジスタＭ1のオン抵抗が大幅に低下し、十分な電流が端子Ｍout3に供給されるため、後段に接続されている、複数の液晶素子に対して、この液晶素子を構成するトランジスタのゲート（ゲート容量の負荷）に対して十分な電流を供給できることとなり、高速に位相シフトクロックＧout3のパルスを立ち上げることが可能となる。
このとき、位相シフトクロックGout3は、出力トランジスタＭ1のゲートに電圧（Ｖout−Ｖth）×２＋Ｖoutが印加されるため、ほぼクロックＣＫ3と同様の電圧Ｖoutの「Ｈ」レベルの信号として出力、すなわち、クロックＣＫ3と同様な波形で出力される。
したがって、位相シフトクロックGout3は、クロックＣＫ3が立ち下がると、同様に高速に立ち下がり、「Ｌ」レベルとなる。
【００３３】
次に、時刻ｔ4においては、制御信号Ｓ2，Ｓ3及びＳ5が「Ｈ」レベルとなりトランジスタＭ2，Ｍ3及びＭ5がオン状態となり、端子Ｍout3が「Ｌ」レベルとなるとともに、コンデンサＣ1及びＣ2に蓄積された電荷が放出され、接続点Ａ，Ｂともに接地電位（Ｖssの電位）となる。
ここで、図２に示したクランピング用のトランジスタＭ2及びＭ3と、プルダウン用のトランジスタＭ5をオンにする制御信号Ｓ2，Ｓ3及びＳ5を複数のパルス幅の期間にてオンするように構成したが、一つのパルス幅のタイミングのみオンになるように、オンのタイミングが異なる複数個のトランジスタをそれぞれ並列に接続して構成しても良い。
そして、ダイオードＤ1のアノードにはｎ−２段目のステージ（ｎ−２）の出力する位相シフトクロックＧout(n-2)が入力され、ダイオードＤ2のアノードにはｎ−１段目のステージ（ｎ−１）の出力する位相シフトクロックＧout(n-1)が入力される。
【００３４】
また、ステージ１及び２各々には、前段，前々段または前段のステージが存在しないため、以降シフトさせる入力データを入力する処理が必要となる。
すなわち、図示しない制御回路が、ステージ１のダイオードＤ1のアノードに対し、クロックＣＫ2のタイミングに同期させスタート信号ＳＴ1を入力させ、ダイオードＤ2のアノードに対し、クロックＣＫ3に同期させてスタート信号ＳＴ2を入力させる。
【００３５】
同様に、上記制御回路が、ステージ２のダイオードＤ1のアノードに対し、クロックＣＫ3のタイミングに同期させてスタート信号ＳＴ2を入力させ、ステージ１がクロックＣＫ1のタイミングにてダイオードＤ2のアノードに対し、位相シフトクロックＧout1を入力させる。
これにより、シフトレジスタにおける全ステージが、位相の異なるクロックＣＫ1，ＣＫ2及びＣＫ3により、順次ステージ１に入力される入力データを、シフトレジスタにおいてシフトさせ、入力データが入力されたステージｎが、入力されるクロックＣＫｍに同期して、位相シフトクロックＧoutnを出力する。
【００３６】
上述したように、第１の実施形態のシフトレジスタの動作は、従来のシフトレジスタが前段のステージの出力を入力データとしていたのと異なり、前々段と前段との２つの出力（位相シフトクロックＧout）をシフトさせる入力データとしており、この２つの位相シフトクロックＧoutの電圧が積算されて蓄積されたステージが、入力データが入力されたステージとなる。
簡単に、本発明のシフトレジスタの動作を確認すると、以下のようになる。
時刻ｔ(-3)において、クロックＣＫ２に同期して、シフトレジスタの全段のステージのトランジスタＭ2〜Ｍ5に対して、「Ｈ」レベルの制御信号Ｓ２，Ｓ３，Ｓ４，Ｓ５が各々入力され、シフトレジスタの初期化が行われる。
【００３７】
時刻ｔ(-2)において、ステージ１において、クロックＣＫ２に同期して、スタート信号ＳＴ１（電圧Ｖout）がダイオードＤ１のアノードに入力される。
この時点で、トランジスタＭ3のみオン状態であり、他のトランジスタＭ2，Ｍ4，Ｍ5はオフ状態である。
したがって、スタート信号ＳＴ１の所定幅のパルスにより、コンデンサＣ1に電圧ＶoutからダイオードＤ1のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）に対応する電荷が蓄積される。
【００３８】
時刻ｔ(-1)において、ステージ１において、クロックＣＫ３に同期して、スタート信号ＳＴ２（電圧Ｖout）がダイオードＤ２のアノードに入力される。
このとき、トランジスタＭ3がオフ状態となり、トランジスタＭ4がオン状態となり、他のトランジスタＭ2，Ｍ5はオフ状態である。
したがって、スタート信号ＳＴ２の所定幅のパルスにより、コンデンサＣ2に電圧ＶoutからダイオードＤ2のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）に対応する電荷が蓄積され、接続部Ａの電圧が電圧（Ｖout−Ｖth）×２に昇圧される。
【００３９】
また、このとき、ステージ２において、クロックＣＫ３に同期して、スタート信号ＳＴ２（電圧Ｖout）がダイオードＤ１のアノードに入力される。
この時点で、トランジスタＭ3のみオン状態であり、他のトランジスタＭ2，Ｍ4，Ｍ5はオフ状態である。
したがって、スタート信号ＳＴ２の所定幅のパルスにより、コンデンサＣ1に電圧ＶoutからダイオードＤ1のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）に対応する電荷が蓄積される。
【００４０】
時刻ｔ1において、ステージ１において、出力トランジスタＭ1のドレインにクロックＣＫ１が入力され、ゲートに電圧（Ｖout−Ｖth）×２が印加されている状態のため、出力トランジスタＭ3は位相シフトクロックＧout1を出力する。
このとき、トランジスタＭ4がオフ状態となり、他のトランジスタＭ2，Ｍ3，Ｍ5はオフ状態である。
【００４１】
また、ステージ２において、クロックＣＫ１に同期して、前段から位相シフトクロックＧout1（電圧Ｖout）がダイオードＤ２のアノードに入力される。
このとき、トランジスタＭ3がオフ状態となり、トランジスタＭ4がオン状態となり、他のトランジスタＭ2，Ｍ5はオフ状態である。
したがって、位相シフトクロックＧout1の所定幅のパルスにより、コンデンサＣ2に電圧ＶoutからダイオードＤ2のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）に対応する電荷が蓄積され、接続部Ａの電圧が電圧（Ｖout−Ｖth）×２に昇圧される。
この時点において、ステージ１からステージ２に入力データがシフトされたこととなる。
【００４２】
また、ステージ３において、クロックＣＫ１に同期して、前段から位相シフトクロックＧout1（電圧Ｖout）がダイオードＤ２のアノードに入力される。
これにより、位相シフトロックＧout1の所定幅のパルスにより、コンデンサＣ1に電圧ＶoutからダイオードＤ1のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）に対応する電荷が蓄積される。
【００４３】
時刻ｔ2において、ステージ２において、出力トランジスタＭ1のドレインにクロックＣＫ２が入力され、ゲートに電圧（Ｖout−Ｖth）×２が印加されている状態のため、出力トランジスタＭ3は位相シフトクロックＧout2を出力する。
このとき、トランジスタＭ4がオフ状態となり、他のトランジスタＭ2，Ｍ3，Ｍ5はオフ状態である。
そして、上記位相シフトクロックＧout2が出力されることにより、ステージ１のトランジスタＭ2，Ｍ3，Ｍ5がオン状態となり、ステージ１の出力トランジスタＭ1の出力状態はリセットされる。
【００４４】
また、ステージ３において、クロックＣＫ２に同期して、前段から位相シフトクロックＧout2（電圧Ｖout）がダイオードＤ２のアノードに入力される。
このとき、トランジスタＭ3がオフ状態となり、トランジスタＭ4がオン状態となり、他のトランジスタＭ2，Ｍ5はオフ状態である。
したがって、位相シフトクロックＧout2の所定幅のパルスにより、コンデンサＣ2に電圧ＶoutからダイオードＤ2のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）に対応する電荷が蓄積され、接続部Ａの電圧が電圧（Ｖout−Ｖth）×２に昇圧される。
この時点において、ステージ２からステージ３に入力データがシフトされたこととなる。
【００４５】
また、ステージ４において、クロックＣＫ２に同期して、前段から位相シフトクロックＧout2（電圧Ｖout）がダイオードＤ２のアノードに入力される。
これにより、位相シフトクロックＧout2の所定幅のパルスにより、コンデンサＣ1に電圧ＶoutからダイオードＤ1のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）に対応する電荷が蓄積される。
上述した処理が繰り返されて、シフトレジスタにおいて入力データが順次シフトされ、出力データである位相シフトクロックＧoutが各ステージから縦続された順に出力される。
【００４６】
＜第２の実施形態＞
次に、出力トランジスタＭ1のゲートに印加する電圧を、さらに高電圧として生成したい場合、例えば、クロックを３相から４相に増加させ、昇圧させる入力データを３種類にすることで可能となる。
上述したように、クロックの相数を増加させると、シフトレジスタを構成するトランジスタ等の素子数が増加し、素子間の配線も同様に増加し、シフトレジスタの形成される面積が増大して、液晶表示装置の大きさに影響を及ぼすデメリットがある。
【００４７】
一方、出力トランジスタのゲート電圧が、液晶素子の駆動に対して必要以上に（所望の電圧よりも）高くなった場合に、出力トランジスタの信頼性を向上させるために、適当なゲートの電圧になるよう、接続点Ａまたは接続点Ｂに電圧降下手段を設けて調整することも可能である。
さらに、所望の電圧に制御する手段として、ステージｎにおいて、ｎ−２段めの位相シフトクロックＧout(n-2)が入力されるとき、クランピング用のトランジスタＭ3をオンとせず、プルダウン用のトランジスタＭ4またはＭ5のいずれかをオンとして、コンデンサＣ1及びコンデンサＣ2を直列に充電させる。
【００４８】
図４に、このときの図２のステージ３における動作を示す波形図を示す。
動作は、上述したように、時刻ｔ1の時点において、制御信号Ｓ３，Ｓ4を「Ｌ」レベルのままとし、トランジスタＭ3，Ｍ4をオフ状態として、一方、制御信号Ｓ５を「Ｈ」レベルとし、トランジスタＭ5をオン状態とする。
そして、ステージ１から位相シフトクロックＧout1が所定のパルス幅でダイオードＤ1のアノードに入力される。
これにより、コンデンサＣ1及びコンデンサＣ2の容量値が等しいとすると、位相シフトクロックＧout1の電圧ＶoutからコンデンサＤ1のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）が同一に分圧されて、コンデンサＣ1及びコンデンサＣ2各々の両端に、（Ｖout−Ｖth）／２の電圧が充電（電荷が蓄積）される。
このとき、接続点Ａの電圧は、電圧（Ｖout−Ｖth）となっている。
【００４９】
次に、時刻ｔ2において、制御信号Ｓ３を「Ｌ」レベルのままとし、トランジスタＭ3をオフ状態として、一方、制御信号Ｓ４を「Ｈ」レベルとし、トランジスタＭ4をオン状態とし、制御信号Ｓ５を「Ｌ」レベルとし、トランジスタＭ5をオフ状態とする。
そして、ステージ２から位相シフトクロックＧout2が所定のパルス幅でダイオードＤ2のアノードに入力される。
これにより、位相シフトクロックＧout1の電圧ＶoutからコンデンサＤ1のしきい値Ｖthを減算した電圧（Ｖout−Ｖth）がコンデンサＣ2の両端に充電される。
そして、コンデンサＣ2の両端に充電された電圧、すなわち接続点Ｂの電圧が電圧（Ｖout−Ｖth）となるため、コンデンサＣ1の両端、すなわち接続点Ａの電圧が電圧（Ｖout−Ｖth）×（３／２）に昇圧される。
【００５０】
次に、時刻ｔ3において、制御信号Ｓ３，Ｓ５を「Ｌ」レベルのままとし、トランジスタＭ3，Ｍ5をオフ状態として、また、制御信号Ｓ４を「Ｌ」レベルとし、トランジスタＭ4をオフ状態とする。
そして、クロックジェネレータから、所定のパルス幅のクロックＣＫ3が出力トランジスタＭ1のドレインへ入力され、端子Ｍout3（出力トランジスタＭ1のソース）が電圧Ｖoutとなる。
【００５１】
これにより、接続点Ｂの電圧が電圧{（Ｖout−Ｖth）＋Ｖout}となるため、コンデンサＣ1の両端、すなわち接続点Ａの電圧が電圧{（Ｖout−Ｖth）×（３／２）＋Ｖout}に昇圧される。
このときの出力トランジスタＭ3のＶgs（ゲート−ソース電圧）は、（Ｖout−Ｖth）×（３／２）である。
【００５２】
上述したように、コンデンサＣ1及びＣ2の容量の比を調整することにより、従来のブートストラップ電圧（Ｖout−Ｖth）＋Ｖoutと、第１の実施形態において得られる電圧{（Ｖout−Ｖth）×２＋Ｖout}との間において、微調整を行うことが可能となる。他の動作は、第１の実施形態と同様である。
したがって、出力トランジスタＭ1が、液晶素子のトランジスタのゲートの負荷に対して、必要な速度で動作させる電流量を供給できるよう、出力トランジスタＭ1のオン抵抗が得られるゲート電圧（接続点Ａの電圧）とするようコンデンサＣ1及びＣ2の容量の比を設計すればよい。
【００５３】
また、上述した第１及び第２の実施形態によるシフトレジスタの回路構成は、ａ−Ｓi（アモルファスシリコン）ＴＦＴ（薄膜トランジスタ）のみでなく、多結晶シリコンＴＦＴのゲートドライバや単結晶シリコンのドライバＩＣ（集積回路）にも適用することが可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１及び第２の実施形態によるシフトレジスタの構成例を示すブロック図である。
【図２】図１におけるステージ３の回路の構成例を示す概念図である。
【図３】第１の実施形態によるシフトレジスタの動作例を示す波形図である。
【図４】第２の実施形態によるシフトレジスタの動作例を示す波形図である。
【図５】液晶表示装置の構成を示す概念図である。
【図６】従来例によるシフトレジスタの構成を示すブロック図である。
【図７】図６の各ステージであるステージの回路構成を示す概念図である。
【図８】図６のシフトレジスタの動作例を示す波形図である。
【図９】ＦＥＴのＶgs（ゲート−ソース電圧）とＩds（ドレイン電流）との対応を示すグラフである。
【符号の説明】
【００５５】
１，２，３，４，ｎ…ステージ
Ａ，Ｂ…接続点
Ｃ1，Ｃ2…コンデンサ
Ｄ1，Ｄ2…ダイオード
Ｍ1…出力トランジスタ
Ｍ2，Ｍ3，Ｍ4，Ｍ5…トランジスタ
Ｍout1，Ｍout2，Ｍout3，Ｍout4，Ｍoutn…端子
【図１】
2006127630.tif 000003
【図２】
2006127630.tif 000004
【図３】
2006127630.tif 000005
【図４】
2006127630.tif 000006
【図５】
2006127630.tif 000007
【図６】
2006127630.tif 000008
【図７】
2006127630.tif 000009
【図８】
2006127630.tif 000010
【図９】
2006127630.tif 000011