(57)【要約】【課題】従来例では１チャンネル当たり２個の切換スイッチが必要であり、大規模な切換装置が必要になる。【解決手段】試験信号発生器１１と、複数の外付端子２ａ、２ｂ、２ｃ、２ｄを有する被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに試験信号を入力する複数のバッファアンプ３ａ、３ｂ、３ｃ、３ｄと、各バッファアンプ３ａ、３ｂ、３ｃ、３ｄのイネーブル状態を制御するバッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄと、バッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄに順次時間差のある制御信号を送出する遅延回路４と、試験信号を被試験体の外付端子に入力し、被試験体１の各外付端子の信号を加算する加算器６と、加算器６の演算結果を試験結果のデータとして取り込んだり各部の制御を行う制御部８とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の外付端子を有する被試験体に試験信号を入力してオープン又はショート状態を試験するオープン・ショート試験装置において、
試験信号を発生させる第１の手段と、
前記第１の手段により発生させた試験信号を時間差のある複数の試験信号に変換し、該試験信号を順次被試験体の外付端子に時間差をつけて入力させる第２の手段と、
前記第２の手段により入力した試験信号に対し、前記被試験体の外付端子の信号を試験結果の信号として取得する第３の手段と、
を備えていることを特徴とするオープン・ショート試験装置。
【請求項２】
複数の外付端子を有する被試験体に試験信号を入力してオープン又はショート状態を試験するオープン・ショート試験装置において、
試験信号を発生させる試験信号発生手段と、
前記被試験体の複数の外付端子にそれぞれ接続し、前記試験信号発生手段から送出された試験信号を被試験体に入力するための複数のバッファアンプと、
前記各バッファアンプのイネーブル状態を制御するバッファイネーブル制御手段と、
前記バッファイネーブル制御手段に対し、順次遅延させた時間差のある複数の制御信号を送出して、前記バッファイネーブル制御手段から順次バッファイネーブル信号を発生させる遅延手段と、
前記バッファイネーブル制御手段により順次時間差を持ってイネーブル化されたバッファアンプを介して送出された試験信号を前記被試験体の外付端子に時間差を持って入力した際の被試験体の各外付端子の信号を加算する加算器と、
前記加算器の演算結果を試験結果のデータとして取り込むと共に、前記各部の制御を行う制御手段と、
を備えていることを特徴とするオープン・ショート試験装置。
【請求項３】
被試験体の測定ラインに印加する試験信号の電圧或いは電流の出力制御を行う場合に、前記遅延回路により、或る１時点では一つのバッファアンプの出力に限定されるように制御を行う機能を備えていることを特徴とする請求項２に記載のオープン・ショート試験装置。
【請求項４】
前記加算器を被試験体の各外付端子に対応させて設け、
前記被試験体の各外付端子から出力された試験結果の信号を、それぞれの外付端子に対応されて設けた各アンプで増幅した後、１つの前記加算器で１系統にまとめて加算する機能を備えていることを特徴とする請求項２に記載のオープン・ショート試験装置。
【請求項５】
複数の外付端子を有する被試験体に試験信号を入力してオープン又はショート状態を試験するオープン・ショート試験装置において、
試験信号を発生させる試験信号発生手段と、
前記被試験体の複数の外付端子にそれぞれ接続し、前記試験信号発生手段から送出された試験信号を被試験体に入力するための複数のバッファアンプと、
前記試験信号発生手段で発生させた試験信号を順次遅延させることで、順次時間差のある複数の試験信号を作成して前記各バッファアンプに送出する複数の遅延手段と、
前記バッファアンプから被試験体の外付端子へ時間差のある複数の試験信号を入力した際の被試験体の外付端子の信号を加算する加算器と、
前記加算器の演算結果を試験結果のデータとして取り込むと共に、前記各部の制御を行う制御手段と、
を備えていることを特徴とするオープン・ショート試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（半導体集積回路）、ＬＳＩ（大規模半導体集積回路）、単体のプリント板、マザーボードとして使用されるプリント板等の被試験体に対して、該被試験体の外付端子から見た内部回路のオープン・ショート状態を試験（又は検査）するためのオープン・ショート試験装置に関する。
【背景技術】
【０００２】
§１：従来例の説明
(1) ：従来例１の説明
図７は従来例１の説明図である。以下、図７に基づいて従来例１を説明する。図７において、１は被試験体（ＩＣ、ＬＳＩ、単体のプリント板、マザーボードとして使用されるプリント板等）、２ａ、２ｂ、２ｃ、２ｄは被試験体１の外付端子、２１は多チャンネル切換装置、２２は切換スイッチ部、２３は切換スイッチ部２２の切り換え制御を行う切り換え制御回路、２４は試験装置、２５はＭＣＵ（マイクロコントロールユニット）、２６は電源、２７はＡＤ変換器、２８は電流計、２９は電圧計、３０はコントローラ（例えば、パソコン）を示す。
【０００３】
この例では、被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに多チャンネル切換装置２１を接続し、コントローラ３０の制御で多チャンネル切換装置２１により多チャンネルの切り換えをしながら試験装置２４で試験を行う。
【０００４】
この場合、切換スイッチ部２２には多チャンネルの切り換えを行うために多数の切換スイッチＳＷが多数設けてあり、これらの多数の切換スイッチＳＷを切り換え制御回路２３の制御により切り換える。この時、試験装置２４により、電源２６から多チャンネル切換装置２１を介して被試験体１に電源２６を印加し、その時の電圧を電圧計２９で計測し、電流を電流計２８で計測し、その計測データをＡＤ変換器２７でディジタルデータに変換し、ＭＣＵ２５で受け取り、更に、そのデータをコントローラ３０で受け取り、試験データの処理を行う。このようにして、順次、多チャンネル切換装置２１で切換スイッチＳＷの切り換えを行って被試験体１のオープン・ショート試験を行う。
【０００５】
(2) ：従来例２の説明
図８は従来例２の説明図である。以下、図８に基づいて従来例２を説明する。図８において、１は被試験体（ＩＣ、ＬＳＩ、単体のプリント板、マザーボードとして使用されるプリント板等）、２ａ、２ｂ、２ｃ、２ｄは被試験体１の外付端子、３１−１、３１−２・・・は試験モジュール、２５はＭＣＵ（マイクロコントロールユニット）、２６は電源、２７はＡＤ変換器、２８は電流計、２９は電圧計、３０はコントローラ（例えば、パソコン）を示す。
【０００６】
従来例２では、コントローラ３０の制御により多数の試験モジュール３１−１、３１−２・・・を順次切り換えながら試験を行う。この場合、各試験モジュール３１−１、３１−２・・・での試験は従来例１と同じである。
【０００７】
(3) ：従来例３の説明
以下、特許文献１を従来例３として説明する。
【０００８】
従来例３は、半導体オープン・ショート検出装置に関するものであり、次のような内容が記載されている。
【０００９】
すなわち、被測定用半導体素子のＰＮ接合に順方向電圧を印加する順方向電圧印加用半導体スイッチと、前記被測定用半導体素子のＰＮ接合に逆方向電圧を印加する逆方向電圧印加用半導体スイッチと、前記被測定用半導体素子のＰＮ接合にそれぞれ順方向、逆方向の電圧が印加された場合、その接合端に現れる電圧降下を比較判定回路へ導くそれぞれの半導体スイッチと、前記電圧降下を比較判定する比較判定回路と、前記被測定用半導体素子のＰＮ接合に電圧を供給する電源を具備する検出装置において、前記半導体素子のＰＮ接合のショート検出を、前記順方向電圧印加用半導体スイッチと、前記半導体素子のＰＮ接合に順方向電圧が印加された場合、その電圧を比較判定回路へ導く半導体スイッチをオンさせることにより行い、オープン検出を前記逆方向電圧印加用半導体スイッチと、前記半導体素子のＰＮ接合に逆方向電圧が印加された場合そのＰＮ接合に現れる電圧降下を比較判定回路へ導く半導体スイッチをオンさせることにより行う事を特徴とする半導体オープン、ショート検出装置。
【特許文献１】特開昭５２−１１２２８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
(1) ：従来例１のオープン・ショート試験装置は、プリント配線板試験に代表される多チャンネル切換装置と、１つの試験系（１つの試験装置）により構成されるものであり、１チャンネル当たり２個の切換スイッチが必要であり、試験系が１つで済むが、大規模な切換装置が必要になるという課題がある。
【００１１】
(2) ：従来例２では、ＬＳＩに代表される、測定チャンネル毎に完全なＤＣ試験系を１つ持つものであり、従来例１で示した多チャンネル切換装置により切換スイッチの切り換えは必要なく、測定チャンネル毎に独立した高機能試験系を備えるものである。従って、従来例２では、高速かつ柔軟に試験することはできるが、チャンネル数に比例してコストが増大するという課題がある。
【００１２】
(3) ：従来例３は、半導体オープン・ショート検出装置に関するものであり、半導体スイッチにＪ型ＦＥＴを用いて回路を構成し、超高速度で半導体のオープン、ショートを検出する点は本発明との類似点である。しかし、従来例３には、本発明のように、各端子の素子の測定に時間差をつけることで切り換え動作を実現するという内容は記載されてなく、本発明の単なる参考程度の内容である。
【００１３】
本発明は従来の課題を解決するためになされたものであり、チャンネル毎の試験信号を時間的にずらして試験を行うことで、従来例のような切換装置と同様な動作を実現することにより、従来例の切換装置等を不要にしてコスト低減、構成の簡略化を可能にすることを目的とする。
【００１４】
また、従来例の切換装置等を不要にするだけでなく、信号源をひとつに集約し、加算器を用いてＡＤ変換器を１つに集約し、更に、基本的には入力、出力バッファのみの構成にすることで、オープン・ショート試験装置のコスト低減、構成の簡略化を可能にすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明は前記の目的を達成するため、次のように構成した。
【００１６】
(1) ：複数の外付端子を有する被試験体に試験信号を入力してオープン又はショート状態を試験するオープン・ショート試験装置において、試験信号を発生させる第１の手段と、前記第１の手段により発生させた試験信号を時間差のある複数の試験信号に変換し、該試験信号を順次被試験体の外付端子に時間差をつけて入力させる第２の手段と、前記第２の手段により入力した試験信号に対し、前記被試験体の外付端子の信号（電流値、電圧値等）を試験結果の信号として取得する第３の手段とを備えていることを特徴とする。
【００１７】
(2) ：複数の外付端子を有する被試験体に試験信号を入力してオープン又はショート状態を試験するオープン・ショート試験装置において、試験信号を発生させる試験信号発生手段と、前記被試験体の複数の外付端子にそれぞれ接続し、前記試験信号発生手段から送出された試験信号を被試験体に入力するための複数のバッファアンプと、前記各バッファアンプのイネーブル状態を制御するバッファイネーブル制御手段と、前記バッファイネーブル制御手段に対し、順次遅延させた時間差のある複数の制御信号を送出して、前記バッファイネーブル制御手段から順次バッファイネーブル信号を発生させる遅延手段と、前記バッファイネーブル制御手段により順次時間差を持ってイネーブル化されたバッファアンプを介して送出された試験信号を前記被試験体の外付端子に時間差を持って入力した際の被試験体の各外付端子の信号（電流値、電圧値等）を加算する加算器と、前記加算器の演算結果を試験結果のデータとして取り込むと共に、前記各部の制御を行う制御手段とを備えていることを特徴とする。
【００１８】
(3) ：前記(2) のオープン・ショート試験装置において、被試験体の測定ラインに印加する試験信号の電圧或いは電流の出力制御を行う場合に、前記遅延回路により、或る１時点では一つのバッファアンプの出力に限定されるように制御を行う機能を備えていることを特徴とする。
【００１９】
(4) ：前記(2) のオープン・ショート試験装置において、前記加算器を被試験体の各外付端子に対応させて設け、前記被試験体の各外付端子から出力された試験結果の信号を、それぞれの外付端子に対応されて設けた各アンプで増幅した後、１つの前記加算器で１系統にまとめて加算する機能を備えていることを特徴とする。
【００２０】
(5) ：複数の外付端子を有する被試験体に試験信号を入力してオープン又はショート状態を試験するオープン・ショート試験装置において、試験信号を発生させる試験信号発生手段と、前記被試験体の複数の外付端子にそれぞれ接続し、前記試験信号発生手段から送出された試験信号を被試験体に入力するための複数のバッファアンプと、前記試験信号発生手段で発生させた試験信号を順次遅延させることで、順次時間差のある複数の試験信号を作成して前記各バッファアンプに送出する複数の遅延手段と、前記バッファアンプから被試験体の外付端子へ時間差のある複数の試験信号を入力した際の被試験体の外付端子の信号（電流値、電圧値等）を加算する加算器と、前記加算器の演算結果を試験結果のデータとして取り込むと共に、前記各部の制御を行う制御手段とを備えていることを特徴とする。
【００２１】
（作用）
図１は本発明の原理説明図である。以下、図１を参照しながら本発明の作用を説明する。
【００２２】
(a) ：前記(1) の作用
第１の手段（試験信号発生器１１）は試験信号を発生させ、第２の手段（バッファアンプ３ａ、３ｂ、３ｃ、３ｄ、バッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄ、遅延回路４）は第１の手段により発生させた試験信号を時間差のある複数の試験信号に変換し、該試験信号を順次被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに時間差をつけて入力させる。また、第３の手段（アンプ５ａ、５ｂ、５ｃ、５ｄ、加算器６、ＡＤ変換部９、制御部８）は、第２の手段により入力した試験信号に対し、前記被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄの信号（電流値、電圧値等）を試験結果の信号として取得する。
【００２３】
(b) ：前記(2) の作用
試験信号発生手段（試験信号発生器１１）により試験信号を発生させる。そして、バッファイネーブル制御手段（バッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄ）は各バッファアンプ３ａ、３ｂ、３ｃ、３ｄのイネーブル状態を制御する。この場合、遅延手段（遅延回路４）は、バッファイネーブル制御手段（バッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄ）に対し、順次遅延させ時間差のある複数の制御信号を送出することで、前記バッファイネーブル制御手段から順次バッファイネーブル信号を発生させる。
【００２４】
そして、前記バッファイネーブル制御手段により順次時間差を持ってイネーブル化されたバッファアンプを介して送出された試験信号を被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに時間差を持って入力した際の被試験体１の各外付端子２ａ、２ｂ、２ｃ、２ｄの信号を加算する。また、制御手段（制御部８）は加算器６の演算結果を試験結果のデータとして取り込む。
【００２５】
(c) ：前記(3) の作用
前記(b) において、被試験体１の測定ラインに印加する試験信号の電圧或いは電流の出力制御を行う場合に、遅延回路４により、或る１時点では一つのバッファアンプの出力に限定されるように制御を行う。
【００２６】
(d) ：前記(4) の作用
前記(b) において、被試験体１の各外付端子２ａ、２ｂ、２ｃ、２ｄの信号を、それぞれの外付端子に対応されて設けた各アンプ５ａ、５ｂ、５ｃ、５ｄで増幅した後、１つの前記加算器６で１系統にまとめて加算する。
【００２７】
(e) ：前記(5) の作用
試験信号発生手段により試験信号を発生させる。そして、複数の遅延手段により、試験信号発生手段で発生させた試験信号を順次遅延させることで、順次時間差のある複数の試験信号を作成して各バッファアンプ３ａ、３ｂ、３ｃ、３ｄに送出する。
【００２８】
そして、バッファアンプ３ａ、３ｂ、３ｃ、３ｄから被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄへ時間差のある複数の試験信号を入力した際に、加算器６は被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄの信号（電流値、電圧値等）を加算する。そして、制御手段は加算器６の演算結果を試験結果のデータとして取り込む。
【００２９】
(f) ：以上のようにすれば、チャンネル毎の試験信号を時間的にずらすことにより試験を行うので、従来例のような切換装置と同様な動作を実現でき、従来例の切換装置等を不要にできる。
【００３０】
また、信号源を１つに集約できるし、加算器を用いてＡＤ変換器を１つに集約できる。また、基本的には入力、出力バッファのみの構成になる。このため、オープン・ショート試験装置のコスト低減、構成の簡略化が可能である。
【発明の効果】
【００３１】
(1) ：チャンネル毎の試験信号を時間的にずらすことにより試験を行うので、従来例のような切換装置と同様な動作を実現でき、従来例の切換装置を不要にできる。
【００３２】
また、本発明では、信号源を一つに集約でき、加算器を用いてＡＤ変換器を１つに集約することで、基本的には入力、出力バッファのみの構成になる。このため、オープン・ショート試験装置のコスト低減、構成の簡略化が可能である。
【００３３】
(2) ：従来例で説明したような切換スイッチの切換回路が不要であり、切り換えに要する時間も不要になるため、試験時間の短縮、切り換え回路（リレー等）の消費電力が不要になる。また、切り換え部品の不具合やオン抵抗などの影響を受けない。
【００３４】
例えば、１チャンネル当たり２つの切換スイッチを必要とすれば、およそ５００〜１０００円の経費削減になる。従って、１００チャンネルでは５万円〜１０万円削減することが可能である（例えば、汎用リレーの切換時間は、１〜５ｍｓ程度で消費電力は０．２Ｗ程度）。
【００３５】
また、ＡＤ変換器や信号源がチャンネル毎に不要（１装置に１つ）になることによるコストの低減効果がある（例えば、ＡＤ変換器は２０００〜５０００円なので、１００チャンネルでは２０万円〜５０万円）。また、チャンネル毎のばらつきが少ないし、ＡＤ変換器が１つ（測定基準が１つ）なのでチャンネル毎の調整が容易になる。
【００３６】
(3) ：被試験体からの出力を加算器で１系統にまとめ、測定をすることが可能である。従って、電気特性に影響を与えるスイッチ部品がなく、また、ＡＤ変換器を１つに集約できるので、チャンネル間のばらつきが小さく、補正がし易くなる。
【発明を実施するための最良の形態】
【００３７】
§１：オープン・ショート試験装置の概要説明
以下、図１を参照しながらオープン・ショート試験装置の概要を説明する。
【００３８】
図１に示したオープン・ショート試験装置１４は、被試験体１に試験信号を入力してオープン又はショート状態を試験する装置であり、被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに試験用の導体を接続して試験を行う。この場合、オープン・ショート試験とは、被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄから見たオープン状態やクローズ状態を試験（又は検査）するものである。
【００３９】
前記オープン・ショート試験装置１４には、試験信号を発生させる試験信号発生器１１と、被試験体１の複数の外付端子２ａ、２ｂ、２ｃ、２ｄにそれぞれ接続し、試験信号発生部１１から送出された試験信号を被試験体１に入力するための複数のバッファアンプ３ａ、３ｂ、３ｃ、３ｄと、各バッファアンプのイネーブル状態を制御するバッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄと、バッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄに対し、順次遅延させた時間差のある複数の制御信号を送出する遅延回路４と、遅延回路４からの時間差のある複数の制御信号により、順次時間差を持って駆動された複数のバッファアンプを介して送出された試験信号を被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに入力し、この時、被試験体１の各外付端子の信号（電流値、電圧値等）を各アンプ５ａ、５ｂ、５ｃ、５ｄを介して加算する加算器６と、加算器６の演算結果を試験結果のデータとして取り込むと共に、前記各部の制御を行う制御部８を備えている。
【００４０】
また、前記オープン・ショート試験装置１４は次のような特徴を有する。
【００４１】
(a) ：多端子（複数の外付端子）を有するＬＳＩやＩＣのオープン・ショート試験をする場合に、従来例のような測定ラインを切り換える回路（従来例の切換装置）を有することなく、各外付端子の測定に時間差をつける構成を備えている。
【００４２】
(b) ：多端子（複数の外付端子）を有するＬＳＩやＩＣのオープン・ショート試験をする場合に、測定ラインに印加する電圧或いは電流の出力制御に関し、制御部８から単発のトリガーパルスを送信することで、遅延回路４によりバッファの出力が自動的に制御される構成を備えている。
【００４３】
(c) ：多端子（複数の外付端子）を有するＬＳＩやＩＣのオープン・ショート試験をする場合に、測定ラインに印加する電圧あるいは電流の出力制御に関し、遅延回路４により、ある１時点では一つのバッファ出力に限定される構成を備えている。
【００４４】
(d) ：ある１時点で一つの出力が選択されると同時に、他のチャンネルは、０Ｖになるため、オープンとショートを同時に試験可能な構成を備えている。
【００４５】
(e) ：試験を行わない外付端子に関しては、バッファアンプ３ａ、３ｂ、３ｃ、３ｄの選択を行える構成を備えている。
【００４６】
(f) ：各端子からの出力が時間的に独立して出力されるため、出力を加算器６で１系統にまとめ、測定することが可能な構成を備えている。
【００４７】
(g) ：電気特性に影響を与えるスイッチ部品がないこと、また、ＡＤ変換器９が一つに集約されることによりチャンネル間のばらつきが小さく補正し易い構成を備えている。
【００４８】
(h) ：チャンネル毎の試験信号を時間的にずらすことにより、従来例の切換装置（例えば、多チャンネル切換装置）の動作と同様の動作を実現し、従来例の切換装置を不要にする構成を備えている。
【００４９】
(i) ：信号源を一つに集約し、加算器を用いＡＤ変換器も一つに集約ことができる。チャンネル毎には、基本的には入力出力バッファのみの構成になる。
【００５０】
§２：オープン・ショート試験装置構成例１の説明
図２はオープン・ショート試験装置構成例１の説明図である。また、図３は図２の一部詳細構成例の説明図であり、Ａ図はバッファアンプ付近の詳細構成例、Ｂ図は被試験体の構成例である。以下、図２、図３に基づいてオープン・ショート試験装置構成例１を説明する。
【００５１】
なお、この例は、複数のバッファアンプ３ａ、３ｂ、３ｃ、３ｄのイネーブル／アンイネーブル状態を制御することで、時間的にずらした複数の試験信号を作成し、その複数の試験信号を順次被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに時間的にずらして入力し、試験を行う例である。
【００５２】
(1) ：オープン・ショート試験装置の構成の説明
図２に示したように、オープン・ショート試験装置構成例１は、被試験体１の複数の外付端子２ａ、２ｂ、２ｃ、２ｄに接続するための複数のバッファアンプ３ａ、３ｂ、３ｃ、３ｄと、被試験体１の複数の外付端子２ａ、２ｂ、２ｃ、２ｄに接続する複数のアンプ（高入力インピーダンスアンプ）５ａ、５ｂ、５ｃ、５ｄと、各バッファアンプ３ａ、３ｂ、３ｃ、３ｄに送出する試験信号を発生させる試験信号発生器１１と、各バッファアンプ３ａ、３ｂ、３ｃ、３ｄにバッファイネーブル制御信号を印加する複数のバッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄと、各バッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄに対しバッファイネーブル信号を発生させるための制御信号（遅延信号）を発生する遅延回路４と、被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄの信号（電流値、電圧値等）を増幅する複数のアンプ（高入力インピーダンスアンプ）５ａ、５ｂ、５ｃ、５ｄと、複数のアンプ５ａ、５ｂ、５ｃ、５ｄの出力信号を１系統に統合して加算する加算器６と、遅延回路４からの信号（前記遅延信号）を用いて前記加算器６のアナログ出力信号をディジタル信号に変換するＡＤ変換器９と、ＡＤ変換器９で変換されたディジタル信号を取り込んだり、装置内の各種制御を行う制御部８等を備えている。
【００５３】
また、前記オープン・ショート試験装置１４には、ＰＣ（パーソナルコンピュータ又は単にパソコン）１５を接続し、前記制御部８に各種試験のための制御信号を送ったり、或いは試験結果のデータを受信したり、試験結果のデータを取り込んで評価したりする。
【００５４】
(2) ：バッファアンプ３ａ、３ｂ、３ｃ、３ｄ付近の詳細構成例の説明
前記バッファアンプ３ａ、３ｂ、３ｃ、３ｄ付近の詳細構成例は図３のＡ図のようになっている。図３のＡ図の例では、１つのバッファアンプ（この例では、バッファアンプ３ａ）についてのみ図示してあるが、全てのバッファアンプ３ａ、３ｂ、３ｃ、３ｄに共通の構成である。
【００５５】
例えば、バッファアンプ１３ａの入力端子には試験信号発生器１１からの試験信号が入力するが、この入力信号の途中に、バッファイネーブル制御部１３ａが接続されている。このバッファイネーブル制御部１３ａはトランジスタＱで構成され、該トランジスタＱの入力端子に遅延回路４からのバッファイネーブル信号（遅延信号）が入力し、他の一方の出力側端子が接地（０Ｖ）され、他方の出力側端子がバッファアンプ３ａの入力端子に接続されている。
【００５６】
また、バッファアンプ１３ａの出力端子には抵抗Ｒｓの一方の端子が接続され、該抵抗Ｒｓの他方の端子は被試験体１の外付端子２に接続されるようになっている。この回路では、遅延信号のハイレベルとローレベルに応じてトランジスタＱがオン又はオフに駆動され、トランジスタＱがオンの時はバッファアンプ３ａの入力端子が接地レベル（０Ｖ）となり試験信号が入力せず、トランジスタＱがオフの時はバッファアンプ３ａの入力端子が接地レベル（０Ｖ）から開放されて試験信号が入力するように制御される。
【００５７】
(3) ：被試験体１の説明
また、図２に示した被試験体１は例えば、図３のＢ図のようになっている。図３のＢ図において、(a) は被試験体１をＩＣ装置（半導体集積回路装置）とした例である。また、(b) は被試験体１をプリント板（単体）とした例である。この場合、前記プリント板には部品が搭載され、配線済のものとする。
【００５８】
また、(c) は被試験体１をＬＳＩ装置（大規模半導体集積回路装置）とした例である。また、(d) は被試験体１をプリント板（マザーボード）とした例である。この場合、前記プリント板には部品が搭載され、配線済のものとする。
【００５９】
(4) ：動作の説明
試験を実施する場合は、被試験体１の各外付端子２ａ、２ｂ、２ｃ、２ｄにそれぞれバッファアンプ３ａ、３ｂ、３ｃ、３ｄの出力側を接続する。また、外付端子２ａ、２ｂ、２ｃ、２ｄには、それぞれアンプ５ａ、５ｂ、５ｃ、５ｄの入力端子を接続する。更に、オープン・ショート試験装置１４の制御部８には例えば、ＰＣ（パーソナルコンピュータ）１５を接続する。
【００６０】
このような接続状態で、ＰＣ１５を起動して試験開始の指示を行い、制御部８により装置内の各種制御を開始する。この場合、先ず、制御部８から試験信号発生器１１に試験電圧値又は電流値をセットする。そして、制御部８から単発のスタートトリガーパルスを遅延回路４に送ると、遅延回路４（例えば、遅延回路４がシフトレジスタの場合）はバッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄに対して順次バッファイネーブル信号を出力する。これにより、バッファアンプ３ａ、３ｂ、３ｃ、３ｄは順次、時間的にずれた状態で１つづつイネーブル状態になる。
【００６１】
このように、遅延回路４からバッファイネーブル制御部１３ａ、１３ｂ、１３ｃ、１３ｄに対してバッファイネーブル信号（遅延信号）を送出し、各バッファアンプ３ａ、３ｂ、３ｃ、３ｄのイネーブル状態を制御する。この制御により、バッファアンプ３ａ、３ｂ、３ｃ、３ｄは時間的にずれた状態で１つづつイネーブル化され、残りのバッファアンプはアンイネーブル化されるように制御される。
【００６２】
このため、試験信号は各バッファアンプ３ａ、３ｂ、３ｃ、３ｄを介して、時間的にずれた状態で、順次被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄに入力する。すなわち、チャンネル毎の試験信号を時間的にずらすことにより試験を実施できるような制御（被試験体１の各外付端子２ａ、２ｂ、２ｃ、２ｄに時間差をつけて試験信号を入力）が行われる。
【００６３】
このようにして各外付端子２ａ、２ｂ、２ｃ、２ｄに時間差をつけて試験信号を入力した時、被試験体１のオープン又はショート状態に応じて、被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄ側の出力（バッファアンプ３ａ、３ｂ、３ｃ、３ｄの出力側）の信号（電流値、電圧値等）をアンプ５ａ、５ｂ、５ｃ、５ｄにより増幅し、加算器６により１系統に統合して加算演算を行う。
【００６４】
この場合、各外付端子２ａ、２ｂ、２ｃ、２ｄには時間差をおいて試験信号が入力（印加）するため、ＡＤ変換器６の直前の信号は、或る任意の端子（通常は、或る１端子）の特性が現れる。この値を遅延回路４から出力されるパルスを用いてＡＤ変換器６によりサンプリングし（又は変換を開始）する。そして、ＡＤ変換器６によりＡＤ変換した後のデータは制御部８に取り込んで保存する。その後、この試験結果のデータはＰＣ１５へ送られ、試験結果のデータの評価等の処理が行われる。
【００６５】
§３：オープン・ショート試験装置構成例２の説明
図４はオープン・ショート試験装置構成例２の説明図である。以下、図４に基づいてオープン・ショート試験装置構成例２を説明する。
【００６６】
(1) ：オープン・ショート試験装置の構成の説明
この例は、試験信号自体を遅延させることで試験を行うようにした例である。そのため、オープン・ショート試験装置を図４のように構成した。
【００６７】
図４に示したように、オープン・ショート試験装置１４は、被試験体１の複数の外付端子２ａ、２ｂ、２ｃ、２ｄに接続するための複数のバッファアンプ３ａ、３ｂ、３ｃ、３ｄと、被試験体１の複数の外付端子２ａ、２ｂ、２ｃ、２ｄに接続するための複数のアンプ（高入力インピーダンスアンプ）５ａ、５ｂ、５ｃ、５ｄと、各バッファアンプ３ａ、３ｂ、３ｃ、３ｄに送出する試験信号を発生させる試験信号発生器１１と、各バッファアンプ３ａ、３ｂ、３ｃ、３ｄに送出する試験信号を順次遅延させる複数の遅延回路１６ａ、１６ｂ、１６ｃ、１６ｄと、複数のアンプ５ａ、５ｂ、５ｃ、５ｄの出力信号を１系統にまとめて加算する加算器６と、各遅延回路１６ａ、１６ｂ、１６ｃ、１６ｄの出力信号を用いて加算器６から出力される演算結果のデータ（アナログデータ）をディジタル信号に変換するＡＤ変換器９と、ＡＤ変換器９で変換されたディジタルデータを取り込んだり、装置内の各種制御を行う制御部８等を備えている。
【００６８】
また、オープン・ショート試験装置１４には、ＰＣ（パーソナルコンピュータ又は単にパソコン）１５を接続し、前記制御部８に各種試験のための制御信号を送ったり、或いは試験結果のデータを受信したり、試験結果のデータを評価したりする。
【００６９】
(2) ：動作の説明
試験を実施する場合は、被試験体１の各外付端子２ａ、２ｂ、２ｃ、２ｄにそれぞれバッファアンプ３ａ、３ｂ、３ｃ、３ｄの出力側を接続する。また、外付端子２ａ、２ｂ、２ｃ、２ｄには、それぞれアンプ５ａ、５ｂ、５ｃ、５ｄの入力端子を接続する。更に、オープン・ショート試験装置１４の制御部８には、例えば、ＰＣ（パーソナルコンピュータ）１５を接続する。
【００７０】
このような接続状態で、ＰＣ１５を起動して試験開始の指示を行い、制御部８により装置内の各種制御を開始する。この場合、先ず、制御部８から試験信号発生器１１に試験電圧値又は電流値をセットする。次に、制御部８からの指示により試験信号発生器１１から試験信号を出力する。
【００７１】
このようにして、制御部８の制御により、試験信号発生器１１から試験信号を発生させ、この試験信号を第１段目の遅延回路６ａに供給する。そして所定時間が経過すると、遅延回路６ａにより遅延した試験信号がバッファアンプ３ａに入力する。その後、バッファアンプ３ａから被試験体１の外付端子２ａに１回目の試験信号が入力する。
【００７２】
前記１回目の試験信号が被試験体１に入力した後、遅延回路１６ａから遅延回路１６ｂへ遅延した試験信号が渡され、この遅延回路１６ｂで再び試験信号が遅延してバッファアンプ３ｂに入力する。その後、バッファアンプ３ｂから被試験体１の外付端子２ｂに２回目の試験信号が入力する。
【００７３】
前記２回目の試験信号が被試験体１に入力した後、遅延回路１６ｂから遅延回路１６ｃへ遅延した試験信号が渡され、この遅延回路１６ｃで再び試験信号が遅延してバッファアンプ３ｃに入力する。その後、バッファアンプ３ｃから被試験体１の外付端子２ｃに３回目の試験信号が入力する。
【００７４】
前記３回目の試験信号が被試験体１に入力した後、遅延回路１６ｃから遅延回路１６ｄへ遅延した試験信号が渡され、この遅延回路１６ｄで再び試験信号が遅延してバッファアンプ３ｄに入力する。その後、バッファアンプ３ｄから被試験体１の外付端子２ｄに４回目の試験信号が入力する。
【００７５】
このようにして順次、遅延した試験信号（順次時間的にずらした多数の試験信号）が入力する。そして、各外付端子２ａ、２ｂ、２ｃ、２ｄに時間差をつけて試験信号を入力した時、被試験体１のオープン又はショート状態に応じて、被試験体１の外付端子２ａ、２ｂ、２ｃ、２ｄ側の出力（バッファアンプ３ａ、３ｂ、３ｃ、３ｄの出力側）の信号（電流値、電圧値等）をアンプ５ａ、５ｂ、５ｃ、５ｄにより増幅し、加算器６により１系統に統合して加算演算を行う。
【００７６】
この場合、各外付端子２ａ、２ｂ、２ｃ、２ｄには時間差をおいて試験信号が入力（印加）するため、ＡＤ変換器６の直前の信号は、或る任意の端子（通常は、或る１端子）の特性が現れる。この値を複数の遅延回路１６ａ、１６ｂ、１６ｃ、１６ｄから順次出力される信号（順次時間的にずらした試験信号）を用いてＡＤ変換器９によりサンプリングし（又は変換を開始）する。そして、ＡＤ変換器９によりＡＤ変換した後のデータは制御部８に取り込んで保存する。その後、この試験結果のデータはＰＣ１５へ送られ、試験結果のデータの評価等の処理が行われる。
【００７７】
§４：オープン・ショート試験の詳細説明
(1) ：オープン・ショート試験の説明（その１）
図５はオープン・ショート試験の詳細説明図（その１）である。以下、図５に基づいてオープン・ショート試験の詳細（その１）を説明する。なお、この例は図２に示したオープン・ショート試験装置構成例１、及び図４に示したオープン・ショート試験装置構成例２での試験を含んでいる。
【００７８】
オープン試験は、該当端子（配線）の導通有無を試験するもので、ショート試験は、他の端子（配線）との短絡有無を試験するものである。試験方法には、基本的に電圧印加電流測定（ＳＶＭＩ：Source Voltage /Measure Current ）と、電流印加電圧測定（ＳＩＭＶ：Source Current /Measure Voltage ）の２種類があり、図５に電圧印加電流測定（ＳＶＭＩ）によるオープン・ショート試験を示す。
【００７９】
図５において、時刻ｔ＝ｔ１で、バッファアンプ３ａから電圧Ｖ＝Ｖａを出力する。この時、他のバッファアンプ３ｂ、３ｃ、３ｄの出力は０Ｖである。なお、被試験体１がＩＣやＬＳＩの場合は、その入出力に保護ダイオードや寄生ダイオードが存在し、これを利用して導通を確認する。
【００８０】
今、電圧Ｖ＝Ｖａを外付端子２ａ（又は配線）に印加すると、電流Ｉ＝Ｉａが流れる。この時の電流Ｉ＝Ｉａを測定するため、抵抗Ｒｓの両端の電圧を測定する。例えば、導通がある場合（クローズ状態）、Ｖａ＝０．８Ｖ、Ｒ＝１ＫΩ、Ｖdiode ＝０．６Ｖとすると、Ｉａ＝０．２ｍＡとなる。また、導通が無い場合（オープン）、Ｉａ＝約０ｍＡとなる。また、ショートの場合、Ｉａ＝０．４ｍＡ以上となり、判定が可能になる。なお、前記Ｖdiode は、図５に示したダイオード１７の順方向電圧である。
【００８１】
(2) ：オープン・ショート試験の説明（その２）
図６はオープン・ショート試験の詳細説明図（その２）である。以下、図６に基づいてオープン・ショート試験の詳細（その２）を説明する。なお、この例は図２に示したオープン・ショート試験装置構成例１、及び図４に示したオープン・ショート試験装置構成例２での試験を含んでいる。
【００８２】
図６にＳＩＭＶによるオープン・ショート試験を示す。この場合、バッファアンプ３ａから電流Ｉ＝Ｉａを出力する。この時、他のバッファアンプ３ｂ、３ｃ、３ｄは電圧出力＝０Ｖとする。例えば、導通がある場合、電流Ｉａ＝０．１ｍＡとすると、Ｖdiode=０．６〜０．７Ｖとなり、オープンの場合は、バッファアンプ３ａの出力電圧が最大値（バッファアンプの電源電圧付近）まで上昇し、Ｖａ＝４．５〜５Ｖ（電源電圧＋５Ｖ）となる。また、ショートの場合は、電圧Ｖａ＝０Ｖとなり、判定が可能となる。なお、前記Ｖdiode は、図６に示したダイオード１７の順方向電圧である。
【００８３】
§５：その他の説明
(1) ：前記説明では、バッファアンプ３ａ、３ｂ、３ｃ、３ｄは４個の例について説明したが、本発明はこのような例に限らず、被試験体１の外付端子２の数や試験対象箇所の数等に応じて任意の数で実施できる。また、被試験体１の外付端子２の個数も４個に限らず、任意の数で実施可能である。
【００８４】
(2) ：試験信号は、被試験体１の構成等により、種々変化さて試験を行うことができる。
【００８５】
(3) ：制御部８は、マイコンや各種プロセッサ等を用いても実施可能である。
【００８６】
(4) ：被試験体１は、ＩＣ（半導体集積回路）、ＬＳＩ（大規模半導体集積回路）、単体のプリント板、マザーボードとして使用されるプリント板等が使用可能であるが、本発明はこのようなものに限定されるものではなく、複数の外付端子を有する他の任意の被試験体で実施可能である。
【図面の簡単な説明】
【００８７】
【図１】本発明の原理説明図である。
【図２】実施の形態におけるオープン・ショート試験装置構成例１の説明図である。
【図３】実施の形態における図２の一部詳細構成例の説明図であり、Ａ図はバッファアンプ付近の詳細構成例、Ｂ図は被試験体の構成例である。
【図４】実施の形態におけるオープン・ショート試験装置構成例２の説明図である。
【図５】実施の形態におけるオープン・ショート試験の詳細説明図（その１）であ。
【図６】実施の形態におけるオープン・ショート試験の詳細説明図（その２）である。
【図７】従来例１の説明図である。
【図８】従来例２の説明図である。
【符号の説明】
【００８８】
１  被試験体
２  外付端子
３  バッファアンプ
４  遅延回路
５  アンプ（増幅器）
６  加算器
８  制御部
９  ＡＤ変換器（アナログ／ディジタルコンバータ）
１１  試験信号発生器
１３  バッファイネーブル制御部
１４  オープン・ショート試験装置
１５  ＰＣ（パーソナルコンピュータ、又はパソコン）
１６  遅延回路
１７  ダイオード
２１  多チャンネル切換装置
２２  切換スイッチ部
２３  切り換え制御回路
２４  試験装置
２５  ＭＣＵ（マイクロコントロールユニット）
２６  電源
２７  ＡＤ変換器
２８  電流計
２９  電圧計
３０  コントローラ
３１  試験モジュール
ＳＷ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006317369.tif 000008
【図７】
2006317369.tif 000009
【図８】
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