(57)【要約】【課題】  耐圧を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度を高速化することが可能な電力用半導体装置を提供する。【解決手段】  電力用半導体装置１は、ｎ型ベース層２と、このｎ型ベース層２の上に選択的に設けられたｐ型ベース層３と、このｎ型ベース層２上のダミー領域に設けられた絶縁層４と、トレンチ１０の内面に設けられたゲート絶縁膜６と、このゲート絶縁膜６に接してｐ型ベース層３表面に選択的に設けられたｎ型ソース層５と、このトレンチ１０内に設けられ、ゲート絶縁膜６によりｎ型ベース層２、ｐ型ベース層３、およびｎ型ソース層５から絶縁されたゲート電極７と、ｎ型ソース層５およびｐ型ベース層３と電気的に接続されたエミッタ電極８と、絶縁層４の底部に設けられたフローティング層９と、を備えている。【選択図】  図１
2006303287.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
前記第１導電型ベース層上に選択的に設けられた第２導電型ベース層と、
前記第１導電型ベース層上の前記第２導電型ベース層が設けられていない領域に選択的に設けられた絶縁層と、
前記第２導電型ベース層と前記絶縁層との間に、これらを分離し前記第２導電型ベース層の表面から前記第１導電型ベース層に達するようにトレンチが形成されており、前記トレンチの内面に設けられたゲート絶縁膜と、
前記第２導電型ベース層表面に、前記ゲート絶縁膜に接して選択的に設けられた第１導電型ソース層と、
前記トレンチ内に設けられ、前記ゲート絶縁膜により前記第１導電型ベース層、前記第２導電型ベース層、および前記第１導電型ソース層から絶縁されたゲート電極と、
前記第１導電型ソース層および前記第２導電型ベース層と電気的に接続された主電極と、
前記絶縁層の底部に設けられた第１導電型または第２導電型のフローティング層と、を備えることを特徴とする電力用半導体装置。
【請求項２】
前記絶縁層の深さが、前記トレンチの深さよりも深いことを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
第１導電型ベース層と、
前記第１導電型ベース層上に選択的に設けられた第２導電型ベース層と、
前記第１導電型ベース層上の前記第２導電型ベース層が設けられていない領域に選択的に設けられた絶縁層と、
前記第２導電型ベース層と前記絶縁層との間に、これらを分離し前記第２導電型ベース層の表面から前記第１導電型ベース層に達するように第１のトレンチが形成されており、前記第１のトレンチの内面に設けられたゲート絶縁膜と、
前記第２導電型ベース層表面に、前記第１のゲート絶縁膜に接して選択的に設けられた第１導電型ソース層と、
前記第１のトレンチ内に設けられ、前記ゲート絶縁膜により前記第１導電型ベース層、前記第２導電型ベース層、および前記第１導電型ソース層から絶縁されたゲート電極と、
前記第１導電型ソース層および前記第２導電型ベース層と電気的に接続された主電極と、
前記絶縁層表面から前記第１導電型ベース層に到達しないように前記絶縁層に第２のトレンチが形成されており、この第２のトレンチ内に設けられ、前記絶縁層の電位を維持するための電極と、備えることを特徴とする電力用半導体装置。
【請求項４】
前記第２のトレンチの底部の前記絶縁層の膜厚が、前記ゲート絶縁膜の膜厚より厚いことを特徴とする請求項３に記載の電力用半導体装置。
【請求項５】
第１導電型ベース層と、
前記第１導電型ベース層上に選択的に設けられた第２導電型ベース層と、
前記第１導電型ベース層上の前記第２導電型ベース層が設けられていない領域に選択的に設けられた第２導電型ダミー層と、
前記第２導電型ベース層と前記第２導電型ダミー層との間に、これらを分離し前記第２導電型ベース層の表面から前記第１導電型ベース層に達するようにトレンチが形成されており、前記トレンチの内面に設けられたゲート絶縁膜と、
前記第２導電型ベース層表面に、前記ゲート絶縁膜に接して選択的に設けられた第１導電型ソース層と、
前記トレンチ内に設けられ、前記ゲート絶縁膜により前記第１導電型ベース層、前記第２導電型ベース層、および前記第１導電型ソース層から絶縁されたゲート電極と、
前記第１導電型ソース層および前記第２導電型ベース層と電気的に接続された主電極と、を備え、
前記トレンチの前記第２導電型ダミー層側の側壁部および前記トレンチの底部の前記ゲート絶縁膜の膜厚が、前記第２導電型ベース層のチャネル部に面した前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、縦型ＩＧＢＴ、横型ＩＧＢＴ等のＭＯＳ型の電力用半導体装置に関する。
【背景技術】
【０００２】
近年、６００Ｖ以上の耐圧を有する電力用半導体装置として、トレンチゲート構造を持つ縦型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。従来のトレンチ構造の縦型ＩＧＢＴは、ｎ型ベース層と、このｎ型ベース層上に選択的に設けられたｐ型ベース層と、このｐ型ベース層とトレンチで隔てられたｎ型ベース層上のダミー領域に設けられたｐ型フローティング層と、トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、ｐ型ベース層表面にゲート絶縁膜に接して選択的に設けられたｎ型ソース層と、ｐ型ベース層表面に選択的に設けられたｐ型コンタクト層と、ｎ型ソース層およびｐ型ベース層と電気的に接続されたエミッタ電極と、を備えている。
【０００３】
このトレンチ構造の縦型ＩＧＢＴの動作は以下の通りである。まず、ゲート電極にエミッタ電極に対して正のバイアスが印加されると、ｐ型ベース層の絶縁膜表面に反転層が形成され、電子がｎ型ベース層に注入される。このため、コレクタ側から正孔がｎ型ベース層に注入され、ＩＧＢＴがオン状態となる。そして、注入された正孔は、ｎ型ベース層を走行しｐ型ベース層に流れ込むこととなる。この時、ｐ型フローティング層のような正孔が流れない領域が形成されていると、ｎ型ベース層のエミッタ電極側に正孔が蓄積され、電子の注入が促進されることが報告されている。この電子注入促進効果は、トレンチで挟まれたｐ型ベース層の直下のｎ型ベース層での正孔に対する抵抗成分が大きいほど高くなるものである（例えば、非特許文献１参照）。
【０００４】
しかし、既述のトレンチＭＯＳゲート型ＩＧＢＴでは、ｐ型フローティング層とゲート電極との間に生じるコレクタ−ゲート間容量Ｃｇｃが、通常のＩＧＢＴよりも増加する。これにより、ＩＧＢＴのスイッチング時のコレクタ−ゲート間容量Ｃｇｃの充放電時間が増加することとなり、トレンチＭＯＳゲート型ＩＧＢＴのスイッチング速度が低下し、さらにはゲート駆動回路の電流容量を低減できないという問題があった。
【非特許文献１】M. Kitagawa et al、“サイリスタに類似したモードにおける4500V注入促進型絶縁ゲートバイポーラトランジスタの動作（A 4500V Injection Enhanced Insulated Gate Bipolar Transistor(IEGT) Operating in a Mode Similar to a Thyristor）”、電気・電子技術者協会国際電子デバイス会議技術的摘要（IEEE IEDM Technical Digest）、（米国）、1993年、ｐ．679-682
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記課題を解決するものであり、トレンチＭＯＳゲート構造の電力用半導体装置の耐圧を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度を高速化させることが可能な電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る電力用半導体装置は、第１導電型ベース層と、前記第１導電型ベース層上に選択的に設けられた第２導電型ベース層と、前記第１導電型ベース層上の前記第２導電型ベース層が設けられていない領域に選択的に設けられた絶縁層と、前記第２導電型ベース層と前記絶縁層との間に、これらを分離し前記第２導電型ベース層の表面から前記第１導電型ベース層に達するようにトレンチが形成されており、前記トレンチの内面に設けられたゲート絶縁膜と、前記第２導電型ベース層表面に、前記ゲート絶縁膜に接して選択的に設けられた第１導電型ソース層と、前記トレンチ内に設けられ、前記ゲート絶縁膜により前記第１導電型ベース層、前記第２導電型ベース層、および前記第１導電型ソース層から絶縁されたゲート電極と、前記第１導電型ソース層および前記第２導電型ベース層と電気的に接続された主電極と、前記絶縁層の底部に設けられた第１導電型または第２導電型のフローティング層と、を備えることを特徴とする。
【０００７】
また、もう１つの態様は、第１導電型ベース層と、前記第１導電型ベース層上に選択的に設けられた第２導電型ベース層と、前記第１導電型ベース層上の前記第２導電型ベース層が設けられていない領域に選択的に設けられた絶縁層と、前記第２導電型ベース層と前記絶縁層との間に、これらを分離し前記第２導電型ベース層の表面から前記第１導電型ベース層に達するように第１のトレンチが形成されており、前記第１のトレンチの内面に設けられたゲート絶縁膜と、前記第２導電型ベース層表面に、前記第１のゲート絶縁膜に接して選択的に設けられた第１導電型ソース層と、前記第１のトレンチ内に設けられ、前記ゲート絶縁膜により前記第１導電型ベース層、前記第２導電型ベース層、および前記第１導電型ソース層から絶縁されたゲート電極と、前記第１導電型ソース層および前記第２導電型ベース層と電気的に接続された主電極と、前記絶縁層表面から前記第１導電型ベース層に到達しないように前記絶縁層に第２のトレンチが形成されており、この第２のトレンチ内に設けられ、前記絶縁層の電位を維持するための電極と、備えることを特徴とする。
【０００８】
さらに、もう１つの態様は、第１導電型ベース層と、前記第１導電型ベース層上に選択的に設けられた第２導電型ベース層と、前記第１導電型ベース層上の前記第２導電型ベース層が設けられていない領域に選択的に設けられた第２導電型ダミー層と、前記第２導電型ベース層と前記第２導電型ダミー層との間に、これらを分離し前記第２導電型ベース層の表面から前記第１導電型ベース層に達するようにトレンチが形成されており、前記トレンチの内面に設けられたゲート絶縁膜と、前記第２導電型ベース層表面に、前記ゲート絶縁膜に接して選択的に設けられた第１導電型ソース層と、前記トレンチ内に設けられ、前記ゲート絶縁膜により前記第１導電型ベース層、前記第２導電型ベース層、および前記第１導電型ソース層から絶縁されたゲート電極と、前記第１導電型ソース層および前記第２導電型ベース層と電気的に接続された主電極と、を備え、前記トレンチの前記第２導電型ダミー層側の側壁部および前記トレンチの底部の前記ゲート絶縁膜の膜厚が、前記第２導電型ベース層のチャネル部に面した前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする。
【発明の効果】
【０００９】
本発明の一態様によれば、トレンチＭＯＳゲート構造を有する電力用半導体装置の耐圧を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
本発明に係る各実施例について以下説明する。
【実施例１】
【００１１】
本実施例は、電力用半導体装置の表面のエミッタ電極の接続されていない領域に絶縁層を設けるとともに、この絶縁層の底部にｎ型またはｐ型のフローティング層を設けている点で既述の従来技術と異なるものである。
【００１２】
以下、本発明の実施例について図面を用いて詳細に説明する。なお、以下の実施例ではトレンチゲート構造を用いているが、本発明は縦型トレンチＩＧＢＴ、横型トレンチＩＧＢＴ等のトレンチＭＯＳゲート構造を持つ電力用半導体装置であれば適用が可能であるのは勿論である。また、以下の実施例では第1導電型をｎ型、第２導電型をｐ型とした場合について説明しているが、極性を逆にした場合でも同様の作用効果を奏するものである。
【００１３】
図１は、本発明の実施例１に係る電力用半導体装置のトレンチＭＯＳゲート構造の断面図である。
【００１４】
図１において、電力用半導体装置１は、ｎ型（第１導電型）ベース層２と、このｎ型ベース層２の上に選択的に設けられたｐ型（第２導電型）ベース層３と、このｎ型ベース層２上のｐ型ベース層３が設けられていない領域（ダミー領域）に選択的に設けられた絶縁層４と、を備えている。さらに、電力用半導体装置１には、この絶縁層４とｐ型ベース層３との間に、これらを分離しｐ型ベース層３の表面からｎ型ベース層２に達するようにトレンチ１０が形成されている。さらに、電力用半導体装置１は、トレンチ１０の内面に設けられたゲート絶縁膜６と、このゲート絶縁膜６に接してｐ型ベース層３表面に選択的に設けられたｎ型ソース層５と、を備えている。さらに、電力用半導体装置１は、トレンチ１０内に設けられ、ゲート絶縁膜６によりｎ型ベース層２、ｐ型ベース層３、およびｎ型ソース層５から絶縁されたゲート電極７と、ｎ型ソース層５およびｐ型ベース層３と電気的に接続された主電極であるエミッタ電極８と、絶縁層４の底部に設けられたｎ型ベース層２よりも高い濃度のｎ型またはｐ型のフローティング層９と、を備えている。
【００１５】
ここで、ゲート絶縁膜６側面の絶縁層４が設けられた部分には、容量が形成されないので、その分コレクタ−ゲート間容量Ｃｇｃが低減されるようになっている。また、絶縁層４の深さが、トレンチ１０の深さよりも深く形成されているので、絶縁層４側のゲート電極７のエッジ部分における電界の集中が抑制されて、さらにコレクタ−ゲート間容量Ｃｇｃが低減されるようになっている。
【００１６】
また、フローティング層９が絶縁層４の底部に絶縁層４を覆うように設けられているので、電力用半導体装置１の耐圧が向上されるようになっている。フローティング層９は、耐圧の向上を主眼とする場合には、ｐ型を選択し、電子注入促進効果の向上を主眼とする場合は、ｎ型を選択するとよい。
【００１７】
なお、ゲート絶縁膜６および絶縁膜４上には、エミッタ電極（図示せず）等が設けられるようになっている。また、例えば、縦型トレンチＩＧＢＴを構成する場合には、ｎ型ベース層２の下にはｐ型エミッタ層（図示せず）を介してコレクタ電極（図示せず）が設けられるようになっている。また、電力用半導体装置１がスイッチングするために、ゲート電極７は、ＭＯＳ構造のチャネル部に面するように、すなわち、ｎ型ソース層５からｎ型ベース層２に渡る深さでトレンチ１０内に形成されている。
【００１８】
また、ｎ型ベース層２、ｐ型ベース層３、ｎ型ソース層５、フローティング層９には、例えば、ドープトシリコンが用いられる。絶縁層４、ゲート絶縁膜６には、例えば、シリコン酸化膜等が用いられる。ゲート電極７、エミッタ電極８には、例えば、ドープトポリシリコン等が用いられる。
【００１９】
次に、電力用半導体装置１の動作について説明する。まず、ゲート電極７にエミッタ電極８に対して正のバイアスが印加される。これにより、ｐ型ベース層３の絶縁膜６表面に反転層が形成され、電子がｎ型ベース層２に注入される。このため、コレクタ電極側から正孔がｎ型ベース層２に注入され、電力用半導体装置１がオン状態となる。ここで、コレクタ−ゲート間容量Ｃｇｃが低減されているので、電力用半導体装置１がオン状態になるまでの時間は、既述の従来と比較して短くなる。そして、注入された正孔は、ｎ型ベース層２を走行しｐ型ベース層３に流れ込むこととなるが、ダミー領域には正孔が流れないため、ｎ型ベース層２のエミッタ電極８側に正孔が蓄積されて電子の注入が促進され、従来と同様の電子注入促進効果が奏される。
【００２０】
以上のように、本実施例に係る電力用半導体装置によれば、ダミー領域に絶縁層が設けられているとともに、この絶縁層の底部にｎ型またはｐ型のフローティング層が設けられているので、耐圧を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度の高速化を図ることができる。
【実施例２】
【００２１】
既述のように実施例１では、絶縁層およびこの絶縁層の底部にフローティング層を設けたが、本実施例では、絶縁層の内部に絶縁層底部の電位を維持し電界を安定させる電極を設けて電力用半導体装置の耐圧を向上させつつ、コレクタ−ゲート間容量Ｃｇｃを低減させる構成について述べる。
【００２２】
図２は、本発明の請求項３の実施形態に係る縦型トレンチＭＯＳゲート構造の断面図である。電力用半導体装置１ａは、ｎ型ベース層２と、このｎ型ベース層２上に選択的に設けられたｐ型ベース層３と、ｎ型ベース層２上のｐ型ベース層３が設けられていない領域に選択的に設けられた絶縁層４ａと、を備えている。さらに、電力用半導体装置１には、ｐ型ベース層３と絶縁層４ａとの間に、これらを分離しｐ型ベース層３の表面からｎ型ベース層２に達するように第１のトレンチ１０が形成されている。さらに、電力用半導体装置１は、この第１のトレンチ１０の内面に設けられたゲート絶縁膜６と、ｐ型ベース層３の表面に、このゲート絶縁膜６に接して選択的に設けられたｎ型ソース層５と、を備えている。さらに、電力用半導体装置１は、トレンチ１０内に設けられ、ゲート絶縁膜６によりｎ型ベース層２、ｐ型ベース層３、およびｎ型ソース層５から絶縁されたゲート電極７と、ｎ型ソース層５およびｐ型ベース層３と電気的に接続された主電極であるエミッタ電極８と、絶縁層４ａ表面からｎ型ベース層２に到達しないように、絶縁層４ａに第２のトレンチ１０ａが形成されており、この第２のトレンチ１０ａ内に設けられ、絶縁層４ａの電位を維持するための電極８ａと、を備えている。
【００２３】
ここで、図に示すように、絶縁層４ａには、複数の第２のトレンチ１０ａに埋め込まれた電極８ａが設けられているが、これらの電極８ａとエミッタ電極８とは素子表面等で電気的に接続されており、絶縁層４ａの電位はエミッタ電極８の電位に維持されるようになっている。これにより、絶縁層４ａ底部の電界が安定し、電力用半導体装置１ａの耐圧が向上するとともに、実施例１と同様の電子注入促進効果が奏されるようになっている。
【００２４】
また、絶縁層４ａは、第２のトレンチ１０ａの底部の膜厚がゲート絶縁膜６の膜厚（特に、ＭＯＳ構造のチャネル部に面した部分）より厚くなっており、出力容量Ｃｅｃの増加を抑制するようになっている。
【００２５】
また、実施例１と同様に、ゲート絶縁膜６側面の絶縁層４ａが設けられた部分には、コレクタ−ゲート間容量が形成されないので、その分コレクタ−ゲート間容量Ｃｇｃが低減されるようになっている。
【００２６】
また、絶縁層４をトレンチ１０の深さよりも深く形成することにより、電極８ａを深く形成することができ、絶縁層４ａ側のゲート電極７のエッジ部分における電界の集中を更に抑制し、コレクタ−ゲート間容量Ｃｇｃを更に低減できるのは勿論である。
【００２７】
以上のように、本実施例に係る電力用半導体装置によれば、ダミー領域に絶縁層を設け、この絶縁層の内部に絶縁層底部の電位を維持させるエミッタ電極に接続された電極を設けたので、耐圧を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度の高速化を図ることができる。
【実施例３】
【００２８】
既述のように実施例２では、絶縁層の内部に絶縁層底部の電位を維持させるエミッタ電極を設けたが、本実施例では、このエミッタ電極の代わりにゲート電極を用いた構成について述べる。
【００２９】
図３は、本発明の実施例３に係る電力用半導体装置のトレンチＭＯＳゲート構造を示す断面図である。電力用半導体装置１ｂは、絶縁層４ａの電位を維持するための電極として第２のトレンチ１０ａ内に設けられた電極７ａを備えている。なお、他の構成は、図２に示す実施例２と同様である。
【００３０】
ここで、図に示すように、複数の電極７ａが絶縁層４ａに設けられているが、これらのゲート電極７と電極７ａとは素子表面等で電気的に接続されており、絶縁層４ａの電位はゲート電極７の電位に維持されるようになっている。これにより、実施例２と同様に、電力用半導体装置１ａの耐圧が向上するようになっている。さらに、この接続によりゲート電極７の配線抵抗が低減され、電力用半導体装置１ｂの制御性が向上する。
【００３１】
また、絶縁層４ａは、第２のトレンチ１０ａの底部の膜厚がゲート絶縁膜６の膜厚より厚くなっており、コレクタ−ゲート間容量Ｃｇｃの増加を抑制するようになっている。
【００３２】
また、絶縁層４をトレンチ１０の深さよりも深く形成することにより、電極８ａを深く形成することができ、絶縁層４ａ側のゲート電極７のエッジ部分における電界の集中を更に抑制し、コレクタ−ゲート間容量Ｃｇｃを更に低減できるのは勿論である。
【００３３】
以上のように、本実施例に係る電力用半導体装置によれば、絶縁層の内部に絶縁層底部の電位を維持させるゲート電極を設けたので、耐圧および制御性を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度の高速化を図ることができる。
【実施例４】
【００３４】
これまでの実施例では、コレクタ−ゲート間容量Ｃｇｃを低減させるために絶縁層を設けたが、本実施例では、ゲート絶縁膜の厚みを部分的に変更することにより、コレクタ−ゲート間容量Ｃｇｃを低減させる構成について述べる。
【００３５】
図４は、本発明の実施例４に係る電力用半導体装置のトレンチＭＯＳゲート構造を示す断面図である。電力用半導体装置１ｃは、ｎ型ベース層２上のｐ型ベース層３が設けられていない領域に選択的に設けられたｐ型ダミー層１１と、ｐ型ベース層３とこのｐ型ダミー層１１との間に、これらを分離しｐ型ベース層３の表面からｎ型ベース層２に達するようにトレンチ１０が形成されており、このトレンチ１０の内面に設けられ、膜厚が部分的に異なるゲート絶縁膜６ａ、６ｂと、を備えている。なお、他の構成は、図１に示す実施例１と同様である。
【００３６】
ここで、ｐ型ダミー層１１およびトレンチ１０底部に隣接するゲート絶縁膜６ｂの膜厚が、ｐ型ベース層３に隣接する（すなわち、ＭＯＳ構造のチャネル部に面する）ゲート絶縁膜６ａの膜厚よりも厚くなっている。これにより、従来技術のようにゲート絶縁膜を一様に形成する場合と比較して、ゲート絶縁膜６ｂの表面における容量の生成が抑制されるので、その分コレクタ−ゲート間容量Ｃｇｃが低減されるようになっている。また、ゲート絶縁膜６ａの膜厚は所望の膜厚を選択することにより、スイッチング特性を制御することができる。また、ｐ型ダミー層１１の深さが、トレンチ１０の深さよりも深く形成されているため、電力用半導体装置１ｃの十分な耐圧が得られるようになっている。
【００３７】
以上のように、本実施例に係る電力用半導体装置によれば、ｐ型ダミー層側およびトレンチ底部のゲート絶縁膜を厚くするとともに、ｐ型ダミー層の深さをトレンチの深さよりも深くするので、耐圧を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度の高速化を図ることができる。
【実施例５】
【００３８】
既述のように実施例３では、絶縁層の内部に絶縁層底部の電位を維持させるゲート電極を設けたが、本実施例では、電力用半導体装置の制御性を向上させるゲート電極の他の構成について述べる。
【００３９】
図５は、本発明の実施例５に係る電力用半導体装置のトレンチＭＯＳゲート構造の要部を説明するための平面図である。なお、説明のため、ｎ型ソース層、エミッタ電極、ゲート電極については省略している。
【００４０】
図に示すように、第２のトレンチ１０ｃは、第１のトレンチ１０ｂに連通しており、この連通部１３で第１のトレンチ１０ｂ内のゲート電極と第２のトレンチ１０ｃ内のゲート電極とが電気的に接続されるようになっている。なお、素子表面上等でこれらのゲート電極がさらに電気的に接続されていてもよい。電力用半導体装置１ｄのダミー領域は、ｎ型ベース層上にｐ型ベース層を形成した後、エッチングにより第１のトレンチ１０ｂ、第２のトレンチ１０ｃを梯子状に配列して同時に形成し、熱酸化することでゲート絶縁膜６を形成する。ここで、ゲート絶縁膜６のＭＯＳ構造のチャネル部に面する部分については、部分的にエッチングされ所望の膜厚に調整されている。その後、第１、第２のトレンチ１０ｂ、１０ｃにゲート電極材料を充填することにより、ゲート電極を形成する。
【００４１】
この様にして形成された電力用半導体装置について図６および図７を用いて説明する。
【００４２】
図６は、図５のＡ−Ａ に沿った電力用半導体装置１ｄの断面を示す断面図である。図に示すように、Ａ−Ａ 断面においては、第２のトレンチ１０ｃが形成されていないので、第１のトレンチ１０ｂの絶縁層４ｂ側のゲート絶縁膜６ｂは、絶縁層４ｂと繋がって一体化している。第１のトレンチ１０ｂの底部のゲート絶縁膜６ｂの膜厚は、第１のトレンチ１０ｂのｐ型ベース層側（すなわち、ＭＯＳ構造のチャネル部に面する部分）のゲート絶縁膜６ａの膜厚よりも厚くなっている。勿論、絶縁層４ｂ側のゲート絶縁膜６ｂは、既述のように絶縁層４ｂと繋がって一体化しているため、絶縁層４ｂを含めた絶縁膜の膜厚としては、ｐ型ベース層側のゲート絶縁膜６ａの膜厚よりも厚くなっている。なお、他の構成については、実施例３と同様である。
【００４３】
図７は、図５のＢ−Ｂ に沿った電力用半導体装置の断面を示す断面図である。図に示すように、第２のトレンチ１０ｃは、第１のトレンチ１０ｂに連通しており、この連通部１３で第１のトレンチ１０ｂ内の電極７ａと第２のトレンチ１０ｃ内の電極７ａとが電気的に接続されている。また、ｐ型ベース層側のゲート絶縁膜６ａ、第１のトレンチ１０ｂの底部側のゲート絶縁膜６ｂは、図６と同様であるが、第２のトレンチ１０ｃの底部の絶縁層４ｂの膜厚が、ゲート絶縁膜６ａの膜厚より厚くなっており、コレクタ−ゲート間容量Ｃｇｃの増加を抑制するようになっている。また、絶縁層４ｂを第１のトレンチ１０ｂの深さよりも深く形成することにより、コレクタ−ゲート間容量Ｃｇｃを低減できるのは勿論である。
【００４４】
ここで、図５ないし図７に示すように、電極７ａが絶縁層４ｂに梯子状の形状に設けられているため、絶縁層４ｂの電位はゲート電極７ａの電位に維持されるようになっている。これにより、実施例３と同様に、電力用半導体装置１ｄの耐圧が向上するようになっている。さらに、この構成により電極７ａの配線抵抗が低減され、電力用半導体装置１ｄの制御性が向上するようになっている。
【００４５】
また、一般的に、絶縁層に一様な電位を得るため、絶縁層に広域なトレンチを形成し、このトレンチにゲート電極を一様に形成することは困難である。しかし、既述のように梯子状の第１、第２のトレンチ１０ｂ、１０ｃを形成し、このトレンチにゲート電極材料を埋め込んで電極７ａを形成することは十分可能である。したがって、絶縁層４ｂに一様な電位を提供することが可能な梯子状のゲート電極構造を実現することができる。
【００４６】
以上のように、本実施例に係る電力用半導体装置によれば、ダミー領域のゲート絶縁膜および絶縁層にゲート電極に接続された電極を梯子状に設けるとともに、ゲート絶縁膜および絶縁層の底部の膜厚を厚くしたので、耐圧および制御性を向上させるとともに、コレクタ−ゲート間容量Ｃｇｃを低減してスイッチング速度の高速化を図ることができる。
【実施例６】
【００４７】
実施例５では、絶縁層にゲート電極を梯子状に設けたが、本実施例では、電力用半導体装置の制御性を向上させるゲート電極の他の構成について述べる。
【００４８】
図８は、本発明の実施例６に係る電力用半導体装置の要部構成を説明するための平面図である。なお、説明のため、ｎ型ソース層、エミッタ電極、ゲート電極については省略している。
【００４９】
実施例５と比較して、電力用半導体装置１eのダミー領域は、図に示すように、第２のトレンチ１０ｃに連通するとともに第１のトレンチ１０ｂに平行な第３のトレンチ１０ｄがさらに形成されている点で異なり、他の構成は同様である。このように、第３のトレンチ１０ｄは、第２のトレンチ１０ｃに連通しており、この連通部１４で第２のトレンチ１０ｃ内のゲート電極と第３のトレンチ１０ｄ内のゲート電極とが電気的に接続されるようになっている。なお、説明のため、図中、第３のトレンチ１０ｄについては、第２のトレンチ１０ｃに連通した部分も含めて一点鎖線の仮想線で示している。この電力用半導体装置１eのＣ−Ｃに沿った断面は、図９で示される断面図のようになり、絶縁層４ｂの構造は図３の絶縁層４ａと同様である。
【００５０】
なお、素子表面上等でこれらのゲート電極がさらに電気的に接続されていてもよい。
【００５１】
以上のように、本実施例に係る電力用半導体装置によれば、ダミー領域のゲート絶縁膜および絶縁層にゲート電極を格子状に設けているので、さらにゲート電極の配線抵抗が低減され制御性を向上させることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の一態様である実施例１に係る電力用半導体装置のトレンチＭＯＳゲート構造を示す断面図である。
【図２】本発明の一態様である実施例２に係る電力用半導体装置のトレンチＭＯＳゲート構造を示す断面図である。
【図３】本発明の一態様である実施例３に係る電力用半導体装置のトレンチＭＯＳゲート構造を示す断面図である。
【図４】本発明の一態様である実施例４に係る電力用半導体装置のトレンチＭＯＳゲート構造を示す断面図である。
【図５】本発明の一態様である実施例５に係る電力用半導体装置のトレンチＭＯＳゲート構造の要部を示す平面図である。
【図６】図５のＡ−Ａに沿った電力用半導体装置の断面を示す断面図である。
【図７】図５のＢ−Ｂに沿った電力用半導体装置の断面を示す断面図である。
【図８】本発明の一態様である実施例６に係る電力用半導体装置の要部構成を説明するための平面図である。
【図９】図８のＣ−Ｃに沿った電力用半導体装置の断面を示す断面図である。
【符号の説明】
【００５３】
１、１ａ、１ｂ、１ｃ、１ｄ、１e  電力用半導体装置
２  ｎ型ベース層
３  ｐ型ベース層
４、４ａ  絶縁層
５  ｎ型ソース層
６、６ａ、６ｂ  ゲート絶縁膜
７  ゲート電極
７ａ  電極
８  エミッタ電極
８ａ  電極
９  フローティング層
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ  トレンチ
１１  ｐ型ダミー層
１３  連通部
１４  連通部
【図１】
2006303287.tif 000003
【図２】
2006303287.tif 000004
【図３】
2006303287.tif 000005
【図４】
2006303287.tif 000006
【図５】
2006303287.tif 000007
【図６】
2006303287.tif 000008
【図７】
2006303287.tif 000009
【図８】
2006303287.tif 000010
【図９】
2006303287.tif 000011