(57)【要約】【課題】  製造時に相変化膜の剥離が起こり難い相変化型不揮発性メモリを提供する。【解決手段】  絶縁膜と相変化膜との界面において、絶縁膜に窪みを形成し、この窪みに相変化膜の一部を埋め込む。更に、相変化膜と上部電極との界面において、相変化膜に窪みを形成し、この窪みに上部電極の一部を埋め込む。【選択図】  図１
2006303294.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜に埋め込まれた第１の導電体と、
相変化によって相異なる比抵抗値をとりうる相変化膜であって、前記第１の導電体を覆うようにして前記絶縁膜上に形成された相変化膜と、
前記相変化膜上に形成された第２の導電体とを有し、
前記第１の導電体の周囲における前記絶縁膜の表面に１つ或いは複数の第１の窪みが形成され、
前記第１の窪みに前記相変化膜の一部が埋め込まれていることを特徴とする相変化型不揮発性メモリ。
【請求項２】
請求項１に記載の相変化型不揮発性メモリにおいて、
前記相変化膜の表面に１つ或いは複数の第２の窪みが形成され、
前記第２の窪みに前記第１の導電体の一部が埋め込まれていることを特徴とする相変化型不揮発性メモリ。
【請求項３】
請求項１に記載の相変化型不揮発性メモリにおいて、
前記第１の窪みを除く前記絶縁膜の表面は平坦になっていることを特徴とする相変化型不揮発性メモリ。
【請求項４】
請求項１に記載の相変化型不揮発性メモリにおいて、
前記半導体基板の主面にゲート電極に整合して一対の半導体領域が形成された電界効果トランジスタを有し、
前記第１の導電体は、前記電界効果トランジスタの一方の半導体領域に電気的に接続されていることを特徴とする相変化型不揮発性メモリ。
【請求項５】
基板上の絶縁膜に埋め込まれた第１の導電体を形成する工程と、
前記絶縁膜の表面をエッチングして前記第１の導電体の周囲に１つ或いは複数の第１の窪みを形成する工程と、
前記第１の窪みの内部を埋め込み、かつ前記第１の導電体上を覆うようにして前記絶縁膜上に、相変化によって相異なる比抵抗値をとりうる相変化膜を形成する工程と、
前記相変化膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第１の窪み及び前記第１の導電体を覆う第２の導電体を形成する工程と、
前記相変化膜をエッチングして、前記第２の導電体の周囲における前記相変化膜を除去する工程とを有することを特徴とする相変化型不揮発性メモリの製造方法。
【請求項６】
請求項５に記載の相変化型不揮発性メモリの製造方法において、
前記相変化膜は、その表面に前記第１の窪みによって１つ或いは複数の第２の窪みが形成されるように成膜し、
前記導電膜は、前記第２の窪みを埋め込むようにして成膜することを特徴とする相変化型不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化型不揮発性メモリに関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして相変化カルコゲナイド材料を用いた相変化型不揮発性メモリ（ＰＲＡＭ：Ｐhase-change Ｒandom Ａccess Ｍemory）が提案されている。ＰＲＡＭは、不揮発性ながらＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）と同程度のメモリの書き込み・読出しの高速動作が可能であると予想され、またＦＬＡＳＨメモリと同程度のセル面積に集積化可能であることから、次世代不揮発性メモリとして最有力と考えられている。
【０００３】
ＰＲＡＭで用いられるカルコゲナイド材料は、すでにＤＶＤ（Ｄigital Ｖersatile Ｄisc）で使用されている。ＤＶＤは、カルコゲナイド材料がアモルファス状態と結晶状態とで光の反射率が異なることを利用するのに対し、ＰＲＡＭは相変化材料のアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用して、メモリとして動作させる素子である。
【０００４】
相変化メモリのスイッチング、すなわち相変化材料のアモルファス状態から結晶状態への相変化および、その逆の変化は、相変化材料にパルス電圧を印加させ、その際発生するジュール発熱を用いる。相変化材料のアモルファス状態から結晶状態への相変化では、結晶化温度以上融点以下となる電圧を印加する。また、結晶状態からアモルファス状態への相変化では、融点以上となる短パルスの電圧を加え、急冷することで行う。相変化膜と接する電極膜では、相変化膜のスイッチングの際に発生する熱に耐えるため、高融点金属の例えばタングステン、あるいはタングステンを含む合金が検討されている。
【０００５】
例えば従来文献として、ＩＥＥＥ Ｔrans.Ｅlectron Ｄevicesの第５１巻（2004年発行）の４５２ページのＦig.１（以下、従来構造１と記す）と、「次世代光記録技術と材料」（エレクトロニクス材料・技術シリーズ、シーエムシー出版、2004年発行）の９９ページ図６（以下、従来構造２と記す）に一般的なＰＲＡＭの構造が開示されている。
【０００６】
従来構造１では、下部電極上に、一部がエッチングされた絶縁膜が形成され、この絶縁膜上に相変化膜及び上部電極が積層されている。ここで、前記絶縁膜のエッチングされた領域に相変化膜を埋め込むことで、下部電極と相変化膜とが電気的に接続されている。
【０００７】
また、従来構造２では、絶縁膜に下部電極が埋め込まれ、絶縁膜と下部電極とを覆うように相変化膜が積層され、下部電極と相変化膜とが電気的に接続されている。
【０００８】
低消費電力化の要求から、相変化メモリのスイッチングに要する電流の低電流化が求められている。従来構造１において低電流化を図るためには、絶縁膜のエッチング幅（絶縁膜の溝幅）を狭くして、相変化膜と下部電極との接触面積を小さくすることが考えられる。しかし、狭い溝幅に相変化膜を埋め込む必要があり、埋め込み不良が発生しやすく、スイッチングの低電流化に向いていない。例えばＥlectron Ｄevices Ｍeeting,2003.（ＩＥＤＭ‘03）Ｔechnical Ｄigest.ＩＥＥＥ Ｉnternationalのページ37.2.3のＦig２に関連する実験データが記載されている。
【０００９】
従来構造２では、下部電極プラグが相変化膜の下の絶縁膜内に埋め込まれており、下部電極プラグの面積を相変化膜の面積より小さくすることで、低電流で相変化膜がスイッチングできる構造となっている。
【００１０】
【非特許文献１】「ＩＥＥＥ Ｔrans.Ｅlectron Ｄevices」（第５１巻（2004年発行）の４５２ページのＦig.１）
【非特許文献２】「次世代光記録技術と材料」（エレクトロニクス材料・技術シリーズ、シーエムシー出版、2004年発行、第９９頁）
【非特許文献３】「Ｅlectron Ｄevices Ｍeeting,2003.（ＩＥＤＭ‘03）Ｔechnical Ｄigest.ＩＥＥＥ Ｉnternational」（ページ37.2.3のＦig２）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、従来構造２では、相変化膜は、層間絶縁膜として用いられる酸化シリコンおよび電極膜との密着性が悪い。このため、相変化メモリ製造時において相変化膜、あるいは電極膜が剥がれるという不具合が発生しやすい。このことは、歩留まりの低下につながる。
【００１２】
そこで、本発明の第一の目的は、膜はく離を起こしにくいメモリ構造を有する不揮発性相変化メモリを提供することにある。
【００１３】
また、本発明の第二の目的は、歩留りの高い不揮発性相変化メモリを提供することにある。
【００１４】
また、本発明の第三の目的は、信頼性の高い不揮発性相変化メモリを提供することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）相変化型不揮発性メモリにおいて、
半導体基板上の絶縁膜に埋め込まれた第１の導電体と、
相変化によって相異なる比抵抗値をとりうる相変化膜であって、前記第１の導電体を覆うようにして前記絶縁膜上に形成された相変化膜と、
前記相変化膜上に形成された第２の導電体とを有し、
前記第１の導電体の周囲における前記絶縁膜の表面に１つ或いは複数の第１の窪みが形成され、
前記第１の窪みに前記相変化膜の一部が埋め込まれている。
（２）上記手段（１）において、
前記相変化膜の表面に１つ或いは複数の第２の窪みが形成され、
前記第２の窪みに前記第１の導電体の一部が埋め込まれている。
（３）相変化型不揮発性メモリの製造において、
基板上の絶縁膜に埋め込まれた第１の導電体を形成する工程と、
前記絶縁膜の表面をエッチングして前記第１の導電体の周囲に１つ或いは複数の第１の窪みを形成する工程と、
前記第１の窪みの内部を埋め込み、かつ前記第１の導電体上を覆うようにして前記絶縁膜上に、相変化によって相異なる比抵抗値をとりうる相変化膜を形成する工程と、
前記相変化膜上に導電膜を形成する工程と、
前記導電膜をエッチングして、前記第１の窪み及び前記第１の導電体を覆う第２の導電体を形成する工程と、
前記相変化膜をエッチングして、前記第２の導電体の周囲における前記相変化膜を除去する工程とを有する。
（４）上記手段（３）において、
前記相変化膜は、その表面に前記第１の窪みによって１つ或いは複数の第２の窪みが形成されるように成膜し、
前記導電膜は、前記第２の窪みを埋め込むようにして成膜する。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、絶縁膜表面の窪みに相変化膜の一部を埋め込むことによるアンカー効果により、絶縁膜と相変化膜との密着性が向上し、相変化膜の膜剥がれを抑制できる。
（２）本発明によれば、相変化膜表面の窪みに上部電極の一部を埋め込むことによるアンカー効果により、第２の導電体と相変化膜との密着性が向上し、上部電極の膜剥がれを抑制できる。
（３）本発明によれば、上記（１）又は（２）により、信頼性の高い相変化型不揮発性メモリを提供できる。また、歩留まりの高い相変化型不揮発性メモリを提供できる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１９】
図１乃至図１６は、本発明の一実施例の相変化型不揮発性メモリ（半導体装置）に係る図であり、
図１は、相変化型不揮発性メモリに搭載されたメモリセルの概略構成を示す模式的断面図、
図２は、図１のメモリセルの等価回路図、
図３は、図１の窪みの配置状態を示す模式的平面図、
図４乃至１３は、相変化型不揮発性メモリの製造工程を示す模式的断面図、
図１４は、相変化型不揮発性メモリの動作パルスを説明する図、
図１５は、相変化型不揮発性メモリの動作時の温度履歴を説明する図、
図１６は、図１の不揮発性記憶素子付近を抜粋した図（（ａ）はメモリ消去後の状態を、（ｂ）はメモリ書き込み後の状態を示す）である。
【００２０】
本実施例の相変化型不揮発性メモリは、図２に示すメモリセルＭｃを行列状に複数配置したメモリセルアレイを有する構成になっている。メモリセルＭｃは、図２に示すように、一つの不揮発性記憶素子１９と、これに直列に接続された制御用トランジスタ（例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）−Ｑ）とを有する構成になっており、Ｘ方向に沿って延在するビット線２３と、Ｙ方向（同一平面内においてＸ方向と直交する方向）に沿って延在するワード線ＷＬとの交差部分に配置されている。
【００２１】
本実施例の相変化型不揮発性メモリは、図１に示すように、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板１（以下、単に基板と呼ぶ）を主体に構成されている。
【００２２】
基板１の主面（素子形成面，回路形成面）は、素子分離領域２によって区画された素子形成領域を有し、この素子形成領域には、ｐ型ウエル領域３、及びメモリセルＭｃの制御用トランジスタであるＭＩＳＦＥＴ−Ｑが形成されている。
【００２３】
素子分離領域２は、これに限定されないが、例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation，ＳＴＩ：Ｓhallow Ｔrench Ｉsolation ）領域で構成されている。浅溝アイソレーション領域は、基板１の主面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。
【００２４】
ＭＩＳＦＥＴ−Ｑは、例えばｎチャネル導電型で構成されており、主に、チャネル領域、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜４は、例えば酸化シリコン膜からなり、基板１の主面の素子形成領域に設けられている。ゲート電極５は、例えば抵抗値を低減する不純物が導入されたシリコン膜からなり、基板１の主面の素子形成領域上にゲート絶縁膜４を介在して設けられている。チャネル領域は、ゲート電極５の直下における基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル領域のチャネル長方向（ゲート長方向）において、チャネル領域を挟むようにして基板１の表層部に設けられている。
【００２５】
ソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域６、及びコンタクト領域である一対のｎ型半導体領域８（８ａ，８ｂ）を有する構成になっている。ｎ型半導体領域６は、ゲート電極５に整合して基板１の主面の素子形成領域に設けられている。ｎ型半導体領域８は、ゲート電極５の側壁に設けられたサイドウォールスペーサ７に整合して基板１の主面の素子形成領域に設けられている。サイドウォールスペーサ７は、例えば酸化シリコン膜で形成されている。
【００２６】
ここで、ＭＩＳＦＥＴとは、絶縁ゲート型電界効果トランジスタの一種であり、ゲート電極が金属以外の導電材で形成されたものも含む。また、ゲート絶縁膜が酸化シリコン膜で形成されたものはＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。
【００２７】
基板１の主面上には、ＭＩＳＦＥＴ−Ｑを覆うようにして層間絶縁膜９及び１３が設けられている。層間絶縁膜９及び１３は、例えば、ＢＰＳＧ（Ｂoron Ｄoped Ｐhospho Ｓilicate Ｇlass）膜やＳＯＧ（Ｓpin Ｏn Ｇlass）膜、或いは化学気相成長法（ＣＶＤ：Ｃhemical Ｖapor Ｄeposition）やスパッタ法で成膜された酸化シリコン膜や窒化膜等からなる。
【００２８】
層間絶縁膜９と層間絶縁膜１３との間（層間絶縁膜９上）には、Ｘ方向に沿って延在する配線１２が設けられている。層間絶縁膜１３上には、メモリセルＭｃの不揮発性記憶素子１９、及びこの不揮発性記憶素子１９を覆うようにして層間絶縁膜２０が設けられている。層間絶縁膜２０上には、Ｘ方向に沿って延在するビット線２３、及びこのビット線２３を覆うようにして層間絶縁膜２４が設けられている。
【００２９】
層間絶縁膜１３の表面は、例えば化学的機械研磨（ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing）法によって平坦化されている。
【００３０】
ＭＩＳＦＥＴ−Ｑの一方のｎ型半導体領域８ａ上には、層間絶縁膜９の表面からｎ型半導体領域８ａに到達する接続孔１０が設けられており、この接続孔１０の内部には、導電性プラグ１１が埋め込まれている。ＭＩＳＦＥＴ−Ｑの他方のｎ型半導体領域８ｂ上には、層間絶縁膜１３の表面からｎ型半導体領域８ｂに到達する接続孔１４が設けられており、この接続孔１４の内部には、導電性プラグ１５が埋め込まれている。導電性プラグ１１及び１５は、例えば、半導体領域の不純物拡散を防止するための窒化チタン（ＴｉＮ）からなる隣接導電体膜と、この隣接導電体膜に被覆された主導電体膜とを有する構成になっている。
【００３１】
メモリセルＭｃの不揮発性記憶素子１９は、層間絶縁膜（１３，９）に埋め込まれた導電性プラグ１５を下部電極とする構成になっており、この下部電極（１５）と、この下部電極（１５）を覆うようにして層間絶縁膜１３上に設けられた相変化膜１６と、この相変化膜１６を覆うようにして前記相変化膜１６上に設けられた上部電極１７とを有する構成になっている。即ち、不揮発性記憶素子１９は、下部電極（導電性プラグ１５）上に相変化膜１６及び上部電極１７を積層したスタック構造になっている。相変化膜１６は、相変化によって相異なる比抵抗値をとりうるものであり、例えばゲルマニウム−アンチモン−テルル化合物（Ｇｅ2Ｓｂ2Ｔｅ5）からなる。上部電極１７は、高融点金属膜である例えばタングステン（Ｗ）膜からなる。上部電極１７は、例えば酸化シリコン膜からなる絶縁膜１８で覆われている。
【００３２】
不揮発性記憶素子１９の上部電極１７上には、層間絶縁膜２０の表面から上部電極１７に到達する接続孔２１が設けられており、この接続孔２１の内部には、例えばタングステン（Ｗ）からなる導電性プラグ２２が埋め込まれている。
【００３３】
ＭＩＳＦＥＴ−Ｑの一方のｎ型半導体領域８ａは、導電性プラグ１１を介在して、層間絶縁膜９上を延在する配線１２と電気的に接続されている。ＭＩＳＦＥＴ−Ｑの他方のｎ型半導体領域８ｂは、導電性プラグ１５（不揮発性記憶素子１９の下部電極）を介在して、層間絶縁膜１３上に設けられた不揮発性記憶素子１９の相変化膜１６と電気的に接続されている。不揮発性記憶素子１９の上部電極１７は、導電性プラグ２２を介在して、層間絶縁膜２０上を延在するビット線２３と電気的に接続されている。配線１２は、基準電圧として例えば０［Ｖ］電圧が印加される。
【００３４】
ここで、不揮発性記憶素子１９の下部電極（１５）は、低電流で相変化膜１６がスイッチングできるように、相変化膜１６の平面積よりも小さい平面積で形成されている。従って、不揮発性記憶素子１９は、相変化膜１６が層間絶縁膜１３と接する構造になっている。このような構造では、層間絶縁膜１３と相変化膜１６との線膨張係数差に起因して層間絶縁膜１３と相変化膜１６との界面の端部付近に応力が集中し、しかも相変化膜１６は、層間絶縁膜として用いられる酸化シリコンとの密着性が悪いため、相変化膜１６が剥がれるという不具合が発生し易い。
【００３５】
そこで、層間絶縁膜１３との密着性が悪い相変化膜１６の剥離を抑制するため、図１及び図３に示すように、不揮発性記憶素子１９は、導電性プラグ１５の周囲において、層間絶縁膜１３の表面に、層間絶縁膜１３の表面から厚さ方向（深さ方向）に窪む窪み１３ｋが形成され、この窪み１３ｋに相変化膜１６の一部が埋め込まれた構造になっている。本実施例では、例えば、導電性プラグ１５を境にして互いに反対側の位置に２つの窪み１３ｋが形成されている。このように、導電性プラグ１５（下部電極）の周囲における層間絶縁膜１３の表面に窪み１３ｋが形成され、この窪み１３ｋに相変化膜１６の一部が埋め込まれた構造にすることにより、層間絶縁膜１３表面の窪み１３ｋに相変化膜１６の一部を埋め込むことによるアンカー効果により、層間絶縁膜１３と相変化膜１６との密着性が向上し、相変化膜１６の剥離を抑制することができる。
【００３６】
不揮発性記憶素子１９は、図１に示すように、相変化膜１６の表面に、相変化膜１６の表面から厚さ方向（深さ方向）に窪む窪み１６ｋが形成され、この窪み１６ｋに上部電極１７の一部が埋め込まれた構造になっている。本実施例では、窪み１３ｋに対応して例えば２つの窪み１６ｋが形成されている。このように、相変化膜１６の表面に窪み１６ｋが形成され、この窪み１６ｋに上部電極１７の一部が埋め込まれた構造にすることにより、相変化膜１６表面の窪み１６ｋに上部電極１７の一部を埋め込むことによるアンカー効果により、相変化膜１６と上部電極１７との密着性が向上し、上部電極１７の剥離を抑制することができる。
【００３７】
窪み１３ｋは、層間絶縁膜１３の表面を平坦化した後であって、相変化膜１６を成膜する前に、層間絶縁膜１３の表面を選択的にエッチングすることによって形成することができる。
窪み１６ｋは、層間絶縁膜１３の窪み１３ｋによる段差を利用し、窪み１３ｋ上に膜の落ち込みが残るように相変化膜１６を成膜することによって形成することができる。即ち、窪み１６ｋは、層間絶縁膜１３の窪み１３ｋの深さ及び平面サイズ（大きさ）、並びに相変化膜１６の膜厚を制御することによって形成することができる。
【００３８】
本実施例では、層間絶縁膜１３に形成された窪み１３ｋの数、及び相変化膜１６に形成された窪み１６ｋの数は、それぞれ２つであるが、窪みの数を増やすことによって、剥離抑制効果を向上させることができる。
【００３９】
次に、相変化型不揮発性メモリの製造について、図４乃至図１３を用いて説明する。
【００４０】
まず、半導体基板として、例えば比抵抗１０［Ωcm］程度の単結晶シリコンからなるｐ型シリコン基板（基板１）を準備し、その後、基板１の主面（素子形成面，回路形成面）に、素子形成領域を区画する素子分離領域２（図４参照）を形成し、その後、基板１の主面の素子形成領域にｐ型ウエル領域３（図４参照）を選択的に形成する。素子分離領域２は、これに限定されないが、例えば、基板１の主面に浅溝（例えば深さが３００［nm］程度の溝）を形成し、その後、浅溝内を含む基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で成膜し、その後、前記絶縁膜が浅溝内に残るように基板１上の絶縁膜をＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で選択的に除去することによって形成される。
【００４１】
次に、図５に示すように、基板１の主面の素子形成領域に制御用トランジスタとして例えばＭＩＳＦＥＴ−Ｑを形成する。ＭＩＳＦＥＴ−Ｑは、例えば、熱酸化法によって基板１の主面の素子形成領域にシリコン酸化膜からなるゲート絶縁膜４を形成し、その後、ゲート絶縁膜４上を含む基板１の主面上の全面に多結晶シリコン膜をＣＶＤ法で成膜し、その後、前記多結晶シリコン膜に抵抗値を低減する部純物をイオン注入し、その後、前記多結晶シリコン膜をパターンニングして、ゲート絶縁膜４上にゲート電極５を形成し、その後、基板１の主面の素子形成領域に不純物（例えば砒素（Ａｓ）をイオン注入して、ゲート電極５に整合した一対のｎ型半導体領域（エクステンション領域）６を形成し、その後、ゲート電極５上を含む基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で成膜し、その後、前記絶縁膜をＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングでエッチングして、ゲート電極５の側壁にサイドウォールスペーサ７を形成し、その後、基板１の主面の素子形成領域に不純物（例えば砒素（Ａｓ）をイオン注入して、サイドウォールスペーサ７に整合した一対のｎ型半導体領域８（８ａ，８ｂ：コンタクト領域）を形成することによって形成される。
【００４２】
次に、ＭＩＳＦＥＴ−Ｑ上を含む基板１の主面上の全面に、例えばＢＰＳＧ膜やＳＯＧ膜、或いはＣＶＤ法やスパッタ法で酸化シリコン膜や窒化膜等からなる層間絶縁膜９を形成し、その後、図６に示すように、層間絶縁膜９の表面を例えばＣＭＰ法で平坦化する。
【００４３】
次に、ＭＩＳＦＥＴ−Ｑの一方のｎ型半導体領域８ａ上に、層間絶縁膜９の表面からｎ型半導体領域８ａに到達する接続孔１０（図７参照）を形成し、その後、接続孔１０の内部に選択的に埋め込まれる導電性プラグ１１（図７参照）を形成し、その後、図７に示すように、層間絶縁膜９上に導電性プラグ１１と電気的に接続される配線１２を形成する。
【００４４】
次に、配線１２を覆うようにして層間絶縁膜９上に、例えばＢＰＳＧ膜やＳＯＧ膜、或いはＣＶＤ法やスパッタ法で酸化シリコン膜や窒化膜等からなる層間絶縁膜１３（図８参照）を形成し、その後、層間絶縁膜１３の表面を例えばＣＭＰ法で平坦化し、その後、ＭＩＳＦＥＴ−Ｑの他方のｎ型半導体領域８ｂ上に、層間絶縁膜１３の表面からｎ型半導体領域８ｂに到達する接続孔１４（図８参照）を形成し、その後、図８に示すように、接続孔１４の内部に選択的に埋め込まれる導電性プラグ１５（下部電極）を形成する。
【００４５】
次に、図９に示すように、導電性プラグ１５の周囲において、層間絶縁膜１３の表面に、層間絶縁膜１３の表面からその厚さ方向（深さ）に窪む窪み１３ｋを形成する。窪み１３ｋは、層間絶縁膜１３の表面を選択的にエッチングすることによって形成される。また、窪み１３ｋは、不揮発性記憶素子の形成領域内において、１つ若しくは複数形成される。本実施例では、窪み１３ｋは、例えば導電性プラグ１５を境にして互いに反対側の位置に２つ形成される。
【００４６】
次に、図１０に示すように、導電性プラグ１５（導電体）上を覆い、かつ窪み１３ｋの内部を埋め込むようにして層間絶縁膜１３上に、例えばスパッタ法でゲルマニウム−アンチモン−テルル化合物（Ｇｅ2Ｓｂ2Ｔｅ5）からなる相変化膜１６を形成する。
【００４７】
この工程において、相変化膜１６は、層間絶縁膜１３の窪み１３ｋによる段差を利用し、この窪み１３ｋ上に膜の落ち込みが残るように、即ち表面に窪み１６ｋが形成されるように成膜する。窪み１６ｋは、層間絶縁膜１３の窪み１３ｋの深さ及び平面サイズ（大きさ）、並びに相変化膜１６の膜厚を制御することによって形成することができる。
【００４８】
次に、導電性プラグ１５上を覆い、かつ相変化膜１６の窪み１６ｋの内部を埋め込むようにして相変化膜１６上に、例えばスパッタ法でタングステン（Ｗ）からなる上部電極膜１７ａを形成し（図１１参照）、その後、図１１に示すように、導電性プラグ１５上を覆うようにして上部電極膜１７ａ上に、例えばＣＶＤ法で酸化シリコン膜からなる絶縁膜１８を形成する。
【００４９】
次に、ドライエッチングにより、図１２に示すように、絶縁膜１８、上部電極膜１７ａ及び相変化膜１６を順次パターンニングする。これらの膜のパターンニングは、層間絶縁膜１３の窪み１３ｋの内部に相変化膜１６が残るように、窪み１３ｋよりも外側の部分をエッチングして除去する。
【００５０】
この工程により、層間絶縁膜（１３，９）に埋め込まれた導電性プラグ１５からなる下部電極と、この下部電極を覆うようにして層間絶縁膜１３上に設けられた相変化膜１６と、上部電極膜１７ａからなり、相変化膜１６上にこの相変化膜１６を覆うようにして設けられた上部電極１７とを有し、層間絶縁膜１３の窪み１３ｋに相変化膜１６の一部が埋め込まれ、相変化膜１６の窪み１６ｋに上部電極１７の一部が埋め込まれた不揮発性記憶素子１９が形成される。
【００５１】
絶縁膜１８のパターンニングは、絶縁膜１８上に例えばホトリソグラフィ技術によりエッチングマスクを形成した後、このエッチングマスクの周囲における絶縁膜１８をエッチングにより除去することによって行われる。上部電極膜１７ａのパターンニングは、パターンニングされた絶縁膜１８の周囲における上部電極膜１７ａをエッチングにより除去することによって行われる。相変化膜１６のパターンニングは、パターンニングされた上部電極膜１７ａ（上部電極）の周囲における相変化膜１６をエッチングにより除去することによって行われる。
【００５２】
次に、層間絶縁膜２０上に、導電性プラグ２２と電気的に接続されるビット線２３を形成し、その後、ビット線２３を覆うようにして層間絶縁膜２０上に層間絶縁膜２４を形成する。これにより、図１に示す構造となる。
【００５３】
次に、本発明の相変化型不揮発性メモリの動作原理について、図１４及び図１５を用いて説明する。
【００５４】
ＰＲＡＭは、ＤＶＤ記録メディアで用いられている相変化材料を半導体メモリに応用したデバイスである。ＤＶＤ記録メディアは、レーザパルスにより相変化材料をアモルファスまたは結晶状態に変化させ、アモルファス状態と結晶状態との屈折率の違いにより、情報を記録する。一方、ＰＲＡＭは、メモリセルにパルス電圧を印加し、その電圧とパルス時間を調節することでアモルファス状態か結晶状態かを選択する。その際、電気抵抗がアモルファス状態と結晶状態とで１００倍以上異なるため、電気抵抗の違いで情報を記録する。
【００５５】
不揮発性記憶素子１９において、図１４に示すように、相変化膜１６の結晶状態からアモルファス状態へのスイッチング（リセット）では、比較的大きな電流の短時間パルス（リセットパルス）を、相変化膜１６のアモルファス状態から結晶状態へのスイッチング（セット）では、比較的少ない電流の長時間パルス（セットパルス）を流す。また、読み出し時には、相変化膜１６に少電流短時間パルス（リードパルス）を流し、相変化膜１６の抵抗値からメモリの情報を読み出す。リセットパルスでは、大きな電流が流れることにより相変化膜１６は融解し、パルス幅が短いため冷却は急峻に行なわるため相変化膜１６はアモルファス化する。一方、セットパルスでは、相変化膜１６の温度が結晶化温度を超える程度の電流が流れることにより相変化膜１６がアモルファスから結晶状態へと変化する（図１５）。例えば、膜種がＧｅ2Ｓｂ2Ｔｅ5からなり、厚さ７０［nm］の相変化膜で、相変化膜と接するプラグ径が１６０［nm］の場合、セット状態（相変化膜が結晶状態）の抵抗は約３０キロオームであった素子は、電圧２．８［Ｖ］，パルス幅１００［nsec］の高電圧短パルスでリセット（相変化膜がアモルファス化）することが確認され、その抵抗は約３メガオームとなり、抵抗が約１００倍増加することが確認された。また、リセット状態（相変化膜がアモルファス状態）の素子は、電圧１．３［Ｖ］，パルス幅１．２［μsec］の低電圧長パルスで、メモリセット（相変化膜が結晶化）することが確認され、この時の抵抗は約３０キロオームとなり、メモリ書換えにおいて、リセット状態とセット状態の抵抗値が安定的に繰り返され、その比が約１００倍となる書換えが１０6回サイクル以上得られることが確認され、メモリとして動作することが確認された。
【００５６】
また、層間絶縁膜１３の窪み１３ｋに相変化膜１６の一部が埋め込まれているため、層間絶縁膜１３と相変化膜１６との密着性が向上し、相変化膜１６の剥離抑制効果が確認された。
【００５７】
また、相変化膜１６の窪み１６ｋに上部電極１７の一部が埋め込まれているため、相変化膜１６と上部電極１７との密着性が向上し、上部電極１７の剥離抑制効果が確認された。
【００５８】
ここで、メモリセルＭｃの書き込み、消去、読み出し動作について、図１６を用いて、もう少し詳しく説明する。図１６は、図１の不揮発性記憶素子付近を抜粋した図であり、図１６（ａ）はメモリ消去後の状態を、図１６（ｂ）はメモリ書き込み後の状態を示す。ここで、導電性プラグ１５の直上付近の相変化膜１６の領域（メモリ蓄積部１６ａ）を結晶化させて低抵抗化させることを「メモリの書き込み」と呼び、メモリ蓄積部１６ａをアモルファス化させて高抵抗化させることを「メモリの消去」と呼ぶ。
（１）メモリの消去（アモルファス化）
ワード線ＷＬに電圧１．５［Ｖ］を印加し、ＭＩＳＦＥＴ−Ｑを「ＯＮ」とする。更に、ビット線２３に電圧１．５［Ｖ］を５０［nsec］ほど印加し、その後、ビット線２３の電圧を０［Ｖ］まで瞬時に下げる（例えば、ビット線の電圧が１．５［Ｖ］から０［Ｖ］までに降下する時間は、例えば２［nsec］）。上記のように、ビット線２３の電圧を降下させることにより、メモリ蓄積部１６ａの温度が瞬時に下がり、図１６（ａ）に示すように、メモリ蓄積部１６ａは、アモルファス化し、凝固する（アモルファス状態−Ａ）。これにより、メモリ蓄積部１６ａの比抵抗が増す。例えばメモリ蓄積部１６ａの抵抗は、１ＭΩと高抵抗となり、この時の状態を例えば“０”ビットとする。
（２）メモリの書き込み（結晶化）
ワード線ＷＬに電圧１．５［Ｖ］を印加し、ＭＩＳＦＥＴ−Ｑを「ＯＮ」とする。更に、ビット線２３に電圧３．０［Ｖ］を１［μsec］ほど印加し、その後、ビット線２３の電圧を０［Ｖ］まで下げる。上記のように、ビット線２３に電圧３．０［Ｖ］を印加することで、高抵抗のメモリ蓄積部１６ａに電流が流れ、ジュール発熱により導電性プラグ１５直上付近の相変化膜１６のメモリ蓄積部１６ａの温度が結晶化温度まで上昇し、図１６（ｂ）に示すように、メモリ蓄積部１６ａはアモルファス状態から結晶状態へ結晶化する（結晶状態−Ｂ）。これにより、メモリ蓄積部１６ａの比抵抗が低下する。例えばメモリ蓄積部１６ａの抵抗は、１０ｋΩと低抵抗となり、この時の状態を例えば“１”ビットとする。
（３）メモリの読み出し方法
ワード線ＷＬに電圧０．５［Ｖ］を印加し、ＭＩＳＦＥＴ−Ｑを「ＯＮ」とする。更に、ビット線２３に電圧０．５［Ｖ］を５［nsec］ほど印加する。メモリ蓄積部１６ａがアモルファス状態Ａで高抵抗の場合、比較的小さいドレイン電流（例えば０．１［μＡ］）が流れる。また、メモリ蓄積部１６ａが結晶状態−Ｂで低抵抗の場合、比較的大きなドレイン電流（例えば１０μＡ）が流れる。ただし、このドレイン電流は、メモリ蓄積部１６ａの相状態（アモルファス状態Ａ，又は結晶状態Ｂ）を変化させるほどの電流量ではない。
【００５９】
上記ドレイン電流の量を、センスアンプで検知する。電流量が比較的小さい（例えば０．１［μＡ］）なら、メモリ蓄積部１６ａのビットは“１”であり、電流量が比較的大きい（例えば１０［μＡ］）なら、メモリ蓄積部１６ａのビットは“０”である。
【００６０】
このように、本実施例によれば、以下の効果が得られる。
（１）層間絶縁膜１３の窪み１３ｋに相変化膜１６の一部を埋め込むことによるアンカー効果により、層間絶縁膜１３と相変化膜１６との密着性が向上するため、相変化膜１６の膜剥がれを抑制できる。
（２）相変化膜１６の窪み１６ｋに上部電極１７の一部を埋め込むことによるアンカー効果により、相変化膜１６と上部電極１７との密着性が向上するため、上部電極１７の膜剥がれを抑制できる。
（３）上記（１）又は（２）により、信頼性の高い相変化型不揮発性メモリを提供できる。また、歩留まりの高い相変化型不揮発性メモリを提供できる。
【００６１】
図１７は、本発明の一実施例の変形例１を示す模式的平面図である。
【００６２】
前述の実施例１では、導電性プラグ１５の周囲において、導電性プラグ１５を境にして互いに反対側の位置に２つの窪み１３ｋを形成した例について説明したが、パターンニング後の相変化膜１６の平面形状が方形状の場合、層間絶縁膜１３と相変化膜１６との線膨張係数差に起因する応力は、相変化膜１６の４つの角部に最も集中するため、図１７に示すように、相変化膜１６の４つの角部にそれぞれ対応して窪み１３ｋを形成してもよい。この場合、窪み１６ｋも相変化膜１６の４つの角部にそれぞれ対応して形成される。
【００６３】
図１８は、本発明の一実施例の変形例２を示す模式的平面図である。
【００６４】
前述の実施例１及びその変形例１では、導電性プラグ１５の周囲に複数の窪み１３ｋを点在させる例について説明したが、図１８に示すように、導電性プラグ１５の周囲を連続的に囲む窪み１３ｋ形成してもよい。この場合、パターンニングされた相変化膜１３の周縁に沿って窪み１３ｋを形成することが望ましい。また、この場合、窪み１６ｋも導電性プラグ１５の周囲を囲むようにして連続的に形成される。
【００６５】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施例である相変化型不揮発性メモリに搭載されたメモリセルの概略構成を示す模式的断面図である。
【図２】図１のメモリセルの等価回路図である。
【図３】図１の窪みの配置状態を示す模式的平面図である。
【図４】本発明の一実施例である相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図５】図４に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図６】図５に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図７】図６に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図８】図７に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図９】図８に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図１０】図９に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図１１】図１０に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図１２】図１１に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図１３】図１２に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図１４】本発明の一実施例である相変化型不揮発性メモリの動作パルスを説明する図ある。
【図１５】本発明の一実施例である相変化型不揮発性メモリの動作時の温度履歴を説明する図である。
【図１６】図１の不揮発性記憶素子付近を抜粋した図であり、（ａ）はメモリ消去後の状態を、（ｂ）はメモリ書き込み後の状態を示す。
【図１７】本発明の一実施例の変形例１を示す模式的平面図である。
【図１８】本発明の一実施例の変形例２を示す模式的平面図である。
【符号の説明】
【００６７】
１…基板、２…素子分離領域、３…ｐ型ウエル領域、４…ゲート絶縁膜、５…ゲート電極、６…ｎ型半導体領域、７…サイドウォールスペーサ、８…ｎ型半導体領域、９…層間絶縁膜、１０…接続孔、１１…導電性プラグ、１２…配線、１３…層間絶縁膜、１３ｋ…窪み、１４…接続孔、１５…導電性プラグ、１６…相変化膜、、１６ａ…メモリ蓄積部、１６ｋ…窪み、１７…上部電極、１７ａ…上部電極膜、１８…絶縁膜、１９…不揮発性記憶素子、２０…層間絶縁膜、２１…接続孔、２２…導電性プラグ、２３…ビット線、２４…層間絶縁膜、
Ｑ…ＭＩＳＦＥＴ、Ｍｃ…メモリセル、ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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