(57)【要約】【課題】  信号電荷の増加に伴う静電容量の減少を防ぐことにより、撮像素子の電源電圧を低下させ、かつ高いダイナミックレンジの達成を図る。【解決手段】  撮像素子の画素は、ＦＤ２２、及びＭＯＳキャパシタ２７を有する。ｐ型半導体である第２のウェル２９bの表面の一部にｎ型半導体を接合させて、第２ＰＮ接合ダイオード３２bを形成する。第２ＰＮ接合ダイオード３２bがＦＤ２２を形成する。ｐ型半導体である第４のウェル２９dの表面の一部にｎ型半導体を接合させて、第７ＰＮ接合ダイオード３２gを形成する。第７ＰＮ接合ダイオード３２gのｎ型半導体層と第１の電極３８とがＭＯＳキャパシタ２７を形成する。ＦＤ２２と第１の電極３８とを互いに接続する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
受光量に応じた信号電荷を発生させる光電変換手段と、
前記信号電荷を受取り、前記信号電荷に応じた電位に変わるフローティングディフュージョンと、
ｐ型またはｎ型である半導体のウェルと、
前記ウェルと逆導電型の半導体であって前記ウェルに接合される第１の電極、及び前記フローティングディフュージョンに接続される第２の電極によって形成されるキャパシタとを備える
ことを特徴とする撮像素子。
【請求項２】
前記第２の電極の電位が、前記ウェルの基準となる電位と同じであることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記第２の電極と前記のウェルとが接続されることを特徴とする請求項１または請求項２に記載の撮像素子。
【請求項４】
前記キャパシタが、ＭＯＳキャパシタであることを特徴とする請求項１〜請求項３のいずれか１項に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電源電圧かつ高ダイナミックレンジである撮像素子に関する。
【背景技術】
【０００２】
被写体像に相当する画像信号を発生させる素子として、固体撮像素子が知られている。図６に示すように、固体撮像素子では画素に設けられるフォトダイオード（ＰＤ）１２１などの光電変換手段において、受光量に応じた信号電荷が生成される。
【０００３】
生成した信号電荷は、転送トランジスタ１２３によってＦＤ１２２に転送される。信号電荷はＦＤ１２２によって、信号電位に変換される。さらに信号電位は、増幅トランジスタ１２５によって画素信号として出力される。なお、図６において、転送トランジスタ１２３、及びリセットトランジスタ１２４の副電極にはそれぞれ、転送トランジスタ１２３、及びリセットトランジスタ１２４のＯＮ／ＯＦＦの切替を行うための信号ΦT、ΦRが入力される。
【０００４】
図７に示すように、増幅トランジスタ１２５から出力可能な信号電位の上限値ＶHは、増幅トランジスタ１２５の電源電圧ＶDDから信号電荷をリセット電源ＶDDにリセットするためのリセットトランジスタ１２４の閾値電圧分ΔＶTHRと増幅トランジスタ１２５の閾値電圧分ΔＶTHAとの合計である閾値電圧分ΔＶTHを引いた電圧である。一方、出力可能な信号電位の下限値ＶLは、周辺回路設計上の制約により定まる。
【０００５】
ＦＤ１２２に信号電荷が蓄積されていない状態において、ＦＤ１２２の信号電位はＶHである。ＦＤ１２２に蓄積される信号電荷が多くなるにつれてＦＤ１２２の信号電位は減少する。ＦＤ１２２は、出力下限値ＶLになるまで信号電荷を変換可能である。信号電位として出力可能な範囲に対応する信号電荷の範囲は、ＦＤ１２２の静電容量によって定まる。静電容量が大きくなるほど、信号電位に変換可能な信号電荷の範囲すなわち、受光量の上限は広くなる。
【０００６】
定められた電源電圧ＶDDに対して、ＰＤ１２１の飽和電荷量ＱSATまでを信号電位として出力可能とするためには、転送された信号電荷が飽和電荷量ＱSATであるときにＦＤ１２２の信号電位ＶSATが出力下限値ＶL以上になることが必要である。
【０００７】
ところで、消費電力の低減のために、低い電源電圧ＶDDで広ダイナミックレンジである撮像素子が求められている。そこで、閾値電圧分ΔＶTHの電圧降下を防ぎ、低電圧化を図りつつダイナミックレンジを広くすることが開示されている（特許文献１）。
【０００８】
また、ＰＤ１２１の飽和電荷量ＱSATの大きさに応じてＦＤ１２２の静電容量を大きくすることによっても、ダイナミックレンジを広くすることが可能である。
【０００９】
リセットトランジスタ１２４のドレインとなる拡散部の面積を大きくすることにより、ＦＤ１２２の静電容量を増加させることが可能である。しかし、拡散部の面積拡大に比べてＦＤ１２２の静電容量は大きくならないため、求められる静電容量のＦＤ１２２を形成することが困難であった。
【００１０】
そこで、転送トランジスタ１２３をＯＮにしながら増幅トランジスタ１２４から画素信号を出力させてＦＤ１２２と転送トランジスタ１２３とを容量結合させることにより、全体の容量を大きくする手段が開示されている（特許文献２）。
【００１１】
また、容量を増加させるための手段として、ＦＤ１２２とは別にＭＯＳゲート容量を形成することが考えられた。しかし、ＭＯＳゲート容量を用いた場合、所定の電位Ｖ1（図８参照）以下において静電容量が低下してしまうことが問題であった。
【００１２】
なぜならば、静電容量が低下することによって、信号電位と信号電荷の間の線型性が保たれず、飽和電荷量ＱSATに相当する信号電位を出力することが出来ないため、十分な大きさのダイナミックレンジを保つことが出来なかった。
【００１３】
図９を用いて説明すると、蓄積される信号電荷が第１の信号電荷Ｑ1に達するまでは、信号電荷の増加に応じて、信号電位が出力上限値ＶHから第１の電圧値Ｖ1まで線型性を保ちながら減少する。蓄積される信号電荷が第１の信号電荷Ｑ1を超える範囲においては、静電容量が減少するため、信号電荷の増加に対する信号電位の減少が大きくなる。
【００１４】
信号電位の減少が大きくなることによってＰＤ１２１の飽和電荷量ＱSATより小さな信号電荷Ｑ’SATの蓄積によって、信号電位が出力下限値ＶLに達してしまい、ＰＤ１２１の飽和電荷量ＱSATに対応する信号電位を出力することが出来なかった。そこで、ＭＯＳゲート容量の静電容量の減少を防止することが求められていた。
【特許文献１】特開平１１−７５１１４号公報
【特許文献２】特開２００３−２７４２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
したがって、本発明では信号電荷の増加に伴う静電容量の減少を防ぐことにより、低電源電圧のまま高いダイナミックレンジを有する撮像素子の提供を目的とする。
【課題を解決するための手段】
【００１６】
本発明の撮像素子は、受光量に応じた信号電荷を発生させる光電変換手段と、信号電荷を受取り信号電荷に応じた電位に変わるフローティングディフュージョンと、ｐ型またはｎ型である半導体のウェルと、ウェルと逆導電型の半導体であってウェルに接合される第１の電極及びフローティングディフュージョンに接続される第２の電極によって形成されるキャパシタとを備えることを特徴としている。このような構成によれば、フローティングディフュージョンとゲート容量合計の静電容量は減少することがないため、低電源電圧のままダイナミックレンジを高くすることが出来る。
【００１７】
また、第２の電極の電位が第２のウェルの基準となる電位と同じであることが好ましい。さらに、第２の電極とウェルとが接続されることが好ましい。
【００１８】
また、キャパシタがＭＯＳキャパシタであることが好ましい。
【発明の効果】
【００１９】
本発明によれば、信号電荷の増加に伴う静電容量の減少を防ぐことが可能となり、撮像素子の低電源電圧と高ダイナミックレンジが同時に実現する。また、静電容量が一定に保たれるため、後段の信号処理回路における信号処理の負担が軽減される。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の一実施形態を適用した撮像素子の全体構成を模式的に示した図である。
【００２１】
ＣＭＯＳ撮像素子１０は、撮像部１１、垂直シフトレジスタ１２、相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１３、水平シフトレジスタ１４、及び水平読出し線１５により構成される。撮像部１１と垂直シフトレジスタ１２は直接接続され、水平読出し線１５はＣＤＳ／ＳＨ回路１３を介して撮像部１１に接続される。
【００２２】
撮像部１１の撮像面には複数の画素２０がマトリックス状に配列される。個々の画素２０において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素２０の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素２０毎に行われる。読出しを行う画素２０は、垂直シフトレジスタ１２及び水平シフトレジスタ１４により直接的あるいは間接的に選択される。
【００２３】
垂直シフトレジスタ１２により画素２０の行が選択される。選択された画素２０から出力される画素信号がＣＤＳ／ＳＨ回路１３により相関二重サンプリングされる。更にＣＤＳ／ＳＨ回路１３に保持される画素信号は水平シフトレジスタ１４により選択され、水平読出し線１５に読出される。水平読出し線１５に読出された画素信号は例えば、信号処理を行う信号処理回路５０に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。
【００２４】
次に図２を用いて画素の構造について説明する。図２は、画素の内部構成を示す回路図である。画素２０にはＰＤ２１、ＦＤ２２、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、行選択トランジスタ２６、及びＭＯＳキャパシタ２７が設けられる。
【００２５】
ＰＤ２１では画素２０における受光量に応じて電荷が発生し、発生した電荷が蓄積される。ＦＤ２２は、転送トランジスタ２３を介してＰＤ２１に接続される。転送トランジスタ２３の副電極には、パルス状のＯＮ／ＯＦＦ信号ΦTが入力される。転送トランジスタ２３がＯＮになるときに、ＰＤ２１に蓄積された信号電荷がＦＤ２２に転送される。
【００２６】
ＦＤ２２は、増幅トランジスタ２５の副電極に接続される。また、ＦＤ２２はＭＯＳキャパシタ２７に接続される。増幅トランジスタ２５の一方の主電極は、アンプ電源ＶDDに接続される。他方の主電極は、行選択トランジスタ２６を介して垂直読出し線１６に接続される。
【００２７】
ＰＤ２１から転送される信号電荷がＦＤ２２に受取られると、信号電荷はＦＤ２２において電位に変換される。変換された電位が増幅トランジスタ２５によって画素信号（信号電位）として出力される。なお、信号電荷から最終的に変換される画素信号の電位は、ＦＤ２２及びＭＯＳキャパシタ２７全体の静電容量によって定まる。
【００２８】
行選択トランジスタ２６の副電極には、パルス状のＯＮ／ＯＦＦ信号ΦSLが入力される。行選択トランジスタ２６がＯＮになるときに、画素信号が垂直読出し線１６に出力される。
【００２９】
また、ＦＤ２２はリセットトランジスタ２４を介してリセット電源ＶDDに接続される。リセットトランジスタ２４の副電極には、パルス状のＯＮ／ＯＦＦ信号ΦRが入力される。リセットトランジスタ２４がＯＮになるときに、ＦＤ２２に蓄積された電荷はリセット電源ＶDDに掃き出されてリセットされる。またＦＤ２２の電位はリセット電源ＶDDの電位からリセットトランジスタの閾値電圧分ΔＶTHRを引いた電位にリセットされる。
【００３０】
なお、転送トランジスタ２３、リセットトランジスタ２４、行選択トランジスタ２６の副電極に入力されるＯＮ／ＯＦＦ信号ΦT、ΦR、ΦSLは垂直シフトレジスタ１２から出力される。
【００３１】
垂直読出し線１６は撮像部１１を垂直に延びる線であり、同じ列の複数の画素（図示せず）における行選択トランジスタ（図示せず）に接続される。垂直読出し線１６は、撮像面の上方において定電流源ＩSSに接続される。撮像面の下方においてＣＤＳ／ＳＨ回路１３に接続される。
【００３２】
垂直読出し線１６を介して出力される画素信号がＣＤＳ／ＳＨ回路１３において相関２重サンプリング／サンプルホールドされる。すなわち、ＰＤ２１から信号電荷が転送されたときの画素信号と基準レベルとなるリセット時の画素信号との差分がサンプルホールドされる。
【００３３】
ＣＤＳ／ＳＨ回路１３は、列選択トランジスタ１７を介して水平読出し線１５に接続される。列選択トランジスタ１７の副電極には、パルス状のＯＮ／ＯＦＦ信号ΦSが水平シフトレジスタから入力される。列選択トランジスタ１７がＯＮになるときに、サンプルホールドされた画素信号が水平読出し線１５に出力される。
【００３４】
なお、ＰＤ２１、ＦＤ２２、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、行選択トランジスタ２６、及びＭＯＳキャパシタ２７はｐ型の半導体である基板の上に設けられる。
【００３５】
次に図３を用いて、画素の構造について説明する。図３は、単位画素の断面図である。ｎ型半導体であるサブストレート２８上にｐ型半導体である第１のウェル２９aが形成される。第１のウェル２９aの上に、第１のウェル２９aよりも不純物濃度の高いｐ型半導体である第２、第３、第４のウェル２９b、２９c、２９dが３つの別々の領域に形成される。さらに第２、第３、第４のウェル２９b、２９c、２９dの上にｎ型半導体と配線とを適切に配置することにより、画素２０が形成される。
【００３６】
なお別々の領域に形成される第２、第３、第４のウェル２９b、２９c、２９dは、互いに素子分離領域３０によって隔てられる。また、隣接する画素（図示せず）に形成される第２〜第４のウェル（図示せず）とも素子分離領域３０によって隔てられる。素子分離領域３０は、ドライエッチング処理によって、第１〜第４のウェル２９a〜２９d上に浅い溝を形成し、その溝に酸化膜を埋め込むことにより形成される。
【００３７】
第２のウェル２９bの表面に第１、第２、第３のｎ型半導体３１a、３１b、３１cを第２のウェル２９bに接合させることにより、第１、第２、第３のＰＮ接合ダイオード（ＰＮＤ）３２a、３２b、３２cが形成される。
【００３８】
第３のウェル２９cの表面に第４、第５、第６のｎ型半導体３１d、３１e、３１fを第３のウェル２９cに接合させることにより、第４、第５、第６のＰＮＤ３２d、３２e、３２fが形成される。
【００３９】
第４のウェル２９dの表面に第７のｎ型半導体３１gを第４のウェル２９dに接合させることにより、第７のＰＮＤ３２gが形成される。
【００４０】
第１ＰＮＤ３２aの表面をさらにｐ型半導体３３で覆うことにより埋込みＰＤ２１が形成される。
【００４１】
第１、第２のｎ型半導体３１a、３１bとに挟まれる領域における第２のウェル２９bの表面は、ＳｉＯ2などの絶縁膜（図示せず）を介して転送電極３４に接合される。第１のｎ型半導体３１a、転送電極３４、転送電極３４に対向する第２のウェル２９bを形成するｐ型半導体層、及び第２のｎ型半導体３１bによって、転送トランジスタ２３は形成される。なお、転送電極３４は、転送トランジスタ２３の副電極である。
【００４２】
第２、第３のｎ型半導体３１b、３１cとに挟まれる領域における第２のウェル２９bの表面は、絶縁膜（図示せず）を介してリセット電極３５に接合される。第２のｎ型半導体３１b、リセット電極３５、リセット電極３５に対向する第２のウェル２９bを形成するｐ型半導体層、及び第３のｎ型半導体３１cによって、リセットトランジスタ２４は形成される。なお、リセット電極３５は、リセットトランジスタ２４の副電極である。なお、第２ＰＮＤ３２bは、前述のＦＤ２２として機能する。
【００４３】
第４、第５のｎ型半導体３１d、３１eとに挟まれる領域における第３のウェル２９cの表面は、絶縁膜（図示せず）を介してアンプ電極３６に接合される。第４のｎ型半導体３１d、アンプ電極３６、アンプ電極３６に対向する第３のウェル２９cを形成するｐ型半導体層、及び第５のｎ型半導体３１eによって、増幅トランジスタ２５は形成される。なお、アンプ電極３６は、増幅トランジスタ２５の副電極である。
【００４４】
第５、第６のｎ型半導体３１e、３１fとに挟まれる領域における第３のウェル２９cの表面は、絶縁膜（図示せず）を介して行選択電極３７に接合される。第５のｎ型半導体３１e、行選択電極３７、行選択電極３７と対向する第３のウェル２９cを形成するｐ型半導体層、及び第６のｎ型半導体３１fによって、行選択トランジスタ２６は形成される。なお、行選択電極３７は、行選択トランジスタ２６の副電極である。
【００４５】
第７のｎ型半導体３１gの一部は、絶縁膜（図示せず）を介して電極３８（第２の電極）が接合される。電極３８、絶縁膜、及び第７のｎ型半導体３１gによって，ＭＯＳキャパシタ２７が形成される。なお、第７のｎ型半導体３１gはＭＯＳキャパシタ２７を形成する電極（第１の電極）である。
【００４６】
以上のような構成において、ＦＤ２２、アンプ電極３６、及び電極３８が互いに接続され、第３のｎ型半導体３１cはリセット電源ＶDDに接続され、第４のｎ型半導体３１dはアンプ電源ＶDDに接続され、第６のｎ型半導体３１fは垂直読出し線１６に接続されることにより、画素２０が形成される。
【００４７】
第１のウェル２９aは接地されており、第1のウェル２９aの電位は基準電位にセットされる。第７のｎ型半導体３１gの表面には接触部３９が、第４のウェル２９dの表面には接触部４０が設けられる。接触部３９は、電極３８と接合する領域から外される。接触部３９と接触部４０とが接続される。また、接触部３９と接触部４０とにおいて、第７のｎ型半導体３１gと第４のウェル２９dは接地され、第７のｎ型半導体３１gと第４のウェル２９dの電位は第１のウェル２９aの基準電位と同電位に保たれる。
【００４８】
以上のような構成の撮像素子の有する効果について、図４、５を用いて説明する。図４は、ＦＤ２２、及びＭＯＳキャパシタ２７全体の静電容量‐信号電位の特性を示す図である。図５は、本実施形態を適用した撮像素子の増幅トランジスタにおける出力特性を示す図である。
【００４９】
増幅トランジスタ２５の副電極を形成するｐ型半導体層と逆導電型のｎ型半導体層を第２の電極としてｐ型半導体のウェルの上に形成してＭＯＳキャパシタ２７を設けることにより、ＭＯＳキャパシタを設けない場合の静電容量‐信号電位特性（図８参照）が、信号電位ゼロの直線を軸として反転する（図４参照）。
【００５０】
すなわち、静電容量の減少は、信号電位が負である領域において生ずることになる。したがって、信号電位として出力する範囲（ＶL〜ＶH）において、静電容量の減少を防止することが可能になる。
【００５１】
静電容量の減少の防止により、ＰＤ２１の飽和電荷量ＱSATが転送された時の信号電位を出力下限値ＶLより大きくすることが可能になる。したがって、増幅トランジスタ２５の電源電圧を低減させながら、大きなダイナミックレンジを得ることが可能になる。
【００５２】
また、ＭＯＳキャパシタ２７の半導体側の電極を基板と同じ基準電位に接地することにより、静電容量の減少を基準電位以下において確実に発生させることが出来る。一方、基準電位に接地しなくとも、静電容量の減少が出力下限値以下において発生すれば、本実施形態の効果を生ぜしめることは可能である。
【００５３】
また、画像信号として出力する範囲において、増幅アンプの出力特性、すなわち信号電荷‐信号電位は線形性を有し、後段の信号処理回路５０における信号処理の負担が軽減される。
【００５４】
なお、本実施形態において、第１〜第４のウェル２９a〜２９dをｐ型半導体によって形成したが、ｎ型半導体によって形成してもよい。ただし、第１〜第４のウェル２９a〜２９dにｎ型半導体を用いた場合は、本実施形態において第１〜第７ＰＮＤ２９a、２９b、２９c、２９d、２９e、２９f、２９gを形成するのに用いたｎ型半導体の代わりに、ウェルの半導体と逆導電型の半導体であるｎ型半導体によって形成すればよい。
【００５５】
また、本実施形態において、ＭＯＳキャパシタを用いたが、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタであればよく、さらにＦＤに接続される電極の反対側の電極が、第４のウェル２９dとは逆導電型の半導体で形成され、さらに第４のウェル２９dと接合されるキャパシタであれば、いずれであってもよい。
【００５６】
また、本実施形態において、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、行選択トランジスタ２６はＭＯＳトランジスタであるが、いずれのトランジスタであってもよい。
【００５７】
また、本実施形態は、ＣＭＯＳ撮像素子に適用したが、他のいずれの撮像素子であってもよい。特に、画素毎に増幅トランジスタを有するＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）適用すれば、本実施形態と同様に高い効果を発揮することが可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態を適用した撮像素子の全体構成を模式的に示す図である。
【図２】画素の内部構成を示す回路図である。
【図３】画素の構造を説明するための画素の断面図である。
【図４】撮像素子におけるＦＤ、増幅トランジスタの副電極の容量、およびＭＯＳキャパシタ全体の静電容量‐信号電位の特性を示す図である。
【図５】撮像素子の増幅トランジスタにおける出力特性を示す図である。
【図６】背景技術を説明するための、従来の撮像素子の画素の内部構成を簡潔に示す回路図である。
【図７】背景技術を説明するための、従来の撮像素子の増幅トランジスタにおける出力特性を示す図である。
【図８】背景技術を説明するための、従来の撮像素子におけるＦＤと増幅トランジスタの副電極の容量との静電容量‐信号電位の特性を示す図である。
【図９】背景技術を説明するための、従来のＭＯＳキャパシタを備えた撮像素子の増幅トランジスタにおける出力特性を示す図である。
【符号の説明】
【００５９】
１０  ＣＭＯＳ撮像素子
２１  フォトダイオード（ＰＤ）
２２  フローティングディフュージョン（ＦＤ）
２３  転送トランジスタ
２４  リセットトランジスタ
２５  増幅トランジスタ
２７  ＭＯＳキャパシタ
２９a、２９b、２９c、２９d  第１、第２、第３、第４のウェル
３１a、３１b、３１c、３１d、３１e、３１f、３１g  第１、第２、第３、第４、第５、第６、第７のｎ型半導体
３２a、３２b、３２c、３２d、３２e、３２f、３２g  第１、第２、第３、第４、第５、第６、第７のＰＮ接合ダイオード（ＰＮＤ）
３８  電極
３９  接触部
４０  接触部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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