(57)【要約】      （修正有）【課題】チップサイズを減し得るワードラインドライバ回路及びプレートラインドライバ回路を提供する。【解決手段】強誘電体メモリにおいて、メインワードラインに並列に連結され、メインワードラインイネーブル信号に応じて選択サブワードラインにサブワードラインイネーブル信号を提供するサブワードラインドライバ回路と、該サブワードラインに並列に連結され、サブワードラインイネーブル信号に応じて選択ローカルワードラインにローカルワードラインイネーブル信号を提供するローカルワードラインドライバ回路と、該メインワードラインに並列に連結され、メインワードラインイネーブル信号に応じて選択サブワードラインに連結されたローカルワードラインドライバ回路により制御される複数のメモリセルに共通に連結されるプレートラインにプレートラインイネーブル信号を提供するプレートラインドライバ回路とを備える。【選択図】図１
2006127741.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイを構成するメモリセルを制御する強誘電体半導体メモリ装置において、
メインワードラインにそれぞれ並列に連結され、前記メインワードラインを通じて提供されるメインワードラインイネーブル信号に応じて選択されたサブワードラインにサブワードラインイネーブル信号を提供する少なくとも１つのサブワードラインドライバ回路と、
前記サブワードラインにそれぞれ並列に連結され、前記サブワードラインイネーブル信号に応じて選択されたローカルワードラインにローカルワードラインイネーブル信号を提供することにより、前記ローカルワードラインに連結された少なくとも１つのメモリセルを制御する少なくとも１つのローカルワードラインドライバ回路と、
前記メインワードラインにそれぞれ並列に連結され、メインワードラインイネーブル信号に応じて、前記選択されたサブワードラインに連結された少なくとも１つのローカルワードラインドライバ回路により制御される複数個のメモリセルに共通に連結されるプレートラインにプレートラインイネーブル信号を提供する少なくとも１つのプレートラインドライバ回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルは、
ローカルワードラインイネーブル信号により駆動される１つのアクセストランジスタと、
前記アクセストランジスタとプレートラインとの間に連結される１つの強誘電体キャパシタと、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記サブワードラインドライバ回路と前記プレートラインドライバ回路は一体型に構成されていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記サブワードラインドライバ回路は、
前記メインワードラインイネーブル信号により駆動されてサブワードラインイネーブル信号を選択されたサブワードラインに提供するためのＰチャンネルトランジスタと、
メインワードラインディスエーブル信号の印加時にサブワードラインのフローティングを防止するための第１Ｎチャンネルトランジスタと、
前記メインワードラインイネーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第２Ｎチャンネルトランジスタと、
を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記プレートラインドライバ回路は、
前記メインワードラインイネーブル信号により駆動されてプレートラインイネーブル信号を前記プレートラインに提供するためのＰチャンネルトランジスタと、
前記メインワードラインディスエーブル信号により駆動されてプレートラインのフローティングを防止するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記メインワードラインディスエーブル信号、前記サブワードラインイネーブル信号、及び前記ローカルワードラインイネーブル信号は第１電圧レベルを有し、前記メインワードラインイネーブル信号は接地電圧レベルを有し、前記プレートラインイネーブル信号は前記第１電圧レベルよりも一定レベルだけ低い電源電圧レベルの第２電圧レベルを有することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記ローカルワードラインドライバ回路は、
前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記サブワードラインイネーブル信号をローカルワードラインイネーブル信号として前記選択されたローカルワードラインに提供するＮチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記ローカルワードラインドライバ回路は、
第２電圧レベルの制御信号により駆動される第３Ｎチャンネルトランジスタと、
前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記第３Ｎチャンネルトランジスタとのブースティングにより前記サブワードラインイネーブル信号と同じ電圧レベルを有するローカルワードラインイネーブル信号を選択されたローカルワードラインに提供する第４Ｎチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するための第５Ｎチャンネルトランジスタと、
を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記ローカルワードラインドライバ回路は、
前記サブワードラインと前記ローカルワードラインとの間に連結され、前記サブワードラインイネーブル信号を前記ローカルワードラインイネーブル信号として選択されたローカルワードラインに提供するＰチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
前記メインワードラインディスエーブル信号により駆動されて選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記ローカルワードラインドライバ回路は、
前記サブワードラインと前記ローカルワードラインとの間に連結され、前記サブワードラインイネーブル信号を前記ローカルワードラインイネーブル信号として選択されたローカルワードラインに提供するＰチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
前記サブワードラインと前記ローカルワードラインとの間に連結され、前記ローカルワードラインイネーブル信号を補完するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
セルアレイを構成するメモリセルを制御する半導体メモリ装置において、
メインワードラインにそれぞれ並列に連結され、前記メインワードラインを通じて提供されるメインワードラインイネーブル信号に応じて選択されたサブワードラインにサブワードラインイネーブル信号を提供する少なくとも１つのサブワードラインドライバ回路と、
前記サブワードラインにそれぞれ並列に連結され、前記サブワードラインイネーブル信号に応じて選択されたローカルワードラインにローカルワードラインイネーブル信号を提供することにより、前記ローカルワードラインに連結された少なくとも１つのメモリセルを制御する少なくとも１つのローカルワードラインドライバ回路と、
を含むことを特徴とする半導体メモリ装置。
【請求項１２】
前記サブワードラインドライバ回路は、
前記メインワードラインイネーブル信号により駆動されてサブワードラインイネーブル信号を選択されたサブワードラインに提供するためのＰチャンネルトランジスタと、
メインワードラインディスエーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第１Ｎチャンネルトランジスタと、
前記メインワードラインイネーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第２Ｎチャンネルトランジスタと、
を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記メインワードラインディスエーブル信号、前記サブワードラインイネーブル信号、及び前記ローカルワードラインイネーブル信号は電源電圧レベルの第２電圧レベルよりも一定レベル以上高い電圧レベルの第１電圧レベルを有し、前記メインワードラインイネーブル信号は接地電圧レベルを有することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記ローカルワードラインドライバ回路は、
前記サブワードラインと前記ローカルワードラインとの間に連結されて前記サブワードラインイネーブル信号をローカルワードラインイネーブル信号として前記選択されたローカルワードラインに提供するＮチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記ローカルワードラインドライバ回路は、
第２電圧レベルの制御信号により駆動される第３Ｎチャンネルトランジスタと、
前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記第３Ｎチャンネルトランジスタとのブースティングにより前記サブワードラインイネーブル信号と同じ電圧レベルを有するローカルワードラインイネーブル信号を選択されたローカルワードラインに提供する第４Ｎチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するための第５Ｎチャンネルトランジスタと、
を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記ローカルワードラインドライバ回路は、
前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記サブワードラインイネーブル信号を前記ローカルワードラインイネーブル信号として選択されたローカルワードラインに提供するＰチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
前記メインワードラインディスエーブル信号により駆動されて、選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１７】
前記ローカルワードラインドライバ回路は、
前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記サブワードラインイネーブル信号を前記ローカルワードラインイネーブル信号として選択されたローカルワードラインに提供するＰチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
前記サブワードラインと前記ローカルワードラインとの間に連結され、前記ローカルワードラインイネーブル信号を補完するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、詳しくは、チップサイズを縮小し得るワードラインドライバ回路、或いはワードラインドライバ回路及びプレートラインドライバ回路を備える半導体メモリ装置に関する。
【背景技術】
【０００２】
一般に、低電圧で動作する半導体メモリ装置においては、メモリセルにデータをリードし、またはメモリセルにデータをライトするための動作に際して、動作速度を増加させるためにブートストラップ回路（bootstrap circuits）を用いて動作電圧よりも高い電圧を印加する。これにより、メモリセルを構成するアクセストランジスタのしきい電圧分の電圧降下なしにビットラインに印加されるデータに対応する電圧をメモリセルのキャパシタに伝達するか、またはキャパシタに貯蔵されたデータをアクセストランジスタのしきい電圧分の電圧降下なしにビットラインにディベロップさせることにより、リードまたはライト動作での誤動作が防止または最小化される。
【０００３】
上記のような半導体メモリ装置においては、動作電圧の電源電圧レベルＶＤＤよりも高い電圧レベルをワードラインに印加するために、通常は、ブートストラップ回路を含むワードラインドライバ回路を使用する。
【０００４】
図９は従来の強誘電体メモリ装置における一般的なワードラインドライバ回路を示す。図９に示すように、従来のワードラインドライバ回路は、４個のトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４と、制御信号ＳＷＬ＿ＰＤｂ、ＳＷＬ＿ＰＤ，ＳＷＬ＿ＤＲＶで構成される。
【０００５】
上記のワードラインドライバ回路においては、ワードラインデコーディング回路（図示せず）によって駆動されるメインワードラインＭＷＬ上のメインワードラインイネーブル信号が電源電圧ＶＤＤで動作するトランジスタＮ２を通じてトランジスタＮ１のゲートに伝達されて、トランジスタＮ１を動作させる。また、トランジスタＮ１は、電源電圧ＶＤＤよりも高いレベルを有する外部電源電圧ＶＰＰのレベルの制御信号ＳＷＬ＿ＤＲＶを、メモリセルＣＥＬＬが連結されたサブワードラインＳＷＬに伝達する構成を有する。サブワードラインＳＷＬには、制御信号ＳＷＬ＿ＰＤｂにより制御されてサブワードラインＳＷＬのフローティングを防止する放電用トランジスタＮ４が連結される。
【０００６】
メインワードラインイネーブル信号（ＭＷＬ）が印加される前は、図９に示した全ての制御信号は、制御信号ＳＷＬ＿ＰＤｂを除いて接地電圧レベルＶＳＳ，０Ｖである。動作が開始されると、選択されたメインワードラインＭＷＬ上にメインワードラインイネーブル信号が電源電圧レベルＶＤＤとして印加される。これによって、トランジスタＮ２とトランジスタＮ１との間のノード電圧は、電源電圧レベルＶＤＤからトランジスタＮ２のしきい電圧Ｖｔｈを引いた分だけの電圧レベルＶＤＤ−Ｖｔｈに上昇する。その後、制御信号ＳＷＬ＿ＤＲＶが外部電源電圧レベルＶＰＰとして印加されると、トランジスタＮ１のドレインとゲートとの間のキャパシタンスにより前記ノード電圧はＶＣＣ−Ｖｔｈ＋ＶＰＰにブースティングされる。すると、トランジスタＮ１は十分なゲート電圧Ｖｃｃ−Ｖｔｈ＋ＶＰＰを有するため、制御信号ＷＬ＿ＤＲＶの電圧レベルＶＰＰがトランジスタＮ１のしきい電圧分の電圧降下なしにサブワードラインＳＷＬに供給される。従って、サブワードラインＳＷＬと連結されたメモリセルＣＥＬＬのアクセストランジスタを外部電源電圧レベルＶＰＰのサブワードラインイネーブル信号により動作させることにより、誤動作が防止される。
【０００７】
制御信号ＳＷＬ＿ＰＤは、上述のワードラインドライバ回路が多数個配列されたときに選択されないワードラインドライバ回路のサブワードラインのフローティングを防止するため、電源電圧レベルＶＤＤに電圧が印加されることにより、トランジスタＮ３を駆動する。
【０００８】
図１０は、図９に示すようなワードラインドライバ回路を備えた従来の半導体メモリ装置でのレイアウト構造を示す。図１０に示すように、従来のワードラインドライバ回路（ＳＷＤ）１０は、複数個がメインワードラインＭＷＬにそれぞれ並列に連結され、それぞれのワードラインドライバ回路１０は、サブワードラインＳＷＬ０を通じてセルアレイに連結されている。
【０００９】
上述のような従来のワードラインドライバ回路を備えた半導体メモリ装置においては、高集積化に従い１つのワードラインドライバ回路の制御を受けるメモリセルの個数はサブワードラインの寄生抵抗、寄生キャパシタンス及びサブワードラインにそれぞれ連結されたメモリセルのゲートキャパシタンスを考慮して決定される。従って、半導体メモリ装置が高集積化されるに従い多数のワードラインドライバ回路が必要とされる。
【００１０】
図９に示したような従来のワードラインドライバ回路は、４個のトランジスタで構成されて、多数のワードラインドライバ回路が使用される場合に多くのレイアウト面積を必要としてチップサイズを増加させる。
【００１１】
図１１は、強誘電体キャパシタを用いるメモリセルを備えた従来の強誘電体半導体メモリ装置のワードラインドライバ回路及びプレートラインドライバ回路（ＳＷＰＤ）４０を示す。
【００１２】
図１１に示すように、ワードラインドライバ回路及びプレートラインドライバ回路４０は、一体型に構成されたもので、図９に示したワードラインドライバ回路１０にプレートラインドライバ回路３０が追加された構成を有する。
【００１３】
プレートラインドライバ回路３０は、メインワードラインイネーブル信号（ＭＷＬ）が印加されると、図９のワードラインドライバ回路のように、トランジスタＮ６及びトランジスタＮ５のブースティング作用が起こる。従って、印加される電源電圧レベルＶＤＤの制御信号ＳＰＬ＿ＤＲＶがトランジスタＮ５のしきい電圧分の電圧降下なしにプレートラインＳＰＬにプレートラインイネーブル信号として供給されてメモリセルを制御する。
【００１４】
トランジスタＮ７は、メインワードラインディスエーブル信号の印加時にプレートラインＳＰＬのフローティングを防止する役割をする。
【００１５】
図１２は、図１０のようなワードラインドライバ回路及びプレートラインドライバ回路を備えた従来の強誘電体半導体メモリ装置でのレイアウト構造を示す。図１２に示すように、従来のワードラインドライバ回路及びプレートラインドライバ回路（ＳＷＰＤ）４０は、複数個が配置されて、メインワードラインＭＷＬにそれぞれ並列に連結され、それぞれのワードラインドライバ回路及びプレートラインドライバ回路（ＳＷＰＤ）４０は、サブワードラインＳＷＬ０及びプレートラインＳＰＬを通じてセルアレイに連結されている。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
然るに、上述のワードラインドライバ回路及びプレートラインドライバ回路（ＳＷＰＤ）４０は、強誘電体メモリセルＣＥＬＬをワードラインドライバ回路及びプレートラインドライバ回路４０が駆動しなければならないため、１つのサブワードラインＳＷＬ及びプレートラインＳＰＬに連結されるメモリセルＣＥＬＬの個数が限定される。従って、高集積化される半導体メモリ装置において、多数のワードラインドライバ回路及びプレートラインドライバ回路４０が必要となって、多くのレイアウト面積を占め、これがチップサイズを増加させる。
【００１７】
そこで、本発明の目的は、上述のような従来の問題点を克服できる半導体メモリ装置を提供することにある。
【００１８】
本発明の他の目的は、半導体メモリ装置のレイアウト面積を減らしてチップサイズの増加を最小化できる半導体メモリ装置を提供することにある。
【００１９】
本発明の又他の目的は、高集積化に適合した半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２０】
このような課題を解決するために本発明の一実施形態によるセルアレイを構成するメモリセルを制御する強誘電体半導体メモリ装置は、メインワードラインにそれぞれ並列に連結され、前記メインワードラインを通じて提供されるメインワードラインイネーブル信号に応じて選択されたサブワードラインにサブワードラインイネーブル信号を提供する少なくとも１つのサブワードラインドライバ回路と、前記サブワードラインにそれぞれ並列に連結され、前記サブワードラインイネーブル信号に応じて選択されたローカルワードラインにローカルワードラインイネーブル信号を提供することにより、前記ローカルワードラインに連結された少なくとも１つのメモリセルを制御する少なくとも１つのローカルワードラインドライバ回路と、前記メインワードラインにそれぞれ並列に連結され、メインワードラインイネーブル信号に応じて前記選択されたサブワードラインに連結された少なくとも１つのローカルワードラインドライバ回路により制御される複数個のメモリセルに共通に連結されるプレートラインにプレートラインイネーブル信号を提供する少なくとも１つ以上のプレートラインドライバ回路と、を備える。
【００２１】
前記サブワードラインドライバ回路と前記プレートラインドライバ回路は、例えば一体型に構成されうる。前記サブワードラインドライバ回路は、例えば、前記メインワードラインイネーブル信号により駆動されてサブワードラインイネーブル信号を選択されたサブワードラインに提供するためのＰチャンネルトランジスタと、メインワードラインディスエーブル信号の印加時にサブワードラインのフローティングを防止するための第１Ｎチャンネルトランジスタと、前記メインワードラインイネーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第２Ｎチャンネルトランジスタと、を備えうる。また、前記プレートラインドライバ回路は、例えば、前記メインワードラインイネーブル信号により駆動されてプレートラインイネーブル信号を前記プレートラインに提供するためのＰチャンネルトランジスタと、前記メインワードラインディスエーブル信号により駆動されてプレートラインのフローティングを防止するためのＮチャンネルトランジスタと、を備えうる。
【００２２】
本発明の他の実施形態によるセルアレイを構成するメモリセルを制御する半導体メモリ装置は、メインワードラインにそれぞれ並列に連結され、前記メインワードラインを通じて提供されるメインワードラインイネーブル信号に応じて選択されたサブワードラインにサブワードラインイネーブル信号を提供する少なくとも１つのサブワードラインドライバ回路と、前記サブワードラインにそれぞれ並列に連結され、前記サブワードラインイネーブル信号に応じて選択されたローカルワードラインにローカルワードラインイネーブル信号を提供することにより、前記ローカルワードラインに連結された少なくとも１つのメモリセルを制御する少なくとも１つのローカルワードラインドライバ回路と、を備える。
【００２３】
前記サブワードラインドライバ回路は、例えば、前記メインワードラインイネーブル信号により駆動されてサブワードラインイネーブル信号を選択されたサブワードラインに提供するためのＰチャンネルトランジスタと、メインワードラインディスエーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第１Ｎチャンネルトランジスタと、前記メインワードラインイネーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第２Ｎチャンネルトランジスタと、を備えうる。
【００２４】
前記ローカルワードラインドライバ回路は、例えば、前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記サブワードラインイネーブル信号をローカルワードラインイネーブル信号として前記選択されたローカルワードラインに提供するＮチャンネルトランジスタと、選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタを備えうる。前記ローカルワードラインドライバ回路は、例えば、第２電圧レベルの制御信号により駆動される第３Ｎチャンネルトランジスタと、前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記第３Ｎチャンネルトランジスタとのブースティングにより前記サブワードラインイネーブル信号と同一な電圧レベルを有するローカルワードラインイネーブル信号を選択されたローカルワードラインに提供する第４Ｎチャンネルトランジスタと、選択されないローカルワードラインのフローティングを防止するための第５Ｎチャンネルトランジスタと、を備えうる。
【００２５】
そして、前記ローカルワードラインドライバ回路は、例えば、前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記サブワードラインイネーブル信号を前記ローカルワードラインイネーブル信号として選択されたローカルワードラインに提供するＰチャンネルトランジスタと、選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、前記メインワードラインディスエーブル信号により駆動されて選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタを備えうる。前記ローカルワードラインドライバ回路は、例えば、前記サブワードラインと前記ローカルワードラインとの間に連結されて、前記サブワードラインイネーブル信号を前記ローカルワードラインイネーブル信号として選択されたローカルワードラインに提供するＰチャンネルトランジスタと、選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、前記サブワードラインと前記ローカルワードラインとの間に連結され、前記ローカルワードラインイネーブル信号を補完するためのＮチャンネルトランジスタと、を備えうる。
【００２６】
このような構成によると、高集積化に適合した半導体メモリ装置の具現が可能になる。
【発明の効果】
【００２７】
本発明によれば、例えば、ワードラインドライバ回路のレイアウト構造をサブワードラインドライバ回路とローカルワードラインドライバ回路の構造に分けて構成し、これに適当な回路を具現することにより、従来技術と比較して半導体メモリ装置のレイアウト面積を画期的に減らすことができる。従って、チップサイズの増加を最小化して高集積化に適合した半導体メモリ装置を具現することができるとの効果がある。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好ましい実施形態が、本発明が属する技術分野で通常の知識を有したものに本発明の徹底した理解を提供する意図の他には別の意図なしに、添付図を参照して詳しく説明される。
【００２９】
図１及び図７は、レイアウト構造の明白な理解を助けるために半導体メモリ装置の一部のレイアウト構造を示した図である。図面上には、簡略化のために、１本のメインワードラインＭＷＬ、メインワードラインＭＷＬに連結された２個のサブワードラインドライバ回路（ＳＷＤ）１１０によりそれぞれ制御される２本のサブワードラインＳＷＬ０，ＳＷＬ１、及び、２本のサブワードラインＳＷＬ０，ＳＷＬ１にそれぞれ連結されて、それぞれのローカルワードラインＬＷＬ００，ＬＷＬ０ｎ，ＬＷＬｍ０，ＬＷＬｍｎを制御するローカルワードラインドライバ回路（ＬＷＤ）２１０が図示されている。しかし、本発明の技術分野で通常の知識を有した者にとって、この半導体メモリ装置のより実際的なレイアウト構造を理解することは容易である。
【００３０】
以下の説明において、サブワードラインは“ＳＷＬ”、サブワードラインドライバ回路は“ＳＷＤ”、ローカルワードラインは“ＬＷＬ”、ローカルワードラインドライバ回路は“ＬＷＤ”として表現され、一部を特定して表現される参照符号はアラビア数字を伴う。
【００３１】
図１は、本発明の一実施形態による半導体メモリ装置を構成するワードラインドライバ回路のレイアウトを示す。図１に示すように、本発明の一実施形態による半導体メモリ装置のワードラインドライバ回路のレイアウト構造は、ワードラインデコーダー回路（図示せず）により制御されるメインワードラインＭＷＬ、サブワードラインドライバ回路ＳＷＤにより制御されるサブワードラインＳＷＬ、及び、ローカルワードラインドライバ回路ＬＷＤにより制御されるローカルワードラインＬＷＬの３段構造を有する。
【００３２】
ワードラインデコーダー回路は、本発明の技術分野で通常の知識を有した者にとって当然視される一般のワードラインデコーダー回路で構成されうる。ワードラインデコーダー回路は、印加されるローアドレス信号に応じてメインワードラインＭＷＬにメインワードラインイネーブル信号を提供する。
【００３３】
サブワードラインドライバ回路ＳＷＤは、少なくとも１つが具備され、メインワードラインＭＷＬにそれぞれ並列に連結される。
【００３４】
メインワードラインイネーブル信号が入力されるサブワードラインドライバ回路１１０は、メインワードラインＭＷＬを通じて提供されるメインワードラインイネーブル信号に応じて、選択されたサブワードラインＳＷＬ０にサブワードラインイネーブル信号を提供する。
【００３５】
ローカルワードラインドライバ回路ＬＷＤは、少なくとも１つ以上が具備され、それぞれのサブワードラインＳＷＬにそれぞれ並列に連結される。
【００３６】
サブワードラインイネーブル信号が入力されるローカルワードラインドライバ回路２１０は、サブワードラインドライバ回路１１０から提供されるサブワードラインイネーブル信号に応じて、選択されたローカルワードラインＬＷＬ００にローカルワードラインイネーブル信号を提供する。
【００３７】
ローカルワードラインＬＷＬにはそれぞれ少なくとも１つのメモリセルで構成されたセルアレイが連結される。１つのローカルワードラインＬＷＬには、従来技術においてワードラインドライバ回路に連結されていたメモリセルの個数と同一の個数のメモリセルが連結されうる。
【００３８】
選択されたローカルワードラインＬＷＬ００にローカルワードラインイネーブル信号が提供されると、ローカルワードラインＬＷＬ００に連結された少なくとも１つのメモリセルのアクセストランジスタがターンオンされる。
【００３９】
上述のレイアウト構造で半導体メモリ装置を構成しても、ローカルワードラインＬＷＤと連結されるサブワードラインＳＷＬをメタルラインで構成することにより、寄生抵抗を無視することが可能になり、寄生キャパシタンスも従来技術とほとんど差がない。即ち、従来技術の寄生キャパシタンスで選択されないローカルワードラインＬＷＤのジャンクション（Junction）キャパシタンス及びサブワードラインＳＷＬのラインキャパシタンスだけ追加された程度である。従って、１つのサブワードラインＳＷＬに多数個のローカルワードラインＬＷＤを使用しても、従来技術と比べて速度の差なしに具現することができる。
【００４０】
図２は図１のサブワードラインドライバ回路の一例を示す。図２に示すように、サブワードラインドライバ回路１１０は、１つのＰチャンネルトランジスタＰ１０２、第１ＮチャンネルトランジスタＮ１０２、第２ＮチャンネルトランジスタＮ１０１、及び制御信号ＳＷＬ＿ＰＲＢ，ＳＷＬ＿ＤＲＶが印加されるラインで構成される。
【００４１】
ＰチャンネルトランジスタＰ１０２は、メインワードラインＭＷＬがゲートに連結され、制御信号ＳＷＬ＿ＤＲＶが印加されるラインとサブワードラインＳＷＬとの間に連結される。ＰチャンネルトランジスタＰ１０２は、メインワードラインＭＷＬを通じて印加されるメインワードラインイネーブル信号により駆動されて、サブワードラインイネーブル信号をサブワードラインＳＷＬに提供する。
【００４２】
第１ＮチャンネルトランジスタＮ１０２は、メインワードラインＭＷＬがゲートに連結され、接地ラインとサブワードラインＳＷＬとの間に連結される。第１ＮチャンネルトランジスタＮ１０２は、メインワードラインディスエーブル信号の印加時にサブワードラインＳＷＬのフローティングを防止するためのものである。
【００４３】
第２ＮチャンネルトランジスタＮ１０１は、制御信号ＳＷＬ＿ＰＲＢをゲートに印加されて駆動され、接地ラインとサブワードラインＳＷＬとの間に連結される。第２チャンネルトランジスタＮ１０１は、メインワードラインイネーブル信号の印加時に選択されないサブワードラインＳＷＬのフローティングを防止するためのものである。
【００４４】
図２のサブワードラインドライバ回路１１０において、メインワードラインイネーブル信号は、従来とは異なって接地電圧レベル０Ｖを有し、メインワードラインディスエーブル信号は、電源電圧レベルＶＤＤを第２電圧レベルＶＤＤと仮定する場合、第２電圧レベルＶＤＤよりも一定レベル以上だけ高い電圧レベルを有する第１電圧レベルＶＰＰを有する。第１電圧レベルＶＰＰは、例えば、外部電源電圧レベルである。
【００４５】
以下、図２のサブワードラインドライバ回路の動作を説明する。
【００４６】
まず、メインワードラインディスエーブル信号が印加される状態、即ち、サブワードラインドライバ回路ＳＷＤが選択されない場合では、メインワードラインディスエーブル信号により駆動される第１ＮチャンネルトランジスタＮ１０２により、サブワードラインＳＷＬは接地電圧レベル０Ｖ状態に維持されてフローティングが防止される。
【００４７】
次いで、メインワードラインイネーブル信号が印加される場合を説明する。メインワードラインイネーブル信号が印加されると、メインワードラインイネーブル信号が印加されるメインワードラインＭＷＬに連結されたすべてのサブワードラインドライバ回路が駆動される。しかし、制御信号ＳＷＬ＿ＰＲＢ，ＳＷＬ＿ＤＲＶにより１つのサブワードラインＳＷＬが選択される。
【００４８】
メインワードラインイネーブル信号がメインワードラインＭＷＬを通じて印加されると、ＰチャンネルトランジスタＰ１０２は第１電圧レベルＶＰＰを有する制御信号ＳＷＬ＿ＤＲＶをサブワードラインＳＷＬにサブワードラインイネーブル信号として伝達する。制御信号ＳＷＬ＿ＤＲＶをサブワードラインイネーブル信号として伝達する素子としてＰチャンネルトランジスタＰ１０２を使用する場合、しきい電圧による電圧降下現象が起こらない。従って、サブワードラインイネーブル信号は、第１電圧レベルＶＰＰを維持し、ブースティング回路を必要としなくなる。また、従来技術と対比して１つのトランジスタを減少させることができる。
【００４９】
メインワードラインイネーブル信号がメインワードラインＭＷＬを通じて印加されても、制御信号ＳＷＬ＿ＤＲＶの電圧レベルが接地電圧レベル０Ｖを維持し、制御信号ＳＷＬ＿ＰＲＢが第１電圧レベルＶＰＰまたは第２電圧レベルＶＤＤを有する場合にはサブワードラインイネーブル信号が発生しない。即ち、メインワードラインイネーブル信号と制御信号ＳＷＬ＿ＰＲＢ，ＳＷＬ＿ＤＲＶにより選択されたサブワードラインＳＷＬのみにサブワードラインイネーブル信号が印加される。この場合、選択されないサブワードラインＳＷＬのフローティングを防止するために第２ＮチャンネルトランジスタＮ１０１が動作される。
【００５０】
図３乃至図６は、図１のローカルワードラインドライバ回路ＬＷＤの例を示すものである。図３乃至図６に示すようなローカルワードラインドライバ回路は、図２に示したサブワードラインドライバ回路に連結されて構成されることが好ましいが、従来のワードラインドライバ回路をサブワードラインドライバ回路として、図１のような構成を有してもよい。
【００５１】
図３に示すように、図１の適用例中で一つのローカルワードラインドライバ回路２１０ａは、２個のＮチャンネルトランジスタＮ２０１，Ｎ２０２と、第１制御信号ＷＬＥＮが印加されるラインと、第２制御信号ＷＬＥＮＢが印加されるラインとで構成される。
【００５２】
ＮチャンネルトランジスタＮ２０１は、ゲートに印加される第１制御信号ＷＬＥＮにより駆動され、サブワードラインＳＷＬとローカルワードラインＬＷＬとの間に連結される。ＮチャンネルトランジスタＮ２０１は、サブワードラインイネーブル信号をローカルワードラインイネーブル信号として、選択されたローカルワードラインＬＷＬに提供する。
【００５３】
ＮチャンネルトランジスタＮ２０２は、ゲートに印加される第２制御信号ＷＬＥＮＢにより駆動され、ローカルワードラインＬＷＬと接地ラインとの間に連結される。ＮチャンネルトランジスタＮ２０２は、選択されないローカルワードラインのフローティングを防止するためのものである。
【００５４】
第１制御信号ＷＬＥＮは、通常時には接地電圧レベルを維持し、ローカルワードラインＬＷＬを選択する場合には第１電圧レベルＶＰＰよりも一定電圧レベルだけ高い電圧レベルを有する。例えば、ローカルワードラインを選択する場合には、第１制御信号ＷＬＥＮの電圧レベルは、ＮチャンネルトランジスタＮ２０１のしきい電圧レベルＶｔｈに第１電圧レベルを加えたレベル（ＶＰＰ＋Ｖｔｈ）を有することができる。
【００５５】
第２制御信号ＷＬＥＮＢは、通常時には第２電圧レベルＶＤＤまたは第１電圧レベルＶＰＰを有し、ローカルワードラインＬＷＬを選択する場合には接地電圧レベルに遷移する。
【００５６】
図４に示したローカルワードラインドライバ回路２１０ａの動作を説明すると、まず、サブワードラインイネーブル信号が印加される前には第２制御信号ＷＬＥＮＢにより動作されるＮチャンネルトランジスタＮ２０２によりローカルワードラインＬＷＬは接地電圧レベルを有する。以後、サブワードラインＳＷＬが選択されてサブワードラインＳＷＬを通じてサブワードラインイネーブル信号が印加されると、選択されたローカルワードラインドライバ回路に連結された第１制御信号ＷＬＥＮは接地電圧レベル０Ｖから第１電圧レベルＶＰＰより一定電圧レベルだけ高い電圧レベルに遷移する。第１制御信号ＷＬＥＮにより駆動されるＮチャンネルトランジスタＮ２０１により、サブワードラインイネーブル信号は、ローカルワードラインイネーブル信号となってローカルワードラインＬＷＬに伝達される。第１制御信号ＷＬＥＮの電圧レベルが第１電圧レベルＶＰＰよりも一定レベル以上だけ高いため、ローカルワードラインイネーブル信号は第１電圧レベルＶＰＰを維持する。このとき、選択されないローカルワードラインドライバ回路の第１制御信号ＷＬＥＮは接地電圧レベル０Ｖ、第２制御信号ＷＬＥＮＢは第１電圧レベルＶＰＰまたは第２電圧レベルＶＤＤを有する。従って、ＮチャンネルトランジスタＮ２０２が駆動されて、選択されないローカルワードラインのフローティングを防止する。そして、サブワードラインＳＷＬが選択されなくてサブワードラインイネーブル信号が印加されない場合、第１制御信号ＷＬＥＮが第１電圧レベルＶＰＰよりも一定レベルだけ高い電圧レベルを有し、第２制御信号ＷＬＥＮＢが接地電圧レベルを有する場合にもＮチャンネルトランジスタＮ２０１を通じてローカルワードラインＬＷＬのフローティングが防止される。
【００５７】
図４に示すように、図１の適用例中における他の一つのローカルワードラインドライバ回路２１０ｂは、３つのＮチャンネルトランジスタＮ２０３，Ｎ２０４，Ｎ２０５と、第１制御信号ＷＬＥＮが印加されるラインと、第２制御信号ＷＬＥＮＢが印加されるラインとで構成される。
【００５８】
ＮチャンネルトランジスタＮ２０５は、第１制御信号ＷＬＥＮが印加されるラインとＮチャンネルトランジスタＮ２０３のゲートとの間に連結され、第２電圧レベルの制御信号により駆動される。
【００５９】
ＮチャンネルトランジスタＮ２０３は、サブワードラインＳＷＬとローカルワードラインＬＷＬとの間に連結されて、ＮチャンネルトランジスタＮ２０５とのブースティングによりサブワードラインイネーブル信号と同じ電圧レベルを有するローカルワードラインイネーブル信号を選択されたローカルワードラインＬＷＬに提供する。
【００６０】
ＮチャンネルトランジスタＮ２０４は、選択されないローカルワードラインのフローティングを防止するためのもので、ローカルワードラインＬＷＬと接地ラインとの間に連結され、第２制御信号ＷＬＥＮＢにより駆動される。
【００６１】
第１制御信号ＷＬＥＮは、通常は接地電圧レベルを維持し、ローカルワードラインＬＷＬを選択する場合には第１電圧レベルＶＰＰに遷移される。
【００６２】
第２制御信号ＷＬＥＮＢは、通常は第２電圧レベルまたは第１電圧レベルを有し、ローカルワードラインＬＷＬを選択する場合には接地電圧レベルに遷移する。
【００６３】
図４に示したローカルワードラインドライバ回路２０１ｂの動作を説明すると、まず、サブワードラインイネーブル信号が印加される前には第２制御信号ＷＬＥＮＢにより動作されるＮチャンネルトランジスタＮ２０４により、ローカルワードラインＬＷＬは接地電圧レベルを有する。以後、サブワードラインＳＷＬが選択されると、第１制御信号ＷＬＥＮは接地電圧レベル０Ｖから第１電圧レベルＶＰＰに遷移し、サブワードラインＳＷＬを通じてサブワードラインイネーブル信号が印加される。従って、従来のワードラインドライバの場合のようにＮチャンネルトランジスタＮ２０３のゲートノードがブースティングされて、サブワードラインイネーブル信号が電圧レベルのドロップなしに第１電圧レベルＶＰＰのローカルワードラインイネーブル信号として伝達される。
【００６４】
このとき、選択されないローカルワードラインドライバ回路において第１制御信号ＷＬＥＮは接地電圧レベル０Ｖ、第２制御信号ＷＬＥＮＢは第１電圧レベルＶＰＰまたは第２電圧レベルＶＤＤを有する。したがって、ＮチャンネルトランジスタＮ２０４が駆動されて、選択されないローカルワードラインＬＷＬのフローティングを防止する。そして、サブワードラインＳＷＬが選択されずサブワードラインイネーブル信号が印加されない場合、第１制御信号ＷＬＥＮが第１電圧レベルＶＰＰを有し、第２制御信号ＷＬＥＮＢが接地電圧レベルを有する場合にもＮチャンネルトランジスタＮ２０３を通じてローカルワードラインＬＷＬのフローティングが防止される。
【００６５】
図５に示すように、図１の適用例中における更に他の一つのローカルワードラインドライバ回路２１０ｃは、２個のＮチャンネルトランジスタＮ２０６，Ｎ２０７と、１つのＰチャンネルトランジスタＰ２０１と、制御信号ＷＬＥＮＢが印加されるラインとで構成される。
【００６６】
ＰチャンネルトランジスタＰ２０１は、サブワードラインＳＷＬとローカルワードラインＬＷＬとの間に連結されて、サブワードラインイネーブル信号の印加時に接地電圧レベルを有する制御信号ＷＬＥＮＢにより駆動され、サブワードラインイネーブル信号をローカルワードラインイネーブル信号として選択されたローカルワードラインＬＷＬに提供する。
【００６７】
ＮチャンネルトランジスタＮ２０６は、ローカルワードラインＬＷＬと接地ラインとの間に連結され、制御信号ＷＬＥＮＢにより駆動されて、選択されないローカルワードラインＬＷＬのフローティングを防止する。
【００６８】
ＮチャンネルトランジスタＮ２０７は、ローカルワードラインＬＷＬと接地ラインとの間に連結されて、メインワードラインディスエーブル信号により駆動されてローカルワードラインＬＷＬのフローティングを防止する。
【００６９】
制御信号ＷＬＥＮＢは、サブワードラインイネーブル信号が印加され、ローカルワードラインＬＷＬを選択する場合には接地電圧レベルを有し、ローカルワードラインＬＷＬが選択されない場合には第１電圧レベルＶＰＰを有する。
【００７０】
図５に示したローカルワードラインドライバ回路２１０ｃの動作を説明すると、まず、サブワードラインイネーブル信号が印加される前には、制御信号ＷＬＥＮＢにより動作されるＮチャンネルトランジスタＮ２０６により、ローカルワードラインＬＷＬは接地電圧レベルを有する。以後、サブワードラインＳＷＬが選択されると、サブワードラインＳＷＬを通じてサブワードラインイネーブル信号が印加される。サブワードラインイネーブル信号が印加されると同時に制御信号ＷＬＥＮＢは接地電圧レベルに遷移し、従って、ＰチャンネルトランジスタＰ２０１が動作されて、サブワードラインイネーブル信号が電圧ドロップなしにローカルワードラインイネーブル信号となって選択されたローカルワードラインＬＷＬに伝達される。
【００７１】
このとき、サブワードラインイネーブル信号が印加される場合に選択されないローカルワードラインＬＷＬに連結されたローカルワードラインドライバ回路において、制御信号ＷＬＥＮＢは第１電圧レベルＶＰＰを有し、従って、ＮチャンネルトランジスタＮ２０６が駆動されて選択されないローカルワードラインＬＷＬのフローティングを防止する。そして、サブワードラインイネーブル信号が印加されない場合には、ＮチャンネルトランジスタＮ２０７を通じてローカルワードラインＬＷＬのフローティングが防止される。
【００７２】
図６に示すように、図１の適用例中における更に他の一つのローカルワードラインドライバ回路２１０ｄは、２つのＮチャンネルトランジスタＮ２０８，Ｎ２０９と、１つのＰチャンネルトランジスタＰ２０３と、第１，第２制御信号ＷＬＥＮ，ＷＬＥＮＢが印加されるラインとで構成される。
【００７３】
ＰチャンネルトランジスタＰ２０３は、サブワードラインＳＷＬとローカルワードラインＬＷＬとの間に連結されて、サブワードラインイネーブル信号の印加時に第２制御信号ＷＬＥＮＢにより駆動され、サブワードラインイネーブル信号をローカルワードラインイネーブル信号として選択されたローカルワードラインＬＷＬに提供する。
【００７４】
ＮチャンネルトランジスタＮ２０８は、ローカルワードラインＬＷＬと接地ラインとの間に連結され、第２制御信号ＷＬＥＮＢにより駆動されて選択されないローカルワードラインＬＷＬのフローティングを防止する。
【００７５】
ＮチャンネルトランジスタＮ２０９は、サブワードラインＳＷＬとローカルワードラインＬＷＬとの間に連結され、第１制御信号ＷＬＥＮにより駆動されてローカルワードラインイネーブル信号を補完する役割をする。
【００７６】
第１制御信号ＷＬＥＮは、通常は接地電圧レベルを維持し、ローカルワードラインＬＷＬを選択する場合には第１電圧レベルＶＰＰまたは第２電圧レベルＶＤＤに遷移される。
【００７７】
第２制御信号ＷＬＥＮＢは、通常は第１電圧レベルＶＰＰを有し、ローカルワードラインＬＷＬを選択する場合には接地電圧レベル０Ｖに遷移する。
【００７８】
図６に示したローカルワードラインドライバ回路２１０ｄの動作を説明すると、まず、サブワードラインイネーブル信号が印加される以前には、第１制御信号ＷＬＥＮＢにより動作されるＮチャンネルトランジスタＮ２０６により、ローカルワードラインＬＷＬは接地電圧レベルを有する。以後、サブワードラインＳＷＬが選択されると、サブワードラインＳＷＬを通じてサブワードラインイネーブル信号が印加される。サブワードラインイネーブル信号が印加されると同時に第２制御信号ＷＬＥＮＢが接地電圧レベルに遷移するに従い、ＰチャンネルトランジスタＰ２０３が動作されてサブワードラインイネーブル信号が電圧ドロップなしにローカルワードラインイネーブル信号として選択されたローカルワードラインＬＷＬに伝達される。また、第１制御信号ＷＬＥＮにより駆動されるＮチャンネルトランジスタＮ２０９によりローカルワードラインイネーブル信号は補完される。
【００７９】
このとき、選択されないローカルワードラインＬＷＬに連結されたローカルワードラインドライバ回路において、第２制御信号ＷＬＥＮＢは第１電圧レベルＶＰＰを有し、従って、ＮチャンネルトランジスタＮ２０８が駆動されて選択されないローカルワードラインＬＷＬのフローティングを防止する。そして、サブワードラインＳＷＬが選択されずサブワードラインイネーブル信号が印加されない場合、第１制御信号ＷＬＥＮが第１電圧レベルＶＰＰまたは第２電圧レベルＶＤＤを有し、第２制御信号ＷＬＥＮＢが接地電圧レベルを有する場合にもＮチャンネルトランジスタＮ２０９を通じてローカルワードラインＬＷＬのフローティングが防止される。
【００８０】
図１乃至図６に示したようなワードラインドライバ構造の半導体メモリ装置では、従来のワードラインドライバ回路に比べてワードラインドライバ回路の面積を減少させることができる。即ち、半導体メモリ装置にセルアレイを８個だけ配置する場合を仮定すれば、従来技術では８個のワードラインドライバ回路が必要とされ、このときに使用されるトランジスタの個数は３２個である。しかし、本発明の実施形態におけるような３段構造を有するワードラインドライバ回路の構造を適用すると、１つのサブワードラインドライバＳＷＤと８個のローカルワードラインドライバ回路ＬＷＤとで構成することができ、このときに使用されるトランジスタの個数は１９個乃至２７個である。従って、半導体メモリ装置でワードラインドライバ回路が占める面積を相当に減少させることができるとの効果がある。
【００８１】
このような本発明の一実施形態によるワードラインドライバ回路の構造は、ＦＲＡＭ（Ferro electric Random Access Memory）に適用可能で、ＤＲＡＭ（Dynamic Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）、及びＭＲＡＭ（Magnetic Random Access Memory）にも適用可能であり、その他の半導体メモリ装置にも適用することができる。
【００８２】
図７は本発明の一実施形態による強誘電体メモリ装置（ＦＲＡＭ）に適用されるワードラインドライバ及びプレートラインドライバ回路ＳＷＰＤのレイアウト構造を示す。図７では、図１の構造のサブワードラインドライバ回路ＳＷＤにプレートラインドライバ回路が一体型に構成されて、ワードラインドライバ及びプレートラインドライバ回路ＳＷＰＤをなしている。
【００８３】
図７に示すように、本発明の一実施形態による強誘電体半導体メモリ装置のワードラインドライバ回路及びプレートラインドライバ回路ＳＷＰＤのレイアウト構造は、ワードラインデコーダー回路（図示せず）により制御されるメインワードラインＭＷＬと、サブワードラインドライバ回路及びプレートラインドライバ回路ＳＷＰＤにより制御されるサブワードラインＳＷＬ及びプレートラインＳＰＬ０，ＳＰＬ１と、ローカルワードラインドライバ回路ＬＷＤにより制御されるローカルワードラインＬＷＬとの３段構造を有する。
【００８４】
ローカルワードラインドライバ回路ＬＷＤは、図１乃至図６で説明した回路と同一な構造を有するため、その説明は省略する。
【００８５】
一体型に構成されたサブワードラインドライバ回路及びプレートラインドライバ回路（ＳＷＰＤ）１４０におけるプレートラインドライバ回路は、サブワードラインドライバ回路ＳＷＤと同一の個数だけ具備されて、メインワードラインＭＷＬにそれぞれ並列に連結され、１つのサブワードラインドライバ回路の制御を受ける複数個のメモリセルに共通に連結されたプレートラインＳＰＬにプレートラインイネーブル信号を提供する。
【００８６】
プレートラインドライバ回路では、メインワードラインイネーブル信号が印加されると、選択されたサブワードラインＳＷＬ０に連結された少なくとも１つのローカルワードラインドライバ回路ＬＷＤにより制御される複数個のメモリセルに共通に連結されるプレートラインＳＰＬ０にプレートラインイネーブル信号を提供する。
【００８７】
従来技術のワードラインドライバ回路及びプレートラインドライバ回路ＳＷＰＤの１つが駆動可能なメモリセルが３２個で、セルアレイを８個だけ配置する場合を仮定すれば、上述のようなレイアウト構造を使用しても、本実施形態の１つのサブワードラインドライバ回路ＳＷＤは８個のローカルワードラインドライバ回路ＬＷＤを駆動する。そして、それぞれのローカルワードラインＬＷＬはそれぞれ３２個のメモリセルと連結され、プレートラインＳＰＬは２５６個（３２×８）のメモリセルと連結される。このとき、８個のローカルワードラインドライバ回路ＬＷＤ中で１つのローカルワードラインドライバ回路ＬＷＤが選択されて、実際に動作するメモリセルの個数は３２個である。従って、プレートラインＳＰＬに連結された２６５個のメモリセル中で３２個だけが動作し、残りの２４個は動作しないため、プレートラインＳＰＬのローディングキャパシタンス問題が発生しない。言い換えれば、プレートラインＳＰＬと連結されているが、動作しないメモリセルの強誘電体キャパシタはフローティング状態となるため、プレートラインＳＰＬのローティングキャパシタンスに作用をほとんど及ぼさない。したがって、プレートラインＳＰＬは、従来技術とほとんど特性差のない状態で動作することができる。
【００８８】
図８は、図７のサブワードラインドライバ回路及びプレートラインドライバ回路（ＳＷＰＤ）１４０の一例を示す。図８に示すように、一体型に構成されたサブワードラインドライバ回路及びプレートラインドライバ回路１４０は、サブワードラインドライバ回路１１０とプレートラインドライバ回路１３０とで構成される。サブワードラインドライバ回路１１０は、図２で説明した同じような構造を有するため、プレートラインドライバ回路１３０についてのみ説明する。
【００８９】
プレートラインドライバ回路１３０は、１つのＰチャンネルトランジスタＰ３０１と、１つのＮチャンネルトランジスタＮ３０１と、制御信号ＳＰＬ＿ＤＲＶが印加されるラインを備える。
【００９０】
ＰチャンネルトランジスタＰ３０１は、メインワードラインＭＷＬを通じて印加されるメインワードラインイネーブル信号により駆動され、プレートラインＳＰＬと制御信号ＳＰ＿ＤＲＶが印加されるラインとの間に連結される。ＰチャンネルトランジスタＰ３０１は、メインワードラインイネーブル信号により駆動されて、制御信号ＳＰＬ＿ＤＲＶをプレートラインイネーブル信号としてプレートラインＳＰＬに提供する。
【００９１】
ＮチャンネルトランジスタＮ３０１は、メインワードラインディスエーブル信号により駆動され、プレートラインＳＰＬと接地ラインとの間に連結されて、メインワードライン信号が印加されない場合、即ち、メインワードラインディスエーブル信号が印加される場合に動作されてプレートラインＳＰＬのフローティングを防止する。
【００９２】
図７、図８に示すようなサブワードラインドライバ回路及びプレートラインドライバ回路ＳＷＰＤとローカルワードラインドライバ回路のレイアウト構造を有する強誘電体メモリ装置では、従来のワードラインドライバ回路及びプレートラインドライバ回路に対比してワードラインドライバ回路及びプレートラインドライバ回路が占める面積を減少させることができる。即ち、強誘電体半導体メモリ装置にセルアレイを８個だけ配置する場合を仮定すれば、従来技術では８個のワードラインドライバ回路及びプレートラインドライバ回路が必要とされ、このときに使用されるトランジスタの個数は５６個である。しかし、本発明の実施形態におけるような３段構造を有するワードラインドライバ回路及びプレートラインドライバ回路のレイアウト構造を適用すると、１つのサブワードラインドライバ回路及びプレートラインドライバ回路ＳＷＰＤと８個のローカルワードラインドライバ回路ＬＷＤで構成することができ、このときに使用されるトランジスタの個数は２１個乃至２９個である。従って、強誘電体半導体メモリ装置でワードラインドライバ回路及びプレートラインドライバ回路ＳＷＰＤが占める面積を相当に減少させることができる。
【００９３】
上述の実施形態の説明は本発明の徹底した理解を助けるために図面を参照して例示したものに過ぎないので、本発明を限定する意味として解釈されてはならない。また、本発明が属する技術分野で通常の知識を有した者にとって、本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは明らかなことである。例えば、思案の異なった場合に回路の内部構成を変更させるか、または回路の内部構成素子を他の等価的素子に対置できるのは明白なことである。
【図面の簡単な説明】
【００９４】
【図１】本発明の一実施形態によるワードラインドライバ回路を備える半導体メモリ装置のレイアウト図である。
【図２】図１のサブワードラインドライバ回路の適用例を示す回路図である。
【図３】、
【図４】、
【図５】、
【図６】図１のローカルワードラインドライバ回路の適用例を夫々示す図である。
【図７】本発明の一実施形態によるワードラインドライバ回路及びプレートラインドライバ回路を備える強誘電体半導体メモリ装置のレイアウト図である。
【図８】図７のワードラインドライバ回路及びプレートラインドライバ回路の回路図である。
【図９】従来のワードラインドライバ回路図である。
【図１０】従来の半導体メモリ装置のレイアウト図である。
【図１１】従来のワードラインドライバ回路及びプレートラインドライバ回路図である。
【図１２】従来の強誘電体半導体メモリ装置のレイアウト図である。
【符号の説明】
【００９５】
ＭＷＬ：メインワードライン
ＳＷＬ：サブワードライン
ＬＷＬ：ローカルワードライン
ＳＷＤ，１１０：サブワードラインドライバ回路
ＬＷＤ，２１０：ローカルワードラインドライバ回路
１２０：セルアレイ
【図１】
2006127741.tif 000003
【図２】
2006127741.tif 000004
【図３】
2006127741.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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