(57)【要約】【課題】  対応する変調方式の増加による回路規模の増大を防ぐ。指定変調方式に応じてマッピングおよびマッピングにより生じた誤差の補正を適切に行なって復調精度の劣化を回避する。【解決手段】  ディジタル変調器は、指定変調方式がその属する変調方式の組において最大多値数を有する場合にその変調方式のシンボルに送信信号を変換し、その変調方式が最大多値数を有しない場合に最大多値数の変調方式のシンボルの集合の一部に属するシンボルに送信信号を変換するマッピング部４０と、シンボルに帯域制限および搬送波信号の乗算を行なうディジタルフィルタ部５０と、指定変調方式がその属する変調方式の組において最大多値数を有する場合に乗算結果の振幅を補正せず、その変調方式が最大多値数でない場合に乗算結果の振幅を補正するか否かをその組に基づいて判断して補正を行なう振幅補正部１００とを備える。【選択図】        図１
2006115393.tif 000002
【特許請求の範囲】
【請求項１】
変調方式の種類に応じて１または複数の変調方式の組に分類された複数の変調方式に対応可能なディジタル変調器であって、
前記複数の変調方式の中から指定された変調方式に応じた速度を有するベースバンド信号を生成するプロセッサ部と、
前記指定された変調方式が属する変調方式の組において、前記指定された変調方式が最大の多値数を有する変調方式である場合には、直交する２つの成分のデータからなる前記指定された変調方式のシンボルマッピングデータに前記ベースバンド信号を変換し、前記指定された変調方式が最大の多値数を有する変調方式でない場合には、前記指定された変調方式が属する変調方式の組において最大の多値数を有する変調方式のシンボルマッピングデータの集合の一部に属するシンボルマッピングデータに前記ベースバンド信号を変換するマッピング部と、
前記シンボルマッピングデータに帯域制限を行ない、搬送波信号を乗算するディジタルフィルタ部と、
前記指定された変調方式が属する変調方式の組において、前記指定された変調方式が最大の多値数を有する変調方式である場合には、前記乗算結果の振幅を補正せず、前記指定された変調方式が最大の多値数を有する変調方式でない場合には、前記乗算結果の振幅を補正するか否かを前記指定された変調方式が属する変調方式の組に基づいて判断し、前記判断結果に基づいて前記補正を行なう振幅補正部と、
前記補正された乗算結果をアナログ信号に変換する変換部とを備えるディジタル変調器。
【請求項２】
前記振幅補正部は、前記指定された変調方式が属する変調方式の組において、前記指定された変調方式が最大の多値数を有する変調方式でない場合であって、前記指定された変調方式が位相変調方式の組に属するときには前記乗算結果の振幅を補正せず、前記指定された変調方式が直交振幅変調方式の組に属するときには前記乗算結果の振幅を補正する請求項１記載のディジタル変調器。
【請求項３】
前記振幅補正部は、前記指定された変調方式が属する変調方式の組において、前記指定された変調方式が最大の多値数を有する変調方式でない場合であって、前記乗算結果の振幅を補正すると判断したときには、前記指定された変調方式における各シンボル点の振幅の最大値と、前記変調方式が属する組において最大の多値数を有する変調方式における各シンボル点の振幅の最大値とが等しくなる倍数を選択して、前記乗算結果の振幅に前記選択した倍数を乗算することにより前記補正を行なう請求項１記載のディジタル変調器。
【請求項４】
前記ディジタルフィルタ部は、
最新の一定期間分の前記シンボルマッピングデータを蓄積する蓄積部と、
前記一定期間を分割した期間である各シンボル区間に対応した前記乗算結果をそれぞれ保存し、前記蓄積された各シンボルマッピングデータをアドレスとして受けて前記各シンボル区間に対応する前記乗算結果をそれぞれ出力する記憶部と、
前記記憶部から受けた前記各乗算結果を加算する加算部とを含み、
前記記憶部は前記変調方式の組において最大の多値数を有する変調方式の前記乗算結果を保存する請求項１記載のディジタル変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ディジタル変調器に関し、より特定的には、複数の変調方式に対応した通信装置が備えるディジタル変調器に関する。
【背景技術】
【０００２】
従来より、ＰＨＳ（Personal Handyphone System）などの移動体通信システムにおいては、伝送効率を向上させるために、送信したい情報であるベースバンド信号で搬送波信号を変調することによって、情報の伝送が行なわれている。
【０００３】
変調には、ベースバンド信号に応じて搬送波信号の振幅を変調させる振幅変調方式、ベースバンド信号に応じて搬送波信号の周波数を偏移させる周波数変調方式、ベースバンド信号に応じて搬送波信号の位相を変化させる位相変調方式などの種々の方式が存在する。
【０００４】
これらの変調方式のなかで、ＰＨＳなどの移動体通信システムにおいては、位相変調方式の１つである、π／４シフトＱＰＳＫ（Quadrature Phase Shift Keying）変調方式が
採用されている。
【０００５】
変調は、端末装置および無線基地装置の各々が備えるディジタル変調器において行なわれる（例えば、特許文献１参照）。
【０００６】
特許文献１記載のディジタル変調器は、シリアルのベースバンド信号をパラレルデータに変換するためのシリアル／パラレル変換回路と、パラレルデータからシンボルマッピングデータを生成するマッピングを行なうマッピング回路と、シンボルマッピングデータの帯域制限および搬送波信号との乗算を行なうディジタルフィルタと、ディジタルフィルタの出力をアナログの変調信号に変換するデジタル／アナログ変換器と、ローパスフィルタとを備える。
【０００７】
ここで、マッピングとは、２つの直行成分、すなわち同相（Ｉ相）成分および直交（Ｑ相）成分からなるＩＱ座標軸平面における各シンボル点のうちのいずれかのシンボル点に入力データであるパラレルデータを対応付けることをいう。すなわち、マッピングとは、シンボル点を表わすＩ相成分のデータおよびＱ相成分のデータからなるシンボルマッピングデータに入力データを変換することをいう。
【０００８】
ここで、ディジタルフィルタの実現方法として、シンボルタップＲＯＭ（Read Only Memory）分割法が従来から採用されている。
【０００９】
シンボルタップＲＯＭ分割法とは、シンボルマッピングデータをナイキストフィルタで帯域制限したデータと搬送波信号との乗算結果をＲＯＭに保存しておき、シンボルマッピングデータをＲＯＭのアドレスに入力して乗算結果をＲＯＭから取り出す方法である。
【００１０】
ここで、ナイキストフィルタとは、符号間干渉のない伝送特性（ナイキスト特性）を実現する周知のフィルタのことである。一般に、ディジタル無線通信においては、電波の有効利用の観点からディジタルフィルタを用いてディジタルデータの周波数スペクトラムを狭帯域化しており、この狭帯域化による符号間干渉を防ぐためにナイキストフィルタが用いられる。
【００１１】
特許文献１記載のディジタル変調器は、π／４シフトＱＰＳＫ変調方式のみに対応していることから、ディジタルフィルタのＲＯＭもπ／４シフトＱＰＳＫにおける乗算結果のみを保存する構成である。
【００１２】
一方、最近の移動体通信システムでは、データ通信のように、従来の音声通信に比べて高速かつ大容量のデータ伝送が要求されることから、上記のπ／４シフトＱＰＳＫ変調方式に比べてより多値数の多い変調方式が採用されている。このような多値変調方式の一例として、１６ＱＡＭ（直交振幅変調：Quadrature Amplitude Modulation）変調方式および６４ＱＡＭ変調方式が知られている。
【００１３】
各変調方式は伝送速度および雑音耐性がそれぞれ異なるため、移動端末装置および無線基地装置は、これらの変調方式のうち１つのみに対応するのではなく、通信環境に応じて各変調方式を選択する適応変調方式が従来から提案されている。
【００１４】
例えば、特許文献２記載のディジタル変調器は、指定された変調方式におけるシンボル点をディジタル変調器が対応する変調方式の中で最大の多値数を有する変調方式におけるシンボル点（信号点）に近似して配置するマッピングを行なう。そして、近似によって生じる各変調方式ごとのシンボル点の誤差を補正する。このような構成により、変調回路を共通化して回路規模の削減を図ることができ、また、シンボル点の誤差による復調精度の劣化を回避することができる。
【特許文献１】特開平５−２９２１３５号公報
【特許文献２】特開２００３−２９８６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところが、特許文献１記載のディジタル変調器において複数の変調方式に対応するためには、ディジタルフィルタにおけるＲＯＭに各変調方式に対応した乗算結果を保存する必要がある。したがって、特許文献１記載のディジタル変調器では、対応する変調方式の増加によって回路規模が増大するという問題点があった。
【００１６】
また、特許文献２記載のディジタル変調器では、位相変調方式におけるシンボル点をディジタル変調器が対応する変調方式の中で最大の多値数を有する変調方式におけるシンボル点に近似して配置するマッピングを行なうと、近似したシンボル点を補正しても元のシンボル点に一致させることができず、シンボル点の誤差によって復調精度が劣化する場合があるという問題点があった。
【００１７】
それゆえに、この発明の目的は、対応する変調方式の増加による回路規模の増大を防ぐことが可能なディジタル変調器を提供することである。
【００１８】
さらに、この発明の目的は、指定された変調方式に応じてマッピングを適切に行ない、マッピングにより生じたシンボル点の誤差の補正を適切に行なうことにより、シンボル点の誤差による復調精度の劣化を回避することが可能なディジタル変調器を提供することである。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、この発明に係わるディジタル変調器は、変調方式の種類に応じて１または複数の変調方式の組に分類された複数の変調方式に対応可能なディジタル変調器であって、複数の変調方式の中から指定された変調方式に応じた速度を有するベースバンド信号を生成するプロセッサ部と、指定された変調方式が属する変調方式の組において、指定された変調方式が最大の多値数を有する変調方式である場合には、直交する２つの成分のデータからなる指定された変調方式のシンボルマッピングデータにベースバンド信号を変換し、指定された変調方式が最大の多値数を有する変調方式でない場合には、指定された変調方式が属する変調方式の組において最大の多値数を有する変調方式のシンボルマッピングデータの集合の一部に属するシンボルマッピングデータにベースバンド信号を変換するマッピング部と、シンボルマッピングデータに帯域制限を行ない、搬送波信号を乗算するディジタルフィルタ部と、指定された変調方式が属する変調方式の組において、指定された変調方式が最大の多値数を有する変調方式である場合には、乗算結果の振幅を補正せず、指定された変調方式が最大の多値数を有する変調方式でない場合には、乗算結果の振幅を補正するか否かを指定された変調方式が属する変調方式の組に基づいて判断し、判断結果に基づいて補正を行なう振幅補正部と、補正された乗算結果をアナログ信号に変換する変換部とを備える。
【００２０】
好ましくは、振幅補正部は、指定された変調方式が属する変調方式の組において、指定された変調方式が最大の多値数を有する変調方式でない場合であって、指定された変調方式が位相変調方式の組に属するときには乗算結果の振幅を補正せず、指定された変調方式が直交振幅変調方式の組に属するときには乗算結果の振幅を補正する。
【００２１】
好ましくは、振幅補正部は、指定された変調方式が属する変調方式の組において、指定された変調方式が最大の多値数を有する変調方式でない場合であって、乗算結果の振幅を補正すると判断したときには、指定された変調方式における各シンボル点の振幅の最大値と、変調方式が属する組において最大の多値数を有する変調方式における各シンボル点の振幅の最大値とが等しくなる倍数を選択して、乗算結果の振幅に選択した倍数を乗算することにより補正を行なう。
【００２２】
好ましくは、ディジタルフィルタ部は、最新の一定期間分のシンボルマッピングデータを蓄積する蓄積部と、一定期間を分割した期間である各シンボル区間に対応した乗算結果をそれぞれ保存し、蓄積された各シンボルマッピングデータをアドレスとして受けて各シンボル区間に対応する乗算結果をそれぞれ出力する記憶部と、記憶部から受けた各乗算結果を加算する加算部とを含み、記憶部は変調方式の組において最大の多値数を有する変調方式の乗算結果を保存する。
【発明の効果】
【００２３】
この発明によれば、対応する変調方式の増加による回路規模の増大を防ぐことができる。
【００２４】
さらに、この発明によれば、指定された変調方式に応じてマッピングを適切に行ない、マッピングにより生じたシンボル点の誤差の補正を適切に行なうことにより、シンボル点の誤差による復調精度の劣化を回避することができる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２６】
図１は、この発明の実施の形態に従うディジタル変調器の構成を示すブロック図である。以下の実施の形態においては、適応変調の一例として、ＢＰＳＫ（Binary Phase Shift Keying）変調方式、π／４シフトＱＰＳＫ変調方式、１６ＱＡＭ変調方式および６４ＱＡＭ変調方式の間での適応変調を実現するためのディジタル変調器の構成について提案する。
【００２７】
図１を参照して、ディジタル変調器は、ＣＰＵ（プロセッサとも称する）１０と、タイミング信号生成回路２０と、シリアル／パラレル変換回路（Ｓ／Ｐ）３０と、マッピング回路４０と、ディジタルフィルタ５０と、ディジタル／アナログ変換器（Ｄ／Ａ）８０と、ローパスフィルタ（ＬＰＦ）９０と、振幅補正回路１００とを備える。
【００２８】
ＣＰＵ１０は、ディジタル変調器全体の変調処理を制御する。また、ＣＰＵ１０は、シリアルのベースバンド信号ＡＮを生成する。さらに、ＣＰＵ１０は、バースト送信開始時、すなわちベースバンド信号ＡＮの出力開始時にバースト入力信号ＢＩＮを活性化させる。ここで、バースト送信とは、通信システムにおいて時分割多重方式を実現するために、通信装置が常に信号を送信するのではなく所定の期間だけ信号を送信する方法をいう。なお、バースト入力信号ＢＩＮは、後述するように、ディジタルフィルタ５０におけるマスク制御回路５３に与えられる信号である。
【００２９】
ＣＰＵ１０は、ＢＰＳＫ，π／４シフトＱＰＳＫ，１６ＱＡＭ，６４ＱＡＭのうちのいずれの変調方式で送信するかを判断し、変調方式を指定するための３ビットのモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ２を出力する。詳細には、モード選択信号［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］は、ＢＰＳＫ変調方式を選択するときには［０，０，０］を示し、π／４シフトＱＰＳＫ変調方式を選択するときには［０，０，１］を示し、１６ＱＡＭ変調方式を選択するときには［１，１，０］を示し、６４ＱＡＭ変調方式を選択するときには［０，１，１］を示す。
【００３０】
タイミング信号生成回路２０は、シンボル速度よりも高速の入力クロック信号ＣＬＫによって駆動され、クロック信号ＣＬＫ１，ＣＬＫ２と、ディジタルフィルタ５０に与える出力パルスＡ０〜Ａ３およびＩ相Ｑ相切換信号Ｉ／Ｑとを生成する。
【００３１】
詳細には、タイミング信号生成回路２０は、ＣＰＵ１０からモード選択信号ＭＯＤＳＥ
Ｌ１，ＭＯＤＳＥＬ０を受けると、モード選択信号ＭＯＤＳＥＬによって指定される変調方式に応じた速度のクロック信号ＣＬＫ１を生成する。
【００３２】
図２は、図１に示すタイミング信号生成回路２０の構成を示す回路図である。
【００３３】
図２を参照して、タイミング信号生成回路２０は、入力クロック信号ＣＬＫをカウントするカウンタ回路２１と、マルチプレクサ２２と、フリップフロップ２３と、ＮＯＴ回路Ｇ２０とを備える。
【００３４】
カウンタ回路２１は、図示は省略するが、縦続接続された５段のフリップフロップを含み、３２進アップカウンタを構成する。入力クロック信号ＣＬＫを受ける１段目のフリップフロップは、入力クロック信号ＣＬＫを１／２に分周した出力パルスを生成し、Ｉ相Ｑ相切換信号Ｉ／Ｑとして出力する。Ｉ相Ｑ相切換信号Ｉ／Ｑを受ける２段目のフリップフロップは、Ｉ相Ｑ相切換信号Ｉ／Ｑを１／２に分周した出力パルスＡ０を生成する。３段目、４段目および５段目のフリップフロップも同様に、１段ごとに１／２ずつ分周した出力パルスＡ１，Ａ２，Ａ３を生成して出力する。
【００３５】
入力クロック信号ＣＬＫの１／３２（＝１／２５）に分周された出力パルスＡ３は、ＮＯＴ回路Ｇ２０によって反転され、クロック信号ＣＬＫ２として出力される。クロック信号ＣＬＫ２は、シンボル速度を有するクロックであり、図１に示すように、シリアル／パラレル変換回路３０、マッピング回路４０およびディジタルフィルタ５０に供給され、各々の入力データのラッチに用いられる。
【００３６】
出力パルスＡ０〜Ａ３は、図１に示すディジタルフィルタ５０に与えられる。また、Ｉ相Ｑ相切換信号Ｉ／Ｑは、後述するように、ディジタルフィルタ５０をＩ相のデータとＱ相のデータとの間で時分割多重利用するために用いられる。
【００３７】
図３は、タイミング信号生成回路２０が出力するＣＬＫ１と、モード選択信号ＭＯＤＳＥＬ１およびＭＯＤＳＥＬ０との関係を示す図である。
【００３８】
図３を参照して、タイミング信号生成回路２０におけるマルチプレクサ２２は、ＢＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，０］に相当）には、シンボル速度と同速度の出力パルスＡ３を選択する。また、π／４シフトＱＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，１］に相当）には、シンボル速度の２倍の速度を有する出力パルスＡ２が選択される。また、１６ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［１，０］に相当）には、シンボル速度の４倍の速度を有する出力パルスＡ１が選択される。また、６４ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［１，１］に相当）には、シンボル速度の８倍の速度を有する出力パルスＡ０が選択される。
【００３９】
なお、Ｉ相Ｑ相切換信号Ｉ／Ｑは出力パルスＡ０の２倍、すなわちシンボル速度の１６倍の速度を有する。
【００４０】
タイミング信号生成回路２０におけるマルチプレクサ２２が選択した出力パルスが、フリップフロップ２３において入力クロック信号ＣＬＫのタイミングでサンプリングされて保持された後、クロック信号ＣＬＫ１として出力される。クロック信号ＣＬＫ１は、図１に示すように、シリアル／パラレル変換回路３０に与えられ、シリアルのベースバンド信号ＡＮのラッチに用いられる。
【００４１】
再び図１を参照して、シリアル／パラレル変換回路３０は、ＣＰＵ１０から受けたシリアルのベースバンド信号ＡＮを、クロック信号ＣＬＫ１，ＣＬＫ２に同期したパラレルの７ビットのデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）に変換する。
【００４２】
図４は、図１に示すシリアル／パラレル変換回路３０の構成を示す回路図である。
【００４３】
図４を参照して、シリアル／パラレル変換回路３０は、縦続接続される８個のフリップフロップ３１Ａ〜３８Ａと、フリップフロップ３１Ａ〜３６Ａおよびフリップフロップ３８Ａのそれぞれの出力に対応して接続される７個のフリップフロップ３１Ｂ〜３６Ｂおよびフリップフロップ３８Ｂとを含む。
【００４４】
フリップフロップ３１Ａは、シリアルのベースバンド信号ＡＮを、タイミング信号生成回路２０から与えられるクロック信号ＣＬＫ１のタイミングでサンプリングして保持し、出力する。フリップフロップ３２Ａは、フリップフロップ３１Ａから受けたデータを、クロック信号ＣＬＫ１の１周期後にサンプリングして出力する。このようにして、フリップフロップ３１Ａ〜３８Ａにはクロック信号ＣＬＫ１の１周期間隔でサンプリングされたベースバンド信号ＡＮが８ビット分保持される。
【００４５】
また、フリップフロップ３１Ａ〜３６Ａおよびフリップフロップ３８Ａからクロック信号ＣＬＫ１のタイミングで出力される７ビットのパラレルデータ（Ｎｔ−１，Ｍｔ−１，Ｌｔ−１，Ｋｔ−１，Ｊｔ−１，Ｉｔ−１，Ｈｔ−１）は、フリップフロップ３１Ｂ〜３６Ｂおよびフリップフロップ３８Ｂにより、タイミング信号生成回路２０から与えられるシンボル周期のクロック信号ＣＬＫ２のタイミングでサンプリングされて保持され、７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）として出力される。
【００４６】
このようにして、シリアルのベースバンド信号ＡＮは、７ビットのパラレルデータに変換される。ここで、フリップフロップ３１Ａ〜３８Ａがシリアルのベースバンド信号ＡＮをサンプリングするタイミングを与えるクロック信号ＣＬＫ１は、前述のように、変調方式ごとに異なる速度を有する。なお、シリアルのベースバンド信号ＡＮが変調方式に応じた速度を有することは言うまでもない。
【００４７】
したがって、それぞれの変調方式において、シリアル／パラレル変換回路３０から出力されるパラレルデータは、以下のようになる。
【００４８】
図５は、π／４シフトＱＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【００４９】
同図を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の速度の２倍である。また、クロック信号ＣＬＫ１は、シンボル周期を有するクロック信号ＣＬＫ２の２倍の速度を有する。
【００５０】
ここで、シリアル／パラレル変換回路３０が出力する７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうち、π／４シフトＱＰＳＫ変調方式では２ビットのパラレルデータ（Ｎｔ，Ｍｔ）を使用する。
【００５１】
同図に示すように、ＣＬＫ２のタイミングでサンプリングされる２ビットのパラレルデータ（Ｎｔ，Ｍｔ）は、クロック信号ＣＬＫ２の１周期間で（Ｎ−１，Ｎ−２）から（Ｎ１，Ｎ０）へと変化する。すなわち、クロック信号ＣＬＫ２の１周期間で、フリップフロップ３１Ｂおよび３２Ｂに保持されているベースバンド信号ＡＮのデータが更新される。
【００５２】
このようにして、π／４シフトＱＰＳＫ変調方式では、シンボル周期ごとに新たな２ビットのパラレルデータが順次出力される。
【００５３】
図６は、ＢＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【００５４】
同図を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の速度と同じである。また、クロック信号ＣＬＫ１は、シンボル周期を有するクロック信号ＣＬＫ２と同じ速度を有する。
【００５５】
ここで、シリアル／パラレル変換回路３０が出力する７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうち、ＢＰＳＫ変調方式では１ビットのデータ（Ｎｔ）を使用する。
【００５６】
同図に示すように、ＣＬＫ２のタイミングでサンプリングされる１ビットのデータ（Ｎｔ）は、クロック信号ＣＬＫ２の１周期間で（Ｎ−１）から（Ｎ０）へと変化する。すなわち、クロック信号ＣＬＫ２の１周期間で、フリップフロップ３１Ｂに保持されているベースバンド信号ＡＮのデータが更新される。
【００５７】
このようにして、ＢＰＳＫ変調方式では、シンボル周期ごとに新たな１ビットのパラレルデータが順次出力される。
【００５８】
図７は、１６ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【００５９】
同図を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の速度の４倍である。また、クロック信号ＣＬＫ１は、シンボル周期を有するクロック信号ＣＬＫ２の４倍の速度を有する。
【００６０】
ここで、シリアル／パラレル変換回路３０が出力する７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうち、１６ＱＡＭ変調方式では４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）を使用する。
【００６１】
同図に示すように、ＣＬＫ２のタイミングでサンプリングされる４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）は、クロック信号ＣＬＫ２の１周期間で（Ｎ０，Ｎ−１，Ｎ−２，Ｎ−３）から（Ｎ４，Ｎ３，Ｎ２，Ｎ１）へと変化する。すなわち、クロック信号ＣＬＫ２の１周期間で、フリップフロップ３１Ｂ〜３４Ｂに保持されているベースバンド信号ＡＮのデータが更新される。
【００６２】
このようにして、１６ＱＡＭ変調方式ではでは、シンボル周期ごとに新たな４ビットのパラレルデータが順次出力される。
【００６３】
図８は、６４ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【００６４】
同図を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の速度の６倍である。また、クロック信号ＣＬＫ１は、シンボル周期を有するクロック信号ＣＬＫ２の８倍の速度を有する。
【００６５】
同図に示すように、ＣＬＫ２のタイミングでサンプリングされる７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）は、クロック信号ＣＬＫ２の１周期間で（Ｎ０，Ｎ−１，Ｎ−１，Ｎ−２，Ｎ−３，Ｎ−４，Ｎ−４，Ｎ−５）から（Ｎ６，Ｎ５，Ｎ５，Ｎ４，Ｎ３，Ｎ２，Ｎ２，Ｎ１）へと変化する。すなわち、クロック信号ＣＬＫ２の１周期間で、フリップフロップ３１Ｂ〜３６Ｂおよびフリップフロップ３８Ｂに保持されているベースバンド信号ＡＮのデータが更新される。ここで、同図の上方のＵＮＵＳＥＤはフリップフロップ３７Ａが出力するデータである。また、同図の下方のＵＮＵＳＥＤはフリップフロップ３７Ａが出力するデータをクロック信号ＣＬＫ２のタイミングで保持したと仮定した場合のデータである。
【００６６】
６４ＱＡＭ変調方式においては、フリップフロップ３１Ｂ〜３６Ｂおよびフリップフロップ３８Ｂが出力する７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうち、データの重複していない６ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）が使用される。このようにして、６４ＱＡＭ変調方式では、シンボル周期ごとに新たな６ビットのパラレルデータが順次出力される。
【００６７】
再び図１を参照して、７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）は、マッピング回路４０へ伝達される。マッピング回路４０は、ＣＰＵ１０から与えられるモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ２によって指定される変調方式に応じて、７ビットのパラレルデータをマッピングする。
【００６８】
図９〜図１１は、図１に示すディジタル変調器におけるマッピング回路４０の各部の構成を示す回路図である。マッピング回路４０は、図９に示すπ／４シフトＱＰＳＫ変調方式用のマッピング部、図１０に示すＢＰＳＫ変調方式、１６ＱＡＭ変調方式および６４ＱＡＭ変調方式用のマッピング部ならびに図１１に示す選択部を備える。
【００６９】
図９に示すπ／４シフトＱＰＳＫ変調方式用マッピング部は、シリアル／パラレル変換回路３０から２ビットのパラレルデータ（Ｎｔ，Ｍｔ）を受けて、π／４シフトＱＰＳＫ変調方式のシンボルマッピングデータであるＱＰＳＫ−Ｉ０、ＱＰＳＫ−Ｉ１、ＱＰＳＫ−Ｑ０およびＱＰＳＫ−Ｑ１を生成し、図１１に示す選択部へ出力する。
【００７０】
また、図９に示すπ／４シフトＱＰＳＫ変調方式用マッピング部は、４ビットパラレルレジスタ４１と、ＥＸＯＲ回路Ｇ４０と、加算器４４と、ＥＸＮＯＲ回路Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５と、ＮＯＴ回路Ｇ４３とを含む。
【００７１】
ＥＸＯＲ回路Ｇ４０は、２ビットのパラレルデータ（Ｎｔ，Ｍｔ）を受けて、両者が等しいときに”０”（＝「Ｌ」に相当）を出力し、異なるときに”１”（＝「Ｈ」に相当）を加算器４４に出力する。
【００７２】
さらに、２ビットパラレルデータのうち（Ｍｔ）は、加算器４４の入力Ａ３に入力される。図９に示すように、加算器４４の入力Ａ２，Ａ３と、電源電圧および接地電圧がそれぞれ与えられる入力Ａ１，Ａ４は、位相変化を表わす４ビットのデータ［Ａ４；Ａ１］を構成する。
【００７３】
加算器４４は、現在のシンボル点を表わす３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）として出力Ｓ１〜Ｓ３を出力する。
【００７４】
４ビットパラレルレジスタ４１は、シンボル周期のクロック信号ＣＬＫ２に応答して、加算器４４から受けた３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）を１シンボル前のシンボル点として保持する。さらに、４ビットパラレルレジスタ４１は、１シンボル前のシンボル点を表わす３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）を加算器４４へ出力する。
【００７５】
加算器４４は、４ビットパラレルレジスタ４１から受けた１シンボル前のシンボル点を表わす３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）を入力Ｂ１〜Ｂ３として入力する。ここで、加算器４４の入力Ｂ１〜Ｂ３と、接地電圧が与えられる入力Ｂ４とは、１シンボル前のシンボル点を表わす４ビットのデータ［Ｂ４；Ｂ１］を構成する。
【００７６】
そして、加算器４４は、［Ａ４；Ａ１］と［Ｂ４；Ｂ１］との加算結果を出力Ｓ１〜Ｓ４として出力する。すなわち、加算器４４は、１シンボル前のシンボル点に位相変化を加算して、現在のシンボル点を生成する。なお、図９に示すように、加算結果の最上位のビットである出力Ｓ４は使用されない。
【００７７】
加算結果、すなわち現在のシンボル点を表わす３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）は、４ビットパラレルレジスタ４１および論理回路Ｇ４１〜Ｇ４５に出力される。
【００７８】
ＥＸＮＯＲ回路Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５とＮＯＴ回路Ｇ４３とは、現在のシンボル点を表わす３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）をデコードして、π／４シフトＱＰＳＫ変調方式のシンボルマッピングデータであるＱＰＳＫ−Ｉ０、ＱＰＳＫ−Ｉ１、ＱＰＳＫ−Ｑ０およびＱＰＳＫ−Ｑ１を生成し、図１１に示す選択部へ出力する。
【００７９】
以下において、π／４シフトＱＰＳＫ変調方式におけるマッピング回路４０の動作原理について詳細に説明する。
【００８０】
図１２は、ＩＱ座標軸平面上のπ／４シフトＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【００８１】
図１２を参照して、ある時点におけるベースバンド信号のＩ相成分およびＱ相成分のデータに対応するシンボル点は、ＩＱ座標軸平面上で同心円上に位置する４個のシンボル点ａ，ｃ，ｅ，ｇのいずれかである。ここでは、シンボル点ａと仮定する。シンボル点ａは１シンボル周期後に、Ｉ軸およびＱ軸をπ／４回転させて得られる新たなＩ軸およびＱ軸と同心円との交点であるシンボル点ｂ，ｄ，ｆ，ｈのいずれかに移動する。すなわち、図１２に示すように、データ（００，０１，１０，１１）を位相変化（π／４，３π／４，５π／４，７π／４）に対応させることによって、１シンボルで２ビットのデータを送信することができる。
【００８２】
π／４シフトＱＰＳＫ変調方式では、変調器が、ベースバンド信号をシンボル点の位相変化（π／４，３π／４，５π／４，７π／４）のいずれかに対応付けて１シンボル前のシンボル点から現在のシンボル点を生成する差動符号化を行なう。そして、復調器が、連続するシンボルの位相差に基づいて変調器が送信したベースバンド信号を推定する。本実施の形態に係るディジタル変調器は、このような差動符号化を用いたπ／４シフトＱＰＳＫ変調を行なう。
【００８３】
図１３を参照して、本実施の形態に係るディジタル変調器が行なうπ／４シフトＱＰＳＫ変調方式における各シンボル点は、３ビットの２進符号で表わされる。以下に示すマッピング動作においては、計算の簡略化のため、これらのシンボル点を”０”〜”７”の１０進数で表現することとする。すなわち、シンボル点（０００），（００１），（０１０），・・・，（１１１）は、それぞれ、”０，１，２，・・・，７”で表わされる。
【００８４】
さらに、シンボル点を１０進数で表わしたことに伴なって、２ビットのパラレルデータ（Ｎｔ，Ｍｔ）に対応する位相変化についても、１０進数表記（ＡＤＤ−ＤＡＴＡ）に変換する。
【００８５】
図１４は、π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【００８６】
図１４を参照して、２ビットパラレルデータ（Ｎｔ，Ｍｔ）に対応する４ビットのデータ［Ａ４；Ａ１］は、（０，０）のときに１０進数で”１”，（１，０）のときに１０進数で”３”，（１，１）のときに１０進数で”５”，（０，１）のときに１０進数で”７”の位相変化を表わす。この位相変化を１シンボル前のシンボル点を示す”０”〜”７”に加算し、その結果にモジュロ８演算処理を施すことにより、現シンボルのシンボル点を示す”０”〜”７”の数値を得ることができる。なお、モジュロ８演算処理とは、ある数値を８で割った余りを求める演算をいう。
【００８７】
図１５は、π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。なお、Ｉ２およびＱ２については後述する。
【００８８】
図１５を参照して、現シンボルのシンボル点を示す”０”〜”７”の数値は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）で表わされる。そして、これらの３ビットの２進符号がデコードされ、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が生成される。例えば、シンボル点”０”は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）＝（０，０，０）で表わされ、この２進符号はさらに、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）＝（１，１，１，０）に変換される。
【００８９】
図１０に示すＢＰＳＫ変調方式、１６ＱＡＭ変調方式および６４ＱＡＭ変調方式用のマッピング部は、ＮＯＴ回路Ｇ４６と、ＮＯＴ回路Ｇ４７とを含む。
【００９０】
シリアル／パラレル変換回路３０が出力した７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうちのデータ（Ｎｔ）が分岐され、分岐された一方がＮＯＴ回路Ｇ４６に入力される。また、データ（Ｌｔ）が分岐され、分岐された一方がＮＯＴ回路Ｇ４７に入力される。７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）に基づいて、ＢＰＳＫ変調方式のシンボルマッピングデータであるＢＰＳＫ−Ｉ０，ＢＰＳＫ−Ｉ１，ＢＰＳＫ−Ｑ０，ＢＰＳＫ−Ｑ１と、１６ＱＡＭ変調方式のシンボルマッピングデータである１６Ｑ−Ｉ０，１６Ｑ−Ｉ１，１６Ｑ−Ｉ２，１６Ｑ−Ｑ０，１６Ｑ−Ｑ１，１６Ｑ−Ｑ２と、６４ＱＡＭ変調方式のシンボルマッピングデータである６４Ｑ−Ｉ０，６４Ｑ−Ｉ１，６４Ｑ−Ｉ２，６４Ｑ−Ｑ０，６４Ｑ−Ｑ１，６４Ｑ−Ｑ２とが図１１に示す選択部へ出力される。
【００９１】
ここで、７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうち、ＢＰＳＫ変調方式では１ビットのデータ（Ｎｔ）を使用し、１６ＱＡＭ変調方式では４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）を使用し、６４ＱＡＭ変調方式では６ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）を使用する。
【００９２】
ＢＰＳＫ変調方式におけるシンボル点は図１３に示すπ／４シフトＱＰＳＫ変調方式のシンボル点０およびシンボル点４と一致する。
【００９３】
したがって、ＢＰＳＫ変調方式におけるマッピング動作は図１６に示すようになる。なお、Ｉ２およびＱ２については後述する。
【００９４】
６４ＱＡＭ変調方式におけるシンボル点の配置を図１７に示す。また、６４ＱＡＭ変調方式における６ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）とシンボル点との関係を図１８に示す。図１８に示すデータは、左から順に６ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）に対応する。
【００９５】
したがって、６４ＱＡＭ変調方式におけるマッピング動作は図１９に示すようになる。
【００９６】
１６ＱＡＭ変調方式におけるシンボル点は、図１７に示す６４ＱＡＭ変調方式におけるシンボル点のうち、点線に囲まれたシンボル点となる。また、１６ＱＡＭ変調方式における４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）とシンボル点との関係を図２０に示す。図２０に示すデータは、左から順に４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）に対応する。
【００９７】
したがって、１６ＱＡＭ変調方式におけるマッピング動作は図２１に示すようになる。このようにして、本実施の形態に係るディジタル変調器におけるマッピング回路４０では、１６ＱＡＭ変調方式における４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）を６４ＱＡＭ変調方式におけるシンボル点に対応付けることができる。すなわち、１６ＱＡＭ変調方式におけるシンボルマッピングデータの集合を６４ＱＡＭ変調方式におけるシンボルマッピングデータの集合の一部と一致させることができる。
【００９８】
図１１に示す選択部は、マルチプレクサ４２〜マルチプレクサ４７を含む。
【００９９】
マルチプレクサ４２〜マルチプレクサ４７は、図１に示すディジタル変調器におけるＣＰＵ１０から受けたＭＯＤＳＥＬ０〜ＭＯＤＳＥＬ２に応じて入力Ｄ０〜入力Ｄ６のうちいずれか１つを選択し、それぞれシンボルマッピングデータＩ０〜Ｉ２およびＱ０〜Ｑ２として出力する。
【０１００】
図２２にＭＯＤＳＥＬ０〜ＭＯＤＳＥＬ２と、マルチプレクサ４２〜マルチプレクサ４７が選択するシンボルマッピングデータとの関係を示す。
【０１０１】
同図を参照して、図１１に示す選択部におけるマルチプレクサ４２〜マルチプレクサ４７は、ＢＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，０，０］に相当）には、Ｄ０を選択する。また、π／４シフトＱＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，０，１］に相当）には、Ｄ１を選択する。また、１６ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［１，１，０］に相当）には、Ｄ６を選択する。また、６４ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，１，１］に相当）には、Ｄ３を選択する。
【０１０２】
ここで、マルチプレクサ４４およびマルチプレクサ４７のＤ０およびＤ２は接地電位に接続されるため、ＢＰＳＫ−Ｉ２、ＢＰＳＫ−Ｑ２、ＱＰＳＫ−Ｉ２およびＱＰＳＫ−Ｑ２は常に０となり、π／４シフトＱＰＳＫ変調方式におけるマッピング動作およびＢＰＳＫ変調方式におけるマッピング動作は図１５および図１６に示すようになる。したがって、ＢＰＳＫ変調方式における２個のシンボルマッピングデータをπ／４シフトＱＰＳＫ変調方式におけるシンボルマッピングデータの集合の一部と一致させることができる。
【０１０３】
以上のように、マッピング回路４０では、各変調方式に応じたシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）が生成され、変調方式を指定するモード選択信号ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０によって選択的に出力される。
【０１０４】
再び図１を参照して、ディジタルフィルタ５０は、マッピング回路４０から受けたシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）で与えられるベースバンド信号を帯域制限して搬送波信号と乗算し、ディジタルデータを出力する。
【０１０５】
図２３は、図１に示すディジタルフィルタ５０の構成を示す回路図である。
【０１０６】
図２３を参照して、ディジタルフィルタ５０は、シンボルマッピングデータ蓄積回路５１と、シンボル区間ごとに配される９個のＲＯＭ５０Ａ〜５０Ｉと、各ＲＯＭ５０Ａ〜５０Ｉの出力に対応して配される９個のマスク回路５０Ｊ〜５０Ｒと、マスク回路５０Ｊ〜５０Ｒの出力の総和を出力する加算器５２と、マスク回路５０Ｊ〜５０Ｒの出力を制御するためのマスク制御回路５３と、ＯＲゲートＧ５４とを備える。
【０１０７】
シンボルマッピングデータ蓄積回路５１は、図７に示すマッピング回路４０において生成されたシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）が入力されると、シンボル周期のクロック信号ＣＬＫ２のタイミングで、最新の９シンボル区間分のデータを蓄積する。
【０１０８】
図２４は、シンボルマッピングデータ蓄積回路５１の一部の詳細な構成を示す回路図である。シンボルマッピングデータ（Ｉ２，Ｑ２）に対応する回路は、シンボルマッピングデータ（Ｉ１，Ｑ１）に対応する回路およびシンボルマッピングデータ（Ｉ０，Ｑ０）に対応する回路と同様であるため、図示しない。
【０１０９】
図２４を参照して、シンボルマッピングデータ蓄積回路５１の一部は、４個の８ビットシフトレジスタ５４Ａ〜５４Ｄと、４個のフリップフロップ５５Ａ〜５５Ｄと、１０個のマルチプレクサ５６〜６５とを含む。なお、以下において、８ビットシフトレジスタ５４Ａ〜５４Ｄおよびフリップフロップ５５Ａ〜５５Ｄを総称するときには、それぞれ符号５４および５５を用いる。
【０１１０】
８ビットシフトレジスタ５４は、図示は省略するが、縦続接続された８段の遅延素子を含む。Ｉ相のシンボルマッピングデータ（Ｉ１，Ｉ０）とＱ相のシンボルマッピングデータ（Ｑ１，Ｑ０）とは、８ビットシフトレジスタ５４にサンプリング周期（クロック信号ＣＬＫ２の周期であるシンボル周期に相当）間隔で順次入力される。図示しない各遅延素子は、各遅延素子がそれぞれ入力したシンボルマッピングデータをサンプリング周期だけ遅延させて保持する。８ビットシフトレジスタ５４の各段の出力Ｑ０〜Ｑ７のうち、出力Ｑ７は、さらに縦続接続されるフリップフロップ５５において、サンプリング周期だけ遅延して出力Ｑとして出力される。すなわち、８ビットシフトレジスタ５４とフリップフロップ５５とによって９段の遅延素子が構成される。
【０１１１】
８ビットシフトレジスタ５４およびフリップフロップ５５の出力Ｑ０〜Ｑ７，Ｑは、５個のマルチプレクサ５６〜６０または６１〜６５に入力される。詳細には、Ｉ相のシンボルマッピングデータＩ１を保持する８ビットシフトレジスタ５４Ａの出力Ｑ０〜Ｑ７，Ｑのうち、出力Ｑ０，Ｑ１は、マルチプレクサ５６の入力Ａ０，Ｂ０に入力される。出力Ｑ２，Ｑ３は、マルチプレクサ５７の入力Ａ０，Ｂ０に入力される。出力Ｑ４，Ｑ５は、マルチプレクサ５８の入力Ａ０，Ｂ０に入力される。出力Ｑ６，Ｑ７は、マルチプレクサ５９の入力Ａ０，Ｂ０に入力される。出力Ｑは、マルチプレクサ６０の入力Ａ０に入力される。
【０１１２】
同様に、Ｑ相のシンボルマッピングデータＱ１を保持する８ビットシフトレジスタ５４Ｂおよびフリップフロップ５５Ｂの出力Ｑ０〜Ｑ７，Ｑのうち、出力Ｑ０，Ｑ１は、マルチプレクサ５６の入力Ａ１，Ｂ１に入力される。出力Ｑ２，Ｑ３は、マルチプレクサ５７の入力Ａ１，Ｂ１に入力される。出力Ｑ４，Ｑ５は、マルチプレクサ５８の入力Ａ１，Ｂ１に入力される。出力Ｑ６，Ｑ７は、マルチプレクサ５９の入力Ａ１，Ｂ１に入力される。出力Ｑは、マルチプレクサ６０の入力Ａ１に入力される。
【０１１３】
マルチプレクサ５６〜６５は、図２４に示すように、入力（Ａ０，Ａ１，Ｂ０，Ｂ１）に出力Ｑ０〜Ｑ７，Ｑを受けるとともに、出力を選択するための制御入力ＳＥとして、Ｉ相Ｑ相切換信号Ｉ／Ｑを受ける。なお、Ｉ相Ｑ相切換信号Ｉ／Ｑは、タイミング信号生成回路２０で生成される、シンボル速度の１６倍の速度を有するクロックである。
【０１１４】
マルチプレクサ５６〜６５は、このＩ相Ｑ相切換信号Ｉ／Ｑに応答して、４ビットの入力（Ａ０，Ａ１，Ｂ０，Ｂ１）のうちの２ビットを選択的に出力Ａ，Ｂとして出力する。詳細には、Ｉ相Ｑ相切換信号Ｉ／Ｑが”０”のとき、マルチプレクサ５６〜６５は、入力（Ａ０，Ｂ０）を選択して出力Ａ，Ｂに出力する。一方、Ｉ相Ｑ相切換信号Ｉ／Ｑが”１”のとき、マルチプレクサ５６〜６５は、入力（Ａ１，Ｂ１）を選択して出力Ａ，Ｂに出力する。
【０１１５】
すなわち、Ｉ相Ｑ相切換信号Ｉ／Ｑが”０”のときには、各マルチプレクサ５６〜６０の入力（Ａ０，Ｂ０）に入力されるＩ相のシンボルマッピングデータＩ１に基づく出力Ｑ０〜Ｑ７，Ｑが選択されて出力される。マルチプレクサ６０については、入力Ｂ０が接地電位であることから、入力Ａ０に与えられる出力Ｑが出力Ａに出力される。
【０１１６】
したがって、Ｉ相Ｑ相切換信号Ｉ／Ｑが”０”のときには、マルチプレクサ５６〜６０からは、Ｉ相のマッピングデータＩ１の９シンボル区間分のデータが選択されて、図２４に示すように、データ（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力される。
【０１１７】
一方、Ｉ相Ｑ相切換信号Ｉ／Ｑが”１”のときには、各マルチプレクサ５６〜６０の入力（Ａ１，Ｂ１）に入力されるＱ相のシンボルマッピングデータＱ１に基づく出力Ｑ０〜Ｑ７，Ｑが選択されて出力される。マルチプレクサ６０については、入力Ｂ１が接地電位であることから、入力Ａ１に与えられる出力Ｑが出力Ａに出力される。
【０１１８】
したがって、Ｉ相Ｑ相切換信号Ｉ／Ｑが”１”のときには、マルチプレクサ５６〜６０からは、Ｑ相のシンボルマッピングデータＱ１の９シンボル区間分のデータが選択されて、図２４に示すように、データ（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力される。
【０１１９】
なお、Ｉ相のシンボルマッピングデータＩ０およびＱ相のシンボルマッピングデータＱ０についても同様に、８ビットシフトレジスタ５４Ｃ，５４Ｄとフリップフロップ５５Ｃ，５５Ｄとによって、サンプリング周期ごとに蓄積されたデータＱ０〜Ｑ７，Ｑは、マルチプレクサ６１〜６５の入力（Ａ０，Ａ１，Ｂ０，Ｂ１）に入力される。
【０１２０】
マルチプレクサ６１〜６５は、Ｉ相Ｑ相切換信号Ｉ／Ｑに応じて、Ｉ相のシンボルマッピングデータＩ０の９シンボル区間分のデータと、Ｑ相のシンボルマッピングデータＱ０の９シンボル区間分のデータとを交互に選択し、データ（Ｍ４０，Ｍ３０，Ｍ２０，Ｍ１０，ＰＭ００，Ｐ１０，Ｐ２０，Ｐ３０，Ｐ４０）として出力する。
【０１２１】
また、シンボルマッピングデータ蓄積回路５１は、シンボルマッピングデータ蓄積回路５１におけるシンボルマッピングデータＩ１，Ｉ０，Ｑ１，Ｑ０と同様に、Ｉ相Ｑ相切換信号Ｉ／Ｑに応じて、Ｉ相のシンボルマッピングデータＩ２の９シンボル区間分のデータと、Ｑ相のシンボルマッピングデータＱ２の９シンボル区間分のデータとを交互に選択し、データ（Ｍ４２，Ｍ３２，Ｍ２２，Ｍ１２，ＰＭ０２，Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２）として出力する。
【０１２２】
以上のように、シンボルマッピングデータ蓄積回路５１では、Ｉ相のシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０）とＱ相のシンボルマッピングデータ（Ｑ２，Ｑ１，Ｑ０）とが、Ｉ相Ｑ相切換信号Ｉ／Ｑに応答して交互に出力される。このような構成とすることにより、１個のディジタルフィルタを時分割多重的に利用することができるため、Ｉ相およびＱ相のそれぞれに対応するディジタルフィルタを設ける必要がなく、回路構成を簡略化することができる。
【０１２３】
図２５は、シンボルマッピングデータ蓄積回路５１の動作を説明するためのタイミング図である。但し、シンボルマッピングデータ（Ｉ２，Ｑ２）は、シンボルマッピングデータ（Ｉ１，Ｑ１）およびシンボルマッピングデータ（Ｉ０，Ｑ０）と同様であるため、図示および説明は省略する。
【０１２４】
図２５を参照して、シンボルマッピングデータ蓄積回路５１に入力されるシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）は、シンボル周期（クロック信号ＣＬＫ２に相当）に応じて、（Ｉ１ｎ−１，Ｉ０ｎ−１，Ｑ１ｎ−１，Ｑ０ｎ−１（ｎは自然数））から（Ｉ１ｎ，Ｉ０ｎ，Ｑ１ｎ，Ｑ０ｎ）へと遷移する。
【０１２５】
シンボルマッピングデータは、それぞれ図２４に示す８ビットシフトレジスタ５４Ａ〜５４Ｄおよびフリップフロップ５５Ａ〜５５Ｄに、９シンボル区間分が保持される。詳細には、８ビットシフトレジスタ５４Ａ〜５４Ｄおよびフリップフロップ５５Ａ〜５５Ｄには、図２５に示すように、（Ｉ１ｎ−１，Ｉ０ｎ−１，Ｑ１ｎ−１，Ｑ０ｎ−１）の入力時に（Ｉ１ｎ−２，Ｉ１ｎ−３，・・・，Ｉ１ｎ−１０）および（Ｑ１ｎ−２，Ｑ１ｎ−３，・・・，Ｑ１ｎ−１０）がそれぞれ保持される。これらのマッピングデータは、後段のマルチプレクサ５６〜６５に出力される。
【０１２６】
マルチプレクサ５６〜６５は、Ｉ相Ｑ相切換信号Ｉ／Ｑに応じて、Ｉ相のシンボルマッピングデータとＱ相のシンボルマッピングデータとを交互に出力する。Ｉ相Ｑ相切換信号Ｉ／Ｑは、図２５に示すように、クロック信号ＣＬＫ２の１６倍の速度を有するクロックである。したがって、マルチプレクサ５６〜６０は、それぞれ対応するＩ相のシンボルマッピングデータとＱ相のシンボルマッピングデータとを１シンボル周期間で８個ずつ交互に（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力する。また、マルチプレクサ６１〜６５も同様に、それぞれ対応するＩ相のシンボルマッピングデータとＱ相のシンボルマッピングデータとを１シンボル周期間で８個ずつ交互に（Ｍ４０，Ｍ３０，Ｍ２０，Ｍ１０，ＰＭ００，Ｐ１０，Ｐ２０，Ｐ３０，Ｐ４０）として出力する。このため、シンボルマッピングデータ蓄積回路５１を時分割多重的に利用することができる。
【０１２７】
図２６は、ナイキスト特性を実現するディジタルフィルタのインパルス応答波形である。シンボルマッピングデータ蓄積回路５１において蓄積される９シンボル区間のシンボルマッピングデータは、この応答波形における９シンボル分の区間（蓄積数−４〜４）に対応している。
【０１２８】
Ｉ相Ｑ相切換信号Ｉ／Ｑが”０”のときには、Ｉ相のシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ５０Ａ〜５０Ｉに与えられる。一方、Ｉ相Ｑ相切換信号Ｉ／Ｑが”１”のときには、Ｑ相のシンボルマッピングデータ（Ｑ２，Ｑ１，Ｑ０）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ５０Ａ〜５０Ｉに与えられる。
【０１２９】
詳細には、各シンボル区間のダイナミックレンジを考慮して、蓄積数−４のシンボル区間に対応するＲＯＭ５０Ａおよび蓄積数４のシンボル区間に対応するＲＯＭ５０Ｉのそれぞれからは、３ビットのデータ幅のシンボルデータＤ０〜Ｄ２が出力される。同様に、蓄積数−３のシンボル区間に対応するＲＯＭ５０Ｂおよび蓄積数３のシンボル区間に対応するＲＯＭ５０Ｈのそれぞれからは、４ビットのデータ幅のシンボルデータＤ０〜Ｄ３が出力される。さらに、蓄積数−２のシンボル区間に対応するＲＯＭ５０Ｃおよび蓄積数２のシンボル区間に対応するＲＯＭ５０Ｇのそれぞれからは、６ビットのデータ幅のシンボルデータＤ０〜Ｄ５が出力される。さらに、蓄積数−１のシンボル区間に対応するＲＯＭ５０Ｄおよび蓄積数１のシンボル区間に対応するＲＯＭ５０Ｆのそれぞれからは、９ビットのデータ幅のシンボルデータＤ０〜Ｄ８が出力される。最後に、蓄積数０のシンボル区間に対応するＲＯＭ５０Ｅからは、１０ビットのデータ幅のシンボルデータＤ０〜Ｄ９が出力される。
【０１３０】
図２７にＲＯＭ５０Ａ〜５０Ｉのアドレスと各変調方式の乗算結果との関係を示す。
【０１３１】
アドレス入力［Ａ７］が［０］のときはπ／４シフトＱＰＳＫ変調方式の乗算結果が各ＲＯＭから出力され、アドレス入力［Ａ７］が［１］のときは６４ＱＡＭ変調方式の乗算結果が各ＲＯＭから出力される。ここで、Ｘは０または１を意味する。
【０１３２】
前述のようにマッピング回路４０は、ＢＰＳＫ変調方式のシンボルマッピングデータの集合をπ／４シフトＱＰＳＫ変調方式のシンボルマッピングデータの集合の一部と一致させる（ＩＱ座標平面上のシンボル点が一致することと等価）。したがって、ＢＰＳＫ変調方式の乗算結果はπ／４シフトＱＰＳＫ変調方式における乗算結果を流用することができる。
【０１３３】
また、前述のようにマッピング回路４０は、１６ＱＡＭ変調方式におけるシンボルマッピングデータの集合を６４ＱＡＭ変調方式におけるシンボルマッピングデータの集合の一部と一致させる。したがって、１６ＱＡＭ変調方式の乗算結果は６４ＱＡＭ変調方式における乗算結果を流用することができる。
【０１３４】
このようにして、本実施の形態におけるディジタルフィルタ５０は、各ＲＯＭにπ／４シフトＱＰＳＫ変調方式における乗算結果および６４ＱＡＭ変調方式における乗算結果を保存することにより、ＢＰＳＫ変調方式、π／４シフトＱＰＳＫ変調方式、１６ＱＡＭ変調方式および６４ＱＡＭ変調方式に対応することができる。すなわち、１個のディジタルフィルタで複数の変調方式に対応することができる。
【０１３５】
再び図２３を参照して、ＲＯＭ５０Ａ〜５０Ｉと加算器５２との間には、各ＲＯＭの出力に対応して９個のマスク回路５０Ｊ〜５０Ｒが配置される。マスク回路５０Ｊ〜５０Ｒは、バースト送信時にＲＯＭの出力を一時的にマスクしてスプリアスの発生を防止するための回路である。
【０１３６】
バースト送信では、断続的に送信が行なわれることから、送信信号のレベルの急峻な立上りおよび立下りによってスプリアスが大きくなり、送信信号の周波数帯域が広がってしまうという問題がある。このため、変調信号の送信の前後に一定の期間を設け、この期間において、送信信号のレベルが滑らかに立上り、また立下がるようにする方法が知られている。この処理は、一般にランプ処理と称される。
【０１３７】
図２８は、図２３に示すマスク回路５０Ｊ〜５０Ｒの構成を示す回路図である。なお、マスク回路５０Ｊ〜５０Ｒは、入出力されるビット数が異なるのみで基本的な構成は同じであるため、以下においては、マスク回路５０Ｊについて代表して説明する。
【０１３８】
図２８を参照して、マスク回路５０Ｊは、３ビットのデータ［Ｄ０；Ｄ２］のビットごとのデータを第１の入力とする３個のＡＮＤ回路Ｇ５１〜Ｇ５３を含む。ＡＮＤ回路Ｇ５１〜Ｇ５３は、さらに、第２の入力として、マスク制御回路５３からの制御信号を制御入力ＳＥに受けると、これらの２つの信号の論理積を演算して、３ビットの信号［Ｂ０；Ｂ２］を出力する。
【０１３９】
すなわち、ＡＮＤ回路Ｇ５１〜Ｇ５３は、制御信号が「Ｈ」レベルのときには、入力データ［Ｄ０；Ｄ２］に等しい３ビットのデータ［Ｂ０；Ｂ２］を出力する。一方、制御信号ＳＥが「Ｌ」レベルのときには、入力データとは無関係に「Ｌ」レベルのデータ［Ｂ０；Ｂ２］を出力する。
【０１４０】
図２９は、図２８に示すマスク回路５０Ｊ〜５０Ｒに対する制御信号を生成するマスク制御回路５３の構成を示す回路図である。
【０１４１】
図２９を参照して、マスク制御回路５３は、縦続接続される９個のフリップフロップ６６〜７４と、ＡＮＤ回路Ｇ５４〜Ｇ５７とを含む。
【０１４２】
フリップフロップ６６〜７４は、ＣＰＵ１０から受けたバースト入力信号ＢＩＮを、クロック信号ＣＬＫ２に応答して、シンボル周期間隔で遅延させて保持し、制御信号ＭＣ４〜ＭＣＭ１，ＭＣＰＭ０，ＭＣＰ１〜ＭＣＰ３として出力する。
【０１４３】
９段のフリップフロップ６６〜７４のうち、１段目および２段目のフリップフロップ６６，６７の出力信号は、後段のＡＮＤ回路Ｇ５４，Ｇ５５にそれぞれ入力される。ＡＮＤ回路Ｇ５４，Ｇ５５には、３段目のフリップフロップ６８の出力Ｑがさらに入力される。ＡＮＤ回路Ｇ５４，Ｇ５５は、２入力の論理積の演算結果として、制御信号ＭＣＭ４，ＭＣＭ３をそれぞれ出力する。
【０１４４】
同様に、８段目および９段目のフリップフロップ７３，７４の出力信号は、後段のＡＮＤ回路Ｇ５６，Ｇ５７にそれぞれ入力される。ＡＮＤ回路Ｇ５６，Ｇ５７には、７段目のフリップフロップ７２の出力信号ＭＣＰ２がさらに入力される。ＡＮＤ回路Ｇ５６，Ｇ５７は、２入力の論理積の演算結果として、制御信号ＭＣＰ４，ＭＣＰ３をそれぞれ出力する。
【０１４５】
以上の構成において、バースト入力信号ＢＩＮがバースト送信開始時に、「Ｌ」から「Ｈ」に変化する場合を考える。バースト入力信号ＢＩＮが「Ｈ」レベルになったことに応じて、フリップフロップ６６〜７４からはシンボル周期間隔で遅延した「Ｈ」レベルの制御信号がそれぞれ出力される。１段目および２段目のフリップフロップ６６，６７については、最初および２番目のシンボル周期で、「Ｈ」レベルの信号がＡＮＤ回路Ｇ５４，Ｇ５５へと出力される。ここで、ＡＮＤ回路Ｇ５４，Ｇ５５に入力される３番目のフリップフロップ６８の出力信号ＭＣＭ２は、３番目のシンボル周期で「Ｈ」レベルに変化することから、ＡＮＤ回路Ｇ５４，Ｇ５５の出力する制御信号ＭＣＭ４，ＭＣＭ３と３番目のフリップフロップ６８の出力する制御信号ＭＣＭ２とは、バースト入力信号ＢＩＮの立上り時から２シンボル周期遅延して、同時に「Ｈ」レベルに変化する。なお、４番目以降のフリップフロップ６９〜７４については、シンボル周期間隔で遅延した「Ｈ」レベルの制御信号がそれぞれ出力される。
【０１４６】
次に、バースト入力信号ＢＩＮがバースト送信終了時に、「Ｈ」レベルから「Ｌ」レベルに変化する場合を考える。バースト入力信号ＢＩＮが「Ｌ」レベルになったことに応じて、フリップフロップ６６〜７４から出力される制御信号は、シンボル周期間隔で遅延しながら、順次「Ｌ」レベルに変化する。ここで、ＡＮＤ回路Ｇ５６，Ｇ５７に入力される７番目のフリップフロップ７２の出力する制御信号ＭＣＰ２が、バースト入力信号ＢＩＮの立下りから６シンボル周期だけ遅延して「Ｌ」レベルに変化すると、ＡＮＤ回路Ｇ５６，Ｇ５７において、制御信号ＭＣＰ４，ＭＣＰ３は、制御信号ＭＣＰ２と同時に「Ｈ」レベルから「Ｌ」レベルに変化する。
【０１４７】
再び図２３を参照して、マスク回路５０Ｊ〜５０Ｒは、マスク制御回路５３から受けた制御信号に応じてＲＯＭの出力データをマスクする。
【０１４８】
前述のように、バースト送信開始の際には、制御信号ＭＣＭ４，ＭＣＭ３，ＭＣＭ２がバースト入力信号ＢＩＮの立上りから２シンボル周期遅れて「Ｈ」レベルとなることから、ＲＯＭ５０Ａ，５０Ｂの出力データは、マスク回路５０Ｊ，５０Ｋにおいて、バースト入力信号ＢＩＮの立上りから２シンボル周期後にマスクされ、その後順次出力されることとなる。
【０１４９】
また、バースト入力信号ＢＩＮの立下りから６シンボル周期後に、制御信号ＭＣＰ２，ＭＣＰ３，ＭＣＰ４が同時に「Ｌ」レベルに変化することから、ＲＯＭ５０Ｈ，５０Ｉの出力データは、バースト入力信号ＢＩＮの立下りから６シンボル周期後にマスクされることとなる。
【０１５０】
このように、バースト送信の開始および終了の際に、ＲＯＭ５０Ａ〜５０Ｉの出力データを順次マスクすることにより、送信信号のレベルの立上りおよび立下りを滑らかにすることができ、スプリアスの発生を抑えることができる。また、以上のマスク処理は、マスク制御回路５３の制御信号によって行なわれることから、図２６に示すインパルス応答特性を有するルートナイキストフィルタによって帯域制限されたベースバンド信号と、搬送波信号との乗算結果に前述のマスク処理を行なった信号の波形を記憶するための新たなＲＯＭの追加を必要とせず、ＲＯＭ容量の増大を回避することができる。
【０１５１】
再び図２３を参照して、加算器５２は、マスク回路５０Ｊ〜５０Ｒの出力を加算して１０ビットのディジタル信号ＤＦ０〜ＤＦ９を生成し、図１に示す振幅補正回路１００に出力する。
【０１５２】
図３０は、図１に示す振幅補正回路１００の構成を示す回路図である。
【０１５３】
図３０を参照して、振幅補正回路１００は、乗算回路８１と、乗算値選択回路８２とを含む。
【０１５４】
図２２より、１６ＱＡＭ変調方式が指定されたときは、［ＭＯＤＳＥＬ２］＝［１］であり、ＢＰＳＫ変調方式、π／４シフトＱＰＳＫ変調方式および６４ＱＡＭ変調方式が指定されたときは、［ＭＯＤＳＥＬ２］＝［０］である。
【０１５５】
乗算値選択回路８２は、乗算回路８１へ９ビットのデータ幅を有する乗算値を出力する。また、乗算値選択回路８２は、［ＭＯＤＳＥＬ２］＝［１］の場合には１２Ｂｈ（ｈは１６進数を表わす記号）を選択し、［ＭＯＤＳＥＬ２］＝［０］の場合には８０ｈを選択し、乗算値として出力する。
【０１５６】
乗算回路８１は、図１に示すディジタルフィルタ５０から受けた１０ビットのディジタル信号ＤＦ０〜ＤＦ９と、乗算値選択回路８２から受けた９ビットの乗算値との乗算を行なう。そして、乗算回路８１は、乗算結果であるデータＤＴ０〜ＤＴ１８のうち、上位１０ビットのＤＴ９〜ＤＴ１８をディジタル信号ＤＡ０〜ＤＡ９として出力する。
【０１５７】
ここで、乗算値が８０ｈである場合には、ディジタル信号ＤＦ０〜ＤＦ９がそのままディジタル信号ＤＴ９〜ＤＴ１８となる。したがって、選択回路８２が出力する９ビットのデータは、ＬＳＢ（least significant bit）から７ビット目までを小数点以下とするデータを意味し、８０ｈは１を表わす。そして、１２Ｂｈは約７／３を表わす。
【０１５８】
図１７に示す６４ＱＡＭ変調方式におけるシンボル点の配置において、最大の振幅を有するシンボル点はＡ１、Ａ８、Ｈ１およびＨ８であり、これらの振幅を１とする。そうすると、１６ＱＡＭ変調方式におけるシンボル点の配置において、最大の振幅を有するシンボル点はＣ３、Ｃ６、Ｆ３およびＦ６であり、これらの振幅は３／７となる。
【０１５９】
したがって、振幅補正回路１００では、１６ＱＡＭ変調方式におけるディジタル信号ＤＦ０〜ＤＦ９、すなわち１６ＱＡＭ変調方式における各シンボル点を７／３倍することにより、１６ＱＡＭ変調方式における各シンボル点の振幅の最大値と、６４ＱＡＭ変調方式における各シンボル点の振幅の最大値とを等しくすることができる。これにより、１６ＱＡＭ変調方式における各シンボル点の振幅が６４ＱＡＭ変調方式における各シンボル点より小さいことによる１６ＱＡＭ変調方式の通信品質の劣化を防ぐことができる。
【０１６０】
また、振幅補正回路１００では、ＢＰＳＫ変調方式における各シンボル点と、これらに対応するπ／４シフトＱＰＳＫ変調方式における図１３に示すシンボル点０およびシンボル点４とは図１３に示すようにシンボル点が一致することから、ＢＰＳＫ変調方式におけるディジタル信号ＤＦ０〜ＤＦ９、すなわちＢＰＳＫ変調方式における各シンボル点の補正を行なわない。すなわち、振幅補正回路１００では、ＢＰＳＫ変調方式が指定された場合には乗算値を１倍相当とすることにより、ＢＰＳＫ変調方式における各シンボル点の振幅と、これらに対応するπ／４シフトＱＰＳＫ変調方式における各シンボル点の振幅とが等しい状態を維持することができる。
【０１６１】
再び図１を参照して、ディジタル／アナログ変換器８０は、振幅補正回路１００から受けたディジタル信号ＤＦ０〜ＤＦ９をアナログ信号に変換し、出力する。
【０１６２】
ＬＰＦ９０は、ディジタル／アナログ変換器８０から受けたアナログ信号に含まれる標本化ノイズを除去し、出力する。
【０１６３】
ところで、特許文献１記載のディジタル変調器では、対応する変調方式の増加によってＲＯＭに保存すべき乗算結果が増加し、回路規模が増大するという問題点があった。
【０１６４】
しかしながら、本実施の形態に係るディジタル変調器では、マッピング回路４０がＢＰＳＫ変調方式におけるシンボルマッピングデータの集合をπ／４シフトＱＰＳＫ変調方式のシンボルマッピングデータにおける集合の一部と一致させる。このため、ディジタルフィルタ５０において、ＢＰＳＫ変調方式の乗算結果はπ／４シフトＱＰＳＫ変調方式における乗算結果を流用することができる。
【０１６５】
また、本実施の形態に係るディジタル変調器では、マッピング回路４０が１６ＱＡＭ変調方式におけるシンボルマッピングデータの集合を６４ＱＡＭ変調方式のシンボルマッピングデータの集合の一部と一致させる。このため、ディジタルフィルタ５０において、１６ＱＡＭ変調方式の乗算結果は６４ＱＡＭ変調方式における乗算結果を流用することができる。
【０１６６】
したがって、本実施の形態に係るディジタル変調器では、対応する変調方式の増加による回路規模の増大を防ぐことができる。
【０１６７】
また、特許文献２記載のディジタル変調器では、位相変調方式におけるシンボル点をディジタル変調器が対応する変調方式の中で最大の多値数を有する変調方式におけるシンボル点に近似すると、近似したシンボル点を補正しても元のシンボル点に一致させることができず、シンボル点の誤差によって復調精度が劣化する場合があるという問題点があった。
【０１６８】
これは、位相変調方式におけるシンボル点は、６４ＱＡＭ等の直交振幅変調方式におけるシンボル点と一致しない場合があるからである。例えば、図１３に示すπ／４シフトＱＰＳＫ変調方式におけるシンボル点は、図１７に示す６４ＱＡＭ変調方式におけるシンボル点と一致しない。
【０１６９】
しかしながら、本実施の形態に係るディジタル変調器におけるディジタルフィルタ５０では、各ＲＯＭにπ／４シフトＱＰＳＫ変調方式における乗算結果および６４ＱＡＭ変調方式における乗算結果、すなわち位相変調方式における乗算結果および直交振幅変調方式における乗算結果を保存する。
【０１７０】
そして、マッピング回路４０では、１６ＱＡＭ変調方式およびＢＰＳＫ変調方式が指定された場合には、これらの変調方式はそれぞれが属する変調方式（直交振幅変調方式および位相変調方式）において最大の多値数を有する変調方式でないことから、直交振幅変調方式および位相変調方式においてそれぞれ最大の多値数を有する変調方式である６４ＱＡＭ変調方式およびπ／４シフトＱＰＳＫ変調方式のシンボルマッピングデータの集合の一部に属するシンボルマッピングデータにパラレルデータを変換する。
【０１７１】
また、振幅補正回路１００では、６４ＱＡＭ変調方式およびπ／４シフトＱＰＳＫ変調方式が指定された場合には乗算値を１倍相当として、シンボル点の補正を行なわない。これらの変調方式は、それぞれが属する変調方式（直交振幅変調方式および位相変調方式）において最大の多値数を有する変調方式であるため、マッピングによるシンボル点の誤差がなく、補正を行なう必要がないからである。
【０１７２】
さらに、振幅補正回路１００では、位相変調方式に属するＢＰＳＫ変調方式が指定された場合には乗算値を１倍相当として、シンボル点の補正を行なわない。これは、位相変調方式においてはＩＱ座標軸平面の原点を中心とする同心円状に各シンボル点が配置され、各変調方式間で各シンボル点の振幅が同じであるため、補正を行なう必要がないからである。
【０１７３】
一方、振幅補正回路１００では、直交振幅変調方式に属する１６ＱＡＭ変調方式が指定された場合には所定の倍数を表わす乗算値を用いて乗算を行なう。これは、直交振幅変調方式においては各変調方式間で各シンボル点の振幅の最大値が異なるからである。
【０１７４】
したがって、本実施の形態に係るディジタル変調器では、指定された変調方式に応じてマッピングを適切に行ない、マッピングにより生じたシンボル点の誤差の補正を適切に行なうことにより、シンボル点の誤差による復調精度の劣化を回避することができる。
【０１７５】
また、特許文献２記載のディジタル変調器では、位相変調方式の１つである８ＰＳＫ変調方式について、近似したシンボル点を補正して元のシンボル点に一致させることができない。
【０１７６】
ここで、８ＰＳＫ変調方式におけるシンボル点の配置は、図１３に示すπ／４シフトＱＰＳＫ変調方式におけるシンボル点の配置と同様である。したがって、本実施の形態に係るディジタル変調器において、ＣＰＵ１０がクロック信号ＣＬＫ２の３倍の速度を有するシリアルのベースバンド信号ＡＮを出力し、シリアル／パラレル変換回路３０がシンボル周期ごとに新たな３ビットのパラレルデータを順次出力し、マッピング回路４０が３ビットのパラレルデータをπ／４シフトＱＰＳＫ変調方式における８個のシンボル点のうちのいずれかのシンボル点に対応付け、ディジタルフィルタ５０において、８ＰＳＫ変調方式の乗算結果はＲＯＭ５０Ａ〜５０Ｉに保存されたπ／４シフトＱＰＳＫ変調方式における乗算結果を流用し、振幅補正回路１００が乗算値を１倍相当として乗算を行なう構成とすることにより、８ＰＳＫ変調方式についても、シンボル点の誤差による復調精度の劣化を回避することができる。
【０１７７】
［変形例］
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
【０１７８】
〔変形例１〕
本発明の実施の形態に係る振幅補正回路１００における乗算値選択回路８２は、１６ＱＡＭ変調方式が選択されている場合には７／３倍相当である１２Ｂｈを選択し、乗算値として出力する構成としたが、これに限定するものではない。
【０１７９】
本発明の実施の形態に係るディジタル変調器から受けたアナログ信号を無線周波数帯に変化して増幅した無線信号を送信する図示しない送信器において、無線信号の送信電力が最適値となる場合の振幅補正回路１００における乗算値を実験により測定し、この測定結果に基づいて乗算値選択回路８２が選択する乗算値を決定することができる。
【０１８０】
〔変形例２〕
本発明の実施の形態に係るディジタル変調器では、ＢＰＳＫ変調方式、π／４シフトＱＰＳＫ変調方式、１６ＱＡＭ変調方式および６４ＱＡＭ変調方式の間での適応変調を実現する構成とした。また、前述のように８ＰＳＫ変調方式にも対応するディジタル変調器を
構成することができるとしたが、これに限定するものではない。
【０１８１】
他の変調方式、例えば３２ＱＡＭ変調方式にも対応する構成として、マッピング回路４０が３２ＱＡＭ変調方式におけるパラレルデータを６４ＱＡＭ変調方式におけるシンボル点に対応付ける構成とすることができる。これにより、１６ＱＡＭ変調方式と同様に、ディジタルフィルタ５０における各ＲＯＭに保存された６４ＱＡＭ変調方式の乗算結果を、３２ＱＡＭ変調方式の乗算結果に流用することができる。
【０１８２】
さらに、６４ＱＡＭ変調方式より多値数の多い２５６ＱＡＭ変調方式等にも対応するディジタル変調器を構成することが可能である。この場合には、ディジタルフィルタ５０における各ＲＯＭに２５６ＱＡＭ変調方式の乗算結果を保存し、２５６ＱＡＭ変調方式の乗算結果を６４ＱＡＭ変調方式等の乗算結果に流用することができる。
【０１８３】
〔変形例３〕
本発明の実施の形態に係るディジタル変調器では、位相変調方式および直交振幅変調方式に属する変調方式に対応する構成としたが、これに限定するものではない。
【０１８４】
他の変調方式、例えば振幅変調方式に属する複数の変調方式に対応する構成として、指定された変調方式が、振幅変調方式において最大の多値数を有する変調方式である場合には、振幅補正回路１００がシンボル点の補正を行なわず、振幅変調方式において最大の多値数を有する変調方式でない場合には、振幅補正回路１００がシンボル点の補正を行なう。また、マッピング回路４０では、振幅変調方式に属する変調方式のうち、最大の多値数を有する変調方式でない場合には、振幅変調方式において最大の多値数を有する変調方式のシンボルマッピングデータの集合の一部に属するシンボルマッピングデータにパラレルデータを変換する構成とすることができる。
【０１８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８６】
【図１】この発明の実施の形態に従うディジタル変調器の構成を示すブロック図である。
【図２】図１に示すタイミング信号生成回路２０の構成を示す回路図である。
【図３】タイミング信号生成回路２０が出力するＣＬＫ１と、モード選択信号との関係を示す図である。
【図４】π／４シフトＱＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図５】ＢＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図６】ＢＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図７】１６ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図８】６４ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図９】π／４シフトＱＰＳＫ変調方式用のマッピング部の構成を示す回路図である。
【図１０】ＢＰＳＫ変調方式、１６ＱＡＭ変調方式および６４ＱＡＭ変調方式用のマッピング部の構成を示す回路図である。
【図１１】選択部の構成を示す回路図である。
【図１２】ＩＱ座標軸平面上のπ／４シフトＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【図１３】π／４シフトＱＰＳＫ変調におけるシンボル点の配置を示す図である。
【図１４】π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図１５】π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図１６】ＢＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図１７】６４ＱＡＭ変調方式におけるシンボル点の配置を示す図である。
【図１８】６４ＱＡＭ変調方式における６ビットのパラレルデータとシンボル点との関係を示す図である。
【図１９】６４ＱＡＭ変調方式におけるマッピング動作を説明するための真理値表である。
【図２０】１６ＱＡＭ変調方式における４ビットのパラレルデータとシンボル点との関係を示す図である。
【図２１】１６ＱＡＭ変調方式におけるマッピング動作を説明するための真理値表である。
【図２２】ＭＯＤＳＥＬと、マルチプレクサが選択するシンボルマッピングデータとの関係を示す図である。
【図２３】図１に示すディジタルフィルタ５０の構成を示す回路図である。
【図２４】シンボルマッピングデータ蓄積回路５１の一部の詳細な構成を示す回路図である。
【図２５】シンボルマッピングデータ蓄積回路５１の動作を説明するためのタイミング図である。
【図２６】ナイキスト特性を実現するディジタルフィルタのインパルス応答波形を示す図である。
【図２７】ＲＯＭのアドレスと各変調方式の乗算結果との関係を示す図である。
【図２８】図２３に示すマスク回路５０Ｊ〜５０Ｒの構成を示す回路図である。
【図２９】図２３に示すマスク制御回路５３の構成を示す回路図である。
【図３０】図１に示す振幅補正回路１００の構成を示す回路図である。
【符号の説明】
【０１８７】
１０  ＣＰＵ、２０  タイミング信号生成回路、３０  シリアル／パラレル変換回路、４０  マッピング回路、５０  ディジタルフィルタ、８０  ディジタル／アナログ変換器、９０  ローパスフィルタ、１００  振幅補正回路、２１  カウンタ回路、２２，４２〜４７，５６〜６５  マルチプレクサ、Ｇ２０，Ｇ４３，Ｇ４６，Ｇ４７  ＮＯＴ回路、２３，３１Ａ〜３８Ａ，３１Ｂ〜３６Ｂ，３８Ｂ，６６〜７４，５５Ａ〜５５Ｄ  フリップフロップ、Ｇ４０  ＥＸＯＲ回路，Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５  ＥＸＮＯＲ回路、４４，５０  加算器、５１  シンボルマッピングデータ蓄積回路、５０Ａ〜５０Ｉ  ＲＯＭ、５０Ｊ〜５０Ｒ  マスク回路、５３  マスク制御回路、Ｇ５４  ＯＲゲート、５４Ａ〜５４Ｄ  ８ビットシフトレジスタ、Ｇ５１〜Ｇ５３，Ｇ５４〜Ｇ５７  ＡＮＤ回路、８１  乗算回路、８２  乗算値選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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