(57)【要約】      （修正有）【課題】  ダウンサイジングされたトレンチ内にストレージ電極を形成するメモリの新しい技術により製造を容易にする集積回路を提供する。【解決手段】  メモリアレイにおける複数のトレンチ１２４のためのブロッキングフィーチャは、行方向において各々メモリアレイを通る複数のまっすぐなストリップを構成するマスクを用いてパターニングされる。電荷蓄積ノードは、ソース／ドレイン領域に隣接するトレンチの第１側部に突出部１２０．３を有し、又、その突出部に側面に沿って隣接する上部表面部分（Ｔ）を有する。トレンチ側壁は、上部表面（Ｔ）を覆って、第２側部１２４．２において略まっすぐな部分（Ｓ）を有する。トレンチ側壁における誘電体膜１４４．１はトレンチの第１側部より第２側部において厚い部分を有する。【選択図】  図５
2006279006.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のトレンチにおいて少なくとも一部が位置付けられた導電性電荷蓄積ノードを有するメモリから構成される集積回路を製造するための方法であって、前記メモリは、前記半導体基板における第１ソース／ドレイン領域から構成されるトランジスタから構成され、前記第１ソース／ドレイン領域は前記電荷蓄積ノードに電気的に結合され、前記第１ソース／ドレイン領域は前記トレンチの第２側部ではなく前記トレンチの第１側部に存在する方法であり：
前記半導体基板において前記トレンチを形成する段階；
前記トレンチの前記第２側部に隣接する前記トレンチの一部をブロックするように第１フィーチャを形成する段階；
前記第１ソース／ドレイン領域の位置に隣接する前記電荷蓄積ノードの少なくとも一部を与える導電性材料を形成する段階であって、前記導電性材料は前記トレンチの前記第２側部に隣接する前記トレンチの一部から前記第１フィーチャによりブロックされる、段階；並びに
前記トランジスタを形成する段階；
から構成されることを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、前記電荷蓄積ノードの前記少なくとも一部を形成する段階の後に、前記方法は：
前記第１フィーチャの少なくとも一部を除去する段階；及び
前記トレンチの前記第２側部に隣接する誘電体膜を形成する段階であって、該誘電体膜は前記第１フィーチャによりブロックされた領域の少なくとも一部を埋める、段階；
から構成されることを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、前記第１フィーチャは前記メモリの誘電体フィーチャである、ことを特徴とする方法。
【請求項４】
請求項１に記載の方法であって：
前記トレンチは、前記第２側部における該トレンチの上部に略まっすぐな側壁部分を有し；及び
前記の略まっすぐな側壁部分は前記第１フィーチャを形成する前にエッチングされない；
ことを特徴とする方法。
【請求項５】
請求項１に記載の方法であって：
前記メモリは複数の行及び複数の列から構成されるメモリアレイであって、前記電荷蓄積ノードは半導体基板におけるメモリアレイのそれぞれのトレンチにおいて形成された複数の電荷蓄積ノードの１つであり、各々のトランジスタは前記半導体基板における第１ソース／ドレイン領域から構成され、各々の第１ソース／ドレイン領域は前記のそれぞれの電荷蓄積ノードに電気的に結合され、各々の第１ソース／ドレイン領域は前記のそれぞれのトレンチの第２側部ではなく第１側部に存在する、メモリアレイから構成され；
前記第１フィーチャは、前記トレンチの前記第２側部に隣接する前記のそれぞれのトレンチの一部をブロックするように形成された複数の第１フィーチャの１つであり；
前記導電性材料は、前記のそれぞれの第１ソース／ドレイン領域の位置に隣接する各々の電荷蓄積ノードの少なくとも一部を与え、前記導電性材料は前記トレンチの前記第２側部に隣接する前記トレンチの一部から前記第１フィーチャによりブロックされている；
ことを特徴とする方法。
【請求項６】
請求項５に記載の方法であって、前記第１フィーチャは第１層の複数のまっすぐなストリップにより与えられ、各々のストリップは行方向において前記メモリアレイを通っている、ことを特徴とする方法。
【請求項７】
請求項５に記載の方法であって、前記第１フィーチャの形成は：
該第１フィーチャを与えるために材料の第１層を形成すること；
行方向において前記メモリアレイを通って各々広がっている複数のまっすぐなストリップから構成されるマスクを用いて前記第１層をパターニングすること；
から構成される、ことを特徴とする方法。
【請求項８】
トレンチから構成される半導体基板；
トレンチ内に少なくとも部分的に位置付けられたメモリ電荷蓄積ノード；並びに
前記半導体基板において第１ソース／ドレイン領域から構成されるトランジスタであって、前記第１ソース／ドレイン領域が前記電荷蓄積ノードに電気的に結合された、トランジスタであり、平面垂直方向断面において、前記トレンチは第１側部と該第１側部と対向している第２側部とを有し、前記第１ソース／ドレイン領域は前記トレンチの前記第２側部ではなく前記トレンチの前記第１側部に存在する、トランジスタ；
から構成される集積回路であって、
前記電荷蓄積ノードは前記トレンチの前記第１側部の上部表面において突出部を有し、該突出部は前記第１ソース／ドレインに隣接し、前記電荷蓄積ノードは又、前記突出部に隣接して側面に沿って前記トレンチの前記第２側部に存在する上部表面部分を有し；
前記平面垂直方向断面において、前記トレンチ側壁は前記トレンチの前記第２側部は該トレンチの前記第２側部において略まっすぐな側壁部分を有し、前記側壁部分は前記トレンチの前記第２側部における前記電荷蓄積ノードの上部表面部分を覆っている；
ことを特徴とする集積回路。
【請求項９】
請求項８に記載の集積回路であって、複数の行及び複数の列を有するメモリセルのアレイから構成される集積回路であり、前記電荷蓄積ノードは前記メモリセルの１つの一部であり、前記平面垂直方向断面は列方向の断面である、ことを特徴とする集積回路。
【請求項１０】
請求項９に記載の集積回路であって、前記トレンチは前記半導体基板における複数のトレンチの１つであり、前記電荷蓄積ノードは前記メモリセルの複数の電荷蓄積ノードの１つであり、各々の電荷蓄積ノードはそれぞれのトレンチにおいて少なくとも一部が位置付けられている、集積回路であり：
前記平面垂直方向断面は隣接したトレンチの中心を通る；
ことを特徴とする集積回路。
【請求項１１】
請求項８に記載の集積回路であって、前記電荷蓄積ノードの少なくとも上部表面部分の上のトレンチを埋める誘電体膜から更に構成される、ことを特徴とする集積回路。
【請求項１２】
請求項１１に記載の集積回路であって、前記突出部に隣接して側面に沿っている前記上部表面部分は前記平面垂直方向断面において前記トレンチの略中央に対して側面に沿って広がっている、ことを特徴とする集積回路。
【請求項１３】
トレンチから構成される半導体基板；
トレンチ内に少なくとも部分的に位置付けられたメモリ電荷蓄積ノード；並びに
前記半導体基板において第１ソース／ドレイン領域から構成されるトランジスタであって、前記第１ソース／ドレイン領域が前記電荷蓄積ノードに電気的に結合された、トランジスタであり、平面垂直方向断面において、前記トレンチは第１側部と該第１側部と対向している第２側部とを有し、前記第１ソース／ドレイン領域は前記トレンチの前記第２側部ではなく前記トレンチの前記第１側部に存在する、トランジスタ；並びに
前記トレンチ側壁と前記電荷蓄積ノードとの間の誘電体膜であって、前記平面垂直方向断面において前記誘電体膜は前記トレンチの前記第２側部において誘電体部分を有し、前記誘電体部分は、厚さが前記トレンチ側壁に対して垂直に測定されるとき、前記トレンチの前記第１側壁における誘電体膜より前記平面垂直方向断面において厚く、前記トレンチ側壁は前記断面における前記誘電体部分の底部を覆う略まっすぐな側壁部分を有する、誘電体膜；
から構成されることを特徴とする集積回路。
【請求項１４】
請求項１３に記載の集積回路であって、複数の行及び複数の列を有するメモリセルのアレイから構成される集積回路であり、前記電荷蓄積ノードは前記メモリセルの１つの一部であり、前記平面垂直方向断面は列方向の断面である、ことを特徴とする集積回路。
【請求項１５】
請求項１４に記載の集積回路であって、前記トレンチは前記半導体基板における複数のトレンチの１つであり、前記電荷蓄積ノードは前記メモリセルの複数の電荷蓄積ノードの１つであり、各々の電荷蓄積ノードはそれぞれのトレンチにおいて少なくとも一部が位置付けられている、集積回路であり：
前記断面は隣接したトレンチの中心を通る；
ことを特徴とする集積回路。
【請求項１６】
請求項１３に記載の集積回路であって、前記電荷蓄積ノードの全てが前記トレンチ内にある、ことを特徴とする集積回路。
【請求項１７】
請求項１６に記載の集積回路であって、前記誘電体部分は前記トレンチに対して側面に沿って広がっている、ことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、メモリから構成される集積回路に関する。
【背景技術】
【０００２】
図１Ａは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の平面図である。図１Ｂは、ビット線であって、図１におけるラインＩ−Ｉ´に沿った平面垂直方向断面図である。各々のＤＲＡＭセルは、Ｐ型半導体基板１３０においてトレンチ１２４を形成したプレート１２０を有する記憶キャパシタを含む。他のキャパシタプレート１３４は、基板１３０の埋め込みＮ＋領域１３０である。キャパシタ領域１３４は、メモリ動作の間に一定電圧に保たれたＮ＋ドープ帯状領域と相互接続している。トレンチ表面における誘電体膜１４４はキャパシタプレート１２０をＮ型領域１３４、１４０及び基板１３０の上層Ｐ型ウェル１５０から分離されている。誘電体膜１４４は、キャパシタプレート１２０が基板１３０のＮ＋型ドープ埋め込みストラップ領域１６４と物理的に接触しているコンタクト領域１６０におけるトレンチ側壁から除去されている。埋め込みストラップ１６４は、トレンチ側壁からセルのパストランジスタのソース／ドレイン領域１７０まで広がっている。パストランジスタのゲート１７４は、アレイを通っているポリシリコンのワード線（図１９により与えられている。ワード線及び個別のゲートに対して、同じ参照番号１７４を用いている。パストランジスタの他のソース／ドレイン領域１８０はコンタクト１８６（図１Ａにおいてドットで示している）によりビット線１８４（図１Ａにおいて直線で模式的に示している）に接続されている。領域１８４及びコンタクト１８６は、同じ列における隣接セルのパストランジスタと共有されている。ビット線は、当該技術分野において周知である増幅器（図示せず）を検出するために接続されている。例えば、２００２年８月２７日に公開された、Ｋｉｍによる米国特許第６，４４０，７９４号明細書を参照されたい。この文献の援用により本発明の説明を一部代替する。
【０００３】
各々の列のセルは対をなしてグループ化されている。各々のトレンチ１２４は、側部１２４．１、１２４．２を有し、側部１２４．２は同じ対の他のセルと対向し、側部１２４．１は対の他のセルとは対向していない。各々の列のセルの対は、隣接する列のセルの対に対してシフトされる。各々の列においては、２つのパストランジスタは隣接するセルの対の間に位置付けられている。各々のワード線１７４は、交互の列に対してパストランジスタのゲートを備えている。誘電体膜１８８は、基板１３０の上部で各々のセルの対においてトレンチ間に分離を提供し、又、上部ワード線１７４からキャパシタプレート１２０の絶縁を支援する。誘電体領域１９２（図１Ａ）は、隣接するメモリ列間の基板分離を提供するためにシャロートレンチ分離（ＳＴＩ）技術を用いて形成される。
【０００４】
図２は、製造の中間段階におけるメモリアレイの断面図である。二酸化シリコン層２１０（“パッド酸化物”）とシリコン窒化層２２０が基板１３０に形成され、トレンチ１２４を規定するためにフォトリソグラフィ法によりパターニングされる。基盤１３０はトレンチ１２４を形成するためにエッチングされる。砒素ドープ二酸化シリコン（又は、砒素ドープシリコンガラス又はＡＳＧ）（図示せず）がトレンチ１２４の底部に堆積される。そのような構造は、基板１３０中に砒素を拡散し、キャパシタプレート１３４を形成するために加熱される。誘電体膜１４４及びドープポリシリコン１２０がトレンチ１２４内に形成される。誘電体膜１４４は、トレンチ１２４の上部と、特に、コンタクト領域１６０において除去される。それ故、ポリシリコン１２０は、トレンチ１２４の上部においてシリコン基板と物理的に接触する。
【０００５】
コンタクト領域１６０の近くのポリシリコン１２０を保護するために、マスク３１０（図３）が形成される。窒化物２２０、酸化物２１０、ポリシリコン１２０及び基板１３０は、メモリセルの各々の対における領域３２０を形成するためにマスク開口部を通してエッチングされる。絶縁領域１９２（図１Ａ）のための分離トレンチは、別個の段階に又は同時に基板１３０においてエッチングされることができる。マスク３１０は取り除かれ、誘電体膜１８８（図４）は堆積され、領域３２０及び分離トレンチを満たすために研磨される。
【０００６】
誘電体膜１８８は好ましい深さまで研磨により削られる。図１Ｂを参照されたい。酸化膜２１０及び窒化膜２２０が除去される。帯状領域１４０がイオン注入により形成される。ワード線１７４、ソース／ドレイン１７０及び１８０、埋め込みストラップ１６４及びビット線１８４が、次いで、形成される。
【０００７】
メモリセル分離のための新しい技術が待望されている。新しい技術は、ダウンサイジングされたメモリの製造を好適には容易にしなければならない。
【特許文献１】米国特許第６，４４０，７９４号明細書
【発明の開示】
【課題を解決するための手段】
【０００８】
この節では、本発明の幾つかの特徴について要約する。他の特徴については、続く節で説明する。本発明は、この節で言及して組み込んでいる、同時提出の請求の範囲により規定されている。
【０００９】
本発明の幾つかの実施形態においては、ポリシリコン１２０の堆積が終了する前に、トレンチ側部１２４．２に隣接する領域からプレート１２０において後に堆積されるポリシリコン部分をブロックするために、トレンチ側部１２４．２に隣接してブロックフィーチャが形成される。ブロックフィーチャは最終構造において残される誘電体膜とすることができ、又は、他の誘電体膜のために空間を形成するためにポリシリコンの堆積の後、除去される犠牲フィーチャとすることができる。各々が行（即ち、ワード線）方向においてメモリアレイを通っている複数のまっすぐなストリップから構成されるマスクを用いて、ブロックフィーチャをパターニングすることができる。それ故、行方向におけるシフトのためのマスク合わせずれは、メモリセルの幾何学的配置を変化させず、仮にそれがあったとしても、アレイの境界及び外周のみにおいて適応されることが可能である。
【００１０】
一部の実施形態においては、ＳＴＩを用いる。一部の実施形態においては、ＳＴＩトレンチ深さは隣接する行におけるトレンチ間の分離のプロファイル及びプレート１２０のプロファイルに無関係に規定される。それ故、ＳＴＩ深さは、隣接する行におけるトレンチ１２４の分離とプレート１２０のプロファイルとにより制限されない。従って、ＳＴＩトレンチはより浅くすることができる。（勿論、図３においては、ＳＴＩトレンチが、領域１２０においてポリシリコン１２０と基板１３０と同時にエッチングされる場合、ＳＴＩトレンチの深さは、隣接する行におけるトレンチ１２４の分離とプレート１２０の最終的プロファイルとにより必要とされるより、更に小さくされることはできない。）より浅いＳＴＩトレンチを用いることによりＳＴＩトレンチアスペクト比を減少させ、ボイドのないトレンチを誘電体膜で満たすことを容易にする。それ故、ＳＴＩトレンチの幅は減少され、メモリ充填密度を増加させる。本発明は、ＳＴＩに限定されるものではないが、既知の又は考案される他のフィールド分離技術を又、用いることが可能である。
【００１１】
一部の実施形態においては、側部１２４．２におけるトレンチ側壁は、誘電体膜１８８の底部の上及び側部１２４．２に隣接するポリシリコン１２０部分の上に実質的にまっすぐに立ち上がる部分を有する。例えば、図１３Ｂを参照されたい。
【００１２】
本発明は、上記の特徴及び有利点に限定されるものではない。一部の実施形態においては、ポリシリコン及び二酸化シリコン以外の材料を用いる。本発明は、図１Ａのメモリ構成に類似するメモリ構成を用いて実行することができる（図１３Ａ参照）が、そのような構成に限定されない。本発明は、非ＤＲＡＭメモリであって、例えば、トレンチにおいてフローティングゲートを有するＥＥＰＲＯＭ（電気的消却プログラム可能型読取専用メモリ）に適用することができる。他の実施形態及び変形は、同時提出の特許請求の範囲により規定される、本発明の範囲内にある。
【発明を実施するための最良の形態】
【００１３】
この節で説明する実施形態は例示的であり、本発明を限定するものではない。特に、材料、寸法及び製造プロセスはそれに限定されない。本発明は同時提出の特許請求の範囲により規定される。
【００１４】
図５は、本発明のＤＲＡＭの一実施形態についての製造の開始段階を示している。図１３Ａはメモリの平面図であり、図１３Ｂは、トレンチの中央を通るビット線１８４（線Ｉ−Ｉ´）に沿った平面垂直方向断面図である。トレンチ１２４、ビット線１８４、ソース／ドレイン領域１７０及び１８０並びにワード線１７４は図１Ａ及び１Ｂにおいて構成されているが、誘電体膜１８８は異なる構成を有している。図１３Ｃ、１３Ｄはそれぞれ、線ＩＩ−ＩＩ´（図１３Ｂに示すようなキャパシタプレート１２０の突出部１２０．３を通る）及び線ＩＩＩ−ＩＩＩ´（プレート１２０の突き出ていない部分を通る）に沿った平面垂直方向断面図を示している。図１３Ｂにおいては、各々のトレンチ１２４は反対側の側部１２４．１、１２４．２を有している。各々のトレンチの対の側図１２４．２は互いに対向している。ソース／ドレイン領域１７０は、側部１２４．１において形成されるが、側部１２４．２においては形成されない。
【００１５】
図５（Ｉ−Ｉ´に沿った垂直方向断面）に示すように、二酸化シリコン２１０及び窒化シリコン２２０はＰ型単結晶シリコン基板１３０（又は、Ｐ型ウェル又は基板のエピタキシャル層）上に堆積され、トレンチ１２４を規定するためにパターン化される。一実施形態において、酸化膜２１０は、低圧化学的気相成長法（ＬＰＣＶＤ）により、１０００乃至１１５０℃において膜厚２５乃至５０Åが堆積され、窒化膜２２０は、ＬＰＣＶＤにより、７７０℃において膜厚１５０乃至２００Åが堆積される。（上で注記したように、それらの材料、寸法及び堆積技術は例示であり、限定的なものではない。）基板１３０は、トレンチ１２４を形成するためにエッチングされる。トレンチの深さは、フォトリソグラフィ法の製造プロセスにおける１１０ｎｍの最小線幅に対して約７μｍとすることができる。トレンチ幅Ｄｔｗ１はこの例においては１６０ｎｍである。
【００１６】
ＡＳＧ（図示せず）がウェーハ上に堆積され、トレンチ１２４の底部においてのみ残留するように所望の深さまでエッチングにより除去される。ウェーハは、ＡＳＧから基板１３０内への砒素の拡散が起こるように加熱され、それ故、Ｎ＋ドープキャパシタプレート１３４が生成される。ＡＳＧはエッチングされる。誘電体層１４４．１がトレンチ表面上に形成される。一実施形態においては、誘電体膜１４４．１は、窒化シリコンのＬＰＣＶＤにより膜厚３乃至４μｍが形成され、続いて、二酸化シリコンのＬＰＣＶＤにより９００乃至１０００℃において膜厚０．５乃至２μｍが形成される。
【００１７】
導電層１２０．１（図１３Ｂ乃至１３Ｄにおいて１２０．１、１２０．２．１２０．３として示している）が、キャパシタプレート１２０の底部を保護するためにトレンチ１２４において形成される。一実施形態においては、導電層１２０．１として、ＬＰＣＶＤにより膜厚２００乃至２４０ｎｍの砒素ドープポリシリコンが堆積され、次いで、Ｎ＋領域１３４、１４０（図１３Ｂ乃至１３Ｄ）の最終的に最上位位置の下の位置までエッチングする。一部の実施形態においては、ポリシリコン１２０．１は、基板１３０の最上位表面の下、深さ０．７乃至１．３μｍまでエッチングする。
【００１８】
図６（Ｉ−Ｉ´に沿った垂直方向断面）に示すように、誘電体膜１４４．１の露出している部分は任意に除去され、誘電体膜１４４．２（“カラー酸化膜”）がトレンチ側壁において形成される。一実施形態においては、誘電体膜１４４．２として、ＬＰＣＶＤによりＴＥＯＳから膜厚２０乃至４０ｎｍのアンドープ二酸化シリコンが堆積される。トレンチ１２４の底部においてポリシリコンフィーチャ１２０．１の中央部分と窒化膜２２０の最上部表面から酸化膜１４４．２を除去するために、及びトレンチ１２４、酸化膜２１０及び窒化膜２２０の側壁表面のみにおいて酸化膜を残留させるために、その堆積の後、非マスキング異方性（垂直方向）エッチングを行う。
【００１９】
導電フィーチャ１２０．２が、フィーチャ１２０．１と物理的接触をするようにトレンチ内に形成される。導電フィーチャ１２０．２はキャパシタプレート１２０の付加部分を提供する。一実施形態においては、フィーチャ１２０．２は、フィーチャ１２０．１に対するのと同様なプロセスを用いて、砒素ドープポリシリコンが堆積され、エッチングされる。フィーチャ１２０．２の最上表面は、一部の実施形態において、表面１３０の最上表面の下、約１００乃至１７０ｎｍにある。
【００２０】
層７０４（図７Ａ、Ｉ−Ｉ´に沿った垂直方向断面）が構造上に形成され、ポリシリコン１２０．２の全体的な最上表面を含むトレンチ１２４を覆って、トレンチ１２４の最上部分が埋められる。層７０４は、下で説明するように、ポリシリコン１２０．３（図１３Ｂ）の堆積の間にトレンチ１２４の一部をブロックする。層７０４は犠牲層であることができ、又は、最終構造において残留されることができる。一部の実施形態においては、層７０４としては、膜厚２００乃至２５０ｎｍの二酸化シリコンが高密度プラズマ（ＨＤＰ）を用いる化学的気相成長法（ＣＶＤ）によりＴＥＯＳから、又は準大気圧ＣＶＤ（ＳＡ−ＣＶＤ）により堆積される。例示としての堆積温度は３８０乃至４４０℃である。任意に、酸化膜７０４をＣＭＰにより研磨することができ、窒化膜２２０において終了される（この変化については図示しない）。
【００２１】
マスク７１０（図７Ａ及び平面図の図７Ｂ参照）であって、例えば、フォトレジストが構造上部に形成される。下で理解できるであろうように、マスク７１０は、誘電体膜１８８の底部表面のプロファイルを規定する（図１３Ｂ）。マスク７１０は、トレンチの側壁を覆い、側部１２４．２においてトレンチ１２４と重ね合わされる。図７Ａ及び７Ｂにおいて、マスク７１０は又、各々のセルの対における隣接するトレンチ１２４の間の領域を覆う。マスク７１０は、酸化層１４４．１、１４４．２の膜厚を上回る可能性がある（しかし、必ずしもではない）ある距離Ｄ１（図７Ａ）だけトレンチ１２４の上方の横方向に広がっている。一部の実施形態においては、マスク７１０はトレンチ１２４の中央上方の位置に達する、即ち、Ｄ１は列（即ち、ビット線）方向において測定されるトレンチの幅Ｄｔｗ１の半分とすることができる。図７Ｂに示すように、マスク７１０はアレイ領域において多くのまっすぐなストリップを形成することができ、各々のストリップは行方向においてアレイを通っている。それ故、行方向におけるシフトのためのマスク合わせずれはセルの幾何学的構成を変化させることなく、仮にそれがあったとしても、アレイの境界及び外周のみにおいて適応されることが可能である。
【００２２】
図８（Ｉ−Ｉ´に沿った垂直方向断面）に示すように、誘電体層７０４、１４４．２の一部はマスク開口部を通してエッチングにより除去される。エッチングはポリシリコン１２０．２及び窒化膜２２０において止まる。ＣｘＦｙによる酸化膜のドライエッチングが一部の実施形態において用いられる。
【００２３】
レジスト７１０は除去され、ポリシリコン１２０．２の上の露出されたトレンチの側壁から酸化膜７０４、１４４．２のいずれの残渣を除去するために、酸化膜の短いウェットエッチングが行われる。
【００２４】
構造を炉の中に入れ、トレンチのシリコン側壁の露出した一部に窒素を導くために窒素雰囲気において温度６５０乃至７３０℃に加熱し、これにより、露出されたトレンチの表面であって、特に、コンタクト領域１６０（図１３Ｂ）において薄い窒化シリコン層（図示せず）を形成する。この層は、ポリシリコン１２０．３によりもたらされることが可能である、シリコン１３０内の結晶転移の生成を防止し、それ故、接合リークを減少させる。例示としてのこの層の膜厚は５乃至１５Åである。
【００２５】
導電層１２０．３（Ｉ−Ｉ´に沿った垂直方向断面図としての図９Ａ、及び平面図としての図９Ｂ）がウェーハ上に形成される。層１２０．３はコンタクト領域１６０に隣接するキャパシタプレート１２０の一部を提供する。層７０４は、トレンチの側部１２４．２に隣接する層１２０．３をブロックする。それ故、一部の実施形態においては、層１２０．３は、分離誘電体膜１８８のために空間を形成するために他方で好ましい側部１２４．２近傍をエッチングする必要はない。一部の実施形態においては、層１２０．３として、２４０ｎｍの膜厚にＬＰＣＶＤにより５５０乃至６４０℃において砒素ドープポリシリコンを堆積され、ＣＭＰにより平坦化される。（酸化膜７０４自体が、マスク７１０の生成の前に図７Ａの段階にＣＭＰにより研磨され、酸化膜のＣＭＰが窒化膜２２０において停止する場合、ポリシリコン１２０．３のＣＭＰは窒化シリコン２２０において停止することができる。）次いで、ポリシリコン１２０．３は、適切なエッチング（例えば、プラズマドライエッチング）により凹部が形成される。一部の実施形態においては、ポリシリコン１２０．３の最上部表面には、基板の最上表面の下、２０乃至６０ｎｍの凹部形成がなされる。（ポリシリコンＣＭＰは省略されることができ、ポリシリコン１２０．３は最終的な膜厚まで単純にエッチング除去されることができる。）
アクティブ領域マスク１０１０（平面図の図１０Ａ及びＩ−Ｉ´線、ＩＩ−ＩＩ´線、ＩＩＩ−ＩＩＩ線に沿った垂直方向断面図）の図１０Ｂ乃至１０Ｄ）が、メモリ列間のシャロートレンチ分離（ＳＴＩ）領域を規定するためにウェーハ上に形成される。一部の実施形態においては、マスク１０１０として、２００乃至３００ｎｍの膜厚に温度３８０乃至４５０℃においてホウ素ドープ二酸化シリコンがプラズマＣＶＤ（ＰＥＣＶＤ）によりＴＥＯＳから堆積され、フォトレジストを用いてパターニングされる。層１０１０が二酸化シリコンである場合、図０Ａ、１０Ｃ、１０Ｄに示すように、層１０１０がパターニングされる前に、一部又は全部に酸化膜７０４がＳＴＩ領域でエッチング除去される。
【００２６】
図１０Ａに示すように、マスク１０１０は、列方向にアレイを通る各々のストリップを有する、アレイ領域におけるまっすぐなストリップを形成する。それ故、列方向のいずれのマスクシフトは、アレイの境界を除いて、アレイの幾何学的配置に影響を及ぼさない。
【００２７】
又、マスク１０１０を、外周（図示せず）におけるＳＴＩ領域を規定するために用いることができる。
【００２８】
二酸化シリコンに対して選択的な窒化シリコンのエッチングは露出された窒化膜２２０を除去する。図１１Ａ（ＩＩ−ＩＩ´に沿った断面）及び１１Ｂ（ＩＩＩ−ＩＩＩ´に沿った断面）を参照されたい。短い酸化膜のエッチングは酸化膜２１０の露出部分を除去する。露出されたシリコン１３０及びポリシリコン１２０は、ＳＴＩトレンチを形成するために二酸化シリコンに対して選択的にエッチングされる。
【００２９】
任意に、酸化膜７０４を除去するため及びポリシリコン１２０の上に突き出ている酸化膜部分１４４．２を除去するために、二酸化シリコンのエッチングが実行される。Ｉ−Ｉ´、ＩＩ−ＩＩ´、ＩＩＩ−ＩＩＩ´に沿った断面をそれぞれ示す図１２Ａ、１２Ｂ、１２Ｃを参照されたい。ＳＴＩトレンチ及びポリシリコン１２０の上の領域を埋めるために誘電体膜１８８がウェーハに対して形成される。一部の実施形態においては、誘電体膜１８８として、４００乃至５００ｎｍの膜厚にＨＤＰ  ＣＶＤにより二酸化シリコンが堆積され、その誘電体膜は窒化膜２２０において停止するようにＣＭＰにより平坦化される。酸化膜１８８は、各々のセルに対において隣接するトレンチを互いに分離する。
【００３０】
メモリの製造は、図１Ａのメモリに対するのと同様な段階を用いて終了することができる。図１３Ａ乃至１３Ｄの実施例においては、ドーパント注入段階は、キャパシタプレート１３４を相互接続するＮ＋の帯状領域１４０を形成するために実行される。酸化膜１８８は、表面の非平坦性を除去するために研磨又はエッチングされる。窒化膜２２０及び酸化膜２１０が除去される。二酸化シリコン膜１３１０は、パストランジスタに対してゲート誘電体膜を与えるためにシリコン基板１３０において成長される。ドーピングされたポリシリコン１７４及び誘電体膜１３２０（例えば、窒化シリコン膜）が、次いで、堆積される。フォトレジストマスク（図示せず）が、ワード線７４を規定するために形成される。層１３２０、１７４、１３１０は、ゲートスタックを形成するためにマスク開口部を通してエッチングされる。誘電体スペーサ１３３０がワード線側壁において形成される。ドーパントは、低濃度にドープされたソース／ドレイン領域１７０，１８０及び埋め込みストラップ１６４（埋め込みストラップのドーピングは又、ポリシリコン１２０からのドーパントの拡散により与えられる）を形成するためにスペーサ１３３０の形成の前後に注入される。誘電体膜１３４０（例えば、ボロフォスフォシリケートガラス）がウェーハにおいて形成される。コンタクトプラグ１８６及びビット線１８４が既知の技術を用いて形成される。他の、既知の又は考案されるメモリ形成方法を又、用いることができる。ワード線１７４及びビット線１８４はまっすぐな線を有しない。それらの線はメモリを通してジグザグに曲がりくねっている。他の変形が又、可能である。“列方向”は、複数のワード線を横切り、ビット線に沿った一般方向であると定義される。“行方向”は、複数のビット線を横切り、ワード線に沿った一般方向であると定義される。
【００３１】
図１４Ａは他の有効な構成を示している。図１４Ｂは、ビット線に沿ってとられた線Ｉ−Ｉ´に沿った垂直方向断面図を示している。そのメモリは、トレンチ側部１２４．１の各々のセルにおける対応するトレンチ１２４の左側に位置付けられているパストランジスタを伴い、セルが対になっていないことを除いて、図１３Ａ乃至１３Ｄのメモリに類似している。トレンチ側部１２４．２は反対側にある。この形成プロセスは図１３Ａのメモリについてのものと同じである。図１５は、１４Ａのメモリについての行方向におけるアレイを通る複数のまっすぐなストリップを形成する、酸化膜７０４（及び、マスク７１０）の平面図を示している。アクティブ領域マスクはマスク１０１０（図１０Ａ）のようである。他の、既知の又は考案される構成が又、可能である。更に、本発明は、例えば、Ｙｉ  Ｄｉｎｇにより２００２年９月１９日に出願された米国特許出願公開第１０／２５２，１４３号明細書に記載されており、この文献の援用によって本発明の説明を一部代替する、トレンチにおいて少なくとも一部が位置付けられているフローティングゲートを有するＥＥＰＲＯＭ（電気的消却・プログラム可能型読取専用メモリ）に適用することができる。
【００３２】
図１３Ｂ、１４Ｂは、本発明の一部の実施形態の特定の構造フィーチャを示している。各々のパストランジスタは、対応する導電性電荷蓄積ノード１２０（１２０．１、１２０．２、１２０．３）に電気的に結合されたソース／ドレイン領域１７０を有する。その結合はコンタクト領域１６０を通る導電性パスによっているが、容量性結合が又、可能である（ＥＥＰＲＯＭに置けるように）。ソース／ドレイン領域１７０が、反対側の側部１２４．２においてではなく、各々のトレンチ１２４の側部１２４．１において備えられている。図１３Ｂにおいては、各々の側部１２４．１は、同じ列における隣接するトレンチの側部１２４．２に対向している。電荷蓄積ノード１２０は、トレンチ側部１２４．１に隣接し、ソース／ドレイン領域１７０に隣接する最上表面に突出部１２０．３を有する。電荷蓄積ノード１２０は、その突出部の側面に沿って隣接する最上表面部分Ｔ（これは、双１２０．３により覆われていない層１２０．２の最上表面部分である）を有する。トレンチは垂直方向の側壁を有するが、これは必ずしも必要ではない。側壁は、他のある角度を有することが可能である。側壁はまっすぐであるが、これは必ずしも必要ではない。側壁は他の形状をとることが可能である。図１３Ｂ、１４Ｂにおいて、トレンチ側壁は、各々の側部１２４．２において略まっすぐな部分Ｓを有する。まっすぐな側壁部分Ｓは、ポリシリコン１２０．２の最上表面部分Ｔの上に存在する。図１３Ｂ、１４Ｂにおいては、側壁部分Ｓは基板１３０の最上表面まで広がっているが、これは必ずしも必要ではない。  
図１６は、特定の寸法を明確に示すために幾つかのフィーチャが削除された、図１３Ｂと同じ図である。誘電体膜１４４．１、１４４．２、１８８はトレンチ側壁を覆い、電荷蓄積ノード１２０を覆っている。参照番号１８８Ａは、ポリシリコン１２０．２の表面Ｔ上の誘電体膜８８の一部を表している。誘電体膜１８８Ａは、側部１２４．２におけるトレンチ側壁まで広がっている。誘電体膜１８８Ａは、トレンチ側壁（図１６において右から左まで、又、図７Ａを参照されたい）に対して垂直に測定され膜厚Ｄ１を有する。Ｄ１はトレンチ側部１２４．１における誘電体膜１４４．１又は１４４．２の膜厚より大きい。それ故、側部１２４．２のトレンチ側壁における誘電体膜の最大膜厚は、側部１２４．１のトレンチ側壁における誘電体の最大膜厚より大きい。側壁部分Ｓは、誘電体膜１８８Ａの底部表面を覆っている。
【００３３】
例示としての一実施形態においては、１１０ｎｍのフォトリソグラフィの最小線幅を伴って、列方向におけるトレンチの幅Ｄｔｗ１（図７Ａ）は１６０ｎｍである。行方向におけるトレンチの幅Ｄｔｗ２（図１３Ａ）は２２０ｎｍである。行方向の隣接する列におけるトレンチ中心間の距離Ｄｔｃ１は２２０ｎｍである。各々のトレンチの対の隣接する行におけるトレンチの中心の間の距離Ｄｔｃ２は２２０ｎｍである。図１０Ａにおいて隣接するマスクのストリップの間の距離として測定される、ＳＴＩ幅Ｄｓｗ（図１３Ａ）は１１０ｎｍである。基板１３０におけるＳＴＩの深さＤｓｄ（図１１Ａ）（基板の最上表面から測定される）は４４５ｎｍである。これらの寸法は限定的なものではない。
【００３４】
ＳＴＩトレンチ深さＤｓｄは、プレート１２０のプロファイルと、隣接する行におけるトレンチ１２４間の分離のプロファイルとに無関係に規定される。それ故、ＳＴＩ深さは、隣接する行におけるトレンチ１２４の分離とプレート１２０のプロファイルとにより限定されない。従って、ＳＴＩトレンチは更に浅くすることができ、それらトレンチの幅は、高メモリ充填密度を与えるように、減少される。
【００３５】
本発明は、シリコンに、特にＰ型又はＮ型導電性に、又は上記の他のフィーチャに限定されない。他の実施形態及び変形は、同時提出の特許請求の範囲に記載しているように、本発明の範囲内で実行することができる。
【図面の簡単な説明】
【００３６】
【図１Ａ】先行技術のメモリアレイの平面図である。
【図１Ｂ】図１のアレイの垂直方向の断面図である。
【図２】製造プロセスにおける図１のアレイの垂直方向の断面図である。
【図３】製造プロセスにおける図１のアレイの垂直方向の断面図である。
【図４】製造プロセスにおける図１のアレイの垂直方向の断面図である。
【図５】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図６】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図７Ａ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図７Ｂ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの平面図である。
【図８】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図９Ａ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図９Ｂ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの平面図である。
【図１０Ａ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの平面図である。
【図１０Ｂ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１０Ｃ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１０Ｄ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１１Ａ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１１Ｂ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１２Ａ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１２Ｂ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１２Ｃ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１３Ａ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの平面図である。
【図１３Ｂ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１３Ｃ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１３Ｄ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１４Ａ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの平面図である。
【図１４Ｂ】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【図１５】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの平面図である。
【図１６】本発明の一部の実施形態に従った製造プロセスにおけるメモリアレイの垂直方向の断面図である。
【符号の説明】
【００３７】
１２０        キャパシタプレート
１２０．１    キャパシタ層（ポリシリコン）
１２０．２    キャパシタ層（ポリシリコン）
１２０．３    キャパシタ層（ポリシリコン）
１２４        トレンチ
１２４．１    トレンチ側部
１２４．２    トレンチ側部
１３０        基板（シリコン）
１３４        Ｎ型領域
１４０        Ｎ型領域
１４４        誘電体薄膜
１４４．１    誘電体層
１４４．２    誘電体層
１５０        Ｐ型ウェル
１６０        コンタクト領域
１６４        埋め込みストラップ
１７０        ソース／ドレイン領域
１７４        パストランジスタのゲート
１７４        ワード線
１８０        ソース／ドレイン領域
１８４        ビット線
１８６        コンタクト
１８８        誘電体
１９２        誘電体領域
２１０        二酸化シリコン層
２２０        窒化シリコン層
３１０        マスク
７０４        酸化膜
７１０        マスク（レジスト）
１０１０      アクティブ領域マスク
１３１０      二酸化シリコン
１３２０      誘電体膜
１３３０      誘電体スペーサ
１３４０      誘電体膜
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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