(57)【要約】【課題】  高調波対策機能を有するスイッチング電源の省電力化を実現する。【解決手段】  高調波抑制機能を有する昇圧チョッパ回路８８（チョッパ回路）を有し、この昇圧チョッパ回路８８の出力をＭＯＳトランジスタ１７（メインスイッチ素子）および変圧器２２を用いて変換し、負荷に給電を行うスイッチング電源１０であって、上記負荷の状態に応じてＭＯＳトランジスタ１７のスイッチング周波数を制御するデューティレシオ制御回路（デューティレシオ制御回路）と、上記デューティレシオを検出するデューティレシオ検出回路７５（検出手段）と、該デューティレシオ検出回路７５の検出結果に応じて昇圧チョッパ回路８８の高調波抑制機能を制御する高調波抑制機能制御回路４５（高調波抑制機能制御手段）とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
高調波抑制機能を有するチョッパ回路を有し、このチョッパ回路の出力をメインスイッチ素子および変圧器を用いて変換し、負荷に給電を行うスイッチング電源であって、
上記負荷の状態に応じて上記メインスイッチ素子のスイッチングに係るデューティレシオを制御するデューティレシオ制御回路と、上記デューティレシオを検出する検出手段と、該検出手段の検出結果に応じて上記チョッパ回路の高調波抑制機能を制御する高調波抑制機能制御手段とを備えることを特徴とするスイッチング電源。
【請求項２】
上記チョッパ回路は、昇圧チョッパ回路であることを特徴とする請求項１記載のスイッチング電源。
【請求項３】
高調波抑制機能制御手段は、検出結果に応じて、チョッパ回路内のスイッチ素子を制御する回路への給電を遮断することを特徴とする請求項１記載のスイッチング電源。
【請求項４】
高調波抑制機能制御手段は、検出結果に応じて、チョッパ回路内のスイッチ素子の発振を停止させることを特徴とする請求項１記載のスイッチング電源。
【請求項５】
高調波抑制機能制御手段は、検出結果に応じて、チョッパ回路内のスイッチ素子の周波数を低減させることを特徴とする請求項１記載のスイッチング電源。
【請求項６】
上記検出手段は、上記周波数制御回路から送出されるメインスイッチ素子の駆動電圧に積分を行う積分回路を含むことを特徴とする請求項１記載のスイッチング電源。
【請求項７】
上記検出手段は、上記変圧器に設けられた補助巻線の出力電圧に積分を行う積分回路を含むことを特徴とする請求項１記載のスイッチング電源。
【請求項８】
上記高調波抑制機能制御手段は、シャントレギュレータを用いて積分回路の出力電圧と基準電圧とを比較し、出力電圧が基準電圧以下であれば、チョッパ回路の作動を停止させる、あるいはチョッパ回路内のスイッチ素子のスイッチング周波数を低減させることを特徴とする請求項６または７記載のスイッチング電源。
【請求項９】
上記積分回路は、上記デューティレシオ制御回路の出力端および上記シャントレギュレータのＲｅｆ端子間に接続された分圧抵抗と、シャントレギュレータのＲｅｆ端子および基準電位電極間に配されたコンデンサとを含むことを特徴とする請求項８記載のスイッチング電源。
【請求項１０】
上記高調波抑制機能制御手段は、ＰＮＰトランジスタと、ＮＰＮトランジスタとを備え、
上記シャントレギュレータのＲｅｆ端子は積分回路の出力端子に接続され、上記シャントレギュレータのカソード端子は抵抗を介して上記ＮＰＮトランジスタのベース端子に接続され、上記ＰＮＰトランジスタのベース端子は上記ＮＰＮトランジスタのコレクタ端子に接続され、上記ＰＮＰトランジスタのエミッタ端子はＶｃｃに接続され、上記ＰＮＰトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続されていることを特徴とする請求項８記載のスイッチング電源。
【請求項１１】
上記高調波抑制機能制御手段はＮＰＮトランジスタを備え、
上記シャントレギュレータのＲｅｆ端子は積分回路の出力端子に接続され、上記シャントレギュレータのカソード端子は抵抗を介して上記ＮＰＮトランジスタのベース端子に接続され、上記ＮＰＮトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続され、上記ＮＰＮトランジスタのエミッタ端子は接地されていることを特徴とする請求項８記載のスイッチング電源。
【請求項１２】
上記高調波抑制機能制御手段はＮＰＮトランジスタを備え、
上記シャントレギュレータのＲｅｆ端子は積分回路の出力端子に接続され、上記シャントレギュレータのカソード端子は抵抗を介して上記ＮＰＮトランジスタのベース端子に接続され、上記ＮＰＮトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続されるとともに第１の抵抗に接続され、上記ＮＰＮトランジスタのエミッタ端子は第２の抵抗に接続されていることを特徴とする請求項８記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高調波対策機能を備えたスイッチング電源の省電力化に関する。
【背景技術】
【０００２】
高調波対策機能を備えるスイッチング電源の従来の構成を、図８を用いて説明する。この従来のスイッチング電源１１０は、入力回路と、力率改善（高調波電流抑制）機能を有する昇圧チョッパ回路と、電力回路と、出力回路とを備える。
【０００３】
図８に示されるように、入力回路は、ＡＣ入力電源のＬ端子およびＮ端子に接続するフィルタ回路１２５と、ブリッジダイオード１１１と、平滑コンデンサ１１５とを備える。
【０００４】
昇圧チョッパ回路は、チョークコイル１１２と、ダイオード１１３と、ＰＦＣ回路１２０と、ＭＯＳトランジスタ１１４とを備える。また、電力回路は、発振制御回路１２１と、ＭＯＳトランジスタ１１７と、抵抗１１６と、トランス１２２（１次側メイン巻線１２２ａおよび１次側補助巻線１２２ｂ並びに２次側メイン巻線１２２ｃ）とを備える。また、出力回路は、１次側に、平滑コンデンサ１１９およびダイオード１１８を備え、２次側に、ダイオード１２３および平滑コンデンサ１２４並びに出力端Ｘ（プラス）・Ｙ（マイナス）を備える。
【０００５】
昇圧チョッパ回路では、ＭＯＳトランジスタ１１４のＯＮ期間中に、ＡＣ入力電源からチョークコイル１１２を介してＭＯＳトランジスタ１１４に電流が流れ、チョークコイル１１２に励磁エネルギーが蓄積する。そして、ＭＯＳトランジスタ１１４のＯＦＦ期間中に、上記のごとく蓄積された励磁エネルギーによって昇圧電流がダイオード１１３を介して平滑コンデンサ１１５に流入する。ここで、ＰＦＣ回路１２０は、この平滑コンデンサ１１５の電圧を監視し、これに応じてＭＯＳトランジスタ１１４のＯＮ／ＯＦＦを制御する。すなわち、ＡＣ入力電源内の電流の位相および波形が電圧波形と一致もしくは相似する（力率が改善される）ように、ＭＯＳトランジスタ１１４のＯＮ／ＯＦＦを制御する。これにより、高調波規制をクリアすることができる。
【０００６】
なお、昇圧チョッパ回路からの出力は電力回路によって所望の電圧に変換され、出力回路を介して負荷に供給される。
【特許文献１】特開２００１−９５２３６公報（公開日：平成１３年４月６日）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、力率改善機能を備えるスイッチング電源は、高調波規制をクリアすることができる反面、電源回路内での電力損失が大きく、特に、高調波対策をほとんど要しない軽負荷時（待機時等）の省電力化が阻害されてしまうといった問題があった。
【０００８】
本発明は上記課題に鑑みてなされたものであり、その目的は、高調波対策機能を有するスイッチング電源の省電力化を実現することにある。
【課題を解決するための手段】
【０００９】
本発明のスイッチング電源は、上記課題を解決するために、高調波抑制機能を有するチョッパ回路を有し、このチョッパ回路の出力をメインスイッチ素子および変圧器を用いて変換し、負荷に給電を行うスイッチング電源であって、上記負荷の状態に応じて上記メインスイッチ素子のスイッチングに係るデューティレシオを制御するデューティレシオ制御回路と、上記デューティレシオを検出する検出手段と、該検出手段の検出結果に応じて上記チョッパ回路の高調波抑制機能を制御する高調波抑制機能制御手段とを備えることを特徴としている。
【００１０】
上記構成によれば、チョッパ回路の出力がメインスイッチ素子および変圧器を用いて変換され、負荷への給電が行われる。そして、上記デューティレシオ制御回路は、負荷の状態（例えば、負荷電流値）に応じて上記メインスイッチ素子のスイッチングに係るデューティレシオ（一周期におけるＯＮ期間の割合）を制御する。例えば、軽負荷の状態では、デューティレシオ制御回路は、デューティレシオを小さくする制御（例えば、メインスイッチ素子のスイッチングにおけるＯＮ期間の長さを維持したまま定格動作時の発振周波数よりも徐々にあるいは段階的に発振周波数を落としていく制御）を行う。この結果、メインスイッチ素子でのスイッチングロスを低減することができる。
【００１１】
ここで、上記高調波抑制機能制御手段は、上記検出手段が検出するメインスイッチ素子のスイッチングに係るデューティレシオに応じて上記チョッパ回路の高調波抑制機能を制御する。例えば、上記デューティレシオが低い状態（すなわち、軽負荷の状態）では、高調波抑制機能を停止あるいは低下させる。この結果、高調波抑制があまり必要でない軽負荷時（待機時等）に、高調波抑制機能によって電力浪費が発生することを防止することができる。
【００１２】
一方、上記デューティレシオが低くなく、高調波が発生する状態（定格動作時）では、高調波抑制機能を発揮させる。この結果、上記高調波の発生を抑制することができ、高調波規制をクリアすることができる。
【００１３】
このように、本スイッチング電源によれば、高調波規制をクリアしつつ、軽負荷時の省電力化を実現することができ、加えて、メインスイッチ素子でのスイッチングロスも低減することができる。これにより、高調波対策機能を有するスイッチング電源の省電力化を実現することができる。
【００１４】
また、本スイッチング電源においては、上記チョッパ回路は、昇圧チョッパ回路であることが好ましい。この構成によれば、より広いレンジの入力電源電圧に対して力率改善を行うことができる。
【００１５】
また、本スイッチング電源においては、高調波抑制機能制御手段が、上記検出手段の検出結果に応じて、チョッパ回路内のスイッチ素子を制御する回路への給電を遮断しても構わない。こうすれば、高調波抑制があまり必要でない軽負荷時（待機時等）におけるチョッパ回路での電力浪費を略皆無にすることができる。もっとも、チョッパ回路内のスイッチ素子の発振を停止（チョッパ回路の駆動信号を停止）させてもチョッパ回路での電力浪費を大幅に低減することができる。
【００１６】
また、本スイッチング電源においては、高調波抑制機能制御手段は、検出結果に応じてチョッパ回路内のスイッチ素子のスイッチング周波数を低減させても構わない。こうすれば、軽負荷時（待機時等）における高調波抑制とチョッパ回路の省電力化との両立を図ることができる。特に、軽負荷時においても高調波電流の低減を要求されるようなアプリケーションに好適といえる。
【００１７】
また、本スイッチング電源においては、上記検出手段を、上記周波数制御回路から送出されるメインスイッチ素子の駆動電圧に対して積分を行う積分回路とし、検出手段の構成を簡易にすることが好ましい。また、上記検出手段を、上記変圧器に設けられた補助巻線出力電圧に積分を行う積分回路とすることも可能である。
【００１８】
また、本スイッチング電源においては、上記高調波抑制機能制御手段は、シャントレギュレータを用いて積分回路の出力電圧と基準電圧とを比較し、出力電圧が基準電圧以下であれば、チョッパ回路の作動を停止させる（チョッパ回路内のスイッチ素子を制御する回路への給電を遮断したり、チョッパ回路内のスイッチ素子の発振を停止させる）、あるいはチョッパ回路内のスイッチ素子のスイッチング周波数を低減させることが好ましい。
【００１９】
この点、例えば特許文献１（特開２００１−９５２３６公報）では、検出電圧と閾値電圧との比較手段としてツェナーダイオードを用いる構成が開示されている。しかし、一般的なツェナーダイオードを用いた場合には、そのツェナー電圧Ｖｚの温度特性上、例えば周囲温度が２５℃の時と周囲温度が６０℃の時とでは約３パーセント（Ｖｚの温度係数γｚを０．０８パーセント／℃とした場合に０．０８×（６０−２５）＝２．８パーセント）の基準値変動が表れてしまう。
【００２０】
この「周囲（ツェナーダイオード周辺）温度６０℃」という環境は、スイッチング電源がＡＣアダプタの形態の場合や組込み形式で筐体内に配置される場合などにおいて特殊な環境ではない。このため、特許文献１のごとくツェナーダイオードを用いると、動作直後の状態と連続的に動作している状態とで設定された閾値（基準値）そのものが大きく変動してしまい、結果としてスイッチング電源自体の動作に不安定要素をもたらすことになる。
【００２１】
本スイッチング電源では、積分回路の出力電圧と基準電圧との比較に、温度変化に強いシャントレギュレータを用いている。例えば、基準電圧（Ｖｒｅｆ）の出力電圧範囲が±１．０パーセントのシャントレギュレータであれば、基準電圧の変化率を上記ツェナーダイオードの１／３に抑えることができる。
【００２２】
このように、上記構成によれば、温度変化に対する信頼性が高い高精度のスイッチング電源を、安価な汎用部品を用いて構成することができる。
【００２３】
また、本スイッチング電源においては、上記積分回路を、上記デューティレシオ制御回路の出力端および上記シャントレギュレータのＲｅｆ端子間に接続された分圧抵抗と、シャントレギュレータのＲｅｆ端子および基準電位電極間に配されたコンデンサとで構成しても良い。当該構成によれば、Ｆ／Ｖ変換での損失を些少なものにすることができる。このとき、分圧抵抗を高インピーダンスとし、上記コンデンサを極小容量とすれば、上記損失を一層些少なものにすることができる。
【００２４】
また、本発明のスイッチング電源では、上記高調波抑制機能制御手段が、ＰＮＰトランジスタと、ＮＰＮトランジスタとを備え、上記シャントレギュレータのＲｅｆ端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記ＮＰＮトランジスタのベース端子に接続され、上記ＰＮＰトランジスタのベース端子は上記ＮＰＮトランジスタのコレクタ端子に接続され、上記ＰＮＰトランジスタのエミッタ端子はＶｃｃに接続され、上記ＰＮＰトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続されていても良い。
【００２５】
上記構成によれば、シャントレギュレータによって積分回路の出力電圧と基準電圧とが比較され、出力電圧が基準電圧を下回る場合には、ＰＮＰトランジスタおよびＮＰＮトランジスタが、チョッパ回路内のスイッチ素子を制御する回路へのＶｃｃの供給を停止する。この結果、上記のごとく積分回路の出力電圧が基準電圧を下回る状態において、チョッパ回路での消費電力を低減することができる。
【００２６】
また、本発明のスイッチング電源では、上記高調波抑制機能制御手段は、ＮＰＮトランジスタを備え、上記シャントレギュレータのＲｅｆ端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記ＮＰＮトランジスタのベース端子に接続され、上記ＮＰＮトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続され、上記ＮＰＮトランジスタのエミッタ端子は接地されていても良い。
【００２７】
上記構成によれば、シャントレギュレータによって積分回路の出力電圧と基準電圧とが比較され、出力電圧が基準電圧を下回る場合には、ＮＰＮトランジスタを介してチョッパ回路内のスイッチ素子を制御する回路が接地される。ここで、例えば、このチョッパ回路内のスイッチ素子を制御する回路を、接地によって自回路の作動を停止する、あるいはそのスイッチ素子の発振周波数を低減させる、あるいはその発振自体を停止させるように構成しておけば、上記のごとく積分回路の出力電圧が基準電圧を下回る状態において、チョッパ回路での消費電力を低減することができる。
【００２８】
また、本発明のスイッチング電源では、上記高調波抑制機能制御手段は、ＮＰＮトランジスタを備え、上記シャントレギュレータのＲｅｆ端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記ＮＰＮトランジスタのベース端子に接続され、上記ＮＰＮトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続されるとともに第１の抵抗に接続され、上記ＮＰＮトランジスタのエミッタ端子は第２の抵抗に接続されていても良い。
【００２９】
上記構成によれば、シャントレギュレータによって積分回路の出力電圧と基準電圧とが比較され、出力電圧が基準電圧を下回る場合には、ＮＰＮトランジスタを介して、チョッパ回路内のスイッチ素子を制御する回路が（第１の抵抗から）第２の抵抗に切替え接続される。ここで、例えば、このチョッパ回路内のスイッチ素子を制御する回路を、第２の抵抗への切替え接続によってそのスイッチ素子の発振周波数を低減あるいはその発振自体を停止させるように構成しておけば、上記のごとく積分回路の出力電圧が基準電圧を下回る状態において、チョッパ回路での電力消費を低減することができる。
【発明の効果】
【００３０】
以上のように、本発明のスイッチング電源によれば、高調波抑制があまり必要でない軽負荷時（待機時等）におけるチョッパ回路での電力消費を低減することができる。一方、メインスイッチ素子のスイッチング周波数が低くなく、高調波が発生する状態（定格動作時）では、チョッパ回路の高調波抑制機能が発揮され、高調波規制をクリアすることができる。これにより、高調波対策および軽負荷時の省電力化の双方が実現される。
【発明を実施するための最良の形態】
【００３１】
本発明に係るスイッチング電源の実施の一形態を説明すれば以下のとおりである。
【００３２】
図１は、本実施の形態に係るスイッチング電源の概略構成を示すブロック図である。まず、同図を用いて本スイッチング電源装置の概略構成を説明する。
【００３３】
本スイッチング電源１０は、入力回路２５と、高調波抑制（力率補正）機能を有する昇圧チョッパ回路８８（チョッパ回路）と、電力回路５５と、電力回路５５のメインスイッチ素子５１（例えば、ＭＯＳトランジスタ、バイポーラトランジスタ、ＩＧＢＴ等）のデューティレシオを検出するデューティレシオ検出回路７５（検出手段）と、昇圧チョッパ回路８８の高調波抑制機能を制御する高調波抑制機能制御回路４５（高調波抑制機能制御手段）と、出力回路６５とを備える。
【００３４】
電力回路５５ではメインスイッチ素子５１のスイッチングに係るデューティレシオの制御が行われる。デューティレシオ検出回路７５は、電力回路５５のメインスイッチ素子のスイッチングに係るデューティレシオを検出し、これを電圧変換（Ｆ／Ｖ変換）して検出電圧とする。高調波抑制機能制御回路４５は、この検出電圧を基準電圧と比較し、その比較結果に基づいて、昇圧チョッパ回路８８の高調波抑制機能を制御する。すなわち、高調波抑制機能制御回路４５は、上記検出電圧が基準電圧を下回った場合に負荷状態が軽負荷であると判断をし、チョッパ回路内のスイッチ素子を制御するＰＦＣ回路２０をＯＦＦ状態にさせる。一方、高調波抑制機能制御回路４５は、デューティレシオ検出回路７５での検出電圧が基準電圧以上の場合に軽負荷状態ではないという判断をし、ＰＦＣ回路２０をＯＮ状態にさせる。
【００３５】
〔実施の形態１〕
図２は本スイッチング電源の回路図である。同図に示されるように、入力回路２５は、ＡＣ入力電源のＬ端子およびＮ端子に接続するフィルタ回路４１と、ブリッジダイオード１１と、平滑コンデンサ１５とを備える。
【００３６】
電力回路５５は、デューティレシオ制御回路（ＤＲ制御回路）２１と、ＭＯＳトランジスタ１７（メインスイッチ素子）と、トランス２２（変圧器、１次側メイン巻線２２ａおよび１次側補助巻線２２ｂ並びに２次側メイン巻線２２ｃ）とを備える。
【００３７】
デューティレシオ検出回路７５は、抵抗２７と、コンデンサ２９とを備える。なお、この抵抗２７およびコンデンサ２９で積分回路を構成する。高調波抑制機能制御回路４５は、ＮＰＮトランジスタ３４（給電制御用ＮＰＮトランジスタ）と、ＰＮＰトランジスタ３５（給電制御用ＰＮＰトランジスタ）と、抵抗３０・３１・３３と、シャントレギュレータ３２とを備える。
【００３８】
昇圧チョッパ回路８８は、チョークコイル１２と、ダイオード１３と、ＰＦＣ回路２０と、ＰＦＣ回路用のスイッチ素子（チョッパ回路内のスイッチ素子）とを備える。このＰＦＣ回路用のスイッチ素子には、ＭＯＳトランジスタやバイポーラトランジスタあるいはＩＧＢＴを用いることができる。
【００３９】
出力回路６５は、１次側に、平滑コンデンサ１９およびダイオード１８を備え、２次側に、ダイオード２３および平滑コンデンサ２４並びに出力端Ｘ（プラス）・Ｙ（マイナス）を備える。
【００４０】
昇圧チョッパ回路８８は、力率補正回路（コンバータ）であり、ＰＦＣ回路２０がＰＦＣ回路用のスイッチ素子（ＭＯＳトランジスタ１４）を駆動することによってＡＣ入力電源内における電流波形の適正化（高調波の抑制）を行う。この原理については後述する。
【００４１】
ＮＰＮトランジスタ３４およびＰＮＰトランジスタ３５は、ＰＦＣ回路２０への給電を制御する。
【００４２】
デューティレシオ制御回路（ＤＲ制御回路）２１は、図示しない負荷状態検出手段によって検出され、フォトカプラ等（図示せず）を介して伝達された負荷状態（例えば、負荷電流）の情報に基づいてＭＯＳトランジスタ１７（メイントランジスタ）を駆動（ＯＮ／ＯＦＦ制御）し、結果としてトランス２２の１次側メイン巻線２２ａの電流を制御する。例えば、デューティレシオ制御回路２１は、負荷電流の減少情報を受けて、デューティレシオ（一周期におけるＯＮ期間の割合）を低減（あるいは逓減）していく制御（例えば、ＭＯＳトランジスタ１７の発振におけるＯＮ期間の長さを維持したまま定格動作時の発振周波数よりも徐々にあるいは段階的に発振周波数を落としていく制御）を行う。この制御によって、ＭＯＳトランジスタ１７におけるスイッチングロスを減少させることができる。一例をあげると、発振周波数６０ｋＨｚ、デューティレシオ４５％でＭＯＳトランジスタ１７が動作をする場合、このＭＯＳトランジスタ１７のＯＮ期間の長さは約７．５μｓとなる。ここで、ＯＮ期間の長さを維持したまま負荷電流の低減に従って発振周波数を２０ｋＨｚまで逓減していけば、デューティレシオは約１５％まで低減（逓減）することになる。
【００４３】
抵抗２７およびコンデンサ２９は積分回路を構成し、デューティレシオ制御回路２１からの駆動電圧信号を積分してシャントレギュレータ３２のＶｒｅｆ端子へ出力する（Ｆ／Ｖ変換）。
【００４４】
スイッチング電源装置１０の具体的な回路構成を説明すると以下のとおりである。
【００４５】
ＡＣ入力電源（Ｌ端子・Ｎ端子）はフィルタ回路４１を介してブリッジダイオード１１の入力端子（〜端子）に入力される。ブリッジダイオード１１の＋端子は、チョークコイル１２および順方向に設けられたダイオード１３を介してトランス２２の１次側メイン巻線２２ａの電源側端部へ接続されている。また、トランス２２の２次側メイン巻線２２ｃの一方の端部はダイオード２３を介して出力端Ｘ（プラス）に接続され、他方の端部は出力端Ｙ（マイナス）に接続されている。この２次側メイン巻線２２ｃの他方の端部（マイナス側）と、ダイオード２３のカソード端子との間には、平滑コンデンサ２４が、その＋電極がダイオード２３のカソード端子側となるように設けられている。
【００４６】
ＭＯＳトランジスタ１７のゲート端子はデューティレシオ制御回路２１の出力端子に接続されている。また、ＭＯＳトランジスタ１７のソース端子およびドレイン端子は、その一方の端子が例えば接地電極に接続され、他方の端子が、トランス２２のメイン巻線２２ａ（電源側端部とは反対側の端部）に接続されている。また、デューティレシオ制御回路２１は抵抗１６を介してトランス２２のメイン巻線２２ａの電源側端部へ接続されている。また、ダイオード１３のカソード端子と接地電極との間には、平滑コンデンサ１５が、その＋電極がダイオード１３のカソード端子側となるように設けられている。
【００４７】
シャントレギュレータ３２のＶｒｅｆ端子と接地電極との間にはコンデンサ２９が設けられている。また、デューティレシオ制御回路２１の出力端子とレギュレータ３２のＶｒｅｆ端子との間には抵抗２７が配されている。
【００４８】
また、トランス２２の１次側補助巻線２２ｂの一端部は接地電極に接続され、その他端部は、ダイオード１８を介してデューティレシオ制御回路２１に接続されている。なお、ダイオード１８の順方向は、補助巻線２２ｂからデューティレシオ制御回路２１へ向かう方向である。また、ダイオード１８のカソード端子と接地電極との間には、平滑コンデンサ１９が、その＋電極がダイオード１８のカソード端子側となるように設けられている。
【００４９】
また、シャントレギュレータ３２のカソード端子は抵抗３０を介してダイオード１８のカソード端子に接続され、また、シャントレギュレータ３２のアノード端子は接地電極に接続されている。
【００５０】
さらに、シャントレギュレータ３２のカソード端子は、抵抗３１を介してＮＰＮトランジスタ３４のベース電極に接続されている。このＮＰＮトランジスタ３４のベース電極は抵抗３３を介して接地電極に接続されている。また、ＮＰＮトランジスタ３４は、そのエミッタ端子が接地電極に接続され、そのコレクタ端子がＰＮＰトランジスタ３５のベース電極に接続されている。さらに、ＮＰＮトランジスタ３５は、そのエミッタ端子が平滑コンデンサ１９の＋電極に接続され、そのコレクタ端子がＰＦＣ回路２０に接続されている。
【００５１】
スイッチング電源装置１０の動作を説明すると以下のとおりである。
【００５２】
デューティレシオ制御回路２１は、ＭＯＳトランジスタ１７のＯＮ／ＯＦＦを制御する。すなわち、ＭＯＳトランジスタ１７がＯＮすると、ＡＣ入力電源からブリッジダイオード１１、チョークコイル１２およびダイオード１３等を介してトランス２２の１次側メイン巻線２２ａに電流が流れる。また、ＭＯＳトランジスタ１７がＯＦＦすれば、トランス２２の１次側メイン巻線２２ａの電流は消える。これによって、トランス２２の２次側メイン巻線２２ｃおよび１次側補助巻線２２ｂに誘導電流が発生する。そして、２次側メイン巻線２２ｃの誘導電流がダイオード２３および平滑コンデンサ２４に流れることによって出力端Ｘ・Ｙに負荷への供給電圧が生成される。また、１次側補助巻線２２ｂの誘導電流がダイオード１８および平滑コンデンサ１９に流れることによって平滑コンデンサ１９の＋電極に、ＰＦＣ回路２０やデューティレシオ制御回路２１への供給電圧（Ｖｃｃ）が発生する。
【００５３】
ここで、デューティレシオ制御回路２１は、図示しない負荷状態検出手段によって検出され、フォトカプラ等（図示せず）を介して伝達された負荷状態（例えば、負荷電流）に基づいて、ＭＯＳトランジスタ１７を制御する。すなわち、負荷への給電レベルが高い場合（負荷電流が十分に流れている場合）には、ＭＯＳトランジスタ１７のスイッチングに係るデューティレシオを高いレベルとする。一方、負荷への給電レベルが低い場合（負荷電流が十分に流れていない場合）には、ＭＯＳトランジスタ１７のスイッチングに係るデューティレシオを低いレベルとする。
【００５４】
本実施の形態においては、ＭＯＳトランジスタ１７を制御するデューティレシオ制御回路２１からの駆動電圧信号が抵抗２７およびコンデンサ２９（積分用コンデンサ）で構成される積分回路に入力される。具体的には、デューティレシオ制御回路２１の駆動電圧信号がＯＮ状態のときには抵抗２７を介してコンデンサ２９に充電が行なわれる。一方、駆動電圧信号がＯＦＦ状態になったときにはコンデンサ２９の放電が行なわれる。そして、この積分回路からの出力電圧（すなわち、抵抗２７と、コンデンサ２９の抵抗２７側の電極との間の電位）がシャントレギュレータ３２のＶｒｅｆ端子に入力されることになる。
【００５５】
したがって、ＭＯＳトランジスタ１７のスイッチングのデューティレシオが所定値（閾値デューティレシオ）より高い場合、すなわち負荷電流が十分に流れている場合には、コンデンサ２９の両端電圧が十分に下がりきる前に再び充電動作が行なわれるため、積分回路の出力電圧が所定値より下がることがない。
【００５６】
ここで、上記所定値がシャントレギュレータ３２の基準電圧Ｖｒより高ければ、積分回路の出力電圧はシャントレギュレータ３２の基準電圧Ｖｒを上回る。このとき、シャントレギュレータ３２のアノード端子およびカソード端子間は非導通状態となり、ＮＰＮトランジスタ３４がＯＦＦ状態となり、ＰＮＰトランジスタ３５がＯＮされる。この結果、ＰＦＣ回路２０に、Ｖｃｃ（１次側補助巻線２２ｂにつながる平滑コンデンサ１９の＋電極に発生する電圧）が供給され、昇圧チョッパ回路８８による高調波の抑制が行われる。
【００５７】
一方、ＭＯＳトランジスタ１７のスイッチングのデューティレシオが所定値（閾値デューティレシオ）より低い場合、すなわち負荷電流が十分に流れていない場合、放電期間が長くなり、充電動作が行なわれるまでにコンデンサ２９の両端電圧が下がり切ってしまい、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを下回ってしまう。このとき、シャントレギュレータ３２のアノード端子およびカソード端子間は導通状態となり、ＮＰＮトランジスタ３４がＯＮ状態となり、ＰＮＰトランジスタ３５がＯＦＦされる。この結果、ＰＦＣ回路２０へのＶｃｃの供給が遮断され、昇圧チョッパ回路８８（ＰＦＣ回路２０）での電力消費がストップすることになる。
【００５８】
なお、昇圧チョッパ回路８８による高調波の抑制原理を説明すれば以下のとおりである。昇圧チョッパ回路８８では、ＭＯＳトランジスタ１４のＯＮ期間中に、ＡＣ入力電源からチョークコイル１２を介してＭＯＳトランジスタ１４に電流が流れ、チョークコイル１２に励磁エネルギーが蓄積される。そして、ＭＯＳトランジスタ１４のＯＦＦ期間中に、上記のごとく蓄積された励磁エネルギーによって昇圧電流がダイオード１３を介して平滑コンデンサ１５に流入する。ここで、ＰＦＣ回路２０は、この平滑コンデンサ１５の電圧を監視し、これに応じてＭＯＳトランジスタ１４のＯＮ／ＯＦＦを制御する。すなわち、ＡＣ入力電源内の電流の位相および波形が電圧波形と一致もしくは相似する（力率が改善される）ように、ＭＯＳトランジスタ１４のＯＮ／ＯＦＦを制御する。これにより、高調波を抑制することができる。
【００５９】
本スイッチング電源は図２に示される構成に限定されない。例えば、図３に示される構成であっても構わない。図３に示されるスイッチング電源４０では、スイッチング電源１０における高調波抑制機能制御回路が変形されており、高調波抑制機能制御回路がＮＰＮトランジスタ６６（作動制御用ＮＰＮトランジスタ）と、抵抗３０・３１・３３と、シャントレギュレータ３２とを含んで構成されるとともに、ＰＦＣ回路２０がＰＦＣ回路４４に置き換えられている。すなわち、シャントレギュレータ３２のカソード端子が抵抗３１を介してＮＰＮトランジスタ６６のベース電極に接続されている。このＮＰＮトランジスタ６６は、そのエミッタ端子が接地電極に接続され、そのコレクタ端子がＰＦＣ回路４４に接続されている。
【００６０】
ここで、ＰＦＣ回路４４は、ＮＰＮトランジスタ６６を介して接地されれば、ＭＯＳトランジスタ１４の発振を停止（ＭＯＳトランジスタ１４の駆動信号を停止）させる。したがって、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを下回り、シャントレギュレータ３２のアノード端子およびカソード端子間が導通状態となれば、トランジスタ６６がＯＮ状態となり、ＰＦＣ回路４４によってＭＯＳトランジスタ１４の発振が停止させられる。この結果、昇圧チョッパ回路８８（ＰＦＣ回路４４）での電力消費がスップする。このように、スイッチング電源４０は、スイッチング電源１０と異なり、軽負荷時におけるＰＦＣ回路４４の停止をＶｃｃのＯＮ／ＯＦＦによらない。
【００６１】
一方、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを上回り、シャントレギュレータ３２のアノード端子およびカソード端子間は非導通状態となれば、ＮＰＮトランジスタ６６がＯＦＦ状態となり、ＰＦＣ回路４４によってＭＯＳトランジスタ１４は発振させられる。この結果、ＰＦＣ回路４４による高調波抑制が行われる。
【００６２】
この図３の構成によれば、図２のスイッチング電源１０と比較して、高調波抑制機能制御回路に必要なトランジスタが１つ減るという利点がある。
【００６３】
また、本スイッチング電源は、図４に示される構成であっても構わない。図４に示されるスイッチング電源８０は、スイッチング電源１０における高調波抑制機能制御回路４５が変形されており、この高調波抑制機能制御回路がＮＰＮトランジスタ７７（周波数調整用ＮＰＮトランジスタ）と、抵抗３０・３１・３３・３９（第２の抵抗）・４０（第１の抵抗）と、シャントレギュレータ３２とを含んで構成されるとともに、ＰＦＣ回路２０がＰＦＣ回路５５に置き換えられている。すなわち、シャントレギュレータ３２のカソード端子が抵抗３１を介してＮＰＮトランジスタ７７のベース電極に接続されている。このＮＰＮトランジスタ７７は、そのエミッタ端子が抵抗３９を介して接地電極に接続され、そのコレクタ端子が抵抗４０を介して接地電極に接続されている。また、このＮＰＮトランジスタ７７のコレクタ端子はＰＦＣ回路５５に接続されている。
【００６４】
ここで、ＰＦＣ回路５５は、ＮＰＮトランジスタ７７を介して抵抗３９に接続されれば、ＭＯＳトランジスタ１４を駆動するための発振周波数を低減する。したがって、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを下回り、シャントレギュレータ３２のアノード端子およびカソード端子間が導通状態となれば、ＮＰＮトランジスタ７７がＯＮ状態となり、ＰＦＣ回路５５の発振周波数が低減する。この結果、ＰＦＣ回路５５での電力消費（スイッチングロス）が通常時より低減する。
【００６５】
一方、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを上回り、シャントレギュレータ３２のアノード端子およびカソード端子間は非導通状態となれば、ＮＰＮトランジスタ７７がＯＦＦ状態となり、ＰＦＣ回路５５は作動する。この結果、ＰＦＣ回路５５による通常の高調波抑制が行われる。
【００６６】
なお、スイッチング電源８０（図４）の構成は、抵抗４０（タイミング抵抗）をＮＰＮトランジスタ７７の動作によって異なるインピーダンスを持つ抵抗３９（タイミング抵抗）に切り替える構成（Ｒｔ制御）であるが、タイミングコンデンサを用いてＣｔ制御を行う構成であっても構わない。
【００６７】
〔実施の形態２〕
また、本スイッチング電源は、図５に示される構成であっても構わない。
【００６８】
図５に示されるスイッチング電源９０は、スイッチング電源１０におけるデューティレシオ検出回路７５が変形されており、このデューティレシオ検出回路が、（図２の抵抗２７およびコンデンサ２９の代わりに）抵抗５７およびコンデンサ５９を含んで構成されている。すなわち、シャントレギュレータ３２のカソード端子とダイオード１８のアノード端子との間に抵抗５７が配され、この抵抗５７と接地電極との間にコンデンサ５９が配されている。
【００６９】
本実施の形態においては、１次側補助巻線２２ｂの出力電圧が抵抗２７およびコンデンサ２９（積分用コンデンサ）で構成される積分回路に入力される。すなわち、１次側補助巻線２２ｂの出力電圧を、抵抗２７を介して導き入れ、コンデンサ２９を充電する。そして、この積分回路からの出力電圧（すなわち、抵抗５７と、コンデンサ５９の抵抗５７側の電極との間の電位）がシャントレギュレータ３２のＶｒｅｆ端子に入力されることになる。
【００７０】
上記構成のようにシャントレギュレータ３２を用いることで、通常、積分回路用のコンデンサ５９と並列に挿入される抵抗が不要となる。この結果、この抵抗での電力消費をなくすことができる。
【００７１】
また、本スイッチング電源は、図６に示される構成であっても構わない。図６に示されるスイッチング電源９５では、図５に示されるスイッチング電源９０における高調波抑制機能制御回路が変形されており、高調波抑制機能制御回路がＮＰＮトランジスタ６６（作動制御用ＮＰＮトランジスタ）と、抵抗３０・３１・３３と、シャントレギュレータ３２とを含んで構成されるとともに、ＰＦＣ回路２０がＰＦＣ回路４４に置き換えられている。すなわち、シャントレギュレータ３２のカソード端子が抵抗３１を介してＮＰＮトランジスタ６６のベース電極に接続されている。このＮＰＮトランジスタ６６は、そのエミッタ端子が接地電極に接続され、そのコレクタ端子がＰＦＣ回路４４に接続されている。
【００７２】
ここで、ＰＦＣ回路４４は、ＮＰＮトランジスタ６６を介して接地されれば、ＭＯＳトランジスタ１４の発振を停止させる。したがって、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを下回り、シャントレギュレータ３２のアノード端子およびカソード端子間が導通状態となれば、トランジスタ６６がＯＮ状態となり、ＰＦＣ回路４４によってＭＯＳトランジスタ１４の発振が停止させられる。この結果、昇圧チョッパ回路８８（ＰＦＣ回路４４）での電力消費が大幅に低減される。このように、スイッチング電源４０は、スイッチング電源１０と異なり、軽負荷時におけるＰＦＣ回路４４の停止をＶｃｃのＯＮ／ＯＦＦによらない。
【００７３】
一方、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを上回り、シャントレギュレータ３２のアノード端子およびカソード端子間は非導通状態となれば、ＮＰＮトランジスタ６６がＯＦＦ状態となり、ＰＦＣ回路４４によってＭＯＳトランジスタ１４は発振させられる。この結果、ＰＦＣ回路４４による高調波抑制が行われる。
【００７４】
また、本スイッチング電源は、図７に示される構成であっても構わない。図７に示されるスイッチング電源９６は、図５に示されるスイッチング電源９０における高調波抑制機能制御回路４５が変形されており、この高調波抑制機能制御回路がＮＰＮトランジスタ７７（周波数調整用ＮＰＮトランジスタ）と、抵抗３０・３１・３３・３９（第２の抵抗）・４０（第１の抵抗）と、シャントレギュレータ３２とを含んで構成されるとともに、ＰＦＣ回路２０がＰＦＣ回路５５に置き換えられている。すなわち、シャントレギュレータ３２のカソード端子が抵抗３１を介してＮＰＮトランジスタ７７のベース電極に接続されている。このＮＰＮトランジスタ７７は、そのエミッタ端子が抵抗３９を介して接地電極に接続され、そのコレクタ端子が抵抗４０を介して接地電極に接続されている。また、このＮＰＮトランジスタ７７のコレクタ端子はＰＦＣ回路５５に接続されている。
【００７５】
ここで、ＰＦＣ回路５５は、ＮＰＮトランジスタ７７を介して抵抗３９に接続されれば、ＭＯＳトランジスタ１４を駆動するための発振周波数を低減する。したがって、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを下回り、シャントレギュレータ３２のアノード端子およびカソード端子間が導通状態となれば、ＮＰＮトランジスタ７７がＯＮ状態となり、ＰＦＣ回路５５の発振周波数が低減する。この結果、ＰＦＣ回路５５での電力消費（スイッチングロス）が通常時より低減する。
【００７６】
一方、積分回路の出力電圧がシャントレギュレータ３２の基準電圧Ｖｒを上回り、シャントレギュレータ３２のアノード端子およびカソード端子間は非導通状態となれば、ＮＰＮトランジスタ７７がＯＦＦ状態となり、ＰＦＣ回路５５は作動する。この結果、ＰＦＣ回路５５による通常の高調波抑制が行われる。
【００７７】
なお、スイッチング電源８０（図４）の構成は、抵抗４０（タイミング抵抗）をＮＰＮトランジスタ７７の動作によって異なるインピーダンスを持つ抵抗３９（タイミング抵抗）に切り替える構成（Ｒｔ制御）であるが、タイミングコンデンサを用いてＣｔ制御を行う構成であっても構わない。
【００７８】
なお、上記した各実施の形態では、メインスイッチ素子５１（図１参照）にＭＯＳトランジスタ（１７）を用いた場合を説明しているがこれに限定されない。例えば、メインスイッチ素子５１にバイポーラトランジスタやＩＧＢＴを用いた場合にも本発明の構成を適用することができる。
【００７９】
以上のように、本実施の形態（１・２）に係るスイッチング電源では、高調波抑制機能制御回路４５は、デューティレシオ検出回路７５が検出するＭＯＳトランジスタ１７（メインスイッチ素子）のスイッチングに係るデューティレシオに応じて昇圧チョッパ回路８８の高調波抑制機能を制御する。
【００８０】
この結果、高調波抑制があまり必要でない軽負荷時（待機時等）に、昇圧チョッパ回路８８でのスイッチングロスを低減することができる。一方、メインスイッチ素子のデューティレシオが通常であり、高調波が発生する状態（定格動作時）においては、高調波抑制機能制御回路４５は、昇圧チョッパ回路８８の高調波抑制機能を発揮させる。この結果、上記高調波の発生を抑制することができ、高調波規制をクリアすることができる。
【００８１】
さらに、デューティレシオ制御回路２１は、負荷状態（例えば、負荷電流値）に応じてＭＯＳトランジスタ１７（メインスイッチ素子）のスイッチング周波数を制御するため、ＭＯＳトランジスタ１７の発振による電力損失（スイッチングロス）も低減することができる。
【００８２】
このように、本スイッチング電源によれば、高調波規制をクリアしつつ、軽負荷時の省電力化を実現することができ、加えて、ＭＯＳトランジスタ１７でのスイッチングロスも低減することができる。
【００８３】
また、チョッパ回路（力率改善回路）に昇圧チョッパ回路８８を用いることで、より広いレンジの入力電源電圧に対して力率改善を行うことができる。
【００８４】
また、高調波抑制機能制御回路４５を、デューティレシオ検出回路７５の検出結果に応じて、デューティレシオ制御回路２１（昇圧チョッパ回路８８内のＭＯＳトランジスタ１４を制御する回路）への給電を遮断するように構成することで、高調波抑制があまり必要でない軽負荷時（待機時等）における昇圧チョッパ回路８８での電力浪費を略皆無にすることができる。
【００８５】
また、高調波抑制機能制御回路４５を、デューティレシオ回路７５の検出結果に応じて昇圧チョッパ回路８８内のＭＯＳトランジスタ１４のスイッチング周波数を低減させるように構成することで、軽負荷時（待機時等）における高調波抑制と昇圧チョッパ回路８８内の省電力化との両立を図ることができる。特に、軽負荷時においても高調波電流の低減を要求されるようなアプリケーションに好適といえる。
【００８６】
また、デューティレシオ検出回路７５を、デューティレシオ制御回路２１から送出されるＭＯＳトランジスタ１７の駆動電圧に対して積分を行う積分回路とすることで、検出手段の構成を簡易にできる。デューティレシオ検出回路７５を、上記トランス２２に設けられた補助巻線２２ｂの出力電圧に積分を行う積分回路とすることでも検出手段の構成を簡易にできる。
【００８７】
また、上記高調波抑制機能制御回路４５は、シャントレギュレータ３２を用いて積分回路の出力電圧と基準電圧とを比較する。このように、積分回路の出力電圧と基準電圧との比較に、温度変化に強いシャントレギュレータを用いることで、温度変化に対する信頼性が高い高精度のスイッチング電源を、安価な汎用部品を用いて構成することができる。
【００８８】
また、上記積分回路を、上記デューティレシオ制御回路の出力端および上記シャントレギュレータのＲｅｆ端子間に接続された分圧抵抗２７（５７）と、シャントレギュレータのＲｅｆ端子および基準電位電極間に配されたコンデンサ２９（５９）とを含むように構成することで、Ｆ／Ｖ変換での損失を些少なものにすることができる。なお、抵抗２７（５７）を高インピーダンスとし、上記コンデンサ２９（５９）を極小容量とすれば、上記損失を一層些少なものにすることができる。
【００８９】
本発明は上述した実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施の形態に開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９０】
本発明に係るスイッチング電源は、高調波対策機能を有するスイッチング電源に広く適用可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の一形態に係るスイッチング電源の概略構成を示すブロック図である。
【図２】図１に示すスイッチング電源の一構成を示す回路図である。
【図３】図２に示すスイッチング電源の変形例を示す回路図である。
【図４】図２に示すスイッチング電源の変形例を示す回路図である。
【図５】図１に示すスイッチング電源の他の構成を示す回路図である。
【図６】図５に示すスイッチング電源の変形例を示す回路図である。
【図７】図５に示すスイッチング電源の変形例を示す回路図である。
【図８】従来のスイッチング電源の構成を示す回路図である。
【符号の説明】
【００９２】
１０・４０・８０・９５・９６  スイッチング電源
１７  ＭＯＳトランジスタ（メインスイッチ素子）
２０  ＰＦＣ回路
２１  デューティレシオ制御回路
２２  トランス（変圧器）
２７  （積分回路の）分圧抵抗
２９  （積分回路の）コンデンサ
３４  ＮＰＮトランジスタ
３５  ＰＮＰトランジスタ
３９  第２の抵抗
４０  第１の抵抗
４５  高調波抑制機能制御回路（高調波抑制機能制御手段）
５７  （積分回路の）分圧抵抗
５９  （積分回路の）コンデンサ
６６  ＮＰＮトランジスタ
７５  デューティレシオ検出回路（検出手段）
７７  ＮＰＮトランジスタ
８８  昇圧チョッパ回路（チョッパ回路）
【図１】
2006129582.tif 000003
【図２】
2006129582.tif 000004
【図３】
2006129582.tif 000005
【図４】
2006129582.tif 000006
【図５】
2006129582.tif 000007
【図６】
2006129582.tif 000008
【図７】
2006129582.tif 000009
【図８】
2006129582.tif 000010