(57)【要約】【課題】本発明は電源電圧を印加する２つの端子間に直列に接続されたＤＲＡＭ用の検出増幅器を提供する。【解決手段】該検出増幅器は第１チャネル型の第１トランジスタと、２つのパラレルな分岐線を含む増幅段を備え、夫々の分岐線は第１チャネル型の第２トランジスタを有し、第２トランジスタには夫々第２チャネル型の第３トランジスタが直列に接続されており、一方の分岐線に含まれる第２トランジスタ及び第３トランジスタのゲートは、他方の分岐線に含まれる第２トランジスタ及び第３トランジスタの接続点に接続されており、夫々の分岐線は、夫々の第１チャネル型の第２トランジスタに並列に接続される第１チャネル型の第１付加トランジスタを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧を印加する２つの端子間に直列に接続されたＤＲＡＭ用検出増幅器において、
第１チャネル型の少なくとも１つの第１トランジスタと、２つの並列の分岐線を含む増幅段とを備え、
前記分岐線の夫々は第１チャネル型の第２トランジスタを有し、
第２トランジスタには夫々第２チャネル型の第３トランジスタが直列に接続されており、
前記分岐線の一方に含まれる第２トランジスタ及び第３トランジスタのゲートは、前記分岐線の他方に含まれる第２トランジスタ及び第３トランジスタの接続点に接続されており、
前記分岐線の他方に含まれる第２トランジスタ及び第３トランジスタのゲートは、前記分岐線の一方に含まれる第２トランジスタ及び第３トランジスタの接続点に接続されており、
前記接続点の夫々は、ビット線に接続すべくなされた、検出増幅器の入力／出力のための端子として画定されており、
前記分岐線の夫々は、夫々の第１チャネル型の第２トランジスタに並列に接続される第１チャネル型の少なくとも１つの第１付加トランジスタを有する
ことを特徴とするＤＲＡＭ用検出増幅器。
【請求項２】
前記第１付加トランジスタの夫々が、対応する前記分岐線に含まれる前記第２トランジスタのみと並列に接続していることを特徴とする請求項１に記載のＤＲＡＭ用検出増幅器。
【請求項３】
前記第１付加トランジスタの夫々には、対応する前記分岐線に含まれる前記接続点と、電源電圧を印加する第１端子との間に、同一チャネル型の第２付加トランジスタが直列に接続されていることを特徴とする請求項１に記載のＤＲＡＭ用検出増幅器。
【請求項４】
前記第１付加トランジスタのうち１つが、第１トランジスタをオンするより前にオンされることを特徴とする請求項１に記載のＤＲＡＭ用検出増幅器。
【請求項５】
請求項１に記載のＤＲＡＭ用検出増幅器の制御方法において、前記分岐線のうち読み出すメモリセルに接続されている方の分岐線とは異なる方の分岐線に並列に接続されている前記第１付加トランジスタをオンすることを特徴とする制御方法。
【請求項６】
ダイレクトカラム及び相補的カラム並びにワード線に接続された複数のメモリセルによるメモリアレイと、請求項１に記載のＤＲＡＭ用検出増幅器とを備えることを特徴とするＤＲＡＭ。
【請求項７】
所定の固定した電圧にプリチャージされる参照セルを有しないことを特徴とする請求項６に記載のＤＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ用検出増幅器及びその制御方法並びにＤＲＡＭに関する。
【背景技術】
【０００２】
図３は、従来技術における検出増幅器の略示回路図であり、ＧＮＤ（ｇｒｏｕｎｄ、グラウンド）にプリチャージする構成のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルの検出増幅器（Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）の従来例を示している。説明を簡潔にするために、メモリセルそのものは示されていない。図４は、従来技術におけるＤＲＡＭセルの略示回路図であり、本発明が適用されるタイプのメモリアーキテクチャの例を示している。
【０００３】
図３を参照して、検出増幅器１は、電源電圧を印加する２つの端子２、３（夫々Ｖｄｄ、ＧＮＤ）間に（可能なら図示しないスイッチを通じて）、ＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下単にトランジスタという）ＭＰ１と、２つのパラレルな分岐線を含むフリップフロップを形成された増幅段とを備える。前記分岐線は、夫々ＰチャネルＭＯＳトランジスタ（以下単にトランジスタという）ＭＰ２、ＰチャネルＭＯＳトランジスタ（以下単にトランジスタという）ＭＰ３を有し、更に、夫々ＮチャネルＭＯＳトランジスタ（以下単にトランジスタという）ＭＮ２、ＮチャネルＭＯＳトランジスタ（以下単にトランジスタという）ＭＮ３を有する。いわゆるダイレクトビット線（ｄｉｒｅｃｔ  ｂｉｔ  ｌｉｎｅ）ＴＢＬ及び相補的ビット線（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｂｉｔ  ｌｉｎｅ）ＣＢＬがメモリアレイのカラム方向に配置され、検出増幅器１は各カラムに割り当てられている。トランジスタＭＰ２とトランジスタＭＮ２との、並びにトランジスタＭＰ３とトランジスタＭＮ３との直列接続の接続点（端子）４、５は、夫々ダイレクトビット線（以下単にビット線という）ＴＢＬ、相補的ビット線（以下単にビット線という）ＣＢＬに接続されている。また、端子４、５は  夫々検出増幅器１のダイレクト出力端子、相補的出力端子ともなっている。トランジスタＭＰ２、ＭＮ２のゲートは端子５に接続され、トランジスタＭＰ３、ＭＮ３のゲートは端子４に接続されている。
【０００４】
各読み出しサイクルにおいて、検出増幅器１に接続されているカラムの単一のメモリセルは、図示しないデコーダによっていわゆるワード線を選択することでアドレスされ、読み出される。
【０００５】
図４は、従来技術におけるＤＲＡＭセルの略示回路図であり、本発明が適用される型のＤＲＡＭのアーキテクチャの例を、ごく部分的に略示している。簡潔のため、単一の検出増幅器１（検出増幅器ＳＡｉ）のみが示されている。検出増幅器ＳＡｉは、相補的カラムを構成するビット線ＣＢＬｉ及びダイレクトカラムを構成するビット線ＴＢＬｉに接続している夫々メモリセル１０Ｃ（ｉ，ｊ）及びメモリセル１０Ｃ（ｉ，ｊ＋１）、メモリセル１０Ｔ（ｉ，ｊ）及びメモリセル１０Ｔ（ｉ，ｊ＋１）を読み出すために用いられる。各メモリセルは、ビット線ＣＢＬｉ又はＴＢＬｉとバイアス電位Ｖｐとの間において、トランジスタＴとキャパシタＣで構成されている。トランジスタＴのゲートはワード線ＷＬｊ、ＷＬｊ＋１に接続されている。図４において、例えば、カラムｉ、ローｊのメモリセル１０Ｔ（ｉ，ｊ）から読み出しを実行するために、カラムｉに割り当てられている検出増幅器ＳＡｉがビット線ＴＢＬｉからの読み出しを実行し、一方でビット線ＣＢＬｉが参照線として用いられる、ということを示すために、メモリセル１０Ｃ（ｉ，ｊ）、１０Ｔ（ｉ，ｊ＋１）は点線で示されている。
【０００６】
ＤＲＡＭのメモリセルから読み出すためには、ビット線を所定の電圧にプリチャージしなければならない。
或るタイプのＤＲＡＭでは、ビット線を電源電圧の半分（Ｖｄｄ／２）にプリチャージする。
他のタイプの、より詳細には、本発明が適用されるタイプのＤＲＡＭでは、読み出しをより速くするためビット線をＧＮＤにプリチャージする。
【０００７】
この場合、各ビット線に対して、少なくとも１つの参照セル２０が用いられる。各参照セルは、典型的には、ビット線ＣＢＬｉ又はＴＢＬｉとバイアス電位Ｖｐとの間において、トランジスタＴとキャパシタＣで構成されるメモリポイントからなる。トランジスタＴのゲートは、夫々選択線ＲｅｆＷＬ１、ＲｅｆＷＬ２に接続されている。また、参照セル２０のメモリポイントは、トランジスタＴ’を介して、参照電圧Ｖｒｅｆ（例えば、Ｖｄｄ／２に等しい）が印加されている線２１に接続されている。さらに、トランジスタＴ’は、参照セル２０をプリチャージする信号ＰＲＥＦによって制御されている。従って、参照セル２０は、所定の固定した電圧としての参照電圧Ｖｒｅｆにプリチャージされる。
【０００８】
ＧＮＤにプリチャージする構成の参照セルを用いるＤＲＡＭの例は、非特許文献１に述べられている。
特許文献１乃至３は、並列の複数の分岐線を有し、該分岐線が、夫々直列接続した複数のトランジスタを有する検出増幅器を開示している。前記トランジスタの直列接続の接続点にビット線は接続されておらず、ビット線は、前記分岐線が有するトランジスタに並列に接続している付加的なトランジスタのゲートに接続されている。
【特許文献１】米国特許第５５２６３１４号明細書
【特許文献２】米国特許第６０４６６０９号明細書
【特許文献３】米国特許第６２０１４１８号明細書
【非特許文献１】”Ｅｍｂｅｄｄｅｄ  ＤＲＡＭ  ｄｅｓｉｇｎ  ａｎｄ  ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ｔｈｅ  ＩＢＭ  ０．１１  −  μｍ  ＡＳＩＣ  ｏｆｆｅｒｉｎｇ”ｂｙ  Ｊ．  Ｅ．  Ｂａｒｔｈ，  ＪＲ．  ｅｔ  ａｌ．，  ｐｕｂｌｉｓｈｅｄ  ｉｎ  ＩＢＭ  Ｊ．  ＲＥＳ．  ＆  Ｄｅｖ．，  Ｖｏｌ．  ４６，  Ｎｏ．  ６，  Ｎｏｖｅｍｂｅｒ  ２００２（「アイ  ビー  エム  ０．１１  −  μｍ  特定用途向けアイ  シーの提案のための埋め込みダイナミック  アール  エー  エムの設計とアーキテクチャ」アイ  ビー  エム  ジェイ．  アール  イー  エス．  及び  ディー  イー  ヴィー．，第４６巻，第６号，２００２年１１月出版，ジェイ．  イー．  バース，  ジュニアら著）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＤＲＡＭに参照セルを用いることは、メモリの大きさを増大させる（上述のツイストビット線（ｔｗｉｓｔｅｄ  ｂｉｔ  ｌｉｎｅ）の場合、さらに４つの参照セルを必要とする）。
【００１０】
また、参照セルを用いることで、余分なトランジスタの制御が必要となり、１つでなく４つのメモリセルからの読み出しに相当する、望ましくない電力消費が発生する。
【００１１】
参照セルのチャージをバランスさせるのに必要な時間のために、読み出しサイクルが長くなることが、他に不利な点である。
【００１２】
本発明は、従来のＤＲＡＭの欠点及びその読み出し時における欠点の全て又は一部を克服することを目的とする。
【００１３】
本発明は、より詳細には、参照セルの使用を回避するための解決法を提供することを目的とする。
【００１４】
また、本発明は、検出増幅器の感度を改善するための解決法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
これら及び他の目的の全て又は一部を達成するために、本発明に係るＤＲＡＭ用検出増幅器は、電源電圧を印加する２つの端子間に直列に接続されたＤＲＡＭ用検出増幅器において、第１チャネル型の少なくとも１つの第１トランジスタと、２つの並列の分岐線を含む増幅段とを備え、前記分岐線の夫々は第１チャネル型の第２トランジスタを有し、第２トランジスタには夫々第２チャネル型の第３トランジスタが直列に接続されており、前記分岐線の一方に含まれる第２トランジスタ及び第３トランジスタのゲートは、前記分岐線の他方に含まれる第２トランジスタ及び第３トランジスタの接続点に接続されており、前記分岐線の他方に含まれる第２トランジスタ及び第３トランジスタのゲートは、前記分岐線の一方に含まれる第２トランジスタ及び第３トランジスタの接続点に接続されており、前記接続点の夫々は、ビット線に接続すべくなされた、検出増幅器の入力／出力のための端子として画定されており、前記分岐線の夫々は、夫々の第１チャネル型の第２トランジスタに並列に接続される第１チャネル型の少なくとも１つの第１付加トランジスタを有することを特徴とする。
【００１６】
本発明においては、参照セルをメモリアレイ中に有する必要がないため、ＤＲＡＭの大きさを減少させることができる。
【００１７】
本発明に係るＤＲＡＭ用検出増幅器は、前記第１付加トランジスタの夫々が、対応する前記分岐線に含まれる前記第２トランジスタのみと並列に接続していることを特徴とする。
【００１８】
本発明においては、メモリセルの読み出しのとき、前記第１付加トランジスタを流れる付加的な電流によって、入力／出力のための端子間の電位差はより速く増加し、この電位差はフリップフロップ回路によって増幅されるため、より速やかにメモリセルの読み出しが可能となる。
【００１９】
本発明に係るＤＲＡＭ用検出増幅器は、前記第１付加トランジスタの夫々には、対応する前記分岐線に含まれる前記接続点と、電源電圧を印加する第１端子との間に、同一チャネル型の第２付加トランジスタが直列に接続されていることを特徴とする。
【００２０】
本発明においては、第１、第２付加トランジスタを併用することで、メモリセルを読み出す際の初期電位差により決定されるトランジスタの最大の幅／長さ比（Ｗ／Ｌ）を、メモリ読み出し動作を有効としながら、実質的に増大することができるため、検出増幅器の増幅率を向上することができ、結果として、メモリアレイの集積度を増すことができる。
【００２１】
本発明に係るＤＲＡＭ用検出増幅器は、前記第１付加トランジスタのうち１つが、第１トランジスタをオンするより前にオンされることを特徴とする。
【００２２】
本発明においては、前記第１付加トランジスタのうち１つが、第１トランジスタをオンするより前にオンされることによって、メモリセルの読み出しのとき、メモリセルが読み出される前にビット線に信号が現れないようにすることができる。
【００２３】
本発明に係るＤＲＡＭ用検出増幅器の制御方法は、上記記載のＤＲＡＭ用検出増幅器において、読み出すメモリセルに接続されている方の前記分岐線とは異なる前記分岐線に並列に接続されている前記第１付加トランジスタをオンすることを特徴とする。
【００２４】
本発明においては、メモリセルの読み出しのとき、読み出すメモリセルに繋がっている方の前記分岐線とは異なる前記分岐線に並列に接続している前記第１付加トランジスタをオンすることで、読み出すメモリセルを特定することができる。
【００２５】
本発明に係るＤＲＡＭは、ダイレクトカラム及び相補的カラム並びにワード線に接続された複数のメモリセルによるメモリアレイと、上記記載のＤＲＡＭ用検出増幅器とを備えることを特徴とする。
【００２６】
本発明に係るＤＲＡＭは、所定の固定した電圧にプリチャージされる参照セルを有しないことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、ＤＲＡＭのメモリアレイ内の参照セルを除くことができる。
【００２８】
本発明によれば、参照セルを用いることで必要である余分なトランジスタの制御が不要となり、また、これらの参照セル用の電圧発生器が不要となるため、望ましくない電力消費の発生を抑えることができる。
【００２９】
本発明によれば、参照セルのチャージをバランスさせるのに必要であった読み出しサイクルが長くなることを、参照セルを除くことで避けられるため、検出増幅器の性能は変化させずに、メモリセルの読み出しサイクルをより短くすることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。簡潔のため、本発明の理解に必要な要素のみが図面に示され、以降で記述される。特に、異なるメモリ要素の制御回路については詳述しない。本発明では、従来の回路、特にローデコーダやカラムデコーダには互換性がある。また、検出増幅器の制御信号の発生や同期については詳述しない。本発明では、そのような信号を発生するのに一般的に用いられる回路にはやはり互換性がある。
【００３１】
図１は、本発明に係るＤＲＡＭセルの検出増幅器３０の略示回路図を示している。異なる図面においても、同様の要素には同一の参照符号が付けられている。
【００３２】
前述の通り、検出増幅器３０を制御する第１チャネル型の第１トランジスタとしてのトランジスタＭＰ１は、２つのパラレルな分岐線からなるフリップフロップを形成する段に電圧Ｖｄｄを印加する端子２に接続されている。前記分岐線は夫々第１チャネル型の第２トランジスタとしてのトランジスタＭＰ２、ＭＰ３を備えており、更にトランジスタＭＰ２、ＭＰ３には夫々第２チャネル型の第３トランジスタとしてのトランジスタＭＮ２、ＭＮ３が直列に接続されている。トランジスタＭＮ２、ＭＮ３の夫々のソースにはグラウンド電圧ＧＮＤを印加する端子３が接続しており、一方トランジスタＭＰ２、ＭＰ３の夫々のソースにはトランジスタＭＰ１のドレインが接続している。トランジスタＭＰ２及びトランジスタＭＮ２の接続点は、検出増幅器の入力／出力のための端子４を画定しており、ビット線ＴＢＬと接続するようになされている。トランジスタＭＰ３及びトランジスタＭＮ３の接続点は、検出増幅器の入力／出力のための端子５を画定しており、ビット線ＣＢＬと接続するようになされている。トランジスタＭＰ２、ＭＮ２のゲートは共に端子５に接続し、トランジスタＭＰ３、ＭＮ３のゲートは共に端子４に接続している。端子４、５は検出増幅器の出力のための端子を画定している。
【００３３】
本発明の本実施の形態によれば、２つの第１チャネル型の第１付加トランジスタとしてのトランジスタＭＰ４、ＭＰ５がトランジスタＭＰ２、ＭＰ３に夫々並列に接続している。トランジスタＭＰ４、ＭＰ５は、信号ＳＥＮＳＥＣＢ、ＳＥＮＳＥＴＢによって制御される。トランジスタＭＰ４、ＭＰ５は、読み出しサイクル中、検出増幅器３０に動的にバイアス電圧を印加する機能を有する。
【００３４】
メモリのアーキテクチャは、図４に示されたものと類似しているが、参照セル２０は不要であり、これを有していない。
【００３５】
図２（ａ）は、ビット線ＴＢＬから０状態を読み出すための、図１の検出増幅器３０の動作を示す図である。
【００３６】
ビット線ＴＢＬに信号が現れないように、読み出されるセルは、時間ｔ１０より前にワード線によってアドレスされており、読み出される該セルは０状態にあるとする。時間ｔ１０において、トランジスタＭＰ５をオンするために信号ＳＥＮＳＥＴＢが０状態にスイッチされる（トランジスタＭＰ４はオフのままである）。引き続く時間ｔ１１において、トランジスタＭＰ１をオンするために信号ＳＥＮＳＥが低レベルにスイッチされる。トランジスタＭＰ２、ＭＰ３の両方がオン状態であるため、２つのビット線ＴＢＬ、ＣＢＬの電圧が上昇する。加えて、トランジスタＭＰ５を流れる付加的な電流のため、ビット線ＣＢＬの電圧がより有利になるように増幅器に不均衡が生じ、これによってビット線ＣＢＬの電圧の上昇が加速する。この電圧差はフリップフロップ回路によって増幅され、時間ｔ１２において、ビット線ＣＢＬは高レベルとなる一方ビット線ＴＢＬは低レベルとなる。バイアス電圧を印加するためのトランジスタＭＰ５は、信号ＳＥＮＳＥＴＢの状態のスイッチによって、この時点以降ブロックされてもよい。
【００３７】
図２（ｂ）は、ビット線ＴＢＬから１状態を読み出すための、図１の検出増幅器３０の動作を示す図である。本構成では、対応するワード線のスイッチングにより読み出されるメモリポイントが開かれているため、時間ｔ１０より前に、ビット線ＴＢＬは０状態でなくより高い状態（典型的には、２，３百ミリボルト）にある。時間ｔ１１において、トランジスタＭＰ５は信号ＳＥＮＳＥＴＢを低レベルにスイッチすることによってオンされ、ビット線ＣＢＬの電圧は上昇し始める。トランジスタＭＰ５には付加的な電流が流れる。しかし、ビット線ＴＢＬ、ＣＢＬの間の初期電位差ＤＶのために、この電流はビット線ＣＢＬをレベルＶｄｄに昇位するには十分ではなく、この場合の増幅は端子４（ビット線ＴＢＬ）の電位をレベルＶｄｄに昇位するという結果をもたらし、ビット線ＣＢＬはレベル０に戻る。
【００３８】
ビット線ＴＢＬ、ＣＢＬの初期レベルの間の初期電位差ＤＶは、トランジスタＭＰ５、ＭＰ４の最大の幅／長さ比（Ｗ／Ｌ）を決定する。トランジスタＭＰ１をオンする際に、１状態を読み出すことが増幅されるメモリセルをスイッチするという結果となるのを避けるために、この比を大きくしすぎてはならない。
【００３９】
増幅フェーズより前（時間ｔ１１より前）に実行されるならば、トランジスタＭＰ５（又は、読み出しがビット線ＣＢＬから実行される場合にはトランジスタＭＰ４）がオンされる時間ｔ１０は重要ではない。
【００４０】
トランジスタＭＰ２、ＭＰ３は、従来の検出増幅器におけるように、読み出し電流を伝導しなければならない。さらに、その必要がないトランジスタＭＰ４、ＭＰ５と比べて、それらの応答は速くなくてはならない。
トランジスタＭＰ２、ＭＰ３は理想的には、高速であること（大きな幅（Ｗ）／長さ（Ｌ）比が要求される）、小型であること（小さい寸法のＷ、Ｌが要求される）、適合していること（ｍａｔｃｈｅｄ、大きいＷ×Ｌ積が要求される）が望まれるため、それらのサイジング（ｓｉｚｉｎｇ）には妥協が求められる。
トランジスタＭＰ４、ＭＰ５には高速であることは必要ないので、他の２つの要求（小型であること、適合していること）が、互いに両立する寸法の基準となる。
【００４１】
他の実施の形態によれば、Ｖｄｄを供給する端子２に接続され、信号ＳＥＮＳＥで制御される第２付加トランジスタが、トランジスタＭＰ４、ＭＰ５に直列に接続されている。該第２付加トランジスタは、例えばトランジスタＭＰ４、ＭＰ５と同一チャネル型のＰチャネル型であり、検出増幅器の表面積をわずかに増加させる。
【００４２】
示された例において、トランジスタＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５のベースにはレベルＶｄｄが供給されており、トランジスタＭＮ２、ＭＮ３、ＭＰ１のベースにはそれぞれのソースが接続されている。
【００４３】
もちろん、本発明には、当業者に容易に想到しうる種々の変更、修正、改良がありそうである。特に、以上に与えられた機能的示唆及び応用に基づけば、検出増幅器のトランジスタに異なる寸法を適用することは、当業者の能力の範囲内である。
【００４４】
また、異なるトランジスタの制御信号を適合させることは、当業者の能力の範囲内である。
【００４５】
更に、異なるトランジスタのベースの接続が、議論した実施の形態において特定されたとしても、それらは例に過ぎず、それらの接続は応用例に応じて適したものとしてよい。
【００４６】
結局、本発明はＧＮＤにプリチャージする応用例に関連して述べられたが、本発明は、トランジスタの型を反転して、信号ＳＥＮＳＥによって制御されるＧＮＤに接続するＮチャネルトランジスタを有し、正の電源電圧（Ｖｄｄ）にプリチャージし、グラウンドという違った状態に増幅するようになされてもよい。
【００４７】
そのような変更、修正、改良は本開示の部分として解釈され、本発明の意図と目的の範囲内にあると解釈される。従って、前述の記載は、単に例としてであり、限定的であるとは解釈されない。本発明は請求項及びその等価物に画定されるようにのみ限定される。
【図面の簡単な説明】
【００４８】
【図１】本発明に係るＤＲＡＭセルの検出増幅器の略示回路図である。
【図２】本発明に係る検出増幅器の（ａ）０状態、及び（ｂ）１状態を読み出すための動作を示す図である。
【図３】従来技術における検出増幅器の略示回路図である。
【図４】従来技術におけるＤＲＡＭセルの略示回路図である。
【符号の説明】
【００４９】
２、３、４、５  端子
２０      参照セル
３０      検出増幅器
ＣＢＬ    相補的ビット線（ビット線）
ＭＮ２、ＭＮ３  ＮチャネルＭＯＳトランジスタ（第３トランジスタ）
ＭＰ１          ＰチャネルＭＯＳトランジスタ（第１トランジスタ）
ＭＰ２、ＭＰ３  ＰチャネルＭＯＳトランジスタ（第２トランジスタ）
ＭＰ４、ＭＰ５  ＰチャネルＭＯＳトランジスタ（第１付加トランジスタ）
ＴＢＬ    ダイレクトビット線（ビット線）
【図１】
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【図２】
2006331629.tif 000004
【図３】
2006331629.tif 000005
【図４】
2006331629.tif 000006