(57)【要約】【課題】抵抗メモリセル、その形成方法及びこれを用いた抵抗メモリ配列を提供する。【解決手段】本発明の抵抗メモリセルは二つの電極の間にある抵抗メモリ要素パターンを含み、前記二つの電極のうちいずれか一つはプラグ形態を示して前記抵抗メモリ要素パターンとの接触面積が減少する。したがって、本発明によると、二つの電極に所定の電圧を印加する際、前記抵抗メモリ要素パターンで抵抗変化が起こるスイッチング領域が前記プラグ形態の電極と接触する領域内に限定され、前記抵抗メモリ要素パターンの低い抵抗状態の抵抗ばらつき特性、高い抵抗状態の抵抗ばらつき特性が改善する。【選択図】図４Ａ
2006279042.tif 000002
【特許請求の範囲】
【請求項１】
垂直に延長する第１電極プラグと、
水平的に配置されて前記第１電極プラグの上部面を覆い、前記第１電極プラグを覆う部分の最小幅が前記第１電極プラグの直径より大きい抵抗メモリ要素パターンと、
前記抵抗メモリ要素パターン上に配置される第２電極と、を含むことを特徴とする抵抗メモリセル。
【請求項２】
前記第１電極プラグの直径は前記第２電極の最小幅より小さいことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項３】
前記抵抗メモリ要素パターンは、ぺロブスカイト結晶相を示す絶縁物質、遷移金属酸化物、またはこれらの組み合わせであることを特徴とする請求項１または請求項２に記載の抵抗メモリセル。
【請求項４】
前記第１電極プラグと前記抵抗メモリ要素パターンの重畳による面積は前記第２電極と前記抵抗メモリ要素パターンの重畳による面積より小さいことを特徴とする請求項３に記載の抵抗メモリセル。
【請求項５】
前記第２電極の最小幅は前記抵抗メモリ要素パターンの最小幅より広いことを特徴とする請求項３に記載の抵抗メモリセル。
【請求項６】
前記第１電極プラグは絶縁膜に形成されたコンタクトホール内に位置し、
前記コンタクトホールと前記第１電極プラグとの間に絶縁性スペーサが位置することを特徴とする請求項３に記載の抵抗メモリセル。
【請求項７】
前記第１電極プラグは前記コンタクトホールの一部を満たし、
前記抵抗メモリ要素パターンは前記コンタクトホールの残りの部分を満たすことを特徴とする請求項６に記載の抵抗メモリセル。
【請求項８】
互いに平行する複数個の第１電極ラインと、
前記第１電極ラインと直交して互いに平行する複数個の第２電極ラインと、
互いに向き合う前記第１電極ライン及び前記第２電極ラインの面のうちのいずれか一つの電極ラインの面に各々配置された抵抗メモリ要素パターンと、
前記第１電極ラインと第２電極ラインとが交差する部分で前記第１電極ラインまたは前記第２電極ラインのうちのいずれか一つと前記抵抗メモリ要素パターンを連結する複数個の電極プラグと、を含むことを特徴とする抵抗メモリ配列。
【請求項９】
前記電極プラグの直径は前記第１及び第２電極ラインの幅より小さいことを特徴とする請求項８に記載の抵抗メモリ配列。
【請求項１０】
前記抵抗メモリ要素パターンは、ぺロブスカイト結晶相を示す絶縁物質、遷移金属酸化物、またはこれらの組み合わせであることを特徴とする請求項８または請求項９に記載の抵抗メモリ配列。
【請求項１１】
前記電極プラグと前記抵抗メモリ要素パターンとの間の重畳面積は、前記抵抗メモリ要素パターンと該抵抗メモリ要素パターンが接触する電極ラインの間の重畳面積より小さいことを特徴とする請求項１０に記載の抵抗メモリ配列。
【請求項１２】
前記抵抗メモリ要素パターンの幅は、該抵抗メモリ要素パターンが接触する電極ラインの幅以上であることを特徴とする請求項１１に記載の抵抗メモリ配列。
【請求項１３】
絶縁膜によって絶縁されて、積層され、隣接する層の間で互いに交差するように配置される互いに平行する複数個の電極ラインと、
前記各層の電極ラインと絶縁膜との間に配置された抵抗メモリ要素パターンと、
前記交差する電極ラインの交点部分の絶縁膜を貫通して隣接する層の電極ライン及び抵抗メモリ要素パターンを連結させる複数個の電極プラグと、を含むことを特徴とする多層抵抗メモリ配列。
【請求項１４】
前記電極プラグの直径が前記電極ラインの幅より小さいことを特徴とする請求項１３に記載の多層抵抗メモリ配列。
【請求項１５】
前記抵抗メモリ要素パターンは、ぺロブスカイト結晶相を示す絶縁物質、遷移金属酸化物、またはこれらの組み合わせであることを特徴とする請求項１３または請求項１４に記載の多層抵抗メモリ配列。
【請求項１６】
前記抵抗メモリ要素パターンは前記電極ラインと同一の形状であることを特徴とする請求項１５に記載の多層抵抗メモリ配列。
【請求項１７】
前記抵抗メモリ要素パターン上に複数個の電極ラインが位置することを特徴とする請求項１５に記載の多層抵抗メモリ配列。
【請求項１８】
基板上にコンタクトホールを備える第１絶縁膜を形成する段階と、
前記第１コンタクトホールを導電物質で満たして第１電極プラグを形成する段階と、
第１抵抗メモリ要素薄膜及び第２電極のための導電膜を形成する段階と、を含むことを特徴とする抵抗メモリセル形成方法。
【請求項１９】
前記導電膜をパターニングして第２電極を形成する段階をさらに含むことを特徴とする請求項１８に記載の抵抗メモリセル形成方法。
【請求項２０】
前記導電膜をパターニングする際、下部の前記抵抗メモリ要素薄膜も同時にパターニングすることを特徴とする請求項１９に記載の抵抗メモリセル形成方法。
【請求項２１】
前記第１電極プラグを形成する前に前記第１コンタクトホールの側壁に絶縁性スペーサを形成する段階をさらに含むことを特徴とする請求項１９に記載の抵抗メモリセル形成方法。
【請求項２２】
前記第１電極プラグに電気的に連結され、前記第２電極に直交する導電性ラインを形成する段階をさらに含み、
前記導電性ラインは前記絶縁膜を形成する前に形成されることを特徴とする請求項１９乃至請求項２１のうちのいずれか一項に記載の抵抗メモリセル形成方法。
【請求項２３】
前記第２電極及び第１絶縁膜上に第２絶縁膜を形成し、
前記第１絶縁膜をパターニングして前記第１コンタクトホールに重畳される第２コンタクトホールを形成し、
前記第２コンタクトホールを導電物質で満たして第３電極プラグを形成し、
前記第２絶縁膜及び第３電極プラグ上に第２抵抗メモリ要素薄膜及び第４電極のための導電膜を形成することをさらに含むことを特徴とする請求項１９乃至請求項２１のうちのいずれか一項に記載の抵抗メモリセル形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置に係り、より詳細には、抵抗メモリセル及びその形成方法並びに
抵抗メモリ配列に関する。
【背景技術】
【０００２】
抵抗メモリセル（ｒｅｓｉｓｔｉｖｅ  ｍｅｍｏｒｙ  ｃｅｌｌ）は外部から加えられた電圧によって可逆的に互いに異なる二つの抵抗状態がスイッチング（ｓｗｉｔｃｈｉｎｇ）できる抵抗メモリ要素を含む不揮発性メモリセルである。
【０００３】
抵抗メモリ要素として、ＰｒＣａＭｎＯ３（ＰＣＭＯ）のようなＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ  Ｍａｔｅｒｉａｌ）が広く使われており、特許文献１にはＣＭＲを利用した抵抗メモリセルを開示している。また同特許に開示された抵抗メモリセルが図１に示されている。
【０００４】
図１を参照すると、従来抵抗メモリセル１８はＣＭＲ層２４と前記ＣＭＲ２４層の下面及び上面に接触する下部電極２０、２２及び上部電極２６、２８で構成される。下部電極及び上部電極は同一の構造からなり、各々の酸化防止膜２０、２８及び耐火性金属（ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ）２２、２６からなる。前記抵抗メモリセル１８はそれを構成する多層の薄膜２０、２２、２４、２６、２８を形成した後、フォトリソグラフィ工程を利用したパターニングにより形成される。
【０００５】
抵抗メモリセルが備えなければならない重要特性としては、可逆的にスイッチングされる二状態の明確な区別、すなわちスイッチング動作特性である。抵抗メモリセルは参照値によって明確に区別される二つの抵抗状態を有すると、信頼性あるメモリ機能を提供することができる。二つの抵抗状態の区別があいまいになると、メモリセルとして機能できない。
【０００６】
また、繰り返しのメモリ動作が実行されても優れたスイッチング動作特性、すなわち、一定値の低い抵抗状態及び一定値の高い抵抗状態が維持されなければならず、これはメモリセルの耐久性（ｅｎｄｕｒａｎｃｅ）と関連する。
【特許文献１】米国特許第６，８４９，８９１号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１の従来抵抗のメモリセル１８構造は、優れたスイッチング特性を提供するのに限界がある。下部電極２２がＣＭＲ層２４及び上部電極２６と同時にパターニングされて形成されるので、ＣＭＲ層２４と下部電極２２との重畳面積は全体的にＣＭＲ層２４の大きさに依存する。これによって、２つの電極２２、２６に所定の電圧を印加する際、ＣＭＲ層２４の全体が抵抗変化が起こるスイッチング領域になる。ＣＭＲ層２４の全体がスイッチング領域として用いられるので、電流が短絡されるフィラメントの位置や大きさ、個数が一定しなくて各抵抗状態の抵抗値が一定しなくなるので、低い抵抗状態及び高い抵抗状態の間の区別があいまいになる。
【０００８】
また、下部電極２２を構成する耐火性金属はエッチングするのが難しいことが知られている。したがって、下部電極２２の側面プロファイルが垂直に形成されるより傾くように形成される傾向があり、これによって、隣接セルの間の電気的な連結を防止するために隣接する抵抗メモリセルの間の距離が増加することが要求される。ところで、このような要求は高い集積度のメモリ装置実現を妨害する。
【０００９】
ここに本発明は少なくとも上述のような従来技術が有する問題点を解決するためであり、本発明の他の課題は優れたスイッチング特性がある抵抗メモリセルを提供することにある。
【００１０】
本発明の他の課題は、優れたスイッチング特性がある抵抗メモリセルを形成する方法を提供することにある。
【００１１】
本発明のさらなる他の課題は、優れたスイッチング特性がある抵抗メモリセルに対する配列を提供することにある。
【課題を解決するための手段】
【００１２】
上述の課題を解決するため、本発明の実施形態は、抵抗メモリ要素薄膜と電極との間の重畳面積または接触面積が減少した抵抗メモリセルを提供する。前記抵抗メモリセルは前記抵抗メモリ要素薄膜及び前記抵抗メモリ要素薄膜の両面に連結された２つの電極（第１電極及び第２電極）を含む。前記電極と前記抵抗メモリ要素薄膜との間の接触面積を減らすため、本発明の一実施形態は前記２つの電極のうち少なくとも１つ、例えば第１電極をプラグ構造の電極（第１電極プラグ）として採用する。例えば、絶縁膜に形成されたコンタクトホール内に第１電極を限定させる。前記第１電極プラグは別途の特別な工程を要せず、通常の半導体製造工程で実施されるコンタクトホール工程、導電物質蒸着工程及び平坦化工程を採用して容易に形成されることができるという利点がある。
【００１３】
前記第１電極プラグ及び前記抵抗メモリ要素薄膜の間の重畳面積または接触面積は前記第１電極プラグの直径に依存する。図１に示したような従来の抵抗メモリセルの下部電極の最小幅に比べて本発明の電極プラグの直径が相対的に小さく形成される。また、本発明によると、前記第１電極プラグの直径をさらに減少させるためにコンタクトホール工程を進行した後、コンタクトホール内に絶縁膜スペーサがさらに形成されることができる。
【００１４】
本発明による抵抗メモリセルは電極及び抵抗メモリ要素薄膜の間の重畳面積が減少して優れたスイッチング動作特性を示す。また、前記第１電極プラグは従来と異なり、コンタクトホール内に限定されるので、第１電極に対するフォトリソグラフィ工程を要せず、したがって、高い集積度を有するメモリ装置実現の側面でも有利な効果を示す。
【００１５】
前記第１電極がコンタクトホール内に限定される際、前記第１電極が前記コンタクトホールを全部満たすか、または前記コンタクトホールの一部分を満たすことができる。後者の場合において、前記抵抗メモリ要素薄膜の一部が前記コンタクトホール内に位置することができる。すなわち、前記第１電極が前記コンタクトホールの一部分を満たして、残りの部分を前記メモリ抵抗要素が満たすことができる。
【００１６】
前記抵抗メモリ要素薄膜はその両端に印加された所定電圧によって可逆的に明確に区別される少なくとも２つの抵抗状態の間でスイッチングされる物質である。例えば、前記抵抗メモリ要素薄膜は、ペロブスカイト結晶相を示す絶縁物質、ＭＯｘで表示される絶縁性金属酸化物、またはこれらの組み合わせからなる。前記ペロブスカイト結晶相を示す絶縁物質は、いわゆるＡＢＯ３構造を有する絶縁物質であり、特別にここに限定されず、ＰｂＺｒＴｉＯ３、ＰｒＣａＭｎＯ３、カルシウムがドーピングされた（Ｂａ、Ｓｒ）ＴｉＯ３、ＳｒＺｒＯ３などを含む。前記絶縁性金属酸化物ＭＯｘにおいて、Ｍは金属を示し、金属Ｍは遷移金属を含む。すなわち、前記絶縁性金属酸化物ＭＯｘは遷移金属酸化物または貴金属酸化物である。例えば、前記遷移金属は特別にここに限定されず、Ｎｉ、Ｎｂ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｏ、Ｆｅ、Ｃｕ、Ｍｎ、Ｃrなどを含む。前記遷移金属酸化物もリチウム、カルシウム、またはランタンのような不純物を含むことができる。
【００１７】
前記第１電極及び前記第２電極は特別にここに限定されず、イリジウム、白金、ルテニウム、多結晶シリコン、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化アルミニウムチタン（ＴｉＡｌＮ）、またはこれらの組み合わせからなることができる。
【００１８】
前記本発明の一実施形態による抵抗メモリセルにおいて、前記第１電極及び第２電極に適切な電圧を印加することによって前記抵抗メモリ要素薄膜は低い抵抗状態と高い抵抗状態との間で可逆的にスイッチングされる。スイッチングメカニズムは正確に説明することができないが、前記抵抗メモリ要素薄膜の欠陥はエネルギーバンドギャップ（ｂａｎｄ  ｇａｐ）に不純物状態を発生して、この不純物状態の有無に応じて前記抵抗メモリ要素薄膜が互いに区別されることができる２つの抵抗状態を示すと推測される。印加される電圧に応じて前記不純物状態によって低い抵抗のフィラメント電流通路（ｆｉｌａｍｅｎｔａｒｙ  ｃｕｒｒｅｎｔ  ｐａｔｈ）が形成されるか、予め形成されたフィラメント電流通路が消えると推測される。
【００１９】
例えば、導電性不純物電子状態（ｍｅｔａｌｌｉｃ  ｄｅｆｅｃｔ  ｓｔａｔｅ）が前記抵抗メモリ要素薄膜のフェルミレベル（Ｆｅｒｍｉ  ｌｅｖｅｌ）上に発生すれば、低い抵抗状態（例えば、セット状態）であり、前記導電性不純物電子状態が消えれば、高い抵抗状態（例えばリセット状態）になる。前記セット状態及びリセット状態の間のスイッチングのために互いに異なる電圧が前記２つの電極に印加される。リセット状態のためのリセット電圧はセット状態のためのセット電圧より低い。例えば前記セット電圧は前記リセット電圧の１．５〜２．５倍程度である。
【００２０】
特別にここに限定されず、前記抵抗メモリ要素薄膜をセット状態にするために第１電位差を有するセット電圧を約１ｎｓ乃至約１００ｎｓの間、望ましくは約１ｎｓ乃至約１０ｎｓの間印加することができる。一方、前記抵抗メモリ要素薄膜をリセット状態にするため、前記第１電位差より低い第２電位差を有するリセット電圧を約１μｓ乃至約１００μｓの間、望ましくは約１μｓ乃至約１０μｓの間印加することができる。前記セット電圧が前記リセット電圧より高い条件で、前記セット電圧は例えば、０．１５〜７．５Ｖの電圧であり、前記リセット電圧は例えば０．１〜３Ｖである。または前記セット電圧は１〜２Ｖであり、前記リセット電圧は０．４〜０．８Ｖである。このようなセット電圧及びリセット電圧は前記抵抗メモリ要素薄膜の厚さなどに依存し、当業者の技術水準で適切に変更されることができる。
【００２１】
セット状態からリセット状態に転換される際に流れる電流をリセット電流とし、リセット状態からセット状態に転換される際に流れる電流をセット電流とすれば、前記リセット電流は前記セット電流より大きい。したがって、極に関係なしに適切な電圧または電流を印加することによって、前記抵抗メモリセルがどのような状態であるかに関係なしに、前記抵抗メモリセルがセット状態またはリセット状態にプログラムされることができる。
【００２２】
前記抵抗メモリセルに貯蔵された情報を読み出すためには前記抵抗メモリセルがリセットされない程度の電圧、すなわち前記リセット電圧より低い電圧を印加する。
【００２３】
一方、抵抗メモリ要素薄膜の形成直後の初期セット電圧、すなわちフォーミング（ｆｏｒｍｉｎｇ）電圧は、前記遷移金属酸化物からなる抵抗メモリ要素薄膜の厚さと多少関連があり、前記抵抗メモリ要素薄膜の厚さが薄いほど前記フォーミング電圧は減る。したがって、前記抵抗メモリ要素薄膜の厚さは低い電圧動作の側面でできる限り薄く形成されることが望ましい。
【００２４】
また、前記セット電圧及びリセット電圧は前記遷移金属酸化物からなる抵抗メモリ要素薄膜の酸素成分含量にも影響を受ける。したがって、適切な含量の酸素を有する遷移金属酸化物として前記抵抗メモリ要素薄膜を形成することが望ましい。
【００２５】
このように低い動作電圧または低い動作電流で動作する抵抗メモリセルのため、前記遷移金属酸化物の組成が適切に調節されることができる。このために前記遷移金属酸化物の酸素組成比は安定した状態での酸素組成比より小さいことが望ましい。言い換えれば、前記遷移金属酸化物はそれの安定した状態に比べて相対的に過剰された遷移金属含量（ｅｘｃｅｓｓｉｖｅ  ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ  ｃｏｎｔｅｎｔ）を有するように形成されることが望ましい。
【００２６】
例えば、抵抗メモリ要素がＭＯｘとして表示される際、金属ＭがＮｉ、Ｃｏ、ＺｎまたはＣｕである際、酸素原子Ｏの組成比を示すｘは０．５乃至０．９９の範囲を有する（０．５≦ｘ≦０．９９）。これとは異なり、前記金属ＭがＨｆ、Ｚｒ、ＴｉまたはＣrである際、酸素原子Ｏの組成比を示すｘは１．０乃至１．９８範囲を有する（１．０≦ｘ≦１．９８）。そして前記金属ＭがＦｅである際、酸素原子Ｏの組成比を示すｘは０．７５乃至１．４８５の範囲を、前記金属ＭがＮｂである際、酸素原子Ｏの組成比を示すｘは１．２５乃至２．４７５の範囲を有する。
【００２７】
上述の酸素原子組成比を有するように前記遷移金属酸化物は多様な方法を用いて形成されることができる。例えば、遷移金属酸化物は遷移金属膜を形成する工程及び前記遷移金属膜を酸素プラズマ処理技術を用いて酸化させる工程を交互に繰り返して（ａｌｔｅｒｎａｔｉｖｅｌｙ  ａｎｄ  ｒｅｐｅａｔｅｄｌｙ）実施して形成することができる。前記遷移金属膜はスパッタリング技術を用いて形成することができる。また、前記酸素プラズマ処理はインシチュ（ｉｎ−ｓｉｔｕ）工程を用いて実施することができる。
【００２８】
他の実施形態において、前記遷移金属酸化膜は酸素反応スパッタリング技術（Ｏ２  ｒｅａｃｔｉｖｅ  ｓｐｕｔｔｅｒｉｎｇ  ｔｅｃｈｎｉｑｕｅ）、化学気相蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）技術または原子層蒸着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）技術を用いて形成することができる。
【００２９】
上述の課題を解決するため、本発明の実施形態は抵抗メモリ要素薄膜と電極との間の重畳面積が減少した抵抗メモリセルを形成する方法を提供する。本発明の一実施形態による抵抗メモリセル形成方法では、第１電極プラグを絶縁膜内に形成して、抵抗メモリ要素薄膜及び第２電極のための導電膜を形成することを含む。
【００３０】
前記第１電極プラグは前記絶縁膜をパターニングしてコンタクトホールを形成して、前記コンタクトホール内に導電物質を満たすことを含む。前記コンタクトホール内に導電物質を満たすことは、導電物質の蒸着工程及び平坦化工程を進行することによって行われることができる。前記平坦化工程は化学機械的研磨（ＣＭＰ）工程またはエッチバック（ｅｔｃｈ−ｂａｃｋ）工程を採用することができる。
【００３１】
前記抵抗メモリ要素薄膜は隣接セルの間で互いに分離する必要はない。一方、隣接セルの間の第２電極の電気的な分離のため、前記第２電極のための導電膜はフォトリソグラフィ工程によってパターニングされる。従来技術と異なり、下部電極として作用する第１電極プラグに対するフォトリソグラフィ工程が進行されなくて、パターニングされる膜の厚さが従来より薄くて、より高い集積度を有する抵抗メモリ装置を形成することができる。
【００３２】
上述の課題を解決するために、本発明の実施形態は抵抗メモリ配列を提供する。本発明の一実施形態による抵抗メモリ配列は、互いに平行な複数個の第１電極ラインと、前記第１電極ラインと直交して、互いに平行な複数個の第２電極ラインと、互いに向き合う前記第１電極ライン及び前記第２電極ラインの面のうちいずれか一面上に各々配置された抵抗メモリ要素パターンと、前記第１電極ラインと第２電極とが交差する部分で前記第１電極または前記第２電極のうちいずれか１つと前記抵抗メモリ要素パターンとを結合させる複数個の第３電極プラグとを含む。
【００３３】
本発明の他の実施形態による抵抗メモリ配列は、抵抗メモリセルが水平的に、および垂直的に配列された積層された抵抗メモリ配列である。前記積層された抵抗メモリ配列は、絶縁膜によって絶縁され、積層され、かつ隣接する層の間で互いに直交するように配置される互いに平行な複数個の電極ラインと、各層の電極ラインと絶縁膜との間に配置された抵抗メモリ要素パターンと、隣接する層の間で直交する電極ラインの交点部分の絶縁膜を貫通して隣接した層の電極ライン及び抵抗メモリ要素パターンを連結させる複数個の電極プラグとを含む。
【発明の効果】
【００３４】
本発明によると、抵抗メモリセルの二つの電極のうちいずれか１つがプラグ形態を示す。したがって、抵抗メモリ要素薄膜と電極プラグとの間の重畳面積によってスイッチング領域が制限される。このような本発明によると、次のような効果がある。
【００３５】
繰り返しのスイッチング動作でもセット状態及びリセット状態の抵抗分布にほとんど変化がなくて、抵抗ばらつき特性が向上して、感知マージンが確保されて信頼性あるメモリ装置を実現して、かつ耐久性あるメモリ装置を実現できる。
【００３６】
本発明によると、電極と抵抗メモリ要素薄膜との間の重畳面積が減少して抵抗メモリ要素薄膜のグレーン境界を通じた漏洩電流を減らすことができる。
【００３７】
本発明によると、電極と抵抗メモリ要素薄膜との間の重畳面積が減少して動作電流が減少して安定する。
【００３８】
抵抗メモリセルに用いられる電極物質はそのエッチングが難しくて、エッチングの後、その側壁が傾くように形成される場合が多い。したがって、隣接した電極の間に電気的短絡の発生可能性があり、これを防止するために電極間隔を遠ざける場合、メモリ装置に要求される高い集積度を達成できない。しかし、本発明によると、二つの電極のうちいずれか一電極（下部電極）がプラグ形態で形成されて、それらに該当する乾式エッチングが要せず、他の電極（上部電極）だけが乾式エッチングを通じてパターニングされるので、隣接した電極の間の電気的な短絡発生のおそれがなく、隣接した上部電極の間の距離を従来技術に比べて狭めることができる。これは高い集積度達成という側面で本発明が従来技術に比べて向上した効果を示す。
【００３９】
本発明によると、抵抗メモリセルを水平的にだけでなく、垂直的でも配置できるので、高い集積度のメモリ装置を実現できる。
【発明を実施するための最良の形態】
【００４０】
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の様々な実施形態を通じて容易に理解されるであろう。
【００４１】
図において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
【００４２】
また、本明細書で言及された“セット状態”及び“リセット状態”は本発明が提供する抵抗メモリセルで外部から印加されたバイアス電圧によって明確に区別されることができる抵抗メモリセルの二つの抵抗状態を示すために一つの例示的な用語として用いられただけである。
【００４３】
（抵抗メモリ動作特性）
本発明は抵抗メモリセルに係り、本発明に対するより明確な理解のために本発明が提供する抵抗メモリセル動作特性に対してまず説明する。
【００４４】
本発明の抵抗メモリセルは二つの電極の間に位置する抵抗メモリ要素薄膜を含む。二つの電極はイリジウムで形成され、抵抗メモリ要素薄膜は遷移金属酸化物であるニッケル酸化膜で形成された例を通じて抵抗メモリセルの動作特性を説明する。
【００４５】
本発明が提供する抵抗メモリセルの二つの電極の間に非対称的な電圧が印加されれば、可逆的にフィラメント電流通路が発生するか、または発生したフィラメント電流通路が消える。フィラメント電流通路は抵抗メモリ要素薄膜に発生する欠陥と関連があると推測される。
【００４６】
抵抗メモリ要素薄膜の欠陥はエネルギーバンドギャップで不純物状を引き起こす。例えば、図２Ａに示したように、金属または酸素空乏（ｖａｃａｎｃｉｅｓ）はそれぞれ価電子帯（ｖａｌｅｎｃｅ  ｂａｎｄ）または伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）の辺りに状態密度（ｄｅｎｓｉｔｙ  ｏｆ  ｓｔａｔｅ）を発生させるが、導電性不純物電子状態（ｍｅｔａｌｌｉｃ  ｄｅｆｅｃｔ  ｓｔａｔｅ）はフェルミレベル（Ｆｅｒｍｉ  ｌｅｖｅｌ）直上に状態密度を引き起こす。
【００４７】
金属欠陥が抵抗メモリ要素薄膜のフェルミレベル上に発生すれば、低い抵抗状態（例えば、セット状態）になり、金属欠陥が消えれば、高い抵抗状態（例えばリセット状態）になる。セット状態及びリセット状態の間のスイッチングのために互いに異なる電圧が抵抗メモリセルの二つの電極に印加される。リセット状態のためのリセット電圧はセット状態のためのセット電圧より低い。例えば前記セット電圧は前記リセット電圧の１．５〜２．５倍程度になる。
【００４８】
高い抵抗状態から低い抵抗状態へのスイッチングまたは低い抵抗状態から高い抵抗状態へのスイッチングの際、図２Ｂに示したように、各々時計方向及び反時計方向の電流−電圧ループ（Ｉ−Ｖ  ｌｏｏｐ）が発生する。低い抵抗状態（セット状態）で印加された電圧によって流れる電流（セット電流）量は減少する。なぜなら、空いている金属状態（ｖａｃａｎｃｙ  Ｍｅｔａｌｌｉｃ  ｓｔａｔｅ）が増加したバイアス電圧によって注入された電荷で満たされるので、導電性フィラメントでフェルミレベル上の空いている金属状態が徐々に消えるためである。一方、高い抵抗状態（リセット状態）で印加された電圧によって流れる電流（リセット電流）は増加する。なぜなら、以前に金属性結合状態で貯蔵された電荷の放出によって金属状態が増加するだけでなく、加熱及び浸透（ｐｅｒｃｏｌａｔｉｏｎ）効果によって空いている金属状態で導電性が増加するためである。
【００４９】
セット状態及びリセット状態の間のスイッチングは印加される電圧の極性と無関係に発生する。セット電圧がリセット電圧より高く、またリセット電流がセット電流より大きくて、適切な電圧または電流を印加することによって抵抗メモリ要素薄膜は以前の状態に関係なしにセット状態またはリセット状態にプログラムされることができる。
【００５０】
一方、抵抗メモリセルの抵抗は貯蔵データに影響を与えず、リセット電圧より低い電圧を印加することによって、抵抗メモリセルに抵抗状態として貯蔵されたデータが判断されることができる。
【００５１】
図３はニッケル酸化膜を抵抗メモリ要素薄膜として採用した抵抗メモリセルのスイッチング特性（電流−電圧曲線;Ｉ−Ｖ  ｃｕｒｖｅ）を示したグラフである。図３において、横軸は第１電極及び第２電極の間に印加される電圧Ｖを示し、縦軸はニッケル酸化膜を通じて流れる電流ｍＡを示す。
【００５２】
抵抗メモリセルの二つの電極は５００Åの厚さを有するイリジウム膜で形成され、ニッケル酸化膜は２００Åの最終の厚さを有するように形成された。また、ニッケル酸化膜はスパッタリング技術を用いて１０Åの厚さを有するニッケル膜を形成する第１工程及び酸素プラズマ処理技術を用いて前記ニッケル膜を酸化させる第２工程を交互に繰り返して実施して形成された。前記第２工程、すなわち前記酸素プラズマ処理は２０Ｗのラジオ周波数電力（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  ｐｏｗｅｒ）及び２ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｕｂｉｃｃｅｎｔｉｍｅｔｅｒ  ｐｅｒ  ｍｉｎｕｔｅ）の流量で注入される酸素ガスを用いて３０秒間実施された。また、抵抗メモリセルは平面図から見る際、０．３×０．７μｍ２の長方形を有するように形成された。
【００５３】
図３を参照すると、二つの電極の間に約０．５Ｖの電圧が印加された際、ニッケル酸化膜は高い抵抗を有するリセット状態にスイッチングされた。また、二つの電極の間に約１．１Ｖの電圧が印加された際、ニッケル酸化膜は低い抵抗を有するセット状態にスイッチングされた。ニッケル酸化膜をセット状態に変化させるため２つの電極の間に１．０Ｖより高い電圧を印加する間、約０．５ｍＡの最大許用電流制限値（ｃｕｒｒｅｎｔ  ｃｏｍｐｌｉａｎｃｅ）を適用した。これは、セット状態を有するニッケル酸化膜を通じて大きい電流が流れる場合にニッケル酸化膜が損傷されることを防止するためである。本発明によるニッケル酸化膜は、図３に示したように原点（０Ｖの電圧及び０ｍＡの電流を示す点）に対して対称である特性を示す。
【００５４】
図２及び図３を参照して説明した抵抗メモリセルの動作メカニズムは以後に説明される本発明の様々な抵抗メモリセル構造でも同様に示すであろう。
【００５５】
（抵抗メモリセル構造及びその形成）
図４Ａは本発明の一実施形態による抵抗メモリセル１００を概略的に示す斜視図であり、図４Ｂは図４ＡのＩ−Ｉ線に沿って切断した際の抵抗メモリセルを概略的に示す断面図であり、図４Ｃは図４ＡのＩＩ−ＩＩ線に沿って切断した際の抵抗メモリセルを概略的に示す断面図である。
【００５６】
図４Ａを参照すると、本発明の一実施形態による抵抗メモリセル１００は第１電極１１１、抵抗メモリ要素薄膜１１３及び第２電極１１５を含む。第１電極１１１はプラグ形態を示し、垂直方向（ｚ軸）に延長する。抵抗メモリ要素薄膜１１３及び第２電極１１５は第１電極１１１上に水平的に配置される。すなわち、第１電極１１１が位置する面は第２電極１１５及び抵抗メモリ要素薄膜１１３が位置する面と垂直になる。第２電極１１５は抵抗メモリ要素薄膜１１３上で第１電極１１１に対して直角をなしながらｘ軸に伸張する。すなわち、第２電極１１５はライン形状を示す。ｘ軸方向と直交するｙ軸方向で測定した際の第２電極１１５の最小幅は第１電極１１１の幅（または直径）より大きく、これは図４Ｂ及び図４Ｃを参照して以後の説明からより明確になるであろう。
【００５７】
図４Ｂ及び図４Ｃを参照すると、第１電極１１１はプラグ形態を示す。すなわち、第１電極１１１は絶縁膜１０９内に形成されたコンタクトホール１１２を満たす。抵抗メモリ要素薄膜１１３は第１電極１１１及び絶縁膜１０９上に配置され、第２電極１１５は抵抗メモリ要素薄膜１１３上に配置される。ｙ軸方向で測定した際の第２電極１１５の最小幅Ｗ２は第１電極１１１の幅（または直径）Ｄ１より大きい。
【００５８】
図面ではｙ軸方向で測定した際、抵抗メモリ要素薄膜１１３の幅Ｗ３が第２電極１１５の最小幅Ｗ２より大きく示されているが、同一でもよい。また第２電極１１５は図４Ａ及び図４Ｂで点線として表示されたようにx軸方向に最小幅Ｗ４を有することもできる。この場合、第２電極１１５はｘ軸に幅Ｗ４を有し、ｙ軸に幅Ｗ２を有する長方形を示すであろう。ここで、本発明の一実施形態によると、第２電極１１５の最小幅Ｗ２が第１電極１１１の直径Ｄ１より大きくて、第２電極１１５がライン形状を有するか、長方形を有するかに関係なしに、第１電極１１１と抵抗メモリ要素薄膜１１３とが重畳する面積は第２電極１１５と抵抗メモリ要素薄膜１１３とが重畳する面積より小さい。
【００５９】
第１電極１１１がプラグ形態を示せば、第２電極１１５はどのような形状でもよい。抵抗メモリ要素薄膜１１３は第２電極１１５と同一の形状を示すことができる。
【００６０】
本明細書で第１電極、第２電極、抵抗メモリ要素薄膜の幅を相対的に比べることにおいて、第１電極の直径、第２電極の幅、抵抗メモリ要素薄膜の幅は同一の方向で測定された際の幅を示す。上述の第１電極の直径Ｄ１、第２電極の幅Ｗ２及び抵抗メモリ要素薄膜の幅Ｗ３は全部ｙ軸に沿って測定したものを示す。
【００６１】
本発明によると、二つの電極のうちいずれか一電極、例えば第１電極１１１がプラグ形態を示すので、第１電極プラグ１１１及び抵抗メモリ要素薄膜１１３の間の重畳面積が、図１に示したような従来技術での下部電極２２及びＣＭＲ２４の間の重畳面積より小さくなる。すなわち、本発明によると、動作の際、抵抗変化が起こるスイッチング領域１１３ｓが図１に示したような従来技術のスイッチング領域より減るようになる。添付の図において抵抗メモリ要素薄膜１１３でスイッチング領域は陰影として表示されている。したがって、本発明の一実施形態によると、図１に示したような従来技術より向上したスイッチング動作特性を示し、これは以後に図５Ａ及び図５Ｂを参照した説明からより明確になるであろう。すなわち、本発明によると、繰り返すスイッチング動作で低い抵抗状態（セット状態）での抵抗値の変化がほとんどなく、高い抵抗状態（リセット状態）での抵抗値の変化がほとんどない。繰り返すスイッチング動作でも低い抵抗状態での三つ抵抗及び高い抵抗状態でのリセット抵抗は一定に維持される。
【００６２】
本発明の抵抗メモリセルで、第１電極プラグ１１１及び第２電極１１５はイリジウム、白金、ルテニウム、多結晶シリコン、タングステンＷ、窒化チタンＴｉＮ、窒化アルミニウムチタンＴｉＡｌＮ、またはこれらの組み合わせからなる。
【００６３】
図４Ａ乃至図４Ｃの抵抗メモリセルは次のような工程によって形成される。絶縁膜１０９をパターニングしてコンタクトホール１１２を形成する。コンタクトホール１１２に第１電極のための導電物質を蒸着した後、化学機械的研磨またはエッチバックのような平坦化工程を進行してコンタクトホール１１２内に限定された第１電極プラグ１１１を形成する。第１電極プラグ１１１及び絶縁膜１０９上に金属酸化物のような抵抗メモリ要素薄膜１１３を形成する。抵抗メモリ要素薄膜１１３上に第２電極のための導電物質を形成する。あらかじめ決められた形状を有するように第２電極のための導電物質に対するパターニング工程を進行して第２電極１１５を形成する。第２電極のためのパターニング工程で抵抗メモリ要素薄膜１１３も同時にパターニングされることもでき、この場合、抵抗メモリ要素薄膜１１３及び第２電極１１５は同一の形状を有するであろう。
【００６４】
本発明の抵抗ばらつき特性改善効果は図５Ａ及び図５Ｂを通じて確認することができる。図５Ａは図１に示したような従来技術による抵抗メモリセル構造の二つの状態での電流分布を示すグラフであり、図５Ｂは本発明による抵抗メモリセル構造の二つの状態での電流分布を示すグラフである。抵抗分布は図５Ａ及び図５Ｂに示した電流分布及び印加された電圧から確認することができ、電流分布と同一の形状を示すであろう。
【００６５】
図１に示したような従来技術による抵抗メモリセルのために、横１μｍ、縦１μｍを有する正四角形の抵抗メモリセルが製作され、イリジウムが二電極物質として用いられ、２００オングストロームの厚さを有するニッケル酸化膜ＮｉＯ２が抵抗メモリ要素薄膜として用いられた。
【００６６】
一方、本発明の抵抗メモリセルのため、直径０．１５μｍを有するタングステン下部電極が製作され、２００オングストロームの厚さを有するＮｉＯ２が抵抗メモリ要素薄膜として用いられ、角が曲線を示して大略丸い直径０．５μｍのイリジウムが上部電極として用いられた。
【００６７】
リセット状態に転換するために第１電極及び第２電極の間に１ｍｓの間０．８Ｖのリセット電圧が印加され、セット状態に転換するために第１電極及び第２電極の間に１ｍｓの間１．５Ｖのセット電圧が印加された。セット電圧が印加される間、０．５ｍＡの最大許用電流制限値（ｃｕｒｒｅｎｔ  ｃｏｍｐｌｉａｎｃｅ）を適用した。セット状態及びリセット状態での電流は二電極の間に０．２Ｖの電圧を印加した状態で測定されたものである。
【００６８】
図５Ａ及び図５Ｂにおいて、横軸は抵抗メモリセルに対する動作回数すなわち、スイッチング動作回数を示し、縦軸はセット状態及びリセット状態で測定された電流（Ａ）分布を示し、図面で上側に示したものがセット状態での電流分布を、下側に示したものがリセット状態での電流分布を示す。
【００６９】
図５Ａ及び図５Ｂから分かるように、従来の抵抗メモリセル構造に比べて本発明による抵抗メモリセル構造が優れたスイッチング動作特性を示す。従来の抵抗メモリセル構造の場合、図５Ａから分かるように、リセット状態での電流変動幅が大きくなり、またセット状態での電流変動幅が大きくなって、リセット状態及びセット状態を区別するためのセンシングマージン（ｓｅｎｓｉｎｇ  ｍａｒｇｉｎ）が非常に小さいということが分かる。
【００７０】
しかし、本発明の抵抗メモリセル構造によると、図５Ｂから分かるように、リセット状態での電流変動幅がほとんどなく、またセット状態での電流変動幅がほとんどなくて、リセット状態及びセット状態を区別するための感知マージンが非常に大きいということが分かる。本発明によると、リセット状態及びセット状態が明確に区別され、二状態の間の電流値の差が非常に大きく、このような区別は繰り返しのスイッチング動作でも維持されていることを分かる。
【００７１】
また、本発明によると、第１電極と抵抗メモリ要素薄膜との間の重畳面積が減少して漏洩電流が減少する効果も示す。重畳面積が小さければ抵抗メモリ要素薄膜のグレーン（ｇｒａｉｎ）の間の境界が減るようになり、したがって、グレーン境界を通じた漏洩電流は減少する。
【００７２】
また、抵抗メモリ要素薄膜の成分比を適切に調節して低い動作電圧または低い動作電流で駆動される抵抗メモリセルを提供することができる。本発明者はこれに関してセット電圧及びリセット電圧が遷移金属酸化物からなる抵抗メモリ要素薄膜の酸素成分含量に影響を受けるということを確認した。
【００７３】
低い動作電圧または動作電流駆動のために遷移金属酸化物の酸素組成比は安定した状態での酸素組成比より小さいことが望ましい。言い換えれば、遷移金属酸化物はそれの安定した状態に比べて相対的に過剰された遷移金属含量を有するように形成されることが望ましい。例えば、ＭＯｘとして表示される遷移金属酸化物において、金属ＭがＮｉ、Ｃｏ、ＺｎまたはＣｕである際、酸素原子の組成比を示すｘは０．５乃至０．９９の範囲を有する（０．５≦x≦０．９９）。これとは異なり、前記金属ＭがＨｆ、Ｚｒ、ＴｉまたはＣｒである際、酸素原子組成比を示すｘは１．０乃至１．９８範囲を有する（１．０≦ｘ≦１．９８）。そして前記金属ＭがＦｅである際は、酸素原子組成比を示すｘは０．７５乃至１．４８５の範囲を、前記金属ＭがＮｂである際、酸素原子組成比を示すｘは１．２５乃至２．４７５の範囲を有する。
【００７４】
上述の酸素原子組成比を有するように前記遷移金属酸化物は多様な方法を用いて形成されることができる。例えば、遷移金属酸化物は遷移金属膜を形成する工程及び前記遷移金属膜を酸素プラズマ処理技術を用いて酸化させる工程を交互に繰り返して実施して形成することができる。前記遷移金属膜はスパッタリング技術を用いて形成することができる。また、前記酸素プラズマ処理はインシチュ工程を用いて実施することができる。
【００７５】
他の実施形態において、前記遷移金属酸化膜は酸素反応スパッタリング技術（Ｏ２  ｒｅａｃｔｉｖｅ  ｓｐｕｔｔｅｒｉｎｇ  ｔｅｃｈｎｉｑｕｅ）、化学気相蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）技術または原子層蒸着（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）技術を用いて形成することができる。
【００７６】
図６乃至図９は図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを概略的に示す断面図であり、図４ＡのＩ−Ｉ線に沿って切断した際の抵抗メモリセルを示す。図６乃至図９の変形された抵抗メモリセルは少なくとも図４Ａ乃至図４Ｃを参照して説明した抵抗メモリセルが有する利点乃至長所を全部有する。
【００７７】
図４Ｂの抵抗メモリセルでコンタクトホール１１２の側壁に絶縁性スペーサ１１９が形成されることができ、この場合の抵抗メモリセルが図６に示されている。したがって、図６に示した抵抗メモリセルの第１電極プラグ１１１の直径Ｄ２が図４Ｂに示した抵抗メモリセルの第１電極プラグ１１１の直径Ｄ１より絶縁性スペーサ１１９の幅の２倍だけ減るようになる。したがって、抵抗メモリセルのスイッチング動作特性がより改善すると推測される。図６の絶縁性スペーサ１１９はコンタクトホール１１２を形成した後、第１電極プラグのための導電性物質を蒸着する前に、絶縁性物質を蒸着した後、エッチバック工程を進行することによって形成されることができる。絶縁性スペーサ１１９は例えば、シリコン窒化膜で形成されることができる。
【００７８】
図４Ｂの抵抗メモリセルで抵抗メモリ要素薄膜１１３がコンタクトホール１１２内にも形成されることができ、そのような抵抗メモリセルが図７乃至図９に例示的に示されている。抵抗メモリ要素薄膜１１３がコンタクトホール１１２内にも形成されるためには第１電極プラグ１１１'がコンタクトホール１１２の一部分を満たす。絶縁膜１０９の上部面から下に凹んだ（リセスされた）陥没第１電極プラグ１１１'は第１電極のための導電膜を形成した後、平坦化工程及びエッチバック工程の順次な進行またはエッチバック工程を進行することによって行われることができる。第１電極プラグ１１１'がコンタクトホール１１２の一部分を満たし、残りの部分を抵抗メモリ要素薄膜１１３'が満たす。
【００７９】
図７に示した抵抗メモリセルは二つの絶縁膜スペーサを含む。一つは図６の抵抗メモリセルのようにコンタクトホール１１２の側壁に形成された下部絶縁膜スペーサ１１９である。他の一つはコンタクトホール１１２の一部分を満たす陥没第１電極プラグ１１１'及び下部絶縁膜スペーサ１１９によって限定される狭められたコンタクトホール１１２'の側壁に形成された上部絶縁膜スペーサ１１９'である。したがって、図７の抵抗メモリセルは図６の抵抗メモリセルに比べて第１電極と抵抗メモリ要素薄膜との間の重畳面積が相対的にさらに小さくなる。
【００８０】
このような陥没第１電極プラグ１１１'、下部絶縁性スペーサ１１９及び上部絶縁性スペーサ１１９'の多様な組み合わせによってさまざまな構造の抵抗メモリセルの変形が可能であり、図８及び図９に例示的な抵抗メモリセルが示されている。
【００８１】
図８は陥没第１電極プラグ１１１'及び上部絶縁性スペーサ１１９'を採用した抵抗メモリセル構造を概略的に示す。一方、図９は陥没第１電極プラグ１１１'及び下部絶縁性スペーサ１１９を採用した抵抗メモリセル構造を概略的に示す。図８で例示的に示した抵抗メモリセルで上部絶縁性スペーサ１１９'が形成されないこともでき、図９に例示的に示した抵抗メモリセルで下部絶縁性スペーサ１１９'が形成されないこともできる。
【００８２】
また図４Ａ乃至図４Ｃに示した第１電極プラグ１１１が多層の導電膜で形成されることができる。このために、まず図７乃至図９で例示的に示した陥没電極プラグ１１１'を形成した後、また他の電極物質を蒸着した後、平坦化する工程を通じてさらに他の電極プラグを形成することができる。この際、先に形成された陥没電極プラグ（図示しない）が陥没電極プラグに連結される導電パターンを互いに異なる導電型の不純物がドーピングされた多結晶シリコーンで形成すれば、ダイオードが抵抗メモリパターンに連結される構造になるであろう。または形成された陥没第１電極プラグと後で形成された電極プラグとを互いに異なる導電型の不純物がドーピングされた多結晶シリコンで形成すれば、抵抗メモリ要素薄膜にダイオードが連結される構造が形成されるであろう。このようなダイオードの機能に対しては後に示す説明から明確になるであろう。
【００８３】
多層電極プラグ構造に下部絶縁性スペーサ及び上部絶縁性スペーサが追加的に適切に組み合わせられる抵抗メモリセル構造も可能である。
【００８４】
（抵抗メモリ配列）
図４Ａ乃至図４Ｃ、図６乃至図９に示した様々な種類の単位抵抗メモリセルが二次元的に配置されて抵抗メモリセル配列を形成する。
【００８５】
本発明の一実施形態による抵抗メモリ配列は各抵抗メモリセルにアクセスするための選択トランジスタを要求しない交点メモリ配列（ｃｒｏｓｓ  ｐｏｉｎｔ  ｍｅｍｏｒｙ  ａｒｒａｙ）でありうる。また、本発明の他の実施形態による抵抗メモリセル配列は各抵抗メモリセルにアクセスするための選択トランジスタを含むことができる。選択トランジスタが含まれる抵抗メモリセル配列は通常のＣＭＯＳ工程を通じて製造されることができる。
【００８６】
まず、交点抵抗メモリ配列に対して説明する。交点抵抗メモリ配列で、抵抗メモリセルの第２電極（または上部電極）がライン形状を示す場合、それ自体がワードラインとして作用する。一方、第１電極（または下部電極）はプラグ形状を示し、同一の列（または行）の第１電極プラグはビットラインとして作用する同一の導電性ラインに連結される。または、第１電極プラグを連結する導電性ラインがワードラインとして作用して、ライン形状の第２電極がビットラインとして作用できる。上述のように、二電極の間に印加される電圧の極性と関係なしに、抵抗メモリセルが二抵抗状態の間でスイッチングされるので、どの電極に相対的に高い電圧を印加するのかによってワードラインまたはビットラインを決める一つの例になることができる。
【００８７】
より詳細には、添付の図を参照して交点抵抗メモリセル配列を説明する。
【００８８】
図１０Ａは本発明の一実施形態による抵抗メモリセル配列を概略的に示す斜視図であり、図１０Ｂは図１０Ａの抵抗メモリセル配列に対する等価回路図であり、図１０Ｃは図１０Ａの抵抗メモリセル配列で一つの抵抗メモリセルを示す斜視図である。
【００８９】
図１０Ａ乃至図１０Ｃを参照すると、行方向（ｘ軸方向）に互いに平行な複数個の第２電極（上部電極）２０７が通る。列方向（ｙ軸方向）に互いに平行な複数個の導電性ライン２０１が第２電極２０７と複数個の交点を形成しながら通る。第２電極２０７はワードラインとして作用して、導電性ライン２０１はビットラインとして作用する。またはこれと反対に作用することもできる。
【００９０】
第２電極２０７及び導電性ライン２０１が交差する複数個の交点に第１電極（下部電極）２０３が位置する。同一の列に属した複数個の第１電極２０３は同一の導電性ラインに共通に連結される。第１電極２０３と第２電極２０７との間には抵抗メモリ要素薄膜２０５が位置する。抵抗メモリ要素薄膜２０５は多様な形状を示すことができ、本実施形態ではメモリセル領域の全体を覆う。これと異なり、抵抗メモリ要素薄膜２０５は第２電極２０７と同一の形状を有することができる。
【００９１】
第１電極２０３の直径は導電性ライン２０１の幅及び第２電極２０７の幅より狭い。
【００９２】
図示しないが、導電性ライン２０１及び第２電極２０７は適切な行／列解読器によって選択され、それらの交点に位置する抵抗メモリセルが選択される。ビットラインには感知増幅器が連結されていて選択された抵抗メモリセルに貯蔵された情報が判読される。行／列解読器及び感知増幅器の構成及び動作は周知の事項であるので、詳細な説明は略する。
【００９３】
抵抗メモリセルの形成方法に対しては説明しているので、導電性ライン２０１を形成する方法を図１１Ａ及び図１１Ｂを参照して説明する。
【００９４】
図１１Ａ及び図１１Ｂは図１０Ａの抵抗メモリセル配列を示す基板の断面図であり、それぞれ第２電極方向及び導電性ライン方向に切断した際の基板の断面図である。導電性ライン２０１は例えば基板２００上に不純物がドーピングされた多結晶シリコンのような導電性物質を形成した後、これをパターニングして形成されることができる。または図示したように基板２００上に導電性ラインを画定するマスクを形成した後、マスクによって露出した不純物イオンを注入して導電性ライン２０１が形成されることができる。絶縁膜２０２を形成した後、パターニングして第１電極を画定するコンタクトホール２０４を形成する。コンタクトホール２０４を満たすように導電物質を蒸着して、平坦化工程を進行してコンタクトホール２０４内に画定された第１電極２０３を形成する。遷移金属酸化物２０５を形成して、次に、第２電極のための導電物質を形成する。第２電極のための導電物質をパターニングして第２電極２０７を形成する。
【００９５】
特定導電性ライン２０１及び特定第２電極２０７を選択することによって、これらの交差点に位置する抵抗メモリセルが選択される。ところで、選択された抵抗メモリセルの外の他の抵抗メモリセルに向かう漏洩電流を防止するために図１２に示したように抵抗メモリセル配列はダイオード２０９をさらに含むことができる。ダイオード２０９は第１電極２０３及び導電性ライン２０１の間に位置する。ダイオード２０９は、ドーピングされたポリシリコンまたは不純物注入によって導電性ライン２０１を形成した後、絶縁膜を蒸着して、次に、第１電極を画定するコンタクトホールを形成した後、ドーピングされた不純物または注入された不純物と反対導電型の不純物をコンタクトホールを通じて注入して形成されることができる。
【００９６】
ダイオードに代えて導電性ライン２０１と第１電極２０３の界面にショットキー障壁（Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ）型のコンタクトを形成することもできる。
【００９７】
図１３は本発明の他の一実施形態による多層抵抗メモリセル配列（Ｍｕｌｔｉ−ｌｅｖｅｌ  ｒｅｓｉｓｔｉｖｅ  ｍｏｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）を概略的に示す斜視図であり、本発明に対するより明確な理解のために一部分を切断して示した。本実施形態の抵抗メモリセル配列は、図１０を参照して説明した抵抗メモリセル配列と異なり、単位メモリセルが水平的に二次元的に配列されることだけでなく、垂直的にも配列される。基本的に本実施形態のある一層（ｌｅｖｅｌ）の抵抗メモリ配列は図１０を参照して説明した抵抗メモリセル配列と同一である。隣接する２つの層の電極ラインは互いに直交して、これらが直交する交点にプラグ形態の電極及び抵抗メモリ要素薄膜が位置する。プラグ形態の電極が下層の導電性ラインと上層の電極ラインの下に位置した抵抗メモリ要素薄膜を連結する。
【００９８】
本実施形態の多層抵抗メモリセル配列で最下位層の導電性ラインと最上層の電極ラインは与えられた電圧条件でワードラインまたはビットラインのうちいずれか一つとして作用する。しかし、最上層の電極ライン及び最下層の導電性ラインの間に位置する電極ラインは与えられた電圧条件でワードライン及びビットラインとして作用する。
【００９９】
より詳細には、図１３を参照して多層抵抗メモリセル配列に対して説明する。図１３には３層の導電性ラインが示されている。最下位層の導電性ライン３０１は図１０Ａの導電性ライン２０１に対応して、行方向（ｘ軸方向）に伸張する。２番目の層の電極ライン４０１は列方向（ｙ軸方向）に伸張し、その下部面に抵抗メモリ要素薄膜ライン４０５が位置する。２番目の層の電極ライン４０１及び１番目の層の導電性ライン３０１は互いに直交し、これらが直交する交点に電極プラグ３０３が位置する。３番目の層の電極ライン５０１が２番目の層の電極ライン４０１と直交しながら行方向（ｘ軸方向）に伸張する。３番目の層の電極ライン５０１と２番目の層の電極ライン４０１とが交差する部分に電極プラグ４０３が位置する。同様に、３番目の層の電極ライン４０１の下部面には抵抗メモリ要素薄膜ライン５０５が位置する。
【０１００】
電極プラグ３０３を考慮すれば、電極ライン４０１はワードラインとして見なされるが、電極プラグ４０３を考慮すれば、電極ライン４０１はビットラインとして見なされ、電極ライン５０１がワードラインとして見なされる。
【０１０１】
図示しないが、電流通路形成のために各電極ライン及び導電性ラインの一端はコンタクトプラグなどのような連結手段を通じて基板に形成され、ソースが接地されたトランジスタのドレインに連結される。そして各電極ライン及び導電性ラインの他端は行／列解読器に連結される。
【０１０２】
本実施形態の多層抵抗メモリセル配列によると、水平的にだけでなく、垂直的にも抵抗メモリセルをパッケージできて、より高い集積度のメモリ装置を実現することができる。
【０１０３】
本実施形態の多層抵抗メモリセル配列で抵抗メモリ要素ラインが電極ラインと同一の形状を示したが、図１４に示したように抵抗メモリセル領域の全体を覆うことができる。
【０１０４】
図１５Ａは本発明に他の実施形態による選択トランジスタを含む抵抗メモリ配列に対する等価回路図であり、図１５Ｂは図１５Ａの抵抗メモリ配列で２つの抵抗メモリセルを示すワードラインに直交する方向への半導体基板の断面図である。
【０１０５】
図１５Ａを参照すると、個々の抵抗メモリセル３０５の一端（例えば下部電極）には選択トランジスタ３０７のドレインが連結され、個々の抵抗メモリセル３０５の他端（例えば上部電極）にはビットライン３０３が連結される。各々の選択トランジスタのゲートは延長してワードライン３０１を形成する。選択トランジスタのソースは接地電圧に連結される。選択トランジスタ３０７のゲートにスレッショルド電圧より大きいバイアス電圧を印加して、ビットライン３０３に適切な動作電圧を印加すれば、特定抵抗メモリセルが選択され、ビットライン３０３に印加された電圧に応じて読み出し動作またはスイッチング動作が選択された抵抗メモリセルに実行される。
【０１０６】
図１５Ｂを参照すると、半導体基板４００の所定領域に素子分離膜４０３が提供されて活性領域を画定する。素子分離膜４０３はシャロートレンチ隔離のような周知の素子分離工程を通じて形成されることができる。活性領域内に互いに離れている第１及び第２ドレイン領域４０９Ｄａ、４０９Ｄｂが提供され、第１及び第２ドレイン領域４０９Ｄａ、４０９Ｄｂの間に共通ソース領域４０９Ｓが提供される。共通ソース領域４０９Ｓ及び第１ドレイン領域４０９Ｄａの間の活性領域の上部を横切るように第１ゲート電極４０７ａが配置され、共通ソース領域４０９Ｓ及び第２ドレイン領域４０９Ｄｂの間の活性領域の上部を横切るように第２ゲート電極４０７ｂが配置される。第１及び第２ゲート電極４０７ａ、４０７ｂは各々延長されて第１及び第２ワードラインの役割を果たすことができる。第１及び第２ゲート電極４０７ａ、４０９ｂはゲート絶縁膜４０５によって活性領域から絶縁される。第１ゲート４０７ａ、共通ソース領域４０９Ｓ及び第１ドレイン領域４０９Ｄａは第１選択トランジスタを構成して、第２ゲート４０７ｂ、共通ソース領域４０９Ｓ及び第２ドレイン領域４０９Ｄｂは第２選択トランジスタを構成する。このような選択トランジスタは周知のＭＯＳ工程を通じて形成されることができる。ゲート電極は導電物質を蒸着して、パターニングすることによって形成され、ソース及びドレイン領域は不純物イオンを注入して形成されることができる。
【０１０７】
選択トランジスタ及び素子分離膜４０３は第１絶縁膜４１５で覆われる。第１絶縁膜４１５はシリコン酸化膜、シリコン窒化膜またはこれらの組み合わせ膜（ｃｏｍｂｉｎａｔｉｏｎ  ｌａｙｅｒ）でありうる。共通ソース領域４０９Ｓはソースコンタクトプラグ４１３Ｓを通じて第１絶縁膜４１５上の共通ソースライン４１７Ｓに電気的に接続される。共通ソースライン４１７Ｓはゲート４０７ａ、４０７ｂに平行に配置されることができる。第１ドレイン領域４０９Ｄａは第１絶縁膜４１５を貫通する第１ドレインコンタクトプラグ４１３Ｄａを通じて第１ドレインコンタクト４１７Ｄａに電気的に接続され、第２ドレイン領域４０９Ｄａは第１絶縁膜４１５を貫通する第２ドレインコンタクトプラグ４１３Ｄｂを通じて第２ドレインコンタクト４１７Ｄｂに電気的に接続される。共通ソースライン４１７Ｓ、ドレインコンタクト４１７Ｄａ、４１７Ｄｂ、コンタクトプラグ４１３Ｓ、４１３Ｄａ、４１３Ｄｂは絶縁膜に対するパターニング工程、導電膜蒸着工程、蒸着された導電膜に対するパターニング工程などを用いることによって形成されることができる。
【０１０８】
第１絶縁膜４１５上に第２絶縁膜４１９が位置する。第２絶縁膜はシリコン酸化膜、シリコン窒化膜またはこれらの組み合わせ膜でありうる。第２絶縁膜４１９を貫通して第１下部電極プラグ４２１ａが第１ドレインコンタクト４１７Ｄａに電気的に接続して、第２下部電極プラグ４２１ｂが第２ドレインコンタクト４１７Ｄｂに電気的に接続する。抵抗メモリ要素パターン４２３が第２絶縁膜４１９と第１及び第２下部電極プラグ４２１ａ、４２１ｂとを覆う。抵抗メモリ要素パターン４２３上にゲート４０７ａ、４０７ｂに直交する上部電極ライン４２５が位置する。第１下部電極プラグ４２１ａと上部電極ライン４２５とが交差する部分で抵抗メモリセルが形成され、同様に第２下部電極プラグ４２１ｂと上部電極ライン４２５とが交差する部分で抵抗メモリセルが形成される。下部電極プラグ、抵抗メモリ要素パターン及び上部電極ラインの形成方法は、上述の方法を用いて形成されることができる。
【０１０９】
本発明による抵抗メモリセルのスイッチング動作の際の電圧−電流曲線が図１６に概略的に示されている。図１６で横軸はセット及びリセットのために印加される電圧（Ｖ）を、縦軸は印加された電圧によって流れる電流（ｍＡ）を示す。図１５を参照すると、本発明による抵抗メモリセル構造は１ｍＡ以下の低いセット電流及びリセット電流を示すことが分かる。そして、言及したように、セット電流はリセット電流より低いことが実際に確認することができる。
【０１１０】
図１に示したような従来構造と比べて本発明の抵抗メモリセル構造が低い動作電流を示したことを図１７を通じて確認することができる。図１７は本発明の抵抗メモリセル構造と従来の抵抗メモリセル構造との間のリセット電流（ｍＡ）分布を示したグラフである。本測定のために本発明の抵抗メモリセルの場合、直径０．１５μｍを有するタングステン下部電極及びおおよそ丸い直径０．５μｍのイリジウム上部電極が製作された。従来の抵抗メモリセルの場合、横が０．３μｍ、縦が０．７μｍの長方形の抵抗メモリセルが製作された。そして２００オングストローム厚さのニッケル酸化膜が抵抗メモリ要素として用いられた。図１７を参照すると、本発明による抵抗メモリセルが従来の抵抗メモリセルに比べて非常に低いリセット電流を示すということを確認することができる。
【図面の簡単な説明】
【０１１１】
【図１】従来技術による抵抗メモリセルを示す断面図である。
【図２Ａ】本発明の抵抗メモリセルにおける、互いに区別されるセット状態及びリセット状態での電極及び遷移金属酸化物のエネルギーダイヤグラムである。
【図２Ｂ】本発明の抵抗メモリセルのセット状態及びリセット状態の間の推測されるスイッチングメカニズムを説明する電圧−電流曲線である
【図３】本発明の電圧スイッチングモードでの抵抗メモリセルの電圧−電流曲線である。
【図４Ａ】本発明の一実施形態による抵抗メモリセルを概略的に示す斜視図である。
【図４Ｂ】図４ＡのＩＩ−ＩＩ線に沿って切断した際の抵抗メモリセルを概略的に示す断面図である。
【図４Ｃ】図４ＡのＩ−Ｉ線に沿って切断した際の抵抗メモリセルを概略的に示す断面図である。
【図５Ａ】図１に示した従来技術による抵抗メモリセル構造に対する２つの状態の電流分布を示すグラフである。
【図５Ｂ】本発明による抵抗メモリセル構造に対する２つの状態の電流分布を示すグラフである。
【図６】図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを示す図４ＡのＩ−Ｉ線に沿って切断した際の断面図である。
【図７】図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを示す図４ＡのＩ−Ｉ線に沿って切断した際の断面図である。
【図８】図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを示す図４ＡのＩ−Ｉ線に沿って切断した際の断面図である。
【図９】図４Ａ乃至図４Ｃに示した本発明の抵抗メモリセルを多様に変形させた抵抗メモリセルを示す図４ＡのＩ−Ｉ線に沿って切断した際の断面図である。
【図１０Ａ】本発明の一実施形態による抵抗メモリセル配列を概略的に示す斜視図である。
【図１０Ｂ】図１０Ａの抵抗メモリセル配列に対する等価回路図である。
【図１０Ｃ】図１０Ａの抵抗メモリセル配列における一つの抵抗メモリセルを示す斜視図である。
【図１１Ａ】図１０Ａの抵抗メモリセル配列を示す基板の断面図であり、第２電極方向に切断した際の基板の断面図である。
【図１１Ｂ】図１０Ａの抵抗メモリセル配列を示す基板の断面図であり、導電性ライン方向に切断した際の基板の断面図である。
【図１２】図１０Ａの抵抗メモリセル配列にダイオードが追加された際の抵抗メモリ配列に対する等価回路図である。
【図１３】本発明の一実施形態による多層抵抗メモリセル配列である。
【図１４】本発明の他の一実施形態による多層抵抗メモリセル配列である。
【図１５Ａ】本発明の他の一実施形態よる抵抗メモリセル配列に対する等価回路図である。
【図１５Ｂ】図１５Ａの抵抗メモリ配列における二つの抵抗メモリセルを示すワードラインに直交する方向への半導体基板の断面図である。
【図１６】本発明の一実施形態による抵抗メモリセルのスイッチング特性を示す電圧−電流曲線である。
【図１７】本発明の一実施形態による抵抗メモリセル及び図１に示した従来抵抗によるメモリセルのリセット電流を示すグラフである。
【符号の説明】
【０１１２】
１０９  絶縁膜
１１１  第１電極
１１２  コンタクトホール
１１３  抵抗メモリ要素薄膜
１１３Ｓ  スイッチング領域
１１５  第２電極
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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