(57)【要約】【課題】寄生容量を最小化する。【解決手段】ゲート電極配線２１０はボディ部２１２、互いに平行する２つのハンド部２１４、２１６を含む。ドレイン電極配線２３０は、ゲート電極配線と絶縁されていて、２つのハンド部２３４、２３６との間でゲート電極配線の一部と重なって延びている。ソース電極配線２４０は、ゲート電極配線と絶縁されていて、ボディ部２４１、２つのハンド部２４２、２４４の外側領域で重なりながらドレイン電極と離隔される。これによって、ゲート−ドレインの間の寄生容量を最小化し、ゲート電極領域がカバーする領域内にドレイン及びソース電極を配置することで、ドレイン−ゲートの間のカップリング容量を最小化させかつトランジスタの配置空間を減らすことができる。【選択図】図６
2006080472.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されていて、ボディ部と、前記ボディ部の第１端部から分岐された第１ハンド部と、前記第１ハンド部と平行し、前記ボディ部の第２端部から分岐された第２ハンド部を含む制御電極配線と、
前記制御電極配線と絶縁されていて、前記第１と第２ハンド部との間に配置され、前記領域で前記制御電極配線の一部領域とオーバーレイされて延びるように形成された第１電極配線と、
前記制御電極配線と絶縁されていて、前記ボディ部、前記第１と第２ハンド部の外側領域とオーバーレイされながら前記第１電極配線と離隔された第２電極配線と、
を含むことを特徴とするトランジスタ。
【請求項２】
前記制御電極配線は、前記ボディ部の延び方向に形成されながら互いに接続された複数個で構成されたことを特徴とする請求項１記載のトランジスタ。
【請求項３】
前記第１電極配線は、前記基板から延び、前記第１ハンド部の一部領域と第２ハンド部の一部領域にかけてオーバーレイされるＩ字形状であり、前記第２電極配線は、前記制御電極配線上で前記Ｉ字形状の一部領域を囲むＵ字形状であることを特徴とする請求項１記載のトランジスタ。
【請求項４】
前記トランジスタのチャネル幅/チャネル長を増加させるために、
前記第１電極配線と第２電極配線との離隔距離は固定させて前記チャネル長を設定し、
前記制御電極配線上に形成される第１電極配線の外側辺と、前記第１電極配線の外側辺に隣接する前記第２電極配線の外側辺によって形成された領域の平均距離を増加させて前記チャネル幅を設定する
ことを特徴とする請求項１記載のトランジスタ。
【請求項５】
前記制御電極配線上には、半導体層と、前記半導体層上に形成された不純物半導体層が更に介在され、
前記第１電極配線と制御電極配線は、前記半導体層を露出させる
ことを特徴とする請求項１記載のトランジスタ。
【請求項６】
前記半導体層は、アモルファス−シリコン層であり、前記不純物半導体層は、ｎ＋ドーピングされたアモルファス−シリコン層であることを特徴とする請求項５記載のトランジスタ。
【請求項７】
基板上に形成され、ボディ部、互いに平行しながら前記ボディ部から分岐された二つ以上のハンド部を含む制御電極配線と、
前記制御電極配線と絶縁されていて、前記制御電極配線が形成された領域の外側から前記制御電極配線上に延びるが、前記制御電極配線の一部領域とオーバーレイされているフィンガ形状を有する第１電極配線と、
前記制御電極配線と絶縁されていて、前記制御電極配線が形成された領域の外側から前記制御電極配線上に延びるが、前記制御電極配線上から前記第１電極配線と離隔され、前記ボディ部、最外郭ハンド部の外側領域とオーバーレイされているフィンガ形状を有する第２電極配線と、
を含むことを特徴とするトランジスタ。
【請求項８】
前記トランジスタのチャネル幅/チャネル長を増加させるために、
前記第１電極配線と第２電極配線との離隔距離は固定させて前記チャネルの長さを設定し、
前記制御電極配線上に形成される第１電極配線の外側辺と、前記第１電極配線の外側辺に隣接する前記第２電極配線の外側辺によって形成された領域の平均距離を増加させて前記チャネル幅を設定する
ことを特徴とする請求項７記載のトランジスタ。
【請求項９】
前記制御電極配線は、
前記ボディ部の第１縦断部から分岐された第１ハンド部と、
前記ボディ部の中央から分岐された第２ハンド部と、
前記ボディ部の第２縦断部から分岐された第３ハンド部と
を含み、Ｅ字形状を定義することを特徴とする請求項７記載のトランジスタ。
【請求項１０】
前記第１電極配線は、
前記制御電極配線の外側から延びるボディ−第１電極配線と、
前記ボディ−第１電極配線から分岐されるハンド−第１電極配線と、
前記ハンド−第１電極配線から分岐され、前記制御電極配線上に形成されたフィンガ第１電極配線と
を含むことを特徴とする請求項７記載のトランジスタ。
【請求項１１】
前記ボディ−第１電極配線、ハンド−第１電極配線及びフィンガ第１電極配線は、前記制御電極配線がカバーする領域に形成されることを特徴とする請求項１０記載のトランジスタ。
【請求項１２】
前記第２電極配線は、
前記制御電極領域の外側から延びるボディ−第２電極配線と、
前記ボディ−第２電極配線から分岐され、前記制御電極配線上に形成されたハンド−第２電極配線と、
前記ハンド−第２電極配線から分岐され、前記制御電極配線上に形成されたフィンガ第２電極配線と、
を含むことを特徴とする請求項７記載のトランジスタ。
【請求項１３】
前記第１電極配線は、前記制御電極配線とオーバーレイされるフィンガ電極配線を含み、
前記第２電極配線は、前記制御電極配線とオーバーレイされるハンド−第２電極配線と、前記ハンド−第２電極配線から分岐され、前記制御電極配線とオーバーレイされるフィンガ第２電極配線とを含み、
前記フィンガ電極配線は、前記ハンド−第２電極配線と、互いに隣接するフィンガ第２電極配線によって囲まれる
ことを特徴とする請求項７記載のトランジスタ。
【請求項１４】
前記最外郭ハンド部は、前記ボディ部の両終端部からそれぞれ分岐され、
前記制御電極配線は、前記ボディ部の中央から前記最外郭ハンド部と平行に分岐された一つ以上の残余ハンド部を含み、
前記最外郭ハンド部上に形成された第２電極配線は、前記最外郭ハンド部の外側領域とオーバーレイされながら一部領域が内側領域に向かって形成され、
前記残余ハンド部上に形成された第２電極配線は、前記残余ハンド部の中央領域とオーバーレイされながら一部領域が前記最外郭ハンド部の一部ハンド部に向かって形成され、
他の領域が前記最外郭ハンド部の他のハンド部に向かって形成された
ことを特徴とする請求項７記載のトランジスタ。
【請求項１５】
前記制御電極配線上には、半導体層と、前記半導体層上に形成された不純物半導体層が更に介在され、
前記第１電極配線と制御電極配線は、前記半導体層を露出させる
ことを特徴とする請求項７記載のトランジスタ。
【請求項１６】
前記半導体層は、アモルファス−シリコン層であり、前記不純物半導体層はｎ＋ドーピングされたアモルファス−シリコン層であることを特徴とする請求項１５記載のトランジスタ。
【請求項１７】
基板上に形成された表示セルアレイ回路とゲート駆動回路を含み、前記表示セルアレイ回路は、複数のデータラインと複数のゲートラインを含み、
各表示セル回路は、対応するデータ及びゲートライン対に接続された表示装置において、
前記ゲート駆動回路は、複数のステージが接続され、一番目のステージにはスキャン開始信号が入力端子に提供され、各ステージの出力信号によって前記複数のゲートラインを順次選択するシフトレジスタで構成し、
前記ステージには、第１クロック及び/又は第２クロックが提供され、
前記各ステージは、
ドレイン電極配線とソース電極配線が形成された領域をカバーするように形成されたゲート電極を含むトランジスタを含み、前記スキャン開始信号又は前段ステージのうちの一つのステージの出力信号の充電によって前記第１クロック又は第２クロックに応答して出力信号を出力する駆動部と、
次段ステージのうち、一つのステージの出力信号に応答して充電された電荷を放電する放電部と、
前記出力信号を第１電源電圧でホールドするホールディング部と、
を含むことを特徴とする表示装置。
【請求項１８】
前記トランジスタは、
ボディ部と、前記ボディ部の第１端部から分岐された第１ハンド部と、前記第１ハンド部と平行し、前記ボディ部の第２段部から分岐された第２ハンド部を含む制御電極配線と、
前記制御電極配線と絶縁されていて、前記第１と第２ハンド部との間の領域に配置され、前記領域で前記制御電極配線の一部領域とオーバーレイされて延びるように形成された第１電極配線と、
前記制御電極配線と絶縁されていて、前記ボディ部、前記第１及び第２ハンド部の外側領域とオーバーレイされながら前記第１電極配線と離隔された第２電極配線と、
を含むことを特徴とする請求項１４記載の表示装置。
【請求項１９】
前記トランジスタは、
ボディ部、互いに平行しながら前記ボディ部から分岐された二つ以上のハンド部を含む制御電極配線と、
前記制御電極配線と絶縁されていて、前記制御電極配線が形成された領域の外側から前記制御電極配線上に延びるが、前記制御電極配線の一部領域とオーバーレイされているフィンガ形状を有する第１電極配線と、
前記制御電極配線と絶縁されていて、前記制御電極配線が形成された領域の外側から前記制御電極配線上に延びるが、前記制御電極配線上から前記第１電極配線と離隔され、前記ボディ部、最外郭ハンド部の外側領域とオーバーレイされているフィンガ形状を有する第２電極配線と、
を含むことを特徴とする請求項１４記載の表示装置。
【請求項２０】
前記最外郭ハンド部は、前記ボディ部の両終端部からそれぞれ分岐され、
前記制御電極配線は、前記ボディ部の中央から前記最外郭ハンド部と平行に分岐された一つ以上の残余ハンド部を含み、
前記最外郭ハンド部上に形成された第２電極配線は、前記最外郭ハンド部の外側領域とオーバーレイされながら一部領域が内側領域に向かって形成され、
前記残余ハンド部上に形成された第２電極配線は、前記残余ハンド部の中央領域とオーバーレイなれながら一部領域が前記最外郭ハンド部の一部のハンド部に向かって形成され、
他の領域が前記最外郭ハンド部の他のハンド部に向かって形成された
ことを特徴とする請求項１９記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ及びこれを有する表示装置に関し、より詳細には、寄生容量を最小化するためのトランジスタ及びこれを有する表示装置に関するのもである。
【背景技術】
【０００２】
最近、液晶表示装置はＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）又はＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）などの方法でゲート駆動ＩＣを装着している。しかし、製造原価や機具の設計的な側面で、前記した製品の構造には限界があるため、前記ゲート駆動回路ＩＣの使用を排除する構造（以下、ゲートＩＣ非使用構造と証する）を講ずるが、これは非晶質シリコン−薄膜トランジスタ（以下、ａ−Ｓｉ薄膜トランジスタと称する）を利用してゲート駆動ＩＣのような動作を遂行するようにすることである。
【０００３】
これのためのａ−ＳｉＴＦＴ回路が米国特許第５、５１７、５４２号だけでなく、本出願人によって出願された大韓民国特許出願第２００２−３３９８号（公開番号第２００２−６６９６５号）などに開示されている。特に、前記特許出願第２００２−３３９８号で開始するシフトレジスタ回路は一番少ない数の七つの非晶質シリコン薄膜トランジスタと外部入力配線が可能であるように開発された。
【０００４】
図１は、一般的なシフトレジスタを説明するための回路図であって、特に大韓民国特許出願第２００２−３３９８号で開始するゲートドライバＩＣで動作するシフトレジスタの各ステージを示している。
【０００５】
図１を参照すると、シフトレジスタの各ステージはプルアップ部１１０、プルダウン部１２０、プル駆動部１３０及びプルダウン駆動部１４０を含んで、スキャン開始信号ＳＴＶ又は前ステージの出力信号に基づいてゲート信号（又はスキャン信号）を出力する。ここで、ステージがシフトレジスタの一番目のステージである場合にはタイミング制御部（図示せず）から提供されるスキャン開始信号ＳＴＶに基づいてゲート信号を出力し、他のステージである場合には前ステージから出力されるゲート信号に基づいてゲート信号を出力する。
【０００６】
前記のシフトレジスタは、下記の図２のようにＴＦＴパネル内に集積されてゲート駆動回路のような動作を遂行するようになる。
図２は、図１のゲート駆動回路を説明するためのブロック図である。
図１及び図２を参照すると、Ｎ個のゲート信号（又は走査信号）ＧＯＵＴ[１]，ＧＯＵＴ[２]，…，ＧＯＵＴ[Ｎ]を出力するゲート駆動回路１７４にはＮ個のステージが具備される。
【０００７】
一番目のステージは、タイミング制御部（図示せず）から提供されるスキャン開始信号ＳＴＶ、タイミング制御部（図示せず）から提供されるゲートオン/オフ電圧（ＶＯＮ/ＶＯＦＦ）、第１パワークロックＣＫＶの提供を受け、一番目ゲートラインの選択のための第１ゲート信号ＧＯＵＴ[１]を出力すると共に二番目のステージの入力端ＩＮに出力する。
【０００８】
二番目のステージは、前ステージから提供される第１ゲート信号ＧＯＵＴ[１]と、前記ゲートオン/オフ電圧（ＶＯＮ/ＶＯＦＦ）、第２パワークロックＣＫＶＢの提供を受け、二番目のゲートラインの選択のための第２ゲート信号ＧＯＵＴ[２]を出力すると共に、三番目のステージの入力端ＩＮに出力する。
【０００９】
前記の方式によってＮ番目のステージは、Ｎ−１番目のステージから提供される第（Ｎ−１）ゲート信号ＧＯＵＴ[Ｎ−１]と、外部から提供されるオン/オフ電圧（ＶＯＮ/ＶＯＦＦ）、第２パワークロックＣＫＶＢの提供を受け、Ｎ番目のゲートラインの選択のための第Ｎゲート信号ＧＯＵＴ[Ｎ]を、出力端子ＯＵＴを通じて出力する。
【００１０】
前記のシフトレジスタを構成する単位ステージは図３のように一つのＳ/Ｒラッチ２１と一つのアンドゲート２２で構成されるロジックゲートで表現することができ、これの動作は図４に図示した波形図のようである。
【００１１】
しかし、前記Ｓ/Ｒラッチ２１は多様に構成することができるが、前記Ｓ/Ｒラッチ２１から出力されるＱ値によってＣＫ１をサンプリングするプルダウントランジスタは図５に図示したように、必ず必要である。
【００１２】
しかし、前記プルアップ部１１０のＮＭＯＳトランジスタＱ１は、非晶質シリコン−薄膜トランジスタで実現されるので、非常に小さい電子移動度を有し、大型化された液晶表示装置を駆動するためには高電圧振幅、例えば、２０Ｖ〜−１４Ｖ程度のゲートパルスをゲートラインに印加すべきであるので、非常に大きいサイズになる。特に、１２．１インチ（３０．７３４ｃｍ）を用いるＸＧＡ級の場合には一つのゲートラインの寄生容量が２５０〜３００ｐＦ程度であり、これを最小デザインルールである４μｍで設計したａ−Ｓｉ薄膜トランジスタで駆動するとしたら、チャネルの長さＬが４μｍであるとき、チャネル幅Ｗが５５００μｍ程度必要である。
【００１３】
従って、ゲートラインを駆動するためのＮＭＯＳタイプのａ−Ｓｉ薄膜トランジスタＱ１の寄生容量であるゲートドレインの間の寄生容量Ｃｇｄは大きくなる。前記寄生容量Ｃｇｄは、３ｄＦ程度としてａ-Ｓｉ薄膜トランジスタで構成されるゲートドライバ回路に誤動作が発生する原因となる。
【００１４】
これは、前記寄生容量Ｃｇｄが高振幅、即ち、２０Ｖ〜−１４ＶのパワークロックＣＫＶ又はＣＫＶＢと接続されていて、前記寄生容量ＣｇｄがプルアップトランジスタＱ１のドレイン−ゲートの間のカップリングキャパシタで動作して前記プルアップトランジスタＱ１のゲートに不所望の電圧を発生させることがあるためである。例えば、前記カップリングキャパシタをゲートオーフ電圧ＶＯＦＦで維持させる手段がない場合には前記プルアップトランジスタＱ１のゲート電圧は２０Ｖ〜−１４ＶのパワークロックＣＫＢ又はＣＫＶＢの電位になり、出力は最大２０ＶでプルアップトランジスタＱ１のしきい電圧Ｖｔｈを減算した電圧が発生されて液晶パネルのゲートラインに印加されるので、異常表示現象が発生されるためである。
【００１５】
従って、ａ-Ｓｉ薄膜トランジスタで構成されるゲートドライバＩＣでは、プルアップトランジスタＱ１のようにスキャンパルスを出力するａ−Ｓｉ薄膜トランジスタのゲートをゲートオフ電圧ＶＯＦＦで維持させるためには前記図１に図示したようにホールド機能を遂行するａ−Ｓｉ薄膜トランジスタＱ５（以下、ホールドトランジスタ、と称する）とプルアップトランジスタＱ１が動作した後、所定時間のうちにスキャンパルスがゲートオフ電圧ＶＯＦＦレベルになるようにプルダウン機能をするａ−Ｓｉ薄膜トランジスタＱ２（以下、プルダウントランジスタ）が必須である。
【００１６】
ここで、前記ホールドトランジスタＱ５は、大容量の寄生容量Ｃｇｄがカップリングキャパシタとして高振幅、即ち、＋２０Ｖ〜−１４ＶのクロックパルスＣＫと接続されているので、カップリング電圧をプルアップトランジスタＱ１やプルダウントランジスタＱ２のしきい電圧以下で維持させるためにはまた大きいサイズになる。
【００１７】
これは、狭いブラックマトリクス領域やシールライン（Ｓｅａｌ  ｌｉｎｅ）領域にａ−Ｓｉ薄膜トランジスタで構成されるゲートドライバ回路のレイアウトするのに問題点があり、前記ホールドトランジスタＱ５が劣化されて電流駆動能力が低下されると、誤動作が発生して液晶表示装置の信頼性を低下させるという問題点がある。
【特許文献１】米国特許第５、５１７、５４２号
【特許文献２】大韓民国特許公開第２００２−６６９６５号
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の技術的な課題はこのような従来の問題点を解決するためであって、本発明の目的は、誤動作の原因になる寄生容量を最小化するためのトランジスタを提供することにある。
また、本発明の他の目的は、前記のトランジスタを有する表示装置を提供することにある。
【課題を解決するための手段】
【００１９】
前記の本発明の目的を実現するための一つの特徴によるトランジスタは、制御電極配線、第１電極配線及び第２電極配線を含む。前記制御電極配線は、基板上に形成されていて、ボディ部と、前記ボディ部の第１端部から分岐された第１ハンド部と、前記第１ハンド部と平行し、前記ボディ部の第２端部から分岐された第２ハンド部を含む。
【００２０】
前記第１電極配線は、前記制御電極配線と絶縁されていて、前記第１と第２ハンド部との間に配置され、前記領域内で前記制御電極配線の一部領域とオーバーレイされて（重なって）延びるように形成される。
【００２１】
前記第２電極配線は、前記制御電極と絶縁されていて、前記ボディ部、前記第１及び第２ハンド部の外側領域とオーバーレイされながら前記第１電極配線と離隔される。
【００２２】
前記の本発明の目的を実現するための他の一つの特徴によるトランジスタは、制御電極配線、第１電極配線及び第２電極配線を含む。前記制御電極は、基板上に形成され、ボディ部、互いに平行しながら前記ボディ部から分岐された二つ以上のハンド部を含む。
【００２３】
前記第１電極配線は、前記制御電極配線と絶縁されていて、前記制御電極配線が形成された領域の外側から前記制御電極配線上に延びるが、前記制御電極配線の一部領域とオーバーレイされているフィンガ形状を有する。
【００２４】
前記第２電極配線は、前記制御電極配線と絶縁されていて、前記制御電極配線が形成された領域の外側から前記制御電極配線上に延びるが、前記制御電極配線上から前記第１電極配線と離隔され、前記ボディ部、最外郭ハンド部の外側領域とオーバーレイされているフィンガ形状を有する。
【００２５】
前記本発明の他の目的を実現するための一つの特徴による表示装置は、基板上に形成された表示セルアレイ回路とゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セル回路は対応するデータ及びゲートライン対に接続される。前記ゲート駆動回路は、複数のステージが接続され、一番目のステージにはスキャン開始信号が入力端子に提供され、各ステージの出力信号によって前記複数のゲートラインを順次選択するシフトレジスタで構成される。
【００２６】
前記ステージには第１クロック及び/又は第２クロックが提供され、前記各ステージは駆動部、放電部及びホールディング部を含む。前記駆動部は、ドレイン電極配線とソース電極配線が形成された領域をカバーするように形成されたゲート電極を含むトランジスタを含み、前記スキャン開始信号又は前段ステージのうち、一つのステージの出力信号の充電によって前記第１クロック又は第２クロックに応答して出力信号を出力する。前記放電部は、次段ステージのうち、一つのステージの出力信号に応答して充電された電荷を放電する。前記ホールディング部は、前記出力信号を第１電源電圧でホールドする。
【００２７】
このようなトランジスタと、これを有する表示装置によると、ゲート−ドレインの間の寄生容量を最小化し、制御電極領域がカバーする領域内に第１電極配線や第２電極が配置されるように設計することで、トランジスタのドレイン−ゲートの間のカップリングキャパシタンスを最小化させかつトランジスタの配置空間を減らすことができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付した図面を参照して本発明をより詳細に説明する。
実施例１
図６は、本発明の一実施例による非晶質−シリコン薄膜トランジスタを説明するための平面図であって、特に寄生容量を最小化させながら配置空間を確保するための非晶質−シリコン薄膜トランジスタを説明するための図面である。
【００２９】
図６に図示したように、本発明の一実施例による非晶質−シリコン薄膜トランジスタは、Ｕ字形状を画定するゲート電極配線２１０、ゲート電極配線２１０の外側から延びてゲート電極配線２１０の一部をカバーするドレイン電極配線２３０、ゲート電極配線２１０の外側から延びてゲート電極配線２１０の外郭領域を囲みながらＵ字形状を画定するソース電極配線２４０を含む。ここで、説明の便宜上、メタル材質の電極部のみを図示し、前記ゲート電極配線上に形成されるゲート絶縁膜や半導体層、不純物半導体層などの図示は省略する。また、説明の便宜のため、ゲート電極配線２１０をドレイン電極配線２３０やソース電極配線２４０より若干拡張させて図示した。
【００３０】
ゲート電極配線２１０は、基板２０１上に形成され、ゲートボディ部２１２と、前記ゲートボディ部２１２の一側から分岐された第１ゲートハンド部２１４と、第１ゲートハンド部２１４と、互いに平行しながら前記ゲートボディ部２１２の他側から分岐された第２ゲートハンド部２１６を含んでＵ字形状を形成する。
【００３１】
ドレイン電極配線２３０は、基板上に形成され、前記第１ゲートハンド部２１４と第２ゲートハンド部２１６との間の領域に形成されたドレインボディ部２３２と、前記ドレインボディ部２３２の終端から延びてゲート電極配線２１０の第１ゲートハンド部２１４の一部をカバーする第１ドレインハンド部２３４と、前記ドレインボディ部２３２の終端から延びて第１ゲート電極配線２１０の第２ゲートハンド部２１６の一部をカバーする第２ドレインハンド部２３６を含んで一種のＴ字形状を形成する。
【００３２】
ソース電極配線２４０は、ゲート電極配線２１０の外側から延びて前記ゲートボディ部２１２をカバーするソースボディ部２４１と、前記ソースボディ部２４１の一側から延びて第１ゲートハンド部２１４の最外郭領域をカバーする第１ハンド部２４２と、前記第１ハンド部２４２から延びて第１ゲートハンド部２１４の最外郭領域をカバーする第１フィンガ部２４３と、前記ソースボディ部２４１の他側から延びて第２ゲートハンド部２１６の最外郭領域をカバーする第２ハンド部２４４と、前記第２ハンド部から延びて第２ゲートハンド部２１６の最外郭領域をカバーする第２フィンガ部２４５を含む。
【００３３】
第１ドレインハンド部２３４は、ゲート電極配線２１０上でソースボディ部２４１、第１ハンド部２４２、第１フィンガ部２４３によって囲まれる形状を有して、チャネル幅Ｗとチャネル長Ｌを規定する。
【００３４】
即ち、ａ−Ｓｉ薄膜トランジスタのチャネル幅Ｗは、ゲート電極配線２１０上に形成される互いに向い合うドレイン電極配線２３０とソース電極配線２４０の平均長さであり、ａ−Ｓｉ薄膜トランジスタのチャネル長Ｌはゲート電極配線２１０上に形成される互いに向い合うドレイン電極配線２３０とソース電極配線２４０との離隔距離である。
【００３５】
また、第２ドレインハンド部２３６はゲート電極配線２１０上でソースボディ部２４１、第２ハンド部２４４、第２フィンガ部２４５によって囲まれる形状を有して、チャネル幅Ｗとチャネル長Ｌを規定する。
【００３６】
このように、Ｕ字形状のゲート電極配線上でＵ字形状のソース電極配線を形成し、Ｉ字形状又はＴ字形状のドレイン電極配線を前記ソース電極配線が未形成された領域に形成することによって、ａ−Ｓｉ薄膜トランジスタの特性を規定するチャネル長を最小化させてもトランジスタの配置空間を最小化させながらチャネル幅を最大化させることができるので、ａ−Ｓｉ薄膜トランジスタの寄生容量を最小化させることができる。
【００３７】
では、図７及び図８を参照して寄生容量を最小化するためのａ−Ｓｉ薄膜トランジスタの製造方法を説明する。
図７〜図９は、図６の非晶質−シリコン薄膜トランジスタを切って見た断面図であって、特に図７はＩ−Ｉ’に沿って見た断面図であり、図８はII−II’に沿って見た断面図であり、図９はIII−III’に沿って見た断面図である。
【００３８】
図７〜図９に図示したように、基板２０１上にアルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系列の金属、銀（Ａｇ）や銀合金系列の金属、銅（Ｃｕ）や銅合金などの銅系列の金属、モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系列の金属、クロム（Ｃｒ）、タンタラム（Ｔａ）又はチタニウム（Ｔｉ）を含む金属層を全面蒸着した後、前記金属層をパターニングして低抵抗ゲート電極配線２１０を形成する。勿論、図面上には単一金属層をゲート電極配線で用いることを図示したが、物理的な性質が異なる二つの膜、即ち、下部膜（図示せず）とその上の上部膜（図示せず）を含むこともできる。上部膜は、信号遅延や電圧降下を低下させることができるように低い非抵抗の金属、例えば、アルミニウム（Ａｌ）やアルミニウム合金などアルミニウム系列の金属、銀（Ａｇ）や銀合金などの銀系列の金属、銅（Ｃｕ）や銅合金など銅系列の金属で構成されることができる。
【００３９】
これとは違って、下部膜は他の物質、特にＩＴＯ及びＩＺＯとの接触特性が有数な物質、例えば、クロム、モリブデン（Ｍｏ）、モリブデン合金、タンタラム（Ｔａ）、又はチタニウム（Ｔｉ）などで構成されることができる。クロム下部膜とアルミニウム−ネオジウム（Ｎｄ）合金上部膜、モリブデン上部膜とアルミニウム−ネオジウム（Ｎｄ）合金下部膜はそれのよい例である。
【００４０】
その後、ゲート電極配線２１０が形成された基板２０１上に酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）のような絶縁物質を全面蒸着し、次第にアモルファス−シリコン（ａ−Ｓｉ：Ｈ）層のような真性半導体物質と、ｎ＋ドーピングされたアモルファス−シリコン（ｎ＋ａ−Ｓｉ：Ｈ）層のような不純物が含まれた半導体物質を連続形成する。
【００４１】
その後、モリブデン系列金属、クロム、タンタラム、チタニウムなどの耐火性金属（ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ）を含む金属層を全面蒸着する。前記金属層は、抵抗が低い上部膜と接触特性がよい下部膜を含む多層膜構造を有することができる。前記金属層をパターニングしてゲート電極配線２１０上でＩ字形状のドレイン電極配線２３０と、Ｕ字形状のソース電極配線２４０を形成する。観察者の観点から見たとき、ソース電極配線２４０は、前記ドレイン電極配線２３０を囲む形態で形成される。
【００４２】
また、前記ドレイン電極配線２３０とソース電極配線２４０をマスクで続いてエッチングしてドレイン電極配線２３０とソース電極配線２４０との間に存在する不純物半導体層２２６を完全に除去する。
【００４３】
その後、前記ドレイン電極配線２３０及び前記ソース電極配線２４０が形成された基板全面に窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）のような絶縁物質を蒸着して保護膜２５０を形成する。
【００４４】
以上では、基板上にゲート電極配線を形成した後、前記ゲート電極配線上にソース電極配線及びドレイン電極配線が形成された逆ねじれ型（ｉｎｖｅｒｔｅｄ  Ｓｔａｇｇｅｒｅｄ  Ｔｙｐｅ）構造を説明した。
【００４５】
しかし、基板上にソース電極配線及びドレイン電極配線を形成した後、前記ソース電極配線及びドレイン電極配線上にゲート電極配線が形成されたねじれ型構造にも同じく適用することができる。前記のねじれ型構造に対しては、図面を利用した更なる説明は省略する。
【００４６】
本発明の望ましい実施例としてａ−Ｓｉ薄膜トランジスタで構成される液晶表示装置用ゲートドライバ回路で大容量のプルアップトランジスタを具現するためにチャネル幅を大きくするときに、前記寄生容量Ｃｇｄを最小化するａ−Ｓｉ薄膜トランジスタを図１０を参照して説明する。ここでは、説明の便宜のために前記プルアップトランジスタのみ図示する。
【００４７】
実施例２
図１０は、本発明の他の実施例による非晶質−シリコン薄膜トランジスタを説明するための平面図であって、特にゲートドライバ基板上に形成する構造の液晶表示装置用シフトレジスタに採用されてプルアップ機能を遂行する非晶質−シリコン薄膜トランジスタを図示する。
【００４８】
図１０を参照すると、本発明の他の実施例による非晶質−シリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）は基板（図示せず）上に形成され、一定領域を画定するゲート電極配線３１０と、前記ゲート電極配線３１０の外側から延びて、前記ゲート電極配線３１０上で複数のフィンガ状に形成されるドレイン電極配線３３０と、前記ゲート電極配線３１０の外側から延びて前記ゲート電極配線３１０上で前記ドレイン電極配線３３０から離隔され、複数のフィンガ状に形成されるソース電極配線３４０を含む。ここで、便宜上導電性材質の電極部のみを図示し、前記ゲート電極配線上に形成されるゲート絶縁膜や半導体層、不純物半導体層などの図示は省略する。また、説明の便宜のために、ゲート電極配線３１０が電極配線３３０やソース電極配線３４０より若干拡張させて図示した。
【００４９】
基板（図示せず）上に形成されるゲート電極配線３１０は右側に１８０度回転されたＥ字形状で形成され、前記ゲート電極配線３１０上に形成されるドレイン電極配線３３０やソース電極配線３４０は、前記ゲート電極配線３１０が占める領域内で交互的に形成される。観察者の視点で、前記ソース電極配線３４０は前記ドレイン電極配線３３０を囲む形態で形成される。
【００５０】
具体的に、前記ドレイン電極配線３３０は、ボディドレイン配線３３１と、前記ボディドレイン配線３３１から分岐された第１ハンドドレイン配線３３２と、前記第１ハンドドレイン配線３３２の一側から分岐された第１フィンガドレイン配線３３３と、前記第１ハンドドレイン配線３３２の他側から分岐された第２フィンガドレイン配線３３４で構成される。
【００５１】
また、前記ドレイン電極配線３３０は、前記ボディドレイン配線３３１から分岐された第２ハンドドレイン配線３３５と、前記第２ハンドドレイン配線３３５の一側から分岐された第３フィンガドレイン配線３３６と、前記第２ハンドドレイン配線３３５の他側から分岐された第４フィンガドレイン配線３３７で構成される。前記ボディドレイン配線３３１と、第１及び第２ハンドドレイン配線３３２、３３５は、前記ゲート電極配線３１０が未形成された領域に形成され、前記第１〜第４フィンガドレイン配線３３３、３３４、３３６、３３７は前記ゲート電極配線３１０が形成された領域に形成される。
【００５２】
一方、前記ソース電極配線３４０はボディソース配線３４１と、前記ボディソース配線３４１から分岐された第１ハンドソース配線３４２と、前記第１ハンドソース配線３４２から分岐された第１フィンガソース配線３４３で構成させる。前記ボディーソース配線３４１、第１ハンドソース配線３４２及び第１フィンガソース配線３４３は前記ゲート電極配線３１０が形成された領域に形成される。
【００５３】
また、前記ソース電極配線３４０は、前記ボディーソース配線３４１から分岐された第２ハンドソース配線３４４と、前記第２ハンドソース配線３４４の一側から分岐された第２フィンガソース配線３４５と、前記第２ハンドソース配線３４４の他側から分岐された第３フィンガソース配線３４６で構成される。前記第２ハンドソース配線３４４及び第２及び第３フィンガソース配線３４４、３４５は、前記ゲート電極配線３１０が形成された領域に形成される。
【００５４】
また、前記ソース電極配線３４０は、前記ボディーソース配線３４１から分岐された第３ハンドソース配線３４７と、前記第３ハンドソース配線３４７から分岐された第４フィンガソース配線３４８で構成される。前記第３ハンドソース配線３４７及び第４フィンガソース配線３４８は前記ゲート電極配線３１０が形成された領域に形成される。
【００５５】
その結果、第１フィンガドレイン配線３３３は、ゲート電極配線３１０上でＩ字形状に形成され、前記第１ハンドソース配線３４２と、互いに隣接する第１フィンガソース配線３４３は、前記ゲート電極配線３１０上でＵ字形状の、前記第１フィンガドレイン配線３３３を囲む形状で形成され、チャネル幅Ｗとチャネル長Ｌを定義する。ここで、ａ−Ｓｉ薄膜トランジスタのチャネル長Ｌは、前記第１フィンガドレイン配線３３３の最外側と前記互いに隣接するフィンガソース配線３４３の最外側との距離であり、チャネル幅Ｗは、前記第１フィンガドレイン配線３３３の最外側と前記互いに隣接するフィンガソース配線３４３の最外側との間によって画定されるＵ字形状の平均距離である。
【００５６】
また、第２フィンガドレイン配線３３４は、ゲート電極配線３１０上でＩ字形状に形成され、前記第２ハンドソース配線３４４と、互いに隣接する第２フィンガソース配線３４５は、前記ゲート電極配線３１０上でＵ字形状に、前記第２フィンガドレインは緯線３３４を囲む
形状で形成され、チャネル幅Ｗとチャネル長Ｌを規定する。
【００５７】
また、第３フィンガドレイン配線３３６は、ゲート電極配線３１０上でＩ字形状に形成され、前記第２ハンドソース配線３４４と、互いに隣接する第３フィンガソース配線３４６は前記ゲート電極配線３１０上でＵ字形状の、前記第３フィンガドレイン配線３３６を囲む形状で形成され、チャネル幅Ｗとチャネル長Ｌを規定する。
【００５８】
また、第４フィンガドレイン配線３３７は、ゲート電極配線３１０上でＩ字形状に形成され、前記第３ハンドソース配線３４７と、互いに隣接する第４フィンガソース配線３４８は前記ゲート電極配線３１０上でＵ字形状の、前記第４フィンガドレイン配線３３７を囲む形状で形成され、チャネル幅Ｗとチャネル長Ｌを規定する。
【００５９】
以上では、ゲートドライバ回路の動作のために、液晶パネルに集積されるシフトレジスタの単位ステージに具備される大容量のプルアップトランジスタを一つの一例に説明したが、前記シフトレジスタの単位ステージに具備される大容量のプルダウントランジスタやホールドトランジスタなどにも同じく適用することができる。
【００６０】
このように、大容量のａ−Ｓｉ薄膜トランジスタを形成するために第１〜第４フィンガドレイン配線３３３、３３４、３３６、３３７や第１〜第４フィンガソース配線３４３、３４５、３４６、３４８をｎ個形成すると、ｎｘ４[μｍ]に該当するチャネル幅Ｗを別途の寄生容量Ｃｇｄ増加なしに形成することができる。具体的に、それぞれの短いフィンガ構造の長さを最小デザインルールである４[μｍ]で設計すると、前記フィンガドレイン配線３３６の外側三面がチャネルで定義され３ｘ４[μｍ]だけのチャネルを形成する。ここで、前記４[μｍ]の分だけは別途の寄生容量Ｃｇｄとは関係なくなって、結果的に寄生容量を最小化することができる。
【００６１】
また、小さい寄生容量と最小の設計マージンを有するように設計された大容量のａ−Ｓｉ薄膜トランジスタで構成されるプルダウントランジスタをシフトレジスタに形成し、前記シフトレジスタを液晶パネルに集積されるゲートドライバ回路に採用することで、前記シフトレジスタのパワークロックＣＫ１又はＣＫ２と接続される寄生容量を減らすことができる。これによって、前記シフトレジスタに具備されるホールドトランジスタの劣化による誤動作を最小化することができるので、信頼性が高い液晶表示装置を提供することができる。
【００６２】
では、図１１〜図１３を参照して寄生容量を最小化しながら最小の設計マージンを有するａ−Ｓｉ薄膜トランジスタの製造方法を説明する。
【００６３】
図１１〜図１３は、前記図１０の非晶質−シリコン薄膜トランジスタの断面図であって、特に図１１は、IV−IV’に沿って見た断面図であり、図１２はV−V’に沿って見た断面図であり、図１３はVI−VI’に沿って見た断面図である。
【００６４】
図１１〜図１３に図示したように、基板３０１上にアルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系列の金属、銀（Ａｇ）や銀合金系列の金属、銅（Ｃｕ）や銅合金などの銅系列の金属、モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系列の金属、クロム（Ｃｒ）、タンタラム（Ｔａ）又はチタニウム（Ｔｉ）を含む金属を全面蒸着して後、前記金属をパターニングして低抵抗ゲート電極配線３１０を形成する。前記ゲート電極配線３１０は、平面上で観察するとき、右側に１８０度回転されたＥ字形状を有する。勿論、図面上には単一金属層をゲート電極配線として用いることを図示したが、物理的な性質が異なる二つの膜、即ち、下部膜（図示せず）とその上の上部膜（図示せず）を含むこともできる。上部膜は、信号遅延や電圧降下を減らすことができるように低い非抵抗の金属、例えば、アルミニウム（Ａｌ）やアルミニウム合金などアルミニウム系列の金属、銀（Ａｇ）や銀合金などの銀系列の金属、銅（Ｃｕ）や銅合金など銅系列の金属で構成されることができる。これとは違って、下部膜は他の物質、特にＩＴＯ及びＩＺＯとの接触特性が有数な物質、例えば、クロム、モリブデン（Ｍｏ）、モリブデン合金、タンタラム（Ｔａ）、又はチタニウム（Ｔｉ）などで構成することができる。クロム下部膜とアルミニウム−ネオジウム（Ｎｄ）合金上部膜、モリブデン上部膜とアルミニウム−ネオジウム（Ｎｄ）合金下部膜はそれのよい例である。
【００６５】
その後、ゲート電極配線３１０が形成された基板３０１上に酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）のような絶縁物質を全面蒸着し、次第にアモルファス−シリコン（ａ−Ｓｉ：Ｈ）層のような真性半導体物質と、ｎ＋ドーピングされたアモルファス−シリコン（ｎ＋ａ−Ｓｉ：Ｈ）層のような不純物が含まれた半導体物質を連続形成する。
【００６６】
その後、モリブデン系列金属、クロム、タンタラム、チタニウムなどの耐火性金属（ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ）を含む金属層を全面蒸着する。前記金属層は、抵抗が低い上部膜と接触特性がよい下部膜を含む多層膜構造を有することができる。前記金属層をパターニングしてゲート電極配線３１０上でＩ字形状のドレイン電極配線３３０と、Ｕ字形状のソース電極配線３４０を形成する。観察者の観点から見たとき、ソース電極配線３４０は、前記ドレイン電極配線３３０を囲む形状で形成される。
【００６７】
具体的に、前記ドレイン電極配線３３０は、ボディドレイン配線３３１と、前記ボディドレイン配線３３１から分岐された第１ハンドドレイン配線３３２と、前記第１ハンドドレイン配線３３２の一側から分岐された第１フィンガドレイン配線３３３と、前記第１ハンドドレイン配線３３２の他側から分岐された第２フィンガドレイン配線３３４で構成されるようにパターニングする。
【００６８】
また、前記ドレイン電極配線３３０は、前記ボディドレイン配線３３１から分岐された第２ハンドドレイン配線３３５と、前記第２ハンドドレイン配線３３５の一側から分岐された第３フィンガドレイン配線３３６と、前記第２ハンドドレイン配線３３５の他側から分岐された第４フィンガドレイン配線３３７で構成されるようにパターニングする。前記ボディドレイン配線３３１と、第１及び第２ハンドドレイン配線３３２、３３５は、前記ゲート電極配線３１０が未形成された領域に形成され、前記第１〜第４フィンガドレイン配線３３３、３３４、３３６、３３７は前記ゲート電極配線３１０が形成された領域に形成される。
【００６９】
一方、前記ソース電極配線３４０はボディソース配線３４１と、前記ボディソース配線３４１から分岐された第１ハンドソース配線３４２と、前記第１ハンドソース配線３４２から分岐された第１フィンガソース配線３４３で構成させるようにパターニングする。前記ボディーソース配線３４１、第１ハンドソース配線３４２及び第１フィンガソース配線３４３は前記ゲート電極配線３１０が形成された領域に形成される。
【００７０】
また、前記ソース電極配線３４０は、前記ボディーソース配線３４１から分岐された第２ハンドソース配線３４４と、前記第２ハンドソース配線３４４の一側から分岐された第２フィンガソース配線３４５と、前記第２ハンドソース配線３４４の他側から分岐された第３フィンガソース配線３４６で構成されるようにパターニングする。前記第２ハンドソース配線３４４及び第２及び第３フィンガソース配線３４４、３４５は、前記ゲート電極配線３１０が形成された領域に形成される。
【００７１】
また、前記ソース電極配線３４０は、前記ボディーソース配線３４１から分岐された第３ハンドソース配線３４７と、前記第３ハンドソース配線３４７から分岐された第４フィンガソース配線３４８で構成されるようにパターニングする。前記第３ハンドソース配線３４７及び第４フィンガソース配線３４８は、前記ゲート電極配線３１０が形成された領域に形成される。
【００７２】
その後、前記ドレイン電極配線３３０とソース電極配線３４０をマスクして続いてエッチングしてドレイン電極配線３３０とソース電極配線３４０との間に存在する不純物半導体層３２６を完全に除去する。
【００７３】
その後、前記ドレイン電極配線３３０及び前記ソース電極配線３４０が形成された基板全面に窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）のような絶縁物質を蒸着して保護膜３５０を形成する。
【００７４】
前述した図１０〜図１３では、基板上にゲート電極配線を形成した後、前記ゲート電極配線上にソース電極配線及びドレイン電極配線が形成された逆ねじれ型構造を説明した。しかし、基板上にソース電極配線及びドレイン電極配線を形成した後、前記ソース電極配線及びドレイン電極配線上にゲート電極配線が形成されたねじれ型構造にも同じく適用することができる。前記のねじれ型構造に対しては、図面を利用したさらなる説明は省略する。
【００７５】
また、前述した図１０〜図１３には、ゲート電極配線がボディ部から三つのハンド部が延び、右側に１８０度回転されたＥ字形状を有することを図示したが、ボディ部から四つ以上のハンド部が延び、互いに隣接するハンド部が延びて、互いに隣接するハンド部の間の空間にドレイン電極配線のハンド部が形成されるようにすることもできる。
【００７６】
以上で説明したように、クロック信号を伝達するドレイン電極配線をゲート電極配線が画定する領域を離脱しないように形成することで、ドレイン電極配線の長さを最小化させることができるので、薄膜トランジスタのロッドを減少させることができる。また、前記薄膜トランジスタのロッド減少によって消費電力も減らすことができ、前記薄膜トランジスタが採用されるシフトレジスタの配置空間を確保することができる。
【００７７】
では、前記のａ−ＳｉＴＦＴで構成されるスキャン駆動回路が集積された液晶パネルを添付する図面を参照して簡略に説明する。
図１４は、本発明の実施例による液晶表示装置を説明するためのブロック図であって、特に、ａ−ＳｉＴＦＴ  ＬＣＤのアレイ基板の構成を図示する。
【００７８】
図１４を参照すると、本発明による液晶パネルのアレイ基板８００上には表示セルアレイ回路８１０、データ駆動回路８２０、データ駆動回路の外部接続端子８２２，８２４、スキャン駆動回路８３０、スキャン駆動回路外部接続端子部８３２がＴＦＴの工程のときに共に形成される。ここで、スキャン駆動回路８３０は図２で説明したシフトレジスタであり、前記シフトレジスタを構成する単位ステージは前記図１で説明したものと同じである。
【００７９】
可撓性印刷回路基板９１６に設置された統合制御及びデータ駆動チップ９１８とＴＦＴ基板８００の回路は、可撓性回路基板９１６によって電気的に接続される。可撓性印刷回路基板９１６は、データ信号、データタイミング信号及びゲート駆動電圧をアレイ基板８００のデータ駆動回路８２０及びスキャン駆動回路８３０に提供する。
【００８０】
表示セルアレイ回路８１０は、カラム方向に延びられたｍ個のデータ配線ＤＬ１〜ＤＬｍとロー方向に延びられたｎ個のゲート配線ＧＬ１〜ＧＬｎを含む。
【００８１】
データ配線とゲート配線の各交差点には、スイッチングトランジスタＳＴが形成される。スイッチングトランジスタＳＴｉのドレインはデータ配線ＤＬｉに接続され、ゲートはゲート配線ＧＬｉに接続される。スイッチングトランジスタＳＴｉのソースは画素電極ＰＥに接続される。画素電極ＰＥとカラーフィルター基板１１２ｂに形成された共通電極ＣＥとの間に液晶ＬＣが位置するようになる。
【００８２】
従って、画素電極ＰＥと共通電極ＣＥとの間に印加された電圧によって液晶配列が制御されて通過される光量を制御して各画素の諧調表示をするようになる。
【００８３】
データ駆動回路８２０は、シフトレジスタ８２６とＮ個のスイッチングトランジスタＳＷＴを含む。Ｎ個のスイッチングトランジスタＳＷＴはＮ/８個ずつ組んで八つのデータ配線ブロックＢＬ１〜ＢＬ８を形成する。
【００８４】
各データ配線ブロックＢＬｉは、Ｎ/８個のデータ入力端子で構成された外部入力端子８２４にＮ/８個の入力端子が共通に接続され、対応するＮ/８個のデータ配線にＮ/８個の出力端子が接続される。また、シフトレジスタ８２６の八つの出力端子のうち、対応する一つの出力端子にブロック端子が接続される。
【００８５】
Ｎ個のスイッチングトランジスタＳＷＴのそれぞれは対応するデータ配線にソースが接続され、Ｎ/８個のデータ入力端子のうち、対応する入力端子にドレインが接続され、ゲートにブロック選択端子に接続されたａ−ＳｉＴＦＴ  ＭＯＳトランジスタで構成される。
【００８６】
従って、Ｎ個のデータ配線は、Ｎ/８個ずつ八つのブロックに分割され、シフトレジスタ８２６の八つのブロック選択信号によって順次に各ブロックが選択される。
シフトレジスタ８２６は、三つの端子の外部接続端子８２２を通じて第１クロックＣＫＨ、第２クロックＣＫＨＢ、ブロック選択開始信号ＳＴＨの提供を受ける。シフトレジスタ８２６の出力端子はそれぞれ対応する配線ブロックのブロック選択端子に接続される。
【００８７】
以上で説明したように、本発明によると、ゲート電極配線の上にＵ字形状のソース電極配線を形成し、前記ソース電極配線が未形成された領域にＩ字形状のドレイン電極配線を形成して非晶質−シリコン薄膜トランジスタを実現することで、最小化されたチャネル長でチャネル幅を最大化させることができ、これによって、ゲート電極とドレイン電極との間の寄生容量を最小化することができる。
【００８８】
また、前記非晶質−シリコン薄膜トランジスタで実現される液晶パネルに集積されるゲートドライバ回路でゲート信号を出力するプルアップトランジスタのドレイン電極配線とソース電極配線をフィンガ構造で形成することで、チャネル幅を大きくすることができるので、寄生容量を最小化させることができる。
【００８９】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００９０】
【図１】一般的なシフトレジスタを説明するための回路図である。
【図２】図１のゲート駆動回路を説明するためのブロック図である。
【図３】図１のシフトレジスタの単位ステージを等価的に説明するための図面である。
【図４】図１のシフトレジスタの単位ステージを等価的に説明するための図面である。
【図５】図１のシフトレジスタの単位ステージを等価的に説明するための図面である。
【図６】本発明の一実施例による非晶質−シリコン薄膜トランジスタを説明するための平面図である。
【図７】図６の非晶質−シリコン薄膜トランジスタの断面図である。
【図８】図６の非晶質−シリコン薄膜トランジスタの断面図である。
【図９】図６の非晶質−シリコン薄膜トランジスタの断面図である。
【図１０】本発明の他の実施例による非晶質−シリコン薄膜トランジスタを説明するための平面図である。
【図１１】図１０の非晶質−シリコン薄膜トランジスタの断面図である。
【図１２】図１０の非晶質−シリコン薄膜トランジスタの断面図である。
【図１３】図１０の非晶質−シリコン薄膜トランジスタの断面図である。
【図１４】本発明の実施例による液晶表示装置を説明するためのブロック図である。
【符号の説明】
【００９１】
２１    Ｓ/Ｒラッチ
２２    アンドゲート
１１０    プルアップ部
１２０    プルダウン部
１３０    プルアップ駆動部
１４０    プルダウン駆動部
１７４    ゲート駆動回路
２０１、３０１    基板
２１０、３１０    ゲート電極配線
２１２    ゲートボディ部
２１４    第１ゲートハンド部
２１６    第２ゲートハンド部
２２６、３２６    不純物半導体層
２３０、３３０    ドレイン電極配線
２３２    ドレインボディ部
２３４    第１ドレインハンド部
２３６    第２ドレインハンド部
２４０、３４０    ソース電極配線
２４１    ソースボディ部
２４２    第１ハンド部
２４３    第１フィンガ部
２４４    第２ハンド部
２４５    第２フィンガ部
２５０、３５０    保護膜
３３１    ボディドレイン配線
３３２    第１ハンドドレイン配線
３３３    第１フィンガドレイン配線
３３４    第２ハンドソース配線
３３５    第２ハンドドレイン配線
３３６    第３フィンガドレイン配線
３３７    第４フィンガドレイン配線
３４１    ボディソース配線
３４２    第１ハンドソース配線
３４３    第１フィンガソース配線
３４４    第２ハンドソース配線
３４５    第２フィンガソース配線
３４６    第３フィンガソース配線
３４７    第３ハンドソース配線
３４８    第４フィンガソース配線
８００    アレイ基板
８１０    表示セルアレイ回路
８２０    データ駆動回路
８２２、８２４    データ駆動回路外部接続端子
８２６    シフトレジスタ
８３０    スキャン駆動回路
８３２    スキャン駆動回路外部接続端子部
９１６    可撓性回路基板
９１８    データ駆動チップ
【図１】
2006080472.tif 000003
【図２】
2006080472.tif 000004
【図３】
2006080472.tif 000005
【図４】
2006080472.tif 000006
【図５】
2006080472.tif 000007
【図６】
2006080472.tif 000008
【図７】
2006080472.tif 000009
【図８】
2006080472.tif 000010
【図９】
2006080472.tif 000011
【図１０】
2006080472.tif 000012
【図１１】
2006080472.tif 000013
【図１２】
2006080472.tif 000014
【図１３】
2006080472.tif 000015
【図１４】
2006080472.tif 000016