(57)【要約】【課題】  製造ばらつきに依存せずに、メモリセルの不良を確実に検出できる半導体記憶装置を提供することを目的とする。【解決手段】  メモリセル５のビット線ＢＬ，ＮＢＬに接続され、メモリセル５のデータを増幅するセンスアンプ６と、このセンスアンプ６の活性化タイミングを決定する、第一の遅延量と第二の遅延量を有す遅延回路Ｒｄｅ２を備え、遅延回路Ｒｄｅ２に、前記第一の遅延量と前記第二の遅延量のどちらか一方を選択し、遅延回路Ｒｄｅ２の遅延量を決定するセレクタを設け、前記第一の遅延量が前記第二の遅延量よりも大きく設定され、検査時には、前記セレクタにより前記第二の遅延量を選択し、センスアンプ７の活性化タイミングを早める構成とする。【選択図】      図１
2006331511.tif 000002
【特許請求の範囲】
【請求項１】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線と、前記各ビット線に接続され前記メモリセルのデータを増幅する複数のセンスアンプを備えた半導体記憶装置であって、
検査時に、前記センスアンプの活性化タイミングを通常動作時と比較して早める構成とすること
を特徴とする半導体記憶装置。
【請求項２】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線と、前記各ビット線に接続され前記メモリセルのデータを増幅する複数のセンスアンプを備えた半導体記憶装置であって、
前記センスアンプの活性化タイミングを決定する、第一の遅延量と第二の遅延量を有す遅延回路を備え、
前記第一の遅延量が前記第二の遅延量よりも大きく設定され、検査時には、遅延量が小さい前記第二の遅延量を選択し、前記センスアンプの活性化タイミングを早めること
を特徴とする半導体記憶装置。
【請求項３】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線と、前記各ビット線に接続され前記メモリセルのデータを増幅する複数のセンスアンプを備えた半導体記憶装置であって、
ダミーメモリセルと、
前記ダミーメモリセルを活性化するダミーワード線と、
前記ダミーメモリセルに接続されるダミービット線と、
前記センスアンプの活性化タイミングを決定する、第一の遅延量と第二の遅延量を有し、前記ダミービット線に接続されこのダミービット線より入力されるデータ信号により駆動される遅延回路と
を備え、
前記第一の遅延量が前記第二の遅延量よりも大きく設定され、検査時には、遅延量が小さい前記第二の遅延量を選択し、前記センスアンプの活性化タイミングを早めること
を特徴とする半導体記憶装置。
【請求項４】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線と、前記各ビット線に接続され前記メモリセルのデータを増幅する複数のセンスアンプを備えた半導体記憶装置であって、
第一のダミーメモリセルと、
前記第一のダミーメモリセルを活性化する第一のダミーワード線と、
第二のダミーメモリセルと、
前記第二のダミーメモリセルを活性化する第二のダミーワード線と、
前記第一および第二のダミーメモリセルに接続されるダミービット線と、
前記ダミービット線に接続され、このダミービット線より入力するデータ信号により前記センスアンプの活性化タイミングを決定する遅延回路と
を備え、
検査時に、前記第一または第二のダミーメモリセルの一方のみを活性化し、前記遅延回路はデータ信号の低下により前記センスアンプの活性化タイミングを早めること
を特徴とする半導体記憶装置。
【請求項５】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線を備えた半導体記憶装置であって、
検査時に、前記ビット線の電位の変化を通常動作時と比較して低減する構成とすること
を特徴とする半導体記憶装置。
【請求項６】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線を備えた半導体記憶装置であって、
前記センスアンプの活性化タイミングを決定する遅延回路と、
前記ビット線に接続されるスイッチと、
前記スイッチを通して前記ビット線に接続される容量
を備え、
検査時に、前記スイッチをオンして前記容量を前記ビット線に接続し、前記ビット線の電位の変化を低減すること
を特徴とする半導体記憶装置。
【請求項７】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線を備えた半導体記憶装置であって、
前記複数のビット線が接続され、その中のひとつを選択するカラムセレクタ部を備え、
前記カラムセレクタ部は、前記各ビット線毎に、ビット線に並列接続される第一抵抗と第二の抵抗を有し、検査時には、前記第一または第二の抵抗の一方を選択してビット線に接続し、前記ビット線の電位の変化を低減すること
を特徴とする半導体記憶装置。
【請求項８】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線と、前記各ビット線を駆動するライトアンプとを備えた半導体記憶装置であって、
検査時に、前記ライトアンプの活性化期間を通常動作時と比較して短くする構成、または前記ライトアンプの能力を通常動作時と比較して低くする構成とすること
を特徴とする半導体記憶装置。
【請求項９】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線と、前記各ビット線を駆動するライトアンプとを備えた半導体記憶装置であって、
前記ライトアンプの活性化期間を決定する、第一の遅延量と第二の遅延量を有す遅延回路を備え、
前記第一の遅延量が前記第二の遅延量よりも大きく設定され、検査時に、遅延量が短い第二の遅延量が選択され、前記ライトアンプの活性化期間を短くすること
を特徴とする半導体記憶装置。
【請求項１０】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線とを備えた半導体記憶装置であって、
前記ビット線を駆動する、第一の駆動能力と第二の駆動能力を有すライトアンプ
を備え、
前記第一の駆動能力が前記第二の駆動能力よりも大きく、検査時に、駆動能力が低い前記ライトアンプの前記第二の駆動能力が選択されること
を特徴とする半導体記憶装置。
【請求項１１】
格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各メモリセルに接続される複数のビット線とを備えた半導体記憶装置であって、
前記ワード線の活性化期間を制御する、第一の遅延量と第二の遅延量を有す遅延回路を備え、
前記第一の遅延量が前記第二の遅延量よりも大きく設定され、検査時に、遅延量が短い前記遅延回路の前記第二の遅延量が選択し、前記ワード線の活性化期間が短くされることにより前記ライトアンプの活性化期間を短くすること
を特徴とする半導体記憶装置。
【請求項１２】
ＰＭＯＳからなる第一および第二のロードトランジスタと、ＮＭＯＳからなる第一および第二のドライブトランジスタと、ＮＭＯＳからなる第一および第二のアクセストランジスタから構成され、格子状に配置された複数のメモリセルと、前記各メモリセルを活性化するワード線と、前記各ワード線を駆動するワードドライバと、前記各メモリセルに接続されるビット線と、前記各ビット線を駆動するライトアンプを備えた半導体記憶装置であって、
前記ワードドライバに接続される第１の電源、前記ライトアンプに接続される第２の電源、前記第一および第二のロードトランジスタのソースに接続される第３の電源と、前記第一および第二のドライブトランジスタのソースに接続される前記第４の電源、前記第一および第二のロードトランジスタの基盤電圧に供給される前記第５の電源、および前記第一および第二のドライブトランジスタと第一および第二のアクセストランジスタの基盤電圧に供給される前記第６の電源を有する電源回路を備え、
検査時に、
前記第１の電源Ｖ２を変動させて前記ワード線の電位を通常動作時より低下させること、
前記第２の電源Ｖ３を変動させて前記ライトアンプの能力を通常動作時より低下させること、
前記第３の電源〜第６を変動させて前記メモリセルの能力を通常動作時より低下させること
の少なくともひとつを実行することを特徴とする半導体記憶装置。
【請求項１３】
前記ワード線の電位の低下を、前記第１の電源より前記ワードドライバに印加する電位を通常動作時より低下させることにより行い、
前記ライトアンプの能力の低下を、検査時のライト時に前記第２の電源により前記ライトアンプに印加される電位を通常動作時より上昇させることにより行い、
前記メモリセルの能力の低下を、
検査時のリード時に前記第３の電源により前記第一および第二のロードトランジスタのソースへ印加される電位を通常動作時より低下させ、検査時のライト時に前記第３の電源により前記第一および第二のロードトランジスタのソースへ印加される電位を通常動作時より上昇させるか、
または検査時のリード時に前記第４の電源により前記第一および第二のドライブトランジスタのソースへ印加する電位を通常動作時より上昇させ、検査時のライト時に前記第４の電源により前記第一および第二のドライブトランジスタのソースへ印加する電位を通常動作時より低下させるか、
または検査時のライト時に前記第５の電源により前記第一および第二のロードトランジスタの基盤電圧へ印加される電位を通常動作時より低下させるか、
または検査時のリード時に前記第６の電源により前記第一および第二のドライブトランジスタと第一および第二のアクセストランジスタＳの基盤電圧へ印加する電位を通常動作時より低下させるか
により行うこと
を特徴とする請求項１２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその検査手法、特に検査時を想定した半導体記憶装置の構成に関するものである。
【背景技術】
【０００２】
半導体記憶装置は、記憶部分であるメモリセルにデータを記憶することを目的としている回路である。その動作としては、メモリセルにデータを書き込むライト動作と書き込んだデータを読み出すリード動作がある。通常格子状に配置されたメモリセルにアクセスする際には、ワード線を活性化し、ビット線を通じて、データのライトおよびリードを行う。
【０００３】
ライトの際には、ビット線にライトデータを印加し、ワード線が活性化されたメモリセルにデータを書き込み、メモリセル内のデータがライトされた後、ワード線を非活性化することで書き込み動作を終了する。
【０００４】
リードの場合は、ワード線を活性化することで、メモリセルが保有する記憶データがビット線に出力される。メモリセルの駆動能力は極めて小さいため、ビット線に出力される信号は微小である。そのため、ビット線に出力された微小電位を後段の増幅器で増幅し、外部に出力することでリード動作を完了する。
【０００５】
上記ライト、リードの選択は外部より入力される制御信号により、またアクセスするメモリセルの選択は同じく外部より入力されるアドレス信号により決定される。
図２０に半導体記憶装置の一例として代表的なＳＲＡＭの回路ブロック図を示す。センスアンプ、ライトアンプの駆動タイミングを、遅延量が固定された遅延回路で制御する構成とされている。
【０００６】
図２０において、１はコントロール部、２はロウデコーダ部、３はワード線ＷＬｎを駆動する複数のワードドライバ、４はメモリアレイ、５は格子状に複数配置されメモリアレイ４を構成するメモリセル、６はメモリセルアレイ４から相補型のビット線ＢＬｎ，ＮＢＬｎに出力されたデータを増幅するセンスアンプ、７はメモリセル５にデータを書き込むためにビット線ＢＬｎ，ＮＢＬｎを駆動するライトアンプ、Ｒｄｅはセンスアンプ６を活性化する駆動信号に遅延を与える遅延回路、Ｗｄｅはライトアンプ７を活性化する駆動信号に遅延を与える遅延回路である。またＤＩｎはライトアンプ７へ入力されるデータのデータ入力端子、ＤＯｎはセンスアンプ６から出力されるデータのデータ出力端子であり、本図ではｎ＝０のみ明示している。
【０００７】
コントロール部１へは、クロック信号ＣＬＫ、アドレス信号ＡＤＤ、クロック信号ＣＬＫ及びアドレス信号ＡＤＤ以外の信号であるメモリ制御信号ＣＯＮが入力されている。アドレス信号ＡＤＤ，メモリ制御信号ＣＯＮに関しては、それぞれ複数本有する（本図では簡略化し、一本のみ明記している）。
【０００８】
またＮｒ１はコントロール部１より出力されるセンスアンプ６の駆動信号であり、遅延Ｒｄｅを付加された後、駆動信号Ｎｒ２としてセンスアンプ６に入力される。この駆動信号Ｎｒ２が活性化されることでセンスアンプ６が活性化され、ビット線対ＢＬｎ，ＮＢＬｎの電圧を増幅しデータ出力端子Ｄ０に出力する。
【０００９】
またＮｗ１はコントロール部１より出力されるライトアンプ７の駆動信号であり、遅延Ｗｄｅを付加された後、駆動信号Ｎｗ２としてライトアンプ７に入力される。この駆動信号Ｎｗ２の活性化期間がライト可能期間となる。
【００１０】
上記構成による作用を説明する。
リード時は、コントロール部１に上記信号が入力されると、ワードドライバ３のひとつが選択され、ワード線ＷＬｎのひとつが駆動される。選択されたワード線ＷＬｎに接続されているメモリセル５は記憶データがビット線対ＢＬｎ，ＮＢＬｎに出力され、遅延回路Ｒｄｅで活性化タイミングを決定されたセンスアンプ６で増幅された後、データ出力端子ＤＯｎへ出力される。
【００１１】
ライト時は、データ入力端子ＤＩｎより入力された入力データが、遅延回路Ｗｄｅで決定されたライト可能時間（活性化期間）、ライトセンス７からビット線対ＢＬｎ，ＮＢＬｎに印加され、ワード線ＷＬｎが選択されたメモリセル５に書き込まれ、ライトアンプ７がオフすることでライト動作が終了する。
【００１２】
なお、ワード線の活性化時間については言及していないが、ワード線が活性化する期間が終了することでも、ライト動作が終了する。
このような半導体記憶装置では、ライト、リード時のワード線や、増幅器の制御方法は回路的に事前に決定されており、実動作時だけでなく、出荷前の検査時においてメモリ回路として同様の動作を行っている。
【００１３】
半導体記憶装置の検査方法の一例が特許文献１に開示されている。
【特許文献１】特開平５−１９００００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
半導体記憶装置は、記憶容量を増大させるために、メモリセル５を多数搭載する必要がある。そのためには、メモリセル５をより小さく製造することが有効であり、メモリセル５の微細化が必須となっている。これは、メモリセル５以外のロジック部に比べてより微細プロセスを適用することにより開発される。また製造時に生じる不良は、確率的に各部位に生じるが、それが回路的に誤動作につながるかどうかは回路構成によるところが多い。例えば、製造工程での不良により、隣接配線間隔が期待値よりも狭くなってしまった場合、配線間隔自体が大きければ、隣接配線間でショートする可能性は低い。しかし、配線間隔が小さければ、ショートしてしまい、チップとして誤動作につながる可能性は大きくなる。このように微細プロセスでは、不良に対して、より耐性が劣化してしまう傾向にある。メモリセルはこれに当てはまり、通常のロジック部に比べて製造時の不良が発生する可能性が極めて大きい。
【００１５】
通常こういった不良は検査工程でスクリーニングするが、歩留まりを向上させるために、冗長救済として予備のメモリセルを配置し、不良メモリセルを予備の正常メモリセルに置き換えることで良品として出荷することも行われている。
【００１６】
しかしながら、これは検査工程で明確に良・不良と判断することができる場合である。不良の度合いは製造ばらつきに依存しており、全てにおいて異なっている。検査工程において、明確に不良と判断される不良と異なり、微小な不良（たとえば、高抵抗による微小ショートやＶｔバラツキなどによる電流減少など）は検査時には良品として判断されることもある。こういったサンプルは、検査上は、不良が全くないサンプルと同様同じ良品として判断されるためスクリーニングや救済は不可能である。これらは製造上の不良がないサンプルと比較すると、動作および信頼性マージンの上では劣っていることになり、こういったサンプルは、使用条件により不良になる可能性が極めて高く信頼性上問題である。
【００１７】
またこういった微小な不良を含んだサンプルは、不安定な特性を示すために、検査では再現性が乏しく、検査ごとに良、不良がばらつくことにもなる。このようなサンプルが検査時に良品として判断されることもある。さらにこれらサンプルを不良品として確実にスクリーニングするには一回の検査だけでは不十分で、複数回の検査を実施する必要があり、検査時間と検査コストを圧迫することになりかねない。
【００１８】
図２０に示した半導体記憶装置の構成からもわかるように、遅延回路ＲｄｅとＷｄｅは実使用時でも検査時でも同じであり、同一構成であり遅延量も同じであり、検査工程では実使用状態と同一回路構成で検査が行われるため、動作マージンについて、検査工程と実使用状態と同程度にしか有することができない。よって、前述のように検査時において、不安定動作となる不良が存在する場合、実使用時でもその動作は不安定となる。そのため、この回路構成では、検査後の実使用時には、検査時と同等の性能しか保証することができず、検査工程で不安定動作品については、著しく信頼性が低下することになってしまう。
【００１９】
そこで、本発明は、製造ばらつきに依存せずに、メモリセルが不安定動作となる不良を確実に検出でき、信頼性を向上できる半導体記憶装置およびその検査方法を提供することを目的としたものである。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明では、以下の半導体記憶装置の構成および検査方法を選択する。
検査時においてのみメモリセルの動作マージンを低下させ、不安定サンプルを不良とする。これにより微小不具合をスクリーニングすることできる。この構成および検査方法は検査時にのみ使用し、検査工程が終了し、出荷後（実使用時）は動作マージンを拡大し、十分に確保する。
【００２１】
具体的には、メモリセルの基本動作であるリード、ライト動作に関する動作マージンを削減することである。そのためには、メモリセルの能力を低下させる、周辺回路の能力を低下させる、動作タイミングを制御するなどの構成および検査方法がある。
【発明の効果】
【００２２】
本発明の半導体記憶装置およびその検査手法は、メモリセルの動作マージンを低下させることにより、マージン不足のサンプルを検査工程でスクリーニングすることが可能となり、製品の信頼性を大幅に向上させることができ、実使用時の不良の発生を大幅に削減することができる。
【００２３】
また、不安定なサンプルをスクリーニングするために複数回の検査や別条件（温度、電源電圧）での検査を行う必要がなくなり、検査工程でのコストおよび時間の短縮が可能となり、品種価格への貢献もある。さらに、これら不安定不良品を明確に不良と判別することができるため、冗長救済することにより良品とすることも可能である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、背景技術で説明した半導体記憶装置（図２０）の構成と同一の構成には、同一の符号を付して説明を省略する。また本発明では、メモリ回路として特に６トランジスタ型のＳＲＡＭを中心に説明するがこれに限定するものではない。
［実施の形態１］
図１は、本発明の実施の形態１における半導体記憶装置の構成を示すブロック図である。なお、ライトアンプ７、遅延回路Ｗｄｅおよびそれに付随する信号は、本実施の形態１には関係ないので図面上省略している。また各信号の本数は説明上一本ずつ明示しているが、これの限りではない。
【００２５】
本発明の実施の形態１では、背景技術の遅延回路Ｒｄｅに代えて、センスアンプ７の活性化タイミングを決定する、第一の遅延量と第二の遅延量を有すリード系遅延回路Ｒｄｅ２を設けている。またこのリード系遅延回路Ｒｄｅ２に、内部状態を制御する制御信号ＴＥＳＴ１が入力される外部入力端子が接続されている。リード系遅延回路Ｒｄｅ２は、この制御信号ＴＥＳＴ１により遅延量が制御される。
【００２６】
図２に図１中のリード系遅延回路Ｒｄｅ２の詳細を示す。８は、通常は偶数段のインバータなどで構成され、遅延回路を構成する遅延バッファ、９はセレクタである。
リード系遅延回路Ｒｄｅ２は、センスアンプ６の駆動信号Ｎｒ１に遅延バッファ８が４段直列接続された信号が、セレクタ９の入力Ｙに入力され、遅延バッファ８が８段直列接続された信号が、セレクタ９の入力Ｘに入力される。制御信号ＴＥＳＴ１により、入力Ｘと入力Ｙが選択され、セレクタ９の出力Ｚより駆動信号Ｎｒ３として出力される。入力Ｘと入力Ｙでは遅延バッファ８で４段分の遅延量の差が生じることになる。なお、この４段と８段の段数は、メモリセルや回路構成により異なり、固定ではない両者に遅延差があることが重要である。このように、センスアンプ６の駆動信号Ｎｒ１から駆動信号Ｎｒ３への遅延量は、制御信号ＴＥＳＴ１により、決定される。この場合、制御信号ＴＥＳＴ１＝Ｌで入力Ｘが、制御信号ＴＥＳＴ１＝Ｈで入力Ｙが選択されるとしている。すなわち、制御信号ＴＥＳＴ１が活性化状態（＝Ｈ）でセンスアンプ６の駆動信号Ｎｒ１から駆動信号Ｎｒ３への遅延量が減少する。
【００２７】
以下、本実施の形態１における読み出し時の動作について説明をする。
クロック信号ＣＬＫ、アドレス信号ＡＤＤ、メモリ制御信号ＣＯＮがコントロール部１へ入力されることにより、読み出し動作が開始される。読み出しにはコントロール部１からロウデコーダ部２に入力された信号により、ワードドライバ３が動作を開始し、ワード線ＷＬｎが活性化される。
【００２８】
図３にワード線ＷＬｎ活性化以降のタイミングを示している。図３中（ａ）は、正常メモリセルをアクセスしている場合のビット線ＢＬ０の動作、図３中（ｂ）は、異常メモリセルをアクセスしている場合のビット線ＢＬ０の動作のタイミング図である。なお説明上、正常メモリセルと異常メモリセルはいずれもビット線ＢＬ０に接続されているものとする。
【００２９】
図３において、時間Ｔ１はワード線ＷＬｎが活性化状態になり、メモリセル５のデータがビット線ＢＬ０に出力されはじめるタイミングである。また時間Ｔ２は図２中で遅延経路として入力Ｘ（経路）が選択された場合のセンスアンプ６の駆動信号Ｎｒ３により、センスアンプ６が活性化するタイミングである。また時間Ｔ３は、同図２中で遅延経路として入力Ｙ（経路）が選択された場合である。入力Ｙ（経路）の方が遅延量が小さいため、第二の遅延量（Ｔ３−Ｔ１）＜第一の遅延量（Ｔ２−Ｔ１）となっている。
【００３０】
図３（ａ），（ｂ）ともに、出力されるメモリデータはＬデータの場合を示しており、ビット線ＢＬ０＝Ｌ、ＮＢＬ０＝Ｈであり、時間Ｔ１以前はともにＨプリチャージであるため、ＮＢＬ０側は、Ｔ１以降電圧変化はないため図中では省略している。ビット線ＢＬ０のみ時間Ｔ１以降、Ｌデータを出力するため、ビット線電圧が時間とともに低下する（メモリセル５の駆動能力に比べてビット線負荷容量が大きいため、電圧変化には時間を要する）。
【００３１】
ワード線ＷＬｎを活性化（時間Ｔ１）することにより、メモリセル５中のデータがビット線対ＢＬ０，ＮＢＬ０に読み出される。ビット線対ＢＬ０，ＮＢＬ０は互いに反転データでありかつ微小であるため、センスアンプ６に入力された後、増幅して出力される。図３（ａ）において、ワード線ＷＬｎが活性化した時間Ｔ１以降、ビット線ＢＬ０の電位がプリチャージ電圧ＶＤＤより徐々に低下し、時間Ｔ２時には、ＶＤＤから電圧Ｖｓａ１分だけ低下する。
【００３２】
制御信号ＴＥＳＴ１により入力Ｙが選択される場合、センスアンプ６は遅延バッファ８中の遅延量が少ないため、より早いタイミング（時間Ｔ３）で動作する。
図３中、時間Ｔ３は時間Ｔ２と比べてより高速に動作しており、本タイミングの場合、ビット線ＢＬ０はＶＤＤから電圧Ｖｓａ２分だけ低下する。（Ｔ３−Ｔ１）＜（Ｔ２−Ｔ１）のため、低下電圧Ｖｓａ２＜低下電圧Ｖｓａ１となる。
【００３３】
また、センスアンプ６には最低動作保証電圧が存在する。センスアンプ６は増幅回路であるため、理論上は微小な入力電圧差でもデータを正しく増幅する機能を有しているが、実際は、センスアンプ６の内部トランジスタＴｒのばらつきや、ビット線対ＢＬｎ，ＮＢＬｎの負荷、メモリセル５の能力のばらつきなどが存在するため、一定の電圧以上の電圧差がなければ、誤動作につながる可能性が大きい。この一定の最低保証電圧をＶａとする。これ以上の入力電圧差がある場合、センスアンプ６は正常にかつ安定的に増幅することができ、最低保証電圧Ｖａ以下の場合、データを誤って増幅してしまう。図（a）にもあるように、正常なメモリセル５では、設計時に最低保証電圧Ｖａ以上の電圧を十分確保できるタイミングになるよう遅延値を設定する。すなわち、Ｖａ＜Ｖｓａ２＜Ｖｓａ１となる。
【００３４】
次に異常メモリセルについて説明する。図３（ｂ）は異常メモリセルの場合である。メモリセルに不良があり、セル電流が低下している場合、Ｌデータを出力する能力が低下している。この場合、ビット線ＢＬ０の電圧降下の傾きが低下することになる。すなわち降下電圧ΔＢＬが小さくなる。図３（ａ）も時間Ｔ２の時点で降下電圧ΔＢＬが最低保証電圧Ｖａ以下であれば、通常検査で不良となる。しかしながら、図３（ｂ）の時間Ｔ２のように、降下電圧ΔＢＬがかろうじて最低保証電圧Ｖａを確保できている場合、検査で良品と判定されてしまう。この場合、検査では良品であるが、正常メモリセルと比較するとマージンが乏しく、製品としての動作マージンが低下している。そこで、検査時おいてのみセンスアンプ６の起動タイミングを変更し、時間Ｔ３とする。図３（ａ）では、時間Ｔ２，時間Ｔ３いずれのタイミングでも降下電圧ΔＢＬが大きく、最低保証電圧Ｖａ以上であるため良品となり検査結果には影響しないが、図３（ｂ）では、時間Ｔ２では降下電圧ΔＢＬ（＝Ｖｓａ１−２）＞Ｖａのため良品、時間Ｔ３ではΔＢＬ（＝Ｖｓａ２−２）＜Ｖａとなるため不良と判断されることになり、元々動作マージンの少ない異常メモリセルをスクリーニングすることが可能となる。
【００３５】
図３（ｂ）のように、異常メモリセルは、通常回路構成では、結果として良品と判断されることなるが、本実施の形態１では不良品として選別することができる。
このように、本実施の形態１では、検査時においてのみメモリセルの動作マージンを低下させる構成として、センスアンプ７の活性化タイミングを通常動作時と比較して早める構成とすることにより、動作マージン不足の異常メモリセルを検査工程でスクリーニングすることが可能となり、製品の信頼性を大幅に向上させることができ、実使用時の不良の発生を大幅に削減することができる。
【００３６】
なお、本実施の形態１の構成では、センスアンプ６の活性化タイミングを制御することでセンスアンプ６に入力されるビット線対ＢＬｎ，ＮＢＬｎの電位差を減少する方法であるが、ワード線ＷＬｎの活性化時間を短縮することででもメモリセル５がビット線を駆動する時間を短縮することができるため、センスアンプ６のタイミング制御の場合と同様にセンスアンプ６に入力されるビット線対ＢＬｎ，ＮＢＬｎの電位差を減少することができる。その場合は、ワード線ＷＬｎの活性化時間を制御する遅延回路を設け、その遅延量を制御することが有効である。
［実施の形態１の別の形態］
本実施の形態１の別の形態について図４（ａ），（ｂ）を用いて説明する。図４では、ダミーメモリセルを使いセンスアンプ６のタイミングを決定している。
【００３７】
図４（ａ）に示す別の形態１では、ダミーメモリセル１１と、ダミーメモリセル１１を活性化するダミーワード線ＤＷＬｎと、ダミーメモリセル１１に接続されるダミービット線対ＤＢＬ，ＮＤＢＬと、このダミービット線対ＤＢＬ，ＮＤＢＬに接続されたダミーメモリセル用センスアンプ１２を新たに設け、また背景技術の遅延回路Ｒｄｅに代えて、センスアンプ７の活性化タイミングを決定する、第一の遅延量と第二の遅延量を有し、ダミーメモリセル用センスアンプ１２の出力信号Ｎｒ４により駆動されるリード系遅延回路Ｒｄｅ３を設けている。またこのリード系遅延回路Ｒｄｅ３に、内部状態を制御する制御信号ＴＥＳＴ２が入力される外部入力端子が接続されている。リード系遅延回路Ｒｄｅ２は、この制御信号ＴＥＳＴ２により遅延量を制御される。リード系遅延回路Ｒｄｅ３は、図１中の遅延回路Ｒｄｅ２と同様に、検査時に、制御信号ＴＥＳＴ２により、内部の遅延経路を変更し、遅延量を減少させることで検査時のセンスアンプ６の駆動タイミングを早くする構成としている。
【００３８】
図４（ｂ）に示す別の形態２では、ダミーメモリセル１５と、ダミーメモリセル１５を活性化するダミーワード線ＤＷＬｎと、ダミーメモリセル１５に接続されるダミービット線対ＤＢＬ，ＮＤＢＬと、このダミーメモリセル１５のビット線対ＤＢＬ，ＮＤＢＬに接続されたダミーメモリセル用センスアンプ１６を新たに設け、また背景技術の遅延回路Ｒｄｅに代えて、ダミーメモリセル用センスアンプ１６の出力信号Ｎｒ４が入力され、この出力信号Ｎｒ４によりセンスアンプ７の活性化タイミングを決定するリード系遅延回路Ｒｄｅ４を設けている。
【００３９】
またダミーメモリセル１５は、ダミーメモリセル１１と同じサイズのトランジスタＴｒで構成されるが、駆動能力を高めるためにメモリセル（ダミーメモリセル１１）を複数段並列に配置した構成とされており、このダミーメモリセル１５に、駆動するメモリセル数を制御する制御信号ＴＥＳＴ３を入力する外部入力端子が接続されている。ダミーメモリセル１５は、この制御信号ＴＥＳＴ３が活性化された場合、選択されるメモリセル数を減少させる構成とすることでセル電流を減少させる構成としている。たとえばダミーメモリセル１５を、第１のダミーメモリセルと第２のダミーメモリセルより構成し、別々の第１の第１のダミーワード線と第２のダミーワード線で活性化する構成とし、検査時には、一方のダミーワード線のみを制御信号ＴＥＳＴ３により一方のダミーメモリセルに接続することにより、ダミービット線を駆動する能力を低下させる。
【００４０】
上記構成により、ダミーワード線ＤＷＬが活性化することでダミーメモリセル１１，１５のデータが、ダミービット線対ＤＢＬ，ＮＤＢＬに出力される。ダミービット線対ＤＢＬ，ＮＤＢＬのデータをダミーメモリセル用センスアンプ１２，１６で増幅し、その出力信号Ｎｒ４を出力し、さらに出力信号Ｎｒ４にリード系遅延回路Ｒｄｅ３，Ｒｄｅ４で遅延を付加することでセンスアンプ６の駆動信号Ｎｒ５を生成している。すなわち、本構成では、センスアンプ６のタイミングを決定するのはダミーメモリセル１１，１５とリード系遅延回路Ｒｄｅ３，Ｒｄｅ４であり、遅延量を決定するのにメモリセル５と同構成のダミーメモリセル１１，１５を使用しているためばらつきに対して強い。
【００４１】
図４（ａ）に示す別の形態１では、図１中の遅延回路Ｒｄｅ２と同様に、制御信号ＴＥＳＴ２により、内部の遅延経路を変更し、遅延量を減少させることで検査時のセンスアンプ６の駆動タイミングを早くする。また図４（ｂ）に示す別の形態２では、検査時には、ワード線をひとつしか駆動せずにするとダミーメモリセルもひとつのみ駆動されるためダミービット線を駆動する能力が低下する。
【００４２】
いずれの構成においても、図３の時間Ｔ３のようにセンスアンプ６の駆動タイミングを早めることができ、結果として、動作マージン不足の異常メモリセルを検査工程でスクリーニングすることが可能となり、製品の信頼性を大幅に向上させることができ、実使用時の不良の発生を大幅に削減することができる。
［実施の形態２］
図５は、本発明の実施の形態２における半導体記憶装置の構成を示すブロック図である。なお、また各信号の本数は説明上一本ずつ明示しているが、これの限りではない。
【００４３】
本発明の実施の形態２では、新たに、各複数のビット線対ＢＬｎ，ＮＢＬｎに接続された負荷回路２０を設け、この負荷回路２０に、内部状態を制御する制御信号ＴＥＳＴ４が入力される外部入力端子が接続されている。負荷回路２０は、この制御信号ＴＥＳＴ４により負荷量が制御される。
【００４４】
負荷回路２０の詳細を図６に示す。各ビット線対ＢＬｎ，ＮＢＬｎに対応する内部回路２１はそれぞれ、一対の負荷容量２２と一対スイッチ２３で構成され、内部回路２１によりビット線対ＢＬｎ，ＮＢＬｎにそれぞれ負荷容量２２を接続することでビット線対ＢＬｎ，ＮＢＬｎの容量を増加させる機能を有している。負荷容量２２を付加するかしないかの制御はスイッチ２３で選択され、スイッチ２３のオンオフは制御信号ＴＥＳＴ４により制御される。
【００４５】
図７に本実施の形態２のタイミング図を示す。図７（ａ）は正常メモリセルにアクセスしている場合、図７（ｂ）は異常メモリセルにアクセスしている場合である。センスアンプ６を動作させるタイミングは変更しないため、センスアンプ起動タイミングの時間Ｔ２は固定である。
【００４６】
図７（ａ）においてビット線対に負荷容量２２を追加する場合としない場合を比較すると、メモリセル５の電流が一定であるため、負荷容量２２を追加した場合の方が、ビット線対の負荷容量の合計が増え、結果として、ビット線対の傾き（ビット線の電位の変化）は小さくなる。時間Ｔ２の時点での降下電圧ΔＢＬは、負荷容量２２がない場合は、Ｖｓａ１、負荷容量２２がある場合は、Ｖｓａ２−３となる。いずれの値も最低保証電圧Ｖａを満たすよう、負荷容量２２の容量を設定する。
【００４７】
図７（ｂ）においては、降下電圧Ｖｓａ１−２がＶｓａ２−４になり、最低保証電圧Ｖａを下回ってしまうため、不良セルとして検査でスクリーニングすることが可能である。
このように、本実施の形態２によれば、検査時においてのみメモリセルの動作マージンを低下させる構成として、実施の形態１のように動作タイミングを変更することなく、負荷容量を増加させてセンスアンプ６が起動する際のビット線の電位の変化（電位差）を、通常動作時と比較して低減する構成とすることにより、動作マージン不足の異常メモリセルを検査工程でスクリーニングすることが可能となり、製品の信頼性を大幅に向上させることができ、実使用時の不良の発生を大幅に削減することができる。
【００４８】
なお、本実施の形態２では、リード時についてのみ説明したが、ライト動作時においてもビット線の負荷が大きくなることは動作マージンを低下させることになり、有効である。
［実施の形態３］
上記実施の形態１と実施の形態２では、センスアンプ６あたりのカラム数（ビット線数）が一対の場合を説明してきたが、本実施の形態３では、１センスアンプ６および１ライトアンプ７あたりのビット線対ＢＬｎ，ＮＢＬｎが複数ある場合について述べる。例えば、４カラム数の場合、１センスアンプあたり４ビット線対であるため、４対のビット線対ＢＬｎ，ＮＢＬｎから１つを選択し、選択されたビット線対ＢＬｎ，ＮＢＬｎのデータをセンスアンプ６で増幅する。
【００４９】
図８に、上記４カラム数の場合の半導体記憶回路の内部構成を示す。なお、コントロール部１など他回路ブロックは図８では省略している。
図８において、３１は４対のビット線対ＢＬｎ，ＮＢＬｎを選択するためのカラムセレクタ部であり、選択された一対のデータは、データラインＤ０，ＮＤ０によりセンスアンプ６およびライトアンプ７に入出力される。カラムセレクタ部３１にはアドレス信号より生成された選択信号ＣＳ（３：０）が入力され、選択動作に使用される。
【００５０】
カラムセレクタ部３１の詳細を図９に示す。
カラムセレクタ部３１は、複数の内部回路３２により構成されており、各内部回路３２はそれぞれ、ビット線ＢＬｎまたはＮＢＬｎに並列接続されたＮＭＯＳトランジスタＮ１，Ｎ２（第１の抵抗と第２の抵抗に相当する）と、ＮＭＯＳトランジスタＮ２のゲートの駆動を制御するスイッチＳＷ１から構成されている。ＮＭＯＳトランジスタＮ１，Ｎ２のゲートは、選択信号ＣＳ０〜３で制御され、選択されたゲートをＨレベルにすることでビット線対ＢＬｎ，ＮＢＬｎが選択され、データラインＤ０，ＮＤ０に接続される構成になっている。またスイッチＳＷ１へは制御信号ＴＥＳＴ５が外部入力端子へ入力される構成とされており、制御信号ＴＥＳＴ５によりスイッチＳＷ１がオンのとき、ＮＭＯＳトランジスタＮ２のゲートが電圧がＨレベルとされ、ビット線対ＢＬｎ，ＮＢＬｎとデータラインＤ０，ＮＤ０は２つのＮＭＯＳトランジスタＮ１とＮ２で接続されることになる。しかしながら、スイッチＳＷ１がオフの時は、ＮＭＯＳトランジスタＮ２がオフ状態となるため、ビット線対ＢＬｎ，ＮＢＬｎとデータラインＤ０，ＮＤ０の接続はＮＭＯＳトランジスタＮ１のみとなる（一方の抵抗のみがビット線対ＢＬｎ，ＮＢＬｎに接続される）。接続用トランジスタがＮＭＯＳトランジスタＮ１だけになることで、見かけ上トランジスタのオン抵抗が上昇する。すなわちメモリセル５からセンスアンプ６までの経路上の抵抗が上昇することになる。メモリセル５は、ビット線対ＢＬｎ，ＮＢＬｎの電圧を低下させる機能を有しているが、センスアンプ６に入力される電圧を低下させることが重要であるため、経路途中での抵抗が上昇することで結果としてセンスアンプ６に入力される信号の電圧の下降分（ビット線の電位の変化）が低減される。
【００５１】
よって、制御信号ＴＥＳＴ５にてスイッチＳＷ１をオフ状態にすることにより、異常メモリセルの降下電圧を、時間Ｔ２（図３）において最低保証電圧Ｖａ以下にすることが可能となる。
【００５２】
このように、本実施の形態３によれば、検査時においてのみメモリセルの動作マージンを低下させる構成として、経路上の抵抗を上昇させてセンスアンプ６が起動する際のビット線の電位の変化（電位差）を、通常動作時と比較して低減する構成とすることにより、動作マージン不足の異常メモリセルを検査工程でスクリーニングすることが可能となり、製品の信頼性を大幅に向上させることができ、実使用時の不良の発生を大幅に削減することができる。
【００５３】
なお、本実施の形態３では、スイッチＳＷ１＝Ｌの時、ＮＭＯＳトランジスタＮ２のゲートはリーク電流により、Ｌレベルになるが、Ｌレベルにする回路により直接制御してもよい。
【００５４】
また本実施の形態３では内部回路３２中について、ＮＭＯＳトランジスタのみで説明したが、ＰＭＯＳトランジスタまたは（ＮＭＯＳトランジスタ＋ＰＭＯＳトランジスタ）の構成でも可能である。
【００５５】
また、トランジスタのオン抵抗による構成だけでなく、直接抵抗成分を付加し、抵抗値を変更することでも同様の効果を得ることが可能である。
さらに、なお、本実施の形態５ではリード時のみの説明を行ったが、ライト時においても適用可能であり、同様の効果が得られる。
［実施の形態４］
図１０は、本発明の実施の形態４における半導体記憶装置の構成を示すブロック図である。図１０は書き込み時の場合の構成について記載されており、リード系回路は省略している。なお、また各信号の本数は説明上一本ずつ明示しているが、これの限りではない。
【００５６】
本発明の実施の形態４では、背景技術の遅延回路Ｗｄｅに代えて、ライトアンプ７の活性化期間を決定する、第一の遅延量と第二の遅延量を有すライト系遅延回路Ｗｄｅ２を設けている。またこのライト系遅延回路Ｗｄｅ２に、内部状態を制御する制御信号ＴＥＳＴ６が入力される外部入力端子が接続されている。ライト系遅延回路Ｗｄｅ２は、この制御信号ＴＥＳＴ６により遅延量を制御され、ライト動作時には、ライトアンプ７に入力されるライトアンプ制御信号Ｎｗ３をＨレベルにすることでライト期間としている。
【００５７】
図１１に図１０中のライト系遅延回路Ｗｄｅ２の詳細を示す。図２と同様に、８は、通常は偶数段のインバータなどで構成され、遅延回路を構成する遅延バッファであり、複数段直列に接続されている。９はセレクタであり、外部入力端子より入力される制御信号ＴＥＳＴ６によって入力信号を選択し出力する。コントロール部１から出力される駆動信号Ｎｗ１は、インバータＩＮＶ１とアンド回路ＡＮＤへ入力され、インバータＩＮＶ１により逆転された駆動信号が遅延バッファ８へ入力され、セレクタ９の出力Ｚがまたアンド回路ＡＮＤへ入力されている。アンド回路ＡＮＤの出力が駆動信号Ｎｗ３としてライトアンプ７へ入力される。このライト系遅延回路Ｗｄｅ２の動作タイミングを図１２に示す。
【００５８】
制御信号ＴＥＳＴ６によりセレクタ９にて入力Ｘと入力Ｙのうちどちらが選択される。入力Ｘ選択と入力Ｙ選択時でのタイミングの違いは、図１２中で第１の遅延時間Ｔ４と第２の遅延時間Ｔ５として示す。駆動信号Ｎｗ３のＨ期間の違いとして現れる。駆動Ｎｗ３のＨ期間である時間Ｔ４，時間Ｔ５がそれぞれのライト可能期間となる。第２の遅延時間Ｔ５＜第１の遅延時間Ｔ４であるため、第２の遅延時間Ｔ５の時（入力Ｙ選択時）の方がライト可能期間が短い。
【００５９】
上記構成によるライト動作のタイミングを図１３に示す。図１３（ａ）は正常メモリセルへのライト動作、図１３（ｂ）は異常メモリセルへのライト動作を示している。
ライト動作においては、メモリセル５内部のデータが反転するまでの時間が重要である。すなわち、メモリセル５内のデータが印加電圧（ＶＤＤ、ＶＳＳ）まで十分に遷移していない場合でも、メモリセル５内部のデータが反転してしまえば、その直後にワード線や、ライト系回路が停止しても、メモリセル５内の駆動能力で完全に印加電圧まで遷移することが可能であるからである。そのため、メモリセル５内のデータ反転が規定のタイミング内で行われるかどうかがライト動作の正常または異常の決定に影響することになる。
【００６０】
図１３中、時間Ｔ４は図１１中の入力Ｘ経路の時のライト可能期間、時間Ｔ５は入力Ｙ経路時のライト可能期間に相当する。入力Ｘから入力Ｙにすることでライト可能時間が短縮されており、ライト動作において時間的なマージンが少なくなる傾向になっている。なお、ライト動作の終了時とは、“ライトアンプ７が非活性化する”か、もしくは“ワード線ＷＬｎが非活性化する”があるが、本実施の形態４では、ライトアンプ７の非活性化によりライトの終了としている。ワード線ＷＬｎの駆動タイミングを制御することでも同様の効果がある。
【００６１】
図１３（ａ）では、ワード線ＷＬｎがオン（時間Ｔ１）から、メモリデータが反転するまでの反転時間Ｔｗ１が遅延時間Ｔ４，Ｔ５以下であるため、いずれのタイミングでもメモリセルの反転はその期間中に正しくライトされる（Ｔｗ１＜Ｔ５＜Ｔ４）。しかしながら、図１３（ｂ）では、メモリセルが異常であるため、反転に時間がかかり、反転時間Ｔｗ２（Ｔｗ２＞Ｔｗ１）は第１の遅延時間Ｔ４では反転が行われるが、第２の遅延時間Ｔ５では期間内に反転が行われない（Ｔ５＜Ｔｗ２＜Ｔ４）。
【００６２】
よって、本実施の形態４の構成で、ライト時のより厳しい条件で検査を実施することが可能となる。Ｔ４＜Ｔｗ２だと、通常検査でもＦａｉｌとなる（不良と判定される）。
このように、本実施の形態４によれば、検査時においてのみメモリセルの動作マージンを低下させる構成として、ライトアンプ７のライト可能時間（活性化期間）を通常動作時と比較して短くする構成とすることにより、動作マージン不足の異常メモリセルを検査工程でスクリーニングすることが可能となり、製品の信頼性を大幅に向上させることができ、実使用時の不良の発生を大幅に削減することができる。
【００６３】
なお、本実施の形態４の構成では、ライトアンプ４１の活性化期間を制御することでビット線ＢＬｎ，ＮＢＬｎに入力データを印加する期間を短くしているが、ワード線ＷＬｎの活性化時間を短縮することで、メモリセル５とビット線ＢＬｎ，ＮＢＬｎの接続時間を減少することでも同様の効果が得られる。その場合は、ワード線ＷＬｎの活性化時間を制御する遅延回路を設け、その遅延量を制御することが有効である。
［実施の形態４の別の形態］
図１４に、実施の形態４の別の形態の構成を示す。上記実施の形態４と同様の効果を別構成で実現する例である。ライト可能時間を短縮するのではなく、ライトアンプ７の能力を制御する方法である。
【００６４】
図１４において、４１はビット線対ＢＬｎ，ＮＢＬｎに互いに逆データを書き込むためのライトアンプであり、ビット線がＨプリチャージの場合、ＮＭＯＳトランジスタによりＬデータ化する構成になっている。反対側のビット線はＨのままである。詳細を図１５に示す。
【００６５】
図１５（ａ）は通常構成でのライトアンプ７、図１５（ｂ）は本実施の形態でのライトアンプ４１である。図１５において、Ｎ３，Ｎ４は駆動信号Ｎｗ２により制御される４個のＮＭＯＳトランジスタ、Ｎ５は駆動信号Ｎｗ２の反転信号（インバータＩＮＶ２により駆動信号Ｎｗ２を反転している）およびスイッチＳＷ２により制御される２個のＮＭＯＳトランジスタである。図１５（ａ）では、一対のＮＭＯＳトランジスタＮ３のドレインはそれぞれビット線対ＢＬｎ，ＮＢＬｎに接続されている。また図１５（ｂ）では、一方のＮＭＯＳトランジスタＮ４，Ｎ５のドレインは接続され、他方のＮＭＯＳトランジスタＮ４，Ｎ５のドレインは接続され、これら並列接続されたＮＭＯＳトランジスタのドレインはそれぞれビット線対ＢＬｎ，ＮＢＬｎに接続されている。またこれらＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５のソースはＶＳＳ端子に接続されている。
【００６６】
図１５（ｂ）に示す本実施の形態のライトアンプ４１では、前記スイッチＳＷ２は制御信号ＴＥＳＴ７により制御されるため、ＮＭＯＳトランジスタＮ５のみオフさせることが可能であり、ライトアンプの能力をＮＭＯＳトランジスタ（Ｎ４＋Ｎ５）の時と、ＮＭＯＳトランジスタＮ４のみのときで制御することができ、ＮＭＯＳトランジスタＮ４のみの場合、ライトアンプ４１の能力低下させることが可能である。結果的にライト時においてメモリセル５内のデータが反転するまでの時間が増大することになり、ライト可能時間内に異常メモリセル５はライトすることができずに、異常と判断される。
【００６７】
このように、本実施の形態４の別の形態によれば、検査時においてのみメモリセルの動作マージンを低下させる構成として、ライトアンプ４１の能力を通常動作時と比較して低くする構成とすることにより、動作マージン不足の異常メモリセルを検査工程でスクリーニングすることが可能となり、製品の信頼性を大幅に向上させることができ、実使用時の不良の発生を大幅に削減することができる。
【００６８】
なお、ライト時においても前述した図５で示したように、ビット線ＢＬｎ，ＮＢＬｎに負荷容量を追加することにより、ライト動作を遅くし、ライトアンプ４１の能力を見かけ上、通常動作時と比較して低くすることができ、スクリーニングすることも可能である。
【００６９】
また、実施の形態３のようにカラム数が複数の場合は、カラムセレクタ部３１の抵抗を上昇させることで、ライト動作を遅くし、ライトアンプ４１の能力を見かけ上、通常動作時と比較して低くすることができ、スクリーニングすることも可能である。
［実施の形態５］
図１６は、本発明の実施の形態４における半導体記憶装置の構成を示すブロック図である。なお、また各信号の本数は説明上一本ずつ明示しているが、これの限りではない。
【００７０】
図１６では、背景技術の構成に、電源回路５１を付加している。
電源回路５１は、電源Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ２，Ｖ３を生成しており、メモリアレイ４へ電源Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４を供給し、ロウデコーダ部２へ電源Ｖ２を供給し、ライトアンプ７へ電源Ｖ３を供給している。これら電源Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ２，Ｖ３は、制御信号ＴＥＳＴ８により、変動されて供給される。またこれら電源Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ２，Ｖ３を生成するには、チャージポンプ回路などで実施可能である。
【００７１】
図１７はワードドライバ３とメモリセル５を示した図である。
図１７において、Ｎｄ１，Ｎｄ２はＮＭＯＳのドライブトランジスタ、Ｎａ１，Ｎａ２はビット線ＢＬｎ，ＮＢＬｎと接続されるＮＭＯＳのアクセストランジスタ、Ｎｌ１，Ｎｌ２はＰＭＯＳのロードトランジスタであり、メモリセル５は計６トランジスタで構成される。電源Ｖ１１はロードトランジスタＮｌ１，Ｎｌ２のソース電圧として入力される。また電源１２はドライブトランジスタＮｄ１、Ｎｄ２のソース電圧として入力される。また電源Ｖ１３はＰＭＯＳであるロードトランジスタＮｌ１とＮｌ２の基盤電圧として入力される。電源Ｖ１４はＮＭＯＳであるドライブトランジスタＮｄ１、Ｎｄ２、アクセストランジスタＮａ１、Ｎａ２の基盤電圧に入力される。電源Ｖ１１，Ｖ１３は通常は、ＶＤＤに、電源Ｖ１２，Ｖ１４は通常は、ＶＳＳに接続される端子である。
【００７２】
また電源Ｖ２は、ワードドライバ３に入力される。電源Ｖ２は、従来ＳＲＡＭ電源ＶＤＤに接続されている。
また電源Ｖ３はライトアンプ７に入力される。図１８は、図１５（ａ）と同一のライトアンプ７の回路図であり、電源Ｖ３は、図１８中のＶ３端子に入力される。Ｖ３端子は、図１５（ａ）中のＶＳＳに相当する端子である。
【００７３】
本実施の形態５では、制御信号ＴＥＳＴ８に応じて、リード動作、ライト動作ともにＳＲＡＭ回路の動作能力を低下する方向に電源を変更することを手法としている。すなわち、検査時、制御信号ＴＥＳＴ８がオンとされると、
（１）電源Ｖ１１〜Ｖ１４についてはメモリセル５の能力を低下させる、
（２）電源Ｖ２についてはワードドライバ３の能力を低下させる、
（３）電源Ｖ３についてはライトアンプ７の能力を低下させる、
よう駆動される（いずれかひとつでもよい）。
・上記（１）について
リード系についてはセル電流を低下させることが能力低下につながる。メモリセル電流を決定しているのは、ドライブトランジスタＮｄ１，Ｎｄ２およびアクセストランジスタＮａ１，Ｎａ２である。これらのトランジスタの電流能力を低下させるために、電源Ｖ１２を上昇させ、ソースドレイン電圧を低下させることで電流を減少させる。
【００７４】
また、上記ドライブトランジスタＮｄ１，Ｎｄ２およびアクセストランジスタＮａ１，Ｎａ２の閾値電圧を上昇させることでも同様の効果がある。すなわち、電源（基盤電位）Ｖ１４を低下させることで実現する。
【００７５】
また電源Ｖ１１を低下させることで、ドライブトランジスタＮｄ１、Ｎｄ２のゲート電圧が低下するためセル電流を低下することが可能である。
次に、ライト時であるが、ライト時はメモリセルの安定性を増すことで書き込みにくくすることができる。そのためには、ロードトランジスタＮｌ１とＮｌ２の閾値電圧をさげ、メモリセルのラッチ能力を上昇させることが効果的である。すなわち、電源Ｖ１３を低下させるか、またはメモリセルのラッチ能力を上昇させるため、電源Ｖ１１を上昇させ、電源Ｖ１２を低下させる。
・上記（２）について
ワードドライバ３に入力される電圧Ｖ２については、Ｖ２電圧を低下させることで、ワード線ＷＬｎの電位を下げることができる。ワード線ＷＬｎの電圧低下により、メモリセル５内では、アクセストランジスタＮａ１，Ｎａ２のゲートソース電圧が低下するため、リード動作、ライト動作ともに低下する。
・上記（３）について
ライトアンプ７に供給される電圧についてであるが、電源Ｖ３の電圧を上昇させる。従来はＶＳＳ（接地電位）が供給され、ビット線ＢＬｎ，ＮＢＬｎをＶＳＳとすることでメモリセル５から電流を引き込み、ＶＳＳ電位を書き込んでいたが、ＶＳＳよりも高電圧である電源Ｖ３を印加することで引き込み電流を低下させ、ライト動作能力を低下させる。
【００７６】
このように、本実施の形態５によれば、検査時においてのみメモリセルの動作マージンを低下させる構成として、各種電源を変動させる構成とすることにより、動作マージン不足の異常メモリセルを検査工程でスクリーニングすることが可能となり、製品の信頼性を大幅に向上させることができ、実使用時の不良の発生を大幅に削減することができる。
【００７７】
なお、上記実施の形態１〜実施の形態５については、検査状態になるための制御信号ＴＥＳＴ＊は外部入力端子より入力することを前提に説明してきたが、チップ上で自動生成することも可能である。この場合、本発明と同じく検査時に使用される回路としてＢＩＳＴ（Built In Self Test）回路などが望ましい。図１９に示すように、ＢＩＳＴ回路６１のオン状態を示す信号を、半導体記録装置６２のＴＥＳＴ＊の外部入力端子に入力することで、ＢＩＳＴのオン期間すなわち検査中は必ずメモリアレイ４は検査状態に入ることができ、ＴＥＳＴ＊の外部入力端子を外部より直接制御することが不要になり、検査環境を簡易にすることができ、検査工数削減につながる。
【００７８】
また、本発明は、トランジスタ能力の低下状態を擬似的に生成することが可能であるため、温度やプロセスばらつきなど条件での検査を通常検査で代替して行うことも可能となり、結果検査コストの削減を実現することが可能となる。
【産業上の利用可能性】
【００７９】
本発明にかかる半導体記憶装置は、検査用の制御機能を有し、全ての半導体集積回路に有用である。また、ＳＲＡＭ以外の回路への適用も可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態１における半導体記憶装置のブロック図である。
【図２】同半導体記憶装置のリード系遅延回路の構成図である。
【図３】同半導体記憶装置のタイミング図である。
【図４】本発明の実施の形態１の別形態を示す半導体記憶装置のブロック図である。
【図５】本発明の実施の形態２における半導体記憶装置のブロック図である。
【図６】同半導体記憶装置の負荷回路のブロック図である。
【図７】同半導体記憶装置のタイミング図である。
【図８】本発明の実施の形態３における半導体記憶装置のブロック図である。
【図９】同半導体記憶装置のカラムセレクタ部のブロック図である。
【図１０】本発明の実施の形態４における半導体記憶装置のブロック図である。
【図１１】同半導体記憶装置のライト系遅延回路のブロック図である。
【図１２】同半導体記憶装置のライト系遅延回路のタイミング図である。
【図１３】同半導体記憶装置のタイミング図である。
【図１４】本発明の実施の形態４の別形態を示す半導体記憶装置のブロック図である。
【図１５】同半導体記憶装置のライトアンプのブロック図である。
【図１６】本発明の実施の形態５における半導体記憶装置のブロック図である。
【図１７】同半導体記憶装置のワードドライバとメモリセルの回路図である。
【図１８】同半導体記憶装置のライトアンプの回路図である。
【図１９】本発明の実施の形態１〜５における半導体記憶装置とＢＩＳＴ回路との接続図である。
【図２０】従来の半導体記憶装置のブロック図である。
【符号の説明】
【００８１】
１    コントロール部
２    ロウデコーダ部
３    ワードドライバ
４    メモリアレイ
５    メモリセル
１１，１５    ダミーメモリセル
６      センスアンプ
１２，１６    ダミーセンスアンプ
７，４１    ライトアンプ
８    遅延バッファ
９    セレクタ
２０  負荷回路
２１  負荷回路の内部回路
２２  負荷容量
２３  スイッチ
３１  カラムセレクタ部
３２  カラムセレクタ部の内部回路
５１  電源回路
６１  ＢＩＳＴ回路
６２  半導体記憶装置
Ｒｄｅ，Ｒｄｅ２，Ｒｄｅ３，Ｒｄｅ４    リード系遅延回路
Ｗｄｅ，Ｗｄｅ２    ライト系遅延回路
ＳＷ１，ＳＷ２      スイッチ
ＩＮＶ１，ＩＮＶ２  インバータ回路
ＡＮＤ    ＡＮＤ回路
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７    ＮＭＯＳトランジスタ
【図１】
2006331511.tif 000003
【図２】
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【図３】
2006331511.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006331511.tif 000009
【図８】
2006331511.tif 000010
【図９】
2006331511.tif 000011
【図１０】
2006331511.tif 000012
【図１１】
2006331511.tif 000013
【図１２】
2006331511.tif 000014
【図１３】
2006331511.tif 000015
【図１４】
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【図１５】
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【図１６】
2006331511.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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