(57)【要約】【課題】後発的な不良により書き込みや消去の完了判定ができなくなる事態を防止する。【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、メモリセルアレイのページ単位での読み出し及び書き込みに供されるセンスアンプ回路と、書き込み又は消去時、センスアンプ回路が保持するベリファイ読み出しデータに基づいて書き込み又は消去の完了を判定するベリファイ判定回路と、ベリファイ判定回路に付属してメモリセルアレイのカラム毎もしくはビット線毎に設けられた、そのカラムもしくはビット線をベリファイ判定の対象から外すためのカラム切り離しデータが書き込まれるデータラッチとを有し、電源オン時の初期化動作中に、ユーザーがアクセスできないカラムの少なくとも一部をベリファイ判定の対象から外すように、データラッチにカラム切り離しデータが自動的に設定される。【選択図】図６
2006331611.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルアレイのページ単位での読み出し及び書き込みに供されるセンスアンプ回路と、
書き込み又は消去時、前記センスアンプ回路が保持するベリファイ読み出しデータに基づいて書き込み又は消去の完了を判定するためのベリファイ判定回路と、
前記ベリファイ判定回路に付属して前記メモリセルアレイのカラム毎もしくはビット線毎に設けられた、そのカラムもしくはビット線をベリファイ判定の対象から外すためのカラム切り離しデータが書き込まれるデータラッチとを有し、
電源オン時の初期化動作中に、ユーザーがアクセスできないカラムの少なくとも一部をベリファイ判定の対象から外すように、前記データラッチにカラム切り離しデータが自動的に設定される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
切り離すべきカラムは、不良カラムに加え、特定ユーザーを除いて非公開とされる追加カラム又は不良カラム置換に使用されない冗長カラムを含む
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイ内に設定され或いは前記メモリセルアレイとは独立に配置されて、カラム切り離しデータを書き込むべきカラムアドレス情報及び追加カラム使用有無情報を含む初期設定データを記憶する初期設定データ記憶回路と、
電源オン時に前記初期設定データ記憶回路の初期設定データが読み出されて転送されるデータレジスタとを備え、
電源オン時に前記データレジスタに設定された情報に基づいて前記データラッチにカラム切り離しデータが設定される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
コマンド入力を受けて、前記データレジスタが記憶している初期設定データの書き換え動作と、書き換えられたデータに基づいて前記データラッチへのカラム切り離しデータの再設定動作とが行われる
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルアレイのページ単位での読み出し及び書き込みに供されるセンスアンプ回路と、
書き込み又は消去時、前記センスアンプ回路が保持するベリファイ読み出しデータに基づいて書き込み又は消去の完了を判定するためのベリファイ判定回路と、
前記ベリファイ判定回路に付属して前記メモリセルアレイのカラム毎もしくはビット線毎に設けられた、そのカラムもしくはビット線をベリファイ判定の対象から外すためのカラム切り離しデータが書き込まれるデータラッチとを有し、
コマンド入力を受けて、前記データラッチにカラム切り離しデータを設定する動作が起動される
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記ベリファイ判定回路は、不良カラム数或いは不良ビット数が所定値以下をパスと判定するための許容フェイル数設定回路を備えている
ことを特徴とする請求項１又は５記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルアレイは、直列接続された複数のメモリセルを有するＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１又は５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、データ書き込み及び読み出しがページ単位で行われる。データ書き込みは、書き込み電圧印加と書き込みベリファイとの繰り返しにより行われる。ベリファイ読み出しのデータをチップ外部に出力することなく、内部でページ内の全てのビットの書き込みが終了したか否かを判定するために、一括ベリファイ回路を備えることも行われている（例えば、特許文献１参照）。
【０００３】
フラッシュメモリシステムがチップ外部又は内部にＥＣＣ機能を持つ場合には、そのＥＣＣ機能との関係で一定のフェイル数（フェイルビット数或いはフェイルカラム数）の存在が許容される。従って、書き込みが“フェイル”で終了する場合に、フェイル数を検出して、これが許容フェイル数の範囲である場合には“擬似的パス”とすることが望まれる。この様な観点から、許容フェイル数との関係でパス／フェイルの検出を可能としたフラッシュメモリが、既に提案されている（特許文献２参照）。
【０００４】
また、大容量フラッシュメモリでは、不良救済のためのリダンダンシーシステムが採用される。即ち出荷前のテストにおいて不良が検出された場合に、その不良個所（例えば不良カラム）を置き換えるように、冗長セルアレイが用意される。メモリチップ内には、不良アドレス記憶回路と、外部から供給されるアドレスとその不良アドレス記憶回路が保持する不良アドレスとの一致検出を行うアドレス一致検出回路が設けられ、これらにより、不良アドレス置換制御が行われる。
【０００５】
この様なリダンダンシーシステムを採用した場合、一括ベリファイ回路においては、不良個所を判定対象から外すことが必要である。そうしないと、書き込みシーケンスは、常に許容最大書き込み回数Ｎｍａｘまで書き込みが繰り返されて、フェイルとなるからである。消去の場合も同様である。このため、一括ベリファイ回路には、不良カラムを切り離すためのデータを保持するデータラッチを備えることが行われる（特許文献２参照）。
【特許文献１】特開２００１−２５０３９５号公報
【特許文献２】特開２００２−１４０８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、後発的な不良により書き込みや消去の完了判定ができなくなる事態を防止することを可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルアレイのページ単位での読み出し及び書き込みに供されるセンスアンプ回路と、
書き込み又は消去時、前記センスアンプ回路が保持するベリファイ読み出しデータに基づいて書き込み又は消去の完了を判定するためのベリファイ判定回路と、
前記ベリファイ判定回路に付属して前記メモリセルアレイのカラム毎もしくはビット線毎に設けられた、そのカラムもしくはビット線をベリファイ判定の対象から外すためのカラム切り離しデータが書き込まれるデータラッチとを有し、
電源オン時の初期化動作中に、ユーザーがアクセスできないカラムの少なくとも一部をベリファイ判定の対象から外すように、前記データラッチにカラム切り離しデータが自動的に設定される。
【発明の効果】
【０００８】
この発明によれば、後発的な不良により書き込みや消去の完了判定ができなくなる事態を防止することを可能とした不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１０】
図１は、この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示し、図２はそのメモリセルアレイ１の構成を示している。
【００１１】
メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれソース線ＣＥＬＳＲＣとビット線ＢＬに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。
【００１２】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００１３】
ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。
【００１４】
ロウデコーダ３は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線ドライバ及び選択ゲート線ドライバを含む。センスアンプ回路２は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。このようなセンスアンプ回路２を用いて、読み出し及び書き込みはページ単位で行われる。センスアンプ回路２は、データ線との間でデータ授受を中継するためのデータキャッシュを含む。
【００１５】
図２では、各ビット線ＢＬにセンスアンプ回路２の一つのセンスアンプＰ／Ｂが配置される例を示している。しかしメモリセルアレイ１が微細化されると、センスアンプをビット線ピッチに配置することが困難になるだけでなく、ビット線間の容量結合による干渉が問題になる。
【００１６】
このため、大容量フラッシュメモリでは、図３に示すように、隣接する二つのビット線ＢＬｅ，ＢＬｏが一つのセンスアンプＰ／Ｂを共有する方式を用いる。隣接する二つのビット線ＢＬｅ，ＢＬｏは、ビット線選択ゲートＱｅ，Ｑｏにより選択的にセンスアンプＰ／Ｂに接続される。
【００１７】
図２の例では、１ワード線に沿って配列されたメモリセルの集合が、同時にアクセスされる１セクタを構成する。図３に示す隣接する２ビット線がセンスアンプを共有する方式では、１ワード線に沿ったメモリセルの集合は、２セクタを構成する。
２値記憶方式の場合は、１セクタが１ページとなり、４値記憶方式の場合には、１セクタが２ページ（上位ページと下位ページ）となる。
【００１８】
センスアンプ回路２と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ６及びデータバス１４を介して行われる。センスアンプ回路２には、カラム選択信号ＣＳＬｉにより制御されるカラムゲート回路が付属し、カラムデコーダ４はこのカラムゲート制御を行う。例えば入出力端子Ｉ／Ｏが図２に示すように８個（Ｉ／Ｏ０−Ｉ／Ｏ７）として、上述のカラム制御によってセンスアンプ回路２と外部入出力端子Ｉ／Ｏとの間は、１バイト単位（カラム単位）でシリアルデータ転送が行われる。
【００１９】
入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ５を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“ＣＭＤ”は、チップ内部の状態制御回路（以下、内部コントローラという）１０でデコードされる。
【００２０】
内部コントローラ１０は、メモリチップの外に配置されるメモリコントローラ（外部コントローラ）２０を介して供給される各種外部制御信号（書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣＭＤに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。具体的に、メモリチップと外部コントローラ２０とを搭載してメモリカード等が構成され、これを使用するホストデバイスは、外部コントローラ２０を介してメモリチップに必要なコマンドを与えてその動作モードを設定することになる。
【００２１】
内部電圧発生回路９は、内部コントローラ１０により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ１２は、チップが書き込み、消去及び読み出し動作のレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力するためのものである。  
【００２２】
データレジスタ８ａ，８ｂは、メモリの動作条件を規定する各種初期設定データを記憶する。具体的にデータレジスタ８ａは、初期設定データのうち不良アドレスデータを保持する不良アドレスレジスタである。データレジスタ８ｂは、内部電圧発生回路９が出力する各種内部電圧を調整するための電圧調整データをはじめとする各種パラメータデータの他、後述する追加カラム（付加カラム）使用有無情報等を保持する。
【００２３】
これらのデータレジスタ８ａ，８ｂが記憶すべきデータは、メモリセルアレイ１の初期設定データ格納ブロック（ＲＯＭフューズブロック）に予め書かれている。電源を投入すると、パワーオン検出回路１１がこれを検出し、内部コントローラ１０はその出力信号を受けて、初期設定データ格納ブロックの初期設定データを読み出し、これをレジスタ８ａ，８ｂに転送してセットする初期化動作を自動的に行うようになっている。
【００２４】
但し上述したメモリセルアレイ１内の初期設定データ格納ブロックとは別に、レーザ溶断型の機械的フューズ回路、電気的にプログラミングできる電気的フューズ回路、メモリセルアレイ１と同様のメモリセルを用いた初期設定データ記憶回路（ＲＯＭ回路）を用意して、ここに初期設定データの少なくとも一部を書き込むようにしてもよい。
【００２５】
アドレス一致検出回路７は、外部アドレスと不良アドレスレジスタ８ａが保持する不良アドレスとの一致検出を行って、アドレス置換制御信号を出力する。これにより、不良カラムに代わって冗長カラムを選択するという制御が行われる。
【００２６】
データ書き込み時、センスアンプ回路２のベリファイ読み出し結果に基づいて、１ページの書き込みが完了したか否かの判定を行うために、センスアンプ回路に付属して、ベリファイ判定回路（一括ベリファイ回路）１３が設けられている。
【００２７】
図４は、メモリセルアレイ１の１ページのカラム構成例を示している。具体的に図４は、それぞれにロウデコーダＲＤＥＣとセンスアンプ回路ＳＡが配置された二つのメモリプレーンＰＬＡＮＥ０，ＰＬＡＮＥ１を有する場合について、一つのメモリプレーンのカラム構成を示している。即ち、１ページは、２×１０２４バイトのメインカラム領域、２×３２バイトのＥＣＣ領域及び、２×１６バイトの追加カラム領域、２×８バイトの冗長カラム領域からなる。
【００２８】
ここで、“追加カラム領域”とは、特定ユーザーのみに公開され、一般ユーザーには非公開とされるカラムである。例えば追加カラム領域は、データ信頼性向上のための追加のＥＣＣ領域、ウェアレベリングや書き込みプロテクト等の管理領域、データの拡張領域等として、特定のユーザーにのみ公開されるか、或いはメモリチップ自身が使用する。
【００２９】
図５は、センスアンプ回路２の一つのセンスアンプＰ／Ｂの構成例を示している。センスノードＮｓｅｎとビット線ＢＬの間に配置されたＮＭＯＳトランジスタＭＮ１は、ビット線ＢＬのプリチャージ電圧をクランプする働きと、ビット線電圧を増幅するプリセンスアンプとしての働きをする。センスノードＮｓｅｎには、プリチャージ用ＮＭＯＳトランジスタＱ２が接続され、また必要に応じて電荷保持用のキャパシタＣ１が接続される。
【００３０】
センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介してデータラッチ２１の一方のデータノードＮ１に接続されている。データノードＮ１とセンスノードＮｓｅｎの間には、読み出しデータを一時記憶するためのデータ記憶回路２４が設けられている。ドレインが電圧端子ＶＲＥＧに接続されたＮＭＯＳトランジスタＱ４のゲートがデータ記憶ノードＮＲである。この記憶ノードＮＲとデータラッチ２１のデータノードＮ１の間に、データ転送用ＮＭＯＳトランジスタＱ６が配置されている。また記憶ノードＮＲが保持するデータに応じて、センスノードＮｓｅｎに電圧ＶＲＥＧを転送するために、ＮＭＯＳトランジスタＱ４とセンスノードＮｓｅｎの間にＮＭＯＳトランジスタＱ５が配置されている。
【００３１】
データ記憶回路２４は、前サイクルの書き込みデータを保持して、ベリファイ読み出し動作において、“０”書き込み不十分のセルについてのみ、“０”データをデータラッチ２１に書き戻すための書き戻し回路として用いられる。言い換えれば、１ページの全ビットの書き込みが完了したときに、データラッチ２１がオール“１”データ状態になるように、制御される。
【００３２】
データノードＮ１には、転送用ＮＭＯＳトランジスタＱ７を介してデータキャッシュを構成する、もう一つのデータラッチ２２が接続されている。データラッチ２１と２２の間では、１ページの読み出し／書き込みデータが同時に転送される。データラッチ２２のデータノードＮ１１，Ｎ１２は、カラム選択信号ＣＳＬｉにより制御されるカラム選択ゲートＱ１１，Ｑ１２を介して相補データ線ＤＬ，ＤＬｎに接続されている。
【００３３】
図６は、センスアンプ回路２との関係も含めた一括ベリファイ判定回路１３の構成例を示している。“ＣＯＭ”は、１ページの全ビットの書き込み完了を一括検知するための検知線である。回路の簡単化及び面積縮小のため、検知線“ＣＯＭ”は通常、メインカラム領域、ＥＣＣ領域及び追加カラム領域で共有する形で配置される。この検知線ＣＯＭには、ベリファイ時に、信号／ＶＲにより制御されて検知線ＣＯＭをＶｄｄにプリチャージするためのＰＭＯＳトランジスタＱＰ０が接続されている。
【００３４】
プリチャージされた検知線ＣＯＭがチェック信号ＣＨＫの入力により“Ｌ”レベルに遷移しなければ、全ビットの書き込みが完了したことを示し、“Ｌ”レベルに遷移すれば、書き込みが未完了のカラムがあることを示す。この検知線ＣＯＭのレベル遷移は出力回路１３１により取り出される。
【００３５】
検知線ＣＯＭの“Ｌ”レベル遷移を検出するために、各センスアンプＰ／Ｂのデータラッチ２１のノードＮ２にゲートが接続されたＮＭＯＳトランジスタＱＮ１が用意されている。これらのＮＭＯＳトランジスタＱＮ１はドレインが検知線ＣＯＭに共通接続され、ソースはカラム毎に共通接続される。その共通ソースは、チェック信号ＣＨＫにより駆動されるＮＭＯＳトランジスタＱＮ２及び、データラッチ１３０の出力により駆動されるＮＭＯＳトランジスタＱＮ３を介してＶｓｓに接続されている。
【００３６】
前述のように、１ページの書き込みが完了すると、センスアンプ回路２のデータラッチ２１はオール“１”状態（即ち全データノードＮ２が“Ｌ”状態）となる。このとき、ＮＭＯＳトランジスタＱＮ１はオフであり、検知線ＣＯＭは“Ｈ”レベルを保つ。１ページ内に一つでも書き込み不十分のセルがあると、対応するＮＭＯＳトランジスタＱＮ１がオンになる。
【００３７】
従って、ＮＭＯＳトランジスタＱＮ２がチェック信号ＣＨＫによりオンでありかつ、ＮＭＯＳトランジスタＱＮ３がデータラッチ１３０によりオン駆動されると、検知線ＣＯＭは“Ｌ”レベルに遷移する。出力回路１３１からは、検知線ＣＯＭの“Ｌ”レベル遷移を“フェイル”とし、“Ｌ”レベル遷移がない場合を“パス”とするパス／フェイル信号が得られる。
【００３８】
ベリファイ判定回路１３に付属するデータラッチ１３０は、この実施の形態の場合メモリセルアレイのカラム毎に設けられて、そのカラムを一括ベリファイの対象から外すための“切り離しデータ”を保持できるようになっている。或いはカラム毎でなく、ビット線毎にデータラッチを設けて、これにそのビット線をベリファイ対象から外すための切り離しデータを書き込むようにすることもできる。
【００３９】
データラッチ１３０は、図１３Ａに示すように、リセット信号ＲＳＴにより１ページ分が一括リセットされ、またカラムデコーダ４から出力されるカラム選択信号ＣＳＬと活性化信号（セット信号）ＦＣＥＮとのＡＮＤ論理により、選択的にカラム切り離しデータが書き込み可能とされている。このカラム切り離しデータの書き込みは、後に説明するように、電源オン時の初期化動作の一環として自動的に行われる。
【００４０】
この実施の形態において、切り離しの対象となるカラムは、不良カラムの他、ユーザーがアクセスすることができないカラムを含む。ユーザーがアクセスすることができないカラムとは具体的には、図４に示したカラム構成の中の、アクセスが許容されていない追加カラム領域及び、冗長カラム領域の中の不良カラムへの置換に使用されない残りの冗長カラム部分の少なくとも一方である。
【００４１】
これらのユーザーがアクセスできないカラムが、後発的に不良になったとすると、アクセスできないためにそれを一括ベリファイ対象から外すという操作もできない。この様な事態が生じると、書き込み完了の判定出力が正しく得られなくなる。
【００４２】
この実施の形態では、不良カラムに加えて、これらユーザーがアクセスできないカラムについて予め切り離しデータをデータラッチ１３０に書き込む。ここでデータラッチ１３０に書き込まれるカラム切り離しデータは、ＮＭＯＳトランジスタＱＮ３をオフ駆動する“Ｌ”出力データである。この切り離しデータの書き込みによって、対応するカラムは、ベリファイ判定用ＮＭＯＳトランジスタＱＮ１が無効となり、ベリファイ判定の対象から除外される。
【００４３】
図７は、別の一括ベリファイ回路１３の構成例である。この一括ベリファイ回路１３では、階層的なベリファイ判定を行う。即ち、カラム毎に用意された第１の検知線ＣＯＭｉと、その上位の第２の検知線ＬＳＥＮとを有する。回路の簡単化及び面積縮小のため、検知線ＬＳＥＮは通常、メインカラム領域、ＥＣＣ領域及び追加カラム領域で共有する形で配置される。これらの検知線ＣＯＭｉ，ＬＳＥＮは共に、ベリファイ判定に先立ってプリチャージ用ＰＭＯＳトランジスタＱＰ０，ＱＰ１により、Ｖｄｄにプリチャージされる。
【００４４】
検知線ＣＯＭｉと、各センスアンプＰ／Ｂのデータラッチ２１のデータノードＮ１との間には、ベリファイ判定時にオン駆動されるＰＭＯＳトランジスタＱＰ２が接続されている。ベリファイ読み出しの結果、各カラムにおいてデータノードＮ１が全て“Ｈ”（書き込み完了）であれば、ＰＭＯＳトランジスタＱＰ２をオンにしても、検知線ＣＯＭｉは放電されない。一つでもデータノードＮ１が“Ｌ”であると、検知線ＣＯＭｉが放電される。
【００４５】
この第１の検知線ＣＯＭｉのレベル遷移を検知するためのＰＭＯＳトランジスタＱＰ３と、データラッチ１３０で制御されるＰＭＯＳトランジスタＱＰ４とが電源Ｖｄｄと第２の検知線ＬＳＥＮのレベル遷移を検知するためのＮＭＯＳトランジスタＱＮ１のゲートとの間に接続されている。
【００４６】
カラム切り離し用データラッチ１３０は、図６の場合と同様に、ユーザーがアクセスできないカラムについて切り離しデータが書き込まれる。但し図６の場合と逆に、切り離しデータは、ＰＭＯＳトランジスタＱＰ４がオフに保つための“Ｈ”出力データである。即ちデータラッチ１３０にカラム切り離しデータが格納されることで、そのカラムでは、第２の検知線ＣＯＭｉのレベル遷移を検知するＰＭＯＳトランジスタＱＰ３が無効とされる。
【００４７】
検知線ＣＯＭｉにゲートが接続されたＮＭＯＳトランジスタＱＮ４は、そのドレインがＮＭＯＳトランジスタＱＮ１のゲートに接続されており、検知線ＣＯＭｉが“Ｈ”レベルの間、ＮＭＯＳトランジスタＱＮ１をオフに保つ。ＮＭＯＳトランジスタＱＮ１は、チェック信号ＣＨＫによりオンとなるＮＭＯＳトランジスタＱＮ２を介してＶｓｓに接続されている。
【００４８】
あるカラムで第１の検知線ＣＯＭｉが“Ｌ”レベルに遷移すると、ＰＭＯＳトランジスタＱＰ３がオンになり、対応するＮＭＯＳトランジスタＱＮ１がオンになって、第２の検知線ＬＳＥＮが“Ｌ”レベルに遷移する。これが、書き込みベリファイ時、書き込み未完了のカラムがある場合に生じる。
【００４９】
図８はもう一つの一括ベリファイ回路１３の構成例である。その基本構成は、図７と同様であり、カラム毎に第１の検知線ＣＯＭｉが配置され、更にその上位の第２の検知線ＬＳＥＮが配置される。図７に示したＰＭＯＳトランジスタＱＰ２は、図８では各センスアンプＰ／Ｂ内にあるものとして、示されていない。回路の簡単化及び面積縮小のため、検知線ＬＳＥＮは通常、メインカラム領域、ＥＣＣ領域及び追加カラム領域で共有する形で配置される。
【００５０】
このベリファイ回路１３は、一定のカラム不良を許容するために、許容フェイル数設定回路１３４を有する。許容フェイル数設定回路１３４は、選択信号Ｂ０，Ｂ１により選択されて所定のパス電流Ｉｐａｓｓを流すことができる参照電流源回路である。フェイルがあるときに第２の検知線ＬＳＥＮが“Ｌ”レベル遷移して流れるフェイル電流Ｉｆａｉｌと、パス電流Ｉｐａｓｓとを比較するために、カレントミラー回路１３３と、比較回路１３２とを有する。
【００５１】
カレントミラー回路１３３を構成するＰＭＯＳトランジスタＱＰ５のドレインが検知線ＬＳＥＮに接続され、ＰＭＯＳトランジスタＱＰ６のドレインは、許容フェイル数設定回路１３４に接続されている。
【００５２】
ベリファイ時、検知線ＬＳＥＮに流れる電流Ｉｆａｉｌは、カラム不良の数に応じて異なる。比較回路１３２は、このフェイル電流Ｉｆａｉｌがパス電流Ｉｐａｓｓを越えたときに“フェイル”信号を出力する。これにより、一定数のカラム不良までは“パス”とするような、パス／フェイル信号出力を出すことができる。
【００５３】
なお図８において、検知線ＣＯＭｉはカラム単位でパス／フェイルを検知するためのものとしているが、ビット単位でパス／フェイルを判定するように構成することもできる。これは図７に示される、カラム内に複数個あるＰＭＯＳトランジスタＱＰ２を異なるタイミングで駆動することにより、可能である。その場合、許容フェイル数設定回路１３４は、許容カラム数ではなく、許容ビット数を示すことになる。
【００５４】
図９は、この実施の形態のフラッシュメモリの書き込みシーケンスを示している。書き込みコマンドがセットされて書き込みシーケンスが開始される。コマンドに続いてアドレスが入力され（ステップＳ１）、１ページ分の書き込みデータがロードされ（ステップＳ２）、書き込み開始コマンドが入力されると（ステップＳ３）、以下コントローラ１０により制御されて自動的に選択ページへの書き込みが行われる。
【００５５】
まず書き込みデータがビット線にセットされる（ステップＳ４）。その後選択ページに対応する選択ワード線に書き込み電圧を印加して、書き込みが行われる（ステップＳ５）。
【００５６】
少し具体的に説明すれば、書き込みデータ“０”，“１”に応じて、センスアンプ回路２から各選択ビット線を介してＮＡＮＤセルチャネルにはＶｓｓ，Ｖｄｄが与えられる。“１”データ（書き込み禁止）が与えられたＮＡＮＤセルチャネルに、しきい値電圧分の降下なくＶｄｄを転送するためには、一旦選択ゲートトランジスタのゲートに、Ｖｄｄ＋Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）以上の電圧が与えられる。その後選択ゲートトランジスタのゲートをＶｄｄ以下の中間電圧に下げると、ＮＡＮＤセルチャネルはフローティングになる。
【００５７】
この状態で選択ワード線に書き込み電圧が与えられると、“０”書き込みセルでは、浮遊ゲートに電子が注入され、しきい値電圧が正の“０”データが書かれる。“１”書き込みセルではチャネルが電位上昇して、電子注入が生じない。
【００５８】
書き込み電圧印加後、書き込みサイクル数が最大値Ｎｍａｘに達しているか否かが判断される（ステップＳ６）。達していれば強制終了（書き込み失敗）となり、達していなければ、書き込みベリファイが行われる（ステップＳ７）。
【００５９】
ベリファイ読み出し結果のパス／フェイル判定（書き込み完了判定）のステップＳ８は、前述した一括ベリファイ回路１３により行われ、書き込みが完了していなければ再度ステップＳ４に戻って、書き込みが繰り返される。１ページの書き込み完了が確認されると、書き込みベリファイは“パス”となり、書き込み動作は終了する。
【００６０】
以上のデータ書き込み動作において、カラムに後発的な不良（例えばビット線短絡、或いはビット線リーク等）が発生すると、書き込みベリファイがパスせずに、書き込み失敗で終了することになる。不良となったカラムが、ユーザーがアクセスできるカラムであれば、その不良カラムをベリファイ判定の対象から外すように、データラッチ１３０のデータを設定し直すことができる。
【００６１】
しかし、後発的に不良になったカラムが、ユーザーがアクセスできないカラムである場合には、その不良カラムをベリファイ判定対象から外すようにデータラッチ１３０のデータを設定し直すことができない。即ち、ユーザーから見えるカラムアドレス空間に不良がないにも拘わらず、書き込みベリファイがパスせずに、書き込みフェイルとなってしまう。
【００６２】
そこでこの実施の形態では、出荷前に見つけられて冗長セルアレイにより置換される不良カラムに加えて、ユーザーがアクセスできないカラムをベリファイ判定の対象から外す。これは、メモリチップ内でパワーオンリセット動作の一環として自動的に行われる。
【００６３】
図１０は、内部コントローラ１０により制御されるパワーオンリセットのシーケンスを示している。前述のようにメモリセルアレイ１には、初期設定データ領域（ＲＯＭフューズ領域）が定められ、ここに各種初期設定データが記憶されている。この初期設定データには、出荷前のテストの結果明らかになった不良アドレスデータ、各種パラメータデータの他、ユーザーにアクセスが許可されていないカラムアドレス情報も含む。
【００６４】
電源が投入されると、パワーオン検出回路１１がこれを検出し、内部コントローラ１０がその出力を受けて初期化動作を開始する。まず、メモリセルアレイ１内に格納された初期設定データがセンスアンプ回路２に読み出される（ステップＳ１１）。読み出された初期設定データのうち、不良アドレスデータは不良アドレスレジスタ８ａに転送され、格納される（ステップＳ１２）。その他の各種パラメータデータは、読み出された後パラメータデータレジスタ８ｂに転送され、格納される（ステップＳ１３）。ここでのパラメータデータは、特定ユーザー以外非公開とされる追加カラムの使用有無情報を含む。
【００６５】
その後、未使用の冗長カラムを一括ベリファイ対象から切り離し（ステップＳ１４）、不良カラムを一括ベリファイ対象から切り離し（ステップＳ１５）、未使用の追加カラムを一括ベリファイ対象から切り離す（ステップＳ１６）、という一連の動作が行われる。これらのカラム切り離しステップＳ１４−Ｓ１６は、前述した一括ベリファイ回路１３の対応カラムのデータラッチ１３０にカラム切り離しデータをセットする動作であり、その順番は問わない。
【００６６】
ステップＳ１４及びＳ１５は、既に不良アドレスレジスタ８ａに転送されている不良アドレスデータを参照して行うことができ、ステップＳ１６は、パラメータレジスタ８ｂに読み出されている追加カラム使用有無情報に基づいて行われる。
【００６７】
以上のようにこの実施の形態によれば、ユーザーがアクセスできないカラム領域に後発的に不良が発生しても、書き込み完了判定ができなくなるという事態を回避することが可能になる。
【００６８】
ところで上記実施の形態では、電源立ち上げ後の初期化動作の中でカラム切り離し動作が行われるが、その後ユーザーが使用できる追加カラム数を増やしたい場合にも、変更できないようになっている。カラム切り離しデータを保持するデータラッチ１３０は、図１３Ａに示すように、リセット信号ＲＳＴにより１ページ分を一括リセットし、セット信号ＦＣＥＮとカラム選択信号ＣＳＬにより選択的にセットするように構成されているからである。即ち一旦カラム切り離しデータがセットされたデータラッチ１３０を、選択的にリセットすることはできない。
【００６９】
ユーザーにとって使用できる追加カラム数を変更できることのメリットは、例えば、メモリチップを通常より厳しい動作条件で動作させたい場合等に生じる。この場合、通常動作条件では正常であるカラムが不良となると、それに代わって追加カラムを使用する必要が生じるからである。また、メモリチップメーカとしては、追加カラムを使用するユーザーと使用しないユーザーが存在する場合には、メモリチップのＲＯＭ領域に記憶する追加カラム使用有無情報が異なる２種の製品を用意することが必要であり、これは量産性を損なう理由となる。
【００７０】
以上のような理由で、ユーザーがカラム切り離しデータを再設定できるようにする必要性も生じる。切り離しデータの再設定を可能とする一つの手法は、カラム切り離しデータ用データラッチ１３０を、図１３Ｂのように構成すること、即ちカラム単位（或いは数カラム単位）で選択的にリセット可能に構成することである。
【００７１】
図１３Ｂに示すように、セット側と同様に、リセット信号ＲＳＴとカラム選択信号ＣＳＬのＡＮＤ論理により、データラッチ１３０をリセットできるように構成する。この様にデータラッチを構成すれば、一旦設定されたカラム切り離しデータを選択的にリセットして、対応する追加カラムを使用可能にすることができる。
【００７２】
但しこの手法は、センスアンプ回路（ビット線制御回路）の素子数増加、面積増加を伴う。
【００７３】
カラム切り離し用データラッチ１３０の回路構成変更を行うことなく、カラム切り離しデータの再設定を可能とするもう一つの手法は、外部からのコマンド入力により、カラム切り離し作業のやり直しを可能とすることである。
【００７４】
図１１は、その様なカラム切り離しデータの再設定動作フローを示している。このカラム切り離しデータ再設定は、テストモードとして行われる。即ちテストイネーブルコマンドであるコマンドＡを入力することにより、メモリチップはテストモードに設定される。
【００７５】
その後パラメータレジスタ８ａの書き換えを指示するコマンドＢをセットし（ステップＳ２１）、書き換えのアドレス及びデータを入力すると（ステップＳ２２）、これに基づいて内部コントローラ１０は、パラメータレジスタ８ａのデータを書き換える（ステップＳ２３）。具体的にここで想定しているのは、パラメータレジスタ８ａ内にある追加カラム使用有無情報の少なくとも一部について、“使用なし”を“使用あり”に変更することである。
【００７６】
次に、カラム切り離しデータを設定するためのコマンドＣを入力すると（ステップＳ２４）、これを受けて内部コントローラ１０はまず、センスアンプ回路内の全データラッチ１３０を一括リセットする（ステップＳ２５）。以下図１０で説明したと同様に内部コントローラ１０によって、不良カラム切り離しデータ設定（ステップＳ２６）、未使用冗長カラム切り離しデータ設定（ステップＳ２７）及び、未使用追加カラム切り離しデータ設定（ステップＳ２８）が順次実行される。
【００７７】
以上のように、コマンド入力に従って使用できる追加カラム数を変更可能とすることにより、ユーザーは、メモリチップの追加カラムをデータ領域の拡張領域、データの信頼性を向上させるＥＣＣ領域、その他の用途に有効に利用することができる。またこの方式を適用すると、メモリチップ製造メーカーにとっても、追加カラム使用有無情報が異なる２種の製品を用意する必要がなくなり、量産性の点から好ましい。
【００７８】
但し、上述したコマンド入力によるカラム切り離しデータの再設定は、電源をオフにすれば無効になり、再度電源をオンしたときは初期化される。従って、このカラム切り離しデータ設定のやり直しは、電源オンの度に行うことが必要である。
【００７９】
図１１では、コマンドＢの入力に続いて、アドレス及びデータを入力することにより、パラメータレジスタ内の追加カラム使用有無情報を書き換えるようにしている。これに対して、コマンドＢ自身に追加カラム使用有無情報の書き換え指示だけでなく、その書き換え範囲を指示する機能を持たせることもできる。
【００８０】
図１２は、図１１のステップＳ２１のコマンドＢに対応する、カラム切り離し再設定コマンドＢ１，Ｂ２，Ｂ３の例を示している。ここでは、全追加カラム数が６４であり、電源オン時の初期設定動作では全６４追加カラムが切り離される場合を示している。
【００８１】
コマンドＢ１は、追加カラム３２個の使用（即ち、３２個の追加カラム切り離し）を指示し、コマンドＢ２は、追加カラム４８固の使用（即ち、１６個の追加カラム切り離し）を指示し、コマンドＢ３は、全６４個の追加カラムの使用（即ち、追加カラム切り離し０個）を指示するものとする。
【００８２】
これらのコマンドのいずれかが入力されて、そのコマンドの指示に従ってパラメータレジスタ８ａの追加カラム使用有無情報が書き換えられる。その後図１１に示すように、カラム切り離しを指示するコマンドＣを入力すると（ステップＳ２４）、内部コントローラ１０はカラム切り離し用データラッチを一括リセットする（ステップＳ２５）。そして、一部書き換えられたパラメータレジスタ８ａのデータに基づいて、不良カラム切り離し（ステップＳ２６）、未使用冗長カラム切り離し（ステップＳ２７）、及び未使用追加カラム切り離し（ステップＳ２８）が順次行われる。
【００８３】
追加カラム切り離しステップＳ２８は、パラメータレジスタ８ａの書き換えられた追加カラム使用有無情報に基づいて行われるから、前述したコマンドＢ１，Ｂ２或いはＢ３の指示に従って、３２個の追加カラム切り離し、１６個の追加カラム切り離し、或いは追加カラム切り離しなし、のいずれかが選択される。
【００８４】
ここまでデータ書き込み時のベリファイを専ら説明したが、一括ベリファイ回路１３は、データ消去にも用いられる。データ消去は通常ブロック単位で行われ、消去電圧の印加と消去ベリファイとが繰り返される。消去ベリファイ読み出しは、書き込みの場合とバイアス条件は異なるが、基本的な方式は同様であり、センスアンプ回路によりビット線の充電又は放電状態を検出することにより行われる。従って、この実施の形態の一括ベリファイ回路１３により、ユーザーがアクセスできないカラムをベリファイ対象から外した消去ベリファイ判定が可能である。
【００８５】
上記実施の形態では、初期設定データはメモリセルアレイ１内のＲＯＭフューズ領域に格納されているものとした。これに対して、初期設定データの全部又は一部を、レーザ溶断型の機械的フューズ回路もしくは電気的にプログラミングできる電気的フューズ回路からなるフューズボックスに格納してもよい。
【図面の簡単な説明】
【００８６】
【図１】この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図３】ビット線を共有するセンスアンプ配置例を示す図である。
【図４】同フラッシュメモリの１ページのカラム構成を示す図である。
【図５】同フラッシュメモリのセンスアンプの構成を示す図である。
【図６】同フラッシュメモリの一括ベリファイ回路の構成例を示す図である。
【図７】同フラッシュメモリの一括ベリファイ回路の他の構成例を示す図である。
【図８】同フラッシュメモリの一括ベリファイ回路の他の構成例を示す図である。
【図９】同フラッシュメモリの書き込みシーケンスを示す図である。
【図１０】同フラッシュメモリのパワーオンリセット動作のシーケンスを示す図である。
【図１１】他の実施の形態によるカラム切り離しデータ再設定動作フローを示す図である。
【図１２】再設定する追加カラム切り離し数をコマンドにより指定する動作例を示す図である。
【図１３Ａ】カラム切り離しデータを保持する、一括リセット型のデータラッチ構成を示す図である。
【図１３Ｂ】カラム切り離しデータを保持する、選択リセット型のデータラッチ構成を示す図である。
【符号の説明】
【００８７】
１…メモリセルアレイ、２…センスアンプ回路、３…ロウデコーダ、４…カラムデコーダ、５…アドレスレジスタ、６…入出力バッファ、７…アドレス一致検出回路、８ａ…不良アドレスレジスタ、８ｂ…パラメータレジスタ、９…内部電圧発生回路、１０…コントローラ、１１…パワーオン検出回路、１２…ステータスレジスタ、１３…一括ベリファイ回路、１３０…データラッチ、１３１…出力回路、１３３…カレントミラー回路、１３４…許容フェイル数設定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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