(57)【要約】【課題】インバータ回路から多くの輻射ノイズが発生していた。【解決手段】交互に動作して所定の交流電圧を生成する第１ＦＥＴおよび第２ＦＥＴと、生成された上記交流電圧を昇圧してバックライトに印加するトランス装置とを基板に配置したインバータ回路において、第１ＦＥＴと第２ＦＥＴとを単一のパッケージに封入するとともに、当該パッケージから突出した第１ＦＥＴおよび第２ＦＥＴの各出力端子を基板上のパターンによって夫々にトランス装置の１次側の巻線に接続したため、従来の様に別個体にパッケージされた二つのＦＥＴをインバータトランスに接続していた場合と比較し、インバータ回路の面積を全体的に縮小することができ、ＦＥＴパッケージの各端子とインバータトランスの１次側とをより接近させることができ、これらを接続するパターンの総距離が大幅に短縮される。【選択図】図５
2006349906.tif 000002
【特許請求の範囲】
【請求項１】
交互に動作して所定の交流電圧を生成する第１電界効果型トランジスタ（第１ＦＥＴ）および第２電界効果型トランジスタ（第２ＦＥＴ）と、上記交流電圧を昇圧して冷陰極管に印加するトランス装置とを基板に配置したインバータ回路を有し、上記冷陰極管によって液晶パネルを背面から照射させる液晶テレビジョンにおいて、
上記第１ＦＥＴと第２ＦＥＴとは単一のパッケージに封入されるとともに、パッケージにおけるトランス装置と相対する側の縁部からは第１ＦＥＴおよび第２ＦＥＴのドレイン電極が、パッケージにおけるトランス装置と相対する側と反対側の縁部からは第１ＦＥＴおよび第２ＦＥＴのゲート電極とソース電極とが、それぞれに基板上に突出しており、
上記トランス装置は、１次側が第１の巻線と第２の巻線と帰還用巻線とからなるとともに同装置内にて上記パッケージと相対する側から第１の巻線、第２の巻線、帰還用巻線の順にて配設し、
第１ＦＥＴについては、パターンによって、そのドレイン電極を第２の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、
第２ＦＥＴについては、パターンによって、そのドレイン電極を第１の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、
帰還用巻線はその両端を、直流電源と第１ＦＥＴのゲート電極とを接続するパターン部分、および直流電源と第２ＦＥＴのゲート電極とを接続するパターン部分に対して、それぞれに接続し、
かつ、トランス装置の周囲の基板領域のうち上記パッケージと相対する側とは異なる側の領域にそれぞれに確保した第１ＦＥＴのドレイン電極と第２の巻線とを接続するパターン部分の延長部分と第２ＦＥＴのドレイン電極と第１の巻線とを接続するパターン部分の延長部分と、の間にコンデンサを接続したことを特徴とする液晶テレビジョン。
【請求項２】
交互に動作して所定の交流電圧を生成する第１電界効果型トランジスタ（第１ＦＥＴ）および第２電界効果型トランジスタ（第２ＦＥＴ）と、生成された上記交流電圧を昇圧してバックライトに印加するトランス装置とを基板に配置したインバータ回路において、
上記第１ＦＥＴと第２ＦＥＴとを単一のパッケージに封入するとともに、当該パッケージから突出した第１ＦＥＴおよび第２ＦＥＴの各出力端子を基板上のパターンによって夫々にトランス装置の１次側の巻線に接続したことを特徴とするインバータ回路。
【請求項３】
上記トランス装置は、１次側が第１の巻線と第２の巻線と帰還用巻線とからなるとともに同装置内にて上記パッケージと相対する側から第１の巻線、第２の巻線、帰還用巻線の順にて配設し、
上記パッケージにおけるトランス装置と相対する側の縁部からは第１ＦＥＴおよび第２ＦＥＴのドレイン電極が、パッケージにおけるトランス装置と相対する側と反対側の縁部からは第１ＦＥＴおよび第２ＦＥＴのゲート電極とソース電極とが、それぞれに基板上に突出しており、
第１ＦＥＴについては、パターンによって、そのドレイン電極を第１の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、
第２ＦＥＴについては、パターンによって、そのドレイン電極を第２の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、
帰還用巻線はその両端を、直流電源と第１ＦＥＴのゲート電極とを接続するパターン部分、および直流電源と第２ＦＥＴのゲート電極とを接続するパターン部分に対して、それぞれに接続し、
かつ、第１ＦＥＴのドレイン電極と第１の巻線とを接続するパターン部分と、第２ＦＥＴのドレイン電極と第２の巻線とを接続するパターン部分との間に、コンデンサを接続したことを特徴とする請求項２に記載のインバータ回路。
【請求項４】
上記トランス装置は、１次側が第１の巻線と第２の巻線と帰還用巻線とからなるとともに同装置内にて上記パッケージと相対する側から第１の巻線、第２の巻線、帰還用巻線の順にて配設し、
上記パッケージにおけるトランス装置と相対する側の縁部からは第１ＦＥＴおよび第２ＦＥＴのドレイン電極が、パッケージにおけるトランス装置と相対する側と反対側の縁部からは第１ＦＥＴおよび第２ＦＥＴのゲート電極とソース電極とが、それぞれに基板上に突出しており、
第１ＦＥＴについては、パターンによって、そのドレイン電極を第２の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、
第２ＦＥＴについては、パターンによって、そのドレイン電極を第１の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、
帰還用巻線はその両端を、直流電源と第１ＦＥＴのゲート電極とを接続するパターン部分、および直流電源と第２ＦＥＴのゲート電極とを接続するパターン部分に対して、それぞれに接続し、
かつ、トランス装置の周囲の基板領域のうち上記パッケージと相対する側とは異なる側の領域にそれぞれに確保した第１ＦＥＴのドレイン電極と第２の巻線とを接続するパターン部分の延長部分と第２ＦＥＴのドレイン電極と第１の巻線とを接続するパターン部分の延長部分と、の間にコンデンサを接続したことを特徴とする請求項２に記載のインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ（ＦＥＴ）とトランス装置を基板上に配置した液晶テレビジョンおよびインバータ回路に関する。
【背景技術】
【０００２】
従来においては、二つのＦＥＴを基板上に配置してこれらをトランス装置の１次側と接続したインバータ回路を構築する場合、別パッケージのＦＥＴを二つ用意し、それぞれにトランス装置の１次側と電源回路等との間に配置させ、基板上のパターンによって電気的に接続していた。
また、二つの電界効果型トランジスタを使用する従来技術として、特許文献１，２が知られている。
【特許文献１】特開平６‐９６８８８号公報
【特許文献２】特開平７‐６７３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように従来においては、別個体である二つのＦＥＴのパッケージをそれぞれにトランス装置の１次側と電源回路等との間に配置していたため、インバータ回路が全体として大きなものとなり、これらを接続するためのパターンの総距離も長くなっていた。
一方、インバータ回路など基板上に配置した各種回路の特性として、回路の各構成部品を接続するパターンの距離が長い程、周囲に発する輻射ノイズが増大するという側面がある。
特に、インバータ回路は発振により交流を生成し、大きな電流が流れる回路であるためノイズ源となりやすく、従来のようにパターンの総距離が長い状況においては、周囲に発する輻射ノイズが大きく、テレビモニタ等の映像表示装置の画面にノイズの影響が出現し易かった。
【０００４】
本発明は、上記課題に鑑みてなされたもので、画面上に発生しうる輻射ノイズの影響を極力発生させないようにした液晶テレビジョンおよびインバータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために請求項２の発明は、交互に動作して所定の交流電圧を生成する第１電界効果型トランジスタ（第１ＦＥＴ）および第２電界効果型トランジスタ（第２ＦＥＴ）と、生成された上記交流電圧を昇圧してバックライトに印加するトランス装置とを基板に配置したインバータ回路において、上記第１ＦＥＴと第２ＦＥＴとを単一のパッケージに封入するとともに、当該パッケージから突出した第１ＦＥＴおよび第２ＦＥＴの各出力端子を基板上のパターンによって夫々にトランス装置の１次側の巻線に接続した構成としてある。
【０００６】
上記のように構成した請求項２においては、上記第１ＦＥＴと第２ＦＥＴとは単一のパッケージに封入しており、当該パッケージから突出した第１ＦＥＴおよび第２ＦＥＴの各出力端子を基板上のパターンによって夫々にトランス装置の１次側の巻線に接続している。
すなわち、従来のように別個体としてのパッケージを二つ用いるのではなく、二つのＦＥＴを封入した１つのパッケージをトランス装置と接続するため、回路全体が小型化されて基板上のパターンの総距離を短縮でき、その結果、回路から発せられる輻射ノイズを大幅に低減することができる。
【０００７】
請求項３の発明は、請求項２に記載のインバータ回路において、上記トランス装置は、１次側が第１の巻線と第２の巻線と帰還用巻線とからなるとともに同装置内にて上記パッケージと相対する側から第１の巻線、第２の巻線、帰還用巻線の順にて配設し、上記パッケージにおけるトランス装置と相対する側の縁部からは第１ＦＥＴおよび第２ＦＥＴのドレイン電極が、パッケージにおけるトランス装置と相対する側と反対側の縁部からは第１ＦＥＴおよび第２ＦＥＴのゲート電極とソース電極とが、それぞれに基板上に突出しており、第１ＦＥＴについては、パターンによって、そのドレイン電極を第１の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、第２ＦＥＴについては、パターンによって、そのドレイン電極を第２の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、帰還用巻線はその両端を、直流電源と第１ＦＥＴのゲート電極とを接続するパターン部分、および直流電源と第２ＦＥＴのゲート電極とを接続するパターン部分に対して、それぞれに接続し、かつ、第１ＦＥＴのドレイン電極と第１の巻線とを接続するパターン部分と、第２ＦＥＴのドレイン電極と第２の巻線とを接続するパターン部分との間に、コンデンサを接続した構成としてある。
【０００８】
上記のように構成した請求項３においては、トランス装置は、１次側が第１の巻線と第２の巻線と帰還用巻線とからなるとともに、同装置内にて各巻線を上記パッケージと相対する側から第１の巻線、第２の巻線、帰還用巻線の順にて配設している。また、パッケージにおけるトランス装置と相対する側の縁部からは、第１ＦＥＴおよび第２ＦＥＴのドレイン電極が、パッケージにおけるトランス装置と相対する側と反対側の縁部からは、第１ＦＥＴおよび第２ＦＥＴのゲート電極とソース電極とが、それぞれに基板上に突出している。かかる位置関係において、第１ＦＥＴについては、そのドレイン電極を第１の巻線に対してパターンにより接続し、第２ＦＥＴについては、そのドレイン電極を第２の巻線に対してパターンにより接続している。さらに、第１ＦＥＴでは、そのゲート電極を直流電源に対し、ソース電極をグランドに対し、第２ＦＥＴでは、そのゲート電極を直流電源に対し、ソース電極をグランドに対し、それぞれにパターンにより接続している。
さらに、上記帰還用巻線はその両端を、直流電源と第１ＦＥＴのゲート電極とを接続するパターン部分、および直流電源と第２ＦＥＴのゲート電極とを接続するパターン部分に対して、それぞれに接続している。さらに、第１ＦＥＴのドレイン電極と第１の巻線とを接続するパターン部分と、第２ＦＥＴのドレイン電極と第２の巻線とを接続するパターン部分との間には、共振用のコンデンサを接続している。
かかる具体的な接続態様とすれば、パッケージとトランス装置の１次側との距離を非常に近距離とすることができ、パターンの総距離を従来より大幅に短くできる。
【０００９】
パッケージとトランス装置等との接続態様の別例として、請求項４の発明は、請求項２に記載のインバータ回路において、上記トランス装置は、１次側が第１の巻線と第２の巻線と帰還用巻線とからなるとともに同装置内にて上記パッケージと相対する側から第１の巻線、第２の巻線、帰還用巻線の順にて配設し、上記パッケージにおけるトランス装置と相対する側の縁部からは第１ＦＥＴおよび第２ＦＥＴのドレイン電極が、パッケージにおけるトランス装置と相対する側と反対側の縁部からは第１ＦＥＴおよび第２ＦＥＴのゲート電極とソース電極とが、それぞれに基板上に突出しており、第１ＦＥＴについては、パターンによって、そのドレイン電極を第２の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、第２ＦＥＴについては、パターンによって、そのドレイン電極を第１の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、帰還用巻線はその両端を、直流電源と第１ＦＥＴのゲート電極とを接続するパターン部分、および直流電源と第２ＦＥＴのゲート電極とを接続するパターン部分に対して、それぞれに接続し、かつ、トランス装置の周囲の基板領域のうち上記パッケージと相対する側とは異なる側の領域にそれぞれに確保した第１ＦＥＴのドレイン電極と第２の巻線とを接続するパターン部分の延長部分と第２ＦＥＴのドレイン電極と第１の巻線とを接続するパターン部分の延長部分と、の間にコンデンサを接続した構成としてある。
【００１０】
請求項４の発明は上記請求項３と異なり、第１ＦＥＴのドレイン電極が第２の巻線に対し、第２ＦＥＴのドレイン電極が第１の巻線に対し、それぞれパターンによって接続される点で相違する。また、上記コンデンサが、トランス装置の周囲の基板領域のうち上記パッケージと相対する側とは異なる側の領域にそれぞれに確保した第１ＦＥＴのドレイン電極と第２の巻線とを接続するパターン部分の延長部分と第２ＦＥＴのドレイン電極と第１の巻線とを接続するパターン部分の延長部分と、の間に接続される点においても相違する。
すなわち、コンデンサをトランス装置とパッケージとに挟まれた基板領域とは別の領域に配設するため、トランス装置とパッケージとをより接近させることが可能となり、その結果、パターンの総距離が一層短縮される。
【００１１】
上記の各構成を踏まえて、請求項１の発明は、交互に動作して所定の交流電圧を生成する第１電界効果型トランジスタ（第１ＦＥＴ）および第２電界効果型トランジスタ（第２ＦＥＴ）と、上記交流電圧を昇圧して冷陰極管に印加するトランス装置とを基板に配置したインバータ回路を有し、上記冷陰極管によって液晶パネルを背面から照射させる液晶テレビジョンにおいて、上記第１ＦＥＴと第２ＦＥＴとは単一のパッケージに封入されるとともに、パッケージにおけるトランス装置と相対する側の縁部からは第１ＦＥＴおよび第２ＦＥＴのドレイン電極が、パッケージにおけるトランス装置と相対する側と反対側の縁部からは第１ＦＥＴおよび第２ＦＥＴのゲート電極とソース電極とが、それぞれに基板上に突出しており、上記トランス装置は、１次側が第１の巻線と第２の巻線と帰還用巻線とからなるとともに同装置内にて上記パッケージと相対する側から第１の巻線、第２の巻線、帰還用巻線の順にて配設し、第１ＦＥＴについては、パターンによって、そのドレイン電極を第２の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、第２ＦＥＴについては、パターンによって、そのドレイン電極を第１の巻線に対し、ゲート電極を直流電源に対し、ソース電極をグランドに対してそれぞれに接続し、帰還用巻線はその両端を、直流電源と第１ＦＥＴのゲート電極とを接続するパターン部分、および直流電源と第２ＦＥＴのゲート電極とを接続するパターン部分に対して、それぞれに接続し、かつ、トランス装置の周囲の基板領域のうち上記パッケージと相対する側とは異なる側の領域にそれぞれに確保した第１ＦＥＴのドレイン電極と第２の巻線とを接続するパターン部分の延長部分と第２ＦＥＴのドレイン電極と第１の巻線とを接続するパターン部分の延長部分と、の間にコンデンサを接続した構成としてある。
【００１２】
このような、より具体的な構成において請求項２，請求項４の各発明と同様の作用および効果を奏することは言うまでもない。
【発明の効果】
【００１３】
以上説明したように本発明によれば、基板上において、第１ＦＥＴと第２ＦＥＴとが封入された単一のパッケージを配置するとともにこれをトランス装置の１次側とパターン接続したため、インバータ回路全体が小型化され、従来と比較して基板上のパターンの総距離が短縮され、その結果、ＦＥＴやトランスを発生源として周囲に影響を与える輻射ノイズの発生を極力抑制することができる。
【発明を実施するための最良の形態】
【００１４】
下記の順序に従って本発明の実施形態について説明する。
（１）液晶テレビジョンの概略構成
（２）実施例１
（３）実施例２
【００１５】
（１）液晶テレビジョンの概略構成
図１は、本発明の実施形態にかかる液晶テレビジョン１００の概略構成をブロック図により示している。
液晶テレビジョン１００は、概略、チューナ回路１０と、画像データ生成回路２０と、パネル駆動回路３０と、液晶パネル４０と、電源回路５０と、マイコン６０と、インバータ回路７０と、バックライト８０とからなる。上記構成においてマイコン６０は、液晶テレビジョン１００を構成する各部と電気的に接続しており、マイコン６０内部の構成部品としてのＣＰＵが、同じくマイコン６０内の構成部品であるＲＯＭやＲＡＭなどに書き込まれた各プログラムに従って、液晶テレビジョン１００全体を制御する。ＣＰＵやＲＯＭやＲＡＭについては図示を省略している。
【００１６】
チューナ回路１０は、マイコン６０の制御により、アンテナ１０ａを介してテレビジョン放送信号を受信する。チューナ回路１０は、所定の信号増幅処理等を行いつつ、テレビジョン放送信号から中間周波信号としての映像信号を抽出し、画像データ生成回路２０へ出力する。
画像データ生成回路２０は、入力した映像信号をその信号レベルに応じてデジタル信号化するとともに、映像信号から抽出した輝度信号と色差信号とに基づいてマトリクス変換処理を行ない、画像データとしてのＲＧＢ（レッド、グリーン、ブルー）信号を生成する。
【００１７】
パネル駆動回路３０では、上記ＲＧＢ信号を入力するとともにＲＧＢ信号に対して液晶パネル４０の画素数（横縦比、ｍ：ｎ）に合わせたスケーリング処理を行い、液晶パネル４０に表示する１画面分の画像データを生成する。そして、このように生成された画像データを液晶パネル４０に出力することにより、液晶パネル４０に画像データに基づく画像表示をさせる。
電源回路５０は、外部の商用電源等から電源電圧（交流）の供給を受けるとともに、同供給された電源電圧を、マイコン６０を始めインバータ回路７０等、各回路へ供給する。電源回路５０は、必要に応じて各回路へ供給する電圧を交流から直流へと変換する。
【００１８】
バックライト８０は、液晶パネル４０を背面から照射する光源の役割を果たす。本実施形態では、バックライトとして冷陰極管を用いる。
インバータ回路７０は、電源回路５０から供給された直流電圧を交流電圧に変換し、駆動信号としての当該交流電圧をバックライト８０に供給し、バックライト８０を点灯させる。
【００１９】
（２）実施例１
図２は、実施例１にかかるインバータ回路７０とバックライト８０とを回路図により示している。
インバータ回路７０はいわゆる自励式発振回路であり、ＦＥＴパッケージ７１およびインバータトランス７２が組み込まれている。ＦＥＴパッケージ７１は、通称ＳＯ８と呼ばれるパッケージであり、第１ＦＥＴ７１ａと第２ＦＥＴ７１ｂという２つのＦＥＴが封入されている。
電源回路５０から供給されたバイアス電源（直流電圧）は、第１ＦＥＴ７１ａ、第２ＦＥＴ７１ｂの各ゲート電極に印加される。第１ＦＥＴ７１ａと第２ＦＥＴ７１ｂとは交互にオン・オフを繰り返すことで、インバータトランス７２の１次側に所定周波数の交流電圧を出力する。
【００２０】
インバータトランス７２の１次側は、第１ＦＥＴ７１ａのドレイン電極と一端において接続する第１の巻線Ｔａと、第２ＦＥＴ７１ｂのドレイン電極と一端において接続する第２の巻線Ｔｂと、帰還用巻線Ｔｃとから構成される。また、インバータトランス７２の２次側は、第３の巻線Ｔｄと、第４の巻線Ｔｅとから構成される。さらに、第１の巻線Ｔａの他端および第２の巻線Ｔｂの他端の夫々には、約１２Ｖの正電源が供給されている。帰還用巻線Ｔｃは、増幅された出力の一部をＦＥＴパッケージ７１の入力側に戻し、これをさらに増幅させるという循環作用を生じさせる。
かかる構成において、インバータトランス７２は、１次側に出力された交流電圧を昇圧し、当該昇圧後の交流電圧をバックライト８０に印加することにより、同バックライト８０を点灯させる。
【００２１】
本発明の特徴は、上記のように二つのＦＥＴを封入したＦＥＴパッケージ７１をインバータトランス７２の１次側に接続して、回路全体の面積を小型化したことにある。
図３は、液晶テレビジョン１００の筺体内に配設されるメイン基板の表面（部品面）側から見たＦＥＴパッケージ７１とインバータトランス７２との位置関係およびインバータトランス７２内部の構成を示し、図４はＦＥＴパッケージ７１の構成を簡略的に示している。
【００２２】
ここで図４に示すように、ＦＥＴパッケージ７１には、第１ＦＥＴ７１ａと第２ＦＥＴ７１ｂとが封入されており、パッケージの両脇縁部からは１〜８までの端子が外部に突出している。具体的には、端子１は第１ＦＥＴ７１ａのソース電極と、端子２は第１ＦＥＴ７１ａのゲート電極と、端子７，８は第１ＦＥＴ７１ａのドレイン電極と、それぞれ接続している。さらに、端子３は第２ＦＥＴ７１ｂのソース電極と、端子４は第２ＦＥＴ７１ｂのゲート電極と、端子５，６は第２ＦＥＴ７１ｂのドレイン電極と、それぞれ接続している。
【００２３】
また、図３に示すように、メイン基板においては、インバータトランス７２を部品面側に固定する一方、同図の鎖線で示すように、ＦＥＴパッケージ７１および共振用のコンデンサＣはメイン基板の裏面（パターン面）側に固定する。
インバータトランス７２の内部では、周囲の縁部のうちＦＥＴパッケージ７１と最も接近する側の縁部から、第１の巻線Ｔａ、第２の巻線Ｔｂ、帰還用巻線Ｔｃの順に、徐々に同縁部から遠ざかるように１次側の各巻線が配置されている。同図中のＴａ１，Ｔａ２，Ｔｂ１，Ｔｂ２，Ｔｃ１，Ｔｃ２，の符号は、それぞれ第１の巻線Ｔａ、第２の巻線Ｔｂ、帰還用巻線Ｔｃの接続端子の位置を示している。
【００２４】
次に、メイン基板のパターン面における接続態様について説明する。
図５は、メイン基板のパターン面におけるＦＥＴパッケージ７１周辺のパターン設計を示している。つまり、図３と５とがメイン基板の表と裏になる。
同図では、部品面側に固定されているインバータトランス７２の外周を鎖線により示している。また、ドット柄を表示した領域を、各端子を接続するパターンとし、かかるパターンの接続によって、図２に示した回路を実現している。
【００２５】
すなわち、第１ＦＥＴ７１ａについては、ドレイン電極に対応する端子７，８は、第１の巻線Ｔａの接続端子Ｔａ２と接続し、ゲート電極に対応する端子２は、バイアス電源と接続し、ソース電極に対応する端子１は、グランドＧＮＤに接続するように、パターンを形成している。
また、第２ＦＥＴ７１ｂについては、ドレイン電極に対応する端子５，６は、第２の巻線Ｔｂの接続端子Ｔｂ１と接続し、ゲート電極に対応する端子４は、バイアス電源と接続し、ソース電極に対応する端子３は、グランドＧＮＤに接続するように、パターンを形成している。
【００２６】
さらに、帰還用巻線Ｔｃの接続端子Ｔｃ２から延出したパターンを、端子２とバイアス電源とを接続するパターン部分に接続し、帰還用巻線Ｔｃの接続端子Ｔｃ１から延出したパターンを、端子４とバイアス電源とを接続するパターン部分に接続している。
さらに、第１の巻線Ｔａの接続端子Ｔａ１および第２の巻線Ｔｂの接続端子Ｔｂ２と約１２Ｖの正電源とを接続するパターンを形成している。
【００２７】
さらに、端子７，８と第１の巻線Ｔａの接続端子Ｔａ２とを結ぶパターン部分と、端子５，６と第２の巻線Ｔｂの接続端子Ｔｂ１とを結ぶパターン部分との間には、共振用のコンデンサＣを接続する。当該コンデンサＣは、パターン面上であって、接近しあうＦＥＴパッケージ７１及びインバータトランス７２の縁部の間の領域に配置する。
なお、上記各パターンは、パターン面上にて各端子間を可能な限り最短距離にて接続するように設計する。
【００２８】
このように、インバータトランス７２の１次側に二つのＦＥＴを封入したＦＥＴパッケージ７１を接続したため、従来の様に別個体にパッケージされた二つのＦＥＴをインバータトランスに接続していた場合と比較して、メイン基板においてインバータ回路７０が占める面積を全体的に縮小することができる。すなわち、ＦＥＴパッケージ７１の各端子とインバータトランス７２の１次側とをより接近させることができ、これらを接続するパターンの総距離が大幅に短縮され、その結果、ＦＥＴやインバータトランスを発生源とする輻射ノイズの発生を極力抑制することが可能となる。
さらに、上記パターンは、各端子間を太く短く接続するほど輻射ノイズを低減できることから、上記の様に極力最短距離としたパターンを、可能な範囲にて太くするように設計してもよい。
【００２９】
（３）実施例２
パターン面におけるパターン設計の具体例は、図５に示したものに限られない。
図６は、メイン基板のパターン面におけるＦＥＴパッケージ７１周辺のパターン設計であって、図５とは異なる例を示している。
同図も基本的には図２に示した回路を実現するものであるが、第１ＦＥＴ７１ａのドレインを第２の巻線Ｔｂに、第２ＦＥＴ７１ｂのドレインを第１の巻線Ｔａに接続する点で図２の接続態様と相違する。また、コンデンサＣのパターン面上における設置位置が図５とは異なる。
【００３０】
すなわち実施例２においては、第１ＦＥＴ７１ａについては、ドレイン電極に対応する端子７，８は、第２の巻線Ｔｂの接続端子Ｔｂ１と接続し、ゲート電極に対応する端子２は、バイアス電源と接続し、ソース電極に対応する端子１は、グランドＧＮＤに接続するように、パターンを形成している。
また、第２ＦＥＴ７１ｂについては、ドレイン電極に対応する端子５，６は、第１の巻線Ｔａの接続端子Ｔａ１と接続し、ゲート電極に対応する端子４は、バイアス電源と接続し、ソース電極に対応する端子３は、グランドＧＮＤに接続するように、パターンを形成している。
【００３１】
さらに、帰還用巻線Ｔｃの接続端子Ｔｃ２から延出したパターンを、端子２とバイアス電源とを接続するパターン部分に接続し、帰還用巻線Ｔｃの接続端子Ｔｃ１から延出したパターンを、端子４とバイアス電源とを接続するパターン部分に接続している。
さらに、第１の巻線Ｔａの接続端子Ｔａ２および第２の巻線Ｔｂの接続端子Ｔｂ２と約１２Ｖの正電源とを接続するパターンを形成している。
【００３２】
さらに、端子７，８と第２の巻線Ｔｂの接続端子Ｔｂ１とを結ぶパターン部分および端子５，６と第１の巻線Ｔａの接続端子Ｔａ１とを結ぶパターン部分からは、ＦＥＴパッケージ７１とインバータトランス７２とが並ぶ方向とは別の方向に向かって、インバータトランス７２の外周よりも外側に僅かにパターンを延長し、この二つの僅かに延長されたパターン部分の間に上記コンデンサＣを接続する。
【００３３】
つまり実施例２においては、コンデンサＣは、接近しあうＦＥＴパッケージ７１及びインバータトランス７２の縁部の間の領域からは外れた、その他のインバータトランス７２周囲の空き領域に配置される。そのため、図６に示すように、実施例１にも増してＦＥＴパッケージ７１とインバータトランス７２との距離を縮めることができる。
その結果、より一層インバータ回路７０全体の小型化およびＦＥＴパッケージ７１の各端子とインバータトランス７２の１次側とを接続するパターンの総距離の短縮化を図ることができる。
【図面の簡単な説明】
【００３４】
【図１】液晶テレビジョンの回路構成を示したブロック図。
【図２】インバータ回路を中心とする回路図。
【図３】部品面の側から見たインバータトランスなどの配置状態を示した図。
【図４】ＦＥＴパッケージの概略構成を示した図。
【図５】実施例１にかかるパターン設計を示した図。
【図６】実施例２にかかるパターン設計を示した図。
【符号の説明】
【００３５】
１０…チューナ回路
２０…画像データ生成回路
３０…パネル駆動回路
４０…液晶パネル
５０…電源回路
６０…マイコン
７０…インバータ回路
７１…ＦＥＴパッケージ
７１ａ…第１ＦＥＴ
７１ｂ…第２ＦＥＴ
７２…インバータトランス
８０…バックライト
１００…液晶テレビジョン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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