(57)【要約】【課題】サリサイド技術を用いた半導体装置では、低コストかつ短工程でＭＩＳ型トランジスタのゲート電極と拡散領域との短絡を防ぐことが困難であった。【解決手段】ゲート部とソース・ドレイン部とを有する半導体素子であって、ゲート部は、ゲート電極の側部にサイドウォールを備える。サイドウォールの上端部がゲート電極の上端部よりも高く形成しており、サイドウォールのゲート電極に接する面は、ゲート電極上面に対してほぼ直角である。サリサイド技術を用いても、ゲート電極上に形成されたチタンと、サイドウォールおよびソース・ドレイン部上に形成されたチタンとは離間した状態となっており、シリサイドによるゲート電極とその他の部分との短絡を防止する。【選択図】図１
2006080321.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設ける能動領域にゲート部と拡散領域とを有する半導体素子を設け、前記ゲート部は、ゲート電極の側部にサイドウォールを備える半導体装置において、
前記サイドウォールの上端部を前記ゲート電極の上端部よりも高くしたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極の上端部には、前記ゲート電極を構成する材料と高融点金属とからなる第1の合金層を有し、
前記サイドウォールの表面には、前記サイドウォールを構成する材料と高融点金属とからなる第２の合金層を有し、
前記拡散領域の表面には、前記拡散領域を構成する半導体材料と高融点金属とからなる第３の合金層を有し、
前記第１の合金層と前記第２の合金層とは離間することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート部の上部は凹部形状を有することを特徴とする請求項１から２に記載の半導体装置。
【請求項４】
前記凹部の内壁である前記サイドウォールの側面は、前記凹部の底部である前記ゲート電極の上面に対してほぼ直角であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板に能動領域を設ける工程と、前記能動領域にゲート電極を形成する工程と、前記ゲート電極の上部すべてを覆う犠牲層を形成する工程と、前記半導体基板上に絶縁体からなる膜を形成し、前記ゲート電極と前記犠牲層との側部に前記絶縁体からなる膜を残しサイドウォールとして形成する工程と、前記能動領域に拡散領域を形成する工程と、前記犠牲層を除去する工程と、前記半導体基板上に高融点金属を形成する工程と、
加熱処理によって、前記ゲート電極の上部には前記ゲート電極を構成する材料と前記高融点金属とからなる第1の合金層と、
前記サイドウォールの表面には前記サイドウォールを構成する材料と前記高融点金属とからなる第２の合金層と、
前記拡散領域の表面には前記拡散領域を構成する半導体材料と前記高融点金属とからなる第３の合金層とを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、さらに詳しくはゲート電極および拡散領域の構成材料と金属による合金層をゲート電極上および拡散領域上に形成する技術を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置における高速応答性への要求に伴い、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのゲート電極および拡散領域の配線抵抗の影響が無視できなくなってきている。配線抵抗の増大はトランジスタの応答速度を低下させる大きな要因の一つであり、半導体装置にとって深刻な課題である。そこで配線抵抗を低減する手法としてサリサイド技術が考案され、一般的に広く用いられている。
【０００３】
サリサイド（Ｓａｌｉｃｉｄｅ）技術とは、ＭＩＳ型トランジスタなどの各電極にシリサイド（金属とシリコンとの合金）を形成することで抵抗成分を下げる構造のことである。サリサイド技術を用いることでゲート電極や拡散領域、多結晶シリコン配線などを同時に低抵抗化することができるため、電極の低抵抗化技術として大変注目されている技術の一つである。
【０００４】
シリサイドの形成にはいくつかの方法があるが、最も良く用いられているのは高融点金属をウェハ全面に成膜し、加熱処理を行ってゲート電極や拡散領域上にシリサイドを形成し、未反応の高融点金属を除去する方法である。この方法を用いることで、新規の工程をほとんど追加することなくシリサイドを形成することが可能である。
【０００５】
サリサイド技術は、速い応答速度を要求する半導体装置に用いられるものであるが、このような半導体装置においては、ＭＩＳ型トランジスタの微細化も同様に行われる場合が多い。微細化したＭＩＳ型トランジスタは、短チャネル効果と呼ばれる問題が起こりやすく、これを防止するために、ＭＩＳ型トランジスタのゲート電極の側部にサイドウォールを設ける構造を採用している場合が多い。
サイドウォールの形成方法は、ＰＳＧ（リン含有のシリコン酸化膜）などのシリコンを含有した絶縁体からなる膜を加工し、ゲート電極の側部にサイドウォールを形成する。
【０００６】
このように、サイドウォールを備えたＭＩＳ型トランジスタを有する半導体装置に対して、サリサイド技術を用いると、サイドウォール上にもシリサイドが形成されてしまい、本来は電気的に絶縁されていなければならないゲート電極と拡散領域とが短絡してしまうと言う不具合が生じてしまう。
【０００７】
このような問題を解決するため、サリサイド技術を用い、かつゲート電極の側部にサイドウォールを有しながらも、そのサイドウォールの形状を工夫することで、ゲート電極と拡散領域との電気的絶縁性を実現する手法が開示されている（例えば、特許文献１参照。）。
【０００８】
図１５は、特許文献１に示した従来技術を示す図である。１１は半導体基板、１３は素子分離絶縁膜、１７はゲート酸化膜、２０はゲート電極、２５は低濃度拡散領域、２８と２９と３０と３１と３２と３３とは絶縁膜、３７と３８とは高濃度拡散領域、４３と４４と４５とは合金層である。この合金層は、シリサイドである。
絶縁膜２８、２９、３０でサイドウォール３５を構成し、絶縁膜３０、３１、３２でサ
イドウォール３６を構成している。ゲート電極２０の側部には、サイドウォール３５、３６とが形成しており、このサイドウォールとゲート電極２０とでゲート部を形成し、低濃度拡散領域２５と高濃度拡散領域３７、３８とでソース・ドレイン部を形成している。
ゲート電極２０の上部には合金層４３が形成しており、サイドウォール３５、３６の上部には合金層４５が形成してあり、高濃度拡散領域３８の上部には合金層４４が形成してある。
【０００９】
このサイドウォールには溝が設けてあるので、ゲート電極の上部の合金層４３と高濃度拡散領域３８の上部の合金層４４とは接することはなく、したがって、ゲート部とソース・ドレイン部とが短絡してしまうという不具合は起きないのである。
【００１０】
次に、図面を用いて、特許文献１に示した従来技術によるサリサイド技術を用いた半導体装置の製造方法について説明する。以下の説明では、半導体基板１１にはシリコン基板を、ゲート電極２０の材料には多結晶シリコンを用いている。
【００１１】
図９に示すように、公知の材料および方法によって半導体基板１１上に素子分離絶縁膜１３、ゲート酸化膜１７、ゲート電極２０、低濃度拡散領域２５を形成する。
【００１２】
次に図１０に示すように、半導体基板１１上全面に絶縁膜２８、２９、３０を成膜する。このとき、絶縁膜２９の材料は、絶縁膜２８および３０の材料よりも、同一条件でのエッチングにおいてエッチングレートが高い材料を用いる。
【００１３】
次に図１１に示すように、半導体基板１１全面を反応性異方性エッチング処理を行うことで絶縁膜２８、２９、３０をゲート電極２０のサイドウォール３５として残す。このときサイドウォール３５の表面は、絶縁膜２８、２９、３０が交互に露出している。
【００１４】
次に図１２に示すように、ゲート電極２０およびサイドウォール３５をマスクとして高濃度のイオン注入を行い、高濃度拡散領域３７を形成する。
【００１５】
次に、図１０から図１２に示す工程と同様に、半導体基板１１全面に絶縁体からなる膜を形成し、半導体基板１１全面へ反応性異方性エッチング処理を行い、高濃度のイオン注入を行い、高濃度拡散領域３８を形成する。
次に、図１０から図１２と同様の工程を再度１回行う。これにより、サイドウォール３５の側部には、絶縁膜３１、３２、３３からなるサイドウォール３６が形成され、ゲート電極２０の側部にサイドウォール３５、３６を有する図１３に示す構造体を得ることができる。
【００１６】
次に、図１４に示すように選択的なエッチングを行い、エッチングレートの高い絶縁体からなる膜の露出した部分のみを除去することで、サイドウォール３５、３６の表面を凹凸形状にする。選択的なエッチング方法としてはＨＦガスによるエッチング等を用いることができる。
【００１７】
次に図１５に示すように、半導体基板１１上全面に高融点金属を形成し、アニール処理を行い、ゲート電極２０の上部に合金層４３が形成され、サイドウォール３５、３６の上部には合金層４５が形成され、高濃度拡散領域３８の上部に合金層４４が形成される。これらの合金層は、高融点金属と半導体との合金層であり、シリサイドである。このとき、サイドウォール３５、３６の上にもシリサイドが形成されるが、サイドウォールに溝が形成されているために、ゲート電極と拡散領域との短絡を防ぐのである。
【００１８】
ところで、ゲート電極の側部に設けるサイドウォールの上部に形成したシリサイドを選
択的に除去する方法も提案されている（例えば、特許文献２参照。）。
特許文献２に示した従来技術では、プラズマを用いたドライエッチングにより、選択的にサイドウォールの上部のシリサイドを除去するものである。
【００１９】
【特許文献１】特開平９−１８６３１７号公報（第３頁から４頁、図１１）
【特許文献２】特開平５−１０９６５２号公報（第２頁から３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
特許文献１に示した従来技術は、サイドウォールに設けた溝によりシリサイドによる短絡を防止することができるが、サイドウォールに溝を設けるための製造工程が複雑になるという問題がある。すなわち、絶縁膜の形成と全面への反応性異方性エッチング処理とイオン注入による拡散領域の形成という一連の製造工程を２回以上行う必要があり、かなり長い製造工程となる。したがって、低コスト化が要求されている半導体装置においては、この製造方法を採用することができないという問題がある。
【００２１】
また、特許文献２に示した従来技術は、サイドウォールの上部のシリサイドを除去するために、プラズマを用いたドライエッチングを行うため、半導体素子がプラズマにさらされる時間が長くなり、プラズマによるダメージによって半導体素子が破壊されてしまうという問題点がある。
【００２２】
特許文献１に示した従来技術も特許文献２に示した従来技術も、サイドウォールを備えたＭＩＳ型トランジスタを有する半導体装置に対して、サリサイド技術を用いる際の問題点を解決する方法とは言えず、微細化し高速動作を要求する半導体装置においては、依然としてゲート部とソース・ドレイン部との短絡の問題は解決できていない。
【００２３】
そこで本発明は以上の問題点を解決するためになされたものであり、その目的とするところは、ゲート電極および拡散領域間の短絡を防止し、かつ短工程で低コストな半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明の半導体装置は下記の構成を採用する。
【００２５】
半導体基板に設ける能動領域にゲート部と拡散領域とを有する半導体素子を設け、ゲート部は、ゲート電極の側部にサイドウォールを備える半導体装置において、
サイドウォールの上端部をゲート電極の上端部よりも高くしたことを特徴とする。
【００２６】
ゲート電極の上端部には、ゲート電極を構成する材料と高融点金属とからなる第1の合金層を有し、サイドウォールの表面には、サイドウォールを構成する材料と高融点金属とからなる第２の合金層を有し、拡散領域の表面には、拡散領域を構成する半導体材料と高融点金属とからなる第３の合金層を有し、第１の合金層と第２の合金層とは離間することを特徴とする。
【００２７】
ゲート部の上部は凹部形状を有することを特徴とする。
【００２８】
凹部の内壁であるサイドウォールの側面は、凹部の底部であるゲート電極の上面に対してほぼ直角であることを特徴とする。
【００２９】
上記目的を達成するために、本発明の半導体装置の製造方法は下記の方法を採用する。
【００３０】
半導体基板に能動領域を設ける工程と、能動領域にゲート電極を形成する工程と、  ゲート電極の上部すべてを覆う犠牲層を形成する工程と、半導体基板上に絶縁体からなる膜を形成し、ゲート電極と犠牲層との側部に絶縁体からなる膜を残しサイドウォールとして形成する工程と、能動領域に拡散領域を形成する工程と、犠牲層を除去する工程と、半導体基板上に高融点金属を形成する工程と、
加熱処理によって、ゲート電極の上部にはゲート電極を構成する材料と高融点金属とからなる第1の合金層と、
サイドウォールの表面にはサイドウォールを構成する材料と高融点金属とからなる第２の合金層と、
拡散領域の表面には拡散領域を構成する半導体材料と高融点金属とからなる第３の合金層とを形成する工程と、を有することを特徴とする。
【発明の効果】
【００３１】
本発明の半導体装置は、サリサイド技術を用いてもゲート電極と拡散領域との短絡を防止することができる。したがって、半導体装置の歩留まりを大幅に向上させることができる。しかも、本発明の半導体装置を製造する際にも、特別に新規のマスク作成やホトリソグラフィ工程、エッチング工程などの追加は必要ないので、低コストな半導体装置を提供することができる。
新規のホトリソグラフィ工程の追加がないと言うことは、位置合わせ精度の累積誤差を増加させる可能性がないということであり、微細な半導体素子の形成において歩留まりを低下させないで済むという効果がある。また、プラズマ処理工程のようなプラズマによるダメージが起こりやすい工程も追加することはないので、半導体装置の歩留まりを低下させることはない。
【発明を実施するための最良の形態】
【００３２】
本発明の半導体装置は、ゲート電極の側部に設けるサイドウォールの上端部が、ゲート電極２０の上端部よりも高く位置している。また、ゲート電極とサイドウォールとを有するゲート部の上部は、凹部形状を有している。
この凹部の内壁となるサイドウォールの側面は、この凹部の底部となるゲート電極の上面に対してほぼ直角である。つまり、サイドウォールのゲート電極に接する面は、ゲート電極の上面に対してほぼ直角であって、サイドウォールがゲート電極の上面を覆うことはない。
このため、サイドウォールの上部に形成する合金層は、ゲート電極の上部に形成する合金層と接することはなく、したがって、ゲート電極とその他の部分とが短絡することを防止できるのである。
【００３３】
[構造の説明：図１]
以下、本発明の半導体装置について詳細に図面に基づいて説明する。図１は本発明の半導体装置を説明するための構造断面図である。
図1において、１１は半導体基板、１３は素子分離絶縁膜、１７はゲート酸化膜、２０はゲート電極、２５は低濃度拡散領域、３５はサイドウォール、３７は高濃度拡散領域、４３は第1の合金層、４４は第３の合金層、４５は第２の合金層である。これらの合金層は、高融点金属と半導体とで形成するシリサイドである。５４はゲート部である。
ゲート電極２０の側部には、サイドウォール３５が形成しており、このサイドウォール３５とゲート電極２０とゲート酸化膜１７とでゲート部５４を形成し、低濃度拡散領域２５と高濃度拡散領域３７との拡散領域でソース・ドレイン部を形成している。
ゲート電極２０の上部には第1の合金層４３が形成しており、サイドウォール３５の上部には第２の合金層４５が形成してあり、高濃度拡散領域３７の上部には第３の合金層４４が形成してある。
以下の説明では半導体基板１１にシリコン基板を、ゲート電極２０に多結晶シリコンを
、合金層を形成するための高融点金属にチタンを用いる場合を例にして説明する。したがって、第1の合金層４３と第２の合金層４５と第３の合金層４４とは、チタンシリサイドとなる
【００３４】
図１に示すように、本発明の半導体装置は、半導体基板１１としてシリコン基板を用い、半導体基板１１上に素子分離絶縁膜１３が形成されている。素子分離絶縁膜１３のない部分が能動領域１５である。素子分離絶縁膜１３によって隣接する他の能動領域（図１には図示せず）との絶縁分離が行われている。
能動領域１５上にゲート酸化膜１７、さらにその上に多結晶シリコンからなるゲート電極２０が形成されている。ゲート電極２０の両側部には、絶縁体からなるサイドウォール３５が形成されている。サイドウォール３５は、その上端部がゲート電極２０の上端部よりも高く位置しており、サイドウォール３５のゲート電極２０に接する面は、ゲート電極２０上面に対してほぼ直角である。つまり、サイドウォールがゲート電極の上面を覆うことはない。
【００３５】
したがって、半導体基板１１の上部に高融点金属であるチタンを形成し、チタンシリサイドの合金層を形成するために熱処理を行っても、ゲート電極２０の上面に形成する第1の合金層４３であるチタンシリサイドと高濃度拡散領域３７の上部に形成する第３の合金層４４であるチタンシリサイドとは、サイドウォール３５の上部に形成する第２の合金層４５で短絡されることはない。すなわち、本発明の半導体装置は、サイドウォール３５が山のように切り立っており、ゲート電極２０に覆い被さることはないため、サイドウォール３５に形成する第２の合金層４５が、第１の合金層４３と接触することはないのである。
【００３６】
図１に示す本発明の半導体装置は、ゲート部５４の上部のゲート電極２０とサイドウォール３５とによる段差、すなわちゲート部５４の凹部を説明しやすくするために、この凹部が深いように記載した。この凹部により、平坦性が損なわれてしまうように思われるが、そうではない。ゲート電極２０の上面部とサイドウォール３５の上端部で形成される段差は微小なものである。
したがって、多層配線形成時などには、ゲート電極２０やサイドウォール３５および高濃度拡散領域３７の上部に形成する層間絶縁膜（図示せず）によって段差は緩和され、半導体装置完成後に、段差により配線等の断線が起きることはなく、全く問題にはならないのである。
【００３７】
半導体装置の電気的特性、例えば、しきい値を決める要因の１つに、ゲート電極２０の膜厚がある。所望のしきい値を得るために、ゲート電極２０の膜厚を薄く作らなければならないときがある。このような場合においては、ゲート部５４の凹部はさらに深くなる。その際においては、チタンシリサイド形成後にゲート部５４の凹部を絶縁膜等で埋めてしまえばよい。そうすることによって、後の製造工程では平坦性は全く問題にはならない。
【００３８】
本発明の半導体装置では、高融点金属としてチタンを用いて説明を行ったが、高融点金属はチタンに限定されるものではなく、他の材料としてタンタルやジルコニウム、ハフニウム、バナジウム、ニオブ、クロム、ニッケルなどを用いてもよいことは言うまでもない。ゲート電極２０の配線幅や長さ、所望とする抵抗値などに応じて、高融点金属の材料を選択することが可能である。
【００３９】
以上の説明で明らかなように、本発明の半導体装置を用いることで、短工程かつ低コストに、ゲート電極や拡散領域の抵抗値を下げつつもゲート電極と拡散領域との短絡を防いだ半導体装置を実現することが可能である。
【００４０】
[製造方法の説明：図１から図８]
以下、図１から図８を用いて、本発明の半導体装置の製造方法について説明する。以下の説明では半導体基板１１はｎ型のシリコン基板を、素子分離絶縁膜１３としてシリコン酸化膜を、ゲート酸化膜１７としてシリコン酸化膜を、ゲート電極２０として多結晶シリコンを、犠牲層２１はチタン窒化膜２２とアルミニウム２３の積層構造を、サイドウォール３５としてＰＳＧ膜を、高融点金属４１としてチタンを用いた場合を例にとって説明する。
【００４１】
まず図２に示すように、シリコンからなるｎ型半導体基板１１上に選択酸化法を用いて素子分離絶縁膜１３としてシリコン酸化膜を５００ｎｍの膜厚で形成する。このシリコン酸化膜１３の形成は、成膜速度の速いウェット酸化法を用いる。
シリコン酸化膜１３に挟まれた領域が能動領域１５となる。この能動領域１５に後の工程によりＭＩＳ型トランジスタを形成する。また、半導体基板１１には能動領域１５が複数形成する場合があり、このシリコン酸化膜１３によって能動領域１５同士が絶縁分離される。さらに、図示はしないが、能動領域１５の半導体基板１１の表面にゲート酸化膜１７を構成するためのシリコン酸化膜を１０ｎｍの膜厚で形成する。
【００４２】
次に、図３に示すようにゲート電極２０上に犠牲層２１を形成する。その方法は次のようなものである。
半導体基板１１上の全面に多結晶シリコンを形成し、さらに犠牲層２１としてチタン窒化膜２２、続いてアルミニウム２３を形成する。多結晶シリコンは、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法にて３００ｎｍの膜厚で形成し、犠牲層であるチタン窒化膜２２およびアルミニウム２３は、スパッタリング法によって形成する。形成する膜厚は、チタン窒化膜２２が１０ｎｍ、アルミニウムが３００ｎｍである。
【００４３】
ここで犠牲層２１としてチタン窒化膜２２とアルミニウム２３の積層構造を用いている理由を説明する。
チタン窒化膜２２は、ゲート電極２０の構成材料である多結晶シリコンと、犠牲層として働くアルミニウム２３との合金化を防ぐバリアメタルとしての役割を持つ。また、アルミニウム２３はウェットエッチングによってエッチングしやすく、かつそのエッチング液がサイドウォール３５に与えるダメージが少ないというメリットから用いている。
【００４４】
もちろん犠牲層２１の構成材料はチタン窒化膜とアルミニウムに限られたものではなく、バリアメタルとしてクロムやチタンタングステンなど、他の金属と合金を形成しにくい金属を用いることができる。アルミニウムの代わりとしてチタンなども使用可能である。また、犠牲層は２層に限られたものではなく、３層以上の組み合わせも可能であるし、単層の構成でもかまわない。
また、犠牲層２１は導電材料に限られたものではなく、シリコン窒化膜などの絶縁材料も使用可能である。
【００４５】
続いて、犠牲層２１上の全面にホトレジスト（図示せず）を形成し、ホトリソグラフィによってゲート酸化膜１７、多結晶シリコン、犠牲層２１を所定の形状にパターンニングする。その後、ホトレジストを除去する。
これによって、他結晶シリコンはゲート電極２０となり、このゲート電極２０と半導体基板１１との間にゲート酸化膜１７を挟み、ゲート電極２０上には、このゲート電極２０の上部すべてを覆う犠牲層２１が形成するという図３に示す構成となる。
【００４６】
次に図４に示すように、半導体基板１１上の全面にボロンなどのｐ型不純物イオンをドーズ量１×１０１３／ｃｍ２程度でイオン注入する。
素子分離絶縁膜１３が形成されている領域は、素子分離絶縁膜１３がマスクとなって不
純物イオンが半導体基板１１へ到達しない。また能動領域１５は、ゲート電極２０がマスクとなってゲート電極２０以外の半導体基板１１の表面に不純物イオンがイオン注入される。このイオン注入によって、半導体基板１１の表面にｐ型の低濃度拡散領域２５を形成する。
【００４７】
次に図５に示すように、絶縁体からなる膜としてＰＳＧ膜（図示せず）を半導体基板１１上の全面に２００ｎｍの膜厚で形成し、反応性異方性エッチング法を用いてエッチング処理を行うことでゲート電極２０の側壁にサイドウォール３５を形成する。この時、サイドウォール３５は、ゲート酸化膜１７、ゲート電極２０および犠牲層２１の側面を覆い、高さ方向は最大に高くても犠牲層２１の上面を露出させる高さまでとする。これは後の工程で犠牲層２１を除去する際に、犠牲層２１表面が除去するための薬液やプロセスガスに触れる必要があるからである。
【００４８】
続いて図６に示すように、犠牲層２１を除去する。本発明の半導体装置では、アルミニウム２３をリン酸と硝酸と酢酸との混合水溶液にてエッチングし、チタン窒化膜２２を過酸化水素水とアンモニアとの混合水溶液にてエッチングする。リン酸と硝酸と酢酸との混合水溶液および過酸化水素水とアンモニアとの混合水溶液は、どちらもサイドウォール３５をほとんどエッチングしないため、サイドウォール３５の膜減りが生じることはない。
また、犠牲層２１の除去は、ドライエッチングも可能である。例えば、アルミニウム２３はＣＣｌ４やＨＢｒ、ＢＣｌ３、およびこれらの混合ガスなどをプロセスガスに用いてエッチングすることが可能である。また、チタン窒化膜２２は、ＣＣｌ４やＣＦ４、ＢＣｌ３、およびこれらの混合ガスなどをプロセスガスに用いてエッチングすることが可能である。
このように、犠牲層２１を除去することで、ゲート酸化膜１７とゲート電極２０とサイドウォール３５とからなるゲート部５４が完成する。
【００４９】
次に、図７に示すように、ゲート部５４および素子分離絶縁膜１３をマスクにして、半導体基板１１全面へボロンなどのｐ型不純物イオンをドーズ量１×１０１５／ｃｍ２程度でイオン注入する。素子分離絶縁膜１３が形成されている領域は、素子分離絶縁膜１３がマスクとなって不純物イオンが半導体基板１１へ到達しない。また能動領域１５は、ゲート部５４がマスクとなってゲート部５４以外の半導体基板１１の表面に不純物イオンがイオン注入される。このイオン注入によって、半導体基板１１の表面にｐ型の拡散領域３７を形成する。
その後、例えば、窒素雰囲気中で、９００℃の温度で３０分程度の熱処理を行い、ｐ型の低濃度拡散領域２５とｐ型の拡散領域３７とを活性化させる。
このようにして、ｐ型の低濃度拡散領域２５とｐ型の拡散領域３７とからなるソース・ドレイン部が完成する。
【００５０】
続いて図８に示すように、半導体基板１１上全面へ高融点金属４１を形成する。高融点金属４１は、スパッタリング法によってチタンを膜厚１００ｎｍ程度形成する。このときゲート部５４では、サイドウォール３５の上端部がゲート電極２０の上端部よりも高く形成していることと、サイドウォール３５のゲート電極２０に接する面は、ゲート電極２０上面に対してほぼ直角であることとにより、ゲート電極２０上に形成されたチタンと、サイドウォール３５および拡散領域３７上に形成されたチタンとは離間した状態となっている。
【００５１】
次に、シリサイド形成のためのアニール処理を行う。アニール処理の条件は、窒素雰囲気中で、６００℃から６５０℃の温度で３０秒間の急速熱処理（ＲＴＡ）とする。急速熱処理によって、ゲート電極２０上およびｐ型の拡散領域３７上に、構成材料であるシリコンとチタンの合金層としてチタンシリサイドを形成する。ゲート電極２０の上部には第１
の合金層４３が形成され、ｐ型の拡散領域３７の上部には第３の合金層４４が形成され、サイドウォール３５の上部には第２の合金層４５が形成される。
このとき、第２の合金層４５と第３の合金層４４とは接触するが、サイドウォール３５の上端部がゲート電極２０の上端部よりも高く形成されているため、第１の合金層４３と第２の合金層４５とは接触することなく、ゲート電極２０と拡散領域３７とは電気的に絶縁された状態となっている。
このようにして、図１に示す構成が完成する。
【産業上の利用可能性】
【００５２】
本発明の半導体装置は、ＭＩＳ型トランジスタの微細化と速い応答速度とを両立することができる。このため、高速動作を要求される電子機器用の半導体装置に適しており、さらに高集積化し小型化が必要な電子機器用の半導体装置として好適である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態を示す構造断面図である。
【図２】本発明の実施の形態を示す工程断面図である。
【図３】本発明の実施の形態を示す工程断面図である。
【図４】本発明の実施の形態を示す工程断面図である。
【図５】本発明の実施の形態を示す工程断面図である。
【図６】本発明の実施の形態を示す工程断面図である。
【図７】本発明の実施の形態を示す工程断面図である。
【図８】本発明の実施の形態を示す工程断面図である。
【図９】従来技術を示す工程断面図である。
【図１０】従来技術を示す工程断面図である。
【図１１】従来技術を示す工程断面図である。
【図１２】従来技術を示す工程断面図である。
【図１３】従来技術を示す工程断面図である。
【図１４】従来技術を示す工程断面図である。
【図１５】従来技術を示す工程断面図である。
【符号の説明】
【００５４】
１１  半導体基板
１３  素子分離絶縁膜
１５  能動領域
１７  ゲート酸化膜
２０  ゲート電極
２１  犠牲層
２２  チタン窒化膜
２３  アルミニウム
２５  低濃度拡散領域
３５  サイドウォール
３７  拡散領域
４１  高融点金属
４３  合金層
４４  合金層
４５  合金層
５４  ゲート部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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