(57)【要約】    【課題】      デルタシグマ変調部で生じるＰＷＭ信号の量子化誤差を小さくすることができる増幅装置を提供すること。    【解決手段】  本発明の増幅装置１００は、アナログ入力信号の電圧値と帰還信号の電圧値との差分値を生成する減算器１１１と、減算器１１１の出力信号を積分する積分器１１２と、三角波信号を基準信号として生成する三角波信号生成器１１４と、積分器１１２の出力信号の電圧値と三角波信号生成器１１４の前記基準信号の電圧値とを比較してディジタルのＰＷＭ信号を生成する比較器１１３と、比較器１１３からの前記ＰＷＭ信号を遅延させて前記帰還信号を生成する遅延器１１５と、を具備する。なお、本発明の増幅装置１００は、前記基準信号としてのこぎり波信号又は逆のこぎり波信号を生成するのこぎり波信号生成器又は逆のこぎり波信号生成器を具備するように構成されてもよい。  【選択図】      図１
2006303964.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号と帰還信号との差分値を生成する減算器と、
前記減算器の出力信号を積分する積分器と、
三角波信号、のこぎり波信号又は逆のこぎり波信号を基準信号として生成する基準信号生成器と、
前記積分器の出力信号と前記基準信号とを比較してＰＷＭ信号を生成する比較器と、
前記比較器から出力される前記ＰＷＭ信号を遅延させて前記帰還信号を生成する遅延器と、
を具備する増幅装置。
【請求項２】
前記遅延器は、前記基準信号生成器から出力される前記基準信号の周期に応じて前記比較器から出力される前記ＰＷＭ信号を遅延させて前記帰還信号を生成する請求項１に記載の増幅装置。
【請求項３】
前記積分器は、前記基準信号生成器から出力される前記基準信号の周期に応じて前記減算器の出力信号を積分する請求項１に記載の増幅装置。
【請求項４】
アナログ入力信号と帰還信号との差分値を生成する減算器と、
前記減算器の出力信号を積分する積分器と、
三角波信号、のこぎり波信号又は逆のこぎり波信号を基準信号として生成する基準信号生成器と、
前記積分器の出力信号と前記基準信号とを比較してＰＷＭ信号を生成する比較器と、
前記比較器から出力される前記ＰＷＭ信号を遅延させて前記帰還信号を生成する遅延器と、
前記比較器から出力されるＰＷＭ信号の立ち上がりエッジに応じて出力値を反転させる立ち上がりエッジ検出部と、
前記比較器から出力されるＰＷＭ信号の立ち下がりエッジに応じて出力値を反転させる立ち下がりエッジ検出部と、
前記立ち上がりエッジ検出部の出力信号の値と前記立ち下がりエッジ検出部の出力信号の値の排他的論理和に基づいて出力信号を生成するスイッチ手段と、
を具備する増幅装置。
【請求項５】
前記スイッチ手段は、
前記立ち上がりエッジ検出部の出力信号と前記立ち下がりエッジ検出部の出力信号の値を反転させた信号とに基づいて第１の出力信号を生成する第１のスイッチ部と、
前記立ち上がりエッジ検出部の出力信号の値を反転させた信号と前記立ち下がりエッジ検出部の出力信号とに基づいて第２の出力信号を生成する第２のスイッチ部と、
前記第１のスイッチ部からの前記第１の出力信号の値と前記第２のスイッチ部からの第２の出力信号の値とを加算して出力信号を生成する加算器と、
を具備する請求項４に記載の増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調を行う増幅装置に関する。
【背景技術】
【０００２】
従来、高効率で低損失な電力増幅方式としてＤ級増幅器が用いられてきた。この電力増幅方式では、基本動作が能動素子のＯＮ及びＯＦＦ（スイッチ動作）であるため、Ａ級又はＢ級の増幅器のような常時直流バイアス成分に伴う電力消費が存在せず、電力損失の小さい増幅器が構成できる。このためＤ級増幅器は、電力効率が高く、かつ、発熱が少ない。
【０００３】
また、Ｄ級増幅器では、入力されたアナログ信号をスイッチのＯＮ及びＯＦＦだけで表せるディジタル信号に変換する必要があり、その変換方式としてパルス幅変調（ＰＷＭ）方式が知られている。
【０００４】
上記ＰＷＭ方式を実現する手段として、デルタシグマ変調器を用いる手段が知られており、このデルタシグマ変調方式を用いる従来の増幅装置として、特許文献１に記載されたものがある。
【０００５】
図１１は、従来の増幅装置の構成を示すブロック図である。図１１に示すように、従来の増幅装置１０は、減算器１１、積分器１２、比較器１３、１ビット遅延器１４、１ビットＤＡ変換器１５、スイッチ１６、電源１７及びローパスフィルタ（ＬＰＦ）１８を備える。
【０００６】
減算器１１は、アナログ入力信号と１ビットＤＡ変換器１５からの出力信号である帰還信号を受けて、アナログ入力信号の電圧値と帰還信号の電圧値との差分値を生成して積分器１２に与える。積分器１２は、減算器１１からの出力信号を積分して比較器１３に与える。
【０００７】
比較器１３は、積分器１２からの出力信号の電圧値と基準信号の電圧値とを比較することにより積分器１２からの出力信号の電圧値を量子化してディジタルのＰＷＭ信号を生成する。比較器１３は、生成するディジタルのＰＷＭ信号を１ビット遅延器１４及びスイッチ１６に与える。
【０００８】
１ビット遅延器１４は、比較器１３からのディジタルのＰＷＭ信号を１ビットだけ遅延して１ビットＤＡ変換器１５に与える。１ビットＤＡ変換器１５は、１ビット遅延器１４からのディジタルのＰＷＭ信号の１ビットだけＤＡ（ディジタルアナログ）変換して前記帰還信号を生成して減算器１１に与える。
【０００９】
スイッチ１６は、電源１７からの電圧と比較器からのディジタルのＰＷＭ信号を受けて、ディジタルのＰＷＭ信号によりＯＮ又はＯＦＦとなってディジタルのＰＷＭ信号をＤ級増幅してローパスフィルタ１８に与える。ローパスフィルタ１８は、スイッチ１６からの出力信号を受けてこの出力信号から不必要な成分を除去して出力信号を生成して出力する。
【００１０】
図１２は、従来の増幅装置１０のＰＷＭ生成部のＰＷＭ信号の一例を説明するための信号波形図である。図１２において、符号１０Ｅで示す曲線は入力波形を表し、符号１０Ａで示す曲線は入力波形の積分器１２からの出力信号の波形を表し、符号１０Ｂで示す区間はサンプリングレートを表し、符号１０Ｃで示す線は１ビットＤＡ変換器１５からの出力波形を積分器１２に通した場合の等価的な比較信号を表し、かつ、符号１０Ｄで示す線はＰＷＭ生成部の比較器１３から出力されるＰＷＭ信号の波形を表している。
【００１１】
図１２から明らかなように、従来の増幅装置１０におけるデルタシグマ変調の出力であるＰＷＭ信号では、出力が大きい部分では“１”の出力が多く、かつ、出力が小さい部分では“０”の出力が多くなるように変調されている。図１３に示すように、従来の増幅装置１０におけるデルタシグマ変調の出力であるＰＷＭ信号では、一定時間内における“１”と“０”の密度比の精度はサンプリングレートに依存する。
【特許文献１】特開平６−２１７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来のデルタシグマ変調方式を用いた増幅装置においては、デルタシグマ変調部にてアナログ入力信号をディジタルであるＰＷＭ信号へ変換する際に量子化雑音が発生してしまうという問題がある。
【００１３】
この量子化雑音を小さくするためには、上述した従来のデルタシグマ変調方式を用いた増幅装置においてサンプリングレートを増加させる必要があるが、サンプリングレートを増加させるとそれに伴いＰＭＷ信号にて駆動するスイッチの動作速度を早くしなければならず、これにより消費電力も増大するという問題がある。
【００１４】
本発明は、かかる点に鑑みてなされたものであり、アナログ入力信号をＰＷＭ信号へ変換する際に発生する量子化誤差を小さくすることができる増幅装置を提供することを目的とする。また、本発明は、量子化誤差を小さくし、かつ、ＰＭＷ信号にて駆動するスイッチの動作速度を低下させて消費電力を低減することができる増幅装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の第１の態様は、アナログ入力信号と帰還信号との差分値を生成する減算器と、前記減算器の出力信号を積分する積分器と、三角波信号、のこぎり波信号又は逆のこぎり波信号を基準信号として生成する基準信号生成器と、前記積分器の出力信号と前記基準信号とを比較してＰＷＭ信号を生成する比較器と、前記比較器から出力される前記ＰＷＭ信号を遅延させて前記帰還信号を生成する遅延器と、を具備する構成を採る。
【００１６】
この構成によれば、三角波信号、のこぎり波信号又は逆のこぎり波信号を基準信号とし当該基準信号と、アナログ入力信号を積分する積分器からの出力信号と、を比較することにより、時間軸方向にアナログの幅を持ったＰＷＭ信号が生成されているため、デルタシグマ変調部で生じるＰＷＭ信号の量子化誤差を小さくすることができる。
【００１７】
本発明の第２の態様は、本発明の第１の態様において、前記遅延器が、前記基準信号生成器から出力される前記基準信号の周期に応じて前記比較器から出力される前記ＰＷＭ信号を遅延させて前記帰還信号を生成する構成を採る。
【００１８】
この構成によれば、本発明の第１の態様の効果に加えて、基準信号生成器の出力信号の周期に合った帰還信号を生成することができる。
【００１９】
本発明の第３の態様は、本発明の第１の態様において、前記積分器が、前記基準信号生成器から出力される前記基準信号の周期に応じて前記減算器の出力信号を積分する構成を採る。
【００２０】
この構成によれば、本発明の第１の態様の効果に加えて、基準信号生成器の出力信号の周期に合った減算器の出力信号を生成することができる。
【００２１】
本発明の第４の態様は、アナログ入力信号と帰還信号との差分値を生成する減算器と、前記減算器の出力信号を積分する積分器と、三角波信号、のこぎり波信号又は逆のこぎり波信号を基準信号として生成する基準信号生成器と、前記積分器の出力信号と前記基準信号とを比較してＰＷＭ信号を生成する比較器と、前記比較器から出力される前記ＰＷＭ信号を遅延させて前記帰還信号を生成する遅延器と、前記比較器から出力されるＰＷＭ信号の立ち上がりエッジに応じて出力値を反転させる立ち上がりエッジ検出部と、前記比較器から出力されるＰＷＭ信号の立ち下がりエッジに応じて出力値を反転させる立ち下がりエッジ検出部と、前記立ち上がりエッジ検出部の出力信号の値と前記立ち下がりエッジ検出部の出力信号の値の排他的論理和に基づいて出力信号を生成するスイッチ手段と、を具備する構成を採る。
【００２２】
この構成によれば、三角波信号、のこぎり波信号又は逆のこぎり波信号を基準信号とし当該基準信号と、アナログ入力信号を積分する積分器からの出力信号と、を比較することにより、時間軸方向にアナログの幅を持ったＰＷＭ信号が生成されているため、デルタシグマ変調部で生じるＰＷＭ信号の量子化誤差を小さくすることができる。また、この構成によれば、立ち上がりエッジ検出部の出力信号の値と立ち下がりエッジ検出部の出力信号の値の排他的論理和に基づいて出力信号を生成するスイッチ手段を具備するため、Ｄ級増幅器のスイッチの動作速度を少なくとも基準信号生成器の出力信号の周期の半分より遅い速度まで低下させることができる。
【００２３】
本発明の第５の態様は、本発明の第４の態様において、前記スイッチ手段が、前記立ち上がりエッジ検出部の出力信号と前記立ち下がりエッジ検出部の出力信号の値を反転させた信号とに基づいて第１の出力信号を生成する第１のスイッチ部と、前記立ち上がりエッジ検出部の出力信号の値を反転させた信号と前記立ち下がりエッジ検出部の出力信号とに基づいて第２の出力信号を生成する第２のスイッチ部と、前記第１のスイッチ部からの前記第１の出力信号の値と前記第２のスイッチ部からの第２の出力信号の値とを加算して出力信号を生成する加算器と、を具備する構成を採る。
【００２４】
この構成によれば、三角波信号、のこぎり波信号又は逆のこぎり波信号を基準信号とし当該基準信号と、アナログ入力信号を積分する積分器からの出力信号と、を比較することにより、時間軸方向にアナログの幅を持ったＰＷＭ信号が生成されているため、デルタシグマ変調部で生じるＰＷＭ信号の量子化誤差を小さくすることができる。また、この構成によれば、立ち上がりエッジ検出部の出力信号の値と立ち下がりエッジ検出部の出力信号の値の排他的論理和に基づいて出力信号を生成するスイッチ手段を具備するため、Ｄ級増幅器のスイッチの動作速度を少なくとも基準信号生成器の出力信号の周期の半分より遅い速度まで低下させることができる。
【発明の効果】
【００２５】
本発明によれば、デルタシグマ変調部で生じるＰＷＭ信号の量子化誤差を小さくすることができる。また、デルタシグマ変調部で生じる量子化誤差を小さくし、かつ、Ｄ級増幅器のスイッチの動作速度を低下させて消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１に係る増幅装置の構成を示すブロック図である。
【００２８】
図１に示すように、本発明の実施の形態１に係る増幅装置１００は、ＰＷＭ生成部１１０及びＤ級増幅器１２０を具備している。
【００２９】
ＰＷＭ生成部１１０は、減算器１１１、積分器１１２、比較器１１３、三角波信号生成器１１４及び遅延器１１５を具備している。Ｄ級増幅器１２０は、スイッチ（ＳＷ）１２１、電源１２２及びローパスフィルタ（ＬＰＦ）１２３を具備している。
【００３０】
ＰＷＭ生成部１１０の減算器１１１は、アナログ入力信号と遅延器１１５からの出力信号である帰還信号を受けて、アナログ入力信号の電圧値と帰還信号の電圧値との差分値を生成して出力する。積分器１１２は、三角波信号生成器１１４から出力される三角波信号の周期に応じた速度で減算器１１１からの出力信号を積分する。
【００３１】
比較器１１３は、積分器１１２からの出力信号の電圧値と三角波信号生成器１１４の出力信号である三角波信号（基準信号）の電圧値とを比較して、時間軸方向にアナログの幅（情報）を持ったＰＷＭ信号を生成する。
【００３２】
比較器１１３は、生成したＰＷＭ信号をＤ級増幅器１２０のスイッチ１２１に与えてスイッチ１２１をＯＮ又はＯＦＦすることによりＰＷＭ信号をＤ級増幅する。また、比較器１１３は、生成したＰＷＭ信号を遅延器１１５に与える。遅延器１１５は、三角波信号生成器１１４から出力される三角波信号の周期に応じた遅延量を持っている。遅延器１１５は、比較器１１３からのＰＷＭ信号を前記遅延量だけ遅延させて前記帰還信号を生成して減算器１１１に与える。
【００３３】
なお、ＰＷＭ生成部１１０は、三角波信号生成器１１４の代わりに前記基準信号として、時間軸方向に増大する傾斜をもつのこぎり波信号又は時間軸方向に減少する傾斜をもつ逆のこぎり波信号を生成するのこぎり波信号生成器又は逆のこぎり波信号生成器を有するように構成されてもよい。
【００３４】
Ｄ級増幅器１２０のスイッチ１２１は、電源１２２からの電圧を受け、かつ、比較器１１３からのＰＷＭ信号を受けてＯＮ又はＯＦＦとなってＰＷＭ信号をＤ級増幅してローパスフィルタ１２３に与える。ローパスフィルタ１２３は、スイッチ１２１からの出力信号を平滑化して出力する。
【００３５】
図２は、本発明の実施の形態１に係る増幅装置１００のＰＷＭ生成部１１０のＰＷＭ信号の一例を説明するための信号波形図である。図２において、符号１１０Ｅで示す曲線は入力信号の入力波形を表し、符号１１０Ａで示す曲線は入力波形の積分器１１２からの出力信号の波形を表し、符号１１０Ｂで示す線は三角波信号生成器１１４から出力される三角波信号の波形の周期を表し、符号１１０Ｃで示す線は三角波信号生成器１１４から出力される三角波信号と遅延器１１５から出力される信号とを足し合わせた等価的な比較信号を表し、かつ、符号１１０Ｄで示す線はＰＷＭ生成部１１０の比較器１１３から出力されるＰＷＭ信号の波形を表している。
【００３６】
図１２に示すように、従来の増幅装置１０におけるデルタシグマ変調の出力であるＰＷＭ信号では、出力が大きい部分では“１”の出力が多く、かつ、出力が小さい部分では“０”の出力が多くなるように変調されている。図１３に示すように、従来の増幅装置１０におけるデルタシグマ変調の出力であるＰＷＭ信号では、一定時間内における“１”と“０”の密度比の精度はサンプリングレートに依存する。
【００３７】
これに対し、本発明の実施の形態１に係る増幅装置１００のＰＷＭ生成部１１０においては、アナログ入力信号を積分する積分器１１２からの出力信号の電圧値を三角波信号の電圧値と比較することにより時間軸方向にアナログの幅（情報）を持ったＰＷＭ信号を生成している。このため、図３に示すように一定時間内における“１”と“０”の比率の精度はサンプリングレートに依存することなく決定されるため高い精度を実現できる。したがって、本発明の実施の形態１に係る増幅装置１００は、従来の増幅装置１０におけるデルタシグマ変調の出力であるＰＷＭ信号に比較して、ＰＷＭ信号の量子化誤差を小さくすることができる。
【００３８】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。
【００３９】
図４は、本発明の実施の形態２に係る増幅装置の構成を示すブロック図である。図５は、本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部の構成を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付しており、それらの説明を省略する。
【００４０】
図４に示すように、本発明の実施の形態２に係る増幅装置４００は、ＰＷＭ生成部１１０及びＤ級増幅器４１０を具備している。
【００４１】
図４に示すように、ＰＷＭ生成部１１０は、減算器１１１、積分器１１２、比較器１１３、三角波信号生成器１１４及び遅延器１１５を具備している。これらは、実施の形態１で説明した構成と同一である。
【００４２】
Ｄ級増幅器４１０は、立ち上がりエッジ検出部４１１、立ち下がりエッジ検出部４１２、ＸＯＲ（排他的論理和）型のスイッチ部（ＳＷ）４１３、電源１２２及びローパスフィルタ（ＬＰＦ）１２３を具備している。
【００４３】
図５に示すように、ＸＯＲ型のスイッチ部４１３は、第１のスイッチ４１３１、第２のスイッチ４１３２、反転器４１３３、４１３４及び加算器４１３５を具備している。
【００４４】
図４に示すように、比較器１１３は、ＰＷＭ信号を立ち上がりエッジ検出部４１１及び立ち下がりエッジ検出部４１２に与える。
【００４５】
立ち上がりエッジ検出部４１１は、図６（Ａ）に示すように入力信号（ＰＷＭ信号）の電圧値の立ち上がりに応じて電圧値が反転する出力信号を生成する。立ち下がりエッジ検出部４１２は、図６（Ｂ）に示すように入力信号（ＰＷＭ信号）の電圧値の立ち下がりに応じて電圧値が反転する出力信号を生成する。
【００４６】
立ち上がりエッジ検出部４１１及び立ち下がりエッジ検出部４１２は、それぞれ出力信号をＸＯＲ型のスイッチ部４１３に与える。ＸＯＲ型のスイッチ部４１３は、電源１２２からの電圧を受けている。ＸＯＲ型のスイッチ部４１３は、図７に示すように、立ち上がりエッジ検出部４１１及び立ち下がりエッジ検出部４１２の出力信号の電圧値の排他的論理和に応じてＯＮ又はＯＦＦして、電源１２２から供給される電圧値のＤ級増幅を行う。その後、ローパスフィルタ１２３は、スイッチ部４１３からの出力信号を平滑化して出力する。
【００４７】
次に、本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部４１３の動作について、図５を参照して詳細に説明する。
【００４８】
ＸＯＲ型のスイッチ部４１３は、第１のスイッチ４１３１、第２のスイッチ４１３２、反転器４１３３、４１３４及び加算器４１３５を具備している。
【００４９】
第１のスイッチ４１３１は、立ち上がりエッジ検出部４１１の出力信号を受け、かつ、立ち下がりエッジ検出部４１２からの出力信号を反転器４１３３を介して受ける。図８に、立ち上がりエッジ検出部４１１の出力信号、反転器４１３３の出力信号、第１のスイッチ４１３１の出力波形が示されている。また、第１のスイッチ４１３１は、電源１２２からの電圧を受けている。
【００５０】
第２のスイッチ４１３２は、立ち下がりエッジ検出部４１２からの出力信号を受け、かつ、立ち上がりエッジ検出部４１１の出力信号を反転器４１３４を介して受ける。図９に、立ち下がりエッジ検出部４１２の出力信号、反転器４１３４の出力信号、第２のスイッチ４１３２の出力波形が示されている。また、第２のスイッチ４１３１は、電源１２２からの電圧を受けている。
【００５１】
第１のスイッチ４１３１及び第２のスイッチ４１３２の出力信号は、加算器４１３５に与えられる。図１０に、第１のスイッチ４１３１の出力信号、第２のスイッチ４１３２の出力信号、加算器４１３５の出力波形が示されている。加算器４１３５は、第１のスイッチ４１３１及び第２のスイッチ４１３２の出力信号の電圧値を加算して加算出力信号を生成してローパスフィルタ１２３に与える。
【００５２】
これにより、ＸＯＲ型のスイッチ部４１３においては、立ち上がりエッジ検出部４１１及び立ち下がりエッジ検出部４１２の出力信号の電圧値のどちら一方がＨＩＧＨである時にのみ加算器４１３５の出力信号の電圧値がＨＩＧＨとなって、図７に示す信号波形のような出力信号を生成する。すなわち、ＸＯＲ型のスイッチ部４１３は、立ち上がりエッジ検出部４１１の出力信号の値と立ち下がりエッジ検出部４１２の出力信号の値の排他的論理和に基づいて出力信号を生成する。
【００５３】
このように本発明の実施の形態２によれば、立ち上がりエッジ検出部４１１の出力信号と立ち下がりエッジ検出部４１２の出力信号から等価的にＤ級増幅を行っているため、第１及び第２のスイッチ４１３１、４１３２の各々の動作速度は、ＰＷＭ信号の立ち上がりエッジの速度、又は、立ち下がりエッジの速度となり、第１及び第２のスイッチ４１３１、４１３２の動作速度を少なくとも三角波信号発生器１１４から出力される三角波の周期の半分より遅い速度まで低下させることができる。
【００５４】
なお、本発明の実施の形態２に係る増幅装置４００は、ＰＷＭ生成部１００が本発明の実施の形態１のものと同じとしたが、従来のデルタシグマ変調器によりＰＷＭ信号を生成するように構成してもよい。本発明の実施の形態２に係る増幅装置４００は、本発明の実施の形態１と同じＰＭ生成部１００を有する場合には、前述のようにＰＷＭ信号の量子化誤差を小さくすることができる。
【００５５】
また、本発明の実施の形態２においては、スイッチの動作が立ち上がりエッジ検出部４１１及び立ち下がりエッジ検出部４１２の出力信号の値（電圧値）の排他的論理和に応じてＯＮ又はＯＦＦするとしたが、スイッチの動作が立ち上がりエッジ検出部４１１及び立ち下がりエッジ検出部４１２の出力信号の値（電圧値）の排他的論理和の否定に応じてＯＮ又はＯＦＦするとしてもよい。
【００５６】
以上説明したように、本発明の実施の形態２によれば、ＰＷＭ信号の量子化誤差を小さくし、かつ、スイッチの動作速度を少なくとも三角波信号発生器１１４から出力される三角波の周期の半分より遅い速度まで低下させることできる。
【産業上の利用可能性】
【００５７】
本発明は、デルタシグマ変調部で生じるＰＷＭ信号の量子化誤差を小さくすることができる効果を有し、増幅装置に有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１に係る増幅装置の構成を示すブロック図
【図２】本発明の実施の形態１に係る増幅装置のＰＷＭ生成部のＰＷＭ信号の一例を説明するための信号波形図、（Ａ）入力信号の入力波形を表す図、（Ｂ）入力波形の積分器からの出力信号の波形、三角波信号生成器から出力される三角波信号の波形の周期、及び、三角波信号生成器から出力される三角波信号と遅延器から出力される信号とを足し合わせた等価的な比較信号を表す図、（Ｃ）ＰＷＭ生成部の比較器から出力されるＰＷＭ信号の波形を表す図
【図３】本発明におけるディジタルＰＷＭ信号を説明するための図
【図４】本発明の実施の形態２に係る増幅装置の構成を示すブロック図
【図５】本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部の構成を示すブロック図
【図６】（Ａ）本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部の立ち上がりエッジ検出部の動作を説明するための図、（Ｂ）本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部の立ち下がりエッジ検出部の動作を説明するための図
【図７】本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部の動作を説明するための図
【図８】本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部の動作を説明するための他の図
【図９】本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部の動作を説明するための他の図
【図１０】本発明の実施の形態２に係る増幅装置のＸＯＲ型のスイッチ部の動作を説明するための他の図
【図１１】従来の増幅装置の構成を示すブロック図
【図１２】従来の増幅装置のＰＷＭ生成部のＰＷＭ信号の１例を説明するための信号波形図、（Ａ）入力信号の入力波形を表す図、（Ｂ）入力波形の積分器からの出力信号の波形、サンプリングレート、及び、１ビットＤＡ変換器からの出力波形を積分器に通した場合の等価的な比較信号を表す図、（Ｃ）ＰＷＭ生成部の比較器から出力されるＰＷＭ信号の波形を表す図
【図１３】従来のディジタルＰＷＭ信号を説明するための図
【符号の説明】
【００５９】
１００、４００  増幅装置
１１０  ＰＷＭ生成部
１２０、４１０  Ｄ級増幅器
１１１  減算器
１１２  積分器
１１３  比較器
１１４  三角波信号生成器
１１５  遅延器
１２１  スイッチ（ＳＷ）
１２２  電源
１２３  ローパスフィルタ（ＬＰＦ）
４１１  立ち上がりエッジ検出部
４１２  立ち下がりエッジ検出部
４１３  ＸＯＲ（排他的論理和）型のスイッチ部（ＳＷ）
４１３１  第１のスイッチ
４１３２  第２のスイッチ
４１３３、４１３４  反転器
４１３５  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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