(57)【要約】      （修正有）【課題】アナログ信号を受けるバッファ回路のゲインエラー、オフセットエラーの影響を抑制するＡＤ変換回路の提供。【解決手段】バッファ回路の出力電圧を比較する参照電圧を与えるリファレンス回路において、２つの電圧供給端子(VRText、VRBext)間に接続され参照電圧を供給する第１の抵抗分圧回路(R1〜Rn)と、電圧供給端子間に第１の抵抗分圧回路に並列に接続された第２の抵抗分圧回路(209、210、211)と、第２の抵抗分圧回路のタップを入力とするバッファ201、202と、第１の抵抗分圧回路の一端(VRT3)とバッファ201出力の差を増幅するアンプ203と、第１の抵抗分圧回路の他端(VRB3)とバッファ202出力の差を増幅するアンプ204と、VRTextとVRT3間に接続のアンプ203出力を入力とするトランジスタ205と、VRBextとVRB3間に接続のアンプ204出力を入力とするトランジスタ206を備え、第１の抵抗分圧回路の両端及び、中間タップから参照電圧が比較器に供給される。【選択図】図３
2006303813.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受けるバッファ回路と、
前記バッファ回路からの出力信号と参照電圧とを比較する比較器と、
前記参照電圧を生成して前記比較器に与えるリファレンス回路と、
を備え、
前記リファレンス回路が、
前記バッファ回路と予め定められた特性が対応しているレプリカバッファ回路を有し、前記レプリカバッファ回路は、前記リファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に関する基準電圧を出力し、
前記リファレンス回路から実際に出力される参照電圧のトップ電圧及びボトム電圧の少なくとも一方と、前記レプリカバッファ回路の出力電圧との誤差を縮減させるように制御する制御回路を備えている、ことを特徴とするアナログデジタル変換回路。
【請求項２】
入力信号を受けるバッファ回路と、
前記バッファ回路からの出力信号と参照電圧を比較する比較器と、
前記参照電圧を生成して前記比較器に与えるリファレンス回路と、
を備え、
前記リファレンス回路が、
第１及び第２の電圧供給端子間に、互いに並列に配置された第１及び第２の分圧抵抗回路を備え、
前記第１の分圧抵抗回路のタップからそれぞれ異なるレベルの参照電圧が取り出され、
前記第２の分圧抵抗回路の所定のタップから、前記リファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に対応する基準電圧を入力し、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧が、前記基準電圧と等しくなるように制御する制御回路をさらに備えている、ことを特徴とするアナログデジタル変換回路。
【請求項３】
前記リファレンス回路の前記制御回路が、
前記第１の電圧供給端子と前記第１の分圧抵抗回路の一端の間、及び前記第２の電圧供給端子と前記第１の分圧抵抗回路の他端の間の少なくとも一方に、電流が可変制御される電流源を備えている、ことを特徴とする請求項２記載のアナログデジタル変換回路。
【請求項４】
前記リファレンス回路の前記制御回路が、
前記バッファ回路と予め定められた特性が対応しているレプリカバッファ回路と、
増幅回路と、
を備え、
前記レプリカバッファ回路は、前記第２の分圧抵抗回路の所定のタップからリファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に対応する基準電圧を入力し、
前記増幅回路は、前記レプリカバッファ回路の出力電圧と、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧とに基づき、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧が、前記基準電圧と等しくなるように、前記電流源の電流値を可変に制御する、ことを特徴とする請求項３記載のアナログデジタル変換回路。
【請求項５】
前記レプリカバッファ回路が、前記バッファ回路とＤＣ特性が対応していることを特徴とする請求項４記載のアナログデジタル変換回路。
【請求項６】
前記レプリカバッファ回路が、前記バッファ回路とゲインエラー及び／又はオフセットエラーが対応していることを特徴とする請求項４記載のアナログデジタル変換回路。
【請求項７】
前記レプリカバッファ回路は、前記バッファ回路よりもサイズが小さく構成されている、ことを特徴とする請求項４記載のアナログデジタル変換回路。
【請求項８】
前記バッファ回路がトラックホールド回路のバッファ回路であり、
前記バッファ回路からの信号を並列に受ける複数の前記比較器を備え、
前記リファレンス回路から複数の前記比較器に、それぞれに対応する参照電圧を供給される、ことを特徴とする請求項４記載のアナログデジタル変換回路。
【請求項９】
前記リファレンス回路の前記制御回路が、
前記第２の分圧抵抗回路の第１のタップに入力端が接続された第１のバッファと、
前記第２の分圧抵抗回路の第２のタップに入力端が接続された第２のバッファと、
前記第１の分圧抵抗回路の一端と前記第１のバッファの出力の電圧を受け差動増幅する第１のアンプと、
前記第１の分圧抵抗回路の他端と前記第２のバッファの出力の電圧を受け差動増幅する第２のアンプと、
前記第１の電圧供給端子と前記第１の分圧抵抗回路の一端との間に挿入され、制御端子が前記第１のアンプの出力に接続されている第１のトランジスタと、
前記第２の電圧供給端子と前記第１の分圧抵抗回路の他端との間に挿入され、制御端子が前記第２のアンプの出力に接続されている第２のトランジスタと、
を備え、
前記第１および第２のバッファは、それぞれ、前記レプリカバッファ回路を構成しており、
前記第１の分圧抵抗回路の一端と他端、及び、前記一端と他端間に接続された抵抗のタップのうちの所定のタップから参照電圧が対応する比較器に供給される、ことを特徴とする請求項４記載のアナログデジタル変換回路。
【請求項１０】
第１及び第２の電圧供給端子間に、互いに並列に配置された第１及び第２の分圧抵抗回路を備え、
前記第１の分圧抵抗回路のタップからそれぞれ異なるレベルの参照電圧が取り出され、
前記第２の分圧抵抗回路の所定のタップから、前記リファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に対応する基準電圧を入力し、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧が、前記基準電圧と等しくなるように制御する制御回路をさらに備えている、ことを特徴とするリファレンス回路。
【請求項１１】
前記制御回路が、前記第１の電圧供給端子と前記第１の分圧抵抗回路の一端の間、及び前記第２の電圧供給端子と前記第１の分圧抵抗回路の他端の間の少なくとも一方に、電流が可変制御される電流源を備えている、ことを特徴とする請求項１０記載のリファレンス回路。
【請求項１２】
前記制御回路が、
バッファ回路と、
増幅回路と、
を備え、
前記バッファ回路は、前記第２の分圧抵抗回路の所定のタップからリファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に対応する基準電圧を入力し、
前記増幅回路は、前記レプリカバッファ回路の出力電圧と、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧とに基づき、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧が、前記基準電圧と等しくなるように、前記電流源の電流値を可変に制御する、ことを特徴とする請求項１１記載のリファレンス回路。
【請求項１３】
前記制御回路が、
前記第２の分圧抵抗回路の第１の出力端に入力端が接続された第１のバッファと、
前記第２の分圧抵抗回路の第２の出力端に入力端が接続された第２のバッファと、
前記第１の分圧抵抗回路の一端と前記第１のバッファの出力の電圧を受け差動増幅する第１のアンプと、
前記第１の分圧抵抗回路の他端と前記第２のバッファの出力の電圧を受け差動増幅する第２のアンプと、
前記第１の電圧供給端子と前記第１の分圧抵抗回路の一端との間に挿入され、制御端子が前記第１のアンプの出力に接続されている第１のトランジスタと、
前記第２の電圧供給端子と前記第１の分圧抵抗回路の他端との間に挿入され、制御端子が前記第２のアンプの出力に接続されている第２のトランジスタと、
を備え、
前記第１の分圧抵抗回路の一端と他端、及び、前記一端と他端間に接続された抵抗のタップのうちの少なくとも１つから参照電圧が取り出される、ことを特徴とする請求項１０記載のリファレンス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換技術に関し、特に、比較器に与える参照電圧を生成するリファレンス回路、及び該リファレンス回路を備えたアナログデジタル変換回路に関する。
【背景技術】
【０００２】
フラッシュ型のアナログデジタル変換回路（「Ａ／Ｄ変換回路」という）は、アナログ入力信号を並列に受ける複数のコンパレータ（電圧比較器）と、複数のコンパレータにそれぞれ異なるレベルの参照電圧を供給するリファレンス回路と、複数のコンパレータの比較結果出力を受けてエンコードしてデジタル出力信号を出力するエンコーダとを備えている（図１参照）。フラッシュ型Ａ／Ｄ変換回路は、一般に高速用途に用いられ、入力アナログ信号のサンプリング（標本化）のため、トラックアンドホールド回路（ＴＨ回路）が必要とされる（図１の１０参照）。トラックアンドホールド回路をオンチップで搭載したＡ／Ｄ変換回路も市販されている。トラックアンドホールド回路は、典型的には、図２に示すように、スイッチ１０１と容量１０２とバッファ１０３を備え、スイッチ１０１がオン時に、入力（ＩＮ）からの入力アナログ信号をサンプルし、スイッチ１０１がオフ時には容量１０２に蓄積された電圧（容量１０２の端子電圧）がバッファ１０３の出力（ＯＵＴ）から出力されるというものである。
【０００３】
リファレンス回路（図１の２０）は、ｎ（ｎは２ｍ；ただし、ｍは所定の整数）個の参照電圧を生成して、ｎ個のコンパレータの参照電圧（基準電圧）入力端子にそれぞれ供給する。リファレンス回路は、典型的には、例えば図８に示すように、リファレンス・トップ電位（ＶＲＴ；参照電圧のトップ電位）とリファレンス・ボトム電位（ＶＲＢ；参照電圧のボトム）との間に直列形態に接続された抵抗Ｒ１〜Ｒｎよりなる分圧抵抗回路を備え、各タップ（抵抗Ｒ１〜Ｒｎの接続端子）から、ＶＲＴとＶＲＢ、及びその間の参照電圧が取り出され、対応するコンパレータに供給される。
【０００４】
なお、フラッシュ型Ａ／Ｄ変換回路の可変リファレンスレベル発生回路として、例えば特許文献１には、入力信号を並列に設けられた複数のコンパレータに供給し、これらのコンパレータにそれぞれ異なるレベルの参照電位を供給し、上記コンパレータの出力をエンコードするＡＤ変換回路において、入力信号をサンプルホールド回路を介して供給するとともに、参照電位の形成回路にも、上記入力信号の回路と同特性のサンプルホールド回路を備えたＡＤ変換回路が開示されている。この構成は、リファレンストップ電位供給端子と、リファレンスボトム電位供給端子に、それぞれサンプルホールド回路（サンプリングパルスでサンプル及びホールド動作が制御される）を接続し、２つのサンプルホールド回路の出力の間に分圧抵抗回路を備え、各タップから参照電圧を対応するコンパレータに供給する構成とされており、分圧抵抗回路は、図８に示した構成とされている。なお、本明細書において、入力信号をサンプル及びホールドするトラックアンドホールド回路（ＴＨ回路）は、入力信号をサンプル及びホールドするサンプルホールド回路（ＳＨ回路）と実質的に同義である。
【０００５】
非特許文献１には、コンパレータ・アレイ用に参照電圧を生成するリファレンス回路（reference voltage generator）が、主サンプルホールド回路（main S/H circuit）のレプリカ回路からなるサンプルアンドホールド回路（SHREF）にコモンモードリファレンス電圧Ｖｃｍｉを与え、サンプルアンドホールド回路（SHREF）の出力Ｖｃｍｒを非反転端子に受けるアンプ（Ａ２）と帰還抵抗（Ｒ２；アンプＡ２の反転入力端子と出力端子間に接続される）により、分圧抵抗回路の一端に与えるリファレンストップ電位Ｖｒｅｆｐ（＝Ｖｃｍｒ＋（（Ｉｒｅｆ）（Ｒ２）/２）;ただし、Ｉｒｅｆは、バンドギャップリファレンス電圧から生成されたリファレンス電流）を生成する構成が開示されている。なお、非特許文献１のリファレンス回路において、分圧抵抗回路の一端には、定電流源が接続されている。
【０００６】
また、特許文献２には、電源電位ＶＤＤとグランド電位ＧＮＤ間に第１の可変抵抗を構成するトランジスタと固定抵抗と第２の可変抵抗を構成するトランジスタを備えて抵抗分割回路を構成し、可変抵抗と固定抵抗の接続点を第１、第２の電圧フォロワを接続し、第１、第２の電圧フォロワの出力電圧を、ＡＤコンバータにリファレンス電圧として送出し、第１、第２の電圧フォロワの出力電圧の間に接続される抵抗アレイ（分圧抵抗回路）のタップから、コンパレータに基準電圧が供給される構成が開示されている。
【０００７】
【特許文献１】実開昭６３−３１６２５号公報（第１図）
【特許文献２】特開平９−１１６４３５号公報（第１図）
【非特許文献１】Krishnaswamy Nagaraj, David A. Martin, Mark Wolf, Ranjan Chattopadhyay, Shanthi Pavan, Jason Cancio, and T.R Viswanathan," A Dual-Mode 700-Msamples/s 6-bit 200-Msamples/s 7-bit A/D Converter in a 0.25-μm Digital CMOS Process," IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL.35, NO.12, 第1760−1768頁, DECEMBER 2000、(Fig.15）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
高速ＡＤ変換回路のトラックアンドホールド回路に用いられるバッファ回路は、広帯域を必要とし、与えられたＧＢ（Gain Bandwidth product）積の点からも、所望される高ゲインを実現することが困難となる場合もあり、このため、バッファ回路を含むトラックアンドホールド回路ではゲインエラーが発生しやすい。
【０００９】
また、トラックアンドホールド回路に用いられるバッファ回路にソースフォロワを用いた場合、オフセットエラーが発生する。
【００１０】
コンパレータへの入力信号を供給するバッファ回路におけるゲインエラー、オフセットエラーは、ＡＤ変換回路のゲインエラー等の原因となる。そして、これらエラーは、プロセス、電源電圧、温度等によりばらつきを有している。このため、変換精度のばらつきやＤＣ、ＡＣ（ダイナミック）特性等の劣化を招く。
【課題を解決するための手段】
【００１１】
本願で開示される発明は、上記課題を解決するため、以下の通りの構成とされる。
【００１２】
本発明の１つのアスペクト（側面）に係るアナログデジタル変換回路は、入力信号を受けるバッファ回路と、前記バッファ回路からの出力信号と参照電圧を比較する比較器と、前記比較器に前記参照電圧を与えるリファレンス回路と、を備え、前記リファレンス回路が、前記バッファ回路と予め定められた特性が対応しているレプリカバッファ回路を有し、前記レプリカバッファ回路は、前記リファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に関する基準電圧を出力し、前記リファレンス回路から実際に出力される参照電圧のトップ電圧及びボトム電圧の少なくとも一方と、前記レプリカバッファ回路の出力電圧との誤差を縮減させるように制御する制御回路を備えている。
【００１３】
本発明によれば、入力アナログ信号を受けるトラックアンドホールド回路の出力電圧を参照電圧と比較する比較器に対して、前記参照電圧を与えるリファレンス回路が、前記トラックアンドホールド回路のバッファ回路に対応した特性のレプリカバッファ回路を備え、前記レプリカバッファ回路の出力に基づき、前記参照電圧が供給されるようにしたものである。
【００１４】
本発明の他のアスペクトに係るアナログデジタル変換回路は、入力信号を受けるバッファ回路と、前記バッファ回路からの出力信号と参照電圧を比較する比較器と、前記比較器に前記参照電圧を与えるリファレンス回路と、を備え、前記リファレンス回路が、第１及び第２の電圧供給端子間に、互いに並列に配置された第１及び第２の分圧抵抗回路を備え、前記第１の分圧抵抗回路のタップからそれぞれ異なるレベルの参照電圧が取り出され、前記第２の分圧抵抗回路の所定のタップから、前記リファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に対応する基準電圧を入力し、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧が、前記基準電圧と等しくなるように制御する制御回路をさらに備えている。
【００１５】
本発明において、前記リファレンス回路の前記制御回路は、前記第１の電圧供給端子と前記第１の分圧抵抗回路の一端の間、及び前記第２の電圧供給端子と前記第１の分圧抵抗回路の他端の間の少なくとも一方に、電流が可変制御される電流源を備えている。
【００１６】
本発明において、前記リファレンス回路の前記制御回路は、前記バッファ回路と予め定められた特性が対応しているレプリカバッファ回路と、増幅回路と、を備え、前記レプリカバッファ回路は、前記第２の分圧抵抗回路の所定のタップからリファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に対応する基準電圧を入力し、前記増幅回路は、前記レプリカバッファ回路の出力電圧と、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧とに基づき、前記第１の分圧抵抗回路の一端及び他端の少なくとも一方の電圧が、前記基準電圧と等しくなるように、前記電流源の電流値を可変に制御する信号を出力する。
【００１７】
本発明において、前記レプリカバッファ回路が、前記バッファ回路とＤＣ特性が対応している。
【００１８】
本発明において、前記レプリカバッファ回路が、前記バッファ回路とゲインエラー及び／又はオフセットエラーが対応している。
【００１９】
本発明において、前記レプリカバッファ回路は、前記バッファ回路よりもサイズが小さく構成されている。
【００２０】
本発明において、前記バッファ回路がトラックアンドホールド回路のバッファ回路であり、前記バッファ回路からの信号を並列に受ける複数の前記比較器を備え、前記リファレンス回路から複数の前記比較器に、それぞれに対応する参照電圧を供給される。
【００２１】
本発明のさらに他のアスペクトに係るリファレンス回路は、第１及び第２の電圧供給端子間に、互いに並列に配置された第１及び第２の分圧抵抗回路を備え、前記第２の分圧抵抗回路の第１のタップに入力端が接続された第１のバッファと、前記第２の分圧抵抗回路の第２のタップに入力端が接続された第２のバッファと、前記第１の分圧抵抗回路の一端と前記第１のバッファの出力の電圧を受け差動増幅する第１のアンプと、前記第１の分圧抵抗回路の他端と前記第２のバッファの出力の電圧を受け差動増幅する第２のアンプと、前記第１の電圧供給端子と前記第１の分圧抵抗回路の一端との間に接続され、制御端子が第１のアンプの出力に接続される第１のトランジスタと、前記第２の電圧供給端子と前記第１の分圧抵抗回路の他端との間に接続され、制御端子が第２のアンプの出力に接続される第２のトランジスタと、を備え、前記第１および第２のバッファは、それぞれ、前記レプリカバッファ回路を構成しており、前記第１の分圧抵抗回路の一端と他端、及び、前記一端と他端間に接続された抵抗のタップのうちの少なくとも１つから参照電圧が取り出される。
【発明の効果】
【００２２】
本発明によれば、入力アナログ信号を受けるバッファ回路の出力電圧を参照電圧と比較する比較器に対して、高精度の参照電圧を供給するリファレンス回路を実現している。また、本発明によれば、バッファ回路の出力電圧を参照電圧を入力する比較器において、該バッファ回路におけるゲインエラー、オフセットエラーは、リファレンス回路からの参照電圧と相殺され、バッファ回路におけるゲインエラー、オフセットエラーによる影響を抑制し、Ａ／Ｄ変換回路のエラーを縮減することができる。
【発明を実施するための最良の形態】
【００２３】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明は、入力アナログ信号を受けるトラックアンドホールド回路（バッファ回路）の出力電圧を参照電圧と比較する比較器に対して、前記参照電圧を与えるリファレンス回路が、前記バッファ回路と予め定められた特性が対応しているレプリカバッファ回路を有し、前記レプリカバッファ回路は、前記リファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧の少なくとも一方に関する基準電圧を出力し、前記リファレンス回路から実際に出力される参照電圧のトップ電圧及びボトム電圧の少なくとも一方と、前記レプリカバッファ回路の出力電圧との誤差を縮減させるように制御する構成とし、ゲインエラー、オフセットエラーを縮減させ、高速ＡＤ変換回路における精度を向上させるものである。
【００２４】
本発明に係るリファレンス回路の実施の形態として、図３を参照すると、第１及び第２の電圧供給端子（ＶＲＴｅｘｔ、ＶＲＢｅｘｔ）間に、互いに並列に配置された第１の分圧抵抗回路（Ｒ１〜Ｒｎ）及び第２の分圧抵抗回路（２０９、２１０、２１１）を備え、第１の分圧抵抗回路（Ｒ１〜Ｒｎ）のタップからそれぞれ異なるレベルの参照電圧が取り出され、第２の分圧抵抗回路（２０９、２１０、２１１）の所定のタップから、リファレンス回路が出力する参照電圧のトップ電圧（ＶＲＴ３）及びボトム電圧（ＶＲＢ３）に対応する基準電圧（ＶＲＴ、ＶＲＢ）をそれぞれ入力し、第１の分圧抵抗回路の一端（ＶＲＴ３）の電圧及び他端の電圧（ＶＲＢ３）の電圧が、それぞれ、基準電圧（ＶＲＴ、ＶＲＢ）と等しくなるように制御する回路をさらに備えている。特に制限されないが、本発明においては、第１の電圧供給端子（ＶＲＴｅｘｔ）と第１の分圧抵抗回路（Ｒ１〜Ｒｎ）の一端（ＶＲＴ３）の間、及び、第２の電圧供給端子（ＶＲＢｅｘｔ）と第１の分圧抵抗回路（Ｒ１〜Ｒｎ）の他端（ＶＲＢ３）の間に、電流が可変制御される電流源を少なくとも１つ（２０５／２０６）を備えている。さらに、本発明において、リファレンス回路は、バッファ回路と予め定められた特性が対応しているレプリカバッファ回路（２０１、２０２）と、増幅回路（アンプ）（２０３、２０４）と、を備え、レプリカバッファ回路（２０１、２０２）は、第２の分圧抵抗回路（２０９、２１０、２１１）の所定のタップから、リファレンス回路が出力する参照電圧のトップ電圧及びボトム電圧に対応する基準電圧（ＶＲＴ、ＶＲＢ）を入力する。増幅回路（２０３、２０４）は、レプリカバッファ回路（２０１、２０２）のそれぞれの出力電圧（ＶＲＴ２、ＶＲＢ２）と、第１の分圧抵抗回路（Ｒ１〜Ｒｎ）の一端及び他端の電圧（ＶＲＴ３、ＶＲＢ３）とに基づき、第１の分圧抵抗回路（Ｒ１〜Ｒｎ）の一端及び他端の電圧が、それぞれ、前記基準電圧（ＶＲＴ、ＶＲＢ）と等しくなるように、電流源（２０５／２０６）の電流値を可変に制御する信号を出力する。なお、このリファレンス回路は、Ａ／Ｄ変換回路のみならず、複数の参照電圧を生成する高精度リファレンス回路として、各種用途に適用可能である。
【００２５】
本発明において、レプリカバッファ回路（２０１、２０２）は、入力アナログ信号を入力するバッファ回路とＤＣ特性が対応しており、好ましくは、ゲインエラー及び／又はオフセットエラーが対応している。レプリカバッファ回路（２０１、２０２）は、入力アナログ信号を入力し高帯域、高ゲインを要するバッファ回路とＤＣ特性さえ対応していればよく、ＡＣ特性は問題とならない。このため、レプリカバッファ回路（２０１、２０２）は、入力アナログ信号を入力するバッファ回路よりもサイズを小さく構成してもよい。以下では、フラッシュ型Ａ／Ｄ変換回路の実施例に即して説明する。
【実施例】
【００２６】
図１は、本発明の一実施例のＡ／Ｄ変換回路の構成を示す図である。図１を参照すると、トラックアンドホールド回路１０と、リファレンス回路２０と、コンパレータ回路３０を備えている。なお、コンパレータ回路３０は、トラックアンドホールド回路１０の出力を並列に受ける複数のコンパレータ（不図示）を備え、リファレンス回路２０は、コンパレータ回路３０内の複数のコンパレータに対応するリファレンス信号（参照電圧）を与える。
【００２７】
トラックアンドホールド回路１０は、図２に示すように、スイッチ１０１と容量１０２とバッファ回路１０３とを備え、スイッチ１０１がオンのとき、入力信号を容量１０２にサンプルし、スイッチ１０１がオフのときにも、容量１０２の端子電圧がバッファ１０３から出力される。
【００２８】
図３は、図１のリファレンス回路２０の構成の一例を示す図である。図３を参照すると、このリファレンス回路において、外部リファレンストップ電圧供給端子（ＶＲＴｅｘｔ）と外部リファレンスボトム電圧供給端子（ＶＲＢｅｘｔ）との間に、直列に接続された複数の抵抗（Ｒ１〜Ｒｎ）は第１の分圧抵抗回路を構成し、各タップの電圧が対応するコンパレータに比較用の参照電圧として供給される。
【００２９】
外部リファレンストップ電圧供給端子ＶＲＴｅｘｔと外部リファレンスボトム電圧供給端子ＶＲＢｅｘｔの間に、さらに、抵抗２０９、２１０、２１１が直列に接続されており、第２の分圧抵抗回路を構成している。
【００３０】
リファレンス回路は、さらに、第２の分圧抵抗回路（２０９、２１０、２１１）のリファレンストップ電圧ＶＲＴを与えるノードに入力が接続されたバッファ２０１と、バッファ２０１の出力（ＶＲＴ２）と第１の分圧抵抗回路（Ｒ１〜Ｒｎ）の一側端部（ＶＲＴ３）に反転入力端と非反転入力端がそれぞれ接続された差動増幅回路２０３を備えている。
【００３１】
リファレンス回路は、さらに、第２の分圧抵抗回路（２０９、２１０、２１１）のリファレンスボトム電圧ＶＲＢを与えるノードに入力が接続されたバッファ２０２と、バッファ２０２の出力（ＶＲＢ２）と第１の分圧抵抗回路（Ｒ１〜Ｒｎ）の他側端部（ＶＲＢ３）に反転入力端と非反転入力端がそれぞれ接続された差動増幅回路２０４を備えている。
【００３２】
リファレンス回路は、さらに、リファレンストップ電圧供給端子ＶＲＴｅｘｔにソースが接続され、ドレインが第１の分圧抵抗回路（Ｒ１〜Ｒｎ）の一側端部（ＶＲＴ３）に接続され、ゲートが差動増幅回路２０３の出力端に接続されたＰチャネルＭＯＳトランジスタ２０５を備え、ＰチャネルＭＯＳトランジスタ２０５のドレインとゲート間には、位相補償用の容量２０７が挿入されている。
【００３３】
リファレンス回路は、さらに、リファレンスボトム電圧供給端子ＶＲＢにソースが接続され、ドレインが第１の分圧抵抗回路（Ｒ１〜Ｒｎ）の他側端部（ＶＲＢ３）に接続され、ゲートが差動増幅回路２０４の出力に接続されたＮチャネルＭＯＳトランジスタ２０６を備え、ＮチャネルＭＯＳトランジスタ２０６のドレインとゲート間には、位相補償用の容量２０８が挿入されている。
【００３４】
以下、リファレンス回路の動作を説明する。リファレンス回路から実際に出力される参照電圧のトップの電圧ＶＲＴ３と、ＶＲＴ２の差電圧（誤差）を差動増幅する差動増幅回路２０３と、その出力を受けるＰチャネルＭＯＳトランジスタ２０５（ゲート電圧によりソース−ドレイン電流が可変制御される）よりなる帰還回路により、リファレンス回路から実際に出力される参照電圧のトップ電圧ＶＲＴ３が電圧ＶＲＴ２と一致するように制御される。リファレンス回路から実際に出力される参照電圧のトップ電圧ＶＲＴ３がＶＲＴ２より低い場合、差動増幅回路２０３の出力電圧は、現在よりも低電位側に推移し、ＰチャネルＭＯＳトランジスタ２０５のゲート電位の低下により、ＰチャネルＭＯＳトランジスタ２０５のソース−ドレイン電流が増大し、ＰチャネルＭＯＳトランジスタ２０５のドレインノードの電圧が上昇し、ＶＲＴ３がＶＲＴ２に近づく。リファレンス回路から実際に出力される参照電圧のトップ電圧ＶＲＴ３がＶＲＴ２より高い場合、差動増幅回路２０３の出力電圧は、現在よりも高電位側に推移し、ＰチャネルＭＯＳトランジスタ２０５のゲート電位の上昇により、ＰチャネルＭＯＳトランジスタ２０５のソース−ドレイン電流が減少し、ＰチャネルＭＯＳトランジスタ２０５のドレインノードの電圧が低下し、ＶＲＴ３がＶＲＴ２に近づく。
【００３５】
リファレンス回路から実際に出力される参照電圧のボトムの電圧ＶＲＢ３と、その基準電圧ＶＲＢ２の差電圧（誤差）を差動増幅する差動増幅回路２０４と、その出力をゲートに受けるＮチャネルＭＯＳトランジスタ２０６（ゲート電圧によりソース−ドレイン電流が可変制御される）よりなる帰還回路により、リファレンス回路から実際に出力される参照電圧のボトム電圧ＶＲＢ３が、電圧ＶＲＢ２と一致するように制御される。この動作原理は、差動増幅回路２０３、ＰチャネルＭＯＳトランジスタ２０５の場合と同様である。
【００３６】
差動増幅回路２０３、２０４の負荷は、トランジスタ２０５、２０６のゲート容量であることから、差動増幅回路２０３、２０４の駆動能力を大きくする必要はない。
【００３７】
また、レプリカバッファ回路２０１、２０２は、そのＤＣ特性がトラックアンドホールド回路のバッファ回路（図２の１０３）のＤＣ特性と等しければよいため、トラックアンドホールド回路のバッファ回路（図２の１０３）のサイズよりも小さくしてもよい。特に制限されないが、本実施例では、レプリカバッファ回路２０１、２０２は、トラックアンドホールド回路のバッファ回路（図２の１０３）の１０分の１程度のサイズとしている。
【００３８】
なお、リファレンストップ電位側のレプリカバッファ回路２０１、差動増幅回路２０３、ＰチャネルＭＯＳトランジスタ２０５の組と、レプリカバッファ回路２０２、差動増幅回路２０４、ＮチャネルＭＯＳトランジスタ２０６の組のうち一方の組のみを備えた構成も本発明は含む。
【００３９】
本実施例によれば、リファレンス回路のバッファ２０１、２０２として、トラックアンドホールド回路のバッファ回路のレプリカを用いたことにより、トラックアンドホールド回路のバッファ回路のゲインエラー、オフセットエラーが、リファレンス回路のバッファ回路２０１、２０２で再現され、リファレンス回路から実際に出力される参照電圧のトップ電圧ＶＲＴ３、ボトム電圧ＶＲＢ３に反映される。このため、トラックアンドホールド回路（図１の１０）からコンパレータ回路（図１の３０）に入力される信号がエラーを含んでいる場合でも、リファレンス回路（図１の２０）からの出力により、コンパレータ回路において、該エラーは相殺されるように作用する。
【００４０】
図４、図５は、本実施例において、トラックアンドホールド回路のバッファ回路（図２の１０３）、及び、リファレンス回路におけるレプリカバッファ回路（図３の２０１、２０２）の構成例を示す図である。図４は、ソースが共通接続され定電流源（Ｉ０）で駆動される差動対（ＭＮ１、ＭＮ２）とカレントミラーよりなる負荷回路（ＭＰ１、ＭＰ２）を備えた差動回路を用いてボルテージフォロワ構成としたバッファ回路である。トラックアンドホールド回路のバッファ回路（図２の１０３）をボルテージフォロワで構成した場合に、レプリカバッファ回路（図３の２０１、２０２）も同一特性のボルテージフォロワで構成されるため、トラックアンドホールド回路のバッファ回路におけるゲイン、オフセットエラーは、レプリカバッファ回路（図３の２０１、２０２）におけるエラーと実質的に同相となり、コンパレータにおいて相殺される。
【００４１】
図５は、出力ＯＵＴとＧＮＤ間に接続されたＰチャネルＭＯＳトランジスタＭＰ１よりなるソースフォロワで構成したバッファ回路である。なお、本発明において、トラックアンドホールド回路のバッファ回路（図２の１０３）をソースフォロワで構成した場合に、レプリカバッファ回路（図３の２０１、２０２）も同一特性のソースフォロワで構成されるため、コンパレータに供給される入力信号と、比較用の参照電圧におけるそれぞれのオフセットエラーは、コンパレータに、実質的に同相信号として供給され、相殺される。
【００４２】
図６、図７は、図３の差動増幅回路２０３、２０４の構成の一例をそれぞれ示す図である。特に制限されないが、本実施例では、図３の差動増幅回路２０３、２０４として、フォールデッド（折り返し）カスコード型のアンプを用いている。なお、図６と図７では、差動増幅回路の極性が相違しているだけで、基本構成は同じである。図６において、ソースが共通接続されゲートが差動入力端子ｖｉｎｐ、ｖｉｎｎにそれぞれ接続されたＰチャネルＭＯＳトランジスタＭＰ１１、ＭＰ１２は差動対をなし、ＰチャネルＭＯＳトランジスタＭＰ１３は差動対の定電流源である。差動対の出力に接続されるＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１４と、ＰチャネルＭＯＳトランジスタＭＰ１７、ＭＰ１８がフォールデッドカスコード回路であり、ＮチャネルＭＯＳトランジスタＭＮ１５、ＭＮ１６はバイアス回路、ＰチャネルＭＯＳトランジスタＭＰ１４、ＭＰ１５、ＭＰ１６はカレントミラーである。定電流源Ｉ01の定電流をカレントミラー（ＭＰ１４、ＭＰ１５、ＭＰ１６、ＭＰ１３）で折り返し、差動対ＭＰ１１、ＭＰ１２に定電流を与えるとともに、トランジスタＭＮ１５、ＭＮ１６に流し、トランジスタＭＮ１５、ＭＮ１６のドレインノード電圧にてそれぞれトランジスタＭＮ１３とＭＮ１４の共通ゲートと、トランジスタＭＮ１１とＭＮ１２の共通ゲートをバイアスしており、差動入力端子ｖｉｎｐ、ｖｉｎｎの差電圧を増幅した電圧がｖｏｕｔ（トランジスタＭＮ１２とＭＰ１８のドレインの接続点）から出力される。
【００４３】
また図７において、ソースが共通接続されゲートが差動入力端子ｖｉｎｐ、ｖｉｎｎにそれぞれ接続されたＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２は差動対をなし、ＮチャネルＭＯＳトランジスタＭＮ２３は差動対の定電流源である。差動対の出力に接続されるＰチャネルＭＯＳトランジスタＭＰ２１〜ＭＰ２４と、ＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２８がフォールデッドカスコード回路であり、ＰチャネルＭＯＳトランジスタＭＰ２５、ＭＰ２６はバイアス回路、ＮチャネルＭＯＳトランジスタＭＮ２４、ＭＮ２５、ＭＮ２６はカレントミラーである。定電流源Ｉ02の定電流をカレントミラー（ＭＮ２４、ＭＮ２５、ＭＮ２６、ＭＮ２３）で折り返し、差動対ＭＮ２１、ＭＮ２２に定電流を与えるとともに、トランジスタＭＰ２５、ＭＰ２６に流し、トランジスタＭＰ２５、ＭＰ２６のドレインノード電圧にてそれぞれトランジスタＭＰ２３とＭＰ２４の共通ゲートと、トランジスタＭＰ２１とＭＰ２２の共通ゲートをバイアスしており、差動入力端子ｖｉｎｐ、ｖｉｎｎの差電圧を増幅した電圧がｖｏｕｔ（トランジスタＭＰ２２とＭＮ２８のドレインの接続点）から出力される。なお、図３の差動増幅回路２０３、２０４として、本実施例では、フォールデッドカスコードＯＰアンプを用いたが、本発明はかかる構成にのみ限定されるものでなく、任意の差動増幅回路を用いることができることは勿論である。
【００４４】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施例のＡＤ変換回路の構成を示す図である。
【図２】図１のトラックアンドホールド回路の構成を示す図である。
【図３】図１のリファレンス回路の構成を示す図である。
【図４】図２のバッファ回路の構成を示す図である。
【図５】図２のバッファ回路の別の構成を示す図である。
【図６】図３の増幅回路２０３の構成を示す図である。
【図７】図３の増幅回路２０４の構成を示す図である。
【図８】従来のリファレンス回路の構成を示す図である。
【符号の説明】
【００４６】
１０  トラックアンドホールド回路
２０  リファレンス回路
３０  コンパレータ回路
１０１  スイッチ
１０２  容量
１０３  バッファ回路
２０１、２０２  レプリカバッファ
２０３、２０４  増幅回路（差動増幅回路）
２０５  ＰチャネルＭＯＳトランジスタ
２０６  ＮチャネルＭＯＳトランジスタ
２０７、２０８  位相補償用容量
２０９、２１０、２１１  抵抗
【図１】
2006303813.tif 000003
【図２】
2006303813.tif 000004
【図３】
2006303813.tif 000005
【図４】
2006303813.tif 000006
【図５】
2006303813.tif 000007
【図６】
2006303813.tif 000008
【図７】
2006303813.tif 000009
【図８】
2006303813.tif 000010