(57)【要約】【課題】  最終出力の補正を簡易に行うことができる固体撮像装置を提供する。【解決手段】  係数ｂｘの演算にあたっては、下限閾値ＴｈＬＯＷよりも小さい最終出力を与える画素からの出力（暗レベル出力とする）を画素列毎に選択し、この暗レベル出力と、この画素に行方向隣接する画素からの出力との差分（暗レベル出力差分とする）を演算し、一画素列分の暗レベル出力差分の代表値（平均値、最大頻度を与える値、中央値）を演算し、この暗レベル出力差分の代表値に補正係数αを乗じたものを、現在の暗レベルに対応する係数ｂｘから減じて、新たな係数ｂｘを求める。【選択図】  図５
2006345204.tif 000002
【特許請求の範囲】
【請求項１】
複数の撮像ブロックからなる撮像領域を備え、各撮像ブロックが複数の画素列からなり、各撮像ブロックのｎ番目の画素列からの信号を撮像ブロック毎に順次処理しディジタルビデオ信号を生成する処理回路を、各撮像ブロックにおける画素列の数だけ備え、撮像ブロック毎の各画素列からの信号をそれぞれの前記処理回路で並列処理する固体撮像装置において、
主画素列からの信号と、前記主画素列に隣接する副画素列からの信号との差分を画素行毎に演算し、これらの画素列の差分の集合の代表値を決定し、この代表値に基づいて前記主画素列の属する処理回路のオフセットを設定する制御回路を備えることを特徴とする固体撮像装置。
【請求項２】
前記制御回路は、
前記主画素列の一画素からの信号が下限閾値を下回っている場合に、この画素からの信号と、この画素に隣接する前記副画素列の一画素からの信号との差分を演算し、一画素列分の演算で得られた複数の差分の集合の平均値を前記代表値とし、この代表値に基づいて前記主画素列の属する処理回路のオフセットを設定することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記制御回路は、
前記主画素列の一画素からの信号が上限閾値を越えている場合に、この画素からの信号と、この画素に隣接する前記副画素列の一画素からの信号との差分の、前記主画素列の一画素からの信号に対する比率を演算し、一画素列分の演算で得られた複数の比率の集合の平均値を利得補正用代表値とし、この利得補正用代表値に基づいて前記主画素列の属する処理回路の利得を設定することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記制御回路は、前記比率を演算する場合、前記主画素列の一画素からの信号として、オフセットに対応する成分が除去された前記主画素列の一画素からの信号を用いることを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記制御回路は、
前記主画素列の一画素からの信号が下限閾値を下回っている場合に、この画素からの信号と、この画素に隣接する前記副画素列の一画素からの信号との差分を演算し、一画素列分の演算で得られた複数の差分の集合の暗レベル差分ヒストグラムの最大頻度を与える差分の値を前記代表値とし、この代表値に基づいて前記主画素列の属する処理回路のオフセットを設定することを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記制御回路は、
前記主画素列の一画素からの信号が下限閾値を下回っている場合に、この画素からの信号と、この画素に隣接する前記副画素列の一画素からの信号との差分を演算し、一画素列分の演算で得られた複数の差分の集合の暗レベル差分ヒストグラムの最大頻度を与える差分の値を演算し、
前記主画素列の一画素からの信号が上限閾値を越えている場合に、この画素からの信号と、この画素に隣接する前記副画素列の一画素からの信号との差分を演算し、一画素列分の演算で得られた複数の差分の集合の明レベル差分ヒストグラムの最大頻度を与える差分の値を演算し、
明レベル差分ヒストグラムの最大頻度を与える差分の値と、暗レベル差分ヒストグラムの最大頻度を与える差分の値との差の、これらの差分を与える主画素列の画素からの信号の差に対する比率を利得補正用代表値とし、この利得補正用代表値に基づいて前記主画素列の属する処理回路の利得を設定することを特徴とする請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
下記特許文献１に記載の固体撮像装置は、各読み出し回路におけるオフセットばらつきに起因する縦縞ノイズ（固定パターンノイズ）を低減するために、列毎（読み出し回路毎）に生じるオフセットノイズを、各列毎に複数のＣＤＳ回路を用意し、オフセットの平均値を求め、各列において平均値に最も近い（ばらつきの最も少ない）ＣＤＳ回路を選択することで実現している。
【０００３】
下記特許文献２に記載の固体撮像装置は、受光領域の全画素を多分割し、各受光ブロックを夫々異なる読み出し回路により読み出すマルチポート型固体撮像装置であって、各ブロックのばらつきを補正するためにヒストグラムを用いて補正を行っている。
【特許文献１】特開２００４−８０４６７号公報
【特許文献２】特開２００４−８８１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の固体撮像装置では、暗レベル信号のみを用いて補正するため、最終出力の十分な補正を簡易に行うことができなかった。
【０００５】
本発明は、このような課題に鑑みてなされたものであり、最終出力の補正を簡易に行うことができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明に係る固体撮像装置は、複数の撮像ブロックからなる撮像領域を備え、各撮像ブロックが複数の画素列からなり、各撮像ブロックのｎ番目の画素列からの信号を撮像ブロック毎に順次処理しディジタルビデオ信号を生成する処理回路を、各撮像ブロックにおける画素列の数だけ備え、撮像ブロック毎の各画素列からの信号をそれぞれの処理回路で並列処理する固体撮像装置において、主画素列からの信号と、主画素列に隣接する副画素列からの信号との差分を画素行毎に演算し、これらの画素列の差分の集合の代表値を決定し、この代表値に基づいて主画素列の属する処理回路のオフセットを設定する制御回路を備えることを特徴とする。
【０００７】
複数の処理回路は、撮像ブロック内の隣接する複数の画素列からの信号を並列処理するため、高速に処理を行うことができる。撮像領域全体の画素からの信号を処理するには、処理対象となる撮像ブロックを切り替えればよい。このように複数の処理回路を用いた場合、画像のムラを無くす場合には、処理回路のオフセットや利得を補正する必要がある。
【０００８】
そこで、制御回路は、主画素列からの信号と、主画素列に隣接する副画素列からの信号との差分を画素行毎に演算し、これらの画素列の差分の集合の代表値を決定し、この代表値に基づいて主画素列の属する処理回路のオフセットを設定することとした。すなわち、隣接画素列からの信号は別々の処理回路に入力されるが、これらの間の信号の差分の集合の代表値は、処理回路からの最終出力のオフセット（暗レベル）に相関する。したがって、この代表値に基づいてオフセットを補正すれば、隣接画素列間のオフセットレベル差を緩和することができる。
【０００９】
また、隣接画素列からの信号は別々の処理回路に入力されるが、これらの間の信号の差分の元の信号に対する比率の集合の利得補正用代表値は、処理回路からの最終出力の利得に相関する。したがって、この利得補正用代表値に基づいて利得を補正すれば、隣接画素列間の利得差を緩和することができる。このように、本発明の固体撮像装置によれば、最終出力の補正を簡易に行うことができる
【００１０】
これらの代表値としては、平均値や最大頻度を与える値あるいは中央値などがある。
【００１１】
オフセット補正用の代表値として平均値を用いる場合、制御回路は、主画素列の一画素からの信号が下限閾値を下回っている場合に、この画素からの信号と、この画素に隣接する副画素列の一画素からの信号との差分を演算し、一画素列分の演算で得られた複数の差分の集合の平均値を代表値とし、この代表値に基づいて主画素列の属する処理回路のオフセットを設定することを特徴とする。
【００１２】
利得補正用の代表値として平均値を用いる場合、制御回路は、主画素列の一画素からの信号が上限閾値を越えている場合に、この画素からの信号と、この画素に隣接する副画素列の一画素からの信号との差分の、主画素列の一画素からの信号に対する比率を演算し、一画素列分の演算で得られた複数の比率の集合の平均値を代表値とし、この代表値に基づいて主画素列の属する処理回路の利得を設定することを特徴とする。
【００１３】
なお、この場合、制御回路が上記比率を演算する場合、主画素列の一画素からの信号として、オフセットに対応する成分が除去された主画素列の一画素からの信号を用いることとしてもよい。
【００１４】
オフセット補正用の代表値として最大頻度を与える値を用いる場合、制御回路は、主画素列の一画素からの信号が下限閾値を下回っている場合に、この画素からの信号と、この画素に隣接する副画素列の一画素からの信号との差分を演算し、一画素列分の演算で得られた複数の差分の集合の暗レベル差分ヒストグラムの最大頻度を与える差分の値を代表値とし、この代表値に基づいて主画素列の属する処理回路のオフセットを設定することを特徴とする。
【００１５】
利得補正用の代表値として最大頻度を与える値を用いる場合、制御回路は、主画素列の一画素からの信号が下限閾値を下回っている場合に、この画素からの信号と、この画素に隣接する副画素列の一画素からの信号との差分を演算し、一画素列分の演算で得られた複数の差分の集合の暗レベル差分ヒストグラムの最大頻度を与える差分の値を演算し、主画素列の一画素からの信号が上限閾値を越えている場合に、この画素からの信号と、この画素に隣接する副画素列の一画素からの信号との差分を演算し、一画素列分の演算で得られた複数の差分の集合の明レベル差分ヒストグラムの最大頻度を与える差分の値を演算し、明レベル差分ヒストグラムの最大頻度を与える差分の値と、暗レベル差分ヒストグラムの最大頻度を与える差分の値との差の、これらの差分を与える主画素列の画素からの信号の差に対する比率を代表値とし、この代表値に基づいて主画素列の属する処理回路の利得を設定することを特徴とする。
【発明の効果】
【００１６】
本発明の固体撮像装置によれば、最終出力の補正を簡易に行うことができる
【発明を実施するための最良の形態】
【００１７】
以下、実施の形態に係る固体撮像装置について説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。
【００１８】
図１は、実施の形態に係る固体撮像装置の回路図である。
【００１９】
この固体撮像装置は、撮像素子と制御回路とを備えている。この撮像素子は、Ｎ個の画素列（Ｎ１，Ｎ２，Ｎ３）が隣接して並んでなる撮像ブロックＢ１，Ｂ２，Ｂ３が、Ｋ個（本例ではＫ＝３）並んでなる撮像領域を有している。各撮像ブロックの左からの順番をｋ番目とし、撮像ブロック内の左からの順番をｎ番目とする。なお、図２に各画素列を構成する各画素Ｐ（ｘ，ｙ）の詳細構成を示す。
【００２０】
図２に示すように、画素Ｐ（ｘ，ｙ）は、ホトダイオードＰＤ（ｘ，ｙ）と、ホトダイオードＰＤ（ｘ，ｙ）のカソードとリセット電位Ｖｒ１との間に接続されたリセットスイッチＱｒｅｓｅｔ（ｘ，ｙ）と、ホトダイオードＰＤ（ｘ，ｙ）のカソードが入力端子に接続されたアンプＡＭＰ（ｘ，ｙ）と、アンプＡＭＰ（ｘ，ｙ）とビデオラインＬｎとの間に接続されたアドレス指定スイッチＱａｄｄｒｅｓｓ（ｘ，ｙ）とを備えている。
【００２１】
画素Ｐ（ｘ，ｙ）は、ホトダイオードＰＤ（ｘ，ｙ）のカソードと、リセットスイッチＱｒｅｓｅｔ（ｘ，ｙ）との間に直列に介在する転送スイッチＱｔｒａｎｓ（ｘ，ｙ）を備えている。転送スイッチＱｔｒａｎｓ（ｘ，ｙ）の上流端は、ホールドスイッチＱｈｏｌｄ（ｘ，ｙ）を介して、ＡＭＰ（ｘ，ｙ）を構成する増幅用トランジスタＱａｍｐ（ｘ，ｙ）のゲートに入力されている。増幅用トランジスタＱａｍｐ（ｘ，ｙ）とビデオラインＬｎとの間には、アドレス指定スイッチ（トランジスタ）Ｑａｄｄｒｅｓｓ（ｘ，ｙ）が介在している。
【００２２】
アドレス指定スイッチＱａｄｄｒｅｓｓ（ｘ，ｙ）に、ハイレベルのシフト信号（垂直）Ｖｓｈｉｆｔ（ｙ）（又はＶａｄｄｒｅｓｓ（ｙ））を入力すると、アンプＡＭＰ（ｘ，ｙ）で増幅した画素信号を、ビデオラインＬｎに転送する状態ができる。ホトダイオードＰＤ（ｘ，ｙ）に入射した光量に応じて蓄積された電荷に応じた電圧は、アンプＡＭＰ（ｘ，ｙ）で増幅され、ビデオラインＬｎに電圧Ｖとして出力される。その後、ハイレベルのリセット信号（垂直）Ｖｒｅｓｅｔ（ｙ）をリセットスイッチ（トランジスタ）Ｑｒｅｓｅｔに入力し、これをオンすると、ホトダイオードＰＤ（ｘ、ｙ）に蓄積された電荷がリセットされる。
【００２３】
詳細に説明すれば、転送スイッチＱｔｒａｎｓ（ｘ，ｙ）のゲートには、転送信号Ｖｔｒａｎｓ（ｘ，ｙ）が入力され、リセットスイッチＱｒｅｓｅｔ（ｘ，ｙ）のゲートには、リセット信号Ｖｒｅｓｅｔ（ｘ，ｙ）が入力される。また、ホールドスイッチＱｈｏｌｄ（ｘ，ｙ）のゲートにはホールド信号Ｖｈｏｌｄ（ｙ）が入力され、アドレス指定スイッチＱａｄｄｒｅｓｓ（ｘ，ｙ）のゲートにはアドレス信号Ｖａｄｄｒｅｓｓ（ｙ）が入力される。なお、アドレス信号Ｖａｄｄｒｅｓｓ（ｙ）は第１シフト信号（垂直）Ｖｓｈｉｆｔ（ｙ）と表記することもできる。
【００２４】
Ｖｒｅｓｅｔ（ｙ）、Ｖｔｒａｎｓ（ｙ）、Ｖｈｏｌｄ（ｙ）、Ｖａｄｄｒｅｓｓ（ｙ）の全ての信号がローレベルの時に、Ｖｒｅｓｅｔ（ｙ）をハイレベルとしてＶｈｏｌｄ（ｙ）をハイレベルとすることにより、増幅用トランジスタＱａｍｐ（ｘ，ｙ）のゲートの電荷がリセットされる。Ｖｈｏｌｄ（ｙ）をローレベルとし、Ｖｒｅｓｅｔ（ｙ）をローレベルとした後、Ｖｔｒａｎｓ（ｙ）をハイレベルとしてＶｈｏｌｄ（ｙ）をハイレベルとすることで、ホトダイオードＰＤ（ｘ、ｙ）に蓄積された電荷が増幅用トランジスタＱａｍｐ（ｘ，ｙ）のゲートに転送させる。
【００２５】
その後、Ｖｈｏｌｄ（ｙ）をローレベルにしてＶｔｒａｎｓ（ｙ）をローレベルにした後、Ｖｔｒａｎｓ（ｙ）とＶｒｅｓｅｔ（ｙ）をハイレベルにして、ホトダイオードＰＤ（ｘ、ｙ）に蓄積された電荷をリセットした後、Ｖｔｒａｎｓ（ｙ）とＶｒｅｓｅｔ（ｙ）をローレベルにして次の蓄積を開始する。
【００２６】
撮像領域では、以上の動作が行われる。
【００２７】
図１を参照すると、撮像領域における画素Ｐ（ｘ，ｙ）は、行方向（ｘ）に沿って９個、列方向（ｙ）に沿って９個あり、アドレス（ｘ，ｙ）で規定される二次元状に配置されている。本例では、撮像領域中央に部分読み出し領域Ｒを設定し、部分読み出し領域Ｒの内部の画素Ｐ（ｘ，ｙ）の信号を読み出すこととするが、領域Ｒを指定しない場合には、全領域の信号を読み出すことができる。
【００２８】
部分読み出し領域Ｒは、画像データ演算部１０によって指定される。画像データ演算部１０は、入力されるディジタルビデオ信号に応じて部分読み出し領域Ｒを指定する。すなわち、例えば、ディジタルビデオ信号における１フレームの画像において、輝度が所定値以上の画素Ｐ（ｘ，ｙ）のアドレスを記憶する。ミサイル等の物体が撮影対象の場合、撮像素子がシリコンからなるとして、その赤外線像は物体像の重心を最大輝度の起点として連続的に周辺に広がり、周辺部では輝度が所定値よりも未満となる。
【００２９】
すなわち、最大輝度の点を含み、輝度が所定値±Δ以内の点を含む矩形領域を、部分読み出し領域Ｒとして選択する。対象物が移動中の場合、前回のフレーム内における物体像の重心位置（ｘ１，ｙ１）と、今回のフレーム内における物体像の重心位置（ｘ２，ｙ２）とのフレーム内での位置の差分のベクトル（ｘ２−ｘ１、ｙ２−ｙ１）を演算し、今回のフレーム内の物体像の重心位置（ｘ１、ｙ２）に、このベクトルを加算した位置を、次回の物体像の重心位置（ｘ３，ｙ３）として推定し、これを重心位置とする矩形領域を新たな部分読み出し領域Ｒとして設定する。
【００３０】
画像データ演算部１０には、ディジタルビデオ信号が入力されているが、このディジタルビデオ信号は、各撮像ブロックＢ１（Ｂ２，Ｂ３）からの画素列毎（３列）の信号を処理回路ＰＵ１，ＰＵ２，ＰＵ３に入力することで得ることができる。個々の処理回路ＰＵ１，ＰＵ２，ＰＵ３は、アンプＡＭＰ１、ＡＭＰ２，ＡＭＰ３、ＡＤ変換回路ＡＤＣ１，ＡＤＣ２，ＡＤＣ３、出力回路ＯＣ１，ＯＣ２，ＯＣ３を接続してなる。各画素列から出力されたアナログ画素信号は、処理回路ＰＵ１，ＰＵ２，ＰＵ３によって、ディジタルビデオ信号に変換される。
【００３１】
部分読み出し領域Ｒを規定する部分画像選択位置情報（ｘ＝ｘ４〜ｘ６，ｙ＝ｙ４〜ｙ６）は、タイミング発生回路１１に入力される。また、この固体撮像装置は、部分読み出し領域Ｒに対応する画素行を選択する行選択回路１２と、部分読み出し領域Ｒに対応する画素列を選択する列選択回路１３とを備えている。タイミング発生回路１１は、入力された部分画像選択位置情報に基づいて行選択回路制御信号と、列選択回路制御信号を生成する。
【００３２】
要するに、行選択回路制御信号は、ｙ＝ｙ４〜ｙ６の画素行の信号が読み出されるように行選択回路１２に画素の選択をさせ、列選択回路制御信号は、ｘ＝ｘ４〜ｘ６の画素列の信号が読み出されるように列選択回路１３に画素の選択をさせる。換言すれば、タイミング発生回路１１は、画像データ演算部１０の出力に基づいて、行選択回路１２及び列選択回路１３に選択をさせる制御信号を発生しているということになる。
【００３３】
なお、図１には図示しないが、本固体撮像装置は、行方向に隣接する各画素からの信号の差分に基づいて、処理回路ＰＵ１，ＰＵ２，ＰＵ３のオフセット調整及び利得調整を行う制御回路を備えている。以下、詳説する。
【００３４】
図３は、ｘ列及びｘ＋１列におけるホールド回路Ｈ（ｘ）、Ｈ（ｘ＋１）と、処理回路ＰＵ（ｘ）、ＰＵ（ｘ＋１）と、制御回路ＦＢＣ（ｘ）、ＦＢＣ（ｘ＋１）と、撮像領域におけるｙ行目のｘ列、ｘ＋１列における画素ｐ（ｘ，ｙ）、ｐ（ｘ＋１、ｙ）とを示すブロック図である。なお、ｘ列、ｘ＋１列は、例えば、図１におけるＮ１列とＮ２列を示すものとし、これらに対応する処理回路ＰＵ（ｘ）、ＰＵ（ｘ＋１）は、それぞれＰＵ１、ＰＵ２を示すものとする。
【００３５】
撮像領域の画素ｐ（ｘ，ｙ）、ｐ（ｘ＋１，ｙ）から出力される画素出力Ｖｘを、それぞれＶ（ｘ，ｙ）、Ｖ（ｘ，ｘ＋１）とする。
【００３６】
処理回路ＰＵ（ｘ）のオフセット及び利得調整前の期間において、撮像領域の画素ｐ（ｘ，ｙ）、ｐ（ｘ＋１、ｙ）からの信号ＶＸ、ＶＸ＋１は、それぞれ制御回路ＦＢＣに入力される。
【００３７】
処理回路ＰＵ（ｘ）は、入力信号ＶＸに対して、Ｖｘ’＝ａｘ×（ＶＸ＋ｂｘ）の処理を行う。処理回路ＰＵ（ｘ＋１）は、入力信号ＶＸ＋１に対して、Ｖｘ＋１’＝ａｘ＋１×（ＶＸ＋１＋ｂｘ＋１）の処理を行う。なお、Ｖｘ’＝ａｘ×Ｖｘ＋ａｘｂｘ、Ｖｘ＋１’＝ａｘ＋１×Ｖｘ＋１＋ａｘ＋１ｂｘ＋１あり、ａｘ，ｂｘ、ａｘ＋１，ｂｘ＋１は係数である。
【００３８】
画素列ｘを主画素列とし、画素列ｘ＋１を副画素列とし、制御回路ＦＢＣは、これらの隣接画素列の信号に基づいて、主画素列に対応する処理回路の係数の設定を行う。なお、現在の副画素列ｘ＋１は、次回の演算の主画素列であり、この場合には副画素列は画素列ｘ＋２となり、以下、この演算が繰り返される。
【００３９】
図４は、各処理回路ＰＵ（ｘ）からの最終出力Ｖ’（ｘ，ｙ）のタイミングについて説明するための図である。
【００４０】
時刻Ｔ１においては、処理回路ＰＵ１、ＰＵ２、ＰＵ３からは、画素Ｐ（１，１）、Ｐ（２，１）、Ｐ（３，１）の出力Ｖ（１，１）、Ｖ（２，１）、Ｖ（３，１）に処理を施した最終出力Ｖ’（１，１）、Ｖ’（２，１）、Ｖ’（３，１）が得られる。
【００４１】
時刻Ｔ２においては、処理回路ＰＵ１、ＰＵ２、ＰＵ３からは、画素Ｐ（１，２）、Ｐ（２，２）、Ｐ（３，２）の出力Ｖ（１，２）、Ｖ（２，２）、Ｖ（３，２）に処理を施した最終出力Ｖ’（１，２）、Ｖ’（２，２）、Ｖ’（３，２）が得られ、以下、ｙ行の数をカウントアップして処理を続ける。
【００４２】
画素行ｙの最大値ｙｍａｘまで出力が読み出されると、次の撮像ブロックの画素の読み出しにかかる。すなわち、時刻Ｔｙｍａｘ＋１では、処理回路ＰＵ１、ＰＵ２、ＰＵ３からは、画素Ｐ（４，１）、Ｐ（５，１）、Ｐ（６，１）の出力Ｖ（４，１）、出力Ｖ（５，１）、出力Ｖ（６，１）に処理を施した最終出力Ｖ’（４，１）、出力Ｖ’（５，１）、出力Ｖ’（６，１）が得られる。
【００４３】
次の時刻Ｔｙｍａｘ＋２では、処理回路ＰＵ１、ＰＵ２、ＰＵ３からは、画素Ｐ（４，２）、Ｐ（５，２）、Ｐ（６，２）の出力Ｖ（４，２）力Ｖ（５，２）、Ｖ（６，２）に処理を施した最終出力Ｖ’（４，２）、Ｖ’（５，２）、Ｖ’（６，２）が得られる。以下、ｙ行の数をカウントアップして処理を続け、画素行ｙの最大値ｙｍａｘまで出力が読み出されると、次の撮像ブロックの画素の読み出しにかかる。
【００４４】
各時刻では、３つの画素出力Ｖ（ｘ，ｙ）、Ｖ（ｘ＋１，ｙ）、Ｖ（ｘ＋２，ｙ）、最終出力Ｖ’（ｘ，ｙ）、Ｖ’（ｘ＋１，ｙ）、Ｖ’（ｘ＋２，ｙ）が得られるが、主画素列ｘの係数の設定にあたっては、これに隣接する副画素列ｘ＋１の出力を使用する。
【００４５】
制御回路ＦＢＣは、主画素列ｘに対応する処理回路ＰＵ（ｘ）からの入力信号Ｖ’Ｘ（ｙ行目の場合Ｖ’（ｘ，ｙ））、副画素列ｘ＋１に対応する処理回路ＰＵ（ｘ＋１）からの入力信号Ｖ’Ｘ＋１（ｙ行目の場合Ｖ’（ｘ＋１，ｙ））に基づいて、以下のように、係数ａｘ，ｂｘの設定を行う。なお、上述の通り、最終出力は以下の関係を満たしている。
【００４６】
Ｖｘ’＝ａｘ×Ｖｘ＋ａｘｂｘ
【００４７】
Ｖｘ＋１’＝ａｘ＋１×Ｖｘ＋１＋ａｘ＋１ｂｘ＋１
【００４８】
図５は、係数ｂｘの演算を行うフローチャートである。
【００４９】
係数ｂｘの演算にあたっては、下限閾値ＴｈＬＯＷよりも小さい最終出力を与える画素からの出力（暗レベル出力とする）を画素列毎に選択し、この暗レベル出力と、この画素に行方向隣接する画素からの出力との差分（暗レベル出力差分とする）を演算し、一画素列分の暗レベル出力差分の代表値（平均値、最大頻度を与える値、中央値）を演算し、この暗レベル出力差分の代表値に補正係数αを乗じたものを、現在の暗レベルに対応する係数ｂｘから減じて、新たな係数ｂｘを求める。係数ｂｘは、処理回路ＰＵ（ｘ）のオフセットａｘｂｘとして用いられる。なお、ｘが、撮像ブロック当たりの画素列数Ｎを超えた場合には、ｘ／Ｎの余りの数を、処理回路ＰＵ（ｘ）のｘに代入して、この処理回路ＰＵ（ｘ）の係数の調整を行う。
【００５０】
上記代表値として平均値を用いた場合について説明する。
【００５１】
まず、画素列ｘに１を代入し（Ｓ１）、カウント値ｃｏｕｎｔに０を代入し（Ｓ２）、評価値Ｅ１（ｘ）に０を代入し（Ｓ３）、画素行ｙに１を代入する（Ｓ４）。次に、主画素列ｘからの最終出力Ｖ’（ｘ，ｙ）が、下限閾値ＴｈＬＯＷよりも小さいかどうかを判定し（Ｓ５）、ＮＯである場合には、最大画素行に到達していない場合（Ｓ８）、画素行ｙをカウントアップして（ｙ＝ｙ＋１）（Ｓ１１）、ステップ（Ｓ５）に戻る。ステップ（Ｓ５）において、ＹＥＳである場合には、この画素Ｐ（ｘ，ｙ）からは暗レベルの出力が出ているものと考えられるので、この画素Ｐ（ｘ、ｙ）の最終出力Ｖ’（ｘ，ｙ）と、行方向に隣接する画素Ｐ（ｘ＋１，ｙ）からの最終出力Ｖ’（ｘ＋１，ｙ）との差分を演算し、評価値Ｅ１（ｘ）（初期値＝０）に加算し（Ｓ６）、カウント値ｃｏｕｎｔをカウントアップする（Ｓ７）。
【００５２】
この処理を一画素列分、すなわち、画素行ｙが最大値ｙｍａｘになるまで繰り返し（Ｓ８）、暗レベル差分の一画素列分の積算値（＝評価値Ｅ１（ｘ））を求める。次に、評価値Ｅ１（ｘ）に補正係数αを掛け、これを暗レベルを出力した画素数であるカウント値ｃｏｕｎｔで除算して、暗レベル出力差分の平均値を求め、これを現在の暗レベルに対応する係数ｂｘから減算する（Ｓ９）。
【００５３】
以上の処理を画素列ｘが、最大画素列ｘｍａｘ−１になるまで（Ｓ１０）、画素列ｘをカウントアップし（Ｓ１３）、最大画素列になった場合には処理を終了する。なお、ｘが最大画素列ｘｍａｘとなった場合の係数には、最大画素列ｘｍａｘ−１の係数を用いたり、減算用の画素列を更に別途設けて得られる係数を用いることができる。
【００５４】
図６は、係数ａｘの演算を行うフローチャートである。
【００５５】
係数ａｘの演算にあたっては、上限閾値ＴｈＨＩＧＨよりも大きい最終出力を与える画素からの出力（明レベル出力とする）を画素列毎に選択し、この明レベル出力と、この画素に行方向隣接する画素からの出力との差分（明レベル出力差分とする）の、この主画素列の画素の出力に対する比率を演算し、一画素列分の明レベル出力差分比率の代表値（平均値、最大頻度を与える値、中央値）を演算し、この明レベル出力差分比率の代表値に補正係数γを乗じたものを、現在の利得に対応する係数ａｘから減じて、新たな係数ａｘを求める。係数ａｘは、処理回路ＰＵ（ｘ）の利得ａｘとして用いられる。なお、ｘが、撮像ブロック当たりの画素列数Ｎを超えた場合には、ｘ／Ｎの余りの数を、処理回路ＰＵ（ｘ）のｘに代入して、この処理回路ＰＵ（ｘ）の係数の調整を行う。
【００５６】
上記代表値として平均値を用いた場合について説明する。
【００５７】
まず、画素列ｘに１を代入し（Ｓ２１）、カウント値ｃｏｕｎｔに０を代入し（Ｓ２２）、評価値Ｅ２（ｘ）に０を代入し（Ｓ２３）、画素行ｙに１を代入する（Ｓ２４）。次に、主画素列ｘからの最終出力Ｖ’（ｘ，ｙ）が、上限閾値ＴｈＨＩＧＨよりも大きいかどうかを判定し（Ｓ２５）、ＮＯである場合には、最大画素行に到達していない場合（Ｓ２９）、画素行ｙをカウントアップして（ｙ＝ｙ＋１）（Ｓ３２）、ステップ（Ｓ２５）に戻る。
【００５８】
ステップ（Ｓ２５）において、ＹＥＳである場合には、この画素Ｐ（ｘ，ｙ）からは明レベルの出力が出ているものと考えられるので、この画素Ｐ（ｘ、ｙ）の最終出力Ｖ’（ｘ，ｙ）と、行方向に隣接する画素Ｐ（ｘ＋１，ｙ）からの最終出力Ｖ’（ｘ＋１，ｙ）との差分の、最終出力Ｖ’（ｘ，ｙ）に対する比率（明レベル差分比率）を演算し（Ｓ２６、Ｓ２７）、評価値Ｅ２（ｘ）（初期値＝０）に加算することで明レベル差分比率を積算し（Ｓ２７）、カウント値ｃｏｕｎｔをカウントアップする（Ｓ２８）。
【００５９】
なお、本例では、明レベル差分比率を求めるための主画素列からの最終出力は、最終出力Ｖ’（ｘ，ｙ）から、オフセットに対応する係数ｂｘを減じた値Ｖａｌｕｅを用いて求めている（Ｓ２６）。
【００６０】
この処理を一画素列分、すなわち、画素行ｙが最大値ｙｍａｘになるまで繰り返し（Ｓ２９）、明レベル差分比率の一画素列分の積算値（＝評価値Ｅ２（ｘ））を求める。次に、評価値Ｅ２（ｘ）に補正係数γを掛け、これを明レベルを出力した画素数であるカウント値ｃｏｕｎｔで除算して、明レベル出力差分比率の平均値を求め、これを現在の利得に対応する係数ａｘから減算する（Ｓ３０）。
【００６１】
以上の処理を画素列ｘが、最大画素列ｘｍａｘ−１になるまで（Ｓ３１）、画素列ｘをカウントアップし（Ｓ３３）、最大画素列ｘｍａｘになった場合には処理を終了する。なお、ｘが最大画素列ｘｍａｘとなった場合の係数には、最大画素列ｘｍａｘ−１の係数を用いたり、減算用の画素列を更に別途設けて得られる係数を用いることができる。
【００６２】
以上、説明したように、上述の固体撮像装置は、複数の撮像ブロックからなる撮像領域を備え、各撮像ブロックが複数の画素列ｘ，ｘ＋１・・・からなり、各撮像ブロックのｎ番目の画素列からの信号を撮像ブロック毎に順次処理しディジタルビデオ信号を生成する処理回路ＰＵ（ｘ）（ｘ＝Ｎまで）を、各撮像ブロックにおける画素列の数だけ備え、撮像ブロック毎の各画素列ｘ，ｘ＋１・・・からの信号をそれぞれの処理回路で並列処理ＰＵ１、ＰＵ２、ＰＵ３（図１参照）する固体撮像装置において、主画素列ｘからの信号Ｖ’（ｘ，ｙ）と、主画素列に隣接する副画素列ｘ＋１からの信号Ｖ’（ｘ，ｙ）との差分を画素行毎に演算し（Ｓ６）、（Ｓ２７）、これらの画素列の差分の集合の代表値（オフセット用の代表値が平均値の場合には（Ｅ１（ｘ）／ｃｏｕｎｔ）を決定し、この代表値に基づいて主画素列の属する処理回路のオフセットを設定する制御回路ＦＢＣを備えることを特徴とする。
【００６３】
複数の処理回路は、撮像ブロック内の隣接する複数の画素列からの信号Ｖ（ｘ、ｙ）、Ｖ（ｘ＋１，ｙ）を並列処理するため、高速に処理を行うことができる。撮像領域全体の画素からの信号を処理するには、処理対象となる撮像ブロックを切り替えればよい。このように複数の処理回路を用いた場合の画像のムラを無くすため、上記処理回路ではオフセットや利得を補正している。
【００６４】
制御回路ＦＢＣは、主画素列ｘからの信号Ｖ’（ｘ、ｙ）と、主画素列ｘに隣接する副画素列ｘ＋１からの信号Ｖ’（ｘ＋１、ｙ）との差分を画素行毎に演算し（Ｓ６）、これらの画素列の差分の集合の代表値を決定し、この代表値に基づいて主画素列の属する処理回路のオフセットを設定している。すなわち、隣接画素列からの信号Ｖ’（ｘ、ｙ）、Ｖ’（ｘ＋１、ｙ）は別々の処理回路ＰＵ１、ＰＵ２に入力されるが、これらの間の信号の差分の集合の代表値（平均値）は、処理回路からの最終出力のオフセット（暗レベル）に相関する。したがって、この代表値に基づいてオフセットａｘｂｘを補正すれば、隣接画素列間のオフセットレベル差を緩和することができる。
【００６５】
また、隣接画素列からの信号は別々の処理回路に入力されるが、これらの間の信号の差分の元の信号に対する比率の集合の利得補正用代表値(平均値の場合はＥ２（ｘ）／ｃｏｕｎｔ)（Ｓ３０）は、処理回路からの最終出力の利得に相関する。したがって、この代表値に基づいて利得ａｘを補正すれば、隣接画素列間の利得差を緩和することができる。このように、本発明の固体撮像装置によれば、最終出力の補正を簡易に行っている。
【００６６】
オフセット補正用の代表値として平均値を用いる場合（図５参照）、制御回路ＦＢＣは、主画素列ｘの一画素Ｐ（ｘ，ｙ）からの信号Ｖ’（ｘ，ｙ）が下限閾値ＶｈＬＯＷを下回っている場合に、この画素からの信号Ｖ’（ｘ，ｙ）と、この画素に隣接する副画素列の一画素からの信号Ｖ’（ｘ＋１，ｙ）との差分を演算し、一画素列分の演算で得られた複数の差分の集合の平均値を代表値とし（Ｅ１（ｘ）／ｃｏｕｎｔ：Ｓ９）、この代表値に基づいて主画素列ｘの属する処理回路ＰＵ（ｘ）のオフセットａｘｂｘを設定している。
【００６７】
利得補正用の代表値として平均値を用いた場合（図６参照）、制御回路ＦＢＣは、主画素列ｘの一画素Ｐ（ｘ，ｙ）からの信号Ｖ’（ｘ，ｙ）が上限閾値ＴｈＨＩＧＨを越えている場合に、この画素からの信号Ｖ’（ｘ，ｙ）と、この画素に隣接する副画素列ｘ＋１の一画素からの信号Ｖ’（ｘ＋１，ｙ）との差分の、主画素列ｘの一画素からの信号に対する比率（オフセット分のｂｘを考慮しない場合にはＥ２（ｘ））を演算し（Ｓ２７）、一画素列分の演算で得られた複数の比率の集合の平均値を代表値とし（Ｓ３０参照）、この代表値に基づいて主画素列ｘの属する処理回路ＰＵ（ｘ）の利得を設定している。
【００６８】
制御回路ＦＢＣが比率[(Ｖ’（ｘ，ｙ）−Ｖ’（ｘ＋１，ｙ）)／Ｖ’（ｘ，ｙ）]を演算する場合、主画素列xの一画素からの信号(Ｖ’（ｘ，ｙ）として、オフセットに対応する成分ｂｘが除去された主画素列の一画素からの信号Ｖａｌｕｅ（＝Ｖ’（ｘ，ｙ）−ｂｘ）を用いている。
【００６９】
なお、上記では、上限閾値及び下限閾値を設定したが、これらを設定しない場合には、一画素列の全画素数が平均値も求めるための対象となる。また、評価値の演算には絶対値を用いることができる。
【００７０】
また、上述の代表値としては、ヒストグラムの最大頻度を与えるものを用いることができる。
【００７１】
オフセット補正用の代表値として最大頻度を与える値を用いる場合、制御回路ＦＢＣは、まず、主画素列ｘの一画素からの信号Ｖ’（ｘ，ｙ）が下限閾値ＴｈＬＯＷを下回っている場合に、この画素からの信号Ｖ’（ｘ，ｙ）と、この画素に隣接する副画素列ｘ＋１の一画素からの信号Ｖ’（ｘ＋１，ｙ）との差分（Δ（ｘ，ｙ）＝Ｖ’（ｘ，ｙ）−Ｖ’（ｘ＋１，ｙ））を演算する。この差分は隣接画素間の暗レベルの差分に対応する。
【００７２】
次に、一画素列分の演算で得られた複数の差分Δ（ｘ，ｙ）[ｙ＝１〜ｙｍａｘ]の集合の暗レベル差分ヒストグラムの最大頻度を与える差分Δ（ｘ，ｙ）[ｙ＝ｙｆｒｅｑｕｅｎｃｙ]の値（ヒストグラムの分解能に依存するが略Δ（ｘ，ｙｆｒｅｑｕｅｎｃｙ）を代表値とし、この代表値に基づいて主画素列ｘの属する処理回路ＰＵ（ｘ）のオフセットを設定することができる。すなわち、ステップ（Ｓ９）の演算の代わりに、初期係数ｂｘから、最大頻度の暗レベル差分（≒Δ（ｘ，ｙｆｒｅｑｕｅｎｃｙ）を減じて、新たな係数ｂｘとする。
【００７３】
また、利得補正用の代表値として最大頻度を与える値を用いる場合、制御回路ＦＢＣは、まず、主画素列ｘの一画素からの信号Ｖ’（ｘ，ｙ）が下限閾値ＴｈＬＯＷを下回っている場合に、この画素からの信号Ｖ’（ｘ，ｙ）と、この画素に隣接する副画素列ｘ＋１の一画素からの信号Ｖ’（ｘ＋１，ｙ）との差分（Δ（ｘ，ｙ）＝Ｖ’（ｘ，ｙ）−Ｖ’（ｘ＋１，ｙ））を演算する。次に、一画素列分の演算で得られた複数の差分Δ（ｘ，ｙ）[ｙ＝１〜ｙｍａｘ]の集合の暗レベル差分ヒストグラムの最大頻度を与える差分Δ（ｘ，ｙ）[ｙ＝ｙｆｒｅｑｕｅｎｃｙ]の値（≒Δ（ｘ，ｙｆｒｅｑｕｅｎｃｙ）＝Δ’（ｘ，ｙｆｒｅｑｕｅｎｃｙ））を演算する。
【００７４】
すなわち、ヒストグラムを用いる場合の新しいｂｘ＝旧ｂｘ−α×オフセット補正用代表値であり、このオフセット補正用代表値＝Δ’（ｘ，ｙｆｒｅｑｕｅｎｃｙ）であるとする。
【００７５】
次に、制御回路ＦＢＣは、主画素列ｘの一画素からの信号Ｖ’（ｘ，ｙ）が上限閾値ＴｈＨＩＧＨを越えている場合に、この画素からの信号Ｖ’（ｘ，ｙ）と、この画素に隣接する副画素列ｘ＋１の一画素からの信号Ｖ’（ｘ＋１，ｙ）との差分（δ（ｘ，ｙ）＝Ｖ’（ｘ，ｙ）−Ｖ’（ｘ＋１，ｙ））を演算し、一画素列分の演算で得られた複数の差分δ（ｘ，ｙ）[ｙ＝１〜ｙｍａｘ]の集合の明レベル差分ヒストグラムの最大頻度を与える差分δ（ｘ，ｙ）[ｙ＝ｙｆｒｅｑｕｅｎｃｙ]の値（≒δ（ｘ，ｙｆｒｅｑｕｅｎｃｙ）＝δ’（ｘ，ｙｆｒｅｑｕｅｎｃｙ））を演算し、明レベル差分ヒストグラムの最大頻度を与える差分の値（δ’（ｘ，ｙｆｒｅｑｕｅｎｃｙ））と、暗レベル差分ヒストグラムの最大頻度を与える差分の値（Δ’（ｘ，ｙｆｒｅｑｕｅｎｃｙ））との差の、これらの差分を与える主画素列ｘの画素からの信号Ｖ’（ｘ，ｙ）[明レベル時]、Ｖ’（ｘ，ｙ）[暗レベル時]の差に対する比率を代表値とする。
【００７６】
すなわち、ヒストグラムを用いる場合の新しいａｘ＝旧ａｘ−γ×利得補正用代表値であり、この利得補正用代表値＝｛δ’（ｘ，ｙｆｒｅｑｕｅｎｃｙ）−Δ’（ｘ，ｙｆｒｅｑｕｅｎｃｙ）｝／{Ｖ’（ｘ，ｙ）[明レベル時]−Ｖ’（ｘ，ｙ）[暗レベル時]}であるとする。
【００７７】
このヒストグラムを用いた補正の場合、画像中に縦縞が含まれている場合においても、画像ムラを十分に低減することができる。
【００７８】
次に、係数ａｘ，ｂｘが演算された場合の処理回路ＰＵ（ｘ）の調整方法について説明する。
【００７９】
図７は、処理回路ＰＵ（ｘ）の詳細構成を示す。
【００８０】
処理回路ＰＵ（ｘ）は、アンプＡｍｐ（ｘ）、ＡＤ変換回路ＡＤＣ（ｘ）、出力回路ＯＣ（ｘ）を直列に接続しており、入力信号ＶＸに対して、Ｖｘ’＝ａｘ×（Ｖｘ＋ｂｘ）の処理を行う。利得ａｘ、オフセットａｘｂｘは、アンプＡｍｐ（ｘ）、ＡＤ変換回路ＡＤＣ（ｘ）、出力回路ＯＣ（ｘ）のいずれかの回路の出力を調整すればよい。
【００８１】
図８は、アンプＡｍｐ（ｘ）を調整する場合の例を示す回路図である。
【００８２】
アンプＡｍｐ（ｘ）の利得は、オペアンプＯＰの入力側の抵抗Ｒ１の抵抗値と、入出力間の帰還抵抗Ｒ２との比率（Ｒ２／Ｒ１）によって決定される。したがって、利得調整信号ＣＧＡＩＮ（ｘ）は、抵抗Ｒ２の抵抗値を調整することで、利得をａｘとすることができる。
【００８３】
また、オフセットは、非反転増幅端子の参照電位Ｖｒｅｆを決定する分圧抵抗Ｒ３，Ｒ４のうちの一方の可変抵抗Ｒ３を調整することで制御できる。すなわち、分圧抵抗Ｒ３，Ｒ４は電源電位Ｖｄｄと基準電位Ｖｓｓとの間に接続されており、オフセット電位となる参照電位Ｖｒｅｆは、抵抗Ｒ３とＲ４との抵抗比によって決定される。
【００８４】
オフセット調整信号ＣＯＦＦＳＥＴ（ｘ）は、暗レベル信号分のオフセットａｘｂｘが入力から減じられるよう、ａｘｂｘの大きさがＶｒｅｆ（＝（Ｖｄｄ−Ｖｓｓ）×（Ｒ４／（Ｒ３＋Ｒ４）））を満たすように、可変抵抗Ｒ３の抵抗値を決定する。
【００８５】
図９は、ＡＤ変換回路ＡＤＣ（ｘ）を調整する場合の例を示す回路図である。
【００８６】
本例では、パイプライン型のＡＤ変換回路が示されている。簡単のため、ＡＤ変換回路は４ビット出力のものとする。４つのＡＤ変換ステージＳＴＡＧＥ１（ｘ）、ＳＴＡＧＥ２（ｘ）、ＳＴＡＧＥ３（ｘ）、ＳＴＡＧＥ４（ｘ）を順番に接続し、各ＡＤ変換ステージの出力をシフトレジスタＳＲ（ｘ）に入力する。各ＡＤ変換ステージは、ＡＤ変換用の比較器Ｃｏｍｐ、比較器Ｃｏｍｐの出力が入力されるＤＡ変換回路Ｄａｃ、ＤＡ変換回路Ｄａｃの出力と入力信号を減算する減算回路Ｓｕｂ、減算回路Ｓｕｂの出力を定数倍（×２）する乗算回路Ｍｕｌを備えている。
【００８７】
例えば、１．３１Ｖのアナログの入力電圧がＡＤ変換回路ＡＤＣ（ｘ）に入力された場合、初段のＡＤ変換ステージＳＴＡＧＥ１（ｘ）では、比較器Ｃｏｍｐの参照電圧Ｖｒｅｆを０．８Ｖとすると、１．３１Ｖは０．８Ｖ以上なので、比較器Ｃｏｍｐからはハイレベル「１」が出力され、ＤＡ変換回路Ｄａｃからは０．８Ｖが出力され、減算回路ＳｕｂはＤＡ変換回路Ｄａｃの出力０．８Ｖを入力電圧１．３１Ｖから減じる。すなわち、０．５１Ｖが減算回路Ｓｕｂから出力され、乗算回路Ｍｕｌは、これを２倍して、１．０２Ｖを出力する。
【００８８】
２段目のＡＤ変換ステージＳＴＡＧＥ２（ｘ）では、比較器Ｃｏｍｐの参照電圧Ｖｒｅｆを０．８Ｖとすると、１．０２Ｖは０．８Ｖ以上なので、比較器Ｃｏｍｐからはハイレベル「１」が出力され、ＤＡ変換回路Ｄａｃからは０．８Ｖが出力され、減算回路ＳｕｂはＤＡ変換回路Ｄａｃの出力０．８Ｖを入力電圧１．０２Ｖから減じる。すなわち、０．２２Ｖが減算回路Ｓｕｂから出力され、乗算回路Ｍｕｌは、これを２倍して、０．４４Ｖを出力する。
【００８９】
３段目のＡＤ変換ステージＳＴＡＧＥ３（ｘ）では、比較器Ｃｏｍｐの参照電圧Ｖｒｅｆを０．８Ｖとすると、０．４４Ｖは０．８Ｖよりも小さいので、比較器Ｃｏｍｐからはローレベル「０」が出力され、ＤＡ変換回路Ｄａｃからは０Ｖが出力され、減算回路ＳｕｂはＤＡ変換回路Ｄａｃの出力０Ｖを入力電圧０．４４Ｖから減じる。すなわち、０．４４Ｖが減算回路Ｓｕｂから出力され、乗算回路Ｍｕｌは、これを２倍して、０．８８Ｖを出力する。
【００９０】
４段目のＡＤ変換ステージＳＴＡＧＥ４（ｘ）では、比較器Ｃｏｍｐの参照電圧Ｖｒｅｆを０．８Ｖとすると、０．８８Ｖは０．８Ｖ以上なので、比較器Ｃｏｍｐからはハイレベル「１」が出力され、ＤＡ変換回路Ｄａｃからは０．８Ｖが出力され、減算回路ＳｕｂはＤＡ変換回路Ｄａｃの出力０．８Ｖを入力電圧０．８８Ｖから減じる。すなわち、０．０８Ｖが減算回路Ｓｕｂから出力され、乗算回路Ｍｕｌは、これを２倍して、０．１６Ｖを出力する。
【００９１】
すなわち、これらのＡＤ変換ステージのパイプラインを通って、「１」、「１」、「０」、「１」がシフトレジスタＳＲ（ｘ）に順次入力される。なお、「１１０１」は、十進数では１３であり、最下位のビットから順番に、０．１Ｖ×２０＝０．１Ｖ、０．１Ｖ×２１＝０．２Ｖ、０．１Ｖ×２２＝０．４Ｖ、０．１Ｖ×２３＝０．８Ｖを示しているので、「１１０１」は１．３Ｖのアナログ信号を表している。
【００９２】
このＡＤ変換回路の利得は、比較器Ｃｏｍｐの参照電圧Ｖｒｅｆに反比例する。したがって、Ｖｒｅｆを決定する直列抵抗Ｒ５，Ｒ６のうちの一方の可変抵抗Ｒ５を利得調整信号ＣＧＡＩＮ（ｘ）によって制御すれば、利得調整を行うことができる。すなわち、利得調整信号ＣＧＡＩＮ（ｘ）は、利得ａｘ∝（１／Ｖｒｅｆ）＝１／（（Ｖｄｄ−Ｖｓｓ）×（Ｒ６／（Ｒ５＋Ｒ６）））を満たすように、可変抵抗Ｒ５の抵抗値を決定する。
【００９３】
シフトレジスタＳＲ（ｘ）の出力からは、ディジタル加算回路Ａｄｄを用いてオフセットａｘｂｘの大きさ分を減じる。オフセットａｘｂｘが負の場合は加算すればよい。すなわち、ディジタル加算回路Ａｄｄに入力されるオフセット調整信号ＣＯＦＦＳＥＴ（ｘ）は、オフセットａｘｂｘを示すこととなる。
【００９４】
図１０は、ディジタル出力回路ＯＣ（ｘ）を調整する場合の例を示す回路図である。
【００９５】
出力回路ＯＣ（ｘ）は、入力に定数ｂｘを加算するディジタル加算回路Ａｄｄと、加算回路Ａｄｄの出力をａｘ倍するディジタル乗算回路Ｍｕｌとを備えており、Ｖｘ’＝ａｘ×（Ｖｘ＋ｂｘ）を出力する。すなわち、利得調整信号ＣＧＡＩＮ（ｘ）はディジタル乗算回路Ｍｕｌの倍数としてａｘを指定するものであり、オフセット調整信号ＣＯＦＦＳＥＴ（ｘ）は、ディジタル加算回路Ａｄｄの加算値としてｂｘを指定するものである。なお、ｂｘは、オフセットａｘｂｘを利得ａｘで除したものである。
【００９６】
次に、画素出力の部分読出しタイミングについて説明する。本装置では、各処理回路のオフセットと利得を順次決定してから、部分読出しを行う。
【００９７】
図１１は、図１に示した固体撮像装置のタイミングチャートである。
【００９８】
本例では、図１に示した部分読み出し領域Ｒの信号を読み出す例が示されている。
【００９９】
時刻ｔ０〜ｔ２までは、第１〜第３シフト信号（垂直）Ｖｓｈｉｆｔ（１〜３）、第１〜第３リセット信号（垂直）Ｖｒｅｓｅｔ（１−３）、第４シフト信号（垂直）Ｖｓｈｉｆｔ（４）、第４リセット信号（垂直）Ｖｒｅｓｅｔ（４）、第５シフト信号（垂直）Ｖｓｈｉｆｔ（５）、第５リセット信号（垂直）Ｖｒｅｓｅｔ（５）、第６シフト信号（垂直）Ｖｓｈｉｆｔ（６）、第６リセット信号（垂直）Ｖｒｅｓｅｔ（６）、第７〜第９シフト信号（垂直）Ｖｓｈｉｆｔ（７〜９）、第７〜第９リセット信号（垂直）Ｖｒｅｓｅｔ（７−９）、第１シフト信号（水平）Ｈｓｈｉｆｔ（１）、第２シフト信号（水平）Ｈｓｈｉｆｔ（２）、第３シフト信号（水平）Ｈｓｈｉｆｔ（３）は、全てローレベルである。なお、信号の各数字は、座標ｘ又はｙのアドレスを示す。また、説明においては図２を適宜参照する。
【０１００】
時刻ｔ２〜ｔ３では、行選択回路１２から、ハイレベルの第４シフト信号（垂直）Ｖｓｈｉｆｔ（４）が入力されるため、図１の下から４行目の画素行のシフトスイッチＱａｄｄｒｅｓｓ（ｘ，４）がＯＮとなり、光の入射に応じてホトダイオードＰＤ（ｘ，４）に蓄積された電荷が、アンプＡＭＰ（ｘ、４）で増幅され、ビデオラインＬｎに電圧として出力され、ホールド回路Ｈ（１）〜Ｈ（９）に保持される。なお、各ホールド回路には、電流源が並列に接続されている。続いて、時刻ｔ３〜ｔ４では、ハイレベルの第４リセット信号Ｖｒｅｓｅｔ（４）が入力されるため、リセットスイッチＱｒｅｓｅｔ（ｘ，４）がＯＮとなり、ホトダイオードＰＤ（ｘ、４）に蓄積された電荷はリセットされる。
【０１０１】
時刻ｔ４〜ｔ５では、列選択回路１３から、ハイレベルの第２シフト信号（水平）Ｈｓｈｉｆｔ（２）が、画素列の４列目のスイッチＱ（４）、画素列の５列目のスイッチＱ（５）、画素列の６列目のスイッチＱ（６）に同時に入力されるため、ホールド回路Ｈ（４）、Ｈ（５）、Ｈ（６）に蓄積された画素Ｐ（４，４）、Ｐ（５，４）、Ｐ（６，４）の電荷が、それぞれ処理回路ＰＵ１、ＰＵ２、ＰＵ３に入力される。
【０１０２】
時刻ｔ６〜ｔ７では、行選択回路１２から、ハイレベルの第５シフト信号（垂直）Ｖｓｈｉｆｔ（５）が入力されるため、図１の下から５行目の画素行のシフトスイッチＱａｄｄｒｅｓｓ（ｘ，５）がＯＮとなり、光の入射に応じてホトダイオードＰＤ（ｘ，５）に蓄積された電荷が、アンプＡＭＰ（ｘ、５）で増幅され、ビデオラインＬｎに電圧として出力され、ホールド回路Ｈ（１）〜Ｈ（９）に保持される。
【０１０３】
続いて、時刻ｔ７〜ｔ８では、ハイレベルの第５リセット信号Ｖｒｅｓｅｔ（５）が入力されるため、リセットスイッチＱｒｅｓｅｔ（ｘ，５）がＯＮとなり、ホトダイオードＰＤ（ｘ、５）に蓄積された電荷がリセットされる。時刻ｔ８〜ｔ９では、列選択回路１３から、ハイレベルの第２シフト信号（水平）Ｈｓｈｉｆｔ（２）が、画素列の４列目のスイッチＱ（４）、画素列の５列目のスイッチＱ（５）、画素列の６列目のスイッチＱ（６）に同時に入力されるため、ホールド回路Ｈ（４）、Ｈ（５）、Ｈ（６）に蓄積された画素Ｐ（４，５）、Ｐ（５，５）、Ｐ（６，５）の電荷が、それぞれ処理回路ＰＵ１、ＰＵ２、ＰＵ３に入力される。
【０１０４】
時刻ｔ１０〜ｔ１１では、行選択回路１２から、ハイレベルの第６シフト信号（垂直）Ｖｓｈｉｆｔ（６）が入力されるため、図１の下から６行目の画素行のシフトスイッチＱａｄｄｒｅｓｓ（ｘ，６）がＯＮとなり、光の入射に応じてホトダイオードＰＤ（ｘ，６）に蓄積された電荷が、アンプＡＭＰ（ｘ、６）で増幅され、ビデオラインＬｎに電圧として出力され、ホールド回路Ｈ（１）〜Ｈ（９）に保持される。
【０１０５】
続いて、時刻ｔ１１〜ｔ１２では、ハイレベルの第６リセット信号Ｖｒｅｓｅｔ（６）が入力されるため、リセットスイッチＱｒｅｓｅｔ（ｘ，６）がＯＮとなり、ホトダイオードＰＤ（ｘ、６）に蓄積された電荷がリセットされる。時刻ｔ１２〜ｔ１３では、列選択回路１３から、ハイレベルの第２シフト信号（水平）Ｈｓｈｉｆｔ（２）が、画素列の４列目のスイッチＱ（４）、画素列の５列目のスイッチＱ（５）、画素列の６列目のスイッチＱ（６）に同時に入力されるため、ホールド回路Ｈ（４）、Ｈ（５）、Ｈ（６）に蓄積された画素Ｐ（４，６）、Ｐ（５，６）、Ｐ（６，６）の電荷が、それぞれ処理回路ＰＵ１、ＰＵ２、ＰＵ３に入力される。
【０１０６】
上述のように、本固体撮像装置は、Ｎ個の画素列に、列選択回路１３の選択によってＯＮするスイッチＱ（４）、Ｑ（５）、Ｑ（６）を介して、それぞれ接続されたＮ個の処理回路ＰＵ１，ＰＵ２，ＰＵ３を備えている。ｎ番目の処理回路ＰＵ１（ＰＵ２，ＰＵ３）は、個々の撮像ブロックＢ１，Ｂ２，Ｂ３におけるｎ番目の画素列Ｎ１（Ｎ２，Ｎ３）に、スイッチＱ（１）〜Ｑ（９）を介して全て接続可能とされている。また、Ｎ個の処理回路ＰＵ１，ＰＵ２，ＰＵ３は、行選択回路１２及び列選択回路１３によって選択された画素列毎の信号からディジタルビデオ信号を生成している。
【０１０７】
上述の固体撮像装置によれば、ｎ番目の処理回路（例えば、ＰＵ１とする）には、個々の撮像ブロックＢ１，Ｂ２，Ｂ３におけるｎ番目の画素列（Ｎ１）がスイッチＱ（１），Ｑ（４），Ｑ（７）を介して全て接続可能とされているので、部分読み出し領域Ｒが小さい場合においても、隣接する画素列Ｎ２からの信号は、異なる処理回路ＰＵ２で別々に処理される。しかも、画像データ演算部１０によって、読み出す領域を部分読み出し領域Ｒに制限しているので、更に高速な撮像を行うことが可能となる。
【０１０８】
また、上述の固体撮像装置は、個々の画素列Ｎ１，Ｎ２，Ｎ３にそれぞれ接続された複数のホールド回路Ｈ（１）〜Ｈ（９）を備えており、上記スイッチＱ（１）〜Ｑ（９）は、列選択回路１３にタイミング発生回路１１から入力される制御信号に同期して、画素列毎の個々のホールド回路Ｈ（１）〜Ｈ（９）に蓄積された電荷を、個々の画素列Ｎ１，Ｎ２，Ｎ３に対応する処理回路ＰＵ１，ＰＵ２，ＰＵ３に接続しており、各画素行毎の信号は一旦はホールド回路（１）〜Ｈ（９）に蓄積されるが、スイッチを制御信号Ｑ（１）〜Ｑ（９）によって接続することで、画素行毎に蓄積された電荷を、画素列Ｎ１，Ｎ２，Ｎ３毎に処理回路ＰＵ１，ＰＵ２，ＰＵ３へと転送することができる。なお、撮像領域の画素出力を制御回路ＦＢＣ内に記憶しておき、次の読み出しタイミングで撮像領域の同一の画素出力を補正することもできる。
【０１０９】
なお、画素列の数は、上述のものに限られない。
【０１１０】
図１２は、１つの撮像ブロックを８つの画素列からなることとし、６４の撮像ブロックＢｋ（ｋ＝１〜６４）を備え（Ｋ＝６４）、垂直方向の画素列が５１２画素を有し、水平方向の画素列が５１２画素を有する固体撮像装置を示す。なお、各撮像ブロックＢ１，Ｂ２，・・・，Ｂ６４における、ｎ番目の画素列毎に、ｎ番目の処理回路ＰＵｎが接続されている（ｎ＝１〜８）。列選択回路１３によって制御されるスイッチ群Ｑ（１）〜Ｑ（Ｎ×Ｋ）と、撮像領域との間には、ホールド回路群Ｈ（１）〜Ｈ（Ｎ×Ｋ）が介在している。スイッチ群Ｑ（１）〜Ｑ（Ｎ×Ｋ）、ホールド回路群Ｈ（１）〜Ｈ（Ｎ×Ｋ）は、上述のスイッチ群Ｑ（１）〜Ｑ（９）及びホールド回路群Ｈ（１）〜Ｈ（９）に対応するものである。
【０１１１】
この固体撮像装置で部分読み出しの動作を以下に説明する。ここでは、画像データ演算部の出力に基づいて前回得た画像から、５１２×５１２の画素全体の内、周辺１０行と１０列だけを除いた中央の４９２×４９２の画素の部分読み出しを行うことを選択してタイミング発生回路がそれに必要な制御信号を行選択回路１２と列選択回路１３に供給することとする。
【０１１２】
図１３は、撮像領域内の画素Ｐ（ｘ，ｙ）の詳細な回路図である。
【０１１３】
なお、以下の説明において、スイッチとは電界効果トランジスタを示すこととする。
【０１１４】
画素Ｐ（１，１）は、ホトダイオードＰＤ（１）のカソードと、リセット電位Ｖｒ１との間に直列に介在する転送スイッチＱｔｒａｎｓ（１）、リセットスイッチＱｒｅｓｅｔ（１）を備えている。転送スイッチＱｔｒａｎｓ（１）の上流端は、ホールドスイッチＱｈｏｌｄ（１）を介して、増幅トランジスタＱａｍｐ（１）のゲートに入力されている。増幅トランジスタＱａｍｐ（１）とビデオラインＬ１との間には、アドレス指定スイッチＱａｄｄｒｅｓｓ（１）が介在している。
【０１１５】
転送スイッチＱｔｒａｎｓ（１）のゲートには、転送信号Ｖｔｒａｎｓ（１）が入力され、リセットスイッチＱｒｅｓｅｔ（１）のゲートには、リセット信号Ｖｒｅｓｅｔ（１）が入力される。また、ホールドスイッチＱｈｏｌｄ（１）のゲートにはホールド信号Ｖｈｏｌｄ（１）が入力される。アドレス指定スイッチＱａｄｄｒｅｓｓ（１）のゲートにはアドレス信号Ｖａｄｄｒｅｓｓ（１）が入力される。なお、アドレス信号Ｖａｄｄｒｅｓｓ（１）は第１シフト信号（垂直）Ｖｓｈｉｆｔ（１）と表記することもできる。
【０１１６】
画素Ｐ（１，２）の構成は、各要素の数字が「２」となるのみで、構成は画素Ｐ（１，１）と同一である。
【０１１７】
図１４は、各信号を生成するための行選択回路１２の回路図である。図１５は、各信号のタイミングチャートである。この図は、垂直方向の上下１０行ずつを除いた中央４９２行の部分読み出しを達成するためのものである。
【０１１８】
各行毎にシフトレジスタＳ１，Ｓ２・・・が設けられており、各シフトレジスタは、セット入力端子ＳＴ、リセット入力端子ｒｓｔ、クロック入力端子ＣＬＫと、出力端子Ｑを備えている。リセット入力端子は接地電位に接続されている。シフトレジスタＳ１のセット入力端子ＳＴにはスタート信号Ｖｓｔが入力され、シフトレジスタＳ１の出力端子Ｑからの出力shiftout１が、シフトレジスタＳ２のセット入力端子ＳＴに入力されるというように、各シフトレジスタのセット入力端子には一つ前のシフトレジスタの出力端子Ｑからの出力が順次入力される。
【０１１９】
タイミング発生回路１１から発生したＶｒｅｓｅｔ、Ｖｔｒａｎｓ、Ｖｈｏｌｄ、Ｖａｄｄｒｅｓｓは、第１画素Ｐ（１，１）読み出し時の所定のタイミングで、それぞれＶｒｅｓｅｔ（１）、Ｖｔｒａｎｓ（１）、Ｖｈｏｌｄ（１）、Ｖａｄｄｒｅｓｓ（１）として、スイッチＱＡ１，ＱＢ１，ＱＣ１，ＱＤ１をＯＮし、上述の各スイッチに入力される。この所定のタイミングは、タイミング発生回路１１で生成されたｓ-ｍｏｄｅ信号とスタート信号Ｖｓｔによって決定され、第１行目の画素の読み出しが終了したら、第２行目の画素の読み出しへと順次移行する。なお、図１５中、（Ｖｓｈｉｆｔ）で示される数字は、読み出し中の画素行を示し、（Ｈｓｈｉｆｔ）で示される数字は、読み出し中の画素列を示す。
【０１２０】
ｓ-ｍｏｄｅ信号は、スタート信号ＶｓｔがシフトレジスタＳ１に入力されたときの出力と共にＮＯＲ回路（ＮＯＲ１）に入力される。なお、２行目の読み出しの場合には、これらの信号はＮＯＲ回路（ＮＯＲ２）に入力される。この図は、５１２×５１２の全画素で各ホトダイオードＰＤ（ｘ、ｙ）に蓄積した電荷を同時にホールドするグローバルシャッターモードで動作する例であり、ｓ-ｍｏｄｅ信号をハイレベルとしておくことで、Ｖｒｅｓｅｔ、Ｖｔｒａｎｓ、Ｖｈｏｌｄの信号を全画素一斉に供給することができる。これにより、ホトダイオードＰＤ（ｘ、ｙ）に蓄積された電荷を増幅トランジスタＱａｍｐ（ｘ，ｙ）のゲートに全画素に渡って同一のタイミングで転送、蓄積しておくことが可能となる。
【０１２１】
実際の動作としては次のようになる。ｓ-ｍｏｄｅ信号をハイレベルとして、全行に渡ってＶｒｅｓｅｔ、Ｖｔｒａｎｓ、Ｖｈｏｌｄの信号が入力されるようにしておく。Ｖｒｅｓｅｔ、Ｖｔｒａｎｓ、Ｖｈｏｌｄ、Ｖａｄｄｒｅｓｓの全ての信号がローレベルの時に、ＶｒｅｓｅｔをハイレベルとしてＶｈｏｌｄをハイレベルとすることにより、増幅トランジスタのゲートの電荷がリセットされる。Ｖｈｏｌｄをローレベルとし、Ｖｒｅｓｅｔをローレベルとした後、ＶｔｒａｎｓをハイレベルとしてＶｈｏｌｄをハイレベルとすることで、ホトダイオードＰＤ（ｘ、ｙ）に蓄積された電荷が増幅トランジスタのゲートに転送される。
【０１２２】
その後、ＶｈｏｌｄをローレベルにしてＶｔｒａｎｓをローレベルにした後、ＶｔｒａｎｓとＶｒｅｓｅｔをハイレベルにして、ホトダイオードＰＤ（ｘ、ｙ）に蓄積された電荷をリセットした後、ＶｔｒａｎｓとＶｒｅｓｅｔをローレベルにして次の蓄積を開始する。
【０１２３】
ここでｓ-ｍｏｄｅ信号をローレベルに戻すことにより、全画素に渡って、ホトダイオードＰＤ（ｘ、ｙ）に蓄積されていた電荷は、各画素の増幅トランジスタのゲートに転送、保持された状態で、ホトダイオードでは次の蓄積が開始されており、全画素での蓄積の開始、終了が同時に行われるグローバルシャッターモードの動作が実現される。以後は、増幅トランジスタのゲートに保持されている電荷を読みたい画素のみを選択して読み出すことになる。
【０１２４】
シフトレジスタＳ１，Ｓ２・・・のクロック入力端子ＣＬＫにはタイミング発生回路１１で生成される垂直クロック信号Ｖｃｌｋが入力されている。スタート信号ＶｓｔがシフトレジスタＳ１のセット入力端子に入力され，シフトレジスタＳ１の出力端子Ｑからの出力shiftout１がシフトレジスタＳ２のセット入力端子に入力されるように、各シフトレジスタのセット入力端子に一つ前のシフトレジスタの出力端子Ｑからの出力が順次入力されると、各行の画素に蓄積された電荷の読み出しが開始されるが、Ｖａｄｄｒｅｓｓはローレベルとしておき、垂直クロック信号Ｖｃｌｋは周期を長くしておくことで、最初の１０行は信号の読み飛ばしを行う。
【０１２５】
その後、１１行目の画素からＶａｄｄｒｅｓｓをハイレベルとして蓄積電荷を増幅することにより得られた電圧をホールド回路に一度転送した上で、Ｖｒｅｓｅｔ、Ｖｈｏｌｄもハイレベルとして、増幅トランジスタのゲートの電荷をリセットした後、Ｖｈｏｌｄをローレベルとして、Ｖｒｅｓｅｔをローレベルに戻して、リセット後の電圧もホールド回路に送り、蓄積した電荷を増幅することにより得られた電圧と、増幅トランジスタのゲートの電荷をリセットした時の増幅トランジスタから出力される電圧の2種類の電圧をホールド回路に入力する。
【０１２６】
ホールド回路ではノイズ分を差し引いて減らすためのＣＤＳ回路でこの2種類の電圧の差を演算し、保持する。垂直クロック信号Ｖｃｌｋの周期を短くして５１２画素分の電荷をホールド回路に蓄積し、続いて、タイミング発生回路１１で生成された画素列読み出しスタート信号Ｈｓｔを列選択回路１３に入力することで、タイミング発生回路１１で生成された水平クロック信号Ｈｃｌｋに同期して、５１２画素分のホールド回路に蓄積された電荷の内、選択された部分読み出し領域Ｒに当たる画素分が８個の処理回路から読み出されて画像データ演算部へ入力される。
【０１２７】
この動作は図１６，１７，１８を使って後述する。なお、５０３行目の画素行から以後の１０行は、垂直クロック信号の周期を短くして、同様に信号の読み飛ばしを行う。
【０１２８】
すなわち、垂直クロック信号の周期を短くすることで、不要な画素行の読み出し時間を短縮しており、この不要な画素行の読み出し期間では、アドレス信号Ｖａｄｄｒｅｓｓを入力せず、すなわち、ビデオ信号は出力されない。
【０１２９】
図１６は、ホールド回路群Ｈ（１）〜Ｈ（Ｎ×Ｋ）に蓄積された電荷を読み出すためのスイッチ群Ｑ（１）〜Ｑ（Ｎ×Ｋ）の回路図である。ビデオラインＬ１，Ｌ２，Ｌ３・・・ＬＮ×Ｋ毎にスイッチＱ（１），Ｑ（２），Ｑ（３）・・・Ｑ（Ｎ×Ｋ）が接続されている。１つの撮像ブロックのスイッチ群には、Ｈｓｈｉｆｔ信号が入力され、Ｈｓｈｉｆｔ信号がハイレベルの時に、ホールド回路に蓄積された電荷が読み出される。
【０１３０】
図１７は、各信号を生成するための列選択回路１３の回路図である。図１８は、各信号のタイミングチャートである。この図は、水平方向の左右にそれぞれ１０列ずつを除いた中央４９２列のみの部分読み出しを達成するためのものである。この図では、図１５のｓ-ｍｏｄｅ信号がローレベルになってから水平スタート信号Ｈｓｔがハイレベルとなり、以後水平の読み出しが行われるタイミングのみを示す。
【０１３１】
シフトレジスタＳ１０、Ｓ２０、Ｓ３０・・・が、撮像ブロックに対応して設けられている。各シフトレジスタは、セット入力端子ＳＴ、リセット入力端子ｒｓｔ、クロック入力端子ＣＬＫと、Ｑ出力端子を備えている。クロック入力端子ＣＬＫには、水平クロック信号Ｈｃｌｋが入力される。
【０１３２】
タイミング発生回路では、６４撮像ブロック中の所望の読み出し開始番号の画素に対応して、水平読み出し用のスタート信号Ｈｓｔを発生し、６ビットのデコーダ（０ｃｈ〜６３ｃｈ）Ｄに入力する。デコーダＤは、２値入力端子ｄｉｈ０、ｄｉｈ１、ｄｉｈ２、ｄｉｈ３、ｄｉｈ４、ｄｉｈ５を備えている。デコーダ出力端子１，２，３・・・と各セット入力端子ＳＴとの間には、ＮＡＮＤ回路とＮＯＴ回路が介在している。
【０１３３】
デコーダＤは、タイミング発生回路１１で生成したＨｓｔや２値入力に応じて、所望の撮像ブロックへ入力されるＨｓｈｉｆｔ信号がハイレベルとなる信号を生成する。スタート信号Ｈｓｔと、撮像ブロック特定信号ｄｉｈ０、ｄｉｈ１、ｄｉｈ２、ｄｉｈ３、ｄｉｈ４、ｄｉｈ５の入力によって、指定された撮像ブロックの画素列の信号が読み出される。デコーダ出力端子０に対応して発生するＨｓｈｉｆｔ（１）信号は、ハイレベルの時にスイッチＱ（１）〜Ｑ（８）をＯＮし、デコーダ出力端子１に対応して発生するＨｓｈｉｆｔ（２）信号は、ハイレベルの時にスイッチＱ（９）〜Ｑ（１６）をＯＮする。
【０１３４】
各シフトレジスタＳ１０、Ｓ２０、Ｓ３０のリセット端子ｒｓｔには、タイミング発生回路１１で生成されたオールリセット信号Ｈｓｈｉｆｔ-ｒｅｓｅｔを入力することができ、Ｈｓｈｉｆｔ-ｒｅｓｅｔがハイレベルの場合には、ホールド回路に蓄積された電荷の読み出しを終了し、部分読み出しを高速に行っている。このように図１５と図１８の両手法を適用することにより、５１２×５１２画素信号を周辺１０行と１０列ずつを除いた中央４９２×４９２画素の部分信号読み出しを達成できる。
【０１３５】
なお、上述の例では、部分読み出し領域Ｒは、前回の画像に基づいて画像データ演算部が決定し、必要な制御信号をタイミング発生回路が発生したが、これは特願２００３−１８９１８１に示される撮像装置（プロファイルイメージャと呼ばれている）のプロファイル検出機能から得られる情報に基づいて決定してもよく、ホールド回路やフレームメモリ等に蓄積された画像に基づいて決定してもよい。
【０１３６】
また、部分読み出し領域Ｒを決定するために基づくものは蓄積された画像に限る必要はなく、全画素の内の一部分のみを読み出すように選択する信号を、画像データ演算部の代わりに外から与えても良い。こうすることで、読み出す部分と画素数を外部より入力する信号により変えて、画素数は少なくて良いのでとにかく高速で撮像したい場合や、画角の一部分のみに絞って読み出したい場合など様々な場合に対応可能な固体撮像装置が実現できる。
【産業上の利用可能性】
【０１３７】
本発明は、固体撮像装置に利用することができる。
【図面の簡単な説明】
【０１３８】
【図１】実施の形態に係る固体撮像装置の回路図である。
【図２】各画素列を構成する各画素Ｐ（ｘ，ｙ）の詳細構成を示す回路図である。
【図３】処理回路および制御回路を含む接続関係を示すブロック図である。
【図４】各処理回路ＰＵ（ｘ）からの最終出力Ｖ’（ｘ，ｙ）のタイミングについて説明するための図である。
【図５】係数ｂｘの演算を行うフローチャートである。
【図６】係数ａｘの演算を行うフローチャートである。
【図７】処理回路ＰＵ（ｘ）の詳細構成を示す。
【図８】アンプＡｍｐ（ｘ）を調整する場合の例を示す回路図である。
【図９】ＡＤ変換回路ＡＤＣ（ｘ）を調整する場合の例を示す回路図である。
【図１０】出力回路ＯＣ（ｘ）を調整する場合の例を示す回路図である。
【図１１】図１に示した固体撮像装置のタイミングチャートである。
【図１２】実施の形態に係る固体撮像装置の回路図である。
【図１３】画素Ｐ（ｘ，ｙ）の詳細な回路図である。
【図１４】各信号を生成するための行選択回路１２の回路図である。
【図１５】各信号のタイミングチャートである。
【図１６】ホールド回路群Ｈ（１）〜Ｈ（Ｎ×Ｋ）に蓄積された電荷を読み出すためのスイッチ群Ｑ（１）〜Ｑ（Ｎ×Ｋ）の回路図である。
【図１７】各信号を生成するための列選択回路１３の回路図である。
【図１８】各信号のタイミングチャートである。
【符号の説明】
【０１３９】
ＡＤＣ１，ＡＤＣ２，ＡＤＣ３…変換器、１０…画像データ演算部、１１…タイミング発生回路、１２…行選択回路…、１３…列選択回路、ＡＭＰ…アンプ、Ｂ１，Ｂ２，Ｂ３……撮像ブロック、Ｈ…ホールド回路、ＰＤ…ホトダイオード、ＰＵ１，ＰＵ２，ＰＵ３…処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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