(57)【要約】【課題】所望の素子特性が得やすい炭化珪素半導体装置とその製造方法を提供する。【解決手段】Ｎ+型ＳｉＣ基板１の上に、エピタキシャル成長によってＮ-型の第１ドリフト層２とＮ--型の第２ドリフト層３が順に形成されている。Ｐ+型の第１、第２ゲート領域５，６が第１ドリフト層２の上において第２ドリフト層３を挟んで形成されている。Ｎ型ソース領域４が第２ドリフト層３および第１、第２ゲート領域５，６の上に形成され、第１、第２ゲート領域５，６と接する部分は第２ドリフト層３と同程度の不純物濃度であり、最表面部分は基板１と同程度の不純物濃度になるよう連続的に変化する濃度勾配をもつ。【選択図】図１
2006080554.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる基板（６１）上に、前記基板（６１）よりも不純物濃度が低い第１導電型の炭化珪素からなる第１ドリフト層（６２）をエピタキシャル成長により形成する工程と、
前記第１ドリフト層（６２）上に、前記第１ドリフト層（６２）よりも不純物濃度が更に低い第１導電型の炭化珪素からなる第２ドリフト層（６３）をエピタキシャル成長により形成する工程と、
前記第２ドリフト層（６３）上に、前記基板（６１）と同程度の不純物濃度の炭化珪素からなる第１導電型のソース領域（６４）をエピタキシャル成長により形成する工程と、
前記ソース領域（６４）の表面での所定位置に酸化膜（７２）を配置する工程と、
前記酸化膜（７２）をマスクとしたエッチングにより前記ソース領域（６４）の不要部分を除去する工程と、
前記酸化膜（７２）をマスクとして、表面に露出した前記第２ドリフト層（６３）にイオン注入によって第２導電型の第１および第２ゲート領域（６５，６６）を形成する工程と、
前記酸化膜（７２）をエッチングにより除去する工程と、
前記第１ゲート領域（６５）に電気的に接続される第１ゲート電極（６９）と、前記第２ゲート領域（６６）に電気的に接続される第２ゲート電極（７０）と、前記ソース領域（６４）に電気的に接続されるソース電極（６８）と、前記基板（６１）の裏面側にドレイン電極（７１）を形成する工程と、
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
第１導電型の炭化珪素からなる基板（６１）上に、前記基板（６１）よりも不純物濃度が低い第１導電型の炭化珪素からなる第１ドリフト層（６２）をエピタキシャル成長により形成する工程と、
前記第１ドリフト層（６２）上に、前記第１ドリフト層（６２）よりも不純物濃度が更に低い第１導電型の炭化珪素からなる第２ドリフト層（６３）をエピタキシャル成長により形成する工程と、
前記第２ドリフト層（６３）上に、前記基板（６１）と同程度の不純物濃度の炭化珪素からなる第１導電型のソース領域（６４）をエピタキシャル成長により形成する工程と、
前記ソース領域（６４）の表面での所定位置に酸化膜（７２）を配置する工程と、
前記酸化膜（７２）をマスクとしたエッチングにより前記ソース領域（６４）の不要部分を除去し、前記第２ドリフト層（６３）を露出する工程と、
前記酸化膜（７２）および露出した前記第２ドリフト層（６３）からなる基板の表面を覆うように酸化膜（７３）を形成する工程と、
前記基板表面の酸化膜（７３）の全面をエッチバックすることにより再度前記第２ドリフト層（６３）を露出させ、前記酸化膜（７２）およびその下の前記ソース領域（６４）の側面に酸化膜サイドウォール（７３ａ）を形成する工程と、
前記酸化膜（７２）および酸化膜サイドウォール（７３ａ）をマスクとして、表面に露出した前記第２ドリフト層（６３）に対しイオン注入を行って第２導電型の第１および第２ゲート領域（６５，６６）を形成する工程と、
前記酸化膜サイドウォール（７３ａ）および前記酸化膜（７２）をエッチングにより除去する工程と、
前記第１ゲート領域（６５）に電気的に接続される第１ゲート電極（６９）と、前記第２ゲート領域（６６）に電気的に接続される第２ゲート電極（７０）と、前記ソース領域（６４）に電気的に接続されるソース電極（６８）と、前記基板（６１）の裏面側にドレイン電極（７１）を形成する工程と、
を有することを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
図１８に、Ｎチャネル型のＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。図１８に示されるように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪素からなるＮ+型基板１００の上にＮ-型ドリフト層１０１をエピタキシャル成長させた基板を用いて形成される。Ｎ-型エピ層１０１の表層部にはＰ型の第１、第２ゲート領域１０２，１０３がイオン注入によって形成されている。また、第１、第２ゲート領域１０２，１０３の間において、Ｎ-型エピ層１０１の表層部にはＮ+型ソース領域１０４が形成されている。そして、第１、第２ゲート領域１０２，１０３の表面に第１、第２ゲート電極１０５，１０６が形成されていると共に、Ｎ+型ソース領域１０４の表面にソース電極１０７が形成され、また、Ｎ+型基板１００の裏面側にドレイン電極１０８が形成されて炭化珪素半導体装置が構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極１０５，１０６に対して電圧を印加していない際に、第１、第２ゲート領域１０２，１０３から延びる空乏層によって第１、第２ゲート領域１０２，１０３の間がピンチオフされるように設計する。そして、第１、第２ゲート領域１０２，１０３から延びる空乏層幅を制御することで電流通路（実質的チャネル）を形成し、この部位を通じてソース・ドレイン間に電流を流すことでＪ−ＦＥＴを動作させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来のノーマリオフ型のＪ−ＦＥＴでは、ゲート制御バイアスがビルトインポテンシャル（ゲート接合の拡散電圧）と同等まで印加できることが望ましい。しかしながら、ビルトインポテンシャルが設定値よりも小さくなってしまった場合、ゲート印加電圧がビルトインポテンシャルを越えると、第１、第２ゲート領域１０２，１０３からＮ-型ドリフト層１０１へ正孔が注入され、ゲートによる制御ができなくなる。このため、結果としてリカバリ特性の低下やリークの増大等の間題を発生させる。
【０００５】
基板材料をＳｉＣ（炭化珪素）にした場合、ビルトインポテンシャルの理論値は約２．９ボルトであるが、第１、第２ゲート領域１０２，１０３、およびＮ+型ソース領域１０４の両方をイオン注入によって形成した場合には、結晶欠陥等の影響で２．１ボルト程度にまで低下してしまうという問題があり理論値を設計値として用いることができず、所望のデバイス特性を得ることができなかった。また、高濃度領域である第１、第２ゲート領域１０２，１０３、およびＮ+型ソース領域１０４が接するため、接合リークが発生しやすいという問題もあった。
【０００６】
本発明はこのような背景の下になされたものであり、その目的は所望の素子特性が得やすい炭化珪素半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１および２に記載の発明では、第２導電型の第１、第２ゲート領域（６５，６６）の間に低濃度の第１導電型の第２ドリフト層（６３）が形成されるため、第１、第２ゲート領域（６５，６６）には高濃度の接合部分が存在せず、接合リークが発生しにくくなる。
【０００８】
特に、請求項１に記載の発明によれば、第１ゲート領域（６５）と第２ゲート領域（６６）を接近して配置できるため、ノーマリーオフ型の装置を製造する際に特に有利である。
【０００９】
特に、請求項２に記載の発明によれば、ソースとゲートをセルフアラインで離間して形成できるため、ノーマリーオン型の装置を製造する際に有利である。
なお、上記各部材の括弧内の符号は、後述する実施形態に記載の具体的な部材との対応関係を示すものである。
【発明の効果】
【００１０】
この発明によれば、基板材料をＳｉＣ（炭化珪素）にした場合にも、所望の素子特性の炭化珪素半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施の形態）
図１には、本実施の形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。
【００１２】
本実施形態における炭化珪素半導体装置の製造工程を、図２を用いて示す。
まず、図２（ａ）に示すように、Ｎ+型ＳｉＣ基板６１を用意し、このＮ+型ＳｉＣ基板６１の上にエピタキシャル成長によりＮ-型第１ドリフト層６２、Ｎ--型第２ドリフト層６３、Ｎ+型ソース領域６４を順に成膜する。ソース領域６４の不純物濃度は基板６１と同程度である。そして、図２（ｂ）に示すように、Ｎ+型ソース領域６４の表面にＬＴＯ膜７２を成膜した後、フォトリソグラフィにより、ＬＴＯ膜７２のうち第１、第２ゲート領域６５，６６の形成予定位置と対応する部位を開口させる。
【００１３】
引き続き、ＬＴＯ膜７２をマスクとして、図２（ｃ）に示すように、Ｎ+型ソース領域６４の不要部分をエッチング除去し、次いでＬＴＯ膜７２をマスクにして表面に露出した第２ドリフト層６３に対しイオン注入を行ってＰ+型の第１、第２ゲート領域６５，６６を形成する。そして、マスク材７２をエッチングにより除去し、図１に示すように、基板表面に層間絶縁膜６７を形成した後、フォトエッチングによって層間絶縁膜６７にソース電極・第１および第２ゲート電極を形成するためのコンタクトホールを形成する。さらに、層間絶縁膜６７の上に電極層を成膜した後、パターニングして第１、第２ゲート電極６９，７０を形成するとともにソース電極６８を形成する。また、Ｎ+型基板６１の裏面側にドレイン電極７１を形成する。その後、シンター工程を経て半導体装置が完成する。
【００１４】
以上説明したように、本実施形態では、第１、第２ゲート領域６５，６６をエッチングとイオン注入により形成している。このため、第１ゲート領域６５と第２ゲート領域６６を接近して配置でき、ノーマリーオフ型の装置を製造する際に特に有利である。つまり、第１、第２ゲート領域６５，６６の間隔を最小限にセルフアラインで形成できるため、ノーマリーオフで動作する炭化珪素半導体素子を得やすい。
【００１５】
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図３に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、この製造工程は基本的に第１の実施形態と同様であるため、第１の実施形態と異なる部分のみ示すものとする。
【００１６】
ほぼ図２（ａ）〜（ｃ）に示す工程までは、第１の実施形態の工程と同一である。つまり、図２においてＮ+型の炭化珪素からなる基板６１を用意し、基板６１上に、基板６１よりも不純物濃度が低いＮ-型の炭化珪素からなる第１ドリフト層６２をエピタキシャル成長により形成し、第１ドリフト層６２上に、第１ドリフト層６２よりも不純物濃度が更に低いＮ--型の炭化珪素からなる第２ドリフト層６３をエピタキシャル成長により形成し、第２ドリフト層６３の上に、基板６１と同程度の不純物濃度の炭化珪素からなるＮ+型のソース領域６４をエピタキシャル成長により形成し、ソース領域６４の表面での所定位置にＬＴＯ膜７２を配置し、酸化膜７２をマスクとしたエッチングによりソース領域６４の不要部分を除去し、第２ドリフト層６３を露出する。
【００１７】
続いて、図３（ａ）に示すように、ＬＴＯ膜７２および露出した第２ドリフト層６３からなる基板の表面を覆うようにＬＴＯ膜７３を基板全面に成膜する。そして、基板表面のＬＴＯ膜７３の全面をエッチバックすることにより、図３（ｂ）に示すように、再度第２ドリフト層６３を露出させ、ＬＴＯ膜７２およびその下のソース領域６４の側面（側壁）に酸化膜サイドウォール７３ａを形成する。そして、ＬＴＯ膜７２および酸化膜サイドウォール７３ａをマスクとして、表面に露出した第２ドリフト層６３に対しイオン注入を行って第１、第２ゲート領域６５，６６を形成する。その後、酸化膜サイドウォール７３ａおよびＬＴＯ膜７２をエッチングにより除去する。そして、各電極を形成する。
【００１８】
これにより、本案施形態では、第１、第２ゲート領域６５，６６の間隔が酸化膜サイドウォール７３ａによりコントロールしやすくなるため、セルフアラインにてノーマリーオンで動作する炭化珪素半導体素子を得やすい。つまり、ソースとゲートをセルフアラインで離間して形成できるため、ノーマリーオン型の装置を製造する際に有利である。
【００１９】
以下、本発明の参考例を図面に従って説明する。なお、以下に列挙する参考例に記載した構成は、上述した第１および第２の実施形態においても採用されるものがあり、またそれら参考例にて得られる効果についても、上記第１および第２の実施の形態において同様に得られるものがある。
【００２０】
（第１の参考例）
図４には、本参考例におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。
【００２１】
図４に示すように、炭化珪素半導体装置には、例えば、１×１０19ｃｍ-3以上の不純物濃度とされたＮ+型基板１と、その上において例えば１×１０15〜５×１０16ｃｍ-3の不純物濃度とされたＮ-型第１ドリフト層２とが備えられている。これらＮ+型基板１およびＮ-型第１ドリフト層２は、炭化珪素によって構成されており、これらによって半導体基板が構成されている。また、第１ドリフト層２はエピタキシャル成長により形成されている。
【００２２】
Ｎ-型ドリフト層２の上には複数のＰ+型層からなる第１ゲート領域５および第２ゲート領域６がイオン注入にて形成され、第１ゲート領域５および第２ゲート領域６は互いに離間するように形成され、その間において幅ＷｃｈをもつＮ--型第２ドリフト層３が形成されている。つまり、第１ドリフト層２の上に第１ドリフト層２よりも相対的に濃度の低いＮ型の第２ドリフト層３が形成されるとともに、第１ドリフト層２の上において第２ドリフト層３を挟んで第１、第２ゲート領域５，６が形成されている。第１および第２ゲート領域５，６は、例えば１×１０18〜５×１０19ｃｍ-3の不純物濃度とされ、第２ドリフト層３は１×１０15〜５×１０15ｃｍ-3の不純物濃度とされている。また、Ｎ--型第２ドリフト層３および第１、第２ゲート領域５，６の上面を覆うようにＮ型ソース領域４がエピタキシャル成長にて形成されている。このＮ型ソース領域４は、下端と上端の間（膜厚方向）において連続的に変化する濃度勾配をもっている。例えば、第１、第２ゲート領域５，６と接する部分は第２ドリフト層３と同程度の不純物濃度であり、最表面部分のソース電極８に接する部分は基板１と同程度、具体的には、１×１０18〜５×１０20ｃｍ-3の不純物濃度となるよう連続的に変化する濃度勾配をもつ。
【００２３】
第１および第２ゲート領域５，６の表面には各領域と電気的に接続される第１、第２ゲート電極９，１０が形成され、また、Ｎ型ソース領域４の表面には同領域４と電気的に接続されるソース電極８が形成され、これら第１、第２ゲート電極９，１０およびソース電極８の間は層間絶縁膜７によって電気的に分離されている。また、Ｎ+型基板１の裏面側にはドレイン電極１１が形成されている。
【００２４】
このように構成されたＪ−ＦＥＴは設計値によりノーマリーオフ、ノーマリーオンどちらでも動作可能である。この作動は、第１、第２ゲート電極９，１０の接続態様によって異なっており、以下のように行われる。
（その１）
第１ゲート電極９と第２ゲート電極１０との電位が制御可能な態様の場合には第１、第２ゲート電極９，１０の電位に基づいて第１、第２ゲート領域５，６の双方から第２ドリフト層３に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。例えば、第１、第２ゲート電極９，１０に電圧を印加していない時には、第２ドリフト層３が第１、第２ゲート領域５，６の双方から延びる空乏層によってピンチオフされる。これにより、ソース・ドレイン間の電流がオフされる。そして、第１、第２ゲート領域５，６と実質的チャネル領域（３）との間に順バイアスをかけると、第２ドリフト層３に延びる空乏層の延び量が縮小される。これにより、実質的なチャネルが設定されて、ソース・ドレイン間に電流が流される。
（その２）
第１ゲート電極９の電位のみが独立して制御可能で、第２ゲート電極１０の電位が例えばソース電極８と同電位とされる態様の場合には、第１ゲート電極９の電位に基づいて第１ゲート領域５側から第２ドリフト層３側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第１ゲート領域５側から延びる空乏層のみによって行われることになる。
（その３）
第２ゲート電極１０の電位のみが独立して制御可能で、第１ゲート電極９の電位が例えばソース電極８と同電位とされる形態の場合には、第２ゲート電極１０の電位に基づいて第２ゲート領域６側から第２ドリフト層３側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第２ゲート領域６側から延びる空乏層のみによって行われることになる。
【００２５】
次に、このような炭化珪素半導体装置の製造方法について、図５，６を用いて説明する。
まず、図５（ａ）に示すように、Ｎ+型基板１を用意し、このＮ+型基板１の上にエピタキシャル成長によってＮ-型第１ドリフト層２およびＮ--型第２ドリフト層３を成膜する。さらにその上に、Ｎ型ソース領域４をエピタキシャル成長にて成膜する。このソース領域形成のためのエピタキシャル成長において初期は第２ドリフト層３程度の低濃度で、成長の最終段階では高濃度となるように連続的な濃度勾配をもつようにする（図４での不純物濃度分布図参照）。
【００２６】
そして、図５（ｂ）に示すように、Ｎ型ソース領域４の表面にＬＴＯ膜１２を成膜したのち、フォトリソグラフィにより、ＬＴＯ膜１２のうち第１、第２ゲート領域５，６の形成予定位置と対応する部位を開口させる。引き続き、ＬＴＯ膜１２をマスクとして基板表面にイオン注入を行い、図５（ｃ）に示すように、Ｐ+型の第１、第２ゲート領域５，６を形成する。なお、図５（ｃ）はマスク除去後の状態を示す。
【００２７】
続いて、マスク材１２を除去した後、図６（ａ）に示すように、第１、第２ゲート領域５，６のコンククトを得るべくフォトエッチングによりＮ型ソース領域４の不要部分を除去する。
【００２８】
さらに、図６（ｂ）に示すように、基板表面に層間絶縁膜７を形成した後、フォトエッチングによって層間絶縁膜７にコンタクトホールを形成する。そして、層間絶縁膜７の上に電極層を成膜した後、同膜をパターニングして第１、第２ゲート電極９，１０およびソース電極８を形成する。また、Ｎ+型基板１の裏面側にドレイン電極１１を形成する。その後、シンター工程を経て図１に示した半導体装置が完成する。
【００２９】
以上説明したように、本参考例では、第１、第２ドリフト層２，３やＮ型ソース領域４をエピタキシャル成長によって形成し、第１、第２ゲート領域５，６のみをイオン注入にて形成しているので製造が容易であり、また、イオン注入工程を最小限にしているため、結晶欠陥を抑制することができ、ビルトインポテンシャルが理論値よりも低下してしまうことも防止できる。さらには、高濃度のＰＮ接合部が無いため、接合リークも抑制することができる。即ち、ソース領域４が連続的に変化する高濃度部分と低濃度部分を有する構造のため、第１、第２ゲート領域５，６が高濃度部分と接しないために、ＰＮ接合リークが発生しにくい。
（第２の参考例）
次に、第２の参考例を、第１の参考例との相違点を中心に説明する。
【００３０】
図７には、本参考例におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。
セル部においてＮ型ソース領域４に対し第１、第２ゲート領域５，６のコンタクトのための選択的エッチングがなされておらず、Ｊ−ＦＥＴが備えられるセル部の外周部において第１、第２ゲート領域５，６が外部と電気的に接続されるように構成されている。
【００３１】
このような炭化珪素半導体装置の製造方法について、図５を用いて説明する。
まず、第１の参考例における図５（ａ）〜（ｃ）と同様の工程を経て、Ｎ型ソース領域４の下層に第１、第２ゲート領域５，６をイオン注入にて形成する。このとき、図５（ｃ）の第１、第２ゲート領域５，６をセル外周部まで延設する。
【００３２】
その後、セル外周部でのＮ型ソース領域４に対し図８に示すようにフォトエッチングを行い開口部１３，１４を形成する。これにより、第１、第２ゲート領域５，６はセル外周部において露出する。
【００３３】
その後、図７に示すように、基板表面に絶縁層７を成膜し、次いで電極のコンタクトをとるべくフォトエッチングにより所定領域を除去する。さらに、電極層を成膜し、パターニングして第１、第２ゲート電極９，１０を形成するとともにソース電極８を形成する。これにより、ソース電極８はＪ−ＦＥＴが備えられるセル部に形成され、第１、第２ゲート電極９，１０はセル外周部に形成される。そして、Ｎ+型基板１の裏面側にドレイン電極１１を形成した後、シンター工程を経て半導体装置が完成する。
【００３４】
このようにして、第１、第２ゲート領域５，６のコンタクトをセル外周部で得ることができる。このようにすれば、セル部においてＮ型ソース領域４をパターニングする必要がなく、また、第１、第２ゲート電極９，１０やソース電極８のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造となる。
（第３の参考例）
次に、第３の参考例を、第１の参考例との相違点を中心に説明する。
【００３５】
図９には、本参考例におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。
図９に示すように、本参考例では、Ｎ+型のＳｉＣ基板２１上に、炭化珪素からなるＮ型のドリフト層２２が形成されている。このドリフト層２２はエピタキシャル成長によって形成され、基板２１に接する部分は基板２１と同程度の不純物濃度であり、基板上層になるに従って低濃度になるよう連続的に変化する濃度勾配を有している。ドリフト層２２の内部において、Ｐ+型の第１、第２ゲート領域２５，２６が互いに離間するように形成されている。また、ドリフト層２２の上には、Ｎ+型のソース領域２４が、基板２１と同程度の不純物濃度になるように形成されている。
【００３６】
第１ゲート電極２９は第１ゲート領域２５に電気的に接続され、第２ゲート電極３０は第２ゲート領域２６に電気的に接続され、ソース電極２８はソース領域２４に電気的に接続されている。また、基板２１の裏面側にはドレイン電極３１が形成されている。
【００３７】
ここで、ドリフト層２２の不純物濃度は連続的に徐々に小さくなる分布となっている。そのため、第１、第２ゲート領域２５，２６には高濃度の接合部分が存在せず、接合リークが発生しにくい。また、第１、第２ゲート領域２５，２６に対し高濃度のＰＮジャンクションが形成される場合と比べ、ゲート耐圧を向上させる等のメリットがある。
【００３８】
このような炭化珪素半導体装置の製造方法について、図１０，１１を用いて説明する。
まず、図１０（ａ）に示すように、Ｎ+型ＳｉＣ基板２１を用意し、このＮ+型基板２１の上にエピタキシャル成長技術によりＮ型ドリフト層２２、Ｎ+型ソース領域２４を順に成膜する。ここで、基板２１上にドリフト層２２を形成する際においては、最初は基板２１と同程度の不純物濃度で、上に行くほど不純物濃度が低くなるようにエピタキシャル成長する。また、ソース領域２４は基板２１と同程度の不純物濃度である。
【００３９】
具体的な濃度の一例を挙げると、１×１０18ｃｍ-3の濃度のＮ+型基板２１を用意し、濃度が１×１０16ｃｍ-3のＮ型ドリフト層２２のエピタキシャル成長を開始する。そして、所望の膜厚となるように、濃度を１×１０16ｃｍ-3から５×１０15ｃｍ-3まで連続的に減少させる。次いで、Ｎ+型ソース領域４を１×１０19ｃｍ-3の濃度でエピタキシャル成長させる。
【００４０】
続いて、図１０（ｂ）に示すように、ソース領域２４の上面にレジスト３５を配置し、これをマスクとして図１０（ｃ）に示すようにＰ+型の第１、第２ゲート領域２５，２６を形成する。つまり、ドリフト層２２の内部において第１ゲート領域２５および第２ゲート領域２６を、互いに離間する位置となるようイオン注入技術により形成する。さらに、図１１（ａ）に示すように、Ｎ+型ソース領域２４の不要部分を除去し、図１１（ｂ）に示すように層間絶縁膜２７およびソース電極２８、第１ゲート電極２９、第２ゲート電極３０、ドレイン電極３１を形成する。
【００４１】
これにより、図９に示す構造を得ることができる。本製造方法において、ソース領域２４の下のドリフト層２２において不純物濃度を連続的に変化させることは、エピタキシャル成長を行う材料ガス濃度を連続して変化させることで炭化珪素半導体装置を製造できるため、エピタキシャル成長を停止する必要が無く、スループット向上に有利であり、特に簡便で安価に製造できる。
【００４２】
なお、この構造は第１，２の参考例と同様、コンタクトをセル部の内部または外周部に形成することができる。
（第４の参考例）
次に、第４の参考例を、第１の参考例との相違点を中心に説明する。
【００４３】
図１２には、本参考例におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。
図４に示す第１の参考例との比較において、図１２に示す本参考例においては、第１、第２ゲート領域４５，４６の上にＮ--型層４３が形成されているとともに、Ｎ型ソース領域４４は濃度勾配を持たない構造となっている。つまり、Ｎ-型の第１ドリフト層４２は、Ｎ+型のＳｉＣからなる基板４１上にエピタキシャル成長によって形成され、基板４１よりも低濃度とされた炭化珪素である。Ｐ+型の第１、第２ゲート領域４５，４６は、第１ドリフト層４２の上に互いに離間するように形成されている。さらに、Ｎ--型の第２ドリフト層４３は、第１、第２ゲート領域４５，４６の間、および第１、第２ゲート領域４５，４６の上面を覆うように形成され、第１ドリフト層４２よりも相対的に濃度が低くなっている。Ｎ+型のソース領域４４は、第２ドリフト層４３上に形成され、基板４１と同程度の不純物濃度とされている。第１ゲート電極４９は第１ゲート領域４５に電気的に接続され、第２ゲート電極５０は第２ゲート領域４６に電気的に接統されている。ソース電極４８は、ソース領域４４に電気的に接続され、ドレイン電極５１は基板４１の裏面側に形成されている。
【００４４】
このような炭化珪素半導体装置の製造方法を、図１３，１４を用いて説明する。
図１３（ａ）に示すように、Ｎ+型の炭化珪素からなる基板４１を用意し、基板４１上に、基板４１よりも不純物濃度が低いＮ-型の炭化珪素からなる第１ドリフト層４２をエピタキシャル成長により形成する。そして、第１ドリフト層４２上に、第１ドリフト層４２よりも不純物濃度が更に低いＮ--型の炭化珪素からなる第２ドリフト層４３をエピタキシャル成長により形成する。さらに、第２ドリフト層４３の上に、基板４１と同程度の不純物濃度の炭化珪素からなるＮ+型のソース領域４４をエピタキシャル成長により形成する。
【００４５】
その後、図１３（ｂ）に示すように、ソース領域４４の上面にマスク材５２を配置した後、図１４（ａ）に示すように、イオン注入技術により第２ドリフト層４３の内部に、Ｐ+型の第１、第２ゲート領域４５，４６を形成する。この第１、第２ゲート領域４５，４６は、第１ドリフト層４２に接し、かつ、互いに離間する位置に形成される。そして、図１４（ｂ）に示すように、ソース領域４４の不要部分を除去した後、図１２に示すように、所定領域に層間絶縁膜４７を配置するとともに、第１ゲート領域４５に電気的に接続される第１ゲート電極４９と、第２ゲート領域４６に電気的に接続される第２ゲート電極５０と、ソース領域４４に電気的に接続されるソース電極４８と、基板４１の裏面側のドレイン電極５１を形成する。
【００４６】
このように、第１、第２ゲート領域４５，４６を、イオン注入エネルギーの調整により、第１、第２ゲート領域４５，４６上にＮ--型層４３が存在するようにし、また、Ｎ型ソース領域４４は濃度勾配を持たないようにする。
【００４７】
図１２の構造は、第１、第２ゲート領域４５，４６がソース領域４４と接していないため、高濃度のＰＮ接合によるリークの発生を防止することができる。つまり、第１、第２ゲート領域４５，４６の間、および第１、第２ゲート領域４５，４６の上面を覆うように低濃度のＮ型（Ｎ-型）の第２ドリフト層４３が形成されているため、第１、第２ゲート領域４５，４６には高濃度の接合部分が存在せず、接合リークが発生しにくい。
【００４８】
また、本製造工程によれば、ドリフト層４２，４３およびソース領域４４において、基板表面の不純物濃度は濃く、ドリフト層４２，４３の不純物濃度は薄く、かつゲート領域４５，４６の上面となる部位は不純物濃度が非常に薄くなるようにエピタキシャル成長し、第１、第２ゲート領域４５，４６のみイオン注入で形成する。この方法は、簡便で、製造コストが安価であり、装置の特性においても、ビルトインポテンシャルが理論値よりも低下してしまうことが防止でき、更にソース・ゲート間の耐圧を高く維持することが可能である。また、第１および第２ゲート領域４５，４６をイオン注入技術により形成する際に、第１および第２ゲート領域４５，４６が、ソース領域４４との間に第２ドリフト層４３が存在するようにイオン注入するので、ソース・ゲート間に不純物濃度の薄い層が挿入できることから、ソース・ゲート間の接合リークが防止でき、特にノーマリーオンの炭化珪素半導体装置を形成する際に、ゲート・ソース間耐圧の高い装置となる。
【００４９】
なお、図１２〜図１４においては第１および第２ゲート領域４５，４６をイオン注入技術により形成する際に、第１および第２ゲート領域４５，４６が、第２ドリフト層４３を介してソース領域４４と対向配置されるようにイオン注入したが、図１５（ａ），（ｂ）に示すように、第１および第２ゲート領域４５，４６が、ソース領域４４と直接接し、且つ、第２ドリフト層４３が、離間した第１および第２ゲート領域４５，４６の間にのみ存在するようにイオン注入してもよい。こうすると、離間した第１、第２ゲート領域４５，４６の間の第２ドリフト層４３だけに空乏層が形成される理想的な炭化珪素半導体装置を得ることができる。
（第５の参考例）
次に、第５の参考例を、第１〜第４の参考例との相違点を中心に説明する。
【００５０】
図１６，１７には、本参考例におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。図１６は第４の参考例での図１２に対応するものであり、図１７は図１５の場合に対応するものである。
【００５１】
本参考例においては、第１、第２ゲート領域４５，４６上にバナジウム（Ｖ）を添加してなるインシュレータ層８０，８１，８２，８３を接して形成している。つまり、本参考例においては第４の参考例（他の参考例も同様）に対し、第１、第２ゲート領域のイオン注入工程の直後に、同じマスクを用いてＶ（バナジウム）をイオン注入し、第１、第２ゲート領域４５，４６とソース領域４４が対向配置される部分に、インシュレータ層８０，８１，８２，８３を挿入している。即ち、第１および第２ゲート領域４５，４６にイオン注入する工程の後に同じ領域に対してＶ（バナジウム）をイオン注入することにより、第１および第２ゲート領域４５，４６の上に接するインシュレータ層８０，８１，８２，８３を挿入する工程を含んでいる。
【００５２】
このインシュレータ層８０，８１，８２，８３により、Ｎ型のドレイン部（４１，４２）、Ｐ型のゲート部（４５，４６）、Ｎ型のソース部（４３，４４）によるＮＰＮ寄生バイポーラの動作を抑制することができる。即ち、第１、第２ゲート領域４５，４６が、高濃度のソース領域４４と、インシュレータ層８０，８１，８２，８３を介して対向配置されるために、ＮＰＮ寄生バイポーラ動作が発生しにくい。
【００５３】
なお、これまで説明してきた各参考例においては、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴであっても適用可能である。
【図面の簡単な説明】
【００５４】
【図１】第１の実施の形態における炭化珪素半導体装置の縦断面図。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図。
【図３】第２の実施の形態における炭化珪素半導体装置の製造工程を示す図。
【図４】第１の参考例における炭化珪素半導体装置の縦断面図。
【図５】図４に示す炭化珪素半導体装置の製造工程を示す図。
【図６】図４に示す炭化珪素半導体装置の製造工程を示す図。
【図７】第２の参考例における炭化珪素半導体装置の縦断面図。
【図８】図７に示す炭化珪素半導体装置の製造工程を示す図。
【図９】第３の参考例における炭化珪素半導体装置の縦断面図。
【図１０】図９に示す炭化珪素半導体装置の製造工程を示す図。
【図１１】図９に示す炭化珪素半導体装置の製造工程を示す図。
【図１２】第４の参考例における炭化珪素半導体装置の縦断面図。
【図１３】図１２に示す炭化珪素半導体装置の製造工程を示す図。
【図１４】図１２に示す炭化珪素半導体装置の製造工程を示す図。
【図１５】別例の炭化珪素半導体装置の製造工程を示す図。
【図１６】第５の参考例における炭化珪素半導体装置の縦断面図。
【図１７】第５の参考例における炭化珪素半導体装置の縦断面図。
【図１８】従来の炭化珪素半導体装置の断面構成を示す図。
【符号の説明】
【００５５】
１…Ｎ+型基板、２…Ｎ-型第１ドリフト層、３…Ｎ--型第２ドリフト層、４…Ｎ型ソース領域、５…第１ゲート領域、６…第２ゲート領域、８…ソース電極、９…第１ゲート電極、１０…第２ゲート電極、１１…ドレイン電極、２１…Ｎ+型基板、２２…Ｎ型ドリフト層、２４…Ｎ型ソース領域、２５…第１ゲート領域、２６…第２ゲート領域、２８…ソース電極、２９…第１ゲート電極、３０…第２ゲート電極、３１…ドレイン電極、４１…Ｎ+型基板、４２…Ｎ-型第１ドリフト層、４３…Ｎ--型第２ドリフト層、４４…Ｎ型ソース領域、４５…第１ゲート領域、４６…第２ゲート領域、４８…ソース電極、４９…第１ゲート電極、５０…第２ゲート電極、５１…ドレイン電極、７３…ＬＴＯ膜、７３ａ…酸化膜サイドウォール、８０，８１，８２，８３…インシュレータ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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