(57)【要約】【課題】コンタクトプラグ上に凹部が生じても、その上に形成される膜の水素バリア性を低下させないようにする。【解決手段】半導体基板１０１上に層間絶縁膜１０６を形成する工程と、層間絶縁膜１０６上に絶縁性水素バリア膜１０７を形成する工程と、コンタクトホール１０８を形成する第３工程と、コンタクトホール１０８内を埋め込むように絶縁性水素バリア膜１０７上にプラグ膜１０９を形成する工程と、凹部１１１が形成された状態となるようにプラグ膜１０９を除去することで、コンタクトホール１０８内にプラグ１１０を埋め込み形成する工程と、凹部１１１の深さ分だけ絶縁性水素バリア膜１０７を除去し、プラグ１１０と絶縁性水素バリア膜１０７の上面を同一平面に揃える工程と、プラグ１１０の上面と絶縁性水素バリア膜１０７の上面とに導電性水素バリア膜１１２を形成する工程とを含む。【選択図】図１
2006303544.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、
前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された絶縁性水素バリア膜と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、前記コンタクトホール内に形成されたプラグと、
同一平面に揃えた前記プラグと前記絶縁性水素バリア膜の上面に、前記キャパシタの下部電極の最下層となるように形成された導電性水素バリア膜とを備えた半導体メモリ装置。
【請求項２】
半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、
前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された絶縁性水素バリア膜と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、
前記コンタクトホール内に、上面が前記絶縁性水素バリア膜上面よりも低く位置するように形成されたプラグと、
前記絶縁性水素バリア膜上面と前記プラグ上面とで形成された凹部内を埋め込み、前記キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜とを備えた半導体メモリ装置。
【請求項３】
半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、
前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された絶縁性水素バリア膜と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、
前記コンタクトホール内を埋め込み、前記キャパシタの下部電極の最下層となるように形成された導電性水素バリア膜とを備えた半導体メモリ装置。
【請求項４】
前記絶縁性水素バリア膜の上面と前記導電性水素バリア膜の下面とが直接接している請求項１，２または３記載の半導体メモリ装置。
【請求項５】
半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、
前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第１工程と、
前記層間絶縁膜上に絶縁性水素バリア膜を形成する第２工程と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第３工程と、
前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上にプラグ膜を形成する第４工程と、
前記絶縁性水素バリア膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記絶縁性水素バリア膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第５工程と、
前記凹部の深さ分だけ前記絶縁性水素バリア膜を除去し、前記プラグと前記絶縁性水素バリア膜の上面を同一平面に揃える第６工程と、
前記プラグの上面と前記絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第７工程とを含む半導体メモリ装置の製造方法。
【請求項６】
半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、
前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第１工程と、
前記層間絶縁膜上に絶縁性水素バリア膜を形成する第２工程と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第３工程と、
前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上にプラグ膜を形成する第４工程と、
前記絶縁性水素バリア膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記絶縁性水素バリア膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第５工程と、
前記凹部を含む前記絶縁性水素バリア膜上に導電性水素バリア膜を形成する第６工程と、
前記導電性水素バリア膜を前記絶縁性水素バリア膜が露出しないように平坦化する第７工程とを含む半導体メモリ装置の製造方法。
【請求項７】
半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、
前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第１工程と、
前記層間絶縁膜上に絶縁性水素バリア膜を形成する第２工程と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第３工程と、
前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上に導電性水素バリア膜を形成する第４工程と、
前記導電性水素バリア膜を前記絶縁性水素バリア膜が露出しないように平坦化する第５工程とを含む半導体メモリ装置の製造方法。
【請求項８】
半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、
前記半導体基板上に前記トランジスタを覆うように第１層間絶縁膜を形成する第１工程と、
前記第１層間絶縁膜上に絶縁性水素バリア膜を形成する第２工程と、
前記絶縁性水素バリア膜上に、プラグ形成時に生じるリセスの深さに相当する膜厚を持つ第２層間絶縁膜を形成する第３工程と、
前記第１層間絶縁膜と前記絶縁性水素バリア膜と前記第２層間絶縁膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第４工程と、
前記コンタクトホール内を埋め込むように前記第２層間絶縁膜上にプラグ膜を形成する第５工程と、
前記第２層間絶縁膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記第２層間絶縁膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第６工程と、
前記絶縁性水素バリア膜が露出するまで前記第２層間絶縁膜を除去し、前記プラグと前記絶縁性水素バリア膜の上面を同一平面に揃える第７工程と、
前記プラグの上面と前記絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第８工程とを含む半導体メモリ装置の製造方法。
【請求項９】
前記第２層間絶縁膜を、前記絶縁性水素バリア膜との選択比が２以上の条件で除去する請求項８記載の半導体メモリ装置の製造方法。
【請求項１０】
前記プラグ膜の材料がＷを含み、前記プラグ膜の除去にＣＭＰ法を用いる請求項５，６または８記載の半導体メモリ装置の製造方法。
【請求項１１】
前記絶縁性水素バリア膜がＳｉＮ膜である請求項５，６または７記載の半導体メモリ装置の製造方法。
【請求項１２】
前記導電性水素バリア膜の形成をＣＶＤ法により行う請求項６記載の半導体メモリ装置の製造方法。
【請求項１３】
前記絶縁性水素バリア膜の上面と前記導電性水素バリア膜の下面とが直接接している請求項５，６，７または８記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＲＡＭやＦｅＲＡＭ等の半導体メモリ装置に関し、特に強誘電体または高誘電体膜を用いたスタックドキャパシタ及びそのスタックドキャパシタを搭載した半導体メモリ装置およびその製造方法に関するものである。
【背景技術】
【０００２】
最先端ＤＲＡＭでは、そのセル面積の縮小化に伴い、従来のシリコン酸窒化膜を用いた３次元キャパシタ構造による対応だけでは、製造プロセスが複雑かつ困難となり、その結果、十分なキャパシタ容量を得ることが出来なくなってきている。
【０００３】
そこで、キャパシタに用いる誘電体を誘電率の大きいものに変える必要性が生じてきた。そのような誘電率の高い材料として、（Ｂａ，Ｓｒ）ＴｉＯ３，Ｔａ２Ｏ５等の高誘電体材料やＰＺＴ，ＳＢＴ，ＢＬＴなどの酸化物セラミックの強誘電体材料がある。また、これらの誘電体膜を用いるためには、それらを結晶成長させるための下地層となるべき電極材料として、Ｐｔ，Ｐｄ，Ｒｈ，Ｎｉ，Ｗなどの金属や、Ｐｔ，Ｐｄ，Ｒｈ，Ｎｉ，Ｗなどの合金や、Ｒｕ／ＲｕＯ２，Ｉｒ／ＩｒＯ２などの金属積層膜を用いる必要がある。
【０００４】
また、高誘電体材料および強誘電体材料は還元性雰囲気により容易に還元するという問題がある。
【０００５】
一方、混載ＤＲＡＭや混載ＦｅＲＡＭでは、トランジスタとの互換性を維持するために、水素シンタが必要である。さらに、メモリ素子の製造工程時、半導体素子を湿気、または粉塵などの外部の有害環境から保護するため、金属配線上にパッシベーション膜を形成する工程がある。このパッシベーション膜のデポは、水素雰囲気中で行なわれる。また、配線工程においても、水素雰囲気で処理される工程が多い。
【０００６】
これらの水素ガスがメモリセルのキャパシタの性質を低下させる。すなわち、水素ガス及びイオンがキャパシタに至って誘電体を成す酸素原子と反応してキャパシタの特性を低下させる。
【０００７】
従って、スタックドキャパシタを有する半導体メモリ装置では、キャパシタを水素が通過しない膜（以降、水素バリア膜と呼ぶ）で囲み、水素が誘電体に至るのを防止しなければならない。そのために、キャパシタの周りを絶縁性水素バリア膜で囲い、更に下部電極からの水素侵入を防止するために下部電極とプラグ膜の間に導電性水素バリア膜を設ける必要がある（例えば、特許文献１参照。）。
【０００８】
図６は、従来の誘電体膜を用いたスタック構造のキャパシタを有する半導体メモリ装置の構成を示す断面図である。絶縁性水素バリア膜については、キャパシタを囲むように種々の方法で形成されるため、ここでは省略する。
【０００９】
同図において、６０１は半導体基板、６０２はＳＴＩ分離領域、６０３は不純物領域、６０４は拡散層、６０５はゲート酸化膜、６０６はゲート電極、６０７は層間絶縁膜、６０８はコンタクトホール、６０９はコンタクトホール６０８を埋めるプラグ、６１０は導電性水素バリア膜、６１１はスタックドキャパシタの下部電極、６１２はシリコン酸化膜のスペーサ膜、６１３は強誘電体膜または高誘電体膜、６１４はスタックドキャパシタの上部電極、６１５はキャパシタ層間絶縁膜である。
【００１０】
上記した従来の半導体メモリ装置では、プラグ６０９は層間絶縁膜６０７内に形成されたコンタクトホール６０８と層間絶縁膜６０７の上面上にプラグ膜を形成し、この層間絶縁膜６０７の上面上のプラグ膜をＣＭＰ法やエッチバック法により除去することにより形成される。
【００１１】
次に、コンタクトプラグ形成工程を説明する。まず、図７（ａ）に示すように半導体基板７０１表面にＳＴＩ分離領域７０２、トランジスタの不純物領域７０３、ゲート酸化膜７０４、ゲート電極７０５を形成し、その上に層間絶縁膜７０６を形成する。
【００１２】
次に、図７（ｂ）に示すように層間絶縁膜７０６をマスクしてコンタクト開孔パターンを形成させ、この層を例えば反応性イオンエッチ（ＲＩＥ）法によりエッチングして、絶縁層の上部表面からウェハ中にコンタクト開孔７０７を作り、特定アクティブ領域７０３との電気的接触を行なわせる。
【００１３】
次に、図７（ｃ）に示すように、プラグ膜７０８をＣＶＤ法、スパッタリング法またはめっき法によりコンタクトプラグ内と層間絶縁膜上に形成する。
【００１４】
次に、図７（ｄ）に示すように、層間絶縁膜７０６上のプラグ膜７０８をＣＭＰ法やエッチバック法により除去し、コンタクトプラグ内にプラグ膜７０９を残す。このとき、エッチバックでの除去時には、オーバーエッチングがかかり、プラグ上に図７（ｄ）に示すような凹み７１０が形成される。また、ＣＭＰでの除去時にも、スラリーの化学的作用とポリッシングパッドの圧縮作用により、ある程度の量のタングステン膜がコンタクトから取り除かれて、図７（ｄ）に示すように凹部形状７１０になる。
【特許文献１】特開平１０−１８９６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記したように、従来のコンタクトプラグの形成方法においては、プラグ上に凹部ができる。半導体メモリ装置において、この凹部の上に水素バリア膜を形成すると、図６に示したように導電性水素バリア膜６１０が凹部形状に形成される。
【００１６】
この部分では、リセスからある膜厚までは水素バリア膜の結晶性が局所段差により不均一に形成され、水素バリア性が低下するという問題がある。
【００１７】
したがって、この発明の目的は、かかる課題に鑑みてなされたものであり、タングステンもしくは他の導電性材料からなるコンタクトプラグ上に凹部が生じても、その上に形成される膜の水素バリア性を低下させない半導体メモリ装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
上記課題を解決するためにこの発明の請求項１記載の半導体メモリ装置は、半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成された絶縁性水素バリア膜と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、前記コンタクトホール内に形成されたプラグと、同一平面に揃えた前記プラグと前記絶縁性水素バリア膜の上面に、前記キャパシタの下部電極の最下層となるように形成された導電性水素バリア膜とを備えた。
【００１９】
請求項２記載の半導体メモリ装置は、半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成された絶縁性水素バリア膜と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、前記コンタクトホール内に、上面が前記絶縁性水素バリア膜上面よりも低く位置するように形成されたプラグと、前記絶縁性水素バリア膜上面と前記プラグ上面とで形成された凹部内を埋め込み、前記キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜とを備えた。
【００２０】
請求項３記載の半導体メモリ装置は、半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成された絶縁性水素バリア膜と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、前記コンタクトホール内を埋め込み、前記キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜とを備えた。
【００２１】
請求項４記載の半導体メモリ装置は、請求項１，２または３記載の半導体メモリ装置において、前記絶縁性水素バリア膜の上面と前記導電性水素バリア膜の下面とが直接接している。
【００２２】
請求項５記載の半導体メモリ装置の製造方法は、半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第１工程と、前記層間絶縁膜上に絶縁性水素バリア膜を形成する第２工程と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第３工程と、前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上にプラグ膜を形成する第４工程と、前記絶縁性水素バリア膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記絶縁性水素バリア膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第５工程と、前記凹部の深さ分だけ前記絶縁性水素バリア膜を除去し、前記プラグと前記絶縁性水素バリア膜の上面を同一平面に揃える第６工程と、前記プラグの上面と前記絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第７工程とを含む。
【００２３】
請求項６記載の半導体メモリ装置の製造方法は、半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第１工程と、前記層間絶縁膜上に絶縁性水素バリア膜を形成する第２工程と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第３工程と、前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上にプラグ膜を形成する第４工程と、前記絶縁性水素バリア膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記絶縁性水素バリア膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第５工程と、前記凹部を含む前記絶縁性水素バリア膜上に導電性水素バリア膜を形成する第６工程と、前記導電性水素バリア膜を前記絶縁性水素バリア膜が露出しないように平坦化する第７工程とを含む。
【００２４】
請求項７記載の半導体メモリ装置の製造方法は、半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第１工程と、前記層間絶縁膜上に絶縁性水素バリア膜を形成する第２工程と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第３工程と、前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上に導電性水素バリア膜を形成する第４工程と、前記導電性水素バリア膜を前記絶縁性水素バリア膜が露出しないように平坦化する第５工程とを含む。
【００２５】
請求項８記載の半導体メモリ装置の製造方法は、半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、前記半導体基板上に前記トランジスタを覆うように第１層間絶縁膜を形成する第１工程と、前記第１層間絶縁膜上に絶縁性水素バリア膜を形成する第２工程と、前記絶縁性水素バリア膜上に、プラグ形成時に生じるリセスの深さに相当する膜厚を持つ第２層間絶縁膜を形成する第３工程と、前記第１層間絶縁膜と前記絶縁性水素バリア膜と前記第２層間絶縁膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第４工程と、前記コンタクトホール内を埋め込むように前記第２層間絶縁膜上にプラグ膜を形成する第５工程と、前記第２層間絶縁膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記第２層間絶縁膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第６工程と、前記絶縁性水素バリア膜が露出するまで前記第２層間絶縁膜を除去し、前記プラグと前記絶縁性水素バリア膜の上面を同一平面に揃える第７工程と、前記プラグの上面と前記絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第８工程とを含む。
【００２６】
請求項９記載の半導体メモリ装置の製造方法は、請求項８記載の半導体メモリ装置の製造方法において、第２層間絶縁膜を、絶縁性水素バリア膜との選択比が２以上の条件で除去する。
【００２７】
請求項１０記載の半導体メモリ装置の製造方法は、請求項５，６または８記載の半導体メモリ装置の製造方法において、プラグ膜の材料がＷを含み、前記プラグ膜の除去にＣＭＰ法を用いる。
【００２８】
請求項１１記載の半導体メモリ装置の製造方法は、請求項５，６または７記載の半導体メモリ装置の製造方法において、絶縁性水素バリア膜がＳｉＮ膜である。
【００２９】
請求項１２記載の半導体メモリ装置の製造方法は、請求項６記載の半導体メモリ装置の製造方法において、導電性水素バリア膜の形成をＣＶＤ法により行う。
【００３０】
請求項１３記載の半導体メモリ装置の製造方法は、請求項５，６，７または８記載の半導体メモリ装置の製造方法において、前記絶縁性水素バリア膜の上面と前記導電性水素バリア膜の下面とが直接接している。
【発明の効果】
【００３１】
この発明の請求項１記載の半導体メモリ装置によれば、コンタクトホール内に形成されたプラグと、同一平面に揃えたプラグと絶縁性水素バリア膜の上面に、キャパシタの下部電極の最下層となるように形成された導電性水素バリア膜とを備えたので、プラグ上に凹部が生じることがなく、導電性水素バリア膜の水素バリア性の低下を防止できる。このため、配線工程、水素シンタまたはパッシベーション成膜時の水素によりキャパシタの電気特性が劣化することがなく、信頼性に優れたキャパシタを実現できる。
【００３２】
この発明の請求項２記載の半導体メモリ装置によれば、コンタクトホール内に、上面が絶縁性水素バリア膜上面よりも低く位置するように形成されたプラグと、絶縁性水素バリア膜上面とプラグ上面とで形成された凹部内を埋め込み、キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜とを備えたので、プラグ上に凹部が生じても、導電性水素バリア膜の結晶性が均一な膜厚を確保でき、水素バリア性の低下を防止できる。このため、配線工程、水素シンタまたはパッシベーション成膜時の水素によりキャパシタの電気特性が劣化することがなく、信頼性に優れたキャパシタを実現できる。
【００３３】
この発明の請求項３記載の半導体メモリ装置によれば、コンタクトホール内を埋め込み、キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜を備えたので、コンタクトホール上に、導電性水素バリア膜の結晶性が均一な膜厚を確保でき、水素バリア性の低下を防止できる。このため、配線工程、水素シンタまたはパッシベーション成膜時の水素によりキャパシタの電気特性が劣化することがなく、信頼性に優れたキャパシタを実現できる。
【００３４】
請求項４では、請求項１，２または３記載の半導体メモリ装置において、絶縁性水素バリア膜の上面と導電性水素バリア膜の下面とが直接接していることが好ましい。
【００３５】
この発明の請求項５記載の半導体メモリ装置の製造方法によれば、コンタクトホール内を埋め込むように絶縁性水素バリア膜上にプラグ膜を形成する第４工程と、絶縁性水素バリア膜の上面が露出し、コンタクトホール内のプラグ膜の上面が絶縁性水素バリア膜の上面より低い凹部が形成された状態となるようにプラグ膜を除去することで、コンタクトホール内にプラグを埋め込み形成する第５工程と、凹部の深さ分だけ絶縁性水素バリア膜を除去し、プラグと絶縁性水素バリア膜の上面を同一平面に揃える第６工程と、プラグの上面と絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第７工程とを含むので、プラグ上の凹部をなくすことにより、その上の導電性水素バリア膜の結晶性が乱れることはなく、配線工程、水素シンタまたはパッシベーション成膜時における水素劣化のない信頼性に優れた誘電体キャパシタ特性を実現できる。
【００３６】
この発明の請求項６記載の半導体メモリ装置の製造方法によれば、コンタクトホール内を埋め込むように絶縁性水素バリア膜上にプラグ膜を形成する第４工程と、絶縁性水素バリア膜の上面が露出し、コンタクトホール内のプラグ膜の上面が絶縁性水素バリア膜の上面より低い凹部が形成された状態となるようにプラグ膜を除去することで、コンタクトホール内にプラグを埋め込み形成する第５工程と、凹部を含む絶縁性水素バリア膜上に導電性水素バリア膜を形成する第６工程と、導電性水素バリア膜を絶縁性水素バリア膜が露出しないように平坦化する第７工程とを含むので、プラグ上にできる凹部に水素バリア性が低下しない膜厚以上、導電性水素バリア膜を形成し、プラグ上の凹部から導電性水素バリア膜上に転写した凹部を平坦化することにより、導電性水素バリア膜の結晶性の乱れが少なく、配線工程、水素シンタまたはパッシベーション成膜時における水素劣化のない信頼性に優れた誘電体キャパシタ特性を実現できる。
【００３７】
この発明の請求項７記載の半導体メモリ装置の製造方法によれば、コンタクトホール内を埋め込むように絶縁性水素バリア膜上に導電性水素バリア膜を形成する第４工程と、導電性水素バリア膜を絶縁性水素バリア膜が露出しないように平坦化する第５工程とを含むので、コンタクトホールに水素バリア性が低下しない膜厚以上、導電性水素バリア膜を形成し、コンタクトホールの凹部形状が導電性水素バリア膜上に転写した凹部を平坦化することにより、導電性水素バリア膜の結晶性が乱れず、配線工程、水素シンタまたはパッシベーション成膜時における水素劣化のない信頼性に優れた誘電体キャパシタ特性を実現できる。
【００３８】
この発明の請求項８記載の半導体メモリ装置の製造方法によれば、コンタクトホール内を埋め込むように第２層間絶縁膜上にプラグ膜を形成する第５工程と、第２層間絶縁膜の上面が露出し、コンタクトホール内のプラグ膜の上面が第２層間絶縁膜の上面より低い凹部が形成された状態となるようにプラグ膜を除去することで、コンタクトホール内にプラグを埋め込み形成する第６工程と、絶縁性水素バリア膜が露出するまで第２層間絶縁膜を除去し、プラグと絶縁性水素バリア膜の上面を同一平面に揃える第７工程と、プラグの上面と絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第８工程とを含むので、プラグ上の凹部をなくすことにより、その上の導電性水素バリア膜の結晶性が乱れることはなく、配線工程、水素シンタまたはパッシベーション成膜時における水素劣化のない信頼性に優れた誘電体キャパシタ特性を実現できる。
【００３９】
請求項９では、第２層間絶縁膜を、絶縁性水素バリア膜との選択比が２以上の条件で除去するので、水素バリア性に効く、絶縁性水素バリア膜の膜厚ばらつきを抑えることができる。
【００４０】
請求項１０では、プラグ膜の材料がＷを含み、前記プラグ膜の除去にＣＭＰ法を用いるので、プラグ膜がＷであれば、ＷのＣＭＰ時にスラリーに一般的に含まれるＨ２Ｏ２やＫＮＯ３のような酸化剤によるウェットエッチング作用により、プラグ上にできる凹部がより深くなる。
【００４１】
請求項１１では、絶縁性水素バリア膜がＳｉＮ膜であるので、ＣＭＰやエッチバックのレートが低いことや、ＣＭＰ後の洗浄液に含まれるＨＦのウェットエッチレートが低いことにより、プラグ上の凹部がより深くなる。
【００４２】
請求項１２では、導電性水素バリア膜の形成をＣＶＤ法により行うので、プラグの凹部上に形成される水素バリア膜の結晶性の乱れが少なく、水素バリア性の低下をより抑えることができる。
【００４３】
請求項１３では、請求項５，６，７または８記載の半導体メモリ装置の製造方法において、絶縁性水素バリア膜の上面と導電性水素バリア膜の下面とが直接接していることが好ましい。
【発明を実施するための最良の形態】
【００４４】
この発明の第１の実施の形態を図１に基づいて説明する。図１はこの発明の第１の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。
【００４５】
図１において、１０１は半導体基板、１０２はＳＴＩ分離領域、１０３は不純物拡散層、１０４はゲート酸化膜、１０５はゲート電極、１０６は層間絶縁膜、１０７は絶縁性水素バリア膜、１０８はコンタクトホール、１０９はプラグ膜、１１２は導電性水素バリア膜である。
【００４６】
この半導体メモリ装置の製造方法は、半導体基板１０１上に形成されたトランジスタとキャパシタ（図６参照）とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、絶縁性水素バリア膜１０７と導電性水素バリア膜１１２である。
【００４７】
この場合、図１（ａ）に示すように、半導体基板１０１上にトランジスタを覆うように層間絶縁膜１０６を形成する（第１工程）。また、層間絶縁膜１０６で被覆されたＳＴＩ分離領域１０２と高濃度不純物拡散層１０３を含む半導体基板１０１に、例えばＳｉＮ、ＴｉＡｌＯｘのような絶縁性水素バリア膜１０７を、好ましくは１０〜２００ｎｍの膜厚で、スパッタ法、ＣＶＤ法により形成する（第２工程）。
【００４８】
次に図１（ｂ）に示すように、前記拡散層１０３の上面の一部をその底面とするコンタクトホール１０８を、層間絶縁膜１０６と絶縁性水素バリア膜１０７とを貫通してドライエッチにより形成する（第３工程）。
【００４９】
次に図１（ｃ）に示すように、コンタクトホール１０８を埋め込むようにウェハ全面に、ＣＶＤ法、スパッタ法、あるいはめっき法により、例えばＷやポリシリコンのような導電膜（プラグ膜）１０９を形成する（第４工程）。
【００５０】
次に図１（ｄ）に示すように、絶縁性水素バリア膜１０７の上面が露出するまで、絶縁性水素バリア膜１０７上の導電膜１０９を、エッチバック法、またはＣＭＰ法により除去し、コンタクトプラグの内部に導電膜１０９を残し、プラグ１１０を埋め込み形成する（第５工程）。このとき、エッチバックやＣＭＰのオーバーの分だけ、コンタクトプラグの最上層の導電膜１０９も一緒に除去され、絶縁性水素バリア膜１０７の面より導電膜１０９の面が低くなり、凹部１１１になる。
【００５１】
次に図１（ｅ）に示すように、凹部１１１の深さと同じ膜厚分だけ、絶縁性水素バリア膜１０７をＣＭＰ法、エッチバック法、ウェットエッチ法により除去し、絶縁性水素バリア膜１０７とプラグ１１０の上面を同一平面に揃える（第６工程）。このとき、完全に絶縁性水素バリア膜１０７とプラグ１１０とを同一平面に揃えるのが望ましいが、ばらつき等によりプラグ１１０がプラグ径の１００分の１以内の範囲で、凹部形状あるいは凸部形状になってもよい。
【００５２】
次に図１（ｆ）に示すように、ウェハ全面に例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮのような導電性の水素バリア膜１１２をスパッタ法、またはＣＶＤ法により形成する（第７工程）。コンタクトプラグ上の凹部をなくすことにより、その上の水素バリア膜１１２の結晶性が乱れることはなく、配線工程、水素シンタまたはパッシベーション成膜時の水素が強誘電体の信頼性を低下させることはなくなる。
【００５３】
ここで、プラグ膜１０９がＷであれば、ＷのＣＭＰ時にスラリーに一般的に含まれるＨ２Ｏ２やＫＮＯ３のような酸化剤によるウェットエッチング作用により、プラグ１１０上にできる凹部１１１がより深くなる。
【００５４】
また、ここで、絶縁性水素バリア膜１０７がＳｉＮであれば、ＣＭＰやエッチバックのレートが低いことや、ＣＭＰ後の洗浄液に含まれるＨＦのウェットエッチレートが低いことにより、プラグ１１０上の凹部１１１がより深くなる。
【００５５】
この発明の参考例を図２に基づいて説明する。図２はこの発明の参考例の半導体メモリ装置の製造方法を示す工程断面図である。
【００５６】
図２において、２０１は半導体基板、２０２はＳＴＩ分離領域、２０３は不純物拡散層、２０４はゲート酸化膜、２０５はゲート電極、２０６は層間絶縁膜、２０７はコンタクトホール、２０８はプラグ膜、２０９はプラグ、２１１は導電性水素バリア膜である。
この半導体メモリ装置の製造方法は、半導体基板２０１上に形成されたトランジスタとキャパシタ（図６参照）とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、導電性水素バリア膜２１１である。
【００５７】
この場合、図２（ａ）に示すように、ＳＴＩ分離領域２０２と高濃度不純物拡散層２０３を含む半導体基板２０１にトランジスタを覆うように層間絶縁膜２０６を平滑に形成する（第１工程）。
【００５８】
次に、図２（ｂ）に示すように、前記拡散層２０３の上面の一部をその底面とするコンタクトホール２０７を層間絶縁膜２０６を貫通してドライエッチにより形成する（第２工程）。
【００５９】
次に図２（ｃ）に示すように、コンタクトホール２０７を埋め込むようにウェハ全面に、ＣＶＤ法、スパッタ法、あるいはめっき法により例えばＷやポリシリコンのような導電膜（プラグ膜）２０８を形成する（第３工程）。
【００６０】
次に図２（ｄ）に示すように、絶縁性水素バリア膜２０７の上面が露出するまで、層間絶縁膜２０６上の導電膜２０８を、エッチバック法、またはＣＭＰ法により除去し、コンタクトプラグの内部に導電膜２０８を残し、プラグ２０９を埋め込み形成する（第４工程）。このとき、コンタクトプラグの最上層の導電膜２０８も一緒に除去され、層間絶縁膜２０６の面より導電膜２０８の面が低くなり、凹部２１０になる。
【００６１】
次に図２（ｅ）に示すように、凹部２１０内と層間絶縁膜２０６上に例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮのような導電性水素バリア膜２１１を形成する（第５工程）。
【００６２】
次に図２（ｆ）に示すように、ＣＭＰ法を用いて層間絶縁膜２０６が露出しないように、導電性水素バリア膜２１１を所望の膜厚まで研磨する（第６工程）。所望の膜厚とは、水素バリア性を完全に保持するために好ましくは５０ｎｍ以上であるが、コンタクトのエッチングや後工程のドライエッチでパターニングすることを考慮すると、水素バリア性が低下しなければ、より薄い方が好ましい。プラグ２０９上にできる凹部２１０に水素バリア性が低下しない膜厚以上、導電性水素バリア膜２１１を形成することにより、水素バリア性の低下を防止できる。更に、プラグ２０９上の凹部２１０が導電性水素バリア膜２１１に転写して、導電性水素バリア膜２１１上に凹部が発生するのを、ＣＭＰにより平坦化することにより、その形状不良をなくすことができる。
【００６３】
ここで、プラグ膜２０８がＷであれば、ＷのＣＭＰ時にスラリー中に一般的に含まれるＨ２Ｏ２やＫＮＯ３のような酸化剤によるウェットエッチング作用により、プラグ２０９上にできる凹部２１０がより深くなる。
【００６４】
また、ここで、カバレッジ性の良いＣＶＤ法により導電性水素バリア膜２１１を形成すれば、プラグ２０９の窪みの上に形成される水素バリア膜の結晶性の乱れが少なく、水素バリア性が低下をより抑えることができる。
【００６５】
この発明の第２の実施の形態を図３に基づいて説明する。図３はこの発明の第２の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。
【００６６】
図３において、３０１は半導体基板、３０２はＳＴＩ分離領域、３０３は不純物拡散層、３０４はゲート酸化膜、３０５はゲート電極、３０６は層間絶縁膜、３０７は絶縁性水素バリア膜、３０８はコンタクトホール、３０９はプラグ膜、３１０はプラグ、３１２は導電性水素バリア膜である。
【００６７】
この半導体メモリ装置の製造方法は、半導体基板３０１上に形成されたトランジスタとキャパシタ（図６参照）とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、絶縁性水素バリア膜３０７と導電性水素バリア膜３１２である。
【００６８】
この場合、図３（ａ）に示すように、半導体基板３０１上にトランジスタを覆うように層間絶縁膜３０６を形成する（第１工程）。また、層間絶縁膜３０６で被覆されたＳＴＩ分離領域３０２と高濃度不純物拡散層３０３を含む半導体基板３０１に例えばＳｉＮやＴｉＡｌＯｘのような絶縁性水素バリア膜３０７を好ましくは１０〜２００ｎｍの膜厚で、スパッタ法またはＣＶＤ法により形成する（第２工程）。
【００６９】
次に、図３（ｂ）に示すように、前記拡散層３０３の上面の一部をその底面とするコンタクトホール３０８を、層間絶縁膜３０６と絶縁性水素バリア膜３０７とを貫通してドライエッチにより形成する（第３工程）。
【００７０】
次に図３（ｃ）に示すように、コンタクトホール３０８を埋め込むようにウェハ全面に、ＣＶＤ法、スパッタ法、あるいはめっき法により例えばＷやポリシリコンのような導電膜（プラグ膜）３０９を形成する（第４工程）。
【００７１】
次に図３（ｄ）に示すように、絶縁性水素バリア膜３０７の上面が露出するまで、絶縁性水素バリア膜３０７上の導電膜３０８を、エッチバック法、またはＣＭＰ法により除去し、コンタクトプラグの内部に導電膜３０８を残し、プラグ３１０を埋め込み形成する（第５工程）。このとき、コンタクトプラグの最上層の導電膜３０８も一緒に除去され、絶縁性水素バリア膜３０７の面より導電膜３０８の面が低くなり、凹部３１１になる。
【００７２】
次に図３（ｅ）に示すように、凹部３１１内と絶縁性水素バリア膜３０７上に例えばＴｉＮ、ＴｉＡＬＮ、ＴｉＡｌＯＮのような導電性水素バリア膜３１２を形成する（第６工程）。
【００７３】
次に図３（ｆ）に示すように、ＣＭＰ法を用いて絶縁性水素バリア膜３０７が露出しないように、導電性水素バリア膜３１２を所望の膜厚まで研磨する（第７工程）。所望の膜厚とは、水素バリア性を完全に保持するために好ましくは５０ｎｍ以上であるが、コンタクトのエッチングや後工程のドライエッチでパターニングすることを考慮すると、水素バリア性が低下しなければ、より薄い方が好ましい。プラグ３１０上にできる凹部３１１に水素バリア性が低下しない膜厚以上、導電性水素バリア膜３１２を形成することにより、水素バリア性の低下を防止できる。更に、プラグ３１０上の凹部３１１が導電性水素バリア膜３１２に転写して、導電性水素バリア膜３１２上に凹部３１１が発生するのを、ＣＭＰにより平坦化することにより、形状不良をなくすことができる。
【００７４】
ここで、プラグ膜３０８がＷであれば、ＷのＣＭＰ時にスラリー中に一般的に含まれるＨ２Ｏ２やＫＮＯ３のような酸化剤によるウェットエッチング作用により、プラグ３１０上にできる凹部３１１がより深くなる。
【００７５】
また、ここで、絶縁性水素バリア膜３０７がＳｉＮであれば、ＣＭＰやエッチバックのレートが低いことや、ＣＭＰ後の洗浄液に含まれるＨＦのウェットエッチレートが低いことにより、プラグ３１０上の凹部３１１がより深くなる。
【００７６】
また、ここで、カバレッジ性の良いＣＶＤ法により導電性水素バリア膜３１２を形成すれば、プラグ３１０の窪みの上に形成される水素バリア膜の結晶性の乱れが少なく、水素バリア性が低下をより抑えることができる。
【００７７】
この発明の第３の実施の形態を図４に基づいて説明する。図４はこの発明の第３の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。
【００７８】
図４において、４０１は半導体基板、４０２はＳＴＩ分離領域、４０３は不純物拡散層、４０４はゲート酸化膜、４０５はゲート電極、４０６は層間絶縁膜、４０７は絶縁性水素バリア膜、４０８はコンタクトホール、４０９は導電性水素バリア膜である。
【００７９】
この半導体メモリ装置の製造方法は、半導体基板４０１上に形成されたトランジスタとキャパシタ（図６参照）とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、絶縁性水素バリア膜４０７と導電性水素バリア膜４０９である。
【００８０】
この場合、図４（ａ）に示すように、半導体基板４０１上にトランジスタを覆うように層間絶縁膜４０６を形成する（第１工程）。また、層間絶縁膜４０６で被覆されたＳＴＩ分離領域４０２と高濃度不純物拡散層４０３を含む半導体基板４０１に例えばＳｉＮ、ＴｉＡｌＯｘのような絶縁性水素バリア膜４０７を好ましくは１０〜２００ｎｍの膜厚で、スパッタ法またはＣＶＤ法により形成する（第２工程）。
【００８１】
次に、図４（ｂ）に示すように、前記拡散層４０３の上面の一部をその底面とするコンタクトホール４０８を、層間絶縁膜４０６と絶縁性水素バリア膜４０７とを貫通してドライエッチにより形成する（第３工程）。
【００８２】
次に図４（ｃ）に示すように、コンタクトホールを埋め込むようにウェハ全面に、例えばＴｉＮ、ＴｉＡｌＮやＴｉＡｌＯＮのような導電性水素バリア膜４０９を形成する（第４工程）。
【００８３】
次に図４（ｄ）に示すように、ＣＭＰ法を用いて絶縁性水素バリア膜４０７が露出しないように、導電性水素バリア膜４０９を所望の膜厚まで研磨する（第５工程）。所望の膜厚とは、水素バリア性を完全に保持するために好ましくは５０ｎｍ以上であるが、コンタクトのエッチングや後工程のドライエッチでパターニングすることを考慮すると、水素バリア性が低下しなければ、より薄い方が好ましい。コンタクトホール４０８内と絶縁性水素バリア膜４０７上に水素バリア性が低下しない膜厚以上、導電性水素バリア膜を形成することにより、水素バリア性の低下を防止できる。更に、導電性水素バリア膜４０９のうち、コンタクトホール４０８内に埋込まれた部分の上において、導電性水素バリア膜４０９上に凹部が発生するのを、ＣＭＰにより平坦化することにより、形状不良をなくすことができる。
【００８４】
ここで、カバレッジ性の良いＣＶＤ法により導電性水素バリア膜４０９を形成すれば、コンタクトホール４０８上に形成される水素バリア膜の結晶性は乱れず、水素バリア性が低下することはなくなる。
【００８５】
この発明の第４の実施の形態を図５に基づいて説明する。図５はこの発明の第４の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。
【００８６】
図４において、５０１は半導体基板、５０２はＳＴＩ分離領域、５０３は不純物拡散層、５０４はゲート酸化膜、５０５はゲート電極、５０６は第１層間絶縁膜、５０７は絶縁性水素バリア膜、５０８は第２層間絶縁膜、５０９はコンタクトホール、５１０はプラグ膜、５１１はプラグ、５１３は導電性水素バリア膜である。
【００８７】
この半導体メモリ装置の製造方法は、半導体基板５０１上に形成されたトランジスタとキャパシタ（図６参照）とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、絶縁性水素バリア膜５０７と導電性水素バリア膜５１３である。
【００８８】
この場合、図５（ａ）に示すように、半導体基板５０１上にトランジスタを覆うように第１層間絶縁膜５０６を形成する（第１工程）。また、第１層間絶縁膜５０６で被覆されたＳＴＩ分離領域５０２と高濃度不純物拡散層５０３を含む半導体基板５０１に例えばＳｉＮ、ＴｉＡｌＯｘのような絶縁性水素バリア膜５０７を好ましくは１０〜１００ｎｍの膜厚で、スパッタ法またはＣＶＤ法により形成する（第２工程）。次に、プラグ形成時に生じるリセスの深さと同じ膜厚だけ、第２層間絶縁膜５０８を形成する（第３工程）。
【００８９】
次に、図５（ｂ）に示すように、前記拡散層５０３の上面の一部をその底面とするコンタクトホール５０９を、第１層間絶縁膜５０６と絶縁性水素バリア膜５０７と第２層間絶縁膜５０８とを貫通してドライエッチにより形成する（第４工程）。
【００９０】
次に図５（ｃ）に示すように、コンタクトホール５０９を埋め込むようにウェハ全面に、ＣＶＤ法、スパッタ法、あるいはめっき法により例えばＷやポリシリコンのような導電膜（プラグ膜）５１０を形成する（第５工程）。
【００９１】
次に図５（ｄ）に示すように、第２層間絶縁膜５０８の上面が露出するまで、絶縁性水素バリア膜５０７上の導電膜５１０を、エッチバック法、またはＣＭＰ法により除去し、コンタクトプラグの内部に導電膜５１０を残し、プラグ５１１を埋め込み形成する（第６工程）。このとき、コンタクトプラグの最上層の導電膜５１０も一緒に除去され、絶縁性水素バリア膜５０７の面より導電膜５１０の面が低くなり、凹部５１２になる。
【００９２】
次に図５（ｅ）に示すように、ウェットエッチ法、ＣＭＰ法、エッチバック法により、第２層間絶縁膜５０８を除去することにより、絶縁性水素バリア膜５０７とプラグ５１１の上面を同一平面に揃えることができる（第７工程）。このとき、完全に絶縁性水素バリア膜５０７とプラグ５１１とを同一平面に揃えることが望ましいが、ばらつき等によりプラグ５１１がプラグ径の１００分の１以内の範囲で、凹部形状あるいは凸部形状になってもよい。
【００９３】
次に図５（ｆ）に示すように、プラグ５１１と絶縁性水素バリア膜５０７上に例えばＴｉＮ、ＴｉＡＬＮやＴｉＡｌＯＮのような導電性水素バリア膜５１３を形成する（第８工程）。コンタクトプラグ上の凹部をなくすことにより、その上の導電性水素バリア膜５１３の結晶性が乱れることはなく、配線工程、水素シンタまたはパッシベーション成膜時の水素が強誘電体の信頼性を低下させることはなくなる。
【００９４】
ここで、第２層間絶縁膜５０８を、絶縁性水素バリア膜５０７との選択比が２以上の条件で除去することにより、水素バリア性に効く、絶縁性水素バリア膜５０７の膜厚ばらつきを抑えることができる。
【産業上の利用可能性】
【００９５】
本発明の半導体メモリ装置およびその製造方法は、配線工程、水素シンタまたはパッシベーション成膜時の水素によりキャパシタの電気特性が劣化することがなく、信頼性に優れたキャパシタを実現できるという効果を有し、ＤＲＡＭやＦｅＲＡＭ等の半導体メモリ装置として有用である。
【図面の簡単な説明】
【００９６】
【図１】この発明の第１の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。
【図２】この発明の参考例の半導体メモリ装置の製造方法を示す工程断面図である。
【図３】この発明の第２の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。
【図４】この発明の第３の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。
【図５】この発明の第４の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。
【図６】従来の半導体メモリ装置を示す断面図である。
【図７】従来のコンタクトプラグの製造方法を示す工程断面図である。
【符号の説明】
【００９７】
１０１  半導体基板
１０２  ＳＴＩ分離領域
１０３  不純物拡散層
１０４  ゲート酸化膜
１０５  ゲート電極
１０６  層間絶縁膜
１０７  絶縁性水素バリア膜
１０８  コンタクトホール
１０９  プラグ膜
１１０  プラグ
１１１  プラグ上の凹部
１１２  導電性水素バリア膜
５０６  第１層間絶縁膜
５０８  第２層間絶縁膜
６０４  拡散層
６１１  スタックドキャパシタの下部電極
６１２  スペーサ膜
６１３  高誘電体または強誘電体
６１４  スタックドキャパシタの上部電極
６１５  キャパシタ層間膜
【図１】
2006303544.tif 000003
【図２】
2006303544.tif 000004
【図３】
2006303544.tif 000005
【図４】
2006303544.tif 000006
【図５】
2006303544.tif 000007
【図６】
2006303544.tif 000008
【図７】
2006303544.tif 000009