(57)【要約】【課題】  電界効果型トランジスタの短チャネル効果を効果的に抑制しつつ、製造安定性を向上させる。【解決手段】  シリコン基板１０１に、第一導電型の第一不純物と反対導電型のハロー不純物をイオン注入した後、第一導電型の第一不純物をイオン注入し、フラッシュランプアニールを行うことにより、ｐ型ハロー領域１１３およびｎ型エクステンション領域１１１を形成する。その後、第一導電型の第二不純物をシリコン基板１０１にイオン注入し、フラッシュランプアニールを行うことにより、ｎ型ソース・ドレイン領域１０９を形成する。その後、スパイクＲＴＡ法によりシリコン基板１０１中の不純物を活性化する。【選択図】  図１
2006279013.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子形成面にゲート電極を形成し、その周囲の前記半導体基板にハロー領域およびエクステンション領域を設ける工程と、
ハロー領域およびエクステンション領域を設ける前記工程の後、前記半導体基板にソース・ドレイン領域を設ける工程と、
ソース・ドレイン領域を設ける前記工程の後、前記半導体基板をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する工程と、
を含み、
ハロー領域およびエクステンション領域を設ける前記工程が、
前記半導体基板に第一導電型の第一不純物をイオン注入する第一イオン注入工程と、
前記第一イオン注入工程の後、前記半導体基板にフラッシュランプアニール処理を施す第一フラッシュランプアニール工程と、
を含み、
ソース・ドレイン領域を設ける前記工程が、
前記第一フラッシュランプアニール工程の後、前記半導体基板に前記第一導電型の第二不純物をイオン注入する第二イオン注入工程と、
前記第二イオン注入工程の後、前記半導体基板にフラッシュランプアニール処理を施す第二フラッシュランプアニール工程と、
を含むことを特徴とする電界効果型トランジスタの製造方法。
【請求項２】
請求項１に記載の電界効果型トランジスタの製造方法において、半導体基板をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する前記工程が、前記素子形成面を１５０℃／秒以上の速度で昇温させる工程であることを特徴とする電界効果型トランジスタの製造方法。
【請求項３】
請求項１に記載の電界効果型トランジスタの製造方法において、半導体基板をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する前記工程が、前記素子形成面を１０００℃以上の温度に加熱する工程であることを特徴とする電界効果型トランジスタの製造方法。
【請求項４】
請求項１乃至３いずれかに記載の電界効果型トランジスタの製造方法において、ハロー領域およびエクステンション領域を設ける前記工程が、
前記第一イオン注入工程の前に、前記半導体基板に第二導電型の不純物をイオン注入する工程を含み、
半導体基板をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する前記工程が、前記第一導電型の不純物と前記第二導電型の不純物とを活性化する工程であることを特徴とする電界効果型トランジスタの製造方法。
【請求項５】
請求項１乃至４いずれかに記載の電界効果型トランジスタの製造方法において、
不純物を活性化する前記工程の後、前記ゲート電極の上部と前記ソース・ドレイン領域の上部とに、シリサイド層を設ける工程を含むことを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタの製造方法に関する。
【背景技術】
【０００２】
電界効果型トランジスタのさらなる高速動作を実現するため、電界効果型トランジスタのゲート長の微細化及びソース・ドレイン領域のシャロー化等の技術開発が進められている。こうした技術として、特許文献１に記載のものがある。
【０００３】
特許文献１には、ＭＯＳトランジスタの製造工程のうち、イオン注入後のアニールの際に、注入不純物の拡散に伴う再分布が発生し、ゲート長の微細化、ソース・ドレインのシャロー化を実現するには、再分布による不純物の拡がりを抑制する必要があることが記載されている。また、注入不純物の拡散に伴う再分布の要因として、近年、過渡増速拡散現象（Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ：ＴＥＤ）が問題となっており、ＴＥＤは、イオン注入で導入された半導体基板中の点欠陥に起因するもので、不純物の再分布が比較的低温で発生する現象であることが記載されている。
【０００４】
そして、特許文献１によれば、イオン注入後のアニール温度に対する不純物の再拡散長特性を考慮したアニール温度の設定、および、イオン注入の順序を決定することにより、ゲート電極側壁膜の形成に伴う熱処理により生じるソース・ドレイン領域における不純物プロファイルの変化が少なく、ＴＥＤによる不純物の拡散およびそれに伴う短チャンネル効果を抑制したＭＯＳトランジスタが得られるとされている。
【０００５】
また、特許文献２には、ＭＯＳトランジスタの製造方法として、以下のことが記載されている。すなわち、特許文献２によれば、ソース／ドレインのエクステンション領域を形成する際に、Ｓｉ基板の表面層に浅い不純物イオン注入領域を形成した後、不純物注入領域中の不純物イオンを活性化すべく、アニール処理を行う。このアニール処理として、フラッシュランプを用いた高温短時間のフラッシュランプアニール処理が記載されている。また、ソース／ドレイン領域を形成する際に、Ｓｉ基板の表面層に深い不純物注入領域を形成した後、二段階のアニール処理を行う。まず、ハロゲンランプを用いたＲＴＡによって第１熱処理（プレアニール）を行う。続けて、Ｘｅフラッシュランプを用いて、第二熱処理を行う。この第２熱処理は、不純物拡散領域の活性化のためのフラッシュランプアニールである。
【特許文献１】特開２００４−２５３４４６号公報
【特許文献２】特開２００４−６３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記特許文献１に記載の技術について本発明者が検討したところ、このＭＯＳトランジスタにおいても、短チャネル効果抑制に優れた半導体装置を安定的に製造する観点で、なおも改善の余地があることが明らかになった。
【０００７】
また、特許文献２に記載の技術については、トランジスタの電流−電圧特性の点で改善の余地があった。
【課題を解決するための手段】
【０００８】
本発明者は、上述した点を解決するために鋭意検討を行った。その結果、フラッシュランプアニール法により欠陥除去を行うとともに、別途スパイクＲＴＡ法による活性化を行うことにより、トランジスタの短チャネル効果を効果的に抑制しつつ、製造安定性を向上させることができることを見出し、本発明に至った。
【０００９】
本発明によれば、
半導体基板の素子形成面にゲート電極を形成し、その周囲の前記半導体基板にハロー領域およびエクステンション領域を設ける工程と、
ハロー領域およびエクステンション領域を設ける前記工程の後、前記半導体基板にソース・ドレイン領域を設ける工程と、
ソース・ドレイン領域を設ける前記工程の後、前記半導体基板をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する工程と、
を含み、
ハロー領域およびエクステンション領域を設ける前記工程が、
前記半導体基板に第一導電型の第一不純物をイオン注入する第一イオン注入工程と、
前記第一イオン注入工程の後、前記半導体基板にフラッシュランプアニール処理を施す第一フラッシュランプアニール工程と、
を含み、
ソース・ドレイン領域を設ける前記工程が、
前記第一フラッシュランプアニール工程の後、前記半導体基板に前記第一導電型の第二不純物をイオン注入する第二イオン注入工程と、
前記第二イオン注入工程の後、前記半導体基板にフラッシュランプアニール処理を施す第二フラッシュランプアニール工程と、
を含むことを特徴とする電界効果型トランジスタの製造方法が提供される。
【００１０】
この電界効果型トランジスタの製造方法においては、ハロー領域およびエクステンション領域を設ける工程ならびにソース・ドレイン領域を設ける工程のそれぞれにおいて、イオン注入工程の後、フラッシュランプアニール工程が行われる。
【００１１】
このため、まず、ハロー領域およびエクステンション領域の形成時に、イオン注入によって生じた不純物導入領域の結晶欠陥を、ソース・ドレイン領域を設ける工程の前に除去しておくことができる。よって、ハロー領域およびエクステンション領域の形成後になされる加熱処理時、たとえばゲート電極の周囲に側壁絶縁膜を形成する際の加熱処理時に、ハロー領域およびエクステンション領域にイオン注入された不純物が再分布することを抑制できる。また、第二イオン注入工程におけるイオン注入により生じた結晶欠陥を、ソース・ドレイン領域の形成後になされる加熱処理前に、確実に除去しておくことができる。
【００１２】
よって、イオン注入で導入された半導体基板中の点欠陥に起因して加熱処理時に生じる不純物の再分布を抑制することができる。したがって、トランジスタのゲート長を小さくした場合にも、短チャネル効果の発生を抑制することができる。このように、本発明によれば、それぞれのイオン注入工程後、最初の加熱処理の前に、フラッシュランプアニール工程を設けることにより、トランジスタの閾値電圧の低下を抑制することができる。
【００１３】
さらに、この製造方法においては、フラッシュランプアニール工程の後、スパイクＲＴＡ法を用いて半導体基板を加熱し、半導体基板に注入された不純物の活性化を行う。このため、不純物を効果的に活性化しつつ、活性化工程で不純物の拡散を制御することができる。よって、本発明においては、フラッシュランプアニールによるイオン注入により生じた欠陥を除去するとともに、スパイクＲＴＡ法により不純物の活性化を行うことにより、これらの相乗効果により、トランジスタの閾値電圧の低下を抑制し、トランジスタとしての特性を効果的に向上させることができる。また、このトランジスタを安定的に製造することができる。
【００１４】
本発明において、たとえば、光の波長に関しては可視から赤外領域でのブロードな幅を持つ光源を用いる。スパイクＲＴＡでは、主に赤外域の光源であるハロゲンランプを用いる。照射時間は数秒のオーダーとし、本発明での最適値は、ウェハ加熱温度であらわすと、ピーク温度マイナス１００℃の滞在時間が１〜２秒である。フラッシュランプアニールでは、照射時間をミリ秒オーダーで制御できる光源を用い、この光源としてはＸｅフラッシュランプが挙げられる。本発明でいうＦＬＡは、光照射時間が数十ミリ秒で、本発明での照射時間の最適値の範囲は０．５ミリ秒から１０ミリ秒である。
【発明の効果】
【００１５】
本発明によれば、電界効果型トランジスタの短チャネル効果を効果的に抑制し、トランジスタとしての特性を向上させる技術が実現される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００１７】
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１に示した半導体装置１００は、ｎ型ＭＯＳＦＥＴ１０２を有する。なお、図１には示していないが、ｎ型ＭＯＳＦＥＴ１０２の外周部に、素子分離領域が設けられている。
【００１８】
ｎ型ＭＯＳＦＥＴ１０２においては、導電型がｐ型のシリコン基板１０１に、一対のｎ型ソース・ドレイン領域１０９が設けられ、これらの間にチャネル領域（不図示）が形成されている。ｎ型ソース・ドレイン領域１０９は、ソース領域またはドレイン領域として機能する不純物拡散領域である。チャネル領域上にゲート絶縁膜１０３としてＳｉＯＮ膜が設けられ、ＳｉＯＮ膜上に、これに接してゲート電極１０５として機能する多結晶シリコン膜が形成されている。また、ゲート絶縁膜１０３およびゲート電極１０５の側壁を被覆する側壁絶縁膜１０７が設けられている。ゲート電極１０５の上部と、ｎ型ソース・ドレイン領域１０９の上部のうち、側壁絶縁膜１０７の非形成領域とに、Ｎｉシリサイド層１１５が設けられている。
【００１９】
次に、図１に示した半導体装置１００の製造方法を説明する。半導体装置１００は、シリコン基板１０１にｎ型ＭＯＳＦＥＴ１０２を設けることにより得られる。図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）は、ｎ型ＭＯＳＦＥＴ１０２の製造手順を示す工程断面図である。また、図４は、ｎ型ＭＯＳＦＥＴ１０２の製造手順を示すフローチャートである。以下、これらの図面を参照して説明する。
【００２０】
本実施形態のｎ型ＭＯＳＦＥＴ１０２の製造方法は、半導体基板（シリコン基板１０１）の素子形成面にゲート電極１０５を形成し、その周囲のシリコン基板１０１にハロー領域（ｐ型ハロー領域１１３）およびエクステンション領域（ｎ型エクステンション領域１１１）を設ける工程（図４のＳ１０１〜Ｓ１０３）と、ｐ型ハロー領域１１３およびｎ型エクステンション領域１１１を設ける工程の後、シリコン基板１０１にソース・ドレイン領域（ｎ型ソース・ドレイン領域１０９）を設ける工程（図４のＳ１０４、Ｓ１０５）と、ｎ型ソース・ドレイン領域１０９を設ける工程の後、シリコン基板１０１をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する工程（図４のＳ１０６）と、を含む。また、不純物を活性化する工程の後、ゲート電極１０５の上部とｎ型ソース・ドレイン領域１０９の上部とに、シリサイド層（Ｎｉシリサイド層１１５）を設ける工程（Ｓ１０７）を含む。
ｐ型ハロー領域１１３およびｎ型エクステンション領域１１１を設ける工程は、シリコン基板１０１に第一導電型（ｎ型）の第一不純物をイオン注入する第一イオン注入工程（図４のＳ１０２）と、第一イオン注入工程の後、シリコン基板１０１にフラッシュランプアニール処理を施す第一フラッシュランプアニール工程（図４のＳ１０３）と、を含む。
ｎ型ソース・ドレイン領域１０９を設ける工程は、第一フラッシュランプアニール工程（Ｓ１０３）の後、シリコン基板１０１に第一導電型（ｎ型）の第二不純物をイオン注入する第二イオン注入工程（図４のＳ１０４）と、第二イオン注入工程の後、シリコン基板１０１にフラッシュランプアニール処理を施す第二フラッシュランプアニール工程（図４のＳ１０５）と、を含む。
シリコン基板１０１をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する工程（Ｓ１０６）は、素子形成面を１５０℃／秒以上の速度で昇温させる工程である。
また、シリコン基板１０１をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する工程（Ｓ１０６）は、素子形成面を１０００℃以上の温度に加熱する工程である。
ｐ型ハロー領域１１３およびｎ型エクステンション領域１１１を設ける工程が、第一イオン注入工程の前に、シリコン基板１０１に第二導電型（ｐ型）の不純物をイオン注入する工程（Ｓ１０１）を含み、シリコン基板１０１をスパイクＲＴＡ法により加熱することにより、不純物注入領域の不純物を活性化する工程は、第一導電型（ｎ型）の不純物と第二導電型（ｐ型）の不純物とを活性化する工程である。なお、第二導電型は、第一導電型と反対導電型である。
【００２１】
以下、ｎ型ＭＯＳＦＥＴ１０２を有する半導体装置１００の製造方法についてさらに詳細に説明する。
まず、図２（ａ）に示すように、たとえば（１００）面を主面とするシリコン基板１０１上に、公知の技術により、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による素子分離領域（不図示）を形成する。素子分離領域は、ＬＯＣＯＳ法等の公知の他の方法で形成してもよい。その後、シリコン基板１０１上にＳｉＯＮ膜および多結晶シリコン膜を順次積層した後、選択的にドライエッチングし、ゲート絶縁膜１０３およびゲート電極１０５の形状に加工する。ＳｉＯＮ膜は、たとえば熱酸化法およびプラズマ窒化法により形成する。
【００２２】
次に、シリコン基板１０１のｎ型ＭＯＳＦＥＴ１０２形成領域に、ｐ型ハロー領域１１３を形成する（図２（ｂ））。ｐ型ハロー領域１１３は、ゲート電極１０５の下方におけるｎ型ソース・ドレイン領域１０９の端部に設けられ、チャネル領域と同じ導電型の不純物拡散領域である。ｐ型ハロー領域１１３は、パンチスルーストッパー領域として機能するため、ｐ型ハロー領域１１３を設けることにより、短チャネル効果を抑制することができる。
【００２３】
ｐ型ハロー領域１１３は、さらに具体的には、ゲート電極１０５をマスクとして、シリコン基板１０１全体を回転させながら、シリコン基板１０１の法線方向からたとえば３０°傾斜させて（傾斜角３０°）、インジウム（Ｉｎ）をイオン注入することにより形成される（図４のＳ１０１）。Ｉｎのイオン注入条件は、たとえばエネルギー６０ｋｅＶ、ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2とする。なお、Ｉｎの代わりに、ボロン（Ｂ）若しくはフッ化ボロン（ＢＦ２）等のボロンを含む不純物をイオン注入してもよい。
【００２４】
つづいて、チャネル領域とｎ型ソース・ドレイン領域１０９との電気的接続部として機能するｎ型エクステンション領域１１１を形成する（図２（ｃ））。具体的には、ゲート電極１０５をマスクとして、砒素（Ａｓ）をエネルギー２ｋｅＶ、ドーズ量５×１０1４ａｔｏｍｓ／ｃｍ2の条件で、シリコン基板１０１の法線方向と平行に（傾斜角０°）イオン注入する（図４のＳ１０２）。この結果、ゲート電極１０５に対して自己整合的にｐ型ハロー領域１１３およびｎ型エクステンション領域１１１が形成される。
【００２５】
次に、Ｉｎがイオン注入されたｐ型ハロー領域１１３およびＡｓがイオン注入されたｎ型エクステンション領域１１１のフラッシュランプアニール（ＦＬＡ：Ｆｌａｓｈ  Ｌａｍｐ  Ａｎｎｅａｌｉｎｇ）を、シリコン基板１０１が溶融しない条件で行う（図４のＳ１０３）。このとき、たとえば、シリコン基板１０１の素子形成面の最高到達温度が、シリコン基板１０１が溶融しない程度に高い温度とする。具体的には、シリコン基板１０１の素子形成面の最高到達温度がたとえばシリコン（Ｓｉ）の融点（１４１２℃）未満となるようにする。また、こうすることにより、ＦＬＡ工程におけるシリコン基板１０１の損傷をさらに確実に抑制することができる。
【００２６】
なお、ＦＬＡ法は、シリコン基板１０１の全面を加熱する方法であるため、シリコン基板１０１の加熱温度が高すぎると、シリコン基板１０１に損傷が生じる懸念がある。一方、加熱温度が低すぎると、イオン注入で生じたＳｉの結晶格子の欠陥の除去が不充分となる懸念がある。このため、本実施形態および以下の実施形態において、ＦＬＡにおけるシリコン基板１０１の加熱条件、具体的には加熱温度、加熱時間、またはシリコン基板１０１に与えるエネルギーは、これらを考慮して所定の条件に設定される。
【００２７】
このようなＦＬＡの条件として、具体的には、ステップ１０１のｐ型ハロー領域１１３へのイオン注入で生じた欠陥が効果的に除去できる条件が挙げられ、たとえばシリコン基板１０１の素子形成面から１００ｎｍの深さまでが９００℃に加熱される条件とすることができる。また、さらに好ましくは、シリコン基板１０１の素子形成面からステップ１０１におけるイオン注入のピーク深さより深い位置まで９００℃以上に加熱される条件とすることができる。こうすることにより、ｐ型ハロー領域１１３の深さ方向全体にわたってさらに効果的に格子欠陥を除去することができる。このため、ｎ型ＭＯＳＦＥＴ１０２の閾値電圧の低下をより一層効果的に抑制することができる。
【００２８】
また、ＦＬＡの時間は、たとえばミリ秒オーダーとする。さらに具体的には１００ミリ秒以下、好ましくは１０ミリ秒以下とする。こうすることにより、格子欠陥をさらに安定的に除去することができる。
【００２９】
ＦＬＡを行った後、図３（ａ）に示すように、ゲート電極１０５の側壁に側壁絶縁膜１０７を形成する。側壁絶縁膜１０７は、たとえば、ＣＶＤ法でシリコン基板１０１の全面にシリコン酸化膜を形成した後、エッチバックすることにより得られる。ＣＶＤ法でシリコン酸化膜を形成する際、シリコン基板１０１はたとえば５００〜６００℃程度まで加熱される。
【００３０】
そして、ｎ型ＭＯＳＦＥＴ１０２の形成領域に、ｎ型ソース・ドレイン領域１０９を形成する（図３（ｂ））。ｎ型ソース・ドレイン領域１０９は、ｎ型不純物をイオン注入することにより形成される（図４のＳ１０４）ｎ型不純物として、たとえばＡｓを用い、このときの注入条件は、たとえば、２５ｋｅＶ、５×１０15ａｔｏｍｓ／ｃｍ2とする。
【００３１】
つづいて、ｎ型ソース・ドレイン領域１０９のＦＬＡを、シリコン基板１０１が溶融しない条件で行う（図４のＳ１０５）。ＦＬＡの条件は、たとえば、図４のステップ１０３のＦＬＡにおけるアニール条件と同様とする。
【００３２】
その後、シリコン基板１０１を非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う（図４のＳ１０６）。この熱処理により、シリコン基板１０１中に注入された不純物が電気的に活性化される。熱処理の条件は、注入する不純物の種類にもよるが、たとえば、スパイク急速昇温アニール（スパイクＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ））により、シリコン基板１０１を所定の温度まで加熱した後、速やかに降温させる。スパイクＲＴＡにおけるシリコン基板１０１表面の最高到達温度は、たとえば１０００℃とする。こうすることにより、シリコン基板１０１にイオン注入された不純物を確実に活性化するとともに、不純物を適度に拡散させて、接合深さをさらに充分に確保することができる。また、シリコン基板１０１表面の最高到達温度は、たとえば１１００℃以下とすることができる。こうすることにより、シリコン基板１０１に注入された不純物をさらに安定的に活性化することができる。スパイクＲＴＡにおけるシリコン基板１０１の最高到達温度は、さらに具体的には、１０５０℃とすることができる。
【００３３】
また、スパイクＲＴＡにおける昇温速度は、たとえば１５０℃／秒以上、好ましくは２５０℃／秒以上とする。こうすることにより、不純物をさらに確実に活性化することができる。
【００３４】
そして、Ｎｉサリサイド形成工程により（図４のＳ１０７）、ゲート電極１０５およびｎ型ソース・ドレイン領域１０９の上部にＮｉシリサイド層１１５を形成する（図３（ｃ））。Ｎｉシリサイド層１１５を設けることにより、ゲート電極１０５およびｎ型ソース・ドレイン領域１０９の表面を低抵抗化することができる。Ｎｉシリサイド層１１５の形成には、従来より知られた方法を用いることができる。たとえば、シリコン基板１０１の素子形成面全面にスパッタリング法によりＮｉを堆積させた後、低温でアニールし、準安定なシリサイドを形成する。そして、未反応のＮｉをウエット処理により除去する。つづいて、所定の温度でアニールし、ＮｉとＳｉとを反応させてシリサイドを形成する。以上のプロセスにより、ｎ型ＭＯＳＦＥＴ１０２を有する半導体装置１００（図１）が得られる。
【００３５】
次に、図１に示した半導体装置１００の効果を説明する。
半導体装置１００において、ｎ型ＭＯＳＦＥＴ１０２は、シリコン基板１０１へのイオン注入工程とその後最初の加熱工程との間に、イオン注入時の欠陥を除去する工程として、ＦＬＡ工程（図４のＳ１０３、Ｓ１０５）を行うことにより製造される。具体的には、ステップ１０２のｎ型エクステンション領域１１１イオン注入の後、側壁絶縁膜１０７形成時になされる加熱工程の前に、ステップ１０３のＦＬＡを行う。さらに、ステップ１０４のｎ型ソース・ドレイン領域１０９イオン注入の後、ステップ１０６の活性化アニール工程の前に、ステップ１０５のＦＬＡ処理を行う。このように、ＦＬＡ工程は、イオン注入工程それぞれについて行われる。こうすることにより、各イオン注入工程で注入された不純物が、各イオン注入工程で生じる格子欠陥により、加熱処理時に拡散することを抑制するとともに、活性化アニール工程（図４のＳ１０６）時の不純物の増速拡散を抑制することが可能となる。よって、ゲート電極１０５や側壁絶縁膜１０７が小型化された構成、すなわちｎ型ＭＯＳＦＥＴ１０２のゲート長が短い構成の場合にも、短チャネル効果の発生を抑制することができる。このため、ｎ型ＭＯＳＦＥＴ１０２の閾値電圧の低下を抑制し、トランジスタとしての特性に優れた構成とすることができる。
【００３６】
ここで、背景技術の項で前述した特許文献２には、浅いイオン注入層と深いイオン注入層のそれぞれについて、イオン注入層を形成した後、欠陥除去工程と活性化工程とを兼ねるフラッシュランプアニールを行うことが記載されている。ところが、この場合、シリコン基板１０１の加熱時間が短すぎることにより、拡散層の接合が浅すぎて、トランジスタ特性が充分に確保できない懸念がある。
【００３７】
これに対し、本実施形態では、ｎ型エクステンション領域１１１形成後とｎ型ソース・ドレイン領域１０９の形成後にそれぞれＦＬＡ工程を設けることにより、不純物の拡散や格子欠陥の残留を抑制するとともに、ＦＬＡの後、別途活性化工程（図４のＳ１０６）を設け、スパイクＲＴＡ法による活性化を行っている。こうすることにより、ステップ１０３およびステップ１０５にて所定の領域を選択的に加熱して結晶欠陥を除去するとともに、ステップ１０６にてシリコン基板１０１全面を加熱することにより、不純物を確実に活性化させるとともに適度に拡散させて、適度な接合深さを確保し、接合を浅すぎない構成とすることができる。
【００３８】
以上のように、本実施形態では、ＦＬＡ法によるＳｉの結晶格子の欠陥除去とスパイクＲＴＡによる不純物の拡散制御との相乗効果により、ｎ型ＭＯＳＦＥＴ１０２の閾値電圧および電圧−電流特性等のトランジスタとしての特性を顕著に向上させることができる。
【００３９】
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【００４０】
（第二の実施形態）
第一の実施形態では、ｎ型ＭＯＳＦＥＴ１０２を有する半導体装置１００の場合を例に説明したが、本発明の構成は、ＣＭＯＳＦＥＴ（相補型電界効果型トランジスタ）にも適用できる。
【００４１】
図５は、本実施形態の半導体装置の構成を示す断面図である。図５に示した半導体装置１１０は、図１に示したｎ型ＭＯＳＦＥＴ１０２とｐ型ＭＯＳＦＥＴ１０４とからなるＣＭＯＳＦＥＴを備える。
【００４２】
ｐ型ＭＯＳＦＥＴ１０４は、素子分離領域１１７により、ｎ型ＭＯＳＦＥＴ１０２から離隔および絶縁されている。ｐ型ＭＯＳＦＥＴ１０４は、シリコン基板１０１に設けられたｎ型ウェル１１９中に形成されている。また、ｐ型ＭＯＳＦＥＴ１０４は、ｎ型ＭＯＳＦＥＴ１０２のｎ型ソース・ドレイン領域１０９、ｎ型エクステンション領域１１１、およびｐ型ハロー領域１１３に代えて、それぞれ、ｎ型ハロー領域１２５、ｐ型エクステンション領域１２３、およびｐ型ソース・ドレイン領域１２１を有する。
【００４３】
図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｃ）は、図５に示した半導体装置１１０の製造工程を示す断面図である。以下、これらの図面を参照して半導体装置１１０の製造方法を説明する。
【００４４】
まず、図６（ａ）に示すように、ｐ型のシリコン基板１０１に、ｎ型ＭＯＳＦＥＴ１０２とｐ型ＭＯＳＦＥＴ１０４とを離隔する素子分離領域１１７を形成する。素子分離領域１１７は、第一の実施形態と同様に、たとえば公知の方法により形成されるＳＴＩとする。そして、ｐ型ＭＯＳＦＥＴ１０４の形成領域に、ｎ型不純物としてリン（Ｐ）をイオン注入し、ｎ型ウェル１１９を形成する。つづいて、第一の実施形態と同様にして、ｎ型ＭＯＳＦＥＴ１０２およびｐ型ＭＯＳＦＥＴ１０４の形成領域に、それぞれ、ゲート絶縁膜１０３およびゲート電極１０５を形成する。
【００４５】
次に、ｐ型ＭＯＳＦＥＴ１０４形成領域をマスク１２７で覆い、第一の実施形態（図２（ｂ））と同様にして、ｐ型ハロー領域１１３を形成する（図６（ａ））。さらに、第一の実施形態（図２（ｃ））と同様にして、ｎ型エクステンション領域１１１を形成する（図６（ｂ））。
【００４６】
つづいて、マスク１２７を剥離後、ｎ型ＭＯＳＦＥＴ１０２の形成領域をマスク１２９で覆う。そして、ｐ型ＭＯＳＦＥＴ１０４の形成領域にｎ型ハロー領域１２５を形成する図６（ｃ）。具体的には、ゲート電極１０５をマスクとして、シリコン基板１０１の法線方向からたとえば３０°傾斜させて（傾斜角３０°）、ヒ素（Ａｓ）をイオン注入することにより形成される。Ａｓのイオン注入条件は、たとえばエネルギー４５ｋｅＶ、ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2とする。なお、Ａｓの代わりにリン（Ｐ）をイオン注入してもよい。
【００４７】
そして、マスク１２９でｎ型ＭＯＳＦＥＴ１０２の形成領域を覆った状態で、ｐ型エクステンション領域１２３を形成する（図７（ａ））。具体的には、ゲート電極１０５をマスクとして、フッ化ボロン（ＢＦ２）をエネルギー２ｋｅＶ、ドーズ量５×１０14ａｔｏｍｓ／ｃｍ2の条件で、シリコン基板１０１の法線方向と平行（傾斜角０°）にイオン注入する。この結果、ゲート電極１０５に対して自己整合的にｐ型エクステンション領域１２３およびｎ型ハロー領域１２５が形成される。なお、イオン注入する不純物は、フッ化ボロンの代わりにボロンでもよい。
【００４８】
次に、マスク１２９を剥離した後、ｎ型エクステンション領域１１１、ｐ型ハロー領域１１３、ｐ型エクステンション領域１２３およびｎ型ハロー領域１２５におけるシリコン基板１０１の格子欠陥を除去するＦＬＡ処理を、シリコン基板１０１が溶融しない条件で行う（図４のＳ１０３）。ＦＬＡの条件は、たとえば第一の実施形態と同様の条件とする。
【００４９】
ＦＬＡを行った後、図７（ｂ）に示すように、ゲート電極１０５の側壁に側壁絶縁膜１０７を形成する。側壁絶縁膜１０７は、たとえば図３（ａ）を参照して前述した手順で形成する。
【００５０】
そして、ｐ型ＭＯＳＦＥＴ１０４の形成領域をマスク（不図示）で被覆し、ｎ型ＭＯＳＦＥＴ１０２の形成領域にイオン注入することにより、ｎ型ソース・ドレイン領域１０９を形成する。また、ｎ型ＭＯＳＦＥＴ１０２の形成領域をマスク（不図示）で被覆し、ｐ型ＭＯＳＦＥＴ１０４の形成領域にイオン注入することにより、ｐ型ソース・ドレイン領域１２１を形成する（図７（ｃ））。なお、ｐ型ソース・ドレイン領域１２１にイオン注入されるｐ型不純物としては、たとえばＢを用いる。このときの注入条件は、たとえば、２ｋｅＶ、５×１０15ａｔｏｍｓ／ｃｍ2とする。
【００５１】
その後、ｎ型ソース・ドレイン領域１０９およびｐ型ソース・ドレイン領域１２１のＦＬＡを、シリコン基板１０１が溶融しない条件で行う（図４のＳ１０５）。ＦＬＡの条件は、たとえば、第一の実施形態におけるアニール条件と同様とする。
【００５２】
その後、第一の実施形態と同様にして、非酸化雰囲気中でスパイクＲＴＡ処理を行うことにより、シリコン基板１０１中にイオン注入された不純物の活性化を行う（図４のＳ１０６）。そして、ゲート電極１０５、ｎ型ソース・ドレイン領域１０９、およびｐ型ソース・ドレイン領域１２１の上部にＮｉシリサイド層１１５を形成する。以上のプロセスにより、ｎ型ＭＯＳＦＥＴ１０２およびｐ型ＭＯＳＦＥＴ１０４を有する半導体装置１１０（図５）が得られる。
【００５３】
本実施形態の半導体装置１１０は、ｎ型ＭＯＳＦＥＴ１０２およびｐ型ＭＯＳＦＥＴ１０４のハロー領域およびエクステンション領域を形成した後、加熱工程の前に、ＦＬＡ処理を行う（図４のＳ１０３）とともに、ソース・ドレイン領域の形成後、最前の加熱処理である活性化処理の前にも、ＦＬＡ処理を行う（図４のＳ１０５）ことにより製造される。このため、第一の実施形態と同様の欠陥回復効果が得られ、ＣＭＯＳＦＥＴを構成するｎ型ＭＯＳＦＥＴ１０２およびｐ型ＭＯＳＦＥＴ１０４のそれぞれにおいて、製造工程での不純物の発生が抑制される。このため、ｎ型ＭＯＳＦＥＴ１０２およびｐ型ＭＯＳＦＥＴ１０４のそれぞれにおいて、短チャネル効果が抑制された構成となっている。
【００５４】
以下の実験例では、まず、第二の実施形態に記載の半導体装置１１０中のｐ型ＭＯＳＦＥＴ１０４（図５）およびｐ型ＭＯＳＦＥＴ１０４の製造手順を一部変更して得られるｐ型ＭＯＳＦＥＴを作製した。
（実験例１）
図４に示した手順でｐ型ＭＯＳＦＥＴ１０４を作製した。図４のステップ１０３およびステップ１０５については、シリコン基板１０１表面の最高到達温度を１３００℃とした。なお、本実験例および以下の実験例において、側壁絶縁膜１０７形成時の加熱温度は７００℃とした。また、ステップ１０６のスパイクＲＴＡにおいては、昇温速度を２５０℃／秒、シリコン基板１０１表面の最高到達温度を１０５０℃とした。
【００５５】
（実験例２）
図４に示した手順のうち、ステップ１０３およびステップ１０５のアニール方法をＦＬＡに代えてスパイクＲＴＡとしてｐ型ＭＯＳＦＥＴを作製した。スパイクＲＴＡにおける最高到達温度は１３００℃とした。
【００５６】
（評価１）
実験例１および実験例２で得られたｐ型ＭＯＳＦＥＴについて、ゲート長（ｎｍ）としきい値電圧（Ｖ）との関係を調べた。図８は、ｐ型ＭＯＳＦＥＴのゲート長（ｎｍ）としきい値電圧（Ｖ）との関係を示す図である。図８より、実験例２で得られたｐ型ＭＯＳＦＥＴに対し、実験例１で得られたｐ型ＭＯＳＦＥＴ１０４では、欠陥除去工程をＦＬＡとすることにより、しきい値電圧特性を顕著に向上させることができた。
【００５７】
次に、第一の実施形態に記載の半導体装置１００中のｎ型ＭＯＳＦＥＴ１０２（図１）およびｎ型ＭＯＳＦＥＴ１０２の製造手順を一部変更して得られるｎ型ＭＯＳＦＥＴを作製した。
（実験例３）
図４に示した手順でｎ型ＭＯＳＦＥＴ１０２を作製した。図４のステップ１０３およびステップ１０５については、シリコン基板１０１表面の最高到達温度を１３００℃とした。なお、本実験例および以下の実験例において、側壁絶縁膜１０７形成時の加熱温度は７００℃とした。また、ステップ１０６のスパイクＲＴＡにおいては、昇温速度を２５０℃／秒、シリコン基板１０１表面の最高到達温度を１０５０℃とした。
（実験例４）
図４に示した手順のうち、ステップ１０６のスパイクＲＴＡによる活性化を行わずに、ｎ型ＭＯＳＦＥＴを作製した。
【００５８】
（実験例５）
図４に示した手順のうち、ステップ１０３およびステップ１０５のＦＬＡを行わずに、ｎ型ＭＯＳＦＥＴを作製した。
【００５９】
（評価２）
実験例３および実験例４で得られたｎ型ＭＯＳＦＥＴについて、ドレインバイアス（Ｖ）とドレイン電流（Ａ）との関係を調べた。図９は、実験例３および実験例４で得られたｎ型ＭＯＳＦＥＴのドレインバイアス（Ｖ）とドレイン電流（Ａ）との関係を示す図である。図９より、実験例４で得られたｎ型ＭＯＳＦＥＴに対し、実験例３で得られたｎ型ＭＯＳＦＥＴ１０２では、電圧−電流特性が向上していることがわかる。
【００６０】
また、実験例５で得られたｎ型ＭＯＳＦＥＴでは、同じドレインバイアスにおけるドレイン電流が実験例４のｎ型ＭＯＳＦＥＴよりも低く、また、ＦＬＡ処理がなされていないため、閾値電圧が顕著に低かった。これより、同じイオン注入条件において、スパイクＲＴＡによる活性化処理を行うことにより、ｎ型ＭＯＳＦＥＴのトランジスタとしての特性を顕著に向上させることが可能であることがわかる。これは、ＦＬＡによる欠陥除去処理に加えて、スパイクＲＴＡによる活性化処理を行うことにより、これらの相乗効果により、シリコン基板１０１の欠陥を除去しつつ注入された不純物を適度に拡散させることができたためであると考えられる。
【００６１】
以上、図面を参照して本発明の実施形態および実験例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６２】
たとえば、以上においては、ハロー領域形成工程後の、最初の加熱工程が、側壁絶縁膜の形成工程である。また、エクステンション領域形成工程後の、最初の加熱工程もまた側壁絶縁膜の形成工程である。このため、図４においては、エクステンション領域形成（Ｓ１０２）の直後にＦＬＡ処理（Ｓ１０３）を行っている。これに対し、ハロー領域形成（Ｓ１０１）後、エクステンション領域形成（Ｓ１０２）の前に加熱処理が行われる製造工程の場合には、その加熱処理の前にさらにＦＬＡ処理を行う。こうすれば、ハロー領域形成時のイオン注入により生じた格子欠陥を加熱処理前に除去することができるので、ハロー領域に注入された不純物の拡散を抑制することができる。
【００６３】
また、以上においては、イオン注入後、最初の加熱工程が、側壁絶縁膜１０７形成時の加熱工程または活性化アニール工程（Ｓ１０６）である場合を例に説明したが、最初の加熱工程が、これらの工程以外の工程である場合にも、その加熱工程の前にＦＬＡ処理を行うことができる。
【００６４】
また、以上において、ゲート絶縁膜１０３として、ＳｉＯＮ膜に代えてＳｉＯ2膜を用いてもよい。また、ＳｉＯ2膜より比誘電率の高い絶縁膜（ｈｉｇｈ−ｋ膜）を用いることにより、誘電特性を保ちつつ、物理的膜厚を厚くしてもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】図１の半導体装置の製造手順を示す工程断面図である。
【図３】図１の半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す図である。
【図５】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図６】図５の半導体装置の製造手順を示す工程断面図である。
【図７】図５の半導体装置の製造手順を示す工程断面図である。
【図８】実験例のｐ型ＭＯＳＦＥＴのゲート長と閾値電圧との関係を示す図である。
【図９】実験例のｎ型ＭＯＳＦＥＴのドレイン電圧とドレイン電流との関係を示す図である。
【符号の説明】
【００６６】
１００  半導体装置
１０１  シリコン基板
１０２  ｎ型ＭＯＳＦＥＴ
１０３  ゲート絶縁膜
１０４  ｐ型ＭＯＳＦＥＴ
１０５  ゲート電極
１０７  側壁絶縁膜
１０９  ｎ型ソース・ドレイン領域
１１０  半導体装置
１１１  ｎ型エクステンション領域
１１３  ｐ型ハロー領域
１１５  Ｎｉシリサイド層
１１７  素子分離領域
１１９  ｎ型ウェル
１２１  ｐ型ソース・ドレイン領域
１２３  ｐ型エクステンション領域
１２５  ｎ型ハロー領域
１２７  マスク
１２９  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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