(57)【要約】【課題】ゲート閾値ばらつきを抑制でき、且つ駆動電流量劣化を招く寄生抵抗増大を抑止可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１上にゲート絶縁膜３を堆積する工程と、ゲート絶縁膜３上にゲート電極４を形成する工程と、ゲート電極４を覆うように絶縁膜５，６を堆積する工程と、異方性エッチングにより半導体基板１が露出しないように絶縁膜５，６の一部を除去する工程と、等方性エッチングにより絶縁膜５，６の一部を除去してゲート電極４の側壁にスペーサ５，６を形成するとともに、半導体基板１を露出させる工程と、ゲート電極４及びスペーサ５，６をマスクとして用いて半導体基板１に不純物イオンを注入して熱処理を行い半導体領域７ａ〜７ｄを形成する工程【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を堆積する工程と、
前記ゲート絶縁膜上の一部にゲート電極のパターンを選択的に形成する工程と、
前記ゲート電極を覆うように絶縁膜を堆積する工程と、
前記ゲート電極の側壁に平行な指向性を有した指向性エッチングにより前記半導体基板上の前記絶縁膜の厚さを選択的に薄くする工程と、
等方性エッチングにより前記絶縁膜を更に除去して前記半導体基板の一部を露出させ、前記ゲート電極の側壁に第１のスペーサを形成する工程と、
前記ゲート電極及び第１のスペーサをマスクとして用いて前記半導体基板に不純物イオンを注入して熱処理を行い、前記半導体基板の表面に不純物がドープされた第１及び第２の半導体領域を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極を形成する工程後に、前記ゲート電極のゲート長を計測する工程と、
前記指向性エッチングにより前記絶縁膜の厚さを選択的に薄くする工程後に、前記ゲート長に基づいて前記ゲート電極の側壁に残存する前記絶縁膜の厚さを計測する工程と、
前記絶縁膜の厚さに基づいて、前記絶縁膜のエッチング条件を決定する工程とを更に含み、
前記等方性エッチングにより前記絶縁膜を更に除去する工程は、前記決定されたエッチング条件を用いて前記絶縁膜の一部を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜はシリコン酸化膜を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を堆積する工程は、
前記ゲート電極表面に第１絶縁膜を堆積し、
前記第１絶縁膜表面に前記第１絶縁膜と異なる第２絶縁膜を堆積する
ことを含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２の半導体領域を形成する工程後に、
前記ゲート電極及び第１のスペーサを覆うように前記絶縁膜と異なる絶縁膜を堆積する工程と、
該絶縁膜を除去して前記半導体基板の一部を露出させ、前記第１のスペーサの側壁に第２のスペーサを形成する工程と、
前記ゲート電極、第１のスペーサ及び第２のスペーサをマスクとして用いて前記半導体基板に不純物イオンを注入して熱処理を行い、前記半導体基板の表面に前記第１及び第２の半導体領域より不純物密度が高い第３及び第４の半導体領域を形成する工程
とを更に含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にゲート電極の側壁にスペーサを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）においては、ゲート閾値ばらつきの影響が大きくなってきている。ゲート電極の側壁にスペーサを有するＭＩＳＦＥＴにおいては、等価酸化膜厚（ＥＯＴ）やゲート長のばらつきの他にも、シリコン（Ｓｉ）基板に半導体領域を形成するためのイオン注入時にマスクとなるゲート電極側壁のスペーサ幅のばらつきが、ゲート閾値ばらつきの要因として問題になっていた。
【０００３】
また、ゲート電極側壁のスペーサの形成手法としては、ゲート電極表面を覆うようにＳｉＯ2膜等の絶縁膜を堆積後に、反応性イオンエッチング（ＲＩＥ）を用いて全面エッチバックする手法が知られている（例えば、特許文献１参照。）。しかしながら、ＲＩＥではＳｉに対して十分な選択比を確保するのは困難であるため、絶縁膜をエッチングするＲＩＥの際にＳｉ基板も削られて縮退してしまう。その結果、チャネル領域と、Ｓｉ基板の縮退した部分の半導体領域間の寄生抵抗の増大を招き、駆動電流量が劣化する問題も顕在化しつつある。
【特許文献１】特開２００１−２３７４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゲート閾値ばらつきを抑制でき、且つ駆動電流量劣化を招く寄生抵抗増大を抑止可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の特徴は、（イ）半導体基板上にゲート絶縁膜を堆積する工程と、（ロ）ゲート絶縁膜上にゲート電極を形成する工程と、（ハ）ゲート電極を覆うように絶縁膜を堆積する工程と、（ニ）異方性エッチングにより半導体基板が露出しないように絶縁膜の一部を除去する工程と、（ホ）等方性エッチングにより絶縁膜の一部を除去してゲート電極の側壁に第１のスペーサを形成するとともに、半導体基板を露出させる工程と、（ヘ）ゲート電極及び第１のスペーサをマスクとして用いて半導体基板に不純物イオンを注入して熱処理を行い半導体領域を形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、ゲート閾値ばらつきを抑制でき、且つ駆動電流量劣化を招く寄生抵抗増大を抑止可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
本発明の実施の形態に係る半導体装置は、図１及び図２に示すように、半導体基板（Ｓｉ基板）１と、Ｓｉ基板１のｐウェル１ａ及びｎウェル１ｂにそれぞれ形成されたｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴを備える。ｎ型ＭＩＳＦＥＴは、ｐウェル１ａの上部に互いに離間したｎ-型の第１及び第２の半導体領域（エクステンション領域）７ａ，７ｂと、ｐウェル１ａの上部にエクステンション領域７ａ，７ｂを挟むように配置されたｎ＋型の第３及び第４の半導体領域（ソース及びドレイン領域）１０ａ，１０ｂと、エクステンション領域７ａ，７ｂに挟まれたチャネル領域上にゲート絶縁膜３を介して配置されたゲート電極４を備える。ｐ型ＭＩＳＦＥＴは、ｎウェル１ｂの上部に互いに離間したｐ-型の第５及び第６の半導体領域（エクステンション領域）７ｃ，７ｄと、ｎウェル１ｂの上部にエクステンション領域７ｃ，７ｄを挟むように配置されたｐ+型の第７及び第８の半導体領域（ソース及びドレイン領域）１０ｃ，１０ｄと、エクステンション領域７ｃ，７ｄに挟まれたチャネル領域上にゲート絶縁膜３を介して配置されたゲート電極４を備える。ソース及びドレイン領域１０ａ，１０ｂとソース及びドレイン領域１０ｃ，１０ｄのそれぞれは、一方がソース領域として他方がドレイン領域として機能する。
【０００９】
エクステンション領域７ａ〜７ｄは、ソース及びドレイン領域１０ａ〜１０ｄに対して、比較的浅く形成され且つ不純物密度が低い領域である。エクステンション領域７ａ〜７ｄを形成して、ライトリー・ドープト・ドレイン（ＬＤＤ）構造とすることで、ＭＩＳＦＥＴの特性向上を図っている。
【００１０】
ゲート電極４の側壁には、第１絶縁膜（後酸化膜）５、第２絶縁膜６、第３絶縁膜８、及び第４絶縁膜９が順に配置されている。第１及び第２絶縁膜５，６は第１のスペーサ（オフセットスペーサ）をなし、第３及び第４絶縁膜８，９は第２のスペーサ（側壁スペーサ）をなす。第１〜第３絶縁膜５，６，８の材料としては、例えばＳｉＯ2膜等が使用可能である。第４絶縁膜９の材料としては、例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）等が使用可能である。
【００１１】
ゲート絶縁膜３の材料としては、ＭＯＳＦＥＴで使用されるシリコン酸化膜（ＳｉＯ2膜）の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等が使用可能である。
【００１２】
また、ソース及びドレイン領域１０ａ〜１０ｄの上部及びゲート電極４の上部には、シリサイド膜１１ａ〜１１ｄ及びシリサイド膜１２がそれぞれ形成され、サリサイド構造をなしている。シリサイド膜１１ａ〜１１ｄ，１２の種類としては、コバルトシリサイド（ＣｏＳｉ2）、チタニウムシリサイド（ＴｉＳｉ2）、白金シリサイド（ＰｔＳｉ2）、タングステンシリサイド（ＷＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）等が使用可能である。サリサイド構造は、ゲート電極やソース及びドレイン領域のコンタクト部の寄生抵抗を低減するのに有効である。
【００１３】
図１及び図２に示すように、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴは素子分離領域（ＳＴＩ）２により互いに分離されている。図示を省略するが、図１及び図２に示した半導体装置の周辺には、種々の素子、周辺回路が多数配置されている。
【００１４】
次に、図１及び図２に示した半導体装置（ＭＩＳＦＥＴ）の製造方法の一例を、図３〜図１３を参照して説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００１５】
（イ）まず、図３に示すように半導体基板（Ｓｉ基板）１を用意する。Ｓｉ基板１上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとしてＲＩＥ等により、Ｓｉ基板１表面から所定の深さまで溝部を形成する。残存したレジスト膜はレジストリムーバ等を用いて除去される。引き続き、ＣＶＤ法等により全面にＳｉＯ2膜等の絶縁膜を堆積して溝部を埋め込んだ後、ＲＩＥ法等により絶縁膜をエッチバックし、化学的機械研磨（ＣＭＰ）法等により絶縁膜を平坦化する。この結果、ＳＴＩ２が形成され、ｎ型ＭＩＳＦＥＴ領域及びｐ型ＭＩＳＦＥＴ領域が素子分離される。
【００１６】
（ロ）次に、Ｓｉ基板１上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとしてｎ型ＭＩＳＦＥＴ領域にボロン（Ｂ）イオン等のｐ型不純物イオンを打ち込み、残存したレジスト膜をレジストリムーバ等を用いて除去する。同様に、Ｓｉ基板１上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとしてｐ型ＭＩＳＦＥＴ領域に素（Ａｓ）等のｎ型不純物イオンを打ち込み、残存したレジスト膜をレジストリムーバ等を用いて除去する。その後、アニールを行い不純物を活性化し、図４に示すようにｐウェル１ａ及びｎウェル１ｂを形成する。
【００１７】
（ハ）次に、熱酸化等により、Ｓｉ基板１上にＳｉＯ2膜等のゲート絶縁膜３を堆積する。そして、減圧化学気相成長（ＬＰＣＶＤ）法等により、ゲート絶縁膜３上にゲート電極となる多結晶Ｓｉ膜４を図５に示すように堆積する。引き続き、多結晶Ｓｉ膜４の表面にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとしてＲＩＥ等により多結晶Ｓｉ膜４及びゲート絶縁膜３の一部を選択的に除去し、図６に示すようにゲート絶縁膜３上の一部にゲート電極４のパターンを選択的に形成する。ここで、走査型電子顕微鏡（ＳＥＭ）等を用いて、ゲート電極４のゲート長Ｌgを計測する。
【００１８】
（ニ）次に、瞬時熱プロセス（ＲＴＰ）等により、ゲート電極４及びＳｉ基板１表面にＳｉＯ2膜等の第１絶縁膜５を約０．５ｎｍ〜２ｎｍ程度形成する。更に、ＬＰＣＶＤ法を使用し、第１絶縁膜５の表面にＳｉＯ2膜等の第２絶縁膜６を図７に示すように約３ｎｍ〜１５ｎｍ程度堆積する。
【００１９】
（ホ）続いて、ＲＩＥ法等のゲート電極４の側壁に平行な方向に指向性を持った指向性エッチングにより全面エッチバックし、図８に示すようにＳｉ基板１上の第２絶縁膜６の厚さを選択的に薄くする。このとき、干渉計等を用いて光学的な干渉を利用して、Ｓｉ基板１が露出する前にエッチングを停止する。図８においては、指向性エッチングにより第１及び第２絶縁膜５，６が残存し第２絶縁膜６が薄くなっているが、Ｓｉ基板１が露出しなければ、第２絶縁膜６がすべて削られて第１絶縁膜５のみ残存していても構わない。
【００２０】
（ヘ）次に、ＳＥＭ等を用いて、ゲート長Ｌgと、第１及び第２絶縁膜５，６の厚さ（Ｌ1＋Ｌ2）との和（＝Ｌg＋Ｌ1＋Ｌ2）を計測する。計測された和（Ｌg＋Ｌ1＋Ｌ2）からゲート長Ｌgを差し引いて、第１及び第２絶縁膜５，６の厚さ（Ｌ1＋Ｌ2）を測長できる。更に、エリプソメータ等を用いて、Ｓｉ基板１上の第１及び第２絶縁膜５，６の膜厚（Ｔ1＋Ｔ2）を計測する。例えば、第１及び第２絶縁膜５，６の厚さ（Ｌ1＋Ｌ2）が１６．５ｎｍ、第１及び第２絶縁膜５，６の膜厚（Ｔ1＋Ｔ2）が１．５ｎｍと計測されたとする。第１及び第２絶縁膜５，６の厚さ（Ｌ1＋Ｌ2）、及び第１及び第２絶縁膜５，６の膜厚（Ｔ1＋Ｔ2）に基づいて、第１及び第２絶縁膜５，６のエッチング条件を決定する。
【００２１】
（ト）次に、決定したエッチング条件で、緩衝フッ酸溶液（ＢＨＦ）を使用したウェットエッチング等の等方性エッチングにより、図９に示すように第１及び第２絶縁膜５，６を更に除去してＳｉ基板１の一部を露出させ、ゲート電極４の側壁に、第１及び第２絶縁膜５，６からなる第１のスペーサ（オフセットスペーサ）を形成する。このとき、ＢＨＦを用いたウェットエッチングでは、Ｓｉ基板１に対して十分なエッチング選択比が得られるので、Ｓｉ基板１の縮退を抑制することができる。なお、ＢＨＦの他にも、Ｓｉ基板１に対して十分なエッチング選択比が得られるエッチング溶液であれば良い。最終的な所望の第１及び第２絶縁膜５，６の厚さＬ3が１２ｎｍであれば、第２絶縁膜６を４．５ｎｍエッチングすることで、Ｓｉ基板１上の１．５ｎｍの第１絶縁膜５を除去することができる。
【００２２】
（チ）次に、レジスト膜を塗布してパターニングし、ｐ型ＭＩＳＦＥＴ領域をマスクしてｎ型ＭＩＳＦＥＴ領域のＳｉ基板１に砒素（Ａｓ）イオン等のｎ型不純物イオンを注入する。残存したレジスト膜はレジストリムーバ等を用いて除去される。引き続き、レジスト膜を塗布してパターニングし、ｎ型ＭＩＳＦＥＴ領域をマスクしてｐ型ＭＩＳＦＥＴ領域のＳｉ基板１にＢイオン等のｐ型不純物イオンを注入する。残存したレジスト膜はレジストリムーバ等を用いて除去される。その後、ＲＴＰを用いて不純物イオンを活性化させる。この結果、図１０に示すようにＳｉ基板１の表面に不純物がドープされたエクステンション領域７ａ〜７ｄが自己整合的に形成される。
【００２３】
（リ）次に、ＬＰＣＶＤ法を使用し、図１１に示すようにＳｉ基板１表面に第３及び第４絶縁膜８，９を順次堆積する。ＲＩＥ等により第３及び第４絶縁膜８，９を全面エッチバックし、ＣＭＰ等によりＳｉ基板１表面を平坦化する。この結果、図１２に示すように第３及び第４絶縁膜８，９からなる第２のスペーサ（側壁スペーサ）を形成する。
【００２４】
（ヌ）次に、レジスト膜を塗布してパターニングし、ｐ型ＭＩＳＦＥＴ領域をマスクする。更に、ゲート電極４、第１〜第４絶縁膜５，６，８，９をマスクとして用いて、ｎ型ＭＩＳＦＥＴ領域のＳｉ基板１に燐（Ｐ）イオンを打ち込む。残存したレジスト膜はレジストリムーバ等を用いて除去される。そして、レジスト膜を塗布してパターニングし、ｎ型ＭＩＳＦＥＴ領域をマスクする。更に、ｐ型ＭＩＳＦＥＴ領域のＳｉ基板１にＢイオンを注入する。その後、ＲＴＰにより不純物イオンを活性化させる。この結果、図１３に示すようにＳｉ基板１の上部にエクステンション領域７ａ〜７ｄを挟むように、エクステンション領域７ａ〜７ｄよりも不純物密度の高いソース及びドレイン領域１０ａ〜１０ｄが自己整合的に形成される。
【００２５】
（ル）その後、真空蒸着法等によりＴｉ等の金属膜を全面に成膜して、アニールを行う。Ｓｉと未反応の金属膜を除去すれば、図１に示すようにシリサイド膜１１ａ〜１１ｄ，１２が形成されて、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴが形成される。なお、図１に示した半導体装置には、層間絶縁膜の形成、コンタクトホールの形成、及び配線等が更に実施されるが説明を省略する。
【００２６】
ここで、本発明の実施の形態に係る半導体装置の製造方法の比較例を説明する。比較例では、図７までの手順と同様にして、ゲート電極表面に後酸化膜及びＳｉＯ2膜を堆積後に、ＲＩＥを使用して後酸化膜及びＳｉＯ2膜を全面エッチバックすることでＳｉ基板を露出させるとともにゲート電極の側壁にオフセットスペーサを形成する。この場合、ＲＩＥではＳｉ基板との選択比が十分に確保できず、Ｓｉ基板がエッチングされて縮退してしまう。図１４は、ＲＩＥによりゲート電極１０４の側壁に後酸化膜１０５及びＳｉＯ2膜１０６からなるオフセットスペーサを形成後、エクステンション領域１０７を形成し、ＳｉＯ2膜１０８，１０９を堆積した工程断面図を示す。図１４に示すように、Ｓｉ基板１０１が縮退しているので、ＭＩＳＦＥＴのチャネル領域とエクステンション領域１０７間の寄生抵抗が増大する。
【００２７】
これに対して、本発明の実施の形態によれば、図８に示すようにゲート電極４側壁をＲＩＥ加工する際に光学的な干渉を利用しＳｉ基板１を露出させることなくエッチングをストップし、ゲート電極４の側壁のスペーサ幅（第１及び第２絶縁膜５，６の厚さ（Ｌ1＋Ｌ2））と被エッチング残膜（第１及び第２絶縁膜５，６の膜厚（Ｔ1＋Ｔ2））を測長した結果を、図９に示すようにＳｉ基板１に対して高い選択比でエッチングが可能なウェットエッチング条件にフィードフォワードすることで、第１及び第２絶縁膜５，６の厚さ（Ｌ1＋Ｌ2）を制御でき、ゲート閾値ばらつきを抑制することができる。更に、図１４に示すようなＳｉ基板１の縮退を抑制することができるので、駆動電流量劣化を招く寄生抵抗増大を抑止することができる。
【００２８】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図８に示すように光学的干渉を利用してＳｉ基板１を露出する直前にエッチングを停止したが、第１及び第２絶縁膜５，６のエッチングレートをそれぞれ予め取得して、そのエッチングレートに基づいて、エッチング条件を設定しても良い。
【００２９】
また、オフセットスペーサを後酸化膜の第１絶縁膜５とＳｉＯ2膜の第２絶縁膜６から形成した例を説明したが、後酸化膜とＳ3ｉＮ4膜であっても良い。この場合でも、図に示したウェットエッチングの際に、Ｓｉ基板１に対してエッチング選択比を十分に得ることのできるＨＦ、あるいは熱燐酸を使用することで、Ｓｉ基板１の縮退を抑制可能となる。
【００３０】
また、図７に示したゲート長Ｌgや第１及び第２絶縁膜５，６の厚さ（Ｌ1＋Ｌ2）、膜厚（Ｔ1＋Ｔ2）の測定の際に用いる測定装置としては、ＳＥＭやエリプソメータの他にも、レーザ顕微鏡や原子間力顕微鏡（ＡＦＭ）等の顕微鏡、更には干渉式膜厚計、接触式膜厚計、抵抗測定装置等が適宜使用可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態に係る半導体装置の一例を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の一例を示す平面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図３に引き続く工程断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図４に引き続く工程断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図５に引き続く工程断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図６に引き続く工程断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図７に引き続く工程断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図８に引き続く工程断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図９に引き続く工程断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図１０に引き続く工程断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図１１に引き続く工程断面図である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図１２に引き続く工程断面図である。
【図１４】本発明の実施の形態の比較例の半導体装置を示す断面図である。
【符号の説明】
【００３２】
１…半導体基板（Ｓｉ基板）
１ａ…ｐウェル
１ｂ…ｎウェル
２…素子分離絶縁膜（ＳＴＩ）
３…ゲート絶縁膜
４…ゲート電極（多結晶シリコン膜）
５…第１絶縁膜（後酸化膜）
６…第２絶縁膜（シリコン酸化膜）
７ａ，７ｂ…第１及び第２の半導体領域（エクステンション領域）
７ｃ，７ｄ…第５及び第６の半導体領域（エクステンション領域）
８…第３絶縁膜（シリコン酸化膜）
９…第４絶縁膜（シリコン窒化膜）
１０ａ，１０ｂ…第３及び第４の半導体領域（ソース及びドレイン領域）
１０ｃ，１０ｄ…第７及び第８の半導体領域（ソース及びドレイン領域）
１１ａ〜１１ｄ，１２…シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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