(57)【要約】【課題】  通信装置全体に供給されるクロック信号を制御して、動作を行う共有メモリおよび回路モジュールなどに対してのみクロック信号を供給する。【解決手段】  制御部１０または物理層モジュール９０からの要求を受けてホストインターフェースモジュール６０、暗号復号モジュール７０、物理層送信インターフェースモジュール８１および物理層受信インターフェースモジュール８２は、アクセスに関する優先順位に従ってアービタ４０からアクセス許可信号を供給された後に共有メモリ５０にアクセスする。アクセス許可信号はクロック制御部３０にも供給される。アクセス許可信号が供給されるとクロック制御部３０はアクセス許可信号を受けた回路モジュールおよび共有メモリ５０にクロック信号を供給する。このクロック信号に同期してアクセス許可信号を受けた回路モジュールおよび共有メモリ５０は動作する。【選択図】      図１
2006345011.tif 000002
【特許請求の範囲】
【請求項１】
供給されたメモリクロック信号に同期してデータの書込みおよび読出しを行う共有メモリと、
基準クロック信号を生成するクロック源と、
複数の回路モジュールから前記共有メモリへのアクセスを所定の優先順位に基づいて調停して前記複数の回路モジュールの各々に対応するアクセス許可信号の何れか一つにおいて前記アクセスの許可を示すアクセス調停手段と、
前記アクセス許可信号の論理和である第１の論理和信号と前記基準クロック信号とに基づいて前記メモリクロック信号を生成して前記共有メモリに対して供給するクロック制御手段と
を具備することを特徴とする通信装置。
【請求項２】
前記クロック制御手段は、
前記第１の論理和信号を生成する第１の論理和信号生成手段と、
前記基準クロック信号と前記第１の論理和信号との論理積を前記メモリクロック信号として生成するメモリクロック信号生成手段と
を具備することを特徴とする請求項１記載の通信装置。
【請求項３】
前記複数の回路モジュールは、供給されたモジュールクロック信号に同期して動作し、
前記クロック制御手段は、前記基準クロック信号と前記許可に相当する信号との論理積を前記モジュールクロック信号として生成するモジュールクロック信号生成手段をさらに具備することを特徴とする請求項２記載の通信装置。
【請求項４】
前記複数の回路モジュールの各々に対応する所定の処理の要求である処理要求信号を供給する回路モジュール制御手段をさらに具備し、
前記アクセス調停手段は、供給されたアクセス調停クロック信号に同期して前記アクセス許可信号を供給し、
前記クロック制御手段は、前記処理要求信号の論理和である第２の論理和信号と前記基準クロック信号とに基づいて前記アクセス調停クロック信号を生成して前記アクセス調停手段に対して供給することを特徴とする請求項１記載の通信装置。
【請求項５】
前記クロック制御手段は、
前記第２の論理和信号を生成する第２の論理和信号生成手段と、
前記基準クロック信号と前記第２の論理和信号との論理積を前記アクセス調停クロック信号として生成するアクセス調停クロック信号生成手段と
を具備することを特徴とする請求項４記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共有メモリを備えた通信装置に関し、特に共有メモリなどに供給するクロック信号を制御する通信装置に関する。
【背景技術】
【０００２】
近年、動画データなどの情報量の多いデータを処理することが多くなってきている。情報量の多いデータは高速に転送することが望ましく、高速転送を実現するために通信機器において高速なクロック信号が使用されている。ところが高速なクロックを使用することによって高速な転送は実現されるが、一方で通信機器における消費電力が高くなる。このため通信機器の低消費電力化を実現するための技術開発が活発に行われている。
【０００３】
通信機器に関する低消費電力化の技術として、バスを介してメモリにアクセスするマルチプロセッサシステムにおいて、バスの使用を許可されたプロセッサにのみクロック信号を供給する技術が提案されている。（例えば、特許文献１参照。）。この技術を用いた通信装置５００を図９に示す。クロック源５０１から所定の周波数を有するクロック信号が、信号線５１１を通じて制御部５０２、物理層モジュール５０３、アービタ兼クロック制御部５０４および共有メモリ５０５に供給される。制御部５０２、物理層モジュール５０３、アービタ兼クロック制御部５０４および共有メモリ５０５は、このクロック信号に同期して動作することになる。
【０００４】
ホストインターフェースモジュール５０６、暗号復号モジュール５０７、物理層送信インターフェースモジュール５０８および物理層受信インターフェースモジュール５０９に対するクロック信号は、それぞれ信号線５１１乃至５１４を通じてアービタ兼クロック制御部５０４から供給される。ホストインターフェースモジュール５０６、暗号復号モジュール５０７、物理層送信インターフェースモジュール５０８および物理層受信インターフェースモジュール５０９から共有メモリに対するアクセス要求が行われている場合、予め設定されているアクセスに関する優先順位に基づいてアービタ兼クロック制御部５０４が優先順位の高いものに対してアクセスさせるが、そのアクセスを許可した回路モジュールに対してのみクロック信号を供給する。この場合、アクセスが許可されていない回路モジュールにはクロック信号は供給されないため、消費電力は低減される。
【特許文献１】特開平１１−４１２６２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術では、ホストインターフェースモジュール５０６、暗号復号モジュール５０７、物理層送信インターフェースモジュール５０８および物理層受信インターフェースモジュール５０９に対するクロック信号の制御は行われているが、その他の制御部５０２、物理層モジュール５０３、アービタ兼クロック制御部５０４および共有メモリ５０５に対するクロック信号の制御は行われていない。すなわち、制御部５０２、物理層モジュール５０３、アービタ兼クロック制御部５０４および共有メモリ５０５には、常にクロック信号が供給されている。したがって、これら常にクロック信号が供給されている回路においては消費電力が低減されない。特に近年のシステムＬＳＩにおいては、内蔵メモリが大容量化する傾向にあり、その消費電力を低減させる必要性がある。
【０００６】
そこで、本発明は、通信装置全体に供給されるクロック信号を制御して、動作を行う共有メモリおよび回路モジュールなどに対してのみクロック信号を供給する通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、供給されたメモリクロック信号に同期してデータの書込みおよび読出しを行う共有メモリと、基準クロック信号を生成するクロック源と、複数の回路モジュールから上記共有メモリへのアクセスを所定の優先順位に基づいて調停して上記複数の回路モジュールの各々に対応するアクセス許可信号の何れか一つにおいて上記アクセスの許可を示すアクセス調停手段と、上記アクセス許可信号の論理和である第１の論理和信号と上記基準クロック信号とに基づいて上記メモリクロック信号を生成して上記共有メモリに対して供給するクロック制御手段とを具備することを特徴とする通信装置である。これにより、回路モジュールが共有メモリにアクセスする際にのみ共有メモリにクロック信号を供給させるという作用をもたらす。共有メモリに供給されるクロック信号は必要最小限になるため、消費電力の低減が可能になる。
【０００８】
また、この第１の側面において、上記クロック制御手段は、上記第１の論理和信号を生成する第１の論理和信号生成手段と、上記基準クロック信号と上記第１の論理和信号との論理積を上記メモリクロック信号として生成するメモリクロック信号生成手段とを具備することを特徴とするものである。これにより、共有メモリに対する回路モジュールのアクセスが許可されている間のみ共有メモリにクロック信号を供給させるという作用をもたらす。
【０００９】
また、上記複数の回路モジュールは、供給されたモジュールクロック信号に同期して動作し、上記クロック制御手段は、上記基準クロック信号と上記許可に相当する信号との論理積を上記モジュールクロック信号として生成するモジュールクロック信号生成手段をさらに具備することを特徴とするものである。これにより、共有メモリに対する回路モジュールのアクセスが許可されている間のみ回路モジュールにクロック信号を供給させるという作用をもたらす。
【００１０】
また、本発明の第１の側面において、上記複数の回路モジュールの各々に対応する所定の処理の要求である処理要求信号を供給する回路モジュール制御手段をさらに具備し、上記アクセス調停手段は、供給されたアクセス調停クロック信号に同期して上記アクセス許可信号を供給し、上記クロック制御手段は、上記処理要求信号の論理和である第２の論理和信号と上記基準クロック信号とに基づいて上記アクセス調停クロック信号を生成して上記アクセス調停手段に対して供給することを特徴とするものである。これにより、回路モジュール制御手段から回路モジュールに処理が要求されている間のみアクセス調停手段にクロック信号を供給させるという作用をもたらす。
【００１１】
また、上記クロック制御手段は、上記第２の論理和信号を生成する第２の論理和信号生成手段と、上記基準クロック信号と上記第２の論理和信号との論理積を上記アクセス調停クロック信号として生成するアクセス調停クロック信号生成手段とを具備することを特徴とするものである。これにより、回路モジュール制御手段から回路モジュールに処理が要求されている間のみアクセス調停手段にクロック信号を供給させるという作用をもたらす。
【発明の効果】
【００１２】
本発明によれば、通信装置の各部が動作する際にのみ、その通信装置の各部クロック信号が供給されることになるため、通信装置の消費電力を低減させるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１３】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
図１は、本発明の実施の形態における通信装置１００の構成の一例を示す図である。通信装置１００は、制御部１０と、クロック源２０と、クロック制御部３０と、アービタ４０と、共有メモリ５０と、ホストインターフェースモジュール６０と、暗号復号モジュール７０と、物理層送信インターフェースモジュール８１と、物理層受信インターフェースモジュール８２と、物理層モジュール９０とを備える。なお、以下においてホストインターフェースモジュール６０と暗号復号モジュール７０と物理層送信インターフェースモジュール８１と、物理層受信インターフェースモジュール８２とを総称して適宜「回路モジュール」と呼ぶこととする。
【００１５】
制御部１０は、回路モジュールのうちホストインターフェースモジュール６０と暗号復号モジュール７０と物理層送信インターフェースモジュール８１とを制御するものである。すなわち、制御部１０は、ホストインターフェースモジュール６０と暗号復号モジュール７０と物理層送信インターフェースモジュール８１とに対して所定の処理をすべき旨の処理要求信号を供給する。この処理要求信号を受けたホストインターフェースモジュール６０、暗号復号モジュール７０および物理層送信インターフェースモジュール８１は、所定の処理を行う。なお、物理層受信インターフェースモジュール８２は、後述する物理層モジュール９０において制御される。
【００１６】
また、制御部１０は、ホストインターフェースモジュール６０と暗号復号モジュール７０と物理層送信インターフェースモジュール８１とに対して処理要求信号を供給するのと同時に、信号線２３０を通じてクロック制御部３０に対しても処理要求信号と同じ信号を供給する。なお、制御部１０は、クロック制御部３０から信号線２７８を通じて供給されるクロック信号に同期して上記動作を行う。
【００１７】
クロック源２０は、通信装置１００の各部に対して供給される基準となるクロック信号（以下、基準クロック信号と呼ぶ。）を信号線２１０によりクロック制御部３０に供給するものである。なお、この基準クロック信号は、例えば、クロック源２０中の水晶発振器において生成された所定の周波数のクロック信号をクロック源２０中のＰＬＬ（Phase Locked Loop）によって所望の周波数に変換することによって生成される。
【００１８】
クロック制御部３０は、通信装置１００の各部へ供給されるクロック信号を制御するものである。クロック制御部３０は、信号線２７２を通じてホストインターフェースモジュール６０に対してクロック信号ＣＬＫ１を供給する。また、クロック制御部３０は、信号線２７３を通じて暗号復号モジュール７０に対してクロック信号ＣＬＫ２を供給する。また、クロック制御部３０は、信号線２７４を通じて物理層送信インターフェースモジュール８１に対してクロック信号ＣＬＫ３を供給する。また、クロック制御部３０は、信号線２７５を通じて物理層受信インターフェースモジュール８２に対してクロック信号ＣＬＫ４を供給する。また、クロック制御部３０は、信号線２７１を通じて共有メモリ５０に対してクロック信号ＣＬＫ５を供給する。また、クロック制御部３０は、信号線２７６を通じてアービタ４０に対してクロック信号ＣＬＫ６を供給する。また、クロック制御部３０は、信号線２７７を通じて物理層モジュール９０に対してクロック信号ＣＬＫ７を供給する。また、クロック制御部３０は、信号線２７８を通じて制御部１０に対してクロック信号ＣＬＫ８を供給する。
【００１９】
アービタ４０は、クロック制御部３０から供給されるクロック信号に同期して各回路モジュールが共有メモリ５０にアクセスする際に、あらかじめ設定されたアクセスに関する優先順位に従って回路モジュールにアクセス許可信号を供給するものである。このアクセス許可信号を供給された回路モジュールは、共有メモリ５０にアクセスできる。また、アービタ４０は、回路モジュールにアクセス許可信号を供給するのと同時に、信号線２２０を通じてクロック制御部３０に対してもアクセス許可信号と同じ信号を供給する。また、アービタ４０は、信号線２９０を通じて後述する共有メモリ５０に備えられたセレクタに対してセレクト信号を供給する。
【００２０】
共有メモリ５０は、回路モジュールから供給されたデータを保持するものである。共有メモリ５０は、クロック制御部３０から供給されるクロック信号に同期してデータが書き込まれたり、読み出されたりする。ホストインターフェースモジュール６０は、クロック制御部３０から供給されるクロック信号に同期してホスト１１０および共有メモリ５０間のデータの転送処理を行うものである。すなわち、ホストインターフェースモジュール６０は、信号線２８１を通じてホスト１１０から共有メモリ５０にデータを転送する。また、ホストインターフェースモジュール６０は、信号線２８１を通じて共有メモリ５０からホスト１１０にデータを転送する。なお、ホスト１１０は、データを生成したり受信したデータを処理するものである。
【００２１】
暗号復号モジュール７０は、クロック制御部３０から供給されるクロック信号に同期して共有メモリ５０に保持されたデータの暗号化処理および復号処理を行うものである。すなわち、暗号復号モジュール７０は、信号線２８２を通じて共有メモリ５０から暗号化または復号すべきデータを取得してデータに対して暗号化または復号処理を行う。この暗号化または復号処理を施されたデータは、信号線２８２を通じて共有メモリ５０に転送される。
【００２２】
また、物理層送信インターフェースモジュール８１は、信号線２８３を通じて他の通信装置へ送信すべきデータを共有メモリ５０から取得して物理層モジュール９０へ転送するものである。また、物理層受信インターフェースモジュール８２は、信号線２８４を通じて物理層モジュール９０から供給された他の通信装置から受信した受信データを共有メモリ５０へ転送するものである。なお、物理層送信インターフェースモジュール８１および物理層受信インターフェースモジュール８２もクロック制御部３０から供給されるクロック信号に同期して上記動作を行う。
【００２３】
物理層モジュール９０は、物理層送信インターフェースモジュール８１から転送されたデータを電気信号にしてネットワーク上に送り出す処理を行う。なお、本発明の実施の形態における通信形態は有線を用いるものでも無線を用いるものでもよい。また、物理層モジュール９０は、ネットワーク上から送られてきた電気信号の形式のデータを受信すると、物理層受信インターフェースモジュール８２に対して受信したデータを共有メモリ５０に転送すべき旨の処理要求信号を供給する。この処理要求信号が供給されると、物理層受信インターフェースモジュール８２は受信したデータを共有メモリ５０に転送する処理を行う。また、物理層モジュール９０は、物理層受信インターフェースモジュール８２に対して上記処理要求信号を供給するのと同時に、信号線２４０を通じてクロック制御部３０に対してもその要求信号と同じ内容の信号を供給する。
【００２４】
図２は、本発明の通信装置１００における制御部１０または物理層モジュール９０と、回路モジュールと、アービタ４０との間における信号のやりとりの様子を示す図である。図２（ａ）は、制御部１０または物理層モジュール９０と、回路モジュールと、アービタ４０との間における信号のやりとりを示す概念図である。なお、上述したように回路モジュールは、ホストインターフェースモジュール６０と暗号復号モジュール７０と物理層送信インターフェースモジュール８１と、物理層受信インターフェースモジュール８２との総称である。
【００２５】
回路モジュールは、制御部１０または物理層モジュール９０から処理要求（Ｐ＿ＲＥＱ）を受けると、アービタ４０に対して共有メモリ５０へのアクセス要求（Ａ＿ＲＥＱ）を行う。アービタ４０は、アクセス要求（Ａ＿ＲＥＱ）を受け取る。ここで、アクセス要求（Ａ＿ＲＥＱ）が競合した場合は、予め設定された優先順位に従って、アービタ４０が複数の回路モジュールのいずれかに対してアクセス許可（Ａ＿ＲＤＹ）を行う。アクセス要求（Ａ＿ＲＥＱ）が競合しなければ、そのアクセス要求（Ａ＿ＲＥＱ）を行った回路モジュールに対してアービタ４０は、アクセス許可（Ａ＿ＲＤＹ）を行う。このアクセス許可（Ａ＿ＲＤＹ）を受けとった回路モジュールのみが共有メモリ５０にアクセスできる。
【００２６】
アクセス許可（Ａ＿ＲＤＹ）を受けとった回路モジュールは、所定の処理の実行が終了すると処理要求（Ｐ＿ＲＥＱ）をした制御部１０または物理層モジュール９０に対して処理終了報告（Ｐ＿ＡＣＫ）を行う。これにより、回路モジュールにおける処理は終了する。
【００２７】
図２（ｂ）は、制御部１０または物理層モジュール９０から処理要求（Ｐ＿ＲＥＱ）が行われた場合におけるタイミングチャートを示す図である。制御部１０または物理層モジュール９０が回路モジュールに対して処理要求（Ｐ＿ＲＥＱ）を行うと処理要求（Ｐ＿ＲＥＱ）はアサートされる（時刻Ｔ１）。
【００２８】
処理要求（Ｐ＿ＲＥＱ）を受けた回路モジュールは、アービタ４０に対して共有メモリ５０へのアクセス要求（Ａ＿ＲＥＱ）を行い、アクセス要求（Ａ＿ＲＥＱ）はアサートされる（時刻Ｔ２）。ここでアービタ４０は、優先順位に従って共有メモリ５０へのアクセスを許可する場合は回路モジュールにアクセス許可（Ａ＿ＲＤＹ）を行い、アクセス許可（Ａ＿ＲＤＹ）はアサートされる（時刻Ｔ３）。
【００２９】
回路モジュールは、アクセス許可（Ａ＿ＲＤＹ）を受け取ると所定の処理を実行する。回路モジュールにおいて所定の処理が終了すると、回路モジュールは処理終了報告（Ｐ＿ＡＣＫ）を行い、処理終了報告（Ｐ＿ＡＣＫ）はアサートされる。処理終了報告（Ｐ＿ＡＣＫ）がアサートされると、アクセス要求（Ａ＿ＲＥＱ）およびアクセス許可（Ａ＿ＲＤＹ）はデアサートされる（時刻Ｔ４）。処理要求（Ｐ＿ＲＥＱ）が所定時間経過後デアサートされると処理終了報告（Ｐ＿ＡＣＫ）もそれに伴ってデアサートされ（時刻Ｔ５）、本発明の実施の形態における通信装置１００の一連の処理が終了する。
【００３０】
図３は、本発明の実施の形態における通信装置１００におけるアービタ４０の機能を説明する図である。図３（ａ）は、通信装置１００中の一部を示す図である。図２により説明したとおり、回路モジュールは、それぞれ制御部１０または物理層モジュール９０からの処理要求（Ｐ＿ＲＥＱ）を受けると、共有メモリ５０にアクセスするためにアービタ４０に対してアクセス要求（Ａ＿ＲＥＱ）を行う。アービタ４０は、共有メモリ５０に対するアクセスに関する優先順位に従ってアクセス許可（Ａ＿ＲＤＹ）を出すかどうか判断する。アービタ４０からアクセス許可（Ａ＿ＲＤＹ）が出されると、そのアクセス許可（Ａ＿ＲＤＹ）を受けた回路モジュールは共有メモリ５０にアクセスして所定の処理を行えるようになる。
【００３１】
ホストインターフェースモジュール６０がアクセス許可（Ａ＿ＲＤＹ）を受けた場合は、ホスト１１０から供給されたデータを共有メモリ５０に転送するか、または、共有メモリ５０に保持されたデータをホスト１１０に転送する。暗号復号モジュール７０がアクセス許可（Ａ＿ＲＤＹ）を受けた場合は、共有メモリ５０からデータを取得してその取得したデータに対して暗号化処理または復号処理を行う。暗号化処理または復号処理が終了すると、暗号復号モジュール７０はデータを共有メモリ５０に転送する。物理層送信インターフェースモジュール８１がアクセス許可（Ａ＿ＲＤＹ）を受けた場合は、共有メモリ５０からデータを取得して物理層モジュール９０にデータを転送する。物理層受信インターフェースモジュール８２がアクセス許可（Ａ＿ＲＤＹ）を受けた場合は、受信したデータを共有メモリ５０に転送する。
【００３２】
図３（ｂ）は、本発明の実施の形態における通信装置１００のアービタ４０によって共有メモリ５０へのアクセスが制御されている様子を示すタイミングチャート図である。アービタ４０は、上述のように回路モジュールが共有メモリ５０にアクセスする際に各部にあらかじめ優先順位を設定して優先順位の高いものへ優先的にアクセスさせるものである。本発明の実施の形態においては、データの送信の際は、優先順位は、例えば物理層受信インターフェースモジュール８２、物理層送信インターフェースモジュール８１、暗号復号モジュール７０、ホストインターフェースモジュール６０の順として以下に説明する。なお、図３（ｂ）においては、アービタ４０の機能を説明するために制御部１０における回路モジュールに対する制御を考慮せず、各回路モジュールにおけるアクセス要求（Ａ＿ＲＥＱ）が競合している場合を想定している。
【００３３】
回路モジュールが共有メモリ５０にアクセスする際には回路モジュールは、まずアービタ４０に対してアクセス要求（Ａ＿ＲＥＱ）を行う。アービタ４０は、アクセス要求（Ａ＿ＲＥＱ）を受け取ると上述の優先順位に従ってアクセス許可（Ａ＿ＲＤＹ）を行う。このアクセス許可（Ａ＿ＲＤＹ）を受けとった回路モジュールのみが共有メモリ５０にアクセスできる。
【００３４】
なお、一旦、共有メモリ５０へのアクセスを許可されるとアクセス許可（Ａ＿ＲＤＹ）はアサートされ、アクセス許可（Ａ＿ＲＤＹ）がデアサートされるまでは、優先順位に関係なく他の回路モジュールは共有メモリ５０へのアクセスを許可されない。
【００３５】
図３（ｂ）においては、時刻Ｔ１において暗号復号モジュール７０がアービタ４０に対してアクセス要求（Ａ＿ＲＥＱ）を行っている。時刻Ｔ１において暗号復号モジュール７０以外にアービタ４０にアクセス要求（Ａ＿ＲＥＱ）を行っている回路モジュールはないため、アービタ４０は、時刻Ｔ２に暗号復号モジュール７０に対してアクセス許可（Ａ＿ＲＤＹ）を行い、アクセス許可（Ａ＿ＲＤＹ）をアサートする。時刻Ｔ５まで暗号復号モジュール７０のアクセス要求（Ａ＿ＲＥＱ）はアサートされ、それに伴ってアクセス許可（Ａ＿ＲＤＹ）もアサートされている。この間は、暗号復号モジュール７０よりも優先順位の低いホストインターフェースモジュール６０はもちろん暗号復号モジュール７０よりも優先順位の高い物理層送信インターフェースモジュール８１がアービタ４０にアクセス要求（Ａ＿ＲＥＱ）を行っても（時刻Ｔ４）、物理層送信インターフェースモジュール８１に対してアクセス許可（ＲＤＹ）は行われない。
【００３６】
暗号復号モジュール７０のアクセス要求（Ａ＿ＲＥＱ）がデアサートした時刻Ｔ５以降は、ホストインターフェースモジュール６０と物理層送信インターフェースモジュール８１のアクセス要求（Ａ＿ＲＥＱ）が競合しているが、アービタ４０は、優先順位に従って物理層送信インターフェースモジュール８１にアクセス許可（ＲＤＹ）を行う。
【００３７】
物理層送信インターフェースモジュール８１のアクセス要求（Ａ＿ＲＥＱ）は、時刻Ｔ７までアサートされ、それに伴い物理層送信インターフェースモジュール８１に対するアクセス許可（Ａ＿ＲＤＹ）もアサートされている。時刻Ｔ７までは、物理層送信インターフェースモジュール８１よりも優先順位の高い物理層受信インターフェースモジュール８２からのアクセス要求（Ａ＿ＲＥＱ）があってもアービタ４０は、物理層受信インターフェースモジュール８２に対してアクセス許可（ＲＤＹ）を行わない。
【００３８】
物理層送信インターフェースモジュール８１のアクセス要求（Ａ＿ＲＥＱ）がデアサートした時刻Ｔ７以降は、ホストインターフェースモジュール６０と物理層受信インターフェースモジュール８２のアクセス要求（Ａ＿ＲＥＱ）が競合しているが、アービタ４０は優先順位に従って物理層受信インターフェースモジュール８２にアクセス許可（Ａ＿ＲＤＹ）を行う。
【００３９】
物理層受信インターフェースモジュール８２のアクセス要求（Ａ＿ＲＥＱ）がデアサートする時刻Ｔ８以降はアクセス要求（ＲＥＱ）が競合しないため、ホストインターフェースモジュール６０のアクセス要求（ＲＥＱ）がアービタ４０において許可され、ホストインターフェースモジュール６０はアクセス許可（ＲＤＹ）を受け共有メモリ５０にアクセスできる。
【００４０】
図４は、本発明の実施の形態における通信装置１００中のクロック制御部３０を示す図である。クロック制御部３０は、論理和回路３１および３２と、論理積回路３３乃至３８とを備える。
【００４１】
論理和回路３１への入力信号線は、信号線２２１乃至２２４である。なお、図４においては信号線２２１乃至２２４を総称して信号線２２０としている。アービタ４０は、回路モジュールからの共有メモリ５０へのアクセス要求信号に対してアクセス許可信号を供給するが、そのアクセス許可信号は信号線２２０を通じてクロック制御部３０にも供給される。
【００４２】
信号線２２１は、ホストインターフェースモジュール６０に対して供給されるアクセス許可信号と同じ信号が供給される信号線である。また、信号線２２２は、暗号復号モジュール７０に対して供給されるアクセス許可信号と同じ信号が供給される信号線である。また、信号線２２３は、物理層送信インターフェースモジュール８１に対して供給されるアクセス許可信号と同じ信号が供給される信号線である。また、信号線２２４は、物理層受信インターフェースモジュール８２に対して供給されるアクセス許可信号と同じ信号が供給される信号線である。
【００４３】
論理和回路３１は、信号線２２１乃至２２４を通じて供給されたアクセス許可信号の論理和を生成し、その結果を論理和信号として論理積回路３３の入力に信号線２５０を通じて供給する回路である。例えば、供給されたアクセス許可信号がハイレベルにあれば論理和信号はハイレベルになり、それが論理積回路３３の一方の入力になる。
【００４４】
論理和回路３２への入力信号線は、信号線２３１乃至２３３および信号線２４０である。なお、図４においては信号線２３１乃至２３３を総称して信号線２３０としている。制御部１０は、回路モジュールのうちホストインターフェースモジュール６０、暗号復号モジュール７０および物理層送信インターフェースモジュール８１に対して所定の処理を要求する処理要求信号を供給するが、その処理要求信号は信号線２３０を通じてクロック制御部３０にも供給される。また、物理層モジュール９０は、回路モジュールのうち物理層受信インターフェースモジュール８２に対して処理要求信号を供給するが、その処理要求信号は信号線２４０を通じてクロック制御部３０にも供給される。
【００４５】
信号線２３１は、ホストインターフェースモジュール６０に対して供給される処理要求信号と同じ信号が供給される信号線である。また、信号線２３２は、暗号復号モジュール７０に対して供給される処理要求信号と同じ信号が供給される信号線である。また、信号線２３２は、物理層送信インターフェースモジュール８１に対して供給される処理要求信号と同じ信号が供給される信号線である。また、信号線２４０は、物理層受信インターフェースモジュール８２に対して供給される処理要求信号と同じ信号が供給される信号線である。
【００４６】
また、論理和回路３２は、信号線２３１乃至２３３および信号線２４０を通じて供給された信号の論理和を生成し、その結果を論理和信号として論理積回路３８の入力に信号線２６０を通じて供給する回路である。例えば、供給された処理要求信号がハイレベルにあれば論理和信号はハイレベルになり、それが論理積回路３８の一方の入力になる。
【００４７】
論理積回路３３乃至３８は、入力された信号の論理積を生成する回路である。論理積回路３３乃至３８の入力信号線はそれぞれ２つであり、そのうち一方の入力信号線は信号線２１０である。クロック源２０は基準クロック信号を供給し、供給された基準クロック信号は信号線２１０を通じて論理積回路３３乃至３８に入力される。また、クロック源２０は、信号線２７７および信号線２７８を通じて基準クロック信号をそれぞれ物理層モジュール９０および制御部１０に供給する。他方の信号入力線は、論理積回路３３乃至３８それぞれ異なるため以下に説明する。
【００４８】
論理積回路３３の他方の入力信号線は、信号線２５０である。信号線２５０は、上記説明したように論理和回路３１において生成された論理和信号を供給する信号線である。論理積回路３３は、基準クロック信号と論理和回路３１において生成された論理和信号との論理積を生成して論理積信号として出力する。その論理積信号は、クロック信号ＣＬＫ５として信号線２７１を通じて共有メモリ５０に供給される。
【００４９】
クロック信号ＣＬＫ５が出力されるのは、論理和回路３１の一方の入力はクロック源２０からの基準クロック信号が常に供給されている状態にあるため、他方の入力である論理和回路３１から供給される論理和信号がハイレベルにある期間である。論理和回路３１から供給される論理和信号がローレベルにある場合、すなわち、信号線２２０にアクセス許可信号と同じ信号が供給されない場合には、クロック信号ＣＬＫ５は出力されない。
【００５０】
論理積回路３４の他方の入力信号線は、信号線２２１である。信号線２２１は、上記説明したようにホストインターフェースモジュール６０に対して供給されるアクセス許可信号と同じ信号が供給される信号線である。論理積回路３４は、基準クロック信号とホストインターフェースモジュール６０に対して供給されるアクセス許可信号との論理積を生成して論理積信号として出力する。その論理積信号は、クロック信号ＣＬＫ１として信号線２７２を通じてホストインターフェースモジュール６０に供給される。したがって、クロック信号ＣＬＫ１が出力されるのは、ホストインターフェースモジュール６０に対して共有メモリ５０へのアクセスが許可される場合である。
【００５１】
論理積回路３５の他方の入力信号線は、信号線２２２である。信号線２２２は、上記説明したように暗号復号モジュール７０に対して供給されるアクセス許可信号と同じ信号が供給される信号線である。論理積回路３５は、基準クロック信号と暗号復号モジュール７０に対して供給されるアクセス許可信号との論理積を生成して論理積信号として出力する。その論理積信号は、クロック信号ＣＬＫ２として信号線２７３を通じて暗号復号モジュール７０に供給される。したがって、クロック信号ＣＬＫ２が出力されるのは、暗号復号モジュール７０に対して共有メモリ５０へのアクセスが許可される場合である。
【００５２】
論理積回路３６の他方の入力信号線は、信号線２２３である。信号線２２３は、上記説明したように物理層送信インターフェースモジュール８１に対して供給されるアクセス許可信号と同じ信号が供給される信号線である。論理積回路３６は、基準クロック信号と物理層送信インターフェースモジュール８１に対して供給されるアクセス許可信号との論理積を生成して論理積信号として出力する。その論理積信号は、クロック信号ＣＬＫ３として信号線２７４を通じて物理層送信インターフェースモジュール８１に供給される。したがって、クロック信号ＣＬＫ３が出力されるのは、物理層送信インターフェースモジュール８１に対して共有メモリ５０へのアクセスが許可される場合である。
【００５３】
論理積回路３７の他方の入力信号線は、信号線２２４である。信号線２２４は、上記説明したように物理層受信インターフェースモジュール８２に対して供給されるアクセス許可信号と同じ信号が供給される信号線である。論理積回路３７は、基準クロック信号と物理層受信インターフェースモジュール８２に対して供給されるアクセス許可信号との論理積を生成して論理積信号として出力する。その論理積信号は、クロック信号ＣＬＫ４として信号線２７５を通じて物理層受信インターフェースモジュール８２に供給される。したがって、クロック信号ＣＬＫ４が出力されるのは、物理層受信インターフェースモジュール８２に対して共有メモリ５０へのアクセスが許可される場合である。
【００５４】
論理積回路３８の他方の入力信号線は、信号線２６０である。信号線２６０は、上記説明したように論理和回路３２において生成された論理和信号を供給する信号線である。論理積回路３８は、基準クロック信号と論理和回路３２において生成された論理和信号との論理積を生成して論理積信号として出力する。その論理積信号は、クロック信号ＣＬＫ６として信号線２７６を通じてアービタ４０に供給される。クロック信号ＣＬＫ６が出力されるのは、論理積回路３３と同様に考えると他方の入力である論理和回路３２から供給される論理和信号がハイレベルにある期間である。論理和回路３２から供給される論理和信号がローレベルにある場合は、クロック信号ＣＬＫ６は出力されない。
【００５５】
図５は、本発明の実施の形態における共有メモリ５０を示す図である。共有メモリ５０は、メモリモジュール５１と、セレクタ５２乃至５５と、デマルチプレクサ５６とを備える。メモリモジュール５１は、データを保持するものである。メモリモジュール５１は、複数のメモリチップからなるものが想定される。また、メモリモジュール５１には、アドレス端子（ＡＤＤＲ）と、データ書込み端子（ＷＤ）と、データ書込み許可端子（ＷＥ）と、チップイネーブル端子（ＣＥ）と、データ読出し端子（ＲＤ）とクロック端子（ＣＬＫ）が設けられている。
【００５６】
アドレス端子（ＡＤＤＲ）は、メモリモジュール５１において読み出すべきデータのアドレスまたは書き込むべきデータのアドレスを指定するために用いられる端子である。データ書込み端子（ＷＤ）は、データをメモリモジュール５１へ供給するために用いられる端子である。メモリモジュール５１へ供給されるデータはデータ書込み端子（ＷＤ）から供給され、アドレス端子（ＡＤＤＲ）を通じて指定されたアドレスに書き込まれる。
【００５７】
データ書込み制御端子（ＷＥ）は、メモリモジュール５１へのデータの書込みを制御する端子である。例えば、データ書込み制御端子（ＷＥ）にハイレベルの信号を供給した場合にはデータの書込みを可能とし、ローレベルの信号を供給した場合には書き込めない構成にすることが想定される。チップイネーブル端子（ＣＥ）は、メモリとしての動作の有効または無効を制御するための端子であり、例えばメモリモジュール５１中にメモリチップが複数ある場合にデータが書き込まれるメモリチップまたは読み出すべきデータが保持されたメモリチップを指定するために用いられる。
【００５８】
データ読出し端子（ＲＤ）は、データをメモリモジュール５１から出力させる際に用いられる端子である。アドレス端子（ＡＤＤＲ）を通じて指定されたアドレスに保持されたデータがデータ読出し端子（ＲＤ）から出力される。クロック端子（ＣＬＫ）は、共有メモリ５０に対するクロック信号ＣＬＫ５の入力端子である。アドレスの指定、メモリチップの指定、データの書込みおよびデータの読出しは、クロック端子（ＣＬＫ）から入力されるクロック信号ＣＬＫ５に同期して行われる。
【００５９】
次にセレクタ５２乃至５５およびデマルチプレクサ５６について以下に説明する。セレクタ５２への入力線は、信号線２８１乃至２８４であり、出力線はそれぞれ信号線３０１である。なお、信号線２８１は、ホストインターフェースモジュール６０から共有メモリ５０へデータなどを供給するための信号線である。また、信号線２８２は、暗号復号モジュール７０から共有メモリ５０へデータなどを供給するための信号線である。また、信号線２８３は、物理層送信インターフェースモジュール８１から共有メモリ５０へデータなどを供給するための信号線である。また、信号線２８４は、物理層受信インターフェースモジュール８２から共有メモリ５０へデータなどを供給するための信号線である。
【００６０】
セレクタ５２は、アービタ４０から信号線２９０を通じて供給されるセレクト信号に基づいて信号線２８１乃至２８４から入力されたアドレスのいずれかを信号線３０１を通じてメモリモジュール５１のアドレス端子（ＡＤＤＲ）に出力するものである。すなわち、アービタ４０はアクセス許可（Ａ＿ＲＤＹ）を受けた回路モジュールから供給されるアドレスを出力すべき旨のセレクト信号をセレクタ５２に供給する。このセレクト信号を受けたセレクタ５２は、そのセレクト信号に対応する回路モジュールから供給されたアドレスをアドレス端子（ＡＤＤＲ）へ出力する。なお、以下に説明するセレクト信号も上記と同様のセレクト信号である。
【００６１】
セレクタ５３および５４への入力線は、信号線２８１、信号線２８２および信号線２８４であり、出力線はそれぞれ信号線３０２および信号線３０３である。信号線２８１、信号線２８２および信号線２８４については、上記で説明したため説明を省略する。信号線２８１、信号線２８２および信号線２８４を通じてセレクタ５３へは書き込むべきデータが供給され、セレクタ５４へはデータの書込み制御信号が供給される。セレクタ５３はセレクタ５２と同様に、アービタ４０から供給されたセレクト信号に基づいて信号線２８１、信号線２８２および信号線２８４から入力されたデータのいずれかを信号線３０２を通じてデータ書込み端子（ＷＤ）に出力するものである。また、セレクタ５４も同様にアービタ４０から供給されたセレクト信号に基づいて信号線２８１、信号線２８２および信号線２８４から入力されたデータの書込み制御信号のいずれかを信号線３０３を通じてデータ書込み制御端子（ＷＥ）に出力するものである。
【００６２】
セレクタ５５もセレクタ５２と同様に入力線は信号線２８１乃至２８４であり、出力線は信号線３０４である。セレクタ５５も同様にアービタ４０から供給されたセレクト信号に基づいて信号線２８１乃至２８４から入力されたメモリチップを指定する信号のいずれかを信号線３０４を通じてチップイネーブル端子（ＣＥ）に出力するものである。デマルチプレクサ５６への入力線は信号線３０５であり、出力線は信号線２８１乃至２８３である。デマルチプレクサ５６は、アービタ４０から供給されたセレクト信号に基づいてデータ読出し端子（ＲＤ）に接続されている信号線３０５から入力されたデータを信号線２８１乃至２８３のいずれかから回路モジュールに出力するものである。
【００６３】
図６は、本発明の実施の形態における通信装置１００におけるクロック信号のタイミングチャートを示す図である。時刻Ｔ１において制御部１０から出された処理要求（Ｐ＿ＲＥＱＡ）をホストインターフェースモジュール６０が受け取ると図２（ｂ）で説明したように、ホストインターフェースモジュール６０はアービタ４０に対してアクセス要求（Ａ＿ＲＥＱＡ）を行い、アービタ４０からのアクセス許可（Ａ＿ＲＤＹＡ）を受け取る。その後にホストインターフェースモジュール６０は所定のデータ転送処理を行い、データ転送処理が終了すると処理終了報告（Ｐ＿ＡＣＫＡ）を行う。また、回路モジュール間のアクセスにおける調停は、図３で説明した方式に従う。
【００６４】
なお、本発明の実施の形態における通信装置１００においてはその構成の一例としてホストインターフェースモジュール６０、暗号復号モジュール７０および物理層送信インターフェースモジュール８１は制御部１０で制御し、物理層受信インターフェースモジュール８２は物理層モジュール９０で制御するため、ホストインターフェースモジュール６０、暗号復号モジュール７０および物理層送信インターフェースモジュール８１間において動作は競合しない。
【００６５】
すなわち、制御部１０において制御されているホストインターフェースモジュール６０、暗号復号モジュール７０および物理層送信インターフェースモジュール８１はその処理が終了した後に制御部１０に対してそれぞれ処理終了報告（Ｐ＿ＡＣＫＡ）、処理終了報告（Ｐ＿ＡＣＫＢ）および処理終了報告（Ｐ＿ＡＣＫＣ）を行い、この処理終了報告（Ｐ＿ＡＣＫＡ）、処理終了報告（Ｐ＿ＡＣＫＢ）および処理終了報告（Ｐ＿ＡＣＫＣ）のいずれかを受けた後に制御部１０は処理要求（Ｐ＿ＲＥＱＡ）、処理要求（Ｐ＿ＲＥＱＢ）および処理要求（Ｐ＿ＲＥＱＣ）のいずれかを行うため、ホストインターフェースモジュール６０、暗号復号モジュール７０および物理層送信インターフェースモジュール８１間において動作は競合しない。このため、図６におけるタイミングチャートにおいてホストインターフェースモジュール６０、暗号復号モジュール７０および物理層送信インターフェースモジュール８１間において動作は競合していない。
【００６６】
一方、物理層受信インターフェースモジュール８２は、制御部１０ではなく物理層モジュール９０において制御されているため、ホストインターフェースモジュール６０、暗号復号モジュール７０および物理層送信インターフェースモジュール８１のいずれかと動作が競合することがあり得る。この場合は、アービタ４０が所定の優先順位に基づいてこれらの競合を調停することになる。
【００６７】
ここでクロック信号に着目して説明する。アービタ４０は、クロック信号ＣＬＫ６に同期して動作するが、図４で説明したようにアービタ４０へ供給されるクロック信号ＣＬＫ６は、制御部１０または物理層モジュール９０から出される処理要求（Ｐ＿ＲＥＱＡ）、処理要求（Ｐ＿ＲＥＱＢ）、処理要求（Ｐ＿ＲＥＱＣ）および処理要求（Ｐ＿ＲＥＱＤ）のいずれかがアサートされている期間出力される。なお、クロック制御部３０における処理遅延があるため、処理要求（Ｐ＿ＲＥＱＡ）、処理要求（Ｐ＿ＲＥＱＢ）、処理要求（Ｐ＿ＲＥＱＣ）および処理要求（Ｐ＿ＲＥＱＤ）のいずれかがアサートされてから所定の処理遅延の後にクロック信号ＣＬＫ６は出力される。すなわち、図６に示すように処理要求（Ｐ＿ＲＥＱＡ）がアサートされる時刻Ｔ１から所定の処理遅延の後に、クロック信号ＣＬＫ６は出力される。また、処理要求（Ｐ＿ＲＥＱＢ）がアサートされる時刻Ｔ５から所定の処理遅延の後に、クロック信号ＣＬＫ６は出力される。なお、時刻Ｔ５以降は、各回路モジュールに対する処理要求（Ｐ＿ＲＥＱＣ）および処理要求（Ｐ＿ＲＥＱＤ）のいずれかがアサートされているため時刻Ｔ１５までクロック信号ＣＬＫ６の出力は継続される。
【００６８】
また、処理要求（Ｐ＿ＲＥＱＡ）、処理要求（Ｐ＿ＲＥＱＢ）、処理要求（Ｐ＿ＲＥＱＣ）および処理要求（Ｐ＿ＲＥＱＤ）のいずれかがデアサートされてから所定の処理遅延の後にクロック信号ＣＬＫ６は出力されなくなる。すなわち、図６に示すように処理要求（Ｐ＿ＲＥＱＡ）がデアサートされる時刻Ｔ４から所定の処理遅延の後に、クロック信号ＣＬＫ６は出力されなくなる。また、処理要求（Ｐ＿ＲＥＱＣ）がデアサートされる時刻Ｔ１５から所定の処理遅延の後に、クロック信号ＣＬＫ６は出力されなくなる。
【００６９】
また、共有メモリ５０からのデータの書込みや読出しはクロック信号ＣＬＫ５に同期して行われるが、図４で説明したように共有メモリ５０に供給されるクロック信号ＣＬＫ５は、アービタ４０から出されるアクセス許可（Ａ＿ＲＤＹＡ）、アクセス許可（Ａ＿ＲＤＹＢ）、アクセス許可（Ａ＿ＲＤＹＣ）およびアクセス許可（Ａ＿ＲＤＹＤ）のいずれかがアサートされている期間出力される。なお、クロック信号ＣＬＫ５もクロック信号ＣＬＫ６で説明したように処理遅延のため、アクセス許可（Ａ＿ＲＤＹＡ）、アクセス許可（Ａ＿ＲＤＹＢ）、アクセス許可（Ａ＿ＲＤＹＣ）およびアクセス許可（Ａ＿ＲＤＹＤ）のいずれかがアサートされてから所定の処理遅延の後に、クロック信号ＣＬＫ５は出力される。すなわち、図６においてアクセス許可（Ａ＿ＲＤＹＡ）がアサートされる時刻Ｔ２から所定の処理遅延の後に、クロック信号ＣＬＫ５は出力される。また、アクセス許可（Ａ＿ＲＤＹＢ）がアサートされる時刻Ｔ６から所定の処理遅延の後に、クロック信号ＣＬＫ５は出力される。また、アクセス許可（Ａ＿ＲＤＹＤ）がアサートされる時刻Ｔ１０から所定の処理遅延の後に、クロック信号ＣＬＫ５は出力される。また、アクセス許可（Ａ＿ＲＤＹＣ）がアサートされる時刻Ｔ１３から所定の処理遅延の後に、クロック信号ＣＬＫ５は出力される。
【００７０】
また、アクセス許可（Ａ＿ＲＤＹＡ）、アクセス許可（Ａ＿ＲＤＹＢ）、アクセス許可（Ａ＿ＲＤＹＣ）およびアクセス許可（Ａ＿ＲＤＹＤ）のいずれかがデアサートされてから所定の処理遅延の後にクロック信号ＣＬＫ５は出力されなくなる。すなわち、図６においてアクセス許可（Ａ＿ＲＤＹＡ）がデアサートされる時刻Ｔ３から所定の処理遅延の後にクロック信号ＣＬＫ５は出力されなくなる。また、アクセス許可（Ａ＿ＲＤＹＢ）がデアサートされる時刻Ｔ８から所定の処理遅延の後に、クロック信号ＣＬＫ５は出力されなくなる。また、アクセス許可（Ａ＿ＲＤＹＤ）がデアサートされる時刻Ｔ１１から所定の処理遅延の後に、クロック信号ＣＬＫ５は出力されなくなる。また、アクセス許可（Ａ＿ＲＤＹＣ）がデアサートされる時刻Ｔ１４から所定の処理遅延の後に、クロック信号ＣＬＫ５は出力されなくなる。
【００７１】
また、ホストインターフェースモジュール６０、暗号復号モジュール７０、物理層送信インターフェースモジュール８１および物理層受信インターフェースモジュール８２は、それぞれクロック信号ＣＬＫ１乃至ＣＬＫ４に同期して動作するが、図４で説明したようにクロック信号ＣＬＫ１乃至ＣＬＫ４は、それぞれホストインターフェースモジュール６０、暗号復号モジュール７０、物理層送信インターフェースモジュール８１および物理層受信インターフェースモジュール８２に対するアクセス許可（Ａ＿ＲＤＹＡ）、アクセス許可（Ａ＿ＲＤＹＢ）アクセス許可（Ａ＿ＲＤＹＤ）およびアクセス許可（Ａ＿ＲＤＹＣ）がアサートされている期間に出力される。なお、クロック信号ＣＬＫ１乃至ＣＬＫ４についても上記で説明したのと同様に所定の処理遅延の後に出力される。
【００７２】
すなわち、ホストインターフェースモジュール６０に対するアクセス許可（Ａ＿ＲＤＹＡ）がアサートされる時刻Ｔ２から所定の処理遅延の後に、クロック信号ＣＬＫ１は出力される。また、ホストインターフェースモジュール６０に対するアクセス許可（Ａ＿ＲＤＹＡ）がデアサートされる時刻Ｔ３から所定の処理遅延の後に、クロック信号ＣＬＫ１は出力されなくなる。
【００７３】
また、暗号復号モジュール７０に対するアクセス許可（Ａ＿ＲＤＹＢ）がアサートされる時刻Ｔ６から所定の処理遅延の後に、クロック信号ＣＬＫ２は出力される。また、暗号復号モジュール７０に対するアクセス許可（Ａ＿ＲＤＹＢ）がデアサートされる時刻Ｔ８から所定の処理遅延の後に、クロック信号ＣＬＫ２は出力されなくなる。
【００７４】
また、物理層送信インターフェースモジュール８１に対するアクセス許可（Ａ＿ＲＤＹＣ）がアサートされる時刻Ｔ１３から所定の処理遅延の後に、クロック信号ＣＬＫ３は出力される。また、物理層送信インターフェースモジュール８１に対するアクセス許可（Ａ＿ＲＤＹＣ）がデアサートされる時刻Ｔ１４から所定の処理遅延の後に、クロック信号ＣＬＫ３は出力されなくなる。
【００７５】
また、物理層受信インターフェースモジュール８２に対するアクセス許可（Ａ＿ＲＤＹＤ）がアサートされる時刻Ｔ１０から所定の処理遅延の後に、クロック信号ＣＬＫ４は出力される。また、物理層受信インターフェースモジュール８２に対するアクセス許可（Ａ＿ＲＤＹＤ）がデアサートされる時刻Ｔ１１から所定の処理遅延の後に、クロック信号ＣＬＫ４は出力されなくなる。
【００７６】
図７は、本発明の実施の形態における通信装置１００において他の通信装置へデータを送信する際のデータの流れと通信装置１００におけるデータの流れを示す図である。ここでは、ＲＴＳ（Request to Send）からＡＣＫ（ACKnowledgement）までのやりとりを１サイクルとし、１４１マイクロ秒（μｓｅｃ）で１５００バイト（Ｂｙｔｅ）のデータを送信している。
【００７７】
通信装置１００から他の通信装置にデータを送信する場合は、まず通信装置１００は、他の通信装置に対してＲＴＳを送信する。なお、ＲＴＳは通信装置が他の通信装置に対してデータを送信する旨を要求するメッセージである。このＲＴＳの送信においては、１５μｓｅｃを要するものとしている。
【００７８】
ＲＴＳの送信後、他の通信装置は、通信装置１００に対してＣＴＳ（Clear to Send）を送信する。なお、ＣＴＳは、ＲＴＳを受信した通信装置がＲＴＳを送信した通信装置に対して返信するデータを送信してもよい旨のメッセージである。このＣＴＳの送信においても１５μｓｅｃを要するものとしている。
【００７９】
通信装置１００は、ＣＴＳを受信するとデータの送信を開始する。まず、通信装置１００は、プリアンブルやヘッダーなどを送信する。これらの送信が終了した後に１５００Ｂｙｔｅのデータを送信する。通信装置１００が１５００Ｂｙｔｅのデータを全て送信し、他の通信装置において受信が完了すると他の通信装置は、ＡＣＫを通信装置１００に返信する。なお、ＡＣＫは、データを受信した通信装置がデータを送信した通信装置に返信するメッセージであり、データの送信が正常に終了した旨を示すものある。通信装置１００においてＡＣＫを受信すると１５００Ｂｙｔｅのデータの送信が完了する。
【００８０】
ここで通信装置１００内におけるデータの流れに着目する。通信装置１００において、ＲＴＳの送信後にホストインターフェースモジュール６０は、共有メモリ５０にデータを転送する（処理＃１）。この転送においては、１６．３９μｓｅｃを要するものとしている。共有メモリ５０に転送されたデータは、次に暗号復号モジュール７０において暗号化処理を行うため暗号復号モジュール７０に転送される。このデータを暗号復号モジュール７０において暗号化処理を行い、暗号化処理が終了すると、暗号復号モジュール７０は、暗号化したデータを共有メモリ５０に転送する（処理＃２）。この一連の暗号化に関する処理（処理＃２）には、１７．００μｓｅｃを要するものとしている。
【００８１】
共有メモリ５０に転送された暗号化されたデータは、物理層送信インターフェースモジュール８１に転送される（処理＃３）。この処理には、７．７８μｓｅｃを要するものとしている。その後物理層送信インターフェースモジュール８１は、物理層モジュール９０にデータを転送して実際にデータの送信が開始されることになる。
【００８２】
図８は、図７における１サイクル１４１μｓｅｃで１５００Ｂｙｔｅのデータを送信した場合を想定し、シミュレーションを用いて測定した消費電力のデータである。図８（ａ）は、各回路モジュールにおける消費電力を示すデータであり、その結果は以下の通りとなった。暗号復号モジュール７０におけるクロック信号ＣＬＫ２供給時の消費電力は、２７．６ミリワット（ｍＷ）である。共有メモリ５０におけるクロック信号ＣＬＫ５供給時の消費電力は、６４．４ｍＷである。物理層受信インターフェースモジュール８２におけるクロック信号ＣＬＫ４供給時の消費電力は、５９．３ｍＷである。物理層送信インターフェースモジュール８１におけるクロック信号ＣＬＫ３供給時の消費電力は、２７．８ｍＷである。ホストインターフェースモジュール６０におけるクロック信号ＣＬＫ１供給時の消費電力は、５３．８ｍＷである。
【００８３】
図８（ｂ）は、本発明の実施の形態における通信装置１００と図９に示す従来の通信装置５００の消費電力のデータを示す図である。図８（ｂ）中の最上段における「ホストＩ／Ｆモジュール⇒共有メモリ」４１１は、ホストインターフェースモジュール６０から共有メモリ５０へのデータ転送動作を示すものである。また、「共有メモリ⇔暗号復号モジュール」４１２は、暗号復号モジュール７０において共有メモリ５０からデータを取得して暗号化した後に、暗号化したデータを共有メモリ５０へ転送する暗号化処理動作を示すものである。また、「共有メモリ⇒物理層送信Ｉ／Ｆモジュール」４１３は、共有メモリ５０から物理層送信インターフェースモジュール８１へのデータ転送動作を示すものである。「その他」４１４は、上記以外における通信装置の動作を示すものである。
【００８４】
最左側の暗号復号モジュール欄４０１、共有メモリ欄４０２、物理層受信インターフェースモジュール欄４０３、物理層送信インターフェースモジュール欄４０４およびホストインターフェースモジュール欄４０５は、「ホストＩ／Ｆモジュール⇒共有メモリ」４１１、「共有メモリ⇔暗号復号モジュール」４１２、「共有メモリ⇒物理層送信Ｉ／Ｆモジュール」４１３および「その他」４１４における動作においてクロック信号が供給されている回路モジュールを示すものである。例えば、「ホストＩ／Ｆモジュール⇒共有メモリ」４１１において共有メモリ欄４０２とホストインターフェースモジュール欄４０５に対応する部分には「○」が表示され、その他の部分には「×」が表示されているが、これは、「ホストＩ／Ｆモジュール⇒共有メモリ」４１１に対応する動作においては、共有メモリ５０とホストインターフェースモジュール６０のみにクロック信号が供給されていることを示すものである。
【００８５】
また、「その他」４１４において共有メモリ欄４０２に対応する部分に「△」が表示されているが、これは本発明の実施の形態における通信装置１００においてクロック信号は供給されていないが、従来における通信装置５００においてはクロック信号が供給されていることを示すものである。
【００８６】
以上に基づいて図８（ｂ）を参照すると、「ホストＩ／Ｆモジュール⇒共有メモリ」４１１においては、共有メモリ５０とホストインターフェースモジュール６０のみにクロック信号が供給されており、ここでの消費電力は共有メモリ５０とホストインターフェースモジュール６０で消費されるものである。図８（ａ）における消費電力のデータを参照すると、本発明の実施の形態における通信装置１００における「ホストＩ／Ｆモジュール⇒共有メモリ」４１１での消費電力は、６４．４ｍＷ＋５３．８ｍＷ＝１１８．２ｍＷになる。従来における通信装置５００も同様に「ホストＩ／Ｆモジュール⇒共有メモリ」４１１においては、共有メモリ５０５とホストインターフェースモジュール５０６のみにクロック信号が供給されているため同様に１１８．２ｍＷになる。
【００８７】
また、「共有メモリ⇔暗号復号モジュール」４１２および「共有メモリ⇒物理層送信Ｉ／Ｆモジュール」４１３についても同様に見ると、それぞれ９２．０ｍＷ、９２．２ｍＷが消費される電力になる。この場合においても上記と同様本発明の実施の形態における通信装置１００と従来における通信装置５００とで消費される電力は変わらない。
【００８８】
「その他」４１４は、本発明の実施の形態における通信装置１００においては、どの回路モジュールに対してもクロック信号は供給されないが、従来における通信装置５００においては、常に共有メモリ５０５にクロック信号が供給されているため消費電力の値は異なる。すなわち、「その他」４１４において本発明の実施の形態における通信装置１００での消費電力は０ｍＷになるが、従来における通信装置５００での消費電力は６４．４ｍＷになる。この部分が本発明の実施の形態における通信装置１００と従来における通信装置５００との消費電力の差になる。
【００８９】
本発明の実施の形態における通信装置１００と従来における通信装置５００との消費電力を算出すると、本発明の実施の形態における通信装置１００は次のようになる。｛（１１８．２ｍＷ×１６．３９μｓｅｃ）＋（９２．０ｍＷ×１７．００μｓｅｃ）＋（９２．２ｍＷ×７．７８μｓｅｃ）＋（０．０ｍＷ×９９．８３μｓｅｃ）｝／１４１．００μｓｅｃ≒２９．９ｍＷ。従来における通信装置５００は、次のようになる。｛（１１８．２ｍＷ×１６．３９μｓｅｃ）＋（９２．０ｍＷ×１７．００μｓｅｃ）＋（９２．２ｍＷ×７．７８μｓｅｃ）＋（６４．４ｍＷ×９９．８３μｓｅｃ）｝／１４１．００μｓｅｃ≒７５．５ｍＷ。なお、時間４２３は、「ホストＩ／Ｆモジュール⇒共有メモリ」４１１、「共有メモリ⇔暗号復号モジュール」４１２、「共有メモリ⇒物理層送信Ｉ／Ｆモジュール」４１３および「その他」４１４における動作においてクロック信号が供給されている時間である。
【００９０】
本発明の実施の形態における通信装置１００は、従来における通信装置５００と比較すると１サイクル１４１μｓｅｃで１５００Ｂｙｔｅのデータを送信する場合で７５．５ｍＷ−２９．９ｍＷ＝４５．４ｍＷもの電力を低減できることになる。
【００９１】
このように、本発明の実施の形態によれば、共有メモリ５０および回路モジュールなどは、共有メモリに対しての回路モジュールからのアクセスがある時のみクロック信号が供給されるため、必要最小限のクロック信号の供給で動作する。これにより、消費電力の低減を図ることが可能となる。特に近年メモリの大容量化が進んでいるため、共有メモリに対する消費電力の低減は効果が大きい。
【００９２】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【００９３】
すなわち、請求項１において、共有メモリは、例えば、共有メモリ５０に対応する。また、クロック源は、例えば、クロック源２０に対応する。また、アクセス調停手段は、例えば、アービタ４０に対応する。また、クロック制御手段は、例えば、クロック制御部３０に対応する。
【００９４】
また、請求項２において、第１の論理和信号生成手段は、例えば、論理和回路３１に対応する。また、メモリクロック信号生成手段は、例えば、論理積回路３３に対応する。
【００９５】
また、請求項３において、モジュールクロック信号生成手段は、例えば、論理積回路３４乃至３７に対応する。
【００９６】
また、請求項４において、回路モジュール制御手段は、例えば、制御部１０または物理層モジュール９０に対応する。
【００９７】
また、請求項５において、第２の論理和信号生成手段は、例えば、論理和回路３２に対応する。また、アクセス調停クロック信号生成手段は、例えば、論理積回路３８に対応する。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施の形態における通信装置１００の構成の一例を示す図である。
【図２】本発明の通信装置１００における制御部１０または物理層モジュール９０と、回路モジュールと、アービタ４０との間における信号のやりとりの様子を示す図である。
【図３】本発明の実施の形態における通信装置１００におけるアービタ４０の機能を説明する図である。
【図４】本発明の実施の形態における通信装置１００中のクロック制御部３０を示す図である。
【図５】本発明の実施の形態における共有メモリ５０を示す図である。
【図６】本発明の実施の形態における通信装置１００におけるクロック信号のタイミングチャートを示す図である。
【図７】本発明の実施の形態における通信装置１００において他の通信装置へデータを送信する際のデータの流れと通信装置１００内におけるデータの流れを示す図である。
【図８】図７における１サイクル１４１μｓｅｃで１５００Ｂｙｔｅのデータを送信した場合を想定し、シミュレーションを用いて測定した消費電力のデータである。
【図９】従来における通信装置５００の構成を示す図である。
【符号の説明】
【００９９】
１０、５０２  制御部
２０、５０１  クロック源
３０  クロック制御部
３１、３２    論理和回路
３３、３４、３５、３６、３７、３８  論理積回路
４０  アービタ
５０、５０５  共有メモリ
５１  メモリモジュール
５２、５３、５４、５５  セレクタ
５６  デマルチプレクサ
６０、５０６  ホストインターフェースモジュール
７０、５０７  暗号復号モジュール
８１、５０８  物理層送信インターフェースモジュール
８２、５０９  物理層受信インターフェースモジュール
９０、５０３  物理層モジュール
１００、５００  通信装置
１１０  ホスト
５０４  アービタ兼クロック制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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