(57)【要約】    【課題】  読み出し精度の高い強誘電体メモリ装置を提供する。    【解決手段】  強誘電体キャパシタにかかる電圧を第１の電圧から第２の電圧に変化させ、さらに第２の電圧から第１の電圧に変化させて、強誘電体キャパシタに蓄積された、記憶データに基づく第１の蓄積電荷をビット線に放出させて、強誘電体キャパシタから記憶データを読み出し、第１の蓄積電荷を、ビット線からデータ線に転送して第１のキャパシタに蓄積させ、記憶データが読み出された強誘電体キャパシタにかかる電圧を第１の電圧から第２の電圧に変化させて、強誘電体キャパシタに蓄積された第２の蓄積電荷をビット線に放出させ、第２の蓄積電荷をビット線からデータ線に転送して第２のキャパシタに蓄積させ、第１のキャパシタに蓄積された第１の蓄積電荷、及び第２のキャパシタに蓄積された第２の蓄積電荷に基づいて、記憶データを判定する強誘電体メモリ装置。【選択図】  図１
2006092704.tif 000002
【特許請求の範囲】
【請求項１】
記憶データを記憶する強誘電体キャパシタ、及び当該強誘電体キャパシタに接続されたビット線を備えた強誘電体メモリ装置であって、
前記強誘電体キャパシタにかかる電圧を制御して、当該強誘電体キャパシタに蓄積された電荷を前記ビット線に放出させる制御部と、
データ線に接続されており、前記強誘電体キャパシタに蓄積された電荷が前記ビット線に放出されたときに、当該電荷を前記ビット線から前記データ線に転送する電荷転送部と、
前記データ線に転送された電荷を蓄積する第１のキャパシタ及び第２のキャパシタと、
前記第１のキャパシタ及び前記第２のキャパシタに蓄積された電荷に基づいて、前記記憶データを判定する判定部と、
を備え、
前記制御部は、前記強誘電体キャパシタにかかる電圧を第１の電圧から第２の電圧に変化させ、さらに前記第２の電圧から前記第１の電圧に変化させて、前記強誘電体キャパシタに蓄積された、前記記憶データに基づく第１の蓄積電荷を前記ビット線に放出させて、前記強誘電体キャパシタから前記記憶データを読み出し、
前記電荷転送部は、前記第１の蓄積電荷を、前記ビット線から前記データ線に転送して前記第１のキャパシタに蓄積させ、
前記制御部は、前記記憶データが読み出された前記強誘電体キャパシタにかかる電圧を前記第１の電圧から前記第２の電圧に変化させて、前記強誘電体キャパシタに蓄積された第２の蓄積電荷を前記ビット線に放出させ、
前記電荷転送部は、前記第２の蓄積電荷を前記ビット線から前記データ線に転送して前記第２のキャパシタに蓄積させ、
前記判定部は、前記第１のキャパシタに蓄積された前記第１の蓄積電荷、及び前記第２のキャパシタに蓄積された前記第２の蓄積電荷に基づいて、前記記憶データを判定することを特徴とする強誘電体メモリ装置。
【請求項２】
前記電荷転送部は、入力が前記ビット線に接続され、出力が前記データ線に接続された積分回路を有することを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記センスアンプの出力と前記ビット線とを接続するか否かを切り換えるスイッチをさらに備えたことを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
前記第１のキャパシタが前記第１の蓄積電荷を蓄積したときに、前記データ線を接地する接地部をさらに備え、
前記制御部は、前記データ線が接地されたときに、前記強誘電体キャパシタにかかる電圧を制御して、前記第２の蓄積電荷を前記ビット線に放出させることを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
【請求項５】
前記接地部は、前記データ線を接地するとともに、前記ビット線を接地することを特徴とする請求項１から４のいずれか１項に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。本発明は、特に、記憶データの読み出しの信頼性が高い強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来の強誘電体メモリ装置として、特開平１１−１９１２９５号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来の強誘電体メモリ装置は、メモリセルからデータを読み出した後、同一のメモリセルに強誘電体が非反転状態で読み出されるデータ"０"を書き込み、再度同一のメモリセルから２回目の読み出しを行い、２回目に読み出したデータをリファレンスとして１回目に読み出したデータをセンスアンプによって検出する。
【０００３】
【特許文献１】特開平１１−１９１２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の強誘電体メモリ装置は、１回目に読み出したデータと２回目に読み出したリファレンス電圧が同電圧となる場合があるため、１回目に読み出したデータと２回目に読み出したリファレンス電圧との間にオフセットを持たせる手段を持つ必要がある。
【０００５】
このオフセットを持たせる手段により、１回目に読み出したデータと２回目に読み出したリファレンス電圧との間にオフセットを持たせると、当該オフセットは常に略一定の値となる。
【０００６】
しかしながら、当該オフセットを略一定の値としてしまうと、例えば、各強誘電体キャパシタ間に特性のばらつきがある場合や、強誘電体キャパシタの特性が径時変化によって変化した場合に、十分な読み出しマージンを確保できず、記憶データを精度良く読み出すことができないという問題が生じていた。
【０００７】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一形態によれば、記憶データを記憶する強誘電体キャパシタ、及び当該強誘電体キャパシタに接続されたビット線を備えた強誘電体メモリ装置であって、強誘電体キャパシタにかかる電圧を制御して、当該強誘電体キャパシタに蓄積された電荷をビット線に放出させる制御部と、データ線に接続されており、強誘電体キャパシタに蓄積された電荷がビット線に放出されたときに、当該電荷をビット線からデータ線に転送する電荷転送部と、データ線に転送された電荷を蓄積する第１のキャパシタ及び第２のキャパシタと、第１のキャパシタ及び第２のキャパシタに蓄積された電荷に基づいて、記憶データを判定する判定部と、を備え、制御部は、強誘電体キャパシタにかかる電圧を第１の電圧から第２の電圧に変化させ、さらに第２の電圧から第１の電圧に変化させて、強誘電体キャパシタに蓄積された、記憶データに基づく第１の蓄積電荷をビット線に放出させて、強誘電体キャパシタから記憶データを読み出し、電荷転送部は、第１の蓄積電荷を、ビット線からデータ線に転送して第１のキャパシタに蓄積させ、制御部は、記憶データが読み出された強誘電体キャパシタにかかる電圧を第１の電圧から第２の電圧に変化させて、強誘電体キャパシタに蓄積された第２の蓄積電荷をビット線に放出させ、電荷転送部は、第２の蓄積電荷をビット線からデータ線に転送して第２のキャパシタに蓄積させ、判定部は、第１のキャパシタに蓄積された第１の蓄積電荷、及び第２のキャパシタに蓄積された第２の蓄積電荷に基づいて、記憶データを判定することを特徴とする強誘電体メモリ装置を提供する。
【０００９】
上記構成では、強誘電体キャパシタに第２の電圧をかけ、さらに第１の電圧に戻したときにデータ線に転送された蓄積電荷を第１のキャパシタに蓄積させ、その後、強誘電体キャパシタにさらに第２の電圧をかけたときにデータ線に転送された蓄積電荷を第２のキャパシタに蓄積させることとなる。そして、上記構成では、第２の蓄積電荷がデータ線に転送されたとき、当該データ線は、強誘電体キャパシタから読み出された記憶データに関わらず、略同じ所定の電圧となるところ、第１の蓄積電荷がデータ線に転送されたとき、当該データ線は、記憶データに応じて当該所定の電圧より高い電圧となるか、又は低い電圧となる。すなわち、上記構成では、当該所定の電圧は、記憶データに応じて、当該記憶データが読み出されたときのデータ線の電圧に対して一定の関係を保つよう生成されることとなる。したがって、上記構成によれば、個々の強誘電体キャパシタの特性にばらつきがあったり、強誘電体キャパシタが経時変化等で劣化したりしたとしても、上記一定の関係が保たれるため、精度よく記憶データを判定することができる。
【００１０】
「転送」とは、ビット線の蓄積電荷をそのままデータ線に移動させること、及びビット線の蓄積電荷を減少させるとともに、減少した当該蓄積電荷に相当する電荷を、他の電荷供給源からデータ線に供給することを含む。また、「転送」とは、ビット線に放出された電荷の一部をデータ線に転送することを含む。「蓄積」とは、データ線に転送された電荷の一部を蓄積することを含む。
【００１１】
また、上記強誘電体メモリ装置において、電荷転送部は、入力がビット線に接続され、出力がデータ線に接続された積分回路を有することが好ましい。
【００１２】
上記構成では、第１の蓄積電荷及び第２の蓄積電荷がビット線に放出されたときに、当該ビット線の電圧の変動を抑えるとともに、当該ビット線に放出された電荷をデータ線に転送することができる。すなわち、蓄積電荷をビット線に放出させてデータ線に転送した後も、当該強誘電体キャパシタにかかる電圧は当該所定の電圧のまま保持されることとなる。したがって、上記構成によれば、記憶データを読み出すときに、強誘電体キャパシタにかかる電圧を大きくとることができるため、さらに精度よく記憶データを判定することができる。
【００１３】
上記強誘電体メモリ装置は、センスアンプの出力とビット線とを接続するか否かを切り換えるスイッチをさらに備えたことが好ましい。
【００１４】
上記構成では,スイッチは、センスアンプの出力をビット線に供給するか否かを切り換えることができる。したがって、上記構成によれば、センスアンプの出力に応じて、記憶データが読み出された強誘電体キャパシタが接続されたビット線の電圧を制御して、強誘電体キャパシタに当該記憶データを再書き込みすることができる。
【００１５】
上記強誘電体メモリ装置は、第１のキャパシタが第１の蓄積電荷を蓄積したときに、データ線を接地する接地部をさらに備え、制御部は、データ線が接地されたときに、強誘電体キャパシタにかかる電圧を制御して、第２の蓄積電荷をビット線に放出させることが好ましい。
【００１６】
上記構成では、データ線に蓄積された電荷が除去された後に、第２の蓄積電荷がデータ線に転送されることとなる。したがって、上記構成によれば、第２のキャパシタに転送される、基準となる第２の蓄積電荷の電荷量を正確に制御することができる。ここで、「データ線が接地されたとき」とは、データ線を接地した後に浮遊状態としたときを含む。
【００１７】
上記強誘電体メモリ装置において、接地部は、データ線を接地するとともに、ビット線を接地することが好ましい。
【００１８】
上記構成では、さらにビット線に蓄積された電荷が除去された後に,第２の蓄積電荷が当該ビット線に放出され、データ線に転送されることとなる。したがって、上記構成によれば、第２のキャパシタに転送される、基準となる第２の蓄積電荷の電荷量をさらに正確に制御することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の一実施形態にかかる強誘電体メモリ装置１００の回路構成を示す図である。強誘電体メモリ装置１００は、メモリセルアレイ１１０と、制御部の一例であるワード線制御部１１２及びプレート線制御部１１４と、接地部の一例である接地回路１２０と、電荷転送部の一例である積分回路１３０と、第１のキャパシタ１４０及び第２のキャパシタ１４２と、判定部の一例であるセンスアンプ１４８とを備えて構成される。
【００２１】
メモリセルアレイ１１０は、アレイ状に配置され、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬに接続された複数のメモリセルＭＣを有する。各メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲ及び強誘電体キャパシタＣを有して構成される。ｎ型ＭＯＳトランジスタＴＲは、ソース及びドレインの一方がビット線ＢＬに接続され、他方が強誘電体キャパシタＣの一方端に接続されており、ゲートがワード線ＷＬに接続されている。強誘電体キャパシタＣは、他方端がプレート線ＰＬに接続されている。すなわち、ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬの電圧に基づいて、強誘電体キャパシタＣをビット線ＢＬに接続するか否かを切り換える。
【００２２】
ワード線制御部１１２及びプレート線制御部１１４は、それぞれワード線ＷＬ及びプレート線ＰＬの電圧を制御する。ワード線制御部１１２は,ワード線ＷＬに供給する電圧を制御して、強誘電体キャパシタＣの一方端をビット線ＢＬに接続するか否かを制御する。プレート線制御部１１４は、プレート線ＰＬに供給する電圧を制御して、強誘電体キャパシタＣの他方端の電圧を制御する。
【００２３】
接地回路１２０は、ｎ型ＭＯＳトランジスタ１２２、１２４、及び１２６を有して構成される。ｎ型ＭＯＳトランジスタ１２２は、ソース及びドレインの一方がビット線ＢＬに接続され、他方が後述するデータ線ＤＬ及び積分回路１３０の出力に接続されており、ゲートの電圧に基づいて、ビット線ＢＬとデータ線ＤＬとを略同電圧とする。
【００２４】
ｎ型ＭＯＳトランジスタ１２４及び１２６は、それぞれソースが接地されており、ドレインがビット線ＢＬ及びデータ線ＤＬに接続されている。また、ｎ型ＭＯＳトランジスタ１２２、１２４、及び１２６のゲートには、信号ＲＳＴが供給されている。すなわち、接地回路１２０は、信号ＲＳＴの電圧に基づいて、ビット線ＢＬ及びデータ線ＤＬの電圧を接地電圧（０Ｖ）とする。
【００２５】
積分回路１３０は、オペアンプ１３２と積分用キャパシタ１３４とを有して構成される。オペアンプ１３２は、入力端子が接地されており、反転入力端子がビット線ＢＬに接続されている。積分用キャパシタ１３４は、一方端がオペアンプ１３２の出力端子に接続されており、他方端がオペアンプ１３２の反転入力端子に接続されている。また、オペアンプ１３２の出力端子及び積分用キャパシタ１３４の一方端は、データ線ＤＬ及び接地回路１２０に接続されている。
【００２６】
第１のキャパシタ１４０は、一方端がセンスアンプ１４８の一方の入力端子及びｎ型ＭＯＳトランジスタ１４４を介してデータ線ＤＬに接続されており、他方端が接地されている。第２のキャパシタ１４２は、一方端がセンスアンプ１４８の他方の入力端子及びｎ型ＭＯＳトランジスタ１４６を介してデータ線ＤＬに接続さており、他方端が接地されている。ｎ型ＭＯＳトランジスタ１４４及び１４６は、それらのゲートに供給される信号ＳＷ１及びＳＷ２に基づいて、第１のキャパシタ及び第２のキャパシタの一方又は双方の一方端を、データ線ＤＬに接続するか否かを切り換える。
【００２７】
センスアンプ１４８は、一方の入力端子が第１のキャパシタ１４０に接続され、他方の入力端子が第２のキャパシタ１４２に接続されており、第１のキャパシタ１４０の一方端の電圧と第２のキャパシタ１４２の一方端の電圧とを比較して、強誘電体キャパシタＣに記憶された記憶データを判定する。
【００２８】
図２は、本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１及び図２を参照して、本実施形態の強誘電体メモリ装置１００の動作について説明する。
【００２９】
以下の例において各信号は、Ｌ論理又はＨ論理を示すディジタル信号である。以下の例において、各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置１００の駆動電圧ＶＣＣである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００３０】
まず、信号ＲＳＴをＶＣＣとし、ｎ型ＭＯＳトランジスタ１２２、１２４、１２６をそれぞれオンして、ビット線ＢＬ及びデータ線ＤＬを０Ｖとする。そして、信号ＲＳＴを０Ｖとして、ビット線ＢＬとデータ線ＤＬとを電気的に切り離すとともに、ビット線ＢＬ及びデータ線ＤＬを浮遊状態とする。これにより、ビット線ＢＬ及びデータ線ＤＬが０Ｖにプリチャージされる。
【００３１】
次に、ワード線制御部１１２がワード線ＷＬの電圧をＶＣＣとして、ｎ型ＭＯＳトランジスタＴＲをオンし、強誘電体キャパシタＣの一方端をビット線ＢＬと接続する。そして、信号ＯＮをＶＣＣとして積分回路１３０を動作状態とし、また、信号ＳＷ１をＶＣＣとして第１のキャパシタ１４０をデータ線ＤＬに接続する。
【００３２】
次に、プレート線制御部１１４が、プレート線ＰＬの電圧をＶＣＣとする。これにより、強誘電体キャパシタＣの一方端の電圧を基準として、強誘電体キャパシタＣには＋ＶＣＣの電圧がかかる。これにより、強誘電体キャパシタＣに記憶された記憶データの１回目の読み出しが行われ、当該記憶データに応じて、ビット線ＢＬに所定の電荷が放出される。このとき、強誘電体キャパシタＣからビット線ＢＬに放出される電荷を、図３を用いて説明する。
【００３３】
図３は、強誘電体キャパシタＣのヒステリシス特性を示す図である。同図において、横軸は強誘電体キャパシタＣにかかる電圧を示し、縦軸は強誘電体キャパシタＣに蓄積される電荷量を示す。
【００３４】
強誘電体キャパシタＣに記憶された記憶データが"１"の場合、初期状態、すなわち、強誘電体キャパシタＣにかかる電圧が０Ｖであるときにおいて、強誘電体キャパシタＣのヒステリシス特性はＡ点にある。
【００３５】
そして、プレート線制御部１１４がプレート線ＰＬの電圧をＶＣＣとして、強誘電体キャパシタＣに＋ＶＣＣの電圧をかけると、強誘電体キャパシタＣのヒステリシス特性はＢ点に移動する。それに伴い、強誘電体キャパシタＣの蓄積電荷として、Ｑ１＋Ｑ２がビット線ＢＬに放出される。
【００３６】
蓄積電荷がビット線ＢＬに放出されると,積分回路１３０は、放出された蓄積電荷をデータ線ＤＬに転送する。具体的には、オペアンプ１３２が、その反転入力端子（−）に接続されたビット線ＢＬの電圧が上昇し始めると、それに応じて、データ線ＤＬに電圧を下降させる。そして、データ線ＤＬの電圧が下降すると、それに接続された積分用キャパシタ１３４の一方端の電圧も下降し、それに応じて、積分用キャパシタ１３４の他方端、すなわち、ビット線ＢＬの電圧も下降する。すなわち、積分回路１３０は、ビット線ＢＬの電圧に応じて、データ線ＤＬの電圧を変動させるとともに、ビット線ＢＬの電圧の変動を抑えるように動作するため、強誘電体キャパシタＣの蓄積電荷がビット線ＢＬに放出されると、ビット線ＢＬの電圧はほとんど変化しないが、データ線ＤＬの電圧は、ビット線ＢＬに放出された電荷量に応じて変化する。
【００３７】
そして、プレート線制御部１１４がプレート線ＰＬの電圧をＶＣＣから０Ｖに変化させると、強誘電体キャパシタＣにかかる電圧は０Ｖとなり、そのヒステリシス特性はＢ点からＣ点に移動する。それに伴い、ビット線ＢＬに放出された蓄積電荷は、Ｑ１＋Ｑ２からＱ１に変化し、データ線ＤＬの電圧も変化してΔＶ１となる。
【００３８】
一方、強誘電体キャパシタＣに記憶された記憶データが“０”の場合、初期状態において、強誘電体キャパシタＣのヒステリシス特性はＣ点にある。そして、記憶データが“１”である場合と同様に、プレート線制御部１１４がプレート線ＰＬの電圧をＶＣＣとして、強誘電体キャパシタＣに＋ＶＣＣの電圧をかけると、強誘電体キャパシタＣのヒステリシス特性はＢ点に移動する。それに伴い、強誘電体キャパシタＣの蓄積電荷として、Ｑ２がビット線ＢＬに放出される。
【００３９】
蓄積電荷がビット線ＢＬに放出されると,積分回路１３０は、放出された蓄積電荷をデータ線ＤＬに転送し、ビット線ＢＬの電圧に応じて、データ線ＤＬの電圧を変動させるとともに、ビット線ＢＬの電圧の変動を抑えるように動作するため、強誘電体キャパシタＣの蓄積電荷がビット線ＢＬに放出されると、ビット線ＢＬの電圧はほとんど変化しないが、データ線ＤＬの電圧は、ビット線ＢＬに放出された電荷量に応じて変化する。
【００４０】
そして、プレート線制御部１１４がプレート線ＰＬの電圧をＶＣＣから０Ｖに変化させると、強誘電体キャパシタＣにかかる電圧は０Ｖとなり、そのヒステリシス特性はＢ点からＣ点に移動する。それに伴い、ビット線ＢＬに放出された蓄積電荷は、Ｑ２からゼロに変化、すなわち、初期状態と同じ状態となり、データ線ＤＬの電圧も０Ｖとなる。
【００４１】
すなわち、強誘電体キャパシタＣにかかる電圧を、０Ｖから＋ＶＣＣに変化させ、さらに０Ｖに戻して記憶データの１回目の読み出しが行われると、強誘電体キャパシタＣの記憶データが“１”である場合、強誘電体キャパシタＣからビット線ＢＬには蓄積電荷Ｑ１が放出される。そして、それに伴い、データ線ＤＬの電圧は、０Ｖから蓄積電荷Ｑ１に応じた電圧ΔＶ１に変化する。一方、強誘電体キャパシタＣの記憶データが“０”である場合、強誘電体キャパシタＣからビット線ＢＬに放出される蓄積電荷はゼロであり、データ線ＤＬの電圧は０Ｖから変化しない。
【００４２】
そして、１回目の読み出しが行われたときに、信号ＳＷ１及び信号ＯＮをＬ論理とすると、第１のキャパシタ１４０は、データ線ＤＬから電気的に切り離され、データ線ＤＬの電圧を保持する。すなわち、第１のキャパシタ１４０は、強誘電体キャパシタＣの記憶データが“１”である場合、電圧ΔＶ１を保持し、当該記憶データが“０”である場合、０Ｖを保持する。
【００４３】
次に、信号ＲＳＴをＨ論理としてビット線ＢＬ及びデータ線ＤＬの電圧を０Ｖにリセットした後、信号ＲＳＴをＬ論理としてビット線ＢＬ及びデータ線ＤＬを浮遊状態とし、ビット線ＢＬ及びデータ線ＤＬを０Ｖにプリチャージする。そして、信号ＯＮをＨ論理として積分回路１３０を動作状態とし、また、信号ＳＷ２をＨ論理として第２のキャパシタ１４２をデータ線ＤＬに接続する。この状態において、強誘電体キャパシタＣのヒステリシス特性は、１回目の読み出しで当該強誘電体キャパシタＣから読み出された記憶データが“１”である場合も“０”である場合も、Ｃ点にある。
【００４４】
次に、プレート線制御部１１４が、プレート線ＰＬの電圧をＶＣＣとする。これにより、強誘電体キャパシタＣには、再度、＋ＶＣＣの電圧がかかり、強誘電体キャパシタＣに記憶されていた、すなわち、１回目の読み出しで当該強誘電体キャパシタＣから読み出された記憶データが“１”である場合も、“０”である場合も、強誘電体キャパシタＣのヒステリシス特性は点Ｃから点Ｂに移動する。それに伴い、強誘電体キャパシタＣの蓄積電荷として、Ｑ２がビット線ＢＬに放出され、２回目の読み出しが行われる。
【００４５】
蓄積電荷がビット線ＢＬに放出されると、１回目の読み出しと同様に、積分回路１３０は、放出された蓄積電荷をデータ線ＤＬに転送する。このとき、２回目の読み出しでビット線ＢＬに放出される蓄積電荷は、強誘電体キャパシタＣに記憶されていた記憶データが“１”である場合も、“０”である場合も、Ｑ２であり、データ線ＤＬの電圧は、０Ｖから蓄積電荷Ｑ２に応じた電圧ΔＶ１に変化する。
【００４６】
そして、プレート線ＰＬの電圧をＶＣＣに保持した状態で、信号ＳＷ２及び信号ＯＮをＬ論理とすると、第２のキャパシタ１４２は、データ線ＤＬから電気的に切り離され、データ線ＤＬの電圧ΔＶ２を保持する。
【００４７】
次に、１回目の読み出し動作で読み出された強誘電体キャパシタＣの記憶データを判定する。まず、１回目の読み出しが行われたときのデータ線ＤＬの電圧が第１のキャパシタ１４０に保持され、２回目の読み出しが行われたときのデータ線ＤＬの電圧が第２のキャパシタ１４２に保持された後に信号ＳＡＥをＨ論理として、センスアンプ１４８を動作可能な状態とする。
【００４８】
これにより、センスアンプ１４８は、入力の電圧、すなわち、第１のキャパシタ１４０及び第２のキャパシタ１４２に保持された電圧に基づいて、記憶データを判定する。具体的には、センスアンプ１４８は、第１のキャパシタ１４０に保持された電圧と、第２のキャパシタ１４２に保持された電圧とを比較して、その出力ＯＵＴを変化させる。
【００４９】
本実施形態において、第２のキャパシタ１４２には、強誘電体キャパシタＣの記憶データに関わらず、電圧ΔＶ２が保持されている。そして、上述のとおり、第１のキャパシタ１４０は、当該記憶データが“１”の場合、電圧ΔＶ２より低い電圧ΔＶ１を保持しており、当該記憶データが“０”の場合、電圧ΔＶ２より高い０Ｖを保持している。
【００５０】
すなわち、第１のキャパシタ１４０に保持される電圧は、記憶データに応じて、第２のキャパシタ１４２に保持される電圧より高い電圧、又は低い電圧となり、センスアンプ１４８は、第２のキャパシタ１４２が保持する電圧よりも、第１のキャパシタ１４０が保持する電圧が低い場合、その出力ＯＵＴをＨ論理として、当該記憶データが“１”であると判定し、第１のキャパシタ１４２が保持する電圧が高い場合、その出力をＬ論理として、当該記憶データが“０”であると判定する。
【００５１】
次に、判定された記憶データに基づいて、強誘電体キャパシタＣに当該記憶データを再度記憶させる。具体的には、センスアンプ１４８が出力ＯＵＴに判定結果を出力しているときに、信号ＲＷをＨ論理として、スイッチ１５０をオンし、センスアンプ１４８の出力ＯＵＴとビット線ＢＬとを接続する。これにより、出力ＯＵＴがＨ論理の場合、すなわち、記憶データが“１”と判定された場合、ビット線ＢＬの電位はＶＣＣとなり、強誘電体キャパシタＣに−ＶＣＣの電圧がかかるため、当該強誘電体キャパシタＣには、記憶データとして“１”が再書き込みされる。
【００５２】
一方、出力ＯＵＴがＬ論理の場合、すなわち、記憶データが“０”と判定された場合、ビット線ＢＬの電位は０Ｖのままとなり、強誘電体キャパシタＣにかかる電圧も０Ｖのままであるため、当該強誘電体キャパシタＣには記憶データとして“０”がそのまま記憶される。最後に、信号ＲＳＴをＨ論理として、ビット線ＢＬ及びデータ線ＤＬを０Ｖとする。
【００５３】
本実施形態によれば、２回目に読み出された第２の蓄積電荷がデータ線ＤＬに転送されたとき、当該データ線ＤＬは、強誘電体キャパシタＣから読み出された記憶データに関わらず、略同じ所定の電圧ΔＶ２となるところ、１回目に読み出された第１の蓄積電荷がデータ線ＤＬに転送されたとき、当該データ線ＤＬは、記憶データに応じて当該所定の電圧より高い電圧となるか、又は低い電圧となる。すなわち、本実施形態によれば、当該所定の電圧ΔＶ２は、記憶データに応じて、当該記憶データが読み出されたときのデータ線ＤＬの電圧に対して一定の関係を保つよう生成されることとなる。したがって、本実施形態によれば、個々の強誘電体キャパシタＣの特性にばらつきがあったり、強誘電体キャパシタＣが経時変化等で劣化したりしたとしても、上記一定の関係が保たれるため、精度よく記憶データを判定することができる。
【００５４】
また、本実施形態によれば、積分回路１３０を有しているので、蓄積電荷がビット線ＢＬに放出されたときに、当該ビット線ＢＬの電圧の変動を抑えるとともに、当該ビット線ＢＬに放出された電荷をデータ線ＤＬに転送することができる。すなわち、蓄積電荷をビット線ＢＬに放出させた後も、当該強誘電体キャパシタＣにかかる電圧は当該所定の電圧のまま保持させることとなる。したがって、本実施形態によれば、記憶データを読み出すときに、強誘電体キャパシタＣにかかる電圧を大きくとることができるため、さらに精度よく記憶データを判定することができる。
【００５５】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態にかかる強誘電体メモリ装置１００の回路構成を示す図である。
【図２】強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【図３】強誘電体キャパシタＣのヒステリシス特性を示す図である。
【符号の説明】
【００５７】
１００・・・強誘電体メモリ装置、１１０・・・メモリセルアレイ、１１２・・・ワード線制御部、１１４・・・プレート線制御部、１２０・・・接地回路、１３０・・・積分回路、１３２・・・オペアンプ、１３４・・・積分用キャパシタ、１４０・・・第１のキャパシタ、１４２・・・第２のキャパシタ、１４８・・・センスアンプ、１５０・・・スイッチ
【図１】
2006092704.tif 000003
【図２】
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【図３】
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