(57)【要約】【課題】全アドレス空間に亘ってのフェイルビットマップの確認を瞬時に可能とする手段を備える半導体記憶装置を提供する。【解決手段】特定のアドレス信号によって選択されたメモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するデータ論理強制制御回路２１と、特定の行アドレスによって選択されるメモリセルへの制御を強制的に通常動作とは異なった制御にする特定行強制制御回路４０と、特定の列アドレスによって選択されるメモリセルへの制御を強制的に通常動作とは異なった制御にする特定列強制制御回路５０のうちのいずれかを備える。この強制フェイル動作モードは、通常動作モードとは別に選択可能である。【選択図】  図１
2006092692.tif 000002
【特許請求の範囲】
【請求項１】
複数の行アドレスと複数の列アドレスとで番地付けされた複数のメモリセルで構成されたメモリセルアレイと、
前記複数のメモリセルの中から、特定行のメモリセルを選択する行選択手段と、
前記複数のメモリセルの中から、特定列のメモリセルを選択する列選択手段と、
前記行選択手段と前記列選択手段とで選択された特定メモリセルにデータを書き込むデータ書き込み手段と、
前記特定メモリセルからデータを読み出すデータ読み出し手段と、
データ論理の強制制御手段とを備え、
前記データ論理の強制制御手段は、特定のアドレス信号によって選択された前記メモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するものであることを特徴とする半導体記憶装置。
【請求項２】
複数の行アドレスと複数の列アドレスとで番地付けされた複数のメモリセルで構成されたメモリセルアレイと、
前記複数のメモリセルの中から、特定行のメモリセルを選択する行選択手段と、
前記複数のメモリセルの中から、特定列のメモリセルを選択する列選択手段と、
前記行選択手段と前記列選択手段とで選択された特定メモリセルにデータを書き込むデータ書き込み手段と、
前記特定メモリセルからデータを読み出すデータ読み出し手段と、
特定行の強制制御手段とを備え、
前記特定行の強制制御手段は、特定の行アドレス信号によって選択されるメモリセルへの制御を、強制的に通常動作時とは異なった制御にするものであることを特徴とする半導体記憶装置。
【請求項３】
複数の行アドレスと複数の列アドレスとで番地付けされた複数のメモリセルで構成されたメモリセルアレイと、
前記複数のメモリセルの中から、特定行のメモリセルを選択する行選択手段と、
前記複数のメモリセルの中から、特定列のメモリセルを選択する列選択手段と、
前記行選択手段と前記列選択手段とで選択された特定メモリセルにデータを書き込むデータ書き込み手段と、
前記特定メモリセルからデータを読み出すデータ読み出し手段と、
特定列の強制制御手段とを備え、
前記特定列の強制制御手段は、特定の列アドレス信号によって選択されるメモリセルへの制御を、強制的に通常動作時とは異なった制御にするものであることを特徴とする半導体記憶装置。
【請求項４】
複数の行アドレスと複数の列アドレスとで番地付けされた複数のメモリセルで構成されたメモリセルアレイと、前記複数のメモリセルの中から、特定行のメモリセルを選択する行選択手段と、前記複数のメモリセルの中から、特定列のメモリセルを選択する列選択手段と、前記行選択手段と前記列選択手段とで選択された特定メモリセルにデータを書き込むデータ書き込み手段と、前記特定のメモリセルからデータを読み出すデータ読み出し手段を有するメモリマクロと、
特定のアドレス信号によって選択された前記メモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するデータ論理制御手段を備え、
前記メモリマクロと前記データ論理制御手段は、それぞれ個別に提供可能な独立の機能を有するハードＩＰマクロであることを特徴とする半導体記憶装置。
【請求項５】
データ論理の強制制御手段は、データ入出力バッファセルブロックに組み込まれたものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置の検査方法であって、
前記特定のアドレス信号によって選択されたメモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するデータ論理の強制制御手段は、独立機能を有するソフトＩＰであって、半導体記憶装置と前記半導体記憶装置の検査装置間の各種信号で制御する、または制御されるものであることを特徴とする半導体記憶装置の検査方法。
【請求項７】
強制制御手段は、通常動作に必要な構成要素を含むメモリマクロ内に組み込まれたものであることを特徴とする請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項８】
外部から入力される論理アドレス信号を、行選択手段や列選択手段を含む各種内部回路に入力される物理アドレス信号に変換するアドレススクランブル回路部を有するものであることを特徴とする請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項９】
データ論理の強制制御手段は、少なくとも特定の１ビットの書き込みデータまたは読み出しデータの論理を反転するものであることを特徴とする半導体記憶装置。
【請求項１０】
データ論理の強制制御手段は、少なくとも特定の１ビットの書き込みデータまたは読み出しデータの論理を“Ｌ”または“Ｈ”に強制固定するものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
特定行の強制制御手段は、特定の行アドレスで選択されるワード線を不活性にするものであることを特徴とする請求項２記載の半導体記憶装置。
【請求項１２】
特定列の強制制御手段は、特定の列アドレスで選択されるビット線選択スイッチを不活性にするものであることを特徴とする請求項３記載の半導体記憶装置。
【請求項１３】
特定列の強制制御手段は、特定の列アドレスで選択されるセンスアンプを不活性にするものであることを特徴とする請求項３記載の半導体記憶装置。
【請求項１４】
前記特定列強制制御手段は、特定のデータ入出力ポートを不活性にするものであることを特徴とする請求項３記載の半導体記憶装置。
【請求項１５】
強制制御手段は、半導体記憶装置の設定専用の動作モード端子によって制御されるものであることを特徴とする請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項１６】
強制制御手段は、半導体記憶装置の通常動作モードで使用する複数の制御端子によって制御されるものであることを特徴とする請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項１７】
強制制御手段は、アドレス信号によって制御されるものであることを特徴とする請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項１８】
データ論理の強制制御手段は、列アドレス信号と行アドレス信号の全一致を検知して、書き込みデータまたは読み出しデータの論理を制御するものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項１９】
データ論理の強制制御手段は、列アドレス信号と行アドレス信号の部分的一致を検知して、書き込みデータまたは読み出しデータの論理を制御するものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項２０】
データ論理の強制制御手段は、行アドレス信号の一部分を検知して、書き込みデータまたは読み出しデータの論理を制御するデータ入出力ポートを選択するものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項２１】
強制制御手段は、全ての行がそれぞれ固有の列アドレスでフェイルし、かつ、全ての列がそれぞれ固有の行アドレスでフェイルする強制フェイル手段を有するものであることを特徴とする請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項２２】
強制制御手段は、複数のメモリセルで構成されたメモリマクロの配置方向固有のフェイルビット模様を描く強制フェイル手段を有するものであることを特徴とする請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項２３】
強制制御手段は、行方向に配置のメモリ数と列方向に配置のメモリ数が異なる場合でも、全メモリ空間に亘ってのアドレス割り付けとデータ入出力ポート割り付けの確認が可能なフェイルビット模様を描く強制フェイル手段を有するものであることを特徴とする請求項１、請求項２または請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定アドレスのメモリセルをアクセスした場合に、強制的にフェイルする強制フェイル機能を搭載した半導体記憶装置および検査方法に関する。
【背景技術】
【０００２】
半導体微細化技術の進展により、今日ではギガビットクラスのメモリ空間を有する大容量汎用半導体メモリ装置や、大容量メモリマクロを搭載した高機能なシステムＬＳＩの開発が急ピッチで進められている。このような半導体記憶装置の解析において、どのメモリセルをアクセスしたときに不具合が生じるのかを視覚的に示すフェイルビットマップ技術は、非常に重要な位置付けにある。
【０００３】
以下、フェイルビットマップ技術について説明する。
【０００４】
一般に、半導体記憶装置上のメモリ空間は複数のメモリセルがマトリックス配置されて構成されており、各メモリセルは行アドレスと列アドレスによって番地付けされている。フェイルビットマップは、半導体記憶装置の検査時に検査装置から出力されるフェイルアドレス情報をもとに作成され、実半導体記憶装置上でのメモリセルのマトリックス配置を、検査装置のディスプレイ上に、またはプリントアウトしたりして再現表示し、フェイルメモリセルの位置を視覚的に示すものである。
【０００５】
フェイルビットマップを取得するためには、当然のことながら、前もってフェイルビットマップ・プログラムを準備しておく必要がある。すなわち、検査装置からどのようなアドレス情報が出力されるのか、そのアドレス情報はどの位置のメモリセルを示すのかの規則性を、検査プログラム、回路構成、レイアウト構成等々から把握し、プログラム化しておく必要がある。作成したフェイルビットマップ・プログラムにミスはなく、取得したフェイルビットマップが正しいものであることを確かめる手段として、従来は、実チップ上の特定のメモリセルをＦＩＢ（Focus Ion Beam）等で加工して、故意に不良ビットを作りだし、その不良ビットの位置が、フェイルビットマップ上に正しく表示されることを確認してフェイルビットマップの確からしさを保証していた。
【０００６】
従来のフェイルビットマップ確認手段を、図２８と図２９を用いて説明する。図２８は、実半導体記憶装置上に配置されたメモリマクロの一部を示す図である。メモリアレイの一部１１Ａ、ロウデコーダの一部１２Ａ、カラムデコーダの一部１３Ａを示しており、メモリアレイの一部１１Ａは、番地付けされた複数のメモリセルがマトリックス配置されて構成されている。丸印のついた“０Ａ”番地のメモリセルは、フェイルビットマップ確認のために、ＦＩＢ装置等で故意に不良ビットに加工されたメモリセルである。メモリアレイの一部１１Ａ上で“０Ａ”番地のメモリセルの位置は、列アドレスが“２”、行アドレスが“１”、物理的順番は、列方向が左から３番目、行方向が下から２番目である。この半導体記憶装置は、“０Ａ”番地のメモリセルを故意に不良ビットに加工する前までは、不良ビットは１ビットも存在しなかったことが検査で確認されている。
【０００７】
図２９は、図２８で示した半導体記憶装置のフェイルビットマップである。８行ｘ８列でマトリックス表示されており、実半導体記憶装置上のメモリアレイの配置を再現している。行方向、列方向ともに“０”〜“７”のアドレスが付与されており、黒く塗潰された位置のメモリセルが不良であることを示す。今の場合、列アドレスが“２”、行アドレスが“１”の位置のメモリセルが黒く塗潰されており、実半導体記憶装置上で故意に不良ビットに加工したメモリセルの位置と一致する。
【０００８】
従来は、以上のようにして、フェイルビットマップの確からしさを保証していた。
【０００９】
フェイルビットマップ作成に関連する技術が、特許文献１並びに、特許文献２に開示されている。
【特許文献１】特開２００２−２６９９９６号公報
【特許文献２】特開２００２−３０５２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、従来のようなフェイルビットマップ確認方法では、ＦＩＢ加工等の工数を要し、非常に時間がかかり、また確認できるアドレス範囲は限られたものでしかなく、全アドレス空間が正しく表示されているかの確認は、実際のところは出来ていないことになる。
【００１１】
本発明は、ＦＩＢ加工で故意に不良ビットを作り出す等の工数を必要とすることなく、全アドレス空間に亘ってのフェイルビットマップ確認を瞬時に可能とする半導体記憶装置および検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体記憶装置は、複数の行アドレスと複数の列アドレスとで番地付けされた複数のメモリセルで構成されたメモリセルアレイと、
複数のメモリセルの中から、特定行のメモリセルを選択する行選択手段と、
複数のメモリセルの中から、特定列のメモリセルを選択する列選択手段と、
行選択手段と列選択手段とで選択された特定メモリセルにデータを書き込むデータ書き込み手段と、
特定メモリセルからデータを読み出すデータ読み出し手段と、
データ論理の強制制御手段とを備え、
データ論理の強制制御手段は、特定のアドレス信号によって選択されたメモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するものであることを特徴とするものである。
【００１３】
本発明の別の半導体記憶装置は、複数の行アドレスと複数の列アドレスとで番地付けされた複数のメモリセルで構成されたメモリセルアレイと、
複数のメモリセルの中から、特定行のメモリセルを選択する行選択手段と、
複数のメモリセルの中から、特定列のメモリセルを選択する列選択手段と、
行選択手段と列選択手段とで選択された特定メモリセルにデータを書き込むデータ書き込み手段と、
特定メモリセルからデータを読み出すデータ読み出し手段と、
特定行の強制制御手段とを備え、
特定行の強制制御手段は、特定の行アドレス信号によって選択されるメモリセルへの制御を、強制的に通常動作時とは異なった制御にするものであることを特徴とするものである。
【００１４】
本発明の別の半導体記憶装置は、複数の行アドレスと複数の列アドレスとで番地付けされた複数のメモリセルで構成されたメモリセルアレイと、
複数のメモリセルの中から、特定行のメモリセルを選択する行選択手段と、
複数のメモリセルの中から、特定列のメモリセルを選択する列選択手段と、
行選択手段と列選択手段とで選択された特定メモリセルにデータを書き込むデータ書き込み手段と、
特定メモリセルからデータを読み出すデータ読み出し手段と、
特定列の強制制御手段とを備え、
特定列の強制制御手段は、特定の列アドレス信号によって選択されるメモリセルへの制御を、強制的に通常動作時とは異なった制御にするものであることを特徴とするものである。
【００１５】
本発明の別の半導体記憶装置は、複数の行アドレスと複数の列アドレスとで番地付けされた複数のメモリセルで構成されたメモリセルアレイと、複数のメモリセルの中から、特定行のメモリセルを選択する行選択手段と、複数のメモリセルの中から、特定列のメモリセルを選択する列選択手段と、行選択手段と列選択手段とで選択された特定メモリセルにデータを書き込むデータ書き込み手段と、特定のメモリセルからデータを読み出すデータ読み出し手段を有するメモリマクロと、
特定のアドレス信号によって選択されたメモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するデータ論理制御手段を備え、
メモリマクロとデータ論理制御手段は、それぞれ個別に提供可能な独立の機能を有するハードＩＰマクロであることを特徴とするものである。
【００１６】
上記構成において、データ論理の強制制御手段は、データ入出力バッファセルブロックに組み込まれたものであることを特徴とするものである。
【００１７】
本発明の半導体記憶装置の検査方法は、請求項１記載の半導体記憶装置の検査方法であって、
特定のアドレス信号によって選択されたメモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するデータ論理の強制制御手段は、独立機能を有するソフトＩＰであって、半導体記憶装置と半導体記憶装置の検査装置間の各種信号で制御する、または制御されるものである
ことを特徴とするものである。
【００１８】
上記構成において、強制制御手段は、通常動作に必要な構成要素を含むメモリマクロ内に組み込まれたものであることを特徴とする。
【００１９】
上記構成において、外部から入力される論理アドレス信号を、行選択手段や列選択手段を含む各種内部回路に入力される物理アドレス信号に変換するアドレススクランブル回路部を有するものであることを特徴とする。
【００２０】
上記構成において、データ論理の強制制御手段は、少なくとも特定の１ビットの書き込みデータまたは読み出しデータの論理を反転するものであることを特徴とする。
【００２１】
上記構成において、データ論理の強制制御手段は、少なくとも特定の１ビットの書き込みデータまたは読み出しデータの論理を“Ｌ”または“Ｈ”に強制固定するものであることを特徴とする。
【００２２】
上記構成において、特定行の強制制御手段は、特定の行アドレスで選択されるワード線を不活性にするものであることを特徴とする。
【００２３】
上記構成において、特定列の強制制御手段は、特定の列アドレスで選択されるビット線選択スイッチを不活性にするものであることを特徴とする。
【００２４】
上記構成において、特定列の強制制御手段は、特定の列アドレスで選択されるセンスアンプを不活性にするものであることを特徴とする。
【００２５】
上記構成において、特定列強制制御手段は、特定のデータ入出力ポートを不活性にするものであることを特徴とする。
【００２６】
上記構成において、強制制御手段は、半導体記憶装置の設定専用の動作モード端子によって制御されるものであることを特徴とする。
【００２７】
上記構成において、強制制御手段は、半導体記憶装置の通常動作モードで使用する複数の制御端子によって制御されるものであることを特徴とする。
【００２８】
上記構成において、強制制御手段は、アドレス信号によって制御されるものであることを特徴とする。
【００２９】
上記構成において、データ論理の強制制御手段は、列アドレス信号と行アドレス信号の全一致を検知して、書き込みデータまたは読み出しデータの論理を制御するものであることを特徴とする。
【００３０】
上記構成において、データ論理の強制制御手段は、列アドレス信号と行アドレス信号の部分的一致を検知して、書き込みデータまたは読み出しデータの論理を制御するものであることを特徴とする。
【００３１】
上記構成において、データ論理の強制制御手段は、行アドレス信号の一部分を検知して、書き込みデータまたは読み出しデータの論理を制御するデータ入出力ポートを選択するものであることを特徴とする。
【００３２】
上記構成において、強制制御手段は、全ての行がそれぞれ固有の列アドレスでフェイルし、かつ、全ての列がそれぞれ固有の行アドレスでフェイルする強制フェイル手段を有するものであることを特徴とする。
【００３３】
上記構成において、強制制御手段は、複数のメモリセルで構成されたメモリマクロの配置方向固有のフェイルビット模様を描く強制フェイル手段を有するものであることを特徴とする。
【００３４】
上記構成において、強制制御手段は、行方向に配置のメモリ数と列方向に配置のメモリ数が異なる場合でも、全メモリ空間に亘ってのアドレス割り付けとデータ入出力ポート割り付けの確認が可能なフェイルビット模様を描く強制フェイル手段を有するものであることを特徴とする。
【発明の効果】
【００３５】
本発明の半導体記憶装置によれば、特定のアドレス信号によって選択されたメモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するデータ論理強制制御手段を備えるため、特定のアドレス信号によって選択されたメモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御できるので、特定のメモリセルに物理的加工を施すことなく、特定のメモリセルをアクセスしたときに強制的にフェイルさせることができる。
【００３６】
本発明によると、ＦＩＢ加工で故意に不良ビットを作り出す等の工数を必要とすることなく、全アドレス空間に亘ってのフェイルビットマップの確認を瞬時に行うことできるので、フェイルビットマップ確認工数を大幅に削減し、且つ、フェイルビットマップの確からしさ保証を確実なものとできる。
【００３７】
本発明の別の半導体記憶装置によれば、特定行強制制御手段により、特定の行アドレス信号によって選択されたメモリセルへの制御を強制的に通常動作時とは異なった制御にすることができるので、特定行のメモリセル活性手段に物理的加工を施すことなく、特定行のメモリセルをアクセスしたときに強制的にフェイルさせることができる。
【００３８】
本発明の別の半導体記憶装置によれば、特定列強制制御手段により、特定の列アドレス信号によって選択されたメモリセルへの制御を強制的に通常動作時とは異なった制御にするため、特定の列アドレス信号によって選択されたメモリセルへの制御を強制的に通常動作時とは異なった制御にすることができるので、特定列のメモリセル活性手段に物理的加工を施すことなく、特定列のメモリセルをアクセスしたときに強制的にフェイルさせることができる。
【００３９】
本発明の別の半導体記憶装置によれば、通常動作で必要な構成要素を備えたメモリマクロと、特定のアドレス信号によって選択されたメモリセルへの書き込みデータまたは読み出しデータの論理を強制的に制御するデータ論理強制制御手段を備え、メモリマクロとデータ論理強制制御手段は、それぞれ独立の機能を有するハードＩＰマクロであって、それぞれ個別に提供（供給）されるものである。
【００４０】
これによると、メモリマクロとデータ論理強制制御手段は、それぞれ独立の機能を有するハードＩＰマクロであるので、既存のメモリマクロに新規のデータ論理強制制御手段を付け加えるだけで、特定アドレスのメモリセルを強制的にフェイルさせることができる。また、データ論理強制制御手段は、メモリマクロ搭載の半導体記憶装置から分離独立して設置することが可能となり、半導体記憶装置と当該半導体記憶装置の検査装置との間に設置することで、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００４１】
上記構成によれば、データ論理強制制御手段は、半導体記憶装置のデータ入出力バッファセルブロックに組み込まれたものであるので、データ論理強制制御手段の搭載を特別考慮しなくても、データ入出力バッファセルブロックを配置するだけで、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００４２】
本発明の半導体記憶装置の検査方法によれば、独立機能を有するソフトＩＰであって、半導体記憶装置と検査装置間の各種信号で制御する、または制御されるものであるので、半導体記憶装置上にデータ論理強制制御手段を搭載することなく、さらに、通常検査の検査プログラム内部を特別に修正することなく、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００４３】
上記構成によれば、強制制御手段は、通常動作に必要な構成要素を含むメモリマクロ内に組み込まれたものであるので、強制制御手段の搭載を特別考慮しなくても、メモリマクロを配置するだけで、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００４４】
上記構成によれば、外部から入力される論理アドレス信号を、行選択手段または列選択手段に入力される物理アドレス信号に変換するアドレススクランブル回路部を有するものであるので、外部から入力される論理アドレスとメモリセルの番地アドレスとを一致させることができる。
【００４５】
上記構成によれば、データ論理強制制御手段は、少なくとも特定の１ビットの書き込みデータまたは読み出しデータの論理を反転するものであるので、書き込みと読み出しのデータ論理が逆転し、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００４６】
上記構成によれば、データ論理強制制御手段は、少なくとも特定の１ビットの書き込みデータまたは読み出しデータの論理を“Ｌ”または“Ｈ”に強制固定するものであるので、強制固定した論理と逆の論理データを書き込みまたは読み出しすることによって、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００４７】
上記構成によれば、特定の行アドレスで選択されるワード線を不活性にするものであるので、特定行アドレスのメモリセルを強制的にフェイルさせることができる。
【００４８】
上記構成によれば、特定列強制制御手段は、特定の列アドレスで選択されるビット線接続スイッチを不活性にするものであるので、特定列アドレスのメモリセルを強制的にフェイルさせることができる。
【００４９】
上記構成によれば、特定列強制制御手段は、特定の列アドレスで選択されるセンスアンプを不活性にするものであるので、センスアンプに繋がる特定列アドレスのメモリセルを強制的にフェイルさせることができる。
【００５０】
上記構成によれば、特定列強制制御手段は、特定のデータ入出力ポートを不活性にするものであるので、特定のデータ入出力ポートに対応する全メモリセルを強制的にフェイルさせることができる。
【００５１】
上記構成によれば、データ論理強制制御手段または特定行強制制御手段または特定列強制制御手段は、当該半導体記憶装置の設定専用の動作モード端子によって制御されるものであるので、通常動作モードで使用する複数の制御端子の機能または仕様を変更することなく、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００５２】
上記構成によれば、データ論理強制制御手段、特定行強制制御手段または特定列強制制御手段は、半導体記憶装置の通常動作モードで使用する複数の制御端子によって制御されるものであるので、動作モード設定専用端子を設けることなく、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００５３】
上記構成によれば、データ論理強制制御手段または特定行強制制御手段または特定列強制制御手段は、アドレス信号によって制御されるものであるので、アドレス信号を検知して、特定アドレスが入力されたときのみ、強制的にフェイルさせることができる。
【００５４】
上記構成によれば、データ論理強制制御手段は、列アドレス信号と行アドレス信号の全一致を検知して、書き込みまたは読み出しデータの論理を制御するものであるので、マトリックス配置された複数のメモリセルの中で、一対角線上に位置するメモリセルのみを、強制的にフェイルさせることができる。
【００５５】
上記構成によれば、データ論理強制制御手段は、列アドレス信号と行アドレス信号の部分的一致を検知して、書き込みまたは読み出しデータの論理を制御するものであるので、マトリックス配置された複数のメモリセルの中で、特定の斜め直線上に位置するメモリセルのみを、強制的にフェイルさせることができる。
【００５６】
上記構成によれば、データ論理強制制御手段は、行アドレス信号の一部分を検知して、書き込みまたは読み出しデータの論理を制御するデータ入出力ポートを選択するものであるので、行アドレスと列アドレスが同一である複数のメモリセルをデータ入出力ポートの違いで区別可能となり、特定データ入出力ポートの特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００５７】
上記構成によれば、全ての行がそれぞれ固有の列アドレスでフェイルし、かつ、全ての列がそれぞれ固有の行アドレスでフェイルする強制フェイル手段を有するものであるので、全メモリ空間に亘ってのアドレス割り付けとデータ入出力ポート割り付けの確認を達成することができる。
【００５８】
上記構成によれば、複数のメモリセルで構成されたメモリマクロの配置方向固有のフェイルビット模様を描く強制フェイル手段を有するものであるので、メモリマクロの配置方向を確認することができる。
【００５９】
上記構成によれば、行方向に配置のメモリ数と列方向に配置のメモリ数が異なる場合でも、全メモリ空間に亘ってのアドレス割り付けとデータ入出力ポート割り付けの確認が可能なフェイルビット模様を描く強制フェイル手段を有するものであるので、行方向に配置のメモリ数と列方向に配置のメモリ数の比がどのような値のメモリマクロであっても、そのアドレス割り付けとデータ入出力ポート割り付けの確認と配置方向の確認をすることができる。
【発明を実施するための最良の形態】
【００６０】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００６１】
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成の例を示すブロック図である。図１の半導体記憶装置１００は、メモリマクロ１０と、データ論理強制制御ブロック２０と、アドレススクランブルブロック３０と、特定行強制制御回路４０と、特定列強制制御回路５０を備えている。メモリマクロ１０は、メモリアレイ１１と、ロウデコーダ１２と、カラムデコーダ１３と、制御部１４と、データ入出力回路部１５とで構成され、データ論理強制制御ブロック２０は、データ論理強制制御回路部２１と、データ論理強制制御回路のフラグ信号発生回路部２２とで構成されている。半導体記憶装置１００は、汎用半導体メモリ装置、またはメモリマクロ搭載のシステムＬＳＩであって、他にも種々の機能ブロックを備えているが、その説明は省略する。また、メモリマクロ１０と、データ論理強制制御ブロック２０はそれぞれ独立の機能を有するハードＩＰマクロであって、それぞれ個別に提供または供給が可能である。
【００６２】
半導体記憶装置１００の外部からアドレススクランブルブロック３０に入力された複数の論理アドレス信号３１は、物理アドレス信号に変換された後、メモリマクロ１０の制御部１４と、データ論理強制制御ブロック２０のデータ論理強制制御回路のフラグ信号発生回路部２２と、特定行強制制御回路４０と、特定列強制制御回路５０に入力される。なお、アドレススクランブルブロック３０は、外部から入力される論理アドレス信号３１を、行選択手段や列選択手段等の内部制御回路に入力される物理アドレス信号に変換する機能を果すものであり、メモリマクロ１０の回路構成やレイアウト構成によっては、アドレススクランブルブロック３０を必要としない場合もある。ＦＢＭＣＨＫ信号３２は、半導体記憶装置１００の外部からデータ論理強制制御ブロック２０のデータ論理強制制御回路のフラグ信号発生回路部２２と、特定行強制制御回路４０と、特定列強制制御回路５０に入力される。入出力データ３３は、データ論理強制制御ブロック２０のデータ論理強制制御回路部２１を介して、半導体記憶装置１００とやり取りされる。特定行強制制御回路４０は、ロウデコーダ１２を制御し、特定列強制制御回路５０は、カラムデコーダ１３および、データ入出力回路部１５を制御する。ＦＢＭＣＨＫ信号３２は、半導体記憶装置１００に設けた専用端子から供給されてもよいし、通常動作に必要な複数端子の組み合わせ論理によって発生される信号であってもよい。
【００６３】
図２は、図１のデータ論理強制制御回路部２１を構成するデータ反転回路ユニット２１Ａの論理回路図である。メモリマクロ１０が複数のデータ入出力ポートを備える場合には、データ論理強制制御回路部２１は、データ入出力ポートの数と同数のデータ反転回路ユニット２１Ａを備える。データ信号が入力端子ＩＮに入力され、出力端子ＯＵＴに出力される。入力端子ＦＬＧは、出力データの論理を制御するフラグ信号である。
【００６４】
図３は、図２のデータ反転回路ユニット２１Ａの論理チャートである。フラグ信号ＦＬＧが“Ｌ”のとき、入力端子ＩＮに入力されたデータと、出力端子ＯＵＴに出力されるデータは、同一論理となり、フラグ信号ＦＬＧが“Ｈ”のとき、入力端子ＩＮに入力されたデータと、出力端子ＯＵＴに出力されるデータは、反転論理となることを示している。このように、データ論理強制制御回路部２１をデータ反転回路ユニット２１Ａで構成することにより、書き込みデータまたは読み出しデータの論理を反転することができ、書き込みと読み出しのデータ論理逆転により、特定アドレスのメモリセルを強制的にフェイルさせることができる。また、より簡単には、フラグ信号が立ったときに書き込みデータまたは読み出しデータの論理を“Ｌ”または“Ｈ”に固定するようにしてもよい。
【００６５】
図４は、図１のメモリマクロ１０を構成するメモリアレイ１１の一部１１Ａと、ロウデコーダ１２の一部１２Ａと、カラムデコーダ１３の一部１３Ａを示す第１の図である。メモリアレイ１１の一部は、８行ｘ８列で構成され、６４個のメモリセルが配置されている。ロウデコーダ１２の一部は、Ｒ０、Ｒ１、Ｒ２の３本の物理行アドレスが入力され、８行にデコードする。カラムデコーダ１３の一部は、Ｃ０、Ｃ１、Ｃ２の３本の物理列アドレスが入力され、８列にデコードする。６４個の各メモリセルは、下位３bitが物理列アドレス、上位３bitが物理行アドレスを意味する合計６bitの数で番地付けされ、１６進表記されている。たとえば、最も左下に配置されたメモリセルの番地は、“００”であり、最も右上に配置されたメモリセルの番地は、“３Ｆ”である。同図では、“００”番地のメモリセルと、“３Ｆ”番地のメモリセルを直線で結んだ対角線上に位置するメモリセルに丸印をつけている。丸印のついた番地のメモリセルは、下位３bitの物理列アドレスと上位３bitの物理行アドレスが完全一致する番地のメモリセルである。
【００６６】
図５は、図１のデータ論理強制制御回路のフラグ信号発生回路部２２を構成する一回路部２２Ａの論理回路図であり、物理行アドレスと物理列アドレスの一致検出を行なうものである。ＦＢＭＣＨＫ信号が“Ｈ”で、物理行アドレスと物理列アドレスが一致したとき、フラグ信号ＦＬＧが、“Ｈ”となる。ＦＢＭＣＨＫ信号３２が“Ｌ”の場合、フラグ信号ＦＬＧは、常時“Ｌ”のままである。
【００６７】
図６は、図５の論理回路図の論理チャートである。ＦＢＭＣＨＫ信号３２が“Ｈ”の場合を示しており、同図の最上段に記載の数字は、メモリ番地である。また、丸印の付いたメモリ番地は、物理行アドレスと物理列アドレスが一致するメモリ番地を示している。Ｒ０、Ｒ１、Ｒ２は物理行アドレス、Ｃ０、Ｃ１、Ｃ２は物理列アドレスである。当該論理チャートによると、丸印の付いたメモリ番地をアクセスする場合、即ち、物理行アドレスと物理列アドレスが完全一致する場合に、フラグ信号ＦＬＧが“Ｈ”になり、それ以外の場合には、フラグ信号ＦＬＧは“Ｌ”であることがわかる。このように、データ論理強制制御回路のフラグ信号発生回路部２２を構成する一回路部２２Ａを、図５で示した論理回路で構成することにより、マトリックス配置された複数のメモリセルの中で、一対角線上に位置するメモリセルのみを強制的にフェイルさせることができる。
【００６８】
図７は、図４と同様に、図１のメモリマクロ１０を構成するメモリアレイ１１の一部１１Ａと、ロウデコーダ１２の一部１２Ａと、カラムデコーダ１３の一部１３Ａを示す第２の図である。図４との違いは、丸印が付いたメモリセルの番地が異なる（“００”番地のメモリセルを除く）点である。図７においては、“００”番地のメモリセルと、“１Ｆ”番地のメモリセルを直線で結んだ線上に位置するメモリセルに丸印をつけている。丸印のついた番地のメモリセルは、物理列アドレスと物理行アドレスが特定の組み合わせになるメモリセルである。より具体的には、Ｒ２が“０”であって、且つ、Ｒ１とＣ２が一致し、且つ、Ｒ０とＣ１が一致する番地のメモリセルである。
【００６９】
図８は、図１のデータ論理強制制御回路のフラグ信号発生回路部２２を構成する一回路部２２Ｂの論理回路図である。ＦＢＭＣＨＫ信号が“Ｈ”で、物理行アドレスと物理列アドレスが特定の関係になったとき、フラグ信号ＦＬＧが、“Ｈ”となる。ＦＢＭＣＨＫ信号が“Ｌ”の場合、フラグ信号ＦＬＧは、常時“Ｌ”のままである。
【００７０】
図９は、図８の論理回路図の論理チャートである。ＦＢＭＣＨＫ信号が“Ｈ”の場合を示しており、同図の最上段に記載の数字は、メモリ番地である。また、丸印の付いたメモリ番地は、物理行アドレスと物理列アドレスが特定の関係になるメモリ番地を示している。Ｒ０、Ｒ１、Ｒ２は物理行アドレス、Ｃ１、Ｃ２は物理列アドレスである。当該論理チャートによると、丸印の付いたメモリ番地をアクセスする場合に、フラグ信号ＦＬＧが“Ｈ”になり、それ以外の場合には、フラグ信号ＦＬＧは“Ｌ”であることがわかる。このように、データ論理強制制御回路のフラグ信号発生回路部２２を構成する一回路部２２Ｂを、図８で示した論理回路で構成することにより、マトリックス配置された複数のメモリセルの中で、図４とは異なる特定の斜め直線上に位置するメモリセルのみを、強制的にフェイルさせることができる。
【００７１】
図１０は、図４または図７と同様に、図１のメモリマクロ１０を構成するメモリアレイ１１の一部１１Ａと、ロウデコーダ１２の一部１２Ａと、カラムデコーダ１３の一部１３Ａを示す第３の図である。図４または図７との違いは、丸印が付いたメモリセルの番地が、図４で丸印が付いたメモリセルの番地と、図７で丸印が付いたメモリセルの番地の両方である点である。即ち、“００”番地のメモリセルと、“３Ｆ”番地のメモリセルを直線で結んだ対角線上に位置するメモリセルと、“００”番地のメモリセルと、“１Ｆ”番地のメモリセルを直線で結んだ線上に位置するメモリセルの両方に丸印が付いている。丸印のついた番地のメモリセルは、物理列アドレスと物理行アドレスが特定の組み合わせになるメモリセルである。図１０における丸印付き番地のメモリセルをアクセスした場合にのみ“Ｈ”となる新規フラグ信号を得ることは、図５に記載の一回路部２２Ａが出力するフラグ信号ＦＬＧと図８に記載の別の一回路部２２Ｂが出力するフラグ信号ＦＬＧの論理和をとることによって、容易に達成できる。このように、図５で示した論理回路と、図８で示した論理回路を組み合わせて、データ論理強制制御回路のフラグ信号発生回路部２２を構成することで、メモリマクロ１０の配置方向が確認可能なフェイルビットマップを取得することができる。
【００７２】
図１１は、図１のメモリマクロ１０を構成するメモリアレイ１１の一部１１Ｂと、ロウデコーダ１２の一部１２Ｂと、カラムデコーダ１３の一部１３Ｂを示す第４の図である。図４、図７、図１０との違いは、図４、図７、図１０が、特定の１データ入出力ポートに対応するメモリ空間を示すものであるのに対し、図１１は、複数のデータ入出力ポートに対応するメモリ空間を示している。ここでは、ＩＯ０、ＩＯ１、ＩＯ２、ＩＯ３の４つのデータ入出力ポートに対応するメモリ空間を示している。１つのデータ入出力ポートに対応するメモリ空間は、３２行ｘ８列で構成されており、４つのデータ入出力ポート分のメモリセルが存在するので、合計１０２４ビットのメモリ空間を示している。メモリアレイ領域１１Ｂにおいて、最も左下のメモリセルと最も右上のメモリセルを直線で結んだ対角線上のメモリセル合計３２個が黒く印付けされており、これらのメモリセルがアクセスされた場合に、強制フェイルすることを示している。上位の物理行アドレスＲ３、Ｒ４をデータ入出力ポートの選択信号に用いることにより、全メモリ空間に亘っての連続対角直線模様を実現している。論理回路図および論理チャートは特に記載しないが、図５に記載の論理回路図に上位の物理行アドレスＲ３、Ｒ４の論理組み合わせ条件を追加し、各データ入出力ポートに対応するフラグ信号ＦＬＧ０、ＦＬＧ１、ＦＬＧ２、ＦＬＧ３を発生することで容易に実現可能である。このように、行アドレス信号の一部分を検知して、制御対象のデータ入出力ポートを選択することで、行アドレスと列アドレスが同一である複数のメモリセルをデータ入出力ポートの違いで区別可能となり、特定データ入出力ポートの特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００７３】
図１２は、ロウデコーダ１２と、特定行強制制御回路４０の回路構成を示す図である。
【００７４】
ロウデコーダ１２は、デコード信号発生部１２Ｃと、ワードドライバー部１２Ｄとで構成され、特定行強制制御回路４０が、デコード信号発生部１２Ｃとワードドライバー部１２Ｄの間に配置されている。特定行強制制御信号ＦＬＧＲは、ワード線ＷＬnのワードドライバーを制御する信号で、強制フェイル動作時、特定行強制制御信号ＦＬＧＲが“Ｈ”となり、ロウデコーダがワード線ＷＬnを選択してもワード線ＷＬnは活性化しない。通常動作時は、特定行強制制御信号ＦＬＧＲが“Ｌ”であり、ロウデコーダがワード線ＷＬnを選択するとワード線ＷＬnは活性化する。このように、特定の行アドレスで選択されるワード線を不活性にすることで、特定行アドレスのメモリセルを強制的にフェイルさせることができる。
【００７５】
図１３、図１４、図１５は、特定列強制制御手段の回路ブロック図である。ビット線ＢＬと相対ビット線ＸＢＬは、ビット線接続スイッチ１０１を介してセンスアンプ１０２に入力接続され、センスアンプ１０２の出力はデータ出力ポート１０３に接続されている。ビット線接続スイッチ１０１は、ビット線選択端子１０１ａと動作モード端子１０１ｂを備え、センスアンプ１０２はセンスアンプ選択端子１０２ａを備える。ビット線選択バス信号ＢＬＳＥＬ＜３：０＞は、ビット線選択端子１０１ａに分配接続され、センスアンプ選択バス信号ＳＡＳＥＬ＜１：０＞は、センスアンプ選択端子１０２ａに分配接続される。特定列強制制御信号ＦＬＧＣは、特定の動作モード端子１０１ｂに接続され、他の動作モード端子１０１ｂは、接地端子ＶＳＳに接続されている。強制フェイル動作時、特定列強制制御信号ＦＬＧＣは“Ｈ”となり、ビット線接続スイッチ１０１はビット線選択バス信号ＢＬＳＥＬ＜３：０＞で選択されても、“ＯＦＦ”のままである。通常動作時、特定列強制制御信号ＦＬＧＣは“Ｌ”となり、ビット線接続スイッチ１０１はビット線選択バス信号ＢＬＳＥＬ＜３：０＞で選択されると、“ＯＮ”する。すなわち、特定列強制制御信号ＦＬＧＣが接続された列のメモリセルが、強制フェイル動作時にフェイルする。
【００７６】
図１３は、第１の特定列強制制御手段の回路ブロック図である。特定列強制制御信号ＦＬＧＣは、最も左のビット線接続スイッチ１０１の動作モード端子１０１ｂのみに接続され、他のビット線接続スイッチ１０１の動作モード端子１０１ｂは、接地端子ＶＳＳに接続されている。このように、特定の列アドレスで選択されるビット線接続スイッチ１０１を不活性にすることで、特定列アドレスのメモリセルを強制的にフェイルさせることができる。
【００７７】
図１４は、第２の特定列強制制御手段の回路ブロック図である。特定列強制制御信号ＦＬＧＣは、最も左のセンスアンプ１０２に繋がるビット線接続スイッチ１０１の動作モード端子１０１ｂに接続され、他のセンスアンプ１０２に繋がるビット線接続スイッチ１０１の動作モード端子１０１ｂは、接地端子ＶＳＳに接続されている。また、別の手段として、それぞれのセンスアンプ１０２に動作モード端子を設けて、特定センスアンプの動作モード端子に列強制制御信号ＦＬＧＣを接続するようにしてもよい。この場合には、ビット線接続スイッチ１０１に動作モード端子を設ける必要はない。このように、特定の列アドレスで選択されるセンスアンプに繋がる全てのビット線接続スイッチ１０１を不活性にすること、または、特定の列アドレスで選択されるセンスアンプ１０２を不活性にすることで、特定列アドレスで選択されるセンスアンプ１０２に繋がる全てのメモリセルを強制的にフェイルさせることができる。
【００７８】
図１５は、第３の特定列強制制御手段の回路ブロック図である。特定列強制制御信号ＦＬＧＣは、左から２つ目までのセンスアンプ１０２に繋がるビット線接続スイッチ１０１の動作モード端子１０１ｂに接続され、他のセンスアンプ１０２に繋がるビット線接続スイッチ１０１の動作モード端子１０１ｂは、接地端子ＶＳＳに接続されている。また、別の手段として、それぞれのデータ出力ポートに動作モード端子を設けて、特定のデータ出力ポートの動作モード端子に列強制制御信号ＦＬＧＣを接続するようにしてもよい。この場合には、ビット線接続スイッチや、センスアンプに動作モード端子を設ける必要はない。このように、特定のデータ出力ポートに対応する全てのビット線接続スイッチ１０１を不活性にすること、または、特定のデータ出力ポートを不活性することで、特定のデータ出力ポートに対応する全メモリセルを強制的にフェイルさせることができる。
【００７９】
なお、図１３、図１４、図１５においては、データ読み出し系回路の制御について述べたが、別の手段として、データ書き込み系回路を制御してもよい。
【００８０】
図１６は、本発明の第２の実施の形態に係る半導体記憶装置の構成の例を示すブロック図である。図１との違いは、データ論理強制制御回路部２１がメモリマクロ１０の内部に組み込まれた点にある。図に記載はしていないが、特定行強制制御手段４０、特定列強制制御手段５０もメモリマクロ１０の内部に組み込まれている。また、データ論理強制制御回路のフラグ信号発生回路部２２、および、アドレススクランブルブロック３０は、制御部１４Ａに組み込まれている。このように、データ論理強制制御手段、特定行強制制御手段、特定列強制制御手段等の強制制御手段は、通常動作に必要な構成要素を含むメモリマクロ１０内に組み込まれたものであるので、強制制御手段の搭載を特別考慮しなくても、メモリマクロ１０を配置するだけで、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００８１】
図１７は、本発明の第３の実施の形態に係る半導体記憶装置の構成の例を示すブロック図である。図１または図１６との違いは、データ論理強制制御手段が、データ入出力バッファセルブロック６０に組み込まれた点にある。データ入出力バッファセルブロック６０は、半導体記憶装置のチップ端部に位置し、データ入出力パッド６１の直近に配置されている。このように、データ論理強制制御手段は、半導体記憶装置のデータ入出力バッファセルブロック６０に組み込まれたものであるので、データ論理強制制御手段の搭載を特別考慮しなくても、データ入出力バッファセルブロックを配置するだけで、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００８２】
図１８は、半導体記憶装置の検査方法を示す図である。半導体記憶装置２００は、データ論理強制制御回路を搭載せずに、複数の信号端子２０１を備えている。半導体記憶装置の検査装置３００は、信号端子２０１に接続され、データ論理強制制御ＩＰ３０１と通常検査プログラム３０２を備えている。データ論理強制制御ＩＰ３０１は、ソフトＩＰであって、通常検査プログラム３０２内に複雑に組み込まれるものではなく、独立機能を有し、通常検査プログラム３０２とは、個別に提供または供給されるものである。半導体記憶装置２００の入出力信号は、データ論理強制制御ＩＰ３０１を介して通常動作検査プログラム３０２で制御される。このように、データ論理強制制御ＩＰは、独立機能を有するソフトＩＰであって、半導体記憶装置と当該半導体記憶装置の検査装置間の各種信号で制御する、または制御されるものであるので、半導体記憶装置上にデータ論理強制制御手段を搭載することなく、さらに、通常検査の検査プログラム内部を特別に修正することなく、特定アドレスのメモリセルを強制的にフェイルさせることができる。
【００８３】
図１９から図２７は、図１から図１８までで説明した各種手段を用いて実現可能なフェイルビットマップチェック模様を示す図である。
【００８４】
図１９は、図４または、図１１において説明した、１本の対角斜め直線模様を描くフェイルビットマップチェック図である。
【００８５】
図２０は、図１９の１本の対角斜め直線模様に加え、物理行アドレスが“０”のメモリセル上に１本の直線模様を描くフェイルビットマップチェック図である。これは、データ論理強制制御手段と特定行強制制御手段を用いて実現できる。
【００８６】
図２１は、図１９の１本の対角斜め直線模様に加え、物理列アドレスが“０”のメモリセル上に１本の直線模様を描くフェイルビットマップチェック図である。これは、データ論理強制制御手段と特定列強制制御手段を用いて実現できる。
【００８７】
図２２は、図１９の１本の対角斜め直線模様に加え、物理行アドレスが“０”のメモリセル上の１本の直線模様と、物理列アドレスが“０”のメモリセル上の１本の直線模様とを描くフェイルビットマップチェック図である。これは、データ論理強制制御手段と特定行強制制御手段と特定列強制制御手段を用いて実現できる。
【００８８】
図２３は、図１０において説明した、２本の斜め直線模様を描くフェイルビットマップチェック図である。これは、データ論理強制制御手段を用いて実現できる。
【００８９】
図２４は、図２３における２本の斜め直線模様の行と列を入れ替えた場合に対応する２本の斜め直線模様を描くフェイルビットマップチェック図である。これは、データ論理強制制御手段を用いて実現できる。
【００９０】
図２５は、図２３の模様と図２４の模様を重ね合わせた模様を描くフェイルビットマップチェック図である。これは、データ論理強制制御手段を用いて実現できる。
【００９１】
図２６は、メモリセルの並びの数が、行方向よりも列方向に多い場合のフェイルビットマップチェック図であり、列方向に行方向の数だけ進むと、列方向横直線模様が、別の物理行アドレスのメモリセル上にシフトする模様を描くものである。これは、データ論理強制制御手段と特定行強制制御手段を用いて実現できる。
【００９２】
図２７は、メモリセルの並びの数が、列方向よりも行方向に多い場合のフェイルビットマップチェック図であり、行方向に列方向の数だけ進むと、行方向縦直線模様が、別の物理列アドレスのメモリセル上にシフトする模様を描くものである。これは、データ論理強制制御手段と特定列強制制御手段を用いて実現できる。
【００９３】
以上図１９から図２７にかけて、フェイルビットマップチェック模様の例を示したが、本発明の意図するところは、図１９から図２７に示したものに限定されず、半導体記憶装置のフェイルビットマップのチェック機能、すなわち実半導体記憶装置上のメモリセルの配置とフェイルビットマップ上のメモリセルの配置が同一であることが確実にチェック可能な機能、を果たす模様をフェイルビットマップ上に出力させる手段を有することである。
【産業上の利用可能性】
【００９４】
本発明にかかる半導体記憶装置は、特定メモリセルが強制的にフェイルする機能を有し、ＦＩＢ加工で故意に不良ビットを作り出す等の工数を必要とすることなく、全アドレス空間に亘ってのフェイルビットマップ確認を瞬時に可能とする効果を有し、フェイルビットマップを取得する半導体記憶装置やその検査方法等として有用である。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成の例を示すブロック図である。
【図２】図１のデータ論理強制制御回路部２１を構成するデータ反転回路ユニット２１Ａの論理回路図である。
【図３】図２のデータ反転回路ユニット２１Ａの論理チャートである。
【図４】図１のメモリマクロ１０を構成するメモリアレイ１１の一部１１Ａと、ロウデコーダ１２の一部１２Ａと、カラムデコーダ１３の一部１３Ａを示す第１の説明図である。
【図５】図１のデータ論理強制制御回路のフラグ信号発生回路部２２を構成する一回路部２２Ａの論理回路図である。
【図６】図５の論理回路図の論理チャートである。
【図７】図１のメモリマクロ１０を構成するメモリアレイ１１の一部１１Ａと、ロウデコーダ１２の一部１２Ａと、カラムデコーダ１３の一部１３Ａを示す第２の説明図である。
【図８】図１のデータ論理強制制御回路のフラグ信号発生回路部２２を構成する一回路部２２Ｂの論理回路図である。
【図９】図８の論理回路図の論理チャートである。
【図１０】図１のメモリマクロ１０を構成するメモリアレイ１１の一部１１Ａと、ロウデコーダ１２の一部１２Ａと、カラムデコーダ１３の一部１３Ａを示す第３の説明図である。
【図１１】図１のメモリマクロ１０を構成するメモリアレイ１１の一部１１Ｂと、ロウデコーダ１２の一部１２Ｂと、カラムデコーダ１３の一部１３Ｂを示す第４の説明図である。
【図１２】ロウデコーダ１２と、特定行強制制御回路４０の回路構成を示す図である。
【図１３】第１の特定列強制制御手段の回路ブロック図である。
【図１４】第２の特定列強制制御手段の回路ブロック図である。
【図１５】第３の特定列強制制御手段の回路ブロック図である。
【図１６】本発明の第２の実施の形態に係る半導体記憶装置の構成の例を示すブロック図である。
【図１７】本発明の第３の実施の形態に係る半導体記憶装置の構成の例を示すブロック図である。
【図１８】半導体記憶装置の検査方法を示す説明図である。
【図１９】１本の対角斜め直線模様を描くフェイルビットマップチェック図である。
【図２０】図１９の１本の対角斜め直線模様に加え、物理行アドレスが“０”のメモリセル上に１本の直線模様を描くフェイルビットマップチェック図である。
【図２１】図１９の１本の対角斜め直線模様に加え、物理列アドレスが“０”のメモリセル上に１本の直線模様を描くフェイルビットマップチェック図である。
【図２２】図１９の１本の対角斜め直線模様に加え、物理行アドレスが“０”のメモリセル上の１本の直線模様と、物理列アドレスが“０”のメモリセル上の１本の直線模様とを描くフェイルビットマップチェック図である。
【図２３】２本の斜め直線模様を描くフェイルビットマップチェック図である。
【図２４】図２３における２本の斜め直線模様の行と列を入れ替えた場合に対応する２本の斜め直線模様を描くフェイルビットマップチェック図である。
【図２５】図２３の模様と図２４の模様を重ね合わせた模様を描くフェイルビットマップチェック図である。
【図２６】メモリセルの並びの数が、行方向よりも列方向に多い場合のフェイルビットマップチェック図である。
【図２７】メモリセルの並びの数が、列方向よりも行方向に多い場合のフェイルビットマップチェック図である。
【図２８】実半導体記憶装置上に配置されたメモリマクロの一部を示す図である。
【図２９】図２８で示した半導体記憶装置のフェイルビットマップである。
【符号の説明】
【００９６】
１０  メモリマクロ
１１  メモリアレイ
１２  ロウデコーダ
１３  カラムデコーダ
１４  制御部
１５  データ入出力回路部
２０  データ論理強制制御ブロック
２１  データ論理強制制御回路部
２１Ａ  データ反転回路ユニット
２２  フラグ信号発生回路部
３０  アドレススクランブルブロック
３１  論理アドレス信号
３２  ＦＢＭＣＨＫ信号
３３  入出力データ
４０  特定行強制制御装置
５０  特定列強制制御装置
６０  データ入出力バッファセルブロック
１００  半導体記憶装置
１０１  ビット線接続スイッチ
１０２  センスアンプ
１０３  データ出力ポート
２００  データ論理強制制御回路を搭載しない半導体記憶装置
２０１  複数の信号端子
３００  半導体記憶装置の検査装置
３０１  データ論理強制制御ＩＰ
３０２  通常検査プログラム
【図１】
2006092692.tif 000003
【図２】
2006092692.tif 000004
【図３】
2006092692.tif 000005
【図４】
2006092692.tif 000006
【図５】
2006092692.tif 000007
【図６】
2006092692.tif 000008
【図７】
2006092692.tif 000009
【図８】
2006092692.tif 000010
【図９】
2006092692.tif 000011
【図１０】
2006092692.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006092692.tif 000018
【図１７】
2006092692.tif 000019
【図１８】
2006092692.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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