(57)【要約】【課題】従来と同じパッケージを適用しつつ、必要に応じてデータのパラレル転送を可能とするメモリ素子を実現する。【解決手段】シリアルデータをパラレルデータに変換するシリアル−パラレル変換部４２と、パラレルデータをシリアルデータに変換するパラレル−シリアル変換部４４と、パラレルデータのビット幅を変更するパラレル−パラレル変換部４６と、を備え、シリアルインターフェースによるアクセスを行う場合、シリアル−パラレル変換部４２及びパラレル−シリアル変換部４４にそれぞれ１つの外部端子を接続し、パラレルインターフェースによるアクセスを行う場合、パラレル−パラレル変換部４６に複数の外部端子を接続するメモリ素子により上記課題を解決できる。【選択図】図１
2006127653.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ固有のアドレス値で特定されるメモリ要素を複数含むメモリアレイを備え、
外部端子からのアドレス値の入力を受けて、当該アドレス値で特定されるメモリ要素に格納されているデータを読み出し、当該データを外部端子に出力するメモリ素子であって、
シリアルデータをパラレルデータに変換するシリアル−パラレル変換部と、
パラレルデータをシリアルデータに変換するパラレル−シリアル変換部と、
パラレルデータのビット幅を変更するパラレル−パラレル変換部と、
外部端子の少なくとも一部を前記シリアル−パラレル変換部、前記パラレル−シリアル変換部、前記パラレル−パラレル変換部のいずれか１つに接続可能とするマルチプレクサと、
を備え、
前記マルチプレクサは、
シリアルインターフェースによるアクセスを行う場合、前記シリアル−パラレル変換部及び前記パラレル−シリアル変換部にそれぞれ１つの外部端子を接続し、
パラレルインターフェースによるアクセスを行う場合、前記パラレル−パラレル変換部に複数の外部端子を接続することを特徴とするメモリ素子。
【請求項２】
請求項１に記載のメモリ素子において、
前記マルチプレクサは、
シリアルインターフェースによるアクセスを行う場合、第１の外部端子を前記シリアル−パラレル変換部に接続し、第２の外部端子を前記パラレル−シリアル変換部に接続し、
パラレルインターフェースによるアクセスを行う場合、前記第１及び第２の外部端子を前記パラレル−パラレル変換部に接続することを特徴とするメモリ素子。
【請求項３】
請求項１又は２に記載のメモリ素子において、
前記マルチプレクサは、
パラレルインターフェースによるアクセスを行う場合、シリアルインターフェースによるアクセスを行う場合に前記シリアル−パラレル変換部又は前記パラレル−シリアル変換部に接続されていない外部端子を前記パラレル−パラレル変換部に接続することを特徴とするメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインターフェースによるアクセスとパラレルインターフェースによるアクセスを切り替え可能としたメモリ素子に関する。
【背景技術】
【０００２】
フラッシュメモリ等のメモリ素子では、シンプルな４線式のシリアルインターフェースによりアクセスを可能としたアーキテクチャが採用されている。シリアルインターフェースを採用したメモリ素子は、例えば図６に示すように、通常８ピン又は１６ピンのチップ・パッケージに組み込まれる。従って、パラレルインターフェースを採用するメモリ素子よりも素子を小型化でき、パッケージのコストを下げることができる。
【０００３】
例えば、８ピンのチップ・パッケージを採用した場合、電源端子（ＶＤＤ，ＶＳＳ）に加えて、アドレス／データ入力端子（ＳＩ）、データ出力端子（ＳＯ）、チップセレクト端子（ＣＳ＃）、システムクロック入力端子（ＳＣＫ）の４線式のシリアルインターフェースの端子が割り当てられる。その他のピンには、書き込み・消去アクセス許可を決定するライトプロテクト端子、割り込み時に処理を停止させるリセット端子、処理を一端中断させて状態を保持させるホールド端子等のコントロール端子が割り当てられる。
【０００４】
シリアルインターフェースを採用したメモリ素子１００は、図７に示すように、アドレスバッファ／ラッチ部１０、コントロールロジック部１２、データレジスタ１４、Ｘデコーダ１６、Ｙデコーダ１８、メモリアレイ２０、シリアル−パラレル変換部２２及びパラレル−シリアル変換部２４を含んで構成される。
【０００５】
メモリ素子１００からデータを読み出す際には、図８のタイミングチャートに示すように制御が行われる。
【０００６】
まず、チップセレクト端子（ＣＳ＃）をローレベルに変更してアクセス対象となるメモリ素子１００が選択される。コントロールロジック部１２は、チップセレクト端子（ＣＳ＃）がローレベルに変更されると各部をコマンドの受け付け状態に設定する。
【０００７】
次に、アドレス／データ入力端子（ＳＩ）からデータの読み出しを示すコマンド（図８では０３ｈ）が入力される。コマンドは、例えば８ビットで構成され、システムクロック入力端子（ＳＣＫ）から入力されるシステムクロックに同期して１ビットずつシリアルにシリアル−パラレル変換部２２に入力される。コマンドは、シリアル−パラレル変換部２２でシリアルデータから内部バスのビット幅（例えば８ビット）に対応するパラレルデータに変換されて、コントロールロジック部１２に送られる。
【０００８】
コントロールロジック部１２ではコマンドが解析される。例えば、データ読み出しを示すコマンド（０３ｈ）であった場合、コントロールロジック部１２は、各部をアドレス値の受け付けの状態に設定する。
【０００９】
次に、アドレス／データ入力端子（ＳＩ）からアドレス値（Ａｄｄ．）が入力される。アドレス値は、例えば２４ビットで表され、システムクロックに同期して１ビットずつシリアルにシリアル−パラレル変換部２２に入力される。シリアル−パラレル変換部２２は、アドレス値をシリアルデータから内部バスのビット幅（例えば８ビット）のパラレルデータに順次変換する。コントロールロジック部１２は、パラレルデータに変換されたアドレス値をシリアル−パラレル変換部２２からアドレスバッファ／ラッチ部１０へ順次転送させる。
【００１０】
アドレスバッファ／ラッチ部１０は、アドレス値を受信すると、Ｘデコーダ１６及びＹデコーダ１８に制御信号を出力して、メモリアレイ２０内の対応するメモリ要素を特定すし、そのメモリ要素に保持されているデータを読み出す。読み出されたデータは、Ｙデコーダ１８を介してデータレジスタ１４に格納される。パラレル−シリアル変換部２４は、データレジスタ１４に格納されているデータをシリアルデータに変換し、システムクロックに同期させてデータ出力端子（ＳＯ）から出力する。
【００１１】
アドレスバッファ／ラッチ部１０は、アドレス値を順次増加させ、次のアドレス値で特定されるメモリ要素から順次データが読み出されるように制御を行う。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、４線式のシリアルインターフェースを採用したメモリ素子では、アドレス及びデータの入出力が１ビットのシリアル通信であるため、パラレルインターフェースを採用したメモリ素子に比べて転送レートの低さが顕著である。
【００１３】
そこで、本発明は、上記従来技術の問題を鑑み、従来のシリアルインターフェースを採用したメモリ素子と同じパッケージを適用しつつ、必要に応じてデータのパラレル転送を可能とするメモリ素子を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、それぞれ固有のアドレス値で特定されるメモリ要素を複数含むメモリアレイを備え、外部端子からのアドレス値の入力を受けて、当該アドレス値で特定されるメモリ要素に格納されているデータを読み出し、当該データを外部端子に出力するメモリ素子であって、シリアルデータをパラレルデータに変換するシリアル−パラレル変換部と、パラレルデータをシリアルデータに変換するパラレル−シリアル変換部と、パラレルデータのビット幅を変更するパラレル−パラレル変換部と、外部端子の少なくとも一部を前記シリアル−パラレル変換部、前記パラレル−シリアル変換部、前記パラレル−パラレル変換部のいずれか１つに接続可能とするマルチプレクサと、を備え、前記マルチプレクサは、シリアルインターフェースによるアクセスを行う場合、前記シリアル−パラレル変換部及び前記パラレル−シリアル変換部にそれぞれ１つの外部端子を接続し、パラレルインターフェースによるアクセスを行う場合、前記パラレル−パラレル変換部に複数の外部端子を接続することを特徴とする。
【００１５】
ここで、前記マルチプレクサは、シリアルインターフェースによるアクセスを行う場合、第１の外部端子を前記シリアル−パラレル変換部に接続し、第２の外部端子を前記パラレル−シリアル変換部に接続し、パラレルインターフェースによるアクセスを行う場合、前記第１及び第２の外部端子を前記パラレル−パラレル変換部に接続することが好適である。
【００１６】
シリアルインターフェースによるアクセスを行う場合、前記第１の外部端子はメモリ素子の外部からアドレス値やデータを入力するためのアドレス／データ入力端子として用いられ、前記第２の外部端子はメモリ要素から読み出されたデータをメモリ素子の外部へ出力するためのデータ出力端子として用いられる。
【００１７】
さらに、前記マルチプレクサは、パラレルインターフェースによるアクセスを行う場合、シリアルインターフェースによるアクセスを行う場合に前記シリアル−パラレル変換部又は前記パラレル−シリアル変換部に接続されていない外部端子を前記パラレル−パラレル変換部に接続することが好適である。
【００１８】
例えば、シリアルインターフェースによるアクセスを行う場合にコントロール端子として用いられている外部端子を、パラレルインターフェースによるアクセスを行う場合に前記パラレル−パラレル変換部に接続してデータの入出力端子として用いる。
【発明の効果】
【００１９】
本発明によれば、従来のシリアルインターフェースを採用したメモリ素子と同じサイズのパッケージを適用しつつ、必要に応じてパラレルインターフェースによるアクセスが可能となる。
【発明を実施するための最良の形態】
【００２０】
本実施の形態におけるメモリ素子２００は、図１に示すように、アドレスバッファ／ラッチ部３０、コントロールロジック部３２、データレジスタ３４、Ｘデコーダ３６、Ｙデコーダ３８、メモリアレイ４０、シリアル−パラレル変換部４２、パラレル−シリアル変換部４４、パラレル−パラレル変換部４６及びマルチプレクサ４８を含んで構成される。
【００２１】
メモリ素子２００は、従来のシリアルインターフェースを採用したメモリ素子と同様のパッケージを採用している。シリアルインターフェースによるアクセスとパラレルインターフェースによるアクセスとにおいて端子の接続を切り替えるためにマルチプレクサ４８が備わっている。
【００２２】
マルチプレクサ４８は、図２に示すように、複数の切替スイッチ４８ａを備えている。マルチプレクサ４８は、コントロールロジック部３２から切替制御信号を受けて、チップ・パッケージの外部端子をそれぞれシリアル−パラレル変換部４２、パラレル−シリアル変換部４４、パラレル−パラレル変換部４６のいずれか１つに接続する。
【００２３】
例えば、８ピンのチップ・パッケージを採用した場合、シリアルインターフェースによるアクセスを行う際には、切替スイッチ４８ａは左側の端子にそれぞれ接続され、図６と同様に端子が割り当てられる。すなわち、データ出力端子（ＳＯ）はパラレル−シリアル変換部４４、アドレス／データ入力端子（ＳＩ）はシリアル−パラレル変換部４２、第１コントロール端子（Ｃ０）及び第２コントロール端子（Ｃ１）はコントロールロジック部３２にそれぞれ接続される。
【００２４】
一方、パラレルインターフェースによるデータの読み出しを行う際には、切替スイッチ４８ａは右側の端子にそれぞれ接続され、例えば図３に示すように、データ出力端子（ＳＯ）が第４のデータ入出力端子（ＳＩＯ３）、第１コントロール端子（Ｃ０）が第３のデータ入出力端子（ＳＩＯ２）、第２コントロール端子（Ｃ１）が第２のデータ入出力端子（ＳＩＯ１）、アドレス／データ入力端子（ＳＩ）が第１のデータ入出力端子（ＳＩＯ０
）に割り当てられる。これによって、パラレルインターフェースによるアクセスを可能とする。すなわち、データ出力端子（ＳＯ）、アドレス／データ入力端子（ＳＩ）、第１コントロール端子（Ｃ０）及び第２コントロール端子（Ｃ１）はすべてパラレル−パラレル変換部４６に接続される。
【００２５】
次に、シリアルインターフェースによるデータの読み出し処理、パラレルインターフェースによるデータの読み出し処理及びシリアルインターフェースへの復帰処理についてそれぞれ説明する。
【００２６】
＜シリアルインターフェースによるデータ読み出し＞
メモリ素子２００は、通常はシリアルインターフェースによるアクセスを行う状態に設定されている。このとき、マルチプレクサ４８の各切替スイッチ４８ａは左側の端子に接続され、図６と同様に端子が割り当てられる。
【００２７】
従って、メモリ素子２００からデータを読み出す際には、従来のメモリ素子と同様に図８のタイミングチャートに沿って処理が行われる。この処理は、従来のメモリ素子と同様であるので説明を省略する。
【００２８】
＜パラレルインターフェースによるデータ読み出し＞
パラレルインターフェースによるアクセスを行う場合、図４のタイミングチャートで示すように処理が行われる。初期状態では、マルチプレクサ４８の各切替スイッチ４８ａは左側の端子に接続され、図６と同様に端子が割り当てられているものとする。
【００２９】
まず、チップセレクト端子（ＣＳ＃）をローレベルに変更してアクセス対象となるメモリ素子２００が選択される。コントロールロジック部３２は、チップセレクト端子（ＣＳ＃）がローレベルに変更されると各部をコマンドの受け付け状態に設定する。
【００３０】
次に、アドレス／データ入力端子（ＳＩ）からパラレルインターフェースによるデータの読み出しを示すコマンド（例えばＤ４ｈ）が入力される。コマンドは、例えば８ビットで構成され、システムクロック入力端子（ＳＣＫ）から入力されるシステムクロックに同期して１ビットずつシリアルにシリアル−パラレル変換部４２に入力される。コマンドは、シリアル−パラレル変換部４２でシリアルデータから内部バスのビット幅（例えば８ビット）に対応するパラレルデータに変換されて、コントロールロジック部３２に送られる。
【００３１】
コントロールロジック部３２ではコマンドが解析される。パラレルインターフェースによるデータ読み出しを示すコマンド（Ｄ４ｈ）であった場合、コントロールロジック部３２は、各部をアドレス値の受け付けの状態に設定すると共に、マルチプレクサ４８の切替スイッチ４８ａをそれぞれ右側に端子に切り替える。これによって、データ出力端子（ＳＯ）、アドレス／データ入力端子（ＳＩ）、第１コントロール端子（Ｃ０）及び第２コントロール端子（Ｃ１）はすべてパラレル−パラレル変換部４６に接続され、データ出力端子（ＳＯ）が第４のデータ入出力端子（ＳＩＯ３）、第１コントロール端子（Ｃ０）が第３のデータ入出力端子（ＳＩＯ２）、第２コントロール端子（Ｃ１）が第２のデータ入出力端子（ＳＩＯ１）、アドレス／データ入力端子（ＳＩ）が第１のデータ入出力端子（ＳＩＯ０）に割り当てられる。
【００３２】
このとき、チップセレクト端子（ＣＳ＃）をハイレベルに戻して、再びローレベルに変更するタイミングでマルチプレクサ４８の切り替えを行うことが好適である。また、システムクロック端子（ＳＣＫ）に入力されるシステムクロックに同期させて、コントロールロジック３２が所定数のシステムクロックをカウントした後にマルチプレクサ４８の切り替えを行っても良い。
【００３３】
次に、４つのデータ入出力端子（ＳＩＯ０〜ＳＩＯ３）からアドレス値（Ａｄｄ．）が同時に４ビットずつパラレルに入力される。アドレス値は、例えば２４ビットで表され、システムクロックに同期して４ビットずつパラレルにパラレル−パラレル変換部４６に入力される。パラレル−パラレル変換部４６は、アドレス値を内部バスのビット幅（例えば８ビット）のパラレルデータに順次変換する。コントロールロジック部３２は、内部バスのビット幅に変換されたアドレス値をパラレル−パラレル変換部４６からアドレスバッファ／ラッチ部３０へ順次転送させる。
【００３４】
アドレスバッファ／ラッチ部３０は、アドレス値を受信すると、Ｘデコーダ３６及びＹデコーダ３８に制御信号を出力して、メモリアレイ４０内の対応するメモリ要素を特定すし、そのメモリ要素に保持されているデータを読み出す。読み出されたデータは、Ｙデコーダ３８を介してデータレジスタ３４に格納される。パラレル−パラレル変換部４６は、データレジスタ３４に格納されている内部バスのビット幅を有するデータを４ビットのパラレルデータに変換し、システムクロックに同期させて４つのデータ入出力端子（ＳＩＯ０〜ＳＩＯ３）から出力する。
【００３５】
アドレスバッファ／ラッチ部３０は、アドレス値を順次増加させ、次のアドレス値で特定されるメモリ要素から順次データが読み出されるように制御を行う。
【００３６】
なお、本実施の形態ではアドレス値及びデータは、システムクロックに同期して入出力されるものとしたが、ダブルデータレート（ＤＤＲ）等の高速転送の技術を適用することも好適である。
【００３７】
＜シリアルインターフェースによるアクセスへの復帰＞
図５を参照して、パラレルインターフェースによるアクセスからシリアルインターフェースによるアクセスへ戻す処理について説明する。チップセレクト端子（ＣＳ＃）をハイレベルに一旦戻してメモリ素子の選択を解除し、再びチップセレクト端子（ＣＳ＃）をローレベルに変更する。このチップセレクト端子（ＣＳ＃）へのパルスの入力を新たなコマンドの入力を受け付ける処理のトリガとする。すなわち、コントロールロジック部３２は、メモリ素子２００をコマンドに入力を受け付ける状態とする。その後、４つのデータ入出力端子（ＳＩＯ０〜ＳＩＯ３）からコマンドを同時に４ビットずつパラレルに入力する。
【００３８】
コマンドは、例えば８ビットで表され、システムクロックに同期して４ビットずつパラレルにパラレル−パラレル変換部４６に入力される。パラレル−パラレル変換部４６は、コマンドを内部バスのビット幅（例えば８ビット）に変換し、コントロールロジック部３２へ送信する。
【００３９】
コントロールロジック部３２ではコマンドが解析される。コマンドがシリアルインターフェースに戻すコマンドであった場合、コントロールロジック部３２は、マルチプレクサ４８の切替スイッチ４８ａをそれぞれ左側に端子に切り替える。これにより、通常のシリアルインターフェースによるアクセスが可能な状態に戻される。
【００４０】
このとき、チップセレクト端子（ＣＳ＃）をハイレベルに戻して、再びローレベルに変更するタイミングでマルチプレクサ４８の切り替えを行うことが好適である。また、システムククロック端子（ＳＣＫ）に入力されるシステムクロックに同期させて、所定の待機時間の経過後にマルチプレクサ４８の切り替えを行っても良い。
【００４１】
以上のように、本実施の形態によれば、従来のシリアルインターフェースを採用したメモリ素子と同じサイズのパッケージを適用しつつ、必要に応じてパラレルインターフェースによるアクセスが可能であるメモリ素子を実現することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態におけるメモリ素子の構成を示すブロック図である。
【図２】本発明の実施の形態におけるマルチプレクサの構成を示す図である。
【図３】パラレルインターフェースによるアクセスを行う際のピンの割り当てを示す図である。
【図４】本発明の実施の形態におけるパラレルインターフェースによるデータ読み出し処理のタイミングチャートを示す図である。
【図５】本発明の実施の形態におけるパラレルインターフェースからシリアルインターフェースへの切り替え処理のタイミングチャートを示す図である。
【図６】シリアルインターフェースによるアクセスを行うメモリ素子のピンの割り当てを示す図である。
【図７】従来のメモリ素子の構成を示すブロック図である。
【図８】シリアルインターフェースによるデータ読み出し処理のタイミングチャートを示す図である。
【符号の説明】
【００４３】
１０  アドレスバッファ／ラッチ部、１２  コントロールロジック部、１４  データレジスタ、１６  Ｘデコーダ、１８  Ｙデコーダ、２０  メモリアレイ、２２  シリアル−パラレル変換部、２４  パラレル−シリアル変換部、３０  アドレスバッファ／ラッチ部、３２  コントロールロジック部、３４  データレジスタ、３６  Ｘデコーダ、３８  Ｙデコーダ、４０  メモリアレイ、４２  シリアル−パラレル変換部、４４  パラレル−シリアル変換部、４６  パラレル−パラレル変換部、４８  マルチプレクサ、４８ａ  切替スイッチ、１００，２００  メモリ素子。
【図１】
2006127653.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006127653.tif 000007
【図６】
2006127653.tif 000008
【図７】
2006127653.tif 000009
【図８】
2006127653.tif 000010