(57)【要約】  【課題】ＳｉＰ形態の半導体装置において、パッケージを少ピン化、小型化することができると同時に、その可制御性、可観測性を向上させることができる半導体装置を提供する。  【解決手段】第１の半導体デバイスが半導体装置の外部からパッケージの外部ピンを介して入力される信号に応じて動作し、第２の半導体デバイスが第１の半導体デバイスから第２の半導体デバイスに入力される信号に応じて動作し、かつ、第２の半導体デバイスから出力される信号が第１の半導体デバイスに入力される。第１の半導体デバイスが、テストモード時に、半導体装置の外部から入力される信号が第２の半導体デバイスに入力されるように切り替える第１の切替回路と、テストモード時に、第２の半導体デバイスから第１の半導体デバイスに入力される信号が半導体装置の外部へ出力されるように切り替える第２の切替回路とを備える。【選択図】  図１
2006317178.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の半導体デバイスを含む複数の半導体デバイスを搭載するシステム・イン・パッケージ形態の半導体装置であって、
前記第１の半導体デバイスが前記半導体装置の外部からパッケージの外部ピンを介して入力される信号に応じて動作し、
前記第２の半導体デバイスが前記第１の半導体デバイスから該第２の半導体デバイスに入力される信号に応じて動作し、かつ、該第２の半導体デバイスから出力される信号が前記第１の半導体デバイスに入力され、
前記第１の半導体デバイスが、テストモード時に、前記半導体装置の外部から入力される信号が前記第２の半導体デバイスに入力されるように切り替える第１の切替回路と、前記テストモード時に、前記第２の半導体デバイスから該第１の半導体デバイスに入力される信号が前記半導体装置の外部へ出力されるように切り替える第２の切替回路とを備えることを特徴とする半導体装置。
【請求項２】
第１および第２の半導体デバイスを含む複数の半導体デバイスを搭載するシステム・イン・パッケージ形態の半導体装置であって、
前記第１の半導体デバイスが前記半導体装置の外部からパッケージの外部ピンを介して入力される信号に応じて動作し、
前記第２の半導体デバイスが前記第１の半導体デバイスから該第２の半導体デバイスに入力される信号に応じて動作し、かつ、該第２の半導体デバイスから出力される信号が前記第１の半導体デバイスに入力され、
前記第１の半導体デバイスが、前記第２の半導体デバイスに入力される信号を発生するパターンジェネレータと、テストモード時に、前記パターンジェネレータによって発生される信号が前記第２の半導体デバイスに入力されるように切り替える第１の切替回路と、前記テストモード時に、前記第２の半導体デバイスから該第１の半導体デバイスに入力される信号が前記半導体装置の外部へ出力されるように切り替える第２の切替回路とを備えることを特徴とする半導体装置。
【請求項３】
第１および第２の半導体デバイスを含む複数の半導体デバイスを搭載するシステム・イン・パッケージ形態の半導体装置であって、
前記第１の半導体デバイスが前記半導体装置の外部からパッケージの外部ピンを介して入力される信号に応じて動作し、
前記第２の半導体デバイスが前記第１の半導体デバイスから該第２の半導体デバイスに入力される信号に応じて動作し、かつ、該第２の半導体デバイスから出力される信号が前記第１の半導体デバイスに入力され、
前記第１の半導体デバイスが、前記第２の半導体デバイスに入力される信号と該第２の半導体デバイスから出力される信号の期待値とを発生するパターンジェネレータと、前記第２の半導体デバイスから該第１の半導体デバイスに入力される信号と前記パターンジェネレータによって発生される期待値とを比較し、両者が一致するか否かを表すテスト結果を出力する比較圧縮回路と、テストモード時に、前記パターンジェネレータによって発生される信号が前記第２の半導体デバイスに入力されるように切り替える第１の切替回路と、前記テストモード時に、前記比較圧縮回路から出力されるテスト結果が前記半導体装置の外部へ出力されるように切り替える第２の切替回路とを備えることを特徴とする半導体装置。
【請求項４】
前記第１の半導体デバイスは、さらに、前記第１の切替回路から出力される信号をクロックに同期して保持し、前記第２の半導体デバイスに入力する第１のフリップフロップと、前記第２の半導体デバイスから該第１の半導体デバイスに入力される信号を前記クロックに同期して保持し、前記第２の切替回路に入力する第２のフリップフロップとを備えることを特徴とする請求項１から３のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システム・イン・パッケージ（System in a Package）（以下、ＳｉＰともいう）形態の半導体装置に関するものである。
【背景技術】
【０００２】
ＳｉＰ形態の半導体装置は、システムを構成する複数の半導体デバイスが１つのパッケージ内に搭載されて構成される。ＳｉＰ形態の半導体装置では、そのシステム動作には不必要な場合であっても、出荷テストを目的として、搭載された個々の半導体デバイスの全信号をパッケージの外部ピンに接続し、外部から個々の半導体デバイスに直接アクセスすることで個々の半導体デバイスのテストが個別に行われる。
【０００３】
例えば、ＣＰＵ（中央処理装置）などのコントロールデバイスと、このコントロールデバイスによって、その動作が制御されるメモリデバイスとを含む複数の半導体デバイスを搭載するＳｉＰ形態の半導体装置において、メモリデバイスがコントロールデバイスのみに接続され、コントロールデバイス以外の半導体デバイスからのアクセスがない場合、システム動作上は、メモリデバイスの信号をパッケージの外部ピンに接続する必要はない。
【０００４】
しかし、外部からコントロールデバイスを制御し、コントロールデバイスを介してメモリデバイスをアクセスする場合、一般的には、その制御性、観測性が低いために、メモリデバイスの十分なテストを行うことができない。このため、メモリデバイスの出荷テストを目的として、メモリデバイスの可制御性、可観測性を向上させるために、メモリデバイスの全信号がパッケージの外部ピンに割り当てられる。
【０００５】
ところが、個々の半導体デバイスの全信号をパッケージの外部ピンに割り当てる従来のテスト方式は、小型電子機器製品に要求される、小型、少ピンパッケージの妨げとなっている。また、従来方式のコントロールデバイス、メモリデバイスの個別テストでは、実際にコントロールデバイスからメモリデバイスに入力される信号の検証を行うことができないため、システム動作のＡＣ特性を保証することが難しいという問題があった。
【０００６】
なお、本発明の出願時に、本発明に関わる先行技術文献は存在していない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の第１の目的は、前記従来技術に基づく問題点を解消し、ＳｉＰ形態の半導体装置において、パッケージを少ピン化、小型化することができると同時に、半導体装置の可制御性、可観測性を向上させることができる半導体装置を提供することにある。また、本発明の第２の目的は、ＳｉＰ形態の半導体装置において、システム動作のＡＣ特性を保証することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、第１および第２の半導体デバイスを含む複数の半導体デバイスを搭載するシステム・イン・パッケージ形態の半導体装置であって、
前記第１の半導体デバイスが前記半導体装置の外部からパッケージの外部ピンを介して入力される信号に応じて動作し、
前記第２の半導体デバイスが前記第１の半導体デバイスから該第２の半導体デバイスに入力される信号に応じて動作し、かつ、該第２の半導体デバイスから出力される信号が前記第１の半導体デバイスに入力され、
前記第１の半導体デバイスが、テストモード時に、前記半導体装置の外部から入力される信号が前記第２の半導体デバイスに入力されるように切り替える第１の切替回路と、前記テストモード時に、前記第２の半導体デバイスから該第１の半導体デバイスに入力される信号が前記半導体装置の外部へ出力されるように切り替える第２の切替回路とを備えることを特徴とする半導体装置を提供するものである。
【０００９】
また、本発明は、第１および第２の半導体デバイスを含む複数の半導体デバイスを搭載するシステム・イン・パッケージ形態の半導体装置であって、
前記第１の半導体デバイスが前記半導体装置の外部からパッケージの外部ピンを介して入力される信号に応じて動作し、
前記第２の半導体デバイスが前記第１の半導体デバイスから該第２の半導体デバイスに入力される信号に応じて動作し、かつ、該第２の半導体デバイスから出力される信号が前記第１の半導体デバイスに入力され、
前記第１の半導体デバイスが、前記第２の半導体デバイスに入力される信号を発生するパターンジェネレータと、テストモード時に、前記パターンジェネレータによって発生される信号が前記第２の半導体デバイスに入力されるように切り替える第１の切替回路と、前記テストモード時に、前記第２の半導体デバイスから該第１の半導体デバイスに入力される信号が前記半導体装置の外部へ出力されるように切り替える第２の切替回路とを備えることを特徴とする半導体装置を提供する。
【００１０】
また、本発明は、第１および第２の半導体デバイスを含む複数の半導体デバイスを搭載するシステム・イン・パッケージ形態の半導体装置であって、
前記第１の半導体デバイスが前記半導体装置の外部からパッケージの外部ピンを介して入力される信号に応じて動作し、
前記第２の半導体デバイスが前記第１の半導体デバイスから該第２の半導体デバイスに入力される信号に応じて動作し、かつ、該第２の半導体デバイスから出力される信号が前記第１の半導体デバイスに入力され、
前記第１の半導体デバイスが、前記第２の半導体デバイスに入力される信号と該第２の半導体デバイスから出力される信号の期待値とを発生するパターンジェネレータと、前記第２の半導体デバイスから該第１の半導体デバイスに入力される信号と前記パターンジェネレータによって発生される期待値とを比較し、両者が一致するか否かを表すテスト結果を出力する比較圧縮回路と、テストモード時に、前記パターンジェネレータによって発生される信号が前記第２の半導体デバイスに入力されるように切り替える第１の切替回路と、前記テストモード時に、前記比較圧縮回路から出力されるテスト結果が前記半導体装置の外部へ出力されるように切り替える第２の切替回路とを備えることを特徴とする半導体装置を提供する。
【００１１】
ここで、前記第１の半導体デバイスは、さらに、前記第１の切替回路から出力される信号をクロックに同期して保持し、前記第２の半導体デバイスに入力する第１のフリップフロップと、前記第２の半導体デバイスから該第１の半導体デバイスに入力される信号を前記クロックに同期して保持し、前記第２の切替回路に入力する第２のフリップフロップとを備えることが好ましい。
【発明の効果】
【００１２】
本発明によれば、テストモード時に、第２の半導体デバイスの外部接続端子が第１の半導体デバイスの内部回路を介してパッケージの外部ピンに接続される。このため、テストモード時に、半導体装置の外部から第２の半導体デバイスに直接アクセスしてテストを行うことができるため、第２の半導体デバイスの可制御性および可観測性を向上させることができる。
【００１３】
また、本発明によれば、第２の半導体デバイスのテストを行うために、その外部接続端子をパッケージの外部ピンに接続する必要がないため、パッケージの外部ピン数を削減でき、小型化することができる。また、第１の半導体デバイスの内部に、パターンジェネレータ、又はパターンジェネレータと比較圧縮回路とを設けることによって、第２の半導体デバイスのテストのために使用するパッケージの外部ピンを大幅に削減することができる。
【００１４】
また、通常動作モード時にも使用する第１および第２のフリップフロップを含めてテストを行うことによって、通常動作モード時におけるシステム動作のＡＣ特性を保証することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＳｉＰ形態の半導体装置を詳細に説明する。
【００１６】
図１は、本発明のテスト回路を適用するＳｉＰ形態の半導体装置の構成を表す第１の実施形態の概略図である。同図に示すＳｉＰ形態の半導体装置１０は、ＡＳＩＣ（Application Specific IC：特定用途向けＩＣ）１２と、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory：同期型ダイナミックＲＡＭ）１４とが１つのパッケージ内に搭載されて構成されている。
【００１７】
ＡＳＩＣ１２は、半導体装置１０の外部からパッケージの外部ピンを介して入力される信号に応じて動作し、ＳＤＲＡＭ１４の動作を制御するコントロールデバイスであって、ユーザロジックと、ＳＤＲＡＭ１４のためのテスト回路とによって構成されている。また、ＡＳＩＣ１２は、外部接続端子として、クロック入力端子１６、メモリ制御信号入力端子１８、データ入出力制御信号入力端子２０、外部データ入出力端子２２、クロック出力端子２４、メモリ制御信号出力端子２６、内部データ入出力端子２８を備えている。
【００１８】
ここで、ユーザロジックは、ＡＳＩＣ１２本来の機能を実現するための回路を概念的に表したものであって、図１中、３つのフリップフロップ３０，３２，３４を含む各種の回路によって構成されている。なお、図１では、説明を容易化するために、フリップフロップ３０，３２，３４以外のユーザロジックは、単にユーザロジックと表現して、その詳細回路の記載を省略している。
【００１９】
テスト回路は、ＳＤＲＡＭ１４のテストを容易化するためのもので、図１中、４つのセレクタ３６，３８，４０，４２と、１つのインバータ４４とによって構成されている。テスト回路によって、テストモード時に、ＡＳＩＣ１２を介してＳＤＲＡＭ１４の全ての外部接続端子がパッケージの外部ピンに接続され、半導体装置１０の外部からＳＤＲＡＭ１４に直接アクセスしてテストを行うことができる。
【００２０】
クロック入力端子１６、メモリ制御信号入力端子１８、データ入出力制御信号入力端子２０はそれぞれ入力バッファ４６を備えており、クロック出力端子２４、メモリ制御信号出力端子２６はそれぞれ出力バッファ４８を備えている。また、外部データ入出力端子２２および内部データ入出力端子２８は、それぞれ入力バッファ５０および出力バッファ５２の両方を備えている。
【００２１】
外部データ入出力端子２２および内部データ入出力端子２８は、本実施形態の場合、出力バッファ５２の出力制御端子に“１”が入力されると入力端子として機能し、“０”が入力されると出力端子として機能する。
【００２２】
ＡＳＩＣ１２のクロック入力端子１６、メモリ制御信号入力端子１８、データ入出力制御信号入力端子２０、および外部データ入出力端子２２は、それぞれ半導体装置１０の対応するパッケージの外部ピンに接続されている。
【００２３】
すなわち、クロック、メモリ制御信号、データ入出力制御信号、入力データは、半導体装置１０の外部から、各々対応するパッケージの外部ピンを介して、クロック入力端子１６、メモリ制御信号入力端子１８、データ入出力制御信号入力端子２０、データ入出力端子２２からＡＳＩＣ１２の内部に入力される。また、出力データは、データ入出力端子２２から、対応するパッケージの外部ピンを介して、半導体装置１０の外部へ出力される。
【００２４】
なお、メモリ制御信号は、ＳＤＲＡＭ１４の動作を制御する、アドレス信号Ａ，バンクアドレス信号ＢＡ，ロウアドレスストローブ信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，ライトイネーブル信号ＷＥ，データマスク信号ＤＱＭ，チップセレクト信号ＣＳｎなどを含む。従って、記載を省略しているが、メモリ制御信号入力端子１８、セレクタ３６、フリップフロップ３０、メモリ制御信号出力端子２６は、これら複数の制御信号に対応して複数設けられている。また、ＡＳＩＣ１２の外部データ入出力端子２２と内部データ入出力端子２８もＳＤＲＡＭ１４のデータ入出力端子ＤＱの数に対応して複数設けられているが、記載を省略している。
【００２５】
クロックは、半導体装置１０の外部から、クロック入力端子１６を介してＡＳＩＣ１２の内部に供給され、クロック出力端子２４を介してＡＳＩＣ１２の外部へ出力されるとともに、３つのフリップフロップ３０，３２，３４のクロック入力端子に入力される。フリップフロップ３０，３２，３４は、クロックの立上りに同期して、そのデータ入力端子Ｄに入力される信号を保持するとともに、データ出力端子Ｑから出力する。
【００２６】
メモリ制御信号、データ入出力制御信号、入力データは、半導体装置１０の外部から、それぞれの入力端子を介してＡＳＩＣ１２の内部に供給され、セレクタ３６，３８，４０の入力端子１に入力される。セレクタ３６，３８，４０の入力端子０にはユーザロジックの出力信号が入力され、その選択制御端子には、テストモード信号が入力されている。
【００２７】
本実施形態では、テストモード信号が“１”の時が、ＳＤＲＡＭ１４のテストを行うためのテストモードであって、上記各セレクタからは、その入力端子１に入力される信号（半導体装置１０の外部からの入力信号）が出力される。一方、テストモード信号が“０”の時は通常動作モードであって、上記各セレクタからは、その入力端子０に入力される信号（ユーザロジックの出力信号）が出力される。
【００２８】
セレクタ３６の出力信号はフリップフロップ３０のデータ入力端子Ｄに入力され、フリップフロップ３０のデータ出力端子Ｑからの出力信号が、出力バッファ４８を介してメモリ制御信号出力端子２６から出力される。
【００２９】
また、セレクタ３８の出力信号は、インバータ４４を介して、外部データ入出力端子２２の出力バッファ５２の出力制御端子に入力されるとともに、内部データ入出力端子２８の出力バッファ５２の出力制御端子に入力される。
【００３０】
セレクタ４０の出力信号はフリップフロップ３２のデータ入力端子Ｄに入力され、フリップフロップ３２の出力信号が、内部データ入出力端子２８の出力バッファ５２に入力される。フリップフロップ３２の出力信号は、出力バッファ５２の出力制御端子に“０”が入力されると、内部データ入出力端子２８から出力される。
【００３１】
ＳＤＲＡＭ１４からの読み出しデータは、内部データ入出力端子２８の入力バッファ５０からＡＳＩＣ１２の内部に入力され、フリップフロップ３４のデータ入力端子Ｄに入力される。フリップフロップ３４の出力信号はユーザロジックに入力されるとともに、セレクタ４２の入力端子１に入力される。セレクタ４２の入力端子０にはユーザロジックからの出力信号が入力され、その選択制御端子にはテストモード信号が入力されている。
【００３２】
同様に、テストモード信号が“１”の時、セレクタ４２からは、その入力端子１に入力される信号（ＳＤＲＡＭ１４からの読み出しデータ）が出力され、テストモード信号が“０”の時、セレクタ４２からは、その入力端子０に入力される信号（ユーザロジックの出力信号）が出力される。
【００３３】
なお、テストモード信号は、ユーザロジックから供給してもよいし、半導体装置１０の外部からパッケージの外部ピンを介して入力してもよいが、パッケージのピン数を削減するためには、ユーザロジックから供給する方が好ましい。
【００３４】
また、メモリ制御信号入力端子１８、データ入出力制御信号入力端子２０、および外部データ入出力端子２２は、ＳＤＲＡＭ１４のテストのために用意されている端子であるが、パッケージのピン数を削減するため、ＳＤＲＡＭ１４のテストの時には使用しない、ＡＳＩＣ１２本来の目的で使用されるパッケージの外部ピンと兼用されている。
【００３５】
一方、ＳＤＲＡＭ１４は、ＡＳＩＣ１２によって、その動作が制御される同期型のダイナミックメモリデバイスである。ＳＤＲＡＭ１４は公知の構成のものであるから、ここでは、その詳細説明は省略する。ＳＤＲＡＭ１４は、外部接続端子として、クロック入力端子ＣＬＫ、メモリ制御信号入力端子Ａ，ＢＡ，ＲＡＳ，ＣＡＳ，ＷＥ，ＤＱＭ，ＣＳｎ、データ入出力端子ＤＱを備えている。
【００３６】
ＳＤＲＡＭ１４のクロック入力端子ＣＬＫには、ＡＳＩＣ１２のクロック出力端子２４からクロックが入力され、ＳＤＲＡＭ１４のメモリ制御信号入力端子Ａ，ＢＡ，ＲＡＳ，ＣＡＳ，ＷＥ，ＤＱＭ，ＣＳｎには、ＡＳＩＣ１２のメモリ制御信号出力端子２６から各々対応するメモリ制御信号が入力される。また、ＳＤＲＡＭ１４のデータ入出力端子ＤＱは、ＡＳＩＣ１２の内部データ入出力端子２８と相互に接続されている。
【００３７】
すなわち、ＳＤＲＡＭ１４の全ての外部接続端子は、ＡＳＩＣ１２の外部接続端子にのみ接続されており、半導体装置１０のパッケージの外部ピンには接続されていない。ＳＤＲＡＭ１４は、クロックに同期して動作し、ＡＳＩＣ１２から入力されるメモリ制御信号に応じて、所定のアドレスにデータの書き込み、もしくは所定のアドレスからデータの読み出しが行われる。
【００３８】
次に、半導体装置１０の動作を説明する。
【００３９】
前述の通り、本実施形態では、テストモード信号が“０”の時が通常動作モードであり、“１”の時がテストモードである。
【００４０】
通常動作モードの時、セレクタ３６，３８，４０，４２からは、その入力端子０に入力される信号、すなわちユーザロジックの出力信号が出力される。この場合、ＡＳＩＣ１２本来の機能によって、ユーザロジックから、メモリ制御信号、データ入出力制御信号が出力される。また、ＡＳＩＣ１２からＳＤＲＡＭ１４にデータの書き込みが行われる場合、ユーザロジックから書き込みデータが出力される。
【００４１】
ユーザロジックから出力されるメモリ制御信号および書き込みデータは、それぞれセレクタ３６，４０を介してフリップフロップ３０，３２に入力され、クロックの立上りで保持される。また、ユーザロジックから出力されるデータ入出力制御信号は、セレクタ３８を介して内部データ入出力端子の出力バッファ５２の出力制御端子に入力される。
【００４２】
データ入出力制御信号が“０”の時、内部データ入出力端子２８は出力端子として機能する。この時、フリップフロップ３０，３２から出力されるメモリ制御信号および書き込みデータが、それぞれメモリ制御信号出力端子２６および内部データ入出力端子２８から出力されてＳＤＲＡＭ１４に入力される。その結果、書き込みデータが、クロックに同期して、ＳＤＲＡＭ１４の所定のアドレスに書き込まれる。
【００４３】
また、データ入出力制御信号が“１”の時、内部データ入出力端子２８は入力端子として機能する。この時、フリップフロップ３０から出力されるメモリ制御信号がＳＤＲＡＭ１４に入力される。その結果、ＳＤＲＡＭ１４の所定のアドレスから読み出されたデータが、内部データ入出力端子２８からＡＳＩＣ１２に入力され、クロックの立上りでフリップフロップ３４に保持され、ユーザロジックに入力される。
【００４４】
一方、テストモードの時、セレクタ３６，３８，４０からは、その入力端子１に入力される信号、すなわち半導体装置１０の外部からの信号が出力される。この場合、半導体装置１０の外部からパッケージの外部ピンを介して、メモリ制御信号、データ入出力制御信号が入力される。また、ＳＤＲＡＭ１４にデータの書き込みが行われる場合、半導体装置１０の外部から入力データが入力される。
【００４５】
半導体装置１０の外部から入力されるメモリ制御信号および入力データは、それぞれセレクタ３６，４０を介してフリップフロップ３０，３２に入力され、クロックの立上りでフリップフロップ３０，３２に保持される。また、半導体装置１０の外部から入力されるデータ入出力制御信号は、セレクタ３８を介して内部データ入出力端子の出力バッファ５２の出力制御端子に入力される。
【００４６】
データ入出力制御信号が“０”の時、内部データ入出力端子２８は出力端子として機能する。この時の動作は、通常動作モード時と同じである。
【００４７】
また、データ入出力制御信号が“１”の時、外部データ入出力端子２２は出力端子として機能し、かつ、内部データ入出力端子２８は入力端子として機能する。この時、通常動作モード時と同様にして、ＳＤＲＡＭ１４の所定のアドレスから読み出され、フリップフロップ３４に保持されたデータは、セレクタ４２を介して外部データ入出力端子２２から半導体装置１０の外部へ出力される。
【００４８】
半導体装置１０では、ＡＳＩＣ１２の内部に設けられている、ＳＤＲＡＭ１４のためのテスト回路によって、テストモード時に、ＳＤＲＡＭ１４の全ての外部接続端子がＡＳＩＣ１２の内部回路を介してパッケージの外部ピンに接続される。テストモード時に、半導体装置１０の外部からＳＤＲＡＭ１４に直接アクセスしてテストを行うことができるため、ＳＤＲＡＭ１４の可制御性および可観測性を向上させることができる。
【００４９】
また、半導体装置１０では、ＳＤＲＡＭ１４のテストを行うために、その外部接続端子をパッケージの外部ピンに接続する必要がないため、パッケージの外部ピン数を削減でき、小型化することができる。また、通常動作モード時にも使用するフリップフロップ３０，３２，３４などのユーザロジックの経路を含めてテストを行うことができるため、通常動作モード時におけるシステム動作のＡＣ特性を保証することができる。
【００５０】
次に、本発明のＳｉＰ形態の半導体装置の第２の実施形態を挙げて説明する。
【００５１】
図２は、本発明のテスト回路を適用するＳｉＰ形態の半導体装置の構成を表す第２の実施形態の概略図である。同図に示す半導体装置６０は、ＡＳＩＣ６２と、ＳＤＲＡＭ１４とが１つのパッケージ内に搭載されて構成されている。
【００５２】
ＡＳＩＣ６２は、メモリ制御信号入力端子１８とデータ入出力制御信号入力端子２０を備えておらず、パターンジェネレータ６４を備えている点、メモリデータが複数ビットで構成されていることが明示されている点を除いて、図１に示すＡＳＩＣ１２と同様の構成のものである。
【００５３】
以下、ＡＳＩＣ６２について、ＡＳＩＣ１２との相違点を重点的に説明する。
【００５４】
パターンジェネレータ６４は、テストモード時に使用されるメモリ制御信号、データ入出力制御信号と、入力データ（書き込みデータ）とを自動発生する。これらの信号は、図１の半導体装置１０では、半導体装置１０の外部からパッケージの外部ピンを介して入力されていた信号である。
【００５５】
テストモード時には、パターンジェネレータ６４は、ＳＤＲＡＭ１４の動作を制御する各種のメモリ制御信号（特にアドレス信号Ａ）を自動発生して、セレクタ３６とフリップフロップ３０を経由して、メモリ制御信号出力端子２６からこれらの信号をＳＤＲＡＭ１４に供給する。同時に、パターンジェネレータ６４はＳＤＲＡＭ１４の各アドレスに書き込むためのデータを自動発生して、セレクタ４０とフリップフロップ３２を経由して内部データ入出力端子２８から書き込みデータをＳＤＲＡＭ１４のデータ入出力端子ＤＱに供給し、アドレス信号で指定されたアドレスに当該データを書き込む。
【００５６】
図２では、内部データ入出力端子２８として、複数ビット構成のうちの０ビット目から３ビット目までが図示されており、各ビットに対応した書き込みデータがパターンジェネレータ６４からセレクタ４０、フリップフロップ３２、出力バッファ５２を経由してＳＤＲＡＭ１４に供給される。ここで、テストモード時のうちデータ書き込みモードにあるときは、各出力バッファ５２の出力制御端子には“０”が供給され、内部データ入出力端子２８は出力端子として機能する。
【００５７】
テストモード時のデータ読出しモード時にあるときは、内部データ入出力端子２８の出力バッファ回路５２の出力制御端子には“１”が供給され、内部データ入出力端子２８は入力端子として機能する。パターンジェネレータ６４はデータを読み出すアドレス信号を自動発生してＳＤＲＡＭ１４に供給する。読み出されたデータはＡＳＩＣ６２の内部データ入出力端子２８から入力バッファ５０を介してフリップフロップ３４に取り込まれ、その出力データがセレクタ４２と出力制御端子に“１”が反転された“０”が入力されている出力バッファ５２を経由して外部データ入出力端子２２から半導体装置６０の外部へ出力される。
【００５８】
本実施形態では、外部データ入出力端子２２はテスター等の試験装置に接続され、予め判明しているＳＤＲＡＭ１４の当該アドレスの書き込みデータとの比較対照が行われてＳＤＲＡＭ１４のテストが行われる。
【００５９】
このように、半導体装置６０では、ＡＳＩＣ６２の内部に、パターンジェネレータ６４を設けることによって、ＳＤＲＡＭ１４のテストのために使用するパッケージの外部ピンを削減することができる。
【００６０】
次に、本発明のＳｉＰ形態の半導体装置の第３の実施形態を挙げて説明する。
【００６１】
図３は、本発明のテスト回路を適用するＳｉＰ形態の半導体装置の構成を表す第３の実施形態の概略図である。同図に示す半導体装置８０は、ＡＳＩＣ８２とＳＤＲＡＭ１４とが１つのパッケージ内に搭載されていて構成されている。
【００６２】
ＡＳＩＣ８２は、メモリ制御信号入力端子１８、データ入出力制御信号入力端子２０、データ入出力端子２２を備えておらず、テスト結果出力端子６８を備えている点、パターンジェネレータ６４および比較圧縮回路６６を備えている点、メモリデータが複数ビットで構成され、セレクタ４０、フリップフロップ３２，３４、内部データ入出力端子２８が複数設けられている点を除いて、図１に示すＡＳＩＣ１２と同様の構成のものである。
【００６３】
以下、ＡＳＩＣ８２について、ＡＳＩＣ１２との相違点を重点的に説明する。
【００６４】
本実施形態でのパターンジェネレータ６４は、テストモード時に使用される、メモリ制御信号、データ入出力制御信号、入力データ（書き込みデータ）と、ＳＤＲＡＭ１４から読み出されるデータの期待値とを自動発生する。これらの信号は、図１の半導体装置１０では、半導体装置１０の外部からパッケージの外部ピンを介して入力されていた信号である。本実施形態では、パターンジェネレータ６４は、偶数ビットの入力データと奇数ビットの入力データとして、それぞれ異なるデータを発生する。ここで、ＳＤＲＡＭ１４から読み出されるデータの期待値とは、ＳＤＲＡＭ１４の当該アドレスに書き込んだ入力データである。
【００６５】
比較圧縮回路６６は、ＳＤＲＡＭ１４から読み出され、フリップフロップ３４に保持された読み出しデータと、パターンジェネレータ６４によって発生される期待値（ＳＤＲＡＭ１４に書き込まれる書き込みデータ）とを比較し、両者の全ビットが一致するか否かを表すテスト結果を出力する。比較圧縮回路６６によって、ＳＤＲＡＭ１４から読み出された複数ビットのデータは、１ビットのテスト結果に圧縮される。
【００６６】
比較圧縮回路６６は、本実施形態の場合、メモリデータのビット数に対応する複数のＥＸＮＯＲ回路７０と、１つのＡＮＤ回路７２とによって構成されている。
【００６７】
メモリデータの偶数ビットに各々対応するＥＸＮＯＲ回路７０には、対応するメモリデータの偶数ビットと、パターンジェネレータ６４からの偶数ビットの書き込みデータとが入力され、奇数ビットに各々対応するＥＸＮＯＲ回路７０には、対応するメモリデータの奇数ビットと、パターンジェネレータ６４からの奇数ビットの書き込みデータとが入力される。また、全てのＥＸＮＯＲ回路７０の出力信号がＡＮＤ回路７２に入力される。
【００６８】
ＥＸＮＯＲ回路７０によって、メモリデータの各々の偶数ビットと、パターンジェネレータ６４によって発生された対応する偶数ビットの書き込みデータとが比較される。かつメモリデータの各々の奇数ビットと、パターンジェネレータ６４によって発生された対応する奇数ビットの書き込みデータとが比較され、両者の全てのビットについて一致が検出されると、テスト結果として、ＡＮＤ回路７２から“１”が出力される。
【００６９】
比較圧縮回路６６から出力されるテスト結果は、テスト回路のセレクタ４２の入力端子１に入力される。セレクタ４２の出力信号は、テスト結果出力端子の出力バッファ４８を介して半導体装置６０の外部へ出力される。
【００７０】
なお、図３では、図面の煩雑さを避けるために省略しているが、セレクタ３６，４０，４２の入力端子０には、ユーザロジックの出力信号が入力される。
【００７１】
図１に示す半導体装置１０では、テストモード時に、メモリ制御信号、データ入出力制御信号、および入力データが、半導体装置１０の外部からＡＳＩＣ１２に入力され、これらの信号がＡＳＩＣ１２を介してＳＤＲＡＭ１４に入力され、ＳＤＲＡＭ１４に対してデータの書き込みまたは読み出しが行われる。また、ＳＤＲＡＭ１４から読み出されたデータが、ＡＳＩＣ１２を介して半導体装置１０の外部に出力される。
【００７２】
これに対し、図３に示す半導体装置８０では、テストモード時に、パターンジェネレータ６４で自動発生される、メモリ制御信号、データ入出力制御信号および書き込みデータに応じて、ＳＤＲＡＭ１４に対してデータの書き込みまたは読み出しが行われる。また、ＳＤＲＡＭ１４から読み出されたデータが、比較圧縮回路６６によって１ビットのテスト結果に圧縮され、テスト結果出力端子６８から半導体装置８０の外部へ出力される。
【００７３】
このように、半導体装置８０では、ＡＳＩＣ８２の内部に、パターンジェネレータ６４と比較圧縮回路６６を設けていることによって、ＳＤＲＡＭ１４のテストのために使用するパッケージの外部ピンを大幅に削減することができる。
【００７４】
なお、上記実施形態では、ＡＳＩＣとＳＤＲＡＭが搭載されたＳｉＰ形態の半導体装置を例に挙げて説明したが、本発明において、搭載される半導体デバイスはこれらに限定されないし、その個数も２個に制限されない。
【００７５】
本発明は、基本的に以上のようなものである。
以上、本発明のＳｉＰ形態の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００７６】
【図１】本発明のテスト回路を適用するＳｉＰ形態の半導体装置の構成を表す第１の実施形態の概略図である。
【図２】本発明のテスト回路を適用するＳｉＰ形態の半導体装置の構成を表す第２の実施形態の概略図である。
【図３】本発明のテスト回路を適用するＳｉＰ形態の半導体装置の構成を表す第３の実施形態の概略図である。
【符号の説明】
【００７７】
１０，６０，８０  半導体装置
１２，６２，８２  ＡＳＩＣ
１４  ＳＤＲＡＭ
１６  クロック入力端子
１８  メモリ制御信号入力端子
２０  データ入出力制御信号入力端子
２２  外部データ入出力端子
２４  クロック出力端子
２６  メモリ制御信号出力端子
２８  内部データ入出力端子
３０，３２，３４  フリップフロップ
３６，３８，４０，４２  セレクタ
４４  インバータ
４６，５０  入力バッファ
４８，５２  出力バッファ
６４  パターンジェネレータ
６６  比較圧縮回路
６８  テスト結果出力端子
７０  ＥＸＮＯＲ回路
７２  ＡＮＤ回路
【図１】
2006317178.tif 000003
【図２】
2006317178.tif 000004
【図３】
2006317178.tif 000005