(57)【要約】【課題】  小型であるとともに、低耐圧ＭＯＳ型トランジスタとの同時形成に好適な高耐圧の半導体装置とその製造方法を提供する。【解決手段】  本発明に係る半導体装置は、第１導電型の半導体層に形成された素子分離絶縁膜により区分された領域に、ゲート絶縁膜を介して形成されたゲート電極と、第２導電型のソース領域及びドレイン領域とを有する。そして、前記ソース領域とドレイン領域の少なくとも一方が、第１の低濃度領域と高濃度領域とを有し、前記素子分離絶縁膜の下側に形成されたチャネルストッパ領域と、前記ソース領域及びドレイン領域との間に第２導電型の第２の低濃度領域を有する。また、前記ゲート電極直下の半導体層は、ゲート電極に沿って、チャネルストッパ領域側に突出し、当該半導体層とチャネルストッパ領域とが接触している。【選択図】  図１
2006295008.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、前記半導体層上に形成された素子分離絶縁膜により区分された素子領域の表面部に、所定間隔離れて形成された第２導電型のソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記素子分離絶縁膜下に形成された第１導電型のチャネルストッパ領域と、を有する半導体装置において、
前記ソース領域とドレイン領域との少なくとも一方が、第２導電型の高濃度不純物領域と、当該高濃度不純物領域の周囲に設けられた第２導電型の第１の低濃度不純物領域とを備え、
前記チャネルストッパ領域と前記第１の低濃度不純物領域との間の前記素子分離絶縁膜下に、第２導電型の第２の低濃度不純物領域を備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極直下の前記半導体層が、前記ゲート電極に沿って、前記チャネルストッパ領域側に突出し、当該半導体層と前記チャネルストッパ領域とが接触して形成された請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極直下のチャネルストッパ領域が、前記ゲート電極に沿って、前記ソース領域と前記ドレイン領域との間の半導体層側に突出し、当該チャネルストッパ領域と、前記ソース領域及び前記ドレイン領域の間の半導体層とが接触して形成された請求項１に記載の半導体装置。
【請求項４】
前記チャネルストッパ領域の表面濃度が、前記高濃度不純物領域の表面濃度よりも低濃度であり、
前記第２の低濃度不純物領域の表面濃度が、前記第１の低濃度不純物領域の表面濃度よりも低濃度である請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記チャネルストッパ領域の表面濃度が、前記第２の低濃度不純物領域の表面濃度よりも低濃度である請求項４に記載の半導体装置。
【請求項６】
前記チャネルストッパ領域の表面濃度が、前記第２の低濃度不純物領域の表面濃度よりも高濃度である請求項４に記載の半導体装置。
【請求項７】
請求項１から６のいずれかに記載の半導体装置の製造方法であって、
前記素子分離絶縁膜の形成前に、前記第２の低濃度不純物領域及び前記チャネルストッパ領域が形成される半導体装置の製造方法。
【請求項８】
半導体基板上に第１の電界効果トランジスタと、ソース領域とドレイン領域との少なくとも一方の領域が高濃度不純物領域と当該高濃度不純物領域の周囲に設けられた第１の低濃度不純物領域とを有する、前記第１の電界効果トランジスタに比べて高耐圧の第２の電界効果トランジスタとを備えた半導体装置の製造方法であって、
前記第２の電界効果トランジスタの形成領域の外周に、第１導電型のチャネルストッパ領域を形成するステップと、
当該チャネルストッパ領域により区分された領域内に、第２導電型の第２の低濃度不純物領域を形成するステップと、
前記チャネルストッパ領域上及び前記第２の低濃度不純物領域上、並びに、前記第１の電界効果トランジスタの形成領域の外周表面に、素子分離絶縁膜を形成するステップと、
前記第１の電界効果トランジスタ形成領域と前記第２の電界効果トランジスタ形成領域とに、各トランジスタに対応するゲート絶縁膜を介して共通の導電膜を形成するステップと、
前記共通の導電膜を加工することにより、前記第１及び第２の電界効果トランジスタのゲート電極を形成するステップと、
前記第２の低濃度不純物領域により区分された領域内に、前記第２の電界効果トランジスタの第２導電型のソース領域と第２導電型のドレイン領域を形成するステップと、
前記第１の電界効果トランジスタ形成領域内に第１の電界効果トランジスタのソース領域とドレイン領域を形成するステップと、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高耐圧のＭＯＳ（Metal Oxide Semiconductor）型トランジスタと低耐圧のＭＯＳ型トランジスタとの混載に好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
複数のＭＯＳ型トランジスタを同一の半導体基板上に形成する場合、隣接するトランジスタ間には酸化膜等からなる素子分離領域が設けられ、互いに絶縁分離されている。また、当該素子分離領域の下方には、ウェル領域と同一導電型の不純物領域からなるチャネルストッパ領域が設けられる。
【０００３】
上記構成において、上記チャネルストッパ領域が、ＭＯＳ型トランジスタのソース領域やドレイン領域等を構成する高濃度の不純物領域と接触して形成されると、トランジスタが動作状態にあるときに、当該接触部に形成されたｐｎ接合に逆バイアスが印加される。すなわち、当該ｐｎ接合に電界が集中し、ブレークダウン電圧が低下する等の逆方向特性の劣化が生じる。このため、高耐圧ＭＯＳ型トランジスタでは、チャネルストッパ領域と、高濃度不純物領域とが直接接触することがないように、両領域の間に所定の間隔（オフセット領域）を設ける構造が採用されている。しかしながら、上記オフセット領域がゲート電極の直下に存在する場合、ゲート電極に動作電位が印加された際に、当該領域にも反転層が形成される。そして、ソース領域とドレイン領域との間に、当該領域を介したリーク電流（以下、ソース−ドレイン間リークという。）が流れる。
【０００４】
この対策として、後掲の特許文献１には、上記オフセット構造を採用する一方で、ゲート電極直下でのソース−ドレイン間リークを防止することが可能なＭＯＳ型トランジスタが提案されている。図１１は、このような従来のｎチャネル型のＭＯＳ型トランジスタの構造を示す図である。なお、図１１（ａ）は、ＭＯＳ型トランジスタの平面レイアウト図であり、図１１（ｂ）、（ｃ）は、それぞれ図１１（ａ）に示すＡ−Ａ線、Ｂ−Ｂ線における断面図である。
【０００５】
図１１に示すように、特許文献１に開示されたＭＯＳ型トランジスタは、ｎ型のシリコン基板１０１に形成されたｐ型のウェル領域１０２（以下、ｐウェル１０２という。）の表面部に、素子分離領域であるフィールド酸化膜１０３を備えている。このフィールド酸化膜１０３により区分された領域のｐウェル１０２の表面部には、ｎ型の低濃度不純物領域１０６（以下、低濃度領域１０６という。）と高濃度不純物領域１０７（以下、高濃度領域１０７という。）からなるＬＤＤ（Lightly Doped Drain）構造のソース領域とドレイン領域とが、ゲート酸化膜１０４上に形成されたゲート電極１０５を挟んで互いに対向する位置に形成されている。
【０００６】
また、フィールド酸化膜１０３の下方には、ｐ型の不純物領域からなるチャネルストッパ領域１０８が形成されている。当該チャネルストッパ領域１０８は、ゲート電極１０５の直下を除く領域では、ソース領域またはドレイン領域と直接接触することがないように、オフセット領域１０９を介在させて配置されている。
【０００７】
一方、ゲート電極１０５の直下では、チャネルストッパ領域１０８は、素子領域１１１に向けて突出形成され、チャネル領域１１０に接触している（図１１（ｃ）参照。）。ここで、チャネルストッパ領域１０８の表面濃度は、高濃度領域１０７の表面濃度よりも低濃度で、かつ低濃度領域１０６の表面濃度よりも高濃度であることが好ましいとされている。
【０００８】
上記構成によれば、チャネルストッパ領域１０８は、高濃度領域１０７と低濃度領域１０６に対してオフセット領域１０９が設けられているため、上述のオフセット構造の効果を得ることができる。また、ゲート電極１０５の直下では、チャネルストッパ領域１０８がチャネル領域１１０に接触しているため、チャネル領域１１０に隣接する領域において反転層が生じることがなく、ソース−ドレイン間リークの発生が防止される。
【０００９】
ところで、高耐圧ＭＯＳ型トランジスタを実現する観点では、図１２の断面図に示すように、ゲート長方向のチャネル端にフィールド酸化膜１２０を備え、フィールド酸化膜１２０の下方に形成したウェル領域１０２と逆導電型の不純物領域からなる電界緩和領域１２１を設けた構造を有するＭＯＳ型トランジスタ（図１２は、ｎチャネル型）がある。本構造では、電界緩和領域１２１がドレイン領域のチャネル端部に集中する電界を緩和できるため、非常に高い耐圧を有するＭＯＳ型トランジスタを実現することができる。
【特許文献１】特許第２８００７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
近年のシステムＬＳＩでは、上述のような高耐圧ＭＯＳ型トランジスタにより構成されるアンプ回路等が、ロジック回路等のスイッチング回路とともに１つの半導体基板上に形成されている。一般に、スイッチング回路を構成するＭＯＳ型トランジスタは、高い耐圧は必要とされず、低消費電力であることが要求される。そして、このような低消費電力のＭＯＳ型トランジスタ（以下、低耐圧ＭＯＳ型トランジスタという。）は、その構造が小型である程、消費電力が小さくなる。
【００１１】
近年の微細加工プロセスの進歩に伴って、このような低耐圧ＭＯＳ型トランジスタの加工には、浅い不純物拡散層及び薄いゲート絶縁膜が採用され、また、ゲート電極の加工精度を高めるために、より薄いポリシリコン膜により、ゲート電極が形成されるようになっている。このため、図１１に示す高耐圧ＭＯＳ型トランジスタを、低耐圧ＭＯＳ型トランジスタと同一の基板上に同時に形成する場合には、以下の課題が生じることになる。
【００１２】
上記従来構造の低濃度領域１０６及び高濃度領域１０７を形成する一つの手法に、リンと砒素の熱拡散係数の差を利用して、リンと砒素をシリコン基板表面からそれぞれ異なる深さに不純物を熱拡散させる方法がある。当該方法では、熱拡散のために高温の熱処理が行われる。
【００１３】
しかしながら、本手法を用いて、高耐圧ＭＯＳ型トランジスタを、低耐圧ＭＯＳトランジスタと同時に形成する場合、低耐圧ＭＯＳ型トランジスタの浅い不純物拡散層が熱処理の影響を受けて深く形成され、低耐圧ＭＯＳ型トランジスタの特性が劣化する。逆に、熱処理の温度や時間を、低耐圧ＭＯＳ型トランジスタの浅い不純物拡散層を形成する条件に制限すると、高耐圧ＭＯＳ型トランジスタの高濃度領域１０７の周囲に、高耐圧化のための十分な幅の低濃度領域１０６を形成することができない。
【００１４】
また、低濃度領域１０６及び高濃度領域１０７を形成する他の手法として、イオン注入法を利用することも考えられる。この場合、低濃度の不純物イオンを高い加速エネルギーで注入することにより低濃度領域１０６が形成され、高濃度の不純物イオンを低い加速エネルギーで注入することにより高濃度領域１０７が浅く形成される。このとき、低濃度領域１０６及び高濃度領域１０７を、ゲート電極１０５に対して高精度に位置合わせして形成するためにイオン注入のマスクの一部にゲート電極１０５が使用される。
【００１５】
しかしながら、上述のように、低耐圧ＭＯＳ型トランジスタの微細化とともに、ゲート電極１０５には、より薄いポリシリコン膜が使用される。このため、加速エネルギーが高いとマスクであるゲート電極１０５を貫通し、ゲート電極１０５の直下のチャネル領域１１０にイオンが注入されてしまい、高耐圧ＭＯＳ型トランジスタの特性が劣化する。
【００１６】
このような特性劣化を避けるためには、高耐圧ＭＯＳ型トランジスタのチャネル領域１１０にイオンが注入されることがない加速エネルギーで、低濃度領域１０６及び高濃度領域１０７を形成する必要がある。特に、低濃度領域１０６の形成のための加速エネルギーを、ゲート電極１０５を貫通することのない加速エネルギーに制限すると、高耐圧ＭＯＳ型トランジスタの高濃度領域１０７の周囲に高耐圧化のための十分な幅の低濃度領域１０６を形成することができない。この場合、上記オフセット構造を採用しても、オフセット領域１０９に電界集中が生じ、上述の逆方向特性が劣化してしまう。
【００１７】
一方、図１２に示す高耐圧ＭＯＳ型トランジスタによれば、高い耐圧を実現することが可能であるが、チャネル端のフィールド酸化膜１２０、及び電界緩和領域１２１を微細な構造で形成することできず、小型化が困難であるという課題がある。
【００１８】
本発明は、上記従来の事情を鑑みて提案されたものであって、小型であるとともに、低耐圧ＭＯＳ型トランジスタとの同時形成に好適な高耐圧の半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は、上記従来の課題を解決するために以下の手段を採用している。まず、本発明に係る半導体装置は、第１導電型の半導体層上に形成された素子分離絶縁膜により区分された領域の表面部に、所定間隔離れて形成された第２導電型のソース領域及びドレイン領域と、当該ソース領域とドレイン領域との間の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記素子分離絶縁膜下に形成された第１導電型のチャネルストッパ領域とを有する半導体装置を前提としている。
【００２０】
そして、本発明に係る半導体装置は、上記ソース領域とドレイン領域との少なくとも一方が、第２導電型の高濃度不純物領域と、当該高濃度不純物領域の周囲に設けられた第２導電型の第１の低濃度不純物領域とを備える。また、上記チャネルストッパ領域と上記第１の低濃度不純物領域との間の上記素子分離絶縁膜下に、第２導電型の第２の低濃度不純物領域を備えた構成を採用している。
【００２１】
ここで、上記ゲート電極直下の半導体層は、ゲート電極に沿って、チャネルストッパ領域側に突出して形成されるとともに、当該半導体層とチャネルストッパ領域とが接触して形成されることが好ましい。あるいは、上記ゲート電極直下のチャネルストッパ領域が、ゲート電極に沿って、ソース領域とドレイン領域との間の半導体層側に突出し、当該チャネルストッパ領域と、前記ソース領域と前記ドレイン領域との間の半導体層とが接触して形成されてもよい。
【００２２】
上記第１の低濃度不純物領域の表面濃度、上記第２の低濃度不純物領域の表面濃度、及び、上記チャネルストッパ領域の表面濃度は、上記高濃度不純物領域の表面濃度に比べて低濃度であれば、任意の表面濃度を採用することができる。
【００２３】
なお、上記半導体装置を製造する際には、上記素子分離絶縁膜の形成前に、上記第２の低濃度不純物領域及び上記チャネルストッパ領域が形成される。
【００２４】
一方、他の観点では、本発明は、半導体基板上に第１の電界効果トランジスタと、前記第１の電界効果トランジスタに比べて高耐圧の第２の電界効果トランジスタとを備えた半導体装置の製造方法を提供することができる。ここで、第２の電界効果トランジスタのソース領域とドレイン領域との少なくとも一方の領域は、高濃度不純物領域と当該高濃度不純物領域の周囲に設けられた第１の低濃度不純物領域とを有する。
【００２５】
そして、本発明に係る半導体装置の製造方法は、まず、上記第２の電界効果トランジスタの形成領域の外周に第１導電型のチャネルストッパ領域を形成するとともに、当該チャネルストッパ領域により区分された領域内に、第２導電型の第２の低濃度不純物領域が形成される。続いて、上記チャネルストッパ領域上及び前記低濃度不純物領域上、並びに、上記第１の電界効果トランジスタの形成領域の外周表面に、素子分離絶縁膜が形成される。
【００２６】
また、第１の電界効果トランジスタ形成領域と、第２の低濃度不純物領域により区分された第２の電界効果トランジスタ形成領域には、各トランジスタに対応するゲート絶縁膜を介して共通の導電膜が形成され、当該導電膜を加工することにより、前記第１及び第２の電界効果トランジスタのゲート電極が形成される。
【００２７】
そして、上記第２の低濃度不純物領域により区分された領域内に、上記第２の電界効果トランジスタの第２導電型のソース領域と第２導電型のドレイン領域が形成され、上記第１の電界効果トランジスタ形成領域に第１の電界効果トランジスタのソース領域とドレイン領域が形成される。
【発明の効果】
【００２８】
本発明によれば、少なくともドレイン領域が、高濃度不純物領域と第１の低濃度不純物領域を有し、当該第１の低濃度不純物領域とチャネルストッパ領域との間に第２の低濃度領域が設けられている。このため、チャネルストッパ領域を高濃度に形成した場合であっても、チャネルストッパ領域と第１の低濃度不純物領域との間に形成されるｐｎ接合の逆方向特性の劣化を抑制することができる。
【００２９】
このとき、ゲート電極の直下において、ゲート電極に沿って、チャネルストッパ領域がチャネル領域側に突出し、チャネルストッパ領域がチャネル領域に接触する構造とする。これにより、チャネル領域に隣接する半導体層に反転層が形成されることがなく、ソース−ドレイン間リークの発生を防止することが可能である。また、ゲート電極の直下において、ゲート電極に沿って、チャネル領域がチャネルストッパ領域側に突出し、チャネル領域が、チャネルストッパ領域に接触する構造としてもよい。
【００３０】
さらに、本発明に係る半導体装置の製造方法によれば、素子分離絶縁膜が形成される前にチャネルストッパ領域及び第２の低濃度不純物領域の形成を行うため、素子分離絶縁膜形成時の熱処理により、第２の低濃度不純物領域とチャネルストッパ領域との間の不純物濃度勾配を緩やかにすることができる。このため、当該領域に形成されるｐｎ接合に電界集中が発生することを抑制することができ、当該ｐｎ接合の逆方向特性を向上させることができる。
【００３１】
加えて、本発明の高耐圧半導体装置は、例えば、浅い不純物領域や、薄い導電膜からなるゲート電極を備える低耐圧の電界効果トランジスタと同時に形成することが可能である。このため、高耐圧の電界効果トランジスタと低耐圧の電界効果トランジスタとが混載されたシステムＬＳＩを小型に構成することができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置を、図面を参照しながら詳細に説明する。図１（ａ）は、本実施の形態の半導体装置の平面レイアウト図であり、図１（ｂ）、（ｃ）はそれぞれ、図１（ａ）に示すＡ−Ａ線、Ｂ−Ｂ線における断面図である。また、図２及び図３は、図１に示す半導体装置の製造工程を示す工程断面図である。ここで、図２、図３に示す工程断面図は、図１（ａ）に示すＡ−Ａ線における断面に相当する。さらに、図４は図２に対応する平面図であり、図５は図３に対応する平面図である。なお、図１〜図５では、図１１で説明した従来の半導体装置とは異なり、ｐチャネル型のＭＯＳ型トランジスタを例示している。加えて、図１（ａ）では、フィールド酸化膜３は、外形のみを図示しており、フィールド酸化膜３の端部を破線で示している。同様に、図１（ａ）では、ゲート電極５は外形のみを太線で示している。
【００３３】
図１に示すように、本実施の形態に係る半導体装置は、ｐ型のシリコン基板１に形成されたｎ型のウェル領域２（以下、ｎウェル２という。）の表面部に、素子分離絶縁膜であるフィールド酸化膜３を備える。このフィールド酸化膜３により区分された領域１１（図１（ａ）の破線内部の領域。以下、素子領域１１という。）のｎウェル２の表面部には、ゲート酸化膜４上に形成されたゲート電極５を挟んで互いに対向する位置に、ｐ型の低濃度不純物領域６（第１の低濃度不純物領域）が形成されている。そして、低濃度不純物領域６の表面部にはｐ型の高濃度不純物領域７が形成されている。なお、これらの低濃度不純物領域６と高濃度不純物領域７は、ＬＤＤ（Lightly Doped Drain）構造のソース領域とドレイン領域として機能する。また、以下では、低濃度不純物領域６を低濃度領域６と呼称し、高濃度不純物領域７を高濃度領域７と呼称する。
【００３４】
一方、フィールド酸化膜３の下側には、ｎ型の不純物領域からなるチャネルストッパ領域８が形成されている。図１（ａ）及び（ｃ）に示すように、ゲート電極５の直下の領域では、チャネルストッパ領域８は素子領域１１に向けて突出して形成され、ソース領域とドレイン領域との間のチャネル領域１０と接触している。そして、本実施の形態に係る半導体装置では、低濃度領域６とチャネルストッパ領域８との間に、分離側低濃度不純物領域１５（第２の低濃度不純物領域）が設けられている。
【００３５】
ここで、低濃度領域６の表面濃度、分離側低濃度不純物領域１５の表面濃度、及びチャネルストッパ領域８の表面濃度は、高濃度領域７の表面濃度に比べて低濃度あれば、任意の表面濃度を採用することができる。なお、以下では、分離側低濃度不純物領域１５を、分離側低濃度領域１５と呼称する。
【００３６】
以下、本実施の形態に係る半導体装置のより詳細な構造を、製造工程とともに説明する。
【００３７】
まず、１Ｅ１５〜１Ｅ１６ｃｍ-3程度にボロンがドープされたｐ型シリコン基板１上に、５〜３０ｎｍのシリコン酸化膜２０が熱酸化法等により形成される。また、当該シリコン酸化膜２０上には、５０〜２００ｎｍのシリコン窒化膜２１がＣＶＤ（Chemical Vapor Deposition）法により形成される。そして、公知のフォトリソグラフィ及びエッチング技術を適用して、図２（ａ）及び図４（ａ）に示すように、シリコン酸化膜２０及びシリコン窒化膜２１の積層膜からなる、素子領域１１（図１（ａ）に破線で示す。）を被覆するパターンが形成される。
【００３８】
次に、図２（ｂ）及び図４（ｂ）に示すように、シリコン基板１上に、チャネルストッパ領域８の形成位置のみを被覆するレジストパターン２２が、フォトリソグラフィにより形成される。そして、当該レジストパターン２２とシリコン窒化膜２１（及びシリコン酸化膜２０）とをマスクとして、ボロンが１Ｅ１３〜１Ｅ１４ｃｍ-2程度のドーズ量でシリコン基板１にイオン注入され、表面濃度５Ｅ１６〜３Ｅ１７ｃｍ-3、深さ０．５〜１．０μｍ程度のｐ型の分離側低濃度領域１５が形成される。このとき、ボロンの加速エネルギーを１５〜３０ｋｅＶ程度とすれば、シリコン窒化膜２１で被覆された素子領域１１にボロンが注入されない。
【００３９】
続いて、上記レジストパターン２２を除去したシリコン基板１上に、チャネルストッパ領域８の形成位置に開口を有するレジストパターン２３がフォトリソグラフィにより形成される。ここでは、図２（ｃ）及び図４（ｃ）に示すように、以下で形成されるゲート電極５の形成位置に対応する領域にはレジストパターン２３が形成されておらず、シリコン窒化膜２１が露出している。
【００４０】
そして、レジストパターン２３と、シリコン窒化膜２１（及びシリコン酸化膜２０）をマスクとして、リンが５Ｅ１２〜５Ｅ１３ｃｍ-2程度のドーズ量でシリコン基板１に注入され、表面濃度が１Ｅ１７〜５Ｅ１７ｃｍ-3、深さ０．５〜１．０μｍ程度のｎ型のチャネルストッパ領域８が形成される。このとき、リンの加速エネルギーを５０〜１００ｋｅＶ程度とすれば、シリコン窒化膜２１に被覆された領域にはリンが注入されない。
【００４１】
上記レジストパターン２３が除去された後、図２（ｄ）及び図４（ｄ）に示すように、水蒸気雰囲気中でシリコン基板１の基板温度を１０００℃程度に上昇させる熱処理が６０〜１２０分間行われる。これにより、シリコン基板１が露出している領域（シリコン窒化膜２１の非形成領域）に３００〜７００ｎｍのフィールド酸化膜３が形成される。このとき、以下で形成されるゲート電極５の直下に対応する領域では、上記チャネルストッパ領域８の突出部の先端８ａ（図４（ｃ）参照）に対して、フィールド酸化膜３が自己整合的に形成される。
【００４２】
この後、シリコン窒化膜２１及びシリコン酸化膜２０が順次エッチング除去された後、シリコン基板１の全面にリンがイオン注入され、図３（ａ）及び図５（ａ）に示すように、表面濃度１Ｅ１６〜５Ｅ１６ｃｍ-3、深さ１．５〜３．０μｍのｎウェル２が形成される。
【００４３】
さらに、図３（ｂ）及び図５（ｂ）に示すように、シリコン基板１の全面に、厚さ３０〜６０ｎｍ程度のゲート酸化膜４が形成され、当該ゲート酸化膜４上に、ＣＶＤ法によりリンが１Ｅ１９〜９Ｅ１９ｃｍ-3程度にドープされたポリシリコン膜が０．２〜０．５μｍ程度の膜厚で形成される。そして、当該ポリシリコン膜に対して、フォトリソグラフィ及びエッチングが行われ、ゲート電極５のパターンが形成される。なお、本実施の形態では、ゲート電極５のゲート長は１．５〜３．０μｍ程度としている。
【００４４】
ゲート電極５の形成が完了した後、ゲート電極５及びフィールド酸化膜３をマスクとして、ボロンが、加速エネルギー４０〜８０ｋｅＶ、ドーズ量５Ｅ１２〜５Ｅ１３ｃｍ-2でシリコン基板１に注入され、表面濃度１Ｅ１８〜１Ｅ１９ｃｍ-3、深さ約０．３〜０．６μｍのｐ型の低濃度領域６が形成される。なお、当該イオン注入は、シリコン基板１をイオン入射方向に垂直な面に対して２０〜４５度チルトさせた状態で、連続回転、あるいはステップ回転（例えば、９０度回転×４ステップ）させながら注入が行われる。これにより、低濃度領域６は、ゲート電極５及びフィールド酸化膜３の下方に進入した状態に形成される。
【００４５】
続いて、ゲート電極５及びフィールド酸化膜３をマスクとして、フッ化ボロン（ＢＦ2）が、加速エネルギー２０〜４０ｋｅＶ、ドーズ量３Ｅ１５〜８Ｅ１５ｃｍ-2でシリコン基板１にイオン注入され、１Ｅ２０ｃｍ-3以上の表面濃度を有する深さが約０．２〜０．３μｍ程度のｐ型の高濃度領域７が形成される。ここでは、フッ化ボロンの加速エネルギーを２０〜４０ｋｅＶ程度としているため、ゲート電極５で被覆されたチャネル領域１０にフッ化ボロンが注入されることなく、高濃度領域７がゲート電極５に対して自己整合的に形成される。
【００４６】
この後、当該高濃度領域７に、オーミックコンタクトを構成する金属からなるソース電極及びドレイン電極が形成され、図１に示すｐチャネル型のＭＯＳ型トランジスタが完成する。なお、以降の工程は、公知の半導体装置の製造方法と同様であるため、ここでの説明は省略する。
【００４７】
以上説明した製造方法によれば、当該製造方法により形成されるＭＯＳ型トランジスタ（以下、高耐圧ＭＯＳ型トランジスタという。）が、ロジック回路等の微細な低耐圧ＭＯＳ型トランジスタと混載する場合であっても、低耐圧ＭＯＳ型トランジスタが要求する薄いゲート電極５を用いて、高耐圧ＭＯＳ型トランジスタを形成することができる。
【００４８】
なお、高耐圧ＭＯＳ型トランジスタと、低耐圧ＭＯＳ型トランジスタとを混載する場合、上述の製造工程において、当該低耐圧ＭＯＳ型トランジスタの形成領域は、フィールド酸化膜３の形成完了（図２（ｄ）、図４（ｄ））まで、シリコン酸化膜２０及びシリコン窒化膜２１に被覆される。そして、高耐圧ＭＯＳ型トランジスタのｎウェル２の形成（図３（ａ）、図５（ａ））に前後して、必要に応じてウェル領域が形成される。
【００４９】
この後、高耐圧ＭＯＳ型トランジスタのゲート酸化膜４の形成後に、低耐圧ＭＯＳ型トランジスタの形成領域のゲート酸化膜４がエッチング除去され、当該領域に、低耐圧ＭＯＳ型トランジスタのゲート絶縁膜となる薄い酸化膜が形成される。続いて、シリコンウエハ１の全面に導電膜であるポリシリコン膜が形成され、当該共通の導電膜を加工することにより、低耐圧ＭＯＳ型トランジスタ及び高耐圧ＭＯＳ型トランジスタのゲート電極が形成される（図３（ｂ）、図５（ｂ））。
【００５０】
また、高耐圧トランジスタのソース領域及びドレイン領域の形成工程（図３（ｃ）、（ｄ）、図５（ｃ）、（ｄ））の間は、低耐圧ＭＯＳ型トランジスタの形成領域は、レジストにより被覆される。
【００５１】
そして、低耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域は、ゲート電極の形成完了後、かつ、高耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域の形成開始（図３（ｃ）、図５（ｃ））前、または、形成完了（図３（ｄ）、図５（ｄ））後に、イオン注入等により形成される。この低耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域の形成工程では、高耐圧ＭＯＳ型トランジスタの形成領域はレジストにより被覆される。また、この場合、低耐圧ＭＯＳ型トランジスタの形成領域を区分するフィールド酸化膜３下のチャネルストッパ領域８、及び、分離側低濃度領域１５は不要であるが、高耐圧ＭＯＳ型トランジスタと隣接する場合等、その形成が必要な場合は適宜形成してもよい。
【００５２】
また、低耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域がＬＤＤ構造を有する場合、低耐圧ＭＯＳ型トランジスタのＬＤＤ構造の高濃度領域と、高耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域の高濃度領域７とは、同時に形成することもできる。この場合、低耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域の低濃度領域は、ゲート電極の形成完了後、かつ、高耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域の低濃度領域６の形成開始（図３（ｃ）、図５（ｃ））前、または、低濃度領域６形成完了後に形成される。そして、図３（ｄ）及び図５（ｄ）に示す高耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域の高濃度領域７の形成工程において、低耐圧ＭＯＳ型トランジスタのソース領域及びドレイン領域の高濃度領域も形成されることになる。
【００５３】
また、本発明によれば、チャネルストッパ領域８と、ソース領域及びドレイン領域（高濃度領域７及び低濃度領域６）との間に、分離側低濃度領域１５が設けられているため、従来の構成に比べて、チャネルストッパ領域８の素子側端に形成されるｐｎ接合の逆方向特性が劣化することを抑制することが可能である。
【００５４】
当該ｐｎ接合における電界分布を図６に示す。図６（ａ）は、図１１に示した従来の半導体装置と同一の構造を有するｐチャネルＭＯＳ型トランジスタの電界分布を、また、図６（ｂ）は、図１に示した本発明に係る半導体装置の電界分布を示す模式図である。
【００５５】
なお、図６（ａ）に示す高濃度領域1０７、及び低濃度領域１０６はドレイン領域に対応し、ドレイン電圧として−１７Ｖが印加された状態を示している。一方、図６（ｂ）に示す高濃度領域７及び低濃度領域６で構成されるドレイン領域には、ドレイン電圧として−２０Ｖが印加された状態を示している。また、図６に破線で示す領域は、チャネルストッパ領域８（１０８）、低濃度領域６（１０６）、高濃度領域７（１０７）、及び分離側低濃度領域１５であり、分離側低濃度領域以外は、同一の条件としている。さらに、図６（ａ）、（ｂ）において、不純物領域に実線で示す各等電界線は、同一の電界強度を示している。ここでは、最も高い電解強度の等電界線を太線で示している。
【００５６】
図６（ａ）から理解できるように、従来の半導体装置では、フィールド酸化膜１０３の直下に高電界領域（図６（ａ）に示すＸ部）が存在している。すなわち、当該領域において、ブレークダウンが生じやすい状態になっている。これに対し、図６（ｂ）では、図６（ａ）に比べて、より大きな電界を生じる電位がドレイン領域に印加されているにもかかわらず、フィールド酸化膜３の直下に高電界領域は生じておらず、ゲート電極５直下のドレイン端にのみ高電界領域が形成されている。すなわち、本発明に係る半導体装置では、チャネルストッパ領域８側で不要な耐圧低下が生じておらず、耐圧は、チャネル領域のドレイン端により制限されることが理解できる。なお、図６では、ゲート電極５の側面にスペーサが設けられた構造を図示しているが、両半導体装置とも、同一の構造であり当該構造が、上述の電界分布の差異に関与するものではない。
【００５７】
このように、本発明によれば、チャネルストッパ領域８を、従来のオフセット構造を有する半導体装置と同一の濃度で形成した場合、ｐｎ接合に生じる電界集中を著しく緩和することができる。したがって、チャネルストッパ領域８を従来に比べて高濃度に形成することが可能となる。
【００５８】
加えて、上述のように、チャネルストッパ領域８を形成した後にフィールド酸化膜３を形成すると、フィールド酸化膜３のシリコン基板１の内部に向かう成長に伴って、フィールド酸化膜３とシリコン基板１との界面には、パイルアップ（偏析）により不純物（リン）が比較的高濃度な領域（パイルアップ領域）が生成される。しかしながら、本発明に係る半導体装置では、分離側低濃度領域１５が設けられているため、低濃度領域６が、このようなパイルアップ領域に直接接触することがなく、当該パイルアップ領域に起因するｐｎ接合の逆方向特性の劣化も抑制することができる。このため、チャネルストッパ領域８の表面濃度（不純物濃度）に関わらず、低濃度領域６を高濃度化してソース領域及びドレイン領域のＬＤＤ部分の抵抗（オン抵抗）を低下させ、トランジスタの電流能力を向上させることも可能である。
【００５９】
同様に、本発明に係る半導体装置では、分離側低濃度領域１５が設けられているため、低濃度領域６の不純物濃度に関わらず、チャネルストッパ領域８の表面濃度（不純物濃度）を自由に設定することが可能である。例えば、チャネルストッパ領域８の素子側端に形成されるｐｎ接合の耐圧を高める観点では、チャネルストッパ領域８の表面濃度を分離側低濃度領域１５の表面濃度より低濃度に形成することが好ましい。また、フィールド酸化膜３上に配線等が形成され電位が印加された場合、フィールド酸化膜３がゲート絶縁膜として機能する寄生ＭＯＳトランジスタが構成されることになる。当該寄生ＭＯＳトランジスタが導通状態となる閾値電圧をより高くする観点では、チャネルストッパ領域８の表面濃度を分離側低濃度領域１５の表面濃度より高濃度に形成してもよい。
【００６０】
またさらに、本発明では、分離側低濃度領域１５を形成するための不純物導入を、フィールド酸化膜３を形成する形成前に行うため、フィールド酸化膜形成時の熱処理により分離側低濃度領域１５とチャネルストッパ領域８との間の不純物濃度勾配が緩やかとなり、さらにｐｎ接合の逆方向特性が劣化され難くなる。
【００６１】
ところで、本実施の形態の半導体装置では、ゲート電極５の直下では、チャネルストッパ領域８がゲート電極５に沿って素子領域１１に向けて突出して形成されており、その先端はチャネル領域１０に接触している。このため、ゲート電極５の直下において、チャネル領域１０に隣接する領域に反転層が形成されることがなく、ソース−ドレイン間リークの発生も防止することができる。
【００６２】
以上説明したように、本実施の形態の構成によれば、１５Ｖ以上の高耐圧を有するＭＯＳ型トランジスタを小型に構成することが可能である。また、分離側低濃度領域１５の濃度やサイズを変更することにより、様々な耐圧値を有する半導体装置を設計することが可能である。このため、サージ保護の観点から、同一基板上に異なる耐圧値を有する半導体装置を形成する場合であっても、所望の耐圧値を有する半導体装置を形成することが可能となる。
【００６３】
また、上述の構成では、ゲート電極を挟んでソース領域及びドレイン領域が、対称に形成されているため、ソース領域及びドレイン領域の電気的特性の対称性を利用して回路を構成する場合でも、半導体装置のレイアウトの自由度を高め、容易に回路設計を行うことが可能となる。
【００６４】
なお、上記では、ソース領域とドレイン領域のそれぞれに対して低濃度領域６及び低濃度領域１５を形成した構造としているが、本発明は上記構造に限定されるものではない。例えば、図７に示すように、ソース領域或いはドレイン領域の一方（一般に、動作時に電圧が印加されるドレイン領域。）についてのみ低濃度領域６及び分離側低濃度領域１５を形成し、これらにチャネルストッパ領域８を接触させる構成としてもよい。この場合、図３（ｃ）、（ｄ）及び図５（ｃ）、（ｄ）に示した工程において、ゲート電極５の一方の側に位置するフィールド酸化膜３の非形成領域が、レジストによりマスクされることになる。
【００６５】
また、上記では、ｐ型のシリコン基板に構成されたｎウェル内に形成されたｐチャネル型のＭＯＳ型トランジスタを例示したが、ｎ型のシリコン基板に形成されたｐチャネル型のＭＯＳ型トランジスタであっても同様の効果を奏することができる。加えて、本発明は、ｎチャネル型のＭＯＳ型トランジスタに対しても適用可能である。この場合、図８に示すように、ｎ型のシリコン基板３１に設けられたｐウェル３２の表面部に、ｎ型の高濃度領域１７及びｎ型の低濃度領域１６からなるソース領域及びドレイン領域が形成される。そして、フィールド酸化膜３の下側には、ｐ型のチャネルストッパ１８が設けられ、チャネルストッパ１８と低濃度領域１６との間に、ｎ型の分離側低濃度領域３５が設けられる。
【００６６】
さらに、本発明は、図６及び図９に示すように、ゲート電極５の側面にスペーサ２５を備える一般的なＬＤＤ構造のＭＯＳ型トランジスタに対しても適用することができる。当該スペーサ２５は、よく知られているように、ゲート電極５のパターン形成及び低濃度領域６の形成が完了した際（図３（ｃ）、図５（ｃ））に、ＣＶＤ法によりゲート電極５の表面に成膜されたシリコン酸化膜に対して、シリコン基板１の表面に垂直な方向にＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングを行うことで形成することが可能である。この場合、上述した低濃度領域６の注入工程におけるシリコン基板１のチルトは必要に応じて行えばよい。本構成では、ゲート抵抗やコンタクト対抗の低減に有効なサリサイド化を行うことも可能である。
【００６７】
加えて、上記各構成において、更なる高耐圧化のため、分離側低濃度領域１５とチャネルストッパ領域８の間にオフセット領域を設けてもよい。また、フィールド酸化膜３を熱酸化法で形成することは必須ではなく、ＣＶＤ法により形成することもできる。
【００６８】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置を、図面を参照しながら詳細に説明する。図１０（ａ）は本実施の形態の半導体装置の平面レイアウト図であり、図１０（ｂ）、（ｃ）はそれぞれ、図１０（ａ）のＣ−Ｃ線、Ｂ−Ｂ線における断面図である。なお、図１０（ａ）のＡ−Ａ線における断面は、図１（ｂ）に示す断面図と同一である。また、図１０は図１と同様に、ｐチャネル型のＭＯＳ型トランジスタを例示している。
【００６９】
本実施の形態に係る半導体装置は、図１０（ａ）、（ｃ）に示すように、ゲート電極５の直下の領域で、ソース領域とドレイン領域との間のチャネル領域１０が、ゲート電極５に沿ってチャネルストッパ領域８に向けて突出し（チャネルストッパ領域８は後退している。）、当該チャネル領域１０がチャネルストッパ領域８に接触して形成されている点、及び当該チャネル領域１０の突出部の形状と一致する状態にゲート電極５直下のフィールド酸化膜３の非形成領域１１（図１０（ａ）に破線で示す領域）が設けられている点が第１の実施の形態と異なる。他の点は、第１の実施の形態と同様である。
【００７０】
したがって、本実施の形態の半導体装置では、製造工程において、図４（ａ）に示すシリコン酸化膜２０及びシリコン窒化膜２１の形状が、矩形に代えて図１０（ａ）の素子領域１１の形状に一致する形状で形成される。
【００７１】
本実施の形態に係る構成によれば、上記第１の実施の形態と同様に、低耐圧ＭＯＳ型トランジスタとの混載が可能である。また、本構成によれば、チャネルストッパ領域８と、ソース領域及びドレイン領域（ｐ型高濃度領域７及びｐ型低濃度領域６）の間に分離側低濃度領域１５が設けられているため、チャネルストッパ領域８をより高濃度に形成しても、ｐｎ接合の逆方向特性の劣化が抑制される。
【００７２】
さらに、ゲート電極５の直下では、チャネル領域１０がチャネルストッパ領域８に向けて外方に突出してチャネルストッパ領域８及び分離側低濃度領域１５に接触しているため、ゲート電極５の直下においてチャネル領域１０に隣接する半導体層に反転現象が生じることはなく、ソース−ドレイン間リークの発生は防止される。
【００７３】
したがって、本実施の形態の構成によれば、１５Ｖ以上の高耐圧を有するＭＯＳ型トランジスタを小型に構成することが可能である。また、分離側低濃度領域１５の濃度やサイズを変更することにより、様々な耐圧値を有する設計することが可能である。
【００７４】
なお、上記では、ソース領域とドレイン領域のそれぞれに対して低濃度領域６及び低濃度領域１５を形成した構造としているが、第１の実施の形態と同様に、ソース領域或いはドレイン領域の一方についてのみ低濃度領域６及び分離側低濃度領域１５を形成し、これらにチャネルストッパ領域８を接触させる構成としてもよい。
【００７５】
また、本実施の形態に係る構成は、上記第１の実施の形態と同様に、ｐ型のシリコン基板に形成されたｐチャネル型のＭＯＳ型トランジスタ、及びｎチャネル型のＭＯＳ型トランジスタに対しても適用可能である。
【００７６】
さらに、本実施の形態に係る構成は、ゲート電極５の側面にスペーサを備える一般的なＬＤＤ構造のＭＯＳ型トランジスタに対しても適用することができる。また、ゲート抵抗やコンタクト対抗の低減に有効なサリサイド化を行うことも可能である。
【００７７】
加えて、上記各構成において、更なる高耐圧化のため、分離側低濃度領域１５とチャネルストッパ領域８の間にオフセット領域を設けてもよい。また、フィールド酸化膜３を熱酸化法で形成することは必須ではなく、ＣＶＤ法により形成することもできる。
【００７８】
なお、上記各実施の形態で例示した、半導体装置の形成プロセスは、公知の等価なプロセスで置換可能であることはいうまでもない。
【産業上の利用可能性】
【００７９】
本発明は、小型であるとともに、低耐圧ＭＯＳ型トランジスタとの同時形成に好適な高耐圧、かつ、ソース−ドレイン間リークを抑制した半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施の形態に係る半導体装置を示す図。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す平面図。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す平面図。
【図６】本発明の第１の実施の形態に係る半導体装置の電界分布を示す図。
【図７】本発明の第１の実施の形態に係る半導体装置の第１の変形例を示す図。
【図８】本発明の第１の実施の形態に係る半導体装置の第２の変形例を示す図。
【図９】本発明の第１の実施の形態に係る半導体装置の第３の変形例を示す図。
【図１０】本発明の第２の実施の形態に係る半導体装置を示す図。
【図１１】従来の半導体装置を示す図。
【図１２】従来の半導体装置を示す断面図。
【符号の説明】
【００８１】
１  ｐ型シリコン基板
２  ｎ型ウェル領域
３  フィールド酸化膜
４  ゲート酸化膜
５  ゲート電極
６  ｐ型低濃度領域（第１の低濃度不純物領域）
７  ｐ型高濃度領域
８  ｎ型チャネルストッパ領域
１０  チャネル領域
１１  素子領域
１５  ｐ型分離側低濃度領域（第２の低濃度不純物領域）
１６  ｎ型低濃度領域（第１の低濃度不純物領域）
１７  ｎ型高濃度領域
１８  ｐ型チャネルストッパ領域
２５  スペーサ
３１  ｎ型シリコン基板
３２  ｐ型ウェル領域
３５  ｎ型分離側低濃度領域（第２の低濃度不純物領域）
１０１  ｎ型シリコン基板
１０２  ｐ型ウェル領域
１０３  フィールド酸化膜
１０４  ゲート酸化膜
１０５  ゲート電極
１０６  ｎ型低濃度領域
１０７  ｎ型高濃度領域
１０８  チャネルストッパ領域
１０９  オフセット領域
【図１】
2006295008.tif 000003
【図２】
2006295008.tif 000004
【図３】
2006295008.tif 000005
【図４】
2006295008.tif 000006
【図５】
2006295008.tif 000007
【図６】
2006295008.tif 000008
【図７】
2006295008.tif 000009
【図８】
2006295008.tif 000010
【図９】
2006295008.tif 000011
【図１０】
2006295008.tif 000012
【図１１】
2006295008.tif 000013
【図１２】
2006295008.tif 000014