(57)【要約】【課題】  サイドエッチが抑制されたパターニング精度の高い半導体素子の製造方法を提供する。【解決手段】  ガラス基板２上にＺｎＯ層３を形成し、ＺｎＯ層３を除去する領域に、ＺｎＯ層３をエッチングする際に生ずるサイドエッチにより消失される幅より狭い幅を有する複数の矩形マスク５を形成する。ＺｎＯ層３を残存させる領域に、サイドエッチにより消失される幅より大きい寸法を有するパターンのマスク４を形成する。複数の細長のマスク５及び上記パターンのマスク４とをエッチングマスクとして、厚さ方向のエッチング速度よりも幅方向のエッチング速度が速い異方性エッチングにより、残存対象のＺｎＯ層３に所定のパターンを形成するとともに、除去対象のＺｎＯ層３を除去して複数の矩形マスク５を剥離する。【選択図】  図１
2006080130.tif 000002
【特許請求の範囲】
【請求項１】
基板上にエッチング対象膜を形成し、
前記エッチング対象膜の除去対象領域に、該エッチング対象膜をエッチングする際に生ずるサイドエッチにより消失される幅より狭い幅を有する複数のマスクを形成すると共に、前記エッチング対象膜の残存対象領域に、サイドエッチにより消失される幅より大きい寸法を有するパターンのマスクを形成し、
前記複数のマスク及び前記パターンのマスクとをエッチングマスクとして用いて、前記エッチング対象膜の厚さ方向のエッチング速度よりもその幅方向のエッチング速度が速い異方性エッチングにより、前記残存対象領域に所定のパターンを形成するとともに、前記除去対象領域の前記エッチング対象膜を除去して前記複数のマスクを剥離する、ことを特徴とする半導体素子の製造方法。
【請求項２】
前記複数のマスクは、前記残存対象領域に所定のパターンのエッチング対象膜を形成する際に生ずるサイドエッチ量の略２倍未満の幅を有するように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記複数のマスクは、隣接するマスクと前記許容サイドエッチ量の略２倍以上の間隔を有するように形成されることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記複数のマスクは、その幅と略同一の距離で隣接するマスクから離間されて形成されることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記複数のマスクの端部を選択的に除去して、異方性エッチングにより前記除去対象領域の前記エッチング対象膜を除去する、ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記複数のマスクは、２つの異なるパターンを交互に繰り返すように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記複数のマスクは、一定のパターンを繰り返すように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記複数のマスクは、各マスクに隣接する複数のマスクが矩形状に配置されるように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記複数のマスクは、互いに接続されて連続したマスク領域をなすように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に酸化亜鉛（ＺｎＯ）半導体層を備える半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、酸化亜鉛（ＺｎＯ）などの半導体膜が形成されたトランジスタ等の開発が進められている。ＺｎＯ膜が形成された半導体は、アモルファスシリコン半導体よりも高い移動度が得られることが期待できる。
【０００３】
従来、ＺｎＯ膜の微細加工は、ＺｎＯ膜上にパターン形成されたフォトレジストをマスクとしてエッチングすることにより行われる。あるいは、特許文献１に開示された方法を適用することもできる。すなわち、パターン形成されたフォトレジストをドライエッチングによりオーバーハング形状に加工し、このレジストの表面及び基板表面にＺｎＯ薄膜を形成する。その後、レジストをサイドエッチにより剥離・消失させる（リフトオフ）ことにより、レジスト上のＺｎＯ薄膜を除去して基板上に所望のパターンを形成する。しかし、特許文献１に開示されたプロセスは、工程数が多く、生産効率が低い。
【特許文献１】特開平４−３６４７２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、ＺｎＯ膜の微細加工に、ウェットエッチングを適用することも可能である。０．５wt％酢酸、０．０５wt％リン酸などの弱酸を用いて、加工に適したエッチレート（例えば略５０ｎｍ〜略１００ｎｍ／分）を達成することができる。
【０００５】
図１０−（ａ）〜（ｄ）はＺｎＯ層をエッチングする工程を説明するための平面図、図１１−（ａ）〜（ｄ）は、それぞれ図１０−（ａ）〜（ｄ）のＥ−Ｅ’線に沿う断面図である。ウェットエッチングは、図１０−（ａ）〜（ｄ）及び図１１−（ａ）〜（ｄ）に示すように進行する。このとき、パターンエッジ周辺部が著しく速くエッチングされる。すなわち、上面に層配線パターンが形成された基板上にＺｎＯ層を形成し、該ＺｎＯ層上にマスクをパターン形成した（図１０−（ａ）、図１１−（ａ））状態で、上記のエッチング液によりＺｎＯ層のエッチングを開始する。このとき、詳細は、本願の実施例において詳述するが、パターンエッジ周辺部が著しく速くエッチングされるため、最初にＺｎＯ層のパターンエッジに対応する領域のみが完全にエッチングされる（図１０−（ｂ）、図１１−（ｂ））。次いでエッチング領域ではパターンエッジ周辺からエッチングが進み、同時に、パターンエッジ側面からエッチング液が侵入し、マスク部分のサイドエッチが進行する（図１０−（ｃ）、図１１−（ｃ））。そして、図１０−（ｄ）及び図１１−（ｄ）に示すように、最終的にエッチング領域のＺｎＯ層が除去されたときには、マスク部分のＺｎＯ層がその側面を著しくエッチングされるという問題があった。
【０００６】
本発明は、上記実状に鑑みてなされたもので、半導体膜のサイドエッチが抑制された半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の第１の観点に係る半導体素子の製造方法は、
基板上にエッチング対象膜を形成し、
前記エッチング対象膜の除去対象領域に、該エッチング対象膜をエッチングする際に生ずるサイドエッチにより消失される幅より狭い幅を有する複数のマスクを形成すると共に、前記エッチング対象膜の残存対象領域に、サイドエッチにより消失される幅より大きい寸法を有するパターンのマスクを形成し、
前記複数のマスク及び前記パターンのマスクとをエッチングマスクとして用いて、前記エッチング対象膜の厚さ方向のエッチング速度よりもその幅方向のエッチング速度が速い異方性エッチングにより、前記残存対象領域に所定のパターンを形成するとともに、前記除去対象領域の前記エッチング対象膜を除去して前記複数のマスクを剥離する、
ことを特徴とする。
【０００８】
この方法によれば、マスク端部のエッチレートが他の部位に比べ、著しく（２倍以上）高く、マスク周辺部の異方性エッチングが促進され、短時間で、複数のマスクが形成された領域のエッチング対象膜を除去するとともに、該マスクを剥離して消失させることができる。そのため、パターンのマスクが形成された領域のエッチング対象膜は、サイドエッチ量を許容される範囲に抑制され得る。
【０００９】
複数のマスクは、前記残存対象領域に所定のパターンのエッチング対象膜を形成する際に生ずるサイドエッチ量の略２倍未満の幅を有するように形成されることが望ましい。
【００１０】
上記の場合、複数のマスクは、隣接するマスクと許容サイドエッチ量の略２倍以上の間隔を有するように形成されることが望ましい。
【００１１】
複数のマスクは、その幅と略同一の距離で隣接するマスクから離間されることがさらに望ましい。
【００１２】
複数のマスク端部を選択的に除去して、異方性エッチングにより、除去対象領域の前記エッチング対象膜を除去することが望ましい。
【００１３】
複数のマスクは、２つの異なるパターンを交互に繰り返すように形成されてもよい。
複数のマスクは、一定のパターンを繰り返すように形成されてもよい。
複数のマスクは、各細長のマスクに隣接する複数の細長のマスクが矩形状に配置されるように形成されてもよい。
【００１４】
複数のマスクは、互いに接続されて連続したマスク領域をなすように形成されてもよい。
【発明の効果】
【００１５】
本発明によれば、サイドエッチが抑制されたパターニング精度の高い半導体素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態にかかる半導体素子の製造方法について、以下図面を参照して説明する。
【００１７】
電極や配線などが形成された図示しない他の層を有するガラス基板２上に、高純度Ｚｎをターゲットに用いたマグネトロンスパッタリングにより、厚さ略１００ｎｍの酸化亜鉛（ＺｎＯ）層３を形成する。
【００１８】
公知のレジスト材料を含むフォトレジスト液をＺｎＯ層３上に塗布し、これを露光・現像して、図１に示すマスクパターンが形成された半導体素子１を得る。
【００１９】
図示するように、ＺｎＯ層３を残存させる領域全体にマスク４が形成されている。一方、ＺｎＯ層３を除去する領域にも複数の細長の矩形マスク５が千鳥模様に形成されている。すなわち、一の行または列に隣接する他の行または列の矩形マスク５が同一の配置を有するように形成されている。
【００２０】
矩形マスク５は、その幅がサイドエッチ量の２倍未満で、その間隔がサイドエッチ量の２倍から３倍、好ましくはマスク幅と略同一に形成される。ここで、サイドエッチ量とは、マスク４に覆われ、所定のパターンを形成するＺｎＯ層３が一方の側面からサイドエッチされた深さである。
【００２１】
０．１wt％の酢酸またはリン酸などの弱酸を用いて、半導体素子１の露出したＺｎＯ層３をエッチングする。このとき、図２に示すように、パターンマスク端部近傍は、そのエッチング速度が著しく高く、他のエッチング領域と比較して速く、即ち選択的にエッチングされる。０．１wt％のリン酸を用いた場合、パターンマスク周辺部では、８．０ｎｍ／秒のエッチング速度が得られ、他のエッチング領域では、２．７ｎｍ／秒の速度が得られる。
【００２２】
こうして、図３に示すように、最初に、マスク４および矩形マスク５の端部近傍で、ＺｎＯ層３が完全にエッチングされる。
【００２３】
一方、弱酸は、矩形マスク５下のＺｎＯ層３の側面からも侵入し、侵入したＺｎＯ層３をサイドエッチする。図４に示すように、０．１wt％の酢酸を用いた場合、サイドエッチ量は、エッチング開始１０秒後に０．５μｍ、２０秒後に１．５μｍとなる。すなわち、上部からのエッチング速度が０．２μｍ／ｍｉｎであるのに対し、側面からのエッチング速度は、６μｍ／ｍｉｎと著しく高く、０．１wt％の酢酸などの弱酸を用いたエッチングは高い異方性を示す。
【００２４】
そのため、除去対象のＺｎＯ層３は、その厚さ方向のエッチング速度よりも幅方向のエッチング速度が速い異方性エッチングにより除去される。すなわち、図５に示すように、矩形マスク５は、その下層のＺｎＯ層３の異方性エッチングにより剥離・消失（リフトオフ）する。このとき、矩形マスク５を配置しない場合と比べ、除去対象のＺｎＯ層３はより短時間で除去されるため、残存対象のＺｎＯ層３のサイドエッチ量は、従来よりも減少する。
【００２５】
以上説明したように、ＺｎＯ層３を除去する領域に、複数の細長の矩形マスク５を形成し、その端部近傍のＺｎＯ層３のエッチングを促進させると共に、矩形マスク５下のＺｎＯ層３の異方性エッチングにより、矩形マスク５をリフトオフさせる。そのため、パターンエッジ周辺部の高いエッチング速度が、除去対象のＺｎＯ層３全体に適用され、これにより異方性エッチングが促進される。したがって、エッチング時間を短縮させて残存対象のＺｎＯ層３のサイドエッチを抑制すると共に、エッチングのむらを抑制することができる。また、複数の矩形マスク５の幅を、残存対象領域に所定のパターンのＺｎＯ層３を形成する際に生ずるサイドエッチ量相当とすることにより、これらの矩形マスク５を容易に除去することができる。
【００２６】
本発明は、上記の実施形態に限定されず、その応用及び変形等は任意である。
【００２７】
上記の実施形態では、矩形マスク５は、千鳥模様に形成されると説明したが、これに限定されず、図６に示すように、縞状に形成されてもよい。あるいは、図７に示すように、矩形マスクは、格子状に形成され、即ち、各矩形マスクを囲む複数の矩形マスクが矩形をなす格子点に配置されてもよい。さらに、図８に示すように、ＺｎＯ層３を除去する領域のマスクは、上記幅と間隔で形成された開口部を有する連続領域として形成されてもよい。
なお、図６において、矩形マスクは、行または列方向に連続するように形成されているが、複数の矩形マスクが離間して直線状に配置されてもよい。
【００２８】
上記の実施形態では、ＺｎＯ層３を除去する領域全体に複数の矩形マスク５を形成すると説明したが、図９に示すように、複数の矩形マスク５は、ＺｎＯ層３を除去する領域の一部に形成されてもよい。この場合、矩形マスクが配置された領域のＺｎＯ層３が、異方性エッチングにより完全に除去される一方、矩形マスクが形成されない他の領域のＺｎＯ層３もその厚さ方向及び横方向のエッチングにより完全に除去可能である。
【００２９】
上記の実施形態では、弱酸として、０．１wt％の酢酸またはリン酸を用いると説明したが、濃度は０．１wt％に限定されず、例えば０．０５wt％から０．５wt％の濃度範囲で使用することができる。また、酢酸またはリン酸以外にも、電離度の小さいその他の酸が使用可能である。
【００３０】
上記の実施形態では、ＺｎＯ層は、マグネトロンスパッタリングにより形成されると説明した。しかし、ＺｎＯ層は、マグネトロンスパッタリングに限らず、分子線エピタキシ（Molecular Beam Epitaxy）あるいは有機金属気相成長（Metalorganic Vapour Phase Epitaxy）等の他の方法により形成されてもよい。
【００３１】
上記の実施形態では、パターニングされるＺｎＯ層が形成される基板は、ガラス基板から構成されると説明したが、本発明は、Ｓｉ基板、ＧａＡｓ基板、プラスチック基板等の基板上に形成されたＺｎＯ層に適用することができる。さらに、本発明は、ＺｎＯ層に限らず、例えばＺｎＭｇＯ、ＡｌＺｎＯ等からなる他の半導体層にも適用可能である。また、本発明は、半導体層以外の絶縁層にも適用可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態に係る半導体素子のマスクパターンを示す図である。（ａ）は半導体素子の平面図である。（ｂ）は半導体素子の断面図である。
【図２】マスク周辺部のエッチング量の測定結果を示す図である。
【図３】マスク近傍のエッチング状態を模式的に示す図である。（ａ）は平面図である。（ｂ）は断面図である。
【図４】マスク近傍のサイドエッチの進行状態を模式的に示す図である。（ａ）は平面図である。（ｂ）は断面図である。
【図５】エッチング終了時の半導体素子を示す図である。（ａ）は半導体素子の平面図である。（ｂ）は半導体素子の断面図である。
【図６】本発明の実施形態に係る半導体素子の他のマスクパターンを示す図である。（ａ）は半導体素子の平面図である。（ｂ）は半導体素子の断面図である。
【図７】本発明の実施形態に係る半導体素子の他のマスクパターンを示す図である。（ａ）は半導体素子の平面図である。（ｂ）は半導体素子の断面図である。
【図８】本発明の実施形態に係る半導体素子の他のマスクパターンを示す図である。（ａ）は半導体素子の平面図である。（ｂ）は半導体素子の断面図である。
【図９】本発明の実施形態に係る半導体素子の他のマスクパターンを示す図である。（ａ）は半導体素子の平面図である。（ｂ）は半導体素子の断面図である。
【図１０】従来のマスクパターン及びエッチングされた半導体素子を示す平面図である。
【図１１】従来のマスクパターン及びエッチングされた半導体素子を示す断面図である。
【符号の説明】
【００３３】
１    半導体素子
２    ガラス基板
３    酸化亜鉛（ＺｎＯ）層
４    マスク
５    矩形マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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