(57)【要約】【課題】  信頼性を向上することのできる半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、メモリセル領域と周辺回路領域とを有する半導体装置であって、シリコン基板１と、シリコン基板１の表面に形成されたシリコン酸化膜６よりなる素子分離６ａ，６ｂとを備えている。メモリセル領域における素子分離６ａの深さｄ1は、周辺回路領域における素子分離６ｂの深さｄ2よりも浅く、メモリセル領域における素子分離６ａの分離高さｈ1と、周辺回路領域における素子分離６ｂの分離高さｈ2とがほぼ同じである。【選択図】        図１
2006080492.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と第２領域とを有する半導体装置であって、
シリコン基板と、
前記シリコン基板の表面に形成されたシリコン絶縁膜よりなる素子分離とを備え、
前記第１領域における前記素子分離の深さは、前記第２領域における前記素子分離の深さよりも浅く、
前記第１領域における前記素子分離の分離高さと、前記第２領域における前記素子分離の分離高さとがほぼ同じである、半導体装置。
【請求項２】
前記第１領域における前記素子分離の溝幅は、前記第２領域における前記素子分離の溝幅よりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記第１領域において前記素子分離によって規定された素子領域に形成された第１ゲート構造と、
前記第２領域において前記素子分離によって規定された素子領域に形成された第２ゲート構造と、
前記第１領域と前記第２領域とに跨って形成された第３ゲート構造とをさらに備える、請求項１または２に記載の半導体装置。
【請求項４】
前記第１ゲート構造は、前記シリコン基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、かつ第１導電膜を含む下部電極と、前記下部電極上に形成された絶縁膜と、前記絶縁膜上に形成され、かつ第２導電膜を含む上部電極とを有し、
前記第２ゲート構造は、前記シリコン基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、かつ前記第２導電膜を含むゲート電極とを有し、
前記第３ゲート構造は、前記第１領域に形成された前記第１導電膜および前記絶縁膜と、前記第１導電膜および前記絶縁膜を覆うように前記第１領域および前記第２領域に跨って形成された前記第２導電膜とを有する、請求項３に記載の半導体装置。
【請求項５】
前記第１ゲート絶縁膜の膜厚と前記第２ゲート絶縁膜の膜厚とは異なっている、請求項４に記載の半導体装置。
【請求項６】
前記第１領域と前記第２領域との境界が前記素子分離上にある、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
第１領域と第２領域とを有する半導体装置の製造方法であって、
シリコン基板上に第１シリコン絶縁膜を形成する工程と、
前記第１および前記第２領域における前記第１シリコン絶縁膜および前記シリコン基板に第１の溝を形成する工程と、
前記第１領域に形成された前記第１の溝内および前記第１領域における前記第１シリコン絶縁膜上にマスク層を形成する工程と、
前記マスク層および前記第１シリコン絶縁膜をマスクとして前記シリコン基板をエッチングすることにより、前記第２領域における前記第１の溝内に第２の溝を形成する工程と、
前記マスク層を除去する工程と、
前記第１および前記第２の溝を埋めるように、前記第１シリコン絶縁膜上に第２シリコン絶縁膜を形成する工程と、
前記シリコン基板上の前記第１および前記第２のシリコン絶縁膜を除去し、前記第１および前記第２の溝内に素子分離を形成する工程とを備える、半導体装置の製造方法。
【請求項８】
前記第１領域における前記シリコン基板上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜上に絶縁膜を形成する工程と、
前記第２領域における前記シリコン基板上に第２ゲート絶縁膜を形成する工程と、
前記絶縁膜上および前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
前記第１領域と前記第２領域との境界に存在する前記第２導電膜を少なくとも残すように前記第２導電膜をエッチングすることにより、前記第１領域における前記絶縁膜上に上部電極を形成し、かつ前記第２領域における前記第２ゲート絶縁膜上にゲート電極を形成し、かつ前記第１領域と前記第２領域との境界にゲート構造を構成する前記第２導電膜を形成する工程と、
前記絶縁膜および前記第１導電膜をエッチングすることにより、前記第１ゲート絶縁膜上に下部電極を形成し、かつ前記境界付近の前記第１領域にゲート構造を構成する前記絶縁膜および前記第１導電膜を形成する工程とをさらに備える、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記マスク層を形成する工程は、前記第１の溝内の一部に前記マスク層を形成する工程を含む、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１シリコン絶縁膜を形成する工程の前に、前記シリコン基板上にシリコン窒化膜を形成する工程をさらに備える、請求項７〜９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、Ｄｕａｌ−ＳＴＩ（Shallow Trench Isolation）の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化や高速化を図る上で、素子分離の間隔を狭めることが必要になっている。従来、素子分離領域を形成する方法としては、ＬＯＣＯＳ（local oxidation of silicon）法が一般的であったが、このような微細化の要求には十分対応できない。そこで、このＬＯＣＯＳ法に代わる方法として、最近、ＳＴＩが用いられている。
【０００３】
従来のＳＴＩの製造方法では、始めに、シリコン基板などの半導体基板上にシリコン酸化膜、ポリシリコン、およびシリコン窒化膜を積層する。次に、フォトリソグラフィ法により素子分離する領域を開口したレジストを形成し、これをマスクとしてシリコン酸化膜、ポリシリコン、シリコン窒化膜、および半導体基板を異方性エッチングして、溝（トレンチ）を形成する。次に、レジストを除去した後、ＨＤＰ（High density plasma）−ＣＶＤ（Chemical Vapor Deposition）などによりシリコン酸化膜を全面に堆積し、シリコン窒化膜をストッパとしてＣＭＰ（Chemical Mechanical Polishing）により余分なシリコン酸化膜を除去し、トレンチにシリコン酸化膜を埋め込んだＳＴＩを形成していた。
【０００４】
ここで、たとえばＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、メモリセル領域と周辺回路領域とで分離耐圧が異なっている。すなわち、メモリセル領域では周辺回路領域に比べて印加される電圧が小さいので、メモリセル領域のＳＴＩに求められる分離耐圧は低い。このため、メモリセル領域のＳＴＩの深さを周辺回路領域のＳＴＩの深さよりも浅くすることで、メモリセル領域の占有面積が低減されている。このように、形成する領域によってＳＴＩの深さが異なっている構造をＤｕａｌ−ＳＴＩと呼んでいる。
【０００５】
従来、Ｄｕａｌ−ＳＴＩは通常以下のようにして形成されていた。始めに、従来のＳＴＩの製造方法によりメモリセル領域および周辺回路領域に浅溝部を形成する。次に、メモリセル領域をレジストで覆い、このレジストと、シリコン窒化膜とをマスクとして半導体基板を異方性エッチングして、周辺回路領域の浅溝部内に深溝部を形成する。次に、レジストを除去した後、シリコン酸化膜を全面に堆積し、シリコン窒化膜をストッパとしてＣＭＰにより余分なシリコン酸化膜を除去し、浅溝部および深溝部の各々にシリコン酸化膜を埋め込んだＤｕａｌ−ＳＴＩを形成していた。なお、Ｄｕａｌ−ＳＴＩを形成した後、シリコン基板上に形成されたシリコン酸化膜、ポリシリコン、およびシリコン窒化膜は除去される。
【０００６】
なお、特開平５−１２１５３７号公報（特許文献１）には、コレクタ分離領域に浅い溝部を形成し、素子分離領域に深い溝部を形成する技術が開示されている。特許文献１では、コレクタ分離領域における幅が素子分離領域における幅よりも狭いマスクパターンを形成し、幅の狭い部分ではエッチングの進行が遅いことを利用して半導体基板をエッチングしている。
【０００７】
また、特開２００１−４４２７３号公報（特許文献２）には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を用いたＳＴＩの形成方法が開示されている。特許文献２では、パッド酸化膜、シリコン窒化膜、およびＴＥＯＳ膜をシリコン基板上に積層し、ＴＥＯＳ膜上に形成したレジストをマスクとしてパッド酸化膜、シリコン窒化膜、およびＴＥＯＳ膜をエッチングし、レジストを除去した後、ＴＥＯＳ膜をマスクとしてシリコン基板をエッチングすることにより、トレンチが形成されている。
【０００８】
また、非特許文献１には、Ｄｕａｌ−ＳＴＩを用いたフラッシュメモリの例が掲載されている。
【特許文献１】特開平５−１２１５３７号公報
【特許文献２】特開２００１−４４２７３号公報
【非特許文献１】Stephen N, Keeney 'A 130 nm Generation High Density EtoxTMFlash Memory Technology', page 11. [online]; <URL: ftp://download.intel.com/research/silicon/0.13micronflash_pres.pdf>
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、従来のＤｕａｌ−ＳＴＩの形成方法では、メモリセル領域をレジストで覆い、このレジストと、シリコン窒化膜とをマスクとして半導体基板を異方性エッチングして、周辺回路領域に深溝部を形成している。深溝部を形成する際、メモリセル領域に形成されたシリコン窒化膜はレジストで覆われるが、周辺回路領域に形成されたシリコン窒化膜はエッチングの際のマスクとなるのでレジストで覆われない。このため、周辺回路領域に形成されたシリコン窒化膜の一部が異方性エッチングにより削られ、周辺回路領域のシリコン窒化膜の膜厚がメモリセル領域のシリコン窒化膜の膜厚よりも小さくなる。
【００１０】
周辺回路領域のシリコン窒化膜の膜厚がメモリセル領域のシリコン窒化膜の膜厚よりも小さくなることによって、半導体装置の信頼性が低下するという問題があった。これについて以下に説明する。
【００１１】
周辺回路領域のシリコン窒化膜の膜厚がメモリセル領域のシリコン窒化膜の膜厚よりも小さいと、シリコン窒化膜上の余分なシリコン酸化膜をＣＭＰにより除去する際、特にメモリセル領域と周辺回路領域との境界の段差部分に余分なシリコン酸化膜が残る。その後、シリコン基板上に形成されたシリコン窒化膜などを除去する際に、残ったシリコン酸化膜がマスクとなり、シリコン酸化膜の下層のシリコン窒化膜やポリシリコン膜などを除去できなくなる。その結果、異物発生や、ショートや、形状不良などの素子不良が生じ、半導体装置の信頼性が低下するという問題があった。
【００１２】
また、ＳＴＩの分離高さはＣＭＰ時にストッパ膜となるシリコン窒化膜によって規定されるので、周辺回路領域のＳＴＩの分離高さがメモリセル領域のＳＴＩの分離高さよりも低くなってしまう。周辺回路領域のＳＴＩの分離高さがメモリセル領域のＳＴＩの分離高さよりも小さいと、その後、トランジスタなどの素子を形成するために電極となる導電膜を形成する際に、ＳＴＩ段差上の被エッチング膜の厚みが異なることになる。従って、この膜をパターニングする際には、ＳＴＩ段差部に導電膜が残ったり、下層の膜をも除去したりするおそれがある。その結果、半導体装置の信頼性が低下するという問題があった。
【００１３】
ここで、特許文献１に開示された技術では、溝の幅に応じて一義的に深さが決まるので、深溝部と浅溝部との作り分けにレイアウト的制限を受けるという問題がある。また、分離高さについては触れられていないため、上記問題を解決することはできない。
【００１４】
また、特許文献２に開示された技術は、互いに深さの異なる深溝部と浅溝部とを形成するＤｕａｌ−ＳＴＩの製造を想定しておらず、上記問題を解決することはできない。
【００１５】
さらに、非特許文献１に開示された技術は、浅溝部より深溝部の素子分離高さが低くなっており、上記問題を解決することはできない。また、メモリセル領域と周辺回路領域との境界の段差部分に余分なシリコン酸化膜が残るという問題を解決する手段について、何ら開示していない。
【００１６】
したがって、本発明の目的は、信頼性を向上することのできる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、第１領域と第２領域とを有する半導体装置であって、シリコン基板と、シリコン基板の表面に形成されたシリコン絶縁膜よりなる素子分離とを備えている。第１領域における素子分離の深さは、第２領域における素子分離の深さよりも浅く、第１領域における素子分離の分離高さと、第２領域における素子分離の分離高さとがほぼ同じである。
【００１８】
本発明の半導体装置の製造方法は、第１領域と第２領域とを有する半導体装置の製造方法であって、シリコン基板上に第１シリコン絶縁膜を形成する工程と、第１および第２領域における第１シリコン絶縁膜およびシリコン基板に第１の溝を形成する工程と、第１領域に形成された第１の溝内および第１領域における第１シリコン絶縁膜上にレジストを形成する工程と、レジストおよび第１シリコン絶縁膜をマスクとしてシリコン基板をエッチングすることにより、第２領域における第１の溝内に第２の溝を形成する工程と、レジストを除去する工程と、第１および前記第２の溝を埋めるように、第１シリコン絶縁膜上に第２シリコン絶縁膜を形成する工程と、シリコン基板上の第１および第２のシリコン絶縁膜を除去し、第１および第２の溝内に素子分離を形成する工程とを備えている。
【００１９】
なお、本明細書中において「素子分離の分離高さ」とは、シリコン基板の表面から素子分離の最も高い位置までの素子分離の高さを意味している。なお、通常ゲート電極などの導電膜が素子分離の上に形成されると、その位置では後工程の処理で素子分離の高さは減少しない場合が多い。また、「素子分離の深さ」とは、シリコン基板の表面から素子分離の最も深い位置までの素子分離の深さを意味している。
【発明の効果】
【００２０】
本発明の半導体装置およびその製造方法によれば、第１領域における素子分離の分離高さと、第２領域における素子分離の分離高さとがほぼ同じとなるので、半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構造を示す断面図である。図１に示すように、本実施の形態の半導体装置は、第１領域としてのメモリセル領域と、第２領域としての周辺回路領域とを有している。本実施の形態の半導体装置は、シリコン基板１と、シリコン基板１の表面に形成された複数の素子分離６ａ，６ｂを備えている。メモリセル領域におけるシリコン基板１の表面には複数の素子分離６ａが形成されており、周辺回路領域におけるシリコン基板１の表面には複数の素子分離６ｂが形成されている。素子分離６ａ，６ｂは、シリコン酸化膜よりなっている。素子分離６ａの深さｄ1は、素子分離６ｂの深さｄ2よりも浅い。すなわち、本実施の形態の半導体装置はＤｕａｌ−ＳＴＩの構造を有している。本実施の形態の半導体装置では、素子分離６ａの分離高さｈ1と素子分離６ｂの分離高さｈ2とがほぼ同じである。また、平面的に見た場合に、素子分離６ａの溝幅は、素子分離６ｂの溝幅よりも小さい。
【００２２】
シリコン基板１上には、ゲート絶縁膜７を挟んで、たとえばトランジスタ９ａ〜９ｇのゲート電極８が形成されている。トランジスタ９ａ〜９ｇの各々は、複数の素子分離６ａ，６ｂの各々によって互いに電気的に絶縁されている。図示しないトランジスタ９ａ〜９ｇのソース領域およびドレイン領域の各々は、トランジスタ９ａ〜９ｇの各々のゲート電極８を挟んで両側のシリコン基板１の表面に形成されている。このように、たとえばトランジスタ９ａ〜９ｇのような半導体素子が複数の素子分離６ａ，６ｂの各々によって分離されている。なお、ゲート電極８を覆うように層間絶縁膜９が形成されている。また、メモリセル領域と周辺回路領域との境界は活性領域上にあり、ダミーパターンとして平面的にメモリセル領域を取り囲むように形成されている。
【００２３】
続いて、本実施の形態における半導体装置の製造方法について、図２〜図８を用いて説明する。
【００２４】
始めに、図２に示すように、シリコン基板１上に、たとえば熱酸化によりシリコン酸化膜よりなる下敷酸化膜２を５〜３０ｎｍ程度の厚さで形成する。そして、下敷酸化膜２上に、たとえばＣＶＤによりポリシリコン膜３を１００〜３００ｎｍ程度の厚さで形成する。続いて、ポリシリコン膜３上に、たとえばＣＶＤによりシリコン窒化膜４を形成する。さらに、シリコン窒化膜４上に、たとえばＴＥＯＳよりなるシリコン酸化膜５（第１シリコン酸化膜）を形成する。
【００２５】
なお、本実施の形態では、ポリシリコン膜３を形成する場合について示したが、ポリシリコン膜３に代わってアモルファスシリコン膜を形成してもよいし、ポリシリコン膜３を形成しなくてもよい。また、本実施の形態においては、シリコン酸化膜５がＴＥＯＳよりなる場合について示したが、ＣＭＰの研磨レートが後述する溝に埋め込まれるシリコン酸化膜などの分離絶縁膜に近ければＴＥＯＳ以外のシリコン絶縁膜でもよい。
【００２６】
次に、図３に示すように、シリコン酸化膜５上に所定の形状を有するレジスト２０ａを形成する。そして、レジスト２０ａをマスクとして、シリコン酸化膜５、シリコン窒化膜４、ポリシリコン膜３、および下敷酸化膜２を異方性エッチングし、さらに、シリコン基板１を深さｄ1まで異方性エッチングする。深さｄ1はたとえば１００〜５００ｎｍ程度である。これにより、シリコン基板１の表面に複数の溝１５ａ，１５ｂ（第１の溝）が形成される。メモリセル領域におけるシリコン基板１の表面には複数の溝１５ａが形成され、周辺回路領域におけるシリコン基板１の表面に複数の溝１５ｂが形成される。また、シリコン酸化膜５、シリコン窒化膜４、ポリシリコン膜３、および下敷酸化膜２には、溝１５ａ，１５ｂの各々の壁部と連続する側壁部１７ａ，１７ｂの各々が形成される。その後、レジスト２０ａは除去される。
【００２７】
次に、図４に示すように、メモリセル領域に形成された溝１５ａ内およびメモリセル領域におけるシリコン酸化膜５上にレジスト２０ｂを形成する。そして、レジスト２０ｂおよびシリコン酸化膜５をマスクとして、シリコン基板１を異方性エッチングする。これにより、周辺回路領域における溝１５ｂ内に深さｄ2の溝１５ｃが形成される。シリコン基板１を異方性エッチングする際には、シリコン基板１をエッチングするのに最適な条件で行なわれるが、マスクとなるシリコン酸化膜５も多少エッチングされる。その結果、周辺回路領域におけるシリコン酸化膜５ｂの厚さｔ2は、メモリセル領域におけるシリコン酸化膜５ａの厚さｔ1よりも薄くなる。その後、レジスト２０ｂは除去される。
【００２８】
次に、図５に示すように、溝１５ａ，１５ｃの各々の内壁を酸化し、溝１５ａ，１５ｃを埋めるようにシリコン酸化膜５ａ，５ｂ上に、ＨＤＰなどのプラズマＣＶＤにより第２シリコン酸化膜６を形成する。ここで、溝１５ａ，１５ｃの内壁を酸化する際にポリシリコン膜３が横方向から酸化されるので、素子分離のバーズビークを延ばすことができ、素子分離の特性を向上することができる。
【００２９】
なお、本実施の形態においては、分離絶縁膜としてＨＤＰによる第２シリコン酸化膜６を形成する場合について示したが、ＨＤＰによるシリコン酸化膜の代わりにＮＳＧ（Non-doped Silicate Glass）などの塗布法によるシリコン酸化膜を形成してもよい。要はシリコン酸化膜を形成すればよい。
【００３０】
次に、図６に示すように、シリコン窒化膜４上のシリコン酸化膜５および余分な第２シリコン酸化膜６をＣＭＰにより除去する。これにより、溝１５ａ，１５ｃ内の各々に素子分離６ａ，６ｂの各々が形成される。メモリセル領域には複数の素子分離６ａの各々が形成され、周辺回路領域には複数の素子分離６ｂの各々が形成される。
【００３１】
ここで、シリコン酸化膜５ａ，５ｂの研磨速度と、第２シリコン酸化膜６の研磨速度とはほぼ等しいので、シリコン酸化膜５ｂの厚さｔ2がメモリセル領域におけるシリコン酸化膜５ａの厚さｔ1よりも薄くても、メモリセル形成領域での研磨速度と周辺回路領域での研磨速度とはほぼ同じになる。また、シリコン酸化膜５ａ，５ｂおよび第２シリコン酸化膜６の研磨速度に比べて、シリコン窒化膜の研磨速度は３００分の１程度であるため、シリコン窒化膜４がＣＭＰのエッチングストッパ膜となる。これにより、シリコン窒化膜４上のシリコン酸化膜５ａ，５ｂおよび余分な第２シリコン酸化膜６を完全に除去することができる。また、シリコン窒化膜４の表面に露出した素子分離６ａ，６ｂの表面は、共にほぼ同じ高さとなり、シリコン窒化膜４の表面と同じ高さとなる。つまり、素子分離６ａ，６ｂの各々の上面と、シリコン窒化膜４の上面とはほぼ同一平面となる。
【００３２】
次に、図７に示すように、素子分離６ａ，６ｂの各々の表面をたとえばフッ酸によりウエットエッチングし、素子分離６ａ，６ｂの各々を所定の分離高さｈ1，ｈ2とする。ここで、前工程において素子分離６ａ，６ｂの表面は共にほぼ同じ高さとされているので、ウエットエッチング後において、素子分離６ａの分離高さｈ1と、素子分離６ｂの分離高さｈ2とはほぼ同じになる。つまり、素子分離６ａの上面と素子分離６ｂの上面とが同一平面となる。続いて、シリコン窒化膜４、ポリシリコン膜３、および下敷酸化膜２をエッチングにより除去し、シリコン基板１を露出させる。これにより、シリコン基板１の表面より上方に突出した複数の素子分離６ａ，６ｂが形成される。
【００３３】
次に、図８に示すように、熱酸化によりシリコン基板１の表面にゲート絶縁膜７を形成する。そして、ゲート絶縁膜７および複数の素子分離６ａ，６ｂの各々を覆うように、ポリシリコン膜８をたとえばＣＶＤにより形成する。ここで、ＣＶＤによって素子分離上に膜が形成される場合には、素子分離の分離高さが高いと素子分離近傍の膜も厚くなる。本実施の形態では、素子分離６ａの分離高さｈ1と、素子分離６ｂの分離高さｈ2とはほぼ同じであるので、素子分離６ａ近傍のポリシリコン膜８の厚さａ1と、素子分離６ｂ近傍のポリシリコン膜８の厚さｂ1とはほぼ同じになる。
【００３４】
次に、図１に示すように、ポリシリコン膜８を所定のパターンにエッチングすることにより、トランジスタ９ａ〜９ｇの各々のゲート電極８が形成される。前述のように、素子分離６ａ近傍のポリシリコン膜８の厚さａ1と、素子分離６ｂ近傍のポリシリコン膜８の厚さｂ1とはほぼ同じであるので、エッチングの際に周辺回路領域のゲート絶縁膜７が突き抜けてシリコン基板がエッチングされたり、メモリセル領域にポリシリコン膜８が残ったりすることはない。その後、ゲート電極８を覆うように、層間絶縁膜９を形成する。以上の工程により本実施の形態の半導体装置が完成する。
【００３５】
本実施の形態における半導体装置は、メモリセル領域と周辺回路領域とを有する半導体装置であって、シリコン基板１と、シリコン基板１の表面に形成された第２シリコン酸化膜６よりなる素子分離６ａ，６ｂとを備えている。メモリセル領域における素子分離６ａの深さｄ1は、周辺回路領域における素子分離６ｂの深さｄ2よりも浅く、メモリセル領域における素子分離６ａの分離高さｈ1と、周辺回路領域における素子分離６ｂの分離高さｈ2とがほぼ同じである。つまり、素子分離６ａの上面と素子分離６ｂの上面とがほぼ同一平面となる。
【００３６】
本実施の形態における半導体装置の製造方法は、メモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、以下の工程を備えている。シリコン基板１上にシリコン酸化膜５を形成する。メモリセル領域および周辺回路領域におけるシリコン酸化膜５およびシリコン基板１に溝１５ａ，１５ｂを形成する。メモリセル領域に形成された溝１５ａ内およびメモリセル領域におけるシリコン酸化膜５上にレジスト２０ｂを形成する。レジスト２０ｂおよびシリコン酸化膜５をマスクとしてシリコン基板１をエッチングすることにより、周辺回路領域における溝１５ｂ内に溝１５ｃを形成する。レジスト２０ｂを除去する。溝１５ａ，１５ｃを埋めるように、シリコン酸化膜５ａ，５ｂ上に第２シリコン酸化膜６を形成する。シリコン基板１上のシリコン酸化膜５ａ，５ｂおよび第２シリコン酸化膜６を除去し、溝１５ａ，１５ｃ内の各々に素子分離６ａ，６ｂの各々を形成する。
【００３７】
本実施の形態の半導体装置およびその製造方法によれば、メモリセル領域における素子分離６ａの分離高さｈ1と、周辺回路領域における素子分離６ｂの分離高さｈ2とがほぼ同じとなる。具体的には、素子分離６ａの深さｄ1を１００ｎｍ以上２００ｎｍ未満、素子分離６ｂの深さｄ2を２００ｎｍ以上４００ｎｍ以下とした場合には、素子分離６ａの分離高さｈ1と素子分離６ｂの分離高さｈ2との差を２０ｎｍ以下にすることができる。さらに、ダミーパターンを用いたり、半導体装置の平面レイアウトを適当な形状に設計したりすれば、素子分離６ａの分離高さｈ1と素子分離６ｂの分離高さｈ2との差を５ｎｍ以下にすることができる。これにより、素子分離６ａ，６ｂ上に形成されたポリシリコン膜８の厚みが均一になる。このため、ポリシリコン膜８をパターニングする際のマージンを向上することができる。その結果、半導体装置の信頼性を向上することができる。
【００３８】
本実施の形態における半導体装置の製造方法では、溝１５ｃを形成する際に、シリコン窒化膜４ではなくて、シリコン酸化膜５ｂをマスクとしている。シリコン酸化膜５ａ，５ｂの研磨速度と、第２シリコン酸化膜６の研磨速度とはほぼ等しいので、シリコン酸化膜５ａ，５ｂに段差ができても、シリコン窒化膜４上のシリコン酸化膜５ａ，５ｂおよび余分な第２シリコン酸化膜６を完全に除去することができる。また、シリコン窒化膜４の厚さは均一であるので、メモリセル領域における素子分離６ａの分離高さｈ1と、周辺回路領域における素子分離６ｂの分離高さｈ2とをほぼ同じにすることができる。これにより、半導体装置の信頼性を向上することができる。
【００３９】
ここで、シリコン窒化膜４上にシリコン酸化膜５を形成しない従来の場合に生じる問題について、図９〜図１１を用いて詳細に説明する。
【００４０】
図９は、溝１５ｃを形成する工程を示す断面図であり、本実施の形態の図４に対応している。図９に示すように、シリコン酸化膜５を形成しない場合には、レジスト２０ｂおよびシリコン窒化膜２０４ｂをマスクとして、シリコン基板１を異方性エッチングする。このとき、周辺回路領域におけるシリコン窒化膜２０４ｂも多少エッチングされ、シリコン窒化膜２０４ｂの厚さｔ4は、メモリセル領域におけるシリコン窒化膜２０４ａの厚さｔ3よりも薄くなる。つまり、メモリセル領域と周辺回路領域との境界に段差部分が生じる。具体的には、素子分離２０６ａの深さｄ3を１００ｎｍ以上２００ｎｍ未満、素子分離２０６ｂの深さｄ4を２００〜４００ｎｍとした場合には、シリコン窒化膜２０４ａの厚さｔ3とシリコン窒化膜２０４ｂの厚さｔ4との間に３０ｎｍ〜８０ｎｍ程度の差が生じる。
【００４１】
図１０は、シリコン窒化膜２０４ａ，２０４ｂ上の余分な第２シリコン酸化膜６を除去した状態を示す断面図であり、本実施の形態の図６に対応している。図１０に示すように、メモリセル領域と周辺回路領域との境界に段差部分が生じると、段差部分に存在する第２シリコン酸化膜６はＣＭＰにより除去されずに、余分な第２シリコン酸化膜２０６として残る。また、周辺回路領域の素子分離２０６ｂの表面がメモリセル領域の素子分離２０６ａの表面よりも低くなる。
【００４２】
図１１は、ポリシリコン膜８を形成した状態を示す断面図であり、本実施の形態の図８に対応している。図１１を参照して、段差部分に余分な第２シリコン酸化膜２０６が残ると、第２シリコン酸化膜２０６がマスクとなり、下層のシリコン窒化膜４やポリシリコン膜３などを除去できなくなり、余分なシリコン窒化膜２０４およびポリシリコン膜２０３が残る。その結果、異物発生や、ショートや、形状不良などの素子不良が生じ、半導体装置の信頼性が低下するという問題が起こる。
【００４３】
また、素子分離２０６ｂの表面が素子分離２０６ａの表面よりも低くなると、素子分離２０６ｂの分離高さｈ4が素子分離２０６ａの分離高さｈ3よりも低くなる。具体的には、素子分離２０６ａの深さｄ3を１００ｎｍ以上２００ｎｍ未満、素子分離２０６ｂの深さｄ4を２００〜４００ｎｍとした場合には、素子分離２０６ａの分離高さｈ3と素子分離２０６ｂの分離高さｈ4との間に３０ｎｍ〜８０ｎｍ程度の差が生じる。また、周辺回路領域のゲート酸化膜を敷き直す場合はさらにその差は広がることとなる。
【００４４】
素子分離２０６ｂの分離高さｈ4が素子分離２０６ａの分離高さｈ3よりも低い状態で、ポリシリコン膜８を形成すると、素子分離２０６ｂ近傍のポリシリコン膜８の厚さｂ2が素子分離２０６ａ近傍のポリシリコン膜８の厚さａ2よりも小さくなる。これにより、ポリシリコン膜８を均一にエッチングすることができなくなり、周辺回路領域のゲート絶縁膜７が突き抜けてシリコン基板がエッチングされたり、図１２に示すように、メモリセル領域の素子分離２０６ａの端部にポリシリコン膜２０８が残ったりする。その結果、半導体装置の信頼性が低下するという問題が起こる。また、この問題を避けるため、メモリセル領域の素子分離２０６ａの高さｈ3を低く設定した場合、周辺回路領域の素子分離２０６ｂが基板面より低くなる。その結果、ゲート電極が活性領域端を取り囲むことにより逆ナローチャネル効果が起こり、閾値電圧が低下する。これによってトランジスタのリーク電流などの問題が起こる。
【００４５】
本実施の形態における半導体装置の製造方法によれば、このような問題を防止でき、適切な高さの素子分離を形成できるので、半導体装置の信頼性および性能を向上することができる。
【００４６】
本実施の形態における半導体装置によれば、平面的に見て、メモリセル領域における素子分離６ａの溝幅は、周辺回路領域における素子分離６ａの溝幅よりも小さいので、素子の微細化のためにメモリセル領域の素子分離６ａの溝幅を小さくした場合に、素子分離６ａを構成する絶縁膜の埋め込み不良を低減することができる。
【００４７】
本実施の形態における半導体装置の製造方法においては、シリコン基板１上にシリコン窒化膜４を形成した後に、シリコン酸化膜５を形成する。これにより、シリコン酸化膜５を除去する際に平坦なシリコン窒化膜４をエッチングストッパとすることができる。また、シリコン窒化膜４で素子分離６ａ，６ｂの各々の分離高さｈ1，ｈ2を規定することができる。
【００４８】
なお、本実施の形態では、メモリセル領域と周辺回路領域のゲート絶縁膜を同時に形成したが、たとえば周辺回路領域に異なる膜厚のゲート絶縁膜を形成する場合は、ゲート絶縁膜を一旦除去して敷き直すため、ゲート絶縁膜の除去分相当(１０〜３０ｎｍ未満程度)はわずかに素子分離高さが低くなることがある。但し、容量素子など周辺回路領域においてもメモリセルのゲート絶縁膜と同時に形成された絶縁膜を用いる素子領域では、素子分離高さはほぼ同じとなる。
【００４９】
また、本実施の形態における素子分離の高さは、０〜６０ｎｍ程度が好ましく、さらには２０〜４０ｎｍ程度が好ましい。
【００５０】
（実施の形態２）
図１３は、本発明の実施の形態２における半導体装置の構造を示す断面図である。図１３を参照して、本実施の形態の半導体装置は、メモリセル領域と周辺回路領域との境界が素子分離６ｃ上にある。素子分離６ｃは、メモリセル領域にある深さｄ1の部分と、周辺回路領域にある深さｄ2の部分とを有しており、深さｄ1の部分と深さｄ2の部分との境界が段差になっている。
【００５１】
図１４は、本発明の実施の形態２における半導体装置の製造工程を示す断面図である。図１４を参照して、本実施の形態では、レジスト２０ｂを形成する際に、メモリセル領域と周辺回路領域との境界に形成された溝１５ｂ内の一部にもレジスト２０ｂを形成する。このレジスト２０ｂをマスクとして異方性エッチングを行なう。その結果、メモリセル領域と周辺回路領域との境界に形成された溝１５ｂにおいて、レジスト２０ｂが形成された部分の深さは深さｄ1のままとなり、レジスト２０ｂが形成されない部分には、深さｄ2の溝１５ｃが形成される。このようにして形成された溝１５ｂおよび溝１５ｃを第２シリコン酸化膜６で埋めることにより図１３に示す半導体装置が得られる。
【００５２】
なお、これ以外の半導体装置およびその製造方法は、図１〜図８に示す実施の形態１の半導体装置およびその製造方法とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。
【００５３】
本実施の形態の半導体装置は、メモリセル領域と周辺回路領域との境界が素子分離６ｃ上にある。
【００５４】
本実施の形態における半導体装置の製造方法において、レジスト２０ｂを形成する際には、溝１５ｂ内の一部にレジスト２０ｂを形成する。
【００５５】
本実施の形態の半導体装置およびその製造方法であっても、実施の形態１と同様の効果を得ることができる。また、実施の形態１の半導体装置では、メモリセル領域と周辺回路領域との境界の活性領域をダミーパターンとしているが、本実施の形態では、このダミーパターンが不要もしくは小さくできるため、さらに素子面積を低減することができる。
【００５６】
なお、実施の形態１および２では、深さｄ1の素子分離６ａと、深さｄ2の素子分離６ｂという２種類の深さの素子分離を形成する場合について示したが、本発明はこのような場合に限定されるものではなく、複数の深さの素子分離を形成すればよい。したがって、３種類あるいは４種類の深さの素子分離を形成してもよい。
【００５７】
（実施の形態３）
本実施の形態では、メモリセルを備えた半導体装置（フラッシュメモリ）の一例について説明する。図１５は、本発明の実施の形態３におけるフラッシュメモリのメモリセル領域と周辺回路領域との境界付近の構成を示す平面図である。図１６は図１５のＸＶＩ−ＸＶＩ線に沿った断面図であり、図１７は図１５のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。また、図１８は図１５のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図であり、図１９は図１５のＸＩＸ−ＸＩＸ線に沿った断面図である。さらに、図２０は図１５のＸＸ−ＸＸ線に沿った断面図であり、図２１は図１５のＸＸＩ−ＸＸＩ線に沿った断面図である。  
【００５８】
始めに図１５〜図２１を用いて、本実施の形態における半導体装置の構造について説明する。
【００５９】
特に図１６および図１７を参照して、シリコン基板１０１の表面には、所定のＰ型ウェル１０７と埋め込みＮ型ウェル１０６とが形成されている。そして、シリコン基板１０１の表面が素子分離１０５によってメモリセル領域と周辺回路領域とに区画されており、平面的に見て素子分離１０５内にメモリセル領域と周辺回路領域との境界がある。
【００６０】
素子分離１０５は、メモリセル領域にある深さｄ1の部分１０５ａと、周辺回路領域にある深さｄ2の部分１０５ｂとを有しており、深さｄ1の部分１０５ａと深さｄ2の部分１０５ｂとの境界が段差になっている。また、メモリセル領域における素子分離１０５ａの分離高さｈ101(図１８）と、周辺回路領域における素子分離１０５ｂの分離高さｈ102（図２１）とがほぼ同じである。
【００６１】
メモリセル領域において素子分離１０５ａによって規定された素子形成領域Ｓ１には、メモリセルトランジスタのゲート構造１３２、１３３（第１ゲート構造）が形成されている。メモリセルトランジスタのゲート構造１３２、１３３では、シリコン基板１０１上にシリコン酸化膜１０２（第１ゲート絶縁膜）を介在させて、ポリシリコン膜１０８（第１導電膜）よりなるフローティングゲート電極（下部電極）が形成されている。
【００６２】
そのフローティングゲート電極上にＯＮＯ膜１０９（絶縁膜）を介在させて、ポリシリコン膜１１１およびタングステンシリサイド膜１１２（第２導電膜）よりなるコントロールゲート電極（上部電極）が形成されている。タングステンシリサイド膜１１２上にはシリコン酸化膜１１３が形成されている。なお、ＯＮＯ膜１０９は、シリコン酸化膜上にシリコン窒化膜を介在させてシリコン酸化膜が形成された積層膜である。また、シリコン基板１０１の表面には、メモリセルトランジスタのドレイン領域として低濃度不純物領域１１４ａおよび高濃度不純物領域１１４ｂと、ソース領域１１５とが形成されている。
【００６３】
一方、周辺回路領域において素子分離１０５ｂによって規定された素子形成領域Ｓ２には、周辺回路用のトランジスタのゲート構造１３４、１３５（第２ゲート構造）が形成されている。トランジスタのゲート構造１３４、１３５では、シリコン基板１０１上にシリコン酸化膜１１０（第２ゲート絶縁膜）を介在させて、ポリシリコン膜１１１およびタングステンシリサイド膜１１２よりなるゲート電極が形成されている。タングステンシリサイド膜１１２上にはシリコン酸化膜１１３が形成されている。また、シリコン基板１０１の表面には、そのトランジスタのソース・ドレイン領域１１６、１１７が形成されている。
【００６４】
そして、素子分離１０５の上には、素子分離１０５の端部と所定の位置関係を有するダミーゲート構造１３１（第３ゲート構造）が形成されている。ダミーゲート構造１３１はメモリセル領域と周辺回路領域とに跨って形成されている。ダミーゲート構造１３１において、メモリセル領域のシリコン基板１０１上にはポリシリコン膜１０８が形成されており、ポリシリコン膜１０８の上部および側部を覆うようにＯＮＯ膜１０９が形成されている。また、ＯＮＯ膜１０９を覆うようにポリシリコン膜１１１およびタングステンシリサイド膜１１２が形成されている。ポリシリコン膜１１１およびタングステンシリサイド膜１１２はメモリセル領域および周辺回路領域に跨って形成されている。タングステンシリサイド膜１１２上にはシリコン酸化膜１１３が形成されている。
【００６５】
メモリセルトランジスタのゲート構造１３２、１３３、トランジスタのゲート構造１３４、１３５、およびダミーゲート構造１３１のそれぞれの側面上にはサイドウォール酸化膜１１８が形成されている。また、メモリセルトランジスタのゲート構造１３２、１３３、トランジスタのゲート構造１３４、１３５、およびダミーゲート構造１３１を覆うように、シリコン基板１０１上に層間絶縁膜１１９が形成されている。
【００６６】
なお、図１７に示すように、層間絶縁膜１１９には、メモリセル領域の低濃度不純物領域１１４ａおよび高濃度不純物領域１１４ｂと上部配線（図示なし）とを電気的に接続するコンタクト１５０と、周辺回路領域のソース・ドレイン領域１１６、１１７と上部配線（図示なし）とを電気的に接続するコンタクト１５１が形成されている。
【００６７】
本実施の形態における半導体装置では、特に図１５に示すように、メモリセル領域の素子分離１０５ａの溝幅Ｗ1は、周辺回路領域の素子分離１０５ｂの溝幅Ｗ2よりも狭い。
【００６８】
また、特に図１６および図１７に示すように、ダミーゲート構造１３１の各端部の位置と対応する素子分離１０５の各端部の位置とが一致しないように、ダミーゲート構造１３１および素子分離１０５が形成されている。
【００６９】
さらに、メモリセル領域におけるポリシリコン膜１０８の膜厚とダミーゲート構造１３１のポリシリコン膜１０８の膜厚とはほぼ同じであり、メモリセル領域と周辺回路領域とダミーゲート構造１３１とにおけるポリシリコン膜１１１およびタングステンシリサイド膜１１２の各々の膜厚と周辺回路領域におけるポリシリコン膜１１１およびタングステンシリサイド膜１１２の各々の膜厚とはほぼ同じであり、シリコン酸化膜１０２の膜厚とシリコン酸化膜１１０の膜厚とは異なっている。
【００７０】
続いて、本実施の形態における半導体装置の製造方法について、図２２〜図２８を用いて説明する。なお、図２２〜図２８は図１７に対応する断面図である。
【００７１】
始めに、図２２に示すように、実施の形態１および２と同様の方法を用いて、シリコン基板１０１の表面における所定の領域に素子分離１０５を形成する。素子分離１０５の詳細な形成方法については繰り返さない。
【００７２】
そして、シリコン基板１０１の主表面上にたとえば熱酸化法等により犠牲酸化膜１０２を形成する。次に、犠牲酸化膜１０２越しにシリコン基板１０１の表面における所定の領域に不純物イオンを注入し、熱処理を施すことにより、Ｐ型ウェル１０７および埋め込みのＮ型ウェル１０６を形成する。その後、犠牲酸化膜１０２を除去し、シリコン基板１０１の表面に酸化処理を施すことにより改めてシリコン酸化膜１０２が形成される。
【００７３】
次に、シリコン酸化膜１０２上に、たとえばＣＶＤ法によりポリシリコン膜１０８を形成する。その後、メモリセルの活性領域上に残るようにポリシリコン膜１０８をエッチング除去した後（図示せず）、ポリシリコン膜１０８に酸化処理を施すことにより、ポリシリコン膜１０８の表面にシリコン酸化膜を形成する。そして、シリコン酸化膜上にシリコン窒化膜を介在させてシリコン酸化膜を形成することにより、ＯＮＯ膜１０９が形成される。
【００７４】
続いて、図２３に示すように、メモリセル領域におけるＯＮＯ膜１０９上にフォトレジストパターン１０４ｃを形成する。そしてフォトレジストパターン１０４ｃをマスクとして、ＯＮＯ膜１０９およびポリシリコン膜１０８に異方性エッチングを施す。これにより、メモリセル領域にのみＯＮＯ膜１０９およびポリシリコン膜１０８が形成される。さらに、露出したシリコン酸化膜１０２を除去する。これにより、周辺回路領域においてシリコン基板１０１の表面が露出され、メモリセル領域にのみゲート絶縁膜１０２が形成される。その後、フォトレジストパターン１０４ｃは除去される。
【００７５】
続いて、図２４に示すように、シリコン基板１０１の表面に酸化処理を施すことにより、周辺回路領域におけるシリコン基板１０１の表面にシリコン酸化膜１１０を形成する。次に、メモリセル領域および周辺回路領域を跨ぐように、ＯＮＯ膜１０９およびシリコン酸化膜１１０上にたとえばＣＶＤ法を用いてポリシリコン膜１１１を形成する。そして、ポリシリコン膜１１１上にタングステンシリサイド膜１１２を形成し、タングステンシリサイド膜１１２上にシリコン酸化膜１１３を形成する。
【００７６】
続いて、図２５に示すように、シリコン酸化膜１１３上にフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをマスクとしてシリコン酸化膜１１３に異方性エッチングを施すことにより、シリコン酸化膜１１３がパターニングされる。その後、このフォトレジストパターンが除去される。次に、パターニングされたシリコン酸化膜１１３をマスクとして、タングステンシリサイド膜１１２およびポリシリコン膜１１１に異方性エッチングを施す。
【００７７】
この異方性エッチングにより、メモリセル領域におけるＯＮＯ膜１０９上にポリシリコン膜１１１およびタングステンシリサイド膜１１２よりなるコントロールゲート電極が形成される。また、周辺回路領域におけるシリコン酸化膜１１０上にポリシリコン膜１１１およびタングステンシリサイド膜１１２よりなるゲート電極が形成される。さらに、メモリセル領域と周辺回路領域との境界にダミーゲート構造１３１を構成するポリシリコン膜１１１およびタングステンシリサイド膜１１２が形成される。その後、所定のイオン注入処理を施すことにより、周辺領域において低濃度のＮ型のソース・ドレイン領域１１６（図２６参照）を形成する。
【００７８】
次に、図２６に示すように、フォトレジストパターン１０４ｄを形成する。そのフォトレジストパターン１０４ｄおよびパターニングされたシリコン酸化膜１１３をマスクとして、ＯＮＯ膜１０９およびポリシリコン膜１０８に異方性エッチングを施す。
【００７９】
この異方性エッチングにより、メモリセル領域におけるシリコン酸化膜１０２上にポリシリコン膜１０８よりなるフローティングゲート電極が形成される。また、周辺回路領域との境界付近のメモリセル領域にダミーゲート構造１３１を構成するＯＮＯ膜１０９およびポリシリコン膜１０８が形成される。その後、所定のイオン注入処理を施すことにより、メモリセル領域内の素子形成領域にドレイン領域として低濃度不純物領域１１４ａを形成する。その後、フォトレジストパターン１０４ｄは除去される。
【００８０】
続いて、図２７に示すように、フォトレジストパターン１０４ｅを形成する。そしてフォトレジストパターン１０４ｅをマスクとして、露出したシリコン基板１０１にエッチングを施す。次に、シリコン基板１０１の表面に所定のイオン注入処理を施すことにより、メモリセル領域においてソース領域１１５が形成される。その後、フォトレジストパターン１０４ｅは除去される。
【００８１】
これにより、メモリセル領域では、メモリセルトランジスタのゲート構造１３２、１３３が形成され、周辺回路領域では、周辺回路用のトランジスタのゲート構造１３４、１３５が形成される。また、メモリセル領域と周辺回路領域とを跨ぐように、素子分離１０５の上にはダミーゲート構造１３１が形成される。
【００８２】
続いて、図２８に示すように、メモリセルトランジスタのゲート構造１３２、１３３、トランジスタのゲート構造１３４、１３５、およびダミーゲート構造１３１の各々を覆うように、ＴＥＯＳ膜（図示せず）が形成される。そのＴＥＯＳ膜にドライエッチング処理を施すことにより、サイドウォール酸化膜１１８の各々が形成される。次に、フォトレジストパターン１０４ｆを形成する。そしてフォトレジストパターン１０４ｆおよびサイドウォール酸化膜１１８をマスクとして、シリコン基板１０１の表面に所定のイオン注入処理を施す。これにより、周辺回路領域において高濃度のＮ型のソース・ドレイン領域１１７が形成される。その後、フォトレジストパターン１０４ｆは除去される。さらに、サイドウォール酸化膜１１８をマスクとして、メモリセル領域においてシリコン基板１０１の表面に所定のイオン注入処理を施す。これにより、メモリセル領域において高濃度不純物領域１１４ｂが形成される（図１７）。
【００８３】
続いて、図１７を参照して、メモリセルトランジスタのゲート構造１３２、１３３、トランジスタのゲート構造１３４、１３５、およびダミーゲート構造１３１の各々を覆うように、ＴＥＯＳ膜およびＢＰＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate glass）膜を含む層間絶縁膜１１９が形成される。その後、メモリセル領域の低濃度不純物領域１１４ａおよび高濃度不純物領域１１４ｂに接続するコンタクト１５０および周辺回路領域のソース・ドレイン領域１１６、１１７に接続するコンタクト１５１を形成し、図１７に示す半導体装置が完成する。
【００８４】
本実施の形態の半導体装置およびその製造方法によれば、実施の形態１および２において述べられた効果に加えて、以下の効果を得ることができる。
【００８５】
すなわち、図２５に示すように、メモリセル領域と周辺回路領域との境界上にダミーゲート構造１３１が設けられており、ダミーゲート構造１３１のメモリセル領域側はフローティングゲート電極を構成するポリシリコン膜１０８と、コントロールゲート電極を構成するポリシリコン膜１１１およびタングステンシリサイド膜１１２との積層構造になっている。ポリシリコン膜１０８の端部を覆うようにポリシリコン膜１１１およびタングステンシリサイド膜１１２が形成されている。
【００８６】
このような構成にすることにより、フローティングゲート電極（ポリシリコン膜１０８）の端部を覆うように形成されているコントロールゲート電極部分をエッチングする必要がなくなる。すなわち、図２５のａ3に示すような厚い膜厚の部分をエッチングする必要がなくなる。よって、メモリセル領域のコントロールゲート電極および周辺回路領域のゲート電極となるポリシリコン膜１１１およびタングステンシリサイド膜１１２をエッチングする際に、ポリシリコン膜１１１およびタングステンシリサイド膜１１２がフローティングゲート電極の端部で残渣となるのを防ぐことができる。
【００８７】
また、図２６に示すように周辺回路領域のみをフォトレジストパターン１０４ｄで覆う場合にも、メモリセル領域と周辺回路領域との境界をダミーゲート構造１３１上に配置することで、シリコン基板１０１や素子分離１０５が不要なオーバーエッチングによって形状異常となることなどを防ぐことができる。
【００８８】
さらに、素子分離１０５ａの浅い溝と素子分離１０５ｂの深い溝との境界は、溝の底の段差に起因する結晶欠陥によって電流のリークなどの素子不良を引き起こすおそれがあるため、素子の形成に適さない。このため、浅い溝と深い溝との境界をダミーゲート構造１３１に重なるように配置することで、素子の形成に適さない領域を重ねることになり、素子を微細化することができる。
【００８９】
また、実施の形態１のようにダミーの活性領域（図１においてトランジスタ９ａ〜９ｇの形成されていない活性領域）上にメモリセル領域と周辺回路領域と境界を配置することも可能であるが、本実施の形態では素子分離１０５上にメモリセル領域と周辺回路領域と境界を配置することにより、図２３に示すようにフローティングゲート電極（ポリシリコン膜１０８）の端部を素子分離１０５上に位置させている。これにより、フローティングゲートのエッチングの際にオーバーエッチングによるシリコン基板１０１のえぐれを防ぐことができる。すなわち、境界をダミーの活性領域と重ねる場合には、シリコン基板１０１のえぐれを防ぐため、境界とフローティングゲート電極の端部とを離して配置する必要があるため、素子面積が拡大する。よって素子の微細化のためには素子分離上に境界を配置することが好ましい。
【００９０】
また、メモリセルトランジスタのゲート構造１３３、１３２はゲート絶縁膜１０２を介してシリコン基板１０１と対向している。そのため、ゲート電極の有する応力がメモリセル領域などに加わり易くなり、メモリセル領域などに結晶欠陥が発生しやすくなる。
【００９１】
そこで本実施の形態では、ダミーゲート構造１３１のメモリセル領域側の端部は素子分離１０５ａの対応する端部よりもメモリセル領域の側（メモリセル領域内の素子形成領域上）に位置し、周辺回路領域側の端部は素子分離１０５ａの対応する端部よりもメモリセル領域の側（素子分離１０５上）に位置している。
【００９２】
特に、ダミーゲート構造１３１を上記のように形成することによって、素子分離１０５の近傍に位置するシリコン基板１０１の部分において発生する結晶欠陥を、従来の半導体装置に比べて大幅に低減することができる。
【００９３】
なお、本実施の形態では、ダミーゲート構造１３１の端部はどちらもメモリセル側にずれているが、周辺回路領域側にずれていてもよく、ダミーゲート構造の端部と素子分離領域の端部がどちらかにずれていれば同様の効果が得られる。
【００９４】
また、本実施の形態では、メモリセル領域の素子分離深さを周辺回路領域の深さより浅くしたため、素子分離の埋め込み不良が起こりにくいことに加え、図２０に示すように、素子分離を除去して形成するソース領域１１５を浅く形成することができるため、イオン注入時のシャドーイングの影響により所望の注入を行なえないという不具合を避けることができ、ソース領域１１５の抵抗を下げることができる。
【００９５】
ここで、実施の形態１と同様に、シリコン窒化膜上にシリコン酸化膜を形成しない従来の場合に生じる問題について、図２９〜図３２を用いて詳細に説明する。
【００９６】
図２９および図３０は、従来の半導体装置の断面図および斜視図である。図２９は本実施の形態の図１８に対応している。従来の方法では、メモリセル領域の素子分離の高さと周辺回路領域の素子分離の高さとが大きく異なる。そこで、周辺回路領域の素子分離の高さをシリコン基板より低くならないように設定すると、図２９および図３０に示すように、メモリセル領域の素子分離３０５ａの高さが非常に高くなる。素子分離３０５ａの高さが非常に高いと、サイドウォール酸化膜１１８を形成する際に、シリコン基板１０１より突出した素子分離３０５ａの側面にもサイドウォール酸化膜３０１が形成されてしまう。その結果、サイドウォール酸化膜３０１の存在によってコンタクト１５０がシリコン基板１０１と接触する面積が小さくなり、コンタクト１５０とシリコン基板１０１との接触抵抗が高くなるという問題が起こる。本実施の形態の半導体装置では、メモリセル領域の素子分離の高さと周辺回路領域の素子分離の高さとがほぼ同一であるので、上記のような問題は起こらない。ゆえに、半導体装置の信頼性および性能を向上することができる。
【００９７】
また、周辺回路領域に高速のロジック回路などを形成する場合には、基板面をシリサイド化して低抵抗化する場合がある。この場合には、図３１に示すように、サイドウォール酸化膜３０１をマスクとして、低濃度不純物領域１１４ａ内に高濃度不純物領域１１４ｂを形成した後、洗浄処理などでわずかにサイドウォール酸化膜３０１が後退した領域のシリコン基板面をシリサイド化し、シリサイド層３０を形成する。このとき、シリサイド層３０と低濃度不純物領域１１４ａが接触することによってリークが発生するという問題が起こる。本実施の形態では、図３２に示すように素子分離１０５の側面にサイドウォール酸化膜が形成されないため、シリサイド層３０を形成しても上記のような問題は起こらない。
【００９８】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施の形態１における半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。
【図９】シリコン窒化膜上にシリコン酸化膜を形成しない場合の半導体装置の製造方法の第１工程を示す断面図である。
【図１０】シリコン窒化膜上にシリコン酸化膜を形成しない場合の半導体装置の製造方法の第２工程を示す断面図である。
【図１１】シリコン窒化膜上にシリコン酸化膜を形成しない場合の半導体装置の製造方法の第３工程を示す断面図である。
【図１２】メモリセル領域の素子分離の端部にポリシリコンが残った状態を示す斜視図である。
【図１３】本発明の実施の形態２における半導体装置の構造を示す断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態３におけるフラッシュメモリのメモリセル領域と周辺回路領域との境界付近の構成を示す平面図である。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿った断面図である。
【図１７】図１５のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。
【図１８】図１５のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。
【図１９】図１５のＸＩＸ−ＸＩＸ線に沿った断面図である。
【図２０】図１５のＸＸ−ＸＸ線に沿った断面図である。
【図２１】図１５のＸＸＩ−ＸＸＩ線に沿った断面図である。
【図２２】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す断面図である。
【図２３】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す断面図である。
【図２４】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す断面図である。
【図２５】本発明の実施の形態３における半導体装置の製造方法の第４工程を示す断面図である。
【図２６】本発明の実施の形態３における半導体装置の製造方法の第５工程を示す断面図である。
【図２７】本発明の実施の形態３における半導体装置の製造方法の第６工程を示す断面図である。
【図２８】本発明の実施の形態３における半導体装置の製造方法の第７工程を示す断面図である。
【図２９】シリコン窒化膜上にシリコン酸化膜を形成しない場合の半導体装置の断面図である。
【図３０】シリコン窒化膜上にシリコン酸化膜を形成しない場合の半導体装置の斜視図である。
【図３１】シリコン窒化膜上にシリコン酸化膜を形成しない場合の半導体装置にシリサイド層を形成した状態の拡大断面図である。
【図３２】本発明の実施の形態３における半導体装置にシリサイド層を形成した状態の拡大断面図である。
【符号の説明】
【０１００】
１，１０１  シリコン基板、２  下敷酸化膜、３，８，１０８，１１１，２０３，２０８  ポリシリコン膜、４，２０４，２０４ａ，２０４ｂ  シリコン窒化膜、５，５ａ，５ｂ，６，１１０，１１３，２０６  シリコン酸化膜、６ａ〜６ｃ，１０５，１０５ａ，１０５ｂ，２０６ａ，２０６ｂ，３０５ａ  素子分離、７，１０２  ゲート絶縁膜、９ａ〜９ｇ  トランジスタ、９，１１９  層間絶縁膜、１５ａ〜１５ｃ  溝、１７ａ，１７ｂ  側壁部、２０ａ，２０ｂ  レジスト、３０  シリサイド層、１０４ｃ〜１０４ｆ  フォトレジストパターン、１０６  Ｎ型ウェル、１０７  Ｐ型ウェル、１０９  ＯＮＯ膜、１１２  タングステンシリサイド膜、１１４ａ  低濃度不純物領域、１１４ｂ  高濃度不純物領域、１１５  ソース領域、１１６，１１７  ソース・ドレイン領域、１１８，３０１  サイドウォール酸化膜、１３１  ダミーゲート構造、１３２，１３３  メモリセルトランジスタのゲート構造、１３４，１３５  トランジスタのゲート構造、１５０，１５１  コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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