(57)【要約】【課題】横型の保護ダイオードの抵抗を低減しながら微細化が図れて、ＥＳＤ耐量を向上させることができる半導体装置およびその製造方法を提供する。【解決手段】保護ダイオードのカソード領域となるｎ領域１に囲まれたトレンチ３と、アノード領域となるｐ領域２に囲まれたトレンチ４とがストライプ状に形成され、これらのトレンチ３とトレンチ４とを交互に形成する。トレンチ構造とすることで活性面積が大きくなり、保護ダイオードの抵抗を低減でき、また微細化も図れる。また、トレンチ３とトレンチ４を交互に形成することで、アバランシェ時に流れる電流の分布を均一にすることができて、保護ダイオードの抵抗の低減と相まってＥＳＤ耐量を向上できる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層の第１主面の表面層にそれぞれ離して形成した第１トレンチおよび第２トレンチと、前記第１トレンチの側壁および底面に接する前記半導体層に形成した第１導電型の第１不純物層と、前記第２トレンチの側壁および底面に接する前記半導体層に形成した第２導電型の第２不純物層と、前記第１トレンチ内部に形成し、前記第１不純物層と電気的に接続する第１電極と、前記第２トレンチ内部に形成し、前記第２不純物層と電気的に接続する第２電極とを具備することを特徴とする半導体装置。
【請求項２】
前記第１トレンチおよび第２トレンチの平面形状が、それぞれ細長形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トレンチと前記第２トレンチとが、交互に形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１トレンチと第２トレンチとが、それぞれ複数の第１、第２トレンチ群で構成されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１トレンチ群および第２トレンチ群の各トレンチの平面形状が四角形であり、前記第１トレンチ群および第２トレンチ群が形成された箇所の半導体層で、非トレンチエッチング領域の平面形状が、格子状であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１トレンチ群および第２トレンチ群の各トレンチの平面形状が、六角形状であり、非トレンチエッチング領域の平面形状が、前記六角形の辺の部分の形状であることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１トレンチと第２トレンチとがそれぞれ複数個形成され、前記第１トレンチと前記第２トレンチとが、前記第１主面上で直交する方向にそれぞれ交互に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１不純物層と前記第２不純物層の少なくとも一方の不純物層の不純物濃度が均一であることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体層の第２主面に、該半導体基板の不純物濃度より低い不純物濃度で、該不純物濃度が均一の半導体層を形成することを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１トレンチの側壁および底面に接する前記半導体層の表面層に、前記第１不純物層より浅くかつ不純物濃度の高い第３不純物層を形成することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２トレンチの側壁および底面に接する前記半導体層の表面層に、前記第２不純物層より浅くかつ不純物濃度の高い第４不純物層を形成することを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
半導体層の表面層に第１トレンチと第２トレンチとを離して形成する工程と、前記第１トレンチの側壁および底面に接する前記半導体層の表面層に第１導電型の第１不純物層を形成する工程と、前記第２トレンチの側壁および底面に接する前記半導体基板の表面層に第２導電型の第２不純物層を形成する工程と、前記第１トレンチ内および前記第２トレンチ内にそれぞれ第１埋め込み電極および第２埋め込み電極を形成する工程と、前記第１埋め込み電極および第２埋め込み電極上にそれぞれ第１電極および第２電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１不純物層および前記第２不純物層が、ともにイオン注入と熱拡散によって形成され、前記第１埋め込み電極が、前記第１トレンチの側壁および底面に固着し、前記第２埋め込み電極が、前記第２トレンチの側壁および底面に固着することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１埋め込み電極および第２埋め込み電極が、バリアメタル層を介してそれぞれ前記第１トレンチおよび前記第２トレンチの側壁および底面に固着することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１トレンチの側壁および底面に接する前記半導体層の表面層に前記第１不純物層よりも高濃度かつ浅い第１導電型の第３不純物層を形成する工程と、前記第２トレンチの側壁および底面に接する前記半導体基板の表面層に前記第２不純物層よりも高濃度かつ浅い第２導電型の第４不純物層を形成する工程との少なくともいずれか一方を含むことを特徴とする請求項１２〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記半導体層は、半導体基板上に形成した不純物濃度が均一な半導体層であることを特徴とする請求項１２〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
半導体基板上に形成した不純物濃度が均一な第１導電型の第１不純物層を形成する工程と、該第１不純物層に第３トレンチを形成し、該第３トレンチ内に不純物濃度が均一な第２導電型の第２不純物層を形成する工程と、前記第１不純物層に前記第３トレンチから離して第１トレンチを形成する工程と、前記第２不純物層に第２トレンチを形成する工程と、前記第１トレンチ内および第２トレンチ内にそれぞれ第１埋め込み電極および第２埋め込み電極を形成する工程と、前記第１埋め込み電極および第２埋め込み電極上にそれぞれ第１電極および第２電極を形成する工程とを含む工程を有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記第１トレンチは前記第１不純物層よりも浅く形成し、前記第２トレンチは前記第２不純物層よりも浅く形成し、前記第１埋め込み電極は前記第１トレンチの側壁および底面に固着し、前記第２埋め込み電極は前記第２トレンチの側壁および底面に固着することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１埋め込み電極および第２埋め込み電極はバリアメタル層を介して前記第１および第２トレンチの側壁および底面に固着することを特徴とする請求項１７または１８に記載の半導体装置の製造方法。
【請求項２０】
前記第１トレンチの側壁および底面に接する前記半導体基板の表面層に前記第１不純物層よりも高濃度かつ浅い第１導電型の第３不純物層を形成する工程と、前記第２トレンチの側壁および底面に接する前記半導体基板の表面層に前記第２不純物層よりも高濃度かつ浅い第２導電型の第４不純物層を形成する工程との少なくともいずれか一方を含むことを特徴とする請求項１７〜１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記の均一な第１不純物層もしくは前記の均一な第２不純物層がエピタキシャル成長で形成されることを特徴とする請求項１７〜２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
半導体基板上に形成した不純物濃度が均一な第１導電型の第１不純物層の表面層に第１トレンチおよび第２トレンチを離して形成する工程と、前記第２トレンチの側壁および底面に接する前記第１不純物層の表面層にイオン注入と熱拡散によって第２導電型の第２不純物層を形成する工程と、前記第１トレンチ内および前記第２トレンチ内にそれぞれ第１埋め込み電極および第２埋め込み電極を形成する工程と、前記第１埋め込み電極上および前記第２埋め込み電極上にそれぞれ第１電極および第２電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２３】
前記第１埋め込み電極および前記第２埋め込み電極が、バリアメタル層を介してそれぞれ前記第１トレンチおよび前記第２トレンチの側壁および底面に固着することを特徴とする請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーＩＣ（パワーデバイスと制御・保護回路が集積された集積回路）などの半導体装置に静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）などのサージ電圧が印加されたとき、集積回路などが破壊されないように保護するための保護ダイオードを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーＩＣに搭載されるパワーＭＯＳＦＥＴなどのパワーＭＯＳデバイスをＥＳＤなどさまざまなノイズから守るためには、保護ダイオードが半導体装置に内蔵されている。ＥＳＤ耐量を上げるためにはブレークダウン時（アバランシェ状態）の保護ダイオードの抵抗（アバランシェ電圧−電流曲線の傾斜の逆数（ΔＶav／ΔＩav））を下げて、保護ダイオードのアバランシェ電圧がパワーＩＣに集積された各素子のブレークダウン電圧より低くなるようにすることが必要である。
図５２は、従来のパワーＭＯＳＦＥＴに内蔵されたプレーナ型の保護ダイオードの要部断面図である。これは特許文献１に開示されているプレーナ型の保護ダイオードである。  パワーＭＯＳＦＥＴのドレイン側（保護ダイオードのカソード側）にはカソード電極（ドレイン電極と共用）に近い側からディープｎ+ 層３０３、ｎ+ 層３０２および耐圧を決めるｎ- 層３０１が配置されている。パワーＭＯＳＦＥＴのソース側（保護ダイオードのアノード側）には、アノード電極（ソース電極と共用）に近い側からｐ+ 層３０５とチャネルのｐ領域３０４がある。低抵抗領域３０３と３０２はバルク領域（半導体基板内部）でつながっており、ブレークダウン時には電流がこれら低抵抗領域を経て流れ、保護ダイオードの抵抗を下げることができる構造となっている。
【０００３】
しかし、さらにＥＳＤ耐量を上げようとした場合、保護ダイオードの活性面積を大きくする必要が生じる。図５２では、活性面積を大きくしようとすると、ｎ+ 層３０２とｎ- 層３０１の境界面積を大きくする必要があり、そのために、ｎ+ 層３０１を横方向に伸ばす必要があるので、高集積化の障害となる。また、ディープｎ+ 層３０３とカソード電極３０８との接触抵抗を下げるためには、ディープｎ+ 層３０３とカソード電極３０８との接触面積を大きくする必要があり、接触部を横方向に広げる必要があり、やはり高集積化の妨げとなる。
これに対して、最近ではトレンチを利用して保護ダイオードの活性面積を大きくする方法が開示されている（特許文献２、特許文献３）。
図５３は、トレンチを用いた従来の縦型の保護ダイオードを有する半導体装置の要部断面図である。保護ダイオードで保護される被保護素子は横型のＭＯＳＦＥＴであり、図中の４１１はｐウェル領域、４１２はｎドレイン領域、４１３はｎソース領域、４１４はゲート酸化膜、４１５はゲート電極、４２６はドレイン電極、４１７はソース電極、Ｇはゲート端子、Ｓはソース端子、Ｋ／Ｄはカソード／ドレイン端子である。
【０００４】
保護ダイオードにおいて、トレンチ４０４内部には酸化膜４０５があり、その内側には埋め込み電極４０７が埋め込まれて、この埋め込み電極４０７にカソード電極４０８が固着している。カソード電極４０８はトレンチ４０４の底面のエピタキシャル層であるｐ−Ｅｐｉ層４０２に形成されたｎ+ 層４０６と接続し、ｎ+ 層４０６はｐ型基板４０１からｐ−Ｅｐｉ層４０２に拡散したｐ層４０３と接続している。一方、アノード電極４０２はｐ型基板４０１の裏面に形成され、アノード端子Ａと接続している。ＥＳＤ耐量向上のための保護ダイオードの抵抗を小さくするにはトレンチ４０４を深くすれば良い。
しかし、図５３の構造は、トレンチ４０４の底面だけが埋め込み電極４０７と接触しているので、単位面積あたり接触抵抗をさらに下げるためにはトレンチ４０４の底面の面積を大きくする必要がある。しかし、トレンチ４０４の底面の面積を大きくすると保護ダイオードの占有面積が大きくなる。
【０００５】
これを改善する方策として、トレンチの底面ばかりでなく側壁にもｎ+ 層を形成し、このｎ+ 層と埋め込み電極を接触させることで、保護ダイオードの抵抗を低下させることが特許文献４に開示されている。
しかし、この特許文献４では説明されている保護ダイオードは縦型のトレンチ型であり、横型の保護ダイオードとしては前記したようにプレーナ型のみが開示されている。
【特許文献１】特開２０００−４０２３号公報
【特許文献２】特開２００２−１１０９９０号公報
【特許文献３】特開２００３−３７２５４号公報
【特許文献４】特開平８−３２０５７号公報  図３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、前記のように、横型のプレーナ型の保護ダイオードでは、抵抗を低減するためには活性面積を増大させる必要があり、微細化に制約がある。また、縦型のトレンチ型の保護ダイオードでは、保護ダイオードの抵抗を低減するために、トレンチの深さを深くすると、やはり微細化に制約がある。
この発明の目的は、前記の課題を解決して、横型の保護ダイオードの抵抗を低減しながら微細化が図れて、ＥＳＤ耐量を向上させることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、半導体層の第１主面の表面層にそれぞれ離して形成した第１トレンチおよび第２トレンチと、前記第１トレンチの側壁および底面に接する前記半導体層に形成した第１導電型の第１不純物層と、前記第２トレンチの側壁および底面に接する前記半導体層に形成した第２導電型の第２不純物層と、前記第１トレンチ内部に形成し、前記第１不純物層と電気的に接続する第１電極と、前記第２トレンチ内部に形成し、前記第２不純物層と電気的に接続する第２電極とを具備する構成とする。
また、前記第１トレンチおよび第２トレンチの平面形状が、それぞれ細長形状であるとよい。
また、前記第１トレンチと前記第２トレンチとが、交互に形成されているとよい。
また、前記第１トレンチと第２トレンチとが、それぞれ複数の第１、第２トレンチ群で構成されているとよい。
【０００８】
また、前記第１トレンチ群および第２トレンチ群の各トレンチの平面形状が四角形であり、前記第１トレンチ群および第２トレンチ群が形成された箇所の半導体層で、非トレンチエッチング領域の平面形状が、格子状であるとよい。
また、前記第１トレンチ群および第２トレンチ群の各トレンチの平面形状が、六角形状であり、非トレンチエッチング領域の平面形状が、前記六角形の辺の部分の形状であるとよい。
また、前記第１トレンチと第２トレンチとがそれぞれ複数個形成され、前記第１トレンチと前記第２トレンチとが、前記第１主面上で直交する方向にそれぞれ交互に形成されるとよい。
また、前記第１不純物層と前記第２不純物層の少なくとも一方の不純物層の不純物濃度が均一であるとよい。
【０００９】
また、前記半導体層の第２主面に、該半導体基板の不純物濃度より低い不純物濃度で、該不純物濃度が均一の半導体層を形成するとよい。
また、前記第１トレンチの側壁および底面に接する前記半導体層の表面層に、前記第１不純物層より浅くかつ不純物濃度の高い第３不純物層を形成するとよい。
また、前記第２トレンチの側壁および底面に接する前記半導体層の表面層に、前記第２不純物層より浅くかつ不純物濃度の高い第４不純物層を形成するとよい。
また、半導体層の表面層に第１トレンチと第２トレンチとを離して形成する工程と、前記第１トレンチの側壁および底面に接する前記半導体層の表面層に第１導電型の第１不純物層を形成する工程と、前記第２トレンチの側壁および底面に接する前記半導体基板の表面層に第２導電型の第２不純物層を形成する工程と、前記第１トレンチ内および前記第２トレンチ内にそれぞれ第１埋め込み電極および第２埋め込み電極を形成する工程と、前記第１埋め込み電極および第２埋め込み電極上にそれぞれ第１電極および第２電極を形成する工程とを有する製造方法とする。
【００１０】
また、前記第１不純物層および前記第２不純物層が、ともにイオン注入と熱拡散によって形成され、前記第１埋め込み電極が、前記第１トレンチの側壁および底面に固着し、前記第２埋め込み電極が、前記第２トレンチの側壁および底面に固着する製造方法とよい。  また、前記第１埋め込み電極および前記第２埋め込み電極が、バリアメタル層を介してそれぞれ前記第１トレンチおよび前記第２トレンチの側壁および底面に固着する製造方法とするとよい。
また、前記第１トレンチの側壁および底面に接する前記半導体層の表面層に前記第１不純物層よりも高濃度かつ浅い第１導電型の第３不純物層を形成する工程と、前記第２トレンチの側壁および底面に接する前記半導体基板の表面層に前記第２不純物層よりも高濃度かつ浅い第２導電型の第４不純物層を形成する工程との少なくともいずれか一方を含む製造方法とするとよい。
【００１１】
また、前記半導体層は、半導体基板上に形成した不純物濃度が均一な半導体層である製造方法とするとよい。
また、半導体基板上に形成した不純物濃度が均一な第１導電型の第１不純物層を形成する工程と、該第１不純物層に第３トレンチを形成し、該第３トレンチ内に不純物濃度が均一な第２導電型の第２不純物層を形成する工程と、前記第１不純物層に前記第３トレンチから離して第１トレンチを形成する工程と、前記第２不純物層に第２トレンチを形成する工程と、前記第１トレンチ内および第２トレンチ内にそれぞれ第１埋め込み電極および第２埋め込み電極を形成する工程と、前記第１埋め込み電極および第２埋め込み電極上にそれぞれ第１電極および第２電極を形成する工程とを含む工程を有する製造方法とするとよい。
【００１２】
また、前記第１トレンチは前記第１不純物層よりも浅く形成し、前記第２トレンチは前記第２不純物層よりも浅く形成し、前記第１埋め込み電極は前記第１トレンチの側壁および底面に固着し、前記第２埋め込み電極は前記第２トレンチの側壁および底面に固着する製造方法とするとよい。
また、前記第１埋め込み電極および第２埋め込み電極はバリアメタル層を介して前記第１および第２トレンチの側壁および底面に固着する製造方法とするとよい。
また、前記第１トレンチの側壁および底面に接する前記半導体基板の表面層に前記第１不純物層よりも高濃度かつ浅い第１導電型の第３不純物層を形成する工程と、前記第２トレンチの側壁および底面に接する前記半導体基板の表面層に前記第２不純物層よりも高濃度かつ浅い第２導電型の第４不純物層を形成する工程との少なくともいずれか一方を含む製造方法とするとよい。
【００１３】
また、前記の均一な第１不純物層もしくは前記の均一な第２不純物層がエピタキシャル成長で形成される製造方法とするとよい。
また、半導体基板上に形成した不純物濃度が均一な第１導電型の第１不純物層の表面層に第１トレンチおよび第２トレンチを離して形成する工程と、前記第２トレンチの側壁および底面に接する前記第１不純物層の表面層にイオン注入と熱拡散によって第２導電型の第２不純物層を形成する工程と、前記第１トレンチ内および前記第２トレンチ内にそれぞれ第１埋め込み電極および第２埋め込み電極を形成する工程と、前記第１埋め込み電極上および前記第２埋め込み電極上にそれぞれ第１電極および第２電極を形成する工程を有する製造方法とするとよい。
また、前記第１埋め込み電極および前記第２埋め込み電極が、バリアメタル層を介してそれぞれ前記第１トレンチおよび前記第２トレンチの側壁および底面に固着する製造方法とするとよい。
【発明の効果】
【００１４】
この発明によれば、横型の保護ダイオードとして、トレンチ構造を採用することで、プレーナ構造より、保護ダイオードの占有面積を増大させずに、活性面積を増大させることができて、保護ダイオードの抵抗を低減できる。抵抗を低減するＥＳＤ耐量を向上させることができる。
また、ストライプ状のカソード領域とアノード領域を交互に形成することで、保護ダイオードの抵抗を低減できる。
また、カソード領域とアノード領域を四角形に形成し、縦方向、横方向にそれぞれ交互に配置することで、ストライプ状のカソード領域とアノード領域を交互に配置した場合より保護ダイオードの抵抗を低減できる。
また、ストライプ状のトレンチを複数に分割することで、活性面積を増大できて、保護ダイオードの抵抗を低減できる。
【発明を実施するための最良の形態】
【００１５】
発明を実施する最良の形態を以下に述べる実施例で説明する。
【実施例１】
【００１６】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ｂ線で切断した要部断面図である。これらの図は、図５３の保護ダイオードに相当する箇所の構成図である。
同図（ａ）において、保護ダイオードのｎ領域１に囲まれたトレンチ３と、ｐ領域２に囲まれたトレンチ４とがストライプ状にレイアウトされている。トレンチ３とトレンチ４とは交互に形成する。トレンチ３とトレンチ４を交互に形成することで、トレンチ間隔Ｓ１によって、アバランシェ時の保護ダイオードの抵抗が決まる。さらに、アバランシェ時に流れる各トレンチ残し８に流れる電流分布を均一にすることができる。カソード電極５とアノード電極６は、それぞれｎ領域１内とｐ領域２内に伸びる埋め込み電極１１、１２およびバリアメタル９、１０を介して、トレンチ３、４内に露出したｎ領域１とｐ領域２とにそれぞれ固着する。
【００１７】
同図（ｂ）において、ｐ型基板２００にはトレンチ３、４が形成されている。トレンチ３の側壁２９と底面２６に亘ってｎ領域１が設けられ、トレンチ４の側壁２９と底面２６に亘ってｐ領域２が形成されている。埋め込み電極１１、１２は、それぞれトレンチ３と４の内部に埋め込まれている。埋め込み電極１１はバリアメタル９を介してトレンチ３内壁に露出しているｎ領域１に電気的に接続し、埋め込み電極１２はバリアメタル１０を介してトレンチ４内壁に露出しているｐ領域２に電気的に接続している。
カソード電極５とアノード電極６は、埋め込み電極１１、１２とにそれぞれ電気的に接続している。カソード電極５とアノード電極６の間は、ｐ型基板２００の表面上に堆積されたパッシベーション膜７によって絶縁が確保されている。
尚、同図（ａ）、同図（ｂ）において、Ｗ１はトレンチ３、４の幅、Ｔ１はトレンチ３、４の深さ、Ｓ１はトレンチ３、４の間隔（トレンチ残り８の幅）である。
【００１８】
図２〜図１５は、図１の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
まず、図２のように、ｐ型基板２００を準備する。ここではｐ型基板２００を用いるが、ｎ型基板や真性半導体基板であっても構わない。
次に、図３のように、このｐ型基板２００上にマスク酸化膜１３を堆積し、トレンチ形成のためのレジスト２１のパターニングを行う。
次に、図４のように、レジスト２１を除去し、マスク酸化膜１３をパターニングし、このマスク酸化膜１３をマスクとしてトレンチ３、４を形成する。
次に、図５のように、マスク酸化膜１３を除去する。
次に、図６のように、ｐ型基板２００表面に犠牲酸化膜２２（バッファ酸化膜）を形成し、マスク１枚を用いて左側のトレンチ３の底面２６と開口端上面とにｎ型不純物（ここではリン２５）のイオン注入２４を行う。
【００１９】
次に、図７のように、別のマスクとしてレジスト２７をパターニングし、これを用いて左側のトレンチ３の側壁２９にｎ型不純物（ここではリン２５）の斜めイオン注入２８を行う。図６と図７のように不純物をマスク２枚に分けてイオン注入するのは、トレンチ３の側壁２９と底面２６にイオン注入されるリン２５のドーズ量（不純物表面濃度）を一様にするためである。尚、図６においてイオンビーム角度を最適化（鉛直方向に対して７°程度）して斜めイオン注入２８を行えば、図７の工程は省いても構わない。
次に、図８と図９では、図６と図７と同様に、マスク２枚を用いて右側のトレンチ４の底面２６と開口端上面、そして側壁２９にｐ型不純物（ここではホウ素３２）のイオン注入３１を行う。ここでも図８と図９とマスク２枚に分けてイオン注入しているのは、トレンチ４の側壁２９と底面２６にイオン注入されるホウ素３２のドーズ量（不純物表面濃度）を一様にするためである。尚、図８においてイオンビーム角度を最適化（鉛直方向に対して７°程度）して斜めイオン注入３３を行えば、図９の工程は省いても構わない。また図６〜図９のイオン注入工程の順序を入れ替えても構わない。
【００２０】
次に、図１０のように、拡散（熱処理によるドライブ）を行い、トレンチ３を囲むカソード領域となるｎ領域１と、トレンチ４を囲むアノード領域となるｐ領域２とを形成する。ここでは、ｎ領域１とｐ領域２はトレンチ残り８の中央で接した場合を示したが、接しなくても構わない。
次に、図１１のように、犠牲酸化膜２２を除去した後、ｐ型基板２００の表面にパッシベーション膜７となる絶縁膜３５を堆積し、トレンチ部を開口すべくレジスト３４のパターニングを行う。
次に、図１２のように、トレンチ３、４の側壁２９および底面２６の絶縁膜３５を除去して、トレンチ３、４内のｐ型基板２００表面を露出させ、トレンチ残り８上の絶縁膜３５を残してパッシベーション７とする。
【００２１】
次に、図１３のように、トレンチ３および４の内部にそれぞれバリアメタル９および１０となる金属膜３６を堆積し、トレンチ３、４の内側にはそれぞれ埋め込み電極１１および１２を形成する。
次に、図１４に示すように、埋め込み電極１１、１２上およびトレンチ残し８上にカソード電極５、６となる金属膜３７を形成し、その上にマスクとなるレジスト３８を被覆する。
次に、図１５のように、レジスト３８をマスクに、電極膜３７をパターニングして、埋め込み電極１１と１２の上にそれぞれカソード電極５とアノード電極６を形成して図１の保護ダイオードが完成する。このとき、バリアメタル９、１０である金属膜３６もパターニングされる。
【００２２】
図１の構造によると、トレンチの底面２６と側壁２９に亘って電気的に接触をとることができるので、単位面積あたり活性面積を大幅に増やすことができる。また、活性面積がそのまま接触面積に反映できるので、接触抵抗を小さくすることで、保護ダイオードの抵抗が小さくなり、ＥＳＤ耐量を向上させることができる。
図１において、トレンチの長さをＬ１として、単位面積あたり活性面積と接触面積を同一デバイスピッチのプレーナ型の保護ダイオードと比較する。
図１６は、横型でプレーナ型の保護ダイオードの要部断面図である。この要部断面図は図１（ｂ）に相当し、要部平面図は図１（ａ）と同じである。カソード領域となるｎ領域１ａとアノード領域となるｐ領域２ａがｐ型基板２００の表面層に形成され、ｎ領域１ａの幅、ｐ領域２ａの幅がそれぞれＷ１１、電極接触部間の距離Ｓ１１である。ここでは、Ｗ１１＝Ｗ１、Ｓ１１＝Ｓ１で、図示しない電極接触部５ａ、６ａの奥行きはＬ１に等しいとする。プレーナ型の保護ダイオードの場合、単位面積で活性面積を割った値（単位活性面積）Ａ０と単位面積で接触面積（アノード、カソードのいずれか一方）を割った値（単位接触面積Ｂ０は、
【００２３】
（数１）
Ａ０＝Ｌ１・（Ｗ１＋Ｓ１）／〔Ｌ１・２（Ｗ１＋Ｓ１）〕＝０．５                                                              ・・・・・・（式１．１）
【００２４】
（数２）
Ｂ０＝Ｌ１・Ｗ１／〔Ｌ１・２（Ｗ１＋Ｓ１）〕
＝０．５・Ｗ１／（Ｗ１＋Ｓ１）〕・・・・・・・・・・（式１．２）
となる。ここで、コンタクト幅はトレンチ３、４の幅に等しいとし、コンタクト間隔はトレンチ間隔Ｓ１に等しいとした。
これに対して、第１実施例によると、単位面積で活性面積を割った値（単位活性面積）Ａ１（単位面積で接触面積を割った値）は
【００２５】
（数３）
Ａ１＝〔Ｗ１・Ｌ１＋２・Ｔ１・（Ｌ１＋Ｗ１）〕／〔Ｌ１・２（Ｗ１＋Ｓ１）〕
＝０．５・Ｗ１／（Ｗ１＋Ｓ１）＋Ｔ１・（１＋Ｗ１／Ｌ１）／（Ｗ１＋Ｓ１）
＝Ｂ０＋Ｔ１・（１＋Ｗ１／Ｌ１）／（Ｗ１＋Ｓ１）・・・（式１．３）
となる。ここで、（式１．３）右辺＞（式１．１）右辺となるためには、トレンチ間隔Ｓ１について、
【００２６】
（数４）
Ｓ１＜２Ｔ１・（１＋Ｗ１／Ｌ１）・・・・・（式１．４）
を満たせば良い。特に、トレンチ奥行きが十分長い場合（Ｌ１＞＞Ｗ１）の場合、式（１．４）は
【００２７】
（数５）
Ｓ１＜２Ｔ１・・・・・（式１．５）
のように簡略化できる。なお、（式１．３）右辺は（式１．２）右辺よりも大きいので、従来プレーナ型に比べて単位接触面積が大きくなり、接触抵抗が低減できることは明らかである。
実施例１によると、（式１．３）（式１．４）によりトレンチを深く掘るほど、またトレンチ間隔Ｓ１を狭めるほど単位面積あたり保護ダイオードの活性面積と接触面積を大きくすることができ、同一デバイスピッチのプレーナ型の保護ダイオードに比べて大幅なＥＳＤ耐量が向上できる。
【実施例２】
【００２８】
図１７は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＣ−Ｄ線で切断した要部断面図である。尚、同図（ａ）のＡ−Ｂ線で切断した要部断面図は図１（ｂ）と同じである。
図１７は、図１と同様に、ｎ領域１とｐ領域２とをストライプ状に交互に形成したものであるが、図１と異なりｎ領域１とｐ領域２に囲まれたトレンチ３ａ、４ａが長方形状に縦に並び、トレンチ残し８部分がメッシュ状になっている。カソード電極５とアノード電極６は埋め込み電極３、４とそれぞれ電気的に接続し、メッシュ状のトレンチ残し８のｎ領域１とｐ領域２とはそれぞれパッシベーション膜７で絶縁されている。勿論、カソード電極５とｎ領域１のトレンチ残し８、アノード電極６とｐ領域２のトレンチ残し８は電気的に接続していても構わない。
【００２９】
同図（ｂ）では、複数のトレンチ３ａが形成されており、周りをｎ領域１で囲まれている。トレンチ３ｂ内部に埋め込み電極１１ａが形成されており、トレンチ３ｂの側壁・底面で接触している。各々の埋め込み電極１１ａとカソード電極５はパッシベーション膜７の開口部を介してつながり、導通が確保されている。
尚、同図（ａ）のＡ−Ｂ線で切断した要部断面図は、図１（ｂ）で説明したので省略する。同図（ａ）のＥ−Ｆ線で切断した要部断面図は、同図（ｂ）において、ｎ領域１をすべてｐ領域２で置き換え、トレンチ３ａをすべてトレンチ４ａと置き換え、埋め込み電極１１ａをすべて埋め込み電極１２ａに置き換え、カソード電極５をすべてアノード電極６と置き換えればよいので図と説明とを省略する。
以下、図１（ａ）に相当する要部平面図である同図（ａ）の平面図において、Ａ−Ｂ方向のトレンチ幅とトレンチ間隔をそれぞれＷ１、Ｗ２とし、Ｃ−Ｄ線（Ｅ−Ｆ線）方向のトレンチ幅とトレンチ間隔をそれぞれＷ２、Ｓ２とする。トレンチ深さは図１（ｂ）と同様にＴ１とする。第２実施例のデバイスの単位活性面積Ａ２（＝単位接触面積）を第１実施例の場合と比較する。
【００３０】
第１実施例の場合、トレンチ奥行きＬ１が十分長いと仮定した時の単位活性面積は、（式１．３）でＬ１＞＞Ｗ１として、
【００３１】
（数６）
Ａ１＝０．５・Ｗ１／（Ｗ１＋Ｓ１）＋Ｔ１／（Ｗ１＋Ｓ１）・・・（式２．１）
となる。
これに対して、第２実施例の場合、単位活性面積Ａ２は
【００３２】
（数７）
Ａ２＝〔２（Ｗ１＋Ｗ２）・Ｔ１＋Ｗ１・Ｗ２〕／〔２（Ｗ１＋Ｓ１）・                      （Ｗ１＋Ｓ２）〕・・・・・（式２．２）
となる。
（式２．２）右辺＞（式２．１）右辺となるためには、
【００３３】
（数８）
Ｓ２＜２Ｗ１・Ｔ１／（Ｗ１＋２Ｔ１）・・・・・（式２．３）
を満たすべくトレンチ間隔Ｓ２を微細化すればよい。
ここでトレンチ間隔Ｓ２は保護ダイオード耐圧を左右しないので、微細化しても耐圧は保たれ、実施例１に比べても大幅なＥＳＤ耐量向上が期待できる。
図１８〜図２６は、図１７の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
まず、図１８、図１９、図２０の工程はそれぞれ図３、図４、図５に対応しており、マスク酸化膜１３をマスクとして図１（ａ）のトレンチ３を分割するようにトレンチ３ａを形成する。
【００３４】
次に、図６、図７に対応する工程として、それぞれ図２１、図２２のようにトレンチ３ａの底面、開口端面上、側壁にｎ型不純物（この例ではリン２５）のイオン注入２４を行う。
次に、図８、図９に対応する工程は、図示しないが、トレンチ３ａにマスクをかぶせ、トレンチ４ａにｐ型不純物（例えばホウ素）をイオン注入する。
次に、図１０に対応する工程として、図２３のように、レジスト４３を除去する。
次に、図１１、図１２に対応する工程は同じなので説明は省略する。
次に、図１３に対応する工程は、図２４のように、トレンチ３ａの側壁・底面ならびにパッシベーション膜７の上にバリアメタル９である金属膜３６を堆積し、さらに、トレンチ３ａ内に埋め込み電極１１ａを形成する。
【００３５】
次に、図１４に対応する工程は、図２５のようにカソード電極５、アノード電極６となる金属膜３７を全面に堆積し、分割されたトレンチ３ａ内に埋め込まれたすべて（ここでは４個）の埋め込み電極１１ａ上の金属膜３７を残すようにレジスト４４のパターニングを行う。
次に、図１５に対応する工程は、図２５のように、レジスト４４をマスクに金属膜３７と金属膜３６をパターニングし、カソード電極５を形成し、その後、レジスト４４を除去すると、図１７に示す保護ダイオードが完成する。尚、ここでは、パターニングする前のものを金属膜３６とし、パターニングしたものをバリアメタル９とした。
尚、同図（ａ）Ｅ−Ｆ線で切断した要部断面図の製造方法については、前記の図１８〜図２６の工程で、ｎ領域１をすべてｐ領域２で置き換え、トレンチ３ａをすべてトレンチ４ａと読み替え、埋め込み電極１１ａをすべて埋め込み電極１２ａに置き換え、カソード電極５をすべてアノード電極６と置き換えればよいので図と説明とを省略する。
【００３６】
尚、図１７では、図１のトレンチ３、４を長手方向を分割したが、図２７のように短手方向を分割してしても、図１７で説明した効果が期待できる。
【実施例３】
【００３７】
図２８は、この発明の第３実施例の半導体装置の要部平面図である。図２８は、図１７のトレンチ３ａを六角形で形成した場合である。図２８において、Ａ−Ａ線で切断した要部断面図は、図１（ａ）と同じであり、Ａ' −Ｂ’線で切断した要部断面図は、図１でＷ１→Ｗ２、Ｓ１→Ｓ２と読み替えるだけであとは図１と同じであり、Ｃ−Ｄ線で切断した要部断面図は、図１７と同じである。
トレンチ３ｃ、４ｃは六角形であり、トレンチ残し８は蜂の巣状（六角形の辺状）にレイアウトされている。トレンチ３ｃとトレンチ４ｃの各々はそれぞれｎ領域１とｐ領域２に囲まれ、列をなす。ｎ領域１、ｐ領域２は交互に配置され、トレンチ３ｃ、４ｃの平面形状が正六角形の場合には、内角は１２０度となる。トレンチ３ｃ、４ｃの列上にはそれぞれカソード電極５、アノード電極６が形成され、その端部は蛇腹状（ジグザグ）となっている。これは、トレンチ３ｃ、４ｃ内部の埋め込み電極１１ｃ、１２ｃがカソード電極５とアノード電極６からはみ出ないようにするためである。
【００３８】
このトレンチの製造方法についても、第１実施例と第２実施例で説明済みなので省略する。
第３実施例の場合、第２実施例の場合（直角）よりもコーナー角度がゆるやかなので、アバランシェ降伏時に電界緩和されるメリットがある。
尚、トレンチ３ｃ、４ｃの平面形状は正六角形である必要はなく、各六角形の異なる頂点で角度が異なっても構わない（例えば、細長い六角形など）。また、トレンチ幅Ｗ１、Ｗ２、Ｗ３およびトレンチ残し幅Ｓ１、Ｓ２、Ｓ３は任意に調節することができる。例えば、Ｓ１＝Ｓ３とすれば、ｐｎ接合全体にわたって電界緩和させることができる。一方、Ｓ１＜Ｓ３とすれば、Ａ−Ｂ方向のダイオードを先にアバランシェ降伏を起こすようになる。
【実施例４】
【００３９】
図２９は、この発明の第４実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＧ−Ｈ線で切断した要部断面図である。同図（ａ）のＡ−Ｂ線で切断した要部断面図は図１（ｂ）と同じである。
同図（ａ）において、第１実施例とは異なり、ｎ領域１、ｐ領域２がそれぞれトレンチ３、４の１個ずつを囲んでいる。ｎ領域１、ｐ領域２は横方向および縦方向に交互に並んでおり、千鳥状にレイアウトされている。千鳥状とは、ｎ領域１が形成されるトレンチ３とｐ領域２が形成されるトレンチ４が横方向、縦方向に交互に配置された状態をいう。つまり、直近のｎ領域１同士、ｐ領域同士はジグザグに配置された状態をいう。
カソード電極５とアノード電極６と接続するカソード配線１５とアノード配線１６はｎ領域１、ｐ領域２の対角線方向に伸びている。尚、同図（ａ）では、カソード配線１５とアノード配線１６の配線幅はカソード電極５、アノード電極６よりも狭くなっているが、これはカソード配線１５とアノード配線１６との間で絶縁を確保すべく、微細化を行っているからである。以下の議論では、横方向のトレンチ３、４のそれぞれの幅をＷ１、トレンチ残し８の幅をＳ１、縦方向のトレンチ３、４のそれぞれの幅をＷ３、トレンチ残し８の幅をＳ３とする。
【００４０】
第３実施例では、ダイオードは横方向（トレンチ残し幅Ｓ１）および縦方向（トレンチ残し幅Ｓ２）に形成され、トレンチの側面の四方を断面としてアバランシェ電流が流れるので、第１実施例〜第３実施例の二方の断面にアバランシェ電流が流れる場合に比べてさらなるＥＳＤ耐量向上が期待できる。
同図（ｂ）では、カソード電極５とアノード電極６の上に、それぞれカソード配線１５、アノード配線１６が形成されている。また、図１のパッシベーション膜７の上に層間絶縁膜を兼ねたパッシベーション膜１７が堆積されている。カソード配線１５とアノード配線１６はパッシベーション膜１７を貫通し、それぞれカソード電極５、アノード電極６とに電気的に接続している。パッシベーション膜１７を形成することで、カソード配線１５とアノード配線１６間の電気的な絶縁が確保される。
【００４１】
図３０〜図３２は、図２９の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
まず、図３０より前の工程では、図２〜図１５の工程と同じである。
次に、図３０に示すように、パッシベーション膜１７となる絶縁膜４５を堆積し、レジスト４６をマスクにパターニングを行う。
次に、図３１に示すように、レジスト４６をマスクとして絶縁膜４５をパターニングしてパッシベーション膜１７を形成し、レジスト４６を除去する。パッシベーション膜１７上に金属膜４７を被覆し、その上にマスクとなるレジスト４８を形成する。
最後に、図３２に示すように、レジスト４８をマクスとして金属膜４７をパターニングして、カソード配線１５とアノード配線１６とを形成し、その後、レジスト４８を除去して完成する。
【実施例５】
【００４２】
図３３は、この発明の第５実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ｂ線で切断した要部断面図である。
図１とは異なり、ｐ領域２の代わりに濃度の均一なｐ領域（この場合、エピタキシャル成長させたｐ−Ｅｐｉ領域１０２）がｐ型基板２００上に堆積されている。ｐ−Ｅｐｉ領域１０２上にはトレンチ３、４が形成され、トレンチ３にはｎ領域１が設けられている。  トレンチ３はｎ領域１に囲まれ、ｎ領域１とトレンチ４は、ｐ−Ｅｐｉ領域１０２に囲まれている。ここでは、ｎ領域１をｐ−Ｅｐｉ領域１０２よりも浅く形成しているが、ｐ−Ｅｐｉ領域１０２よりも深く形成して、ｎ領域１がｐ型基板２００に達しても構わない。
このように、ｎ領域１が濃度の均一なｐ−Ｅｐｉ領域１０２に囲まれているため、アバランシェ降伏がこのｎ領域１とｐ−Ｅｐｉ領域１０２のｐｎ接合全面で均一に起こるために、図１のｐ領域２を用いた場合よりも、ダイオードの抵抗が小さくできて、ＥＳＤ耐量が向上する。
【００４３】
図３４、図３５は、図３３の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
まず、図３４のように、ｐ型基板２００上にｐ−Ｅｐｉ層１０２を形成する。
次に、図３５のように、ｐ−Ｅｐｉ層１０２上にマスク酸化膜１３を形成し、このマスク酸化膜１３にトレンチ開口のためのパターニングを行う。
その後の工程は、第１実施例の図４〜図１３の工程に従う。図４に対応する工程では、トレンチ３、４はｐ−Ｅｐｉ層１０２よりも浅く形成する。また、ｐ型不純物イオン注入工程（図８、図９）は省略される。
【実施例６】
【００４４】
図３６は、この発明の第６実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ｂ線で切断した要部断面図である。
図とは異なり、ｎ領域１の代わりに濃度の均一なｎ領域（この場合、エピタキシャル成長させたｎ−Ｅｐｉ領域１０１）がｐ型基板２００上に堆積されている。ｎ−Ｅｐｉ領域１０１上にはトレンチ３、４が形成され、トレンチ４にはｐ領域２が設けられている。
トレンチ４はｐ領域２に囲まれ、ｐ領域２とトレンチ３は、ｎ−Ｅｐｉ領域１０１に囲まれている。ここでは、ｐ領域２をｎ−Ｅｐｉ領域１０１よりも浅く形成しているが、ｎ−Ｅｐｉ領域１０１よりも深く形成して、ｐ領域２がｐ型基板２００に達しても構わない。
このように、ｐ領域２が均一な不純物濃度のｎ−Ｅｐｉ領域１０１に囲まれているため、アバランシェ降伏がこのｐ領域２とｎ−Ｅｐｉ領域１０１のｐｎ接合全面で均一に起こり、さらに、ｎ−Ｅｐｉ領域１０１の不純物濃度をｐ型基板２００より高くすることで、図１のｎ領域１を用いた場合よりも、ダイオードの抵抗が小さくできて、ＥＳＤ耐量が向上する。
【００４５】
図３７、図３８は、図３６の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
まず、図３７のように、ｐ型基板２００上にｎ−Ｅｐｉ層１０１を形成する。
次に、図３８のように、ｎ−Ｅｐｉ層１０１上にマスク酸化膜１３を形成し、このマスク酸化膜１３にトレンチ開口のためのパターニングを行う。
その後の工程は、第１実施例の図４〜図１３の工程に従う。図４に対応する工程では、トレンチ３、４はｎ−Ｅｐｉ層１０１よりも浅く形成する。また、ｎ型不純物イオン注入工程（図６、図７）は省略される。
ここまで、ダイオードを形成するｎ領域１、ｐ領域２のいずれか一方だけを、濃度の均一な不純物層で形成する方法について述べたが、ｎ領域１、ｐ領域２の両方とも濃度が均一であっても構わない。
【実施例７】
【００４６】
図３９は、この発明の第７実施例の半導体装置の要部断面図である。図３９は、図３３のｎ領域１の代わりに濃度が均一なｎ領域（ここではｎ−Ｅｐｉ領域１０１ａ）を用いたものである。
図４０、図４１は、図３９の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
まず、図４０のように、ｐ−Ｅｐｉ層１０２にトレンチ１０３を形成し、トレンチ１０３をｎ−Ｅｐｉ層１０１ａで埋めて平坦化する。ここではトレンチ１０３をｐ−Ｅｐｉ層１０２よりも浅く形成しているが、トレンチ１０３がｐ−Ｅｐｉ層１０２を貫通しても構わない。
次に、図４１のように、ｐ−Ｅｐｉ層１０２の表面にマスク酸化膜１３を堆積する。このマスク酸化膜１３上にレジスト２１を被覆し、図示しないトレンチ３、４を形成のためのパターニングを行う。
【００４７】
その後の工程は、第１実施例の図４〜図１３の工程に従う。図４に対応する工程では、トレンチ３、４はｐ−Ｅｐｉ層１０２よりも浅く形成する。また、ｐ型不純物イオン注入工程（図８、図９）は省略される。
【実施例８】
【００４８】
図４２は、この発明の第８実施例の半導体装置の要部断面図である。図４２は、図３６のｐ領域２の代わりに濃度の均一なｐ領域（ここでは、エピタキシャル成長させたｐ−Ｅｐｉ領域１０２ａ）を用いたものである。
図４３、図４４は図４２の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
まず、図４３のように、ｎ−Ｅｐｉ層１０１にトレンチ１０４を形成し、トレンチ１０４をｐ−Ｅｐｉ層１０２ａで埋めて平坦化する。ここではトレンチ１０４をｎ−Ｅｐｉ層１０１よりも浅く形成しているが、トレンチ１０４がｎ−Ｅｐｉ層１０１を貫通しても構わない。
次に、図４４のように、ｎ−Ｅｐｉ層１０１の表面にマスク酸化膜１３を堆積する。このマスク酸化膜１３上にレジスト２１を被覆し、図示しないトレンチ３、４を形成のためのパターニングを行う。
【００４９】
その後の工程は、第１実施例の図４〜図１３の工程に従う。図４に対応する工程では、トレンチ３、４はｎ−Ｅｐｉ層１０１よりも浅く形成する。また、ｎ型不純物イオン注入工程（図６、図７）は省略される。
図３９、図４２によると、保護ダイオードのｎ側、ｐ側の領域とも不純物濃度の均一なｎ−Ｅｐｉ領域１０１ａ、ｐ−Ｅｐｉ領域１０２ａで形成するため、電流分布の均一性を確保し易く、拡散で形成する図３３や図３６に比べて、ＥＳＤ耐量を向上できる。
ここまでは、第５実施例から第８実施例を第１実施例に当てはめた場合で説明してきたが、第２実施例〜第４実施例と組み合わせても有効であることは勿論である。
【実施例９】
【００５０】
図４５は、この発明の第９実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ｂ線で切断した要部断面図である。
図１と異なり、ｎ領域１とｐ領域２の内側（トレンチ３、４の側壁と底面）にはそれぞれ高濃度のｎ+ 領域２１とｐ+ 領域２２とが形成されている。ｎ+ 領域４１とｐ+ 領域４２は、それぞれトレンチ３、４の側壁・底面に亘って形成され、それぞれ埋め込み電極１１、１２に接触している。
また、同図（ａ）に示すように、ｎ領域１、ｐ領域２の内側にはそれぞれｎ+ 領域４１、ｐ+ 領域４２があり、それぞれトレンチ３、４を囲むように形成されている。
図４６〜図５１は、図４５の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
【００５１】
まず、図４６の工程の前は、第１実施例の図２〜図５の工程に従う。
次に、図４６、図４７に示すように、レジスト５１のマスク１枚を用いてトレンチ３底面と側壁にｎ型不純物として例えば砒素５３のイオン注入５２、５４を犠牲酸化膜２２を通して行う。
次に、図４８、図４９に示すように、レジスト５５の別のマスク１枚を用いてトレンチ４の底面と側面にｐ型不純物として例えばホウ素３２のイオン注入５６、５７犠牲酸化膜２２を通してを行う。
次に、図５０に示すように熱拡散により、トレンチ３、４の底面と側壁にそれぞれｎ+ 領域４１とｐ+ 領域４２を形成し、犠牲酸化膜２２を除去する。
次に、図５１に示すように、表面にパッシベーション膜７となる絶縁膜３５を堆積し、その上にトレンチを開口するためのレジスト３４を形成しパターニングを行う。
【００５２】
これに続く工程は、第１実施例の図１２から図１５の工程と同じであり、説明を省略する。
前記の図４６と図４７あるいは図４８と図４９の組み合わせは、順番を変えても構わない。
このように高濃度領域であるｎ+ 領域４１、ｐ+ 領域４２を設けることにより、特にｎ領域１とｐ領域２の不純物濃度が低い場合に次の効果が期待できる。
まず、ｎ+ 領域４１、ｐ+ 領域４２がパンチスルーストッパーの役割を果たすこと、そして、これらｎ+ 領域４１、ｐ+ 領域４２が低抵抗なので、第１実施例に比べても保護ダイオードの低抵抗化によるＥＳＤ耐量の向上が期待できる。
尚、第９実施例では、保護ダイオードのｎ領域１、ｐ領域２の表面層にｎ+ 領域４１、ｐ+ 領域４２を設けたが、ｎ型領域１だけに空乏層を広げたい場合はｐ領域２を高濃度にすればよく、ｐ+ 領域４２は形成する必要がない（この場合図４８、図４９の工程が省略できる）。逆にｐ型領域２だけに空乏層を広げたい場合はｎ領域１を高濃度にすればよく、ｎ+ 領域４１は形成する必要がなくなる（この場合、図４６、図４７の工程が省略できる）。
【００５３】
ここまで、第９実施例を第１実施例に当てはめた場合を説明したが、本実施例は第２実施例〜第８実施例と組み合わせても有効である。
尚、前記の全ての実施例の説明で、ｎ型とｐ型の導電型を逆にしても同様の効果が得られることは勿論である。
【図面の簡単な説明】
【００５４】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ｂ線で切断した要部断面図
【図２】図１の半導体装置の要部製造工程断面図
【図３】図２に続く、図１の半導体装置の要部製造工程断面図
【図４】図３に続く、図１の半導体装置の要部製造工程断面図
【図５】図４に続く、図１の半導体装置の要部製造工程断面図
【図６】図５に続く、図１の半導体装置の要部製造工程断面図
【図７】図６に続く、図１の半導体装置の要部製造工程断面図
【図８】図７に続く、図１の半導体装置の要部製造工程断面図
【図９】図８に続く、図１の半導体装置の要部製造工程断面図
【図１０】図９に続く、図１の半導体装置の要部製造工程断面図
【図１１】図１０に続く、図１の半導体装置の要部製造工程断面図
【図１２】図１１に続く、図１の半導体装置の要部製造工程断面図
【図１３】図１２に続く、図１の半導体装置の要部製造工程断面図
【図１４】図１３に続く、図１の半導体装置の要部製造工程断面図
【図１５】図１４に続く、図１の半導体装置の要部製造工程断面図
【図１６】横型でプレーナ型の保護ダイオードの要部断面図
【図１７】この発明の第２実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＣ−Ｄ線で切断した要部断面図
【図１８】図１７の半導体装置の要部製造工程断面図
【図１９】図１８に続く、図１７の半導体装置の要部製造工程断面図
【図２０】図１９に続く、図１７の半導体装置の要部製造工程断面図
【図２１】図２０に続く、図１７の半導体装置の要部製造工程断面図
【図２２】図２１に続く、図１７の半導体装置の要部製造工程断面図
【図２３】図２２に続く、図１７の半導体装置の要部製造工程断面図
【図２４】図２３に続く、図１７の半導体装置の要部製造工程断面図
【図２５】図２４に続く、図１７の半導体装置の要部製造工程断面図
【図２６】図２５に続く、図１７の半導体装置の要部製造工程断面図
【図２７】図１のトレンチ３、４を短手方向を分割した図
【図２８】この発明の第３実施例の半導体装置の要部平面図
【図２９】この発明の第４実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＧ−Ｈ線で切断した要部断面図
【図３０】図２９の半導体装置の要部製造工程断面図
【図３１】図３０に続く、図２９の半導体装置の要部製造工程断面図
【図３２】図３１に続く、図２９の半導体装置の要部製造工程断面図
【図３３】この発明の第５実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ｂ線で切断した要部断面図
【図３４】図３３の半導体装置の要部製造工程断面図
【図３５】図３４に続く、図３３の半導体装置の要部製造工程断面図
【図３６】この発明の第６実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ｂ線で切断した要部断面図
【図３７】図３６の半導体装置の要部製造工程断面図
【図３８】図３７に続く、図３６の半導体装置の要部製造工程断面図
【図３９】この発明の第７実施例の半導体装置の要部断面図
【図４０】図３９の半導体装置の要部製造工程断面図
【図４１】図４０に続く、図３９の半導体装置の要部製造工程断面図
【図４２】この発明の第８実施例の半導体装置の要部断面図
【図４３】図４２の半導体装置の要部製造工程断面図
【図４４】図４３に続く、図４２の半導体装置の要部製造工程断面図
【図４５】この発明の第９実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ−Ｂ線で切断した要部断面図
【図４６】図４５の半導体装置の要部製造工程断面図
【図４７】図４６に続く、図４５の半導体装置の要部工程製造断面図
【図４８】図４７に続く、図４５の半導体装置の要部工程製造断面図
【図４９】図４８に続く、図４５の半導体装置の要部工程製造断面図
【図５０】図４９に続く、図４５の半導体装置の要部工程製造断面図
【図５１】図５０に続く、図４５の半導体装置の要部工程製造断面図
【図５２】従来のパワーＭＯＳＦＥＴに内蔵されたプレーナ型の保護ダイオードの要部断面図
【図５３】トレンチを用いた従来の縦型の保護ダイオードを有する半導体装置の要部断面図
【符号の説明】
【００５５】
１    ｎ領域（保護ダイオードのカソード領域）
２    ｐ領域（保護ダイオードのアノード領域）
３    トレンチ（ｎ領域１内）
４    トレンチ（ｐ領域２内）
５    カソード電極
６    アノード電極
７    パッシベーション膜
８    トレンチ残し
９    バリアメタル（トレンチ３内）
１０    バリアメタル（トレンチ４内）
１１    埋め込み電極（トレンチ３内）
１２    埋め込み電極（トレンチ４内）
１３    マスク酸化膜
２１、２３、２７、３０、３４、３８、４１、４３、４４、４６、
４８、５５  レジスト
２２    犠牲酸化膜（バッファ酸化膜）
２４    イオン注入（Ｐ３１）
２５    リン
２６    底面
２８    斜めイオン注入（Ｐ３１）
２９    側壁
３１、５６  イオン注入（Ｂ１１）
３２    ボロン
３３、５７  斜めイオン注入（Ｂ１１）
３５    絶縁膜
３６、３７、４７  金属膜
４１    ｎ+ 領域
４２    ｐ+ 領域
５２    イオン注入（Ａｓ７５）
５３    砒素
５４    斜めイオン注入（Ａｓ７５）
１０３、１０４  トレンチ
２００    ｐ型基板
Ｗ１、Ｗ２、Ｗ３  トレンチ幅
Ｓ１、Ｓ２、Ｓ３  トレンチ間隔
Ｌ１    トレンチ長さ
Ｔ１    トレンチ深さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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