(57)【要約】【課題】駆動パルスの変化点の数に対応でき、かつメモリの使用効率を高める。【解決手段】メモリ２には、単位パルスパターン長を規定するLENデータと、単位パルスパターンの繰り返し数を規定するLOOPデータと、単位パルスパターンを繰り返させるRETURNデータと、駆動パルスDPのデータが格納されており、アドレス発生回路１からのアドレスADに応じたパルスパターンの駆動パルスDPがメモリ２から出力される。LENカウンタ３は、メモリ２からのLENデータを基に、単位パルスパターン長毎にLENカウンタクリアし、これによってアドレス発生回路１からのアドレスADをインクリメントする。LOOPカウンタ４は、RETURNデータをカウントし、そのカウント値がRETURNデータの値に等しくないとき、RETURNデータをカウントする毎にLOOPインクリメントを発生し、同時に発生したLENカウンタクリアでアドレス発生回路１のアドレスADをアドレス保持回路の保持アドレスHADに戻す。【選択図】図１
2006345074.tif 000002
【特許請求の範囲】
【請求項１】
アドレスを発生するアドレス発生回路と、
該アドレスに応じた設定データや駆動パルスのデータが格納されたメモリと、
該メモリから読み出された該設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタと
からなり、
該アドレス発生回路は該カウンタの出力によって該アドレスがコントロールされ、該アドレスに応じて該メモリから駆動パルスを出力することを特徴とするタイミングパルス発生装置。
【請求項２】
アドレスを発生するアドレス発生回路と、
該アドレスに応じた設定データが格納されたメモリと、
該メモリから読み出された該設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタと
からなり、
該アドレス発生回路は該カウンタの出力によって該アドレスがコントロールされ、該アドレス発生回路から発生される該アドレスの所定ビットを駆動パルスとすることを特徴とするタイミングパルス発生装置。
【請求項３】
アドレスを発生するアドレス発生回路と、
該アドレスに応じた設定データや制御データ，駆動パルスのデータが格納されたメモリと、
該メモリから読み出された第１の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでクリアパルスを発生する第１のカウンタと、
該メモリから読み出された第２の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでインクリメントパルスを発生する第２のカウンタと、
該アドレス発生回路で発生したアドレスを、該メモリから読み出される該制御データに応じたタイミングで、保持するアドレス保持回路と
からなり、
該アドレス発生回路は、該アドレスを、該第１のカウンタからの該クリアパルス及び第２のカウンタからの該インクリメントに応じて、該アドレス保持回路に保持された保持アドレスにジャンプさせ、該アドレスに応じて該メモリから駆動パルスを出力することを特徴とするタイミングパルス発生装置。
【請求項４】
アドレスを発生するアドレス発生回路と、
該アドレスに応じた設定データや制御データが格納されたメモリと、
該メモリから読み出された第１の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでクリアパルスを発生する第１のカウンタと、
該メモリから読み出された第２の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでインクリメントパルスを発生する第２のカウンタと、
該アドレス発生回路で発生したアドレスを、該メモリから読み出される該制御データに応じたタイミングで、保持するアドレス保持回路と
からなり、
該アドレス発生回路は、該アドレスを、該第１のカウンタからの該クリアパルス及び第２のカウンタからの該インクリメントに応じて、該アドレス保持回路に保持された保持アドレスにジャンプさせ、該アドレス発生回路から発生される該アドレスの所定ビットを駆動パルスとすることを特徴とするタイミングパルス発生装置。
【請求項５】
請求項１〜４のいずれか１つに記載のタイミングパルイ発生装置をＣＣＤ撮像素子の駆動パルスの発生装置として用いたことを特徴とするＣＣＤ撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子などの素子を駆動するためのパルス（駆動パルス）を発生するタイミングパルス発生装置とこれを用いた撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤ撮像素子やＬＣＤ素子などを駆動する場合、これら素子の駆動仕様に基いて、“１”（高レベル），“０”（低レベル）による駆動パルスを生成する必要があるが、従来では、カウンタ、デコーダなどを用いて所望の駆動パルスを生成していた（例えば、特許文献１参照）。
【０００３】
図１２はかかる駆動パルス発生のためのタイミングパルス発生装置の一従来例を示すブロック図であって、３０はカウンタ、３１１，……，３１Ｎはデコーダ、３２はレジスタ、３３はマルチプレクサである。
【０００４】
図１３は図１２でのデコーダ３１１，……，３１Ｎの出力パルスＤ１，……，ＤＮ及びマルチプレクサ３３から出力される駆動パルスを示すタイミング図である。
【０００５】
図１２及び図１３において、デコーダ３１１はカウンタ３０のカウント値とレジスタ３２の値とを比較し、これらが一致したとき、出力パルスＤ１を発生する。同様に、デコーダ３１２，……，３１Ｎも夫々、出力パルスＤ２，……，ＤＮを出力する。マルチプレクサ３３は、これらデコーダ３１１，……，３１Ｎの出力パルスＤ１，……，ＤＮをマルチプレクサして駆動パルスを生成する。
【０００６】
図１４は駆動パルスを発生するタイミングパルス発生装置の他の従来例を示すブロック図であって、４０はアドレス発生回路、４１はメモリである。
【０００７】
図１５は図１４におけるアドレス発生回路からのアドレスに対するメモリの出力パルス及び駆動パルスを示すタイミング図である。
【０００８】
図１４及び図１５において、メモリ４１には、所望の駆動パルスに対応して、アドレス毎に“１”（高レベル）あるいは“０”（低レベル）のデータが予め書き込まれている。メモリ４１では、アドレス発生回路４０で発生されるアドレス信号によって順次アドレス「０」，「１」，「２」，……がアクセスされ、アクセスされたアドレスから“１”あるいは“０”のデータが読み出されて、駆動パルスとして、出力される。
【特許文献１】特開平１０−２５７３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１２に示す従来の技術では、生成可能なパルス列の変化点（即ち、周期やパルス幅が異なるパルス列の切り替え点）の数がデコーダの数で決まってしまい、予め想定していた変化点以上の数の駆動パルスが必要になった場合は対応できない。これを、例えば、ＣＣＤ撮像素子の垂直ＣＣＤの垂直転送駆動パルスのタイミングパルス発生装置として用いる場合、垂直ＣＣＤでの電荷の転送方法としては種々のものがあるが、その転送方法に応じてこのタイミングパルス発生装置の回路構成が決まってしまい、採用する転送方法毎に異なる回路構成のタイミングパルス発生装置を作成する必要がある。
【００１０】
また、図１４に示す従来の技術では、変化点の数に制限はなく、異なる垂直転送方法のＣＣＤ撮像素子に対し、同じ回路構成のタイミングパルス発生装置を共通に使用することを可能とするが、駆動パルスの１ステップ毎にメモリ４１が１アドレス必要なため、例えば、レベル“０”の状態が１０００ステップ続くような駆動パルスの場合においても、メモリ４１では、のアドレスが１０００アドレス必要であり、メモリの使用効率が悪くなる。
【００１１】
本発明の目的は、かかる問題を解消し、駆動パルスの変化点の数に対応でき、かつメモリの使用効率を高めることができるようにしたタイミングパルス発生装置とこれを用いた撮像装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明によるタイミングパルス発生装置は、アドレスを発生するアドレス発生回路と、該アドレスに応じた設定データや駆動パルスのデータが格納されたメモリと、該メモリから読み出された該設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタとからなり、該アドレス発生回路は該カウンタの出力によって該アドレスがコントロールされ、該アドレスに応じて該メモリから駆動パルスを出力することを特徴とするものである。
【００１３】
また、本発明によるタイミングパルス発生装置は、アドレスを発生するアドレス発生回路と、該アドレスに応じた設定データが格納されたメモリと、該メモリから読み出された該設定データとカウント結果とを比較しながら、カウント動作を行なう少なくとも１つ以上のカウンタとからなり、該アドレス発生回路は該カウンタの出力によって該アドレスがコントロールされ、該アドレス発生回路から発生される該アドレスの所定ビットを駆動パルスとすることを特徴とするものである。
【００１４】
また、本発明によるタイミングパルス発生装置は、アドレスを発生するアドレス発生回路と、該アドレスに応じた設定データや制御データ，駆動パルスのデータが格納されたメモリと、該メモリから読み出された第１の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでクリアパルスを発生する第１のカウンタと、該メモリから読み出された第２の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでインクリメンクパルスを発生する第２のカウンタと、該アドレス発生回路で発生したアドレスを、該メモリから読み出される該制御データに応じたタイミングで、保持するアドレス保持回路とからなり、該アドレス発生回路は、該アドレスを、該第１のカウンタからの該クリアパルス及び第２のカウンタからの該インクリメントに応じて、該アドレス保持回路に保持された保持アドレスにジャンプさせ、該アドレスに応じて該メモリから駆動パルスを出力することを特徴とするものである。
【００１５】
また、本発明によるタイミングパルス発生装置は、アドレスを発生するアドレス発生回路と、該アドレスに応じた設定データや制御データが格納されたメモリと、該メモリから読み出された第１の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでクリアパルスを発生する第１のカウンタと、該メモリから読み出された第２の設定データとカウント結果を比較しながら、カウント動作を行ない、所定のタイミングでインクリメンクパルスを発生する第２のカウンタと、該アドレス発生回路で発生したアドレスを、該メモリから読み出される該制御データに応じたタイミングで、保持するアドレス保持回路とからなり、該アドレス発生回路は、該アドレスを、該第１のカウンタからの該クリアパルス及び第２のカウンタからの該インクリメントに応じて、該アドレス保持回路に保持された保持アドレスにジャンプさせ、該アドレス発生回路から発生される該アドレスの所定ビットを駆動パルスとすることを特徴とするものである。
【００１６】
また、本発明による撮像装置は、上記タイミングパルイ発生装置のいずれかをＣＣＤ撮像素子の駆動パルスの発生装置として用いたことを特徴とするものである。
【発明の効果】
【００１７】
本発明によると、生成する駆動パルスの変化点の数が増えた場合でも対応ができて、さらに、駆動パルスの状態が固定の期間では、メモリのアドレスを進める必要がないため、メモリの使用効率が高くなる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面により説明する。
【００１９】
図１は本発明によるタイミング発生装置の一実施形態を示すブロック図であって、１はアドレス発生回路、２はメモリ、３はLEN(長さ)カウンタ、４はLOOP（ループ）カウンタ、５はアンドゲート、６はアドレス保持回路、７は出力端子である。
【００２０】
同図において、メモリ２の記憶エリアは、駆動パルスDPや、設定データとしてのLEN（長さ)データ及びLOOP(繰り返し周期)データ、制御データとしてのRETURN（戻り)データなどのデータ毎にデータ格納エリアが区分されており、夫々のデータ格納エリアでは、各アドレス毎に順次データの値が格納されている。かかるアドレスはアドレス発生回路１から発生されるアドレス信号によって指定され、各データ格納エリアでは、このアドレス信号によって指定されるアドレスからそこに格納されているデータ値が読み出される。
【００２１】
アドレス発生回路１は、所定のタイミングで供給されるリセットパルスＲによってアドレスADが値「０」にリセットされ、また、後述するLENカウンタ３から出力されるレベル“Ｈ”(高レベル)のLENカウンタクリア信号の立下りエッジにより、あるいは、アンドゲート５から出力されるレベル“Ｈ”のアドレスジャンプパルスAJの立下りエッジにより、アドレスADを更新する。
【００２２】
メモリ２から出力されるLENデータはLENカウンタ３にセットされる。LENカウンタ３はクロックφを初期値「１」からカウントアップし、このカウント値がセットされたLENデータの値と等しくなると、クロックφの１周期の時間幅でレベル“Ｈ”のLENカウンタクリアパルスを発生し、また、カウント値を初期値「１」に戻す。
【００２３】
アドレス発生回路１は、このLENカウンタクリアパルスのレベル“Ｈ”からレベル“Ｌ”（低レベル）への立下りエッジのタイミングでインクリメントし、次の値「１」だけ増加したアドレスADをメモリ２に供給する。そこで、メモリ２では、各データ格納エリアのこのアドレスADで指定されるアドレスから次のデータ値が読み出される。読み出されたLENデータはLENカウンタ３にセットされ、LENカウンタ３は、上記のように、初期値「１」からクロックφをカウントアップする。
【００２４】
また、アドレス発生回路１からのアドレスADに応じてメモリ２から出力されるLOOPデータが、LOOPカウンタ４にセットされる。このLOOPカウンタ４は、アドレス発生回路１からのアドレスADに応じてメモリ３から出力される“１”（高レベル），“０”（低レベル）のRETURNデータのレベル“１”からレベル“１”への立下りエッジ毎にインクリメントし、RETURNデータのレベル“１”で、かつLOOPカウンタ４のカウント値がそのときセットされているLOOPデータと一致しないとき、LOOPインクリメントパルスを発生する。
【００２５】
ここで、RETURNデータが“０”のとき、アドレス保持回路６にこのときのアドレスADが、保持アドレスHADとして、アドレス保持回路６に保持される。
【００２６】
LENカウンタ３から出力されるLENカウンタクリアパルスとLOOPカウンタ４から出力されるLOOPインクリメントパルスとはアンドゲート５で演算処理され、これらLENカウンタクリアパルスとLOOPインクリメントパルスとがともにレベル“Ｈ”のとき、制御信号としてのアドレスジャンプパルスAJが生成される。アドレス発生回路１は、通常、LENカウンタ３からのLENカウンタクリアパルスの立下りエッジ毎に順次インクリメントするアドレスADを生成出力するが、アンドゲート５からアドレスジャンプパルスAJが供給されると、これによる制御により、アドレス保持回路６に保持されている保持アドレスHADにアドレスADをクリアする（戻す）。従って、このときのアドレスADはこの保持アドレスHADとなり、次にアンドゲート５からアドレスジャンプパルスAJが供給されるまで、LENカウンタ３からのLENカウンタクリアパルスの立下りエッジ毎にアドレスADをこの保持アドレスHADから順次インクリメントする。
【００２７】
このようにして、アドレス発生回路１は、メモリ２から読み出されるLENデータ，LOOPデータ，RETURNデータに応じたアドレスADを発生し、かかるアドレスADによってメモリ２から駆動パルスDPが読み出され、出力端子７から外部に出力される。
【００２８】
次に、この実施形態の動作の一具体例について説明する。
【００２９】
ここで、メモリ２には、図２に示すように、データが格納されているものとする。なお、図２は各データ格納エリアでのアドレスAD毎のデータを模式的に示すものであって、例えば、LENデータ格納エリア２ａには、アドレスADが「０」，「１」，「２」，「３」，「４」の順に値「２」，「３」，「４」，「２」，「２」のLENデータが格納されており、LOOPデータ格納エリア２ｂには、アドレスADが「０」，「１」，「２」，「３」，「４」の順に値「２」，「２」，「１」，「１」，「１」のLOOPデータが格納されており、RETURNデータ格納エリア２ｃには、アドレスADが「０」，「１」，「２」，「３」，「４」の順にレベル“０”，“１”，“０”，“０”，“０”のRETURNデータが格納されており(但し、レベル“０”は低レベル、レベル“１”は高レベルとする)、駆動パルス格納エリア２ｄには、アドレスADが「０」，「１」，「２」，「３」，「４」の順にレベル“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”の駆動パルスDPのデータが格納されている。
【００３０】
図３はクロックφの周期毎のタイミングを基準とした図１の各部のデータ，信号を示すタイミング図であって、クロックφの周期毎のタイミングをφ１，φ２，φ３，……，φ１８で示す。
【００３１】
以下では、図１〜図３により、各タイミング（クロックφ１，φ２，φ３，……，φ１８）毎に動作を説明する。
【００３２】
Ａ．クロックφ１〜φ１０の期間について
（１）クロックφ１のタイミング：
このタイミングでは、アドレス発生回路１がリセットパルスＲでリセットされ、アドレス発生回路１から出力されるアドレスADを「０」となる。これにより、クロックφ１のタイミングでは、メモリ２の各データ格納エリア２ａ〜２ｄから値「２」のLENデータ、値「２」のLOOPデータ、及び“０”のRETURNデータが読み出され、値「２」のLENデータはLENカウンタ３に、値「２」のLOOPデータはLOOPカウンタ４に夫々セットされる。このとき、LENカウンタ３とLOOPカウンタ４とのカウント値は初期値「１」にリセットされ、夫々のセット値と一致しない。従って、LENカウンタ３からは“Ｈ”のLENカウンタクリアパルスが出力されず、LOOPカウンタ４からも、“Ｈ”のLOOPインクリメントパルスは出力されない。
【００３３】
また、このクロックφ１のタイミングでは、RETURNデータが“０”であるから、アドレス保持回路６にこのときのアドレスAD、即ち、「０」のアドレスADが保持される。
【００３４】
さらに、図２により、この「０」のアドレスADでは、メモリ２での駆動パルスのデータ格納エリアに“Ｌ”のデータが格納されており、このため、この“Ｌ”のデータが読み出されて駆動パルスDPは“Ｌ”を出力する。
【００３５】
（２）クロックφ２のタイミング：
次のクロックφ２のタイミングでは、LENカウンタ３がクロックφをアップカウントしてそのカウント値が「２」となり、LENカウンタ３のセット値「２」と等しくなる。これにより、このLENカウンタ３から“Ｈ”のLENカウンタクリアパルスが出力される。しかし、このときも、アドレス発生回路１からのアドレスADがそのまま「０」に保持されているので、メモリ２からのRETURNデータは“０”であり、LOOPカウンタ４はアップカウントしないで、そのカウント値がそのまま初期値「１」に保持される。従って、LOOPカウンタ４からは“Ｈ”のLOOPインクリメントパルスは出力されない。
【００３６】
さらに、図２により、このときのアドレスADは「０」であり、メモリ２の駆動パルスDPのデータ格納エリアのアドレス「０」に“Ｌ”のデータが格納されているので、メモリ２からは“Ｌ”の駆動パルスDPが出力される。
【００３７】
（３）クロックφ３のタイミング：
次のクロックφ３のタイミングでは、LENカウンタ３がクロックφをアップカウントする際に、クロックφ２のタイミング時において、ＬＥＮカウンタ３から“Ｈ”のＬＥＮカウンタクリアパルスが出力されていることから、事前に「次のクロックφのタイミング、即ち、クロックφ２からクロックφ３への切換えタイミングでは、ＬＥＮカウンタ３はカウント値を初期値「１」にリセットする」ことが判っているため、立下りエッジで初期値「１」にリセットされ、同時に、ＬＥＮカウンタクリアパルスは立ち下がる。
【００３８】
一方、クロックφ３のタイミングでLENカウンタ３からのLENカウンタクリアパルスが立ち下がることにより、その立下りエッジでアドレス発生回路１がインクリメントし、アドレスADが「１」となる。
【００３９】
これにより、メモリ２での各データ格納エリアでアドレス「１」がアクセスされ、図２により、メモリ２から値「３」のLENデータが読み出されてLENカウンタ３にセットされる。また、メモリ２から値「２」のLOOPデータが読み出されてLOOPカウンタ４にセットされるが、このセット値はクロックφ１のタイミングのときのセット値と変わりがない。
【００４０】
このようにして、クロックφ３のタイミングでは、アドレスADが「１」であって、LENカウンタ３は値「３」にセットされ、LOOPカウンタ４は値「２」にセットされている。
【００４１】
一方、図２により、アドレスADが「１」となると、メモリ２から出力されるRETURNデータは“１”となるが、LOOPカウンタ４はこの立上りエッジではアップカウントせず、そのカウント値はそのまま「１」に保持される。但し、このカウント値「１」はこのLOOPカウンタ４のセット値「２」と異なっており、しかも、RETURNデータが“１”となったことから、LOOPカウンタ４から“Ｈ”のLOOPインクリメントパルスが出力される。
【００４２】
なお、図２により、メモリ２の駆動パルスDPのデータ格納エリアのアドレス「１」に“Ｈ”のデータが格納されているので、メモリ２から“Ｈ”の駆動パルスDPが読み出されて出力端子７から出力される。
【００４３】
また、RETURNデータが“１”であるので、アドレス保持回路６の書き替えが行なわれず、その保持アドレスHADは「０」のままである。
【００４４】
（４）クロックφ４のタイミング：
次のクロックφ４のタイミングでは、LENカウンタ３がクロックφをアップカウントしてそのカウント値が「２」となるが、これがLENカウンタ３のセット値「３」と一致しないので、“Ｈ”のLENカウンタクリアパルスは発生しない。このため、アドレス発生回路１からのアドレスADは「１」のままである。そこで、メモリ２からのRETURNデータは“１”のままであり、LOOPカウンタ４のカウント値は初期値「１」のままであって、“Ｈ”のLOOPインクリメントパルスの出力がそのまま継続する。
【００４５】
なお、このクロックφ４のタイミングでも、“Ｈ”の駆動パルスDPがメモリ２から読み出され続ける。
【００４６】
（５）クロックφ５のタイミング：
次のクロックφ５のタイミングでは、LENカウンタ３がクロックφをアップカウントしてそのカウント値が「３」となり、LENカウンタ３のセット値「３」と等しくなる。これにより、LENカウンタ３から“Ｈ”のLENカウンタクリアパルスが出力され始める。このときも、LOOPカウンタ４のカウント値は初期値「１」のままであって、そのセット値「２」とは一致せず、また、RETURNデータは“１”のままであるから、“Ｈ”のLOOPインクリメントパルスが出力され続ける。
【００４７】
このように、クロックφ５のタイミングでは、LENカウンタクリアパルスとLOOPインクリメントパルスとがともに“Ｈ”であるから、アンドゲート５から“Ｈ”のアドレスジャンプパルスAJが出力される。
【００４８】
（６）クロックφ６のタイミング〜クロックφ１０のタイミング：
次のクロックφ６のタイミングでは、クロックφ２からクロックφ２への切り換わりと同様、事前に次のクロックφでＬＥＮカウンタ３が初期値にリセットされることが判るため、その立下りエッジでLENカウンタ３が初期値「１」にリセットされ、同時に、ＬＥＮカウンタクリアパルスが立ち下がる。また、アンドゲート５の出力レベルが“Ｌ”となってアドレスジャンプパルスAJが立ち下がる。このアドレスジャンプパルスAJの立下りエッジでアドレス保持回路６の「０」の保持アドレスHADがアドレス発生回路１に取り込まれ、アドレスADがこの保持アドレスHADに等しい値「０」に設定される。従って、メモリ２からは、上記クロックφ１のタイミングのときと同じ値「２」のLENデータが読み出されてLENカウンタ３にセットされ、また、上記クロックφ１のタイミングのときと同じ値「２」のLOOPデータが読み出されてLOOPカウンタ４にセットされる。
【００４９】
また、アドレスADが「０」となったことにより、図２により、メモリ２からのRETURNデータが“１”から“０”に反転する。これにより、LOOPカウンタ４からのLENカウンタクリアパルスは“１”から“０”にレベル反転して立ち下がる。従って、アンドゲート５の出力は“Ｌ”になる。
【００５０】
さらに、RETURNデータが“１”から“０”にレベル反転することにより、この時点でのアドレスAD、即ち、値「０」のアドレスADがアドレス保持回路６に、保持アドレスHADとして、保持される。
【００５１】
このようにして、LENカウンタ３とLOOPカウンタ４とに夫々値「２」がセットされることにより、クロックφ１のタイミングからクロックφ５までの上記の動作が繰り返されることになる。この期間がクロックφ６のタイミングからクロックφ１０のタイミングまでの期間である。この期間でも、アドレス値ADが「１」の期間、メモリ２から“Ｈ”の駆動パルスDPが読み出されて出力端子７から出力される。
【００５２】
但し、かかる期間でのLOOPカウンタ４のカウント値は「２」であり、LOOPカウンタ４のセット値と等しい値となっている。従って、アドレスADが「１」となってRETURNデータが“１”となっても、LOOPカウンタ４からは“Ｈ”のLOOPインクリメントパルスは発生せず、従って、アンドゲート５からはアドレスジャンプパルスAJが発生しない。
【００５３】
以上のようにして、クロックφ１〜φ１０の期間、クロックφの５倍の周期５Ｔφでデューティ比６０％（＝３×１００／５）の駆動パルスDPがメモリ２から２回出力されることになる。
【００５４】
Ｂ．クロックφ１１〜φ１８の期間について
（７）クロックφ１１のタイミング：
クロックφ１０のタイミングでは、先のクロックφ５のタイミングのときと同様、LENカウンタ３のカウント値は「３」でそのセット値と等しく、このLENカウンタ３からは“Ｈ”のLENカウンタクリアパルスが出力されているため、次のクロックφ１１のタイミングでクロックφにより、ＬＥＮカウンタ３を初期値にリセットすることが事前に判るため、クロックφで初期値にリセットされる。同時に、LENカウンタクリアパルスは“Ｈ”から“Ｌ”に反転して立ち下がる。このLENカウンタクリアパルスの立下りエッジでアドレス発生回路１はインクリメントし、そのアドレスADを「２」とする。
【００５５】
そこで、メモリ２では、各データ格納エリアのアドレス「２」が読み出されることになり、図２により、値「４」のLENデータが読み出されてLENカウンタ３にセットされ、値「１」のLOOPデータが読み出されてLOOPカウンタ４にセットされる。また、“０”のRETURNデータが読み出されてLOOPカウンタ４とアドレス保持回路６とに供給される。このRETURNデータが“０”となったことにより、また、このときのLOOPカウンタ４のカウント値「２」がそのセット値と一致していることから、LOOPカウンタ４のカウント値は初期値「１」にリセットされ、また、RETURNデータが“０”であることから、アドレス保持回路６にそのときの「２」のアドレスADが、保持アドレスHADとして、保持される。
【００５６】
（８）クロックφ１２のタイミング〜クロックφ１３のタイミング：
次のクロックφ１２のタイミングでLENカウンタ３がクロックφをアップカウントしてそのカウント値が「２」となり、さらに、次のクロックφ１３のタイミングでLENカウンタ３がクロックφをアップカウントしてそのカウント値が「３」となるが、これらカウント値はセット値「４」に一致しないので、LENカウンタ３から“Ｈ”のLENカウンタクリアパルスが発生しない。
【００５７】
また、このときのLOOPカウンタ４のカウント値「１」はそのセット値「１」と一致しているので（仮に、RETURNデータが“１”となっても）、LOOPカウンタ４も“Ｈ”のLOOPインクリメントパルスを発生しない。
【００５８】
従って、LENカウンタ３がクロックφをアップカウントするだけで、これ以外は同じ状態が維持される。
【００５９】
（９）クロックφ１４〜φ１５のタイミング：
次のクロックφ１４のタイミングでLENカウンタ３がクロックφをアップカウントしてそのカウント値が「４」となると、これがLENカウンタ３のセット値に等しくなるから、LENカウンタ３から“Ｈ”のLENカウンタクリアパルスが発生する。しかし、LOOPカウンタ４は、そのカウント値「１」がそのセット値と一致しているので“Ｈ”のLOOPインクリメントパルスを発生しない。
【００６０】
そして、次のクロックφ１５のタイミングになると、クロックφ２，φ３，φ５，φ６，φ７，φ８，φ１０，φ１１などと同様に、ＬＥＮカウンタ３が初期値にリセットされ、同時に、“Ｈ”のLENカウンタクリアパルスは“Ｈ”から“Ｌ”へ立ち下がり、この立下りエッジでアドレス発生回路１がインクリメントし、アドレスADが「３」となる。
【００６１】
アドレスADが「３」になると、図２により、メモリ２から値「２」のLENデータが読み取られてLENカウンタ３にセットされ、値「１」のLOOPデータが読み取られてLOOPカウンタ４にセットされる。また、“０”のRETURNデータが読み取られてLOOPカウンタ４とアドレス保持回路６に供給される。これにより、アドレス保持回路６には、そのときの「３」のアドレスADが保持される。しかし、LOOPカウンタ４からは“Ｈ”のLOOPインクリメントパルスは発生しない。
【００６２】
また、アドレスADが「３」のときには、メモリ２から“Ｈ”の駆動パルスDPが読み取られ、出力端子７から出力される。
【００６３】
（１０）クロックφ１６のタイミング：
次のクロックφ１６のタイミングでLENカウンタ３がクロックφをアップカウントしてそのカウント値が「２」となると、これがLENカウンタ３のセット値と等しいから、LENカウンタ３から“Ｈ”のLENカウンタクリアパルスが出力される。しかし、LOOPカウンタ４は、そのカウント値「１」がそのセット値に等しいから、“Ｈ”のLOOPインクリメントパルスを発生しない。このときも、RETURNデータが“０”であるから、「３」のアドレスADがアドレス保持回路６に保持される。また、このときのアドレスADが「３」であるから、メモリ２から駆動パルスDPは発生している。
【００６４】
（１１）クロックφ１７のタイミング：
次のクロックφ１７のタイミングでLENカウンタ３が初期値にリセットされ、同時に、LENカウンタクリアパルスが“Ｈ”から“Ｌ”へ立ち下がる。このLENカウンタクリアパルスの立下りエッジにより、アドレス発生回路１はインクリメントし、アドレスADは「４」となる。
【００６５】
アドレスADが「４」になると、図２により、メモリ２から値「２」のLENデータが読み取られてLENカウンタ３にセットされ、値「１」のLOOPデータが読み取られてLOOPカウンタ４にセットされる。また、“０”のRETURNデータが読み取られてLOOPカウンタ４とアドレス保持回路６に供給される。これにより、アドレス保持回路６には、そのときの「４」のアドレスADが保持される。しかし、LOOPカウンタ４からは“Ｈ”のLOOPインクリメントパルスは発生しない。
【００６６】
また、アドレスADが「４」となると、メモリ２から出力されていた駆動パルスDPが立ち下がり、“Ｌ”を出力する。
【００６７】
（１２）クロックφ１８のタイミング：
次のクロックφ１８のタイミングでLENカウンタ３がクロックφをアップカウントしてそのカウント値が「２」となると、これがLENカウンタ３のセット値と等しいから、LENカウンタ３から“Ｈ”のLENカウンタクリアパルスが出力される。しかし、LOOPカウンタ４は、そのカウント値「１」がそのセット値に等しいから、“Ｈ”のLOOPインクリメントパルスを発生しない。このときも、RETURNデータが“０”であるから、「４」のアドレスADがアドレス保持回路６に、保持アドレスHADとして、保持される。また、このときのアドレスADが「４」であることにより、メモリ２から駆動パルスDPは発生しない。
【００６８】
以上の動作説明から明らかなように、LENデータは、アドレスADの期間長を、クロックφの周期Ｔφを単位長として、規定するものである。例えば、LENデータの値が「２」であるときには、例えば、「０」のアドレスADの期間長が２Ｔφとなる。このことから、LENデータに応じて駆動パルスDPの周期やパルス幅が規定されることになる。
【００６９】
また、上記の例では、アドレスADが「１」であるクロックφ３〜φ５のタイミング期間及びクロックφ８〜φ１０のタイミング期間や、アドレスADが「３」であるクロックφ１５〜φ１６のタイミング期間に駆動パルスDPがメモリ２から出力される。
【００７０】
ここで、クロックφ１〜φ１０のタイミングの期間では、クロックφの周期の５倍の周期５Ｔφで２回駆動パルスDPが発生されるものである。これは、「０」，「１」のアドレスADが続く期間を２回繰り返すことによって可能としており、この繰り返しはLOOPデータによって決められるものである。上記のタイミング期間の例では、アドレス値ADが「０」，「１」であるときのLOOPデータの値を「２」としているため、アドレス値ADが「０」，「１」の期間を２回繰り返すことになるが、LOOPデータを値「２」以上の値とすることにより、「０」，「１」のアドレス値ADが続く期間を任意回数繰り返すようにすることができ、一定周期の駆動パルスを任意個数を発生させることができる。
【００７１】
但し、このように、「０」，「１」のアドレスADを繰り返させる場合、「０」のアドレスADをアドレス保持回路６に、保持アドレスHADとして、保持し、「１」のアドレスADの経過後、アドレス保持回路６に保持されているこの「０」の保持アドレスHADをアドレス発生回路１に供給して、アドレスADを「０」に戻す。このアドレスADは、保持アドレスHADとして、アドレス保持回路６に保持される。かかる動作をLOOPデータの値の回数繰り返すのであるが、アドレス保持回路６へのアドレスADの保持タイミングとアドレス発生回路１への保持アドレスHADの供給タイミングをRETURNデータの“０”，“１”で規定しているのである。
【００７２】
例えば、アドレスADが「０」，「１」のときにメモリ２から読み出されるLOOPデータの値が「３」の場合には、図４に示すように、LOOPカウンタ４は、初期値「１」から、RETURNデータが“１”から“０”にレベル反転する立下りエッジ毎に、インクリメントし、そのカウント値が「１」，「２」，「３」でアドレスADが「１」となる毎に駆動パルスDPを発生し、駆動パルスDPを３回発生することになる。
【００７３】
なお、LOOPデータの値が「１」である場合には、図３でのクロックφ１１〜φ１８のタイミングの期間のように、アドレス発生回路１から順次インクリメントされるアドレスADが発生される状態となり、メモリ２での駆動パルスDPのデータ格納エリアでの適宜のアドレスで“Ｈ”のデータを格納しておくことにより、適宜のタイミングで駆動パルスDPをメモリ２から出力させるようにすることができる。
【００７４】
以上のようにして、この第１の実施形態では、メモリ２の格納されているLENデータ，LOOPデータ，RETURNデータがアドレス発生回路１からのアドレスADに応じて読み出され、これら読み出されたこれらデータに応じてアドレス発生回路１からのアドレスADが制御されることにより、メモリ２からそこに格納されているデータに応じた所望のパターンの駆動パルスDPを得ることができる。
【００７５】
そして、一定周期の駆動パルスＤＰを連続して発生させる場合には、メモリ２の同じアドレスを繰り返し読み出すことが可能であるから、同じパルスパターン、周期やパルス幅が一定の駆動パルスを繰り返し読み出すことが可能となって、かかる駆動パルスを、僅かなメモリ容量を利用して、発生させることができ、メモリの使用効率が大幅に向上する。
【００７６】
また、この第１の実施形態によると、異なるパルスパターンの複数種のパルス列からなる駆動パルスを発生させるにしても、夫々のパルスパターンのパルス列のデータをメモリ２の格納するだけで発生させることができ、しかも、夫々、パルスパターンのパルス列を発生させるためのデータを格納するに要するメモリ容量は、上記のように、少なくて済むし、また、かかるデータを容易に追加格納することが可能であるから、回路構成を変更することなく、異なるパルスパターンの駆動パルスや、種々のパルスパターンのパルス列からなる変化点の数が異なる駆動パルスを使用する機器にも、適用可能である。即ち、任意のパルスパターンの駆動パルスを用いる機器に対して、この第１の実施形態は、回路構成を変更することなく、適用可能である。
【００７７】
ところで、この第１の実施形態では、図２から明らかなように、アドレスADが「１」，「３」のとき、“Ｈ”の駆動パルスDPがメモリ２から出力されることになる。このことは、デジタル値であるアドレス値ADの最下位ビットが“１”のとき、“Ｈ”の駆動パルスDPが発生することを意味している。
【００７８】
図５はこのことを利用して駆動パルスDPを得ることができるようにした本発明によるタイミングパルス発生装置の第２の実施形態を示すブロック図であって、２’はメモリ、８は信号線であり、図１に対応する部分には同一符号を付けて重複する説明を省略する。
【００７９】
また、図６は図５における各部のデータ，信号を示すタイミング図である。
【００８０】
図５において、メモリ２’には、LENデータ，LOOPデータ及びRETURNデータ夫々のデータ格納エリアが設けられ、図１におけるメモリ２と同様、その各アドレス毎に図２に示すLENデータ，LOOPデータ，RETURNデータが格納されている。しかし、このメモリ２’には、駆動パルスDPのデータ格納エリアは設けられていない。
【００８１】
この第２の実施形態においても、アドレス発生回路１からのアドレスADに応じたLENデータ，LOOPデータ，RETURNデータが読み出され、かかるデータに応じて、図６に示すように、LENカウンタ３，LOOPカウンタ４，アンドゲート５，アドレス保持回路６及びアドレス発生回路１が図１におけるこれら回路と同様の動作を行なう。
【００８２】
ここで、この第２の実施形態では、アドレス発生回路１からのアドレスADが奇数値のとき、“Ｈ”の駆動パルスDPが出力されるように構成されている。即ち、アドレス発生回路１から出力されるアドレスADは複数ビットからなるパラレルデジタルデータであり、アドレスADの信号線の最下位ビット（ＬＳＢ）から引き出される信号線８が“Ｈ”の駆動パルスDPの出力線となっている。アドレスADが奇数値であるときには、アドレスADのＬＳＢは“１”で“Ｈ”レベルであり、従って、図６に示すように、アドレスADが値「１」，「３」のとき、“Ｈ”の駆動パルスDPが信号線８を通して出力される。
【００８３】
この第２の実施形態では、先の第１の実施形態と同様の効果が得られるが、さらに、実質的には、アドレス発生回路１が駆動パルスDPの発生回路ともなっており、メモリ２’は駆動パルスDPのデータを格納しておく必要がなく、メモリの利用効率がさらに向上して、メモリ２’の使用効率が、図１でのメモリ２に比べて、さらに向上することになる。
【００８４】
次に、本発明によるタイミングパルス発生装置を使用する機器の例として、ＣＣＤ撮像装置について説明する。
【００８５】
図７は本発明によるタイミングパルス発生装置を使用した本発明による撮像装置の一実施形態の要部を示すブロック図であって、１０はＣＣＤ撮像素子、１１は信号処理回路、１２はＶ（垂直）ドライバ、１３はタイミングパルス発生装置である。
【００８６】
同図において、タイミングパルス発生装置１３からは、水平転送用パルスφHと垂直転送用パルスφVとが発生される。水平転送用パルスφHはＣＣＤ撮像素子１０に供給され、垂直転送用パルスφVは、Ｖドライバ１２で、例えば、−９Ｖ〜２１Ｖの電圧に増幅された後、ＣＣＤ撮像素子１０に供給される。ＣＣＤ撮像素子１０では、周知のように、垂直転送用ＣＣＤ（図示せず）に取り込まれた画素電荷が垂直転送用パルスφVによって垂直転送され、水平転送用ＣＣＤ（図示せず）に送られる。この水平転送用ＣＣＤでは、垂直転送用ＣＣＤから送られてきた画素電荷が水平転送用パルスφHによって水平転送され、映像信号として、ＣＣＤ撮像素子１０から出力される。この映像信号は、信号処理回路１１で処理される。
【００８７】
タイミングパルス発生装置１３は、垂直転送用パルスφVの発生用としてのタイミングパルス発生装置と水平転送用パルスφHの発生用としてのタイミングパルス発生装置とからなり、これらタイミングパルス発生装置として、上記各実施形態として示す本願発明によるタイミングパルス発生装置が使用される。
【００８８】
図８は図７におけるＣＣＤ撮像素子１０の撮像画面での各動作期間の一具体例を示す図である。
【００８９】
同図において、この具体例では、撮像画面１４の一部を実際に撮像画面を得るための有効領域１５とする。この有効領域１５がアスペクト４：３の画面領域である。この有効領域１５での電荷が有効な電荷として取り込まれ、かかる有効な電荷からなる信号が、ＣＣＤ撮像素子１０の出力映像信号として、信号処理回路１１に供給される。そして、撮像画面１４でのこの有効領域１５を除いた領域での電荷は、破棄される。
【００９０】
ＣＣＤ撮像素子１０の垂直転送用ＣＣＤでの垂直転送についてみると、有効領域１５での電荷を読み取る垂直有効期間Ｔ0,1では、通常速度による通常転送が行なわれ、この有効領域１５以外の領域での電荷を掃き出す電荷掃出期間Ｔ7,8、Ｔ3,4では、高速転送が行なわれる。電荷掃出期間Ｔ7,8は、センサ（光電変換素子）からの電荷の読出しに続いて電荷を掃き出しを行なう期間であり、また、電荷掃出期間Ｔ3,4は、垂直有効期間Ｔ0,1後に電荷を掃き出しを行なう期間である。
【００９１】
なお、１フィールドについてみると、垂直有効期間Ｔ0,1は２５０ライン（水平走査線）分の期間であり、電荷掃出期間Ｔ7,8と電荷掃出期間Ｔ3,4との合計は一定のライン数分の期間（例えば、１００ライン）である。このように、映像信号を得るための有効領域１５を撮像画面１４の一部としたのは、この有効領域１５を撮像画面１４内で上下、左右に移動できるようにするためであり、これにより、手ぶれなどによる再生画面の揺れを防止できるようにしている。
【００９２】
図９は図８に示す撮像画面１４についての垂直転送のための１フィールド期間での垂直転送用パルスφVの一具体例を示す図であって、ＶＤ（垂直同期信号）／ＨＤ（水平同期信号）のタイミングと対応させて示している。
【００９３】
同図において、期間Ｔ0,1は、図８における有効領域１５での画素を垂直転送する垂直有効期間Ｔ0,1であり、このときの垂直転送用パルスφVは画素を水平転送用ＣＣＤに転送するための通常転送を行なうものである。この垂直有効期間Ｔ0,1に続いて、“Ｌ”の期間Ｔ2が設けられ、これに続いて期間Ｔ3,4が設けられている。この期間Ｔ3,4は、図８における撮像画面１４での有効領域１５よりも下部の領域に対する電荷掃き出しのための垂直転送期間、即ち、電荷掃出期間Ｔ3,4であり、この電荷掃出期間Ｔ3,4の垂直転送用パルスφVは画素を高速転送するものである。
【００９４】
この電荷掃出期間Ｔ3,4に続く期間Ｔ5,6は、各センサから垂直転送用ＣＣＤに電荷を転送する期間である。次の期間Ｔ7,8は、図８における撮像画面１４での有効領域１５よりも上部の領域に対する電荷掃き出しのための垂直転送期間、即ち、電荷掃出期間Ｔ7,8であり、この電荷掃出期間Ｔ7,8の垂直転送用パルスφVは画素を高速転送するものである。この電荷掃出期間Ｔ7,8が終了すると、“Ｌ”の期間Ｔ9を経て次の上記垂直有効期間Ｔ0,1に入る。
【００９５】
以上が１フィールド（ＮＴＳＣ方式の場合、２６２．５Ｈ）期間での垂直転送用パルスφVの割り当てであるが、垂直転送用パルスφVの発生装置として図１または図５に示すタイミングパルス発生装置を用いる場合、メモリ２，２’に後述するデータを格納することにより、期間Ｔ0,1、Ｔ3,4、Ｔ5,6、Ｔ7,8毎にパルスパターン（即ち、周期やパルス幅など）が異なる一連のパルス列からなる垂直転送用パルスφVが得られる。
【００９６】
図１０は図９に示す垂直転送用パルスφVを発生するための図１に示す第１の実施形態におけるメモリ２の各データ格納エリアでのデータを模式的に示す図である。
【００９７】
同図において、垂直有効期間Ｔ0,1では、メモリ２の読出アドレスを「０」，「１」とし、読出アドレスが「１」のときにRETURNデータを“１”とし、LOOPデータを値「２５０」として、アドレス「０」，「１」でのデータ読出しを５クロック周期（値「２」と「３」のLENデータ）５Ｔφで２５０回繰り返すものとしている。アドレス「２」のとき、“Ｈ”の駆動パルスが読み出され、この垂直有効期間Ｔ0,1では、２５０回駆動パルス（垂直転送用パルスφV）が発生することになる。
【００９８】
期間Ｔ2では、メモリ２の読出アドレスを「２」とし、RETURNデータ，LOOPデータを夫々値「１」として、アドレス「２」での“Ｌ”のデータ（駆動パルス）を１回読み出す。この期間長は、LENデータ＝「４」であることから、４クロック周期の４Ｔφである。
【００９９】
また、電荷掃出期間Ｔ3,4と電荷掃出期間Ｔ7,8との合計水平ライン数を１００としており、そのうちのｎ水平ラインは電荷掃出期間Ｔ7,8で電荷の掃出しが行なわれ、残りの（１００−ｎ）水平ラインは電荷掃出期間Ｔ3,4で電荷の掃出しが行なわれるものとしている。
【０１００】
そこで、電荷掃出期間Ｔ3,4では、メモリ２の読出アドレスを「３」，「４」とし、読出アドレスが「４」のときにRETURNデータを“１”とし、LOOPデータを値「１００−ｎ」として、アドレス「３」，「４」でのデータ読出しを４クロック周期（値「２」と「２」のLENデータ）４Ｔφで（１００−ｎ）回繰り返すものとしている。アドレス「３」のとき、“Ｈ”の駆動パルスが発生されるから、この電荷掃出期間Ｔ3,4では、（１００−ｎ）回高速に駆動パルス（垂直転送用パルスφV）が発生することになる。また、電荷掃出期間Ｔ7,8では、メモリ２の読出アドレスを「７」，「８」とし、読出アドレスが「８」のときにRETURNデータを“１”とし、LOOPデータを値「ｎ」として、アドレス「７」，「８」でのデータ読出しを４クロック周期（値「２」と「２」のLENデータ）４Ｔφでｎ回繰り返すものとしている。アドレス「７」のとき、“Ｈ”の駆動パルスが発生されるから、この電荷掃出期間Ｔ7,8では、ｎ回高速に駆動パルス（垂直転送用パルスφV）が発生することになる。
【０１０１】
期間Ｔ5,6では、メモリ２の読出アドレスを「５」，「６」とし、読出アドレスが「６」のときにRETURNデータを“１”とし、LOOPデータを値「１」として、アドレス「５」，「６」でのデータ読出しを１回行なう。この場合、アドレス「５」のとき、“Ｈ”の駆動パルスDPが発生し、これがセンサから垂直転送用ＣＣＤに電荷を送るのに用いられる。
【０１０２】
期間Ｔ9では、メモリ２の読出アドレスを「９」とし、RETURNデータを値「３」、LOOPデータを値「１」として、アドレス「９」での“Ｌ”のデータ（駆動パルス）を１回読み出す。この期間長は、LENデータ＝「３」であることから、３クロック周期の３Ｔφである。
【０１０３】
図１１により、図１０に示すデータをもとにしたときの図７におけるタイミングパルス発生装置１３から発生される垂直転送用パルスφVの、一例として、垂直有効期間Ｔ0,1から電荷掃出期間Ｔ3,4へ移る部分を示す。
【０１０４】
このようにして、タイミングパルス発生装置でのメモリに格納されたデータに応じて駆動パルスを得ることができるものであって、かかるメモリに所望とするデータを格納することにより、垂直転送用パルスφVなどのように、異なるパルスパターンのパルス列からなる一連の所望とする駆動パルスを発生させることができ、周期性を持つパルス列もわずかなメモリ容量を使用するだけで発生させることができるし、また、すでにデータが格納されているメモリにデータを追加することにより、新たなパルスパターンのパルス列を追加発生させることも可能である。
【図面の簡単な説明】
【０１０５】
【図１】本発明によるタイミングパルス発生装置の第１の実施例を示すブロック図である。
【図２】図１におけるメモリの各データ格納エリアでのデータを模式的に示す図である。
【図３】図１に示す第１の実施形態の一動作例での各部のデータ，パルス信号を示すタイミング図である。
【図４】図１に示す第１の実施形態の他の動作例での各部のデータ，パルス信号を示すタイミング図である。
【図５】本発明によるタイミングパルス発生装置の第２の実施例を示すブロック図である。
【図６】図５に示す第２の実施形態の一動作例での各部のデータ，パルス信号を示すタイミング図である。
【図７】本発明による撮像装置の一実施形態の要部を示すブロック図である。
【図８】図７におけるＣＣＤ撮像素子の撮像画面での各動作期間の一具体例を示す図である。
【図９】図８に示す撮像画面についての垂直転送のための１フィールド期間での垂直転送用パルスφVの一具体例を示す図である。
【図１０】図９に示す垂直転送用パルスφVを発生するための図１に示す第１の実施形態におけるメモリに格納されているデータを模式的に示す図である。
【図１１】図１０に示すデータをもとにしたときの垂直有効期間Ｔ0,1から電荷掃出期間Ｔ3,4へ移るときの垂直転送用パルスφVを示すタイミング図である。
【図１２】タイミングパルス発生装置の一従来例を示すブロック図である。
【図１３】図１２での各デコーダの出力パルスとマルチプレクサから出力される駆動パルスを示すタイミング図である。
【図１４】タイミングパルス発生装置の他の従来例を示すブロック図である。
【図１５】図１４におけるアドレス発生回路からのアドレスに対するメモリの出力パルス及び駆動パルスを示すタイミング図である。
【符号の説明】
【０１０６】
１  アドレス発生回路
２，２’  メモリ
３  LENカウンタ
４  LOOPカウンタ
５  アンドゲート
６  アドレス保持回路
７  出力端子
８  信号線
１０  ＣＣＤ撮像素子
１１  信号処理回路
１２  Ｖ（垂直）ドライバ
１３  タイミングパルス発生装置
【図１】
2006345074.tif 000003
【図２】
2006345074.tif 000004
【図３】
2006345074.tif 000005
【図４】
2006345074.tif 000006
【図５】
2006345074.tif 000007
【図６】
2006345074.tif 000008
【図７】
2006345074.tif 000009
【図８】
2006345074.tif 000010
【図９】
2006345074.tif 000011
【図１０】
2006345074.tif 000012
【図１１】
2006345074.tif 000013
【図１２】
2006345074.tif 000014
【図１３】
2006345074.tif 000015
【図１４】
2006345074.tif 000016
【図１５】
2006345074.tif 000017