(57)【要約】【課題】  集積回路向けの高速かつ低電力入力バッファを提供する。【解決手段】  本発明の集積回路向けの高速かつ低電力入力バッファでは、入力電圧ＶINがプルアップトランジスタとプルダウントランジスタの両方に結合されている。特定の実施の形態によれば、入力バッファは、動作のキャリブレーションフェーズであって、アクティブな動作モードでない間に基準電圧入力ＶREFを利用する。スルー電流の最大レベルは、ＶIN＝ＶREFであるときに供給され、より低いレベルのスルー電流は全ての他のＶIN電圧で供給される。開示されるような入力バッファを組み込んだ集積回路装置では、デバイスの入力ピン当たり２つ（又は２を超える）の入力バッファが利用される場合がある。【選択図】  図２
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【特許請求の範囲】
【請求項１】
少なくとも１つの入力バッファを含む集積回路装置であって、
第一の電圧ノードに作用的に結合されるプルアップ装置と、
該プルアップ装置と第二の電圧ノードとの間に作用的に結合され、該プルアップ装置と共に入力電圧信号に容量的に結合されるプルダウン装置と、
該入力電圧信号と該プルアップ装置との間に電圧オフセットを生じさせるための手段と、
該入力電圧信号と該プルダウン装置との間に電圧オフセットを生じさせるための手段と、
該プルアップ装置と該プルダウン装置との中間にある出力ノードと、
を備える集積回路装置。
【請求項２】
該プルアップ装置と該プルダウン装置は、ＭＯＳトランジスタを備える、
請求項１記載の集積回路装置。
【請求項３】
該プルアップ装置はＰチャネルトランジスタを備え、該プルダウン装置はＮチャネルトランジスタを備える、
請求項２記載の集積回路装置。
【請求項４】
該第一の電圧ノードは供給電圧源を備え、該第二の電圧ノードは回路グランドを備える、
請求項１記載の集積回路装置。
【請求項５】
該プルダウン装置は、第一のキャリブレーション信号に応答して、第一のスイッチング装置を通して該第二の電圧ノードに作用的に結合される、
請求項１記載の集積回路装置。
【請求項６】
第二のキャリブレーション信号に応答して、該入力電圧信号を該プルアップ装置及び該プルダウン装置に選択的に印加するための第二のスイッチング装置を更に備える、
請求項５記載の集積回路装置。
【請求項７】
第三のキャリブレーション信号に応答して、該プルアップ装置及び該プルダウン装置に基準電圧信号を選択的に印加するために第三のスイッチング装置を更に備える、
請求項６記載の集積回路装置。
【請求項８】
第四のキャリブレーション信号に応答して、該第二の電圧ノードに該出力ノードを選択的に結合するための第四のスイッチング装置を更に備える、
請求項７記載の集積回路装置。
【請求項９】
該第四のスイッチング装置を該第二の電圧ノードに結合するための抵抗素子を更に備える、
請求項８記載の集積回路装置。
【請求項１０】
第五のキャリブレーション信号及び第六のキャリブレーション信号のそれぞれに応答して、該基準電圧信号を該出力ノードに選択的に結合するための第五のスイッチング装置及び第六のスイッチング装置を更に備える、
請求項８記載の集積回路装置。
【請求項１１】
該第二及び第三のキャリブレーション信号は相補的である、
請求項７記載の集積回路装置。
【請求項１２】
該第一及び第四のキャリブレーション信号は相補的である、
請求項８記載の集積回路装置。
【請求項１３】
該第五及び第六のキャリブレーション信号は相補的である、
請求項１０記載の集積回路装置。
【請求項１４】
該入力バッファの出力端子に該出力ノードを結合するためのインバータを更に備える、
請求項１記載の集積回路装置。
【請求項１５】
該集積回路装置の少なくとも１つのピンに関連される少なくとも２つの入力バッファを備える、
請求項１記載の集積回路装置。
【請求項１６】
該少なくとも２つの入力バッファは、該入力電圧信号を受信し、それぞれの動作フェーズの間に出力電圧信号を供給するために交互に結合される、
請求項１５記載の集積回路装置。
【請求項１７】
集積回路の入力バッファであって、
入力電圧信号を受信するための入力端子と、
該入力バッファが動作フェーズにあるときに該入力電圧信号に応答して出力電圧信号を供給するための出力端子と、
該入力バッファが代替である動作のキャリブレーションフェーズにある間、該入力バッファに基準電圧信号を供給するための基準電圧端子と、
を備える集積回路の入力バッファ。
【請求項１８】
該基準電圧端子は、第一のキャリブレーション信号に応答して、該入力バッファに結合される、
請求項１７記載の集積回路の入力バッファ。
【請求項１９】
該入力端子は、第二の相補的なキャリブレーション信号に応答して、該入力バッファに結合される、
請求項１７記載の集積回路の入力バッファ。
【請求項２０】
入力及び基準電圧入力を有する集積回路装置の入力バッファを動作するための方法であって、
該入力電圧入力の第一の電圧が該基準電圧入力の第二の電圧に実質的に等しいとき、該入力バッファの出力ノードに第一のレベルのスルー電流を供給するステップと、
該第一の電圧が該第二の電圧に実質的に等しくないとき、該出力ノードに第二の低いレベルのスルー電流を供給するステップと、
を備える方法。
【請求項２１】
該集積回路装置の少なくとも１つの入力ピンに結合される少なくとも２つの入力バッファを備える集積回路装置。
【請求項２２】
該少なくとも２つの入力バッファは、交互に動作フェーズと動作のキャリブレーションフェーズにある、
請求項２１記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）装置の分野全般に関する。より詳細には、本発明は、ＤＲＡＭ（Dynamic  Random  Access  Memory）、ＳＤＲＡＭ（Synchronous  DRAM）、ＳＲＡＭ（Synchronous  Static  RAM）のようなメモリを含む、集積回路装置用の高速かつ低電力の入力バッファに関する。
【背景技術】
【０００２】
集積回路間のシグナリングは、典型的に、幾つかのシグナリングプロトコルのうちの１つを使用して行われている。これらプロトコルの大部分は、基準電圧（ＶREF）を規定している。入力ＶINは、規定された電圧ＶihだけＶREFのレベルを超えたとき有効な論理レベル“ｈｉｇｈ”であり、入力は、規定された電圧ＶilだけＶREFのレベル以下であるとき有効な論理レベル“ｌｏｗ”である。高速メモリインタフェースアプリケーションのために意図されたＳＳＴＬ（Stub  Series-Terminated  Logic）インターフェース規格は、まさにかかるプロトコルの例であり、従来の回路実現に比較して低減された電力レベルを必要とする一方で、より高速な動作を同時に示す入力バッファを提供することは非常に有効なことである。
【発明の開示】
【課題を解決するための手段】
【０００３】
本実施の形態で開示されるのは、集積回路装置用の高速かつ低電力の入力バッファであり、入力電圧ＶINは、プルアップ装置及びプルダウン装置の両者に結合されている。本発明に係る入力バッファは、動作のキャリブレーションフェーズの間であるが、アクティブ動作モードではないとき、基準電圧入力ＶREFを利用する。本発明の入力バッファは、ＶIN＝ＶREFであるとき最大レベルのスルー電流を与え、全ての他のＶIN電圧で低いレベルのスルー電流を与える。開示される入力バッファを組み込んだ集積回路装置では、２（又は２を超える）入力バッファがデバイスの入力ピン当たり利用される場合がある。
【０００４】
本実施の形態で特に開示されるのは、少なくとも１つの入力バッファを含む集積回路装置であり、この入力バッファは、第一の電圧ノードに作用的に結合されるプルアップ装置、プルアップ装置と第二の電圧ノードとの間に作用的に結合されるプルダウン装置を備えており、プルアップ及びプルダウン装置は、入力電圧信号を受信するために結合され、出力ノードは、プルアップ装置とプルダウン装置の中間にある。
【０００５】
更に本実施の形態で開示されるのは、集積回路の入力バッファであり、この入力バッファは、入力電圧信号を受信するための入力端子、入力バッファがその動作フェーズにあるとき入力電圧信号に応答して出力電圧信号を供給するための出力端子、及び、二者択一的に動作のキャリブレーションフェーズにある間に基準電圧信号を入力バッファに供給するための基準電圧端子を有している。
【０００６】
また、本実施の形態で開示されるのは、入力及び基準電圧入力を有する集積回路装置の入力バッファを動作するための方法であり、本方法は、入力電圧入力の第一の電圧が基準電圧入力の第二の電圧に実質的に等しいときに、第一のレベルのスルー電流を入力バッファの出力ノードに供給するステップ、及び第一の電圧が第二の電圧に実質的に等しくないときに、第二の低いレベルのスルー電流を出力ノードに供給するステップを有している。
【０００７】
なお、更に開示されるのは、集積回路装置であって、この集積回路装置は、集積回路装置の少なくとも１つの入力ピンに結合される少なくとも２つの入力バッファを備えている。特定の実施の形態では、入力バッファは、動作フェーズ又は動作のキャリブレーションフェーズにある。
【０００８】
本発明の上述された特徴及び目的、他の特徴及び目的、並びにそれらに付随する問題点は、より明らかとなり、本発明それ自身は、添付図面と共に行われる好適な実施の形態に関する以下の説明を参照することで最良に理解されるであろう。
【発明を実施するための最良の形態】
【０００９】
図１を参照して、ライン１０２の一方の入力として信号ＶINを有し、ライン１０４の別の入力として信号ＶREFを有する差動増幅器の形式で、従来の入力バッファ１００の概念的な回路図が示されている。従来の入力バッファ１００は、図示されるようにライン１０６に出力信号ＯＵＴを提供する。
【００１０】
従来の入力バッファ１００は、トランジスタ１０８のソースに接続される供給電圧ＶCCとトランジスタ１１０のソースでのノードＶTAILとの間に結合されるＮチャネルトランジスタ１１０と直列に接続されるＰチャネルトランジスタ１０８を備えている。共通に接続されたトランジスタ１０８及び１１０（ノードＶPG）のドレイン端子は、トランジスタ１０８のゲートに接続されており、トランジスタ１１０のゲートは、ライン１０４の信号ＶREFを受信するために接続されている。
【００１１】
同様に、Ｐチャネルトランジスタ１１２は、トランジスタ１１２のソースに接続されたＶCCとトランジスタ１１４のソースでのノードＶTAILとの間に結合されたＮチャネルトランジスタ１１４と直列に接続されている。共通に接続されたトランジスタ１１２及び１１４のドレイン端子は、信号ＯＵＴＢ（出力バー）を提供する。トランジスタ１１２のゲートは、ノードＶPGに接続されており、トランジスタ１１０のゲートは、ライン１０２の信号ＶINを受信するために接続される。ノードＶTAILは、回路グランドＶSSに結合される電流源１１６に接続されており、信号ＯＵＴＢは、出力信号ＯＵＴを供給するためにインバータ１１８の入力に供給される。
【００１２】
機能的に、信号ＶINがレベルＶREFを超えて上昇するとき、信号ＯＵＴＢは「ロウ“ｌｏｗ”」になり、出力信号ＯＵＴを「ハイ“ｈｉｇｈ”」にする。ＶINがレベルＶREF以下に遷移するとき、信号ＯＵＴＢは「ハイ“ｈｉｇｈ”」になり、信号ＯＵＴを「ロウ“ｌｏｗ”」にする。従来の入力バッファ１００により引き出される電流の量は、電流源１１６により制限され、提供することができる電流の量を増加することで、従来の入力バッファ１００の速度を向上させることに役立つ。
【００１３】
図２を更に参照して、本発明の実施の形態に係る、高速かつ低電力の入力バッファ２００の代表的な概念的な回路図が示されている。入力バッファ２００は、ライン２０２の信号ＶINを受信し、ライン２０４の信号ＶREFを受信し、ライン２０６に出力信号ＯＵＴを最終的に提供する。キャリブレーション信号ＣＡＬは、Ｎチャネルトランジスタ２１８のゲート端子に結合されるライン２０８に供給され、このＮチャネルトランジスタは、ライン２０４の信号ＶREFを受信するために結合される一方の端子、及びノードＶINPに結合される他方の端子を有している。同様にして、相補的なキャリブレーション信号ＣＡＬＢは、Ｎチャネルトランジスタ２２０のゲート端子に結合されるライン２１０に提供され、このＮチャネルトランジスタは、ライン２０２の信号ＶINを受信するために結合される一方の端子と、ノードＶINPに結合される他方の端子とを有している。
【００１４】
キャパシタ２２２及び２２４のペアは、それぞれ、ノードＶINPをノードＶSOPでＮチャネルトランジスタ２２６に結合し、ノードＶSOPでＮチャネルトランジスタ２２８に結合する。トランジスタ２２６及び２２８のゲートは、ライン２１２及び２１６のキャリブレーション信号ＣＡＬＰ及びＣＡＬＮをそれぞれ受信し、それらの残りの端子は、ノードＯＵＴＢに結合される。Ｐチャネルトランジスタは、ＶCCに結合されるそのソース端子、ノードＯＵＴＢに結合されるそのドレイン、ノードＶＳＯＰに結合されるそのゲートを有している。
【００１５】
対応するＮチャネルトランジスタ２３２は、ノードＯＵＴＢに結合されるそのドレイン端子、直列結合されたＮチャネルトランジスタ２３４を通して回路グランドに結合されるそのソース端子を有している。トランジスタ２３２のゲート端子は、ノードＶSONに結合され、トランジスタ２３４のゲート端子は、ライン２１４の信号ＣＡＬＰＢを受信する。ライン２１２の信号ＣＡＬＰは、Ｎチャネルトランジスタ２３６のゲート端子に結合され、このＮチャネルトランジスタは、ノードＯＵＴＢに結合される一方の端子と、抵抗２４０を通して回路グランドに結合される他方の端子を有している。ノードＯＵＴＢは、インバータ２３８を通して結合され、ライン２０６に出力信号ＯＵＴを提供する。従来の入力バッファ１００（図１）とは区別されるように、多数のキャリブレーション信号と共に、本発明の高速かつ低電力の入力バッファ２００が実現される。
【００１６】
図３を更に参照して、動作のキャリブレーションフェーズの間、ライン２０８の信号ＣＡＬは、はじめに「ハイ」になり、ライン２１０の相補的な信号ＣＡＬＢは、「ロウ」になる。その後、ライン２１２の信号ＣＡＬＰは、「ハイ」になり、ライン２１４の相補的な信号ＣＡＬＰＢは「ロウ」になる。トランジスタ２３０を流れる電流が抵抗２４０を流れる電流に等しくなるまで、ノードＯＵＴＢは、トランジスタ２３６を通して抵抗２４０により「ロウ」に引かれる。抵抗２４０の値は、トランジスタ２３０が最適な電流の量を引き出すために有利にも選択される場合がある。なお、抵抗２４０の機能は、たとえば、トランジスタ２３６について比較的長いチャネル長、狭い幅のトランジスタで置き換え、これにより抵抗２４０の必要性を回避するような、適切な電流源を与える他の技術を通して実現される場合がある。
【００１７】
このとき、トランジスタ２２６は「オン」であるので、ノードＶOSPの電圧は、ノードＯＵＴＢでの電圧に等しく、ここでＶOSPは、トランジスタ２３０のゲートでの電圧である。ノードＶOSPとＶCCとの間の電位差は、トランジスタ２３０のゲート−ソース間電圧ＶGSであり、温度及びトランジスタ２３０のプロセスバリエーションの関数である。
【００１８】
次いで、ライン２１２の信号ＣＡＬＰは、「ロウ」にされ、ライン２１４及び２１６のそれぞれの信号ＣＡＬＰＢ及びＣＡＬＮは、「ハイ」になる。トランジスタ２３０を流れる電流は、トランジスタ２３０のＶGSにより主に決定され、したがって、トランジスタ２３２を流れる電流がトランジスタ２３０を流れる電流に等しくなるまで、ノードＯＵＴＢでの電圧は上昇する。次いで、ライン２１６の信号ＣＡＬＮは「オン」にされる。このとき、ノードＶOSP及びＶOSNでの電圧は、トランジスタ２３０及び２３２のそれぞれのゲート電圧である。トランジスタ２３２を流れる電流の量は、トランジスタ２３０を流れる電流の量に整合される。次いで、ライン２０８の信号ＣＡＬは、「ロウ」になり、ライン２１０の信号ＣＡＬＢは、「ハイ」になり、ノードＶINPでの電圧をＶINのレベルにする。
【００１９】
ＶINがＶREFのレベルから上昇するにつれて、トランジスタ２３０を流れる電流は減少し、トランジスタ２３２を流れる電流は増加する。これに応じて、ＶINのレベルがＶREFのレベルから下降するにつれて、トランジスタ２３０を流れる電流は増加し、トランジスタ２３２を流れる電流は減少する。
【００２０】
例示される高速かつ低電力の入力バッファ２００の代表的な実施の形態では、両方のトランジスタ２３０及び２３２のＶGSは、ＶINに直接応答して変化し、ノードＯＵＴＢに供給される大きな差動電流を生じる。対照的に、従来の入力バッファ１００（図１）におけるトランジスタ１１４のＶGSは、ＶINとともに変化するが、ＶGSの変動は、ノードＶTAILの電圧における変化によりずれる。トランジスタ１１２のＶGSは、トランジスタ１１０のＶGSを変化させ、これによりノードＶPGの電圧を変化させるノードＶTAILの電圧の変化の結果としてのみ変化する。
【００２１】
さらに、従来の入力バッファ１００のＡＣプルアップ電流又はプルダウン電流は、近似的に電流源１１６の電流の設定レベルに制限されるが、本発明の高速かつ低電力の入力バッファ２００は、そのように制限されない。実際に、入力バッファ２００の最大のスルー電流は、ＶINがＶREFに等しいときに生じる。ＶINのレベルが増加するにつれて、トランジスタ２３０は「オフ」に遮断され、トランジスタ２３２は「オン」になる。トランジスタ２３２の駆動電流は、トランジスタ２３２のＶGSにより主に決定され、したがって、ノードＯＵＴＢは、ＶSSにほぼ等しくなるまで「ロウ」に駆動される。
【００２２】
ＶINのレベルが減少するにつれて、トランジスタ２３２は「オフ」に遮断され、トランジスタ２３０は「オン」になる。トランジスタ２３０の駆動電流は、トランジスタ２３０のＶGSにより主に決定され、したがって、ノードＯＵＴＢは、ＶCCのレベルにほぼ等しくなるまで「ハイ」に駆動される。
【００２３】
図３で特に示されるように、（時間ｔ1からｔ2への）動作フェーズの間、信号ＣＡＬは論理レベル「ロウ」であって、相補的な信号ＣＡＬＢは論理レベル「ハイ」にあるのに対し、信号ＣＡＬＰ及びＣＡＬＮは、論理レベル「ロウ」であって、信号ＣＡＬＰＢは、論理レベル「ハイ」にある。更に決定されるように、入力バッファ２００は、時間の１００％（すなわち、時間ｔ0からｔ1までと時間ｔ2からｔ3まで）を利用可能ではなく、このことは、同様なことを利用した集積回路のための仕様がキャリブレーション時間周期を与える場合に機能的な制約を置くか、それぞれの入力について２つの入力バッファ２００を利用した設計を実現する。後者の例では、２つの入力バッファ２００のうちの一方が較正される一方で、他方が使用される。要求されるオンチップダイエリアの観点での幾分かのペナルティを表面的に現しているが、実際に、入力バッファは、集積回路のボンディングパッド及び関連されるＥＳＤ（Electro  Static  Discharge）回路に比較して物理的に非常に小さい。結果的に、２つの入力バッファ２００を集積回路装置パッド（又はピン）当たり提供することは、現実に、多くのペナルティではない。
【００２４】
図４を更に参照して、一方が較正されて他方が利用されるのを可能にする２つの高速かつ低電力の入力バッファ２００Ａ及び２００Ｂが利用される、本発明に係るシステム４００の可能性のある実現に関する代表的な機能ブロック図が示されている。図示されるように、共通の入力ラインＩＮは、ラインＩＮＡ及びＩＮＢのそれぞれの相補的な金属酸化膜半導体（ＣＭＯＳ）伝送（又は「パス」）ゲート４０２INA及び４０２INBを通して、入力バッファ２００Ａ及び２００Ｂに供給されている。次いで、ラインＯＵＴＡ及びＯＵＴＢの入力バッファ２００Ａ及び２００Ｂからの出力は、対応するＣＭＯＳ伝送ゲート４０２OUTA及び４０２OUTBを通して共通の出力ラインＯＵＴに供給される。
【００２５】
例示されるように、及び以下に更に十分に記載されるように、伝送ゲート４０２INA及び４０２INBは、それぞれ、相補的な信号ＩＮＡＰ／ＩＮＡＮ及びＩＮＢＰ／ＩＮＢＮを受信する。同様に、伝送ゲート４０２OUTA及び４０２OUTBは、それぞれ、相補的な信号ＯＵＴＡＰ／ＯＵＴＡＮ及びＯＵＴＢＰ／ＯＵＴＢＮを受信する。
【００２６】
動作において、入力バッファ２００Ａが較正される一方で、バッファ２００Ｂが使用される。両方の入力バッファ２００Ａ及び２００Ｂは、これらの例ではパラレルに使用される場合があり、ノードＯＵＴＡ及びＯＵＴＢは、同じデータを出力する。このことは、伝送ゲート４０２OUTAをオンにする前に、伝送ゲート４０２INAをオンにすることで保証される場合がある。
【００２７】
図５を更に参照して、前の図に示された入力及び出力ゲート信号の相対的なタイミングを例示する、代表的な波形図が与えられている。図示されるように、様々なパスゲート４０２へのゲート信号のタイミングは、信号ＩＮＡＰ及びＩＮＡＮがＯＵＴＡＰ及びＯＵＴＡＮがアサート“asserted”された後にアサートされ、前者の信号は後者の信号がデアサート“de-asserted”される前にデアサートされる。同様にして、信号ＩＮＢＰ及びＩＮＢＮは、ＯＵＴＢＰ及びＯＵＴＢＮがアサートされた後にアサートされ、次いで、前者の信号は後者の信号自身がデアサートされる前にデアサートされる。
【００２８】
本発明に従って入力バッファ２００を較正するために必要な頻度は、ノードＶOSP及びＶOSN（図２）からのリーケージ、並びにキャパシタ２２２及び２２４の関数である。実際に、入力バッファ２００がキャリブレーションモードにないときに動作することができるのと同じ高さの頻度でのキャリブレーションを試みることは困難である。したがって、キャリブレーションサイクルの始動のために、低い周波数が一般に望まれる。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置と共に使用されたとき、例として、セルフリフレッシュモード信号が利用される場合がある。ＳＤＲＡＭ（Synchronous  RAM）又はＳＲＡＭ（Synchronous  Static  Random  Access  Memory）のようなクロックが供給される装置について、クロックカウンタの出力は使用される場合がある。
【００２９】
なお、トランジスタ２３０及び２３２のキャリブレーションのオーダー（図２；前者がはじめに較正され、後者が続く）は、記載及び例示される入力バッファ２００の実施の形態に必要とされる僅かな変更で逆にされる。さらに、ノードＶOSN及びＶOSPは、ＶSS以下で、又はＶCCを超えて、それぞれ交互に結合される場合がある。トランジスタ２２６及び２２８のボディボルテージは、それらのソース／ドレイン接合へのボディの順方向バイアスを妨げるために選択されることが勧められる。
【００３０】
特定の回路及び装置のタイプと共に本発明の原理が先に説明されたが、上述された説明は、例示であって、本発明の範囲を制限するものではないことが明確に理解されるべきである。特に、上述された開示の教示は、関連する分野における当業者に対して他の変更を示唆することが認識される。かかる変更は、本質的に既に知られている他の機能であって、本実施の形態で既に記載された機能の代わりに使用されるか、本実施の形態で既に記載された機能に加えて使用される場合がある他の機能を含んでいる場合がある。特定の機能の組み合わせに対して、この出願において請求項が定型化されているが、請求項で現在特許請求されるものと同じ発明に関連するか否か、本発明により直面されるのと同じ技術的な問題の一部又は全部を緩和するか否かで、本実施の形態の開示の範囲は、関連する分野における当業者にとって明らかである、明示的又は暗黙的、若しくはその一般的な構成又は変更のいずれかで開示される新たな機能又は機能の組み合わせを含んでいる。
【００３１】
出願人は、本発明の係属の間、又は本発明から導出される更なる出願の係属の間に、かかる機能及び／又はかかる機能の組み合わせに対する新たな請求項を定型化するための権利を確保している。
【００３２】
本実施の形態で使用されるように、用語「備える“comprises”」、「備えている“comprising”」、又は「その他の変形例」は、所定のエレメントの説明を含むプロセス、方法、製品又は装置がそれらのエレメントのみを必ずしも含むわけではなく、明示的に説明されていないか若しくはかかるプロセス、方法、製品又は装置に固有な他のエレメントを含むように、排除するものではない包含をカバーすることが意図されている。本発明における記載のいずれも、特定のエレメント、ステップ、又は機能が、特許請求の範囲に含まれなければならない本質的なエレメントであることを含むとして読まれるべきではなく、特許性された内容の範囲は、許可された請求項によってのみ定義される。さらに、特許請求の範囲のいずれも、正確なフレーズ「〜のための手段“means  for”」が利用され、分詞が続かない場合には、35  USC  Sect.  112の第６パラグラフを援用することが意図されている。
【図面の簡単な説明】
【００３３】
【図１】ＶREFを一方の入力としてＶINを別の入力として有する差動増幅器の構成での従来の入力バッファを概念的に示す回路図である。
【図２】ＶREF及びＶIN入力信号と共に多数のキャリブレーション信号を利用する、本発明の実施の形態に係る高速かつ低電力の入力バッファを概念的に示す回路図である。
【図３】図２で示されるキャリブレーション信号の相対的なタイミングを例示する代表的な波形図である。
【図４】一方がキャリブレーションされ、他方が利用されるのを可能にする、２つの高速かつ低電力の入力バッファが利用される本発明に係る集積回路装置のためのシステムの可能性のある実現に関する代表的な機能ブロック図である。
【図５】図４で示される入力及び出力ゲート信号の相対的なタイミングを例示する代表的な波形図である。
【符号の説明】
【００３４】
１００：入力バッファ
１０８，１１２：Ｐチャネルトランジスタ
１１０，１１４：Ｎチャネルトランジスタ
１１６：電流源
１１８：インバータ
２００：入力バッファ
２１８，２２０，２２６，２２８，２３２，２３４，２３６：Ｎチャネルトランジスタ
２３８：インバータ
２２２，２２４：キャパシタ
２４０：抵抗
４０２INA，４０２INB，４０２OUTA，４０２OUTB：ＣＭＯＳ伝送ゲート
２００Ａ，２００Ｂ：入力バッファ
【図１】
2006279914.tif 000003
【図２】
2006279914.tif 000004
【図３】
2006279914.tif 000005
【図４】
2006279914.tif 000006
【図５】
2006279914.tif 000007