(57)【要約】【課題】不純物濃度を低減せずにドリフト部分の電界を緩和し高耐圧で低いオン抵抗の半導体装置を実現する。【解決手段】絶縁性の半導体基板上に形成したボディ領域とドレイン領域の間に定格電圧を印加したとき、ボディ領域とドレイン領域の間に挟まれたｐ型とｎ型の２つのドリフト領域が完全に空乏化するように両者の厚さを選定する。【選択図】図１
2006303543.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗のワイドギャップ半導体の基板上に形成した少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同様の厚さと同様の不純物濃度を有する少なくとも１つの第２の導電型の第２のドリフト領域、
前記第１及び第２のドリフト領域に共に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域の少なくとも一方に接するように形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の一部に形成した第１の導電型の領域、
前記ボディ領域及び前記第１の導電型の領域に設けた第２の電極、及び
前記第１のドリフト領域及び前記ボディ領域に形成した制御電極を備え、
前記第１及び第２のドリフト領域の厚さが、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定されたことを特徴とするワイドギャップ半導体装置。
【請求項２】
前記制御電極が絶縁膜を介して前記第１のドリフト領域、前記ボディ領域及び前記第１の導電型の領域に当接するように設けられたことを特徴とする請求項１記載のワイドギャップ半導体装置。
【請求項３】
前記基板と第１のドリフト領域の間に設けられ、前記埋込領域に接する第３のドリフト領域を更に有する請求項１記載のワイドギャップ半導体装置。
【請求項４】
前記第１のドリフト領域の厚さが、前記第２のドリフト領域及び第３のドリフト領域の厚さより厚いことを特徴とする請求項３記載のワイドギャップ半導体装置。
【請求項５】
前記埋込領域が基板に接していることを特徴とする請求項１、３又は４記載のワイドギャップ半導体装置。
【請求項６】
高抵抗のワイドギャップ半導体の基板上に形成した少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同様の厚さと同様の不純物濃度を有する少なくとも１つの第２の導電型の第２のドリフト領域、
前記基板、及び前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域の少なくとも一方に接するように形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の一部に形成した第１の導電型の領域、
前記ボディ領域及び前記第１の導電型の領域に設けた第２の電極、及び
前記基板、第１のドリフト領域及びボディ領域に絶縁膜を介して形成した制御電極を備え、
前記第１及び第２のドリフト領域の厚さが、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定されたことを特徴とするワイドギャップ半導体装置。
【請求項７】
前記制御電極が、前記第１及び第２のドリフト領域を貫通して前記基板に達するトレンチの内壁に絶縁膜を介して形成されたことを特徴とする請求項１又は６記載のワイドギャップ半導体装置。
【請求項８】
前記ボディ領域を、前記第１及び第２のドリフト領域に接するように形成した、請求項１記載のワイドギャップ半導体装置。
【請求項９】
高抵抗のワイドギャップ半導体の基板上に形成した第２の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第１の導電型の第２のドリフト領域、
前記基板、及び前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記基板及び前記第１及び第２のドリフト領域に接するように形成した第２の導電型のボディ領域、
前記ボディ領域の一部に形成した第１の導電型の領域、
前記領域及びボディ領域に設けた第２の電極、及び
前記ボディ領域に絶縁膜を介して設けた制御電極を備え、
前記第１及び第２のドリフト領域の厚さが、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定されたことを特徴とするワイドギャップ半導体装置。
【請求項１０】
高抵抗のワイドギャップ半導体の基板上に形成した少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する少なくとも１つの第２の導電型の第２のドリフト領域、
前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域に接するように前記第１のドリフト領域内に形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の１部分に形成した第１の導電型の領域、
前記領域に設けた第２の電極、及び  
前記第１のドリフト領域の第２のボディ領域及び前記領域上に絶縁膜を介して設けた制御電極を備え、
前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とするワイドギャップ半導体装置。
【請求項１１】
高抵抗の第１の種類の材料を用いたワイドギャップ半導体の基板上に形成した、低抵抗の第２の種類の材料を用いた少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第２の種類の材料を用いた少なくとも１つの第２の導電型の第２のドリフト領域、
前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域に接するように形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の一部に形成した第１の導電型の領域、
前記領域に設けた第２の電極、及び
前記ボディ領域を貫通して前記第１のドリフト領域に達するトレンチの内壁面に絶縁膜を介して設けた制御電極を備え、
前記第１及び第２のドリフト領域の厚さが、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定されたことを特徴とするワイドギャップ半導体装置。
【請求項１２】
前記第１の種類の材料が、バナジュームを含んだＳｉＣ、サファイア及びクロムを含んだガリウム砒素から選択した１種の材料であり、
前記第２の種類の材料が、ＳｉＣ、ダイヤモンド、ガリウムナイトライド、アルミニュウムナイトライド及び硫化亜鉛から選択した１種の材料である請求項１１記載のワイドギャップ半導体装置。
【請求項１３】
前記ワイドギャップ半導体基板の材料が、バナジュームを含んだＳｉＣ、サファイア及びクロムを含んだガリウム砒素から選択した１種の材料であり、
前記第１及び第２のドリフト領域及びボディ領域の材料が、ＳｉＣ、ダイヤモンド、ガリウムナイトライド、アルミニュウムナイトライド及び硫化亜鉛から選択した１種の材料である請求項１、６、９又は１０記載のワイドギャップ半導体装置。
【請求項１４】
高抵抗のワイドギャップ半導体の基板上に形成した少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同様の厚さと同様の不純物濃度を有する少なくとも１つの第２の導電型の第２のドリフト領域、
前記第１及び第２のドリフト領域に共に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域の少なくとも一方に接するように形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の一部に形成した第１の導電型の領域、
前記ボディ領域及び前記第１の導電型の領域に設けた第２の電極、及び
前記第１のドリフト領域及び前記ボディ領域に形成した制御電極を備え、
前記第１及び第２のドリフト領域の厚さが、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定されたことを特徴とする半導体装置。
【請求項１５】
前記制御電極が絶縁膜を介して前記第１のドリフト領域、前記ボディ領域及び前記第１の導電型の領域に当接するように設けられたことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記基板と第１のドリフト領域の間に設けられ、前記埋込領域に接する第３のドリフト領域を更に有する請求項１４記載の半導体装置。
【請求項１７】
前記第１のドリフト領域の厚さが、前記第２のドリフト領域及び第３のドリフト領域の厚さより厚いことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記埋込領域が基板に接していることを特徴とする請求項１４、１６又は１７記載の半導体装置。
【請求項１９】
高抵抗のワイドギャップ半導体の基板上に形成した少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同様の厚さと同様の不純物濃度を有する少なくとも１つの第２の導電型の第２のドリフト領域、
前記基板、及び前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域の少なくとも一方に接するように形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の一部に形成した第１の導電型の領域、
前記ボディ領域及び前記第１の導電型の領域に設けた第２の電極、及び
前記基板、第１のドリフト領域及びボディ領域に絶縁膜を介して形成した制御電極を備え、
前記第１及び第２のドリフト領域の厚さが、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定されたことを特徴とする半導体装置。
【請求項２０】
前記制御電極が、前記第１及び第２のドリフト領域を貫通して前記基板に達するトレンチの内壁に絶縁膜を介して形成されたことを特徴とする請求項１４又は１９記載の半導体装置。
【請求項２１】
前記ボディ領域を、前記第１及び第２のドリフト領域に接するように形成した、請求項１４記載の半導体装置。
【請求項２２】
高抵抗のワイドギャップ半導体の基板上に形成した少なくとも１つの第２の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する少なくとも１つの第１の導電型の第２のドリフト領域、
前記基板、及び前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記基板及び前記第１及び第２のドリフト領域に接するように形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の一部に形成した第１の導電型の領域、
前記領域及びボディ領域に設けた第２の電極、及び
前記ボディ領域に絶縁膜を介して設けた制御電極を備え、
前記第１及び第２のドリフト領域の厚さが、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定されたことを特徴とする半導体装置。
【請求項２３】
高抵抗のワイドギャップ半導体の基板上に形成した少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する少なくとも１つの第２の導電型の第２のドリフト領域、
前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域に接するように前記第１のドリフト領域内に形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の１部分に形成した第１の導電型の領域、
前記領域に設けた第２の電極、及び
前記第１のドリフト領域の第２のボディ領域及び前記領域上に絶縁膜を介して設けた制御電極を備え、
前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする半導体装置。
【請求項２４】
高抵抗の第１の種類の材料を用いたワイドギャップ半導体の基板上に形成した、低抵抗の第２の種類の材料を用いた少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第２の種類の材料を用いた少なくとも１つの第２の導電型の第２のドリフト領域、
前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、
前記埋込領域に形成した第１の電極、
前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域に接するように形成した少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域の一部に形成した第１の導電型の領域、
前記領域に設けた第２の電極、及び
前記ボディ領域を貫通して前記第１のドリフト領域に達するトレンチの内壁面に絶縁膜を介して設けた制御電極を備え、
前記第１及び第２のドリフト領域の厚さが、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定されたことを特徴とする半導体装置。
【請求項２５】
前記第１の種類の材料が、バナジュームを含んだＳｉＣ、サファイア及びクロムを含んだガリウム砒素から選択した１種の材料であり、
前記第２の種類の材料が、ＳｉＣ、ダイヤモンド、ガリウムナイトライド、アルミニュウムナイトライド及び硫化亜鉛から選択した１種の材料である請求項２４記載の半導体装置。
【請求項２６】
前記ワイドギャップ半導体基板の材料が、バナジュームを含んだＳｉＣ、サファイア及びクロムを含んだガリウム砒素から選択した１種の材料であり、
前記第１及び第２のドリフト領域及びボディ領域の材料が、ＳｉＣ、ダイヤモンド、ガリウムナイトライド、アルミニュウムナイトライド及び硫化亜鉛から選択した１種の材料である請求項１４、１９、２２又は２３記載の半導体装置。
【請求項２７】
高抵抗のワイドギャップ半導体の基板上に形成した少なくとも１つの第１の導電型の第１のドリフト領域、
前記第１のドリフト領域の上の一部分に形成した少なくとも１つの第２の導電型の第２のドリフト領域、
前記第１のドリフト領域の上の一部分に形成した、第２の導電型の第２のドリフト領域の不純物濃度に等しいか高い不純物濃度を有する少なくとも１つの第２の導電型のボディ領域、
前記ボディ領域に形成した高不純物濃度を有する第１の導電型の領域、
前記第１のドリフト領域及び第２のドリフト領域に接して形成した、前記第１のドリフト領域及び第２のドリフト領域よりも高い不純物濃度を有する少なくとも１つの第１の導電型の第１の埋込領域、
前記第１の導電型の第１の埋込領域に接して形成した、高不純物濃度を有する少なくとも１つの第２の導電型の第２の埋込領域、
前記第１の導電型の領域に形成した第１の電極、
前記第２の導電型の第２の埋込領域に形成した第２の電極、及び
前記第１のドリフト領域、ボディ領域、第１の領域に絶縁膜を介して対向する制御電極、
を備えたバイポーラ半導体装置であって、
前記第１のドリフト領域と第２のドリフト領域の厚さが実質的に等しく、それぞれの厚さがそれぞれの長さより小さく、
前記第１の電極と第２の電極間に定格電圧に近い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に空乏層となるように前記第１及び第２のドリフト領域の厚さが選定されたことを特徴とするワイドギャップ半導体装置。  
【請求項２８】
前記半導体装置が１個の基板に複数個形成され、各半導体装置の同種の電極がそれぞれ共通に接続されたことを特徴とする請求項１、６、９、１０、１１、１４、１９、２２、２３、２４又は２７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に高耐圧のパワー半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（以下、ＳｉＣと記す）に代表されるワイドギャップ半導体材料は、珪素（以下、Ｓｉと記す）の半導体材料に比べて絶縁破壊電界強度が大きいためにＳｉの場合と同じ不純物濃度でより高い耐圧を実現できる。更に、低損失を保ちつつ高耐圧にでき、且つ２５０℃以上の高温でも動作し、熱伝導も良いという利点があり、次世代のパワー半導体の材料として期待されている。
【０００３】
このＳｉＣを用いた、図１５に示すような構造のパワーＭＯＳＦＥＴが、１９９８年出版の論文集であるProceedings of the 10th International Symposium on Power Semiconductor Devices & ICs の１１９頁から１２２頁に示されている（非特許文献１）。このパワーＭＯＳＦＥＴはトレンチゲート型ＭＯＳＦＥＴと呼ばれており、ｎ型ＳｉＣ半導体基板１０１の上にエピタキシャル法でｎ型ドリフト層１０２が形成される。ｎ型ドリフト層１０２の上にｐ型ボディ領域１０３が形成され、更に、ｐ型ボディ層の所定領域にｎ型ソース領域１０４が形成されている。ｎ型ソース領域１０４とｐ型ボディ領域１０３からｎ型ドリフト領域１０２に達する凹部１１０が形成され、凹部１１０にゲート絶縁膜１０５を介してゲート電極１０６が形成されている。ｎ型ソース領域１０４の上にはソース電極１０７が形成されている。またｎ型ＳｉＣ半導体基板の下面にはドレイン電極１０８が形成されている。
【０００４】
ソースＳとドレインＤ間にキャリアを流すチャネルは以下のようにして形成される。すなわちゲート電極１０６に電圧を印加し、ゲート電極１０６と凹部１１０の側壁部分のｐ型ボディ領域１０３とに挟まれたゲート絶縁膜１０５に電界を与える。これにより、ゲート絶縁膜１０５に接するｐ型ボディ領域１０３の表面付近の導電型がｎ型に反転しチャネルが形成される。この構造により、ＳｉのパワーＭＯＳＦＥＴの理論限界を超えた性能、すなわち、耐圧１４００Ｖで単位面積あたり３１１ｍΩｃｍ２の低いオン抵抗が得られる。
【０００５】
近年、高耐圧パワー出力素子に制御回路や保護回路を組合せて一体化した高耐圧パワーＩＣの開発・実用化が進められ、高耐圧半導体装置の小型化・インテリジェント化に貢献している。高耐圧パワーＩＣの出力素子の種類としては低損失化の点からＩＧＢＴやサイリスタに代表されるバイポーラ半導体装置が注目されている。バイポーラ半導体装置は電導度変調の効果により、ＭＯＳＦＥＴやＳＩＴに代表されるモノポーラ半導体装置に比べて半導体装置の内部抵抗を大幅に低減でき、大幅な低損失化が図れるという利点がある。高耐圧パワー出力素子の構造としては縦型構造と横型構造があるが、制御回路などとの組合せや集積化が容易な点から主に横型構造が採用されている。図１６はＳｉを用いて構成された典型的な横型構造のＩＧＢＴであり、１９９６年に開催された国際学会の論文集Proceedings of the ８th International Symposium on Power Semiconductor Devices & ICs の１０１頁から１０４頁に渡って開示されている（非特許文献２）。
【０００６】
前記のＩＧＢＴは、Ｓｉ基板２０１の上にＳｉＯ２絶縁膜２１３を形成し、ついでｎ型ドリフト領域２０２を積層している。積層されたドリフト領域２０２の右端にｐ型ボディ領域２０４が形成され、その内部にｎ型エミッタ領域２０５とｐ型コンタクト領域２１４が形成されている。エミッタ領域２０５にエミッタ電極２１８が形成され、コンタクト領域２１４にベース電極２２０が形成されている。また、ゲート酸化膜２１０を介してｐ型ボディ領域２０４の上にゲート電極２１１が設けられている。ドリフト領域２０２の左端にはｎ型バッファー領域２０６、ｐ型コレクタ領域２０７及びアノード電極２１９が順次設けられている。
【０００７】
このＩＧＢＴのオフ時の動作は次のとおりである。アノード電極２１９の電位がエミッター電極２１８の電位より高い状態になるように高電圧を印加した時、ｐ型ボディ領域２０４とｎ型ドリフト領域２０２で形成する接合が逆バイアスされ空乏層が主にｎ型ドリフト領域２０２内に拡がる。空乏層内の電界は接合付近で最大となりｎ型バッファー領域２０６に向かって漸減している。印加電圧を更に高くすると空乏層は更にｎ型バッファー領域２０６に向かって拡がり上記の接合付近の最大電界も高くなってゆく。最大電界がＳｉＣの絶縁破壊電界である約０．３ＭＶ／ｃｍに達する印加電圧がこのＩＧＢＴの降伏耐圧である。
【０００８】
一方、オン時の動作は次のとおりである。アノード電極２１９の電位がエミッタ電極２１８の電位より高くなるように電圧を印加した状態でゲート電極２１１にしきい値電圧以上の高い電圧を印加すると、ゲート電極２１１の下のｐ型ボディ領域２０４の表面に電子が集められ反転層が形成される。その結果、ｎ型エミッタ領域２０５から反転層を経て電子が流れる。この電子の一部はｎ型ドリフト領域２０２を通ってｎ型バッファー領域２０６に達し、ｐ型コレクタ領域２０７からの正孔の注入を促す。注入された正孔はｎ型ドリフト領域２０２を通ってｐ型ボディ領域２０４に達しエミッタ電極２１８から流出する。このとき、ｎ型ドリフト領域２０２内には電子と正孔の両方が存在することになり伝導度変調が生じる。これによりドリフト領域の抵抗を著しく低減させることができる。その結果、ＭＯＳＦＥＴに比べて高耐圧であるにもかかわらず低オン抵抗すなわち低損失の半導体装置が実現できる。
【０００９】
本従来例の降伏電圧は３４０Ｖ、電流容量は２Ａである。２００Ａ／ｃｍ２の電流密度でのオン電圧は２．０Ｖであり、ビルトイン電圧より高い電圧範囲でのオン抵抗は４６．６ｍΩｃｍ２である。
【非特許文献１】１９９８年出版の論文集であるProceedings of the 10th International Symposium on Power Semiconductor Devices & ICs の１１９頁から１２２頁
【非特許文献２】１９９６年に開催された国際学会の論文集Proceedings of the ８th International Symposium on Power Semiconductor Devices & ICs の１０１頁から１０４頁
【発明の開示】
【発明が解決しようとする課題】
【００１０】
半導体装置を、産業用の大容量インバータや新幹線及び電車などの電鉄用途のインバータ、あるいは電力事業用電力変換装置等に用いるには、更に高耐圧で低損失のものが必要とされる。しかし、図１５のようなトレンチゲート型ＭＯＳＦＥＴで高耐圧化を図ろうとすると、ドレイン領域の不純物濃度を下げて空乏層を拡げ電界を低減させる必要がある。その結果、ドレイン領域の抵抗が大きくなり、半導体装置をオンさせて電流を流す際のオン抵抗が高くなり低損失化が困難になる。また、凹部１１０の底部に電界が集中しやすく、高耐圧化が難しい。ＳｉＣやＳｉを用いた半導体装置では、絶縁破壊電界が高いために通常ドリフト層１０２の不純物濃度を高くしてオン抵抗を低くするが、その場合は凹部１１０の底部のゲート絶縁膜１０５の電界が高くなり、高耐圧化が難しい。
【００１１】
図１６に示すＳｉ−ＩＧＢＴは、降伏電圧が低く、産業用の高圧インバータや新幹線の電車などの電鉄用途のインバータ、電力事業用の高圧電力変換装置等に用いるには耐圧が不足であり、更なる高耐圧が必要である。図１６の構造で高耐圧化を図ろうとすると、ドリフト領域２０２の不純物濃度を下げて空乏層を拡げ電界を低減する必要がある。しかしこのようにするとドリフト領域２０２の抵抗が大きくなり、半導体装置をオンさせて電流を流す際のオン抵抗が高くなり低損失化が困難になってしまう。例えば、１０００Ｖ以上の降伏電圧にするとビルトイン電圧より高い電圧範囲でのオン抵抗は４００ｍΩｃｍ２以上になり、２０００Ｖ以上の降伏電圧にすると２５００ｍΩｃｍ２以上になる。
【００１２】
本発明は、ドレイン領域の不純物濃度を低減させずにドレイン領域の電界を緩和し、オン抵抗を低くする一方、耐圧が高く、また信頼性も高い高耐圧の半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明のワイドギャップ半導体装置は、高抵抗のワイドギャップ半導体の基板上に形成した第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と同様の厚さと同様の不純物濃度を有する第２の導電型の第２のドリフト領域、前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域の少なくとも一方に接するように形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記ボディ領域及び前記第１の導電型の領域に設けた第２の電極、及び前記第１のドリフト領域及び前記ボディ領域に形成した制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００１４】
本発明の他の観点のワイドギャップ半導体装置は、高抵抗のワイドギャップ半導体の基板上に形成した第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と同様の厚さと同様の不純物濃度を有する第２の導電型の第２のドリフト領域、前記基板、及び前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域の少なくとも一方に接するように形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記ボディ領域及び前記第１の導電型の領域に設けた第２の電極、及び前記基板、第１のドリフト領域及びボディ領域に絶縁膜を介して形成した制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００１５】
上記の両発明のワイドギャップ半導体装置では、第１の電極が高電位、第２の電極が低電位になるように電圧を印加すると、第１の導電型の領域と第２の導電型のボディ領域で形成される接合が順バイアスされるので、低電位領域が第２の導電型のドリフト領域に拡がる。また、埋込領域を介して高電位領域が第１の導電型のドリフト領域に拡がる。その結果、第１及び第２のドリフト領域で形成される第１の接合は逆バイアスされ第１及び第２の両ドリフト領域に空乏層が拡がる。埋込領域６と第２の導電型ドリフト領域３で構成される第２の接合も同時に逆バイアスされ、空乏層が第２の導電型の領域内に拡がる。また第２の導電型のボディ領域と第１の導電型のドリフト領域で形成される第３の接合も同時に逆バイアスされ、空乏層が第１の導電型のドリフト領域内に拡がる。このように、両ドリフト領域には四方から空乏層が拡がり、第２及び第３の接合が降伏する前に第１の導電型のドリフト領域と第２の導電型のドリフト領域がほぼ完全に空乏化するように薄くする。少なくとも、印加電圧が半導体装置の定格電圧に達する前にはドリフト領域は完全に空乏化する。その結果、少なくとも定格電圧付近の電圧が印加された際には、ドリフト領域と埋込領域６で構成される接合から、ドリフト領域２とボディ領域４で構成される接合までの電位の分布がほぼ等電位分布となり電界が両ドリフト領域全域に渡ってほぼ均一になる。この電界がワイドギャップ半導体の絶縁破壊電界Ｅｃに達するまで印加電圧を高くすることができるので高耐圧にできる。
【００１６】
更に、前記の構成では、耐圧は最大絶縁破壊電界と両ドリフト領域の長さできまり、両ドリフト領域の厚さには依存しない。両ドリフト領域の厚さを薄くするほど、不純物濃度を高くしても完全な空乏化ができ、高耐圧が得られる。一般に、空乏層の厚さと不純物濃度Ｎの間には、厚さが１／Ｎの０．５乗にほぼ比例するという関係がある。そこで両ドリフト領域の厚さを薄くし空乏層の厚さをこの範囲にすると、これによる不純物濃度の増大効果は著しい。すなわち、オン抵抗の低減効果が著しい。従来の構成の場合、ドリフト領域の厚さを薄くし不純物濃度を高くするとオン抵抗は低減できるが耐圧は非線形的に低下するため、単位面積あたりの抵抗ＲｏｎＳは耐圧の２．５乗に比例する関係となり、耐圧が大きくなるとＲｏｎＳは著しく大きくなる。本発明の構造では耐圧がドリフト領域の長さに比例するが厚さには依存しない。従って厚さを低減して耐圧を損ねることなく不純物濃度を低減させることによりオン抵抗の低減効果のみを享受でき、ＲｏｎＳは耐圧の１乗に比例する関係となる。従って、本発明の構造ではドリフト層の厚さを限界まで薄くした場合、耐圧１０００Ｖ以上の半導体装置では従来構造に比べて原理的にオン抵抗を２桁以上低減できるという大きな効果が生じる。このドリフト層の厚さの限界は、濃度を上げても第１の接合のビルトイン・ポテンシャルが存在するので、これによる空乏層が形成されるためにドリフト層の厚さをこの空乏層厚さ以下にしてもオン抵抗の低減効果はなくなるということから生じるものである。また、従来構造に比べて同じ電圧を印加した際には、本発明の構造の方が電界の局所集中が少なく最大電界が低いので信頼性が向上できる。
【００１７】
本発明の他の観点のワイドギャップ半導体装置は、高抵抗のワイドギャップ半導体の基板の上に形成した、複数組の、第１の導電型の第１のドリフト領域と第２の導電型の第２のドリフト領域との組、前記複数組の、前記第１及び第２のドリフト領域の組を貫通して前記基板に達する第１のトレンチの内壁面に形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記複数組の第１及び第２のドリフト領域の最上層のドリフト領域内に形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記第１のトレンチから所定距離だけ離れた位置に設けた、前記複数組の前記第１及び第２のドリフト領域、前記ボディ領域及び第１の導電型の領域を貫通して前記基板に達する第２のトレンチの内壁面に形成した絶縁膜、前記第２のトレンチの内壁面に前記絶縁膜を介して設けた制御電極、及び前記領域及びボディ領域に設けた第２の電極を備えている。
【００１８】
本発明の他の観点のワイドギャップ半導体装置は、高抵抗のワイドギャップ半導体の基板上に形成した第２の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第１の導電型の第２のドリフト領域、前記基板、及び前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記基板及び前記第１及び第２のドリフト領域に接するように形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記領域及びボディ領域に設けた第２の電極、及び前記ボディ領域に絶縁膜を介して設けた制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００１９】
本発明の他の観点のワイドギャップ半導体装置は、高抵抗のワイドギャップ半導体の基板上に形成した第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第２の導電型の第２のドリフト領域、前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域に接するように前記第１のドリフト領域内に形成した第２の導電型のボディ領域、前記ボディ領域の、１部分に形成した第１の導電型の領域、前記領域に設けた第２の電極、及び前記第１のドリフト領域の第２のボディ領域及び前記領域上に絶縁膜を介して設けた制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００２０】
本発明の他の観点のワイドギャップ半導体装置は、高抵抗の第１の種類の材料を用いたワイドギャップ半導体の基板上に形成した、低抵抗の第２の種類の材料を用いた第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第２の種類の材料を用いた第２の導電型の第２のドリフト領域、前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域に接するように形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記領域に設けた第２の電極、及び前記ボディ領域を貫通して、前記第１のドリフト領域に達するトレンチの内壁面に絶縁膜を介して設けた制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００２１】
本発明の半導体装置は、高抵抗のワイドギャップ半導体の基板上に形成した第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と同様の厚さと同様の不純物濃度を有する第２の導電型の第２のドリフト領域、前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域の少なくとも一方に接するように形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記ボディ領域及び前記第１の導電型の領域に設けた第２の電極、及び前記第１のドリフト領域及び前記ボディ領域に形成した制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００２２】
本発明の他の観点の半導体装置は、高抵抗のワイドギャップ半導体の基板上に形成した第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と同様の厚さと同様の不純物濃度を有する第２の導電型の第２のドリフト領域、前記基板、及び前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域の少なくとも一方に接するように形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記ボディ領域及び前記第１の導電型の領域に設けた第２の電極、及び前記基板、第１のドリフト領域及びボディ領域に絶縁膜を介して形成した制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００２３】
上記の両発明の半導体装置では、第１の電極が高電位、第２の電極が低電位になるように電圧を印加すると、第１の導電型の領域と第２の導電型のボディ領域で形成される接合が順バイアスされるので、低電位領域が第２の導電型のドリフト領域に拡がる。また、埋込領域を介して高電位領域が第１の導電型のドリフト領域に拡がる。その結果、第１及び第２のドリフト領域で形成される第１の接合は逆バイアスされ第１及び第２の両ドリフト領域に空乏層が拡がる。埋込領域６と第２の導電型ドリフト領域３で構成される第２の接合も同時に逆バイアスされ、空乏層が第２の導電型の領域内に拡がる。また第２の導電型のボディ領域と第１の導電型のドリフト領域で形成される第３の接合も同時に逆バイアスされ、空乏層が第１の導電型のドリフト領域内に拡がる。このように、両ドリフト領域には四方から空乏層が拡がり、第２及び第３の接合が降伏する前に第１の導電型のドリフト領域と第２の導電型のドリフト領域がほぼ完全に空乏化するように薄くする。少なくとも、印加電圧が半導体装置の定格電圧に達する前にはドリフト領域は完全に空乏化する。その結果、少なくとも定格電圧付近の電圧が印加された際には、ドリフト領域と埋込領域６で構成される接合から、ドリフト領域２とボディ領域４で構成される接合までの電位の分布がほぼ等電位分布となり電界が両ドリフト領域全域に渡ってほぼ均一になる。この電界がワイドギャップ半導体の絶縁破壊電界Ｅｃに達するまで印加電圧を高くすることができるので高耐圧にできる。
【００２４】
更に、前記の構成では、耐圧は最大絶縁破壊電界と両ドリフト領域の長さできまり、両ドリフト領域の厚さには依存しない。両ドリフト領域の厚さを薄くするほど、不純物濃度を高くしても完全な空乏化ができ、高耐圧が得られる。一般に、空乏層の厚さと不純物濃度Ｎの間には、厚さが１／Ｎの０．５乗にほぼ比例するという関係がある。そこで両ドリフト領域の厚さを薄くし空乏層の厚さをこの範囲にすると、これによる不純物濃度の増大効果は著しい。すなわち、オン抵抗の低減効果が著しい。従来の構成の場合、ドリフト領域の厚さを薄くし不純物濃度を高くするとオン抵抗は低減できるが耐圧は非線形的に低下するため、単位面積あたりの抵抗ＲｏｎＳは耐圧の２．５乗に比例する関係となり、耐圧が大きくなるとＲｏｎＳは著しく大きくなる。本発明の構造では耐圧がドリフト領域の長さに比例するが厚さには依存しない。従って厚さを低減して耐圧を損ねることなく不純物濃度を低減させることによりオン抵抗の低減効果のみを享受でき、ＲｏｎＳは耐圧の１乗に比例する関係となる。従って、本発明の構造ではドリフト層の厚さを限界まで薄くした場合、耐圧１０００Ｖ以上の半導体装置では従来構造に比べて原理的にオン抵抗を２桁以上低減できるという大きな効果が生じる。このドリフト層の厚さの限界は、濃度を上げても第１の接合のビルトイン・ポテンシャルが存在するので、これによる空乏層が形成されるためにドリフト層の厚さをこの空乏層厚さ以下にしてもオン抵抗の低減効果はなくなるということから生じるものである。また、従来構造に比べて同じ電圧を印加した際には、本発明の構造の方が電界の局所集中が少なく最大電界が低いので信頼性が向上できる。
【００２５】
本発明の他の観点の半導体装置は、高抵抗のワイドギャップ半導体の基板の上に形成した、複数組の、第１の導電型の第１のドリフト領域と第２の導電型の第２のドリフト領域との組、前記複数組の、前記第１及び第２のドリフト領域の組を貫通して前記基板に達する第１のトレンチの内壁面に形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記複数組の第１及び第２のドリフト領域の最上層のドリフト領域内に形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記第１のトレンチから所定距離だけ離れた位置に設けた、前記複数組の前記第１及び第２のドリフト領域、前記ボディ領域及び第１の導電型の領域を貫通して前記基板に達する第２のトレンチの内壁面に形成した絶縁膜、前記第２のトレンチの内壁面に前記絶縁膜を介して設けた制御電極、及び前記領域及びボディ領域に設けた第２の電極を備えている。
【００２６】
本発明の他の観点の半導体装置は、高抵抗のワイドギャップ半導体の基板上に形成した第２の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第１の導電型の第２のドリフト領域、前記基板、及び前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記基板及び前記第１及び第２のドリフト領域に接するように形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記領域及びボディ領域に設けた第２の電極、及び前記ボディ領域に絶縁膜を介して設けた制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００２７】
本発明の他の観点の半導体装置は、高抵抗のワイドギャップ半導体の基板上に形成した第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第２の導電型の第２のドリフト領域、前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域に接するように前記第１のドリフト領域内に形成した第２の導電型のボディ領域、前記ボディ領域の、１部分に形成した第１の導電型の領域、前記領域に設けた第２の電極、及び前記第１のドリフト領域の第２のボディ領域及び前記領域上に絶縁膜を介して設けた制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００２８】
本発明の他の観点の半導体装置は、高抵抗の第１の種類の材料を用いたワイドギャップ半導体の基板上に形成した、低抵抗の第２の種類の材料を用いた第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上に形成した、前記第１のドリフト領域と実質的に同じ厚さと同じ不純物濃度を有する第２の種類の材料を用いた第２の導電型の第２のドリフト領域、前記第１及び第２のドリフト領域に接するように形成した第１の導電型の埋込領域、前記埋込領域に形成した第１の電極、前記埋込領域から所定の距離だけ離れ、前記第１及び第２のドリフト領域に接するように形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記領域に設けた第２の電極、及び前記ボディ領域を貫通して、前記第１のドリフト領域に達するトレンチの内壁面に絶縁膜を介して設けた制御電極を備え、前記第１及び第２のドリフト領域の厚さを、前記第１の電極と第２の電極間に定格電圧より低い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に完全な空乏層となるように選定したことを特徴とする。
【００２９】
本発明の他の観点の半導体装置は、絶縁基板上に形成した第１の導電型の第１のドリフト領域、前記第１のドリフト領域の上の一部分に形成した第２の導電型の第２のドリフト領域、前記第１のドリフト領域の上の一部分に形成した、第２の導電型の第２のドリフト領域の不純物濃度以上の不純物濃度を有する第２の導電型の第３のドリフト領域、前記第３のドリフト領域に形成した高不純物濃度を有する第１の導電型の第１の領域、前記第１のドリフト領域及び第２のドリフト領域に接して形成した、前記第１のドリフト領域及び第２のドリフト領域よりも高い不純物濃度を有する第１の導電型の第２の領域、前記第１の導電型の第２の領域に接して形成した、高不純物濃度を有する第２の導電型の第３の領域、前記第１の導電型の第１の領域に形成した第１の電極、前記第２の導電型の第３の領域に形成した第２の電極、及び前記第１のドリフト領域、第３のドリフト領域、第１の領域に絶縁膜を介して対向する制御電極、を備えたバイポーラ半導体装置であって、前記第１のドリフト領域と第２のドリフト領域の厚さが実質的に等しく、それぞれの厚さがそれぞれの長さより小さく、前記第１の電極と第２の電極間に定格電圧に近い電圧を印加したとき、前記第１及び第２のドリフト領域が実質的に空乏層となるように前記第１及び第２のドリフト領域の厚さを選択したことを特徴とする。
【００３０】
前記の半導体装置では、第２の電極が高電位、第１の電極が低電位になるように高電圧を印加すると、第１の導電型の第１の領域と第２の導電型の第２の領域で構成される接合は順方向電圧が印加されるので第２の導電型のドリフト領域は低電位になる。また第２の導電型の第３の領域と第１の導電型の第２の領域を介して第１の導電型の第１のドリフト領域は高電位になる。その結果、第１及び第２のドリフト領域で構成される第１の接合には逆方向の電圧が印加され第１及び第２の両ドリフト領域に空乏層が拡がる。第１の導電型の第２の領域と第２の導電型の第２のドリフト領域で構成される第２の接合も同時に逆バイアスされ空乏層が第２の導電型の第２のドリフト領域内に拡がる。第２の導電型の第３ドリフト領域と第１の導電型の第１のドリフト領域で構成される第３の接合も同時に逆方向の電圧が印加され空乏層が第１の導電型の第１のドリフト領域内に拡がる。
【００３１】
このようにして、第１及び第２のドリフト領域には上下方向と左右方向から空乏層が拡がるので、第２及び第３の接合が降伏する前に第１の導電型の第１のドリフト領域と第２の導電型の第２のドリフト領域は印加電圧が半導体装置の定格電圧に達する前に容易に且つほぼ完全に空乏化される。その結果、少なくとも定格電圧付近の電圧が印加された際には、第２のドリフト領域と第２の領域で構成される接合から、第１のドリフト領域と第３のドリフト領域で構成される接合に至る部分の電位分布はほぼ等電位分布となり、電界は両ドリフト領域全域に渡ってほぼ均一になる。この電界が半導体材料の絶縁破壊電界に達するまで印加高電圧を高くすることができるので、高耐圧にすることができる。
【００３２】
従来の構造では、一定の不純物濃度のドリフト領域を設けても空乏層内の電界は接合に近づくにつれて一定の勾配で増大し、接合部で最大となる。印加電圧が増大し、この接合部の電界が絶縁破壊電圧Ｅｃに達すると降伏する。これに対して本発明の構造では、耐圧は、電界が絶縁破壊電圧に達するときの空乏層内の電界の積分値となる。降伏時にドリフト領域内で電界が一定の絶縁破壊電圧になるので原理的に従来構造に比べて高耐圧にできる。
【００３３】
更に、本発明の構造では耐圧は、最大絶縁破壊電界と第１及び第２のドリフト領域の長さで決まり、両ドリフト領域の厚さには依存しない。不純物濃度を高くしても、両ドリフト領域の厚さを薄くすれば、両ドリフト領域は容易且つ完全に空乏化し上記と同じように高耐圧化が実現できる。一般に、空乏層の厚さＷと不純物濃度Ｎの間には、厚さＷが１／Ｎの０．５乗にほぼ比例するという関係がある。両ドリフト領域の厚さを薄くするとその２乗に比例して不純物濃度を増やすことができるので、オン抵抗の低減効果が著しい。
【００３４】
従来の構造の場合、ドリフト領域の厚さを薄くし不純物濃度を高くするとオン抵抗は低減するが、耐圧も非線形的に低下する。このため、単位面積あたりの抵抗は耐圧の２．５乗に比例する関係となり、耐圧が大きくなると前記抵抗は著しく大きくなる。本発明の構造では、耐圧はドリフト領域の長さに比例し厚さには依存しないので、厚さを低減して不純物濃度を低減させることにより高い耐圧を保ちつつオン抵抗の低減が計れる。すなわち抵抗は耐圧の１乗に比例する関係となる。従って、本発明の構造ではドリフト層の厚さを限界まで薄くした場合、耐圧１０００Ｖ以上の半導体装置で従来の構造に比べて原理的にオン抵抗を２桁以上低減できるという大きな効果が生じる。このドリフト層の厚さの限界が、ドリフト層の不純物濃度を上げても第１の接合のビルトイン・ポテンシャルが存在するので、これによる空乏層が形成される。ドリフト層の厚さをこの空乏層の厚さ以下にするとオン抵抗の低減効果はなくなる、ということからこのドリフト層の厚さの限界が生じる。同じ電圧を印加した際には、従来の構造に比べて本発明の構造の方が電界の局所集中が少なく最大電界が低いので信頼性が向上できる。
【００３５】
本発明の他の観点の半導体装置は、絶縁基板の上に形成した、複数組の、第１の導電型の第１のドリフト領域と第２の導電型の第２のドリフト領域との組、前記複数組の、前記第１及び第２のドリフト領域を貫通して前記基板に達する第１のトレンチの内壁面に形成した第１の導電型の第１の埋込領域、前記第１の埋込領域に接して形成した第２の導電型の第２の埋込領域、前記第２の埋込領域に形成した第１の電極、前記複数組の第１及び第２のドリフト領域の最上層のドリフト領域に接して形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記第１のトレンチから所定距離だけ離れた位置に設けた、前記複数組の前記第１及び第２のドリフト領域、前記ボディ領域及び第１の導電型の領域を貫通して前記基板に達する第２のトレンチの内壁面に形成した絶縁膜、前記第２のトレンチの内壁面に前記絶縁膜を介して設けた制御電極、及び前記領域及びボディ領域に設けた第２の電極を備える。
【００３６】
本発明の他の観点の半導体装置は、基板の上に絶縁膜を介して形成した、複数組の、第１の導電型の第１のドリフト領域と第２の導電型の第２のドリフト領域との組、前記複数組の、前記第１及び第２のドリフト領域を貫通して前記基板に達する第１のトレンチの内壁面に形成した第１の導電型の第１の埋込領域、前記第１の埋込領域に接して形成した第２の導電型の第２の埋込領域、前記第２の埋込領域に形成した第１の電極、前記複数組の第１及び第２のドリフト領域の最上層のドリフト領域に接して形成した第２の導電型のボディ領域、前記ボディ領域の一部に形成した第１の導電型の領域、前記第１のトレンチから所定距離だけ離れた位置に設けた、前記複数組の前記第１及び第２のドリフト領域、前記ボディ領域及び第１の導電型の領域を貫通して前記基板に達する第２のトレンチの内壁面に形成した絶縁膜、前記第２のトレンチの内壁面に前記絶縁膜を介して設けた制御電極、及び前記領域及びボディ領域に設けた第２の電極を備える。
【００３７】
本発明の他の観点の半導体装置は、高抵抗のワイドギャップ半導体の基板の上に形成した、複数組の、第１の導電型の第１のドリフト領域と第２の導電型の第２のドリフト領域との組、前記複数組の、前記第１及び第２のドリフト領域を貫通して前記基板に達する第１のトレンチの内壁面に形成した第１の導電型の第１の埋込領域、前記第１の埋込領域に接して形成した第２の導電型の第２の埋込領域、前記第２の埋込領域に形成した第１の電極、前記複数組の第１及び第２のドリフト領域の最上層のドリフト領域に形成した第２の導電型コンタクト部、前記第１のトレンチから所定距離だけ離れた位置に形成され、前記複数組の前記第１及び第２のドリフト領域、前記コンタクト部を貫通して前記基板に達する第２のトレンチの内壁面に形成した第２の導電型のベース領域、前記第２のトレンチ内の前記ベース領域に設けた第２の電極、及び前記コンタクト部に設けた第３の電極を備える。
【００３８】
本発明の他の観点の半導体装置は、高抵抗のワイドギャップ半導体の基板の上に形成した複数組の、第１の導電型の第１のドリフト領域と第２の導電型の第２のドリフト領域との組、前記複数組の、前記第１及び第２のドリフト領域を貫通して前記基板に達する第１のトレンチの内壁面に形成した第１の導電型の第１の埋込領域、前記第１の埋込領域に接して形成した第２の導電型の第２の埋込領域、前記第２の埋込領域に形成した第１の電極、前記第１のトレンチから所定距離だけ離れた位置に形成され、前記複数組の前記第１及び第２のドリフト領域を貫通して前記基板に達する第２のトレンチの内壁面に形成した第２の導電型のベース領域、前記第２のトレンチ内の前記ベース領域に設けた第２の電極、及び前記第１の埋込領域及び第２の埋込領域に絶縁膜を介して対向する第３の電極を備える。
【００３９】
本発明の他の観点の半導体装置は、基板上に形成した少なくとも１組の、第１の導電型の半導体領域と第２の導電型の半導体領域の第１の組、前記第１の組の半導体領域の一方の端部に接する少なくとも１組の第１の導電型の半導体領域と第２の導電型の半導体領域の第２の組、前記第１の組の半導体領域の他方の端部に接する少なくとも１組の、第１の導電型の半導体領域と第２の導電型の半導体領域の第３の組、及び前記第３の組の半導体領域に電界を与える制御電極を備え、第２の組の半導体領域の電位が第３の組の半導体領域の電位より高くなるように両者間に電圧を印加したとき、第１の組の半導体領域の全域が空乏化され、第２の組の半導体領域の電位が第３の組の半導体領域の電位より高くなるように両者間に電圧を印加するとともに、前記制御電極にしきい値以上の電圧を印加したとき、第３の組の半導体領域から電子が流出して第１の組の半導体領域を経て第２の組の半導体領域に流入し、かつ第２の組の半導体領域から正孔が流出し、第１の組の半導体領域を経て第３の組の半導体領域に流入して第１の組の半導体領域に電子と正孔が共に存在する状態となるように、前記第１の組の半導体領域の形状と厚さを選定したことを特徴とする。
【発明の効果】
【００４０】
本発明の各実施例において詳細に説明したように、半導体装置を絶縁性のワイドギャップ半導体基板上に形成し、ボディ領域とドレイン領域の間に、定格電圧付近の高電圧を印加した際に完全に空乏化する薄いｐ型とｎ型のドリフトを積層して設ける。これにより、不純物濃度を高くしても高電圧印加時にｐ型及びｎ型の両ドリフト領域で構成する接合から拡がる空乏層でドリフト領域を完全に空乏化できる。その結果、ドリフト領域が等電位分布すなわち一定電界になり高耐圧が実現できる。不純物濃度を高くしているので低オン抵抗化も同時に図れ、高電圧を印加した際の電界の局所集中が少なく最大電界が低いので信頼性が向上する。
【００４１】
また、ボディ領域とバッファー領域の間、もしくはｎ型ベース領域とｐ型ベース領域の間に、定格電圧付近の高電圧を印加した際に両者間が完全に空乏化するような厚さの薄いｐ型とｎ型の両極性のドリフト領域を積層して設ける。これにより、両ドリフト領域の不純物濃度が高い場合でも、高電圧印加時に、主にｐ型、ｎ型両ドリフト領域で構成する接合から拡がる空乏層で両ドリフト領域を完全に空乏化できる。その結果前記両者間が等電位分布すなわち一定電界になり高耐圧化が実現できる。不純物濃度が高いのでオン抵抗も低くなる。更に高電圧を印加した際に電界の局所集中が減少するとともに最大電界が低いので信頼性が向上する。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の好適な実施例について図１から図１４を参照して詳細に説明する。各実施例の半導体装置は、多数のセグメントが図の左右方向に隣接して形成されている。各図では、中央部の１個のセグメントについて、各要素に符号を付し詳細に説明している。
【００４３】
《第１実施例》
図１は、本発明の第１実施例の半導体装置の断面図である。第１実施例はワイドギャップ半導体装置であり、耐圧６１００ＶのＳｉＣ電界効果トランジスタである。図１はそのセグメントの断面構造を示す。図中の絶縁基板１はバナジュームなどの深いエネルギーレベルを形成する不純物を含んだ極めて高抵抗のワイドギャップＳｉＣ（炭化珪素）基板であり、抵抗率は１０９Ωｃｍ以上であり、厚さ（図の上下方向の寸法）は約３５０μｍである。ＳｉＣ基板を用いた半導体装置を一般的にワイドギャップ半導体装置という。第１の導電型のｎ型のドリフト領域２とその上に形成された第２の導電型のｐ型の第２のドリフト領域３はほぼ同じ厚さ（つまり実質的に同様な厚さ）と、同じ不純物濃度とを有しており、厚さが約０．８μｍ、不純物濃度が約８×１０１６ａｔｍ／ｃｍ３である。本実施例の構成では耐圧はｐ型ドリフト領域とｎ型ドリフト領域の厚さの差や不純物濃度の差に依存し、これらの差が少ない方が、耐圧は高くなる。本発明の目的を効果的に達成するためには、ｐ型ドリフト領域とｎ型ドリフト領域の厚さの差は±２０％以下であり、不純物濃度の差は±２５０％以下であるのが望ましい。ｐ型のドリフト領域３の左側には、約５×１０１７ａｔｍ／ｃｍ３の不純物濃度を有するｐ型ボディ領域４が形成され、その中に不純物濃度１×１０１９ａｔｍ／ｃｍ３、厚さ約０．２μｍのｎ型ソース領域５が形成されている。右側には埋込領域である１×１０１９ａｔｍ／ｃｍ３の高不純物濃度のｎ型ドレイン領域６が基板１、ｎ型ドリフト領域２及びｐ型ドリフト領域３に達するように形成されている。ドリフト領域２の長さ、すなわちボディ領域４とドレイン領域６との間の距離は約５２μｍである。ｐ型ボディ領域４には絶縁基板１に達する溝すなわちトレンチ１０Ａが形成されている。トレンチ１０Ａにゲート絶縁膜９としての酸化膜を介してゲート電極１０が設けられている。また、ボディ領域４とソース領域５にはソース電極７が設けられている。ドレイン領域６にはドレイン電極８が設けられている。ｐ型ドリフト領域３の表面には表面保護のためにＳｉ酸化膜またはＳｉ窒化膜１１が形成されている。
【００４４】
本実施例のＳｉＣ電界効果トランジスタの製作方法の一例を以下に示す。最初にＳｉＣ絶縁基板１を用意し、この一方の表面上に５×１０１５から３×１０１７ａｔｍ／ｃｍ３の間の所定の低不純物濃度で、０．１から２．０μｍの間の所定の厚さのｎ型ドリフト層２を形成し、次にほぼ同じ厚さと同じ不純物濃度を持つｐ型ドリフト層３を気相成長法等により形成する。更に６×１０１７ａｔｍ／ｃｍ３程度のｐ型ボディ領域４、及び１×１０１９ａｔｍ／ｃｍ３程度のｎ型ドレイン領域６を窒素等のイオン打ち込み等により形成する。イオン打ち込みを用いる場合は打ち込みエネルギーを高エネルギーから低エネルギーへと順次変えて複数回打ち込み、深さ方向にほぼ均一な不純物濃度分布にするのが好ましい。続いて１×１０１９ａｔｍ／ｃｍ３程度の不純物濃度のｎ型ソース領域５を窒素のイオン打ち込み等により形成する。次に、トレンチ１０Ａを形成しその内壁にゲート酸化膜９を形成する。その後、Ｓｉ酸化膜やＳｉ窒化膜等の絶縁膜の表面保護膜１１を気相化学堆積法で形成する。最後に、ソース領域５、ボディ領域４及びドレイン領域６のコンタクト部分の絶縁膜を取り除き、Ａｌ等の金属膜を所定の領域に形成し、ソース電極７、ゲート電極１０及びドレイン電極８を形成する。
【００４５】
本実施例の動作を次に説明する。本実施例のＳｉＣ電界効果トランジスタでは、ドレイン電極８の電位がソース電極７の電位より高くなるように高電圧を印加すると、ドリフト領域２と３で構成される接合は逆バイアスされる。その結果両ドリフト領域２と３に空乏層が拡がりほぼ全ドリフト領域２及び３が完全に空乏化される。ドリフト領域３とドレイン領域６で形成される接合からドリフト領域２及びボディ領域４で形成される接合に向かって、ドリフト領域２と３内の電位分布はほぼ等電位分布となる。すなわち、電界がドリフト領域２と３の全域においてほぼ均一になり、この電界がＳｉＣの絶縁破壊電界約３ＭＶ／ｃｍに達するまで印加電圧を高くすることができる。その結果このＳｉＣ電界効果ドランジスタを高耐圧化できる。本実施例の場合、６２００Ｖの高耐圧を実現できた。
【００４６】
なお、高電圧を印加した際、ドリフト領域３とドレイン領域６で形成される接合の表面付近に電界集中が生じ耐圧が規制される場合がある。この電界集中の緩和策を施すことが高耐圧化に有効である。本実施例では、この電界集中を緩和するためにドレイン電極８を厚い表面保護膜１１を介してドリフト領域３の上まで張り出させる、いわゆるフィールドプレートと呼ばれる電界緩和技術を適用している。また、トレンチ１０Ａのコーナー部で電界集中が生じ耐圧が規制される場合があるので、この部分にも電界緩和策を施すのが有効である。本実施例ではトレンチ１０Ａを絶縁基板１内に進入するまで深くして、ゲート絶縁膜９と絶縁基板１を接続し、コーナー部の絶縁膜を実質的に大幅に厚くし電界緩和を図っている。トレンチ１０Ａが浅くて絶縁基板１に達しない構造の場合にはトレンチ１０Ａにｐ型の領域を設けて電界を緩和すること等が有効であり、これにより本実施例と同様の目的を達成できる。
【００４７】
ゲート電極１０に、しきい値電圧（本実施例のものでは６Ｖ）よりも高い電圧例えば１０Ｖを印加すると、ゲート絶縁膜９を介する電界効果によりボディ領域４の表面にチャネルが形成される。その結果、ソース領域５からドレイン領域６へこのチャネルを介して電流が流れる状態、すなわちオン状態になる。この電流はドリフト領域２を通ってドレイン領域６に流れる。本実施例の場合、ドリフト領域２及び３の不純物濃度を高くしても両ドリフト領域２、３を完全に空乏化できるので、高耐圧が得られる。このように、両ドリフト領域２、３の不純物濃度が高いのでオン時には低抵抗になる。原理的には、耐圧を損ねることなく不純物濃度を約２桁高くすることができるので、オン抵抗を約２桁低くできる、という大きな効果が得られる。本実施例の場合、オン抵抗は１４０ｍΩｃｍ２と低い値が得られた。
【００４８】
本実施例では、ｎ型ドリフト領域２とその上に形成されるｐ型ドリフト領域３の厚さを０．８μｍ、不純物濃度を約８×１０１６ａｔｍ／ｃｍ３としたが、図２及び図３の発明者の実験データに示すように、厚さが０．１μｍから１．２μｍの間で不純物濃度が約５×１０１５ａｔｍ／ｃｍ３から３×１０１７ａｔｍ／ｃｍ３の間の値であれば高耐圧かつ低損失のＳｉＣ電界効果トランジスタが得られる。なお、厚さが１．４μｍ以上、不純物濃度が３×１０１７ａｔｍ／ｃｍ３以上で耐圧が急減しているのは、両ドリフト領域２、３が完全に空乏化する前にドリフト領域２とボディ領域４で形成される接合部で降伏が生じたためである。
【００４９】
本実施例の図１では、各セグメントの形状は紙面に垂直な方向のストライプ状であるが、例えば円形や四角形等であってもかまわない。本実施例ではボディ領域４をドリフト領域３と同じ厚さにしているが、ボディ領域４を厚くしても薄くしても同等の効果が得られる。ボディ領域４を薄くしてボディ領域４とドリフト領域２との間にドリフト領域３が介在しても同等の効果が得られる。更にドレイン領域６は絶縁基板１に接するように深く形成しているが、浅くしてドリフト領域２のみに接するようにしても良い。この場合、浅いので制作が容易になるがドリフト領域２のコーナー部に電界集中が起こり耐圧が低下する場合がある。
【００５０】
《第２実施例》
図４は、本発明の第２実施例のＳｉＣ電界効果トランジスタのセグメントの断面図を示す。第２実施例では、次の３点を除けば第１の実施例とほぼ同じである。
【００５１】
（１）ドリフト領域２と絶縁基板１との間に、ドリフト領域３より薄いｐ型ドリフト領域１２を設けたこと。
【００５２】
（２）ｎ型ドレイン領域６を絶縁基板１に達するトレンチ６Ａの内壁に沿って形成し、ドレイン領域６をドリフト領域２、３及び１２に接続させ、ドレイン電極８をドレイン領域６の表面に設けたこと。
【００５３】
（３）ゲート電極１０のためのトレンチ９Ａを深くしてドリフト領域１２に達するように形成し、このトレンチの内壁に沿って酸化膜９とゲート電極１０とを形成したこと。
【００５４】
ｎ型ドリフト領域２の厚さは１．３μｍ、ｐ型ドリフト領域３及び１２の厚さは０．８μｍであり、各々の不純物濃度は約７×１０１６ａｔｍ／ｃｍ３でほぼ同じにしてある。トレンチ６Ａの深さは約３．５μｍ、幅は約８μｍである。トレンチ９Ａの深さは約２．５μｍ、幅は約６μｍである。
【００５５】
本実施例の電界効果トランジスタでは、ｎ型ドリフト領域２を二つのｐ型ドリフト領域３及び１２で挟み込んでいる。その結果、ドレイン電極８の電位がソース電極７の電位より高い状態になるように高電圧を印加した時、ドリフト領域２と３で形成される接合と、ドリフト領域１２と２で形成される接合とが同時に逆バイアスされ、両ドリフト領域３と１２から空乏層がドリフト領域２に拡がる。ドリフト領域２の厚さがドリフト領域３の２倍以上の厚さなので、所定の高電圧でドリフト層３と１２が空乏化した時にはドリフト層２もほぼ完全に空乏化される。その結果、ドレイン電極８からゲート電極１０に向かって、ドリフト領域２、３及び１２の電位分布はほぼ等電位分布となる。すなわち、電界がドリフト領域２、３及び１２の全域に渡ってほぼ均一になる。この電界がＳｉＣの絶縁破壊電界の約３ＭＶ／ｃｍに達するまで印加電圧を高くすることができるので、高耐圧化ができ、本実施例の場合では６１００Ｖの高耐圧が実現できた。
【００５６】
ゲート電極１０にしきい値電圧以上の高い電圧を印加したオン状態では、領域５から、ボディ領域４内に形成されるチャネルとドリフト領域２を通ってドレイン領域６に電流が流れる。ドリフト領域２の厚さがドリフト領域３の厚さの約１．６倍になっているので、ドリフト領域２の上下の接合のビルドイン電圧による空乏層でドリフト領域の厚さが若干薄くなることを考えると、ドリフト領域２、３及び１２の抵抗は、ドリフト領域２及び３の厚さが同じ場合に比べて約１／１．６以下になる。このように抵抗が低減できるので、本実施例の場合、オン抵抗は９０ｍΩｃｍ２という低い値を実現できた。
【００５７】
以上のごとく、本実施例では高耐圧を維持しつつオン抵抗を更に低減できるという効果がある。なお、本実施例ではゲート電極１０のトレンチ９Ａの幅と深さは、ドレイン領域６のトレンチ６Ａと異なっているが、上記深さをトレンチ６Ａの深さとほぼ同じにし絶縁基板に達するようにしてもよい。この場合はトレンチ９Ａのコーナー部での電界集中が更に緩和されて耐圧や信頼性が向上する。
【００５８】
《第３実施例》
図５は、本発明の第３実施例のＳｉＣ電界効果トランジスタのセグメント断面図である。厚さ３２０μｍのＳｉＣ絶縁基板１の上に、ｎ型ドリフト領域２２、２２Ａ、２２Ｂ、２２Ｃのそれぞれの間に、ｐ型ドリフト領域２３、２３Ａ、２３Ｂ、２３Ｃのそれぞれを挟んで形成したｎ型ドリフト領域とｐ型ドリフト領域の組を順次５組積層している。積層された各ドリフト領域２２、２３の両端にはトレンチ６Ａ、９Ａが絶縁基板１に達するように設けられている。トレンチ９Ａはゲート部用であり、ゲート酸化膜９を介してゲート電極１０が設けられている。トレンチ６Ａはドレイン部用であり、内壁にドレイン領域１６とドレイン電極８が設けられている。最上層のｐ型ドリフト領域３３のゲート部側にはｐ型ボディ領域３４とｎ型ソース領域５、及びこれらの領域に接続されたソース電極３７が設けられている。ｐ型ドリフト領域３３の表面には保護のためにＳｉ酸化膜やＳｉ窒化膜などの表面保護膜１１が設けられている。ｎ型及びｐ型ドリフト領域２２、２３の厚さは共に約０．８μｍ、不純物濃度は約８×１０１６ａｔｍ／ｃｍ３、長さは共に約７５μｍである。ｐ型ボディ領域３４の不純物濃度は約５×１０１７ａｔｍ／ｃｍ３、厚さは約０．８μｍであり、その中に形成されたｎ型ソース領域５は不純物濃度１×１０１９ａｔｍ／ｃｍ３、厚さ約０．２μｍである。ドレイン領域１６の不純物濃度は１×１０１９ａｔｍ／ｃｍ３であり、トレンチ６Ａの深さは約１０μｍである。
【００５９】
本実施例の電界効果トランジスタでは、ｎ型ドリフト領域２２は二つのｐ型ドリフト領域２３にはさまれている。同様にしてｐ型ドリフト領域２３は二つのｎ型ドリフト領域２２にはさまれている。この構成により、ドレイン電極８の電位がソース電極３７の電位より高い状態になるように高電圧を印加した時、各ドリフト領域２２、２３には両側から空乏層が拡がりほぼ完全に空乏化される。その結果、ドレイン電極８からゲート電極１０に向かってドリフト領域２２、２３の電位の分布はほぼ等電位分布となり、電界がドリフト領域２２、２３の全域に渡ってほぼ均一になる。この電界がＳｉＣの絶縁破壊電界の約３ＭＶ／ｃｍに達するまで印加電圧を高くすることができるので、高耐圧化ができる。本実施例では８３００Ｖの高耐圧が実現できた。
【００６０】
一方、ドレイン電極８がソース電極７より高電位になるように電圧を印加し、ゲートにしきい値以上の高い電圧を印加したオン状態では、ゲート電極１０に対向するボディ領域４及び各ドリフト領域２及び３の表面に電子が集まり反転層が形成される。また、各ドリフト領域２及び３のゲート電極１０に対向する部分の表面にも電子が集まり蓄積層が形成される。ボディ領域４の反転層はチャネルとして機能し、ソース領域５からチャネル及び上から２層目のｎ型ドリフト領域２２Ｄを通ってドレイン領域１６に電流が流れる。電流の一部はｎ型ドリフト層２２Ｄの蓄積層と上から３層目のｐ型ドリフト領域２３Ｃの反転層を介して４層目のｎ型ドリフト領域２２Ｃに分流しドレイン領域６に流れる。同様にして電流の一部がｎ型ドリフト領域２２Ｃの蓄積層とｐ型ドリフト領域２３Ｂの反転層を介して基板１に近いｎ型ドリフト領域２２Ａに分流しドレイン６に流れる。基板１に近いｎ型ドリフト層になるほどｎ型ドリフト領域２２の蓄積層とｐ型ドリフト領域２３の反転層の抵抗が加算される。従って若干抵抗が大きくなり分流電流が低減する傾向にあるが、本実施例の場合は特に問題になるレベルではなかった。ｎ型ドリフト領域２、２Ａ、２Ｂ、２Ｃ、２Ｄの合成抵抗は図１の構成のものの約１／５に低減し、電界効果トランジスタのオン抵抗が大幅に低減できる。本実施例の場合は、耐圧を８３００Ｖと高くしたにもかかわらず、ドリフト領域の単位面積あたりのオン抵抗は４７ｍΩｃｍ２と大幅に低減できた。
【００６１】
以上のごとく、本実施例は耐圧を損ねることなく更に大幅にオン抵抗を低減できるという効果がある。ｎ型ドレイン領域２２、２２Ａ、・・・とｐ型ドレイン領域２３、２３Ａ、・・・の組の積層数を増やすほどこのオン抵抗は低減できる。但し、積層数を増やしすぎると上記の各反転層の抵抗が加算されるという現象により、下層のｎ型及びｐ型ドリフト領域の抵抗が増加する。従って上下のｎ型及びｐ型ドリフト領域の抵抗をそろえるための工夫が必要となる。例えば図６に示すように、下層のｎ型及びｐ型ドリフト領域ほど厚くする構成が極めて有効であった。最上層のドリフト領域３３に対する、最下層のドリフト領域２２の厚さの増大割合は、各ドリフト領域の図の左右方向の長さとｎ型ドリフト領域２２とｐ型ドリフト領域２３の組の数に依存するが、例えば組の数が１５の場合を例に取ると約１．３倍程度が好適である。図６ではｐ型とｎ型の両ドリフト領域２２、２３を下層のものほど順次厚くしたが、ｐ型ドリフト領域の厚さは一定にして、ｎ型ドリフト領域の厚さのみ順次増やしても同様の効果が得られる。この場合も最下層のｎ型ドリフト領域２２の厚さは最上層のｎ型ドリフト領域の厚さの約１．３倍程度が好適である。
【００６２】
《第４実施例》
図７は、本発明の第４実施例のＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例では、ゲート電極１０を含むゲート部がプレーナ構造であり、絶縁基板１に接するドリフト領域３がｐ型であり、その上のドリフト領域２がｎ型である。このように極性が変わった点と、ｎ型ドレイン領域６とｐ型ボディ領域４が絶縁基板１に達している点を除けば、その他の構造は第１実施例とほぼ同じである。ドリフト領域２及び３の厚さや長さ及び不純物濃度は第１実施例とほぼ同じである。ｎ型ソース領域５及びｐ型ボディ領域４の不純物濃度も第１実施例と同じである。
【００６３】
高電圧印加時における両ドリフト領域２及び３の機能は、基本的には第１実施例と同じであり、この構成によっても高耐圧を実現できる。オン動作も基本的には同じである。ソース電極７とドレイン電極８に電圧を印加した状態でゲート電極１０にしきい値以上の電圧を印加すると、ゲート電極１０の直下のボディ領域４０の表面電界の極性が反転してチャネルが形成される。その結果、ソース電極７からこのチャネルを介してｎ型ドリフト領域２に電流が流れドレイン８に流入する。
【００６４】
本実施例では  耐圧６１００Ｖ、オン抵抗１３０ｍΩｃｍ２のＳｉＣ電界効果トランジスタが実現できた。本実施例では図４に示すようなトレンチ６Ａ、１０Ａを形成することなく、硼素などのイオン打ち込みだけでｐボディ領域４０を形成し、窒素などのイオン打ち込みでｎ型ソース領域５を形成することができる、従って製作が非常に容易であるという特徴がある。
【００６５】
《第５実施例》
図８は、本発明の第５実施例のＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例ではゲート電極１０を含むゲート部がプレーナ構造であり、ｎ型ドリフト領域２がゲート電極１０の直下の表面にまで延長されている点を除けば、その他の構造は第１実施例とほぼ同じである。ドリフト領域２及び３の厚さや長さ及び不純物濃度は第１実施例とほぼ同じである。ｎソース領域５及びｐボディ領域４の不純物濃度も第１実施例とほぼ同じである。
【００６６】
高電圧印加時における両ドリフト領域２及び３の機能も基本的に第１実施例と同じであり、同様の高耐圧が実現できる。オン動作も基本的には同じである。ソース電極７とドレイン電極８に電圧を印加した状態でゲート電極１０にしきい値以上の電圧を印加すると、ゲート電極１０の直下のｐ型ボディ領域４の表面の電界が反転してチャネルが形成されソース電極７からドレイン電極８に電流が流れる。この電流はゲート電極１０の直下のｎ型ドリフト領域２を通り、ついでｐ型ドリフト領域３の下に存在するｎドリフト領域２を通ってドレイン領域６に至る。
【００６７】
本実施例のＳｉＣ電界効果トランジスタでは耐圧６２００Ｖ、オン抵抗１５０ｍΩｃｍ２であった。本実施例ではトレンチを形成することなく、硼素などのイオン打ち込みだけでｐ型ボディ領域４を形成でき、窒素などのイオン打ち込みでｎ型ソース領域５を形成できるので、製作が非常に容易であるという特徴がある。
【００６８】
《第６実施例》
図９は、本発明の第６実施例の窒化ガリウム（以下ＧａＮと記す）電界効果トランジスタのセグメントの断面図である。絶縁基板１はバナジュームなどの不純物を含んだＳｉＣ基板であり、抵抗率は１０９Ωｃｍ以上、厚さは約３５０μｍである。ＧａＮのｎ型ドリフト領域２とその上に形成されたｐ型ドリフト領域３はほぼ同じ厚さと不純物濃度を有しており、その厚さは約０．８μｍ、不純物濃度は約８×１０１６ａｔｍ／ｃｍ３である。ｐ型ドリフト領域３の左端部には約５×１０１７ａｔｍ／ｃｍ３の不純物濃度を有するｐ型ボディ領域４が形成されている。ボディ領域４の中に不純物濃度１×１０１９ａｔｍ／ｃｍ３、厚さ約０．２μｍのｎ型ソース領域５が形成されている。右端部には１×１０１９ａｔｍ／ｃｍ３の高不純物濃度のｎ型ドレイン領域６がｎ型ドリフト領域２に接するように形成されている。ドリフト領域３の長さ、すなわちボディ領域４とドレイン領域６との間の距離は約５０μｍである。ｐ型ボディ領域４を貫通してドリフト領域２に達するトレンチ９Ａが形成されており、トレンチ９Ａの内壁に酸化膜９を介してゲート電極１０が形成されている。ボディ領域４とソース領域５にはソース電極７が設けられ、ドレイン領域６にはドレイン電極８が設けられている。ｐ型ドリフト領域３の表面には表面保護のためにＳｉ窒化膜１１が形成されている。
【００６９】
本実施例の動作はほぼ実施例１と同様であるが、ＧａＮはＳｉＣよりも優れた物理的電気的特性を有しているのでパワー半導体装置に好適である。本実施例では、耐圧６６００Ｖ、オン抵抗８０ｍΩｃｍ２のＧａＮ電界効果トランジスタが得られた。ＧａＮはＳｉＣに比べて表面保護膜１１のＳｉ窒化膜との相性がよく信頼性が更に向上する。また、ＧａＮは電子の飽和速度がＳｉＣよりも大きく高速動作に適している。本実施例では６ＧＨｚの遮断周波数のものが実現できた。
【００７０】
《第７実施例》
図１０は、本発明の第７実施例の半導体装置の断面図であり、耐圧６１００Ｖの絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）のセグメントの断面構造を示す。第７実施例の半導体装置はＳｉＣを用いて製作されている。ＳｉＣに代表されるワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が高いために、Ｓｉを用いたものと同じ不純物濃度でより高耐圧を実現できる。すなわち低損失を維持しつつ高耐圧にでき、２５０℃以上の高温でも動作でき熱伝導性も良いという利点がある。図１０において、絶縁基板１はバナジュームなどの深いエネルギーレベルを形成する不純物を含んだＳｉＣ基板である。その抵抗率は１０９Ωcm以上であり、厚さは約３５０μｍである。絶縁基板１の上に形成されたｎ型の第１のドリフト領域２、とその上に形成されたｐ型の第２のドリフト領域３とはほぼ同じ厚さと不純物濃度を有しており、厚さが約０．８μｍ、不純物濃度が約８×１０１６ａｔｍ／ｃｍ３である。
【００７１】
ドリフト領域３の一方の端部に接して、約５×１０１７ａｔｍ／ｃｍ３の不純物濃度を有するｐ型ボディ領域４が形成され、その中に不純物濃度１×１０１９ａｔｍ／ｃｍ３、厚さ約０．２μｍのｎ型エミッタ領域５５が形成されている。ドリフト領域３の他端部には絶縁基板１に達する溝である第１のトレンチ６Ａが形成されている。トレンチ６Ａの内壁には、ドリフト領域２、３に接する、１×１０１８ａｔｍ／ｃｍ３の不純物濃度の第１の埋込領域としてのｎ型バッファー領域６６が形成されている。ｎ型バッファー領域６６の面には１×１０２０ａｔｍ／ｃｍ３の不純物濃度の第２の埋込領域としてのｐ型コレクタ領域７７が形成され、コレクタ領域７７にはコレクタ電極３９が絶縁基板１に達する深さまで形成されている。ドリフト領域３の長さ、すなわちボディ領域４とバッファー領域６６の間の距離は約５２μｍである。
【００７２】
ｐ型ボディ領域４の近傍には絶縁基板１に達する第２のトレンチ９Ａが形成されている。トレンチ９Ａの内壁面には、ゲート絶縁膜３８を介してゲート電極４０が設けられている。ボディ領域４とエミッタ領域５５に接してエミッタ電極８８が設けられている。ドリフト領域３の表面には表面保護のためにＳｉ酸化膜またはＳｉ窒化膜による保護膜４５が設けられている。
【００７３】
本実施例のトランジスタの製作方法の一例は次のとおりである。最初にＳｉＣ絶縁基板１を用意し、この一方の面上に５×１０１５から３×１０１７ａｔｍ／ｃｍ３の間の所定の低不純物濃度で０．１から２．０μｍの間の所定の厚さを持つｎ型ドリフト領域２を気相成長法等により形成する。ついでほぼ同じ厚さと不純物濃度を持つｐ型ドリフト領域３を気相成長法等により形成する。ｐ型ドリフト領域３の上にはＳｉＯ２絶縁酸化膜を形成して表面保護膜４５とする。次に、エッチング等により第１のトレンチ６Ａを形成する。そしてトレンチ６Ａの内壁面に順次ｎ型バッファー領域６６とｐ型コレクタ領域７７をイオン打ち込み、または拡散により形成する。更に、ドリフト領域２と３に接するように、ｐ型ボディ領域４を形成し、ｐ型ボディ領域４の一部分にｎ型エミッタ領域５５をイオン打ち込み等により形成する。イオン打ち込み法を用いる場合は打ち込みエネルギーを高エネルギーから低エネルギーへと順次変えて複数回打ち込み、深さ方向にほぼ均一な不純物濃度分布にするのが好ましい。次に、第２のトレンチ９Ａを形成し、その内壁面を含む上面にゲート絶縁膜３８を形成してその上にゲート電極４０を形成する。エミッタ電極８８及びコレクタ電極３９を形成するためその部分のＳｉＯ２絶縁酸化膜を取り除き、Ａｌ等の金属膜を形成してエミッタ電極８８、コレクタ電極３９を形成して完成する。
【００７４】
本実施例の動作を次に説明する。本実施例のＳｉＣ―ＩＧＢＴでは、コレクタ電極３９の電位がエミッタ電極８８の電位より高い状態になるようにして高電圧を印加すると、ドリフト領域２と３で構成される接合は逆バイアスされ両ドリフト領域２、３に空乏層が拡がりほぼ全領域が完全に空乏化される。このため、バッファー領域６６からボディ領域４に向かうドリフト領域２と３の電位分布はほぼ等電位分布となる。すなわち、電界がドリフト領域２と３の全域に渡ってほぼ均一になる。この電界がＳｉＣの絶縁破壊電界である約３ＭＶ／ｃｍに達するまで印加電圧を高くできるので高耐圧化が可能となる。本実施例の場合、６１００Ｖの高耐圧を実現できた。
【００７５】
なお、高電圧を印加した際、ドリフト領域３とバッファー領域６６で構成する接合の表面付近に電界集中が生じ耐圧が制限される場合がある。この電界集中に対して電界緩和策を施すのが高耐圧化に有効である。本実施例では、この電界集中を緩和するためにコレクタ電極３９を、厚い表面保護膜４５を介してドリフト領域３の上方にまで張り出させている、いわゆるフィールドプレートと呼ばれる電界緩和技術を適用している。また、ゲート電極４０のトレンチ９Ａのコーナー部２１Ａで電界集中が生じ耐圧が規制される場合があるので、この部分にも電界緩和策を施すのが有効である。本実施例ではトレンチ９Ａを絶縁基板１に達する位置まで深くして、ゲート絶縁膜３８と絶縁基板１を接続し、コーナー部２１Ａのゲート絶縁膜３８を実効的に大幅に厚くして電界緩和を図っている。トレンチ９Ａが浅くて絶縁基板１に達しない構造の場合には、トレンチ９Ａの底にｐ型領域を設けて電界を緩和すること（図示省略）等が有効であり、これにより本実施例と同様の効果が得られる。トレンチ６Ａのコーナー部２１Ｂに関しても同様である。
【００７６】
次に、ゲート電極４０にしきい値電圧（本実施例では４Ｖ）よりも高い電圧の例えば１０Ｖを印加すると、ゲート絶縁膜３８を介して与えられる電界効果によりボディ領域４の表面にチャネルが形成される。その結果、エミッタ領域５５からこのチャネルを経て電子が流れる状態すなわちオン状態になる。この電子がドリフト領域２を通ってバッファー領域６６に達すると、コレクタ領域７７から正孔がドリフト領域２に流れ、ボディ領域４を経てエミッタ電極８８に達する。このようにしてドリフト領域２には電子と正孔が共に存在することになり、伝導度変調が起ってドリフト領域２の抵抗が激減する。本実施例の場合、抵抗を小さくするために不純物濃度を高くすることによってもドリフト領域２と３を完全に空乏化できるので、高耐圧化できる。また、ドリフト領域２で伝導度変調を起こすとともにドリフト領域２の不純物濃度を従来のものより高くすることもできることから、オン抵抗を大幅に低くすることができる。原理的には耐圧を損ねることなく不純物濃度を従来のものより約２桁高くできるので、オン抵抗を約２桁低くできる。本実施例の具体例の場合、ＳｉＣのビルトイン電圧（２．７Ｖ）より高い電圧範囲でのオン抵抗は５６ｍΩｃｍ２となり従来のものでは得られない低い値を実現できた。
【００７７】
なお、本実施例ではｎ型ドリフト領域２と、その上に形成されたｐ型ドリフト領域３との厚さを０．８μｍ、不純物濃度を約８×１０１６ａｔｍ／ｃｍ３としたが、図２及び図３に示すグラフのデータから明らかなように、ドリフト領域２及び３の厚さが０．１μｍから２μｍの間、不純物濃度が約１×１０１５ａｔｍ／ｃｍ３から３×１０１７ａｔｍ／ｃｍ３の間の値であれば高耐圧で低損失の半導体装置が得られる。図２及び３において、厚さが２μｍ以上、不純物濃度が３×１０１７ａｔｍ／ｃｍ３以上で耐圧が急減しているのは両ドリフト領域２と３が完全に空乏化する前にドリフト領域２とボディ領域４で構成される接合部で従来構造と同じような降伏が生じたためである。
【００７８】
本実施例では、セグメントの形状はストライプ状であるが、例えば円形や四角形等であってもかまわない。また、本実施例ではｐ型ボディ領域４をｐ型ドリフト領域３と同じ厚さにしている。しかしｐ型ボディ領域４をｎ型ドラフト領域３より厚くしても、また逆の場合でも同等の効果を実現できる。ｐ型ボディ領域４とｎ型ドリフト領域２との間に他ｐ型ドリフト層が介在する場合（図示省略）でも同等の効果が得られる。更に、ｎ型バッファー領域６６は絶縁基板１に接するように深く形成しているが、浅くしてｎ型ドリフト領域２のみに接するようにしても良い。この場合、浅いので製作が容易になるがｎ型ドリフト領域２のコーナー部２１Ｂに電界集中が起こり耐圧が低下する場合があるので注意が必要である。
【００７９】
《第８実施例》
図１１は本発明の半導体装置の第８実施例のＳｉＣ−ＩＧＢＴのセグメントの断面図である。図において、厚さ約３２０μｍのＳｉＣ絶縁基板１の上に、ｎ型ドリフト領域３２Ａ〜３２Ｅのそれぞれの間にｐ型ドリフト領域３３Ａ〜３３Ｄをそれぞれ挟み最上層にｐ型ドリフト領域３を形成した、ｎ型ドリフト領域とｐ型ドリフト領域の組を５組積層している。積層された両ドリフト領域３２Ａ〜３２Ｅ、３３Ａ〜３３Ｄの両端部にはそれぞれ第１のトレンチ６Ａ及び第２のトレンチ９Ａが絶縁基板１に達するように設けられている。第２のトレンチ９Ａはゲート部であり、その内壁にゲート絶縁膜３８を介してゲート電極４０が設けられている。また、第１のトレンチ６Ａにはｎ型バッファー領域６６、ｐ型コレクタ領域７７及びコレクタ電極３９が順次設けられている。最上層のｐ型ドリフト領域３のゲート電極４０に近い部分にはｐ型ボディ領域４とｎ型エミッタ領域５５が設けられ、更にこれらの領域に接続されたエミッタ電極８８が設けられている。ｐ型ドリフト領域３の表面には保護のためにＳｉ酸化膜やＳｉ窒化膜などの保護膜４５が設けられている。ドリフト領域３２Ａ〜３２Ｅとドリフト領域３３Ａ〜３３Ｄの厚さは共に約０．８μｍ、不純物濃度は約８×１０１６ａｔｍ／ｃｍ３、長さは約７５μｍである。ｐ型ボディ領域４の不純物濃度は約５×１０１７ａｔｍ／ｃｍ３、厚さは約０．８μｍであり、その中に形成されたｎ型エミッタ領域５５の不純物濃度は１×１０１９ａｔｍ／ｃｍ３、厚さは約０．２μｍである。トレンチ６Ａ内のｎ型バッファー領域６６の不純物濃度は１×１０１８ａｔｍ／ｃｍ３、ｐ型コレクタ領域７７の不純物濃度は１×１０２０ａｔｍ／ｃｍ３である。トレンチ６Ａ、９Ａの深さは共に約１０μｍである。
【００８０】
本実施例のＳｉＣ−ＩＧＢＴでは、最下層のｎ型ドリフト領域３２Ａを除けば各ｎ型ドリフト領域３２Ｂ〜３２Ｅはｐ型ドリフト領域３と３３Ａ〜３３Ｄの隣り合うものに挟まれている。この構成により、コレクタ電極３９の電位がエミッター電極８８の電位より高い状態になるように高電圧を印加した時、各ｐ型ドリフト領域３３Ａ〜３３Ｄには上下両側に隣接するｎ型ドリフト領域３２Ａ〜３２Ｅから効果的に空乏層が拡がり完全に空乏化される。又各ｎ型ドリフト領域３２Ａ〜３２Ｅにも上下に隣接するｐ型ドリフト領域３３Ａ〜３３Ｄから効果的に空乏層が拡がり完全に空乏化される。その結果、バッファー領域６６からゲート電極４０の間の全てのドリフト領域３２Ａ〜３２Ｅ、３３Ａ〜３３Ｄの電位の分布はほぼ等電位分布となり、電界がドリフト領域の全域に渡ってほぼ均一になる。この電界がＳｉＣの絶縁破壊電界である約３ＭＶ／ｃｍに達するまで印加電圧を高くすることができるので、高耐圧化ができ、本実施例の場合では５８００Ｖの高い耐圧のものが実現できた。
【００８１】
一方、コレクタ電極３９の電位がエミッタ電極８８の電位より高くなるように高電圧を印加するとともにゲート電極４０にしきい値以上の高い電圧を印加してオン状態にすると、ゲート電極４０近傍のｐ型ボディ領域４及び各ｐ型ドリフト領域３３Ａ〜３３Ｄの表面に電子が集められ反転層が形成される。一方、各ｎ型ドリフト領域３２Ａ〜３２Ｅのゲート電極４０近傍の表面にも電子が集められ蓄積層が形成される。ｐ型ボディ領域４の反転層はチャネルとして機能し、ｎ型エミッタ領域５５から、チャネルとして機能するｐ型ボディ領域４と上から２層目のｎ型ドリフト領域３２Ｅを通ってバッファー領域６６に電子が流入する。電子の一部はｎ型ドリフト領域３２Ｅの蓄積層と上から３層目のｐ型ドリフト領域３３Ｄの反転層を経て４層目のｎ型ドリフト領域３２Ｄに分流しバッファー領域６６に流入する。同様にして電子の一部がｎ型ドリフト領域３２Ｄの蓄積層とｐ型ドリフト領域３３Ｃの反転層を経て上から６、８、１０層目のｎ型ドリフト領域３２Ｃ、３２Ｂ、３２Ａに分流しバッファー領域６６に流れる。電子がバッファー領域６６に達するとｐ型コレクタ領域７７から正孔がｎ型ドリフト領域３２Ａ〜３２Ｅに流入し、ｐ型ドリフト領域３３Ａ〜３３Ｄの反転層とｎ型ドリフト領域３２Ａ〜３２Ｅの蓄積層を経てｐ型ボディ領域４を通りエミッタ電極８８に達する。これによりｎ型ドリフト領域３２Ａ〜３２Ｅには電子と正孔が共に存在することになり、伝導度変調が生じてｎ型ドリフト領域３２Ａ〜３２Ｅの抵抗が激減する。この過程で、各ｐ型ドリフト領域３３Ａ〜３３Ｄにも隣接するｎ型ドリフト領域から電子が注入されるために伝導度変調が生じｐ型ドリフト領域の抵抗が低減する。下層のｎ型ドリフト領域３２Ａに近くなるほどｎ型ドリフト領域３２Ａ〜３２Ｅの蓄積層とｐ型ドリフト領域３３Ａ〜３３Ｄの反転層の抵抗が加算されるので若干抵抗値が大きくなり分流電流が減少する傾向にあるが、本実施例の場合は特に問題になる程ではなかった。これによりｎ型ドリフト領域３２Ａ〜３２Ｅ及びｐ型ドリフト領域３３Ａ〜３３Ｅの抵抗は伝導度変調が生じない場合の約１／３に低減し、ＳｉＣ−ＩＧＢＴのオン抵抗を大幅に低減できる。本実施例の場合は、耐圧が５８００Ｖと高いにもかかわらず単位面積あたりのオン抵抗は１８ｍΩｃｍ２と大幅に低減できた。
【００８２】
以上のように、本実施例によれば、高い耐圧を保ちつつ大幅にオン抵抗を低減できるという効果が得られる。各ｎ型ドリフト領域３２Ａ〜３２Ｅと各ｐ型ドリフト領域３３Ａ〜３３Ｄの組の積層数を増やすほどオン抵抗を低減することができる。但し、積層数を増やしすぎると前記のように下層のｎ型ドリフト領域３２Ａに近いものほど抵抗が増加するので、上下のｎ型ドリフト領域３２Ｅと３２Ａの抵抗をそろえるような工夫が必要となる。例えば下層になるほどｎ型ドリフト領域３２Ａ〜３２Ｅとｐ型ドリフト領域３３Ａ〜３３Ｅの厚さを少しづつ厚くしてゆくことなどが極めて有効であった。最下層のドリフト領域３３Ａの厚さの増加割合は、各ドリフト領域の長さと、ｎ型ドリフト領域とｐ型ドリフト領域の対の積層数に依存するが、例えば層数が１５層の場合には、最上層のｐ型ドリフト領域３に比べて最下層のｐ型ドリフト領域３３Ａの厚さを約１．３倍程度に増やすのが好適である。耐圧が５２００Ｖに低減してしまうがｐ型ドリフト領域３３Ａ〜３３Ｄの厚さを一定にして、ｎ型ドリフト領域３２Ａ〜３２Ｅの厚さのみ順次増やしてもオン抵抗に対しては同様の効果が得られる。この場合も最下層のｎ型ドリフト領域３２Ａの厚さは最上層のｎ型ドリフト領域３２Ｅの厚さの約１．３倍程度が好適である。
【００８３】
本半導体装置を１個の基板内に複数個形成し、これらの各半導体装置の同種の電極をそれぞれ共通に接続することにより並列接続して電力容量を増大できる。例えば、本実施例の場合並列接続によりチップ面積１ｃｍ２当たり４０Ａの電流容量にできるので、チップ面積を２５ｃｍ２にすることにより１０００Ａの電流容量のものができる。
【００８４】
《第９実施例》
図１２は本発明の半導体装置の第９実施例のシリコンＩＧＢＴ（以下Ｓｉ−ＩＧＢＴと記す）のセグメントの断面図である。厚さ約４００μｍのＳｉ基板４１の上にＳｉＯ２の絶縁膜１３を形成し、ついで順次ｎ型ドリフト領域４２Ａ〜４２Ｃのそれぞれとｐ型ドリフト領域４３Ａ〜４３Ｃとのそれぞれの組を３組積層している。積層されたドリフト領域４２Ａ〜４２Ｃ、４３Ａ〜４３Ｃの両端部近傍には深さ約１０μｍの第１及び第２のトレンチ６Ａ、９Ａが絶縁膜１３に達するように設けられている。第２のトレンチ９Ａはゲート電極４０用であり、トレンチ９Ａの内壁にゲート絶縁膜３８を介してゲート電極４０が設けられている。また、第１のトレンチ６Ａ内にはｎ型バッファー領域６６とｐ型コレクタ領域７７、コレクタ電極３９が順次設けられている。最上層のｐ型ドリフト領域４３Ｃのゲート電極４０に近い側にはｐ型ボディ領域４とｎ型エミッタ領域５５が設けられ、これらの領域に接続されるようにエミッタ電極８８が設けられている。ｐ型ドリフト領域４３Ｃの表面には保護のためにＳｉ酸化膜やＳｉ窒化膜などの保護膜４５が設けられている。ｎ型及びｐ型ドリフト領域４２Ａ〜４２Ｃ、４３Ａ〜４３Ｃの厚さは共に約１．５μｍ、不純物濃度は約２．８×１０１５ａｔｍ／ｃｍ３、長さは約３２０μｍである。ｐ型ボディ領域４の不純物濃度は約５×１０１７ａｔｍ／ｃｍ３、厚さは約０．５μｍであり、その中に形成されたｎ型エミッタ領域５５の不純物濃度は１×１０１９ａｔｍ／ｃｍ３、厚さは約０．２μｍである。トレンチ６Ａ内のｎ型バッファー領域６６の不純物濃度は１×１０１８ａｔｍ／ｃｍ３、ｐ型コレクタ領域７７の不純物濃度は１×１０２０ａｔｍ／ｃｍ３である。
【００８５】
本実施例のＳｉ−ＩＧＢＴでは、各ｎ型ドリフト領域４２Ｂ、４２Ｃはｐ型ドリフト領域４３Ａ〜４３Ｃの内のそれぞれ隣接するもので挟まれている。またｐ型ドリフト領域４３Ａは二つのｎ型ドリフト領域４２Ａ、４２Ｂに挟まれている。この状態でコレクタ電極３９の電位がエミッタ電極８８の電位より高い状態になるように高電圧を印加した時、各ドリフト領域４２Ａ〜４２Ｃ、４３Ａ〜４３Ｃには上下両側から効果的に空乏層が拡がり完全に空乏化される。その結果、バッファー領域６６からゲート電極４０に向かってドリフト領域４２Ａ〜４２Ｃ、４３Ａ〜４３Ｃの電位分布はほぼ等電位分布となり、電界がドリフト領域の全域に渡ってほぼ均一になる。この電界がＳｉの絶縁破壊電界の約０．３ＭＶ／ｃｍに達するまで印加電圧を高くすることができるので、高耐圧化ができる。本実施例の場合では４１００Ｖの高耐圧が実現できた。
【００８６】
一方、コレクタ電極３９の電位がエミッタ電極８８の電位より高くなるように高電圧を印加するとともにゲート電極４０にしきい値以上の電圧を印加したオン状態では、ゲート電極４０近傍のｐ型ボディ領域４及び各ｐ型ドリフト領域４３Ａ〜４３Ｃの表面には電子が集められ反転層が形成される。また、各ｎ型ドリフト領域４２Ａ〜４２Ｃのゲート電極４０近傍の表面にも電子が集められ蓄積層が形成される。ｐ型ドリフト領域４３Ａ〜４３Ｃの反転層はチャネルとして機能し、エミッタ領域５５から前記のチャネルと、上から２層目のｎ型ドリフト領域４２Ｃを通ってバッファー領域６６に電子が流入する。電子の一部はｎ型ドリフト領域４２Ｃの蓄積層と、上から３層目のｐ型ドリフト領域４３Ｂの反転層を経て４層目のｎ型ドリフト領域４２Ｂを通りバッファー領域６６に流入する。同様にして電子の一部がｎ型ドリフト領域４２Ｂの蓄積層とｐ型ドリフト領域４３Ｂの反転層を経て６層目のｎ型ドリフト領域４２Ａを通りバッファー領域６６に流入する。電子がバッファー領域６６に達するとｐ型エミッタ領域７７から正孔がｎ型ドリフト領域４２Ａ〜４２Ｃに流入し、ｐ型ドリフト領域４３Ａ〜４３Ｃ、ｎ型ドリフト領域４２Ａ〜４２Ｃの蓄積層を経てｐ型ボディ領域４を通ってエミッタ電極８８に達する。このようにしてｎ型ドリフト領域４２Ａ〜４２Ｃには電子と正孔が共に存在することになり、伝導度変調が起こってｎ型ドリフト領域４２Ａ〜４２Ｃの抵抗が激減する。この過程で、各ｐ型ドリフト領域３３Ａ〜３３Ｄにも隣接するｎ型ドリフト領域から電子が注入されるために伝導度変調が生じｐ型ドリフト領域の抵抗が低減する。下層のｎ型ドリフト領域４２Ａに近いものほどｎ型ドリフト領域４２Ａ〜４２Ｃの蓄積層とｐ型ドリフト領域４３Ａ〜４３Ｃの反転層の抵抗が加算されるので若干抵抗が大きくなり分流電流が低減する傾向にあるが、本実施例の場合は特に問題になる程ではなかった。本実施例では、ｎ型ドリフト領域４２Ａ〜４２Ｃの抵抗は伝導度変調がない場合の約１／５に低減し、電界効果トランジスタのオン抵抗を大幅に低減できる。本実施例の場合は、耐圧を４１００Ｖと高く保ちつつ単位面積あたりのビルトイン電圧より高い電圧範囲でのオン抵抗を７１０ｍΩｃｍ２と大幅に低減できた。
【００８７】
以上のごとく、本実施例では耐圧を損ねることなく大幅にオン抵抗を低減できる。ｎ型ドリフト領域４２Ａ〜４２Ｃとｐ型ドリフト領域４３Ａ〜４３Ｃの組の積層数を増やすほどこのオン抵抗は低減できる。但し、積層数を増やしすぎると前記のように下層のｎ型ドリフト領域４２Ａに近いものほど抵抗が増加するので、上下のｎ型及びｐ型ドリフト領域の抵抗をそろえるような工夫が必要となる。例えば下層になるほどｎ型及びｐ型ドリフト領域を少しづつ厚くしてゆくことが極めて有効であった。最下層のドリフト領域４２Ａの厚さの増大割合はドリフト領域の長さとｎ型ドリフト領域４２Ａ〜４２Ｃとｐ型ドリフト領域４３Ａ〜４３Ｃの組の積層数に依存するが、例えば積層数が１５層の場合を例に取ると、最上層のｐ型ドリフト領域４３Ｃに対する最下層のｐ型ドリフト領域４３Ａの厚さは約１．３倍程度が好適である。このほか耐圧は若干低くなるがｐ型ドリフト領域の厚さを一定にしてｎ型ドリフト領域の厚さのみ順次増やしてもオン抵抗に関しては同様の効果が得られ、この場合も最下層のｎ型ドリフト領域４２Ａの厚さは最上層のｎ型ドリフト領域４２Ｃの厚さの約１．３倍程度が好適である。
【００８８】
《第１０実施例》
図１３は本発明の第１０実施例のＳｉＣターンオフサイリスタ（以下、ＳｉＣ−ＧＴＯと記す）のセグメントの断面図である。厚さ約３２０μｍのＳｉＣ絶縁基板５１の上に順次、ｎ型ドリフト領域５２Ａ〜５２Ｃのそれぞれとｐ型ドリフト領域５３Ａ〜５３Ｃのそれぞれとの組を３組積層している。積層されたｎ型ドリフト領域５２Ａ〜５２Ｃとｐ型ドリフト領域５３Ａ〜５３Ｃの両端部近傍にはトレンチ６Ａ、９Ａが絶縁基板５１に達するように設けられている。トレンチ９Ａの内壁にはｐ型ベース領域９４、ｎ型エミッタ領域９５、カソード電極５８が順次設けられている。また、トレンチ６Ａの内壁には、ｎ型ベース領域８６、ｐ型エミッタ領域８７、コレクタ電極６９が順次設けられている。最上層のｐ型ドリフト領域５３Ｃのｎ型エミッタ領域９５に近い部分には、ｐ型ベース領域９４に接続されたｐ型コンタクト部１４が設けられている。コンタクト部１４はゲート電極４０に接続されている。ｐ型ドリフト領域５３Ｃの表面には保護のためにＳｉ酸化膜やＳｉ窒化膜などの保護膜４５が設けられている。ｎ型及びｐ型ドリフト領域５２Ａ〜５２Ｃ、５３Ａ〜５３Ｃの厚さは共に約０．８μｍ、不純物濃度は約８×１０１６ａｔｍ／ｃｍ３、長さは約７５μｍである。ｐ型及びｎ型ベース領域９４、８６の不純物濃度は約７×１０１７ａｔｍ／ｃｍ３、厚さは約１．２μｍである。ｎ型及びｐ型エミッタ領域９５、８７の不純物濃度は１×１０２０ａｔｍ／ｃｍ３、厚さは約０．４μｍである。トレンチ６Ａ、９Ａの深さは共に約６μｍである。
【００８９】
本実施例のＳｉＣ−ＧＴＯでは、ｎ型ドリフト領域５２Ｂ、５２Ｃはｐ型ドリフト領域５３Ａ〜５３Ｃの内のそれぞれ隣接するものに挟まれている。またｐ型ドリフト領域５３Ａは隣接するｎ型ドリフト領域５２Ａと５２Ｂに挟まれている。この状態で、アノード電極６９の電位がカソード電極５８の電位より高い状態になるように高電圧を印加した時、ｎ型ドリフト領域５２Ａ〜５２Ｃにはｐ型ベース領域９４及び隣接するｐ型ドリフト領域５３Ａ〜５３Ｃから効果的に空乏層が拡がり完全に空乏化される。同時にｐ型ドリフト領域５３Ａ〜５３Ｃにはｎ型ベース領域８６及び隣接するｎ型ドリフト領域５２Ａ〜５３Ｃから効果的に空乏層が拡がり完全に空乏化される。その結果、ｐ型ベース領域９４とｎ型ベース領域８６の間のドリフト領域５２Ａ〜５２Ｃ、５３Ａ〜５３Ｃの電位分布はほぼ等電位分布となり、電界がドリフト領域５２Ａ〜５２Ｃ、５３Ａ〜５３Ｃの全域に渡ってほぼ均一になる。この電界がＳｉＣの絶縁破壊電界の約３ＭＶ／ｃｍに達するまで前記印加電圧を高くすることができるので、高耐圧化ができ、本実施例の場合では４５００Ｖの高耐圧を実現できた。
【００９０】
通電電流の制御においては、アノード電極６９の電位がカソード電極５８の電位より高くなるように高電圧を印加するとともにゲート電極４０からゲート電流を流すことによりオンにでき、またゲート電流を引き抜くことによりオフにできる。ｐ型ベース領域９４の抵抗は絶縁基板５１に近いほど若干大きくなり分流ゲート電流が低減する傾向にあるが、本実施例の場合は特に問題になる程ではなかった。この結果、アノード電極６９とカソード電極５８間の抵抗は従来のＧＴＯの約１／５に低減できる。本実施例の場合は、耐圧を４５００Ｖに高くしたにもかかわらずビルトイン電圧より高い電圧範囲での単位面積あたりのオン抵抗は１７ｍΩｃｍ２であり大幅に低減できた。
【００９１】
以上のごとく、本実施例は耐圧を保ちつつ更に大幅にオン抵抗を低減できるという効果が得られる。ｎ型ドリフト領域とｐ型ドリフト領域の対の積層数を増やすほどこのオン抵抗は更に低減できる。但し、積層数を増やしすぎると前記のようにｐ型ベース領域９４の抵抗が増加するためターンオフ時に基板５１側のドリフト領域５２Ａを流れる電流を効果的に引き抜けないという不都合が生じることがある。そのような場合にはｐ型ベース領域９４の基板５１に近い部分の不純物濃度を若干増加させればよい。
【００９２】
《第１１実施例》
図１４は、本発明の半導体装置の第１１実施例のＳｉＣ−ＭＯＳ電界効果サイリスタのセグメントの断面図である。厚さ約３２０μｍのＳｉＣ絶縁基板６１の上に、ｎ型ドリフト領域６２Ａ〜６２Ｅのそれぞれの間にｐ型ドリフト領域６３Ａ〜６３Ｅをそれぞれ挟んで形成したｎ型ドリフト領域とｐ型ドリフト領域の組を５組積層している。積層されたドリフト領域６２Ａ〜６２Ｅ、６３Ａ〜６３Ｅの両端部にはトレンチ６Ａ、９Ａが絶縁基板６１に達するように設けられている。一方のトレンチ９Ａの内壁には、ｐ型ベース領域９４、ｎ型エミッタ領域９５、カソード電極５８が順次設けられている。また、他方のトレンチ６Ａの内壁にはｎ型ベース領域８６とｐ型エミッタ領域８７、アノード電極６９が順次設けられている。最上層のｐ型ドリフト領域６３Ｅの表面及びｎ型ベース領域８６とｐ型エミッタ領域８７の端部にゲート酸化膜１１Ａを介してゲート電極７０が対向するよう形成されており、その他の表面には保護のためにＳｉ酸化膜やＳｉ窒化膜などの保護膜４５が設けられている。ドリフト領域６２Ａ〜６３Ｅ、エミッタ領域８７、９５、ベース領域８６、９４の各領域の導電型を前記のものと逆にする場合には、ゲート電極７０はｐ型ベース領域９４とｎ型エミッタ領域９５の端部にゲート酸化膜１１Ａを介して対向するように形成してもよい。ｎ型及びｐ型ドリフト領域６２Ａ〜６２Ｅ、６３Ａ〜６３Ｅの厚さは約０．８μｍ、不純物濃度は約８×１０１６ａｔｍ／ｃｍ３、長さは約７５μｍである。ｐ型及びｎ型ベース領域９４、８６の不純物濃度は共に約７×１０１７ａｔｍ／ｃｍ３、厚さは約１．２μｍである。ｎ型及びｐ型エミッタ領域９５、８７の不純物濃度は１×１０２０ａｔｍ／ｃｍ３、厚さは約０．４μｍである。トレンチ６Ａ、９Ａの深さは共に約１０μｍである。
【００９３】
本実施例のＳｉＣ−ＭＯＳ電界効果サイリスタでは、ｎ型ドリフト領域６２Ｂ〜６２Ｅはそれぞれｐ型ドリフト領域６３Ａ〜６３Ｅの内の隣接するものに挟まれている。またｐ型ドリフト領域６３Ａはｎ型ドリフト領域６２Ａ、６２Ｂにより挟まれている。これにより、アノード電極６９の電位がカソード電極５８の電位より高い状態になるように高電圧を印加した時、ｎ型ドリフト領域６２Ａ〜６２Ｅにはｐ型ベース領域９４とｐ型ドリフト領域６３Ａ〜６３Ｅから効果的に空乏層が拡がり完全に空乏化される。また、ｐ型ドリフト領域６３Ａ〜６３Ｅにはｎ型ベース領域８６とｎ型ドリフト領域６２Ａ〜６２Ｅから効果的に空乏層が拡がり完全に空乏化される。その結果、ｐ型ベース領域９４とｎ型ベース領域８６の間のドリフト領域６２Ａ〜６２Ｅ、６３Ａ〜６３Ｅの電位分布はほぼ等電位分布となり、電界がドリフト領域の全域に渡ってほぼ均一になる。この電界がＳｉＣの絶縁破壊電界の約３ＭＶ／ｃｍに達するまで印加電圧を高くすることができるので、高耐圧化ができる。本実施例の場合では４７００Ｖの高耐圧を実現できた。
【００９４】
通電電流の制御においては、アノード電極６９がカソード電極５８より高い電位になるように高電圧を印加する。またゲート電極７０にはその電位がアノード電極６９の電位よりも低くなるように電圧を印加する。この電圧がゲート電極７０の下のｎ型ベース領域８６の表面のしきい値電圧以上になると、ｎ型ベース領域８６の表面にチャネルが形成され正孔がｐ型エミッタ領域８７からｐ型ドリフト領域６３Ｅに流入する。この正孔はｐ型ベース領域９４に達するとｎ型エミッタ領域９５からの電子の注入を促し、電子がまず最上層のｐ型ドリフト領域６３Ｅに流入する。この電子は、ｎ型エミッタ領域９５、ｐ型ベース領域９４と最上層のｐ型ドリフト領域６３Ｅ及びｎ型ベース領域８６で構成されるｎｐｎトランジスタをオンにし、ｐ型エミッタ領域８７からｎ型ベース領域８６への正孔の注入を促進する。この正孔の注入によりｐ型エミッタ領域８７、ｎ型ベース領域８６、ｐ型ドリフト領域６３Ｅで構成されるｐｎｐトランジスタをオンにし、ついには最上層のｐ型ドリフト領域６３Ｅを含むｐｎｐｐｎサイリスタをオンにする。この過程で、最上層のｐ型ドリフト領域６３Ｅの下のｎ型ドリフト領域６２Ｅの電位は最上層のｐ型ドリフト領域６３Ｅよりも高いので、ｎ型エミッタ領域９５からｐ型ドリフト領域６３Ｅに注入された電子の一部はｎ型ドリフト領域６２Ｅに流れてｎ型ベース領域８６に至り、ｐ型エミッタ領域８７からｎ型ベース領域８６、ｎ型ドリフト領域６２Ｅへの正孔の注入を促す。これにより、ｐ型エミッタ領域８７、ｎ型ベース領域８６、ｎ型ドリフト領域６２Ｅ、ｐ型ベース領域９４で構成されるｐｎｐトランジスタがオンとなり多量の正孔が前記ｐｎｐトランジスタを流れ、ｎ型エミッタ領域９５からの多量の電子の注入を促す。その結果ｎ型エミッタ領域９５、ｐ型ベース領域９４、ｎ型ドリフト領域６２Ｅ、ｎ型ベース領域８６で構成されるｎｐｎトランジスタがオンとなり、更に多量の正孔のｎ型ベース領域８６への注入を促進させることになる。これは、ｐｎｐトランジスタとｎｐｎトランジスタによる正帰還の増幅動作を招き、ついにはｐｎｎｐｎサイリスタがオンする。また、この過程で、３層目のｐ型ドリフト領域６３Ｄの電位が２層目のｎ型ドリフト領域６２Ｅよりも低いので、ｐ型エミッタ領域８７からｎ型ドリフト領域６２Ｅに注入された正孔の一部は、ｐ型ドリフト領域６３Ｄを流れ、ｐ型ベース領域９４に至る。これによりｎ型エミッタ領域９５からｐ型ベース領域９４、ｐ型ドリフト領域６３Ｄへの電子の注入を促し、３層目のｎｐｎトランジスタをオンにし、ついで３層目のｐｎｐトランジスタをオンにする。その結果３層目のｎｐｎトランジスタとｐｎｐトランジスタで構成される３層目のｐｎｐｐｎサイリスタがオンになる。このようにして、順次ｎ型及びｐ型ドリフト領域６２Ｄ、６３Ｃ、６２Ｃ、６３Ｂ，６２Ｂ、６３Ａ及び６２Ａを含む第４、５、６、７、８、９及び１０層目のサイリスタがオンになり、ついにはＳｉＣ−ＭＯＳ電界効果サイリスタ全体がオンになる。
【００９５】
本実施例の場合は、耐圧を４７００Ｖと高くできたにもかかわらず、ビルトイン電圧以上の高い電圧範囲での単位面積あたりのオン抵抗は１１ｍΩｃｍ２となり大幅に低減できた。また、ＭＯＳゲート型の半導体装置なのでゲート電極７０を含むゲート回路の消費電力は第１０の実施例のＳｉＣ−ＧＴＯに比べて大幅に低減できる。
【００９６】
以上のごとく、本実施例は耐圧を高く保ちつつ大幅にオン抵抗を低減できるという効果があり、半導体装置の消費電力を大幅に低減できるとともに、ゲート電極７０につながるゲート駆動回路の消費電力も低減できる。なお、ｎ型ドリフト領域６２Ａ〜６２Ｅとｐ型ドリフト領域６３Ａ〜６３Ｅの組の積層数を増やすほどこのオン抵抗は低減できる。
【００９７】
以上、第１から第１１の実施例について詳細に説明したが、本発明は更に多くの適用範囲あるいは派生構造を包含するものである。例えば同一基板上に形成した基本となる素子を多数並列に接続することにより、大電流・大容量化を実現できる。また、ＳｉＣ絶縁基板としてはバナジュウムを含んだＳｉＣ基板に限定されるものではなく、サファイア絶縁基板やクロムを含んだガリウム砒素絶縁基板等を使用してもよい。
【００９８】
前記各実施例では、ＳｉとＳｉＣを用いた素子の場合について説明したが、本発明は、ダイヤモンド、ガリウムナイトライド、アルミニュウムナイトライド、硫化亜鉛など他の半導体材料を用いた素子にも有効である。前記各実施例のトレンチ６Ａ、９Ａは内壁面が垂直に近いが内壁面をすり鉢状のゆるやかな傾斜にした溝状（グルーブ）に形成してもよい。このようにすると、ｎ型及びｐ型ドリフト層の組の数が１０組以上と多いときの埋込領域や電極の形成が容易になり、コスト低減と歩留りの向上に有利となる。
【００９９】
また、前記の各実施例において、ｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えた場合でも本発明の構成を適用できる。
【０１００】
本発明の半導体装置の耐圧は、ｐ型ドリフト領域とｎ型ドリフト領域の厚さの差や不純物濃度の差に影響を受ける。従って本発明の目的を効果的に達成するためには、ｐ型ドリフト領域とｎ型ドリフト領域の厚さの差は±２０％以下に、不純物濃度の差は±２５０％以下にするのが好適である。
【図面の簡単な説明】
【０１０１】
【図１】本発明の電界効果トランジスタの第１実施例を示す断面図
【図２】本発明の第１実施例の電界効果トランジスタの耐圧とドリフト領域の不純物濃度との関係を示すグラフ
【図３】本発明の第１実施例の電界効果トランジスタの耐圧とドリフト領域の厚さの関係を示すグラフ
【図４】本発明の電界効果トランジスタの第２実施例を示す断面図
【図５】本発明の電界効果トランジスタの第３実施例を示す断面図
【図６】本発明の電界効果トランジスタの第３実施例の他の例を示す断面図
【図７】本発明の電界効果トランジスタの第４実施例を示す断面図
【図８】本発明の電界効果トランジスタの第５実施例を示す断面図
【図９】本発明の電界効果トランジスタの第６実施例を示す断面図
【図１０】本発明の第７実施例のＳｉＣ−ＩＧＢＴの断面図
【図１１】本発明の第８実施例のＳｉＣ−ＩＧＢＴの断面図
【図１２】本発明の第９実施例のＳｉ−ＩＧＢＴの断面図
【図１３】本発明の第１０実施例のＳｉＣ−ＧＴＯの断面図
【図１４】本発明の第１１実施例のＳｉＣ−ＭＯＳサイリスタの断面図
【図１５】従来のトレンチ型電界効果半導体装置の断面図
【図１６】従来の高耐圧半導体装置の断面図
【符号の説明】
【０１０２】
１        絶縁基板
２        ｎ型ドリフト領域
３        ｐ型ドリフト領域
４        ｐ型ボディ領域
５        ソース領域
６、１６  ドレイン領域
６Ａ      トレンチ
７        ソース電極
８        ドレイン電極
９、１９  酸化膜
９Ａ      トレンチ
１０      ゲート電極
１１      表面保護膜
１２      ｐ型ドリフト領域
１４      ｐ型コンタクト部
２２、２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ  ｎ型ドリフト領域
２３、２３Ａ、２３Ｂ、２２Ｃ          ｐ型ドリフト領域
３２Ａ〜３２Ｅ  ｎ型ドリフト領域
３３      ｐ型ドリフト領域
３３Ａ〜３３Ｄ  ｐ型ドリフト領域
３４      ボディ領域
３７      ソース電極
３９      コレクタ電極
４０      ゲート電極
４１      Ｓｉ基板
４２Ａ〜４２Ｃ  ｎ型ドリフト領域
４３Ａ〜４３Ｃ  ｐ型ドリフト領域
５１      絶縁基板
５２Ａ〜５２Ｃ  ｎ型ドリフト領域
５３Ａ〜５３Ｃ  ｐ型ドリフト領域
５５      エミッタ領域
５８      カソード電極
６２Ａ〜６２Ｅ  ｎ型ドリフト領域
６３Ａ〜６３Ｅ  ｐ型ドリフト領域
６６      バッファー領域
６８      ゲート電極
６９      アノード電極
７０      ゲート電極
７７      コレクタ領域
８６      ｎ型ベース領域
８７      ｐ型エミッタ領域
８８      エミッタ電極
９４      ｐ型ベース領域
９５      ｎ型エミッタ領域
１０１    ドレイン領域
１０２    ドリフト領域
１０３    ボディ領域
１０４    ソース領域
１０５    ゲート絶縁膜
１０６    ゲート電極
１０７    ソース電極
１０８    ドレイン電極
１１０    凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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