(57)【要約】    【課題】  Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を向上させることができるＡ／Ｄ変換方法を提供する。    【解決手段】    出力検出回路１１は、第１の変換特性に基づいて出力電圧の出力電圧検出信号Ｖｄを、電圧レベルＶｄＬと動作電圧の略中間電圧レベルの範囲において、出力電圧検出信号Ｖｄの上昇に比例して上昇する出力検出信号Ｖｄ１に変換する。出力検出回路１２は、第２の変換特性に基づいて出力電圧検出信号Ｖｄを、動作電圧の略中間電圧レベルと最大電圧レベルＶｄＨの範囲において、出力電圧検出信号Ｖｄの上昇に反比例して減少する出力検出信号Ｖｄ２に変換する。コンパレータ２１，２２は夫々基準三角波Ｖ２と出力検出信号Ｖｄ１，Ｖｄ２を比較してパルス信号Ｓ２１，Ｓ２２を出力し、パルス幅カウンタ３１，３２は夫々パルス信号Ｓ３１，３２をカウントしてカウント値Ｓ３１，Ｓ３２を出力してＡ／Ｄ変換を行う。【選択図】      図３
2006295703.tif 000002
【特許請求の範囲】
【請求項１】
基準三角波を発生する三角波発生ステップと、
第１の電圧レベル領域において出力電圧を検出すると共に該検出した出力電圧から第１の変換特性に基づいて第１の出力検出信号を出力する第１の電圧検出ステップと、
第２の電圧レベル領域において前記出力電圧を検出すると共に該検出した出力電圧から第２の変換特性に基づいて第２の出力検出信号を出力する第２の電圧検出ステップと、
前記基準三角波と前記第１の出力検出信号とを比較すると共に該比較結果に応じて第１のパルス信号を出力する第１の比較ステップと、
前記基準三角波と前記第２の出力検出信号とを比較すると共に該比較結果に応じて第２のパルス信号を出力する第２の比較ステップと、
前記第１のパルス信号及び前記第２のパルス信号の少なくともいずれか一方のパルス幅を所定の周期でカウントするカウントステップとを備えることを特徴とするＡ／Ｄ変換方法。
【請求項２】
前記第１の変換特性は前記出力電圧の上昇に比例して前記第１の出力検出信号が上昇するように設定されており、前記第２の変換特性は前記出力電圧の上昇に反比例して前記第２の出力検出信号が下降するように設定されており、且つ前記第１の変換特性及び前記第２の変換特性は、前記第１の出力検出信号及び前記第２の出力検出信号が前記基準三角波の動作電圧範囲を包含すると共に前記基準三角波の動作電圧範囲において等しくなるように夫々設定されていることを特徴とする請求項１記載のＡ／Ｄ変換方法。
【請求項３】
前記カウントステップは、前記第１のパルス信号のパルス幅を前記所定の周期でカウントする第１のカウントステップと、前記第２のパルス信号のパルス幅を前記所定の周期でカウントする第２のカウントステップとを有することを特徴とする請求項１又は２記載のＡ／Ｄ変換方法。
【請求項４】
前記カウントステップは、前記第１のパルス信号と前記第２のパルス信号を演算により結合して第３のパルス信号を出力するパルス信号結合ステップと、当該第３のパルス信号のパルス幅を前記所定の周期でカウントする第３のカウントステップとを有し、
前記Ａ／Ｄ変換方法は、前記第１のパルス信号と前記第２のパルス信号とを比較すると共に該比較結果に基づいて前記第３のカウントステップにおいて前記第１のパルス信号及び前記第２のパルス信号のいずれのパルス幅をカウントしているかを判別する判別ステップを、さらに備えることを特徴とする請求項１又は２記載のＡ／Ｄ変換方法。
【請求項５】
前記演算は否定論理積演算であることを特徴とする請求項４記載のＡ／Ｄ変換方法。
【請求項６】
前記演算は論理積演算であることを特徴とする請求項４記載のＡ／Ｄ変換方法。
【請求項７】
スイッチング電源として少なくとも１つの電圧を出力する出力ステップと、
前記少なくとも１つの出力電圧のうち任意の１つの出力電圧をＡ／Ｄ変換するＡ／Ｄ変換ステップと、
前記Ａ／Ｄ変換結果に基づいてパルス幅演算を行ってＰＷＭ信号としての駆動パルス信号を生成するパルス演算ステップと、
前記生成された駆動パルス信号に基づいて前記任意の少なくとも１つの出力電圧を所定値に制御する出力電圧制御ステップとを備える複数スイッチング電源の制御方法であって、
前記Ａ／Ｄ変換ステップは、基準三角波を発生する三角波発生ステップと、第１の電圧レベル領域において前記任意の１つの出力電圧を検出すると共に該検出した出力電圧から第１の変換特性に基づいて第１の出力検出信号を出力する第１の電圧検出ステップと、第２の電圧レベル領域において前記任意の１つの出力電圧を検出すると共に該検出した出力電圧から第２の変換特性に基づいて第２の出力検出信号を出力する第２の電圧検出ステップと、前記基準三角波と前記第１の出力検出信号とを比較すると共に該比較結果に応じて第１のパルス信号を出力する第１の比較ステップと、前記基準三角波と前記第２の出力検出信号とを比較すると共に該比較結果に応じて第２のパルス信号を出力する第２の比較ステップと、前記第１のパルス信号及び前記第２のパルス信号の少なくともいずれか一方のパルス幅を所定の周期でカウントするカウントステップとを有することを特徴とする複数スイッチング電源の制御方法。
【請求項８】
前記第１の変換特性は前記出力電圧の上昇に比例して前記第１の出力検出信号が上昇するように設定されており、前記第２の変換特性は前記出力電圧の上昇に反比例して前記第２の出力検出信号が下降するように設定されており、且つ前記第１の変換特性及び前記第２の変換特性は、前記第１の出力検出信号及び前記第２の出力検出信号が前記基準三角波の動作電圧範囲を包含すると共に前記基準三角波の動作電圧範囲において等しくなるように夫々設定されていることを特徴とする請求項７記載の複数スイッチング電源の制御方法。
【請求項９】
前記カウントステップは、前記第１のパルス信号のパルス幅を前記所定の周期でカウントする第１のカウントステップと、前記第２のパルス信号のパルス幅を前記所定の周期でカウントする第２のカウントステップとを有することを特徴とする請求項７又は８記載の複数スイッチング電源の制御方法。
【請求項１０】
前記カウントステップは、前記第１のパルス信号と前記第２のパルス信号を演算により結合して第３のパルス信号を出力するパルス信号結合ステップと、当該第３のパルス信号のパルス幅を前記所定の周期でカウントする第３のカウントステップとを有し、
前記複数スイッチング電源の制御方法は、前記Ａ／Ｄ変換ステップは、前記第１のパルス信号と前記第２のパルス信号とを比較すると共に該比較結果に基づいて前記第３のカウントステップにおいて前記第１のパルス信号及び前記第２のパルス信号のいずれのパルス幅をカウントしているかを判別する判別ステップを、さらに有することを特徴とする請求項７又は８記載の複数スイッチング電源の制御方法。
【請求項１１】
前記演算は否定論理積演算であることを特徴とする請求項１０記載の複数スイッチング電源の制御方法。
【請求項１２】
前記演算は論理積演算であることを特徴とする請求項１０記載の複数スイッチング電源の制御方法。
【請求項１３】
前記Ａ／Ｄ変換ステップを複数備えることを特徴とする請求項７乃至１２記載の複数スイッチング電源の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法に関し、特に、電子写真装置の高圧電源としてのスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法に関する。
【０００２】
従来、負帰還制御系を有するスイッチング電源装置が考えられている（例えば、特許文献１参照）。
【０００３】
図８は、従来の負帰還制御系を有するスイッチング電源装置の概略構成を示すブロック図である。
【０００４】
図８において、Ｔ１はトランスであり、１次側巻線Ｎ１と２次側巻線Ｎ２とが設けられている。１次側巻線Ｎ１の一端には、直流電圧Ｖｉｎを供給する直流電源のプラス端子が接続されており、この直流電源のマイナス端子は、基準電位に接続されている。電圧Ｖｉｎとしては、例えば、商用電源を全波整流し、且つコンデンサＣ０で平滑することによって得られる電圧が考えられる。一方、１次側巻線Ｎ１の他端には、スイッチング素子であるＦＥＴ（電解効果型トランジスタ）Ｑ１のドレイン及びコンデンサＣ１の一端が接続されている。ＦＥＴＱ１のソース及びコンデンサＣ１の他端は、基準電位に接続されている。
【０００５】
２次側巻線Ｎ２の一端は、整流ダイオードＤ１のアノードに接続されており、他端は基準電位に接続されている。ダイオードＤ１のカソードは、平滑用コンデンサＣ２のプラス端子に接続されており、コンデンサＣ２のマイナス端子は、基準電位に接続されている。２次側巻線Ｎ２には、１次側巻線Ｎ１の巻線数との比に応じた電圧が誘起され、２次側巻線Ｎ２において誘起された電圧は、整流ダイオードＤ１及び平滑化コンデンサＣ２によって、直流安定化電源電圧に変換されて出力電圧Ｖｏｕｔとして出力される。
【０００６】
また、ダイオードＤ１のカソードには、コンデンサＣ２と並列に配置されている分圧回路である出力検出回路１に接続されている。出力検出回路１は、出力電圧Ｖｏｕｔを分圧電圧Ｖ１に分圧し、この分圧電圧Ｖ１を出力検出信号Ｖ１としてコンパレータ２のマイナス端子に出力する。コンパレータ２のプラス端子には、三角波発生回路３の出力する基準三角波Ｖ２が入力される。また、コンパレータ２は、その出力端子がパルス幅カウンタ４の入力端子に接続されており、パルス信号Ｓ１をパルス幅カウンタ４に出力する。具体的には、コンパレータ２は、出力検出回路１の出力検出信号Ｖ１と基準三角波Ｖ２の電圧レベルを比較して、出力検出信号Ｖ１が基準三角波Ｖ２より小さい場合、Ｈｉｇｈレベル（以下、Ｈレベルと称呼する）の信号をパルス信号Ｓ１として出力し、出力検出信号Ｖ１が基準三角波Ｖ２より電圧レベルが高い場合、Ｌｏｗレベル（以下、Ｌレベルと称呼する）の信号をパルス信号Ｓ１として出力する（図９参照）。
【０００７】
パルス幅カウンタ４は、図示しないクロック回路に接続されており、クロック回路は所定周期のクロック（ＣＬＫ）を発生する。パルス幅カウンタ４は、クロック周期でコンパレータ２からの出力パルス信号Ｓ１のＨレベルパルス信号のパルス幅（以下、Ｈパルス幅と称呼する）をカウントし、Ｈパルス幅のカウント値Ｓ２を算出する。
【０００８】
上述のように、コンパレータ２、三角波発生回路３、及びパルス幅カウンタ４は、トラ
ンスＴ１の２次側分圧出力のＡ／Ｄ変換を行っている。
【０００９】
図８に示すように、駆動パルス生成部５には、パルス幅カウンタ４の出力するカウント値Ｓ２及びコンパレータ２の出力するパルス信号Ｓ１が入力され、後述するようにＰＷＭ信号として駆動パルス信号をＦＥＴＱ１のゲートに出力する。
【００１０】
図８のスイッチング電源装置において、図９に示すように、出力検出信号Ｖ１の値が大きければ、パルス信号Ｓ１のＨパルス幅は狭まり、カウント値Ｓ２が小さくなる。一方、出力検出信号Ｖ１の値が小さければパルス信号Ｓ１のＨパルス幅は広がり、カウント値Ｓ２が大きくなる。
【００１１】
カウント値Ｓ２は、パルス信号Ｓ１のＨレベル信号の立下り時において、駆動パルス生成部５によってラッチされる。また、カウント値Ｓ２は、パルス信号Ｓ１のＨレベル信号が出力されていない期間にリセットされる。
【００１２】
駆動パルス生成部５は、ラッチしたカウント値Ｓ２と、予め設定されている所望する２次側巻線Ｎ２の出力電圧（基準出力電圧）Ｖｂに対応するリファレンス値とを比較して、駆動パルス信号Ｓ３のＨパルス幅のデューティ比を制御してＦＥＴＱ１に出力する。具体的には、駆動パルス生成部５は、カウント値Ｓ２がリファレンス値より小さい場合、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂより高いと判断して、出力する駆動パルス信号Ｓ３のデューティ比を減少させ、即ち駆動パルス信号Ｓ３のＨパルス幅を狭め、一方、カウント値Ｓ２がリファレンス値より大きい場合、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂより小さいと判断して、出力する駆動パルス信号Ｓ３のデューティ比を増加させる。即ち駆動パルスＳ３のＨパルス幅を広げる。
【００１３】
上述のように、制御された駆動パルス信号Ｓ３が、ＦＥＴＱ１のゲートに入力されることにより、２次側巻線Ｎ２の出力電圧Ｖｏｕｔの負帰還制御が行われる。即ち、駆動パルス生成部５は、出力電圧Ｖｏｕｔが所望の基準出力電圧Ｖｂに保持されるように、トランスＴ１の１次側巻線Ｎ１を励磁する駆動パルス信号Ｓ３のパルス幅の負帰還制御を行っている。
【００１４】
図８のスイッチング電源装置は、従来、複数のスイッチング電源部を制御する複数スイッチング電源装置に利用されている。この複数スイッチング電源装置は、スイッチング電源部として、トランスＴ１、ＦＥＴＱ１、出力検出回路１、コンデンサＣ０〜Ｃ２、及びダイオードＤ１を複数備え、任意の出力電圧をコンパレータ２に入力することにより、上述のように、当該出力電圧を負帰還制御する。そして、複数スイッチング電源装置は、コンパレータ２に入力する出力電圧を切換制御することにより、各スイッチング電源部の出力電圧を所望の基準出力電圧に制御する。
【００１５】
上述の複数スイッチング電源装置は、例えば、電子写真装置に用いられる画像形成部（図１０参照）において所定の高圧の電圧を給電するために用いられている。
【００１６】
具体的には、画像形成部は、図１０に示すように、感光体９０と、帯電器９１と、照射手段９２と、現像器９３と、ポスト帯電器９４と、転写ローラ９５と、クリーナ９６と、高圧電源Ｐ，Ｄ，Ｑ，Ｔとを備え、高圧電源Ｐ，Ｄ，Ｑ，Ｔには、上述の複数スイッチング電源部が使用される。高圧電源Ｐ，Ｄ，Ｑ，Ｔは、各プロセス部材に所定の高圧の電圧を給電する。
【００１７】
画像形成部は上述の構成によって、高圧電源Ｐによって高電圧が印加された帯電器９１が感光体９０の表面を一様に帯電され、この感光体９０の表面に照射手段９２が発光照射により静電潜像を形成し、高圧電源Ｄによって高電圧が印加された現像器９３が形成された静電潜像をトナー像に現像し、高圧電源Ｑによって高電圧が印加されたポスト帯電器９４がトナー像と感光体９０の付着力を弱め、高圧電源によって高電圧が印加された転写ローラ９５がトナー像を転写紙Ｍに転写して画像を形成し、且つ、クリーナ９６が残留トナーを回収することにより、電子写真装置の基本画像形成動作が実行される。
【００１８】
尚、近年の電子写真装置において、画像形成部を複数備え、各画像形成部で形成される画像を重ね合わせることにより、フルカラーの画像形成を行う装置も実用化されている。このため、従来の電子写真装置においては、１回の画像形成工程だけでも複数の高圧電源が必要とされており、近年のカラー化された電子写真装置においては、更に多くの高圧電源が必要とされている。
【特許文献１】特開平１０−３２３０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来のスイッチング電源装置においては、三角波発生回路は図示しないコンデンサへの充放電を繰り返すことによって基準三角波を出力しており、上述のように、この出力される基準三角波と出力検出信号とをコンパレータによって比較し、得られるパルス信号のパルス幅をカウントして出力検出信号をデジタル変換している。このため、Ａ／Ｄ変換の分解能や精度は、基準三角波の周波数とパルス幅をカウントするパルス幅カウンタの動作クロック周波数との関係で決まる。従って、Ａ／Ｄ変換の分解能や精度を向上させるためには、基準三角波及びパルス幅カウンタの動作クロックを高周波数化する必要があり、この場合にはＡ／Ｄ変換の変換速度が低下する。また、変換速度を上げるためには、基準三角波及びパルス幅カウンタの動作クロックを低周波数化する必要があり、この場合には分解能や精度が低下するという問題があった。
【００２０】
また、基準三角波及びパルス幅カウンタの動作クロックを高周波数化するためには、基準三角波と検出信号とを比較するコンパレータの動作速度を上げる必要があり、コンパレータの動作速度を上げることはパルス幅カウント値に影響を与えるため、分解能と精度を向上させる上で障害となるという問題があった。
【００２１】
更に、Ａ／Ｄ変換の分解能や精度の低下やＡ／Ｄ変換速度の低下は、写真撮像装置等に影響を与える場合があった。
【００２２】
本発明の目的は、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を向上させることができるＡ／Ｄ変換方法及複数スイッチング電源の制御方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、請求項１記載のＡ／Ｄ変換方法は、基準三角波を発生する三角波発生ステップと、第１の電圧レベル領域において出力電圧を検出すると共に該検出した出力電圧から第１の変換特性に基づいて第１の出力検出信号を出力する第１の電圧検出ステップと、第２の電圧レベル領域において前記出力電圧を検出すると共に該検出した出力電圧から第２の変換特性に基づいて第２の出力検出信号を出力する第２の電圧検出ステップと、前記基準三角波と前記第１の出力検出信号とを比較すると共に該比較結果に応じて第１のパルス信号を出力する第１の比較ステップと、前記基準三角波と前記第２の出力検出信号とを比較すると共に該比較結果に応じて第２のパルス信号を出力する第２の比較ステップと、前記第１のパルス信号及び前記第２のパルス信号の少なくともいずれか一方のパルス幅を所定の周期でカウントするカウントステップとを備えることを特徴とする。
【００２４】
請求項７記載の複数スイッチング電源の制御方法は、スイッチング電源として少なくとも１つの電圧を出力する出力ステップと、前記少なくとも１つの出力電圧のうち任意の１つの出力電圧をＡ／Ｄ変換するＡ／Ｄ変換ステップと、前記Ａ／Ｄ変換結果に基づいてパルス幅演算を行ってＰＷＭ信号としての駆動パルス信号を生成するパルス演算ステップと、前記生成された駆動パルス信号に基づいて前記任意の少なくとも１つの出力電圧を所定値に制御する出力電圧制御ステップとを備える複数スイッチング電源の制御方法であって、前記Ａ／Ｄ変換ステップは、基準三角波を発生する三角波発生ステップと、第１の電圧レベル領域において前記任意の１つの出力電圧を検出すると共に該検出した出力電圧から第１の変換特性に基づいて第１の出力検出信号を出力する第１の電圧検出ステップと、第２の電圧レベル領域において前記任意の１つの出力電圧を検出すると共に該検出した出力電圧から第２の変換特性に基づいて第２の出力検出信号を出力する第２の電圧検出ステップと、前記基準三角波と前記第１の出力検出信号とを比較すると共に該比較結果に応じて第１のパルス信号を出力する第１の比較ステップと、前記基準三角波と前記第２の出力検出信号とを比較すると共に該比較結果に応じて第２のパルス信号を出力する第２の比較ステップと、前記第１のパルス信号及び前記第２のパルス信号の少なくともいずれか一方のパルス幅を所定の周期でカウントするカウントステップとを有することを特徴とする。
【発明の効果】
【００２５】
請求項１記載のＡ／Ｄ変換方法及び請求項７記載の複数スイッチング電源の制御方法によれば、第１の電圧レベル領域において出力電圧を検出すると共に該検出した出力電圧から第１の変換特性に基づいて第１の出力検出信号を出力し、第２の電圧レベル領域において出力電圧を検出すると共に該検出した出力電圧から第２の変換特性に基づいて第２の出力検出信号を出力する。次いで、基準三角波と第１の出力検出信号とを比較すると共に該比較結果に応じて第１のパルス信号を出力し、基準三角波と第２の出力検出信号とを比較すると共に該比較結果に応じて第２のパルス信号を出力する。そして、第１のパルス信号及び第２のパルス信号の少なくともいずれか一方のパルス幅を所定の周期でカウントする。このように、１つの出力電圧を２つの領域に分け、この２つの領域に分けられた出力電圧の各々に対して、従来のＡ／Ｄ変換回路を用いて基準三角波との比較により出力されたパルス信号のパルス幅をカウントしてＡ／Ｄ変換を行うので、従来のＡ／Ｄ変換方法に比べて、基準三角波及びパルス幅カウンタの動作クロックを高周波数化することなく、略２倍の分解能と精度を得ることができる。従って、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を向上させることができる。
【００２６】
請求項２記載のＡ／Ｄ変換方法及び請求項８記載の複数スイッチング電源の制御方法によれば、第１の変換特性は出力電圧の上昇に比例して第１の出力検出信号が上昇するように設定されており、第２の変換特性は出力電圧の上昇に反比例して第２の出力検出信号が下降するように設定されており、且つ第１の変換特性及び第２の変換特性は、第１の出力検出信号及び第２の出力検出信号が基準三角波の動作電圧範囲を包含すると共に基準三角波の動作電圧範囲において等しくなるように夫々設定されているので、１つの出力電圧をその電圧レベルに基づいて２つの領域に確実に分けることができる。従って、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を確実に向上させることができる。
【００２７】
請求項３記載のＡ／Ｄ変換方法及び請求項９記載の複数スイッチング電源の制御方法によれば、第１のパルス信号のパルス幅を所定の周期でカウントすると共に、第２のパルス信号のパルス幅を所定の周期でカウントする。このように、第１の出力検出信号及び第２の出力検出信号の各々に対して従来のＡ／Ｄ変換回路を用いて第１のパルス信号及び第２のパルス信号を生成し、Ａ／Ｄ変換を行っているので、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度をより確実に向上させることができる。
【００２８】
請求項４記載のＡ／Ｄ変換方法及び請求項１０記載の複数スイッチング電源の制御方法によれば、第１のパルス信号と第２のパルス信号を演算により結合して第３のパルス信号を出力し、当該第３のパルス信号のパルス幅を所定の周期でカウントする。また、第１のパルス信号と第２のパルス信号とを比較すると共に該比較結果に基づいて第３のパルス信号のパルス幅のカウントにおいて、第１のパルス信号及び第２のパルス信号のいずれのパルス幅をカウントしているかを判別する。従って、カウンタ以降の構成を従来のＡ／Ｄ変換回路と同様の規模に抑えつつ、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を確実に向上させることができる。
【００２９】
請求項１３記載の複数スイッチング電源の制御方法によれば、各スイッチング電源の出力電圧のＡ／Ｄ変換を短い周期で効率よく行うことができ、各スイッチング電源の出力電圧の負帰還制御を短い周期で効率よく行うことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３１】
図１は、本発明の第１の実施の形態に係るスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行される電圧値−パルス幅変換回路の概略構成を示す回路ブロック図である。
【００３２】
図１に示すように、電圧値−パルス幅変換回路１０は、出力検出回路１１，１２と、図８の三角波発生回路３と、コンパレータ２１，２２と、パルス幅カウンタ３１，３２と、図８の駆動パルス生成部５とを備える。
【００３３】
出力検出回路１１は、図示しないスイッチング電源部の出力電圧の出力電圧検出信号Ｖｄを所定の第１の変換特性に基づいて変換して出力検出信号Ｖｄ１を出力する。出力検出回路１２は、出力電圧検出信号Ｖｄを第１の変換特性とは異なる所定の第２の変換特性に基づいて変換して出力検出信号Ｖｄ２を出力する。
【００３４】
図２は、出力検出回路１１，１２の夫々の第１の変換特性及び第２の変換特性を説明する図であり、図２（Ａ）は三角波発生回路３の出力する基準三角波を示す図であり、図２（Ｂ）は、出力検出回路１１，１２が夫々出力する出力検出信号Ｖｄ１，Ｖｄ２を示す図である。
【００３５】
三角波発生回路３は、図２（Ａ）に示すように、電圧レベルの最大値が電圧レベルＶ２Ｈであり、電圧レベルの最小値が電圧レベルＶ２Ｌである基準三角波Ｖ２を出力する。
【００３６】
出力検出回路１１の第１の変換特性は、図２（Ｂ）に示すように、出力検出回路１１が、出力電圧検出信号Ｖｄを変換して、基準三角波Ｖ２の電圧レベルＶ２Ｌと略同じである電圧レベルＶｌから三角波Ｖ２の電圧レベルＶ２Ｈと略同じである電圧レベルＶｈまでの範囲において変動する出力検出回路Ｖｄ１を出力するように設定されている。
【００３７】
また、電圧レベルＶｌは電圧レベルＶ２Ｌよりやや低く、電圧レベルＶｈは電圧レベルＶ２Ｈよりやや高く設定されており、第１の変換特性は、出力検出信号Ｖｄ１が基準三角波Ｖ２の電圧レベル範囲（動作電圧範囲）を包含するように設定されている。
【００３８】
具体的には、第１の変換特性において、出力検出信号Ｖｄ１は、電圧レベルが、出力電圧検出信号Ｖｄの電圧レベルの上昇に比例して電圧レベルＶｌから上昇する。出力電圧検出信号Ｖｄの電圧レベルがその動作電圧（最大の電圧レベルＶｄＨ〜最小の電圧レベルＶｄＬ）の中間である中間の電圧レベルＶｄＭの直近であって電圧レベルＶｄＭを越えた電圧レベルＶｄＡ１になった場合に、出力検出信号Ｖｄ１の電圧レベルが電圧レベルＶ２Ｈになる。そして、出力電圧検出信号Ｖｄの電圧レベルが更に上昇して電圧レベルＶｄＴ１になると、出力検出信号Ｖｄ１の電圧レベルが電圧レベルＶｈになる。出力検出信号Ｖｄ１は電圧レベルＶｈになると飽和レベルに達し、出力電圧検出信号Ｖｄの電圧レベルが更に上昇しても上昇せず一定の電圧レベルＶｈを維持する。尚、第１の変換特性において、出力検出信号Ｖｄ１は、出力電圧検出信号Ｖｄが下降する場合においては、上述の上昇の経路を逆に下降する。
【００３９】
一方、出力検出回路１２の第２の変換特性は、図２（Ｂ）に示すように、出力検出回路１２が、出力電圧検出信号Ｖｄを変換して、電圧レベルＶｌから電圧レベルＶｈまでの範囲において変動する出力検出回路Ｖｄ２を出力するように設定されている。
【００４０】
また、上述のように、電圧レベルＶｌは電圧レベルＶ２Ｌよりやや低く、電圧レベルＶｈは電圧レベルＶ２Ｈよりやや高く設定されており、第２の変換特性は、出力検出信号Ｖｄ２が基準三角波Ｖ２の電圧レベル範囲を包含するように設定されている。
【００４１】
具体的には、第２の変換特性において、出力検出信号Ｖｄ２は、出力電圧検出信号Ｖｄの電圧レベルが上昇して電圧レベルＶｄＭの近傍の電圧レベルＶｄＴ２に達するまで、一定の電圧レベルＶｈを維持する。そして、出力電圧検出信号Ｖｄの電圧レベルが電圧レベルＶｄＴ２を超えると、出力検出信号Ｖｄ２は、出力電圧検出信号Ｖｄの電圧レベルの上昇に反比例して電圧レベルＶｈから下降し始める。出力電圧検出信号Ｖｄの電圧レベルが電圧レベルＶｄＭの直近であって電圧レベルＶｄＭを越えない電圧レベルＶｄＡ２になった場合に、出力検出信号Ｖｄ２の電圧レベルが電圧レベルＶ２Ｈになる。そして、出力電圧検出信号Ｖｄの電圧レベルが更に上昇して電圧レベルＶｄＭになった場合に、出力検出信号Ｖｄ２が出力検出信号Ｖｄ１の電圧レベル（電圧レベルＶａ）と一致する。そして、出力電圧検出信号Ｖｄの電圧レベルが更に上昇すると、出力検出信号Ｖｄ２の電圧レベルは下降し、出力電圧検出信号Ｖｄの電圧レベルが最大の電圧レベルＶｄＨまで上昇すると、出力検出信号Ｖｄ２の電圧レベルは電圧レベルＶｌになる。尚、第２の変換特性において、出力検出信号Ｖｄ２は、出力電圧検出信号Ｖｄが下降する場合においては、上述の上昇の経路を逆に上昇する。
【００４２】
上述の出力電圧検出信号Ｖｄ、出力検出信号Ｖｄ１，Ｖｄ２において、電圧レベルＶｄＡ１とＶｄＡ２、及び電圧レベルＶｄＴ１とＶｄＴ２は、電圧レベルＶｄＭに関して対称である。また、出力検出信号Ｖｄ１，Ｖｄ２は、傾きが電圧レベルＶａに関して対称である。従って、第１の変換特性及び第２の変換特性は、電圧レベルＶａに関して互いに対称である出力検出信号Ｖｄ１，Ｖｄ２を出力するように設定されている（図２（Ｂ）参照）。また、第１の変換特性及び第２の変換特性は、出力検出信号Ｖｄ１とＶｄ２が、基準三角波Ｖ２の電圧レベル範囲内において等しくなる（電圧レベルＶａになる）ように設定されている。
【００４３】
図１に戻り、コンパレータ２１は、出力検出回路１１の出力する出力検出信号Ｖｄ１がマイナス端子に入力され、三角波発生回路３の出力する基準三角波Ｖ２がプラス端子に入力される。また、コンパレータ２１は、出力検出信号Ｖｄ１と基準三角波Ｖ２とを比較して、パルス信号Ｓ２１を出力する。
【００４４】
具体的には、コンパレータ２１は、出力検出信号Ｖｄ１と基準三角波Ｖ２の電圧レベルを比較し、出力検出信号Ｖｄ１が基準三角波Ｖ２より低い場合に、Ｈレベルの信号をパルス信号Ｓ２１として出力し、出力検出信号Ｖｄ１が基準三角波Ｖ２より高い場合に、Ｌレベルの信号をパルス信号Ｓ２１として出力する（図３参照）。
【００４５】
また、コンパレータ２２は、出力検出回路１２の出力する出力検出信号Ｖｄ２がマイナス端子に入力され、基準三角波Ｖ２がプラス端子に入力され、出力検出信号Ｖｄ２と基準三角波Ｖ２とを比較して、パルス信号Ｓ２２を出力する。
【００４６】
具体的には、コンパレータ２２は、出力検出信号Ｖｄ２と基準三角波Ｖ２の電圧レベルを比較して、出力検出信号Ｖｄ２が基準三角波Ｖ２より低い場合に、Ｈレベルの信号をパルス信号Ｓ２２として出力し、出力検出信号Ｖｄ２が基準三角波Ｖ２より高い場合に、Ｌレベルの信号をパルス信号Ｓ２２として出力する（図３参照）。
【００４７】
また、パルス幅カウンタ３１は、コンパレータ２１から出力されたパルス信号Ｓ２１のＬレベルパルス信号のパルス幅（以下、Ｌパルス幅と称する）を図示しないクロックの所定のクロック周期でカウントし、カウント値Ｓ３１を駆動パルス生成部５に出力する。
【００４８】
また、パルス幅カウンタ３２は、コンパレータ２２から出力されたパルス信号Ｓ２２のＬパルス幅を上述のクロック周期でカウントして、カウント値Ｓ３２を駆動パルス生成部５に出力する。
【００４９】
次いで、上述のように構成された電圧値−パルス幅変換回路１０の動作を図３を参照して説明する。
【００５０】
図３は、電圧値−パルス幅変換回路１０の動作を説明する図である。
【００５１】
図３に示すように、出力電圧検出信号Ｖｄが最小の電圧レベルＶｄＬから動作電圧の中間の電圧レベルＶｄＭを超えてその直近の電圧レベルＶｄＴ１まで上昇すると、出力検出信号Ｖｄ１は、それに伴って、電圧レベルＶｌから電圧レベルＶｈまで上昇する。出力電圧検出信号Ｖｄが電圧レベルＶｄＴ１を超えると、出力検出信号Ｖｄ１は、一定の電圧レベルＶｈを維持する。
【００５２】
パルス信号Ｓ２１は、出力電圧検出信号Ｖｄが上昇すると、それに伴って、Ｌパルス幅が拡大する。出力電圧検出信号Ｖｄが電圧レベルＶｄＡ１を超えると、出力検出信号Ｖｄ１の電圧レベルは常に基準三角波Ｖ２より高くなるので、パルス信号Ｓ２１は、常にＬレベルとなる。
【００５３】
また、図３に示すように、出力電圧検出信号Ｖｄが最小の電圧レベルＶｄＬから動作電圧の中間の電圧レベルＶｄＭの直近の電圧レベルＶｄＴ２まで上昇する間は、出力検出信号Ｖｄ２は、一定の電圧レベルＶｈを維持する。出力電圧検出信号Ｖｄが電圧レベルＶｄＴ２，ＶｄＭを超えて電圧レベルＶｄＨまで上昇すると、出力検出信号Ｖｄ２は、それに伴って、電圧レベルＶｈから電圧レベルＶｌに下降する。
【００５４】
パルス信号Ｓ２２は、出力電圧検出信号Ｖｄが電圧レベルＶｈと電圧レベルＶｄＡ２の間においては、出力検出信号Ｖｄ２の電圧レベルが常に基準三角波Ｖ２より高くなるので、常にＬレベルとなる。出力電圧検出信号Ｖｄが電圧レベルＶｄＡ２を超えて上昇すると、パルス信号Ｓ２２は、それに伴ってＬパルス幅が縮小する。
【００５５】
上述のように、コンパレータ２１は、出力電圧検出信号Ｖｄが電圧レベルＶｄＬと中間電圧レベルＶｄＭの直近の電圧レベルＶｄＡ１の範囲においては、パルス信号Ｓ２１としてＬレベルパルスを出力する。一方、コンパレータ２１は、出力電圧検出信号Ｖｄが電圧レベルＶｄＡ１より高い場合は、パルス信号Ｓ２１としてＬレベルパルスを出力しない。
【００５６】
従って、パルス幅カウンタ３１は、出力電圧検出信号Ｖｄが電圧レベルＶｄＬと電圧レベルＶｄＡ１の範囲において、カウント値Ｓ３１を出力することができる。このため、出力検出回路１１は、出力検出信号Ｖｄが電圧レベルＶｄＬと動作電圧の略中間の電圧レベルの範囲、即ち、出力電圧検出信号Ｖｄが最小電圧レベルＶｄＬと中間電圧レベルＶｄＭの直近の電圧レベルＶｄＡ１の範囲（第１の電圧レベル領域）の場合において、出力電圧検出信号Ｖｄを、即ち出力電圧を検出することができることになる。
【００５７】
また、上述のように、コンパレータ２２は、出力電圧検出信号Ｖｄが電圧レベルＶｄＬと中間電圧レベルＶｄＭの直近の電圧レベルＶｄＡ２の範囲においては、パルス信号Ｓ２２としてＬレベルパルスを出力しない。一方、コンパレータ２２は、出力電圧検出信号Ｖｄが電圧レベルＶｄＡ２より高い場合は、パルス信号Ｓ２２としてＬレベルパルスを出力する。
【００５８】
従って、パルス幅カウンタ３２は、出力電圧検出信号Ｖｄが電圧レベルＶｄＡ２と電圧レベルＶｄＨの範囲において、カウント値Ｓ３２を出力することができる。このため、出力検出回路１２は、出力電圧検出信号が動作電圧の略中間の電圧レベルと電圧レベルＶｄＨの範囲、即ち、出力電圧検出信号Ｖｄが中間電圧レベルＶｄＭの直近の電圧レベルＶｄＡ２と最大電圧レベルＶｄＨの範囲（第２の電圧レベル領域）の場合において、出力電圧検出信号Ｖｄを、即ち出力電圧を検出することができることになる。
【００５９】
上述のように、電圧値−パルス幅変換回路１０においては、出力検出回路１１が出力する出力検出信号Ｖｄ１は、出力電圧検出信号Ｖｄが上昇するに従って上昇し、出力電圧検出信号Ｖｄが動作電圧の略中間（電圧レベルＶｄＴ１）に達すると、飽和レベルに達して一定の電圧レベルＶｈとなる。このとき、それまで飽和レベルであって一定の電圧レベルＶｈであった出力検出回路１２が出力する出力検出信号Ｖｄ２は、出力電圧検出信号Ｖｄが上昇するに従って下降する。出力電圧検出信号Ｖｄが最小の電圧レベルＶｄＬに達すると、出力検出信号Ｖｄ２は飽和レベルに達して一定の電圧レベルＶｌとなる。
【００６０】
上述の出力電圧検出信号Ｖｄの上昇に従って、コンパレータ２１の出力するパルス信号Ｓ２１のＬパルス幅は徐々に拡大し、パルス幅カウンタ３１の出力するカウント値Ｓ３１が徐々に増加する。出力電圧検出信号Ｖｄが動作電圧の略中間に達すると、コンパレータ２１は、パルス信号Ｓ２１としてＬパルスを出力しなくなり、パルス幅カウンタ３１はカウント値Ｓ３１の出力を終了する。このとき、コンパレータ２２がパルス信号Ｓ２２としてのＬパルスの出力を開始し、パルス幅カウンタ３２がカウント値Ｓ３２の出力を開始する。出力電圧検出信号Ｖｄが動作電圧の略中間を超えて更に上昇するに従って、コンパレータ２２の出力するパルス信号Ｓ２２のＬパルス幅は徐々に縮小し、パルス幅カウンタ３２の出力するカウント値Ｓ３２が徐々に減少する。
【００６１】
尚、駆動パルス生成部５は、出力電圧を所望の値にするために出力電圧の負帰還制御を実行すべく、カウント値Ｓ３１が大きくなるに従って電圧レベルが高くなるように設定されている比例特性に基づいて、受信したカウント値Ｓ３１から出力電圧の電圧レベルを認識し、ＰＷＭ信号としての駆動パルス信号を生成し、一方、カウント値Ｓ３２が小さくなるに従って電圧レベルが高くなるように設定されている比例特性に基づいて、受信したカウント値Ｓ３２から出力電圧の電圧レベルを認識し、ＰＷＭ信号としての駆動パルス信号を生成する。
【００６２】
上述のように、本発明の第１の実施の形態によれば、異なる変換特性を有する２つの出力検出回路を用いて、１つの出力電圧検出信号を、即ち１つの出力電圧をその電圧レベルに基づいて２つの領域に分け、この２つの領域に分けられた出力電圧の各々に対して、従来のＡ／Ｄ変換回路を用いて基準三角波との比較により出力されたパルス信号のパルス幅をカウントしてＡ／Ｄ変換を行うＡ／Ｄ変換方法を実行するようにしたので、従来のＡ／Ｄ変換方法に比べて、基準三角波及びパルス幅カウンタの動作クロックを高周波数化することなく、略２倍の分解能と精度を得ることができる。
【００６３】
また、本実施の形態によれば、第１の変換特性は、出力電圧検出信号Ｖｄが最小電圧レベルＶｄＬから動作電圧の略中間の出力電圧レベルの範囲内において、出力電圧検出信号Ｖｄの上昇に比例して出力検出信号Ｖｄ１が上昇するように設定されており、第２の変換特性は、出力電圧検出信号Ｖｄが動作電圧の中間の出力電圧レベルから最大電圧レベルＶｄＨの範囲内において、出力電圧検出信号Ｖｄの上昇に反比例して出力検出信号Ｖｄ２が下降するように設定されている。また、第１の変換特性及び第２の変換特性は、出力検出信号Ｖｄ１及び出力検出信号Ｖｄ２が基準三角波Ｖ２の動作電圧範囲を包含すると共に基準三角波Ｖ２の動作電圧範囲において等しくなるように夫々設定されているので、１つの出力電圧をその電圧レベルに基づいて２つの領域に確実に分けることができる。従って、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を確実に向上させることができる。
【００６４】
従って、本実施の形態によれば、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を向上させることができる。
【００６５】
次いで、本発明の第２の実施の形態に係るＡ／Ｄ変換方法及びスイッチング電源の制御方法が実行される電圧値−パルス幅変換回路について説明する。
【００６６】
図４は、本発明の第２の実施の形態に係るＡ／Ｄ変換方法及びスイッチング電源の制御方法が実行される電圧値−パルス幅変換回路の概略構成を示す回路ブロック図である。
【００６７】
図４に示すように、本実施の形態に係る電圧値−パルス幅変換回路５０は、上述の図１の電圧値−パルス幅変換回路１０に対して、コンパレータ２１，２２の出力を夫々カウントしていた構成を変更し、コンパレータ２１，２２の出力を否定理論演算（ＮＡＮＤ）するＮＡＮＤ回路５１を介して１つのパルス幅カウンタ５２が接続されている構成とする点で異なり、また、出力検出信号Ｖｄ１と出力検出信号Ｖｄ２の大小を比較するコンパレータ５３が設けられている点、及び駆動パルス生成部５に代えて駆動パルス生成部５４を備える点で異なる。
【００６８】
以下、図１の電圧値−パルス幅変換回路１０と同じ構成要素には同一の符号を付して重複した説明は省略し、異なる部分のみ説明する。
【００６９】
図４に示すように、電圧値−パルス幅変換回路５０において、コンパレータ２１，２２のプラス端子には、出力検出回路１１，１２の出力検出信号Ｖｄ１，Ｖｄ２が夫々入力され、コンパレータ２１，２２の各マイナス端子には、基準三角波Ｖ２が入力される。
【００７０】
コンパレータ２１、２２は、上述の第１の実施の形態の場合とは異なる入力極性とされており、出力検出信号Ｖｄ１，Ｖｄ２が基準三角波Ｖ２の電圧レベルよりも高い場合に、Ｈレベルの信号をパルス信号Ｓ２３，２４として夫々出力し、出力検出信号Ｖｄ１，Ｖｄ２が基準三角波Ｖ２の電圧レベルよりも低い場合に、Ｌレベルの信号をパルス信号Ｓ２３，２４として夫々出力する構成となっている。
【００７１】
ＮＡＮＤ回路５１は、コンパレータ２１，２２のパルス信号Ｓ２３，２４が入力され、パルス信号Ｓ２３，２４に対して否定理論演算を実効してパルス信号Ｓ５１をカウンタ５２に出力する。具体的には、ＮＡＮＤ回路５１は、パルス信号Ｓ２３，２４が共にＨレベルの場合にのみ、Ｌレベルの信号をパルス信号Ｓ５１として出力する。
【００７２】
カウンタ５２は、ＮＡＮＤ回路５１から出力されるパルス信号Ｓ５１のＬパルス幅を図示しないクロック回路の所定のクロック周期でカウントし、カウント値Ｓ５２を駆動パルス生成部５４に出力する。
【００７３】
コンパレータ５３は、出力検出回路１１から出力検出信号Ｖｄ１がプラス端子に入力され、出力検出回路１２から出力検出信号Ｖｄ２がマイナス端子に入力され、出力検出信号Ｖｄ１と出力検出信号Ｖｄ２との電圧レベルを比較してパルス信号Ｓ５３を駆動パルス生成部５４に出力する。具体的には、コンパレータ５３は、出力検出信号Ｖｄ１が出力検出信号Ｖｄ２より高い場合に、Ｈレベルの信号をパルス信号Ｓ５３として出力し、出力検出信号Ｖｄ１が出力検出信号Ｖｄ２より低い場合に、Ｌレベルの信号をパルス信号Ｓ５３として出力する。
【００７４】
駆動パルス生成部５４は、図１の駆動パルス生成部５と基本的に同じ機能を有しており、出力電圧の負帰還制御を行うために、カウント値Ｓ５２に基づいてＰＷＭ信号として駆動パルス信号を出力する。また、駆動パルス生成部５４は、コンパレータ５３から入力されるパルス信号Ｓ５３に基づいて、後述するように出力検出信号Ｓ１１，Ｓ１２のどちらに対してＡ／Ｄ変換が行われているかを判別する。
【００７５】
次いで、上述のように構成された電圧値−パルス幅変換回路５０の動作を図５を参照して説明する。
【００７６】
図５は、電圧値−パルス幅変換回路５０の動作を説明する図である。
【００７７】
上述のように、コンパレータ２１、２２は第１の実施の形態の場合とは異なる入力極性とされているので、図５に示すように、パルス信号２３，２４は、第１の実施の形態におけるコンパレータ２１，２２のパルス信号２１，２２に対して、ＨレベルとＬレベルの関係が夫々逆になっている（図３参照）。
【００７８】
このため、出力電圧検出信号Ｖｄが電圧レベルＶｄＬと動作電圧の略中間の電圧レベルの範囲内である場合においては、コンパレータ２１は、出力検出信号Ｖｄ１の電圧レベルに対応したパルス幅のＨレベルパルスをパルス信号Ｓ２３として出力し、一方、パルス信号２４は常にＨレベルとなり、コンパレータ２２は、パルス信号２４としてＨレベルパルスを出力しない。また、出力電圧検出信号Ｖｄがこの範囲内の場合において、パルス信号Ｓ２３は、出力検出信号Ｖｄ１が上昇するに従ってＨパルス幅が拡大する。
【００７９】
この結果、出力電圧検出信号Ｖｄが上述の範囲内の場合、ＮＡＮＤ回路５１は、コンパレータ２１のパルス信号Ｓ２３を反転したパルス信号をパルス信号Ｓ５１として出力する。即ち、ＮＡＮＤ回路５１は、出力検出信号Ｖｄ１が基準三角波Ｖ２の電圧レベルを超える場合、Ｌレベル信号をパルス信号Ｓ２３として出力する。
【００８０】
また、出力電圧検出信号Ｖｄが動作電圧の略中間の電圧レベルと電圧レベルＶｄＨの範囲内である場合においては、パルス信号Ｓ２３は常にＨレベルとなり、コンパレータ２１は、パルス信号Ｓ２３としてＨレベルパルス信号を出力せず、一方、コンパレータ２２は、出力検出信号Ｖｄ２の電圧レベルに対応したパルス幅のＨレベルパルスをパルス信号Ｓ２４として出力する。また、出力電圧検出信号Ｖｄがこの範囲内の場合において、パルス信号Ｓ２４は、出力検出信号Ｖｄ２が下降するに従ってＨパルス幅が縮小する。
【００８１】
この結果、出力電圧検出信号Ｖｄが上述の範囲内の場合、ＮＡＮＤ回路５１は、コンパレータ２２のパルス信号Ｓ２４を反転したパルス信号をパルス信号Ｓ５１として出力する。即ち、ＮＡＮＤ回路５１は、出力検出信号Ｖｄ２が基準三角波Ｖ２の電圧レベルを超える場合、Ｌレベル信号をパルス信号Ｓ２４として出力する。
【００８２】
また、出力電圧検出信号Ｖｄが電圧レベルＶｄＬと中間電圧レベルＶｄＭの範囲においては、コンパレータ５３は、出力検出信号Ｖｄ１が出力検出信号Ｖｄ２より電圧レベルが低いため、Ｌレベル信号をパルス信号Ｓ５３として出力する。一方、出力電圧検出信号Ｖｄが中間電圧レベルＶｄＭと電圧レベルＶｄＨの範囲においては、コンパレータ５３は、出力検出信号Ｖｄ１が出力検出信号Ｖｄ２より電圧レベルが高いため、Ｈレベル信号をパルス信号Ｓ５３として出力する。
【００８３】
従って、出力電圧検出信号Ｖｄが電圧レベルＶｄＬと中間電圧レベルＶｄＭの範囲においては、パルス幅カウンタ５２は、出力検出信号Ｖｄ１に対応して生成されるパルス信号（パルス信号Ｓ５３）のＬパルス幅をカウントして、駆動パルス生成部５４にカウント値Ｓ５２を出力し、出力検出信号Ｖｄ１に対応する出力電圧をＡ／Ｄ変換する。
【００８４】
これにより、駆動パルス生成部５４は、コンパレータ５３からのパルス信号Ｓ５３がＬレベル信号であるので、パルス幅カウンタ５２からのカウント値Ｓ５２が出力検出信号Ｖｄ１に対する、即ち、電圧レベルＶｄＬと中間電圧レベルＶｄＭの範囲における出力電圧検出信号Ｖｄに対するＡ／Ｄ変換結果であることを認識する。そして、駆動パルス生成部５４は、出力電圧を所望の値にするために出力電圧の負帰還制御を実行すべく、カウント値Ｓ５２が大きくなるに従って電圧レベルが高くなるように設定されている比例特性に基づいて、受信したカウント値Ｓ５２から出力電圧の電圧レベルを認識し、ＰＷＭ信号としての駆動パルス信号を生成する。
【００８５】
また、出力電圧検出信号Ｖｄが中間電圧レベルＶｄＭと電圧レベルＶｄＨの範囲においては、パルス幅カウンタ５２は、出力検出信号Ｖｄ２に対応して生成されるパルス信号（パルス信号Ｓ５３）のＬパルス幅をカウントして、駆動パルス生成部５４にカウント値Ｓ５２を出力し、出力検出信号Ｖｄ２に対応する出力電圧をＡ／Ｄ変換する。
【００８６】
これにより、駆動パルス生成部５４は、コンパレータ５３からのパルス信号Ｓ５３がＨレベル信号であるので、パルス幅カウンタ５２からのカウント値Ｓ５２が出力検出信号Ｖｄ２に対する、即ち、中間電圧レベルＶｄＭと電圧レベルＶｄＨの範囲における出力電圧検出信号Ｖｄに対するＡ／Ｄ変換結果であることを認識する。そして、駆動パルス生成部５４は、出力電圧を所望の値にするために出力電圧の負帰還制御を実行すべく、カウント値Ｓ５２が小さくなるに従って電圧レベルが高くなるように設定されている比例特性に基づいて、受信したカウント値Ｓ５２から出力電圧の電圧レベルを認識し、ＰＷＭ信号としての駆動パルス信号を生成する。
【００８７】
上述のように、電圧値−パルス幅変換回路５０においては、出力電圧検出信号Ｖｄの上昇に従って出力検出信号Ｖｄ１が上昇し、これに伴ってコンパレータ２１のパルス信号Ｓ２３のＨパルス幅が拡大する。出力電圧検出信号Ｖｄが動作電圧の略中間（電圧レベルＶｄＴ１）に達すると出力検出信号Ｖｄ１の上昇は停止し飽和レベルとなり、一方、その直前の電圧レベルＶｄＴ２において、飽和レベルであって出力検出信号Ｖｄ２の電圧レベルが下降を開始する。
【００８８】
これにより、出力電圧検出信号Ｖｄが更に上昇しても、パルス信号Ｓ２３は常にＨレベル信号を出力するようになり、コンパレータ２１はＨレベルパルスをパルス信号Ｓ２３として出力しない。一方、パルス信号Ｓ２４のＨパルス幅は、出力電圧検出信号Ｖｄが電圧レベルＶｄＴ２を超えて更に上昇するに従って縮小する。
【００８９】
上述のパルス信号Ｓ２３，Ｓ２４を受けて、ＮＡＮＤ回路５１は、出力電圧検出信号Ｖｄがその動作電圧の略中間までは、パルス信号Ｓ２３のＨパルス幅に対応したＬレベルパルスをパルス信号Ｓ５１として出力し、出力電圧検出信号Ｖｄが動作電圧の略中間を超えた領域では、パルス信号Ｓ２４のＨパルス幅に対応したＬレベルパルスをパルス信号Ｓ５１として出力する。
【００９０】
また、コンパレータ５３は、出力検出信号Ｖｄ１，Ｖｄ２の電圧レベルの高低関係が入れ替わる時点（出力電圧検出信号Ｖｄが中間電圧レベルＶｄＭに至る時点）でパルス信号Ｓ５３が反転し、これによって、駆動パルス生成部５４はパルス信号Ｓ５１が出力検出信号Ｖｄ１，Ｖｄ２の何れの動作を反映しているかを把握することが可能となっている。
【００９１】
上述のように、本発明の第２の実施の形態によれば、異なる変換特性を有する２つの出力検出回路を用いて、１つの出力電圧検出信号を、即ち１つの出力電圧を２つの領域に分け、この２つの領域に分けられた出力電圧の各々に対応してパルス信号を生成し、このパルス信号を結合して従来のパルス幅カウンタによりパルス幅をカウントしてＡ／Ｄ変換を行うＡ／Ｄ変換方法を実行するようにしたので、従来のＡ／Ｄ変換方法に比べて、基準三角波及びパルス幅カウンタの動作クロックを高周波数化することなく、略２倍の分解能と精度を得ることができる。
【００９２】
また、本実施の形態によれば、パルス幅カウンタ以降の回路構成を従来のＡ／Ｄ変換回路と同様の規模に抑えつつ、高精細且つ高性能のＡ／Ｄ変換回路を実現することができ、低コストで性能に優れたＡ／Ｄ変換方法を実現することができる。
【００９３】
また、本実施の形態によれば、高精細化と高精度化を従来のＡ／Ｄ変換方法と同じ基準三角波の１周期の内に実現しているので、Ａ／Ｄ変換速度の低下を招くことなく上述の効果を奏することができる。
【００９４】
従って、本実施の形態によれば、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を向上させることができる。
【００９５】
尚、本実施の形態に係る電圧値−パルス幅変換回路５０は、ＮＡＮＤ回路５１を備えるが、電圧値−パルス幅変換回路５０は、ＮＡＮＤ回路５１に代えてＡＮＤ回路を備えるようにしても良い。この場合、パルス幅カウンタ５２がＡＮＤ回路の出力するパルス信号のＨパルス幅をカウントするよう変更することにより、上述の電圧値−パルス幅変換回路５０と同様の機能させることができる。
【００９６】
また、上述の各実施の形態において、Ａ／Ｄ変換の高精度化を実現するために、出力電圧検出信号Ｖｄの各領域（電圧レベルｄＬ〜ＶｄＭの領域、及び電圧レベルｄＭ〜ＶｄＨの領域）に対してＡ／Ｄ変換値の補償手段を設けることは、従来技術による補償方法を各領域に対して実施することで実現されるので、説明は省略する。
【００９７】
以下、 上述のスイッチング電源装置のＡ／Ｄ変換方法を用いて実行される複数スイッチング電源装置の制御方法について説明する。
【００９８】
図６は、本発明の第３の実施の形態に係るＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行されるスイッチング電源装置の概略構成を示すブロック図である。
【００９９】
図６に示すように、本実施の形態におけるスイッチング電源装置１００は、スイッチング電源部１１００〜１１０ｎと、マルチプレクサ１２０と、駆動パルス制御回路１３０とを備える。
【０１００】
スイッチング電源部１１００〜１１０ｎは、各々、図８におけるスイッチング素子としてのＦＥＴＱ１、トランスＴ１、出力検出回路１、ダイオードＤ１、及びコンデンサＣ０，Ｃ１，Ｃ２を備える。これら構成要素は図８のスイッチング装置と同様に構成されている。以下、スイッチング電源部１１００〜１１０ｎの夫々に対応する構成要素は、参照番号に添え字０〜ｎを付して示す。
【０１０１】
マルチプレクサ１２０は、スイッチング電源部１１００〜１１０ｎの夫々の出力検出回路１０〜１ｎの出力検出信号が入力される入力端子１２１０〜１２１ｎと、出力端子１２２と、入力端子１２１０〜１２１ｎと出力端子１２２の接続を選択的に切り換えるための切換部１２３とを備える。マルチプレクサ１２０は、切換部１２３によって、スイッチング電源部１１００〜１１０ｎの夫々の出力検出回路１０〜１ｎの出力電圧検出信号のうち任意の出力電圧検出信号を出力電圧検出信号Ｖｄとして選択して出力することができる。
【０１０２】
駆動パルス制御回路１３０は、上述の図１の電圧値−パルス幅変換回路１０と、スイッチング電源部１１００〜１１０ｎの夫々に接された駆動パルスカウンタ１３１０〜１３１ｎとを備える。電圧値−パルス幅変換回路１０の出力検出回路１１及び出力検出回路１２の各入力端子には、マルチプレクサ３１の出力端子３７が接続されている。
【０１０３】
駆動パルスカウンタ１３１０〜１３１ｎは、各入力端子が電圧値−パルス幅変換回路１０の駆動パルス生成部５の出力端子に接続されており、各出力端子が対応するスイッチング電源部１１００〜１１０ｎのＦＥＴＱ１０〜Ｑ１ｎのゲートに夫々接続されている。
【０１０４】
スイッチング電源装置１００において、電圧値−パルス幅変換回路１０は、上述したように、マルチプレクサ１２０から出力される出力電圧検出信号Ｖｄに対してＡ／Ｄ変換を実行する。また、駆動パルス生成部５が、パルス幅カウンタ３１又はパルス幅カウンタ３２から出力されるカウント値Ｓ３１又はカウント値Ｓ３２と、マルチプレクサ１２０から出力される出力電圧検出信号Ｖｄに対応するスイッチング電源部に対応するリファレンス値を比較して、駆動パルス信号のパルス幅のデューティ比を演算して駆動パルス信号を算出し、対応する駆動パルスカウンタにセットする。
【０１０５】
リファレンス値は、各スイッチング電源部１１００〜１１０ｎの所望する２次側巻線の出力電圧（基準出力電圧）に対応して予め駆動パルス生成部５に予め設定されている。
【０１０６】
対応する駆動パルスカウンタは、セットされた駆動パルス信号をＦＥＴＱに出力する。これにより、対応するスイッチング電源部の２次側巻線Ｎ２の出力電圧Ｖｏｕｔの負帰還制御が行われ、出力電圧Ｖｏｕｔが所望の電圧となる。
【０１０７】
スイッチング電源装置１００において、駆動パルス制御回路１３０が、マルチプレクサ１２０を制御して切換部１２３を切換制御することにより、上述のように、各スイッチング電源部１１００〜１１０ｎの出力電圧Ｖｏｕｔを所望の電圧に負帰還制御することができる。
【０１０８】
上述のように、本実施の形態によれば、上述の第１の実施の形態と同様に、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を向上させることができる。
【０１０９】
尚、本実施の形態において、駆動パルス制御回路１３０は、電圧値−パルス幅変換回路１０を複数備える構成にしてもよい。これにより、各スイッチング電源部１１００〜１１０ｎの出力電圧ＶｏｕｔのＡ／Ｄ変換を短い周期で効率よく行うことができ、各スイッチング電源部１１００〜１１０ｎの出力電圧Ｖｏｕｔの負帰還制御を短い周期で効率よく行うことができる。
【０１１０】
以下、 上述のスイッチング電源装置のＡ／Ｄ変換方法を用いて実行される複数スイッチング電源装置の制御方法の他の実施の形態について説明する。
【０１１１】
図７は、本発明の第４の実施の形態に係るＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行されるスイッチング電源装置の概略構成を示すブロック図である。
【０１１２】
図７に示すように、本実施の形態におけるスイッチング電源装置２００は、上述の図６のスイッチング電源装置１００に対して、駆動パルス制御回路１３０が駆動パルス制御回路２１０に代わった点のみが異なり、以下、図６のスイッチング電源装置１００と同じ構成要素には同一の符号を付して重複した説明は省略し、異なる部分のみ説明する。
【０１１３】
図７に示すように、駆動パルス制御回路２１０は、図６の駆動パルス制御回路１３０に対して、電圧値−パルス幅変換回路１０に代えて電圧値−パルス幅変換回路５０を備える点のみが異なる。
【０１１４】
スイッチング電源装置２００において、電圧値−パルス幅変換回路５０は上述のように、Ａ／Ｄ変換を行う。
【０１１５】
上述のように、本実施の形態によれば、上述の第２の実施の形態と同様に、Ａ／Ｄ変換の変換速度を低下させることなくＡ／Ｄ変換の分解能及び精度を向上させることができる。
【０１１６】
尚、本実施の形態において、駆動パルス制御回路２１０は、電圧値−パルス幅変換回路５０を複数備える構成にしてもよい。これにより、各スイッチング電源部１１００〜１１０ｎの出力電圧ＶｏｕｔのＡ／Ｄ変換を短い周期で効率よく行うことができ、各スイッチング電源部１１００〜１１０ｎの出力電圧Ｖｏｕｔの負帰還制御を短い周期で効率よく行うことができる。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１の実施の形態に係るスイッチング電源装置に用いられるＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行される電圧値−パルス幅変換回路の概略構成を示す回路ブロック図である。
【図２】図１の電圧値−パルス幅変換回路における出力検出回路の夫々の第１の変換特性及び第２の変換特性を説明する図であり、図２（Ａ）は図１の電圧値−パルス幅変換回路における三角波発生回路の出力する基準三角波を示す図であり、図２（Ｂ）は、出力検出回路が夫々出力する出力検出信号Ｖｄ１，Ｖｄ２を示す図である。
【図３】図１の電圧値−パルス幅変換回路の動作を説明する図である。
【図４】本発明の第２の実施の形態に係るＡ／Ｄ変換方法及びスイッチング電源の制御方法が実行される電圧値−パルス幅変換回路の概略構成を示す回路ブロック図である。
【図５】図４の電圧値−パルス幅変換回路の動作を説明する図である。
【図６】本発明の第３の実施の形態に係るＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行されるスイッチング電源装置の概略構成を示すブロック図である。
【図７】本発明の第４の実施の形態に係るＡ／Ｄ変換方法及び複数スイッチング電源の制御方法が実行されるスイッチング電源装置の概略構成を示すブロック図である。
【図８】従来の負帰還制御系を有するスイッチング電源装置の概略構成を示すブロック図である。
【図９】従来のＡ／Ｄ変換方法におけるパルス生成動作を説明する図である。
【図１０】電子写真装置に用いられる画像形成部の概略構成を示すブロック図である。
【符号の説明】
【０１１８】
１，１１，１２  出力検出回路
２，２１，２２，５３  コンパレータ
３  三角波発生回路
４，３１，３２．５２  パルス幅カウンタ
５，５４  駆動パルス生成部
１０，５０  電圧値−パルス幅変換回路
５１  ＮＡＮＤ回路
１００，２００  スイッチング電源部
１２０  マルチプレクサ
１３０，２１０  駆動パルス制御回路
Ｔ１  トランス
Ｑ１  ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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