(57)【要約】【課題】形成される反転層の抵抗を低減することができ、書込み速度を向上させることができる不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１１の主表面上に形成され、一方向に向けて延在する第１アシストゲート１３ｂと、半導体基板１１の主表面上に形成され、第１アシストゲート１３ｂに沿って延在する第２アシストゲート１３ｄと、第１アシストゲート１３ｂと、第２アシストゲート１３ｄとの間に配置され、電子を蓄積可能なフローティングゲート１４ａ１〜１４ａ３と、半導体基板の主表面のうち第１アシストゲート１３ｂ下に形成され、上方に向けて膨出する膨出部２０ａ〜２０ｄとを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成され、一方向に向けて延在する第１アシストゲートと、
前記半導体基板の主表面上に形成され、前記第１アシストゲートに沿って延在する第２アシストゲートと、
前記第１アシストゲートと、前記第２アシストゲートとの間に配置され、電子を蓄積可能なフローティングゲートと、
前記半導体基板の主表面のうち前記第１アシストゲート下に形成され、上方に向けて膨出する膨出部と、
を備える不揮発性半導体記憶装置。
【請求項２】
前記第１アシストゲート下に前記一方向に連続的に前記膨出部を形成する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記主表面のうち前記第２アシストゲート下に形成され、上方に向けて膨出する他の膨出部をさらに備える、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２アシストゲート下に前記一方向に向けて連続的に前記他の膨出部を形成する、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１アシストゲートは、書込み動作時に前記フローティングゲートに電子を供給する、請求項１から請求項４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板の主表面上に、第１絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲート上に第２絶縁膜を介して形成され、前記フローティングゲートを取り囲む周壁部を有するコントロールゲートと、
を備えた不揮発性半導体記憶装置。
【請求項７】
前記周壁部は、前記コントロールゲートの側面上から前記半導体基板の主表面に向けて垂下する、請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より特定的には、行列状に配列された複数のメモリセルを含み、複数のメモリセルの各々がメモリセルトランジスタを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、不揮発性半導体記憶装置として、フローティングゲートと、コントロールゲートと、ソース領域と、ドレイン領域とを備えるフラッシュメモリが知られている（下記特許文献１参照）。そして、この不揮発性半導体記憶装置の小型化を図るための様々な試みがなされている。不揮発性半導体記憶装置の小型化を図ることのできる技術として、ＡＧ（アシストゲート）−ＡＮＤ型フラッシュメモリが提案されている。このＡＧ−ＡＮＤ型フラッシュメモリでは、メモリセルトランジスタのビット線（ソース領域およびドレイン領域）が拡散層で形成されるのではなく、ＡＧに電圧を印加した際にシリコン基板に生じる反転層で形成される。これにより、メモリセル領域にビット線を形成するための不純物領域を形成する必要がなくなるので、不揮発性半導体記憶装置の小型化を図ることができる。
【特許文献１】特開２００２−１６４４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、反転層により形成されたローカルビット線の抵抗が高く、書込み時において、ソース側の反転層の電位が上昇する。このため、ドレイン側の反転層と、ソース側の反転層との電位差が小さくなり、書込み電流が低減したり、書込み速度が低減したりするという問題があった。
【０００４】
また、上記ＡＧ−ＡＮＤ型フラッシュメモリに限られず、一般的な不揮発性半導体記憶装置においても、微細化に伴って、フローティングゲート間の容量結合が大きくなっている。
【０００５】
このため、選択されたメモリセルのフローティングゲートに隣接するフローティングゲート内に蓄積された電荷量が変動すると、選択されたメモリセルのフローティングゲートの電位が変動する。これにより、選択されたメモリセルのしきい値電圧が変動する。このように、読出しの際に、選択されたメモリセルのフローティングゲートに隣接するフローティングゲート内に蓄積された電荷量によって、選択されたメモリセルのしきい値電圧が変動するという問題があった。
【０００６】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、形成される反転層の抵抗を低減することである。
【０００７】
本発明の第２の目的は、フローティングゲート間に形成される容量を低減して、選択されたメモリセルのしきい値電圧が変動することを抑制することである。
【課題を解決するための手段】
【０００８】
本発明に係る不揮発性半導体記憶装置は、１つの局面では、主表面を有する半導体基板と、半導体基板の主表面上に形成され、一方向に向けて延在する第１アシストゲートと、半導体基板の主表面上に形成され、第１アシストゲートに沿って延在する第２アシストゲートと、第１アシストゲートと、第２アシストゲートとの間に配置され、電子を蓄積可能なフローティングゲートと、半導体基板の主表面のうち第１アシストゲート下に形成され、上方に向けて膨出する膨出部とを備える。
【０００９】
本発明に係る不揮発性半導体記憶装置は、他の局面では、半導体基板の主表面上に、第１絶縁膜を介して形成されたフローティングゲートと、フローティングゲート上に第２絶縁膜を介して形成され、フローティングゲートを取り囲む周壁部を有するコントロールゲートとを備える。
【発明の効果】
【００１０】
本発明に係る不揮発性半導体記憶装置によれば、形成される反転層の抵抗を低減することができ、書込み速度や書込み効率を向上させることができる。また、本発明に係る不揮発性半導体記憶装置によれば、フローティングゲート間に形成される容量を低減することができ、読出し動作の際に、選択されたメモリセルのフローティングゲートに隣接するフローティングゲート内に蓄積された電荷量が変動しても、選択されたメモリセルの電位が変動することを抑制することができ、メモリセルのしきい値電圧が変動することを抑制することができる。また、コントロールゲートとフローティングゲートとの間のカップリング比の向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
図１から図１８を用いて、本発明に係る実施の形態１について説明する。図１は、本実施の形態１に係る不揮発性半導体記憶装置１０の上面図である。この図１に示されるように、半導体基板１１の主表面上には、複数のアシストゲート１３ａ、１３ｂ、１３ｃ、１３ｄが一方向に向けて延在している。そして、このアシストゲート１３ａ〜１３ｄの上面側には、アシストゲート１３ａ〜１３ｄと略直交する方向に延在する複数のワード線１５ａ〜１５ｃが形成されている。そして、ワード線１５ａ〜１５ｃの下面であって、アシストゲート１３ａ〜１３ｄと、アシストゲート１３ａ〜１３ｄとの間には、フローティングゲート１４ａ１、１４ａ２、１４ａ３、１４ｂ１、１４ｂ２、１４ｂ３、１４ｃ１、１４ｃ２、１４ｃ３が形成されている。そして、アシストゲート１３ａ〜１３ｄの一方の端部には、Ｎ型拡散層２５が形成されている。
【００１２】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、半導体基板１１の主表面上には、絶縁膜１２が形成されている。この絶縁膜１２の膜厚は、たとえば、９ｎｍ程度とされている。この絶縁膜１２の上面上には、複数のアシストゲート１３ａ〜１３ｄが等間隔に配置されている。このアシストゲート１３ａ〜１３ｄの幅は、たとえば、６５ｎｍ程度とされており、また、アシストゲート１３ａ〜１３ｄの間隔は、たとえば、１１５ｎｍ程度とされている。そして、半導体基板１１の主表面上のうち、アシストゲート１３ａ〜１３ｄ下には、上方に向けて膨出する膨出部２０ａ〜２０ｄが形成されている。この膨出部２０ａ〜２０ｄは、中央部が上方に向けて膨出しており、その裾部は、半導体基板１１の主表面に滑らかに連設されている。すなわち、膨出部２０ａ〜２０ｄは、アシストゲート１３ａ〜１３ｄが延在する方向と、交差する方向に向かうに従って、漸次高さが低くなるように形成されている。そして、膨出部２０ａ〜２０ｄの高さは、アシストゲート１３ａ〜１３ｄのゲート長をＬとすると、Ｌ×０．１５以上Ｌ×０．２５以下とされている。好ましくは、Ｌ×０．２程度とされているのが好ましい。
【００１３】
そして、この膨出部２０ａ〜２０ｄの上面上に形成された絶縁膜１２もこの膨出部２０ａ〜２０ｄの形状に沿って湾曲している。これに伴い、膨出部２０ａ〜２０ｄの上面側に配置されたアシストゲート１３ａ〜１３ｄの底面も、この膨出部２０ａ〜２０ｄの形状に沿って湾曲している。このように半導体基板１１の主表面のうち、アシストゲート１３ａ〜１３ｄ下に位置する部分に膨出部２０ａ〜２０ｄが形成されているため、アシストゲート１３ａ〜１３ｄ下に位置する半導体基板１１の主表面が平坦面とされた場合よりも、アシストゲート１３ａ〜１３ｄと、半導体基板１１との対向面積が大きくなっている。
【００１４】
そして、絶縁膜１２の上面上には、複数のフローティングゲート１４ａ１〜１４ａ３が、アシストゲート１３ａ〜１３ｄと、アシストゲート１３ａ〜１３ｄとの間に形成されている。このフローティングゲート１４ａ１〜１４ａ３の高さは、アシストゲート１３ａ〜１３ｄの高さより高く形成されている。なお、半導体基板１１の主表面のうち、フローティングゲート１４ａ１〜１４ａ３の下面に位置する部分は、平坦面状とされている。
【００１５】
そして、アシストゲート１３ａ〜１３ｄと、フローティングゲート１４ａ１〜１４ａ３との間には、絶縁膜１７ａ〜１７ｄが形成されている。このため、フローティングゲート１４ａ１〜１４ａ３と、アシストゲート１３ａ〜１３ｄとは、電気的に分離されている。そして、アシストゲート１３ａ〜１３ｄの上面上には、たとえば、窒化シリコンからなるキャップ絶縁膜１８ａ〜１８ｄが形成されている。このキャップ絶縁膜１８ａ〜１８ｄの上面と、フローティングゲート１４ａ１〜１４ａ３の表面うち、アシストゲート１３ａ〜１３ｄより上方の部分とには、ＯＮＯ膜１６が形成されている。このＯＮＯ膜１６は、たとえば、酸化シリコンと、窒化シリコンと、酸化シリコンとを順次積層することにより形成されている。なお、ＯＮＯ膜１６は、たとえば、１６ｎｍ程度とされている。そして、このＯＮＯ膜１６の上面上には、ワード線１５ａが形成されている。このワード線１５ａは、たとえば低抵抗な多結晶シリコンからなる導体膜と、その上面に形成されたタングステンシリサイド（ＷＳｉx）等のような高融点金属シリサイド膜との積層膜により形成されている。
【００１６】
図３は、図２に示された不揮発性半導体記憶装置の書込み時の断面図である。この図３に示されるように、選択されたメモリセルのワード線１５ａには、たとえば、１８Ｖ程度の電圧が印加される。そして、アシストゲート（第１アシストゲート）１３ｂには、たとえば、５Ｖ程度の電圧が印加され、半導体基板１１の主表面上のうち、アシストゲート１３ｂの下面側には、反転層２１ｂが形成される。また、アシストゲート（第２アシストゲート）１３ｄには、たとえば、８Ｖ程度の電圧が印加され、半導体基板１１の主表面上のうち、アシストゲート１３ｄの下面側には、反転層２１ｄが形成される。さらに、アシストゲート１３ｃには、たとえば、１Ｖ程度の電圧が印加され、アシストゲート１３ａには、たとえば、０Ｖ程度の電圧が印加される。
【００１７】
ここで、半導体基板１１の主表面のうち、アシストゲート１３ｂ下には、膨出部２０ｂが形成されている。この膨出部２０ｂの表面は、湾曲面状とされており、膨出部２０ｂの上面に沿って形成される。このため、反転層２１ｂの幅は、平坦面状に形成された半導体基板に形成される反転層の幅よりも、反転層２１ｂの幅は長く形成される。そして、反転層２１ｂの断面積は、平坦面状の半導体基板１１の表面に形成される反転層の断面積よりも大きくなる。このため、反転層２１ｂの電気的な抵抗が低減される。さらに、反転層２１ｂは、上方に向けて膨出した膨出部２０ｂの上面に沿って形成されるため、反転層２１ｂの底部は、半導体基板１１の主表面の近傍に位置する。
【００１８】
また、同様にアシストゲート１３ｄの下面に形成される反転層２１ｄも、同様に膨出部２０ｄに沿って形成され、反転層２１ｄの底部も半導体基板１１の主表面の近傍に形成される。また、反転層２１ｄの幅および断面積も大きく、反転層２１ｄの電気的な抵抗も低減されている。ここで、反転層２１ｂから反転層２１ｄに向けて電子が飛び出すことにより、形成された反転層２１ｂと反転層２１ｄとの間で書込み電流がながれる。そして、アシストゲート１３ｂと、アシストゲート１３ｄとの間に配置されたフローティングゲート１４ａ３内に電子が入り込み、選択されたフローティングゲート１４ａ３内に電気情報が書込まれる。
【００１９】
この際、形成された反転層２１ｂの電気的な抵抗は低減されているため反転層２１ｂのうち、図１に示すＮ型拡散層２５から離間した位置における電圧と、Ｎ型拡散層２５側近傍の電圧とに差が生じ難いものとなっている。このように、Ｎ型拡散層２５からの距離に係わらず、反転層２１ｂ内の電圧は、一定に維持される。また、反転層２１ｄにおいても同様に、反転層２１ｄ内の電気的な抵抗が低減されているため、反転層２１ｄの位置に係わらず電圧が略一定に維持されている。このため、反転層２１ｂと、反転層２１ｄの電圧差を所定の電圧差に設定し易く、確実に、反転層２１ｂと反転層２１ｄとの間で書込み電流を発生させることができる。ここで、反転層２１ｂと反転層２１ｄとの底部が半導体基板１１の主表面の近傍に位置しているため、反転層２１ｂと、反転層２１ｄとの間を流れる書込み電流は、半導体基板１１の主表面の近傍を流れることになる。このため、選択されたフローティングゲート１４ａ３の下面の近傍を書込み電流の電子が通過することになり、良好に選択されたフローティングゲート１４ａ３内に電子が入り込む。これにより、書込み速度や書込み効率が確保される。
【００２０】
この際、アシストゲート１３ａには、０Ｖ程度の電圧が印加されており、アシストゲート１３ｃには、１Ｖ程度の電圧が印加されているため、反転層２１ｂから出た電子は、アシストゲート１３ｃ側に引っ張られる。このように、アシストゲート１３ａと、アシストゲート１３ｃとは、分離機能を発揮する。なお、膨出部２０ａ〜２０ｄの高さを、Ｌ×０．１５より高く設定すると、この膨出部２０ａ〜２０ｄの先端部の形状が定まり難くなり、良好に膨出部２０ａ〜２０ｄを形成することが困難なものとなる。さらに、膨出部２０ａ〜２０ｄの高さをＬ×０．１５より低く設定すると、形成される反転層２１ａ〜２１ｄの底部が、半導体基板１１の主表面から離れた位置にまで、達することになる。このため、書込み動作の際に、形成された反転層２１ｂから反転層２１ｄに向けて電子が飛び出す際に、半導体基板１１の主表面から離間した位置を通過しやすく、選択されたフローティングゲート１４ａ３の下面から離間した位置を書込み電流が流れることになる。このため、フローティングゲート１４ａ３内に電子が入り込み難く、書込み速度および書込み効率が低下することになる。その一方で、膨出部２０ａ〜２０ｄの高さをＬ×０．２程度とすると、膨出部２０ａ〜２０ｄを形成する際においても、膨出部２０ａ〜２０ｄの上端部の形状を制御しやすくなる。さらに、形成される反転層２１ａ〜２１ｄの底部も、半導体基板１１の主表面に近接する位置となり、書込み動作の際に、書込み効率および書込み速度を確保することができる。
【００２１】
図４は、読出し時における不揮発性半導体記憶装置１０の断面図である。この図４に示されるように、選択されたメモリセルに接続されたワード線１５ａにたとえば、２Ｖ〜５Ｖ程度の電圧を印加し、図１に示す非選択のメモリセルに接続されたワード線１５ｂ、１５ｃには、たとえば、０Ｖ程度の電圧が印加される。そして、選択されたフローティングゲート１４ａ３に隣接するアシストゲート１３ｃと、アシストゲート１３ｄとには、それぞれ、５Ｖ程度の電圧を印加する。これにより、半導体基板１１のうち、アシストゲート１３ｃの下面側には、反転層２１ｃが形成され、アシストゲート１３ｄの下面には、反転層２１ｄが形成される。そして、形成された反転層２１ｃには、０Ｖ程度の電圧が印加され、反転層２１ｄには、１Ｖ程度の電圧が印加される。
【００２２】
この際、形成された反転層２１ｃの電気的な抵抗が低減されているため、反転層２１ｃ内の位置による電圧の変化が抑制されている。このため、反転層２１ｃのうち、選択されたフローティングゲート１４ａ３に隣接する位置での電圧を設定電圧０Ｖ程度とすることができる。
【００２３】
ここで、選択されたフローティングゲート１４ａ３の蓄電状態で、しきい値電圧が変わるので、反転層２１ｃと反転層２１ｄ間に流れる電流をセンシングすることにより、選択されたフローティングゲート１４ａ３内の蓄電状態を判断することができる。これにより、選択されたフローティングゲート１４ａ３の電気情報が読み出される。
【００２４】
図５は、データ消去動作時における不揮発性半導体記憶装置１０の断面図である。この図５に示されるように、選択されたワード線１５ａに負電圧を負荷することにより、フローティングゲート１４ａ１、１４ａ２、１４ａ３から半導体基板１１内にＦ−Ｎ（Fowlor Nordheim）トンネル放出により行なう。たとえば、選択されたワード線１５ａに−１６Ｖ程度の電圧を印加する。そして、半導体基板１１に正の電圧を印加する。これにより、フローティングゲート１４ａ１、１４ａ２、１４ａ３内に蓄電されたデータ用の電荷を絶縁膜１２を介して半導体基板１１に放出し、複数のフローティングゲート１４ａ１、１４ａ２、１４ａ３のデータを一括消去する。
【００２５】
なお、本実施の形態１に係る不揮発性半導体記憶装置１０は、半導体基板１１の主表面のうち、アシストゲート１３ａ〜１３ｄ下全面に膨出部２０ａ〜２０ｄが形成されているが、これに限られない。すなわち、膨出部２０ａ〜２０ｄは、半導体基板１１の主表面のうち、アシストゲート１３ａ〜１３ｄの下面側であって、断続的に形成されていてもよい。また、本実施の形態１においては、膨出部２０ａ〜２０ｄは、半導体基板１１の主表面のうち、すべてのアシストゲート１３ａ〜１３ｄ下に形成されているが、これに限られない。図１８は、本実施の形態１に係る不揮発性半導体記憶装置の変形例を示す断面図である。
【００２６】
ここで、一般に、選択されたメモリセルに流れる読み出し電流ＩＤは、以下に示す式により表される。ＩＤ＝α×〔（ＶＧＳ−Ｖｔｈ）×ＶＤＳ−ＶＤＳ２／２〕・・・（１）（但し、ＩＤ：選択されたメモリセルに流れる読み出し電流。α：定数。ＶＧＳ：ゲート電極として機能するコントロールゲートに印加された電圧。Ｖｔｈ：選択されたメモリセルのしきい値電圧。ＶＤＳ：ソースとして機能する反転層に印加された電圧と、ドレインとして機能する反転層に印加された電圧との電圧差。）上記のように、いずれのメモリセルＭＣが選択されたとしても、ソースの電圧にばらつきが生じ難いため、いずれのメモリセルＭＣにおいても、ソースとして機能する反転層と、コントロールゲートとの間の電圧差にばらつきが生じ難くなっている。
【００２７】
そして、この図１８に示される不揮発性半導体記憶装置１００においては、半導体基板１１の主表面のち、アシストゲート１３ｂ下にのみ膨出部２０ｂが形成されている。
【００２８】
このように、メモリセルのソース領域として機能する反転層を形成するアシストゲート１３ｂ下に位置する半導体基板１１の主表面上に膨出部２０を形成することにより、ソース領域として機能する反転層の抵抗を低減することができ、各メモリセルのしきい値電圧が変動することを抑制することができる。すなわち、データの書込み動作の際に、書込み速度や書込み効率を確保するには、書込み動作の際に、選択されたフローティングゲート１４ａ３に電子を供給するアシストゲート１３ｂ下に膨出部２０ｂが形成されておればよい。
【００２９】
図６から図１７を用いて、上記不揮発性半導体記憶装置１０の製造工程について説明する。
【００３０】
図６は、不揮発性半導体記憶装置１０の第１製造工程を示す断面図である。この図６において、半導体基板１１の主表面上にＴＥＯＳ（Tetraethoxysilane）膜３０を堆積する。そして、アシストゲート形成用のネガマスクを用いて、ＴＥＯＳ膜３０にエッチングを施す。そして、半導体基板１１の主表面上に一方向に向けて延在するＴＥＯＳ膜３０を間隔を隔てて形成する。このため、ＴＥＯＳ膜３０同士間においては、半導体基板１１の主表面が露出している。
【００３１】
図７は、不揮発性半導体記憶装置１０の第２製造工程を示す断面図である。この図７に示されるように、選択エピタキシャル成長により、ＴＥＯＳ膜３０間から露出する半導体基板１１の主表面を盛り上げて、膨出部３１を形成する。図８は、不揮発性半導体記憶装置１０の第３製造工程を示す断面図である。この図８に示されるように、膨出部３１の表面を酸化して、形成されるアシストゲートのゲート絶縁膜３２を形成する。図９は、不揮発性半導体記憶装置１０の第４製造工程を示す断面図である。この図９に示されるように、ポリシリコン膜３３を堆積する。そして、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）を施して、ポリシリコン膜３３を平坦化すると共に、所定の高さに設定する。
【００３２】
図１０は、不揮発性半導体記憶装置１０の第５製造工程を示す断面図である。この図１０に示されるように、ＴＥＯＳ膜３０にエッチングを施してＴＥＯＳ膜３０を除去する。これにより、一方向に延在するポリシリコン膜３３が形成される。図１１は、不揮発性半導体記憶装置１０の第６製造工程を示す断面図である。この図１１において、ポリシリコン膜３３間を埋め込むように、ＴＥＯＳ膜４０を堆積する。そして、ＣＭＰによりポリシリコン膜３３の上面が露出するまでＣＭＰを施して、平坦化する。
【００３３】
図１２は、不揮発性半導体記憶装置１０の第７製造工程を示す断面図である。この図１２に示されるように、ポリシリコン膜３３にエッチングを施して、ポリシリコン膜３３の高さ低くする。図１３は、不揮発性半導体記憶装置１０の第８製造工程を示す断面図である。この図１３に示されるように、Ｓｉ３Ｎ４膜４１を、ＴＥＯＳ膜４０の間を埋め込むように堆積する。そして、ＴＥＯＳ膜４０が露出するまで、ＣＭＰにより平坦化を施す。このため、一方向に延在し、間隔を隔てて配置されたＴＥＯＳ膜４０と、このＴＥＯＳ膜４０同士間に配置されたポリシリコン膜３３と、このポリシリコン膜３３の上面上に配置されたＳｉ３Ｎ４膜４１とが形成される。図１４は、不揮発性半導体記憶装置１０の第９製造工程を示す断面図である。この図１４に示されるように、ＴＥＯＳ膜４０にエッチングを施す。そして、サイドウォールの膜厚程度のＴＥＯＳ膜を堆積する。そして、このＴＥＯＳ膜にエッチバックを施す。これより、Ｓｉ３Ｎ４膜４１と、ポリシリコン膜３３との側面部分に、ＴＥＯＳ膜からなるサイドウォール４２が形成される。そして、半導体基板１１の主表面のうち、ポリシリコン膜３３間に位置する部分を酸化して、形成されるフローティングゲートのゲート絶縁膜４３を形成する。なお、ゲート絶縁膜４３と、ゲート絶縁膜３２とは、連設され一体となる。
【００３４】
図１５は、不揮発性半導体記憶装置１０の第１０製造工程を示す断面図である。この図１５に示されるように、サイドウォール４２により挟まれる領域にポリシリコン膜４４を堆積する。そして、ＣＭＰにより平坦化して、Ｓｉ３Ｎ４膜４１の上面が露出するまで、平坦化を施す。
【００３５】
図１６は、不揮発性半導体記憶装置１０の第１１製造工程を示す断面図である。この図１６に示されるように、Ｓｉ３Ｎ４膜４１と、サイドウォール４２とにエッチングを施して、その一部を除去する。このため、ポリシリコン膜４４の側面の一部が露出する。図１７は、不揮発性半導体記憶装置１０の第１２製造工程を示す断面図である。この図１７に示されるように、ポリシリコン膜４４の上面と、側面と、Ｓｉ３Ｎ４膜４１の上面とに亘って、ＯＮＯ膜５０を形成する。なお、このＯＮＯ膜５０に限られず、ＳｉＯＮ膜を形成してもよい。そして、形成されたＯＮＯ膜５０の上面上にポリシリコン膜５１を形成して、コントロールゲートを形成する。このようにして、図１、図２に示される不揮発性半導体記憶装置１０が形成される。
【００３６】
このようにして形成された不揮発性半導体記憶装置１０によれば、形成される反転層２１ａ〜２１ｄの電気的な抵抗を低減することができる。このため、データの書込み動作の際において、反転層２１ｂと、反転層２１ｄとの電位差を確保することができ、選択されたフローティングゲート１４ａ３内に電気的情報を書込むことができる。また、データの書込み動作の際には、書込み電流が選択されたフローティングゲート１４ａ３の下面近傍を流れることになり、選択されたフローティングゲート１４ａ３内に良好に電気的情報を書込むことができる。すなわち、書込み速度および書込み効率を確保することができる。さらに、データの読込み動作の際においても、形成される反転層２１ｃ、２１ｄに印加される電圧を所定電圧とすることができ、良好にデータの読出しを行なうことができる。
【００３７】
（実施の形態２）
図１９から図２７を用いて、本実施の形態２に係る不揮発性半導体記憶装置について、説明する。なお、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の構成については、同一の符号を付してその説明を省略する。
【００３８】
図１９は、本実施の形態２に係る不揮発性半導体記憶装置１００の平面図である。この図１９に示されるように、不揮発性半導体記憶装置１００は、半導体基板１１と、この半導体基板１１の主表面上に形成され、一方向に向けて延在するアシストゲートＡＧａ〜ＡＧｄと、これらアシストゲートＡＧａ〜ＡＧｄに対して直交する方向に延在するコントロールゲートＣＧａ〜ＣＧｃと、このコントロールゲートＣＧａ〜ＣＧｃ下に位置し、アシストゲートＡＧａ〜ＡＧｄ間に位置する半導体基板１の主表面上に形成されたフローティングゲートＦＧａ１〜ＦＧｃ３とを備えている。
【００３９】
そして、コントロールゲートＣＧａ〜ＣＧｃは、フローティングゲートＦＧａ１〜ＦＧｃ３の上面と、この上面の周囲に連設され、半導体基板１１の主表面に向けて垂下する周面とを覆うように形成されている。すなわち、コントロールゲートＣＧａ〜ＣＧｃは、フローティングゲートＦＧａ１〜ＦＧｃ３の周面のうち、アシストゲートＡＧａ〜ＡＧｄが延在する方向に対向配置された側面と、コントロールゲートＣＧａ〜ＣＧｄｃが延在する方向に互いに対向配置された側面とを覆うように形成されている。
【００４０】
このため、たとえば、フローティングゲートＦＧｂ２と、このフローティングゲートＦＧｂ２に対して、アシストゲートＡＧａ〜ＡＧｄが延在する方向に隣接するフローティングゲートＦＧａ２，ＦＧｃ２との間には、コントロールゲートＣＧａ、ＣＧｂの一部が入り込んでいる。
【００４１】
図２０は、図１９のＸＸ−ＸＸ線における断面図であり、アシストゲートＡＧ間における断面図である。この図２０に示されるように、不揮発性半導体記憶装置１００は、半導体基板１の主表面上に、絶縁膜１２を介して形成されたフローティングゲートＦＧａ２，ＦＧｂ２と、各フローティングゲートＦＧａ２、ＦＧｂ２の上面上に、絶縁膜１６を介して形成されたコントロールゲートＣＧａ、ＣＧｂとを備えている。フローティングゲートＦＧａ２、ＦＧｂ２の両側に位置する半導体基板１の主表面上には、絶縁膜１２より僅かに高く形成された絶縁膜６２が形成されている。この絶縁膜６２は、たとえば、シリコン酸化膜等からなり、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積したものである。この絶縁膜６２の半導体基板１の主表面と平行な方向の幅ａ１は、たとえば、３０ｎｍ程度とされ、半導体基板１の主表面に対して垂直な方向の高さｈ１は、たとえば、２０ｎｍ程度とされている。
【００４２】
フローティングゲートＦＧａ２、ＦＧｂ２の上面上には、所謂ＯＮＯ膜からなる絶縁膜１６が形成され、フローティングゲートＦＧａ２、ＦＧｂ２の周面のうち、図１９に示すアシストゲートＡＧａ〜ＡＧｄが延在する方向に対向配置された側面７０ａ上に、所謂ＯＮＯ膜からなる絶縁膜６５が形成されている。なお、本実施の形態２に係る不揮発性半導体記憶装置１００においても、上記図２に示されるように、フローティングゲートの表面のうち、コントロールゲートが延在する方向に対向配置された側面上には、絶縁膜１６が形成されている。すなわち、フローティングゲートＦＧａ２、ＦＧｂ２の表面の表面は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して形成されたＯＮＯ膜等からなる絶縁膜１６、６５を介して、コントロールゲートＣＧａ，ＣＧｂによって覆われている。
【００４３】
コントロールゲートＣＧｂは、フローティングゲートＦＧｂ２の上面上に絶縁膜１６を介して形成された導電膜ＣＧＢと、この導電膜ＣＧＢの上面上に形成された導電膜ＣＧＡと、導電膜ＣＧＡ，ＣＧＢの側面上に形成された導電膜ＣＧＣと、この導電膜ＣＧＣの下端部に接続され、絶縁膜６５を介してフローティングゲートＦＧｂ２の側面上に形成された導電膜ＣＧＤとを備えている。導電膜ＣＧＢ、ＣＧＣ、ＣＧＤは、たとえば、多結晶シリコン膜から形成されており、導電膜ＣＧＡは、たとえば、タングステンシリサイド（ＷＳｉx）等のような高融点金属シリサイド膜から構成されている。導電膜ＣＧＤの半導体基板１の主表面と平行な方向の幅ａ２は、たとえば、１０ｎｍ程度とされており、絶縁膜６５の半導体基板１の主表面と平行な方向の幅は、２０ｎｍ程度とされている。
【００４４】
なお、本実施の形態２に係る不揮発性半導体記憶装置１００は、上記図２に示される実施の形態１に係る不揮発性半導体記憶装置１０と同様に、コントロールゲートＣＧｂが延在する方向に対向配置されるフローティングゲートＦＧｂ２の側面は、導電膜ＣＧＢにより覆われている。
【００４５】
すなわち、コントロールゲートＣＧｂは、フローティングゲートＦＧｂ２の上面上に形成された、導電膜ＣＧＡ，ＣＧＢ、ＣＧＣとを有する上壁部ＣＧＥと、フローティングゲートＦＧｂ２の側面上に形成され、上壁部ＣＧＥの外周縁部から、半導体基板１の主表面に向けて垂下する導電膜ＣＧＤ，ＣＧＢとを有する周壁部ＣＧＦとを備えている。そして、各コントロールゲートＣＧａ，ＣＧｃも同様に構成されており、コントロールゲートＣＧａ〜ＣＧｃは、各フローティングゲートＦＧａ１〜ＦＧｃ３を覆うように形成されている。
【００４６】
このため、各フローティングゲートＦＧａ１〜ＦＧｃ３と、各コントロールゲートＣＧａ〜ＣＧｃとのが対向する面積が大きく、各コントロールゲートＣＧａ〜ＣＧｃと各フローティングゲートＦＧａ１〜ＦＧｃ３との間のカップリング比を向上させることができ、書込み速度の向上を図ることができる。さらに、コントロールゲートＣＧｂは、周壁部ＣＧＦを備えているため、コントロールゲートＣＧｂの断面積が大きくなり、コントロールゲートＣＧｂの抵抗が低減されている。
【００４７】
上記のように構成された不揮発性半導体記憶装置１００も、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、読出し動作等の各動作を行う際には、各コントロールゲートＣＧａ〜ＣＧｃに所望の電圧が印加される。ここで、図２０において、メモリセルＭＣ１に蓄積された電気的情報を読み出す際には、選択されたメモリセルＭＣ１が接続されたコントロールゲートＣＧｂには、２Ｖ〜５Ｖ程度の電圧が印加され、他のコントロールゲートＣＧａ、ＣＧｃには、たとえば、０Ｖ程度の電圧が印加される。このように、コントロールゲートＣＧｂに所望の電圧を印加すると、図２０において、選択されたメモリセルＭＣ１のフローティングゲートＦＧｂ２と、このフローティングゲートＦＧｂ２に対して、コントロールゲートＣＧａ、ＣＧｂの配列方向に隣接するフローティングゲートＦＧａ２との間の電界が、導電膜ＣＧＤにより切断される。このため、フローティングゲートＦＧａ２内に蓄積された電荷量が変動することにより、フローティングゲートＦＧｂ２の電位が変動することが抑制され、選択されたメモリセルＭＣ１のしきい値電圧が変動することを抑制することができる。
【００４８】
また、同様に、図１９において、選択されたメモリセルＭＣ１のフローティングゲートＦＧｂ２と、上記フローティングゲートＦＧａ１〜ＦＧａ３、ＦＧｃ１〜ＦＧｃ３とは、図２０に示す導電膜ＣＧＤを介して対向配置されている。このため、読出し動作の際に、選択されたメモリセルＭＣ１のフローティングゲートＦＧｂ２の周囲に位置するフローティングゲートＦＧａ１〜ＦＧｃ３うち、フローティングゲートＦＧａ１〜ＦＧａ３、ＦＧｃ１〜ＦＧｃ３内に蓄積された電荷量が変動しても、選択されたメモリセルＭＣ１のフローティングゲートＦＧｂ２の電位が変動することを抑制することができる。さらに、選択されたメモリセルＭＣ１のフローティングゲートＦＧｂ２に対して、コントロールゲートＣＧｂが延在する方向に隣接するフローティングゲートＦＧｂ１、ＦＧｂ３と、フローティングゲートＦＧｂ２との間には、コントロールゲートＣＧｂが埋め込まれている。このため、読出しの動作の際に、フローティングゲートＣＧｂ１、ＣＧｂ３内の電荷量が変動しても、選択されたメモリセルＭＣ１のしきい値電圧が変動することを抑制することができる。
【００４９】
すなわち、コントロールゲートＣＧｂの周壁部ＣＧＦにより、選択されたメモリセルＭＣ１のフローティングゲートＦＧｂ２の電位は、周囲に位置するフローティングゲートＦＧａ１〜ＦＧａ３、ＦＧｂ１、ＦＧｂ３、ＦＧｃ１〜ＦＧｃ３内に蓄積された電荷量が変動しても、影響を受けることが抑制されている。このため、選択されたメモリセルＭＣ１のしきい値電圧が変動することが抑制されている。
【００５０】
上記のように構成された不揮発性半導体記憶装置１００の製造方法について、図２１から図２７を用いて説明する。図２１は、不揮発性半導体記憶装置１００の製造工程のうち、フローティングゲートおよびコントロールゲートを形成する工程を示した断面図である。この図２１に示されるように、半導体基板１の主表面に、ＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法等により、絶縁膜１２を形成する。そして、上記実施の形態１の製造方法と同様にして、絶縁膜１２の上面上にフローティングゲートＦＧを形成し、フローティングゲートＦＧの上面上に、所謂ＯＮＯ膜からなる絶縁膜１６を介して、導電膜ＣＧＡ，ＣＧＢを形成し、この導電膜ＣＧＡ，ＣＧＢの上面上に絶縁膜６７を形成する。この絶縁膜６７は、たとえば、シリコン窒化膜（Ｓｉ３Ｎ４）等から構成されており、半導体基板１の主表面に対して垂直な方向の高さは、たとえば、図１９に示すアシストゲートＡＧと同程度の高さとされており、たとえば、５０ｎｍ程度とされている。
【００５１】
図２２は、上記図２１後の不揮発性半導体記憶装置１００の製造工程を示す断面図であり、図２３は、図２２後の工程を示す断面図である。図２２に示されるように、絶縁膜６２を、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積する。この絶縁膜６２の半導体基板１の主表面に対して垂直な方向の高さは、絶縁膜１２の高さより高く、絶縁膜６２の上面が、フローティングゲートＦＧ間に位置している。この絶縁膜６２の厚みを調整することにより、図２０において、周壁部ＣＧＦと、フローティングゲートＦＧｂ２との対向面積が決まる。
【００５２】
このため、この絶縁膜６２の厚みは、周囲のフローティングゲートＦＧａ２との間に生じる電界を遮断する機能と、カップリング比と、コントロールゲートＣＧｂと半導体基板１１との間の絶縁性とを鑑みて設定される。そして、たとえば、絶縁膜６２の厚みとしては、２０ｎｍ以上４０ｎｍ以下とされる。その後、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層して、いわゆるＯＮＯ膜で形成された絶縁膜６５を形成する。これにより、絶縁膜６２の上面上、フローティングゲートＦＧの側面上、導電膜ＣＧＡ，ＣＧＢの側面上および、絶縁膜６７の上面上に絶縁膜６５が形成される。この絶縁膜６５は、絶縁膜６２の上面上において、たとえば、２０ｎｍ程度堆積される。そして、この絶縁膜６５の上面上に、たとえば、多結晶シリコン膜等からなる導電膜ＣＧＤを、たとえば、１０ｎｍ程度堆積する。
【００５３】
そして、図２３に示されるように、絶縁膜６５と導電膜ＣＧＤとにエッチングを施して、導電膜ＣＧＡ，ＣＧＢの側面を露出する。この際、絶縁膜６５の上端部は、少なくとも、絶縁膜１６の上面から下面との間に位置しており、絶縁膜６５は、絶縁膜１６に接続されている。
【００５４】
図２４は、上記図２３に示された工程後の不揮発性半導体記憶装置１００の製造工程を示す断面図であり、図２５は、図２４に示された工程後の製造工程を示す断面図である。
【００５５】
図２４に示されるように、絶縁膜６１を、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等によりさらに堆積する。そして、この絶縁膜６１の上面が、絶縁膜６５および導電膜ＣＧＤの上端部より、たとえば、１０ｎｍ〜３０ｎｍ程度下方に位置するようにする。しかる後に、図２５に示されるように、たとえば、多結晶シリコン膜等からなる導電膜ＣＧＣを、たとえば、１０ｎｍ程度堆積する。この際、導電膜ＣＧＤおよび絶縁膜６５の上端面上にも、導電膜ＣＧＣは堆積されるため、導電膜ＣＧＣと導電膜ＣＧＤとは、電気的に接続される。図２６は、上記図２５に示された工程後の不揮発性半導体記憶装置１００の製造工程を示す断面図であり、図２７は、図２６に示された工程後の製造工程を示す断面図である。
【００５６】
図２６に示されるように、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により、絶縁膜６３を、たとえば、１０ｎｍ程度堆積する。そして、図２７に示されるように、この絶縁膜６３にエッチングを施して、導電膜ＣＧＡ，ＣＧＢの側面上に、導電膜ＣＧＣを介して、サイドウォール状の絶縁膜６３を形成する。このサイドウォール状の絶縁膜６３の底面は、導電膜ＣＧＤおよび絶縁膜６５の上端部上に位置する導電膜ＣＧＣを覆うように形成する。
【００５７】
そして、導電膜ＣＧＣにエッチングを施して、隣接するフローティングゲートＦＧ上に形成された導電膜ＣＧＡ，ＣＧＢをそれぞれ、電気的に分離する。しかる後に、絶縁膜６７を除去して、図２０に示される不揮発性半導体記憶装置１００を製造する。
【００５８】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５９】
本発明は、不揮発性半導体記憶装置に好適である。
【図面の簡単な説明】
【００６０】
【図１】本実施の形態１に係る不揮発性半導体記憶装置の上面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図２に示された不揮発性半導体記憶装置の書込み時の断面図である。
【図４】読出し時における不揮発性半導体記憶装置の断面図である。
【図５】データ消去動作時における不揮発性半導体記憶装置の断面図である。
【図６】不揮発性半導体記憶装置の第１製造工程を示す断面図である。
【図７】不揮発性半導体記憶装置の第２製造工程を示す断面図である。
【図８】不揮発性半導体記憶装置の第３製造工程を示す断面図である。
【図９】不揮発性半導体記憶装置の第４製造工程を示す断面図である。
【図１０】不揮発性半導体記憶装置の第５製造工程を示す断面図である。
【図１１】不揮発性半導体記憶装置の第６製造工程を示す断面図である。
【図１２】不揮発性半導体記憶装置の第７製造工程を示す断面図である。
【図１３】不揮発性半導体記憶装置の第８製造工程を示す断面図である。
【図１４】不揮発性半導体記憶装置の第９製造工程を示す断面図である。
【図１５】不揮発性半導体記憶装置の第１０製造工程を示す断面図である。
【図１６】不揮発性半導体記憶装置の第１１製造工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の第１２製造工程を示す断面図である。
【図１８】本実施の形態１に係る不揮発性半導体記憶装置の変形例を示す断面図である。
【図１９】本実施の形態２に係る不揮発性半導体記憶装置の平面図である。
【図２０】図１９のＸＸ−ＸＸ線における断面図である。
【図２１】不揮発性半導体記憶装置の製造工程のうち、フローティングゲートおよびコントロールゲートを形成する工程を示した断面図である。
【図２２】図２１後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２３】図２２後の工程を示す断面図である。
【図２４】図２３に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２５】図２４に示された工程後の製造工程を示す断面図である。
【図２６】図２５に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２７】図２６に示された工程後の製造工程を示す断面図である。
【符号の説明】
【００６１】
１０  不揮発性半導体記憶装置、１１  半導体基板、１２  絶縁膜、１３ｂ  アシストゲート（第１アシストゲート）、１３ｄ  アシストゲート（第２アシストゲート）、１３，１４ａ１，１４ａ２，１４ａ３  フローティングゲート、１５ａ，１５ｂ，１５ｃ  ワード線、２０ａ，２０ｂ，２０ｃ，２０ｄ  膨出部。
【図１】
2006303440.tif 000003
【図２】
2006303440.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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