(57)【要約】【課題】  アクティブマトリクス型の液晶パネルを高速に表示駆動することができる液晶駆動回路を実現する。【解決手段】  液晶表示領域の奇数番目の走査線を駆動する第１のゲートドライバおよび偶数番目の走査線を駆動する第２のゲートドライバに供給する多相クロック（ＣＬＫ１〜４）として、液晶表示領域の走査線ごとに表示素子に供給される画像信号の供給開始時期の手前から、当該画像信号の有効期間内まで有効となるものを発生し、第１および第２のゲートドライバは、該クロックの有効期間にスイッチング素子を駆動する。【選択図】    図７
2006106394.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス型の液晶表示領域と、ソースドライバから供給される画像信号を前記液晶表示領域に形成される表示素子で保持するスイッチングを行うスイッチング素子を駆動するゲートドライバとを、アモルファスシリコンの薄膜トランジスタを形成する同一の製造プロセスで形成した液晶表示装置における液晶駆動回路であり、
前記液晶表示領域の奇数番目の走査線を駆動する第１の前記ゲートドライバと、
前記液晶表示領域の偶数番目の走査線を駆動する第２の前記ゲートドライバと、
前記第１および第２のゲートドライバに供給する多相クロックを発生するクロック発生回路とを有し、
前記多相クロックは、前記液晶表示領域の走査線ごとに前記表示素子に供給される画像信号の供給開始時期の手前から、当該画像信号の有効期間内まで有効となり、
前記第１および第２のゲートドライバは、前記クロック発生回路から供給されるクロックの有効期間に前記スイッチング素子を駆動することを特徴とする液晶駆動回路。
【請求項２】
前記クロック発生回路は、前記液晶表示領域の奇数番目の走査線の駆動を制御する第１の制御パルスと、前記液晶表示領域の偶数番目の走査線の駆動を制御する第２の制御パルスとを発生し、
前記第１のゲートドライバは、前記第１の制御パルスに基づいて前記スイッチング素子に係る駆動動作を開始し、
前記第２のゲートドライバは、前記第２の制御パルスに基づいて前記スイッチング素子に係る駆動動作を開始することを特徴とする請求項１に記載の液晶駆動回路。
【請求項３】
アクティブマトリクス型の液晶表示領域と、ソースドライバから供給される画像信号を前記液晶表示領域に形成される表示素子で保持するスイッチングを行うスイッチング素子を駆動するゲートドライバとを、アモルファスシリコンの薄膜トランジスタを形成する同一の製造プロセスで形成した液晶表示装置であり、
前記液晶表示領域の奇数番目の走査線を駆動する第１の前記ゲートドライバと、
前記液晶表示領域の偶数番目の走査線を駆動する第２の前記ゲートドライバと、
前記第１および第２のゲートドライバに供給する多相クロックを発生するクロック発生回路とを有し、
前記多相クロックは、前記液晶表示領域の走査線ごとに前記表示素子に供給される画像信号の供給開始時期の手前から、当該画像信号の有効期間内まで有効となり、
前記第１および第２のゲートドライバは、前記クロック発生回路から供給されるクロックの有効期間に前記スイッチング素子を駆動することを特徴とする液晶表示装置。
【請求項４】
前記クロック発生回路は、前記液晶表示領域の奇数番目の走査線の駆動を制御する第１の制御パルスと、前記液晶表示領域の偶数番目の走査線の駆動を制御する第２の制御パルスとを発生し、
前記第１のゲートドライバは、前記第１の制御パルスに基づいて前記スイッチング素子に係る駆動動作を開始し、
前記第２のゲートドライバは、前記第２の制御パルスに基づいて前記スイッチング素子に係る駆動動作を開始することを特徴とする請求項３に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、その液晶駆動回路に関する。
【背景技術】
【０００２】
従来の液晶表示装置の駆動回路に係る技術としては、例えば特許文献１に記載の技術が知られている。この特許文献１に記載の従来の技術では、アクティブマトリクス型の液晶パネルを表示駆動する液晶駆動装置において、該液晶パネルの奇数番目の走査線を順次駆動する第１のゲートドライバと、偶数番目の走査線を順次駆動する第２のゲートドライバとを設けている。これにより、第１及び第２のゲートドライバによって液晶パネルの奇数番目、偶数番目それぞれの走査線を別々に走査することにより、各走査線の走査時間を従来の２倍として走査線数が増加しても液晶の書き込み時間を充分にとるようにしている。
【特許文献１】特開平５−４６１２３号公報（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述した従来の技術では、液晶パネル上の画素に対応する表示素子に供給される画像信号のパルス（ソースパルス）と、該画像信号を表示素子に書き込むパルス（ゲートパルス）とが同一タイミングで有効となるために、液晶パネルを高速で表示駆動する場合、ソースパルス幅が減少すると、それに伴ってゲートパルス幅も減少し、液晶の書き込み時間を充分に取ることができなくなる。このため、液晶表示装置の大画素化のために走査線数を増やしても、液晶パネルの高速な表示駆動が困難なために、充分な表示性能を確保することができないという問題が生じている。
【０００４】
特に、移動度の低いアモルファスシリコン（ａ−Ｓｉ）を用いて、液晶表示装置のアクティブマトリックス基板におけるＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を形成し、該ＴＦＴによってゲートドライバをアクティブマトリックス基板上に内蔵化する場合に、上記問題が顕著となる。さらに、ゲートパルス幅の減少により、最悪の場合、ゲートドライバが動作しなくなる。ａ−Ｓｉは安価な製造プロセスとして注目されており、液晶パネルの高速な表示駆動を可能として液晶表示装置の大画素化を実現することが重要な課題となっている。
【０００５】
本発明は、このような事情を考慮してなされたもので、その目的は、アクティブマトリクス型の液晶パネルを高速に表示駆動することができる液晶駆動回路および液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明に係る液晶駆動回路は、アクティブマトリクス型の液晶表示領域と、ソースドライバから供給される画像信号を前記液晶表示領域に形成される表示素子で保持するスイッチングを行うスイッチング素子を駆動するゲートドライバとを、アモルファスシリコンの薄膜トランジスタを形成する同一の製造プロセスで形成した液晶表示装置における液晶駆動回路であり、前記液晶表示領域の奇数番目の走査線を駆動する第１の前記ゲートドライバと、前記液晶表示領域の偶数番目の走査線を駆動する第２の前記ゲートドライバと、前記第１および第２のゲートドライバに供給する多相クロックを発生するクロック発生回路とを有し、前記多相クロックは、前記液晶表示領域の走査線ごとに前記表示素子に供給される画像信号の供給開始時期の手前から、当該画像信号の有効期間内まで有効となり、前記第１および第２のゲートドライバは、前記クロック発生回路から供給されるクロックの有効期間に前記スイッチング素子を駆動することを特徴とする。
この構成によれば、表示素子に書き込むソースパルス（画像信号）の供給開始時期の手前から当該表示素子が駆動開始されるので、表示素子に対してソースパルス（画像信号）を書き込む時間に余裕を持たせることができ、アクティブマトリクス型の液晶パネルを高速に表示駆動することができる。また、ゲートパルス幅を充分に確保することができ、ゲートドライバを安定して動作させることができる。
【０００７】
本発明に係る液晶駆動回路においては、前記クロック発生回路は、前記液晶表示領域の奇数番目の走査線の駆動を制御する第１の制御パルスと、前記液晶表示領域の偶数番目の走査線の駆動を制御する第２の制御パルスとを発生し、前記第１のゲートドライバは、前記第１の制御パルスに基づいて前記スイッチング素子に係る駆動動作を開始し、前記第２のゲートドライバは、前記第２の制御パルスに基づいて前記スイッチング素子に係る駆動動作を開始することを特徴とする。
この構成によれば、第１の制御パルスに基づいて奇数番目の走査線に係る表示駆動が制御され、また、第２の制御パルスに基づいて偶数番目の走査線に係る表示駆動が制御されるので、奇数番目の走査線と偶数番目の走査線とに分けて最適な制御を行うことができ、液晶表示装置の表示動作に係る性能を向上させることが可能となる。
【０００８】
本発明に係る液晶表示装置は、アクティブマトリクス型の液晶表示領域と、ソースドライバから供給される画像信号を前記液晶表示領域に形成される表示素子で保持するスイッチングを行うスイッチング素子を駆動するゲートドライバとを、アモルファスシリコンの薄膜トランジスタを形成する同一の製造プロセスで形成した液晶表示装置であり、前記液晶表示領域の奇数番目の走査線を駆動する第１の前記ゲートドライバと、前記液晶表示領域の偶数番目の走査線を駆動する第２の前記ゲートドライバと、前記第１および第２のゲートドライバに供給する多相クロックを発生するクロック発生回路とを有し、前記多相クロックは、前記液晶表示領域の走査線ごとに前記表示素子に供給される画像信号の供給開始時期の手前から、当該画像信号の有効期間内まで有効となり、前記第１および第２のゲートドライバは、前記クロック発生回路から供給されるクロックの有効期間に前記スイッチング素子を駆動することを特徴とする。
【０００９】
本発明に係る液晶表示装置においては、前記クロック発生回路は、前記液晶表示領域の奇数番目の走査線の駆動を制御する第１の制御パルスと、前記液晶表示領域の偶数番目の走査線の駆動を制御する第２の制御パルスとを発生し、前記第１のゲートドライバは、前記第１の制御パルスに基づいて前記スイッチング素子に係る駆動動作を開始し、前記第２のゲートドライバは、前記第２の制御パルスに基づいて前記スイッチング素子に係る駆動動作を開始することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、表示素子に書き込むソースパルス（画像信号）の供給開始時期の手前から当該表示素子が駆動開始されるので、表示素子に対してソースパルス（画像信号）を書き込む時間に余裕を持たせることができ、アクティブマトリクス型の液晶パネルを高速に表示駆動することができる。これにより、液晶表示装置の大画素化のために走査線数を増やし、液晶パネルを高速で表示駆動する場合にソースパルス幅が減少したとしても、問題なくソースパルスを表示素子に保持することが可能となるので、充分な表示性能を確保することができる。また、ゲートパルス幅を充分に確保することができ、ゲートドライバを安定して動作させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照し、本発明の一実施形態について説明する。
図１は、本発明の一実施形態に係る液晶表示装置１の構成を示すブロック図である。図１において、液晶表示装置１は、アクティブマトリクス型の液晶パネル（液晶表示領域）を有するものであり、ＴＦＴアレイ基板２と、該基板２に対向する位置に設けられた対向基板（図示せず）との間に液晶を封入することにより、表示領域４を形成している。対向基板は共通電極（図示せず）を有している。表示領域４において、表示素子８は、ＴＦＴアレイ基板２の画素電極（図示せず）と対向基板の共通電極の間の液晶で形成される容量である。
【００１２】
ＴＦＴアレイ基板２上には、複数の走査線５および複数の信号線６がマトリクス状に配置して形成されている。さらに、表示領域４において、スイッチング素子としてのＴＦＴ７および画素電極が、走査線５と信号線６の各交点に配置して形成されている。
【００１３】
また、ＴＦＴアレイ基板２上には、第１ゲートドライバ９および第２ゲートドライバ１０が、表示領域４の外側の両辺に配置して形成されている。第１ゲートドライバ９には、奇数番目の各走査線５が接続されている。第１ゲートドライバ９は、奇数番目の走査線５を順次駆動するためのゲートパルスを奇数番目の各走査線５に出力する。第２ゲートドライバ１０には、偶数番目の各走査線５が接続されている。第２ゲートドライバ１０は、偶数番目の走査線５を順次駆動するためのゲートパルスを偶数番目の各走査線５に出力する。第１及び第２ゲートドライバ９，１０はシフトレジスタから成る。
【００１４】
クッロク発生回路１３及びソースドライバ１４は、ＩＣとしてそれぞれ構成され、ＴＦＴアレイ基板２上にＣＯＧ実装されている。ソースドライバ１４には各信号線６が接続されている。ソースドライバ１４は、表示素子８に供給するソースパルスを各信号線６に出力する。
【００１５】
また、クッロク発生回路１３から第１ゲートドライバ９、第２ゲートドライバ１０のそれぞれに信号を供給するための第１信号供給線１１、第２信号供給線１２がＴＦＴアレイ基板２上に形成されている。
【００１６】
上記したＴＦＴアレイ基板２において、表示領域４内のＴＦＴ７は、ａ−ＳｉのＴＦＴを形成する製造プロセスにより形成されている。さらに、第１ゲートドライバ９及び第２ゲートドライバ１０は、該表示領域４内のＴＦＴ７と同一の製造プロセスにより形成されている。
【００１７】
なお、クッロク発生回路１３及びソースドライバ１４は、ＴＦＴアレイ基板２の外部に設けられ、第１クロック信号線１１と第２クロック信号線１２と信号線６とにそれぞれ信号を供給できるように接続されるものであってもよい。例えば、フレキシブルケーブル、ＦＰＣ又はＣＯＦによりＴＦＴアレイ基板２と接続してもよい。
【００１８】
図２は、ａ−ＳｉのＴＦＴから成るスイッチング素子の断面を示す構造図である。図２のＴＦＴによって、図１に示した表示領域４内のスイッチング素子（ＴＦＴ７）および各ゲートドライバ９，１０は構成される。
【００１９】
図２に示されるように、ａ−ＳｉのＴＦＴから成るスイッチング素子においては、透明基板からなる基板２１の上面にゲート電極２２を形成し、基板２１とゲート電極２２をゲート絶縁膜２３で覆い、ゲート絶縁膜２３上にアイランド上の半導体膜であるａ−Ｓｉ（ｉ）（イントリンジックアモルファスシリコン層）２４を形成する。さらに、ａ−Ｓｉ（ｉ）２４上に半導体膜であるａ−Ｓｉ（ｎ＋）（不純物イオンをドープしたアモルファスシリコン）２５ａ，２５ｂを形成し、ゲート絶縁膜２３およびａ−Ｓｉ（ｎ＋）２５ａ，２５ｂ上にソース電極２６ａ、ドレイン電極２６ｂを形成する。さらに、ゲート絶縁膜２３、ａ−Ｓｉ（ｉ）２４、ａ−Ｓｉ（ｎ＋）２５ａ，２５ｂ、ソース電極２６ａ、ドレイン電極２６ｂを保護膜２７で覆い形成している。
【００２０】
図２において、ソース電極２６ａ及びドレイン電極２６ｂは、同一の工程で同一の膜により形成される。また、図２に示すａ−ＳｉのＴＦＴは、図１において、ゲート電極２２は走査線５に接続され、ソース電極２６ａは信号線６に接続され、ドレイン電極２６ｂは表示素子８の一方の電極に接続される。
【００２１】
図３は、上記図２と同一の工程で形成される容量素子の断面を示す構造図である。この容量素子は。図１に示す各ゲートドライバ９，１０を構成するシフトレジスタに有されている。図３において、容量素子は、ゲート電極２２とソース電極２６ａとゲート絶縁膜２３とが基板２１上に形成されて成る。
【００２２】
図４は、図１に示す液晶表示装置１のうち、各ゲートドライバ９，１０と表示領域４の走査線５の構成を示すブロック図である。
図４において、各ゲートドライバ９，１０は、複数のレジスタ回路３１が多段接続されたシフトレジスタの構成を有する。ゲート遅延回路３２は、図１の走査線５の抵抗及び容量成分の等価回路である。
【００２３】
第１ゲートドライバ９には、スタートパルスＳＰ１、クロックＣＬＫ１，ＣＬＫ３、エンドパルスＥＰ１および接地信号ＧＮＤが第１信号供給線１１を通じてクロック発生回路１３から入力される。第２ゲートドライバ１０には、スタートパルスＳＰ２、クロックＣＬＫ２，ＣＬＫ４、エンドパルスＥＰ２および接地信号ＧＮＤが第２信号供給線１２を介してクロック発生回路１３から入力される。スタートパルスＳＰ１，ＳＰ２、クロックＣＬＫ１〜ＣＬＫ４、エンドパルスＥＰ１，ＥＰ２は、図７に示される波形を有する。
【００２４】
各ゲートドライバ９，１０において、レジスタ回路３１の出力信号（ゲートパルスＧ）は、次段のレジスタ回路３１に入力されると共に、前段のレジスタ回路３１に制御信号ＣＴとして入力される。また、各ゲートドライバ９，１０の初段のレジスタ回路３１には、スタートパルスＳＰ１，ＳＰ２がそれぞれ入力される。また、各ゲートドライバ９，１０の最終段のレジスタ回路３１には、エンドパルスＥＰ１，ＥＰ２がそれぞれ入力される。
【００２５】
図５は、図４に示すレジスタ回路３１の内部構成を示す図である。
図５において、トランジスタＭ１〜Ｍ５は図２に示したａ−ＳｉのＴＦＴである。また、キャパシタＣｂは、図３に示した容量素子である。入力端子ＩＮは、ゲートとドレインを接続したトランジスタＭ１のゲートとトランジスタＭ２のゲートに接続している。トランジスタＭ１のソースはノードＡに接続している。トランジスタＭ２において、ドレインは出力端子ＯＵＴに接続し、ソースはグランド端子ＧＮＤに接続している。トランジスタＭ３において、ゲートはノードＡに接続し、ドレインはクロック入力端子ＣＬＫに接続し、ソースは出力端子ＯＵＴに接続している。
【００２６】
制御信号入力端子ＣＴは、トランジスタＭ４のゲートとトランジスタＭ５のゲートに接続している。トランジスタＭ４において、ドレインはノードＡに接続し、ソースはグランド端子ＧＮＤに接続している。トランジスタＭ５において、ドレインは出力端子ＯＵＴに接続し、ソースはグランド端子ＧＮＤに接続している。キャパシタＣｂの一端はノードＡに接続し、もう一方の一端は出力端子ＯＵＴに接続している。
【００２７】
図６は、図５に示すレジスタ回路３１の動作のタイミングチャートである。
この図６を参照して、図５のレジスタ回路３１の動作を説明する。
初めに、期間Ｔ０において、ノードＡの電圧ＶａがＬ（Ｌｏｗレベル）であり、出力端子ＯＵＴの出力電圧もＬである。次いで、次の期間Ｔ１において、入力端子ＩＮに印加される電圧が一定期間だけＨ（Ｈｉレベル）になり、トランジスタＭ１及びＭ２がオンする。この時、キャパシタＣｂの一端の電圧はトランジスタＭ１を介して入力端子ＩＮと同じＨの電圧になり、もう一端はトランジスタＭ２を介してグランド端子ＧＮＤと同じのＬの電圧になる。これにより、キャパシタＣｂには電荷が充電される。
【００２８】
次いで、期間Ｔ１の後半のタイミングで入力端子ＩＮの電圧がＬになるが、キャパシタＣｂには電荷が充電されたままである。この時、ノードＡの電圧ＶａがＨであることにより、トランジスタＭ３がオンしているが、クロック端子ＣＬＫの電圧はＬであるので、出力端子ＯＵＴの出力電圧はＬのままである。
【００２９】
次いで、次の期間Ｔ２において、クッロク入力端子ＣＬＫに印加される電圧が一定期間だけＨになる。この時、トランジスタＭ１及びＭ２がオフしており、トランジスタＭ３はオンしたままになり、出力端子ＯＵＴの出力電圧は、クロック入力端子ＣＬＫの電圧と同じＨになる。この時のノードＡの電圧Ｖａは、Ｈの約２倍の電位に持ち上げられる（bootstrap）。したがって、トランジスタＭ３は、更にオン状態が強められて動作している。この期間Ｔ２の後半のタイミングで、クロック入力端子ＣＬＫの電圧がＬになると、出力端子ＯＵＴの出力電圧はＬになり、ノードＡの電圧ＶａがＨの電位に戻る。
【００３０】
次いで、次の期間Ｔ３において、制御信号入力端子ＣＴに印加される電圧が一定期間だけＨになる。これにより、トランジスタＭ４及びＭ５がオンすると、キャパシタＣｂの一端はトランジスタＭ４を介してグランド端子ＧＮＤと同じＬの電圧になり、もう一方の一端はトランジスタＭ５を介してグランド端子ＧＮＤと同じＬの電圧になる。これにより、キャパシタＣｂに充電されていた電荷が放電される。この結果、期間Ｔ３に引き続く期間の状態は期間Ｔ０と同様の状態にリセットされる。
【００３１】
図７は、図４に示す第１及び第２のゲートドライバ９，１０が表示駆動する動作のタイミングチャートである。
この図７を参照して、図４の各ゲートドライバ９，１０の表示駆動に係る動作を説明する。ここでは、第１ゲートドライバ９の動作を例に挙げて説明するが、第２ゲートドライバ１０についても同様の動作でありその説明を省略する。
【００３２】
第１ゲートドライバ９にスタートパルスＳＰ１が入力されると、初段のレジスタ回路３１の入力端子ＩＮの電圧がＨになる。この時の状態が、上記図６の期間Ｔ１に相当する。図７には、第１ゲートドライバ９における期間Ｔ１，Ｔ２，Ｔ３を示している。
【００３３】
次いで、次の期間Ｔ２で、クロックＣＬＫ１がＨになると、初段のレジスタ回路３１のクッロク入力端子ＣＬＫの電圧がＨになり、初段のレジスタ回路３１の出力端子ＯＵＴからＨの電圧、つまりゲートパルスＧ１が出力される。このゲートパルスＧ１は、クロックＣＬＫ１がＨの期間（有効期間）と同じ期間にＨ（有効）となる。
【００３４】
このゲートパルスＧ１により、一番目の走査線５が駆動され、この時にソースドライバ１４から各信号線６に供給されているソースパルスＳ１が一番目の走査線５上の表示素子８に保持される。表示素子８のパルス保持は、ゲートパルスＧ１のＨからＬへの立下りにより完了する。このため、クロックＣＬＫ１のＨからＬへの立下りタイミングは、図７に示されるように、駆動対象の走査線５の表示素子６に書き込むソースパルス（Ｓ１，Ｓ５，Ｓ９，・・・）の有効期間内に設定する。一方、クロックＣＬＫ１のＬからＨへの立上りタイミングは、図７に示されるように、該ソースパルスの供給開始時期の手前に設定する。図７の例では、ソースパルス幅の一つ分手前でＨ（有効）になるようにしている。これにより、表示素子８に対してソースパルスを書き込む時間に余裕を持たせることができるので、高速で表示駆動する場合にソースパルス幅が減少したとしても、問題なくソースパルスを表示素子８に保持することができる。
【００３５】
同様に、三段目のレジスタ回路３１は、図７に示されるように、クロックＣＬＫ３がＨの期間にゲートパルスＧ３を出力する。クロックＣＬＫ３は、そのＨからＬへの立下りタイミングを、図７に示されるように、駆動対象の走査線５の表示素子６に書き込むソースパルス（Ｓ３，Ｓ７，Ｓ１１，・・・）の有効期間内に設定する。一方、クロックＣＬＫ３のＬからＨへの立上りタイミングは、図７に示されるように、該ソースパルスの供給開始時期の手前（図７の例ではソースパルス幅の一つ分手前）に設定する。
【００３６】
上述したように本実施形態によれば、表示素子に書き込むソースパルスの供給開始時期の手前から当該表示素子が駆動開始されるので、表示素子に対してソースパルスを書き込む時間に余裕を持たせることができ、アクティブマトリクス型の液晶パネルを高速に表示駆動することができる。これにより、液晶表示装置の大画素化のために走査線数を増やし、液晶パネルを高速で表示駆動する場合にソースパルス幅が減少したとしても、問題なくソースパルスを表示素子に保持することが可能となるので、充分な表示性能を確保することができる。
【００３７】
また、安価な製造プロセスとして注目されているアモルファスシリコン（ａ−Ｓｉ）を適用する液晶表示装置の対象が広がる。
【００３８】
なお、本実施形態の応用例として、図８に示されるようにインターレース駆動を行うことが可能である。図８においては、奇数番目の走査線５を駆動する第１ゲートドライバ９により奇数フィールドの表示駆動が完了してから、偶数番目の走査線５を駆動する第２ゲートドライバ１０の表示駆動を開始させる。そして、この第２ゲートドライバ１０により偶数フィールドの表示駆動が完了してから、第１ゲートドライバ９により次の奇数フィールドの表示駆動を開始させる。つまり、第１ゲートドライバ９にエンドパルスＥＰ１が入力されてから、第２ゲートドライバ１０にスタートパルスＳＰ２を入力する。そして、第２ゲートドライバ１０にエンドパルスＥＰ１が入力されてから、第１ゲートドライバ９にスタートパルスＳＰ１を入力する。
【００３９】
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係る液晶表示装置１の構成を示すブロック図である。
【図２】ａ−ＳｉのＴＦＴから成るスイッチング素子の断面を示す構造図である。
【図３】図２と同一の工程で形成される容量素子の断面を示す構造図である。
【図４】図１に示す液晶表示装置１のうち、各ゲートドライバ９，１０と表示領域４の走査線５の構成を示すブロック図である。
【図５】図４に示すレジスタ回路３１の内部構成を示す図である。
【図６】図５に示すレジスタ回路３１の動作のタイミングチャートである。
【図７】図４に示す第１及び第２のゲートドライバ９，１０が表示駆動する動作のタイミングチャートである。
【図８】図８は、図４に示す第１及び第２のゲートドライバ９，１０が表示駆動する他の実施例に係る動作のタイミングチャートである。
【符号の説明】
【００４１】
１…液晶表示装置、２…ＴＦＴアレイ基板、４…表示領域、５…走査線、６…信号線、７…ＴＦＴ、８…表示領域、９…第１ゲートドライバ、１０…第２ゲートドライバ、１１…第１信号供給線、１２…第２信号供給線、１３…クッロク発生回路、１４…ソースドライバ、３１…レジスタ回路。
【図１】
2006106394.tif 000003
【図２】
2006106394.tif 000004
【図３】
2006106394.tif 000005
【図４】
2006106394.tif 000006
【図５】
2006106394.tif 000007
【図６】
2006106394.tif 000008
【図７】
2006106394.tif 000009
【図８】
2006106394.tif 000010