(57)【要約】【課題】  不揮発記憶保持用途の電界効果トランジスタと、論理演算用途の電界効果トランジスタの製造工程を別々に設けることなく前記２用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるようにする。【解決手段】  ゲート絶縁構造体12に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタで半導体集積回路のメモリ回路とロジック回路の両方を構成し、ゲート絶縁構造体に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタのゲート-基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える。【選択図】  図４
2006303293.tif 000002
【特許請求の範囲】
【請求項１】
基板領域上にゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する、ゲート・基板領域間電圧−ドレイン電流特性が非ヒステリス特性ないし疑似非ヒステリス特性である第１動作状態と、ゲート・基板領域間電圧−ドレイン電流特性がヒステリス特性である第２動作状態とを取ることが可能な電界効果トランジスタを備え、前記電界効果トランジスタを前記第１動作状態と前記第２動作状態とに切り換えて動作させることを特徴とする半導体集積回路。
【請求項２】
前記電界効果トランジスタは、論理演算回路の要素としての動作と不揮発素子としての動作が可能であり、論理演算回路の要素としての動作から不揮発素子としての動作に移行する際には、該電界効果トランジスタはその移行する直前の論理状態を記憶し、不揮発素子としての動作から論理演算回路の要素としての動作に復帰する際には、該電界効果トランジスタはその記憶内容を保持した状態で復帰することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
基板領域上にゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する、ゲート・基板領域間電圧−ドレイン電流特性が非ヒステリス特性ないし疑似非ヒステリス特性である第１動作状態と、ゲート・基板領域間電圧−ドレイン電流特性がヒステリス特性である第２動作状態とを取ることが可能な電界効果トランジスタを複数個有し、前記電界効果トランジスタの内第１群に属するトランジスタは前記第１動作状態で動作し、前記電界効果トランジスタの内第２群に属するトランジスタは前記第２動作状態で動作することを特徴とする半導体集積回路。
【請求項４】
ｎ型ソース領域と、ｎ型ドレイン領域と、ｐ型基板領域の上に、ゲート絶縁構造体およびゲート導体がこの順に積層され、
前記ｎ型ソース領域に対する前記ｎ型ドレイン領域の電位であるドレイン−ソース間電位差に正の電圧を与えて前記ｎ型ドレイン領域に接続された外部導体から前記ｎ型ドレイン領域に流れ込む電流すなわちドレイン電流の絶対値の、前記ｐ型基板領域に対する前記ゲート導体の電位であるゲート−ｐ型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、前記ドレイン電流の絶対値を縦軸にとり、かつ、前記ゲート−ｐ型基板領域間電位差電圧を横軸にとった場合に、
前記ゲート−ｐ型基板領域間電位差電圧が第1電圧と第2電圧の間にあっては、第2電圧を与えた時のドレイン電流の絶対値が第1電圧を与えた時のドレイン電流の絶対値より大きいすなわちドレイン−ソース間抵抗が小さく、前記ゲート−ｐ型基板領域間電位差電圧を第1電圧から第2電圧に増加させたときのグラフ曲線と第2電圧から第1電圧まで減少させたときのグラフ曲線が一致する第１非ヒステリシス曲線を描くか、あるいは、近似しているが一致しない第1ヒステリシス（疑似非ヒステリシス）曲線を描き、
前記ゲート−ｐ型基板領域間電位差電圧が第3電圧と第4電圧の間にあっては、前記ゲート−ｐ型基板領域間電位差電圧を第3電圧から第4電圧に増加させたときのグラフ曲線と第4電圧から第3電圧まで減少させたときのグラフ曲線が一致しない第2ヒステリシス曲線を描く電気的特性を有するｎチャネル型電界効果トランジスタと、
ｐ型ソース領域と、ｐ型ドレイン領域と、ｎ型基板領域の上に、ゲート絶縁構造体およびゲート導体がこの順に積層され、
前記ｐ型ソース領域に対する前記ｐ型ドレイン領域の電位であるドレイン−ソース間電位差に負の電圧を与えて前記ｐ型ドレイン領域に接続された外部導体から前記ｐ型ドレイン領域に流れ込む電流すなわちドレイン電流の絶対値の、前記ｎ型基板領域に対する前記ゲート導体の電位であるゲート−ｎ型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、前記ドレイン電流の絶対値を縦軸にとり、かつ、前記ゲート−ｎ型基板領域間電位差電圧を横軸にとった場合に、
前記ゲート−ｎ型基板領域間電位差電圧が第5電圧と第6電圧の間にあっては、第5電圧を与えた時のドレイン電流の絶対値が第6電圧を与えた時のドレイン電流の絶対値より大きいすなわちドレイン−ソース間抵抗が小さく、前記ゲート−ｎ型基板領域間電位差電圧を第5電圧から第6電圧に増加させたときのグラフ曲線と第6電圧から第5電圧まで減少させたときのグラフ曲線が一致する第2非ヒステリシス曲線を描くか、あるいは、近似しているが一致しない第3ヒステリシス（疑似非ヒステリシス）曲線を描き、
前記ゲート−ｎ型基板領域間電位差電圧が第7電圧と第8電圧の間にあっては、前記ゲート−ｎ型基板領域間電位差電圧を第7電圧から第8電圧に増加させたときのグラフ曲線と第8電圧から第7電圧まで減少させたときのグラフ曲線が一致しない第4ヒステリシス曲線を描く電気的特性を有するｐチャネル型電界効果トランジスタと、の内
前記ｎチャネル型電界効果トランジスタが含まれる場合には、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線と、前記第2ヒステリシス曲線の、両方の特性を利用し、前記ｐチャネル型電界効果トランジスタが含まれる場合には、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線と、前記第4ヒステリシス曲線の、両方の特性を利用することを特徴とする半導体集積回路。
【請求項５】
前記ｎチャネル型電界効果トランジスタが、前記ドレイン電流の絶対値を縦軸とし、かつ、前記ゲート−ｐ型基板領域間電位差電圧を横軸とするグラフにおいて、前記ゲート−ｐ型基板領域間電位差電圧を第１電圧と同じであるかまたはより小さい第３電圧から、第２電圧と同じであるかまたはより大きい第４電圧に増加させた場合には（但し、第３電圧が第１電圧に等しく、かつ、第４電圧が第２電圧に等しい場合を除く）、前記第１電圧と前記第２電圧の間で、前記第１非ヒステリシス曲線または前記第1ヒステリシス曲線よりも下に位置する曲線を描き、前記ゲート−ｐ型基板領域間電位差電圧を前記第４電圧から前記第３電圧まで減少させた場合には、前記第１電圧と前記第２電圧の間で、前記第１非ヒステリシス曲線または第1ヒステリシス曲線よりも上に位置する曲線を描き、前記第３電圧と前記第４電圧の間で第2ヒステリシス曲線を描く電気的特性を有することを特徴とし、
また、前記ｐチャネル型電界効果トランジスタが、前記ドレイン電流の絶対値を縦軸とし、かつ、前記ゲート−ｎ基板領域間電位差電圧を横軸とするグラフにおいて、前記ゲート−ｎ基板領域間電位差電圧を第5電圧と同じであるかまたはより小さい第7電圧から、第6電圧と同じであるかまたはより大きい第8電圧に増加させた場合には（但し、第７電圧が第５電圧に等しく、かつ、第８電圧が第６電圧に等しい場合を除く）、前記第5電圧と前記第6電圧の間で、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線よりも上に位置する曲線を描き、前記ゲート−ｎ型基板領域間電位差電圧を前記第8電圧から前記第7電圧まで減少させた場合には、前記第5電圧と前記第6電圧の間で、前記第２非ヒステリシス曲線または第3ヒステリシス曲線よりも下に位置する曲線を描き、前記第7電圧と前記第8電圧の間で第4ヒステリシス曲線を描く電気的特性を有することを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記ｎチャネル型電界効果トランジスタまたは前記ｐチャネル型電界効果トランジスタを非ヒステリシス曲線または疑似非ヒステリシス曲線を描く電界効果トランジスタとして利用する制御トランジスタとして用い、別の前記ｎチャネル型電界効果トランジスタまたは前記ｐチャネル型電界効果トランジスタをヒステリシス曲線を描く電界効果トランジスタとして利用するメモリトランジスタとして用い、
前記制御トランジスタのドレイン端子を前記メモリトランジスタのゲート端子に接続した回路を1回路単位として、該回路単位を縦横に規則的に並べたメモリセルアレイを有することを特徴とする請求項４または５に記載の半導体集積回路。
【請求項７】
前記ｎチャネル型電界効果トランジスタ、および／または、前記ｐチャネル型電界効果トランジスタを含み、電界効果トランジスタが論理演算動作、記憶書込み動作および記憶保持動作を行うトランジスタであって、
前記ｎチャネル型電界効果トランジスタを含む場合には、
論理演算時間帯にあっては、時間とともに該ｎチャネル型電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧が第１電圧と第２電圧の間の適宜低電圧状態あるいは高電圧状態を取るのに応じてドレイン−ソース間抵抗は高抵抗状態と低抵抗状態を取り、該高抵抗状態の場合には前記ｎチャネル型電界効果トランジスタはオフ状態と見なされ、該低抵抗状態の場合には前記ｎチャネル型電界効果トランジスタはオン状態であって、かつ、ソース電位の高低に従ったドレイン電位の高低を決定し、
記憶書込み動作時にあっては、前記ゲート−ｐ型基板領域間電位差電圧が記憶書込み動作開始直前に前記第2電圧である場合には、さらに該ゲート−ｐ型基板領域間電位差電圧を前記第2電圧から前記第４電圧へ変化させ、前記ゲート−ｐ型基板領域間電位差電圧が記憶書込み動作開始直前に第1電圧である場合には、さらに該ゲート−ｐ型基板領域間電位差電圧を第1電圧から第３電圧へ変化させて記憶書込みを行った後、該ゲート−ｐ型基板領域間電位差電圧を第3電圧と第4電圧の間の適切な固定電圧値である第９電圧に設定すると共に、前記ソース電位を零または零に近い値もしくは開放にし、
記憶保持時間帯にあっては、前記ゲート−ｐ型基板領域間電位差電圧を前記第９電圧に保ち、かつ、前記ソース電位を零または零に近い値もしくは開放のまま保つことによって、記憶書込み動作直前の前記ドレイン−ソース間抵抗状態の高低をデジタル的に２値として記憶し、
論理演算再開時には、前記ソース電位を記憶書込み動作開始直前の論理演算時間帯における値に戻すことによって、記憶保持時間帯に記憶されていた前記ドレイン−ソース間抵抗が低ければ、すなわち前記ｎチャネル型電界効果トランジスタにオン状態が記憶されていれば論理演算再開時に復元された前記ソース電位の高低に従ったドレイン電位の高低が再現され、記憶保持時間帯に記憶されていた前記ドレイン−ソース間抵抗が高ければ、すなわち前記ｎチャネル型電界効果トランジスタにオフ状態が記憶されていれば引き続き前記ｎチャネル型電界効果トランジスタのオフ状態が継続されることにより、前記ｎチャネル型電界効果トランジスタのオン・オフいずれの場合にも記憶書込み動作直前のドレイン電位が再現されて該ドレイン電位が次段のなんらかのトランジスタのゲート-基板領域間電位差電圧を与えることにより、これを初期状態として論理演算を再開し、
前記ｐチャネル型電界効果トランジスタを含む場合には、
論理演算時間帯にあっては、時間とともに該ｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧が第5電圧と第6電圧の間の適宜低電圧状態あるいは高電圧状態を取るのに応じてドレイン−ソース間抵抗は低抵抗状態と高抵抗状態を取り、該低抵抗状態の場合には前記ｐチャネル型電界効果トランジスタはオン状態であって、かつ、ソース電位の高低に従ったドレイン電位の高低を決定し、該高抵抗状態の場合には前記ｐチャネル型電界効果トランジスタはオフ状態と見なされ、
記憶書込み動作時にあっては、前記ゲート−ｎ型基板領域間電位差電圧が記憶書込み動作開始直前に前記第5電圧である場合には、さらに該ゲート−ｎ型基板領域間電位差電圧を前記第5電圧から前記第7電圧へ変化させ、前記ゲート−ｎ型基板領域間電位差電圧が記憶書込み動作開始直前に第6電圧である場合には、さらに該ゲート−ｎ型基板領域間電位差電圧を第6電圧から第8電圧へ変化させて記憶書込みを行った後、該ゲート−ｐ型基板領域間電位差電圧を第7電圧と第8電圧の間の適切な固定電圧値である第10電圧に設定すると共に、前記ソース電位を零または零に近い値もしくは開放にし、
記憶保持時間帯にあっては、前記ゲート−ｎ型基板領域間電位差電圧を前記第10電圧に保ち、かつ、前記ソース電位を零または零に近い値もしくは開放のまま保つことによって、記憶書込み動作直前の前記ドレイン−ソース間抵抗状態の高低をデジタル的に２値として記憶し、
論理演算再開時には、前記ソース電位を記憶書込み動作開始直前の論理演算時間帯における値に戻すことによって、記憶保持時間帯に記憶されていた前記ドレイン−ソース間抵抗が低ければ、すなわち前記ｐチャネル型電界効果トランジスタにオン状態が記憶されていれば論理演算再開時に復元された前記ソース電位の高低に従ったドレイン電位の高低が再現され、記憶保持時間帯に記憶されていた前記ドレイン−ソース間抵抗が高ければ、すなわち前記ｐチャネル型電界効果トランジスタにオフ状態が記憶されていれば引き続き前記ｐチャネル型電界効果トランジスタのオフ状態が継続されることにより、前記ｐチャネル型電界効果トランジスタのオン・オフいずれの場合にも記憶書込み動作直前のドレイン電位が再現されて該ドレイン電位が次段のなんらかのトランジスタのゲート-基板領域間電位差電圧を与えることにより、これを初期状態として論理演算を再開することを特徴とする請求項４または５に記載の半導体集積回路。
【請求項８】
複数の前記ｎチャネル型電界効果トランジスタまたは複数の前記ｐチャネル型電界効果トランジスタを含み、
前記ｎチャネル型電界効果トランジスタを含む場合には、該ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線と、前記第2ヒステリシス曲線の、両方の特性を利用し、
前記ｐチャネル型電界効果トランジスタを含む場合には、該ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線と、前記第4ヒステリシス曲線の、両方の特性を利用することを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記ｎチャネル型電界効果トランジスタを２つ以上含み、該ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが前記第2ヒステリシス曲線の特性を利用することを特徴とする請求項７に記載の半導体集積回路。
【請求項１０】
前記ｐチャネル型電界効果トランジスタを２つ以上含み、該ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが前記第4ヒステリシス曲線の特性を利用することを特徴とする請求項７に記載の半導体集積回路。
【請求項１１】
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの両方の電界効果トランジスタをそれぞれ複数個含み、前記ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが前記第1非ヒステリシス曲線または前記第1ヒステリシス曲線の特性を利用し、前記ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが前記第4ヒステリシス曲線の特性を利用することを特徴とする請求項７に記載の半導体集積回路。
【請求項１２】
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの両方の電界効果トランジスタをそれぞれ複数個含み、前記ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが前記第2ヒステリシス曲線の特性を利用し、前記ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線の特性を利用することを特徴とする請求項７に記載の半導体集積回路。
【請求項１３】
複数の前記ｎチャネル型電界効果トランジスタまたは複数の前記ｐチャネル型電界効果トランジスタを含み、
前記ｎチャネル型電界効果トランジスタを含む場合には、該ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの前記ゲート−ｐ型基板領域間電位差電圧を、前記第1電圧から第2電圧の範囲のみで変化させて前記第１非ヒステリシス曲線または前記第1ヒステリシス曲線の特性のみを利用し、
前記ｐチャネル型電界効果トランジスタを含む場合には、該ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの前記ゲート−ｎ型基板領域間電位差電圧を、前記第5電圧から第6電圧の範囲のみで変化させて前記第2非ヒステリシス曲線または前記第3ヒステリシス曲線の特性のみを利用することを特徴とする請求項７に記載の半導体集積回路。
【請求項１４】
複数の前記ｎチャネル型電界効果トランジスタまたは複数の前記ｐチャネル型電界効果トランジスタを含み、
前記ｎチャネル型電界効果トランジスタを含む場合には、該ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの前記ゲート−ｐ型基板領域間電位差電圧を、前記第３電圧から第４電圧の範囲のみで変化させて前記第2ヒステリシス曲線の特性のみを利用し、
前記ｐチャネル型電界効果トランジスタを含む場合には、該ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの前記ゲート−ｎ型基板領域間電位差電圧を、前記第７電圧から第８電圧の範囲のみで変化させて前記第4ヒステリシス曲線の特性のみを利用することを特徴とする請求項７に記載の半導体集積回路。
【請求項１５】
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの両方の電界効果トランジスタをそれぞれ複数個含み、
該ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタと該ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの、ドレイン端子同士を接続し、かつ、ゲート端子同士を接続した、相補型回路要素を含むことを特徴とする請求項７に記載の半導体集積回路。
【請求項１６】
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの両方の電界効果トランジスタをそれぞれ複数個含み、
少なくとも一つの前記ｎチャネル型電界効果トランジスタが前記第１非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の両方を利用し、
少なくとも一つの前記ｐチャネル型電界効果トランジスタが前記第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の両方を利用し、
論理演算時間帯においても記憶保持時間帯においても前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタのうちどちらか一方の電界効果トランジスタの前記ドレイン−ソース間抵抗が高抵抗状態にあれば他方の電界効果トランジスタの前記ドレイン−ソース間抵抗が低抵抗状態にある相補型回路要素を含むことを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
NOT、または、NAND、または、NORの論理演算、またはそれらを組み合わせた複合論理演算を行うことを特徴とする請求項１５に記載の半導体集積回路。
【請求項１８】
複数の前記ｎチャネル型電界効果トランジスタまたは複数の前記ｐチャネル型電界効果トランジスタを含み、
制御端子の状態によって入力端子と出力端子の導通状態と非導通状態を選択できるスイッチ回路要素を少なくとも一つと、2端子の抵抗要素を少なくとも一つ有し、
前記ｎチャネル型電界効果トランジスタを含む場合には、前記ｎチャネル型電界効果トランジスタのゲート端子に前記抵抗要素の一方の端子と前記スイッチ回路要素の出力端子を接続し、前記抵抗要素の他方の端子の電位と前記スイッチ回路要素の制御端子の状態と該スイッチ回路の入力端子の電位の状態に応じて、
論理演算時間帯には、前記ｎチャネル型電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択し、
記憶書込み動作時にあっては、前記ｎチャネル型電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧が高電圧状態であればさらに上げ、あるいは前記ゲート−ｐ型基板領域間電位差電圧が低電圧状態であればさらに下げることを特徴とし、
前記ｐチャネル型電界効果トランジスタを含む場合には、前記ｐチャネル型電界効果トランジスタのゲート端子に前記抵抗要素の一方の端子と前記スイッチ回路要素の出力端子を接続し、前記抵抗要素の他方の端子の電位と前記スイッチ回路要素の制御端子の状態と該スイッチ回路の入力端子の電位の状態に応じて、
論理演算時間帯には、前記ｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択し、
記憶書込み動作時にあっては、前記ｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧が高電圧状態であればさらに上げ、あるいは前記ゲート−ｎ型基板領域間電位差電圧が低電圧状態であればさらに下げることを特徴とする請求項７に記載の半導体集積回路。
【請求項１９】
複数の前記ｎチャネル型電界効果トランジスタまたは複数の前記ｐチャネル型電界効果トランジスタを含み、
一方のスイッチ回路要素が導通状態であれば他方のスイッチ回路要素が非導通状態であるような少なくとも２つのスイッチ回路要素を有し、
前記ｎチャネル型電界効果トランジスタを含む場合には、前記ｎチャネル型電界効果トランジスタのゲート端子に前記２つのスイッチ回路要素の出力端子を接続し、前記２つのスイッチ回路要素の制御端子の状態と入力端子の電位に応じて、
論理演算時間帯には、前記ｎチャネル型電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択し、
記憶書込み動作時にあっては、前記ｎチャネル型電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧が高電圧状態であればさらに上げ、あるいは前記ゲート−ｐ型基板領域間電位差電圧が低電圧状態であればさらに下げることを特徴とし、
前記ｐチャネル型電界効果トランジスタを含む場合には、前記ｐチャネル型電界効果トランジスタのゲート端子に前記２つのスイッチ回路要素の出力端子を接続し、前記２つのスイッチ回路要素の制御端子の状態と入力端子の電位に応じて、
論理演算時間帯には、前記ｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択し、
記憶書込み動作時にあっては、前記ｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧が高電圧状態であればさらに上げ、あるいは前記ゲート−ｎ型基板領域間電位差電圧が低電圧状態であればさらに下げることを特徴とする請求項７に記載の半導体集積回路。
【請求項２０】
前記スイッチ回路要素が前記ｎチャネル型電界効果トランジスタあるいは前記ｐチャネル型電界効果トランジスタを含み、これらの電界効果トランジスタが非ヒステリシス曲線または疑似非ヒステリシス曲線を描く電界効果トランジスタとして利用されていることを特徴とする請求項１８または１９に記載の半導体集積回路。
【請求項２１】
ゲート絶縁構造体が強誘電体を含むことを特徴とする請求項１から２０のいずれかに記載の半導体集積回路。
【請求項２２】
ゲート絶縁構造体がｐまたはｎ型基板領域上に積層する絶縁体層とその絶縁体上に積層する強誘電体層の２層構造を含むことを特徴とする請求項２１に記載の半導体集積回路。
【請求項２３】
ゲート絶縁構造体が層中あるいは界面にトラップ電荷を捕捉し保持できる絶縁体層を含むことを特徴とする請求項１から２０のいずれかに記載の半導体集積回路。
【請求項２４】
ゲート絶縁構造体が電荷を捕捉し保持できる導体層を含むことを特徴とする請求項１から２０のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に係り、特にゲート絶縁構造体に強誘電体膜や電荷保持層を有する電界効果トランジスタ、すなわちゲート絶縁構造体に記憶保持機能を有する電界効果トランジスタを含み、該電界効果トランジスタの非ヒステリシス特性とヒステリシス特性の両方を利用する半導体集積回路に関するものである。
【背景技術】
【０００２】
ゲート絶縁構造体に記憶保持層を有する電界効果トランジスタとゲート絶縁構造体に記憶保持層を有しない電界効果トランジスタとを同一基板上に混載した半導体集積回路としては以下のものが挙げられる。
第１の従来例として、記憶保持層をゲート絶縁構造体に含まず記憶保持機能を持たない電界効果トランジスタを制御トランジスタとして用い、強誘電体層を含む記憶保持層をゲート絶縁構造体に有する電界効果トランジスタを不揮発メモリトランジスタとして用い、前記メモリトランジスタを縦横に規則的に多数並べるアレイ構造を特徴とした不揮発メモリアレイ回路が提案されている（例えば、特許文献１参照）。
また、第２の従来例として、記憶保持層をゲート絶縁構造体に含まず記憶保持機能を持たない電界効果トランジスタをアレイ状に配置し、強誘電体層を含む記憶保持層をゲート絶縁構造体に有する電界効果トランジスタを選択トランジスタとして有し、前記記憶保持機能を持たない電界効果トランジスタの一部を、前記記憶保持層をゲート絶縁構造体に有する電界効果トランジスタで選択して互いに接続して論理回路を構成し、その接続情報を不揮発記憶するプログラム可能な不揮発ロジックアレイ回路が知られている（例えば、特許文献２参照）。
また、第３の従来例として、記憶保持層をゲート絶縁構造体に有する電界効果トランジスタでラッチ回路を構成し、記憶保持層をゲート絶縁構造体に含まず記憶保持機能を持たない電界効果トランジスタで構成された論理演算回路の中で発生する演算結果を前記ラッチ回路に記憶させる不揮発ロジック回路が提案されている（例えば、特許文献３参照）。
【特許文献１】特開２００１−２２９６８５号公報
【特許文献２】特開平０９−１０７０４１号公報
【特許文献３】特開２０００−０７７９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した不揮発メモリアレイ回路、プログラム可能な不揮発ロジックアレイ回路、および、不揮発ロジック回路では、従来、シリコンやシリコン酸化物およびシリコン窒化物のみで作製される記憶保持機能を持たない電界効果トランジスタの他に、ビスマスや鉛などの特殊な材料をゲート絶縁構造体材料に含み、かつ、前記記憶保持機能を持たない電界効果トランジスタとは異なる製造工程を要する、不揮発記憶保持機能を持つ電界効果トランジスタも使用していた。
従って、記憶回路用途に用いる不揮発記憶保持機能を持つ電界効果トランジスタと、論理演算回路用途に用いる記憶保持機能を持たない電界効果トランジスタの、ゲート絶縁構造体材料と製造工程の異なる少なくとも２種類の電界効果トランジスタを同一半導体基板上に作製するためには、同一の種類の電界効果トランジスタを同一半導体基板上に作製する場合よりも製造工程数が大幅に増加するという問題があった。
また、上記の少なくとも2種類の電界効果トランジスタを同一半導体基板上に作製するためには、前述の特殊な材料のシリコンやシリコン酸化物およびシリコン窒化物への拡散汚染による歩留まり低下の懸念があった。
また、上記の拡散汚染による歩留まり低下を抑制するため、互いに異なる種類の電界効果トランジスタ間の半導体基板上の配置間隔は、同一の種類の電界効果トランジスタ間の導体基板上の配置間隔よりも広くとる必要があり、レイアウト面積の増大という問題があった。
さらに、少なくとも2種類の電界効果トランジスタを同一半導体基板上に配置した場合に半導体基板上のレイアウト面積の増大を抑えるため、不揮発記憶保持機能を持つ電界効果トランジスタ同士を一箇所またはあらかじめ限定された数箇所の領域に集めて不揮発記憶保持機能を持つ電界効果トランジスタの各々が選択できるように配線したメモリ回路領域を構成し、メモリ回路領域以外の離れた場所に集めて配置された記憶保持機能を持たない電界効果トランジスタで構成されたロジック回路領域へは配線を延長または交差させて接続するレイアウトによって、回路全体として記憶機能と論理演算機能を併せ持つ所望の回路を実現していたため、メモリ回路とロジック回路間の配線引き回しによるレイアウト面積の増大という問題があった。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第1に、不揮発記憶保持機能を持つ電界効果トランジスタを有する半導体集積回路を製造工程数の増加を伴うことなく製造できるようにすることであり、第２に、材料拡散汚染による歩留まり低下を抑制することであり、第３に、レイアウト面積を増大させることなく不揮発記憶保持機能を持つ電界効果トランジスタを有する半導体集積回路を製造できるようにすることである。
【課題を解決するための手段】
【０００４】
上記の目的を達成するため、本発明によれば、基板領域上にゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する、ゲート・基板領域間電圧−ドレイン電流特性が非ヒステリス特性ないし疑似非ヒステリス特性である第１動作状態と、ゲート基板領域間電圧−ドレイン電流特性がヒステリス特性である第２動作状態とが可能な電界効果トランジスタを備え、前記電界効果トランジスタを前記第１動作状態と前記第２動作状態とに切り換えて動作させることを特徴とする半導体集積回路、が提供される。
【０００５】
また、上記の目的を達成するため、本発明によれば、基板領域上にゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する、ゲート・基板領域間電圧−ドレイン電流特性が非ヒステリス特性ないし疑似非ヒステリス特性である第１動作状態と、ゲート・基板領域間電圧−ドレイン電流特性がヒステリス特性である第２動作状態とが可能な電界効果トランジスタを複数個有し、前記電界効果トランジスタの内第１群に属するトランジスタは前記第１動作状態で動作し、前記電界効果トランジスタの内第２群に属するトランジスタは前記第２動作状態で動作することを特徴とする半導体集積回路、が提供される。
【発明の効果】
【０００６】
本発明によれば、不揮発記憶保持用途の電界効果トランジスタと論理演算用途ないし制御用途の電界効果トランジスタの製造工程を別々に行う必要がなく、不揮発記憶保持用途の電界効果トランジスタと論理演算用途ないし制御用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるので、製造工程が短縮され簡素化される。しかも、製造材料拡散汚染問題が解決するので、歩留まりの向上を期待することができる。また、互いに異なる種類の電界効果トランジスタ間の半導体基板上の配置間隔確保のためのレイアウト面積増大とメモリ回路とロジック回路間の配線引き回しによるレイアウト面積増大の問題を回避することが可能となる。
【発明を実施するための最良の形態】
【０００７】
次に、本発明の好ましい実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態の半導体集積回路を示すブロック図である。本実施の形態の半導体集積回路２００には、論理演算を行う論理回路部２０１と、揮発性であるがリフレッシュが必要でないＳＲＡＭが形成されたＳＲＡＭ部２０２と、揮発性でかつリフレッシュが必要なＤＲＡＭが形成されたＤＲＡＭ部２０３と、不揮発メモリが形成されたＮＶＲＡＭ部２０４とが搭載されている。これらの回路部２０１〜２０４を構成するトランジスタは、図４、図６を参照して後に説明されるｎチャネル電界効果トランジスタあるいはｐチャネル電界効果トランジスタである。これらのトランジスタは、ゲート絶縁構造体に強誘電体膜などを持つことにより記憶保持機能を有しており、ゲート電圧−ドレイン電流特性がヒステリシス曲線を描く。しかし、ゲート−基板領域間の電圧が一定範囲内にある場合には、ヒステリシス曲線を描かない（非ヒステリシス曲線）かあるいは描いてもゲート電圧の上昇時と下降時での電流差の小さいヒステリシス曲線（疑似非ヒステリシス曲線）を描く。本実施の形態において、論理回路部２０１、ＳＲＡＭ部２０２およびＤＲＡＭ部２０３において用いられるトランジスタは、非ヒステリシス曲線ないし疑似非ヒステリシス曲線の特性を利用する。従って、論理回路部２０１、ＳＲＡＭ部２０２およびＤＲＡＭ部２０３は通常のＭＯＳ型トランジスタを用いた回路と同様の回路構成を採り、同様の回路動作を行う。
一方、ＮＶＲＡＭ部２０４において記憶保持動作を行うトランジスタでは、ヒステリシス曲線を描く特性が利用される。ＮＶＲＡＭ部２０４は、例えば後に図１３、図１４を参照して説明される構成のメモリセルを縦横に規則的に配列したものである。
以上のように、本実施の形態は、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、ヒステリシス曲線を描く特性のみを利用するトランジスタとが混載されたものである。
【０００８】
図２は、本発明の第２の実施の形態の半導体集積回路を示すブロック図である。本実施の形態の半導体集積回路３００には、論理演算を行う論理回路部３０１のみが搭載されている。そして、論理回路部３０１は先の実施の形態にある記憶保持機能を有するトランジスタを含み、この記憶保持機能を有するトランジスタのゲート電圧−ドレイン電流特性は先の実施の形態の場合と同じくヒステリシス曲線を描く。論理回路部３０１は、その動作モードとして、論理演算モードと、記憶書込みモードと、記憶保持モードにおいて動作する。論理演算モードにおいては、論理回路部３０１に属する記憶保持機能を有するトランジスタは、非ヒステリシス曲線ないし疑似非ヒステリシス曲線の特性において用いられる。記憶書込みモードでは、論理回路部３０１に属し記憶保持機能を有するトランジスタの一部またはすべては、ヒステリシス曲線の特性において用いられ記憶書込みモードに移行する直前の論理状態を記憶する。そして、記憶保持モードにおいては、論理状態を記憶したトランジスタはその内容を保持する。論理演算モードに復帰する場合には、論理状態を記憶したトランジスタはその記憶内容保持した状態で論理演算モードに移行し、通常の論理演算モードに復帰する。
本実施の形態においては、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性とヒステリシス曲線を描く特性の両方を利用するトランジスタとが混載される。
【０００９】
図３は、本発明の第３の実施の形態の半導体集積回路を示すブロック図である。本実施の形態の半導体集積回路４００には、論理演算を行う論理回路部４０１と、揮発性メモリのＳＲＡＭが形成されたＳＲＡＭ部４０２と、同じく揮発性のメモリであるＤＲＡＭが形成されたＤＲＡＭ部４０３と、不揮発メモリが形成されたＮＶＲＡＭ部４０４とが搭載されている。これらの回路部４０１〜４０４を構成するトランジスタは、先の実施の形態の場合と同様に、ゲート絶縁構造体に強誘電体膜などを持つことにより記憶保持機能を有するｎチャネル電界効果トランジスタあるいはｐチャネル電界効果トランジスタである。
本実施の形態の回路において、論理回路部４０１は、第２の実施の形態の論理回路部３０１と同様の動作を行い、その他のＳＲＡＭ部４０２と、ＤＲＡＭ部４０３と、ＮＶＲＡＭ部４０４は、第１の実施の形態の対応回路と同様の動作を行う。従って、本実施の形態においては、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、ヒステリシス曲線を描く特性のみを利用するトランジスタと、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性とヒステリシス曲線を描く特性の両方を利用するトランジスタとが混載される。
【００１０】
次に、本発明の半導体集積回路において用いられるトランジスタの特性について説明する。本発明の半導体集積回路において用いられる、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なｎチャネル型電界効果トランジスタは、図４(a)にその構造の一例を示すように、ｎ型ソース領域１３と、ｎ型ドレイン領域１４と、ｐ型半導体基板もしくは半導体基板のｐ型ウェル領域もしくはＳＯＩ基板の半導体層などのｐ型領域であるｐ型基板領域１５の上に、記憶保持層を含むゲート絶縁構造体１２およびゲート導体１１がこの順に積層されたものである。そして、等価回路図である図４（ｂ）に示されるように、ゲート導体１１はゲート端子１６に接続され、ｎ型ソース領域１３はソース端子１７に接続され、ｎ型ドレイン領域１４はドレイン端子１８に接続され、ｐ型基板領域１５はｐ型基板端子１９に接続されている。
ｎ型ソース領域１３に対するｎ型ドレイン領域１４の電位であるドレイン−ソース間電位差に正の電圧を与えてｎ型ドレイン領域に接続された外部導体からｎ型ドレイン領域１４に流れ込む電流すなわちドレイン電流の絶対値の、ｐ型基板領域１５に対するゲート導体１１の電位であるゲート−ｐ型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、ドレイン電流の絶対値を縦軸にとり、かつ、ゲート−ｐ型基板領域間電位差電圧を横軸にとった場合に、図５(a)、(b)にそのグラフ曲線の一例を示すように、ゲート−ｐ型基板領域間電位差電圧が第１電圧Ｖ１と第２電圧Ｖ２の間にあっては、第２電圧Ｖ２を与えた時のドレイン電流の絶対値が第１電圧Ｖ１を与えた時のドレイン電流の絶対値より大きく、すなわちドレイン−ソース間抵抗が小さく、ゲート−ｐ型基板領域間電位差電圧を第１電圧Ｖ１から第２電圧Ｖ２に増加させたときのグラフ曲線と第２電圧Ｖ２から第１電圧Ｖ１まで減少させたときのグラフ曲線が一致する第１非ヒステリシス曲線２１を描くか、あるいは、近似しているが一致しない第1ヒステリシス曲線２２を描く。そして、ゲート−ｐ型基板領域間電位差電圧が第３電圧Ｖ３と第４電圧Ｖ４の間にあっては、ゲート−ｐ型基板領域間電位差電圧を第３電圧Ｖ３から第４電圧Ｖ４に増加させたときのグラフ曲線と第４電圧Ｖ４から第３電圧Ｖ３まで減少させたときのグラフ曲線が一致しない第2ヒステリシス曲線２３を描く。
【００１１】
本発明の半導体集積回路において用いられる、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なｐチャネル型電界効果トランジスタは、図６(a)にその構造の一例を示すように、ｐ型ソース領域３３と、ｐ型ドレイン領域３４と、ｎ型半導体基板もしくは半導体基板のｎ型ウェル領域もしくはＳＯＩ基板の半導体層などのｎ型領域であるｎ型基板領域３５の上に、記憶保持層を含むゲート絶縁構造体３２およびゲート導体３１がこの順に積層されたものである。そして、等価回路図である図６（ｂ）に示されるように、ゲート導体３１はゲート端子３６に接続され、ｐ型ソース領域３３はソース端子３７に接続され、ｐ型ドレイン領域３４はドレイン端子３８に接続され、ｎ型基板領域３５はｎ型基板端子３９に接続されている。
ｐ型ソース領域３３に対するｐ型ドレイン領域３４の電位であるドレイン−ソース間電位差に負の電圧を与えてｐ型ドレイン領域に接続された外部導体からｐ型ドレイン領域３４に流れ込む電流すなわちドレイン電流の絶対値の、ｎ型基板領域３５に対するゲート導体３１の電位であるゲート−ｎ型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、ドレイン電流の絶対値を縦軸にとり、かつ、ゲート−ｎ型基板領域間電位差電圧を横軸にとった場合に、図７(a)、(b)にそのグラフ曲線の一例を示すように、ゲート−ｎ型基板領域間電位差電圧が第５電圧Ｖ５と第６電圧Ｖ６の間にあっては、第５電圧Ｖ５を与えた時のドレイン電流の絶対値が第６電圧Ｖ６を与えた時のドレイン電流の絶対値より大きく、すなわちドレイン−ソース間抵抗が小さく、ゲート−ｎ型基板領域間電位差電圧を第５電圧Ｖ５から第６電圧Ｖ６に増加させたときのグラフ曲線と第６電圧Ｖ６から第５電圧Ｖ５まで減少させたときのグラフ曲線が一致する第2非ヒステリシス曲線４１を描くか、あるいは、近似するが一致しない第3ヒステリシス曲線４２を描く。そして、ゲート−ｎ型基板領域間電位差電圧が第７電圧Ｖ７と第８電圧Ｖ８の間にあっては、ゲート−ｎ型基板領域間電位差電圧を第７電圧Ｖ７から第８電圧Ｖ８に増加させたときのグラフ曲線と第８電圧Ｖ８から第７電圧Ｖ７まで減少させたときのグラフ曲線が一致しない第4ヒステリシス曲線４３を描く。
【００１２】
本発明による半導体集積回路には、このような特性を有するｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタのいずれか一方または両方の電界効果トランジスタが含まれる。ｎチャネル型電界効果トランジスタが含まれる場合には、第1非ヒステリシス曲線２１または第1ヒステリシス曲線２２と、第2ヒステリシス曲線２３の、両方の特性を利用し、ｐチャネル型電界効果トランジスタが含まれる場合には、第2非ヒステリシス曲線４１または第3ヒステリシス曲線４２と、第4ヒステリシス曲線４３の、両方の特性を利用する。
以上のように、記憶保持層を含むゲート絶縁構造体を有するｎチャネル型またはｐチャネル型電界効果トランジスタのゲート−基板領域間に変動する電位差を与え、その電位差電圧値と変動振幅を制御することによって、ゲート−基板領域間電位差電圧を適当に小さい固定電圧にした後も、ゲート−基板領域間電位差電圧を変化させる直前の前記電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確に判別できる強い記憶状態と、ゲート−基板領域間電位差電圧を適当に小さい固定電圧にした後には、ゲート−基板領域間電位差電圧を変化させる直前の前記電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確には判別できない弱い記憶状態を、電気的に選択することができる。この弱い記憶状態には、その極限である非記憶状態が含まれる。
【００１３】
ｎチャネル型あるいはｐチャネル型電界効果トランジスタは、ゲート絶縁構造体１１、３１が層中あるいは界面にトラップ電荷を捕捉し保持できる絶縁体層を含むこともある。また、ゲート絶縁構造体が電荷を捕捉し保持できる導体層を含む場合も有り得る。これらの形態のように、ゲート絶縁構造体がゲート絶縁構造体外部から注入された電荷を補足することにより記憶保持機能をもつ場合においては、記憶保持可能な程度に大きい振幅のゲート−基板領域間電位差電圧の印加によって描かれる第２および第4ヒステリシス曲線のうち、例えば第2ヒステリシス曲線２３は、ゲート導体から該ゲート電極層直下のゲート絶縁構造体の内部あるいはゲート導体−ゲート絶縁構造体界面に電子が注入・放出される場合には反時計回りとなり、一方、基板領域からゲート絶縁構造体の内部あるいはゲート絶縁構造体−基板界面に電子が注入・放出される場合には時計回りとなるように、その周回する方向は注入される電荷の正負と注入される方向にも依存し必ずしも一様ではない。また、ゲート絶縁構造体への電荷注入によって、ｎチャネル型およびｐチャネル型の電界効果トランジスタの閾値電圧も変化するため、記憶保持機能を利用しない第１および第2非ヒステリシス曲線１１、４１あるいは第１および第3ヒステリシス曲線２２、４２は、それらの曲線の一部を第２および第4ヒステリシス曲線２３、４３と共有する場合もあるが、まったく重ならないこともあり得る。図５(a)、(b)および図７(a)、(b)には第１および第2非ヒステリシス曲線あるいは第１および第3ヒステリシス曲線が第２および第4ヒステリシス曲線とまったく重ならない場合のグラフ曲線の一例を示す。
【００１４】
また、本発明によって提供される半導体集積回路の一実施の形態では、ｎチャネル型電界効果トランジスタは、ドレイン電流の絶対値を縦軸とし、かつ、ゲート−ｐ型基板領域間電位差電圧を横軸とするグラフにおいて、図８(a)、(b)にそのグラフ曲線の一例を示すように、ゲート−ｐ型基板領域間電位差電圧を第１電圧Ｖ１と同じであるかまたはより小さい第３電圧Ｖ３から、第２電圧Ｖ２と同じであるかまたはより大きい第４電圧Ｖ４に増加させた場合には、第１電圧Ｖ１と第２電圧Ｖ２の間で、第１非ヒステリシス曲線２１または第1ヒステリシス曲線２２よりも下に位置する曲線を描き、ゲート−ｐ型基板領域間電位差電圧を第４電圧Ｖ４から第３電圧Ｖ３まで減少させた場合には、第１電圧Ｖ１と第２電圧Ｖ２の間で、第１非ヒステリシス曲線または第1ヒステリシス曲線よりも上に位置する曲線を描き、第３電圧Ｖ３と第４電圧Ｖ４の間で第2ヒステリシス曲線２３を描く電気的特性を有する。また、ｐチャネル型電界効果トランジスタが、ドレイン電流の絶対値を縦軸とし、かつ、ゲート−ｎ基板領域間電位差電圧を横軸とするグラフにおいて、図９(a)、(b)にそのグラフ曲線の一例を示すように、ゲート−ｎ基板領域間電位差電圧を第５電圧Ｖ５と同じであるかまたはより小さい第７電圧Ｖ７から、第６電圧Ｖ６と同じであるかまたはより大きい第８電圧Ｖ８に増加させた場合には、第５電圧Ｖ５と第６電圧Ｖ６の間で、第2非ヒステリシス曲線４１または第3ヒステリシス曲線４２よりも下に位置する曲線を描き、ゲート−ｎ型基板領域間電位差電圧を第８電圧Ｖ８から第７電圧Ｖ７まで減少させた場合には、第５電圧Ｖ５と第６電圧Ｖ６の間で、第2非ヒステリシス曲線４１または第3ヒステリシス曲線４２よりも上に位置する曲線を描き、第７電圧Ｖ７と第８電圧Ｖ８の間で第4ヒステリシス曲線４３を描く電気的特性を有する。
【００１５】
以上のように、記憶保持層を含むゲート絶縁構造体を有するｎチャネル型またはｐチャネル型電界効果トランジスタのゲート−基板領域間に変動する電位差を与え、その電位差電圧値と変動振幅を制御することによって、ゲート−基板領域間電位差電圧を適当に小さい固定電圧にした後も、ゲート−基板領域間電位差電圧を変化させる直前の電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確に判別できる強い記憶状態と、ゲート−基板領域間電位差電圧を適当に小さい固定電圧にした後には、ゲート−基板領域間電位差電圧を変化させる直前の前記電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確には判別できない弱い記憶状態を、電気的に選択することができる。この弱い記憶状態には、その極限である非記憶状態が含まれる。
【００１６】
また、ｎチャネル型電界効果トランジスタに弱い記憶状態を与える第1非ヒステリシス曲線２１または第1ヒステリシス曲線２２が、例えば図８(a)、(b)のように、強い記憶状態を与える第2ヒステリシス曲線２３の内側に含まれ、かつ、ｐチャネル型電界効果トランジスタに弱い記憶状態を与える第2非ヒステリシス曲線４１または第3ヒステリシス曲線４２が、例えば図９(a)、(b)のように、強い記憶状態を与える第4ヒステリシス曲線４３の内側に含まれることにより、特に、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを用いて相補型論理回路を構成した場合に、相補型論理回路のなかで相補型回路構成をとる任意の回路要素1段の出力の“１”と“０”が切り替わる閾値となる入力電圧の値が、強い記憶状態と弱い記憶状態とで等しく設定することができ、相補型論理回路の回路設計が容易になる。
【００１７】
ｎチャネル型あるいはｐチャネル型電界効果トランジスタは、ゲート絶縁構造体に強誘電体を含むことがある。強誘電体層１層構造の他、ゲート絶縁構造体が絶縁体層とその絶縁体上に積層する強誘電体層の２層、あるいは絶縁体層と導体層と強誘電体層を含む多層構造であることもある。
これらの形態のように、ゲート絶縁構造体が分極を保持する強誘電性により記憶保持機能をもつ場合においては、記憶保持可能な程度に大きい振幅のゲート−基板領域間電位差電圧の印加によって描かれる第２および第4ヒステリシス曲線の周回する方向は、第2ヒステリシス曲線では反時計回りとなり、第4ヒステリシス曲線では時計回りとなる。
また、ゲート絶縁構造体が分極を保持する強誘電性により記憶保持機能をもつ場合においては、記憶保持機能を利用しない第１および第2非ヒステリシス曲線あるいは第１および第3ヒステリシス曲線は、それらの曲線の一部を第２および第4ヒステリシス曲線と共有する場合もあるが、ｎチャネル型電界効果トランジスタの場合には、ゲート−ｐ基板領域間電位差電圧が、特に第１電圧Ｖ１と第２電圧Ｖ２の間では、図８(a)、 (b)にその一例を示すように、第2ヒステリシス曲線２３の内側に位置することもあり、ｐチャネル型電界効果トランジスタの場合には、ゲート−ｎ基板領域間電位差電圧が、特に第５電圧Ｖ５と第６電圧Ｖ６の間では、図９(a), (b)にその一例を示すように、第4ヒステリシス曲線４３の内側に位置することもあり得る。
【００１８】
次に、本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタを、論理演算用途および記憶保持用途に兼用し、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える動作方法の一例を以下に説明する。すなわち、演算時間帯にあっては、時間とともにｎチャネル型電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧が第１電圧Ｖ１と第２電圧Ｖ２の間の適宜低電圧状態あるいは高電圧状態を取るのに応じてドレイン−ソース間抵抗は高抵抗状態と低抵抗状態を取り、高抵抗状態の場合にはｎチャネル型電界効果トランジスタはオフ状態と見なされ、低抵抗状態の場合にはｎチャネル型電界効果トランジスタはオン状態であって、かつ、ソース電位の高低に従ったドレイン電位の高低を決定する。そして、記憶書込み動作時にあっては、ゲート−ｐ型基板領域間電位差電圧が記憶書込み動作開始直前に第２電圧Ｖ２である場合には、さらにそのゲート−ｐ型基板領域間電位差電圧を第２電圧Ｖ２から第４電圧Ｖ４へ変化させ、ゲート−ｐ型基板領域間電位差電圧が記憶書込み動作開始直前に第１電圧Ｖ１である場合には、さらにそのゲート−ｐ型基板領域間電位差電圧を第１電圧Ｖ１から第３電圧Ｖ３へ変化させて記憶書込みを行った後、ゲート−ｐ型基板領域間電位差電圧を第３電圧Ｖ３と第４電圧Ｖ４の間の適切な固定電圧値である第９電圧Ｖ９（図１５参照）に設定すると共に、ソース電位を零または零に近い値もしくは開放にする。また、記憶保持時間帯にあっては、ゲート−ｐ型基板領域間電位差電圧を第９電圧Ｖ９に保ち、かつ、ソース電位を零または零に近い値もしくは開放のまま保つことによって、記憶書込み動作直前のドレイン−ソース間抵抗状態の高低をデジタル的に２値として記憶し、演算再開時には、ソース電位を記憶書込み動作開始直前の演算時間帯における値に戻すことによって、記憶保持時間帯に記憶されていたドレイン−ソース間抵抗が低ければ、すなわちｎチャネル型電界効果トランジスタにオン状態が記憶されていれば演算再開時に復元されたソース電位の高低に従ったドレイン電位の高低が再現され、記憶保持時間帯に記憶されていたドレイン−ソース間抵抗が高ければ、すなわちｎチャネル型電界効果トランジスタにオフ状態が記憶されていれば引き続きｎチャネル型電界効果トランジスタのオフ状態が継続されることにより、ｎチャネル型電界効果トランジスタのオン・オフいずれの場合にも記憶書込み動作直前のドレイン電位が再現されて該ドレイン電位が次段のなんらかのトランジスタのゲート−基板領域間電位差電圧を与えることにより、これを初期状態として演算を再開する。
【００１９】
次に、本発明の実施の形態において用いられるｐチャネル型電界効果トランジスタを、論理演算用途および記憶保持用途に兼用し、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える動作方法の一例を以下に説明する。すなわち、演算時間帯にあっては、時間とともにｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧が第５電圧Ｖ５と第６電圧Ｖ６の間の適宜低電圧状態あるいは高電圧状態を取るのに応じてドレイン−ソース間抵抗は低抵抗状態と高抵抗状態を取り、低抵抗状態の場合にはｐチャネル型電界効果トランジスタはオン状態であって、かつ、ソース電位の高低に従ったドレイン電位の高低を決定し、高抵抗状態の場合にはｐチャネル型電界効果トランジスタはオフ状態と見なされ、記憶書込み動作時にあっては、ゲート−ｎ型基板領域間電位差電圧が記憶書込み動作開始直前に第５電圧Ｖ５である場合には、さらに該ゲート−ｎ型基板領域間電位差電圧を第５電圧Ｖ５から第７電圧Ｖ７へ変化させ、ゲート−ｎ型基板領域間電位差電圧が記憶書込み動作開始直前に第６電圧Ｖ６である場合には、さらにゲート−ｎ型基板領域間電位差電圧を第６電圧Ｖ６から第８電圧Ｖ８へ変化させて記憶書込みを行った後、ゲート−ｐ型基板領域間電位差電圧を第７電圧Ｖ７と第８電圧Ｖ８の間の適切な固定電圧値である第10電圧Ｖ１０（図１７参照）に設定すると共に、ソース電位を零または零に近い値もしくは開放にする。そして、記憶保持時間帯にあっては、ゲート−ｎ型基板領域間電位差電圧を第10電圧に保ち、かつ、ソース電位を零または零に近い値もしくは開放のまま保つことによって、記憶書込み動作直前のドレイン−ソース間抵抗状態の高低をデジタル的に２値として記憶し、演算再開時には、ソース電位を記憶書込み動作開始直前の演算時間帯における値に戻すことによって、記憶保持時間帯に記憶されていたドレイン−ソース間抵抗が低ければ、すなわちｐチャネル型電界効果トランジスタにオン状態が記憶されていれば演算再開時に復元されたソース電位の高低に従ったドレイン電位の高低が再現され、記憶保持時間帯に記憶されていたドレイン−ソース間抵抗が高ければ、すなわちｐチャネル型電界効果トランジスタにオフ状態が記憶されていれば引き続きｐチャネル型電界効果トランジスタのオフ状態が継続されることにより、ｐチャネル型電界効果トランジスタのオン・オフいずれの場合にも記憶書込み動作直前のドレイン電位が再現されてドレイン電位が次段のなんらかのトランジスタのゲート−基板領域間電位差電圧を与えることにより、これを初期状態として演算を再開する。
【００２０】
このような動作方法を用いることにより、論理演算用途の電界効果トランジスタと記憶保持用途の電界効果トランジスタを区別せずに同一の電界効果トランジスタを兼用し、同一の電界効果トランジスタの論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることができる。これにより、従来、論理演算用途の電界効果トランジスタと記憶保持用途の電界効果トランジスタを互いに異なる製造工程によって作り分けることにより発生していた諸問題、すなわち、製造工程数の増加と、材料拡散汚染による歩留まり低下の懸念と、互いに異なる種類の電界効果トランジスタ間の半導体基板上の配置間隔確保のためのレイアウト面積増大と、メモリ回路とロジック回路間の配線引き回しによるレイアウト面積増大を抑制することができる。
【００２１】
次に、本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧、および、同ｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧を任意に変化させるための回路構成の一例を以下に説明する。すなわち、本発明で用いる回路は、図１０（ａ）、（ｂ）にその一例を示すように、制御端子１０３、１０８の状態によって入力端子１０５、１１０と出力端子１０４、１０９の導通状態と非導通状態を選択できるスイッチ回路要素１０２、１０７を少なくとも一つと、2端子の抵抗要素１０１、１０６を少なくとも一つ有する。この抵抗要素は、印加電圧に対して電流が線形応答する抵抗だけでなく、印加電圧に対して電流が非線形応答をする抵抗体、例えば一般的な電界効果トランジスタのソース−ドレイン領域間抵抗体も含むような、広義の抵抗体を指す。
ｎチャネル型電界効果トランジスタを含む場合には、図１０（ａ）に示すように、ｎチャネル型電界効果トランジスタ１１１のゲート端子に抵抗要素１０１の一方の端子とスイッチ回路要素１０２の出力端子１０４を接続し、抵抗要素１０１の他方の端子の高電源電圧ＶＨＩＧＨ０とスイッチ回路要素１０２の制御端子１０３の状態と該スイッチ回路の入力端子１０５の低電源電圧ＶＬＯＷ０の状態に応じて、演算時間帯には、ｎチャネル型電界効果トランジスタ１１１のゲート−ｐ型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択できるようにする。
記憶書込み動作時にあっては、ｎチャネル型電界効果トランジスタ１１１のゲート−ｐ型基板領域間電位差電圧が高電圧状態であればさらに上げ（高電源電圧ＶＨＩＧＨ０の電圧を引き上げ）、あるいはゲート−ｐ型基板領域間電位差電圧が低電圧状態であればさらに下げる（低電源電圧ＶＬＯＷ０の電圧を引き下げる）。
【００２２】
ｐチャネル型電界効果トランジスタを含む場合には、図１０（ｂ）に示すように、ｐチャネル型電界効果トランジスタ１１２のゲート端子に抵抗要素１０６の一方の端子とスイッチ回路要素１０７の出力端子１０９を接続し、抵抗要素１０６の他方の端子の高電源電圧ＶＨＩＧＨ０とスイッチ回路要素１０７の制御端子１０８の状態とスイッチ回路の入力端子１１０の低電源電圧ＶＬＯＷ０の状態に応じて、演算時間帯には、ｐチャネル型電界効果トランジスタ１１２のゲート−ｎ型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択する。そして、記憶書込み動作時にあっては、ｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧が高電圧状態であればさらに上げ（高電源電圧ＶＨＩＧＨ０の電圧を引き上げ）、あるいはゲート−ｎ型基板領域間電位差電圧が低電圧状態であればさらに下げる（低電源電圧ＶＬＯＷ０の電圧を引き下げる）。
【００２３】
本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧、および、同ｐチャネル型電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧を任意に変化させる回路の別の一例を以下に説明する。すなわち、本発明で用いる回路は、図１１にその一例を示すように、一方のスイッチ回路要素が導通状態であれば他方のスイッチ回路要素が非導通状態であるような少なくとも２つのスイッチ回路要素１１３、１１６（または１１７、１２０）を有する。
ｎチャネル型電界効果トランジスタを含む場合には、図１１（ａ）に示すように、ｎチャネル型電界効果トランジスタ１１１のゲート端子に２つのスイッチ回路要素１１３、１１６の出力端子を接続し、２つのスイッチ回路要素１１３、１１６の制御端子１１４、１１５の状態と入力端子の電源電圧ＶＨＩＧＨ０、ＶＬＯＷ０に応じて、演算時間帯には、ｎチャネル型電界効果トランジスタ１１１のゲート−ｐ型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択する。
そして、記憶書込み動作時にあっては、ｎチャネル型電界効果トランジスタ１１１のゲート−ｐ型基板領域間電位差電圧が高電圧状態であればさらに上げ（高電源電圧ＶＨＩＧＨ０の電圧を引き上げ）、あるいはゲート−ｐ型基板領域間電位差電圧が低電圧状態であればさらに下げる（低電源電圧ＶＬＯＷ０の電圧を引き下げる）。
ｐチャネル型電界効果トランジスタを含む場合には、図１１（ｂ）に示すように、ｐチャネル型電界効果トランジスタ１１２のゲート端子に２つのスイッチ回路要素１１７、１２０の出力端子を接続し、２つのスイッチ回路要素１１７、１２０の制御端子の状態と入力端子の電位に応じて、演算時間帯には、ｐチャネル型電界効果トランジスタ１１２のゲート−ｎ型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択する。
そして、記憶書込み動作時にあっては、ｐチャネル型電界効果トランジスタ１１２のゲート−ｎ型基板領域間電位差電圧が高電圧状態であればさらに上げ（高電源電圧ＶＨＩＧＨ０の電圧を引き上げ）、あるいはゲート−ｎ型基板領域間電位差電圧が低電圧状態であればさらに下げる（低電源電圧ＶＬＯＷ０の電圧を引き下げる）。
【００２４】
以上のように、スイッチ回路要素の出力を前段の回路の出力として本段の回路のゲート端子に接続することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えようとする本段の回路のゲート−基板領域間電位差電圧、すなわち、ｎチャネル型電界効果トランジスタ１１１のゲート−ｐ型基板領域間電位差電圧、および、ｐチャネル型電界効果トランジスタ１１２のゲート−ｎ型基板領域間電位差電圧を任意に変化させることができる。
【００２５】
上記の１つまたは2つ以上のスイッチ回路要素は、ｎチャネル型電界効果トランジスタあるいはｐチャネル型電界効果トランジスタを含んで構成される場合もある。このスイッチ回路に含まれるｎチャネル型電界効果トランジスタあるいはｐチャネル型電界効果トランジスタは、本段の回路同様に論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なタイプのものであってもよく、本段の回路とは異なり不揮発記憶機能を持たない従来のものであってもよい。前者の場合には、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えようとする電界効果トランジスタと、そのゲート−基板領域間電位差電圧を変動させるための回路を構成する電界効果トランジスタを同じゲート絶縁構造体を有する電界効果トランジスタで兼用することができる。すなわち、回路を構成するすべての電界効果トランジスタを、同じゲート絶縁構造体を有する電界効果トランジスタで兼用することが可能となる。
【００２６】
図１２（ａ）、（ｂ）が示す一例では、一方のスイッチ回路要素が単一のゲート絶縁構造体に記憶保持層を含むｎチャネル型電界効果トランジスタで構成され、もう一方のスイッチ回路要素が単一のｐチャネル型電界効果トランジスタで構成される。このそれぞれ単一の電界効果トランジスタのゲート端子（スイッチ回路要素の制御端子）が互いに接続されているため、一方のスイッチ回路要素が導通状態であれば他方のスイッチ回路要素が非導通状態である。
【００２７】
本発明の半導体集積回路の一実施の形態では、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることの出来るｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタのいずれか一方または両方の電界効果トランジスタを含み、ｎチャネル型電界効果トランジスタが含まれる場合には、第1非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の、両方の特性を利用し、ｐチャネル型電界効果トランジスタが含まれる場合には、第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の、両方の特性を利用する。
また、本発明で用いる回路では、少なくとも一つのｎチャネル型電界効果トランジスタが、第1非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の、両方の特性を利用し、少なくとも一つのｐチャネル型電界効果トランジスタが、第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の、両方の特性を利用する場合もある。
【００２８】
また、ｎチャネル型電界効果トランジスタを２つ以上含み、該ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、第1非ヒステリシス曲線または第1ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが第2ヒステリシス曲線の特性を利用する。
同様に、本発明の半導体集積回路の一実施の形態では、ｐチャネル型電界効果トランジスタ２つ以上含み、該ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、第2非ヒステリシス曲線または第3ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが第4ヒステリシス曲線の特性を利用する。
【００２９】
また、本発明の半導体集積回路の一実施の形態では、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第1非ヒステリシス曲線または第1ヒステリシス曲線の特性を利用し、ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第4ヒステリシス曲線の特性を利用する。
同様に、本発明の半導体集積回路の一実施の形態では、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第2ヒステリシス曲線の特性を利用し、ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第2非ヒステリシス曲線または第3ヒステリシス曲線の特性を利用する。
【００３０】
また、本発明の半導体集積回路の一実施の形態では、ｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタを含む。
ｎチャネル型電界効果トランジスタを含む場合には、ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧を、第１電圧Ｖ１から第２電圧Ｖ２の範囲のみで変化させて第１非ヒステリシス曲線または第1ヒステリシス曲線の特性のみを利用し、また、ｐチャネル型電界効果トランジスタを含む場合には、ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧を、第５電圧Ｖ５から第６電圧Ｖ６の範囲のみで変化させて第2非ヒステリシス曲線または第3ヒステリシス曲線の特性のみを利用する。
【００３１】
また、本発明の半導体集積回路の一実施の形態では、ｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタを含む。
ｎチャネル型電界効果トランジスタを含む場合には、ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート−ｐ型基板領域間電位差電圧を、第３電圧Ｖ３から第４電圧Ｖ４の範囲のみで変化させて第2ヒステリシス曲線の特性のみを利用し、ｐチャネル型電界効果トランジスタを含む場合には、ｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート−ｎ型基板領域間電位差電圧を、第７電圧Ｖ７から第８電圧Ｖ８の範囲のみで変化させて第4ヒステリシス曲線の特性のみを利用する。
【００３２】
以上のように本発明によれば、メモリ回路またはロジック回路の回路機能に関わらず、その回路を構成するすべての電界効果トランジスタをゲート絶縁構造体に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタで構成することができ、各々の電界効果トランジスタのゲート−基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることができる。
このことにより、従来は別々に用意されていた記憶保持用途の電界効果トランジスタと論理演算用途の電界効果トランジスタの製造工程を分ける必要がなくなる。すなわち、ｎチャネル型電界効果トランジスタに論理演算機能のみが要求される場合にはゲート−ｐ型基板領域間電位差電圧を第１電圧Ｖ１から第２電圧Ｖ２の範囲のみで変化させて用い、ｐチャネル型電界効果トランジスタに論理演算機能のみが要求される場合にはゲート−ｎ型基板領域間電位差電圧を第５電圧Ｖ５から第６電圧Ｖ６の範囲のみで変化させて用いる。また、ｎチャネル型電界効果トランジスタに不揮発記憶書き込みと保持機能のみが要求される場合にはゲート−ｐ型基板領域間電位差電圧を不揮発記憶書き込み時に第３電圧Ｖ３から第４電圧Ｖ４の範囲のみで変化させ、不揮発記憶保持時に第３電圧Ｖ３と第４電圧Ｖ４の間に含まれる固定電圧である第９電圧Ｖ９にして用い、ｐチャネル型電界効果トランジスタに不揮発記憶書き込みと保持機能のみが要求される場合にはゲート−ｎ型基板領域間電位差電圧を不揮発記憶書き込み時に第７電圧Ｖ７から第８電圧Ｖ８の範囲のみで変化させ、不揮発記憶保持時に第７電圧Ｖ７と第８電圧Ｖ８の間に含まれる固定電圧である第１０電圧Ｖ１０にして用いればよい。
また、ｎチャネル型電界効果トランジスタを論理演算と不揮発記憶書き込みおよび保持用途に兼用する場合には、ゲート−ｐ型基板領域間電位差電圧として第１電圧Ｖ１から第２電圧Ｖ２または第３電圧Ｖ３から第４電圧Ｖ４の、２つの範囲の電圧と第９電圧Ｖ９の固定電圧を任意に選択して印加できるようにしておけばよく、同様にｐチャネル型電界効果トランジスタを論理演算と不揮発記憶書き込みおよび保持に兼用する場合には、ゲート−ｎ型基板領域間電位差電圧として第５電圧Ｖ５から第６電圧Ｖ６または第７電圧Ｖ７から第８電圧Ｖ８の、２つの範囲の電圧と第１０電圧の固定電圧を任意に選択して印加できるようにしておけばよい。ここで、論理演算に必要なゲート−基板領域間電位差電圧の電圧範囲は不揮発記憶書き込みに必要な電圧範囲と比較して小さく出来る。不揮発記憶書き込みに必要なゲート−基板領域間電位差電圧の電圧範囲は電界効果トランジスタのゲート絶縁構造体材料の記憶保持能力すなわち単位印加電界あたりの分極電荷保持量または捕獲電荷保持量とゲート絶縁構造体の各層の膜厚で決定される。
また、論理演算に必要なゲート−基板領域間電位差電圧の電圧範囲を小さくするほどヒステリシス曲線の電圧幅が小さくなり、論理演算の速度が速くなる。ヒステリシス曲線の電圧幅が小さくなった極限は非ヒステリシス曲線であると見なせる。論理演算に必要なゲート−基板領域間電位差電圧の許容最小値は、電界効果トランジスタのオンとオフの状態が判別できる値である。
【００３３】
また、本発明の半導体集積回路の一実施の形態では、外部より供給される外部電源電位を受けて内蔵または外部隣接する定電圧発生回路の動作により内部電源電圧を発生する手段を備え、ｎチャネル型不揮発記憶可能な電界効果トランジスタの論理演算動作に必要な大小の内部電源電圧：第２電圧Ｖ２および第１電圧Ｖ１の他、不揮発記憶の書き込みに必要な大小の内部電源電圧：第４電圧Ｖ４および第３電圧Ｖ３と、ｐチャネル型不揮発記憶可能な電界効果トランジスタの論理演算動作に必要な大小の内部電源電圧：第６電圧Ｖ６および第５電圧Ｖ５の他、不揮発記憶の書き込みに必要な大小の内部電源電圧：第８電圧Ｖ８および第７電圧Ｖ７と、ｎチャネル型電界効果トランジスタの不揮発記憶保持に必要な固定保持電圧第９電圧Ｖ９と、ｐチャネル型電界効果トランジスタの不揮発記憶保持に必要な固定保持電圧第１０電圧を利用する。第９電圧Ｖ９あるいは第１０電圧は零電位と等しいこともある。
【００３４】
前述のように、論理演算に必要なゲート−基板領域間電位差電圧の電圧範囲は、不揮発記憶書き込みに必要な電圧範囲と比較して小さく、電界効果トランジスタのオンとオフの状態が判別できる程度に小さければ小さいほど、論理演算の速度が速くなるが、一方で、第１から第１０までの多数の電源が必要となる。しかし、
第２電圧Ｖ２と第６電圧Ｖ６を等しくする、または、
第１電圧Ｖ１と第５電圧Ｖ５を等しくする、または、
第４電圧Ｖ４と第８電圧Ｖ８を等しくする、または、
第３電圧Ｖ３と第７電圧Ｖ７を等しくする、または、
第９電圧Ｖ９と第１０電圧Ｖ１０を等しくする、
のいずれかあるいは全てを採用することによって、
ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタの高速動作に最適なゲート−基板領域間電位差電圧では必ずしもない電圧をゲート基板領域間に印加することによって、論理演算速度が遅くなることがあり得るが、必要な電源電位の種類が減少して電源電位発生回路を構成するトランジスタ数が減少し、また、電源配線数が減少してレイアウト面積の縮小にも貢献できる。
また、同様に
第１電圧Ｖ１と第３電圧Ｖ３を等しくする、または、
第２電圧Ｖ２と第４電圧Ｖ４を等しくする、または、
第５電圧Ｖ５と第７電圧Ｖ７を等しくする、または、
第６電圧Ｖ６と第８電圧Ｖ８を等しくする、
のいずれか一つあるいは複数を採用することによって、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタの論理演算時にも記憶書き込みが可能な程度に大きい電圧振幅をゲート基板領域間に印加することによって論理演算速度が遅くなることがあり得るが、必要な電源電位の種類が減少して電源電位発生回路を構成するトランジスタ数が減少し、また、電源配線数が減少してレイアウト面積の縮小にも貢献できる。
【００３５】
また、本発明の半導体集積回路の一実施の形態では、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、ｎチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタとｐチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの、ドレイン端子同士を接続し、かつ、ゲート端子同士を接続した相補型回路要素を含む。
また、本発明の半導体集積回路の一実施の形態では、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、少なくとも一つのｎチャネル型電界効果トランジスタが第１非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の両方の特性を利用し、少なくとも一つのｐチャネル型電界効果トランジスタが第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の両方の特性を利用し、演算時間帯においても記憶保持時間帯においてもｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタのうちどちらか一方の電界効果トランジスタのドレイン−ソース間抵抗が高抵抗状態にあれば他方の電界効果トランジスタのドレイン−ソース間抵抗が低抵抗状態にあるような、相補型回路要素を含む。
【００３６】
また、本発明の半導体集積回路の一実施の形態では、NOT、または、NAND、または、NORの相補型論理演算、またはそれらを組み合わせた複合論理演算を行う。NOT、NAND、NORの論理回路例の他にも、フリップフロップ回路を含めCMOS構成によるすべての論理演算回路を本発明の不揮発記憶機能を持つ相補型論理演算回路で置き換えることが可能である。
相補型回路要素を構成するｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタの基板領域電位をソース端子の電位とは独立に与えることができるが、基板領域電位は電界効果トランジスタのそれぞれのソース端子に接続することもできる。
また、相補型回路要素では、論理回路を構成するｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタのゲート−基板領域間電位差電圧はゲート電位の変動のみならず基板領域電位の変動によっても制御することが可能である。
【００３７】
以上のように、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能な電界効果トランジスタを用いて相補型回路要素を構成することによって、不揮発記憶機能を持たない従来のCMOSロジック回路および論理演算に不向きなメモリ回路を、従来のロジック機能とメモリ機能を損なうことなく本発明による電界効果トランジスタで置き換えることが可能で、しかも論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能であることによって、ロジック回路には不揮発記憶機能が、また、メモリ回路には論理演算機能が付加される。さらに、従来のCMOSロジック回路およびメモリ回路を、回路構成の変更無く本発明による電界効果トランジスタで置き換えることにより、所望の機能を得るために開発された従来の設計資産を有効に活用することができる。
【００３８】
また、本発明の半導体集積回路の一実施の形態では、ｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタを制御トランジスタとして利用し、別のｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタをメモリトランジスタとして利用し、制御トランジスタのドレイン端子をメモリトランジスタのゲート端子に接続した回路を1回路単位として、該回路単位を縦横に規則的に並べたメモリセルアレイを有する。
このようなメモリセルアレイを構成するメモリセルの一例を図１３に示す。ｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタからなる制御トランジスタ５１は、そのドレインが、ｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタからなるメモリトランジスタ５２のゲートに接続される。制御トランジスタのソースは第１ワード線５３に、そのゲートは第２ワード線５４に接続され、メモリトランジスタ５２のソースはソース線５５に、そのドレインはビット線５６に接続される。メモリトランジスタ５２のソースとソース線５５との間、あるいは、ドレインとビット線５６との間にダイオードを接続するようにしてもよい。このメモリセルにおいて、通常の使用形態では、制御トランジスタ５１は、第１非ヒステリシス曲線または第１ヒステリシス曲線（あるいは第２非ヒステリシス曲線または第３ヒステリシス曲線）の特性のみを利用し、メモリトランジスタ５２は、第２ヒステリシス曲線（あるいは第４ヒステリシス曲線）の特性のみを利用する。
メモリセルを制御トランジスタを用いることなく構成することもできる。その一例を図１４に示す。メモリトランジスタ６１のゲートはワード線６２に、ソースはソース線６３に、ドレインはビット線６４に接続される。メモリトランジスタ６１のソースとソース線６３との間、あるいは、ドレインとビット線６４との間にダイオードを接続するようにしてもよい。このメモリセルにおいて、通常の使用形態では、メモリトランジスタ６１は、第２ヒステリシス曲線（あるいは第４ヒステリシス曲線）の特性のみを利用するが、アレイ中のメモリデータを領域単位で一括消去する場合には、第１非ヒステリシス曲線または第１ヒステリシス曲線（あるいは第２非ヒステリシス曲線または第３ヒステリシス曲線）の特性を利用する。上記一括消去後は、ゲート絶縁構造体が強誘電体を含む場合は強誘電体層に加わる減分極電界が極めて小さくなるので、上記一括消去の動作はメモリアレイの使用寿命を延ばすことなどに役立つ。
【００３９】
以上のように、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能な電界効果トランジスタを用いてメモリセルアレイを構成することによって、従来のメモリセルアレイのメモリ機能を損なうことなく本発明による電界効果トランジスタで置き換えることが可能で、アレイ内の電界効果トランジスタの任意の一部を論理演算用途に転用することもでき、メモリセルアレイを書き換え可能なロジックアレイとして活用することも可能となる。
【００４０】
次に、図１５を参照して、本発明に用いる、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なｎチャネル型電界効果トランジスタの電気的特性をさらに詳細に説明する。ソース−ドレイン領域間電流のゲート−ｐ型基板領域間電圧依存性をあらわす電気的特性の一例を図１５(a)に、また、ソース−ドレイン領域間電流のソース−ドレイン領域間電圧依存性をあらわす電気的特性の一例を図１５(b)に、それぞれ示す。図１５(a)の中の矢印付き実線は第2ヒステリシス曲線の周回の向きを示し、矢印付き破線は第１ヒステリシス曲線の周回の向きを示す。図１５(b)のS1の曲線はゲート−ｐ型基板領域間電位差電圧をいったん第４電圧V４にした後で第９電圧V９に戻した場合の不揮発オン記憶状態に相当する曲線の例を表し、図１５(b)のS2の曲線はゲート−ｐ型基板領域間電位差電圧を第１電圧V1から第２電圧V2の範囲で変化させた場合の非記憶状態での論理演算のオン状態に相当する曲線の例を表し、S3の曲線はゲート−ｐ型基板領域間電位差電圧をいったん第３電圧V3にした後で第９電圧V９に戻した場合の不揮発オフ記憶状態に相当する曲線の例を表す。
【００４１】
一例として、ゲート導体に厚さ220nmのPt層、ゲート絶縁構造体に強誘電体SrBi2Ta2O9層（厚さ420nm）と絶縁体Hf-Al-O層（厚さ11nm）の2層構造（SrBi2Ta2O9層はPt側）、基板領域にp型シリコンを用いることによって図１５の特性に対応するｎチャネル型電界効果トランジスタの実験結果を図１６(a)、(b)に示す。この実験に用いたトランジスタのゲート長は3μm、ゲート幅は100μmである。図１６(a)は上述のｎチャネル型電界効果トランジスタのソース−ドレイン領域間電流（ドレイン電流）のゲート−ｐ型基板領域間電圧依存性をあらわす電気的特性を測定した結果である。第1電圧が-1V、第2電圧が3V、第3電圧が-6V、第4電圧が8Vである。第9電圧を1.8Vに選んだ。ｐ型基板端子は接地し、ドレイン端子に0.1Vを印加して測定した。図１６(a)の中の矢印付き実線は第2ヒステリシス曲線の周回の向きを示し、矢印付き破線は第１ヒステリシス曲線の周回の向きを示す。また、図１６(b)は上述のｎチャネル型電界効果トランジスタのソース−ドレイン領域間電流のソース−ドレイン領域間電圧依存性をあらわす電気的特性を測定した結果である。すなわち、Ｓ１は、ゲート−ｐ型基板領域間電位差電圧を一度8Ｖにした後で1.8Ｖに固定して測定した曲線であり、Ｓ２は、ゲート−ｐ型基板領域間電位差電圧を-1Vと3Vの間で掃印した後これを3Ｖに固定して測定した曲線であり、Ｓ３は、ゲート−ｐ型基板領域間電位差電圧を一度-6Ｖにした後で1.8Ｖに固定して測定した曲線である。
【００４２】
図１７は、本発明に用いる、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なｐチャネル型電界効果トランジスタの電気的特性をさらに詳細に説明する図である。ソース−ドレイン領域間電流のゲート−ｎ型基板領域間電圧依存性をあらわす電気的特性の一例を図１７(a)に、また、ソース−ドレイン領域間電流のソース−ドレイン領域間電圧依存性をあらわす電気的特性の一例を図１７(b)に、それぞれ示す。図１７(a)の中の矢印付き実線は第4ヒステリシス曲線の周回の向きを示し、矢印付き破線は第3ヒステリシス曲線の周回の向きを示す。図１７(b)のS1の曲線はゲート−ｐ型基板領域間電位差電圧をいったん第７電圧V7にした後で第１０電圧V10に戻した場合の不揮発オン記憶状態に相当する曲線の例を表し、図１５(b)のS2の曲線はゲート−ｐ型基板領域間電位差電圧を第５電圧V5から第６電圧V6の範囲で変化させた場合の非記憶状態での論理演算のオン状態に相当する曲線の例を表し、S3の曲線はゲート−ｐ型基板領域間電位差電圧をいったん第８電圧V8にした後で第１０電圧V10に戻した場合の不揮発オフ記憶状態に相当する曲線の例を表す。
次に、本発明の実施例について説明する。
【実施例１】
【００４３】
本発明の実施例１である、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なNOT論理回路を図１８に示す。このNOT論理回路を単体で使用する場合には本段の回路の入力電圧VINを独立に与えることもできるが、一方でこのNOT論理回路を複合回路の中の一回路として用いる場合には図１８に示すように、本段の回路の入力電圧VINは前段の回路の高電源電圧VHIGH1または前段の回路の低電源電圧VLOW1のいずれかが前段の回路のオン状態にあるトランジスタのソース−ドレイン領域間オン抵抗で降下した値にすることもできる。後者の場合、前段の回路のオフ状態にあるトランジスタのソース−ドレイン領域間オフ抵抗は通常十分に大きいため、ソース−ドレイン領域間は遮断状態とみなすことができ、本段の回路の入力電圧VINは、前段の回路の出力の論理値に従って前段の回路の高電源電圧VHIGH1または前段の回路の低電源電圧VLOW1のいずれかとほぼ等しい電位になる。上記前段の回路は、本段の回路同様に論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタから構成される場合もあるが、本段の回路とは異なり不揮発記憶機能を持たない従来のｎおよびｐチャネル型電界効果トランジスタから構成される場合もある。
【００４４】
本段の回路を構成するｎチャネル型電界効果トランジスタ１１１が図５または図８に例示された特性を有するｎチャネル型電界効果トランジスタであって、かつ、本段の回路を構成するｐチャネル型電界効果トランジスタ１１２が図７または図９に例示された特性を有するｐチャネル型電界効果トランジスタであった場合、本段の回路が論理演算状態時には前段の回路の高電源電圧VHIGH1をVHIGH1＝VCC1、かつ前段の回路の低電源電圧VLOW1をVLOW1＝VSS1とする。そして、本段の回路が記憶書き込み時には、VHIGH1をVHIGH1＝VCC2とし、かつ、VLOW1をVLOW1＝VSS2とする。また、本段の回路が不揮発記憶保持時には、VHIGH1と、VLOW1をVHIGH1＝VLOW1＝V0とすると、各VCC1、VSS1、VCC2、VSS2、と、本段の回路を構成するｎチャネル型電界効果トランジスタのｐ型基板電極電位VPSUB2と、ｐチャネル型電界効果トランジスタのｎ型基板電極電位VNSUB2との関係は、本段の回路を構成するｎチャネル型電界効果トランジスタの論理演算時のゲート−ｐ型基板領域間電位差電圧の下限値である第1電圧V1と上限値である第2電圧V2と、記憶書き込み時のゲート−ｐ型基板領域間電位差電圧の下限値である第3電圧V3と上限値である第4電圧V4と、不揮発記憶保持時のゲート−ｐ型基板領域間電位差電圧の固定電圧値である第9電圧V9と、本段の回路を構成するｐチャネル型電界効果トランジスタの、論理演算時のゲート−ｎ型基板領域間電位差電圧の下限値である第5電圧V5と上限値である第6電圧V6と、記憶書き込み時のゲート−ｎ型基板領域間電位差電圧の下限値である第7電圧V7と上限値である第8電圧V8と、不揮発記憶保持時のゲート−ｎ型基板領域間電位差電圧の固定電圧値である第10電圧V10を用いて、以下のようにすることができる。すなわち、
VCC1 = V2+VPSUB2 = V6+VNSUB2、
VSS1 = V1+VPSUB2 = V5+VNSUB2、
VCC2 = V4+VPSUB2 = V8+VNSUB2、
VSS2 = V3+VPSUB2 = V7+VNSUB2、
V0 = V9+VPSUB2 = V10+VNSUB2、
のようにすることができる。
【００４５】
この場合に、図１８のNOT論理回路の、前段の回路を制御する電源電圧印加のタイミングと、本段のNOT論理演算回路の入力電圧と出力電圧の関係の一例を図１９に示す。すなわち、図１９(a)に前段回路の電源電圧のタイミングを、図１９(b)に本段回路の入出力電圧の推移を、図１９(c)に本段回路の電源電圧のタイミングをそれぞれ示す。図１９(a)に示すように、前段の回路の電源電圧VHIGH1およびVLOW1は、本段回路の論理演算状態時には、VHIGH1をVCC1に、VLOW1をVSS1にし、本段の回路のｎチャネル型電界効果トランジスタ１１１、すなわち図５または図８の特性を有するｎチャネル型電界効果トランジスタの第1非ヒステリシス曲線２１または第1ヒステリシス曲線２２と、本段の回路のｐチャネル型電界効果トランジスタ１１２、すなわち図７または図９の特性を有するｐチャネル型電界効果トランジスタの第2非ヒステリシス曲線４１または第3ヒステリシス曲線４２を利用する。
【００４６】
本段回路の記憶書き込み時には、前記VHIGH1をVCC2に、前記VLOW1をVSS2とし、本段の回路のｎチャネル型電界効果トランジスタ１１１、すなわち図５または図８の特性を有するｎチャネル型電界効果トランジスタの第2ヒステリシス曲線２３と、本段の回路のｐチャネル型電界効果トランジスタ１１２、すなわち図７または図９のｐチャネル型電界効果トランジスタの第4ヒステリシス曲線４３を利用し、記憶書込み動作直前にVINがVCC1、従ってVOUTがVLOW2であった場合、すなわち本段の回路のｎチャネル型電界効果トランジスタがオン状態で、かつ、ｐチャネル型電界効果トランジスタがオフ状態であった場合には、記憶書込み動作によってVINがVCC1からVCC2を経てV0になるのに従って、オン状態であった本段の回路のｎチャネル型電界効果トランジスタは不揮発オン記憶状態になり、かつ、オフ状態であった本段の回路のｐチャネル型電界効果トランジスタは不揮発オフ記憶状態になる。
本段回路の不揮発記憶保持時には、VHIGH1とVLOW1を共にV0に固定することで、本段のNOT論理演算回路は図１９(b)のように論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることができる。前段の回路の高電源電圧VHIGH1は本段の回路の高電源電圧VHIGH2と等しい場合もあり、また、前段の回路の低電源電圧VLOW1は、本段の回路の低電源電圧VLOW2と等しい場合もある。
【００４７】
次に、図１８の本段の回路を再度、論理演算回路として演算開始させる場合には、図１８の本段の回路の電源電圧VHIGH2とVLOW2を、記憶書込み動作直前の論理演算状態でNOT論理演算回路として動作していた場合の電源電圧、すなわち本実施例ではVHIGH2 = VCC1、VLOW2 = VSS1に、各々回復することによって、図１９(ｂ)に示すように、前段の回路の電源電圧の復帰により再度VINが決定されるのを待つことなく、本段の回路のｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのどちらかオン状態を記憶していた側の電界効果トランジスタのソース電源電圧がVOUTに再現されるから、論理演算回路として演算再開直後のVOUTの1/0は記憶書込み動作直前のVOUTの1/0と、デジタル的に判断して等しい。すなわち、本発明の実施例１によれば、電源電圧回復後速やかに、元信号VINの再度の入力が無くても、演算回路の途中に位置する電界効果トランジスタのオン／オフ情報を、図１９(b)のように、不揮発記憶および再現することができるから、演算を初めからやり直す必要がない。本実施例において、上記V0は、零電位であってもよい。なお、前段の回路の電源電圧を例えばVHIGH1 = VCC1、VLOW = VSS1に回復させるタイミングを本段の回路の電源電圧をVHIGH2 = VCC1、VLOW2 = VSS1に回復させるタイミングから適宜遅らせることも回路構成動作によっては、有効である。また、記憶させる本段の回路の数に限りはなく、集積回路の中に本段の回路を分散させて置くだけでなく、本段の回路を連続して置くことも出来る。言い換えれば集積回路全体を本段の回路とすることもできる。全ての本段の回路で、論理演算状態と記憶書込み状態と不揮発記憶状態を電気的に切り替えることが出来る。記憶書込み動作では、本段の回路の前段にあたる回路の電源電圧を図19と同様にVcc2とVss2 にした後V0に固定し、不揮発記憶保持時には、前記前段にあたる回路の電源電圧をV0のままにし、演算再開時には、本段の回路の電源電圧を図19と同様にVcc1とVss1にすればよい。本段の回路が連続して配置される場合には、言うまでもなく上記前段にあたる回路が本段の回路にもなり得る。
【００４８】
本発明の実施例１によれば、論理演算回路部分とメモリ回路部分を同じ電界効果トランジスタの集合で兼用することができるから、論理演算回路部分とメモリ回路部分を分けて同じ半導体基板上の離れた場所に配置する必要性がなくなり、同じ半導体基板上の離れた場所に混載されたメモリあるいは同じチップパッケージ内の別の半導体基板上にあるメモリへ、電源オフ直前にデータを転送し退避する必要がなくなる。
【実施例２】
【００４９】
図１８の本段のNOT論理回路は、実施例２において、図２０、図２１に示すように、ｎチャネル型電界効果トランジスタ１１１またはｐチャネル型電界効果トランジスタ１１２と抵抗要素１５１、１５２を用いて構成される。この抵抗要素は、印加電圧に対して電流が線形応答する抵抗だけでなく、印加電圧に対して電流が非線形応答をする抵抗体、例えば一般的な電界効果トランジスタのソース−ドレイン領域間抵抗体も含むような、広義の抵抗体を指す。
図２０の回路の場合、抵抗要素１５１の抵抗値は図２０の回路のｎチャネル型電界効果トランジスタ１１１のオフ状態におけるソース−ドレイン領域間抵抗値の1/10以下まで小さく、オン状態におけるソース−ドレイン領域間抵抗値の10倍以上大きいことが望ましい。図１８の本段のNOT論理回路に図２０のように抵抗要素を用いることによって、回路の作製工程を簡素化することができる利点がある。
同様に図２１の回路の場合、抵抗要素１５２の抵抗値は図２１の回路のｐチャネル型電界効果トランジスタ１１２のオフ状態におけるソース−ドレイン領域間抵抗値の1/10以下まで小さく、オン状態におけるソース−ドレイン領域間抵抗値の10倍以上大きいことが望ましい。図１８の本段のNOT論理回路に図２１のように抵抗要素を用いることによって、回路の作製工程を簡素化することができる利点がある。
【実施例３】
【００５０】
本発明の実施例３である、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なNAND論理回路例を図２２に示し、また、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なNOR論理回路例を図２３に示す。
これらNAND論理回路例においても、NOR論理回路例においても、図１９(a)と同様に、前段の回路の電源電圧を制御することによって、本段の回路の論理演算状態と、記憶書込み状態と、不揮発記憶保持状態を、電気的に切り替えることが可能であり、論理演算動作の再開時に本段の回路の電源を再立ち上げすることによって、前段の回路の出力によって決定される入力電圧VIN 1および入力電圧VIN 2の再入力を待つことなく、本段の回路の構成トランジスタの不揮発オンまたは不揮発オフの記憶に従って、記憶書込み直前のVOUTとデジタル的に等価な1/0をもつVOUTが再現される。
【００５１】
上述のNOT、NAND、NORの各論理回路例では、各論理回路を構成するｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタの基板領域電位をソース端子の電位とは独立に与えることができるが、各基板領域電位は電界効果トランジスタのそれぞれのソース端子に接続することもできる。
また、上述の不揮発記憶機能を持つNOT、NAND、NORの論理回路例では、これらの論理回路を構成するｎチャネル型電界効果トランジスタまたはｐチャネル型電界効果トランジスタのゲート−基板領域間電位差電圧はゲート電位の変動のみならず基板領域電位の変動によっても制御することが可能である。
【００５２】
図１９(a)の電源電圧印加方法を応用すれば、上述の不揮発記憶機能を持つNOT、NAND、NORの論理回路例の他にも、フリップフロップ回路を含めCMOS構成によるすべての論理演算回路を、本発明による、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタで構成される論理回路で置き換えることが可能である。
【実施例４】
【００５３】
実施例４として、本発明をCPUに適用した場合の実施例を図２４に示す。CPUは大きく分けて、演算レジスタ181と演算回路182からなる演算部192と、命令レジスタ183と、命令デコーダ184と、制御信号生成回路185と、汎用レジスタ186およびプログラムカウンタ187と、アドレス制御回路188からなる制御部193を有しており、各部は、バス189を介して外部のメモリ190と入出力インタフェース191とデータをやりとりしている。演算部192と制御部193のどちらにも記憶機能を要するレジスタと呼ばれる回路ブロックが含まれる。
この回路において、
VCC1 = V2+VPSUB2 = V6+VNSUB2、
VSS1 = V1+VPSUB2 = V5+VNSUB2、
VCC2 = V4+VPSUB2 = V8+VNSUB2、
VSS2 = V3+VPSUB2 = V7+VNSUB2、
V0 = V9+VPSUB2 = V10+VNSUB2、
とした場合に、例えば、これから演算を行なうための数値や、演算実行後の結果、現在実行しているコードのメモリアドレスや、CPUの状態などを一時的に格納しておく回路、すなわち演算レジスタ181、命令レジスタ183、汎用レジスタ186およびプログラムカウンタ187の各種レジスタ回路を構成する電界効果トランジスタに、本発明による、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なｎチャネル型電界効果トランジスタと同ｐチャネル型電界効果トランジスタを用い、これら演算レジスタ181、命令レジスタ183、汎用レジスタ186およびプログラムカウンタ187の各種レジスタ回路に対して記憶書き込み動作に必要な電源電位、すなわち前記VCC2とVSS2、を配線する。このことにより、これら各種レジスタ回路のデータを他の離れた場所に位置する記憶装置へ転送することなく、これら各種レジスタ回路の回路を構成する電界効果トランジスタのオンまたはオフ状態が記憶書込みおよび不揮発記憶保持され、電源再投入後には、これから演算を行なうための数値や、演算実行後の結果、現在実行しているコードのメモリアドレスや、CPUの状態などを各種レジスタ回路に再入力あるいは再計算により再発生しなくても、記憶書込み直前の各種レジスタ回路の回路状態が再現される。
上記のように電源配線の接続箇所を限定することにより、大規模回路の中の一部の回路ブロックのみを論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能になり、電源配線の配置によるレイアウト面積の増大を抑えることが出来る。また、大規模な演算の途中経過を特定の要所で不揮発記憶保持し、電源再投入後にはその記憶情報を始点として演算を再開することができるから、演算の最終結果を出すまでの時間は演算を初めからやり直すよりも速く、かつ、より低消費電力で実現することが可能である。
【００５４】
本発明によれば、従来のCMOS論理回路を不揮発記憶可能な電界効果トランジスタにすべて置き換えることが可能で、また不揮発記憶可能な電界効果トランジスタそれ自体が一つのメモリセルになり得るからメモリ回路も当然ながら不揮発記憶可能な電界効果トランジスタにすべて置き換えることが可能である。したがって本発明によれば、従来のCMOS論理演算回路およびメモリ回路の置き換えが可能であるから、設計資産を有効に活用して設計期間を短縮することが可能である。
また、本発明によれば、不揮発記憶可能な電界効果トランジスタをメモリ回路に応用する場合に、従来のメモリ回路のように多数のメモリセルをアレイ状に並べてひとところに集積する必要が必ずしもなく、論理回路の中でも不揮発記憶を必要とするような演算結果が発生するノードに直接必要な個数ずつ分散させて配置することができる。このようにすることで、回路のなかの必要な場所にメモリ回路を必要な数だけ分散配置できるため、回路全体の機能に応じた効率的なレイアウトを行うことができる。
また、本発明によれば、電界効果トランジスタに電気的に書き換え可能な不揮発記憶を持たせることが可能であることの特性を生かし、電界効果トランジスタでゲートアレイあるいはロジックアレイを構成することができ、それによって基板実装後にも外部端子からの電圧印加によって再プログラム可能な論理演算回路とメモリ回路を混載したセミカスタムLSIを作製することが可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態を示すブロック図。
【図２】本発明の第２の実施の形態を示すブロック図。
【図３】本発明の第３の実施の形態を示すブロック図。
【図４】本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタ の素子構造と回路記号。
【図５】本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタ の電気的特性の概略図（その１）。
【図６】本発明の実施の形態において用いられるｐチャネル型電界効果トランジスタ の素子構造と回路記号。
【図７】本発明の実施の形態において用いられるｐチャネル型電界効果トランジスタ の電気的特性の概略図（その１）。
【図８】本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタ の電気的特性の概略図（その２）。
【図９】本発明の実施の形態において用いられるｐチャネル型電界効果トランジスタ の電気的特性の概略図（その２）。
【図１０】本発明の実施の形態のおいて用いられるｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタのゲート端子への接続回路例を示す回路図（その１）。
【図１１】本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタのゲート端子への接続回路例を示す回路図（その２）。
【図１２】本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタのゲート端子への接続回路例を示す回路図（その３）。
【図１３】本発明の実施の形態におけるメモリに用いられるメモリセルの一例を示す回路図。
【図１４】本発明の実施の形態におけるメモリに用いられるメモリセルの他の例を示す回路図。
【図１５】本発明の実施の形態において用いられるｎチャネル型電界効果トランジスタの、ソース−ドレイン領域間電流のゲート−ｐ型基板領域間電圧依存性をあらわす電気的特性、および、ソース−ドレイン領域間電流のソース−ドレイン領域間電圧依存性をあらわす電気的特性の概略図。
【図１６】本発明の回路において用いられるｎチャネル型電界効果トランジスタを、ゲート導体にPt、ゲート絶縁構造体に強誘電体SrBi2Ta2O9層と絶縁体Hf-Al-O層の2層構造を用いることによって実現した場合の、図１５の概略図に相当する電気的特性を実際に測定した結果を示すグラフ。
【図１７】本発明の実施の形態において用いられるｐチャネル型電界効果トランジスタの、ソース−ドレイン領域間電流のゲート−ｎ型基板領域間電圧依存性をあらわす電気的特性、および、ソース−ドレイン領域間電流のソース−ドレイン領域間電圧依存性をあらわす電気的特性の概略図。
【図１８】本発明の実施例１であるNOT論理回路とその前段の回路例。
【図１９】図１８のNOT論理回路の、前段の回路を制御する電源電圧印加のタイミングと、本段のNOT論理演算回路の入力電圧と出力電圧を示す波形図。
【図２０】本発明の実施例２であるNOT論理回路の回路図（その１）。
【図２１】本発明の実施例２であるNOT論理回路の回路図（その２）。
【図２２】本発明の実施例３であるNAND論理回路の回路図。
【図２３】本発明の実施例３であるNOR論理回路の回路図。
【図２４】本発明をCPUに適用した場合の実施例を示すブロック図。
【符号の説明】
【００５６】
11  ゲート導体
12  ゲート絶縁構造体
13  ｎ型ソース領域
14  ｎ型ドレイン領域
15  ｐ型基板領域
16  ゲート端子
17  ソース端子
18  ドレイン端子
19  ｐ型基板端子
21  第１非ヒステリシス曲線
22  第1ヒステリシス曲線
23  第2ヒステリシス曲線
31  ゲート導体
32  ゲート絶縁構造体
33  ｐ型ソース領域
34  ｐ型ドレイン領域
35  ｎ型基板領域  
36 ゲート端子
37  ソース端子
38  ドレイン端子
39  ｎ型基板端子
41  第2非ヒステリシス曲線
42  第3ヒステリシス曲線
43  第4ヒステリシス曲線
51  制御トランジスタ
52  メモリトランジスタ
53  第１ワード線
54  第２ワード線
55  ソース線
56  ビット線
61  メモリトランジスタ
62  ワード線
63  ソース線
64  ビット線
101  抵抗要素
102  スイッチ回路要素
103  制御端子
104  出力端子
105  入力端子
106  抵抗要素
107  スイッチ回路要素
108  制御端子
109  出力端子
110  入力端子
111  ｎチャネル型電界効果トランジスタ
112  ｐチャネル型電界効果トランジスタ
113  スイッチ回路要素
114、115  制御端子
116、117  スイッチ回路要素
118、119  制御端子
120  スイッチ回路要素
121、122  入力電圧
151、152  抵抗要素
181   演算レジスタ
182  演算回路
183  命令レジスタ
184  命令デコーダ
185  制御信号生成回路
186  汎用レジスタ
187  プログラムカウンタ
188  アドレス制御回路
189  バス
190  メモリ
191  入出力インタフェース
192  演算部
193  制御部
200、300、400  半導体集積回路
201、301、401  論理回路部
202、402  SRAM部
203、403  DRAM部
204、404  NVRAM部
【図１】
2006303293.tif 000003
【図２】
2006303293.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006303293.tif 000009
【図８】
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【図９】
2006303293.tif 000011
【図１０】
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【図１１】
2006303293.tif 000013
【図１２】
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【図１３】
2006303293.tif 000015
【図１４】
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【図１５】
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【図１６】
2006303293.tif 000018
【図１７】
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【図１８】
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【図１９】
2006303293.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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