(57)【要約】【課題】エンハンスメント型のＭＯＳ構造を有する半導体装置において、大きなリーク電流を発生させないようにする。【解決手段】エンハンスメント型トランジスタにおいて、ゲート電極１３下のチャネル領域に形成される高濃度Ｐ領域１７を、ソース領域１５ｂに接し、ドレイン領域１５ａに接しないようにする。このことによって、ドレイン領域１５ａと高濃度Ｐ領域１７間のＰＮ接合がなくなり、リーク電流を低減することができる。また、ドレイン領域１５ａと高濃度Ｐ領域１７との距離は、ドレイン領域１５ａに動作電圧が印可されたときに拡がる空乏層が、高濃度Ｐ領域１７の内部に拡がったとしても、空乏層内部の電界がアバランシェ降伏あるいはツェナー降伏を発生させる臨界電界に達しないような距離とする。これによりアバランシェ降伏あるいはツェナー降伏によるリーク電流の増大を抑制することができる。【選択図】図１
2006080548.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
この半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体領域における前記ゲート電極下のチャネル領域を挟んで前記半導体領域の表面に形成された第２導電型のソース領域、ドレイン領域と、
前記チャネル領域に形成され前記半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の高濃度領域とを備えたエンハンスメント型の半導体装置において、
前記高濃度領域は、前記ソース領域、前記ドレイン領域から離間して配置されていることを特徴とする半導体装置。
【請求項２】
前記高濃度領域は、実使用時の定格電圧が前記ドレイン領域に印加されるときに、前記ドレイン領域と前記半導体領域との間に形成されるＰＮ接合から前記半導体領域内に拡がる空乏層内部の電界が、アバランシェ降伏を発生させる臨界電界に達しない位置に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高濃度領域は、実使用時の定格電圧が前記ドレイン領域に印加されるときに、前記ドレイン領域と前記半導体領域との間に形成されるＰＮ接合から前記半導体領域内に拡がる空乏層内部の電界が、トンネル効果によるツェナー降伏を発生させる臨界電界に達しない位置に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記高濃度領域は、その端部が、実使用時の定格電圧が前記ドレイン領域に印加されるときに、前記ドレイン領域と前記半導体領域との間に形成されるＰＮ接合から前記半導体領域内に拡がる空乏層が、この高濃度領域の内部まで拡がらない位置に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記高濃度領域は、その端部が、実使用時の定格電圧が前記ドレイン領域に印加されるときに、前記ドレイン領域と前記半導体領域との間に形成されるＰＮ接合から前記半導体領域内に拡がる空乏層が到達しない位置に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記高濃度領域の端部と前記ソース領域、前記ドレイン領域の端部との間の領域は前記半導体領域の表面領域であることを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するエンハンスメント型の半導体装置に関し、例えばＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
従来、マスクＲＯＭを構成する際には、エンハンスメント型ＲＯＭトランジスタが用いられている。この場合、イオン注入により、ゲート電極を通過し、チャネル領域にイオンを到達させてしきい値を変化させるいわゆるイオン注入型ＲＯＭがよく用いられている。
【０００３】
このイオン注入型ＲＯＭをＮｃｈトランジスタで構成した場合の製造方法を図１６により説明する。
【０００４】
Ｎｃｈトランジスタの場合、Ｐ型のＳｉ単結晶基板１１を、例えば酸素ガス、あるいはＨ2Ｏと酸素ガスの混合ガス等の酸化性雰囲気で酸化してゲート酸化膜１２を形成し、その上に例えば高濃度のリンをドーピングした多結晶シリコンによりゲート電極１３を形成する（図１６（ａ））。
【０００５】
次に、後述するイオン注入時に注入されたイオンがゲート電極１３である多結晶シリコンをチャネリングしないように、シリコンの全面に非晶質の酸化膜、窒化膜といった膜１４を適当な厚さで形成した後、ドナー不純物（例えば、ひ素、リン、あるいは両方）を注入しドレイン領域１５ａ、ソース領域１５ｂを形成する（図１６（ｂ））。
【０００６】
その後、フォトレジスト１６を形成し、エンハンスメント型ＲＯＭとするために、例えばボロン、ＢＦ2等のアクセプタ不純物をチャネル領域に注入し、基板１１より高い不純物濃度の高濃度Ｐ領域１７をチャネル領域全面に形成する（図１６（ｃ））。
【０００７】
その後、全面に例えばＢＰＳＧ膜よりなる層間絶縁膜１８を形成し、ドレイン領域１５ａおよびソース領域１５ｂに達するように層間絶縁膜１８及びその下のゲート酸化膜１２の一部を開口し、コンタクト孔を形成する。さらに、アルミニウムなどの金属膜を蒸着、スパッタ、化学気相成長法等により成膜し、不要部を除去してドレイン電極１９ａおよびソース電極１９ｂを形成する（図１６（ｄ））。
【０００８】
以上により、エンハンスメント型ＲＯＭが形成される。このＲＯＭとしてのメモリ機能は、高濃度Ｐ領域１７の不純物濃度の設定により行われる。また、このエンハンスメント型ＲＯＭを動作させる場合には、例えば基板１１とソース電極１９ｂとを０Ｖに設定し、ドレイン電極１９ａを１〜５Ｖに設定する。すなわち、基板１１とソース電極１９ｂを同電位にし、ドレイン電極１９ａをそれより高電位に設定する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記のようにして構成されるエンハンスメント型ＲＯＭにおいて、ドレイン領域１５ａとチャネル領域の接する領域で、イオン注入をしない（高濃度Ｐ領域１７を形成しない）場合に比べ耐圧が低くなり、ドレイン領域１５ａから基板１１、あるいはソース領域１５ｂにリーク電流が発生するという問題が発生した。
【００１０】
この問題について本願発明者等が種々に検討したところ、高濃度のＮ型ドレイン領域１５ａと高濃度Ｐ領域１７によるＰＮ接合がドレイン領域１５ａとチャネル領域の間で形成され、ドレイン領域１５ａは基板１１に対して例えば１〜５Ｖ程度高い電圧が印加されるため、上記のＰＮ接合によりツェナー降伏あるいはアバランシェ（電子雪崩）降伏の作用が生じ、リーク電流が大きくなるものと考えられる。
【００１１】
なお、チャネル領域全面に形成される高濃度Ｐ領域１７の不純物濃度は、例えば、基板１１の不純物濃度が約１０16〜１０17／ｃｍ3、ドレイン領域１５ａ、ソース領域１５ｂの不純物濃度が約１０20／ｃｍ3の場合、１０18／ｃｍ3オーダーのものである。
【００１２】
従って、しきい値電圧を高くするためにチャネル領域の高濃度Ｐ領域１７の不純物濃度を高くする程、前述のごとくエンハンスメント型ＲＯＭでは、チャネル領域とドレイン領域１５ａ端部の間に大きなリーク電流が発生し、耐圧が低くなってしまう。また、消費電力も増大してしまう。
【００１３】
本発明は上記した問題に鑑みたもので、エンハンスメント型のＭＯＳ構造を有する半導体装置において、リーク電流を抑制することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、発明者らは、エンハンスメント型のＭＯＳ構造を有する半導体装置において、上記チャネル領域の高濃度Ｐ領域１７をドレイン側には形成せず、ゲート電極下からソース領域周辺に形成することを考案した。
【００１５】
しかしながら、ドレイン領域に高濃度Ｐ領域を形成しなくとも、高濃度Ｐ領域の端部がドレイン領域の端部に近いと、リーク電流が十分低下しないことが分かった。
【００１６】
これは、実際に、エンハンスメント型のＭＯＳ構造のトランジスタに動作電圧（例えば５Ｖ）を印加した際に、ドレイン領域とチャネル領域とのＰＮ接合から印加電圧に応じて空乏層が拡がり、その空乏層が高濃度Ｐ領域に達してその内部に伸びることになるが、高濃度領域の内部では不純物濃度が高濃度になることによって空乏層が伸びにくくなり、その状態になると空乏層領域内の電界強度の上昇が速まる。そして、実使用時の定格電圧であっても空乏層内の電界がアバランシェあるいはツェナー降伏を発せさせる臨界電界に達してしまい、リーク電流が発生すると考えられる。
【００１７】
従って、動作電圧が印可されたときに、ドレイン領域とチャネル領域とのＰＮ接合から延びる空乏層が、たとえ高濃度Ｐ領域に達して内部に伸びたとしても、空乏層内部の電界がアバランシェ降伏あるいはツェナー降伏を発生させる臨界電界に達しないような位置に高濃度Ｐ領域を形成するようにすればよい。
【００１８】
すなわち、請求項１に記載の半導体装置は、半導体領域上にゲート絶縁膜を介してゲート電極が形成され、ソース・ドレイン領域が形成されたＭＯＳ構造の半導体装置において、ソース・ドレイン領域間のチャネル領域にチャネル領域と同一導電型であって、このチャネル領域よりも高濃度の不純物濃度を有する高濃度領域を有し、この高濃度領域が、前記ソース・ドレイン領域から離間して配置されることを特徴とする。
【００１９】
そして、この高濃度領域が、実使用時の定格電圧が前記ドレインに印加されるときに、前記ドレイン領域と前記半導体領域との間に形成されるＰＮ接合から前記半導体領域内に拡がる空乏層内部の電界が、アバランシェ降伏を発生させる臨界電界、あるいはツェナー降伏を発生させる臨界電界に達しないような位置に設定することにより、たとえ空乏層が高濃度領域に達し、その内部に伸びたとしても、空乏層内部の電界がアバランシェあるいはツェナー降伏を発生させる臨界電界に達することはないから、アバランシェあるいはツェナー降伏によるリーク電流の増大を抑制することができる。
【００２０】
また、動作電圧が印加されるときに、ドレイン領域とチャネル領域とのＰＮ接合から伸びる空乏層が高濃度Ｐ領域内にまで伸びないように、高濃度Ｐ領域の位置を決定すれば、空乏層が、高濃度Ｐ領域に達したとしてもその内部に伸びないため、空乏層において、高濃度領域内に空乏層が伸びることによる電界強度の上昇を抑えることができる。従って、空乏層内の電界の上昇をより抑えることができるから、リーク電流の増大をより抑制することができる。
【００２１】
また、高濃度領域の端部の位置、あるいは高濃度領域の端部とドレイン領域の端部との距離を、定格電圧が印加される実使用時に、ドレイン領域と半導体領域との間に形成されるＰＮ接合から空乏層が高濃度領域に向かって拡がっても、空乏層が高濃度領域に到達しないように設定してもよい。この場合、定格電圧が印加されて空乏層が拡がったとしても、空乏層が高濃度領域に達しないのであるから、より確実に空乏層内部での電界強度の上昇を抑制し、リーク電流の増大を抑制することができる。
【００２２】
なお、高濃度領域が、ソース領域およびドレイン領域のいずれからも離間して形成されていることにより、ドレイン領域、ソース領域のいずれに、半導体領域に対して高い電位を印加しても大きなリーク電流が発生することはない。従って、リーク電流の増大を抑制することができる。
【００２３】
なお、ＭＩＳ型メモリとして用いた場合、待機時におけるリーク電流を抑制することができ、無駄な消費電力を抑制することができる。また、実使用時にオン状態にならないＭＩＳ型メモリとして用いることもできる。この場合、常にオフ状態のメモリとなるため、常に電流が流れないメモリとなる。従って、通常動作において、電流の流れることのないメモリとして、リーク電流を抑制することができるため、無駄な消費電力を抑制することができる。
【００２４】
なお、上記構造の製造方法としては、半導体領域上にゲート絶縁膜を介してゲート電極が形成され、ソース・ドレイン領域が形成されたＭＯＳ構造の半導体装置において、ソース・ドレイン領域間のチャネル領域に、このチャネル領域と同一導電型であって、このチャネル領域よりも高濃度の不純物濃度を有する高濃度領域をイオン注入により形成する際に、イオン注入のマスクを、ソース・ドレイン領域全てを覆うとともに、ゲート電極の所定領域までを覆うように形成するようにすることで実現できる。そして、前記イオン注入時の前記マスクの作用により、前記マスクで覆われない領域において、前記ゲート電極及び前記ゲート絶縁膜を通過する加速エネルギーで第１導電型の不純物がイオン注入されて、高濃度領域の端部を、前記ソース・ドレイン領域から離間して形成するとともに、実使用時の定格電圧が前記ドレイン領域に印加されるときに、前記ドレイン領域と前記半導体領域との間に形成されるＰＮ接合から前記半導体領域内に拡がる空乏層内部の電界が、アバランシェあるいはツェナー降伏を発生させる電界に達しないような位置に形成すればよい。また、前記イオン注入時のマスクの作用により、高濃度領域の端部を、実使用時の定格電圧が前記ドレイン領域に印加されるときに、前記ドレイン領域と前記半導体領域との間に形成されるＰＮ接合から前記半導体領域内に拡がる空乏層が前記高濃度領域内に伸びないような位置に、あるいは前記高濃度領域に到達しない位置に、容易に形成することもできる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に従って説明する。
【００２６】
図１は、本発明の第１実施例を示すものであり、エンハンスメント型トランジスタの１つである半導体記憶装置としてのＲＯＭの断面図を示すものである。
【００２７】
Ｐ型の半導体基板（あるいは基板に形成したＰウェル領域）１１の上にゲート酸化膜１２を有し、さらにその上に多結晶シリコンゲート電極１３を備えたＭＯＳトランジスタにおいて、アクセプタ不純物（例えばボロン）の注入により形成される高濃度Ｐ領域１７をソース領域１５ｂの近傍にのみ形成し、高濃度Ｐ領域１７がドレイン領域１５ａに接しない構成としている。
【００２８】
図１中のドレイン領域１５ａ、ソース領域１５ｂのそれぞれの周辺にある点線で示す領域は、ドレイン電圧を５Ｖ、ゲート電圧、ソース電圧および基板電圧を０Ｖにしたときの空乏層の拡がりを示すものである。ソース領域１５ｂ側に拡がる空乏層ｄｅｐ２は、あまり拡がらないが、ドレイン領域１５ａ側に拡がる空乏層ｄｅｐ１は、空乏層ｄｅｐ２よりも拡がっている。また、空乏層ｄｅｐ１は、ゲート電極１３下であって半導体基板１１表面において、高濃度Ｐ領域１７側へ伸びていることが分かる。
【００２９】
本実施例においては、高濃度Ｐ領域の端部を、実使用時における定格電圧（動作電圧）が印加されるとき、ドレイン領域１５ａとチャネル領域との間に形成されるＰＮ接合から伸びる空乏層が高濃度Ｐ領域１７に達し、その内部に伸びたとしても、空乏層内の電界がアバランシェあるいはツェナー降伏を発生させる臨界電界に達しないような位置に形成されている。
【００３０】
従って、動作電圧（例えば５Ｖ）が印加されても、空乏層内の電界がアバランシェあるいはツェナー降伏を発生させる臨界電界に達することはないから、それらによるリーク電流の増大を防止することができる。
【００３１】
よって、高濃度Ｐ領域１７の不純物濃度を高くしてしきい値電圧を高くした場合であっても、それによりチャネル領域とドレイン領域１５ａの端部の間には大きなリーク電流が発生せず、従来技術に比べて耐圧を大きくすることができる。尚、アバランシェ降伏となるかツェナー降伏となるかは、ドレイン領域１５ａと、このドレイン領域１５ａに接するチャネル領域あるいは高濃度Ｐ領域の不純物濃度によって変わる。すなわち、不純物濃度が高いとき、半導体のエネルギーバンドは大きく曲がり、電子が価電子帯から伝導帯に遷移してしまうトンネリング現象によって大量の電流が流れるようになる。この効果をトンネル効果といい、このトンネル効果による降伏をツェナー降伏という。また、不純物濃度があまり高くないときは、トンネリング現象を起こすようなエネルギーバンド状態となる前に、強い電界によって電子の衝突イオン化現象が発生することで大量の電流が流れるようになる。このような降伏をアバランシェ降伏という。また、アバランシェ降伏とツェナー降伏は、混在して発生することもある。
【００３２】
次に、上記エンハンスメント型トランジスタの製造方法を図２を用いて説明する。
【００３３】
図２（ａ）、（ｂ）に示す工程は、図１６（ａ）、（ｂ）に示すものと同じである。
【００３４】
図２（ｃ）の工程において、ゲート電極１３上の所定位置からドレイン領域１５ａをマスクとなるフォトレジスト１６で覆い、その後、アクセプタ不純物（例えば、ボロン）をイオン注入し、活性化のための熱処理を施すことにより、ゲート電極１３下の基板１１のソース近傍のみにアクセプタ不純物濃度の高い高濃度Ｐ領域１７を形成する。
【００３５】
このイオン注入のイオンドーズ量、加速電圧を適当に変え、高濃度Ｐ領域１７の濃度を所望の値に設定すれば、しきい値電圧を所望の値に設定できる。具体的にはイオンのプロジェクティドレンジＲｐ  がゲート酸化膜１２、ゲート電極１３と膜１４を通過する加速エネルギーに設定すると、再現性よくしきい値電圧を制御することが可能である。
【００３６】
すなわち、フォトレジスト１６にて覆われていない領域において、ゲート電極１３およびゲート酸化膜を通過させてイオン注入し、高濃度Ｐ領域１７を形成しているため、安定してしきい値をシフトさせることができるとともに、ゲート電極を通過させるようにしていることで、ソース側近傍のみに高濃度Ｐ領域を形成する場合であっても    イオン注入量を変更するだけで、容易にしきい値のシフト量を多くすることができる。これは、ゲート電極をマスクとしてイオン注入し、熱拡散によって高濃度Ｐ領域を形成する場合には非常に困難な点を解消できるものである。
【００３７】
このプロジェクティドレンジＲpは、イオン注入の注入深さを示す値であり、最も注入されたイオン量の多い深さを示すものである。従って、イオン注入される領域には、当然分布を有するものであり、深さ方向に対する広がり（標準偏差）をΔＲpとし、横方向に対する広がり（標準偏差）をΔＲpxとする。
【００３８】
従って、イオン注入の際には、このΔＲpやΔＲpxを考慮して、イオン注入の加速エネルギーやフォトレジストの位置あるいはイオン注入の注入角度を調節する必要がある。例えば、高濃度Ｐ領域の形成領域を変更する場合には、注入角度を変更してやれば、フォトレジストのパターンを変える必要がなくなることもある。
【００３９】
また、このときゲート電極１３上でフォトレジスト１６を被覆する距離（ドレイン領域端部からフォトレジスト端部までの距離）ｄとしては、ドレイン領域１５ａとチャネル領域との境界から加速エネルギーに対応する横方向広がり標準偏差ΔＲpx程度を考慮して、次のように設定する必要がある。
【００４０】
すなわち、ドレイン領域１５ａに動作電圧（例えば５．０Ｖ）が印可されたときに、ドレイン領域１５ａとＰ型の半導体基板１１との間に形成されるＰＮ接合から空乏層が拡がる。そして、この空乏層がたとえ高濃度Ｐ領域１７に到達したとしても、空乏層の伸びが高濃度Ｐ領域１７の端部にて停止し、空乏層が高濃度Ｐ領域１７の内部に拡がらないような距離とする必要がある。そうすることにより、高濃度Ｐ領域１７内部に空乏層が伸びることによる空乏層内部での電界強度の上昇を抑えることができるため、リーク電流の増大を抑制することができる。
【００４１】
また、空乏層が拡がってきても、上記動作電圧では高濃度Ｐ領域１７の端部に到達しないような距離であれば、より確実にリーク電流の増大を抑制することができる。尚、上記動作電圧は、特許請求の範囲でいう実使用時の定格電圧のことを表す。
【００４２】
具体的には多結晶シリコンで形成された厚さ３５０ｎｍのゲート電極１３と１００ｎｍの膜１４を通過させる場合は、距離ｄとしては０．０５μｍ以上が適当である。
【００４３】
また、ドレイン領域１５ａをフォトレジスト１６で覆いドレイン領域１５ａ近傍まで高濃度Ｐ領域１７が形成されないようにすることで、ドレイン領域１５ａから基板１１、あるいはソース領域１５ｂへのリーク電流の発生を防ぐことができる。
【００４４】
また、図３に示すように、マスクパターン（図中の点線で示す領域）のソース領域１５ｂ端からの距離ｘは０より大きい値を取り、ソース領域１５ｂとの重なりの度合いが減少しないようにする。この場合、レジストずれを考慮して余裕ある値にする。それにより、レジストずれによるしきい値電圧のばらつきを抑制でき、比較的安定した値を得ることができる。
【００４５】
その後、フォトレジスト１６を取り除き、全面に例えばＰＳＧ、ＢＰＳＧ膜等の層間絶縁膜１８を例えば化学気相成長法、スパッタ法、蒸着法等により形成し、ドレインおよびソース電極となる部分を開孔してアルミニウムなどの金属を蒸着し不要部を除去してドレイン電極１９ａおよびソース電極１９ｂを形成する（図２（ｄ））。
【００４６】
以上により、図１に示したエンハンスメト型トランジスタが製造される。
【００４７】
図４に、高濃度Ｐ領域を形成する際のフォトレジスト１６の覆う位置を変化させてイオン注入した際のしきい値電圧の変化とリーク電流の変化を示す。
【００４８】
図４（ａ）は、フォトレジスト１６の位置を変化させるとき、ドレイン領域１５ａの端部と高濃度Ｐ領域１７の端部との距離ｄが変化することを示す模式図である。尚、今回のサンプルは、高濃度Ｐ領域１７は、ドーズ量が１．５×１０14ｃｍ-2で、加速電圧が１４５ｋｅｖにてボロンイオンを注入して形成することで、不純物濃度が４．５×１０18ｃｍ-3の不純物濃度に設定されている。また、ゲート電極長を１．０μｍに形成したものであるが、実際には、ドレイン領域１５ａとソース領域１５ｂは、横方向の拡散により、それぞれ０．１μｍ程度ゲート電極１３下に拡散しているため、実効チャネル長に対応する実質的なゲート電極長は、０．８μｍとなる。図４（ａ）の模式図では、実効チャネル長に対応する実質的なゲート電極長を図示したものである。従って、図４（ｂ）に示すグラフの０．４μｍの位置が実質的なゲート電極の中央になる。
【００４９】
図４（ｂ）は、フォトレジスト位置を変化させて形成したサンプルにおいて、ドレイン領域１５ａにＲＯＭの動作電圧と同じ５Ｖの電圧を印可したときに、しきい値電圧およびリーク電流がどのように変化するかをシミュレーションデータと実測データにて表したグラフである。尚、グラフ中で、シミュレーション結果は点線で示し、実測値は黒丸で示す。また、実測値はサンプル数ｎ＝５のときの平均値である。また、イオン注入時の横方向への拡がりは、フォトレジスト１６の端部に対して約０．１μｍだけドレイン領域側に拡がる。
【００５０】
図４（ｂ）で、グラフの横軸であるフォトレジスト位置において、０μｍの位置は、図４（ａ）に示すフォトレジスト１６がドレイン領域１５ａ側のゲート電極端に位置するときであり、この状態でイオン注入すると、高濃度Ｐ領域１７は、不純物イオンの横方向の拡がりにより、ドレイン領域１５ａに十分に接することになる。
【００５１】
図４（ｂ）のグラフから、シミュレーション結果及び実測値の両方において、フォトレジスト１６の位置が０．２μｍよりも小さくなると、（高濃度Ｐ領域１７がドレイン領域１５ａに近づくと）急激にリーク電流が増大することが分かる。これは、ドレイン領域１５ａ側から伸びる空乏層が、高濃度Ｐ領域１７に達し、その高濃度Ｐ領域１７の内部に空乏層が拡がり、空乏層内部での電界強度が高まることによって、アバランシェあるいはツェナー降伏を発生させる臨界電界に達してしまい、リーク電流が増大するものと考えられる。
【００５２】
このグラフから高濃度Ｐ領域は、ドレイン領域１５ａから所定距離だけ離す必要があることが分かる。その所定距離は、動作電圧がドレイン領域１５ａに印加されたとき、ドレイン領域１５ａから拡がる空乏層が高濃度Ｐ領域に到達して、その内部に空乏層が拡がったとしても、空乏層内の電界が臨界電界に達しないような距離に設定されていることが必要である。
【００５３】
しかしながら、動作電圧が印加されたとき、ドレイン領域１５ａ側から伸びる空乏層が高濃度Ｐ領域内部に伸びてしまうと、電界強度の上昇が速まり、空乏層内部の電界が臨界電界に達しやすくなり、アバランシェ降伏やツェナー降伏によるリーク電流の発生する可能性が高くなる。
【００５４】
従って、動作電圧が印加されたときに、ドレイン領域１５ａ側から伸びる空乏層が高濃度Ｐ領域に到達したとしても、その内部に空乏層が拡がらないような距離にすれば、空乏層が高濃度Ｐ領域内に拡がることによって生じる電界強度の上昇を抑制することができ、アバランシェ降伏やツェナー降伏によるリーク電流がより発生しにくくなる。その結果、リーク電流の増大を確実に抑制することができることになる。
【００５５】
さらに、その距離を空乏層が高濃度Ｐ領域に到達しないようにすれば、動作電圧が印加されても、半導体基板１１におけるチャネル領域内部にしか空乏層が伸びないため、高濃度Ｐ領域による空乏層内の電界強度の上昇を確実になくすことができ、従って、空乏層内の電界がアバランシェあるいはツェナー降伏を発生させる臨界電界に達する可能性がさらに低下することになり、リーク電流の増大をさらに確実に抑制することができる。
【００５６】
図５には、図４（ａ）に示すようなサンプルのうち、フォトレジスト１６の位置を図４（ｂ）に示す０．５μｍの位置、すなわち、実質的なゲート電極中心（０．４μｍ）よりも０．１μｍだけソース領域１５ｂ寄りに設定して高濃度Ｐ領域を図４（ａ）に示すものと同じ条件にて作成したサンプルによる、しきい値電圧特性（図５（ａ））とリーク電圧特性（図５（ｂ））を示す。尚、このとき、ドレイン領域１５ａと高濃度Ｐ領域との距離ｄは、イオン注入されたボロンイオンが横方向に０．１μｍ拡がるため、０．４μｍとなる。
【００５７】
図５（ａ）は、ゲート電圧を変化させたときのドレイン電流を表したグラフである。図５（ａ）から、しきい値電圧は、高濃度Ｐ領域を形成する前は、しきい値電圧Ｖｔ  が０．８Ｖであったものが、高濃度Ｐ領域を形成した後には、しきい値電圧がＶｔ  が８Ｖとメモリとして十分機能することが分かる。
【００５８】
図５（ｂ）は、ゲート電極には電圧を印可しない状態で、ドレイン電圧を変化させたときにドレインから流れる電流、即ちリーク電流を表したグラフである。図５（ｂ）から、リーク電流（ドレイン電流）は、同じ条件で、ドレイン領域１５ａまで高濃度Ｐ領域を形成した従来のサンプルでは、動作電圧の５Ｖ付近でリーク電流が、１×１０-9〜１×１０-6Ａと非常に大きいのに対し、本実施例のサンプルでは動作電圧の５Ｖでは、リーク電流が１×１０-11  程度と非常に小さいことが分かる。そして、ドレイン電圧が１０Ｖ程度までリーク電流を低く抑えることができる。また、ソース領域１５ｂの近傍に高濃度Ｐ領域を形成する場合（図５（ｂ）中の「イオン注入有り」）と、高濃度Ｐ領域を形成しない場合（図５（ｂ）中の「イオン注入無し」）とでは、リーク電流の程度がほとんど同じであり、本実施例のサンプルは、リーク電流が非常に小さく抑えられていることが良く分かる。
【００５９】
また、図６に従来のエンハンスメント型ＲＯＭと本実施例のエンハンスメント型ＲＯＭのリーク特性評価結果を示す。このＲＯＭのしきい値電圧は１１Ｖである。従来技術ではリーク電流が１ｍＡ程度流れメモリとしては使用不可能であるのに対し、本実施例ではリーク電流が１０ｐＡ以下のレベルであり、実用上リーク電流は全く問題はない。
【００６０】
図７，８に上述したような本実施例のエンハンスメント型トランジスタをＮＯＲ型ＲＯＭに用いたものを示す。
【００６１】
図７は、ＮＯＲ型ＲＯＭの平面パターン図の一部を示すものである。ＮＯＲ型ＲＯＭは、ソース領域を共通としてトランジスタが接続されており、ＣＳは共通ソース領域であり、Ｓｃ  はソース引き出し電極である。また、ｄ１ａ〜ｄ１ｅ，ｄ２ａ〜ｄ２ｅは各ドレイン領域を表し、Ｄ1a〜Ｄ1e，Ｄ2a〜Ｄ2eは各ドレイン引き出し電極を表す。また、ｇ1  ，ｇ2  はゲート電極を表し、Ｇ1  ，Ｇ2  はそれぞれゲート引き出し電極を表す。また、各引き出し電極の中にある四角形の領域は、各引き出し電極と、ドレイン領域、共通ソース領域、ゲート電極とのコンタクト領域を表す。
【００６２】
そして、図中に示す１７が上記実施例の高濃度Ｐ領域に対応する。この高濃度Ｐ領域１７は、共通ソース領域側のみに形成されており、また、図３に示すパターンと同様に、ゲート電極ｇ１  に接している共通ソースＣＳのソース領域端よりも大きくなるようにｘが設定されている。
【００６３】
図８は、図７に示すパターン図のＡ−Ａ’断面図を示すものであり、ゲート電極ｇ１  側のトランジスタにおいて、共通ソース領域ＣＳ近傍のみに高濃度Ｐ領域１７が形成されている。尚、このＲＯＭにおいては、電界緩和のために、ドレイン領域やソース領域よりも不純物濃度の低いＬＤＤ領域が、ソース領域およびドレイン領域よりもゲート電極下に位置するように形成されている。実使用時にいては、ドレイン領域に動作電圧５Ｖが印可され、共通ソース領域および基板Ｓｕｂは、グランド電位とされる。このとき、ゲート電極ｇ1  に読み出し電圧が印可されたとしても、高濃度Ｐ領域１７によって、しきい値電圧が高められているので、ドレイン領域ｄ1bと共通ソース領域ＣＳとの間にはチャネルが形成されないため、電流は流れず、ドレイン領域ｄ1bの電位は５Ｖのままである。一方、ゲート電極ｇ2  に読み出し電圧が印可されると、共通ソース領域ＣＳのゲート電極ｇ2  側には高濃度Ｐ領域１７は存在していないため、ドレイン領域ｄ2bと共通ソース領域ＣＳとの間にチャネルが形成されて電流が流れ、ドレイン領域ｄ2bは、ほぼグランド電位となる。
【００６４】
図９に本発明の第２実施例を示す。
【００６５】
この第２実施例においては、ドレイン領域１５ａ、ソース領域１５ｂいずれにも高濃度Ｐ領域１７が接しないようにしたものである。なお、図９は、図２（ｃ）の工程に対応する部分を示している。
【００６６】
この図９に示す工程により得られるエンハンスメト型ＲＯＭにおいては、ドレイン領域１５ａ、ソース領域１５ｂのいずれに、基板１１に対して高い電位を印加しても高いリーク電流が発生することはない。また、ソースとドレインを逆に使用できるため、回路設計上自由度が向上するという特徴を有している。
【００６７】
図１０に本発明の第３実施例を示す。この第３実施例は、上記第１実施例に対し、しきい値電圧を上昇させるためのイオン注入を斜め方向（注入角θとして４５度程度を用いる）から行い、高濃度Ｐ領域１７を形成したものである。なお、図１０は、図２（ｃ）の工程に対応する部分を示している。
【００６８】
この場合、イオン注入の際の加速電圧（あるいは加速エネルギー）を調節して、つまり、ゲート電極１３の側面１３１から注入されたイオンが主にチャネル領域に到達し、ゲート電極１３の上面１３２から注入されたイオンはチャネル領域には到達しないように設定すれば、ソース領域１５ｂの近傍のみにイオンが到達し、第１実施例と同様の効果が得られる。
【００６９】
図１１を用いて、イオン注入における加速電圧の調節方法の考えを示す。
【００７０】
イオン注入の注入深さは、一般にプロジェクティドレンジＲp  で表される。しかしながら、注入されるイオンは深さ方向に対して分布があり、その標準偏差をΔＲp  とすると、例えば今回のように、ゲート電極上面から注入されるイオンは、基板のチャネル領域には到達せず、ゲート電極の側面から注入されるイオンは、チャネル領域に到達するというように、イオンの注入深さを厳密に考える場合には、この標準偏差分を考慮して加速エネルギーを設定する必要がある。
【００７１】
そのときの注入深さをＲp  ＋ｎΔＲp  とする。ただし、ｎ＞０であり、この式は、プロジェクティドレンジの標準偏差ΔＲp  のｎ倍を含めて注入深さを考えるようにしたものである。また、上式で標準偏差の何倍まで考慮するかは、要求されるトランジスタ特性から考えればよい。
【００７２】
図１１（ａ）に示すように、基板Ｓｕｂに対して斜めからイオン注入する場合、基板Ｓｕｂ対して垂直な方向とのなす角を注入角θとし、図１０のゲート酸化膜１２とゲート電極１３および膜１４の厚さの和をｔとすると、ゲート電極の角部Ｅｄ（図１０では膜１４の角部Ｅｄ）から注入角θ方向に見た基板までの幾何学的距離はｔ／ｃｏｓ  θとなる。
【００７３】
図１１（ｂ）に示すように、注入深さがＲp  ＋ｎΔＲp  ＞ｔ／ｃｏｓ  θのときは、ゲート電極の側面からだけでなく、ゲート電極上面から注入されるイオンもゲート電極を通過して、基板Ｓｕｂに達することになる。
【００７４】
また、図１１（ｃ）に示すように、注入深さがＲp  ＋ｎΔＲp  ＝ｔ／ｃｏｓ  θのときは、ゲート電極の上面から注入されたイオンは、ちょうど基板Ｓｕｂの表面に到達してしまう。
【００７５】
そこで、図１１（ｄ）に示すように、Ｒp  ＋ｎΔＲp  ＜ｔ／ｃｏｓ  θとすれば、ゲート電極上面から注入されたイオンはゲート電極中のみに注入されることになり、基板Ｓｕｂの表面に達することはない。従って、この条件で斜めイオン注入を行うことが要求される。
【００７６】
このような斜めイオン注入を行うことにより、高濃度Ｐ領域１７は図に示すようにソース領域１５ｂ近傍に形成され、ドレイン領域１５ａへの拡がり抑えることができるため、高濃度Ｐ領域１７がドレイン領域１５ａに接することが一層なくなる。従って、ゲート電極１３の幅をより狭めることができ、よって、トランジスタの小型化が図れることになる。
【００７７】
また、上記第１実施例では、フォトレジスト１６の位置により、ドレイン領域１５ａと高濃度Ｐ領域１７との位置関係を決定するものであるため、フォトレジストのゲート電極上での位置精度が要求されるが、本実施例によれば、ゲート電極１３の上面がフォトレジスト１６に代わるマスクとなるわけであるから、フォトレジストのゲート電極上での位置精度は要求されない。ドレイン領域１５ａが完全に覆われるようにすればよい。
【００７８】
さらに、図１０ではフォトレジスト１６がドレイン領域１５ａとゲート電極１３上の一部に被覆された例を示している。しかしながら、イオン注入する領域が一方向に決まっている場合で、しかも高濃度Ｐ領域１７がドレイン拡散深さより深くならない場合、あるいはドレイン領域にイオン注入されない条件に設定可能な場合はフォトレジスト１６を設ける必要はない。
【００７９】
また、第１実施例と同一のしきい値を実現する際、注入するイオンの加速エネルギーを第１実施例に比べて小さくすることができるため、注入されたイオンによるゲート酸化膜１２への損傷を低減することが可能になる。
【００８０】
図１２に本発明の第４実施例を示す。
【００８１】
この第４実施例は、上記第３実施例と同様に、イオン注入を斜め方向から行い、高濃度Ｐ領域１７を形成したものである。なお、図１２は、図２（ｃ）の工程に対応する部分を示している。
【００８２】
第３実施例と異なる点は、ゲート電極１３がポリシリコン部１３ａとタングステンシリサイド（ＷＳｉ2  ）部１３ｂとの積層構造になっている点である。
【００８３】
ＷＳｉ2  はシリコンに比べプロジェクティドレンジが小さい。例えば、ＷＳｉ2  におけるプロジェクティドレンジをＲp(WSi2)  、シリコンのプロジェクティドレンジをＲp(Si)  とすると、ボロンイオン（Ｂ＋  ）を１００ｋｅｖの加速エネルギーで注入する場合、Ｒp(WSi2)  ＝１４４０Åとなり、Ｒp(Si)  ＝２９６８Åとなる。つまり、Ｒp(WSi2)  は、Ｒp(Si)  の１／２程度である。すなわち、同じ加速エネルギーであれば、ボロンイオンは、ＷＳｉ2  の中では、シリコン中を通過するときの１／２の距離しか侵入しないことになる。従って、ゲート電極１３の側面のみを通過してイオン注入する際には、ＷＳｉ2  がイオン注入時のイオン注入阻止領域となり、ゲート電極の上面からのイオンが基板に注入されることを確実に防止できる。
【００８４】
さらに、ゲート電極の側面においてもポリシリコンの側面１３１ａから注入されるイオンは、基板表面に到達できたとしても、ＷＳｉ２  の側面１３１ｂを通過するイオンは、基板表面に達することはない。従って、ゲート電極の側面の下半分から注入されるイオンのみ基板表面に到達することができるため、高濃度Ｐ領域１７を、よりソース領域１５ｂの近傍に形成することが可能となる。
【００８５】
よって、かなりの微細化が進んでも実施例１で示したようなリーク電流の増大を抑制する構造として対応できる。
【００８６】
このことは、単に本発明のしきい値電圧を調節するための高濃度Ｐ領域を形成するための製法にとどまらず、例えば図８に示したソース領域及びドレイン領域と同じ導電型で、電界を緩和させるためのＬＤＤ領域を形成する際にも有効である。さらには、ソース領域やドレイン領域を形成する場合にも実効チャネル長を精度よく形成する上で有効な製法となる。
【００８７】
つまり、ゲート電極の側面を通過させるようなイオン注入を行い、ゲート電極下に配置される不純物領域を形成するときに、微細化に伴って、不純物領域の端部の位置精度をより高めることが要求される場合には、図１２のＷＳｉ2  の側面１３１ｂにて、プロジェクティドレンジを急激に変化させることができるため、不純物領域の端部を精度良く形成することができる。これによって、例えばしきい値ばらつきを抑制する効果が得られる。
【００８８】
すなわち、第３実施例のように加速電圧によりプロジェクティドレンジを調整する場合には、ゲート電極の膜厚ばらつき、注入されるイオンに与えられる加速エネルギーのばらつき、ゲート電極の膜質の微妙な変化等の理由により、たとえ加速電圧を調節したとしても、形成される高濃度Ｐ領域の端部の分布はそれなりに大きくなってしまう。それを本実施例のようにゲート電極の表面あるいは途中で、同じ加速電圧であればプロジェクティドレンジが異なる部材を設けることにより、その部材を境にイオン注入されるチャネル領域と、イオン注入されない領域とが明確に分かれることになる。単にイオン注入の横方向の拡がりだけを考えればよい。従って、高濃度Ｐ領域の端部を精度良く形成することができるのである。また、第３実施例同様、フォトレジスト１６の位置精度は要求されず、フォトレジストを形成する必要のある場合（第３実施例で説明している場合のことを言う）、ドレイン領域１５ａが完全に覆われるような精度で十分である。
【００８９】
また、ＷＳｉ2  は、金属化合物であるため、ゲート電極の抵抗値を低下させる効果もある。
【００９０】
以上をまとめると、上述のようにゲート電極を積層構造にして、上層部に金属化合物を用いることは、単にゲート電極の抵抗値を低下させるのみではなく、注入される不純物を基板表面に到達しないようにすることができるため、第３実施例のようにエネルギーのみで通過させるイオン注入をするときに比べ、より高精度に不純物領域の端部の位置決めが可能となる効果がある。
【００９１】
また、上記効果を得るためには、積層構造のゲート電極を必ずしもポリシリコンとＷＳｉ2  との積層構造にする必要はなく、上層部が下層部よりも重い原子量を含む材料を用いればよい。これは、イオン注入される不純物は、原子量の軽い領域を通過するときよりも原子量の重い領域を通過するときの方が散乱されやすく、プロジェクティドレンジが小さくなるためである。また、電極としての性質を考えれば抵抗値の低い金属材料を用いるとよい。
【００９２】
また、ゲート電極の下層部がシリコン系の材料からなるときは、イオン遮断層となるゲート電極の上層部として、シリコンよりも原子量が重く、シリサイドを形成するような材料を用いることができる。例えば、ＷＳｉ2  ，ＭｏＳｉ2  ，ＴｉＳｉ2  ，ＣｏＳｉ2  等がある。これらＷ，Ｍｏ，Ｔｉ，ＣｏはＳｉよりも原子量が重いため、注入されたイオンの侵入を抑制する能力が高い。他にもＳｉよりも原子量の重い金属であればイオン遮断層となるゲート電極の上層部として適用可能である。
【００９３】
次に、図１３及び図１４を用いて図１２に示す半導体装置の製造方法に関連した製造工程を示す。
【００９４】
図１３（ａ）の工程において、Ｐ型Ｓｉ基板（あるいはＰウェル）１１を用意し、ゲート酸化膜１２を形成する。次にゲート電極を形成するために、ポリシリコン１３ａを堆積する。その後、図１３（ｂ）の工程において、ポリシリコン１３ａの上部にイオン遮断層として例えばＷＳｉ2  からなるシリサイド（金属珪化物）層１３ｂをスパッタ蒸着法、またはＣＶＤ法にて形成する。その後、図１３（ｃ）の工程において、異方性エッチングを行いポリシリコン１３ａとシリサイド層１３ｂとをパターニングし、ゲート電極１３’としてのポリサイド（金属珪化物とポリシリコンの２層構造）が形成される。その後、図１３（ｄ）の工程において、必要に応じて酸化膜１４を形成する。その後、Ｎ型不純物であるヒ素あるいはリンあるいはその両方をイオン注入してドレイン領域１５ａ、ソース領域１５ｂを形成する。
【００９５】
次に、図１４（ａ）の工程において、フォトレジスト１６を形成した状態で、ＲＯＭデータ書き込み、すなわち、しきい値を上昇させるためのボロンのイオン注入を行う。この場合、ボロンイオンの入射角度、加速電圧（加速エネルギー）、ドーズ量の関係により、確実にドレイン領域１５ａの端部から、第１実施例で説明したような所定距離を隔てて高濃度Ｐ領域１７を形成できる。また、ソース領域１５ｂからの距離、濃度を所望の値にすることで、しきい値電圧を所望の値に設定することができる。その後、図１４（ｂ）の工程において、フォトレジスト１６を剥離し、全面に例えばＰＳＧ、ＢＰＳＧ膜等の層間絶縁膜１８を例えば化学気相成長法、スパッタ法、蒸着法等により形成し、ドレインおよびソース電極となる部分を開孔してアルミニウムなどの金属を蒸着し不要部を除去してドレイン電極１９ａおよびソース電極１９ｂを形成する。
【００９６】
また、シリサイド層１３ｂを形成する別の方法を図１５に示す。これは、サリサイドプロセスを表すものである。図１５（ａ）の工程において、Ｐ型半導体基板（あるいはＰ型ウェル領域）１１上にゲート酸化膜１２及びゲート電極の一部となるポリシリコン１３ａをパターニングした状態で、スパッタ法あるいはＣＶＤ法により酸化膜等の絶縁膜を全面に堆積し、エッチバックを行うことにより、ポリシリコン１３ａの側面にサイドウォール２０を形成し、その後、イオン注入を行い、ドレイン領域１５ａ及びソース領域１５ｂを形成する。
【００９７】
その後、図１５（ｂ）の工程において、Ｗ，Ｍｏ，Ｔｉ，Ｃｏ等のシリコンよりも原子量の重い金属材料２０を全面にスパッタ蒸着法で成膜する。その後、図１５（ｃ）の工程において、熱処理を行うことで、ポリシリコン１３ａ、ドレイン領域１５ａ、ソース領域１５ｂの上部に反応層２２，２３ａ，２３ｂが形成される。その後、図１５（ｄ）の工程において、選択ウェットエッチングにより金属材料２０の未反応領域を除去し、その後の熱処理によりポリシリコン１３ａ上にシリサイド層１３ｂが形成される。また、同時にドレイン領域１５ａ、ソース領域１５ｂ上にもシリサイド層２４ａ，２４ｂが形成される。その後の工程は、図１４と同様の工程であり、省略する。
【００９８】
図１３、１４あるいは図１５に示されるエンハンスメント型ＲＯＭの形成方法においては、イオン遮断層となるシリサイド層１３ｂによりほぼ完全にゲート電極上面から注入されるイオンの侵入を阻止することができる。これにより、ばらつきが少なく、確実で、安定したしきい値電圧の設定が可能となる。そして、イオン遮断層となるシリサイド層１３ｂの存在により、高濃度Ｐ領域の端部を高精度に所望の位置に設定できるため、ゲート電極幅が０．５μｍ程度まで微細化が進んでも、リーク電流の増大を抑えつつ、しきい値電圧を所望の値まで上昇させることが可能となる。また、図示していないＬＤＤ構造を形成する際や、単にソース領域、ドレイン領域を形成する際にも、同様のことがいえる。
【００９９】
また、上記した種々の実施例では、エンハンスメント型トランジスタをＮｃｈトランジスタで構成するものを示したが、導電型を全て逆にし上記のエンハンスメント型トランジスタをＰｃｈトランジスタで製造しても全く同様の効果が実現できる。
【０１００】
この場合、構造としては図１と同じになり、Ｐ型のソース、ドレイン領域に対し、チャネル領域に高濃度Ｎ領域が形成される。このようにＰｃｈトランジスタとした場合には、ドレイン領域がマイナス側で大きな電圧が印加されるため、ドレイン領域と高濃度Ｎ領域が接していると、その間のＰＮ接合によりリーク電流の問題が生じる。従って、高濃度Ｎ領域は、図１に示すものと同様、ドレイン領域と離間して形成される。
【０１０１】
すなわち、高濃度Ｐ（あるいはＮ）領域は、ドレイン領域側あるいはソース領域側に形成されるＰＮ接合のうち、通常動作においてより大きい逆バイアスが印加されるＰＮ接合から離間して形成されるものである。
【０１０２】
なお、上記した実施例では、本発明に係る半導体装置をＲＯＭに適用するものについて示したが、他の半導体記憶装置（例えばＥＰＲＯＭなどの２層ゲート電極構造のメモリ）にも適用が可能であるだけでなく、ロジック回路で用いられるＭＯＳ構造の半導体装置においても同様に適用し得るものである。
【０１０３】
また、上記種々の実施例では、基板（Ｐ型半導体基板）にトランジスタを形成しているが、半導体基板に形成した、いわゆるウェル領域に形成しても良い。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施例に係るＮＯＲ型ＲＯＭにおけるエンハンスメント型トランジタの断面図である。
【図２】図１に示すエンハンスメント型トランジタの製造方法を示す工程図である。
【図３】マスクパターンの配置を説明するための説明図である。
【図４】（ａ）は、エンハンスメント型トランジスタの断面図である。（ｂ）は、高濃度Ｐを形成するときのマスク位置を変化させたときのしきい値あるいはリーク電流を表すグラフである。
【図５】（ａ）は、従来と第１実施例のものとのしきい値評価結果を示すグラフである。（ｂ）は、従来と第１実施例のものとのドレイン電圧を変化させたときのリーク電流を表すグラフである。
【図６】従来と第１実施例のものとのリーク特性評価結果を示すグラフである。
【図７】ＮＯＲ型ＲＯＭの平面パターンを示す図である。
【図８】図７のＮＯＲ型ＲＯＭのＡ−Ａ’断面図である。
【図９】本発明の第２実施例を示す一工程図である。
【図１０】本発明の第３実施例を示す一工程図である。
【図１１】プロジェクティドレンジと注入深さを表す図である。
【図１２】本発明の第４実施例を示す一工程図である。
【図１３】本発明の第４実施例を示す工程図である。
【図１４】本発明の第４実施例を示す工程図である。
【図１５】本発明の第４実施例を示す工程図である。
【図１６】従来のＲＯＭにおけるエンハンスメント型トランジタの製造方法を示す工程図である。
【符号の説明】
【０１０５】
１１    半導体基板
１２    ゲート酸化膜
１３    ゲート電極
１５ａ    ドレイン領域
１５ｂ    ソース領域
１７    高濃度Ｐ領域
１３ａ    ポリシリコン
１３ｂ    シリサイド層
ｄ    ドレイン領域と高濃度Ｐ領域との距離
【図１】
2006080548.tif 000003
【図２】
2006080548.tif 000004
【図３】
2006080548.tif 000005
【図４】
2006080548.tif 000006
【図５】
2006080548.tif 000007
【図６】
2006080548.tif 000008
【図７】
2006080548.tif 000009
【図８】
2006080548.tif 000010
【図９】
2006080548.tif 000011
【図１０】
2006080548.tif 000012
【図１１】
2006080548.tif 000013
【図１２】
2006080548.tif 000014
【図１３】
2006080548.tif 000015
【図１４】
2006080548.tif 000016
【図１５】
2006080548.tif 000017
【図１６】
2006080548.tif 000018