(57)【要約】【課題】リークパスの形成を防止できる半導体記憶装置を提供する。【解決手段】入力保護回路は、Ｐ型半導体基板７１１と、そのＰ型半導体基板７１１の表面に形成されたＰ+型ウェル領域７２０と、Ｐ+型ウェル領域７２０と電気的に接続するとともにＰ+型ウェル領域７２０よりも深くなるようにＰ型半導体基板７１１の表面に形成されたＰ-型ウェル領域７１３と、Ｐ-型ウェル領域７１３を覆うようにＰ型半導体基板７１１の表面に形成されたＮ-型ウェル領域７１４とを含んでいる。【選択図】図４１
2006279073.tif 000002
【特許請求の範囲】
【請求項１】
入力保護回路を備えた半導体記憶装置であって、
前記入力保護回路は、
主表面を有する第１導電型の半導体基板と、
前記半導体基板の主表面に形成された第１導電型の第１の不純物領域と、
前記半導体基板の主表面に、前記第１の不純物領域と電気的に接続するとともに、前記第１の不純物領域よりも深くなるように形成された第１導電型の第１のウェル領域と、
前記半導体基板の主表面に、前記第１のウェル領域を覆うように形成された第２導電型の第２のウェル領域とを含む、半導体記憶装置。
【請求項２】
前記第１のウェル領域の不純物濃度は前記第１の不純物領域の不純物濃度よりも低い、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のウェル領域は前記第１の不純物領域を覆うように形成されている、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のウェル領域は前記第１の不純物領域の一部のみを覆うように形成されている、請求項１に記載の半導体記憶装置。
【請求項５】
前記第２のウェル領域には、前記半導体記憶装置に外部から印加される第１および第２の電源電位のうちの少なくともいずれかの電位が印加される、請求項１に記載の半導体記憶装置。
【請求項６】
前記第２のウェル領域には、前記半導体記憶装置に外部から印加される第１および第２の電源電位のうちの高い電位以上の電位と、前記外部から印加される第１および第２の電源電位のうちの低い電位以下の電位とのうちの少なくともいずれかの電位が印加される、請求項１に記載の半導体記憶装置。
【請求項７】
前記第１の不純物領域は、外部信号入力ノード、外部電源入力ノードおよび外部信号出力ノードのうちのいずれかを構成する、請求項１〜６のうちのいずれかに記載の半導体記憶装置。
【請求項８】
前記半導体基板の主表面には前記第１の不純物領域を挟むようにトレンチ分離からなる素子分離領域が形成されている、請求項１〜７のうちのいずれかに記載の半導体記憶装置。
【請求項９】
前記第１のウェル領域の主表面には前記第１の不純物領域を挟むようにトレンチ分離からなる素子分離領域が形成されており、
前記第１のウェル領域は、前記素子分離領域の底面および両側面を覆うように形成されている、請求項１〜７のうちのいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体基板の表面に設けられたウェル領域の構造に関する。
【背景技術】
【０００２】
図５３は、従来の周辺回路領域とメモリセル領域とを有する半導体記憶装置の断面図を示す。図５３を参照して、Ｐ型の半導体基板１０１の主表面上にはｎ型ウェル１０３と１０５とが所定の間隔を隔てて形成されている。ｎ型ウェル１０３の主表面上の所定領域にはＰ型ＭＯＳ電界効果トランジスタ（以下、「ＦＥＴ」という。）が形成されている。ｎ型ウェル１０５の主表面上の所定領域にはＰ型ＭＯＳＦＥＴが形成されている。一方、ｎ型ウェル１０３とｎ型ウェル１０５との間に位置する半導体基板１０１の主表面上にはｎ型ＭＯＳＦＥＴが形成されている。以上の２個のＰ型ＭＯＳＦＥＴと１個のｎ型ＭＯＳＦＥＴとによって周辺回路領域が構成されている。
【０００３】
また、周辺回路領域とは素子分離絶縁膜１０７によって隔てられた位置に、半導体基板１０１の主表面上の所定領域に直接、ｎ型ＭＯＳＦＥＴが形成されている。そのｎ型ＭＯＳＦＥＴの一方のソース／ドレイン領域に接続するようにトレンチタイプキャパシタが形成されている。そのｎ型ＭＯＳＦＥＴと、トレンチタイプキャパシタとによってメモリセル領域が構成されている。
【０００４】
また、半導体基板１０１、ｎ型ウェル１０３、およびｎ型ウェル１０５にはそれぞれ電位を固定するための不純物領域１０１ａ、１０３ａおよび１０５ａが形成されている。
【０００５】
さらに、半導体基板１０１の主表面上には、必要な領域に素子分離絶縁膜１０９、１１１、１１３、１１５および１１７が形成されている。
【０００６】
一般に、トランジスタの高速化のためにはバックゲートバイアスをかけない方が好ましい。しかし、ダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」という。）のメモリセル部のようにソフトエラー対策や素子分離耐圧の向上のためにバックゲートバイアスをかけた方が良い場合もある。このため、それぞれのトランジスタのそれぞれに対して最も適したバックゲートバイアスをかけることが最も望ましい。
【０００７】
この点において、前述の図５３に示された従来の半導体記憶装置では、それぞれのトランジスタ１３１、１３３および１３５のバックゲートバイアスは半導体基板１０１の電圧によってすべて同一に固定される。このため、従来では、それぞれのトランジスタのそれぞれに対して最適なバックゲートバイアスをかけることは困難であった。
【０００８】
また、従来の半導体記憶装置では、素子の微細化に伴ってラッチアップ現象およびソフトエラーなどの問題が発生した。
【０００９】
さらに、半導体記憶装置の高性能化に伴って入力保護回路特性についても問題が生じる場合があった。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の半導体記憶装置では、前述のようにそれぞれのトランジスタに対して、独立に最適なバックゲートバイアスをかけることが困難であった。
【００１１】
その一方で、メモリセル部には内部回路により発生する基板電位（以下、「ＶＢＢ」という。）を印加したいが、相補型電界効果トランジスタ（以下、「ＣＭＯＳＦＥＴ」という。）部分も同様にＶＢＢを印加するとラッチアップ発生の問題がある。
【００１２】
ここで、一般的にラッチアップとは、バルクＣＭＯＳ構造において、寄生のサイリスタ素子が導通状態となり、ＣＭＯＳ回路の電源端子間などに大電流が流れ、回路動作が阻害されたり、ＩＣ自体が破壊される現象をいう。図５４はＮウェル構造のバルクＣＭＯＳ  ＩＣの寄生サイリスタ構造を示す。このような構造でたとえば、ｎ+のドレイン１３０２にＶｓｓよりも低い電圧が印加され、ｎ+領域１３０２からｐ型基板１３００に電子が注入されたとする。その一部はｎウェル１３０３（横型ｎｐｎトランジスタＴｎｐｎのコレクタ）に集められ、ｎウェル１３０３の中を通ってｎ+領域１３０４に達する。この電流は、図５４においてウェル１３０３の抵抗１３０５を流れることになる。この電流が十分大きく、抵抗１３０５による電圧降下により、ｐＭＯＳのソース側のｐｎ接合が順バイアスされると、縦型のｐｎｐのトランジスタ１３０６が導通状態となり、ｐ型基板１３００内をホールによるコレクタ電流が流れる。この電流が、抵抗１３０９による電圧降下によりｎＭＯＳトランジスタのソース側のｐｎ接合が順バイアスされるほどに大きいと、今度は横型ｎｐｎトランジスタが導通状態となり、そのコレクタ電流がｐｎｐトランジスタ１３０６をより深い導通状態にする。このようにして正帰還が加わった状態では、始めにトリガとなったｎ+のドレインからの電流とは無関係にＶｃｃとＶｓｓ間に大電流が流れたままの状態になる。この状態から抜け出すには寄生サイリスタに流れ込む電流（ホールディング電流）自体を切らなければならない。ラッチアップは、ＣＭＯＳ  ＩＣが微細化されるにつれて、寄生サイリスタの特性が向上するという傾向があり、ＣＭＯＳ  ＩＣの高集積化のためには重大な問題になっている。
【００１３】
すなわち、ＣＭＯＳＦＥＴを含む部分に、内部回路により発生する基板電位ＶＢＢを印加すると、図５５に示すように、電源の投入時の電源電位Ｖｃｃの立上がりの際に、ＶＢＢが急激に変動する。この際、ラッチアップが発生する場合がある。
【００１４】
すなわち、ＣＭＯＳ回路系では、Ｐチャネルトランジスタ領域とｎチャネルトランジスタ領域が混在することによって、寄生サイリスタ構造を持つので、前述のようにいわゆるラッチアップ現象が発生する。特に、基板電位が、外部から印加された接地電位などの強い供給能力を持つ場合以外に内部回路により発生する基板電位ＶＢＢを印加する場合には、そのＶＢＢの電位の変動がラッチアップの発生原因となる場合が多い。すなわち、電源投入時に、まだ内部回路により発生する基板電位ＶＢＢが確定していないとき、電源投入によって電源線ノードの電位が急速に立上がる。このため、これと基板との結合容量を介して、基板電位が上昇する。その結果、基板電位が正電位となると、Ｐ型基板とＮ型のソース／ドレイン領域との接合が順方向バイアスとなり、ラッチアップが発生する。
【００１５】
また、素子の微細化に伴って顕著となるソフトエラーの発生、素子分離構造の複雑化および、半導体装置の高性能化に伴って発生する入力保護回路の低い性能も問題となる。
【００１６】
本発明の目的は、リークパスの形成を防止できる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明における半導体記憶装置は、入力保護回路を備えている。その入力保護回路は、主表面を有する第１導電型の半導体基板と、第１導電型の第１の不純物領域と、第１導電型の第１のウェル領域と、第２導電型の第２のウェル領域とを含んでいる。第１の不純物領域は半導体基板の主表面に形成されている。第１のウェル領域は、半導体基板の主表面に第１の不純物領域と電気的に接続するとともに、第１の不純物領域よりも深くなるように形成されている。第２のウェル領域は、半導体基板の主表面に第１のウェル領域を覆うように形成されている。
【００１８】
上記の半導体記憶装置において好ましくは、第１のウェル領域の不純物濃度は第１の不純物領域の不純物濃度よりも低い。
【００１９】
上記の半導体記憶装置において好ましくは、第１のウェル領域は第１の不純物領域を覆うように形成されている。
【００２０】
上記の半導体記憶装置において好ましくは、第１のウェル領域は第１の不純物領域の一部のみを覆うように形成されている。
【００２１】
上記の半導体記憶装置において好ましくは、第２のウェル領域に半導体記憶装置に外部から印加される第１および第２の電源電位のうちの少なくともいずれかの電位が印加される。
【００２２】
上記の半導体記憶装置において好ましくは、第２のウェル領域には、半導体記憶装置に外部から印加される第１および第２の電源電位のうちの高い電位以上の電位と、外部から印加される第１および第２の電源電位のうちの低い電位以下の電位とのうちの少なくともいずれかの電位が印加される。
【００２３】
上記の半導体記憶装置において好ましくは、第１の不純物領域は、外部信号入力ノード、外部電源入力ノードおよび外部信号出力ノードのうちのいずれかを構成する。
【００２４】
上記の半導体記憶装置において好ましくは、半導体基板の主表面には第１の不純物領域を挟むようにトレンチ分離からなる素子分離領域が形成されている。
【００２５】
上記の半導体記憶装置において好ましくは、第１のウェル領域の主表面には第１の不純物領域を挟むようにトレンチ分離からなる素子分離領域が形成されており、第１のウェル領域は素子分離領域の底面および両側面を覆うように形成されている。
【００２６】
本発明に係る半導体記憶装置では、半導体基板の主表面に形成された第１導電型の第１の不純物領域に電気的に接続するとともにその第１の不純物領域よりも深くなるように第１導電型の第１のウェル領域が形成され、その第１のウェル領域を覆うように第２導電型の第２のウェル領域が形成されているので、第１のウェル領域によって接合部が深くなるため、上記した第１のウェル領域がない構造と異なり、第１の不純物領域から基板方向へ大電流が流れた場合にも、コンタクト部下の接合が破壊されて基板へのリークパスが形成されるのが防止される。
【００２７】
また第１のウェル領域の不純物濃度を第１の不純物領域の不純物濃度よりも低くすれば、第１のウェル領域と第２のウェル領域との接合部での不純物分布の勾配が緩やかになるので、より基板へのリークパスが形成されにくくなる。
【００２８】
また第１のウェル領域をトレンチ分離からなる素子分離領域の底面および両側面を覆うように形成すれば、トレンチ分離の場合にも、第１のウェル領域と第２のウェル領域と半導体基板とによって縦方向のバイポーラトランジスタのみならず横方向のバイポーラトランジスタも構成され、それらを保護回路として作用させることが可能となる。これにより、保護回路特性が向上される。
【発明の効果】
【００２９】
本発明の半導体記憶装置によれば、半導体基板の主表面に形成された第１導電型の第１の不純物領域と電気的に接続するとともにその第１の不純物領域よりも深くなるように第１導電型の第１のウェル領域を形成し、その第１のウェル領域を覆うように第２導電型の第２のウェル領域を形成することによって、Ｐ−Ｎ接合が深さの深い第１のウェル領域と第２のウェル領域との間に位置するようになるので、コンタクト部から基板方向へ大電流が流れた場合に従来に比べてＰ−Ｎ接合部が破壊されにくくなる。その結果、コンタクト部下の接合が破壊されて基板へのリークパスが形成されるのを有効に防止することができる。また、第１のウェル−第２のウェル−半導体基板のバイポーラトランジスタを形成することができ、それによりサージ入力時にこのトランジスタがオン状態になることによってサージ耐量を向上させることができる。
【００３０】
また第１のウェル領域の不純物濃度を第１の不純物領域の不純物濃度よりも低く形成すれば、第１のウェル領域と第２のウェル領域との接合部での不純物分布の勾配が緩やかになるので、大電流が流れた場合にもより接合が破壊されにくくなる。
【００３１】
またトレンチ分離からなる素子分離領域を形成した場合にその素子分離領域の底面および両側面を覆うように第１のウェル領域を形成すれば、横方向のバイポーラトランジスタをも保護回路として作用させることができ、その結果入力保護回路特性を向上させることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面に基づいて説明する。
（実施形態１）
図１は本発明の実施形態１による半導体記憶装置を示した断面図である。図１を参照して、メモリセル領域には、Ｎ型のＭＯＳトランジスタ２０ｄが形成されている。一方、周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ２０ｂ、２０ｃからなるＣＭＯＳ（Complementary MOS）トランジスタが形成されている。
【００３３】
具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域１４が形成されている。Ｐ型ウェル領域１４の主表面の所定領域にチャネル領域１４ｃを挟むように、所定の間隔を隔てて１対のＮ型ソース／ドレイン領域１４ａが形成されている。チャネル領域１４ｃ上にゲート絶縁膜を介してゲート電極２４が形成されている。また、Ｐ型ウェル領域１４の電位を固定するためのｐ+型不純物領域１４ｂがＰ型ウェル領域１４の主表面の所定領域に形成されている。
【００３４】
また、周辺回路領域には、３つのウェル領域が直線上に配列されている。具体的には、２つのｎ型のウェル領域１２、１６の間に１つのＰ型のウェル領域１３が挟まれた形となっている。さらに、バックゲートバイアスを印加するためのＰ型ウェル領域１５がｎ型ウェル領域１６ｂに隣接して形成されている。また、Ｐ型ウェル領域１３、ｎ型ウェル領域１６およびＰ型ウェル領域１５の下面に接するようにＰ型ウェル領域１７が形成されている。
【００３５】
Ｐ型ウェル領域１５のＰ+型不純物領域１５ａには電源電位ＶＢＢが印加される。ｎ型ウェル領域１２のｎ+型不純物領域１２ｂには電源電位Ｖｅｘｔが印加される。Ｐ型ウェル領域１３のＰ+型不純物領域１３ｂには接地電位ＧＮＤが印加される。ｎ型ウェル領域１６のｎ+型不純物領域１６ｂには内部電源電位Ｖｉｎｔが印加される。このＶｉｎｔは、電源電位Ｖｅｘｔを内部電源発生回路によって降下させたものを意味する。また、メモリセル領域のＰ型ウェル領域１４の導電領域１４ｂには内部回路より発生する基板電位ＶＢＢが印加される。
【００３６】
ここで、一般にはＤＲＡＭでは、メモリセル領域には内部回路により発生する基板電位ＶＢＢを印加する必要がある。しかし、前述のラッチアップの発生の可能性を有する周辺回路領域には必ずしも内部回路により発生する基板電位ＶＢＢを印加する必要はないので、より安定した電位である接地電位ＧＮＤを印加することも可能である。
【００３７】
接地電位ＧＮＤは、ラッチアップの発生の問題が多い非定常時、すなわち、電源投入時などにおいても安定しており、周辺回路領域に接地電位を印加すれば、電源投入時におけるラッチアップの発生を解消することができる。
【００３８】
この点から、図１に示される実施形態１は、メモリセル領域には内部回路により発生する基板電位ＶＢＢをＰ+型不純物領域１４ｂにより印加する。その一方、周辺回路領域にはラッチアップ防止のために接地電位ＧＮＤをＰ+型不純物領域１３ｂにより印加する。このようにして、メモリセル領域の機能は従来例と同様に保ちながら、周辺回路領域のＣＭＯＳ構造部で発生するラッチアップを有効に防止することができる。
【００３９】
（実施形態２）
図２は本発明の実施形態２による半導体記憶装置を示した断面図である。図２を参照して、メモリセル領域にはＮ型のＭＯＳトランジスタ３６が形成されている。一方、周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ３８、３９からなるＣＭＯＳトランジスタが形成されている。
【００４０】
具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域３５が形成されている。Ｐ型のウェル領域３５の主表面には、Ｎ型のＭＯＳＦＥＴ３６が形成されている。そのＮ型のＭＯＳＦＥＴ３６の一方のソース／ドレイン領域にはキャパシタが接続されている。また、Ｐ型のウェル領域３５の電位を固定するためにＰ+型不純物領域３７が形成され、これには内部回路により発生する基板電位ＶＢＢが印加されている。
【００４１】
一方周辺回路領域には、半導体基板１の主表面にＮ型のＭＯＳＦＥＴ３８が形成されている。また、半導体基板１の電位を固定するためのＰ+型不純物領域４０が半導体基板の主表面上に形成されており、Ｐ+型不純物領域４０には接地電位が印加されている。さらに、半導体基板１の主表面上に、メモリセル領域のＰ型のウェル領域３５を覆うように、かつ周辺回路領域にまで延びるようにＮ型のウェル領域３３が形成されている。Ｎ型ウェル領域３３の主表面上には、周辺回路領域を構成するＰ型のＭＯＳＦＥＴ３９が形成されている。また、Ｎ型のウェル領域３３の電位を固定するためのｎ+型不純物領域４１が形成されている。
【００４２】
以上のような図２に示される実施形態２では、周辺回路領域は、Ｎ型のＭＯＳＦＥＴ３８とＰ型のＭＯＳＦＥＴ３９とによってＣＭＯＳ構造が形成されるので、実施形態１と同様にラッチアップの発生の可能性がある。このため、前述のように、メモリセル領域にはＰ+型不純物領域３７によって内部回路により発生する基板電位ＶＢＢを印加する。その一方、周辺回路領域には、Ｐ+型不純物領域４０に接地電位ＧＮＤを印加することによって、実施形態１と同様にラッチアップの発生を防止することができる。
【００４３】
図３ないし図９は、図２に示した実施形態２の製造方法を説明するための断面図である。図３ないし図９を参照して、以下実施形態２の半導体記憶装置の製造方法について説明する。
【００４４】
図３は、半導体記憶装置を製造するための半導体基板１を示す。
図４に示すように、半導体基板１の主表面上の所定領域にＮ型の不純物を注入することによって所定の深さを有するＮ型ウェル領域１ａ、１ｂを形成する。
【００４５】
図５に示すように、半導体基板１の主表面上の所定領域に、Ｎ型の不純物を注入することによって、Ｎ型ウェル領域１ａと１ｂとを接続するように埋め込まれたＮ型のウェル領域１ｃを形成する。
【００４６】
図６に示すように、Ｎ型のウェル領域１ａ、１ｂおよび１ｃの３つのウェル領域によって取囲まれた領域にＰ型の不純物を注入することによって、Ｐ型のウェル領域３５を形成する。
【００４７】
図７に示すように、半導体基板１の主表面上の所定領域に、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて素子分離絶縁膜４９を形成する。
【００４８】
図８に示すように、半導体基板１の主表面上の所定領域にゲート絶縁膜を介してゲート電極４７ａ、４７ｂ、４７ｃおよび４７ｄを形成する。
【００４９】
図９に示すように、ゲート電極４７ａ、４７ｂ、４７ｃおよび４７ｄをマスクとして不純物を注入することによって、ソース／ドレイン領域３６ａ、３９ａおよび３８ａを形成する。また、ウェル領域の電位固定用の不純物領域３７も形成する。
【００５０】
以上のようにして、図２に示す実施形態２の半導体記憶装置が完成される。
（実施形態３）
図１０は本発明の実施形態３による半導体記憶装置を示した断面図である。図１０を参照して、メモリセル領域にはＮ型のＭＯＳトランジスタ５６が形成されている。一方、周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ６０、６１からなるＣＭＯＳトランジスタが形成されている。
【００５１】
具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域５５が形成されている。Ｐ型のウェル領域５５の主表面にはＮ型のＭＯＳＦＥＴ５６が形成されている。また、Ｐ型のウェル領域５５の電位を固定するためのＰ+型不純物領域５９が形成されており、Ｐ+型不純物領域５９には内部回路により発生する基板電位ＶＢＢが印加されている。
【００５２】
一方、周辺回路領域には、半導体基板１の主表面に直接Ｎ型のＭＯＳＦＥＴ５８が形成されている。また、半導体基板１の主表面にＰ型のウェル領域５３が形成されている。Ｐ型のウェル領域５３の主表面にはＮ型のＭＯＳＦＥＴ６０が形成されている。Ｐ型のウェル領域５３の電位を固定するためのＰ+型不純物領域５３ａが形成されており、Ｐ+型不純物領域５３ａには接地電位ＧＮＤが印加されている。
【００５３】
さらに、Ｐ型のウェル領域５３とＰ型のウェル領域５５の両方を覆うように、Ｎ型のウェル領域５７が形成されている。Ｎ型のウェル領域５７の主表面にはＰ型のＭＯＳＦＥＴ６１が形成されている。Ｎ型のウェル領域５７の電位を固定するためのｎ+型不純物領域５７ａが形成されており、ｎ+型不純物領域５７ａには電源電位Ｖｃｃが印加されている。
【００５４】
以上の図１０に示される実施形態３では、前述の実施形態２のラッチアップを防止する効果に加えて、以下のような効果をも奏する。すなわち、周辺回路領域のＣＭＯＳ構造以外のラッチアップの発生の可能性がない部分は、必要に応じて内部回路により発生する基板電位ＶＢＢが印加された半導体基板の表面部分に形成できる。このため、実施形態３によれば、周辺回路領域を一様に接地電位ＧＮＤに印加する場合に比べ、しきい値電圧の使い分けなどが容易に可能となる。すなわち、各トランジスタの電気的な特性のパラメータの最適化が容易に実施できる。
【００５５】
（実施形態４）
図１１は本発明の実施形態４による半導体記憶装置を示した断面図である。図１１を参照して、メモリセル領域にはＮ型のＭＯＳトランジスタ８０が形成されている。一方、周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ８２、８３からなるＣＭＯＳトランジスタが形成されている。
【００５６】
具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域７９が形成されている。Ｐ型のウェル領域７９の主表面にはＮ型のＭＯＳＦＥＴ８０が形成されている。また、Ｐ型のウェル領域７９の電位を固定するためのＰ+型不純物領域７９ａが形成されており、Ｐ+型不純物領域７９ａには内部回路により発生する基板電位ＶＢＢが印加されている。
【００５７】
一方、周辺回路領域には、半導体基板１の主表面に直接Ｎ型のＭＯＳＦＥＴ８１が形成されている。また、半導体基板１の主表面にＰ型のウェル領域７７が形成されている。Ｐ型のウェル領域７７の主表面にはＮ型のＭＯＳＦＥＴ８２が形成されている。Ｐ型のウェル領域７７の電位を固定するためのＰ+型不純物領域７７ａが形成されており、Ｐ+型不純物領域７７ａには内部回路により発生する基板電位ＶＢＢが印加されている。さらに、Ｐ型のウェル領域７９を覆うように、Ｎ型のウェル領域７５が形成されている。Ｎ型のウェル領域７５の主表面にはＰ型のＭＯＳＦＥＴ８３が形成されている。Ｎ型のウェル領域７５の電位を固定するためのＮ+型不純物領域７５ａが形成されており、Ｎ+型不純物領域７５ａには電源電位Ｖｃｃが印加されている。
【００５８】
一方、Ｐ型のウェル領域７７を覆うように、Ｎ型のウェル領域７３が形成されている。Ｎ型のウェル領域７３の主表面には、Ｎ型のウェル領域７３の電位を固定するためのＮ+型不純物領域７３ａが形成されており、Ｎ+型不純物領域７３ａには電源電位Ｖｃｃが印加されている。
【００５９】
ここで、Ｎ型のウェル領域７３とＮ型のウェル領域７５とは、半導体基板１の主表面上にＬＯＣＯＳ法によって形成された素子分離絶縁膜８５によって分離され、Ｐ型の半導体基板１によって完全に分離されているため、直接接する部分を有さない。
【００６０】
このため、周辺回路領域によってラッチアップの発生原因となるＮ型のＭＯＳＦＥＴ８２とＰ型のＭＯＳＦＥＴ８３とからなるＣＭＯＳ構造によって形成される寄生トランジスタが構成されないため、ラッチアップの発生を回避することができる。
【００６１】
さらに、Ｎ型のＭＯＳＦＥＴ８１とＰ型のＭＯＳＦＥＴ８３とによって形成される可能性のある寄生トランジスタは、Ｎ型のウェル領域７３によって分断され、また距離も遠いため、ラッチアップの発生を回避することができる。
【００６２】
以上のように、図１１に示された実施形態４では、ラッチアップ発生の問題がないため、前述のように、周辺回路領域を構成するＰ型のウェル領域７７に内部回路により発生する基板電位ＶＢＢを印加することができる。
【００６３】
図１２は、以下述べる図１５に示される実施形態５、図１６に示される実施形態６、図１７に示される実施形態７、および図１８に示される実施形態８に使用されている内部電源Ｉｎｔ．Ｖｃｃについて説明するための概念図である。図１３は、図１２に示した内部電源発生回路の詳細を示した回路図である。
【００６４】
図１２を参照して、外部電源によって供給される電圧Ｖｅｘｔを内部電源発生回路１０００によって降下させ内部電源電圧Ｉｎｔ．Ｖｃｃとして供給する。
【００６５】
図１３を参照して、内部電源発生回路１０００は、比較回路（コンパレータ）によって構成されている。この場合、外部電源によって供給される電圧Ｖｅｘｔをたとえば３．３Ｖとし、参照電圧Ｖｒｅｆを２．５Ｖとしている。そしてこのような比較回路を用いることによって、Ｖｅｘｔを降下させて内部電源電圧Ｉｎｔ．Ｖｃｃとして供給することができる。
【００６６】
内部電源電位Ｉｎｔ．Ｖｃｃは、図１４の点線で示されるように、電源投入時から定常状態となるまでの期間を含めて安定している。このため、変動の激しい内部回路により発生する基板電位ＶＢＢを印加する場合に比し、内部電源電位Ｉｎｔ．Ｖｃｃを印加する場合は事実上ラッチアップの発生は問題とならない。
【００６７】
（実施形態５）
図１５は本発明の実施形態５による半導体記憶装置を示した断面図である。図１５を参照して、メモリセル領域には、Ｎ型のＭＯＳトランジスタ２１６が形成されている。一方、周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ２１７、２１８からなるＣＭＯＳトランジスタが形成されている。
【００６８】
具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域２１５が形成されている。Ｐ型のウェル領域２１５の主表面には、Ｎ型のＭＯＳＦＥＴ２１６が形成されている。また、Ｐ型のウェル領域の電位を固定するためにＰ+型不純物領域２１５ａが形成され、これには内部回路により発生する基板電位ＶＢＢが印加されている。
【００６９】
一方、周辺回路領域には、半導体基板１の主表面に直接Ｎ型のＭＯＳＦＥＴ２１７が形成されている。また、半導体基板１の電位を固定するためのＰ+型不純物領域１ａが半導体基板の主表面上に形成されており、Ｐ+型不純物領域１ａには内部回路により発生する基板電位ＶＢＢが印加されている。さらに、半導体基板１の主表面上に、メモリセル領域のＰ型のウェル領域２１５を覆うように、かつ周辺回路領域にまで延びるようにＮ型のウェル領域２１３が形成されている。Ｎ型のウェル領域２１３の主表面上には、周辺回路領域を構成するＰ型のＭＯＳＦＥＴ２１８が形成されている。また、Ｎ型のウェル領域２１３の電位を固定するためのＮ+型不純物領域２１３ａが形成されている。Ｎ+型不純物領域２１３ａには、図１３に示される内部電源電圧Ｉｎｔ．Ｖｃｃを印加している。安定した内部電源電圧Ｉｎｔ．Ｖｃｃにより、ラッチアップの発生が回避できるため、前述のように半導体基板１は内部回路により発生する基板電位ＶＢＢを印加することができる。
【００７０】
（実施形態６）
図１６は本発明の実施形態６による半導体記憶装置を示した断面図である。図１６を参照して、メモリセル領域にはＮ型のＭＯＳトランジスタ２３８が形成されている。一方周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ２３９、２４０からなるＣＭＯＳトランジスタが形成されている。
【００７１】
具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域２３７が形成されている。Ｐ型のウェル領域２３７の主表面にはＮ型のＭＯＳＦＥＴ２３８が形成されている。また、Ｐ型のウェル領域２３７の電位を固定するためのＰ+型不純物領域２３７ａが形成されており、Ｐ+型不純物領域２３７ａには内部回路により発生する基板電位ＶＢＢが印加されている。
【００７２】
一方、周辺回路領域には、半導体基板１の主表面に直接Ｎ型のＭＯＳＦＥＴ２３９が形成されている。また、半導体基板１の主表面にＮ型のウェル領域２３３が形成されている。Ｎ型のウェル領域２３３の主表面にはＰ型のＭＯＳＦＥＴ２４０が形成されている。Ｎ型のウェル領域２３３の電位を固定するためのＮ+型不純物領域２３３ａが形成されており、Ｎ+型不純物領域２３３ａには安定した内部電源電位Ｉｎｔ．Ｖｃｃが印加されている。
【００７３】
さらに、Ｐ型のウェル領域２３７を覆うようにＮ型のウェル領域２３５が形成されている。Ｎ型のウェル領域２３５の電位を固定するためのＮ+型不純物領域２３５ａが形成されており、Ｎ+型不純物領域２３５ａには電源電位Ｖｃｃが印加されている。
【００７４】
ここで、Ｎ型のウェル領域２３５とＮ型のウェル領域２３３とは、半導体基板１の主表面上にＬＯＣＯＳ法によって形成された素子分離絶縁膜２４９によって分離され、Ｐ型の半導体基板１によって完全に分離されているため、直接接する部分を有さない。
【００７５】
このため、周辺回路領域においてラッチアップの発生原因となるＰ型のＭＯＳＦＥＴ２４０とＮ型のＭＯＳＦＥＴ２３８とによって形成される寄生トランジスタが構成されないため、ラッチアップの発生を回避することができる。
【００７６】
以上のように、実施形態６によれば、内部電源電位Ｉｎｔ．Ｖｃｃの安定性に加え、寄生トランジスタの形成を構造的に防止することができるため、ラッチアップの発生をより完全に防止することができる。
【００７７】
（実施形態７）
図１７は本発明の実施形態７による半導体記憶装置を示した断面図である。図１７を参照して、メモリセル領域には、Ｎ型のＭＯＳトランジスタ２５６が形成されている。一方、周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ２５７、２５８からなるＣＭＯＳトランジスタが形成されている。
【００７８】
具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域２５５が形成されている。Ｐ型のウェル領域２５５の主表面には、Ｎ型のＭＯＳＦＥＴ２５６が形成されている。また、Ｐ型のウェル領域２５５の電位を固定させるためにＰ+型不純物領域２５５ａが形成され、これには内部回路により発生する基板電位ＶＢＢが印加されている。
【００７９】
一方、周辺回路領域には、半導体基板１の主表面に直接Ｎ型のＭＯＳＦＥＴ２５７が形成されている。また、半導体基板１の電位を固定するためのＰ+型不純物領域１ａが半導体基板の主表面上に形成されており、Ｐ+型不純物領域１ａには内部回路により発生する基板電位ＶＢＢが印加されている。さらに、半導体基板１の主表面上に、メモリセル領域のＰ型のウェル領域２５５を覆うように、かつ周辺回路領域にまで延びるようにＮ型のウェル領域２５３が形成されている。Ｎ型ウェル領域２５３の主表面上には、周辺回路領域を構成するＰ型のＭＯＳＦＥＴ２５８が形成されている。また、Ｎ型のウェル領域２５３の電位を固定するためのＮ+型不純物領域２５３ａが形成されている。
【００８０】
Ｎ+型不純物領域２５３ａには、図１２に示される内部電源電圧Ｉｎｔ．Ｖｃｃを印加している。安定した内部電源電圧Ｉｎｔ．Ｖｃｃにより、ラッチアップの発生が回避できるため、前述のように半導体基板１は内部回路により発生する基板電位ＶＢＢを印加することができる。
【００８１】
（実施形態８）
図１８は本発明の実施形態８による半導体記憶装置を示した断面図である。図１８を参照して、メモリセル領域にはＮ型のＭＯＳトランジスタ２７８が形成されている。一方、周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ２７９、２８０からなるＣＭＯＳトランジスタが形成されている。
【００８２】
具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域２７７が形成されている。Ｐ型のウェル領域２７７の主表面にはＮ型のＭＯＳＦＥＴ２７８が形成されている。また、Ｐ型のウェル領域２７７の電位を固定するためのＰ+型不純物領域２７７ａが形成されており、Ｐ+型不純物領域２７７ａには内部回路により発生する基板電位ＶＢＢが印加されている。
【００８３】
一方、周辺回路領域には、半導体基板１の主表面にＮ型のＭＯＳＦＥＴ２７９が形成されている。また、半導体基板１の主表面にＮ型のウェル領域２７３が形成されている。Ｎ型のウェル領域２７３の主表面にはＰ型のＭＯＳＦＥＴ２８０が形成されている。Ｎ型のウェル領域２７３の電位を固定するためのＮ+型不純物領域２７３ａが形成されており、Ｎ+型不純物領域２３７ａには安定した内部電源電位Ｉｎｔ．Ｖｃｃが印加されている。
【００８４】
さらに、Ｐ型のウェル領域２７７を覆うようにＮ型のウェル領域２５が形成されている。Ｎ型のウェル領域２７５の電位を固定するためのＮ+型不純物領域２７５ａが形成されており、Ｎ+型不純物領域２７５ａには電源電位Ｖｃｃが印加されている。
【００８５】
ここで、Ｎ型のウェル領域２７５、Ｎ型のウェル２７３とは、半導体基板１の主表面上にすべてＬＯＣＯＳ法によって形成された素子分離絶縁膜２８９によって分離され、Ｐ型の半導体基板１によって完全に分離されているため、直接接する部分を有さない。
【００８６】
このため、周辺回路領域においてラッチアップの発生原因となるＰ型のＭＯＳＦＥＴ２８０とＮ型のＭＯＳＦＥＴ２７８とによって形成される寄生トランジスタが構成されないため、ラッチアップの発生を回避することができる。
【００８７】
以上のように、実施形態８によれば、内部電源電位Ｉｎｔ．Ｖｃｃの安定性に加え、寄生トランジスタの形成を構造的に防止することができるため、ラッチアップの発生をより完全に防止することができる。
【００８８】
以上のように、ラッチアップの発生の可能性のないものは、内部回路により発生する基板電位ＶＢＢが印加された半導体基板の表面部に形成することができる。この例として、図２０に示される実施形態９および図２１に示される実施形態１０が挙げられる。
【００８９】
（実施形態９）
図２０に示される回路は、図１９に示される半導体記憶装置の中のイコライズ回路３０３に相当する。イコライズ回路はＮ型ＭＯＳＦＥＴのみで構成されているので、ＣＭＯＳ構造は形成されず、その結果ラッチアップの発生の可能性はない。
【００９０】
（実施形態１０）
また、図２１に示される回路は、図１９に示される半導体記憶装置の中のセンスアンプ３０１に相当する。センスアンプは直接電源電位または接地電位に接続されないＣＭＯＳ構造を形成するので、ラッチアップの発生の可能性はない。
【００９１】
（実施形態１１）
図２２および図２３は本発明の実施形態１１による半導体記憶装置を示した断面図である。
【００９２】
一般にＤＲＡＭなどの記憶素子では、チップに入射するα粒子により基板から電子、正孔対が発生し、これがメモリセルのストレージノードに入ることにより、記憶データが破壊されるソフトエラー現象がある。α線によるソフトエラー発生のメカニズムは以下のとおりである。ＤＲＡＭではメモリ作用にＭＯＳキャパシタが使用されるので、キャパシタ電極の下に空乏層が発生するが、メモリの信号である“１”と“０”はここ（キャパシタ）に電荷がない場合とある場合に対応している。今、電荷のない“１”の状態のときに外部からα線のような高エネルギの粒子がＳｉウェハ内に入射すると、これによって電子−正孔対が発生するが、このうち電子はキャパシタに引寄せられる（正孔は基板に流れる）。その結果、外部から何らメモリを操作しないのに電荷のある“０”の状態に変化してしまう。この状態は時間がたつともとの状態に戻り、ハード（半導体装置）が破壊されたわけではないので、ソフトエラーと呼ばれる。しかし、これによってメモリが誤動作することには変わりはない。
【００９３】
このα線の発生源はパッケージ、配線などのＬＳＩ材料の中にごく微量に含まれるＵ、Ｔｈなどの放射性不純物元素である。最初にこれが問題になったときのＵ、Ｔｈの量はｐｐｍ（１００万分の１）のオーダであったが、今ではｐｐｂ（１０億分の１）のオーダの量が問題になってきている。この理由は、メモリの集積度が上がって、１つのメモリに蓄えられる電荷（信号）量が少なくなったからである。ｐｐｂオーダのＵ、Ｔｈは特別に純度を挙げない限りあらゆる材料に含まれている。このことは、ＬＳＩ材料として新しい材料の使用を考える場合には純度を上げてＵ、Ｔｈの濃度を低下させない限り、利用しようとする特性がどんなに優れていても、これを使用できないことを示している。詳細な説明は略すが、α線の障害はＤＲＡＭなどのメモリＬＳＩだけでなく、メモリ以外のＬＳＩデバイスにもノイズ源その他として悪影響をもたらすものである。
【００９４】
以上のように、放射性物質の崩壊により放出された数ＭｅＶのエネルギを有するα粒子は、半導体基板を形成しているシリコン中を電離衝突によって電子、正孔対を生成させながら数十μｍの距離を移動して停止する。α粒子のエネルギをＥ、電子、正孔対の生成エネルギをεとすると、発生する電荷Ｑは、次の式（１）で示される。
【００９５】
Ｑ＝ｅＥ／ε……（１）
通常、シリコンではε＝３．６ｅＶ、Ｅ＝５ＭｅＶ程度であるので、Ｑ＝２２０ｆＣとなる。
【００９６】
これは、通常のメモリセルに蓄えられている電荷量と同じオーダであり、発生したキャリアの流入によりメモリセルの蓄積データが破壊される可能性がある。
【００９７】
発生したキャリアがメモリセルに収集される量Ｑｔは以下の式（２）のように示される。
【００９８】
Ｑｔ＝Ｑｄｒ＋Ｑｄｉ＋Ｑｆ……（２）
ここで、Ｑｄｒはｐｎ接合における空乏層内の電荷でドリフトしてくる成分、Ｑｄｉは少数キャリア濃度の局所的な勾配により拡散してくる成分、およびＱｆはファネリング効果による成分である。
【００９９】
第３項のファネリング効果は、α粒子が幅Ｗの空乏層を貫通したときに一時的に高電界領域が漏斗状（funnel）に延びることで収集されるキャリアである。これはもともと高抵抗の空乏層で接合バイアスを支えていたところにα粒子が入射して、一時的に空乏層が低抵抗状態になってしまうために接合バイアスを支えられるところまで瞬間的に空乏層が延びることで生じる現象である。この現象によって、誘起電子の収集という点から見た見かけの空乏層幅は、Ｗから次式（３）のように拡大する。
【０１００】
Ｗ（１＋μｎ／μｐ）……（３）
ただしμｎ、μｐはそれぞれ電子と空孔の移動度であり、シリコンの場合、μｎ／μｐは通常３以上の値になるので、ファネリング効果により空乏層幅が４倍くらいになったと同等のキャリア収集効果になる。ここで、代表的な半導体材料におけるμｎ／μｐは、Ｓｉの場合は約３、Ｇｅの場合は約２、ＧａＡｓの場合は約２１、ＧａＰの場合は約２、ＧａＳｂの場合は約５、ＩｎＰの場合は約４０、およびＩｎＡｓの場合は約１１３である。
【０１０１】
このように、物質によっては、μｎ／μｐが大きく、ファネリング効果の寄与が大きく現われることによって、キャリア収集効果が上がり、ソフトエラー率が増大する問題が発生する。
【０１０２】
以上の点に鑑みて、ファネリング現象によるキャリア収集効果を下げてソフトエラー率を減少させるために図２２および図２３に示す実施形態１１がなされた。
【０１０３】
図２に示したようないわゆるトリプルウェル構造においてのメモリセル領域の拡大図が図２２および図２３である。図２２に示される実施形態１１では、半導体基板４１１の主表面上にｎ型のウェル領域４１３が形成され、そのｎ型のウェル領域４１３に覆われるようにＰ型のウェル領域４１５が半導体基板４１１の主表面上に形成されている。Ｐ型のウェル領域４１５の主表面上には、Ｎ型のＭＯＳＦＥＴ４１８が形成されている。さらに、Ｐ型のウェル領域４１５およびＮ型のウェル領域４１３の電位をそれぞれ固定するためのＰ+型不純物領域４１５ａとｎ+型不純物領域４１３ａが形成されている。
【０１０４】
また、図２３は、図２２において示されるメモリセル領域のＮ型ＭＯＳＦＥＴの周辺部分を説明するための詳細図である。
【０１０５】
以上のような構造において、Ｐ型ウェル領域４１５の深さであるＬｗ、ストレージノードの厚みＬｊおよびメモリセルノードにＨｉｇｈレベルが蓄積された場合の空乏層の厚さＷＨについて、以下の式（４）の関係が成立するように構成する。
【０１０６】
ＷＨ＜Ｌｗ−Ｌｊ＜ＷＨ（１＋μｎ／μｐ）……（４）
この場合では、α粒子が入射していない通常の動作状態では空乏層の底部より下にＰ型ウェル領域４１５底部が存在するので、通常の動作には支障を与えない。
【０１０７】
一方、α粒子が入射してファネリング効果により実質的な空乏層の延びがＷ（１＋μｎ／μｐ）になると、空乏層の延びがＰ型ウェル領域４１５の底部に達して、さらにその下に形成されているＮ型ウェル領域４１３との境界の空乏層に達する。このため、発生した電荷は上部に存在するメモリセルの方向と、下部のＮ型ウェル領域４１３との方向に分かれて移動する。このため、メモリセルノードへの電荷収集効率は低下し、ソフトエラー率が減少する。メモリセルへ収集される電荷は、メモリセルノードの初期電位、下部に位置するＮ型ウェル領域の電位および各部分の寸法などによって決定される。以下、その概要について述べる。第１の場合、すなわち、
ＷＨ＜Ｌｗ−Ｌｊ＜ＷＨ（１＋μｎ／μｐ）……（４）かつ、
（ＷＨ：メモリセルノードにＨレベルが蓄積されている場合の空乏層厚さ）
ＷＬ（１＋μｎ／μｐ）＜Ｌｗ−Ｌｊ……（５）かつ、
（ＷＬ：メモリセルノードにＬレベルが蓄積されている場合の空乏層厚さ）
Ｖ（ｎ−ｗｅｌｌ）＝ＶＨ……（６）
（Ｖ（ｎ−ｗｅｌｌ）：下部ｎウェルの印加電位、ＶＨ：メモリセルＨデータ時の電位）
が成り立つ場合は、以下のように考えられる。
【０１０８】
式（４）により、メモリセルノードにＨレベルが蓄積されている場合は、ファネリング現象による空乏層の延びがｐウェル底部に達し、しかも、式（６）により下部ｎウェル電位がメモリセルノードにＨレベル電位と同じである。したがって、この空乏層中には電界が発生せず、発生した電子、正孔対はお互いに再結合して終了し、その結果、メモリセルノードに電荷収集されず、ソフトエラー現象は起こらないことになる。
【０１０９】
式（５）により、メモリセルノードにＬレベルが蓄積されている場合は、ファネリング現象による空乏層の延びがｐウェル底部には達しないので、発生した電子はメモリセルノードに収集され、正孔は下部ｎウェル方向へ移動する。これは、メモリセルノード電位を下げる方向に働き、Ｌレベルをさらに下げることになり、ソフトエラー現象は起こらないことになる。
【０１１０】
なお、上記は以下の式（７）である場合には、メモリセルノードにＨレベルが蓄積されている場合は、Ｈレベルがさらに上がることになり、同じくソフトエラー現象は起こらないことになる。
【０１１１】
Ｖ（ｎ−ｗｅｌｌ）＞ＶＨ……（７）
第２の場合、すなわち、
ＷＨ＜Ｌｗ−Ｌｊ＜ＷＨ（１＋μｎ／μｐ）……（４）かつ、
（ＷＨ：メモリセルノードにＨレベルが蓄積されている場合の空乏層厚さ）
Ｌｗ−Ｌｊ＜ＷＬ（１＋μｎ／μｐ）……（８）
（ＷＬ：メモリセルノードにＬレベルが蓄積されている場合の空乏層厚さ）
Ｖ（ｎ−ｗｅｌｌ）≧（ＶＨ＋ＶＬ）／２……（９）
（Ｖ（ｎ−ｗｅｌｌ）：下部ｎウェルの印加電位、
ＶＨ：メモリセルＨデータ時の電位）
が成り立つ場合は、以下のように考えられる。
【０１１２】
メモリセルデータがＨでもＬでも、α粒子入射時のファネリング現象による電界は、下部ウェルに達するが、Ｈデータ蓄積時の方がこの電界の達し方が強く、Ｌデータ蓄積時の方が弱い。したがって、下部ウェル電位Ｖ（ｎ−ｗｅｌｌ）が（９）のような関係を持つときにはＶＨは下方に、ＶＬは上方に電位変化が生じる。しかし、いずれも（ＶＨ＋ＶＬ）／２を超えるほどの変化にはならない（なりにくい）。したがって、蓄積データの反転は生じないことになる。実際には、上記第１および第２の場合以外にも、この中間的設定においても、相応の効果を有する。
【０１１３】
なお、上記各部寸法の典型的な値は、シリコン中では、
ＷＨ＝０．２μｍ
ＬＷ＝０．５μｍ
Ｌｊ＝０．１μｍ
ＷＬ＝０．１μｍ
ＶＨ＝３．０Ｖ
ＶＬ＝０Ｖ
であり、上記を満足する条件である。
【０１１４】
（実施形態１２）
図２４および図２５は、本発明の実施形態１２による半導体記憶装置を示した断面図である。
【０１１５】
前述の図２２および図２３に示された実施形態１１において、μｎ／μｐが大きな値を持つほどＰ型のウェル領域の深さの上限が大きくなるので、半導体装置を形成する工程が容易となる。この点に着目すると、実施形態１１の説明で述べたように、ＧａＡｓの場合はμｎ／μｐが２１と大きく、実施形態１１の構造を容易に構成することができる。
【０１１６】
以上の点に鑑みて、ＧａＡｓを用いた半導体記憶装置の断面図を図２４および図２５に示した。図２４および図２５は、ＭＯＳＦＥＴを用いたスタティックＲＡＭの例であり、基板物質が化合物半導体などであっても、同様な効果が得られる。
【０１１７】
（実施形態１３）
図２６は、本発明の実施形態１３による半導体記憶装置を示した断面図である。実施形態１３では、図２２から図２５に示した実施形態１１または実施形態１２のいずれかの構造をメモリセル領域に採用した半導体装置を示している。また、周辺回路領域を構成するＮ型のウェル領域４５１は、他のＮ型のウェル領域４１３とは別個に形成されている。このため、それぞれ独立にウェル電位を設定できるので、メモリセル領域と周辺回路領域との最適化を容易に行なうことができる。
【０１１８】
さらに、メモリセル領域を構成するＮ型のウェル領域４１３と同様に浅く、周辺回路領域のＮ型のウェル領域４５１を形成すると、Ｎ型のウェル領域４５１のウェル抵抗が高くなりラッチアップの発生が問題となる。このため、周辺回路領域のＮ型のウェル領域４５１は従来と同様に深いウェル領域としている。
【０１１９】
（実施形態１４）
図２７は、本発明の実施形態１４による半導体記憶装置を示した断面図である。実施形態１４では、図２２〜図２５に示した実施形態１１または実施形態１２のいずれかの構造をメモリセル領域に採用した半導体装置を示している。また、周辺回路領域を構成するＮ型のウェル領域４６１は、他のＮ型のウェル領域４１３とは別個に形成されている。このため、それぞれ独立にウェル電位を設定できるので、メモリセル領域と周辺回路領域との最適化を容易に行なうことができる。
【０１２０】
さらに、メモリセル領域を形成するＮ型のウェル領域４１３と同様に浅く周辺回路領域のＮ型のウェル領域４６１を形成すると、Ｎ型のウェル領域４６１に覆われるように形成されたＰ型のウェル領域４６３の深さを浅くする必要があり、それによりＰ型のウェル領域４６３のウェル抵抗が高くなりラッチアップの発生が問題となる。このため、周辺回路領域のＮ型のウェル領域４６１は従来と同様に深いウェル領域としている。
【０１２１】
（実施形態１５）
図２８は、本発明の実施形態１５による半導体記憶装置を示した断面図である。実施形態１５では、図２２から図２５に示した実施形態１１または実施形態１２のいずれかの構造をメモリセル領域に採用した半導体装置を示している。また、周辺回路領域を構成するＮ型のウェル領域４７１は、他のＮ型のウェル領域４１３とは別個に形成されている。このため、それぞれ独立にウェル電位を設定できるので、メモリセル領域と周辺回路領域との最適化を容易に行なうことができる。
【０１２２】
さらに、メモリセル領域を形成するＮ型のウェル領域４１３と同様に浅く周辺回路領域のＮ型のウェル領域４７１を形成すると、Ｎ型のウェル領域４７１に覆われるように形成されたＰ型のウェル領域４７３の深さを浅くする必要があり、このためＰ型のウェル領域４７３のウェル抵抗が高くなりラッチアップの発生が問題となる。このため、周辺回路領域のＮ型のウェル領域４７１は従来と同様に深いウェル領域としている。
【０１２３】
さらに、実施形態１５では、周辺回路領域内でソフトエラーが発生する可能性のある部分４７５、たとえばトランジスタサイズの小さいラッチ回路部などでは、メモリセル領域と同様に浅いウェル４１５としてソフトエラー率を低減させている。
【０１２４】
（実施形態１６）
図２９は、本発明の実施形態１６による半導体記憶装置を示した平面図である。素子分離構造には、Field・Shield（ＦＳ）方式と呼ばれるものがある。これは、ＦＳゲートとその下に存在する酸化膜とによって、いわばオフ状態にあるＭＯＳＦＥＴと同様に分離構造を有するものである。
【０１２５】
このＦＳ方式によって、トリプルウェル構造の各ウェル間の分離を行なったものが図２９に示されている。Ｐ型ウェル領域５０３を覆うように、Ｎ型ウェル領域５００が形成されている。また、Ｎ型ウェル領域５００はＰ型の半導体基板５０１の所定領域に形成されている。また、Ｎ型ウェル領域５００の所定領域には、Ｎ型ウェル領域５００の電位を固定するためのＮ+型不純物領域５０５が形成されている。以上の構造において、Ｐ型ウェル領域５０３とＮ型ウェル領域５００、およびＮ型ウェル領域５００とＰ型半導体基板５０１の境界部５０７、５０４をＦＳ方式によって分離している。
【０１２６】
図３０は、図２９に示した実施形態１６による半導体記憶装置の２０００−２０００線に沿った断面図である。図３０を参照して、半導体基板５１１の主表面には、Ｎ型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１が形成されている。Ｎ型のＭＯＳＦＥＴ５１９は半導体基板５１１の主表面に直接形成されている。もう一方のＮ型のＭＯＳＦＥＴ５２１は、半導体基板５１１の主表面の所定領域に形成されたＰ型のウェル領域５１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域５１５を覆うように、半導体基板５１１の主表面上にＮ型のウェル領域５１３が形成されている。半導体基板５１１の主表面とＮ型のウェル領域５１３とＰ型のウェル領域５１５の所定領域に素子分離膜としてＦＳ素子分離膜５１７ａ、５１７ｂおよび５１７ｃが形成されている。
【０１２７】
ＦＳ素子分離膜５１７ａ、５１７ｂおよび５１７ｃのそれぞれには接地電位ＧＮＤが印加されている。このため、半導体基板５１１の主表面のＰ型領域５１１ａおよび５１１ｃにおいては、オフ状態であるため電気的に分離される。一方、半導体基板５１１の主表面のＮ型の領域５１１ｂではオン状態となっているため、分離はされない。しかし、半導体基板５１１とＰ型のウェル領域５１５の電位が等しい場合であれば何ら問題は発生しない。
【０１２８】
以上のような作用によって、いわゆるトリプルウェル構造における境界部の構造を非常に簡単にする効果が得られる。
【０１２９】
（実施形態１７）
図３１は、本発明の実施形態１７による半導体記憶装置を示した断面図である。図３１を参照して、半導体基板５１１の主表面には、Ｎ型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１とが形成されている。Ｎ型のＭＯＳＦＥＴ５１９は半導体基板５１１の主表面に直接形成されている。もう一方のＮ型のＭＯＳＦＥＴ５２１は、半導体基板５１１の主表面の所定領域に形成されたＰ型のウェル領域５１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域５１５を覆うように、半導体基板５１１の主表面上にＮ型のウェル領域５１３が形成されている。半導体基板５１１の主表面上とＮ型のウェル領域５１３の主表面上とＰ型のウェル領域５１５の主表面上とに素子分離膜としてＦＳ素子分離膜５１７ａ、５１７ｂおよび５１７ｃが形成されている。
【０１３０】
ＦＳ素子分離膜５１７ａ、５１７ｂおよび５１７ｃのそれぞれには接地電位ＧＮＤ、電源電位Ｖｃｃおよび接地電位ＧＮＤが印加されている。このため、半導体基板５１１の主表面のＮ型の領域５１１ｂにおいては、オフ状態であるため電気的に分離される。一方、半導体基板５１１の主表面のＰ型の領域５１１ａおよび５１１ｃではオン状態となっているため分離されない。しかし、前述のようにＮ型の領域５１１ｂでは十分な分離が得られるため、Ｐ型のウェル領域５１５と半導体基板５１１との電位が異なっている場合にも適用できる。
【０１３１】
以上のような作用によって、いわゆるトリプルウェル構造における境界部の構造を非常に簡単にする効果が得られる。
【０１３２】
（実施形態１８）
図３２は、本発明の実施形態１８による半導体記憶装置を示した平面図である。実施形態１８による半導体記憶装置は、実施形態１６で示したと同様にＦＳ方式によってウェル間の分離を行なうものである。
【０１３３】
図３２を参照して、Ｐ型のウェル領域５１５を覆うように、Ｎ型ウェル領域５１３が形成されている。また、Ｎ型ウェル領域５１３の所定領域には、Ｎ型のウェル領域５１３の電位を固定するためのＮ+型不純物領域５３１が形成されている。Ｎ型ウェル領域５１３はＰ型の半導体基板５１１の所定領域に形成されている。
【０１３４】
以上の構造において、Ｐ型のウェル領域５１５とＮ型のウェル領域５１３とＰ型の半導体基板５１１の境界部をＦＳ方式によって分離している。
【０１３５】
図３３は、図３２に示した実施形態１８による半導体記憶装置を示した断面図である。図３３を参照して、半導体基板５１１の主表面には、Ｎ型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１が形成されている。Ｎ型のＭＯＳＦＥＴ５１９は半導体基板５１１の主表面に直接形成されている。もう一方のＮ型のＭＯＳＦＥＴ５２１は、半導体基板５１１の主表面の所定領域に形成されたＰ型のウェル領域５１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域５１５を覆うように、半導体基板５１１の主表面上にＮ型のウェル領域５１３が形成されている。また、Ｎ型のウェル領域５１３の主表面の所定領域には、Ｎ型のウェル領域５１３の電位を固定するためのＮ+型不純物領域５３１が形成されている。半導体基板５１１の主表面とＮ型のウェル領域５１３とＰ型のウェル領域５１５の所定領域に素子分離膜としてＦＳ素子分離膜５３７ａ、５３７ｂ、５３７ｃおよび５３７ｄが形成されている。
【０１３６】
Ｎ+型不純物領域５３１には、電源電位Ｖｃｃが印加される。
ＦＳ素子分離膜５３７ａ、５３７ｂ、５３７ｃおよび５３７ｄのそれぞれには接地電位ＧＮＤが印加されている。このため、半導体基板５１１の主表面のＰ型の領域５１１ｂおよび５１１ｅにおいては、オフ状態であるため電気的に分離される。一方、半導体基板５１１の主表面のＮ型の領域５１１ｃおよび５１１ｄではオン状態となっているため分離されない。しかし、ＦＳ素子分離膜下のチャネルがＮ+型不純物領域５３１によって分断される。このため、半導体基板５１１とＰ型のウェル領域５１５は電気的に分離され、両者の電位が異なる場合も問題はない。
【０１３７】
以上のような作用によって、いわゆるトリプルウェル構造における境界部の構造を非常に簡単にする効果が得られる。
【０１３８】
さらに、Ｎ+型不純物領域５３１に印加した電源電位ＶｃｃがＮ型ウェル領域５１３に印加されるので、ウェル領域の電位を安定に固定することができる。このため、ラッチアップに対する耐性を増すなどの効果も得られる。
【０１３９】
（実施形態１９）
図３４は、本発明の実施形態１９による半導体記憶装置を示した断面図である。図３４を参照して、半導体基板５１１の主表面には、Ｎ型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１とが形成されている。Ｎ型のＭＯＳＦＥＴ５１９は半導体基板５１１の主表面に直接形成されている。もう一方のＮ型のＭＯＳＦＥＴ５２１は、半導体基板５１１の主表面の所定領域に形成されたＰ型のウェル領域５１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域５１５を覆うように、半導体基板５１１の主表面上にＮ型のウェル領域５１３が形成されている。また、Ｎ型のウェル領域５１３の主表面の所定領域には、Ｎ型のウェル領域５１３の電位を固定するためのＮ+型不純物領域５３１が形成されている。半導体基板５１１の主表面上と、Ｎ型のウェル領域５１３およびＰ型のウェル領域５１５の主表面上の所定領域とに素子分離膜としてＦＳ素子分離膜５３７ａ、５３７ｂ、５３７ｃおよび５３７ｄが形成されている。Ｎ+型不純物領域５３１には、電源電位Ｖｃｃが印加される。
【０１４０】
ＦＳ素子分離膜５３７ａ、５３７ｂ、５３７ｃおよび５３７ｄのそれぞれには接地電位ＧＮＤ、電源電位Ｖｃｃ、および接地電位ＧＮＤが印加されている。このため、半導体基板５１１の主表面のＮ型の領域５１１ｃおよび５１１ｄにおいては、オフ状態であるため電気的に分離される。一方、半導体基板５１１の主表面のＰ型の領域５１１ｂおよび５１１ｅではオン状態となっているため、分離されない。しかし、前述のようにＮ型の領域５１１ｃおよび５１１ｄで分離することに加え、ＦＳ下のチャネルがＮ+型不純物領域５３１によって分断される。このため、半導体基板５１１とＰ型のウェル領域５１５は電気的に分離され、両者の電位が異なる場合も問題はない。
【０１４１】
以上のような作用によって、いわゆるトリプルウェル構造における境界部の構造を非常に簡単にする効果が得られる。
【０１４２】
さらに、導電領域５３１に印加した電源電位ＶｃｃがＮ型ウェル領域５１３に印加されるので、ウェル領域の電位を安定に固定することができる。このため、ラッチアップに対する耐性を増すなどの効果も得られる。
【０１４３】
（実施形態２０）
図３５は、本発明の実施形態２０による半導体記憶装置を示した断面図である。
【０１４４】
一般に、半導体装置の外部信号入力に接続される入力段には、外部からの高電圧サージ印加により、内部回路部が破壊される、いわゆる静電破壊を防止するための保護回路を備えている。一方、入力ピンのノードには、入力ピン容量を減少させるために、トリプルウェル構造を用いる。この場合、当該ノードには、ウェル電位を接地電位ではなく、内部回路により発生する基板電位ＶＢＢを印加して、接合容量を軽減する。以上のように構成すると、入力保護回路が浅いウェル内にあり、このウェルには浮遊容量が小さいために、入力保護回路としての能力を損うことがあった。
【０１４５】
図３５は、前述の入力保護回路の能力を向上させるためになされたものである。図３５を参照して、半導体基板６１１の主表面には、Ｎ+型不純物領域６１７および信号入力ノードとしてのＮ+型不純物領域６１９が形成されている。Ｎ+型不純物領域６１９は、半導体基板６１１の主表面の所定領域に形成されたＰ型のウェル領域６１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域６１５を覆うように、半導体基板６１１の主表面上にＮ型のウェル領域６１３が形成されている。Ｎ型のウェル領域６１３の主表面の所定領域には、Ｎ+型不純物領域６１７が形成されている。半導体基板６１１の主表面上と、Ｎ型のウェル領域６１３およびＰ型のウェル領域６１５上の所定領域とに素子分離絶縁膜としてＦＳ素子分離膜６２１ａ、６２１ｂおよび６２１ｃが形成されている。
【０１４６】
ＦＳ素子分離膜６２１ａ、６２１ｂおよび６２１ｃには接地電位ＧＮＤが印加されている。このため、前述の実施形態１６のように半導体基板６１１とＰ型のウェル領域６１５とを有効に電気的に分離することができる。
【０１４７】
このため、図３５に示す入力保護回路は、入力ノード６１９からＰ型ウェル領域６１５を介してＮ型ウェル領域６１３へ至るｎｐｎ接合トランジスタによって形成される。本実施形態によれば、これらの構造を簡単にすることができる。
【０１４８】
（実施形態２１）
図３６は、前述の入力保護回路の能力を向上させるためになされたものである。図３６を参照して、半導体基板６１１の主表面には、Ｎ+型不純物領域６３１および信号入力ノードとしてのＮ+型不純物領域６１９が形成されている。Ｎ+型不純物領域６１９は、半導体基板６１１の主表面の所定領域に形成されたＰ型のウェル領域６１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域６１５を覆うように、半導体基板６１１の主表面上にＮ型のウェル領域６１３が形成されている。Ｎ型のウェル領域６１３とＰ型のウェル領域６１５の境界部分にＮ+型不純物領域６３１が形成されている。半導体基板６１１の主表面と、Ｎ型のウェル領域６１３およびＰ型のウェル領域６１５の所定領域に素子分離膜としてＦＳ素子分離膜６３３ａ、６３３ｂおよび６３３ｃが形成されている。
【０１４９】
ＦＳ素子分離膜６３３ａ、６３３ｂおよび６３３ｃのそれぞれには接地電位ＧＮＤが印加されている。
【０１５０】
このため、前述の実施形態１６のように半導体基板６１１とＰ型のウェル領域６１５とを有効に電気的に分離することができる。
【０１５１】
このため、図３６に示す入力保護回路は、入力ノード６１９からＰ型ウェル領域６１５を介してＮ型ウェル領域６１３へ至るｎｐｎ接合トランジスタによって形成される。本実施形態によればこれらの構造を簡単にすることができる。
【０１５２】
さらに、Ｎ型ウェル領域の電位固定のためのＮ+型不純物領域６３１を、Ｐ型ウェル領域６１５に延びるように形成している。このため、ｎｐｎ接合トランジスタがオン状態になったときの電流駆動能力を増して、入力保護回路特性を向上できる構造を容易に形成している。
【０１５３】
（実施形態２２）
図３７は、前述の入力保護回路の能力を向上させるためになされたものである。図３７を参照して、半導体基板６１１の主表面には、Ｎ+型不純物領域６５１、Ｐ+型不純物領域６５３、および信号入力ノードとしてのＮ+型不純物領域６１９が形成されている。Ｎ+型不純物領域６１９は、半導体基板６１１の主表面の所定領域に形成されたＰ型のウェル領域６１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域６１５を覆うように、半導体基板６１１の主表面上にＮ型のウェル領域６１３が形成されている。Ｎ型のウェル領域６１３とＰ型のウェル領域６１５の境界部分にＰ+型不純物領域６５３が形成されている。さらに、Ｎ型ウェル領域６１３の主表面の所定領域には、電位固定のためのＮ+型不純物領域６５１が、Ｐ+型不純物領域６５３とは別個に形成されている。半導体基板６１１の主表面と、Ｎ型のウェル領域６１３およびＰ型のウェル領域６１５の所定領域に素子分離膜としてＦＳ素子分離膜６５５ａ、６５５ｂ、６５５ｃおよび６５５ｄが形成されている。
【０１５４】
ＦＳ素子分離膜６５５ａ、６５５ｂ、６５５ｃおよび６５５ｄのそれぞれには接地電位ＧＮＤ、電源電位Ｖｃｃ、接地電位ＧＮＤおよび接地電位ＧＮＤが印加されている。このため、前述の実施形態１６のように半導体基板６１１とＰ型のウェル領域６１５とを有効に電気的に分離することができる。
【０１５５】
このため、図３７に示す入力保護回路は、入力ノード６１９からＰ型ウェル領域６１５を介してＮ型ウェル領域６１３へ至るｎｐｎ接合トランジスタによって形成される。本実施形態によれば、これらの構造を簡単にすることができる。
【０１５６】
さらに、Ｎ型ウェル領域の電位固定のためのＰ+型不純物領域６５３を、Ｐ型ウェル領域６１５に延びるように形成している。このため、ｎｐｎ接合トランジスタがオン状態になったときの電流駆動能力を増して、入力保護回路特性を向上できる構造を容易に形成している。
【０１５７】
（実施形態２３）
図３８は、前述の入力保護回路の能力を向上させるためになされたものである。図３８を参照して、半導体基板６１１の主表面には、Ｎ+型不純物領域６３１および信号入力ノードとしてのＮ+型不純物領域６１９が形成されている。Ｎ+型不純物領域６１９は、半導体基板６１１の主表面の所定領域に形成されたＰ型のウェル領域６１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域６１５を覆うように、半導体基板６１１の主表面上にＮ型のウェル領域６１３が形成されている。Ｎ型のウェル領域６１３とＰ型のウェル領域６１５の境界部分にＮ+型不純物領域６３１が形成されている。半導体基板６１１の主表面と、Ｎ型のウェル領域６１３およびＰ型のウェル領域６１５の所定領域に素子分離膜として酸化法によって形成されたシリコン酸化膜６７１ａ、６７１ｂおよび６７１ｃが形成されている。
【０１５８】
本実施形態によれば、図３６に示した入力保護回路を従来から用いられている酸化による工程で形成することができる。
【０１５９】
このため、前述の実施形態１６のように半導体基板６１１とＰ型のウェル領域６１５とを電気的に分離することができる。
【０１６０】
このため、図３８に示す入力保護回路は、入力ノード６１９からＰ型ウェル領域６１５を介してＮ型ウェル領域６１３へ至るｎｐｎ接合トランジスタによって形成される。本実施形態によれば、これらの構造を簡単にすることができる。
【０１６１】
さらに、Ｎ型ウェル領域の電位固定のためのＮ+型不純物領域６３１を、Ｐ型ウェル領域６１５に延びるように形成している。このため、ｎｐｎ接合トランジスタがオン状態になったときの電流駆動能力を増して、入力保護回路特性を向上できる構造を容易に形成している。
【０１６２】
（実施形態２４）
図３９は、前述の入力保護回路の能力を向上させるためになされたものである。図３９を参照して、半導体基板６１１の主表面には、Ｎ+型不純物領域６５１、Ｐ+型不純物領域６５３および信号入力ノードとしてのＮ+型不純物領域６１９が形成されている。Ｎ+型不純物領域６１９は、半導体基板６１１の主表面の所定領域に形成されたＰ型のウェル領域６１５の主表面の所定領域に形成されている。さらに、Ｐ型のウェル領域６１５を覆うように、半導体基板６１１の主表面上にＮ型のウェル領域６１３が形成されている。Ｎ型のウェル領域６１３とＰ型のウェル領域６１５の境界部分にＰ+型不純物領域６５３が形成されている。さらに、Ｎ型ウェル領域６１３の主表面の所定領域には、電位固定のためのＮ+型不純物領域６５１が、Ｐ+型不純物領域６５３とは別個に形成されている。半導体基板６１１の主表面と、Ｎ型のウェル領域６１３およびＰ型のウェル領域６１５の所定領域に素子分離膜として酸化法によって形成されたシリコン酸化膜６９１ａ、６９１ｂ、６９１ｃおよび６９１ｄが形成されている。
【０１６３】
本実施形態によれば、図３７に示された入力保護回路を従来から用いられている酸化による工程で形成することができる。
【０１６４】
このため、前述の実施形態１６のように半導体基板６１１とＰ型のウェル領域６１５とを電気的に分離することができる。
【０１６５】
このため、図３９に示す入力保護回路は、入力ノード６１９からＰ型ウェル領域６１５を介してＮ型ウェル領域６１３へ至るｎｐｎ接合トランジスタによって形成される。本実施形態によれば、これらの構造を簡単にすることができる。
【０１６６】
さらに、Ｎ型ウェル領域の電位固定のためのＰ+型不純物領域６５３を、Ｐ型ウェル領域６１５に延びるように形成している。このため、ｎｐｎ接合トランジスタがオン状態になったときの電流駆動能力を増して、入力保護回路特性を向上できる構造を容易に形成している。
【０１６７】
（実施形態２５）
本実施形態は、半導体集積回路の信号入力端子に外部から与えられる過渡的な高電圧印加（サージ）に対する保護回路に関する。図４０は、本実施形態を説明するために用いる従来のトリプルウェル構造を有するＤＲＡＭの入力保護回路部の構造を示した断面図である。図４０を参照して、この従来の構造では、Ｐ型半導体基板７１１の主表面に、信号入力ノードとしてのＮ+型不純物領域７１４と、Ｎ+型不純物領域７１５と７１６とが所定の間隔を隔てて形成されている。Ｎ+型不純物領域７１４、７１５および７１６をそれぞれ電気的に分離するようにＬＯＣＯＳ酸化膜７１７ａ、７１７ｂ、７１７ｃおよび７１７ｄが形成されている。信号入力ノードを構成するＮ+型不純物領域７１４を覆うようにＰウェル領域７１３が形成されている。Ｐ-ウェル領域７１３を覆うようにＮ-ウェル領域７１２が形成されている。Ｎ+型不純物領域７１５および７１６には、ＧＮＤまたはＶｃｃの電位が印加される。図４０に示した従来の入力保護回路部の構造では、信号入力ノードからサージが入力されたときに、入力ノード金属配線（図示せず）からＮ+型不純物領域７１４へのコンタクト部で、基板方向へ大電流が流れる。これにより、コンタクト部下のＮ+型不純物領域７１４とＰ-型ウェル領域７１３とのＰ−Ｎ接合が破壊されて、基板へのリークパスが形成されて不良になるという欠点がある。
【０１６８】
そこで、実施形態２５では、図４１に示すように、信号入力ノードをＰ+型不純物領域７２０によって形成し、このＰ+型不純物領域７２０を覆うように同じ導電型のＰ-型ウェル領域７１３を形成する。またこのＰ-型ウェル領域７１３を覆うようにＮ-型ウェル領域７１４を形成する。このように実施形態２５では、Ｐ+型不純物領域７２０の下に、より深いＰ-型ウェル領域７１３を形成することによって、Ｐ−Ｎ接合の深さが深くなる。これにより、信号入力ノード（Ｐ+型不純物領域７２０）へサージが入力されたときに信号入力ノードから基板方向へ大電流が流れたとしてもＰ−Ｎ接合が破壊されて基板へのリークパスが形成されてしまうのが防止される。さらに、Ｐ-型ウェル領域７１３はＰ+型不純物領域７２０よりも不純物濃度が低くなるように形成されているので、Ｐ-型ウェル領域７１３とＮ-型ウェル領域７１４との接合部での不純物分布の勾配が緩くなる。これによっても、信号入力ノードから基板方向へ大電流が流れたとしてもコンタクト部下のＰ−Ｎ接合が破壊されるのが防止される。
【０１６９】
また、図４１に示すように、この実施形態２５では、Ｐウェル−Ｎウェル−Ｐ基板構造のバイポーラトランジスタを形成することができる。これにより、サージ入力時にこのトランジスタがオン状態になることによってサージ耐量が向上する。その結果、入力ノードコンタクト部から基板方向へ大電流が流れた場合に、コンタクト部下のＰ−Ｎ接合が破壊されるのが有効に防止される。
【０１７０】
図４１に示した実施形態２５の場合、Ｎ-ウェル領域７１４に印加する電圧は、信号入力レベルに応じて以下のように設定する。信号入力ノードにＧＮＤ〜Ｖｃｃのレベルの信号が印加される場合にはＮ-型ウェル領域７１４にＮ+型不純物領域７１５を介してＶｃｃレベルの電圧を印加する。また、信号入力ノードにＶｃｃ以上のレベルの信号が印加される場合にはＮ-型ウェル領域７１４にＮ+型不純物領域７１５および７１６を介してＶｃｃレベル以上の電圧であるＶｐｐレベルの電圧を印加する。
【０１７１】
（実施形態２６）
図４２に示す実施形態２６では、上記した実施形態２５とは逆に、信号入力ノードをＮ+型不純物領域７２４によって形成し、このＮ+型不純物領域７２４を覆うようにＮ-型ウェル領域７２３を形成し、さらにこのＮ-型ウェル領域７２３を覆うようにＰ-型ウェル領域７２２を形成する。このように信号入力ノードコンタクト部を構成するＮ+型不純物領域７２４の下により深くかつより不純物濃度の低いＮ-型ウェル領域７２３を形成することによって、信号入力ノードにサージが入力されたときにＮ+型不純物領域７２４から基板方向に向かって大電流が流れた場合にもＰ−Ｎ接合が破壊されて基板へのリークパスが形成されるのが防止される。また、図４２に示すように、Ｎウェル−Ｐウェル−Ｎ基板構造のバイポーラトランジスタを形成することができ、サージ入力時にこのトランジスタがオン状態になることによってサージ耐量を向上させることができる。
【０１７２】
この実施形態２６の場合、信号入力ノードにＧＮＤ〜Ｖｃｃのレベルの信号が印加される場合にはＰ-型ウェル領域７２２にはＰ+型不純物領域７２５または７２６を介してＧＮＤレベルの電圧が与えられる。また、信号入力ノードにＧＮＤ以下のレベルの信号が印加される場合には、Ｐ-型ウェル領域７２２にはＧＮＤレベル以下の電位であるＶＢＢの電位をＰ+型不純物領域７２５または７２６を介して印加する。
【０１７３】
（実施形態２７）
この実施形態２７では、図４３に示すように、信号入力ノードをＰ+型不純物領域７２０によって形成し、そのＰ+型不純物領域７２０を部分的に覆うようにＰ-型ウェル領域７３０を形成する。Ｐ+型不純物領域７２０の表面には配線層７３２との電気的接続を図るための接続配線７３１が接触している。Ｐ-型ウェル領域７３０は、接続配線７３１とＰ+型不純物領域７２０との接続部分の下方に位置するＰ+型不純物領域７２０の底面を少なくとも覆うように形成されている。Ｐ+型不純物領域７２０およびＰ-型ウェル領域７３０を覆うようにＮ-型ウェル領域７１４が形成されている。
【０１７４】
この実施形態２７の構造では、Ｐ+型不純物領域７２０下にＰ+型不純物領域７２０よりも深さが深くかつ不純物濃度が低いＰ-型ウェル領域７３０を形成することによって、Ｐ+型不純物領域７２０にサージが入力されたときにＰ+型不純物領域７２０から基板方向へ大電流が流れたとしてもＰ+型不純物領域７２０下の接合が破壊されて基板へのリークパスが形成されるのを防止することができる。
【０１７５】
また、この実施形態２７では、上記した実施形態２５と異なり、Ｐ-型ウェル領域７３０がＰ+型不純物領域７２０のすべてを覆わず、Ｐ+型不純物領域７２０のコンタクト部下にのみ形成されている。これにより、Ｐウェル−Ｎウェル−Ｐ基板構造のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ１）の他に、Ｐ+不純物領域−Ｎウェル−Ｐ基板構造のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ２）をも形成することができる。このＢｉｐ．Ｔｒ２によって電流増幅率が増加する。具体的には、サージ入力時にこのトランジスタ（Ｂｉｐ．Ｔｒ２）がオン状態になり、より大きな電流を流すことによって、サージ耐量がさらに向上する。
【０１７６】
（実施形態２８）
この実施形態２８では、図４４に示すように、信号入力ノードをＮ+型不純物領域７２４によって形成し、このＮ+型不純物領域７２４を部分的に覆うようにＮ-型ウェル領域７４０を形成する。さらにＮ+型不純物領域７２４およびＮ-型ウェル領域７４０を覆うようにＰ-型ウェル領域７２２を形成する。このように、Ｎ+型不純物領域７２４の少なくともコンタクト部下にＮ+型不純物領域７２４よりも深くかつ不純物濃度が低いＮ-型ウェル領域７４０を形成することによって、コンタクト部へのサージ入力時にコンタクト部から基板方向へ大電流が流れたとしてもコンタクト部下の接合が破壊されて基板へのリークパスが形成されるのが防止される。また、この実施形態２８では、上記した実施形態２７と同様に、Ｎ-型ウェル領域７４０がＮ+型不純物領域７２４のすべてを覆わずにＮ+型不純物領域７２４のコンタクト部下にのみ形成されているので、Ｎウェル−Ｐウェル−Ｎ基板構造のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ１）の他に、Ｎ+型不純物領域−Ｐウェル−Ｎ基板構造のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ２）をも形成することができる。このトランジスタＢｉｐ．Ｔｒ２によって電流増幅率が増加する。具体的には、サージ入力時にこのトランジスタＢｉｐ．Ｔｒ２もオン状態になり、より大きな電流を流すことによって、サージ耐量がさらに向上する。
【０１７７】
（実施形態２９）
この実施形態２９では、トレンチ分離領域７５０ａ、７５０ｂ、７５０ｃおよび７５０ｄによって素子分離を行なうトレンチ分離方式を用いた例を示す。ここで、図４０に示した従来の構造では、Ｎ+型不純物領域７１４を覆うようにＰ-型ウェル領域７１３が形成されているので、バイポーラトランジスタのベース部はＰ-ウェル領域７１３によって構成される。この場合、図４０に示したＬＯＣＯＳ酸化膜７１７ａ〜７１７ｄを図４５に示すようなトレンチ分離領域７５０ａ〜７５０ｄで置換えると、図４０に示した構造でベース部を構成するＰ-型ウェル領域７１３の横方向のベース部は分離領域で遮られる。その結果、電流駆動能力が減少してサージ吸収能力は弱くなる。図４５に示した実施形態２９では、Ｐ+型不純物領域７２０を覆うようにＰ-型ウェル領域７１３が形成され、さらにそのＰ-型ウェル領域７１３を覆うようにＮ-型ウェル領域７１４が形成されているので、バイポーラトランジスタのベース領域はＮ-型ウェル領域７１４によって構成される。そして、Ｐ−Ｎ接合は、Ｐ-型ウェル領域７１３とＮ-型ウェル領域７１４との界面に形成されるので、従来に比べてＰ−Ｎ接合の深さが深くなる。
【０１７８】
これにより、従来に比べて縦方向のバイポーラトランジスタのＰ−Ｎ接合が破壊されにくくなる。言い換えると、縦方向のバイポーラトランジスタの保護回路能力が増加するので、トレンチ分離領域の作用によって横方向のバイポーラトランジスタの電流駆動能力が減少したとしても従来のような問題は生じない。さらに、Ｐ-型ウェル領域７１３はＰ+型不純物領域７２０よりも不純物濃度が低く形成されるので、Ｐ-型ウェル領域７１３とＮ-型ウェル領域７１４とのＰ−Ｎ接合部での不純物濃度の勾配が緩くなる。これによっても、Ｐ−Ｎ接合が破壊されにくくなり、縦方向のバイポーラトランジスタの保護回路能力が図４０に示した構造に比べて増加する。なお、図４１〜図４４に示した構造においてＬＯＣＯＳ酸化膜７１７ａ〜７１７ｄによる分離の代わりに図４５に示すようなトレンチ分離領域７５０ａ〜７５０ｄを用いても同様の効果を得ることが可能である。
【０１７９】
図４５に示した構造では、トレンチ分離領域７５０ａ〜７５０ｄを、ＳｉＯ2膜７５１ａ〜７５１ｄによって形成している。このようなＳｉＯ2膜７５１ａ〜７５１ｄからなる分離領域７５０ａ〜７５０ｄの形成方法としては、まずトレンチ（溝）を形成するためにエッチングする。そして、ＳｉＯ2膜をＣＶＤ法などによって堆積した後その表面をエッチングで除去する。これにより、図４５に示されるような形状が得られる。
【０１８０】
図４５に示した構造においてトレンチ分離領域７５０ａ〜７５０ｄを、それぞれポリシリコン膜７５２ａ〜７５２ｄとＳｉＯ2膜７５３ａ〜７５３ｄとによって形成した例が図４６に示される。図４６に示したトレンチ分離領域７５０ａ〜７５０ｄの製造プロセスとしては、まずトレンチ分離領域をエッチングしてトレンチを形成する。そしてそのトレンチの壁面を熱酸化することによってトレンチの底面および側面にＳｉＯ2膜７５３ａ〜７５３ｄを形成する。そして、ＣＶＤ法などを用いてポリシリコン膜７５２ａ〜７５２ｄを堆積した後その表面をエッチングで除去する。さらに、ＣＶＤ法などを用いてポリシリコン膜７５２ａの上面にＳｉＯ2膜７５３ａを形成する。このようにして図４６に示されるようなトレンチ分離領域７５０ａ〜７５０ｄが得られる。以下に示す実施形態でのトレンチ分離領域は図４５または図４６に示した構造のいずれの構造を用いてもよい。
【０１８１】
（実施形態３０）
この実施形態３０では、図４７に示すように、Ｐ+型不純物領域７２０を覆うＰ-型ウェル領域７１３を、トレンチ分離領域７５０ｂおよび７５０ｃをも覆うように形成する。これにより、縦方向のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ１）の他に横方向のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ２）をも保護回路として作用させることができる。これにより、入力保護回路特性をより向上させることができる。
【０１８２】
（実施形態３１）
図４８に示す実施形態３１が上述した実施形態２９の構造と異なるのは、Ｎ-型ウェル領域７１４の側端部がＮ+型不純物領域７１５および７１６の中央部分に交わることである。すなわち、図４５に示した実施形態２９の構造ではＮ-型ウェル領域７１４の側端部はトレンチ分離領域７５０ａおよび７５０ｄの下面をも覆うように形成されているのに対して、図４８に示す実施形態３１ではＮ-型ウェル領域７１４の側端部はＮ+型不純物領域７１５および７１６の一部のみを覆うように形成されている。このような構造にしても上記した実施形態２９と同様の効果を得ることができる。
【０１８３】
（実施形態３２）
この実施形態３２では、図４９に示すように、Ｖｃｃ（またはＶｐｐ）ノードを構成するＮ+型不純物領域７１６が片側にのみ存在する。このため、図４８に示した実施形態３１の構造と異なり、横方向に長いトレンチ分離領域７５０ｅが形成される。このようにしても上述した実施形態と同様の効果を得ることができ、従来の構造に比べて保護回路能力を向上させることができる。
【０１８４】
（変形例）
図５０に示した構造は図４５および図４６に示した実施形態２９の構造においてトレンチ分離領域７５０ａ〜７５０ｄをＬＯＣＯＳ酸化膜７１７ａ〜７１７ｄに変形した例である。また、図５１に示した構造は図４８に示した実施形態３１の構造においてトレンチ分離領域７５０ａ〜７５０ｄをＬＯＣＯＳ酸化膜７１７ａ〜７１７ｄに変形した例である。また、図５２に示した構造は、図４９に示した実施形態３２のトレンチ分離領域７５０ｄおよび７５０ｅをＬＯＣＯＳ酸化膜７１７ｄおよび７１７ｅに変形した例を示している。このように分離領域をトレンチ分離領域からＬＯＣＯＳ酸化膜に変更しても同様の効果を得ることができる。
【０１８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１８６】
本発明は、半導体基板の表面に設けられたウェル領域を有する半導体記憶装置に特に有利に適用され得る。
【図面の簡単な説明】
【０１８７】
【図１】本発明の実施形態１による半導体記憶装置を示した断面図である。
【図２】本発明の実施形態２による半導体記憶装置を示した断面図である。
【図３】図２に示した実施形態２の半導体記憶装置の製造プロセスの第１工程を説明するための断面図である。
【図４】図２に示した実施形態２の半導体記憶装置の製造プロセスの第２工程を説明するための断面図である。
【図５】図２に示した実施形態２の半導体記憶装置の製造プロセスの第３工程を説明するための断面図である。
【図６】図２に示した実施形態２の半導体記憶装置の製造プロセスの第４工程を説明するための断面図である。
【図７】図２に示した実施形態２の半導体記憶装置の製造プロセスの第５工程を説明するための断面図である。
【図８】図２に示した実施形態２の半導体記憶装置の製造プロセスの第６工程を説明するための断面図である。
【図９】図２に示した実施形態２の半導体記憶装置の製造プロセスの第７工程を説明するための断面図である。
【図１０】本発明の実施形態３による半導体記憶装置を示した断面図である。
【図１１】本発明の実施形態４による半導体記憶装置を示した断面図である。
【図１２】本発明の実施形態５ないし実施形態８に使用されている内部電源について説明するための概念図である。
【図１３】図１２に示した内部電源発生回路の詳細を示した回路図である。
【図１４】内部電源電位の変化を示す図である。
【図１５】本発明の実施形態５による半導体記憶装置を示した断面図である。
【図１６】本発明の実施形態６による半導体記憶装置を示した断面図である。
【図１７】本発明の実施形態７による半導体記憶装置を示した断面図である。
【図１８】本発明の実施形態８による半導体記憶装置を示した断面図である。
【図１９】半導体記憶装置の一般的な回路図である。
【図２０】本発明の実施形態９による半導体記憶装置を示した回路図である。
【図２１】本発明の実施形態１０による半導体記憶装置を示した回路図である。
【図２２】本発明の実施形態１１による半導体記憶装置を示した断面図である。
【図２３】本発明の実施形態１１による半導体記憶装置を示した断面図である。
【図２４】本発明の実施形態１２による半導体記憶装置を示した断面図である。
【図２５】本発明の実施形態１２による半導体記憶装置を示した断面図である。
【図２６】本発明の実施形態１３による半導体記憶装置を示した断面図である。
【図２７】本発明の実施形態１４による半導体記憶装置を示した断面図である。
【図２８】本発明の実施形態１５による半導体記憶装置を示した断面図である。
【図２９】本発明の実施形態１６による半導体記憶装置を示した平面図である。
【図３０】本発明の実施形態１６による半導体記憶装置を示した断面図である。
【図３１】本発明の実施形態１７による半導体記憶装置を示した断面図である。
【図３２】本発明の実施形態１８による半導体記憶装置を示した平面図である。
【図３３】本発明の実施形態１８による半導体記憶装置を示した断面図である。
【図３４】本発明の実施形態１９による半導体記憶装置を示した断面図である。
【図３５】本発明の実施形態２０による半導体記憶装置を示した断面図である。
【図３６】本発明の実施形態２１による半導体記憶装置を示した断面図である。
【図３７】本発明の実施形態２２による半導体記憶装置を示した断面図である。
【図３８】本発明の実施形態２３による半導体記憶装置を示した断面図である。
【図３９】本発明の実施形態２４による半導体記憶装置を示した断面図である。
【図４０】本発明の実施形態２５に対応する従来例の入力保護回路を示した断面図である。
【図４１】本発明の実施形態２５による半導体記憶装置の入力保護回路を示した断面図である。
【図４２】本発明の実施形態２６による半導体記憶装置の入力保護回路を示した断面図である。
【図４３】本発明の実施形態２７による半導体記憶装置の入力保護回路を示した断面図である。
【図４４】本発明の実施形態２８による半導体記憶装置の入力保護回路を示した断面図である。
【図４５】本発明の実施形態２９による半導体記憶装置の入力保護回路を示した断面図である。
【図４６】本発明の実施形態２９による半導体記憶装置の入力保護回路を示した断面図である。
【図４７】本発明の実施形態３０による半導体記憶装置の入力保護回路を示した断面図である。
【図４８】本発明の実施形態３１による半導体記憶装置の入力保護回路を示した断面図である。
【図４９】本発明の実施形態３２による半導体記憶装置の入力保護回路を示した断面図である。
【図５０】図４５および図４６に示した実施形態２９による半導体記憶装置の変形例を示した断面図である。
【図５１】図４８に示した実施形態３１による半導体記憶装置の変形例を示した断面図である。
【図５２】図４９に示した実施形態３２による半導体記憶装置の変形例を示した断面図である。
【図５３】従来の半導体記憶装置を示した断面図である。
【図５４】バルクＣＭＯＳの寄生サイリスタ構造を説明するための断面図である。
【図５５】基板電位の変化を示す図である。
【符号の説明】
【０１８８】
１  半導体基板、１２  Ｎ型のウェル領域、１３  Ｐ型のウェル領域、１４  Ｐ型のウェル領域、１６  Ｎ型のウェル領域、１７  Ｐ型のウェル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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