(57)【要約】【課題】 本発明は不揮発性メモリ装置及び製造方法を提供する。【解決手段】本発明の製造方法によると、セル領域、高電圧領域、低電圧領域を有する半導体基板において、セル領域と高電圧領域の素子分離膜の一部とを露出させるマスクを用いる。前記マスクを利用すると、セル領域にスレッショルド電圧調節不純物イオンを注入する段階と、高電圧領域の素子分離膜にチャネルスドーピング不純物イオンを注入する段階と、セル領域に低電圧ゲート導電膜と低電圧ゲート絶縁膜とを除去する段階などとを併合して進行することができる。【選択図】図３Ｅ
2006295191.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と、高電圧領域を有する半導体基板と、
前記半導体基板の活性領域を画定する素子分離膜と、
前記素子分離膜を含む前記半導体基板の前記セル領域に形成される、セルゲート絶縁膜及びセルゲート導電膜と、
前記素子分離膜を含む前記半導体基板の前記高電圧領域に形成される、高電圧ゲート絶縁膜及び高電圧ゲート導電膜とを含み、
前記高電圧領域の素子分離膜の一部分が凹んで溝が形成されることを特徴とする不揮発性メモリ装置。
【請求項２】
前記高電圧ゲート絶縁膜の厚さは前記溝の深さよりも小さいことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記セル領域で前記素子分離膜の上部面が凹んでいることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記セルゲート絶縁膜はトンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜を含むことを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項５】
前記高電圧ゲート導電膜及びセルゲート導電膜の上部に形成された共通ゲート導電膜をさらに含み、前記高電圧ゲート導電膜は前記溝の上部で開口部を形成して、前記溝及び開口部は前記共通ゲート導電膜によって満たされることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項６】
前記高電圧ゲート絶縁膜の厚さは前記素子分離膜の端から溝までの距離より小さいことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記セル領域で前記素子分離膜の上部面が凹んでいることを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記セルゲート絶縁膜はトンネリング絶縁膜、電荷貯蔵膜とブロッキング絶縁膜とを含むことを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項９】
前記高電圧ゲート導電膜及びセルゲート導電膜の上部に形成された共通ゲート導電膜をさらに含み、前記高電圧ゲート導電膜は前記溝の上部で開口部を形成して、前記溝及び開口部は前記共通ゲート導電膜によって満たされることを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項１０】
前記溝と開口部の側壁及び前記共通ゲート導電膜の間に前記セルゲート絶縁膜が形成されることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１１】
セル領域、高電圧領域、及び低電圧領域を有する半導体基板に活性領域を画定する素子分離膜を形成して、
前記半導体基板上の高電圧領域に高電圧ゲート絶縁膜及び高電圧ゲート導電膜を形成して、
前記半導体基板上の低電圧領域とセル領域に、低電圧ゲート絶縁膜及び低電圧ゲート導電膜を形成して、
前記高電圧領域の素子分離膜と前記セル領域の少なくとも一部分を露出させるマスクを形成して、
前記マスクに応じて前記半導体基板に不純物イオンを注入して、
前記マスクに応じて前記半導体基板で低電圧ゲート導電膜と低電圧ゲート絶縁膜及び高電圧ゲート導電膜と高電圧ゲート絶縁膜を除去して、
前記セル領域にセルゲート絶縁膜及びセルゲート導電膜を形成することを含むことを特徴とする不揮発性メモリ装置の製造方法。
【請求項１２】
前記マスクに応じて前記半導体基板で低電圧ゲート導電膜と低電圧ゲート絶縁膜及び高電圧ゲート導電膜と高電圧ゲート絶縁膜を除去した後、
前記マスクに応じて前記セル領域の素子分離膜と前記高電圧領域の素子分離膜とをエッチングすることをさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
前記セルゲート絶縁膜及びセルゲート導電膜を形成した後、前記半導体基板上に共通ゲート導電膜を形成する段階をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
前記不純物イオンを注入することは、
前記セル領域に対するスレッショルド電圧調節用イオンを注入することと、前記高電圧領域に対するチャネルストップイオンを注入することとを含むことを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１５】
前記不純物イオンを注入する前に、
前記マスクに応じて前記半導体基板から前記低電圧ゲート導電膜または高電圧ゲート導電膜を除去することを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１６】
前記セルゲート絶縁膜はトンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜を含むことを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１７】
セル領域、高電圧領域、及び低電圧領域を有する半導体基板の所定領域に活性領域を画定する素子分離膜を形成して、
前記半導体基板の高電圧領域に高電圧ゲート絶縁膜を形成して、
前記半導体基板の低電圧領域とセル領域に低電圧ゲート絶縁膜を形成して、
前記高電圧領域の素子分離膜と前記セル領域の少なくとも一部分を露出させるマスクを形成して、
前記マスクに応じて前記半導体基板に不純物イオンを注入して、
前記マスクに応じて前記半導体基板から低電圧ゲート絶縁膜と高電圧ゲート絶縁膜とを除去して、
前記セル領域にセルゲート絶縁膜を形成して、
前記半導体基板上に共通ゲート導電膜を形成することを含むことを特徴とする不揮発性メモリ装置の製造方法。
【請求項１８】
前記マスクに応じて前記半導体基板から低電圧ゲート絶縁膜と高電圧ゲート絶縁膜とを除去した後、
前記マスクに応じて前記セル領域の素子分離膜と前記高電圧領域の素子分離膜とをエッチングすることをさらに含むことを特徴とする請求項１７に記載の不揮発性メモリ装置の製造方法。
【請求項１９】
前記不純物イオンを注入することは、
前記セル領域に対するスレッショルド電圧調節用イオンを注入することと、前記高電圧領域に対するチャネルストップイオンを注入することとを含むことを特徴とする請求項１７に記載の不揮発性メモリ装置の製造方法。
【請求項２０】
セル領域と高電圧領域とを有する半導体基板の所定領域に活性領域を画定する素子分離膜を形成して、
前記素子分離膜を含む前記半導体基板上のセル領域にセルゲート絶縁膜とセルゲート導電膜とを形成して、
前記素子分離膜を含む前記半導体基板上の高電圧領域に高電圧ゲート絶縁膜と高電圧ゲート導電膜とを形成することを含み、
前記高電圧領域の素子分離膜の一部分が凹んで溝が形成されることを特徴とする不揮発性メモリ装置の製造方法。
【請求項２１】
前記高電圧ゲート絶縁膜の厚さは前記溝の深さよりも小さいことを特徴とする請求項２０に記載の不揮発性メモリ装置の製造方法。
【請求項２２】
前記セル領域で前記素子分離膜の上部面が凹んでいることを特徴とする請求項２１に記載の不揮発性メモリ装置の製造方法。
【請求項２３】
前記セルゲート絶縁膜はトンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜を含むことを特徴とする請求項２１に記載の不揮発性メモリ装置の製造方法。
【請求項２４】
前記高電圧ゲート導電膜及びセルゲート導電膜の上部に形成された共通ゲート導電膜をさらに含み、前記高電圧ゲート導電膜は前記溝の上部で開口部を形成して、前記溝及び開口部は前記共通ゲート導電膜によって満たされることを特徴とする請求項２１に記載の不揮発性メモリ装置の製造方法。
【請求項２５】
前記高電圧ゲート絶縁膜の厚さは前記素子分離膜の端から溝までの距離よりも小さいことを特徴とする請求項２０に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より詳細には不揮発性半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は各種のデータを貯蔵するために用いられており、一般的に揮発性と不揮発性メモリ装置に区別される。揮発性メモリ装置は電源供給が中断されれば、貯蔵されたデータも消滅するが、不揮発性メモリ装置は電源供給が中断されても貯蔵されたデータを維持する。したがって、携帯電話、音楽及び映像を貯蔵するメモリカードなどの応用装置のように、電源を継続して用いることができない場合、不揮発性メモリ装置は有用に用いられる。
【０００３】
不揮発性メモリ装置では、フラッシュメモリ装置、強誘電体メモリ装置、相変換メモリ装置、磁気メモリ装置などがある。これらのうち、フラッシュメモリ装置は別途の情報貯蔵要素なしにＭＯＳトランジスタと類似の構造の単位セルを用いるので、集積度を高めることができる。フラッシュメモリ装置はセルを形成する構造に応じて、浮遊ゲート型と浮遊トラップ（floating-trap）型とに区別される。浮遊ゲート型メモリ装置は、半導体基板と制御ゲートとの間に絶縁膜で孤立した浮遊ゲートを形成して、前記浮遊ゲート内に電荷を注入してデータを貯蔵する。一方、浮遊トラップ型メモリ装置は半導体基板とゲート電極との間の非導電性電荷貯蔵膜内に形成されるトラップに電荷を注入してデータを貯蔵する。
【０００４】
図１は従来浮遊トラップ型メモリ装置のセルトランジスタを示す断面図である。図１を参照すると、ｐ型半導体基板１の所定領域にｎ型不純物が注入されてソース領域Ｓとドレイン領域Ｄが形成される。前記ソース／ドレイン領域Ｓ、Ｄの間にはセルゲート絶縁膜３とセルゲート導電膜４がパターニングされている。前記セルゲート絶縁膜３はトンネリング絶縁膜３ａ、電荷貯蔵膜３ｂ、及びブロッキング絶縁膜３ｃを含む。
【０００５】
前記半導体基板１、トンネリング絶縁膜３ａ、電荷貯蔵膜３ｂ、ブルロキング絶縁膜３c及びセルゲート導電膜４の界面には電位障壁（ｐｏｔｅｎｔｉａｌ  ｂａｒｒｉｅｒ）が形成される。データを貯蔵する場合には、前記ソース領域Ｓからドレイン領域Ｄに電子を加速して、加速された電子がトンネリング絶縁膜３ａの電位障壁を通過して電荷貯蔵膜３ｂに捕獲されるようにする。反対にデータを消去する場合には、捕獲された電子がトンネリング絶縁膜３ａを通じてトンネリングされるようにする。一方、データを読み出す場合には、電子が捕獲されているか否かによってセルトランジスタのスレッショルド電圧が変わるという点を利用する。
【０００６】
上述のフラッシュメモリ装置は、メモリセルを駆動させるための周辺回路が具備されて読み出しモードで動作する低電圧トランジスタとプログラム／消去モードで動作する高電圧トランジスタとを要する。図２は、周辺回路を含む従来浮遊トラップ型メモリ装置の構成を示す断面図であり、ゲートに沿って切断した状態を示したものである。
【０００７】
図２において、セル領域Ｃｅｌｌ、高電圧領域Ｈｖ、及び低電圧領域Ｌｖはそれぞれセルトランジスタ、高電圧トランジスタ、及び低電圧トランジスタが形成される領域を示したものである。図２を参照すると、半導体基板１上に活性領域を画定する素子分離膜２が形成される。また前記素子分離膜２が形成された半導体基板１上のセル領域にはセルゲート絶縁膜３とセルゲート導電膜４が、高電圧領域には、高電圧ゲート絶縁膜５と高電圧ゲート導電膜６が、低電圧領域には低電圧ゲート絶縁膜７と低電圧ゲート導電膜８が形成される。前記セルゲート絶縁膜３は、トンネリング絶縁膜３ａ、電荷貯蔵膜３ｂ、及びブロッキング絶縁膜３ｃを含む。これに比べて高電圧ゲート絶縁膜５及び低電圧ゲート絶縁膜７はシリコン酸化膜酸化膜のような単一膜構造であり、ただ高電圧ゲート絶縁膜５は低電圧ゲート絶縁膜７より厚く形成される。これは高電圧トランジスタが外部電源から昇圧された電圧を用いるので、耐電圧特性を向上させるためである。一方、前記高電圧領域の素子分離膜２の下部には不純物イオンが注入されたチャネルストップ領域９が形成される。これは高電圧領域の隣り合うトランジスタ間には高電圧差が印加されることを考慮して、素子間の隔離が維持されるようにするためである。
【０００８】
上述の従来技術のメモリ装置は、製造工程と関連して次のような問題がある。
【０００９】
図２のフラッシュメモリ装置を製造するためにはセル領域、低電圧領域及び高電圧領域に対して厚さや構造が異なっている多様なゲート絶縁膜３、５、７を使わなければならないので、複雑な工程手続が必要になる。一例として、『半導体基板１上に高電圧ゲート絶縁膜５蒸着→高電圧領域をブロッキングしてセル領域と低電圧領域の高電圧ゲート絶縁膜５除去→セル領域と低電圧領域に低電圧ゲート絶縁膜７蒸着→前記高電圧領域と低電圧領域をブロッキングしてセル領域の低電圧ゲート絶縁膜７除去→半導体基板１上にセルゲート絶縁膜３を蒸着した後、高電圧領域及び低電圧領域のセルゲート絶縁膜３除去』のような段階が必要になる。前記段階に加えて、チャネルストップ領域９を形成するための不純物イオンを注入するか、スレッショルド電圧を高めるための不純物イオン注入工程が必要になる。ここでチャネルストップ領域９のための不純物イオンは高電圧領域の素子分離膜２を通過して注入されるので、前記不純物注入のための別途のマスクを使わなければならないなどの段階が複雑になる。
【００１０】
また従来の製造方法を通じて製造される図２のような一般的なメモリ装置は動作特性が劣悪である。すなわち、高集積化が進行されながら図２でトランジスタのチャネル幅に該当する素子分離膜２の間の距離も狭くなり、チャネル幅の減少によりトランジスタ動作の際の電流が減少する。また大きさの減少によりソース／ドレイン領域Ｓ、Ｄの間のチャネル長さも徐々に短くなるようになって、短チャネル効果にも脆弱である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上述の課題を解消するために提案されたものであり、本発明の課題は工程段階を単純化させた不揮発性メモリ装置の製造方法を提供することにある。
【００１２】
本発明の他の課題は、動作特性が向上した不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の実施形態は不揮発性メモリ装置とその製造方法を提供する。セル領域と高電圧領域とを有する半導体基板が具備される。前記半導体基板に活性領域を画定する素子分離膜が提供される。前記素子分離膜を含む前記半導体基板の前記セル領域にセルゲート絶縁膜とセルゲート導電膜とが提供される。前記素子分離膜を含む前記半導体基板の前記高電圧領域に高電圧ゲート絶縁膜と高電圧ゲート導電膜とが提供される。前記高電圧領域の素子分離膜の少なくとも一部分が凹ました溝が提供される。
【００１４】
本発明の他の実施形態において、前記高電圧ゲート絶縁膜の厚さは前記溝の深さよりも小さい。前記セル領域で前記素子分離膜の上部面が凹んでいる。前記セルゲート絶縁膜はトンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜を含む。共通ゲート導電膜が前記高電圧ゲート導電膜とセルゲート導電膜上に提供される。
【００１５】
本発明のまた他の実施形態において、前記高電圧ゲート絶縁膜の厚さは前記素子分離膜の端から溝までの距離より小さい。前記高電圧ゲート導電膜は前記溝の上部で開口部を形成して、前記溝及び開口部は前記共通ゲート導電膜によって満たされる。前記セルゲート絶縁膜は前記溝と開口部の側壁及び前記共通ゲート導電膜の間に形成される。
【発明の効果】
【００１６】
本発明の不揮発性メモリ装置の製造方法によると、様々な工程を併合して進行することができるので、工程を単純化させることができる。
【００１７】
また、上述の製造方法で製造可能な不揮発性メモリ装置によると、セル領域、高電圧領域、及び低電圧領域に用いられるトランジスタのチャネル幅が増加して、トランジスタの動作電流が増加して、高集積化による短チャネル効果を克服することができる。
【発明を実施するための最良の形態】
【００１８】
本発明は本発明の実施形態を示した添付の図を参照してよく理解されることができる。しかし、本発明は多様に実現可能であり、提示された実施形態に限定されると解釈されてはならないであろう。むしろ下記の実施形態は本発明によって開示された技術思想をより明確にして、なお本発明が属する分野で平均的な知識を持った当業者に本発明の技術思想を十分に伝達するために提供されるものだけである。添付の図において、層及び領域の大きさは明確な説明を強調するために簡略化、または誇張されたものである。一つの構成要素や層が他の構成要素や層の“上に”、“連結されている”、“結合している”というのは、また他の構成要素や層が介在されるか、介在されたことを全部含む。しかし一つの構成要素が別の構成要素の“直接的に上に”、“直接的に連結されている”、“直接的に結合している”というのは、また他の構成要素や層が介在されないことを意味する。ここで用いられた“及び／または”という用語は係わる要素の一つまたはそれ以上のどのような組合せでも全部含む。図面上の同一の参照番号は同一の構成要素を示す。
【００１９】
ここで用いられた第１及び第２という用語は多様な領域、層及び／または区域を示すが、このような領域、層及び／または区域がこのような用語によって限定されると理解されてはならないであろう。このような用語はただ一つの領域、層及び区域を他の領域、層及び区域と区分するために用いられたものである。したがって、本発明の技術的範囲を逸脱しない領域内で、後述の第１領域、層及び区域は第２領域、層及び区域であると命名されることもでき、同様に、第２領域、層及び区域は第１領域、層及び区域であると命名されることもできる。
【００２０】
また“より低い”、“底”、“より高い”、“最上”のような相対的な用語は図面に示したもののように一つの構成要素と別の構成要素の関係を示すために用いられたものである。相対的な用語は図面に示した位置に追加して該当の素子の他の位置を示すために用いられたものを理解されなければならないであろう。例えば、図面で素子が裏返られている際、他の構成要素のより低い面にあると説明された構成要素は前記他の構成要素のより高い面に位置することができる。したがって、“より低い”という用語は図面上の特定位置に応じて“より高いか、またはより低い”位置を全部含むことができる。同様に、図面で素子が裏返られている際、他の構成要素のより下にあると説明された構成要素は前記他の構成要素の上に位置することができる。したがって、“下に”という用語は図面の特定位置に応じて“下に、または上に”という位置を全部含むことができる。
【００２１】
本発明の実施形態は理想的な実施形態に対する図式的説明のために断面図を参照して説明される。実際では、例えば製造技術及び／または誤差によって図示された形状から多少変形された形状に形成されることができる。したがって、本発明の実施形態はここで示した領域の特定形状だけで限定されると解釈されてはならず、例えば製造される過程から変形されることができる形状を含むように解釈されなければならないであろう。例えば長方形に示した不純物イオンが注入された領域は典型的には円形、または曲がっている形状を有し、端でのイオン濃度変化の勾配はイオン注入領域から非イオン注入領域にいくほど徐々にバイナリ（ｂｉｎａｒｙ）の変化を示すようになる。同様に、イオン注入によって形成される埋没領域も前記埋没領域とイオン注入が発生された表面の間の領域で一定のイオン注入が招来される。したがって、図面に示した上述の領域は図式的なものでなく、それらの形状は素子の正確な領域形状を図示するように意図されたのではなくて、これによって本発明の範囲が制限されるように解釈されてはならないであろう。
【００２２】
ここで用いられた用語は特定の実施形態を説明するためであり、本発明を限定するためではない。単数に表現されでも明らかに単数であることを示さないと、複数のものを含むことができる。“含む”という用語は説明された構造、段階、動作、構成要素、成分を示すだけでなく、他の構造、段階、動作、構成要素、成分が追加されることができることを示す。
【００２３】
特別に定義されなければ、ここで用いられた用語は本発明が属する分野で通常の知識を持った者が一般的に理解する意味として解釈される。ただ前記一般的な意味は関連分野の背景と符合するように解釈されなければならないはずであり、ここで明らかに定義されなければ、あまり形式的や理想的な意味として解釈されてはならないであろう。
【００２４】
図３Ａ乃至図３Ｈは本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図であり、ゲート方向に沿って切断した。
【００２５】
図３Ａを参照すると、セル領域Ｃｅｌｌ、高電圧領域Ｈｖ及び低電圧領域Ｌｖが形成された半導体基板１０上に活性領域を画定する素子分離膜２０を形成する。前記セル領域にはセルトランジスタが形成され、前記高電圧領域には高電圧トランジスタが、前記低電圧領域には低電圧トランジスタが形成される。前記素子分離膜２０は通常のトレンチ方法で形成することができる。すなわち、前記半導体基板１０にフォトリソグラフィ工程を利用してトレンチを形成した後、前記トレンチを高密度プラズマ（ＨＤＰ；Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）などを利用した酸化膜で埋め立てる。
【００２６】
図３Ｂを参照すると、前記半導体基板１０の高電圧領域に高電圧ゲート絶縁膜５０と高電圧ゲート導電膜６０とを形成する。前記高電圧ゲート絶縁膜５０は、通常シリコン酸化膜で半導体基板１０を熱酸化して形成する。前記高電圧ゲート導電膜６０は、高濃度の不純物を含有する多結晶シリコン膜を化学気相蒸着（ＣＶＤ）法で形成する。前記高電圧ゲート絶縁膜５０、高電圧ゲート導電膜６０を高電圧領域に画定して形成する方法は多様である。たとえ、セル領域と低電圧領域とをマスクで覆って高電圧領域のみを露出させた状態で高電圧ゲート絶縁膜５０、及び高電圧ゲート導電膜６０を形成することができる。または半導体基板１０上に高電圧ゲート絶縁膜５０及び高電圧ゲート導電膜６０を形成した後、高電圧領域をマスクで覆ってセル領域と低電圧領域とを露出させた状態で露出した部分の膜を除去することができる。
【００２７】
図３Ｃを参照すると、前記半導体基板１０のセル領域と低電圧領域に低電圧ゲート絶縁膜７０と低電圧ゲート導電膜８０とを形成する。以前の段階で高電圧領域を覆うマスクを用いた場合、前記マスクをそのまま利用することができる。なぜならば、高電圧領域が覆われた状態で半導体基板１０に熱酸化及び化学気相蒸着を適用して、セル領域と低電圧領域にのみ低電圧ゲート絶縁膜７０、及び低電圧ゲート導電膜８０を形成することができるためである。
【００２８】
図３Ｄを参照すると、高電圧領域のうち素子分離膜２０の一部を露出させて、同時にセル領域を露出させるマスク１１０を形成する。前記マスク１１０はフォトレジストを塗布した後、これをパターニングして形成するか、またはシリコン窒化膜を蒸着した後フォトレジストを利用してパターニングしたハードマスクでありうる。
【００２９】
図３Ｅを参照すると、前記マスク１１０によって露出した領域に不純物イオン１１１を注入する。前記不純物イオン１１１は高電圧領域の素子分離膜２０の下部にチャネルストップ領域１２０を形成するためのイオンであるか、またはセル領域のチャネル領域に注入されるスレッショルド電圧調節用イオンでありうる。
【００３０】
上述のように、高電圧トランジスタには高電圧が印加されるので、素子分離膜２０の下部に不純物イオン１１１を注入してチャネルストップ領域１２０を形成する。このために、本発明では前記素子分離膜２０の一部を露出させるマスク１１０を用いて必要の領域にチャネルストップ用不純物イオン１１１を注入する。また同一のマスク１１０を利用してセル領域に対するスレッショルド電圧調節用イオンを注入する。前記スレッショルド電圧調節用イオンはトランジスタのチャネル領域に注入されてトランジスタが導通されるスレッショルド電圧を調節する。前記スレッショルド電圧調節用イオンとチャネルストップイオンが注入される領域は深さにおいて差があり、これはイオン注入の際、加えられるエネルギーにより調節するようになる。たとえスレッショルド電圧調節用イオンを注入する場合には、不純物イオン１１１がセル領域の半導体基板１０の表面に注入されるようにエネルギーを調節する。この際、前記マスク１１０によって高電圧領域の素子分離膜２０一部が露出しているので、スレッショルド電圧調節用イオン注入の際、不可避に高電圧領域の素子分離膜２０の表面にも不必要な不純物イオン１１１が注入される。しかし、上述の不純物イオン１１１がトランジスタの動作に影響を及ぶのではないので、追加マスクを用いて高電圧領域の素子分離膜２０の上部を遮断する必要はない。
【００３１】
ところで、前記マスク１１０は、チャネルストップ領域１２０の形成とセル領域のスレッショルド電圧イオンを注入すること以外にも、セル領域の低電圧ゲート絶縁膜７０、及び 低電圧ゲート導電膜８０を除去するのに用いられる。すなわち、単一したマスク１１０下で３種の段階が進行されるので、前記段階を同時に併合して進行することができ、これによって全体的な工程段階が単純になる。
【００３２】
図３Ｆを参照すると、前記マスク１１０によって露出した領域のゲート導電膜６０、８０とゲート絶縁膜５０、７０とを除去する。この際、セル領域では低電圧ゲート導電膜８０と低電圧ゲート絶縁膜７０とが除去され、高電圧領域では高電圧ゲート導電膜７０と高電圧ゲート絶縁膜５０とが除去される。ところで、高電圧領域で前記マスク１１０によって露出した領域は素子分離膜２０上の一部分に過ぎず、前記高電圧ゲート導電膜７０の除去の際、開口部１３０が形成される。一方、高電圧ゲート絶縁膜５０を熱酸化法で形成すれば、素子分離膜２０上には高電圧ゲート絶縁膜５０が形成されず、前記マスク１１０により露出した素子分離膜２０の一部だけが除去される。
【００３３】
ここで、ゲート導電膜６０、８０及びゲート絶縁膜５０、７０の除去段階を分離して、ゲート導電膜６０、８０を除去して、ゲート絶縁膜５０、７０を除去する前に、上述の不純物イオン注入段階を進行することができる。ゲート導電膜６０、８０を除去した状態で不純物イオンを注入する場合の長所は次の通りである。前記不純物イオンのうち、チャネルストップイオンの場合には単純に素子分離膜２０による素子間隔離を維持するためのであり、注入領域に対する精密な制御は必要ではない。これに比べて、スレッショルド電圧調節イオンは直接的にトランジスタのスレッショルド電圧値を調節するためであり、半導体基板１０の表面のチャネル領域に正確に注入されなければならない。ところで、ゲート導電膜６０、８０を除去すれば、半導体基板１０の上部面からチャネル領域まで薄いゲート絶縁膜７０だけが存在するので、チャネル領域に合わせて不純物イオンを注入するのが容易である。またゲート導電膜６０、８０が除去されれば、その厚さだけイオンを注入する深さも減少するので、イオン注入の際に与えられるエネルギーを低めることができる。
【００３４】
図３Ｆに示したように、ゲート絶縁膜５０、７０を除去した後、半導体基板１０上に形成された素子分離膜２０を凹ますことができる。これはゲート絶縁膜５０、７０を除去する際、エッチング時間を増加させる方法などにより実現される。図３Ｄに示したマスク１１０によってセル領域の半導体基板１０は全体が露出しているので、素子分離膜２０の全体がエッチングされる。これに比べて高電圧領域の場合には、素子分離膜２０の所定領域だけが露出した状態なので、前記露出した部分に対してだけ溝１４０が形成される。このようなリセス段階が追加された場合、セルトランジスタや高電圧トランジスタのチャネル幅が増加して動作特性が向上し、詳細な説明は後述する。ただ本発明の製造方法によると、図３Ｄのマスクを用いて不純物イオン注入とゲート導電膜６０、８０及びゲート絶縁膜５０、７０の除去及びリセス段階を併合して連続して進行することができるという長所がある。
【００３５】
図３Ｇを参照すると、前記セル領域に対してセルゲート絶縁膜３０とセルゲート導電膜４０とを形成する。前記セルゲート絶縁膜３０はトンネリング絶縁膜３１、電荷貯蔵膜３２及びブロッキング絶縁膜３３を含む。セルゲート絶縁膜３０の最下部層のトンネリング絶縁膜３１はデータプログラム／消去の際、電子がトンネリングされる膜として、通常シリコン半導体基板１０を酸化させた熱酸化膜（ＳｉＯ２）からなる。次に、電荷貯蔵膜３２はトンネリングされた電子が捕獲される膜として、トラップ密度が高くて電子親和力がトンネリング絶縁膜３１やブロッキング絶縁膜３３に比べて高いシリコン窒化膜（Ｓｉ３Ｎ４）を主に用いる。最後に前記ブロッキング絶縁膜３３はゲートと電荷貯蔵膜３２との間を遮断する膜として、シリコン酸化膜または高誘電常数を有し、エネルギーバンドギャップが大きい高誘電膜や金属酸化膜などが用いられることができる。前記セルゲート絶縁膜３０上にはポリシリコンなどを利用したセルゲート導電膜４０が形成される。
【００３６】
前記セルゲート絶縁膜３０及びセルゲート導電膜４０をセル領域にだけ形成するためには、半導体基板１０の全面にセルゲート絶縁膜３０、セルゲート導電膜４０を形成した後、セル領域を覆うマスクを用いて高電圧領域と低電圧領域のセルゲート導電膜３０、セルゲート絶縁膜４０を除去する。このような段階が進行された後には、セル領域にはセルゲート絶縁膜３０とセルゲート導電膜４０とが形成される。ところで、前記セルゲート絶縁膜３０、及びセルゲート導電膜４０は高電圧領域にも形成されてから除去されるので、前記高電圧領域の溝１４０と開口部１３０の側壁にはセルゲート絶縁膜３０成分が残留して形成されることもできる。
【００３７】
図３Ｈを参照すると、半導体基板１０の全面に共通ゲート導電膜１００を形成する。この場合、セル領域にはセルゲート絶縁膜３０、セルゲート導電膜４０、及び共通ゲート導電膜１００が形成される。また低電圧領域には低電圧ゲート絶縁膜７０、低電圧ゲート導電膜８０、及び共通ゲート導電膜１００が形成される。最後に高電圧領域には高電圧ゲート絶縁膜５０、高電圧ゲート導電膜６０、及び共通ゲート導電膜１００が形成される。前記高電圧領域の場合、素子分離膜２０の上部に形成された溝１４０と開口部１３０は共通ゲート導電膜１００で満たされる。
【００３８】
上述のように、前記ゲート絶縁膜３０、５０、７０とゲート導電膜４０、６０、８０、１００とを形成した後、これらをパターニングして不純物イオンを注入する通常の工程を進行する。このような工程が完了すると、ソース／ドレイン領域及びゲート電極が具備される。
【００３９】
図３Ａ乃至図３Ｈに示した実施形態と関連して、ゲート絶縁膜３０、５０、７０とゲート導電膜４０、６０、８０、１００とを形成する過程を説明しながら、セル領域、高電圧領域、および低電圧領域別に形成段階を特定したが、このような段階は変更されることもできる。さらにスレッショルド電圧を調節するか、チャネルストップ領域を形成することは、必ずセル領域及び高電圧領域のみで必要なことではないので、本発明の製造方法はセル領域／高電圧領域／低電圧領域など特定領域の区別なしに適用されることもできる。
【００４０】
一方、前記図３Ａ乃至図３Ｈに示した実施形態で、ゲート絶縁膜３０、５０、７０を形成した後には、その上部にゲート導電膜４０、６０、８０を形成した。前記ゲート絶縁膜３０、５０、７０は、セル領域、高電圧領域及び低電圧領域で絶縁膜３０、５０、７０の成分や厚さの差があるので、各領域ごとに異なるように形成されなければならない。これに比べてゲート導電膜４０、６０、８０は各領域ごとに特別に異なっている特性を有さずに、共通的に形成することもできる。したがって、セル領域、高電圧領域及び低電圧領域で異なっているゲート絶縁膜３０、５０、７０を形成した後、共通ゲート導電膜１００を形成することによって、セルゲート導電膜４０、高電圧ゲート導電膜６０及び低電圧ゲート導電膜８０を使用しないこともできる。ただ図３Ａ乃至図３Ｈの実施形態で、別途のセルゲート導電膜４０、高電圧ゲート導電膜６０及び低電圧ゲート導電膜８０は、ゲート絶縁膜３０、５０、７０が外部に露出することを遮断して保護する役割を実行する。前記ゲート絶縁膜３０、５０、７０はトランジスタの性能を左右するので、これに対する保護が必要になるが、別途のセルゲート導電膜４０、高電圧ゲート導電膜６０及び低電圧ゲート導電膜８０を用いるためには追加工程が必要になる。以下では共通ゲート導電膜１００のみを用いる本発明の他の実施形態に対して説明する。
【００４１】
図４Ａ乃至図４Ｇは本発明の他の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図であり、ゲート方向に沿って切断したものである。
【００４２】
図４Ａを参照すると、セル領域Ｃｅｌｌ、高電圧領域Ｈｖ、及び低電圧領域Ｌｖが形成された半導体基板１０上に、通常のトレンチ方法などを利用して活性領域を画定する素子分離膜２０を形成する。
【００４３】
図４Ｂを参照すると、前記半導体基板１０の高電圧領域に高電圧ゲート絶縁膜５０を形成する。具体的に、半導体基板１０上に高電圧ゲート絶縁膜５０を形成した後、高電圧領域をマスクで覆ってセル領域と低電圧領域とを露出させた状態で露出した部分の高電圧ゲート絶縁膜５０を除去する。
【００４４】
図４Ｃを参照すると、前記半導体基板１０のセル領域と低電圧領域に低電圧ゲート絶縁膜７０を形成する。以前の段階で高電圧領域を覆うマスクを用いた場合、前記マスクによって露出した領域に熱酸化法を利用すると、セル領域と低電圧領域にだけ低電圧ゲート絶縁膜７０を形成することができる。
【００４５】
図４Ｄを参照すると、高電圧領域のうち素子分離膜２０の一部を露出させ、同時にセル領域を露出させるマスク１１０を形成する。前記マスク１１０はフォトレジストを塗布した後、これをパターニングして形成するか、またはシリコン窒化膜を蒸着した後フォトレジストを利用してパターニングしたハードマスクでありうる。
【００４６】
図４Ｅを参照すると、前記マスク１１０によって露出した領域に不純物イオン１１１を注入する。前記不純物イオン１１１は素子分離膜２０の下部にチャネルストップ領域１２０を形成するためのイオンであるか、またはチャネル領域に注入されるスレッショルド電圧調節用イオンでありうる。前記スレッショルド電圧調節用イオンは、半導体基板１０の表面のチャネル領域に注入されなければならない。ところで、セル領域において、半導体基板１０の上部面からチャネル領域まで薄いセルゲート絶縁膜３０のみが存在するので、チャネル領域に合わせて不純物イオン１１１を注入するのが容易である。
【００４７】
図４Ｆを参照すると、前記マスク１１０によって露出した領域のゲート絶縁膜３０を除去する。この際、セル領域では低電圧ゲート絶縁膜７０が除去され、高電圧領域では高電圧ゲート絶縁膜５０が除去される。ところで、高電圧ゲート絶縁膜５０を熱酸化法で形成すれば、素子分離膜２０上には高電圧ゲート絶縁膜５０が形成されず、前記マスク１１０により露出した素子分離膜２０の一部のみが除去される。これに加えて、リセス段階を追加して、高電圧領域の素子分離膜２０の上部面に溝１４０を形成することができる。またセル領域の半導体基板１０は全体が露出した状態なので、素子分離膜２０の全体がエッチングされる。このようなリセス段階が追加された場合、セルトランジスタと高電圧トランジスタの動作特性が向上し、より詳細説明は後述する。
【００４８】
図４Ｇを参照すると、セル領域に対してセルゲート絶縁膜３０を形成する。前記セルゲート絶縁膜３０は、トンネリング絶縁膜３１、電荷貯蔵膜３２、及びブロッキング絶縁膜３３を含む。前記セルゲート絶縁膜３０をセル領域のみに形成するためには、半導体基板１０の全面にセルゲート絶縁膜３０を形成した後、セル領域を覆うマスクを用いて高電圧領域と低電圧領域のセルゲート絶縁膜３０とを除去する。
【００４９】
この後、半導体基板１０上に共通ゲート導電膜１００を形成する。前記共通ゲート導電膜１００が形成されれば、セル領域にはセルゲート絶縁膜３０と共通ゲート導電膜１００とが形成される。また低電圧領域には低電圧ゲート絶縁膜７０と共通ゲート導電膜１００とが形成される。最後に高電圧領域には高電圧ゲート絶縁膜５０と共通ゲート導電膜１００とが形成される。前記高電圧領域の場合には素子分離膜２０の上部に溝１４０が形成されているので、前記溝１４０の内部は共通ゲート導電膜１００で満たされる。
【００５０】
この後、前記ゲート絶縁膜３０、５０、７０と共通ゲート導電膜４０、６０、８０、１００とをパターニングして不純物イオンを注入する通常の工程を進行する。
【００５１】
以下、上述の方法で製造される本発明の不揮発性メモリ装置に対して説明する。本発明の装置は上述の方法で製造されることができるので、図３Ｈや図４Ｇによってその構造を把握することができる。図３Ｈの場合、各領域別に別途のゲート導電膜４０、６０、８０が用いられたという点を除けば、図４Ｇと実質的な構造はほぼ同一である。したがって、図３Ｈに対しては別に言及せず、図４Ｇの構造を主として説明する。本発明は図３Ａ乃至図３Ｈ、図４Ａ乃至図４Ｇの段階によって製造されることができるが、他の方法でも製造可能である。
【００５２】
図４Ｇを参照すると、セル領域Ｃｅｌｌ、高電圧領域Ｈｖ、及び低電圧領域Ｌｖが形成された半導体基板１０上に、活性領域を画定する素子分離膜２０が形成される。前記活性領域にセルゲート絶縁膜３０、高電圧ゲート絶縁膜５０、及び低電圧ゲート絶縁膜７０が形成される。また前記絶縁膜３０、５０、７０の上部には共通ゲート導電膜１００が形成されている。前記高電圧領域の素子分離膜２０の上部面は一部が凹んで溝１４０を形成して、前記溝１４０には共通ゲート導電膜１００が満たされている。
【００５３】
上述の溝１４０が形成される構造の長所について説明する。図５は本発明の不揮発性メモリ装置の作用効果を説明する図であり、図４Ｇの高電圧領域を拡大したものである。図５はゲート方向の断面であり、素子分離膜２０の間はソース／ドレイン領域（図示しない）の間に形成される高電圧トランジスタのチャネル幅に該当する。ところで、前記溝１４０によって共通ゲート導電膜１００がチャネル幅の両側面を覆うようになって、チャネル幅は実質的には従来の素子分離膜２０間の距離に溝１４０の深さを加えた分、増加する。したがって、前記チャネルに沿って流れる電流の量が増加する。また高電圧トランジスタのチャネルは共通ゲート導電膜１００によって３面で囲まれた状態として、チャネルのすべての面でゲートによる制御が行われることができるので、従来に比べて短チャネル効果などの影響を克服することができる。
【００５４】
この際、前記溝１４０の深さＤは高電圧ゲート絶縁膜５０の厚さＴより厚いほうが良い。なぜならば、前記高電圧ゲート絶縁膜５０の下部にチャネルが形成されるので、前記溝１４０に満たされた共通ゲート導電膜１００が前記チャネルの両側面を囲もうとすれば、溝１４０の下部面が少なくとも高電圧ゲート絶縁膜５０の下部面よりは低く位置しなければならないためである。また前記溝１４０が素子分離膜２０の端に近すぎて位置することは望ましくない。前記素子分離膜２０の端から溝１４０までの素子分離膜２０は実質的に高電圧ゲート絶縁膜５０と同一の役割を実行する。したがって、高電圧印加の際にも耐えるように素子分離膜２０の端から溝１４０までの距離Ｌは最小限高電圧ゲート絶縁膜５０の厚さよりは大きいことが望ましい。
【００５５】
一方、図４Ｇのセル領域を参照すると、前記セル領域の素子分離膜２０も一部が凹んでいる。これは前記溝１４０を形成するためのリセス工程の際、セル領域の素子分離膜２０も追加して凹んでいるものである。したがって、セルトランジスタのチャネル幅も多少増加して動作特性が向上する。図４Ｇに示されていないが、前記溝１４０の側壁部分には前記セルゲート絶縁膜３０が形成されることができる。これは、本発明の不揮発性メモリ装置を図４Ａ乃至図４Ｇの工程によって製造する場合、前記セルゲート絶縁膜３０が前記高電圧領域の溝１４０を満たしてから除去され、この際、一部が溝１４０の側壁に残留することができるためである。
【００５６】
以上、本発明の不揮発性メモリ装置と関連して、図４Ｇ及び図５を参照して素子分離膜に溝が形成される構造の作用効果を説明した。ここで高電圧領域に溝が形成される構造として説明したが、本発明の素子分離膜に溝が形成される構造は低電圧領域やセル領域に対しても適用することができるであろう。
【図面の簡単な説明】
【００５７】
【図１】従来浮遊トラップ型メモリ装置のセルトランジスタを示す断面図である。
【図２】周辺回路を含む従来浮遊トラップ型メモリ装置の構成を示す断面図である。
【図３Ａ】本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図３Ｂ】本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図３Ｃ】本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図３Ｄ】本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図３Ｅ】本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図３Ｆ】本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図３Ｇ】本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図３Ｈ】本発明の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図４Ａ】本発明の他の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図４Ｂ】本発明の他の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図４Ｃ】本発明の他の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図４Ｄ】本発明の他の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図４Ｅ】本発明の他の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図４Ｆ】本発明の他の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図４Ｇ】本発明の他の実施形態による不揮発性半導体メモリ装置の製造過程を示す工程断面図である。
【図５】本発明の不揮発性メモリ装置の作用効果を説明する図である。
【符号の説明】
【００５８】
１０  半導体基板
２０  素子分離膜
５０  高電圧ゲート絶縁膜
６０  高電圧ゲート導電膜
７０  低電圧ゲート絶縁膜
８０  低電圧ゲート導電膜
１１０  マスク
１１１  不純物イオン
【図１】
2006295191.tif 000003
【図２】
2006295191.tif 000004
【図３Ａ】
2006295191.tif 000005
【図３Ｂ】
2006295191.tif 000006
【図３Ｃ】
2006295191.tif 000007
【図３Ｄ】
2006295191.tif 000008
【図３Ｅ】
2006295191.tif 000009
【図３Ｆ】
2006295191.tif 000010
【図３Ｇ】
2006295191.tif 000011
【図３Ｈ】
2006295191.tif 000012
【図４Ａ】
2006295191.tif 000013
【図４Ｂ】
2006295191.tif 000014
【図４Ｃ】
2006295191.tif 000015
【図４Ｄ】
2006295191.tif 000016
【図４Ｅ】
2006295191.tif 000017
【図４Ｆ】
2006295191.tif 000018
【図４Ｇ】
2006295191.tif 000019
【図５】
2006295191.tif 000020