(57)【要約】  【課題】  論理設計及びレイアウト設計における低消費電力化実現する。  【解決手段】  半導体集積回路設計において使われる通常信号波形がフル振幅で動作する論理セル（以下、フル振幅動作セルと呼ぶ）群の集まりである論理セルライブラリの中に、信号波形が小振幅で動作する論理セル（以下、小振幅動作セルと呼ぶ）群を加えて１つの論理セルライブラリとし、論理セルライブラリを用いてフル振幅動作セルと小振幅動作セルを混在させて論理設計を行なう。  【選択図】  図４
2006303515.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路設計において使われる通常信号波形がフル振幅で動作する論理セル（以下、フル振幅動作セルと呼ぶ）群の集まりである論理セルライブラリの中に、信号波形が小振幅で動作する論理セル（以下、小振幅動作セルと呼ぶ）群を加えて１つの論理セルライブラリとし、
前記論理セルライブラリを用いてフル振幅動作セルと小振幅動作セルを混在させて論理設計を行なうことを特徴とする半導体集積回路の低消費電力化設計方法。
【請求項２】
論理セルライブラリの中にある小振幅動作セルは、
フル振幅の信号を入力とし小振幅信号を出力することができるセル、
小振幅の信号を入力としフル振幅信号を出力することができるセルまたは小振幅の信号を入力とし小振幅信号を出力することができるセルで構成されていることを特徴とする請求項３記載の半導体集積回路の低消費電力化設計方法。
【請求項３】
予めトランジスタを敷き詰めて配置しておいた基板に対して配線を行なうことで半導体集積回路のレイアウトを行なう半導体集積回路の設計方法であって、
小振幅動作セルを予め配置しておき、動作頻度が高く、高速動作する配線ネット間を小振幅動作セルを用いて配線することを特徴とする半導体集積回路の低消費電力化設計方法。
【請求項４】
半導体集積回路の構成要素となる複数の機能ブロックまたは論理セルを配置した後それらの間を論理接続要求に従って配線してレイアウト設計を行なう方法であって、
論理セルの配置において、フル振幅動作セルを論理接続要求に基づいて配置するセル配置ステップと、
セル配置位置関係から配線ネットワークの状態を求める仮配線ネットワーク算出ステップと、
配線ネットワークの状態を基に信号の伝達遅延を計算する遅延計算ステップと、
前記遅延計算ステップで求められた結果に基づいて、遅延値がある制限値より大きいネットに対して、そのネット接続されるセルと任意のセルとの間のセル配置を交換することで遅延の制限値を守るようにするセル配置交換ステップと、
前記セル配置交換ステップを実行した後、遅延値がある制限値より大きいネットに対してそれに接続されるセルを小振幅動作セルへ置き換える小振幅セル交換ステップとを備えたことを特徴とする半導体集積回路の低消費電力化設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ＬＳＩのレイアウト設計における低消費電力化に関するものである。
【背景技術】
【０００２】
近年はシステム・オン・シリコン時代と呼ばれるように、１チップにシステムを搭載するほどに高集積化された半導体ＬＳＩチップが開発されてきており、ＬＳＩ設計にかかる工数が増加の一途を辿っている。
【０００３】
レイアウト設計においてもその例外ではなく、工数・処理時間が指数関数的に増大してきており、回路全体を一度にレイアウトするには膨大な時間及び労力を費やすことになる。
【０００４】
そこで、回路を幾つかの機能ブロックに分割し、各々個別に設計し、最後に機能ブロック間を配線して組み上げるといった階層設計の手法が採られることが多い。階層的に複数ブロックを組み上げて１チップのレイアウト設計を行なったＬＳＩはビルディングブロック方式ＬＳＩと呼ばれる。
【０００５】
また、最近は高速だけでなく、低消費電力なチップを設計することが求められている。一般に、半導体ＬＳＩチップで広く使われる回路方式はCMOS論理である。その理由として、動作時のみしか電流が流れないため、低消費電力な回路を構成できると、および論理が構成しやすいことが挙げられる。CMOS回路における半導体ＬＳＩチップの消費電力は（数１）で与えられる。
【０００６】
【数１】
2006303515.tif 000003
【０００７】
ここで、Kpはスイッチング確率、CLは負荷容量、Vsは信号振幅、Vddは電源電
圧、ISCは貫通電流の平均値、ΔtSCは貫通電流が流れる時間、fCLKはクロック周波数、IDCは差動増幅器等の直流電流、ILEAKはリーク電流である。
【０００８】
（数１）において、第１項目は負荷の充放電に要する電力であり、第２項目はスイッチング時に流れる貫通電流による電力である。また、第３項目は直流電流がながれるメモリのセンスアンプやアナログ回路等を除いて一般的なCMOS回路では無視できる。第４項目はトランジスタの閾値電圧を極端に下げない限り、CMOS回路では殆んど流れない。以上から、CMOS回路では第３項目と第４項目を無視できるので消費電力Ｐは（数２）のように近似できる。
【０００９】
【数２】
2006303515.tif 000004
【００１０】
低消費電力化を行なうためには、トグル回数（Kp×fCLK）、CL、Vs、Vdd、ΔtSCを下げることが必要である。トグル回数を少なくすることは、グリッチによる無駄な充放電を無くすことに対応する。これを考慮すれば全体の消費電力を２０％も削減できるとの報告もなされている。CLを下げることは、配線長を短くするか又は配線幅を狭くすることに対応する。
【００１１】
Vsを下げることは、信号振幅を狭くすることに対応する。これは回路設計時に決定されるものである。また、Vddを下げることは、電源電圧を下げることに対
応する。これも回路設計時に決定されるものである。ΔtSCを下げることは、入
力信号波形の傾きを少なくすることに対応する。具体的には出力トランジスタの駆動能力を上げたり（トランジスタサイズを大きくする）、つながる配線の負荷容量CLを下げることで実現できる。
【００１２】
これまで様々な低消費電力化に対する取り組みがなされてきており、それらをまとめた文献「低電力LSIの技術白書（日経BP社日経マイクロデバイス編）」が
発行されている。
【００１３】
半導体ＬＳＩチップのレイアウト設計方式として、ゲートアレイ（又は、シー・オブ・ゲート）方式やスタンダードセル方式等がある。これらの方式は、ＮＡＮＤ、ＯＲ等の基本論理セルやそれらを組み合わせた複合セルをアレイ状にＬＳＩ基板上に配置し、所望の回路接続に従ってそれらセル上にある入出力端子（以下、単に端子と呼ぶ）の間を配線することによってＬＳＩチップをつくる方法である。
【００１４】
これらのレイアウト設計方式で採用されている論理はメモリや乗算器等の機能ブロックを除いてCMOS論理のみで構成されているためにVs=Vddとなり、（数３）が一般的な消費電力式となる。
【００１５】
【数３】
2006303515.tif 000005
【００１６】
低消費電力化は、トグル回数を下げたり、トランジスタの駆動能力を下げたりすることで実現できるため、高速性を向上させようとすると、ある程度低消費電力化と高速化の間のトレードオフを考えなければならない。
【００１７】
前述のレイアウト設計方式はコンピュータによる自動化が進んでおり、様々な設計支援システム（ＣＡＤシステム）が開発されている。
【００１８】
このシステムで設計を行なう基本手順を示す。
【００１９】
１）仮想的なチップ領域内に論理セルを配置する（セル配置）。
【００２０】
２）チップ上の大まかな配線経路を決定する概略配線を施す（概略配線）。
【００２１】
３）その概略配線経路を基に具体的にデザインルールを満足して全てのネット間の配線を決定する詳細配線を行なう（詳細配線）。ここで、ネットとは等電位に接続しなければならない端子の集合である。
【００２２】
もし前述のビルディングブロック方式ＬＳＩで設計する場合、始めにチップ全体に対して機能ブロックを何処に配置するかを決定するフロアプランを行なうことが多い。その際、未レイアウトの機能ブロックの配置も行なうので、その機能ブロックの外部との入出力司る外部端子（浮動外部端子）の位置を決定するピン配置を行なう。
【００２３】
浮動外部端子の配置位置はブロック間の配線の善し悪しに大きな影響を及ぼし、結果的にチップ面積の増加を引き起こす。一般的な端子を配置するアルゴリズムは、初期的に仮の端子配置を行なった後にある評価関数を基に端子配置の改善行なうといった繰り返し改善手法を採用することが多い。
【００２４】
これまでの端子配置を決定する評価関数は配線の混雑を低減するために配線領域内の配線混雑度を評価したり、総配線長を短くすることも配線の混雑を低減することにつながるので総配線長最小化の評価関数が広く用いられていた。
【非特許文献１】「低電力ＬＳＩの技術白書」日経ＢＰ社日経マイクロデバイス編
【発明の開示】
【発明が解決しようとする課題】
【００２５】
ブロック間配線は全配線の中でも配線長が長くなるため、できるだけ配線長を
短くすることが低消費電力化につながる。しかし、（数２）から分かるようにたとえ配線長を短くしたとしても、そのネットを駆動する能力が低いと信号波形が鈍り、貫通電流が多く流れて結果的には低消費にならない場合も発生する。例えば、ピン配置の評価関数において配線長最小化や配線混雑度最小化だけを考慮したのでは低消費電力化は実現できない。
【００２６】
これまで開発されていた半導体ＬＳＩチップ設計用自動化システム（ＣＡＤシステム）は制御回路を自動合成するものが多くそこで使われる論理はCMOS論理である。このシステムで使う論理セルライブラリもCMOS回路で殆んど構成されている。CMOS回路はフル振幅動作をするものであるため、（数３）の消費電力式が導き出される。トグル回数の多いネットは配線長を短くすれば低消費電力化になるが、ブロック間配線等どうしても端子の位置関係により配線長を短くできない場合には、低消費電力化は不可能である。
【課題を解決するための手段】
【００２７】
上記問題点を解決するために第１の本発明は、ピン配置の段階で貫通電流成分を評価して配置改善を行なう方法を提供するものであり、その構成用件として、半導体集積回路のレイアウト設計を階層的に行なう際に用いられる機能ブロックのピン配置において、機能ブロックの周辺に仮想的にピンを配置する初期ピン配置ステップと、ピンの配置位置関係を基に配線ネットワークの状態を求める仮配線ネットワーク算出ステップと、配線ネットワークの状態を基に信号伝達遅延（以下、単に信号遅延）を計算する遅延計算ステップと、遅延計算ステップで求められた結果を基に信号遅延を小さくなるようにピンの配置位置関係を変更する遅延考慮ピン配置改善ステップと、配線ネットワークの状態を基にネット毎に消費電力を計算する消費電力計算ステップと、消費電力計算ステップで求められた結果を基に消費電力が小さくなるようにピンの配置位置関係を変更する消費電力考慮ピン配置改善ステップを備えたことを特徴としている。
【００２８】
また、第２の発明は、従来、通常信号波形がフル振幅で動作する基本論理セル（以下、フル振幅動作セルと呼ぶ）しか対象としていなかったセルライブラリに信号波形が小振幅で動作する論理セル（以下、小振幅動作セルと呼ぶ）を備えたセルライブラリを提供する
ものである。そして、そのセルライブラリの中にある小振幅動作セルは、フル振幅の信号を入力とし小振幅信号を出力することができるセルと、小振幅の信号を入力としフル振幅信号を出力することができるセルと、小振幅の信号を入力とし小振幅信号を出力することができるセルを備えたことを特徴としている。
【００２９】
また、第３の発明は、半導体集積回路設計においてゲートアレイやシー・オブ・ゲート等の配線工程だけで半導体集積回路のレイアウトを完成させる方式で使われる、予めトランジスタを敷き詰め配置しておくシリコン基板において、小振幅動作セルを予め配置しておくことを特徴としている。
【００３０】
また、第４の発明は、半導体集積回路のレイアウト設計において機能ブロックの入出力部分に小振幅動作セルを配置し、機能ブロック間の配線を行なうことを特徴としている。その機能ブロック間配線はクロック系ネット以外の配線ネットの内で電力が多く消費されるネットの入出力部分に小振幅動作セルまたは小振幅回路を配置し、機能ブロック間の配線を行なうことを特徴としている。
【００３１】
また、第５の発明は、半導体集積回路の構成要素となる複数の機能ブロックまたは論理セルを配置した後それらの間を論理接続要求に従って配線してレイアウト設計を行なうことに際し、論理セルの配置において、フル振幅動作セルを論理接続要求を基にセルを配置するセル配置ステップと、セル配置位置関係から配線ネットワークの状態を求める仮配線ネットワーク算出ステップと、配線ネットワークの状態を基に信号の伝達遅延を計算する遅延計算ステップと、遅延計算ステップで求められた結果の内、遅延値がある制限値より大きいところのネットに対してそれに接続されるセルと任意のセルとの間のセル配置交換によって遅延の制限値を守るようにするセル配置交換ステップと、セル配置交換ステップ実行後遅
延値がある制限値より大きいところのネットに対してそれに接続されるセルを小振幅動作セルへ置き換える小振幅セル交換ステップを備えたことを特徴としている。
【発明の効果】
【００３２】
以上のように本発明は、ピン配置の段階で貫通電流を考慮した評価関数を採用することによりピン配置された結果は低消費電力化できるネットの配線を実現できる。
【００３３】
また、論理セルライブラリに、小振幅の信号を扱うことのできるセルを用意することで、論理設計やレイアウト時に動作頻度の高く、高速動作させたいネットを低消費電力で動作させることを、セルの置き換えのみでそれを実現できる。
【００３４】
また、予め半導体ＬＳＩチップ上に小振幅で動作するセルを敷き詰めておくので、配線工程のみで低消費電力化のための小振幅セルが選択でき、低消費電力化が容易に実現できる。
【００３５】
そして機能ブロックの入出力に関わる部分に小振幅セルへ置き換えことのみで低消費電力化が効果的に図られる。
【００３６】
さらに、ブロックレイアウトにおいて小振幅セルを効果的に使うことにより、低消費電力化だけでなく、遅延値改善も図ることが出来る。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の低消費電力化設計方法の一実施形態について、図面を参照しながら説明する。
【００３８】
（実施の形態１）
図１は本発明の第１の実施形態の低消費電力化方法におけるピン配置に関するフロー図である。２ブロック間のピン配置を示した図２を例にとって説明する。
【００３９】
図２において、２つの機能ブロック２０との間にネットＡ２１、ネットＢ２２、ネットＣ２３が存在し、ネットＡ２１の端にはピンａ１とピンａ２、ネットＢ２２の端にはピンｂ１とピンｂ２、ネットＣ２３の端にはピンｃ１とピンｃ２が存在するものとする。また、各ネットの動作頻度（frq:トグル回数）の大小関係は、frq(neta) < frq(netc) < frq(netb)であったものとする。
【００４０】
まず、初期ピン配置ステップ１である規則に従って仮のピンの配置を行なう。その方法はランダムでも良い。図２（ａ）はその初期ピン配置結果を示している。
【００４１】
続いて、仮配線ネットワーク算出ステップ２でネット間の配線を仮想的に行なう。斜め配線を禁止して、垂直水平配線のみで構成するものとする。図２（ｂ）はその結果を表している。
【００４２】
次に、まず遅延値制約を満足するピン配置を行なう。評価はネット毎に行なうものとし、遅延値制約を満たさないネットがあれば評価値が大きく（評価が悪く）なる関数を用いる。ここで、遅延値制約は論理設計の段階で決定されていたも
のを使う。
【００４３】
遅延考慮ピン配置改善ステップ４で評価関数が良くなるようにピンの再配置を行なう。一般的にピンの配置交換を行なう。例えば、違反ネットが見つかった場合、それにつながるピン群を違反を起こさないような位置に再配置する。このとき、既に他のピンが配置されていたならばそのピンは交換されるピンの元位置に配置される。この改善は評価関数値に変化がなくなるまで続ける。最終的に遅延値制約がなくなる。
【００４４】
次に、低消費電力化を行なうための改善を行なう。まず消費電力計算ステップ５で（数２）又は（数３）に基づいた消費電力値を求める。消費電力考慮ピン配置改善ステップ６はその消費電力値の大きいネットに着目し、ピンの再配置を行なう。改善手順はステップ４と評価関数が異なるだけで処理の流れは同じものである。
【００４５】
（数２）または（数３）は配線による負荷容量CLについての関数でもあるため、配線長最小化の意味も含まれているので、これまで使われていた総配線長最小化の効果も期待できる。この改善も評価関数値に変化がなくなるまで続ける。最後に、遅延値改善と消費電力改善によってピン配置が変更されなくなるまで繰り返す。もし改善が振動している場合（無限ループ状態）、繰り返し回数の制限によって強制終了させるようにする。
【００４６】
図３（ａ）は総配線長最小化と混雑度最小化（ここでは交差数最小化）を目的とした評価関数を用いた場合のピン配置結果である。総配線長が短く、交差のない配線経路を実現できたことを示している。図３（ｂ）は消費電力最小化を目的とした評価関数を用いた場合のピン配置結果である。図ではfrq(neta) < frq(netc)の関係からネットＡの配線長＞ネットＢの配線長になるようにピンａ２とピ
ンｂ２が配置交換されたことを示している。
【００４７】
以上のように本実施形態によれば、ピン配置された結果は低消費電力化できるネットの配線を実現できるものである。
【００４８】
（実施の形態２）
図４は本発明の第２の実施形態の低消費電力化方法における論理セルライブラリについて説明するものである。
【００４９】
論理セルライブラリはセルライブラリ群７として、例えばANDセル、ORセル、NANDセル、NORセル、ADDERセル、フリップフロップセル等多種多様の機能セルを
用意している。従来それらセルはCMOS論理に基づいて回路設計されているのが殆んどである。
【００５０】
従って、少なくともそれらセルの入出力部分の信号振幅はフルスイングの状態である。図４中のフル振幅セル８がその一例である。
【００５１】
本発明はこのセルライブラリに小振幅信号を入出力できるセルを一緒に登録しておくことに特徴がある。ここで、フル振幅信号とは信号の電圧変化が０→Ｖｄｄ（Ｖｄｄ→０）であることを指し、小振幅信号とはその中間電位（例えば、Ｖｄｄ/４→Ｖｄｄ/６（Ｖｄｄ/６→Ｖｄｄ/４））で変化することを指す。
【００５２】
フル/小振幅セル９は、入力信号としてフル振幅信号を扱い、それをフル振幅
信号入力回路を通して内部回路に入力し、出力信号として小振幅信号を小振幅信号出力回路を通して出力できるセルである。同様に、小振幅/フルセル１０は、
入力信号として小振幅信号を扱い、それを小振幅信号入力回路を通して内部回路に入力し、出力信号として通常のフル振幅信号をフル振幅信号出力回路を通して出力できるセルである。さらに同様に、小振幅/小振幅セル１１は、入力信号と
して小振幅信号を扱い、それを小振幅信号入力回路を通して内部回路に入力し、出力信号として小振幅信号を小振幅信号出力回路を通して出力できるセルである。４種類のセルを用意することにより、あるセルの入力側と出力側で信号振幅が
異なる場合も扱うことが可能となる。
【００５３】
以上のように本実施形態によれば、小振幅の信号を扱うことのできるセルを用意することで、セルのラインナップは増えるものの、論理設計やレイアウト時に動作頻度の高く、高速動作させたいネットについて、セルの置き換えをするだけで、低消費電力で動作させることが可能となる。
【００５４】
（実施の形態３）
図５は本発明の第３の実施形態の低消費電力化方法における半導体ＬＳＩチップの構成について説明するものである。
【００５５】
図５（ａ）は従来のトランジスタ敷き詰め型の半導体ＬＳＩチップの概念図である。トランジスタが海のように敷き詰められており、配線だけで論理を構成していく。CMOS回路で構成していくためフル振幅セル８が並んでいる状態と同じことになる。
【００５６】
これに対して、図５（ｂ）は本発明のトランジスタ敷き詰め型の半導体ＬＳＩチップの概念図である。
【００５７】
図４で示したフル/小振幅セル９、小振幅/フルセル１０、小振幅/小振幅セル
１１をチップ全体に散らばせておくのが特徴である。回路を構成するときに、動作頻度が高く、高速動作する配線ネット間をこれらセル９〜セル１１を使うことにより、低消費電力なＬＳＩチップを作ることができる。セル９〜セル１０の配置関係は任意でよい。しかし、通常のフル振幅セル８より少ない数で構成する方がよい。何故ならば、小振幅信号を入出力する回路がセルに加えて備わっているために、多少セルの大きさが大きくなるからである。
【００５８】
なお、図５は半導体ＬＳＩチップ全体がトランジスタ敷き詰めであるゲートアレイを例にとって説明したが、スタンダードセル方式とゲートアレイ方式混在型
のエンベデッドアレイセル方式でも適用可能であることは明白である。
【００５９】
以上のように本実施形態によれば、予め小振幅で動作するセルを敷き詰めておくので、配線工程のみで小振幅セルの選択ができ、低消費電力化が実現できる。
【００６０】
（実施の形態４）
図６は本発明の第４の実施形態の機能ブロック間配線で低消費電力を実現する方法について説明するものである。
【００６１】
図６では９つの機能ブロック２０が配置され、それらブロック間を接続するために配線されているものとする。ここではネット２５を用いて説明する。ネット２５は、出力側に出力側セル２４、入力側に入力側セル２１〜２３が接続されている。このネットはブロック間を縦横にまたがるものであり、動作頻度も高いものとする。即ち、消費電力の観点が見るともっと低消費電力化したいネットである。
【００６２】
本発明は、このネットにつながるセル２１〜２４をフル/小振幅セル９と小/フル振幅セル１０に置き換えることによって低消費電力化を実現しようとするものである。具体的に、出力側にはフル/小振幅セル９を配置し、入力側に小/フル振幅セル１１を配置することにより実現可能である。出力側にフル/小振幅セル９
を配置する理由は出力側セル２４の入力側がフル振幅信号であることを想定している。もし入力側も小振幅信号なら小振幅/小振幅セル１１に置き換える必要が
ある。入力側セル２１〜２３についても入力側も同様である。
【００６３】
以上のように本実施形態によれば、セルの置き換えのみで機能ブロック間の低消費電力化が効果的に図られることがわかる。
【００６４】
（実施の形態５）
図７は本発明の第５の実施形態の機能ブロック間配線で低消費電力を実現する
方法について説明するものである。
【００６５】
図８のスタンダードセル方式ＬＳＩを例にとって説明する。
【００６６】
図８（ａ）はセル配置ステップ３１が終った段階を示している。ここでは２つのネットをハイライトしており、１つが出力側セル４０と入力側セル４１とセル４２をもつネット、もう１つが出力側セル４３と入力側セル４４をもつネットである。続いて、仮配線ネットワーク算出ステップ２で仮配線経路を決定する。図８（ｂ）がその結果を示している。
【００６７】
次に、遅延計算ステップ３でネット毎に配線遅延の計算を行なう。求めた配線遅延の結果を基に遅延値違反を起こしていないかどうか調べ、起こしている場合はそのネットにつながるセルの配置改善を行なう。
【００６８】
具体的には、そのセルと任意のセルの配置交換でそれを実現する。このステップは改善が収束するまで続けられる。但し、収束しない場合が考えられるので繰り返し回数を制限する方が望ましい。
【００６９】
次に小振幅セル交換ステップ３２で遅延値違反の改善がされていないものに対して小振幅セルへ交換をすることによって遅延値違反を改善する。小振幅セルへ交換することによ
って遅延値違反を改善できる理由は信号が小振幅であるので配線間を伝わる時間が少なくて済むからである。また、小振幅セルに置き換えることにより、低消費電力化も図られている。図８（ｃ）は出力側セル４０をフル/
小振幅セル９へ、入力側セル４１及びセル４２を各々小/フル振幅セル１０に置
き換えた結果を示している。置換えの規則は実施形態４で説明したことと同様である。
【００７０】
以上のように本実施形態によれば、セルの置き換えのみで遅延値改善も図られるだけでなく、低消費電力化も実現できる。
【図面の簡単な説明】
【００７１】
【図１】第１の発明のピン配置のフロー図
【図２】第１の発明のピン配置のフローを説明する分解図
【図３】第１の発明のピン配置において総配線長最小化を評価関数にした場合と低消費電力を評価関数した場合の違いを示した図
【図４】第２の発明のセルライブラリに含まれるセルの種類を説明した図
【図５】第３の発明の小振幅セルを配置した半導体ＬＳＩチップの概念図
【図６】第４の発明の小振幅セルを機能ブロック間の入出力部に配置した場合の概念図
【図７】第５のブロックレイアウトにおける低消費電力を実現するフロー図
【図８】第５のブロックレイアウトにおける低消費電力を実現するフローを説明する分解図
【符号の説明】
【００７２】
１  初期ピン配置ステップ
２  仮配線ネットワーク算出ステップ
３  遅延計算ステップ
４  遅延考慮ピン配置改善ステップ
５  消費電力計算ステップ
６  消費電力考慮ピン配置改善ステップ
８  フル振幅セル
９  フル/小振幅セル
１０  小/フル振幅セル
１１  小振幅セル
３１  セル配置ステップ
３２  セル配置交換ステップ
３３  小振幅セル交換ステップ
【図１】
2006303515.tif 000006
【図２】
2006303515.tif 000007
【図３】
2006303515.tif 000008
【図４】
2006303515.tif 000009
【図５】
2006303515.tif 000010
【図６】
2006303515.tif 000011
【図７】
2006303515.tif 000012
【図８】
2006303515.tif 000013
【手続補正書】
【提出日】平成18年6月14日(2006.6.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体集積回路の構成要素となる複数の論理セルを配置した後それらの間を論理接続要求に従って配線してレイアウト設計を行なう方法であって、
論理セルの配置において、フル振幅動作セルを論理接続要求に基づいて配置するセル配置ステップと、
セル配置位置関係から配線ネットワークの状態を求める仮配線ネットワーク算出ステップと、
配線ネットワークの状態を基に信号の伝達遅延を計算する遅延計算ステップと、
前記遅延計算ステップで求められた結果に基づいて、遅延値がある制限値より大きいネットに対して、そのネット接続されるセルと任意のセルとの間のセル配置を交換することで遅延の制限値を守るようにするセル配置交換ステップと、
前記セル配置交換ステップを実行した後、遅延値がある制限値より大きいネットに対してそれに接続されるセルを小振幅動作セルへ置き換える小振幅セル交換ステップとを備えたことを特徴とする半導体集積回路の低消費電力化設計方法。