(57)【要約】【課題】表示素子駆動回路に出力制御信号を供給するための信号線を必要とせず、シリアルデータ信号と出力制御信号とを、画像情報送信部から表示素子駆動回路へ転送することが可能である。【解決手段】第1レジスタ10、第2レジスタ20、出力駆動回路30、第3レジスタ60、第4レジスタ70、制御データ取り込み制御回路80および表示データ取り込み制御回路40を具えた表示素子駆動回路である。また、制御データ取り込み制御回路にはカウンタ82が内蔵されている。制御データ取り込み制御回路において、入力されるロード信号LDがレベルHである期間に、制御データ取り込み許可信号cd-enはレベルHに設定されるとともに、クロック信号CKのクロック数を計数するカウンタの内容がリセットされる。ロード信号がレベルLになった後、規定クロック数をカウンタが計数した時点以降で、イネーブル入力信号EIをレベルHにすることにより、それ以降のシリアルデータ信号DIは第1レジスタに取り込まれ、この取り込まれたデータが画像表示データとして利用される。【選択図】図6
2006349980.tif 000002
【特許請求の範囲】
【請求項１】
複数の表示画素を駆動する表示素子駆動回路であって、
クロック信号に同期してシリアルに送られてくる表示データが入力され、表示データ取り込み許可信号によって指定される期間該表示データを取り込む第1レジスタと、
ロード信号により前記第1レジスタの内容をラッチする第2レジスタと、
前記クロック信号に同期してシリアルに送られてくる制御データが入力され、制御データ取り込み許可信号によって指定される期間該制御データを取り込む第3レジスタと、
前記ロード信号により該第3レジスタの内容をラッチする第4レジスタと、
イネーブル信号が入力され、前記第1レジスタへの前記表示データ取り込み許可信号を生成するとともに、カスケード接続時の次段の前記イネーブル信号を出力する表示データ取り込み制御回路と、
前記ロード信号が入力され、前記第3レジスタへの前記制御データ取り込み許可信号を生成する制御データ取り込み制御回路と、
前記第2レジスタの内容に従って出力状態が個別に制御されるとともに、前記第4レジスタの内容に従って出力状態が共通に制御される出力駆動回路とを具え、
前記ロード信号が高電位レベルとなった後の既定数の入力データは制御データとして前記第3レジスタに取り込み、前記ロード信号が低電位レベルとなった後の入力データは前記イネーブル信号にて指定されるタイミングで前記第1レジスタに表示データとして取り込むことを特徴とする表示素子駆動回路。
【請求項２】
前記表示データ取り込み制御回路は、カウンタ、デコーダ、Dフリップフロップ、RSフリップフロップ及びOR回路を具え、
前記イネーブル入力信号が前記RSフリップフロップのセット入力端子に入力され、前記ロード信号が前記OR回路と前記Dフリップフロップのクリア端子に入力され、前記クロック信号が前記カウンタと前記Dフリップフロップのクロック入力端子に入力され、前記表示データ取り込み許可信号が前記RSフリップフロップの出力端子から出力され、前記イネーブル出力信号がDフリップフロップ出力端子から出力される構成とされている
ことを特徴とする請求項1に記載の表示素子駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の表示画素を駆動する駆動回路にかかわり、特にシリアル転送されてくる表示データを受け取り、この表示データに基づいて複数の表示画素を駆動する回路に関する。
【背景技術】
【０００２】
表示素子駆動回路は、パーソナルコンピュータ等の画像情報送信部から送られてくる画像データを受け取り、発光ダイオード等の発光素子をマトリックス上に配列されて構成される表示装置を駆動して、上記画像データに基づく画像を上記の表示装置に表示させる役割を果たす電気回路である。
【０００３】
図1を参照して表示素子駆動回路の役割を説明する。パーソナルコンピュータ等の画像情報送信部100から表示素子駆動回路110に対して、画像情報がシリアルデータの形で供給される。すなわち、画像情報送信部100のシリアルデータ出力ポートから表示素子駆動回路110に対して画像情報がシリアルデータ信号DIとして供給される。このシリアルデータ信号DIとして供給された画像情報は、表示素子駆動回路110においてシリアル-パラレル変換され、複数チャネルの表示出力OUT1〜OUTnとして表示装置120に供給される。表示装置120は、発光ダイオード等の発光素子をマトリックス上に配列されて構成されており、表示出力OUT1〜OUTnに従って、発光ダイオード等の発光画素のうち特定の画素を光らせることにより、画像情報送信部100から供給された画像情報に従った画像を表示する。
【０００４】
画像情報送信部100から画像情報として、シリアルデータ信号DIの形で供給される画像データを、表示装置120によって2次元画像の形で表示するためには、シリアルデータ信号DIを表示素子駆動回路110においてシリアル-パラレル変換し、パラレルデータOUT1〜OUTnとして表示装置120に供給する必要がある。この際に、表示素子駆動回路110において行なわれるシリアル-パラレル変換のためには、詳細は後述するが、表示素子駆動回路110に対して画像情報送信部100から、出力制御信号CD、ロード信号LD、クロック信号CK及びイネーブル入力信号EIを供給する必要がある。
【０００５】
なお、イネーブル出力信号EOは、次段の表示素子駆動回路のイネーブル入力信号EI入力端子に接続される。これは、複数の表示素子駆動回路を複数並列して表示装置120を駆動する場合、表示装置120に供給する表示出力OUT1〜OUTnの間に同期が取れている必要があるので、並列に並べられた表示装置を同期して動作させるためである。表示装置120が大面積であり、単一の表示素子駆動回路で駆動することが困難である場合等に必要となる。
【０００６】
上述の表示素子駆動回路として、従来、図2に示す構成の回路が知られている。この表示素子駆動回路は、第1レジスタ10、第2レジスタ20、出力駆動回路30及び表示データ取り込み制御回路40を具えて構成される。また、出力制御信号CD入力端子31、ロード信号LD入力端子22、シリアルデータ信号DI入力端子12、クロック信号CK入力端子42、イネーブル入力信号EI入力端子44及びイネーブル出力信号EO出力端子46を具えている。
【０００７】
第1レジスタ10は、クロック信号CKに同期してシリアルデータ信号DIを、表示データ取り込み許可信号dd-enによって指定される期間取り込む役割をする。第2レジスタ20は、第1レジスタ10に格納された内容をロード信号LDによってラッチして、画像情報送信部100から画像情報として供給されるシリアルデータ信号をパラレルデータ信号（dd1〜ddn）に変換する役割をする。ここで、第1レジスタ10に格納された内容をロード信号LDによってラッチしてとは、第1レジスタ10に格納された内容が、ロード信号である電気パルス信号が第1レジスタ10に入力されることによって、次の電気パルス信号が入力されるまでの期間、シリアルデータ信号DIを出力することを意味する。
【０００８】
出力駆動回路30は、第2レジスタに格納された内容に従って表示出力OUT1〜OUTnの出力状態を個別に制御すると共に、出力制御信号CDに従って表示出力OUT1〜OUTnの出力状態を共通に制御する役割をする。表示データ取り込み制御回路40は、イネーブル入力信号EIに従って、第1レジスタ10に対する表示データ取り込み許可信号dd-en を生成する働きをする。
【０００９】
図3を参照して、上述の表示素子駆動回路の電流出力型駆動回路である出力駆動回路30の構成を説明する。出力駆動回路30は、基準電流発生部32及び駆動回路34を具えて構成される。図3では、駆動回路34の表示出力OUT1〜OUTnの内の一つ分の単位駆動回路だけを代表して描いてある。駆動回路34を構成する単位駆動回路は全て同一の構成である。出力駆動回路30において、出力制御信号CDは、D/A変換器（CONVERTER）36に入力されアナログ電圧信号38に変換され、演算増幅器（Operational Amplifier：オペレーショナルアンプリファイア）A31、MOS(Metal Oxide Semiconductor)トランジスタM32REF及び抵抗R31を介して電圧信号から電流信号へと変換される。
【００１０】
更に、MOSトランジスタM32REF及びMOSトランジスタM31Kによって構成されるカレントミラー回路によって、表示出力OUT1〜OUTnの出力数であるn個分の定電流源が生成される。従って、全ての表示出力OUT1〜OUTnの定電流値が設定されるので、例えば、出力制御信号CDによって画面全体の輝度調整をすることができる。
【００１１】
一方、各表示出力OUTk（ここで、kは1乃至nの整数である。）の出力状態は、パラレル表示データddkにより個別に制御され、パラレル表示データddkが低電位レベル（以後「レベルL」と表記することもある。）のときは、アース電位（VSS）が表示素子に対して出力され電流が流れない。一方、高電位レベル（以後「レベルH」と表記することもある。）のときは、基準電圧（VDD）が表示素子に対して出力され定電流が出力される。
【００１２】
OUT1〜OUTnで表示される表示出力端子の数（nの値）が大きい場合は、図4に示すように表示素子駆動回路を複数段並列に接続して対応する。既に説明したように、複数の表示素子駆動回路の表示出力OUT1〜OUTnの間に同期を取るために、第1の表示素子駆動回路110-1のイネーブル出力信号EO出力端子46は、次段の表示素子駆動回路である第2の表示素子駆動回路110-2のイネーブル入力信号EI入力端子44に接続される。以下同様に前段の表示素子駆動回路(上述の例では第1の表示素子駆動回路110-1)からのイネーブル出力信号EOは、次段の表示素子駆動回路(上述の例では第2の表示素子駆動回路110-2)のイネーブル入力信号EI入力端子44に入力される。一方、シリアルデータ信号DIは、複数段並列に接続された全ての表示素子駆動回路110に対して等しく供給される。
【００１３】
図5を参照して、従来の表示素子駆動回路の動作を説明する。図5は、時間軸を横軸にとって、最上段から順に、クロック信号CK、シリアルデータ信号DI、イネーブル入力信号EI、イネーブル出力信号EO、ロード信号LD、表示出力OUT1〜OUTn及び表示データ取り込み許可信号dd-enを並列に並べたタイミングチャートである。
【００１４】
表示装置を構成する複数の表示画素の点灯状態を指定するシリアルデータ信号DIは、ロード信号LDがレベルLの期間にクロック信号CKに同期したシリアルデータ信号として表示素子駆動回路のシリアルデータ信号DI入力端子（図2においてシリアルデータ信号DI入力端子12として示された端子）に入力される。イネーブル信号EI入力端子44に入力されたイネーブル信号EIがレベルHになる（この瞬間を図5ではAと表示してある。）と、表示データ取り込み制御回路40は、表示データ取り込み許可信号dd-en としてレベルHの信号を第1レジスタ10に出力し、この信号を受けて第1レジスタ10はシリアルデータ信号DIの取り込みを開始する。
【００１５】
パラレルデータ信号として表示素子駆動回路から出力される表示出力OUT1〜OUTnを構成するために必要となるn個（OUT1〜OUTnのn個）のパラレルデータ信号の取り込みが完了すると、表示データ取り込み許可信号dd-enをレベルLとして第1レジスタ10へのデータの書き込みを停止する（この瞬間を図5ではBと表示してある。）。それとともに、イネーブル出力信号EOをレベルHにして、次段表示素子駆動回路にシリアルデータ信号DIの取り込みのタイミングであることを伝える。すなわち、次段の表示素子駆動回路のイネーブル信号EI入力端子にはレベルHであるイネーブル出力信号EOが入力される。
【００１６】
一画面分の全表示データ（OUT1〜OUTnのn個のパラレルデータ信号）を画像情報送信部100から第1レジスタ10に転送し終えた後、ロード信号LDをレベルHにする（この瞬間を図5ではCと表示してある。）ことにより、第1レジスタ10に記憶された一画面分の全表示データが同時に第2レジスタ20に転送され、更に出力駆動回路30によって表示素子に適宜対応した駆動波形に変換されて、表示素子に供給される。一方、表示出力OUT1〜OUTnを共通に制御する出力制御信号CDは、表示データであるシリアルデータ信号DIとは独立に表示素子駆動回路110に、シリアルデータ信号DI入力端子12から入力される。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、表示素子駆動回路110にシリアルデータ信号DI入力端子12を設けて出力制御信号CDを出力駆動回路30に供給する従来の方法を取ることにより、表示素子駆動回路110に接続される信号線の本数がより多く必要となる。すなわち、表示素子駆動回路110に出力制御信号CDを供給するための信号線が必要となる。この発明の目的は、表示素子駆動回路110にシリアルデータ信号DIを供給するための信号線を必要とせず、一系統のシリアル-パラレルインターフェースで、シリアルデータ信号DIと出力制御信号CDとを、画像情報送信部100から表示素子駆動回路110へ転送することが可能である表示素子駆動回路を提供することにある。信号線が省かれるために回路構成の簡素化が図られる。
【課題を解決するための手段】
【００１８】
この目的の達成を図るため、この発明の表示素子駆動回路は、第1乃至第4レジスタと、表示データ取り込み制御回路と、制御データ取り込み制御回路と、出力駆動回路とを具えて構成される。第1レジスタは、クロック信号に同期してシリアルに送られてくる表示データを、表示データ取り込み許可信号によって指定される期間取り込む。第2レジスタは、ロード信号により第1レジスタの内容をラッチする。第3レジスタには、クロック信号に同期してシリアルに送られてくる制御データを、制御データ取り込み許可信号によって指定される期間取り込む。第4レジスタは、ロード信号により第3レジスタの内容をラッチする。表示データ取り込み制御回路は、イネーブル信号が入力されると、第1レジスタへの表示データ取り込み許可信号を生成するとともに、カスケード接続時の次段のイネーブル信号を出力する。制御データ取り込み制御回路は、ロード信号が入力されると、既定数のシリアル表示データを第3レジスタへ取り込むための制御データ取り込み許可信号を生成する。
【００１９】
出力駆動回路は、複数の単位駆動回路によって構成され、第2レジスタに取り込まれているデータに従って出力状態を個別に制御するとともに、第4レジスタに取り込まれているデータに従って出力状態を共通に制御する。
【発明の効果】
【００２０】
上述したこの発明の表示素子駆動回路によれば、クロック信号、ロード信号、シリアルデータ信号、及びイネーブル信号によって、出力制御データとシリアル表示データがパラレル化された表示データとを出力駆動回路に入力できる。すなわち、ロード信号がレベルHとなった後入力される既定クロック数分の入力データは、出力制御信号として扱われる。また、ロード信号がレベルLとなった後の入力データは、第1レジスタに取り込まれ表示データとして扱われる。つまり、出力駆動回路を制御する出力制御信号を、表示データ用シリアル信号中に挿入し、クロック信号によるタイミングを基にして信号の種類を判別できるので、出力制御信号の入力端子及びこの信号を伝送するための信号線を不要とすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図を参照して、この発明の実施の形態につき説明する。なお、各図は、この発明が理解できる程度に各構成要素の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。なお、各図において同様の構成要素については同一の番号を付して示し、その重複する説明を省略することもある。
【００２２】
＜実施の形態＞
図6を参照して、この発明の表示素子駆動回路の構成を説明する。図6は、この発明の表示素子駆動回路の概略的ブロック構成図である。
【００２３】
この発明の表示素子駆動回路は、第1レジスタ10、第2レジスタ20、出力駆動回路30、第3レジスタ60、第4レジスタ70、制御データ取り込み制御回路80および表示データ取り込み制御回路40を具えて構成される。また、ロード信号LD入力端子22、シリアルデータ信号DI入力端子12、クロック信号CK入力端子42及びイネーブル入力信号EI入力端子44を具えている。
【００２４】
第1レジスタ10には、クロック信号CKと、シリアルデータ信号DIと、表示データ取り込み許可信号dd-enとが入力さる。そして、クロック信号CKに同期して、シリアルに入力されるシリアルデータ信号DIが、表示データ取り込み許可信号dd-enによって指定される期間、第1レジスタ10に取り込まれ、出力信号として出力される。
【００２５】
第2レジスタ20には、ロード信号LDと第1レジスタ10の出力信号とが入力される。そして、第1レジスタ10に格納されたデータがロード信号LDによってラッチされて、画像情報送信部100から画像情報として供給されるシリアルデータ信号がパラレルデータ信号（dd1〜ddn）に変換される。
【００２６】
出力駆動回路30には、第2レジスタ20の出力信号であるパラレルデータ信号（dd1〜ddn）と出力制御信号cdとが入力される。そして、第2レジスタ20に格納されたパラレルデータ信号（dd1〜ddn）が反映された表示出力信号OUT1〜OUTnが出力駆動回路30から出力される。
【００２７】
表示データ取り込み制御回路40には、クロック信号CKと、ロード信号LDと、イネーブル入力信号EIとが入力される。そして、表示データ取り込み制御回路40は、イネーブル入力信号EIに従って、第1レジスタ10に対する表示データ取り込み許可信号dd-en を生成し、第1レジスタ10に向けて出力する。
【００２８】
第3レジスタ60には、クロック信号CKと、シリアルデータ信号DIと、制御データ取り込み許可信号cd-enとが入力される。そして、第3レジスタ60は、クロック信号CKに同期してシリアルに入力されるシリアルデータ信号DIを、制御データ取り込み許可信号cd-enによって指定される期間を限り順次取り込み、制御データとして第4レジスタ70に向けて出力する。
【００２９】
第4レジスタ70には、ロード信号LDと、第3レジスタの出力（制御データ）とが入力される。そして、第4レジスタ70は、第3レジスタ60の出力する制御データをロード信号LDによりラッチしてパラレルデータ（出力制御信号）cdとして出力する。
【００３０】
制御データ取り込み制御回路80には、クロック信号CKとロード信号LDとが入力され、第3レジスタ60に向けて制御データ取り込み許可信号cd-enを出力する。
【００３１】
図7を参照して、この発明の表示素子駆動回路の動作を説明する。図7は、時間軸を横軸にとって、最上段から順に、クロック信号CK、シリアルデータ信号DI、イネーブル入力信号EI、イネーブル出力信号EO、ロード信号LD、表示出力OUT1〜OUTn、制御データ取り込み許可信号cd-en及び表示データ取り込み許可信号dd-enを並列に並べたタイミングチャートである。ここで、出力駆動回路30の動作は、図2及び図5を参照して説明した従来の出力駆動回路におけるものと同一の動作をするので、ここではその動作の説明を繰り返さない。なお、制御データ取り込み制御回路80にはカウンタ82が内蔵されている。
【００３２】
制御データ取り込み制御回路80において、入力されるロード信号LDがレベルHである期間（この期間を図7ではEとFとで挟んで表示してある。）に、制御データ取り込み許可信号cd-enはレベルHに設定されるとともに、クロック信号CKのクロック数を計数するカウンタ82の内容がリセットされる。すなわちカウンタ82はその計数量が0に設定される。ロード信号LDがレベルL（この瞬間を図7ではFと表示してある。）になった後にクロック信号CKが制御データ取り込み制御回路80に入力される（この瞬間を図7ではGと表示してある。）とカウンタ82はクロック数を計数し始める。この計数値が規定の数に達すると制御制御データ取り込み許可信号cd-enはレベルLに再設定され（この瞬間を図7ではIと表示してある。）、第3レジスタ60へのシリアルデータ信号DIの書き込みは停止される。そして、第3レジスタ60に記憶された内容は第3レジスタ60内に保持される。
【００３３】
ロード信号LDがレベルLから再びレベルHになると（この瞬間を図7ではHと表示してある。）、第3レジスタ60に記憶された内容は第4レジスタ70にラッチされる。ラッチされたシリアルデータ信号DIは、出力駆動回路30の出力制御信号cdになる。すなわち、ロード信号LDがレベルLから再びレベルHになった後、規定のクロック数分のシリアルデータ信号DIの入力は、出力駆動回路30の出力制御信号cdとして扱われる。
【００３４】
ロード信号LDがレベルLになった（この瞬間を図7ではFと表示してある。）後、規定クロック数をカウンタ82が計数した時点以降で、イネーブル入力信号EIをレベルHにする（この瞬間を図7ではJと表示してある。）。このことにより、それ以降のシリアルデータ信号DIは第1レジスタ10に取り込まれることになり、この取り込まれたデータが画像表示データとして利用されることとなる。
【００３５】
以上説明したように、この発明の表示素子駆動回路によれば、クロック信号CK、ロード信号LD、シリアルデータ信号DI及びイネーブル入力信号EIの4種類の信号を入力させることで、画像表示データ及び出力制御信号が入力されたものと同等の動作を実現する。そのため、従来の表示素子駆動回路のように、出力制御信号CDをあえて入力する必要がなくなり、出力制御信号CD入力端子31が不要となる。すなわち、表示素子駆動回路110にシリアルデータ信号DIを供給するための信号線を必要とせず、一系統のシリアル-パラレルインターフェースで、シリアルデータ信号DIと出力制御信号CDとを、画像情報送信部100から表示素子駆動回路110へ転送することが可能である表示素子駆動回路が実現する。
【００３６】
図8及び図9を参照して表示データ取り込み制御回路40の構成とその動作について説明する。図8は表示データ取り込み制御回路40の概略的ブロック構成図であり、図9はその動作の説明に供するタイミングチャートである。表示データ取り込み制御回路40は、カウンタ52、デコーダ54、Dフリップフロップ（ディレーフリップフロップ）56、RSフリップフロップ（セットリセットフリップフロップ）58及びOR回路59を具えて構成される。
【００３７】
クロック信号CKと、ロード信号LDと、イネーブル入力信号EIとが入力され、イネーブル入力信号EIに従って、第1レジスタ10に対する表示データ取り込み許可信号dd-en を生成し、第1レジスタ10に向けて出力するという動作は、以下のように実現される。
【００３８】
イネーブル入力信号EIはRSフリップフロップ58のセット入力端子に入力され、ロード信号LDはOR回路59とDフリップフロップ56のクリア端子に入力される。クロック信号CKはカウンタ52とDフリップフロップ56のクロック入力端子に入力される。また、表示データ取り込み許可信号dd-enはRSフリップフロップ58の出力端子から出力され、イネーブル出力信号EOはDフリップフロップ56の出力端子から出力される。
【００３９】
ロード信号LDがレベルHになる（この瞬間を図9ではKと表示してある。）とRSフリップフロップ58がリセットされ、ロード信号LDがレベルHになる前のRSフリップフロップ58の状態によらず、表示データ取り込み許可信号dd-enはレベルLとなり、カウンタ52は初期状態にリセットされる。イネーブル入力信号EIがレベルHになる（この瞬間を図9ではLと表示してある。）とRSフリップフロップ58がセットされ、表示データ取り込み許可信号dd-enはレベルHとなる。これでカウンタ52のリセット状態が解除され、カウント動作が開始される。
【００４０】
カウンタ52の値が既定値 n になりこの情報がデコーダ54のIN端子に入力されると、デコーダ54のOUT端子がレベルHを出力し、クロック信号CKのレベルHからレベルLへの立ち下がりの時点（この時点を図7及び図9ではMと表示してある。）で、Dフリップフロップ56の出力端子からレベルHが出力される。すなわち、イネーブル出力信号EOがレベルHになる。ここで、RSフリップフロップ58がリセットされ、表示データ取り込み許可信号dd-enはレベルLとなる。これによってカウンタ52はリセットされる。
【００４１】
カウンタ52がリセットされることによって、デコーダ54の出力（OUT端子からの出力）がレベルLとなり、次にクロック信号CKがレベルHからレベルLへ立ち下がる時点（この時点を図9ではNと表示してある。）で、イネーブル出力信号EOの電位がレベルLとなる。
【００４２】
以上説明したように、表示データ取り込み制御回路40は、イネーブル入力信号EIに従って、第1レジスタ10に対する表示データ取り込み許可信号dd-en を生成する働きをする。表示データ取り込み制御回路40は、表示データ取り込み許可信号dd-en としてレベルHの信号を第1レジスタ10に出力し、この信号を受けて第1レジスタ10はシリアルデータ信号DIの取り込みを開始する。
【図面の簡単な説明】
【００４３】
【図１】表示素子駆動回路の役割の説明に供する図である。
【図２】従来の表示素子駆動回路の概略的ブロック構成図である。
【図３】出力駆動回路の概略的ブロック構成図である。
【図４】複数の表示素子駆動回路を接続して構成される複合表示素子駆動回路の概略的ブロック構成図である。
【図５】従来の表示素子駆動回路の動作の説明に供するタイミングチャートである。
【図６】この発明の表示素子駆動回路の概略的ブロック構成図である。
【図７】この発明の表示素子駆動回路の動作の説明に供するタイミングチャートである。
【図８】表示データ取り込み制御回路の概略的ブロック構成図である。
【図９】表示データ取り込み制御回路の動作の説明に供するタイミングチャートである。
【符号の説明】
【００４４】
10：第1レジスタ
12：シリアルデータ信号DI入力端子
20：第2レジスタ
22：ロード信号LD入力端子
30：出力駆動回路
31：出力制御信号CD入力端子
32：基準電流発生部
34：単位駆動回路
36：D/A変換器
40：表示データ取り込み制御回路
42：クロック信号CK入力端子
44：イネーブル入力信号EI入力端子
52、82：カウンタ
54：デコーダ
56：Dフリップフロップ
58：RSフリップフロップ
59：OR回路
60：第3レジスタ
70：第4レジスタ
80：制御データ取り込み制御回路
100：画像情報送信部
110：表示素子駆動回路
120：表示装置
CD、cd：出力制御信号
LD：ロード信号
DI：シリアルデータ信号
CK：クロック信号
EI：イネーブル入力信号
EO：イネーブル出力信号
cd-en：制御データ取り込み許可信号
dd-en：表示データ取り込み許可信号
dd1〜ddn：パラレルデータ信号
OUT1〜OUTn：表示出力
【図１】
2006349980.tif 000003
【図２】
2006349980.tif 000004
【図３】
2006349980.tif 000005
【図４】
2006349980.tif 000006
【図５】
2006349980.tif 000007
【図６】
2006349980.tif 000008
【図７】
2006349980.tif 000009
【図８】
2006349980.tif 000010
【図９】
2006349980.tif 000011