(57)【要約】【課題】汎用性の高い試験装置において、それぞれのテストモジュールの出力タイミングを容易に略同一にする。【解決手段】被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて被試験デバイスに供給する複数のテストモジュールと、基準クロックを生成する基準クロック生成部と、複数のテストモジュールに対応して設けられ、基準クロックに応じて前記タイミング信号を生成し、それぞれ対応するテストモジュールにタイミング信号を供給する複数のタイミング供給部と、それぞれのテストモジュールがタイミング信号を受け取ってから試験パターンを出力するまでのそれぞれのテストモジュール遅延量に基づいて、複数のテストモジュールが出力するそれぞれの試験パターンのタイミングが略同一となるように、それぞれのタイミング供給部がタイミング信号を出力するタイミングを制御する制御部とを備える試験装置を提供する。【選択図】図３
2006300894.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて前記被試験デバイスに供給する複数のテストモジュールと、
基準クロックを生成する基準クロック生成部と、
前記複数のテストモジュールに対応して設けられ、前記基準クロックに応じて前記タイミング信号を生成し、それぞれ対応する前記テストモジュールに前記タイミング信号を供給する複数のタイミング供給部と、
それぞれの前記テストモジュールが前記タイミング信号を受け取ってから前記試験パターンを出力するまでのそれぞれのテストモジュール遅延量に基づいて、前記複数のテストモジュールが出力するそれぞれの前記試験パターンのタイミングが略同一となるように、それぞれの前記タイミング供給部が前記タイミング信号を出力するタイミングを制御する制御部と
を備える試験装置。
【請求項２】
前記タイミング供給部は、前記基準クロックを遅延させることにより、前記タイミング信号を生成する遅延回路部を有し、
前記制御部は、それぞれの前記テストモジュールの前記テストモジュール遅延量と、当該テストモジュールと対応する前記遅延回路部のオフセット遅延量とに基づいて、それぞれの前記遅延回路部における遅延設定値を制御する
請求項１に記載の試験装置。
【請求項３】
前記制御部は、
それぞれの前記テストモジュールの種類と、それぞれの前記テストモジュールに対応する前記タイミング供給部の種類とを示すシステム構成情報を予め格納するシステム構成格納部と、
前記テストモジュールの種類毎の前記テストモジュール遅延量と、前記タイミング供給部の種類毎の前記オフセット遅延量とを予め格納するモジュール情報格納部と、
前記システム構成格納部が格納した前記システム構成情報に基づいて、それぞれの前記テストモジュールの前記テストモジュール遅延量と、当該テストモジュールに対応する前記タイミング供給部の前記オフセット遅延量とを、前記モジュール情報格納部から検出し、検出したそれぞれの前記テストモジュール遅延量及び前記オフセット遅延量に基づいて、それぞれの前記遅延回路部に設定するべき前記遅延設定値を算出する演算部と
を有する請求項２に記載の試験装置。
【請求項４】
前記演算部は、それぞれの前記テストモジュールと、当該テストモジュールに対応する前記タイミング供給部とを接続する配線における配線遅延量に更に基づいて、それぞれの前記遅延回路部に設定するべき前記遅延設定値を算出する
請求項３に記載の試験装置。
【請求項５】
前記遅延回路部は、
前記タイミング信号を受け取り、前記基準クロックに応じて前記タイミング信号を順次次段に受け渡す縦続接続された複数のフリップフロップと、
それぞれの前記フリップフロップが出力する前記タイミング信号を受け取り、受け取った複数の前記タイミング信号のうち、いずれかを選択して前記テストモジュールに供給するタイミング信号選択部と
を有し、
前記演算部は、それぞれの前記テストモジュール毎に、対応する前記タイミング信号選択部に、いずれの前記タイミング信号を選択させるかを制御する前記遅延設定値を算出する請求項３又は４に記載の試験装置。
【請求項６】
前記制御部は、それぞれの前記遅延設定値に基づいて、それぞれの前記タイミング信号選択部にいずれの前記タイミング信号を選択させるかを制御する遅延設定部を更に有する請求項５に記載の試験装置。
【請求項７】
前記遅延設定部は、それぞれの前記タイミング供給部が、いずれの前記テストモジュールに対応するかを、前記システム構成情報に基づいて判定し、前記演算部がそれぞれの前記テストモジュール毎に算出した前記遅延設定値を、それぞれの前記テストモジュールに対応する前記タイミング供給部に設定する
請求項６に記載の試験装置。
【請求項８】
それぞれの前記テストモジュールは、前記試験パターンを出力する複数の試験パターン経路を有し、
それぞれの前記タイミング供給部は、対応する前記テストモジュールの前記試験パターンパス毎に、前記遅延回路部を有し、
前記制御部は、対応する前記試験パターン経路における前記テストモジュール遅延量に基づいて、それぞれの前記遅延回路部における前記遅延設定値を制御する
請求項３に記載の試験装置。
【請求項９】
前記モジュール情報格納部は、それぞれの前記テストモジュールの前記試験パターンパス毎の前記テストモジュール遅延量を格納し、
前記演算部は、それぞれの前記テストモジュールのそれぞれの前記試験パターン経路毎の前記テストモジュール遅延量と、当該テストモジュールに対応する前記タイミング供給部の前記オフセット遅延量とを、前記モジュール情報格納部から検出し、検出したそれぞれの前記テストモジュール遅延量及び前記オフセット遅延量に基づいて、それぞれの前記遅延回路部に設定するべき前記遅延設定値を算出する
請求項８に記載の試験装置。
【請求項１０】
前記演算部は、前記システム構成格納部が格納した前記システム構成情報が変更された場合に、変更された前記システム構成情報に基づいて、それぞれの前記遅延回路部に設定するべき前記遅延設定値を新たに算出する
請求項３に記載の試験装置。
【請求項１１】
被試験デバイスを試験する試験装置を機能させるプログラムであって、
前記試験装置を、
前記被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて前記被試験デバイスに供給する複数のテストモジュールと、
基準クロックを生成する基準クロック生成部と、
前記複数のテストモジュールに対応して設けられ、前記基準クロックに応じて前記タイミング信号を生成し、それぞれ対応する前記テストモジュールに前記タイミング信号を供給する複数のタイミング供給部と、
それぞれの前記テストモジュールが前記タイミング信号を受け取ってから前記試験パターンを出力するまでのそれぞれのテストモジュール遅延量に基づいて、前記複数のテストモジュールが出力するそれぞれの前記試験パターンのタイミングが略同一となるように、それぞれの前記タイミング供給部が前記タイミング信号を出力するタイミングを制御する制御部と
して機能させるプログラム。
【請求項１２】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて前記被試験デバイスに供給し、前記被試験デバイスの出力信号に基づいて、前記被試験デバイスの良否を示すフェイルタイミング信号を生成する複数のテストモジュールと、
基準クロックを生成する基準クロック生成部と、
前記複数のテストモジュールに対応して設けられ、前記基準クロックに応じて前記タイミング信号を生成し、それぞれ対応する前記テストモジュールに前記タイミング信号を供給する複数のタイミング供給部と、
前記複数のテストモジュールに対応して設けられ、対応する前記テストモジュールが出力する前記フェイルタイミング信号を受け取り、前記フェイルタイミング信号を遅延させて前記タイミング供給部に入力し、前記フェイルタイミング信号に応じて前記タイミング信号を生成させる複数の戻り系回路と、
それぞれの前記テストモジュールが前記フェイルタイミング信号を生成してから、前記戻り系回路に出力するまでのそれぞれのテストモジュール遅延量に基づいて、前記複数のテストモジュールが出力するそれぞれの前記フェイルタイミング信号が前記タイミング供給部に入力されるタイミングが略同一となるように、それぞれの前記戻り系回路が前記フェイルタイミング信号を出力するタイミングを制御する制御部と
を備える試験装置。
【請求項１３】
前記戻り系回路は、前記フェイルタイミング信号を遅延させて出力する遅延回路部を有し、
前記制御部は、それぞれの前記テストモジュールの前記テストモジュール遅延量と、当該テストモジュールと対応する前記遅延回路部のオフセット遅延量とに基づいて、それぞれの前記遅延回路部における遅延設定値を制御する
請求項１２に記載の試験装置。
【請求項１４】
被試験デバイスを試験する試験装置を機能させるプログラムであって、
前記試験装置を、
前記被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて前記被試験デバイスに供給し、前記被試験デバイスの出力信号に基づいて、前記被試験デバイスの良否を示すフェイルタイミング信号を生成する複数のテストモジュールと、
基準クロックを生成する基準クロック生成部と、
前記複数のテストモジュールに対応して設けられ、前記基準クロックに応じて前記タイミング信号を生成し、それぞれ対応する前記テストモジュールに前記タイミング信号を供給する複数のタイミング供給部と、
前記複数のテストモジュールに対応して設けられ、対応する前記テストモジュールが出力する前記フェイルタイミング信号を受け取り、前記フェイルタイミング信号を遅延させて前記タイミング供給部に入力し、前記フェイルタイミング信号に応じて前記タイミング信号を生成させる複数の戻り系回路と、
それぞれの前記テストモジュールが前記フェイルタイミング信号を生成してから、前記戻り系回路に出力するまでのそれぞれのテストモジュール遅延量に基づいて、前記複数のテストモジュールが出力するそれぞれの前記フェイルタイミング信号が前記タイミング供給部に入力されるタイミングが略同一となるように、それぞれの前記戻り系回路が前記フェイルタイミング信号を出力するタイミングを制御する制御部と
して機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス等の被試験デバイスを試験する試験装置、及び試験装置を機能させるプログラムに関する。
【背景技術】
【０００２】
被試験デバイスを試験する試験装置においては、被試験デバイスを試験するために、複数の信号を被試験デバイスに出力する。このとき、それぞれの出力信号は、基準の位相に対する位相差が一致するように制御される必要がある。
【０００３】
従来の試験装置は、複数のテストモジュールを備えており、これらのテストモジュールから、複数の出力信号を出力している。また、複数の出力信号の位相をそろえるために、テストモジュールのそれぞれの出力ポートに可変遅延回路を設け、出力信号の位相を調整する。
【０００４】
従来の試験装置においては、同一種のテストモジュールを複数枚実装し、実装されるテストモジュールの構成は固定されるので、当該可変遅延回路の設定は容易に行うことができる。
【０００５】
関連する特許文献等は、現在認識していないので、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の試験装置は、テストモジュールの構成が固定されているので、汎用性が低かった。これに対し、テストモジュールの構成を変更し、例えば複数種類のテストモジュールを同時に使用することができる試験装置が提案されている。
【０００７】
しかし、テストモジュールの構成を変更した場合、テストモジュール毎に、信号の伝送遅延量が異なるので、テストモジュールの出力信号の位相を新たに調整する必要がある。また、複数種類のテストモジュールを使用する場合、それぞれのテストモジュールにおける伝送遅延量が異なるので、それぞれのテストモジュールに対して、出力信号の位相を調整する必要がある。
【０００８】
このため本発明は、上述した課題を解決することのできる試験装置、及びプログラムを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて被試験デバイスに供給する複数のテストモジュールと、基準クロックを生成する基準クロック生成部と、複数のテストモジュールに対応して設けられ、基準クロックに応じて前記タイミング信号を生成し、それぞれ対応するテストモジュールにタイミング信号を供給する複数のタイミング供給部と、それぞれのテストモジュールがタイミング信号を受け取ってから試験パターンを出力するまでのそれぞれのテストモジュール遅延量に基づいて、複数のテストモジュールが出力するそれぞれの試験パターンのタイミングが略同一となるように、それぞれのタイミング供給部がタイミング信号を出力するタイミングを制御する制御部とを備える試験装置を提供する。
【００１０】
タイミング供給部は、基準クロックを遅延させることにより、タイミング信号を生成する遅延回路部を有し、制御部は、それぞれのテストモジュールのテストモジュール遅延量と、当該テストモジュールと対応する遅延回路部のオフセット遅延量とに基づいて、それぞれの遅延回路部における遅延設定値を制御してよい。
【００１１】
制御部は、それぞれのテストモジュールの種類と、それぞれのテストモジュールに対応するタイミング供給部の種類とを示すシステム構成情報を予め格納するシステム構成格納部と、テストモジュールの種類毎のテストモジュール遅延量と、タイミング供給部の種類毎のオフセット遅延量とを予め格納するモジュール情報格納部と、システム構成格納部が格納したシステム構成情報に基づいて、それぞれのテストモジュールのテストモジュール遅延量と、当該テストモジュールに対応するタイミング供給部のオフセット遅延量とを、モジュール情報格納部から検出し、検出したそれぞれのテストモジュール遅延量及びオフセット遅延量に基づいて、それぞれの遅延回路部に設定するべき遅延設定値を算出する演算部とを有してよい。
【００１２】
演算部は、それぞれのテストモジュールと、当該テストモジュールに対応するタイミング供給部とを接続する配線における配線遅延量に更に基づいて、それぞれの遅延回路部に設定するべき遅延設定値を算出してよい。
【００１３】
遅延回路部は、タイミング信号を受け取り、基準クロックに応じてタイミング信号を順次次段に受け渡す縦続接続された複数のフリップフロップと、それぞれのフリップフロップが出力するタイミング信号を受け取り、受け取った複数のタイミング信号のうち、いずれかを選択してテストモジュールに供給するタイミング信号選択部とを有し、演算部は、それぞれのテストモジュール毎に、対応するタイミング信号選択部に、いずれのタイミング信号を選択させるかを制御する遅延設定値を算出してよい。
【００１４】
制御部は、それぞれの遅延設定値に基づいて、それぞれのタイミング信号選択部にいずれのタイミング信号を選択させるかを制御する遅延設定部を更に有してよい。遅延設定部は、それぞれのタイミング供給部が、いずれのテストモジュールに対応するかを、システム構成情報に基づいて判定し、演算部がそれぞれのテストモジュール毎に算出した遅延設定値を、それぞれのテストモジュールに対応するタイミング供給部に設定してよい。
【００１５】
それぞれのテストモジュールは、試験パターンを出力する複数の試験パターン経路を有し、それぞれのタイミング供給部は、対応するテストモジュールの試験パターンパス毎に、遅延回路部を有し、制御部は、対応する試験パターン経路におけるテストモジュール遅延量に基づいて、それぞれの遅延回路部における遅延設定値を制御してよい。
【００１６】
モジュール情報格納部は、それぞれのテストモジュールの試験パターンパス毎のテストモジュール遅延量を格納し、演算部は、それぞれのテストモジュールのそれぞれの試験パターン経路毎のテストモジュール遅延量と、当該テストモジュールに対応するタイミング供給部のオフセット遅延量とを、モジュール情報格納部から検出し、検出したそれぞれのテストモジュール遅延量及びオフセット遅延量に基づいて、それぞれの遅延回路部に設定するべき遅延設定値を算出してよい。
【００１７】
演算部は、システム構成格納部が格納したシステム構成情報が変更された場合に、変更されたシステム構成情報に基づいて、それぞれの遅延回路部に設定するべき遅延設定値を新たに算出してよい。
【００１８】
本発明の第２の形態においては、被試験デバイスを試験する試験装置を機能させるプログラムであって、試験装置を、被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて被試験デバイスに供給する複数のテストモジュールと、基準クロックを生成する基準クロック生成部と、複数のテストモジュールに対応して設けられ、基準クロックに応じてタイミング信号を生成し、それぞれ対応するテストモジュールにタイミング信号を供給する複数のタイミング供給部と、それぞれのテストモジュールがタイミング信号を受け取ってから試験パターンを出力するまでのそれぞれのテストモジュール遅延量に基づいて、複数のテストモジュールが出力するそれぞれの試験パターンのタイミングが略同一となるように、それぞれのタイミング供給部がタイミング信号を出力するタイミングを制御する制御部として機能させるプログラムを提供する。
【００１９】
本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて被試験デバイスに供給し、被試験デバイスの出力信号に基づいて、被試験デバイスの良否を示すフェイルタイミング信号を生成する複数のテストモジュールと、基準クロックを生成する基準クロック生成部と、複数のテストモジュールに対応して設けられ、基準クロックに応じてタイミング信号を生成し、それぞれ対応するテストモジュールにタイミング信号を供給する複数のタイミング供給部と、複数のテストモジュールに対応して設けられ、対応するテストモジュールが出力するフェイルタイミング信号を受け取り、フェイルタイミング信号を遅延させてタイミング供給部に入力し、フェイルタイミング信号に応じてタイミング信号を生成させる複数の戻り系回路と、それぞれのテストモジュールがフェイルタイミング信号を生成してから、戻り系回路に出力するまでのそれぞれのテストモジュール遅延量に基づいて、複数のテストモジュールが出力するそれぞれのフェイルタイミング信号がタイミング供給部に入力されるタイミングが略同一となるように、それぞれの戻り系回路がフェイルタイミング信号を出力するタイミングを制御する制御部とを備える試験装置を提供する。
【００２０】
戻り系回路は、フェイルタイミング信号を遅延させて出力する遅延回路部を有し、制御部は、それぞれのテストモジュールのテストモジュール遅延量と、当該テストモジュールと対応する遅延回路部のオフセット遅延量とに基づいて、それぞれの遅延回路部における遅延設定値を制御してよい。
【００２１】
本発明の第４の形態においては、被試験デバイスを試験する試験装置を機能させるプログラムであって、試験装置を、被試験デバイスの試験に用いる試験パターンを、与えられるタイミング信号に応じて被試験デバイスに供給し、被試験デバイスの出力信号に基づいて、被試験デバイスの良否を示すフェイルタイミング信号を生成する複数のテストモジュールと、基準クロックを生成する基準クロック生成部と、複数のテストモジュールに対応して設けられ、基準クロックに応じてタイミング信号を生成し、それぞれ対応するテストモジュールにタイミング信号を供給する複数のタイミング供給部と、複数のテストモジュールに対応して設けられ、対応するテストモジュールが出力するフェイルタイミング信号を受け取り、フェイルタイミング信号を遅延させてタイミング供給部に入力し、フェイルタイミング信号に応じてタイミング信号を生成させる複数の戻り系回路と、それぞれのテストモジュールがフェイルタイミング信号を生成してから、戻り系回路に出力するまでのそれぞれのテストモジュール遅延量に基づいて、複数のテストモジュールが出力するそれぞれのフェイルタイミング信号がタイミング供給部に入力されるタイミングが略同一となるように、それぞれの前記戻り系回路がフェイルタイミング信号を出力するタイミングを制御する制御部として機能させるプログラムを提供する。
【００２２】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００２３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２４】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、半導体回路等の複数の被試験デバイス（２００−１〜２００−ｎ、以下２００と総称する）を試験する。試験装置１００は、基準クロック生成部１０、制御部１２、複数のテストモジュール（１４−１〜１４−４８、以下１４と総称する）、デバイス接触部１６、及びスイッチマトリクス２０を備える。
【００２５】
デバイス接触部１６は、例えば複数の被試験デバイス２００を載置するテストヘッドであって、複数のテストモジュール１４と複数の被試験デバイス２００とを電気的に接続する。それぞれのテストモジュール１４は、１又は複数の被試験デバイス２００と電気的に接続される。また、それぞれの被試験デバイス２００は、１又は複数のテストモジュール１４と電気的に接続される。例えば、テストモジュール１４及び被試験デバイス２００は、それぞれ定められた数の入出力ピンを有し、それぞれのピン数に応じてテストモジュール１４と被試験デバイス２００とが接続される。
【００２６】
また、テストモジュール１４は、与えられる試験パターンを、対応する被試験デバイス２００に供給するモジュールであってよい。本例において、それぞれのテストモジュール１４は、制御部１２から予め試験パターンが与えられ、スイッチマトリクス２０からそれぞれ与えられるタイミング信号に応じたタイミングで、試験パターンを被試験デバイス２００に供給する。また、テストモジュール１４は、被試験デバイス２００が出力する信号に基づいて、被試験デバイス２００の良否を判定してもよい。この場合、テストモジュール１４は、被試験デバイス２００のフェイルデータを格納するフェイルメモリを有していてもよく、またフェイルデータを制御部１２に供給してもよい。
【００２７】
基準クロック生成部１０は、予め定められた周波数の基準クロックを生成する。試験装置１００の各構成要素は、当該基準クロックに応じて動作する。スイッチマトリクス２０は、基準クロックに基づいて、位相の異なる複数のタイミング信号を生成し、それぞれのテストモジュール１４に供給する。つまり、スイッチマトリクス２０は、タイミング信号をテストモジュール１４に供給することにより、それぞれのテストモジュール１４が動作するタイミングを制御する。
【００２８】
制御部１２は、スイッチマトリクス２０がいずれの位相のタイミング信号を、それぞれのテストモジュール１４に供給するかを制御する。また、制御部１２は、それぞれのテストモジュール１４に、試験パターンを予め供給する。制御部１２は、例えばワークステーション等のホストコンピュータであってよい。また制御部１２は、複数のホストコンピュータを有していてもよい。この場合、それぞれのホストコンピュータは、それぞれ試験するべき被試験デバイス２００が割り当てられており、割り当てられた被試験デバイス２００に接続されたテストモジュール１４、及び当該テストモジュール１４に供給されるタイミング信号の位相を制御する。
【００２９】
また、試験装置１００は、テストモジュール１４を入れ替え可能に保持する複数のスロットを有する。このような構造により、試験装置１００は、任意のテストモジュール１４を用いて被試験デバイスの試験を行う。
【００３０】
図２は、スイッチマトリクス２０の構成の一例を示す。スイッチマトリクス２０は、複数のテストボード（２２−１、２２−２、以下２２と総称する）を有する。テストボード２２には、基準クロック分配回路８０、複数のタイミング供給部（３０−１〜３０−１６、以下３０と総称する）、複数の出力部９０、及びループ回路１１０が設けられる。また、スイッチマトリクス２０は、テストボード２２を入れ替え可能に保持するスロットを有し、任意のテストボード２２が設けられる。
【００３１】
基準クロック分配回路８０は、基準クロック生成部１０が生成した基準クロックを受け取り、スイッチマトリクス２０の各構成要素に分配する。タイミング供給部３０は、入力信号として入力される基準クロックに基づいて、被試験デバイス２００を試験するためのタイミング信号を出力する。例えば、タイミング供給部３０は、被試験デバイス２００に試験パターンを印加するタイミングを示すタイミング信号、被試験デバイス２００の試験を開始するタイミングを示すタイミング信号、被試験デバイス２００の試験を停止するタイミングを示すタイミング信号、被試験デバイス２００のフェイルデータを取りこむタイミングを示すタイミング信号等を、出力部９０を介してテストモジュール１４に供給する。
【００３２】
本例においてそれぞれのタイミング供給部３０は、入力される基準クロックに基づいて、位相の異なる複数のタイミング信号を生成する。そして、制御部１２は、タイミング供給部３０が生成した複数のタイミング信号のうちいずれのタイミング信号をそれぞれのテストモジュール１４に供給させるかを、それぞれのタイミング供給部３０において切り替える。これにより、例えばそれぞれのテストモジュール１４が、被試験デバイス２００に試験パターンを供給するタイミングを制御することができる。また、タイミング供給部３０は、タイミング信号と同期して、タイミング信号の生成に用いた基準クロックを出力する。
【００３３】
また、複数のタイミング供給部３０は、被試験デバイス２００に試験パターンを印加するタイミングの制御、被試験デバイス２００の試験を開始するタイミングの制御、被試験デバイス２００の試験を停止するタイミングの制御、被試験デバイス２００のフェイルデータを取りこむタイミングの制御等のように、予め機能が割り当てられる。また、それぞれのタイミング供給部３０は、同一の構成を有する集積回路であって、動作モードを切り替えることにより、前述した機能の全てを実行する回路構成を有する。当該動作モードは、制御部１２により制御される。このように、それぞれのタイミング供給部３０の構成を同一とすることにより、タイミング供給部３０の汎用性を向上させることができる。
【００３４】
また、タイミング供給部３０のピン数によっては、一のタイミング供給部３０に前述した機能の全てを実行できる回路構成を備えさせた場合、タイミング供給部３０の入出力ピン数が不足する場合がある。このような場合、複数のタイミング供給部３０を組み合わせることにより、入出力ピン不足を解消する。例えば、試験装置１００は、図２に示すように、タイミング供給部３０−１とタイミング供給部３０−２を組み合わせて動作させる。本例における制御部１２は、タイミング供給部３０のそれぞれの組み合わせに、上述した機能のいずれかを割り当てて動作させる。
【００３５】
複数の出力部９０は、複数のテストモジュール１４と対応して設けられ、複数のタイミング供給部３０のうち、いずれかからタイミング信号を受け取り、受け取ったタイミング信号を対応するテストモジュール１４に供給する。それぞれの出力部９０に、いずれのタイミング供給部３０からタイミング信号を供給するかは、それぞれのテストモジュール１４の機能、及びそれぞれのタイミング供給部３０の機能に応じて制御部１２が制御する。
【００３６】
試験装置１００は、複数のタイミング供給部３０、複数のテストモジュール１４を用いて被試験デバイス２００の試験を行っているので、これらの間の信号の授受で同期を取る必要がある。本例における試験装置１００は、テストモジュール１４が被試験デバイス２００に出力する出力信号毎に、当該出力信号を生成するためのスイッチマトリクス２０及びテストモジュール１４における信号経路の遅延量に基づいて、タイミング供給部３０がテストモジュール１４に供給するタイミング信号のタイミングを調整する。
【００３７】
また、ループ回路１１０は、それぞれのタイミング供給部３０が出力するタイミング信号を、基準クロック分配回路８０を介してタイミング供給部３０に帰還入力することにより、タイミング供給部３０における遅延量を測定するための回路である。
【００３８】
図３は、テストモジュール１４−１、及び１４−２が出力する出力信号の出力タイミングを示す図である。それぞれのテストモジュール１４における出力信号の出力タイミングは、（１）対応するタイミング供給部３０におけるオフセット遅延量、（２）信号線等の、システム全体における伝送遅延量、（３）テストモジュール１４における遅延量（以下、テストモジュール遅延量という）、（４）タイミング供給部３０に設定される遅延量によって定まる。ここで、タイミング供給部３０は、与えられる基準クロックを遅延させることによりタイミング信号を生成する遅延回路部を有するが、遅延回路部における遅延量を最小に設定したときの遅延量をオフセット遅延量とする。また、システム全体における伝送遅延量とは、本例においてはタイミング供給部３０からテストモジュール１４に信号を伝送するときの配線遅延量等である。また、テストモジュール１４における遅延量とは、例えばテストモジュール１４がタイミング信号を受け取ってから、試験パターンを出力するまでの遅延時間である。
【００３９】
（１）から（３）は、設計値、実測値等により予め算出することができるので、ある基準位相に対して所望の位相を有する所望の出力タイミングが与えられれば、タイミング供給部３０における遅延量を調整することにより、それぞれのテストモジュール１４のそれぞれの出力信号のタイミングを略同一とすることができる。
【００４０】
制御部１２は、出力タイミングの期待値、及び（１）から（３）のそれぞれの遅延量に基づいて、それぞれのタイミング供給部３０における遅延量を調整し、タイミング信号を出力するタイミングを制御する。これにより、それぞれのテストモジュール１４が出力する試験パターンの出力タイミングを所望の出力タイミングに制御する。
【００４１】
また、それぞれのテストモジュール１４が出力する試験パターンに出力タイミングのバラツキを除去し、同一の出力タイミングに制御したい場合、制御部１２は、それぞれの試験パターンに対する、上述した（１）から（３）の遅延量のバラツキに応じて、タイミング供給部３０における遅延量を調整してもよい。このとき、（２）の遅延量が、それぞれの試験パターンに対する信号経路において同一である場合、制御部１２は、それぞれのテストモジュール１４におけるテストモジュール遅延量と、当該テストモジュール１４と対応する遅延回路部のオフセット遅延量とに基づいて、対応するタイミング供給部３０における遅延量を調整してもよい。
【００４２】
図４は、制御部１２の構成の一例を示す図である。制御部１２は、システム構成格納部１０２、モジュール情報格納部１０４、演算部１０６、及び遅延設定部１０８を有する。システム構成格納部１０２は、それぞれのスロットに設けられたテストモジュール１４の種類と、それぞれのテストモジュール１４に対応するタイミング供給部３０の種類とを示すシステム構成情報を予め格納する。つまり、システム構成格納部１０２は、それぞれの出力信号、及び出力信号に対応するタイミング信号が通過するテストモジュール１４及びタイミング供給部３０の種類を格納する。
【００４３】
また、システム構成格納部１０２は、タイミング供給部３０の種類として、スイッチマトリクス２０に設けられたテストボード２２の種類を格納してもよい。同一種類のテストボード２２に設けられるタイミング供給部３０のオフセット遅延量は、略同一である。
【００４４】
システム構成格納部１０２は、例えば使用者から与えられるシステム構成情報を格納してよく、またシステム構成を検出してシステム構成情報を生成してもよい。システム構成情報を生成する場合、それぞれのテストモジュール１４及びタイミング供給部３０（又はテストボード２２）は、自己を識別する情報を有し、制御部１２からの要求に応じて当該識別情報を制御部１２に通知する。また、制御部１２は、それぞれのタイミング供給部３０を、いずれのテストモジュール１４に対応させたかを検出し、当該対応関係と、取得した識別情報とに基づいて、システム構成情報を生成する。
【００４５】
モジュール情報格納部１０４は、テストモジュール１４の種類毎のテストモジュール遅延量と、タイミング供給部３０の種類毎のオフセット遅延量とを予め格納する。一のテストモジュール１４が複数の機能を有し、機能毎に出力信号を出力するための複数の試験パターン経路を有する場合、モジュール情報格納部１０４は、テストモジュール１４の機能毎に、テストモジュール遅延量を格納する。この場合、タイミング供給部３０は、テストモジュール１４の機能毎に、異なるタイミング信号を生成するべく、複数の遅延回路部を有する。
【００４６】
演算部１０６は、システム構成格納部１０２が格納したシステム構成情報、及びモジュール情報格納部１０４が格納したそれぞれの遅延量に基づいて、それぞれの出力信号に対応するタイミング供給部３０の遅延回路部に設定するべき遅延設定値を算出する。演算部１０６の動作の詳細は、図５において後述する。
【００４７】
遅延設定部１０８は、演算部１０６が、それぞれのタイミング供給部３０の遅延回路部に対して算出した遅延設定値を呼び出し、対応する遅延回路部に設定する。このような動作により、試験装置１００は、それぞれの出力信号を略同一の出力タイミングで出力することができる。
【００４８】
図５は、演算部１０６の動作の一例を示すフローチャートである。演算部１０６は、それぞれのテストモジュール１４の出力信号の出力タイミングの期待値を取得する（Ｓ３００）。当該期待値は、例えば、使用者から与えられてよい。Ｓ３００は、Ｓ３０８の前であればいつ行ってもよい。また、演算部１０６は、システム構成格納部１０２から、システム構成情報を取得する（Ｓ３０２）。
【００４９】
次に、演算部１０６は、システム構成情報に基づいて、それぞれのテストモジュール１４のテストモジュール遅延量と、テストモジュール１４に対応するタイミング供給部３０のオフセット遅延量とを、モジュール情報格納部１０４から検出する（Ｓ３０４）。テストモジュール１４が複数の機能を有している場合、演算部１０６は、テストモジュール１４の機能毎のテストモジュール遅延量を検出する。
【００５０】
また、モジュール情報格納部１０４は、システム全体における遅延量を更に格納し、Ｓ３０４において演算部１０６は、当該システム遅延量を更に検出してもよい。システム遅延量は、それぞれの出力信号に対して同一の値を用いてよい。
【００５１】
次に、演算部１０６は、検出したそれぞれのテストモジュール遅延量、オフセット遅延量に基づいて、出力信号を出力する各パスにおける遅延量を算出する（Ｓ３０６）。例えば、演算部１０６は、それぞれのテストモジュール１４のテストモジュール遅延量、対応するタイミング供給部３０におけるオフセット遅延量、及びシステム遅延量を加算することにより、各パスにおける遅延量を算出する。
【００５２】
そして、演算部１０６は、取得した出力タイミングの期待値と、各パスの遅延量に基づいて、各パスにおけるタイミング供給部３０の遅延回路部に設定するべき遅延設定値を算出する（Ｓ３０８）。例えば、演算部１０６は、所定の基準点に対する出力タイミングの期待値の遅延量と、各パスの遅延量との差分に基づいて、それぞれの遅延設定値を算出する。
【００５３】
次に、演算部１０６は、それぞれの遅延設定値を、タイミング供給部３０の遅延回路部に対応づけて、遅延設定部１０８に引き渡す。このような動作により、演算部１０６は、それぞれのタイミング供給部３０におけるそれぞれの遅延回路部に対する遅延設定値を算出することができる。
【００５４】
また、演算部１０６は、システム構成格納部１０２が格納したシステム構成情報が変更、追加、更新等された場合に、新たなシステム構成情報に基づいて、それぞれのタイミング供給部３０の遅延回路部に設定するべき遅延設定値を新たに算出してよい。また、システム構成格納部１０２は、接続されているテストモジュール１４の種類が変更された場合に、新たなシステム構成情報を取得してよい。
【００５５】
図６は、演算部１０６が生成する中間ファイルを説明する図である。演算部１０６は、前述したように、それぞれのテストモジュール１４の機能毎（パス毎）に、タイミング供給部３０における遅延設定値を算出する。演算部１０６は、それぞれのテストモジュール１４毎に、当該テストモジュール１４に含まれる機能と、算出した遅延設定値とを対応づけたファイルを生成する。当該ファイルのファイル名は、当該テストモジュール１４のベンダーＩＤと、テストモジュールＩＤとを含むことが好ましい。
【００５６】
図７は、演算部１０６が生成する中間ファイルを説明する図である。本例において、それぞれのテストモジュール１４は、同一のテストボード２２に接続されており、それぞれのタイミング供給部３０におけるオフセット遅延量は同一とする。
【００５７】
演算部１０６は、システム構成情報に基づいて、ポート毎に接続されているテストモジュール１４のリストを作成する。ここで、ポートとは、スイッチマトリクス２０における出力ポートを指し、例えば一のポートに、一のタイミング供給部３０の遅延回路部が接続される。また、システム構成情報において、テストモジュール１４は、テストモジュール１４のベンダーＩＤとモジュールＩＤとにより管理される。
【００５８】
次に、演算部１０６は、モジュールリストに基づいて、全ポートに接続されているテストモジュール１４に、どの種類のテストモジュール１４が含まれているかを示すモジュール種のリストを生成する。このとき、テストモジュール１４の種類は、テストモジュールＮｏで管理される。本例において、テストモジュール１４の種類は２種類であるので、モジュール種のリストにおいて、テストモジュールＮｏは、０及び１が与えられる。
【００５９】
そして、演算部１０６は、モジュール種のリストに含まれているテストモジュール１４の情報を、モジュール情報格納部１０４から取得し、モジュール種のリストに含まれているテストモジュール１４の機能毎に、遅延設定値を算出する。このとき、演算部１０６は、図６において説明したファイルを生成してよい。
【００６０】
そして、演算部１０６は、ポートに接続されているテストモジュール１４の種類毎に、各機能と遅延設定値とを対応づけた設定リストを生成する。ここで、それぞれのテストモジュール１４に含まれていない機能については、遅延設定値として−１を与える。
【００６１】
そして、遅延設定部１０８は、それぞれのポートにどの種類のテストモジュール１４が接続されているかに応じて、当該設定リストに示される遅延設定値を、各ポートに対応するタイミング供給部３０の遅延回路部に設定する。
【００６２】
図８は、タイミング供給部３０の構成の一例を示す図である。タイミング供給部３０は、分配回路５６、集約回路４６、複数の戻り系回路４０、及び複数の遅延回路部６０を有する。分配回路５６は、与えられる基準クロックを、それぞれの遅延回路部６０に供給する。複数の遅延回路部６０は、２つ毎に１の出力部９０に対応して設けられ、対応する出力部９０にタイミング信号を供給する。それぞれの遅延回路部６０は、縦続接続された複数のフリップフロップ６２、タイミング信号選択部６４、レジスタ６５、及び同期回路６６を有する。
【００６３】
複数のフリップフロップ６２は、分配回路５６から受け取った基準クロックを、基準クロックに同期して順次次段に受け渡す回路である。また、タイミング信号選択部６４は、それぞれのフリップフロップ６２が出力する信号のうち、いずれかを選択して出力する。レジスタ６５は、タイミング信号選択部６４に、いずれの信号を選択させるかを制御する設定値を格納する。タイミング信号選択部６４に、いずれの信号を選択させるかを制御することにより、基準クロックの周期の分解能で位相が順次変化する信号から、所望の位相の信号を選択することができる。図４において説明した遅延設定部１０８は、それぞれの遅延設定値を、対応するレジスタ６５に格納することにより、遅延回路部６０における遅延量を制御する。
【００６４】
同期回路６６は、タイミング信号選択部６４が選択した信号をタイミング信号として、出力部９０に出力する。同期回路６６は、与えられる基準クロックに応じてタイミング信号を出力することにより、他の遅延回路部６０が出力するタイミング信号を基準クロックに同期させる。
【００６５】
また、それぞれの戻り系回路４０は、対応する複数のテストモジュール１４から、被試験デバイス２００が出力する出力パターンにフェイルが生じたタイミングを示すフェイルタイミング信号等のような、テストモジュール１４からの信号を受け取り、フェイルタイミング信号を、集約回路４６及び分配回路５６を介して遅延回路部６０に供給する。このとき、それぞれのテストモジュール１４の特性により、それぞれの戻り系回路４０におけるフェイルタイミング信号の位相にずれが生じる場合がある。つまり、それぞれのテストモジュール１４が、フェイルタイミング信号を生成してから、それぞれの戻り系回路４０に供給するまでの時間が、テストモジュール１４によって異なる場合がある。
【００６６】
試験装置１００は、例えばいずれかのテストモジュール１４でフェイルを検出した場合に、複数のテストモジュール１４における試験パターンの印加を停止するというように、テストモジュール１４からタイミング供給部３０に供給される信号に基づいて、複数のテストモジュール１４の動作を制御する場合がある。このような動作を行う場合に、それぞれのテストモジュール１４が、例えばフェイルタイミング信号を生成してから、それぞれの戻り系回路４０に供給するまでの時間が、テストモジュール１４によって異なると、複数のテストモジュール１４を同期して制御できない。制御部１２は、それぞれの戻り系回路４０がフェイルタイミング信号を出力するタイミングが略同一となるように複数の戻り系回路４０を制御し、前述したずれを補償する。
【００６７】
本例においては、それぞれの戻り系回路４０は、縦続接続された複数のフリップフロップ４２及び戻り信号選択部４４を有する。複数のフリップフロップ４２のそれぞれのフリップフロップは、フェイルタイミング信号を受け取り、分配される基準クロックに応じてフェイルタイミング信号を次段に順次受け渡す。
【００６８】
戻り信号選択部４４は、それぞれのフリップフロップ４２が出力するフェイルタイミング信号を受け取り、受け取った複数のフェイルタイミング信号のうち、いずれかを選択する。そして、選択したフェイルタイミング信号を、集約回路４６及び分配回路５６を介して遅延回路部６０に供給することにより、遅延回路部６０にフェイルタイミング信号を供給するタイミングを調整する。
【００６９】
制御部１２は、遅延回路部６０に対する遅延設定と同様に、戻り系回路４０に対する遅延設定を算出してよい。例えば、対応するテストモジュール１４のテストモジュール遅延量と、戻り系回路４０のオフセット遅延量と、テストモジュール１４から戻り系回路４０までの伝送遅延量に基づいて、それぞれの戻り系回路４０に対する遅延設定値を設定してよい。この場合、テストモジュール１４のテストモジュール遅延量は、それぞれのテストモジュール１４がフェイルタイミング信号を生成してから、戻り系回路４０に出力するまでの遅延量であってよい。また、戻り系回路４０のオフセット遅延量は、先頭のフリップフロップ４２が出力するフェイルタイミング信号を戻り信号選択部４４が選択した場合における、戻り系回路４０にフェイルタイミング信号が入力されてから出力されるまでの遅延量であってよい。また、モジュール情報格納部１０４は、これらの遅延量を更に格納する。
【００７０】
そして、制御部１２は、これらの値に基づいて、複数のテストモジュール１４が出力するそれぞれのフェイルタイミング信号がタイミング供給部３０に入力されるタイミングが略同一となるように、それぞれの戻り系回路４０がフェイルタイミング信号を出力するタイミングを制御する。図３において説明した場合と同様に、フェイルタイミング信号がタイミング供給部３０に入力されるタイミングは、（１）対応する戻り系回路４０におけるオフセット遅延量、（２）信号線等の、システム全体における伝送遅延量、（３）テストモジュール１４におけるテストモジュール遅延量、（４）戻り系回路４０に設定される遅延量によって定まる。本例における（１）から（４）の遅延量は、図３において説明した（１）から（４）の遅延量にそれぞれ対応する。制御部１２は、図３に関連して説明したように、（１）から（３）の遅延量に基づいて、（４）戻り系回路４０に設定する遅延量を決定する。制御部１２は、当該遅延設定をレジスタ６５に格納してよい。
【００７１】
以上説明した試験装置１００によれば、複数種類のテストモジュール１４を同時に使用した場合、及びテストモジュール１４等の構成を変更した場合であっても、それぞれのテストモジュール１４の出力信号の出力タイミングを容易に略同一にすることができる。つまり、汎用性の高い試験装置１００において、それぞれのテストモジュール１４の出力タイミングを容易に略同一にすることができる。
【００７２】
図９は、試験装置１００を機能させるプログラムを格納したコンピュータ３００の構成の一例を示す。本例において、コンピュータ３００は、試験装置１００を、図１から図８において説明したように機能させるプログラムを格納する。コンピュータ３００は、試験装置１００を制御するワークステーションであってよく、また制御部１２として機能してもよい。
【００７３】
コンピュータ３００は、ＣＰＵ７００と、ＲＯＭ７０２と、ＲＡＭ７０４と、通信インターフェース７０６と、ハードディスクドライブ７１０と、ＦＤドライブ７１２と、ＣＤ−ＲＯＭドライブ７１４とを備える。ＣＰＵ７００は、ＲＯＭ７０２、ＲＡＭ７０４、ハードディスク７１０、ＦＤディスク７２０、及び／又はＣＤ−ＲＯＭ７２２に格納されたプログラムに基づいて動作する。
【００７４】
通信インターフェース７０６は、例えば試験装置１００と通信し、データの授受を行う。格納装置の一例としてのハードディスクドライブ７１０は、設定情報、ＣＰＵ７００を動作させるプログラムを格納する。ＲＯＭ７０２、ＲＡＭ７０４、及び／又はハードディスクドライブ７１０は、試験装置１００を図１から図８に関連して説明した試験装置１００として機能させるためのプログラムを格納する。また、当該プログラムは、フレキシブルディスク７２０、ＣＤ−ＲＯＭ７２２、ハードディスクドライブ７１０等に格納されていてもよい。
【００７５】
ＦＤドライブ７１２はフレキシブルディスク７２０からプログラムを読み取りＣＰＵ７００に提供する。ＣＤ−ＲＯＭドライブ７１４はＣＤ−ＲＯＭ７２２からプログラムを読み取りＣＰＵ７００に提供する。
【００７６】
また、プログラムは記録媒体から直接ＲＡＭに読み出されて実行されても、一旦ハードディスクドライブにインストールされた後にＲＡＭに読み出されて実行されても良い。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムとの共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシステムからの応答に基づいて機能を提供するものであってもよい。
【００７７】
プログラムを格納する記録媒体としては、フレキシブルディスク、ＣＤ−ＲＯＭの他にも、ＤＶＤ、ＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、磁気記録媒体、ＩＣカード、ミニチュアーカード等の半導体メモリー等を用いることができる。又、専用通信ネットワーク、インターネット等に接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の格納装置を記録媒体として使用してもよい。
【００７８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００７９】
以上から明らかなように、本発明によれば、汎用性の高い試験装置において、それぞれのテストモジュールの出力タイミングを容易に略同一にすることができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す。
【図２】スイッチマトリクス２０の構成の一例を示す。
【図３】テストモジュール１４−１、及び１４−２が出力する出力信号の出力タイミングを示す図である。
【図４】制御部１２の構成の一例を示す図である。
【図５】演算部１０６の動作の一例を示すフローチャートである。
【図６】演算部１０６が生成する中間ファイルを説明する図である。
【図７】演算部１０６が生成する中間ファイルを説明する図である。
【図８】タイミング供給部３０の構成の一例を示す図である。
【図９】試験装置１００を機能させるプログラムを格納したコンピュータ３００の構成の一例を示す。
【符号の説明】
【００８１】
１０・・・基準クロック生成部、１２・・・制御部、１４・・・テストモジュール、１６・・・デバイス接触部、２０・・・スイッチマトリクス、２２・・・テストボード、３０・・・タイミング供給部、４０・・・戻り系回路、４２・・・フリップフロップ、４４・・・戻り信号選択部、４６・・・集約回路、５６・・・分配回路、６０・・・遅延回路部、６２・・・フリップフロップ、６４・・・タイミング信号選択部、６６・・・同期回路、８０・・・基準クロック分配回路、９０・・・出力部、１００・・・試験装置、１０２・・・システム構成格納部、１０４・・・モジュール情報格納部、１０６・・・演算部、１０８・・・遅延設定部、１１０・・・ループ回路、２００・・・被試験デバイス、３００・・・コンピュータ、７００・・・ＣＰＵ、７０２・・・ＲＯＭ、７０４・・・ＲＡＭ、７０６・・・通信インターフェース、７１０・・・ハードディスクドライブ、７１２・・・ＦＤドライブ、７１４・・・ＣＤ−ＲＯＭドライブ、７２０・・・フレキシブルディスク、７２２・・・ＣＤ−ＲＯＭ
【図１】
2006300894.tif 000003
【図２】
2006300894.tif 000004
【図３】
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【図４】
2006300894.tif 000006
【図５】
2006300894.tif 000007
【図６】
2006300894.tif 000008
【図７】
2006300894.tif 000009
【図８】
2006300894.tif 000010
【図９】
2006300894.tif 000011