(57)【要約】【課題】  ＣＭＯＳ固体撮像素子における完全同時電子シャッタの実現を図る。【解決手段】  半導体基板の裏面側に臨む光電変換素子ＰＤと表面側に形成したセンサトランジスタ２１〜２４とからなる画素３を複数備え、各画素３毎にアナログ／デジタル変換手段５及びメモリ手段６が接続され、全画素３の光電変換素子ＰＤの信号を同時にアナログ／デジタル変換手段５にてアナログ／デジタル変換した後、メモリ手段６にデータとして保持するようにして成る。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板の裏面側に臨む光電変換素子と表面側に形成したセンサトランジスタとからなる画素を複数備え、
各画素毎にアナログ／デジタル変換手段及びメモリ手段が接続され、
全画素の光電変換素子の信号を同時に前記アナログ／デジタル変換手段にてアナログ／デジタル変換した後、前記メモリ手段にデータとして保持するようにして成る
ことを特徴とするＣＭＯＳ固体撮像素子。
【請求項２】
前記半導体基板の裏面側に臨んで光電変換素子領域が形成され、
前記半導体基板の表面側にセンサトランジスタ領域と、各画素毎に接続されたアナログ／デジタル変換回路領域と、メモリ素子もしくは容量素子からなるメモリ回路領域が形成され、
入射光を前記半導体基板の裏面画から光電変換素子に入射するようにして成る
ことを特徴とする請求項１記載のＣＭＯＳ固体撮像素子。
【請求項３】
前記光電変換素子領域が前記センサトランジスタ領域下まで延長して形成されて成る
ことを特徴とする請求項２記載のＣＭＯＳ固体撮像素子。
【請求項４】
前記光電変換素子領域が、前記センサトランジスタ領域と前記アナログ／デジタル変換回路領域と前記メモリ回路領域の下まで延長して形成されて成る
ことを特徴とする請求項２記載のＣＭＯＳ固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ固体撮像素子に関する。
【背景技術】
【０００２】
固体撮像素子としては、Ｘ−Ｙアドレスを指定して読み出すＣＭＯＳ固体撮像素子と、電荷転送型であるＣＣＤ固体撮像素子が代表的である。これらいずれの固体撮像素子も２次元に配置された光電変換素子となるフォトダイオードに入射した光を光電変換し、そのうちの一方の電荷（例えば電子）を信号電荷としている。
【０００３】
ＣＣＤ固体撮像素子としては、受光部でオーバーフローした電荷を基板側に掃き捨てるようにした縦型オーバーフロー構造のインターライン転送方式のＣＣＤ固体撮像素子が代表的である。このＣＣＤ固体撮像素子は、画素となる受光部と、垂直転送レジスタと、水平転送レジスタと、水平転送レジスタに接続された出力部とを有し、例えばｎ型半導体基板にオーバーフローコントロールゲート領域となるｐ型半導体ウェル領域が形成され、このｐ型半導体ウェル領域に受光部となるフォトダイオードが形成され、受光部でオーバーフローした電荷がｐ型半導体ウェル領域からなるオーバーフローコントロールゲート領域を通じてｎ型半導体基板に掃き捨てるように構成される（非特許文献１のｐ３６，１０３参照）。
【０００４】
ＣＭＯＳ固体撮像素子としては、図１０Ｂに示すように、例えば、ｎ型半導体基板１１１にｐ型半導体ウェル領域１１２を形成し、画素分離領域１１３で区画された各領域のｐ型半導体ウェル領域１１２にフォトダイオードＰＤと複数のＭＯＳトランジスタＴｒからなる単位画素１１４を形成し、基板表面側に多層配線層１１５を介してカラーフィルタ１１６及びオンチップレンズ１１７を形成した表面照射型に構成される。フォトダイオードＰＤは、ｎ型半導体領域１２１と表面のアキュミュレーション層となるｐ＋半導体領域１２２とを有して形成される。画素を構成するＭＯＳトランジスタＴｒとしては、例えば４つのＭＯＳトランジスタで構成する場合には、読み出しトランジスタＴｒ１，リセットトランジスタＴｒ２，垂直選択トランジスタ（図示しない）、増幅トランジスタ（図示しない）を有している。読み出しトランジスタＴｒ１は、フローティングディフュージョン（ＦＤ）となるｎ型ソース・ドレイン領域１２４とフォトダイオードＰＤとその間にゲート絶縁膜を介して形成したゲート電極１２５とにより形成される。リセットトランジスタＴｒ２は、一対のｎ型ソース・ドレイン領域１２４及び１２６とその間にゲート絶縁膜を介して形成したゲート電極１２７とにより形成される。多層配線層１１５は、層間絶縁膜１２８を介して形成した多層配線１２９により形成される。この多層配線層１１５上にパシベーション膜１３０を介してカラーフィルタ１１６、オンチップレンズ１１７が形成される（特許文献１の図９参照）。このＣＭＯＳ固体撮像素子１１０は、図１０Ａに示すように、１つの半導体チップ１４１の表面側に複数の画素１１４がマトリックス状に配列された撮像領域、すなわちフォトダイオードＰＤとＭＯＳトランジスタによるセンサ回路とを有するいわゆるフォトダイオードＰＤ・センサ回路領域１４２が形成されて成る。このＣＭＯＳ固体撮像素子１１０は、光を基板表面側から入射する表面照射型に構成される。
【０００５】
一方、ＣＭＯＳ固体撮像素子では、光を基板の裏面側から入射させるようにした、いわゆる裏面照射型のＣＭＯＳ固体撮像素子も提案されている（特許文献１参照）。
【０００６】
【特許文献１】特開２００３−３１７８５号
【非特許文献１】ＣＱ出版株式会社  ２００３年８月１０日発行  「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」米本和也著
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＣＭＯＳ固体撮像素子は、その構造からフォーカルプレーンシャッタとなり、完全同時シャッタの実現は困難とされていた。すなわち、シャッタを切っても順次画素から読み出す順番でシャッタが切れる（非特許文献１のｐ１７９参照）。ＣＣＤ固体撮像素子の場合は、半導体基板側に電荷（電子）を掃き捨ててリセットすること、各受光部の電荷を同時に垂直転送レジスタに転送し、垂直転送レジスタを通じて電荷を保持する構成であるため、同時電子シャッタ化が可能である（非特許文献１のｐ１３９，１７９参照）。しかし、ＣＭＯＳ固体撮像素子の場合は、リセットトランジスタでフローティングディフュージョン（ＦＤ）の電荷をリッセトし、次いで画素のフォトダイオードの電荷を読み出しトランジスタのフローティングディフュージョン（ＰＤ）に読み出し、この動作を各画素の配列順に行うようにしている。ＣＭＯＳ固体撮像素子では、フローティングディフュージョン（ＦＤ）へ例えば１／３０秒間映像電荷を保持させた場合、光電変換を行うフォトダイオードＰＤと比較して多大なノイズ（漏れ電流など）が発生する。結果として、ＣＭＯＳ固体撮像素子においては、微細画素でかつ高画質状態で完全同時シャッタを実現させる方法は現在のところ存在していない。
【０００８】
一方、ＣＭＯＳ固体撮像素子において、完全同時シャッタを実現する方法として、図８及び図９の比較例に示す構成が考えられる。このＣＭＯＳ固体撮像素子１５１は、各微細画素に応じてそれぞれアナログ／デジタル変換手段及びメモリ手段を搭載し、光電変換後に直ちに全画素一斉にアナログ／デジタル変換させ、メモリ手段にデータとして保持し、その後メモリ手段から各画素の信号順次読み出す方式である。すなわち、この方式のＣＭＯＳ固体撮像素子１５１は、図８に示すように、１つの半導体チップ１５２の表面側の一部、すなわち撮像領域にフォトダイオードＰＤと複数のＭＯＳトランジスタ（センサトランジスタ）からなる画素を複数配列した、いわゆるフォトダイオードＰＤ・センサ回路領域１５４を形成し、上記表面側の他部に各画素に対応したアナログ／デジタル変換手段（ＡＤＣ）及びメモリ手段を形成した、いわゆるＡＤＣ・メモリ領域１５５を形成して構成される。
【０００９】
図９は、上記比較例のＣＭＯＳ固体撮像素子１５１の概略断面構造を示す。フォトダイオードＰＤ・センサ回路領域１５４には、前述の図１０Ｂと同様の表面照射型の複数の画素１１４が配列され、ＡＤＣ・メモリ領域１５５には一対のｎ＋ソース・ドレイン領域１３１とその間にゲート絶縁膜を介して形成したゲート電極１３２からなるＭＯＳトランジスタＴｒ１１等を有して形成されたアナログ／デジタル変換手段、メモリ手段が形成されてなる。なお、同図において図１０Ｂと対応する部分には同一符号を付して重複説明を省略する。
【００１０】
図８及び図９の構成においては、全画素同時シャッタを実現できるが、チップ面積が増大し、コスト高となる欠点を有する。
【００１１】
本発明は、上述の点に鑑み、裏面照射型のＣＭＯＳ固体撮像素子を利用して、チップ面積の増大を抑制しつつ、完全同時電子シャッタの実現を可能にしたＣＭＯＳ固体撮像素子を提供するものである。
【課題を解決するための手段】
【００１２】
本発明に係るＣＭＯＳ固体撮像素子は、半導体基板の裏面側に臨む光電変換素子と表面側に形成したセンサトランジスタとからなる画素を複数備え、各画素毎にアナログ／デジタル変換手段及びメモリ手段が接続され、全画素の光電変換素子の信号を同時にアナログ／デジタル変換手段にてアナログ／デジタル変換した後、メモリ手段にデータとして保持するようにして成ることを特徴とする。
【００１３】
本発明に係るＣＭＯＳ固体撮像素子の好ましい形態としては、半導体基板の裏面側に臨んで光電変換素子領域が形成され、半導体基板の表面側にセンサトランジスタ領域と、各画素毎に接続されたアナログ／デジタル変換回路領域と、メモリ素子もしくは容量素子からなるメモリ回路領域が形成され、入射光を半導体基板の裏面側から光電変換素子に入射するようにした構成とする。
【００１４】
本発明に係るＣＭＯＳ固体撮像素子の好ましい形態としては、光電変換素子領域がセンサトランジスタ領域下まで延長して形成された構成とする。
本発明に係るＣＭＯＳ固体撮像素子の好ましい形態としては、光電変換素子領域がセンサトランジスタ領域とアナログ／デジタル変換回路領域とメモリ回路領域の下まで延長して形成された構成とする。
【発明の効果】
【００１５】
本発明に係るＣＭＯＳ固体撮像素子によれば、各画素にそれぞれアナログ／デジタル変換手段及びメモリ手段を接続し、全画素の信号をアナログ／デジタル変換手段にて同時にアナログ／デジタル変換した後、一旦メモリ手段６に保持するように構成されるので、全画素の完全同時電子チャッタが可能になる。また、裏面照射型のＣＭＯＳ固体撮像素子を利用するので、基板裏面側に臨むように光電変換素子を形成し、基板表面側に光電変換素子の電荷を読み出すセンサトランジスタ、アナログ／デジタル変換手段及びメモリ手段を形成することができ、半導体チップ面積の増大を抑制して完全同時電子シャッタを行うことができる。微細画素でかつ高画質状態で完全同時電子シャッタを実現できる。また、表面照射型に比べて光電変換素子の開口率が上がり感度の向上が図れる。
【００１６】
光電変換素子をセンサトランジスタの領域下まで延長して形成することにより、光電変換素子の開口率が上がり感度の向上を図ることができる。
光電変換素子をセンサトランジスタの領域とアナログ／デジタル変換回路領域とメモリ回路領域の下まで延長して形成することにより、さらに光電変換素子の開口率が向上し、ハンドの大幅な向上を図ることがでる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態を詳述する。
【００１８】
図１及び図２に、本発明に係るＣＭＯＳ固体撮像素子の実施の形態の一例を示す。本実施の形態に係るＣＭＯＳ固体撮像素子１は、裏面照射型のＣＭＯＳ固体撮像素子を用いて構成するものであり、図１に示すように、光電変換素子となるフォトダイオードＰＤと複数のＭＯＳトランジスタ２〔２１、２２、２３、２４〕からなる単位画素３がマトリクス状に２次元配列され、各画素３の出力線４にそれぞれアナログ／デジタル変換手段、すなわちアナログ／デジタル変換回路５が接続され、さらに各画素に対応するように各アナログ／デジタル変換回路５にそれぞれメモリ手段６が接続されて成る。
【００１９】
本例の画素３は、１つのフォトダイオードＰＤと、電荷読み出しトランジスタ２１とリセットトランジスタ２２と増幅トランジスタ２３と負荷トランジスタの４つのＭＯＳトランジスタで構成される。すなわち、フォトダイオードＰＤが電荷読み出しトランジスタ２１のソースに接続され、そのゲートが読出しパルスを供給する読出し配線７に接続される。電荷読み出しトランジスタのドレインはリセットトランジスタ２２のソースに接続されると共に、電荷読み出しトランジスタ２１のドレインとリセットトランジスタ２２のソース間のいわゆるフローティングディフュージョン（ＦＤ）が増幅トランジスタ２３のゲートに接続される。リセットトランジスタ２２のドレインは電源電圧Ｖｄｄが供給される電源配線８に接続され、リセットトランジスタ２２のゲートにはリセットパルスφＲが供給されるリセット配線９が接続される。増幅トランジスタ２３のドレインは電源配線８に接続される。増幅トランジスタ２３のソースには負荷トランジスタ２４が接続される。負荷トランジスタ２４のソースはグランド（ＧＮＤ）に接続され、そのゲートは負荷配線１０に接続される。そして、増幅トランジスタ２３と負荷トランジスタ２４との接続中点が出力線４に接続される。
【００２０】
なお、上例では画素のＭＯＳトランジスタを、電荷読出しトランジスタとリセットトランジスタと増幅トランジスタと負荷トランジスタの４つのトランジスタで構成したが、その他の複数トランジスタで構成することも可能である。画素を構成するＭＯＳトランジスタの数は目的に応じて適宜選択することができる。
【００２１】
メモリ手段６としては、例えばＤＲＡＭ，ＳＲＡＭ，フラシュメモリ等のデジタルメモリ、あるいは容量素子で形成されるアナログメモリで構成することができる。
【００２２】
この裏面照射型のＣＭＯＳ固体撮像素子１では、各画素３のフォトダイオードＰＤで光電変換され蓄積された信号電荷がそれぞれの電荷読出しトランジスタ２１を通じてフローティングディフュージョン（ＦＤ）に読み出され、信号電荷に応じた信号出力がそれぞれ出力線４を通じて、全画素一斉に対応するアナログ／デジタル変換回路５に供給され、アナログ／デジタル変換された信号がメモリ手段６に一旦データとして保持される。この動作は、全画素同一期間で実行される。その後、各メモリ手段６から保持された画像データを順次読み出すようになされる。
【００２３】
このＣＭＯＳ固体撮像素子１において、フォトダイオードＰＤが受光する受光期間は全画素同じである。電子シャッタ動作させるときは、各画素同時にリセットトランジスタ２２を通じて受光開始から所要時間までの光電変換された電荷を掃き捨て、残りの受光期間に光電変換して得た信号電荷のみを読み出すようになす。
【００２４】
図２は、本実施の形態のＣＭＯＳ固体撮像素子１の概略断面構造の一例を示す。この断面構造は、薄膜化された半導体基板、例えばｎ型のシリコン基板３１の撮像領域２６に画素分離領域３２が形成され、画素分離領域３２にて区画された各画素領域のｐ型半導体ウェル領域３３にｎ型ソース・ドレイン領域３４、ゲート絶縁膜３５及びゲート電極３６からなる前述の複数のＭＯＳトランジスタ２〔２１〜２４〕が形成される。この複数のＭＯＳトランジスタ２〔２１〜２４〕からなる所謂センサトランジスタは基板表面側に形成される。また、基板裏面側から表面に至るように且つセンサトランジスタ２〔２１〜２４〕が形成されたｐ型半導体ウェル領域３３の下まで延長するように、フォトダイオードＰＤが形成される。フォトダイオードＰＤはｎ＋電荷蓄積領域３１ａ及びｎ半導体領域３１ｂと、基板の表裏両面に形成した暗電流を抑制するためのアキュミュレーション層となるｐ＋半導体領域３８とにより形成される。そして、基板裏面側にパシベーション膜３９を介してカラーフィルタ４１が形成され、さらにカラーフィルタ４１上に各画素に対応したオンチップレンズ４２が形成される。この撮像領域２６は、いわゆるフォトダイオードＰＤ・センサ回路領域となる。
【００２５】
このｎ型半導体基板３１のフォトダイオードＰＤ・センサ回路領域２６に隣接する領域２７の基板表面側にｐ型半導体ウェル領域４３が形成され、このｐ型半導体ウェル領域４３に各画素に対応したアナログ／デジタル変換回路５、メモリ手段６が形成される。すなわち、ｐ型半導体ウェル領域４３に、ｎ＋ソース・ドレイン領域４４、ゲート絶縁膜４５及びゲート電極４６からなるＭＯＳトランジスタ２７等を有して形成したアナログ／デジタル変換回路５と、デジタルメモリあるいはアナログメモリなどによるメモリ手段６とが形成される。この領域２７は、いわゆるＡＤＣ・メモリ領域となる。
【００２６】
そして、基板表面側には、それぞれの領域２６、２７に対応して層間絶縁膜４８を介して多層配線４９を形成した多層配線層５０が形成される。さらに多層配線層５０上に例えばシリコン基板等による補強用の支持基板５１が接合される。
【００２７】
上述の本実施の形態のＣＭＯＳ固体撮像素子１によれば、各画素３にそれぞれアナログ／デジタル変換回路５及びメモリ手段６を接続し、全画素の信号を同時に読出してアナログ／デジタル変換後に一旦メモリ手段６に保持する構成であるので、全画素の完全同時電子チャッタが可能になる。また、裏面照射型のＣＭＯＳ固体撮像素子を利用するので、基板裏面側に臨むようにフォトダイオードＰＤを形成し、基板表面側にフォトダイオードＰＤの電荷を読み出すセンサトランジスタ２〔２１〜２４〕、アナログ／デジタル変換回路５及びメモリ手段６を形成することができ、半導体チップ面積の増大を抑制して完全同時電子シャッタを行うことができる。微細画素でかつ高画質状態で完全同時電子シャッタを実現できる。また、表面照射型に比べてフォトダイオードＰＤの開口率が上がり感度の向上が図れる。
【００２８】
図３及び図４は、それぞれ本発明のＣＭＯＳ固体撮像素子を１つの半導体チップに構成した実施の形態の例を示す。図３の実施の形態では、１つの半導体チップ６１の基板裏面側の一部（撮像領域に対応する）に複数画素のフォトダイオードを配列した、いわゆるフォトダイオードＰＤ領域６２が形成され、基板表面側のフォトダイオードＰＤ領域６２に対応する領域に複数画素を構成するＭＯＳトランジスタによるセンサトランジスタを形成した、いわゆるセンサ回路領域６３が形成され、このセンサ回路領域６３に隣接して各画素に接続した複数のアナログ／デジタル変換回路５及びメモリ手段６を配置したＡＤＣ・メモリ領域６４が形成される。この図３の実施の形態は、丁度前述の図２の構成に相当する。
この実施の形態によれば、裏面照射型で、かつフォトダイオードＰＤがセンサトランジスタに対応する領域まで形成されているので、光電変換素子であるフォトダイオードＰＤの開口率が上がり感度の向上が図れる。
【００２９】
図４の実施の形態では、１つの半導体チップ６１の基板表面側に図３と同様にセンサ回路領域６３とＡＤＣ・メモリ領域６４が形成され、基板裏面側にセンサ回路領域６３及びＡＤＣ・メモリ領域６４に対応する全領域にわたってフォトダイオードＰＤ領域６２を形成して成る。この場合、表面側のセンサ回路及びＡＤＣ・メモリ回路に配線を張り巡らせて、裏面側の拡張したフォトダイオードＰＤとコンタクトする。表面側のレイアウトとしては、図４に示すように、チップの中心にセンサ回路領域６３を配置し、周辺にＡＤＣ・メモリ領域６４を配置することが好ましい。なお、センサ回路領域６３とＡＤＣ・メモリ領域６４とをチップを例えば図３のように上下二分するように配置することも考えられる。
この実施の形態では、裏面照射型でフォトレジストＰＤ領域６２がセンサ回路領域６３とＡＤＣ・メモリ領域に対応する領域にわたって形成されるので、フォトダイオードＰＤの開口率がさらに改善され、感度も大幅に向上することができる。
【００３０】
次に、図５〜図７を用いて図２に示すＣＭＯＳ固体撮像素子１の製造方法の一例を説明する。
先ず、図５Ａに示すように、シリコン基板６６上にシリコン酸化膜（ＳｉＯ2 膜）６７を介して薄膜のｎ型シリコン層（図２の半導体基板に相当する）３１が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板６８を用意する。このＳＯＩ基板６８のシリコン層３１の所要位置にアライメントマーク６９を形成する。
【００３１】
次に、図５Ｂに示すように、ｎ型シリコン層３１のフォトダイオードＰＤ・センサ回路領域（撮像領域に相当）２６に表面側よりアライメントマーク６９を基準にして、撮像領域の画素分離領域３２を形成する。ｎ型シリコン層３１のフォトダイオードＰＤ・センサ回路領域２６及びＡＤＣ・メモリ領域２７に、ｐ型半導体ウェル領域３３及び４３を形成する。次いで、ｐ型半導体ウェル領域３３に画素を構成する複数のＭＯＳトランジスタ２〔２１〜２４〕を形成し、ｐ型半導体ウェル領域４３にＭＯＳトランジスタ等を含むアナログ／デジタル変換回路、及びメモリ手段を形成する。これらＭＯＳトランジスタ２〔２１〜２４〕、アナログ／デジタル変換回路を構成するＭＯＳトランジスタについては、図２と同様であるので、同一符号を付して重複説明を省略する。さらに、ｎ型シリコン層３１の表面上に層間絶縁膜４８を介して多層配線４９を積層した多層配線層５０を形成する。
【００３２】
次に、図６Ｃに示すように、多層配線層５０上に例えばシリコン基板などによる支持基板５１を貼り合わせる等して接合する。
次に、図６Ｄに示すように、ＳＯＩ基板６８を反転して、シリコン酸化膜６７をストッパ膜としてシリコン基板６６をバックグラインド（機械的な粗削り）及びウェットエッチングにより研磨除去する。さらにシリコン酸化膜６７をウェットエッチングで除去する。
【００３３】
次に、図７Ｅに示すように、シリコン層３１の裏面にパシベーション膜となる例えばシリコン窒化膜７１を形成し、シリコン窒化膜７１と共にシリコン層３１の一部、すなわち配線層４９ａから電極を導出すべき部分に選択エッチングにより、配線層４９ａに達する開口７２を形成する。さらに開口７２の内側壁からシリコン窒化膜７１の表面を覆うように、例えばシリコン酸化膜等の絶縁膜７３を形成する。この開口７２内に配線層４９ａと接続する導電体層７５を形成すると共に、導電体層７５に接続して裏面に臨む電極パッド７６を形成して、いわゆる裏面電極７７を形成する。
【００３４】
次に、図７Ｆに示すように、基板裏面上の各画素のフォトレジストＰＤに対応した位置にカラーフィルタ４１及びオンチップレンズ４２を形成して、目的のＣＭＯＳ固体撮像素子１を得る。
【図面の簡単な説明】
【００３５】
【図１】本発明に係るＣＭＯＳ固体撮像素子の実施の形態を示す要部の概略回路構成図である。
【図２】本発明に係るＣＭＯＳ固体撮像素子の実施の形態の一例を示す要部の概略断面図である。
【図３】本発明に係るＣＭＯＳ固体撮像素子の一実施の形態の半導体チップの表裏面を模式的に示す平面図である。
【図４】本発明に係るＣＭＯＳ固体撮像素子の他の実施の形態の半導体チップの表裏面を模式的に示す平面図である。
【図５】Ａ〜Ｂ  本発明に係るＣＭＯＳ固体撮像素子の製造方法の一実施の形態を示す製造工程図（その１）である。
【図６】Ｃ〜Ｄ  本発明に係るＣＭＯＳ固体撮像素子の製造方法の一実施の形態を示す製造工程図（その２）である。
【図７】Ｅ〜Ｆ  本発明に係るＣＭＯＳ固体撮像素子の製造方法の一実施の形態を示す製造工程図（その３）である。
【図８】比較例に係るＣＭＯＳ固体撮像素子の半導体チップの表面を模式的に示す平面図である。
【図９】比較例に係るＣＭＯＳ固体撮像素子の要部の概略断面図である。
【図１０】Ａ、Ｂ  従来のＣＭＯＳ固体撮像素子の半導体チップの表面を模式的に示す平面図、及びその要部の概略断面図である。
【符号の説明】
【００３６】
１・・裏面照射型のＣＭＯＳ固体撮像素子、ＰＤ・・フォトダイオード、２〔２１、２２、２３、２４〕・・ＭＯＳトランジスタ、２１・・電荷読出しトランジスタ、２２・・リセットトランジスタ、２３・・増幅トランジスタ、２４・・負荷トランジスタ、３・・単位画素、４・・出力線、５・・アナログ／デジタル変換回路、６・・メモリ手段、２６・・フォトダイオードＰＤ・センサ領域、２７・・ＡＤＣ・メモリ領域、２８・・ＭＯＳトランジスタ、３１・・ｎ型半導体基板、３２・・画素分離領域、３３、４３・・ｐ型半導体ウェル領域、３４・・ｎ＋ソース・ドレイン領域、３５・・ゲート絶縁膜、３６・・ゲート電極、４４・・ｎ＋ソース・ドレイン領域、４５・・ゲート絶縁膜、４６・・ゲート電極、４８・・層間絶縁膜、４９・・多層配線、５０・・多層配線層、５１・・支持基板、６１・・半導体チップ、６２・・フォトダイオードＰＤ領域、６３・・センサ回路領域、６４・・ＡＤＣ・メモリ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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