(57)【要約】【課題】  Ｓｉ基板表面にＳｉＣが形成された半導体基板を用い、Ｓｉ基板を除去しなくても、Ｓｉ基板とＳｉＣとのバンドオフセット分の電圧降下が生じないＳｉＣ半導体装置を提供する。【解決手段】  ＳｉＣで構成されるＮ+型低抵抗層３とＮ+型Ｓｉ基板１との間に、金属で構成された導体層１１を介在させることで、実質的にバンドオフセットを消滅させられるようにする。これにより、Ｎ+型ＳｉＣ基板１がＮ型ＳｉＣ層２から除去されていない半導体基板を用いつつ、Ｎ+型Ｓｉ基板１とＮ型ＳｉＣ層２とのバンドオフセット分の電圧降下が生じないＳｉＣ半導体装置とすることが可能となる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリコン基板（１）の主表面（１ａ）上に第１導電型の炭化珪素層（２、３）が形成された半導体基板を用いて半導体素子が形成されてなる炭化珪素半導体装置であって、
前記炭化珪素層（２、３）の表面から前記シリコン基板（１）に達するように形成されたトレンチ（１０）と、
前記トレンチ（１０）内において、前記炭化珪素層（２、３）と前記シリコン基板（１）との境界部において、前記炭化珪素層（２、３）と前記シリコン基板（１）とに接続されるように形成された導体層（１１）とを有し、
前記素子は前記半導体基板の表裏を電流が流れる縦型素子であり、該電流は前記導体層（１１）を介して流れるように構成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記炭化珪素層（２、３）における前記シリコン層（１）との境界部には、該炭化珪素層（２、３）における前記第１導電型の不純物濃度が部分的に高くされた低抵抗層（３）が形成されており、
前記トレンチ（１０）は、前記低抵抗層（３）を貫通して前記シリコン基板（１）に達するように形成され、
前記導体層（１１）は、前記トレンチ（１０）内において、前記低抵抗層（３）と前記シリコン基板（１）とを接続するように形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記トレンチ（１０）の側面には絶縁膜（１２）が形成されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
シリコン基板（１）の主表面（１ａ）上に第１導電型の炭化珪素層（２、３）が形成された半導体基板を用いて半導体素子が形成されてなる炭化珪素半導体装置であって、
前記シリコン基板（１）の裏面から前記炭化珪素層（２、３）に達するように形成されたトレンチ（４０）と、
前記トレンチ（４０）内において、前記炭化珪素層（２、３）と前記シリコン基板（１）との境界部において、前記炭化珪素層（２、３）と前記シリコン基板（１）とに接続されるように形成された裏面電極（４１）とを有し、
前記素子は前記半導体基板の表裏を電流が流れる縦型素子であり、該電流は前記裏面電極（４１）を介して流れるように構成されていることを特徴とする炭化珪素半導体装置。
【請求項５】
前記炭化珪素層（２、３）における前記シリコン層（１）との境界部には、該炭化珪素層（２、３）における前記第１導電型の不純物濃度が部分的に高くされた低抵抗層（３）が形成されており、
前記トレンチ（４０）は、前記低抵抗層（３）に達するように形成され、
前記裏面電極（４１）は、前記トレンチ（４０）内において、前記低抵抗層（３）と前記シリコン基板（１）とを接続するように形成されていることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記裏面電極（４１）のうち前記シリコン基板（１）に接触する部分はチタンで構成され、前記炭化珪素層（２、３）と接触する部分はニッケルで構成されていることを特徴とする請求項４または５に記載の炭化珪素半導体装置。
【請求項７】
前記素子は、前記炭化珪素層（２、３）に第２導電型のベース領域と第１導電型のエミッタ領域とを有してなるバイポーラトランジスタであることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記素子は、前記炭化珪素層（２、３）に第２導電型層を形成することで構成されるＰＮダイオードであることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項９】
前記炭化珪素層（２、３）の表面にショットキー接触される金属層を形成することで構成されるショットキーバリアダイオードであることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項１０】
前記素子は、
前記炭化珪素層の表層部に形成された第２導電型のベース領域（４）と、
前記ベース領域（３）の表層部に形成された第１導電型のソース領域（５）と、
前記ベース領域（４）の表面のうち前記炭化珪素層（２、３）と前記ソース領域（５）との間に挟まれる部分をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
前記ゲート電極（７）上を含むように形成され、前記ソース領域（５）と前記ベース領域に繋がるコンタクトホールが形成されてなる層間絶縁膜（８）と、
前記層間絶縁膜（８）に形成されたコンタクトホールを介して、前記ソース領域（５）と前記ベース領域に電気的に接続されるように構成されたソース電極（９）とベース領域とを備えて構成された縦型パワーＭＯＳＦＥＴであることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項１１】
前記縦型パワーＭＯＳＦＥＴは、前記チャネル領域が前記シリコン基板（１）の前記主表面（１ａ）と平行に設定されるプレーナ型の縦型パワーＭＯＳＦＥＴであることを特徴とする請求項１０に記載の炭化珪素半導体装置。
【請求項１２】
前記炭化珪素層（２、３）には、該炭化珪素層（２、３）の表面から形成されたトレンチ（３０）が形成されており、該トレンチ（３０）の側面に前記ゲート絶縁膜（６）および前記ゲート電極（７）が形成されていると共に、該トレンチ（３０）の側面に接するように前記ソース領域（５）および前記ベース領域（４）が形成され、
前記縦型パワーＭＯＳＦＥＴが、前記トレンチ（３０）の側面に前記チャネル領域が設定されるように構成されたトレンチ型のパワーＭＯＳＦＥＴであることを特徴とする請求項１０に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン（以下、Ｓｉという）基板上に炭化珪素（以下、ＳｉＣという）を形成してなる半導体基板にデバイスを形成してなるＳｉＣ半導体装置に関するものである。
【背景技術】
【０００２】
ＳｉＣは、常圧ではＳｉのような液相とならないため、Ｓｉ基板を作成する際に用いられる引き上げ法を利用してＳｉＣ基板を製造することができない。このため、固相から直接気相へと変化させる昇華再結晶法を用いてＳｉＣの基板成長を行うことが試みられているが、高品質、大口径のＳｉＣ基板を作成するには多大な創意工夫が必要となる。
【０００３】
これに対し、Ｓｉ基板における｛１１１｝面の上に立方晶である３Ｃ（又はβ）−ＳｉＣを成長させられることが報告されている（例えば、特許文献１参照）。具体的には、Ｓｉ基板に一方向の溝を形成しておき、この溝による起伏がある表面にＳｉＣを成長させることで、面欠陥密度のより低いＳｉＣ結晶を得ている。
【特許文献１】特開２００３−６８６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に示される手法によれば、Ｓｉ基板の上にＳｉＣをエピタキシャル成長させているため、基本的に基板口径はＳｉ基板に準じたものとなり、大口径化を図ることが可能になると考えられる。
【０００５】
しかしながら、このようなＳｉ基板上に３Ｃ−ＳｉＣが形成された半導体基板（３Ｃ−ＳｉＣ／Ｓｉ基板）をパワーデバイス製造に用いる場合、３Ｃ−ＳｉＣとＳｉ基板との接触部において、バンドオフセットが存在するため、数Ｖの電圧降下が発生してしまう。このため、製造されたパワーデバイスは、数Ｖの電圧降下分を含んだ素子となってしまうという問題が生じる。
【０００６】
本発明は上記点に鑑みて、Ｓｉ基板表面にＳｉＣが形成された半導体基板を用い、Ｓｉ基板を除去しなくても、Ｓｉ基板とＳｉＣとのバンドオフセット分の電圧降下が生じないＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、シリコン基板（１）の主表面（１ａ）上に第１導電型の炭化珪素層（２、３）が形成された半導体基板を用いて半導体素子が形成されてなる炭化珪素半導体装置であって、炭化珪素層（２、３）の表面からシリコン基板（１）に達するように形成されたトレンチ（１０）と、トレンチ（１０）内において、炭化珪素層（２、３）とシリコン基板（１）との境界部において、炭化珪素層（２、３）とシリコン基板（１）とに接続されるように形成された導体層（１１）とを有し、素子は半導体基板の表裏を電流が流れる縦型素子であり、該電流は導体層（１１）を介して流れるように構成されていることを特徴としている。
【０００８】
このように、炭化珪素層（２、３）とシリコン基板（１）との間に、導体層（１１）を介在させることで、実質的にバンドオフセットを消滅させられる。これにより、シリコン基板（１）が炭化珪素層（２、３）から除去されていない半導体基板を用いつつ、シリコン基板（１）と炭化珪素層（２、３）とのバンドオフセット分の電圧降下が生じない炭化珪素半導体装置とすることが可能となる。
【０００９】
請求項２に記載の発明では、炭化珪素層（２、３）におけるシリコン層（１）との境界部には、該炭化珪素層（２、３）における第１導電型の不純物濃度が部分的に高くされた低抵抗層（３）が形成されており、トレンチ（１０）は、低抵抗層（３）を貫通してシリコン基板（１）に達するように形成され、導体層（１１）は、トレンチ（１０）内において、低抵抗層（３）とシリコン基板（１）とを接続するように形成されていることを特徴としている。
【００１０】
このように、低抵抗層（３）を配置することで、低抵抗層（３）の内部抵抗の影響を受けないようにすることができ、かつ、導体層（１１）とオーミック接触させ易くすることが可能となる。
【００１１】
請求項３に記載の発明では、トレンチ（１０）の側面には絶縁膜（１２）が形成されていることを特徴としている。
【００１２】
このように絶縁膜（１２）を形成することで、導体層（１１）を素子から絶縁分離することが可能となる。
【００１３】
請求項４に記載の発明では、シリコン基板（１）の裏面から炭化珪素層（２、３）に達するように形成されたトレンチ（４０）と、トレンチ（４０）内において、炭化珪素層（２、３）とシリコン基板（１）との境界部において、炭化珪素層（２、３）とシリコン基板（１）とに接続されるように形成された裏面電極（４１）とを有し、素子は半導体基板の表裏を電流が流れる縦型素子であり、該電流は裏面電極（４１）を介して流れるように構成されていることを特徴としている。
【００１４】
このように、シリコン基板（１）の裏面から炭化珪素層（２、３）に達するようなトレンチ（４０）を形成し、このトレンチ（４０）に裏面電極（４１）を形成するような構造としても、請求項１と同様の効果を得ることができる。
【００１５】
この場合、請求項５に示されるように、炭化珪素層（２、３）におけるシリコン層（１）との境界部に、該炭化珪素層（２、３）における第１導電型の不純物濃度が部分的に高くされた低抵抗層（３）を形成し、裏面電極（４１）がトレンチ（４０）内において低抵抗層（３）とシリコン基板（１）とを接続するように形成されるようにすれば、請求項２と同様の効果を得ることができる。
【００１６】
このような裏面電極（４１）を形成する場合、請求項６に示したように、裏面電極（４１）のうちシリコン基板（１）に接触する部分をアルミで構成し、炭化珪素層（２、３）と接触する部分をニッケルで構成すれば、シリコン基板（１）と炭化珪素層（２、３）の双方にオーミック接触させることが可能となる。
【００１７】
以上のような構造が採用される炭化珪素半導体装置に備えられる素子としては、請求項７に示されるようなバイポーラトランジスタ、請求項８に示されるようなＰＮダイオード、請求項９に示されるようなショットキーバリアダイオードを挙げることができる。
【００１８】
また、請求項１０に示されるように、炭化珪素層の表層部に形成された第２導電型のベース領域（４）と、ベース領域（３）の表層部に形成された第１導電型のソース領域（５）と、ベース領域（４）の表面のうち炭化珪素層（２、３）とソース領域（５）との間に挟まれる部分をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（６）と、ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、ゲート電極（７）上を含むように形成され、ソース領域（５）とベース領域に繋がるコンタクトホールが形成されてなる層間絶縁膜（８）と、層間絶縁膜（８）に形成されたコンタクトホールを介して、ソース領域（５）とベース領域に電気的に接続されるように構成されたソース電極（９）とベース領域とを備えて構成された縦型パワーＭＯＳＦＥＴも挙げられる。
【００１９】
このような縦型パワーＭＯＳＦＥＴとしては、請求項１１に示されるように、チャネル領域がシリコン基板（１）の主表面（１ａ）と平行に設定されるプレーナ型のものと、請求項１２に示されるように、炭化珪素層（２、３）の表面から形成されたトレンチ（３０）が備えられ、該トレンチ（３０）の側面にゲート絶縁膜（６）およびゲート電極（７）が形成されていると共に、該トレンチ（３０）の側面に接するようにソース領域（５）およびベース領域（４）が形成され、トレンチ（３０）の側面にチャネル領域が設定されるように構成されるトレンチ型のものが挙げられるが、いずれであっても良い。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２２】
（第１実施形態）
図１に、Ｎチャネルタイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）を備えたＳｉＣ半導体装置の断面図を示す。
【００２３】
図１に示されるように、Ｎ+型Ｓｉ基板１の上に、Ｎ型ＳｉＣ層２とＮ+型低抵抗層３とが形成され、Ｎ+型Ｓｉ基板１とＮ型ＳｉＣ層２との間にＮ+型低抵抗層３が配置された構造の半導体基板が用いられている。
【００２４】
Ｎ+型Ｓｉ基板１は、例えば１００μｍ〜数百μｍ程度の厚みで構成され、Ｎ型不純物濃度が１０19ｃｍ-3程度とされている。このＮ+型Ｓｉ基板１は、上面を主表面１ａ、主表面の反対面である下面を裏面１ｂとした場合に、主表面１ａが例えば｛１１１｝面となっている。Ｎ型ＳｉＣ層２は、例えば１０μｍ程度の膜厚で構成され、Ｎ型不純物濃度が１０16ｃｍ-3程度とされている。そして、Ｎ+型低抵抗層３は、Ｎ型ＳｉＣ層２よりも十分に低抵抗となるように、Ｎ型不純物濃度が１×１０19〜１×１０20ｃｍ-3程度とされている。なお、Ｎ型低抵抗層３の膜厚は、特に決まっていないが、厚ければ厚いほど好ましい。
【００２５】
Ｎ型ＳｉＣ層２の表層部における所定領域には、所定深さを有する複数のＰ型ベース領域４が互いに離間して形成されている。また、各Ｐ型ベース領域４の表層部における所定領域には、Ｐ型ベース領域４よりも浅いＮ+型ソース領域５が形成されている。
【００２６】
Ｐ型ベース領域４の表面のうち、Ｎ+型ソース領域５とＮ型ＳｉＣ層２との間に挟まれた領域をチャネル領域として、少なくともチャネル領域を覆うようにゲート酸化膜（ゲート絶縁膜）６が形成されている。本実施形態では、ゲート酸化膜６は、離間配置された隣り合うＮ+型ソース領域５の間をつなぐようにチャネル領域およびＮ型ＳｉＣ層２の表面に形成され、このゲート酸化膜６の表面に、ドープトポリシリコン等で構成されるゲート電極７が形成されている。
【００２７】
また、ゲート電極７を覆うように層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを通じて、ソース電極９がＮ+型ソース領域５に電気的に接続されている。このソース電極９は、コンタクト領域４ａにおいて、Ｐ型ベース領域４とも電気的に接続され、Ｐ型ベース領域４の電位固定が行えるようになっている。
【００２８】
このように構成される縦型パワーＭＯＳＦＥＴを１セルとして、複数セルが半導体基板上に形成された構成となっている。
【００２９】
そして、本実施形態では、さらに縦型パワーＭＯＳＦＥＴの間において、Ｎ型ＳｉＣ層２およびＮ+型低抵抗層３を貫通し、Ｎ+型Ｓｉ基板１まで達するトレンチ１０が形成され、このトレンチ１０内に導体層１１が備えられていると共に、Ｎ型ＳｉＣ層２のうちトレンチ１０の側壁となる部分が絶縁膜１２とされた構造とされている。
【００３０】
導体層１１は、例えば金属で構成され、ＳｉＣで構成されたＮ+型低抵抗層３とのオーミックコンタクトが図れ、かつ、Ｎ+型Ｓｉ基板１とのオーミックコンタクトが図れる材質のもので構成されている。例えば、導体層１１は、アルミ、Ｎｉ、銅、チタン−ニッケル−金の積層膜等で構成されるか、もしくは、Ｎ+型Ｓｉ基板１の表面上はアルミ、Ｎ+型低抵抗層３の表面上はニッケルというように、部位別に異なる材質で構成される。
【００３１】
絶縁膜１２は、例えばＳｉＯ2などで構成され、導体層１１とＮ型ＳｉＣ層２とを絶縁分離分離する働きを果たす。なお、本実施形態の場合には、この絶縁膜１２の表面および導体層１１の表面にも、層間絶縁膜８が延設されるようにしており、この層間絶縁膜８により、導体層１１とソース電極９との絶縁分離が為されるようになっている。
【００３２】
以上のようにして、縦型パワーＭＯＳＦＥＴを備えた本実施形態のＳｉＣ半導体装置が構成されている。
【００３３】
このように構成されるＳｉＣ半導体装置において、縦型パワーＭＯＳＦＥＴは、Ｎ+型低抵抗層３およびＮ+型Ｓｉ基板１をドレインとして、反転型デバイスとして作動する。具体的には、ゲート電極７に対して所望の電圧を印加していない状態では、Ｐ型ベース領域４の表面にチャネル領域が設定されず、ソース−ドレイン間に電流が流れない。そして、ゲート電極７に対して所望の電圧が印加された状態になると、Ｐ型ベース領域４の表面にチャネル領域が設定され、ソース−ドレイン間に電流が流れる。
【００３４】
このように電流が流れる際に、電子は、Ｎ+型ソース領域５→チャネル領域→Ｎ型ＳｉＣ層２を通ったのち、Ｎ+型低抵抗層３に流れると、Ｎ+型低抵抗層３が低抵抗であるために横方向（基板水平方向）に流れ、さらに導体層１１を通ってＮ+型Ｓｉ基板１に流れることになる。このため、ＳｉＣで構成されるＮ+型低抵抗層３とＮ+型Ｓｉ基板１との間のバンドオフセットを越えなくても、電流がソース−ドレイン間を流れることが可能となる。つまり、ＳｉＣで構成されるＮ+型低抵抗層３とＮ+型Ｓｉ基板１との間に、金属で構成された導体層１１を介在させることで、実質的にバンドオフセットを消滅させることが可能となる。
【００３５】
これにより、Ｎ+型ＳｉＣ基板１がＮ型ＳｉＣ層２から除去されていない半導体基板を用いつつ、Ｎ+型Ｓｉ基板１とＳｉＣＮ型ＳｉＣ層２とのバンドオフセット分の電圧降下が生じないＳｉＣ半導体装置とすることが可能となる。
【００３６】
続いて、上記のように構成された縦型パワーＭＯＳＦＥＴを有するＳｉＣ半導体装置の製造方法について、図２〜図４に示したＳｉＣ半導体装置の製造工程図を参照して説明する。
【００３７】
〔図２（ａ）に示す工程〕
まず、主表面１ａが｛１１１｝面とされたＮ+型Ｓｉ基板１を用意し、このＮ+型Ｓｉ基板１の主表面１ａ上に、Ｎ型不純物（例えばＮ2）が高濃度にドーピングされたＮ+型低抵抗ＳｉＣ層３をエピタキシャル成長させる。濃度は例えば１０19ｃｍ-3程度とする。
【００３８】
〔図２（ｂ）に示す工程〕
続いて、Ｎ型不純物をドーピングされたＮ型ＳｉＣ層２を成長させる。例えば１０μｍ程度エピタキシャル成長させる。これにより、Ｎ+型Ｓｉ基板１の主表面１ａに例えば３Ｃ−ＳｉＣで構成されたＮ型ＳｉＣ層（２、３）が形成され、Ｎ+型Ｓｉ基板１とＮ型ＳｉＣ層（２、３）とからなる半導体基板が形成される。
【００３９】
〔図２（ｃ）に示す工程〕
Ｎ型ＳｉＣ層２の表面にイオン注入用のマスクを形成したのち、Ｎ型ＳｉＣ層２におけるＰ型ベース領域４およびＮ+型ソース領域５の形成予定領域上において、マスクを開口させる。続いて、マスク上からＰ型不純物を例えば斜めイオン注入すると共に、Ｎ型不純物を基板に対して垂直にイオン注入する。そして、マスクを除去したのち、また、コンタクト領域４ａの形成予定領域が開口した別マスクを配置し、その後、その上から基板に対して垂直方向にイオン注入を行い、さらに熱処理によって活性化させる。これにより、Ｐ型ベース領域４とＮ+型ソース領域５およびコンタクト領域４ａを形成する。
【００４０】
〔図３（ａ）に示す工程〕
Ｎ型ＳｉＣ層２の表面に再びマスクを形成したのち、Ｎ型ＳｉＣ層２におけるトレンチ１０の形成予定領域上および絶縁膜１２の形成予定領域上において、マスクを開口させる。続いて、マスクを用いた異方性エッチングを行うことで、Ｎ型ＳｉＣ層２の底面まで、つまりＮ+型低抵抗層３に達する所まで除去し、トレンチ２０を形成する。この後、マスクを除去する。
【００４１】
〔図３（ｂ）に示す工程〕
続いて、例えばシリコン酸化膜（ＳｉＯ2）からなる絶縁膜１２でトレンチ２０を埋め込む。この工程は、例えば絶縁膜１２をトレンチ２０内を含むＮ型ＳｉＣ層２の表面全面に形成したのち、エッチバックすること等によって行われる。
【００４２】
〔図３（ｃ）に示す工程〕
トレンチ２０の中央部が開口するマスクを配置し、そのマスクを用いた異方性エッチングを行う。具体的には、絶縁膜１２の中央部分およびＮ+型低抵抗層３を貫通し、Ｎ+型Ｓｉ基板１に達するように異方性エッチングを行う。これにより、トレンチ１０が形成されると共に、トレンチ１０の側壁に絶縁膜１２が残った構造が構成される。そして、マスクを除去する。なお、この後、必要に応じて、トレンチ１０の底面の表面状態を滑らかにするためにアニール処理などを行うことも可能である。
【００４３】
〔図４（ａ）に示す工程〕
熱酸化により、Ｎ型ＳｉＣ層２の表面にゲート酸化膜６を形成する。そして、ドープトポリシリコン等を成膜したのち、それをパターニングすることでゲート電極７を形成する。
【００４４】
〔図４（ｂ）に示す工程〕
ゲート酸化膜６のうちの所望位置、例えばトレンチ１０の内壁に形成された部分を取り除いた後、トレンチ１０内に導体層１１を入り込ませる。例えば、Ａｌ等の金属からなる導体層１１をトレンチ１０内を含めてＮ型ＳｉＣ層２の表面に形成したのち、それをエッチバックする。これにより、導体層１１がＮ型ＳｉＣ層２の表面よりも下方位置まで形成される。
【００４５】
この後の工程に関しては図示しないが、ゲート電極７の表面を覆うように層間絶縁膜８を形成したのち、層間絶縁膜８に対してコンタクトホールを形成する。続いて、Ａｌ層などを形成したのち、それをパターニングすることでソース電極９やゲート電極７に接続される配線層などを形成する。そして、保護膜形成工程等を経て、図１に示した縦型パワーＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。
【００４６】
以上説明したように、本実施形態のＳｉＣ半導体装置によれば、ＳｉＣで構成されるＮ+型低抵抗層３とＮ+型Ｓｉ基板１との間に、金属で構成された導体層１１を介在させることで、実質的にバンドオフセットを消滅させられるようにしている。これにより、Ｎ+型ＳｉＣ基板１がＮ型ＳｉＣ層２から除去されていない半導体基板を用いつつ、Ｎ+型Ｓｉ基板１とＳｉＣＮ型ＳｉＣ層２とのバンドオフセット分の電圧降下が生じないＳｉＣ半導体装置とすることが可能となる。
【００４７】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ＳｉＣ半導体装置に形成される縦型パワーＭＯＳＦＥＴをプレーナ型のものではなくトレンチ型のものとした点が異なっているが、他の点に関しては同様である。このため、本実施形態のＳｉＣ半導体装置のうち第１実施形態と異なる部分についてのみ説明し、同様の部分については省略する。
【００４８】
図５は、本実施形態のＳｉＣ半導体装置の断面構成を示した図である。この図に示されるように、Ｎ型ＳｉＣ層２の表層部にはＰ型ベース領域４とＮ+型ソース領域５とが順に形成されており、これらＰ型ベース領域４およびＮ+型ソース領域５を貫通してＮ型ＳｉＣ層２まで達するようにトレンチ３０が形成され、このトレンチ３０内にゲート酸化膜６およびゲート電極７が形成された構造となっている。
【００４９】
そして、このような構造において、縦型パワーＭＯＳＦＥＴの間において、Ｎ型ＳｉＣ層２およびＮ+型低抵抗層３を貫通し、Ｎ+型Ｓｉ基板１まで達するトレンチ１０が形成され、このトレンチ１０内に導体層１１が備えられていると共に、Ｎ型ＳｉＣ層２のうちトレンチ１０の側壁となる部分が絶縁膜１２とされた構造とされている。
【００５０】
このように、ＳｉＣ半導体装置に備えられる素子がトレンチ型の縦型パワーＭＯＳＦＥＴであっても、第１実施形態と同様の効果を得ることが可能である。なお、このようなＳｉＣ半導体装置の製造方法に関しては、基本的に第１実施形態と同様であるが、トレンチゲート構造を構成するために、ゲート酸化膜６を形成する前にＮ+型ソース領域５の表面にトレンチ３０の形成予定領域が開口するマスクを配置しておき、このマスクを用いてトレンチ３０を形成しておくことが必要となる。その他の製造方法に関しては、第１実施形態と同様で良い。
【００５１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態とは異なる構造を採用しつつ、第１実施形態と同様の効果を得るものである。なお、本実施形態のＳｉＣ半導体装置に備えられるプレーナ型の縦型パワーＭＯＳＦＥＴの基本構造に関しては、第１実施形態と同様であるため、本実施形態のＳｉＣ半導体装置のうち第１実施形態と異なる部分についてのみ説明し、同様の部分については省略する。
【００５２】
図６は、本実施形態のＳｉＣ半導体装置の断面構成を示した図である。この図に示されるように、Ｎ型ＳｉＣ層２には、第１実施形態で示したプレーナ型の縦型パワーＭＯＳＦＥＴが形成されているが、上述したトレンチ１０、導体層１１および絶縁膜１２（図１参照）は形成されていない。その代わりに、Ｎ+型Ｓｉ基板１の裏面１ｂ側からＮ+型低抵抗層３に達するトレンチ４０を形成していると共に、このトレンチ４０の内壁を覆うように裏面電極４１を形成している。この裏面電極４１は、例えばアルミ、Ｎｉ、銅、チタン−ニッケル−金の積層膜等で構成されるか、もしくは、Ｎ+型Ｓｉ基板１の表面上はアルミ、Ｎ+型低抵抗層３の表面上はニッケルというように、部位別に異なる材質で構成される。
【００５３】
このような構造とされた場合、ゲート電極７に対して所望の電圧が印加され、ソース−ドレイン間に電流が流されると、電子は、Ｎ+型ソース領域５→チャネル領域→Ｎ型ＳｉＣ層２を通ったのち、Ｎ+型低抵抗層３から直接裏面電極４１に流れ、この裏面電極４１からそのまま外部へ、もしくは裏面電極４１からＮ+型Ｓｉ基板１に流れたのち、外部へ流されることになる。このため、ＳｉＣで構成されるＮ+型低抵抗層３とＮ+型Ｓｉ基板１との間のバンドオフセットを越えなくても、電流がソース−ドレイン間を流れることが可能となる。つまり、ＳｉＣで構成されるＮ+型低抵抗層３とＮ+型Ｓｉ基板１との間に、金属で構成された導体層１１を介在させることで、実質的にバンドオフセットを消滅させることが可能となる。
【００５４】
これにより、上記第１実施形態と同様に、Ｎ+型ＳｉＣ基板１がＮ型ＳｉＣ層２から除去されていない半導体基板を用いつつ、Ｎ+型Ｓｉ基板１とＳｉＣＮ型ＳｉＣ層２とのバンドオフセット分の電圧降下が生じないＳｉＣ半導体装置とすることが可能となる。
【００５５】
なお、本実施形態のＳｉＣ半導体装置を製造する場合、上記第１実施形態で説明した図２（ａ）〜（ｃ）に示す工程を行ったのち、図３（ａ）〜（ｃ）および図４（ａ）に示す工程を行わないで、図４（ｂ）以降の工程を行い、最終的にＮ+型Ｓｉ基板１の裏面１ｂからマスクを用いてトレンチ４０をエッチングし、その後、裏面電極４１を形成すれば良い。
【００５６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対して、ＳｉＣ半導体装置に形成される縦型パワーＭＯＳＦＥＴをプレーナ型のものではなくトレンチ型のものとした点が異なっているが、他の点に関しては同様である。このため、本実施形態のＳｉＣ半導体装置のうち第３実施形態と異なる部分についてのみ説明し、同様の部分については省略する。
【００５７】
図７は、本実施形態のＳｉＣ半導体装置の断面構成を示した図である。この図に示されるように、Ｎ型ＳｉＣ層２の表層部にはＰ型ベース領域４とＮ+型ソース領域５とが順に形成されており、これらＰ型ベース領域４およびＮ+型ソース領域５を貫通してＮ型ＳｉＣ層２まで達するようにトレンチ３０が形成され、このトレンチ３０内にゲート酸化膜６およびゲート電極７が形成された構造となっている。
【００５８】
そして、このような構造において、Ｎ+型Ｓｉ基板１の裏面１ｂ側からＮ+型低抵抗層３に達するトレンチ４０を形成していると共に、このトレンチ４０の内壁を覆うようにＡｌやチタン等で構成される裏面電極４１を形成している。
【００５９】
このように、ＳｉＣ半導体装置に備えられる素子がトレンチ型の縦型パワーＭＯＳＦＥＴであっても、第３実施形態と同様の効果を得ることが可能である。なお、このようなＳｉＣ半導体装置の製造方法に関しては、基本的に第３実施形態と同様であるが、トレンチゲート構造を構成するために、ゲート酸化膜６を形成する前にＮ+型ソース領域５の表面にトレンチ３０の形成予定領域が開口するマスクを配置しておき、このマスクを用いてトレンチ３０を形成しておくことが必要となる。その他の製造方法に関しては、第３実施形態と同様で良い。
【００６０】
（他の実施形態）
（１）上記第１〜第４実施形態では、プレーナ型もしくはトレンチ型の縦型パワーＭＯＳＦＥＴに対して、本発明の一実施形態を適用したものについて説明したが、これらは単なる一例であり、他の素子に関しても本発明を適用することが可能である。すなわち、Ｎ+型Ｓｉ基板１の表面にＮ型ＳｉＣ層２が形成されているような半導体基板において、半導体基板の表裏に電流が流れるような構造の縦型素子、例えばＮ型ＳｉＣ層２の上層部にＰ型ＳｉＣ層を形成したようなＰＮダイオード、Ｎ型ＳｉＣ層２に対してショットキー接触させた電極を形成したようなショットキーバリアダイオード、Ｎ型ＳｉＣ層２にベース領域やエミッタ領域などを形成したようなバイポーラトランジスタなど、どのような素子に対しても本発明を適用することが可能である。
【００６１】
（２）上記第１実施形態において、トレンチ１０の正面レイアウトに関しては、特に記載していないが、トレンチ１０のレイアウトに関しては、縦型パワーＭＯＳＦＥＴで構成される各セルの形状に応じて様々に変更可能であり、例えば、縦型パワーＭＯＳＦＥＴの各セルが四角形であればそれを囲むような四角形とされ、縦型パワーＭＯＳＦＥＴの各セルがストライプ状であればそれに平行なストライプ状とすることが可能である。勿論、トレンチ１０のみが点在させられたような構成とされても構わない。
【００６２】
（３）上記第１〜第４実施形態において示したＳｉＣ半導体装置の製造工程は、単なる一例であり、他の製造工程によっても、同様の構造のＳｉＣ半導体装置を製造することが可能である。例えば、図３（ａ）〜（ｃ）に示す工程では、トレンチ２０をトレンチ１０と対応する位置のみに形成すると共に、トレンチ２０の深さがＮ+型低抵抗層３に達しない程度となるようにし、次いで、トレンチ２０の内壁（側面および底面）を熱酸化することで絶縁膜１２を形成し、その後、絶縁膜１２の底面およびその下方のＮ+型低抵抗層３をエッチングするようにしても良い。
【００６３】
また、上記第１〜第４実施形態において示したＳｉＣ半導体装置の製造工程の順序に関しても、適宜変更可能である。
【００６４】
（４）上記第１〜第４実施形態では、第１導電型をＮ型、第２導電型をＰ型とするＮチャネルタイプの縦型パワーＭＯＳＦＥＴを例に挙げて説明したが、勿論、各部の導電型を反転させたＰチャネルタイプの縦型パワーＭＯＳＦＥＴに対しても、本発明を適用することができる。また、上述したＰＮダイオード、ショットキーバリアダイオードもしくはバイポーラトランジスタに関しても、同様に、各部の導電型を逆にした構造のものであっても構わない。
【００６５】
（５）上記第１〜第４実施形態では、反転型の縦型パワーＭＯＳＦＥＴを例に挙げて説明したが、例えば、蓄積型チャネルが構成される縦型パワーＭＯＳＦＥＴであっても構わない。なお、蓄積型チャネルが構成される縦型パワーＭＯＳＦＥＴに関しては、例えば、特許第３３８５９３８号公報や特開平１０−３０８５１１号公報において公知のものであるため、詳細な構造に関しては説明を省略する。
【００６６】
（６）上記各実施形態では、導体層１１もしくは裏面電極４１とのオーミック接触が図れるように、Ｎ+型低抵抗層３を備えた構成としたが、Ｎ型ＳｉＣ層２の不純物濃度によっては不要な場合もある。ただし、Ｎ+型低抵抗層３を失くした構造とする場合、第１、第２実施形態に関しては、Ｎ型ＳｉＣ層２のうちＮ+型シリコン基板１との境界部において、導体層１１がＮ型ＳｉＣ層２とＮ+型シリコン基板１との双方に接続されるような構造とする必要がある。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施形態におけるＮチャネルタイプのプレーナ型の縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面構成を示す図である。
【図２】図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。
【図３】図２に続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図４】図３に続くＳｉＣ半導体装置の製造工程を示す断面図である。
【図５】本発明の第２実施形態におけるＮチャネルタイプのトレンチ型の縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面構成を示す図である。
【図６】本発明の第３実施形態におけるＮチャネルタイプのプレーナ型の縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面構成を示す図である。
【図７】本発明の第４実施形態におけるＮチャネルタイプのトレンチ型の縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面構成を示す図である。
【符号の説明】
【００６８】
１…Ｎ+型Ｓｉ基板、１ａ…主表面、１ｂ…裏面、２…Ｎ型ＳｉＣ層、３…Ｎ+型低抵抗層、４…Ｐ型ベース領域、６…ゲート酸化膜、７…ゲート電極、８…層間絶縁膜、９…ソース電極、…１０…トレンチ、１１…導体層、１２…絶縁膜、２０…トレンチ、３０…トレンチ、４０…トレンチ、４１…裏面電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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