(57)【要約】【課題】  省電力化および信頼性の向上、または小面積化を実現可能な半導体装置を提供する。【解決手段】  電源遮断が行われない内部電源Ｖｉｎｔ０と電源遮断が行われる内部電源Ｖｉｎｔ１との間を接続する電源スイッチＳＷと、電源遮断が行われる内部電源Ｖｉｎｔ１の電圧を判定する内部電圧判定回路ＶＩＮＴＤＥＴを設ける。電源遮断が行われる内部電源Ｖｉｎｔ１は、外部電源Ｖｅｘｔからレギュレータ回路ＶＲＥＧを用いて生成する。Ｖｉｎｔ１の電源遮断時は、ＳＷをオフにし、ＶＲＥＧのオフおよびＶＲＥＧ出力の接地電位ＧＮＤへのショートを行い、Ｖｉｎｔ１の電源復帰時は、ＶＲＥＧのオンおよびショートの解除を行い、上昇したＶｉｎｔ１の電圧をＶＩＮＴＤＥＴで判定した上で回路ブロックＢＬＫ１の動作開始およびＳＷのオンを行う。【選択図】  図１
2006303579.tif 000002
【特許請求の範囲】
【請求項１】
電源供給の遮断が行われない第１電源ラインと、
電源供給の遮断および復帰が行われる第２電源ラインと、
前記第２電源ラインによって電源が供給され、前記電源供給が遮断された際には動作停止状態となる第１回路と、
電圧判定回路とを有し、
前記第２電源ラインの電源供給が復帰する際に、
前記電圧判定回路は、前記第２電源ラインの電圧レベルを判定し、
前記動作停止状態となっている第１回路は、前記電圧判定回路の判定結果に基づいて動作状態に移行することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、さらに、
前記第１電源ラインと前記第２電源ラインを接続する電源スイッチを有することを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記電圧判定回路は、コンパレータ回路であることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第２電源ラインに対する電源供給の遮断時は、前記電源スイッチがオフとなり、
前記第２電源ラインに対する電源供給の復帰時は、前記電圧判定回路の判定結果に基づいて前記電源スイッチがオンとなることを特徴とする半導体装置。
【請求項５】
外部電源の供給が行われる外部電源ラインと、
第１電源ラインおよび第２電源ラインと、
前記外部電源ラインによって駆動され、前記第１電源ラインに内部電源を出力する第１レギュレータ回路と、
前記外部電源ラインによって駆動され、前記第２電源ラインに内部電源を出力する第２レギュレータ回路と、
前記第２電源ラインに対する内部電源の出力を遮断および復帰する手段と、
前記第２電源ラインによって電源が供給され、前記第２電源ラインに対する内部電源の出力が遮断された際には動作停止状態となる第１回路と、
前記第２電源ラインの電圧レベルを判定する電圧判定回路とを有し、
前記第２電源ラインに対する内部電源の出力を復帰する際に、前記動作停止状態となっている第１回路は、前記電圧判定回路の判定結果に基づいて動作状態に移行することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、さらに、
前記第１電源ラインと前記第２電源ラインを接続する電源スイッチを有することを特徴とする半導体装置。
【請求項７】
請求項５または６記載の半導体装置において、
前記電圧判定回路は、前記外部電源ラインによって駆動されるコンパレータ回路であることを特徴とする半導体装置。
【請求項８】
請求項５または６記載の半導体装置において、
前記電圧判定回路は、前記外部電源ラインによって駆動され、前記内部電源の電圧レベルを前記外部電源の電圧レベルに変換する回路を含み、前記変換する回路の正常動作の可否によって電圧判定を行うことを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記第２電源ラインに対する内部電源の出力を遮断および復帰する手段は、
前記第２レギュレータ回路の動作を停止する機能と、
前記第２レギュレータ回路の出力を、スイッチによって接地電位にショートする機能とによって実現されることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記第１レギュレータ回路は、前記第２レギュレータ回路に比べて電流供給能力が小さいことを特徴とする半導体装置。
【請求項１１】
請求項６記載の半導体装置において、
前記外部電源ラインおよび前記第１電源ラインには、前記外部電源の投入時に前記外部電源ラインおよび前記第１電源ラインの電圧レベルを検出し、各種回路に対してリセット信号を生成するパワーオンリセット回路が接続されていることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記第２電源ラインに対する内部電源の出力を遮断する際は、まず、前記電源スイッチをオフにすると共に前記第１回路を動作停止状態にし、次いで、前記第２レギュレータ回路の動作を停止すると共に出力を基準電源電圧にショートする処理が行われ、
前記第２電源ラインに対する内部電源の出力を復帰する際は、まず、前記第２レギュレータ回路の出力のショートを解除すると共に動作を開始させ、次いで、前記電圧判定回路の判定結果をトリガとして前記第１回路を動作状態に移行させると共に前記電源スイッチをオンにする処理が行われることを特徴とする半導体装置。
【請求項１３】
外部電源の供給が行われる外部電源ラインと、
電源供給の遮断が行われない第１電源ラインと、
個々に電源供給の遮断および復帰が選択可能な複数の第２電源ラインと、
前記第１電源ラインと前記複数の第２電源ラインを互いに接続する複数の電源スイッチと、
前記複数の第２電源ラインのそれぞれの電圧レベルを判定する電圧判定回路とを含む半導体装置であって、
前記第１電源ラインは、前記外部電源ラインによって駆動される第１レギュレータ回路によって電源が供給され、
前記複数の第２電源ラインのそれぞれは、前記複数の第２電源ラインに対応して個々に設けられ、前記外部電源ラインによって駆動される第２レギュレータ回路によって電源が供給され、
前記第２レギュレータ回路の個々の出力の状態を設定し、なおかつ前記複数の電源スイッチ内の所望の電源スイッチをオフにすることで、前記複数の第２電源ラインの中から電源供給の遮断を行う電源ラインが選択され、
前記電源供給の遮断が行われた電源ラインを復帰する際は、前記電圧判定回路の判定結果をトリガとして、前記所望の電源スイッチをオンに設定することを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記複数の第２電源ラインの一つには、不揮発性メモリが接続されていることを特徴とする半導体装置。
【請求項１５】
外部電源の供給が行われる外部電源供給ラインと、
前記外部電源供給ラインに接続され、内部電源を生成可能な第１及び第２レギュレータ回路と、
前記第１レギュレータ回路の出力が接続される第１内部電源供給ラインと、
前記第２レギュレータ回路の出力が接続される第２内部電源供給ラインと、
前記第１及び第２内部電源供給ラインとを接続する電源スイッチとを有し、
前記電源スイッチがオフ状態にされ、前記第１及び第２内部電源供給ラインとが非接続状態に制御されているとき、前記第２内部電源供給ラインに供給される電圧レベルを検出可能な電圧検出回路を更に有することを特徴とする半導体装置。
【請求項１６】
請求項１５の半導体装置において、
前記半導体装置は、第１動作モードと、第２動作モードとを有し、
前記第１動作モードの時、前記電源スイッチはオン状態にされ、前記第１及び第２内部電源供給ラインが接続状態とされ、前記第１レギュレータ回路は動作状態とされ、
前記第２動作モードの時、前記第２レギュレータ回路は非動作状態とされ、
前記第２動作モードから前記第１動作モードへ遷移するとき、前記第２レギュレータ回路は動作を開始し、前記電圧検出回路は前記電圧レベルを検出することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に低消費電力のための電源遮断機能を備えたマイクロコンピュータおよびシステムＬＳＩ等の半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、揮発性メモリに供給する電源を、主電源にするか待機電源にするかを選択可能な選択スイッチと、この選択スイッチの制御手段とを備えた画像処理装置が示されている。そして、選択スイッチの制御手段には、主電源の停止に伴う電圧低下を検出し、選択スイッチを待機電源側に切り替えるための主電源レベル検出部などが含まれている。これによって揮発性メモリに画像データが保持されている状態でも、画像データを消失すること無く低電力待機モードに移行することが可能になる。
【特許文献１】特開２００３−０３２３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、前記のような半導体装置の低消費電力技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００４】
近年の微細化に伴い半導体装置の低電圧化が進んでいる。このような低電圧動作の半導体装置では、高速動作を実現するために、トランジスタのしきい値電圧を下げる必要がある。しかしながら、しきい値電圧の低下に伴い、トランジスタがオフ状態でのリーク電流（サブスレッショルド電流）が増加するため、スタンバイ時における消費電力の増大が問題となってきている。
【０００５】
そこで、例えば、ＲＡＭブロックやＣＰＵブロック等を含むシステムＬＳＩなどの半導体装置においては、省電力モードを備え、このモードの間は各ブロック単位で電源供給を停止するような機能が必要となる。このような機能は、例えば、図３５に示すような構成によって実現される。図３５は、本発明の前提として検討した半導体装置において、その構成概略の一例を示すブロック図である。
【０００６】
図３５に示す半導体装置は、例えば、外部電源Ｖｅｘｔから内部電源Ｖｉｎｔを生成するレギュレータ回路ＶＲＥＧおよびスタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧと、内部電源Ｖｉｎｔが供給される２つの回路ブロックＢＬＫ０，ＢＬＫ１から構成される。回路ブロックＢＬＫ０は、例えば常にデータ保持が必要なＲＡＭブロック等に該当し、省電力モード時においても常に内部電源Ｖｉｎｔが供給される構成となっている。
【０００７】
一方、回路ブロックＢＬＫ１は、例えば、ＣＰＵブロック等に該当する。省電力モード時において、このＢＬＫ１は、内部電源Ｖｉｎｔ側と接地電位（接地電源、基準電源）ＧＮＤ側に設けられたスイッチＳＷ１，ＳＷ２のオフによって電源遮断が行われる。また、このスイッチＳＷ１，ＳＷ２は、省電力モードから通常動作モードに復帰する際にオンとなる。なお、省電力モード時には、例えばＶＲＥＧは停止され、ＳＴＢＹ＿ＶＲＥＧのみによって内部電源Ｖｉｎｔが生成される。また、省電力モード時に、内部電源Ｖｉｎｔに供給する電源を、特許文献１に示したような方法で切り替えることも可能である。
【０００８】
しかしながら、このような半導体装置では、例えば次のような問題が考えられる。
【０００９】
まず、電源が遮断される回路ブロックＢＬＫ１において、電源遮断後の通常動作モードへの復帰時に、電源の不安定によって誤動作が発生する恐れがある。すなわち、復帰命令に応じて回路ブロックＢＬＫ１が実際に動作を開始する際のタイミングは、一般的に、通常動作モードへのモード切り替え信号を基に、簡単なアナログまたはディジタルの遅延を持たせることで規定される。この遅延時間は、復帰を迅速化するためなるべく短く設定されるが、使用環境等に起因するばらつきによって、必ずしもＢＬＫ１への供給電源が安定レベルに達する時間と一致する訳ではない。
【００１０】
つぎに、電源が遮断されない回路ブロックＢＬＫ０においても、電源遮断が行われた回路ブロックＢＬＫ１が復帰する際に、電源の不安定によって誤動作が発生する恐れがある。すなわち、半導体装置の微細化および低電圧化などにより、そのノイズマージンが益々低下してきている。こうした中、復帰時にＳＷ１，ＳＷ２がオンすることによって、内部電源Ｖｉｎｔの電圧変動が発生するため、回路ブロックＢＬＫ０内の例えばＲＡＭブロックの記憶データなどが破壊される可能性がある。
【００１１】
更に、スイッチＳＷ１，ＳＷ２の挿入による回路面積の増大なども懸念される。なお、スイッチＳＷ１，ＳＷ２のいずれか一方のみを用いて電源遮断を行う方法も考えられる。但し、この内のスイッチＳＷ２側のみで電源遮断を行う場合は、遮断される回路内のとりわけラッチ系の回路における誤動作検証や誤動作を防止するための新規回路の設計、既存回路の設計変更等が必要となる場合がある。
【００１２】
そこで、本発明の目的は、半導体装置の省電力化および信頼性の向上を実現することにある。また、本発明の他の目的は、半導体装置の小面積化を実現することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体装置は、遮断される電源ライン（第２電源ライン）と遮断されない電源ライン（第１電源ライン）と、遮断される電源ラインの電圧レベルを判定するための電圧判定回路を有するものとなっている。これによって、遮断された電源ラインが復帰する際に、当該電源ラインの電圧レベルを判定した上で、当該電源ラインに接続された回路ブロックの動作を再開させることが可能になるため、誤動作の恐れがなく、信頼性が向上する。
【００１６】
また、本発明の半導体装置は、複数の電源ラインがあり、その内の少なくとも１つの電源ラインが電源遮断可能な構成において、この電源遮断可能な電源ラインが、レギュレータ回路によって駆動されるものとなっている。このような構成において、電源遮断を行う際には、レギュレータ回路の停止（出力がオープン）または出力を接地電位（接地電源、基準電源電圧）に固定することによって行う。これによって、従来技術で用いられていた電源電圧側のスイッチおよび接地電位側のスイッチが不要となるため小面積化が可能となる。
【００１７】
また、この場合、更に、電源遮断が行われる電源ラインの電圧レベルを判定するための電圧判定回路を設け、この判定結果に基づいて、この電源ラインに接続される回路ブロックをイネーブルにする。これによって、前述したように当該回路ブロックの誤動作を防止でき、信頼性が向上する。また、このような構成に対して、更に複数の電源ライン間を接続する電源スイッチを設けることで、レギュレータ回路の数を効率化したり回路動作の信頼性を向上させることなどが可能となる。
【００１８】
すなわち、例えば、省電力の電源供給を行うスタンバイレギュレータ回路を設けた場合などで、電源スイッチをオンにすることで、このスタンバイレギュレータ回路を複数の電源ラインで共通化することが可能となる。また、場合によっては、電圧判定回路も共通化することが可能となる。また、通常動作モードにおいても、電源スイッチを設けることで各電源ラインが精度よく同電位となるため、各回路における動作の信頼性が向上する。
【００１９】
また、このような構成の場合、ある電源ラインを電源遮断する際は、その電源ラインに関連する所望の電源スイッチをオフにする必要がある。この際に、まず、電源スイッチをオフにした後で、電源遮断を行うレギュレータ回路をオフにし、その出力を接地すると、電源スイッチで互いに接続された電源ラインの電圧変動を防止でき、信頼性が向上する。一方、遮断された電源ラインを復帰する際には、まずレギュレータ回路を起動し、電圧判定回路によってレギュレータ回路の電圧が立ち上がったことを確認した上で電源スイッチをオンにする。また、これと共に、遮断された電源ラインに接続された回路ブロックをイネーブルにする。このようなシーケンスによって、電源遮断が行われた電源ラインおよびそれに電源スイッチで接続された電源ラインにおける電圧変動を防止できる。また、遮断された電源ラインに接続された回路ブロックを誤動作なく動作させることができる。したがって、信頼性を向上させることが可能となる。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体装置の省電力化および信頼性の向上が実現可能となる。また、半導体装置の小面積化が実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００２２】
なお、図面において、ＰＭＯＳトランジスタにはゲートに丸印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続を明記していない箇所は、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２３】
まず、本発明による半導体装置の主要な特徴の概要を、図１〜図３を用いて説明する。図１は、本発明の一実施の形態による半導体装置において、その構成概要の一例を示すブロック図である。図２は、図１の半導体装置において、電源遮断時および復帰時のシーケンスの一例を示す説明図である。図３（ａ）および図３（ｂ）は、図１の半導体装置において、図２とは異なるシーケンスの一例を示す説明図であり、（ａ）、（ｂ）には、それぞれ異なるシーケンスの一例が示される。
【００２４】
図１に示す半導体装置は、例えば、２つの回路ブロックＢＬＫ０，ＢＬＫ１と、２つのレギュレータ回路（第１レギュレータ回路）ＳＴＢＹ＿ＶＲＥＧ，（第２レギュレータ回路）ＶＲＥＧと、電源スイッチＳＷと、内部電圧判定回路ＶＩＮＴＤＥＴなどによって構成される。回路ブロックＢＬＫ０は、省電力モード時においても電源供給が必要な例えばＲＡＭブロック等であり、内部電源（内部電源ラインまたは内部電源電圧）Ｖｉｎｔ０と接地電位（接地電源、基準電源、基準電源ラインまたは基準電源電圧）ＧＮＤの間に設けられる。回路ブロックＢＬＫ１は、省電力モード時に電源遮断が行われる例えばＣＰＵブロック等であり、内部電源Ｖｉｎｔ１と接地電源ＧＮＤの間に設けられる。電源スイッチＳＷは、そのオン／オフによってＶｉｎｔ０とＶｉｎｔ１の接続または非接続を選択する。ＶＲＥＧで生成される内部電源Ｖｉｎｔ１及び、ＳＴＢＹ＿ＶＲＥＧで生成される内部電源Ｖｉｎｔ０は、電源スイッチＳＷが接続される時には同電位とされる。電源スイッチＳＷが非接続とされる場合には同電位であっても異電位であってもよく、個別に制御される構成であってよい。
【００２５】
レギュレータ回路ＳＴＢＹ＿ＶＲＥＧは、外部電源（外部電源ラインまたは外部電源電圧）Ｖｅｘｔと内部電源Ｖｉｎｔ０に接続され、Ｖｅｘｔをもとに内部電源Ｖｉｎｔの生成を行う。なお、ＳＴＢＹ＿ＶＲＥＧは、レギュレータ回路ＶＲＥＧに比べて電流供給能力を小さくすることで省電力に設計されている。レギュレータ回路ＶＲＥＧは、外部電源Ｖｅｘｔと内部電源Ｖｉｎｔ１に接続され、Ｖｅｘｔをもとに内部電源の生成を行う。また、ＶＲＥＧは、その出力電圧をオープン（高インピーダンス）にする機能やＧＮＤにする機能を備えている。内部電圧判定回路ＶＩＮＴＤＥＴは、Ｖｅｘｔによって動作し、電源遮断が行われる側であるＶｉｎｔ１の電圧を検出することで、電源遮断後の復帰時に回路ブロックＢＬＫ１をイネーブルにするための制御信号ＥＮを出力する機能を備えている。
【００２６】
半導体装置は、通常動作モード（アクティブモード）と省電力モード（パワーダウンモード）とを有する。例えば通常動作モードとは、ＣＰＵブロックがプログラムを実行可能な状態である。省電力モードとは、回路ブロックＢＬＫ０，ＢＬＫ１に含まれる一部若しくは全ての回路が一時停止状態になるモードや、通常動作モードで供給される動作クロック周波数よりも低いクロック周波数を供給されるモードが含まれる。
【００２７】
このような構成において、電源遮断および復帰は、例えば図２に示すようなシーケンスによって行われる。まず、電源遮断時のシーケンスを説明する。通常動作モードから省電力モードに遷移するモード切り替え信号などに基づいて、図２に示すように、電源スイッチＳＷをオフにする。また、ＣＰＵ等を含む回路ブロックＢＬＫ１に対して停止信号を出力し、回路ブロックＢＬＫ１を停止状態（Ｄｉｓａｂｌｅ）にする。
【００２８】
その後、レギュレータ回路ＶＲＥＧを停止（オフ）する。ＶＲＥＧが停止すると、ＶＲＥＧの出力は例えばオープンとなり、内部電源Ｖｉｎｔ１の電圧が下がり始める。そして、この下がりだした電圧の所定電位を検出して、内部電圧判定回路ＶＩＮＴＤＥＴの出力信号ＥＮが、例えば‘Ｈ’レベルから‘Ｌ’レベルへ遷移する。なお、内部電源Ｖｉｎｔ０は、電源スイッチＳＷによって分離されているため、電位を保持したままである。その後、ＶＲＥＧの出力ショート機能をオンにすると、ＶＲＥＧの出力と接地電源ＧＮＤとがショートされる。これによって、Ｖｉｎｔ１の電圧は、ＧＮＤの電圧に向けて急速に変化する。
【００２９】
このような動作により、半導体装置が完全に省電力モードとなる。すなわち、回路ブロックＢＬＫ１では、電源遮断が行われ、Ｖｉｎｔ１がＧＮＤの電圧になると、全くリーク電流が発生しない状態となる。一方、回路ブロックＢＬＫ０は、電力消費が小さいＳＴＢＹ＿ＶＲＥＧによって駆動され、例えばＲＡＭの記憶データの保持などを行う。
【００３０】
つぎに、復帰時のシーケンスを説明する。省電力モードから通常動作モードに遷移するモード切り替え信号などに基づいて、図２に示すように、レギュレータ回路ＶＲＥＧのショート機能をオフにする。すなわち、ＶＲＥＧの出力とＧＮＤがショートされた状態が解除される。その後、ＶＲＥＧを起動すると、内部電源Ｖｉｎｔ１の電圧が上昇する。そして、Ｖｉｎｔ１の電圧が所望のレベルに達し、安定したレベルになる（つまり、内部回路ブロックがその電位を受けて正常動作可能な内部電位に達する）と、このレベルを検出して、ＶＩＮＴＤＥＴの出力信号ＥＮが、‘Ｌ’レベルから‘Ｈ’レベルへ遷移する。回路ブロックＢＬＫ１は、このＥＮの‘Ｈ’レベルへの遷移を受けてイネーブルとなり、再び動作を開始する。また、電源スイッチＳＷも、このＥＮの‘Ｈ’レベルへの遷移を受けてオンとなり、Ｖｉｎｔ０とＶｉｎｔ１がショートされる。
【００３１】
このような動作により、半導体装置が完全に通常動作モードへと復帰する。すなわち、回路ブロックＢＬＫ１および回路ブロックＢＬＫ０は、双方共にレギュレータ回路ＶＲＥＧ，ＳＴＢＹ＿ＶＲＥＧによって駆動された状態となる。レギュレータ回路ＶＲＥＧ，ＳＴＢＹ＿ＶＲＥＧの出力が接続され、スイッチＳＷによって共通に接続された内部電源ラインＶｉｎｔ０，Ｖｉｎｔ１から動作電圧を供給される状態となる。
【００３２】
また、図２のシーケンスは、例えば図３（ａ），図３（ｂ）のようにすることも可能である。図３（ａ）のシーケンスは、図２と異なり、電源遮断時における電源スイッチＳＷをオフにするタイミングおよび回路ブロックＢＬＫ１をディスエーブルにするタイミングと、レギュレータ回路ＶＲＥＧをオフにするタイミングとが同時となっている。このシーケンスを用いると、図２と比べてタイミングの数が減るため、その制御が容易となる。なお、ＳＷをオフにするタイミングよりもＶＲＥＧをオフにするタイミングを早めた場合は、ＳＷをオフにするまでの間ＳＴＢＹ＿ＶＲＥＧに過度の負担が生じるため、誤動作の発生が懸念される。
【００３３】
図３（ｂ）のシーケンスは、図２と異なり、電源遮断時にレギュレータ回路ＶＲＥＧの出力を接地電源ＧＮＤへ接続しないものとなっている。すなわち、ＶＲＥＧのオフによって、その出力をオープンにすることのみで電源遮断を行う。したがって、遮断された側の内部電源Ｖｉｎｔ１は徐々に低下していくため、リーク電流が全く発生しない完全な電源遮断状態になるのに若干時間を要するが、ＶＲＥＧの回路面積の低減などが可能となる。
【００３４】
以上で述べたような構成および動作を用いると、例えば、次のような効果が得られる。
【００３５】
（１）電源が遮断される、つまり電源供給が一時的に停止される内部電源ラインに内部電圧判定回路を設けることで、電源が遮断される回路ブロックの復帰時に、当該回路ブロックは、その供給電源の電圧レベルが実際に判定された上でイネーブルとなるため、誤動作が生じない。これによって、半導体装置の信頼性が向上する。
【００３６】
（２）電源が遮断される内部電源ラインをレギュレータ回路によって駆動し、このレギュレータ回路の出力のオープンまたはＧＮＤ接続によって電源遮断を行うことで、従来技術で述べたような電源側およびＧＮＤ側のスイッチが不要となる。これによって、小面積化が可能となる。
【００３７】
（３）前記（２）のようにレギュレータ回路によって所定電位レベルの内部電源の供給の停止（電源供給の遮断）を行うような構成の場合、各内部電源ライン間に電源スイッチを設けることで、小面積化および信頼性の向上が可能となる。すなわち、例えば、図１において電源スイッチＳＷがなく、Ｖｉｎｔ０とＶｉｎｔ１を完全に分離した構成とすることも可能である。しかし、この場合、各内部電源Ｖｉｎｔ０，Ｖｉｎｔ１のそれぞれに、レギュレータ回路とスタンバイレギュレータ回路を設ける必要がある。さらに、この場合、Ｖｉｎｔ０とＶｉｎｔ１が精度よく同電位になるとは限らない。
【００３８】
そこで、電源スイッチＳＷを設けると、レギュレータ回路ＶＲＥＧや特にスタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧなどを各内部電源ライン間で共通して使用することが可能となる。これによって、小面積化が可能となる。さらに、Ｖｉｎｔ０とＶｉｎｔ１を精度よく同電位にできるため、回路動作の信頼性が向上する。つまり、仮にＶｉｎｔ０とＶｉｎｔ１に誤差がある場合、例えばある一つの回路に対して、ある電圧レベルの信号が入力される場合と、その電圧レベルより若干ずれた電圧レベルの信号が入力される場合とがある。そうすると、例えばその回路の出力タイミングなどが異なってしまい誤動作に繋がる恐れがある。電源スイッチＳＷを設けることで、このようなことを防止できる。
【００３９】
（４）前記（３）のようにレギュレータ回路によって内部電源の遮断を行い、なおかつ各内部電源が電源スイッチによって接続されているような構成の場合、遮断される内部電源ラインに接続される内部電圧判定回路を備えるとよい。これによって、復帰時に、前述したような遮断される回路ブロックの誤動作防止に加えてそれ以外の回路ブロックに対しても誤動作を防止することが可能となる。すなわち、復帰時に、その復帰した内部電源の電圧レベルを内部電圧判定回路によって実際に判定した上で、電源スイッチをオンにする。そうすると、復帰した内部電源や電源スイッチによる接続対象の内部電源における電圧変動が防止できる。これによって、半導体装置の信頼性が向上する。
【００４０】
なお、単数の遮断されない内部電源と、複数の遮断される内部電源が存在する場合は、このような構成を応用した構成にするとよい。その一例としては、例えば、各内部電源を電源スイッチで接続し、遮断されない内部電源ラインにスタンバイレギュレータ回路を接続し、複数の遮断される内部電源ラインのそれぞれにレギュレータ回路および内部電圧判定回路を接続した構成などが挙げられる。
【００４１】
つぎに、これまでに述べたような特徴を含めた、例えばシステムＬＳＩやマイクロコンピュータといった半導体装置のより詳細な構成例について以下に説明する。
【００４２】
図４は、本発明の一実施の形態による半導体装置において、その構成の一例を示すブロック図である。この半導体装置は、例えば、内部電源Ｖｉｎｔを２系統の内部電源Ｖｉｎｔ０，Ｖｉｎｔ１に分けて、Ｖｉｎｔ１側を電源遮断する場合の構成例となっている。その構成は、基本的な回路ブロックとして、例えば、Ｖｉｎｔ１に接続された中央演算処理装置ＣＰＵと、Ｖｉｎｔ０に接続された揮発性メモリＲＡＭと、Ｖｉｎｔ１および外部電源Ｖｅｘｔに接続された入出力インタフェース回路Ｉ／Ｏなどを含んでいる。内蔵される回路ブロックは上記に限られることはなく、図示はしないが例えば、内部電源Ｖｉｎｔ１に接続されるタイマユニット、外部通信インタフェース回路、データ転送制御回路が含まれていても良い。
【００４３】
また、それ以外の周辺回路ブロックとして、基準電圧発生回路ＢＧＲと、内部電源電圧設定回路ＶＲＥＦＢＵＦと、レギュレータ回路ＶＲＥＧ及びスタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧと、アップシフタ（レベルシフト回路）ＬＵなどを有している。更に、特徴的な回路ブロックとして、Ｖｉｎｔ０とＶｉｎｔ１の間に設けられた電源スイッチＳＷ０と、Ｖｉｎｔ１側に設けられた内部電圧判定回路ＶＩＮＴＤＥＴと、Ｖｉｎｔ０側に設けられたパワーオンリセット回路ＰＯＮＲＳＴと、電源制御回路ＰＷＲ＿ＣＴＬとを含んでいる。
【００４４】
入出力インタフェース回路Ｉ／Ｏは、チップ外部の信号と内部信号の間の信号送受信を行う。Ｉ／Ｏは、例えば、ＣＰＵとの間をｋビットの内部信号線（内部バス）で接続され、その内部には、信号電圧を変換するレベルシフト機能や、入出力信号のラッチ機能などを備えている。これによって、ＣＰＵとの間ではＶｉｎｔ１の電圧で信号送受信を行い、チップ外部との間ではＶｅｘｔの電圧で信号送受信を行う。
【００４５】
ＶＲＥＧおよびＳＴＢＹ＿ＶＲＥＧは、ＢＧＲからＶＲＥＦＢＵＦを介して入力された設定電圧に基づいて、外部電源電圧Ｖｅｘｔから内部電源電圧Ｖｉｎｔを生成する。なお、ＳＴＢＹ＿ＶＲＥＧは、ＶＲＥＧに比べて省電力に設計されている。ＬＵは、Ｖｉｎｔ０とＶｅｘｔから電源が供給され、例えばＣＰＵから内部電源電圧Ｖｉｎｔで入力された電源制御信号ｐｗｃｔｒｌｉを、Ｖｅｘｔの電源制御信号ｐｗｃｔｒｌｅに変換して電源制御回路ＰＷＲ＿ＣＴＬに出力する。また、このＬＵは、入出力信号のラッチ機能などを備えている。
【００４６】
内部電圧判定回路ＶＩＮＴＤＥＴは、図１で述べたような機能を備えている。すなわち、例えば、Ｖｉｎｔ１の電圧の変動を検出し、その検出信号Ｖｉｎｔｄｏを電源制御回路ＰＷＲ＿ＣＴＬに出力する。そして、ＰＷＲ＿ＣＴＬは、このＶｉｎｔｄｏに基づいて、例えばＣＰＵのイネーブル信号ｅｎｃｐｕや、電源スイッチＳＷ０のイネーブル信号ｅｎｓｗなどを出力する。
【００４７】
また、ＰＷＲ＿ＣＴＬは、その他にもＩ／Ｏの制御信号ｉｏｃｔｒｌや、ＲＡＭのイネーブル信号ｅｎｒａｍや、ＶＲＥＧおよびＳＴＢＹ＿ＶＲＥＧのイネーブル信号ｅｎｒｅｇ，ｅｎｓｒｅｇや、ＶＲＥＧに対する出力ショート信号Ｓｈｏｒｔ等を発生する。制御信号ｉｏｃｔｒｌは、例えば、Ｉ／Ｏへの入出力信号をラッチする際などで使用される。パワーオンリセット回路ＰＯＮＲＳＴは、例えば外部電源投入後のＶｅｘｔとＶｉｎｔ０の供給状態などを監視し、それに応じて外部電源のパワーオンリセット信号ｖｅｘｔｒｓｔや内部電源のパワーオンリセット信号ｖｉｎｔｒｓｔをＰＷＲ＿ＣＴＬに出力する。
【００４８】
図５は、図４の半導体装置において、それが備える内部モードの一例を示すモード遷移図である。図６は、図４の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。この図に示すように、図４の半導体装置は、例えば、ＯＦＦモード（ＯＦＦ）と、リセットモード（ＲＥＳＥＴ）と、通常動作モード（ＮＯＲＭＡＬ）と、スタンバイモード（ＳＴＡＮＤＢＹ）と、ＲＡＭ保持モード（ＲＡＭ＿ＨＯＬＤ）からなる５つの内部モードを備えている。
【００４９】
ＯＦＦモードは、外部電源Ｖｅｘｔを供給しないモードである。したがって、図６に示すように、外部電源ラインＶｅｘｔはＧＮＤの状態、内部電源ラインＶｉｎｔ０，Ｖｉｎｔ１および電源スイッチＳＷ０は不定状態となる。また、レギュレータ回路ＶＲＥＧ，ＳＴＢＹ＿ＶＲＥＧはオフ状態、Ｖｉｎｔ１のショート（Ｓｈｏｒｔ）機能（前述したようにＶＲＥＧによってＶｉｎｔ１をＧＮＤにする機能）はオフ状態、ＣＰＵおよびＲＡＭは動作停止状態（Ｓｔｏｐ）となる。
【００５０】
リセットモードは、外部電源Ｖｅｘｔの投入時に、ＣＰＵ等が誤動作しないように一定期間動作開始を遅らせるためのモードである。したがって、図６に示すように、外部電源ラインＶｅｘｔは電圧Ｖｅｘｔが供給された状態、内部電源ラインＶｉｎｔ０，Ｖｉｎｔ１は内部電源電圧Ｖｉｎｔが供給された状態または電圧Ｖｉｎｔに向けて立ち上がっている状態となる。また、ＳＷ０、ＶＲＥＧおよびＳＴＢＹ＿ＶＲＥＧはオン状態、Ｖｉｎｔ１のショート機能はオフ状態、ＣＰＵおよびＲＡＭはリセット入力状態（ＲＳＴ）となる。なお、クロック信号は停止状態となっている。
【００５１】
通常動作モードは、電源およびクロック信号が供給され、半導体装置が通常の動作を行うモードである。したがって、図６に示すように、ＶｅｘｔおよびＶｉｎｔ０，１に電源が供給され、ＳＷ０、ＶＲＥＧおよびＳＴＢＹ＿ＶＲＥＧがオン状態、ショート機能がオフ状態であり、ＣＰＵおよびＲＡＭが動作状態（Ａｃｔｉｖｅ）となる。
【００５２】
スタンバイモードは、クロック供給を停止し、電源スイッチＳＷ０がオンのままでＳＴＢＹ＿ＶＲＥＧによってＣＰＵとＲＡＭに給電を行うモードである。したがって、図６に示すように、ＶｅｘｔおよびＶｉｎｔ０，１に電源が供給され、ＳＷ０およびＳＴＢＹ＿ＶＲＥＧがオン状態、ＶＲＥＧおよびショート機能がオフ状態となる。そして、ＣＰＵおよびＲＡＭは、スタンバイ動作状態（ＳＴＢＹ）となる。
【００５３】
ＲＡＭ保持モードは、クロック供給を停止し、かつＣＰＵ等の内部電源Ｖｉｎｔ１を接地電源ＧＮＤとショートするとともに、ＳＴＢＹ＿ＶＲＥＧの給電によって、ＲＡＭのデータ保持のみを行うモードである。したがって、図６に示すように、ＶｅｘｔおよびＶｉｎｔ０には電源が供給されるものの、Ｖｉｎｔ１はＧＮＤの状態、ＳＷ０はオフ状態となる。また、ＶＲＥＧはオフ状態、ＳＴＢＹ＿ＶＲＥＧはオン状態であり、Ｖｉｎｔ１の出力ショート機能がオン状態となる。そして、ＣＰＵは、電源が遮断された動作停止状態であり、ＲＡＭは、電源が供給されデータ保持を行うスタンバイ動作状態となる。
【００５４】
なお、このような内部モードを備えた半導体装置の自己消費電流は、外部電源Ｖｅｘｔが供給されている限り、リセットモード及び通常動作モード＞スタンバイモード＞ＲＡＭ保持モードとなる。一例として、通常動作モードでは、１０ｍＡ〜１００ｍＡ、スタンバイモードでは、１０μＡ〜１ｍＡ、ＲＡＭ保持モードでは、１μＡ〜１０μＡの消費電流となる。さらに、図示はしないが、レギュレータ回路ＶＲＥＧ，ＳＴＢＹ＿ＶＲＥＧが動作停止状態（出力不定状態）であって、外部電源Ｖｅｘｔで動作される内部回路ブロックのみが動作可能な外部電圧動作モードが含まれていてもよい。
【００５５】
図７は、図４の半導体装置において、その動作の一例を示す波形図である。図８は、図７の動作の中から、電源遮断時および復帰時の動作の一例のみを抽出した波形図である。図７に示すように、外部電源Ｖｅｘｔの投入後、パワーオンリセット回路ＰＯＮＲＳＴは、Ｖｅｘｔの電圧レベルを検知し、Ｖｅｘｔで動作する回路が誤動作なく動作可能な電圧レベルに到達した時点で、外部電源のパワーオンリセット信号ｖｅｘｔｒｓｔの極性を‘Ｌ’レベル（ＧＮＤ）から‘Ｈ’レベル（Ｖｅｘｔ）に反転させる。
【００５６】
また、パワーオンリセット回路ＰＯＮＲＳＴは、Ｖｅｘｔの投入時に、各回路をリセット動作状態にするため、内部電源のパワーオンリセット信号ｖｉｎｔｒｓｔを‘Ｈ’レベル（Ｖｅｘｔ）にする。その後、ＰＯＮＲＳＴは、Ｖｉｎｔで動作する回路が誤動作なく動作可能な電圧レベルに到達し、かつＶｅｘｔで動作する回路とＶｉｎｔで動作する回路間の信号のやり取りに問題がない電圧レベルに到達した時点でｖｉｎｔｒｓｔを‘Ｌ’レベル（ＧＮＤ）とし、リセットを解除する。これによって、例えばＣＰＵ等は動作状態（Ａｃｔｉｖｅ）となり、半導体装置は通常動作モードとなる。
【００５７】
そして、通常動作モード時に、ＲＡＭ保持モードへのモード切り替え信号が入力されると、例えば図８のように動作する。まず、電源制御回路ＰＷＲ＿ＣＴＬが、イネーブル信号ｅｎｓｗを駆動して電源スイッチＳＷ０をオフにする。また、同時に、イネーブル信号ｅｎｃｐｕを駆動してＣＰＵの動作を停止する。なお、この際に、例えばＣＰＵ内のレジスタ値の待避なども行われる。次いで、ＰＷＲ＿ＣＴＬは、イネーブル信号ｅｎｒｅｇを駆動し、レギュレータ回路ＶＲＥＧをオフにする。これによって、ＶＲＥＧの出力がオープンとなり、内部電源Ｖｉｎｔ１の電圧が低下する。一方、内部電源Ｖｉｎｔ０の電圧は保持される。なお、内部電圧判定回路ＶＩＮＴＤＥＴは、Ｖｉｎｔ１の電圧低下を検出し、その検出信号ｖｉｎｔｄｏを‘Ｌ’レベルへと遷移させる。
【００５８】
続いて、ＰＷＲ＿ＣＴＬが、出力ショート信号Ｓｈｏｒｔをオンにすると、ＶＲＥＧの出力（内部電源Ｖｉｎｔ１）が接地電源ＧＮＤとショートされ、Ｖｉｎｔ１の電圧が急速に低下する。これによって、Ｖｉｎｔ１は、完全に電源遮断状態となる。一方、Ｖｉｎｔ０は、スタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧによって電源が供給されているため、ＲＡＭの記憶データは保持される。
【００５９】
また、ＲＡＭ保持モード時に、通常動作モードへのモード切り替え信号が入力されると、前述した電源遮断とは逆の手順で各種動作が行われる。すなわち、まず、出力ショート信号Ｓｈｏｒｔをオフにし、次いでｅｎｒｅｇによってＶＲＥＧをオンにする。これによって、Ｖｉｎｔ１の電圧が上昇する。ＶＩＮＴＤＥＴは、この電圧レベルを検出し、例えばＶｉｎｔ１で動作する回路が誤動作なく動作可能な電圧レベルに到達し、かつＶｅｘｔで動作する回路とＶｉｎｔ１で動作する回路間の信号のやり取りに問題がない電圧レベルに到達した時点で、検出信号ｖｉｎｔｄｏを‘Ｈ’レベルへと遷移させる。
【００６０】
この‘Ｈ’レベルへの遷移を受けて、ＰＷＲ＿ＣＴＬは、ｅｎｓｗによってＳＷ０をオンにし、ｅｎｃｐｕによってＣＰＵを動作させる。なお、このｖｉｎｔｄｏの‘Ｈ’レベルへの遷移は、Ｖｉｎｔ１に接続される回路に対して、その動作開始の直接的または間接的なトリガとして機能する。すなわち、必ずしも‘Ｈ’レベルへの遷移から直接的にｅｎｃｐｕが発生する訳ではなく、例えば、‘Ｈ’レベルへの遷移をＣＰＵ起動のための間接的なトリガとしてＰＬＬ回路を起動し、このＰＬＬ回路が発生するクロック信号の安定を待ってからｅｎｃｐｕを発生する場合などもある。
【００６１】
なお、図８で述べた動作は、前述した図２の動作と同様なものとなっているが、図３のような動作にすることも可能である。また、図４の構成および図７，図８の動作から判るように、内部電源電圧の上昇及び低下を含む電圧レベル検出機能も兼ね備えたパワーオンリセット回路ＰＯＮＲＳＴを、Ｖｉｎｔ０側に接続することで、ＰＯＮＲＳＴの正常動作を保証することができる。
【００６２】
すなわち、ＰＯＮＲＳＴは、使用目的からすると、Ｖｅｘｔ投入時のみで動作させるのが望ましい。したがって、ＰＯＮＲＳＴは、Ｖｅｘｔが規定の電圧レベルに到達している限り遮断されることのない内部電源Ｖｉｎｔ０に接続する必要があり、そうでない場合には、ＰＯＮＲＳＴ自身が初期化されるか誤動作する可能性がある。また、Ｖｉｎｔ０にＰＯＮＲＳＴを接続した場合で、例えば、前述したような電源遮断および復帰のシーケンスを用いない場合には、ＳＷ０のタイミングに伴うＶｉｎｔ０の電圧変動によってＰＯＮＲＳＴが誤動作することも懸念される。
【００６３】
一方、ＶＩＮＴＤＥＴは、単数または複数の電源遮断されるそれぞれの内部電源電圧レベルを検知するために必要であり、そうでない場合は、システム全体としてどの内部電源電圧が遮断しているか又復帰したのかを正確に判定不可能である。したがって、ＰＯＮＲＳＴは、電源遮断されない少なくとも一つの内部電源に接続し、ＶＩＮＴＤＥＴは、電源遮断される内部電源にそれぞれ接続する構成にするとよい。なお、図４では、ＰＯＮＲＳＴとＶＩＮＴＤＥＴを個別の回路としてそれぞれ分けて配置しているが、これらを一つの回路に統合して配置することも勿論可能である。
【００６４】
図９は、図４の半導体装置において、そのパワーオンリセット回路の構成の一例を示す回路図である。図９のパワーオンリセット回路ＰＯＮＲＳＴは、図４の半導体装置において、外部電源Ｖｅｘｔと遮断されない内部電源Ｖｉｎｔ０に接続して使用される。図９の構成を説明する前に、まず通常のパワーオンリセット回路について説明を行う。
【００６５】
一般に外部電源投入時において、外部電源電圧Ｖｅｘｔの立ち上がり時間は、チップ内外のインピーダンスの影響や使用する外部電源の電源立ち上がり特性の違いにより一定ではない。したがって、図４のような内部電源回路を搭載するチップの内部電源電圧Ｖｉｎｔの立ち上がり時間も一定とならないため、電源投入時から一定期間、チップをリセット状態にし、Ｖｅｘｔ及びＶｉｎｔが安定するまでＣＰＵ等の動作を停止しておく必要がある。そこで、電源投入時にチップ外部より一定期間リセット信号をもらうか、チップ内にパワーオンリセット回路ＰＯＮＲＳＴを設け、パワーオンリセット信号を生成させる場合が多い。
【００６６】
パワーオンリセット回路ＰＯＮＲＳＴを使用する場合、外部電源投入時において電圧レベル判定のための正確なレファレンス電圧をもらうことやコンパレータ等の判定回路を安定動作させることが難しい。このため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値の違いを利用する方法や、電圧レベルと直接関係のない抵抗と容量によるアナログ的なディレイのみを用いる方法などが考えられる。アナログ的なディレイを用いる場合、例えば、図３４に示すような回路となる。
【００６７】
図３４は、図４の半導体装置において、そのパワーオンリセット回路の他の構成の一例を示す回路図である。図３４に示すパワーオンリセット回路ＰＯＮＲＳＴは、外部電源Ｖｅｘｔから抵抗と容量により遅延を持たせ、容量に蓄積された電圧でインバータ回路ｉｎｖ５０内のＭＯＳトランジスタのゲートを駆動する簡易な方式となっている。
【００６８】
しかしながら、このような方式は、判定精度が低いため、チップの誤動作を恐れてディレイ期間を取りすぎるとチップの起動に時間がかかりすぎるといった問題を起こす場合がある。また、ディレイ期間を短くすると、電圧レベル判定後に未だＶｅｘｔやＶｉｎｔで動作する回路が動作可能な電圧レベルに十分到達していない場合や、Ｖｅｘｔで動作する回路とＶｉｎｔで動作する回路間の信号の伝達が十分でない状態でリセットが解除されてしまう場合がある。したがって、図３４のようなＰＯＮＲＳＴを図４の半導体装置に適用してもよいが、図９のようなＰＯＮＲＳＴを適用した方がより望ましい。
【００６９】
図９に示すパワーオンリセット回路ＰＯＮＲＳＴは、例えば、２つのリングオシレータＲＯＳＣ＿Ｖｅｘｔ，ＲＯＳＣ＿Ｖｉｎｔと、２つのチャージポンプ回路ＣＰ＿Ｖｅｘｔ，ＣＰ＿Ｖｉｎｔと、アップシフタＬＵ＿Ｒと、ロジック回路ＬＯＧＩＣ＿Ｖｅｘｔなどで構成される。ＲＯＳＣ＿Ｖｅｘｔは、外部電源Ｖｅｘｔで動作する回路を代表したレプリカ回路として機能し、ＲＯＳＣ＿Ｖｉｎｔは、内部電源Ｖｉｎｔで動作する回路を代表したレプリカ回路として機能する。チャージポンプ回路ＣＰ＿Ｖｅｘｔ，ＣＰ＿Ｖｉｎｔは、これらのレプリカ回路が安定動作するまで一定期間ディレイをもたせるためのものである。
【００７０】
アップシフタＬＵ＿Ｒは、Ｖｅｘｔで動作する回路とＶｉｎｔで動作する回路間の信号送受信を行う回路を代表したレプリカ回路として機能する。したがって、各レプリカ回路が問題なく動作できるようになれば、Ｖｅｘｔの電圧レベルに問題がなく、かつＶｉｎｔの電圧レベルや、ＶｅｘｔとＶｉｎｔ間の信号送受信にも問題がないと言える。そして、各レプリカ回路の動作可否は、パワーオンリセット信号ｖｅｘｔｒｓｔ，ｖｉｎｔｒｓｔとして出力される。
【００７１】
図９では、ＲＯＳＣ＿ＶｅｘｔおよびＣＰ＿Ｖｅｘｔが、Ｖｅｘｔ用のパワーオンリセット信号ｖｅｘｔｒｓｔを生成している。一方、ＲＯＳＣ＿ＶｉｎｔおよびＣＰ＿Ｖｉｎｔによって生成された信号はアップシフタＬＵ＿Ｒに入力される。アップシフタＬＵ＿Ｒは、このＶｉｎｔレベルの入力信号をＶｅｘｔレベルの信号に変換し、ロジック回路ＬＯＧＩＣ＿Ｖｅｘｔに出力する。ＬＯＧＩＣ＿Ｖｅｘｔでは、アップシフタＬＵ＿Ｒの出力とｖｅｘｔｒｓｔとのＡＮＤ演算等が行われ、これによってＶｉｎｔ用のパワーオンリセット信号ｖｉｎｔｒｓｔが生成される。このようなパワーオンリセット回路を用いることで電源投入時に誤動作の起こる可能性を低減出来る。
【００７２】
図１０は、図４の半導体装置において、その内部電圧判定回路の構成の一例を示す回路図である。図１０に示す内部電圧判定回路ＶＩＮＴＤＥＴは、図９と同様にアップシフタＬＵ＿Ｒ２を含み、このＬＵ＿Ｒ２は、Ｖｅｘｔで動作する回路とＶｉｎｔで動作する回路間の信号送受信回路を代表したレプリカ回路として機能する。このＶＩＮＴＤＥＴは、内部電源Ｖｉｎｔ１に接続されたｖｉｎｔｄｉを入力信号とし、Ｖｉｎｔ１の電圧判定結果をＶｅｘｔレベルの検出信号ｖｉｎｔｄｏに変換して出力する。
【００７３】
図１０において、ｖｉｎｔｄｉを自己の入力信号および電源としている回路は、そのｖｉｎｔｄｉの電圧レベルを反映した出力をＬＵ＿Ｒ２に対して入力する。この電圧レベルが所望のレベルに達していれば、ＬＵ＿Ｒ２を正常に動作させることができる。すなわち、ｖｉｎｔｄｉの電圧レベルを判定し、Ｖｉｎｔの電圧レベルで動作される信号とＶｅｘｔの電圧レベルで動作される信号間の信号送受信の可否を判定することになる。また、自己リセット信号ｒｅｓｌｖｓが入力され、Ｖｅｘｔによって動作する回路は、ＬＵ＿Ｒ２のＰＭＯＳトランジスタｐｍ７７０およびｐｍ７５０のゲートノードを、予め相補の電圧レベルに自己リセットするためのものである。この自己リセットを予め行うことで、ＬＵ＿Ｒ２を用いたｖｉｎｔｄｉの判定を誤動作なく行うことが可能になる。
【００７４】
ＬＵ＿Ｒ２は、ｒｅｓｌｖｓの‘Ｈ’レベル時にリセットされ、‘Ｌ’レベル時にｖｉｎｔｄｉの判定を行う。このような自己リセット信号ｒｅｓｌｖｓは、例えば、ｖｉｎｔｄｉの立ち上がりに対して立ち下がるように推移すればよいため、ｖｉｎｔｄｉを基に論理しきい値を調整したインバータ回路などを介して生成することも可能である。
【００７５】
図１１は、図４の半導体装置において、その電源スイッチの構成の一例を示す回路図である。図１１の電源スイッチＳＷ０は、例えば、ゲート幅Ｗおよびゲート長Ｌｇを備えたＰＭＯＳトランジスタｐｍｓｗ０となっている。ｐｍｓｗ０は、ゲートｇを‘Ｌ’レベル（ＧＮＤ）にするとスイッチはオンし、ゲートｇを‘Ｈ’レベル（Ｖｅｘｔ）にするとスイッチはオフする。電源スイッチをＰＭＯＳにするとＮＭＯＳに比べキャリアの移動度の違いによりゲート幅Ｗは大きくなる。しかしながら、一般に外部電源Ｖｅｘｔはある電圧範囲を持った電圧レベルである。したがって、例えば電源スイッチをＮＭＯＳにするとゲートｇが‘Ｈ’レベル（Ｖｅｘｔ）の時スイッチがオンとなるが、ソースドレイン間に流れる電流は、ゲートソース間の電圧に左右され（すなわち外部電源Ｖｅｘｔに依存し）、一定とならない。
【００７６】
一方ＰＭＯＳの場合は、ゲートｇを‘Ｌ’レベル（ＧＮＤ）にすることで、スイッチがオンするため外部電源Ｖｅｘｔの影響は受けない利点がある。また、ボディｂをソースｓと接続することで、ソースドレイン間に流れる電流へ影響する基板効果の影響をなくしているため、ボディｂをＶｅｘｔに接続した場合に比べて、同じゲート幅Ｗでもより多くの電流を流すことが出来る。なお、このｐｍｓｗ０を図４の電源スイッチＳＷ０に適用する場合、ソースｓは、遮断されることのないＶｉｎｔ０側に接続し、ドレインｄは、遮断されるＶｉｎｔ１側に接続する必要がある。これを逆に接続すると、遮断時にドレインｄからボディｂへ電流が流れてしまう。
【００７７】
図１２は、図４の半導体装置において、その電源スイッチの各種構成例を比較した説明図である。図１２では、電源スイッチＳＷ０の構成例として、前述したＰＭＯＳトランジスタｐｍｓｗ０を含む４通りの構成例が示されている。ｐｍｓｗ０以外の３通りは、ボディｂとソースｓが接続されたＮＭＯＳトランジスタｎｍｓｗ０と、ボディｂがＧＮＤに接続されたＮＭＯＳトランジスタｎｍｓｗ１と、ボディｂがＶｅｘｔに接続されたＰＭＯＳトランジスタｐｍｓｗ１となっている。
【００７８】
それぞれのトランジスタにおけるゲート幅Ｗを比較すると、ｎｍｓｗ０＜ｐｍｓｗ０、ｎｍｓｗ１＜ｐｍｓｗ１、ｎｍｓｗ０＜ｎｍｓｗ１、ｐｍｓｗ０＜ｐｍｓｗ１となる。また、ＮＭＯＳトランジスタｎｍｓｗ０，ｎｍｓｗ１では、前述したように、ＰＭＯＳトランジスタｐｍｓｗ０，ｐｍｓｗ１と異なりゲート電圧のバイアス依存性が発生する。更に、ボディが固定電圧となったｎｍｓｗ１，ｐｍｓｗ１の構成では、ボディとソースが接続されたｎｍｓｗ０，ｐｍｓｗ０の構成と異なりボディ電圧のバイアス依存性が発生する。
【００７９】
図１３は、図４の半導体装置において、そのレギュレータ回路の構成の一例を示す回路図である。図１４は、図４の半導体装置において、そのスタンバイレギュレータ回路の構成の一例を示す回路図である。
【００８０】
図１３のレギュレータ回路ＶＲＥＧは、外部電源電圧Ｖｅｘｔを降圧して内部電源電圧Ｖｉｎｔを供給する回路である。その構成は、アンプ回路Ａｍｐｎ５００とＰＭＯＳトランジスタｐｍ５００と電流源ｉ５００からなる一般的な構成に加えて、前述したような出力ショート信号ＳｈｏｒｔによってＶＲＥＧの出力ＶｉｎｔをＧＮＤに接続するＮＭＯＳトランジスタｎｍ５００が設けられている。アンプ回路Ａｍｐｎ５００の出力は、ＰＭＯＳトランジスタｐｍ５００のゲートに接続され、Ａｍｐｎ５００の一方の入力には、リファレンス電圧Ｖｒｅｆが入力され、他方の入力は、ｐｍ５００のドレイン（Ｖｉｎｔ）からフィードバックされている。
【００８１】
なお、レギュレータ回路ＶＲＥＧをオフにする際は、例えば、出力ショート信号Ｓｈｏｒｔをオフ（‘Ｌ’レベル）とし、Ａｍｐｎ５００を停止してその出力を‘Ｈ’レベル（Ｖｅｘｔ）とし、なおかつ電流源ｉ５５０を遮断してオープン状態にする。これによって、ＶＲＥＧの出力Ｖｉｎｔは、オープンとなる。
【００８２】
一方、遮断されない側に使用されるスタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧは、図１３とほぼ同様の図１４に示すような回路構成となっている。図１３の回路構成との違いは、ショート機能をもつＮＭＯＳトランジスタｎｍ５００が存在しないことである。また、これ以外の図示しない違いとして、アンプ回路Ａｍｐｎ６００と電流源ｉ６００の消費電流が、Ａｍｐｎ５００とｉ５００の消費電流に比べ１桁以上小さく、ＰＭＯＳトランジスタｐｍ６００の駆動能力も、ｐｍ５００の駆動能力に比べて１桁以上小さいことが挙げられる。
【００８３】
図１５は、図４の半導体装置において、その内部電源電圧設定回路の構成の一例を示す回路図である。図１６は、図４の半導体装置において、その基準電圧発生回路の構成の一例を示す回路図である。内部電源電圧設定回路ＶＲＥＦＢＵＦは、前述したＶＲＥＧおよびＳＴＢＹ＿ＶＲＥＧ内のアンプ回路に入力されるリファレンス電圧Ｖｒｅｆを生成する。
【００８４】
このＶＲＥＦＢＵＦは、例えば、図１５に示すように、アンプ回路ＡｍｐｎとＰＭＯＳトランジスタｐｍ１０００と複数の抵抗素子からなる一般的な構成となっている。リファレンス電圧Ｖｒｅｆは、アンプ回路Ａｍｐｎに入力される基準電圧Ｖｂｇｒと抵抗素子の分割比との関係によって設定することができる。そこで、図１５では、この抵抗素子の分割比を任意に設定するための各種回路が設けられている。
【００８５】
基準電圧Ｖｂｇｒは、例えば、図１６に示すようなパイポーラトランジスタのＶｂｅ特性を利用した、いわゆるバンドギャップリファレンスと呼ばれる基準電圧発生回路ＢＧＲによって生成される。これによって発生する基準電圧Ｖｂｇｒは、温度依存性や外部電源電圧Ｖｅｘｔの依存性が小さい例えば１．２Ｖ付近の安定した電圧となる。また、基準電圧発生回路ＢＧＲによって生成される基準電圧Ｖｂｇｒは、その回路構成によって０．６〜１．２Ｖ付近の何れかの電圧を生成することが可能である。
【００８６】
以上、図４の半導体装置の構成例に基づき、その動作や各種詳細回路の説明などを行ったが、以降は、図４の構成の変形例について、主な相違点に着目して説明する。
【００８７】
図１７は、本発明の一実施の形態による半導体装置において、その構成の他の一例を示すブロック図である。図１７に示す半導体装置では、図４の構成例に加えて不揮発性メモリＮＶＭが搭載されている。不揮発性メモリＮＶＭは、通常動作モードにおいて自己消費電流が大きいため、内部電源Ｖｉｎｔ０及びＶｉｎｔ１にそれぞれレギュレータ回路ＶＲＥＧ０及びＶＲＥＧ１を設け、ＣＰＵ、ＲＡＭおよびＮＶＭに電流を供給している。
【００８８】
ＮＶＭは、Ｖｉｎｔ１に接続され、ＲＡＭおよびＣＰＵは、Ｖｉｎｔ０に接続される。Ｖｉｎｔ１は、ＶＲＥＧ１やＳＷ０のオフなどによって電源遮断が可能となっている。ＮＶＭは、スタンバイモードにおいても自己消費電流が大きいため、この電源遮断によって、消費電流の低減を図ることが可能となる。また、このように両方の内部電源にレギュレータ回路を設け、この両方を用いて電源を供給することで、片方のみから電源を供給する際に起こり得るＳＷ０のオン抵抗に伴う電圧降下を低減できる。
【００８９】
図１８は、図１７の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。図１８においては、図６で述べたようなＯＦＦモード、リセットモードおよび通常動作モードに加えて、スタンバイモード１（ＳＴＡＮＤＢＹ１）とスタンバイモード２（ＳＴＡＮＤＢＹ２）を備えたものとなっている。スタンバイモード１は、クロック信号が停止した状態で、ＳＴＢＹ＿ＶＲＥＧのみによってＣＰＵおよびＲＡＭに電源が供給されている状態である。この際、ＮＶＭの内部電源Ｖｉｎｔ１は、ＳＷ０のオフによりＳＴＢＹ＿ＶＲＥＧと分離され、オープン（Ｈｉｚ）となっている。
【００９０】
一方、スタンバイモード２は、スタンバイモード１に対して、ＮＶＭの内部電源Ｖｉｎｔ１をＶＲＥＧ１の出力ショート機能によってＧＮＤとした状態である。スタンバイモード１よりもスタンバイモード２の方が、より自己消費電流を低減できる。なお、リセットモードにおけるＮＶＭの読み出し（Ｒｅａｄ）は、例えば、ＮＶＭの読み出しデータを用いて各種回路の初期設定を行うためのものである。
【００９１】
図１９は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図１９に示す半導体装置は、図１７において内部電源Ｖｉｎｔ０にＣＰＵとＲＡＭを接続した構成から、ＣＰＵとＲＡＭをそれぞれ別の内部電源に分離した構成となっている。したがって、３系統の内部電源Ｖｉｎｔ０，Ｖｉｎｔ１，Ｖｉｎｔ２を備え、電源スイッチＳＷ１が追加されている。
【００９２】
図１９では、Ｖｉｎｔ０にＲＡＭが接続され、Ｖｉｎｔ１にＣＰＵが接続され、Ｖｉｎｔ２にＮＶＭが接続される。また、ＳＴＢＹ＿ＲＥＧがＶｉｎｔ０に接続され、ＶＲＥＧ１がＶｉｎｔ１に接続され、ＶＲＥＧ２がＶｉｎｔ２に接続される。そして、Ｖｉｎｔ０とＶｉｎｔ１の間にはＳＷ０が設けられ、Ｖｉｎｔ１とＶｉｎｔ２の間にはＳＷ１が設けられる。なお、ＳＷ１は、Ｖｉｎｔ０とＶｉｎｔ２の間に設けることも可能である。
【００９３】
このような構成において、Ｖｉｎｔ１およびＶｉｎｔ２は、対応するレギュレータ回路の停止や電源スイッチの設定によって個別に電源遮断することが可能である。したがって、Ｖｉｎｔ１に対応して内部電圧判定回路ＶＩＮＴＤＥＴ１が設けられ、Ｖｉｎｔ２に対応して内部電圧判定回路ＶＩＮＴＤＥＴ２が設けられる。
【００９４】
図２０は、図１９の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。図２０においては、図６で述べたようなＯＦＦモード、リセットモードおよび通常動作モードに加えて、スタンバイモード（ＳＴＡＮＤＢＹ）とスタンバイモード１（ＳＴＡＮＤＢＹ１）とＲＡＭ保持モード（ＲＡＭ＿ＨＯＬＤ）を備えたものとなっている。
【００９５】
スタンバイモードは、図６と同様に、クロック信号が停止した状態で、ＳＴＢＹ＿ＶＲＥＧのみによってＣＰＵ、ＲＡＭおよびＮＶＭに電源が供給されている状態である。スタンバイモード１は、クロック信号が停止した状態で、ＳＴＢＹ＿ＶＲＥＧのみによってＣＰＵおよびＲＡＭに電源が供給され、ＳＷ１のオフによってＮＶＭの電源Ｖｉｎｔ２がオープン（Ｈｉｚ）となっている状態である。ＲＡＭ保持モードは、図６と同様に、クロック信号が停止した状態で、ＳＴＢＹ＿ＶＲＥＧによってＲＡＭのみに電源が供給された状態である。この際、ＣＰＵの内部電源Ｖｉｎｔ１およびＮＶＭの内部電源Ｖｉｎｔ２は、ＳＷ０およびＳＷ１のオフによりＳＴＢＹ＿ＶＲＥＧと分離され、なおかつＶＲＥＧ１およびＶＲＥＧ２の出力ショート機能によってＧＮＤの状態となっている。
【００９６】
図２１は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図２１に示す半導体装置は、３系統の内部電源Ｖｉｎｔ０，Ｖｉｎｔ１，Ｖｉｎｔ２を備え、Ｖｉｎｔ０にアップシフタＬＵが接続され、Ｖｉｎｔ１にＣＰＵが接続され、Ｖｉｎｔ２にＲＡＭが接続されている。また、スタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧ０がＶｉｎｔ０に接続され、レギュレータ回路ＶＲＥＧがＶｉｎｔ１に接続され、スタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧ１がＶｉｎｔ２に接続される。Ｖｉｎｔ０とＶｉｎｔ１の間にはＳＷ０が設けられ、Ｖｉｎｔ１とＶｉｎｔ２の間にはＳＷ１が設けられる。なお、ここでは、ＳＴＢＹ＿ＶＲＥＧ１とＶＲＥＧに出力ショート機能が備わっているものとする。
【００９７】
図２２は、図２１の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。図２２においては、図６で述べたようなＯＦＦモード、リセットモードおよび通常動作モードに加えて、スタンバイモード（ＳＴＡＮＤＢＹ）とＲＡＭ保持モード（ＲＡＭ＿ＨＯＬＤ）とＬＵ保持モード（ＬＵ＿ＨＯＬＤ）を備えたものとなっている。
【００９８】
スタンバイモードは、クロック信号が停止した状態で、２つのスタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧ０，１によって、ＣＰＵ、ＲＡＭおよびＬＵに電源が供給されている状態である。ＲＡＭ保持モードは、クロック信号が停止した状態で、２つのスタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧ０，１によって、ＲＡＭおよびＬＵに電源が供給されている状態である。この際に、ＣＰＵの内部電源Ｖｉｎｔ１は、ＳＷ０およびＳＷ１のオフによってＳＴＢＹ＿ＶＲＥＧ０，１と分離され、なおかつＶＲＥＧの出力ショート機能によってＧＮＤの状態となっている。つまり、内部電源Ｖｉｎｔは電源遮断された状態となっている。
【００９９】
ＬＵ保持モードは、クロック信号が停止した状態で、ＳＴＢＹ＿ＶＲＥＧ０によって、ＬＵのみに電源が供給されている状態である。この際に、ＣＰＵの内部電源Ｖｉｎｔ１やＲＡＭの内部電源Ｖｉｎｔ２は、ＳＷ０のオフに加え、ＶＲＥＧおよびＳＴＢＹ＿ＶＲＥＧ１の出力ショート機能によってＧＮＤの状態となっている。このようなＬＵ保持モードでは、ＲＡＭのデータ保持も行わずに、アップシフタＬＵの状態保持、またはそれに加えてＩ／Ｏの状態保持のみを行う。アップシフタＬＵの状態保持は、電源制御回路ＰＷＲ＿ＣＴＬが誤動作しないために必要となっている。ここで仮に、ＬＵに信号入力を行うＣＰＵの電源が遮断された場合でも、ＬＵに電源が供給されていれば、ＬＵ内部のラッチ機能によって状態保持が可能である。また、Ｉ／Ｏも、Ｖｅｘｔが供給されている限り、その内部のラッチ機能を制御信号ｉｏｃｔｒｌによって動作させることで状態保持が可能となっている。
【０１００】
図２３は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図２３に示す半導体装置は、図４の半導体装置と比べて、その内部電圧判定回路ＶＩＮＴＤＥＴの構成例（図１０参照）が異なったものとなっている。すなわち、図２３の内部電圧判定回路ＶＩＮＴＤＥＴ２は、基準電圧発生回路ＢＧＲからの出力電圧Ｖｂｇｒが入力され、このＶｂｇｒを用いて内部電源Ｖｉｎｔ１の電圧判定を行う機能を備えている。このような機能は、具体的には、例えば図２４に示すような回路で実現できる。なお、内部電圧判定回路ＶＩＮＤＥＴ２に入力される判定用の電圧は基準電圧発生回路ＢＧＲの出力電圧Ｖｂｇｒに限られることなく、内部電源電圧設定回路ＶＲＥＦＢＵＦの出力電圧Ｖｒｅｆを分圧した電圧であっても、外部から図示しない端子を介して入力される外部入力判定用電圧であってもよい。
【０１０１】
図２４は、図２３の半導体装置において、その内部電圧判定回路の構成の一例を示す回路図である。図２４の内部電圧判定回路ＶＩＮＴＤＥＴ２は、外部電源電圧Ｖｅｘｔによって動作し、２つの入力端子ｉｎｎ，ｉｎｍの電圧比較を行うコンパレータ回路ＣＯＭＰと、この比較結果を出力するバッファとしてのインバータ回路を備えている。また、ＣＯＭＰは、ＭＯＳトランジスタや電流源からなる差動アンプ回路で構成されている。このような構成において、電圧判定レベルは任意に設定可能であるが、例えば、入力ｉｎｎにＶｂｇｒを入力し、入力ｉｎｍにｖｉｎｔｄｉ（Ｖｉｎｔ１）を接続した場合、Ｖｉｎｔ１がＶｂｇｒの電圧レベルを横切る時点で遮断・復帰の判定が可能である。
【０１０２】
図２５は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図２５に示す半導体装置は、図２３の構成に対して、外部電圧判定回路ＶＥＸＴＤＥＴを追加したものである。外部電圧判定回路ＶＥＸＴＤＥＴは、外部電源電圧Ｖｅｘｔが低下し始めた時、その低下によってチップが誤動作する前に、パワーオンリセット回路ＰＯＮＲＳＴ等を強制的に初期化させる目的で搭載するものである。このような構成は、例えばバッテリで駆動されるチップにおいて特に有益な構成となる。
【０１０３】
図２６は、図２５の半導体装置において、その外部電圧判定回路の構成の一例を示す回路図である。図２６の外部電圧判定回路ＶＥＸＴＤＥＴは、２つの入力端子の電圧比較を行うコンパレータ回路ＣＯＭＰと、この比較結果を出力するバッファとしてのインバータ回路を備えている。コンパレータ回路ＣＯＭＰの一方の入力には、Ｖｂｇｒが印加され、他方の入力には、ｖｅｘｔｄｉ（Ｖｅｘｔ）の電圧を例えば１／２等に分圧したものが印加される。
【０１０４】
図２７は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図２７に示す半導体装置は、図４の半導体装置と比べて、電源スイッチＳＷ０が存在せず、Ｖｉｎｔ０とＶｉｎｔ１が完全に分離された構成となっている。そして、Ｖｉｎｔ０には、レギュレータ回路ＶＲＥＧ０およびスタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧ０が接続され、Ｖｉｎｔ１には、レギュレータ回路ＶＲＥＧ１およびスタンバイレギュレータ回路ＳＴＢＹ＿ＶＲＥＧ１が接続されている。Ｖｉｎｔ１の電源遮断を行う際は、ＶＲＥＧ１の出力ショート機能を用いることになる。一方、Ｖｉｎｔ０は電源遮断が行われないため、Ｖｉｎｔ０に接続されたＶＲＥＧ０は必ずしも出力ショート機能を備える必要はない。
【０１０５】
このような構成においては、例えばＶｉｎｔ０とＶｉｎｔ１をそれぞれ異なる内部電源電圧の値にすることもできる。また、Ｖｉｎｔ１に接続された内部電圧判定回路ＶＩＮＴＤＥＴは、Ｖｉｎｔ１の電源遮断時および復帰時に用いられるだけでなく、例えば外部電源投入時に用いることも可能である。すなわち、外部電源投入時、ＰＯＮＲＳＴによってＶｅｘｔとＶｉｎｔ０を判定し、ＶＩＮＴＤＥＴによってＶｉｎｔ１を判定し、この２つの判定結果のＡＮＤ演算によって、外部および内部電源立ち上げの完了とすればよい。
【０１０６】
図２８は、図２７の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。図２８においては、ＯＦＦモード、リセットモードおよび通常動作モードに加えて、スタンバイモード（ＳＴＡＮＤＢＹ）とＲＡＭ保持モード（ＲＡＭ＿ＨＯＬＤ）を備えている。スタンバイモードでは、クロック信号やＶＲＥＧ０およびＶＲＥＧ１が停止され、ＳＴＢＹ＿ＶＲＥＧ０およびＳＴＢＹ＿ＶＲＥＧ１によってＲＡＭおよびＣＰＵに電源供給を行う。ＲＡＭ保持モードでは、スタンバイモードから更に、ＳＴＢＹ＿ＶＲＥＧ１が停止され、なおかつＶＲＥＧ１の出力ショート機能を用いることによって、Ｖｉｎｔ１が接地電位ＧＮＤと同電位の状態となり、ＣＰＵが停止される。
【０１０７】
図２９は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図２９に示す半導体装置は、図４の半導体装置と比べて、パワーオンリセット回路ＰＯＮＲＳＴを設けず、チップの外部から入力されるリセット信号ｒｅｓｅｔ０によってリセット期間が規定される構成となっている。この構成においては、ＰＯＮＲＳＴがないため、ｒｅｓｅｔ０によるリセット期間の確保に十分注意が必要となる。なお、Ｖｉｎｔ１の電源遮断時および復帰時は、図４と同様にＶｉｎｔ１に接続された内部電圧判定回路ＶＩＮＴＤＥＴの検出信号を用いてシーケンス制御を行う。
【０１０８】
図３０は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図３０の半導体装置は、レギュレータ回路を搭載せず、チップの外部より、外部電源Ｖｅｘｔと、保持される内部電源Ｖｉｎｔ０と、電源遮断される内部電源Ｖｉｎｔ１が供給されている。また、パワーオンリセット回路ＰＯＮＲＳＴも搭載しておらず、チップの外部よりＶｅｘｔレベルのリセット信号ｒｅｓｅｔ０を入力することで、ＣＰＵ及びＲＡＭ等のリセットを行なう必要がある。
【０１０９】
このような構成において、Ｖｉｎｔ１の電源遮断および復帰は、外部からの電源供給のオフおよびオンによって制御される。そして、復帰時には、Ｖｉｎｔ１に接続された内部電圧判定回路ＶＩＮＴＤＥＴが、外部からＶｉｎｔ１に供給された電源電圧レベルを検出することで、Ｖｉｎｔ１に接続されたＣＰＵ等の動作を復帰させる。
【０１１０】
図３１は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図３１の半導体装置は、内部電源Ｖｉｎｔ０がチップ外部より供給され、内部電源Ｖｉｎｔ１がＶｉｎｔ０より電源スイッチＳＷ０を介して供給される。このような構成において、Ｖｉｎｔ１は、ＳＷ０のオフによって電源遮断され、ＳＷ０のオンによって復帰する。なお、チップ外部から供給する内部電源Ｖｉｎｔ０には、このＳＷ０のオンに伴うＶｉｎｔ０の電圧変動を十分吸収可能な程度の電流供給能力が要求される。Ｖｉｎｔ１が復帰する際は、Ｖｉｎｔ１に接続された内部電圧判定回路ＶＩＮＴＤＥＴによって電圧レベルが検出され、その検出信号に基づいて、Ｖｉｎｔ１に接続されたＣＰＵ等の動作が復帰する。
【０１１１】
図３２は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図３２に示す半導体装置は、図３０の半導体装置と比べて、パワーオンリセット回路ＰＯＮＲＳＴが搭載され、更に、Ｖｉｎｔ０とＶｉｎｔ１の間に電源スイッチＳＷ０を設けた構成となっている。電源投入時には、ＳＷ０がオンになるように設計されているため、ＰＯＮＲＳＴは、Ｖｉｎｔ０及びＶｉｎｔ１の両方の電圧レベルを検出してリセット信号を生成する。また、Ｖｉｎｔ１の復帰時は、Ｖｉｎｔ１に接続された内部電圧判定回路ＶＩＮＴＤＥＴよって電圧レベルが検出され、その検出信号に基づいて、Ｖｉｎｔ１に接続されたＣＰＵ等の動作が復帰し、更にＳＷ０がオンに駆動される。
【０１１２】
図３３は、本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。図３３に示す半導体装置は、図３１の半導体装置と比べて、外部電源Ｖｅｘｔおよび内部電源Ｖｉｎｔ０にパワーオンリセット回路ＰＯＮＲＳＴが接続された構成となっている。この場合、図３１の説明と同様に、Ｖｉｎｔ０の電圧変動によるＰＯＮＲＳＴの誤動作などを防止するためにも、外部から供給する内部電源Ｖｉｎｔ０には、十分な供給能力が要求される。
【０１１３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１４】
例えば、これまでの説明においては、一つの半導体基板上に形成されるシステムＬＳＩやマイクロコンピュータを例として説明を行ったが、例えば、ＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）などの構成に対しても適用することが可能である。すなわち、例えば、ＣＰＵチップや、ＲＡＭチップや、これらに電源を供給し、かつこれらのチップのイネーブル等を制御するチップなどを設け、このチップ内のＣＰＵチップに対する電源系に電圧判定回路を設けることなども可能である。
【産業上の利用可能性】
【０１１５】
本発明の半導体装置は、特に、電源遮断による省電力モードを備えたシステムＬＳＩまたはマイクロコンピュータなどに適用して有益な技術であり、これに限らず、電源遮断による省電力モードを備えた半導体製品全般に対して適用可能である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一実施の形態による半導体装置において、その構成概要の一例を示すブロック図である。
【図２】図１の半導体装置において、電源遮断時および復帰時のシーケンスの一例を示す説明図である。
【図３】図１の半導体装置において、図２とは異なるシーケンスの一例を示す説明図であり、図３（ａ）、図３（ｂ）には、それぞれ異なるシーケンスの一例が示される。
【図４】本発明の一実施の形態による半導体装置において、その構成の一例を示すブロック図である。
【図５】図４の半導体装置において、それが備える内部モードの一例を示すモード遷移図である。
【図６】図４の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。
【図７】図４の半導体装置において、その動作の一例を示す波形図である。
【図８】図７の動作の中から、電源遮断時および復帰時の動作の一例のみを抽出した波形図である。
【図９】図４の半導体装置において、そのパワーオンリセット回路の構成の一例を示す回路図である。
【図１０】図４の半導体装置において、その内部電圧判定回路の構成の一例を示す回路図である。
【図１１】図４の半導体装置において、その電源スイッチの構成の一例を示す回路図である。
【図１２】図４の半導体装置において、その電源スイッチの各種構成例を比較した説明図である。
【図１３】図４の半導体装置において、そのレギュレータ回路の構成の一例を示す回路図である。
【図１４】図４の半導体装置において、そのスタンバイレギュレータ回路の構成の一例を示す回路図である。
【図１５】図４の半導体装置において、その内部電源電圧設定回路の構成の一例を示す回路図である。
【図１６】図４の半導体装置において、その基準電圧発生回路の構成の一例を示す回路図である。
【図１７】本発明の一実施の形態による半導体装置において、その構成の他の一例を示すブロック図である。
【図１８】図１７の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。
【図１９】本発明の一実施の形態の半導体装置において、その構成の更に他の一例を示すブロック図である。
【図２０】図１９の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。
【図２１】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図２２】図２１の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。
【図２３】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図２４】図２３の半導体装置において、その内部電圧判定回路の構成の一例を示す回路図である。
【図２５】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図２６】図２５の半導体装置において、その外部電圧判定回路の構成の一例を示す回路図である。
【図２７】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図２８】図２７の半導体装置において、それが備える各内部モードと各内部回路の動作状態との対応関係の一例を示す表である。
【図２９】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図３０】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図３１】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図３２】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図３３】本発明の一実施の形態による半導体装置において、その構成の更に他の一例を示すブロック図である。
【図３４】図４の半導体装置において、そのパワーオンリセット回路の他の構成の一例を示す回路図である。
【図３５】本発明の前提として検討した半導体装置において、その構成概略の一例を示すブロック図である。
【符号の説明】
【０１１７】
Ｖｅｘｔ  外部電源
Ｖｉｎｔ，Ｖｉｎｔ０，Ｖｉｎｔ１，Ｖｉｎｔ２  内部電源
ＧＮＤ  接地電位
ＳＷ，ＳＷ０〜２  電源スイッチ
ＢＬＫ０，ＢＬＫ１  回路ブロック
ＶＩＮＴＤＥＴ，ＶＩＮＴＤＥＴ１，ＶＩＮＴＤＥＴ２  内部電圧判定回路
ＶＥＸＴＤＥＴ  外部電圧判定回路
ＶＲＥＧ，ＶＲＥＧ０，ＶＲＥＧ１  レギュレータ回路
ＳＴＢＹ＿ＶＲＥＧ，ＳＴＢＹ＿ＶＲＥＧ０，ＳＴＢＹ＿ＶＲＥＧ１  スタンバイレギュレータ回路
ＮＶＭ  不揮発性メモリ
Ｓｈｏｒｔ  出力ショート信号
ＥＮ，ｅｎｒｅｇ，ｅｎｃｐｕ，ｅｎｓｒｅｇ，ｅｎｒａｍ，ｅｎｎｖｍ  イネーブル信号
ｉｏｃｔｒｌ，ｐｗｃｔｒｌｅ，ｐｗｃｔｒｌｉ  制御信号
ｖｉｎｔｄｉ，ｖｅｘｔｄｉ，ｉｎｎ，ｉｎｍ  入力信号
ｖｉｎｔｄｏ  検出信号
ｖｅｘｔｒｓｔ，ｖｉｎｔｒｓｔ  パワーオンリセット信号
Ｖｂｇｒ  基準電圧
Ｖｒｅｆ  リファレンス電圧
Ｉ／Ｏ  入出力インタフェース回路
ＬＵ，ＬＵ０，ＬＵ１，ＬＵ＿Ｒ，ＬＵ＿Ｒ２  アップシフタ
ＣＰＵ  中央演算処理装置
ＲＡＭ  揮発性メモリ
ＢＧＲ  基準電圧発生回路
ＰＯＮＲＳＴ  パワーオンリセット回路
ＶＲＥＦＢＵＦ  内部電源電圧設定回路
ＰＷＲ＿ＣＴＬ  電源制御回路
ＲＯＳＣ＿Ｖｅｘｔ，ＲＯＳＣ＿Ｖｉｎｔ  リングオシレータ
ＣＰ＿Ｖｅｘｔ，ＣＰ＿Ｖｉｎｔ  チャージポンプ回路
ＬＯＧＩＣ＿Ｖｅｘｔ  ロジック回路
ｐｍ０〜１０００，ｐｍｓｗ０，ｐｍｓｗ１  ＰＭＯＳトランジスタ
ｎｍ０〜７９０，ｎｍｓｗ０，ｎｍｓｗ１  ＮＭＯＳトランジスタ
ｉｎｖ０〜１２５  インバータ回路
ｃ１０〜１４２  コンデンサ
ｎａｎｄ１〜１００  ＮＡＮＤ回路
ｒｅｓｌｖｓ  自己リセット信号
ｒｅｓｅｔ０  リセット信号
Ａｍｐｎ，Ａｍｐｎ５００，Ａｍｐｎ６００，Ａｍｐｐｄ  アンプ回路
ｉ２００，ｉ５００，ｉ６００  電流源
ｖｓｅｔ０，ｖｓｅｔ１  設定信号
Ｒ１〜Ｒ５００  抵抗
ｐｎｐ０〜ｍ  バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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