(57)【要約】【課題】電源電圧や温度の変動等のノイズの影響を受けることなく、低消費電力で、必要に応じた遅延時間および周波数を有する出力信号を得る。【解決手段】第１の制御信号ＣＬＫ−Ａを受け、それぞれが第２の制御信号ＣＬＫ−Ｂを受ける直列接続された複数の第１のゲート回路ＵＡを備え、前記第２の制御信号の切り替わり点までの第１の時間だけ前記第１の制御信号を第１の方向Ｄ１に伝播する第１のゲート列ＣＡと、直列接続された複数の第２のゲート回路ＵＢを備え、前記第１の方向とは逆の第２の方向Ｄ２に信号を伝播し、前記第１のゲート列からの出力信号を受け、前記第１の時間に対応する第２の時間を生成する第２のゲート列ＣＢと、を具備するように構成する。【選択図】図２９
2006279989.tif 000002
【特許請求の範囲】
【請求項１】
第１の制御信号を受け、それぞれが第２の制御信号を受ける直列接続された複数の第１のゲート回路を備え、前記第２の制御信号の切り替わり点までの第１の時間だけ前記第１の制御信号を第１の方向に伝播する第１のゲート列と、
直列接続された複数の第２のゲート回路を備え、前記第１の方向とは逆の第２の方向に信号を伝播し、前記第１のゲート列からの出力信号を受け、前記第１の時間に対応する第２の時間を生成する第２のゲート列と、を具備することを特徴とする遅延回路。
【請求項２】
前記第１のゲート列からの出力信号は、メモリまたはレジスタに格納されることを特徴とする請求項１の遅延回路。
【請求項３】
前記メモリまたはレジスタに格納された出力信号は、所定のクロック・サイクルに従って更新されることを特徴とする請求項２の遅延回路。
【請求項４】
前記各第１のゲート回路は、インバータを備えることを特徴とする請求項１の遅延回路。
【請求項５】
前記第１のゲート回路の数は、前記第２のゲート回路の数と同じであることを特徴とする請求項１の遅延回路。
【請求項６】
前記第１の時間は、前記第２の時間に等しいことを特徴とする請求項１の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はタイミング制御回路および遅延回路に関し、特に、電子回路中の信号の位相を変更してタイミングの制御を行う遅延回路に関する。
【０００２】
近年、例えば、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、例えば、インターフェース部分も高速化する必要がある。そして、使用する制御信号の周期に応じて該制御信号のタイミングを適切に制御するようにしたタイミング制御回路の提供が要望されている。
【背景技術】
【０００３】
従来、例えば、同期式メモリにおけるクロック・アクセス時間（メモリにおける最高速個所の例）は、主に、入力バッファの遅延，長配線による配線遅延，および，出力バッファの遅延等の遅延時間により規定されている。そして、これらの遅延時間は、チップサイズを小さくしたり、或いは、トランジスタ特性を大きく改善しない限り短縮化できないものであるため、例えば、同期式メモリを高速化することが困難となっている。
【０００４】
ところで、近年のＬＳＩのチップサイズは大型化する一方であり、長配線による配線遅延だけで１ｎsec.以上となることが多く、その結果、メモリに限らずクロック・アクセス時間を５ｎsec.以下にすることができないＬＳＩが増えてきているのが実情である。このことは、クロック・アクセスを連続させる場合を考慮すると、１００ＭＨｚ程度の動作周波数が限界となることを意味している。
【０００５】
一方、パイプ・ライン構成やパラレル−シリアル変換を行うことにより、チップ内部での信号の切り替わり周波数は、非常に高速化することが可能となり、出力回路がチップ内部の特性に追いつかなくなって来ている。
【０００６】
図２２は従来のタイミング制御回路の一例を説明するための図であり、同図(a) は、例えば、クロック・アクセス時間を規定している入力バッファ（入力バッファによる遅延),配線遅延, および, 出力バッファ（出力バッファによる遅延) を示している。具体的に、例えば、同期式メモリにおいては、クロック入力ＩＮに供給されたクロック信号ＣＬＫが立ち上がると（図２２(c),(d) 参照）、所定のクロック・アクセス時間後に、出力ＯＵＴからデータが出力されるようになっている（図２２(b) 参照）。
【０００７】
そして、近年、使用される外部クロックＣＬＫが図２２(c) に示すような外部クロックから、同図(d) に示すような高速な外部クロックに変化すると、１クロック・サイクル時間経過した後でないと、出力が確定しない場合も生じることにもなってしまう。
【０００８】
図２３はタイミング制御回路が適用される回路構成の一例を概略的に示すブロック図である。同図において、参照符号221 はクロックバッファ,222,223,224はＬＳＩ（機能ブロック),そして,225,226,227はレジスタを示している。
【０００９】
図２３に示す回路では、各ＬＳＩ222,223,224 の出力に設けられたレジスタ225,226,227 に対し、クロックバッファ221 を介してクロックＣＬＫが供給され、各ＬＳＩによりそれぞれ処理されたデータが１サイクル・タイム毎に出力されるようになっている。すなわち、ＬＳＩ222 の入力ＩＮに供給されたクロックから３サイクル・タイム後に、所定の処理が行われたデータが出力ＯＵＴから送出されるようになっている。ここで、ＬＳＩ222,223,224 としては、１つのチップにおける機能ブロック（内部回路）であってもよい。また、タイミング制御回路は、クロックバッファ221 内に設けられるか、或いは、各ＬＳＩ222,223,224 において設けられることになる。
【００１０】
このように、タイング制御回路は、複数のＬＳＩで構成された様々な電子回路、或いは、複数の機能ブロック（内部回路）で構成された様々なチップに対して適用することができる。
【００１１】
図２４は従来のタイミング制御回路の他の例を説明するための図であり、パイプライン方式を適用した回路に対するタイミング制御回路を示している。
【００１２】
図２４に示すパイプライン方式を適用したタイミング制御回路では、各パイプライン処理において、３サイクル前のクロックによりクロック・アクセスを開始して入力バッファによる遅延，配線遅延, および, 出力バッファによる遅延を吸収し、クロック・アクセス時間と３サイクルのクロック・サイクル時間とを同期させて使用するようになっている。すなわち、１サイクル以上前のクロックによりクロック・アクセスを開始することにより、内部の伝達時間に余裕を持たせて動作させるようになっている。
【００１３】
しかしながら、１サイクル以上前（例えば、３サイクル前）のクロックによりクロック・アクセスを開始するように構成した場合、外部クロックＣＬＫの周波数を変えると、出力確定時間に関するスペックを満たさなくなってしまう。すなわち、通常、外部クロックの立ち上がるタイミングの前後一定時間は出力を確定する必要があるが、外部クロックＣＬＫの周波数を変えると、クロック・サイクルと出力確定のタイミングとの同期がずれてしまい正確な動作を行うことができないことになる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述した問題を解決するためには、クロック・サイクル時間に応じて遅延時間が可変なディレイ回路（遅延回路：タイミング制御回路）、或いは、｛（クロック・サイクル時間）×２−（クロック・アクセス時間）−１／２出力確定時間｝分だけクロックの位相をずらす回路（タイミング制御回路）が必要となる。しかしながら、単純なゲート列による遅延回路では、上記のような遅延時間を生成することはできない。また、このような回路として、ＰＬＬ（Phase-Locked Loop)回路が知られているが、アナログ回路であるため電源ノイズに弱く、さらに、回路規模が大きくなると共に、消費電流が大きくなる等の問題があり実用的ではない。
【００１５】
本発明は、電源電圧や温度の変動等のノイズの影響を受けることなく、低消費電力で、必要に応じた遅延時間および周波数を有する出力信号を得ることができる遅延回路の提供を目的とする。
【課題を解決するための手段】
【００１６】
本発明によれば、第１の制御信号を受け、それぞれが第２の制御信号を受ける直列接続された複数の第１のゲート回路を備え、前記第２の制御信号の切り替わり点までの第１の時間だけ前記第１の制御信号を第１の方向に伝播する第１のゲート列と、直列接続された複数の第２のゲート回路を備え、前記第１の方向とは逆の第２の方向に信号を伝播し、前記第１のゲート列からの出力信号を受け、前記第１の時間に対応する第２の時間を生成する第２のゲート列と、を具備することを特徴とする遅延回路が提供される。
【発明の効果】
【００１７】
本発明によれば、電源電圧や温度の変動等のノイズの影響を受けることなく、低消費電力で、必要に応じた遅延時間および周波数を有する出力信号を得ることが可能な遅延回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明に係るタイミング制御回路の原理構成を示す図である。
上述の従来技術において述べたように、遅延時間を｛（クロック・サイクル時間）×２−（クロック・アクセス時間）−１／２出力確定時間｝に設定することは、単純なゲート列による遅延回路では困難である。
【００１９】
そこで、本発明では、図１に示すように、第１の信号および第２の信号の切り替わり時間差τ１をτ２の個所で再現するようになっている。尚、説明を簡略化するために、出力のタイミングをクロックの立ち上がりと同時にする場合を想定して説明する。
【００２０】
出力確定時間を得るために、出力の切り替わりは２クロック・サイクルよりも早くする必要があるが、上記の時間配分で２回目の入力バッファの遅延時間を省けばその分だけ出力の切り替わりを早くすることができる。さらに、１回目の出力バッファの遅延時間を大きくした場合にも、その分だけ出力の切り替わりを早くすることができる。
【００２１】
このように、２つの信号の切り替わりの時間差を再現する回路を実現することにより、耐ノイズ性能および消費電力の面で問題のあるＰＬＬを用いることなく、使用する制御信号の周期に応じて該制御信号のタイミングを適切に制御するようにしたタイミング制御回路を構成することができる。
【００２２】
例えば、この使用する制御信号の周期に応じて該制御信号のタイミングを適切に制御することのできる本発明のタイミング制御回路を利用することにより、任意のクロック周波数に対して以前のクロックを利用してクロック・アクセスを出力することができ、回路の動作周波数を引き上げることが可能となる。
【００２３】
また、本発明遅延回路によれば、第１の変換回路により第１の入力信号および第２の入力信号が切り替わる第１の切り替わり時間差を対応する第１のゲート段数情報に変換し、第２の変換回路により第１のゲート段数情報に応じて決められる第２のゲート段数情報を第２の切り替わり時間差に変換し、そして、第２の変換回路に入力される第３の入力信号が第２の切り替わり時間差だけ遅延して出力される。第１の変換回路は、第１のユニット回路を少なくとも２個以上規則的に繰り返すアレー構造を持ち，該第１の入力信号を該第１のユニット回路のアレー内において、第１の方向に伝播させるようになっている。また、第２の変換回路は、第１のユニット回路の１段当たりの遅延時間を再現する第２のユニットの回路を少なくとも２個以上規則的に繰り返すアレー構造を持ち，第３の入力信号を該第２の変換回路において，第１の方向とは逆向きの第２の方向に伝播させるようになっている。
【００２４】
上記構成を有する本発明の遅延回路によれば、電源電圧や温度の変動等のノイズの影響を受けることなく、低消費電力で、必要に応じた遅延時間および周波数を有する出力信号を得ることができる。
【実施例】
【００２５】
以下、添付図面を参照して本発明に係る遅延回路の各実施例をタイミング制御回路と共に説明する。
【００２６】
図２は本発明のタイミング制御回路の第１実施例を説明するための図である。同図において、参照符号１は入力バッファ回路（遅延時間：ＩＢ−１),２は遅延回路（遅延時間：ＩＢ−２),そして，３は後述する２つの信号の切り替わり時間差（τ）を２倍にする時間差伸長回路（遅延時間：Ｑ）を示している。
【００２７】
入力バッファ回路１には、クロック信号（制御信号）ＣＬＫが入力され、また、遅延回路２は、入力バッファ回路１とほぼ同じ遅延時間を有している。図２に示されるように、入力バッファ回路１および遅延回路２を介して出力される遅延時間(IB-1)＋(IB-2)を有するクロック信号が第１の信号Ａとなり、また、入力バッファ回路１による遅延時間(IB-1)を有するクロック信号が内部クロック信号Ｃ（第２の信号）となり、さらに、内部クロック信号の周期を２倍にした信号が信号Ｂ（第２の信号）となる。
【００２８】
そして、図２から明らかなように、時間差伸長回路３は、第１の信号Ａの立ち上がりタイミングから信号Ｂの立ち下がりタイミングまで、或いは、第１の信号Ａの立ち上がりタイミングから１サイクル後の内部クロックＣの立ち上がりタイミングまでの２つの信号の切り替わり時間差τを２倍にする遅延時間（Ｑ）を有している。これにより、入力ＩＮに供給される外部クロックＣＬＫと同じ位相で切り替わる出力（位相制御されたクロック信号：ＯＵＴ）を得ることができる。
【００２９】
ここで、時間差伸長回路３は、２つの信号の時間差τを２倍にするものに限定されず、該時間差τをＮ倍（Ｎは２以上の整数）に伸長するように構成してもよい。すなわち、本発明のタイミング制御回路においては、時間差伸長回路３を該時間差伸長回路が有する遅延時間が時間差τのＮ倍となるように構成し、入力ＩＮに供給される外部クロックＣＬＫと同じ位相で切り替わる出力を得るように構成してもよい。
【００３０】
上述した本発明の第１実施例および以下の各実施例は、クロックのサイクル時間に応じて変化する回路の遅延時間を、該クロックに応じてディジタル的に設定するようになっている。これは、クロックに応じて変化する２つの信号の時間差をディジタル的に正確にＮ倍（Ｎは２以上の整数、具体的に、例えば、２倍）する回路（遅延回路：タイミング制御回路）を構成することにより実現され得る。また、上記の本発明の第１実施例および以下の各実施例においては、説明を簡略化するために、出力のタイミングはクロックの立ち上がりと同時にする場合が想定して述べられているが、実際の使用に際しては、出力のタイミングをクロックの立ち上がりがと同時にするタイミングに対して、単に所定のディレイを加えることにより、必要とするタイミングの信号を得ることができる。
【００３１】
図３は本発明のタイミング制御回路の第２実施例を説明するための図であり、本第２実施例において、第２の回路２は、２つの遅延回路２１および２２で構成されている。第１の遅延回路（長配線ディレイ部分）２１は、時間差伸長回路３から出力信号（位相制御されたクロック信号）が次段の回路に供給されるまでの信号伝達部４が有する遅延時間Ｒとほぼ同じ遅延時間を有しており、また、第２の遅延回路２２は、第１実施例における入力バッファ回路１とほぼ同じ遅延時間（ＩＢ−２）を有する遅延回路２に対応するものである。ここで、第２の遅延回路２２は、例えば、信号伝達部４と同様のダミーの配線パターンにより構成され、これにより、第２の遅延回路２２が信号伝達部４が有する遅延時間Ｒに対応する遅延時間Ｐを有するようになっている。
【００３２】
従って、時間差伸長回路３は、入力バッファ回路１，第１の遅延回路２１および第２の遅延回路２２を通過した第１の信号Ａの切り替わりタイミングと、入力バッファ回路１のみを通過した第２の信号Ｂ（Ｃ）の切り替わりタイミングとの時間差τを２倍（Ｎ倍）に伸長してクロック信号ＣＬＫと同じ位相で切り替わる出力を得るようになっている。
【００３３】
図４は本発明のタイミング制御回路の第３実施例を説明するための図であり、本第３実施例において、内部回路（第１の回路１および第２の回路）は、入力バッファ回路１，長配線ディレイ部分２１，出力バッファ回路２３，および，遅延回路２２を備えている。
【００３４】
本第３実施例においては、Ｍサイクル目に入力されたクロック信号（制御信号）ＣＬＫが内部回路（入力バッファ回路１, 長配線ディレイ部分２１，出力バッファ回路２３，および，遅延回路２２）を通過した後の信号Ａ（第１の信号）と、〔Ｍ＋１〕サイクル目に入力されたクロック信号ＣＬＫが内部回路の一部（入力バッファ回路１）のみを通過した後の信号Ｂ（第２の信号）とを時間差伸長回路３に入力するようになっている。この時間差伸長回路３は、前述した第１実施例と同様に、２つの信号の切り替わり時間差（τ）を２倍（Ｎ倍）にするものである。
【００３５】
そして、本第３実施例では、時間差伸長回路の出力が信号伝達部４で遅延されて（遅延時間Ｒ）、出力されるようになっている。尚、長配線ディレイ部分２１が有する遅延時間Ｐは、信号伝達部４における遅延時間Ｒに対応するようになっている。これにより、出力バッファ回路２３が有する遅延時間だけ早いタイミングのクロック信号（内部クロック信号）を出力することができる。
【００３６】
図５は本発明のタイミング制御回路の第４実施例を説明するための図であり、本第４実施例において、内部回路は、入力バッファ回路１，長配線ディレイ部分２１，出力バッファ回路２３，および，遅延回路２４，２２を備えている。そして、時間差伸長回路３からの信号は、長配線ディレイ部分（信号伝達部）４および出力バッファ回路５を介して出力されるようになっている。ここで、長配線ディレイ部分（第１の遅延回路）２１が有する遅延時間Ｐは、長配線ディレイ部分（信号伝達部）４の遅延時間Ｒに対応し、また、出力バッファ回路２３の遅延時間Ｓは、出力バッファ回路５の遅延時間Ｕに対応している。
【００３７】
このように、本第４実施例では、Ｍサイクル目に入力されたクロック信号ＣＬＫが第１の内部回路（入力バッファ回路１, 長配線ディレイ部分２１，出力バッファ回路２３，および，遅延回路２４，２２）を通過した後の第１の信号Ａと、〔Ｍ＋１〕サイクル目に入力されたクロック信号ＣＬＫが第１の内部回路の一部（入力バッファ回路１）のみを通過した後の第２の信号Ｂとを、時間差伸長回路３に入力するようになっている。さらに、時間差伸長回路３の出力を第１の内部回路の所定部分（長配線ディレイ部分２１，出力バッファ回路２３）の遅延時間（Ｐ，Ｓ）とほぼ同じ遅延時間（Ｒ，Ｕ）を有する第２の内部回路（長配線ディレイ部分４，出力バッファ回路５）に通過させ、該第２の内部回路の出力を位相制御された信号とするようになっている。
【００３８】
これにより、遅延回路２４が有する遅延時間Ｔだけ早いタイミングのクロック信号（内部クロック信号）を出力することができる。
【００３９】
図６は本発明のタイミング制御回路の第５実施例を説明するための図であり、上記第４実施例の具体的な適用例を示すものである。
【００４０】
図６に示す本第５実施例は、上記の第４実施例において、遅延時間Ｔを有する遅延回路２４を、所定のタイミングで出力を確定しておくために使用するものである。すなわち、本実施例では、出力が変化するタイミングを遅延回路（出力確定時間設定回路）２４の遅延時間Ｔだけ早くすることにより、クロック信号（制御信号）ＣＬＫの立ち上がり（立ち下がり）タイミングよりも前に出力させ、該クロック信号ＣＬＫの立ち上がり（立ち下がり）タイミングの前後の一定期間において、出力を確定するように構成したものである。これにより、誤ってデータを取り込むことを防止して回路の正確な動作を確保することができる。
【００４１】
図７は本発明のタイミング制御回路の第６実施例を説明するための図であり、上記の各図における信号の関係を示したものである。
【００４２】
すなわち、時間差伸長回路３は、２つの信号の切り替え時間差τを２倍（Ｎ倍）にするものであるが、具体的には、入力バッファ回路１および遅延回路２を介して出力される遅延時間(IB-1)＋(IB-2)を有する第１の信号Ａと、入力バッファ回路１による遅延時間(IB-1)だけを有する信号Ｂ（第２の信号）による切り替え時間差τを２倍にするものである。ここで、信号Ｂは、クロック信号ＣＬＫの２倍の周期を有している。尚、信号Ｂの代わりに、内部クロック信号Ｃ（第２の信号）を使用して切り替え時間差τを規定することもできる。
【００４３】
具体的に、切り替え時間差τは、第１の信号Ａの立ち上がりタイミングから信号Ｂの立ち下がりタイミングまで、或いは、第１の信号Ａの立ち上がりタイミングから１サイクル後の内部クロックＣの立ち上がりタイミングまでの２つの信号の切り替わりの時間に対応している。そして、この切り替え時間差τは、時間差伸長回路３により２倍（Ｎ倍：遅延時間Ｑ）され、その結果、入力ＩＮに供給される外部クロックＣＬＫと同じ位相で切り替わる出力（位相制御されたクロック信号：ＯＵＴ）を得ることができる。
【００４４】
図８〜図１６は本発明のタイミング制御回路の第７実施例〜第１５実施例を説明するための図であり、特に、時間差τを２倍に伸長する時間差伸長回路３、すなわち、所定の遅延時間を２倍（Ｎ倍）にする遅延回路（３）の具体的な構成を示す図である。
【００４５】
図８に示す第７実施例において、参照符号ＡＡは第１のゲート列、ＢＢは第２のゲート列、Ａ１〜Ａｎは第１のゲート列を構成するゲート回路、Ｂ１〜Ｂｎは第１のゲート列を構成するゲート回路、Ｘは第１の制御信号、そして、Ｙは第２の制御信号を示している。
【００４６】
第１のゲート列ＡＡは、第１の方向（ゲート回路Ａ１からＡｎへ向かう方向）に信号を伝播する直列接続された複数のゲート回路Ａ１，Ａ２，Ａ３，…を備え、第１の制御信号Ｘにより第１のゲート列ＡＡの少なくとも一部分の活性化を制御するようになっている。また、第２のゲート列ＢＢは、第１の方向とは逆向きの第２の方向（ゲート回路ＢｍからＢ１へ向かう方向）に信号を伝播する直列接続された複数のゲート回路Ｂ１，Ｂ２，Ｂ３，…を備え、第２の制御信号Ｙにより第２のゲート列ＢＢの少なくとも一部分の活性化を制御するようになっている。
【００４７】
第１の制御信号Ｘは、第１のゲート列ＡＡの各ゲート回路Ａ１〜Ａｎに対して制御信号線ＳＬＡを介して供給される、また、第２の制御信号Ｙは、第２のゲート列ＢＢの各ゲート回路Ｂ１〜Ｂｍに対して制御信号線ＳＬＢを介して供給されるようになっている。
【００４８】
第１のゲート列ＡＡにおけるゲート回路Ａ１，Ａ２，…，Ａn-1 の出力は、第２のゲート列ＢＢにおけるゲート回路Ｂ１，Ｂ２，…，Ｂm-1 の入力に接続されるようになっている。ここで、第１および第２のゲート列における各ゲート回路の入出力の短絡は、全てのゲート回路に対して行わなくともよい。また、図８に示す実施例では、第１のゲート列ＡＡのゲート回路（A1, A2, A3, …, An) および第２のゲート列ＢＢのゲート回路（B1, B2, B3, …, Bm）は、同じ段数（すなわち、ｎ＝ｍ）を有するように構成されている。また、ゲート回路の段数は、３段以上として構成されている。
【００４９】
また、第１の制御信号Ｘおよび第２の制御信号Ｙは同一の基本制御信号（クロック信号ＣＬＫ）から生成され、第１の制御信号Ｘがクロック信号ＣＬＫに対応し、第２の制御信号Ｙが反転レベルのクロック信号ＣＬＫに対応するようになっている。そして、クロック信号ＣＬＫが高レベル“Ｈ”のときに第１のゲート列ＡＡを活性化して第２のゲート列ＢＢを非活性化し、且つ、クロック信号ＣＬＫが低レベル“Ｌ”のときに第１のゲート列ＡＡを非活性化して第２のゲート列ＢＢを活性化するようになっている。
【００５０】
そして、例えば、クロック信号ＣＬＫが高レベル“Ｈ”となって第１のゲート列ＡＡが活性化（第２のゲートＢＢは非活性化）している時間τにおいて、該第１のゲート列ＡＡに入力するデータが“１１０１０”の場合、クロック信号ＣＬＫが低レベル“Ｌ”となると、第２のゲート列ＢＢが活性化（第１のゲートＡＡは非活性化）して入力データを反転したデータ“０１０１１”が時間τで再現され、該第２のゲート列ＢＢから出力されることになる。
【００５１】
図９に示す第８実施例では、制御信号線ＳＬＡおよびＳＬＢは、所定数のゲート回路（例えば、Ａ１〜Ａ３；Ｂ１〜Ｂ３）毎に設けられたインバータ（バッファ回路）ＩＡおよびＩＢを介して各ゲート回路に接続されている。ここで、本実施例においては、バッファ回路がインバータＩＡおよびＩＢにより構成され、このインバータＩＡおよびＩＢを介した制御信号線ＳＬＡおよびＳＬＢは、反対側のゲート列の制御信号線となるように構成されている。ここで、インバータＩＡ，ＩＢの代わりに、正論理の信号を出力するバッファ回路を用いれば、制御信号線を各ゲート列ＡＡ，ＢＢで入れ替える必要はない。
【００５２】
図１０に示す第９実施例では、第１のゲート列ＡＡの最終出力端OUT(AA) を高インピーダンス状態とし、第２のゲート列ＢＢの入力端IN(BB)を低レベルの電位（第１の電位）“Ｌ”に固定する。そして、第１のゲート列ＡＡが活性化された時（クロック信号ＣＬＫが高レベル“Ｈ”の時）に供給された高レベルの電位（第２の電位）“Ｈ”の最後の入力信号を、第２のゲート列ＢＢを活性化した時に逆方向に進行させ、該第２のゲート列ＢＢの出力端OUT(BB) から低レベル“Ｌ”のデータが現れたことにより、第１のゲート列ＡＡへの入力信号と第１の制御信号Ｘ（ＣＬＫ）との切り替わり時間差τを、第２の制御信号Ｙ（／ＣＬＫ）と該第２のゲート列ＢＢの出力信号の切り替わり時間差τによって再生するようになっている。これにより、例えば、前述した図２〜図６における２つの信号の切り替え時間差τを２倍にする時間差伸長回路３を構成することができる。
【００５３】
図１１に示す第１０実施例において、第１のゲート列ＡＡにおけるゲート回路Ａ１〜Ａｎおよび第２のゲート列ＢＢにおけるゲート回路Ｂ１〜Ｂｍは、インバータとして構成され、また、ゲート列ＡＡおよびＢＢにおける各ゲート回路の段数は等しく（２Ｎ段：偶数段）なるように構成されている。ここで、第１のゲート列ＡＡを構成するゲート回路（インバータ）Ａ１〜Ａｎを構成するトランジスタのサイズと、第２のゲート列ＢＢを構成するゲート回路（インバータ）Ｂ１〜Ｂｍ（Ｂn)を構成するトランジスタのサイズとを異ならせ、第１のゲート列ＡＡへの入力信号を該トランジスタのサイズ比に応じ時間的に所定倍数して反転することができる。すなわち、ゲート列ＡＡおよびＢＢにおける各ゲート回路を構成するトランジスタのサイズを異ならせることにより、前述した２つの信号の切り替え時間差τを該トランジスタのサイズ比に対応した倍率（例えば、1.５倍）にすることができる。これにより、例えば、制御信号（クロック信号）の周期に関わらず、立ち上がりタイミングの前後の一定期間において、出力を確定するように制御することができる。
【００５４】
また、図１１では、第１の制御信号Ｘは、クロック信号ＣＬＫを二段のインバータＩ１，Ｉ２を介して生成され、また、第２の制御信号Ｙはクロック信号ＣＬＫを一段のインバータＩ１を介して生成されるようになっている。さらに、第１のゲート列ＡＡの入力端ＩＮ(AA)には、Ｎチャネル型ＭＯＳトランジスタＴＲ０およびＰチャネル型ＭＯＳトランジスタＴＲ00で構成されたインバータが設けられている。すなわち、第１のゲート列ＡＡの入力端ＩＮ(AA)は、Ｎチャネル型ＭＯＳトランジスタＴＲ０およびＰチャネル型ＭＯＳトランジスタＴＲ00のゲートに入力され、該トランジスタＴＲ０およびＴＲ00によるインバータの出力がゲート回路（インバータ）Ａ１に供給されている。
【００５５】
さらに、図１１に示す第１０実施例において、第１のゲート列ＡＡの最終出力端OUT(AA) は高インピーダンス状態（Open）とされ、第２のゲート列ＢＢの入力端IN(BB)は高レベル“Ｈ”に固定されている。また、第２のゲート列ＢＢの出力端OUT(BB) は、インバータＩ０を介して出力（遅延回路の出力）ＯＵＴに接続され、安定したレベルを有する出力信号が取り出されるようになっている。
【００５６】
図１２に示す第１１実施例は、上述した第１０実施例におけるゲート列ＡＡおよびＢＢにおけるゲート回路Ａ１〜ＡｎおよびＢ１〜Ｂｍを、電源制御トランジスタを有するインバータとして構成したものである。具体的に、例えば、ゲート列ＡＡの初段のインバータＡ１には、制御信号Ｘ（／ＣＬＫ）により制御されるＰチャネル型ＭＯＳトランジスタTR11および制御信号Ｙ（ＣＬＫ）により制御されるＮチャネル型ＭＯＳトランジスタTR12が設けられ、クロック信号ＣＬＫのレベルに応じて活性化／非活性化が制御されるようになっている。
【００５７】
ここで、ゲート列ＡＡの入力端ＩＮ(AA)に設けられたトランジスタＴＲ０のソースに対しても、制御信号Ｙにより制御されるトランジスタＴＲ１が設けられている。尚、制御信号Ｘは、クロック信号ＣＬＫを三段のインバータＩ１，Ｉ２，Ｉ３を介して生成され、また、制御信号Ｙは、クロック信号ＣＬＫを二段のインバータＩ１，Ｉ４を介して生成されるようになっている。このように、各ゲート回路Ａ１〜Ａｎ，Ｂ１〜Ｂｍに対して、それぞれ電源制御トランジスタ（TR11,TR12)を設けることによって、各ゲート回路に電源電圧を供給するトランジスタの負荷を分散するようになっている。
【００５８】
図１３に示す第１２実施例は、基本的には、上述した第１１実施例においてゲート列ＢＢの出力端OUT(BB) に設けたインバータＩ０の代わりに、出力バッファ回路ＯＢを設けるようにしたものである。
【００５９】
出力バッファ回路ＯＢは、奇数段のインバータで構成された遅延部Ｄ１，２、出力の不確定状態を無くすためのラッチ部ＬＡ、ナンドゲートＮＤ、および、トランジスタTR101,TR102,TR103 を備えて構成されている。ここで、入力端ＩＮ(AA)に供給される信号が高レベル“Ｈ”の時だけ、初段のゲート回路Ａ１に対して信号を供給するようになっている。この出力バッファ回路ＯＢは、第２のゲート列ＢＢの最終出力端（OUT(BB))が低レベル“Ｌ”から高レベル“Ｈ”（或いは、高レベル“Ｈ”から低レベル“Ｌ”）への切り替わりエッヂのみを捉えて出力するようになっている。
【００６０】
さらに、図１３では、第１のゲート列ＡＡの入力端ＩＮ(AA)には、低レベルの電位（第１の電位）“Ｌ”または高レベルの電位（第２の電位）“Ｈ”の一方にだけ駆動する一方向駆動手段ＴＲ０が設けられている。すなわち、第１のゲート列ＡＡの入力端ＩＮ(AA)は、Ｎチャネル型ＭＯＳトランジスタＴＲ０のゲートに入力されている。これにより、不要な切り替わりを除いた出力信号を得ることができる。
【００６１】
図１４に示す第１３実施例は、例えば、制御信号によりゲート列の活性化を制御する制御手段を、入力するクロック信号を１／Ｎ（Ｎは２以上の整数）分周して該クロック信号のＮ倍の周期を有する信号を発生するように構成した場合（図１７〜図１９の回路例に、１／２分周した場合を示す）、第１のゲート列ＡＡおよび第２のゲート列ＢＢに対応する回路をＮ組設ける必要があるが、このＮ組の回路の出力（各第２のゲート列の出力OUT(BB1)〜OUT(BBN)) を重ね合わせる重ね合わせ出力バッファ回路ＯＢ'(図１３における出力バッファ回路ＯＢに対応）の回路例を示すものである。
【００６２】
図１３および図１４の比較から明らかなように、本第１３実施例では、Ｎ組の回路の出力OUT(BB1)〜OUT(BBN)には、図１３におけるトランジスタTR102,TR103 に対応するトランジスタ TR112,TR113〜TR1N2,TR1N3(スイッチ手段）が設けられ、各トランジスタ TR112〜TR1N2 のドレインを共通接続して重ね合わせ出力ＯＵＴを取り出すようになっている。ここで、重ね合わせ出力ＯＵＴは、クロック信号ＣＬＫと同じ周波数で位相の異なる信号となっている。尚、Ｎ組の出力は、所定時間後に共通の出力信号レベル制御回路によりリセットされて所定レベルになるように構成することもできる。
【００６３】
図１５は本発明のタイミング制御回路の第１４実施例を説明するための図であり、上述した第１３実施例において、入力信号を１／３分周して該入力信号の３倍の周期を有する３つの制御信号を生成した場合を示すものである。
【００６４】
図１５に示されるように、制御信号１〜制御信号３は、それぞれ入力信号（クロック信号ＣＬＫ）の三倍の周期を有している。そして、各３つの制御信号に対応する第１のゲート列および第２のゲート列で構成された三組の回路の出力（出力信号１〜出力信号３）を、図１４に示すような重ね合わせ出力バッファ回路ＯＢ’により重ね合わせて出力信号を得る。尚、この重ね合わせ出力信号（ＯＵＴ）は、入力信号（ＣＬＫ）の周波数に依存することなく、該入力信号と同じ周波数で位相の異なる信号となる。
【００６５】
図１６は本発明のタイミング制御回路（遅延回路，位相シフト回路）の適用例を説明するための図である。同図において、参照符号６１はタイミング制御回路、６２は任意の回路（他の回路）、そして、６３は出力バッファ回路を示している。
【００６６】
図１６に示されるように、タイミング制御回路６１は外部から供給されるクロック信号（第１のクロック信号）ＣＬＫの位相を変えて内部クロック信号（第２のクロック信号）を生成する。さらに、この内部クロック信号は、任意の回路６２の出力が入力される出力バッファ回路６３に供給され、そして、出力バッファ回路６３から内部クロック信号に同期した出力が得られるようになっている。尚、上述した本発明に係るタイミング制御回路（遅延回路）は、図１６の回路構成に限定されず様々な回路に適用することができるのはいうまでもない。
【００６７】
図１７〜図１９は本発明のタイミング制御回路を適用したクロック発生回路の一例を示す回路図である。図１７〜図１９において、参照符号７１は遅延回路（プログラマブル遅延回路),７２はダミー配線部（長配線ディレイ部),そして, ７３は分周回路（１／２分周回路）を示している。
【００６８】
また、図２０および図２１は図１７〜図１９に示すクロック発生回路の各信号を示すタイミング図である。図２０および図２１において、参照符号ＣＬＫはクロック信号発生回路に入力するクロック信号、ＸおよびＹ（信号Ｙは信号Ｘの反転レベルの信号／Ｘ）は制御信号、Ａ，Ｂ，Ｃはクロック信号発生回路の各部における信号を示している。さらに、参照符号Ｅ１〜Ｅ３１等は、クロック発生回路の各ゲート列におけるゲート回路（インバータ）の出力信号を示している。
【００６９】
図１７〜図１９に示すクロック信号発生回路では、分周回路７３が入力するクロック信号ＣＬＫを１／２分周してクロック信号ＣＬＫの２倍の周期を有する信号（制御信号Ｘ，Ｙに対応）を発生するようになっている。このように、制御信号Ｘ，Ｙとして、入力信号を１／２分周した信号を使用する場合には、前述したように、第１のゲート列および第２のゲート列を有する２組の回路(AA1,BB1; AA2,BB2)７４および75が設けられている。そして、図１３および図１４を参照して説明した２組の回路の出力OUT(BB1), OUT(BB2)を重ね合わせる出力バッファ回路（ＯＢ')を介して、組み合わせ出力ＯＵＴ（Ｇ）が取り出される。ここで、図１７〜図１９に示すクロック信号発生回路では、組み合わせ出力ＯＵＴ（Ｇ）が出力制御クロックとして、読み出し制御回路７０に供給され、読み出し制御信号（／ＲＥ）との論理を取って各読み出しデータＤ（１）〜Ｄ（８）が読み出されるようになっている。
【００７０】
図１７〜図１９に示されるように、各組における第１のゲート列AA1,AA2 および第２のゲート列BB1,BB2 における各共通ノードには容量手段ＣＬが設けられていて、信号の伝播時間を長くするようになっている。この容量手段ＣＬの値は、前記第１のゲート列AA1(AA2)の入力側IN(AA1)(IN(AA2))から出力側OUT(AA1)(OUT(AA2))に行くに従って大きく設定するようになっており、出力側に行くに従って各ゲート回路（インバータ）における遅延時間を大きくするようになっている。具体的に、例えば、各組における最初の部分（第１のゲート列AA1(AA2)の入力側IN(AA1)(IN(AA2))の部分）では容量手段が設けられておらず各ゲート回路の遅延時間は小さくなるように構成されている。そして、例えば、４１段目辺りでは、容量手段ＣＬの値が入力部の容量ＣINの４倍となるように設定され、また、５１段目辺りでは、容量手段ＣＬの値が入力部の容量ＣINの１２倍となるように設定されている。
【００７１】
さらに、例えば、図１７〜図１９に示すクロック信号発生回路では、制御信号ＸおよびＹを供給する制御信号線には、１０段のゲート回路毎にインバータ（バッファ回路）ＩＡ，ＩＢが設けられ、これらインバータＩＡおよびＩＢを介した制御信号線が反対側のゲート列の制御信号線となるように構成されている。尚、重ね合わせ出力バッファ回路ＯＢ’の構成、第１のゲート列AA1,AA2 の出力端OUT(AA1),OUT(AA2) のレベルおよび第２のゲート列BB1,BB2 の入力端IN(BB1),IN(BB2) のレベル等は、前述した各実施例と同様であるのでその説明は省略する。
【００７２】
そして、図２０および図２１に示されるように、この図１７〜図１９に示すクロック信号発生回路によれば、第１のゲート列および第２のゲート列を有する２組の回路(AA1,BB1; AA2,BB2)７４および75の出力を重ね合わせた重ね合わせ出力ＯＵＴ（Ｇ）を、クロック信号ＣＬＫと同じ周波数で位相の異なる信号として得ることができる。その結果、例えば、クロック信号ＣＬＫの周期に関わらず、立ち上がりタイミングの前後の一定期間において、出力を確定するように制御することが可能となる。
【００７３】
以下、本発明に係る遅延回路の実施例を従来技術と比較しつつ詳述する。
図２５は従来の遅延回路の一例を示すブロック図である。図２５において、参照符号３００はユニット遅延回路（ＵＤ），３０１はマルチプレクサ（ＭＵＸ），３０２は位相検出回路，そして，３０３はおよび３０４はＲＣディレイ回路を示している。
【００７４】
図２５に示す遅延回路は、多段のディレイ・ライン（ユニット遅延回路３００が直列に接続されたもの）の各出力をマルチプレクサ３０１で選択することにより、入力されたクロック信号ＣＬＫから所定の遅延を有する出力信号ＣＬＫ’を出力するようになっている。すなわち、マルチプレクサ３０１は、ＲＣディレイ回路３０４を介してフィードバックされる信号を位相検出回路３０２で検出してクロック信号ＣＬＫと位相比較を行い、該位相検出回路３０２の出力に応じて所定の遅延時間を有するディレイ・ラインの出力が選択されるようになっている。なお、ＲＣディレイ回路３０３，３０４抵抗（Ｒ）およびキャパシタ（Ｃ）による遅延回路を示しており、出力信号ＣＬＫ’はＲＣディレイ回路３０３を介して出力される。
【００７５】
従って、図２５に示す遅延回路では、多数のユニット遅延回路３００を駆動する必要があるため、消費電力の面で問題がある。
【００７６】
図２６は従来の遅延回路の他の例を示すブロック図である。図２６において、参照符号３０５はドライバ回路，３０６はマルチプレクサ（ＭＵＸ），そして，３０７はキャパシタ・アレーを示している。
【００７７】
図２６に示す遅延回路は、ドライバ回路３０５の出力負荷（キャパシタ・アレー３０７による容量）をマルチプレクサ３０６で選択することにより、そのノードの立ち上がり時間(Rise-Time) および立ち下がり時間(Fall-Time) を制御して、すなわち、信号波形のなまりを利用して、入力されたクロック信号ＣＬＫから所定の遅延を有する出力信号ＣＬＫ’を出力するようになっている。マルチプレクサ３０６は、ＲＣディレイ回路３０４を介してフィードバックされる信号を位相検出回路３０２で検出してクロック信号ＣＬＫと位相比較を行い、該位相検出回路３０２の出力に応じてキャパシタ・アレー３０７の所定の出力負荷（容量）を選択するようになっている。なお、出力信号ＣＬＫ’も、ＲＣディレイ回路３０３を介して出力されるようになっている。
【００７８】
従って、図２６に示す遅延回路では、信号波形のなまりを利用して遅延時間を規定するために、ノイズに弱く、精度の面で問題がある。
【００７９】
図２７は従来のＰＬＬ回路の一例を示すブロック図である。図２７において、参照符号３１０は発振器，３２０は位相比較器，そして，３３０は制御回路を示している。
【００８０】
一般に、制御信号（ＣＴＲＬ）によって、位相を制御可能な発振器をＰＬＬ(Phase-Locked-Loop) と呼ぶ。このＰＬＬ回路は、発振器（リング・オシレータ）を構成するゲートのディレイ値を電圧制御する方式が多く、通常、アナログ回路として構成されている。なお、ディレイ値をゲート負荷やトランジスタサイズ、或いは、ゲート段数等により制御する場合には、ディジタル・ＰＬＬとも称する。
【００８１】
図２７に示されるように、ＰＬＬ回路は、リング・オシレータ（発振器）３１０のどのゲート段から出力を取り出すかによって、種々の位相（３０度、９０度、１２０度等）を有するクロックを得ることができ、従って、２倍周期、３倍周期等のクロックを作成することができる。
【００８２】
しかしながら、このＰＬＬ回路は、基本的に、発振器３１０、位相比較器３２０、および、制御回路３３０より構成されるが、位相比較およびディレイ値の制御は電源電圧や温度の変動（ノイズ等）に依存して変化してしまうという問題がある。さらに、通常、発振器３１０としてリング・オシレータを使用するため、消費電力の面でも問題がある。
【００８３】
また、従来、ＰＬＬがリング・オシレータを使用するのに対して、開放型のゲート列を使用する場合を、一般に、ＤＬＬ(Delay-Line-Lock) と呼ぶ。以下に説明する本発明の遅延回路は、消費電力を大幅に削減することのできるディジタル方式のＤＬＬ回路に適用可能なものであり、ノイズに強く，低消費電力（少ないスタンバイ電流）および高速で安定した信号が要求される高速の汎用メモリ（ＤＲＡＭ等）のクロック信号等を発生する回路に適したものである。
【００８４】
図２８は本発明が適用されるＤＬＬ回路の基本構成を示すブロック図である。図２８において、参照符号４１１は第１の変換回路（ＣＡ）、４１２はゲート段数情報変換回路（ＣＤ）、４１３は第２の変換回路（ＣＢ）、そして、４１０は位相比較器４２０および制御回路４３０で構成される微調回路を示している。
【００８５】
図２９は本発明が適用される遅延回路の原理構成を示すブロック図である。図２９(a) および図２９(b) に示されるように、第１の変換回路ＣＡは、縦列接続（アレー状) された複数のユニット回路（第１のユニット回路）ＵＡを備え、また、第２の変換回路ＣＢは、縦列接続（アレー状に配置）された複数のユニット回路（第２のユニット回路）ＵＢを備えて構成されている。
【００８６】
第１の変換回路ＣＡは、第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂが切り替わる第１の切り替わり時間差τを，対応する第１のゲート段数情報（Ｎビット）に変換する。また、第２の変換回路ＣＢは、第１のゲート段数情報（Ｎビット）に応じて決められる第２のゲート段数情報（Ｎ’ビット）を，第２の切り替わり時間差τ’に変換する。そして、図２９(a) および図２９(b) に示す遅延回路は、第２の変換回路ＣＢに入力される第３の入力信号ＩＮを第２の切り替わり時間差τ’だけ遅延して出力する（ＯＵＴ）ようになっている。
【００８７】
第１の変換回路ＣＡは、第１のユニット回路ＵＡを少なくとも２個以上規則的に繰り返すアレー構造を持ち，第１の入力信号ＣＬＫ−Ａを第１のユニット回路ＵＡのアレー内において、第１の方向Ｄ１に伝播させるようになっている。また、第２の変換回路ＣＢは、第１のユニット回路ＵＡの１段当たりの遅延時間を再現する第２のユニットの回路ＵＢを少なくとも２個以上規則的に繰り返すアレー構造を持ち，第３の入力信号ＩＮを該第２の変換回路（ＣＢ）において，第１の方向Ｄ１とは逆向きの第２の方向（Ｄ２）に伝播させるようになっている。
【００８８】
図２９(b) において、参照符号ＣＥは、複数のリセット回路ＲＳＴで構成されたリセット部を示している。このリセット部ＣＥは、第２の変換回路ＣＢにおける第２のユニット回路ＵＢのアレーの各段の入出力信号を、第３の入力信号ＩＮが入力される直前にリセットするものである。
【００８９】
図３０は図２９の遅延回路におけるクロック信号を生成する回路例およびその動作を示す波形図であり、同図(a) は第１の入力信号ＣＬＫ−Ａの生成回路、同図(b) は第２の入力信号ＣＬＫ−Ｂの生成回路、そして、同図(c) はこれら生成回路の動作示す波形図である。
【００９０】
図３０(a) および図３０(b) に示されるように、クロック信号（第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂ）は、所定の信号をそのままクロック信号として使用するだけでなく、例えば、クロック信号生成回路を２つの制御信号CLK-A1(CLK-B1)およびCLK-A2(CLK-B2)をゲートに受けるＰチャネルおよびＮチャネル型ＭＯＳトランジスタと、２つのインバータで構成されたラッチ回路により構成し、該クロック信号生成回路の出力を第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂとして使用することもできる。これにより、図３０(c) に示されるように、切り替わり時間差（第１の切り替わり時間差）τを有する第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂが生成される。
【００９１】
ここで、図３０(a) および図３０(b) に示すクロック信号生成回路において、図３０(c) から明らかなように、第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂの切り替わり時間差（第１の切り替わり時間差τ）は、第１の入力信号ＣＬＫ−Ａが立ち上がってから第２の入力信号ＣＬＫ−Ｂが立ち下がるまでの時間、および、第１の入力信号ＣＬＫ−Ａが立ち下がってから第２の入力信号ＣＬＫ−Ｂが立ち上がるまでの時間の両方により規定されている。
【００９２】
図３１は本発明の遅延回路の第１実施例を示す回路図であり、図３２は図３１に示す遅延回路の動作を示す波形図である。図３１において、参照符号ＣＡは第１の変換回路、ＣＢ１，ＣＢ２は第２の変換回路、ＣＤ１，ＣＤ２はゲート段数情報変換回路、そして、ＲＡはラッチ回路を示している。
【００９３】
図３１に示されるように、本発明の遅延回路の第１実施例は、１つの第１の変換回路（τ to Ｎ変換回路）ＣＡ，２つのゲート段数情報変換回路（Ｎ to Ｎ' 変換回路）ＣＤ１，ＣＤ２，２つの第２の変換回路（Ｎ' to  τ' 変換回路）ＣＢ１，ＣＢ２, および, ラッチ回路ＲＡを備えて構成されている。
【００９４】
第１の変換回路ＣＡにおいて、各ユニット回路（第１のユニット回路）ＵＡは、ＮＯＲゲートまたはＮＡＮＤゲートにより構成されている。具体的に、第１のユニット回路ＵＡは、偶数段目がＮＯＲゲートにより構成され、且つ、奇数段目がＮＡＮＤゲートにより構成されている。すなわち、第１のユニット回路ＵＡは、反転機能を有する反転ゲート回路を備え、該反転ゲート回路の各ゲート一段当たりの遅延時間を単位時間として変換を行うようになっている。ここで、第１のユニット回路ＵＡは、偶数段目をＮＡＮＤゲートにより構成し、且つ、奇数段目をＮＯＲゲートにより構成することもできる。
【００９５】
また、第２の変換回路ＣＢ（ＣＢ１，ＣＢ２）において、各ユニット回路（第２のユニット回路）ＵＢは、２つのＮＯＲゲートまたは２つのＮＡＮＤゲートにより構成されている。具体的に、一方の第２の変換回路ＣＢ１においては、偶数段目がＮＯＲゲートにより構成され，且つ，奇数段目がＮＡＮＤゲートにより構成され、また、他方の第２の変換回路ＣＢ２においては、偶数段目がＮＡＮＤゲートにより構成され，且つ，奇数段目がＮＯＲゲートにより構成されている。すなわち、第２のユニット回路ＵＢも、反転機能を有する反転ゲート回路を備え、該反転ゲート回路の各ゲート一段当たりの遅延時間を単位時間として変換を行うようになっている。ここで、各第２のユニット回路ＵＢにおいて、２つのゲート回路の一方だけを使用し他方を使用していないのは、回路の対称性を維持して各ユニット回路毎の遅延時間を正確に規定するためである。
【００９６】
なお、ラッチ回路ＲＡにおいて、各ユニット回路は、２つのＮＯＲゲートまたは２つのＮＡＮＤゲートにより構成され、また、ゲート段数情報変換回路ＣＤ（ＣＤ１，ＣＤ２）において、各ユニット回路ＵＤは、ＮＯＲゲートまたはＮＡＮＤゲートにより構成されている。さらに、ラッチ回路ＲＡは、第１の変換回路ＣＡの各第１のユニット回路ＵＡに対応して設けられ、該ラッチ回路（ラッチ回路ＲＡの各ラッチユニット）は、該第１のユニット回路ＵＡ毎に出力されるデータを格納するようになっている。
【００９７】
第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂが切り替わる第１の切り替わり時間差τは、第１の変換回路ＣＡにおいて、対応する第１のゲート段数情報（Ｎビット）に変換される。すなわち、第１の切り替わり時間差τに対応するＮビットのユニット回路ＵＡ（所定段数のゲート）まで、信号の変化が伝えられ、そのデータがラッチ回路ＲＡに保持される。そして、ラッチ回路ＲＡのデータ（第１の変換回路ＣＡにおいて、信号が伝播されたゲートの次のゲートの出力）は、ゲート段数情報変換回路ＣＤ１およびＣＤ２を介して、それぞれ第２の変換回路ＣＢ１およびＣＢ２に供給され、該第２の変換回路ＣＢ１およびＣＢ２において、出力（ＯＵＴ）側に向かって信号の伝播が行われることになる。
【００９８】
ここで、本第１実施例では、ゲート段数情報変換回路ＣＤ１およびＣＤ２は、第１のゲート段数情報（Ｎビット）をそのまま第２の変換回路ＣＢ１およびＣＢ２に供給するようになっており、すなわち、Ｎ to Ｎ変換をするようになっており、第２の変換回路ＣＢ１およびＣＢ２による変換で、第２の切り替わり時間差τ' は第１の切り替わり時間差τと同一となる。
【００９９】
従って、図３２に示されるように、ノード(1) およびノード(2) における遅延はτとなり、その結果、出力（ＯＵＴ）からは、入力信号（第３の入力信号）ＩＮを時間τだけ遅延させた信号ＯＵＴが取り出されることになる。なお、ノード(1) および(2) の信号におけるパルス幅ＴＷ０は、出力（ＯＵＴ）に設けられたラッチ回路ＬＡ０および遅延線ＤＬ０により生成される。すなわち、ノード(1) および(2) の信号は、パルス幅ＴＷ０のレベル変化の後、出力（ＯＵＴ）を高インピーダンス状態に保持するようにリセットされる。
【０１００】
ここで、第１のゲート段数情報（Ｎビット）は、第１のユニット回路ＵＡ毎に出力されるデータの全て若しくは一部を集めたものに対応し、また、第２のゲート段数情報（Ｎ’ビット）は、第２のユニット回路ＵＢ毎に入力されるデータの全て若しくは一部を集めたものに対応するようになっている。なお、本第１実施例では、第２のゲート段数情報は、第２のユニット回路ＵＢ毎に入力されるデータの全てを集めたものに対応している。すなわち、第２のゲート段数情報（Ｎ’ビット）として、第１のゲート段数情報（Ｎビット）の各ビットの信号に同期した信号が第２の変換回路（ＣＢ１，ＣＢ２）に直接入力するようになっている。また、この第２の変換回路に直接入力するゲート段数情報（第２のゲート段数情報）は、第１のゲート段数情報（Ｎビット）の各ビットの信号と同相信号でもよいが、逆相信号としてもよいのはもちろんである。
【０１０１】
図３３および図３４は本発明の遅延回路の第２実施例を示す回路図であり、図３５は図３３および図３４に示す遅延回路の動作を示す波形図である。
【０１０２】
図３３および図３４に示されるように、本第２実施例では、前述したラッチ回路ＲＡの他にラッチ回路ＲＢが設けられている。このラッチ回路ＲＢは、第２の変換回路ＣＢ１，ＣＢ２（ＣＢ）の各第２のユニット回路（ＵＢ）に対応して設けられ、該ラッチ回路ＲＢに対して第２のユニット回路毎に入力されるデータを格納するようになっている。このラッチ回路ＲＢにより、第２の変換回路ＣＢ１，ＣＢ２に対して信号のばたつきが無く安定したデータが供給されることになる。
【０１０３】
ここで、図３３および図３４に示す第２実施例において、参照符号ＷＲは書き込み制御回路であり、この書き込み制御回路ＷＲの動作に従って、第１のラッチ回路ＲＡのデータが第２のラッチ回路ＲＢに書き込まれるようになっている。
【０１０４】
図３６は本発明の遅延回路に適用されるユニット回路の例を示す図であり、同図(a) および(b) はユニット回路の構成例を示し、同図(c) は動作を説明する波形図である。
【０１０５】
図３６(a) および(B) に示されるように、各ユニット回路（ＵＡ，ＵＢ）は、インバータ回路（反転機能を有する反転ゲート回路）を持ち、該インバータ回路の各ゲート一段当たりの遅延時間を単位時間として、時間差（第１の入力信号ＣＬＫ−Ａおよび第２の入力信号ＣＬＫ−Ｂが切り替わる第１の切り替わり時間差）τを，対応する第１のゲート段数情報（Ｎビット）に変換するようになっている。
【０１０６】
ここで、図３６(a) および(B) に示すユニット回路では、図３６(c) に示されるように、第２の入力信号ＣＬＫ−Ｂを高レベル“Ｈ”としている時に、第１の入力信号ＣＬＫ−Ａの切り替わりをスタートさせると、該第２の入力信号ＣＬＫ−Ｂを低レベル“Ｌ”とした時点でのゲートの出力が、第１の切り替わり時間差τに対応した第１のゲート段数情報（Ｎビット）として残るようになっている。
【０１０７】
図３７は本発明の遅延回路に適用されるユニット回路の他の例を示す図である。図３７(a) および(B) に示されるように、各ユニット回路（ＵＡ，ＵＢ）は、リセット信号入力端子（ＲＥＳＥＴ）を備え、第１の入力信号ＣＬＫ−Ａに依存した信号が通過する直前の出力を期待値の逆に設定するようになっている。さらに、各ユニット回路（ＵＡ，ＵＢ）は、データ取込回路（ＣＩ）を備え、当該ユニット回路における第２の入力信号ＣＬＫ−Ｂの切り替わり時のデータを取り込むようになっている。
【０１０８】
図３８は本発明の遅延回路に適用されるユニット回路のさらに他の例を示す図である。図３８(a) および(B) に示されるように、各ユニット回路（ＵＡ，ＵＢ）において、第１の入力信号ＣＬＫ−１に依存した信号を伝播させる側の遅延時間が高速になるように該第１の変換回路ＣＡおよび第２の変換回路ＣＢの入力閾値を偏らせるようになっている。すなわち、図３８(a) に示すユニット回路（ＮＡＮＤ型）においては、Ｐチャネル型ＭＯＳトランジスタのトランジスタサイズを小さくし、且つ、Ｎチャネル型ＭＯＳトランジスタのトランジスタサイズを大きくし、また、図３８(b) に示すユニット回路（ＮＯＲ型）においては、Ｐチャネル型ＭＯＳトランジスタのトランジスタサイズを大きくし、且つ、Ｎチャネル型ＭＯＳトランジスタのトランジスタサイズを小さくするようになっている。これにより、１ユニット回路毎の遅延時間（量子化した速度）を短くすることができ、高精度で遅延時間の制御を行うことが可能となる。
【０１０９】
図３９は本発明の遅延回路に適用されるユニット回路のまたさらに他の例を示す図である。図３９(a) および(B) に示されるように、各ユニット回路（ＵＡ，ＵＢ）には、遅延時間調整用の容量ＣＣが設けられ、遅延時間調整用の容量ＣＣにより上記のデータ取込回路ＣＩの入力容量に相当する容量を付加するようになっている。なお、図３９(a) および(B) に示す容量ＣＣは２つのトランジスタ（ＣＭＯＳトランジスタ）で構成されている。
【０１１０】
さらに、図３９(a) および(B) に示すユニット回路は、リセット信号入力端子（ＲＥＳＥＴ）を備え、第３の入力信号ＩＮに依存した信号が通過する直前の出力を期待値の逆に設定するようになっている。
【０１１１】
図４０は本発明の遅延回路の第３実施例を示す回路図であり、図４１は図４０に示す遅延回路の動作を示す波形図である。
【０１１２】
図４０に示されるように、本第３実施例の遅延回路は、２つの第１の変換回路ＣＡ１，ＣＡ２、および２つの第２の変換回路ＣＢ１，ＣＢ２を備えて構成されており、第１の変換回路ＣＡ１（ＣＡ２）の各ユニット回路ＵＡのゲート段数情報出力は、第２の変換回路ＣＢ１（ＣＢ２）の各ユニット回路ＵＢのゲート段数情報入力に直接供給され、該第２の変換回路ＣＢ１（ＣＢ２）の遅延時間を該第１の変換回路ＣＡ１（ＣＡ２）の遅延時間に揃えるようになっている。
【０１１３】
ここで、一方の第２の変換回路ＣＢ１はＮＡＮＤ型遅延回路を持つユニット回路ＵＢからアレーを開始し、また、他方の第２の変換回路ＣＢ２はＮＯＲ型遅延回路を持つユニット回路ＵＢからアレーを開始し、そして、初段のユニット回路はインバータ型遅延回路となるように入力レベルを固定するようになっている。
【０１１４】
図４１に示されるように、図４０の第３実施例では、入力信号ＩＮから時間差τの２倍の遅延時間２τを有する出力信号ＯＵＴを得るようになっている。
【０１１５】
図４２および図４３は本発明の遅延回路の第４実施例を示す回路図であり、図４４は図４２および図４３に示す遅延回路の動作を示す波形図である。
【０１１６】
図４２および図４３に示されるように、本第４実施例の遅延回路では、ゲート段数情報変換回路ＣＤ１（ＣＤ２）が第１の変換回路ＣＡ１（ＣＡ２）と第２の変換回路ＣＢ１（ＣＢ２）との間に設けられている。すなわち、ゲート段数情報変換回路ＣＤ１（ＣＤ２）は、前記第１の変換回路ＣＡ１（ＣＡ２）の各ユニット回路ＵＡのＭ段毎（本実施例では、３段毎、すなわち、２段置き）のゲート段数情報出力を、第２の変換回路ＣＢ１（ＣＢ２）の各ユニット回路ＵＢのゲート段数情報入力に供給し、該第２の変換回路ＣＢ１（ＣＢ２）の遅延時間（τ）を該第１の変換回路ＣＡ１（ＣＡ２）の遅延時間のＭ分の１（本実施例では、１／３）に設定するようになっている。
【０１１７】
具体的に、本第４実施例では、図４２の第１の変換回路ＣＡ２における３つのユニット回路ＵＡ１〜ＵＡ３に対して、ゲート段数情報変換回路ＣＤ２における１つのユニット回路ＵＤが設けられ、これにより、図４４に示されるように、入力信号ＩＮから時間差τの１／３の遅延時間τ／３を有する出力信号ＯＵＴを得るようになっている。このように、本実施例の遅延回路によれば、必要とする遅延時間を有する出力信号を得ることが可能となる。
【０１１８】
図４５および図４６は本発明の遅延回路の第５実施例を示す回路図であり、図４７は図４５および図４６に示す遅延回路の動作を示す波形図である。
【０１１９】
図４５および図４６に示す第５実施例と、図４２および図４３に示す第４実施例との比較から明らかなように、本第５実施例では、第１の変換回路ＣＡ１（ＣＡ２）の各ユニット回路ＵＡのＭ段毎（本実施例では、２段毎、すなわち、１段置き）のゲート段数情報出力を、所定の段数（本実施例では、１段）のインバータ回路ＩＩを介して必要とする位相に合致させ、第２の変換回路ＣＢ１（ＣＢ２）の各ユニット回路ＵＢのゲート段数情報入力に供給さするようになっている。具体的に、第１の変換回路ＣＡ１から取り出されるゲート出力（１段置きのゲート出力）の１段置きにインバータＩＩを挿入するようになっている。
【０１２０】
図４５および図４６に示されるように、本第５実施例では、第１の変換回路（ＣＡ）が２個（ＣＡ１，ＣＡ２）設けられ、第１の変換回路（ＣＡ１）における第１の入力信号ＣＬＫ−Ａの立ち上がり時の遅延時間と、第１の変換回路（ＣＡ２）における第１の入力信号ＣＬＫ−Ａの立ち下がり時の遅延時間とを別々に設定するようにも構成されている。
【０１２１】
これにより、図４７に示されるように、第１の入力信号ＣＬＫ−Ａが高レベル“Ｈ”で第２の入力信号ＣＬＫ−Ｂが低レベル“Ｌ”に立ち下がった時の時間差τ1 、および、第１の入力信号ＣＬＫ−Ａが低レベル“Ｌ”で第２の入力信号ＣＬＫ−Ｂが高レベル“Ｈ”に立ち上がった時の時間差τ2 に対して、１／Ｍ（本実施例では、１／２）の遅延時間を有する信号を得ることができる。なお、本実施例では、入力信号ＩＮに対して出力信号ＯＵＴのレベルが反転しているが、これは、ゲート回路の構成によりどちらでも必要なものを生成することができるのはいうまでもない。
【０１２２】
さらに、ゲート段数情報変換回路ＣＤを、第１の変換回路ＣＡの各ユニット回路ＵＡの１段分のゲート段数情報出力を、第２の変換回路ＣＢのＭ段のユニット回路ＵＢのゲート段数情報入力に共通に供給し、該第２の変換回路ＣＢの遅延時間を該第１の変換回路ＣＡの遅延時間のＭ倍に設定することも可能である。
【０１２３】
図４８および図４９は本発明の遅延回路の第６実施例を示す回路図であり、図５０は図４８および図４９に示す遅延回路の動作を示す波形図である。
【０１２４】
図４８および図４９に示されるように、本第６実施例において、２つの第１の変換回路ＣＡ１，ＣＡ２の偶数段目と奇数段目で，交互にＮＡＮＤ型のユニット回路およびＮＯＲ型のユニット回路がアレー状に繰り返して配置されるようになっており、且つ、２つの第２の変換回路ＣＢ１，ＣＢ２における立ち上がり時の遅延時間作成用ユニット回路および立ち下がり時の遅延時間作成用ユニット回路も同様に偶数段目と奇数段目で，交互にＮＡＮＤ型のユニット回路およびＮＯＲ型のユニット回路がアレー状に繰り返して配置されるようになっている。そして、立ち上がり時（第２の入力信号ＣＬＫ−Ｂが高レベル“Ｈ”に立ち上がった時の時間差τ2 ）の遅延時間作成用ユニット回路と該立ち下がり時（第２の入力信号ＣＬＫ−Ｂが低レベル“Ｌ”に立ち下がった時の時間差τ1 ）の遅延時間作成用ユニット回路では、上記のＮＡＮＤ型およびＮＯＲ型の配置が逆に設定されている。さらに、第１の変換回路ＣＡ１およびＣＡ２の出力は、ラッチ回路ＲＡ１およびＲＡ２により一時ラッチされて出力されるようになっている。
【０１２５】
これにより、図５０に示されるような、入力信号ＩＮに対して、出力ＯＵＴが立ち上がるときの遅延時間（立ち上がり時間差）τ2 および立ち下がるときの遅延時間（立ち下がり時間差）τ1 を有する信号（出力信号ＯＵＴ）が得られることになる。
【０１２６】
図５１および図５２は本発明の遅延回路の第７実施例を示す回路図であり、図５３は図５１および図５２に示す遅延回路の動作を示す波形図である。
【０１２７】
図５１および図５２に示す本第７実施例では、第２の変換回路（ＣＢ）が複数個（４個：ＣＢ１〜ＣＢ４）設けられ、該第２の変換回路ＣＢ１〜ＣＢ４における第２の入力信号ＣＬＫ−Ｂの立ち上がり時の遅延時間と、該第２の変換回路ＣＢ１〜ＣＢ４における前記第２の入力信号ＣＬＫ−Ｂの立ち下がり時の遅延時間とを別々に、且つ、複数種類設定するようになっている。
【０１２８】
そして、図５３に示されるように、各第２の変換回路ＣＢ１〜ＣＢ４の出力（ノード(1) 〜ノード(4))の論理を取って、入力信号（第３の入力信号）ＩＮの振動周波数を変化（本実施例では、周波数を４倍（定数倍）に変化）させるようになっている。また、本第７実施例では、入力信号ＩＮに対して、時間差τの半分（τ／２）の遅延時間を与えて出力信号ＯＵＴを取り出すようになっている。
【０１２９】
図５４は本発明の遅延回路に適用されるアレー構造の一例を示す回路図であり、図５５は本発明の遅延回路に適用されるアレー構造の他の例を示す回路図である。これら図５４および図５５に示すアレー構造は、第１の変換回路ＣＡの構成例を示すものである。
【０１３０】
図５４に示されるように、第１の変換回路ＣＡにおけるユニット回路ＵＡのアレーの初段には、第１の入力信号ＣＬＫ−Ａが供給され、信号の伝播が開始されるようになっている。
【０１３１】
また、図５５と図３８を参照して説明した各ユニット回路との比較から明らかなように、第１の変換回路ＣＡにおけるユニット回路ＵＡに対して、第１の入力信号ＣＬＫ−Ａをリセット信号（ＲＥＳＥＴ）として供給し、該各ユニット回路ＵＡにおける遅延作成用ゲートを、リセット状態または反転状態となるように制御するように構成してもよい。この図５５に示すアレー構造は、第１の変換回路ＣＡにおける初段のユニット回路ＵＡの入力を固定したレベル（高レベル“Ｈ”）に設定し、第１の入力信号ＣＬＫ−Ａが反転状態を指示した時に、該第１の変換回路ＣＡにおけるアレーの信号伝播を開始するようになっている。
【０１３２】
図５６は本発明の遅延回路に適用されるアレー構造のさらに他の例を示す回路図であり、図５７は本発明の遅延回路に適用されるアレー構造のまたさらに他の例を示す回路図である。これら図５６および図５７に示すアレー構造は、第２の変換回路ＣＢの構成例を示すものである。
【０１３３】
図５６および図５７に示されるように、第２の変換回路ＣＢは、第２のゲート段数情報（Ｎ’ビット）を受け取って、対応する遅延時間（τ’）を入力信号に与えて出力信号ＯＵＴを送出するものであり、第２のゲート段数情報に対応したＮ’個のユニット回路ＵＢを備えて構成されている。
【０１３４】
前述した図３１〜図３５および図４０〜図５３に示されるように、第２の変換回路ＣＢにおける初段のユニット回路（ＵＢ）は、インバータ型の遅延回路を含むユニット回路として構成されている。また、第２の変換回路ＣＢにおけるユニット回路ＵＢのアレーの初段の入力には、第１の変換回路ＣＡにおける遅延時間を越えるような長い切り替わり時間差（τ）が入力された時に、ゲート段数情報（Ｎ’）を反転させる側にクランプするようにしてもよい。さらに、第２の変換回路ＣＢにおけるユニット回路ＵＢのアレーの初段には、該初段のユニット回路ＵＢ内における遅延回路をインバータとして動作させる側に入力をクランプするようにしてもよい。
【０１３５】
さらに、第１の変換回路ＣＡに対する第１および第２の入力信号（ＣＬＫ−Ａ，ＣＬＫ−Ｂ）を、クロックの切り替わりのＭ回（例えば、８回または１６回）に１度だけ定期的に行って、第２のゲート段数情報（Ｎ’ビット）を再生成するようにしてもよい。これにより、マスタクロックが変動した場合でも追従するおとができる。また、再生成した第２のゲート段数情報Ｎ’を、第２の変換回路ＣＢが第３の入力信号ＩＮを伝播していない時に設定し直すように構成すれば、他の動作を妨げること無く、第２のゲート段数情報（Ｎ’ビット）の再生成を行うことができる。
【０１３６】
図５８および図５９は本発明の遅延回路の第８実施例を示す回路図であり、図６０は図５８および図５９に示す遅延回路の動作を示す波形図である。
【０１３７】
図５８および図５９に示す第８実施例においては、ラッチ回路ＲＡとラッチ回路ＲＢとの間に設けられた遅延時間変動制御回路ＣＤ’により、上述した第２のゲート段数情報Ｎ’の再生成時における第２のゲート段数情報（Ｎ’）の値の新旧の変動を小さくするようになっている。すなわち、遅延時間変動制御回路ＣＤ’により、前後の第１のユニット回路（ＵＡ）の出力の論理を取って、再生成した第２のゲート段数情報（Ｎ’）の値の変化を徐々に変えるようになっている。なお、図６０は、第２のゲート段数情報Ｎ’を再生成し、入力信号（ＩＮ）から時間（τ）だけ遅延した出力信号（ＯＵＴ）を出力する様子が示されている。
【０１３８】
図６１および図６２は本発明の遅延回路の第９実施例を示す回路図であり、図６３は図６１および図６２に示す遅延回路の動作を示す波形図である。この図６１および図６２に示す第９実施例は、前述した図５１および図５２に示す第７実施例を変形したものである。
【０１３９】
図６１および図６２に示すように、本第９実施例は、複数対（２対）の第２の変換回路ＣＢ１，ＣＢ２；ＣＢ３，ＣＢ４が設けられており、該各対の一方の第２の変換回路ＣＢ１，ＣＢ３によって出力ＯＵＴの立ち上がりタイミングを遅延させ、また、他方の第２の変換回路ＣＢ２，ＣＢ４によって出力ＯＵＴの立ち下がりタイミングを遅延させるようになっている。そして、逆の出力ＯＵＴの出力切り替わりタイミングを他の出力切り替わりタイミング作成手段によって決定し、そして、該各第２の変換回路ＣＢ１，ＣＢ２；ＣＢ３，ＣＢ４内の出力、および、他の出力切り替わりタイミング作成手段の出力を合成出力ノードにバス接続するようになっている。ここで、第２の変換回路ＣＢ１およびＣＢ３は、第１の変換回路ＣＡの各ユニット回路ＵＡの２段に１つのゲート段数情報出力を受け取るようになっている。
【０１４０】
これにより、図６３に示されるように、各第２の変換回路ＣＢ１〜ＣＢ４の出力（ノード(1) 〜ノード(4))の論理を取って、入力信号（第３の入力信号）ＩＮの振動周波数を２倍に変化させた信号を得るようになっている。また、本第９実施例では、入力信号ＩＮに対して、時間差τの半分（τ／２）の遅延時間を与え、さらに、該入力信号ＩＮを反転して出力信号ＯＵＴを取り出すようになっている。
【０１４１】
図６４および図６５は本発明の遅延回路の第１０実施例を示す回路図であり、図６６は図６４および図６５に示す遅延回路の動作を示す波形図である。
【０１４２】
図６４および図６５に示されるように、本第１０実施例において、第２の変換回路（ＣＢ）は２Ｍ個（４個）設けられ、図６６に示されるように、第３の入力信号（ＩＮ）のＭ倍（２倍）の周波数を有する出力信号を出力するように構成されている。
【０１４３】
なお、前述した各実施例にも示されているように、第２の変換回路（ＣＢ）を２個設け、入力の立ち上がり時の遅延と入力の立ち下がり時の遅延とを別々に作るとき、該各第２の変換回路（ＣＢ１，ＣＢ２）内の出力を合成出力ノードにバス接続し、且つ、該各第２の変換回路内の出力部に、出力切り換え後の一定時間内だけ所定のデータを出力する回路を設け、その他の期間には出力インピーダンスを充分大きくするように構成することができる。具体的に、例えば、出力（ＯＵＴ）に対して、図３１におけるラッチ回路ＬＡ０およびは遅延線ＤＬ０を設け、出力切り換え後の一定時間内だけ所定のデータを出力させ、その他の期間には出力を高インピーダンス状態に保持するようにしてもよい。
【０１４４】
さらに、複数の第２の変換回路（ＣＢ）内に、他の種類の遅延時間を電気的に制御可能な遅延回路を設け、該遅延回路の制御により、該第２の変換回路の遅延時間を調整するようにしてもよい。
【０１４５】
また、第２の変換回路（ＣＢ）を奇数個設け、該各第２の変換回路の入力および出力をリング発振器を形成するように接続し、第１の変換回路（ＣＡ）で設定する時間（τ）のＬ／Ｍ倍（Ｌ，Ｍは整数）の周期を持たせるように構成してもよい。
【０１４６】
図６７および図６８は本発明の遅延回路の第１１実施例を示す回路図であり、図６９は図６７および図６８に示す遅延回路の動作を示す波形図である。
【０１４７】
図６７および図６８に示されるように、本第１１実施例において、第２の変換回路（ＣＢ１〜ＣＢ４）は偶数個（４個）設けられている。そして、奇数個（１個）のインバータ・ゲートをさらに設け、各第２の変換回路ＣＢ１，ＣＢ２；ＣＢ３，ＣＢ４の入力および出力を該インバータ・ゲートを介してリング発振器を形成するように接続されている。
【０１４８】
すなわち、図６７および図６８に示されるように、第２の変換回路ＣＢ１およびＣＢ２の出力である信号ＯＵＴ１は、第２の変換回路ＣＢ３およびＣＢ４の入力信号ＩＮ２として直接供給されると共に、インバータＩＦＤ２により反転して第２の変換回路ＣＢ３およびＣＢ４の入力信号／ＩＮ２として該第２の変換回路ＣＢ３およびＣＢ４に供給されている。同様に、第２の変換回路ＣＢ３およびＣＢ４の出力である信号ＯＵＴ２は、第２の変換回路ＣＢ１およびＣＢ２の入力信号／ＩＮ１として直接供給されると共に、インバータＩＦＤ１により反転して第２の変換回路ＣＢ１およびＣＢ２の入力信号ＩＮ１として該第２の変換回路ＣＢ１およびＣＢ２に供給されている。これにより、図６９に示されるように、第１の変換回路ＣＡにより設定される時間差τのＬ／Ｍ倍（Ｌ，Ｍは整数）の周期を持った出力信号ＯＵＴ（ＯＵＴ１，ＯＵＴ２）を得ることができる。
【０１４９】
図７０および図７１は本発明の遅延回路の第１２実施例を示す回路図である。この図７０および図７１に示す第１２実施例は、図６７および図６８に示す第１１実施例に対して、微調整遅延回路ＤＡ（ＤＡ１，ＤＡ２）を設けたものである。
【０１５０】
すなわち、複数の第２の変換回路ＣＢ１，ＣＢ２およびＣＢ３，ＣＢ４毎に各出力ＯＵＴ１，ＯＵＴ２を取り出す直前に微調整遅延回路ＤＡ１，ＤＡ２を設けるようになっている。この微調整遅延回路ＤＡ１およびＤＡ２により、各第２の変換回路（ＣＢ１，ＣＢ２；ＣＢ３，ＣＢ４）毎に第３の入力信号ＩＮに同期したタイミング周波数を有する出力信号ＯＵＴ１，ＯＵＴ２を取り出すようになっている。
【０１５１】
ここで、第２の変換回路（ＣＢ）内に、他の種類の遅延時間を電気的に制御可能な遅延回路を設け、いずれかの第２の変換回路の出力の切り替わりタイミングを、外部のクロック信号の出力切り替わりタイミングに同期させるように該遅延回路の遅延時間を制御し、第１の変換回路（ＣＡ）で設定する時間（τ）のＬ／Ｍ倍（Ｌ，Ｍは整数）の周期を持たせるように構成してもよい。さらに、第２の変換回路（ＣＢ）内に、他の種類の遅延時間が製造条件によるバラツキを反映する固定時間の遅延回路を設け、いずれかの第２の変換回路（ＣＢ）の出力の切り替わりタイミングを、外部のクロック信号の出力切り替わりタイミングに同期させるように該遅延回路の遅延時間を制御し、該外部のクロック信号よりも該固定時間だけ早く切り替わる内部クロックを作成するように構成することもできる。
【図面の簡単な説明】
【０１５２】
【図１】本発明に係るタイミング制御回路の原理構成を示す図である。
【図２】本発明のタイミング制御回路の第１実施例を説明するための図である。
【図３】本発明のタイミング制御回路の第２実施例を説明するための図である。
【図４】本発明のタイミング制御回路の第３実施例を説明するための図である。
【図５】本発明のタイミング制御回路の第４実施例を説明するための図である。
【図６】本発明のタイミング制御回路の第５実施例を説明するための図である。
【図７】本発明のタイミング制御回路の第６実施例を説明するための図である。
【図８】本発明のタイミング制御回路の第７実施例を説明するための図である。
【図９】本発明のタイミング制御回路の第８実施例を説明するための図である。
【図１０】本発明のタイミング制御回路の第９実施例を説明するための図である。
【図１１】本発明のタイミング制御回路の第１０実施例を説明するための図である。
【図１２】本発明のタイミング制御回路の第１１実施例を説明するための図である。
【図１３】本発明のタイミング制御回路の第１２実施例を説明するための図である。
【図１４】本発明のタイミング制御回路の第１３実施例を説明するための図である。
【図１５】本発明のタイミング制御回路の第１４実施例を説明するための図である。
【図１６】本発明のタイミング制御回路の適用例を説明するための図である。
【図１７】本発明のタイミング制御回路を適用したクロック発生回路の一例を示す回路図（その１）である。
【図１８】本発明のタイミング制御回路を適用したクロック発生回路の一例を示す回路図（その２）である。
【図１９】本発明のタイミング制御回路を適用したクロック発生回路の一例を示す回路図（その３）である。
【図２０】図１７〜図１９に示すクロック発生回路の各信号を示すタイミング図（その１）である。
【図２１】図１７〜図１９に示すクロック発生回路の各信号を示すタイミング図（その２）である。
【図２２】従来のタイミング制御回路の一例を説明するための図である。
【図２３】タイミング制御回路が適用される回路構成の一例を概略的に示すブロック図である。
【図２４】従来のタイミング制御回路の他の例を説明するための図である。
【図２５】従来の遅延回路の一例を示すブロック図である。
【図２６】従来の遅延回路の他の例を示すブロック図である。
【図２７】従来のＰＬＬ回路の一例を示すブロック図である。
【図２８】本発明が適用されるＤＬＬ回路の基本構成を示すブロック図である。
【図２９】本発明が適用される遅延回路の原理構成を示すブロック図である。
【図３０】図２９の遅延回路におけるクロック信号を生成する回路例およびその動作を示す波形図である。
【図３１】本発明の遅延回路の第１実施例を示す回路図である。
【図３２】図３１に示す遅延回路の動作を示す波形図である。
【図３３】本発明の遅延回路の第２実施例を示す回路図（その１）である。
【図３４】本発明の遅延回路の第２実施例を示す回路図（その２）である。
【図３５】図３３および図３４に示す遅延回路の動作を示す波形図である。
【図３６】本発明の遅延回路に適用されるユニット回路の例を示す図である。
【図３７】本発明の遅延回路に適用されるユニット回路の他の例を示す図である。
【図３８】本発明の遅延回路に適用されるユニット回路のさらに他の例を示す図である。
【図３９】本発明の遅延回路に適用されるユニット回路のまたさらに他の例を示す図である。
【図４０】本発明の遅延回路の第３実施例を示す回路図である。
【図４１】図４０に示す遅延回路の動作を示す波形図である。
【図４２】本発明の遅延回路の第４実施例を示す回路図（その１）である。
【図４３】本発明の遅延回路の第４実施例を示す回路図（その２）である。
【図４４】図４２および図４３に示す遅延回路の動作を示す波形図である。
【図４５】本発明の遅延回路の第５実施例を示す回路図（その１）である。
【図４６】本発明の遅延回路の第５実施例を示す回路図（その２）である。
【図４７】図４５および図４６に示す遅延回路の動作を示す波形図である。
【図４８】本発明の遅延回路の第６実施例を示す回路図（その１）である。
【図４９】本発明の遅延回路の第６実施例を示す回路図（その２）である。
【図５０】図４８および図４９に示す遅延回路の動作を示す波形図である。
【図５１】本発明の遅延回路の第７実施例を示す回路図（その１）である。
【図５２】本発明の遅延回路の第７実施例を示す回路図（その２）である。
【図５３】図５１および図５２に示す遅延回路の動作を示す波形図である。
【図５４】本発明の遅延回路に適用されるアレー構造の一例を示す回路図である。
【図５５】本発明の遅延回路に適用されるアレー構造の他の例を示す回路図である。
【図５６】本発明の遅延回路に適用されるアレー構造のさらに他の例を示す回路図である。
【図５７】本発明の遅延回路に適用されるアレー構造のまたさらに他の例を示す回路図である。
【図５８】本発明の遅延回路の第８実施例を示す回路図（その１）である。
【図５９】本発明の遅延回路の第８実施例を示す回路図（その２）である。
【図６０】図５８および図５９に示す遅延回路の動作を示す波形図である。
【図６１】本発明の遅延回路の第９実施例を示す回路図（その１）である。
【図６２】本発明の遅延回路の第９実施例を示す回路図（その２）である。
【図６３】図６１および図６２に示す遅延回路の動作を示す波形図である。
【図６４】本発明の遅延回路の第１０実施例を示す回路図（その１）である。
【図６５】本発明の遅延回路の第１０実施例を示す回路図（その２）である。
【図６６】図６４および図６５に示す遅延回路の動作を示す波形図である。
【図６７】本発明の遅延回路の第１１実施例を示す回路図（その１）である。
【図６８】本発明の遅延回路の第１１実施例を示す回路図（その２）である。
【図６９】図６７および図６８に示す遅延回路の動作を示す波形図である。
【図７０】本発明の遅延回路の第１２実施例を示す回路図（その１）である。
【図７１】本発明の遅延回路の第１２実施例を示す回路図（その２）である。
【符号の説明】
【０１５３】
１    第１の回路（入力バッファ回路）
２    第２の回路（遅延回路）
３    時間差伸長回路
４    信号伝達部（長配線ディレイ）
５    出力バッファ
２１    遅延回路（長配線ディレイ）
２２    遅延回路
２３    出力バッファ回路
２４    遅延回路（出力確定時間設定回路）
ＡＡ    第１のゲート列
ＢＢ    第２のゲート列
ＣＬＫ−Ａ    第１の入力信号
ＣＬＫ−Ｂ    第２の入力信号
ＣＡ    第１の変換回路
ＣＢ    第２の変換回路
ＣＤ    ゲート段数情報変換回路
ＩＮ    第３の入力信号
Ｎ    第１のゲート段数情報
Ｎ’    第２のゲート段数情報
ＵＡ    第１のユニット回路
ＵＢ    第２のユニット回路
Ｘ    第１の制御信号
Ｙ    第２の制御信号
τ    第１の切り替わり時間差（時間差）
τ’    第２の切り替わり時間差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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