(57)【要約】【課題】垂直方向のゲート電極を有する電界効果トランジスタ及びその製造方法を提供する。【解決手段】半導体素子及びその半導体素子の製造方法において、平面型メモリ素子及び垂直に配向した薄いボディ素子が共通半導体層上に形成される。例えば、メモリ素子で、素子の周辺領域に平面型トランジスタを有し、素子のセル領域に垂直に配向した薄いボディトランジスタを有することが望ましい。これにより、素子の各形態の長所がメモリ素子のそれぞれの適当な機能に適用され得る。【選択図】図２０
2006295180.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の第１領域内の第１トランジスタと、
前記半導体層の第２領域内の第２トランジスタと、を備え、
前記第１トランジスタは、
前記半導体層の内部に垂直方向に延びるゲート電極と、
前記ゲート電極の水平方向の両側に配列された前記半導体層内のソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間で前記水平方向に延び、前記ゲート電極の側に側面方向に位置した前記半導体層の側面チャンネル領域と、を備え、
前記第２トランジスタは、平面型トランジスタを備える半導体素子。
【請求項２】
前記第２トランジスタの平面型トランジスタは、
ゲート絶縁層上のゲート電極と、
前記ゲート電極の水平方向の両側に配列された前記半導体層内のソース領域及びドレイン領域と、
前記ゲート電極の下側に位置し、前記ゲート電極の側に側面方向に存在していない前記半導体層の第２側面チャンネル領域と、を備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１領域は、前記半導体素子のセル領域であり、前記第２領域は、前記半導体素子の周辺領域であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１トランジスタと前記第２トランジスタとの間の分離領域をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記分離領域は、前記半導体層内の浅いトレンチ構造を有することを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第１トランジスタは、前記第１トランジスタのソース領域とドレイン領域との間の前記ゲート電極の下方に延びる下部チャンネル領域をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記半導体層は、半導体基板を備えることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記半導体層は、ＳＯＩ、ＳｉＧｅ及びＳＧＯＩの群から選択された何れか一つであることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記側面チャンネル領域は、前記垂直方向に５００ないし２０００Åの範囲の高さを有することを特徴とする請求項１に記載の半導体素子。
【請求項１０】
前記側面チャンネル領域は、前記垂直方向に１０００ないし１５００Åの範囲の高さを有することを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記側面チャンネル領域は、前記側面方向に２００Å以下の厚さを有することを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記側面チャンネル領域は、前記側面方向に１０ないし１５０Åの範囲の厚さを有することを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記側面チャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される厚さを有することを特徴とする請求項１に記載の半導体素子。
【請求項１４】
前記第１トランジスタの側面チャンネル領域は、前記ゲート電極の両側にあり、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備えることを特徴とする請求項１に記載の半導体素子。
【請求項１５】
前記第１トランジスタのゲート電極と前記ソース領域及びドレイン領域との間、及び前記第１トランジスタのゲート電極と前記側面チャンネル領域との間の第１ゲート絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項１６】
前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜をさらに備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる厚さを有することを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜をさらに備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる物質であることを特徴とする請求項１５に記載の半導体素子。
【請求項１８】
前記ゲート電極は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を備えることを特徴とする請求項１に記載の半導体素子。
【請求項１９】
前記第１部分は、前記第２部分と異なる物質から形成されたことを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼすことを特徴とする請求項１８に記載の半導体素子。
【請求項２１】
前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含むことを特徴とする請求項１８に記載の半導体素子。
【請求項２２】
前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なることを特徴とする請求項１に記載の半導体素子。
【請求項２３】
前記ゲート電極は、Ｔ型の断面を有することを特徴とする請求項１９に記載の半導体素子。
【請求項２４】
二つの前記第１トランジスタが、前記第１領域内の前記水平方向に相互隣接して配置され、前記二つの第１トランジスタは、共通ドレイン領域を共有することを特徴とする請求項１に記載の半導体素子。
【請求項２５】
前記ゲート電極の反対側の前記側面チャンネル領域の外面は、絶縁領域に隣接していることを特徴とする請求項１に記載の半導体素子。
【請求項２６】
前記絶縁領域は、トレンチ分離領域を備えることを特徴とする請求項２５に記載の半導体素子。
【請求項２７】
半導体層の第１領域に第１トランジスタを提供する工程と、
前記半導体層の第２領域に平面型トランジスタを備える第２トランジスタを提供する工程と、を含み、
前記第１トランジスタを提供する工程は、
前記半導体層内の垂直方向に延びる空洞を提供する工程と、
前記空洞の下部及び内側壁に第１ゲート絶縁膜を提供する工程と、
前記空洞の残りの部分を満たし、前記垂直方向に延びるゲート電極を提供する工程と、
前記ゲート電極の両側に水平方向に配列された前記半導体層にソース領域及びドレイン領域を提供する工程と、
前記ソース領域とドレイン領域との間で前記水平方向に延び、前記ゲート電極の側に側面方向に位置した前記半導体層の側面チャンネル領域を提供する工程と、を含む半導体素子の製造方法。
【請求項２８】
前記第２トランジスタを提供する工程は、
前記半導体層上に第２ゲート絶縁膜を提供する工程と、
前記第２ゲート絶縁膜上にゲート電極を提供する工程と、
前記ゲート電極の下側に位置し、前記ゲート電極の側に側面方向に存在していない第１チャンネル領域を前記半導体層に提供する工程と、を含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項２９】
前記第１領域は、前記半導体素子のメモリセル領域であり、前記第２領域は、前記半導体素子の周辺領域であることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３０】
前記第１トランジスタと前記第２トランジスタとの間に分離領域を提供する工程をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３１】
前記第１トランジスタの前記ソース領域とドレイン領域との間の前記ゲート電極の下方に延びる下部チャンネル領域を前記第１トランジスタに提供する工程をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３２】
前記半導体層は、半導体基板を備えることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３３】
前記半導体層は、ＳＯＩ、ＳｉＧＥ及びＳＧＯＩの群から選択された何れか一つであることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３４】
前記側面チャンネル領域を提供する工程は、前記垂直方向に５００ないし２０００Åの範囲の高さを有する側面チャンネル領域を提供することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３５】
前記側面チャンネル領域を提供する工程は、前記垂直方向に１０００ないし１５００Åの範囲の高さを有する側面チャンネル領域を提供することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３６】
前記側面チャンネル領域を提供する工程は、前記側面方向に２００Å以下の厚さを有する側面チャンネル領域を提供することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３７】
前記側面チャンネル領域を提供する工程は、前記側面方向に１０ないし１５０Åの範囲の厚さを有する側面チャンネル領域を提供することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３８】
前記側面チャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される厚さを有することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３９】
前記第１トランジスタの側面チャンネル領域は、前記ゲート電極の両側に位置し、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備えることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項４０】
前記第１トランジスタのゲート電極と前記ソース領域及びドレイン領域との間、及び前記第１トランジスタのゲート電極と前記側面チャンネル領域との間に第１ゲート絶縁膜を提供する工程をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項４１】
前記第２トランジスタのゲート電極とチャンネル領域との間に第２ゲート絶縁膜を提供する工程をさらに含み、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる厚さを有することを特徴とする請求項４０に記載の半導体素子の製造方法。
【請求項４２】
前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜を提供する工程をさらに含み、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる物質であることを特徴とする請求項４０に記載の半導体素子の製造方法。
【請求項４３】
前記ゲート電極を提供する工程は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を提供する工程を含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項４４】
前記第１部分は、前記第２部分と異なる物質から形成されたことを特徴とする請求項４３に記載の半導体素子の製造方法。
【請求項４５】
前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼすことを特徴とする請求項４４に記載の半導体素子の製造方法。
【請求項４６】
前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含むことを特徴とする請求項４３に記載の半導体素子の製造方法。
【請求項４７】
前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項４８】
前記ゲート電極は、Ｔ型の断面を有することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項４９】
前記第１領域内の前記水平方向に相互隣接して配置される二つの前記第１トランジスタを提供する工程をさらに含み、前記二つの第１トランジスタは、共通のドレイン領域を共有することを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項５０】
前記ゲート電極の反対側の前記側面チャンネル領域の外面は、絶縁領域に隣接していることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項５１】
前記絶縁領域は、トレンチ分離領域を備えることを特徴とする請求項５０に記載の半導体素子の製造方法。
【請求項５２】
第１マスク層パターン及び第２マスク層パターンをそれぞれ利用して、通常的な半導体層の第１活性領域及び第２活性領域を限定する工程と、
第１距離ほど側面方向に前記第１マスク層パターンの幅を縮小させるように、前記第１活性領域内の前記第１マスク層パターンをエッチングする工程と、
前記第１活性領域上に少なくとも前記第１マスク層パターンのレベルまで第３マスク層を提供する工程と、
前記第１活性領域内の前記第１マスク層パターンを除去する工程と、
前記第３マスク層をエッチングマスクとして利用して、前記第１活性領域内の前記半導体層の垂直方向に垂直開口を形成する工程であって、前記垂直開口の側壁は、水平方向に前記第１活性領域の隣接したソース及びドレイン領域を有し、前記側面方向に前記垂直開口の側壁に沿って前記第１活性領域の少なくとも一つの垂直に配向した薄いボディチャンネル領域を有する、前記垂直開口を形成する工程と、
前記第１活性領域内の前記垂直開口の底部及び側壁上に第１ゲート電極を提供する工程と、
前記第１活性領域内に垂直に配向した薄いボディチャンネル領域を有する第１トランジスタを形成するように、前記第１活性領域内の前記ゲート絶縁膜上の前記開口の残留部分内に第１ゲート電極を提供する工程と、
前記第２活性領域内の前記半導体層の表面を露出させるように前記第２マスク層パターンを除去する工程と、
前記第２活性領域内の前記半導体層上に第２ゲート絶縁膜を提供する工程と、
前記第２活性領域内に平面型トランジスタを備える第２トランジスタを形成するように、前記第２活性領域内の前記第２ゲート絶縁膜上に第２ゲート電極を提供する工程と、を含む半導体素子の製造方法。
【請求項５３】
前記垂直に配向した薄いボディチャンネル領域の厚さは、前記第１マスク層パターンの縮小した幅の前記第１距離によって決定されることを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項５４】
前記第１活性領域及び前記第２活性領域を限定するように前記半導体層内にトレンチを形成する工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項５５】
前記垂直に配向した薄いボディチャンネル領域は、前記トレンチの一つ及び前記垂直開口の間の前記半導体層の前記第１活性領域内に形成されたことを特徴とする請求項５４に記載の半導体素子の製造方法。
【請求項５６】
側面チャンネル領域を形成するように、前記垂直に配向した薄いボディチャンネル領域をドーピングする工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項５７】
下部チャンネル領域を形成するように、前記垂直開口の下側の前記第１活性領域をドーピングする工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項５８】
前記第１活性領域のソース及びドレイン領域をドーピングする工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項５９】
前記半導体層と前記第１マスク層パターンとの間の前記第１活性領域及び前記第２活性領域上にバッファ層を形成する工程をさらに含み、前記バッファ層は、前記第１マスク層パターンのエッチングの間に前記第１活性領域の上面を保護することを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項６０】
前記第１マスク層パターンのエッチングは、前記第２活性領域内の前記第１マスク層パターンをエッチングする工程をさらに含むことを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項６１】
前記垂直開口を提供する工程は、前記第２マスク層をエッチングマスクとして利用して複数の垂直開口を提供する工程を含むことを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項６２】
前記第１ゲート電極を提供する工程は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を提供する工程を含むことを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項６３】
前記第１部分は、前記第２部分と異なる物質から形成されたことを特徴とする請求項６２に記載の半導体素子の製造方法。
【請求項６４】
前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼすことを特徴とする請求項６２に記載の半導体素子の製造方法。
【請求項６５】
前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含むことを特徴とする請求項６２に記載の半導体素子の製造方法。
【請求項６６】
前記ゲート電極は、Ｔ型の断面を有することを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項６７】
前記第１活性領域は、前記半導体素子のメモリセル領域であり、前記第２活性領域は、前記半導体素子の周辺領域であることを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項６８】
前記半導体層は、半導体基板を備えることを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項６９】
前記半導体層は、ＳＯＩ、ＳｉＧｅ及びＳＧＯＩの群から選択された何れか一つであることを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項７０】
前記垂直に配向した薄いボディチャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択されることを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項７１】
前記第１トランジスタの垂直に配向した薄いボディチャンネル領域は、前記ゲート電極の両側に前記側面方向に位置し、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備えることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項７２】
前記第２ゲート電極は、前記第１ゲート電極と異なる厚さを有することを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項７３】
前記第２ゲート電極は、前記第１ゲート電極と異なる物質を有することを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項７４】
前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なることを特徴とする請求項５２に記載の半導体素子の製造方法。
【請求項７５】
前記第１領域内の前記水平方向にそれぞれ隣接して配置された二つの前記第１トランジスタを提供する工程をさらに含み、前記二つの第１トランジスタは、共通のドレイン領域を共有することを特徴とする請求項５２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、薄いボディトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
最近、高性能、高速度及び経済的効率性を得るために、半導体素子が高集積化されつつある。しかし、半導体素子が高集積化されるほど、多様な動作上及び構造上の問題が発生する。例えば、典型的な平面型電界効果トランジスタのチャンネル長が短くなるにつれて、短チャンネル効果、例えば、パンチスルーが発生し、寄生キャパシタンス、例えば、接合領域及び基板間の接合キャパシタンスが増大し、そして漏れ電流が増加し得る。
【０００３】
このような問題を解決するために、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）技術を利用した薄いボディ電界効果トランジスタが提案された。しかし、そのような素子は、素子動作の間に発生し得る熱及び／または高エネルギーホットキャリアの蓄積により招かれたフローティングボディ効果に敏感でありうる。さらに、絶縁体層のため、しきい電圧の変化を補償するためにバックバイアスが印加されず、それにより、素子性能に影響が与えられ得る。また、基板と絶縁体層との間の熱膨脹係数の差によるストレスと関連した問題が発生し得る。さらに、ＳＯＩ電界効果トランジスタの技術は、二つの基板の連結を必要とするため、製造コストが上昇し、製造工程が比較的複雑になり得る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、高性能動作の可能な薄いボディの半導体素子を提供することである。
【０００５】
本発明が解決しようとする他の技術的課題は、高性能動作の可能な薄いボディの半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、半導体基板の活性領域上の電界効果トランジスタは、半導体基板の垂直に突出した薄いボディ部及び前記基板の垂直に突出する部分の両側壁により限定された空洞の内部に少なくとも部分的に位置する垂直に配向したゲート電極を備える。付加的な実施形態で、前記トランジスタは、前記垂直に配向したゲート電極の上部を取り囲む絶縁層、及び前記垂直に配向したゲート電極の上部に連結され、前記絶縁層上の側面に配向したゲート電極を備える。前記垂直に配向したゲート電極は、シリサイドから形成され、前記側面に配向したゲート電極は、ポリシリコン、金属及び金属シリサイドのうち何れか一つから形成され得る。さらに、前記側面に配向したゲート電極は、前記垂直に配向したゲート電極の幅より広い幅を有しうる。また、前記トランジスタは、前記垂直に配向したゲート電極と前記絶縁層との間の前記垂直に配向したゲート電極の上部を取り囲むスペーサを備え得る。
【０００７】
他の実施形態で、トランジスタは、前記垂直に配向したゲート電極と前記基板との間の空洞内に下部絶縁層を備え得る。また、前記垂直に配向したゲート電極は、前記空洞の内部の下部及び前記空洞の外部の上部を備え、前記上部は、前記下部より広い幅を有しうる。
【０００８】
本発明の一実施形態で、不揮発性ＥＰＲＯＭ内の電界効果トランジスタは、半導体基板の上面の側部及び前記基板の垂直に突出する部分の両側壁により限定された空洞の内部に、少なくとも部分的に位置する垂直部を有するＴ型のゲート電極を備える。他の実施形態で、前記Ｔ型のゲート電極は、第１ Ｔ型のゲート電極であり、前記空洞は、第１空洞でありうる。前記トランジスタは、前記基板の上面の側部を有し、そして、前記基板の垂直に突出する部分の両側壁により限定された第２空洞内に、少なくとも部分的に位置した垂直部を有する第２ Ｔ型のゲート電極をさらに備え得る。前記第２ Ｔ型のゲート電極の側部は、前記第１ Ｔ型のゲート電極の側部に実質的に平行であり、前記第２ Ｔ型のゲート電極の垂直部は、前記第１ Ｔ型のゲート電極の垂直部に実質的に平行である。
【０００９】
付加的な実施形態で、不揮発性ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）内の電界効果トランジスタは、チャンネルが形成される半導体基板の薄いボディ部により少なくとも部分的に取り囲まれた垂直に延びるゲート電極を備え得る。
【００１０】
さらに他の実施形態で、不揮発性ＥＰＲＯＭ内の電界効果トランジスタは、チャンネルが形成される半導体基板のＵ型の薄いボディ部及び前記基板のＵ型部分の両側の内側壁上の垂直に延びるゲート電極を備える。
【００１１】
本発明の他の実施形態によれば、半導体基板の活性領域上に電界効果トランジスタを製造する方法は、前記基板の垂直に突出した薄いボディ領域に空洞を形成する工程、及び前記空洞内に少なくとも下部を有する垂直に配向したゲート電極を形成する工程を含む。前記空洞は、前記基板の垂直に突出した部分の両側壁により限定され得る。
【００１２】
一実施形態で、前記方法は、前記垂直に配向したゲート電極の上部を取り囲む絶縁層を形成する工程、及び前記絶縁層上に側面に配向したゲート電極を形成する工程を含む。前記側面に配向したゲート電極は、前記垂直に配向したゲート電極のトップ部に連結され得る。他の実施形態で、前記垂直に配向したゲート電極及び前記側面に配向したゲート電極は同時に形成され得る。
【００１３】
他の実施形態で、前記空洞を満たす工程は、前記基板の垂直に突出した部分内の前記空洞をポリシリコンで満たす工程、前記基板の表面上に耐熱金属層を形成する工程、及び前記空洞内に少なくとも下部を有する垂直に配向したゲート電極を形成するように前記基板に熱処理する工程を含む。前記空洞を満たす工程は、前記空洞内に前記垂直に配向したゲート電極を形成するように、前記耐熱金属層の厚さ及び前記熱処理工程の維持時間を制御する工程をさらに含み得る。
【００１４】
一実施形態で、前記方法は、前記チャンネル領域の幅を調節するために、前記チャンネル領域に前記空洞を形成する前に前記基板上にスペーサを形成する工程を含む。前記方法は、前記垂直に配向したゲート電極の底部と基板との間の前記空洞内に下部絶縁層を形成する工程をさらに含み得る。さらに、前記方法は、前記絶縁層の形成工程後にイオン注入工程をさらに含み得る。
【００１５】
他の実施形態で、不揮発性ＥＰＲＯＭ内に電界効果トランジスタを製造する方法は、半導体基板の上面に側部を有し、前記基板の両側壁により限定された空洞内に少なくとも部分的に垂直部を有するＴ型のゲート電極を形成する工程を含み得る。
【００１６】
前記垂直に配向した薄いボディトランジスタのある応用分野で、同じ前記半導体層上に形成された平面型のメモリ素子と垂直に配向した薄いボディ素子ともを有することが有利である。メモリ素子で、例えば、前記素子の周辺領域に平面型トランジスタを有し、前記素子のセル領域に垂直に配向した薄いボディトランジスタを有することが望ましい。これにより、素子の各形態の長所がメモリ素子の適切な機能に適用され得る。
【００１７】
他の側面で、本発明は、半導体素子に関連する。前記半導体素子は、半導体層と、前記半導体層の第１領域内の第１トランジスタと、前記半導体層の第２領域内の第２トランジスタと、を備える。前記第１トランジスタは、前記半導体層の内部に垂直方向に延びるゲート電極と、前記ゲート電極の水平方向の両側に配列された前記半導体層内のソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間で前記水平方向に延び、前記ゲート電極の側に側面方向に位置した前記半導体層の側面チャンネル領域と、を備える。前記第２トランジスタは、平面型トランジスタを備える。
【００１８】
一実施形態で、前記第２トランジスタの平面型トランジスタは、ゲート絶縁層上のゲート電極と、前記ゲート電極の水平方向の両側に配列された前記半導体層内のソース領域及びドレイン領域と、前記ゲート電極の下側に位置し、前記ゲート電極の側面に前記ソース領域とドレイン領域との間で水平方向に延びる側面方向に存在していない前記半導体層の第２側面チャンネル領域と、を備える。
【００１９】
他の実施形態で、前記第１領域は、前記半導体素子のセル領域であり、前記第２領域は、前記半導体素子の周辺領域でありうる。
【００２０】
他の実施形態で、前記半導体素子は、前記第１トランジスタと前記第２トランジスタとの間の分離領域をさらに備える。他の実施形態で、前記分離領域は、前記半導体層内の浅いトレンチ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）構造を有する。
【００２１】
他の実施形態で、前記第１トランジスタは、前記第１トランジスタのソース領域とドレイン領域との間の前記ゲート電極の下方に延びる下部チャンネル領域をさらに備える。
【００２２】
他の実施形態で、前記半導体層は、半導体基板を備える。他の実施形態で、前記半導体層は、ＳＯＩ、ＳｉＧｅ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ）及びＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）の群から選択された何れか一つである。
【００２３】
他の実施形態で、前記側面チャンネル領域は、前記垂直方向に５００ないし２０００Åの範囲、例えば、１０００ないし１５００Åの範囲の高さを有する。
【００２４】
他の実施形態で、前記側面チャンネル領域は、前記側面方向に２００Å以下の厚さ、例えば、１０ないし１５０Åの範囲の厚さである。
【００２５】
他の実施形態で、前記側面チャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される厚さである。
【００２６】
他の実施形態で、前記第１トランジスタの側面チャンネル領域は、前記ゲート電極の両側にあり、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備える。
【００２７】
他の実施形態で、前記第１トランジスタのゲート電極と前記ソース領域及びドレイン領域との間、及び前記第１トランジスタのゲート電極と前記側面チャンネル領域との間の第１ゲート絶縁膜をさらに備える。他の実施形態で、前記半導体素子は、前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜をさらに備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる厚さを有する。他の実施形態で、前記半導体素子は、前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜をさらに備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる物質である。
【００２８】
他の実施形態で、前記ゲート電極は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を備える。他の実施形態で、前記第１部分は、前記第２部分と異なる物質から形成される。他の実施形態で、前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼす。他の実施形態で、前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含む。
【００２９】
他の実施形態で、前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なる。
【００３０】
他の実施形態で、前記半導体素子は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリ素子であり、前記第１トランジスタのしきい電圧は、約０.７Ｖであり、前記第２トランジスタのしきい電圧は、約０.３ないし０.７Ｖの範囲である。
【００３１】
他の実施形態で、前記半導体素子は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリ素子であり、前記第１トランジスタのしきい電圧は、約０.５Ｖであり、前記第２トランジスタのしきい電圧は、約０.７Ｖである。
【００３２】
他の実施形態で、前記二つの第１トランジスタは、前記第１領域内の前記水平方向に相互隣接して配置され、前記二つの第１トランジスタは、共通ドレイン領域を共有する。
【００３３】
他の実施形態で、前記ゲート電極の反対側の前記側面チャンネル領域の外面は、絶縁領域に隣接する。他の実施形態で、前記絶縁領域は、トレンチ分離領域を備える。
【００３４】
他の側面で、本発明は、半導体素子の製造方法に関する。第１トランジスタは、半導体層の第１領域に提供される。
【００３５】
空洞は、前記半導体層内の垂直方向に延びるように提供される。第１ゲート絶縁膜は、前記空洞の下部及び内側壁に提供される。ゲート電極は、前記空洞の残りの部分を満たし、前記垂直方向に延びるように提供される。ソース領域及びドレイン領域は、前記ゲート電極の両側の水平方向に配列された前記半導体層に提供される。前記半導体層の側面チャンネル領域は、前記ゲート電極の側面に前記ソース領域とドレイン領域との間の前記水平方向に延びる側面方向に提供される。第２トランジスタは、前記半導体層の第２領域に提供され、平面型トランジスタを備える。
【００３６】
一実施形態で、前記第２トランジスタを提供する工程は、前記半導体層上に第２ゲート絶縁膜を提供する工程と、前記第２ゲート絶縁膜上にゲート電極を提供する工程と、前記ゲート電極の下側に位置し、前記ゲート電極の側面に前記ソース領域とドレイン領域との間で水平方向に延びる側面方向に存在していない第１チャンネル領域を前記半導体層に提供する工程と、を含む。
【００３７】
他の実施形態で、前記第１領域は、前記半導体素子のメモリセル領域であり、前記第２領域は、前記半導体素子の周辺領域である。
【００３８】
他の実施形態で、前記製造方法は、前記第１トランジスタと前記第２トランジスタとの間に分離領域を提供する工程をさらに含む。
【００３９】
他の実施形態で、前記製造方法は、前記第１トランジスタの前記ソース領域とドレイン領域との間の前記ゲート電極の下方に延びる下部チャンネル領域を前記第１トランジスタに提供する工程をさらに含む。
【００４０】
他の実施形態で、前記半導体層は、半導体基板を備える。他の実施形態で、前記半導体層は、ＳＯＩ、ＳｉＧｅ及びＳＧＯＩの群から選択された何れか一つである。
【００４１】
他の実施形態で、前記側面チャンネル領域を提供する工程は、前記垂直方向に５００ないし２０００Åの範囲の高さ、例えば、１０００ないし１５００Åの範囲の高さを有する側面チャンネル領域を提供する。
【００４２】
他の実施形態で、前記側面チャンネル領域を提供する工程は、前記側面方向に２００Å以下の厚さ、例えば、１０ないし１５０Åの範囲の厚さを有する側面チャンネル領域を提供する。
【００４３】
他の実施形態で、前記側面チャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される厚さを有する。
【００４４】
他の実施形態で、前記第１トランジスタの側面チャンネル領域は、前記ゲート電極の両側に位置し、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備える。
【００４５】
他の実施形態で、前記製造方法は、前記第１トランジスタのゲート電極と前記ソース領域及びドレイン領域との間、及び前記第１トランジスタのゲート電極と前記側面チャンネル領域との間に第１ゲート絶縁膜を提供する工程をさらに含む。
【００４６】
他の実施形態で、前記製造方法は、前記第２トランジスタのゲート電極とチャンネル領域との間に第２ゲート絶縁膜を提供する工程をさらに含み、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる厚さを有する。
【００４７】
他の実施形態で、前記製造方法は、前記第２トランジスタのゲート電極とチャンネル領域との間の第２ゲート絶縁膜を提供する工程をさらに含み、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜と異なる物質である。
【００４８】
他の実施形態で、前記ゲート電極を提供する工程は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を提供する工程を含む。他の実施形態で、前記第１部分は、前記第２部分と異なる物質から形成される。他の実施形態で、前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼす。他の実施形態で、前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含む。
【００４９】
他の実施形態で、前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なる。
【００５０】
他の実施形態で、前記半導体素子は、ＤＲＡＭメモリ素子であり、前記第１トランジスタのしきい電圧は、約０.７Ｖであり、前記第２トランジスタのしきい電圧は、約０.３ないし約０.７Ｖの範囲である。
【００５１】
他の実施形態で、前記半導体素子は、ＳＲＡＭメモリ素子であり、前記第１トランジスタのしきい電圧は、約０.５Ｖであり、前記第２トランジスタのしきい電圧は、約０.７Ｖである。
【００５２】
他の実施形態で、前記製造方法は、前記第１領域内の前記水平方向に相互隣接して配置される二つの前記第１トランジスタを提供する工程をさらに含み、前記二つの第１トランジスタは、共通のドレイン領域を共有する。
【００５３】
他の実施形態で、前記ゲート電極の反対側の前記側面チャンネル領域の外面は、絶縁領域に隣接する。他の実施形態で、前記絶縁領域は、トレンチ分離領域を備える。
【００５４】
他の側面で、本発明は、半導体素子の製造方法に関する。前記製造方法は、第１マスク層パターン及び第２マスク層パターンをそれぞれ利用して、通常的な半導体層の第１活性領域及び第２活性領域を限定する工程を含む。  第１距離ほど側面方向に前記第１マスク層パターンの幅を縮小させるように、前記第１活性領域内の前記第１マスク層パターンをエッチングする。前記第１活性領域上に少なくとも前記第１マスク層パターンのレベルまで第３マスク層を提供する。前記第１活性領域内の前記第１マスク層パターンを除去する。前記第３マスク層をエッチングマスクとして利用して、前記第１活性領域内の前記半導体層の垂直方向に垂直開口を形成する。前記垂直開口の側壁は、水平方向に前記第１活性領域の隣接したソース及びドレイン領域を有し、前記側面方向に前記垂直開口の側壁に沿って前記第１活性領域の少なくとも一つの垂直に配向した薄いボディチャンネル領域を有する。前記第１活性領域内の前記垂直開口の底部及び側壁上に第１ゲート電極を提供する。前記第１活性領域内に垂直に配向した薄いボディチャンネル領域を有する第１トランジスタを形成するように、前記第１活性領域内の前記ゲート絶縁膜上の前記開口の残留部分内に第１ゲート電極を提供する。前記第２活性領域内の前記半導体層の表面を露出させるように前記第２マスク層パターンを除去する。前記第２活性領域内の前記半導体層上に第２ゲート絶縁膜を提供する。そして、前記第２活性領域内に平面型トランジスタを備える第２トランジスタを形成するように、前記第２活性領域内の前記第２ゲート絶縁膜上に第２ゲート電極を提供する。
【００５５】
一実施形態で、前記垂直に配向した薄いボディチャンネル領域の厚さは、前記第１マスク層パターンの縮小した幅の前記第１距離によって決定される。
【００５６】
他の実施形態で、前記製造方法は、前記第１活性領域及び前記第２活性領域を限定するように前記半導体層内にトレンチを形成する工程をさらに含む。
【００５７】
他の実施形態で、前記垂直に配向した薄いボディチャンネル領域は、前記トレンチの一つ及び前記垂直開口の間の前記半導体層の前記第１活性領域内に形成される。
【００５８】
他の実施形態で、前記製造方法は、側面チャンネル領域を形成するように、前記垂直に配向した薄いボディチャンネル領域をドーピングする工程をさらに含む。
【００５９】
他の実施形態で、前記製造方法は、下部チャンネル領域を形成するように、前記垂直開口の下側の前記第１活性領域をドーピングする工程をさらに含む。
【００６０】
他の実施形態で、前記製造方法は、前記第１活性領域のソース及びドレイン領域をドーピングする工程をさらに含む。
【００６１】
他の実施形態で、前記製造方法は、前記半導体層と前記第１マスク層パターンとの間の前記第１活性領域及び前記第２活性領域上にバッファ層を形成する工程をさらに含み、前記バッファ層は、前記第１マスク層パターンのエッチングの間に前記第１活性領域の上面を保護する。
【００６２】
他の実施形態で、前記第１マスク層パターンのエッチングは、前記第２活性領域内の前記第１マスク層パターンをエッチングする工程をさらに含む。
【００６３】
他の実施形態で、前記垂直開口を提供する工程は、前記第２マスク層をエッチングマスクとして利用して複数の垂直開口を提供する工程を含む。
【００６４】
他の実施形態で、前記第１ゲート電極を提供する工程は、前記半導体層内に前記垂直方向に延びる第１部分、及び前記半導体層内に前記水平または側面方向に延びる第２部分を提供する工程を含み、前記第１部分は、前記第２部分と異なる物質から形成される。
【００６５】
他の実施形態で、前記第１部分は、前記第２部分と異なる物質から形成される。
【００６６】
他の実施形態で、前記第１部分の物質は、前記第１トランジスタのしきい電圧に直接的に影響を及ぼす。
【００６７】
他の実施形態で、前記第１部分の物質及び前記第２部分の物質は、金属及びポリシリコンをそれぞれ含む。
【００６８】
他の実施形態で、前記第１活性領域は、前記半導体素子のメモリセル領域であり、前記第２活性領域は、前記半導体素子の周辺領域である。
【００６９】
他の実施形態で、前記半導体層は、半導体基板を備える。
【００７０】
他の実施形態で、前記半導体層は、ＳＯＩ、ＳｉＧｅ及びＳＧＯＩの群から選択された何れか一つである。
【００７１】
他の実施形態で、前記垂直に配向した薄いボディチャンネル領域は、前記第１トランジスタの要求されるしきい電圧の関数として選択される。
【００７２】
他の実施形態で、前記第１トランジスタの垂直に配向した薄いボディチャンネル領域は、前記ゲート電極の両側に前記側面方向に位置し、前記ソース領域とドレイン領域との間で水平方向にそれぞれ延びる第１側面チャンネル領域及び第２側面チャンネル領域を備える。
【００７３】
他の実施形態で、前記第２ゲート電極は、前記第１ゲート電極と異なる厚さを有する。
【００７４】
他の実施形態で、前記第２ゲート電極は、前記第１ゲート電極と異なる物質を有する。
【００７５】
他の実施形態で、前記第１トランジスタのしきい電圧と前記第２トランジスタのしきい電圧とは異なる。
【００７６】
他の実施形態で、前記製造方法は、前記第１領域内の前記水平方向にそれぞれ隣接して配置された二つの前記第１トランジスタを提供する工程をさらに含み、前記二つの第１トランジスタは、共通のドレイン領域を共有する。
【発明の効果】
【００７７】
本発明の実施形態によれば、垂直に配向した薄いボディトランジスタは、ＳＯＩ基板を利用せず、その代りに通常的なトレンチ絶縁技術を利用して形成される。ＳＯＩ基板と比較して、製造工程が単純化され、コストが低減され、そして、短チャンネル効果が低下しうる。さらに、フローティングボディ効果が抑制され、バックバイアス電圧が印加され得る。さらに、マスクパターンのサイズまたはスペーサの幅を調節して所望の厚さを有する垂直に配向した薄いボディを形成できる。
【００７８】
メモリ素子で、平面型トランジスタは、素子の周辺領域に提供され、垂直に配向した薄いボディトランジスタは、素子のセル領域に提供され得る。このように、各形態の素子の有利な特徴がメモリ素子の適切な機能に適用され得る。
【発明を実施するための最良の形態】
【００７９】
以下、添付した図面を参照して、本発明に係る望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にして、当業者に発明の範囲を完全に知らせるために提供されるものである。図面において構成要素は、説明の便宜のためにそのサイズが誇張され得る。
【００８０】
本発明は、電界効果トランジスタ、さらに具体的には、ＳＯＩ基板を有していない薄いボディトランジスタに関する。ＳＯＩ基板上の通常的な薄いボディトランジスタは、水平チャンネルを有し、そして、基板上に順次に積層された埋没酸化膜層（ｂｕｒｉｅｄ ｏｘｉｄｅ ｌａｙｅｒ：ＢＯＸ）、薄いボディ及びゲート電極を備え得る。しかし、本発明の一実施形態に係る薄いボディトランジスタは、垂直チャンネル（すなわち、垂直の薄いボディ）を有し、ゲート電極の一部がそのような垂直の薄いボディ部の間の領域を満たすように垂直に配向した（すなわち、ゲート電極が垂直の薄いボディに取り囲まれた）構造を有する。すなわち、垂直に配向したゲート電極の少なくとも一部は、薄いボディ内の空洞の内部に存在する。他の実施形態で、ゲート電極は、（“Ｔ”型を有しつつ）水平に、または側面に配向した部分及び垂直に配向した部分を含み、そして、垂直の薄いボディは、ゲート電極の垂直に配向した部分を取り囲み得る。
【００８１】
以下、本発明の一実施形態に係る垂直の薄いボディトランジスタを、添付された図面を参照して説明する。図１Ａは、本発明の一実施形態に係る電界効果トランジスタを示す斜視図である。図１Ｂ及び図１Ｃは、それぞれ図１ＡのＩ−Ｉ線及びＩＩ−ＩＩ線による本発明の一実施形態に係る電界効果トランジスタの断面図である。
【００８２】
図１Ａないし図１Ｃに示すように、本発明の一実施形態に係るトランジスタは、ゲートライン１３０及び半導体基板１００の垂直に突出した薄いボディ部１０６ａを備える。逆転層チャンネルは、薄いボディ１０６ａ内に形成され得る。ゲートライン１３０は、側面に配向した部分１２８及び垂直に配向した部分１２６を備え、Ｔ型を有する。第１開口または空洞１１６は、基板１００の垂直に突出した部分の対向側壁によって垂直の薄いボディ１０６ａ内に限定される。すなわち、第１開口または空洞１１６は、基板１００のＵ型の部分によって限定され得る。上部絶縁層１１２，１０８ａは、垂直の薄いボディ１０６ａ上に形成される。上部絶縁層１１２，１０８ａは、第１開口または空洞１１６と配列された第２開口１１４とを有する。上部絶縁層１０８ａは、素子分離層でありうる。ゲートライン１３０の垂直に配向した部分１２６は、少なくとも部分的に垂直の薄いボディ１０６ａ及び上部絶縁層１１２，１０８ａによって取り囲まれうる。すなわち、ゲートライン１３０の垂直に配向した部分１２６は、垂直の薄いボディ１０６ａ内の第１開口または空洞１１６及び上部絶縁層１１２，１０８ａ内の第２開口１１４を満たす。ゲートライン１３０の垂直に配向した部分１２６の上部は、垂直の薄いボディ１０６ａより高くてもよい。また、ゲートライン１３０の垂直に配向した部分１２６の上部は、第１開口または空洞１１６内のゲートライン１３０の垂直に配向した部分１２６の下部より広い幅を有しうる。ゲートライン１３０の側面に配向した部分１２８は、ゲートライン１３０の垂直に配向した部分１２６を覆い、上部絶縁層１１２，１０８ａの上面を通る。
【００８３】
ゲートライン１３０の垂直に配向した部分１２６は、シリサイドまたはポリシリコンから形成され得る。ゲートライン１３０の側面に配向した部分１２８は、ポリシリコン、金属（例えば、タングステン）またはシリサイドから形成され得る。シリサイドは、例えば、タングステンシリサイド、ニッケルシリサイド、チタンシリサイド、クロムシリサイドなどを含む。
【００８４】
さらに、ゲートライン１３０の側面に配向した部分１２８の幅は、ゲートライン１３０の垂直に配向した部分１２６の幅より広い。
【００８５】
ゲート絶縁層１２０は、第１開口または空洞１１６の底部及び内側壁上に形成される。
【００８６】
他の実施形態で、選択的に下部絶縁層１１８がゲートライン１３０の垂直に配向した部分１２６の底部と、第１開口または空洞１１６の底部上のゲート絶縁層１２０’との間に形成される。この場合、ゲートライン１３０の垂直に配向した部分１２６の両側壁に隣接した垂直の薄いボディ１０６ａの上部領域は、トランジスタが正方向のオン状態で動作するとき、逆転層チャンネルが形成される領域を提供する。しかし、下部絶縁層１１８により、垂直の薄いボディ１０６ａの下部には逆転層チャンネルが形成されなくてもよい。
【００８７】
以下で、図２Ａないし図１１Ａ、図２Ｂないし図１１Ｂ及び図２Ｃないし図１１Ｃを参照して、図１Ａないし図１Ｃに示す本発明の実施形態に係る半導体素子の製造方法を説明する。図２Ｂないし図１１Ｂ及び図２Ｃないし図１１Ｃは、それぞれ図１ＡのＩ−Ｉ線及びＩＩ−ＩＩ線による図２Ａないし図１１Ａに対応する断面図である。
【００８８】
図２Ａないし図２Ｃに示すように、マスクパターン１０２が半導体基板１００上に形成される。次いで、露出された半導体基板は、マスクパターン１０２をエッチングマスクとして利用してエッチングされてトレンチ１０４を形成し、そして、薄いボディチャンネル領域が形成される活性領域１０６を定義する。単に、一つの活性領域が図示されたが、複数の活性領域が基板１００上に所定の配列で同時に形成されてもよい。さらに、活性領域１０６の上部が四角形として図示されているが、それにもかかわらず、上部は、多様な形状に形成され得る。
【００８９】
マスクパターン１０２は、シリコン酸化膜層及びシリコン窒化膜層を積層して形成され得る。この場合、シリコン酸化膜層は、基板を熱酸化させて形成され、シリコン窒化膜層は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用して形成され得る。図３Ａないし図３Ｃに示すように、マスクパターン１０２の一部が除去されて活性領域１０６の上面のエッジ１０６ｓｅを露出させる縮小したマスクパターン１０２ａが形成される。エッジ１０６ｓｅの幅は、薄いボディの幅（すなわち、チャンネルの幅）を決定できる。すなわち、マスクパターン１０２の所定部分が除去されて所定の厚さを有する基板１００の薄いボディ部を形成できる。例えば、エッチング液を利用してマスクパターン１０２の一部が除去され得る。リン酸溶液がシリコン窒化膜層を除去するために利用され、フッ酸溶液がシリコン酸化膜層を除去するために利用され得る。当業界の公知の他のエッチング液がさらに利用され得る。
【００９０】
図４Ａないし図４Ｃに示すように、トレンチ１０４は、絶縁物質で満たされて素子分離層１０８を形成する。さらに具体的には、絶縁物質がトレンチ１０４を満たすために形成された後、その絶縁物質が縮小したマスクパターン１０２ａが露出されるまで、例えば、平坦化工程、一例として、化学機械的研摩（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を利用して除去される。絶縁物質は、シリコン酸化膜であり得る。図面には示されていないが、熱酸化工程が基板のエッチングの損傷を治癒するために利用され、絶縁物質でトレンチを埋め込む前にシリコン窒化膜層が酸化膜障壁層としてトレンチの内部側壁上に形成され得る。
【００９１】
図５Ａないし図５Ｃに示すように、素子分離層１０８及び縮小したマスクパターン１０２ａは、活性領域１０６上のダミーゲートライン１１０を形成するためにパターニングされる。さらに具体的には、ダミーゲートパターン１１０を限定するエッチングマスク（図示せず）が素子分離層１０８及び縮小したマスクパターン１０２ａに形成される。このようなエッチングマスクにより露出された素子分離層１０８及び縮小したマスクパターン１０２ａの一部は、活性領域１０６の上面１０６ｓｊが露出されるまでエッチングされる。ダミーゲートライン１１０は、パターン化された縮小したマスクパターン１０２ｂ及びパターン化された素子分離層１０８ａ（すなわち、活性領域１０６の露出された上部１０６ｓｊ上を延ばした素子分離層１０８の一部）を備える。トランジスタのソース／ドレイン領域は、次の工程で、活性領域１０６の露出された上部１０６ｓｊで形成され得る。
【００９２】
ダミーゲートライン１１０を限定するためのエッチングマスクが除去された後、図６Ａないし図６Ｃに示すように、絶縁層１１２がダミーゲートライン１１０の間の空間１１１を満たすために形成される。さらに具体的には、絶縁層は、ダミーゲートライン１１０上に形成され、ダミーゲートライン１１０間の空間１１１を満たし、次いで、平坦化工程が、縮小したマスクパターン１０２ｂが露出されるまで行われる。絶縁層１１２は、シリコン酸化膜から形成され得る。これにより、ダミーゲートライン１１０の縮小したマスクパターン１０２ｂの部分は、活性領域１０６の上面に残り、パターン化された素子分離層１０８ａ及び絶縁層１１２により取り囲まれる。絶縁層１１２は、次のソース／ドレイン領域を形成するためのイオン−注入工程でバッファ層として利用され得る。
【００９３】
図７Ａないし図７Ｃに示すように、ダミーゲートライン１１０の縮小したマスクパターン１０２ｂの部分は、イオン注入工程後に除去される。これにより、絶縁層１１２及び素子分離層１０８ａは、第２開口１１４を限定する。第２開口１１４は、活性領域１０６の上面の一部を露出させる。
【００９４】
図８Ａないし図８Ｃに示すように、第２開口１１４により、露出された活性領域１０６は、第１開口または空洞１１６を取り囲む基板１００の薄いボディ部１０６ａを形成するために所定の深さにエッチングされる。すなわち、第１開口または空洞１１６は、基板１００の垂直に突出した部分の対向側壁により垂直の薄いボディ１０６ａ内に限定される。結果的な垂直の薄いボディ１０６ａの幅は、除去されるマスクパターン１０２の量に依存する。すなわち、除去されるマスクパターン１０２の量は、薄いボディが所定の幅に形成されるように調節され得る。
【００９５】
イオン注入工程は、縮小したマスクパターン１０２ｂが除去されるか、または第１開口または空洞１１６が形成された後に選択的に行われ得る。
【００９６】
図９Ａないし図９Ｃに示すように、ゲート絶縁層１２０’，１２０は、第１開口または空洞１１６内に（すなわち、第１開口または空洞１１６の底部１１６ｂ及び両側壁１１６ｗのそれぞれの上に）形成され、下部絶縁層１１８は、選択的に第１開口または空洞１１６の底部のゲート絶縁層１２０’上に形成される。下部絶縁層１１８は、第１開口または空洞１１６の下部を埋め込み得る。これにより、薄いボディチャンネル領域１０６ａの下部は、下部絶縁層１１８によりチャンネルとしての機能を行わなくてもよい。すなわち、下部絶縁層１１８は、逆転層チャンネルが薄いボディチャンネル領域１０６ａの下部に形成されることを防止できる。下部絶縁層１１８は、シリコン窒化膜層、ドーピングされていないシリコン層またはシリコン酸化膜層として形成され得る。
【００９７】
さらに具体的には、第１開口または空洞１１６を形成した後、熱酸化工程が第１開口または空洞１１６内に（すなわち、第１開口または空洞１１６の側壁及び底部上に）シリコン酸化膜層１２０’を形成するために行われる。次いで、第１開口または空洞１１６及び第２開口１１４を満たすために、下部絶縁物質が第１開口または空洞１１６内の絶縁層１１２、素子分離層１０８ａ及びシリコン酸化膜層１２０’上に形成される。次いで、第１開口または空洞１１６の一部を埋め込む下部絶縁層１１８を形成するために、下部絶縁物質が選択的に除去される（すなわち、下部絶縁物質が第１開口または空洞１１６内にリセスされる）。例えば、エッチバック工程が下部絶縁物質を選択的にエッチングして、第１開口または空洞１１６の底部上に下部絶縁層１１８を形成するために適用され得る。次いで、下部絶縁層１１８により露出された第１開口または空洞１１６の側壁上のシリコン酸化膜層１２０’が除去され、下部絶縁層１１８の下側のシリコン酸化膜層１２０’の一部が残る。
【００９８】
依然として、図９Ａないし図９Ｃに示すように、ゲート絶縁層１２０は、活性領域１０６内の第１開口または空洞１１６の露出された側壁上に形成される。ゲート絶縁層１２０は、熱酸化工程により形成され得る。もし、下部絶縁層１１８がシリコン酸化膜から形成されれば、第１開口または空洞１１６の側壁上のシリコン酸化膜層１２０’は、下部絶縁物質がリセスされるときに除去され得る。
【００９９】
他の実施形態で、下部絶縁層１１８は、第１開口または空洞１１６の底部上に形成されない。この場合、熱酸化工程は、第１開口または空洞１１６を形成した後、第１開口または空洞１１６の底部及び両側壁上にゲート絶縁層１２０を形成するように行われ得る。
【０１００】
図１０Ａないし図１０Ｃに示すように、ポリシリコン層１２２が、第１開口または空洞１１６及び第２開口１１４を埋め込むために形成され、耐熱金属層１２４が、基板の全面上に形成される。耐熱金属層１２４は、例えば、ニッケル、クロム、チタンなどを含み得る。
【０１０１】
図１１Ａないし図１１Ｃに示すように、熱処理工程が第１開口１１６及び第２開口１１４内のシリサイド層を形成するために適用されて、ゲートライン１３０の垂直に配向した部分を形成する。次いで、耐熱金属層１２４が除去される。熱処理工程（すなわち、耐熱金属層１２４の厚さ、工程進行時間など）を制御することによって、シリサイド層は、単に第１開口または空洞１１６内にのみ形成されるか、または第１開口１１６及び第２開口１１４内に形成され得る。
【０１０２】
次いで、図１Ａないし図１Ｃに示すように、導電層が形成され、かつパターニングされて、ゲートライン１３０の側面に配向した部分１２８を形成する。導電層は、ポリシリコン、耐熱金属またはタングステンから形成され得る。
【０１０３】
次の工程で、イオン注入工程が、ソース／ドレイン領域を形成するために行われ得る。
【０１０４】
前述した方法で、ゲートライン１３０の垂直に配向した部分１２６を形成するシリサイド層は、ＣＶＤ法を利用して形成され得る。さらに具体的には、まず、ゲート絶縁層が形成された後に、シリサイド層がＣＶＤ法を利用して第１開口及び第２開口を埋め込むように形成される。他の実施形態で、ゲートライン１３０は、単一層の構造を有するポリシリコンから形成され得る。この場合、ポリシリコン層は、第１開口１１６及び第２開口１１４を埋め込むように素子分離層１０８ａ及び絶縁層１１２上に形成される。次いで、ポリシリコン層が垂直に配向した部分及び側面に配向した部分を同時に形成するようにパターニングされる。次いで、タングステンまたは耐熱金属層が形成され、かつパターニングされて、ゲートライン１３０を形成する。
【０１０５】
ゲートライン１３０の垂直に配向した部分１２６がシリサイドから形成されるとき、潜在的な長所は、ｐ型トランジスタまたはｎ型トランジスタを形成するためのゲートドーピング工程が不要であるという点である。
【０１０６】
図１２Ａないし図１８Ａ、 図１２Ｂないし図１８Ｂ及び図１２Ｃないし図１８Ｃを参照して、本発明の他の実施形態に係る半導体素子の製造方法を説明する。図１２Ａないし図１８Ａは、平面図であり、図１２Ｂないし図１８Ｂ及び図１２Ｃないし図１８Ｃは、それぞれ図１２ＡのＩ−Ｉ線及びＩＩ−ＩＩ線による図１２Ａないし図１８Ａに対応する断面図である。
【０１０７】
まず、図１２Ａないし図１２Ｃに示すように、基板は、図２Ａないし図２Ｃを参照して説明された方法と同様に、基板２００上に形成されたマスクパターン２０２を利用して所定の深さにエッチングしてトレンチを形成し、薄いボディチャンネル領域が形成される活性領域２０６を限定する。活性領域２０６が形成された後、トレンチを埋め込み、活性領域を電気的に絶縁させる素子分離層２０８が形成される。
【０１０８】
図１３Ａないし図１３Ｃに示すように、素子分離層２０８及びマスクパターン２０２は、活性領域のトップ部２０６ｓｊが露出されるまでパターン化され、それにより、ダミーゲートライン２１０を形成する。活性領域２０６の露出されたトップ部２０６ｓｊは、ソース／ドレイン領域が以後に形成される領域でありうる。
【０１０９】
図１４Ａないし図１４Ｃに示すように、ダミーゲートライン２１０の間の領域を満たすように絶縁層２１２が形成される。それにより、ダミーゲートライン２１０のマスクパターン２０２ａの部分は、絶縁層２１２及び素子分離層２０８ａにより取り囲まれ、活性領域２０６上の“島（ｉｓｌａｎｄ）”に限定される。この場合、絶縁層２１２は、以後にソース／ドレイン領域を形成するためのイオン−注入工程でバッファ層の役割を行える。
【０１１０】
図１５Ａないし図１５Ｃに示すように、イオン−注入工程が行われた後、残留したマスクパターン２０２ａが除去され、活性領域２０６の上面２０６ｓを露出する第２開口２１４が形成される。第２開口２１４は、絶縁層２１２及び素子分離層２０８ａにより限定される。
【０１１１】
図１６Ａないし図１６Ｃに示すように、次いで、スペーサ２１５が第２開口２１４の側壁上に形成され、それにより、第２開口２１４のサイズが縮小して、小さな第２開口２１４’が形成される。スペーサ２１５の幅は、以後の工程で形成されるチャンネル幅（すなわち、薄いボディチャンネル領域の幅）を決定する。したがって、スペーサ２１５の幅を調節することによって、薄いボディチャンネル領域は、所望の幅に形成され得る。スペーサ２１５は、薄膜蒸着技術を利用してシリコン窒化膜層を形成し、このシリコン窒化膜層をエッチバックして形成され得る。スペーサ２１５は、シリコンに対してエッチング選択比を有する物質、例えば、シリコン窒化膜またはシリコン酸化膜から形成され得る。
【０１１２】
図１７Ａないし図１７Ｃに示すように、小さな第２開口２１４’により露出された活性領域２０６が所定の深さにエッチングされる。これにより、活性領域２０６は、第１開口または空洞２１６を備え、基板２００の薄いボディ部２０６ａが形成される。マスクパターン２０２ａが除去されるか、または第１開口または空洞２１６が形成された後にイオン注入工程が行われる。
【０１１３】
図１８Ａないし図１８Ｃに示すように、ゲート絶縁層２２０が第１開口または空洞２１６の側壁２１６ｗ及び底２１６ｂ上に形成される。ゲート絶縁層２２０は、熱酸化工程を利用して形成され得る。
【０１１４】
次いで、図１９Ａないし図１９Ｃに示すように、ゲートライン２３０が形成される。ゲートライン２３０は、第１開口または空洞２１６及び小さな第２開口２１４’を埋め込みつつ、絶縁層２１２及び素子分離層２０８ａを横切る（すなわち、上に形成される）。
【０１１５】
本発明に係る他の実施形態で、下部絶縁層は、第１開口または空洞２１６の底部上に形成され得る。さらに具体的に、第１開口２１６及び第２開口２１４’が形成された後、熱酸化工程が行われ、次いで、下部絶縁物質が第１開口２１６及び第２開口２１４’を満たすように形成される。次いで、下部絶縁層が第１開口または空洞２１６の底部を満たすようにエッチバックされる。次いで、第１開口または空洞２１６の側壁上に形成された熱酸化膜層が除去され、ゲート絶縁層がその上に形成される。
【０１１６】
本発明の実施形態によれば、垂直に配向した薄いボディトランジスタは、ＳＯＩ基板を利用せず、その代りに通常的なトレンチ絶縁技術を利用して形成される。ＳＯＩ基板と比較して、製造工程が単純化され、コストが低減し、そして短チャンネル効果が低下しうる。さらに、フローティングボディ効果が抑制され、バックバイアス電圧が印加され得る。しかも、マスクパターンのサイズまたはスペーサの幅を調節して所望の厚さを有する垂直に配向した薄いボディを形成できる。
【０１１７】
前述したように、本発明の実施形態に係るフラッシュメモリ素子は、改善されたデータローディング速度及び減少した電流の消耗と共に、減少したパワーの損失を有しうる。入力データは、Ｉ／Ｏパッドを通じて選択され、その結果、プログラムされるデータロード経路がターンオンされ、一方、消去されるデータロード経路はターンオフされる。
【０１１８】
垂直に配向した薄いボディトランジスタのある応用分野で、同じ基板上に形成された平面型メモリ素子と垂直に配向した薄いボディ素子を共に備えることが有利である。例えば、メモリ素子において、平面型トランジスタは、素子の周辺領域に有し、垂直に配向した薄いボディトランジスタは、素子のセル領域に有することが望ましい。このように、各形態の素子の有利な特徴がメモリ素子の適切な機能に適用され得る。
【０１１９】
図２０は、本発明に係る半導体素子の他の実施形態の斜視図である。図２１Ａは、図２０の半導体素子の平面図である。図２１Ａは、図２０の半導体素子の平面図である。図２１Ｂは、図２０のＢ−Ｂ’線による半導体素子の断面図である。図２１Ｃは、図２０のＣ−Ｃ’線による半導体素子の断面図である。説明の便宜のために、図２０の斜視図で、垂直方向は、Ｚ軸方向であり、水平方向はＸ軸方向であり、そして、側面方向はＹ軸方向とする。
【０１２０】
図２０及び図２１Ａないし図２１Ｃに示すように、本発明の実施形態に係る半導体素子は、素子の第１領域に形成された垂直に配向した薄いボディトランジスタ１０９６及び素子の第２領域に形成された通常的な平面型トランジスタ１０９８を備える。一実施形態で、半導体素子はメモリ素子を備え、第１領域はメモリ素子のセル領域を備え、第２領域はメモリ素子の周辺領域を備える。
【０１２１】
セル領域に形成された垂直に配向した薄いボディトランジスタ１０９６と周辺領域に形成された平面型トランジスタ１０９８は共に通常的な半導体基板１１０５上にある。セル領域に、例えば、前述した形態の垂直に配向した薄いボディトランジスタ１０９６が前述した製造方法によって形成される。垂直に配向した薄いボディトランジスタ１０９６は、基板１１０５内に形成された垂直に配向した空洞内に延びる垂直に配向したゲート１１６０ａを備える。ソース領域Ｓ及びドレイン領域Ｄは、垂直に配向したゲート１１６０ａの両側に形成される。ゲート絶縁層１１５０は、垂直に配向したゲート１１６０ａと基板１１０５のボディ部との間に提供される。トレンチ分離領域１１２５は、その間に活性領域を限定する。上部絶縁層１１３０ａは、その結果構造上に位置し、側面に配向したゲート１１６０ｂは、上部絶縁層部上に位置する。垂直に配向したゲート１１６０ａ及び側面に配向したゲート１１６０ｂは、共にＴ型の構造を形成する。側面に配向したゲート１１６０ｂ及び他の側面に配向した部分１１６０ｃは、素子のセル領域内のトランジスタのゲート、及び他の領域の配線ラインとして動作する。
【０１２２】
周辺領域に、平面型トランジスタ１０９８が提供される。平面型トランジスタ１０９８は、基板１１０５上の側面方向に延びる側面に配向したゲート１１６０ｂ’を備える。ソース領域Ｓ’及びドレイン領域Ｄ’は、隣接したトレンチ分離領域１１２５の間に限定された基板１１０５の活性領域１１１０’内のゲート１１６０ｂ’の両側上に形成される。ゲート絶縁層１１５０は、ソースＳ’とドレインＤ’との間の素子のチャンネル領域上の導電性ゲート１１６０ｂ’と基板１１０５のボディとの間に提供される。上部絶縁層１１３０ａは、基板１１０５及びトレンチ分離領域１１２５上に位置する。
【０１２３】
セル領域の垂直に配向した薄いボディトランジスタ１０９６内において、ゲートの垂直に配向した部分１１６０ａは、基板１１０５の垂直の薄いボディ１１１０ａにより少なくとも部分的に取り囲まれる。垂直の薄いボディ１１１０ａは、ゲート１１６０ａの前面、背面、または前面と背面の両方で素子のチャンネル領域を形成する。垂直の薄いボディ１１１０ａの導電性は、ゲート１１６０ａの垂直に配向した部分内に存在する電荷のレベルに対応して制御される。このようなチャンネル領域を、ここでは“側面チャンネル領域”と呼ぶ。ゲート１１６０ａの前面及び／または背面の垂直の薄いボディ１１１０ａの厚さｄ１は、側面チャンネル領域の寸法を制御し、したがって、素子の動作特性に影響を及ぼす。付加的に選択的なチャンネル領域１１１０ｂがゲート１１６０ａの下側に位置した基板に提供される。このチャンネル領域は、ここでは“下部チャンネル領域”と呼び、このチャンネル領域の動作は、当該分野ではよく知られている。例えば、このような下部チャンネル領域は、トレンチ型のゲート電極を備えるリセスチャンネルアレイトランジスタ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ：ＲＣＡＴ）、例えば、米国特許第６,０６３,６６９号明細書のチャンネル領域と同じ方式で動作する。
【０１２４】
以下で、図２２Ａないし図３２Ａ、図２２Ｂないし図３２Ｂ及び図２２Ｃないし図３２Ｃを参照して、図２０及び図２１Ａないし図２１Ｃに示す本発明の実施形態に係る半導体素子の製造方法を説明する。図２２Ａないし図３２Ａは、図２０及び図２１Ａないし図２１Ｃの実施形態の製造方法を示す平面図である。図２２Ｂないし図３２Ｂ及び図２２Ｃないし図３２Ｃは、それぞれ図２０のＢ−Ｂ’線及びＣ−Ｃ’線による図２２Ａないし図３２Ａに対応する断面図である。
【０１２５】
図２２Ａないし図２２Ｃに示すように、バッファ層が、半導体基板１１０５上に提供される。一実施形態で、バッファ層は、バッファ酸化膜、例えば、熱酸化法により１００〜５００Åの厚さに形成されたＳｉＯ２を含む。第１マスク層は、バッファ層上に形成される。一実施形態で、第１マスク層は、ＣＶＤ法により８００〜２０００Åの厚さのＳｉＮから形成されたハードマスク層を備える。ハードマスク層及びバッファ層は、パターン化され、かつエッチングされて、ハードマスク層パターン１１１５、バッファ層パターン１１１３、及び素子のセル領域及び周辺領域内で半導体基板１１０５の活性領域１１１０，１１１０’を限定するトレンチ１１２０を形成する。一実施形態で、トレンチは、１５００〜３５００Åの厚さに形成される。他の実施形態で、半導体基板は、半導体層、例えば、ＳＯＩ層、ＳｉＧｅ層またはＳＧＯＩ層を備える。
【０１２６】
図２３Ａないし図２３Ｃに示すように、第１マスクパターン１１１５の一部が“プルバック”工程を利用して除去されて、素子のセル領域と周辺領域ともに縮小した第２マスクパターン１１１５ａを形成する。一例で、プルバック工程は、リン酸（Ｈ３ＰＯ４）を利用して等方性エッチングまたはブランケットエッチング工程を利用して行われ得るので、プルバック工程の間にバッファ層パターン１１１３は、下部基板がエッチングされることを防止する。一例で、プルバック工程は、６０〜８０℃の低い温度、例えば、７０℃で遅いエッチング速度で行われる。このようなエッチング程度が第２マスクパターン（図２３Ｃの１１１５ａ）の前面及び背面で除去された部分の幅ｄ１を制御する。前述したように、結果的な幅ｄ１は、結果的な素子の側面チャンネル領域１１１０ａの厚さを直接的に限定する。
【０１２７】
図２４Ａないし図２４Ｃに示すように、素子のセル領域及び周辺領域の両側に絶縁物質を蒸着して、活性領域１１１０，１１１０’の間のトレンチ１１２０内にＳＴＩ構造を形成する。一例で、高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ；ＨＤＰ）酸化膜またはＯ３ ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）が第２マスクパターン１１１５ａ上のレベルまで形成される。次いで、結果構造上に平坦化工程、例えば、ＣＭＰまたはエッチバック工程が、第２マスクパターン１１１５ａをエッチング停止層として利用して行われ、その結果、絶縁物質１１２５ｂの上部は、第２マスクパターン１１１５ａの上部と同じレベルとなる。
【０１２８】
図２５Ａないし図２５Ｃに示すように、第２マスクパターン１１１５ａ及び絶縁物質１１２５ｂがセル領域内で約２時間ほどエッチングされ、第２マスクパターン１１１５ｂ及び第２絶縁物質パターン１１２５ａを形成する。下部のバッファ層パターン１１１３も同様にエッチングされて、第２バッファ層パターン１１３ｂを形成する。エッチング工程は、一例で、標準リソグラフィ技術及び乾式エッチング技術を利用して行われる。エッチング速度は、絶縁物質１１２５ｂ及び除去されるハードマスク１１１５ａの一部のエッチング速度がほぼ同じく調節されることが望ましい。一実施形態で、エッチング工程は、図２５Ａないし図２５Ｃに示すように、基板１１０５のトップが露出されるまで行われる。しかし、このようなアプローチは、露出された基板の上面まで表面の損傷をもたらし、水素ガスの高温熱処理がこのような表面の損傷を治癒するために適用され得る。他の実施形態で、エッチング工程は、ハードマスクパターン１１１５ｂの底部の近くのレベルまで行われる。このようなアプローチで、バッファ層１１１３は、基板上に残って、基板の下面が次の層の蒸着及び除去工程の間に損傷されることを防止する。
【０１２９】
図２６Ａないし図２６Ｃに示すように、絶縁物質の蒸着が素子のセル領域及び周辺領域内の結果構造をコーティングするために行われる。一例で、ＨＤＰ酸化膜またはＯ３ ＴＥＯＳが第２マスクパターン１１１５ｂのレベルの付近まで形成される。次いで、平坦化、例えば、ＣＭＰまたはエッチバック工程が第３マスクパターン１１１５ｂをエッチング停止層として利用して行われ、その結果、その上部が素子のセル領域及び周辺領域内の第３マスクパターン１１１５ｂの上部と同一になるような第２絶縁物質層１１３０が形成される。
【０１３０】
図２７Ａないし図２７Ｃに示すように、第２マスク層１１３５は、素子の周辺領域に形成される。第２マスク層１１３５は、フォトレジスト物質または適当なハードマスク物質を含む。次いで、セル領域内の第１マスク層の第３パターン１１１５ｂ及び下部のバッファ層パターン１１１３ｂが除去される。一例で、このような除去工程は、ＳｉＮハードマスクパターン１１１５ｂを除去するためにリン酸溶液を利用し、そして、下部の酸化膜バッファ層パターン１１１３ｂを除去するためにフッ酸溶液を利用する。
【０１３１】
次いで、図２８Ａないし図２８Ｃに示すように、セル領域の活性領域１１１０が所定の厚さ、例えば、約５００ないし２０００Åの範囲、望ましくは、１０００ないし１５００Åの厚さにエッチングされる。これにより、垂直に配向した開口１１４０及び基板１１０５の垂直に突出した部分により形成された薄いボディ部１１１０ａが形成される。前述したように、薄いボディ部１１１０ａは、素子のチャンネル領域として機能し、その厚さは、素子の結果的な動作の特性を決定する重要なパラメータとなる。前述したように、薄いボディ部１１１０ａの厚さは、図２３Ａないし図２３Ｃを参照して前述されかつ示されたように、プルバック工程の間での第１マスクパターン１１１５ａの縮小厚さｄ１に直接対応する。一例で、薄いボディ部１１１０ａの最大の厚さは、４００Å以下であり、望ましくは、３０ないし１５０Åの範囲に制御される。薄いボディ部１１１０ａの厚さをこのように制御することによって、側面に形成された隣接したソース及びドレインからの不純物の拡散が最小化され、それにより短チャンネル効果が抑制され得る。
【０１３２】
垂直に配向した開口１１４０及び薄いボディ部１１１０ａの形成時、チャンネル領域のイオン注入が素子のセル領域内に実施されて、薄いボディ部１１１０ａ及び垂直に配向した開口１１４０の下部１１１０ｂの下側領域にチャンネル領域を形成する。
【０１３３】
図２９Ａないし図２９Ｃに示すように、周辺領域内の第２マスク層１１３５が除去され、第３マスク層がセル領域に適用される。セル領域に適用されたマスク層の例は、図３６Ａないし図３６Ｃに提供される。一例で、第３マスク層は、フォトレジスト層を備える。第１マスク層の第３パターン１１１５ｂ及び下部のバッファ層パターン１１１３ｂは、周辺領域で除去される。一例で、このような除去工程は、ＳｉＮハードマスクパターン１１１５ｂを除去するためにリン酸溶液を利用し、そして、下部の酸化膜バッファ層パターン１１１３ｂを除去するためにフッ酸溶液を利用する。第３マスクパターン１１１５ｂ及びバッファ層パターン１１１３ｂの除去時、チャンネル領域のイオン注入が素子の周辺領域に行われる。
【０１３４】
図３０Ａないし図３０Ｃに示すように、その次のゲート絶縁膜１１５０が結果構造のセル領域と周辺領域の両方に提供される。セル領域で、ゲート絶縁膜１１５０は、垂直に配向した開口１１４０の底部上に形成された第１部分１１４６、及び垂直に配向した開口１１４０の側壁上に形成された第２部分１１４４を備える。周辺領域で、ゲート絶縁膜１１５０は、半導体基板の活性領域１１１０’の露出された部分上に形成される。一実施形態で、ゲート絶縁膜１１５０は、図３０Ａないし図３０Ｃに示すように、半導体基板の露出された部分上に選択的な成長工程により形成される。他の実施形態で、ゲート絶縁膜は、半導体素子の全体の結果構造を覆う層であって、原子層蒸着法を利用して形成される。
【０１３５】
次いで、ゲート電極物質層１１６０がその結果構造上に提供される。ゲート電極物質層１１６０は、セル領域内の垂直に配向した開口１１４０及び周辺領域内の絶縁層１１３０内の開口を満たす。ゲート電極物質は、例えば、ポリシリコン、Ｗ、Ｐｔ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、その組み合わせまたは合金、または他の適当な物質を含む。
【０１３６】
次いで、図３１Ａないし図３１Ｃに示すように、ゲート電極物質層１１６０がパターン化されて、セル領域内にゲート電極の側面に配向した部分１１６０ｂ、周辺領域内に側面に配向したゲート電極１１６０ｂ’、及び素子の配線を形成する他の導電性ライン１１６０ｃを形成する。一実施形態で、パターニングは、ゲート電極物質層１１６０上にＳｉＮ層パターン１１６５を適用し、ＳｉＮパターンをエッチングマスクとして利用して、ゲート電極物質層１１６０をエッチングすることによって行われる。
【０１３７】
図３２Ａないし図３２Ｃに示すように、側壁スペーサ１１７１がその結果構造上に絶縁層を提供し、異方性エッチングを行うことによって形成される。側壁スペーサ１１７１の形成前または形成後に、ソース領域Ｓ及びドレイン領域Ｄを形成するように、イオン注入工程がゲート電極１１６０ｂ，１１６０ｂ’、導電性ライン１１６０ｃ及びＳｉＮ層パターン１１６５を保護膜として利用して行われる。特に、イオン注入工程の間に、ゲート電極の側面部１１６０ｂの存在は、薄いボディ領域１１１０ａがイオン注入されるか、またはドーピングされることを防止する。短チャンネル効果を抑制または防止するために、ソース／ドレイン領域は、望ましくは、４００ないし８００Åの範囲の厚さに、垂直に配向した開口の深さより浅く形成される。
【０１３８】
図２２ないし図３２と関連して前述した方法は、図２０及び図２１に説明されかつ図示された配置の半導体素子をもたらす。特に、本発明の一実施形態に係る半導体素子は、第１領域、例えば、素子のセル領域に形成された垂直に配向した薄いボディトランジスタ１０９６、及び第２領域、例えば、素子の周辺領域に形成された通常的な平面型トランジスタ１０９８を備える。これにより、各形態のトランジスタの長所がそれぞれの適用可能なトランジスタの領域に適用され得る。
【０１３９】
図３３は、本発明に係る半導体素子の他の実施形態の斜視図である。図３４Ａは、図３３の半導体素子の平面図である。図３４Ｂは、図３３のＢ−Ｂ’線による半導体素子の断面図である。図３４Ｃは、図３３のＣ−Ｃ’線による半導体素子の断面図である。
【０１４０】
図３３及び図３４Ａないし図３４Ｃに示すように、本発明の一実施形態に係る半導体素子は、素子の第１領域に形成された垂直に配向した薄いボディトランジスタ１０９６、及び素子の第２領域に形成された通常的な平面型トランジスタ１０９８を備える。一実施形態で、半導体素子は、メモリ素子を備え、第１領域は、メモリ素子のセル領域を備え、第２領域は、メモリ素子の周辺領域を備える。
【０１４１】
本実施形態は、前述した図２０及び図２１の実施形態と構造面で実質的に類似しており、その製造方法は、前述した図２２ないし図３２の実施形態と実質的に類似している。このような理由で、実施形態の類似部分及びその製造方法は重複していることから、ここで別途の説明を省略する。しかし、本実施形態で、垂直に配向したゲート部１３６０及び側面に配向したゲート部１３８０ａは、図２１Ｃに示す単一層として提供されず（図２１Ｃで垂直部１１６０ａ及び側面部１１６０ｂは単一層である）、むしろ、独立した部分として形成される。例えば、垂直に配向した部分１３６０及び側面に配向した部分１３８０ａは、後述するように、異なる時に異なる物質から形成される。
【０１４２】
以下、図３５Ａないし図３８Ａ、図３５Ｂないし図３８Ｂ及び図３５Ｃないし図３８Ｃを参照して、図３３及び図３４Ａないし図３４Ｃに示す本発明の実施形態に係る半導体素子の製造方法を説明する。図３５Ａないし図３８Ａは、図３３及び図３４Ａないし図３４Ｃの実施形態の製造方法を示す平面図である。図３５Ｂないし図３８Ｂ及び図３５Ｃないし図３８Ｃは、それぞれ図３３のＢ−Ｂ’線及びＣ−Ｃ’線による図３５Ａないし図３８Ａに対応する断面図である。
【０１４３】
本発明の一実施形態に係る半導体素子の製造方法の初期工程は、図２２ないし図２８を参照して前述した工程と実質的に類似している。このような理由で、その工程の詳細な説明は省略する。
【０１４４】
図３５Ａないし図３５Ｃに示すように、一実施形態で、第２マスク層１１３５は、周辺領域に残る。次いで、ゲート絶縁膜１３５０が、その結果構造のセル領域に提供される。セル領域で、ゲート絶縁膜１３５０は、垂直に配向した開口１１４０の底部上に形成された第１部分１１４６、及び垂直に配向した開口１１４０の側壁上に形成された第２部分１１４４を備える。ゲート絶縁膜は、前述したように、その結果構造上に選択的な成長工程により、または層として形成され得る。
【０１４５】
次いで、第１ゲート電極物質層がその結果構造上に提供される。第１ゲート電極物質層は、セル領域内の垂直に配向した開口１１４０を満たし、垂直ゲートの垂直に配向した部分１３６０を形成する。第１ゲート電極物質層１３６０は、例えば、ポリシリコン、Ｗ、Ｐｔ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、その組み合わせまたは合金、または他の適当な物質を含む。エッチング工程が、第２絶縁物質１１３０をエッチング停止層として利用して第１ゲート電極物質層に適用され得る。
【０１４６】
図３６Ａないし図３６Ｃに示すように、周辺領域内の第２マスク層１１３５が除去され、第３マスク層１３６５がセル領域に適用される。第３マスク層１３６５は、例えば、適当なフォトレジスト物質または他の適当なハードマスク物質を含む。次いで、第１マスク層の第３パターン１１１５ｂ及び下部のバッファ層パターン１１１３ｂは、前述の方法と同様に、周辺領域で除去される。チャンネル領域のイオン注入が前述した方法のように行われる。
【０１４７】
図３７Ａないし図３７Ｃに示すように、セル領域内の第３マスク層１３６５が除去され、第２ゲート電極物質層がその結果構造に適用される。第２ゲート電極物質層は、セル領域内の薄いボディトランジスタの垂直ゲート１３６０の側面に配向した第２部分１３８０ａを形成するためにパターン化される。それと同時に、導電性ライン１３８０ｂ及び周辺領域内の平面型トランジスタのゲート１３８０ａ’がさらに形成される。一実施形態で、パターニングは、第２ゲート電極物質層１３８０上にＳｉＮ層パターン１１６５を適用し、そのＳｉＮパターンをエッチングマスクとして利用してゲート電極物質層１３８０をエッチングすることによって提供される。
【０１４８】
図３８Ａないし図３８Ｃに示すように、側壁スペーサ１１７１がその結果構造上に絶縁層を提供し、異方性エッチングを行うことによって形成される。側壁スペーサ１１７１の形成前または形成後に、ソース領域Ｓ及びドレイン領域Ｄを形成するように、イオン注入工程がゲート電極１１６０ｂ，１１６０ｂ’及び導電性ライン１１６０ｃを保護膜として利用して行われる。
【０１４９】
図３５ないし図３８と関連して前述した方法は、図３３及び図３４に説明されかつ図示された半導体素子の配置をもたらす。特に、本発明の一実施形態に係る半導体素子は、複層の電極を有するセル領域に形成された垂直に配向した薄いボディトランジスタ１０９６、及び単一層の電極を有する周辺領域に形成された通常的な平面型トランジスタ１０９８を備える。例えば、一実施形態で、第１導電性物質層１３６０は金属を含み、第２導電性物質層１３８０はポリシリコンを含む。他の実施形態で、第１導電性物質層１３６０はポリシリコンを含み、第２導電性物質層１３８０は金属を含む。他の実施形態で、第１導電性物質層１３６０は第１形態の金属を含み、第２導電性物質層１３８０は第２形態の金属を含む。
【０１５０】
ゲート物質の仕事関数は、結果的なトランジスタのしきい電圧に直接的な影響を及ぼすと知られている。したがって、薄いボディトランジスタ１１９６の垂直ゲート１３６０のゲート物質は、低いチャンネルドーパント濃度で上昇したしきい電圧をもたらすように選択される。特に、ＤＲＡＭ及びＳＲＡＭ素子で、セル領域トランジスタの要求されるしきい電圧は、周辺領域トランジスタのしきい電圧とは異なる。そのような高いしきい電圧を得るために、チャンネル領域のドーパント濃度が上昇し得る。しかし、不純物濃度を利用してトランジスタの結果的なしきい電圧を精密に制御することは非常に難しく、また、このようなアプローチは、チャンネル領域での不純物のスキャッタリングによるトランジスタのＱ性能の低下をもたらす。
【０１５１】
さらに、本発明の一実施形態で、周辺領域内の平面型トランジスタのゲート絶縁膜１３７０は、セル領域の垂直に配向した薄いボディトランジスタのゲート絶縁膜１３５０と異なる工程を利用して異なる物質から、異なる厚さに形成され得る。結果的に、周辺領域のトランジスタ及びセル領域のトランジスタは、そのそれぞれの具体的な必要に応じて合わせられ得る。
【０１５２】
例えば、一例で、半導体素子は、ＤＲＡＭ素子であり、垂直に配向した薄いボディトランジスタのしきい電圧は、約０.７Ｖであり、平面型トランジスタのしきい電圧は、約０.３ないし０.７Ｖの範囲である。他の例で、半導体素子は、ＳＲＡＭ素子であり、垂直に配向した薄いボディトランジスタは、約０.５Ｖであり、平面型トランジスタのしきい電圧は、約０.７Ｖである。
【０１５３】
図３９は、本発明に係る半導体素子の他の実施形態の斜視図である。図４０Ａは、図３９の半導体素子の平面図である。図４０Ｂは、図３９のＢ−Ｂ’線による半導体素子の断面図である。図４０Ｃは、図３９のＣ−Ｃ’線による半導体素子の断面図である。
【０１５４】
図４０Ｂに示すように、本発明の一実施形態に係る半導体素子は、素子のセル領域及び周辺領域に同時に基板の露出された表面上に層として蒸着されたまたは成長したゲート絶縁膜１２５０，１２５０’を備える。一実施形態は、図２６Ａないし図２６Ｃを参照して説明されたように、基板の表面上に第２絶縁物質層１１３０の形成のための必要を除去する。
【０１５５】
本実施形態は、前述した図２０及び図２１及び図３３及び図３４の実施形態と構造面で実質的に類似しており、その製造方法は、前述した図２２ないし図３２及び図３５ないし図３８の実施形態と実質的に類似している。このような理由で、実施形態の類似部分及びその製造方法は重複していることから、ここで別途の説明を省略する。
【０１５６】
以下で、図４１Ａないし図４３Ａ、図４１Ｂないし図４３Ｂ及び図４１Ｃないし図４３Ｃを参照して、図３９及び図４０Ａないし図４０Ｃに示す本発明の実施形態に係る半導体素子の製造方法を説明する。図４１Ａないし図４３Ａは、図３９及び図４０Ａないし図４０Ｃの実施形態の製造方法を示す平面図である。図４１Ｂないし図４３Ｂ及び図４１Ｃないし図４３Ｃは、それぞれ図３９のＢ−Ｂ’線及びＣ−Ｃ’線による図４１Ａないし図４３Ａに対応する断面図である。
【０１５７】
図４１Ａないし図４１Ｃに示すように、一実施形態で、ゲート絶縁膜１２５０，１２５０’は、セル領域と周辺領域ともに提供される。セル領域で、ゲート絶縁膜１２５０は、垂直に配向した開口１１４０の底部上に形成された第１部分１１４６、垂直に配向した開口１１４０の側壁上に形成された第２部分１１４４、及び露出された半導体基板活性領域１１１０の上面に形成された第３部分１１４２を備える。ゲート絶縁膜１２５０’は、周辺領域内にさらに形成される。ゲート絶縁膜は、前述したように、選択的な成長工程を利用して形成されるか、またはその結果構造上に層として形成される。
【０１５８】
図４２Ａないし図４２Ｃに示すように、次いで、ゲート電極物質層１２６０がその結果構造上に提供される。ゲート電極物質層１２６０の垂直部１２６０ａは、セル領域内の垂直に配向した開口１１４０を満たす。ゲート電極物質層１２６０は、例えば、ポリシリコン、Ｗ、Ｐｔ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｒ、その組み合わせまたは合金、または他の適当な物質を含む。
【０１５９】
図４３Ａないし図４３Ｃに示すように、次いで、ゲート電極物質層１２６０は、パターニングされて、セル領域内のゲート電極の側面に配向した部分１２６０ｂ、周辺領域内の側面に配向したゲート電極１２６０ｂ’、及び素子の配線を形成する他の導電性ライン１２６０ｃを形成する。一実施形態で、パターニングは、ゲート電極物質層１２６０上にＳｉＮ層パターン１２６５を適用し、そのＳｉＮパターンをエッチングマスクとして利用してゲート電極物質層１２６０をエッチングすることによって行われる。
【０１６０】
図３９及び図４０Ａないし図４０Ｃに示すように、側壁スペーサ１１７１がその結果構造上に絶縁層を提供し、異方性エッチングを行うことによって形成される。側壁スペーサ１１７１の形成前または形成後に、ソース領域Ｓ及びドレイン領域Ｄを形成するように、イオン注入工程がゲート電極１１６０ｂ，１１６０ｂ’及び導電性ライン１１６０ｃを保護膜として利用して行われる。
【０１６１】
図４１ないし図４３と関連して前述した方法は、図３９及び図４０に説明及び図示された半導体素子の配置をもたらす。特に、本発明の一実施形態に係る半導体素子は、製造に必要な工程数を減少させる。
【０１６２】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、当業者によって本発明の技術的思想の範囲内で前記実施形態を組み合わせて実施する等、多様な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【０１６３】
本発明は、半導体素子に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【０１６４】
【図１Ａ】本発明の一実施形態に係る半導体素子を示す斜視図である。
【図１Ｂ】図１ＡのＩ−Ｉ線による本発明の一実施形態に係る半導体素子の断面図である。
【図１Ｃ】図１ＡのＩＩ−ＩＩ線による本発明の一実施形態に係る半導体素子を示す断面図である。
【図２Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図２Ｂ】図１ＡのＩ−Ｉ線による図２Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図２Ｃ】図１ＡのＩＩ−ＩＩ線による図２Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図３Ｂ】図１ＡのＩ−Ｉ線による図３Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３Ｃ】図１ＡのＩＩ−ＩＩ線による図３Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図４Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図４Ｂ】図１ＡのＩ−Ｉ線による図４Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図４Ｃ】図１ＡのＩＩ−ＩＩ線による図４Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図５Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図５Ｂ】図１ＡのＩ−Ｉ線による図５Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図５Ｃ】図１ＡのＩＩ−ＩＩ線による図５Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図６Ｂ】図１ＡのＩ−Ｉ線による図６Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｃ】図１ＡのＩＩ−ＩＩ線による図６Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図７Ｂ】図１ＡのＩ−Ｉ線による図７Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ｃ】図１ＡのＩＩ−ＩＩ線による図７Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図８Ｂ】図１ＡのＩ−Ｉ線による図８Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｃ】図１ＡのＩＩ−ＩＩ線による図８Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図９Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図９Ｂ】図１ＡのＩ−Ｉ線による図９Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図９Ｃ】図１ＡのＩＩ−ＩＩ線による図９Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１０Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図１０Ｂ】図１ＡのＩ−Ｉ線による図１０Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１０Ｃ】図１ＡのＩＩ−ＩＩ線による図１０Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１１Ａ】図１Ａに示す本発明の一実施形態に係る半導体素子の製造方法を示す斜視図である。
【図１１Ｂ】図１ＡのＩ−Ｉ線による図１１Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１１Ｃ】図１ＡのＩＩ−ＩＩ線による図１１Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１２Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。
【図１２Ｂ】図１２ＡのＩ−Ｉ線による図１２Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１２Ｃ】図１２ＡのＩＩ−ＩＩ線による図１２Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１３Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。
【図１３Ｂ】図１２ＡのＩ−Ｉ線による図１３Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１３Ｃ】図１２ＡのＩＩ−ＩＩ線による図１３Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１４Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。
【図１４Ｂ】図１２ＡのＩ−Ｉ線による図１４Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１４Ｃ】図１２ＡのＩＩ−ＩＩ線による図１４Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１５Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。
【図１５Ｂ】図１２ＡのＩ−Ｉ線による図１５Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１５Ｃ】図１２ＡのＩＩ−ＩＩ線による図１５Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１６Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。
【図１６Ｂ】図１２ＡのＩ−Ｉ線による図１６Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１６Ｃ】図１２ＡのＩＩ−ＩＩ線による図１６Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１７Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。
【図１７Ｂ】図１２ＡのＩ−Ｉ線による図１７Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１７Ｃ】図１２ＡのＩＩ−ＩＩ線による図１７Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１８Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。
【図１８Ｂ】図１２ＡのＩ−Ｉ線による図１８Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１８Ｃ】図１２ＡのＩＩ−ＩＩ線による図１８Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１９Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す平面図である。
【図１９Ｂ】図１２ＡのＩ−Ｉ線による図１９Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図１９Ｃ】図１２ＡのＩＩ−ＩＩ線による図１９Ａに対応する本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図２０】本発明に他の実施形態に係る半導体素子の斜視図である。
【図２１Ａ】図２０の半導体素子の平面図である。
【図２１Ｂ】図２０のＢ−Ｂ’線による半導体素子の断面図である。
【図２１Ｃ】図２０のＣ−Ｃ’線による半導体素子の断面図である。
【図２２Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図２２Ｂ】図２０の半導体素子のＢ−Ｂ’線による図２２Ａに対応する断面図である。
【図２２Ｃ】図２０の半導体素子のＣ−Ｃ’線による図２２Ａに対応する断面図である。
【図２３Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図２３Ｂ】図２０の半導体素子のＢ−Ｂ’線による図２３Ａに対応する断面図である。
【図２３Ｃ】図２０の半導体素子のＣ−Ｃ’線による図２３Ａに対応する断面図である。
【図２４Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図２４Ｂ】図２０の半導体素子のＢ−Ｂ’線による図２４Ａに対応する断面図である。
【図２４Ｃ】図２０の半導体素子のＣ−Ｃ’線による図２４Ａに対応する断面図である。
【図２５Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図２５Ｂ】図２０の半導体素子のＢ−Ｂ’線による図２５Ａに対応する断面図である。
【図２５Ｃ】図２０の半導体素子のＣ−Ｃ’線による図２５Ａに対応する断面図である。
【図２６Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図２６Ｂ】図２０の半導体素子のＢ−Ｂ’線による図２６Ａに対応する断面図である。
【図２６Ｃ】図２０の半導体素子のＣ−Ｃ’線による図２６Ａに対応する断面図である。
【図２７Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図２７Ｂ】図２０の半導体素子のＢ−Ｂ’線による図２７Ａに対応する断面図である。
【図２７Ｃ】図２０の半導体素子のＣ−Ｃ’線による図２７Ａに対応する断面図である。
【図２８Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図２８Ｂ】図２０の半導体素子のＢ−Ｂ’線による図２８Ａに対応する断面図である。
【図２８Ｃ】図２０の半導体素子のＣ−Ｃ’線による図２８Ａに対応する断面図である。
【図２９Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図２９Ｂ】図２０の半導体素子のＢ−Ｂ’線による図２９Ａに対応する断面図である。
【図２９Ｃ】図２０の半導体素子のＣ−Ｃ’線による図２９Ａに対応する断面図である。
【図３０Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図３０Ｂ】図２０の半導体素子のＢ−Ｂ’線による図３０Ａに対応する断面図である。
【図３０Ｃ】図２０の半導体素子のＣ−Ｃ’線による図３０Ａに対応する断面図である。
【図３１Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図３１Ｂ】図２０の半導体素子のＢ−Ｂ’線による図３１Ａに対応する断面図である。
【図３１Ｃ】図２０の半導体素子のＣ−Ｃ’線による図３１Ａに対応する断面図である。
【図３２Ａ】図２０及び図２１Ａないし図２１Ｃの半導体素子の製造方法を示す平面図である。
【図３２Ｂ】図２０の半導体素子のＢ−Ｂ’線による図３２Ａに対応する断面図である。
【図３２Ｃ】図２０の半導体素子のＣ−Ｃ’線による図３２Ａに対応する断面図である。
【図３３】本発明に他の実施形態に係る半導体素子の斜視図である。
【図３４Ａ】図３３の半導体素子の平面図である。
【図３４Ｂ】図３３のＢ−Ｂ’線による半導体素子の断面図である。
【図３４Ｃ】図３３のＣ−Ｃ’線による半導体素子の断面図である。
【図３５Ａ】図３３及び図３４Ａないし図３４Ｃの半導体素子の製造方法を示す平面図である。
【図３５Ｂ】図３３の半導体素子のＢ−Ｂ’線による図３５Ａに対応する断面図である。
【図３５Ｃ】図３３の半導体素子のＣ−Ｃ’線による図３５Ａに対応する断面図である。
【図３６Ａ】図３３及び図３４Ａないし図３４Ｃの半導体素子の製造方法を示す平面図である。
【図３６Ｂ】図３３の半導体素子のＢ−Ｂ’線による図３６Ａに対応する断面図である。
【図３６Ｃ】図３３の半導体素子のＣ−Ｃ’線による図３６Ａに対応する断面図である。
【図３７Ａ】図３３及び図３４Ａないし図３４Ｃの半導体素子の製造方法を示す平面図である。
【図３７Ｂ】図３３の半導体素子のＢ−Ｂ’線による図３７Ａに対応する断面図である。
【図３７Ｃ】図３３の半導体素子のＣ−Ｃ’線による図３７Ａに対応する断面図である。
【図３８Ａ】図３３及び図３４Ａないし図３４Ｃの半導体素子の製造方法を示す平面図である。
【図３８Ｂ】図３３の半導体素子のＢ−Ｂ’線による図３８Ａに対応する断面図である。
【図３８Ｃ】図３３の半導体素子のＣ−Ｃ’線による図３８Ａに対応する断面図である。
【図３９】本発明に他の実施形態に係る半導体素子の斜視図である。
【図４０Ａ】図３９の半導体素子の平面図である。
【図４０Ｂ】図３９のＢ−Ｂ’線による半導体素子の断面図である。
【図４０Ｃ】図３９のＣ−Ｃ’線による半導体素子の断面図である。
【図４１Ａ】図３９及び図４０Ａないし図４０Ｃの半導体素子の製造方法を示す平面図である。
【図４１Ｂ】図３９の半導体素子のＢ−Ｂ’線による図４１Ａに対応する断面図である。
【図４１Ｃ】図３９の半導体素子のＣ−Ｃ’線による図４１Ａに対応する断面図である。
【図４２Ａ】図３９及び図４０Ａないし図４０Ｃの半導体素子の製造方法を示す平面図である。
【図４２Ｂ】図３９の半導体素子のＢ−Ｂ’線による図４２Ａに対応する断面図である。
【図４２Ｃ】図３９の半導体素子のＣ−Ｃ’線による図４２Ａに対応する断面図である。
【図４３Ａ】図３９及び図４０Ａないし図４０Ｃの半導体素子の製造方法を示す平面図である。
【図４３Ｂ】図３９の半導体素子のＢ−Ｂ’線による図４３Ａに対応する断面図である。
【図４３Ｃ】図３９の半導体素子のＣ−Ｃ’線による図４３Ａに対応する断面図である。
【符号の説明】
【０１６５】
１０９６  ボディトランジスタ
１０９８  平面型トランジスタ
１１０５  半導体基板
１１１０、１１１０’  活性領域
１１２５  トレンチ分離領域
１１３０ａ  上部絶縁層
１１６０ａ、１１６０ｂ、１１６０ｂ’  ゲート
１１６０ｃ  導電性ライン
１１６５  ＳｉＮ層パターン
１１７１  側壁スペーサ
【図１Ａ】
2006295180.tif 000003
【図１Ｂ】
2006295180.tif 000004
【図１Ｃ】
2006295180.tif 000005
【図２Ａ】
2006295180.tif 000006
【図２Ｂ】
2006295180.tif 000007
【図２Ｃ】
2006295180.tif 000008
【図３Ａ】
2006295180.tif 000009
【図３Ｂ】
2006295180.tif 000010
【図３Ｃ】
2006295180.tif 000011
【図４Ａ】
2006295180.tif 000012
【図４Ｂ】
2006295180.tif 000013
【図４Ｃ】
2006295180.tif 000014
【図５Ａ】
2006295180.tif 000015
【図５Ｂ】
2006295180.tif 000016
【図５Ｃ】
2006295180.tif 000017
【図６Ａ】
2006295180.tif 000018
【図６Ｂ】
2006295180.tif 000019
【図６Ｃ】
2006295180.tif 000020
【図７Ａ】
2006295180.tif 000021
【図７Ｂ】
2006295180.tif 000022
【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３１Ｃ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図３４Ｃ】
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【図３５Ａ】
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【図３５Ｂ】
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【図３５Ｃ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３６Ｃ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３７Ｃ】
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【図３８Ａ】
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【図３８Ｂ】
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【図３８Ｃ】
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【図３９】
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【図４０Ａ】
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【図４０Ｂ】
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【図４０Ｃ】
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【図４１Ａ】
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【図４１Ｂ】
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【図４１Ｃ】
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【図４２Ａ】
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【図４２Ｂ】
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【図４２Ｃ】
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【図４３Ａ】
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【図４３Ｂ】
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【図４３Ｃ】
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