(57)【要約】【課題】  液晶表示装置を駆動するゲートドライバを構成するシフトレジスタが有するレジスタ回路内の出力トランジスタにおいて、閾値電圧のシフトを防止することができる液晶表示装置の駆動回路を実現する。【解決手段】  トランジスタＭ６とキャパシタＣ２の組は、液晶表示装置を駆動する出力トランジスタＭ１のゲートに印加される電圧を、出力トランジスタＭ１のオフ期間において、負のバイアス電圧に降下する。【選択図】    図２
2006106320.tif 000002
【特許請求の範囲】
【請求項１】
多段接続された複数のレジスタ回路を有するシフトレジスタを備え、
前記レジスタ回路は、
液晶表示装置を駆動する出力トランジスタと、
前記出力トランジスタのゲートに印加される電圧を制御する電圧制御回路とを有し、
前記電圧制御回路は、
前記出力トランジスタのオフ期間において、負のバイアス電圧を前記出力トランジスタのゲートに印加することを特徴とする液晶表示装置の駆動回路。
【請求項２】
前記レジスタ回路は、
前段のレジスタ回路の出力パルスにより前記出力トランジスタをオンさせるための正の電圧を発生し、後段のレジスタ回路の出力パルスにより前記正の電圧を、前記出力トランジスタをオフさせる電圧にする電圧発生回路をさらに有し、
前記電圧制御回路は、
前記電圧発生回路から供給される電圧を一定値だけ降下させて、前記出力トランジスタのゲートに印加する電圧降下手段を有することを特徴とする請求項１に記載の液晶表示装置の駆動回路。
【請求項３】
前記電圧降下手段は、
電圧降下用トランジスタと、該電圧降下用トランジスタのソースおよびドレイン間に設けられたキャパシタとの組み合わせから成ることを特徴とする請求項２に記載の液晶表示装置の駆動回路。
【請求項４】
前記レジスタ回路は、
前段のレジスタ回路の出力パルスにより前記出力トランジスタをオンさせるための正の電圧を発生し、後段のレジスタ回路の出力パルスにより前記正の電圧を、前記出力トランジスタをオフさせる電圧にする電圧発生回路をさらに有し、
前記電圧制御回路は、
前記後段の出力パルスにより、前記負のバイアス電圧の発生を開始するバイアス電圧発生手段を有することを特徴とする請求項１に記載の液晶表示装置の駆動回路。
【請求項５】
前記出力トランジスタは、アモルファスシリコンを用いて形成されることを特徴とする請求項１から４のいずれかの項に記載の液晶表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動回路に関する。
【背景技術】
【０００２】
従来の液晶表示装置の駆動回路に係る技術としては、例えば特許文献１に記載の技術が知られている。この特許文献１に記載の従来の技術では、液晶表示装置を駆動するゲートドライバを、多段接続された複数のレジスタ回路を有するシフトレジスタにより構成している。そして、該一段分のレジスタ回路においては、直前段のレジスタ回路の出力パルスにより入力トランジスタ・スイッチがオンして、出力トランジスタのゲートに関連するキャパシタを充電することにより、該出力トランジスタがオンするために十分な正のゲート電圧Ｖｇｓを確保する。次いで、次々段のレジスタ回路の出力パルスによりクランピング・トランジスタがオンして該キャパシタンスを放電し、出力トランジスタがオンしない正のゲート電圧Ｖｇｓを確保する。
【特許文献１】特開平８−８７８９７号公報（第４−５頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述した従来の技術では、出力トランジスタが、自身のゲート電圧Ｖｇｓによってストレスを受けることにより閾値電圧Ｖｔｈがシフトし、この閾値電圧Ｖｔｈのシフトが進むことにより、スイッチとしての機能を十分に果たすことができなくなる場合がある。例えば、アモルファスシリコン（ａ−Ｓｉ）を用いて、液晶表示装置のアクティブマトリックス基板におけるＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を形成し、該ＴＦＴによってゲートドライバをアクティブマトリックス基板上に内蔵化する場合に、上記した閾値電圧シフトの問題が生じている。ａ−Ｓｉは安価な製造プロセスとして注目されており、上記した閾値電圧シフトの問題を解決して液晶表示装置の動作寿命を改善することが重要な課題となっている。
【０００４】
本発明は、このような事情を考慮してなされたもので、その目的は、液晶表示装置を駆動するゲートドライバを構成するシフトレジスタが有するレジスタ回路内の出力トランジスタにおいて、閾値電圧のシフトを防止することができる液晶表示装置の駆動回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明に係る液晶表示装置の駆動回路は、多段接続された複数のレジスタ回路を有するシフトレジスタを備え、前記レジスタ回路は、液晶表示装置を駆動する出力トランジスタと、前記出力トランジスタのゲートに印加される電圧を制御する電圧制御回路とを有し、前記電圧制御回路は、前記出力トランジスタのオフ期間において、負のバイアス電圧を前記出力トランジスタのゲートに印加することを特徴とする。
この構成によれば、出力トランジスタのゲートにソース、ドレインに対して負のバイアス電圧を印加する期間を設けることができるので、出力トランジスタをオンするための正のゲート電圧により発生した正のシフト量を、負のゲート電圧により発生する負のシフト量で相殺することができる。
【０００６】
本発明に係る液晶表示装置の駆動回路においては、前記レジスタ回路は、前段のレジスタ回路の出力パルスにより前記出力トランジスタをオンさせるための正の電圧を発生し、後段のレジスタ回路の出力パルスにより前記正の電圧を、前記出力トランジスタをオフさせる電圧にする電圧発生回路をさらに有し、前記電圧制御回路は、前記電圧発生回路から供給される電圧を一定値だけ降下させて、前記出力トランジスタのゲートに印加する電圧降下手段を有することを特徴とする。
この構成によれば、出力トランジスタをオンオフさせる電圧を降下させることにより、負のバイアス電圧を発生させることができる。
【０００７】
本発明に係る液晶表示装置の駆動回路においては、前記電圧降下手段は、電圧降下用トランジスタと、該電圧降下用トランジスタのソースおよびドレイン間に設けられたキャパシタとの組み合わせから成ることを特徴とする。
この構成によれば、トランジスタの閾値電圧を利用することにより、簡単な構成で電圧降下手段を実現することができる。
【０００８】
本発明に係る液晶表示装置の駆動回路においては、前記レジスタ回路は、前段のレジスタ回路の出力パルスにより前記出力トランジスタをオンさせるための正の電圧を発生し、後段のレジスタ回路の出力パルスにより前記正の電圧を、前記出力トランジスタをオフさせる電圧にする電圧発生回路をさらに有し、前記電圧制御回路は、前記後段の出力パルスにより、前記負のバイアス電圧の発生を開始するバイアス電圧発生手段を有することを特徴とする。
この構成によれば、後段の出力パルスを利用することにより、出力トランジスタのオフ期間において負のバイアス電圧の発生を開始することができる。
【０００９】
本発明に係る液晶表示装置の駆動回路においては、前記出力トランジスタは、アモルファスシリコンを用いて形成されることを特徴とする。
この構成によれば、アモルファスシリコン（ａ−Ｓｉ）を用いて、液晶表示装置のアクティブマトリックス基板におけるＴＦＴを形成し、該ＴＦＴによってゲートドライバをアクティブマトリックス基板上に内蔵化する場合に生じる、閾値電圧シフトの問題を解決し、動作寿命の改善を図ることができる。
【発明の効果】
【００１０】
本発明によれば、出力トランジスタのゲートにソース、ドレインに対して負のバイアス電圧を印加する期間を設けることができるので、出力トランジスタをオンするための正のゲート電圧により発生した正のシフト量を、負のゲート電圧により発生する負のシフト量で相殺することができる。
【００１１】
これにより、出力トランジスタの閾値電圧のシフトを大幅に抑制することが可能となり、シフトレジスタの動作寿命を改善することができる。この結果、液晶表示装置の動作寿命が改善される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照し、本発明の各実施形態について順次説明する。
図１は、本発明の各実施形態に係るシフトレジスタ１０の構成を示すブロック図である。このシフトレジスタ１０は、液晶表示装置を駆動するゲートドライバを構成するものである。このゲートドライバは、液晶表示装置のアクティブマトリックス基板におけるＴＦＴによってアクティブマトリックス基板上に内蔵化されている。さらに、該アクティブマトリックス基板におけるＴＦＴは、ａ−Ｓｉを用いて形成されている。
【００１３】
図１に示されるように、シフトレジスタ１０は、複数のレジスタ回路１１を有し、それら複数のレジスタ回路１１が多段接続されている。シフトレジスタ１０には、図示されないクロック発生回路から、スタートパルスＳＴＰ及びクロックＣＫ１，ＣＫ２が入力される。
【００１４】
スタートパルスＳＴＰ及びクロックＣＫ１，ＣＫ２は、図３に示される波形を有する。スタートパルスＳＴＰは、図１の一段目（初段）のレジスタ回路１＿１１から出力パルスＧｏｕｔ１を出力開始するための信号であり、レジスタ回路１＿１１に入力されている。クロックＣＫ１，ＣＫ２は、２相クロックであり、順次後段のレジスタ回路１１へとデータを転送するための信号である。クロックＣＫ１は、奇数段目のレジスタ回路１１に入力されている。クロックＣＫ２は、偶数段目のレジスタ回路１１に入力されている。
【００１５】
各レジスタ回路１１の出力パルスＧｏｕｔ１，Ｇｏｕｔ２，Ｇｏｕｔ３，Ｇｏｕｔ４，・・・は、ゲートドライバとしての出力信号である。これら出力パルスは、液晶表示装置のアクティブマトリックス基板上の各画素に対応するＴＦＴを順次駆動する。
【００１６】
［第１の実施形態］
図２は、本発明の第１の実施形態に係るレジスタ回路１１の内部構成を示すブロック図である。この図２には、シフトレジスタ１０のｎ段目のレジスタ回路１１を示している。図３は、図２に示すレジスタ回路１１の動作を説明するためのタイミングチャートである。以降、図３のタイミングチャートを参照しながら、二段目のレジスタ回路２＿１１を例に挙げてレジスタ回路１１の構成及び動作を説明する。
【００１７】
図２において、先ず、前段である一段目のレジスタ回路１＿１１の出力パルスＧｏｕｔ１がレジスタ回路２＿１１に入力されると（Ｔ１時点）、トランジスタＭ２及びＭ４がオンし、キャパシタＣ１の両電極間には［（Ｇｏｕｔ１の波高値）−（Ｍ２の閾値電圧）］の電位差が発生する。この時、トランジスタＭ６はオンし、キャパシタＣ２の両電極間にはトランジスタＭ６の順方向の閾値電圧の電位差が発生する。これにより、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は、
Ｖｇｓ（Ｍ１）＝（Ｇｏｕｔ１の波高値）−（Ｍ２の閾値電圧）−（Ｍ６の閾値電圧）
となる。
この時の出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は、出力トランジスタＭ１が出力パルスＧｏｕｔ２を発生するために必要な電流を流すために十分なものとして確保する。この条件を満たすように、クロックＣＫ１，ＣＫ２の波高値の設定を行う。
【００１８】
次いで、クロックＣＫ２が入力されると（Ｔ２時点）、出力トランジスタＭ１はオンしているので、該クロックＣＫ２の波形がそのまま出力パルスＧｏｕｔ２として現れる。これにより、キャパシタＣ１の両電極間の電位差は保持されるので、キャパシタＣ１のトランジスタＭ２側の電極はクロックＣＫ２の波高値の電位分上昇する。次いで、クロックＣＫ２の波形の立下りにより（Ｔ２’時点）、キャパシタＣ１の両電極間の電位差は保持されたまま出力パルスＧｏｕｔ２の波形も立下がる。
【００１９】
次いで、後段である三段目のレジスタ回路３＿１１の出力パルスＧｏｕｔ３が入力されると（Ｔ３時点）、トランジスタＭ３及びＭ５がオンし、キャパシタＣ１の両電極間の電位は接地電位Ｖｓｓにリセットされる。この時、キャパシタＣ２の両電極間は、トランジスタＭ６によるダイオード接続の逆方向の電位となるためにカットオフし、該キャパシタＣ２の両電極間の電位差はそのまま保たれる。
【００２０】
これにより、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は、接地電位Ｖｓｓよりも、トランジスタＭ６の順方向の閾値電圧の電位差分だけ低い電位となる。つまり、出力トランジスタＭ１のゲートには、ソース、ドレインに対して負のバイアス電圧が印加される。この状態は、次のパルス出力動作の開始時点（出力パルスＧｏｕｔ１の入力時点（Ｔ１時点））まで継続される。つまり、出力トランジスタＭ１のオフ期間において、出力トランジスタＭ１のゲートには、ソース、ドレインに対して負のバイアス電圧が印加され続ける。これにより、出力トランジスタＭ１の閾値電圧に関し、正のゲート電圧により発生した正のシフト量を、該負のゲート電圧により発生する負のシフト量で相殺することができる。
【００２１】
このように第１の実施形態によれば、出力トランジスタＭ１のゲートにソース、ドレインに対して負のバイアス電圧を印加する期間を設けることができるので、出力トランジスタＭ１をオンするための正のゲート電圧により発生した正のシフト量を、負のゲート電圧により発生する負のシフト量で相殺することができる。これにより、出力トランジスタＭ１の閾値電圧のシフトを大幅に抑制することが可能となり、シフトレジスタ１０の動作寿命を改善することができる。この結果、液晶表示装置の動作寿命が改善される。
【００２２】
なお、実際の駆動状態においては、出力トランジスタＭ１のゲートに印加する電圧の正／負のデューティ比は「正：負＝１：１００以上」であるので、負の電圧レベルは１〜２Ｖ程度でも十分に効果が得られる。
【００２３】
また、出力トランジスタＭ１の閾値電圧のシフトをより一層抑制したい場合には、負のバイアス電圧を大きくすればよい。具体的には、図４に示されるように、トランジスタＭ７（電圧降下用トランジスタ）及びキャパシタＣ３の組をトランジスタＭ６（電圧降下用トランジスタ）及びキャパシタＣ２の組に直列接続して挿入することにより、負のバイアス電圧を大きくすることができる。また、必要に応じて該トランジスタ及びキャパシタの組を増減することにより、出力トランジスタＭ１の閾値電圧のシフトの抑制能力を制御することができる。このとき、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は、該トランジスタ及びキャパシタの組の数に応じて低下するが、クロックＣＫ１，ＣＫ２の波高値を変更したり、出力トランジスタＭ１のＷ／Ｌを変更することにより、ゲート電圧Ｖｇｓ（Ｍ１）を必要な電圧に調整することができる。
【００２４】
［第２の実施形態］
図５は、本発明の第２の実施形態に係るレジスタ回路１１の内部構成を示すブロック図である。この図５には、シフトレジスタ１０のｎ段目のレジスタ回路１１を示している。図６は、図５に示すレジスタ回路１１の動作を説明するためのタイミングチャートである。以降、図６のタイミングチャートを参照しながら、二段目のレジスタ回路２＿１１を例に挙げてレジスタ回路１１の構成及び動作を説明する。
【００２５】
第２の実施形態では、図５に示されるように、出力トランジスタＭ１のゲートに接続されるノードに、キャパシタＣ２とトランジスタＭ６を直列に接続することにより、出力トランジスタＭ１のゲートに負のバイアス電圧を印加する。
【００２６】
トランジスタＭ６において、キャパシタＣ２と接続されている端子とは逆側の端子は、ハイレベルの電圧Ｖｇｈに設定する。例えばクロックＣＫ１，ＣＫ２のハイレベルの電圧に設定する。
なお、出力トランジスタＭ１の出力パルスＧｏｕｔ２が出力されるまで（Ｔ２時点）の動作は、上記した第１の実施形態と同様であるので、ここではその説明を省略する。
【００２７】
後段である三段目のレジスタ回路３＿１１の出力パルスＧｏｕｔ３がレジスタ回路２＿１１に入力されると（Ｔ３時点）、トランジスタＭ３がオンし、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は接地電位Ｖｓｓにクランプされる。この時、トランジスタＭ６もオンするので、キャパシタＣ２の両電極間には［電圧Ｖｇｈ−（Ｍ６の閾値電圧）］の電位差が発生する。
【００２８】
次いで、レジスタ回路３＿１１の出力パルスＧｏｕｔ３の波形が立ち下がると、トランジスタＭ６がオフする。次いで、四段目のレジスタ回路４＿１１の出力パルスＧｏｕｔ４が入力されると（Ｔ４時点）、トランジスタＭ７がオンし、キャパシタＣ２に蓄えられている電荷により、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）がマイナス電位にクランプされる。このマイナス電位は、トランジスタＭ２，Ｍ３がオフとなる閾値電圧Ｖｔｈ（Ｍ２，Ｍ３）により制限される。この状態は、次のパルス出力動作の開始時点（出力パルスＧｏｕｔ１の入力時点（Ｔ１時点））まで継続される。つまり、出力トランジスタＭ１のオフ期間において、出力トランジスタＭ１のゲートには、ソース、ドレインに対して負のバイアス電圧が印加され続ける。これにより、出力トランジスタＭ１の閾値電圧に関し、正のゲート電圧により発生した正のシフト量を、該負のゲート電圧により発生する負のシフト量で相殺することができる。
【００２９】
このように第２の実施形態によれば、出力トランジスタＭ１のゲートにソース、ドレインに対して負のバイアス電圧を印加する期間を設けることができるので、出力トランジスタＭ１をオンするための正のゲート電圧により発生した正のシフト量を、負のゲート電圧により発生する負のシフト量で相殺することができる。これにより、第１の実施形態と同様に、出力トランジスタＭ１の閾値電圧のシフトを大幅に抑制することが可能となり、シフトレジスタ１０の動作寿命を改善することができる。この結果、液晶表示装置の動作寿命が改善される。
【００３０】
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００３１】
【図１】本発明の各実施形態に係るシフトレジスタ１０の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るレジスタ回路１１の内部構成を示すブロック図である。
【図３】図２に示すレジスタ回路１１の動作を説明するためのタイミングチャートである。
【図４】本発明の第１の実施形態に係るレジスタ回路１１の他の内部構成を示すブロック図である。
【図５】本発明の第２の実施形態に係るレジスタ回路１１の内部構成を示すブロック図である。
【図６】図５に示すレジスタ回路１１の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３２】
１０…シフトレジスタ、１１…レジスタ回路、Ｍ１…出力トランジスタ、Ｍ６，Ｍ７…トランジスタ、Ｃ２，Ｃ３…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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