(57)【要約】【課題】  外部クロック同期半導体記憶装置において、より長い間出力信号を維持する。【解決手段】  一つの実施形態に係る外部クロック同期ＳＲＡＭ１は、ＳＲＡＭセル１１と、グローバルディジット線１２と、グローバルプリチャージ回路１６と、Ｄラッチ１４と、グローバルプリチャージ制御回路１７を備えている。グローバルプリチャージ回路１６のプリチャージ出力が、Ｄラッチ１４へのクロック信号ＬＡＣＬＫよりも遅れて変化するように、遅延回路１７２が、グローバルプリチャージ制御回路１７に配置されている。【選択図】  図１
2006331568.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるクロック信号に従って各内部回路が動作する、外部クロック同期半導体記憶装置であって、
メモリセルと、
前記メモリセルからの出力信号を伝送するメモリセル信号伝送線と、
前記メモリセル信号伝送線をプリチャージするプリチャージ回路と、
前記メモリセル信号伝送線で伝送された信号を、取り込み制御信号に従って取り込み、その取り込んだ信号を出力する信号保持回路と、
前記プリチャージ回路のプリチャージ出力が前記取り込み制御信号よりも遅れて変化するように制御するプリチャージ制御回路と、
を備える外部クロック同期半導体記憶装置。
【請求項２】
前記外部クロック同期半導体記憶装置は、前記メモリセルからの出力信号を単一のメモリセル信号伝送線で伝送するシングルエンド構成である、請求項１に記載の外部クロック同期半導体記憶装置。
【請求項３】
前記信号保持回路は、前記取り込み制御信号としてクロック信号が入力されるラッチであり、
前記プリチャージ制御回路は、前記プリチャージ回路のプリチャージ出力が、前記ラッチへ入力されるクロック信号よりも遅れて変化するように制御する、
請求項２に記載の外部クロック同期半導体記憶装置。
【請求項４】
前記プリチャージ制御回路は、ＯＲ論理回路と、そのＯＲ論理回路の１つの入力に接続された遅延回路とを備える、請求項１〜３のいずれかに記載の外部クロック同期半導体記憶装置。
【請求項５】
前記メモリセルは、読み出しディジット線に接続された読み出し側回路と、書き込みディジット線に接続された書き込み側回路とを備えるＳＲＡＭセルであって、
前記読み出し側回路は、記憶データ信号を出力するＣＭＯＳインバータを備え、
前記書き込み側回路は、
各ゲートが前記ＣＭＯＳインバータの出力に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレイン間に接続され、アクセス時にＯＦＦであり、非アクセス時にＯＮである制御トランジスタと、
前記書き込みディジット線と前記読み出し側回路のＣＭＯＳインバータのゲートとは、前記書き込み側回路の制御トランジスタとＰＭＯＳトランジスタとの間に接続されている、
請求項２または３に記載の外部クロック同期半導体記憶装置。
【請求項６】
前記外部クロック同期半導体記憶装置は複数のバンクと、各バンクからの出力が接続されたグローバルディジット線を備え、
前記出力保持回路は、前記グローバルディジット線が伝送した信号を取り込み保持し、
前記プリチャージ回路は、前記グローバルディジット線をプリチャージする、
請求項１〜５のいずれかにに記載の外部クロック同期半導体記憶装置。
【請求項７】
前記外部クロック同期半導体記憶装置は、前記メモリセルからの出力信号を２本のメモリセル信号伝送線で伝送するデュアルエンド構成であり、
前記２本のメモリセル信号伝送線上の信号を増幅するセンスアンプをさらに備え、
前記プリチャージ回路は、前記センスアンプの入力側において前記２本のメモリセル信号伝送線をプリチャージし、
前記センスアンプの出力側に前記信号保持回路が接続され、
前記プリチャージ制御回路とは、前記プリチャージ回路のプリチャージ出力が、前記取り込み制御信号としての前記センスアンプのイネーブル信号よりも遅れて変化するように制御する、
請求項１に記載の外部クロック同期半導体記憶装置。
【請求項８】
外部から入力されるクロック信号に従って各内部回路が動作する、外部クロック同期半導体記憶装置の制御方法であって、
信号を出力するメモリセルを選択し、
伝送線上を伝送された前記選択メモリセル出力を信号保持回路に取り込み、その取り込んだ信号を出力信号として外部へ出力し、
前記信号保持回路による信号の取り込みを禁止した後に、前記伝送線をプリチャージする、
外部クロック同期半導体記憶装置の制御方法。
【請求項９】
前記信号保持回路はＤラッチであって、そのＤラッチへの入力クロック信号の変化に遅れて前記伝送線をプリチャージする、請求項８に記載の外部クロック同期半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部クロック同期半導体記憶装置に関し、特に、外部クロック同期半導体記憶装置におけるメモリセルから出力された信号の維持に関する。
【背景技術】
【０００２】
ＳＲＡＭは様々な用途の半導集積回路において、データを記憶する揮発性メモリとして広く利用されている。ＳＲＡＭの構成としては、２本のディジット線を備えるデュアルエンド構成と、１本のディジット線でセル出力を伝送するシングルエンド構成とが知られている（例えば、非特許文献１を参照）。図６は、本発明の背景技術としてのＳＲＡＭの一例を示すものであって、シングルエンド構成の内部クロック同期ＳＲＡＭ６を模式的に示すブロック図である。内部クロック同期ＳＲＡＭ６は、複数のＳＲＡＭセル（図６において３つのセル６１ａ−６１ｃが例示されている）と、ＳＲＡＭセル６１ａ−６１ｃの一つを選択するワード線６２ａ−６２ｃ、ＳＲＡＭセル６１ａ−６１ｃに格納されているデータ信号を伝送するディジット線６３を備えている。ディジット線６３の出力側にはセンスアンプ６４としてのインバータが接続されている。さらに、センスアンプ６４の出力には、センスアンプ６４からの信号を取り込み出力維持するＤラッチ６５が接続されている。
【０００３】
ディジット線６３にはさらにプリチャージ回路６６が接続される。プリチャージ回路６６は、ＯＲ論理回路６７の出力信号ＰＣによって制御される。ＯＲ論理回路６７の一方の入力には遅延回路６８が接続されている。内部クロック同期ＳＲＡＭ６の各内部回路は、内部クロック生成回路６９が外部クロック信号ＣＬＫから生成する内部クロック信号ＩＣＬによって制御される。ここで、ワード線６２ａ−６２ｃ上のワード信号、ディジット線６３上の信号、センスアンプ出力信号、Ｄラッチ出力信号、Ｄラッチ入力クロック信号のそれぞれは、ＷＬ、ＤＴ、ＤＬＤＴ、ＤＯ及びＬＡＣＬＫで表されている。
【０００４】
図７は、内部クロック同期ＳＲＡＭ６の動作を示すタイミングチャートであって、特定のＳＲＡＭセルからデータ「０」（ＬＯＷ信号）を出力する例を示している。図７において、各矢印は一つの信号変化とそれによって引き起こされる他の信号変化との関係を示している。この点は、以下に説明される各タイミングチャートにおいて同様である。内部クロック生成回路６９は、外部クロック信号ＣＬＫから、それよりもパルス幅の小さい内部クロック信号ＩＣＬを生成する。ＷＬ、ＰＣ、ＬＡＣＬＫ等の信号は、このＩＣＬと同期している。ＰＣは、遅延回路６８の存在のため、ＩＣＬの立下りから遅れて立ち下がる。ここで、ＩＣＬのＨＩＧＨ幅はＤＴの立ち下がり幅よりも大きくなるように設計される。
【０００５】
内部クロック同期ＳＲＡＭ６は、外部クロックＣＬＫよりもパルス幅の小さい内部クロック信号で動作するため、高速動作が可能であり、同期制御も容易となる。しかし、内部クロック信号を生成するための回路が必要となること、さらに、高速動作に伴う動作不安定さの増大という問題が存在する。
【０００６】
これに対し、外部クロック信号に同期して動作する外部クロック同期ＳＲＡＭが知られている。外部クロック同期ＳＲＡＭは、動作速度の点で内部クロック同期ＳＲＡＭに劣るが、一般に、回路規模及び動作安定性の点において内部クロック同期ＳＲＡＭよりも優れている。図８は本発明の背景技術としてのシングルエンド構成の外部クロック同期ＳＲＡＭを模式的に示すブロック図である。図８において、外部クロック同期ＳＲＡＭ８は、複数のバンクを備えており、そのうちの２つのバンク８１ａ、８１ｂが例示されている。各バンク８１ａ、８１ｂは、複数のＳＲＡＭセル８１１ａ−８１１ｄと、各ＳＲＡＭセル８１１ａ−８１１ｄにそれぞれ接続された複数のワード線８１２ａ−８１２ｄ、さらに、各ＳＲＡＭセルに接続されたローカルディジット線８１３ａ、８１３ｂを備えている。なお、ワード線８１２ａ−８１２ｄ上の信号をＷＬ、ローカルディジット線８１３ａ、８１３ｂ上の信号をＤＴＬとして示している。
【０００７】
各ローカルディジット線８１３ａ、８１３ｂの出力側には、センスアンプとしてのインバータ８１４ａ、８１４ｂがそれぞれ接続されている。各インバータ８１４ａ、８１４ｂの出力は、ＮＭＯＳ８１５ａ、８１５ｂに接続されている。グローバルディジット線８２は、各バンクのＮＭＯＳ出力８１５ａ、８１５ｂと接続されている。グローバルディジット線８２上の信号が、ＤＴＧとして示されている。また、各ローカルディジット線８１３ａ、８１３ｂの出力側には、ローカルプリチャージ回路８１６ａ、８１６ｂが接続されている。ローカルプリチャージ回路８１６ａ、８１６ｂは、制御信号ＰＣＬで制御される。
【０００８】
グローバルディジット線８２の出力側には、グローバルセンスアンプ８３としてのインバータが接続されている。グローバルセンスアンプ８３の出力は、インバータ８５を介して出力データ信号ＤＯとして外部へ出力される。グローバルディジット線８２の出力側には、グローバルプリチャージ回路８４が接続されている。グローバルプリチャージ回路８４には、プリチャージのタイミングを制御するＰＣＧ信号が入力される。グローバルプリチャージ回路８４は、ＰＣＧ信号に応じＯＮ状態となり、グローバルディジット線８２をグローバルプリチャージ電位（ＨＩＧＨ）にプリチャージする。
【０００９】
図９は、外部クロック同期ＳＲＡＭ８の動作を示すタイミングチャートであって、選択されたＳＲＡＭセルからデータ「０」（ＬＯＷ信号）を出力する例を示している。外部クロック信号ＣＬＫの変化に応じて、ＰＣＬ、ＷＬ、ＰＣＧが変化する。選択されたＳＲＡＭセルからの出力によってＤＴＬが立ち下がると、それに応答してＤＴＧが立ち下がる。ＤＴＧが立ち下がると、プリチャージ電位にあった出力信号ＤＯが、ＨＩＧＨからＬＯＷに変化する。その後、外部クロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化すると、ＰＣＬとＰＣＧがそれぞれＬＯＷとなり、ＤＴＬ及びＤＴＧがそれぞれＨＩＧＨにプリチャージされる。同様に出力信号ＤＯもプリチャージ電位ＨＩＧＨに変化する。
【非特許文献１】K. Takeda et al., "A Read-Static-Noise-Margin-Free SRAM Cell for Low-Vdd and High-Speed Applications" Proc. 2005 IEEE Int. Solid-State Circuit Conf. pp478-479,611
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図９において、出力信号の保持期間はｔＯＨで示されている。上述の説明から理解されるように、上記外部クロック同期ＳＲＡＭ８の構成においては、グローバルプリチャージ回路８４は、外部クロック信号ＣＬＫとほぼ同じタイミングでＯＮ／ＯＦＦする。このため、外部クロック信号ＣＬＫが立ち下がるとグローバルプリチャージ回路８４はＯＮ状態となり、グローバルディジット線１２をＨＩＧＨにプリチャージする。さらに、グローバルプリチャージ回路８４の出力変化が、出力信号ＤＯの変化として現れる。このため、本来、次のデータ信号出力までには時間が残っているにも係わらず、外部クロック信号ＣＬＫの立ち下がりに応じてグローバルプリチャージ回路８４がＯＮとなることによって、出力信号ＤＯが早いタイミングでＬＯＷからＨＩＧＨに変化してしまう。
【課題を解決するための手段】
【００１１】
本発明の第１の態様は、外部から入力されるクロック信号に従って各内部回路が動作する、外部クロック同期半導体記憶装置であって、メモリセルと、前記メモリセルからの出力信号を伝送するメモリセル信号伝送線と、前記メモリセル信号伝送線をプリチャージするプリチャージ回路と、前記メモリセル信号伝送線で伝送された信号を、取り込み制御信号に従って取り込み、その取り込んだ信号を出力する信号保持回路と、前記プリチャージ回路のプリチャージ出力が前記取り込み制御信号よりも遅れて変化するように制御するプリチャージ制御回路を備えるものである。
【００１２】
本発明の第２の態様は、外部から入力されるクロック信号に従って各内部回路が動作する、外部クロック同期半導体記憶装置の制御方法であって、信号を出力するメモリセルを選択し、伝送線上を伝送された前記選択メモリセル出力を信号保持回路に取り込み、その取り込んだ信号を出力信号として外部へ出力し、前記信号保持回路による信号の取り込みを禁止した後に、前記伝送線をプリチャージするものである。
【００１３】
外部クロック同期半導体記憶装置において、信号保持回路にメモリセルからの出力信号を取り込んだ後に、信号保持回路が信号を取り込まないタイミングで伝送線のプリチャージを行うようにすることによって、メモリセルからの出力信号がプリチャージによって変化せず、より長い間出力信号を維持することができる。
【発明の効果】
【００１４】
本発明によれば、外部クロック同期半導体記憶装置において、より長い間出力信号を維持することができる。
【発明を実施するための最良の形態】
【００１５】
本発明を適用した具体的な実施の形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。
【００１６】
実施の形態１．
図１は、外部クロック同期半導体記憶装置の一例として、本実施形態の外部クロック同期ＳＲＡＭ１の一部構成を模式的に示す回路図である。外部クロック同期ＳＲＡＭ１は、外部から入力される外部クロック信号ＣＬＫに従って、各内部回路を動作制御する。各内部回路動作を制御する全てのクロック信号は、入力外部クロック信号に対して位相が異なることはあるが、その周期及びパルス幅は同一となる。外部クロック同期ＳＲＡＭ１は、外部クロック信号から新たに内部クロック信号を生成するための内部クロック生成回路を必要としないため、回路規模を縮小することができる。また、一般に、外部クロック同期ＳＲＡＭは、内部クロック同期ＳＲＡＭと比較して動作速度が低下（アクセスタイムが増加）するが、その分、動作安定性の点において優れた特性を示す。
【００１７】
図１において、外部クロック同期ＳＲＡＭ１は、複数のバンクを備えており、そのうちの２つのバンク１１ａ、１１ｂが例示されている。バンク１１ａ、１１ｂは、複数のＳＲＡＭセル１１１ａ−１１１ｄと、各ＳＲＡＭセル１１１ａ−１１１ｄにそれぞれ接続された複数のワード線１１２ａ−１１２ｄを備えている。さらに、バンク１１ａ、１１ｂは、各ＳＲＡＭセルに接続されたローカルディジット線１１３ａ、１１３ｂをそれぞれ備えている。ＳＲＡＭセル１１１ａ−１１１ｄは、ディジット線が１本であるシングルエンド構成を備えている。なお、ワード線１１２ａ−１１２ｄ上の信号をＷＬ、ローカルディジット線１１３ａ、１１３ｂ上の信号をＤＴＬとして示している。
【００１８】
各ローカルディジット線１１３ａ、１１３ｂの出力側には、センスアンプとしてのインバータ１１４ａ、１１４ｂがそれぞれ接続されている。各インバータ１１４ａ、１１４ｂの出力は、ＮＭＯＳ１１５ａ、１１５ｂのゲートに接続されている。各ＮＭＯＳ１１５ａ、１１５ｂのソースはグランドに、ドレインはグローバルディジット線１２に接続している。つまり、グローバルディジット線１２は、各バンクのＮＭＯＳ出力１１５ａ、１１５ｂと接続されている。グローバルディジット線１２上の信号が、ＤＴＧとして示されている。
【００１９】
各ローカルディジット線１１３ａ、１１３ｂには、ローカルプリチャージ回路１１６ａ、１１６ｂがそれぞれ接続されている。ローカルプリチャージ回路１１６ａ、１１６ｂはＰＭＯＳで構成されており、そのソースにローカルプリチャージ電位（High電源電位：Ｖｄｄ）が与えられ、そのドレインはローカルディジット線１１３ａ、１１３ｂに接続されている。ゲートにはローカルプリチャージのタイミングを制御するＰＣＬ信号が入力される。ローカルプリチャージ回路１１６ａ、１１６ｂは、ＰＣＬ信号に応じＯＮ状態となり、ローカルディジット線１１３ａ、１１３ｂをローカルプリチャージ電位にプリチャージする。なお、図１には示していないが、バンク１１ａ、１１ｂ内には、ＳＲＡＭセルにデータを書き込むため、ライトアンプを含む書き込み回路が形成される。
【００２０】
上述のように、本形態の外部クロック同期ＳＲＡＭ１は、ＳＲＡＭセルからのデータ出力を単一の伝送配線で伝送するシングルエンド出力構成となっている。シングルエンド構成は、２本の出力線の差電圧によってセル出力信号を伝送する通常のデュアルエンド構成と比較して、その回路規模を小さくすることができる利点を備えている。これは、シングルエンド構成はデュアルエンド構成よりも伝送線が１本少ないこと、さらに、センスアンプを基本的にインバータ一つで構成することができるからである。
【００２１】
各バンク１１ａ、１１ｂからの出力が接続されたグローバルディジット線１２の出力側には、グローバルセンスアンプ１３が接続されている。グローバルセンスアンプ１３は、単一のインバータで構成されている。さらに、本形態の外部クロック同期ＳＲＡＭ１は、ＳＲＡＭセルからの出力信号を一時的に保持する信号保持回路であるの一例であるＤラッチ１４を備えている。
【００２２】
Ｄラッチ１４のデータ信号入力はグローバルセンスアンプ１３の出力が接続されている。Ｄラッチ１４のクロック信号入力には、クロック信号ＬＡＣＬＫが入力される。Ｄラッチ１４の出力は、インバータ１５を介して出力データ信号ＤＯとして外部へ出力される。Ｄラッチ１４は、制御クロックＬＡＣＬＫがＨＩＧＨであるタイミングで入力データ信号を取り込み、そのデータ信号を出力データ信号として維持する。
【００２３】
グローバルプリチャージ回路１６はＰＭＯＳで構成されており、そのソースにグローバルプリチャージ電位（High電源電位：Ｖｄｄ）が与えられ、そのドレインはグローバルディジット線１２に接続されている。ゲートにはグローバルプリチャージのタイミングを制御するＰＣＧ信号が入力される。グローバルプリチャージ回路１６は、ＰＣＧ信号に応じＯＮ状態となり、グローバルディジット線１２をグローバルプリチャージ電位にプリチャージする。
【００２４】
外部クロック同期ＳＲＡＭ１は、さらに、グローバルプリチャージ回路１６の動作をＰＣＧ信号で制御するグローバルプリチャージ制御回路１７を備えている。グローバルプリチャージ制御回路１７は、ＯＲ論理回路１７１と遅延回路１７２とを備えている。ＯＲ論理回路１７１の出力はグローバルプリチャージ回路１６のゲートに接続し、ＰＣＧ信号をグローバルプリチャージ回路１６に与える。ＯＲ論理回路１７１の２入力の一方には遅延回路１７２が接続されている。遅延回路１７２は複数の縦接続インバータ（本例では２つのインバータ）から構成することができる。外部クロック信号ＣＬＫは内部配線を介してＯＲ論理回路１７１の一方に入力し、ＯＲ論理回路１７１の他方の入力にはさらに遅延回路１７２を介した信号が入力される。ＯＲ論理回路１７１の２入力信号の間に、遅延回路１７２による遅延時間の差が発生する。
【００２５】
続いて、図２のタイミングチャートを参照して、外部クロック同期ＳＲＡＭ１の動作について説明する。バンクの特定のＳＲＡＭセルを選択し、そのセルに保持されているＬＯＷデータを出力する動作を説明する。
【００２６】
ＳＲＡＭセルからのデータ出力前において、ローカルプリチャージ制御信号ＰＣＬはＬＯＷであり、ＯＮ状態にあるローカルプリチャージ回路１１６ａ、１１６ｂが、ローカルディジット線１１３ａ、１１３ｂのレベルＤＴＬをＨＩＧＨにプリチャージしている。同様に、グローバルプリチャージ制御信号ＰＣＧはＬＯＷであり、ＯＮ状態にあるグローバルプリチャージ回路１６が、グローバルディジット線１２、ＤＴＧをＨＩＧＨにプリチャージしている。
【００２７】
外部クロック信号ＣＬＫの立ち上がりエッジ（ｒ１）に応答して、ローカルプリチャージ制御信号ＰＣＬがＬＯＷからＨＩＧＨに変化する（ｒ２）。ローカルプリチャージ制御信号ＰＣＬの変化は、内部配線遅延の分、外部クロック信号ＣＬＫの変化に遅れる。ローカルプリチャージ制御信号ＰＣＬの変化によって、ローカルプリチャージ回路１１６ａ、１１６ｂはＯＦＦ状態となり、プリチャージ動作を停止する。その後、特定のワード線（本例では１１２ａとする）がＬＯＷからＨＩＧＨの選択電位に変化し（ｒ３）、特定のＳＲＡＭセル（本例では１１１ａ）が選択状態となる。本ケースでは、選択されたＳＲＡＭセル１１１ａにＬＯＷデータが格納されており、ローカルディジット線１１３ａのレベルＤＴＬがＨＩＧＨからＬＯＷに変化する（ｆ１）。
【００２８】
ローカルディジット線１１３ａの信号ＤＴＬの変化に伴って、ローカルセンスアンプ１１４ａの出力が反転する。これによってＮＭＯＳ１１５ａがＯＮされ、ローカルディジット線１１３ａとグローバルディジット線１２とが接続状態となる。
【００２９】
一方、外部クロック信号ＣＬＫの立ち上がりエッジに応答して、グローバルプリチャージ制御信号ＰＣＧと、Ｄラッチクロック信号ＬＡＣＬＫがＬＯＷからＨＩＧＨに立ち上がる（ｒ４）。これらの信号変化も、外部クロック信号ＣＬＫに対して内部配線による遅延存在する。グローバルプリチャージ制御信号ＰＣＧがＬＯＷからＨＩＧＨに変化する（ｒ５）ことによって、グローバルプリチャージ回路はＯＦＦ状態となり、プリチャージ動作を停止する。
【００３０】
グローバルプリチャージ回路１６はＯＦＦ状態であるので、上述のようにローカルディジット線信号ＤＴＬがＨＩＧＨからＬＯＷに変化すると（ｆ１）、グローバルディジット線１２の電荷はＬＯＷのローカルディジット線ＤＴＬに引き抜かれる。これにより、グローバルディジット線信号ＤＴＧがＨＩＧＨからＬＯＷに変化する（ｆ２）。
【００３１】
Ｄラッチ１４は、Ｄラッチクロック信号ＬＡＣＬＫがＨＩＧＨ状態にある間、そのデータ信号入力端子への入力データ信号を取り込む。グローバルディジット線信号ＤＴＧがＨＩＧＨからＬＯＷに変化したタイミングにおいて、Ｄラッチクロック信号ＬＡＣＬＫはＨＩＧＨであるので、Ｄラッチ１４はグローバルディジット線１２上のデータ信号を取り込み、保持する。Ｄラッチ１４の出力は、ＨＩＧＨから、取り込んだＬＯＷに変化する。Ｄラッチ１４の出力はインバータ１５を介して外部へ読み出しデータして出力され、外部への出力信号ＤＯは、ＨＩＧＨからＬＯＷに変化する（ｆ３）。
【００３２】
その後、外部クロック信号ＣＬＫがＨＩＧＨからＬＯＷに立ち下がる（ｆ４）。わずかに遅れて、ワード線信号ＷＬがＨＩＧＨからＬＯＷに変化し（ｆ５）、さらに、ローカルプリチャージ制御信号ＰＣＬがＨＩＧＨからＬＯＷに変化する（ｆ６）。ローカルプリチャージ制御信号ＰＣＬの変化応じて、ローカルプリチャージ回路１１６ａがＯＮ状態となり、ローカルディジット線１１３ａがプリチャージされてその信号ＤＴＬがＨＩＧＨに変化する（ｒ６）。ローカルセンスアンプ１１４ａの出力が反転することでＮＭＯＳトランジスタ１１５ａがＯＦＦされ、ローカルディジット線１１３ａとグローバルディジット線１２が切断される。
【００３３】
外部クロック信号ＣＬＫのＨＩＧＨからＬＯＷへの変化にわずかに遅れて、Ｄラッチクロック信号ＬＡＣＬＫがＨＩＧＨからＬＯＷに変化する（ｆ７）。Ｄラッチクロック信号ＬＡＣＬＫに対して、グローバルプリチャージ制御信号ＰＣＧが遅れてＨＩＧＨからＬＯＷに変化する（ｆ８）。
【００３４】
図１を参照して説明したように、グローバルプリチャージ制御回路１７は、ＯＲ論理回路１７１への入力を遅延する遅延回路１７２を備えている。このため、その立ち上がり変化と異なり、グローバルプリチャージ制御信号ＰＣＧは、Ｄラッチクロック信号ＬＡＣＬＫよりも遅延量ＤＬＹ遅れて、ＬＯＷに落ちる。グローバルプリチャージ制御信号ＰＣＧがＬＯＷに変化するとグローバルプリチャージ回路１６がＯＮされ、グローバルディジット線１２がＨＩＧＨにプリチャージされる。
【００３５】
出力信号ＤＯは、グローバルディジット線信号ＤＴＧが変化しても変化しない。グローバルディジット線信号ＤＴＧが変化するタイミングにおいて、Ｄラッチクロック信号ＬＡＣＬＫがＬＯＷである。このため、Ｄラッチ１４はグローバルディジット線１２上のデータ信号を取り込まず、その出力データ信号ＤＯも変化しない。つまり、グローバルプリチャージ制御回路１７の遅延回路１７２によって、グローバルディジット線信号ＤＴＧの変化がＤラッチクロック信号ＬＡＣＬＫの変化に対して遅れる。このため、Ｄラッチ１４が、変化後のグローバルディジット線１２の上のＬＯＷを取り込むことなく、ＨＩＧＨ出力を維持する。
【００３６】
その後、外部クロックがＬＯＷからＨＩＧＨに変化すると、わずかに遅れて、グローバルプリチャージ制御信号ＰＣＧとＤラッチクロック信号ＬＡＣＬＫとがＬＯＷからＨＩＧＨに変化する。これらの間に遅延回路による遅延はない。Ｄラッチクロック信号ＬＡＣＬＫの立ち上がりに応答して、Ｄラッチがグローバルディジット線１２の上のＨＩＧＨを取り込み、出力データＤＯがＬＯＷからＨＩＧＨに変化する（ｒ７）。出力データＤＯがＬＯＷに変化してから、その後、ＬＯＷからＨＩＧＨに変化するまでの間の期間ｔＯＨが、ＳＲＡＭ１の出力信号保持期間となる。このように、上述の例によれば、データ保持回路であるＤラッチ１４によって出力信号を保持し、さらに、その入力クロック信号の変化よりもプリチャージ出力の変化を遅延させることによって、外部クロック同期制御において、出力データＤＯの出力期間を長く維持することができる。
【００３７】
上述のように、回路規模の縮小の点において、シングルエンド構成のＳＲＡＭは優れている。また、素子サイズの縮小によって回路規模の縮小が図られるが、素子サイズの縮小は駆動電圧の低下が伴い、セルデータの破壊が問題となる。上述のように、外部クロック同期ＳＲＡＭは動作安定性の点において優れており、低電圧駆動のＳＲＡＭにおいて特に有効である。外部クロック同期ＳＲＡＭとセルデータ破壊を抑制することができるシングルエンド構成のＳＲＡＭセルと併せて使用することによって、ＳＲＡＭの動作安定性をさらに高めることができる。本形態の外部クロック同期ＳＲＡＭの出力制御は、このような回路において特に有効な手法となる。
【００３８】
図３は、低電圧駆動において、セルデータ破壊を抑制することができるＳＲＡＭセルの構成を示す回路図である。ＳＲＡＭセル２には、読み出し用のディジット線２１と書き込み用ディジット線２２が接続されており、シングルエンド構成である。また、ＳＲＡＭセル２には、読み出し用ワード線２３と書き込み用ワード線２４が接続されている。書き込み時は、書き込み用ワード線２４が選択されて、書き込み用ディジット線２２を伝送された書き込み信号がＳＲＡＭセルに書き込まれる。読み出し時は、読み出し用ワード線２３が選択されて、ＳＲＡＭセルに格納されているデータ信号が、読み出し用ディジット線２１上を伝送される。
【００３９】
ＳＲＡＭセル２は、読み出し側回路２５と書き込み側回路２６とを備えている。読み出し側回路２５は、各ゲートが相互接続されたＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなるＣＭＯＳインバータを備える。読み出し側回路２５はさらに、トランスファゲートであるＮＭＯＳトランジスタＮ３を備えている。ＮＭＯＳトランジスタＮ３のゲートは、読み出し用のワード線２３に接続されている。ＮＭＯＳトランジスタＮ３のソース／ドレインの一方は読み出し用ディジット線２１に接続され、他方はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のドレイン間のノードＶ１（ＣＭＯＳインバータ出力）に接続されている。
【００４０】
書き込み側回路２６は、各ゲートが相互接続されたＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とを備えている。また、それらゲートは、読み出し側回路２５のノードＶ１、つまりＣＭＯＳインバータ出力に接続されている。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のドレイン間には、制御トランジスタの一例であるＮＭＯＳトランジスタＮ５のソース／ドレインが接続されている。ＮＭＯＳトランジスタＮ５のゲートにはワード線信号ＷＬが入力される。
【００４１】
ＮＭＯＳトランジスタＮ５がＯＮ状態において、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とは、通常のＣＭＯＳインバータ構成となる。書き込み側回路２５は、さらに、トランスファゲートであるＮＭＯＳトランジスタＮ４を備えている。ＮＭＯＳトランジスタＮ４のゲートは書き込み用のワード線２４に接続されている。ノードＶ２は、ＮＭＯＳトランジスタＮ４を介して、書き込み用ディジット線２２に接続されている。具体的には、ＮＭＯＳトランジスタＮ４のソース／ドレインの一方は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ５との間のノードＶ２に接続され、他方は書き込み用ディジット線２２に接続されている。さらに、ノードＶ２は、読み出し側回路２５のＣＭＯＳインバータのゲート入力に接続されている。
【００４２】
ＳＲＡＭセル２からの読み出し動作について説明する。このＳＲＡＭセル２がアクセスされていない場合、ワード線信号ＷＬがＨＩＧＨであり、ＮＭＯＳトランジスタＮ５はＯＮ状態である。この状態において、ＳＲＡＭセルは２つのＣＭＯＳインバータからなるフリップフロップ構成となり、ＳＲＡＭセル２の安定性が実現される。このＳＲＡＭセル２がアクセスされている場合、読み出し用のワード線２３はＬＯＷであり、ＮＭＯＳトランジスタＮ３がＯＮ状態のため、ノードＶ１の電位が読み出し用のディジット線２１に出力される。また、ワード線信号ＷＬはＬＯＷであり、ＮＭＯＳトランジスタＮ５はＯＦＦ状態である。ＮＭＯＳトランジスタＮ５がＯＦＦ状態となることによって、ノードＶ２の電位低下を防止し、読み出し信号のビット反転を防止することができる。
【００４３】
実施の形態２．
本発明の回路構成は、上述のようにシングルエンド構成のＳＲＡＭに特に有用であるが、デュアルエンド構成のＳＲＡＭに適用することも可能である。図４は、本発明の他の態様の外部クロック同期ＳＲＡＭであって、デュアルエンド構成を備えている。本形態のＳＲＡＭセル出力信号の保持に関する技術は、ＳＲＡＭセルがディジット線の電荷を引き抜く時間が、外部クロックの周期よりも大きい場合に有用である。そのため、以下においては、そのような特性を備えるデュアルエンド構成のＳＲＡＭについて説明する。
【００４４】
図４において、外部クロック同期ＳＲＡＭ４は、複数のＳＲＡＭセルを備えている。図４においては２つのＳＲＡＭセル４１ａ、４１ｂが例示されており、各ＳＲＡＭセル４１ａ、４１ｂには、セル選択のためのワード線４２ａ、４２ｂが接続されている。２本のディジット線４３ａ、４３ｂは各ＳＲＡＭセル４１ａ、４１ｂに接続されており、ＳＲＡＭセルからの出力を差分信号として伝送する。なお、ワード線４２ａ、４２ｂの信号がＷＬで示され、ディジット線４３ａ、４３ｂ上の信号がそれぞれＤＴ、ＤＢで示されている。
【００４５】
ディジット線４３ａ、４３ｂの出力側にはセンスアンプ４４が接続されている。センスアンプ４４は、イネーブル信号ＳＥＳによって制御され、アクティブ状態において、ディジット線信号ＤＴ、ＤＢの差分を増幅出力する。センスアンプ４４の出力には、センスアンプ出力線４５ａ、４５ｂを介して、データ保持回路としてのＲＳフリップフロップ４６が接続されている。センスアンプ出力線４５ａ、４５ｂ上の信号が、ＤＬＤＴ及びＤＬＤＢで示されている。なお、ディジット線４３ａ、４３ｂ及びセンスアンプ出力線４５ａ、４５ｂは、ＳＲＡＭセルからの信号を伝送する伝送線である。
【００４６】
ディジット線４３ａ、４３ｂには、ディジット線４３ａ、４３ｂをプリチャージするプリチャージ回路４７が接続されている。また、プリチャージ制御回路４８が、プリチャージ回路４７のプリチャージ処理を制御する。プリチャージ回路４７は、ＳＲＡＭセルからの読み出し及び書き込みの前にディジット線４３ａ、４３ｂを初期電圧にセットする。上述の例と同様に、プリチャージ回路４７はディジット線４３ａ、４３ｂに、初期電圧としてＨＩＧＨ（Ｖｄｄ）信号を供給する。
【００４７】
本例のプリチャージ回路４７は、３つのＰＭＯＳトランジスタ４７１ａ−４７１ｃから構成されており、各ゲートには、プリチャージ制御回路４８からの制御信号が入力される。２つのＰＭＯＳトランジスタ４７１ａ、４７１ｂは、各ソースが電源に接続され、各ドレインがディジット線４３ａ、４３ｂにそれぞれ接続されている。一つのＰＭＯＳトランジスタ４７１ｃはバランス用であり、ソースとドレインがディジット線４３ａ、４３ｂにそれぞれ接続されている。制御信号がＬＯＷとなると、各ＰＭＯＳトランジスタ４７１ａ−４７１ｃがＯＮし、ディジット線４３ａ、４３ｂがＨＩＧＨにプリチャージされる。
【００４８】
プリチャージ制御回路４８は、その出力がプリチャージ回路４７に接続されたＯＲ論論理回路４８１と、ＯＲ論理回路の一つの入力に接続された遅延回路４８２とを備えている。ＯＲ論論理回路４８１には外部クロック信号に同期した信号が入力されるが、遅延回路４８２のため、２入力のタイミングに遅延回路４８２による遅延分のずれが発生する。
【００４９】
図５を、参照して、本形態の外部クロック同期ＳＲＡＭ４の動作の詳細を説明する。ここでは、選択されたＳＲＡＭセルから、ＬＯＷ信号（「０」データ）を読み出す処理について説明する。外部クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化すると、プリチャージ制御信号ＰＣがＬＯＷからＨＩＧＨに変化する。これらの信号の間には寄生容量分のわずかな遅延が存在する。また、外部クロック信号ＣＬＫの変化に同期して特定のワード線電位ＷＬがＬＯＷからＨＩＧＨに変化する。センスアンプのイネーブル信号ＳＥＳは、外部クロック信号をインバータで反転した信号であり、ＨＩＧＨからＬＯＷに変化する。
【００５０】
プリチャージ制御信号ＰＣがＬＯＷからＨＩＧＨに変化することで、ディジット線信号ＤＴ、ＤＢは、ＨＩＧＨに初期設定される。その後、選択されたＳＲＡＭセルがディジット線４３ａの電荷を徐々に引き抜く。ＳＲＡＭセルの電荷引き抜きに伴い、ディジット線電位ＤＴが徐々に低下していく。ここで、センスアンプ４４はディセーブルの状態であるので、センスアンプ出力信号ＤＬＤＴ、ＤＬＤＢは、それぞれ、ディジット線信号ＤＴ、ＤＢと同一となる。また、ＲＳフリップフロップ４６からの出力はＨＩＧＨである。
【００５１】
その後、外部クロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化する。これに応答して、センスアンプのイネーブル信号ＳＥＳは、ＨＩＧＨからＬＯＷに変化する。これにより、センスアンプ４４がアクティブとなり、ＤＬＤＴとＤＬＤＢの差電位が開く。ＲＳフリップフロップ４６がこの信号を取り込み、出力ＤＯがＨＩＧＨからＬＯＷに変化する。
【００５２】
その後、外部クロック信号ＣＬＫの変化に応答して、ワード線伝にＷＬがＨＩＧＨからＬＯＷに変化する。プリチャージ制御信号ＰＣは、遅延回路４８２による遅延分遅れてＨＩＧＨからＬＯＷに変化する。プリチャージ制御信号ＰＣがＨＩＧＨからＬＯＷに変化する前にセンスアンプ４４がアクティブとなっている。センスアンプ４４は、その出力４５ａ、４５ｂとディジット線４３ａ、４３ｂの電位を分断した上で増幅動作を行うため、センスアンプ４４の出力及びＲＳフリップフロップ４６の保持データ（出力ＤＯ）も、ＬＯＷに維持される。上述の説明から理解されるように、実施の形態１のＬＡＣＬＫ信号に相当する働きを、本形態ではＳＥＳ信号が行っている。
【００５３】
以上のように、本実施形態によれば、出力データ保持回路としてのＲＳフリップフロップ４６と、プリチャージ回路４７の出力変化を遅延させる遅延回路４８２とを備えるので、センスアンプを備えるデュアルエンド構成のＳＲＡＭにおいて、セル出力信号の維持時間を長くすることができる。
【００５４】
なお、本発明が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。例えば、本発明はＳＲＡＭに限らず、他のセル構成を有する外部クロック同期半導体記憶装置に適用することが可能である。
【図面の簡単な説明】
【００５５】
【図１】実施の形態１における、シングルエンド構成の外部クロック同期ＳＲＡＭの構成を模式的に示す図である。
【図２】実施の形態１における、図１の外部クロック同期ＳＲＡＭの動作を示すタイミングチャートである。
【図３】実施の形態１における、ＳＲＡＭセルの回路構成を示す回路図である。
【図４】実施の形態２における、デュアルエンド構成の外部クロック同期ＳＲＡＭの構成を模式的に示す図である。
【図５】実施の形態２における、図４の外部クロック同期ＳＲＡＭの動作を示すタイミングチャートである。
【図６】背景技術における、内部クロック同期ＳＲＡＭの構成を模式的に示す図である。
【図７】背景技術における、図６の内部クロック同期ＳＲＡＭの動作を示すタイミングチャートである。
【図８】背景技術における、外部クロック同期ＳＲＡＭの構成を模式的に示す図である。
【図９】背景技術における、図８の外部クロック同期ＳＲＡＭの動作を示すタイミングチャートである。
【符号の説明】
【００５６】
１  外部クロック同期ＳＲＡＭ、１１ａ  バンク、１１ｂ  バンク
１２  グローバルディジット線、１３  グローバルセンスアンプ、１４  Ｄラッチ
１５  インバータ、１６  グローバルプリチャージ回路
１７  グローバルプリチャージ制御回路、２１  読み出し用ディジット線
２２  書き込み用ディジット線、２３  読み出し用ワード線
２４  書き込み用ワード線、２５  読み出し側回路、２６  書き込み側回路
４１ａ、４１ｂ  ＳＲＡＭセル、４２ａ、４２ｂ  ワード線
４３ａ、４３ｂ  ディジット線、４４  センスアンプ
４５ａ、４５ｂ  センスアンプ出力線、４６  ＲＳフリップフロップ
４７  プリチャージ回路、４８  プリチャージ制御回路、６１ａ−６１ｃ  ＳＲＡＭセル
６２ａ−６２ｃ  ワード線、６３  ディジット線、６４  センスアンプ、６５  Ｄラッチ
６６  プリチャージ回路、６７  ＯＲ論理回路、６８  遅延回路
６９  内部クロック生成回路、８１ａ、８１ｂ  バンク、８２  グローバルディジット線
８３  グローバルセンスアンプ、８４  グローバルプリチャージ回路、８５  インバータ
１１１ａ−１１１ｄ  ＳＲＡＭセル、１１２ａ−１１２ｄ  ワード線
１１３ａ、１１３ｂ  ローカルディジット線
１１４ａ、１１４ｂ  ローカルセンスアンプ
１１５ａ−１１５ｂ  ＮＭＯＳトランジスタ
１１６ａ−１１６ｂ  ローカルプリチャージ回路、１７１  ＯＲ論理回路
１７２  遅延回路、４７１ａ−４７１ｃ  ＰＭＯＳトランジスタ
４８１  ＯＲ論論理回路、４８２  遅延回路、８１１ａ−８１１ｄ  ＳＲＡＭセル
８１２ａ−８１２ｄ  ワード線、８１３ａ、８１３ｂ  ローカルディジット線
８１４ａ、８１４ｂ  ローカルセンスアンプ
８１５ａ、８１５ｂ  ＮＭＯＳトランジスタ
８１６ａ、８１６ｂ  ローカルプリチャージ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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