(57)【要約】【課題】  強誘電体キャパシタのドライエッチングにおいて、強誘電体膜にエッチングダメージ層形成され、インプリント特性が劣化してしまう。【解決手段】半導体基板上に第１の導電膜、導電膜上に強誘電体膜、強誘電体膜上に第２の導電膜を順次形成し、第２の導電膜をエッチングして上部電極を形成する。上部電極上にレジスト膜を形成した後、レジスト膜をパターニングし、レジスト膜をマスクとして、記強誘電体膜及び前記第１の導電膜を一括エッチングし第１の導電膜より下部電極を形成する。そして、下部電極及び強誘電体膜の底面と側壁部が成すテーパー角が３０〜４０度となるようにするした強誘電体キャパシタの製造方法である。【選択図】        図２
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【特許請求の範囲】
【請求項１】
下部電極、強誘電体膜及び上部電極が積層された強誘電体キャパシタにおいて、前記強誘電体膜及び前記上部電極の底面と側壁部が成すテーパー角が３０〜４０度となっていることを特徴とする強誘電体キャパシタ。
【請求項２】
前記強誘電体膜はＳＢＴ膜であることを特徴とする請求項１記載の強誘電体キャパシタの製造方法。
【請求項３】
前記上部電極及び下部電極は白金であることを特徴とする請求項２記載の強誘電体キャパシタの製造方法。
【請求項４】
下部電極、強誘電体膜及び上部電極が積層された強誘電体キャパシタの製造方法において、半導体基板上に第１の導電膜を形成し、前記第１の導電膜上に強誘電体膜を形成し、前記強誘電体膜上に第２の導電膜を形成し、前記第２の導電膜をエッチングして上部電極を形成し、前記第２の導電膜上にレジスト膜を形成し、前記レジスト膜をパターニングし、前記強誘電体膜及び前記第１の導電膜を一括エッチングし前記第１の導電膜より下部電極を形成し、前記下部電極及び前記強誘電体膜の底面と側壁部が成すテーパー角が３０〜４０度となるようにすることを特徴とする強誘電体キャパシタの製造方法。
【請求項５】
前記レジスト膜は底面と側面のテーパー角が６０〜７０度であることを特徴とする請求項４記載の強誘電体キャパシタの製造方法。
【請求項６】
前記レジスト膜は熱処理によりフローされることを特徴とする請求項４記載の強誘電体キャパシタの製造方法。
【請求項７】
前記強誘電体膜はＳＢＴ膜であることを特徴とする請求項４記載の強誘電体キャパシタの製造方法。
【請求項８】
前記上部電極及び下部電極は白金であることを特徴とする請求項７記載の強誘電体キャパシタの製造方法。
【請求項９】
下部電極、強誘電体膜及び上部電極が積層された強誘電体キャパシタの製造方法において、半導体基板上に第１の導電膜を形成し、前記第１の導電膜上に強誘電体膜を形成し、前記強誘電体膜上に第２の導電膜を形成し、前記第２の導電膜上にレジスト膜を形成し、前記レジスト膜をパターニングし、前記第２の導電膜、前記強誘電体膜及び前記第１の導電膜を一括エッチングし、前記第２の導電膜より上部電極、前記第１の導電膜より下部電極を形成し、前記下部電極、前記強誘電体膜及び前記上部電極の底面と側壁部が成すテーパー角が３０〜４０度となるようにすることを特徴とする強誘電体キャパシタの形成方法。
【請求項１０】
前記レジスト膜は底面と側面のテーパー角が６０〜７０度であることを特徴とする請求項９記載の強誘電体キャパシタの製造方法。
【請求項１１】
前記レジスト膜は熱処理によりフローされることを特徴とする請求項９記載の強誘電体キャパシタの製造方法。
【請求項１２】
前記強誘電体膜はＳＢＴ膜であることを特徴とする請求項９記載の強誘電体キャパシタの製造方法。
【請求項１３】
前記上部電極及び下部電極は白金であることを特徴とする請求項１２記載の強誘電体キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを含む半導体装置の製造方法に係り、特に、強誘電体キャパシタ部のエッチング方法に関するものである。
【背景技術】
【０００２】
近年、強誘電体キャパシタを用いた半導体メモリの要求が高まりつつある。強誘電体は、印加電圧を取り除いても印加方向の分極を保持する性質をもっている。つまり自発分極を有する性質がある。そのため、強誘電体メモリは、不揮発性素子として用いることができる。さらに、強誘電体分極の反転速度はナノ秒オーダーであり、分極反転に必要な電圧も強誘電体薄膜の作製法を最適化により、2.0V程度の低電圧化可能である。フラッシュメモリやEEPROM（Electrically Erasable and Programmable Read-Only Memory）等の不揮発性メモリに比べ、その動作電圧あるいは書き換え速度という点で著しく優れており、可能書き換え回数においても1012回以上可能であることから、現在、RAM(Random Access Memory)として実現化されている。
【０００３】
強誘電体メモリにおいては、長期信頼性を確保するために、強誘電体メモリセル特有の問題である、インプリントによる劣化を最小限に抑える必要がある。インプリントとは、強誘電体膜を分極させキャパシタセルにデータを書き込んだ後、そのままで長期間保持しておくと、キャパシタ内部の浮遊電荷の再分布が起き、その分極と同方向の内部電界が生じ、その結果、保持したデータとは反対の分極方向のデータ保持特性が劣化してしまうという現象である。
【０００４】
このように、インプリント特性はキャパシタ内部の浮遊電荷と関係しているため、強誘電体膜に本来的に存在する浮遊電荷に加えて、強誘電体キャパシタが形成される製造工程にも左右され、特に、強誘電体キャパシタ形成時のエッチングダメージに大きく影響される。そのため、インプリント防止のためには、強誘電体キャパシタ部にダメージを与えないようなプロセス技術を構築することが必要である。ダメージを回復する手法としては、一般的に、アニールが用いられるが、強誘電体メモリにおいても、インプリント特性を向上させるために用いられてきた（特許文献１、特許文献２）。
【特許文献１】特開平８−８４０９
【特許文献２】特開平１１−３４０４２８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、強誘電体キャパシタ形成工程には、プラズマを利用したドライエッチングによりパターン形成するのが普通であり、強誘電体膜あるいはキャパシタ電極は、一般的に反応性の低い材料が用いられる。また、反応性生成物の蒸気圧も低いため、化学的エッチングよりも、物理的エッチングであるスパッタリング効果による加工が主となっており、そのため、高エネルギーで衝突するプラズマにより強誘電体の加工破断面には大きなダメージを生じ、エッチングされたキャパシタ部は、エッチングされなかったキャパシタ内部とは結晶学的にも異なったものとなっている。ドライエッチングによるダメージは、非常に大きいため、従来は、アニール処理だけでは完全には回復困難であり、キャパシタ加工後の層間絶縁膜やメタル形成工程などによりダメージが促進されるため、最終的なインプリント特性向上も難しかった。また、強誘電体キャパシタ部をテーパー形状にする技術も知られているが、インプリント特性向上をさせるものではなかった（特許文献３）。
【特許文献３】特開２００４−２７４０５６
【課題を解決するための手段】
【０００６】
本発明では、ドライエッチングにより加工するキャパシタ面に水平な部分と垂直な部分では、プラズマの影響が異なることを利用してキャパシタ加工を行うことにより、インプリント劣化の小さいキャパシタを形成する方法を提示するものである。
【０００７】
本発明は、半導体基板上に第１の導電膜、導電膜上に強誘電体膜、強誘電体膜上に第２の導電膜を順次形成し、第２の導電膜をエッチングして上部電極を形成する。次に、上部電極上にレジスト膜を形成した後、レジスト膜をパターニングし、レジスト膜をマスクとして、記強誘電体膜及び前記第１の導電膜を一括エッチングし第１の導電膜より下部電極を形成する。そして、下部電極及び強誘電体膜の底面と側壁部が成すテーパー角が３０〜４０度となるようにするした強誘電体キャパシタの製造方法である。
【発明の効果】
【０００８】
強誘電体キャパシタ部の側壁部を３０〜４０度のテーパー形状とすることにより、強誘電体キャパシタのインプリント特性が改善され、信頼性の高い強誘電体キャパシタを実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図を参照して、本発明の実施の形態について説明する。尚、図は、構成及び配置については本発明が理解できる程度に概略的に示したに過ぎない。また、本発明の好適な構成例については、各構成の組成（材質）及び数値的条件などは、単なる好適例に過ぎない。したがって、本発明は、以下の実施の形態に限定されない。
【００１０】
まず、半導体基板１上に、図示しないがMOSトランジスタを形成し、次に、第１の層間絶縁膜２を形成する。第１の層間絶縁膜２に、MOSトランジスタのゲート、ソース、ドレインを接続するためのコンタクトホール３を設け、このコンタクトホール３にタングステンを埋め込み、タングステンプラグ４を形成する。
【００１１】
次に、第１の層間絶縁膜２上に酸化防止膜５を堆積し、酸化防止膜上に密着層を介して下部電極となる第１の導電膜６、強誘電体膜７、及び、上部電極となる第２の導電膜１８を順次積層させる。例えば、密着層は酸化タンタル（TaOx）、第１の導電膜６及び第２の導電膜８は、白金（Pｔ）をスッパタすることにより形成され、強誘電体膜７は、SBT（SrBi2Ta2O9）をスピンコートによる塗布し、結晶化アニールを行うことによりを形成される（図１（A））。
【００１２】
次に、ドライエッチングにより第１の導電膜６のパターニングを行い上部電極９を形成し、続いて、１５００ｎｍ厚のレジスト膜１０を塗布し露光を行う。パターニング後、UVキュアによりレジスト膜１０をフローし、レジスト膜１０をテーパー形状とする。そのテーパー角１１は、60〜70°程度であることが望ましい(図２（A）)。その後、ドライエッチングにより強誘電体膜７と第１の導電膜６を一括加工して下部電極１２を形成し、強誘電体キャパシタ部の加工が完了する。エッチング後の形状は、テーパー角１３が30〜40°程度であることが望ましい((図２（B）))。さらに下部電極１２とのコンタクトのための強誘電体の開口エッチングを行い、強誘電体キャパシタ部の加工工程が終了する。
【００１３】
エッチング工程において、キャパシタ部はエッチングによるダメージを受け、特に強誘電体膜の結晶性が劣化してしまう。このため、強誘電体膜の結晶性を回復させ、良好なキャパシタ特性を得るために熱処理工程が導入される。この熱処理は強誘電体の結晶化アニールと同等の熱処理が好適であり、本実施の形態においては７５０℃、酸素雰囲気で30分行われる。
【００１４】
その後、プラズマCVD法による TEOS膜の第２の層間絶縁膜１４を形成し、強誘電体キャパシタ部の下部電極１２および上部電極９と電気接続するためのコンタクトホールを形成する。この後、第２の層間絶縁膜形成およびコンタクトホール形成時に強誘電体キャパシタへ導入されたダメージ除去のための第２の回復アニールを実施する。その後、図示はしないが、第１メタルの形成、およびホトリソグラフィ、エッチングによって第１メタル配線を形成し、パッシベーション膜等を形成し、強誘電体キャパシタを有する半導体メモリが完成する
【００１５】
図３にキャパシタ部のテーパー形状の違いによるインプリント劣化の測定結果を示す。図３（Ａ）はテーパー角３０度、図３（Ｂ）はテーパー角８０度における、分極量の１２５℃での高温保持時間依存性を示している。測定温度は８５℃で行われている。本発明の場合のテーパー角が３０度ではインプリント劣化は小さくなっており、インプリント特性が大幅に改善されていることがわかる。
【００１６】
図４は本発明による効果の理由を説明するための図である。プラズマ流１４と平行な強誘電体膜７の表面１５はプラズマに直接さらされるため、結合の切れた状態の欠陥（ダングリングボンド）が非常に多く、そして、原子密度も格子欠損により、プラズマにさらされない膜内部に比べかなり低くなっていると考えられる。一方、プラズマ流１４に垂直な膜表面１６では、平行な膜表面１５と同様にダングリングボンドは多数存在するが、プラズマ中のイオンにより強誘電体膜構成元素（金属元素）が、スパッタリングにより脱離するものと、強誘電体内部へ押し込められるものの２種が存在すると考えられる。後者の影響で、プラズマにさらされる表面に近い部分の構成金属元素密度は、平行な膜表面１５や膜内部と比較して大きくなると考えられる。
【００１７】
この金属元素は、エッチング直後では還元されて金属的に振舞うがその後の回復アニールによる再び酸化され、酸化状態として安定に存在することになる。このキャパシタ上部の高密度領域は、強誘電体キャパシタとして作用する有効領域ではないがその後のプロセス（層間膜形成、メタル形成工程など）で発生する水素（H2）や水分（H2O）などの進入を防ぐバリア層として作用することになり、結果的にインプリント劣化を抑制することになる。
【００１８】
一方、プラズマ流に平行な膜表面の低密度領域は、強誘電体内部よりも水素や水分が進入し易いためインプリント劣化を促進することとなる。したがって、図４（Ｂ）のようにプラズマ流に垂直近く傾けることによりその膜表面に高密度層を形成し、ダメージの進入を防止することにより効果に示したようなインプリント劣化の抑制が達成されることになる。
【産業上の利用可能性】
【００１９】
本発明においては、インプリント特性の向上した強誘電体キャパシタ部が実現できるため、信頼性の高い強誘電体メモリが実現することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明における実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図２】図１に引き続き、本発明における実施の形態に係る半導体装置の製造方法を説明するキャパシタ部の工程断面図である。
【図３】本発明による強誘電体キャパシタのインプリント特性の測定結果を示す図である。
【図４】本発明による効果の理由を説明するための図である
【符号の説明】
【００２１】
１    半導体基板
２    第1の層間絶縁膜
３    コンタクトホール
４    タングステンプラグ
５    酸化防止膜
６    第１の導電膜
７    強誘電体膜
８    第２の導電膜
９    上部電極
１０  レジスト膜
１１，１３  テーパー角
１２  下部電極
１４  プラズマ流
１５  プラズマ流に平行な膜表面
１６  プラズマ流に垂直な膜表面
【図１】
2006303188.tif 000003
【図２】
2006303188.tif 000004
【図３】
2006303188.tif 000005
【図４】
2006303188.tif 000006