(57)【要約】【課題】ゲート寸法が微細化された場合においても消去速度の低下が抑制された高品質の不揮発性半導体記憶装置およびその製造方法を得ること。【解決手段】半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、その側壁近傍にゲートバーズビークを有するフローティングゲートと、前記フローティングゲート上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたコントロールゲートと、を備え、前記フローティングゲートは、前記第１の絶縁膜側の前記ゲートバーズビークの大きさが前記第２の絶縁膜側の前記ゲートバーズビークの大きさよりも大とされていることを特徴とする。【選択図】        図１
2006080233.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、その側壁近傍にゲートバーズビークを有するフローティングゲートと、
前記フローティングゲート上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成されたコントロールゲートと、
を備え、
前記フローティングゲートは、前記第１の絶縁膜側の前記ゲートバーズビークの大きさが前記第２の絶縁膜側の前記ゲートバーズビークの大きさよりも大とされていること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記フローティングゲートは、前記第１の絶縁膜側の不純物濃度が前記第２の絶縁膜側の不純物濃度よりも高く設定された異なる不純物濃度を有する２層以上のドーピング層が積層された積層構造を有すること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜上に、フローティングゲートを形成するフローティングゲート形成工程と、
前記フローティングゲート上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第２の絶縁膜上にコントロールゲートを形成するコントロールゲート形成工程と、
前記コントロールゲート、第２の絶縁膜、フローティングゲートおよび第１の絶縁膜をエッチングしてゲート電極を成形するエッチング工程と、
前記ゲート電極の側壁に加熱処理を施して前記フローティングゲートの側壁に前記第１の絶縁膜側の大きさが前記第２の絶縁膜側の大きさよりも大とされるゲートバーズビークを形成するゲートバーズビーク形成工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記フローティングゲート形成工程は、
前記第１の絶縁膜上に、不純物がドーピングされた第１の絶縁膜側のドーピング層を形成する工程と、
前記第１の絶縁膜側のドーピング層上に、該第１の絶縁膜側のドーピング層よりも不純物濃度が低い１層以上のドーピング層を形成する工程と、
を含むことを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、スタック型浮遊電極を不揮発性メモリとして有する不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話などの携帯電子機器の技術の発達に伴い、半導体記憶装置の一品種であり情報を不揮発的に記憶するフラッシュメモリ等の不揮発性半導体記憶装置の重要度が増してきている。このフラッシュメモリ等の不揮発性半導体記憶装置においては、データの記憶は、フローティングゲートへの電子の注入／引抜きにより行なわれる。Ｎチャネルメモリセルトランジスタの場合、フローティングゲートへの電子の注入時、フローティングゲート型電界効果トランジスタ（メモリセルトランジスタ）のしきい値電圧Ｖthが高くなり、一方、フローティングゲートから電子を引抜くことにより、メモリセルトランジスタのしきい値電圧Ｖthが低くなる。フローティングゲートは、絶縁膜で他の部分から電気的に分離されており、電子が持続的に保持される。このフローティングゲートの電荷量によるしきい値電圧Ｖthの高低を、２値情報の「１」および「０」に対応させる。また、データ読出時においては、高いしきい値電圧と低いしきい値電圧の中間の電圧を制御電極に与え、このメモリセルトランジスタに電流が流れるか否かを検出することによりデータの読出を行なう。
【０００３】
このような不揮発性半導体記憶装置として、従来、スタック型浮遊電極タイプの不揮発性メモリを有する不揮発性半導体記憶装置が広く用いられている。スタック型浮遊電極タイプの不揮発性半導体記憶装置においては、特性向上のためにさまざまな技術が提案されており、たとえばコントロールゲートにドープする不純物に上層で高い濃度分布を持たせることにより、絶縁膜中に不純物が偏析することを抑止し、リーク電流や絶縁破壊を防止する技術などが提案されている（たとえば、特許文献１参照）。
【０００４】
【特許文献１】特開平１１−６７９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、このような不揮発性半導体記憶装置を作製する場合には、ゲート電極の形成後にゲート側壁酸化処理を実施するが、このゲート側壁酸化処理は不揮発性記憶素子のコントロールゲート（制御ゲート）およびフローティングゲート（浮遊ゲート）の角を丸めること（ゲートバーズビークの形成）が目的であり、これにより揮発不良を抑制している。このゲート側壁酸化処理は、通常ゲート寸法によって処理条件を変更しないことが多い。これは、コントロールゲート（制御ゲート）およびフローティングゲート（浮遊ゲート）の角を丸めること（ゲートバーズビークの形成）が目的であり、このときの角の丸め具合、すなわちゲート側壁酸化の処理条件は、ゲート寸法には依存しないからである。
【０００６】
また、不揮発性半導体記憶素子のコントロールゲート（制御ゲート）材料およびフローティングゲート（浮遊ゲート）材料としては、一般的に、ゲート材料の電気特性を決定する不純物が成膜時に同時に導入されるドープトアモルファスシリコン、または、不純物を含まないポリシリコンを成膜後に不純物注入機でポリシリコンに不純物が導入される注入ポリシリコンが用いられる。
【０００７】
これらどちらのポリシリコンも不純物濃度を調整することができるが、その不純物濃度は、ゲートに電圧を印加したときに空乏化しないように不純物濃度が設定されている。そして、ゲートバーズビークの寸法は、ゲート側壁酸化処理条件が同じ場合にはゲート内の不純物濃度により決まる。このため、不揮発性半導体記憶装置の微細化にともなってゲート長さが短くなるにつれて消去速度が遅くなってしまうという問題がある。このような問題は、上記の特許文献１において提案された技術を含め従来の技術においてはいまだ改善されていないのが現状である。
【０００８】
本発明は、上記に鑑みてなされたものであって、ゲート寸法が微細化された場合においても消去速度の低下が抑制された高品質の不揮発性半導体記憶装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明にかかる不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、その側壁近傍にゲートバーズビークを有するフローティングゲートと、フローティングゲート上に形成された第２の絶縁膜と、第２の絶縁膜上に形成されたコントロールゲートと、を備え、フローティングゲートは、第１の絶縁膜側の前記ゲートバーズビークの大きさが第２の絶縁膜側のゲートバーズビークの大きさよりも大とされていることを特徴とする。
【００１０】
この発明によれば、フローティングゲートの側壁に形成されたゲートバーズビークにおいて、第１の絶縁膜側のゲートバーズビークの大きさが第２の絶縁膜側のゲートバーズビークの大きさよりも大とされており、ゲート長に対する第２の絶縁膜側のゲートバーズビーク量の比率が小さくされている。
【発明の効果】
【００１１】
この発明によれば、フローティングゲートの側壁において、第１の絶縁膜側のゲートバーズビークを形成することにより、揮発不良の発生を抑制することができるという効果を奏する。また、この発明によれば、第１の絶縁膜側のゲートバーズビークおよび第２の絶縁膜側のゲートバーズビークが形成され、第１の絶縁膜側のゲートバーズビークの大きさが第２の絶縁膜側のゲートバーズビークの大きさよりも大とされていることにより、ゲート長に対する第２の絶縁膜側のゲートバーズビーク量の比率が小さくされている。これにより、カップリング係数の減少を抑制し、消去速度の低下を防止することができる。したがって、この発明によれば、ゲート長さが短い不揮発性半導体記憶装置においても消去速度が低下を効果的に抑制することが可能であり、消去速度に優れた不揮発性半導体記憶装置を実現することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明にかかる不揮発性半導体記憶装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材における縮尺が異なる場合がある。
【００１３】
実施の形態
図１は、本発明の実施の形態にかかる不揮発性半導体記憶装置を所定の一方向から見た場合の概略構成を示す断面図である。また、図２は、図１におけるフローティングゲートの周辺部を拡大して示す断面図である。図１に示すように半導体基板２上には、素子が形成される能動領域に互いに距離を隔ててソース領域４ａとドレイン領域４ｂとが形成される。ソース領域４ａおよびドレイン領域４ｂはともに不純物領域により構成される。そして、半導体基板２上におけるソース領域４ａおよびドレイン領域４ｂに挟まれた領域にゲート電極１０が形成されている。
【００１４】
また、ゲート電極１０は、半導体基板上に形成された第１の絶縁膜であるトンネル酸化膜１２と、該トンネル酸化膜１２上に形成されたフローティングゲート１４と、該フローティングゲート上に形成された第２の絶縁膜であり酸化膜／窒化膜／酸化膜の積層膜（以下、ＯＮＯ膜と称する）１６と、該ＯＮＯ膜１６上に形成されたコントロールゲート１８とを備えて構成されている。
【００１５】
ここで、フローティングゲート１４は、トンネル酸化膜１２側の不純物濃度が高く、ＯＮＯ膜１６側の不純物濃度が低くされた、不純物濃度の異なる２層のフローティングゲート層が積層された構成とされる。すなわち、フローティングゲート１４は、図１に示すようにトンネル酸化膜１２側に形成され不純物濃度が高く設定された第１のフローティングゲート層１４ａと、ＯＮＯ膜１６側に形成され不純物濃度が低く設定された第２のフローティングゲート層１４ｂと、が積層された構成とされている。このような第１のフローティングゲート層１４ａおよび第２のフローティングゲート層１４ｂとしては、たとえばドープトアモルファスシリコンを用いられる。
【００１６】
そして、半導体基板２上には、ゲート電極１０を覆うように層間絶縁膜２０が形成されている。そして、層間絶縁膜２０には、ソース領域４ａおよびドレイン領域４ｂに電気的に接続するコンタクト２２が形成され、さらに該層間絶縁膜２０上にはコンタクト２２と電気的に接続する配線層２４が形成されている。
【００１７】
また、フローティングゲート１４の側壁には、ゲート側壁酸化処理が行われることにより図２に示すようにトンネル酸化膜１２側のゲートバーズビークＧ１およびＯＮＯ膜１６側のゲートバーズビークＧ２が形成されている。この不揮発性半導体記憶装置においては、トンネル酸化膜１２側のゲートバーズビークＧ１を形成することにより、揮発不良の発生を抑制することができるという効果を有する。
【００１８】
そして、この不揮発性半導体記憶装置においては、ＯＮＯ膜１６側のゲートバーズビークＧ２の寸法Ｌ２がトンネル酸化膜１２側のゲートバーズビークＧ１の寸法Ｌ１よりも小とされている。すなわち、ＯＮＯ膜１６側のゲートバーズビークＧ２の寸法Ｌ２が小さく、ゲート長に対するＯＮＯ膜１６側のゲートバーズビーク量の比率が小さくされている。これにより、この不揮発性半導体記憶装置においては、カップリング係数の減少を抑え、消去速度の低下を防止することができる。したがって、この不揮発性半導体記憶装置においては、ゲート長さが短い場合においても消去速度が遅くなることが効果的に抑制されており、ゲート長さが短い場合においても消去速度に優れた不揮発性半導体記憶装置が実現されている。
【００１９】
つぎに、上記のような発明にかかる不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。図３〜図１２は、本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図であり、図１と異なる他の方向から見た場合の断面図である。
【００２０】
まず、図３に示すように、半導体基板２としてたとえばシリコン基板を用意し、不揮発性半導体記憶素子を分離するための素子分離３０を該半導体基板２上に選択的に形成する。その後、熱酸化法により、図４に示すように半導体基板２および素子分離３０上にトンネル酸化膜１２を形成する。
【００２１】
つぎに、トンネル酸化膜１２上にフローティングゲート１４を形成する。ここで、本発明においては不純物濃度の異なる２層のフローティングゲート層を積層することによりフローティングゲート１４を形成する。すなわち、まず図５に示すように第１のフローティングゲート層１４ａとしてドープトアモルファスシリコン膜をトンネル酸化膜１２上に形成し、さらに図６に示すように第２のフローティングゲート層１４ｂドープトアモルファスシリコン膜を該第１のフローティングゲート層１４ａ上に形成する。このとき第１のフローティングゲート層１４ａを、たとえばリン濃度を０．５Ｅ２０／ｃｍ3の濃度として５０ｎｍの膜厚で形成する。そして、第２のフローティングゲート層１４ｂを、たとえばリン濃度を０．５Ｅ１９／ｃｍ3の濃度として５０ｎｍの膜厚で形成する。これにより、フローティングゲート１４内において、トンネル酸化膜１２側の不純物濃度が高く、ＯＮＯ膜１６側の不純物濃度が低い、不純物濃度勾配を形成することができる。
【００２２】
その後、図７に示すようにフローティングゲート１４およびトンネル酸化膜１２の所定の箇所に異方性エッチングを施し、素子分離３０に到達する凹部３２を形成する。該凹部３２は、写真製版によりフローティングゲート１４上にマスクを形成し、該マスクをエッチングマスクとして用いることにより形成することができる。つぎに、図８に示すようにフローティングゲート１４および凹部３２の壁面上に酸化膜１６ａ、窒化膜１６ｂ、酸化膜１６ｃを順次積層することによりＯＮＯ膜１６を形成する。
【００２３】
つづいて、図９に示すようにＯＮＯ膜１６上にコントロールゲート１８としてたとえばドープトアモルファスシリコン膜を形成する。ここで、コントロールゲート１８の形成方法としては、主として以下に示す２つの方法がある。第１の方法は、該コントロールゲート１８を形成するに際して、成膜時に不純物を導入するドープトアモルファスシリコンを成膜することにより形成する方法である。また、第２の方法は、不純物を含まないポリシリコン膜を所定の膜厚で成膜した後、図１０に示すように不純物注入を行う方法である。
【００２４】
つぎに、ゲートエッチングを行って図１１に示すようにトンネル酸化膜１２と、フローティングゲート１４と、ＯＮＯ膜１６と、コントロールゲート１８と、を備えたゲート電極を成形する。この後、ゲート側壁酸化処理を施し、図１２に示すようにトンネル酸化膜１２側のゲートバーズビークＧ１およびＯＮＯ膜１６側のゲートバーズビークＧ２を形成する。ここで、図１１および図１２はゲート電極を他の方向からから見た場合の概略構成を示す断面図である。
【００２５】
ゲートバーズビークの寸法は、ゲート側壁酸化処理の条件が一定であれば、フローティングゲート１４の不純物濃度で決まる。そして、フローティングゲート１４に不純物濃度勾配を形成することによりトンネル酸化膜１２側のゲートバーズビークＧ１およびＯＮＯ膜１６側のゲートバーズビークＧ２の寸法を制御することができる。これは、ゲート側壁酸化処理によりゲートバーズビークが形成されるが、その寸法はゲート材の不純物濃度が高い場合にはフローティングゲートは多く酸化され、すなわちゲートバーズビーク寸法が大きくなり、ゲート材の不純物濃度が低い場合にはフローティングゲートの酸化量が少なくなる、すなわちゲートバーズビーク寸法が小さくなる特性を利用したものである。
【００２６】
その後、ゲート電極１０を覆うように半導体基板２上に絶縁材料を堆積して層間絶縁膜２０を形成し、ソース領域４ａおよびドレイン領域４ｂに電気的に接続するコンタクト２２を該層間絶縁膜２０中に形成し、さらにコンタクト２２と電気的に接続する配線層２４を該層間絶縁膜２０上に形成する。以上により、図１に示すような本発明にかかる不揮発性半導体記憶装置を作製することができる。
【００２７】
上述したように、上記の不揮発性半導体記憶装置の製造方法においては、トンネル酸化膜１２側のゲートバーズビークＧ１を形成する。これにより、揮発不良の発生を抑制することができるという効果を得ることができる。また、上記の不揮発性半導体記憶装置の製造方法においては、ＯＮＯ膜１６側のゲートバーズビークＧ２の寸法Ｌ２をトンネル酸化膜１２側のゲートバーズビークＧ１の寸法Ｌ１よりも小としている。すなわち、ＯＮＯ膜１６側のゲートバーズビークＧ２の寸法Ｌ２を小さく、ゲート長に対するＯＮＯ膜１６側のゲートバーズビーク量の比率を小さくしている。これにより、カップリング係数の減少を抑え、消去速度の低下が防止された不揮発性半導体記憶素子を作製することができる。したがって、この不揮発性半導体記憶装置の製造方法においては、不揮発性半導体記憶装置の微細化等にともなってゲート長さが短くなる場合においても消去速度が遅くなることが効果的に抑制され、消去速度に優れた不揮発性半導体記憶装置を作製することができる。
【００２８】
なお、上記においては、フローティングゲート１４が不純物濃度の異なる２つのドーピング層により形成された場合を例に説明したが、本発明においてはこれに限定されるものではなく、トンネル酸化膜１２側のドーピング層の不純物濃度がＯＮＯ膜１６側のドーピング層の不純物濃度よりも高い構成とされれば、フローティングゲートを３層以上の複数層により構成することも可能である。
【００２９】
実施例
つぎに、本発明にかかる不揮発性半導体記憶装置と従来の不揮発性半導体記憶装置との特性の比較について説明する。本実施例においては、本発明にかかる不揮発性半導体記憶装置であるフラッシュメモリと、従来の不揮発性半導体記憶装置であるフラッシュメモリを作製し、その特性を比較した。本発明にかかるフラッシュメモリは、上述した不揮発性半導体記憶装置の製造方法に従って作製した。各フラッシュメモリの作製条件を以下に示す。
【００３０】
＜本発明にかかる不揮発性半導体記憶素子の構成＞
・半導体基板の材質：シリコン基板
・ゲート電極
トンネル酸化膜の材質：酸化シリコン
・フローティングゲート
第１のフローティングゲート層の材質
：ドープトアモルファスシリコン
第２のフローティングゲート層の材質
：ドープトアモルファスシリコン
・ＯＮＯ膜
酸化膜の材質：酸化シリコン
窒化膜の材質：窒化シリコン
酸化膜の材質：酸化シリコン
・コントロールゲートの材質：ポリシリコン
・層間絶縁膜の材質：酸化シリコン
・コンタクトの材質：タングステンプラグ
・配線層の材質：アルミ銅（Ａｌ−Ｃｕ）
【００３１】
＜従来の不揮発性半導体記憶素子の構成＞
・半導体基板の材質：シリコン基板
・ゲート電極
トンネル酸化膜の材質：酸化シリコン
・フローティングゲートの材質：ドープトアモルファスシリコン
・ＯＮＯ膜
酸化膜の材質：酸化シリコン
窒化膜の材質：窒化シリコン
酸化膜の材質：酸化シリコン
・コントロールゲートの材質：ポリシリコン
・層間絶縁膜の材質：酸化シリコン
・コンタクトの材質：タングステンプラグ
・配線層の材質：アルミ銅（Ａｌ−Ｃｕ）
【００３２】
以上のような構成において、それぞれについてフラッシュゲート長を変化させた７種類のフラッシュメモリを作製した。そして、各フラッシュメモリについて、以下の条件において不揮発性メモリの消去後Ｖthを測定した。その結果を図１３に示す。図１３において、プロットＢが本発明にかかるフラッシュメモリの測定結果であり、プロットＡが従来のフラッシュメモリの測定結果である。ここで不揮発性メモリの消去とは、不揮発性メモリにおいて書き込まれたセル（高Ｖth）のＶhtを下げる動作である。たとえば、Ｖht＝１０ＶをＶht＝２Ｖに下げる動作である。そして、同時間の消去動作で、あるセルはＶht＝３Ｖ、他のセルはＶht＝１０Ｖ、である場合、後者のセルについては「消去速度が速い」と表現することができる。
【００３３】
図１３からわかるように、従来のフラッシュメモリでは、ゲート長が短くなると不揮発性半導体記憶素子の消去速度が遅くなっている。これは、ゲート長に対し、特にＯＮＯ膜のゲートバーズビーク量の比率が大きくなり、カップリング係数が小さくなっていることによる。
【００３４】
一方、本発明にかかるフラッシュメモリにおいては、ゲート長が短くなっても不揮発性半導体記憶素子の消去速度は変化しておらず、良好な消去速度を保持している。これは、フローティングゲート１４においてトンネル酸化膜１２側の不純物濃度を高く、ＯＮＯ膜１６側の不純物濃度を低く設定し、フローティングゲートに不純物濃度勾配を形成することによりＯＮＯ膜のゲートバーズビークの寸法を抑制できているためである。したがって、以上の結果より、本発明にかかる不揮発性半導体記憶装置によれば、不揮発性半導体記憶装置の微細化等にともなってゲート長さが短くなる場合においても消去速度が遅くなることが効果的に抑制され、消去速度に優れた不揮発性半導体記憶装置を実現できると言える。
【産業上の利用可能性】
【００３５】
以上のように、本発明にかかる不揮発性半導体記憶装置は、消去速度が要求される不揮発性半導体記憶装置に有用であり、特に、携帯電子機器等の小型化が要求される不揮発性半導体記憶装置に適している。
【図面の簡単な説明】
【００３６】
【図１】本発明にかかる不揮発性半導体記憶装置の概略構成を示す断面図である。
【図２】図１の不揮発性半導体記憶装置におけるフローティングゲート近傍を拡大して示す断面図である。
【図３】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図４】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図５】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図６】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図７】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図８】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図９】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図１０】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図１１】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図１２】本発明にかかる不揮発性半導体記憶装置の製造方法を説明する断面図である。
【図１３】フラッシュゲート長と不揮発性メモリの消去後のＶthとの関係を示す特性図である。
【符号の説明】
【００３７】
２  半導体基板
４ａ  ソース領域
４ｂ  ドレイン領域
１０  ゲート電極
１２  トンネル酸化膜
１４  フローティングゲート
１４ａ  第１のフローティングゲート層
１４ｂ  第２のフローティングゲート層
１６  ＯＮＯ膜
１６ａ  酸化膜
１６ｂ  窒化膜
１６ｃ  酸化膜
１８  コントロールゲート
２０  層間絶縁膜
２２  コンタクト
２４  配線層
３０  素子分離
３２  凹部
【図１】
2006080233.tif 000003
【図２】
2006080233.tif 000004
【図３】
2006080233.tif 000005
【図４】
2006080233.tif 000006
【図５】
2006080233.tif 000007
【図６】
2006080233.tif 000008
【図７】
2006080233.tif 000009
【図８】
2006080233.tif 000010
【図９】
2006080233.tif 000011
【図１０】
2006080233.tif 000012
【図１１】
2006080233.tif 000013
【図１２】
2006080233.tif 000014
【図１３】
2006080233.tif 000015