(57)【要約】  【課題】  小さな回路規模でクロック乗換ができるようにする。  【解決手段】  １２ＭＨｚのクロックに同期したデータを入力して１３．５ＭＨｚの２倍のクロックに同期したデータを生成するとき、１３．５ＭＨｚの２倍のクロックである２７ＭＣＫの反転クロックにより１２ＭＨｚのクロックに同期したデータをＤＦＦ回路１１でラッチし、２７ＭＣＫのクロックにより１２ＭＨｚのクロックに同期したデータをＤＦＦ回路１２でラッチし、両ＤＦＦ回路１１，１２の出力の内の一方をセレクタ１６で選択する。このセレクタ１６は、２７ＭＣＫのクロックに同期した水平同期信号ＨＳＹＮＣと２７ＭＣＫのクロックを入力して、ＤＦＦ回路１１がラッチミスするタイミングではＤＦＦ回路１２の出力を選択し、ＤＦＦ回路１２がラッチミスするタイミングではＤＦＦ回路１１の出力を選択する。セレクタ１６から出力するクロックはＤＦＦ１３で２７ＭＣＫのクロックによりリタイミングする。【選択図】  図２
2006279639.tif 000002
【特許請求の範囲】
【請求項１】
周波数ｆ１の第１クロックに同期したデータを入力して周波数ｆ２（＞ｆ１）の第２クロックに同期したデータを生成するクロック乗換回路において、
前記第２クロックの反転クロックにより前記第１クロックに同期したデータをラッチする第１ＤＦＦ回路と、前記第２クロックにより前記第１クロックに同期したデータをラッチする第２ＤＦＦ回路と、前記第１ＤＦＦ回路の出力データと前記第２ＤＦＦ回路の出力データの一方を選択して出力するセレクタと、前記第１および第２クロックに同期したタイミング信号と前記第２クロックを入力して、前記第１ＤＦＦ回路においてラッチミスが発生するタイミングでは前記第２ＤＦＦ回路の出力データを選択し、前記第２ＤＦＦ回路においてラッチミスが発生するタイミングでは前記第１ＤＦＦ回路の出力データを選択するよう予め定めたタイミングで前記セレクタを制御する制御信号を生成するタイミング生成回路と、前記セレクタから出力するデータを前記第２クロックでラッチしてリタイミングする第３のＤＦＦ回路と、を具備することを特徴とするクロック乗換回路。
【請求項２】
請求項１に記載のクロック乗換回路において、
前記第１および第２クロックが、ｆ１：ｆ２＝８：９であるとき、前記第２クロックを前記第２クロックの２倍の周波数の第３クロックに置き換えて、前記第１乃至第３ＤＦＦ回路におけるラッチおよび前記タイミング生成回路における前記制御信号を生成させることを特徴とするクロック乗換回路。
【請求項３】
周波数ｆ１のドットクロックで処理されるテレテキスト信号を生成するテレテキスト回路と、該テレテキスト回路から出力する周波数ｆ１のブランキング信号を周波数ｆ２のスイッチング信号に変換するクロック乗換回路と、周波数ｆ２のドットクロックで処理されたビデオ信号に対して前記テレテキスト信号を前記クロック乗換回路から出力するスイッチング信号によって合成する信号合成回路とを備えた映像信号処理回路であって、
前記クロック乗換回路として、前記請求項１又は２に記載のクロック乗換回路を使用し、該クロック乗換回路の前記タイミング信号として前記ビデオ信号の水平同期信号を使用したことを特徴とする映像信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック乗換回路およびそのクロック乗換回路を利用した映像信号処理回路に関するものである。
【背景技術】
【０００２】
図１０は入力端子１から入力するアナログビデオ信号をビデオデコーダ２によりデジタルビデオ信号に変換して出力端子４から出力するとき、テレテキスト回路３で生成されるテレテキスト信号ＲＧＢを、そのビデオデコーダ２により合成処理する映像信号処理回路を示すブロック図である。この映像信号処理回路では、テレテキスト回路３から出力するブランク信号ＢＬＡＮＫをスイッチング信号ＦＳＷとしてビデオデコーダ２に入力させ、このスイッチング信号ＦＳＷによって、テレテキスト回路３から出力するテレテキスト信号ＲＧＢと入力端子１から入力したアナログビデオ信号をデジタル処理したビデオ信号とを最短でドット単位でスイッチングすることにより、合成処理する。
【０００３】
このような映像信号処理回路において、ビデオデコーダ２でデジタル信号に変換されるビデオ信号のドットクロックの周波数が、例えば１３．５ＭＨｚのときに、テレテキスト回路３のドットクロックが１２ＭＨｚのように異なった周波数である場合には、ビデオデコーダ２においてテレテキスト回路３からのテレテキスト信号ＲＧＢを合成処理するときに、１３．５ＭＨｚの９周期に１回以上のタイミングで問題（ラッチミス、ジッタ等）が発生する。
【０００４】
そこで、異なる周波数で処理される２個の映像信号を同一のクロックで処理できるようにするために、クロック乗換回路が提案されている。このクロック乗換回路としては、メモリを使用して、書込みを１２ＭＨｚのクロックで処理し読み出しを１３．５ＭＨｚのクロックで処理するように書込みクロックと読み出しクロックの周波数を異ならせたり（特許文献１）、入力クロックをラッチするための別のクロックとして正転クロックと反転クロックを使用し、ラッチミスが生じるか否かを個々に判定して、ラッチミスが生じない側のラッチクロックを選択する手法（特許文献２）等が知られている。
【０００５】
【特許文献１】特開２０００−２２４４７７号公報
【特許文献２】特開平６−３１８９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載のものは、メモリを使用することから回路規模が大きくなる問題があり、また、特許文献２に記載のものも多数のＦＦ回路、コンパレータ、セレクタ等を使用することから同様に回路規模が大きくなる問題がある。
【０００７】
本発明の目的は、小さな回路規模でクロック乗換ができるようにしたクロック乗換回路およびそれを利用した映像信号処理回路を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、第１の発明のクロック乗換回路は、周波数ｆ１の第１クロックに同期したデータを入力して周波数ｆ２（＞ｆ１）の第２クロックに同期したデータを生成するクロック乗換回路において、前記第２クロックの反転クロックにより前記第１クロックに同期したデータをラッチする第１ＤＦＦ回路と、前記第２クロックにより前記第１クロックに同期したデータをラッチする第２ＤＦＦ回路と、前記第１ＤＦＦ回路の出力データと前記第２ＤＦＦ回路の出力データの一方を選択して出力するセレクタと、前記第１および第２クロックに同期したタイミング信号と前記第２クロックを入力して、前記第１ＤＦＦ回路においてラッチミスが発生するタイミングでは前記第２ＤＦＦ回路の出力データを選択し、前記第２ＤＦＦ回路においてラッチミスが発生するタイミングでは前記第１ＤＦＦ回路の出力データを選択するよう予め定めたタイミングで前記セレクタを制御する制御信号を生成するタイミング生成回路と、前記セレクタから出力するデータを前記第２クロックでラッチしてリタイミングする第３のＤＦＦ回路と、を具備することを特徴とする。
【０００９】
ここで、前記第１および第２クロックが、ｆ１：ｆ２＝８：９であるとき、前記第２クロックを前記第２クロックの２倍の周波数の第３クロックに置き換えて、前記第１乃至第３ＤＦＦ回路におけるラッチおよび前記タイミング生成回路における前記制御信号を生成させても良い。
【００１０】
第２の発明の映像信号処理回路は、周波数ｆ１のドットクロックで処理されるテレテキスト信号を生成するテレテキスト回路と、該テレテキスト回路から出力する周波数ｆ１のブランキング信号を周波数ｆ２のスイッチング信号に変換するクロック乗換回路と、周波数ｆ２のドットクロックで処理されたビデオ信号に対して前記テレテキスト信号を前記クロック乗換回路から出力するスイッチング信号によって合成する信号合成回路とを備えた映像信号処理回路であって、前記クロック乗換回路として、前記請求項１又は２に記載のクロック乗換回路を使用し、該クロック乗換回路の前記タイミング信号として前記ビデオ信号の水平同期信号を使用したことを特徴とする。
【発明の効果】
【００１１】
本発明のクロック乗換回路によれば、第１ＤＦＦ回路や第２ＤＦＦ回路のうちでラッチミスが生じる側のＤＦＦ回路の出力が選択されないようにセレクタが制御されるので、正常にクロックの周波数を変換できる。このとき、第１および第２クロックの周波数が既知であればラッチミスが生じるタイミングは予め知ることができるので、これに基づいてタイミング生成回路を構成してセレクタを制御すればよく、ラッチミスを個々に検出する必要はないので、回路構成が簡素化される。よって、このようなクロック乗換回路を利用して、ビデオ信号に対してテレテキスト信号を合成する映像信号処理回路を構成すれば、その全体の回路構成も簡素化できる。
【発明を実施するための最良の形態】
【００１２】
図１は本発明の１つの実施例の映像信号処理回路のブロック図である。１はアナログビデオ信号の入力端子、２はそのアナログビデオ信号をドットクロックが１３．５ＭＨｚのデジタルビデオ信号に変換するビデオデコーダ（信号合成回路を含む）、３はドットクロックが１２ＭＨｚのテレテキスト信号ＲＧＢと合成用のスイッチング信号としてのブランク信号ＢＬＡＮＫを生成するテレテキスト回路、４はデジタルビデオ信号の出力端子であり、これらは前記した図１０と同じである。
【００１３】
本実施例では、これらに加えて、クロック乗換回路５を備えている。このクロック乗換回路５は、１２ＭＨｚに同期したブランク信号ＢＬＡＮＫと、ビデオデコーダ２から出力する２７ＭＨｚ（１３．５ＭＨｚ×２）のクロック信号２７ＭＣＫおよび水平同期信号ＨＳＹＮＣが入力し、合成用のスイッチング信号ＦＳＷを出力する。
【００１４】
図２はこのクロック乗換回路５の内部構成のブロック図である。１１，１２，１３，１４はＤＦＦ回路、１５は図３に示す構成のタイミング生成回路、１６はセレクタである。１２ＭＨｚに同期したブランク信号ＢＬＡＮＫは、ＤＦＦ回路１１ではクロック信号２７ＭＣＫの反転信号により、ＤＦＦ回路１２ではクロック信号２７ＭＣＫでより、それぞれでラッチされてセレクタ１６に入力する。このセレクタ１６はタイミング生成回路１５の出力信号ＳＥＬによって、ＤＦＦ回路１１の出力又はＤＦＦ回路１２の出力を選択する。
【００１５】
タイミング生成回路１５は、図３に示すように、ＤＦＦ回路１５１，１５２、アンド回路１５３、ナンド回路１５４、４ビット出力のカウンタ１５５、排他的論理和回路１５６からなる。クロック信号２７ＭＣＫは、ＤＦＦ回路１５１，１５２とカウンタ１５５に入力している。
【００１６】
このタイミング生成回路１５では、水平同期信号ＨＳＹＮＣの“Ｌ”パルスがクロック信号２７ＭＣＫの２個以上継続してから“Ｈ”に立ち上がると、これがＤＦＦ回路１５１，１５２とアンド回路１５３によって微分検出され、ナンド回路１５４の出力が“Ｌ”となって、カウンタ１５５がクリアされるので、この後のクロック信号２７ＭＣＫがカウンタ１５５でカウントアップされる。排他的論理和回路１５６にはカウンタ１５５のＱ１，Ｑ２の出力が入力しているので、図４に示すように、カウント値が２，３，４，５のときに、Ｑ１，Ｑ２の出力が不一致となり、その排他的論理和回路１５６の出力信号ＳＥＬが“Ｈ”となる。この結果、図２において、この期間だけセレクタ１６がＤＦＦ回路１２のＱ出力を選択し、それ以外ではＤＦＦ回路１１のＱ出力を選択する。カウンタ１５５は一巡（９カウント）する毎にＱ３の出力によってクリアされるので、出力信号ＳＥＬはクロック信号２７ＭＣＫの９クロック期間の内の４クロック期間だけ“Ｈ”、５クロック期間だけ“Ｌ”となるよう定期的に切り替わる。このタイミング生成回路１５の動作波形を図５に示した。
【００１７】
よって、図２のセレクタ１６では、信号ＳＥＬによって、クロック信号２７ＭＣＫの９クロック期間の内の４クロック期間だけ、ブランク信号ＢＬＡＮＫを２７ＭＣＫの反転信号で取り込んだＤＦＦ回路１２のＱ出力を選択し、５クロック期間だけ、ブランク信号ＢＬＡＮＫを２７ＭＣＫで取り込んだＤＦＦ回路１１のＱ出力を選択し、これが繰り返される。
【００１８】
図６は図２の回路の各ノードのクロックとデータのタイミングチャートである。なお、ここでは入力する１２ＭＨｚのブランク信号ＢＬＡＮＫをデータＤ１〜Ｄ８とし、ＤＦＦ回路でサンプリングしたラッチデータをｄ１〜ｄ８とした。図２に示したクロック乗換回路５において、ＤＦＦ回路１１ではクロック信号２７ＭＣＫの反転信号(c)によってブランク信号ＢＬＡＮＫ(a)をラッチするが、その反転信号(c)の５番目の立上りエッジでブランク信号ＢＬＡＮＫのデータ(a)をサンプリングすると、データＤ２とＤ３（およびＤ６とＤ７）との切り替わり近くをサンプリングすることになり、ラッチミスが生じる可能性が高い。一方、ＤＦＦ回路１２ではクロック信号２７ＭＣＫ(b)によってブランク信号ＢＬＡＮＫのデータ(a)をサンプリングするが、そのクロック信号２７ＭＣＫ(b)の１番目の立上りエッジでブランク信号ＢＬＡＮＫ(a)をサンプリングすると、データＤ８とＤ１（およびＤ４とＤ５）との切り替わり近くをサンプリングすることになり、ラッチミスが生じる可能性が高い。
【００１９】
このようなラッチミスの発生し易いタイミングは、既知の周波数を扱う場合は回路構成時に予め判明しているので、本実施例では、このようなラッチミスを生じ易いタイミングでサンプリングしたデータは選択しないように、予めタイミング生成回路１５で選択信号ＳＥＬを作成して、セレクタ１６を切り替えている。さらに、本実施例ではラッチミスが発生する箇所のタイミングのみでなく、その前後をも含めてセレクタ１６で選択されないようにしている。
【００２０】
以上のようにしてクロック信号２７ＭＣＫでラッチ選択された信号(g)は、ＤＦＦ回路１３でクロック信号２７ＭＣＫによってリタイミングされ、信号(h)で示すスイッチング信号ＦＳＷとして出力する。なお、ＤＦＦ回路１４でクロック信号２７ＭＣＫによって再度リタイミングされた信号(i)で示すスイッチング信号ＦＳＷとして出力させることもできる。信号(i)は信号(h)に対してクロック信号２７ＭＣＫの１クロック分（１３．５ＭＨｚに対しては０．５クロック分）だけ遅れた信号となる。これらの信号(h)、(i)はそのままいずれかを選んでビデオデコーダ２でスイッチング信号として使用できるが、１３．５ＭＨｚによりリタイミングして使用してもよい。
【００２１】
図７は変形例の映像信号処理回路の構成を示すブロック図である。前記では、図５で説明したように、水平同期信号ＨＳＹＮＣを起点に始まる９クロック周期の内の３〜６クロック目の期間だけＤＦＦ回路１２の出力信号を選択するようにしたが、このＤＦＦ回路１２の出力信号を選択するタイミングは、タイミング生成回路１５の排他的論理和回路１５６を変更することにより、所望の条件に応じて適宜変更できる。この場合は、たとえば、図７に示すように、入力端子１に入力するアナログビデオ信号内に含まれる情報（垂直同期信号期間内に含まれる）を制御部６に取り込んで、それに対応した制御信号を出力し、これによってクロック乗換回路５Ａ内の図８に示すタイミング生成回路１５Ａ内の図９に示す論理回路１５７の論理を切り替えて、信号ＳＥＬを生成させれば、所望のタイミングでＤＦＦ回路１２の出力信号を選択することができる。
【００２２】
なお、以上では１２ＭＨｚに同期したブランク信号ＢＬＡＮＫをサンプリングするクロックとして、１３．５ＭＨｚの２倍の周波数のクロック信号２７ＭＣＫを使用したが、これはサンンプリング点を増やすためにしたものであり、１３．５ＭＨｚの周波数のクロック信号でサンプリングすることも、当然ながらできる。
【図面の簡単な説明】
【００２３】
【図１】本発明の１つの実施例の映像信号処理回路のブロック図である。
【図２】図１の映像信号処理回路の内のクロック乗換回路のブロック図である。
【図３】図２のクロック乗換回路の内のタイミング生成回路のブロック図である。
【図４】図３のタイミング生成回路の内のカウンタの真理値の説明図である。
【図５】図２のクロック乗換回路のセレクタの動作説明用の波形図である。
【図６】図２のクロック乗換回路の全体の動作説明用の波形図である。
【図７】変形例の映像信号処理回路のブロック図である。
【図８】図７の映像信号処理回路の内のクロック乗換回路のブロック図である。
【図９】図８のクロック乗換回路の内のタイミング生成回路のブロック図である。
【図１０】従来の映像信号処理回路のブロック図である。
【符号の説明】
【００２４】
１：入力端子
２：ビデオデコーダ
３：テレテキスト回路
４：出力端子
５，５Ａ：クロック乗換回路
１１〜１４：ＤＦＦ回路
１５，１５Ａ：タイミング生成回路
１６：セレクタ
１５１，１５２：ＤＦＦ回路
１５３：アンド回路
１５４：ナンド回路
１５５：カウンタ
１５６：排他的論理和回路
１５７：論理回路
【図１】
2006279639.tif 000003
【図２】
2006279639.tif 000004
【図３】
2006279639.tif 000005
【図４】
2006279639.tif 000006
【図５】
2006279639.tif 000007
【図６】
2006279639.tif 000008
【図７】
2006279639.tif 000009
【図８】
2006279639.tif 000010
【図９】
2006279639.tif 000011
【図１０】
2006279639.tif 000012