(57)【要約】【課題】  キャパシタが埋め込まれるトレンチの間隔に余裕を持たせることができる半導体装置を提供する。【解決手段】  メモリセルＭＣ１，ＭＣ２は、トレンチ７に埋め込まれたキャパシタを有する。トレンチ７は、面方位｛１００｝の表面を有する半導体基板に形成される。トレンチ７の横断面は長方形である。トレンチ７の横断面は、ワード線ＷＬの延びる方向に対して同じ向きに傾いている。【選択図】  図４
2006295048.tif 000002
【特許請求の範囲】
【請求項１】
面方位｛１００｝の表面を有する半導体基板と、
前記半導体基板上に形成された複数のメモリセルと、を備え、
前記複数のメモリセルは、
前記表面から前記半導体基板中に延びたトレンチに形成されたキャパシタと、
前記キャパシタと接続された第１ソース／ドレイン領域、前記第１ソース／ドレイン領域と間隔を設けて形成され、ビット線に接続された第２ソース／ドレイン領域及び前記第１，第２ソース／ドレイン領域の間隔上に形成され、ワード線に接続されたゲート電極を有するトランジスタと、を含み、
前記トレンチの少なくとも一部分の横断面は、四角形であり、
前記複数のメモリセルのトレンチの横断面は、前記ワード線の延びる方向に対して同じ向きに傾いている
ことを特徴とする半導体装置。
【請求項２】
面方位｛１１１｝の表面を有する半導体基板と、
前記半導体基板上に形成された複数のメモリセルと、を備え、
前記複数のメモリセルは、
前記表面から前記半導体基板中に延びたトレンチに形成されたキャパシタと、
前記キャパシタと接続された第１ソース／ドレイン領域、前記第１ソース／ドレイン領域と間隔を設けて形成され、ビット線に接続された第２ソース／ドレイン領域及び前記第１，第２ソース／ドレイン領域の間隔上に形成され、ワード線に接続されたゲート電極を有するトランジスタと、を含み、
前記トレンチの少なくとも一部分の横断面は、前記ワード線の延びる方向に長い六角形である
ことを特徴とする半導体装置。
【請求項３】
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された面方位｛１００｝の表面を有する単結晶半導体層と、をさらに備え、
前記トレンチは、前記単結晶半導体層及び前記絶縁層を貫通して前記半導体基板中に延びており、
前記トランジスタは、前記単結晶半導体層に形成されている
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のメモリセルの中で隣り合わせに配置された一方及び他方のメモリセルは、前記一方のメモリセルのキャパシタが形成されるトレンチが、前記他方のメモリセルのゲート電極が接続されるワード線の下方に位置し、
前記他方のメモリセルのキャパシタが形成されるトレンチが、前記一方のメモリセルのゲート電極が接続されるワード線の下方に位置する
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記トレンチの下部に前記キャパシタが形成されており、
前記キャパシタは、
前記トレンチの下部の周囲の前記半導体基板中に形成されると共に前記キャパシタの一方電極となる不純物領域と、
前記トレンチの下部の側面上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に前記トレンチの下部を埋めて形成されると共に前記キャパシタの他方電極となる埋込導電部材と、を有し、
前記複数のメモリセルは、さらに
前記トレンチの上部の側面上に形成されたカラー絶縁膜と、
前記カラー絶縁膜上に前記トレンチの上部を埋めて形成されると共に前記トレンチ内で前記埋込導電部材と接続された埋込配線と、を含む
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばトレンチキャパシタを有するＤＲＡＭ(Dynamic Random Access Memory)のような半導体装置に関する。
【背景技術】
【０００２】
半導体装置であるＤＲＡＭは、１ビットの情報をキャパシタに蓄積された電荷量の大小で記憶する。ＤＲＡＭでは、キャパシタに蓄積された電荷のリークが不可避的に起こるため、キャパシタから電荷が失われる前にいったん情報を読み出して同じ情報を書き込む動作が必要である。これをリフレッシュ動作という。過度のリフレッシュ動作をすることなく、情報を正確に記憶するためには、キャパシタの容量を大きくする必要がある。キャパシタの容量ＣはＣ＝εＳ／ｄで表される。εは誘電体膜であるキャパシタ絶縁膜の誘電率であり、Ｓはキャパシタ絶縁膜の表面積であり、ｄはキャパシタ絶縁膜の厚みである。したがって、容量Ｃはキャパシタ絶縁膜の表面積Ｓに比例する。
【０００３】
しかし、ＤＲＡＭの微細化により、半導体基板の表面上に平面的に形成されたキャパシタでは、キャパシタ絶縁膜の表面積を大きくすることができないため、キャパシタの容量を大きくできない。そこで、半導体基板にトレンチをエッチングで形成し、そこにキャパシタを埋め込むことにより、キャパシタを縦方向に延ばしている（例えば、特許文献１，２）。これにより、キャパシタ絶縁膜の表面積を大きくして、キャパシタの容量を増やしている。  
【０００４】
ＤＲＡＭには、トランジスタと、このトランジスタを制御するワード線の隣のワード線の下方に形成されたトレンチに埋め込まれたキャパシタと、を有するメモリセルで構成されるものがある（特許文献３）。これらのワード線間の距離を短くすると、トレンチ間のスペースに余裕がなくなり、トレンチ間の分離が不完全になる恐れがある。
【特許文献１】特開２００２−１１０９４２（図１）
【特許文献２】特開２００３−７８５７（図１６）
【特許文献３】特開２０００−９１５２２（図２５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、キャパシタが埋め込まれるトレンチの間隔に余裕を持たせることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、面方位｛１００｝の表面を有する半導体基板と、前記半導体基板上に形成された複数のメモリセルと、を備え、前記複数のメモリセルは、前記表面から前記半導体基板中に延びたトレンチに形成されたキャパシタと、前記キャパシタと接続された第１ソース／ドレイン領域、前記第１ソース／ドレイン領域と間隔を設けて形成され、ビット線に接続された第２ソース／ドレイン領域及び前記第１，第２ソース／ドレイン領域の間隔上に形成され、ワード線に接続されたゲート電極を有するトランジスタと、を含み、前記トレンチの少なくとも一部分の横断面は、四角形であり、前記複数のメモリセルのトレンチの横断面は、前記ワード線の延びる方向に対して同じ向きに傾いていることを特徴とする。
【０００７】
本発明の他の態様に係る半導体装置は、面方位｛１１１｝の表面を有する半導体基板と、前記半導体基板上に形成された複数のメモリセルと、を備え、前記複数のメモリセルは、前記表面から前記半導体基板中に延びたトレンチに形成されたキャパシタと、前記キャパシタと接続された第１ソース／ドレイン領域、前記第１ソース／ドレイン領域と間隔を設けて形成され、ビット線に接続された第２ソース／ドレイン領域及び前記第１，第２ソース／ドレイン領域の間隔上に形成され、ワード線に接続されたゲート電極を有するトランジスタと、を含み、前記トレンチの少なくとも一部分の横断面は、前記ワード線の延びる方向に長い六角形であることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、キャパシタが埋め込まれるトレンチの間隔に余裕を持たせることが可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について図面を参照して説明する。なお、図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。
【００１０】
［第１実施形態］
第１実施形態に係る半導体装置の主な特徴は、横断面が四角形のトレンチに埋め込まれたキャパシタを含むメモリセルにより構成されるＤＲＡＭにおいて、トレンチの横断面を、ワード線の延びる方向に対して同じ向きに傾けたことである。この理解の前提として第１実施形態に係る半導体装置であるＤＲＡＭについて簡単に説明する。図１は、第１実施形態に係るＤＲＡＭのメモリセルアレイの平面模式図である。
【００１１】
メモリセルアレイは、行方向に配置された複数のワード線ＷＬと、列方向に配置された複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの交点に配置された複数のメモリセルＭＣと、を備える。特定のワード線ＷＬ及びビット線ＢＬを選択することにより、１つのメモリセルＭＣが選択されて、１ビットの情報の読み出しや書き込みが実行される。
【００１２】
図２は、図１に示す１つのメモリセルＭＣの等価回路図である。メモリセルＭＣは、１つのＭＯＳ(Metal Oxide Semiconductor)トランジスタＴｒと１つのキャパシタＣｓとで構成される。ワード線ＷＬを選択してＭＯＳトランジスタＴｒのゲートをオンし、かつ選択したビット線ＢＬの電位を「Ｈ」又は「Ｌ」にする。選択されたメモリセルＭＣのキャパシタＣｓでは、「Ｈ」の場合、電荷が蓄積され、「Ｌ」の場合、電荷が引き抜かれる。これらにより、１ビットの情報が書き込まれる。
【００１３】
次に、第１実施形態に係るメモリセルＭＣの構造について説明する。図３は、第１実施形態に係るメモリセルアレイの一部の縦断面図である。半導体基板１の表面３上に形成されたゲート電極５を含む一つのＭＯＳトランジスタＴｒと、半導体基板１中に形成された１つのキャパシタＣｓとにより、１つのメモリセルＭＣが構成される。メモリセルＭＣの構造の詳細は次の通りである。
【００１４】
ｐ型の半導体基板（例えばシリコン基板）１は、面方位｛１００｝の表面３を有する。半導体基板１中には、表面３から半導体基板１中に延びた複数の深いトレンチ（ディープトレンチと称されることもある）７が形成されている。トレンチ７の深さは、例えば６μｍ〜８μｍである。トレンチ７は、表面３から略２μｍを境にそれよりも上が上部９で下が下部１１である。上部９の側面は、表面３から半導体基板１の内部に向かうに従いトレンチ７の幅が小さくなるテーパ状を有する。したがって、トレンチの上部９では、トレンチ７の幅が徐々に小さくなっている。これに対して、トレンチの下部１１では、トレンチ７の幅が略一定である。
【００１５】
トレンチの下部１１の周囲の半導体基板１中には、ｎ型の不純物領域１３が形成されている。下部１１の側面上にはキャパシタ絶縁膜１５が形成されている。ポリシリコンからなる埋込導電部材１７がキャパシタ絶縁膜１５上に下部１１を埋めて形成されている。キャパシタＣｓは、一方電極となる不純物領域１３、キャパシタ絶縁膜１５及び他方電極となる埋込導電部材１７により構成される。
【００１６】
トレンチの上部９の側面上には、カラー(collar)絶縁膜１９が形成されている。カラー絶縁膜１９は、寄生トランジスタの形成を防止するためのものであり、したがって、カラー絶縁膜１９はキャパシタ絶縁膜１５より厚い。埋込配線２１は、カラー絶縁膜１９上にトレンチの上部９を埋めて形成されている。埋込配線２１は、トレンチ７内で埋込導電部材１７と接続されている。トレンチの上部９には、カラー絶縁膜１９及び埋込配線２１を覆い、かつ埋込配線２１とコンタクトしている導電膜２３が形成されている。隣り合うトレンチ７間には、表面３に埋め込まれた素子分離絶縁膜２５が配置されている。
【００１７】
表面３上にはＭＯＳトランジスタＴｒのゲート絶縁膜２７が形成されている。この上には、間隔を設けてワード線ＷＬが配置されている。活性領域上に位置するワード線ＷＬがゲート電極５となる。したがって、ゲート電極５はワード線ＷＬと接続されていることになる。活性領域とは、表面３のうち素子分離絶縁膜２５が形成されていない領域である。活性領域にＭＯＳトランジスタＴｒを構成するｎ型のソース領域２９及びドレイン領域３１が形成されている。ソース領域２９は、導電膜２３とコンタクトしている。
【００１８】
ソース領域２９は、キャパシタＣｓと接続された第１ソース／ドレイン領域である。ドレイン領域３１は、ビット線ＢＬと接続された第２ソース／ドレイン領域である。ソース／ドレイン領域とは、ソース領域及びドレイン領域の少なくとも一方の機能を有する不純物領域である。
【００１９】
ワード線ＷＬを覆うように層間絶縁膜３３が形成されている。層間絶縁膜３３上にはビット線ＢＬが形成されている。ビット線ＢＬとドレイン領域３１は、層間絶縁膜３３に埋め込まれたビット線コンタクト３５により接続されている。
【００２０】
次に、トレンチ７の横断面について説明する。図４は、図３のＡ１−Ａ２線に沿った横断面図である。図５は、図３のＢ１−Ｂ２線に沿った横断面図である。トレンチ７の横断面とは、トレンチ７を半導体基板１の底面に平行な面で切ったときの切り口である。トレンチの上部９の横断面が楕円形であるのに対して、下部１１の横断面が長方形（四角形の一例）である。
【００２１】
トレンチの上部９の横断面の長軸は、ワード線ＷＬの延びる方向である。トレンチの下部１１の横断面は、ワード線ＷＬの延びる方向に対して同じ向きに傾いており、長方形の短辺が（１００）方向であり、長辺が（０１０）方向である。なお、（ｋｌｍ）は特定の面方位を表し、｛ｋｌｍ｝は等価な面を包括的に表している。｛１００｝は（１００）、（０１０）のいずれをも含む。
【００２２】
図３に示すメモリセルＭＣの製造方法について、図３〜図２８を用いて説明する。図６〜図２４は、図３に示すメモリセルＭＣの製造方法を工程順に示す縦断面図である。図２５及び図２６は、メモリセルＭＣが形成される半導体基板（ウエハ）の平面図である。図２７は、図７に示すレジストの平面図である。図２８は、図９に示すマスクの平面図である。
【００２３】
図６に示すように、面方位｛１００｝の表面３を有するシリコンからなる半導体基板１を用意する。熱酸化により、厚さ２ｎｍのシリコン酸化膜４１を表面３上に形成する。次に、ＣＶＤ(Chemical Vapor Deposition)により、シリコン酸化膜４１上に厚さ２２０ｎｍのシリコン窒化膜４３を形成する。シリコン窒化膜４３を表面３上に直接形成した場合、シリコン窒化膜４３はシリコンからなる半導体基板１と密着性が良くないので、これらの間にシリコン酸化膜４１を介在させている。
【００２４】
次に、厚さ１６００ｎｍのシリコン酸化膜４５を、ＣＶＤによりシリコン窒化膜４３上に形成する。回転塗布法を用いて、シリコン酸化膜４５上に厚さ６００ｎｍのレジスト４７を形成する。レジスト４７が形成された半導体基板１を露光装置に載置する。
【００２５】
露光処理について説明する。メモリセルＭＣのような半導体装置が形成される半導体基板をウエハという。図２５に示すように、ウエハ（半導体基板１）の切欠き３７を露光装置のｙ軸方向に合わせて、ウエハを露光装置に載置する。露光装置のｘ軸と（１００）方向とが一致し、ｙ軸が（０１０）方向と一致している。そして、図２６に示すように、ウエハをｘｙ平面上で４５°回転させる。この位置で、レジスト４７を露光・現像する。これにより、図７に示すように、トレンチ７の形成領域４９と対応する位置にレジスト４７が開口５１を有するように、レジスト４７がパターニングされる。
【００２６】
図２７は、パターニング後のレジスト４７の平面図である。二点鎖線で示すワード線ＷＬやビット線コンタクト３５は、この段階では形成されていない。開口５１の設計パターンでは開口５１の形状が真円であるが、光近接効果等の理由で、実際の形状は楕円形となる。
【００２７】
図８に示すように、パターニングされたレジスト４７をマスクにして、ウェットエッチングのような等方性エッチングにより、シリコン酸化膜４５の上部を選択的に除去し、その後、ＲＩＥ(Reactive Ion Etching)のような異方性エッチングを用いて、シリコン酸化膜４５の残り、シリコン窒化膜４３及びシリコン酸化膜４１をエッチングして、表面３を露出させる。これらの膜には、横断面が楕円形の開口５３が形成される。レジスト４７を除去する。
【００２８】
図９及び図２８に示すように、シリコン酸化膜４５をマスクとして、ＲＩＥにより半導体基板１を深さ２μｍ程度までエッチングして、トレンチの上部９を形成する。トレンチの上部９の側面は、表面３から半導体基板１の内部に向かうに従いトレンチの幅が小さくなるテーパ状を有する。このエッチングの具体的条件は次の通りである。エッチングガスは、ＨＢｒが２３０ｓｃｃｍ、Ｏ２が２１ｓｃｃｍ、ＮＦ３が３５ｓｃｃｍの混合ガスであり、エッチング室の圧力は１５０ｍＴｏｒｒであり、励起電力は９００Ｗである。
図１０に示すように、トレンチの上部９の形成後、エッチングの条件を変えて、半導体基板１をエッチングしてトレンチの下部１１を形成する。下部１１はその側面が表面３に対して略垂直であり、トレンチの幅が略一定である。下部１１を形成するエッチングの具体的条件は次の通りである。エッチングガスは、ＨＢｒが２３０ｓｃｃｍ、Ｏ２が８ｓｃｃｍ、ＮＦ３が１７ｓｃｃｍの混合ガスであり、エッチング室の圧力は２００ｍＴｏｒｒであり、励起電力は１６００Ｗである。
【００２９】
エッチングの開始当初、トレンチ７の横断面は、図２８に示す開口５３の形状や向きを反映する。よって、図５に示すように、トレンチ７の横断面は楕円形で、長軸がワード線ＷＬの延びる方向である。しかしながら、面方位｛１００｝の表面３をエッチングしているので、トレンチ７のエッチングは、（１１０）方向及び（１−１０）方向に進み易い。このため、トレンチ７の下に向かうに従って、トレンチ７の横断面の向きが徐々に変化すると共に横断面の形状が楕円形から徐々に変化する。深さ略２μｍの箇所で、横断面の形状は、（１００）方向の短辺と（０１０）方向の長辺から構成される長方形（四角形の一例）に変化する。したがって、トレンチの下部１１では、図４に示すような横断面の形状や向きとなる。
【００３０】
図１１に示すように、フッ酸系のウェットエッチングによりシリコン酸化膜４５を除去した後、ＣＶＤ法を用いて、半導体基板１の全面に不純物を含んだ膜、例えばＡｓＳＧ膜５５を形成する。これにより、トレンチ７の側面上にＡｓＳＧ膜５５が形成される。ＡｓＳＧ膜５５の膜厚は３０ｎｍ程度である。この不純物を含んだ膜としては、Ａｓ（砒素）やＰ（リン）を含んだ膜であればよい。
【００３１】
次に、回転塗布法を用いて、半導体基板１の全面に厚さ数千ｎｍ程度のレジスト５７を形成する。レジスト５７はトレンチ７に埋め込まれている。そして、ダウンフローエッチングにより、シリコン窒化膜４３上及びトレンチの上部９内に形成されたレジスト５７を除去して、ＡｓＳＧ膜５５を露出させる。トレンチの下部１１内にはレジスト５７が残されている。
【００３２】
図１２に示すように、フッ酸系のウェットエッチングやダウンフローエッチングにより、シリコン窒化膜４３上及びトレンチの上部９の側面上に形成されたＡｓＳＧ膜５５を除去する。次に、過酸化水素水と硫酸との混合液によるウェットエッチングを用いて、トレンチの下部１１に残されているレジスト５７を除去する。
【００３３】
図１３に示すように、ＣＶＤによってトレンチ７の側面を覆うように、半導体基板１の全面に厚さ２０ｎｍのＴＥＯＳ(Tetraethylorthosilicate)膜５９を形成する。そして、１０００℃程度の熱拡散で、ＡｓＳＧ膜５５に含まれるＡｓをトレンチの下部１１の周囲の半導体基板１中に拡散させる。これにより、キャパシタの一方電極となるｎ型の不純物領域１３が形成される。ＴＥＯＳ膜５９の存在により、Ａｓがトレンチの上部９の周囲の半導体基板１中に拡散するのを防止できる。次に、フッ酸系のウェットエッチングを用いてＴＥＯＳ膜５９及びＡｓＳＧ膜５５を除去する。この状態が図１４である。
【００３４】
図１５に示すように、絶縁膜６１がトレンチ７の側面上に形成されるように、ＣＶＤにより厚さ数十ｎｍの絶縁膜６１を半導体基板１の全面に形成する。絶縁膜６１はキャパシタ絶縁膜となる。絶縁膜６１としては、窒化膜と酸化膜との積層膜であるＮＯ膜や誘電体膜を用いることも可能である。次に、ＣＶＤを用いて、トレンチ７が埋まるように半導体基板１の全面に厚さ数百ｎｍの導電膜６３を形成する。導電膜６３としては、例えばＡｓがドープされたポリシリコン膜である。
【００３５】
図１６に示すように、ＣＭＰ(Chemical Mechanical Polishing)等の所定の平坦化プロセスや所定のエッチング工程により、トレンチの下部１１に導電膜６３が残るように導電膜６３を除去する。トレンチの下部１１に残された導電膜６３は、キャパシタの他方電極である埋込導電部材１７となる。埋込導電部材１７とトレンチの下部１１との間に位置する絶縁膜６１がキャパシタ絶縁膜１５となる。なお、この工程で、シリコン窒化膜４３上に形成された絶縁膜６１は除去される。次に、燐酸系のウェットエッチングを用いて、トレンチの上部９の側面上に形成された絶縁膜６１を除去する。この状態が図１７である。
【００３６】
図１８に示すように、ＴＥＯＳ膜６５を半導体基板１の全面にＣＶＤを用いて形成する。ＲＩＥによりＴＥＯＳ膜６５を全面エッチングして、トレンチの上部９の側面上にのみＴＥＯＳ膜６５を残す。これが図３のカラー絶縁膜１９となる。カラー絶縁膜１９は、寄生トランジスタの発生を防止するためのものであり、十分な膜厚が必要である。したがって、カラー絶縁膜１９の膜厚（例えば２５ｎｍ〜３５ｎｍ）は、キャパシタ絶縁膜１５の膜厚（例えば４ｎｍ〜６ｎｍ）よりも大きい。
【００３７】
図１９に示すように、ＣＶＤを用いて、トレンチの上部９が埋まるように、半導体基板１の全面に厚さ数百ｎｍの導電膜６７を形成する。導電膜６７は、例えばＡｓがドープされたポリシリコン膜である。
【００３８】
図２０に示すように、ＣＭＰ等により、導電膜６７をトレンチの上部９内の所定の深さまで除去する。トレンチの上部９内に残された導電膜６７が埋込配線２１となる。このエッチングにより、カラー絶縁膜１９の一部が露出する。この露出したカラー絶縁膜１９を、燐酸系のウェットエッチングを用いて除去する。
【００３９】
図２１に示すように、ＣＶＤを用いて、半導体基板１の全面に厚さ数百ｎｍの導電膜２３を形成する。ＣＭＰ等により、トレンチの上部９の側面の一部が露出するまで導電膜２３を除去する。
【００４０】
図２２に示すように、隣り合うトレンチ７間の一方から他方に渡って浅いトレンチ６９を形成する。そして、図２３に示すように、ＣＶＤによりトレンチ６９が埋まるように、半導体基板１の全面に厚さ数百ｎｍの絶縁膜（例えばＴＥＯＳ膜）を形成する。ＣＭＰ等を用いて、表面３上に形成されている上記絶縁膜を除去する。これにより、トレンチ６９内に素子分離絶縁膜２５が形成される。
【００４１】
図２４に示すように、熱酸化により表面３の全面に厚さ８ｎｍのゲート絶縁膜２７を形成する。この上にワード線ＷＬをパターニングする。ワード線ＷＬは、ポリシリコン膜又はポリシリコン膜とタングステンシリサイド膜との積層膜からなる。ワード線ＷＬをマスクにして、半導体基板１にｎ型のイオンを注入して、ソース領域２９、ドレイン領域３１を形成する。これにより、ＭＯＳトランジスタＴｒが完成する。図３に示すように、層間絶縁膜３３、ビット線コンタクト３５及びビット線ＢＬを形成することにより、第１実施形態に係るメモリセルＭＣが完成する。
【００４２】
第１実施形態の主な効果を比較形態と比較して説明する。図２９は、比較形態に係るトレンチの下部１１の横断面図であり、図４と対応する。比較形態では、図２５に示すように、ウエハ（半導体基板１）をｘｙ平面上で４５°回転させずに、レジストを露光・現像している。したがって、トレンチの下部１１の横断面は、長辺が（０１０）方向、短辺が（１００）方向の長方形となる。
【００４３】
第１実施形態や比較形態のメモリセルＭＣは、図３に示すように、トランジスタＴｒと、このトランジスタＴｒを制御するワード線ＷＬの隣のワード線ＷＬの下方に形成されたトレンチ７に埋め込まれたキャパシタＣｓと、を有する。そして、図４及び図２９に示すように、二本のワード線ＷＬとビット線コンタクト３５とが、ワード線ＷＬの並ぶ方向に交互に配置されている。隣り合わせに配置されたメモリセルＭＣ１，２において、メモリセルＭＣ１のキャパシタが埋め込まれるトレンチ７は、メモリセルＭＣ２のワード線ＷＬの下方に形成されている。メモリセルＭＣ２のキャパシタが埋め込まれるトレンチ７は、メモリセルＭＣ１のワード線ＷＬの下方に形成されている。
【００４４】
よって、図２９に示す比較形態に係るトレンチの下部１１のように、トレンチ７の横断面がワード線ＷＬの延びる方向に対して傾いていないと、二本のワード線ＷＬの下方では、トレンチ７間のスペースＳが比較的小さくなる。この結果、トレンチ７間のスペースＳに余裕がなくなり、トレンチ７間の分離が不完全になる恐れがある。
【００４５】
これに対して、図４に示す第１実施形態では、トレンチ７の横断面がワード線ＷＬの延びる方向に対して同じ向きに傾いているため、トレンチ７間のスペースＳが比較的大きくなる。この結果、トレンチ７の間隔に余裕を持たせることができ、トレンチ７間を完全に分離できる。
【００４６】
第１実施形態では、図２６に示すように、ウエハ（半導体基板１）を４５°回転させた位置でレジストを露光している。しかしながら、３５°〜５５°程度回転させた位置でレジストを露光すれば同様の効果を得ることが可能である。
【００４７】
また、ウエハを１３５°、２２５°、３１５°回転させたとしても、それぞれウエハを４５°回転させたときと同様の横断面の形状、向きとなることは勿論であり、この場合も３５°〜５５°程度傾いた向きの横断面が得られる範囲内でウエハを回転させ、レジストを露光すればよい。
【００４８】
［第２実施形態］
第２実施形態に係る半導体装置の主な特徴は、面方位｛１１１｝の表面を有する半導体基板に、六角形の横断面を有するトレンチを形成し、このトレンチにＤＲＡＭのキャパシタを形成したことである。第２実施形態は、第１実施形態と相違する点を中心に説明する。図３０は、第２実施形態に係るトレンチの下部１１の横断面図であり、図４と対応する。図３１は、第２実施形態に係るトレンチの上部９の横断面図であり、図５と対応する。
【００４９】
｛１１１｝は等価な面を包括的に表しており、（１１−２）、（１−１０）のいずれをも含む。ワード線ＷＬは、（１１−２）方向に延びており、（１−１０）方向に並んでいる。トレンチの下部１１の横断面は、ワード線ＷＬが延びる方向に長い六角形である。トレンチの上部９の横断面は、ワード線ＷＬが延びる方向が長軸となる楕円形である。第２実施形態に係るトレンチの下部１１の横断面が六角形なのは、面方位｛１１１｝の表面を有する半導体基板にトレンチ７を形成しているからである。
【００５０】
第２実施形態に係るトレンチ７の形成方法を説明する。第１実施形態と同様に図６に示すように、半導体基板１の表面３の上に、順に、シリコン酸化膜４１、シリコン窒化膜４３、シリコン酸化膜４５、レジスト４７を形成する。但し、第２実施形態では、半導体基板１の表面３の面方位は｛１１１｝である。
【００５１】
図３２に示すように、ウエハ（半導体基板１）の切欠き３７を露光装置のｙ軸方向に合わせて、ウエハを露光装置に載置する。露光装置のｘ軸と（１−１０）方向とが一致し、ｙ軸が（１１−２）方向と一致している。第２実施形態ではウエハを４５°回転させずに、図３２に示す位置で、レジスト４７を露光する。図３３は、現像後のレジスト４７の平面図であり、図２７と対応する。図３４は、図３３のレジスト４７をマスクにしてパターニングされたシリコン酸化膜４５の平面図であり、図２８と対応する。
【００５２】
そして、第１実施形態と同様に、図３４に示すシリコン酸化膜４５をマスクにしてトレンチ７を形成する。エッチングの開始当初、トレンチ７の横断面は、マスクの開口の形状を反映して、長軸がワード線ＷＬの延びる方向の楕円形である。エッチングを進めるとトレンチ７の横断面の形状が楕円形から徐々に変化し、深さ略２μｍの箇所で、ワード線ＷＬの延びる方向に長い六角形に変化する。したがって、図３０に示すように、トレンチの下部１１の横断面は、ワード線ＷＬの延びる方向に長い六角形となる。以上が第２実施形態に係るトレンチ７の形成方法である。この後、第１実施形態と同様の方法により、キャパシタＣｓやＭＯＳトランジスタＴｒが形成される。
【００５３】
図３０に示すように、第２実施形態に係るトレンチの下部１１の横断面は、ワード線ＷＬが延びる方向に長い六角形である。したがって、第１実施形態と同様に、トレンチ７間のスペースＳを比較的大きくできる。よって、トレンチ７の間隔に余裕を持たせることができ、トレンチ７間を完全に分離できる。
【００５４】
［第３実施形態］
第３実施形態に係る半導体装置の主な特徴は、ＳＯＩ(Silicon On Insulator)基板に設けられた六角形の横断面を有するトレンチにＤＲＡＭのキャパシタを形成した点である。第３実施形態は、これまでの実施形態と相違する点を中心に説明する。図３５は、第３実施形態に係るメモリセルアレイの一部の縦断面図であり、図３と対応する。ＳＯＩ基板７１は、面方位｛１１１｝の表面３を有するシリコンからなる半導体基板１と、表面３上に形成されたシリコン酸化膜からなる絶縁層７３と、絶縁層７３上に形成されたシリコンからなる単結晶半導体層７５と、を備える。単結晶半導体層７５は、面方位｛１００｝の表面７７を有する。ＳＯＩ基板７１は、面方位｛１００｝の表面を有するシリコン基板と面方位｛１１１｝の表面を有するシリコン基板とを貼り合わせることにより作製される。トレンチの上部９は、単結晶半導体層７５及び絶縁層７３を貫通して半導体基板１中に延びており、下部１１はさらにその下の半導体基板１中に延びている。ＳＯＩ基板７１のＡ１−Ａ２線に沿った横断面図が図３０であり、Ｂ１−Ｂ２線に沿った横断面図が図３１である。
【００５５】
ＭＯＳトランジスタＴｒは、単結晶半導体層７５上にゲート絶縁膜２７を介して形成されたゲート電極５を有する。単結晶半導体層７５中には、ＭＯＳトランジスタＴｒのソース領域２９とドレイン領域３１とが互いに間隔を設けて形成されている。
【００５６】
第３実施形態によれば、面方位｛１１１｝の表面３を有する半導体基板１にトレンチ７を形成しているので、第２実施形態と同様にトレンチ７間を完全に分離できる。また、ＭＯＳトランジスタＴｒを面方位｛１００｝の表面７７を有する単結晶半導体層７５に形成しているので、ＭＯＳトランジスタＴｒの性能を維持することができる。  
【００５７】
第３実施形態に係るトレンチ７の形成方法について、図３６及び図３７を参照して簡単に説明する。図３６及び図３７は、トレンチ７の形成工程を順に示す縦断面図であり、図３６は図９と対応し、図３７は図１０と対応する。図３６に示すように、図９で説明したトレンチの上部９の形成方法を用いて、単結晶半導体層７５及び絶縁層７３を貫通して半導体基板１中に延びるトレンチの上部９を形成する。そして、図１０で説明したトレンチの下部１１の形成方法を用いて、図３７に示すように、半導体基板１中にトレンチの下部１１を形成する。この後、第１実施形態と同様の方法により、キャパシタＣｓやＭＯＳトランジスタＴｒが形成される。
【図面の簡単な説明】
【００５８】
【図１】第１実施形態に係るＤＲＡＭに備えられるメモリセルアレイの平面模式図である。
【図２】図１に示す１つのメモリセルの等価回路図である。
【図３】第１実施形態に係るメモリセルアレイの一部の縦断面図である。
【図４】図３のＡ１−Ａ２線に沿った横断面図である。
【図５】図３のＢ１−Ｂ２線に沿った横断面図である。
【図６】第１実施形態に係るメモリセルの製造方法の第１工程図である。
【図７】同第２工程図である。
【図８】同第３工程図である。
【図９】同第４工程図である。
【図１０】同第５工程図である。
【図１１】同第６工程図である。
【図１２】同第７工程図である。
【図１３】同第８工程図である。
【図１４】同第９工程図である。
【図１５】同第１０工程図である。
【図１６】同第１１工程図である。
【図１７】同第１２工程図である。
【図１８】同第１３工程図である。
【図１９】同第１４工程図である。
【図２０】同第１５工程図である。
【図２１】同第１６工程図である。
【図２２】同第１７工程図である。
【図２３】同第１８工程図である。
【図２４】同第１９工程図である。
【図２５】第１実施形態に係るメモリセルが形成される半導体基板（ウエハ）の平面図である。
【図２６】ｘｙ平面上で４５°回転させた位置にある図２５のウエハの平面図である。
【図２７】図７に示すレジストの平面図である。
【図２８】図９に示すマスクの平面図である。
【図２９】比較形態に係るトレンチの下部の横断面図である。
【図３０】第２実施形態に係るトレンチの下部の横断面図である。
【図３１】第２実施形態に係るトレンチの上部の横断面図である。
【図３２】第２実施形態に係るメモリセルが形成される半導体基板（ウエハ）の平面図である。
【図３３】第２実施形態における現像後のレジストの平面図である。
【図３４】図３３のレジストをマスクにしてパターニングされたシリコン酸化膜の平面図である。
【図３５】第３実施形態に係るメモリセルアレイの一部の縦断面図である。
【図３６】第３実施形態に係るトレンチの形成方法の第１工程図である。
【図３７】同第２工程図である。
【符号の説明】
【００５９】
１・・・半導体基板、３・・・半導体基板の表面、５・・・ゲート電極、７・・・トレンチ、９・・・トレンチの上部、１１・・・トレンチの下部、２９・・・ソース領域、３１・・・ドレイン領域、ＷＬ・・・ワード線、ＢＬ・・・ビット線、Ｔｒ・・・ＭＯＳトランジスタ、Ｃｓ・・・キャパシタ、ＭＣ，ＭＣ１，ＭＣ２・・・メモリセル
【図１】
2006295048.tif 000003
【図２】
2006295048.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2006295048.tif 000034
【図３３】
2006295048.tif 000035
【図３４】
2006295048.tif 000036
【図３５】
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【図３６】
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【図３７】
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【手続補正書】
【提出日】平成17年6月15日(2005.6.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図２７は、パターニング後のレジスト４７の平面図である。二点鎖線で示すワード線ＷＬやビット線コンタクト３５は、この段階では形成されていない。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図８に示すように、パターニングされたレジスト４７をマスクにして、ＲＩＥ（Reactive Ion Etching)のような異方性エッチングを用いて、シリコン酸化膜４５、シリコン窒化膜４３及びシリコン酸化膜４１をエッチングして、表面３を露出させる。これらの膜には、横断面が楕円形の開口５３が形成される。レジスト４７を除去する。