(57)【要約】  【課題】子基板同士または親基板と子基板との間で出力信号同士が衝突することなく、素子の劣化や損傷を防止することができる電子回路装置を提供する。  【解決手段】親基板は、最下層の子基板の積層位置の識別情報を最下層の子基板に対して出力する識別情報出力部を備える。子基板は、親基板または一層下の子基板から入力される積層位置の識別情報から一層上の子基板のための積層位置の識別情報を生成し、一層上の子基板に対して出力する積層位置情報生成部と、プログラマブルデバイスとを備える。プログラマブルデバイスは、入力される積層位置の識別情報と自分自身の持つデザインの識別情報との整合性を判定する整合性判定部と、積層位置の識別情報に整合性があると判定された場合に、プログラマブルデバイスの出力信号を出力可能な状態とし、整合性がないと判定された場合には出力停止状態とする出力制御部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
親基板と、該親基板上に各々コネクタを介して積層されて接続された複数の子基板とを備え、
前記親基板は、最下層の子基板と接続するためのコネクタと、前記最下層の子基板の積層位置の識別情報を該最下層の子基板に対して出力する識別情報出力部とを備え、
前記子基板は、前記親基板または一層下の子基板と接続するためのコネクタと、一層上の子基板と接続するためのコネクタと、前記親基板または一層下の子基板から入力される積層位置の識別情報から一層上の子基板のための積層位置の識別情報を生成し、該一層上の子基板に対して出力する積層位置情報生成部と、コンフィギュレーションデータによって、そのデザインが設定されるプログラマブルデバイスとを備え、
前記プログラマブルデバイスは、前記親基板または一層下の子基板から入力される積層位置の識別情報と自分自身の持つデザインの識別情報との整合性を判定する整合性判定部と、前記整合性判定部によって前記積層位置の識別情報に整合性があると判定された場合に、該プログラマブルデバイスの出力信号を出力可能な状態とし、整合性がないと判定された場合には出力停止状態とする出力制御部とを備えることを特徴とする電子回路装置。
【請求項２】
前記積層位置情報生成部は、前記親基板または一層下の子基板から入力される所定ビット数の積層位置の識別情報の全部または一部を、１ビットずつ上位ビット側または下位ビット側にシフトする配線によって構成されることを特徴とする請求項１に記載の電子回路装置。
【請求項３】
親基板と、該親基板上に各々コネクタを介して積層されて接続された複数の子基板とを備え、
前記親基板は、最下層の子基板と接続するためのコネクタと、該親基板の積層位置の識別情報を前記最下層の子基板に対して出力する識別情報出力部とを備え、
前記子基板は、前記親基板または一層下の子基板と接続するためのコネクタと、一層上の子基板と接続するためのコネクタと、コンフィギュレーションデータによって、そのデザインが設定されるプログラマブルデバイスとを備え、
前記プログラマブルデバイスは、自分自身の持つデザインの識別情報を前記一層下の子基板および一層上の子基板に対して出力するデザイン情報出力部と、前記親基板または一層下の子基板および一層上の子基板から入力されるデザインの識別情報と自分自身の持つデザインの識別情報との整合性を判定する整合性判定部と、前記整合性判定部によって前記デザインの識別情報に整合性があると判定された場合に、該プログラマブルデバイスの出力信号を出力可能な状態とし、整合性がないと判定された場合には出力停止状態とする出力制御部とを備えることを特徴とする電子回路装置。
【請求項４】
前記親基板は、前記最下層の子基板と接続するための複数のコネクタを備え、
識別情報出力部は、さらに、前記複数の子基板が接続されたコネクタの識別情報を前記複数の子基板に対して出力し、
前記整合性判定部は、さらに、前記親基板から入力されるコネクタの識別情報と自分自身の持つコネクタの識別情報との整合性を判定し、前記出力制御部は、前記整合性判定部によって前記コネクタの識別情報および前記積層位置の識別情報の両方とも整合性があると判定された場合に、前記プログラマブルデバイスの出力信号を出力可能な状態とし、整合性がないと判定された場合には出力停止状態とすることを特徴とする請求項１〜３のいずれかに記載の電子回路装置。
【請求項５】
前記子基板は、さらに、前記整合性判定部によって整合性があると判定された場合に点灯または消灯し、整合性がないと判定された場合に消灯または点灯するエラー表示部を備えることを特徴とする請求項１〜４のいずれかに記載の電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、親基板上に複数の子基板を積層して接続することで拡張可能な電子回路装置に関するものである。
【背景技術】
【０００２】
従来、大規模な電子回路の設計を行う場合に、電子回路を複数の機能ブロックに分割して各々子基板上に実現し、各々の機能ブロックに対応する複数の子基板を親基板上に接続することによって前述の大規模な電子回路を実現する電子回路装置が知られている。そのような電子回路装置の一例として、ＬＳＩ（大規模集積回路）等の大規模な論理回路のエミュレータ装置がある。
【０００３】
エミュレータ装置では、必要数の子基板を親基板上に接続することによって、その回路規模が拡大、縮小される。また、各々の子基板上に、ＦＰＧＡ（Field Programmable Gate Array）やＰＬＤ（Programmable Logic Device）などのプログラマブルデバイスを搭載し、コンフィギュレーションデータをダウンロードして、そのデザイン（機能等）を適宜設定することで設計の汎用性や柔軟性が実現されている。
【０００４】
また、コンフィギュレーションデータは、個々のプログラマブルデバイス上に搭載された不揮発性メモリに保持される場合もあるが、外部の不揮発性記憶媒体に保持される場合が多い。そして、電源投入時に、コンフィギュレーションデータが、不揮発性メモリや不揮発性記憶媒体からプログラマブルデバイスにダウンロードされ、その機能が実現される。
【０００５】
外部の不揮発性記憶媒体からプログラマブルデバイスにコンフィギュレーションデータをダウンロードする方法としては、親基板からターゲットとなる子基板を選択して逐次順番にダウンロードする方法がある。この方法は、複数の子基板にダウンロードを並列に行う場合よりもダウンロードに必要なハードウェアリソースが少なくて済むという利点があるが、その一方で、ダウンロードにかかる処理時間は長くなる。
【０００６】
いずれにしても、従来技術は、あらかじめ子基板の接続が正しく、かつ各子基板のプログラマブルデバイスにダウンロードされるコンフィギュレーションデータも正しいという前提の上に成り立っている。しかし、子基板の接続を間違えて、間違ったコンフィギュレーションデータがダウンロードされると、子基板同士あるいは親基板と子基板との間で出力信号同士が衝突する危険性があり、そのような状況では素子の劣化や損傷が生じる場合がある。
【０００７】
本発明に関わる従来技術として、本出願人は、特許文献１において、各々の子基板が、親基板から受け取った認証コードと自分の認証コードとの整合性を判定し、自分に適合した認証コードであると判定した場合に限り親基板に向けて出力可能な状態とすることで素子の劣化や損傷を回避するエミュレータ装置を提案している。しかし、この技術では、親基板上に複数の子基板を積層して接続する場合には対応できない。
【０００８】
【特許文献１】特開２００４−２７２５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、前記従来技術に基づく問題点を解消し、子基板同士または親基板と子基板との間で出力信号同士が衝突することなく、素子の劣化や損傷を防止することができる電子回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、親基板と、該親基板上に各々コネクタを介して積層されて接続された複数の子基板とを備え、
前記親基板は、最下層の子基板と接続するためのコネクタと、前記最下層の子基板の積層位置の識別情報を該最下層の子基板に対して出力する識別情報出力部とを備え、
前記子基板は、前記親基板または一層下の子基板と接続するためのコネクタと、一層上の子基板と接続するためのコネクタと、前記親基板または一層下の子基板から入力される積層位置の識別情報から一層上の子基板のための積層位置の識別情報を生成し、該一層上の子基板に対して出力する積層位置情報生成部と、コンフィギュレーションデータによって、そのデザインが設定されるプログラマブルデバイスとを備え、
前記プログラマブルデバイスは、前記親基板または一層下の子基板から入力される積層位置の識別情報と自分自身の持つデザインの識別情報との整合性を判定する整合性判定部と、前記整合性判定部によって前記積層位置の識別情報に整合性があると判定された場合に、該プログラマブルデバイスの出力信号を出力可能な状態とし、整合性がないと判定された場合には出力停止状態とする出力制御部とを備えることを特徴とする電子回路装置を提供するものである
【００１１】
ここで、前記積層位置情報生成部は、前記親基板または一層下の子基板から入力される所定ビット数の積層位置の識別情報の全部または一部を、１ビットずつ上位ビット側または下位ビット側にシフトする配線によって構成されることが好ましい。
【００１２】
また、本発明は、親基板と、該親基板上に各々コネクタを介して積層されて接続された複数の子基板とを備え、
前記親基板は、最下層の子基板と接続するためのコネクタと、該親基板の積層位置の識別情報を前記最下層の子基板に対して出力する識別情報出力部とを備え、
前記子基板は、前記親基板または一層下の子基板と接続するためのコネクタと、一層上の子基板と接続するためのコネクタと、コンフィギュレーションデータによって、そのデザインが設定されるプログラマブルデバイスとを備え、
前記プログラマブルデバイスは、自分自身の持つデザインの識別情報を前記一層下の子基板および一層上の子基板に対して出力するデザイン情報出力部と、前記親基板または一層下の子基板および一層上の子基板から入力されるデザインの識別情報と自分自身の持つデザインの識別情報との整合性を判定する整合性判定部と、前記整合性判定部によって前記デザインの識別情報に整合性があると判定された場合に、該プログラマブルデバイスの出力信号を出力可能な状態とし、整合性がないと判定された場合には出力停止状態とする出力制御部とを備えることを特徴とする電子回路装置を提供する。
【００１３】
ここで、前記親基板は、前記最下層の子基板と接続するための複数のコネクタを備え、
識別情報出力部は、さらに、前記複数の子基板が接続されたコネクタの識別情報を前記複数の子基板に対して出力し、
前記整合性判定部は、さらに、前記親基板から入力されるコネクタの識別情報と自分自身の持つコネクタの識別情報との整合性を判定し、前記出力制御部は、前記整合性判定部によって前記コネクタの識別情報および前記積層位置の識別情報の両方とも整合性があると判定された場合に、前記プログラマブルデバイスの出力信号を出力可能な状態とし、整合性がないと判定された場合には出力停止状態とすることが好ましい。
【００１４】
また、前記子基板は、さらに、前記整合性判定部によって整合性があると判定された場合に点灯または消灯し、整合性がないと判定された場合に消灯または点灯するエラー表示部を備えることが好ましい。
【発明の効果】
【００１５】
本発明の電子回路装置では、積層される子基板のグループが１つだけの時は、積層位置の識別情報によって、各々の子基板が積層されている位置を特定できる。また、積層される子基板のグループが２つ以上の時は、コネクタの識別情報によって、親基板の平面内における位置を特定できる。すなわち、コネクタの識別情報と積層位置の識別情報により全ての子基板の絶対位置を特定することができ、全ての子基板が正しい位置に接続されているかどうかを判別することができる。このため、子基板が間違った位置に接続されて素子が劣化したり、破損したりすることを未然に防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の電子回路装置を詳細に説明する。
【００１７】
図１は、本発明の電子回路装置の構成を表す一実施形態の概略図であり、図２は、図１に示す電子回路装置のスタックコネクタの位置Ａ−Ａ’における断面を表す概略図である。これらの図に示すように、電子回路装置１０は、親基板１２と、親基板１２上に各々２つのスタックコネクタ１８（上側コネクタ１８ａおよび下側コネクタ１８ｂ）を介して積層されて接続された２枚の子基板１４、１６とによって構成されている。
【００１８】
図２に示すように、親基板１２の上面には、上側コネクタ（メス）１８ａが設けられている。また、子基板１４、１６（子基板１、２）の下面には、親基板１２の上側コネクタ１８ａと嵌合する形状の下側コネクタ（オス）１８ｂが設けられ、その上面には、下側コネクタ１８ｂと一致する位置に、親基板１２の上側コネクタ１８ａと同一形状の上側コネクタ（メス）１８ａが設けられている。
【００１９】
子基板１４の下側コネクタ１８ｂが親基板１２の上側コネクタ１８ａに嵌合されることによって、子基板１４が親基板１２上に接続されている。また、子基板１６の下側コネクタ１８ｂが子基板１４の上側コネクタ１８ａに嵌合されることによって、子基板１６が子基板１４上に接続されている。すなわち、２枚の子基板１４、１６が各々のスタックコネクタ１８を介して親基板１２上に積層されて接続されている。
【００２０】
なお、上側コネクタ（メス）１８ａと下側コネクタ（オス）１８ｂとを入れ替えて逆にしてもよい。
【００２１】
親基板１２は、図３に示すように、前述の子基板１４（最下層の子基板）と接続するための上側コネクタ１８ａと、通常動作部２０と、識別情報出力部２２とを備えている。
【００２２】
通常動作部２０は、親基板１２本来の機能を概念的に表したものである。通常動作部２０には、スタックコネクタ１８を介して子基板１４、１６から信号が入力される。また、通常動作部２０から出力される信号はスタックコネクタ１８を介して子基板１４、１６に入力される。
【００２３】
識別情報出力部２２は、子基板１４、１６が接続された親基板１２のコネクタの識別情報（親基板１２上に複数の上側コネクタ１８ａがある場合、その中のどの上側コネクタ１８ａに子基板１４、１６が接続されているか）を全ての子基板１４、１６に対して出力するとともに、最下層の子基板１４が親基板１２から数えて１枚目の子基板であるという積層位置の識別情報を最下層の子基板１４に対して出力する。なお、図面では、コネクタの識別情報や積層位置の識別情報をまとめてＩＤと表示してある。
【００２４】
一方、子基板１４、１６は、同一の構成のもので、図４に示すように、前述の一層上の子基板と接続するための上側コネクタ１８ａおよび親基板１２または一層下の子基板と接続するための下側コネクタ１８ｂと、ＲＯＭ（リードオンリメモリ）２４と、プログラマブルデバイス２６と、エラー表示部２８と、積層位置情報生成部（図４では省略、図５参照）とを備えている。
【００２５】
以下、子基板１４について代表的に説明し、子基板１６については、子基板１４と違う部分のみを説明する。
【００２６】
ＲＯＭ２４は、プログラマブルデバイス２６のデザイン（機能等）を設定するためのコンフィギュレーションデータを保持する。コンフィギュレーションデータは、電源投入時に、ＲＯＭ２４からプログラマブルデバイス２６にダウンロードされ、そのデザインが設定される。
【００２７】
なお、ＲＯＭ２４を子基板１４、１６上に搭載せず、外部の不揮発性記憶媒体にコンフィギュレーションデータを保持しておき、電源投入時に、外部の不揮発性記憶媒体からプログラマブルデバイスにコンフィギュレーションデータをダウンロードしてもよい。
【００２８】
プログラマブルデバイス２６は、ＦＰＧＡやＰＬＤなどのように、ＲＯＭ２４からダウンロードされたコンフィギュレーションデータによって、そのデザインが設定されるもので、通常動作部３０と、整合性判定部３２と、出力制御部３４とによって構成されている。
【００２９】
ここで、通常動作部３０は、子基板１４本来の機能を概念的に表したものである。通常動作部３０には、スタックコネクタ１８を介して親基板１２または他の子基板１６から（子基板１６の場合は、親基板１２または他の子基板１４から）信号が入力される。また、通常動作部３０から出力される信号は出力制御部３４に入力される。
【００３０】
整合性判定部３２は、親基板１２から入力されるコネクタの識別情報と自分自身の持つコネクタの識別情報との整合性、および、親基板１２から（子基板１６の場合は、一層下の子基板１４から）入力される積層位置の識別情報と自分自身の持つデザインの識別情報との整合性を判定する。本実施形態では、判定結果として、コネクタの識別情報および積層位置の識別情報の両方とも整合性がある（一致する）と判定されると論理“１”が出力され、整合性がない（一致しない）と判定されると論理“０”が出力される。
【００３１】
出力制御部３４は、整合性判定部３２によって整合性があると判定された場合に、通常動作部３０から入力される信号（すなわち、プログラマブルデバイス２６の出力信号）を出力可能な状態とし、整合性がないと判定された場合には出力を停止する（ハイインピーダンス状態とする）。出力制御部３４から出力された信号は、スタックコネクタ１８を介して親基板１２または他の子基板１６（子基板１６の場合は、親基板１２または他の子基板１４）に入力される。
【００３２】
また、エラー表示部２８は、例えばＬＥＤ（発光ダイオード）などによって、エラー（子基板１４、１６が正しい位置に接続されていない状態）の有無を視覚的に表示するもので、本実施形態の場合、整合性判定部３２によって、整合性がある、すなわちエラーがないと判定されると消灯し、整合性がない、すなわちエラーがあると判定されると点灯する。エラー表示部２８を設けることによって、視覚的にエラーの有無を判断できる。
【００３３】
なお、エラー表示部２８は、エラーがあると判定された場合に消灯し、エラーがないと判定された場合に点灯するようにしてもよい。
【００３４】
積層位置情報生成部は、親基板１２から（子基板１６の場合、一層下の子基板１４から）入力される積層位置の識別情報から一層上の子基板１６（子基板１６の場合、その一層上に積層される子基板）のための積層位置の識別情報を生成し、一層上の子基板１６（子基板１６の場合、その一層上に積層される子基板）に対して出力するもので、本実施形態の場合、図５に示すように、コネクタ１８ａ、１８ｂ間の配線３６によるビットシフトによって構成されている。
【００３５】
図５（ａ）および（ｂ）は、図１に示す子基板における上側コネクタと下側コネクタとの間の接続状態を表す概念図である。同図（ａ）に示すように、子基板１４の上側コネクタ１８ａと下側コネクタ１８ｂとの間は、親基板１２から（子基板１６の場合、一層下の子基板１４から）入力される４ビットの積層位置の識別情報を、１ビットずつ上位ビット側（図５中、左側）にシフトし、最上位ビットを最下位ビットに戻してローテーションするように配線３６で接続されている。
【００３６】
なお、図５には、積層位置の識別情報の関わるスタックコネクタ１８の部分のみを示している。
【００３７】
以下、同図（ｂ）に示すように、親基板１２では、４ビットの積層位置の識別情報のうち、最下位ビットが電源に接続され、残りの上位側の３ビットがグランドに接続されている。すなわち、親基板１２からは、子基板１４（親基板１２から１枚目に積層される子基板）のための積層位置の識別情報として“０００１”が出力され、子基板１４に入力される。
【００３８】
子基板１４では、親基板１２から入力される積層位置の識別情報“０００１”と自分自身が持っているデザインの識別信号との整合性が判定される。また、子基板１４では、親基板１２から入力される積層位置の識別情報“０００１”が１ビット上位ビット側にシフトされる。子基板１４からは、子基板１６（親基板１２から２枚目に積層される子基板）のための積層位置の識別情報として“００１０”が出力され、子基板１６に入力される。
【００３９】
また、子基板１６では、子基板１４から入力される積層位置の識別情報“００１０”と自分自身が持っているデザインの識別信号との整合性が判定される。また、子基板１６では、子基板１４から入力される積層位置の識別情報“００１０”が１ビット上位ビット側にシフトされる。子基板１６からは、子基板１６の一層上に積層される子基板（親基板１２から３枚目に積層される子基板）のための積層位置の識別情報として“０１００”が出力される。
【００４０】
なお、積層位置の識別情報は、積層される子基板の最大枚数に相当するビット数を確保しておけばよい。積層位置の識別情報の最上位ビットを最下位ビットに戻す必要はなく、少なくとも所定ビット数の積層位置の識別情報を１ビットずつ上位ビット側に向かってシフトする構成とすればよい。なお、“１”ではなく“０”をシフトしてもよいし、上位ビット側ではなく、１ビットずつ下位ビット側に向かってシフトしてもよい。
【００４１】
また、配線３６によるビットシフトに限らず、例えばＣＰＵ（中央処理装置）や加算器などを使用して、親基板１２または一層下の子基板から入力される積層位置の識別情報に順次“１”を加算して一層上の子基板に入力しても同様の機能を実現できる。しかし、ＣＰＵや加算器を使用することによって構成回路が増加したり処理時間が大きいのに対して、ビットシフトであれば配線３６だけでよく、全く構成回路が増加しないとともに処理時間がほとんどかからないというメリットがある。
【００４２】
次に、各々の子基板１４、１６が正しい位置に接続されているかどうかを判別する際の電子回路装置１０の動作を説明する。
【００４３】
電子回路装置１０では、親基板１２の識別情報出力部２２から、子基板１４、１６が接続された上側コネクタ１８ａの識別情報が出力され、スタックコネクタ１８を介して全ての子基板１４、１６の整合性判定部３２に入力される。また、親基板１２の識別情報出力部２２からは、子基板１４のための積層位置の識別情報“０００１”が出力され、スタックコネクタ１８を介して子基板１４に入力される。
【００４４】
子基板１４では、整合性判定部３２によって、親基板１２から入力されるコネクタの識別情報および積層位置の識別情報“０００１”と、自分自身の持っているデザインの識別情報との整合性が判別される。
【００４５】
その判定結果として、コネクタの識別情報および積層位置の識別情報の両方とも整合性があると判定されると、子基板１４の通常動作部３０から出力される信号が、出力制御部３４から出力可能な状態となる。また、エラー表示部２８は消灯する。一方、整合性がないと判定されると、通常動作部３０から出力される信号は、出力制御部３４によって出力が停止される。また、エラー表示部２８が点灯する。
【００４６】
また、子基板１４からは、子基板１６のための積層位置の識別情報“００１０”が出力され、子基板１６に入力される。
【００４７】
子基板１６では、親基板１２から入力されるコネクタの識別情報および子基板１４から入力される子基板１６の積層位置の識別情報“００１０”と、自分自身の持っているデザインの識別情報との整合性が判別される。判別後の動作は、子基板１４の場合と同様である。また、子基板１６からは、子基板１６の一層上に積層される子基板のための積層位置の識別情報“０１００”が出力される。
【００４８】
電子回路装置１０では、コネクタの識別情報によって、親基板１２の平面内における子基板１４、１６の位置を特定し、積層位置の識別情報によって、各々の子基板１４、１６が親基板１２から数えて何枚目に積層されているかを特定できる。すなわち、全ての子基板１４、１６の絶対位置を特定することができる。これにより、全ての子基板１４、１６が正しい位置に接続されているかどうかを判別することができるため、子基板１４、１６が間違った位置に接続されて素子が劣化したり、破損したりすることを未然に防止することができる。
【００４９】
なお、図１に示す例では、子基板１４、１６を安定して積層するためにスタックコネクタ１８が２箇所に設けられているが、図３および図４では、図面の煩雑さを避けるとともに、説明を容易化するために、１つのスタックコネクタ１８だけを示している。また、積層される子基板のグループは２グループ以上であってもよく、１つのグループに何枚の子基板を積層してもよい。また、積層される子基板のグループが１つだけの時は、コネクタの識別情報を判定する必要はない。
【００５０】
次に、本発明の電子回路装置の別の実施形態を挙げて説明する。
【００５１】
図６は、図１に示す子基板の構成を表す概略図である。同図に示す子基板１４、１６は、図４に示す子基板１４、１６と比べて、コネクタ１８ａ、１８ｂ間に配線３６によるビットシフトで構成された積層位置情報生成部の代わりに、プログラマブルデバイス２６内に構成されたデザイン情報出力部３８を備えている。なお、親基板１２の構成は、図３に示すものと同じである。以下同様に、子基板１４について代表的に説明し、子基板１６については、子基板１４と違う部分のみを説明する。
【００５２】
親基板１２の識別情報出力部２２は、子基板１４（最下層の子基板）の積層位置の識別情報を子基板１４に対して出力する代わりに、親基板１２自身の積層位置の識別情報を子基板１４に対して出力する。
【００５３】
図６に示す子基板１４のＲＯＭ２４、エラー表示部２８、通常動作部３０、出力制御部３４は、図４に示すものと同じものである。
【００５４】
一方、コネクタ１８ａ、１８ｂは、図５（ａ）および（ｂ）に示すようなビットシフトはされておらず、各々対応するビット同士が接続されている。
【００５５】
デザイン情報出力部３８は、自分自身のデザインの識別情報を、親基板１２および一層上の子基板１６（子基板１６の場合、一層下の子基板１４および一層上の子基板１６のさらに一層上に積層される子基板）に対して出力する。
【００５６】
整合性判定部３２は、親基板１２および一層上の子基板１６から（子基板１６の場合は、一層下の子基板１４および子基板１６の一層上に積層される子基板から）入力されるデザインの識別情報と自分自身の持つデザインの識別情報との整合性を判定する。本実施形態では、判定結果として、デザインの識別情報に整合性がある（順序通りである）と判定されると論理“１”が出力され、整合性がない（順序通りではない）と判定されると論理“０”が出力される。
【００５７】
例えば、親基板１２、子基板１４および子基板１６のデザインの識別情報が、それぞれ“０”、“１”および“２”であるとすると、子基板１４の整合性判定部３２は、自分自身のデザインの識別情報が“１”であることから、親基板１２から入力されるデザインの識別情報が“０”であり、かつ、子基板１６から入力されるデザインの識別情報が“２”である場合に整合性があると判定する。また、子基板１６は、子基板１４から入力されるデザインの識別情報が“１”である場合に整合性がある判定する。
【００５８】
すなわち、各々の子基板１４、１６は、親基板１２または一層下の子基板および一層上の子基板からデザインの識別情報と自分自身の持っているデザインの識別情報との整合性を判定し、自分自身が正しい位置に接続されていかどうかを判断する。その判定結果として、整合性があると判定された場合、出力制御部３４は、通常動作部３０から入力される信号を出力可能な状態とし、整合性がないと判定された場合、出力を停止する（ハイインピーダンス状態とする）。
【００５９】
この実施形態では、プログラマブルデバイス２６内にデザイン情報出力部３８が必要となるが、図４に示す子基板を含む電子回路装置１０と同様に、各々の子基板１４、１６が正しい位置に接続されているかどうかを判定することができ、素子の劣化や破損を未然に防止することができる。
【００６０】
なお、整合性判定部３２は、親基板１２から入力されるコネクタの識別情報と自分自身の持つコネクタの識別情報との整合性も判定するように構成してもよい。また、上記以外は、図４に示す子基板１４、１６を含む電子回路装置１０の場合と同様である。
【００６１】
本発明は、例えばＬＳＩ等の大規模な論理回路のエミュレータ装置に好適に適用可能であるが、これに限定されず、複数の子基板を親基板上に積層して接続することによって実現されるあらゆる電子回路装置に適用可能である。
【００６２】
本発明は、基本的に以上のようなものである。
以上、本発明の電子回路装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６３】
【図１】本発明の電子回路装置の構成を表す一実施形態の概略図である。
【図２】図１に示す電子回路装置のスタックコネクタの位置Ａ−Ａ’における断面を表す概略図である。
【図３】図１に示す親基板の構成を表す概略図である。
【図４】図１に示す子基板の構成を表す概略図である。
【図５】（ａ）および（ｂ）は、図１に示す子基板における上側コネクタと下側コネクタとの間の接続状態を表す概念図である。
【図６】図１に示す子基板の構成を表す概略図である。
【符号の説明】
【００６４】
１０  電子回路装置
１２  親基板
１４、１６  子基板
１８  スタックコネクタ
１８ａ  上側コネクタ
１８ｂ  下側コネクタ
２０、３０  通常動作部
２２  識別情報出力部
２４  ＲＯＭ
２６  プログラマブルデバイス
２８  エラー表示部
３２  整合性判定部
３４  出力制御部
３６  配線
３８  デザイン情報出力部
【図１】
2006303167.tif 000003
【図２】
2006303167.tif 000004
【図３】
2006303167.tif 000005
【図４】
2006303167.tif 000006
【図５】
2006303167.tif 000007
【図６】
2006303167.tif 000008