(57)【要約】【課題】設計自由度および小型化を可能とする高誘電体容量素子及びその製造方法を提供する。【解決手段】保護絶縁膜１０２上の所定の領域にＴｉ／Ｐｔからなる下部電極１０３が形成されている。下部電極１０３上に下部電極１０３の外周と同形状かつ同サイズであるＳｒＴｉＯ３からなる高誘電体薄膜１０４が形成されている。さらに、高誘電体薄膜１０４上に、その高誘電体薄膜１０４の外周と同形状かつ同サイズであるＰｔからなる上部電極１０５が形成されている。ここで、上部電極１０５および高誘電体薄膜１０４の所定の領域に、後に下部電極１０３と電気的にコンタクトをとるためのコンタクト窓１００ａが形成されている。【選択図】図１
2006303210.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板上に形成されたエピタキシャル層と、
前記エピタキシャル層上の所定領域に形成された第１の保護絶縁膜と、
前記第１の保護絶縁膜上の所定領域に形成された下部電極と、
前記下部電極上に形成され、前記下部電極と外周が略一致する高誘電体薄膜と、
前記高誘電体薄膜上に形成され、前記高誘電体薄膜と外周が略一致する上部電極と、
前記上部電極上に形成された第２の保護絶縁膜とを備え、
前記第２の保護絶縁膜、前記上部電極及び前記高誘電体薄膜の所定の領域に、前記下部電極と素子外部との電気的接続を取るための第１のコンタクト窓が開口し、
前記第２の保護絶縁膜の所定の領域に、前記上部電極と素子外部との電気的接続を取るための第２のコンタクト窓が開口していることを特徴とする高誘電体容量素子。
【請求項２】
半絶縁性基板上にチャネル領域となるエピタキシャル層を形成する工程と、
前記エピタキシャル層上に第１の保護絶縁膜を形成する工程と、
前記第１の保護絶縁膜上に下部電極を形成する工程と、
前記下部電極上に高誘電体薄膜を形成する工程と、
前記高誘電体薄膜上に上部電極を形成する工程と、
素子分離領域上に開口を有する第１のレジストマスクを形成し、前記上部電極、前記高誘電体薄膜、前記下部電極をエッチングし、前記第１の保護絶縁膜を残す工程と、
素子領域上に開口を有する第２のレジストマスクを形成し、前記上部電極、前記高誘電体薄膜をエッチングし、前記下部電極を残す工程と、
前記素子分離領域上に開口を有する第３のレジストマスクを形成し、前記第１の保護絶縁膜をエッチングする工程と、
第４のレジストマスクを形成し、前記素子分離領域を前記エピタキシャル層内までエッチングし素子分離を形成する工程と、
前記上部電極上に第２の保護絶縁膜を形成する工程と、
前記素子領域上の前記第２のレジストマスクの開口とは異なる領域に開口を有する第５のレジストマスクを形成し、前記第２の保護絶縁膜をエッチングする工程と
を有することを特徴とする高誘電体容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高誘電体容量素子およびその製造方法に関するものである。
【背景技術】
【０００２】
ＧａＡｓよりなる半絶縁性基板を有する電界効果型トランジスタは、その優れた性能により、通信機器、とりわけ携帯電話端末等のパワーアンプやスイッチ等に利用されている。
【０００３】
このＧａＡｓＦＥＴ等の能動素子と、ＳｒＴｉＯ３等のペロブスカイト型酸化膜高誘電体薄膜を用いた容量素子、ＳｉＮ等の絶縁膜を用いた容量素子、化合物半導体層を用いた半導体抵抗素子、ＷＳｉＮなどを用いた金属抵抗素子等の受動素子とを集積化したモノリシックマイクロ波集積回路（以下、ＧａＡｓ  ＭＭＩＣと称する）は特に広く実用化されている。
【０００４】
近年、携帯電話端末などにおける急速な小型化、高機能化への発展に伴い、ＧａＡｓ  ＭＭＩＣにおいても小型化、高集積化が求められている。そのためＧａＡｓ  ＭＭＩＣを構成する能動素子はもちろん受動素子においても小型化、または設計自由度を高められる製造方法が求められている。特に、集積回路を構成する受動素子においてはＳｒＴｉＯ３等を用いた容量素子の占める割合が大きい。そのため容量素子の小型化および設計自由度を高められる製造方法が特に求められている。
【０００５】
また、高集積化に伴い各素子間の距離が近接してくる。そのため素子を形成する際、他素子への影響を与える可能性がある。そこで他素子への影響を与えないように素子を形成する技術が求められている。
【０００６】
図３（ａ）は従来のＳｒＴｉＯ３等のペロブスカイト型酸化膜高誘電体薄膜を用いた容量素子（例えば、特許文献１参照）の上面図であり、図３（ｂ）はその断面構造図である。
【０００７】
ＧａＡｓで構成され、エピタキシャル成長法によって形成されたチャネル領域（図示せず）を有する半導体基板３０１上の所定の領域にＳｉＯ２からなる保護絶縁膜３０２が形成されている。保護絶縁膜３０２上の所定の領域にＴｉ／Ｐｔからなる下部電極３０３が形成されている。下部電極３０３上で、後に電気的にコンタクトを取るための領域を残し、それ以外の下部電極３０３上の所定の領域にＳｒＴｉＯ３からなる高誘電体薄膜３０４が形成されている。さらに、高誘電体薄膜３０４上に、その高誘電体薄膜３０４と同形状、同サイズのＰｔからなる上部電極３０５が形成されている。また、容量素子を被覆するようにＳｉＯ２からなる保護絶縁膜３０６が形成されている。さらに、下部電極３０３や上部電極３０５と後に電気的にコンタクトが取れるようにコンタクト窓３００ａ、３００ｂが開口されている。
【０００８】
次に、上記のように構成された高誘電体容量素子の製造方法について、素子分離領域を含む形態で、図面を参照しながら説明する。
【０００９】
図４（ａ）に示すように、ＧａＡｓで構成され、エピタキシャル成長法によって形成されたチャネル層領域（図示せず）を有する半導体基板３０１上の所定の領域にフォトレジストマスク３０７によりパターンを形成し、所望の位置を保護し、例えばリン酸及び過酸化水素水及び水の混合液によりウェットエッチングを行い、素子分離領域であるメサ３０１ａを形成する。
【００１０】
フォトレジストマスク３０７をレジスト除去後、図４（ｂ）に示すように、プラズマＣＶＤ法によりＳｉＯ２からなる保護絶縁膜３０２を堆積させ、次にスパッタ法によりＴｉ／Ｐｔからなる下部電極３０３、ＳｒＴｉＯ３からなる高誘電体薄膜３０４、Ｐｔからなる上部電極３０５を順次形成する。
【００１１】
次に、図４（ｃ）に示すように、フォトレジストマスク３０８によりパターンを形成し、所望の位置を保護し、イオンミリングにより上部電極３０５、高誘電体薄膜３０４をエッチングする。
【００１２】
次にフォトレジストマスク３０８をレジスト除去後、図４（ｄ）に示すようにフォトレジストマスク３０９によりパターンを形成し、所望の位置を保護し、イオンミリング法により下部電極３０３をエッチングする。
【００１３】
次にフォトレジストマスク３０９をレジスト除去後、図４（ｅ）に示すようにフォトレジストマスク３１０によりパターンを形成し、所望の位置を保護し、例えばＨＦによりウェットエッチングを行い、保護絶縁膜３０２をエッチングする。
【００１４】
次にフォトレジストマスク３１０をレジスト除去後、図４（ｆ）に示すようにプラズマＣＶＤ法によりＳｉＯ２からなる保護絶縁膜３０６を形成する。
【００１５】
次に図４（ｇ）に示すように、フォトレジストマスク３１１によりパターンを形成し、所望の位置を保護し、例えばＨＦによりウェットエッチングを行い、保護絶縁膜３０６をエッチングし、下部電極３０３上、上部電極３０５上にそれぞれコンタクト窓を開口する。
【００１６】
次にフォトレジストマスク３１１をレジスト除去し、図４（ｈ）に示すような高誘電体容量素子が形成できる。
【特許文献１】特開２０００−２３２０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、従来の高誘電体容量素子は以下に説明するような問題を有している。
【００１８】
図３に示すように、この高誘電体容量素子では、下部電極３０３と電気的にコンタクトを取る為に、引出し電極が、高誘電体薄膜３０４および上部電極３０５よりも外側の領域に形成されている。そのため、コンタクト窓３００ａを小さくしても、引出し電極部分が残るため、設計自由度および高誘電体容量素子の小型化に制約を与えるという問題がある。
【００１９】
また、メサ３０１ａを先に形成するために、下部電極３０３をドライエッチングする際に、メサの上部端面にダメージを与えてしまうという問題がある。
【００２０】
本発明は上記課題を解決するためになされたもので、設計自由度が高く且つ小型化が可能な容量素子及び他の素子にダメージを与えない製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の高誘電体容量素子は、半絶縁性基板上に形成されたエピタキシャル層と、エピタキシャル層上の所定領域に形成された第１の保護絶縁膜と、第１の保護絶縁膜上の所定領域に形成された下部電極と、下部電極上に形成され、下部電極と外周が略一致する高誘電体薄膜と、高誘電体薄膜上に形成され、高誘電体薄膜と外周が略一致する上部電極と、上部電極上に形成された第２の保護絶縁膜とを備え、第２の保護絶縁膜、上部電極及び高誘電体薄膜の所定の領域に、下部電極と素子外部との電気的接続を取るための第１のコンタクト窓が開口し、第２の保護絶縁膜の所定の領域に、上部電極と素子外部との電気的接続を取るための第２のコンタクト窓が開口していることを特徴とする。
【００２２】
また、本発明の高誘電体容量素子の製造方法は、半絶縁性基板上にチャネル領域となるエピタキシャル層を形成する工程と、エピタキシャル層上に第１の保護絶縁膜を形成する工程と、第１の保護絶縁膜上に下部電極を形成する工程と、下部電極上に高誘電体薄膜を形成する工程と、高誘電体薄膜上に上部電極を形成する工程と、素子分離領域上に開口を有する第１のレジストマスクを形成し、上部電極、高誘電体薄膜、下部電極をエッチングし、第１の保護絶縁膜を残す工程と、素子領域上に開口を有する第２のレジストマスクを形成し、上部電極、高誘電体薄膜をエッチングし、下部電極を残す工程と、素子分離領域上に開口を有する第３のレジストマスクを形成し、第１の保護絶縁膜をエッチングする工程と、第４のレジストマスクを形成し、素子分離領域をエピタキシャル層内までエッチングし素子分離を形成する工程と、上部電極上に第２の保護絶縁膜を形成する工程と、素子領域上の第２のレジストマスクの開口とは異なる領域に開口を有する第５のレジストマスクを形成し、第２の保護絶縁膜をエッチングする工程とを有することを特徴とする。
【発明の効果】
【００２３】
本発明の高誘電体容量素子によれば、下部電極と電気的にコンタクトをとるために引き出し電極構造を用いていないために、その設計自由度が上がり、さらに小型化が可能となる。また、引き出し電極構造による下部電極剥がれの心配もない。
【００２４】
また、本発明の高誘電体容量素子の製造方法によれば、メサを形成する前に容量素子を形成することができ、他の素子へのダメージを与えること無く、容量素子を形成することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態における高誘電体容量素子について、図面を参照しながら説明する。図１（ａ）は本実施の形態の高誘電体容量素子の上面図であり、図１（ｂ）はその断面構造図である。
【００２６】
ＧａＡｓで構成され、エピタキシャル成長法によって形成されたチャネル領域（図示せず）を有する半導体基板１０１上の所定の領域にＳｉＯ２からなる保護絶縁膜１０２が形成されている。保護絶縁膜１０２上の所定の領域にＴｉ／Ｐｔからなる下部電極１０３が形成されている。下部電極１０３上に下部電極１０３の外周と同形状かつ同サイズであるＳｒＴｉＯ３からなる高誘電体薄膜１０４が形成されている。さらに、高誘電体薄膜１０４上に、その高誘電体薄膜１０４の外周と同形状かつ同サイズであるＰｔからなる上部電極１０５が形成されている。ここで、上部電極１０５および高誘電体薄膜１０４上の所定の領域に、後に下部電極１０３と電気的にコンタクトをとるための第１のコンタクト窓１００ａが形成されている。また、容量素子を被覆するようにＳｉＯ２からなる保護絶縁膜１０６が形成されている。さらに、下部電極１０３と上部電極１０５と後に電気的にコンタクトが取れるように第２のコンタクト窓１００ｂが開口されているのを特徴とする。
【００２７】
次に上記構造を有する高誘電体容量素子の製造方法について図面を参照しながら説明する。
【００２８】
まず、図２（ａ）に示すように、ＧａＡｓで構成され、エピタキシャル成長法によって形成されたチャネル層領域（図示せず）を有する半導体基板１０１上に、プラズマＣＶＤ法によりＳｉＯ２からなる保護絶縁膜１０２を堆積させ、次にスパッタ法によりＴｉ／Ｐｔからなる下部電極１０３、ＳｒＴｉＯ３からなる高誘電体薄膜１０４、Ｐｔからなる上部電極１０５を順次形成する。
【００２９】
次に、図２（ｂ）に示すようにフォトレジストマスク１０７によりパターンを形成し、所望の位置を保護し、例えば、Ｃｌ２、Ａｒ、Ｃ２Ｈ６の混合ガスを用いてドライエッチング法により上部電極１０５、高誘電体薄膜１０４、下部電極１０３をエッチングし、下部電極１０３下層の保護絶縁膜１０２を残す。この時、下部電極１０３までエッチングすることにより、Ｔｉ／Ｐｔ膜からなる下部電極のストレスを分散し、例えば、ジェット洗浄によるレジストマスク除去時など、外部からの力が加えられた時に、下部電極がはがれてしまうことを防ぐことができる。
【００３０】
次にフォトレジストマスク１０７を除去した後、図２（ｃ）に示すようにフォトレジストマスク１０８によりパターンを形成し、所望の位置を保護し、例えばＣｌ２、Ａｒ、Ｃ２Ｈ６ドライエッチング法により上部電極１０５、高誘電体薄膜１０４をエッチングし、高誘電体薄膜１０４の下層の下部電極１０３を残す。
【００３１】
次にフォトレジストマスク１０８を除去した後、図２（ｄ）に示すようにフォトレジストマスク１０９によりパターンを形成し、所望の位置を保護し、例えばＨＦによりウェットエッチングを行い、保護絶縁膜１０２をエッチングする。
【００３２】
次にフォトレジストマスク１０９を除去した後、図２（ｅ）に示すように、フォトレジストマスク１１０により、所望の位置を保護し、例えばリン酸及び過酸化水素水及び水の混合液によりウェットエッチングを行い、素子分離領域であるメサを形成する。
【００３３】
次にフォトレジストマスク１１０をレジスト除去後、図２（ｆ）に示すようにプラズマＣＶＤ法によりＳｉＯ２からなる保護絶縁膜１０６を形成する。
【００３４】
次に、図２（ｇ）に示すように、フォトレジストマスク１１１によりパターンを形成し、所望の位置を保護し、例えばＨＦによりウェットエッチングを行い、保護絶縁膜１０６をエッチングし、下部電極１０３上、上部電極１０５上にそれぞれコンタクト窓を開口する。
【００３５】
次にフォトレジストマスク１１１をレジスト除去後、図２（ｈ）に示すように高誘電体容量素子を形成する。
【産業上の利用可能性】
【００３６】
本発明にかかる高誘電体容量素子及びその製造方法は、高誘電体容量素子の設計自由度および小型化を向上させ、ＧａＡｓ  ＭＭＩＣとしての小型化、高集積化の一端を担うことができるため、携帯電話端末用などの用途に有用である。
【図面の簡単な説明】
【００３７】
【図１】（ａ）は本発明の実施の形態の高誘電体容量素子の上面図、（ｂ）は同実施の形態の高誘電体容量素子の断面構造図
【図２】本発明の実施の形態の高誘電体容量素子の製造方法を示す断面構造図
【図３】（ａ）は従来の高誘電体容量素子の上面図、（ｂ）は従来の高誘電体容量素子の断面構造図
【図４】従来の高誘電体容量素子の製造方法を示す断面構造図
【符号の説明】
【００３８】
１０１  半導体基板
１０２  保護絶縁膜
１０３  下部電極
１０４  高誘電体薄膜
１０５  上部電極
１０６  保護絶縁膜
１０７、１０８、１０９、１１０、１１１  フォトレジストマスク
【図１】
2006303210.tif 000003
【図２】
2006303210.tif 000004
【図３】
2006303210.tif 000005
【図４】
2006303210.tif 000006