(57)【要約】  【課題】小型で且つ良好な容量変化の可能な高周波用の容量素子を構成する半導体装置を提供する。【解決手段】  基板表面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をはさむように配されるソース・ドレイン領域と、前記基板にコンタクトするためのコンタクト拡散領域を備えたバックゲートとを具備し、ソースまたはドレイン領域とゲート電極との間、およびゲート電極とバックゲートとの間に印加される電圧を調整することにより、ゲート絶縁膜に蓄積される電荷を調整可能にしたＭＯＳ容量型半導体装置において、前記ソース・ドレイン間距離または、前記バックゲートと前記ゲート電極との間隔とが、前記印加される電圧の周期内に、電子または正孔が前記ゲート絶縁膜と基板との界面に蓄積されうるように決定される。【選択図】    図２
2006115185.tif 000002
【特許請求の範囲】
【請求項１】
基板表面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をはさむように配されるソース・ドレイン領域と、前記基板にコンタクトするためのコンタクト拡散領域を備えたバックゲートとを具備し、ソース・ドレイン領域とゲート電極との間、またはゲート電極とバックゲートとの間に印加される電圧を調整することにより、ゲート絶縁膜に蓄積される電荷を調整可能にしたＭＯＳ容量型半導体装置において、
前記ソース・ドレイン間隔または、前記バックゲートと前記ゲート電極との間隔が、
前記印加される電圧に重畳される周波数の周期内に、電子または正孔が前記ゲート絶縁膜と基板基板との界面に蓄積されうるように決定されることを特徴とするＭＯＳ容量型半導体装置。
【請求項２】
請求項１に記載のＭＯＳ容量型半導体装置であって、
前記ソース・ドレイン間隔と、前記バックゲートと前記ゲート電極との間隔とが、
前記印加される電圧に重畳される周波数の周期内に、電子または正孔が前記ゲート絶縁膜と基板界面に蓄積されうるように決定されることを特徴とするＭＯＳ容量型半導体装置。
【請求項３】
請求項１に記載のＭＯＳ容量型半導体装置であって、
前記ソース・ドレイン間隔ＬＳＤが、使用周波数により定まる次式（１）を満たすように形成されたことを特徴とするＭＯＳ容量型半導体装置。
ＬＳＤ＜Ｌｎ
電子の移動距離：Ｌｎ=ｓｑｒｔ(Ｄｎ×τｎ)                  （１）
Ｄｎ：電子の拡散係数。            τｎ：使用周波数の周期［ｓ］
【請求項４】
請求項１に記載のＭＯＳ容量型半導体装置であって、
前記バックゲートと前記ゲートとの間隔ＬＢＧとが、使用周波数により定まる次式（２）を満たすように形成されたことを特徴とするＭＯＳ容量型半導体装置。
ＬＢＧ＜Ｗｐ
正孔の移動距離：Ｗｐ=ｓｑｒｔ(Ｄｎ×τｎ)                  （２）
Ｄｐ：正孔の拡散係数            τｐ：使用周波数の周期［ｓ］
【請求項５】
請求項２に記載のＭＯＳ容量型半導体装置であって、
前記ソース・ドレイン間隔ＬＳＤと、前記バックゲートと前記ゲートとの間隔ＬＢＧとが、使用周波数により定まる次式（１）（２）を満たすように形成されたことを特徴とするＭＯＳ容量型半導体装置。
ＬＳＤ＜Ｌｎ
電子の移動距離：Ｌｎ=ｓｑｒｔ(Ｄｎ×τｎ)                  （１）
Ｄｎ：電子の拡散係数。            τｎ：使用周波数の周期［ｓ］
ＬＢＧ＜Ｗｐ
正孔の移動距離：Ｗｐ=ｓｑｒｔ(Ｄｎ×τｎ)                  （２）
Ｄｐ：正孔の拡散係数            τｐ：使用周波数の周期［ｓ］
【請求項６】
請求項１乃至５に記載のＭＯＳ容量型半導体装置であって、
前記ソース・ドレイン間隔ＬＳＤと、前記バックゲートと前記ゲートとの間隔ＬＢＧとが
ゲート電極の中心から、使用周波数より定まる前記式（１）で決定される距離Ｌｎを半径とした円内にソース・ドレイン領域、使用周波数より定まる前記式（２）で決定される距離Ｗｐを半径とした円内にバックゲートを構成する基板コンタクトが配されるように形成されたことを特徴とするＭＯＳ容量型半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載のＭＯＳ容量型半導体装置であって、
前記ゲート電極はＨ型に配置されていることを特徴とするＭＯＳ容量型半導体装置。
【請求項８】
請求項１乃至６のいずれかに記載のＭＯＳ容量型半導体装置であって、
前記ゲート電極は十字型に配置されていることを特徴とするＭＯＳ容量型半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載のＭＯＳ容量型半導体装置であって、
前記ＭＯＳ容量型半導体装置は、前記基板表面に形成されたウェル内に形成され、基板前記基板から分離されていることを特徴とするＭＯＳ容量型半導体装置。
【請求項１０】
請求項６に記載のＭＯＳ容量型半導体装置であって、
前記ソース、前記ドレイン、前記ゲート、前記バックゲートのいずれかを含む素子の中心は、前記ゲート電極の重心位置とすることを特徴とするＭＯＳ容量型半導体装置。
【請求項１１】
請求項１乃至１０のいずれかに記載のＭＯＳ容量型半導体装置を負荷容量として用い、水晶振動子からみた負荷容量を可変にして周波数を可変とする水晶発振器であって、
負荷容量としてＭＯＳ容量型半導体装置のゲート電極またはドレインまたはバックゲート、ソースに制御電位を与え電位差を制御することにより容量を可変にしたことを特徴とする水晶発振器。
【請求項１２】
請求項１１に記載の水晶発振器であって、
前記ＭＯＳ容量型半導体装置を１素子とし、２素子以上でＭＯＳ容量を構成することを特徴とする水晶発振器。
【請求項１３】
請求項１２に記載の水晶発振器であって、
前記ＭＯＳ容量型半導体装置は、前記２素子間に重心が位置するように対角または平行に配置されたことを特徴とする水晶発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ容量型半導体装置およびこれを用いた水晶発振器に係り、特にＭＯＳ型構造により容量を形成する半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話機等の移動体通信機器の急速な発展に伴い、これらの通信機器には小型化、使用周波数の高周波化など数々の機能追加が求められてきている。この為、このような通信機器において、通信周波数の基準として用いられる水晶発振器においても通信機器と同様に小型化、高周波化等の要求がある。
【０００３】
この水晶発振器を小型化するとともに、高周波対応にする為には、水晶振動子を発振周波数に対応づける必要がある。使用する結晶の方位の選択、結晶表面に形成する電極ピッチ、電極のインピーダンスなどの設計変更などにより水晶振動子の等価回路定数変更を行うことによってある程度高周波化が可能となるが、周波数感度の低下がみられることがある。これは、特性劣化につながる為、発振回路部として周波数感度低下を補う必要がある。
【０００４】
このような水晶振動子を用いた発振回路において、高周波動作を可能にしつつ周波数感度の低下の問題を解決するためには、水晶振動子からみた負荷である容量値の最小容量値の減少と最大容量値の増大を行い、周波数変化幅を増大することで対応可能となる。
【０００５】
また、発振回路では、周波数変化幅の拡大にＰ型とＮ型半導体との接合により形成される容量、容量をスイッチングしながら使用する可変容量（以降スイッチング容量と称する）、あるいはＭＯＳ容量等の付加容量を使用することにより特性の改善が可能となることが知られている。
しかしながら、このようなＰ型とＮ型半導体との接合において、容量変化幅を拡大するには、Ｐ型とＮ型のキャリア濃度を変化させ接合容量を変化させる必要があるが、濃度差が大きくなる為に絶対容量値バラツキが増大する。
【０００６】
上記容量のうち、スイッチング容量を使用する場合には、容量変化幅を拡大する為には過大な切り替え容量が必要となり、切り替え容量値およびスイッチング素子面積の増大が必要となる。
また、ＭＯＳ容量を使用する場合には、使用する電極間容量の変化幅を増大しなくてはならない為、スイッチング容量と同様に過大な面積が必要となるが、スイッチング素子に比べて素子面積の縮小化を図ることが可能となるが、高周波特性に劣化が生じる。
【０００７】
例えば、従来の一般的なＭＯＳ容量型半導体装置として、図３に示すように、シリコン基板（あるいはシリコン基板表面に形成されたウェル）３７に、ゲート電極３５をはさんで両側にソース領域３８、ドレイン領域３９とともに、そのまわりにコンタクト拡散領域４０を介してバックゲート３４を形成した構造が用いられている。３１はソース配線、３２はゲート配線、３３はドレイン配線、３４はバックゲート配線であり、これらの間の電位を制御することにより、ゲート電極３５とシリコン基板３７の表面との間に形成されたゲート酸化膜３６に蓄積され、変化するように構成されている。
【０００８】
また、最大発振周波数等の高周波特性を総合的に向上すべく、活性領域の上にリング状ゲート電極を形成し、この活性領域のうちゲート電極の内方となる領域に形成されたドレイン領域を形成するとともに、ゲート電極の外方となる領域にソース領域とを形成し、ゲート電極に接続されるゲート引き出し配線をソース領域上から素子分離上まで延びるようにし、良好な高周波特性を与えるように形成したデバイスが提案されている（例えば特許文献１参照。）。
【０００９】
【特許文献１】特開平１０−２１４９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、最大発振周波数に対応した高周波に対応可能なＭＯＳトランジスタを、電極間で容量変化を生じるようにして使用する場合には、過大な面積が必要になり、発振器を構成する容量として使用するには、適切ではなく、逆に発振器特性の劣化を招くことになる。
小型化、高周波化等で適するＭＯＳ容量型半導体装置としての周波数特性は、使用する周波数と使用する電極構造によって以下の特徴がある。
【００１１】
（１）ゲートとソース（ドレイン）間容量値を使用する場合
キャリアとなる電子の移動速度によってきまる周期内での電子の移動距離（拡散長）は以下の式で表される。
電子の移動距離：Ｌｎ=ｓｑｒｔ(Ｄｎ×τｎ)
Ｄｎ：正孔の拡散係数。            τｎ：使用周波数の周期［ｓ］
ゲートが正バイアスとなるように電圧を印加する場合、ドレインとソースから電子が供給されて、ゲート酸化膜ＳｉＯ２と基板Ｓｉとの間のＳｉＯ２／Ｓｉ界面には、電子が蓄積される。このときソース・ドレイン間距離Ｌが長い場合には、拡散で移動する少数キャリアの電子が中央部に到達できず、容量値が小さくなる。すなわち、ゲート電圧を変化させたときの容量変化を測定した結果を図５に示すように、Ｌ＝１００ｕｍでは、周波数１００ｋＨｚ程度では十分な感度特性を示すものの、周波数２０ＭＨｚの高周波になると感度特性が大幅に低下していることがわかる。
【００１２】
これは、使用する周波数が高くなるにつれ、移動距離が短くなり、電子が中央部まで達しないためと考えられる。Ｌ＝１０ｕｍでは、周波数２０ＭＨｚの高周波においても周波数１００ｋＨｚと同様の感度特性を示している。従って、高周波領域で使用する場合には実際のソース・ドレイン間距離Ｌが電子の移動距離Ｌｎ以下となるように設定を行う必要がある（Ｌｎ依存性）。
【００１３】
（２）ゲートとバックゲート間の容量を使用する場合
ゲートが負バイアスに印加される場合、バックゲートの電極から正孔が供給されて、ＳｉＯ２／Ｓｉ界面には、正孔が蓄積される。
キャリアとなる正孔の移動速度によってきまる周期内での正孔の移動距離（拡散長）は以下の式で表される。
１周期内での正孔の移動距離：Ｗｐ=ｓｑｒｔ(Ｄｐ×τｐ)
Ｄｐ：電子の拡散係数            τｐ：使用周波数の周期［ｓ］
ゲートとバックゲート間距離すなわち、ゲート端とバックゲートとのコンタクトのためのコンタクト拡散領域４０との距離ＬＢＧが長い場合には、バックゲート中を拡散で移動する正孔が、端までに達せず、容量値が小さくなる。すなわち、ゲート電圧を変化させたときのバックゲートとの電圧変化に対する容量変化を測定した結果を図６に示すように、Ｌ＝１００ｕｍでは、周波数１００ｋＨｚ程度では十分な感度特性を示すものの、周波数２０ＭＨｚの高周波になると感度特性が大幅に低下していることがわかる。
つまり使用周波数が高くなると、移動距離が短くなり、正孔がゲート端まで達しない。Ｌ＝１０ｕｍでは、周波数２０ＭＨｚの高周波においても周波数１００ｋＨｚと同様の感度特性を示している。従ってここでも高周波にて使用する場合には実際のゲートとバックゲート間距離ＬＢＧを正孔の移動距離Ｗｐ以下に設定を行う必要がある（Ｗｐ依存性）。
【００１４】
本発明は、前記実情に鑑みてなされたもので、周波数変化幅の低下を抑制し、小型で且つ良好な容量変化の可能な高周波用の容量素子を構成する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
そこで本発明は、各領域からの距離を調整することにより電子または正孔が移動途中で方向を反転させられることにより、レイアウトを改善し、高周波においても問題なく動作を行うことのできる半導体装置を提供する。
【００１６】
すなわち本発明のＭＯＳ容量型半導体装置は、基板表面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をはさむように配されるソース・ドレイン領域と、前記基板にコンタクトするためのコンタクト拡散領域を備えたバックゲートとを具備し、ソース・ドレイン領域とゲート電極との間、またはゲート電極とバックゲートとの間に印加される電圧を調整することにより、ゲート絶縁膜に蓄積される電荷を調整可能にしたＭＯＳ容量型半導体装置において、前記ソース・ドレイン間隔または、前記バックゲートと前記ゲート電極との間隔が、前記印加される電圧に重畳される周波数の周期内に、電子または正孔が前記ゲート絶縁膜と基板基板との界面に蓄積されうるように決定されることを特徴とする。
【００１７】
この構成により、使用周波数が高くなると、移動距離が短くなり、電子または正孔がゲート端まで達しない状況で、電位が反転されるのを防ぎ、高周波での使用を可能にする。特に望ましくは電子または正孔が前記ゲート絶縁膜と基板基板との界面で飽和状態となる程度に蓄積されるように決定される。
【００１８】
また、本発明のＭＯＳ容量型半導体装置は、前記ソース・ドレイン間隔と、前記バックゲートと前記ゲート電極との間隔とが、前記印加される電圧に重畳される周波数の周期内に、電子または正孔が前記ゲート絶縁膜と基板界面に蓄積されうるように決定されることを特徴とする。
【００１９】
この構成により、前記ソース・ドレインとゲート電極間および、前記バックゲートと前記ゲート電極間の電荷の蓄積を調整する場合、使用周波数が高くなると、移動距離が短くなり、電子または正孔がゲート端まで達しない状況で、電位が反転されるのを防ぎ、高周波での使用を可能にする。
【００２０】
すなわち本発明のＭＯＳ容量型半導体装置は、基板表面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をはさむように配されるソース・ドレイン領域と、前記基板にコンタクトするためのコンタクト拡散領域を備えたバックゲートとを具備し、ソースまたはドレイン領域とゲート電極との間、およびゲート電極とバックゲートとの間に印加される電圧を調整することにより、ゲート絶縁膜と基板基板界面に蓄積される電荷を調整可能にしたＭＯＳ容量型半導体装置において、前記ソース・ドレイン間隔と、前記バックゲートと前記ゲート電極との間隔とが、前記印加される電圧に重畳される周波数の周期内に、電子または正孔が前記ゲート絶縁膜と基板界面に蓄積されうるように決定されることを特徴とする。
【００２１】
この構成により、使用周波数が高くなると、移動距離が短くなり、電子または正孔がゲート端まで達しない状況で、電位が反転されるのを防ぎ、高周波での使用を可能にする。
【００２２】
また本発明のＭＯＳ容量型半導体装置は、前記ソース・ドレイン間隔ＬＳＤが、使用周波数により定まる次式（１）を満たすように形成されたものを含む。
ＬＳＤ＜Ｌｎ
１周期内での電子の移動距離：Ｌｎ=ｓｑｒｔ(Ｄｎ×τｎ)                  （１）
Ｄｎ：電子の拡散係数。            τｎ：使用周波数の周期［ｓ］
この構成により、ソース・ドレイン間隔ＬＳＤが、１周期内にソース・ドレインとゲートとの電位差により電子が移動する距離Ｌｎよりも小さいとき、電子がゲート端まで達しない状況で、電位が反転されるのを防ぎ、高周波での使用が可能となる。
【００２３】
また本発明のＭＯＳ容量型半導体装置は、前記バックゲートと前記ゲートとの間隔ＬＢＧとが、使用周波数により定まる次式（２）を満たすように形成されたものを含む。
ＬＢＧ＜Ｗｐ
１周期内での正孔の移動距離：Ｗｐ=ｓｑｒｔ(Ｄｎ×τｎ)                  （２）
Ｄｐ：正孔の拡散係数            τｐ：使用周波数の周期［ｓ］
この構成により、ソース・ドレイン間隔ＬＳＤが、１周期内にソース・ドレインとゲートとの電位差により電子が移動する距離Ｌｎよりも小さいとき、正孔がゲート端まで達しない状況で、電位が反転されるのを防ぎ、高周波での使用が可能となる。
【００２４】
また本発明のＭＯＳ容量型半導体装置は、前記ソース・ドレイン間隔ＬＳＤと、前記バックゲートと前記ゲートとの間隔ＬＢＧとが、使用周波数により定まる次式（１）（２）を満たすように形成されたものを含む。
ＬＳＤ＜Ｌｎ
１周期内での電子の移動距離：Ｌｎ=ｓｑｒｔ(Ｄｎ×τｎ)                  （１）
Ｄｎ：電子の拡散係数。            τｎ：使用周波数の周期［ｓ］
ＬＢＧ＜Ｗｐ
１周期内での正孔の移動距離：Ｗｐ=ｓｑｒｔ(Ｄｎ×τｎ)                  （２）
Ｄｐ：正孔の拡散係数            τｐ：使用周波数の周期［ｓ］
【００２５】
また本発明のＭＯＳ容量型半導体装置は、前記ゲート電極はＨ型に配置されているものを含む。
この構成により、バックゲートの配置に自由度が増大するため設計が容易となる。
【００２６】
また本発明のＭＯＳ容量型半導体装置は、前記ゲート電極は十字型に配置されているものを含む。
この構成により、ソース・ドレインの面積の縮小化が増大するため発振器としての周波数可変幅の増大が可能となる。
【００２７】
また本発明のＭＯＳ容量型半導体装置は、前記ソース・ドレイン間隔ＬＳＤと、前記バックゲートと前記ゲートとの間隔ＬＢＧとがゲート電極の中心から、使用周波数より定まる前記式（１）で決定される距離Ｌｎを半径とした円内にソース・ドレイン領域、使用周波数より定まる前記式（２）で決定される距離Ｗｐを半径とした円内にバックゲートを構成する基板コンタクトが配されるように形成されたものを含む。
【００２８】
また本発明のＭＯＳ容量型半導体装置は、前記ゲート電極の中心が、前記ゲート電極の重心位置となるようにしたものを含む。
この構成により、マスクずれに強いデバイスの形成が可能となる。
【００２９】
また本発明のＭＯＳ容量型半導体装置は、前記基板表面に形成されたウェル内に形成され、前記基板から分離されているものを含む。
この構成により、前記バックゲート電位を基板電位と別の電位に固定することが可能となり、前記バックゲート電位を前記ソースまたは前記ドレインと接続することで変化量の増大が可能となる。
【００３０】
また本発明の水晶発振器は、上記ＭＯＳ容量型半導体装置を負荷容量として用い、水晶振動子からみた負荷容量を可変にして周波数を可変とする水晶発振器であって、負荷容量としてＭＯＳ容量型半導体装置のゲート電極またはドレイン、ソースに制御電位を与え電位差を制御することにより容量を可変にしたことを特徴とする。
この構成により、ＭＯＳ容量型半導体装置の容量可変幅を大きくとることができることから、周波数の可変幅を増大することができる。
【００３１】
また本発明の水晶発振器は、前記ＭＯＳ容量型半導体装置を１素子とし、２素子以上でＭＯＳ容量を構成するものを含む。
この構成により、複数の素子を独立して制御することにより、容量制御幅を増大することができる。
【００３２】
また本発明の水晶発振器は、前記ＭＯＳ容量型半導体装置は、前記２素子間に重心が位置するように対角に配置されたものを含む。
この構成により、寸法誤差が生じても吸収が容易であることから、誤動作を低減することができる。
【発明の効果】
【００３３】
使用する周波数が高くなると、各電極端子から注入される電子または正孔の移動距離が不足し、キャリアが界面までに到達しなくなる為、Ｌ依存性とＷ依存性が現われる。その為、本発明の半導体装置は、使用する電極間の容量を確保する為、ゲート電極よりある一定距離内にソース、ドレイン、バックゲートの一部もしくは全部を配置可能とすることで上記周波数変化幅問題を解決したＭＯＳ容量型半導体装置を実現する。
【発明を実施するための最良の形態】
【００３４】
本発明の実施の形態を、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１のＭＯＳ容量型半導体装置を使用した水晶発振回路の構成を示す図であり、この水晶発振回路は、発振回路部４４と、水晶発振子６０と、負荷容量部５０とで構成されている。本実施の形態１では負荷容量部５０を構成するＭＯＳ容量型半導体装置５６，５７を、ゲート電極の中心より、使用周波数の周期によって決まる一定距離内にソース、ドレイン、バックゲートを配置し、各電極端子から注入される電子または正孔の移動距離が不足し、キャリアが界面までに到達しなくなるのを防止するようにしたことを特徴とする。なお、前記負荷容量部５０は、ＭＯＳ容量型半導体装置５６，５７と、抵抗５１，５２，５３と、容量５４，５５とで構成され、発振回路部４４は、インバータトランジスタ４３と、帰還抵抗４１と、制限抵抗４２とで構成される。
【００３５】
また、図１に使用されている本発明の実施の形態１によるＭＯＳ容量型半導体装置を図２（ａ）乃至（ｄ）に示す。図２（ａ）乃至（ｃ）は、それぞれ図２（ｄ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、およびＣ−Ｃ断面図、図２（ｄ）は上面図である。このＭＯＳ容量型半導体装置では、ゲート電極１１はシリコン基板１３上にゲート酸化膜１２を介して形成されたポリシリコンより形成され、バックゲート１４、１５，１６は、シリコン基板１３は実際にはＰ型基板１３内に、高濃度のＰ型半導体を拡散し形成されたＰ型拡散層で構成する。１７，１８，１９のドレインとソースは前記Ｐウェル１３内にＮ型半導体を拡散し形成されたＮ型半導体層で構成される。
【００３６】
本発明の実施の形態１によると、使用する電極間の容量を確保する為、ソース・ドレイン間隔ＬＳＤと、バックゲートとゲートとの間隔ＬＢＧとが、使用周波数により定まる次式（１）（２）を満たすように形成される。実際には、ゲート電極１１の中心から、使用周波数より定まる次式（１）で決定される距離Ｗｐを半径とした円内にソース・ドレイン領域１７，１８，１９、使用周波数より定まる次式（２）で決定される距離Ｌｎ  を半径とした円内にバックゲートを構成するＰ型拡散層１４、１５、１６が配されるようにする。
１周期内での電子の移動距離：Ｌｎ=ｓｑｒｔ(Ｄｎ×τｎ)              （１）
Ｄｎ：電子の拡散係数。            τｎ：使用周波数の周期［ｓ］
１周期内での正孔の移動距離：Ｗｐ  =ｓｑｒｔ(Ｄｐ×τｐ)                （２）
Ｄｎ：正孔の拡散係数。            τｐ：使用周波数の周期［ｓ］
本実施の形態では、ゲート電極がＨ構造をなしている。
【００３７】
これにより、電子および正孔が、周期内にゲートに到達し、ゲート絶縁膜に電荷を蓄積することができ、周波数変化幅に対応して所望の容量変化幅を維持することの可能な半導体装置を提供する。
ここでこれらソース・ドレイン領域およびバックゲートを構成するＮ型拡散層１７，１８，１９およびＰ型拡散層１４，１５，１６のすべてが、上記（１）（２）で決定される距離Ｌｎ、Ｗｐを半径とした円内に配されるようにする。
【００３８】
なお、すべてが上記（１）（２）で決定される距離Ｌｎ、Ｗｐを半径とした円内に配されるようにするのが望ましいが、半分以上が円内にあればよい。
また、本発明はＮＭＯＳだけでなくＰＭＯＳにも利用可能である。ＰＭＯＳの場合、導電型が逆になるため、上記１周期内での電子または正孔の移動距離を示す式（１）（２）が逆になる。
【００３９】
（実施の形態２）
前記実施の形態ではゲート電極がＨ構造をなすようにし、ソース・ドレイン間隔ＬＳＤと、バックゲートとゲートとの間隔ＬＢＧとが、前記移動距離の範囲にあるようにしたが、本実施の形態では、ゲート電極を十字状に形成することにより、ソース・ドレイン間隔ＬＳＤと、バックゲートとゲートとの間隔ＬＢＧとが、前記移動距離の範囲にあるように構成したことを特徴とする。
【００４０】
本発明の実施の形態２によるＭＯＳ容量型半導体装置を図３（ａ）乃至（ｃ）に示す。図３（ａ）乃至（ｂ）は、それぞれ図３（ｃ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、図３（ｃ）は上面図である。このＭＯＳ容量型半導体装置においても、ゲート電極１１はシリコン基板１３上にゲート酸化膜１２を介して形成されたポリシリコンより形成され、バックゲート１４は、シリコン基板１３は実際にはＰ型基板１３内に、高濃度のＰ型半導体を拡散し形成されたＰ型拡散層で構成する。１８，１９のドレインとソースは前記Ｐウェル１３内にＮ型半導体を拡散し形成されたＮ型半導体層で構成される。
本発明の実施の形態２によると、使用する電極間の容量を確保する為、ソース・ドレイン間隔ＬＳＤと、バックゲートとゲートとの間隔ＬＢＧとが、使用周波数により定まる前記式（１）（２）を満たすように形成される。実際には、ゲート電極１１の中心から、使用周波数より定まる前記式（１）で決定される距離Ｗｐを半径とした円内にソース・ドレイン領域１８，１９、使用周波数より定まる前記式（２）で決定される距離Ｌｎを半径とした円内にバックゲートを構成するＰ型拡散層１４が配されるようにする。
【００４１】
これにより、電子および正孔が、周期内にゲートに到達し、ゲート絶縁膜に電荷を蓄積することができ、周波数変化幅に対応して所望の容量変化幅を維持することの可能な半導体装置を提供する。
【００４２】
（実施の形態３）
前記実施の形態ではゲート電極が十字またはＨ構造をなすようにし、ソース・ドレイン間隔ＬＳＤと、バックゲートとゲートとの間隔ＬＢＧとが、前記移動距離の範囲にあるようにしたが、本実施の形態では、ゲートとソース・ドレインとの間での容量変化のみを用いるもので、ソース・ドレイン間隔ＬＳＤが、前記移動距離の範囲にあるように構成したことを特徴とする。
【００４３】
本発明の実施の形態３によるＭＯＳ容量型半導体装置を図４（ａ）および（ｂ）に示す。図４（ａ）は、図４（ｂ）のＡ−Ａ断面図、図４（ｂ）は上面図である。このＭＯＳ容量型半導体装置においても、前記実施の形態１、２と同様に、ゲート電極１１はシリコン基板１３上にゲート酸化膜１２を介して形成されたポリシリコンより形成され、ソース・ドレイン１５，１６は前記Ｐウェル１３内にＰ型半導体を拡散し形成されたＰ型半導体層で構成される。
本発明の実施の形態３によると、使用する電極間の容量を確保する為、ソース・ドレイン間隔ＬＳＤが、使用周波数により定まる前記式（１）を満たすように形成される。実際には、ゲート電極１１の中心から、使用周波数より定まる前記式（１）で決定される距離ｗｐを半径とした円内にソース・ドレイン領域１８，１９が配されるようにする。
【００４４】
これにより、電子が、周期内にゲートに到達し、ゲート絶縁膜に電荷を蓄積することができ、周波数変化幅に対応して所望の容量変化幅を維持することの可能な半導体装置を提供する。ゲートとソース・ドレインとの電圧の増大と共に容量を小から大へと変化させることができる。
【００４５】
（実施の形態４）
前記実施の形態３では、ソース・ドレイン間隔ＬＳＤが前記移動距離の範囲にあるようにしたが、本実施の形態では、バックゲートとゲートとのとの間での電圧を制御することによる容量変化のみを用いるもので、バックゲートとゲートとの間隔ＬＢＧとが、前記移動距離の範囲にあるように構成したことを特徴とする。
【００４６】
本発明の実施の形態４によるＭＯＳ容量型半導体装置を図５（ａ）および（ｂ）に示す。図５（ａ）は、図５（ｂ）のＡ−Ａ断面図、図５（ｂ）は上面図である。このＭＯＳ容量型半導体装置においても、前記実施の形態１、２、３と同様に、ゲート電極１１はシリコン基板１３上にゲート酸化膜１２を介して形成されたポリシリコンより形成され、バックゲート１４は前記Ｐウェル１３内にＮ型半導体を拡散し形成されたＮ型半導体層で構成される。
本発明の実施の形態４によると、使用する電極間の容量を確保する為、バックゲートとゲートとの間隔ＬＢＧが、使用周波数により定まる前記式（２）を満たすように形成される。実際には、ゲート電極１１の中心から、使用周波数より定まる前記式（２）で決定される距離Ｌｎを半径とした円内にバックゲートのＰ型拡散層領域１４が配されるようにする。
【００４７】
これにより、正孔が、周期内にゲートに到達し、ゲート絶縁膜に電荷を蓄積することができ、周波数変化幅に対応して所望の容量変化幅を維持することの可能な半導体装置を提供する。ゲートとバックゲート間の電圧の増大と共に容量を大から小へと変化させることができる。
本実施の形態では、ゲート電極がＨ構造をなしている。
【００４８】
（実施の形態５）
前記実施の形態４では、バックゲートとゲートとの間隔ＬＢＧとが、前記移動距離の範囲にあるように構成したが、本実施の形態でも同様であり、ゲート電極の形状をＨ型から外方に突起を有する形状に構成し、バックゲートとゲートとの間隔ＬＢＧとが、前記移動距離の範囲にあるように構成したことを特徴とする。
【００４９】
本発明の実施の形態５によるＭＯＳ容量型半導体装置を図６（ａ）および（ｂ）に示す。図６（ａ）は、図６（ｂ）のＡ−Ａ断面図、図６（ｂ）は上面図である。このＭＯＳ容量型半導体装置においても、前記実施の形態１乃至４と同様に、ゲート電極１１はシリコン基板１３上にゲート酸化膜１２を介して形成されたポリシリコンより形成され、バックゲート１４は前記Ｐウェル１３内にＮ型半導体を拡散し形成されたＮ型半導体層で構成される。
本発明の実施の形態５によっても、使用する電極間の容量を確保する為、バックゲートとゲートとの間隔ＬＢＧが、使用周波数により定まる前記式（２）を満たすように形成される。実際には、ゲート電極１１の中心から、使用周波数より定まる前記式（２）で決定される距離Ｌｎを半径とした円内にバックゲートのＰ型拡散層領域１４が配されるようにする。
【００５０】
これにより、前記実施の形態４と同様に、正孔が、周期内にゲートに到達し、ゲート絶縁膜に電荷を蓄積することができ、周波数変化幅に対応して所望の容量変化幅を維持することの可能な半導体装置を提供する。ゲートとバックゲート間の電圧の増大と共に容量を大から小へと変化させることができる。
【００５１】
（実施の形態６）
図７は、本発明の実施の形態としてＭＯＳ容量型半導体装置を使用する際のレイアウト構成を示す図である。
この例では前記実施の形態１乃至５に示した本発明のＭＯＳ容量型半導体装置を１素子とし、負荷容量を４素子で構成するものである。
この構成により、より高い周波数に対応可能とする。
【００５２】
（実施の形態７）
図８は、本発明の実施の形態として、上記実施の形態１乃至５によるＭＯＳ容量型半導体装置を２素子以上で構成する際に２素子間に重心をおき対角に配置させ、上下、斜めにて相対的に配置するものである。
この構成により、プロセス上の誤差を吸収しうるようにしたもので、各半導体装置の容量値の偏差が小さくなりより精度が高い容量値が実現できる。
【００５３】
（実施の形態８）
図９は、本発明の実施の形態として、上記実施の形態１乃至５によるＭＯＳ構造を２ブロック以上で構成する際に２ブロック間に重心をおき、対角に配置し、上下、斜めにて相対的に配置するものである。
この構成により各半導体装置の容量値の偏差が小さくなりより高精度の容量値が実現できる。
【産業上の利用可能性】
【００５４】
本発明の半導体装置は、高周波帯域においても高精度の容量調整の可能な高周波用ＭＯＳ容量型半導体装置を形成する半導体装置として有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１のＭＯＳ容量型半導体装置を用いた水晶発振回路を示す等価回路図
【図２】本発明の実施の形態１のＭＯＳ容量型半導体装置を示す図
【図３】本発明の実施の形態２のＭＯＳ容量型半導体装置を示す図
【図４】本発明の実施の形態３のＭＯＳ容量型半導体装置を示す図
【図５】本発明の実施の形態４のＭＯＳ容量型半導体装置を示す図
【図６】本発明の実施の形態５のＭＯＳ容量型半導体装置を示す図
【図７】本発明の実施の形態６のＭＯＳ容量型半導体装置を示す図
【図８】本発明の実施の形態７のＭＯＳ容量型半導体装置を示す図
【図９】本発明の実施の形態８のＭＯＳ容量型半導体装置を示す図
【図１０】従来構造の断面構造を示す図
【図１１】印加電圧とゲート・ソース間容量との関係を示す図
【図１２】印加電圧とゲート・バックゲート間容量との関係を示す図
【符号の説明】
【００５６】
１１  ゲート電極（ポリシリコン）
１２  ゲート絶縁膜
１３  Ｐ型半導体層
１４，１５，１６  バックゲート（Ｐ型）
１７，１８，１９  ソースまたはドレイン（Ｎ型）
２０  ゲート電極からの拡散長を半径とした円
３１  ソース電極
３２  ゲート電極
３３  ドレイン電極
３４  バックゲート電極
３５  ゲート電極（ポリシリコン）
３６  ゲート絶縁膜
３７  Ｐ型半導体層
３８  ソース（Ｎ型）
３９  ドレイン（Ｎ型）
４０  バックゲート（Ｐ型）
４４  発振回路部
４１，４２  抵抗
４３  インバータ回路
５０  負荷容量部
５１，５２，５３  抵抗
５４，５５  コンデンサ
５６，５７  ＭＯＳ容量型半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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