(57)【要約】【課題】  取り扱う交流電力より小さな電力許容容量の半導体スイッチ及びリレースイッチを用い、負荷として接続される電子機器に対して交流電源の供給（導通）及び遮断を行う。【解決手段】  ＦＥＴ素子とリレースイッチを直列に接続し、負荷として接続される電子機器に対する入力交流電源の供給及び遮断を行う交流電源スイッチ回路において、切り替えの制御信号を入力交流電源電圧に同期させて発生させ、入力交流電源電圧が所定の電圧以下の時にリレースイッチの機械的スイッチ接点が作動するように構成した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
交流電源入力端子及び交流電源出力端子と、
前記交流電源入力端子と前記交流電源出力端子との間に直列に接続された半導体スイッチ回路及びリレースイッチ回路と、
制御信号入力端子と、
前記交流電源入力端子及び前記制御信号入力端子が接続されると共に出力端が前記半導体スイッチ回路及び前記リレースイッチ回路の制御入力端にそれぞれに接続された制御信号同期回路とを備え、
前記制御信号同期回路は、前記交流電源入力端子に入力される交流電圧の所定の位相及び／又は所定の電圧を検知し、前記制御信号入力端子に入力された入力制御信号により同期化制御信号を出力し、前記半導体スイッチ回路及び前記リレースイッチを制御することを特徴とする交流電源スイッチ回路。
【請求項２】
前記半導体スイッチ回路は制御端子を有する半導体素子を備え、
前記リレースイッチ回路はソレノイド及び該ソレノイドにより開閉が制御されるスイッチ接点とを備えると共に、
前記制御信号同期回路は、前記入力交流電源電圧が所定の範囲内の時に前記スイッチ接点を導通から遮断または遮断から導通へと動作させる前記同期化制御信号を出力することを特徴とする請求項１記載の交流電源スイッチ回路。
【請求項３】
前記制御信号同期回路は、
前記入力交流電源電圧より位相が進んだ進相入力交流電源電圧を得る進相コンデンサと、
前記入力交流電源電圧と第１参照電圧を比較する第１比較回路と、
該第１比較回路の出力と前記進相入力交流電源電圧を受けて第１出力信号を出力する第１出力回路と、
前記入力交流電源電圧と第２参照電圧を比較する第２比較回路と、
該第２比較回路の出力と前記進相入力交流電源電圧を受けて第２出力信号を出力する第２出力回路とを備え、
前記入力制御信号と第１出力信号または第２出力信号に基づき前記同期化制御信号を出力することを特徴とする請求項１又は２記載の交流電源スイッチ回路。
【請求項４】
前記制御信号同期回路は、
前記第１出力信号に基づき、電源の遮断から供給を制御する第１同期化制御信号を前記同期化制御信号として出力し、
前記第２出力信号に基づき、電源の供給から遮断を制御する第２同期化制御信号を前記同期化制御信号として出力することを特徴とする請求項３に記載の交流電源スイッチ回路。
【請求項５】
前記半導体スイッチ回路の半導体素子はＮチャンネルＦＥＴ素子であって、
前記制御信号同期回路は、
前記第２出力信号に基づき、前記半導体スイッチ回路が有する前記ＮチャンネルＦＥＴ素子のドレイン電極がソース電極に対して正の電位にあるときに前記リレースイッチ回路のスイッチ接点が導通状態から遮断状態に遷移するように前記第２同期化制御信号を発生することを特徴とする請求項４に記載の交流電源スイッチ回路。
【請求項６】
前記半導体スイッチ回路の半導体素子はＰチャンネルＦＥＴ素子であって、
前記制御信号同期回路は、
前記第２出力信号に基づき、前記半導体スイッチ回路が有する前記ＰチャンネルＦＥＴ素子のドレイン電極がソース電極に対して負の電位にあるときに前記リレースイッチ回路のスイッチ接点が導通状態から遮断状態に遷移するように前記第２同期化制御信号を発生することを特徴とする請求項４に記載の交流電源スイッチ回路。
【請求項７】
前記半導体スイッチ回路の半導体素子はＮＰＮバイポーラトランジスタ素子であって
前記制御信号同期回路は、
前記第２出力信号に基づき、前記半導体スイッチ回路が有する前記ＮＰＮバイポーラトランジスタ素子のコレクタ電極がエミッタ電極に対して正の電位にあるときに前記リレースイッチ回路のスイッチ接点が導通状態から遮断状態に遷移するように前記第２同期化制御信号を発生することを特徴とする請求項４に記載の交流電源スイッチ回路。
【請求項８】
前記半導体スイッチ回路の半導体素子はＰＮＰバイポーラトランジスタ素子であって、
前記制御信号同期回路は、
前記第２出力信号に基づき、前記半導体スイッチ回路が有するＰＮＰバイポーラトランジスタ素子のコレクタ電極がエミッタ電極に対して負の電位にあるときに前記リレースイッチ回路のスイッチ接点が導通状態から遮断状態に遷移するように前記第２同期化制御信号を発生することを特徴とする請求項４に記載の交流電源スイッチ回路。
【請求項９】
前記リレースイッチ回路はラッチ型リレースイッチ回路であって、
前記第１同期化制御信号及び第２同期化制御信号は夫々所定期間、前記ラッチ型リレースイッチ回路を制御することを特徴とする請求項４乃至８のいずれか一つに記載の交流電源スイッチ回路。
【請求項１０】
交流電源入力端子と交流電源出力端子間に直列に接続された半導体スイッチ回路とリレースイッチ回路を用いて前記交流電源入力端子に供給される入力交流電源電圧の前記交流出力端子に対する供給または遮断を制御する交流電源の制御方法において、
外部から入力される入力制御信号を受けて前記半導体スイッチ回路及び前記リレースイッチ回路に出力制御信号を出力するタイミングを、前記入力交流電源電圧の位相に応じて調整し、
前記リレースイッチ回路が有するスイッチ接点を前記入力交流電源電圧が所定の範囲内の時に導通から遮断または遮断から導通へと動作させることを特徴とする交流電源の制御方法。
【請求項１１】
前記半導体スイッチ回路に含まれるＮチャンネルＦＥＴ素子のドレイン電極がソース電極に対して正電位の期間に前記スイッチ接点を導通から遮断へ制御することを特徴とする請求項１０記載の交流電源の制御方法。
【請求項１２】
前記半導体スイッチ回路に含まれるＰチャンネルＦＥＴ素子のドレイン電極がソース電極に対して負電位の期間に前記スイッチ接点を導通から遮断へ制御することを特徴とする請求項１０記載の交流電源の制御方法。
【請求項１３】
前記半導体スイッチ回路に含まれるＮＰＮバイポーラトランジスタ素子のコレクタ電極がエミッタ電極に対して正電位の期間に前記スイッチ接点を導通から遮断へ制御することを特徴とする請求項１０に記載の交流電源の制御方法。
【請求項１４】
前記半導体スイッチ回路に含まれるＰＮＰバイポーラトランジスタ素子のコレクタ電極がエミッタ電極に対して負電位の期間に前記スイッチ接点を導通から遮断へ制御することを特徴とする請求項１０に記載の交流電源の制御方法。
【請求項１５】
前記出力制御信号は前記入力交流電源電圧を第１参照電圧または第２参照電圧と比較すると共に、前記入力交流電源電圧の位相の進んだ進相入力交流電源電圧との関係により得られる第１同期化制御信号または第２同期化制御信号を含むことを特徴とする請求項１０乃至１４のいずれか一つに記載の交流電源の制御方法。
【請求項１６】
前記第１同期化制御信号及び前記第２同期化制御信号は夫々所定期間だけ上記リレースイッチ回路に含まれるラッチ型リレースイッチ回路を制御することにより、前記スイッチ接点を導通から遮断または遮断から導通へと動作させることを特徴とする請求項１０乃至１５のいずれか一つに記載の交流電源の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源の供給及び遮断を制御する交流電源スイッチ回路及び交流電源の制御方法に関し、特に電子機器等に対して交流電源の供給及び遮断を制御する場合に好適な交流電源スイッチ回路及び交流電源の制御方法を提供する。
【背景技術】
【０００２】
交流電源の電圧波形は、一定の周期（たとえば５０Ｈｚ）で変化しているので、交流電源の負荷として抵抗性の負荷を考えた場合、電圧波形と電流波形の位相はほぼ一致している。このとき、たとえば機械的なスイッチ接点で交流電源の導通（供給）及び遮断を行うと、切り替えるタイミングによって、即ち、そのときの接点間電圧や接点電流によって、結果的に接点間電圧が大きなときに遮断から導通（供給）へと切り替えることになり、またあるときは接点電流が大なるときに通電（供給）から遮断へと切り替えることになる。これは、切り替えのタイミングにおける交流電源から供給される入力交流電源電圧の位相に依存する。
【０００３】
このように、接点間電圧が大電圧の時及び接点電流が大電流の時にスイッチ接点の切り替えを行うと、スイッチ接点間で火花が生じやすくなり接点が破壊される恐れがある。
【０００４】
従って、最大電圧及び最大電流時に開閉を行っても機械的なスイッチ接点が破壊されないように、機械的なスイッチ接点を使用する時には、導通（供給）及び遮断を行う交流電源の最大電圧及び最大電流に十分耐えることのできる許容容量を有する機械的なスイッチ接点を有するメカニカルスイッチやリレースイッチ等を使用する必要がある。当然にして、大きな許容容量を有するメカニカルスイッチやリレースイッチ等は、寸法も大きくなりコスト的にも不利となってしまう。
【０００５】
従来からＳＳＲ，ＳＣＲ等の半導体スイッチ素子を用いて構成された交流電源の供給及び遮断を制御する交流電源スイッチ回路は知られている。この場合、交流電源電圧のゼロクロス点でゲート電極をトリガーする構成となっているが、ＳＳＲ，ＳＣＲ等の半導体スイッチ素子にあっては、導通時におけるＯＮ抵抗が比較的高く、これが電力損失となって無駄に電力を消費する恐れがあった。
【０００６】
さらに、ＯＮ抵抗が小さいＦＥＴ素子を2つ直列に接続して交流電源スイッチ回路を構成することも考えられるが、この構成の交流電源スイッチ回路では２つのＦＥＴ素子における電圧降下が問題となり、実用的ではなかった。高圧をＯＮ／ＯＦＦするＦＥＴ素子はＯＮ抵抗が高くなり、さらに交流スイッチではＦＥＴ素子を２個直列としなければならないため、通電時の電圧降下及び電力損失が無視できない。
【特許文献１】特開平５−０３８１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
交流電源の供給及び遮断を負荷として接続される電子機器等に対して行う場合、スイッチ接点が劣化する恐れがあった。さらに機械的なスイッチ接点の劣化を防ぐために許容容量の大きな機械的なスイッチ接点を有するスイッチを用いると、スイッチの寸法が大きくなり、また、コスト的にも不利となっていた。
【０００８】
従って、本発明の目的は、負荷に接続される電子機器等に対して交流電源の供給及び遮断を行う交流電源スイッチ回路及び交流電源の制御方法を提供する。
【０００９】
本発明の他の目的は、入力交流電源電圧の絶対値が所定の電圧以下の時に、負荷に接続される電子機器等に対して交流電源の供給及び遮断を行う交流電源スイッチ回路及び交流電源の制御方法を提供する。
【００１０】
本発明の更に他の目的は、負荷に接続される電子機器等に電源を供給し、また供給を停止して遮断する場合に、電圧降下や電流損失の少ない交流電源スイッチ回路及び交流電源の制御方法を提供する。通電状態における電圧降下の少ない電力損失が極めて小である交流電源の制御方法を提供する。本発明では、耐圧の小さいＦＥＴ素子を使用することができるため、ＦＥＴ素子のＯＮ抵抗が小さいものを使用できる。
【課題を解決するための手段】
【００１１】
本発明における交流電源スイッチ回路の第１の発明においては、交流電源入力端子及び交流電源出力端子と、前記交流電源入力端子と前記交流電源出力端子との間に直列に接続された半導体スイッチ回路及びリレースイッチ回路と、制御信号入力端子と、前記交流電源入力端子及び前記制御信号入力端が接続されると共に出力端が前記半導体スイッチ回路及び前記リレースイッチ回路の制御入力端子にそれぞれに接続された制御信号同期回路とを備え、前記制御信号同期回路は、前記交流電源入力端子に入力される交流電圧の所定の位相及び／又は所定の電圧を検知し、前記制御信号入力端子に入力された入力制御信号により同期化制御信号を出力し、前記半導体スイッチ回路及び前記リレースイッチを制御することを特徴とする交流電源スイッチ回路を提供する。
【００１２】
本発明における第２の発明においては、本発明の第１の発明による交流電源スイッチ回路おいて、前記半導体スイッチ回路は制御端子を有する半導体素子を備え、前記リレースイッチ回路はソレノイド及び該ソレノイドにより開閉が制御されるスイッチ接点とを備えると共に、前記制御信号同期回路は、前記入力交流電源電圧が所定の範囲内の時に前記スイッチ接点を導通から遮断または遮断から導通へと動作させる前記同期化制御信号を出力することを特徴とする交流電源スイッチ回路を提供する。
【００１３】
本発明における第３の発明においては、前記第１または第２の発明による交流電源スイッチ回路おいて、前記制御信号同期回路は、前記入力交流電源電圧より位相が進んだ進相入力交流電源電圧を得る進相コンデンサと、前記入力交流電源電圧と第１参照電圧を比較する第１比較回路と、この第１比較回路の出力と前記進相入力交流電源電圧を受けて第１出力信号を出力する第１出力回路と、前記入力交流電源電圧と第２参照電圧を比較する第２比較回路と、この第２比較回路の出力と前記進相入力交流電源電圧を受けて第２出力信号を出力する第２出力回路とを備え、前記入力制御信号と第１出力信号または第２出力信号に基づき前記同期化制御信号を出力することを特徴とする交流電源スイッチ回路を提供する。
【００１４】
本発明による交流電源スイッチ回路の実施の形態において、前記半導体スイッチ回路の半導体素子はＦＥＴ素子またはバイポーラトランジスタとすることが出来る。
【００１５】
本発明による、交流電源入力端子と交流電源出力端子間に直列に接続された半導体スイッチ回路とリレースイッチ回路を用いて前記交流電源入力端子に供給される入力交流電源電圧の前記交流出力端子に対する供給または遮断を制御する交流電源の制御方法においては、外部から入力される入力制御信号を受けて前記半導体スイッチ回路及び前記リレースイッチ回路に出力制御信号を出力するタイミングを、前記入力交流電源電圧の位相に応じて調整し、前記リレースイッチ回路が有するスイッチ接点を前記入力交流電源電圧が所定の範囲内の時に導通から遮断または遮断から導通へと動作させることを特徴とする交流電源の制御方法を提供する。
【発明の効果】
【００１６】
本発明においては、交流電源の供給及び遮断を行う場合、負荷で使用される電力（電流及び電圧）に対して比較的小さな許容容量のＦＥＴ素子または比較的小さな許容容量のバイポーラトランジスタ素子、及び比較的小さな許容容量のスイッチ接点を有するリレースイッチを使用することが出来るので、交流電源スイッチ回路の小型化が実現出来、さらに、コストも下げることが出来る。また、供給動作時の電力損失も小さい。
【発明を実施するための最良の形態】
【００１７】
（実施例１）
以下、図１に従って、本発明による交流電源スイッチ回路の１実施例の構成を説明する。図１に示す様に、本実施例における交流電源スイッチ回路は、一対の交流電源入力端子１ａ、１ｂ及び一対の交流電源出力端子６ａ、６ｂを有する。ここで例えば、１００Ｖの交流電源が一対の交流電源入力端子１ａ、１ｂに供給される。尚、一対の交流電源出力端子６ａ、６ｂには、交流電源を使用する電子機器が接続される。ここで接続される電子機器は複数であっても良い。２は制御信号入力端子であり、図１の交流電源スイッチ回路の動作を制御する制御信号が外部から入力される。
【００１８】
制御信号入力端子２に入力された制御信号は、制御信号同期回路３で交流電源入力端子１ａ、１ｂに供給されている交流電源電圧に同期されると共に、その交流電源電圧の位相が取得され、制御信号同期回路３の出力に前記の交流電源の交流電源電圧に同期し、かつ位相が調整された同期化制御信号が得られる。その為、交流電源入力端子１ａ、１ｂからの交流電源電圧は制御信号同期回路３にも供給される。尚、図示はしないが、制御信号同期回路３は、第１参照電圧Ｘ１と第２参照電圧−Ｘ２を有する。
【００１９】
一方、半導体スイッチ回路４及びリレースイッチ回路５が直列接続され、一方が交流電源入力端子１ａに接続されると共に、他方が交流電源出力端子６ａに接続される。また、交流電源入力端子１ｂは、図示するように交流電源出力端子６ｂに直接接続されると共に接地される。前記の半導体スイッチ回路４及びリレースイッチ回路５は、負荷に接続される複数の電子機器を考慮して夫々の使われる部品の電力仕様（最大許容電流、最大許容電圧）が決定される。最大動作電力より小さく設計できる。
【００２０】
半導体スイッチ回路４はゲート制御端子４ａを有し、制御信号同期回路３からの同期化制御信号が供給される。また、半導体スイッチ回路４に直列に接続されるリレースイッチ回路５は機械的なスイッチ接点を有し、半導体スイッチ回路４と同様に制御信号同期回路３からの同期化制御信号が供給されて、その機械的なスイッチ接点の動作が制御される。
【００２１】
以上のように接続されて構成された本発明による交流電源スイッチ回路の１実施例の動作を図２の波形図を参照して以下に説明する。
【００２２】
図２の左側は、交流電源を遮断状態から供給（導通）状態にする時の各部波形図を示し、図２の右側は、交流電源を供給状態から遮断状態にする時の各部波形図を示す。図２において、（ａ）は制御信号入力端子２に入力される制御信号、（ｂ）は一対の交流電源入力端子１ａ、１ｂに供給される交流電源電圧ＩＮの波形、（ｃ）は制御信号同期回路３の出力に得られる同期化制御信号、（ｄ）はリレースイッチ回路５が有する機械接点であるスイッチ接点の動作状態を示す。
【００２３】
まず、交流電源入力端子１ａ、１ｂに接続供給されている交流電源を、交流電源出力端子６ａ、６ｂに接続される負荷である電子機器に対して遮断状態から供給（導通）状態に切り替えるときには、図２の（ａ）左側に示す制御信号のパルスＰＯＮを制御信号入力端子２に供給する。この場合、正極性のパルスＰＯＮの発生タイミングは、一対の交流電源入力端子１ａ、１ｂに供給される交流電源電圧ＩＮの波形とは同期が取れておらず、交流電源電圧ＩＮの波形に対して任意の位置に発生する。例えば、図２の（ｂ）左側に示す交流電源電圧ＩＮに対しては、図２の（ａ）右側に示す正極性のパルスＰＯＮは交流電源電圧最大値の位置で立ち上がる関係となっている。正極性のパルスＰＯＮの発生している期間に交流電源電圧ＩＮが第１参照電圧Ｘ１と比較され、交流電源電圧ＩＮが第１参照電圧Ｘ１より低くなった時点Ｔ１に同期化制御信号が図２の（ｃ）左側に示すように立ち上がる。
【００２４】
この同期化制御信号は半導体スイッチ回路４のゲート制御端子４ａに印加されると共に、リレースイッチ回路５に印加される。半導体スイッチ回路４は、半導体素子を主体とする電子的スイッチ回路であるので、ほぼ同期化制御信号の立ち上りと同時に導通状態となる。一方、リレースイッチ回路５は機械的なスイッチ回路なので、図２の（ｄ）左側で示すように、リレースイッチ回路５に含まれるスイッチ接点は遅れて導通状態となる。ここで、スイッチ接点を交流電源電圧ＩＮの電圧の絶対値が低い期間、即ち、例えば図２の（ｂ）の＋ＴＨと−ＴＨの間で導通状態に切り替わる様に、リレースイッチ回路５に含まれるスイッチ接点の動作遅れを考慮して第１参照電圧Ｘ１の値を決定する。
【００２５】
次に、交流電源入力端子１ａ、１ｂに接続供給されている交流電源を、交流電源出力端子６ａ、６ｂに接続されている負荷である電子機器に対して供給（導通）状態から遮断状態に切り替えるときには、図２の（ａ）右側の制御信号のパルスＰＯＦＦを制御信号入力端子２に供給する。この場合、負極性のパルスＰＯＦＦの発生タイミングも、一対の交流電源入力端子１ａ、１ｂに供給される交流電源電圧ＩＮの波形とは同期が取れておらず、交流電源電圧ＩＮの波形に対して任意の位置に発生する。例えば、図２の（ｂ）右側に示す交流電源電圧ＩＮに対しては、図２の（ａ）右側の負極性のパルスＰＯＦＦは交流電源電圧の最大値の約２／３の位置で立ち下がる関係となっている。この負極性のパルスPＯＦＦの発生している期間に交流電源電圧ＩＮが第２参照電圧−Ｘ２と比較され、交流電源電圧ＩＮがこの第２参照電圧−Ｘ２より高くなった（絶対値が小さくなった）時点Ｔ２に同期化制御信号が図２の（ｃ）右側に示すように立ち下がる様に構成されている。
【００２６】
この図２の（ｃ）右側に示す同期化制御信号は半導体スイッチ回路４のゲート制御端子４ａに印加されると共に、リレースイッチ回路５に印加されており、半導体スイッチ回路４は電子的スイッチ回路であるので、ほぼ同期化制御信号と同時に遮断状態となる。然しながら、リレースイッチ回路５は、図２の（ｄ）右側で示すように、リレースイッチ回路５に含まれるスイッチ接点は遅れて遮断状態となる。この場合、スイッチ接点が交流電源電圧ＩＮの電圧の絶対値の低い期間に、スイッチ接点が遮断状態に切り替わる様にするために、スイッチ接点の動作遅れを考慮して第２参照電圧−Ｘ２の値を決定する。
【００２７】
然しながら、半導体スイッチ回路４に使用する半導体素子にＦＥＴ素子を使用する場合には次の様な問題が発生する。即ち、導通状態から遮断状態に切り替える場合には、半導体スイッチ回路４に含まれるＦＥＴ素子のゲート電極にＯＦＦとなる信号を与えても、ＮチャンネルＦＥＴ素子の場合、ソース電極からドレイン電極に向かう電流は、ＦＥＴ素子の寄生ダイオードにより流れるので、この電流を遮断できない。従って、ＦＥＴ素子のゲート電極にＯＦＦとなる信号を与えても電流が遮断できず、スイッチ接点にもこの電流が流れているので、電流の流れない期間、即ち、ＮチャンネルＦＥＴ素子のソース電極に対してドレイン電極が正電位の期間にスイッチ接点を遮断することが必要となる。従って、スイッチ接点を導通状態から遮断状態に切り替える場合には、交流電源電圧ＩＮの電圧の絶対値の低い期間でかつ、上記正電位の期間、即ち、図２の（ｂ）右側の０Ｖと＋ＴＨとの間でスイッチ接点が遮断状態に切り替わる必要があり、この期間でスイッチ接点が導通状態から遮断状態に切り替わるように、スイッチ接点の動作遅れを考慮して第２参照電圧−Ｘ２の値を決定する。また、ＰチャネルＦＥＴ素子であれば、ドレイン電極からソース電極に向かう電流は、ＦＥＴ素子の寄生ダイオードにより流れるので、この電流を遮断できない。従って、ＦＥＴ素子のゲート電極にＯＦＦとなる信号を与えても電流が流れる。したがって、ドレイン電極がソース電極に対して負電位の期間にスイッチ接点を遮断することが必要となる。
【００２８】
また、半導体スイッチ回路４に使用する半導体素子にバイポーラトランジスタ素子を使用することもできる。この場合には、該バイポーラトランジスタをＯＦＦ制御するとき、ＮＰＮトランジスタの場合、ＦＥＴ素子の場合と同様制御し、コレクタ電極がエミッタ電極に対し正電位の状態でスイッチ接点を遮断し、ＰＮＰトランジスタであれば、コレクタ電極がエミッタ電極に対し負電位の状態でスイッチ接点を遮断することが必要である。以上のようにして決定した第１参照電圧Ｘ１及び第２参照電圧−Ｘ２を使用して生成した同期化制御信号で半導体スイッチ回路４及びリレースイッチ回路５を制御すれば、スイッチ接点に火花を生じることなく交流電源の遮断及び供給の制御を可能とする交流電源スイッチ回路を構成することが出来る。
【００２９】
ワイヤレス操作が可能なテレビジョン装置、ビデオ装置、ステレオ装置などのＡＶ機器やエアーコンディショナ、あるいは、時計やタイマを備えるコンピュータ制御の白物家電などは一般に待機電力を消費する。また、コンピュータに接続されたモニタなどのコンピュータ周辺機器は、業務終了後、消し忘れ勝ちである。これら家庭用電子機器やＯＡ機器とコンセントの間に上記の交流電源スイッチ回路を配置し、上記の制御信号によって交流電源の供給及び遮断を適宜制御すれば、待機電力や消し忘れによる無駄な消費電力を効果的に節約することができる。
（実施例２）
以下、図３に従って、本発明による交流電源スイッチ回路における第２の実施例の構成を説明する。この第２の実施例においては、半導体スイッチ回路の電子的スイッチ素子としてＮチャンネルＦＥＴ素子が使用される。図３に示す様に、第２の実施例における交流電源スイッチ回路は、一対の交流電源入力端子１０ａ、１０ｂ及び一対の交流電源出力端子６０ａ、６０ｂを有する。ここで例えば、１００Ｖの交流電源が一対の交流電源入力端子１０ａ、１０ｂに供給され、負荷となる複数の電子機器は交流電源出力端子６０ａ、６０ｂに接続される。２０は制御信号入力端子であり、制御信号が外部から入力される。
【００３０】
交流電源入力端子１０ａ、１０ｂ間には進相コンデンサ７０と抵抗７１が直列に接続され、その接続中点に交流電源入力端子１０ａ、１０ｂの交流電源電圧ＩＮより位相が９０度進んだＡ点電圧が得られる。この点の電圧をここではＡ点電圧とする。
【００３１】
また、第１参照電圧Ｘ１と交流電源電圧ＩＮを比較する電圧比較回路３２ａを設ける。即ち、電圧源３３ａよりの第１参照電圧Ｘ１を電圧比較回路３２ａの反転入力端子に与え、交流電源電圧ＩＮを電圧比較回路３２ａの非反転入力端子に与える。そのため、交流電源入力端子１０ａと接地間にダイオード３０ａ、抵抗３０ｂ、３０ｃの直列回路を接続し、抵抗３０ｂ、３０ｃの接続中点を電圧比較回路３２ａの非反転入力端子に接続する。
【００３２】
抵抗３０ｂ、３０ｃの接続中点はさらにＡＮＤ回路３５ａに供給する。ＡＮＤ回路３５ａにはインバータ３４ａを介して電圧比較回路３２ａの出力を供給する。また、ＡＮＤ回路３５ａの出力はＡＮＤ回路３７ａに供給され、先に説明したＡ点電圧と比較される。そのため、Ａ点電圧がインバータ３６を介してＡＮＤ回路３７ａに供給される。また、ＡＮＤ回路３７ａの出力はＡＮＤ回路３８ａに供給されて制御信号入力端子２０に入力される制御信号との同期をとりつつ位相の取得を行い、ＡＮＤ回路３８ａの出力に第１同期化制御信号を得る。そのため、ＡＮＤ回路３８ａには同期化される制御信号入力端子２０に入力される制御信号が供給される。
【００３３】
一方、第２参照電圧−Ｘ２と交流電源電圧ＩＮを比較する電圧比較回路３２ｂを設ける。即ち、電圧源３３ｂよりの第２参照電圧−Ｘ２を電圧比較回路３２ｂの反転入力端子に与え、交流電源電圧ＩＮを電圧比較回路３２ｂの非反転入力端子に与える。そのため、交流電源入力端子１０ａと接地間にダイオード３１ａ、抵抗３１ｂ、３１ｃの直列回路を接続し、抵抗３１ｂ、３１ｃの接続中点を電圧比較回路３２ａの非反転入力端子に接続する。
【００３４】
抵抗３１ｂ、３１ｃの接続中点はさらにインバータ３４ｂを介してＡＮＤ回路３５ｂに供給すると共に、ＡＮＤ回路３５ｂには電圧比較回路３２ｂの出力を供給する。ＡＮＤ回路３５ｂの出力はＡＮＤ回路３７ｂに供給され、先に説明したＡ点電圧と比較される。そのため、Ａ点電圧がＡＮＤ回路３７ｂに供給されている。ＡＮＤ回路３７ｂの出力はＮＡＮＤ回路３８ｂに供給されて、制御信号入力端子２０に入力される制御信号の同期をとりつつ位相の調整を行い、ＮＡＮＤ回路３８ｂの出力に第２同期化制御信号を得る。そのため、ＮＡＮＤ回路３８ｂには同期化される制御信号入力端子２０に入力される制御信号がインバータ２０ａを介して入力される。
【００３５】
次に、ＡＮＤ回路３８ａから得られる第１同期化制御信号は、抵抗５７を介してＳＣＲ、ＳＳＲなどの半導体電流制御回路３９のゲート制御端子に供給されて半導体電流制御回路３９の動作を制御する。また、ＮＡＮＤ回路３８ｂから得られる第２同期化制御信号は、ツェナーダイオード５６を介してトランジスタ５５のベース電極に供給されてトランジスタ５５を制御する。尚、半導体電流制御回路３９のカソード端子をトランジスタ５５のコレクタ電極、エミッタ電極を介して接地すると共に、ツェナーダイオード５６とトランジスタ５５のベース電極との接続点は抵抗５５ａを介して半導体電流制御回路３９のカソード端子とトランジスタ５５のコレクタ電極との接続点に接続される。
【００３６】
一方、半導体電流制御回路３９のアノード端子はリレースイッチ回路５０のソレノイド５０ａを介して直流電源電圧Ｖｃｃに接続される。ソレノイド５０ａにはダイオード５０ｃと抵抗５０ｄの直列回路を並列に接続すると共に、フォトボル４５に含まれる発光ダイオード４５ｂと外付け抵抗４５ｃの直列回路を並列に接続する。また、４０はＮチャンネルのＦＥＴ素子（以下Ｎ−ＦＥＴ素子と表す）であり、５０ｂはリレースイッチ回路５０のスイッチ接点であり、これらを図示する様に交流電源入力端子１０ａ及び交流電源出力端子６０ａ間に直列に接続する。
【００３７】
即ち、Ｎ−ＦＥＴ素子４０のドレイン電極Ｄを交流電源入力端子１０ａに接続し、ソース電極Ｓをリレースイッチ回路５０のスイッチ接点５０ｂを介して交流電源出力端子６０ａに接続する。また、Ｎ−ＦＥＴ素子４０のゲート電極Ｇを、フォトボル４５の受光ダイオード４５ａを介してＮ−ＦＥＴ素子４０とスイッチ接点５０ｂの交流電源入力端子１０ａ側との接続点に接続する。ここで、スイッチ接点５０ｂはソレノイド５０ａが通電状態にあるとき接点を閉じ、通電をやめると接点は開く。
【００３８】
次に、図３に示す本発明の第２の実施例の動作を説明する。この交流電源制御回路を用いて、交流電源入力端子１０ａ、１０ｂに接続供給されている交流電源電圧ＩＮを、交流電源出力端子６０ａ、６０ｂに接続される負荷である電子機器に対して遮断状態から供給状態に切り替えるときには、図１の実施例と同様に、図２の左側の波形図で説明される。図２の（ｂ）左側を拡大した図が、図４の（ａ）で示される。この場合、まず、交流電源電圧ＩＮの正の期間に交流電源電圧ＩＮの電圧波形が第１参照電圧Ｘ１を横切る点を検出する必要がある。
【００３９】
しかし、図４の（ａ）で示すように、通常、交流電源電圧ＩＮが正の期間であっても、電圧波形が第１参照電圧Ｘ１を横切る点は２つ存在する。即ち、Ｂ点及びＣ点である。このとき、本来検出したいＣ点のみを有効にするには、Ｂ点の検出を無効にする必要がある。その為に、入力されている交流電源電圧に対し９０度位相の進んだ交流電源電圧を進相コンデンサ７０を用いて得る。この電圧がＡ点電圧であって、入力の交流電源の交流電源電圧ＩＮとの関係は図５の（ａ）に示す関係となる。
【００４０】
電圧比較回路３２ａの出力はインバータ３４ａを介して得られ、入力される交流電源電圧ＩＮの電圧が第１参照電圧Ｘ１より低くなったときに電圧比較回路３２ａの出力は”ロー”となるが、その時インバータ３４ａの出力は”ハイ”となる。入力交流電源の交流電源電圧ＩＮが正の期間のみ有効な信号を出すように、インバータ３４ａの出力をＡＮＤ回路３５ａに供給すると共に、ＡＮＤ回路３５ａには交流電源電圧ＩＮを供給する。以上のようにして、Ｂ点及びＣ点が検出できるが、先に説明したように、本来検出したいＣ点のみを有効にするため、ＡＮＤ回路３５ａの出力は、Ａ点電圧をインバータ３６で反転した信号とのＡＮＤが取られる。
そのため、ＡＮＤ回路３５ａの出力とインバータ３６の出力がＡＮＤ回路３７ａに供給され、これにより、交流電源電圧ＩＮが正で、Ａ点電圧が負の期間にのみＡＮＤ回路３７ａが”ハイ”を出力するＣ点に対応する出力のみが得られる。かくして得られたＣ点に対応したＡＮＤ回路３７ａの出力により、制御信号入力端子２０に供給される制御信号がＡＮＤ回路３８ａで同期がとられつつその位相が調整され、第１同期化制御信号として抵抗５７を介して半導体電流制御回路３９のゲート制御端子に与えられる。
【００４１】
第１同期化制御信号が半導体電流制御回路３９のゲート制御端子に与えられると、半導体電流制御回路３９及びトランジスタ５５が導通し、直流電流が直流電源Ｖｃｃから、ソレノイド５０ａ、発光ダイオード４５ｂと抵抗４５ｃの直列回路、半導体電流制御回路３９及びトランジスタ５５に流れる。その瞬間に発光ダイオード４５ｂが発光して、フォトボル４５の受光ダイオード４５ａは電圧を出力し、Ｎ−ＦＥＴ素子４０が導通状態に切り替わる。
【００４２】
また、スイッチ接点５０ｂの動作はその機械的遅延により遅れて動作し遮断状態から導通状態へと切り替わる。先に説明したように、リレースイッチ回路５０のスイッチ接点５０ｂが、図４の（ａ）中、Ｍ１で示す期間で遮断状態から導通状態へと切り替わるように第１参照電圧Ｘ１を決定する。このＭ１の期間では、交流電源電圧ＩＮは＋ＴＨと−ＴＨの間にあり、この期間であれば、スイッチ接点５０ｂが遮断状態から導通状態へと切り替わる時には大きな電流は流れる事はない。
【００４３】
次に、この交流電源制御回路を、供給（導通）状態から遮断状態に制御するときは、図１の実施例と同様に、図２の右側の波形図で説明される。図２の（ｂ）右側を拡大した図が図４の（ｂ）で示される。この場合、まず、交流電源電圧ＩＮの負の期間に交流電源電圧ＩＮの電圧波形が第２参照電圧−Ｘ２を横切る点を検出する必要がある。
【００４４】
次に、図４の（ｂ）で示すように、交流電源電圧ＩＮが負の期間であっても、交流電源電圧ＩＮの電圧波形が第２参照電圧−Ｘ２を横切る点は２つ存在する。即ち、Ｄ点及びＥ点である。このとき、本来検出したいＥ点のみ有効にするには、Ｄ点の検出を無効にする必要がある。入力されている交流に対し進相コンデンサ７０によって得られた９０度位相の進んだＡ点電圧と、入力の交流電源の交流電源電圧ＩＮとの関係は図５の（ｂ）に示す関係となる。
【００４５】
電圧比較回路３２ｂの出力は、入力交流電源の交流電源電圧ＩＮが第２参照電圧−Ｘ２より高くなったとき “ハイ”となる。入力交流電源の交流電源電圧ＩＮが負の期間のみ有効な信号を出すように、電圧比較回路３２ｂの出力と、インバータ３４ｂを介して極性が反転された交流電源電圧ＩＮをＡＮＤ回路３５ｂに供給する。以上のようにして、Ｄ点及びＥ点が検出できるが、本来検出したいＥ点のみを有効にするため、ＡＮＤ回路３５ｂの出力はＡＮＤ回路３７ｂに供給されてＡ点電圧とのＡＮＤが取られる。これにより、交流電源電圧ＩＮが負でＡ点電圧が正である期間にのみＡＮＤ回路３７ｂの出力に有効なＥ点に対応する出力が得られる。
【００４６】
かくして得られたＥ点に対応したＡＮＤ回路３７ｂの出力と、制御信号入力端子２０に供給される制御信号がインバータ２０ａで反転されてＮＡＮＤ回路３８ｂに与えられ、同期がとられつつその位相が調整され、所定の位相及び電圧で、第２同期化制御信号としてツェナーダイオード５６を介してトランジスタ５５のベース電極に与えられる。
【００４７】
第２同期化制御信号がトランジスタ５５のベース電極に与えられると、トランジスタ５５が非導通となり、それに従い、半導体電流制御回路３９も非導通となる。すると、いままで直流電源Ｖｃｃから、ソレノイド５０ａ、発光ダイオード４５ｂと抵抗４５ｃの直列回路、半導体電流制御回路３９及びトランジスタ５５に流れていた電流がなくなり、発光ダイオード４５ｂは発光を停止する。従ってフォトボル４５の受光ダイオード４５ａの電圧出力が停止して、瞬時にＮ−ＦＥＴ素子４０は非導通状態となる。しかし、スイッチ接点５０ｂの動作はその機械的遅延により遅れて動作する。好ましくは、スイッチ接点５０ｂは、図４の（ｂ）中、Ｍ２で示す期間で動作するように設計することが望ましい。
【００４８】
このＭ２の期間では、交流電源の電圧は＋ＴＨと０Ｖの間にある。この理由は先の実施例で説明した様に、導通状態から遮断状態に切り替える場合には、Ｎ−ＦＥＴ素子４０のゲート電極ＧにＯＦＦとなる信号を与えても、Ｎ−ＦＥＴ素子４０のソース電極Ｓからドレイン電極Ｄに向かう電流は、Ｎ−ＦＥＴ素子４０の寄生ダイオードにより流れるので、この電流を遮断できない。従って、Ｎ−ＦＥＴ素子４０のゲート電極ＧにＯＦＦとなる信号を与えても電流を遮断出来ず、スイッチ接点５０ｂにもこの電流が流れている。そのときにスイッチ接点５０ｂが導通から遮断になると火花等が発生し、スイッチ接点５０ｂが破壊される恐れがある。従って、この様な電流の流れない期間、即ち、Ｎ−ＦＥＴ素子４０のソース電極Ｓに対してドレイン電極Ｄが正電位の期間にスイッチ接点５０ｂを遮断することが必要となる。そのため、このＭ２期間にスイッチ接点５０ｂが遅延動作を考慮して作動させる必要がある。
【００４９】
かくして、図３に示す本発明の第２実施例においては、第１参照電圧Ｘ１の設定により、スイッチ接点５０ｂの動作を、遮断状態から供給状態に切り替えるときには入力交流電源の交流電源電圧ＩＮが所定の電圧範囲以内、即ち、＋ＴＨと−ＴＨの間に追い込むことが出来る。さらに、供給状態から遮断状態にする場合には、第２参照電圧−Ｘ２の設定により、入力交流電源の交流電源電圧ＩＮが所定の電圧範囲以内、即ち、＋ＴＨと０Ｖの間に追い込むことが確実に出来る。
（実施例３）
次に、図６を用いて本発明の第３の実施例を説明する。以下、図６に従って、本発明による交流電源スイッチ回路における第３の実施例の構成を説明するが、第２の実施例と共通部分は、同じ参照番号を付けて詳細な説明は省略する。基本的に第３の実施例においては、第２の実施例におけるリレースイッチ回路５０をラッチリレースイッチ回路９０に変更するもので、その為に一部の周辺回路にも変更を必要とする。
【００５０】
即ち、図６に示すように、半導体電流制御回路３９のアノード端子は、フォトボル４５に含まれる発光ダイオード４５ｂと外付け抵抗４５ｃの直列回路を介して、直流電源電圧Ｖｃｃに接続される。一方ＡＮＤ回路３８ａの出力と抵抗５７の接続点を、抵抗８１ａ及びコンデンサ８２ａを介してトランジスタ８０ａのベース電極に接続する。尚、コンデンサ８２ａは、接地間に挿入された抵抗８３ａと共働して微分回路を構成する。また、ＮＡＮＤ回路３８ｂの出力は、ツエナーダイオード５６に接続すると共に、インバータ９１、抵抗８１ｂ及びコンデンサ８２ｂを介してトランジスタ８０ｂのベース電極に接続する。尚、コンデンサ８２ｂは、接地間に挿入された抵抗８３ｂと共働して微分回路を構成する。
【００５１】
さらに、トランジスタ８０ａ、８０ｂのそれぞれのエミッタ電極は接地されると共に、コレクタ電極はそれぞれラッチリレースイッチ回路９０のソレノイド９０ａ、９０ｂを介して直流電源電圧Ｖｃｃに接続される。ソレノイド９０ａ、９０ｂの接続中点には電源電圧Ｖｃｃが供給される。ラッチリレースイッチ回路９０のスイッチ接点９０ｃは、トランジスタ８０ａが所定期間導通することにより、ソレノイド９０ａを駆動し、スイッチ接点９０ｃを閉じ導通状態とする。この場合、トランジスタ８０ａの導通が終了し、ソレノイド９０ａの駆動が終了しても、スイッチ接点９０ｃの導通状態は保持される。同様にラッチリレースイッチ回路９０のスイッチ接点９０ｃは、トランジスタ８０ｂが所定期間導通することによりソレノイド９０ｂを駆動し、スイッチ接点９０ｃを遮断状態とする。この場合、トランジスタ８０ｂの導通が終了し、ソレノイド９０ｂの駆動が終了しても、スイッチ接点９０ｃの開放の状態は保持される。
【００５２】
図６に示す本発明の第３の実施例にあっても、スイッチ接点９０ｃは、Ｍ１期間に遮断から導通、Ｍ２期間に導通から遮断の動作をするので、スイッチ接点９０ｃが破壊されることはない。さらに、この実施例によれば、ラッチリレースイッチ回路９０のスイッチ接点９０ｃを制御するためには、所定期間のみトランジスタ８０ａ、または８０ｂを駆動するだけでよいので、ソレノイド９０ａまたは９０ｂには瞬間的にしか電流が流れない。従って、無駄な電力消費を避けることが出来る。
（実施例４）
図３及び図６に示す本発明の実施例においては、半導体スイッチ素子としてＮチャンネルのＦＥＴ素子を使用した場合であるが、先に説明したように、ＰチャンネルのＦＥＴ素子（以下Ｐ−ＦＥＴ素子と表す）を使用することも出来る。しかし、Ｐ−ＦＥＴ素子４０‘においては、ドレイン電極Ｄがソース電極Ｓに対して正電位の期間にドレイン電極Ｄからソース電極Ｓに流れている電流は、Ｐ−ＦＥＴ素子４０’の寄生ダイオードにより流れるので、この電流を遮断できない。そのため、Ｐ−ＦＥＴを使用する場合には、ドレイン電極Ｄがソース電極Ｓに対して負電位の期間にスイッチ接点を遮断することが必要となる。そのため、図７の（ａ）で示すＰＯＦＦの制御信号が入力されたのちに入力交流電源電圧ＩＮが正の期間に、図７の（ｂ）で示すように第２参照電圧Ｘ２’となる時点Ｔ２’を検出する。このＴ２’のタイミングで、図７の（ｃ）で示す第２同期化制御信号を発生させ、Ｐ−ＦＥＴ素子及びリレースイッチ回路を制御し、遅延動作するリレースイッチ回路のスイッチ接点の遮断が図７の（ｄ）に示す、入力交流電源電圧ＩＮが０Ｖと−ＴＨの間に行われるように第２参照電圧Ｘ２’を設定すればよい。
【００５３】
図９は、図３における実施例２において、Ｎ−ＦＥＴ素子４０に代えてＰ−ＦＥＴ素子４０’を使用した実施例を示す。図９において、ダイオード３１a’、電圧源３３ｂ’、第２参照電圧Ｘ２’及びダイオード４５a’が、それぞれ図３の実施例とは極性を変える必要がある。さらに、電圧比較回路３２ｂの出力側にインバータ３４a’及びＡ点電圧を反転させるために、インバータ３６’が追加されるが、図３に示されたインバータ３４ｂは除去される。その他は図３の回路と同じであり、ここでは同じ符号を付して詳細な説明を省略する。
【００５４】
図９の実施例の場合も、図８の(a)で示すように、入力交流電源電圧ＩＮが正の期間でも、点Ｄ‘及び点Ｅ’のうち、点Ｄ’を無効とし、Ｅ’を有効にして、スイッチ接点５０ｂが入力交流電源電圧ＩＮの０Ｖと−ＴＨの期間、すなわち期間Ｍ２’に遮断される必要がある。従って、先の実施例と同様に、図８の（ｂ）で示すように、入力交流電源電圧ＩＮより９０度位相の進んだＡ点電圧でゲートして点Ｄ’を無効にし、点Ｅ’のみを有効にしている。すなわち、この実施例４においては、先に説明した変更により、入力交流電源電圧ＩＮが正の期間にＤ’点、Ｅ’点がＡＮＤ回路３５ｂの出力に得られるが、Ａ点電圧の負の期間でゲートすることにより、ＡＮＤ回路３７ｂの出力には有効な点Ｅ’のみが得られることとなる。図６に示す第３実施例に関しても同様な変更で、Ｎ−ＦＥＴ素子に代えてＰ−ＦＥＴ素子を使用することが出来る。
【００５５】
また、それぞれの実施例において、ＦＥＴ素子に代えてバイポーラトランジスタ素子を使用することもできる。この場合には、該バイポーラトランジスタ素子をＯＦＦ制御するとき、ＮＰＮトランジスタの場合、ＦＥＴ素子の場合と同様制御し、コレクタ電極がエミッタ電極に対し正電位の状態でスイッチ接点を遮断し、ＰＮＰトランジスタであれば、コレクタ電極がエミッタ電極に対し負電位の状態でスイッチ接点を遮断することが必要である。
【図面の簡単な説明】
【００５６】
【図１】本発明による交流電源スイッチ回路の第１の実施例を示す回路図。
【図２】図１に示す第１の実施例の動作を説明するための波形図。
【図３】本発明による交流電源スイッチ回路の第２の実施例を示す回路ブロック図。
【図４】図３に示す第２の実施例の動作を説明するための波形図。
【図５】同じく、図３に示す第２の実施例の動作を説明するための波形図。
【図６】本発明による交流電源スイッチ回路の第３の実施例を示す回路ブロック図。
【図７】本発明による交流電源スイッチ回路の第４の実施例の動作を説明するための波形図。
【図８】本発明による交流電源スイッチ回路の第４の実施例の動作を説明するための波形図。
【図９】本発明による交流電源スイッチ回路の第４の実施例を示す回路ブロック図。
【符号の説明】
【００５７】
１ａ、１ｂ、１０a、１０ｂ  交流電源入力端子
２、２０  御信号入力端子
３  制御信号同期回路
４  半導体スイッチ回路
５、５０  リレースイッチ回路
５０ｂ、９０ｃ  スイッチ接点
６ａ、６ｂ、６０a,  ６０ｂ  交流電源出力端子
４０  Ｎ−ＦＥＴ素子
４０’  Ｐ−ＦＥＴ素子
７０  進相コンデンサ
９０  ラッチリレースイッチ回路
【図１】
2006345658.tif 000003
【図２】
2006345658.tif 000004
【図３】
2006345658.tif 000005
【図４】
2006345658.tif 000006
【図５】
2006345658.tif 000007
【図６】
2006345658.tif 000008
【図７】
2006345658.tif 000009
【図８】
2006345658.tif 000010
【図９】
2006345658.tif 000011