(57)【要約】  【課題】高耐圧の薄膜トランジスタとオン電流が大きい薄膜トランジスタとを共通のアレイ基板に形成した液晶表示装置の製造方法を提供する。  【解決手段】アレイ基板２のガラス基板３上に形成した各ゲート絶縁膜31，66をそれぞれパターニングする。各ゲート絶縁膜31，66のそれぞれを、所定の膜厚差となるまでドライエッチングする。高耐圧の第１薄膜トランジスタ８と、第１薄膜トランジスタ８の第１ゲート絶縁膜31よりも薄い第２ゲート絶縁膜66を備えオン電流が大きい第２薄膜トランジスタ９とを共通のガラス基板３上に容易に形成できる。  【選択図】図１
2006317638.tif 000002
【特許請求の範囲】
【請求項１】
基板に設けられた第１半導体層上に設けられた第１ゲート絶縁膜を備えた第１薄膜トランジスタと、前記基板に設けられた第２半導体層上に設けられ前記第１ゲート絶縁膜よりも膜厚が小さい第２ゲート絶縁膜を備えた第２薄膜トランジスタとを備えた液晶表示装置の製造方法であって、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜にそれぞれパターニングする絶縁膜パターニング工程と、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれを、第２ゲート絶縁膜の膜厚が前記第１ゲート絶縁膜の膜厚よりも小さくなるようにエッチングするエッチング工程と
を具備したことを特徴とした液晶表示装置の製造方法。
【請求項２】
第１薄膜トランジスタは、画像表示領域の画素に用いられる素子であり、
第２薄膜トランジスタは、前記画像表示領域の周辺に位置し前記画素を駆動する回路部に用いられる素子である
ことを特徴とした請求項１記載の液晶表示装置の製造方法。
【請求項３】
第１ゲート絶縁膜と第２ゲート絶縁膜とは、共通のゲート絶縁膜を加工して形成され、
前記ゲート絶縁膜は、
第１絶縁膜と、
この第１絶縁膜と第１半導体層および第２半導体層との間に位置する第２絶縁膜とを備え、
エッチング工程は、前記第１絶縁膜よりも前記第２絶縁膜のエッチングレートを遅くし、前記第１絶縁膜と前記第２絶縁膜とで第１ゲート絶縁膜を形成するとともに、前記第１絶縁膜を前記第２絶縁膜に対して選択的にエッチングすることで第２ゲート絶縁膜を形成する
ことを特徴とした請求項１または２記載の液晶表示装置の製造方法。
【請求項４】
第１絶縁膜は、シリコン窒化膜であり、
第２絶縁膜は、シリコン酸化膜であり、
エッチング工程は、四フッ化炭素および酸素を含む混合ガスと三フッ化窒素および塩素を含む混合ガスとのいずれか一方を用いるドライエッチング法である
ことを特徴とした請求項３記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に設けられた複数の薄膜トランジスタを有する液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置においては、画素毎に液晶を駆動させるための薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)を備えたアクティブマトリクス型の液晶表示装置が主流となりつつある。なかでも、半導体層に多結晶シリコンとしてのポリシリコンを用いたポリシリコンＴＦＴ液晶は、ガラス基板上に駆動回路の一部を取り込むことによる製造コストの削減のほか、狭額縁、高開口率および高精細化に適するとして、次第に普及してきている。また、一般的なアクティブマトリクス型の液晶表示装置は、多結晶シリコンを活性層に用いた薄膜トランジスタをアレイ基板上に形成している。
【０００３】
そして、このアレイ基板は、ガラスなどの絶縁基板上にプラズマＣＶＤ法などによって非晶質半導体薄膜であるアモルファスシリコン薄膜を堆積させる。この後、このアモルファスシリコン薄膜にエキシマレーザビームなどのエネルギビームを照射して溶融させて結晶化させて多結晶膜であるポリシリコン薄膜とする。次いで、このポリシリコン薄膜の表面をレジストにて覆った後、このポリシリコン薄膜にプラズマを照射してドライエッチングして島状にパターニングする。この後、この島状のポリシリコン薄膜上にシリコン酸化膜などによるゲート絶縁膜をプラズマＣＶＤ法などにて形成する。さらに、このゲート絶縁膜上に金属膜をスパッタ法などにて成膜してからパターニングしてゲート電極を形成する。
【０００４】
この金属膜の成膜工程の前までに薄膜トランジスタのチャネル部にｐ型、あるいはｎ型の不純物を注入し、薄膜トランジスタの閾値電圧を調整した後、このゲート電極をマスクとしてｐ型あるいはｎ型の不純物を高濃度に注入して薄膜トランジスタのソース領域およびドレイン領域を形成する。次いで、アニールを行って不純物を活性化した後、ゲート電極を含むゲート絶縁膜上に層間絶縁膜を成膜する。さらに、これら層間絶縁膜およびゲート絶縁膜をパターニングして、活性層のソース領域およびドレイン領域に連通するコンタクトホールを形成する。この後、これらコンタクトホールを含む層間絶縁膜上にスパッタ法などで金属膜を形成した後、レジストを剥離してソース電極およびドレイン電極を形成し、さらにパッシベーション膜を成膜する。
【０００５】
ところで、アクティブマトリクス型の液晶表示装置においては、ガラス基板上に駆動回路などの回路を作り込む際に、画素部に用いられる薄膜トランジスタと、回路部に用いられる薄膜トランジスタとでは、要求される性能が異なる。
【０００６】
すなわち、画素部の薄膜トランジスタでは、液晶を駆動するために、高電圧(〜５Ｖ)が印加されるため、高耐圧が要求される一方で、回路部の薄膜トランジスタでは、より低い電圧での動作で充分であり、高耐圧は要求されないものの、駆動する回路の高速動作が求められるため、大きなオン電流が要求される。
【０００７】
そこで、画素部の薄膜トランジスタと回路部用の薄膜トランジスタとの両方に第１ゲート絶縁膜を成膜し、この第１ゲート絶縁膜にパターニングしてエッチング法により回路部用の薄膜トランジスタのみに第１ゲート絶縁膜を形成した後、この第１ゲート絶縁膜を含む各薄膜トランジスタ上に新たに他のゲート絶縁膜を成膜し、パターニングおよびエッチングする方法が知られている(例えば、特許文献１参照。)。
【特許文献１】特開平８−２５０７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の液晶表示装置の製造方法では、画素部の薄膜トランジスタと回路部用の薄膜トランジスタとでゲート絶縁膜の膜厚を異ならせるために、ゲート絶縁膜の成膜、パターニングおよびエッチングを繰り返さなければならず、製造性が良好でないという問題点を有している。
【０００９】
本発明は、このような点に鑑みなされたもので、高耐圧の薄膜トランジスタとオン電流が大きい薄膜トランジスタとを共通の基板に容易に形成できる液晶表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、基板に設けられた第１半導体層上に設けられた第１ゲート絶縁膜を備えた第１薄膜トランジスタと、前記基板に設けられた第２半導体層上に設けられ前記第１ゲート絶縁膜よりも膜厚が小さい第２ゲート絶縁膜を備えた第２薄膜トランジスタとを備えた液晶表示装置の製造方法であって、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜にそれぞれパターニングする絶縁膜パターニング工程と、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれを、第２ゲート絶縁膜の膜厚が前記第１ゲート絶縁膜の膜厚よりも小さくなるようにエッチングするエッチング工程とを具備したものである。
【００１１】
そして、パターニング工程にて第１ゲート絶縁膜および第２ゲート絶縁膜にそれぞれパターニングし、エッチング工程にて第２ゲート絶縁膜の膜厚が第１ゲート絶縁膜の膜厚よりも小さくなるようにエッチングする。
【発明の効果】
【００１２】
本発明によれば、第１薄膜トランジスタの第１ゲート絶縁膜よりも第２薄膜トランジスタの第２ゲート絶縁膜の膜厚をパターニング工程およびエッチング工程により、容易に小さくし、高耐圧の第１薄膜トランジスタと、オン電流が大きい第２薄膜トランジスタとを共通の基板に容易に形成できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態の液晶表示装置の構成を図１ないし図１０を参照して説明する。
【００１４】
図１ないし図３において、１は液晶表示装置としての液晶パネルである。この液晶パネル１は、トップゲートタイプの薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)方式である。また、この液晶パネル１は、アクティブマトリクス型でもある。そして、この液晶パネル１は、基板としての薄膜トランジスタ基板である略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板としてのガラス基板３を有している。
【００１５】
さらに、図３に示すように、アレイ基板２の図１に示すガラス基板３の一主面である表面上の中央部には、複数の画素４をマトリクス状に備えた画像表示領域としての画面部５が形成されているとともに、ガラス基板３の表面上の画面部５の周辺である側方には、画素４を駆動する回路部としての駆動領域である周辺回路部６が形成されている。
【００１６】
また、ガラス基板３の表面の画面部５に対応する部分には、配線層としてのゲート電極配線である図示しない複数の走査線と、配線層としての画像信号配線である図示しない複数の信号線とが、格子状に配線され、それぞれ周辺回路部６に電気的に接続されている。走査線は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。また、信号線は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。そして、これら走査線および信号線の各交点に対応して、図１に示す画素電極７、補助容量および第１薄膜トランジスタ８のそれぞれが画素４毎に設けられている。
【００１７】
画素４のそれぞれには、図１に示す画素電極７、蓄積容量としての図示しない補助容量および第１薄膜トランジスタ８がそれぞれ１つずつ配置されている。
【００１８】
また、周辺回路部６は、各走査線に走査信号を供給して第１薄膜トランジスタ８をオンオフさせるタイミングに同期して、各信号線に画素信号を供給することによって、アレイ基板２の画面部５に所定の画像を表示させる回路部であり、第２薄膜トランジスタ９が所定の位置に複数配設されている。
【００１９】
そして、ガラス基板３の表面には、シリコン窒化膜やシリコン酸化膜などにて構成された図示しないアンダーコート層が積層されて成膜されている。このアンダーコート層上には、トップゲート型構造としてのトップゲートタイプの第１薄膜トランジスタ８が１画素構成要素として配設されているとともに、トップゲート型構造としてのトップゲートタイプの第２薄膜トランジスタ９が周辺回路部６を高速動作させるスイッチング素子として配設されている。
【００２０】
そして、第１薄膜トランジスタ８は、アンダーコート層上に形成された第１半導体層としての第１活性層21を備えている。この第１活性層21は、多結晶半導体としてのポリシリコン(ｐ−Ｓｉ)にて構成された多結晶半導体層としてのポリシリコン半導体層である。すなわち、この第１活性層21は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)薄膜ASをエキシマレーザＥによる溶解結晶化であるアニールしてからパターニングして作成した島状のポリシリコン薄膜である。
【００２１】
ここで、この第１活性層21は、第１薄膜トランジスタ８用の半導体層パターンであり、矩形平膜状に形成され、この第１活性層21の中央部に設けられたチャネル部としての第１チャネル領域22を有している。この第１チャネル領域22の両端部には、第１ソース領域23および第１ドレイン領域24のそれぞれが設けられている。これら第１ソース領域23および第１ドレイン領域24は、第１チャネル領域22とともに第１活性層21を形成しており、この第１チャネル領域22の両側に接続されている。
【００２２】
そして、各第１薄膜トランジスタ８の第１チャネル領域22、第１ソース領域23および第１ドレイン領域24のそれぞれを含むアンダーコート層上には、絶縁性を有する配線絶縁層としての第１ゲート絶縁膜31が積層されて成膜されている。この第１ゲート絶縁膜31は、第１活性層21を含むアンダーコート層上に配置され、所定のゲート絶縁膜M1により形成されている。
【００２３】
ここで、このゲート絶縁膜M1は、上側に位置する第１絶縁膜M1aと、下側に位置する第２絶縁膜M1bとを有している。第１絶縁膜M1aは、例えばシリコン窒化膜であり、第２絶縁膜M1bは、例えばシリコン酸化膜である。このため、第１絶縁膜M1aのエッチングレートが第２絶縁膜M1bのエッチングレートよりも遅くなっている。そして、第１ゲート絶縁膜31は、その膜厚により第１薄膜トランジスタ８の耐圧およびオン電流を設定可能であり、所定の耐圧に対応する充分な膜厚を有している。
【００２４】
さらに、各第１薄膜トランジスタ８の第１チャネル領域22に対向した第１ゲート絶縁膜31上には、第１ゲート電極32が積層されて成膜されている。この第１ゲート電極32は、第１ゲート絶縁膜31を介して各第１薄膜トランジスタ８の第１チャネル領域22上に対向して絶縁されている。さらに、この第１ゲート電極32は、走査線の一側縁に一体的に接続されて、この走査線の一部を構成する。
【００２５】
そして、第１ゲート電極32から離間された第１ゲート絶縁膜31上には、画素補助容量としての補助容量が積層されている。さらに、この補助容量、第１ゲート電極32および走査線のそれぞれを含む第１ゲート絶縁膜31上には、層間絶縁層としての第１層間絶縁膜33が積層されて成膜されている。この第１層間絶縁膜33は、走査線の第１活性層21に対する反対側に設けられている。
【００２６】
また、図２に示すように、これら第１層間絶縁膜33および第１ゲート絶縁膜31には、これら第１層間絶縁膜33および第１ゲート絶縁膜31のそれぞれを貫通した第１の開口部としての導通部である複数のコンタクトホール34，35が開口されて設けられている。ここで、これらコンタクトホール34，35は、第１薄膜トランジスタ８の第１ゲート電極32の両側に位置する、この第１薄膜トランジスタ８の第１ソース領域23および第１ドレイン領域24上に設けられている。そして、コンタクトホール34は、第１薄膜トランジスタ８の第１ソース領域23に連通して開口している。また、コンタクトホール35は、第１薄膜トランジスタ８の第１ドレイン領域24に連通して開口している。
【００２７】
さらに、第１薄膜トランジスタ８の第１ソース領域23に連通したコンタクトホール34を含む第１層間絶縁膜33上には、第１ソース電極38が積層されて成膜されている。この第１ソース電極38は信号線に電気的に接続されている。したがって、この信号線は、第１ソース電極38を介して第１薄膜トランジスタ８の第１ソース領域23に電気的に接続されて導通されている。
【００２８】
また、第１薄膜トランジスタ８の第１ドレイン領域24に連通したコンタクトホール35を含む第１層間絶縁膜33上には、第１ドレイン電極39が積層されて設けられている。この第１ドレイン電極39は、補助容量に電気的に接続されている。また、この第１ドレイン電極39は、コンタクトホール35を介して第１薄膜トランジスタ８の第１ドレイン領域24に電気的に接続されて導通されている。さらに、この第１ドレイン電極39は、信号線と同一工程で同一材料にて形成されている。
【００２９】
ここで、これら第１ソース電極38、第１ドレイン電極39、第１活性層21、第１ゲート絶縁膜31、第１ゲート電極32および第１層間絶縁膜33によって各第１薄膜トランジスタ８が構成されている。よって、これら第１薄膜トランジスタ８は、ガラス基板３の画面部５上にマトリクス状の半導体層パターンとして形成されている。
【００３０】
さらに、各第１薄膜トランジスタ８の第１ソース電極38および第１ドレイン電極39を含む第１層間絶縁膜33上には、保護膜としてのパッシベーション膜である平坦化膜41が積層されて成膜されている。この平坦化膜41には、この平坦化膜41を貫通した導通部としてのコンタクトホール42が開口されて設けられている。このコンタクトホール42は、第１薄膜トランジスタ８の第１ドレイン電極39に連通して開口している。
【００３１】
そして、このコンタクトホール42を含む平坦化膜41上には、ＩＴＯ薄膜である画素電極７が積層されて成膜されている。この画素電極７は、コンタクトホール42を介して第１ドレイン電極39に電気的に接続されて導通されている。ここで、この画素電極７は、この画素電極７に第１ドレイン電極39が電気的に接続されている第１薄膜トランジスタ８にて制御される。さらに、この画素電極７を含んだ平坦化膜41上には、配向膜43が積層されて成膜されている。
【００３２】
一方、アレイ基板２の画面部５の表面側には、矩形平板状の対向基板51が対向して配設されている。この対向基板51は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板52を備えている。このガラス基板52におけるアレイ基板２に対向した側の一主面である表面には、カラーフィルタ層53が積層されて設けられている。このカラーフィルタ層53は、少なくとも２色以上である１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つのドットが繰り返し配置されて構成された色層である。
【００３３】
また、このカラーフィルタ層53は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の各画素４に対応して対向するように設けられている。さらに、このカラーフィルタ層53の表面には、共通電極としての矩形平板状の対向電極54が積層されて設けられている。この対向電極54は、対向基板51の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の画面部５全体に亘って対向する矩形状の大きな電極である。言い換えると、この対向電極54は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の画素電極７と相対するように配置されている。さらに、この対向電極54上には、配向膜55が積層されて成膜されている。
【００３４】
そして、この対向基板51は、この対向基板51の配向膜55をアレイ基板２の配向膜43に対向させた状態で、この対向基板51にアレイ基板２が取り付けられている。すなわち、このアレイ基板２の画素電極７は、対向基板51の対向電極54に対向して配設されている。さらに、これら対向基板51の配向膜55とアレイ基板２の配向膜43との間には、図示しない液晶が挟持されて介挿されて封止されて光変調層としての液晶層56が形成されている。この液晶層56は、アレイ基板２の画素電極７と対向基板51の対向電極54との間に液晶容量を形成させる。
【００３５】
そして、周辺回路部６の第２薄膜トランジスタ９は、アンダーコート層上に形成された第２半導体層としての第２活性層61を備えている。この第２活性層61は、第１活性層21とともに共通の半導体層としての活性層Ｓにより構成されている。すなわち、第２活性層61は、多結晶半導体としてのポリシリコン(ｐ−Ｓｉ)にて構成された多結晶半導体層としてのポリシリコン半導体層である。したがって、この第２活性層61は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)薄膜ASをエキシマレーザＥによる溶解結晶化であるアニールしてからパターニングして作成した島状のポリシリコン薄膜である。
【００３６】
ここで、この第２活性層61は、第２薄膜トランジスタ８用の半導体層パターンであり、矩形平膜状に形成され、この第２活性層61の中央部に設けられたチャネル部としての第２チャネル領域62を有している。この第２チャネル領域62の両端部には、第２ソース領域63および第２ドレイン領域64のそれぞれが設けられている。これら第２ソース領域63および第２ドレイン領域64は、第２チャネル領域62とともに第２活性層61を形成しており、この第２チャネル領域62の両側に接続されている。
【００３７】
そして、各第２薄膜トランジスタ９の第２チャネル領域62、第２ソース領域63および第２ドレイン領域64のそれぞれを含むアンダーコート層上には、絶縁性を有する配線絶縁層としての第２ゲート絶縁膜66が積層されて成膜されている。この第２ゲート絶縁膜66は、第１ゲート絶縁膜31と共通のゲート絶縁膜M1をドライエッチング法により加工して形成され、第２活性層61を含むアンダーコート層上に配置されている。また、この第２ゲート絶縁膜66は、その膜厚により第２薄膜トランジスタ９の耐圧およびオン電流を設定可能であり、所定のオン電流に対応する膜厚を有している。
【００３８】
ここで、第２ゲート絶縁膜66は、ゲート絶縁膜M1の第１絶縁膜M1aを第２絶縁膜M1bに対して選択的にドライエッチングすることにより、第２絶縁膜M1bのみで形成されるようになっている。したがって、第２ゲート絶縁膜66の膜厚は、少なくとも第１絶縁膜M1aの厚み分、第１ゲート絶縁膜31の膜厚よりも小さくなっており、第１ゲート絶縁膜31の第２絶縁膜M1bの厚みと略等しくなっている。このため、第２薄膜トランジスタ９は、第１薄膜トランジスタ８と比較して、耐電圧が低く、かつ、オン電流が大きくなっている。言い換えると、第１薄膜トランジスタ８と第２薄膜トランジスタ９とは、互いに性能が異なっている。
【００３９】
さらに、各第２薄膜トランジスタ９の第２チャネル領域62に対向した第２ゲート絶縁膜66上には、第２ゲート電極67が積層されて成膜されている。この第２ゲート電極67は、第２ゲート絶縁膜66を介して各第２薄膜トランジスタ９の第２チャネル領域62上に対向して絶縁されている。この第２ゲート電極67は、第１ゲート電極32と共通のゲート電極M2により形成されている。
【００４０】
そして、第２ゲート電極67を含む第２ゲート絶縁膜66上には、第２層間絶縁膜68が積層されて成膜されている。この第２層間絶縁膜68は、第１層間絶縁膜33と共通の層間絶縁膜M3により形成されている。
【００４１】
また、第２層間絶縁膜68および第２ゲート絶縁膜66には、これら第２層間絶縁膜68および第２ゲート絶縁膜66のそれぞれを貫通した第２の開口部としての導通部である複数のコンタクトホール71，72が開口されて設けられている。ここで、これらコンタクトホール71，72は、第２薄膜トランジスタ９の第２ゲート電極67の両側に位置する、この第２薄膜トランジスタ９の第２ソース領域63および第２ドレイン領域64上に設けられている。そして、コンタクトホール71は、第２薄膜トランジスタ９の第２ソース領域63に連通して開口している。また、コンタクトホール72は、第２薄膜トランジスタ９の第２ドレイン領域64に連通して開口している。
【００４２】
さらに、第２薄膜トランジスタ９の第２ソース領域63に連通したコンタクトホール71を含む第２層間絶縁膜68上には、第２ソース電極73が積層されて成膜されている。また、第２薄膜トランジスタ９の第２ドレイン領域64に連通したコンタクトホール72を含む第２層間絶縁膜68上には、第２ドレイン電極74が積層されて設けられている。
【００４３】
ここで、これら第２ソース電極73、第２ドレイン電極74、第２活性層61、第２ゲート絶縁膜66、第２ゲート電極67および第２層間絶縁膜68によって各第２薄膜トランジスタ９が構成されている。
【００４４】
さらに、各第２薄膜トランジスタ９の第２ソース電極73および第２ドレイン電極74を含む第２層間絶縁膜68上は、第１薄膜トランジスタ８と同様に平坦化膜41により覆われている。
【００４５】
次に、上記一実施の形態の液晶表示装置の製造方法を説明する。
【００４６】
まず、第１プラズマＣＶＤ工程として、ガラス基板３上にプラズマＣＶＤ(Chemical Vapor Deposition)法でアンダーコート層を形成した後、図４に示すように、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などにて、このアンダーコート層上にアモルファスシリコン薄膜ASを堆積する。
【００４７】
次いで、レーザ照射工程として、図５に示すように、このアモルファスシリコン薄膜61にエネルギビームＥを照射してアニールして、このアモルファスシリコンASを溶融結晶化させて多結晶半導体薄膜である活性層Ｓにする。このとき、エネルギビームＥとしては、例えばエキシマレーザビームを用いる。
【００４８】
この後、第２プラズマＣＶＤ工程として、活性層Ｓの表面にレジストを形成し、このレジストをマスクとして、プラズマＣＶＤ法などにて活性層Ｓをプラズマに曝してドライエッチングして島切りして島状にパターニングする。
【００４９】
次いで、ゲート絶縁膜形成工程として、図５に示すこれら島状の活性層Ｓを含むアンダーコート層上に、プラズマＣＶＤ法などにて、図６に示すように、ゲート絶縁膜M1を形成する。
【００５０】
この後、絶縁膜パターニング工程として、第１ゲート絶縁膜31および第２ゲート絶縁膜66となるゲート絶縁膜M1の表面にフォトレジストなどを用いて薄膜トランジスタ９に対応する部分のみがエッチングされるようにパターニングする。
【００５１】
この後、このフォトレジストをマスクとして、図７に示すように、例えば四フッ化炭素(ＣＦ４)と酸素(Ｏ２)とを含む混合ガス、あるいは、三フッ化窒素(ＮＦ３)と塩素(Ｃｌ２)とを含む混合ガスなどを用いたドライエッチングにより、図１に示す各薄膜トランジスタ８，９に対応した各ゲート絶縁膜31，66の所定の膜厚となるように加工する。
【００５２】
このとき、第２絶縁膜M1bのエッチングレートが第１絶縁膜M1aのエッチングレートよりも遅い、すなわち第１絶縁膜M1aのエッチングレートが第２絶縁膜M1bのエッチングレートよりも早いことにより、第１絶縁膜M1aが比較的早くエッチング除去され、第２絶縁膜M1bはエッチング除去されにくくなるから、第１ゲート絶縁膜31の膜厚が第１絶縁膜M1aの膜厚と第２絶縁膜M1bの膜厚との和となり、第２ゲート絶縁膜66の膜厚が略第２絶縁膜M1bの膜厚となる。したがって、第１絶縁膜M1aと第２絶縁膜M1aとの膜厚を適宜設定することにより、各ゲート絶縁膜31，66の膜厚差を管理する。
【００５３】
さらに、第１金属膜形成工程として、各薄膜トランジスタ８，９の各チャネル領域22，62となる各活性層21，61上に、例えばモリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにて成膜してゲート電極M2を形成してからパターニングした後、図８に示すように、プラズマＰに曝してドライエッチングして、走査線、信号線および各ゲート電極32，67のそれぞれを形成する。
【００５４】
なお、閾値電圧調整工程として、第１金属膜形成工程の前までに、各チャネル領域22，62に、ｎ型のリン(Ｐ)やｐ型のボロン(Ｂ)などの不純物を注入し、各薄膜トランジスタ８，９の閾値電圧を調整する。
【００５５】
そして、イオンドーピング工程として、各ゲート電極32，67をマスクとして用いて、各薄膜トランジスタ８、９の各ソース領域23，63および各ドレイン領域24，64となる部分の各活性層21，61の両側部にｎ型のリンやｐ型のボロンなどの不純物を高濃度にイオンドーピングしてｎ＋層あるいはｐ＋層として、各薄膜トランジスタ８，９の各ソース領域23，63および各ドレイン領域24，64のそれぞれを形成する。
【００５６】
この後、各薄膜トランジスタ８，９の各活性層21，61をアニールして、各薄膜トランジスタ８，９の各活性層21，61にドーピングした不純物を活性化させる。
【００５７】
次いで、層間絶縁膜形成工程として、各薄膜トランジスタ８，９それぞれの各ゲート電極32，67を含むゲート絶縁膜31上に、酸化シリコン膜などを成膜して層間絶縁膜M3を形成する。この後、第１フォトリソ工程として、図９に示すように、この層間絶縁膜M3および各ゲート絶縁膜31，66をパターニングしてコンタクトホール34，35，71，72を開口させて、各薄膜トランジスタ８，９の各ソース領域23，63およびドレイン領域24，64のそれぞれの一部を露出させる。
【００５８】
この状態で、第２金属膜形成工程として、これらコンタクトホール34，35，71，72を含む層間絶縁膜M3上の全面にスパッタ法などにて図示しない第２の金属膜を成膜する。この後、各薄膜トランジスタ８，９の各ソース電極38，73および各ドレイン電極39，74となる第２の金属層上に図示しないフォトレジストを形成する。
【００５９】
次いで、電極形成工程として、このフォトレジストをマスクとして用い、図１０に示すように、各薄膜トランジスタ８，９の各ソース電極38，73およびドレイン電極39，74となる部分以外の第２の金属層をドライエッチングなどにて除去して、各薄膜トランジスタ８，９の各ソース電極38，73および各ドレイン電極39，74のそれぞれを形成する。
【００６０】
この後、これら各ソース電極38，73および各ドレイン電極39，74上のフォトレジストを剥離して除去する。さらに、平坦化膜形成工程として、これら各ソース電極38，73およびドレイン電極39，74のそれぞれを含む各層間絶縁膜33，68上にシリコン窒化膜(ＳｉＮ)である平坦化膜41を形成して、各薄膜トランジスタ８，９を完成する。
【００６１】
この後、フォトリソ工程にて、平坦化膜41にコンタクトホール42を形成して、薄膜トランジスタ８の第１ドレイン電極39の一部を露出させた後、コンタクトホール42を含む平坦化膜41上に透明導電膜をスパッタしてからパターニングして画素電極７を形成し、画素電極７を含む平坦化膜41上に配向膜43を形成してアレイ基板２を製造する。
【００６２】
そして、アレイ基板２の配向膜43側に、対向基板51の配向膜55側を対向させて取り付けた後、これらアレイ基板２の配向膜43と対向基板51の配向膜55との間に液晶層56を介挿させて封止する。さらに、これらアレイ基板２および対向基板51に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて液晶パネル１とする。
【００６３】
上述したように、上記一実施の形態では、各ゲート絶縁膜31，66をそれぞれパターニングする絶縁膜パターニング工程と、各ゲート絶縁膜31，66のそれぞれを、所定の膜厚差となるまでドライエッチングするエッチング工程とにより、第１薄膜トランジスタ８と、この第１薄膜トランジスタ８の第１ゲート絶縁膜31よりも薄い第２ゲート絶縁膜66を備えた第２薄膜トランジスタ９とを共通の基板３上に形成する構成とした。
【００６４】
この結果、例えばゲート絶縁膜の成膜、パターニングおよびエッチングを繰り返して第１ゲート絶縁膜と第２ゲート絶縁膜との膜厚を異ならせる従来の製造方法と比較して、ゲート絶縁膜M1を成膜するゲート絶縁膜形成工程と、ゲート絶縁膜M1にパターニングする絶縁膜パターニング工程と、このゲート絶縁膜M1をエッチングするエッチング工程とのみで、第１薄膜トランジスタ８と、第２薄膜トランジスタ９とを略同時に容易に形成できる。
【００６５】
そして、このように各ゲート絶縁膜31，66の膜厚を異ならせることにより、特に画面部５の各画素４と周辺回路部６とで薄膜トランジスタに要求される性能が異なる液晶パネル１において、ことで高耐圧を確保し、より低い電圧での動作で充分である一方で周辺回路部６の高速動作を可能にするために大きいオン電流を要求される第２薄膜トランジスタ９に対しては、必要最小限の膜厚の第２ゲート絶縁膜66を形成することにより、大きいオン電流を確保できる。
【００６６】
また、上述のように互いに性能が異なる第１薄膜トランジスタ８と第２薄膜トランジスタ９とを共通の基板３上に形成できることで、液晶パネル１の性能を確保できるとともに、各薄膜トランジスタ８，９を略同時進行で共通の基板３上に形成できるので、タクトタイムを抑制して製造コストをも抑制できる。
【００６７】
ここで、ゲート絶縁膜の膜厚は、薄膜トランジスタの特性、信頼性および歩留まりなどに大きな影響を与えるので、その管理が非常に重要となる。
【００６８】
そこで、上記一実施の形態では、各ゲート絶縁膜31，66となるゲート絶縁膜M1を、第１絶縁膜M1aと第２絶縁膜M1bとの二層に形成し、かつ、第１絶縁膜M1aのエッチングレートを第２絶縁膜M1bのエッチングレートよりも遅くして、エッチング工程において、第１絶縁膜M1aを第２絶縁膜M1bに対して選択的にエッチングすることにより、各ゲート絶縁膜31，66の膜厚差を第１絶縁膜M1aの膜厚などにより容易に調整でき、ゲート絶縁膜M1の成膜時の膜厚のばらつき、およびエッチングによるばらつきなどが生じても、各ゲート絶縁膜M1a，M1bの膜厚を、精度よく、かつ、容易に管理できる。
【００６９】
そして、このように各薄膜トランジスタ８，９の信頼性、歩留まりを確保でき、かつ、点欠などの表示不良をも低減できることで、液晶パネル１の信頼性をも向上できる。
【００７０】
なお、上記各実施の形態において、トップゲートタイプの薄膜トランジスタ８について説明したが、ボトムゲート型構造であるボトムゲートタイプの薄膜トランジスタ８であっても対応させて用いることができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態の液晶表示装置を示す説明断面図である。
【図２】同上液晶表示装置の各薄膜トランジスタの一部を示す説明断面図である。
【図３】同上液晶表示装置を示す説明平面図である。
【図４】同上液晶表示装置の製造方法のスパッタリング工程を示す説明断面図である。
【図５】同上液晶表示装置の製造方法のレーザ照射工程を示す説明断面図である。
【図６】同上液晶表示装置の製造方法のゲート絶縁膜形成工程を示す説明断面図である。
【図７】同上液晶表示装置の製造方法のエッチング工程を示す説明断面図である。
【図８】同上液晶表示装置の製造方法の第１金属膜形成工程を示す説明断面図である。
【図９】同上液晶表示装置の製造方法の第１フォトリソ工程を示す説明断面図である。
【図１０】同上液晶表示装置の製造方法の電極形成工程を示す説明断面図である。
【符号の説明】
【００７２】
１    液晶表示装置としての液晶パネル
２    基板としてのアレイ基板
４    画素
５    画像表示領域としての画面部
６    回路部としての周辺回路部
８    第１薄膜トランジスタ
９    第２薄膜トランジスタ
21    第１半導体層としての第１活性層
31    第１ゲート絶縁膜
61    第２半導体層としての第２活性層
66    第２ゲート絶縁膜
M1    ゲート絶縁膜
M1a   第１絶縁膜
M1b   第２絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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