(57)【要約】【課題】閾電圧と移動度の影響を同時に補正してドライブトランジスタの出力電流のばらつきを補償する際、貫通電流を発光素子から遮断して不要な発光を抑制する。【解決手段】リセット期間で、補正用トランジスタＴｒ５は容量部Ｃｓ１に通電してその電位をリセットする。検出期間で、トランジスタＴｒ５は通電を遮断しドライブトランジスタＴｒ２に過渡電流Ｉｒｅｆが流れている間に、ドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差を検出する。容量部Ｃｓ１は検出した電位差に応じた電位を保持する。それはドライブトランジスタＴｒ２の出力電流に対する閾電圧の影響を減殺する分とキャリア移動度の影響を減殺する分の両方を含む。更にスイッチングトランジスタＴｒ６を備えており、リセット期間中に導通し、容量部Ｃｓ１に通電するためにドライブトランジスタＴｒ２に流れる貫通電流をバイパスして、発光素子ＥＬの不要な発光を抑制する。【選択図】図１１
2006317600.tif 000002
【特許請求の範囲】
【請求項１】
制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、
前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、
前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、
前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、
前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、
該出力電流のキャリア移動度及び閾電圧に対する依存性を両方同時に補正するための補正手段を備えており、
前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該補正期間はリセット期間と検出期間に分かれており、
前記リセット期間で、該補正手段は該容量部に通電して該容量部が保持していた電位をリセットし、
前記検出期間で、該補正手段は該通電を遮断し該ドライブトランジスタに過渡電流が流れている間に、該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、
前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分とキャリア移動度の影響を減殺する分の両方を含み、
更に、該ドライブトランジスタが該発光素子に接続する点と所定の接地電位との間に配されたスイッチングトランジスタを備えており、
前記スイッチングトランジスタは該リセット期間中に導通し、該リセット期間中該容量部に通電するために該ドライブトランジスタに流れる貫通電流をバイパスして、該発光素子の不要な発光を抑制することを特徴とする画素回路。
【請求項２】
更に、該ドライブトランジスタと該発光素子との間に配された追加のスイッチングトランジスタを備えており、
前記追加のスイッチングトランジスタは該リセット期間中にオフして該発光素子を該ドライブトランジスタから切り離し、以って該ドライブトランジスタに流れる貫通電流を該発光素子から遮断して、該発光素子の不要な発光を防止することを特徴とする請求項１記載の画素回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動する画素回路に関する。詳しくは、画素回路に含まれるドライブトランジスタの特性ばらつきを自己補正する回路構成に関する。さらに詳しくは、自己補正の際発光素子に瞬間的に流れる貫通電流を抑制する技術に関する。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【特許文献３】特開２００４−１３３２４０
【特許文献４】特開２００４−０２９７９１
【特許文献５】特開２００４−０９３６８２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の画素回路は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングする。容量部は、サンプリングされた映像信号に応じた入力電位を保持する。ドライブトランジスタは、容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。
【０００５】
ドライブトランジスタは、容量部に保持された入力電位をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち容量部に書き込まれた入力電位によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。
【０００６】
ここでドライブトランジスタの動作特性は以下の式で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２・・・式１
このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート印加電圧を表わしており、画素回路では上述した入力電位である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの入力信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
【０００７】
しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート印加電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
【０００８】
閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路は、ある程度画面のユニフォーミティを改善することが可能である。しかしながら、ポリシリコン薄膜トランジスタの特性は、閾電圧ばかりでなく移動度μも素子毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、移動度μがばらつくと、ゲート印加電圧Ｖｇｓが一定であってもドレイン電流Ｉｄｓにばらつきが出てしまう。この結果発光輝度が画素毎に変化する為、画面のユニフォーミティを損なうという課題がある。
【課題を解決するための手段】
【０００９】
上述した従来の技術の課題に鑑み、本発明は閾電圧と移動度の影響を両方同時に補正し、以ってドライブトランジスタが供給するドレイン電流（出力電流）のばらつきを補償可能な画素回路を提供する事を一般的な目的とする。特に補正動作を行う際、ドライブトランジスタに流れる貫通電流を発光素子から遮断して不要な発光を抑制する事を具体的な目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、該出力電流は該ドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、該出力電流のキャリア移動度及び閾電圧に対する依存性を両方同時に補正するための補正手段を備えている。前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作する。該補正期間はリセット期間と検出期間に分かれている。前記リセット期間で、該補正手段は該容量部に通電して該容量部が保持していた電位をリセットする。前記検出期間で、該補正手段は該通電を遮断し該ドライブトランジスタに過渡電流が流れている間に、該ドライブトランジスタのソースとゲート間に現れる電位差を検出する。前記容量部は該検出した電位差に応じた電位を保持する。該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分とキャリア移動度の影響を減殺する分の両方を含む。更に本画素回路は、該ドライブトランジスタが該発光素子に接続する点と所定の接地電位との間に配されたスイッチングトランジスタを備えている。前記スイッチングトランジスタは該リセット期間中に導通し、該リセット期間中該容量部に通電するために該ドライブトランジスタに流れる貫通電流をバイパスして、該発光素子の不要な発光を抑制する。
【００１０】
好ましくは、更に該ドライブトランジスタと該発光素子との間に配された追加のスイッチングトランジスタを備えており、前記追加のスイッチングトランジスタは該リセット期間中にオフして該発光素子を該ドライブトランジスタから切り離し、以って該ドライブトランジスタに流れる貫通電流を該発光素子から遮断して、該発光素子の不要な発光を防止する。
【発明の効果】
【００１１】
本発明によれば、画素回路は出力電流のキャリア移動度及び閾電圧に対する依存性を両方同時に補正している。すなわち、所定の検出期間で、ドライブトランジスタに検出用の過渡電流が流れている間に、ドライブトランジスタのソースとゲート間に現われる電位差を検出し、これを容量部にフィードバックしている。検出期間を従来に比べ短く設定している為、過渡電流が流れている状態で、ソース／ゲート間の電位差を検出できる。この結果、検出した電位差は、ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分に加え、キャリア移動度の影響を減殺する分を含む。従来の様に、検出期間を長めに設定して過渡電流が消滅した状態でソース／ゲート間の電位差を検出すると、これには閾電圧の影響を減殺する分しか含まれない。電流が流れている状態で電位差を検出することで、キャリア移動度に関する情報も獲得することができる。この様に各画素毎閾電圧及び移動度の影響を排除できるので、画素アレイ全体から見ると画素毎の出力電流のばらつきを抑えることができる。特に、グレーから白表示時では出力電流の移動度に対する依存性が高い。本発明では、移動度による出力電流のばらつきを抑制することができるので、グレーから白表示時における画面のユニフォーミティを大幅に改善することができる。本発明は、基本的に従来の画素回路構成を維持しつつ、適切なタイミング制御を行なうことで、閾電圧及び移動度のばらつきを両方補正することができる。従って、画素回路の素子数を増加させることなく、出力電流のばらつきを抑制することが可能である。
【００１２】
また本発明では、ドライブトランジスタに流れる過渡電流を安定して検出する為、検出期間に先立つリセット期間で容量部をリセットしている。このリセット動作により、ドライブトランジスタに瞬間的ではあるが貫通電流が流れる。なにも対策を施さずに貫通電流をそのまま発光素子に供給すると異常発光が生じる。グレーから白表示では目立たないが、黒表示ではこの異常発光が影響し、いわゆる「黒浮き」となって画面のコントラストを損なう。そこで本発明では、ドライブトランジスタが発光素子に接続する点と所定の接地電位との間にスイッチングトランジスタを配している。このスイッチングトランジスタはリセット期間中に導通し、ドライブトランジスタに流れる貫通電流をバイパスして、発光素子の不要な発光を抑制している。さらにドライブトランジスタと発光素子との間に追加のスイッチングトランジスタが挿入されている。この追加のスイッチングトランジスタはリセット期間中にオフして発光素子をドライブトランジスタから切り離し、貫通電流を発光素子から遮断し以って発光素子の不要な発光を防止している。かかる構成により、従来問題となっていた「黒浮き」を完全に防ぐ事ができる。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して本発明の実施の形態を詳細に説明する。まず最初に本発明の概念を明らかにする為、図１を参照してアクティブマトリクス表示装置の基本的な構成を説明する。図示する様に、アクティブマトリクス表示装置は主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているが、本発明はこれに限られるものではない。各画素Ｒ，Ｇ，Ｂは夫々画素回路２で構成されている。信号線ＳＬは水平セレクタ３によって駆動される。水平セレクタ３は信号部を構成し、信号線ＳＬに映像信号を供給する。走査線ＷＳはライトスキャナ４によって走査される。尚、走査線ＷＳと平行に別の走査線ＤＳ及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７はスキャナ部を構成しており、１水平期間毎画素の行を順次走査する。各画素回路２は走査線ＷＳによって選択された時信号線ＳＬから映像信号をサンプリングする。更に走査線ＤＳによって選択された時、サンプリングされた映像信号に応じて画素回路２内に含まれている発光素子を駆動する。加えて画素回路２は走査線ＡＺによって走査された時、あらかじめ決められた補正動作を行なう。
【００１４】
ライトスキャナ４は基本的にはシフトレジスタで構成されており、外部から供給された互いに反対極性のクロック信号ＣＫ，ＣＫＸに応じて動作し、同じく外部から供給されたサンプリング用のスタートパルスＷＳＳＴを１水平期間毎に順次転送し、以って各行の画素の走査線ＷＳに順次サンプリング用の制御パルスを出力する。同様にドライブスキャナ５もシフトレジスタで構成されており、クロック信号ＣＫ，ＣＫＸに応じてドライブ用のスタートパルスＤＳＳＴを１水平期間毎順次転送し、以って画素の各行の走査線ＤＳに、ドライブ用の制御パルスを出力する。同様に補正用スキャナ７もシフトレジスタで構成されており、外部から供給された補正用のスタートパルスＡＺＳＴをクロック信号ＣＫ，ＣＫＸに同期して順次転送し、画素の各行に補正用の制御パルスを出力する。図示する様に、スキャナ部を構成するライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７には共通のクロック信号ＣＫ，ＣＫＸが供給されており、スタートパルスのみ各スキャナの機能に応じてＷＳＳＴ，ＤＳＳＴ，ＡＺＳＴと波形が異なっている。
【００１５】
上述した画素アレイ１は通常ガラスなどの絶縁基板上に形成されており、フラットパネルとなっている。各画素回路２はアモルファスシリコン薄膜トランジスタ（ＴＦＴ）又は低温ポリシリコンＴＦＴで形成されている。アモルファスシリコンＴＦＴの場合、スキャナ部はパネルとは別のＴＡＢなどで構成され、フレキシブルケーブルにてフラットパネルに接続される。低温ポリシリコンＴＦＴの場合、スキャナ部も同じ低温ポリシリコンＴＦＴで形成できるので、フラットパネル上に画素アレイ部とスキャナ部を一体的に形成できる。いずれの場合であっても、上述した様に各スキャナ４，５，７に供給するクロックパルスＣＫ，ＣＫＸは共通として、入力クロック数を削減するのが一般的である。
【００１６】
図２は、図１に示した画素アレイに含まれる画素回路の基本的な構成を示す回路図である。図示する様に、画素回路２は５個の薄膜トランジスタＴｒ１〜Ｔｒ５と２個の容量素子Ｃｓ１，Ｃｓ２と１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ５は全てＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型のポリシリコンＴＦＴを混在させてもよい。あるいは、Ｎチャネル型のアモルファスシリコンＴＦＴで画素回路を構成してもよい。２個の容量素子Ｃｓ１とＣｓ２は両者合わせて画素回路２の容量部を構成している。発光素子ＥＬは例えばアノード及びカソードを備えた２端子型の有機ＥＬ素子からなる。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。
【００１７】
画素回路２の中心となるドライブトランジスタＴｒ２はゲート（Ｇ）がＧ点に接続され、ソース（Ｓ）がＳ点に接続され、ドレイン（Ｄ）がＤ点に接続されている。発光素子ＥＬはアノードがＤ点に接続され、カソードが接地されている。スイッチングトランジスタＴｒ４は電源電位ＶｃｃとＳ点との間に接続されており、発光素子ＥＬのオン／オフを制御する。トランジスタＴｒ４のゲートは走査線ＤＳに接続されている。
【００１８】
一方サンプリングトランジスタＴｒ１は信号線ＳＬとＡ点との間に接続されている。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。Ａ点とＳ点との間に検出トランジスタＴｒ５が接続されている。そのゲートは走査線ＡＺに接続している。又スイッチングトランジスタＴｒ３はＧ点と所定のオフセット電位Ｖｏｆｓとの間に接続されている。そのゲートは走査線ＡＺに接続されている。尚、検出トランジスタＴｒ５とスイッチングトランジスタＴｒ３はＶｔｈキャンセル用の補正手段を構成している。一方の容量素子Ｃｓ１はＡ点とＧ点との間に接続され、他方の容量素子Ｃｓ２は電源電位ＶｃｃとＡ点との間に接続されている。
【００１９】
ドライブトランジスタＴｒ２はソース／ゲート間に印加されるゲート電圧Ｖｇｓに応じてソース／ドレイン間にドレイン電流Ｉｄｓを流し、これで発光素子ＥＬを駆動する。本明細書ではゲート電圧Ｖｇｓを入力電位とし、ドレイン電流Ｉｄｓを出力電流と定義している。信号線ＳＬから供給される映像信号Ｖｓｉｇに応じてゲート電圧Ｖｇｓを設定し、これによりドレイン電流Ｉｄｓを流すことで、映像信号の階調に従って発光素子ＥＬの発光輝度を制御できる。
【００２０】
ドライブトランジスタＴｒ２の閾電圧Ｖｔｈは画素毎に変動する。これをキャンセルする為あらかじめドライブトランジスタＴｒ２の閾電圧Ｖｔｈを検出し、容量素子Ｃｓ１に保持しておく。この後サンプリングトランジスタＴｒ１をオンして容量素子Ｃｓ２に信号電位Ｖｓｉｇを書き込む。この様にして設定されたゲート電位Ｖｇｓにより、ドライブトランジスタＴｒ２を駆動する。
【００２１】
図３は、図２に示した画素回路の動作説明に供するタイミングチャートである。時間軸Ｔに沿って各走査線ＷＳ，ＡＺ及びＤＳに印加される制御パルスの波形を表わしてある。表記を簡略化する為、制御パルスも対応する走査線の符号と同じ符号で表わす。トランジスタは全てＰチャネル型なので、走査線がハイレベルの時オフし、ローレベルの時オンする。そこで表記を簡略化する為、制御パルスがハイレベルからローレベルに立ち下がる場合を「オン」と表わし、ローレベルからハイレベルに立ち上がる場合を「オフ」と呼ぶ。各制御パルスＷＳ，ＡＺ，ＤＳの波形とともに、Ａ点及びＧ点の電位変化も表わしてある。
【００２２】
図示のタイミングチャートではタイミングＴ１〜Ｔ７までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が１回順次走査される。タイミングチャートは、１行分の画素に印加される各制御パルスＷＳ，ＡＺ，ＤＳの波形を表わしてある。
【００２３】
当該フィールドが始まる前のタイミングＴ０で、制御パルスＷＳ及びＡＺはオフであるのに対し、制御パルスＤＳがオンしている。従ってサンプリングトランジスタＴｒ１、検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ３がオフ状態であるのに対し、スイッチングトランジスタＴｒ４のみがオン状態にある。この状態で、Ａ点電位は信号電位Ｖｓｉｇにあり、Ｇ点電位はＶｓｉｇからＶｔｈだけ下がった電位にある。この時Ｓ点はトランジスタＴｒ４がオンしているのでＶｃｃとなっている。従ってトランジスタＴｒ２のソースとゲートとの間にはＶｔｈを超える十分な電圧が印加されており、出力電流Ｉｄｓが発光素子ＥＬに供給されている。従ってタイミングＴ０では発光素子ＥＬは発光状態にある。
【００２４】
この後当該フィールドに入りタイミングＴ１で制御パルスＡＺがオンし、トランジスタＴｒ５及びＴｒ３が導通する。この結果Ａ点とＳ点が直接つながるので、Ａ点電位は電源電位Ｖｃｃに急激に立ち上がる。一方トランジスタＴｒ３がオンする為、Ｇ点電位は所定のオフセット電位Ｖｏｆｓまで急激に立ち下がる。
【００２５】
この直後タイミングＴ２で制御パルスＤＳがオフになり、スイッチングトランジスタＴｒ４が非導通状態となる。これによりＳ点が電源電位Ｖｃｃから切り離され、非発光状態に変わる。タイミングＴ１からタイミングＴ２までの期間Ｔ１−Ｔ２で、Ａ点電位がＶｃｃとなりＧ点電位がＶｏｆｓとなって各容量素子Ｃｓ１，Ｃｓ２の電位がリセットされる。このリセット動作は、次に続く検出動作を安定化する為の準備であって、本明細書では期間Ｔ１−Ｔ２をリセット期間と呼ぶ。
【００２６】
タイミングＴ２で制御パルスＤＳがオフするとＳ点がＶｃｃから切り離されるので、電源からの給電が遮断される一方容量素子Ｃｓ１の放電が始まり過渡電流がトランジスタＴｒ５を通して流れ、Ａ点電位がＶｃｃから低下していく。Ｇ点電位に対してＡ点電位がＶｔｈまで低下した時、過渡電流が流れなくなる。この結果Ａ点とＧ点の電位差がＶｔｈとなり、これが容量素子Ｃｓ１に保持される。
【００２７】
タイミングＴ３で制御パルスＡＺがオフし、トランジスタＴｒ５及びＴｒ３がオフして、容量素子Ｃｓ１のＧ点側がＶｏｆｓから切り離されるとともに、Ａ点側がＳ点から切り離される。タイミングＴ２〜Ｔ３までの期間でＶｔｈを検出し且つＣｓ１に保持するので、本明細書では期間Ｔ２−Ｔ３を特に検出期間と呼ぶ。この検出期間Ｔ２−Ｔ３はドライブトランジスタに流れる過渡電流が０になる様十分な時間幅を取ってある。
【００２８】
以上説明した様に、リセット期間Ｔ１−Ｔ２におけるリセット動作と検出期間Ｔ２−Ｔ３における検出動作とで閾電圧Ｖｔｈの補正動作が行なわれる。そこでリセット期間と検出期間を合わせた期間Ｔ１−Ｔ３を本明細書では補正期間と呼ぶ。図３のタイミングチャートから明らかな様に、補正期間Ｔ１−Ｔ３は制御パルスＡＺによって規定される。一方、補正期間Ｔ１−Ｔ３内でリセット期間Ｔ１−Ｔ２と検出期間Ｔ２−Ｔ３を区分するのが制御パルスＤＳである。制御パルスＤＳは基本的にスイッチングトランジスタＴｒ４のオン／オフを制御するパルスであり、従って非発光期間と発光期間を規定している。
【００２９】
補正期間Ｔ１−Ｔ３が経過した後、タイミングＴ４で制御パルスＷＳがオンし、サンプリングトランジスタＴｒ１が導通する。この結果、信号線ＳＬから供給された映像信号Ｖｓｉｇが容量素子Ｃｓ２にサンプリングされる。これによりＡ点電位はＶｔｈから信号電位Ｖｓｉｇに上昇する。この上昇に連動してＧ点電位も差分Ｖｔｈを維持したまま上昇する。タイミングチャートから明らかな様に、サンプリング後でもＡ点電位とＧ点電位の電位差はＶｔｈに維持されている。この後１水平期間が経過するタイミングＴ５で制御パルスＷＳはオフし、サンプリングトランジスタＴｒ１が非導通状態となる。ＶｓｉｇをサンプリングしてＣｓ２に保持するサンプリング動作は期間Ｔ４−Ｔ５で行なわれる為、これをサンプリング期間と呼ぶ。サンプリング期間Ｔ４−Ｔ５は１水平期間１Ｈに等しい。
【００３０】
この後タイミングＴ６で制御信号ＤＳが再びオンし、スイッチングトランジスタＴｒ４が導通する。この結果ドライブトランジスタＴｒ２はＳ点電位とＧ点電位との差Ｖｇｓに応じてドレイン電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬはこれによりＶｇｓに応じた輝度で発光する。
【００３１】
この後タイミングＴ７に至り当該フィールドが終了するとともに、次のフィールドに移行する。次のフィールドでは最初にリセット期間に入る。
【００３２】
図３のタイミングチャートに基づいて、サンプリング期間Ｔ４−Ｔ５及びその後の発光期間における入力電位Ｖｇｓを求める。入力電位ＶｇｓはＳ点を基準にしたＧ点の電位である。サンプリング期間Ｔ４−Ｔ５の後の発光期間ではトランジスタＴｒ４がオンしている為、Ｓ点電位は電源に接続されＶｃｃとなっている。一方Ａ点電位は前述した様にＶｃｃよりもＶｓｉｇだけ低い。更にＧ点電位はＡ点電位からＶｔｈだけ低い。従ってＳ点電位を基準にしたＧ点電位を表わすＶｇｓはＶｃｃ−（Ｖｓｉｇ−Ｖｔｈ）となる。前述のトランジスタ特性式１のＶｇｓにここで求めたＶｃｃ−（Ｖｓｉｇ−Ｖｔｈ）を代入すると、以下の特性式２が得られる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｃｃ−Ｖｓｉｇ）２・・・式２
上記特性式２では特性式１に含まれていたＶｔｈの項がキャンセルされ、Ｖｃｃ−Ｖｓｉｇで置き換えられている。従って図２に示した画素回路２は、ドライブトランジスタＴｒ２のＶｔｈに依存することなく、Ｖｓｉｇの値に応じた出力電流Ｉｄｓを発光素子ＥＬに供給することができる。従ってドライブトランジスタＴｒ２のＶｔｈが画素毎にばらついていても、画素アレイとしてはそのばらつきを取り除いた出力電流を各画素の発光素子ＥＬに供給することができる。
【００３３】
図４は、特性式２をグラフ化したものであり、縦軸に出力電流Ｉｄｓを取り、横軸に入力電位Ｖｃｃ−Ｖｓｉｇを取ってある。合わせてグラフの傍に特性式２を再掲してある。特性式２から明らかな様に、ドライブトランジスタのＶｔｈの項は消えている。しかしながら移動度μが残されている。この移動度μはＶｔｈと同じくデバイス依存性があり、各画素毎にばらついている。従って、Ｖｔｈをキャンセルしたのみでは出力電流Ｉｄｓのばらつきは完全に抑えることはできない。グラフではμの大きいトランジスタ特性を実線で表わし、μの小さなトランジスタ特性を点線で表わしている。グラフから明らかな様に、特性式の係数μが大きくなる程、特性カーブは急峻になっている。従って入力電位Ｖｃｃ−Ｖｓｉｇ＝Ｖ０で一定であっても、移動度μのばらつきが画素間で生じる為、出力電流Ｉｄｓはμに依存して変動し、画素間で輝度のばらつきが生じてしまう。特にＶｃｃ−Ｖｓｉｇがグレーから白表示の階調にある時移動度μに依存する輝度ばらつきが顕著となり、表示ムラが生じて解決すべき課題である。
【００３４】
図５は、閾電圧Ｖｔｈの補正に加え、課題である移動度μの補正も可能にした画素回路の動作説明に供するタイミングチャートである。改良した画素回路の構成自体は図２に示した通りであるが、その制御シーケンスを改良してＶｔｈに加えμのばらつきもキャンセル可能なようにしている。図３のタイミングチャートと同様に、図５のタイミングチャートも制御パルスＷＳ，ＡＺ，ＤＳの波形変化と、Ａ点電位及びＧ点電位の変化とを表している。理解を容易にするため改良した画素回路のＡ点電位を実線で表すと共に、これと比較するため図３で説明した画素回路のＡ点電位の変化を点線で表してある。
【００３５】
まず最初に点線で示した先の画素回路のＡ点電位の変化を再度説明する。初めにリセット期間Ｔ１−Ｔ２でＧ点にはＶｏｆｓが書き込まれる。又Ａ点電位はソース電位と等しくなりＶｃｃに達する。ここで所定の接地電位Ｖｏｆｓは全てのドライブトランジスタがオンする電圧設定（Ｖｇｓ＞Ｖｔｈ，すなわちＶｃｃ−Ｖｏｆｓ＞Ｖｔｈ）とする。尚リセット期間Ｔ１−Ｔ２では制御パルスＤＳとＡＺが同時にオンしている。
【００３６】
次に検出期間Ｔ２−Ｔ３に進むと、制御パルスＤＳがオフすることでドライブトランジスタＴｒ２への電源供給が遮断され、Ａ点電位は点線で示す様にドライブトランジスタＴｒ２がカットオフするまで放電される。カットオフ後のＡ点電位はＶｏｆｓ＋Ｖｔｈとなり、Ｖｔｈの検出並びに保持が行なわれる。その後制御パルスＡＺがオフし（図３参照）制御パルスＷＳがオンすることで信号電圧Ｖｓｉｇが書き込まれ、Ｇ点電位はＶｓｉｇ−Ｖｔｈとなる。この後発光期間には制御パルスＤＳがオンして、Ｓ点電位はＶｃｃとなる。依ってドライブトランジスタＴｒ２に流れる出力電流Ｉｄｓは前述した特性式２の様になり、Ｖｔｈの項がキャンセルされＶｔｈばらつきによるユニフォーミティの悪化を防ぐことができた。しかしながら、μのばらつきによるユニフォーミティの悪化は防げない。
【００３７】
そこで本改良例では図５のタイミングチャートに示す様に、制御パルスＡＺによって規定される補正期間Ｔ１−Ｔ３を大幅に短くすることで、Ｖｔｈ補正と同時に移動度μの補正を行なう様にしている。図５のタイミングチャートから明らかな様に、補正期間Ｔ１−Ｔ３を短縮することで、検出期間Ｔ２−Ｔ３も短くなる。この為ドライブトランジスタＴｒ２はカットオフには到達せず、検出期間Ｔ２−Ｔ３の終了時点におけるＡ点電位は、実線で示す様にＶｏｆｓ＋Ｖｔｈ＋Ｖａとなり、前述したカットオフレベルよりも有限の電圧Ｖａ分だけ高くなる。その後は図３のタイミングチャートと同様にサンプリング期間Ｔ４−Ｔ５を経て発光期間に至り発光素子への発光動作が行なわれる。
【００３８】
図５のタイミングチャートに基づいて、サンプリング期間Ｔ４−Ｔ５及びその後の発光期間における入力電位Ｖｇｓを求める。入力電位ＶｇｓはＳ点を基準にしたＧ点の電位である。サンプリング期間Ｔ４−Ｔ５の後の発光期間ではトランジスタＴｒ４がオンしている為、Ｓ点電位は電源に接続されＶｃｃとなっている。一方Ａ点電位は前述した様にＶｃｃよりもＶｓｉｇだけ低い。更にＧ点電位はＡ点電位からＶｔｈ＋Ｖａだけ低い。従ってＳ点電位を基準にしたＧ点電位を表わすＶｇｓはＶｃｃ−（Ｖｓｉｇ−（Ｖｔｈ＋Ｖａ））となる。前述のトランジスタ特性式１のＶｇｓにここで求めたＶｃｃ−（Ｖｓｉｇ−（Ｖｔｈ＋Ｖａ））を代入すると、以下の特性式３が得られる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｃｃ−Ｖｓｉｇ＋Ｖａ）２・・・式３
前述した特性式２とこの特性式３を比較すれば明らかな様に、Ｖｔｈは同じ様にキャンセルされているが電圧分Ｖａが加わっている。結果的に、特性式３は特性式２に比較しＶａ分が新たに加えられた形となっている。なお、特性式３では移動度補正を行う事でＶａ項により輝度が明るい側にオフセットする。従来発光期間は特性式２に示す出力電流状態であり、黒表示の条件はＩｄｓがゼロとなるＶｓｉｇ＝Ｖｃｃであった。しかしながら、本発明では移動度補正を行う為にＶｔｈ補正期間を短くしており、発光期間の出力電流は特性式３に示すようになる。これにより、従来の黒条件Ｖｓｉｇ＝ＶｃｃではＶａ項分のみ発光してしまう。そこで、本発明においても黒表示を完全に無発光とする為に、黒表示での信号電圧設定をＶｓｉｇ＞Ｖｃｃとする必要がある。
【００３９】
特性式３に追加された項Ｖａは、ちょうど特性式３の係数部にある移動度μの寄与を減殺する方向に作用するので、本発明はＶｔｈに加えμのばらつきも抑制することが可能である。この点につき図６を参照して説明する。図６は検出期間における画素回路２の動作状態を示す回路図である。前述した様に検出期間ではサンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオフしている一方、検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ３がオンしている。トランジスタＴｒ４がオフしている為ドライブトランジスタＴｒ２は電源から切り離されている一方、検出トランジスタＴｒ５がオンしている為ドライブトランジスタＴｒ２のゲートＧとソースＳとが容量素子Ｃｓ１を介して接続されている。この時ドライブトランジスタＴｒ２に流れる過渡電流をＩｒｅｆとする。変化するＳ点の電位をＶｓ、ドライブトランジスタの係数をｋ＝Ｗ／Ｌ・Ｃｏｘとすると、検出期間に流れる過渡電流Ｉｒｅｆは以下の特性式４の様に表わされる。
Ｉｒｅｆ＝（１／２）ｋμ（Ｖｓ−Ｖｏｆｓ−Ｖｔｈ）２・・・式４
尚、Ｓ点電位がＶｓであり、Ｇ点電位がＶｏｆｓとなっている為、式４中Ｖｓ−ＶｏｆｓはＶｇｓを表わしている。
【００４０】
ここで図６のＡ点はＳ点と同電位である為、図５に示した検出期間Ｔ２−Ｔ３におけるＡ点電位はＶｓで表わされる。従って図５のタイミングチャートから明らかな様に、ＶａはＡ点電位ＶｓからＶｏｆｓを引き更にＶｔｈを引いたものである。依ってＶａ＝Ｖｓ−Ｖｏｆｓ−Ｖｔｈとなる。これは式４中のＶｓ−Ｖｏｆｓ−Ｖｔｈと同じなので、この項をそっくりＶａで置き換えることができる。従ってＶａは以下の式５によって表わされる。
Ｖａ＝Ｖｓ−Ｖｏｆｓ−Ｖｔｈ＝（２Ｉｒｅｆ／ｋμ）１／２・・・式４
【００４１】
ここでＶａを含んだ特性式３に戻り、このＶａに式５を代入すると最終的に以下の特性式６が得られる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ(Ｖｃｃ−Ｖｓｉｇ＋(２Ｉｒｅｆ／ｋμ)1/2)２・・・式６
【００４２】
図７は特性式６で表わされるドライブトランジスタの電流／電圧特性を示すグラフである。合わせてグラフの傍に特性式６を再掲してある。グラフは図４と対応させており、縦軸に出力電流Ｉｄｓを取り横軸に入力電位Ｖｃｃ−Ｖｓｉｇを取ってある。実線の特性カーブは移動度μがばらつきの範囲で最大を取る場合であり、点線の特性カーブは移動度がばらつきの範囲内で最小を取る場合である。特性式６で表わされる特性カーブは、電圧項に含まれるＶａ分だけ、横軸の負方向にシフトする。ここでＶａは移動度μを分母に含む為、移動度μが高いとＶａは小さく、移動度が低いとＶａは大きくなり、特性カーブのシフト量が異なる。このシフト量はちょうど移動度μの影響をキャンセルする方向に働く。図７のグラフに示す様に、移動度μの異なるＩ／Ｖ特性カーブはグレー表示領域において交差する。これにより図４に示した特性カーブに比べて、グレーから白表示領域において移動度μのばらつきに起因する出力電流の変動を抑制することができる。輝度にばらつきのないユニフォーミティに優れた有機ＥＬパネルを得ることができる。
【００４３】
以上の説明から明らかな様に閾電圧Ｖｔｈと移動度μの両方を同時に補正する為、過渡電流がドライブトランジスタを流れている間にゲートとソースとの間に現われる電位を検出し且つ保持する必要がある。従って検出期間を適切な範囲で短く設定する必要がある。この為、画素回路の動作タイミングを制御する周辺のスキャナ側に工夫が必要である。この点につき、以下説明する。まず図１に示した参考例であるが、これはスキャナ部に対する入力クロック数を削減する為、ライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７でクロックＣＫ，ＣＫＸを共用している。この為、画素回路２のタイミング制御の分解能がクロックＣＫ，ＣＫＸの半周期分より微細にすることは原理上できない。この限界がある為、図１に示した周辺スキャナ部の構成は不適当である。
【００４４】
これに対し、図８に示した本改良例の表示装置は、全部のスキャナに共通のクロックＣＫ，ＣＫＸを用いるのではなく、ライトスキャナ４と補正用スキャナ７とで別のクロックを用いている。図示する様に、ライトスキャナ４にはドライブスキャナ５と共通のクロックＣＫ，ＣＫＸが外部から供給される一方、補正用スキャナ７にはＣＫ，ＣＫＸとは別のクロックＡＺＣＫ，ＡＺＣＫＸが供給されている。このクロックＣＫ，ＣＫＸと別のクロックＡＺＣＫ，ＡＺＣＫＸは周期が同じで位相が異なっている。この位相が異なる為画素回路２の制御タイミングをクロックの半周期未満の分解能で微細に制御することが可能である。
【００４５】
図９は、図１に示したスキャナ部の動作説明に供するタイミングチャートである。理解を容易にする為、このタイミングチャートは正論理で書かれており、各パルスの波形はハイレベルでオン、ローレベルでオフを表わしてある。前述した様に補正用スキャナ７にはスタートパルスＡＺＳＴが供給され、ドライブスキャナ５には別のスタートパルスＤＳＳＴが供給される。いずれのスキャナにも共通のクロックＣＫが供給されている。このクロックＣＫの周期は２Ｈに設定されている。補正用スキャナ７はスタートパルスＡＺＳＴをクロックＣＫのエッジでラッチし、順次転送して画素の行毎に補正用制御パルスＡＺを出力する。タイミングチャートでは１番目の行に出力される制御パルスＡＺ１と２番目の行に出力される制御パルスＡＺ２を表わしてある。同様にドライブスキャナ５はスタートパルスＤＳＳＴをクロックＣＫに同期して順次転送し、ドライブ用制御パルスＤＳ１，ＤＳ２・・・を出力する。例えば１番目の行に着目すると、補正期間がＡＺ１のパルス幅で規定される。補正期間に含まれるリセット期間と検出期間は、制御パルスＤＳ１によって区切られる。この結果検出期間の時間幅は最低でも１Ｈ分となる。補正用スキャナ７とドライブスキャナ５で共通のクロックＣＫを使う限り、検出期間の時間幅を１Ｈよりも短く制御することは原理的にできない。
【００４６】
Ｖｔｈとμの情報を両方含んだ有限のＶａを得る為には、検出期間を短く設定する必要がある。各パラメータにもよるが、移動度μのばらつき補正に最適な検出期間は数μｓから２０μｓ程度である。一方でフィールド周波数や画素数にもよるが、一般的に１Ｈ期間の長さは２０μｓ〜５０μｓである。つまり最適な移動度ばらつき補正を行なう為には、ほとんどのパネルにおいて検出期間を１Ｈ未満とする必要がある。この点、図９に示した従来のタイミング制御では困難がある。同位相クロックＣＫを用いた場合検出期間はクロックパルスの整数倍となり、その長さは最短でも１Ｈである。パネルの周波数にもよるが１Ｈ期間は２０μｓ〜４０μｓであり、移動度ばらつきの補正には不十分である。
【００４７】
図１０は、図８に示した本改良例に係る表示装置のスキャナ部の動作説明に供するタイミングチャートである。理解を容易にする為図９に示したタイミングチャートと対応する部分には対応する参照符号を用いてある。異なる点は、補正用スキャナ７に入力するクロックＡＺＣＫをドライブスキャナ５に入力するクロックＣＫから異ならせている点である。ＡＺＣＫとＣＫは周波数が同じで位相がαだけ異なる。この位相αを変化させることで、補正用制御パルスＡＺ１とドライブ用制御パルスＤＳ１のオーバーラップ部分を自由に可変させることができる。この結果検出期間を１Ｈ未満に設定することができる様になり、十分な移動度ばらつき補正を実行することができる。但し、検出期間を短縮するとその分リセット期間が長くなる。リセット期間中ドライブトランジスタに貫通電流が流れ、これが発光素子ＥＬに供給される。発光素子ＥＬは貫通電流により異常発光し、画面に黒浮きが現われる。
【００４８】
前述の特性式６で表したように、出力電流Ｉｄｓの移動度μに対する依存性は、補正項（２Ｉｒｅｆ／ｋμ）１／２によって補正される。特性式６の右辺に現れたこの移動度補正項は、Ｉｒｅｆの値が大きいほどμのばらつき補正効果が大きくなる。そのため移動度ばらつき補正の効果を充分に得る為には、Ｉｒｅｆを大きくする必要がある。その為には、図５のタイミングチャートに示したリセット期間（Ｔ１−Ｔ２）でドライブトランジスタＴｒ２のゲート（Ｇ）・ソース（Ｓ）の電位差を大きくする必要がある。しかしながらＶｔｈ補正開始時のドライブトランジスタＴｒ２のゲート（Ｇ）・ソース（Ｓ）間の電位差を大きく設定しようとすると、リセット期間に大量の貫通電流がドライブトランジスタＴｒ２を流れる。これをそのまま発光素子に供給すると黒浮きが発生するという問題がある。
【００４９】
上述した黒浮きの問題を解決したのが、図１１に示した本発明の画素回路である。図１１に示した本発明の画素回路は、基本的に図２に示した画素回路と類似している。異なる点は、ドライブトランジスタＴｒ２が発光素子ＥＬに接続する点と所定の接地電位との間にスイッチングトランジスタＴｒ６が配されている事である。このスイッチングトランジスタＴｒ６のゲートは走査線ＡＺに接続されており、補正用スキャナ７によってオンオフが制御されるようになっている。このスイッチングトランジスタＴｒ６はリセット期間中に導通し、リセット期間中容量部（Ｃｓ１，Ｃｓ２）に通電する為にドライブトランジスタＴｒ２に流れる貫通電流をバイパスして、発光素子ＥＬの不要な発光を抑制している。
【００５０】
図１１に示した画素回路の動作は、図５に示したタイミングチャートの通りである。ここでは特に、図５に示したリセット期間（Ｔ１−Ｔ２）で行われるリセット動作を、図１２に基づいて詳細に説明する。図１２は、図１１に示した画素回路において、リセット期間（Ｔ１−Ｔ２）における各トランジスタのオン／オフ状態を模式的に表している。リセット期間（Ｔ１−Ｔ２）では、制御パルスＷＳがハイレベルにある一方、制御パルスＡＺ，ＤＳがローレベルである。したがって図１２に示すように、サンプリングトランジスタＴｒ１がオフ状態にある一方、残りのトランジスタＴｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６が全てオン状態にある。この時ドライブトランジスタＴｒ２のゲート電圧ＶｇｓはＶｃｃ−Ｖｏｆｓで与えられるが、前述した様にこのＶｇｓは移動度補正効果を高めるため大きく設定されている。したがってドライブトランジスタＴｒ２はオン状態にあり、大きな貫通電流（ドレイン電流）Ｉｄｓが、電源電位ＶｃｃからスイッチングトランジスタＴｒ４を介してドライブトランジスタＴｒ２を流れる。このまま何ら対策を施さないと、大きな過渡電流Ｉｄｓが発光素子ＥＬに流れ込み、異常発光を生じる。そこで本発明では、有機ＥＬ素子などからなる発光素子ＥＬのアノード電位を、スイッチングトランジスタＴｒ６を介して所定の接地電位（例えばカソード電位）に接続している。前述したように、このスイッチングトランジスタＴｒ６は走査線ＡＺに接続している。したがって貫通電流Ｉｄｓが流れるリセット期間ではスイッチングトランジスタＴｒ６がオン状態になる。この際、スイッチングトランジスタＴｒ６のオン抵抗を発光素子ＥＬの内部抵抗よりも低く設定することで、貫通電流ＩｄｓをトランジスタＴｒ６側にバイパスする事ができる。これにより、リセット期間中に大量の貫通電流Ｉｄｓが発光素子ＥＬに流れる事を抑制できる。この様にしてリセット期間における異常発光を抑える事で黒浮きを抑制する事ができる。
【００５１】
図１３は、図１１に示した本発明にかかる画素回路の発展例を示す回路図である。基本的に図１３で示した画素回路は、図１１に示した先の画素回路と類似の構成を有するが、異なる点は追加のスイッチングトランジスタＴｒ７がドライブトランジスタＴｒ２と発光素子ＥＬとの間に挿入されている事である。この追加されたスイッチングトランジスタＴｒ７のゲートは制御線ＡＺを介して補正用スキャナ７に接続されている。追加されたスイッチングトランジスタＴｒ７は、リセット期間中にオフして発光素子ＥＬをドライブトランジスタＴｒ２から切り離し、以ってドライブトランジスタＴｒ２に流れる貫通電流を発光素子ＥＬから遮断して、発光素子ＥＬの不要な発光を完全に防止している。図から明らかなように、スイッチングトランジスタＴｒ６がＰチャネル型である一方、スイッチングトランジスタＴｒ７はＮチャネル型である。したがって一対のトランジスタＴｒ６，Ｔｒ７は相補的に動作し、制御パルスＡＺに応じて一方のスイッチングトランジスタＴｒ６がオンになると、同時に他方のスイッチングトランジスタＴｒ７がオフする。
【００５２】
図１４は、図１３に示した画素回路の動作説明に供する模式図である。具体的には、リセット期間における各トランジスタＴｒの開閉状態を表している。前述したように、リセット期間ではサンプリングトランジスタＴｒ１とスイッチングトランジスタＴｒ７がオフしている一方、残りのトランジスタＴｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６はオンしている。またドライブトランジスタＴｒ２もオン状態にあり、貫通電流Ｉｄｓが流れる。前述したように貫通電流Ｉｄｓは大部分がスイッチングトランジスタＴｒ６によってバイパスされ、接地電位に流れていく。しかしこのままでは貫通電流Ｉｄｓの一部が発光素子ＥＬにも流れる事になる。そこで本発展例では、ドライブトランジスタＴｒ２と発光素子ＥＬの間にスイッチングトランジスタＴｒ７を追加し、これをリセット期間中に限りオフしている。これにより、バイパス用のスイッチングトランジスタＴｒ６のサイズによる事なく、発光素子ＥＬに対する貫通電流Ｉｄｓの流入を完全に遮断する事ができる。バイパス用のトランジスタＴｒ６のサイズを大きく取る必要がなくなり、回路設計上の自由度が増す。
【００５３】
図２に示した画素回路は全てのトランジスタがＰチャネル型の薄膜トランジスタで構成されている。一般に画素回路はこれに限られるものではなく、Ｎチャネル型のトランジスタを用いることもできる。図１５は、画素回路の他の参考例を表わしている。理解を容易にする為、図２に示した画素回路と対応する部分には対応する参照符号を用いてある。図示する様に本画素回路２は５個のトランジスタＴｒ１〜Ｔｒ５と２個の容量素子Ｃｓ１，Ｃｓ２と１個の発光素子ＥＬとで構成されている。５個のトランジスタのうち、ドライブトランジスタＴｒ２のみがＰチャネル型であり、残りのサンプリングトランジスタＴｒ１、スイッチングトランジスタＴｒ３、スイッチングトランジスタＴｒ４、検出トランジスタＴｒ５は全てＮチャネル型である。ここで容量素子Ｃｓ１とＣｓ２が容量部を構成している。又検出トランジスタＴｒ５とスイッチングトランジスタＴｒ３が補正手段を構成している。
【００５４】
ドライブトランジスタＴｒ２のソース（Ｓ点）は電源電位Ｖｃｃに接続し、ドレイン（Ｄ点）はスイッチングトランジスタＴｒ４を介して発光素子ＥＬのアノードに接続している。ドライブトランジスタＴｒ２のゲート（Ｇ点）は検出トランジスタＴｒ５を介してＤ点に接続している。
【００５５】
一方サンプリングトランジスタＴｒ１は信号線ＳＬとＡ点との間に接続されている。Ａ点と電源電位Ｖｃｃとの間に容量素子Ｃｓ２が接続されている。又Ａ点とＧ点との間に容量素子Ｃｓ１が接続されている。スイッチングトランジスタＴｒ３はＡ点と所定のオフセット電位Ｖｏｆｓとの間に接続されている。
【００５６】
一方周辺のスキャナ部は、ライトスキャナ４とドライブスキャナ５と補正用スキャナ７とを含んでいる。ライトスキャナ４は走査線ＷＳを介してサンプリングトランジスタＴｒ１をオンオフ制御する。ドライブスキャナ５は走査線ＤＳを介してスイッチングトランジスタＴｒ４をオンオフ制御する。補正用スキャナ７は走査線ＡＺを介して検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ３をオンオフ制御する。これらライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７の制御シーケンスを適切に設定することで、検出時間を短縮化でき、ドライブトランジスタＴｒ２のＶｔｈに加えμも同時に補正できる。
【００５７】
図１６は、図１５に示した画素回路の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、制御パルスＷＳ，ＡＺ，ＤＳのレベル変化を表すと共に、ドライブトランジスタＴｒ２のゲート電位と発光素子ＥＬのアノード電位の変化を表してある。まずタイミングＴ１で、制御パルスＡＺがローレベルからハイレベルに立ち上がる一方、制御パルスＤＳは引き続きハイレベルに維持されている。この結果、サンプリングトランジスタＴｒ１がオフ状態にある一方、残りのトランジスタＴｒ３，Ｔｒ４，Ｔｒ５はオン状態にある。トランジスタＴｒ５がオンする事でドライブトランジスタＴｒ２のゲート電位（Ｇ）が急激に低下する。これによりドライブトランジスタＴｒ２のゲート電圧Ｖｇｓの絶対値が大きくなり、過渡電流Ｉｄｓが発光素子ＥＬに流れる。この結果発光素子ＥＬのアノード電位は急激に上昇する。このとき流れる貫通電流によって容量素子Ｃｓ１，Ｃｓ２の電位がリセットされる。
【００５８】
続いてタイミングＴ２になると制御パルスＤＳがローレベルに切り替わり、スイッチングトランジスタＴｒ４がオフになる。今までドライブトランジスタＴｒ２に流れていた電流Ｉｄｓは容量素子Ｃｓ１を充電する方向に流れ、ドライブトランジスタＴｒ２のゲート電位が上昇する。
【００５９】
予め設定されたタイミングＴ３に至ると制御パルスＡＺがローレベルに切り替わり、スイッチングトランジスタＴｒ３及びＴｒ５がオフする。スイッチングトランジスタＴｒ５がオフすることで、保持容量Ｃｓ１に保持されたゲート電位が固定される。この結果、電源電位Ｖｃｃとゲート電位との間に電位差Ｖｔｈ＋Ｖａが生じる。ＶｔｈはドライブトランジスタＴｒ２の閾電圧補正分であり、これに移動度μの補正分Ｖａが追加されている。
【００６０】
この様にして検出期間Ｔ２−Ｔ３が終わると、タイミングＴ４で制御パルスＷＳが立ち上がり、サンプリングトランジスタＴｒ１がオンして映像信号をサンプリングし容量部（Ｃｓ１＋Ｃｓ２）に書き込む。本例では映像信号がたまたま黒レベルである為、ドライブトランジスタＴｒ２のゲート電位は変化していない。したがってドライブトランジスタＴｒ２のゲート電圧ＶｇｓはＶｔｈ＋Ｖａに保たれ、出力電流は０レベルに止まっている。したがって基本的には画面は黒表示になるはずであるが、前述したようにリセット期間Ｔ１−Ｔ２に過渡電流が流れる為、その分発光素子ＥＬが発光し、黒浮きの原因となる。
【００６１】
図１７は、図１５に示した画素回路の動作説明に供する模式図であり、リセット期間における各トランジスタの開閉状態を模式的に表してある。前述したようにリセット期間Ｔ１−Ｔ２では、サンプリングトランジスタＴｒ１がオフしている一方、残りのトランジスタＴｒ３，Ｔｒ４，Ｔｒ５がオンしており且つドライブトランジスタＴｒ２もオン状態である。このため貫通電流Ｉｄｓが発光素子ＥＬを流れる。本画素回路においても移動度μのばらつき補正の効果を上げる為には貫通電流Ｉｄｓを大きくする必要がある。その為、電源電位Ｖｃｃと発光素子ＥＬのカソード電位との間の差を拡大する必要がある。この様にすると貫通電流Ｉｄｓが増大するので、黒浮きの問題が顕著になる。
【００６２】
図１８はこの様な問題を解決する為に考案された画素回路であり、図１５に示した画素回路の改良例に相当している。基本的に図１８の画素回路は図１５の画素回路と同様である。異なる点はドライブトランジスタＴｒ２のドレインＤと所定の接地電位Ｖｓｓとの間にスイッチングトランジスタＴｒ６が配されている事である。このスイッチングトランジスタＴｒ６のゲートは制御線ＡＺ２を介して第二補正用スキャナ７２に接続されている。一方スイッチングトランジスタＴｒ３及びＴｒ５のゲートは走査線ＡＺ１を介して第一補正用スキャナ７１に接続されている。本画素回路は、トランジスタＴｒ６をトランジスタＴｒ３，Ｔｒ５と別のタイミングで制御する必要がある為、補正用スキャナを２つに分けて、第一補正用スキャナ７１及び第二補正用スキャナ７２としている。スイッチングトランジスタＴｒ３及びＴｒ５は第一補正用スキャナ７１で制御する一方、スイッチングトランジスタＴｒ６は第二補正用スキャナ７２で制御する。なお、所定の接地電位Ｖｓｓは発光素子ＥＬのカソード電位と同等もしくはそれ以下に設定する事が望ましい。
【００６３】
図１９は、図１８に示した画素回路の動作説明に供するタイミングチャートである。まずタイミングＴ０で制御パルスＤＳが立ち下がり、スイッチングトランジスタＴｒ４がオフする。これにより発光素子ＥＬがドライブトランジスタＴｒ２から切り離され、非発光期間に入る。
【００６４】
続いてタイミングＴ１に進むと制御パルスＡＺ１及びＡＺ２が同時に立ち上がり、スイッチングトランジスタＴｒ３，Ｔｒ５，Ｔｒ６がオンする。Ｔｒ５がオンする結果ドライブトランジスタＴｒ２のゲート電圧Ｖｇｓの絶対値が大きくなり、出力電流Ｉｄｓが流れる。これにより容量部Ｃｓ１，Ｃｓ２がリセットされる。またドレイン電流ＩｄｓはトランジスタＴｒ４がオフしているため発光素子ＥＬには流れずバイパス用のスイッチングトランジスタＴｒ６に流れる。したがって発光素子ＥＬに異常発光をもたらすような貫通電流は流れない。
【００６５】
続いてタイミングＴ２になると制御パルスＡＺ２が立ち下がり、スイッチングトランジスタＴｒ６がオフする。この時点で過渡電流が容量部Ｃｓ１，Ｃｓ２に流れ込み、ドライブトランジスタＴｒ２のゲート電位が上昇する。
【００６６】
続いてタイミングＴ３で制御パルスＡＺ１が立ち下がりスイッチングトランジスタＴｒ３及びＴｒ５がオフする。この時点でドライブトランジスタＴｒ２のゲート電位が固定され、所定の検出動作が完了する。この検出期間Ｔ２−Ｔ３で、ドライブトランジスタＴｒ２のゲート電位には、閾電圧のキャンセルに必要な電位Ｖｔｈと移動度μのばらつき補正に必要な電圧Ｖａが書き込まれる。
【００６７】
この後タイミングＴ４に至ると制御パルスＷＳが立ち上がり、サンプリングトランジスタＴｒ１がオンする。これにより映像信号がサンプリングされ容量部Ｃｓ１，Ｃｓ２を介してドライブトランジスタＴｒ２のゲートに書き込まれる。図示の例では映像信号が黒レベルである為、ゲート電位に変動がなく、ゲート電圧ＶｇｓはＶｔｈ＋Ｖａに保たれている。
【００６８】
続いてタイミングＴ５で制御パルスＷＳが立ち下がり、サンプリング期間Ｔ４−Ｔ５が終了する。
【００６９】
この後タイミングＴ６に進むと制御パルスＤＳが立ち上がり、オン状態となってドライブトランジスタＴｒ２と発光素子ＥＬを直結し発光期間に入る。但し図示の例では映像信号が黒レベルである為、実際には発光用の出力電流は流れない。またリセット期間Ｔ１−Ｔ２においても貫通電流が発光素子ＥＬに流れない為、黒浮きは生じない。
【００７０】
最後に図２０は、図１８に示した画素回路の動作説明に供する模式図である。図２０は、リセット期間における各トランジスタの開閉状態を表している。前述したように、リセット期間ではサンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオフしている一方、スイッチングトランジスタＴｒ３，Ｔｒ５，Ｔｒ６がオンしている。同時にドライブトランジスタＴｒ２もオン状態にある。したがってドライブトランジスタＴｒ２にはドレイン電流Ｉｄｓが流れるが、全てサンプリングトランジスタＴｒ６側にバイパスされ、発光素子ＥＬには流れない。したがって黒浮きを防止する事ができる。
【００７１】
以上説明した様に、本発明に係る表示装置は、基本的に画素アレイ部１とスキャナ部と信号部とで構成されている。画素アレイ部１は、行状に配された走査線ＷＳ，ＤＳ，ＡＺと列状に配された信号線ＳＬと両者が交差する部分に配された行列状の画素回路２とからなる。信号部は水平セレクタ３からなり、信号線ＤＳに映像信号Ｖｓｉｇを供給する。スキャナ部は、各走査線ＷＳ，ＤＳ，ＡＺに制御パルスを供給して順次行毎に画素回路２を走査する。
【００７２】
各画素回路２は、少なくともサンプリングトランジスタＴｒ１と容量部Ｃｓ１，Ｃｓ２とドライブトランジスタＴｒ２と発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間に走査線ＷＳから供給されるサンプリング用制御パルスに応じ導通して信号線ＳＬから供給された映像信号Ｖｓｉｇをサンプリングする。容量部Ｃｓ１，Ｃｓ２は、サンプリングされた映像信号Ｖｓｉｇに応じた入力電位Ｖｇｓを保持する。ドライブトランジスタＴｒ２は、容量部Ｃｓ１，Ｃｓ２に保持された入力電位Ｖｇｓに応じて所定の発光期間に出力電流Ｉｄｓを供給する。この出力電流Ｉｄｓは特性式１で示す様にドライブトランジスタＴｒ２のチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒ２から供給された出力電流Ｉｄｓにより映像信号Ｖｓｉｇに応じた輝度で発光する。
【００７３】
画素回路２は、出力電流Ｉｄｓのキャリア移動度μ及び閾電圧Ｖｔｈに対する依存性を両方同時に補正する為の補正手段を備えている。この補正手段は検出トランジスタＴｒ５とスイッチングトランジスタＴｒ３とで構成されている。尚画素回路２はこの他にトランジスタＴｒ４を有し、発光素子ＥＬの発光期間と非発光期間を切換制御している。この補正手段（Ｔｒ５，Ｔｒ３）は、ドライブトランジスタＴｒ２及び容量部（Ｃｓ１，Ｃｓ２）に接続しており、サンプリング期間Ｔ４−Ｔ５に先行して設定された補正期間Ｔ１−Ｔ３に動作する。補正期間Ｔ１−Ｔ３はリセット期間Ｔ１−Ｔ２と検出期間Ｔ２−Ｔ３とに分かれている。リセット期間Ｔ１−Ｔ２で、補正手段（Ｔｒ５，Ｔｒ３）は容量部（Ｃｓ１，Ｃｓ２）に通電して容量部が保持していた電位を一旦リセットする。続く検出期間Ｔ２−Ｔ３で、補正手段（Ｔｒ５，Ｔｒ３）は通電を遮断し、ドライブトランジスタＴｒ２に過渡電流Ｉｒｅｆが流れている間に、ドライブトランジスタＴｒ２のソース（Ｓ点）とゲート（Ｇ点）間に現われる電位差を検出する。容量部（Ｃｓ１，Ｃｓ２）は検出した電位差に応じた電位Ｖｔｈ＋Ｖａを保持する。保持した電位Ｖｔｈ＋Ｖａは、ドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を減殺する分とキャリア移動度μの影響を減殺する分Ｖａの両方を含む。
【００７４】
特徴事項として画素回路２は、ドライブトランジスタＴｒ２が発光素子ＥＬに接続する点と所定の接地電位との間に配されたスイッチングトランジスタＴｒ６を備えている。このスイッチングトランジスタＴｒ６はリセット期間Ｔ１−Ｔ２中に導通し、リセット期間Ｔ１−Ｔ２中容量部Ｃｓ１，Ｃｓ２に通電する為にドライブトランジスタＴｒ２に流れる貫通電流Ｉｄｓをバイパスして、発光素子ＥＬの不要な発光を抑制する。場合により、画素回路２は更にドライブトランジスタＴｒ２と発光素子ＥＬとの間に配された追加のスイッチングトランジスタＴｒ７を備えている。この追加のスイッチングトランジスタＴｒ７は、リセット期間Ｔ１−Ｔ２中にオフして発光素子ＥＬをドライブトランジスタＴｒ２から切り離し、以ってドライブトランジスタＴｒ２に流れる貫通電流Ｉｄｓを発光素子ＥＬから遮断して、発光素子ＥＬの不要な発光を防止する。
【図面の簡単な説明】
【００７５】
【図１】本発明にかかる表示装置の元となる基本構成を示すブロック図である。
【図２】図１に示した表示装置に含まれる画素回路の構成を示す回路図である。
【図３】図２に示した画素回路の動作説明に供する参考タイミングチャートである。
【図４】ドライブトランジスタの入力電圧／出力電流特性を示すグラフである。
【図５】図２に示した画素回路の改良例の動作説明に供するタイミングチャートである。
【図６】図２に示した画素回路の改良例に従った動作説明に供する回路図である。
【図７】本発明に従ったドライブトランジスタの入力電圧／出力電流特性を示すグラフである。
【図８】本発明にかかる表示装置の実施形態を示すグラフである。
【図９】図１に示した表示装置の動作説明に供するタイミングチャートである。
【図１０】図８に示した表示装置の動作説明に供するタイミングチャートである。
【図１１】本発明にかかる画素回路の実施形態を示す回路図である。
【図１２】図１１に示した画素回路の動作説明に供する模式図である。
【図１３】本発明にかかる画素回路の他の実施形態を示す回路図である。
【図１４】図１３に示した画素回路の動作説明に供する模式図である。
【図１５】画素回路の他の参考例を示す回路図である。
【図１６】図１５に示した画素回路の動作説明に供するタイミングチャートである。
【図１７】図１５に示した画素回路の動作説明に供する模式図である。
【図１８】本発明にかかる画素回路の別の実施形態であり且つ図１５に示した参考例の改良に相当する画素回路を示す回路図である
【図１９】図１８に示した画素回路の動作説明に供するタイミングチャートである。
【図２０】図１８に示した画素回路の動作説明に供する模式図である。
【符号の説明】
【００７６】
１・・・画素アレイ、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、７・・・補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・ドライブトランジスタ、Ｔｒ３・・・スイッチングトランジスタ、Ｔｒ４・・・スイッチングトランジスタ、Ｔｒ５・・・検出トランジスタ、Ｔｒ６・・・スイッチングトランジスタ、Ｔｒ７・・・スイッチングトランジスタ、ＥＬ・・・発光素子、Ｃｓ１・・・容量素子、Ｃｓ・・・２容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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