(57)【要約】【課題】  冗長構成のキャッシュメモリを含むプロセッサの歩留りを向上させる。【解決手段】  プロセッサ内に備えられるセカンドキャッシュデータ部５３を構成する複数のＲＡＭ５３ｂの動作不良の有無をフューズ５６ａにハードウェア的に記憶させ、セカンドキャッシュ制御部５１からのアクセス時に、ＢＡＮＫ交替制御部５６がフューズ５６ａの記憶内容に基づいて、動作不良のＲＡＭ５３ｂを他の健全なＲＡＭ５３ｂと交替させることで、一部のＲＡＭ５３ｂが動作不良となったセカンドキャッシュデータ部５３を含むプロセッサ１０を、半良品として救済する。書き換え可能なＲＡＭ良否レジスタ５８にフューズ５６ａの情報を記憶して後工程での障害時に、ＢＡＮＫ交替制御部５６によるＲＡＭ５３ｂの交替操作を可変にしてもよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
プロセッサに内蔵されるキャッシュメモリであって、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能と、を含むことを特徴とするキャッシュメモリ。
【請求項２】
請求項１記載のキャッシュメモリにおいて、前記良否情報記憶手段として、前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタをさらに備え、前記選別制御機能は、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするキャッシュメモリ。
【請求項３】
演算実行ユニットと、
前記演算実行ユニットを制御する演算制御ユニットと、
前記演算実行ユニットおよび演算制御ユニットに対する情報の入出力を制御する記憶制御ユニットと、
前記演算実行ユニットおよび前記演算制御ユニットと、外部の記憶装置との間で授受される情報が一時的に格納されるキャッシュメモリとを含み、
前記キャッシュメモリは、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能と、を具備したことを特徴とするプロセッサ。
【請求項４】
請求項３記載のプロセッサにおいて、
前記良否情報記憶手段として、前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタをさらに備え、前記選別制御機能は、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするプロセッサ。
【請求項５】
プロセッサに内蔵されるキャッシュメモリの製造方法であって、
前記キャッシュメモリを構成する複数の独立な記憶ブロックの動作試験を行い、前記動作試験の試験結果に基づいて前記キャッシュメモリ内に設けられたフューズを操作することで動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別試験工程を含むことを特徴とするキャッシュメモリの製造方法。
【請求項６】
請求項５記載のキャッシュメモリの製造方法において、
前記キャッシュメモリに、前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタを設け、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするキャッシュメモリの製造方法。
【請求項７】
キャッシュメモリを内蔵したプロセッサの製造方法であって、
前記キャッシュメモリを構成する複数の独立な記憶ブロックの動作試験を行い、前記動作試験の試験結果に基づいて前記キャッシュメモリ内に設けられたフューズを操作することで動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別試験工程を含むことを特徴とするプロセッサの製造方法。
【請求項８】
請求項７記載のプロセッサの製造方法において、
前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタを設け、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするプロセッサの製造方法。
【請求項９】
半導体ウェハを準備する第１工程と、
前記半導体ウェハに、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能とを具備したキャッシュメモリを含むプロセッサを形成する第２工程と、
前記キャッシュメモリの前記動作試験を行い、前記選別制御機能を用いて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる第３工程と、
前記プロセッサを個別に封止する第４工程と、
を含むことを特徴とするプロセッサの製造方法。
【請求項１０】
請求項９記載のプロセッサの製造方法において、
前記第２工程では、前記良否情報記憶手段として前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタをさらに形成し、
封止された前記プロセッサの動作試験を行う第５工程では、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするプロセッサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャッシュメモリおよびキャッシュメモリを備えたプロセッサならびのその製造技術に関する。
【背景技術】
【０００２】
近年では、性能向上のため、プロセッサに内蔵されるキャッシュメモリの容量は、年々増加の傾向にあり、キャッシュメモリの欠陥に起因してプロセッサ全体が不良品とされる確率も高くなっている。
【０００３】
一方、コストダウンのため、開発品種を減らすことが求められており、キャッシュメモリの不良部位を交替処理により救済してキャッシュメモリの容量が少ない下位品種のプロセッサとして出荷することにより、実質的に開発品種を減らすことには意義がある。
【０００４】
ところで、製造したプロセッサ等のＬＳＩについては、出荷前にまず単体試験を実施する。単体試験とは、ファンクション試験ともいい、テスタにかけて機能通りに動作するか、論理的に正しく動作するか、など、ＬＳＩ設計データ通りにＬＳＩが電気的に正しく動作することを確認するためのものである。
【０００５】
たとえば、プロセッサ内でキャッシュメモリを構成するＲＡＭ（Random Access Memory）について言えば、通常、自己試験回路を内蔵しており、ＲＢＩＳＴ（Ram_Built_In_Self_Test）−Ｊ（以下、セルフテストと記す）を行い、各ＲＡＭ毎に正しくＲＥＡＤ、ＷＲＩＴＥ出来るかを試験し、結果をＦＡＩＬ情報として報告する。ＲＡＭには、複数ビット単位に冗長ビットが内蔵されており、ＦＡＩＬ情報を受けて不良ビット（欠陥セルアレイ）と交替して故障箇所を救済する。交替方法は、レーザなどによりプログラム可能なフューズ(ＦＵＳＥ)を用いて行うのが一般的である。すなわち、ＦＵＳＥを切断（ＦＵＳＥカット）することにより、欠陥セルアレイの代わりに健全なセルアレイを機能させる。
【０００６】
その後、再度、セルフテストを行えば、先ほどＦＡＩＬした不良部分は交替させているので、結果はＯＫとなるはずであり、こうして無事、完全良品として出荷される。しかし、交替に失敗したり、交替用冗長ビット部に欠陥があった場合など、ＲＡＭ自身に製造上の問題があった場合などには、再度ＦＡＩＬすることがある。そうなったＲＡＭは使用出来ないと診断される。このようにして、単体試験の結果、動作不良のＲＡＭが見つかったＬＳＩについては、良品ＲＡＭと交替することによって、キャッシュメモリの容量の少ない半良品ＬＳＩとして使用出来るかどうかを判断する。
【０００７】
従来の技術では、この各ＬＳＩ毎に得られたＲＡＭの交替情報を、ＬＳＩ外部にて管理、設定する必要があったので、不良ＲＡＭと良品ＲＡＭの交替は、コスト面、運用面で非常に不利であり、事実上不可能であった。
【０００８】
このため、たとえば、ＲＡＭを大きな２つのグループに分けて、キャッシュメモリの容量が少ないモードの時は単純に一定のグループのＲＡＭのみ未使用にすることで、半良品として採取することが考えられる。
【０００９】
しかしその場合、使用すべきグループのＲＡＭに不良があった時には、別の未使用のグループのＲＡＭには不良が無かった場合でも、そのＬＳＩでは規定量のＲＡＭを確保出来ずに廃棄しなくてはならなかった。
【００１０】
このように、従来では、選別試験によって得られた各ＬＳＩ毎の不良ＲＡＭと良品ＲＡＭの交替情報に基づき、個々のＲＡＭ単位で交替処理を行おうとすると、そのＬＳＩ毎のＲＡＭの交替情報をＬＳＩ外部にて管理、設定しなければならず、不良ＲＡＭと良品ＲＡＭの交替は現実的な手法ではなかった。
【００１１】
なお、特許文献１には、キャッシュメモリのタグＲＡＭ内に当該キャッシュメモリの欠陥データアドレスを設定し、当該欠陥データアドレスにアクセスがあった場合にはヒット／ミス判定において「ミス」をマイクロプロセッサに応答することで、キャッシュメモリ内の欠陥データへのアクセスを実効的に回避させる技術が開示されている。
【００１２】
また、特許文献２には、複数の機能ブロックからなるマイクロプロセッサ等のＬＳＩにおいて、障害が検出された機能ブロックを選択的に停止した状態で部分良品として出荷する技術が開示されている。
【００１３】
また、特許文献３には、パリティエラーの発生したキャッシュメモリのアドレスをデグレードしてアクセスの優先順位を低くすることで、キャッシュメモリ全体の性能を向上させようとする技術が開示されている。
【００１４】
このように、特許文献１〜３のいずれの技術も、エラー部分の切り離しや使用回避を行うものであり、冗長構成のキャッシュメモリの有効利用によるキャッシュメモリや当該キャッシュメモリを含むプロセッサの歩留りの向上に寄与するものではない。
【特許文献１】特開平７−１８２２３８号公報
【特許文献２】特開２０００−９９３６１号公報
【特許文献３】特開平４−２４３４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、キャッシュメモリを含むプロセッサの歩留りを向上させることにある。
本発明の他の目的は、プロセッサに備えられた冗長構成のキャッシュメモリの歩留りを向上させることにある。
【００１６】
本発明の他の目的は、キャッシュメモリの不良救済のための容量減少を効果的に利用して、キャッシュメモリの容量の異なる多様な品種のプロセッサを効率よく製造することが可能なプロセッサの製造技術を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の観点は、プロセッサに内蔵されるキャッシュメモリであって、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能と、を含むキャッシュメモリを提供する。
【００１８】
本発明の第２の観点は、演算実行ユニットと、
前記演算実行ユニットを制御する演算制御ユニットと、
前記演算実行ユニットおよび前記演算制御ユニットと、外部の記憶装置との間で授受される情報が一時的に格納されるキャッシュメモリとを含み、
前記キャッシュメモリは、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能と、を具備したプロセッサを提供する。
【００１９】
本発明の第３の観点は、プロセッサに内蔵されるキャッシュメモリの製造方法であって、
前記キャッシュメモリを構成する複数の独立な記憶ブロックの動作試験を行い、前記動作試験の試験結果に基づいて前記キャッシュメモリ内に設けられたフューズを操作することで動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別試験工程を含むキャッシュメモリの製造方法を提供する。
【００２０】
本発明の第４の観点は、キャッシュメモリを内蔵したプロセッサの製造方法であって、
前記キャッシュメモリを構成する複数の独立な記憶ブロックの動作試験を行い、前記動作試験の試験結果に基づいて前記キャッシュメモリ内に設けられたフューズを操作することで動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別試験工程を含むプロセッサの製造方法を提供する。
【００２１】
本発明の第５の観点は、半導体ウェハを準備する第１工程と、
前記半導体ウェハに、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能とを具備したキャッシュメモリを含むプロセッサを形成する第２工程と、
前記キャッシュメモリの前記動作試験を行い、前記選別制御機能を用いて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる第３工程と、
前記プロセッサを個別に封止する第４工程と、
を含むプロセッサの製造方法を提供する。
【００２２】
上記した本発明によれば、プロセッサに含まれるキャッシュメモリにおいて、記憶ブロックを単位として不良部位を健全な部位と交替させることが可能となり、たとえば、記憶領域の全体を単に二つに分けて不良が検出されなかった側を使用する場合に比較して、よりきめ細かく多様な不良発生部位の分布態様に対応してキャッシュメモリの不良を半良品として救済でき、当該キャッシュメモリおよびプロセッサ全体の歩留りを向上させることが可能になる。
【００２３】
また、キャッシュメモリの不良の救済のための容量減少を効果的に利用して、キャッシュメモリの容量の異なる多様な品種のプロセッサを製造することができる。
【発明の効果】
【００２４】
本発明によれば、キャッシュメモリを含むプロセッサの歩留りを向上させることができる、という効果が得られる。
本発明によれば、プロセッサに備えられた冗長構成のキャッシュメモリの歩留りを向上させることができる、という効果が得られる。
【００２５】
本発明によれば、キャッシュメモリの不良救済のための容量減少を効果的に利用して、キャッシュメモリの容量の異なる多様な品種のプロセッサを効率よく製造することができる、という効果が得られる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施の形態であるプロセッサを構成するキャッシュメモリの内部構成の一例を示す概念図であり、図２は、本発明の一実施の形態であるプロセッサの全体構成の一例を示す概念図、図３は、本実施の形態のプロセッサに備えられたキャッシュメモリの内部構成の一例を示す概念図、図４および図５は、本実施の形態のプロセッサに備えられたキャッシュメモリの作用の一例を示す説明図、図６および図７は、本実施の形態のプロセッサおよびキャッシュメモリの製造方法の一例を示すフローチャート、図８は、本発明の参考技術におけるキャッシュメモリの動作不良時の交替方法を示す概念図である。
【００２７】
まず、図２に例示されるように、本実施の形態のプロセッサ１０は、演算制御ユニット２０と、この演算制御ユニット２０の制御の下に演算を実行する演算実行ユニット３０と、後述のセカンドキャッシュ制御ユニット５０を介して、外部の図示しない主記憶から、演算実行ユニット３０に与えるべき演算命令や、当該演算命令の先読み、および当該演算命令の操作対象となるデータ（オペランド）の入出力を行う記憶制御ユニット４０を備えている。
【００２８】
記憶制御ユニット４０は、演算命令の先読みを行うための命令フェッチローカルバッファ４１と、この命令フェッチローカルバッファ４１に格納された演算命令の読み出し時に用いられるタグ情報が格納された命令バッファタグ４２を備えている。
【００２９】
また、記憶制御ユニット４０は、演算実行ユニット３０や演算制御ユニット２０に入出力されるオペランドが一時的に格納されるオペランドローカルバッファ４３と、このオペランドローカルバッファ４３へのアクセス時に用いられるタグ情報が格納されたオペランドバッファタグ４４を備えている。
【００３０】
さらに、プロセッサ１０には、記憶制御ユニット４０に対して下位の記憶階層をなすセカンドキャッシュ制御ユニット５０が設けられている。
このセカンドキャッシュ制御ユニット５０は、ＲＡＭ等の記憶媒体で構成されるセカンドキャッシュデータ部５３（キャッシュメモリ）と、セカンドキャッシュデータ部５３に対するアクセス時に用いられるタグ情報が格納されるセカンドキャッシュタグ部５２と、セカンドキャッシュデータ部５３に対するアクセスを制御するセカンドキャッシュ制御部５１を備えている。
【００３１】
本実施の形態の場合、セカンドキャッシュデータ部５３は、複数（この場合、８個）のキャッシュスロット５３ａ（ＷＯＲＤ０（ＳＬ０）〜ＷＯＲＤ７（ＳＬ７））で構成され、個々のキャッシュスロット５３ａは複数（この場合、１６個）のＲＡＭ（Random Access Memory）５３ｂ（記憶ブロック）で構成されている。
【００３２】
そして、個々のキャッシュスロット５３ａには、図１に例示されるＲＡＭ選別制御回路５４（選別制御機能）が設けられ、当該キャッシュスロット５３ａは、ＲＡＭ選別制御回路５４を介してセカンドキャッシュ制御部５１からアクセスされる。
【００３３】
ＲＡＭ選別制御回路５４は、セカンドキャッシュ制御部５１からリクエストアドレス５１ａを受け付けるＢＡＮＫデコーダ５５と、個々のＲＡＭ５３ｂの欠陥の有無に応じて後述のような交替制御を行うＢＡＮＫ交替制御部５６と、キャッシュスロット５３ａからの読み出しデータをセカンドキャッシュデータ部５３の外部に出力するための読み出しセレクタ（選択回路）５７を備えている。
【００３４】
また、ＢＡＮＫ交替制御部５６には、後述のような試験により個々のＲＡＭ５３ｂの動作不良の有無をハードウェア的に書き換え不能に記憶するフューズ５６ａ（良否情報記憶手段）を備えている。
【００３５】
また、ＢＡＮＫ交替制御部５６には、個々のキャッシュスロット５３ａ毎に設けられ、当該キャッシュスロット５３ａ内の複数のＲＡＭ５３ｂの各々の試験結果の良否の情報が書き換え可能に、持久的に記憶するＲＡＭ良否レジスタ５８（良否レジスタ）が接続されている。
【００３６】
そして、ＢＡＮＫ交替制御部５６は、フューズ５６ａまたはＲＡＭ良否レジスタ５８に記憶されている個々のＲＡＭ５３ｂの動作不良の有無の情報に基づいて、動作不良のＲＡＭ５３ｂを健全なＲＡＭ５３ｂに交替させる制御を行う機能を備えている。
【００３７】
上述のような構成の本実施の形態のプロセッサ１０は、たとえば、１チップのＬＳＩ（Large Scale Integrated circuit）等の半導体集積回路装置で構成され、図６に例示される半導体製造プロセスにて製造される。
【００３８】
すなわち、単結晶の半導体ウェハを準備し（ステップ２０１）、この半導体ウェハに対して、フォトリソグラフィの技術を用いて上述の各構成部位を半導体集積回路として形成する（ステップ２０２）。そして、半導体ウェハから個々のプロセッサ１０を個別にチップとして切り出した後、プロセッサ１０の各部の機能試験を行う（ステップ２０３）。この機能試験に際して、後述の図７のフローチャートに例示される機能試験および救済処理が行われる。
【００３９】
この試験の後、良品、あるいは半良品と判定されたプロセッサ１０は、樹脂やセラミックス等のパッケージに封止され（ステップ２０４）、さらに、実際の情報処理システムへ装着した状態での機能試験が行われて（ステップ２０５）、出荷される（ステップ２０６）。
【００４０】
ここで、一例として、セカンドキャッシュデータ部５３は、たとえば容量４メガバイトで、４ＢＡＮＫ、４ＷＡＹから成っており、容量４キロバイトのＲＡＭ５３ｂが１２８個で構成されるものを想定する。
【００４１】
すなわち、図３に例示されるように、セカンドキャッシュデータ部５３は、複数（この場合、８個）のキャッシュスロット５３ａから構成され、個々のキャッシュスロット５３ａは、複数（この場合、１６個）のＲＡＭ５３ｂで構成され、全体として８×１６＝１２８個のＲＡＭ５３ｂで構成されている。
【００４２】
そして、個々のキャッシュスロット５３ａ内では、個々のＲＡＭ５３ｂは、四つのＷＡＹ０〜ＷＡＹ３および四つのＢＡＮＫ０〜ＢＡＮＫ３の組み合わせのいずれかに属し、いずれかのＲＡＭ５３ｂに動作不良が発生した場合には、同一ＷＡＹ内の異なるＢＡＮＫの健全なＲＡＭ５３ｂと交替する。
【００４３】
なお、図４に例示されるように、ＢＡＮＫ番号（０〜３）は、セカンドキャッシュデータ部５３をアクセスする任意ビット幅のアドレス（リクエストアドレス５１ａ）のうち、第１８番目および第１９番目の二つのビットである、ＡＤＲＳ＜１９：１８＞によって示される。
【００４４】
従来の参考技術では、セカンドキャッシュデータ部５３の容量が４メガバイトの半分の２メガバイトモードの時は、単純にＲＡＭ群を二つのグループに二分し、一方のグループのＲＡＭ群を未使用にしようとしていたので、例えば図８のうち、各Ｗｏｒｄ（キャッシュスロット５３ａ）からＢＡＮＫ０／ＢＡＮＫ１のみを使用するように固定されてしまう。この場合、ＢＡＮＫ０／ＢＡＮＫ１のいずれかのＲＡＭに故障が発見されれば、例えＢＡＮＫ２／ＢＡＮＫ３に相当するＲＡＭに故障が無くても、このチップ（プロセッサ１０）は不良品として、出荷出来ずに廃棄されてしまうことになる。
【００４５】
これに対して、本実施の形態では、図７のフローチャートに例示されるプロセッサ１０の単体の試験工程において動作不良が発生した場合に、個々のキャッシュスロット５３ａ内でＲＡＭ５３ｂ間で交替を行うことにより、救済される確率を高くする。
【００４６】
すなわち、図６のステップ２０２の工程までのプロセッサ１０のチップの製造が終了すると（ステップ１０１）、ＲＡＭ５３ｂに内蔵された図示しない自己試験回路によって個々のＲＡＭ５３ｂの機能試験（セルフテスト）を実行する（ステップ１０２）。
【００４７】
そして、この機能試験が１回目か否かを判定し（ステップ１０３）、１回目の場合には、ＲＡＭ５３ｂの個々のビットの動作不良（ＢＩＴ−ＦＡＩＬ）の有無を判別し、動作不良がある場合には、ＦＡＩＬ情報を収集し（ステップ１０５）、個々のＲＡＭ５３ｂの内部に設けられたビットレベルの交替によるエラー救済のためのフューズのカットにより、ＲＡＭ５３ｂ内の欠陥ビットを冗長ビット交替させ（ステップ１０６）、再び、ステップ１０２の試験を行う。
【００４８】
この時、１回目の試験後、ステップ１０４で動作不良がなかった場合には、プロセッサ１０は、完全良品（セカンドキャッシュデータ部５３の容量が４メガバイト）として出荷される（ステップ１１２）。
【００４９】
最初の試験でＲＡＭ５３ｂの動作不良が発見され、ステップ１０３で、２回目の試験が行われたと判定された場合には、２回目の試験結果を判別し、不良が検出されなかった場合には、ＲＡＭ５３ｂにおけるビットレベルの救済が成功したものと判定して（ステップ１０７）、当該プロセッサ１０を完全良品として出荷する（ステップ１１２）。
【００５０】
一方、ステップ１０７にて動作不良有りと判定された場合には、個々のＲＡＭ５３ｂを単位として動作不良の有無を検出し、検出結果をＢＡＮＫ交替制御部５６に設けられたフューズ５６ａおよびＲＡＭ良否レジスタ５８に記録する（ステップ１０８）。
【００５１】
そして、ＢＡＮＫ交替制御部５６にて、フューズ５６ａにおけるＲＡＭ５３ｂの良否の記憶状態に基づいて、動作不良のＲＡＭ５３ｂと健全なＲＡＭ５３ｂの交替を試行し（ステップ１０９）、交替可能である場合には（ステップ１１０）、半良品（セカンドキャッシュデータ部５３の容量が４メガバイトの半分の２メガバイト）としてプロセッサ１０を出荷する（ステップ１１２）。
【００５２】
ステップ１１０で工程不能と判定された場合には当該プロセッサ１０は廃棄される（ステップ１１１）。
上述のように、本実施の形態の場合、プロセッサ１０の単体試験工程における２回目の内蔵自己試験回路によるセルフテストにおいて更にＮＧとなったプロセッサ１０のチップについて（ステップ１０７）、ＲＡＭ５３ｂの良否情報を記憶するフューズ５６ａと、そのフューズ５６ａの値を元に、キャッシュスロット５３ａ内のＲＡＭ５３ｂ同士の交替を行うＢＡＮＫ交替制御部５６を備えていることにより、セカンドキャッシュデータ部５３内のセルフテストによる試験結果を受けて自動的に不良のＲＡＭ５３ｂと良品のＲＡＭ５３ｂを交替出来るので、セカンドキャッシュデータ部５３のＲＡＭ５３ｂに動作不良が発生した場合でも、歩留まり良く半良品であるプロセッサ１０を製造できる。
【００５３】
すなわち、本実施の形態の場合、ＢＡＮＫ交替制御部５６に設けられたフューズ５６ａは、たとえば、４メガバイトの記憶容量のセカンドキャッシュデータ部５３を構成する、４キロバイトの容量の１２８個のＲＡＭ５３ｂの各々に対応し、１２８ビットある。
【００５４】
この１２８個のＲＡＭ５３ｂを相互に交替させる方法としては、セカンドキャッシュデータ部５３の論理構成などから、個々のキャッシュスロット５３ａ内において、同一ＷＡＹ内の４個のＲＡＭ５３ｂ（ＢＡＮＫ０〜ＭＡＮＫ３）のうち、任意の２個の良品を選択する方法を用いる。ＲＡＭ５３ｂの交替ペアは、セカンドキャッシュデータ部５３をアクセスする絶対アドレス（リクエストアドレス５１ａ）のうち、第１８ビット目のＡＤＲＳ＜１８＞によって、図４のＢＡＮＫ０とＢＡＮＫ２、ＢＡＮＫ１とＢＡＮＫ３に相当する場所のＲＡＭ５３ｂを互いに他の交替用のＲＡＭ５３ｂとして指定する。つまり、この場合は、ＡＤＲＳ＜１９＞は使われない。
【００５５】
なお、セカンドキャッシュデータ部５３を構成する個々のＲＡＭ５３ｂを以下のように表記することにする。たとえば、Ｗｏｒｄ０内（ＳＬ０）の、ＷＡＹ０、ＢＡＮＫ０のＲＡＭは、ＳＬ０／００と表記し、Ｗｏｒｄ７内（ＳＬ７）の、ＷＡＹ３、ＢＡＮＫ３のＲＡＭは、ＳＬ７／３３と表記する。
【００５６】
ＲＡＭ５３ｂが故障している時は、対応するフューズ５６ａの値を“０”にする。交替ペアの２ビットのフューズ５６ａの値の組み合わせを見て、ＢＡＮＫ交替制御部５６にて、上記交替ペアのＲＡＭ５３ｂを交替する。例えば、ＳＬ０／００とＳＬ０／０２が交替ペアであるので、ＳＬ０／００のフューズ５６ａの値が“０”で、ＳＬ０／０２のフューズ５６ａの値が“１”である場合には、ＳＬ０／０２をＳＬ０／００と交替して用いる。
【００５７】
すなわち、図５に例示されるように、図中の×印で示された動作不良のＲＡＭ５３ｂは、図中の○印の位置の健全なＲＡＭ５３ｂにて交替される。
以上のように、セルフテストの試験結果により故障ビットをＲＡＭセル内冗長ビットと交替後、再度、セルフテストの試験により不良（ＮＧ）となったプロセッサ１０について、ＲＡＭ良否情報をフューズ５６ａにハードウェア的に自動で取り込み、ＢＡＮＫ交替制御部５６にて交替作業を行うことにより、単体試験の結果のＲＡＭ良否情報を、プロセッサ１０毎に外部にて管理、設定することなく、プロセッサ１０におけるセカンドキャッシュデータ部５３での出荷時のＲＡＭ５３ｂの交替設定が出来る。
【００５８】
これにより、セカンドキャッシュデータ部５３にＲＡＭ５３ｂのレベルで動作不良が発生したプロセッサ１０を、半良品のプロセッサ１０として効率良く救済でき、プロセッサ１０の製造工程における歩留まりが格段に向上し、かつ、選別の手間も格段に削減できる。
【００５９】
次に、ＲＡＭ良否レジスタ５８を用いた交替処理の一例について説明する。上述のように、ＲＡＭ良否レジスタ５８は上書き可能なレジスタで構成されており、フューズ５６ａによる不良のＲＡＭ５３ｂと良品のＲＡＭ５３ｂの交替処理の補完機能として用いる。
【００６０】
すなわち、図６のフローチャートのステップ２０５における試験後、あるいは、半導体製造工場から出荷された後（ステップ２０６）、周波数選別試験工程や情報処理システムに装着した状態でプロセッサ１０の試験を行ったところ、それ以前の単体での試験工程（図７）における交替処理や試験結果が不十分であったことが判明した場合などには、ＲＡＭ良否レジスタ５８の値を上書きして修正する。そして、ＢＡＮＫ交替制御部５６は、このＲＡＭ良否レジスタ５８の設定状態に基づいて動作不良のＲＡＭ５３ｂを良品のＲＡＭ５３ｂに交替させることで、目的の半良品のプロセッサ１０としての設定が動的に可能となる。
【００６１】
以上説明したように、本実施の形態によれば、プロセッサ１０におけるセカンドキャッシュデータ部５３を構成するＲＡＭ５３ｂの機能試験結果を、ＢＡＮＫ交替制御部５６に設けられたフューズ５６ａにハードウェア的に記憶し、フレキシブルに不良のＲＡＭ５３ｂと良品のＲＡＭ５３ｂの交替を実現出来るので、プロセッサ１０の製造工程において、半良品のプロセッサ１０としての歩留まりが飛躍的に向上する。よって、本実施の形態のプロセッサの製造方法によって入手出来るプロセッサ１０は、以下の３種類が存在することになる。すなわち、（１）完全良品（セカンドキャッシュデータ部５３のメモリ容量が完全な良品）、（２）半良品（セカンドキャッシュデータ部５３のメモリ容量が少ない良品）、（３）不良品、の３種類である。
【００６２】
以上のように、セカンドキャッシュデータ部５３を構成するＲＡＭ群をグループ分けして、グループ単位に動作不良品の交替を行う場合には、セカンドキャッシュデータ部５３の特定のＲＡＭ５３ｂの故障によって、プロセッサ１０の全体が不良品として廃棄されていたことに比べて、本実施の形態の場合には格段に歩留まりが向上する効果がある。
【００６３】
また、フューズ５６ａとともに、上書き可能なＲＡＭ良否レジスタ５８を設けることにより、後工程にて不具合が見つかった場合でも、フューズ５６ａによる不良のＲＡＭ５３ｂと良品のＲＡＭ５３ｂの交替設定を動的に修正すること可能となり、プロセッサ１０の歩留まりと信頼性が格段に向上する。
【００６４】
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
（付記１）
プロセッサに内蔵されるキャッシュメモリであって、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能と、を含むことを特徴とするキャッシュメモリ。
【００６５】
（付記２）
付記１記載のキャッシュメモリにおいて、前記良否情報記憶手段は、個々の前記記憶ブロックの動作不良の有無を固定的に記憶するフューズからなることを特徴とするキャッシュメモリ。
【００６６】
（付記３）
付記１記載のキャッシュメモリにおいて、前記良否情報記憶手段として、前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタをさらに備え、前記選別制御機能は、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするキャッシュメモリ。
【００６７】
（付記４）
付記１記載のキャッシュメモリにおいて、前記記憶ブロックの容量は、前記キャッシュメモリの全記憶容量の１／２以下であることを特徴とするキャッシュメモリ。
【００６８】
（付記５）
演算実行ユニットと、
前記演算実行ユニットを制御する演算制御ユニットと、
前記演算実行ユニットおよび演算制御ユニットに対する情報の入出力を制御する記憶制御ユニットと、
前記演算実行ユニットおよび前記演算制御ユニットと、外部の記憶装置との間で授受される情報が一時的に格納されるキャッシュメモリとを含み、
前記キャッシュメモリは、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能と、を具備したことを特徴とするプロセッサ。
【００６９】
（付記６）
付記５記載のプロセッサにおいて、前記良否情報記憶手段は、個々の前記記憶ブロックの動作不良の有無を固定的に記憶するフューズからなることを特徴とするプロセッサ。
【００７０】
（付記７）
付記５記載のプロセッサにおいて、
前記良否情報記憶手段として、前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタをさらに備え、前記選別制御機能は、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするプロセッサ。
【００７１】
（付記８）
付記５記載のプロセッサにおいて、前記キャッシュメモリの前記記憶ブロックの容量は、前記キャッシュメモリの全記憶容量の１／２以下であることを特徴とするプロセッサ。
【００７２】
（付記９）
プロセッサに内蔵されるキャッシュメモリの製造方法であって、
前記キャッシュメモリを構成する複数の独立な記憶ブロックの動作試験を行い、前記動作試験の試験結果に基づいて前記キャッシュメモリ内に設けられたフューズを操作することで動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別試験工程を含むことを特徴とするキャッシュメモリの製造方法。
【００７３】
（付記１０）
付記９記載のキャッシュメモリの製造方法において、
前記キャッシュメモリに、前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタを設け、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするキャッシュメモリの製造方法。
【００７４】
（付記１１）
付記９記載のキャッシュメモリの製造方法において、前記記憶ブロックの容量は、前記キャッシュメモリの全記憶容量の１／２以下であることを特徴とするキャッシュメモリの製造方法。
【００７５】
（付記１２）
キャッシュメモリを内蔵したプロセッサの製造方法であって、
前記キャッシュメモリを構成する複数の独立な記憶ブロックの動作試験を行い、前記動作試験の試験結果に基づいて前記キャッシュメモリ内に設けられたフューズを操作することで動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別試験工程を含むことを特徴とするプロセッサの製造方法。
【００７６】
（付記１３）
付記１２記載のプロセッサの製造方法において、
前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタを設け、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするプロセッサの製造方法。
【００７７】
（付記１４）
付記１２記載のプロセッサの製造方法において、前記キャッシュメモリの前記記憶ブロックの容量は、前記キャッシュメモリの全記憶容量の１／２以下であることを特徴とするプロセッサの製造方法。
【００７８】
（付記１５）
半導体ウェハを準備する第１工程と、
前記半導体ウェハに、複数の独立な記憶ブロックと、個々の前記記憶ブロックの動作不良の有無を記憶する良否情報記憶手段と、前記良否情報記憶手段の記憶内容に基づいて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる選別制御機能とを具備したキャッシュメモリを含むプロセッサを形成する第２工程と、
前記キャッシュメモリの前記動作試験を行い、前記選別制御機能を用いて動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させる第３工程と、
前記プロセッサを個別に封止する第４工程と、
を含むことを特徴とするプロセッサの製造方法。
【００７９】
（付記１６）
付記１５記載のプロセッサの製造方法において、前記良否情報記憶手段は、個々の前記記憶ブロックの動作不良の有無を固定的に記憶するフューズからなることを特徴とするプロセッサの製造方法。
【００８０】
（付記１７）
付記１５記載のプロセッサの製造方法において、
前記第２工程では、前記良否情報記憶手段として前記記憶ブロックにおける動作不良の有無を書き換え可能に記憶する良否レジスタをさらに形成し、
封止された前記プロセッサの動作試験を行う第５工程では、前記良否レジスタの設定状態に応じて、動作不良の前記記憶ブロックを健全な前記記憶ブロックと交替させることを特徴とするプロセッサの製造方法。
【００８１】
（付記１８）
付記１５記載のプロセッサの製造方法において、前記キャッシュメモリの前記記憶ブロックの容量は、前記キャッシュメモリの全記憶容量の１／２以下であることを特徴とするプロセッサの製造方法。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施の形態であるプロセッサを構成するキャッシュメモリの内部構成の一例を示す概念図である。
【図２】本発明の一実施の形態であるプロセッサの全体構成の一例を示す概念図である。
【図３】本発明の一実施の形態であるプロセッサに備えられたキャッシュメモリの内部構成の一例を示す概念図である。
【図４】本発明の一実施の形態であるプロセッサに備えられたキャッシュメモリの作用の一例を示す説明図である。
【図５】本発明の一実施の形態であるプロセッサに備えられたキャッシュメモリの作用の一例を示す説明図である。
【図６】本発明の一実施の形態であるプロセッサおよびキャッシュメモリの製造方法の一例を示すフローチャートである。
【図７】本発明の一実施の形態であるプロセッサおよびキャッシュメモリの製造方法の一例を示すフローチャートである。
【図８】本発明の参考技術におけるキャッシュメモリの動作不良時の交替方法を示す概念図である。
【符号の説明】
【００８３】
１０  プロセッサ
２０  演算制御ユニット
３０  演算実行ユニット
４０  記憶制御ユニット
４１  命令フェッチローカルバッファ
４２  命令バッファタグ
４３  オペランドローカルバッファ
４４  オペランドバッファタグ
５０  セカンドキャッシュ制御ユニット
５１  セカンドキャッシュ制御部
５１ａ  リクエストアドレス
５２  セカンドキャッシュタグ部
５３  セカンドキャッシュデータ部
５３ａ  キャッシュスロット
５３ｂ  ＲＡＭ
５４  ＲＡＭ選別制御回路
５５  ＢＡＮＫデコーダ
５６  ＢＡＮＫ交替制御部
５６ａ  フューズ
５７  読み出しセレクタ
５８  ＲＡＭ良否レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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