(57)【要約】【課題】  伝送信号のＳ／Ｎ比が低い場合であっても正確にビット判定を行うことができて、ビット誤りを低減可能な位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置を提供する。【解決手段】  位相比較器９は、積分器１〜３と、積分器１の出力と積分器２の出力との差を出力する加算器４と、積分器１の出力と積分器２の出力との和を出力する加算器５と、加算器４の出力の極性から各ビットを判定し、ビット判定結果を復調データＳｄとして出力するビット判定器６と、加算器５の出力の１／２（半値）と積分器３の出力との差を出力する加算器７と、加算器７の出力にビット判定器６の出力を乗じて位相誤差信号Ｓｐとして出力する乗算器８とから構成される。積分器１〜３は、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号ＳｃがＨレベルのときのみ積分動作を各々行う。【選択図】図１
2006080903.tif 000002
【特許請求の範囲】
【請求項１】
マンチェスタ符号で構成される伝送信号を入力とするビット同期回路に用いられ、
マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器と、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器と、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分する第３の積分器と、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器と、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器と、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器と、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器と、第３の加算器の出力にビット判定信号を乗じる乗算器とを備えて、
第１，第２，第３の積分器の各積分区間はタイミング発生器から入力される積分区間信号によって設定され、
乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力することを特徴とする位相比較器。
【請求項２】
マンチェスタ符号で構成されてビット同期用信号のパターンに０または１の連続ビットパターンを用いる伝送信号を入力とするビット同期回路に用いられ、
マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大１／２ビットも積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器で構成される位相比較器と、
第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、
積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器とを備え、
位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させ、ビット同期用信号が入力されている間は１／２ビット周期毎に積分区間信号の位相を時間シフトさせることを特徴とするＰＬＬ回路。
【請求項３】
マンチェスタ符号で構成される伝送信号を入力とするビット同期回路に用いられ、
マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器で構成される位相比較器と、
所定の動作クロックを分周するプログラマブル分周器を具備して第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、
位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、
極性カウンタの計数結果と予め設定された閾値とを比較する比較器とを備え、
位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、タイミング発生器は、比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させることを特徴とするＦＬＬ回路。
【請求項４】
第１の加算器の出力と予め設定された閾値とを比較し、第１の加算器の出力の絶対値が閾値より小さい場合にマンチェスタ符号のエラー信号を出力する比較器を備えることを特徴とする請求項１記載の位相比較器。
【請求項５】
第２の加算器の出力と第３の加算器の入力との間に低域濾過器を備えて、第２の加算器の出力を平滑することを特徴とする請求項１記載の位相比較器。
【請求項６】
第３の積分器の出力と第３の加算器の入力との間に低域濾過器を備えて、第３の積分器の出力を平滑することを特徴とする請求項１記載の位相比較器。
【請求項７】
第１，第２の積分器を、１つの積分器と該積分器の出力を保持するレジスタとで構成したことを特徴とする請求項１または請求項４乃至６いずれか記載の位相比較器。
【請求項８】
マンチェスタ符号で構成されてビット同期用信号のパターンに０または１の連続ビットパターンを用いる伝送信号を入力され、
マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大１／２ビットも積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器、第１の加算器の出力と予め設定された第１の閾値とを比較して第１の加算器の出力の絶対値が第１の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第１の比較器で構成される位相比較器と、
所定の動作クロックを分周するプログラマブル分周器を具備して第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、
積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、
位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、
極性カウンタの計数結果と予め設定された第２の閾値とを比較する第２の比較器とを備えて、
位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、
プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は１／２ビット周期毎に積分区間信号の位相を時間シフトさせ、
タイミング発生器は、第２の比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、
第１の比較器が出力するマンチェスタ符号のエラー信号によって、プログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、
少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成することを特徴とするビット同期回路。
【請求項９】
位相比較器のビット判定器の判定結果が同一結果になる連続回数を計数するビットカウンタと、ビットカウンタの計数結果と予め設定された第３の閾値とを比較する第３の比較器とを備え、ビットカウンタの計数結果が第３の閾値以上となった場合にはビット同期が確立したと判断して、プログラマブル遅延器は、位相誤差信号に乗じる比例係数を小さくし、タイミング発生器は、プログラマブル分周器の分周数を増減する割合を小さくすることを特徴とする請求項８記載のビット同期回路。
【請求項１０】
位相比較器のビット判定器の判定結果が同一結果になる連続回数を計数するビットカウンタと、ビットカウンタの計数結果と予め設定された第３の閾値とを比較する第３の比較器とを備え、ビットカウンタの計数結果が第３の閾値以上となった場合に、ビットカウンタの出力によって位相比較器の動作を停止させることを特徴とする請求項８または９記載のビット同期回路。
【請求項１１】
プログラマブル遅延器が位相誤差信号に乗じる比例係数と、プログラマブル分周器が分周数を増減する割合とを、外部からの信号によって複数の値より選択することを特徴とする請求項８または９記載のビット同期回路。
【請求項１２】
タイミング発生器は、積分区間信号で設定される第１，第２の積分器の各積分区間をマンチェスタ符号の１／２ビットより短くして、隣り合う積分区間の間に非積分区間を設け、プログラマブル遅延器は、位相誤差信号に応じて非積分区間を伸縮することで積分区間信号の位相を時間シフトさせることを特徴とする請求項８乃至１１いずれか記載のビット同期回路。
【請求項１３】
無線信号を受信するアンテナと、
アンテナを介して受信した信号をマンチェスタ符号で構成されてビット同期用信号のパターンに０または１の連続ビットパターンを用いる伝送信号に復調する準同期検波器と、
準同期検波器が出力する伝送信号を入力され、マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大１／２ビットも積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器、第１の加算器の出力と予め設定された第１の閾値とを比較して第１の加算器の出力の絶対値が第１の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第１の比較器で構成される位相比較器と、所定の動作クロックを分周する第１のプログラマブル分周器を具備して第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、極性カウンタの計数結果と予め設定された第２の閾値とを比較する第２の比較器とを備えて、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は１／２ビット周期毎に積分区間信号の位相を時間シフトさせ、タイミング発生器は、第２の比較器の出力によって、第１のプログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、第１の比較器が出力するマンチェスタ符号のエラー信号によって、第１のプログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成するビット同期回路とを備え、
準同期検波器は、所定の動作クロックを分周する第２のプログラマブル分周器を局部発振回路として具備しており、第２のプログラマブル分周器の分周数は第２の加算器の出力に比例して増減することを特徴とする受信装置。
【請求項１４】
無線信号を受信するアンテナと、
アンテナを介して受信した信号を周波数変換するとともに増幅するダウンコンバージョン回路と、
ダウンコンバージョン回路の出力をマンチェスタ符号で構成されてビット同期用信号のパターンに０または１の連続ビットパターンを用いる伝送信号に復調する検波器と、
検波器が出力する伝送信号を入力され、マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大１／２ビットも積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器、第１の加算器の出力と予め設定された第１の閾値とを比較して第１の加算器の出力の絶対値が第１の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第１の比較器で構成される位相比較器と、所定の動作クロックを分周するプログラマブル分周器を具備して第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、極性カウンタの計数結果と予め設定された第２の閾値とを比較する第２の比較器とを備えて、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は１／２ビット周期毎に積分区間信号の位相を時間シフトさせ、タイミング発生器は、第２の比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、第１の比較器が出力するマンチェスタ符号のエラー信号によって、プログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成するビット同期回路とを備え、
検波器は、ＰＬＬシンセサイザを局部発振回路として具備しており、ＰＬＬシンセサイザが出力する局部発振周波数は第２の加算器の出力に比例して増減することを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル無線通信技術の応用に関し、特にベースバンド符号にマンチェスタ符号を用いる位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置に関するものである。
【背景技術】
【０００２】
無線通信では有線通信と比べて受信信号が微弱なため、低Ｓ／Ｎ比での伝送信号のビット列のサンプリング位置の推定精度がシステムの受信感度に大きく影響する。さらに、送信側のビットレートと受信側のサンプリングクロック周波数の誤差があるので、通信の先頭でビット同期を取るだけでなく通信中もビット同期を維持し続ける必要がある。ここで、伝送信号にマンチェスタ符号を用いると、マンチェスタ符号は１ビット中に必ず１回の極性反転点が含まれるので、この極性反転を検出することで容易にビット同期をとり、このビット同期を維持することができるというメリットがある。また、送信側の局部発振周波数と受信側の局部発振周波数との誤差により、受信側の復調器の入力信号は、復調器の中心周波数に対して周波数オフセットが発生する。狭帯域通信の場合には、局部発振器の周波数誤差に起因する周波数オフセットが、変調による周波数偏移を超える場合もあり、復調器の性能が大きく劣化する要因となる。そこで、自動周波数制御（ＡＦＣ）を備えて、受信側の局部発振周波数を受信信号の周波数に一致するよう制御することで、復調器の性能劣化を改善していた。
【０００３】
ところが、変調方式に周波数変調を用いる場合には、復調器入力での周波数オフセットは復調後には直流成分となるので、高域濾波器を通過させるだけで除去できることになり、ＡＦＣが不要な構成が可能となる。しかし、伝送情報に０や１の連続が含まれると、高域濾波器の出力が変動し、０と１の弁別ができなくなってしまう場合がある。ここでマンチェスタ符号を用いると、１ビット単位で直流平衡が取れているので上記問題が発生しないというメリットがある。
【０００４】
上述の理由により、テレコントロールやテレメータ、セキュリティ用途の小電力無線や微弱無線のベースバンド符号には、ビット同期が容易で回路構成が簡素化できることから、マンチェスタ符号がよく使われている。技術基準や技術標準の詳細は（社）電波産業界発行のＡＲＩＢ  ＳＴＤ−Ｔ６７「特定用小電力無線局テレメータ用、テレコントロール用およびデータ伝送用無線設備標準規格」やＲＣＲ  ＳＴＤ−３０「小電力セキュリティシステムの無線局の無線設備標準規格」を参照されたい。
【０００５】
次に、図２１〜図２４を用いて、従来の技術による小電力無線の受信装置の構成とビット同期方式について説明する。
【０００６】
図２１を参照すると、小電力無線の受信装置の構成例が示されている。受信装置は、アンテナ１０１と、ローノイズアンプ（ＬＮＡ）１０２と、表面弾性波（ＳＡＷ）フィルタ１０３と、ＲＦミキサ１０４と、水晶フィルタ１０５と、ＩＦミキサ１０６と、セラミックフィルタ１０７と、リミッタアンプ１０８と、ディスクリミネータ１０９と、クオドラチャ検波器１１０と、低域濾波器（ＬＰＦ）１１１と、電圧制御発振器（ＶＣＯ）１１２と、ＰＬＬシンセサイザ１１３と、ループフィルタ１１４と、水晶発振器１１５と、低域濾波器（ＬＰＦ）１１６と、コンパレータ１１７と、マイクロコントローラ１１８と、表示ＬＥＤ１１９と、アプリケーション回路１２０と、から構成されている。
【０００７】
マイクロコントローラ１１８は、起動時に予めプログラムに設定された分周数Ｎ，ＲをＰＬＬシンセサイザ１１３に設定する。ＰＬＬシンセサイザ１１３は、ＶＣＯ１１２の信号をＮ分周した信号の位相と、水晶発振器１１５の信号をＲ分周した信号の位相を比較し、位相誤差を出力する。位相誤差はループフィルタ１１４で平滑されて直流電圧となり、ＶＣＯ１１２の制御電圧端子に入力される。このようにして、ＶＣＯ１１２は水晶発振器１１５の発振周波数のＮ／Ｒ倍の周波数で安定して発振する。
【０００８】
アンテナ１０１で受信された信号はＬＮＡ１０２で増幅され、ＳＡＷフィルタ１０３でキャリア周波数近傍の成分だけが濾波され、ＲＦミキサ１０４でＶＣＯ１１２が出力する第１局部発振信号と混合されて、２１．７ＭＨｚの第１中間周波数に変換され、水晶フィルタ１０５で２１．７ＭＨｚ近傍の成分だけが濾波される。水晶フィルタ１０５の出力は、水晶発振器１１５が出力する２１．２５ＭＨｚの第２局部発振信号とＩＦミキサ１０６で混合されて、４５０ｋＨｚの第２中間周波数に変換され、セラミックフィルタ１０７で４５０ｋＨｚ近傍の成分だけが濾波される。セラミックフィルタ１０７の出力はリミッタアンプ１０８で振幅が一定になるまで増幅され、クオドラチャ検波器１１０でディスクリミネータ１０９を通過した信号と掛け合わされる。ディスクリミネータ１０９は、中心周波数４５０ｋＨｚの信号に対するオフセット周波数に比例した位相特性を持つため、クオドラチャ検波器１１０の出力は４５０ｋＨｚの信号に対する入力のオフセット周波数に比例した直流電圧となり、周波数検波が行われることになる。ＬＰＦ１１１は、受信信号のビットレートの１／２〜３／４のカットオフ周波数を備え、およそ１ビット程度の区間にわたって復調信号を平滑し、復調後のノイズを除去する。ＬＰＦ１１６は１０ビット程度の時間長の時定数を備え、ＬＰＦ１１１で抽出した復調信号をＬＰＦ１１６に通過させることで、送信側の局部発振周波数と、受信側の局部発振周波数の誤差に起因する周波数オフセットによって復調信号に含まれる直流成分を抽出する。これをコンパレータ１１７の基準電圧としてＬＰＦ１１１で抽出した復調信号の極性判定を行なう。復調信号の直流成分を基準に復調信号の極性判定を行うことは、復調信号を高域濾波器に通過させて直流成分を除去した後に極性判定を行うことと同等である。マイクロコントローラ１１８はコンパレータ１１７の出力をサンプリングし、マンチェスタ符号の極性変化点を検出してビット同期を行う。
【０００９】
図２２（ａ），（ｂ）には、ＬＰＦ１１１が出力する復調信号Ｖ１１１、およびコンパレータ１１７の出力信号Ｖ１１７の各波形と、マイクロコントローラ１１８によるマンチェスタ符号のビット同期方式とが示されている。マイクロコントローラ１１８は、コンパレータ１１７の出力信号Ｖ１１７をマンチェスタ符号のビットレートより十分早いサンプリング速度でサンプリングして極性反転エッジを検出する（時間ｔａ１，ｔａ２，ｔａ３）。小電力無線のビットレートは数ｋｂｐｓであり、数ＭＨｚの動作クロックのマイクロコントローラ１１８ならば、ビットレートより十分早いサンプリング速度でサンプリングが可能である。（例えば、特許文献１参照）
具体的には、エッジ検出のタイミング（時間ｔａ１）より、マイクロコントローラ１１８の内蔵タイマーでビット長Ｔの３／４を計時し、マンチェスタ符号のビット前半区間の中央でコンパレータ１１７の出力信号Ｖ１１７をサンプリングする（時間ｔｂ１）。ここで、ＬＰＦ１１１の出力信号Ｖ１１１の波形と、コンパレータ１１７の出力信号Ｖ１１７の波形とを対比すれば、エッジ検出より３Ｔ／４のタイミング（時間ｔｂ１）でＬＰＦ１１１の出力信号Ｖ１１１の振幅がピークとなっており、Ｓ／Ｎ比が最大のタイミングでサンプリングしていることがわかる。
【００１０】
次にマイクロコントローラ１１８の内蔵タイマーでエッジ検出ウインドウＷの時間幅Ｔ／２を計時しつつ、極性反転エッジを検出する（時間ｔａ２）。極性反転エッジが検出されれば内蔵タイマーでＴ／４を計時し、マンチェスタ符号のビット後半区間の中央でコンパレータ１１７の出力信号Ｖ１１７をサンプリングする（時間ｔｂ２）。そして、マンチェスタ符号の前半サンプリング値と後半サンプリング値とを比較してビット判定を行い、Ｈレベル、Ｌレベルの組み合わせであればデータ０と判定し、Ｌレベル、Ｈレベルの組み合わせであればデータ１と判定する。Ｈ、ＨレベルやＬ、Ｌレベルの組み合わせであればエラーとして破棄する。
【００１１】
続いて、内蔵タイマーでＴ／２を計時し、次のビットの前半区間中央でサンプリングする（時間ｔｂ３）。そして再び、内蔵タイマーでエッジ検出ウインドウＷの時間幅Ｔ／２を計時しつつ、極性反転エッジを検出する（時間ｔａ３）。極性反転エッジを検出すれば、内蔵タイマーでＴ／４を計時し、マンチェスタ符号のビット後半区間の中央でサンプリングする（時間ｔｂ４）。以下、同じ動作を繰り返す。時間幅Ｔ／２のエッジ検出ウィンドウＷ内に極性反転エッジが検出されなければ、エラーとしてサンプリング結果を破棄し、エッジ検出の初期動作から再開する。このようにして、マンチェスタ符号のビット中央のエッジを用いてビット同期を維持している。
【００１２】
図２３には、通信に使用される通信フォーマットが示されている。通信フォーマットは先頭にマンチェスタ符号で０の繰り返しとなるビット同期用信号があり、次に有意なデータの始まりを検出するための固定ビットパターンで構成されるフレーム同期用信号がある。次に、各無線器に固有の識別符号があり、コマンドやデータがあって、最後に誤り検出用の巡回冗長検査（ＣＲＣ）コードがある。
【００１３】
そして図２４には、マイクロコントローラ１１８が通信フォーマットを処理する手順が示されており、マイクロコントローラ１１８は、ビット同期区間で前述のようにビット同期をとり、ビット判定後のビット列からフレーム同期用信号の固定ビットパターンを検出してフレーム同期をとり、次に識別符号を検出して予め記憶してある通信相手の識別符号と比較して一致すれば、これに続くコマンド、データを読み取ってビット幅が正常であるか否かを判断して、正常であれば、最後にＣＲＣを計算して受信したＣＲＣと比較して一致すればコマンド、データを実行するのである。なお、上記各手順で異常があれば、受信データを破棄する。
【特許文献１】特開平１０−２００５１７号公報（段落番号［０００７］〜［００１３］、図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、マンチェスタ符号の中央のエッジを検出して次のビットのサンプリングタイミングを決定する従来のビット同期方式では、エッジ検出位置が前後にずれると、自動的に次のビットのサンプリングタイミングもずれていた。マンチェスタ符号のエッジ部分は、復調信号がゼロクロスして信号振幅が最小となるところなので、ノイズの影響を最も受けやすく、受信信号のＳ／Ｎ比が低いときにはエッジ検出位置のジッタが大きくなって、ビットのサンプリングタイミングがＳ／Ｎ比最大となる前半区間、後半区間の各中央からずれてしまい、正確にビット判定を行うことができずにビット誤りが発生しやすくなるという問題があった。また、受信装置においては、ビット誤りの結果として受信感度が劣化するという問題があった。
【００１５】
本発明は、上記事由に鑑みてなされたものであり、その目的は、伝送信号のＳ／Ｎ比が低い場合であっても正確にビット判定を行うことができて、ビット誤りを低減可能な位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置を提供することにある。
【課題を解決するための手段】
【００１６】
請求項１の発明は、マンチェスタ符号で構成される伝送信号を入力とするビット同期回路に用いられ、マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器と、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器と、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分する第３の積分器と、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器と、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器と、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器と、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器と、第３の加算器の出力にビット判定信号を乗じる乗算器とを備えて、第１，第２，第３の積分器の各積分区間はタイミング発生器から入力される積分区間信号によって設定され、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力することを特徴とする。
【００１７】
この発明によれば、伝送信号を前半、後半、中間に分割して積分し、その値を加減算して伝送信号と積分区間信号との位相誤差を検出すると同時にビット判定も行うので、マンチェスタ符号１ビット全体を用いてビット位置を推定することになり、伝送信号のＳ／Ｎ比が低い場合であっても、伝送信号に含まれるノイズを積分により平滑することでノイズの影響を軽減して、高い精度で位相誤差を検出でき、かつ同時に高い精度でビット判定も行うことができる。
【００１８】
請求項２の発明は、マンチェスタ符号で構成されてビット同期用信号のパターンに０または１の連続ビットパターンを用いる伝送信号を入力とするビット同期回路に用いられ、マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大１／２ビットも積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器で構成される位相比較器と、第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器とを備え、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させ、ビット同期用信号が入力されている間は１／２ビット周期毎に積分区間信号の位相を時間シフトさせることを特徴とする。
【００１９】
この発明によれば、伝送信号を前半、後半、中間に分割して積分し、その値を加減算して伝送信号と積分区間信号との位相誤差を検出すると同時にビット判定も行うので、マンチェスタ符号１ビット全体を用いてビット位置を推定することになり、伝送信号のＳ／Ｎ比が低い場合であっても、伝送信号に含まれるノイズを積分により平滑することでノイズの影響を軽減して、高い精度で位相誤差を検出でき、かつ同時に高い精度でビット判定も行うことができる。さらに、ビット同期用信号の受信中は、マンチェスタ符号の前半積分区間の終わりと、後半積分区間の終わりとに、位相比較器が出力する位相誤差信号をプログラマブル遅延器にフィードバックし、次の積分区間を伸縮して位相を合わせるようにしたので、ビット同期信号受信中に高速のビット同期を行うことができる。
【００２０】
請求項３の発明は、マンチェスタ符号で構成される伝送信号を入力とするビット同期回路に用いられ、マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器で構成される位相比較器と、所定の動作クロックを分周するプログラマブル分周器を具備して第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、極性カウンタの計数結果と予め設定された閾値とを比較する比較器とを備え、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、タイミング発生器は、比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させることを特徴とする。
【００２１】
この発明によれば、伝送信号を前半、後半、中間に分割して積分し、その値を加減算して伝送信号と積分区間信号との位相誤差を検出すると同時にビット判定も行うので、マンチェスタ符号１ビット全体を用いてビット位置を推定することになり、伝送信号のＳ／Ｎ比が低い場合であっても、伝送信号に含まれるノイズを積分により平滑することでノイズの影響を軽減して、高い精度で位相誤差を検出でき、かつ同時に高い精度でビット判定も行うことができる。さらに、位相誤差信号が同一極性となる連続回数を判定して、積分区間信号の周波数を増減するようにしたので、請求項２のＰＬＬ回路と同一の位相比較器を用いることができてビットレートを計測する手段を別に設ける必要がなく、伝送信号のマンチェスタ符号のビットレートに積分区間信号の周波数を同期させることができる。
【００２２】
請求項４の発明は、請求項１において、第１の加算器の出力と予め設定された閾値とを比較し、第１の加算器の出力の絶対値が閾値より小さい場合にマンチェスタ符号のエラー信号を出力する比較器を備えることを特徴とする。
【００２３】
この発明によれば、第１の加算器の出力（前半積分値と後半積分値との差）を閾値と比較することで、マンチェスタ符号で変調された信号を受信しているのか、あるいはノイズや無変調キャリアを受信しているのかを位相比較器に簡易な回路を付加することで検出することができる。
【００２４】
請求項５の発明は、請求項１において、第２の加算器の出力と第３の加算器の入力との間に低域濾過器を備えて、第２の加算器の出力を平滑することを特徴とする。
【００２５】
この発明によれば、第２の加算器の出力｛前半積分値＋後半積分値｝を低域濾過器で平滑するようにしたので、ＰＬＬ回路やＦＬＬ回路の動作による積分区間信号のジッタや、伝送信号のＳ／Ｎ比が低い場合のノイズの影響を軽減して、伝送信号に含まれる直流成分をより安定して検出することができ、ビット同期の安定性を改善することができる。
【００２６】
請求項６の発明は、請求項１において、第３の積分器の出力と第３の加算器の入力との間に低域濾過器を備えて、第３の積分器の出力を平滑することを特徴とする。
【００２７】
この発明によれば、中間積分値を低域濾過器で平滑するようにしたので、ＰＬＬ回路やＦＬＬ回路の動作による積分区間信号のジッタや、伝送信号のＳ／Ｎ比が低い場合のノイズの影響を軽減して、伝送信号に含まれる直流成分をより安定して検出することができ、ビット同期の安定性を改善することができる。
【００２８】
請求項７の発明は、請求項１または請求項４乃至６いずれかにおいて、第１，第２の積分器を、１つの積分器と該積分器の出力を保持するレジスタとで構成したことを特徴とする。
【００２９】
この発明によれば、前半積分値を得る積分と後半積分器を得る積分とを、１つの積分器で時間をずらせて行うことができ、回路のゲート数を削減することができる。
【００３０】
請求項８の発明は、マンチェスタ符号で構成されてビット同期用信号のパターンに０または１の連続ビットパターンを用いる伝送信号を入力され、マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大１／２ビットも積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器、第１の加算器の出力と予め設定された第１の閾値とを比較して第１の加算器の出力の絶対値が第１の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第１の比較器で構成される位相比較器と、所定の動作クロックを分周するプログラマブル分周器を具備して第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、極性カウンタの計数結果と予め設定された第２の閾値とを比較する第２の比較器とを備えて、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は１／２ビット周期毎に積分区間信号の位相を時間シフトさせ、タイミング発生器は、第２の比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、第１の比較器が出力するマンチェスタ符号のエラー信号によって、プログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成することを特徴とする。
【００３１】
この発明によれば、伝送信号を前半、後半、中間に分割して積分し、その値を加減算して伝送信号と積分区間信号との位相誤差を検出すると同時にビット判定も行うので、マンチェスタ符号１ビット全体を用いてビット位置を推定することになり、伝送信号のＳ／Ｎ比が低い場合であっても、伝送信号に含まれるノイズを積分により平滑することでノイズの影響を軽減して、高い精度で位相誤差を検出でき、かつ同時に高い精度でビット判定も行うことができる。さらに、前半積分値と後半積分値との差と閾値とを比較して該差が閾値以下である場合に、マンチェスタ符号エラーと判断してプログラマブル分周器とプログラマブル遅延器とを初期状態にリセットするので、マンチェスタ符号で変調された信号以外の、ノイズや無変調信号を受信している間は常にプログラマブル遅延器やプログラマブル分周器が初期状態にリセットされ続け、期待外の信号に誤って同期動作をすることがないようにできる。
【００３２】
請求項９の発明は、請求項８において、位相比較器のビット判定器の判定結果が同一結果になる連続回数を計数するビットカウンタと、ビットカウンタの計数結果と予め設定された第３の閾値とを比較する第３の比較器とを備え、ビットカウンタの計数結果が第３の閾値以上となった場合にはビット同期が確立したと判断して、プログラマブル遅延器は、位相誤差信号に乗じる比例係数を小さくし、タイミング発生器は、プログラマブル分周器の分周数を増減する割合を小さくすることを特徴とする。
【００３３】
この発明によれば、ビット判定器の判定結果が同一結果になる連続回数を検出して、ビット同期用信号を受信中にビット同期を確立したか否かをを判断し、ビット同期の確立以降は、プログラマブル遅延器が位相誤差信号に乗じる比例係数と、プログラマブル分周器の分周数を増減する割合とを小さくするようにしたので、ビット同期確立後のビット同期追従の安定性を改善することができる。
【００３４】
請求項１０の発明は、請求項８または９において、位相比較器のビット判定器の判定結果が同一結果になる連続回数を計数するビットカウンタと、ビットカウンタの計数結果と予め設定された第３の閾値とを比較する第３の比較器とを備え、ビットカウンタの計数結果が第３の閾値以上となった場合に、ビットカウンタの出力によって位相比較器の動作を停止させることを特徴とする。
【００３５】
この発明によれば、ビット同期確立後は位相比較器の動作を停止するようにしたので、ビット同期確立後の回路の消費電力を軽減することができる。
【００３６】
請求項１１の発明は、請求項８または９において、プログラマブル遅延器が位相誤差信号に乗じる比例係数と、プログラマブル分周器が分周数を増減する割合とを、外部からの信号によって複数の値より選択することを特徴とする。
【００３７】
この発明によれば、ビット同期の高速性と、ビット同期の安定性とを外部からの信号によって選択可能となる。
【００３８】
請求項１２の発明は、請求項８乃至１１において、タイミング発生器は、積分区間信号で設定される第１，第２の積分器の各積分区間をマンチェスタ符号の１／２ビットより短くして、隣り合う積分区間の間に非積分区間を設け、プログラマブル遅延器は、位相誤差信号に応じて非積分区間を伸縮することで積分区間信号の位相を時間シフトさせることを特徴とする。
【００３９】
この発明によれば、前半積分区間と後半積分区間とを伸縮させる代わりに非積分区間を伸縮させるので、前半積分区間と後半積分区間とを一定に保ちながら、前半積分区間と後半積分区間とが伸縮することなく位相誤差を検出することができる。
【００４０】
請求項１３の発明は、無線信号を受信するアンテナと、アンテナを介して受信した信号をマンチェスタ符号で構成されてビット同期用信号のパターンに０または１の連続ビットパターンを用いる伝送信号に復調する準同期検波器と、準同期検波器が出力する伝送信号を入力され、マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大１／２ビットも積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器、第１の加算器の出力と予め設定された第１の閾値とを比較して第１の加算器の出力の絶対値が第１の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第１の比較器で構成される位相比較器と、所定の動作クロックを分周する第１のプログラマブル分周器を具備して第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、極性カウンタの計数結果と予め設定された第２の閾値とを比較する第２の比較器とを備えて、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は１／２ビット周期毎に積分区間信号の位相を時間シフトさせ、タイミング発生器は、第２の比較器の出力によって、第１のプログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、第１の比較器が出力するマンチェスタ符号のエラー信号によって、第１のプログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成するビット同期回路とを備え、準同期検波器は、所定の動作クロックを分周する第２のプログラマブル分周器を局部発振回路として具備しており、第２のプログラマブル分周器の分周数は第２の加算器の出力に比例して増減することを特徴とする。
【００４１】
この発明によれば、第２の加算器の出力｛前半積分値＋後半積分値｝を準同期検波回路の局部発振周波数にフィードバックするので、準同期検波回路の入力信号の搬送波周波数に局部発振周波数が一致するように制御することができ、伝送信号の直流成分を小さくすることができる。したがって、受信装置の信号処理の分解能幅を小さくでき、受信装置のゲート数を少なくすることができる。
【００４２】
請求項１４の発明は、無線信号を受信するアンテナと、アンテナを介して受信した信号を周波数変換するとともに増幅するダウンコンバージョン回路と、ダウンコンバージョン回路の出力をマンチェスタ符号で構成されてビット同期用信号のパターンに０または１の連続ビットパターンを用いる伝送信号に復調する検波器と、検波器が出力する伝送信号を入力され、マンチェスタ符号の各ビットの前半の最大１／２ビットを積分する第１の積分器、マンチェスタ符号の各ビットの後半の最大１／２ビットを積分する第２の積分器、マンチェスタ符号の各ビットの中央の最大１／２ビットを積分するとともにビット同期用信号が入力されている間はマンチェスタ符号のビット間の最大１／２ビットも積分する第３の積分器、第１の積分器の出力と第２の積分器の出力との差を出力する第１の加算器、第１の積分器の出力と第２の積分器の出力との和を出力する第２の加算器、第１の加算器の出力極性に対応した極性のビット判定信号を出力するビット判定器、第３の積分器の出力と第２の加算器の出力の半値との差を出力する第３の加算器、第３の加算器の出力にビット判定信号を乗じる乗算器、第１の加算器の出力と予め設定された第１の閾値とを比較して第１の加算器の出力の絶対値が第１の閾値より小さい場合にマンチェスタ符号のエラー信号を出力する第１の比較器で構成される位相比較器と、所定の動作クロックを分周するプログラマブル分周器を具備して第１，第２，第３の積分器の各積分区間を設定する積分区間信号を発生するタイミング発生器と、積分区間信号の位相を時間シフトさせて位相比較器に出力するプログラマブル遅延器と、位相比較器の乗算器の出力の極性が同一になる連続回数を計数する極性カウンタと、極性カウンタの計数結果と予め設定された第２の閾値とを比較する第２の比較器とを備えて、位相比較器は、乗算器の出力をマンチェスタ符号のビット列と積分区間信号との位相誤差信号として出力し、プログラマブル遅延器は、位相誤差信号に比例した時間だけ積分区間信号の位相を時間シフトさせることで、マンチェスタ符号のビット列の位相と積分区間信号の位相とを同期させて、ビット同期用信号が入力されている間は１／２ビット周期毎に積分区間信号の位相を時間シフトさせ、タイミング発生器は、第２の比較器の出力によって、プログラマブル分周器の分周数を増減して積分区間信号の周波数を増減させて、第１の比較器が出力するマンチェスタ符号のエラー信号によって、プログラマブル分周器とプログラマブル遅延器とを初期状態にリセットし、少なくとも積分器、加算器、比較器、プログラマブル遅延器をデジタル演算器で構成するビット同期回路とを備え、検波器は、ＰＬＬシンセサイザを局部発振回路として具備しており、ＰＬＬシンセサイザが出力する局部発振周波数は第２の加算器の出力に比例して増減することを特徴とする。
【００４３】
この発明によれば、第２の加算器の出力｛前半積分値＋後半積分値｝をＰＬＬシンセサイザにフィードバックして局部発振周波数を生成するので、検波回路の入力信号の周波数の期待値と伝送信号の周波数とが一致するように制御することができ、伝送信号の直流成分を小さくすることができる。したがって、受信装置の信号処理の分解能幅を小さくでき、受信装置のゲート数を少なくすることができる。
【発明の効果】
【００４４】
以上説明したように、本発明では、伝送信号を前半、後半、中間に分割して積分し、その値を加減算して伝送信号と積分区間信号との位相誤差を検出すると同時にビット判定も行うので、マンチェスタ符号１ビット全体を用いてビット位置を推定することになり、伝送信号のＳ／Ｎ比が低い場合であっても、伝送信号に含まれるノイズを積分により平滑することでノイズの影響を軽減して、高い精度で位相誤差を検出でき、かつ同時に高い精度でビット判定も行うことができる。したがって、伝送信号のＳ／Ｎ比が低い場合であっても正確にビット判定を行うことができて、ビット誤りを低減可能な位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置を提供することができるという効果がある。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４６】
（実施形態１）
図１〜図４を用いて、本実施形態の位相比較器の構成および動作を説明する。本実施形態の位相比較器９は、図１に示すように、加算器１ａ〜３ａとデータラッチ１ｂ〜３ｂとからなり、マンチェスタ符号で構成される伝送信号として復調信号Ｓｉを入力される積分器１〜３と、積分器１の出力と積分器２の出力との差を出力する加算器４と、積分器１の出力と積分器２の出力との和を出力する加算器５と、加算器４の出力の極性からマンチェスタ符号の各ビットがＨレベルであるかＬレベルであるかを判定して、このビット判定結果を復調データ（ビット判定信号）Ｓｄとして出力するビット判定器６と、加算器５の出力を１／２（半値）にするアンプ７ａおよびアンプ７ａの出力と積分器３の出力との差を出力する加算部７ａからなる加算器７と、加算器７の出力にビット判定器６の出力を乗じて位相誤差信号Ｓｐとして出力する乗算器８と、から構成される。
【００４７】
積分器１〜３は、加算器１ａ〜３ａの各出力をデータラッチ１ｂ〜３ｂの各Ｄ入力に接続し、データラッチ１ｂ〜３ｂの各Ｑ出力は、加算器１ａ〜３ａにおいて復調信号Ｓｉに加算される。データラッチ１ｂ〜３ｂは外部からの動作クロック信号Ｓｋが入力され、データラッチ１ｂ〜３ｂの各ＣＬ入力には、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号Ｓｃが各々入力されて、積分器１〜３は、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号ＳｃがＨレベルのときのみ復調信号Ｓｉの積分動作を各々行う。ここで、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号Ｓｃは、図１に図示しないタイミング発生器で動作クロックを分周して作られるタイミング信号である。また、前半積分区間信号Ｓａは、復調データＳｄに同期した復調クロックＳｆとしても出力される。
【００４８】
図２（ａ）〜（ｄ）は、復調信号Ｓｉと、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号Ｓｃとのタイミングが一致している場合の動作タイミングを示す。積分器１〜３は積分区間信号Ｓａ〜ＳｃがＨレベルのときのみ積分動作を各々行うので、積分器１は復調信号Ｓｉのマンチェスタ符号の各ビットの前半１／２だけを積分して前半積分値Ｓ１を出力し、積分器２は復調信号Ｓｉのマンチェスタ符号の各ビットの後半１／２ビットだけを積分して後半積分値Ｓ２を出力し、積分器３は復調信号Ｓｉのマンチェスタ符号の各ビットの中間１／２ビットだけを積分して中間積分値Ｓ３を出力する。
【００４９】
加算器５の出力｛前半積分値Ｓ１＋後半積分値Ｓ２｝は復調信号Ｓｉのマンチェスタ符号を１ビット区間に亘って積分したことに等しいので、復調信号Ｓｉの直流成分Ｓｄｃを１ビット区間に亘って積分した値になる。次に、復調信号Ｓｉのマンチェスタ符号と、各積分区間信号Ｓａ〜Ｓｃのタイミングが一致している場合には、積分器３の出力の中間積分値Ｓ３は、図２（ａ）に示すようにマンチェスタ符号の前半部分Ｓ３ａと後半部分Ｓ３ｂとが相殺して０になり、復調信号Ｓｉの直流成分Ｓｄｃを１／２ビット区間に亘って積分した値となる。したがって、加算器７の出力は、｛中間積分値Ｓ３−（前半積分値Ｓ１＋後半積分値Ｓ２）×１／２｝＝０となり、乗算器８が出力する位相誤差信号Ｓｐも０となる。この位相誤差信号Ｓｐは、復調信号Ｓｉと積分区間信号Ｓａ〜Ｓｃとの位相誤差を検出しており、図２においては、この位相誤差が０となっている。
【００５０】
一方、加算器４の出力｛後半積分値Ｓ２−前半積分値Ｓ１｝は負の値となるので、ビット判定器６はそのビットがＬレベルであると判定して負の値を復調データ（ビット判定信号）Ｓｄとして出力する。反対に、ビットがＨレベルである場合には、加算器４の出力｛後半積分値Ｓ２−前半積分値Ｓ１｝は正の値となるので、ビット判定器６は正の値を復調データ（ビット判定信号）Ｓｄとして出力する。
【００５１】
次に図３（ａ）〜（ｄ）は、復調信号Ｓｉより、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号Ｓｃのタイミングが進んでいる場合の動作タイミングを示す。この場合も、加算器５の出力｛前半積分値Ｓ１＋後半積分値Ｓ２｝は復調信号Ｓｉのマンチェスタ符号を１ビット区間に亘って積分したことに等しいので、復調信号Ｓｉの直流成分Ｓｄｃを１ビット区間に亘って積分した値になる。積分器３の出力の中間積分値Ｓ３は、図３（ａ）に示すように、マンチェスタ符号の前半部分Ｓ３ａのうち領域Ａのみが後半部分Ｓ３ｂと相殺され、位相誤差に比例する正の領域Ｂと直流成分Ｓｄｃとを１／２ビット区間に亘って積分した値になる。したがって、加算器７の出力｛中間積分値Ｓ３−（前半積分値Ｓ１＋後半積分値Ｓ２）×１／２｝は、位相誤差に比例する正の値となる。また、加算器４の出力（後半積分値Ｓ２−前半積分値Ｓ１）は負の値となるので、ビット判定器６はそのビットがＬレベルであると判定して負の値を復調データＳｄとして出力する。したがって、乗算器８では、加算器７が出力する位相誤差に比例する正の値が、ビット判定器６が出力する負の復調データＳｄと掛け合わされて極性が反転し、乗算器８の位相誤差信号Ｓｐ（＝｛中間積分値Ｓ３−（前半積分値Ｓ１＋後半積分値Ｓ２）×１／２×復調データＳｄ｝）は、復調信号Ｓｉと積分区間信号Ｓａ〜Ｓｃとの位相誤差に比例する負の値となる。
【００５２】
次に図４（ａ）〜（ｄ）は、復調信号Ｓｉより、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号Ｓｃのタイミングが遅れている場合の動作タイミングを示す。この場合も、加算器５の出力｛前半積分値Ｓ１＋後半積分値Ｓ２｝は復調信号Ｓｉのマンチェスタ符号を１ビット区間に亘って積分したことに等しいので、復調信号Ｓｉの直流成分Ｓｄｃを１ビット区間に亘って積分した値になる。積分器３の出力の中間積分値Ｓ３は、図４（ａ）に示すように、マンチェスタ符号の後半部分Ｓ３ｂのうち領域Ｃのみが前半部分Ｓ３ａと相殺され、位相誤差に比例する負の領域Ｄと直流成分Ｓｄｃとを１／２ビット区間に亘って積分した値になる。したがって、加算器７の出力｛中間積分値Ｓ３−（前半積分値Ｓ１＋後半積分値Ｓ２）×１／２｝は、位相誤差に比例する負の値となる。また、加算器４の出力｛後半積分値Ｓ２−前半積分値Ｓ１｝は負の値となるので、ビット判定器６はそのビットがＬレベルであると判定して負の値を復調データＳｄとして出力する。したがって、乗算器８では、加算器７が出力する位相誤差に比例する負の値が、ビット判定器６が出力する負の復調データＳｄと掛け合わされて極性が反転し、乗算器８の位相誤差信号Ｓｐ（＝｛中間積分値Ｓ３−（前半積分値Ｓ１＋後半積分値Ｓ２）×１／２×復調データＳｄ｝）は、復調信号Ｓｉと積分区間信号Ｓａ〜Ｓｃとの位相誤差に比例する正の値となる。
【００５３】
以上示したように、本実施形態の位相比較器９は、マンチェスタ符号からなる復調信号Ｓｉを、ビット毎に、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号Ｓｃによって前半、後半、中間の各区間に分割して各区間毎に積分し、各積分値を加減算して求めた位相誤差信号Ｓｐ（＝｛中間積分値Ｓ３−（前半積分値Ｓ１＋後半積分値Ｓ２）×１／２×復調データＳｄ｝）を出力して復調信号Ｓｉと積分区間信号Ｓａ〜Ｓｃとの位相誤差を検出すると同時に復調データＳｄを出力してビット判定を行うものであり、マンチェスタ符号１ビット全体を用いてビット位置を推定している。したがって、復調信号ＳｉのＳ／Ｎ比が低い場合であっても、復調信号Ｓｉに含まれるノイズを積分して平滑することでノイズの影響を軽減して、高い精度で位相誤差を検出でき、かつ同時に高い精度でビット判定を行うことができる。
【００５４】
そして、本実施形態の位相比較器９を用いたＰＬＬ回路（実施形態２参照）、ＦＬＬ回路（実施形態３参照）によって、位相誤差信号Ｓｐに基づいて復調信号Ｓｉと積分区間信号とを高精度に同期させることが可能なビット同期回路（実施形態８参照）を構成できる。
【００５５】
（実施形態２）
図５は、図１に示す実施形態１の位相比較器９を用いたＰＬＬ回路の構成を示しており、本実施形態のＰＬＬ回路は、位相比較器９と、タイミング発生器１０と、プログラマブル遅延器１１と、を備えている。
【００５６】
タイミング発生器１０は、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号Ｓｃを位相比較器９へプログラマブル遅延器１１を介して出力する。
【００５７】
プログラマブル遅延器１１は、位相比較器９が出力する位相誤差信号Ｓｐを比例係数ｋ倍に増幅する増幅部１１ａと、増幅部１１ａの出力ｋ×Ｓｐに比例した時間だけ、積分区間信号Ｓａ〜Ｓｃの位相を時間シフトさせて位相比較器９へ出力するプログラマブル遅延部１１ｂとからなる。なお、位相比較器９の構成は実施形態１と同様であり、説明は省略する。
【００５８】
図６（ａ）（ｂ）は、復調信号Ｓｉより積分区間信号のタイミングが位相Ｐ１だけ遅れている場合の、ＰＬＬ回路の動作タイミングを示し、図６（ｂ）には後半積分区間信号Ｓｂを示す。位相比較器９は、後半積分区間の終わり（後半積分区間信号ＳｂのＨレベルの終わり）に、乗算器８が出力する位相誤差信号Ｓｐを増幅部１１ａでｋ倍に増幅した後、プログラマブル遅延部１１ｂにフィードバックする。そしてプログラマブル遅延部１１ｂは、次に後半積分区間信号ＳｂがＨレベルからＬレベルに反転するタイミングを位相誤差信号Ｓｐの大きさに応じて位相Ｐ２進め、さらに前半積分区間信号ＳａがＬレベルからＨレベルに反転するタイミングも位相Ｐ２進めることで、復調信号Ｓｉと積分区間信号Ｓａ〜Ｓｃとの位相を合わせるように動作する。
【００５９】
上記図６（ａ）（ｂ）は通常の動作であるが、図２３に示すように通信フォーマットの先頭にマンチェスタ符号で０の繰り返しとなるビット同期用信号があり、このビット同期用信号の受信に上記ＰＬＬ回路の動作を適用した場合について、図７（ａ）（ｂ）を用いて以下説明する。
【００６０】
ビット同期用信号は、図２３に示すようにマンチェスタ符号“０”の連続であるから、半ビット毎に必ず復調信号Ｓｉの極性が反転する。これを利用して、位相比較器９は、前半積分区間の終わり（前半積分区間信号ＳａのＨレベルの終わり）に、乗算器８が位相誤差Ｐ３に応じて出力する位相誤差信号Ｓｐを増幅部１１ａでｋ倍に増幅した後、プログラマブル遅延部１１ｂにフィードバックする。そしてプログラマブル遅延部１１ｂは、次に前半積分区間信号ＳａがＬレベルからＨレベルに反転するタイミングを位相Ｐ４進め、後半積分区間信号ＳｂがＨレベルからＬレベルに反転するタイミングも位相Ｐ４進めることで、積分区間信号の位相を進める。
【００６１】
さらに、位相比較器９は、後半積分区間の終わり（前半積分区間信号ＳａのＬレベルの終わり）に、乗算器８が位相誤差Ｐ５に応じて出力する位相誤差信号Ｓｐを増幅部１１ａでｋ倍に増幅した後、プログラマブル遅延部１１ｂにフィードバックする。そしてプログラマブル遅延部１１ｂは、次に前半積分区間信号ＳａがＨレベルからＬレベルに反転するタイミングを位相Ｐ６進め、後半積分区間信号ＳｂがＬレベルからＨレベルに反転するタイミングも位相Ｐ６進めることで、積分区間信号の位相を進める。
【００６２】
ビット同期用信号を受信中か否かは、復調データＳｄを外部のマイクロコントローラで観測して判断する。
【００６３】
なお、プログラマブル遅延器１１の代わりに、タイミング発生器１０で位相誤差に応じて直接、積分区間信号Ｓａ〜Ｓｃを伸縮させても上記同様の動作をさせることが可能である。
【００６４】
（実施形態３）
図８は、図５に示す実施形態２のＰＬＬ回路を用いたＦＬＬ回路の構成を示しており、本実施形態のＦＬＬ回路は、位相比較器９と、タイミング発生器１０と、プログラマブル遅延器１１と、極性カウンタ１３と、比較器１４と、を備えている。そして、極性カウンタ１３は、位相比較器９が出力する位相誤差信号Ｓｐが連続して同一極性となった回数を計数し、比較器１４は、極性カウンタ１３の計数結果を閾値１５と比較して、その比較結果をタイミング発生器１０へ出力する。なお、プログラマブル遅延器１１を用いたＰＬＬ回路の構成は実施形態２と同様であり、説明は省略する。
【００６５】
タイミング発生器１０は、クロック発生器１０ａと、プログラマブル分周器１０ｂと、分周数設定回路１０ｃとを備え、プログラマブル分周器１０ｂはクロック発生器１０ａが発生する主クロックを分周して積分区間信号Ｓａ〜Ｓｃを生成しており、その分周数は比較器１４の比較結果に応じて分周数設定回路１０ｃによって保持，設定されている。
【００６６】
図９は、積分区間信号Ｓａ〜Ｓｃ（図９では、積分区間信号Ｓａを示す）の周波数が復調信号Ｓｉのマンチェスタ符号のビットレートより低い場合のＦＬＬ回路の動作タイミングを示す。まず、積分区間信号の周波数が復調信号Ｓｉのマンチェスタ符号のビットレートより低い場合には、ビット毎に積分区間信号Ｓａの位相が復調信号Ｓｉのマンチェスタ符号の位相より遅れていくので、位相比較器９と、タイミング発生器１０と、プログラマブル遅延器１１とから構成されるＰＬＬ回路（実施形態２参照）が位相誤差Ｐ７をフィードバックして位相を合わせるように動作しても、位相が合わない（期間Ｔ１）。
【００６７】
そこで、極性カウンタ１３は位相誤差信号Ｓｐが連続して同一極性となる回数を計数し、比較器１４で計数結果と閾値１５とを比較する。そして、復調信号Ｓｉより積分区間信号Ｓａｂｃのタイミングが遅れ、位相誤差信号Ｓｐが正の値となる連続回数が閾値１５を超える場合に、比較器１４は分周数を減じる信号を出力し、分周数設定回路１０ｃは保持する分周数を減じてプログラマブル分周器１０ｂに設定するように動作する（期間Ｔ２）。そして、プログラマブル分周器１０ｂの分周数が減じられるので、出力される積分区間信号Ｓａｂｃの周波数は高くなり、復調信号Ｓｉのマンチェスタ符号のビットレートに一致するように制御される。
【００６８】
逆に、復調信号Ｓｉより積分区間信号Ｓａｂｃのタイミングが進み、位相誤差信号Ｓｐが負の値となる連続回数が閾値１５を超える場合には、比較器１４は分周数を増す信号を出力し、分周数設定回路１０ｃは保持する分周数を規定の値だけ増してプログラマブル分周器１０ｂに設定するように動作する。プログラマブル分周器１０ｂの分周数が増やされるので、出力される積分区間信号Ｓａｂｃの周波数は低くなり、復調信号Ｓｉのマンチェスタ符号のビットレートに一致するように制御される。
【００６９】
（実施形態４）
図１０は、本実施形態の位相比較器９の構成を示しており、実施形態１の位相比較器９に、加算器４が出力する｛後半積分値Ｓ２−前半積分値Ｓ１｝の絶対値を閾値１７と比較する比較器１６を設けたもので、他の構成は実施形態１と同様であり、説明は省略する。
【００７０】
閾値１７は、復調信号Ｓｉの送信側の周波数変調による周波数偏移の１／２以下に予め設定しておく。この位相比較器９を用いた受信装置（実施形態１３，１４参照）が、期待するビットレートで周波数変調された信号を受信して復調信号Ｓｉを生成しているときは、復調信号Ｓｉの｛後半積分値Ｓ２−前半積分値Ｓ１｝の絶対値＞閾値１７となるが、ノイズや無変調キャリアを受信しているときは、｛後半積分値Ｓ２−前半積分値Ｓ１｝の絶対値＜閾値１７となって、比較器１６は符号エラー信号Ｓｅを出力する。したがって、受信装置がノイズや無変調キャリアを受信していることを検出できる。
【００７１】
（実施形態５）
図１１は、本実施形態の位相比較器９の構成を示しており、実施形態１の位相比較器９において、加算器５の出力と加算器７の入力との間に低域濾波器（ＬＰＦ）１８を備えている。加算器５が出力する｛前半積分値Ｓ１＋後半積分値Ｓ２｝は、ＬＰＦ１８で平滑されることで、ＰＬＬ回路やＦＬＬ回路の動作による積分区間信号のジッタや、受信信号のＳ／Ｎが低い場合のノイズの影響、ビット同期誤差の影響が平滑され、より安定した直流成分を得ることができる。
【００７２】
なお、他の構成は実施形態１と同様であり、説明は省略する。
【００７３】
（実施形態６）
図１２は、本実施形態の位相比較器９の構成を示しており、実施形態１の位相比較器９において、積分器３の出力と加算器７の入力との間に低域濾波器（ＬＰＦ）１９を備えている。積分器３の出力の中間積分値Ｓ３は、ＬＰＦ１９で平滑されることで、１ビット毎に変動する位相誤差が平滑され、ＬＰＦ１９の時定数の区間で平均化された位相誤差を得ることができる。
【００７４】
したがって、ＰＬＬ回路やＦＬＬ回路の動作による積分区間信号のジッタや、受信信号のＳ／Ｎが低い場合のノイズの影響、ビット同期誤差の影響が平滑され、より安定した直流成分を得ることができる。
【００７５】
なお、他の構成は実施形態１と同様であり、説明は省略する。
【００７６】
（実施形態７）
図１３に本実施形態の位相比較器９の構成を示す。基本的構成は図１に示す実施形態１と同様であるが、積分器２を削除して、積分器１の出力にシフトレジスタ２９を接続したもので、他の構成は実施形態１と同様であり、説明は省略する。
【００７７】
積分器１のデータラッチ１ｂのＱ出力は、シフトレジスタ２９に接続されるとともに、加算器４，５にも接続される。
【００７８】
シフトレジスタ２９は、積分器１のデータラッチ１ｂのＱ出力がＤ入力に接続され、前半積分区間信号ＳａがＣＬ入力に接続され、動作クロックとして後半積分区間信号Ｓｂが入力されて、Ｑ出力が加算器４，５に接続される。
【００７９】
ここで、前半積分区間信号Ｓａ（前半積分区間）と後半積分区間信号Ｓｂ（後半積分区間）とは、図２〜図４に示すように互いに重複する区間がないので、積分器１で積分した前半積分値Ｓ１をシフトレジスタ２９に保持し、同じ積分器１で後半積分区間Ｓ２も積分し、加算器４，５では、シフトレジスタ２９に保持している前半積分値Ｓ１と、積分器１が出力する後半積分区間Ｓ２とを各々加算する。
【００８０】
そして、加算器４，５の各出力を用いて実施形態１と同様に復調データＳｄ、位相誤差信号Ｓｐを出力する。
【００８１】
このように、積分器１は、前半積分値Ｓ１を得る積分動作と後半積分値Ｓ２を得る積分動作とを、互いに時間をずらせて行っており、実施形態１に比べて位相比較器９を構成する回路のゲート数を削減している。
【００８２】
なお、他の実施形態の位相比較器９を、本実施形態の位相比較器９に置き換えれば、上記同様の効果を得ることができる。
【００８３】
（実施形態８）
図１４は、図８に示すＰＬＬ回路、ＦＬＬ回路を用いたビット同期回路の構成を示しており、加算器、比較器、遅延器、カウンタ、シフトレジスタなどの構成素子は、デジタル演算器で構成されるものである。
【００８４】
本実施形態のビット同期回路３０は、図１０に示す実施形態４の位相比較器９を用いており、位相比較器９の符号エラー信号Ｓｅを、プログラマブル遅延器１１と、プログラマブル分周器１０ｂの各リセット端子に入力している。そして、復調信号Ｓｉがノイズや無変調キャリアなどであって、マンチェスタ符号で変調された周波数変調信号でない場合には、位相比較器９の比較器１６（図１０参照）での比較結果が、｛後半積分値Ｓ２−前半積分値Ｓ１｝の絶対値＜閾値１７となって、符号エラー信号Ｓｅによりプログラマブル遅延器１１とプログラマブル分周器１０ｂとの各設定値を初期状態にリセットして誤同期動作を防いでいる。
【００８５】
そして、ビット同期回路３０は実施形態２のＰＬＬ回路と同様に、復調信号Ｓｉと、プログラマブル分周器１０ｂから出力されてプログラマブル遅延器１１で位相を時間シフトした積分区間信号Ｓａ〜Ｓｃとの位相誤差を位相比較器９で検出し、位相誤差信号Ｓｐをプログラマブル遅延器１１にフィードバックして、積分区間信号Ｓａ〜Ｓｃの位相を復調信号Ｓｉのマンチェスタ符号の位相に同期させるように動作する。
【００８６】
また実施形態３のＦＬＬ回路と同様に、位相誤差信号Ｓｐが同一極性を保ち続けて、極性カウンタ１３の計数結果が閾値１５を超えたことを比較器１６が検出した場合は、分周数設定回路１０ｃを介して、プログラマブル分周器１０ｂの分周数を増減させ、積分区間信号の周波数を復調信号Ｓｉのマンチェスタ符号に同期させる。
【００８７】
また、位相比較器９は、ビットの判定結果を復調データＳｄとして出力し、プログラマブル遅延器１１が出力する前半積分区間信号Ｓａは、復調データＳｄに同期した復調クロックＳｆとして出力される。
【００８８】
なお、ＰＬＬ回路、ＦＬＬ回路の構成は実施形態２，３と同様であり、説明は省略する。
【００８９】
（実施形態９）
図１５は、本実施形態のビット同期回路の構成を示しており、図１４に示す実施形態８のビット同期回路３０に、位相比較器９が出力する復調データＳｄの０が連続する回数を計数するビットカウンタ２０と、そのビットカウンタ２０の計数結果を閾値２２と比較する比較器２１とを設けたもので、他の構成は実施形態８と同様であり、説明は省略する。
【００９０】
復調信号Ｓｉとして、図２３に示すようなマンチェスタ符号で０の繰り返しとなるビット同期用信号を受信した場合は、位相比較器９が出力する復調データＳｄとして０の連続が出力され、ビットカウンタ２０で計数した０の連続回数が閾値２２を超えることを位相比較器２１が検出した場合、ビット同期用信号を検出してビット同期を確立したと認識して、その検出結果を入力された増幅部１１ａは、位相比較器９が出力する位相誤差信号Ｓｐをプログラマブル遅延部１１ｂにフィードバックする際に乗じる比例係数ｋを小さくし、同様に検出結果を入力されたタイミング発生回路１０の分周数設定回路１０ｃは、分周数を増減する割合を小さくする。したがって、ビット同期確立後のビット同期追従の安定性が向上している。
【００９１】
（実施形態１０）
本実施形態のビット同期回路３０は、実施形態９の図１５において、比較器２１の出力を位相比較器９にフィードバックする構成としている（図１５中の破線）。ビットカウンタ２０で計数した０の連続回数が閾値２２を超えることを位相比較器２１が検出した場合、位相比較器９は、ビット同期用信号を検出してビット同期を確立したと認識し、動作を停止し、プログラマブル遅延器１１に対して出力する位相誤差信号Ｓｐを０として、ビット同期確立後の回路の消費電力を軽減している。
【００９２】
（実施形態１１）
図１６は、本実施形態のビット同期回路３０の構成を示しており、図１５に示す実施形態９のビット同期回路３０に、シフトレジスタ２３を設けたもので、他の構成は実施形態９と同様であり、説明は省略する。
【００９３】
シフトレジスタ２３には、外部から入力された設定値信号Ｓｊによって、増幅部１１ａにおいて位相比較器９が出力する位相誤差信号Ｓｐをプログラマブル遅延部１１ｂにフィードバックする際に乗じる比例係数ｋと、分周数設定回路１０ｃにおいてプログラマブル分周器１０ｂに設定する分周数とが格納され、増幅部１１ａ、分周数設定回路１０ｃに比例係数ｋ、分周数を設定する。この設定値信号Ｓｊは書込クロックＳｗに同期して書き込まれる。
【００９４】
したがって、ビット同期の安定性とビット同期の高速性とを外部からの信号で選択可能となる。
【００９５】
（実施形態１２）
図１に示す位相比較器９において、復調信号Ｓｉより積分区間信号が位相誤差Ｐ８だけ遅れている場合の本実施形態の動作が図１７に示されている。本実施形態において、図４に示した位相比較器９の動作との違いは、前半積分区間信号Ｓａ（前半積分区間）、後半積分区間信号Ｓｂ（後半積分区間）がそれぞれ１／２ビットより短くなっており、前半積分区間信号Ｓａと後半積分区間信号Ｓｂとの間にガード区間（非積分区間）Ｔｇが設けられている点である。
【００９６】
具体的には、実施形態８乃至１１のビット同期回路３０において、前半積分区間の終わり（前半積分区間信号ＳａのＨレベルの終わり）に、乗算器８の位相誤差信号Ｓｐ（＝｛中間積分値Ｓ３−（前半積分値Ｓ１＋後半積分値Ｓ２）×１／２×復調データＳｄ｝）を増幅部１１ａを介してプログラマブル遅延部１１ｂにフィードバックしてガード区間Ｔｇを縮め、積分区間の位相を進めて復調信号Ｓｉの位相を合わせるように動作する。ここで、ガード区間Ｔｇの長さを、増幅器部１１ａが出力するｋ×Ｓｐによる最大フィードバック量以上としており、積分区間の幅が位相シフトで変化しないようにしている。
【００９７】
（実施形態１３）
図１８は、図１５に示す実施形態９のビット同期回路３０を用いた受信装置の構成を示しており、ビット同期回路３０の入力段に準同期検波回路２４を設けたもので、他の構成は実施形態９と同様であり、説明は省略する。
【００９８】
準同期検波回路２４は図１９に示すように、図示しないアンテナを介して受信したＲＦ信号をダウンコンバージョンしたＩＦ信号Ｓｉｆが入力されて、ＩＦ信号Ｓｉｆの搬送波周波数の期待値に一致する局部発振周波数を用いて復調を行うもので、クロック信号Ｓｇをプログラマブル分周器２４ｉで分周して局部発振信号としている。そして、乗算器２４ａでは、ＩＦ信号Ｓｉｆと局部発振信号とを乗算し、乗算器２４ｂでは、ＩＦ信号Ｓｉｆと移相器２４ｈでπ／４移相された局部発振信号とを乗算する。次に、乗算器２４ｃでは、乗算器２４ａの出力と遅延回路２４ｆで時間遅延させた乗算器２４ｂの出力とを乗算し、乗算器２４ｄでは、乗算器２４ｂの出力と遅延回路２４ｅで時間遅延させた乗算器２４ａの出力とを乗算し、加算器２４ｇで乗算器２４ｃ，２４ｄの各出力の差を復調信号Ｓｉとして出力する。
【００９９】
図１８に示す受信装置は、タイミング発生器１０のクロック発生器１０ａの出力を準同期検波回路２４のプログラマブル分周器２４ｉのクロック信号Ｓｇに用い、位相比較器９の加算器５が出力する｛前半積分値Ｓ１＋後半積分値Ｓ２｝を準同期検波回路２４のプログラマブル分周器２４ｉの分周設定信号Ｓｈに用いる。このようにして、ＩＦ信号Ｓｉｆの搬送波周波数と、準同期検波回路２４の局部発振周波数との誤差を、｛前半積分値Ｓ１＋後半積分値Ｓ２｝で検出して、プログラマブル分周器２４ｉの分周設定信号Ｓｈによってフィードバックすることで、準同期検波回路２４の局部発振周波数をＩＦ信号Ｓｉｆの搬送波周波数に一致させるように制御している。
【０１００】
したがって、準同期検波回路２４からビット同期回路３０の位相比較器９に入力される復調信号Ｓｉの直流成分は小さくなり、ビット同期回路３０の信号処理の分解能幅を小さくできるので、ビット同期回路３０のゲート数を少なくして構成することができる。
【０１０１】
（実施形態１４）
図２０は、図１５に示す実施形態９のビット同期回路３０を用いた受信装置の構成を示しており、ビット同期回路３０の入力段にＰＬＬシンセサイザ２５と、電圧制御発振器（ＶＣＯ）２６と、ダウンコンバージョンミキサ２７と、検波回路２８とを設けたもので、他の構成は実施形態９と同様であり、説明は省略する。
【０１０２】
ＰＬＬシンセサイザ２５は、タイミング発生器１０のクロック発生器１０ａの出力をＲ分周した信号の位相と、ＶＣＯ２６の出力をＮ分周した信号の位相とを比較してその誤差をＶＣＯ２６の電圧制御端子に入力している。このように構成することで、ＶＣＯ２６は、クロック発生器１０ａの発振周波数のＮ／Ｒ倍の周波数で安定して発振する。
【０１０３】
そして、ＶＣＯ２６の発振出力を入力されたダウンコンバージョンミキサ２７では、図示しないアンテナを介して受信したＲＦ信号ＳｒｆをＩＦ信号Ｓｉｆにダウンコンバージョンし、乗算器２７が出力するＩＦ信号Ｓｉｆは検波回路２８にて検波されて、検波回路２８の出力は位相比較器９に復調信号Ｓｉとして入力される。ここで、上記ＮおよびＲは、ＲＦ信号Ｓｒｆの周波数−ＶＣＯ２６の発振周波数＝ＩＦ信号Ｓｉｆの周波数となるように選択される。
【０１０４】
さらに、位相比較器９の加算器５が出力する｛前半積分値Ｓ１＋後半積分値Ｓ２｝は、ＩＦ信号Ｓｉｆの期待値と、実際に位相比較器９に入力された復調信号Ｓｉの周波数との誤差に相当するので、この｛前半積分値Ｓ１＋後半積分値Ｓ２｝を分周設定信号ＳｈとしてＰＬＬシンセサイザ２５にフィードバックして、ＰＬＬシンセサイザ２５の分周設定Ｎを増減させており、ＩＦ信号Ｓｉｆの周波数の期待値と復調信号Ｓｉの周波数とが一致するように制御される。
【０１０５】
したがって、検波回路２８からビット同期回路３０の位相比較器９に入力される復調信号Ｓｉの直流成分は小さくなり、ビット同期回路３０の信号処理の分解能幅を小さくできるので、ビット同期回路３０のゲート数を少なくして構成することができる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の実施形態１の位相比較器の構成を示す図である。
【図２】（ａ）〜（ｄ）同上の積分区間信号のタイミングが一致している場合の動作タイミングを示す図である。
【図３】（ａ）〜（ｄ）同上の積分区間信号のタイミングが進んでいる場合の動作タイミングを示す図である。
【図４】（ａ）〜（ｄ）同上の積分区間信号のタイミングが遅れている場合の動作タイミングを示す図である。
【図５】本発明の実施形態２のＰＬＬ回路の構成を示す図である。
【図６】（ａ）（ｂ）同上の通常時の動作タイミングを示す図である。
【図７】（ａ）（ｂ）同上のビット同期用信号受信時の動作タイミングを示す図である。
【図８】本発明の実施形態３のＦＬＬ回路の構成を示す図である。
【図９】同上の動作タイミングを示す図である。
【図１０】本発明の実施形態４の位相比較器の構成を示す図である。
【図１１】本発明の実施形態５の位相比較器の構成を示す図である。
【図１２】本発明の実施形態６の位相比較器の構成を示す図である。
【図１３】本発明の実施形態７の位相比較器の構成を示す図である。
【図１４】本発明の実施形態８のビット同期回路の構成を示す図である。
【図１５】本発明の実施形態９，実施形態１０のビット同期回路の構成を示す図である。
【図１６】本発明の実施形態１１のビット同期回路の構成を示す図である。
【図１７】（ａ）〜（ｃ）  本発明の実施形態１２の位相比較器の動作タイミングを示す図である。
【図１８】本発明の実施形態１３の受信装置の構成を示す図である。
【図１９】同上の準同期検波回路の構成を示す図である。
【図２０】本発明の実施形態１４の受信装置の構成を示す図である。
【図２１】従来の受信装置の構成を示す図である。
【図２２】（ａ）（ｂ）従来の動作タイミングを示す図である
【図２３】通信フォーマットを示す図である。
【図２４】従来の受信処理のフローチャートを示す図である。
【符号の説明】
【０１０７】
１〜３  積分器
４，５，７  加算器
６  ビット判定器
８  乗算器
９  位相比較器
Ｓｉ  復調信号
Ｓｄ  復調データ
Ｓｐ  位相誤差信号
Ｓａ  前半積分区間信号
Ｓｂ  後半積分区間信号
Ｓｃ  中間積分区間信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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