(57)【要約】      （修正有）【課題】ＮＡＮＤ型フラッシュメモリアレイにおいて、選択トランジスタ線及びソース線の低抵抗化をはかることのできる接触機構及びその製造方法を提供する。【解決手段】基板主表面１にトンネル誘電体層６が堆積され、かつ該トンネル誘電体層６上に、第１導電線が第１方向に延びて配置された、基板１を提供する工程と、第１導電線に誘電体材料の層を堆積する工程と、制御ゲート層１０を堆積する工程と、第１導電線をパターン形成し、ゲート積層２０を形成する工程と、ゲート積層２０間に誘電体材料を堆積する工程と、ゲート積層２０を部分的に除去して、選択トランジスタ線２４が形成される領域に浮遊ゲート電極９を露出させることで、第２方向に延びる選択トランジスタ線溝２３を形成する工程と、選択トランジスタ線溝２３に導電性材料を充填し、選択トランジスタ線２４を形成する工程とを含んでいる。【選択図】図３Ｃ
2006295185.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスの製造方法であって、
主表面にトンネル層が堆積され、かつ該トンネル層上に、第１導電線が第１方向に延びて配置された、基板を提供する工程と、
上記第１導電線に誘電体材料の層を堆積する工程と、
制御ゲート層を堆積する工程と、
上記第１導電線をパターン形成し、ゲート積層を形成する工程と、
上記ゲート積層間に誘電体材料を堆積する工程と、
上記ゲート積層を部分的に除去して、選択トランジスタ線が形成される領域において浮遊ゲート電極を露出させることで、第２方向に延びる選択トランジスタ線溝を形成する工程と、
上記選択トランジスタ線溝に導電性材料を充填し、選択トランジスタ線を形成する工程とを含む方法。
【請求項２】
上記基板における、ソース線が形成される領域を選択的に露出させ、第２方向に延びるソース線溝を形成する工程と、
上記ソース線溝に導電性金属性材料を充填し、ソース線を形成する工程とをさらに含む、請求項１に記載の方法。
【請求項３】
上記基板における、ビット線接触部が形成される領域を選択的に露出させ、ビット線溝を形成する工程と、
ビット線溝に導電性金属性材料を充填し、ビット線接触部を形成する工程とをさらに含む、請求項１に記載の方法。
【請求項４】
浮遊ゲートメモリセルのＮＡＮＤアレイを備えた、フラッシュメモリデバイスの製造方法であって、
主表面にトンネル酸化膜としての誘電体材料層が堆積され、かつ該トンネル酸化膜上に、導電性材料からなる第１導電線が第１方向に延びて配置された、半導体材料からなる基板を提供する工程と、
上記第１導電線に、結合誘電体層としての誘電体材料の層を堆積する工程と、
制御ゲート層としての導電性材料を堆積する工程と、
上記制御ゲート層を、第１方向と交差する第２方向にパターン形成し、メモリトランジスタおよび選択トランジスタが形成される領域に第２導電線を形成することで、第１導電線をパターン形成し、ゲート積層を形成する工程と、
上記ゲート積層間に、誘電体材料を堆積する工程と、
上記ゲート積層を部分的に除去して、選択トランジスタ線が形成される領域において浮遊ゲート電極を露出させることで、第２方向に延びる選択トランジスタ線溝を形成する工程と、
上記選択トランジスタ線溝に、導電性金属材料を充填し、選択トランジスタ線を形成する工程とを含む方法。
【請求項５】
上記基板における、ソース線が形成される領域を選択的に露出させ、第２方向に延びるソース線溝を形成する工程と、
上記ソース線溝に導電性金属性材料を充填し、ソース線を形成する工程とをさらに含む、請求項４に記載の方法。
【請求項６】
上記基板における、ビット線接触部が形成される領域を選択的に露出させ、ビット線溝を形成する工程と、
ビット線溝に導電性金属性材料を充填し、ビット線接触部を形成する工程とをさらに含む、請求項４に記載の方法。
【請求項７】
上記選択トランジスタ線溝およびソース線溝に、導電性材料を同時に充填する、請求項４に記載の方法。
【請求項８】
上記基板に設けられた第１導電線が自己整合的に形成されている、請求項４に記載の方法。
【請求項９】
選択トランジスタ線とソース線とを形成するための、浮遊ゲートメモリセルのＮＡＮＤアレイを備えたフラッシュメモリデバイスの製造方法であって、
その主表面にトンネル酸化膜としての誘電体材料層が堆積され、かつ該トンネル酸化膜上に、導電性材料からなる第１導電線が第１方向に延びて配置された、半導体材料からなる基板を提供する工程と、
上記第１導電線に、結合誘電体層としての誘電体材料の層を堆積する工程と、
制御ゲート層としての導電性材料を堆積する工程と、
上記制御ゲート層を、第１方向と交差する第２方向にパターン形成し、メモリトランジスタ、選択トランジスタ、及びソース線が形成される領域に第２導電線を形成することで、第１導電線をパターン形成し、ゲート積層を形成する工程と、
上記ゲート積層間に誘電体材料を堆積する工程と、
上記ゲート積層を部分的に除去し、選択トランジスタ線およびソース線それぞれが形成される領域において浮遊ゲート電極を露出させることで、第２方向にそれぞれ延びる、選択トランジスタ線溝および第１ソース線溝を形成する工程と、
上記ゲート積層を完全に除去し、基板におけるソース線が形成される領域を露出することで、第２方向に延びる第２ソース線溝を形成する工程と、
上記選択トランジスタ線溝および上記第２ソース線溝に、導電性金属性材料を充填し、選択トランジスタ線およびソース線を形成する工程とを含む方法。
【請求項１０】
ビット線接触部を形成するために、上記基板におけるビット線接触部が形成される領域を選択的に露出し、ビット線溝を形成する工程と、
上記ビット線溝に導電性金属性材料を充填し、ビット線接触部を形成する工程とをさらに含む、請求項９に記載の方法。
【請求項１１】
上記基板に設けられた第１導電線が自己整合的に形成されている、請求項９に記載の方法。
【請求項１２】
選択トランジスタ線、ソース線、及びビット接触部を形成する工程を含む、浮遊ゲートメモリセルのＮＡＮＤアレイを備えたフラッシュメモリデバイスの製造方法であって、
その主表面にトンネル酸化膜としての誘電体材料層が堆積され、かつ該トンネル酸化膜上に、導電性材料からなる第１導電線が第１方向に延びて配置された、半導体材料からなる基板を提供する工程と、
上記第１導電線に、結合誘電体層としての誘電体材料の層を堆積する工程と、
制御ゲート層としての導電性材料を堆積する工程と、
上記制御ゲート層を、第１方向と交差する第２方向にパターン形成し、メモリトランジスタ、選択トランジスタ、ソース線、及びビット線接触部が形成される領域に第２導電線を形成することで、第１導電線をパターン形成し、ゲート積層を形成する工程と、  上記ゲート積層間に誘電体材料を堆積する工程と、
上記ゲート積層を部分的に除去し、選択トランジスタ線、ソース線、及びビット線接触部それぞれが形成される領域において浮遊ゲート電極を露出させることで、第２方向にそれぞれ延びる、選択トランジスタ線溝、第１ソース線溝、第１ビット線接触部溝を形成する工程と、
上記ゲート積層を完全に除去し、基板におけるソース線およびビット線接触部が形成される領域を露出させ、第２方向に延びる、第２ソース線溝および第２ビット線接触部溝を形成する工程と、
上記選択トランジスタ線溝、第２ソース線溝、および、第２ビット線接触部溝に、それぞれ、導電性金属性材料を充填し、選択トランジスタ線、ソース線、および、ビット線接触部を形成する工程とを含む方法。
【請求項１３】
上記基板に設けられた第１導電線が自己整合的に形成されている、請求項１２に記載の方法。
【請求項１４】
上記ゲート積層間に誘電体材料を堆積する前に、ゲート積層間の基板に、１つまたは複数のドーパントを注入する、請求項４に記載の方法。
【請求項１５】
上記選択トランジスタ線溝に、導電性金属材料を充填し、選択トランジスタ線を形成する工程の前に、浮遊ゲートに１つまたは複数のドーパントを注入する、請求項４に記載の方法。
【請求項１６】
上記ソース線溝に導電性金属性材料を充填し、ソース線を形成する工程の前に、基板に１つまたは複数のドーパントを注入する、請求項５に記載の方法。
【請求項１７】
上記ビット線接触溝を導電性の金属材料を充填することによりビット線接触部を形成する前に、基板に１つまたは複数のドーパントを注入する、請求項６に記載の方法。
【請求項１８】
フラッシュメモリデバイスであって、
メモリセルがＮＡＮＤ列に配置された浮遊ゲートメモリセルのＮＡＮＤアレイを備え、
各ＮＡＮＤ列では、浮遊ゲートメモリトランジスタと、該浮遊ゲートメモリトランジスタを選択する少なくとも１つの選択トランジスタとが直列接続しているとともに、上記ＮＡＮＤ列は、第１方向に延びたビット線と、第１方向と交差する第２方向に延びたソース線との間で電気的に相互接続されており、
上記浮遊ゲートメモリトランジスタは、第２方向に延びたワード線と電気的に接続した制御ゲート電極を備えており、
上記選択トランジスタは、上記ワード線に沿って平行に配された選択トランジスタ線と電気的に接続した制御ゲート電極を備えており、
上記選択トランジスタ線が金属材料からなり、
上記選択トランジスタ線の構造上の高さがワード線の構造上の高さよりも高くなっている、フラッシュメモリデバイス。
【請求項１９】
上記ソース線が金属材料からなっている、請求項１８に記載のフラッシュメモリ。
【請求項２０】
上記ビット線接触部が金属材料からなっている、請求項１８に記載のフラッシュメモリ。
【請求項２１】
メモリセルがＮＡＮＤ列に配置された浮遊ゲートメモリセルのＮＡＮＤアレイであって、各ＮＡＮＤ列では、浮遊ゲートメモリトランジスタと、該浮遊ゲートメモリトランジスタを選択する少なくとも１つの選択トランジスタとが直列接続しているとともに、上記ＮＡＮＤ列は、第１方向に延びたビット線と、第１方向と交差する第２方向に延びたソース線との間で電気的に相互接続されており、
上記浮遊ゲートメモリトランジスタは、第２方向に延びたワード線と電気的に接続した制御ゲート電極を備えており、
上記選択トランジスタは、上記ワード線に沿って平行に配された選択トランジスタ線と電気的に接続した制御ゲート電極を備えた、フラッシュメモリデバイスを有するフラッシュメモリデバイスの製造方法であって、
その主表面にトンネル酸化膜としての誘電体材料層が堆積され、かつ該トンネル酸化膜上に、浮遊ゲート線としての導電性材料からなる導電線が第１方向に延びて配置された、半導体材料からなる基板を提供する工程と、
上記浮遊ゲート線に、結合誘電体層としての誘電体材料の層を堆積する工程と、
制御ゲート層としての導電性材料を少なくとも１層堆積する工程と、
上記制御ゲート層を第２方向にパターン形成し、制御ゲート電極を備えたワード線を形成する工程と、
上記浮遊ゲート線をパターン形成し、ゲート積層を形成する工程と、
上記浮遊ゲート積層に誘電体材料からなる層を堆積し、浮遊ゲート積層を電気的に絶縁する工程と、
選択トランジスタ線が形成される領域において浮遊ゲート電極を選択的に露出させ、第２方向に延びる選択トランジスタ線トレンチを形成する工程と、
ソース線が形成される領域において基板を選択的に露出させ、第２方向に延びるソース線トレンチを形成する工程と、
選択トランジスタ線トレンチに、導電性の、特に金属材料を充填し、上記選択トランジスタ線を形成する工程と、
上記ソース線トレンチに金属材料を充填し、ソース線を形成する工程と、
少なくとも選択トランジスタおよびソース線の上に、誘電体材料からなる層を堆積する工程と、
ビット線を形成し、各ビット線が少なくとも１つの上記ＮＡＮＤ列と電気的に接続するようにする工程と、を含む方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の属する技術分野〕
本発明は、不揮発性半導体メモリデバイスに関するものであり、特に、浮遊ゲート電極を有するフラッシュメモリセルのＮＡＮＤアレイを備えた、フラッシュメモリデバイス、および、その製造方法に関するものである。
【０００２】
〔背景〕
不揮発性フラッシュメモリセルは、ソースとドレインとの間に位置して制御ゲート電極によって制御されるチャネルと、記憶手段としての浮遊ゲート電極とを備えたトランジスタ構造によって形成されることが知られている。浮遊ゲートを有するメモリセルを備えたフラッシュメモリのＮＡＮＤアレイについては、例えば、Y.-S. Yim他「70 nm NAND Flash Technology with 0.025 μm2Cell Size for 4 Gb Flash Memory」（IEDM 2003, Session 34.1.）に記載されている。
【０００３】
特に、各フラッシュメモリセルは、トレンチ分離部（ＳＴＩ部）の電気的に絶縁性の材料によって対向する２つの側面に限定された、半導体材料のトランジスタ本体（transistor body）を含んでいる。このトランジスタ本体の上面は平坦であり、トンネル酸化物としての誘電体材料によって覆われている。このトンネル酸化物の上に、導電性材料からなる浮遊ゲート電極が配置されており、該浮遊ゲート電極は、誘電体材料によって取り囲まれ、電気的に完全に絶縁されている。制御ゲート電極は、浮遊ゲート電極の上に配置されており、浮遊ゲートと制御ゲート電極との間の結合誘電体層によって浮遊ゲート電極と静電結合している。ゲート間を連結しているこの誘電体層は、通常、酸化物‐窒化物‐酸化物（ＯＮＯ）構造からなり、酸化珪素の第１層と、窒化珪素の第２層と、酸化珪素の第３層を含んでいる。フラッシュメモリセルの書き込みおよび消去は、例えば、浮遊ゲート電極と半導体基板との間のトンネル酸化膜を介するFowler-Nordheimトンネリングに基づいていてもよい。
【０００４】
典型的なフラッシュメモリセルのＮＡＮＤアレイでは、フラッシュメモリセルの制御ゲート電極を形成する、またはそれらと接触する複数の制御ゲート線（または、ワード線）が、ＳＴＩ部上で交差している。さらに、ビット線は、制御ゲート線の上に、かつ該制御ゲート線から離れるように配置されており、半導体基板の活性領域に電気的に接触している（制御ゲート線と交差している）ＳＴＩ部に対して平行に配置されている。
【０００５】
図１に、典型的なＮＡＮＤ型フラッシュメモリセルアレイの概略的な平面図を示す。ここで、メモリセルは、行と列とが交差する部分に配置されている。複数のメモリセル（通常３２個）が直列接続している各ＮＡＮＤ列、および、２つの選択トランジスタは、ビット線接触部ＢＣとｘ方向に延びる共通のアース（ソース）線ＳＬとの間に配線されている。ｙ方向に延びて列を規定しているビット線と交差しているのは、ｘ方向に延びて行を規定している、複数のワード線ＷＬと、２つの選択トランジスタ線（つまり、ソース線側の選択トランジスタ線ＳＳＬおよびビット線側の選択トランジスタ線ＢＳＬとである。ここで、メモリセルの制御ゲート電極はワード線に接続されており、選択トランジスタ制御ゲート電極は選択トランジスタ線に接続されている。互いに隣接しているビット線間の行ピッチはＦである。
【０００６】
図２は、図１の線Ｉ−Ｉ（ｘ方向）に沿って切断した、図１の従来のＮＡＮＤメモリセルアレイを示す部分的かつ概略的な断面図である。ＮＡＮＤメモリセルアレイの典型的な製造方法では、トレンチ分離部２によって隔てられた活性構造を備えた半導体基板１（または本体）の上面にトンネル酸化膜６を堆積し、次に、このトンネル酸化膜６に浮遊ゲート層を堆積する。次に、浮遊ゲート層を、従来のリソグラフィー工程によってパターン形成およびエッチングすることにより、形成されるビット線に対して平行に配置された浮遊ゲート線を形成する。通常は、形成されるメモリセルの領域において浮遊ゲート線をパターン形成するだけなので、選択トランジスタ線およびソース線の領域においてパターン形成されない浮遊ゲート層が残る。なお、これらの選択トランジスタ線およびソース線は、従来のプロセスでは、浮遊ゲート線と交差する方向に延びることが意図される選択トランジスタ線を妨害しないような浮遊ゲート電極レベルを、選択トランジスタ制御ゲート電極の製造に用いることにより、形成される。浮遊ゲート線およびそのパターン形成されていない残余物に結合誘電体層７を堆積した後、ワード線層を堆積し、パターン形成することで、浮遊ゲート線と交差する方向に延びているワード線を形成する。これらのワード線をパターン形成し、エッチングすることにより、絶縁された浮遊ゲート電極を形成する。さらに、浮遊ゲート層のまだパターン形成されていない領域をパターン形成し選択トランジスタ線を形成する。これにより、後に、ソース線を形成できる。ソース線は、通常、上記パターン形成とは別の工程において、平坦化された層間絶縁膜の溝にポリシリコンを充填することにより形成される。ここでは、図２に、従来のプロセスにおいて、ソース線側の選択トランジスタ線ＳＳＬが、トンネル酸化膜６の上に形成されており、上記ワード線層以外の（どのような機能も有していない）「ワード線」が、結合誘電体層７の上に形成されている。次に、金属線５を形成する。この金属線５は、電気接触部３を形成することにより、ＳＳＬと電気接続する。静電結合に起因する望ましくない効果を防止するために、通常は、金属線５を導電線「ＷＬ」に電気接続する。
【０００７】
それゆえに、浮遊ゲート線レベルにおいて製造された選択トランジスタ線は、通常、望ましくない高い抵抗率を有するポリシリコンからなる。明らかに、従来のプロセス工程によって、例えばＷＳｉといった金属層がポリシリコンの上に堆積されているワード線の場合に通常なされるように、ポリシリコンの高い抵抗率を下げることはできない。
【０００８】
〔概要〕
本発明の実施形態では、メモリデバイスおよびその形成方法を提示する。１つの実施形態では、本発明は、メモリデバイスの製造方法を提示する。この方法は、主表面にトンネル層が堆積され、かつ該トンネル層上に、第１導電線が第１方向に延びて配置された、基板を提供する工程を含んでいる。これらの第１導電線に誘電体材料の層を堆積する。制御ゲート層を堆積する。第１導電線をパターン形成し、ゲート積層を形成する。これらのゲート積層間に誘電体材料を堆積する。ゲート積層を部分的に除去して、選択トランジスタ線が形成される領域において浮遊ゲート電極を露出させることで、第２方向に延びる選択トランジスタ線溝を形成する。これらの選択トランジスタ線溝に導電性材料を充填し、選択トランジスタ線を形成する。
【０００９】
〔図面の簡単な説明〕
添付の図面は、本発明をさらに理解するためのものであり、本明細書の一部に含まれているか、または、該一部を構成している。図面は本発明の実施形態を示しており、この説明とともに、本発明の原理を説明するために用いられる。本発明の他の実施形態および本発明が意図する複数の利点については、以下の詳細な説明を参照することにより、より理解されるだろう。図面の部材の寸法は互いに相対的であるわけではない。類似の部材には、同じ参照符号を付した。
【００１０】
図１は、ＮＡＮＤ型フラッシュメモリセルアレイの概略的な平面図である。
【００１１】
図２は、図１の線Ｉ‐Ｉで切断した図１のメモリセルアレイの概略的な部分断面図である。
【００１２】
図３Ａ‐図３Ｄは、本発明の第１実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【００１３】
図４Ａ‐図４Ｆは、本発明の第２実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【００１４】
〔詳細な説明〕
以下の詳細な説明では、本発明の一部を構成し、かつ、本発明を実行可能な特定の実施形態を示す、添付図面を参照する。これについて、図示した方向に基づいて、「上端」、「下端」、「前方」、「後方」、「先端の」、「背向」などの方向を示す用語を使用する。本発明の実施形態の構成部材が様々な方向に配置されているので、方向を示す用語は図示するために使用され、限定を加えるものではない。また、他の実施形態を用いてもよく、本発明の範囲から離れずに構造的または論理的に変更を加えてもよいことが、理解されるべきである。したがって、以下の詳細な説明は限定的に捉えられるものではなく、本発明の範囲は、特許請求の範囲によって規定されている。
【００１５】
上記に鑑みて、本発明は、選択トランジスタ線とソース線との抵抗率が従来の選択トランジスタ線とソース線との抵抗率よりも低い、ＮＡＮＤフラッシュメモリセルアレイの製造方法を提示する。
【００１６】
本発明の一実施形態では、浮遊ゲート電極を備えたメモリセルのＮＡＮＤアレイを有するフラッシュメモリデバイスの製造方法が示され、この方法では、上面にトンネル酸化膜としての誘電体の層が堆積され、該トンネル酸化膜上に導電性材料からなる第１導電線が第１方向に延びて配置された、半導体材料からなる基板（または本体）が提供される。この第１導電線は、自己整合的に形成されていることが好ましい。このような方法では、第１導電線に、結合誘電体層としての誘電体材料の層を堆積する。さらに、制御ゲート層としての導電性材料を堆積し、該制御ゲート層を第１方向と交差する第２方向にパターン形成し、形成されるメモリトランジスタおよび形成される選択トランジスタの領域にのみ第２導電線を形成する。この制御ゲート層のパターン形成により、第１導電線がパターン形成され、これによりゲート積層が形成される。次に、ゲート積層間に、誘電体材料を堆積する。その後、ゲート積層を部分的に除去して、形成される選択トランジスタ線の領域において浮遊ゲート電極を露出させることで、第２方向に延びる選択トランジスタ線溝を形成する。次に、該選択トランジスタ線溝に、導電性の、特に金属材料を充填し、選択トランジスタ線を形成する。
【００１７】
本発明の第１実施形態にかかるこの方法では、ソース線を形成するために、上記基板におけるソース線が形成される領域を選択的に露出させ、第２方向に延びるソース線溝を形成してもよい。続いて、ソース線溝に導電性の、特に金属材料を充填することにより、ソース線が形成される。
【００１８】
本発明の第１実施形態にかかるこの方法でも、ビット線接触部を形成するために、上記基板におけるビット線接触部が形成される領域を選択的に露出させ、ビット線溝を形成してもよい。続いて、ビット線溝に導電性の、特に金属材料を充填し、ビット線接触部を形成する。
【００１９】
本発明の第１実施形態にかかるこの方法では、選択トランジスタ線溝及びソース線溝に、同一工程で導電性材料を充填してもよいし、異なる工程で導電性材料を充填してもよい。
【００２０】
本発明の第２実施形態では、浮遊ゲート電極を備えたメモリセルのＮＡＮＤアレイを有するフラッシュメモリデバイスの製造方法が示され、この方法では、上面にトンネル酸化膜としての誘電体の層が堆積され、該トンネル酸化膜上に導電性材料からなる第１導電線が第１方向に延びて配置された、半導体材料からなる基板（または本体）が提供される。この第１導電線は、自己整合的に形成されていることが好ましい。このような方法では、第１導電線に、結合誘電体層としての誘電体材料の層を堆積する。さらに、制御ゲート層としての導電性材料を堆積し、該制御ゲート層を第１方向と交差する第２方向にパターン形成し、メモリトランジスタ、選択トランジスタ、およびソース線が形成される領域にのみ第２導電線を形成する。この制御ゲート層のパターン形成により第１導電線がパターン形成され、これによりゲート積層が形成される。次に、これらのゲート積層間に、誘電体材料を堆積する。その後、ゲート積層を部分的に除去し、選択トランジスタ線およびソース線それぞれが形成される領域において浮遊ゲート電極を露出させることで、第２方向にそれぞれ延びる、選択トランジスタ線溝および第１ソース線溝を形成する。その後、ゲート積層を完全に除去し、基板におけるソース線が形成される領域のみを露出させる。これにより、第２方向に延びる第２ソース線溝が形成される。該選択トランジスタ線溝および第２ソース線溝に、それぞれ、導電性の、特に金属材料を充填し、選択トランジスタ線およびソース線を形成する。
【００２１】
本発明の第２実施形態にかかるこの方法では、ビット線接触部を形成するために、ビット線接触部を形成するために、上記基板におけるビット線接触部が形成される領域を選択的に露出させ、ビット線溝を形成してもよい。続いて、ビット線溝に導電性の、特に金属材料を充填し、ビット線接触部を形成する。
【００２２】
本発明の第３実施形態では、浮遊ゲート電極を備えたメモリセルのＮＡＮＤアレイを有するフラッシュメモリデバイスの製造方法が示され、この方法では、上面にトンネル酸化膜としての誘電体の層が堆積され、該トンネル酸化膜上に導電性材料からなる第１導電線が第１方向に延びて配置された、半導体材料からなる基板（または本体）が提供される。この第１導電線は、自己整合的に形成されていることが好ましい。このような方法では、第１導電線に、結合誘電体層としての誘電体材料の層を堆積する。さらに、制御ゲート層としての導電性材料を堆積し、該制御ゲート層を第１方向と交差している第２方向にパターン形成し、メモリトランジスタ、選択トランジスタ、ソース線、および、ビット線接触部が形成される領域に第２導電線を形成する。この制御ゲート層のパターン形成により第１導電線がパターン形成され、ゲート積層が形成される。次に、ゲート積層間に、誘電体材料を形成する。その後、ゲート積層を部分的に除去し、選択トランジスタ線、ソース線、および、ビット線接触部が形成される領域において浮遊ゲート電極を露出させることで、第２方向にそれぞれ延びる、選択トランジスタ線溝、第１ソース線溝、および、第１ビット線接触部溝を形成する。その後、ゲート積層を完全に除去し、基板におけるソース線およびビット線接触部が形成される領域のみを露出させる。これにより、第２方向に延びる第２ソース線溝および第２ビット線接触部溝が形成される。該選択トランジスタ線溝、第２ソース線溝、および、第２ビット線接触部溝に、それぞれ、導電性の、特に金属材料を充填し、選択トランジスタ線、ソース線、および、ビット線接触部を形成する。
【００２３】
上記方法では、ソース／ドレイン接合部を適宜形成するか、または、互いに隣接するトランジスタを接続するか、または、メモリトランジスタの閾値電圧を互いに調整するために、ゲート積層間に誘電体材料を堆積する前に、ゲート積層間の基板に、１つまたは複数のドーパントを注入することが好ましい。
【００２４】
上記方法では、浮遊ゲート材料に低いオーミックコンタクトを生成して選択トランジスタの閾値電圧を適切に調整するために、選択トランジスタ線溝に導電性の、特に金属材料を充填し、選択トランジスタ線を形成する前に、浮遊ゲートに１つまたは複数のドーパントを注入することが好ましい。
【００２５】
上記方法では、ソース線接触部の抵抗率を適切に調整するために、ソース線溝に導電性の、特に金属材料を充填し、ソース線を形成する前に、基板に１つまたは複数のドーパントを注入することが好ましい。
【００２６】
本発明は、さらに、メモリセルがＮＡＮＤ列に配置された浮遊ゲートメモリセルのＮＡＮＤアレイを備え、各ＮＡＮＤ列では、浮遊ゲートメモリトランジスタと、該浮遊ゲートメモリトランジスタを選択する少なくとも１つの選択トランジスタとが直列接続しているフラッシュメモリデバイスに関するものである。各ＮＡＮＤ列は、第１方向に延びたビット線と、第１方向と交差する第２方向に延びたソース線との間で相互接続されている。各浮遊ゲートメモリトランジスタは、第２方向に延びたワード線と電気的に接続した制御ゲート電極を備えている。各選択トランジスタは、上記ワード線に沿って平行に配された選択トランジスタ線と電気的に接続した制御ゲート電極を備えている。本発明のフラッシュメモリデバイスでは、各選択トランジスタ線は、金属材料からなっている。本発明のフラッシュメモリデバイスの１つの実施形態では、ソース線も金属材料からなっている。本発明のフラッシュメモリデバイスのもう１つの実施形態では、ビット線接触部も金属材料からなっている。
【００２７】
さて、図３Ａ〜３Ｄを参照して、ＮＡＮＤメモリセルアレイの製造プロセス（第１実施形態）を説明する。なお、図３Ａ〜３Ｄは、本発明のＮＡＮＤメモリセルアレイの製造における中間製造物の概略を順次示した断面図である。中間製造物の断面図は、図１のＩＩ‐ＩＩに沿って（つまり、ビット線に対して平行に）切断したものである。具体的には、図３Ａ〜３Ｄは、ただ１列のＮＡＮＤ列の製造プロセスを示している。
【００２８】
図３Ａから分かるように、本発明のＮＡＮＤメモリアレイにおけるＮＡＮＤ列を製造する第１中間製造物では、半導体材料からなる基板１にソース／ドレイン領域８が形成されている。そして、この基板１の主表面に、トンネル誘電体層６としての誘電体材料を（通常は、二酸化珪素のような酸化物）を堆積する。このトンネル誘電体層６の上に複数のゲート積層１３を配置する。各ゲート積層１３は、ｘ方向に配置された通常はポリシリコンからなる複数の浮遊ゲート電極９と、該浮遊ゲート電極９の上および該浮遊ゲート電極同士の間に配置された連結誘電体７と、ｘ方向に延びる該連結誘電体の上に位置する、通常は２つの材料からなる制御ゲート電極線２１（つまり、通常はポリシリコンからなる第１副線１０、および、通常は金属（例えばＷまたはＷＮ）からなる第２副線１１）と、その上に位置するｘ方向に延びるハードマスク線１２とを含んでいる。図３Ａでは、ゲート積層１３同士は積層間溝１７によって隔てられている。
【００２９】
図３Ａ〜図３Ｄの概略的な断面図では、参照符号２０のゲート積層は、１列ＮＡＮＤ列に複数のメモリトランジスタを製造するためのものである。図３Ａ〜図３Ｄでは簡略化するために２つのゲート積層２０のみを示しているが、当業者には、２つ以上のメモリセル（例えば参照符号３２）が単一のＮＡＮＤ列に位置していてもよいことが分かるだろう。参照符号１８のゲート積層は、ソース線側の選択トランジスタを製造するための他の構造であってもよく、参照符号１９のゲート積層は、ビット線側の選択トランジスタを製造するための他の構造であってもよい。これら２つのゲート積層１８、１９は、メモリトランジスタを製造するためのゲート積層２０を間に挟むように配置されている。
【００３０】
図３Ａの中間製造物を製造するために、形成されるビット線に対して平行に配置されているか、または、形成されるワード線に対して直交して配置されている、ｙ方向に延びる各浮遊ゲート線を、トンネル誘電体層６の上に形成する。
【００３１】
これらの浮遊ゲート線を自己整合的に形成することが好ましい。例えば、浮遊ゲート線を自己整合的に形成するとは、活性領域を備えた半導体材料からなる基板にパッド酸化物層を堆積し、続いて、該パッド酸化物層にパッド窒化物層を堆積するということである。リソグラフィー工程を行った後、基板において、形成されるビット線に沿って平行な配置された活性構造同士の間に、トレンチをエッチングする。続いて、該トレンチに誘電体材料（例えば、二酸化珪素）を充填し、該誘電体材料に化学的機械研磨を施す。次に、該トレンチ同士の間でパッド窒化物層およびパッド酸化物層をエッチングすることにより、浮遊ゲート線用の溝（トレンチ）を形成する。その後、トンネル酸化膜が成長し、続いて、ポリシリコンといった導電性の材料からなる層を堆積し、充填されたトレンチの外側に位置する該導電性の材料に化学的機械研磨を施す。次に、例えばウェットエッチングによってこの絶縁トレンチ充填部を除去することにより浮遊ゲート線の縦側を露出することにより、該浮遊ゲート線を形成する。
【００３２】
上記したように浮遊ゲート線を形成した後、これらの浮遊ゲート線に、ゲート間を連結する結合誘電体層としての誘電体材料を堆積する。続いて、ポリシリコンからなる第１副層と金属材料からなる第２副層とを含んだ制御ゲート積層を堆積する。次に、制御ゲート積層にハードマスク層を堆積する。通常のリソグラフィー工程を行った後、溝１７をエッチングすることによって積層１３が形成される。溝１７をエッチングすることにより、ｙ方向に延びているすでに形成されている浮遊ゲート線から、浮遊ゲート電極９が形成される。
【００３３】
図３Ａでは、適宜、開口された溝１７を用いて、１つまたは複数のドーパントを基板１に注入し、ソース／ドレイン接合を形成してもよい。
【００３４】
さて、図３Ｂでは、ゲート積層１３に誘電体材料からなる層を堆積／成長させ、続いて第１ハードマスク１２で止まる化学的機械研磨を用いて平坦化することにより、積層１３同士の間に積層間誘電体１４を形成する。通常、従来と同様に、積層間誘電体１４は、酸化物、スピンオングラス、または、ｌｏｗ‐ｋ誘電体を含んでいてもよい。次に、他のハードマスク層（炭素を含んでいてもよい）を堆積し、従来のリソグラフィー工程によってパターン形成することにより、第２ハードマスク１５を形成する。これにより、選択トランジスタ制御ゲート線を形成するためのゲート積層１８・１９上にのみ開口部１６が形成される。
【００３５】
次に、第２ハードマスク１５を用いて、ゲート積層１８・１９における、第１ハードマスク１２、障壁層（図示せず）を含んだ金属層１１、及び制御ゲート層１０を、例えば反応性イオンエッチング（ＲＩＥ）を用いて自己整合的に除去する。続いて、薄い連結誘電体７を例えばＲＩＥおよび／またはウェットエッチングを用いて自己整合的に除去して、図３Ｃのように溝２３（ｘ方向に延びるトレンチ）を形成し、浮遊ゲート電極９の上面を露出する。
【００３６】
また、図３Ｃでは、この段階にて、浮遊ゲート電極９および／または基板１に１つまたは複数のドーパントを注入し、適宜注入部２２を形成してもよい。これにより、形成される選択トランジスタの閾値電圧を適切に調整できる。特に、選択トランジスタゲート電極の導電率が調整することで、閾値電圧を適切に調整するようにしてもよい。例えば、通常ＯＦＦ状態である正の閾値電圧を有する選択トランジスタを形成してもよい。さらに、高濃度のドーパントを浅く注入することにより、浮遊ゲート電極と続いて堆積される金属との間の良好なオーム接触を確実にしてもよい。
【００３７】
次に、例えばＴｉ／ＴｉＮ、ＷＮ／Ｗ、または、Ｔａ／ＴａＮ  Ｃｕからなる金属層を、少なくとも溝２３に、従来の堆積技術（例えば化学気相成長および／またはスパッタリングまたはメッキ）を用いて堆積する。続いて、第１ハードマスク１２で停止する平坦化工程を行うことにより、選択トランジスタ制御ゲート線２４を形成する。選択トランジスタ制御ゲート線２４は、浮遊ゲート電極９であった部分と直接電気的に接触し、かつｘ方向に伸びている。図から明らかなように、浮遊ゲート電極９であった部分は、選択トランジスタの（非浮遊）制御ゲート電極２５になっている。そして、この制御ゲート電極２５は、金属線２４により直接電気的に接触しており、抵抗率が比較的低くなっている。選択トランジスタ線２４の構造上の高さまたは積層の高さは、線２４・２０の積層技術の結果、ゲート積層２０（図３Ｃ紙面の上部分を参照）に含まれるワード線の構造上の高さまたは積層の高さよりも高くなっている。したがって、線２４の抵抗は低減される。
【００３８】
さて、図３Ｄでは、従来のリソグラフィー工程およびエッチング工程を用いて、誘電体材料１４に溝２６を形成し、基板１の上面を露出させる。次に、基板１と直接電気的に接触するように、金属材料を溝に堆積し、該金属材料を平坦化することにで、上記溝２６を充填し、ソース線２７を形成する。溝２６を充填する前に、基板１に１つまたは複数のドーパントを注入することにより注入領域２８が形成され、これにより、ソース線２７の電気的接触抵抗が適切に調整される。
【００３９】
通常、選択トランジスタ制御ゲート線２４用の溝２３のエッチングは、ソース線２７用の溝２６のエッチングとは別の工程によって行われるが、金属材料を用いた溝２３・２６の充填は、同一（単一）の工程において行われる。
【００４０】
他の誘電体層３１を堆積した後、ビット線接触ホール３０を形成することにより、基板１の上面が露出される。この際、露出された基板１に対し適切に注入を行い、注入領域２９を形成することで、形成されるビット線接触部の導電率を調整してもよい。その後、この製造プロセスでは、ビット線接触ホール３０にビット線接触部を形成してビット線を形成する従来の工程が続く。
【００４１】
さて、図４Ａ〜４Ｆを参照して、他のＮＡＮＤメモリセルアレイの製造プロセス（第２実施形態）を説明する。なお、図４Ａ〜４Ｆは、ＮＡＮＤメモリセルアレイの製造における中間製造物の概略を順次示した断面図である。中間製造物の断面図は、本発明の第１実施形態と同様に図１の線ＩＩ‐ＩＩに沿って切断したものである。
【００４２】
本発明のこの第２実施形態では、不必要に繰り返しを避けるために、図３Ａ〜図３Ｄに示した本発明の第１実施形態とは異なる箇所のみを記載し、同じ箇所については第一実施形態を参照されたい。
【００４３】
図４Ａに、本発明の第２実施形態のＮＡＮＤメモリセルアレイのＮＡＮＤ列を形成する第１中間製造物を示す。図４Ａでは、ゲート積層２０は、単一のＮＡＮＤ列に位置する複数のメモリトランジスタを形成するためのものである（２つを越えるメモリトランジスタを通常は形成する）。参照符号１８のゲート積層は、ソース線側の選択トランジスタを形成するための他の構造であり、参照符号１９のゲート積層は、ビット線側の選択トランジスタを製造するためのものである。ここで、２つのゲート積層１８・１９は、メモリトランジスタを形成するために上記各積層間にゲート積層２０を挟むようにして配置されている。参照符号３２のゲート積層は、ソース線を形成するためのものであり、参照符号３３のゲート積層は、ビット線接触部を形成するためのものである。図４Ａの中間製造物を、図３Ａに記載したように形成してもよい。ここで、浮遊ゲート線を自己整合的に形成することが好ましい。適宜、溝１７を用いて、１つまたは複数のドーパントを基板１に注入してもよい。
【００４４】
さて、図４Ｂを参照すると、ゲート積層間に位置する積層間誘電体１４を形成した後、ハードマスク層を堆積し、それを従来のリソグラフィー工程を用いてパターン形成する。これにより、開口部を有する第２ハードマスク３４が生じ、これにより、選択トランジスタ制御ゲート線と、ソース線と、ビット線接触部とを形成するために用いられる他の構造であるゲート積層１８、１９、３２、３３が露出する。
【００４５】
次に、図４Ｃでは、第２ハードマスク３４を用いて、ゲート積層１８、１９、３２、３３の、第１ハードマスク１２と、障壁層（図示せず）を含んだ金属層１１と、制御ゲート層１０とを、例えば反応性イオンエッチング（ＲＩＥ）を用いて自己整合的に除去する。続いて、薄い連結誘電体７を例えばＲＩＥおよび／またはウェットエッチングを用いてここでも自己整合的に除去し、溝２３（ｘ方向に延びるトレンチ）を形成することで、浮遊ゲート電極９の上面が露出する。適宜、１つまたは複数のドーパントを浮遊ゲート電極９および／または基板１に注入し、注入部２２、２８、２９を形成することが好ましい。これにより、各注入部において、閾値電圧および金属が、形成される選択トランジスタの浮遊ゲート層接触抵抗に適切に調整される。
【００４６】
次に、図４Ｄでは、溝３５に他のハードマスク層を堆積し、それを従来のリソグラフィー工程を用いてパターン形成することにより、（ソース線およびビット線を形成するために備えられた溝３５が露出している）開口部を有する第３ハードマスク３６が形成される。その後、溝３７を例えばＲＩＥを用いてエッチングすることにより、浮遊ゲート電極９材料（例えばポリシリコン）と薄いトンネル誘電体層６材料（例えば、二酸化珪素）が除去される。これにより、基板１の上面が露出する。この段階において、接触注入部３８は、閾値電圧よりもはるかに高いドーズ量になっており、注入部を調整し、ソース線及びビット線それぞれの導電性を選択的に適応させるようになっている。この接触注入部３８は、必要に応じて、注入されていてもよい。
【００４７】
次に、図４Ｅでは、第３ハードマスク３６を除去した後、例えばＴｉ／ＴｉＮ、ＷＮ／Ｗ、または、Ｔａ／ＴａＮ  Ｃｕからなる金属層を、例えば化学気相成長またはスパッタリングといった従来の堆積技術を用いて溝に堆積する。続いて、第１ハードマスク１２で停止する平坦化工程を行う。この結果、浮遊ゲート電極９であった部分に直接電気的に接触する選択トランジスタ線２４、（注入部２８を補填している間に）注入部３８といった基板１の上面に直接電気的に接触するソース線２７、及び（注入部２９を補填している間に）注入部３８といった基板１の上面に直接電気的に接触するビット線接触部３９が形成される。本発明の第１実施形態と同様に、浮遊ゲート電極９であった部分は、選択トランジスタの（非浮遊）制御ゲート電極２５になっている。そして、この制御ゲート電極２５は、金属線２４により直接電気的に接触しており、抵抗率が比較的低くなっている。同様に、ソース線２７およびビット線接触部３９は、それぞれ、抵抗率が比較的低い金属材料からなっている。
【００４８】
さて、図４Ｅを参照して、ビット線接触部３９の上に溝４３を形成するために、アレイの製造では、従来のリソグラフィー工程を用いてパターン形成された絶縁性材料からなる誘電体層４０の堆積工程へと進む。次に、ｙ軸に延びている（つまり、選択トランジスタ制御ゲート線２４に対して直交するように配置されている）ビット線４１を、従来のリソグラフィー工程およびエッチング工程を用いて誘電体層４０の上に形成する。ここで、ビット線接触部３９を電気的に接触させるために、溝４３に突出部４２を形成する。ビット線接触部３９を指定するために、デュアルダマシンプロセス構想を適用してもよい。
【００４９】
本発明により、幅の狭い選択トランジスタ制御ゲート線、ソース線、および、ＮＡＮＤアレイの自己整合的な浮遊ゲートと連動しているビット線接触部が有する問題が解決される。第１の実施形態では、選択トランジスタ制御ゲート線を、自己整合的な浮遊ゲート層の上のワード線層を用いて形成する。絶縁部を堆積し平坦化した後、制御ゲート層を除去し、導電性の（金属）選択線材料と置き換える。したがって、選択線は、自己整合的な浮遊ゲートに適合しており、高い導電性を有しており、メモリセルアレイ、特にワード線に対して自己整合的である。第２実施形態では、選択ゲートだけでなく、ビット線接触部およびソース線も適宜処理する。浮遊ゲート層を、オーミックコンタクトを用いた選択線の場合に処理する間、ソース線およびビット線接触の場合に基板を直接接触する必要がある。したがって、全ての機能がビット線方向に自己整合的であることが、有効である。したがって、本発明の利点は、アドレス線抵抗が低いことと、ビット線とソース線とのアクセスにかかる抵抗が低いことと、自己整合によって製造力が改善されたことと、自己整合的な浮遊ゲートを提案することにより上記浮遊ゲートとの適合性が改善されたことと、５０ｎｍ以下の拡張可能性とにある。本発明では、基本的な原理は、浮遊ゲートＮＡＮＤアレイにおいてワード線レベルを使用し、それを部分的に除去することにより、残りのアドレス線の自己整合的な高導電性の特性が得られることである。
【００５０】
しかしながら、特定の実施形態を示し、ここに記載してきたが、当業者は、本発明の範囲から離れずに図示し記載してきた上記特定の実施形態を、多種多様な代替案および／または同等物の実施形態に置き換えてもよいということを理解するだろう。この出願は、ここで述べた特定の実施形態のあらゆる適応例または変形例を対象としたものである。したがって、本発明は特許請求の範囲およびその同等物によってのみ限定されるものである。
【図面の簡単な説明】
【００５１】
【図１】ＮＡＮＤ型フラッシュメモリセルアレイの概略的な平面図である。
【図２】図１の線Ｉ‐Ｉで切断した図１のメモリセルアレイの概略的な部分断面図である。
【図３Ａ】本発明の第１実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図３Ｂ】本発明の第１実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図３Ｃ】本発明の第１実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図３Ｄ】本発明の第１実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図４Ａ】本発明の第２実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図４Ｂ】本発明の第２実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図４Ｃ】本発明の第２実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図４Ｄ】本発明の第２実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図４Ｅ】本発明の第２実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図４Ｆ】本発明の第２実施形態にかかるＮＡＮＤメモリセルアレイの製造に続く中間製造物を図１のＩＩ‐ＩＩに沿って切断した、概略的な断面図である。
【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｆ】
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【図１】
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【図２】
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【図３Ｃ】
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【図３Ｄ】
2006295185.tif 000011
【図４Ｃ】
2006295185.tif 000012
【図４Ｄ】
2006295185.tif 000013
【図４Ｅ】
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