(57)【要約】【課題】  溝の内部に窒化金属膜を介して埋め込まれたフォトレジストのプラズマアッシングに際して、窒化金属膜の酸化を防止する。【解決手段】  半導体基板の主面上にＳｉＯ2膜２８を成膜する工程と、ＳｉＯ2膜２８にシリンダ孔２９を形成する工程と、シリンダ孔２９の底面及び側面を含み、全面にＴｉＮ膜（３０）を成膜する工程と、シリンダ孔２９の内部のＴｉＮ膜（３０）上にフォトレジストを埋め込む工程と、ＳｉＯ2膜２８上に露出するＴｉＮ膜（３０）を除去する工程と、シリンダ孔２９の内部に埋め込まれたフォトレジストをプラズマアッシングによって除去する工程とを有し、アッシング工程では、酸素を含まない非酸素系ガスのプラズマを用いる。【選択図】  図７
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【特許請求の範囲】
【請求項１】
半導体基板の主面上に絶縁膜を成膜する工程と、該絶縁膜に溝を形成する工程と、該溝の底面及び側面を含み、全面に窒化金属膜を成膜する工程と、前記溝の内部の前記窒化金属膜上にフォトレジストを埋め込む工程と、前記絶縁膜上に露出する前記窒化金属膜を除去する工程と、前記溝の内部に埋め込まれたフォトレジストをプラズマアッシングによって除去する工程とを有する半導体装置の製造方法であって、
前記プラズマアッシング工程では、酸素を含まない非酸素系ガスのプラズマを用いることを特徴とする半導体装置の製造方法。
【請求項２】
前記非酸素系ガスは、Ｎ2、ＮＨ3、Ｈ2、又は、Ｎ2とＨ2との混合ガスである、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プラズマアッシング工程では、前記プラズマを前記半導体基板の表面に対して略直交する方向に加速する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記プラズマを加速するバイアスパワーが１５０Ｗ以上である、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記溝の形状がシリンダ状であり、該溝の深さと溝断面の短径との比が１５以上である、請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記フォトレジストを除去する工程に後続し、前記半導体基板の温度を１００℃以下に下げる冷却工程と、該冷却工程に後続して前記半導体基板を大気雰囲気に晒す工程とを更に有する、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【請求項７】
前記窒化金属膜が、ＴｉＮ膜、ＴａＮ膜、又は、ＷＮ膜から成る、請求項１〜６の何れか一に記載の半導体装置の製造方法。
【請求項８】
前記窒化金属膜の表面に、金属酸化膜を成膜する工程を更に有する請求項１〜７の何れか一に記載の半導体装置の製造方法。
【請求項９】
前記金属酸化膜が、Ａｌ2Ｏ3膜、ＨｆＯ2膜、ＨｆＡｌＯ膜、又は、チタン酸バリウムから成る、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、ＭＩＭ型の膜構造を有するシリンダ型キャパシタの形成に好適に適用できる技術に関する。
【背景技術】
【０００２】
近年、半導体装置の大容量化が進められている。半導体装置の大容量化に伴い、半導体装置の主要構成要素であるキャパシタに許容される面積も必然的に縮小され、小さな面積で所要の容量を確保することが要請されている。小さな面積で大きな容量が得られるキャパシタとして、絶縁膜にシリンダ状の孔（シリンダ孔）を形成し、シリンダ孔の底面及び側面に沿って下部電極、容量絶縁膜、及び上部電極を形成したシリンダ型キャパシタがある。図１０に従来のシリンダ型キャパシタの構造を示した（特許文献１）。シリンダ型キャパシタでは、シリンダ孔を深くすることによって電極の表面積を拡大し、容量を増大させることが出来る。
【０００３】
シリンダ型キャパシタの形成に際しては、先ず、シリンダ孔２９の底面及び側面を含め全面に、下部電極３０の電極材料を構成する導電膜を成膜し、シリンダ孔２９の内部の導電膜上にフォトレジストを埋め込む。次いで、エッチバックによって絶縁膜２８上に露出する導電膜を除去する。シリンダ孔２９の内部に埋め込まれたフォトレジストを除去した後、導電膜上に容量絶縁膜３２及び上部電極３３を順次に成膜している。
【０００４】
シリンダ型キャパシタでは、従来、下部電極をポリシリコン等で構成したＭＩＳ（Metal-Insulator-Semiconductor）型の膜構造を有するキャパシタが量産されている。このキャパシタでは、上記フォトレジストの除去を、通常、酸素系ガスのプラズマアッシングによって行っている。酸素系ガスは、Ｏ2、Ｏ3、Ｈ2Ｏ、Ｎ2Ｏ、又は、ＣＨ3ＯＨ等の酸素を含むガスであり、このプラズマアッシングによって、下部電極の表面が酸化され、下部電極上に酸化膜が形成される。この酸化膜は、エッチング液によって選択的に除去することが出来る。
【０００５】
ところで、シリンダ型キャパシタでは、近年、その容量を更に増大させるために、下部電極を窒化金属膜等で構成した、ＭＩＭ（Metal-Insulator-Metal）型の膜構造を有するキャパシタが検討されている。ＭＩＭ型のキャパシタでは、キャパシタの下部電極３０、容量絶縁膜３２、及び上部電極３３が、例えばＴｉＮ膜、ＡｌＯｘ膜、及び、ＴｉＮ膜３４とＷ膜３５との積層膜でそれぞれ構成される。
【０００６】
キャパシタの容量Ｃは、容量絶縁膜の誘電率をε、電極の面積をＳ、電極間の間隔（容量絶縁膜の厚み）をｄとして、一般にＣ＝ε×Ｓ／ｄの式で表される。ＭＩＭ型のキャパシタでは、ＭＩＳ型のキャパシタに比して、下部電極３０の表面が酸化されにくい。このため、ＡｌＯｘ等の高誘電率の金属酸化物から成る容量絶縁膜の成膜に際して、酸化膜の形成を抑制できる。従って、容量絶縁膜の厚みｄの増大を抑制して、キャパシタの容量Ｃを効果的に増大させることが出来る。ＭＩＭ型の膜構造を有するシリンダ型キャパシタについては、例えば特許文献２に記載されている。
【特許文献１】特開２００２−１１０６４７号公報（図４３，４４）
【特許文献２】特開２００４−２４７５５９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＭＩＭ型の膜構造を有するシリンダ型キャパシタについて、本発明者が研究を行ったところ、上記フォトレジストの除去を酸素系ガスのプラズマアッシングで行うと、酸素系ガスのプラズマの高い反応性によって、下部電極の表面に低誘電率のＴｉＯｘ等の酸化膜が形成され、キャパシタの容量が低下することが判った。しかし、ＭＩＭ型の膜構造を有するシリンダ型キャパシタでは、下部電極上に形成された酸化膜を選択的に除去する有効な技術が存在しない。
【０００８】
本発明は、上記に鑑み、溝の内部に窒化金属膜を介して埋め込まれたフォトレジストのプラズマアッシングに際して、窒化金属膜の酸化を防止できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の主面上に絶縁膜を成膜する工程と、該絶縁膜に溝を形成する工程と、該溝の底面及び側面を含み、全面に窒化金属膜を成膜する工程と、前記溝の内部の前記窒化金属膜上にフォトレジストを埋め込む工程と、前記絶縁膜上に露出する前記窒化金属膜を除去する工程と、前記溝の内部に埋め込まれたフォトレジストをプラズマアッシングによって除去する工程とを有する半導体装置の製造方法であって、
前記プラズマアッシング工程では、酸素を含まない非酸素系ガスのプラズマを用いることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、プラズマアッシング工程で、酸素を含まない非酸素系ガスのプラズマを用いることによって、窒化金属膜の表面の酸化を防止できる。下部電極が窒化金属膜で構成されるシリンダ型キャパシタでは、下部電極上に酸化膜が形成されることを防止し、キャパシタの容量の低下を防止できる。
【００１１】
本発明では、前記非酸素系ガスは、例えばＮ2、ＮＨ3、Ｈ2、又は、Ｎ2とＨ2との混合ガスである。好ましくは、非酸素系ガスがＮ2を含むことによって、窒化金属膜を窒化し、窒化金属膜中の欠陥を減少させることが出来る。シリンダ型キャパシタでは、下部電極として構成される窒化金属膜と容量絶縁膜との界面が良好な状態に形成され、容量絶縁膜の絶縁性を高めることが出来る。
【００１２】
本発明の好適な実施態様では、プラズマを前記半導体基板の表面に対して略直交する方向に加速することによって、プラズマを溝の内部に効率良く到達させることが出来る。これによって、溝の内部のフォトレジストを効率的に除去できると共に、窒化金属膜からポリマーを剥離する能力を向上させ、溝の内部にポリマーなどの残渣が残留することを抑制できる。この場合、好ましくは、前記プラズマを加速するバイアスパワーが１５０Ｗ以上である。酸素系ガスを用いたプラズマアッシングで、プラズマを加速しない場合のアッシングレート以上のアッシングレートを得ることによって、非酸素系ガスを用いたプラズマアッシングを効率的に行うことが出来る。
【００１３】
上記実施態様は、前記溝の形状がシリンダ状であり、該溝の深さと溝断面の短径との比（アスペクト比）が１５以上である半導体装置についても、溝の内部に埋め込まれたフォトレジストの除去が可能である。
【００１４】
本発明の好適な実施態様では、前記フォトレジストを除去する工程に後続し、前記半導体基板の温度を１００℃以下に下げる冷却工程と、該冷却工程に後続して前記半導体基板を大気雰囲気に晒す工程とを更に有する。大気雰囲気に晒されることによる、窒化金属膜の酸化を抑制できる。
【００１５】
本発明では、前記窒化金属膜は、例えばＴｉＮ膜、ＴａＮ膜、又は、ＷＮ膜から成る。本発明の好適な実施態様では、前記窒化金属膜の表面に、金属酸化膜を成膜する工程を更に有する。窒化金属膜は、酸化されにくいため、金属酸化膜の成膜に際して、下部電極の酸化が抑制できる。また、高誘電率の金属酸化膜を成膜することによって、キャパシタの容量を増大させることが出来る。前記金属酸化膜は、例えばＡｌ2Ｏ3膜、ＨｆＯ2膜、ＨｆＡｌＯ膜、又は、チタン酸バリウムから成る。
【発明を実施するための最良の形態】
【００１６】
以下に、図面を参照し、本発明の実施形態に基づいて本発明を更に詳細に説明する。図１（ａ）、（ｂ）、及び、図２〜７は、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。図１（ａ）及び図２〜７は、ゲート線の延在方向に直交する方向に沿って見た断面を示し、図１（ｂ）は、図１（ａ）のｂ−ｂ方向に沿って見た断面を示している。本実施形態は、ＤＲＡＭの製造方法を示している。
【００１７】
先ず、シリコン基板１１の表面部分に素子分離酸化膜１２を形成し、素子形成領域を区画する。次いで、熱酸化法によりシリコン基板１１表面を酸化し、ＳｉＯ2から成るゲート絶縁膜１３を形成する。次いで、ＣＶＤ（Chemical Vapor Deposition）法により、ゲート線材料及びＳｉ3Ｎ4膜を順次に成膜する。ゲート線材料のうち金属膜の成膜には、ＰＶＤ（Physical Vapor Deposition）法を用いることも出来る。ゲート線材料の成膜に際して、例えばアモルファスシリコン膜、Ｗ膜、及びＷＮ膜を順次に成膜する。
【００１８】
次いで、Ｓｉ3Ｎ4膜上にフォトレジストを堆積し、リソグラフィにより、ゲート線のパターンを有するレジストマスクを形成する。引き続き、レジストマスクをエッチングマスクとする異方性ドライエッチングにより、Ｓｉ3Ｎ4膜をパターニングし、ハードマスク１５を形成する。更に、ハードマスク１５をエッチングマスクとする異方性ドライエッチングにより、下層のゲート線材料をパターニングし、ゲート線１４を形成する。なお、本実施形態では、素子形成領域とゲート線１４とは略４５°の角度で交差している。
【００１９】
引き続き、ハードマスク１５を介するイオン注入を行い、シリコン基板１１の表面領域にソース拡散層１６ａ及びドレイン拡散層１６ｂを形成する。ゲート線１４と、ゲート線１４の両脇のシリコン基板１１の表面に形成されたソース拡散層１６ａ及びゲート拡散層１６ｂとは、ＭＯＳトランジスタを構成する。引き続き、Ｓｉ3Ｎ4膜を全面に成膜した後、全面をエッチバックすることにより、ゲート線１４及びハードマスク１５の側面にサイドウォール１７を形成する。
【００２０】
次いで、ＣＶＤ法により全面にＢＰＳＧ（Boronic Phosphoric Silicate Glass）膜１８を成膜した後、高温のアニールを行う。高温のアニールによって、隣接するゲート線１４間の狭い空間に埋め込まれるＢＰＳＧ膜１８の隙間（シーム）を埋めることが出来る。この工程では、ＢＰＳＧ膜１８に代えて、ＰＳＧ（Phosphoric Silicate Glass）膜を成膜することも出来る。引き続き、ＢＰＳＧ膜１８及びゲート絶縁膜１３を貫通して、ソース拡散層１６ａ又はドレイン拡散層１６ｂに達するコンタクトホール１９を開孔した後、コンタクトホール１９の内部にポリシリコンを埋め込み、コンタクトプラグ２０を形成する。
【００２１】
次いで、ＢＰＳＧ膜１８上にＳｉＯ2膜２１を成膜する。引き続き、ＳｉＯ2膜２１を貫通し、コンタクトプラグ２０に達するスルーホール２２（２２ａ，２２ｂ）を形成した後、スルーホール２２の内部にＴｉＮ膜を介してＷを埋め込み、プラグ２３（２３ａ，２３ｂ）を形成する。プラグ２３ａはソース拡散層１６ａに、プラグ２３ｂはドレイン拡散層１６ｂにそれぞれ接続される。
【００２２】
引き続き、ＳｉＯ2膜２１上に、プラグ２３ａに接続して、Ｗ（タングステン）から成るビット線２４を形成する。次いで、ＳｉＯ2膜２１上にビット線２４を覆って別のＳｉＯ2膜２５を成膜する。更に、ＳｉＯ2膜２５を貫通して、プラグ２３ｂに達するスルーホール２６を形成した後、スルーホール２６の内部をポリシリコンで埋め込み、プラグ２７を形成する（図１（ａ）、（ｂ））。
【００２３】
次いで、ＳｉＯ2膜２５上にＳｉ3Ｎ4膜（図示なし）を、５０〜１００ｎｍの厚みで成膜する。引き続き、プラズマＣＶＤ法によって、このＳｉ3Ｎ4膜上にＳｉＯ2膜２８を、３０００ｎｍの厚みで成膜する。ＳｉＯ2膜２８は、シリンダ孔の深さと同じ厚みに設定される。
【００２４】
次いで、ＳｉＯ2膜２８上にアモルファスカーボン膜（図示なし）を６００〜１０００ｎｍの厚みで成膜する。引き続き、このアモルファスカーボン膜上に、キャップ膜として、ＳｉＯＮ膜（図示なし）及びＳｉＯ2膜（図示なし）を、２０ｎｍ及び８０ｎｍの厚みでそれぞれ成膜する。キャップ膜は、合計の厚みが１００ｎｍ程度になるように成膜する。更に、キャップ膜を構成するＳｉＯ2膜上に、フォトレジスト（図示なし）を堆積し、リソグラフィにより、シリンダ孔のパターンを有するレジストマスクを形成する。
【００２５】
次いで、レジストマスクをエッチングマスクとする異方性ドライエッチングにより、キャップ膜及びアモルファスカーボン膜をパターニングし、ハードマスクを形成する。引き続き、ハードマスクをエッチングマスクとする異方性ドライエッチングにより、ＳｉＯ2膜２８をパターニングし、シリンダ孔２９を開孔する。シリンダ孔２９の開孔に際しては、ＳｉＯ2膜２５上に成膜されたＳｉ3Ｎ4膜をエッチストッパ層とする。更に、アッシングや洗浄によって、ハードマスク及びエッチング生成物を除去する（図２）。
【００２６】
次いで、図３に示すように、ＣＶＤ法により、シリンダ孔２９の底面及び側面を含み、全面にＴｉＮ膜３０ａを一様な膜厚で成膜する。この工程では、ＴｉＮ膜に代えて、ＴａＮ膜又はＷＮ膜等の窒化金属膜を成膜することも出来る。引き続き、図４に示すように、シリンダ孔２９の内部のＴｉＮ膜３０ａ上にフォトレジスト３１を埋め込む。更に、異方性ドライエッチングにより、ＳｉＯ2膜２８上のＴｉＮ膜３０ａを除去し、下部電極３０を形成する。この異方性ドライエッチングの際に、フォトレジストの表面部分３１ａが変質し、硬化する（図５）。
【００２７】
次いで、図６に示すように、非酸素系ガスのプラズマアッシングによって、シリンダ孔２９の内部のフォトレジスト３１を除去する。本実施形態では、非酸素系ガスとしてＮ2とＨ2との混合ガスを用い、アッシング装置内にそれぞれ５００ｓｃｃｍ及び１５ｓｃｃｍの流量で供給する。アッシング装置内の圧力は１Ｔｏｒｒとする。また、非酸素系ガスのプラズマをシリコン基板１１の表面と直交する方向に加速させる。プラズマ化のソースパワー、及び加速のバイアスパワーは、それぞれ３０００Ｗ、及び１８０Ｗとする。シリコン基板１１の温度は、２５０℃に設定する。
【００２８】
図８は、上記工程で用いられるアッシング装置の一例を示している。アッシング装置４０は、ＳＷＰ（表面波プラズマソース）式のアッシング装置であって、ガス導入口４２及びガス排出口４３を有するチャンバ４１を備える。ガス排出口４３は、吸引ポンプ４４に接続されている。符号４５は、ガスが流れる方向を示している。
【００２９】
チャンバ４１の内部には、ウエハ状のシリコン基板１１を載置可能なサセプタ４６と、電極４７とが、相互に対向して配設されている。サセプタ４６の内部には、電極４８及びヒータ（図示なし）が配設されている。電極４７は、ＡｌＮや石英等の誘電体材料から、電極４８は、アルミニウム等の金属材料からそれぞれ構成され、何れも平板状の形状を有する。電極４７，４８は、高周波電力を発生する電源４９，５０にそれぞれ接続されている。
【００３０】
プラズマアッシングに際して、ガス導入口４２からガスを導入すると共に、電源４９，５０から電極４７，４８に高周波電力をそれぞれ供給する。平板状の電極４７の内部に電磁定在波が発生し、電磁波が輻射されることによって、電極４７の表面近傍で、ガスが励起されてプラズマ５１が発生する。また、電極４７と電極４８との間に電圧が印加されることによって、プラズマ５１がシリコン基板１１の表面に直交する方向に加速される。ヒータによって、シリコン基板１１を加熱することが出来る。
【００３１】
プラズマアッシングが終了し、シリコン基板１１の温度が１００℃以下に下がった後、シリコン基板１１を大気（Ａｉｒ）雰囲気に晒す。これによって、大気による下部電極３０の酸化を防止できる。引き続き、アミンなどの有機系の剥離液を用い、下部電極３０の表面及びＳｉＯ2膜２８上の残渣を更に除去する。引き続き、フッ酸などを用いて下部電極３０の表面を洗浄した後、全面にＡｌ2Ｏ3から成る容量絶縁膜３２を成膜する。この工程では、Ａｌ2Ｏ3膜に代えて、ＨｆＯ2膜、ＨｆＡｌＯ膜、又は、チタン酸バリウム膜等の金属酸化膜を成膜することも出来る。
【００３２】
更に、ＣＶＤ法によって容量絶縁膜３２上にＴｉＮ膜３４を成膜した後、ＰＶＤ法によってシリンダ孔２９の内部を埋め込んで全面にＷ膜３５を堆積する。ＴｉＮ膜３４とＷ膜３５とは上部電極３３を構成する。これによって、下部電極３０、容量絶縁膜３２、及び上部電極３３から成るキャパシタ３６を形成する（図７）。
【００３３】
本実施形態によれば、非酸素系ガスのプラズマを用いたプラズマアッシングを行うことによって、ＴｉＮから成る下部電極３０の酸化を防止し、キャパシタの容量の低下を防止することが出来る。また、Ｎ2を含むプラズマアッシングを行うことにより、ＴｉＮから成る下部電極３０の表面がプラズマによって窒化され、下部電極３０の欠陥を減少させることが出来る。これによって、容量絶縁膜３２の成膜に際して、下部電極３０と容量絶縁膜３２との界面を良好な状態に形成し、容量絶縁膜３２の絶縁性を向上させることが出来る。
【００３４】
プラズマを加速しない従来のプラズマアッシングでは、シリンダ孔２９のアスペクト比が１５以上のシリンダ型キャパシタの形成に際して、非酸素系ガスを用いると、反応種であるプラズマがシリンダ孔２９の内部に届きにくく、フォトレジストの除去に多くの時間を要する。また、プラズマアッシングの際にはポリマーが生成し下部電極と強く結合するが、アスペクト比が１５以上になると、ポリマーが下部電極から剥離されにくくなり、図１１に示すように、ポリマー３７が下部電極３０に付着したまま残留し易くなる。フォトレジスト３１の除去が進まなくなることによって、シリンダ孔２９の底部近傍にフォトレジスト３１が残る場合もある。
【００３５】
しかし、本実施形態によれば、非酸素系ガスのプラズマを加速させることによって、プラズマをシリンダ孔２９の内部に効率良く到達させることが出来る。これによって、アスペクト比が１５以上のシリンダ孔でも、フォトレジスト３１を効率的に除去できると共に、下部電極３０から残渣を剥離する能力を向上させ、シリンダ孔２９の内部に、ポリマーや変質したフォトレジストの表面部分３１ａが残留することを抑制できる。
【００３６】
図９に、フォトレジストをプラズマアッシングした際の、アッシングレートとバイアスパワーとの関係を示す。同図中、グラフ（ｉ）、（ii）は、Ｏ2及びＮ2のプラズマを用いた際のデータをそれぞれ示している。バイアスパワーが０のＮ2のアッシングレートは、Ｏ2のアッシングレートの１／３程度である。しかし、Ｎ2のアッシングレートは、バイアスパワーの上昇と共に増加し、１５０Ｗ以上でバイアスパワーが０のＯ2のアッシングレートを上回っていることが判る。
【００３７】
アッシングレートは、Ｏ2以外の酸素系ガス及びＮ2以外の非酸素系ガスを用いた場合にも、それぞれ同様の傾向を示すと考えられる。従って、本実施形態によれば、非酸素系ガスのプラズマを加速するバイアスパワーを１５０Ｗ以上とすることにより、酸素系ガスを用いたプラズマアッシングでプラズマを加速しない場合に比して、より効率的にフォトレジストを除去することが出来る。
【００３８】
上記実施形態と同様のプラズマアッシングは、再生（rework）工程で行うことも出来る。再生工程は、図４に示した工程でシリンダ孔２９の内部に埋め込まれたフォトレジスト３１を除去し、再び埋め込む工程である。再生工程は、フォトレジスト３１を塗布する装置の故障等によって、フォトレジストの塗布ムラが生じ、或いは所望の膜厚が得られなかった場合に行う。
【００３９】
なお、上記実施形態で、剥離液を用いてフォトレジストの除去を行うことも考えられる。しかし、変質したフォトレジストの表面部分を窒化金属から成る下部電極から剥離するには、硫酸などの強い剥離液を用いる必要がある。この場合、下部電極の表面に酸化や損傷を生じさせるので好ましくない。
【００４０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４１】
【図１】図１（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図２】図１に後続する製造段階を示す断面図である。
【図３】図２に後続する製造段階を示す断面図である。
【図４】図３に後続する製造段階を示す断面図である。
【図５】図４に後続する製造段階を示す断面図である。
【図６】図５に後続する製造段階を示す断面図である。
【図７】図６に後続する製造段階を示す断面図である。
【図８】アッシング装置の構成の一例を示す断面図である。
【図９】アッシングレートとバイアスパワーとの関係を示すグラフである。
【図１０】シリンダ型キャパシタを備える従来の半導体装置の構造を示す断面図である。
【図１１】アスペクト比の増大に伴って生じる問題を示す断面図である。
【符号の説明】
【００４２】
１１：シリコン基板
１２：素子分離酸化膜
１３：ゲート絶縁膜
１４：ゲート線
１５：ハードマスク
１６ａ：ソース拡散層
１６ｂ：ドレイン拡散層
１７：サイドウォール
１８：ＢＰＳＧ膜
１９：コンタクトホール
２０：コンタクトプラグ
２１：ＳｉＯ2膜
２２，２２ａ，２２ｂ：スルーホール
２３，２３ａ，２３ｂ：プラグ
２４：ビット線
２５：ＳｉＯ2膜
２６：スルーホール
２７：プラグ
２８：ＳｉＯ2膜
２９：シリンダ孔
３０：下部電極
３０ａ：ＴｉＮ膜
３１：フォトレジスト
３１ａ：フォトレジストの表面部分
３２：容量絶縁膜
３３：上部電極
３４：ＴｉＮ膜
３５：Ｗ膜
３６：キャパシタ
３７：ポリマー
４０：アッシング装置
４１：チャンバ
４２：ガス導入口
４３：ガス排出口
４４：吸引ポンプ
４５：ガスが流れる方向
４６：サセプタ
４７，４８：電極
４９，５０：電源
５１：プラズマ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006303063.tif 000008
【図７】
2006303063.tif 000009
【図８】
2006303063.tif 000010
【図９】
2006303063.tif 000011
【図１０】
2006303063.tif 000012
【図１１】
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