(57)【要約】【課題】  ゲート電極直下ではチャネルが空乏化しやすくしてＥモードを実現しつつ、リセス面直下ではチャネルが空乏化しにくくして、相互コンダクタンスｇｍや電流利得遮断周波数ｆTの値を十分に大きくできるようにする。【解決手段】  ゲート電極と、ゲート電極の端面にショットキー接触する第１エッチング停止層と、ゲート電極の側面近傍まで延びる第２エッチング停止層とを備え、第１エッチング停止層が、空乏化しやすい材料（ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料）により形成され、第２エッチング停止層が、空乏化しにくい材料（ＩｎＧａＰ，ＩｎＧａＡｓＰ，ＩｎＧａＳｂＰを含むグループ内のいずれか１種の材料）により形成されている。【選択図】        図１
2006080152.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極の端面にショットキー接触する第１エッチング停止層と、
前記ゲート電極の側面近傍まで延びる第２エッチング停止層とを備え、
前記第１エッチング停止層が、空乏化しやすい材料により形成され、
前記第２エッチング停止層が、空乏化しにくい材料により形成されていることを特徴とする、電界効果型半導体装置。
【請求項２】
前記第１エッチング停止層が、ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料により形成され、
前記第２エッチング停止層が、ＩｎＧａＰ，ＩｎＧａＡｓＰ，ＩｎＧａＳｂＰを含むグループ内のいずれか１種の材料により形成されていることを特徴とする、請求項１記載の電界効果型半導体装置。
【請求項３】
前記第１エッチング停止層が、電子供給層上に形成されており、
前記電子供給層が、チャネル層上に形成されていることを特徴とする、請求項１又は２記載の電界効果型半導体装置。
【請求項４】
前記電子供給層が、ＩｎＡｌＡｓ又はＩｎＡｌＡｓＳｂにより形成され、
前記チャネル層が、ＩｎＧａＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＡｓ，ＩｎＰ又はこれらの多層構造により形成されていることを特徴とする、請求項１〜３のいずれか１項に記載の電界効果型半導体装置。
【請求項５】
第１ゲート電極と、
前記第１ゲート電極の端面にショットキー接触する第１エッチング停止層と、
前記第１ゲート電極の側面近傍まで延びる第２エッチング停止層と、
前記第２エッチング停止層上に形成される絶縁膜とを備えるエンハンスメントモード領域と、
第２ゲート電極と、
前記第２ゲート電極の端面にショットキー接触する第３エッチング停止層と、
前記第３エッチング停止層上に形成される絶縁膜とを備えるデプレッションモード領域とを備え、
前記第１エッチング停止層が、ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料により形成され、
前記第２エッチング停止層及び前記第３エッチング停止層が、ＩｎＧａＰ，ＩｎＧａＡｓＰ，ＩｎＧａＳｂＰを含むグループ内のいずれか１種の材料により形成されていることを特徴とする、電界効果型半導体装置。
【請求項６】
前記デプレッションモード領域が、
前記第３エッチング停止層の下に障壁層を含み、
前記障壁層が、ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料により形成されていることを特徴とする、請求項５記載の電界効果型半導体装置。
【請求項７】
前記障壁層及び前記第１エッチング停止層が、δドープＩｎＡｌＡｓ又はδドープＩｎＡｌＡｓＳｂにより形成されている電子供給層上に形成されており、
前記電子供給層が、ｉ−ＩｎＧａＡｓ，ｉ−ＩｎＡｌＧａＡｓ，ｉ−ＩｎＡｓ，ｉ−ＩｎＰ又はこれらの多層構造により形成されているチャネル層上に形成されていることを特徴とする、請求項６記載の電界効果型半導体装置。
【請求項８】
ゲート電極と、
前記ゲート電極の端面にショットキー接触する第１エッチング停止層と、
前記ゲート電極の側面近傍まで延びる第２エッチング停止層と、
前記第２エッチング停止層上に形成される絶縁膜とを備え、
前記第２エッチング停止層と前記絶縁膜との電子親和力の差が、前記第１エッチング停止層と前記絶縁膜との電子親和力の差よりも大きくなるように構成されることを特徴とする、電界効果型半導体装置。
【請求項９】
前記第１エッチング停止層と前記絶縁膜との電子親和力の差が、ＩｎＰと前記絶縁膜との電子親和力の差と等しいか又は小さくなるように構成されることを特徴とする、請求項８記載の電界効果型半導体装置。
【請求項１０】
ゲート電極と、
前記ゲート電極の端面にショットキー接触する第１エッチング停止層と、
前記ゲート電極の側面近傍まで延びる第２エッチング停止層と、
前記第２エッチング停止層上に形成される絶縁膜とを備え、
前記第２エッチング停止層と前記絶縁膜との電子親和力の差が、ＩｎＰと前記絶縁膜との電子親和力の差よりも大きくなるように構成されることを特徴とする、電界効果型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型半導体装置に関し、例えばＩｎＰ材料などの化合物半導体からなるＨＥＭＴ(High Electron Mobility Transistor；高電子移動度トランジスタ)やＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)などの電界効果型デバイスに用いて好適の電界効果型半導体装置に関する。
【背景技術】
【０００２】
近年、ＨＥＭＴは、優れた高速特性を有するため、光通信システムの信号処理回路、その他の高速デジタル回路などに応用されている。特に、優れた低雑音特性を有するため、マイクロ波やミリ波帯での増幅器への応用も期待されている。
一方、高速でデジタル回路を動作させるためには、素子の増幅率に関連する素子パラメータである相互コンダクタンスｇｍやトランジスタの電流利得に関する増幅動作の周波数の上限である電流利得の遮断周波数（増幅限界周波数）ｆTの値をより大きくすることが求められる。
【０００３】
例えば、高速で動作しうるトランジスタとしては、ＩｎＰ系材料を用いたＨＥＭＴ（ＩｎＰ−ＨＥＭＴ）を挙げることができるが、回路規模が大きくなってくると、チップ面積の縮小や消費電力の抑制が必要になる。
一般に、ＨＥＭＴは、デプレッションモード（Ｄモード）で動作するため、待機時にも電流が流れ続け、低消費電力動作が難しい。
【０００４】
このため、低消費電力で高速動作させるためには、エンハンスメントモード（Ｅモード）で動作しうるＩｎＰ−ＨＥＭＴ、あるいはＥモード／Ｄモードの相補型のＩｎＰ−ＨＥＭＴを実現する必要がある。
例えば、特許文献１では、ゲート電極直下のエッチングストッパ層の有無でＥモード／Ｄモードを作り分けるようにしているが、エッチングストッパ層はＩｎＰを用いている。
【０００５】
特許文献２では、ゲート電極下の障壁層（エッチング停止層）の有無でＥモード／Ｄモードを作り分けるようにしているが、障壁層はＩｎＧａＰを用いている。
特許文献３では、２層のエッチング停止層でＥモード／Ｄモードを作り分けるようにしているが、エッチング停止層は各層ともＩｎＧａＰを用いている。
【特許文献１】特開平１０−２０９４３４号公報
【特許文献２】特表２００４−５１１９１３号公報
【特許文献３】特開２００３−２３０１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の特許文献１〜３の技術では、ＨＥＭＴにおいてＥモードを実現するための各種提案がなされているものの、Ｅモードを実現するものであるがゆえに、チャネルが空乏化しやすく、ソース抵抗が増加してしまうのを避けることができない。このため、相互コンダクタンスｇｍや電流利得遮断周波数ｆTがＤモード時よりも大きく低下してしまうことになる。
【０００７】
特に、ＩｎＰ−ＨＥＭＴでは、しきい値を制御するために、エッチング停止層としてＩｎＰを用いることが多く、例えば図７に示すように、リセス領域では、その表面（リセス面）にＩｎＰエッチング停止層が表出した状態になっている。このような構造の場合、しきい値を正にしてＥモードを実現しようとすると、リセス面直下のチャネルが空乏化し、抵抗が増加してしまい、相互コンダクタンスｇｍや電流利得遮断周波数ｆTがＤモード時よりも大きく低下してしまうことになる。
【０００８】
本発明は、このような課題に鑑み創案されたもので、ゲート電極直下ではチャネルが空乏化しやすくしてＥモードを実現しつつ、リセス面直下ではチャネルが空乏化しにくくして、相互コンダクタンスｇｍや電流利得遮断周波数ｆTの値を十分に大きくできるようにした電界効果型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このため、本発明の電界効果型半導体装置は、ゲート電極と、ゲート電極の端面にショットキー接触する第１エッチング停止層と、ゲート電極の側面近傍まで延びる第２エッチング停止層とを備え、第１エッチング停止層が、空乏化しやすい材料により形成され、第２エッチング停止層が、空乏化しにくい材料により形成されていることを特徴としている。
【００１０】
また、本発明の電界効果型半導体装置は、第１ゲート電極と、第１ゲート電極の端面にショットキー接触する第１エッチング停止層と、第１ゲート電極の側面近傍まで延びる第２エッチング停止層と、第２エッチング停止層上に形成される絶縁膜とを備えるエンハンスメントモード領域と、第２ゲート電極と、第２ゲート電極の端面にショットキー接触する第３エッチング停止層と、第３エッチング停止層上に形成される絶縁膜とを備えるデプレッションモード領域とを備え、第１エッチング停止層が、ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料により形成され、第２エッチング停止層及び第３エッチング停止層が、ＩｎＧａＰ，ＩｎＧａＡｓＰ，ＩｎＧａＳｂＰを含むグループ内のいずれか１種の材料により形成されていることを特徴としている。
【００１１】
また、本発明の電界効果型半導体装置は、ゲート電極と、ゲート電極の端面にショットキー接触する第１エッチング停止層と、ゲート電極の側面近傍まで延びる第２エッチング停止層と、第２エッチング停止層上に形成される絶縁膜とを備え、第２エッチング停止層と絶縁膜との電子親和力の差が、第１エッチング停止層と絶縁膜との電子親和力の差よりも大きくなるように構成されることを特徴としている。
【００１２】
また、本発明の電界効果型半導体装置は、ゲート電極と、ゲート電極の端面にショットキー接触する第１エッチング停止層と、ゲート電極の側面近傍まで延びる第２エッチング停止層と、第２エッチング停止層上に形成される絶縁膜とを備え、第２エッチング停止層と絶縁膜との電子親和力の差が、ＩｎＰと絶縁膜との電子親和力の差よりも大きくなるように構成されることを特徴としている。
【発明の効果】
【００１３】
したがって、本発明の電界効果型半導体装置によれば、ゲート電極直下では、チャネルが空乏化しやすくなり、Ｅモードが実現される一方、リセス面直下では、チャネルが空乏化しにくくなり、相互コンダクタンスｇｍや電流利得遮断周波数ｆTの値を十分に大きくすることができるという利点がある。
【発明を実施するための最良の形態】
【００１４】
以下、図面により、本発明の実施の形態にかかる電界効果型半導体装置について説明する。
（第１実施形態）
まず、本発明の第１実施形態にかかる電界効果型半導体装置の構成について、図１〜図４を参照しながら説明する。
【００１５】
本実施形態にかかる電界効果型半導体装置では、ゲート電極の端面（ゲート面）にショットキー接触する層にＩｎＡｌＰを用いると、Ｅモードが実現しやすく、また、リセス領域の表面（リセス面）に表出する層にＩｎＧａＰを用いると、リセス面直下のチャネルシート抵抗を低くすることができるため、エッチング停止層として、従来のＩｎＰからなる停止層に代えて、ＩｎＡｌＰ，ＩｎＧａＰという異なる性質を持つ材料からなる２層構造の停止層を用い、ゲート面がＩｎＡｌＰからなる停止層に接触し、リセス面にＩｎＧａＰからなる停止層が表出するようにしている。
【００１６】
本実施形態にかかる電界効果型半導体装置は、例えばＩｎＰ−ＨＥＭＴに適用することができる。以下、ＩｎＰ−ＨＥＭＴを例に具体的に説明する。
本ＩｎＰ−ＨＥＭＴは、図１に示すように、半絶縁性のＩｎＰ基板１の表面上に、バッファ層２，チャネル層（電子走行層，キャリア走行層）３，電子供給層（キャリア供給層）４，第１エッチング停止層５，第２エッチング停止層６，キャップ層（コンタクト層）７が順に積層されて構成される。なお、これらの層はＩｎＰ基板１に格子整合している。
【００１７】
ここで、バッファ層２は、アンドーピングのＩｎＡｌＡｓ（ｉ−ＩｎＡｌＡｓ）により形成されている。その厚さは３００ｎｍである。
チャネル層３は、アンドーピングのＩｎＧａＡｓ（ｉ−ＩｎＧａＡｓ）により形成されている。なお、チャネル層３は、例えばＩｎＡｌＧａＡｓ（ｉ−ＩｎＡｌＧａＡｓ），ＩｎＡｓ（ｉ−ＩｎＡｓ），ＩｎＰ（ｉ−ＩｎＰ）等により形成しても良いし、これらの材料による多層構造として形成しても良い。ここでは、チャネル層３の厚さは１５ｎｍである。
【００１８】
電子供給層４は、Ｓｉをδドープしてｎ型導電性を付与したＩｎＡｌＡｓ（δドープＩｎＡｌＡｓ）により形成されている。なお、電子供給層４は、例えばＩｎＡｌＡｓＳｂ（δドープＩｎＡｌＡｓＳｂ）により形成しても良い。ここでは、電子供給層４の厚さは９ｎｍである。
なお、この電子供給層４に代えて、下から順に、アンドーピングのＩｎＡｌＡｓ（ｉ−ＩｎＡｌＡｓ）により形成されるスペーサ層、Ｓｉをδドープしてｎ型導電性を付与したＩｎＡｌＡｓ（ｎ−ＩｎＡｌＡｓ）により形成されるδドープ層（プレーナドープ層，電子供給層）、アンドーピングのＩｎＡｌＡｓ（ｉ−ＩｎＡｌＡｓ）により形成される障壁層を積層させたものとしても良い。
【００１９】
第１エッチング停止層５は、アンドーピングのＩｎＡｌＰ（ｉ−ＩｎＡｌＰ）により形成されている。その厚さは３ｎｍである。この第１エッチング停止層５は障壁層としての機能も有する。
なお、ここでは、第１エッチング停止層５をＩｎＡｌＰにより形成しているが、空乏化しやすい材料により形成すれば良く、例えばＩｎＰにより形成しても良いし、ＩｎＡｌＰ，ＩｎＰにＡｓやＳｂを含ませたＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰにより形成しても良い。つまり、第１エッチング停止層５は、ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料により形成すれば良い。但し、ＩｎＡｌＰを用いると、その他の材料を用いる場合よりも、バンドギャップが広くなるため、リーク電流を抑えることができるという利点がある。また、ＩｎＡｌＰを用いると、その他の材料を用いる場合よりも、リセス面直下のチャネル抵抗（ソース抵抗）をより低下させることができ、この結果、相互コンダクタンスｇｍや電流利得遮断周波数ｆTの値をより大きくすることができ、より良い高速特性が得られるという利点もある。
【００２０】
第２エッチング停止層６は、アンドーピングのＩｎＧａＰ（ｉ−ＩｎＧａＰ）により形成されている。その厚さは３ｎｍである。
なお、ここでは、第２エッチング停止層６をＩｎＧａＰにより形成しているが、空乏化しにくい材料により形成すれば良く、例えばＩｎＧａＰにＡｓやＳｂを含ませたＩｎＧａＡｓＰ，ＩｎＧａＳｂＰにより形成しても良い。つまり、第２エッチング停止層６は、ＩｎＧａＰ，ＩｎＧａＡｓＰ，ＩｎＧａＳｂＰを含むグループ内のいずれか１種の材料により形成すれば良い。
【００２１】
このように、本実施形態では、エッチング停止層を、ＩｎＧａＰ，ＩｎＡｌＰなどのＰ系材料により構成しているが、これは、ＩｎＧａＡｓにより形成されるキャップ層（ＩｎＡｌＡｓを含む場合もある）のエッチングの際にエッチング停止の働きがあり、しきい値を精度良く調整できるためである。
また、上述のように、ＩｎＡｌＰ第１エッチング停止層５とＩｎＧａＰ第２エッチング停止層６との２層構造にすると、図２（Ａ），（Ｂ）に示すように、エッチング停止層としてＩｎＰを用いる場合よりも、結晶層面に垂直な方向の抵抗（オーミック電極−チャネル間の抵抗）が低くなるため、ソース抵抗を下げることができる。なお、図２（Ａ）はエッチング停止層としてＩｎＰを用いる一般的なＩｎＰ−ＨＥＭＴのエネルギバンド図を示しており、図２（Ｂ）は本実施形態にかかるＩｎＰ−ＨＥＭＴのエネルギバンド図を示している。
【００２２】
キャップ層７は、図１に示すように、Ｓｉをドープしてｎ型導電性を付与したＩｎＧａＡｓ（ｎ−ＩｎＧａＡｓ）により形成されている。その厚さは５０ｎｍである。なお、ｎ−ＩｎＧａＡｓ層の下に、Ｓｉをドープしてｎ型導電性を付与したＩｎＡｌＡｓ（ｎ−ＩｎＡｌＡｓ）を入れて、２層構造にしても良い。
なお、ここでは、第１エッチング停止層５上に第２エッチング停止層６を形成しているが、これに限られるものではなく、例えば、第１エッチング停止層５と第２エッチング停止層６との間に他の材料からなる層を入れても良い。
【００２３】
ところで、本ＩｎＰ−ＨＥＭＴでは、図１に示すように、キャップ層７及び第２エッチング停止層６の２層をエッチングしてリセス９が形成されている。
このリセス９の底面（表面，リセス面）の一部（即ち、第２エッチング停止層６をエッチングにより除去して、第１エッチング停止層５が表出している部分）には、ゲート電極１０の端面がショットキー接触している。つまり、ゲート電極１０は、第１エッチング停止層５上に形成されている。これにより、ゲート電極１０直下では、チャネルが空乏化しやすくなり、エンハンスメントモード（Ｅモード）が実現される。
【００２４】
ゲート電極１０は、Ｔｉ(１０ｎｍ)／Ｐｔ(３０ｎｍ)／Ａｕ(６００ｎｍ)を順に積層させて構成される。ここでは、ゲート電極１０は、Ｔ型の断面形状を有するＴ型ゲート電極として構成されている。なお、ゲート電極１０の形状はこれに限られるものではなく、例えばＹ型の断面形状を有するＹ型ゲート電極として構成しても良い。
一方、リセス９の底面（表面）の他の部分は、キャップ層７がエッチングにより除去されて、第２エッチング停止層６が表出している。つまり、第２エッチング停止層６がゲート電極１０の側面近傍まで延びている（ここではゲート電極１０の側面に接している）。このように、ｉ−ＩｎＧａＰ第２エッチング停止層６をリセス面に表出させることで（リセス面をｉ−ＩｎＧａＰ第２エッチング停止層６により形成することで）、図１に示すように、リセス面直下で、チャネルが空乏化しにくくなり、電子供給層４からチャネル層３に電子を供給しやすくなる。これにより、チャネル抵抗（ソース抵抗）を低下させることができ、この結果、相互コンダクタンスｇｍや電流利得遮断周波数ｆTの値を十分に大きくすることができる。
【００２５】
つまり、図３（Ａ），（Ｂ）に示すように、ＩｎＧａＰ（第２エッチング停止層６）とＳｉＮ（絶縁膜８）との電子親和力の差が、ＩｎＰとＳｉＮ（絶縁膜８）との電子親和力の差よりも大きくなるようにすることで、電子供給層４からチャネル層３に電子を供給しやすくすることができ、この結果、チャネル抵抗を低下させ、相互コンダクタンスｇｍや電流利得遮断周波数ｆTの値を十分に大きくすることができるのである。
【００２６】
この場合、図３（Ａ），（Ｃ）に示すように、ＩｎＧａＰ（第２エッチング停止層６）とＳｉＮ（絶縁膜８）との電子親和力の差は、ＩｎＡｌＰ（第１エッチング停止層５）とＳｉＮ（絶縁膜８）との電子親和力の差よりも大きくなる。また、図３（Ｂ），（Ｃ）に示すように、ＩｎＡｌＰ（第１エッチング停止層５）とＳｉＮ（絶縁膜８）との電子親和力の差が、ＩｎＰとＳｉＮ（絶縁膜８）との電子親和力の差よりも小さくなる。なお、第１エッチング停止層５がＩｎＰにより形成されている場合には、第１エッチング停止層（ＩｎＰ）５と絶縁膜（ＳｉＮ）８との電子親和力の差が、ＩｎＰと絶縁膜（ＳｉＮ）８との電子親和力の差は等しくなる。
【００２７】
また、リセス９を挟んで両側に位置し、リセス９の側面を構成するキャップ層７の上には、それぞれソース電極１１、ドレイン電極１２が形成されている。これらの電極は、Ｔｉ(１０ｎｍ)／Ｐｔ(３０ｎｍ)／Ａｕ(３００ｎｍ)を順に積層させて構成される。これらの電極は、その下方のチャネル層３にオーミックに接続される。このため、オーミック電極ともいう。
【００２８】
そして、これらのソース電極１１，ドレイン電極１２，キャップ層７，第２エッチング停止層６の表面は、保護膜としての絶縁膜８で覆われている。ここでは、絶縁膜８は、ＳｉＮにより形成されている。なお、絶縁膜８は、例えばＳｉＯ2，ＳｉＯＮ等により形成しても良いし、これらの材料による多層構造として形成しても良い。ここでは、絶縁膜８の厚さは２０ｎｍ〜５０ｎｍ程度である。
【００２９】
次に、本ＩｎＰ−ＨＥＭＴの製造方法について、図４を参照しながら説明する。
まず、図４（Ａ）に示すように、半絶縁性のＩｎＰ基板１上に、下から順に、ｉ−ＩｎＡｌＡｓバッファ層(厚さ３００ｎｍ)２、ｉ−ＩｎＧａＡｓチャネル層（厚さ１５ｎｍ）３、プレーナドープしたｎ−ＩｎＡｌＡｓ電子供給層（不純物濃度１×１０12ｃｍ-2，厚さ９ｎｍ）４、ｉ−ＩｎＡｌＰ第１エッチング停止層(厚さ３ｎｍ)５、ｉ−ＩｎＧａＰ第２エッチング停止層(厚さ３ｎｍ)６、ｎ−ＩｎＧａＡｓキャップ層(不純物濃度１×１０19ｃｍ-3，厚さ５０ｎｍ)７を、ＭＯＣＶＤ法（有機金属化学気相成長法）により形成する。
【００３０】
次に、図４（Ａ）に示すように、フォトリソグラフィ技術によって素子分離領域を規定すべくレジスト膜１３を設けた後、リン酸，過酸化水素，水の混合液（リン酸系のエッチャント）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層７を除去する。このとき、エッチングはｉ−ＩｎＧａＰ第２エッチング停止層６の上面（表面）で停止する。次いで、ｉ−ＩｎＧａＰ第２エッチング停止層６及びｉ−ＩｎＡｌＰ第１エッチング停止層５を塩酸で選択的に除去する。次に、ｎ−ＩｎＡｌＡｓ電子供給層４からｉ−ＩｎＡｌＡｓバッファ層２までを、ｎ−ＩｎＧａＡｓキャップ層７と同様に、リン酸系のエッチャントでエッチングした後、レジストを除去する。このようにして、メサエッチングにより素子間分離が行なわれる。
【００３１】
次に、図４（Ｂ）に示すように、フォトリソグラフィ技術によってソース電極領域及びドレイン電極領域を規定すべく、ソース電極１１及びドレイン電極１２に対応する開口部を有する新たなレジスト膜を設ける。
そして、全面に、Ｔｉ(厚さ１０ｎｍ)，Ｐｔ(厚さ３０ｎｍ)，Ａｕ(厚さ３００ｎｍ)を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、Ｔｉ／Ｐｔ／Ａｕの３層構造のソース電極１１及びドレイン電極１２を形成する。これにより、ｎ−ＩｎＧａＡｓキャップ層７上にソース電極１１及びドレイン電極１２が形成される。
【００３２】
次いで、図４（Ｂ）に示すように、フォトリソグラフィ技術や電子ビーム露光法を用いてリセス領域を規定すべく、リセス領域に対応する開口部を有する新たなレジスト膜１４を設けた後、クエン酸，過酸化水素，水の混合液（エッチング液）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層７を除去して、リセス９を形成する。このとき、エッチング液はｉ−ＩｎＧａＰ第２エッチング停止層６をほとんどエッチングしないため、ｉ−ＩｎＧａＰ第２エッチング停止層６の表面でエッチングが停止する。このため、リセス９の底面（表面）にｉ−ＩｎＧａＰ第２エッチング停止層６が表出することになる。
【００３３】
次に、レジストを除去した後、図４（Ｃ）に示すように、全面に、例えばプラズマＣＶＤ法によって、２０ｎｍ〜５０ｎｍ程度の厚さになるようにＳｉＮ絶縁膜８を形成する。
次に、図４（Ｄ）に示すように、フォトリソグラフィ技術や電子ビーム露光法を用いてゲート領域を規定すべく、ゲート電極１０に対応する開口部を有する新たなレジスト膜を設けた後、ＳｉＮ絶縁膜８及びｉ−ＩｎＧａＰ第２エッチング停止層６を例えばドライエッチングで除去する。このとき、ｉ−ＩｎＡｌＰ第１エッチング停止層５の表面でエッチングが停止する。このため、リセスの底面（表面）にｉ−ＩｎＡｌＰ第１エッチング停止層５が表出することになる。
【００３４】
ここでは、ゲート電極１０に対応する開口部を有するレジスト膜を設けてエッチングを行なうため、図４（Ｄ）に示すように、ｉ−ＩｎＧａＰ第２エッチング停止層６はゲート電極１０の側面近傍まで延びている。
そして、全面に、Ｔｉ(厚さ１０ｎｍ)，Ｐｔ(厚さ３０ｎｍ)，Ａｕ(厚さ６００ｎｍ)を順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、図４（Ｄ）に示すように、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極１０を形成する。これにより、ｉ−ＩｎＡｌＰ第１エッチング停止層５上にゲート電極１０が形成される。ここでは、ゲート電極１０の端面とｉ−ＩｎＡｌＰ第１エッチング停止層５とはショットキー接触するようになっている。
【００３５】
したがって、本実施形態にかかる電界効果型半導体装置によれば、例えばＩｎＡｌＰにより形成される第１エッチング停止層５及び例えばＩｎＧａＰにより形成される第２エッチング停止層６の２層構造の停止層（マルチエッチング停止層）を用い、第１エッチング停止層５がゲート電極１０の端面にショットキー接触するとともに、第２エッチング停止層６がゲート電極１０の側面近傍まで延びているため、ゲート電極１０直下では、チャネルが空乏化しやすくなり、Ｅモードが実現される一方、リセス面直下では、チャネルが空乏化しにくくなり、ソース抵抗を下げることができるため、相互コンダクタンスｇｍや電流利得遮断周波数ｆTの値を十分に大きくすることができるという利点がある。
【００３６】
これにより、低消費電力で高速動作しうる（高速特性を向上させた）ＥモードＨＥＭＴを実現できることになる。これを例えば光通信システムの信号処理回路や高速デジタル回路などに用いれば、回路の低消費電力化、高速化に寄与することになる。
（第２実施形態）
次に、本発明の第２実施形態にかかる電界効果型半導体装置の構成について、図５，図６を参照しながら説明する。
【００３７】
本実施形態にかかる電界効果型半導体装置（ＩｎＰ−ＨＥＭＴ）は、上述の第１実施形態のものに対し、エンハンスメントモード（Ｅモード）領域と、デプレッションモード（Ｄモード）領域とを備える点が異なる。
つまり、本ＩｎＰ−ＨＥＭＴは、図５に示すように、同一のＩｎＰ基板１上に、エンハンスメントモード（Ｅモード）領域２０と、デプレッションモード（Ｄモード）領域２１とを備えるＥモード／Ｄモード相補型ＨＥＭＴである。なお、図５では、図１と同一のものには同一の符号を付している。
【００３８】
ここで、エンハンスメントモード（Ｅモード）領域２０は、ＥモードＨＥＭＴである。このＥモードＨＥＭＴ２０の構成，製造方法及び作用・効果は、上述の第１実施形態のものと同じである。ここでは、説明を省略する。なお、ゲート電極１０はＤモード領域のゲート電極と区別するために、第１ゲート電極と呼ぶ。
一方、デプレッションモード（Ｄモード）領域２１は、ＤモードＨＥＭＴである。
【００３９】
Ｄモード領域（ＤモードＨＥＭＴ）２１は、図５に示すように、半絶縁性のＩｎＰ基板１の表面上に、Ｉ−ＩｎＡｌＡｓバッファ層２Ａ，ｉ−ＩｎＧａＡｓチャネル層（電子走行層，キャリア走行層）３Ａ，δドープＩｎＡｌＡｓ電子供給層（キャリア供給層）４Ａ，ｉ−ＩｎＡｌＰ障壁層５Ａ，ｉ−ＩｎＧａＰ第３エッチング停止層６Ａ，ｎ−ＩｎＧａＡｓキャップ層（コンタクト層）７Ａが順に積層されて構成される。
【００４０】
ここでは、ＥモードＨＥＭＴ２０と同一基板１上に形成しているため、ＤモードＨＥＭＴ２１の層構成（結晶構造）も、上述の第１実施形態のＥモードＨＥＭＴと同じである。
なお、ｉ−ＩｎＡｌＰ障壁層５Ａ及びｉ−ＩｎＧａＰ第３エッチング停止層６Ａは、上述の第１実施形態のものと名称が異なるが、ｉ−ＩｎＡｌＰ障壁層５Ａは、上述の第１実施形態のｉ−ＩｎＡｌＰ第１エッチング停止層５と同じであり、ｉ−ＩｎＧａＰ第３エッチング停止層６Ａは、上述の第１実施形態のｉ−ＩｎＧａＰ第２エッチング停止層６と同じである。
【００４１】
また、上述の第１実施形態と同様に、キャップ層７Ａをエッチングしてリセス９Ａが形成されている。
このリセス９Ａの底面（表面，リセス面）、即ち、キャップ層７Ａをエッチングにより除去して、ｉ−ＩｎＧａＰ第３エッチング停止層６Ａが表出している面には、ゲート電極（第２ゲート電極）１０Ａの端面がショットキー接触している。つまり、ゲート電極１０Ａは、ｉ−ＩｎＧａＰ第３エッチング停止層６Ａ上に形成されている。
【００４２】
また、ｉ−ＩｎＧａＰ第３エッチング停止層６Ａがリセス面に表出しているため（リセス面をｉ−ＩｎＧａＰ第３エッチング停止層６Ａにより形成しているため）、リセス面直下で、チャネルが空乏化しにくくなり、電子供給層４Ａからチャネル層３Ａに電子を供給しやすくなる。この結果、Ｄモードが実現される。
また、上述の第１実施形態と同様に、リセス９Ａを挟んで両側に位置し、リセス９Ａの側面を構成するキャップ層７Ａの上には、それぞれソース電極１１Ａ、ドレイン電極１２Ａが形成されている。これらの電極１１Ａ，１２Ａは、Ｔｉ／Ｐｔ／Ａｕを順に積層させて構成される。
【００４３】
そして、これらのソース電極１１Ａ，ドレイン電極１２Ａ，キャップ層７Ａ，第３エッチング停止層６Ａの表面はＳｉＮ絶縁膜８Ａで覆われている。
なお、構成の詳細は、上述の第１実施形態のものと同じであるため、ここでは、説明を省略する。
次に、本実施形態にかかるＩｎＰ−ＨＥＭＴの製造方法について、図６を参照しながら説明する。
【００４４】
なお、リセスを形成するまでのプロセスは、上述の第１実施形態と同じである。
つまり、図６（Ａ）に示すように、上述の第１実施形態と同様に、ＩｎＰ基板１上に、下から順に、ｉ−ＩｎＡｌＡｓ層２′（バッファ層２，２Ａ）、ｉ−ＩｎＧａＡｓ層３′（チャネル層３，３Ａ）、δドープｎ−ＩｎＡｌＡｓ層４′（電子供給層４，４Ａ）、ｉ−ＩｎＡｌＰ層５′（ＥモードＨＥＭＴの第１エッチング停止層５，ＤモードＨＥＭＴの障壁層５Ａ）、ｉ−ＩｎＧａＰ層６′（ＥモードＨＥＭＴの第２エッチング停止層６，ＤモードＨＥＭＴの第３エッチング停止層６Ａ）、ｎ−ＩｎＧａＡｓ層７′（キャップ層７，７Ａ）を、ＭＯＣＶＤ法により形成する。
【００４５】
次に、図６（Ｂ）に示すように、フォトリソグラフィ技術によって素子分離領域を規定すべくレジスト膜を設けた後、リン酸系のエッチャントを用いたウェットエッチングでｎ−ＩｎＧａＡｓ層７′を除去する。次いで、ｉ−ＩｎＧａＰ層６′及びｉ−ＩｎＡｌＰ層５′を塩酸で選択的に除去する。次に、ｎ−ＩｎＡｌＡｓ層４′からｉ−ＩｎＡｌＡｓ層２′までを、リン酸系のエッチャントでエッチングした後、レジストを除去する。
【００４６】
このようにして、メサエッチングにより素子間分離を行なうことで、ＥモードＨＥＭＴを形成する領域２０′と、ＤモードＨＥＭＴを形成する領域２１′とに分けられる。つまり、ＥモードＨＥＭＴを形成する領域２０′には、ＩｎＰ基板１上に、下から順に、ｉ−ＩｎＡｌＡｓバッファ層２、ｉ−ＩｎＧａＡｓチャネル層３、δドープｎ−ＩｎＡｌＡｓ電子供給層４、ｉ−ＩｎＡｌＰ第１エッチング停止層５、ｉ−ＩｎＧａＰ第２エッチング停止層６、ｎ−ＩｎＧａＡｓキャップ層７を積層させた積層構造が形成される。また、ＤモードＨＥＭＴを形成する領域２１′には、ＩｎＰ基板１上に、下から順に、ｉ−ＩｎＡｌＡｓバッファ層２Ａ、ｉ−ＩｎＧａＡｓチャネル層３Ａ）、δドープｎ−ＩｎＡｌＡｓ電子供給層４Ａ、ｉ−ＩｎＡｌＰ障壁層５Ａ、ｉ−ＩｎＧａＰ第３エッチング停止層６Ａ、ｎ−ＩｎＧａＡｓキャップ層７Ａを積層させた積層構造が形成される。
【００４７】
次に、フォトリソグラフィ技術によってソース電極領域及びドレイン電極領域を規定すべく、ソース電極１１，１１Ａ及びドレイン電極１２，１２Ａに対応する開口部を有する新たなレジスト膜を設ける。そして、全面に、Ｔｉ，Ｐｔ，Ａｕを順に堆積させた後、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、Ｔｉ／Ｐｔ／Ａｕの３層構造のソース電極１１，１１Ａ及びドレイン電極１２，１２Ａを形成する。これにより、図６（Ｃ）に示すように、ＥモードＨＥＭＴを形成する領域２０′とＤモードＨＥＭＴ２０を形成する領域２１′の双方のｎ−ＩｎＧａＡｓキャップ層７，７Ａ上に、それぞれソース電極１１，１１Ａ及びドレイン電極１２，１２Ａが形成される。
【００４８】
次いで、図６（Ｄ）に示すように、フォトリソグラフィ技術や電子ビーム露光法を用いてリセス領域を規定すべく、リセス領域に対応する開口部を有する新たなレジスト膜を設けた後、クエン酸，過酸化水素，水の混合液（エッチング液）を用いたウェットエッチングでｎ−ＩｎＧａＡｓキャップ層７，７Ａを除去して、ＥモードＨＥＭＴを形成する領域２０′及びＤモードＨＥＭＴを形成する領域２１′のそれぞれにリセス９，９Ａを形成する。このとき、それぞれの領域２０′，２１′のリセス面にｉ−ＩｎＧａＰ第２エッチング停止層６，ｉ−ＩｎＧａＰ第３エッチング停止層６Ａが表出することになる。
【００４９】
次に、図６（Ｅ）に示すように、レジストを除去した後、ＤモードＨＥＭＴを形成する領域２１′において、フォトリソグラフィ技術や電子ビーム露光法を用いてゲート領域を規定すべく、ゲート電極１０Ａに対応する開口部を有する新たなレジスト膜を設けた後、全面に、Ｔｉ，Ｐｔ，Ａｕを順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極１０Ａを形成する。これにより、ＤモードＨＥＭＴを形成する領域２１′のリセス面に表出しているｉ−ＩｎＧａＰ第３エッチング停止層６Ａ上にゲート電極１０Ａが形成される。ここでは、ゲート電極１０Ａの端面とｉ−ＩｎＧａＰ第３エッチング停止層６Ａとはショットキー接触するようになっている。
【００５０】
次に、図６（Ｆ）に示すように、全面に、例えばプラズマＣＶＤ法によってＳｉＮ絶縁膜８，８Ａを形成する。これにより、ＤモードＨＥＭＴ（Ｄモード領域）が形成される。
次に、図６（Ｇ）に示すように、ＥモードＨＥＭＴを形成する領域２０′において、フォトリソグラフィ技術や電子ビーム露光法を用いてゲート領域を規定すべく、ゲート電極１０に対応する開口部を有する新たなレジスト膜を設けた後、ＳｉＮ絶縁膜８及びｉ−ＩｎＧａＰ第２エッチング停止層６を例えばドライエッチングで除去する。このとき、ｉ−ＩｎＡｌＰ第１エッチング停止層５の表面でエッチングが停止する。このため、リセス９の底面（表面）にｉ−ＩｎＡｌＰ第１エッチング停止層５が表出することになる。
【００５１】
ここでは、ゲート電極１０に対応する開口部を有するレジスト膜を設けてエッチングを行なうため、ｉ−ＩｎＧａＰ第２エッチング停止層６はゲート電極１０の側面近傍まで延びている。
そして、全面に、Ｔｉ，Ｐｔ，Ａｕを順に堆積させた後（例えば真空蒸着法によって蒸着させた後）、レジスト膜とともにレジスト膜上に堆積したＴｉ／Ｐｔ／Ａｕを除去することによって（即ち、リフトオフ法によって）、Ｔｉ／Ｐｔ／Ａｕの３層構造のゲート電極１０を形成する。これにより、ｉ−ＩｎＡｌＰ第１エッチング停止層５上にゲート電極１０が形成される。ここでは、ゲート電極１０の端面とｉ−ＩｎＡｌＰ第１エッチング停止層５とはショットキー接触するようになっている。これにより、ＥモードＨＥＭＴ（Ｅモード領域）２０が形成される。
【００５２】
したがって、本実施形態にかかる電界効果型半導体装置によれば、ゲート電極１０，１０Ａを形成する層を変えることで、同一基板１上にＥモードＨＥＭＴ２０とＤモードＨＥＭＴ２１を作り分けるようにして、低消費電力で高速動作しうる（高速特性を向上させた）Ｅモード／Ｄモードの相補型ＨＥＭＴを実現できることになる。これを例えば光通信システムの信号処理回路や高速デジタル回路などに用いれば、回路の低消費電力化、高速化に寄与することになる。
【００５３】
なお、本発明は、上述した各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。
例えば、上述の実施形態では、ＩｎＰ−ＨＥＭＴを例に説明しているが、本発明は、他の材料を用いたＨＥＭＴやＭＥＳＦＥＴなどの他の電界効果型半導体装置に適用することもできる。
【００５４】
（付記１）
ゲート電極と、
前記ゲート電極の端面にショットキー接触する第１エッチング停止層と、
前記ゲート電極の側面近傍まで延びる第２エッチング停止層とを備え、
前記第１エッチング停止層が、空乏化しやすい材料により形成され、
前記第２エッチング停止層が、空乏化しにくい材料により形成されていることを特徴とする、電界効果型半導体装置。
【００５５】
（付記２）
前記第１エッチング停止層が、ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料により形成され、
前記第２エッチング停止層が、ＩｎＧａＰ，ＩｎＧａＡｓＰ，ＩｎＧａＳｂＰを含むグループ内のいずれか１種の材料により形成されていることを特徴とする、付記１記載の電界効果型半導体装置。
【００５６】
（付記３）
前記第１エッチング停止層が、電子供給層上に形成されており、
前記電子供給層が、チャネル層上に形成されていることを特徴とする、付記１又は２記載の電界効果型半導体装置。
（付記４）
前記電子供給層が、ＩｎＡｌＡｓ又はＩｎＡｌＡｓＳｂにより形成され、
前記チャネル層が、ＩｎＧａＡｓ，ＩｎＡｌＧａＡｓ，ＩｎＡｓ，ＩｎＰ又はこれらの多層構造により形成されていることを特徴とする、付記１〜３のいずれか１項に記載の電界効果型半導体装置。
【００５７】
（付記５）
前記第２エッチング停止層にショットキー接触する他のゲート電極を備えることを特徴とする、付記１〜４のいずれか１項に記載の電界効果型半導体装置。
（付記６）
第１ゲート電極と、
前記第１ゲート電極の端面にショットキー接触する第１エッチング停止層と、
前記第１ゲート電極の側面近傍まで延びる第２エッチング停止層と、
前記第２エッチング停止層上に形成される絶縁膜とを備えるエンハンスメントモード領域と、
第２ゲート電極と、
前記第２ゲート電極の端面にショットキー接触する第３エッチング停止層と、
前記第３エッチング停止層上に形成される絶縁膜とを備えるデプレッションモード領域とを備え、
前記第１エッチング停止層が、ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料により形成され、
前記第２エッチング停止層及び前記第３エッチング停止層が、ＩｎＧａＰ，ＩｎＧａＡｓＰ，ＩｎＧａＳｂＰを含むグループ内のいずれか１種の材料により形成されていることを特徴とする、電界効果型半導体装置。
【００５８】
（付記７）
前記デプレッションモード領域が、
前記第３エッチング停止層の下に障壁層を含み、
前記障壁層が、ＩｎＡｌＰ，ＩｎＰ，ＩｎＡｓＰ，ＩｎＳｂＰ，ＩｎＡｌＡｓＰ，ＩｎＡｌＳｂＰを含むグループ内のいずれか１種の材料により形成されていることを特徴とする、付記６記載の電界効果型半導体装置。
【００５９】
（付記８）
前記障壁層及び前記第１エッチング停止層が、δドープＩｎＡｌＡｓ又はδドープＩｎＡｌＡｓＳｂにより形成されている電子供給層上に形成されており、
前記電子供給層が、ｉ−ＩｎＧａＡｓ，ｉ−ＩｎＡｌＧａＡｓ，ｉ−ＩｎＡｓ，ｉ−ＩｎＰ又はこれらの多層構造により形成されているチャネル層上に形成されていることを特徴とする、付記７記載の電界効果型半導体装置。
【００６０】
（付記９）
ゲート電極と、
前記ゲート電極の端面にショットキー接触する第１エッチング停止層と、
前記ゲート電極の側面近傍まで延びる第２エッチング停止層と、
前記第２エッチング停止層上に形成される絶縁膜とを備え、
前記第２エッチング停止層と前記絶縁膜との電子親和力の差が、前記第１エッチング停止層と前記絶縁膜との電子親和力の差よりも大きくなるように構成されることを特徴とする、電界効果型半導体装置。
【００６１】
（付記１０）
前記第１エッチング停止層と前記絶縁膜との電子親和力の差が、ＩｎＰと前記絶縁膜との電子親和力の差と等しいか又は小さくなるように構成されることを特徴とする、付記９記載の電界効果型半導体装置。
（付記１１）
ゲート電極と、
前記ゲート電極の端面にショットキー接触する第１エッチング停止層と、
前記ゲート電極の側面近傍まで延びる第２エッチング停止層と、
前記第２エッチング停止層上に形成される絶縁膜とを備え、
前記第２エッチング停止層と前記絶縁膜との電子親和力の差が、ＩｎＰと前記絶縁膜との電子親和力の差よりも大きくなるように構成されることを特徴とする、電界効果型半導体装置。
【００６２】
（付記１２）
前記絶縁膜が、ＳｉＮ，ＳｉＯ2，ＳｉＯＮ又はこれらの多層構造により形成されていることを特徴とする、付記６〜１１のいずれか１項に記載の電界効果型半導体装置。
（付記１３）
前記ゲート電極が、Ｔｉ，Ｐｔ，Ａｕを積層させて構成されることを特徴とする、付記１〜１２のいずれか１項に記載の電界効果型半導体装置。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施形態にかかる電界効果型半導体装置の構成を示す模式的断面図である。
【図２】（Ａ），（Ｂ）は、本発明の第１実施形態にかかる電界効果型半導体装置におけるオーミック電極とチャネル層との間の抵抗について説明するためのエネルギバンド図である。
【図３】（Ａ）〜（Ｃ）は、本発明の第１実施形態にかかる電界効果型半導体装置における電子親和力の差を説明するためのエネルギバンド図である。
【図４】（Ａ）〜（Ｄ）は、本発明の第１実施形態にかかる電界効果型半導体装置の製造方法を説明するための模式図である。
【図５】本発明の第２実施形態にかかる電界効果型半導体装置の構成を示す模式的断面図である。
【図６】（Ａ）〜（Ｇ）は、本発明の第２実施形態にかかる電界効果型半導体装置の製造方法を説明するための模式図である。
【図７】従来のＩｎＰ−ＨＥＭＴの構成を示す模式的断面図である。
【符号の説明】
【００６４】
１  ＩｎＰ基板
２，２Ａ，２′  バッファ層（ｉ−ＩｎＡｌＡｓ）
３，３Ａ，３′  チャネル層（電子走行層，キャリア走行層）（ｉ−ＩｎＧａＡｓ）
４，４Ａ，４′  電子供給層（キャリア供給層）（δドープＩｎＡｌＡｓ）
５，５Ａ，５′  第１エッチング停止層（ｉ−ＩｎＡｌＰ）
６，６Ａ，６′  第２エッチング停止層（ｉ−ＩｎＧａＰ）
７，７Ａ，７′  キャップ層（コンタクト層）（ｎ−ＩｎＧａＡｓ）
８，８Ａ  絶縁膜（ＳｉＮ）
９，９Ａ  リセス
１０，１０Ａ  ゲート電極
１１，１１Ａ  ソース電極
１２，１２Ａ  ドレイン電極
１３，１４  レジスト
２０  ＥモードＨＥＭＴ（Ｅモード領域）
２０′  ＥモードＨＥＭＴを形成する領域
２１  ＤモードＨＥＭＴ（Ｄモード領域）
２１′  ＤモードＨＥＭＴを形成する領域
【図１】
2006080152.tif 000003
【図２】
2006080152.tif 000004
【図３】
2006080152.tif 000005
【図４】
2006080152.tif 000006
【図５】
2006080152.tif 000007
【図６】
2006080152.tif 000008
【図７】
2006080152.tif 000009