(57)【要約】【課題】２倍アンプ等の能動回路を減らして、低消費電力化、小型化且つＩＣ化が容易である巡回型ＡＤ変換装置およびそれに使用する積分器を提供する。【解決手段】オペアンプ１１１、その入出力間に接続された第１積分コンデンサＣ１、スイッチＳ３およびＳ４を介してオペアンプ１１１の出力端子と接地間又は入力端子と接地間に接続される第２積分コンデンサＣ２を含む積分器１１を使用して、アナログ入力信号のサンプル／ホールドおよび比較結果の差信号の２倍に対応する信号を得る。これにより、従来使用していた能動デバイスである２倍アンプを、積分コンデンサおよびスイッチに置換して低消費電力化すると共にＩＣ化を容易にする。【選択図】図３
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【特許請求の範囲】
【請求項１】
基準電位源に接続された非反転入力端子および反転入力端子を有する増幅器および該増幅器の前記反転入力端子および出力端子間に接続された第１積分コンデンサを含む積分器において、
前記増幅器の前記出力端子又は前記反転入力端子と基準電位源との間に選択的に接続される第２積分コンデンサを備えることを特徴とする積分器。
【請求項２】
前記第１積分コンデンサおよび前記第２積分コンデンサは、相互に実質的に等しい静電容量を有することを特徴とする請求項１に記載の積分器。
【請求項３】
前記第２積分コンデンサは、前記第１積分コンデンサの積分動作時に前記増幅器の出力端子および基準電位源間に接続され、前記第１積分コンデンサと実質的に同じ電荷を充電することを特徴とする請求項１又は２に記載の積分器。
【請求項４】
前記第２積分コンデンサを前記増幅器の反転入力端子および基準電位源間に接続して、前記第２積分コンデンサの電荷を前記第１積分コンデンサに移すことを特徴とする請求項１、２又は３に記載の積分器。
【請求項５】
前記第２積分コンデンサの前記増幅器への選択的な接続は、電子スイッチにより行うことを特徴とする請求項１乃至４の何れかに記載の積分器。
【請求項６】
前記全ての構成要素は、半導体集積回路に集積されることを特徴とする請求項１乃至５の何れかに記載の積分器。
【請求項７】
入力される信号をサンプル／ホールドする積分器の出力をコンパレータにより閾値と比較し、該比較結果により制御ロジックで１つのビットの値を決定すると共に前記積分器の出力から異なる基準値を差し引いて差信号を求め、該差信号の２倍の値と前記閾値を前記コンパレータで比較して順次のビットの値を決定することを繰り返す巡回型ＡＤ変換装置において、
前記積分器として請求項１乃至６の何れかに記載する積分器を使用することを特徴とする巡回型ＡＤ変換装置。
【請求項８】
前記積分器、前記コンパレータおよび前記制御ロジックは、半導体集積回路に集積されることを特徴とする請求項７に記載の巡回型ＡＤ変換装置。
【請求項９】
アナログ入力信号の瞬時値を積分器でサンプル／ホールドし、コンパレータで閾値と比較した比較結果により１つのビットのデジタル値を決定すると共に前記比較結果に基づき基準値との差信号の２倍の値を求めて、順次下位ビットのデジタル値を決定して複数ビットのデジタル信号に変換する巡回型ＡＤ変換装置において、
前記差信号と等しい差信号を加算する加算手段により前記差信号の２倍の値を求めることを特徴とする巡回型ＡＤ変換装置。
【請求項１０】
前記加算手段は、前記積分器に組み込まれることを特徴とする請求項９に記載の巡回型ＡＤ変換装置。
【請求項１１】
前記加算手段は、前記積分器の入出力端子と基準電位源間にスイッチを介して選択的に接続される付加コンデンサにより構成されることを特徴とする請求項９又は１０に記載の巡回型ＡＤ変換装置。
【請求項１２】
前記付加コンデンサは、前記積分器を構成する増幅器の入出力端子間に接続された積分コンデンサと等しい静電容量を有することを特徴とする請求項１１に記載の巡回型ＡＤ変換装置。
【請求項１３】
前記付加コンデンサ、前記積分コンデンサおよび前記スイッチを含む全ての構成要素は、半導体集積回路に集積されることを特徴とする請求項９乃至１２の何れかに記載の巡回型ＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡＤ変換装置に関し、特に比較的低周波数のアナログ信号を対応するデジタル信号に変換する巡回型ＡＤ変換装置およびそれに使用する積分器に関する。
【背景技術】
【０００２】
アナログ・デジタル（ＡＤ）変換は、アナログ信号を対応するデジタル信号に変換するデジタル回路の基本的なデバイスの１つである。オーディオ信号の如き比較的低周波数のアナログ信号を、例えば１０ビット以上の高ビット（又は高分解能）でデジタル化したい場合に好適なＡＤ変換方式として、幾つかのＡＤ変換方式が提案され実用化されている。代表的なＡＤ変換方式として、逐次比較型ＡＤ変換器および巡回比較型ＡＤ変換器が知られている。
【０００３】
図５は、典型的な逐次比較型ＡＤ変換器の基本構成を示すブロック図である。このｍビットの逐次比較型ＡＤ変換器３０は、サンプル／ホールド回路３１、コンパレータ（比較器）３２、制御ロジック３３、デジタル・アナログ（ＤＡ）変換器（以下、ＤＡＣという）３４により構成される。ここで、デジタル化したいアナログ入力信号は、サンプル／ホールド回路３１に入力される。このサンプル／ホールド回路３１の出力信号は、抵抗器３５を介してコンパレータ３２の反転（−）入力端子に入力される。コンパレータ３２の非反転（＋）入力端子には、基準値（例えば、接地電位）が入力されている。コンパレータ３２の出力信号は、制御ロジック３３に入力され、ｍビットのデジタル出力信号に変換されると共にｍビットのＤＡＣ３４に入力される。そして、ＤＡＣ３４から出力されるアナログ信号は、コンパレータ３２の反転入力端子に入力（又は帰還）される。
【０００４】
動作を簡単に説明すると、サンプル／ホールド回路３１は、これに入力されるサンプル／ホールド信号の制御下で、アナログ入力信号の瞬時値をサンプル／ホールドする。このサンプル／ホールドされたアナログ信号は、先ず制御ロジック３３からの最上位ビット（ＭＳＢ、この場合にはｍビット目）のデジタル出力をＤＡＣ３４に対して出力し、ＤＡＣ３４は対応するアナログ電圧をコンパレータ３２に入力し、上述したサンプル／ホールド回路３１の出力との差を求める。コンパレータ３２は、この差信号の正負を判定する。制御ロジック３３は、クロック信号に基づいて動作し、コンパレータ３２の出力の正負に応じて、それぞれｍビット目の出力を「１」又は「０」と決定する。以下、（ｍ−１）ビット目、・・・、２ビット目および最下位ビット（ＬＳＢ、即ち１ビット）目まで、逐次同様に判定動作して、ｍビット目から１ビット目までの各ビットの「１」又は「０」を決定する。そして、ＭＳＢ〜ＬＳＢの全ビットの判定が終了すると、制御ロジック３３は、ＡＤ変換されたデジタル値を出力し、サンプル／ホールド回路３１は、次の時点における入力信号をサンプル／ホールドして、上述のＡＤ変換動作を繰り返すことにより順次入力されるアナログ入力信号のＡＤ変換を行う。
【０００５】
斯かる逐次比較型ＡＤ変換器３０では、ＤＡＣ３４が必須不可欠である。斯かるＤＡＣは、一般にＲ−２Ｒ抵抗ラダー回路（又は電流分配型ラダー回路）又はＣ−２Ｃ電荷分配型ラダー回路を使用する。しかし、斯かるラダー回路は、極めて精密であることを必要とするのみならず、ＩＣ（半導体集積回路）化する場合に広い回路面積を必要とするので、ＩＣ化、特に小型化が困難である。
【０００６】
そこで、巡回型ＡＤ変換器が提案された。巡回型ＡＤ変換器は、下記の非特許文献１を含む幾つかの非特許文献に開示されている。
【非特許文献１】Chen-Chung Shin, et. al., “Reference Refreshing CyclicAnalog-to-Digital and Digital- to-Analog Converters”, IEEE Journal ofSolid-State Circuits, VOL. SC-21, No. 4, August 1986, pp544~554
【０００７】
図６は、従来の巡回型ＡＤ変換器４０の基本構成を示すブロック図である。この巡回型ＡＤ変換器４０は、サンプル／ホールド回路４１、コンパレータ４２、制御ロジック４３、基準値切替回路４４、加算器４５、２倍アンプ（増幅器）４６および入力切替スイッチ４７により構成されている。この巡回型ＡＤ変換器４０は、図５を参照して上述した逐次比較型ＡＤ変換器３０のＤＡＣ３４を、２倍のアンプ４６および基準値切替回路４４に置換した構成である。
【０００８】
この巡回型ＡＤ変換器４０において、デジタル化されるアナログ入力信号は、サンプル／ホールド信号の制御下で動作するスイッチ４７を介してサンプル／ホールド回路４１入力される。サンプル／ホールド回路４１の出力は、非反転入力端子に閾値（基準値）が入力されたコンパレータ４２の反転入力端子および加算器４５の非反転入力端子に入力される。コンパレータ４２の比較出力は、クロックの制御下で動作する制御ロジック４３に入力される。制御ロジック４３は、デジタル化された信号を出力すると共に基準値切替回路４４に制御信号を出力する。基準値切替回路４４の出力は、加算器４５の反転入力端子に入力される。加算器４５の出力信号は、２倍アンプ４６にて２倍に増幅され、スイッチ４７を介してサンプル／ホールド回路４１に入力される。
【０００９】
次に、この巡回型ＡＤ変換器４０の動作を簡単に説明する。先ず、スイッチ４７を制御してアナログ入力信号をサンプル／ホールド回路４１へ入力し、その瞬時値（サンプル）を保持する。コンパレータ４２は、このサンプル値を閾値と比較し、比較結果であるＨ（高）又はＬ（低）は制御ロジック４３に入力される。ここで、制御ロジック４３は、コンパレータ４２の比較出力がＨのとき基準値Ｖrefを、Ｌのとき接地電位を加算器４５に入力するように基準値切替回路４４のスイッチを制御する。また、制御ロジック４３は、コンパレータ４２の比較結果がＨ又はＬのとき、ｍビット（ＭＳＢ）目をそれぞれ「１」又は「０」にする。次に、加算器４５によるサンプル／ホールド回路４１のサンプル値からコンパレータ４２の比較出力に応じて基準電圧又は接地電圧を差し引いた差信号を２倍アンプ４６にて２倍に増幅した値を、スイッチ４７を介してサンプル／ホールド回路４１に入力する。そして、（ｍ−１）ビット目のデジタル値「１」又は「０」を上述の如く判定することを繰り返して、ＬＳＢまで決定し制御ロジック４３から対応するデジタル値を出力する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述の如き巡回型ＡＤ変換器は、上述した逐次比較型ＡＤ変換器に必要であったＤＡＣが不要であるので、例えばＩＣ化に際して広い回路面積を必要とせず、小型化が可能である。しかし、加算器４５や２倍アンプ４６は、一般に能動デバイスであるので、その動作には非能動（又は受動）デバイスに対して大きな電力を消費するという課題を有する。特に、ポータブル型オーディオ機器や補聴器等の如く内蔵電池で駆動される電子機器にあっては、低消費電力化は、電池の動作時間又は１回の充電当たりの使用可能時間を決定するので、極めて重要な性能である。換言すると、ＡＤ変換器の低消費電力化は、それを使用する電子機器の性能および競争力を高める重要な技術的事項である。
【００１１】
本発明は、従来技術の上述した課題に鑑みなされたものであり、斯かる課題を解決又は軽減する巡回型ＡＤ変換装置を提供することを主たる目的とする。また、本発明の他の目的は、ＩＣ化に好適な巡回型ＡＤ変換装置およびそれに使用される積分器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の積分器は、基準電位源に接続された非反転入力端子および反転入力端子を有する増幅器およびこの増幅器の反転入力端子および出力端子間に接続された第１積分コンデンサを含む積分器であって、この増幅器の出力端子又は反転入力端子と基準電位源との間に選択的に接続される第２積分コンデンサを備えることを特徴とする。本発明の好適実施例によると、第１積分コンデンサおよび第２積分コンデンサは、相互に実質的に等しい静電容量を有する。第２積分コンデンサは、第１積分コンデンサの積分動作時に出力端子および基準電位源間に接続され、第１積分コンデンサと実質的に等しい電荷を充電する。第２積分コンデンサを増幅器の反転入力端子および基準電位源間に接続して、第２積分コンデンサの電荷を第１積分コンデンサに移す。第２積分コンデンサの増幅器への選択的な接続は、電子スイッチにより行う。これら全ての構成要素は、半導体集積回路に集積される。
【００１３】
本発明の巡回型ＡＤ変換装置は、入力される信号をサンプル／ホールドする積分器の出力をコンパレータにより閾値と比較し、この比較結果により制御ロジックで１つのビットの値を決定すると共に積分器の出力から異なる基準値を差し引き差信号を求め、この差信号の２倍の値と閾値をコンパレータで比較して順次のビットの値を決定することを繰り返す装置であって、積分器として上述した積分器を使用することを特徴とする。本発明の好適実施例によると、積分器、コンパレータおよび制御ロジックは、半導体集積回路に集積される。
【００１４】
また、本発明の巡回型ＡＤ変換装置は、アナログ入力信号の瞬時値を積分器でサンプル／ホールドし、コンパレータで閾値と比較した比較結果により１つのビットのデジタル値を決定すると共に比較結果に基づき基準値との差信号の２倍の値を求めて、順次下位ビットのデジタル値を決定して複数ビットのデジタル信号に変換する装置であって、差信号に等しい差信号を加算する加算手段により差信号の２倍の値を求めることを特徴とする。本発明の好適実施例によると、加算手段は、積分器に組み込まれている。加算手段は、積分器の入出力端子と基準電位源間にスイッチを介して選択的に接続される付加コンデンサにより構成される。この付加コンデンサは、積分器を構成する増幅器の入出力端子間に接続された積分コンデンサと等しい静電容量を有する。付加コンデンサ、積分コンデンサおよびスイッチを含む全ての構成要素は、半導体集積回路に集積される。
【発明の効果】
【００１５】
本発明の積分器およびそれを使用する巡回型ＡＤ変換装置によると、次の如き実用上の顕著な効果が得られる。即ち、積分器は、オペアンプ（増幅器）の入出力端子間に接続された第１積分コンデンサに加えて、オペアンプの出力端子と接地間又は入力端子と接地間に切替接続可能な第２積分コンデンサを備えているので、第２積分コンデンサの電荷を第１積分コンデンサに移す（移動させる）ことにより、これら両積分コンデンサに充電された電荷（チャージ）の加算又は２倍の出力を得ることが可能である。また、この積分器を巡回型ＡＤ変換装置に使用すると、広い面積を要するＤＡＣ、大きな電力を消費する２倍アンプや加算器を不要とし、コンデンサやスイッチング素子等の受動デバイスにより実現できるので、消費電力を大幅に低減すると共に小型化が可能であり、特に内蔵電池で駆動され且つ小型軽量化を必要とするＩＣ化された補聴器等の電子機器に好適である。
【実施例】
【００１６】
以下、本発明による巡回型ＡＤ変換装置およびそれに使用される積分器の好適実施例の構成および動作を、添付図面を参照して詳細に説明する。
【００１７】
先ず、図１は、本発明による巡回型ＡＤ変換装置の好適実施例の全体構成を示すブロック図である。この巡回型ＡＤ変換装置１０は、サンプル／ホールドする積分器１１、コンパレータ１２、制御ロジック１３、基準値切替回路１４および入力切替スイッチ１７により構成される。
【００１８】
ここで、積分器１１の入力端子には、入力切替スイッチ１７を介してデジタル化されるアナログ入力信号又は基準値切替回路１４からの基準値が入力される。また、この積分器１１には、サンプル／ホールド動作を制御するサンプル／ホールド信号が入力される。積分器１１の出力信号は、非反転（＋）入力端子に基準電圧が入力されたコンパレータ１２の反転（−）入力端子に入力される。コンパレータ１２からの比較出力は、クロック信号の制御下で動作する制御ロジック１３に入力される。この制御ロジック１３は、ｍ（複数）ビットのデジタル信号を出力すると共に、基準値切替回路１４に制御信号を出力する。基準値切替回路１４の出力は、上述の如く入力切替スイッチ１７に入力される。
【００１９】
次に、図２は、積分器の構成図である。図２（Ａ）は、一般的な積分器の構成を示す。一方、図２（Ｂ）は、図１に示す本発明による巡回型ＡＤ変換装置１０の積分器１１として好適である本発明による積分器の構成図である。
【００２０】
図２（Ａ）の積分器は、反転（−）入力端子、非反転（＋）入力端子および出力端子を有する演算増幅器（Operational Amplifier、以下、オペアンプという）１１１、このオペアンプ１１１の反転入力端子に入力信号を選択的に入力する入力スイッチ（第１スイッチ）１１２、この反転入力端子と出力端子間に接続されたコンデンサ（Ｃ１）１１３およびこのコンデンサ１１３に並列接続されたコンデンサ１１３の放電用スイッチ（第２スイッチ）１１４により構成される。そして、オペアンプ１１１の非反転入力端子は、基準電位源（接地電位）に接続されている。
【００２１】
先ず、図２（Ａ）に示す一般的な積分器を使用するサンプル／ホールド動作を簡単に説明する。最初に、第２スイッチ１１４を閉じて、コンデンサ（積分コンデンサＣ１）１１３を短絡して、その電荷を放電することにより初期化する。次に、第２スイッチ１１４を開くと共に第１スイッチ１１２を閉じて、入力信号をオペアンプ１１１の反転入力端子に入力する。オペアンプ１１１のゲインは極めて高く且つ反転入力電位は、実質的に非反転入力端子と同じ基準（接地）電位にとどまるので、コンデンサ（Ｃ１）１１３は、第１スイッチ１１２を閉じた時点における入力電圧（サンプル電圧）と同じ電圧に充電され、その電圧をオペアンプ１１１の出力端子から出力する。ここで、第１スイッチ１１２を開くと、オペアンプ１１１は、第２スイッチ１１４が閉じてコンデンサ１１３の電荷が放電されるまで、サンプル電圧をホールド（保持）する。
【００２２】
次の入力電圧のサンプルを得るには、上述と同様の動作を反復する。即ち、第２スイッチ１１４を閉じてコンデンサ１１３の電荷を放電する。そして、第２スイッチ１１４を開いた後に第１スイッチ１１２を閉じてコンデンサ１１３を、その時点に入力される入力信号電圧に充電する。次に、第１スイッチ１１２を開くと、コンデンサ１１３には、次のサンプル電圧がホールドされる。このようにして、入力信号電圧を、スイッチ１１２および１１４の開閉に従って順次サンプリングする。
【００２３】
次に、図２（Ｂ）を参照して上述した本発明による巡回型ＡＤ変換装置１０に好適である本発明による積分器１１の構成を説明する。尚、説明の便宜上、図２（Ａ）の積分器に対応する構成要素には、同様の参照符号を使用することとする。この積分器１１は、オペアンプ１１１、その反転入力端子に直列接続された第１スイッチ（Ｓ１）１１２、オペアンプ１１１の反転入力端子および出力端子間に接続されたコンデンサ（第１積分コンデンサＣ１）１１３、このコンデンサに並列接続された第２スイッチ（Ｓ２）１１４、オペアンプ１１１の入力側に設けられた単極双投スイッチである第３スイッチ（Ｓ３）１１６、オペアンプ１１１の出力側に設けられた単極双投スイッチである第４スイッチ（Ｓ４）１１７およびこれら第３スイッチ１１６および第４スイッチ１１７間に設けられたコンデンサ（第２積分コンデンサＣ２）１１５により構成される。ここで、コンデンサ１１５は、第３スイッチ１１６および第４スイッチ１１７の可動接点に接続されている。第３スイッチ１１６の１対の固定接点のうち、一方はオペアンプ１１１の反転入力端子に接続され、他方は接地されている。また、第４スイッチ１１７の１対の固定接点のうち、一方はオペアンプ１１１の出力端子に接続され、他方は接地されている。尚、第１積分コンデンサ（Ｃ１）１１３および第２積分コンデンサ（Ｃ２）１１５は、等しい静電容量を有するものとする。
【００２４】
次に、図２（Ｂ）に示す積分器１１のサンプル／ホールド動作を説明する。先ず、第２スイッチ１１４を閉じて第１積分コンデンサ１１３の電荷を放電して初期化する。次に、第２スイッチ１１４を開いた後、第１スイッチ１１２を閉じる。そして、上述と同様に、この時点における入力信号電圧（この瞬時電圧をｅ１という）をサンプリングして、第１積分コンデンサ１１３をこの電圧ｅ１に充電する。尚、当業者には周知の如く、入力信号電圧は、第１スイッチ１１２のオン抵抗を含む低抵抗（Ｒｏ）を介してオペアンプ１１１に入力されるものとする。また、第１積分コンデンサ１１３の静電容量Ｃ１も小さく、抵抗Ｒｏおよび静電容量Ｃ１の積である時定数Ｒｏ×Ｃ１は、デジタル化される入力信号の周波数に対して十分小さく選定されているものとする。
【００２５】
上述した入力信号電圧ｅ１のサンプリング中に、第３スイッチ１１６および第４スイッチ１１７の可動接点は、図示の如く設定され、第２積分コンデンサ１１５をオペアンプ１１１の出力端子と接地間に接続している。従って、この第２積分コンデンサ１１５も第１積分コンデンサ１１３と同じ電圧ｅ１に充電されている。ここで、第３スイッチ１１６および第４スイッチ１１７の可動接点を、それぞれ図２（Ｂ）の状態と反対位置に切り替えると、即ち、第４スイッチ１１７を接地し、第３スイッチ１１６をオペアンプ１１１の反転入力端子に接続すると、第２積分コンデンサ１１５の電荷は、第１積分コンデンサ１１３に移される（移動させる）ことに注目されたい。第２積分コンデンサ１１５の電荷を第１積分コンデンサ１１３へ移動した後、第２積分コンデンサ１１５の電荷は、完全に放電される。
【００２６】
ここで、第１積分コンデンサ１１３および第２積分コンデンサ１１５の電荷が放電された後、第２スイッチ１１４、第３スイッチ１１６および第４スイッチ１１７を図２（Ｂ）に示す初期状態にして、第１スイッチ１１２を閉じると、その時点における入力信号電圧（ｅ２）がサンプリングされ、第１積分コンデンサ１１３および第２積分コンデンサ１１５は、このサンプル電圧ｅ２に充電される。以下、同様にして、第１積分コンデンサ１１３および第２積分コンデンサ１１５は、第１スイッチ１１２が閉じられた時点における順次のサンプル電圧ｅ３、ｅ４、ｅ５、．．．をサンプル／ホールドする。
【００２７】
上述の動作により第１積分コンデンサ１１３および第２積分コンデンサ１１５にホールドされたサンプル電圧ｅは、後述の如く、本発明の巡回型ＡＤ変換装置において、加算手段として使用可能である。即ち、第１積分コンデンサ１１３および第２積分コンデンサ１１５には、同じサンプル電圧ｅがホールドされるので、これらの電荷を利用して加算又は２倍に相当する電荷を得る。先ず、第１積分コンデンサ１１３に充電された電荷を（例えば、この積分器の出力側に設けられたコンデンサに）出力する。次に、第３スイッチ１１６および第４スイッチ１１７の可動接点を図２（Ｂ）の状態と反対位置に切り替えることにより、第２積分コンデンサ１１５の電荷を第１積分コンデンサ１１３へ移し（又は移動させる）、更にこの電荷を出力する。
【００２８】
次に、図３を参照して、図１に示す巡回型ＡＤ変換装置１０の動作を説明する。図３は、図１に原理を示す本発明による巡回型ＡＤ変換装置１０´の具体的構成を示すブロック図であり、説明の便宜上、図１の構成要素に対応する構成要素には同様の参照符号を使用している。
【００２９】
図３に示す巡回型ＡＤ変換装置１０´は、図１に示す巡回型ＡＤ変換装置１０と同様構成であり、積分器１１、コンパレータ１２、制御ロジック１３および基準値切替回路１４により構成される。そして、積分器１１は、オペアンプ１１１、第１積分コンデンサＣ１、第２積分コンデンサＣ２、オペアンプ１１１の入力側に接続された第１スイッチＳ１、第１積分コンデンサＣ１に並列接続された第２スイッチＳ２、第２積分コンデンサＣ２の一端に可動接点が接続され、１対の固定接点がオペアンプ１１１の反転入力端子と基準電位源に接続された第３スイッチＳ３および可動接点が第２積分コンデンサＣ２の他端に接続され、１対の固定接点がオペアンプ１１１の出力端子および基準電位源に接続された第４スイッチＳ４を含んでいる。
【００３０】
基準値切替回路１４は、何れも単極双投スイッチである第５スイッチＳ５、第６スイッチＳ６、第７スイッチＳ７およびコンデンサＣ３を含んでいる。第５スイッチＳ５は、固定接点に接続された基準値Ｖref又は接地電位を切替選択する。第６スイッチＳ６は、固定接点が第５スイッチＳ５の可動接点と接地電位に接続され、可動接点が第３コンデンサＣ３の一端に接続されている。第７スイッチは、可動接点が第３コンデンサＣ３の他端に接続され、１対の固定接点が第１スイッチＳ１の一方の固定接点および接地電位に接続されている。そして、第１スイッチの他方の固定接点にはデジタル変換されるアナログ入力信号が入力され、可動接点はオペアンプ１１１の反転入力端子に接続されている。
【００３１】
尚、この巡回型ＡＤ変換装置１０´の全ての構成要素は、好ましくはＩＣ（半導体集積回路）化される。スイッチＳ１〜Ｓ７は、電界効果トランジスタ（ＦＥＴ）等の電子スイッチにより構成される。また、積分コンデンサＣ１〜Ｃ３も、ＩＣチップ上に一定面積の電極を形成することによりＩＣ化され、これら全てのコンデンサＣ１〜Ｃ３の静電容量を高精度で等しくすることが可能である。これにより、小型、高精度且つ安価に構成可能であることに注目されたい。
【００３２】
図３に示す巡回型ＡＤ変換装置１０´は、先ず第２スイッチＳ２を閉じて、第１積分コンデンサＣ１の電荷を放電して初期化する。次に、第１スイッチＳ１、第３スイッチＳ３および第４スイッチＳ４を図３に示す状態に設定し、第１積分コンデンサＣ１および第２積分コンデンサＣ２を、第１スイッチＳ１を介して入力されるアナログ入力信号の瞬時値であるサンプル電圧ｅ１に充電する。このサンプル電圧ｅ１をコンパレータ１２で非反転入力端子に設定されている基準値（又は閾値）と比較する。そして、コンパレータ１２の比較結果を制御ロジック１３に入力する。
【００３３】
制御ロジック１３は、コンパレータ１２の比較結果に基づき、サンプル電圧ｅ１が閾値より大きい場合は、最上位ビット（ＭＳＢ）であるｍビットを「１」とすると共に第５スイッチＳ５〜第７スイッチＳ７を図３に示す位置にして、第３コンデンサＣ３をＶrefに充電する。そして、第１スイッチＳ１、第６スイッチＳ６および第７スイッチＳ７を図３に位置と反対位置に切り替え、第３積分コンデンサＣ３の電荷を第１積分コンデンサＣ１の電荷から削除する（又は差し引く）。一方、サンプル電圧ｅ１が閾値より小さい場合には、制御ロジック１３は、第５スイッチＳ５を図３の状態から切り替えて接地電位を選択する。従って、第３コンデンサＣ３には何らの電荷も充電されず、第１積分コンデンサＣ１から削除される電荷はない。
【００３４】
次に、第３スイッチＳ３および第４スイッチＳ４を図３に図示する位置から切り替えて第２コンデンサＣ２の電荷を第１積分コンデンサＣ１へ移す。これにより、第１積分コンデンサＣ１の電荷は、同じ電荷を加算することにより実質的に２倍される。この第１積分コンデンサＣ１の電荷を、コンパレータ１２で閾値と比較する。その比較結果に基づき、制御ロジック１３によりＭＳＢの次の下位ビット、即ち（ｍ−１）ビットの「１」又は「０」を判断する。以下同様にして、最下位ビット（ＬＳＢ）まで判断して、サンプル電圧ｅ１のデジタル化を完了して、制御ロジック１３から対応するデジタル信号が出力される。
【００３５】
サンプル電圧ｅ１のデジタル化がｍビットの全ビットについて完了すると、第２スイッチＳ２を閉じて第１積分コンデンサＣ１の電荷を放電する。そして、第１スイッチＳ１を図３に示す位置へ切り替えて、次のサンプル電圧ｅ２をサンプル／ホールドする。この第２サンプル電圧ｅ２について、上述した第１サンプル電圧ｅ１と同様にＭＳＢからＬＳＢまで判定して、デジタル化する。以下同様に、順次のサンプル電圧ｅ３、ｅ４、・・・をサンプル／ホールドしてデジタル化を繰り返す。
【００３６】
次に、図４は、上述した本発明による巡回型ＡＤ変換装置１０´の動作を説明するフローチャートである。このフローチャートに基づいて動作説明する。先ず、スイッチＳ２を閉じて第１積分コンデンサＣ１を放電して初期化する（ステップＡ１）。次に、スイッチＳ１をアナログ入力信号側へ接続して、オペアンプ１１１に入力アナログ信号を入力する（ステップＡ２）。尚、この際に、スイッチＳ３およびＳ４は、図３に示す設定位置であり、第２積分コンデンサＣ２は、オペアンプ１１１の出力端子と接地間に接続されている。
【００３７】
コンパレータ１２により積分器１１の出力信号を閾値と比較する（ステップＡ３）。このコンパレータ１２の比較結果を制御ロジック１３に出力し、制御ロジック１３から出力されるＭＳＢの値を決定する（ステップＡ４）と共に基準値切替回路１４のスイッチＳ５をＶref又は接地電位に切替選択する（ステップＡ５）。即ち、コンパレータ１２の入力が閾値より大きい場合にはＶrefを選択し、小さい場合には接地電位を選択する。このスイッチＳ５が選択した基準値に応じて第３コンデンサＣ３をチャージ（充電）する（ステップＡ６）。尚、この際、スイッチＳ６およびＳ７は、図３に図示する状態、即ち、第３コンデンサＣ３が基準値（Ｖref又は接地電位）と接地間に接続されている。
【００３８】
次に、スイッチＳ１を基準値切替回路１４側へ接続（すると共にスイッチＳ６およびＳ７を図３と反対位置へ切り替え）し、コンデンサＣ３をスイッチＳ１および接地間に接続して、第１積分コンデンサＣ１から、第３コンデンサＣ３の電荷を削除（差し引く）する（ステップＡ７）。そして、スイッチＳ３およびＳ４を切り替えて、第２積分コンデンサＣ２をオペアンプ１１１の反転入力端子に接続し、第２積分コンデンサＣ２の電荷を第１積分コンデンサＣ１へ移す（ステップＡ８）。これにより、第１積分コンデンサＣ１の電荷は２倍になる。この積分器１１の出力をコンパレータ１２で閾値と比較する（ステップＡ９）。同時に、スイッチＳ３およびＳ４を切り替えて、第１コンデンサＣ１および第２コンデンサＣ２を同じ値に充電する（ステップＡ１０）。以下、上述したステップＡ３〜Ａ１０をＡＤ変換装置のビット数に対応する回数繰り返して、ＭＳＢからＬＳＢの各ビットの値を決定する。
【００３９】
上述したアナログ入力信号のサンプル電圧ｅ１についてのＡＤ変換処理が終了すると、スイッチＳ１を閉じて、次のサンプル電圧ｅ２のサンプル／ホールドを行い、上述と同様の動作を必要とするサンプル数又は時間についてＡＤ変換する。
【００４０】
上述の如く、本発明の巡回型ＡＤ変換装置は、任意信号ｅの２倍（即ち、２ｅ）が同じ任意信号ｅ同士の加算（即ち、ｅ＋ｅ）と等しい点に着目し、且つ従来の巡回型ＡＤ変換に必要であった差信号を２倍に増幅する２倍アンプを加算動作に置換したものである。更に、この加算動作をサンプル／ホールドを行う積分器で行うことにより、電荷の加算により行うことにより受動素子であるコンデンサとスイッチにより実現したことを特徴としている。
【００４１】
以上、本発明による積分器およびそれを使用する巡回型ＡＤ変換装置の好適実施例の構成および動作を詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。例えば、上述の好適実施例では、１個のコンパレータを使用したが、２個のコンパレータを使用し、２つの閾値を持たせる構成でも実現可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明による巡回型ＡＤ変換装置の基本原理を示すブロック図である。
【図２】サンプル／ホールドに使用される積分器の構成を示し、（Ａ）は一般的な積分器、（Ｂ）は本発明による積分器である。
【図３】本発明による巡回型ＡＤ変換装置の動作を説明するブロック図である。
【図４】図３に示す巡回型ＡＤ変換装置の動作を説明するフローチャートである。
【図５】従来の逐次比較型ＡＤ変換器の構成を示すブロック図である。
【図６】従来の巡回型ＡＤ変換器の構成を示すブロック図である。
【符号の説明】
【００４３】
１０、１０´  巡回型ＡＤ変換装置
１１  積分器（サンプル／ホールド回路）
１２  コンパレータ
１３  制御ロジック
１４  基準値選択回路
１１１  オペアンプ
Ｃ１  第１積分コンデンサ
Ｃ２  第２積分コンデンサ
Ｃ３  第３コンデンサ
Ｓ１  第１スイッチ
Ｓ２  第２スイッチ
Ｓ３  第３スイッチ
Ｓ４  第４スイッチ
Ｓ５  第５スイッチ
Ｓ６  第６スイッチ
Ｓ７  第７スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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