(57)【要約】【課題】  フォトリソグラフィ工程数を少なくする。【解決手段】  ゲート絶縁膜４の上面に半導体薄膜形成用膜４１を成膜し、半導体薄膜形成用膜４１の上面にチャネル保護膜６を形成し、チャネル保護膜６を含む半導体薄膜形成用膜４１の上面にオーミックコンタクト層形成用膜４３及びソース・ドレイン電極形成用膜４４を成膜し、ソース・ドレイン電極形成用膜４４の上面にソース・ドレイン電極形成用レジスト膜４５ａ、４５ｂをフォトリソグラフィ法により形成する。そして、ソース・ドレイン電極形成用レジスト膜４５ａ、４５ｂ（チャネル保護膜６を含む）をマスクとして、ソース・ドレイン電極形成用膜４４、オーミックコンタクト層形成用膜４３及び半導体薄膜形成用膜４１を順次エッチングする。【選択図】  図６
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【特許請求の範囲】
【請求項１】
基板上にゲート電極が設けられ、前記ゲート電極を含む前記基板上にゲート絶縁膜が設けられ、前記ゲート電極上における前記ゲート絶縁膜上に半導体薄膜が設けられ、前記半導体薄膜上にチャネル保護膜が設けられ、前記チャネル保護膜の上面両側及びその両側における前記半導体薄膜の上面にオーミックコンタクト層及びソース・ドレイン電極が設けられた薄膜トランジスタパネルの製造方法において、前記ソース・ドレイン電極、前記オーミックコンタクト層及び前記半導体薄膜を１回のフォトリソグラフィ工程で形成することを特徴とする薄膜トランジスタパネルの製造方法。
【請求項２】
請求項１に記載の発明において、前記ゲート絶縁膜の上面に半導体薄膜形成用膜を成膜し、前記半導体薄膜形成用膜の上面に前記チャネル保護膜を形成し、前記チャネル保護膜を含む前記半導体薄膜形成用膜の上面にオーミックコンタクト層形成用膜及びソース・ドレイン電極形成用膜を成膜し、前記ソース・ドレイン電極形成用膜の上面にソース・ドレイン電極形成用レジスト膜をフォトリソグラフィ法により形成し、前記ソース・ドレイン電極形成用レジスト膜をマスクとして、前記ソース・ドレイン電極形成用膜、前記オーミックコンタクト層形成用膜及び前記半導体薄膜形成用膜をパターニングして、前記ソース・ドレイン電極、前記オーミックコンタクト層及び前記半導体薄膜を形成することを特徴とする薄膜トランジスタパネルの製造方法。
【請求項３】
請求項１に記載の発明において、前記ゲート絶縁膜の上面に半導体薄膜形成用膜を成膜し、前記半導体薄膜形成用膜の上面に前記チャネル保護膜を形成し、前記チャネル保護膜を含む前記半導体薄膜形成用膜の上面にオーミックコンタクト層形成用膜及びソース・ドレイン電極形成用膜を成膜し、前記ソース・ドレイン電極形成用膜の上面にソース・ドレイン電極形成用レジスト膜をフォトリソグラフィ法により形成し、前記ソース・ドレイン電極形成用レジスト膜をマスクとして、前記ソース・ドレイン電極形成用膜をパターニングして、前記ソース・ドレイン電極を形成し、前記ソース・ドレイン電極形成用レジスト膜を剥離し、前記ソース・ドレイン電極をマスクとして、前記オーミックコンタクト層形成用膜及び前記半導体薄膜形成用膜をパターニングして、前記オーミックコンタクト層及び前記半導体薄膜を形成することを特徴とする薄膜トランジスタパネルの製造方法。
【請求項４】
請求項２または３に記載の発明において、前記ソース・ドレイン電極形成用膜のパターニングはウェットエッチングで行ない、前記オーミックコンタクト層形成用膜及び前記半導体薄膜形成用膜のパターニングはドライエッチングで行なうことを特徴とする薄膜トランジスタパネルの製造方法。
【請求項５】
請求項１に記載の発明において、前記ソース・ドレイン電極、前記オーミックコンタクト層及び前記半導体薄膜を形成した後に、成膜された透明導電膜をパターニングすることにより、画素電極を前記ソース電極に接続させて形成することを特徴とする薄膜トランジスタパネルの製造方法。
【請求項６】
請求項５に記載の発明において、前記ドレイン電極に接続されたドレイン線及びその外部接続端子を、下から順に、前記半導体薄膜形成用膜、前記オーミックコンタクト層形成用膜及び前記ソース・ドレイン電極形成用膜の３層構造として形成することを特徴とする薄膜トランジスタパネルの製造方法。
【請求項７】
請求項５に記載の発明において、前記ゲート電極に接続されたゲート線の外部接続端子を、下から順に、前記ゲート電極と同一の金属材料からなる金属膜、前記半導体薄膜形成用膜、前記オーミックコンタクト層形成用膜、前記ソース・ドレイン電極形成用膜及び前記透明導電膜の５層構造として形成することを特徴とする薄膜トランジスタパネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は薄膜トランジスタパネルの製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタパネルの製造方法には、基板上にゲート電極及びゲート絶縁膜を形成し、ゲート電極上におけるゲート絶縁膜の上面のデバイスエリアに、成膜されたアモルファスシリコン膜をフォトリソグラフィ法によりパターニングすることにより、半導体薄膜を形成し、半導体薄膜の上面両側に、成膜されたソース・ドレイン電極形成用膜をフォトリソグラフィ法によりパターニングすることにより、ソース電極及びドレイン電極を形成するようにしたものがある。（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１−９５５６１号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の薄膜トランジスタパネルの製造方法では、デバイスエリアに半導体薄膜を形成するためのフォトリソグラフィ工程と、ソース電極及びドレイン電極を形成するためのフォトリソグラフィ工程とが別々であるため、フォトリソグラフィ工程数が多く、生産性が低いという問題があった。
【０００５】
そこで、この発明は、フォトリソグラフィ工程数を少なくすることができる薄膜トランジスタパネルの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、上記目的を達成するため、基板上にゲート電極が設けられ、前記ゲート電極を含む前記基板上にゲート絶縁膜が設けられ、前記ゲート電極上における前記ゲート絶縁膜上に半導体薄膜が設けられ、前記半導体薄膜上にチャネル保護膜が設けられ、前記チャネル保護膜の上面両側及びその両側における前記半導体薄膜の上面にオーミックコンタクト層及びソース・ドレイン電極が設けられた薄膜トランジスタパネルの製造方法において、前記ソース・ドレイン電極、前記オーミックコンタクト層及び前記半導体薄膜を１回のフォトリソグラフィ工程で形成することを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、ソース・ドレイン電極、オーミックコンタクト層及び半導体薄膜を１回のフォトリソグラフィ工程で形成しているので、フォトリソグラフィ工程数を少なくすることができ、生産性を向上することができる。
【発明を実施するための最良の形態】
【０００８】
図１はこの発明の製造方法により製造された薄膜トランジスタパネルの一例の要部の断面図を示す。この場合、図１の左側から右側に向かって、画素電極１２を含む薄膜トランジスタ１１の部分の断面図、ドレイン線（信号線）１５の部分の断面図、ドレイン線１５の外部接続端子２１の部分の断面図、ゲート線（走査線）３の外部接続端子３１の部分の断面図を示す。
【０００９】
まず、画素電極１２を含む薄膜トランジスタ１１の部分について説明する。ガラス基板１の上面の所定の箇所にはアルミニウム合金からなるゲート電極２及び該ゲート電極２に接続されたゲート線３が設けられている。ゲート電極２及びゲート線３を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜４が設けられている。
【００１０】
ゲート電極２上におけるゲート絶縁膜４の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜５が設けられている。半導体薄膜５の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜６が設けられている。チャネル保護膜６の上面両側及びその両側における半導体薄膜５の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層７、８が設けられている。
【００１１】
一方のオーミックコンタクト層７の上面にはクロムからなるソース電極９が設けられている。他方のオーミックコンタクト層８の上面にはクロムからなるドレイン電極１０が設けられている。そして、ゲート電極２、ゲート絶縁膜４、半導体薄膜５、チャネル保護膜６、オーミックコンタクト層７、８、ソース電極９及びドレイン電極１０により、ボトムゲート型の薄膜トランジスタ１１が構成されている。
【００１２】
ゲート絶縁膜４の上面の所定の箇所にはＩＴＯからなる画素電極１２がソース電極９に接続されて設けられている。画素電極１２及び薄膜トランジスタ１１を含むゲート絶縁膜４の上面には窒化シリコンからなるオーバーコート膜１３が設けられている。この場合、オーバーコート膜１３の画素電極１２の大部分に対応する領域には開口部１４が設けられている。
【００１３】
次に、ドレイン線１５の部分について説明する。ドレイン線１５は、ゲート絶縁膜４の上面に順次設けられた真性アモルファスシリコン膜１５ａ、ｎ型アモルファスシリコン膜１５ｂ及びクロム膜１５ｃの３層構造となっており、オーバーコート膜１３によって覆われている。この場合、ドレイン線１５の一端部、つまり、真性アモルファスシリコン膜１５ａ、ｎ型アモルファスシリコン膜１５ｂ及びクロム膜１５ｃの各一端部は、薄膜トランジスタ１１の半導体薄膜５、他方のオーミックコンタクト層８及びドレイン電極１０にそれぞれ接続されている。
【００１４】
次に、ドレイン線１５の外部接続端子２１の部分について説明する。外部接続端子２１は、ゲート絶縁膜４の上面に順次設けられた真性アモルファスシリコン膜２１ａ、ｎ型アモルファスシリコン膜２１ｂ及びクロム膜２１ｃの３層構造となっている。このうち、最上層のクロム膜２１ｃは、オーバーコート膜１３に設けられた開口部２２を介して露出されている。
【００１５】
そして、ドレイン線１５の他端部、つまり、真性アモルファスシリコン膜１５ａ、ｎ型アモルファスシリコン膜１５ｂ及びクロム膜１５ｃの各他端部は、外部接続端子２１の真性アモルファスシリコン膜２１ａ、ｎ型アモルファスシリコン膜２１ｂ及びクロム膜２１ｃにそれぞれ接続されている。
【００１６】
次に、ゲート線３の外部接続端子３１の部分について説明する。外部接続端子３１は、下から順に、アルミニウム合金膜３１ａ、真性アモルファスシリコン膜３１ｂ、ｎ型アモルファスシリコン膜３１ｃ、クロム膜３１ｄ及びＩＴＯ膜３１ｅの５層構造となっている。このうち、アルミニウム合金膜３１ａは、ガラス基板１の上面に設けられ、ゲート線３を介して薄膜トランジスタ１１のゲート電極２に接続されている。
【００１７】
真性アモルファスシリコン膜３１ｂ及びｎ型アモルファスシリコン膜３１ｃは、ゲート絶縁膜４の上面に島状に設けられている。ここで、島状とは、他の要素とは物理的及び電気的に分離されているという意味合いであり、以下において、同様の定義で用いられる。クロム膜３１ｄは、ｎ型アモルファスシリコン膜３１ｃの上面に島状に設けられ、且つ、ｎ型アモルファスシリコン膜３１ｃ、真性アモルファスシリコン膜３１ｂ及びゲート絶縁膜４に設けられた開口部３２を介してアルミニウム合金膜３１ａに接続されている。ＩＴＯ膜３１ｅは、クロム膜３１ｄの上面に島状に設けられ、且つ、オーバーコート膜１３に設けられた開口部３３を介して露出されている。
【００１８】
次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面の所定の個所に、スパッタ法により成膜されたアルミニウム合金膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２、ゲート線３及びアルミニウム合金膜３１ａを形成する。次に、ゲート電極２等を含むガラス基板１の上面に、ＣＶＤ法により、窒化シリコンからなるゲート絶縁膜４、真性アモルファスシリコン膜４１及び窒化シリコン膜４２を連続して成膜する。
【００１９】
次に、窒化シリコン膜４２をフォトリソグラフィ法によりパターニングすることにより、図３に示すように、チャネル保護膜６を形成する。この場合、チャネル保護膜６下以外の領域における真性アモルファスシリコン膜４１の上面が露出されるため、この露出された上面に自然酸化膜（図示せず）が形成される。そこで、次に、この自然酸化膜をＮＨ4Ｆ（フッ化アンモニウム溶液）を用いて除去する。
【００２０】
次に、図４に示すように、チャネル保護膜６を含む真性アモルファスシリコン膜４１の上面に、ＣＶＤ法により、ｎ型アモルファスシリコン膜４３を成膜する。次に、図５に示すように、アルミニウム合金膜３１ａ上におけるｎ型アモルファスシリコン膜４３、真性アモルファスシリコン膜４１及びゲート絶縁膜４に、フォトリソグラフィ法により、開口部３２を連続して形成する。
【００２１】
次に、図６に示すように、開口部３２を介して露出されたアルミニウム合金膜３１ａの上面を含むｎ型アモルファスシリコン膜４３の上面に、スパッタ法により、クロム膜４４を成膜する。次に、クロム膜４４の上面の各所定の箇所に、塗布されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、レジスト膜４５ａ〜４５ｅを形成する。
【００２２】
この場合、レジスト膜４５ａはドレイン電極１０を形成するためのものであり、レジスト膜４５ｂはソース電極９を形成するためのものであり、レジスト膜４５ｃはドレイン線１５を形成するためのものであり、レジスト膜４５ｄはドレイン線１５の外部接続端子２１を形成するためのものであり、レジスト膜４５ｅはゲート線３の外部接続端子３１の一部を形成するためのものである。
【００２３】
次に、レジスト膜４５ａ〜４５ｅ（チャネル保護膜６を含む）をマスクとして、クロム膜４４、ｎ型アモルファスシリコン膜４３及び真性アモルファスシリコン膜４１を順次エッチングすると、図７に示すようになる。すなわち、レジスト膜４５ａ下にドレイン電極１０及びオーミックコンタクト層８が形成され、レジスト膜４５ｂ下にソース電極９及びオーミックコンタクト層７が形成され、両オーミックコンタクト層７、８及びチャネル保護膜６下に半導体薄膜５が形成される。
【００２４】
また、レジスト膜４５ｃ下にクロム膜１５ｃ、ｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａからなる３層構造のドレイン線１５が形成される。また、レジスト膜４５ｄ下にクロム膜２１ｃ、ｎ型アモルファスシリコン膜２１ｂ及び真性アモルファスシリコン膜２１ａからなる３層構造の外部接続端子２１が形成される。さらに、レジスト膜４５ｅ下にクロム膜３１ｄ、ｎ型アモルファスシリコン膜３１ｃ及び真性アモルファスシリコン膜３１ｂが形成される。
【００２５】
次に、レジスト膜４５ａ〜４５ｅを剥離すると、図８に示すようになる。次に、図９に示すように、スパッタ法により成膜されたＩＴＯ膜（透明導電膜）をフォトリソグラフィ法によりパターニングすることにより、ゲート絶縁膜４の上面に画素電極１２をソース電極９に接続させて形成し、またクロム膜３１ｄの上面にＩＴＯ膜を３１ｅを形成する。この状態では、アルミニウム合金膜３１ａ、真性アモルファスシリコン膜３１ｂ、ｎ型アモルファスシリコン膜３１ｃ、クロム膜２３ｄ及びＩＴＯ膜３１ｅにより、ゲート線３の外部接続端子３１が形成されている。
【００２６】
ここで、ゲート線３の外部接続端子３１形成領域において、クロム膜３１ｄの上面にＩＴＯ膜を３１ｅを形成するのは、成膜されたＩＴＯ膜をＩＴＯ用のエッチング液を用いてエッチングするとき、エッチング液が開口部３２内に染み込んでアルミニウム合金膜３１ａを侵食するのを防止するためである。
【００２７】
次に、図１に示すように、画素電極１２及び薄膜トランジスタ１１等を含むゲート絶縁膜４の上面に、ＣＶＤ法により、窒化シリコンからなるオーバーコート膜１３を成膜する。次に、フォトリソグラフィ法により、オーバーコート膜１３の画素電極１２の大部分に対応する領域に開口部１４を形成し、また外部接続端子２１、３１のクロム膜２１ｃ及びＩＴＯ膜３１ｅ上におけるオーバーコート膜１３に開口部２２、３３を形成する。かくして、図１に示す薄膜トランジスタパネルが得られる。
【００２８】
ところで、上記製造方法では、図６に示すように、レジスト膜４５ａ〜４５ｅ（チャネル保護膜６を含む）をマスクとして、クロム膜４４、ｎ型アモルファスシリコン膜４３及び真性アモルファスシリコン膜４１を順次エッチングして、図７に示すように、例えば、レジスト膜４５ａ下にドレイン電極１０及びオーミックコンタクト層８を形成し、レジスト膜４５ｂ下にソース電極９及びオーミックコンタクト層７を形成し、両オーミックコンタクト層７、８及びチャネル保護膜６下に半導体薄膜５を形成しているので、上記従来の場合と比較して、レジスト膜の形成（フォトリソグラフィ工程数）を１回だけ少なくすることができ、その分だけ生産性を向上することができる。
【００２９】
ちなみに、上記製造方法では、フォトリソグラフィ工程は、図２に示すゲート電極２等形成工程、図３に示すチャネル保護膜６形成工程、図５に示す開口部３２形成工程、図６に示すレジスト膜４５ａ〜４５ｅ形成工程、図８に示す画素電極１２等形成工程、図１に示す開口部１４、２２、３３形成工程の合計６回である。
【００３０】
（他の製造方法その１）
図６に示すように、レジスト膜４５ａ〜４５ｅを形成した後に、レジスト膜４５ａ〜４５ｅをマスクとして、クロム膜４４をウェットエッチングすると、図１０に示すように、レジスト膜４５ａ下にドレイン電極１０が形成され、レジスト膜４５ｂ下にソース電極９が形成され、レジスト膜４５ｃ、４５ｄ、４５ｅ下にクロム膜１５ｃ、２１ｃ、３１ｄが形成される。
【００３１】
次に、同じレジスト膜４５ａ〜４５ｅ（チャネル保護膜６を含む）をマスクとして、ｎ型アモルファスシリコン膜４３及び真性アモルファスシリコン膜４１をドライエッチングすると、図７に示すようになる。すなわち、レジスト膜４５ａ下のドレイン電極１０下にオーミックコンタクト層８が形成され、レジスト膜４５ｂ下のソース電極９下にオーミックコンタクト層７が形成され、両オーミックコンタクト層７、８及びチャネル保護膜６下に半導体薄膜５が形成される。
【００３２】
また、レジスト膜４５ｃ下のクロム膜１５ｃ下にｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａが形成される。また、レジスト膜４５ｄ下のクロム膜２１ｃ下にｎ型アモルファスシリコン膜２１ｂ及び真性アモルファスシリコン膜２１ａが形成される。さらに、レジスト膜４５ｅ下のクロム膜３１ｄ下にｎ型アモルファスシリコン膜３１ｃ及び真性アモルファスシリコン膜３１ｂが形成される。
【００３３】
そして、この製造方法によれば、例えば、ドレイン線１５形成領域において、クロム膜１５ｃ下に形成すべきｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａをドライエッチングにより形成しているため、ｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａにサイドエッチングが生じないようにすることができる。したがって、ドレイン線１５を下から順に真性アモルファスシリコン膜１５ａ、ｎ型アモルファスシリコン膜１５ｂ及びクロム膜１５ｃの３層構造としても、そのうちの真性アモルファスシリコン膜１５ａ及びｎ型アモルファスシリコン膜１５ｂにサイドエッチングが生じないようにすることができる。
【００３４】
ところで、レジスト膜４５ａ〜４５ｅをマスクとしてドライエッチング（プラズマエッチング）を行なうと、レジスト膜４５ａ〜４５ｅの表面に表面変質層が形成される。その要因としては、プラズマからの紫外線等の照射によりレジスト表面が架橋して変質したり、プラズマの熱によりレジスト表面が硬化して変質したり、エッチングガス中にＦ等のハロゲン系元素が含まれていると、このハロゲン系元素とレジストとの反応によりレジスト表面が変質したりすることが挙げられる。
【００３５】
このように、レジスト膜４５ａ〜４５ｅの表面に表面変質層が形成された場合には、表面変質層がレジスト剥離液に溶解しないため、表面変質層残渣が発生し、レジスト剥離不良となる。そこで、次に、このような表面変質層残渣が発生しないようにすることができる製造方法について説明する。
【００３６】
（他の製造方法その２）
図１０に示すように、レジスト膜４５ａ〜４５ｅ下にドレイン電極１０、ソース電極９及びクロム膜１５ｃ、２１ｃ、３１ｄをウェットエッチングにより形成した後に、レジスト膜４５ａ〜４５ｅを剥離すると、図１１に示すようになる。次に、ドレイン電極１０、ソース電極９及びクロム膜１５ｃ、２１ｃ、３１ｄ（チャネル保護膜６を含む）をマスクとして、ｎ型アモルファスシリコン膜４３及び真性アモルファスシリコン膜４１をドライエッチングすると、図８に示すようになる。
【００３７】
すなわち、ドレイン電極１０下にオーミックコンタクト層８が形成され、ソース電極９下にオーミックコンタクト層７が形成され、両オーミックコンタクト層７、８及びチャネル保護膜６下に半導体薄膜５が形成される。また、クロム膜１５ｃ下にｎ型アモルファスシリコン膜１５ｂ及び真性アモルファスシリコン膜１５ａが形成される。また、クロム膜２１ｃ下にｎ型アモルファスシリコン膜２１ｂ及び真性アモルファスシリコン膜２１ａが形成される。さらに、クロム膜３１ｄ下にｎ型アモルファスシリコン膜３１ｃ及び真性アモルファスシリコン膜３１ｂが形成される。
【００３８】
そして、この製造方法によれば、レジスト膜４５ａ〜４５ｅ下にドレイン電極１０、ソース電極９及びクロム膜１５ｃ、２１ｃ、３１ｄをウェットエッチングにより形成した状態では、レジスト膜４５ａ〜４５ｅの表面に表面変質層は形成されないので、この後にレジスト膜４５ａ〜４５ｅをレジスト剥離液を用いて剥離すると、表面変質層残渣は勿論のこと、レジスト残渣も発生しないようにすることができる。
【００３９】
（薄膜トランジスタパネルの他の例）
図１２はこの発明の製造方法により製造された薄膜トランジスタパネルの他の例の要部の断面図を示す。この薄膜トランジスタパネルにおいて、図１に示す場合と大きく異なる点は、画素電極１２をオーバーコート膜１３の上面に設けた点である。この場合の製造方法の一部について説明すると、オーバーコート膜１３を成膜した後に、ソース電極９及びクロム膜２１ｃ、３１ｄ上におけるオーバーコート膜１３に、フォトリソグラフィ法により、開口部１６、２２、３３を形成する。
【００４０】
次に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、オーバーコート膜１３の上面に画素電極１２を開口部１６を介してソース電極９に接続させて形成し、またオーバーコート膜１３の上面にＩＴＯ膜３１ｅを開口部３３を介してクロム膜３１ｄに接続させて形成する。かくして、図１２に示す薄膜トランジスタパネルが得られる。
【００４１】
この場合の製造方法でのフォトリソグラフィ工程は、例えば、図２に示すゲート電極２等形成工程、図３に示すチャネル保護膜６形成工程、図５に示す開口部３２形成工程、図６に示すレジスト膜４５ａ〜４５ｅ形成工程、図１２に示す開口部１６、２２、３３形成工程、図１２に示す画素電極１２等形成工程の合計６回である。なお、上記各実施形態において、ソース電極９及びドレイン電極１０等の材料は、クロムに限らず、Ｔｉ、Ｗ、Ｍｏ等の他の高融点金属であってもよく、またクロムを含むそれらの合金であってもよい。
【図面の簡単な説明】
【００４２】
【図１】この発明の製造方法により製造された薄膜トランジスタパネルの一例の要部の断面図。
【図２】図１に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図７に続く工程の断面図。
【図１０】図１に示す薄膜トランジスタパネルの他の製造方法その１を説明するために示す所定の工程の断面図。
【図１１】図１に示す薄膜トランジスタパネルの他の製造方法その２を説明するために示す所定の工程の断面図。
【図１２】この発明の製造方法により製造された薄膜トランジスタパネルの他の例の要部の断面図。
【符号の説明】
【００４３】
１  ガラス基板
２  ゲート電極
３  ゲート線
４  ゲート絶縁膜
５  半導体薄膜
６  チャネル保護膜
７、８  オーミックコンタクト層
９  ソース電極
１０  ドレイン電極
１１  薄膜トランジスタ
１２  画素電極
１３  オーバーコート膜
１５  ドレイン線
２１  ドレイン線の外部接続端子
３１  ゲート線の外部接続端子
【図１】
2006080171.tif 000003
【図２】
2006080171.tif 000004
【図３】
2006080171.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006080171.tif 000011
【図１０】
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【図１１】
2006080171.tif 000013
【図１２】
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