(57)【要約】【課題】  半導体素子が外部接続端子を有する配線基板に搭載された半導体装置を実装基板に搭載する際に、半導体素子と配線基板との間、配線基板と実装基板との間に線膨張係数の違いによる熱応力歪みが発生し、それによる特性劣化や信頼性不具合発生が減少した半導体装置及びその製造方法を提供する。【解決手段】  半導体素子１０と、前記半導体素子が配線パターンにフリップチップ接続されて搭載され、且つコア層２とその表面を被覆し前記配線パターンが形成されたビルドアップ層とから構成された配線基板とを具備し、前記配線基板の前記半導体素子が搭載されている領域（２ｂ）のコア層の線膨張係数は、前記配線基板の他の領域（２ａ）のコア層の線膨張係数より小さい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子が配線パターンにフリップチップ接続されて搭載され、且つコア層とその表面を被覆し前記配線パターン及び絶縁膜からなるビルドアップ層とから構成された配線基板とを具備し、
前記配線基板の前記半導体素子が搭載されている領域のコア層の線膨張係数は、前記配線基板の他の領域のコア層の線膨張係数より小さいことを特徴とする半導体装置。
【請求項２】
前記コア層は、エポキシ樹脂含浸ガラス繊維布から構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、前記配線基板の中央寄りに搭載され、前記コア層の線膨張係数が大きい前記他の領域は、前記配線基板の周辺部に形成されてれていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
ガラス繊維布の所定の領域に第１の樹脂を含浸させる工程と、
前記ガラス繊維の他の領域に前記第１の樹脂の硬化後の線膨脹係数より大きい硬化後の線膨張係数を有する第２の樹脂を含浸してコア層を形成する工程と、
前記コア層の表面に絶縁膜を形成する工程と、
前記絶縁膜に配線パターンを設けてビルドアップ層を表面に有する配線基板を形成する工程と、
前記配線基板の前記第１の樹脂が含浸されている領域に半導体素子を搭載する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１及び第２の樹脂を含浸する方法は、印刷法、圧着法もしくは転写法によることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップＢＧＡ(Ball Grid Array) パッケージタイプの半導体装置に関し、特に半導体チップを搭載する配線基板であるビルドアップ基板の線膨張係数を調整した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
情報化社会の技術的発展により、多くの情報をより遠距離に、より高速で送る、いわゆるブロードバンドの流れが著しく加速されている。システムＬＳＩに用いられるパッケージも数千ピンに対応する為に、またパッケージ内部の配線長を最小限にする為にフリップチップＢＧＡが多く用いられている。ピン数が増大するとパッケージサイズが大きくなる。現在は１０００ピン前後が最大であるが、数年後には３０００ピンクラスの出現が予測される。３０００ピンを正方形・格子状に配列した場合、必要となるパッケージサイズは１ｍｍピッチで５６ｍｍ、１．２７ｍｍピッチで７０ｍｍにもなってしまう。
従来技術によるフリップチップＢＧＡパッケージは、コア基板の上下に配線パターンが形成された絶縁膜であるビルドアップ層がある。コア基板は、ガラス布にエポキシ樹脂が含浸されてなる絶縁基板であり、その厚さは０．１〜０．８ｍｍのものが普通に使用されている。そして上側には半導体素子がフリップチップ実装され、且つアンダーフィル樹脂で封止されており、下側には電気的な外部接続端子となる半田ボールが取り付けられている。
【０００３】
前述した従来技術によるフリップチップＢＧＡパッケージが電子機器の実装基板に実装されている状態において、電子機器の実装基板は、その必要性に応じてビルドアップ基板を用いる事もあるし、通常のサブトラクティブ法による基板を用いる事もある。実装基板の線膨張係数（Coefficient of Thermal Expansion）（α）は、概ね１６〜１８（ビルドアップ基板とサブトラクティブ基板の両方を考えた場合）である。一方、ＢＧＡパッケージのビルドアップ基板の線膨張係数αは約１６であり、実装基板とＢＧＡパッケージのαミスマッチはあまり深刻な問題として考えられない。一方、シリコンチップの線膨張係数αは約３．９であり、パッケージとのαミスマッチは反りやクラックの原因となり、信頼性を劣化させる可能性がある為、注意を要する。近年、一層の高速動作対応を目的として開発された比誘電率の小さい低誘電率絶縁膜（ＬｏｗＫ）は、その層間密着強度が弱い、脆弱な膜構造が指摘されており、目下その測定方法や必要強度が研究レベルで議論されており、このようなチップと基板のαミスマッチは今後ますます深刻な問題になると予想される。一番簡単な解決方法はパッケージ基板の線膨張係数αを下げ、シリコンの線膨張係数αに近づけることであるが、パッケージ基板の線膨張係数αを下げると今度は実装基板とα差が大きくなり、今後大型化するフリップチップＢＧＡパッケージでは、実装後の使用環境において半田ボールが疲労破壊を起こす恐れがある。
【０００４】
従来技術では、いわゆるメタルコア基板と称されているものを用いる場合がある。ガラス布エポキシ樹脂含浸のコア基板でなく、銅等の金属板をコアとして上下に配線パターンを有する絶縁膜からなるビルドアップ層を形成する。銅板を用いることにより、普通のコア基板より低い線膨張係数αを実現できる。しかし、やはり前述したのと同様に、線膨張係数αを半導体素子（チップ）に近づけるほど、実装基板とは線膨張係数αが異なってくる。
また、上下を貫くスルーホールの成形に関しては、スルーホールと、メタルコアとの絶縁を図る為に２重構造とする必要があり、図１のエポキシコア基板と比べて工法が複雑になり、基板歩留まりを低下させる要因となりかねない。
以上述べた通り、現状のフリップチップＢＧＡパッケージ用のビルドアップ基板は、大型パッケージにおける実装信頼性と、フリップチップ部の接続信頼性を十分両立させるに至っていない。
【０００５】
また、従来の技術としては、ＢＧＡパッケージの実装３層ガラスエポキシ絶縁基板の間にこの基板より線膨張係数の小さい材料層を基板の厚み方向にバランスさせて積層配置して厚さをパッケージの線膨脹係数に合せて調整し、基板外周部にパッドを密に配置することが記載されている（特許文献１）。このように配置することにより、ＢＧＡパッケージとプリント配線基板との接合に用いる半田ボールへのストレスを小さく抑えることができる。しかし、この従来例では大型パッケージにおける実装信頼性と、フリップチップ部の接続信頼性を十分両立させることは考えられていない。
【特許文献１】特開２００２−１８５０９４号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、このような事情によりなされたものであり、半導体素子が外部接続端子を有する配線基板に搭載された半導体装置を実装基板に搭載する際に、半導体素子と配線基板との間、配線基板と実装基板との間に線膨張係数の違いによる熱応力歪みが発生し、それによる特性劣化や信頼性不具合が発生することが減少した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
このような課題を解決するために、本発明の半導体装置の一態様は、半導体素子と、前記半導体素子が配線パターンにフリップチップ接続されて搭載され、且つコア層とその表面を被覆し前記配線パターン及び絶縁膜からなるビルドアップ層とから構成された配線基板とを具備し、前記配線基板の前記半導体素子が搭載されている領域のコア層の線膨張係数は、前記配線基板の他の領域のコア層の線膨張係数より小さいことを特徴としている。
また、本発明の半導体装置の製造方法の一態様は、ガラス繊維布の所定の領域に第１の樹脂を含浸させる工程と、前記ガラス繊維の他の領域に前記第１の樹脂の硬化後の線膨脹係数より大きい硬化後の線膨張係数を有する第２の樹脂を含浸してコア層を形成する工程と、前記コア層の表面に絶縁膜を形成する工程と、前記絶縁膜に配線パターンを設けてビルドアップ層を表面に有する配線基板を形成する工程と、前記配線基板の前記第１の樹脂が含浸されている領域に半導体素子を搭載する工程とを具備したことを特徴としている。
【発明の効果】
【０００８】
配線基板（ビルドアップ基板）のチップ搭載部はチップと基板の線膨張係数が近いので、熱応力歪みによる特性劣化や信頼性不具合が発生することがない。また、半導体装置を構成するパッケージ外周部においては配線基板と実装基板との線膨張係数を近くすることができるので、大型パッケージになっても、線膨張係数差による反りの発生や、実装後の半田疲労破壊の不具合の発生が抑えられる。また、このような半導体装置を製造する工程において、従来のビルドアップ基板の製造プロセスを大きく変更することなく、１平面内で異なる線膨張係数を有する配線基板を製造することができる。
【発明を実施するための最良の形態】
【０００９】
本発明は、ビルドアップ基板を使用したフリップチップＢＧＡパッケージタイプの半導体装置において、半導体素子（チップ）の直下にある配線基板（ビルドアップ基板）の線膨張係数を小さくし、該配線基板外周の線膨張係数を大きくしたことを特徴とする。また、本発明は、ビルドアップ基板のコア基板は、ガラスクロスに樹脂を含浸させて製造し、その含浸工程を２段階に分け、先に半導体素子（チップ）直下の部分に低線膨張率の樹脂を印刷等により含浸させ、その後に基板全体を含浸させることを特徴としている。半導体素子近傍においては半導体素子との線膨張係数差が少ない為に発生応力を小さくすることができるので低誘電率絶縁膜（ＬｏｗＫ）等に対応できる。
以下、実施例を参照して本発明の実施の形態を説明する。
【実施例１】
【００１０】
まず、図１乃至図３を参照して実施例１を説明する。
図１は、この実施例に係る半導体装置の断面図、図２は、この半導体装置を実装基板に搭載したときの断面図、図３は、配線基板の内部構造を説明する部分断面図である。図１に示すように、配線基板１は、例えば、０．１〜０．８ｍｍ厚のエポキシ樹脂含浸ガラス繊維布からなるコア層２を有している。コア層２は、周辺部分が線膨張係数αの大きい部分２ａと中央部分の線膨張係数αの小さい部分２ｂに分かれている。コア層２の両面には、２層に積層されたビルドアップ層３が形成されている。ビルドアップ層は、コア基板に形成され、絶縁膜とその表面に形成された配線パターンとから構成されたものをいい、この用途に用いる絶縁材料をビルドアップ材料という。したがって、どのビルドアップ層３にも配線パターンが形成されているが、ここでは図示しない。コア層２の下面のビルドアップ層３にはこの半導体装置の外部接続端子４である、例えば、半田ボールが配線パターンに電気的に接続されるように接合されている。
【００１１】
一方、コア層２の上面の第１層（下層）３ａ及び第２層（上層）３ｂからなるビルドアップ層３には半田などの内部接続端子７を有するシリコン半導体素子（チップ）１０が搭載されている。内部接続端子７は、ビルドアップ層３の配線パターンに接合され、配線基板１と半導体素子１０の内部とを電気的に接続している。半導体素子１０とビルドアップ層３との間の内部接続端子７はエポキシ樹脂などのアンダーフィル樹脂８により保護されている。
図３に示すように、配線基板１内部は、次のように構成されている。コア基板２にはコア基板を貫通するビア２ｃが形成され、この表面に、ビア２ｃ内部の配線２ｄ、上側の配線パターン２ｅ及び下側の配線パターン２ｆが形成されている。配線２ｃ及び配線パターン２ｅ、２ｆは、第１の配線パターンを構成し、配線パターン２ｅ、２ｆは、Ｃｕメッキなどの配線２ｄによって電気的に接続されている。ビア２ｃは、ドリルなどにより形成される。
【００１２】
第１の配線パターン（２ｄ、２ｅ、２ｆ）を被覆してビルドアップ層３の第１層３ａが形成され、第１層３ａ上に、第２の配線パターンである、配線パターン２ｇが形成される。配線パターン２ｇ（第２の配線パターン）は、第１層３ａにレーザ加工などにより形成されたビアを介して第１の配線パターンに電気的に接続されている。
第２の配線パターンを被覆してビルドアップ層３の第２層３ｂが形成され、第２層３ｂ上に、第３の配線パターンである、配線パターン２ｈが形成される。配線パターン２ｈ（第３の配線パターン）は、第１層３ｂにレーザ加工などにより形成されたビアを介して第２の配線パターンに電気的に接続されている。
【００１３】
図２に示すように、図１に示された半導体装置（フリップチップＢＧＡパッケージ）は、電子機器の実装基板５に搭載される。実装基板５は、例えば、エポキシ樹脂含浸ガラス繊維布の絶縁基板から構成され表面には配線パターン（図示しない）が形成されている。この半導体装置を構成する配線基板１の半導体素子１０が搭載されている領域、即ち、半導体素子１０の直下に相当するコア基板２の部分２ｂが有する線膨脹係数αは、半導体素子１０の線膨脹係数α（＝３．９）と同等かそれに近い値に、コア基板２のその他の部分２ａ（この実施例ではコア基板２の周辺部分）は、実装基板５の線膨脹係数αと同等かそれに近い値に調節されている（矢印参照）。半導体素子直下（即ちパッケージ中央部）は、実装基板５とコア基板２の線膨脹係数αは、大きく異なるが、中央付近である為にその線膨脹係数α差が応力差となって現れる事は小さく、信頼性上問題になることはない。
また、実装基板５とコア基板２のその他の部分（周辺部分）の線膨脹係数αは、可能な限り近付ける、あるいは同等にしても、パッケージ中央部のコア基板２の線膨脹係数αを小さくするように構成されているのでその付近の応力差を考慮する必要は無い。
【実施例２】
【００１４】
次に、図４及び図５を参照して実施例２を説明する。
図４は、この実施例を説明する半導体装置（フリップチップＢＧＡパッケージ）を製造する工程断面図、図５は、図４の工程を説明するフロー図である。この実施例で説明する工程は、絶縁基板の用意することから複数の配線基板を形成するまでである。配線基板を構成するコア基板は、例えば、０．１〜０．８ｍｍ厚のエポキシ樹脂含浸ガラス不繊布を原材料としている（工程１）。まず、エポキシ樹脂含浸ガラス不織布からなる絶縁基板１１の配線基板の半導体素子搭載部にエポキシ樹脂などの第１の樹脂１２を印刷して（工程２）その部分にこの樹脂を含浸させる（図４（ａ））。印刷に限らず、圧着、転写などの方法を用いることができる。第１の樹脂１２の線膨張係数αは、配線基板に搭載するシリコン半導体素子の線膨張係数αと同じかこれと可能な限り近い値を有する。第１の樹脂１２が印刷され含浸された領域は、絶縁基板１１に複数の島状に形成されている。次に、エポキシ樹脂などの第２の樹脂を絶縁基板１１全面に含浸させる（工程３）。
【００１５】
第２の樹脂１３の線膨脹係数αは、半導体装置が搭載される実装基板の線膨脹係数αと同じかこれと可能な限り近い値を有する。第２の樹脂１３は、第１の樹脂１２が含浸された部分には含浸しない（図４（ｂ））。樹脂を含浸した絶縁基板１１は、コア基板となる。
次に、図３に示されるコア基板上に第１の配線パターンを形成する（工程４）。その後に、基板１１の両面にビルドアップ層になる第１の絶縁膜（ビルドアップ層１）１４をラミネートする（工程５、図４（ｃ））。第１の絶縁膜（ビルドアップ層１）１４をラミネートされた絶縁基板１１は、ビアを開口させ、ビア内部とビルドアップ層１４にメッキを施し、これをパターニングして、第１の絶縁膜１４にビアを介して第１の配線パターン（２ｄ、２ｅ、２ｆ）に繋がる第２の配線パターン（２ｇ）を形成し、これをビルドアップ層の第１層とする（図３参照、工程６）。
【００１６】
次に、さらに、ビルドアップ層の第１層上に絶縁膜である第２の絶縁膜（ビルドアップ層２）１５をラミネートする（工程７、図４（ｄ））。次に、第２の絶縁膜（ビルドアップ層２）１５に、ビアを開口し、ビア内部と第２の絶縁膜１５にメッキを施し、これをパターニングして、第２の絶縁膜１５に第２の配線パターン（２ｇ）に繋がる第３の配線パターン（２ｈ）を形成し、これをビルドアップ層の第２層とする（図３参照、工程８）。次に、ソルダレジストをビルドアップ層がラミネートされた絶縁基板１１上に塗布し、パターニングする（工程８）。次に、樹脂が含浸され、ビルドアップ層がラミネートされた絶縁基板１１は、第２の樹脂１３が含浸された領域をダイシングラインとして、ダイシングされることによって複数の配線基板１に個片化される（工程１０、図４（ｅ））。配線基板１は、コア層（コア基板）が周辺部分の線膨張係数αの大きい部分２ａ（１３）と中央部分の線膨張係数αの小さい部分２ｂ（１２）に分かれている。コア層の両面には、第１及び第２の絶縁膜１４、１５を有し、第１層と第２層とからなるビルドアップ層３が形成されている。中央部分の線膨張係数αの小さい部分２ｂ上にチップが搭載される（図１参照）。
【００１７】
この実施例では、まずチップ搭載部（２ｂ）がチップに等しい線膨張係数αかチップに近い線膨張係数αとなる様な第１の樹脂がチップ搭載部に配置されることである。第１の樹脂の印刷が行われた後に、全体に第２の樹脂を塗布し含浸させる。第２の樹脂は、実装基板の線膨張係数αと等しいかこれに近い特性の樹脂を採用する。チップ搭載部には既に第１の樹脂があるので、この領域には第２の樹脂は含浸しない。
この半導体装置を構成する配線基板の半導体素子が搭載されている領域、即ち、半導体素子直下に相当するコア基板の部分が有する線膨脹係数は、半導体素子（シリコン）の線膨脹係数（＝３．９）と同等かそれに近い値に、コア基板のその他の部分（この実施例ではコア基板の周辺部分）は、半導体装置が実装される実装基板の線膨脹係数αと同等かそれに近い値に調節されている。半導体素子直下（即ちパッケージ中央部）は、実装基板とコア基板の線膨脹係数は、大きく異なるが、中央付近である為にその線膨脹係数差が応力差となって現れることは小さく、信頼性上問題になることはない。また、実装基板とコア基板のその他の部分（周辺部分）の線膨脹係数は、可能な限り近付ける、あるいは同等にしても、パッケージ中央部のコア基板の線膨脹係数を小さくするように構成されているのでその付近の応力差を考慮する必要は無い。
【実施例３】
【００１８】
次は、図６及び図７を参照して実施例３を説明する。
図６及び図７は、この実施例の半導体装置を説明する断面図である。図６に示すように、配線基板１は、例えば、０．１〜０．８ｍｍ厚のエポキシ樹脂含浸ガラス繊維布からなるコア層２を有している。コア層２は、半導体素子１０の搭載部分が線膨張係数αの大きい部分２ａと、その他の部分の線膨張係数αの小さい部分２ｂとに分かれている。コア層２の両面には、２層に積層されたビルドアップ層３が形成されている。ビルドアップ層３は、絶縁膜とその表面に形成された配線パターンからなり配線パターンは図示しない。コア層２の下面のビルドアップ層３にはこの半導体装置の外部接続端子４である、例えば、半田ボールがビルドアップ層３の配線パターンに電気的に接続されるように接合されている。
一方、コア層２の上面のビルドアップ層３には半田などの内部接続端子７を有するシリコン半導体素子（チップ）１０が１対搭載されている。内部接続端子７は、ビルドアップ層３の配線パターンに接合され、配線基板１と半導体素子１０の内部とを電気的に接続している。半導体素子１０とビルドアップ層３との間の内部接続端子７はエポキシ樹脂などのアンダーフィル樹脂８により保護されている。この実施例では２つの素子が搭載されているが、その素子数もしくは種類には制限はない。
【００１９】
図７に示すように、配線基板１は、例えば、０．１〜０．８ｍｍ厚のエポキシ樹脂含浸ガラス繊維布からなるコア層２を有している。コア層２は、周辺部分が線膨張係数αの大きい部分２ａと中央部分の線膨張係数αの小さい部分２ｂに分かれている。コア層２の両面には、２層に積層されたビルドアップ層３が形成されている。コア層２の下面のビルドアップ層３にはこの半導体装置の外部接続端子４である、例えば、半田ボールがビルドアップ層３の配線パターンに電気的に接続されるように接合されている。
一方、コア層２の上面のビルドアップ層３には半田などの内部接続端子７を有するシリコン半導体素子（チップ）１０が搭載されている。内部接続端子７は、ビルドアップ層３の配線パターンに接合され、配線基板１と半導体素子１０の内部とを電気的に接続している。半導体素子１０とビルドアップ層３との間の内部接続端子７はエポキシ樹脂などのアンダーフィル樹脂８により保護されている。また、半導体素子１０の上には半導体素子１０ａ、１０ｂが積層され、各半導体素子１０ａ、１０ｂは、配線基板１の配線パターンとボンディングワイヤ９により電気的に接続されている。この様に、配線基板に直接接続される素子がボール端子による接続構造であればその上に搭載されるものはどのような構造の半導体素子でも良い。
【００２０】
この半導体装置を構成する配線基板の半導体素子が搭載されている領域、即ち、半導体素子直下に相当するコア基板の部分が有する線膨脹係数は、半導体素子（シリコン）の線膨脹係数（＝３．９）と同等かそれに近い値に、コア基板のその他の部分は、半導体装置が実装される実装基板の線膨脹係数と同等かそれに近い値に調節されている。半導体素子直下（搭載部）は、実装基板とコア基板の線膨脹係数は、大きく異なるが、中央付近である為にその線膨脹係数差が応力差となって現れることは小さく、信頼性上問題になることはない。また、実装基板とコア基板のその他の部分の線膨脹係数は、可能な限り近付ける、あるいは同等にしても、パッケージ中央部のコア基板の線膨脹係数を小さくするように構成されているのでその付近の応力差を考慮する必要は無い。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例である実施例１に係る半導体装置の断面図。
【図２】図１の半導体装置を実装基板に搭載したときの断面図。
【図３】図１の半導体装置の配線基板の内部構造を説明する部分断面図。
【図４】本発明の一実施例である実施例２の半導体装置（フリップチップＢＧＡパッケージ）を製造する工程断面図。
【図５】図４の工程を説明するフロー図。
【図６】本発明の一実施例である実施例３に係る半導体装置の断面図。
【図７】本発明の一実施例である実施例１に係る半導体装置の断面図。
【符号の説明】
【００２２】
１・・・配線基板      ２・・・ビア基板（ビア層）
２ａ・・・線膨張係数αの大きい部分
２ｂ・・・線膨張係数αの小さい部分
３、３ａ、３ｂ・・・ビルドアップ層
４・・・外部接続端子（半田ボール）      ５・・・実装基板
７・・・内部接続端子      ８・・・アンダーフィル樹脂
９・・・ボンディングワイヤ      １０・・・半導体素子（チップ）
１１・・・絶縁基板      １２・・・第１の樹脂
１３・・・第２の樹脂
１４、１５・・・絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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