(57)【要約】【課題】  発熱を抑えることができる半導体装置を提供する。【解決手段】  本発明に係る半導体装置は，半導体基板１０２と、ＭＯＳトランジスタ１５０と、発光素子１５２と、を含み、ＭＯＳトランジスタ１５０は、半導体基板１０２の上方に形成されたゲート絶縁層１２０と、ゲート絶縁層１２０の上方に形成されたゲート電極１２２と、半導体基板１０２内に形成されたソース領域１２４と、半導体基板１０２内に形成されたドレイン領域１２５と、を含み、発光素子１５２は、半導体基板１０２内であって、ソース領域１２４とドレイン領域１２５との間のソース−ドレイン間領域１２１と電気的に接続され，ＭＯＳトランジスタ１５０のリーク電流によって発光する。【選択図】      図２
2006080140.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
ＭＯＳトランジスタと、
発光素子と、を含み、
前記ＭＯＳトランジスタは、
前記半導体基板の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体基板内に形成されたソース領域と、
前記半導体基板内に形成されたドレイン領域と、を含み、
前記発光素子は、
前記半導体基板内であって、前記ソース領域と前記ドレイン領域との間のソース−ドレイン間領域と電気的に接続され、
前記ＭＯＳトランジスタのリーク電流によって発光する、半導体装置。
【請求項２】
請求項１において、
前記発光素子は、
前記ＭＯＳトランジスタがオフ状態のときに発光し、
前記ＭＯＳトランジスタがオン状態のときに発光しない、半導体装置。
【請求項３】
請求項１または２において、
前記ソース領域および前記ドレイン領域は、第１導電型であり、
前記ソース−ドレイン間領域は、第２導電型であり、
前記発光素子は、
前記半導体基板に形成された開口部を埋め込む半導体層と、
前記半導体層内に形成された第１導電型の第１不純物領域と、
前記半導体層内に形成された第２導電型の第２不純物領域と、を含み、
前記第１不純物領域は、前記ソース−ドレイン間領域と電気的に接続されている、半導体装置。
【請求項４】
請求項１または２において、
前記発光素子は、整流素子を介して、前記ソース−ドレイン間領域と電気的に接続されており、
前記整流素子には、
前記ＭＯＳトランジスタがオフ状態のときに電流が流れ、
前記ＭＯＳトランジスタがオン状態のときに電流が流れない、半導体装置。
【請求項５】
請求項４において、
前記ソース領域および前記ドレイン領域は、第１導電型であり、
前記ソース−ドレイン間領域は、第２導電型であり、
前記整流素子は、
前記半導体基板内に形成された第１導電型の第１不純物領域と、
前記半導体基板内に形成された第２導電型の第２不純物領域と、を含み、
前記発光素子は、前記半導体基板の上方に形成された半導体層を有し、
前記第１不純物領域は、前記ソース−ドレイン間領域と電気的に接続されており、
前記第２不純物領域は、前記半導体層と電気的に接続されている、半導体装置。
【請求項６】
請求項５において、
前記発光素子は、バルク状の発光体である、半導体装置。
【請求項７】
請求項４〜６のいずれかにおいて、
前記整流素子は、発光素子として機能する、半導体装置。
【請求項８】
半導体基板と、
複数のＭＯＳトランジスタと、
発光素子と、を含み、
各前記ＭＯＳトランジスタは、
前記半導体基板の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体基板内に形成されたソース領域と、
前記半導体基板内に形成されたドレイン領域と、を含み、
前記発光素子は、
各前記ＭＯＳトランジスタにおける、前記半導体基板内であって、前記ソース領域と前記ドレイン領域との間のソース−ドレイン間領域のそれぞれと電気的に接続され、
各前記ＭＯＳトランジスタのリーク電流によって発光する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
パソコンなどの高性能化に伴って、中央演算処理装置（以下、「ＣＰＵ」という）の動作周波数は、年々向上してきている。しかしながら、現在、ＣＰＵの動作周波数は限界を迎えつつある。これは、半導体装置をさらに微細化し、ゲート長を短くすることにより高速化を図ろうとすると、ＭＯＳトランジスタのリーク電流が増大するためである。リーク電流は、最終的に熱エネルギーに変換される。すなわち、リーク電流が増大すると、ＣＰＵの発熱量が大きくなるという問題がある。従って、いかにしてリーク電流を抑制するかが緊急の課題となっている。
【０００３】
例えば、リーク電流を抑制するために、高絶縁性を有するゲート絶縁層を用いる方法などが考えられている。しかしながら、この方法では、最適なゲート絶縁層の材料を探すことが難しい場合がある。また、デバイスのコスト上昇を招く虞がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、発熱を抑えることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、
半導体基板と、
ＭＯＳトランジスタと、
発光素子と、を含み、
前記ＭＯＳトランジスタは、
前記半導体基板の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体基板内に形成されたソース領域と、
前記半導体基板内に形成されたドレイン領域と、を含み、
前記発光素子は、
前記半導体基板内であって、前記ソース領域と前記ドレイン領域との間のソース−ドレイン間領域と電気的に接続され、
前記ＭＯＳトランジスタのリーク電流によって発光する。
【０００６】
本発明において、特定のもの（以下、「Ａ」という）の上方に形成された他の特定のもの（以下、「Ｂ」という）とは、Ａ上に直接形成されたＢと、Ａ上に、Ａ上の他のものを介して形成されたＢと、を含む。また、本発明において、Ａの上方にＢを形成するとは、Ａ上に直接Ｂを形成する場合と、Ａ上に、Ａ上の他のものを介してＢを形成する場合と、を含む。
【０００７】
この半導体装置によれば、前記発光素子が前記ＭＯＳトランジスタのリーク電流によって発光する。すなわち、通常、熱に変換されるリーク電流を、光に変換することができる。これにより、前記半導体装置の発熱を抑えることができる。従って、例えば中央演算処理装置（以下、「ＣＰＵ」という）の発熱を抑えることができ、ＣＰＵの動作周波数を向上させることができる。
【０００８】
本発明に係る半導体装置において、
前記発光素子は、
前記ＭＯＳトランジスタがオフ状態のときに発光し、
前記ＭＯＳトランジスタがオン状態のときに発光しないことができる。
【０００９】
本発明に係る半導体装置において、
前記ソース領域および前記ドレイン領域は、第１導電型であり、
前記ソース−ドレイン間領域は、第２導電型であり、
前記発光素子は、
前記半導体基板に形成された開口部を埋め込む半導体層と、
前記半導体層内に形成された第１導電型の第１不純物領域と、
前記半導体層内に形成された第２導電型の第２不純物領域と、を含み、
前記第１不純物領域は、前記ソース−ドレイン間領域と電気的に接続されていることができる。
【００１０】
本発明に係る半導体装置において、
前記発光素子は、整流素子を介して、前記ソース−ドレイン間領域と電気的に接続されており、
前記整流素子には、
前記ＭＯＳトランジスタがオフ状態のときに電流が流れ、
前記ＭＯＳトランジスタがオン状態のときに電流が流れないことができる。
【００１１】
本発明に係る半導体装置において、
前記ソース領域および前記ドレイン領域は、第１導電型であり、
前記ソース−ドレイン間領域は、第２導電型であり、
前記整流素子は、
前記半導体基板内に形成された第１導電型の第１不純物領域と、
前記半導体基板内に形成された第２導電型の第２不純物領域と、を含み、
前記発光素子は、前記半導体基板の上方に形成された半導体層を有し、
前記第１不純物領域は、前記ソース−ドレイン間領域と電気的に接続されており、
前記第２不純物領域は、前記半導体層と電気的に接続されていることができる。
【００１２】
本発明に係る半導体装置において、
前記発光素子は、バルク状の発光体であることができる。
【００１３】
本発明に係る半導体装置において、
前記整流素子は、発光素子として機能することができる。
【００１４】
本発明に係る半導体装置は、
半導体基板と、
複数のＭＯＳトランジスタと、
発光素子と、を含み、
各前記ＭＯＳトランジスタは、
前記半導体基板の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体基板内に形成されたソース領域と、
前記半導体基板内に形成されたドレイン領域と、を含み、
前記発光素子は、
各前記ＭＯＳトランジスタにおける、前記半導体基板内であって、前記ソース領域と前記ドレイン領域との間のソース−ドレイン間領域のそれぞれと電気的に接続され、
各前記ＭＯＳトランジスタのリーク電流によって発光する。
【００１５】
この半導体装置によれば、前記発光素子を共通化しているので、デバイスを簡素化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施形態について、図面を参照しながら述べる。
【００１７】
１．第１の実施形態
１−１．デバイスの構造
図１は、本発明を適用した第１の実施形態に係る半導体装置１００を模式的に示す平面図であり、図２は図１のＡ−Ａ線に沿った断面図であり、図３は図１のＢ−Ｂ線に沿った断面図である。なお、図１では、便宜上、後述するゲート絶縁層１２０、第１層間絶縁層１６０、第２層間絶縁層１６２、および配線１６４の記載を省略している。本実施形態に係る半導体装置１００は、図１〜図３に示すように、半導体基板１０２と、ＭＯＳトランジスタ１５０と、発光素子１５２と、整流素子１５４と、を含む。すなわち、同一半導体基板１０２（同一チップ）上に、ＭＯＳトランジスタ１５０と、発光素子１５２と、整流素子１５４と、が混載されている。本実施形態では、半導体基板１０２がｐ型である場合について説明する。本実施形態においては、発光素子１５２がバルク状の半導体の発光体であり、整流素子１５４が半導体ダイオードとして機能する場合を示す。以下、ＭＯＳトランジスタ１５０、発光素子１５２、および整流素子１５４について説明する。
【００１８】
１−１−１．ＭＯＳトランジスタ
ＭＯＳトランジスタ１５０は、図１〜図３に示すように、ゲート絶縁層１２０と、ゲート電極１２２と、ソース領域１２４と、ドレイン領域１２５と、ソース−ドレイン間領域１２１と、を有する。本実施形態では、ＭＯＳトランジスタ１５０は、ｎ型である場合について説明する。
【００１９】
ゲート絶縁層１２０は、少なくともＭＯＳトランジスタ１５０のチャネル領域の上方に形成されている。ゲート電極１２２は、ゲート絶縁層１２０の上に形成されている。ソース領域１２４およびドレイン領域１２５は、ゲート電極１２２の側方であって、半導体基板１０２内に設けられている。ソース領域１２４は、ドレイン領域となることもでき、ドレイン領域１２５は、ソース領域となることもできる。
【００２０】
ソース−ドレイン間領域１２１は、図２および図３に示すように、ゲート電極１２２の下方の半導体基板１０２内であって、ソース領域１２４と、ドレイン領域１２５との間に設けられている。ソース−ドレイン間領域１２１は、ＭＯＳトランジスタ１５０のリーク電流が流れる領域である。ソース−ドレイン間領域１２１は、図２に示すように、後述する整流素子１５４の第１不純物領域１４０と電気的に接続されている。
【００２１】
また、図２および図３に示すように、ゲート電極１２２、ソース領域１２４、およびドレイン領域１２５の上方には、第１層間絶縁層１６０および第２層間絶縁層１６２が形成されている。ソース領域１２４およびドレイン領域１２５は、第１層間絶縁層１６０および第２層間絶縁層１６２を貫通するコンタクトホールに埋め込まれた配線１６４によって、外部回路（図示せず）と電気的に接続されている。図２および図３に示すように、第２層間絶縁層１６２上の配線１６４と、後述する電極１１０とは、異なる高さに形成されることができる。図２および図３に示す例では、配線１６４は、電極１１０に比べ、高い位置に形成されている。例えば、発光素子１５２に印加する電圧と、ソース領域１２４またはドレイン領域１２５に印加する電圧とが異なる場合などには、配線１６４の高さと電極１１０の高さとが異なる方が扱いやすく、設計自由度を増すことができる。
【００２２】
ＭＯＳトランジスタ１５０の周囲には、図３に示すように、素子分離領域１２６が形成されている。隣接するＭＯＳトランジスタ（図示せず）が近接している場合には、素子分離領域１２６の下に、図３に示すように、チャネルストッパ領域１２８が形成されていることが望ましい。本実施形態では、チャネルストッパ領域１２８はｐ型である。
【００２３】
１−１−２．発光素子
発光素子１５２は、半導体基板１０２上に設けられている。発光素子１５２は、半導体基板１０２上に形成された半導体層１０９を有する。発光素子１５２は、バルク状の半導体の発光体である。半導体層１０９の導電型は、例えばｐ型である。半導体層１０９は、半導体基板１０２上に形成された柱状の半導体堆積体である。半導体層１０９は、図１および図２に示すように、四角形の平面形状を有する。なお、上述した例では、半導体層１０９の平面形状を四角形としたが、この形状は任意の形状をとることができる。
【００２４】
図１および図２に示すように、半導体層１０９の上には、電極１１０が形成されている。電極１１０は、発光素子１５２に電圧を印加して駆動させるために使用される。図１に示すように、電極１１０は、四角形の平面形状を有する。なお、上述した例では、電極１１０の平面形状を四角形としたが、この形状は任意の形状をとることができる。半導体層１０９は、電極１１０とのオーミックコンタクトを得やすくするために、電極１１０と接するコンタクト層（図示せず）を含むことができる。
【００２５】
半導体層１０９は、図２に示すように、後述する整流素子１５４のｐ型の第２不純物領域１４２と電気的に接続されている。半導体層１０９と、第２不純物領域１４２との接触面積は広い方が、発光素子１５２に流れる電流Ｉ（図４参照）が大きくなるので望ましい。
【００２６】
なお、図示はしていないが、発光素子１５２から出射される光を光導波路に接続することができる。光導波路としては、例えば光ファイバ、または半導体基板１０２内に形成された光導波路、あるいは、これらの組み合わせなどを用いることができる。このことは、後述する第２〜第４の実施形態の発光素子でも同様に適用される。
【００２７】
また、本実施形態においては、発光素子１５２がバルク状の半導体の発光体である場合について説明しているが、本発明は、バルク状の半導体の発光体以外の発光素子にも適用可能である。なお、本発明を適用できる発光素子としては、例えば、半導体発光ダイオード（例えば、ｐｉｎ型半導体発光ダイオードなど）、面発光型半導体レーザ、または端面発光型レーザなどが挙げられる。このことは、後述する第２〜第４の実施形態の発光素子でも同様に適用される。なお、発光素子としてｐｉｎ型半導体発光ダイオードを用いた場合、発光素子は、第１半導体層と、活性層と、第２半導体層と、を含むことができる。そして、第２不純物領域１４２と接触する第１半導体層（図示せず）を極力薄くすることにより、トンネル効果を生じさせ、第２不純物領域１４２と、活性層（図示せず）との間にトンネル電流を流すこともできる。
【００２８】
１−１−３．整流素子
整流素子１５４は、半導体基板１０２内に形成された第１導電型（本実施形態では、ｎ型）の第１不純物領域１４０と、半導体基板１０２内に形成された第２導電型（本実施形態では、ｐ型）の第２不純物領域１４２と、を含む。従って、ｐ型の第２不純物領域２７２およびｎ型の第１不純物領域２７０により、ｐｎダイオードが構成される。上述したように、第１不純物領域１４０は、ＭＯＳトランジスタ１５０のソース−ドレイン間領域１２１と電気的に接続されている。また、第２不純物領域１４２は、発光素子１５２の半導体層１０９と電気的に接続されている。
【００２９】
図２に示すように、第１不純物領域１４０および第２不純物領域１４２の下には、迂回電流防止領域１４４が形成されている。迂回電流防止領域１４４は、ＭＯＳトランジスタ１５０と、発光素子１５２との間に流れる電流が、整流素子１５４を迂回して、半導体基板１０２に流れ込むのを防止するために設けられている。迂回電流防止領域１４４は、本実施形態では、ｎ型の不純物領域である。
【００３０】
なお、本実施形態においては、整流素子１５４が半導体ダイオードとして機能する場合について説明しているが、本発明は、半導体ダイオード以外の整流素子にも適用可能である。このことは、後述する第２〜第４の実施形態の整流素子でも同様に適用される。
【００３１】
１−２．デバイスの動作
本実施形態に係る半導体装置１００の動作を以下に示す。なお、下記の半導体装置１００の駆動方法は一例であり、本発明の趣旨を逸脱しない限り、種々の変更が可能である。図４は、本実施形態に係る半導体装置１００の基本回路図の一例である。なお、図４は、ＭＯＳトランジスタ１５０がｎ型の場合を示している。また、ＭＯＳトランジスタ１５０における黒丸は、第１不純物領域１４０が、ＭＯＳトランジスタ１５０のソース−ドレイン間領域１２１と電気的に接続されていることを示している。Ｖｄｄは、電源電圧であり、ＶＧは、ゲート電圧であり、ＶＳは、ソース電圧であり、ＶＤは、ドレイン電圧である。なお、図４に示す例では、ＶＳは、接地電位であり、ＶＧ＝Ｖｄｄである。Ｖｐｍは、発光素子１５２の電極１１０（図１および図２参照）に印加される電圧であり、Ｒは、発光素子１５２の抵抗であり、Ｉは、発光素子１５２に流れる電流である。Ｖｄｉは、整流素子１５４の第２不純物領域１４２の電位である。なお、Ｖｄｉは、第２不純物領域１４２に外部電源（図示せず）から印加される電圧であることもできるし、外部電源から印加される電圧ではなく、単に第２不純物領域１４２の電位であることもできる。
【００３２】
Ｖｐｍは、ＭＯＳトランジスタ１５０がオフ状態のときには、Ｖｄｉが接触電位差Ｖｂよりも大きくなり、ＭＯＳトランジスタ１５０がオン状態のときには、ＶｄｉがＶｂよりも小さくなるように設定される。Ｖｐｍは、具体的には、
Ｖｂ＜（Ｖｂ＋ＲＩ）＝Ｖｐｍ＜（Ｖｂ＋Ｖｃｈ）
の範囲となるように設定される。この式は、以下ように導出される。
【００３３】
ＭＯＳトランジスタ１５０をオン状態にした場合に、ゲート絶縁層１２０（図２および図３参照）の下方の領域（ｎチャネルが形成される領域）の電位は僅かに上昇する（その際の電位上昇分をＶｃｈとする）。その結果、Ｖｐｍ（Ｖｄｉ）とＶｃｈとの電位差、すなわち、整流素子１５４に印加される電圧が、接触電位差Ｖｂより小さくなるため（Ｖｐｍ−Ｖｃｈ＜Ｖｂ）、整流素子１５４に電流はほとんど流れない。接触電位差Ｖｂとは、第１不純物領域１４０と第２不純物領域１４２とを接触させた際に生じる電位差であり、例えば０．６Ｖ程度である。なお、整流素子１５４がオフ状態（ＭＯＳトランジスタ１５０がオン状態）の場合には、整流素子１５４に流れる電流が、ほぼゼロとなるように、第２不純物領域１４２に外部電源からＶｐｍとほぼ同程度の電圧を印加することができる（つまりＶｄｉ≒Ｖｐｍ）。
【００３４】
ＭＯＳトランジスタ１５０をオフ状態にした場合に、ゲート絶縁層１２０の下方の領域（ｎチャネルが形成される領域）の電位は、ほぼゼロになる。その結果、整流素子１５４に印加される電圧が、Ｖｂより大きくなるため（Ｖｐｍ−ＲＩ−０＝Ｖｄｉ−０＞Ｖｂ）、整流素子１５４に電流が流れる（但し、Ｖｄｉは、Ｖｂを超えても、ほとんど増加できない。つまりＶｄｉ≒Ｖｂ）。このようにして、ゲート絶縁層１２０の下方の領域（ｎチャネルが形成される領域）の電位が変わることにより、整流素子１５４がスイッチングされる。
【００３５】
なお、Ｖｄｉは、基本的には、自動的に決まる電位である。Ｖｐｍを適切な値にしておけば、Ｖｃｈとの関係から、自動的にＶｄｉが変化して、上述したような整流素子１５４のスイッチングが起こる。整流素子１５４がオフ状態（ＭＯＳトランジスタ１５０がオン状態）の際には、整流素子１５４に電流はほとんど流れないので、Ｖｄｉ≒Ｖｐｍである。整流素子１５４がオン状態（ＭＯＳトランジスタ１５０がオフ状態）の際には、ＲＩの電位差が生じるが、整流素子１５４に電流が流れ出すと、整流素子１５４の両端の電位差（Ｖｄｉ−０）は、ほぼＶｂになる（つまりＶｄｉ≒Ｖｂ）。なお、Ｖｄｉは、必要に応じて、強制的に調整されることもできる。Ｖｄｉを調整する場合には、第２不純物領域１４２にコンタクトする配線（図示せず）を形成し、第２不純物領域１４２に電圧を印加することができる。
【００３６】
上述した関係式をまとめると、以下のようになる。
【００３７】
整流素子１５４がオフ状態：
Ｖｐｍ−Ｖｃｈ＜Ｖｂ  →  Ｖｐｍ＜Ｖｂ＋Ｖｃｈ
整流素子１５４がオン状態：
Ｖｐｍ−ＲＩ−０＝Ｖｄｉ＝Ｖｂ  →  Ｖｂ＋ＲＩ＝Ｖｐｍ
これらの関係式より、上述した以下の式が導出される。
Ｖｂ＜（Ｖｂ＋ＲＩ）＝Ｖｐｍ＜（Ｖｂ＋Ｖｃｈ）
なお、Ｖｂ＜（Ｖｂ＋ＲＩ）となることは明らかである。従って、Ｖｐｍは、Ｖｂと（Ｖｂ＋Ｖｃｈ）との間の電圧に設定される。このようにＶｐｍが設定されることにより、ＭＯＳトランジスタ１５０がオフ状態のときに、整流素子１５４に電流を流すことができる。その結果、発光素子１５２に電流Ｉが流れ、発光素子１５２は、光Ｌを出射することができる。また、ＭＯＳトランジスタ１５０がオン状態のときに、整流素子１５４に電流を流さないことができる。その結果、発光素子１５２には電流が流れず、発光素子１５２を発光させないことができる。
【００３８】
なお、発光素子１５２に流れる電流Ｉは、
Ｉ＝（Ｖｐｍ−Ｖｂ）／Ｒ
と表される。電流Ｉの最大値Ｉｍａｘは、
Ｉｍａｘ＝Ｖｃｈ／Ｒ
と表される。すなわち、発光素子１５２の抵抗Ｒは小さい方が、発光素子１５２に流れる電流Ｉが大きくなるので好ましい。また、発光素子１５２の結晶性が良好な方が、発光素子１５２に流れる電流Ｉが大きくなるので好ましい。
【００３９】
なお、上述した例において、各半導体層におけるｐ型とｎ型とを入れ替えても本発明の趣旨を逸脱するものではない。図５は、ＭＯＳトランジスタ１５０がｐ型の場合の本発明に係る半導体装置の基本回路図の一例を示している。基本的な動作は、上述したＭＯＳトランジスタ１５０がｎ型の場合と同様であるので、説明は省略する。
【００４０】
１−３．デバイスの製造方法
次に、本発明を適用した第１の実施形態に係る半導体装置１００の製造方法の一例について、図１〜図３、図６〜図２５を用いて述べる。図６〜図２５は、図１〜図３に示す本実施形態に係る半導体装置１００の製造工程を模式的に示す断面図であり、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４は、図２に示す断面に対応しており、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５は、図３に示す断面に対応している。
【００４１】
（１）まず、図７に示すように、チャネルストッパ領域１２８（図３参照）となる領域１２８ｂを形成する。以下に、チャネルストッパ領域１２８となる領域１２８ｂの形成方法の一例を説明する。
【００４２】
まず、半導体基板１０２の上方の全面に犠牲酸化物層１０３を形成する。本実施形態では、半導体基板１０２はｐ型である。半導体基板１０２としては、例えばシリコンまたはシリコン−ゲルマニウムなどを用いることができる。半導体基板１０２は、バルク状のシリコン基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板におけるシリコン層であることができる。犠牲酸化物層１０３としては、例えば酸化シリコンを用いることができる。犠牲酸化物層１０３は、例えば熱酸化法により形成することができる。
【００４３】
次に、図６および図７に示すように、チャネルストッパ領域１２８となる領域１２８ｂの垂直上方の領域に開口部を有するレジスト層Ｒ１を形成する。レジスト層Ｒ１のパターニングは、公知のリソグラフィ技術により行うことができる。次に、レジスト層Ｒ１をマスクとして、ホウ素などのｐ型不純物１２８ａを１回もしくは複数回にわたって注入することにより、チャネルストッパ領域１２８となる領域１２８ｂが形成される。ｐ型不純物１２８ａの注入量は、後述する素子分離領域１２６を形成する工程における熱酸化時のｐ型不純物の熱拡散量を考慮して適宜決定される。次に、レジスト層Ｒ１をアッシングにより除去する。
【００４４】
（２）次に、図８に示すように、迂回電流防止領域１４４（図２参照）となる領域１４４ｂを形成する。以下に、迂回電流防止領域１４４となる領域１４４ｂの形成方法の一例を説明する。
【００４５】
まず、図８および図９に示すように、迂回電流防止領域１４４となる領域１４４ｂの垂直上方の領域に開口部を有するレジスト層Ｒ２を形成する。レジスト層Ｒ２のパターニングは、公知のリソグラフィ技術により行うことができる。次に、レジスト層Ｒ２をマスクとして、リン、砒素などのｎ型不純物１４４ａを１回もしくは複数回にわたって注入することにより、迂回電流防止領域１４４となる領域１４４ｂが形成される。ｎ型不純物１４４ａの注入量は、後述する素子分離領域１２６を形成する工程における熱酸化時のｎ型不純物の熱拡散量を考慮して適宜決定される。次に、レジスト層Ｒ２をアッシングにより除去する。
【００４６】
（３）次に、図１０に示すように、第２不純物領域１４２（図２参照）となる領域１４２ｂを形成する。以下に、第２不純物領域１４２となる領域１４２ｂの形成方法の一例を説明する。
【００４７】
まず、図１０および図１１に示すように、第２不純物領域１４２となる領域１４２ｂの垂直上方の領域に開口部を有するレジスト層Ｒ３を形成する。レジスト層Ｒ３のパターニングは、公知のリソグラフィ技術により行うことができる。次に、レジスト層Ｒ３をマスクとして、ホウ素などのｐ型不純物１４２ａを１回もしくは複数回にわたって注入することにより、第２不純物領域１４２となる領域１４２ｂが形成される。ｐ型不純物１４２ａの注入量は、後述する素子分離領域１２６を形成する工程における熱酸化時のｐ型不純物の熱拡散量を考慮して適宜決定される。次に、レジスト層Ｒ３をアッシングにより除去する。
【００４８】
（４）次に、図１５に示すように、素子分離領域１２６（図３参照）を形成する。素子分離領域１２６は、例えばＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法、トレンチ素子分離法などにより形成することができる。以下に、ＬＯＣＯＳ法を用いた素子分離領域１２６の形成方法の一例を説明する。
【００４９】
まず、犠牲酸化物層１０３の上に、窒化シリコン層１０５を形成する。窒化シリコン層１０５は、例えばＣＶＤ法により形成することができる。次に、図１２および図１３に示すように、窒化シリコン層１０５の上に、素子分離領域１２６（図３参照）を形成する領域に開口部を有するレジスト層Ｒ４を形成する。レジスト層Ｒ４のパターニングは、公知のリソグラフィ技術により行うことができる。次に、図１２および図１３に示すように、レジスト層Ｒ４をマスクとして、窒化シリコン層１０５をエッチングする。これにより、素子分離領域１２６（図３参照）を形成する領域に開口部を有する窒化シリコン層１０５が形成される。窒化シリコン層１０５のエッチングは、例えば熱燐酸を用いたウェットエッチング法などにより行うことができる。
【００５０】
次に、熱酸化法により、窒化シリコン層１０５の開口部の下方の半導体基板１０２を酸化して、素子分離領域１２６となる酸化シリコン層（図示せず）を形成する。次に、レジスト層Ｒ４をアッシングにより除去する。次に、図１４および図１５に示すように、窒化シリコン層１０５および犠牲酸化物層１０３を除去する。窒化シリコン層１０５の除去は、例えば熱燐酸を用いたウェットエッチング法などにより行うことができる。犠牲酸化物層１０３の除去は、例えばフッ酸を用いたウェットエッチング法などにより行うことができる。犠牲酸化物層１０３を除去する際には、素子分離領域１２６となる酸化シリコン層の上部も除去される。そして、図１５に示すように、素子分離領域１２６が形成される。
【００５１】
また、この熱酸化工程により、図１４および図１５に示すように、チャネルストッパ領域１２８となる領域１２８ｂ（図１３参照）、第２不純物領域１４２となる領域１４２ｂ（図１２参照）、および、迂回電流防止領域１４４となる領域１４４ｂ（図１２参照）の中の不純物が熱拡散し、チャネルストッパ領域１２８、第２不純物領域１４２、および、迂回電流防止領域１４４が形成される。
【００５２】
（５）次に、図１６に示すように、半導体基板１０２上に、半導体層１０９（図２参照）を形成する。以下に、半導体層１０９の形成方法の一例を説明する。
【００５３】
まず、半導体基板１０２の表面１０２ａの全面に、半導体層１０９となる層（図示せず）を形成する。半導体層１０９となる層としては、例えばｐ型ＧａＡｓなどを用いることができる。半導体層１０９となる層は、例えば炭素（Ｃ）または亜鉛（Ｚｎ）などをドーピングすることによりｐ型にすることができる。半導体層１０９となる層は、電極１１０（図１および図２参照）とオーミックコンタクトするように形成される。
【００５４】
なお、半導体層１０９となる層は、複数層とすることができ、そして、電極１１０とのオーミックコンタクトを得やすくするために、最上層をコンタクト層となる層（図示せず）とすることができる。コンタクト層となる層としては、例えばＩｎＧａＡｓなどを用いることができる。これにより、例えば、ＭＯＳトランジスタ１５０のソース領域１２４およびドレイン領域１２５がシリコンからなり、発光素子１５２の半導体層１０９がＧａＡｓからなる場合に、ソース領域１２４およびドレイン領域１２５とオーミックコンタクトする配線１６４と、半導体層１０９とオーミックコンタクトする配線（図示せず）とを同時に形成することができる。この場合、配線１６４としては、例えば、バリアメタル（例えば、チタンなど）とアルミニウムとの積層膜などを用いることができる。
【００５５】
半導体層１０９となる層の成長を行う際の温度は、成長方法や原料、半導体基板１０２の種類、あるいは形成する半導体層の種類、厚さ、およびキャリア密度などによって適宜決定されるが、一般に、４５０℃〜８００℃であるのが好ましい。また、半導体層の成長を行う際の所要時間も、温度と同様に適宜決定される。また、半導体層を成長させる方法としては、スパッタ法、あるいは、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。
【００５６】
次に、半導体層１０９となる層の上に、レジストを塗布した後、リソグラフィ技術により該レジストをパターニングすることにより、所定のパターンのレジスト層（図示せず）を形成する。レジスト層は、半導体層１０９（図１６参照）の形成予定領域の上方に形成する。
【００５７】
次に、図１６および図１７に示すように、レジスト層をマスクとして、例えばドライエッチング法により、半導体層１０９となる層をエッチングして、柱状の半導体堆積体を形成する。すなわち、半導体層１０９が形成される。その後、レジスト層を除去する。
【００５８】
（６）次に、図１８および図１９に示すように、半導体基板１０２上に、ゲート絶縁層１２０を形成する。ゲート絶縁層１２０は、例えば熱酸化法により形成される。ゲート絶縁層１２０を形成する際に、半導体層１０９の露出している表面には、酸化物層１２３が形成される。
【００５９】
次に、少なくともゲート絶縁層１２０の上面に、導電層（図示せず）を形成する。導電層としては、例えば、多結晶シリコンを用いることができる。導電層の材質として、多結晶シリコンを用いる場合には、導電層に不純物（例えば、リンなど）をイオン注入し、導電層の低抵抗化を図ることができる。
【００６０】
次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層は、ゲート電極１２２（図１８および図１９参照）の形成予定領域の上方に形成する。次に、該レジスト層をマスクとして、導電層をパターニングすることにより、ゲート電極１２２が形成される。
【００６１】
次に、図１８に示すように、半導体層１０９上に電極１１０（図２参照）を形成する。以下に、電極１１０の形成方法の一例を説明する。
【００６２】
まず、電極１１０の形成予定領域が開口されたレジスト層（図示せず）を形成する。次に、該レジスト層をマスクとして、酸化物層１２３をエッチングして、半導体層１０９の上面を露出させる。酸化物層１２３のエッチングは、例えばウェットエッチング法などにより行うことができる。次に、必要に応じて、プラズマ処理法等を用いて、半導体層１０９の露出している上面を洗浄する。これにより、より安定した特性の素子を形成することができる。次に、例えば真空蒸着法により、少なくとも半導体層１０９の上面に、電極１１０となる層（図示せず）を形成する。電極１１０となる層には、半導体層１０９と、オーミック接触する材料を用いることができる。電極１１０となる層は、例えば、クロム（Ｃｒ）と、金（Ａｕ）およびゲルマニウム（Ｇｅ）の合金と、ニッケル（Ｎｉ）と、金との積層膜からなることができる。なお、電極１１０となる層を形成するための材料は、前述したものに限定されるわけではない。例えば、導電型不純物を添加された多結晶シリコンなどを採用することもできる。
【００６３】
次に、図１８および図１９に示すように、例えばリフトオフ法により、所定の位置以外の電極１１０となる層を除去することにより、半導体層１０９上に電極１１０が形成される。なお、前記工程において、リフトオフ法の代わりに、ドライエッチング法あるいはウェットエッチング法などを用いることもできる。次に、アニール処理する。アニール処理の温度は電極材料に依存する。本実施形態で用いた電極材料の場合は、通常４００℃前後で行う。
【００６４】
（７）次に、図２０および図２１に示すように、ソース領域１２４、ドレイン領域１２５、および第１不純物領域１４０を形成する。以下に、ソース領域１２４、ドレイン領域１２５、および第１不純物領域１４０の形成方法の一例を説明する。
【００６５】
まず、図２０に示すように、第２不純物領域１４２および半導体層１０９の垂直上方にレジスト層Ｒ５を形成する。レジスト層Ｒ５のパターニングは、公知のリソグラフィ技術により行うことができる。次に、レジスト層Ｒ５およびゲート電極１２２をマスクとして、リン、砒素などのｎ型不純物１２７を１回もしくは複数回にわたって注入することにより、ソース領域１２４、ドレイン領域１２５、および第１不純物領域１４０が形成される。その後、必要に応じて、それぞれの不純物領域を活性化するために熱処理を行うことができる。熱処理を行う場合には、ｎ型不純物１２７の注入量は、熱処理時のｎ型不純物の熱拡散量を考慮して適宜決定される。次に、レジスト層Ｒ５をアッシングにより除去する。
【００６６】
（８）次に、図２２および図２３に示すように、第１層間絶縁層１６０を形成する。第１層間絶縁層１６０は、上述の工程によって半導体基板１０２上に形成されたもの（例えば、半導体層１０９、ゲート絶縁層１２０、およびゲート電極１２２など）を埋め込むように形成される。第１層間絶縁層１６０としては、例えば酸化シリコンなどを用いることができる。第１層間絶縁層１６０は、例えばＣＶＤ法などにより形成することができる。
【００６７】
次に、第１層間絶縁層１６０上に、第２層間絶縁層１６２を形成する。第２層間絶縁層１６２としては、例えばＰＳＧまたはＢＰＳＧなどを用いることができる。第２層間絶縁層１６２は、例えば熱ＣＶＤ法などにより形成することができる。次に、リフロー処理を行い、第２層間絶縁層１６２を平坦化する。
【００６８】
（９）次に、図２５に示すように、ソース領域１２４およびドレイン領域１２５の上方に、コンタクトホール１６８を形成する。以下に、コンタクトホール１６８の形成方法の一例を説明する。
【００６９】
まず、図２４および図２５に示すように、コンタクトホール１６８の形成領域に開口部を有するレジスト層Ｒ６を形成する。レジスト層Ｒ６のパターニングは、公知のリソグラフィ技術により行うことができる。次に、レジスト層Ｒ６をマスクとして、第２層間絶縁層１６２および第１層間絶縁層１６０をエッチングする。これにより、第２層間絶縁層１６２および第１層間絶縁層１６０を貫通するコンタクトホール１６８が形成される。第２層間絶縁層１６２および第１層間絶縁層１６０のエッチングは、例えばウェットエッチング法、ドライエッチング法、または、ウェットエッチング法およびドライエッチング法の組み合わせなどにより行うことができる。
【００７０】
（１０）次に、図３に示すように、第２層間絶縁層１６２上に、所望のパターンを有する配線１６４を形成する。配線１６４は、コンタクトホール１６８（図２５参照）を埋め込むように形成される。配線１６４のパターニングは、公知のリソグラフィ技術およびエッチング技術を用いて行うことができる。配線１６４としては、例えばチタンとアルミニウムの積層膜などを用いることができる。
【００７１】
以上のプロセスにより、図１〜図３に示す半導体装置１００が得られる。
【００７２】
１−４．作用・効果
本実施形態に係る半導体装置１００によれば、発光素子１５２がＭＯＳトランジスタ１５０のリーク電流によって発光する。すなわち、通常、熱に変換されるリーク電流を、光に変換することができる。これにより、半導体装置１００の発熱を抑えることができる。従って、例えば中央演算処理装置（以下、「ＣＰＵ」という）の発熱を抑えることができ、ＣＰＵの動作周波数を向上させることができる。
【００７３】
また、上述したように、本実施形態に係る半導体装置１００によれば、半導体装置１００の発熱を抑えることができる。これにより、発熱に伴う熱電流などによる半導体装置１００の誤動作を防ぐことができる。
【００７４】
また、本実施形態に係る半導体装置１００によれば、発光素子１５２がＭＯＳトランジスタ１５０のリーク電流によって発光する。従って、発光素子１５２を駆動するための新たな電流を半導体装置１００に注入することなく、発光素子１５２から出射される光を、例えばＣＰＵ内の光通信などに用いることができる。これにより、ＣＰＵの高速処理が可能となる。
【００７５】
また、本実施形態に係る半導体装置１００によれば、発光素子１５２は、ＭＯＳトランジスタ１５０がオフ状態のときに発光し、ＭＯＳトランジスタ１５０がオン状態のときに発光しない。これは、論理回路として考えた場合、半導体装置１００は、ＮＯＴゲートとして機能することができる。すなわち、ＭＯＳトランジスタ１５０がオフ状態（０の状態）のときに、発光素子１５２が発光する状態（１の状態）を取り、ＭＯＳトランジスタ１５０がオン状態（１の状態）のときに、発光素子１５２が発光しない状態（０の状態）を取る。従って、本実施形態に係る半導体装置１００をＮＯＴゲートとして機能させて、回路設計を行うことができる。
【００７６】
２．第２の実施形態
２−１．デバイスの構造
図２６は、本発明を適用した第２の実施形態に係る半導体装置２００を模式的に示す平面図であり、図２７は図２６のＡ−Ａ線に沿った断面図であり、図２８は図２６のＢ−Ｂ線に沿った断面図である。なお、本実施形態に係る半導体装置２００において、第１の実施形態に係る半導体装置１００の構成要素「１ＸＸ」と類似する構成要素を「２ＸＸ」と示す。すなわち、「２ＸＸ」は、第１の実施形態に係る半導体装置１００の「１ＸＸ」と同様の構成要素を表しており、基本的に同様の材質からなるため、その詳細な説明については省略する。また、図２６では、便宜上、ゲート絶縁層２２０、第１層間絶縁層２６０、第２層間絶縁層２６２、および配線２６４の記載を省略している。
【００７７】
本実施形態に係る半導体装置２００は、整流素子２５４が発光素子２５２としての機能を兼ねている点において、第１の実施形態に係る半導体装置１００の場合と異なる。本実施形態に係る半導体装置２００は、図２６〜図２８に示すように、半導体基板２０２と、ＭＯＳトランジスタ２５０と、発光素子２５２（整流素子２５４）と、を含む。すなわち、同一半導体基板１０２（同一チップ）上に、ＭＯＳトランジスタ２５０と、発光素子２５２（整流素子２５４）と、が混載されている。本実施形態では、半導体基板２０２がｐ型である場合について説明する。本実施形態においては、発光素子２５２が半導体発光ダイオードとして機能し、整流素子２５４が半導体ダイオードとして機能する場合を示す。以下、発光素子２５２（整流素子２５４）について、第１の実施形態と異なる点を中心に説明する。なお、ＭＯＳトランジスタ２５０については、第１の実施形態と同様であるので、説明を省略する。
【００７８】
発光素子２５２（整流素子２５４）は、半導体基板２０２に形成された開口部２７６（図３１参照）を埋め込む半導体層２７８と、半導体層２７８内に形成された第１導電型（本実施形態では、ｎ型）の第１不純物領域２７０と、半導体層２７８内に形成された第２導電型（本実施形態では、ｐ型）の第２不純物領域２７２と、を含む。従って、ｐ型の第２不純物領域２７２およびｎ型の第１不純物領域２７０により、ｐｎダイオードが構成される。第１不純物領域２７０は、ＭＯＳトランジスタ２５０のソース−ドレイン間領域２２１と電気的に接続されている。また、第２不純物領域２７２は、電極２１２と電気的に接続されている。具体的には、図２７に示すように、第２不純物領域２７２の上には、電極２１２が形成されている。電極２１２は、発光素子２５２に電圧を印加して駆動させるために使用される。図２６に示すように、電極２１２は、四角形の平面形状を有する。なお、上述した例では、電極２１２の平面形状を四角形としたが、この形状は任意の形状をとることができる。また、第２不純物領域１４２と、電極２１２との接触面積は広い方が、発光素子２５２に流れる電流Ｉ（図２９参照）が大きくなるので望ましい。
【００７９】
２−２．デバイスの動作
図２９は、本実施形態に係る半導体装置２００の基本回路図の一例である。なお、図２９は、ＭＯＳトランジスタ２５０がｎ型の場合を示している。また、ＭＯＳトランジスタ２５０における黒丸は、第１不純物領域２７０が、ＭＯＳトランジスタ２５０のソース−ドレイン間領域２２１と電気的に接続されていることを示している。基本的な動作は、上述した第１の実施形態に係る半導体装置１００の場合と同様であるので、説明は省略する。
【００８０】
なお、上述した例において、各半導体層におけるｐ型とｎ型とを入れ替えても本発明の趣旨を逸脱するものではない。図３０は、ＭＯＳトランジスタ２５０がｐ型の場合の本発明に係る半導体装置の基本回路図を示している。基本的な動作は、上述したＭＯＳトランジスタ２５０がｎ型の場合と同様であるので、説明は省略する。
【００８１】
２−３．デバイスの製造方法
次に、本発明を適用した第２の実施形態に係る半導体装置２００の製造方法の一例について、図２６〜図２８、図３１〜図４４を用いて述べる。図３１〜図４４は、図２６〜図２８に示す本実施形態に係る半導体装置２００の製造工程を模式的に示す断面図であり、図３１、図３３、図３５、図３７、図３９、図４１、図４３は、図２７に示す断面に対応しており、図３２、図３４、図３６、図３８、図４０、図４２、図４４は、図２８に示す断面に対応している。なお、第１の実施形態と同様の点については、詳細な説明を省略する。
【００８２】
（１）まず、図３１および図３２に示すように、第１の実施形態に係る半導体装置１００の製造方法と同様の方法により、チャネルストッパ領域２２８、素子分離領域２２６、および迂回電流防止領域２４４を形成する。
【００８３】
次に、図３１に示すように、発光素子２５２（整流素子２５４）（図２６参照）を形成する領域に開口部２７６を形成する。以下に、開口部２７６の形成方法の一例を説明する。
【００８４】
まず、図３１および図３２に示すように、発光素子２５２（整流素子２５４）を形成する領域の垂直上方の領域に開口部を有するレジスト層Ｒ７を形成する。レジスト層Ｒ７のパターニングは、公知のリソグラフィ技術により行うことができる。次に、レジスト層Ｒ７をマスクとして、半導体基板２０２をエッチングすることにより、開口部２７６が形成される。半導体基板２０２のエッチングは、例えばドライエッチング法またはウェットエッチング法などにより行うことができる。レジスト層Ｒ７は、素子分離領域２２６を形成する工程において、半導体基板２０２上に形成されている犠牲酸化物層および窒化シリコン層（図１２および図１３参照）の上に形成することもできる。この場合、レジスト層Ｒ７をマスクとして、犠牲酸化物層、窒化シリコン層、および半導体基板２０２をエッチングすることにより、開口部２７６が形成される。次に、レジスト層Ｒ７をアッシングにより除去する。
【００８５】
（２）次に、図３３および図３４に示すように、半導体基板１０２の上方の全面に、半導体層２７８を形成する。半導体層２７８は、開口部２７６（図３１参照）を埋め込むように形成される。半導体層２７８としては、例えばＧａＡｓ層などを用いることができる。
【００８６】
半導体層２７８の成長を行う際の温度は、成長方法や原料、半導体基板１０２の種類、あるいは形成する半導体層２７８の種類、厚さ、およびキャリア密度などによって適宜決定されるが、一般に、４５０℃〜８００℃であるのが好ましい。また、半導体層２７８の成長を行う際の所要時間も、温度と同様に適宜決定される。また、半導体層２７８を成長させる方法としては、スパッタ法、あるいは、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。
【００８７】
（３）次に、半導体層２７８上に、レジストを塗布した後、リソグラフィ技術により該レジストをパターニングすることにより、図３５に示すように、所定のパターンのレジスト層Ｒ８を形成する。レジスト層Ｒ８は、発光素子２５２（整流素子２５４）（図２６参照）の形成予定領域の上方に形成する。
【００８８】
次に、図３５および図３６に示すように、レジスト層Ｒ８をマスクとして、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などにより、半導体層２７８をエッチングする。その結果、発光素子２５２（整流素子２５４）を形成する領域に、半導体層２７８が残存する。その後、レジスト層Ｒ８を除去する。
【００８９】
（４）次に、図３７に示すように、第２不純物領域２７２を形成する。以下に、第２不純物領域２７２の形成方法の一例を説明する。
【００９０】
まず、図３７および図３８に示すように、まず、半導体基板２０２の上方の全面に犠牲酸化物層２０７を形成する。犠牲酸化物層２０７としては、例えば酸化シリコンを用いることができる。犠牲酸化物層２０７は、例えば熱酸化法により形成することができる。次に、第２不純物領域２７２の垂直上方の領域に開口部を有するレジスト層Ｒ９を形成する。レジスト層Ｒ９のパターニングは、公知のリソグラフィ技術により行うことができる。次に、レジスト層Ｒ９をマスクとして、炭素（Ｃ）または亜鉛（Ｚｎ）などのｐ型不純物２７２ａを１回もしくは複数回にわたって注入することにより、第２不純物領域２７２が形成される。その後、必要に応じて、不純物領域を活性化するために熱処理を行うことができる。熱処理を行う場合には、ｐ型不純物２７２ａの注入量は、熱処理時のｐ型不純物の熱拡散量を考慮して適宜決定される。次に、レジスト層Ｒ９をアッシングにより除去し、犠牲酸化物層２０７をエッチングにより除去する。犠牲酸化物層２０７は、例えばフッ酸を用いたウェットエッチング法などにより行うことができる。
【００９１】
（５）次に、図３９および図４０に示すように、半導体基板２０２上に、ゲート絶縁層２２０を形成する。ゲート絶縁層２２０は、例えば熱酸化法により形成される。ゲート絶縁層２２０を形成する際に、半導体層２７８および第２不純物領域２７２の露出している表面には、酸化物層２２３が形成される。
【００９２】
次に、少なくともゲート絶縁層２２０の上面に、導電層（図示せず）を形成する。導電層としては、例えば、多結晶シリコンを用いることができる。導電層の材質として、多結晶シリコンを用いる場合には、導電層に不純物（例えば、リンなど）をイオン注入し、導電層の低抵抗化を図ることができる。
【００９３】
次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層は、ゲート電極２２２の形成予定領域の上方に形成する。次に、該レジスト層をマスクとして、導電層をパターニングすることにより、図４１および図４２に示すように、ゲート電極２２２が形成される。
【００９４】
次に、図４１に示すように、少なくとも第２不純物領域２７２上に電極２１２を形成する。以下に、電極２１２の形成方法の一例を説明する。
【００９５】
まず、電極２１２の形成予定領域が開口されたレジスト層（図示せず）を形成する。次に、該レジスト層をマスクとして、ゲート絶縁層２２０および酸化物層２２３をエッチングして、半導体基板２０２および第２不純物領域２７２の上面を露出させる。ゲート絶縁層２２０のエッチングは、例えばフッ酸によるウェットエッチング法などにより行うことができる。酸化物層２２３のエッチングは、例えばウェットエッチング法などにより行うことができる。次に、必要に応じて、プラズマ処理法等を用いて、第２不純物領域２７２の露出している上面を洗浄する。これにより、より安定した特性の素子を形成することができる。次に、例えば真空蒸着法により、少なくとも第２不純物領域２７２の上面に、電極２１２となる層（図示せず）を形成する。電極２１２となる層には、第２不純物領域２７２と、オーミック接触する材料を用いることができる。電極２１２となる層は、例えば、クロム（Ｃｒ）と、金（Ａｕ）およびゲルマニウム（Ｇｅ）の合金と、ニッケル（Ｎｉ）と、金との積層膜からなることができる。なお、電極２１２となる層を形成するための材料は、前述したものに限定されるわけではない。例えば、導電型不純物を添加された多結晶シリコンなどを採用することもできる。
【００９６】
次に、図４１および図４２に示すように、例えばリフトオフ法により、所定の位置以外の電極２１２となる層を除去することにより、第２不純物領域２７２および半導体基板２０２上に電極２１２が形成される。なお、前記工程において、リフトオフ法の代わりに、ドライエッチング法あるいはウェットエッチング法などを用いることもできる。次に、アニール処理する。アニール処理の温度は電極材料に依存する。本実施形態で用いた電極材料の場合は、通常４００℃前後で行う。
【００９７】
（６）次に、図４３および図４４に示すように、ソース領域２２４、ドレイン領域２２５、および第１不純物領域２７０を形成する。以下に、ソース領域２２４、ドレイン領域２２５、および第１不純物領域２７０の形成方法の一例を説明する。
【００９８】
まず、図４３に示すように、第２不純物領域２７２および電極２１２の垂直上方にレジスト層Ｒ１０を形成する。レジスト層Ｒ１０のパターニングは、公知のリソグラフィ技術により行うことができる。次に、レジスト層Ｒ１０およびゲート電極２２２をマスクとして、セレン（Ｓｅ）などのｎ型不純物２２７を１回もしくは複数回にわたって注入することにより、ソース領域２２４、ドレイン領域２２５、および第１不純物領域２７０が形成される。その後、必要に応じて、それぞれの不純物領域を活性化するために熱処理を行うことができる。熱処理を行う場合には、ｎ型不純物２２７の注入量は、熱処理時のｎ型不純物の熱拡散量を考慮して適宜決定される。次に、レジスト層Ｒ１０をアッシングにより除去する。
【００９９】
（７）次に、第１の実施形態に係る半導体装置１００の製造方法と同様の方法によって、第１層間絶縁層２６０、第２層間絶縁層２６２、コンタクトホール、および配線２６４を形成する。
【０１００】
以上のプロセスにより、図２６〜図２８に示す半導体装置２００が得られる。
【０１０１】
２−４．作用・効果
本実施形態に係る半導体装置２００によれば、第１の実施形態における作用・効果の項で述べた作用・効果と、実質的に同じ作用および効果を有する。
【０１０２】
さらに、本実施形態に係る半導体装置２００によれば、発光素子２５２が、整流素子２５４としての機能を兼ねているので、デバイスの小型化を図ることができる。
【０１０３】
３．第３の実施形態
図４５は、本発明を適用した第３の実施形態に係る半導体装置３００を模式的に示す平面図であり、図４６は図４５のＡ−Ａ線に沿った断面図であり、図４７は図４５のＢ−Ｂ線に沿った断面図である。本実施形態に係る半導体装置３００は、第１の実施形態と第２の実施形態とを組み合わせたものである。なお、本実施形態に係る半導体装置３００において、第１および第２の実施形態に係る半導体装置１００、２００の構成要素「１ＸＸ」、「２ＸＸ」と類似する構成要素を「３ＸＸ」と示す。すなわち、「３ＸＸ」は、第１および第２の実施形態に係る半導体装置１００、２００の「１ＸＸ」、「２ＸＸ」と同様の構成要素を表しており、基本的に同様の材質からなるため、その説明については省略する。
【０１０４】
本実施形態に係る半導体装置３００の製造方法は、まず、第２の実施形態に係る半導体装置２００の製造方法と同様に、チャネルストッパ領域３２８、素子分離領域３２６、迂回電流防止領域３４４、ゲート絶縁層３２０、およびゲート電極３２２を形成する（図３１〜図４２参照）。次に、第１の実施形態に係る半導体装置１００の製造方法と同様に、半導体層３０９、電極３１０、第１不純物領域３４０、ソース領域３２４、およびドレイン領域３２５を形成する（図１６〜図２１参照）。その後の工程（第１層間絶縁層３６０、第２層間絶縁層３６２、コンタクトホール、および配線３６４を形成する工程）については、第１および第２の実施形態に係る半導体装置１００、２００の製造方法と同様である。
【０１０５】
本実施形態に係る半導体装置３００によれば、第１の実施形態における作用・効果の項で述べた作用・効果と、実質的に同じ作用および効果を有する。
【０１０６】
４．第４の実施形態
図４８は、本発明を適用した第４の実施形態に係る半導体装置４００を模式的に示す平面図である。半導体装置４００は、発光素子４５２と、複数のＭＯＳトランジスタ４５０と、複数の整流素子４５４と、を含む。なお、図４８では、発光素子４５２を簡略化して記載している。
【０１０７】
具体的には、本実施形態に係る半導体装置４００は、上述した第１の実施形態に係る半導体装置１００を複数（図４８に示す例では、４つ）用いて、発光素子１５２を共通化したものである。すなわち、図４８に示す例では、１つの発光素子４５２に対し、４つのＭＯＳトランジスタ４５０および４つの整流素子４５４が設けられている。なお、本実施形態に係る半導体装置４００において、第１の実施形態に係る半導体装置１００の構成要素「１ＸＸ」と類似する構成要素を「４ＸＸ」と示す。すなわち、「４ＸＸ」は、第１の実施形態に係る半導体装置１００の「１ＸＸ」と同様の構成要素を表しており、基本的に同様の材質からなるため、その説明については省略する。
【０１０８】
本実施形態に係る半導体装置４００によれば、発光素子４５２を共通化しているので、デバイスを簡素化することができる。
【０１０９】
また、本実施形態に係る半導体装置４００によれば、複数のＭＯＳトランジスタ４５０からリーク電流を発光素子４５２に集めることができる。これにより、１つの発光素子４５２が、１つのＭＯＳトランジスタ４５０からのリーク電流によって発光する場合に比べ、発光素子４５２から出射される光の強度を大きくすることができる。これは、例えば光通信などに発光素子４５２から出射される光を利用する場合などに好ましい。
【０１１０】
なお、必要に応じて、例えば、図４９および図５０に示すように、複数の本実施形態に係る半導体装置４００の発光素子４５２から出射される光を、光導波路４８２を用いて集め、その集められた光に変調を加えることができる。変調は、例えば図４９に示すように、電界吸収（ＥＡ：Ｅｌｅｃｔｒｏ−Ａｂｓｏｒｐｔｉｏｎ）型変調器などの変調器４８０を用いて行うことができる。また、変調は、例えば図５０に示すように、電気光学効果を用いたマッハツェンダー導波路型光スイッチ４８４などを用いて行うことができる。マッハツェンダー導波路型光スイッチ４８４は、例えばＬｉＮｂＯ３などからなる電気光学結晶４８６を有する。なお、図４９および図５０において、矢印は光の進行方向を示している。
【０１１１】
なお、上述した例では、半導体装置４００は、第１の実施形態に係る半導体装置１００を複数用いて、発光素子１５２を共通化しているが、半導体装置４００は、第２の実施形態に係る半導体装置２００を複数用いて、発光素子２５２を共通化することもできる。また、第３の実施形態に係る半導体装置３００を複数用いて、発光素子３５２を共通化することもできる。また、本実施形態に係る半導体装置４００は、第１の実施形態に係る半導体装置１００、第２の実施形態に係る半導体装置２００、および第３の実施形態に係る半導体装置３００のうちの少なくとも２つを用いて、発光素子を共通化することもできる。
【０１１２】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて、本発明の範囲に含まれるものとする。
【０１１３】
例えば、上述した本発明の実施形態では、発光素子として、ＧａＡｓ系のものについて説明したが、発振波長に応じてその他の材料系、例えば、ＡｌＧａＡｓ系、ＡｌＧａＰ系、ＧａＩｎＰ系、ＺｎＳＳｅ系、ＩｎＧａＡｓ系、ＩｎＧａＮ系、ＡｌＧａＮ系、ＧａＩｎＮＡｓ系、ＧａＡｓＳｂ系などの半導体材料を用いることも可能である。
【図面の簡単な説明】
【０１１４】
【図１】第１の実施形態に係る半導体装置を模式的に示す平面図。
【図２】第１の実施形態に係る半導体装置を模式的に示す断面図。
【図３】第１の実施形態に係る半導体装置を模式的に示す断面図。
【図４】第１の実施形態に係る半導体装置の基本回路図の一例。
【図５】第１の実施形態に係る半導体装置の基本回路図の一例。
【図６】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図７】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図８】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図９】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１０】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１１】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１２】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１３】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１４】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１５】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１６】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１７】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１８】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１９】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図２０】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図２１】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図２２】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図２３】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図２４】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図２５】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図２６】第２の実施形態に係る半導体装置を模式的に示す平面図。
【図２７】第２の実施形態に係る半導体装置を模式的に示す断面図。
【図２８】第２の実施形態に係る半導体装置を模式的に示す断面図。
【図２９】第２の実施形態に係る半導体装置の基本回路図の一例。
【図３０】第２の実施形態に係る半導体装置の基本回路図の一例。
【図３１】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３２】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３３】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３４】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３５】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３６】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３７】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３８】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３９】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４０】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４１】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４２】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４３】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４４】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４５】第３の実施形態に係る半導体装置を模式的に示す平面図。
【図４６】第３の実施形態に係る半導体装置を模式的に示す断面図。
【図４７】第３の実施形態に係る半導体装置を模式的に示す断面図。
【図４８】第４の実施形態に係る半導体装置を模式的に示す平面図。
【図４９】第４の実施形態に係る半導体装置の応用例を模式的に示す平面図。
【図５０】第４の実施形態に係る半導体装置の応用例を模式的に示す平面図。
【符号の説明】
【０１１５】
１００  半導体装置、１０２  半導体基板、１０３  犠牲酸化物層、１０５  窒化シリコン層、１０９  半導体層、１１０  電極、１２０  ゲート絶縁層、１２１  ドレイン間領域、１２２  ゲート電極、１２３  酸化物層、１２４  ソース領域、１２５  ドレイン領域、１２６  素子分離領域、１２７  ｎ型不純物、１２８  チャネルストッパ領域、１４０  第１不純物領域、１４２  第２不純物領域、１４４  迂回電流防止領域、１５０  ＭＯＳトランジスタ、１５２  発光素子、１５４  整流素子、１６０  第１層間絶縁層、１６２  第２層間絶縁層、１６４  配線、１６８  コンタクトホール、２００  半導体装置、２０７  犠牲酸化物層、２１２  電極、２２０  ゲート絶縁層、２２１  ソース−ドレイン間領域、２２２  ゲート電極、２２３  酸化物層、２２４  ソース領域、２２５  ドレイン領域、２２６  素子分離領域、２２７  ｎ型不純物、２２８  チャネルストッパ領域、２４４  迂回電流防止領域、２５０  ＭＯＳトランジスタ、２５２  発光素子、２５４  整流素子、２６０  第１層間絶縁層、２６２  第２層間絶縁層、２６４  配線、２７０  第１不純物領域、２７２  第２不純物領域、２７６  開口部、２７８  半導体層、３００  半導体装置、３０９  半導体層、３１０  電極、３２０  ゲート絶縁層、３２２  ゲート電極、３２４  ソース領域、３２５  ドレイン領域、３２６  素子分離領域、３２８  チャネルストッパ領域、３４０  第１不純物領域、３４４  迂回電流防止領域、３５２  発光素子、３６０  第１層間絶縁層、３６２  第２層間絶縁層、３６４  配線、４００  半導体装置、４５０  ＭＯＳトランジスタ、４５２  発光素子、４５４  整流素子、４８０  変調器、４８２  光導波路、４８４  マッハツェンダー導波路型光スイッチ、４８６  電気光学結晶
【図１】
2006080140.tif 000003
【図２】
2006080140.tif 000004
【図３】
2006080140.tif 000005
【図４】
2006080140.tif 000006
【図５】
2006080140.tif 000007
【図６】
2006080140.tif 000008
【図７】
2006080140.tif 000009
【図８】
2006080140.tif 000010
【図９】
2006080140.tif 000011
【図１０】
2006080140.tif 000012
【図１１】
2006080140.tif 000013
【図１２】
2006080140.tif 000014
【図１３】
2006080140.tif 000015
【図１４】
2006080140.tif 000016
【図１５】
2006080140.tif 000017
【図１６】
2006080140.tif 000018
【図１７】
2006080140.tif 000019
【図１８】
2006080140.tif 000020
【図１９】
2006080140.tif 000021
【図２０】
2006080140.tif 000022
【図２１】
2006080140.tif 000023
【図２２】
2006080140.tif 000024
【図２３】
2006080140.tif 000025
【図２４】
2006080140.tif 000026
【図２５】
2006080140.tif 000027
【図２６】
2006080140.tif 000028
【図２７】
2006080140.tif 000029
【図２８】
2006080140.tif 000030
【図２９】
2006080140.tif 000031
【図３０】
2006080140.tif 000032
【図３１】
2006080140.tif 000033
【図３２】
2006080140.tif 000034
【図３３】
2006080140.tif 000035
【図３４】
2006080140.tif 000036
【図３５】
2006080140.tif 000037
【図３６】
2006080140.tif 000038
【図３７】
2006080140.tif 000039
【図３８】
2006080140.tif 000040
【図３９】
2006080140.tif 000041
【図４０】
2006080140.tif 000042
【図４１】
2006080140.tif 000043
【図４２】
2006080140.tif 000044
【図４３】
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【図４４】
2006080140.tif 000046
【図４５】
2006080140.tif 000047
【図４６】
2006080140.tif 000048
【図４７】
2006080140.tif 000049
【図４８】
2006080140.tif 000050
【図４９】
2006080140.tif 000051
【図５０】
2006080140.tif 000052