(57)【要約】【目的】高温アニールに起因するリーク電流の増大を無くし、また半導体基板内部でアバランシェ降伏を起こすことのできる炭化珪素半導体装置の製造方法の提供【構成】前記ポリシリコン領域が、半導体基板の表面にポリシリコン層をＣＶＤ法により所定の厚さに堆積した後、エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて、トレンチ側壁に形成された該ポリシリコン層のうち、表面から前記チャネル領域より深い位置までを異方性エッチングにより除去することにより形成される炭化珪素半導体装置の製造方法とする。【選択図】        図４
2006303231.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面からドリフト層に達する深さのトレンチを形成し、前記ドリフト層とは反対導電型にドープしたポリシリコン層を前記半導体基板の表面に堆積した後、前記トレンチ底部にポリシリコン領域を選択形成し、該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより、トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において、前記ポリシリコン領域が、前記ポリシリコン層の堆積後、エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて、トレンチ側壁に形成された該ポリシリコン層のうち、表面から前記チャネル領域より深い位置までを異方性エッチングにより除去することにより形成されることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
半導体基板の表面からドリフト層に達する深さのトレンチを形成し、前記ドリフト層とは反対導電型にドープしたポリシリコン層を前記トレンチに堆積した後、前記トレンチ底部にポリシリコン領域を選択形成し、該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより、トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において、前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を形成した後、前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
ゲート絶縁膜をＣＶＤ絶縁膜とすることを特徴とする請求項１または２記載の炭化珪素半導体装置の製造方法。
【請求項４】
ＣＶＤ絶縁膜がシリコン酸化膜であることを特徴とする請求項３記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体材料として炭化珪素結晶（以下ＳｉＣとも言う）を用いた半導体装置の製造方法にかかり、特にトレンチゲート構造を有するＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型の（ＭＯＳ型電力用）炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体結晶は、シリコン半導体結晶と比較して大きなバンドギャップを有するため、高い絶縁破壊電界強度を有する。導通状態における抵抗であるオン抵抗は、その基板材料の絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体結晶においては、そのオン抵抗をシリコン半導体結晶の場合の数１００分の１に抑制することができる。さらに炭化珪素半導体結晶は大きな熱伝導度を有し、シリコン半導体基板よりも放熱性に優れることともあいまって、次世代の低損失電力用半導体素子基板としての期待が持たれている。
近年、炭化珪素半導体基板の品質向上と大口径化の進展の結果、炭化珪素半導体基板を用いるとシリコン半導体素子を大きく上回る特性の得られるという期待を担って、金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、接合型電界効果型（ＪＦＥＴ）などのトランジスタの開発が盛んである。中でもＭＯＳＦＥＴは、電圧駆動型素子なのでゲート駆動回路が電流駆動型のバイポーラトランジスタより低コストになると共に、導通時に少数キャリアの注入がない多数キャリア素子であって、当然、少数キャリアの蓄積もない。この点でキャリアの蓄積が生じるバイポーラトランジスタなどと比較して高速スイッチングが可能となるので、炭化珪素半導体基板のＭＯＳＦＥＴへの適用が注目される。このような理由から、炭化珪素（以下ＳｉＣと略すこともある）半導体基板を用いたＭＯＳＦＥＴ系列の半導体装置の開発が強く求められるのである。
【０００３】
図１９にトレンチゲート構造を有するＵＭＯＳＦＥＴの１セルピッチの断面構造を示す。ｎ型高濃度低抵抗ＳｉＣ基板２１上に高抵抗ｎ型ドリフト層２２、ｐ型ベース層２３を順次ＳｉＣエピタキシャル成長させ、その後イオン注入によりｎ型ソース領域２４を形成する。このようなＳｉＣ基板３０にゲートトレンチ２５を形成し、ゲート酸化膜２６、ゲート電極２７、ソース／ベース電極２８、ドレイン電極２９を順次形成して完成する。
オフ状態時には、ソース／ベース電極２８をアース電位にしておき、ゲート電極２７に十分大きな負バイアスを印加すると、ソース領域２４とドリフト層２２に挟まれたｐベース層（チャネル領域）２３のゲート酸化膜２６との界面近傍の領域には正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるので電流は流れない。ドレイン電極２９に正の高電圧を印加するとベース層２３とドリフト層２２間の接合が逆バイアス状態になるので、空乏層がｐベース層（チャネル領域）２３内とドリフト層２２内に広がり、電流を低く抑えたまま高電圧を維持しており、これがオフ状態である。
【０００４】
また、オン状態時には、ゲート電極２７に十分大きい正バイアスを印加するとソース領域２４とドリフト層２２に挟まれたｐベース層（チャネル領域）２３のトレンチ２５表面近傍の領域に電子が誘起された反転状態になり、電子がソース電極２８、ソース領域２４、ｐベース層（チャネル領域）２３のゲート酸化膜２６に沿った反転層（図示せず）、ドリフト層２２、基板２１、ドレイン電極２９の順にキャリアが流れる。
オン状態における抵抗については、構造上図２０に示されるＤＩＭＯＳＦＥＴでは電流経路に沿った各層および領域における抵抗が加算される。しかし、図１９に示すＵＭＯＳＦＥＴのオン抵抗では、前記ＤＩＭＯＳＦＥＴにおけるドリフト層３２におけるゲート酸化膜３６の界面近傍を電子が移動するときの蓄積抵抗と、ドリフト層３２内のゲート酸化膜３６近傍から下方のドレインに向かって流れるときにｎ型ドリフト層３２が両隣のｐ型ベース層３３に挟まれていることによって生じるＪＦＥＴ抵抗とが発生しないという長所がある。このため、前記ＤＩＭＯＳＦＥＴではセルピッチを小さくして行くと、あるセルピッチ距離からＪＦＥＴ抵抗が強く現れて、オン抵抗が増加するのに対し、ＵＭＯＳＦＥＴではセルピッチを小さくすればするほどオン抵抗が単調に減少するという長所がある。特に約３ｋＶ以下の耐圧を持つＭＯＳＦＥＴにおいては、ＭＯＳチャネル抵抗が無視できないために微細化によるセルピッチの縮小が必須であり、ＵＭＯＳＦＥＴを使用するメリットが生じる。
【０００５】
図２１に、前記図１９に示したＵＭＯＳＦＥＴの構造の要部断面図と、このＵＭＯＳＦＥＴのオフ状態における電界強度分布図を、縦軸として前記要部断面図におけるｐｎ接合部とＭＯＳ構造部の厚さ方向の縮尺に合わせ、横軸として電界強度としたものを示す。図２１のＭＯＳ構造部の厚さ方向における電界強度分布から分かるように、トレンチ底部のシリコン酸化膜に印加される電界強度が非常に大きくなる。これは、炭化珪素の比誘電率（４Ｈ−ＳｉＣで９．７）とシリコン膜の比誘電率（３．８）との差によるものである。さらに図には示されていないが、トレンチコーナーのシリコン酸化膜にかかる電界強度は、電界集中のためさらに高くなる。図２１に示されるｐｎ接合部でのピークの電界強度が炭化珪素のバルクでの絶縁破壊電界強度に至って破壊を生じるのが理想であるが、ＵＭＯＳＦＥＴの場合には、ｐｎ接合の電界強度より前にトレンチ底部のシリコン酸化膜がその絶縁破壊電界強度（約１０ＭＶ／ｃｍ）に到達して、理論耐圧より低い電圧で、シリコン酸化膜が絶縁破壊を起こしてしまう問題がある。シリコン半導体基板においては、絶縁破壊電界強度が０．２ＭＶ／ｃｍと酸化膜の１０ＭＶ／ｃｍより２桁低いため、ほぼｐｎ接合部で絶縁破壊するが、炭化珪素基板（４Ｈ型）の場合では、絶縁破壊電界強度が２ＭＶ／ｃｍと酸化膜の絶縁破壊電界強度と１桁しか違わないので、シリコン酸化膜での絶縁破壊の問題が顕著になる。
【０００６】
このような問題に対する対策の一方法として、例えばタン（Ｊ．Ｔａｎ）らはＲＩＥ（反応性イオンエッチング）によるトレンチ形成直後に基板全面にＡｌ（アルミニウム）やＢ（ボロン）のイオン注入を行い、トレンチ底部のみに濃度１０１８ｃｍ−３程度、厚さ０．５μｍ程度のｐ＋層４０を形成する工程を経てＵＭＯＳＦＥＴを作製している（非特許文献１）。このようなＰ＋層４０を有するＵＭＯＳＦＥＴを図２２に示す。そうすることにより、Ｐ＋層４０の無い図２１ではシリコン酸化膜に大きな電界強度がかかっていたものが、図２２に示すＵＭＯＳＦＥＴの電界強度分布では、トレンチ底部のｐ＋層４０により電界が吸収され、シリコン酸化膜には電界はかからず、その結果、シリコン酸化膜中における絶縁破壊を防ぎ耐圧の向上を実現する。そのため、前記ｐ＋層４０を電界緩和層と呼ぶことがある。
【０００７】
また、ｎ型炭化珪素基板を用いて、ＵＭＯＳＦＥＴのトレンチの底面のｎ−ドレイン層にポリシリコン層を設けた構造とすることにより、ゲート絶縁膜にかかる電界を緩和することができるという発明が公開されている（特許文献１、非特許文献２）。
さらに、ＵＭＯＳＦＥＴのトレンチ内の絶縁層の下部のドリフト層内にドリフト層の導電型とは反対の導電型の電界緩和領域を設けることにより、高耐圧化を可能にする発明が知られている（特許文献２）。
【非特許文献１】ジェイ・タン（Ｊ．Ｔａｎ）  他一名、「Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ａｃｃｕｍｕｌａｔｉｏｎ−Ｌａｙｅｒ  ＵＭＯＳＦＥＴ‘ｓ  ｉｎ  ４Ｈ−ＳｉＣ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ．  Ｄｅｖ．  Ｌｅｔｔ．，（米国）１９巻、１２号、１９９８年１２月号、ｐ４８７〜ｐ４８９
【非特許文献２】林哲也他４名、「Ｎｅｗ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  ＵｎｉＰｏｌａｒ  Ｍｏｄｅ  ｐ＋Ｓｉ／ｎ−４Ｈ−ＳｉＣ  Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｄｉｏｄｅ」  Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  Ｖｏｌｓ．４８３−４８５  （２００５年）  ｐ９５３−ｐ９５６
【特許文献１】特開２００３−３１８３９２号公報
【特許文献２】特開平１０−９８１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記の特許文献２に記載の方法では、イオン注入が必要である。注入されたイオン種を電気的に活性化するためにアニールを行わなければならないが、ＳｉＣの場合、Ａｌの活性化に１６００℃以上、Ｂの活性化に１７００℃以上の高温が必要になる。この高温アニールによりＳｉＣ基板表面に凹凸が生じるという問題が生じる。すなわち、ゲート酸化膜とＭＯＳチャネル部のｐベース層（チャネル領域）界面に凹凸があると、電子が散乱されて移動度が低下する。また、主表面のソース電極部の表面荒れはオーミック特性の悪化を招き、メタル接触抵抗を増加させる。さらに高温アニールにより、現在ＳｉＣ基板中に存在する転位が成長し、リーク電流などの素子特性を悪化させると言う結果となる。
また、前記特許文献１および非特許文献２に記載のように、ポリシリコンで形成された電解緩和層をトレンチ底部に設ける発明では、トレンチ底部の所定の位置に適切に電界緩和層を設けることが容易ではない。また、ゲート絶縁膜の形成方法にも問題がある。
【０００９】
本発明は、以上説明した点に鑑みてなされたものであり、従来、炭化珪素半導体基板内部でアバランシェ降伏が生じる前に、ゲート絶縁膜で先に絶縁破壊によるブレークダウンしやすいという問題点あるいは炭化珪素半導体基板におけるイオン注入後に通常必要な１６００℃以上の高温アニールによりＳｉＣ基板中に存在する転位が成長し、リーク電流などの素子特性を悪化させると言う問題等を回避し、高温アニールに起因するリーク電流の増大を無くし、また半導体基板内部でアバランシェ降伏を起こすことのできる炭化珪素半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
特許請求の範囲の請求項１記載の本発明によれば、半導体基板の表面からドリフト層に達する深さのトレンチを形成し、前記ドリフト層とは反対導電型にドープしたポリシリコン層を堆積した後、前記トレンチ底部にポリシリコン領域を選択形成し、該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより、トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において、前記ポリシリコン領域が、前記ポリシリコン層の堆積後、エッチングガスのバイアス方向に対して前記半導体基板を傾斜させて、トレンチ側壁に形成された該ポリシリコン層のうち、表面から前記チャネル領域より深い位置までを異方性エッチングにより除去することにより形成される炭化珪素半導体装置の製造方法とすることにより達成される。
【００１１】
特許請求の範囲の請求項２記載の本発明によれば、半導体基板の表面からドリフト層に達する深さのトレンチを形成し、前記ドリフト層とは反対導電型にドープしたポリシリコン層を前記トレンチに堆積した後、前記トレンチ底部にポリシリコン領域を選択形成し、該ポリシリコン領域表面と前記トレンチ側壁表面とにゲート絶縁膜を介してポリシリコンゲート電極を形成することにより、トレンチ側壁にチャネル領域を配したＭＯＳゲート構造を備えるようにした炭化珪素半導体装置の製造方法において、前記トレンチをすべて埋めることができる厚さ以上にポリシリコン層を形成した後、前記チャネル領域が露出するまで前記ポリシリコン層をエッチバックする炭化珪素半導体装置の製造方法とすることにより達成される。
特許請求の範囲の請求項３記載の本発明によれば、ゲート絶縁膜をＣＶＤ絶縁膜とする特許請求の範囲の請求項１または２記載の炭化珪素半導体装置の製造方法とすることがより好ましい。
【００１２】
特許請求の範囲の請求項４記載の本発明によれば、ＣＶＤ絶縁膜がシリコン酸化膜である請求項３記載の炭化珪素半導体装置の製造方法とすることが望ましい。
要するに、前記課題を解決するためには、本発明では、以下の内容を対策とする。
トレンチ形成プロセスに引き続いて、ｐ型不純物が高濃度に添加されたポリシリコン領域をその上端がトレンチ側壁に現れるｐベース層（チャネル領域）の下端よりさらに深い位置となるようにトレンチ底部のみに形成する工程を追加する。
トレンチ底部のみにｐ＋ポリシリコン領域を堆積する手法として、表面にポリシリコン層をその上端がトレンチ側壁に現れ、チャネル領域となるｐベース層（チャネル領域）の下端よりさらに深い位置となるような膜厚で堆積した後、半導体基板を適宜に傾け、ｐ＋ポリシリコン領域の上端がトレンチ側壁に現れチャネル領域となるｐベース層（チャネル領域）の下端よりさらに深い位置に来るように異方性エッチングを行う。
【００１３】
トレンチ底部のｎドリフト層表面のみにｐ＋ポリシリコン領域を堆積するために、半導体基板の表面全面にトレンチが完全に埋められるような厚さでポリシリコン層を堆積した後、ポリシリコン領域の上端がトレンチ側壁に現れ、チャネル領域となるｐベース層（チャネル領域）の下端よりさらに深い位置となるようにエッチバックする。
また、ｐ＋ポリシリコン領域上に形成されるゲート酸化膜として１０００℃以上の高温で形成される通常の熱酸化膜を使わず、堆積法により形成され、前記温度より低温で処理されるＣＶＤシリコン酸化膜を用いる。
前記ｐ＋ポリシリコン領域をトレンチ底部にのみ形成すると、電界強度分布は図２２と同様になる。シリコン半導体基板の絶縁破壊電界強度は炭化珪素半導体基板（ＳｉＣ）のそれよりも一桁程度低いこともあって、前記トレンチ底部に高濃度のポリシリコン領域を形成した場合には、ポリシリコン領域内への電界の入り込みがほとんどなく、アバランシェ破壊を起こしにくくなり、ＳｉＣの高い絶縁破壊電界強度を利用した高耐圧の半導体装置とすることができる。
【００１４】
似たようなアイディアを用いた例として、前記非特許文献２に記載のように、林らは、ｎ型４Ｈ−ＳｉＣドリフト層上にポリシリコンによる高濃度ｐ＋層を堆積したヘテロ接合ダイオードの提案をしている。しかし、本発明ではＵＭＯＳＦＥＴに応用できるように、製造方法の点にさらに改良を加えた点が異なる。
【発明の効果】
【００１５】
本発明によれば、炭化珪素半導体基板におけるイオン注入後に通常必要な１６００℃以上の高温アニールに起因するリーク電流の増大がなく、また、半導体基板内部でアバランシェ降伏を起こすことのできる炭化珪素半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
図１乃至図４と図７は本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図である。図５、図６は本発明にかかる異方性エッチングのエッチング条件を示すガス圧力およびバイアスパワーとエッチング速度との各関係図、図８乃至図１４は本発明にかかる異なる半導体装置の製造方法を示す半導体基板の要部断面図である。図１５、図１６はポリシリコン領域の形成条件と本発明にかかる半導体装置の絶縁耐圧との関係を説明するためのチレンチ部の断面図と、各エッチング条件と絶縁耐圧の関係図である。
【実施例１】
【００１７】
以下、本発明にかかる半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１に示す厚み約４００μｍ、不純物濃度１×１０１８ｃｍ−３であるｎ＋型４Ｈ−ＳｉＣ投入基板１上にそれぞれ成長された膜厚０．５μｍ、不純物濃度１×１０１８ｃｍ−３のｎ型バッファー層２、膜厚１０μｍ、不純物濃度１×１０１６ｃｍ−３のｎ−型ドリフト層３、膜厚０．４μｍ、不純物濃度１×１０１７ｃｍ−３のｎ型電流拡散層４、膜厚１μｍ、不純物濃度１×１０１７ｃｍ−３のｐ型ベース層５、膜厚０．５μｍ、不純物濃度１×１０１９ｃｍ−３のｎ＋型ソース領域６が順次積層されたエピタキシャル半導体基板１０において、図２に示すように主表面から垂直にＲＩＥ（反応性イオンエッチング）技術を用いた異方性エッチングによりトレンチ７を形成する。このときトレンチ７底部の深さが少なくとも電流拡散層４の下端より深いようにトレンチを形成する（図２）。以下、前記トレンチ７底部にのみｐ＋ポリシリコン領域を形成する方法について特に記載する。
【００１８】
第一の方法は、まず半導体基板１０全面にｐ＋ポリシリコン層８−１を減圧（ＬＰ）ＣＶＤにより堆積する（図３）。ポリシリコン層８−１の不純物濃度は１×１０１９ｃｍ−３、膜厚は０．５μｍである。ＬＰＣＶＤの成膜条件は、ガス圧力８０Ｐａ、原料ガスはＨｅベース２０％のシランとＨｅベース１％のジボランであり、それぞれ１ｓｌｍ、１０ｓｃｃｍの流量とした。また、成膜温度は６００℃とした。その後、半導体基板１０を一方に傾け、図４のようにポリシリコン領域９−１の上端面がｐベース層（チャネル領域）５の下端より深くなるように誘導結合プラズマ（以下ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａと記載）１１による異方性エッチングを行った。このときのエッチング条件は、ＩＣＰパワー５００Ｗ、半導体基板を乗せているバイアスパワーを３０Ｗ、ガス圧を２Ｐａとした。このとき、条件によっては等方エッチングが起こり、トレンチ７底部のｐ＋ポリシリコン領域９−１が除去されてしまうことがあるので、そのような条件を避ける必要がある。エッチングの方向性に大きく影響するパラメータはガス圧と基板を支持している下部電極（図示せず）に印加するバイアスパワーである。ガス圧が高くなるとガス分子の平均自由工程がトレンチ寸法に対して小さくなり、バイアス方向に対して直角方向の成分が大きくなる。また、プラズマガスのバイアスパワーが小さくなるとイオンを引き込む力が弱くなり、バイアス方向に直角な方向の成分が大きくなってしまうので、等方的になる。ガス圧とトレンチ底部のポリシリコン層厚さの関係を示す図５から、ガス圧は３Ｐａ以下でトレンチ底部のポリシリコン層の厚さが変化せず、すなわち、エッチングされないことを示すので、ガス圧は３Ｐａ以下が好ましいことを示している。バイアスパワーとトレンチ底部のポリシリコン厚さの関係を示す図６よりバイアスパワーは２０Ｗ以上でエッチングすると、方向性が出てトレンチ底部のポリシリコン層はエッチングされないので望ましい。この後、半導体基板１０をプラズマガスのバイアス方向に対して垂直な方向から傾斜させて前記側壁側と反対側のポリシリコン層を前記と同様に異方性エッチングを行って除去し、ポリシリコン領域９−１を残す（図７）。このような作業を繰り返し、側壁面の不必要なポリシリコン層を除去する。このとき、ｎ＋ソース領域６のＳｉＣ表面もエッチングされるので、エッチングを見越してｎ＋ソース領域６の膜厚を予め厚くしておき、エッチング終了後の膜厚が０．５μｍ程度となるようにする必要がある。ＳｉＣ基板のエッチングレートはＳｉの約６０％程度であり、以下の式に沿うと良い。
【００１９】
ｔｎ＋（μｍ）＝０．５＋０．６ｔＳｉ・ｎ
ここで、ｔｎ＋は予め成長させるｎ＋ソース領域の膜厚、ｔＳｉはポリシリコン層の膜厚、ｎはエッチングする回数である。トレンチ形状がストライプの場合にはｎ＝２、４角形の場合にはｎ＝４、６角形の場合にはｎ＝６となる。例えば、ポリシリコン膜厚が０．５μｍでストライプトレンチパターンの場合には、ｔｎ＋＝１．１μｍとしなければならない。
【実施例２】
【００２０】
第２の方法は、まず図８に示されるように、トレンチ７をｐ＋ポリシリコン層８−２により完全に埋め込む。トレンチ７幅が２μｍに対して、膜厚３μｍのポリシリコン層８−２を堆積する。堆積後、ポリシリコン層８−２をエッチバックしてトレンチ７底部にのみポリシリコン領域９−２を残す（図９）には以下の方法がある。まず、第一に、ふっ酸、硝酸の混合液を希釈したエッチング液中に半導体基板１０をつける方法がある。このときのエッチング液（エッチャント）の混合比はＨＦ：ＨＮＯ３：Ｈ２Ｏ＝３：２０：３０とする。このエッチャントのエッチングレートは約０．５μｍ／ｍｉｎとなる。また、まずＲＩＥ（反応性イオンエッチング）により表面ポリシリコン層８−２を膜厚０．５μｍ程度までエッチングする（図１０）。その後、１２００℃での熱酸化を行ない、基板表面の薄いポリシリコン層はシリコン酸化膜９−３に変化させ、トレンチ底部の厚いポリシリコン層８−２はポリシリコン領域９−４の上にシリコン酸化膜９−３を形成した構成とする（図１１）。その後、ＢＨＦ（緩衝ふっ酸液）により上部のシリコン酸化膜９−３を除去する（図１２）とポリシリコン領域９−４がトレンチ底部に残る。前記どちらの手法でもトレンチ底部にｐ＋ポリシリコン領域９−４を形成できるが、後者の手法の方が制御性、均一性の点で優っている。
【００２１】
前記手法によりトレンチ７底部のみにｐ＋ポリシリコン領域９−４を形成した後、ゲート酸化膜１０を形成する（図１３）。このときのゲート酸化膜１０は、堆積法（ＣＶＤ法）により形成する。その理由は、熱酸化によりゲート酸化膜を形成するとせっかく形成したポリシリコンも酸化されてしまうからである。堆積法による酸化膜形成方法の一つにはＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏ×ｉｄｅ）がある。このときの典型的な堆積条件は、温度８００℃、圧力６０Ｐａの雰囲気で、ＳｉＣｌ２Ｈ２が１２０ｓｃｃｍ、Ｎ２Ｏが２４０ｓｃｃｍである。他方、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）としても良い。このときの典型的な成膜条件は、温度４００℃、圧力８０Ｐａの雰囲気で、ＳｉＨ４が１００ｓｃｃｍ、Ｏ２が１２０ｓｃｃｍである。さらにスパッタ法によりシリコン酸化膜を堆積しても良い。
【００２２】
この後は、ｎ型にドープされたポリシリコンゲート電極１２、ソース電極１４、裏面ドレイン電極１３の順に形成してＵＭＯＳＦＥＴは完成する（図１４）
このようにして作製されたＵＭＯＳＦＥＴにおいて、トレンチ底部部のｐ＋ポリシリコン層５０の各パラメータに対して、絶縁耐圧がどのように変化するかを調べた。パラメータは図１５に示すようにｐ＋ポリシリコン層５０の膜厚ｔｓｉ、該層のアクセプタ濃度ＮＡ，Ｓｉ、ｎ型電流拡散層５１下端とｐ＋ポリシリコン層５０上端との距離の差Δｔである。
図１６にｐ＋ポリシリコン層５０のアクセプタ濃度を１×１０１９ｃｍ−３、Δｔを０μｍとした場合の、絶縁耐圧のｐ＋ポリシリコン層５０膜厚依存性を示す。図に示すように膜厚ｔｓｉの増加に伴って、絶縁耐圧は単調減少する。この理由は、トレンチ底部のｐ＋ポリシリコン層とＳｉＣドリフト層によるｐｎ接合位置が下方に移動し、ＳｉＣドリフト層の膜厚が小さくなるからである。ｐ＋ポリシリコン層５０の膜厚ｔｓｉ＝３μｍで絶縁耐圧は１．４ｋＶにまで低下する。
【００２３】
図１７にｐ＋ポリシリコン層５０中のアクセプタ濃度の耐圧依存性を示す。ｐ＋ポリシリコン層５０の膜厚は０．５μｍ、Δｔ＝０である。この場合、前記アクセプタ濃度ＮＡ，Ｓｉ＝５×１０１７ｃｍ−３を境に、それ以上では耐圧が２ｋＶ、それ以下では耐圧が約２００Ｖとなる。この理由は、アクセプタ濃度ＮＡ，Ｓｉが低濃度の領域ではｐ＋ポリシリコン層５０中深く電界が進入するので、耐圧がＳｉの絶縁破壊電界強度で制限されてしまい、５×１０１７ｃｍ−３を境に電界強度がｐ＋ポリシリコン層５０深くに進入しなくなるので、ＳｉＣ本来の絶縁破壊電界強度での破壊モードになるからである。
図１８にΔｔと絶縁耐圧の相関を示す。ｐ＋ポリシリコン層５０のアクセプタ濃度は１０１９ｃｍ−３、その膜厚は０．５μｍである。この場合は、Δｔの増加とともに絶縁耐圧は単調に減少する。この理由も、図１２と同様で、トレンチ底部のｐ＋ポリシリコン層とＳｉＣドリフト層によるｐｎ接合位置が下方に移動し、ＳｉＣドリフト層の膜厚が小さくなるからである。Δｔ＝３μｍで絶縁耐圧は１．３ｋＶにまで低下する。
【００２４】
その結果、厚み１０μｍ、不純物濃度１×１０１６ｃｍ−３であるｎ型ドリフト層を有する４Ｈ−ＳｉＣ基板を用いたＵＭＯＳＦＥＴにおいて、従来のトレンチ底部にＡｌをイオン注入、１６００℃での活性化アニールによりトレンチ底部のｐ＋層を形成した場合においては、絶縁耐圧は２．０ｋＶと理想耐圧の９０％の値が得られたものの、表面荒れによりＭＯＳ界面チャネル移動度が２０ｃｍ２／Ｖｓと低い値であるのに対し、本発明による手法を用いたＵＭＯＳＦＥＴでは耐圧は２．０ｋＶとほぼ理想耐圧の９０％以上の良好な値が得られる一方、ＭＯＳチャネル移動度も７０ｃｍ２／Ｖｓと良好な値となった。このことによりオン抵抗が従来の６ｍΩｃｍ２から本発明での３ｍΩｃｍ２と低減することができた。
【図面の簡単な説明】
【００２５】
【図１】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その１）
【図２】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その２）
【図３】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その３）
【図４】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その４）
【図５】本発明にかかる異方性エッチングのエッチング条件を示すガス圧力とエッチング速度との関係図
【図６】本発明にかかる異方性エッチングのエッチング条件を示すバイアスパワーとエッチング速度との関係図
【図７】本発明にかかる半導体装置の製造方法を示す半導体基板の要部断面図（その５）
【図８】本発明にかかる、異なる半導体装置の製造方法を示す半導体基板の断面図（その１）
【図９】本発明にかかる、異なる半導体装置の製造方法を示す半導体基板の断面図（その２）
【図１０】本発明にかかる、異なる半導体装置の製造方法を示す半導体基板の断面図（その３）
【図１１】本発明にかかる、異なる半導体装置の製造方法を示す半導体基板の断面図（その４）
【図１２】本発明にかかる、異なる半導体装置の製造方法を示す半導体基板の断面図（その５）
【図１３】本発明にかかる、さらに異なる半導体装置の製造方法を示す半導体基板の断面図（その１）
【図１４】本発明にかかる、さらに異なる半導体装置の製造方法を示す半導体基板の断面図（その２）
【図１５】本発明にかかる半導体装置の絶縁耐圧との関係を説明するためのチレンチ部の断面図
【図１６】本発明にかかる半導体装置のエッチング条件と絶縁耐圧の関係図
【図１７】本発明にかかる半導体装置の絶縁耐圧との関係を説明するためのチレンチ部の断面図
【図１８】本発明にかかる半導体装置のエッチング条件と絶縁耐圧の関係図
【図１９】従来のＵＭＯＳＦＥＴの断面図
【図２０】従来のＤＩＭＯＳＦＥＴの断面図
【図２１】ＵＭＯＳＦＥＴの電界強度分布図
【図２２】従来のＵＭＯＳＦＥＴの電界強度分布図
【符号の説明】
【００２６】
１              ｎ型高不純物濃度炭化珪素投入基板、
２              ｎ型バッファ層、
３              ｎ−ベース層
４              ｎ型電流拡散層
５              ｐベース層（チャネル領域）
６              ｎ＋ソース領域
７              トレンチ
８−１、８−２    ポリシリコン層
９−１、９−２    ｐ＋ポリシリコン領域
１０            半導体装置
１１            エッチングガス
１２            ゲート電極
１３            ドレイン電極
１４            ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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