(57)【要約】【課題】薄膜トランジスタを用いた液晶表示装置及びその製造方法において、生産工程を簡素化すると共に、ソース配線とゲート配線の配線抵抗の増加を防ぐ。【解決手段】絶縁基板１１上に形成された第１の光透過型感光性樹脂１２の開口部に、ゲート電極１３とソース配線２０１’と画素コンタクト層２１’とを形成する。これらの上にゲート絶縁膜１４と半導体層１５とオーミックコンタクト層（ｎ＋半導体層）１６と保護膜１７を形成する。さらに、第２の光透過型感光性樹脂１２’の開口部に、ソース電極１９とドレイン電極１９’と画素電極２１とを形成する。また、第２の光透過型感光性樹脂の開口部に形成されるクロス部接続配線は、ソース配線又はゲート配線と同じく、インクジェット塗布された銀微粒子を含有するインクが焼成されてできた焼成銀である。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁基板上に、ゲート電極、ゲート絶縁膜、半導体層、オーミックコンタクト層、ソース電極、ドレイン電極、保護膜を順次形成した薄膜トランジスタと、前記薄膜トランジスタをマトリクス状に配置し、ゲート電極が形成されているゲート配線と、ソース電極に接続されるソース配線と、ゲート配線又はソース配線にクロス部接続配線とを備えた液晶表示装置において、
前記ゲート配線、ソース配線、クロス部接続配線のうち、少なくともゲート配線とソース配線は、光透過型感光性樹脂の開口部に形成されていることを特徴とする液晶表示装置
【請求項２】
前記ゲート配線、ソース配線、クロス部接続配線は、焼成銀であることを特徴とする請求項１に記載の液晶表示装置
【請求項３】
絶縁基板上に、ゲート電極、ゲート絶縁膜、半導体層、オーミックコンタクト層、ソース電極、ドレイン電極、保護膜を順次形成した薄膜トランジスタと、前記薄膜トランジスタをマトリクス状に配置し、ドレイン電極に画素コンタクト層を介して接続される画素電極と、ゲート電極が形成されているゲート配線と、ソース電極に接続されるソース配線と、補助容量に接続される補助容量配線と、ゲート配線とソース配線のいずれか一方の配線と補助容量配線にクロス部接続配線とを備えた液晶表示装置において、
前記画素コンタクト層、ゲート配線、ソース配線、クロス部接続配線を除く補助容量配線は、光透過型感光性樹脂の開口部に形成されていることを特徴とする液晶表示装置
【請求項４】
前記オーミックコンタクト層は、ｎ＋層であることを特徴とする請求項３に記載の液晶表示装置
【請求項５】
前記オーミックコンタクト層は、半導体層をイオンドープしたｎ＋層であることを特徴とする請求項３に記載の液晶表示装置
【請求項６】
前記画素コンタクト層、ゲート配線、ソース配線、クロス部接続配線を除く補助容量配線は、インクジェット塗布にて、光透過型感光性樹脂の開口部に形成されていることを特徴とする請求項３に記載の液晶表示装置
【請求項７】
前記ソース電極、ドレイン電極、画素電極、クロス部接続配線は、インクジェット塗布にて形成されていることを特徴とする請求項３に記載の液晶表示装置
【請求項８】
前記補助容量配線と画素電極は、透明導電体をインクジェット塗布することにより形成されていることを特徴とする請求項３に記載の液晶表示装置
【請求項９】
絶縁基板上に、ゲート電極、ゲート絶縁膜、半導体層、オーミックコンタクト層、ソース電極、ドレイン電極、保護膜を順次形成した薄膜トランジスタと、前記薄膜トランジスタをマトリクス状に配置し、ドレイン電極に画素コンタクト層を介して接続される画素電極と、ゲート電極が形成されているゲート配線と、ソース電極に接続されるソース配線と、補助容量に接続される補助容量配線と、ゲート配線とソース配線のいずれか一方の配線と補助容量配線にクロス部接続配線とを備えた液晶表示装置の製造方法において、
前記画素コンタクト層、ゲート配線、ソース配線、クロス部接続配線を除く補助容量配線は、フォトマスクで、これら層及び配線を同時にパターン形成した光透過型感光性樹脂の開口部に、インクジェット塗布にて、同一層に同時に形成されることを特徴とする液晶表示装置の製造方法
【請求項１０】
前記画素コンタクト層、ゲート配線、ソース配線、クロス部接続配線を除く補助容量配線は、第１のフォトマスクで、これら層及び配線を同時にパターン形成した第１の光透過型感光性樹脂の開口部に、インクジェット塗布にて、同一層に同時に形成され、
前記ソース電極、ドレイン電極、画素電極、クロス部接続配線は、第２のフォトマスクで、これら電極及び配線を同時にパターン形成した第２の光透過型感光性樹脂の開口部に、インクジェット塗布にて、同一層に同時に形成されることを特徴とする請求項９に記載の液晶表示装置の製造方法
【請求項１１】
前記第２のフォトマスクで形成された第２の光透過型感光性樹脂は、ソース電極、ドレイン電極、画素電極、クロス部接続配線をインクジェット塗布するための開口部として使用されると共に、同時に、薄膜トランジスタ形成のためのエッチングマスクとしても使用されることを特徴とする請求項１０に記載の液晶表示装置の製造方法
【請求項１２】
前記画素コンタクト層、ゲート配線、ソース配線及びクロス部接続配線を除く補助容量配線は、第１のフォトマスクで、これら層及び配線を同時にパターン形成した光透過型感光性樹脂の開口部に、インクジェット塗布にて、同一層に同時に形成され、
前記ソース電極、ドレイン電極、画素電極、クロス部接続配線は、第２のフォトマスクで、これら電極及び配線を同時にパターン形成した保護膜の開口部に、インクジェット塗布にて、同一層に同時に形成されることを特徴とする請求項９に記載の液晶表示装置の製造方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェット塗布により形成されたゲート電極及びソース・ドレイン電極を有する薄膜トランジスタを用いた液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置に用いられる薄膜トランジスタ（ＴＦＴ）の構成は、基板上に、クロム等の金属膜からなるゲート電極と、ＳｉＮｘからなるゲート絶縁膜と、アモルファスシリコンからなる半導体層と、リン等の不純物をドープしたオーミックコンタクト層と、クロム等の金属膜からなるソース電極及びドレイン電極と、保護膜とが、この順で積層されている。
【０００３】
上記薄膜トランジスタは、多数の薄膜をガラス基板に形成し、その薄膜にフォトリソグラフィ工程を実施することによって製造されている。しかし、薄膜の形成及びパターニングには、スパッタ装置、ＣＶＤ装置及びエッチング装置等の高価かつ低スループットで複雑な真空装置を使用しなければならず、これは工程を非常に複雑にすると共に製造原価を増加させる結果を招く。
【０００４】
そこで、可及的に大気圧雰囲気中で薄膜トランジスタを製造することが下記特許文献１に記載されている。この特許文献１には、薄膜トランジスタのゲート電極膜を、導電材料を含有する液体材料を用いて、インクジェット法によって形成し、また、薄膜トランジスタのソース領域及びドレイン領域を、半導体材料を含有する液体材料を用いて、インクジェット法によって形成することが記載されている。
【０００５】
また、下記特許文献２には、フォトリソ工程を削減し、生産工程を簡略化する手段として、ゲートバスラインとソースバスラインを同層に形成し、画素電極形成時に、画素電極の層にてクロス部にて切断されているソースバスラインを架橋する方法が記載されている。に開示されている。    
【特許文献１】特開２００３−３１８１９３号公報
【特許文献２】特開平９−２６５１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載の薄膜トランジスタの製造において、インクジョット法により真空装置の数を減らし生産工程を削減しているが、依然として、その生産工程数が多く、薄膜トランジスタを低廉かつ高スループットで製造することができない。
【０００７】
また、上記特許文献２に記載の方法では、画素電極には、酸化インジウム錫（ＩＴＯ）等の高比抵抗（比抵抗＝１００〜１０００μΩ・ｃｍ）の透明電極材料を用いているため、ソースバスラインを接続する架橋部で大きな抵抗が発生する。
【０００８】
通常、バスラインには、比抵抗＜３μΩ・ｃｍ程度のメタルを用いるが、架橋部の長さをバスラインの長さの５％〜１％程度に設計しても、バスラインの抵抗値は１．３倍〜３倍になる。また、架橋部の長さを５％以下に設計するのは実際問題として不可能である。さらに、比抵抗の低いバスラインのメタルと比抵抗の高いＩＴＯとの間に接触抵抗（コンタクト抵抗）が発生し、架橋部での接触抵抗を更に大きくする。
【０００９】
今後のＬＣＤ−ＴＶの主流となる１００インチクラスも視野に入れた大型、高精細パネルでは、配線抵抗が１％でも増加する方法は使えない。
【００１０】
そこで、本発明は、薄膜トランジスタを用いた液晶表示装置及びその製造方法において、生産工程を簡略化すると共に、ソース配線とゲート配線の配線抵抗を増加させずに、配線抵抗を小さくすることを目的とする。
【課題を解決するための手段】
【００１１】
第１の光透過型感光性樹脂の開口部に、金属微粒子を含有するインクを用いたインクジェット法により、薄膜トランジスタのソース配線及びゲート配線と画素コンタクト層及びクロス部接続配線を除く補助容量配線を同時に形成する。
【００１２】
第２の光透過型感光性樹脂の開口部に、薄膜トランジスタのソース電極及びドレイン電極と画素電極及びクロス部接続配線を、インクジェット法により同時に、夫々別々のインクで形成する。
【００１３】
特に、クロス部接続配線には、ソース配線又はゲート配線と同種の金属微粒子を含有するインクを用いてソース配線又はゲート配線を接続する。
【発明の効果】
【００１４】
インクジェット配線プロセスを使っているので高価な真空装置（スパッタ装置、メタルエッチング装置）が不要で、製造費用を節減することができる。かつ、製造工程数を大幅に削減しているので、更に大幅に製造費用を削減することができる。また、手順の大幅な短縮により、在庫不要のオンデマンド方式の生産も可能になる。
【００１５】
また、１枚のフォトマスクで、同時に多種類の配線パターンをインクジェット塗布できるように光透過型感光性樹脂を用いてパターニングし、パターニングされた光透過型感光性樹脂は、インクジェット配線用であると共に、エッチングマスクとしても使用できる。
【００１６】
特に、第２の光透過型感光性樹脂の開口部に形成するクロス部接続配線には、ソース配線又はゲート配線と同種の金属微粒子を含有するインクを用いるので、少ないマスク数でも配線抵抗を増加させることがない。
【００１７】
さらに、これまで、配線抵抗を増加させずに、配線抵抗を小さくし、マスク枚数を減らした薄膜トランジスタ（ＴＦＴ）アレイとその製造方法は知られていない。
【発明を実施するための最良の形態】
【００１８】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【００１９】
図１は、本発明に係る薄膜トランジスタを用いたアクティブマトリクス型の液晶表示装置の概略図であって、走査線駆動回路１００によって選択された走査線１０１に対応して、データ線駆動回路２００からデータ線２０１を介して薄膜トランジスタ１０にデータ(電圧)が供給される。
【００２０】
薄膜トランジスタ１０は、走査線１０１とデータ線２０１との交差部に設けられ、薄膜トランジスタ１０のゲート電極１３には、走査線１０１が接続され、薄膜トランジスタ１０のソース電極１９には、データ線２０１が接続されている。
【００２１】
薄膜トランジスタ１０のドレイン電極１９’は、液晶素子２０の画素電極２１に接続され、液晶素子２０は、画素電極２１と共通電極２２との間にあって、画素電極２１に供給されるデータ(電圧)により駆動される。なお、データ(電圧)を一時保持するための補助容量２３が、ドレイン電極１９’と補助容量配線２４との間に接続されている。
【００２２】
図２は、図１に示すマトリクス状に配置された薄膜トランジスタ１０の断面図であって、ソース配線２０１’、ゲート電極１３及び画素コンタクト層２１’は、金属微粒子を含有するインクを用いたインクジェット塗布により、絶縁基板（ガラス基板）１１上に形成した第１の光透過型感光性樹脂１２の開口部に形成される。
【００２３】
また、ソース電極１９、ドレイン電極１９’及び画素電極２１は、最後に形成された第２の光透過型感光性樹脂１２’の開口部に、金属微粒子を含有するインクを用いたインクジェット塗布により形成される。
【００２４】
なお、１４はゲート絶縁膜、１５は半導体層、１６はｎ＋半導体層（オーミックコンタクト層）、１７は保護膜である。
【００２５】
図３は、図２に示す薄膜トランジスタ１０のゲート・ソース配線工程であって、まず、洗浄された絶縁基板１１上に第１の光透過型感光性樹脂１２を塗布し、同図（ａ）に示すように、パターン部（ゲート配線１０１’、ソース配線２０１’、補助容量配線２４’、ゲート電極１３及び画素コンタクト層２１’）を形成した第１のフォトマスクを用いて露光・現像・焼成する。
【００２６】
なお、薄膜トランジスタ部の破線Ａ−Ａ’と、配線のクロス部の破線Ｂ−Ｂ’及びＣ−Ｃ’の断面図を同図（ｂ）、（ｃ）に示す。また、配線のクロス部の破線Ｂ−Ｂ’は、ゲート配線１０１’を連続した配線とし、ソース配線２０１’を断続した配線としたが、ゲート配線１０１’を断続した配線とし、ソース配線２０１’を連続した配線としてもよい。この場合の断面図は、破線Ｃ−Ｃ’の断面図と同じになる。  
【００２７】
次に、同図（ｂ）に示すように、パターン部以外を撥水処理し、パターン部を親水処理することで、インクジェット塗布による金属微粒子（銀微粒子）を含有するインクがパターン部に集中するように塗布する。その後、パターン部の金属微粒子を含有するインクを本焼成する。なお、補助容量配線２４’は、透明導電体（ＩＴＯ）をインクジェット塗布する。
【００２８】
最後に、同図（ｃ）に示すように、パターン部にＮｉからなるキャップメタル３０として、同じくインクジェット塗布により、インクを塗布して、本焼成する。
【００２９】
図４は、図３に続く薄膜トランジスタの形成工程であって、同図（ａ）に示すように、順次、ＳｉＮｘからなるゲート絶縁膜１４、ａ−Ｓｉの半導体膜（半導体層）１５、ｎ＋半導体膜（オーミックコンタクト層）１６を成膜する。なお、破線Ａ−Ａ’は、同図（ｂ）に示す薄膜トランジスタ部４０の断面図、破線Ｂ−Ｂ’及びＣ−Ｃ’は、配線のクロス部４１の断面図を示す。
【００３０】
次に、レジストを塗布し、同図（ｂ）に示すように、薄膜トランジスタ部４０と配線のクロス部４１とを島状に形成するためのアイランドパターンマスクを用いて、レジストを露光・現像する。なお、薄膜トランジスタのゲート電極１３上はハーフ露光４２する。同図（ｃ）にレジストの現像後の断面図を示す。なお、薄膜トランジスタ部４０の破線Ａ−Ａ’と、配線のクロス部４１の破線Ｂ−Ｂ’及びＣ−Ｃ’の断面図を同図（ｃ）、（ｄ）に示す。
【００３１】
最後に、同図（ｄ）に示すように、ｎ＋半導体膜１６と半導体膜１５とをドライエッチングする。
【００３２】
さらに、図５は、図４に続く薄膜トランジスタの形成工程であって、同図（ａ）の平面図及び同図（ｂ）の断面図に示すように、島状に形成された薄膜トランジスタ部４０と配線のクロス部４１の周囲にレジスト５０をインクジェット塗布により形成する。なお、薄膜トランジスタ部４０の破線Ａ−Ａ’と、配線のクロス部４１の破線Ｂ−Ｂ’及びＣ−Ｃ’の断面図を同図（ｂ）、（ｃ）、（ｄ）に示す。
【００３３】
次に、同図（ｃ）に示すように、ゲート絶縁膜１４をＣＦ4／Ｏ2によりドライエッチング（キャップアッシ）すると共に、ハーフ露光部４２を除去し、ＳＦ6／Ｃｌ2によりハーフ露光部４２におけるｎ＋半導体膜１６をドライエッチングする。
【００３４】
最後に、同図（ｄ）に示すように、レジスト５０を剥離して、ＳｉＮｘからなる保護膜１７を形成する。
【００３５】
図６は、図５に続く画素形成工程であって、まず、第２の光透過型感光性樹脂１２’を塗布し、同図（ａ）に示すように、パターン部（ゲート配線１０１’、ソース配線２０１’、薄膜トランジスタ部４０、配線のクロス部４１）を形成した第２のフォトマスクを用いて露光・現像・焼成する。なお、薄膜トランジスタ部４０の破線Ａ−Ａ’と、配線のクロス部４１の破線Ｂ−Ｂ’及びＣ−Ｃ’の断面図を同図（ｂ）、（ｃ）、（ｄ）に示す。
【００３６】
次に、同図（ｃ）に示すように、保護膜１７及びキャップメタル３０をエッチングした後に、同図（ｄ）に示すように、インクジェット塗布により、ソース電極１９、ドレイン電極１９’、画素電極２１及びクロス部接続配線６０を形成し、本焼成する。なお、ソース電極１９、ドレイン電極１９’は、低抵抗バリアメタルとし、画素電極２１は、透明導電体（ＩＴＯ）とし、クロス部接続配線６０は、銀微粒子を使用する。この平面図を図７に示す。
【００３７】
図７は、図６（ｄ）の平面図であって、図２に示す薄膜トランジスタ１０が、図１に示すように、マトリクス状に配置された場合の平面図である。第２の光透過型感光性樹脂１２’の開口部に、ソース電極１９、ドレイン電極１９’、画素電極２１及びクロス部接続配線６０が形成されている。
【実施例２】
【００３８】
図８は、図１に示す薄膜トランジスタ１０の断面図であって、図２に示す薄膜トランジスタ１０の断面図と異なるのは、オーミックコンタクト層（ｎ＋半導体層）１６と保護層１７の構成である。以下、この薄膜トランジスタの製造工程を説明する。まず、ゲート・ソース配線工程は、図３に示す工程と同じで、次の薄膜トランジスタの形成工程を図９に示す。
【００３９】
図９は、図３のゲート・ソース配線工程に続く薄膜トランジスタの形成工程であって、同図（ａ）に示すように、ゲート絶縁膜１４、ａ−Ｓｉ半導体膜１５及び保護膜１７を順次形成する。なお、破線Ａ−Ａ’は、同図（ｂ）に示す薄膜トランジスタ部４０の断面図であり、また、破線Ｂ−Ｂ’及び破線Ｃ−Ｃ’は、同図（ｂ）に示す配線のクロス部４１の断面図である。
【００４０】
次に、図６（ａ）と同様に、第２の光透過型感光性樹脂１２’を塗布し、図９（ｂ）に示すように、ゲート配線１０１’上と、ソース配線２０１’上と、薄膜トランジスタ部４０及び配線のクロス部４１とを島状に形成するための第２のフォトマスクを用いて、露光・現像・焼成する。なお、薄膜トランジスタ部４０と、配線のクロス部４１と、同図（ｃ）に示すように画素コンタクト層２１’上の一部をハーフ露光４２する。
【００４１】
図１０は、図９に続く薄膜トランジスタの形成工程であって、同図（ａ）に示すように、保護膜１７をＤＨＦウエット又はＣＦ4でエッチングする。次に、同図（ｂ）に示すように、半導体膜１５及びハーフ露光部４２をＳＦ6でドライエッチングする。
【００４２】
次に、レジスト１１０を、同図（ｃ）に示すように、薄膜トランジスタ部４０及び配線のクロス部４１以外の領域にインクジェット塗布する。この断面図を同図（ｄ）に示す。
【００４３】
図１１は、図１０に続く薄膜トランジスタの形成工程であって、同図（ａ）に示すように、ゲート絶縁膜１４及び保護膜１７をＣＦ4又はＣ2Ｆ8でドライエッチングする。次に、同図（ｂ）に示すように、Ｐイオンをドープし、オーミックコンタクト層（ｎ＋半導体層）１６を形成する。次に、同図（ｃ）に示すように、レジスト１１０を剥離した後、同図（ｄ）に示すように、キャップメタル３０をＤＨＦで選択エッチングする。
【００４４】
図１２は、図１１に続く薄膜トランジスタの形成工程及び画素電極形成工程であって、同図（ａ）に示すように、ソース電極１９、ドレイン電極１９’、画素電極２１及びクロス部接続配線６０をインクジェット塗布により形成する。この平面図を同図（ｂ）に示す。
【実施例３】
【００４５】
図１３は、図１に示す薄膜トランジスタ１０の断面図であって、図８に示す薄膜トランジスタ１０の断面図と異なるのは、第２の光透過型感光性樹脂１２’を省略したことである。以下、この薄膜トランジスタの製造工程を説明する。まず、ゲート・ソース配線工程は、図３に示す工程と同じである。また、次に続く薄膜トランジスタの形成工程は、図９、図１０、図１１（ｂ）に示す工程までは、同じである。図１１（ｂ）に続く工程を図１４に示す。
【００４６】
図１４において、図１１（ｃ）（ｄ）と異なるのは、まず、同図（ａ）に示すように、キャップメタル３０のエッチングを行い、次に、同図（ｂ）に示すように、第２の光透過型感光性樹脂１２’及びレジスト１１０の剥離を行う点である。
【００４７】
図１５は、図１４に続く薄膜トランジスタの形成工程及び画素電極形成工程であって、同図（ａ）に示すように、ソース電極１９、ドレイン電極１９’、画素電極２１及びクロス部接続配線６０をインクジェット塗布により形成する。この平面図を同図（ｂ）に示す。
【実施例４】
【００４８】
先の実施例に基づき３２型ワイド、１９２０×ＲＧＢ×１０８０ピクセルのフルハイビジョン（フルＨＤ）対応ＴＦＴアレイを１例として下記（１）〜（３）の仕様で作製した。また、比較例１として公知例に基づき同様の仕様で３２型ワイドＴＦＴアレイを作製した。
【００４９】
（１）ソース配線長：４００ｍｍ、配線幅：１０μｍ、配線材料：銀（Ａｇ）（比抵抗２．５μΩｃｍ）、膜厚：０．５μｍ
（２）ソース配線のクロス部接続配線長：２０μｍ（計１０８０箇所）、接触面積：１０μｍ×１０μｍ（計２１６０箇所）
（３）クロス部接続配線材料：本発明：銀（Ａｇ）（比抵抗２．５μΩｃｍ）、比較例１：ＩＴＯ（比抵抗１００μΩｃｍ）
なお、ストレート配線の抵抗値は２ｋΩであった。
【００５０】
この結果、本発明によるソース配線抵抗は、クロス部接続配線のないストレートのソース配線抵抗に比して１％未満の増加でしかなかった。このようなソース配線の配線抵抗の内訳及び比コンタクト抵抗を比較例と併せて下記表１、表２に示す。
【表１】
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【表２】
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【実施例５】
【００５１】
同じく、先の実施例に基づき３２型ワイド、１９２０×ＲＧＢ×１０８０ピクセルのフルハイビジョン（フルＨＤ）対応ＴＦＴアレイを１例として下記（１）〜（３）の仕様で作製した。また、比較例２として、公知例の架橋部（本発明ではクロス部接続配線という）が、銀（Ａｇ）で接続できるように、画素部用のマスクと架橋部用のマスクを別々に作成して同様の仕様で３２型ワイドＴＦＴアレイを作製した。
【００５２】
（１）ソース配線長：４００ｍｍ、配線幅：１０μｍ、配線材料：銀（Ａｇ）（比抵抗２．５μΩｃｍ）、膜厚：０．５μｍ
（２）ソース配線のクロス部接続配線長：２０μｍ（計１０８０箇所）、接触面積：１０μｍ×１０μｍ（計２１６０箇所）
（３）クロス部接続配線材料：本発明：焼成銀（比抵抗２．５μΩｃｍ）、比較例２：スパッタ銀（Ａｇ）（比抵抗２．５μΩｃｍ）
なお、ストレート配線の抵抗値は２ｋΩであった。
【００５３】
この結果、本発明のソース配線抵抗は、クロス部接続配線のないストレートの配線抵抗に比して１％未満の増加でしかなかったが、スパッタ銀（Ａｇ）による接続では１０％を超えて増加した。このようなソース配線抵抗の内訳及び比コンタクト抵抗を比較例２と併せて下記表３、表４に示す。
【表３】
2006295121.tif 000005
【表４】
2006295121.tif 000006
【図面の簡単な説明】
【００５４】
【図１】本発明に係る液晶表示装置の概略図
【図２】本発明に係る薄膜トランジスタの断面図
【図３】図２に示す薄膜トランジスタのゲート・ソース配線工程図
【図４】図３に続く薄膜トランジスタの形成工程図
【図５】図４に続く薄膜トランジスタの形成工程図
【図６】図５に続く画素形成工程図
【図７】図３ないし図６で形成された薄膜トランジスタの平面図
【図８】本発明に係る他の薄膜トランジスタの断面図
【図９】図８に示す薄膜トランジスタの形成工程図
【図１０】図９に続く薄膜トランジスタの形成工程図
【図１１】図１０に続く薄膜トランジスタの形成工程図
【図１２】図１１に続く薄膜トランジスタの形成工程図と薄膜トランジスタの平面図
【図１３】本発明に係るさらに他の薄膜トランジスタの断面図
【図１４】図１３に示す薄膜トランジスタの形成工程図
【図１５】図１４に続く薄膜トランジスタの形成工程図と薄膜トランジスタの平面図
【符号の説明】
【００５５】
１０…薄膜トランジスタ、１１…絶縁基板、１２…第１の光透過型感光性樹脂、１２’…第２の光透過型感光性樹脂、１３…ゲート電極、１４…ゲート絶縁膜、１５…半導体層(アモルファスシリコン)、１６…オーミックコンタクト層(ｎ＋半導体層)、１７…保護膜、１９…ソース電極、１９’…ドレイン電極、２０…液晶素子、２１…画素電極、２１’…画素コンタクト層、２２…共通電極、２３…補助容量、２４…補助容量配線、２４’…補助容量配線、４０…薄膜トランジスタ部、４１…クロス部、４２…ハーフ露光部、５０…レジスト、６０…クロス部接続配線、１００…走査線駆動回路、１０１…走査線、１０１’…ゲート配線、１１０…レジスト、２００…データ線駆動回路、２０１…データ線、２０１’…ソース配線
【図１】
2006295121.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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