(57)【要約】      （修正有）【課題】トンネル酸化膜または誘電体膜で発生する漏洩電流を防止し、過消去を最小化したフラッシュメモリ素子の製造方法の提供。【解決手段】トンネル酸化膜１２、酸化膜１４および第１導電膜を順次形成する段階と、前記第１導電膜のグレーンの間に第１エッチング液を浸透させて前記酸化膜１４にナノクリスタルポイントを形成する段階と、第２エッチング液を用いて前記第１導電膜を除去し、前記第１導電膜除去工程の間に前記酸化膜１４にナノクリスタル形成用ホールが形成される段階と、前記ホール内に非導電膜１８を充填して孤立形態のナノクリスタル１８Ｎを形成する段階と、前記ナノクリスタル１８Ｎを含んだ前記酸化膜１４上に誘電体膜２０および第２導電膜２２を順次形成する段階と、前記第２導電膜２２、前記誘電体膜２０、前記ナノクリスタルを１８Ｎ含んだ前記酸化膜１４、および前記トンネル酸化膜１２を順次パターニングする段階とを含む。【選択図】      図７
2006303506.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜、酸化膜および第１導電膜を順次形成する段階と、
前記第１導電膜のグレーンの間に第１エッチング液を浸透させて前記酸化膜に複数のナノクリスタルポイントを形成する段階と、
第２エッチング液を用いて前記第１導電膜を除去し、前記第１導電膜除去工程の間に前記酸化膜のナノクリスタルポイント部分が第２エッチング液によって除去されて前記酸化膜に複数のナノクリスタル形成用ホールが形成される段階と、
前記複数のホール内に非導電膜を充填して孤立形態の複数のナノクリスタルを形成する段階と、
前記複数のナノクリスタルを含んだ前記酸化膜上に誘電体膜および第２導電膜を順次形成する段階と、
前記第２導電膜、前記誘電体膜、前記ナノクリスタルを含んだ前記酸化膜、および前記トンネル酸化膜を順次パターニングする段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項２】
前記第１導電膜は、ポリシリコンで形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１および第２エッチング液は、ＨＦ含有エッチング液であることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記複数のナノクリスタルポイントは、前記第１エッチング液を用いたエッチバック工程またはウェットディップ工程によって前記第１導電膜のグレーンの間に第１エッチング液が浸透して形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記複数のナノクリスタルは、
前記酸化膜上に前記非導電膜を形成し、前記非導電膜を前記酸化膜の上端部が露出されるまでＣＭＰ工程によって除去することにより、前記複数のホール内に前記非導電膜が充填されて形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記非導電膜は、アンドープトポリシリコンまたは窒化物(Nitride)で形成されることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
一般に、不揮発性メモリ素子は、揮発性メモリ素子とは異なり、電源が供給されなくても以前状態の情報が維持される特性を持つ。よって、フラッシュメモリ素子などの不揮発性メモリ素子は、ファイルシステム、メモリカード、携帯用装置などに広く用いられている。
【０００３】
また、不揮発性メモリ素子は、半導体基板のチャネル領域上にトンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲート電極が順次積層された積層ゲート構造を持つ。
【０００４】
前記積層ゲート構造を持つ不揮発性メモリセルは、熱電子注入を誘発することによりプログラムできる。すなわち、前記コントロールゲートに高電圧を印加し、ソースとドレインに電位差を発生させる。その結果、前記ドレイン近くのチャネル領域で熱電子が発生し、前記熱電子はトンネル酸化膜のエネルギー障壁を越えて前記フローティングゲートに注入される。電子がフローティングゲートに注入されると、しきい値電圧が上昇する。したがって、前記上昇したしきい値電圧より小さい電圧をコントロールゲートに印加すると、プログラムされたセルは電流が流れなくなる。これを用いて、格納された情報を読み出すことができる。
【０００５】
前記積層ゲート構造を持つ不揮発性メモリセルの情報は、ＦＮトンネリング(Fowler/Nordheim tunneling)効果によって前記フローティングゲートの電子を除去することにより消去できる。すなわち、ソースに高電圧を印加し、コントロールゲート電極および基板に０Ｖを印加し、ドレインはフローティングさせる。その結果、前記ソース領域と前記フローティングゲートとの間に強い電気場が発生してＦＮトンネリングが誘発される。
【０００６】
一方、前記フローティングゲートは、導電性膜で形成されるので、ソース領域の付近から誘発されるＦＮトンネリングによって、前記フローティングゲートに注入された電子が全て除去できる。
【０００７】
しかし、前記積層ゲート電極構造を持つ不揮発性メモリセルは、電子保有と関連して問題点が発生するおそれがある。すなわち、不揮発性メモリセルがプログラムされた情報を維持するためには、前記フローティングゲート電極に注入された電子が保有されなければならない。ところで、前記トンネル酸化膜にピンホールのような結合が存在すると、前記フローティングゲート電極に注入された電子が前記欠陥を介して抜け出すおそれがある。これと関連し、前記フローティングゲートは、導電性膜で形成されるので、前記トンネル誘電膜の一部に存在する欠陥によっても多量の漏洩電流が発生する。
【０００８】
また、前記フローティングゲートに注入された電子を消去する間、前記フローティングゲートの電子が過消去される可能性がある。前記フローティングゲートが導電性膜で形成されるため、電子が前記フローティングゲート内で自由に移動することができる。よって、前記過消去問題が発生し易い。
【０００９】
したがって、積層ゲート電極を持つフラッシュメモリ素子の形成により発生するかかる問題点を解決することが可能な技術が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、積層ゲート電極構造を持つ不揮発性メモリセルの形成により発生するかかる問題点を解決することを可能にするフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明は、半導体基板上にトンネル酸化膜、酸化膜および第１導電膜を順次形成する段階と、前記第１導電膜のグレーンの間に第１エッチング液を浸透させて前記酸化膜に複数のナノクリスタルポイントを形成する段階と、第２エッチング液を用いて前記第１導電膜を除去し、前記第１導電膜除去工程の間に前記酸化膜のナノクリスタルポイント部分が第２エッチング液によって除去されて前記酸化膜に複数のナノクリスタル形成用ホールが形成される段階と、前記複数のホール内に非導電膜を充填して孤立形態の複数のナノクリスタルを形成する段階と、前記複数のナノクリスタルを含んだ前記酸化膜上に誘電体膜および第２導電膜を順次形成する段階と、前記第２導電膜、前記誘電体膜、前記ナノクリスタルを含んだ前記酸化膜および前記トンネル酸化膜を順次パターニングする段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【００１２】
上述したように、本発明によれば、ナノクリスタルを採用して前記ナノクリスタルが電子を保有するようにすることにより、トンネル酸化膜または誘電体膜で発生する欠陥による漏洩電流を防止することができ、消去動作中に過消去を最小化することができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。なお、ある膜が他の膜または半導体基板の「上」にあるまたは接触していると記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することも、その間に第３の膜が介在されることも含む。
【００１４】
図１〜図７は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００１５】
図１を参照すると、半導体基板１０上にトンネル酸化膜１２、酸化膜１４、およびグレーンＧを有する第１導電膜１６を順次形成する。第１導電膜１６はポリシリコンで形成される。
【００１６】
図２を参照すると、第１導電膜１６に、第１エッチング液を用いたエッチバック工程またはウェットディップ(wet dip)工程を行うことにより、第１導電膜１６のグレーンＧの間に第１エッチング液が浸透して酸化膜１４に複数（多数）のナノクリスタルポイント１４Ｐが形成される。エッチバック工程またはウェットディップ工程の間に、第１導電膜１６は一定の厚さエッチングされて平坦化される。第１エッチング液は、ＨＦ含有エッチング液である。
【００１７】
図３を参照すると、第２エッチング液を用いて前記第１導電膜１６を除去する。第１導電膜１６を除去する第１導電膜１６除去工程の間に、第２エッチング液が第１導電膜１６のグレーンＧの間に引き続き浸透して酸化膜１４のナノクリスタルポイント１４Ｐ部分が拡張され、酸化膜１４の上端部が露出して、複数（多数）のナノクリスタルポイント１４Ｐ部分が第２エッチング液によって除去されることにより、酸化膜１４に複数（多数）のナノクリスタル形成用ホール１４Ｈが形成される。第２エッチング液は、ＨＦ含有エッチング液である。ナノクリスタルポイント１４Ｐは、第１および第２エッチング液が浸透している状態なので速く除去されるが、第１および第２エッチング液が浸透していない酸化膜１４の部分は殆ど除去されず残っている。
【００１８】
図４を参照すると、ホール１４Ｈの形成された酸化膜１４上に非導電膜１８を形成する。非導電膜１８は、非導電性物質、例えばアンドープトポリシリコンまたは窒化物(Nitride)で形成される。
【００１９】
図５を参照すると、酸化膜１４の上端部が露出するまで非導電膜１８をＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨）工程によって除去し、これにより複数（多数）のホール１４Ｈ内に非導電膜１８が充填されて孤立形態の複数（多数）のナノクリスタル１８Ｎが形成される。ナノクリスタル１８Ｎは、フローティングゲートの役割をする。
【００２０】
図６を参照すると、複数（多数）のナノクリスタル１８Ｎを含んだ酸化膜１４上に誘電体膜２０および第２導電膜２２を順次形成する。第２導電膜２２は、コントロールゲート形成用物質を用いて形成する。
【００２１】
図７を参照すると、第２導電膜２２、誘電体膜２０、ナノクリスタル１８Ｎを含んだ酸化膜１４およびトンネル酸化膜１２を順次パターニングしてゲート電極パターンＧＰを形成する。ソース／ドレインイオン注入工程を行い、半導体基板１０にソース領域２４およびドレイン領域２６を形成する。
【００２２】
以下、本発明の好適な実施例に係る不揮発性メモリセルのプログラム、読み出しおよび消去動作について説明する。
【００２３】
プログラム動作は、前記コントロールゲート電極２２および前記ソース領域２４に電圧を印加し、前記ドレイン領域２６を接地させることにより行われ得る。これにより、前記ソース領域２４近くから熱電子が発生する。
【００２４】
前記熱電子は、前記トンネル酸化膜１２のエネルギー障壁を越えて前記ソース領域２４近くの前記複数（多数）のナノクリスタル１８Ｎ内に注入される。前記複数（多数）のナノクリスタル１８Ｎ内に熱電子が注入されることにより、前記不揮発性メモリセルのしきい値電圧(Threshold voltage)Ｖｔｈが高くなる。結果的に、前記不揮発性メモリセルに情報が格納される。前記複数（多数）のナノクリスタル１８Ｎは、前記誘電体膜２０によって互いに離隔しているので、いずれか一つのナノクリスタル１８Ｎに注入された電子は、他のナノクリスタル１８Ｎに移動できない。
【００２５】
一方、前記複数（多数）のナノクリスタル１８Ｎは、非導電性物質で形成される。したがって、前記ナノクリスタル１８Ｎの周囲のトンネル酸化膜１２または誘電体膜２０に欠陥が存在しても、漏洩電流が防止される。
【００２６】
また、前記プログラム動作は、前記ソース領域２４および前記ドレイン領域２６を接地させ、前記コントロールゲート電極２２および前記半導体基板１０に電圧を印加してＦＮトンネリングを誘発することにより行われ得る。この際、電子がＦＮトンネリングによって前記複数（多数）のナノクリスタル１８Ｎに均一に注入される。この場合にも、前記トンネル酸化膜１２または前記コントロールゲート電極２２に欠陥が存在しても漏れ電流が防止される。
【００２７】
読み出し動作は、前記コントロールゲート電極２２および前記ドレイン領域２６に電圧を印加し、前記ソース領域２４を接地させることにより行われる。この際、前記コントロールゲート電極２２に印加するゲート電圧Ｖｇは、前記複数（多数）のナノクリスタル１８Ｎ内に熱電子が注入されたときのしきい値電圧より低い。したがって、前記ナノクリスタル１８Ｎ内に熱電子が注入されたセルでは、チャネル電流が流れない。よって、前記ナノクリスタル１８Ｎ内に熱電子が注入されたセルから情報０が得られる。
【００２８】
一方、前記ナノクリスタル１８Ｎ内に熱電子が注入されていないセルでは、前記ゲート電圧Ｖｇによってチャネルがターンオンされてチャネル電流が流れる。したがって、前記誘電体ナノクリスタル１８Ｎ内に熱電子が注入されていないセルから情報１が得られる。
【００２９】
消去動作は、熱正孔注入(hot hole injection)を用いて行われ得る。すなわち、前記コントロールゲート電極２２に陰の電圧を印加し、前記ソース領域２４近くから熱正孔を発生させる。前記熱正孔は、前記コントロールゲート電極２２の電圧によって前記トンネル酸化膜１２のエネルギー障壁を越えて前記ソース領域２４近くのナノクリスタル１８Ｎ内に注入される。前記ナノクリスタル１８Ｎ内に注入された熱正孔は、ナノクリスタル１８Ｎ内の電子を除去する。
【００３０】
前記ナノクリスタル１８Ｎは、互いに離隔し、非導電性物質で形成されるので、過消去を最小化することができる。また、前記プログラム動作の間に熱電子が前記ソース領域２４近くのナノクリスタル１８Ｎ内に制限的に注入されて維持されるので、熱正孔注入を用いた消去動作は、前記ソース領域２４近くのナノクリスタル１８Ｎに対してのみ行うことで十分である。
【００３１】
一方、前記電子がＦＮトンネリングによって前記複数のナノクリスタル１８Ｎに均一に注入された場合、消去動作はＦＮトンネリングを用いて行われる。すなわち、前記コントロールゲート電極２２に陰の電圧を印加し、前記半導体基板１０に陽の電圧を印加する。これにより、前記ナノクリスタル１８Ｎに注入された電子がトンネリングによって消去される。
【００３２】
本発明によれば、ナノクリスタルを採用して前記ナノクリスタルが電子を保有するようにすることにより、トンネル酸化膜またはコントロールゲート電極用酸化膜で発生する欠陥による漏洩電流を防止することができ、消去動作中に過消去を最小化することができるという効果がある。
【００３３】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内において各種変形例または変更例に想到し得るのは、本発明の属する分野の当業者には明らかなことでり、それらの変形例または変更例も特許請求の範囲に属する。
【産業上の利用可能性】
【００３４】
本発明の活用例として、半導体素子の製造方法に適用出来、さらに詳しくは、フラッシュメモリ素子の製造方法に適用出来る。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００３６】
１０…半導体基板
１２…トンネル酸化膜
１４…酸化膜
１４Ｐ…ナノクリスタルポイント
１４Ｈ…ナノクリスタル用ホール
１６…第１導電膜
１８…非導電膜
１８Ｎ…ナノクリスタル
２０…誘電体膜
２２…第２導電膜
２４…ソース領域
２６…ドレイン領域
Ｇ…グレーン
ＧＰ…ゲート電極パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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