(57)【要約】【課題】  ラッチアップの耐性を向上させながら放電能力またはターンオン時間を適正に制御するようにしてトレードオフ関係を除去する。【解決手段】  この静電保護回路は、第１の電源端子１と該第１の電源端子よりも低電位の第２の電源端子２との間の過剰電荷を放電するサイリスタ３と、サイリスタ３をターンオンさせる電流を供給するトリガー回路７と、第１の電源端子１および第２の電源端子２の間にサイリスタ３と並列に配置されて同一の電源端子間電圧におけるトリガー回路７の電流供給能力と比較して高い電流供給能力を有すると共にトリガー回路７に接続されたサイリスタ３のターンオン時間よりも短い時間でかつ該サイリスタのターンオン電圧よりも低い電圧でオン状態に遷移する静電放電素子１０とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の電源端子と該第１の電源端子よりも低電位の第２の電源端子との間の過剰電荷を放電するサイリスタと、
前記サイリスタをターンオンさせる電流を供給するトリガー回路と、
前記第１の電源端子および前記第２の電源端子の間に前記サイリスタと並列に配置されて同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有すると共に前記トリガー回路に接続された前記サイリスタのターンオン時間よりも短い時間でかつ該サイリスタのターンオン電圧よりも低い電圧でオン状態に遷移する静電放電素子と、
を備えることを特徴とする静電保護回路。
【請求項２】
前記静電放電素子は少なくとも２段よりなる多段ダイオードにより構成され、前記多段ダイオードは、同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有する周囲長と段数とを備えていることを特徴とする請求項１に記載の静電保護回路。
【請求項３】
前記静電放電素子はｎチャネルのＭＯＳトランジスタにより構成され、該ｎチャネルＭＯＳトランジスタのゲートは直列接続された容量素子および抵抗素子のそれぞれの第１端子の接続点に接続され、前記容量素子の第２端子は前記第１の電源端子に接続され前記抵抗素子の第２端子は前記第２の電源端子に接続されて前記直列接続された前記容量素子および前記抵抗素子は前記ｎチャネルＭＯＳトランジスタに対して並列接続されると共に、前記ｎチャネルＭＯＳトランジスタのゲート幅は、該ｎチャネルＭＯＳトランジスタがオンしたときに同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有するように構成されていることを特徴とする請求項１に記載の静電保護回路。
【請求項４】
前記静電放電素子はｐチャネルＭＯＳトランジスタにより構成され、前記ｐチャネルＭＯＳトランジスタのゲートは直列接続された抵抗素子および容量素子のそれぞれの第１端子の接続点に接続され、前記抵抗素子の第２端子は前記第１の電源端子に接続され前記容量素子の第２端子は前記第２の電源端子に接続されて前記直列接続された前記抵抗素子および前記容量素子は前記ｐチャネルＭＯＳトランジスタに対して並列接続されると共に、前記ｐチャネルＭＯＳトランジスタのゲート幅は、該ｐチャネルＭＯＳトランジスタがオンしたときに同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有するように構成されていることを特徴とする請求項１に記載の静電保護回路。
【請求項５】
前記静電放電素子はｎｐｎ型バイポーラトランジスタにより構成され、前記第１の電源と該ｎｐｎ型バイポーラトランジスタのコレクタとの接続点と該ｎｐｎ型バイポーラトランジスタのベースとの間には前記接続点から前記ベース方向に順方向にダイオードが並列に接続され、前記ダイオードのアノードは前記第１の電源端子に接続され、前記ダイオードのカソードは前記ｎｐｎ型バイポーラトランジスタのベースに接続されると共に、前記ｎｐｎ型バイポーラトランジスタは、該ｎｐｎ型バイポーラトランジスタがオンしたときに同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有するように構成されていることを特徴とする請求項１に記載の静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に静電サージ等の電流が流れ込むことを防止する静電保護回路に関する。
【背景技術】
【０００２】
外部からの過電流による静電破壊から内部回路を保護するために、静電保護回路および静電保護素子がＬＳＩ内部に集積化されている。静電保護素子の１つとして用いられるサイリスタは、一旦オン状態になった後は高い放電能力を保持することが可能であり、静電保護素子に適している。
【０００３】
一般に、サイリスタ保護回路は例えば電源パッドと接地パッドとの接続線に介挿され、エミッタが電源パッドに接続されコレクタが接地パッドに接続されたｐｎｐ型バイポーラ・ジャンクション・トランジスタ（以下、ＢＪＴ―Bipolar Junction Transistor―）、コレクタが前記ｐｎｐ型ＢＪＴのベースに接続されエミッタが接地パッドに接続されベースが前記ｐｎｐ型ＢＪＴのコレクタに接続されたｎｐｎ型ＢＪＴ、前記ｐｎｐ型ＢＪＴのコレクタと前記ｎｐｎ型ＢＪＴのベースとの接続点と前記ｎｐｎ型ＢＪＴのエミッタと接地パッドとの接続点の間に介挿された抵抗、を備え、さらに、ｐｎｐ型ＢＪＴのベースと前記ｎｐｎ型ＢＪＴのコレクタとの接続点には前記サイリスタに対して並列に接続されたトリガー素子が接続されている。
【０００４】
上述した一般的なサイリスタ保護回路の問題点の１つは、回路の構成の仕方によっては通常動作時にラッチ状態が発生してしまうことである。そこで、このサイリスタ保護回路におけるラッチアップ耐性を向上させるために、２つの対策が講じられている。前者の対策は、特許文献１，２に記載されている第１の従来例の回路構成であり、後者の対策は、サイリスタを構成する２つのＢＪＴのベース抵抗の値を調整する第２の従来例である。
【０００５】
第１の従来例による静電保護回路は、特許文献１に記載されているように、一般的なサイリスタ保護回路におけるサイリスタと第１の電源端子との間に直列にダイオードを接続した構成を備えている。なお、この第１の従来例に関する技術の１つとして、特許文献２に記載された回路構成もある。この特許文献２に記載された静電保護回路は、第１の電源端子とｐｎｐＢＪＴのエミッタとの間にツェナーダイオードが接続された構成を有している。
【０００６】
上述したサイリスタ保護回路におけるラッチアップ耐性向上のための後者の対策としての第２の従来例は、一般的なサイリスタ保護回路におけるｎｐｎ型ＢＪＴおよびｐｎｐ型ＢＪＴのそれぞれのベース抵抗を数Ω〜数十Ωまで低減させて、ＢＪＴのエミッタとベース間にそれぞれ接続することである。この第２の従来例としては、特許文献３および特許文献４に記載された技術があり、特許文献３は通常の静的な抵抗を用いており、特許文献４は抵抗素子としてトランジスタを用いている。また、特許文献以外では非特許文献１がある。
【０００７】
第１の従来例の構成は、サイリスタを含むＥＳＤ保護回路のホールド電圧Ｖｈを増加させる技術として知られている。ホールド電圧Ｖｈが待機電圧より十分高い値に設定されていればサイリスタが一度オン状態になっても、最終的にはもとのオフ状態に復帰する。この構成の問題点は直列にダイオードを挿入するために、ダイオードの寄生抵抗および順バイアスされたダイオードの順方向電圧により放電能力が劣化することである（後述する図９参照）。
【０００８】
第２の従来例の構成は、ベース抵抗を意図的に小さな値で設計することでシリコン上に構成されたサイリスタのｐ−ウェル（ｐ−ｗｅｌｌ）領域にキャリアが保持されにくい構造となっている（後述する図８参照）。したがって、サイリスタのターンオンに必要な電流量が増加するため、電源ノイズ等による不慮のターンオンを防ぐ効果がある。また、ホールド電圧Ｖｈを上昇させることで仮にターンオンしたとしても静電サージを放電したあとは、通常動作時におけるリーク電流レベル程度に回路を流れる電流が復帰することになり、換言すればラッチアップしないことになる。
【０００９】
第２の従来例の回路における問題点は、ウェル領域にキャリアが保持されにくい構造を形成しているため、逆にサイリスタのターンオン時間が長くなってしまうことである。これは過渡的な電圧ストレスに弱い薄い酸化膜の静電保護においては問題となる。
【００１０】
まとめると従来の対策としての第１および第２の従来例においては、ラッチアップの耐性を向上させることと、静電保護回路の放電能力の劣化またはターンオン時間の長時間化とが、トレードオフの関係を有していた。
【００１１】
図９および図１０の特性図を用いて、従来の静電保護回路の電流−電圧特性について説明する。図９は、一般的なサイリスタ保護回路と第１の従来例による静電保護回路のそれぞれのＩ−Ｖ特性の差を示している。実線４１は一般的なサイリスタ保護回路のＩ−Ｖ特性を示しており、これに対して破線４２は第１の従来例による静電保護回路のＩ−Ｖ特性を示している。破線４３による電圧のレベルは待機電圧であり、電源端子に供給される電源電圧Ｖｄｄである。実線サークル４４はサイリスタを用いた静電保護回路のホールド電圧を示しており、電源端子とｐｎｐ型ＢＪＴのエミッタとの間にダイオードを介挿させた第１の従来例においては破線４２の特性における破線サークル４５のように待機電圧よりも高い値にホールド電圧を上げることができ、ラッチアップ対策が施されている。
【００１２】
図１０は、一般的なサイリスタ保護回路におけるｎｐｎ型ＢＪＴのベース／エミッタ間抵抗の抵抗値によるＩ−Ｖ特性の差を示している。実線５１は、一般的なサイリスタ保護回路におけるｎｐｎ型ＢＪＴのベース抵抗が１ｋΩ以上の高抵抗の場合のＩ−Ｖ特性を示しており、破線５２は、第２の従来例のように、ベース抵抗を数Ωから数十Ω程度の低抵抗とした場合のＩ−Ｖ特性を示している。電圧レベル５３は、例えば電源電圧Ｖｄｄの待機電圧である。このような図１０の特性において、ｎｐｎ型ＢＪＴのベース抵抗を高抵抗とした場合のホールド電圧は、実線のサークル５４のように待機電圧レベル５３よりも低い電圧値を示しているが、ベース抵抗を低抵抗とした場合のホールド電圧は、破線のサークル５５のように待機電圧より高い電圧値を示すことになる。したがって、サイリスタを構成するｎｐｎ型ＢＪＴのベース抵抗の抵抗値を低くすることによっても、ホールド電圧を待機電圧よりも高い値にすることは可能である。
【特許文献１】米国特許第６，４３３，３６８号公報
【特許文献２】特許第２９３８５７１号公報
【特許文献３】米国特許第５，７４７，８３４号公報
【特許文献４】米国特許第６，０３１，４０５号公報
【非特許文献１】“ＥＳＤ保護およびラッチアップ耐性ＩＣ動作のための高いホールド電流ＳＣＲ（ＨＨＩ−ＳＣＲ）”、２００２年、ＥＯＳ／ＥＳＤ、マークス・Ｐ・Ｊ・メージェンス他。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、静電保護回路におけるラッチアップ対策のために、サイリスタに直列にダイオードを接続する構成によれば、直列にダイオードを挿入するためダイオードの寄生抵抗および順バイアスされたダイオードの順方向電圧により放電能力が低下するという問題がある。
【００１４】
また、静電保護回路におけるラッチアップ対策のために、ベース抵抗を意図的に小さな値で設計することにより、サイリスタのウェル領域にキャリアが保持され難くする構成によれば、サイリスタのターンオン時間がかえって長くなってしまうという問題がある。
【００１５】
本発明は上記課題に鑑みてなされたものであり、ラッチアップの耐性を向上させながら放電能力の低下またはターンオン時間の長時間化を防止するようにしてトレードオフ関係を除去した静電保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明の基本構成に係る静電保護回路は、第１の電源端子と該第１の電源端子よりも低電位の第２の電源端子との間の過剰電荷を放電するサイリスタと、前記サイリスタをターンオンさせる電流を供給するトリガー回路と、前記第１の電源端子および前記第２の電源端子の間に前記サイリスタと並列に配置されて同一の電源端子間電圧における前記トリガー回路の電流供給能力と比較して高い電流供給能力を有すると共に前記トリガー回路に接続された前記サイリスタのターンオン時間よりも短い時間でかつ該サイリスタのターンオン電圧よりも低い電圧でオン状態に遷移する静電放電素子と、を備えることを特徴とする。
【発明の効果】
【００１７】
本発明は以上の構成により、通常は低いサイリスタのターンオン電流を静電保護回路全体として上昇させ、例えば電源ノイズのような静電サージに満たない程度の過電流が供給された場合の静電保護動作を抑制して回路全体のラッチアップ耐性を向上させると共に、放電能力を維持させつつ、サイリスタで問題となる立ち上がりの速いサージに対する高速の応答性能、すなわち、高速ターンオン性能を確保することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら本発明に係る静電保護回路の実施形態について詳細に説明する。
【００１９】
第１実施形態
図１は、本発明の第１実施形態に係る静電保護回路の構成を示す回路図であり、同図において、静電保護回路は、電源パッド１と接地パッド２の間に設けられたサイリスタ３を備えており、このサイリスタ３は、ｐｎｐ型ＢＪＴ４とｎｐｎ型ＢＪＴ５の組み合わせによって構成され、ｎｐｎ型ＢＪＴ５はそのベースとエミッタとの間にベース抵抗６を備えており、ｐｎｐ型ＢＪＴ４のベース抵抗は図示を省略されている。抵抗６は、ｎｐｎ型ＢＪＴ５のベース／エミッタ間の抵抗であり、ｐウェル／ｐ基板抵抗と付加抵抗との合成抵抗である。
【００２０】
電源パッド１と接地パッド２との間には、サイリスタ３と並列に接続されてｐｎｐ型ＢＪＴ４のベース端子にトリガー信号を供給するトリガー回路７と、サイリスタ３およびトリガー回路７に並列接続された静電放電回路１０とが設けられている。静電放電回路１０は、この第１実施形態では、電源パッド１から接地パッド２に順方向に接続された少なくとも２段の複数段のダイオード１１，１２より構成されている。付加された静電保護回路１０は、通常動作状態ではリーク電流が問題とならないように設計されており、特に複数段のダイオードを用いる場合には留意されるべきである。
【００２１】
トリガー回路７は、電源パッド１と接地パッド２との間の電位差に応じてサイリスタ３がターンオンするのに必要な電流を生成するものであり、図示説明を省略するが、このトリガー回路７の実際の回路例としては、１段または多段のダイオードや、ゲートが時定数回路によって制御されたＭＯＳトランジスタなどが考えられる。
【００２２】
静電放電回路１０における直列接続されたダイオード１１，１２は、トリガー回路７が並列接続された電源パッド１と接地パッド２との間の同じ電位差に対して、トリガー回路７よりも電流量が大きくなるように設計されている。実際の例としては、一般的なサイリスタ保護回路で説明したような通常のサイリスタを用いる静電保護回路のターンオン電流が１０ミリアンペア（ｍＡ）以下程度であることを踏まえて、このターンオン電流を３００〜６００ミリアンペア（ｍＡ）程度まで上昇させるためには、周囲長が４０〜８０μｍ程度のＮウェル領域に構成されたダイオード（Ｐ＋／Ｎウェルダイオード）を用いることが望ましい。ｎｐｎ型ＢＪＴ５のベース／エミッタ間に接続される抵抗は１ｋΩ以上の抵抗値を有するものを用いることが望ましい。
【００２３】
図２の特性図を参照しながら、上記構成を有する第１実施形態に係る静電保護回路の動作について説明する。図１に示す静電保護回路においては、トリガー回路７がターンオン電流をサイリスタ３のＮウェル領域に供給する前に、並列接続された静電放電回路１０における多段のダイオード１１，１２に電流が流れ始める。図２は、サイリスタ３の抵抗５が１ｋΩ以上の高い抵抗値を有している場合の静電放電回路１０に流れる電流−電圧特性を実線波形２１により示しており、破線２２は待機電圧としてのＶｄｄ電圧の値を示し、破線２３はターンオン電圧の値を示している。
【００２４】
本願第１実施形態による静電放電素子１０を設けていないときには、抵抗５が１ｋΩ以上の高い抵抗値に対してホールド電圧２４は、待機電圧２２よりも低い電圧値となっているが、第１実施形態に係る静電放電回路１０を並列に設けたことにより、待機電圧２２よりも高い電圧値からターンオン電圧２３までは、破線２５のような特性を示している。すなわち、波形２１は、トリガー回路７の構成により決定されるターンオン電圧２３までは並列接続された多段のダイオード１１，１２の放電能力に応じて、破線の波形２５のように静電保護回路１０全体としての放電能力が決定される。ターンオンした後は、通常のサイリスタと同じ実線波形２１に示されるような放電能力となる。
【００２５】
このように構成された図１に示す静電保護回路の効果としては、静電サージには満たないレベルの過電流サージ印加による不慮のターンオンを防ぐことが可能である。並列接続された多段のダイオード１１，１２により確保した静電保護回路全体としてのターンオン電流の増加分だけのマージンを確保できる。また、ターンオン電流を増加させる手法として、ｎｐｎ型ＢＪＴ５のベース／エミッタ間抵抗６の抵抗値を小さくしなかったので、サイリスタのターンオン時間に悪影響が現れることがない。また、サイリスタ３がターンオンするまでは、並列接続された静電放電素子１０のダイオード１１，１２が静電サージの一部を放電する。ダイオードはサイリスタと比してオン状態に遷移する時間が短いため、時間的に立ち上がりの早い静電サージ（過電流サージ）によって電源パッド１と接地パッド２との間に内部回路を破壊する過電圧が現れるのを防ぐことができる。本実施形態によれば従来トレードオフ関係にあった静電保護回路のラッチアップ耐性と素子の高速ターンオン性能を、静電保護回路の放電能力は維持したまま同時に改善することができる。
【００２６】
第２実施形態
次に、図３を参照しながら、本発明の第２実施形態に係る静電保護回路について説明する。なお、図３において、図１と同一の符号を用いた構成要素は、第１実施形態と同一または相当する構成要素を示すものとする。図３においては、トリガー回路７がｎｐｎ型ＢＪＴ５のベース端子に接続されており、静電放電素子１０の電源パッド１と接地パッド２に並列接続されている箇所がサイリスタ３よりもパッド側である点以外は第１実施形態と同等の構成を有している。したがって、第２実施形態に係る静電保護回路においては、電源パッド１と接地パッド２に接続されるトリガー回路７の接続位置は、サイリスタ３よりもパッドから離隔する並列位置となっており、この構成に基づいて第１実施形態と同一の動作と効果を備えている。
【００２７】
すなわち、第２実施形態に係る静電保護回路においても、静電放電素子１０は、少なくとも２段である多段のダイオード１１，１２により構成され、ダイオード１１，１２は、同一の電源端子１，２間電圧におけるトリガー回路７の電流供給能力と比較して高い電流供給能力を有するように周囲長と段数とが設計されている。
【００２８】
第３実施形態
なお、上述した第１、第２実施形態に係る静電保護回路では、静電放電素子１０は、少なくとも２段を有する多段に縦続接続された複数のダイオードにより構成されるものとして説明したが、本発明はこれに限定されず、静電放電素子１０はその他のデバイスにより構成されていても良い。
【００２９】
例えば、図４に示す本発明の第３実施形態に係る静電保護回路は、静電放電素子を電界効果トランジスタにより構成している。第３実施形態の詳細について説明する。図４に示した第３実施形態に係る静電保護回路は、サイリスタ３と並列に接続される静電放電素子１０がｎＭＯＳ（Metal Oxide Semiconductor）トランジスタ１３とゲート制御用の抵抗素子１５と容量素子１６により構成されている点を除けば、第１実施形態に記載の静電保護回路と同じである。ｎＭＯＳトランジスタ１３は厚膜で構成されてしきい値電圧Ｖthが高いものを用いており、しきい値電圧Ｖthおよびゲート幅Ｗによって静電保護回路のターンオン電流を決定するように構成されている。
【００３０】
以上のように、第３実施形態に係る静電保護回路においては、静電放電素子１０は、ｎチャネルのＭＯＳトランジスタ１３により構成され、このｎチャネルＭＯＳトランジスタ１３のゲートは直列接続された抵抗素子１５および容量素子１６のそれぞれの第１端子の接続点に接続され、抵抗素子１５の第２端子は第２の電源端子２に接続されると共に、容量素子１６の第２端子は第１の電源端子１に接続されて、直列接続された抵抗素子１５および容量素子１６はｎチャネルＭＯＳトランジスタ１３に対して並列接続され、ｎチャネルＭＯＳトランジスタ１３のゲート幅は、このｎチャネルＭＯＳトランジスタ１３がオンしたときに同一の電源端子１，２間電圧におけるトリガー回路７の電流供給能力と比較して高い電流供給能力を有するように設計されている。
【００３１】
このように構成された第３実施形態に係る静電保護回路においては、正極性のサージ電流が供給されたときには、ｎＭＯＳトランジスタ１３のゲート電位が電源パッド１の電源電位Ｖｄｄ近傍にまで上昇するために、ｎＭＯＳトランジスタ１３がオン状態となる。電源パッド１と接地パッド２との間の電圧がトリガー回路７の構成により決定されるターンオン電圧まで上昇する間は並列接続されたｎＭＯＳトランジスタ１３の放電能力に応じて静電保護回路全体としての放電能力が決定される。その他の動作は、第１実施形態に係る静電保護回路で説明されたダイオードの動作と同じである。
【００３２】
このように構成された第３実施形態に係る静電保護回路の効果としては、第１実施形態に記載した効果に加えて、トリガー回路７のリーク電流を無視することができる場合には通常動作時のリーク電流をｎＭＯＳトランジスタ１３のオフリークレベルまで低減することができる。
【００３３】
第４実施形態
図５は、本発明の第４実施形態に係る静電保護回路を示している。第４実施形態の構成は、サイリスタ３と並列に接続される静電放電素子１０がｐＭＯＳトランジスタ１４により構成されている点と、このＭＯＳトランジスタ１４のゲート電極制御用の抵抗素子１５と容量素子１６の縦続接続が、図４に示す第３実施形態の場合と逆である点を除けば第３実施形態に係る静電保護回路と同じである。
【００３４】
すなわち、第４実施形態に係る静電保護回路においては、静電放電素子１０は、ｐチャネルＭＯＳトランジスタ１４により構成され、このｐチャネルＭＯＳトランジスタ１４のゲートは直列接続された抵抗素子１５および容量素子１６のそれぞれの第１端子の接続点に接続され、抵抗素子１５の第２端子は第１の電源端子１に接続されると共に容量素子１６の第２端子は第２の電源端子２に接続されて、直列接続された抵抗素子１５および容量素子１６はｐチャネルＭＯＳトランジスタ１４に対して並列接続され、ｐチャネルＭＯＳトランジスタ１４のゲート幅は、このｐチャネルＭＯＳトランジスタがオンしたときに同一の電源端子１，２間電圧におけるトリガー回路７の電流供給能力と比較して高い電流供給能力を有するように設計されている。
【００３５】
このように構成された第４実施形態に係る静電保護回路の効果は、第３実施形態の静電保護回路の効果と同様であるので重複説明を省略する。
【００３６】
第５実施形態
なお、上述した第３および第４実施形態に係る静電保護回路においては、静電放電素子１０をｎチャネルまたはｐチャネルＭＯＳトランジスタ１３または１４により構成するものとして説明したが、本発明はこれにも限定されず、静電放電素子１０はバイポーラトランジスタにより構成しても良い。
【００３７】
図６は、静電放電素子１０をｎｐｎ型ＢＪＴ１７により構成した第５実施形態に係る静電保護回路を示す回路図である。図６において、静電放電素子１０は、サイリスタ３に並列に電源端子１と接地端子２との間に接続され、ｎｐｎ型ＢＪＴ１７のコレクタ端子が電源端子１に接続されると共にエミッタ端子が接地端子２に接続されている。ｎｐｎ型ＢＪＴ１７のコレクタ端子とベース端子との間にはコレクタからベースへ順方向にダイオード１９が接続され、このダイオード１９はｎｐｎ型ＢＪＴ１７のベース端子に電流を供給する。
【００３８】
すなわち、第５実施形態に係る静電保護回路において、静電放電素子１０は、ｎｐｎ型バイポーラトランジスタ１７により構成され、電源パッド１とこのｎｐｎ型バイポーラトランジスタ１７のコレクタとの接続点とこのｎｐｎ型バイポーラトランジスタ１７のベースとの間にはコレクタからベース方向に順方向にダイオード１９が並列に接続され、ダイオード１９のアノードは電源端子１とｎｐｎ型バイポーラトランジスタ１７のコレクタ端子との接続点に接続されると共にダイオード１９のカソードはｎｐｎ型バイポーラトランジスタ１７のベースに接続され、ｎｐｎ型バイポーラトランジスタ１７は、このｎｐｎ型バイポーラトランジスタ１７がオンしたときに同一の電源端子間電圧におけるトリガー回路７の電流供給能力と比較して高い電流供給能力を有するように設計されている。
【００３９】
このような構成を有する第５実施形態に係る静電保護回路において、静電放電素子１０を構成するｎｐｎ型ＢＪＴ１７のベース端子に接続されて電流を供給するダイオード１９のサイズと段数およびＢＪＴ１７のサイズを調整することによって、サイリスタ３がターンオンする前にＢＪＴ１７側に電流を引き込むようにしている。図６に示したダイオード１９は１段構成となっているが、通常動作時の電源電圧に合わせてリーク電流を多くすることなく、さらに、サイリスタ３よりも早くターンオンさせるために、ダイオード１９を最も望ましい段数に調整して多段に構成することも可能である。
【００４０】
第６実施形態
なお、上述した第５実施形態に係る静電保護回路は、静電放電素子１０をｎｐｎ型ＢＪＴ１７により構成したが、本発明はこれに限定されず、ｐｎｐ型バイポーラトランジスタにより構成しても良い。図７に示す第６実施形態に係る静電保護回路において、静電放電素子１０は、ｐｎｐ型バイポーラトランジスタ１８により構成され、このｐｎｐ型バイポーラトランジスタ１８のベースとこのｐｎｐ型バイポーラトランジスタ１８のコレクタおよび接地電源２の接続点との間には、ベースから接続点方向に順方向にダイオード１９が並列に接続され、このダイオード１９のアノードはｐｎｐ型バイポーラトランジスタ１８のベースに接続されると共にダイオード１９のカソードは接地端子２およびトランジスタ１８のコレクタの接続点に接続され、ｐｎｐ型バイポーラトランジスタ１８は、ｐｎｐ型バイポーラトランジスタ１８がオンしたときに同一の電源端子間電圧におけるトリガー回路７の電流供給能力と比較して高い電流供給能力を有するように設計されている。
【００４１】
なお、第５および第６実施形態に係る静電保護回路は、ｎｐｎ型ＢＪＴ１７またはｐｎｐ型ＢＪＴ１８を静電放電素子１０の構成要素として形成する具体例について説明しているが、これらの実施形態におけるＢＪＴはＭＯＳのゲート下に形成される寄生ＢＪＴであっても良い。また、サイリスタ３と並列に接続される静電放電素子１０のデバイス側に容量（Ｃ）を含んでいなければ、この静電放電素子はＶｄｄ−Ｖｓｓ間すなわち電源間のみではなく、入出力端子と電源端子間、すなわち、Ｉ／Ｏ端子−Ｖｄｄ／Ｖｓｓ端子にも用いて入出力Ｉ／Ｏの保護を図ることもできる。
【００４２】
第７実施形態
上記第１ないし第６実施形態に係る静電保護回路は、何れも電源端子１と接地端子２との間に接続されたサイリスタ３に並列接続されたトリガー回路７と静電放電素子１０とを回路図により説明したが、図８に示す半導体装置の断面図を用いて第７実施形態に係る静電保護回路について説明する。
【００４３】
図８は、例えばシリコン等の半導体基板上に構成されたサイリスタ保護素子３０の構造を示している。図８において、サイリスタ保護素子３０は、Ｐ型半導体基板３１と、この基板３１上に、Ｎウェル領域３２とＰウェル領域３３が選択的に形成されている。Ｎウェル領域３２は、図１、図３〜図７に示すｐｎｐ型ＢＪＴ４のベースおよびｎｐｎ型ＢＪＴ５のコレクタとして用いられ、Ｐウェル領域３３は、同じくｎｐｎ型ＢＪＴ５のベースおよびｐｎｐ型ＢＪＴ４のコレクタとして用いられる。
【００４４】
Ｎウェル領域３２およびＰウェル領域３３の上には複数の素子分離領域３４により複数の素子領域３５〜３８が形成されている。具体的には、サイリスタ３におけるゲートＧ２トリガー端子として用いられるＮウェルコンタクト３５、ｐｎｐ型ＢＪＴ４のエミッタとして用いられるアノード領域３６、ｎｐｎ型ＢＪＴ５のエミッタとして用いられるカソード領域３７、サイリスタ３におけるゲートＧ１トリガー端子として用いられるＰウェルコンタクト３８等の素子領域である。
【００４５】
このようにしてサイリスタ３およびトリガー回路７が基板上に形成されており、電源端子１および接地端子２がそれぞれ配線により接続される。電源端子１と接地端子２のそれぞれの配線間には、第７実施形態に係る静電放電素子１０が並列に接続され、具体的には２段のダイオード１１，１２の直列体が両電源１，２の配線間に並列に接続されている。
【００４６】
図８に示す第７実施形態に係る静電保護回路は、本第７実施形態における特徴である電源端子１と接地端子２との間に並列接続された静電放電素子１０以外の構成については、第１の従来例の説明における後者の改善例と同じ構成を備え、ベース抵抗を意図的に小さな値に設計することにより、シリコン上に形成されたサイリスタのＰウェル領域３３にキャリアが保持されにくい構造を提供することにより、第２の従来例による静電保護回路の改善例ではサイリスタのターンオンに必要な電流量を増加させて電源ノイズ等による不慮のターンオンを防止するようにしていた。
【００４７】
しかしながら、第２の従来例の静電保護回路による改善例によっても、ラッチアップ耐性の向上とターンオン時間の適正な制御の両方を達成することができなかったため、本発明の第７実施形態による静電保護回路においては、電源端子１と接地端子２とのそれぞれの配線間にサイリスタとは並列に静電放電素子１０を設けるようにしている。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態に係る静電保護回路の構成を示す回路図である。
【図２】第１実施形態に係る静電保護回路の電流−電圧特性を第１の従来例との比較の下に示す特性図である。
【図３】本発明の第２実施形態に係る静電保護回路の構成を示す回路図である。
【図４】本発明の第３実施形態に係る静電保護回路の構成を示す回路図である。
【図５】本発明の第４実施形態に係る静電保護回路の構成を示す回路図である。
【図６】本発明の第５実施形態に係る静電保護回路の構成を示す回路図である。
【図７】本発明の第６実施形態に係る静電保護回路の構成を示す回路図である。
【図８】本発明の第７実施形態に係る静電保護回路を説明するための概略断面図である。
【図９】一般的なサイリスタ保護回路と第１の従来例とのそれぞれの電流−電圧特性を説明する特性図である。
【図１０】一般的なサイリスタ保護回路と第２の従来例のそれぞれにおけるｎｐｎ型ＢＪＴのベース抵抗値の違いによる電流−電圧特性の差を説明する特性図である。
【符号の説明】
【００４９】
１  第１の電源端子（電源パッド）
２  第２の電源端子（接地パッド）
３  サイリスタ
４  ｐｎｐ型ＢＪＴ
５  ｎｐｎ型ＢＪＴ
６  ベース抵抗
７  トリガー回路
１０  静電放電素子
１１  ダイオード
１２  ダイオード
１３  ｎチャネルＭＯＳトランジスタ
１４  ｐチャネルＭＯＳトランジスタ
１５  抵抗素子
１６  容量素子
１７  ｎｐｎ型バイポーラトランジスタ
１８  ｐｎｐ型バイポーラトランジスタ
１９  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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