(57)【要約】【課題】  実際のアプリケーションでの動作を確実に保証するテストを行なうことができるデータ送受信回路を提供する。【解決手段】  送信回路部２０を構成するシリアライザ２１で生成されたシリアルデータＳＤａｔａを受け取って受信回路部３０に渡すループバック経路４０に、シリアライザ２１から受け取ったシリアルデータＳＤａｔａの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路４００を備えた。【選択図】    図１
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【特許請求の範囲】
【請求項１】
シリアルデータを生成して外部に向けて送信する送信回路部と、外部から送信されてきたシリアルデータを受信する受信回路部と、前記送信回路部で生成されたシリアルデータと同一のシリアルデータを受け取って前記受信回路部に渡すループバック回路部とを備えたデータ送受信回路において、
前記ループバック回路部が、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を備えたことを特徴とするデータ送受信回路。
【請求項２】
前記位相調整回路が、シリアルデータの遅延量を自在に遅延させる遅延回路と、シリアルデータのデューティ比を変更するデューティ比変更回路とからなることを特徴とする請求項１記載のデータ送受信回路。
【請求項３】
前記遅延回路による遅延量を周期的に振動させる遅延制御回路を備えたことを特徴とする請求項２記載のデータ送受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータを生成して外部に向けて送信する送信回路部と、外部から送信されてきたシリアルデータを受信する受信回路部と、上記送信回路部で生成されたシリアルデータと同一のシリアルデータを受け取って上記受信回路部に渡すループバック回路部とを備えたデータ送受信回路に関する。
【背景技術】
【０００２】
従来より、上述したデータ送受信回路において、高速なクロックを生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路部を備え、そのＰＬＬ回路部で生成されたクロックを送信回路部および受信回路部の双方で用いることにより、シリアルデータの送信および受信を高速に行なうデータ送受信回路が知られている。このようなデータ送受信回路の高速動作テストを安価で低速なＬＳＩテスタで実現させるために、送信回路部で生成されたシリアルデータをループバック回路部を経由して受信回路部で受信することによりテストを行なう、いわゆるループバックテストという手法が採用されている。
【０００３】
例えば、特許文献１には、送信回路部である擬似ランダムシリアルデータ発生器で生成したテストデータを、クロックリカバリ回路を構成するＰＬＬ回路部のクロックを用いて受信回路部であるリタイミング回路部で受信し、受信したシリアルデータのビットエラーをビットエラー検出器で検出する技術が提案されている。
【０００４】
また、特許文献２には、クロックリカバリ回路を構成するＰＬＬ回路部のクロックを遅延させる遅延制御回路を備え、このクロックに同期して、擬似ランダムシリアルデータ発生器で生成したテストデータの位相を可変し、可変した位相を有するテストデータをクロックリカバリ回路で受信し、受信したテストデータを期待値発生／照合回路で判定する技術が提案されている。
【特許文献１】特開平９−２８４２５９号公報
【特許文献２】特開２００１−３０８８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１に提案された技術では、送信回路部である擬似ランダムシリアルデータ発生器から、内部ループバック経路を伝播して受信回路部であるリタイミング回路部に到達する入力データの位相は一度決定されると変更されることはなく、従って入力データの位相を可変してのテストは行なわれないという問題がある。一方、特許文献２に提案された技術では、入力データの位相を可変してのテストは行なわれるものの、以下のような問題がある。
【０００６】
実際のアプリケーションでは、データ送受信回路には、外部に備えられた送信回路や伝送線等の遅延特性により生じる歪を含むシリアルデータが入力される場合がある。しかし、特許文献２に提案された技術では、歪を含む入力データ、即ち立ち上がりの位相と立ち下がりの位相とが異なる歪んだ入力データによるテストは行なわれていない。換言すれば、入力データのＨレベルの時間とＬレベルの時間とにより定まるデューティ比の変動に対するテストは行なわれておらず、従って実際のアプリケーションでの動作を保証する点に欠けるという問題がある。
【０００７】
本発明は、上記事情に鑑み、実際のアプリケーションでの動作を確実に保証するテストを行なうことができるデータ送受信回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する本発明のデータ送受信回路は、シリアルデータを生成して外部に向けて送信する送信回路部と、外部から送信されてきたシリアルデータを受信する受信回路部と、上記送信回路部で生成されたシリアルデータと同一のシリアルデータを受け取って上記受信回路部に渡すループバック回路部とを備えたデータ送受信回路において、
上記ループバック回路部が、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を備えたことを特徴とする。
【０００９】
本発明のデータ送受信回路は、送信回路部で生成されたシリアルデータと同一のシリアルデータを受け取って受信回路部に渡すループバック回路部が、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を備えたものであるため、外部に歪を含むシリアルデータを発生するテストデータ発生回路を備える必要もなく、立ち上がりの位相と立ち下がりの位相とが異なる歪んだシリアルデータによるテストを行なうことができる。従って、簡単な構成で、実際のアプリケーションでの動作を確実に保証するテストを行なうことができる。
【００１０】
ここで、上記位相調整回路が、シリアルデータの遅延量を自在に遅延させる遅延回路と、シリアルデータのデューティ比を変更するデューティ比変更回路とからなることが好ましい。
【００１１】
このようにすると、後述する実施形態に示すように、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を、簡単に構成することができる。
【００１２】
また、上記遅延回路による遅延量を周期的に振動させる遅延制御回路を備えることも好ましい態様である。
【００１３】
このような遅延制御回路を備えると、シリアルデータの位相の遷移速度（変化周期）を適宜設定することができ、クロックデータリカバリ機能に要求される入力ジッタトレランス目標性能を満足するか否かを判定するためのスクリーニングを行なうことができる。
【発明の効果】
【００１４】
本発明のデータ送受信回路によれば、実際のアプリケーションでの動作を確実に保証するテストを行なうことができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施の形態を説明する。
【００１６】
図１は、本発明の一実施形態のデータ送受信回路を示す図である。
【００１７】
図１に示すデータ送受信回路１には、高速なクロックＣＬＫを生成するＰＬＬ回路１０と、シリアライザ２１およびバッファ２２からなる送信回路部２０が備えられている。シリアライザ２１は、外部からのパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをＰＬＬ回路１０からのクロックＣＬＫを用いて、シリアルデータＳＤａｔａを生成する。生成されたシリアルデータＳＤａｔａは、バッファ２２を経由してシリアルデータＳＯとして外部に出力される。
【００１８】
また、データ送受信回路１には、外部からのシリアルデータＳＩが入力されるバッファ３１と、マルチプレクサ３２と、クロック／データリカバリ回路３３と、デシリアライザ３４とからなる受信回路部３０が備えられている。
【００１９】
さらに、データ送受信回路１には、送信回路部２０で生成されたシリアルデータＳＯと同一のシリアルデータＳＤａｔａを受け取って、受信回路部３０に渡すループバック経路４０（本発明にいうループバック回路部の一例に相当）が備えられている。このループバック経路４０には、シリアライザ２１から受け取ったシリアルデータＳＤａｔａの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路４００が備えられている。
【００２０】
また、データ送受信回路１には、位相調整回路４００に備えられた後述する遅延回路による遅延量を周期的に振動させる遅延制御回路５０が備えられている。
【００２１】
このように構成されたデータ送受信回路１では、通常の動作モードにおいて、送信回路部２０でシリアルデータを生成して外部に向けて送信する場合は、シリアライザ２１に入力されたパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをＰＬＬ回路１０からのクロックＣＬＫを用いてシリアルデータＳＤａｔａを生成し、バッファ２２を経由して外部に向けてシリアルデータＳＯとして出力する。また、外部から送信されてきたシリアルデータＳＩを受信回路部３０で受信する場合は、そのシリアルデータＳＩをバッファ３２，マルチプレクサ３２を経由してクロック／データリカバリ回路３３に入力し、そのクロック／データリカバリ回路３３でＰＬＬ回路１０からのいずれかのクロックで取り込み、さらにデシリアライザ３４でＰＬＬ回路１０のクロックＣＬＫを用いてパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。
【００２２】
一方、本実施形態のデータ送受信回路１の動作を高速にテストするテストモードにおいては、外部に設けられたＬＳＩテスタから、テストデータとしての送信データＴｒａｎｓｍｉｔＤａｔａをシリアライザ２１に入力する。シリアライザ２１では、この送信データＴｒａｎｓｍｉｔＤａｔａをＰＬＬ回路１０のクロックＣＬＫを用いてシリアルデータＳＤａｔａを生成する。さらに、位相調整回路４００で、シリアライザ２１から受け取ったシリアルデータＳＤａｔａの立ち上がりの位相および立ち下がりの位相を個別に調整し、調整された位相を有するシリアルデータＳＤａｔａを、マルチプレクサ３２を経由してクロック／データリカバリ回路３３に入力する。クロック／データリカバリ回路３３では、そのシリアルデータＳＤａｔａを、ＰＬＬ回路１０からのいずれかのクロックで取り込み、デシリアライザ３４でパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。生成されたパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａは、外部に設けられたＬＳＩテスタで、実際のアプリケーションでの動作を確実に保証することができるか否かが判定される。
【００２３】
図２は、図１に示す位相調整回路の構成を示す図である。
【００２４】
図２に示す位相調整回路４００には、シリアルデータＳＤａｔａの遅延量を自在（ここでは、デューティ比にしておよそ５０％程度の遅延量）に遅延させる、複数の遅延セル４１１からなる遅延回路４１０が備えられている。また、この位相調整回路４００には、マルチプレクサ４１２と、エクスクルーシブオアゲート４１３，４１４，４１５と、シリアルデータＳＤａｔａのデューティ比を変更するデューティ比変更回路４２０とが備えられている。エクスクルーシブオアゲート４１３，４１４，４１５には、遅延制御回路５０からの所定のテストシーケンス信号である後述するカウント出力信号Ｑ＜０＞；Ｑ＜３＞，Ｑ＜１＞；Ｑ＜３＞，Ｑ＜２＞；Ｑ＜３＞が入力される。また、デューティ比変更回路４２０には、マルチプレクサ４１２を経由して入力されるシリアルデータＳＤａｔａのデューティ比を変更するためのデューティ比変更信号ＴＲ＜３：０＞が外部から入力される。
【００２５】
ここで、遅延回路４１０は、図２に示すように、遅延セル４１１が複数個直列に接続された構成であり、さらに複数個直列に接続された遅延セル４１１の各接続点とマルチプレクサ４１２の各入力端子とが接続されている。
【００２６】
図３は、図２に示す遅延セルの構成例を示す図である。
【００２７】
図３に示す遅延セル４１１は、２つのナンドゲート４１１ａ，４１１ｂから構成されている。各ナンドゲート４１１ａ，４１１ｂの各一方の入力端子は電源Ｖｃｃに接続されており、ナンドゲート４１１ａの他方の入力端子に入力されたシリアルデータＳＤａｔａは、その論理が反転されるとともに遅延されて、次段のナンドゲート４１１ｂの他方の入力端子に入力される。ナンドゲート４１１ｂに入力されたシリアルデータＳＤａｔａは、そのの論理が再び反転されるとともにさらに遅延される。このようにして、遅延セル４１１でシリアルデータＳＤａｔａが所定の遅延量だけ遅延される。
【００２８】
図４は、図２に示すデューティ比変更回路の構成を示す図である。
【００２９】
図４に示すデューティ比変更回路４２０には、第１のインバータ素子を構成するｐＭＯＳトランジスタ４２１ａ，ｎＭＯＳトランジスタ４２１ｂおよび第１のインバータ素子をオン，オフ制御するためのｎＭＯＳトランジスタ４２１ｃと、第２のインバータ素子を構成するｐＭＯＳトランジスタ４２２ａ，ｎＭＯＳトランジスタ４２２ｂおよび第２のインバータ素子をオン，オフ制御するためのｎＭＯＳトランジスタ４２２ｃと、第３のインバータ素子を構成するｐＭＯＳトランジスタ４２３ａ，ｎＭＯＳトランジスタ４２３ｂおよび第３のインバータ素子をオン，オフ制御するためのｎＭＯＳトランジスタ４２３ｃと、第４のインバータ素子を構成するｐＭＯＳトランジスタ４２４ａ，ｎＭＯＳトランジスタ４２４ｂおよび第４のインバータ素子をオン，オフ制御するためのｎＭＯＳトランジスタ４２４ｃとが備えられている。また、ｎＭＯＳトランジスタ４２１ｃ，４２２ｃ，４２３ｃ，４２４ｃには、デューティ比変更信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞が入力される。ここで、ｎＭＯＳトランジスタ４２１ｂ，４２２ｂ，４２３ｂ，４２４ｂのトランジスタサイズ比は、１：２：４：８である。このため、第１，第２，第３，第４のインバータ素子を、ｎＭＯＳトランジスタ４２１ｃ，４２２ｃ，４２３ｃ，４２４ｃに入力されるデューティ比変更信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞で制御することにより、２4＝１６通りのデューティ比を作り出すことができる。
【００３０】
また、このデューティ比変更回路４２０には、出力バッファを構成する、第５のインバータ素子を構成するｐＭＯＳトランジスタ４２５ａ，ｎＭＯＳトランジスタ４２５ｂ，４２５ｃおよび第６のインバータ素子を構成するｐＭＯＳトランジスタ４２６ａ，ｎＭＯＳトランジスタ４２６ｂ，４２６ｃが備えられている。
【００３１】
このように構成されたデューティ比変更回路４２０では、マルチプレクサ４１２からの出力信号を受けて、外部からのデューティ比変更信号ＴＲ＜０＞，ＴＲ＜１＞，ＴＲ＜２＞，ＴＲ＜３＞で、サイズ比が異なるｎＭＯＳトランジスタ４２１ｂ，４２２ｂ，４２３ｂ，４２４ｂのうちの１つ以上のトランジスタをアクティブ（オン状態）にして、上記出力バッファから出力することでデューティ比を変更することができる。
【００３２】
図５は、図２に示す位相調整回路に入力されるカウント出力信号を生成する遅延制御回路を示す図、図６は、図２に示す位相調整回路におけるタイミングチャートである。
【００３３】
図５に示す遅延制御回路５０は、４ビットバイナリアップカウンタから構成されており、この遅延制御回路５０は、図６に示すアップデート信号ＵＰＤＡＴＥを入力し、これにより図２に示す位相調整回路４００を構成する遅延回路４１０による遅延量を周期的に振動させるテストシーケンス信号であるカウント出力信号Ｑ＜０＞，Ｑ＜１＞，Ｑ＜２＞，Ｑ＜３＞を生成する。ここで、図２に示すエクスクルーシブオアゲート４１３には、図６に示すカウント出力信号Ｑ＜０＞，Ｑ＜３＞が入力され、そのエクスクルーシブオアゲート４１３からセレクト信号ＳＬ＜０＞が出力される。また、エクスクルーシブオアゲート４１４にはカウント出力信号Ｑ＜１＞，Ｑ＜３＞が入力され、そのエクスクルーシブオアゲート４１４からセレクト信号ＳＬ＜１＞が出力される。さらに、エクスクルーシブオアゲート４１５にはカウント出力信号Ｑ＜２＞，Ｑ＜３＞が入力され、そのエクスクルーシブオアゲート４１５からセレクト信号ＳＬ＜２＞が出力される。
【００３４】
マルチプレクサ４１２の制御端子には、これらセレクト信号ＳＬ＜０＞，ＳＬ＜１＞，ＳＬ＜２＞が入力される。即ち、マルチプレクサ４１２には、これらセレクト信号ＳＬ＜０＞，ＳＬ＜１＞，ＳＬ＜２＞の論理和である、図６に示す値（０，１，２，３，４，５，６，７，７，６，５，４、３，２，１，０）が順次に入力される。従って、マルチプレクサ４１２では、先ず、遅延回路４１０の、入力端子０，１に接続されているノードにおける最小の遅延量（遅延量０）を有するシリアルデータＳＤａｔａを選択出力する。次いで、遅延回路４１０の、入力端子２に接続されているノードにおける次に小さい遅延量を有するシリアルデータＳＤａｔａを選択出力する。以下、同様にして、遅延回路４１０の、入力端子６，７に接続されているノードにおける最も大きい遅延量を有するシリアルデータＳＤａｔａを選択出力する。このように、遅延制御回路５０のカウント出力信号Ｑ＜０＞，Ｑ＜１＞，Ｑ＜２＞，Ｑ＜３＞の値が大きくなるにつれて、マルチプレクサ４１２の制御端子に入力されているセレクト信号ＳＬ＜０＞，ＳＬ＜１＞，ＳＬ＜２＞の値も大きくなる。従って、マルチプレクサ４１２から最小の遅延量を有するシリアルデータＳＤａｔａから最大の遅延量を有するシリアルデータＳＤａｔａが順次に出力される。その後、カウント出力信号Ｑ＜０＞，Ｑ＜１＞，Ｑ＜２＞，Ｑ＜３＞の値が大きくなるにつれて、マルチプレクサ４１２の制御端子に入力されているセレクト信号ＳＬ＜０＞，ＳＬ＜１＞，ＳＬ＜２＞の値が小さくなる。すると、今度は、マルチプレクサ４１２から最大の遅延量を有するシリアルデータＳＤａｔａから最小の遅延量を有するシリアルデータＳＤａｔａが順次に出力される。マルチプレクサ４１２は、このようなテストシーケンスであるＵＰＤＡＴＥｃｙｃｌｅ（更新サイクル）に応じて動作する。
【００３５】
図７は、セレクト信号と更新サイクルの関係を示す図である。
【００３６】
上述したように、セレクト信号ＳＬ＜０＞，ＳＬ＜１＞，ＳＬ＜２＞の値が大きくなるにつれて、マルチプレクサ４１２から最小の遅延量を有するシリアルデータＳＤａｔａから最大の遅延量を有するシリアルデータＳＤａｔａが順次に出力される。その後、セレクト信号ＳＬ＜０＞，ＳＬ＜１＞，ＳＬ＜２＞の値が小さくなるにつれて、マルチプレクサ４１２から最大の遅延量を有するシリアルデータＳＤａｔａから最小の遅延量を有するシリアルデータＳＤａｔａが順次に出力される。このようにして、所望の速度でシリアルデータＳＤａｔａの遅延量を変化させ、さらにデューティ比変更回路４２０でそのシリアルデータＳＤａｔａのデューティ比を変更することで、シリアルデータＳＤａｔａの立ち上がりの位相および立ち下がりの位相を個別に変化させることができる。
【００３７】
本実施形態のデータ送受信回路１は、送信回路部２０で生成されたシリアルデータＳＯと同一のシリアルデータＳＤａｔａを受け取って受信回路部３０に渡すループバック経路４０が、送信回路部２０から受け取ったシリアルデータＳＤａｔａの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路４００を備えている。この位相調整回路４００から、クロック／データリカバリ回路３３に、立ち上がりの位相および立ち下がりの位相が個別に調整されたシリアルデータＳＤａｔａが入力される。このため、外部に歪を含むシリアルデータを発生するテストデータ発生回路を備える必要もなく、立ち上がりの位相と立ち下がりの位相とが異なる歪んだシリアルデータＳＤａｔａによるテストを行なうことができる。従って、簡単な構成で、実際のアプリケーション上の遅延歪みを想定したクロックデータリカバリ機能のテストを実時間で高速に行なうことができる。また、シリアルデータＳＤａｔａの位相の遷移速度（変化周期）は遅延制御回路５０で適宜設定することができる。従って、クロックデータリカバリ機能に要求される入力ジッタトレランス目標性能を満足するか否かを判定するためのスクリーニングを実施することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態のデータ送受信回路を示す図である。
【図２】図１に示す位相調整回路の構成を示す図である。
【図３】図２に示す遅延セルの構成を示す図である。
【図４】図２に示すデューティ比変更回路の構成を示す図である。
【図５】図２に示す位相調整回路に入力されるカウント出力信号を生成する遅延制御回路を示す図である。
【図６】図２に示す位相調整回路におけるタイミングチャートである。
【図７】セレクト信号と更新サイクルの関係を示す図である。
【符号の説明】
【００３９】
１  データ送受信回路
１０  ＰＬＬ回路
２０  送信回路部
２１  シリアライザ
２２，３１  バッファ
３０  受信回路部
３２，４１２  マルチプレクサ
３３  クロック／データリカバリ回路
３４  デシリアライザ
４０  ループバック経路
５０  遅延制御回路
４００  位相調整回路
４１０  遅延回路
４１１  遅延セル
４１１ａ，４１１ｂ  ナンドゲート
４１３，４１４，４１５  エクスクルーシブオアゲート
４２０  デューティ比変更回路
４２１ａ，４２２ａ，４２３ａ，４２４ａ，４２５ａ，４２６ａ  ｐＭＯＳトランジスタ
４２１ｂ，４２２ｂ，４２３ｂ，４２４ｂ，４２５ｂ，４２６ｂ，４２１ｃ，４２２ｃ，４２３ｃ，４２４ｃ，４２５ｃ，４２６ｃ  ｎＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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