(57)【要約】【課題】中間回路ノードの電圧レベルを所望レベルに選択的に維持する、電子回路のキーパ回路を開示する。【解決手段】一実施例では、キーパ・トランジスタは、中間ノードからの電流の排出又は中間ノードへの電流の供給を行って、所望の電圧レベルを、そうする信号に応じて維持する。キーパ回路は、ノードからの電流の排出又はノードへの電流の供給を行う漏れ電流に対して作用する。電流設定トランジスタをキーパ・トランジスタと直列に結合して、キーパ回路を流れる最大電流を、好ましくは漏れ電流をたどる、この漏れ電流に関係した値に設定する。この構成によって、電流設定トランジスタは、製造プロセスにおけるばらつきによって生じる漏れ電流における変動をたどり、それによって動的に漏れ電流を補償することができる。【選択図】図２
2006279928.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源線と第２の電源線との間に供給される電圧を電源とする回路において用いるキーパ回路であって、
前記回路の中間ノードを第１の電圧レベルに、前記中間ノードと前記第２の電源線との間を伝導する漏れ電流に対して選択的に維持し、
第１の伝導端子と、第２の伝導端子と、変調端子とを有するキーパ・トランジスタを備え、該変調端子は、前記キーパ・トランジスタが中間ノードを第１の電圧レベルに維持することとするか否かを示す信号を受け、
更に、第１の伝導端子と、第２の伝導端子と、変調端子とを有する、第１の伝導性タイプの第１のトランジスタを備え、該第１のトランジスタの伝導端子のうちの１つを前記キーパ・トランジスタの伝導端子に結合してトランジスタの直列回路を備え、該直列回路は前記中間ノードと前記第１の電源線との間に結合され、
更に、第１の伝導端子と、第２の伝導端子と、変調端子とを有する、前記第１の伝導性タイプの第２のトランジスタを備え、該第２のトランジスタは、前記第１のトランジスタによって該第１のトランジスタの伝導端子を介して伝導される最大電流量が前記第２のトランジスタによって該第２のトランジスタの伝導端子を介して伝導される電流に関係するような電流ミラー関係において前記第１のトランジスタに結合され、
更に、前記第２トランジスタの前記第１の伝導端子に結合される第１の伝導端子と、電位源に結合される第２の伝導端子とを有する検出ネットワークを備え、該検出ネットワークは、前記第１の伝導性タイプとは反対の第２の伝導性タイプの少なくとも1つのトランジスタを備え、前記中間ノードと前記第２の電源線との間で伝導される前記漏れ電流に関係した電流を前記検出ネットワークの第１の伝導端子で発生させることを特徴とするキーパ回路。
【請求項２】
第１の電源線と第２の電源線との間に供給される電圧を電源とするディジタル回路において用いるキーパ回路であって、
前記ディジタル回路の中間ノードを第１の電圧レベルに選択的に維持し、
第１の伝導端子と、第２の伝導端子と、変調端子とを有するキーパ・トランジスタを備え、該変調端子は、前記キーパ・トランジスタが中間ノードを第１の電圧レベルに維持することとするか否かを示す信号を受け、
更に、ドレイン端子と、ソース端子と、ゲート端子とを有する、第１のPMOSトランジスタを備え、該第１のPMOSトランジスタのソース端子及びドレイン端子のうちの１つを前記キーパ・トランジスタの伝導端子に結合してトランジスタの直列回路を備え、該直列回路は前記中間ノードと前記第１の電源線との間に結合され、
更に、ドレイン端子と、ソース端子と、ゲート端子とを有する、第２のPMOSトランジスタを備え、該第２のPMOSトランジスタは、前記第１のPMOSトランジスタによって該第１のPMOSトランジスタのドレイン端子及びソース端子を介して伝導される最大電流量が前記第２のPMOSトランジスタによって該第２のPMOSトランジスタのソース端子及びドレイン端子を介して伝導される電流に関係するような電流ミラー関係において前記第１のPMOSトランジスタに結合され、
更に、前記第２のPMOSトランジスタのドレイン端子に結合されるドレイン端子と、ソース端子と、ゲート端子とを有する少なくとも第１のNMOSトランジスタを備え、該ゲート端子及び該ソース端子はお互いに結合され、電位源にも結合されることを特徴とするキーパ回路。
【請求項３】
第１の電源線と第２の電源線との間に供給される電圧を電源とする回路において用いるキーパ回路であって、
前記回路の中間ノードを第１の電圧レベルに、前記中間ノードと前記第２の電源線との間を伝導する漏れ電流に対して選択的に維持し、
第１の伝導端子と、第２の伝導端子と、変調端子とを有するキーパ・トランジスタを備え、該変調端子は、前記キーパ・トランジスタが中間ノードを第１の電圧レベルに維持することとするか否かを示す信号を受け、
更に、第１の伝導端子と、第２の伝導端子と、変調端子とを有する電流設定トランジスタによって特徴付けられ、該電流設定トランジスタは、前記中間ノードと前記第2の電源線との間を伝導する前記漏れ電流に関係して前記電流設定トランジスタの第１の伝導端子と第２の伝導端子との間の最大電流を設定するよう構成され、
前記キーパ・トランジスタの伝導端子を前記電流設定トランジスタの伝導端子に結合してトランジスタの直列回路を備え、該直列回路は、前記中間ノードと前記第１の電源線との間に結合されることを特徴とするキーパ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に用いて選択電圧レベルを維持し得るキーパ回路に関し、特に、ディジタル動的論理回路に用いて、選択ディジタル論理値に相当する選択電圧レベルを維持し得るキーパ回路に関する。
【背景技術】
【０００２】
電子ディジタル・ゲートは一般的に、静的ゲートと動的ゲートとの２つのクラスに分けることができる。静的ディジタル・ゲートでは、トランジスタは、ゲートへの1つ又は複数の入力が変動するまでゲートの出力の状態を維持するよう構成される。CMOS静的ゲートは一般的に、PMOSデバイスの低コンダクタンスが理由で、その出力で遅いプルアップ時間を有する。通常の動的ディジタル・ゲート（図1）では、中間ノードは、クロック信号の第１の位相の間にプルアップPMOSによってプリチャージされ、更にクロック信号の第2の後続位相の間にプルダウン論理回路によって選択的に放電される。中間ノードが放電されるか否かは、プルダウン論理回路への入力の論理状態によって変わってくることになる。論理回路は通常、NMOSフッタ・トランジスタによってクロックの第１の位相の間にディセーブルされるが、プリチャージ位相の間にはプルダウン・レッグで伝導するものは何らないようにする状態に論理入力が保持される場合にはフッタは不要である。中間ノードの電圧状態は通常、バッファ回路又は単純な（高速の）静的ゲートへの入力として供給される。動的ゲートは、動的ディジタル・ゲートが論理回路への入力を評価していない期間中にプルアップMOSトランジスタに伝導させることによってPMOSトランジスタの低コンダクタンスの影響を削減する。プリチャージ時間は一般的に、ゲートのスイッチング時間よりもずっと長く、よって、プルアップPMOSトランジスタの低コンダクタンスに対応する。よって、消費電力量が同じ場合、CMOS動的ディジタル・ゲートは一般的に、CMOS静的ディジタル・ゲートよりも速く、高速マイクロプロセッサに用いるのに好ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、マイクロプロセッサは、複雑であり、マイクロプロセッサの回路の機能をデバッグし、検証するのに走査することが必要な場合が多い。通常の走査処理では、マイクロプロセッサの動作は、主クロック信号をフリーズさせることによって時間上の選択点で停止させられ、選択ノードの論理状態が、当該技術分野において公知の種々の手段によって解析するよう調べられる、すなわち読み出される。主クロックが停止させられている間、関連プルダウン論理回路によって、先行して放電していない中間ノードは、プルダウン論理回路の、オフ状態のトランジスタに流入する漏れ電流によってそのチャージ状態をゆっくりと失い始め、間違ったデータ状態が読み取られることになるというリスクが存在する。更に、走査処理が行われた後にマイクロプロセッサを再起動させる必要がある場合が多く、マイクロプロセッサが、誤った状態から再起動させられることになるというリスクが存在する。
【課題を解決するための手段】
【０００４】
これらのリスクを解決するよう、キーパ回路は通常、主要な動的ゲートの各々に付加され、主要なレジスタ・ビットの各々に付加される。キーパ回路は、中間ノードのデータ状態を検出し、データ状態がチャージ状態にある場合にノードに対してわずかなチャージ電流を供給する。キーパ回路は通常、中間ノードに結合される入力と、PMOSチャージ・トランジスタのゲートに結合される出力とを備えるインバータ・ゲートを備える。PMOSチャージ・トランジスタは、インバータの出力が（中間ノードが高である場合に相当する）低電圧にある場合にわずかなチャージ電流を供給するよう構成される。チャージ電流は、中間ノードに結合されるプルダウン論理回路によってそれが過電流にかけられてもよいほど十分に小さい。キーパ回路は、プルダウン論理回路がノードを放電しようとしている時点で中間ノードに電流を供給することによってわずかな量で動的ゲートの動作を減速させる。キーパ回路は又、ゲートの電力消費をわずかに増加させる。これらの課題は、0.35μm以上の最小ゲート長を有するCMOS技術の場合、比較的軽微である。
【０００５】
本願の発明を成すことの一部として、キーパ回路が、0,1μm以下の最小トランジスタ・ゲート長を有するCMOS技術について新しくかつ重大な課題に直面するということを本願の発明者は見出した。特に、従来のキーパ回路は事実上、プルダウン論理回路におけるプルダウン・レッグの数を約8に事実上制限し、それによって、ディジタル動的回路、特にレジスタ・ファイル及びマルチポートＳＲＡＭ、の回路設計が大いに制限されるということが判明した。以下に更に詳細に説明するように、製造プロセスにおけるばらつきによって、PMOSトランジスタ及びNMOSトランジスタのしきい電圧及びトランスコンダクタンスにおける変動が生じる。これによって、NMOSプルダウン・トランジスタの漏れ電流及びシンク電流における変動が生じ、PMOSキーパ・トランジスタの供給電流における変動が生じる。1つのケースでは、低供給電流を有するPMOSキーパ・トランジスタを、高漏れ電流を有するNMOSプルダウン・トランジスタと対にし得るものであり、別のケースでは、高供給電流を有するPMOSキーパ・トランジスタは、（低漏れ電流と相関関係にある）低シンク電流を有するNMOSプルダウン・トランジスタ群と対にし得る。第１の場合には、従来のキーパ回路におけるキーパ・トランジスタのサイズは、NMOSプルダウン・トランジスタが高漏れ電流を有（して、プルダウン・トランジスタすべてがオフ状態である場合に中間ノードを論理「1」に維持）する場合に十分な電流を供給するほど十分大きくしなければならない。一方、第２のケースでは、従来のキーパ・トランジスタのサイズは、NMOSプルダウン・トランジスタが低漏れ電流を有（して、中間ノードを放電するよう入力信号によって駆動された単一のプルダウン・レッグに過電流をかけないように）する場合に大きすぎる電流を供給しないようにするほど十分小さくしなければならない。これらの２つの要件は矛盾するものであり、以下のように論理回路におけるプルダウン・レッグの数に対する上限を課す。すなわち、レッグの数が上限を超える場合、漏れ電流を補償するのに十分大きなキーパ回路は、論理評価中に単一のプルダウン・レッグが対応するには大きすぎる電流を供給することになる、すなわち、実際には、論理評価が正常であっても、速度は、同じ論理関数の静的なＣＭＯＳ実施形態よりも遅くなる。チャネル長が0.1μm未満でトランジスタしきい電圧が200mV未満である高度なCMOSプロセスでは、両方のケースによって課される制約を満たすためにプルダウン・レッグ数が8乃至16に制限されることが判明した。更なるしきい電圧スケーリングを備える将来技術では、プルダウン・レッグの最大数は8未満に制限されることになる。
【０００６】
本発明は、電流設定トランジスタをキーパ・トランジスタと直列に結合することによって上記制約をなくすものであり、電流設定トランジスタは、その伝導端子を流れる最大電流を、プルダウン論理回路におけるトランジスタの漏れ電流レベルに関係したレベルに設定する。キーパ・トランジスタはこれによって、電流設定トランジスタのものよりも高いコンダクタンスを有するよう企図し得るが、それは、その最大電流が電流設定トランジスタによって設定されるからである。キーパ・トランジスタがイネーブルされると、それと電流設定トランジスタとを流れる総電流がプロセスのばらつきや温度変動にもかかわらず、漏れ電流をかなりたどるようにさせ得る。キーパ・トランジスタと電流設定トランジスタとの一方を中間ノードに結合させ得る。好ましい実施例群では、電流設定トランジスタを流れる最大電流は、ＮＭＯＳ論理回路のレッグを流れる最大漏れ電流の和の推定値に、この漏れ電流の推定和の10%から100%までなどの安全マージンを加えた値に制限される。これらの好ましい実施例では、最大漏れ電流の和の推定値は、論理回路のＮＭＯＳプルダウン・トランジスタの近くにある少なくとも１つのＮＭＯＳトランジスタを備える検出ネットワークから好ましくは発生する。以下に更に詳細に説明するように、検出ネットワークはいくつかの方法で構成し得る。これらの好ましい実施例では、検出ネットワークの漏れ電流を、電流ミラー・トポロジにおいて構成される２つのＰＭＯＳトランジスタによって測定し、スケーリングし得るものであり、制御ミラー・トランジスタは電流設定トランジスタとして用いる。したがって、このようにして、キーパ・トランジスタを流れる最大電流は、隣接ＮＭＯＳプルダウン・トランジスタの漏れ電流に関係した値に設定され、製造ばらつきによって生じる漏れ電流における変動を補正するよう自動的に調節される。更に、電流ミラー・トポロジによって、PMOSトランジスタ特性における変動の電流設定トランジスタの最大電流値に対する影響が最小になる。
【０００７】
当該技術分野における動的ディジタル論理ゲートの大半が、中間ノードをプリチャージし、その後、NMOSプルダウン・トランジスタによってノードを選択的に放電することによって動作する一方、補完的な手法が一部のアプリケーションでは有用であり得るということが分り得る。補完的な手法では、中間ノードは、クロック信号の第１の位相の間に放電され、PMOSプルアップ・トランジスタから構成されるプルアップ論理回路によってその後選択的にチャージされる。補完的な手法は、キーパ回路を要することがあり得るものであり、本発明は、補完的な手法を用いた動的ディジタル・ゲートに適用できる。その場合、検出ネットワークは1つ又は複数のPMOSトランジスタを備え得るものであり、検出ネットワークの漏れ電流を、電流ミラー・トポロジにおいて構成される２つのNMOSトランジスタによって測定し、スケーリングし得るものであり、制御ミラー・トランジスタはPMOS検出ネットワークに結合され、制御ミラー・トランジスタは電流設定トランジスタとして用いられる。
【０００８】
第１又は第２の（補完的な）手法では、キーパ・トランジスタはいずれかの形態を有し得る。それにもかかわらず、（NMOSプルダウン論理回路がゲートに用いられる）第１の手法においてPMOSキーパ・トランジスタを用い、（PMOSプルアップ論理回路がゲートにおいて用いられる）第２の手法においてNMOSキーパ・トランジスタを用いることが一般的に好都合である。各々のケースでは、キーパ回路のゲートを、その入力を中間ノードに結合させたインバータの出力によって駆動させ得る。
【０００９】
更に、好ましい実施例をCMOS技術によって例証したが、本発明の実施例は相補型バイポーラ・トランジスタによって実施し得る。上記例の各々では、NMOSトランジスタをNPNトランジスタによって置き換えてよく、PMOSトランジスタをPNPトランジスタによって置き換えてもよい。各々のケースでは、バイポーラ・トランジスタのコレクタ端子はMOSトランジスタのドレイン端子を置き換え、バイポーラ・トランジスタのエミッタ端子はMOSトランジスタのソース端子を置き換え、バイポーラ・トランジスタのベース端子はMOSトランジスタのゲート端子を置き換える。NMOSトランジスタ及びNPNトランジスタは、（多数キャリアが電子である）第１の伝導性タイプのトランジスタであり、PMOSトランジスタ及びPNPトランジスタは、（多数キャリアが正孔である）第２の伝導性タイプのトランジスタであり、第１の伝導性タイプと第２の伝導性タイプは反対方向のものである。コレクタ端子、エミッタ端子、ドレイン端子及びソース端子は一般的に、伝導端子として知られているが、それは、トランジスタの主電流がこれらの端子を流れるからである。ベース端子及びゲート端子は、変調端子として一般的に知られているが、それは、これらの端子に印加される電気信号（ベースの場合には電流、ゲートの場合には電圧）が主電流の量を変調するからである。
【００１０】
更に、本発明はその主なアプリケーションをディジタル回路の分野に見出すが、本発明は、特定のタイプのサンプルホールド回路（特に、高周波回路をディジタル化するよう多重化方法で動作するサンプルホールド回路）などの一部のアナログ回路において有用であり得るということが分かり得る。該アプリケーションでは、キーパ回路は、サンプリング・トランジスタとは逆の位相で動作することになり、電流設定トランジスタは、サンプリング・トランジスタの接合漏れ電流に関係した電流を供給し得る。
【００１１】
考えられる、本発明の種々の実施形態及びアプリケーションに鑑みて、本発明の、広範な実施例は、第１の電源線と第２の電源線との間で供給される電圧を電源とする回路に用いるキーパ回路を包含し、各キーパ・トランジスタは、中間ノードと、電源線のうちの少なくとも１つとの間で伝導する漏れ電流に反して回路の中間ノードを第１の電圧レベルに選択的に維持するよう構成される。キーパ回路の第１の例示的な、広範な実施例は、第１の伝導端子と第２の伝導端子と変調端子とを有するキーパ・トランジスタを備え、変調端子は、キーパ・トランジスタが中間ノードを第１の電圧レベルに維持することとするか否かを示す信号を受信する（動的ディジタル・ゲートに印加される場合、この信号は、中央ノードの電圧状態に関係することがあり得る。）。第１の例示的な、広範な実施例は更に、第１の伝導端子と第２の伝導端子と変調端子とを有する、第１の伝導性タイプの第１のトランジスタを備え、第１のトランジスタの伝導端子のうちの１つは、トランジスタの直列回路を備えるようキーパ・トランジスタの伝導端子に結合される。直列回路は、中間ノードと、第１の電源線との間に結合され、第１のトランジスタはキーパ・トランジスタを流れる電流の流れを設定する。第１の例示的な、広範な実施例は更に、第１の伝導端子と第２の伝導端子と変調端子とを有する第１の伝導性タイプの第２のトランジスタを備える。第２のトランジスタは、第１のトランジスタをその伝導端子を通って伝導する電流の最大量が、第２のトランジスタをその伝導端子を通って伝導する電流に関係するような電流ミラー関係において第１のトランジスタに結合される。第１の例示的な、広範な実施例は更に、第２のトランジスタの第１の伝導端子に結合される第１の伝導端子と、第２の電源線であり得る電位源に結合される第２の伝導端子とを有する検出ネットワークを備える。検出ネットワークは、第１の伝導性タイプとは反対方向の第２の伝導性タイプの少なくとも１つのトランジスタを備え、中間ノードと、電源線のうちの少なくとも１つとの間を伝導する漏れ電流に関係したその第１の伝導端子で電流を発生させる。検出ネットワークはよって、中間ノードと電源線との間で伝導する漏れ電流を表す漏れ電流を検出することができ、第１のトランジスタ及び第２のトランジスタの構成は、この電流を測定することができ、第３のトランジスタの漏れ電流をスケーリングして表すものに第１のトランジスタを流れる最大の電流を設定することができる。この構成によって、本発明は、何れかのプロセスばらつきについてのプルダウン・トランジスタ（又はプルアップ・トランジスタ）の漏れ電流の推定の精度向上を行うことができ、それによって、必要に応じて中間ノードの状態を、信頼できるように維持する一方で、ゲート伝播遅延に対するその影響をキーパ回路が最小にすることが可能になる。更に、このことは、論理回路におけるプルダウン・レッグ（又はプルアップ・レッグ）の数を制限することなく実現し得る。
【００１２】
よって、本発明の目的は、キーパ回路を、0,1μm未満のトランジスタ・ゲート長によって実施される動的ディジタル・ゲートに用いることを可能にして、ゲートの論理回路におけるプルダウン・レッグ（又はプルアップ・レッグ）の最大数における増加を可能にすることにある。
【００１３】
本発明の更なる目的は、製造ばらつきによる、トランジスタ特性における広範囲の変動にもかかわらずディジタル動的ゲートの評価時間に対する影響が一様でかつ予測可能なキーパ回路を備えることにある。
【００１４】
本発明の更なる目的は、17以上のプルダウン・レッグによってアドレス指定ゲートを構成することを可能にすることによって、アクセス速度に対する影響なしで大容量メモリ・デバイスを構築することを可能にすることにある。
【００１５】
本発明の別の目的は、製造ばらつきによる、トランジスタ特性における広範囲の変動にもかかわらずアナログ回路に対する影響が一様でかつ予測可能なキーパ回路をアナログ回路アプリケーションに備えることにある。
【発明を実施するための最良の形態】
【００１６】
本発明のこれらや他の目的は、本発明の以下の詳細な説明、添付図面及び特許請求の範囲から当業者に明らかとなる。
【実施例】
【００１７】
動的ドミノCMOS回路は、静的な回路と比較して高速な回路動作を提供するので広く用いられている。図1に示すような従来の動的ゲートは、プルダウン論理回路のNMOSトランジスタにおける漏れ電流を補償するよう企図されたキーパ・トランジスタP1を用いる。このキーパ・トランジスタは、関数の評価の間に入力a乃至hが全て、「0」に留まる場合に漏れ電流によって中間ノードN1が接地に間違って放電されないようにするのに必要である。キーパ・トランジスタP1のオンコンダクタンスは通常、論理回路におけるレッグの何れかのオンコンダクタンスのわずかな割合であり、さもなければ、論理遅延は、オンコンダクタンスの割合におおよそ比例して損なわれることになる。（プリチャージ・トランジスタ及び任意的なフッタ・スイッチは動的ゲートの一部であり、本発明の一部を構成するものでない。フッタ・スイッチが用いられない場合、第２電源線までの伝導性ショートエレメントが用いられる。）。
【００１８】
上記のように、本願の発明を成す一部として、本願の発明者は、ゲート長が0.1μm以下のトランジスタについておおよそ16以下にプルダウン論理回路におけるプルダウン・レッグの数を従来のキーパ回路が事実上制限するということを明らかにした。これは、ディジタル動的回路、特に、レジスタ・ファイル及びマルチポートSRAM、の回路設計に対するかなりの制約である。実際に、プルダウン・レッグの数は、適度の伝搬遅延を維持するためにおおよそ8以下に制限される。この制限の理由は複雑である。何れかのCMOS製造プロセスでも、PMOSトランジスタ及びNMOSトランジスタのデバイス特性におけるばらつきが存在することになる。その結果、伝導する電流が目標の設計よりも多いPMOSトランジスタ（いわゆる「高速」PMOSトランジスタ）があり、伝導する電流が目標の設計よりも少ないPMOSトランジスタ（いわゆる「低速」PMOSトランジスタ）が
あることになる。同様に、伝導する電流が目標の設計よりも多いNMOSトランジスタ（いわゆる「高速」NMOSトランジスタ）があり、伝導する電流が目標の設計よりも少ないNMOSトランジスタ（いわゆる「低速」NMOSトランジスタ）があることになる。製造プロセスによって、目標PMOS及び目標NMOS、目標PMOS及び高速NMOS、目標PMOS及び低速NMOS、低速PMOS及び目標NMOSや、低速PMOS及び低速NMOSなどの、PMOSトランジスタ及びNMOSトランジスタの９個の一般的な組み合わせが生じることになる。回路全体が機能するよう、回路の各サブシステムは、9個の組み合わせ全ての下で機能しなければならず、それは、サブシステムの各ゲートが9個の組み合わせ全ての下で機能しなければならないということを一般的に意味する。これらのうち、低速PMOSと低速NMOSとの組み合わせは、スイッチング特性が低速になるので、通常、回路設計者にとって最大の課題になる。
【００１９】
しかし、トランジスタ・ゲート長が0.1μm以下に設計されるキーパ回路の場合、低速PMOS及び高速NMOSと、高速PMOS及び低速NMOSとの２つの組み合わせが最も大きな課題になることを本願の発明者は見出した。一方で、PMOSキーパ・トランジスタの最大電流は、高速NMOSトランジスタ及び低速PMOSトランジスタの組み合わせについてプルダウン論理回路のプルダウン・レッグ全ての総漏れ電流に対応するのに十分高いことが必要であり、そのとき、NMOSトランジスタの漏れ電流は高い。他方で、PMOSキーパ・トランジスタの最大電流は、低速NMOSトランジスタ及び高速PMOSトランジスタの組み合わせについて１つのアクティブなプルダウン・レッグに過電流をかけないようにするために十分低いことが必要である。ゲート長が0.1μm以下の場合、高速PMOSトランジスタの供給電流と低速PMOSトランジスタの供給電流との差異はゲート長の減少よりも大きなレートで増加し、高速NMOSトランジスタの漏れ電流と低速NMOSトランジスタの漏れ電流との差異はゲート長の減少よりも大きなレートで増加する。PMOSキーパ・トランジスタのサイズに対する、上記2つの条件は、標準的なしきい電圧を有するトランジスタを用いる場合にプルダウン・レッグが9個以上の場合は達成することができず、高いしきい電圧を有するトランジスタを用いる場合にプルダウン・レッグが17個以上の場合は達成することができない。設計上のこのような制約は、本発明によってなくなる。
【００２０】
本発明によるキーパ回路の第１の例示的な実施例を、図2中の10に示す。キーパ回路10は、インバータ11が駆動するキーパ・トランジスタ12と、電流設定トランジスタ14と、検出ネットワーク16と、制御ミラー・トランジスタ18とを備える。キーパ回路10は、トランジスタの12と14と18との各々についてPMOSトランジスタによって示し、1つ又は複数のNMOSトランジスタを以下に更に詳細に説明するように検出ネットワーク16に用いる。PMOSトランジスタの記号は、デバイスのゲートにある反転バブルによって区別しており、ソース端子からゲート端子に向けた矢印によって区別している。NMOSトランジスタの記号は、ゲート端子からソース端子に向けた矢印によって区別している。当該技術分野において公知であるように、MOSFETデバイスのソース端子及びドレイン端子は、端子間の電位差の極性によって判定され、極性を逆にすることによって動作中に逆にすることができる。NMOSトランジスタの場合、ドレイン端子はソース端子よりも電位が高い。PMOSトランジスタの場合、ドレイン端子はソース端子よりも電位が低い。大半のディジタル回路における大半のトランジスタの場合、ソース端子及びドレイン端子は、回路の動作を通して同じ状態に留まり、伝導端子間で極性が逆になることによって変わることはほとんどない。このことは、キーパ回路10についてあてはまる。
【００２１】
キーパ回路10の細部に移れば、電流設定トランジスタ14及びキーパ・トランジスタ12は直列回路で結合され（例えば、トランジスタ14のドレイン端子がトランジスタ12のソース端子であり）、直列回路は、電源線VDDと中間ノードNIとの間に結合される。キーパ・トランジスタ12のゲートは、インバータ11の出力が駆動し、インバータ11の入力は中間ノードNIに結合される。このようにインバータ11を用いることは従来のものであり、本発明の一部を構成するものでない。（実際に、本発明をアナログ回路に実施するものでは、インバータ11が必要でないものもある。）検出ネットワーク16は、ゲートの論理回路におけるプルダウン・トランジスタ（この場合にはNMOS）と同じタイプの1つ又は複数のトランジスタを備え、プルダウン・トランジスタに比較的近いところにある。検出ネットワーク16は、ゲート論理回路と同じダイ上にあるだけでよく、一般的に、論理回路の3センチメートル以内にある。一部のケースでは、ネットワーク16と論理回路をお互いに、2センチメートル以内に配置させることが好ましい場合があり、1センチメートル以内に配置させることがなお好ましい場合がある。ダイが複数のウェルを有する場合、検出回路16及び論理回路は、同じ基板ウェル（例えば、トランジスタのタイプによってPウェル又はNウェル）にあり得る。更に詳細に以下に説明するように、検出ネットワーク16の1つ又は複数のトランジスタは、論理回路の期待最大漏れ電流と関係がある漏れ電流を発生させるよう構成される。この関係は、実質的に等しいものであり得る、すなわち、検出ネットワーク16の漏れ電流は実質的に、論理回路の期待最大漏れ電流をスケーリングしたレプリカであり得る。このようにして、検出ネットワークは論理回路の最大漏れ電流を検出する。
【００２２】
検出ネットワーク16が発生させる漏れ電流は、ネットワーク16の漏れ電流を受けるよう検出ネットワーク16の上部伝導端子にそのドレイン端子及びゲート端子を結合させている制御ミラー・トランジスタ18によって測定される。トランジスタ14及び18は電流ミラー・トポロジにおいて構成され、それによって、制御ミラー・トランジスタ18を流れる電流は、トランジスタ14において、選択可能な量によって複製・スケーリングされる。このことは、トランジスタの特性におけるプロセスばらつきにかかわらず（すなわち、PMOSトランジスタが高速であるか低速であるかにかかわらず）行われる。この構成では、電流設定トランジスタ14も、制御ミラー・トランジスタとしてふるまう。動作中、トランジスタ18のゲートソース電圧VGS18は、デバイスを流れる電流の流れが検出ネットワーク16を流れる漏れ電流に一致するように自ら調節する。このゲートソース電圧は、トランジスタ18のゲート端子の、トランジスタ14のゲート端子への結合と、トランジスタ18のソース端子の、トランジスタ14のソース端子への結合と、ゲート幅を例外とする場合があるがトランジスタ14及びトランジスタ18の構成上の特徴を実質的に同様にすることとによって電流設定トランジスタ14に複製される。この構成によって、電流設定トランジスタ14を流れる最大電流は、（検出ネットワーク16の漏れ電流である、）トランジスタ18を流れる電流のレベルを幅比Bによって乗算したものに実質的に設定される。幅比Bは、トランジスタ14の幅をトランジスタ18の幅によって除算したものに等しい。
【００２３】
キーパ・トランジスタ12の伝導性は、電流設定トランジスタ14の伝導性よりも大きくすることが好ましい。このことは、ゲート幅対ゲート長（W/L比）が電源設定トランジスタ14のものよりも大きいキーパ・トランジスタ12を構成することによって行い得る。例えば、トランジスタ12のW/L比は、トランジスタ14のW/L比の2倍以上であり得る。
【００２４】
図2から分かり得るように、ゲートの論理回路の各レッグは1つ又は複数のトランジスタの直列接続、及び/又は並列トランジスタ群を備える。例えば、第１のレッグは、単一のトランジスタM1,3に直列接続される並列トランジスタ群（トランジスタM1,2-A及びM1,2-B）に直列接続される単一のトランジスタM1,1を有する。第２のレッグは３つの直列接続トランジスタM2,1、M2,2及びM2,3を有する一方、N番目のレッグは１つのトランジスタのみMN,1を有する。一般的に、各レッグは、各々が最大漏れ電流を有する、「P」として表す大きな数の直列接続エレメントを有し得る。最大漏れ電流は、中間ノードと第２電源線との間の完全な電圧差がそのエレメントにおけるトランジスタのソース端子とドレイン端子との間に印加される場合に生じる。完全な電圧は、そのエレメントにおけるトランジスタのゲートが、レッグにおける他のトランジスタのゲートが論理ハイ状態に保持される一方で、論理ロー状態に保持される場合に印加される。レッグにおける最大漏れ電流を設定することになる、レッグにおけるエレメントは、レッグのエレメントの総トランジスタ・ゲート幅を比較することによって判定することができる。最大の総トランジスタ・ゲート幅を有するエレメントが、レッグの最大漏れ電流を設定することが期待される。
【００２５】
この説明によって、次に、検出ネットワーク16が：
1.  レッグの最大漏れ電流を設定する、論理回路の各レッグにおけるエレメントを識別する工程と、
2.  論理回路の識別エレメント各々のトランジスタを検出ネットワークにおいて複製する工程と、
3.  複製トランジスタのドレイン端子を検出ネットワークの、第１の伝導端子に接続する工程と、
4.  複製トランジスタのソース端子を検出ネットワークの、第２の伝導端子に接続する工程と、
5.  複製トランジスタのゲート端子をそのソース端子及び/又は、検出ネットワークの、第２の伝導端子に接続して、複製トランジスタを、最大漏れ電流が発生し得るオフ状態にする工程との工程によって構成し得るということが分かり得る。
【００２６】
図2に示す論理回路に基づいた、これらの工程の結果を図3に示す。例証の目的で、かつ、一般性を失わないように、トランジスタ群M1,2-A及びM1,2-Bが論理回路の第１のレッグの最大漏れ電流を設定するエレメントを備え、トランジスタM2,2が第２のレッグの最大漏れ電流を設定するエレメントであり、トランジスタMN,1がN番目のレッグの最大漏れ電流を設定するものとする。ネットワーク16-1は更に、図2に示す論理回路のN個のレッグに相当するN個のレッグを備え、各レッグは、ネットワークの第１の伝導端子と第２の伝導端子との間にわたり、レッグを流れる最大漏れ電流を設定するトランジスタのレプリカを備える。よって、ネットワーク16-1の第１のレッグは、トランジスタM1,2-A及びM1,2-Bの各々のレプリカであるレプリカ・トランジスタM1,2-A’及びM1,2-B’であり、ネットワーク16-1の第２のレッグは、トランジスタM2,2のレプリカであるレプリカ・トランジスタM2,2’を有し、ネットワーク16-1のN番目のレッグは、トランジスタMN,1のレプリカであるレプリカ・トランジスタMN,1’を有する。レプリカ・トランジスタのドレイン端子はネットワークの第１の伝導端子に結合され、レプリカ・トランジスタのゲート端子はその各々のソース端子に結合され、レプリカ・トランジスタのソース端子はネットワークの第２の伝導端子に結合される。このようにして、ネットワーク16-1は、図２(ノードNIを評価段階中に放電するべきでない場合)に示す論理回路を流れ得る期待最大漏れ電流の実質的に同じレプリカを生成することになる。
【００２７】
実際に、ネットワーク16-1におけるトランジスタのしきい電圧と論理回路における相当するトランジスタとの間にはある程度のばらつきがあり得るものであり、そのようなばらつきによって、（期待値ではなく）論理回路の実際の最大漏れ電流が、ネットワーク16-1によって発生するものとは異なることになる。この可能性に対処するよう、トランジスタ14によって設定される最大電流は通常、期待最大漏れ電流の10%から100%までの安全マージン（M）を含む。ネットワーク16-1を用いる、そのような場合、トランジスタ14の最大電流設定は、ネットワーク16-1によって発生する漏れ電流の1.1倍以上10倍以下になる。安全マージンは通常、200%以上600%以下（2倍から6倍）に及ぶ。この安全マージンは、トランジスタ14とトランジスタ18とのゲート幅比Bを1.1から2までの範囲における値に設定することによって実施することができる。安全マージンを実施するうえでの別の手法として、Bを１に保持してもよく、更なるトランジスタをネットワーク16-1に加えてもよく、レプリカ・トランジスタの幅を増加させてもよい。安全マージンは、これらの2つの手法（例えば、B>１と、ネットワーク16-1におけるトランジスタのゲート幅の増加）を組み合わせることによって実施し得る。
【００２８】
大半のCMOSプロセスは、プロセス提供者によってうまく特徴付けられ、プロセス提供者は通常、高速NMOSトランジスタと、低速NMOSトランジスタと、目標NMOSトランジスタとの各々についてゲート幅の関数としてトランジスタ漏れ電流の関係を回路設計者に提供することができる。（ゲート幅の単位毎の漏れ電流量は一般的に、ゲートの端部での電界フリンジング効果が理由でゲート幅とともに変動する。これらの関係によって、検出ネットワーク16-1のしきい漏れ電流を近似する、１つのトランジスタのみを有する検出ネットワークを回路設計者が構築することが可能であることが多い。この１つのトランジスタから成る検出ネットワークは図4中の16-2に示す。ネットワーク16-2は、ネットワーク16-1が発生させるものと実質的に同等の漏れ電流を発生させるゲート幅を備えるNMOSトランジスタMEQを有する。小型にするよう、トランジスタは、多指ゲート構造と、指を交互に合わせた形の組み合わせ式のソース領域及びドレイン領域とを備え得る。
【００２９】
一部の場合には、図2に示す論理回路の期待最大漏れ電流の（実質的に同一であるレプリカではなく）スケーリングされたレプリカを発生させるようネットワーク16-2を構成することが効果的であり得り、スケーリング係数は通常、1未満である。更に、電流設定トランジスタ14が実質的に同一のレプリカ又は、実質的に同一のレプリカに安全マージンを加えたものを備えるようにトランジスタ14とトランジスタ18との幅比Bを選択し得る。例えば、ネットワーク16-2は、論理回路の最大漏れ電流の4分の１に実質的に等しいレプリカを発生させ得るものであり、トランジスタ14及び18は、実質的に同一のレプリカを備えるようB=4の幅比によって構成してもよく、安全マージンを備えた実質的に同一のレプリカを備えるよう4より大きな幅比によって構成してもよい。
【００３０】
本発明は、メモリ・セルの片側読み取りに用いるAND-OR-反転（AOI）ゲートに対する特定のアプリケーションを有する。そのようなAOIゲートは、ワードライン（カラムサイド・デコード）毎に１つの、数が16個以上である多数のプルダウン・レッグを有する。図5は、そのようなゲートの例を示し、16個のワードラインW1、W2、…,W16及び16個のメモリセル・データ・ラインが入力として受信される。論理回路は16個のプルダウン・レッグを有し、各レッグは、上部トランジスタ及び下部トランジスタを有する。ワードラインは論理回路の16個のレッグの上部トランジスタへの入力として供給され、データラインは、レッグの下部トランジスタへの入力として供給される。キーパ回路10は、前述のものと同じである。
【００３１】
通常、AOIゲートのプルダウン・レッグを流れる最大漏れ電流はお互いに実質的に等しくなり、特定のゲート設計に応じて上部トランジスタと下部トランジスタとの何れかによって設定されることになる。一般的に、上部トランジスタ及び下部トランジスタは同じ構成を有し、例証するようそのケースを本明細書で用いる。本願の発明者は、AOIゲートの論理回路の一プルダウン・レッグを流れる最大漏れ電流をILEAKとして表し、プルダウン・レッグの数（すなわち、漏れ経路の数）をNとして表す。１つのプルダウン・レッグについて期待される最大漏れ電流ILEAKは上記のように判定される。レッグ全ての期待最大漏れ電流はN・ILEAKになる。トランジスタ14、18は、トランジスタ14を流れる最大電流がM・N・ILEAKに実質的に等しく、そのとき、Mは、１よりも大きく、一般的に10以下の、安全マージン・パラメータである。Mの値は、一般的に、ゲートの特定の構成と、製造プロセスにおけるばらつきの度合いとに鑑みて選ばれ、かつ、これらの課題のエンジニアリング上の判断に基づいている。ネットワーク16のトランジスタのゲート長及びしきい電圧は好ましくは、漏れ電流発生の仕組みをできる限り厳密に複製するようにプルダウン回路におけるトランジスタのものと同じ構成によって成される。検出ネットワーク16におけるトランジスタの幅は、各トランジスタの漏れ電流（IT16）がILEAKと実質的に等しくなるようにプルダウン・トランジスタの幅と同じにし得る。16個のトランジスタをネットワーク16に用いる場合、トランジスタ14とトランジスタ18との幅比BはMに等しく設定される。１つのトランジスタのみを用いる場合、トランジスタ14とトランジスタ18との幅比BはM・Nの積に等しく設定される。別の例として、幅比Bは1に設定し得るものであり、更なるトランジスタをネットワークに追加し得る。例えば、M=2の場合、32個のトランジスタを用い得る。更なる構成が当然考えられ、それによってBの値、ネットワーク16におけるトランジスタ数、及びこれらのトランジスタのゲート幅が変えられる。
【００３２】
図６（A）及び図６（B）は、高速PMOS/低速NMOSの組み合わせ（図6（A））と、低速PMOS/高速NMOSの組み合わせ(図6（B）)との下で図5の回路の例示的なシミュレーション結果を示す。図６（A）及び図６（B）の各々は、（プリチャージ段階の終了後の）ゲートの評価段階中に時間の関数として、入力信号「W1」と、中間ノード「NI」と、トランジスタ18のゲートソース電圧VGS18と、ゲート出力との４つの電圧の推移を示す。16個のプルダウン分岐を用い、そのうちの３つを図５に示す。評価段階中には、入力信号「W1」は、第１レッグの上部トランジスタで、論理「0」値から論理「1」値に上げられる一方、他の15個のレッグの上部トランジスタのゲートへの入力は論理「0」状態に維持される（すなわち、信号「W2」乃至「W16」は論理「0」である。）。プルダウン・レッグの各々における漏れ電流を最大にするよう、プルダウン・レッグ全ての下部トランジスタ・ゲートへの入力信号（すなわち、信号「D1」乃至「D16」）は、論理「1」状態に設定される。NMOSトランジスタは全て、0.09μmのゲート長を有し、シミュレートされる、トランジスタの組み合わせに応じて、（高しきい電圧の範囲における値ではなく）標準的なしきい電圧の範囲における高速又は低速のしきい電圧を有する。プルダウンNMOSトランジスタは0.35μmのゲート幅（W=0.35μm）を有し、検出ネットワーク16は、プルダウンNMOSトランジスタと同じ寸法の32個のNMOSトランジスタを有する。PMOSトランジスタ14及び18（電流ミラー構造）は、同じゲート寸法（W=0.22μm、L=0.2μm）を有し、よって幅比B=1を有する。安全マージン係数Mは２に等しい。キーパ・トランジスタ12はW=0.22μm、L=0.09μmのゲート寸法を有し、電流設定トランジスタ14よりも伝導性がかなり高い。
【００３３】
入力信号「W1」の波形は、図6（A）及び図6（B）に示す、トランジスタの組み合わせについて同じであり、信号「W1」は50ピコ秒のタイムマークでその遷移を開始する。ゼロ・ピコ秒から50ピコ秒まで、中間ノードN1での電圧は一定の状態に留まり、それは、キーパ回路10が中間ノードの電圧を適切に維持するということを示す。図６（A）及び図６（B）に示す２つのトランジスタの組み合わせのうち、中間ノードN1の電圧を維持することは、低速PMOS/高速NMOSの条件（図6（B））が最も難しいことになる。添付図面において分かり得るように、それは、この当初期間中に電圧を正常に維持する。50ピコ秒から250ピコ秒までの期間中には、中間ノードNI及びゲート出力は、入力信号「W1」における遷移に応じてスイッチングを経る。最悪のケースの遅延は高速PMOSトランジスタ/低速NMOSトランジスタの組み合わせの場合に起こるものであり、その結果は図６（A）に示す。信号「W1」の50%点からゲート出力信号の50%点までの遅延は152ピコ秒である。低速PMOSトランジスタ/高速NMOSトランジスタの組み合わせ（図６（B））の遅延はより少ないことが判明し、125ピコ秒であった。図6（A）及び図6（B）を比較することによって、ミラー・トランジスタ18のゲートソース電圧VGS18の値は２つのトランジスタの組み合わせとは異なるということが分かり得るものであり、このことは、電圧が、検出ネットワーク16の漏れ電流レベルを満たし、PMOSトランジスタにおけるコンダクタンス変動を補正するよう自己調節する。
【００３４】
比較として、従来のキーパ回路（図1）を用いた回路が構成された。動作可能な回路を達成するために、高しきい電圧のトランジスタがNMOSプルダウン・トランジスタに用いられた。又、キーパ・トランジスタは、低速PMOS/高速NMOSのトランジスタの組み合わせの下で漏れ電流をアドレス指定するよう寸法がとられた。最悪のケースの遅延は、高速PMOS/低速NMOSのトランジスタの組み合わせの場合に生じるものであり、本発明を用いた場合の152ピコ秒と比較して248ピコ秒であることが判明した。よって、本発明によって、ゲート遅延が39%減少する。速度の向上は、キーパ回路の制御の向上と、プルダウン・レッグにおいて、高いしきい電圧のデバイス（すなわち、しきい電圧が高いデバイス構成）ではなく標準的なしきい電圧のデバイス（すなわち、しきい電圧が低いデバイス構成）を用いることとの２つの要因から生じた。
【００３５】
本発明によるキーパ回路の第２の例示的な実施例を図7中の10’に示す。キーパ回路10’は図2に示すキーパ回路10と同じ構成部分を有し、トランジスタ12及び14の位置が取り替えられた以外は同じ相互接続を有する。キーパ回路10’の動作は、キーパ回路10のものと実質的に同じである。
【００３６】
キーパ・トランジスタ12にPMOSデバイスを用いることが本願では好ましいが、NMOSキーパ・トランジスタを用いることも考えられる。NMOSキーパ・トランジスタを用いた第３の例示的な実施例を図8中の10’’に示す。キーパ10’’は、キーパ回路(図2)のPMOSキーパ・トランジスタ12のかわりにNMOSキーパ・トランジスタ12’を用いる。NMOSキーパ・トランジスタ12’は、VDD電源線からデバイスのしきい電圧を引いたものに等しい電圧レベルに中間ノードをチャージすることができるに過ぎない。その理由で、本願では、キーパ回路10’’は、前述のキーパ回路ほど好ましくない。
【００３７】
動的論理ゲートにおいてNMOSプルダウン論理回路を用いて高速動作速度を達成することが本願では好ましいが、動的ゲートにおいてPMOSプルアップ論理回路を用いることが考えられる。そのようなゲートでは、中間ノードは、クロック信号の最初の位相中に放電され、プルアップ論理回路の1つ又は複数のPMOSプルアップ・レッグによってその後選択的にチャージされる。プルアップ動的ゲートは、図2又は図5に示す動的ゲートを補完する役割をする回路である。例示的なプルダウン動的AOIゲートを、プルアップ・キーパ・ゲートとともに用い得る、本発明による例示的なキーパ回路20とともに図9に示す。キーパ回路20は、キーパ回路10の補完的役割をする回路であり、キーパ回路10のNMOSトランジスタをPMOSトランジスタによって置き換え、キーパ回路10のPMOSトランジスタをNMOSトランジスタによって置き換え、電源線上の電圧を取り替える（すなわち、VDDと接地とを取り替える）ことによって得られる。
【００３８】
特に、キーパ回路20は、インバータ21が駆動するNMOSキーパ・トランジスタ22と、NMOS電流設定トランジスタ24と、1つ又は複数のPMOSトランジスタを備える検出ネットワーク26と、NMOS制御ミラー・トランジスタ28とを備える。電流設定トランジスタ24及びキーパ・トランジスタ22は直列回路において結合され（例えば、トランジスタ24のドレイン端子がトランジスタ22のソース端子に結合され）、直列回路が、接地電源線と中間ノードNIとの間に結合される。キーパ・トランジスタ22のゲートは、インバータ21の出力が駆動し、インバータ21の入力は中間ノードNIに結合される。検出ネットワーク26は、ゲートの論理回路におけるプルアップ・トランジスタと同じタイプのもの（この場合、PMOS）であり、プルアップ・トランジスタと同じダイ上にある。検出ネットワーク26は、プルアップ・トランジスタの漏れ電流を複製し、それによって検出するよう構成される。このことは、キーパ回路10について前述したものと同様な方法で行うことができる。
【００３９】
検出ネットワーク26が発生させる漏れ電流の量は、ネットワーク26の漏れ電流を受けるようそのドレイン端子及びゲート端子を検出ネットワーク26の下部伝導端子に結合させた制御ミラー・トランジスタ28によって測定される。トランジスタ24及び28は、電流ミラー・トポロジにおいて構成され、それによって、制御ミラー・トランジスタ28を流れる電流は、トランジスタ24において選択可能な量によって複製・スケーリングされる。この構成では、電流設定トランジスタ24も、制御ミラー・トランジスタとしてふるまう。動作中、トランジスタ28のゲートソース電圧は、デバイスを流れる電流が検出ネットワーク26を流れる漏れ電流に一致するように自ら調節する。このゲートソース電圧は、トランジスタ28のゲート端子の、トランジスタ24のゲート端子への結合と、トランジスタ28のソース端子の、トランジスタ24のソース端子への結合と、トランジスタ24及び28の構成上の特徴を、ゲート幅を例外とする場合がある以外は実質的に同じにすることとによって電流設定トランジスタ24に複製される。この構成によって、電流設定トランジスタ24を流れる最大電流は、（検出ネットワーク26の漏れ電流である）トランジスタ28を流れる電流のレベルに幅比Bを乗算したものに実質的に設定される。幅比Bは、トランジスタ24の幅をトランジスタ28の幅によって除算したものに等しい。
【００４０】
よって、回路20のトランジスタ22、24及び28は、キーパ回路10を補完する役割をする回路として構成される以外は、回路10の、トランジスタ12、14及び18と同様に動作する。
【００４１】
図9に示すプルアップ論理回路は図2に示すプルダウン論理回路よりも遅い一方、ゲートがアクティブハイの入力信号ではなくアクティブローの入力信号を受けるものである特定の場合にこれを用いることが効果的であり得る。すなわち、プルアップ論理回路を上回る論理上の効果を有し得る。
【００４２】
上記のように、キーパ回路10の変形はいくつかあり、その一部をキーパ回路10’及び10’’によって示した。同様に、補完的なキーパ回路20も同様な変形を有し得る。
【００４３】
キーパ回路10及び20では、制御ミラー・トランジスタ18及び28のゲートソース電圧が、かかる電流設定トランジスタ（14又は24）上の電圧を設定するのに用いられた。なお、制御ミラー・トランジスタが発生させる電圧を、キーパ回路の他の場合の電流設定トランジスタに供給し、それによって、キーパ回路のこれらの他の場合について検出ネットワーク(16及び26)と制御ミラー・トランジスタ(18及び28)とを複製する必要性をなくし得る。すなわち、いくつかのキーパ回路が基板上でお互いに近接して配置される場合、検出ネットワーク(16又は26)及び制御ミラー・トランジスタ(18又は28)の一群をキーパ回路のうちで共有し得る。検出ネットワークは１つの漏れ電流レベルを発生させるよう企図されるものである一方、そのレベルは、ゲートについて電源設定トランジスタのゲート幅を選択することによってゲート毎に適切なレベルにスケーリングすることができる（ゲート幅及び比Bの選択は、前述している。）。このような共有によって、本発明によるキーパ回路を実施するのに必要な空間（すなわち、オーバヘッド）が第１のゲートについて2つのトランジスタ及び1つの検出ネットワークに削減され、更なるゲートの各々について１つの更なるトランジスタに削減される。この共有は、ビットラインが同じアドレス指定構造を有するレジスタ・ファイル及びマルチポートSRAMにおいて特に有用である。比較的小容量のRAMに本発明を実施するうえでのオーバヘッドでも、空間における増加の1%をずっと下回り、無視できる。
【００４４】
本発明による例示的なキーパ回路は、AND-OR-反転タイプの動的ゲートによって示したが、本発明は、局所ビットライン及び大局ビットラインを用いる場合に第２レベル検出によく用いる動的ORゲートを含む何れかのゲート構造に適用し得る。
【００４５】
本発明は、従来の電流ミラー配置におけるトランジスタ14及び18（並びにトランジスタ24及び28）によって示したが、ワイドラー型電流ミラー配置やウィルソン型電流ミラー配置などの他の公知の電流ミラー配置によって構成されるこれらのトランジスタによって実施し得る。後者の場合には、トランジスタ18のドレイン端子及びゲート端子は、トランジスタ14に直列に結合されるトランジスタを介してお互いに結合される。電流ミラー配置の全てでは、トランジスタ18（又は28）は、トランジスタ14（又は24）によってその伝導端子を介して伝導される最大電流量がトランジスタ18（又は28）によってその伝導端子を介して伝導される電流に関係するような電流ミラー関係においてトランジスタ14（又は24）に結合される。
【００４６】
本発明は例証的な実施例に関して特に説明したが、種々の改変、修正及び適合を本願の開示に基づいて行い得るものであり、本発明の範囲内に収まることが意図されているということが分かるものである。本発明は最も実用的でかつ好ましい実施例であるとして本願においてみなされるものに関して説明したが、本発明は開示された実施例に限定されず、むしろ、本願の請求項の範囲内に含まれる種々の修正及び均等な配置を包含することが意図されていることとする。
（付記１）
第１の電源線と第２の電源線との間に供給される電圧を電源とする回路において用いるキーパ回路であって、
前記回路の中間ノードを第１の電圧レベルに、前記中間ノードと前記第２の電源線との間を伝導する漏れ電流に対して選択的に維持し、
第１の伝導端子と、第２の伝導端子と、変調端子とを有するキーパ・トランジスタを備え、該変調端子は、前記キーパ・トランジスタが中間ノードを第１の電圧レベルに維持することとするか否かを示す信号を受け、
更に、第１の伝導端子と、第２の伝導端子と、変調端子とを有する、第１の伝導性タイプの第１のトランジスタを備え、該第１のトランジスタの伝導端子のうちの１つを前記キーパ・トランジスタの伝導端子に結合してトランジスタの直列回路を備え、該直列回路は前記中間ノードと前記第１の電源線との間に結合され、
更に、第１の伝導端子と、第２の伝導端子と、変調端子とを有する、前記第１の伝導性タイプの第２のトランジスタを備え、該第２のトランジスタは、前記第１のトランジスタによって該第１のトランジスタの伝導端子を介して伝導される最大電流量が前記第２のトランジスタによって該第２のトランジスタの伝導端子を介して伝導される電流に関係するような電流ミラー関係において前記第１のトランジスタに結合され、
更に、前記第２トランジスタの前記第１の伝導端子に結合される第１の伝導端子と、電位源に結合される第２の伝導端子とを有する検出ネットワークを備え、該検出ネットワークは、前記第１の伝導性タイプとは反対の第２の伝導性タイプの少なくとも1つのトランジスタを備え、前記中間ノードと前記第２の電源線との間で伝導される前記漏れ電流に関係した電流を前記検出ネットワークの第１の伝導端子で発生させることを特徴とするキーパ回路。
（付記２）
前記キーパ・トランジスタが前記中間ノードに結合され、前記第１のトランジスタが前記第１の電源線に結合されることを特徴とする付記１記載のキーパ回路。
（付記３）
前記第１のトランジスタが前記中間ノードに結合され、前記キーパ・トランジスタが前記第１の電源線に結合されることを特徴とする付記１記載のキーパ回路。
（付記４）
前記キーパ・トランジスタの前記変調端子が前記中間ノードの電圧状態に関係した信号を受けることを特徴とする付記１記載のキーパ回路。
（付記５）
前記キーパ・トランジスタは、前記第１のトランジスタのW/L比よりも大きなW/L比を有することを特徴とする付記１記載のキーパ回路。
（付記６）
前記第２のトランジスタの前記変調端子及び前記第２の伝導端子はお互いに結合され、前記第２のトランジスタの前記変調端子は前記第１のトランジスタの前記変調端子に結合され、前記第２のトランジスタの前記第２の伝導端子は前記第１のトランジスタの前記第２の伝導端子に結合されることを特徴とする付記１記載のキーパ回路。
（付記７）
前記検出ネットワークはPMOSトランジスタを備え、前記第１のトランジスタ及び前記第２のトランジスタの各々は、かかるNMOSトランジスタを備えることを特徴とする付記１記載のキーパ回路。
（付記８）
前記検出ネットワークはNMOSトランジスタを備え、前記第１のトランジスタ及び前記第２のトランジスタの各々は、かかるPMOSトランジスタを備えることを特徴とする付記１記載のキーパ回路。
（付記９）
前記検出ネットワークの前記少なくとも１つのトランジスタは、第１の伝導端子と、第２の伝導端子と、変調端子とを有し、前記変調端子と第２の伝導端子はお互いに結合され、前記第１の伝導端子は、前記第２のトランジスタの前記第１の伝導端子に結合されることを特徴とする付記１記載のキーパ回路。
（付記１０）
前記検出ネットワークの前記少なくとも1つのトランジスタは、第１の伝導端子と、第２の伝導端子と、変調端子とを有し、前記変調端子と第２の伝導端子は前記第２の電源線に結合され、前記第１の伝導端子は、前記第２のトランジスタの前記第１の伝導端子に結合されることを特徴とする付記１記載のキーパ回路。
（付記１１）
複数の、N個の論理回路レッグが前記中間ノードに結合され、各レッグは少なくとも1つのトランジスタを有し、
前記キーパ回路及び、前記論理回路レッグは共通の基板上に配置されることを特徴とする付記１記載のキーパ回路。
（付記１２）
前記検出ネットワークと、前記論理回路のトランジスタの少なくとも１つが共通の基板ウェルに配置されることを特徴とする付記１記載のキーパ回路。
（付記１３）
複数の、N個の論理回路レッグが前記中間ノードに結合され、各レッグは少なくとも１つのトランジスタを有し、
前記キーパ回路と、前記論理回路レッグは、共通の基板上に前記第２の伝導性タイプのトランジスタを集積させた共通の基板上に配置され、該トランジスタの第１群は第１の構成を有して低い範囲のしきい電圧を備え、該トランジスタの第２群は第２の構成を有して高い範囲のしきい電圧を備え、
前記論理回路の少なくとも1つのトランジスタは、前記第１の構成を有するトランジスタを備えることを特徴とする付記１記載のキーパ回路。
（付記１４）
複数の論理回路レッグが前記中間ノードに結合され、前記レッグの各々は
1つ又は複数の直列接続エレメントを有し、該エレメントの各々は、単一のトランジスタ、又は並列接続トランジスタ群を備え、
各レッグは、最大総トランジスタ・ゲート幅量を有するレッグのエレメントの期待漏れ電流に等しい期待最大漏れ電流を有し、
前記論理回路は、レッグの期待最大漏れ電流の和に等しい期待最大漏れ電流を有し、
前記第１のトランジスタの最大電流は、前記論理回路の期待最大漏れ電流の1.1倍以上10倍以下であることを特徴とする付記１記載のキーパ回路。
（付記１５）
前記第１トランジスタの最大電流は、前記論理回路の期待最大漏れ電流の2倍以上6倍以下であることを特徴とする付記１４記載のキーパ回路。
（付記１６）
第１の電源線と第２の電源線との間に供給される電圧を電源とするディジタル回路において用いるキーパ回路であって、
前記ディジタル回路の中間ノードを第１の電圧レベルに選択的に維持し、
第１の伝導端子と、第２の伝導端子と、変調端子とを有するキーパ・トランジスタを備え、該変調端子は、前記キーパ・トランジスタが中間ノードを第１の電圧レベルに維持することとするか否かを示す信号を受け、
更に、ドレイン端子と、ソース端子と、ゲート端子とを有する、第１のPMOSトランジスタを備え、該第１のPMOSトランジスタのソース端子及びドレイン端子のうちの１つを前記キーパ・トランジスタの伝導端子に結合してトランジスタの直列回路を備え、該直列回路は前記中間ノードと前記第１の電源線との間に結合され、
更に、ドレイン端子と、ソース端子と、ゲート端子とを有する、第２のPMOSトランジスタを備え、該第２のPMOSトランジスタは、前記第１のPMOSトランジスタによって該第１のPMOSトランジスタのドレイン端子及びソース端子を介して伝導される最大電流量が前記第２のPMOSトランジスタによって該第２のPMOSトランジスタのソース端子及びドレイン端子を介して伝導される電流に関係するような電流ミラー関係において前記第１のPMOSトランジスタに結合され、
更に、前記第２のPMOSトランジスタのドレイン端子に結合されるドレイン端子と、ソース端子と、ゲート端子とを有する少なくとも第１のNMOSトランジスタを備え、該ゲート端子及び該ソース端子はお互いに結合され、電位源にも結合されることを特徴とするキーパ回路。
（付記１７）
前記キーパ・トランジスタが前記中間ノードに結合され、前記第１のPMOSトランジスタが前記第１の電源線に結合されることを特徴とする付記１６記載のキーパ回路。
（付記１８）
前記第１のPMOSトランジスタが前記中間ノードに結合され、前記キーパ・トランジスタが前記第１の電源線に結合されることを特徴とする付記１６記載のキーパ回路。
（付記１９）
前記キーパ・トランジスタの前記変調端子が前記中間ノードの電圧状態に関係した信号を受けることを特徴とする付記１６記載のキーパ回路。
（付記２０）
前記キーパ・トランジスタは、前記第１のPMOSトランジスタのW/L比よりも大きなW/L比を有することを特徴とする付記１６記載のキーパ回路。
（付記２１）
前記第２のPMOSトランジスタの前記ゲート端子及び前記ドレイン端子はお互いに結合され、前記第２のPMOSトランジスタの前記ゲート端子は前記第１のPMOSトランジスタの前記ゲート端子に結合され、前記第２のPMOSトランジスタの前記ソース端子は前記第１のPMOSトランジスタの前記ソース端子に結合されることを特徴とする付記１６記載のキーパ回路。
（付記２２）
前記少なくとも1つのNMOSトランジスタのゲート端子及びソース端子は前記第２の電源線に結合されることを特徴とする付記１６記載のキーパ回路。
（付記２３）
複数の、N個の論理回路レッグが前記中間ノードに結合され、各レッグは少なくとも１つのトランジスタを有し、
前記キーパ回路と、前記論理回路のレッグが共通の基板上に配置されることを特徴とする付記１６記載のキーパ回路。
（付記２４）
複数の、N個の論理回路レッグが前記中間ノードに結合され、各レッグは少なくとも１つのトランジスタを有し、
前記キーパ回路と、前記論理回路レッグは、共通の基板上にNMOSトランジスタを集積させた共通の基板上に配置され、前記NMOSトランジスタの第１群は第１の構成を有して低い範囲のしきい電圧を備え、前記NMOSトランジスタの第２群は第２の構成を有して高い範囲のしきい電圧を備え、
前記論理回路の少なくとも1つのトランジスタは、前記第１の構成を有するNMOSトランジスタを備えることを特徴とする付記１６記載のキーパ回路。
（付記２５）
複数の論理回路レッグが前記中間ノードに結合され、前記レッグの各々は
1つ又は複数の直列接続エレメントを備え、該エレメントの各々は、単一のトランジスタ、又は並列接続トランジスタ群を備え、
各レッグは、最大総トランジスタ・ゲート幅量を有するレッグのエレメントの期待漏れ電流に等しい期待最大漏れ電流を有し、
前記論理回路は、レッグの期待最大漏れ電流の和に等しい期待最大漏れ電流を有し、
前記第１のPMOSトランジスタの最大電流は、前記論理回路の期待最大漏れ電流の1.1倍以上10倍以下であることを特徴とする付記１６記載のキーパ回路。
（付記２６）
前記第１のPMOSトランジスタの最大電流は、前記論理回路の期待最大漏れ電流の2倍以上6倍以下であることを特徴とする付記２５記載のキーパ回路。
（付記２７）
第１の電源線と第２の電源線との間に供給される電圧を電源とする回路において用いるキーパ回路であって、
前記回路の中間ノードを第１の電圧レベルに、前記中間ノードと前記第２の電源線との間を伝導する漏れ電流に対して選択的に維持し、
第１の伝導端子と、第２の伝導端子と、変調端子とを有するキーパ・トランジスタを備え、該変調端子は、前記キーパ・トランジスタが中間ノードを第１の電圧レベルに維持することとするか否かを示す信号を受け、
更に、第１の伝導端子と、第２の伝導端子と、変調端子とを有する電流設定トランジスタによって特徴付けられ、該電流設定トランジスタは、前記中間ノードと前記第2の電源線との間を伝導する前記漏れ電流に関係して前記電流設定トランジスタの第１の伝導端子と第２の伝導端子との間の最大電流を設定するよう構成され、
前記キーパ・トランジスタの伝導端子を前記電流設定トランジスタの伝導端子に結合してトランジスタの直列回路を備え、該直列回路は、前記中間ノードと前記第１の電源線との間に結合されることを特徴とするキーパ回路。
（付記２８）
更に、前記電流設定トランジスタは、第１の伝導性タイプのトランジスタを備え、
更に、第１の伝導端子と、第２の伝導端子と、変調端子とを有する、前記第１の伝導性タイプのミラー・トランジスタを備え、該ミラー・トランジスタは、前記電流設定トランジスタによって該電流設定トランジスタの伝導端子を介して伝導される最大電流量が前記ミラー・トランジスタによって該ミラー・トランジスタの伝導端子を介して伝導される電流に関係するような電流ミラー関係において前記電流設定トランジスタに結合され、
更に、前記第１の伝導性タイプとは反対の第２の伝導性タイプの1つ又は複数のトランジスタを有する検出ネットワークを備え、該トランジスタの各々は、前記ミラー・トランジスタの前記第１の伝導端子に結合される第１の伝導端子と、第２の伝導端子と、変調端子とを有し、前記検出ネットワークの前記1つ又は複数のトランジスタの前記変調端子及び第２の伝導端子が、少なくとも１つの電位源によって構成されて、前記中間ノードと、電源線の少なくとも一方との間を伝導する漏れ電流と関係した総漏れ電流を発生させることを特徴とする付記２７記載のキーパ回路。
（付記２９）
前記電流設定トランジスタが前記第１の伝導性タイプのものであり、前記ミラー・トランジスタの前記変調端子及び前記第２の伝導端子はお互いに結合され、前記ミラー・トランジスタの前記変調端子は前記電流設定トランジスタの前記変調端子に結合され、前記ミラー・トランジスタの前記第２の伝導端子は前記電流設定トランジスタの前記第２の伝導端子に結合されることを特徴とする付記２８記載のキーパ回路。
（付記３０）
複数の、N個の論理回路レッグが前記中間ノードに結合され、各レッグは少なくとも１つのトランジスタを有し、
前記キーパ回路と、前記論理回路レッグは、共通の基板上に一伝導性タイプのトランジスタを集積させた共通の基板上に配置され、該トランジスタの第１群は第１の構成を有して低い範囲のしきい電圧を備え、該トランジスタの第２群は第２の構成を有して高い範囲のしきい電圧を備え、
前記論理回路の少なくとも1つのトランジスタは、前記第１の構成を有するトランジスタを備えることを特徴とする付記２７記載のキーパ回路。
（付記３１）
複数の論理回路レッグが前記中間ノードに結合され、前記レッグの各々は
1つ又は複数の直列接続エレメントを有し、該エレメントの各々は、単一のトランジスタ、又は並列接続トランジスタ群を備え、
各レッグは、最大総トランジスタ・ゲート幅量を有するレッグのエレメントの期待漏れ電流に等しい期待最大漏れ電流を有し、
前記論理回路は、レッグの期待最大漏れ電流の和に等しい期待最大漏れ電流を有し、
前記電流設定トランジスタの最大電流は、前記論理回路の期待最大漏れ電流の1.1倍以上10倍以下であることを特徴とする付記２７記載のキーパ回路。
（付記３２）
前記電流設定トランジスタの最大電流は、前記論理回路の期待最大漏れ電流の2倍以上6倍以下であることを特徴とする付記３１記載のキーパ回路。
（付記３３）
前記キーパ・トランジスタが前記中間ノードに結合され、前記電流設定トランジスタが前記第１の電源線に結合されることを特徴とする付記２７記載のキーパ回路。
（付記３４）
前記電流設定トランジスタが前記中間ノードに結合され、前記キーパ・トランジスタが前記第１の電源線に結合されることを特徴とする付記２７記載のキーパ回路。
（付記３５）
前記キーパ・トランジスタの前記変調端子が前記中間ノードの電圧状態に関係した信号を受けることを特徴とする付記２７記載のキーパ回路。
（付記３６）
前記キーパ・トランジスタは、前記第１のトランジスタのW/L比よりも大きなW/L比を有することを特徴とする付記２７記載のキーパ回路。
（付記３７）
複数の、N個の論理回路レッグが前記中間ノードに結合され、各レッグは少なくとも１つのトランジスタを有し、
前記キーパ回路と、前記論理回路のレッグが共通の基板上に配置されることを特徴とする付記２８記載のキーパ回路。
（付記３８）
前記検出ネットワークと、前記論理回路のトランジスタの少なくとも１つが共通の基板ウェルに配置されることを特徴とする付記３７記載のキーパ回路。
（付記３９）
前記検出ネットワークは少なくとも１つのNMOSトランジスタを備え、前記電流設定トランジスタはPMOSトランジスタを備え、前記電流ミラー・トランジスタはPMOSトランジスタを備えることを特徴とする付記２８記載のキーパ回路。
（付記４０）
前記検出ネットワークは少なくとも１つのPMOSトランジスタを備え、前記電流設定トランジスタはNMOSトランジスタを備え、前記電流ミラー・トランジスタはNMOSトランジスタを備えることを特徴とする付記２８記載のキーパ回路。
（付記４１）
前記検出ネットワークの前記少なくとも１つのトランジスタは、第１の伝導端子と、第２の伝導端子と、変調端子とを有し、前記変調端子と第２の伝導端子はお互いに結合され、前記第１の伝導端子は、前記ミラー・トランジスタの前記第１の伝導端子に結合されることを特徴とする付記２８記載のキーパ回路。
（付記４２）
前記検出ネットワークの前記少なくとも1つのトランジスタは、第１の伝導端子と、第２の伝導端子と、変調端子とを有し、前記変調端子と第２の伝導端子は前記第２の電源線に結合され、前記第１の伝導端子は、前記第２のトランジスタの前記第１の伝導端子に結合されることを特徴とする付記２８記載のキーパ回路。
【図面の簡単な説明】
【００４７】
【図１】従来技術による、従来のキーパ回路を示す図である。
【図２】代表的なディジタル動的ゲートに施される、本発明による、第１の例示的なクラスのキーパ回路を示す図である。
【図３】本発明による、第１の例示的な検出ネットワークを示す図である。
【図４】本発明による、第２の例示的な検出ネットワークを示す図である。
【図５】本発明による、第１の例示的なクラスからのキーパ回路を備える例示的な動的AND-OR-反転ゲートを示す図である。
【図６】（Ａ）は、2つの極端なプロセス条件下での、図５に示す動的AND−OR-反転ゲート及びキーパ回路のシミュレーション結果を示す図である。（B）は、2つの極端なプロセス条件下での、図５に示す動的AND−OR-反転ゲート及びキーパ回路のシミュレーション結果を示す別の図である。
【図７】代表的なディジタル動的ゲートに施される、本発明による、第２の例示的なクラスのキーパ回路を示す図である。
【図８】代表的なディジタル動的ゲートに施される、本発明による、第３の例示的なクラスのキーパ回路を示す図である。
【図９】代表的なディジタル動的ゲートに施される、本発明による、第４の例示的なクラスのキーパ回路を示す図である。
【符号の説明】
【００４８】
10  キーパ回路
11  インバータ
12  キーパ・トランジスタ
14  電流設定トランジスタ
16  検出ネットワーク
18  制御ミラー・トランジスタ
20  キーパ回路
21  インバータ
22  NMOSキーパ・トランジスタ
24  NMOS電流設定トランジスタ
26  検出ネットワーク
28  NMOS制御ミラー・トランジスタ
D  信号
M  トランジスタ
NI  中間ノード
P1  キーパ・トランジスタ
W  ワードライン
a  信号
b  信号
c  信号
d  信号
e  信号
f  信号
g  信号
h  信号
【図１】
2006279928.tif 000003
【図２】
2006279928.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006279928.tif 000009
【図８】
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【図９】
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