(57)【要約】  【課題】  比較的簡単な回路構成を用いて、無線ＬＡＮ通信回路において使用される複数のＤＡＣ及び／又は複数のＡＤＣの相対誤差を低減する。  【解決手段】  この半導体集積回路は、エンコーダから出力される送信データを補正する第１群の補正回路と、補正された送信データをアナログ送信信号に変換すると共に、ＤＡＣテストモードにおいてディジタル基準信号をアナログ基準信号に変換する複数のＤＡＣと、アナログ受信信号を受信データに変換すると共に、ＡＤＣテストモードにおいて１つのＤＡＣから出力されるアナログ基準信号を複数のディジタル信号に変換し、ＤＡＣテストモードにおいて複数のＤＡＣから出力されるアナログ基準信号をディジタル信号に順次変換する１つのＡＤＣを含む複数のＡＤＣと、複数のＡＤＣから出力される受信データを補正してデコーダに出力する第２群の補正回路とを具備する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
無線ＬＡＮ通信回路においてベースバンド信号を処理するための半導体集積回路であって、
入力される送信データを無線ＬＡＮにおける変調方式に合わせてエンコードすることによって複数チャンネルの送信データを出力するエンコーダと、
前記エンコーダから出力される複数チャンネルの送信データによって表される信号のオフセット及び／又はゲインを、ＤＡＣテストに基づいて設定される第１群の補正データに従ってディジタル的にそれぞれ補正する第１群の補正回路と、
送信モードにおいて、前記第１群の補正回路によって補正された複数チャンネルの送信データを複数チャンネルのアナログ送信信号にそれぞれ変換すると共に、ＤＡＣテストモードにおいて、ディジタル基準信号をアナログ基準信号に変換する複数のＤＡＣであって、ＡＤＣテストモードにおいてディジタル基準信号をアナログ基準信号に変換する１つのＤＡＣを含む前記複数のＤＡＣと、
受信モードにおいて、入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換すると共に、ＡＤＣテストモードにおいて、１つのＤＡＣから出力されるアナログ基準信号を複数のディジタル信号に変換する複数のＡＤＣであって、ＤＡＣテストモードにおいて前記複数のＤＡＣから出力されるアナログ基準信号をディジタル信号に順次変換する１つのＡＤＣを含む前記複数のＡＤＣと、
前記複数のＡＤＣから出力される複数チャンネルの受信データによって表される信号のオフセット及び／又はゲインを、ＡＤＣテストに基づいて設定される第２群の補正データに従ってディジタル的にそれぞれ補正する第２群の補正回路と、
前記第２群の補正回路によって補正された複数チャンネルの受信データをデコードするデコーダと、
を具備する半導体集積回路。
【請求項２】
無線ＬＡＮ通信回路においてベースバンド信号を処理するための半導体集積回路であって、
入力される送信データを無線ＬＡＮにおける変調方式に合わせてエンコードすることによって複数チャンネルの送信データを出力するエンコーダと、
前記エンコーダから出力される複数チャンネルの送信データによって表される信号のオフセット及び／又はゲインを、ＤＡＣテストに基づいて設定される一群の補正データに従ってディジタル的にそれぞれ補正する複数の補正回路と、
送信モードにおいて、前記複数の補正回路によって補正された複数チャンネルの送信データを複数チャンネルのアナログ送信信号にそれぞれ変換すると共に、ＤＡＣテストモードにおいて、ディジタル基準信号をアナログ基準信号に変換する複数のＤＡＣと、
受信モードにおいて、入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換する複数のＡＤＣであって、ＤＡＣテストモードにおいて前記複数のＤＡＣから出力されるアナログ基準信号をディジタル信号に順次変換する１つのＡＤＣを含む前記複数のＡＤＣと、
前記複数のＡＤＣから出力される複数チャンネルの受信データをデコードするデコーダと、
を具備する半導体集積回路。
【請求項３】
無線ＬＡＮ通信回路においてベースバンド信号を処理するための半導体集積回路であって、
入力される送信データを無線ＬＡＮにおける変調方式に合わせてエンコードすることによって複数チャンネルの送信データを出力するエンコーダと、
送信モードにおいて、前記エンコーダから出力される複数チャンネルの送信データを複数チャンネルのアナログ送信信号にそれぞれ変換する複数のＤＡＣであって、ＡＤＣテストモードにおいてディジタル基準信号をアナログ基準信号に変換する１つのＤＡＣを含む前記複数のＤＡＣと、
受信モードにおいて、入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換すると共に、ＡＤＣテストモードにおいて、１つのＤＡＣから出力されるアナログ基準信号を複数のディジタル信号に変換する複数のＡＤＣと、
前記複数のＡＤＣから出力される複数チャンネルの受信データによって表される信号のオフセット及び／又はゲインを、ＡＤＣテストに基づいて設定される一群の補正データに従ってディジタル的にそれぞれ補正する複数の補正回路と、
前記複数の補正回路によって補正された複数チャンネルの受信データをデコードするデコーダと、
を具備する半導体集積回路。
【請求項４】
前記エンコーダから出力される複数チャンネルの送信データと、ＤＡＣテストモード又はＡＤＣテストモードにおいて用いられるディジタル基準信号との内の一方を、前記第１群の補正回路又は前記複数の補正回路に選択的に供給するための選択回路をさらに具備する、請求項１又は２項記載の半導体集積回路。
【請求項５】
前記ディジタル基準信号を発生するディジタル基準信号発生部をさらに具備する、請求項４項記載の半導体集積回路。
【請求項６】
入力される複数チャンネルのアナログ受信信号と、前記１つのＤＡＣから出力されるアナログ信号との内の一方を、前記複数のＡＤＣに選択的に供給するための選択回路をさらに具備する、請求項１又は３項記載の半導体集積回路。
【請求項７】
無線ＬＡＮ通信回路においてベースバンド信号を処理するための半導体集積回路であって、
入力される送信データを無線ＬＡＮにおける変調方式に合わせてエンコードすることによって複数チャンネルの送信データを出力するエンコーダと、
送信モードにおいて、前記エンコーダから出力される複数チャンネルの送信データを複数チャンネルのアナログ送信信号にそれぞれ変換する複数のＤＡＣと、
受信モードにおいて、入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換すると共に、ＡＤＣテストモードにおいて、１チャンネルのアナログ基準信号を複数のディジタル信号に変換する複数のＡＤＣと、
前記複数のＡＤＣによって変換された複数チャンネルの受信データによって表される信号のオフセット及び／又はゲインを、ＡＤＣテストに基づいて設定される一群の補正データに従ってディジタル的にそれぞれ補正する複数の補正回路と、
前記複数の補正回路によって補正された複数チャンネルの受信データをデコードするデコーダと、
を具備する半導体集積回路。
【請求項８】
入力される複数チャンネルのアナログ受信信号と、ＡＤＣテストモードにおいて用いられる１チャンネルのアナログ基準信号との内の一方を、前記複数のＡＤＣに選択的に供給するための選択回路をさらに具備する、請求項７項記載の半導体集積回路。
【請求項９】
前記複数のＡＤＣに供給される１チャンネルのアナログ基準信号を発生するアナログ基準信号発生回路をさらに具備する、請求項８項記載の半導体集積回路。
【請求項１０】
前記第１群の補正データ又は前記第２群の補正データ又は前記一群の補正データを格納する格納部をさらに具備する、請求項１〜９のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線ローカルエリアネットワーク（以下、「無線ＬＡＮ」という）において信号の送受信を行うための無線ＬＡＮ通信回路において、ベースバンド信号を処理するための半導体集積回路に関する。
【背景技術】
【０００２】
近年においては、複数のコンピュータ間においてケーブルによる配線を行わずに無線通信を行うことによって構築される無線ＬＡＮが普及しつつある。それに伴い、無線ＬＡＮを構築するために用いられる様々な通信回路が開発されている。特に、携帯端末等に用いられる通信回路に対しては、小型化、低価格化、及び、低消費電力化が要求される。
【０００３】
一般に、無線ＬＡＮ通信回路は、ＲＦ信号の変調及び復調を行うＲＦ処理部と、ベースバンド信号の処理を行うベースバンド処理部と、物理層の上位のデータリンク層においてフレームの送受信方法やフレームの形式及び誤り検出方法等を規定するメディア・アクセス・コントロール（以下、「ＭＡＣ」という）に関する処理を行うＭＡＣ処理部とを有しており、ホストコンピュータに接続されて使用される。
【０００４】
ベースバンド処理部は、ホストコンピュータからＭＡＣ処理部を介して入力される送信データの形式をディジタル変調方式に対応してエンコードするエンコーダと、エンコードされた送信データをアナログ送信信号に変換するディジタル／アナログ変換器（以下、「ＤＡＣ」という）と、ＲＦ処理部から入力されるアナログ受信信号を受信データに変換するアナログ／ディジタル変換器（以下、「ＡＤＣ」という）と、受信データの形式をディジタル変調方式に対応してデコードすることにより、デコードされた受信データをＭＡＣ処理部を介してホストコンピュータに出力するデコーダとを含んでいる。
【０００５】
ＲＦ処理部とベースバンド処理部との間で受け渡しされるベースバンド信号は、１０ＭＨｚを中心とし、１６ＭＨｚの帯域幅を有するアナログ信号である。ディジタル変調方式としてＱＰＳＫを用いる場合には、１つの搬送波に対してＩチャンネルとＱチャンネルの２系統のベースバンド信号が使用される。
【０００６】
Ｉチャンネルの信号及びＱチャンネルの信号は搬送波の実数部及び虚数部の振幅に対応するものであり、高いスループットを確保するためには、ＤＡＣ及びＡＤＣにおいて、ＩチャンネルとＱチャンネルとの間に高い相対誤差精度が求められる。無線ＬＡＮに関するＩＥＥＥ８０２．１１ａの規定によれば、相対誤差精度を１％以内に抑える必要がある。
【０００７】
しかしながら、ＤＡＣ及びＡＤＣを半導体集積回路に内蔵すると、半導体製造プロセスの変動による影響を受けて相対誤差が生じ、相対誤差精度は一般的に５％程度にもなる。従って、そのような相対誤差を低減するために、相対誤差が生じ難い回路を採用したり、半導体製造プロセスの安定度を増したり、半導体基板上におけるレイアウトの対称性を高める等の対策を講じる必要があった。
【０００８】
それでも相対誤差が大きい不良品については、ＬＳＩテスタを用いたチェックにより排除したり、外付け回路を付加することにより調整を行っていた。その結果、採用される回路の選択や半導体製造プロセスの管理範囲が限定されたり、チェックや調整に労力を要して、コストアップを招いていた。また、外付け回路を付加する場合には、コストアップの他に、実装スペースの制約を招いていた。
【０００９】
関連する技術として、下記の特許文献１には、温度係数や経時変化の点で優れた部品を用いることなく、高精度ディジタル／アナログ変換器の誤差検出手段を達成するための誤差検出方式が開示されている。この誤差検出方式は、電流源の誤差検出に必要なディジタル信号発生部から交互に異なるディジタル信号を発生し、該ディジタル信号に対応するディジタル／アナログ変換器の出力信号が誤差検出部の入力動作範囲内に入る如く上記ディジタル信号を設定し、交互に異なるディジタル信号に対応するディジタル／アナログ変換器の出力信号の差分により電流源の誤差を検出するようにしたものである。しかしながら、特許文献に記載されている誤差検出方式は、複数のＤＡＣ間の相対誤差を検出するものではなく、また、ＡＤＣに適用することもできない。
【特許文献１】特開昭５８−１９１５２４号公報（第２頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、比較的簡単な回路構成を用いて、無線ＬＡＮ通信回路において使用される複数のＤＡＣ及び／又は複数のＡＤＣの相対誤差を低減することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、無線ＬＡＮ通信回路においてベースバンド信号を処理するための半導体集積回路であって、入力される送信データを無線ＬＡＮにおける変調方式に合わせてエンコードすることによって複数チャンネルの送信データを出力するエンコーダと、エンコーダから出力される複数チャンネルの送信データによって表される信号のオフセット及び／又はゲインを、ＤＡＣテストに基づいて設定される第１群の補正データに従ってディジタル的にそれぞれ補正する第１群の補正回路と、送信モードにおいて、第１群の補正回路によって補正された複数チャンネルの送信データを複数チャンネルのアナログ送信信号にそれぞれ変換すると共に、ＤＡＣテストモードにおいて、ディジタル基準信号をアナログ基準信号に変換する複数のＤＡＣであって、ＡＤＣテストモードにおいてディジタル基準信号をアナログ基準信号に変換する１つのＤＡＣを含む複数のＤＡＣと、受信モードにおいて、入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換すると共に、ＡＤＣテストモードにおいて、１つのＤＡＣから出力されるアナログ基準信号を複数のディジタル信号に変換する複数のＡＤＣであって、ＤＡＣテストモードにおいて複数のＤＡＣから出力されるアナログ基準信号をディジタル信号に順次変換する１つのＡＤＣを含む複数のＡＤＣと、複数のＡＤＣから出力される複数チャンネルの受信データによって表される信号のオフセット及び／又はゲインを、ＡＤＣテストに基づいて設定される第２群の補正データに従ってディジタル的にそれぞれ補正する第２群の補正回路と、第２群の補正回路によって補正された複数チャンネルの受信データをデコードするデコーダとを具備する。
【００１２】
また、本発明の第２の観点に係る半導体集積回路は、無線ＬＡＮ通信回路においてベースバンド信号を処理するための半導体集積回路であって、入力される送信データを無線ＬＡＮにおける変調方式に合わせてエンコードすることによって複数チャンネルの送信データを出力するエンコーダと、エンコーダから出力される複数チャンネルの送信データによって表される信号のオフセット及び／又はゲインを、ＤＡＣテストに基づいて設定される一群の補正データに従ってディジタル的にそれぞれ補正する複数の補正回路と、送信モードにおいて、複数の補正回路によって補正された複数チャンネルの送信データを複数チャンネルのアナログ送信信号にそれぞれ変換すると共に、ＤＡＣテストモードにおいて、ディジタル基準信号をアナログ基準信号に変換する複数のＤＡＣと、受信モードにおいて、入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換する複数のＡＤＣであって、ＤＡＣテストモードにおいて複数のＤＡＣから出力されるアナログ基準信号をディジタル信号に順次変換する１つのＡＤＣを含む複数のＡＤＣと、複数のＡＤＣから出力される複数チャンネルの受信データをデコードするデコーダとを具備する。
【００１３】
さらに、本発明の第３の観点に係る半導体集積回路は、無線ＬＡＮ通信回路においてベースバンド信号を処理するための半導体集積回路であって、入力される送信データを無線ＬＡＮにおける変調方式に合わせてエンコードすることによって複数チャンネルの送信データを出力するエンコーダと、送信モードにおいて、エンコーダから出力される複数チャンネルの送信データを複数チャンネルのアナログ送信信号にそれぞれ変換する複数のＤＡＣであって、ＡＤＣテストモードにおいてディジタル基準信号をアナログ基準信号に変換する１つのＤＡＣを含む複数のＤＡＣと、受信モードにおいて、入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換すると共に、ＡＤＣテストモードにおいて、１つのＤＡＣから出力されるアナログ基準信号を複数のディジタル信号に変換する複数のＡＤＣと、複数のＡＤＣから出力される複数チャンネルの受信データによって表される信号のオフセット及び／又はゲインを、ＡＤＣテストに基づいて設定される一群の補正データに従ってディジタル的にそれぞれ補正する複数の補正回路と、複数の補正回路によって補正された複数チャンネルの受信データをデコードするデコーダとを具備する。
【００１４】
ここで、本発明の第１又は第２の観点に係る半導体集積回路は、エンコーダから出力される複数チャンネルの送信データと、ＤＡＣテストモード又はＡＤＣテストモードにおいて用いられるディジタル基準信号との内の一方を、第１群の補正回路又は複数の補正回路に選択的に供給するための選択回路をさらに具備するようにしても良い。この半導体集積回路は、ディジタル基準信号を発生するディジタル基準信号発生部をさらに具備するようにしても良い。
【００１５】
また、本発明の第１又は第３の観点に係る半導体集積回路は、入力される複数チャンネルのアナログ受信信号と、１つのＤＡＣから出力されるアナログ信号との内の一方を、複数のＡＤＣに選択的に供給するための選択回路をさらに具備するようにしても良い。
【００１６】
本発明の第４の観点に係る半導体集積回路は、無線ＬＡＮ通信回路においてベースバンド信号を処理するための半導体集積回路であって、入力される送信データを無線ＬＡＮにおける変調方式に合わせてエンコードすることによって複数チャンネルの送信データを出力するエンコーダと、送信モードにおいて、エンコーダから出力される複数チャンネルの送信データを複数チャンネルのアナログ送信信号にそれぞれ変換する複数のＤＡＣと、受信モードにおいて、入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換すると共に、ＡＤＣテストモードにおいて、１チャンネルのアナログ基準信号を複数のディジタル信号に変換する複数のＡＤＣと、複数のＡＤＣによって変換された複数チャンネルの受信データによって表される信号のオフセット及び／又はゲインを、ＡＤＣテストに基づいて設定される一群の補正データに従ってディジタル的にそれぞれ補正する複数の補正回路と、複数の補正回路によって補正された複数チャンネルの受信データをデコードするデコーダとを具備する。
【００１７】
ここで、本発明の第４の観点に係る半導体集積回路は、入力される複数チャンネルのアナログ受信信号と、ＡＤＣテストモードにおいて用いられる１チャンネルのアナログ基準信号との内の一方を、複数のＡＤＣに選択的に供給するための選択回路をさらに具備するようにしても良い。この半導体集積回路は、複数のＡＤＣに供給される１チャンネルのアナログ基準信号を発生するアナログ基準信号発生回路をさらに具備するようにしても良い。以上において、半導体集積回路が、第１群の補正データ又は第２群の補正データ又は一群の補正データを格納する格納部をさらに具備するようにしても良い。
【発明の効果】
【００１８】
本発明によれば、無線ＬＡＮ通信回路において使用される複数のＤＡＣ及び／又は複数のＡＤＣに同一の信号を入力して相対誤差を測定し、これを補正することにより、複数のＤＡＣ及び／又は複数のＡＤＣの相対誤差を低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路を含む無線ＬＡＮ通信回路、及び、ホストコンピュータの構成を示すブロック図である。図１に示すように、無線ＬＡＮ通信回路１００は、ＲＦ信号の変調及び復調を行うＲＦ処理部１０と、ベースバンド信号の処理を行うベースバンド処理部２０と、無線ＬＡＮにおける機器間のアクセス制御（ＭＡＣ：メディア・アクセス・コントロール）に関する処理を行うアクセス処理部（ＭＡＣ処理部）３０とを有している。ＭＡＣ処理部３０は、ホストコンピュータ２００に接続される。
【００２０】
ＲＦ処理部１０は、所定の数の搬送波（キャリア）に対し、ベースバンド処理部２０から入力されるベースバンド送信信号に基づいて、ＢＰＳＫ（２相フェーズシフトキーイング）、ＱＰＳＫ（４相フェーズシフトキーイング）、又は、１６ＱＡＭ（直交振幅変調）等のディジタル変調方式による変調を行うことにより送信用のＲＦ信号を生成する変調回路１１を含んでいる。実際には、ＲＦ処理部１０から出力される送信用のＲＦ信号においては搬送波の振幅が抑圧されているので、振幅が抑圧された搬送波は、サブキャリアと呼ばれている。
【００２１】
生成されたＲＦ信号は、アンテナから電波として送信される。また、ＲＦ処理部１０は、アンテナを用いて電波を受信することによって得られたＲＦ信号に対して復調を行うことによりベースバンド受信信号を生成する復調回路１２を含んでいる。生成されたベースバンド受信信号は、ベースバンド処理部２０に出力される。
【００２２】
ＲＦ処理部１０とベースバンド処理部２０との間で受け渡しされるベースバンド信号は、１０ＭＨｚを中心とし、１６ＭＨｚの帯域幅を有するアナログ信号である。ディジタル変調方式としてＱＰＳＫを用いる場合には、１つの搬送波に対してＩチャンネルとＱチャンネルの２系統のベースバンド信号が使用される。また、ディジタル変調方式としてＢＰＳＫを用いる場合には、１つの搬送波に対して１系統のベースバンド信号が使用され、ディジタル変調方式として１６ＱＡＭを用いる場合には、１つの搬送波に対して４系統のベースバンド信号が使用される。以下においては、ディジタル変調方式としてＱＰＳＫを用いる場合について説明する。
【００２３】
また、無線ＬＡＮにおいては、ＯＦＤＭ（直交周波数分割多重方式）が用いられるので、複数の搬送波を使用して多量のデータを伝送することができる。従って、搬送波の数に合わせて、ベースバンド信号のチャンネル数が増加することになる。ＯＦＤＭにおいては、直交する複数のサブキャリアを使用することにより、これらのサブキャリアのスペクトラムのオーバーラップを許して、周波数利用効率を向上させている。
【００２４】
ＭＡＣ処理部３０は、物理層の上位のデータリンク層においてフレームの送受信方法やフレームの形式及び誤り検出方法等を規定するＭＡＣに関する処理を行い、ホストコンピュータ２００から入力される送信データを処理してベースバンド処理部２０に出力すると共に、ベースバンド処理部２０によってデコードされた受信データを処理してホストコンピュータ２００に出力する。
【００２５】
図２は、本発明の第１の実施形態に係る半導体集積回路におけるベースバンド処理部の構成を示すブロック図である。ベースバンド処理部２０は、ＭＡＣ処理部３０から入力される送信データの形式をディジタル変調方式に対応してエンコードすることによって複数チャンネルの送信データを出力するエンコーダ２１と、送信モードにおいて、エンコードされた複数チャンネルの送信データを複数チャンネルのアナログ送信信号に変換してＲＦ処理部１０にそれぞれ出力するＤＡＣ２４ａ及び２４ｂと、受信モードにおいて、ＲＦ処理部１０から入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換するＡＤＣ２６ａ及び２６ｂと、複数チャンネルの受信データの形式をディジタル変調方式に対応してデコードすることにより、デコードされた受信データをＭＡＣ処理部３０に出力するデコーダ２８とを含んでいる。これらの回路は、１つの半導体集積回路に内蔵されている。
【００２６】
本実施形態においては、ＤＡＣテストモードにおいてＤＡＣ２４ａ及び２４ｂにおける相対誤差を補正すると共に、ＡＤＣテストモードにおいてＡＤＣ２６ａ及び２６ｂにおける相対誤差を補正するために、ベースバンド処理部２０が、さらに、ディジタル信号の選択回路２２ａ及び２２ｂと、補正回路２３ａ及び２３ｂと、アナログスイッチ等の選択回路２５ａ及び２５ｂと、補正回路２７ａ及び２７ｂと、ディジタル基準信号発生部２９と、格納部としてのＳＲＡＭ４０と、各部を制御する制御部４１とを含んでいる。
【００２７】
ここで、選択回路２２ａ及び２２ｂと選択回路２５ａ及び２５ｂとディジタル基準信号発生部２９とは、半導体集積回路に内蔵されるようにしても良いし、外付け部品としても良い。また、格納部としては、ＳＲＡＭ４０の替わりに、図１に示すＭＡＣ処理部に設けられているフラッシュメモリ等の不揮発性メモリを用いるようにしても良い。
【００２８】
本実施形態においては、無線ＬＡＮ通信回路の電源投入時にテストモード（ＤＡＣテストモード及び／又はＡＤＣテストモード）に移行するようにしているが、ＤＡＣが動作している送信時にＡＤＣテストを行っても良いし、ＡＤＣが動作している送信時にＤＡＣテストを行っても良い。あるいは、格納部として不揮発性メモリを用いる場合には、工場出荷時にテストを行うことにより、補正データを不揮発性メモリに保存するようにしても良い。その場合には、選択回路２５ａ及び２５ｂとディジタル基準信号発生部２９とに関しては、テスト用の外部回路を用いるようにしても良い。
【００２９】
ＤＡＣテストモードにおいて、ＤＡＣ２４ａ及び２４ｂにおける相対誤差を測定して補正する方法について説明する。補正回路２３ａ及び２３ｂは、ＤＡＣ２４ａ及び２４ｂにおける相対誤差を補正するために、ＳＲＡＭ４０に格納されている補正データＤ１ａ及びＤ１ｂにそれぞれ基づいて、オフセット及び／又はゲインをディジタル的に補正することができる。
【００３０】
最初に、ディジタル基準信号発生部２９によって生成されるテストデータが補正回路２３ａ及び２３ｂに入力されるように選択回路２２ａ及び２２ｂが制御される。また、補正回路２３ａ及び２３ｂがディジタル基準信号発生部２９から入力されるテストデータをそのまま出力するように、補正データＤ１ａ及びＤ１ｂの初期値が、ＳＲＡＭ４０に格納される。
【００３１】
次に、選択回路２５ａが端子Ａを選択し、選択回路２５ｂが開放（いずれの端子も選択しない状態）となるように制御される。この状態で、ＤＡＣ２４ａが幾つかの値のアナログ信号を出力するように、ディジタル基準信号発生部２９がテストデータを発生する。ＤＡＣ２４ａから出力されるアナログ信号は、選択回路２５ａを介して、ＡＤＣ２６ａに入力される。これにより、ＤＡＣ２４ａから出力されるアナログ信号の値をＡＤＣ２６ａによって測定することができるので、その値をノードＮ１において読み取る。
【００３２】
さらに、選択回路２５ａが開放となり、選択回路２５ｂが端子Ａを選択するように制御される。この状態で、ＤＡＣ２４ｂが幾つかの値のアナログ信号を出力するように、ディジタル基準信号発生部２９がテストデータを発生する。ＤＡＣ２４ｂから出力されるアナログ信号は、選択回路２５ｂを介して、ＡＤＣ２６ａに入力される。これにより、ＤＡＣ２４ｂから出力されるアナログ信号の値をＡＤＣ２６ａによって測定することができるので、その値をノードＮ１において読み取る。
【００３３】
これに基づいて、ＤＡＣ２４ａから出力されるアナログ信号の値とＤＡＣ２４ｂから出力されるアナログ信号の値とがほぼ等しくなるように補正回路２３ａ及び２３ｂにおける補正量が設定され、その補正量を実現するための補正データＤ１ａ及びＤ１ｂの値がＳＲＡＭ４０に格納される。その結果、たとえＡＤＣ２６ａにおいて誤差が生じていても、ＤＡＣ２４ａ及び２４ｂにおける相対誤差を低減することができる。なお、以上の測定においてはＡＤＣ２６ａを使用したが、ＡＤＣ２６ｂを使用するようにしても良い。
【００３４】
ここで、ＤＡＣ２４ａの特性とＤＡＣ２４ｂの特性とを合わせるためには、例えば、基準レベル（ゼロ点）を表すデータに基づいてＤＡＣ２４ａ及び２４ｂから出力されるアナログ信号のＤ／Ａ変換値を比較することによりＤＡＣ２４ａ及び２４ｂにおけるオフセットを合わせ、次に、フルスケールを表すデータに基づいてＤＡＣ２４ａ及び２４ｂから出力されるアナログ信号のＤ／Ａ変換値を比較することによりＤＡＣ２４ａ及び２４ｂにおけるゲインを合わせるようにしても良い。
【００３５】
ＡＤＣテストモードにおいて、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を測定して補正する方法について説明する。補正回路２７ａ及び２７ｂは、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を補正するために、ＳＲＡＭ４０に格納されている補正データＤ２ａ及びＤ２ｂにそれぞれ基づいて、オフセット及び／又はゲインをディジタル的に補正することができる。
【００３６】
最初に、ディジタル基準信号発生部２９によって生成されるテストデータが補正回路２３ａ及び２３ｂに入力されるように選択回路２２ａ及び２２ｂが制御される。また、補正回路２７ａ及び２７ｂがＡＤＣ２６ａ及び２６ｂから入力されるＤ／Ａ変換値をそのまま出力するように、補正データＤ２ａ及びＤ２ｂの初期値がＳＲＡＭ４０に格納される。
【００３７】
次に、選択回路２５ａが端子Ａを選択し、選択回路２５ｂが開放（いずれの端子も選択しない状態）となるように制御される。この状態で、ＤＡＣ２４ａが幾つかの値のアナログ信号を出力するように、ディジタル基準信号発生部２９がテストデータを発生する。ＤＡＣ２４ａから出力されるアナログ信号は、選択回路２５ａを介して、ＡＤＣ２６ａに入力される。これにより、ＤＡＣ２４ａから出力されるアナログ信号の値に基づいてＡＤＣ２６ａから出力される値を測定することができるので、その値をノードＮ１において読み取る。
【００３８】
さらに、選択回路２５ａが端子Ｂを選択するように制御される。この状態で、ＤＡＣ２４ａが幾つかの値のアナログ信号を出力するように、ディジタル基準信号発生部２９がテストデータを発生する。ＤＡＣ２４ａから出力されるアナログ信号は、選択回路２５ａを介して、ＡＤＣ２６ｂに入力される。これにより、ＤＡＣ２４ａから出力されるアナログ信号の値に基づいてＡＤＣ２６ｂから出力される値を測定することができるので、その値をノードＮ２において読み取る。
【００３９】
これに基づいて、ＡＤＣ２６ａから出力されるＤ／Ａ変換値とＡＤＣ２６ｂから出力されるＤ／Ａ変換値とがほぼ等しくなるように補正回路２７ａ及び２７ｂにおける補正量が設定され、その補正量を実現するための補正データＤ２ａ及びＤ２ｂの値がＳＲＡＭ４０に格納される。その結果、たとえＤＡＣ２４ａにおいて誤差が生じていても、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を低減することができる。なお、以上の測定においてはＤＡＣ２４ａを使用したが、ＤＡＣ２４ｂを使用するようにしても良い。
【００４０】
ここで、ＡＤＣ２６ａの特性とＡＤＣ２６ｂの特性とを合わせるためには、例えば、基準レベル（ゼロ点）を表すアナログ信号に基づいてＡＤＣ２６ａ及び２６ｂから出力されるＤ／Ａ変換値を比較することによりＡＤＣ２６ａ及び２６ｂにおけるオフセットを合わせ、次に、フルスケールを表すアナログ信号に基づいてＡＤＣ２６ａ及び２６ｂから出力されるＤ／Ａ変換値を比較することによりＡＤＣ２６ａ及び２６ｂにおけるゲインを合わせるようにしても良い。
【００４１】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体集積回路におけるベースバンド処理部の構成を示すブロック図である。第２の実施形態は、図２に示す第１の実施形態における選択回路２５ａ及び２５ｂの位置を変更したものであり、その他の構成は第１の実施形態と同一である。
【００４２】
ＤＡＣテストモードにおいて、ＤＡＣ２４ａ及び２４ｂにおける相対誤差を測定して補正する方法について説明する。補正回路２３ａ及び２３ｂは、ＤＡＣ２４ａ及び２４ｂにおける相対誤差を補正するために、ＳＲＡＭ４０に格納されている補正データＤ１ａ及びＤ１ｂにそれぞれ基づいて、オフセット及び／又はゲインをディジタル的に補正することができる。
【００４３】
最初に、ディジタル基準信号発生部２９によって生成されるテストデータが補正回路２３ａ及び２３ｂに入力されるように選択回路２２ａ及び２２ｂが制御される。また、補正回路２３ａ及び２３ｂがディジタル基準信号発生部２９から入力されるテストデータをそのまま出力するように、補正データＤ１ａ及びＤ１ｂの初期値がＳＲＡＭ４０に格納される。
【００４４】
次に、選択回路２５ａが端子Ｂを選択し、選択回路２５ｂが開放（いずれの端子も選択しない状態）となるように制御される。この状態で、ＤＡＣ２４ａが幾つかの値のアナログ信号を出力するように、ディジタル基準信号発生部２９がテストデータを発生する。ＤＡＣ２４ａから出力されるアナログ信号は、選択回路２５ａを介して、ＡＤＣ２６ａに入力される。これにより、ＤＡＣ２４ａから出力されるアナログ信号の値をＡＤＣ２６ａによって測定することができるので、その値をノードＮ１において読み取る。
【００４５】
さらに、選択回路２５ａが端子Ａを選択するように制御される。この状態で、ＤＡＣ２４ｂが幾つかの値のアナログ信号を出力するように、ディジタル基準信号発生部２９がテストデータを発生する。ＤＡＣ２４ｂから出力されるアナログ信号は、選択回路２５ａを介して、ＡＤＣ２６ａに入力される。これにより、ＤＡＣ２４ｂから出力されるアナログ信号の値をＡＤＣ２６ａによって測定することができるので、その値をノードＮ１において読み取る。
【００４６】
これに基づいて、ＤＡＣ２４ａから出力されるアナログ信号の値とＤＡＣ２４ｂから出力されるアナログ信号の値とがほぼ等しくなるように補正回路２３ａ及び２３ｂにおける補正量が設定され、その補正量を実現するための補正データＤ１ａ及びＤ１ｂの値がＳＲＡＭ４０に格納される。その結果、たとえＡＤＣ２６ａにおいて誤差が生じていても、ＤＡＣ２４ａ及び２４ｂにおける相対誤差を低減することができる。なお、以上の測定においてはＡＤＣ２６ａを使用したが、ＡＤＣ２６ｂを使用するようにしても良い。
【００４７】
ＡＤＣテストモードにおいて、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を測定して補正する方法について説明する。補正回路２７ａ及び２７ｂは、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を補正するために、ＳＲＡＭ４０に格納されている補正データＤ２ａ及びＤ２ｂにそれぞれ基づいて、オフセット及び／又はゲインをディジタル的に補正することができる。
【００４８】
最初に、ディジタル基準信号発生部２９によって生成されるテストデータが補正回路２３ａ及び２３ｂに入力されるように選択回路２２ａ及び２２ｂが制御される。また、補正回路２７ａ及び２７ｂがＡＤＣ２６ａ及び２６ｂから入力されるＤ／Ａ変換値をそのまま出力するように、補正データＤ２ａ及びＤ２ｂの初期値がＳＲＡＭ４０に格納される。
【００４９】
次に、選択回路２５ａ及び２５ｂが端子Ｂを選択するように制御される。この状態で、ＤＡＣ２４ａが幾つかの値のアナログ信号を出力するように、ディジタル基準信号発生部２９がテストデータを発生する。ＤＡＣ２４ａから出力されるアナログ信号は、選択回路２５ａを介してＡＤＣ２６ａに入力されると共に、選択回路２５ｂを介してＡＤＣ２６ｂに入力される。これにより、ＤＡＣ２４ａから出力されるアナログ信号の値に基づいてＡＤＣ２６ａから出力される値を測定すると共に、ＤＡＣ２４ｂから出力されるアナログ信号の値に基づいてＡＤＣ２６ｂから出力される値を測定することができるので、それらの値をノードＮ１及びＮ２において読み取る。
【００５０】
これに基づいて、ＡＤＣ２６ａから出力されるＤ／Ａ変換値とＡＤＣ２６ｂから出力されるＤ／Ａ変換値とがほぼ等しくなるように補正回路２７ａ及び２７ｂにおける補正量が設定され、その補正量を実現するための補正データＤ２ａ及びＤ２ｂの値がＳＲＡＭ４０に格納される。その結果、たとえＤＡＣ２４ａにおいて誤差が生じていても、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を低減することができる。なお、以上の測定においてはＤＡＣ２４ａを使用したが、ＤＡＣ２４ｂを使用するようにしても良い。
【００５１】
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る半導体集積回路におけるベースバンド処理部の構成を示すブロック図である。ベースバンド処理部２０は、ＭＡＣ処理部３０から入力される送信データの形式をディジタル変調方式に対応してエンコードすることによって複数チャンネルの送信データを出力するエンコーダ２１と、送信モードにおいて、エンコードされた複数チャンネルの送信データを複数チャンネルのアナログ送信信号に変換してＲＦ処理部１０にそれぞれ出力するＤＡＣ２４ａ及び２４ｂと、受信モードにおいて、ＲＦ処理部１０から入力される複数チャンネルのアナログ受信信号を複数チャンネルの受信データにそれぞれ変換するＡＤＣ２６ａ及び２６ｂと、複数チャンネルの受信データの形式をディジタル変調方式に対応してデコードすることにより、デコードされた受信データをＭＡＣ処理部３０に出力するデコーダ２８とを含んでいる。これらの回路は、１つの半導体集積回路に内蔵されている。
【００５２】
本実施形態においては、ＡＤＣテストモードにおいてＡＤＣ２６ａ及び２６ｂにおける相対誤差を補正するために、ベースバンド処理部２０が、さらに、アナログスイッチ等の選択回路４３ａ及び４３ｂと、補正回路２７ａ及び２７ｂと、格納部としてのＳＲＡＭ４０と、各部を制御する制御部４１と、アナログ基準信号発生部４２とを含んでいる。
【００５３】
ここで、選択回路４３ａ及び４３ｂとアナログ基準信号発生部４２とは、半導体集積回路に内蔵されるようにしても良いし、外付け部品としても良い。また、格納部としては、ＳＲＡＭ４０の替わりに、図１に示すＭＡＣ処理部に設けられているフラッシュメモリ等の不揮発性メモリを用いるようにしても良い。
【００５４】
図５は、図４に示すアナログ基準信号発生部の具体的な構成例を示す回路図である。図５に示すように、アナログ基準信号発生部４２は、電源電位ＶＤＤと電源電位ＶＳＳとの間の電圧を分割するための抵抗Ｒ１〜Ｒ４と、これらの抵抗Ｒ１〜Ｒ４によって得られる複数の基準電位の内から１つの基準電位を選択するための選択回路４４とを含んでいる。
【００５５】
本実施形態においては、無線ＬＡＮ通信回路の電源投入時にＡＤＣテストモードに移行するようにしているが、ＤＡＣが動作している送信時にＡＤＣテストを行っても良い。あるいは、格納部として不揮発性メモリを用いる場合には、工場出荷時にテストを行うことにより、補正データを不揮発性メモリに保存するようにしても良い。その場合には、図４に示す選択回路４３ａ及び４３ｂとアナログ基準信号発生部４２とに関しては、テスト用の外部回路を用いるようにしても良い。
【００５６】
ＡＤＣテストモードにおいて、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を測定して補正する方法について説明する。補正回路２７ａ及び２７ｂは、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を補正するために、ＳＲＡＭ４０に格納されている補正データＤ３ａ及びＤ３ｂにそれぞれ基づいて、オフセット及び／又はゲインをディジタル的に補正することができる。
【００５７】
最初に、補正回路２７ａ及び２７ｂがＡＤＣ２６ａ及び２６ｂから入力されるＤ／Ａ変換値をそのまま出力するように、補正データＤ３ａ及びＤ３ｂの初期値がＳＲＡＭ４０に格納される。また、選択回路２５ａ及び２５ｂが端子Ａを選択するように制御される。この状態で、アナログ基準信号発生部４２が、幾つかの値のアナログ信号を出力する。
【００５８】
アナログ基準信号発生部４２から出力されるアナログ信号は、選択回路４３ａ及び４３ｂを介して、ＡＤＣ２６ａ及び２６ｂに入力される。これにより、アナログ基準信号発生部４２から出力される１チャンネルのアナログ信号の値に基づいてＡＤＣ２６ａ及び２６ｂから出力されるＤ／Ａ変換値を測定することができるので、その値をノードＮ１及びＮ２において読み取る。
【００５９】
次に、ＡＤＣ２６ａから出力されるＤ／Ａ変換値とＡＤＣ２６ｂから出力されるＤ／Ａ変換値とがほぼ等しくなるように補正回路２７ａ及び２７ｂにおける補正量が設定され、その補正量を実現するための補正データＤ３ａ及びＤ３ｂの値がＳＲＡＭ４０に格納される。その結果、たとえアナログ基準信号発生部４２において誤差が生じていても、ＡＤＣ２６ａ及び２６ｂにおける相対誤差を低減することができる。
【００６０】
ここで、ＡＤＣ２６ａの特性とＡＤＣ２６ｂの特性とを合わせるためには、例えば、基準レベル（ゼロ点）を表すアナログ信号に基づいてＡＤＣ２６ａ及び２６ｂから出力されるＤ／Ａ変換値を比較することによりＡＤＣ２６ａ及び２６ｂにおけるオフセットを合わせ、次に、フルスケールを表すアナログ信号に基づいてＡＤＣ２６ａ及び２６ｂから出力されるＤ／Ａ変換値を比較することによりＡＤＣ２６ａ及び２６ｂにおけるゲインを合わせるようにしても良い。
【００６１】
以上の実施形態によれば、ＤＡＣ及びＡＤＣにおける回路構成の選択の幅を広げることができる。また、半導体製造プロセスの影響を受けて誤差が生じても、製造後に相対誤差を吸収することができるので、半導体製造プロセスを安定させるためのコストアップを避けることができる。さらに、不良品が減少するので、歩留まりも向上する。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態における無線ＬＡＮ通信回路等を示すブロック図。
【図２】本発明の第１の実施形態におけるベースバンド処理部を示すブロック図。
【図３】本発明の第２の実施形態におけるベースバンド処理部を示すブロック図。
【図４】本発明の第３の実施形態におけるベースバンド処理部を示すブロック図。
【図５】図４に示すアナログ基準信号発生部の具体的な構成例を示す回路図。
【符号の説明】
【００６３】
１０  ＲＦ処理部、  １１  変調回路、  １２  復調回路、  ２０  ベースバンド処理部、  ２１  エンコーダ、  ２２ａ、２２ｂ、２５ａ、２５ｂ、４３ａ、４３ｂ、４４  選択回路、  ２３ａ、２３ｂ、２７ａ、２７ｂ  補正回路、  ２４ａ、２４ｂ  ＤＡＣ、  ２６ａ、２６ｂ  ＡＤＣ、  ２８  デコーダ、  ２９  ディジタル基準信号発生部、  ３０  ＭＡＣ処理部、  ４０  ＳＲＡＭ、  ４１  制御部、  ４２  アナログ基準信号発生部、  １００  無線ＬＡＮ通信回路、  ２００  ホストコンピュータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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