(57)【要約】【課題】ビットラインの厚さおよび幅を均一にするためのフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板上に第１ＳｉＯＮ膜を形成し、熱処理する段階と、前記熱処理された第１ＳｉＯＮ膜上に絶縁膜を形成する段階と、前記絶縁膜上に第２ＳｉＯＮ膜を形成し、熱処理する段階と、前記熱処理された第２ＳｉＯＮ膜、前記絶縁膜および前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、全面に第３ＳｉＯＮ膜を形成し熱処理した後、前記熱処理された第３ＳｉＯＮ膜を前記トレンチの側面にのみ残す段階と、前記トレンチ内にビットラインを形成する段階とを含む。【選択図】図２
2006303403.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１ＳｉＯＮ膜を形成し、熱処理する段階と、
（ｂ）前記熱処理された第１ＳｉＯＮ膜上に絶縁膜を形成する段階と、
（ｃ）前記絶縁膜上に第２ＳｉＯＮ膜を形成し、熱処理する段階と、
（ｄ）前記熱処理された第２ＳｉＯＮ膜、前記絶縁膜および前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、
（ｅ）全面に第３ＳｉＯＮ膜を形成し、熱処理した後、前記熱処理された第３ＳｉＯＮ膜を前記トレンチの側面にのみ残す段階と、
（ｆ）前記トレンチ内にビットラインを形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第１ＳｉＯＮ膜を１５０〜３００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記（ａ）段階、（ｃ）段階および（ｅ）段階の熱処理温度は、５００〜８５０℃であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記（ａ）段階、（ｃ）段階および（ｅ）段階の熱処理工程は、酸化雰囲気および非活性雰囲気中で行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第２ＳｉＯＮ膜を２００〜５００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記第３ＳｉＯＮ膜を３０〜１００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記（ｄ）段階は、前記熱処理された第２ＳｉＯＮ膜上にハードマスク膜を形成する段階と、
フォトエッチング工程で前記ハードマスク膜と前記熱処理された第２ＳｉＯＮ膜をパターニングする段階と、
前記パターニングされたハードマスク膜をマスクとして、前記絶縁膜と前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、
前記ハードマスク膜を除去する段階とからなることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記ハードマスク膜をシリコン窒化膜で形成することを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記ハードマスク膜の除去の際にリン酸（Ｈ３ＰＯ４）を使用することを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、ビットラインの厚さおよび幅を均一に形成するためのフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子において、ビットラインは、ゲート、ソースコンタクトおよびドレインコンタクトなどの所定の下部パターンが形成された半導体基板上に酸化膜を蒸着した後、酸化膜にトレンチを形成し、トレンチ内に金属膜を充填した後、金属膜を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing)して形成する。
【０００３】
ビットラインの厚さおよび幅は、ビットラインの抵抗およびキャパシタンス値を決定する。したがって、前記酸化膜の厚さと幅を一定に調節しなければ、ビットラインの抵抗およびキャパシタンス値を一定に保つことができない。
【０００４】
ビットラインの幅の不均一は、トレンチの形成後、金属膜形成工程の前に行うクリーニング工程時の前記トレンチ側面の酸化膜の損失に起因する。これを防止するためには、トレンチの側面に窒化膜からウェットバリアを形成している。ところが、窒化膜は、酸化膜に比べて誘電率が高いため、ウェットバリアによってビットラインキャパシタンスが増加するという問題が発生する。
【０００５】
一方、ビットラインの厚さの不均一は、トレンチエッチング工程または金属膜ＣＭＰ工程の際の酸化膜の損失に起因し、これを防止するためには、酸化膜の上、下部にそれぞれＣＭＰストップレイヤーとエッチストップレイヤー(etch stop layer)を形成しなければならない。
【０００６】
ところが、トレンチの形成後、金属膜形成工程の前に行うクリーニング工程に用いられるウェットケミカル(wet chemical)によってＣＭＰストップレイヤーおよびエッチストップレイヤーが損失することにより、ビットラインの厚さの不均一問題が完全に解決されていない。
【０００７】
このようなビットラインの厚さおよび幅の不均一問題は、デバイスの縮小(shrink)に伴ってさらに著しくなり、ビットラインの抵抗およびキャパシタンスの不均一をもたらしてデバイスの特性を悪化させる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的とするところは、ビットラインの厚さおよび幅を均一にするためのフラッシュメモリ素子の製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、ビットラインの抵抗およびキャパシタンスの均一性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【００１０】
また、本発明の別の目的は、ビットラインのキャパシタンスを減少させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明は、（ａ）半導体基板上に第１ＳｉＯＮ膜を形成し、熱処理する段階と、（ｂ）前記熱処理された第１ＳｉＯＮ膜上に絶縁膜を形成する段階と、（ｃ）前記絶縁膜上に第２ＳｉＯＮ膜を形成し、熱処理する段階と、（ｄ）前記熱処理された第２ＳｉＯＮ膜、前記絶縁膜および前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、（ｅ）全面に第３ＳｉＯＮ膜を形成し熱処理した後、前記熱処理された第３ＳｉＯＮ膜を前記トレンチの側面にのみ残す段階と、（ｆ）前記トレンチ内にビットラインを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法を提供する。
【００１２】
前記第１ＳｉＯＮ膜を１５０〜３００Åの厚さに形成することが好ましい。
【００１３】
前記（ａ）段階、（ｃ）段階および（ｅ）段階の熱処理温度は、５００〜８５０℃であることが好ましい。
【００１４】
前記（ａ）段階、（ｃ）段階および（ｅ）段階の熱処理工程は、酸化雰囲気および非活性雰囲気中で行うことが好ましい。
【００１５】
前記第２ＳｉＯＮ膜を２００〜５００Åの厚さに形成することが好ましい。
【００１６】
前記第３ＳｉＯＮ膜を３０〜１００Åの厚さに形成することが好ましい。
【００１７】
前記（ｄ）段階は、前記熱処理された第２ＳｉＯＮ膜上にハードマスク膜を形成する段階と、フォトエッチング工程で前記ハードマスク膜と前記熱処理された第２ＳｉＯＮ膜をパターニングする段階と、前記パターニングされたハードマスク膜をマスクとして、前記絶縁膜と前記熱処理された第１ＳｉＯＮ膜をパターニングしてトレンチを形成する段階と、前記ハードマスク膜を除去する段階とからなることが好ましい。
【００１８】
前記ハードマスク膜をシリコン窒化膜で形成することが好ましい。
【００１９】
前記ハードマスク膜の除去の際にリン酸（Ｈ３ＰＯ４）を使用することが好ましい。
【発明の効果】
【００２０】
本発明は、次のような効果がある。
【００２１】
（１）熱処理されたＳｉＯＮ膜を用いてウェットケミカルによる酸化膜の損失を減らすことができるので、ビットラインの厚さおよび幅を均一に形成することができる。したがって、ビットラインの抵抗およびキャパシタンスを一定に維持させることができる。
【００２２】
（２）窒化膜に比べて誘電率の低いＳｉＯＮ膜でウェットバリアを形成してビットラインのキャパシタンスを低めることができるので、ビットラインの速度を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００２４】
表１は、熱処理されていないＳｉＯＮ膜のウェットクリーニング工程による膜厚の変化およびエッチング率（Å／ｍｉｎ）を測定した結果である。
【表１】
2006303403.tif 000003
【００２５】
表１によれば、熱処理していないＳｉＯＮ膜の場合、ウェットクリーニング工程によるエッチング率は、３６．５〜６０．９Å／ｍｉｎと非常に高いことが分かる。
【００２６】
表２は、本発明で使用している熱処理されたＳｉＯＮ膜のウェットクリーニング工程によるエッチング率（Å／ｍｉｎ）を測定した結果である。
【表２】
2006303403.tif 000004
【００２７】
表２によれば、熱処理されたＳｉＯＮは、熱処理していないＳｉＯＮとは異なり、ウェットケミカルによるエッチング率が５Å／ｍｉｎ以下と低いことを確認することができる。
【００２８】
本発明では、酸化膜を蒸着およびエッチングしてトレンチを形成し、トレンチに金属膜を充填した後、金属膜をＣＭＰ(Chemical Mechanical Polishing)してビットラインを形成するに際して、前記トレンチエッチング工程のエッチストップレイヤー、ＣＭＰ工程のＣＭＰストップレイヤーおよびトレンチ側面のウェットバリア(wetbarrier)を、熱処理されたＳｉＯＮ膜で形成することにより、ウェットクリーニング工程の際に酸化膜の損失を防止してビットラインの厚さおよび幅を一定に形成しようとする。
【００２９】
図１、図２は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【００３０】
まず、図１（ａ）に示すように、ゲート、ソースコンタクト、ドレインコンタクトなど所定の下部パターンが形成された半導体基板１０上にウェットバリアおよびエッチストッパーの役割を担当する第１ＳｉＯＮ膜１１を１５０〜３００Åの厚さに形成し、前記第１ＳｉＯＮ膜１１を熱処理する。
【００３１】
前記第１ＳｉＯＮ膜１１に対する熱処理工程は、５００〜８５０℃温度の酸化雰囲気および非活性雰囲気中で行う。
【００３２】
その後、前記熱処理された第１ＳｉＯＮ膜１１上に絶縁膜、例えば酸化膜１２を形成し、ウェットバリアおよびＣＭＰストッパーの役割をする第２ＳｉＯＮ膜１３を２００〜５００Åの厚さに蒸着した後、熱処理する。
【００３３】
前記第２ＳｉＯＮ膜１３に対する熱処理工程は、５００〜８５０℃温度の酸化雰囲気および非活性雰囲気中で行う。
【００３４】
前記熱処理された第２ＳｉＯＮ膜１３上にハードマスク１４を形成する。前記ハードマスク１４としては、窒化膜、例えばシリコン窒化膜ＳｉＮを使用することが良い。
【００３５】
その後、前記ハードマスク１４上にフォトレジストＰＲを塗布し、露光および現像工程により前記フォトレジストＰＲをパターニングしてビットラインを定義する。
【００３６】
次いで、図１（ｂ）に示すように、前記パターニングされたフォトレジストＰＲをマスクとして前記ハードマスク膜１４および前記熱処理された第２ＳｉＯＮ膜１３をエッチングする。
【００３７】
前記ハードマスク１４のエッチングの際にエッチング条件を調節してハードマスク膜１４の幅を調節し、これにより以後に形成されるトレンチの幅を調節する。
【００３８】
次に、前記フォトレジストＰＲを除去した後、図１（ｃ）に示すように、前記ハードマスク膜１４をマスクとして前記酸化膜１２と前記熱処理された第１ＳｉＯＮ膜１１を順次エッチングしてトレンチ１５を形成する。
【００３９】
この際、前記熱処理された第１ＳｉＯＮ膜１１をエッチング停止膜として酸化膜１２をエッチングしてから、エッチング条件を変更した後、熱処理された第1ＳｉＯＮ膜１１をエッチングする。前記熱処理された第１ＳｉＯＮ膜１１のエッチングの際に、熱処理された第１ＳｉＯＮ膜１１の下部層が１００〜１０００Å程度損失されるようにする。
【００４０】
前記トレンチ１５のエッチングの際に前記ハードマスク膜１４も共にエッチングされ、図１（ｃ）に示すようにその厚さが薄くなる。
【００４１】
その後、図２（ａ）に示すように、高温のリン酸（Ｈ３ＰＯ４）浴(phosphoric acid bath)で残っているハードマスク膜１４を完全に除去する。前記ハードマスク膜１４の除去の際に、前記トレンチ１５の側面の酸化膜１２の損失厚さは５０Å以下となるようにし、前記熱処理された第１、第２ＳｉＯＮ膜１１、１３の損失厚さは５０Å以下となるようにする。
【００４２】
次に、図２（ｂ）に示すように、以後に行われるウェットクリーニング工程に使用されるウェットケミカルによるトレンチ１５の側面の酸化膜１２の損失を防止するために、前記トレンチ１５を含んだ全表面上に、既存のウェットバリアに使用される窒化膜に比べて低い誘電率を有するＳｉＯＮ膜を３０〜１００Åの膜厚に蒸着して第３ＳｉＯＮ膜を形成し、熱処理する。
【００４３】
その後、前記トレンチ１５の側面にのみ残るように、前記熱処理された第３ＳｉＯＮ膜をエッチバックし、ウェットバリア１６を形成する。
【００４４】
その後、図２（ｃ）に示すように、前記トレンチ１５が完全に埋め込まれるよう全面に金属膜を蒸着し、前記熱処理された第２ＳｉＯＮ膜１３をストッパー層として全面をＣＭＰして前記トレンチ１５内にビットライン１７を形成する。
【００４５】
以上、本発明の実施例に係るフラッシュメモリ素子の製造を完了する。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【図２】本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【符号の説明】
【００４７】
１０    半導体基板
１１    第１ＳｉＯＮ膜
１２    酸化膜
１３    第２ＳｉＯＮ膜
１４    ハードマスク膜
１５    トレンチ
１６    ウェットバリア
１７    ビットライン
【図１】
2006303403.tif 000005
【図２】
2006303403.tif 000006