(57)【要約】【課題】  アルミニウムオキサイド膜を成膜後に酸素雰囲気でアニールを行った場合、アニールをしない場合に比べて２〜３倍程の耐圧の向上が見られたが、アルミニウムオキサイド膜の薄膜化を考慮すると更なる耐圧の向上が望まれる。【解決手段】  本発明は、加熱雰囲気中で、原料ガスを基板表面に吸着させ、その後、酸素雰囲気中で、基板に吸着された原料ガスを酸化する工程を複数回行なうことで所望の膜厚の酸化膜からなる誘電体薄膜を成膜する誘電体薄膜の成膜方法であって、誘電体薄膜の成膜を停止し、酸素雰囲気中で成膜温度を越える温度で熱処理を行い、その後、成膜温度で成膜を行なうことを特徴とする誘電体薄膜の成膜方法である。【選択図】  なし【特許請求の範囲】
【請求項１】
加熱雰囲気中で、原料ガスを基板表面に吸着させ、その後、酸素雰囲気中で、基板に吸着された該原料を酸化するサイクルを複数回繰り返すことで金属酸化膜からなる誘電体薄膜を成膜する誘電体薄膜の製造方法であって、
第１の膜厚の前記誘電体薄膜を成膜する第１の成膜工程と、
その後、成膜を中止し、酸素雰囲気中で第１の成膜工程で用いた成膜温度以上の温度で熱処理を行なう工程と、
その後、第２の膜厚の前記誘電体薄膜を成膜する第２の成膜工程とを有することを特徴とする誘電体薄膜の製造方法。
【請求項２】
前記酸化膜がアルミニウムオキサイド膜である請求項１に記載の誘電体薄膜の成膜方法。
【請求項３】
酸素雰囲気が、Ｏ３、Ｈ２ＯあるいはドライＯ２雰囲気である請求項１に記載の誘電体薄膜の成膜方法。
【請求項４】
請求項１に記載の酸化膜の成膜方法で成膜された誘電体薄膜がキャパシタの容量膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は誘電体膜の製造方法に関し、特にキャパシタの容量膜に使用する誘電体薄膜の製造方法に関するものである。
【背景技術】
【０００２】
現在の、電子計算機（大型計算機、ワークステーション、サーバー、パーソナル計算機等を含む）の記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が一般的に使用されている。計算機が要求するＤＲＡＭのメモリ容量は、大きくなってきている。更に、現在の３２ビットのＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）のメモリ空間の制限を緩和する等の目的で６４ビットのＯＳが計画中で、この場合、メモリ空間は、３２ビットＯＳの制限である４Ｇビットをはるかに越えるため、更に、大容量のＤＲＡＭが要求されることが予想される。
【０００３】
一方、配線ルールの微細化も行なわれ、ＤＲＡＭの容量膜を形成する電極も小さくなっている。現在のＤＲＡＭの容量を形成する電極は、形状が小さくても表面積が大きく取れることからシリンダー型の電極の表面をＨＳＧ化することで表面に微細な凹凸を形成したものが良く使われている。
【０００４】
現在、容量膜には、タンタルオキサイド膜を使用しているが、ＤＲＡＭの微細化が進むにつれて容量を形成するシリンダーの径も微細化される。シリンダー径が小さくなることにより、容量膜を形成する下地となる下部容量電極となるポリシリコンの表面のＨＳＧを更に微細化する必要があるが、現状ではシリンダー径のサイズの縮小の方がＨＳＧを微細化し、電極表面の凹凸を微細化するスピードを上回っているため、容量膜としてタンタルオキサイド膜を使用した場合ＤＲＡＭのセル容量（Ｃｓ）が低下してしまうことが予想される。Ｃｓが低下すると、セルが容量を保持している時間が短くなり、容量をリフレッシュするためのリフレッシュ回数を増加させる必要がある。
【０００５】
リフレッシュ回数が増加すると、ＤＲＡＭの消費電流が増加することが考えられる。
【０００６】
リフレッシュの回数を多くすることは、単に消費電流を増加させるだけでなく、ＤＲＡＭ素子の発熱を冷却する必要や、ＣＰＵ（中央処理装置：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）あるいはＭＰＵ（マイクロプロセッサ：Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）がＤＲＡＭにアクセスするタイミングとリフレッシュのタイミングとが合った場合、ＣＰＵあるいはＭＰＵを待機させる必要があり、計算速度を遅らせる等の不具合が生じる可能性がある。
【０００７】
単位面積あたりの容量を増大させる方法は、比誘電率の大きな材料を使用する以外に、容量絶縁膜の膜厚を薄くする方法があるが、タンタルオキサイドの場合、現状の膜厚１０ｎｍより膜厚を薄くするとリーク電流が大きくなり、更に、誘電体膜経時破壊（ＴＤＤＢ：Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ））耐性（以下、ＴＤＤＢ特性と略す）も劣化するために、容量絶縁膜の薄膜化が困難である。
【０００８】
このために、ＤＲＡＭに必要な容量を確保するために色々な検討が行われている。その中で、容量絶縁膜の膜厚を薄くしてシリコン酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）を薄くすることによりＣｓを増加させ、膜厚が薄くてもリーク電流を低く抑えることができる可能性のあるアルミニウムオキサイド膜の評価が進められている。
【０００９】
アルミニウムオキサイド膜は比誘電率が約９〜１０と比誘電率が約２０〜３０のタンタルオキサイド膜に比べて比誘電率は劣るものの、バンドギャップが約８ｅＶと広いため薄膜でもリーク電流を低く抑えることが出来る可能性がある。
【００１０】
アルミニウムオキサイド膜は、特開２００１−２４４２６３号公報および特開２０００−５８７７７号公報等に示される、単原子蒸着（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により成膜される。ＡＬＤ法は、アルミニウムソース物質を反応器に供給し、窒素ガスを流すか真空パージして、未反応のアルミニウムソース物質及び反応副産物を除去する。次いで、酸素ソース物質を反応器に供給し、同様に、窒素ガスを流すか、真空パージして未反応の酸素物質及び反応副産物を除去することで０．１１ｎｍ程度の膜厚のアルミニウムオキサイド膜が形成される。このようなステップを繰り返して所望の厚さのアルミニウム酸化膜を得る方法である。
【００１１】
更に、特開平１１−２３３７２６号公報には、ＡＬＤ法によって成膜されたアルミニウムオキサイド膜をアルミニウムが結晶化する温度以下の温度でアニールすることでアルミニウムオキサイド膜を緻密化し、アルミニウムオキサイド膜の膜厚を減少させることが開示されている。
【００１２】
更に、特開２００４−１３４５７９号公報には、ＡＬＤ法によってＺｒｘＨｆ１−ｘＯ２膜等の金属酸化膜を成膜後、酸化雰囲気（Ｏ３、Ｏ２あるいはドライＯ２雰囲気）でアニールすることで残留炭素を除去する例が開示されている。
【特許文献１】特開２００１−２４４２６３号公報
【特許文献２】特開２０００−５８７７７号公報
【特許文献３】特開平１１−２３３７２６号公報
【特許文献４】特開２００４−１３４５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、ＡＬＤ法によって４ｎｍの膜厚で成膜したアルミニウムオキサイド膜を、成膜後に酸素雰囲気でアニールを行った場合、アニールをしない場合に比べてリーク電流は１桁〜２桁程度の改善が図れるが、ＴＤＤＢ（５０％不良発生時間（以下、ｔ５０と略す））特性は、表１に示されるように、５００℃−１０分の条件でも２．４６倍程度の改善が行われたにすぎず、アルミニウムオキサイド膜の薄膜化を考慮すると更なるＴＤＤＢ特性の向上が望まれる。
【００１４】
【表１】
2006303311.tif 000002
【００１５】
尚、ＴＤＤＢ特性の評価は、アルミニウムナイトライド膜に４．９Ｖの電圧が印加する条件で行なった。以下、ＴＤＤＢ特性の評価は上記の条件で行った。容量膜は、電圧の印加方向でリーク電流に方向性があり（図５参照）リーク電流の小さいほうの側の電圧を印加して行った。
【００１６】
図５で、Ｒｅｆには、アニールなしを、実験水準には、アニール温度が、４００℃で、アニール時間（熱処理時間）が、１０分の実施例１のサンプルを用いて測定を行なった例である。
【課題を解決するための手段】
【００１７】
本発明は、ＡＬＤ法等の、加熱雰囲気中で、原料ガスを基板表面に吸着させ、その後、酸素雰囲気中で、基板に吸着された該原料を酸化するサイクルを複数回繰り返すことで金属酸化膜からなる誘電体薄膜を成膜する誘電体薄膜の製造方法であって、成膜の途中で酸素雰囲気中で成膜温度より高い温度で熱処理を行う工程を有することを特徴とする誘電体薄膜の成膜方法である。
【００１８】
酸素雰囲気中とは、Ｏ３、Ｈ２ＯあるいはドライＯ２雰囲気であることが好ましい。
【００１９】
更に、本発明の誘電体薄膜は、キャパシタの容量膜に使用することができる。キャパシタは、半導体集積回路装置の容量素子であっても良く、さらに、半導体集積回路装置がＤＲＡＭである場合は、メモリ素子の容量膜として使用できる事はいうまでもない。
【発明の効果】
【００２０】
本発明は、加熱雰囲気中で、原料ガスを基板表面に吸着させ、その後、酸素雰囲気中で、基板に吸着された原料ガスを酸化する工程を複数回行なうことで所望の膜厚の酸化膜からなる誘電体薄膜を成膜する、例えばＡＬＤ法のような成膜方法を用いて形成した誘電体薄膜のＴＤＤＢ特性を、成膜の途中で、酸素雰囲気中で成膜温度より高い温度で加熱処理を行なうことで向上させることができる。
【発明を実施するための最良の形態】
【００２１】
本発明は、加熱雰囲気中で、原料ガスを基板表面に吸着させ、その後、酸素雰囲気中で、基板に吸着された原料ガスを酸化する工程を複数回行なうことで所望の膜厚の酸化膜からなる誘電体薄膜を成膜する、例えばＡＬＤ法のような成膜方法を用いて形成した誘電体薄膜のＴＤＤＢ特性を向上させることを目的とするものである。
【００２２】
従来技術では、酸素雰囲気中で成膜温度よりも高い温度でアニールすることで膜中に含まれる原料ガスに起因する不純物の除去と膜が緻密になることが開示されている。しかしながら、発明者の実験では、アニール温度を高くする、あるいは、アニール時間を長くすることで、リーク電流が１桁以上小さくなるのに対してＴＤＤＢ（ｔ５０）特性はアニールを行なわない場合よりも２〜３倍程度の向上しか図れず満足なＴＤＤＢ特性が得られなかった。
【００２３】
発明者は、更に、研究を行なった結果、成膜の途中で一度成長を停止し、酸素雰囲気中で成膜温度よりも高い温度で熱処理し、その後、所定の膜厚まで成長させることで、ＴＤＤＢ特性を向上できることを知見した。
【００２４】
詳細な理由は不明であるが、成膜の途中で、酸素雰囲気中で成膜温度よりも高温な状態でアニールすることで良好な結果が得られたことから、成膜を一旦停止し、下層の膜中の不純物を除去し、更に、膜の緻密化を行なった後上層部を成膜することで、膜の中のミクロなリークパスが上層部と下層部との界面で分断され、リークパスが減少したことがＴＤＤＢ特性の向上に寄与したものと推測される。
【００２５】
本発明は、アルミニウムオキサイド膜、ハフニウムオキサイド（ＨｆＯ２）膜やジルコニウムオキサイド（ＺｒＯ）膜のようなＡＬＤ法で成膜される誘電体膜に対して用いると有効である。
【００２６】
成膜の途中で成膜を停止し、行なうアニールは、アニール温度とアニール時間とリーク電流と誘電体薄膜の比誘電率との間に相関があり、アニール温度を高く設定するとリーク電流は下がるが比誘電率が小さくなる傾向があり、アニール温度を一定にした場合、アニール時間を長く設定するとリーク電流は下がるが比誘電率が小さくなる傾向がある。アニール温度とアニール時間とは容量素子コンデンサーキャパシターの要求される特性に合わせて最適な温度条件で行なうことが好ましいことは言うまでもない。
【００２７】
酸素雰囲気は、Ｏ３、Ｈ２ＯあるいはドライＯ２雰囲気中であることが好ましい。
【００２８】
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
【００２９】
図１は、本実施例でアルミニウムオキサイド膜の評価に用いたシリンダー型キャパシタの電極表面にＨＳＧを形成したメモリセルの模式的断面図である。
【００３０】
シリコン基板（不図示）の主面を分離絶縁膜（不図示）によって区画された活性領域（不図示）が形成されている。シリコン基板上には絶縁膜２１が形成され、絶縁膜２１上に絶縁膜２２が形成されている。絶縁膜２１には、絶縁膜２２に形成されたポリシリコンからなるシリンダー型キャパシタの下部電極３１と拡散層とを接続するコンタクトプラグ１１が形成されている。
【００３１】
シリンダー型キャパシタは下部電極３１にはＨＳＧが形成され、下部電極３１のＨＳＧを覆うように容量膜となる誘電体膜４１が形成され、更に、誘電体膜を覆い、シリンダー内部を埋め込むように上部電極５１が形成されている。上記のシリンダー型キャパシタを評価ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）としてアルミニウムオキサイド膜の容量膜としての特性の評価を行なった。
【００３２】
（実験１）
実験１として、膜厚４ｎｍのアルミニウムオキサイド膜をＡＬＤ法によって成膜し、酸素雰囲気中でのアニールによる効果を調査した。
【００３３】
成膜には、アルミニウムソース物質となる原料ガスとして有機系材用ガであるＴＭＡ（トリ・メチル・アルミニウム、分子式：（ＣＨ３）３Ａｌ）、酸化ガスとしてＯ３を使用した。
【００３４】
成長条件は、基板温度が３００℃となるように、反応炉中の加熱された基板載置台に基板を載置した後、
１．反応炉を４０Ｐａ（０．３ｔｏｒｒ）まで減圧する。
２．反応炉の圧力を４０Ｐａに保って原料ガスとなるＴＭＡガスを反応炉に供給する。
３．供給されたし基板表面に原料ガスを吸着させ、その後反応炉中の残留するＴＭＡを、真空ポンプを用いて圧力４０Ｐａで２０秒間パージを行なう。
４．１３３Ｐａ（１ｔｏｒｒ）の圧力でＯ３を反応炉に供給し、基板表面に吸着した原料ガスを酸化しアルミニウムオキサイドの薄膜を形成する。
【００３５】
尚、以下の実験例および実施例におけるアルミニウムオキサイド膜は全て上記の条件で作成した。
【００３６】
上記１から４を１サイクルとして、サイクルを繰り返し所望の厚さのアルミニウムオキサイド（Ａｌ２Ｏ３）膜を形成する。実験例１では、膜厚４ｎｍのアルミニウムオキサイド膜を形成した後、反応炉中で、温度５００℃のＯ３雰囲気（１３３Ｐａ（１ｔｏｒｒ））中で熱処理（アニール）を行なった。
【００３７】
実験例１：アニール時間  ３分
実験例２：アニール時間  １０分
実験例３：アニール時間  ３０分
比較例：アニールなし（ａｓ−ｄｅｐｏ）
尚、温度は、基板載置台を昇温した。基板載置台が５００℃を維持した時間をアニール時間とした。
【００３８】
図２は、シリンダー型キョパシタの単位セルに１Ｖ印加時のセル容量（Ｃｓ）を横軸に、単位セルに２Ｖ印加時のリーク電流を縦軸にとった図である。
【００３９】
熱処理温度が一定であれば、熱処理時間を延ばすことでリーク電流は小さくなるが、容量も小さくなり、容量セルの容量との関係で熱処理時間を決定する必要がある。
【００４０】
（実験２）
実験１及び２と同様に、ＡＬＤ法によって、膜厚４ｎｍのアルミニウムオキサイド膜を形成した後、反応炉中で、熱処理時間を１０分に固定し、Ｏ３雰囲気（１３３Ｐａ（１ｔｏｒｒ））中で、熱処理温度を変え、熱処理（アニール）を行なった。
【００４１】
実験例４：アニール温度（熱処理温度）  ４００℃
実験例５：アニール温度  ５００℃
実験例６：アニール温度  ６００℃
比較例：アニールなし（ａｓ−ｄｅｐｏ）
図３は、図２と同様にシリンダー型キョパシタの単位セルに１Ｖ印加時のセル容量（Ｃｓ）を横軸に、単位セルに２Ｖ印加時のリーク電流を縦軸にとった図である。
【００４２】
熱処理時間が一定の場合は、熱処理温度を高くすることで、リーク電流は小さくなるが、熱処理温度が高くなると、容量も小さくなる。
【００４３】
実験１及び２の結果から、容量セルの容量との関係で熱処理温度と熱処理とを決定する必要がある。
（実施例）
実験１及び２と同様に、ＡＬＤ法によって、膜厚２ｎｍのアルミニウムオキサイド膜を形成し、反応炉中で、Ｏ３雰囲気（１３３Ｐａ（１ｔｏｒｒ））中で、熱処理を行なった後、更に、膜厚２ｎｍのアルミニウムオキサイド膜を成膜し、膜厚４ｎｍのアルミニウムオキサイド膜を容量膜として形成した。
【００４４】
尚、熱処理温度と熱処理時間は、下記の時間と温度とを用いた。
【００４５】
実施例１：アニール温度  ５００℃  アニール時間  １０分
比較例：アニールなし（ａｓ−ｄｅｐｏ）
図４は、ＴＤＤＢ特性の評価結果を示す図である。ＴＤＤＢ特性は、アルミニウムナイトライド膜に４．９Ｖの電圧が印加する条件で行なった。尚、容量膜は、電圧の印加方向でリーク電流に方向性があり（図５参照）リーク電流の小さいほうの側の電圧を印加して行った。
【００４６】
図５で、Ｒｅｆには、比較例のアニールなしを、実験水準には、アニール温度が、４００℃で、アニール時間（熱処理時間）が、１０分の実施例１のサンプルを用いて測定を行なった。
【００４７】
比較例のＴＤＤＢ（５０％不良発生時間（以下、ｔ５０と略す））特性１２．３秒に対し、実施例１のＴＤＤＢ（ｔ５０）特性は、１１３．１６秒と約９倍の改善がなされ、４ｎｍ成膜後に、５００℃−１０分のアニールした場合の２３．６秒と比べても約４．８倍の改善がなされた。
【００４８】
尚、実施例の膜厚は、膜厚４ｎｍのアルミニウムオキサイド膜を成膜するためのサイクル数から推定した膜厚である。膜厚を４ｎｍとした理由は、タンタルオキサイド膜の１０ｎｍとほぼ同等の容量が得られる膜厚が４ｎｍであることによっている。
【００４９】
本実施例では酸化雰囲気中のアニールは、Ｏ３雰囲気で行なったが、Ｈ２ＯあるいはドライＯ２雰囲気であっても同様の結果が得られることは言うまでもない。
【００５０】
更に、本発明は、アルミニウムオキサイド以外であっても、加熱雰囲気中で、原料ガスを基板表面に吸着させ、その後、酸素雰囲気中で、基板に吸着された該原料を酸化するサイクルを繰り返して成膜する例えばＡＬＤ法のような成膜法で成膜されたハフニウムオキサイド（ＨｆＯ２）膜やジルコニウムオキサイド（ＺｒＯ）膜のような膜の場合であっても同様な結果が得られることは言うまでもない。
【００５１】
実験例２、５と本実施例１の単位セルのリーク電流はともに約１×１０−１５Ａ／単位セルで差異は認められなかったが、ＴＤＤＢ（ｔ５０）特性は約４．８倍向上している。
【００５２】
本実施例では、成膜を、所望の膜厚の１／２のところで成膜を停め、酸素雰囲気中でアニールを行なっているが、この実施例に限定されるものではなく、所望の膜厚の成膜が行なわれる前であればどのような膜厚であっても問題なく、更に、１回の停止に限定されるものでもなく複数回停止し、アニールを行なっても良いことは言うまでもない。
【図面の簡単な説明】
【００５３】
【図１】本実施例でアルミニウムオキサイド膜の評価に用いたシリンダー型キャパシタの電極表面にＨＳＧを形成したメモリセルの縦断面図。
【図２】５００℃のアニール温度でアニール時間を変えたときの単位セルのリーク電流と単位セルを示す図。
【図３】アニール時間１０分でアニール温度を変えたときの単位セルのリーク電流と単位セルを示す図。
【図４】アニール時間と温度とを変えたときのＴＤＤＢ特性の評価結果を示す図。
【図５】容量膜の、リーク電流特性を示す図。
【符号の説明】
【００５４】
１１  コンタクトプラグ
２１  絶縁膜
２２  絶縁膜２２
３１  下部電極
３２  ＨＳＧ
４１  誘電体膜
５１  上部電極
【図１】
2006303311.tif 000003
【図２】
2006303311.tif 000004
【図３】
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【図４】
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【図５】
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