(57)【要約】【課題】  省スペース化を図りつつ、実デバイスの実際の段差の影響が配線幅に反映されたテストエレメントグループを形成する。【解決手段】  特性評価用テストエレメントグループを形成するアクティブ領域Ｒ１を半導体基板１に設け、アクティブ領域Ｒ１には、ゲート絶縁膜３を介してゲート電極４を形成するとともに、ＬＤＤ層６ａ、６ｂをそれぞれ介してソース／ドレイン層７ａ、７ｂを形成することにより、特性評価用テストエレメントグループに電界効果型トランジスタを形成し、電界効果型トランジスタが形成された特性評価用テストエレメントグループ上に、層間絶縁膜８の段差にかかるように配置された線幅検出用配線層９ｃを形成する。【選択図】      図１
2006303342.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された特性評価用テストエレメントグループと、
前記特性評価用テストエレメントグループ上に存在する段差にかかるように配置された線幅検出用配線層とを備えることを特徴とする半導体装置。
【請求項２】
前記線幅検出用配線層は、配線幅または配線間隔のいずれか少なくとも一方が変化するように構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記特性評価用テストエレメントグループは、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、
前記ゲート電極を覆うように前記半導体基板上に形成された層間絶縁層と、
前記層間絶縁層上に配置され、前記ソース／ドレイン層に接続された特性評価用配線層とを備え、
前記線幅検出用配線層は、前記ゲート電極に跨るようにして前記層間絶縁層上に配置され、前記特性評価用配線層と同一の配線層で構成されることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲート電極に接続された第１パッド電極と、
前記特性評価用配線層を介して前記ソース／ドレイン層にそれぞれ接続された第２パッド電極と、
前記線幅検出用配線層に接続された第３パッド電極とを備え、
前記ソース／ドレイン層が形成されたアクティブ領域および第１から第３パッド電極は同一直線上に並べて配置されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記特性評価用テストエレメントグループは、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、
前記ゲート電極を覆うように前記半導体基板上に形成された第１層間絶縁層と、
前記第１層間絶縁層上に配置され、前記ソース／ドレイン層に接続された下層配線層と、
前記下層配線層上に配置された第２層間絶縁層とを備え、
前記線幅検出用配線層は、
前記ゲート電極に跨るようにして前記第１層間絶縁層上に配置され、前記下層配線層と同一の配線層で構成された第１線幅検出用配線層と、
前記第２層間絶縁層上に配置された上層配線層で構成された第２線幅検出用配線層とを備えることを特徴とする請求項１または２記載の半導体装置。
【請求項６】
前記ゲート電極に接続された第１パッド電極と、
前記特性評価用配線層を介して前記ソース／ドレイン層にそれぞれ接続された第２パッド電極と、
前記第１線幅検出用配線層に接続された第３パッド電極と、
前記第２線幅検出用配線層に接続された第４パッド電極とを備え、
前記ソース／ドレイン層が形成されたアクティブ領域および第１から第４パッド電極は同一直線上に並べて配置されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記特性評価用テストエレメントグループは、
前記半導体基板上に形成されたエミッタ層と、
前記半導体基板上に形成されたベース層と、
前記半導体基板上に形成されたコレクタ層と、
前記エミッタ層、ベース層およびコレクタ層にそれぞれ接続された下層配線層と、
前記下層配線層上に配置された層間絶縁層とを備え、
前記線幅検出用配線層は、前記下層配線層に跨るようにして前記層間絶縁層上に配置された上層配線層で構成されることを特徴とする請求項１または２記載の半導体装置。
【請求項８】
前記特性評価用テストエレメントグループは、
前記半導体基板上に形成された抵抗層と、
前記抵抗層を覆うように前記半導体基板上に形成された層間絶縁層と、
前記層間絶縁層上に配置され、前記抵抗層に接続された特性評価用配線層とを備え、
前記線幅検出用配線層は、前記抵抗層に跨るようにして前記層間絶縁層上に配置され、前記特性評価用配線層と同一の配線層で構成されることを特徴とする請求項１または２記載の半導体装置。
【請求項９】
前記特性評価用テストエレメントグループは、
前記半導体基板上に形成された下部電極と、
前記下部電極に対向するようにして配置された上部電極と、
前記下部電極と前記上部電極との間に配置された誘電体膜と、
前記上部電極を覆うように前記半導体基板上に形成された層間絶縁層と、
前記層間絶縁層上に配置され、前記下部電極および上部電極にそれぞれ接続された特性評価用配線層とを備え、
前記線幅検出用配線層は、前記下部電極および上部電極に跨るようにして前記層間絶縁層上に配置され、前記特性評価用配線層と同一の配線層で構成されることを特徴とする請求項１または２記載の半導体装置。
【請求項１０】
半導体基板上に特性評価用テストエレメントグループを形成する工程と、
前記特性評価用テストエレメントグループ上に存在する段差にかかるように配置された線幅検出用配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程と、
前記ゲート電極を覆うように配置された層間絶縁層を前記半導体基板上に形成する工程と、
前記ソース／ドレイン層をそれぞれ露出させる開口部を前記層間絶縁層に形成する工程と、
前記層間絶縁層に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記開口部を介して前記ソース／ドレイン層にそれぞれ接続された特性評価用配線層を前記層間絶縁層上に形成するとともに、前記ゲート電極に跨るように配置された線幅検出用配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程と、
前記ゲート電極を覆うように配置された第１層間絶縁層を前記半導体基板上に形成する工程と、
前記ソース／ドレイン層をそれぞれ露出させる開口部を前記第１層間絶縁層に形成する工程と、
前記第１層間絶縁層に第１導電膜を形成する工程と、
前記第１導電膜をパターニングすることにより、前記開口部を介して前記ソース／ドレイン層にそれぞれ接続された特性評価用配線層を前記第１層間絶縁層上に形成するとともに、前記ゲート電極に跨るように配置された第１線幅検出用配線層を前記第１層間絶縁層上に形成する工程と、
前記特性評価用配線層および前記第１線幅検出用配線層を覆うように配置された第２層間絶縁層を前記半導体基板上に形成する工程と、
前記第２層間絶縁層に第２導電膜を形成する工程と、
前記第２導電膜をパターニングすることにより、前記第１線幅検出用配線層に跨るように配置された第２線幅検出用配線層を前記第２層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板にエミッタ層となる第１不純物拡散層を形成する工程と、
前記半導体基板にベース層となる第２不純物拡散層を形成する工程と、
前記半導体基板にコレクタ層となる第３不純物拡散層を形成する工程と、
前記エミッタ層、ベース層およびコレクタ層にそれぞれ接続された下層配線層を形成する工程と、
前記下層配線層を覆うように配置された層間絶縁層を前記半導体基板上に形成する工程と、
前記下層配線層に跨るように配置された上層配線層にて構成される線幅検出用配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板上に抵抗層を形成する工程と、
前記抵抗層を覆うように配置された層間絶縁層を前記半導体基板上に形成する工程と、
前記抵抗層を露出させる開口部を前記層間絶縁層に形成する工程と、
前記層間絶縁層に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記開口部を介して前記抵抗層に接続された特性評価用配線層を前記層間絶縁層上に形成するとともに、前記抵抗層に跨るように配置された線幅検出用配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜を介して前記下部電極に対向するように配置された上部電極を形成する工程と、
前記上部電極を覆うように配置された層間絶縁層を前記半導体基板上に形成する工程と、
前記下部電極および前記上部電極をそれぞれ露出させる開口部を前記層間絶縁層に形成する工程と、
前記層間絶縁層に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記開口部を介して前記下部電極および前記上部電極にそれぞれ接続された特性評価用配線層を前記層間絶縁層上に形成するとともに、前記下部電極および前記上部電極に跨るように配置された線幅検出用配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、下地段差に起因する配線幅のばらつきの検査方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、下地の段差や形状などによって配線幅にばらつきが発生し、配線の細りが発生する。このため、光学顕微鏡や欠陥検査装置でウェハ上を隈なく検査することにより、配線の細りを探し出し、異常個所がないかどうか調べることが行われている。
また、例えば、特許文献１には、段差部に形成された配線の微妙な断線を感度よく検出できるようにするため、同一形状、同一寸法で同一抵抗値を有する４組の抵抗体にてホイーストンブリッジを段差部に形成する方法が開示されている。
【０００３】
また、例えば、特許文献２には、半導体集積回路における配線間ショートの危険性を確実に検出できるようにするため、下層配線層によって生じる段差により上層配線層にエッチング残りを発生させて配線間ショートの有無を外部に示すためのテストエレメントグループを形成する方法が開示されている。
【特許文献１】特開平１０−１０７１０９号公報
【特許文献２】特開２０００−２６０８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、光学顕微鏡や欠陥検査装置でウェハ上を隈なく検査する方法では、たとえ同一プロセスであっても機種によって段差が高いところがあったり低いところがあったりするため、異常個所を一概に特定することができず、検査に時間がかかる上に異常個所の見落としが多いという問題があった。また、欠陥検査装置を用いた場合においても、たとえ同一プロセスであっても機種によって段差が高いところがあったり低いところがあったりすることから、フォーカスポイントを一義的に決められないなど適切な検査条件を設定することが難しく、精度の高い検査ができないという問題があった。
【０００５】
また、特許文献１に開示された方法では、ホイーストンブリッジを用いているため、ホイーストンブリッジの４隅にそれぞれ配置されたパッド電極が４個必要となり、ホイーストンブリッジの配置に制約がかかるとともに、実デバイスとは別個に下地段差を形成する必要があるため、ホイーストンブリッジを配置するためのスペースを別途確保する必要がありという問題があった。さらに、実デバイスとは別個に下地段差が形成されるため、実デバイスの実際の段差の影響を反映させることが困難になり、異常個所が誤って検出されることがあるという問題があった。
【０００６】
また、特許文献２に開示された方法では、下層配線層によって生じる段差により上層配線層にエッチング残りを発生させるためのテストエレメントグループを新たに形成する必用があり、テストエレメントグループを配置するためのスペースを新たに確保する必要があるという問題があった。さらに、実デバイスとは別個に下地段差が形成されるため、実デバイスの実際の段差の影響を反映させることが困難になり、異常個所が誤って検出されることがあるという問題があった。
【０００７】
そこで、本発明の目的は、省スペース化を図りつつ、実デバイスの実際の段差の影響が配線幅に反映されたテストエレメントグループを形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された特性評価用テストエレメントグループと、前記特性評価用テストエレメントグループ上に存在する段差にかかるように配置された線幅検出用配線層とを備えることを特徴とする。
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層を配置することが可能となり、検査領域を特定の箇所に限定することができる。このため、検査にかかる時間を短縮することが可能となるとともに、異常個所の見落としを減らすことができる。
【０００９】
また、特性評価用テストエレメントグループ上に線幅検出用配線層を形成することで、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなるとともに、実デバイスと形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となる。このため、省スペース化を図ることが可能となるとともに、実デバイスの実際の段差の影響を線幅検出用配線層に反映させることが可能となり、異常個所を精度よく検出することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記線幅検出用配線層は、配線幅または配線間隔のいずれか少なくとも一方が変化するように構成されていることを特徴とする。
これにより、複数のテストエレメントグループを用意することなく、複数の配線幅および配線間隔について、下地段差に起因する配線層の細りや断線を一括して検査することが可能となる。このため、省スペース化を図りつつ、下地段差に起因する異常個所の検査を効率よく行うことができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記特性評価用テストエレメントグループは、前記半導体基板上に形成されたゲート電極と、前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、前記ゲート電極を覆うように前記半導体基板上に形成された層間絶縁層と、前記層間絶縁層上に配置され、前記ソース／ドレイン層に接続された特性評価用配線層とを備え、前記線幅検出用配線層は、前記ゲート電極に跨るようにして前記層間絶縁層上に配置され、前記特性評価用配線層と同一の配線層で構成されることを特徴とする。
【００１２】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層を形成することで、実際の電界効果型トランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、ウェハ上を隈なく検査することなく、電界効果型トランジスタ上に形成される配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００１３】
また、線幅検出用配線層と特性評価用配線層とを同一の配線層で構成することにより、線幅検出用配線層と特性評価用配線層とを一括して形成することができ、工程数の増大を伴うことなく、電界効果型トランジスタが形成されたテストエレメントグループ上に線幅検出用配線層を配置することができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極に接続された第１パッド電極と、前記特性評価用配線層を介して前記ソース／ドレイン層にそれぞれ接続された第２パッド電極と、前記線幅検出用配線層に接続された第３パッド電極とを備え、前記ソース／ドレイン層が形成されたアクティブ領域および第１から第３パッド電極は同一直線上に並べて配置されていることを特徴とする。
【００１４】
これにより、電界効果型トランジスタが形成されたテストエレメントグループ上に線幅検出用配線層が配置された場合においても、線幅検出用配線層の特性を検査することを可能としつつ、テストエレメントグループに形成された電界効果型トランジスタの特性を検査することが可能となり、省スペース化を図りつつ、配線層の細りや断線を精度よく見積ることが可能となる。また、パッド電極を同一直線上に並べて配置することで、テストエレメントグループをスクライブライン上に形成することが可能となり、ウェハの有効利用を図ることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記特性評価用テストエレメントグループは、前記半導体基板上に形成されたゲート電極と、前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、前記ゲート電極を覆うように前記半導体基板上に形成された第１層間絶縁層と、前記第１層間絶縁層上に配置され、前記ソース／ドレイン層に接続された下層配線層と、前記下層配線層上に配置された第２層間絶縁層とを備え、前記線幅検出用配線層は、前記ゲート電極に跨るようにして前記第１層間絶縁層上に配置され、前記下層配線層と同一の配線層で構成された第１線幅検出用配線層と、前記第２層間絶縁層上に配置された上層配線層で構成された第２線幅検出用配線層とを備えることを特徴とする。
【００１６】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層を多層に形成することで、実際の電界効果型トランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層を多層配置することが可能となり、ウェハ上を隈なく検査することなく、多層配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層が多層に形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極に接続された第１パッド電極と、前記特性評価用配線層を介して前記ソース／ドレイン層にそれぞれ接続された第２パッド電極と、前記第１線幅検出用配線層に接続された第３パッド電極と、前記第２線幅検出用配線層に接続された第４パッド電極とを備え、前記ソース／ドレイン層が形成されたアクティブ領域および第１から第４パッド電極は同一直線上に並べて配置されていることを特徴とする。
【００１８】
これにより、電界効果型トランジスタが形成されたテストエレメントグループ上に線幅検出用配線層が多層配置された場合においても、線幅検出用配線層の特性を検査することを可能としつつ、テストエレメントグループに形成された電界効果型トランジスタの特性を検査することが可能となり、省スペース化を図りつつ、多層配線層の細りや断線を精度よく見積ることが可能となる。また、パッド電極を同一直線上に並べて配置することで、多層配線層が形成されたテストエレメントグループをスクライブライン上に形成することが可能となり、ウェハの有効利用を図ることが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置によれば、前記特性評価用テストエレメントグループは、前記半導体基板上に形成されたエミッタ層と、前記半導体基板上に形成されたベース層と、前記半導体基板上に形成されたコレクタ層と、前記エミッタ層、ベース層およびコレクタ層にそれぞれ接続された下層配線層と、前記下層配線層上に配置された層間絶縁層とを備え、前記線幅検出用配線層は、前記下層配線層に跨るようにして前記層間絶縁層上に配置された上層配線層で構成されることを特徴とする。
【００２０】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層を形成することで、実際のバイポーラトランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、ウェハ上を隈なく検査することなく、バイポーラトランジスタ上に形成される配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置によれば、前記特性評価用テストエレメントグループは、前記半導体基板上に形成された抵抗層と、前記抵抗層を覆うように前記半導体基板上に形成された層間絶縁層と、前記層間絶縁層上に配置され、前記抵抗層に接続された特性評価用配線層とを備え、前記線幅検出用配線層は、前記抵抗層に跨るようにして前記層間絶縁層上に配置され、前記特性評価用配線層と同一の配線層で構成されることを特徴とする。
【００２２】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層を形成することで、実際の抵抗層と形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、ウェハ上を隈なく検査することなく、抵抗層上に形成される配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００２３】
また、本発明の一態様に係る半導体装置によれば、前記特性評価用テストエレメントグループは、前記半導体基板上に形成された下部電極と、前記下部電極に対向するようにして配置された上部電極と、前記下部電極と前記上部電極との間に配置された誘電体膜と、前記上部電極を覆うように前記半導体基板上に形成された層間絶縁層と、前記層間絶縁層上に配置され、前記下部電極および上部電極にそれぞれ接続された特性評価用配線層とを備え、前記線幅検出用配線層は、前記下部電極および上部電極に跨るようにして前記層間絶縁層上に配置され、前記特性評価用配線層と同一の配線層で構成されることを特徴とする。
【００２４】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層を形成することで、実際のキャパシタと形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、ウェハ上を隈なく検査することなく、キャパシタ上に形成される配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に特性評価用テストエレメントグループを形成する工程と、前記特性評価用テストエレメントグループ上に存在する段差にかかるように配置された線幅検出用配線層を形成する工程とを備えることを特徴とする。
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層を配置することが可能となり、ウェハ上を隈なく検査することなく、配線層の細りや断線を見つけ出すことが可能となることから、検査にかかる時間を短縮することが可能となるとともに、異常個所の見落としを減らすことができる。
【００２６】
また、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となるとともに、実デバイスと形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、異常個所を精度よく検出することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程と、前記ゲート電極を覆うように配置された層間絶縁層を前記半導体基板上に形成する工程と、前記ソース／ドレイン層をそれぞれ露出させる開口部を前記層間絶縁層に形成する工程と、前記層間絶縁層に導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記開口部を介して前記ソース／ドレイン層にそれぞれ接続された特性評価用配線層を前記層間絶縁層上に形成するとともに、前記ゲート電極に跨るように配置された線幅検出用配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする。
【００２７】
これにより、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となるとともに、実際の電界効果型トランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、電界効果型トランジスタ上に形成される配線層の細りや断線を精度よく見積ることが可能となる。
【００２８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程と、前記ゲート電極を覆うように配置された第１層間絶縁層を前記半導体基板上に形成する工程と、前記ソース／ドレイン層をそれぞれ露出させる開口部を前記第１層間絶縁層に形成する工程と、前記第１層間絶縁層に第１導電膜を形成する工程と、前記第１導電膜をパターニングすることにより、前記開口部を介して前記ソース／ドレイン層にそれぞれ接続された特性評価用配線層を前記第１層間絶縁層上に形成するとともに、前記ゲート電極に跨るように配置された第１線幅検出用配線層を前記第１層間絶縁層上に形成する工程と、前記特性評価用配線層および前記第１線幅検出用配線層を覆うように配置された第２層間絶縁層を前記半導体基板上に形成する工程と、前記第２層間絶縁層に第２導電膜を形成する工程と、前記第２導電膜をパターニングすることにより、前記第１線幅検出用配線層に跨るように配置された第２線幅検出用配線層を前記第２層間絶縁層上に形成する工程とを備えることを特徴とする。
【００２９】
これにより、線幅検出用配線層が多層に形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となるとともに、実際の電界効果型トランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層を多層配置することが可能となり、電界効果型トランジスタ上に形成される多層配線層の細りや断線を精度よく見積ることが可能となる。
【００３０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板にエミッタ層となる第１不純物拡散層を形成する工程と、前記半導体基板にベース層となる第２不純物拡散層を形成する工程と、前記半導体基板にコレクタ層となる第３不純物拡散層を形成する工程と、前記エミッタ層、ベース層およびコレクタ層にそれぞれ接続された下層配線層を形成する工程と、前記下層配線層を覆うように配置された層間絶縁層を前記半導体基板上に形成する工程と、前記下層配線層に跨るように配置された上層配線層にて構成される線幅検出用配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする。
【００３１】
これにより、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となるとともに、実際のバイポーラトランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、バイポーラトランジスタ上に形成される配線層の細りや断線を精度よく見積ることが可能となる。
【００３２】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に抵抗層を形成する工程と、前記抵抗層を覆うように配置された層間絶縁層を前記半導体基板上に形成する工程と、前記抵抗層を露出させる開口部を前記層間絶縁層に形成する工程と、前記層間絶縁層に導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記開口部を介して前記抵抗層に接続された特性評価用配線層を前記層間絶縁層上に形成するとともに、前記抵抗層に跨るように配置された線幅検出用配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする。
【００３３】
これにより、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となるとともに、実際の抵抗層と形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、抵抗層上に形成される配線層の細りや断線を精度よく見積ることが可能となる。
【００３４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜を介して前記下部電極に対向するように配置された上部電極を形成する工程と、前記上部電極を覆うように配置された層間絶縁層を前記半導体基板上に形成する工程と、前記下部電極および前記上部電極をそれぞれ露出させる開口部を前記層間絶縁層に形成する工程と、前記層間絶縁層に導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記開口部を介して前記下部電極および前記上部電極にそれぞれ接続された特性評価用配線層を前記層間絶縁層上に形成するとともに、前記下部電極および前記上部電極に跨るように配置された線幅検出用配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする。
【００３５】
これにより、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースを別途確保する必要がなくなり、省スペース化を図ることが可能となるとともに、実際のキャパシタと形状および寸法が同一の下地段差上に線幅検出用配線層を配置することが可能となり、キャパシタ上に形成される配線層の細りや断線を精度よく見積ることが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、図１（ｂ）は、図１（ａ）のＡ１−Ａ１´線で切断した断面図である。
図１において、半導体基板１には素子分離絶縁膜２が形成され、素子分離絶縁膜２で素子分離されたアクティブ領域Ｒ１が設けられている。なお、素子分離絶縁膜２は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造であってもよいし、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造であってもよい。また、アクティブ領域Ｒ１には、特性評価用テストエレメントグループを形成することができ、アクティブ領域Ｒ１は、例えば、半導体ウェハのスクライブライン上に配置することができる。
【００３７】
そして、半導体基板１上のアクティブ領域Ｒ１にはゲート絶縁膜３を介してゲート電極４が形成されている。そして、ゲート電極４の側壁には、サイドウォール５が形成されるとともに、半導体基板１には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層６ａ、６ｂをそれぞれ介してソース／ドレイン層７ａ、７ｂが形成されている。
そして、半導体基板１上には、ゲート電極４を覆うように配置された層間絶縁膜８が形成され、層間絶縁膜８には、ソース／ドレイン層７ａ、７ｂの表面をそれぞれ露出させる開口部Ｋ１、Ｋ２が形成されている。そして、層間絶縁膜８上には、開口部Ｋ１、Ｋ２をそれぞれ介してソース／ドレイン層７ａ、７ｂにそれぞれ接続された配線層９ａ、９ｂが形成されるとともに、層間絶縁膜８の段差にかかるように配置された線幅検出用配線層９ｃが形成されている。
【００３８】
なお、層間絶縁膜８の段差にかかるように線幅検出用配線層９ｃを配置する場合、ゲート電極４に跨るようにして線幅検出用配線層９ｃを折り返して構成することができる。また、線幅検出用配線層９ｃは、配線幅または配線間隔のいずれか少なくとも一方が折り返し部分で変化するように構成してもよい。また、配線層９ａ、９ｂおよび線幅検出用配線層９ｃは、層間絶縁膜８上に成膜された同一の配線材料をパターニングすることにより形成することができる。また、配線層９ａ、９ｂおよび線幅検出用配線層９ｃの材質としては、例えば、Ａｌを用いることができる。
【００３９】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層９ｃを配置することが可能となり、半導体ウェハ上を隈なく検査することなく、線幅検出用配線層９ｃの細りや断線を見つけ出すことが可能となることから、検査にかかる時間を短縮することが可能となるとともに、異常個所の見落としを減らすことができる。
また、特性評価用テストエレメントグループ上に線幅検出用配線層９ｃを形成することで、実際の電界効果型トランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層９ｃを配置することが可能となり、ウェハ上を隈なく検査することなく、電界効果型トランジスタ上に形成される配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層９ｃが形成されたテストエレメントグループを配置するためのスペースをウェハ上に別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００４０】
また、配線幅または配線間隔のいずれか少なくとも一方が変化するように線幅検出用配線層９ｃを構成することにより、複数のテストエレメントグループを同一ウェハ上に用意することなく、複数の配線幅および配線間隔について、下地段差に起因する幅検出用配線層９ｃの細りや断線を一括して検査することが可能となる。このため、省スペース化を図りつつ、下地段差に起因する異常個所の検査を効率よく行うことができる。
【００４１】
さらに、配線層９ａ、９ｂおよび線幅検出用配線層９ｃを同一の配線層上に形成することにより、配線層９ａ、９ｂおよび線幅検出用配線層９ｃを一括して形成することができ、工程数の増大を伴うことなく、電界効果型トランジスタが形成されたテストエレメントグループ上に線幅検出用配線層９ｃを配置することができる。
なお、図１の実施形態では、ＬＤＤ層６ａ、６ｂを持つ電界効果型トランジスタを例にとって説明したが、ＬＤＤ層６ａ、６ｂのない電界効果型トランジスタに適用するようにしてもよい。
【００４２】
図２は、図１の半導体装置のパッド電極の配置方法を示す平面図である。
図２において、パッド電極Ｐ１〜Ｐ５および図１のアクティブ領域Ｒ１が一列に配列されている。そして、図１のゲート電極４は、パッド電極Ｐ２、Ｐ３を迂回するようにしてパッド電極Ｐ１に接続されている。また、線幅検出用配線層９ｃの両端は、パッド電極Ｐ３、Ｐ４を迂回するようにしてパッド電極Ｐ２、Ｐ５にそれぞれ接続されている。さらに、ソース／ドレイン層７ａ、７ｂにそれぞれ接続された配線層９ａ、９ｂはパッド電極Ｐ３、Ｐ４にそれぞれ接続されている。
【００４３】
そして、特性評価用テストエレメントグループに形成された電界効果型トランジスタの特性を評価する場合、パッド電極Ｐ１、Ｐ３、Ｐ４にそれぞれプローブを接触させ、パッド電極Ｐ１を介してゲート電極４に電圧を印加しながら、パッド電極Ｐ３、Ｐ４を介してソース／ドレイン層７ａ、７ｂに流れる電流を検出することができる。
また、特性評価用テストエレメントグループ上に形成された線幅検出用配線層９ｃの特性を評価する場合、パッド電極Ｐ１、Ｐ５にそれぞれプローブを接触させ、パッド電極Ｐ１、Ｐ５を介して線幅検出用配線層９ｃに電圧を印加しながら、線幅検出用配線層９ｃに流れる電流を検出することにより、線幅検出用配線層９ｃの抵抗値を測定することができる。
【００４４】
これにより、電界効果型トランジスタが形成されたテストエレメントグループ上に線幅検出用配線層９ｃが配置された場合においても、線幅検出用配線層９ｃの特性を検査することを可能としつつ、テストエレメントグループに形成された電界効果型トランジスタの特性を検査することが可能となり、省スペース化を図りつつ、配線層の細りや断線を精度よく見積ることが可能となる。また、パッド電極Ｐ１〜Ｐ５を同一直線上に並べて配置することで、線幅検出用配線層９ｃが配置されたテストエレメントグループをスクライブライン上に形成することが可能となり、半導体ウェハの有効利用を図ることが可能となる。
【００４５】
図３（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図、図３（ｂ）は、図３（ａ）のＡ２−Ａ２´線で切断した断面図である。
図３において、半導体基板１１には素子分離絶縁膜１２が形成され、素子分離絶縁膜１２で素子分離されたアクティブ領域Ｒ２が設けられている。なお、アクティブ領域Ｒ２には、特性評価用テストエレメントグループを形成することができ、アクティブ領域Ｒ２は、例えば、半導体ウェハのスクライブライン上に配置することができる。
【００４６】
そして、半導体基板１１上のアクティブ領域Ｒ２にはゲート絶縁膜１３を介してゲート電極１４が形成されている。そして、ゲート電極１４の側壁には、サイドウォール１５が形成されるとともに、半導体基板１１には、ＬＤＤ層１６ａ、１６ｂをそれぞれ介してソース／ドレイン層１７ａ、１７ｂが形成されている。
そして、半導体基板１１上には、ゲート電極１４を覆うように配置された層間絶縁膜１８が形成され、層間絶縁膜１８には、ソース／ドレイン層１７ａ、１７ｂの表面をそれぞれ露出させる開口部Ｋ１１、Ｋ１２が形成されている。そして、層間絶縁膜１８上には、開口部Ｋ１１、Ｋ１２をそれぞれ介してソース／ドレイン層１７ａ、１７ｂにそれぞれ接続された配線層１９ａ、１９ｂが形成されるとともに、層間絶縁膜１８の段差にかかるように配置された線幅検出用配線層１９ｃが形成されている。
【００４７】
また、配線層１９ａ、１９ｂおよび線幅検出用配線層１９ｃ上には層間絶縁膜２０が形成され、層間絶縁膜２０上には、層間絶縁膜２０の段差にかかるように配置された線幅検出用配線層２１が形成されている。なお、層間絶縁膜２０の段差にかかるように線幅検出用配線層２１を配置する場合、線幅検出用配線層１９ｃに跨るようにして線幅検出用配線層２１を折り返して構成することができる。また、線幅検出用配線層２１は、配線幅または配線間隔のいずれか少なくとも一方が折り返し部分で変化するように構成してもよい。
【００４８】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層１９ｃ、２１を多層に形成することで、実際の電界効果型トランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層１９ｃ、２１を多層配置することが可能となり、ウェハ上を隈なく検査することなく、多層配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層１９ｃ、２１が多層に形成されたテストエレメントグループを配置するためのスペースをウェハ上に別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００４９】
図４は、図１の半導体装置のパッド電極の配置方法を示す平面図である。
図４において、パッド電極Ｐ１１〜Ｐ１７および図３のアクティブ領域Ｒ２が一列に配列されている。そして、図３のゲート電極１４は、パッド電極Ｐ１２、Ｐ１３を迂回するようにしてパッド電極Ｐ１１に接続されている。また、線幅検出用配線層１９ｃの両端は、パッド電極Ｐ１３、Ｐ１４を迂回するようにしてパッド電極Ｐ１２、Ｐ１５にそれぞれ接続されている。さらに、ソース／ドレイン層１７ａ、１７ｂにそれぞれ接続された配線層１９ａ、１９ｂはパッド電極Ｐ１３、Ｐ１４にそれぞれ接続されている。また、線幅検出用配線層２１の両端は、パッド電極Ｐ１１〜Ｐ１５を迂回するようにしてパッド電極Ｐ１６、Ｐ１７にそれぞれ接続されている。
【００５０】
そして、特性評価用テストエレメントグループに形成された電界効果型トランジスタの特性を評価する場合、パッド電極Ｐ１１、Ｐ１３、Ｐ１４にそれぞれプローブを接触させ、パッド電極Ｐ１１を介してゲート電極１４に電圧を印加しながら、パッド電極Ｐ１３、Ｐ１４を介してソース／ドレイン層１７ａ、１７ｂに流れる電流を検出することができる。
【００５１】
また、特性評価用テストエレメントグループ上に形成された線幅検出用配線層１９ｃの特性を評価する場合、パッド電極Ｐ１１、Ｐ１５にそれぞれプローブを接触させ、パッド電極Ｐ１１、Ｐ１５を介して線幅検出用配線層１９ｃに電圧を印加しながら、線幅検出用配線層１９ｃに流れる電流を検出することにより、線幅検出用配線層１９ｃの抵抗値を測定することができる。
【００５２】
また、特性評価用テストエレメントグループ上に形成された線幅検出用配線層２１の特性を評価する場合、パッド電極Ｐ１６、Ｐ１７にそれぞれプローブを接触させ、パッド電極Ｐ１６、Ｐ１７を介して線幅検出用配線層２１に電圧を印加しながら、線幅検出用配線層２１ｃに流れる電流を検出することにより、線幅検出用配線層２１の抵抗値を測定することができる。
【００５３】
これにより、電界効果型トランジスタが形成されたテストエレメントグループ上に線幅検出用配線層１９ｃ、２１が多層配置された場合においても、線幅検出用配線層１９ｃ、２１の特性を検査することを可能としつつ、テストエレメントグループに形成された電界効果型トランジスタの特性を検査することが可能となり、省スペース化を図りつつ、多層配線層の細りや断線を精度よく見積ることが可能となる。また、パッド電極Ｐ１１〜Ｐ１７を同一直線上に並べて配置することで、線幅検出用配線層１９ｃ、２１が形成されたテストエレメントグループをスクライブライン上に形成することが可能となり、ウェハの有効利用を図ることが可能となる。
【００５４】
図５（ａ）は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図、図５（ｂ）は、図５（ａ）のＡ３−Ａ３´線で切断した断面図である。
図５において、半導体基板３１にはＮウェル３３が形成され、Ｎウェル３３にはＮ+埋め込み層３２が埋め込まれている。そして、Ｎウェル３３には素子分離絶縁膜３４が形成され、素子分離絶縁膜３４で素子分離されたアクティブ領域Ｒ３ａ〜Ｒ３ｃが設けられている。なお、アクティブ領域Ｒ３ａ〜Ｒ３ｃには、特性評価用テストエレメントグループを形成することができ、アクティブ領域Ｒ３ａ〜Ｒ３ｃは、例えば、半導体ウェハのスクライブライン上に配置することができる。
【００５５】
そして、Ｎウェル３３には、アクティブ領域Ｒ３ａ、Ｒ３ｂにかかるように配置されたＰ+拡散層３５ａが形成されるとともに、Ｐ+拡散層３５ａには、アクティブ領域Ｒ３ｂに配置されたＮ+拡散層３５ｂが形成されている。また、Ｎウェル３３には、アクティブ領域Ｒ３ｃに配置されたＮ+拡散層３５ｃが形成されている。そして、半導体基板３１上には、Ｐ+拡散層３５ａ、Ｎ+拡散層３５ｂ、３５ｃにそれぞれ接続された下層配線層３６ａ〜３６ｃが形成されている。
【００５６】
また、半導体基板３１上には、下層配線層３６ａ〜３６ｃを覆うように配置された層間絶縁膜３７が形成され、層間絶縁膜３７上には、層間絶縁膜３７の段差にかかるように配置された線幅検出用配線層３８が形成されている。
なお、層間絶縁膜３７の段差にかかるように線幅検出用配線層３８を配置する場合、下層配線層３６ａ〜３６ｃに跨るようにして線幅検出用配線層３８を折り返して構成することができる。また、線幅検出用配線層３８は、配線幅または配線間隔のいずれか少なくとも一方が折り返し部分で変化するように構成してもよい。また、下層配線層３６ａ〜３６ｃおよび線幅検出用配線層３８の材質としては、例えば、Ａｌを用いることができる。
【００５７】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層３８を形成することで、実際のバイポーラトランジスタと形状および寸法が同一の下地段差上に線幅検出用配線層３８を配置することが可能となり、ウェハ上を隈なく検査することなく、バイポーラトランジスタ上に形成される配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層３８が形成されたテストエレメントグループを配置するためのスペースをウェハ上に別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００５８】
なお、図５の実施形態では、ＮＰＮ型バイポーラトランジスタが形成された特性評価用テストエレメントグループ上に線幅検出用配線層３８を形成する方法を例にとって説明したが、ＰＮＰ型バイポーラトランジスタが形成された特性評価用テストエレメントグループ上に線幅検出用配線層３８を形成するようにしてもよい。
図６（ａ）は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図、図６（ｂ）は、図６（ａ）のＡ４−Ａ４´線で切断した断面図、図６（ｃ）は、図６（ａ）のＢ４−Ｂ４´線で切断した断面図である。
【００５９】
図６において、半導体基板４１上には下地絶縁膜４２を介して抵抗層４３が形成されている。なお、抵抗層４３は特性評価用テストエレメントグループを形成することができ、抵抗層４３は、例えば、半導体ウェハのスクライブライン上に配置することができる。そして、半導体基板４１上には、抵抗層４３を覆うように配置された層間絶縁膜４４が形成され、層間絶縁膜４４には、抵抗層４３の両端をそれぞれ露出させる開口部Ｋ４１、Ｋ４２が形成されている。そして、層間絶縁膜４４上には、開口部Ｋ４１、Ｋ４２をそれぞれ介して抵抗層４３にそれぞれ接続された配線層４５ａ、４５ｂが形成されるとともに、層間絶縁膜４４の段差にかかるように配置された線幅検出用配線層４５ｃが形成されている。
【００６０】
なお、層間絶縁膜４４の段差にかかるように線幅検出用配線層４５ｃを配置する場合、抵抗層４３に跨るようにして線幅検出用配線層４５ｃを折り返して構成することができる。また、線幅検出用配線層４５ｃは、配線幅または配線間隔のいずれか少なくとも一方が折り返し部分で変化するように構成してもよい。また、配線層４５ａ、４５ｂおよび線幅検出用配線層４５ｃは、層間絶縁膜４４上に成膜された同一の配線材料をパターニングすることにより形成することができる。また、抵抗層４３の材質としては、例えば、多結晶シリコンを用いることができ、配線層４５ａ、４５ｂおよび線幅検出用配線層４５ｃの材質としては、例えば、Ａｌを用いることができる。
【００６１】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層４５ｃを形成することで、実際の抵抗層と形状および寸法が同一の下地段差上に線幅検出用配線層４５ｃを配置することが可能となり、ウェハ上を隈なく検査することなく、抵抗層上に形成される配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層４５ｃが形成されたテストエレメントグループを配置するためのスペースをウェハ上に別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００６２】
また、配線層４５ａ、４５ｂおよび線幅検出用配線層４５ｃを同一の配線層上に形成することにより、配線層４５ａ、４５ｂおよび線幅検出用配線層４５ｃを一括して形成することができ、工程数の増大を伴うことなく、抵抗層４３が形成されたテストエレメントグループ上に線幅検出用配線層４５ｃを配置することができる。
図７（ａ）は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図、図７（ｂ）は、図７（ａ）のＡ５−Ａ５´線で切断した断面図、図７（ｃ）は、図７（ａ）のＢ５−Ｂ５´線で切断した断面図である。
【００６３】
図７において、半導体基板５１上には下地絶縁膜５２を介して下部電極５３が形成されている。そして、下部電極５３上には、誘電体膜５４を介して対抗配置された上部電極５５が形成されている。なお、誘電体膜５４が間に挟みこまれた下部電極５３および上部電極５５は特性評価用テストエレメントグループを形成することができ、下部電極５３および上部電極５５は、例えば、半導体ウェハのスクライブライン上に配置することができる。
【００６４】
そして、半導体基板５１上には、上部電極５５を覆うように配置された層間絶縁膜５６が形成され、層間絶縁膜５６には、下部電極５３および上部電極５５の端部をそれぞれ露出させる開口部Ｋ５１、Ｋ５２が形成されている。そして、層間絶縁膜５６上には、開口部Ｋ５１、Ｋ５２をそれぞれ介して下部電極５３および上部電極５５にそれぞれ接続された配線層５７ａ、５７ｂが形成されるとともに、層間絶縁膜５６の段差にかかるように配置された線幅検出用配線層５７ｃが形成されている。
【００６５】
なお、層間絶縁膜５６の段差にかかるように線幅検出用配線層５７ｃを配置する場合、下部電極５３および上部電極５５に跨るようにして線幅検出用配線層５７ｃを折り返して構成することができる。また、線幅検出用配線層５７ｃは、配線幅または配線間隔のいずれか少なくとも一方が折り返し部分で変化するように構成してもよい。また、配線層５７ａ、５７ｂおよび線幅検出用配線層５７ｃは、層間絶縁膜５６上に成膜された同一の配線材料をパターニングすることにより形成することができる。また、下部電極５３および上部電極５５の材質としては、例えば、多結晶シリコンを用いることができ、配線層５７ａ、５７ｂおよび線幅検出用配線層５７ｃの材質としては、例えば、Ａｌを用いることができる。
【００６６】
これにより、特性評価用テストエレメントグループ上に線幅検出用配線層５７ｃを形成することで、実際のキャパシタと形状および寸法が同一の下地段差上に線幅検出用配線層５７ｃを配置することが可能となり、ウェハ上を隈なく検査することなく、キャパシタ上に形成される配線層の細りや断線を精度よく見積ることが可能となるとともに、線幅検出用配線層が形成されたテストエレメントグループを配置するためのスペースをウェハ上に別途確保する必要がなくなり、省スペース化を図ることが可能となる。
【００６７】
また、配線層５７ａ、５７ｂおよび線幅検出用配線層５７ｃを同一の配線層上に形成することにより、配線層５７ａ、５７ｂおよび線幅検出用配線層５７ｃを一括して形成することができ、工程数の増大を伴うことなく、キャパシタが形成されたテストエレメントグループ上に線幅検出用配線層５７ｃを配置することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す図。
【図２】図１の半導体装置のパッド電極の配置方法を示す平面図。
【図３】本発明の第２実施形態に係る半導体装置の概略構成を示す図。
【図４】図３の半導体装置のパッド電極の配置方法を示す平面図。
【図５】本発明の第３実施形態に係る半導体装置の概略構成を示す図。
【図６】本発明の第４実施形態に係る半導体装置の概略構成を示す図。
【図７】本発明の第５実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【００６９】
１、１１、３１、４１、５１  半導体基板、２、１２、３４  素子分離絶縁膜、３、１３  ゲート絶縁膜、４、１４  ゲート電極、５、１５  サイドウォール、６ａ、６ｂ、１６ａ、１６ｂ  ＬＤＤ層、７ａ、７ｂ、１７ａ、１７ｂ  ソース／ドレイン層、８、１８、２０、３７、４４、５６  層間絶縁膜、９ａ〜９ｃ、４５ａ〜４５ｃ、５７ａ〜５７ｃ  配線層、１９ａ〜１９ｃ、３６ａ〜３６ｃ  下層配線層、Ｒ１、Ｒ２、Ｒ３ａ〜Ｒ３ｃ  アクティブ領域、Ｋ１、Ｋ２、Ｋ１１、Ｋ１２、Ｋ４１、Ｋ４２  開口部、Ｐ１〜Ｐ５、Ｐ１１〜Ｐ１７  パッド電極、２１、３８  上層配線層、３２  Ｎ+埋め込み層、３３  Ｎウェル、３５ｂ、３５ｃ  Ｎ+拡散層、３５ａ  Ｐ+拡散層、４２、５２  下地絶縁膜、４３  抵抗層、５３  下部電極、５４  誘電体膜、５５  上部電極
【図１】
2006303342.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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