(57)【要約】【課題】  入力信号の高論理レベル側の電圧が低い場合にも確実に動作するレベル変換回路を提供する【解決手段】  相補の入力信号を受ける入力回路（第１トランジスタ対）は、入力信号の振幅を第１振幅より大きい第２振幅に変換するラッチ回路（第２トランジスタ対）に接続されている。カレントミラー回路（第３トランジスタ対）は、ラッチ回路と高レベル電源線との間に配置される。カレントミラー回路の作用により、オンしている第２トランジスタのソース電圧は、オフしている第２トランジスタのソース電圧より低い。オンしている第２トランジスタは、対応する第１トランジスタのオン電流が小さくてもオフしやすい。反対に、オフしている第２トランジスタは、オンしやすい。したがって、入力信号の高論理レベル側の電圧が低い場合にも、レベル変換回路は、誤動作することなく確実に動作する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１ゲート、第１ドレインおよび第１ソースをそれぞれ有する一対の第１トランジスタを有し、第１振幅を有する相補の入力信号を第１ゲートで受ける入力回路と、
第２ゲート、第２ドレインおよび第２ソースをそれぞれ有する一対の第２トランジスタで構成され、第２ドレインが第１ドレインにそれぞれ接続され、一方の第２ゲートが他方の第２ドレインに接続され、入力信号の振幅を第１振幅より大きい第２振幅に変換し、変換した信号を出力信号として少なくとも一方の第２ドレインから出力するラッチ回路と、
第３ゲート、第３ドレインおよび第３ソースをそれぞれ有する一対の第３トランジスタで構成され、第３ドレインが第２ソースにそれぞれ接続され、第３ソースが第２振幅の高論理レベル側の電圧である高レベル電源電圧が供給される高レベル電源線に接続され、一対の第３ゲートが一方の第３ドレインに接続されたカレントミラー回路とを備えていることを特徴とするレベル変換回路。
【請求項２】
請求項１記載のレベル変換回路において、
前記出力信号は、一方の第２トランジスタの第２ドレインのみから出力され、
一対の第３ゲートは、前記出力信号を出力する第２トランジスタの第２ソースに接続されていることを特徴とするレベル変換回路。
【請求項３】
請求項１記載のレベル変換回路において、
前記出力信号は、一方の第２トランジスタの第２ドレインのみから出力され、
一対の第３ゲートは、前記出力信号を出力しない第２トランジスタの第２ソースに接続されていることを特徴とするレベル変換回路。
【請求項４】
請求項１記載のレベル変換回路において、
前記第１トランジスタのゲート幅は、前記第２トランジスタのゲート幅と同じであることを特徴とするレベル変換回路。
【請求項５】
請求項４記載のレベル変換回路において、
前記第１トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌは、前記第２トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌと同じであることを特徴とするレベル変換回路。
【請求項６】
請求項１記載のレベル変換回路において、
第４ゲート、第４ドレインおよび第４ソースを有し、第１振幅の高論理レベル側の電圧である低レベル電源電圧が供給される低レベル電源線に第４ソースが接続された第４トランジスタを含み、低論理レベルの前記入力信号を第４ゲートで受けたときに第４ドレインから低レベル電源電圧を出力する反転回路を備え、
前記第１、第２および第３トランジスタのゲート絶縁膜は、前記第４トランジスタのゲート絶縁膜より厚く形成されていることを特徴とするレベル変換回路。
【請求項７】
請求項１記載のレベル変換回路において、
第４ゲート、第４ドレインおよび第４ソースを有し、第１振幅の高論理レベル側の電圧である低レベル電源電圧が供給される低レベル電源線に第４ソースが接続された第４トランジスタを含み、低論理レベルの前記入力信号を第４ゲートで受けたときに第４ドレインから低レベル電源電圧を出力する反転回路を備え、
前記第１、第２および第３トランジスタのゲート絶縁膜は、前記第４トランジスタのゲート絶縁膜と同じ厚さに形成されていることを特徴とするレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小さい振幅を有する信号を大きい振幅を有する信号に変換するレベル変換回路に関する。
【背景技術】
【０００２】
半導体集積回路を構成するトランジスタの構造は、集積度を上げるために年々微細化されている。それに伴い、トランジスタを駆動するための電源電圧（動作電圧）は、低くなる傾向にある。電源電圧を低くすることにより、トランジスタのゲート絶縁膜の信頼性が低下することを防止できる。また、電源電圧は、消費電力を削減するためにも低くなる傾向にある。
【０００３】
一方、半導体集積回路（半導体チップ）に入出力される外部信号のインタフェース仕様は、システムに搭載される他の半導体チップに合わせる必要がある。このため、半導体集積回路内に形成されるロジック回路等の内部回路の電源電圧は、外部信号を入出力する入出力回路の電源電圧と異なる場合が多い。この場合、内部回路から入出力回路に出力される高レベル電圧を入出力回路で扱う高レベル電圧に変換するためにレベル変換回路（レベルアップ変換回路）が必要になる。
【０００４】
レベル変換回路は、例えば、特開平１１−１９５９７５号公報、特開２００３−３３８１７８号公報に開示されている。この種のレベル変換回路は、小さい振幅を有する入力信号をゲートで受ける一対のｎＭＯＳトランジスタと、ｎＭＯＳトランジスタのドレインに接続された一対のｐＭＯＳトランジスタで構成されたラッチとを有する。ｐＭＯＳトランジスタのソースは、大きい振幅の高レベル側の電圧である高レベル電源電圧を受けている。そして、ｐＭＯＳトランジスタのドレインから大きい振幅を有する出力信号が出力される。
【特許文献１】特開平１１−１９５９７５号公報
【特許文献２】特開２００３−３３８１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、半導体集積回路の内部回路に供給される電源電圧は、低くなる傾向にある。このため、レベル変換回路に入力される入力信号の高レベル電圧は低くなる傾向にある。内部回路に供給される電源電圧が、レベル変換回路内で入力信号を受けるｎＭＯＳトランジスタの閾値電圧より低くなると、ｎＭＯＳトランジスタのオン電流は非常に小さくなる。この結果、ｐＭＯＳトランジスタで構成されるラッチの状態は変化できなくなる。すなわち、内部回路に供給される電源電圧が低い場合、従来のレベル変換回路は、誤動作し、入力信号の変化に応答して出力信号を反転できなくなる。
【０００６】
本発明の目的は、内部回路に供給される電源電圧が低い場合にも、確実に動作するレベル変換回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のレベル変換回路の一形態では、入力回路の一対の第１トランジスタは、第１振幅を有する相補の入力信号を第１ゲートでそれぞれ受ける。ラッチ回路の一対の第２トランジスタの第２ドレインは、第１ドレインにそれぞれ接続されている。一方の第２トランジスタの第２ゲートは、他方の第２トランジスタの第２ドレインに接続されている。このため、一方の第２トランジスタがオンし、他方のトランジスタがオフする。第２トランジ
スタは、入力信号の振幅を第１振幅より大きい第２振幅に変換し、変換した信号を出力信号として少なくとも一方の第２ドレインから出力する。カレントミラー回路は、第３ゲートが一方の第３ドレインに接続された一対の第３トランジスタで構成されている。第３トランジスタの第３ドレインは、第２ソースにそれぞれ接続されている。このため、カレントミラー回路は、第２トランジスタのソースに等しい電流を供給する。第３トランジスタの第３ソースは、高レベル電源線に接続されている。ここで、高レベル電源線には、第２振幅の高論理レベル側の電圧である高レベル電源電圧が供給される。
【０００８】
オンしている第２トランジスタの第２ソースは、カレントミラー回路から供給される電流を第２ドレインに流す。オフしている第２トランジスタの第２ソースは、カレントミラー回路から供給される電流を第２ドレインに流さない。このため、オンしている第２トランジスタのソース電圧は、オフしている第２トランジスタのソース電圧より低い。オンしている第２トランジスタは、対応する第１トランジスタのオン電流が小さくてもオフしやすい。反対に、オフしている第２トランジスタは、オンしやすい。したがって、入力信号の第１振幅が小さく、第１振幅の高論理レベル側の電圧が低い場合にも、レベル変換回路は、入力信号の論理レベルの変化に応答して、出力信号を変化できる。すなわち、レベル変換回路は、第１振幅の高論理レベル側の電圧が低い場合にも、誤動作することなく確実に動作する。
【０００９】
本発明のレベル変換回路の一形態における好ましい例では、出力信号は、一方の第２トランジスタの第２ドレインのみから出力される。一対の第３ゲートは、出力信号を出力する第２トランジスタの第２ソースに接続されている。出力信号を出力する第２トランジスタがオンしている場合、上述したように、この第２トランジスタのソース電圧は、他方の第２トランジスタのソース電圧より低い。このため、第３ゲートの電圧も低くなり、第３トランジスタのゲート・ソース間電圧は、相対的に高くなる。したがって、第３トランジスタのオン電流は相対的に増え、ラッチ回路は、高速に動作する。この結果、レベル変換回路の変換速度を向上できる。なお、一対の第３ゲートを、出力信号を出力しない第２トランジスタの第２ソースに接続する場合にも、レベル変換回路の変換速度は向上しないが、レベル変換回路は、入力信号の高論理レベル側の電圧が低い場合にも、誤動作することなく確実に動作する。
【００１０】
本発明のレベル変換回路の一形態における好ましい例では、第１トランジスタのゲート幅は、第２トランジスタのゲート幅と同じである。あるいは、第１トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌは、第２トランジスタのゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌと同じである。本発明では、上述したように、入力信号の高論理レベル側の電圧が低く、第１トランジスタのオン電流が少なくてもレベル変換回路は動作する。したがって、第１トランジスタのオン電流を増やすために、ゲート幅あるいは、ゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくする必要がない。この結果、レベル変換回路の回路規模を小さくできる。
【００１１】
本発明のレベル変換回路の一形態における好ましい例では、反転回路の第４トランジスタの第４ソースは、低レベル電源線に接続されている。ここで、低レベル電源線には、第１振幅の高論理レベル側の電圧である低レベル電源電圧が供給される。第４トランジスタは、低論理レベルの入力信号を第４ゲートで受けたときに第４ドレインから低レベル電源電圧を出力する。第１、第２および第３トランジスタのゲート絶縁膜は、第４トランジスタのゲート絶縁膜より厚く形成されている。閾値電圧は、ゲート絶縁膜が厚いほど高い。本発明の適用により、閾値電圧が高くオン電流が少ない場合にも、レベル変換回路を誤動作することなく確実に動作できる。
【００１２】
本発明のレベル変換回路の一形態における好ましい例では、反転回路の第４トランジス
タの第４ソースは、低レベル電源線に接続されている。第４トランジスタは、低論理レベルの入力信号を第４ゲートで受けたときに第４ドレインから低レベル電源電圧を出力する。第１、第２および第３トランジスタのゲート絶縁膜は、第４トランジスタのゲート絶縁膜と同じ厚さに形成されている。ゲート耐圧の信頼性が確保され、レベル変換回路のゲート絶縁膜を共通の厚さにできるとき、レベル変換回路を高速に動作できる。
【発明の効果】
【００１３】
本発明では、内部回路に供給される電源電圧が低い場合にも、レベル変換回路は確実に動作できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面を用いて説明する。先頭に”／”が付く信号は、負論理を示している。信号および電源電圧が供給される信号線には、信号名および電源電圧名と同じ符号を使用する。
【００１５】
図１は、本発明のレベル変換回路の第１の実施形態を示している。図中の丸印を付けたトランジスタは、丸印を付けていないトランジスタ（標準トランジスタ）よりゲート絶縁膜が厚いことを示している。すなわち、丸印を付けたトランジスタのゲート耐圧は、標準トランジスタのゲート耐圧より高い。これは、丸印を付けたトランジスタのソース、ゲートおよびドレインのいずれかに高い電圧（例えば、ＶＤＤＨ）が印加されるためである。例えば、高レベル電源線ＶＤＤＨおよび低レベル電源線ＶＤＤＬの電圧は、５．０Ｖ、１．０Ｖである。例えば、丸印を付けたトランジスタの閾値電圧（絶対値）は１．４Ｖに設計されている。丸印を付けていないトランジスタの閾値電圧（絶対値）は０．６Ｖに設計されている。
【００１６】
レベル変換回路ＬＵＣ１は、例えば、ＣＭＯＳ技術を用いて製造される半導体集積回路内に形成されている。レベル変換回路ＬＵＣ１は、相補の入力信号ＩＮ、／ＩＮを受ける入力回路ＩＮＰＵＴ１、入力回路ＩＮＰＵＴ１に接続されたラッチ回路ＬＴ１、ラッチ回路ＬＴ１と高レベル電源線ＶＤＤＨとの間に配置されたカレントミラー回路ＣＭ１、入力信号ＩＮを反転して入力信号／ＩＮを生成するＣＭＯＳインバータＩＮＶ１、およびラッチ回路ＬＴ１の出力に応じて出力信号ＯＵＴを生成するＣＭＯＳインバータＩＮＶ２を有している。
【００１７】
入力回路ＩＮＰＵＴ１は、一対のｎＭＯＳトランジスタＮＭ１、ＮＭ２で構成されている。ｎＭＯＳトランジスタＮＭ１−２のゲートは、入力信号ＩＮ、／ＩＮをそれぞれ受ける。トランジスタＮＭ１−２のソースは、接地線ＶＳＳに接続されている。ラッチ回路ＬＴ１は、一対のｐＭＯＳトランジスタＰＭ１、ＰＭ２で構成されている。トランジスタＰＭ１のゲートは、トランジスタＰＭ２のドレインに接続されている。トランジスタＰＭ２のゲートは、トランジスタＰＭ１のドレインに接続されている。トランジスタＰＭ１のドレインは、ノードＮＤ３を介してインバータＩＮＶ２の入力に接続されている。すなわち、ラッチ回路ＬＴ１に保持された論理レベルは、トランジスタＰＭ１から出力される。
【００１８】
カレントミラー回路ＣＭ１は、ゲートが互いに接続された一対のｐＭＯＳトランジスタＰＭ３、ＰＭ４で構成されている。トランジスタＰＭ３−４のソースは、高レベル電源線ＶＤＤＨに接続されている。インバータＩＮＶ１は、ｐＭＯＳトランジスタＰＭ５およびｎＭＯＳトランジスタＮＭ３で構成されている。トランジスタＰＭ５、ＮＭ３のソースは、低レベル電源線ＶＤＤＬおよび接地線ＶＳＳにそれぞれ接続されている。インバータＩＮＶ２は、ｐＭＯＳトランジスタＰＭ６およびｎＭＯＳトランジスタＮＭ４で構成されている。トランジスタＰＭ６、ＮＭ４のソースは、高レベル電源線ＶＤＤＨおよび接地線ＶＳＳにそれぞれ接続されている。インバータＩＮＶ２は、ラッチ回路ＬＴ１の出力を受け
て、入力信号ＩＮと同じ論理レベルの出力信号ＯＵＴを出力する。但し、出力信号ＯＵＴの高論理レベル側の電圧は、高レベル電源電圧ＶＤＤＨに変換されている。すなわち、レベル変換回路ＬＵＣ１により、小さい振幅を有する入力信号ＩＮが、大きい振幅を有する出力信号ＯＵＴに変換される。
【００１９】
本発明では、後述するように、トランジスタＮＭ１−２のオン電流が少なくても、ラッチ回路ＬＴ１の状態を容易に反転できる。このため、入力回路ＩＮＰＵＴ１を構成するトランジスタＮＭ１−２のゲート幅Ｗ（図示せず）は、トランジスタＰＭ１−４のゲート幅Ｗと同じに設計されている。より詳細には、トランジスタＮＭ１−２のゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌは、トランジスタＰＭ１−４のゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌと同じに設計されている。
【００２０】
これに対して、従来のレベル変換回路では、ラッチ回路ＬＴ１の状態を反転するために、トランジスタＮＭ１−２のオン電流を十分に大きくする必要があった。このため、トランジスタＮＭ１−２のゲート幅は、トランジスタＰＭ１−４のゲート幅の１０倍程度に設計されている。本発明の適用により、レベル変換回路ＬＵＣ１の回路規模を従来に比べて小さくできる。したがって、レベル変換回路ＬＵＣ１を形成する半導体集積回路ＬＳＩ（図２）のチップサイズを削減できる。
【００２１】
図１に示したレベル変換回路ＬＵＣ１では、カレントミラー回路ＣＭ１の作用により、互いに等しい電流が図１のノードＮＤ１、ＮＤ２に流れる。ラッチ回路ＬＴ１のトランジスタＰＭ１、ＰＭ２は、入力信号ＩＮの論理レベルに応じて一方がオンし、他方がオフする。トランジスタＰＭ１、ＰＭ２のソースに供給される電流は、互いに等しい。例えば、トランジスタＰＭ１がオンし、トランジスタＰＭ２がオフしている場合、トランジスタＰＭ１のソース電圧は、トランジスタＰＭ２のソース電圧に比べて低くなり、トランジスタＰＭ１のオン電流は、従来に比べて小さくなる。このため、入力回路ＩＮＰＵＴ１のトランジスタＮＭ１のオン電流が小さく、駆動力が小さい場合にも、オンしているトランジスタＰＭ１を容易にオフできる。また、トランジスタＰＭ１のソース（トランジスタＰＭ２のゲート）は、トランジスタＮＭ１のオン電流が小さくても容易に低レベルに変化する。このため、オフしているトランジスタＰＭ２は、容易にオンできる。
【００２２】
このように、オンしているトランジスタＰＭ１（またはＰＭ２）はオフしやすく、オフしているトランジスタＰＭ２（またはＰＭ１）はオンしやすいため、入力信号ＩＮ、／ＩＮの高論理レベル側の電圧ＶＤＤＬが低い場合にも、レベル変換回路ＬＵＣ１は、高レベル電圧ＶＤＤＬを高レベル電圧ＶＤＤＨに確実に変換できる。すなわち、レベル変換回路ＬＵＣ１の誤動作を防止できる。
【００２３】
また、トランジスタＰＭ３−４のゲートは、レベル変換した論理レベルを出力するトランジスタＰＭ１のソースに接続されている。ラッチ回路ＬＴ１のトランジスタＰＭ１がオンしている場合、トランジスタＰＭ１のソース電圧（ノードＮＤ１）は、相対的に低くなる。このため、トランジスタＰＭ３−４のゲート・ソース間電圧は相対的に高くなり、トランジスタのオン電流は相対的に増える。したがって、ラッチ回路ＬＴ１は高速に動作し、レベル変換回路ＬＵＣ１の変換速度は向上する。レベル変換回路ＬＵＣ１の動作速度の詳細については、図５（第２の実施形態）で述べる。
【００２４】
図２は、図１に示したレベル変換回路ＬＵＣ１が適用される半導体集積回路ＬＳＩの例を示している。この半導体集積回路ＬＳＩは、例えば、時計機能を実現するために、時計に内蔵される基板に搭載される。半導体集積回路ＬＳＩは、ロジック部ＬＯＧＩＣ、メモリ部ＭＥＭＯＲＹ等の回路ブロックを有し、低レベル電源電圧ＶＤＤＬにより動作する内部回路１０と、内部回路１０からの出力信号を外部出力端子ＥＯＴに出力する出力回路１
２と、外部入力端子ＥＩＴで受ける入力信号を内部回路１０に出力する入力回路１４と、内部回路１０から出力される信号の高レベル電圧ＶＤＤＬを高レベル電圧ＶＤＤＨに変換するレベル変換回路（レベルアップ変換回路）ＬＵＣ１と、入力回路１４から出力される高レベル電圧ＶＤＤＨを高レベル電圧ＶＤＤＬに変換するレベル変換回路（レベルダウン変換回路）ＬＤＣとを有している。高レベル電圧ＶＤＤＨは、高レベル電源電圧ＶＤＤＨに等しく、電源端子ＶＤＤＨを介して供給される。高レベル電圧ＶＤＤＬは、低レベル電源電圧ＶＤＤＬに等しく、電源端子ＶＤＤＬを介して供給される。
【００２５】
図３は、図１に示したレベル変換回路ＬＵＣ１の回路シミュレーションの結果を示している。図中の縦軸は、入力信号ＩＮが変化してから出力信号ＯＵＴが変化するまでの遅延時間を示している。横軸は、低レベル電源電圧ＶＤＤＬを示している。入力信号ＩＮ、／ＩＮの高レベル電圧は、低レベル電源電圧ＶＤＤＬに等しい。高レベル電源電圧ＶＤＤＨは、５．０Ｖである。なお、従来のレベル変換回路は、図１に示したレベル変換回路ＬＵＣ１からカレントミラー回路ＣＭ１を削除し、ラッチ回路ＬＴ１のトランジスタＰＭ１−２のソースを高レベル電源線ＶＤＤＨに直接接続している。また、従来のレベル変換回路では、トランジスタＮＭ１−２のオン電流を大きくし、ラッチ回路ＬＴ１を反転しやすくするために、トランジスタＮＭ１−２のゲート幅Ｗ（あるいはゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌ）は、トランジスタＰＭ１−４の１０倍以上に設計されている。
【００２６】
本発明のレベル変換回路ＬＵＣ１および従来のレベル変換回路では、高レベル電圧（＝ＶＤＤＬ）をゲートで受けるトランジスタＮＭ１、ＮＭ２の一方がオンすることで、ラッチ回路ＬＴ１のトランジスタＰＭ１、ＰＭ２の一方がオンし、ラッチ回路ＬＴ１の出力（トランジスタＰＭ１のドレイン）は、接地電圧ＶＳＳまたは高レベル電源電圧ＶＤＤＨに設定される。すなわち、入力信号ＩＮ、／ＩＮの高レベル電圧ＶＤＤＬは、高レベル電圧ＶＤＤＨに変換される。
【００２７】
本発明のレベル変換回路ＬＵＣ１（図中の白丸）では、低レベル電源電圧ＶＤＤＬが０．６Ｖ以上であれば正常に動作する。すなわち、レベル変換回路ＬＵＣ１は、低レベル電源電圧ＶＤＤＬが入力回路ＩＮＰＵＴ１のトランジスタＮＭ１、ＮＭ２の閾値電圧より低い場合でも誤動作することなく確実に動作する。時計用の半導体集積回路の動作周波数は、一般に３２ｋＨｚ程度である（約３１μｓ周期）。シミュレーション結果より、低レベル電源電圧ＶＤＤＬが１．０Ｖのとき、レベル変換回路ＬＵＣ１の遅延時間は２００ｎｓ程度である。このため、レベル変換回路ＬＵＣ１は、時計用の半導体集積回路に問題なく使用できる。
【００２８】
これに対して、従来のレベル変換回路（図中の黒丸）では、低レベル電源電圧ＶＤＤＬ（入力信号ＩＮ、／ＩＮの高レベル電圧）が１．４Ｖより低くなり、ｎＭＯＳトランジスタＮＭ１、ＮＭ２の閾値電圧より低くなると、入力回路ＩＮＰＵＴのトランジスタＮＭ１またはＮＭ２のオン電流は非常に小さくなる。ラッチ回路ＬＴ１のトランジスタＰＭ１、ＰＭ２のソースは、高レベル電源線ＶＤＤＨに直接接続されているため、小さいオン電流ではラッチ回路ＬＴ１の状態を反転することは難しい。このため、従来のレベル変換回路は、トランジスタＮＭ１、ＮＭ２のサイズを大きくしているにもかかわらず、低レベル電源電圧ＶＤＤＬが１．４Ｖより低いと動作できない。
【００２９】
なお、レベル変換回路ＬＵＣ１は、低レベル電源電圧ＶＤＤＬが０．６Ｖでも正常に動作する。このため、後述する第４の実施形態に示すように、レベル変換回路ＬＵＣ１は、半導体集積回路をスタンバイモードから通常動作モードを復帰させるための回路に適用できる。
【００３０】
以上、第１の実施形態では、レベル変換回路ＬＵＣ１にカレントミラー回路ＣＭ１を含
めることで、オンしているトランジスタＰＭ１−２をオフしやすくでき、オフしているトランジスタＰＭ１−２をオンしやすくできる。したがって、入力信号ＩＮ、／ＩＮの高論理レベル側の電圧ＶＤＤＬが低い場合にも、レベル変換回路ＬＵＣ１は、誤動作することなく確実にレベル変換動作を実行できる。特に、入力信号ＩＮ、／ＩＮの高論理レベル側の電圧ＶＤＤＬが、入力回路ＩＮＰＵＴ１のトランジスタＮＭ１、ＮＭ２の閾値電圧より低い場合にも、レベル変換回路ＬＵＣ１は、確実に動作する。
【００３１】
カレントミラー回路ＣＭ１のトランジスタＰＭ３−４のゲートを、レベル変換した論理レベルを出力するトランジスタＰＭ１のソースに接続することで、トランジスタＰＭ１がオンしているときのトランジスタＰＭ３−４のゲート・ソース間電圧を相対的に高くできる。トランジスタＰＭ３−４のオン電流が相対的に増えることで、ラッチ回路ＬＴ１を高速に動作できるため、レベル変換回路ＬＵＣ１の変換速度を向上できる。
【００３２】
トランジスタＮＭ１−２のゲート幅Ｗおよびゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを、トランジスタＰＭ１−４のゲート幅Ｗおよびゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌと同じにできるため、レベル変換回路ＬＵＣ１の回路規模を小さくでき、半導体集積回路ＬＳＩのチップサイズを小さくできる。
【００３３】
レベル変換回路ＬＵＣ１の動作マージンを大きくできるため、すなわち、入力信号ＩＮ、／ＩＮの高論理レベル側の電圧の下限を低くできるため、トランジスタのゲート絶縁膜を相対的に厚くできる（閾値電圧を上げることができる）。特に、高レベル電源電圧ＶＤＤＨを受けるトランジスタのゲート耐圧を向上できるため、レベル変換回路ＬＵＣ１の信頼性を向上できる。換言すれば、ゲート耐圧を考慮したレベル変換回路ＬＵＣ１を、誤動作することなく確実に動作できる。
【００３４】
図４は、本発明のレベル変換回路の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のレベル変換回路ＬＵＣ２は、第１の実施形態のカレントミラー回路ＣＭ１の代わりに、カレントミラー回路ＣＭ２を有している。その他の構成は、第１の実施形態と同じである。レベル変換回路ＬＵＣ２は、第１の実施形態（図２）と同様に、半導体集積回路ＬＳＩ内に形成され、内部回路１０から出力される高レベル電圧ＶＤＤＬを出力回路１２で使用する高レベル電圧ＶＤＤＨに変換する。
【００３５】
高レベル電源線ＶＤＤＨおよび低レベル電源線ＶＤＤＬの電圧は、例えば、５．０Ｖ、１．０Ｖである。例えば、丸印を付けたトランジスタは、耐圧を高くするためにゲート絶縁膜が相対的に厚く形成され、その閾値電圧（絶対値）は１．４Ｖである。丸印を付けていないトランジスタ（標準トランジスタ）は、ゲート絶縁膜が相対的に薄く、その閾値電圧（絶対値）は０．６Ｖである。カレントミラー回路ＣＭ２のトランジスタＰＭ３、ＰＭ４のゲートは、ドレインが出力ノードＮＤ３に接続されていないトランジスタＰＭ２のソースに接続されている。
【００３６】
図５は、第１の実施形態のレベル変換回路ＬＵＣ１および本実施形態のレベル変換回路ＬＵＣ２の動作（回路シミュレーションの結果）を示している。入力信号ＩＮ、／ＩＮがそれぞれ低レベル（ＶＳＳ）および高レベル（ＶＤＤＬ）のとき、ラッチ回路ＬＴ１（図１、図４）では、トランジスタＰＭ１がオンし、トランジスタＰＭ２がオフする。カレントミラー回路ＣＭ１、ＣＭ２は、トランジスタＰＭ１−２のソースに向けて等しい電流を流すため、ノードＮＤ１の電圧は、相対的にノードＮＤ２の電圧より低くなる。ノードＮＤ２の電圧は、相対的にノードＮＤ１の電圧より高くなる。
【００３７】
レベル変換回路ＬＵＣ１のカレントミラー回路ＣＭ１では、トランジスタＰＭ３−４の
ゲート電圧は、ノードＮＤ１の電圧に等しい。レベル変換回路ＬＵＣ２のカレントミラー回路ＣＭ２では、トランジスタＰＭ３−４のゲート電圧は、ノードＮＤ２の電圧に等しい。このため、第１の実施形態で述べたように、カレントミラー回路ＣＭ１のトランジスタＰＭ３−４のゲート・ソース間電圧は相対的に高くなり、トランジスタＰＭ３−４のオン電流は相対的に増加する。カレントミラー回路ＣＭ２のトランジスタＰＭ３−４のゲート・ソース間電圧は相対的に低くなり、トランジスタＰＭ３−４のオン電流は相対的に減少する。したがって、レベル変換回路ＬＵＣ１のトランジスタＰＭ１−２のソース電圧（ノードＮＤ１およびＮＤ２の電圧）は、レベル変換回路ＬＵＣ２のトランジスタＰＭ１−２のソース電圧より高くなる。この結果、図５に示すように、入力信号ＩＮが低レベルの期間に（入力信号ＩＮの変化後を除く）、ラッチ回路ＬＴ１の出力であるノードＮＤ３の高レベル電圧は、レベル変換回路ＬＵＣ１のほうがレベル変換回路ＬＵＣ２より高くなる。
【００３８】
入力信号ＩＮの立ち上がりから出力信号ＯＵＴの立ち下がりまでの遅延時間ｔＬＨは、レベル変換回路ＬＵＣ１、ＬＵＣ２ともほぼ同じである。これは、ノードＮＤ３の低レベルへの変化が、主として入力回路ＩＮＰＵＴ１のトランジスタＮＭ１のオンに起因するためである。一方、入力信号ＩＮの立ち下がりから出力信号ＯＵＴの立ち上がりまでの遅延時間は、レベル変換回路ＬＵＣ１（ｔＨＬ１）のほうがレベル変換回路ＬＵＣ２（ｔＨＬ２）より短い。これは、上述したように、レベル変換回路ＬＵＣ１のノードＮＤ１−２の電圧が、レベル変換回路ＬＵＣ２のノードＮＤ１−２の電圧より高いためである。
【００３９】
このように、レベル変換回路ＬＵＣ２の動作速度は、レベル変換回路ＬＵＣ１より遅い。しかし、動作電圧（ＶＤＤＬ）の下限は、図３に示したレベル変換回路ＬＵＣ１の特性と同じである（但し、遅延時間は、若干長くなる）。すなわち、第２の実施形態においても、上述した第１の実施形態と同じ効果を得ることができる。
【００４０】
図６は、本発明のレベル変換回路の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のレベル変換回路ＬＵＣ３は、第１の実施形態のカレントミラー回路ＣＭ１、ラッチ回路ＬＴ１、入力回路ＩＮＰＵＴ１およびＣＭＯＳインバータＩＮＶ２の代わりに、カレントミラー回路ＣＭ３、ラッチ回路ＬＴ３、入力回路ＩＮＰＵＴ３およびＣＭＯＳインバータＩＮＶ３を有している。その他の構成は、第１の実施形態と同じである。レベル変換回路ＬＵＣ３は、第１の実施形態（図２）と同様に、半導体集積回路ＬＳＩ内に形成され、内部回路１０から出力される高レベル電圧ＶＤＤＬを出力回路１２で使用する高レベル電圧ＶＤＤＨに変換する。
【００４１】
この実施形態では、高レベル電源線ＶＤＤＨおよび低レベル電源線ＶＤＤＬの電圧は、例えば、２．５Ｖ、１．０Ｖである。レベル変換回路ＬＵＣ３内に形成されるｐＭＯＳトランジスタ（符号の頭に”ＰＭ”が付く）およびｎＭＯＳトランジスタ（符号の頭に”ＮＭ”が付く）は、全て標準トランジスタであり、ゲート絶縁膜の厚さは互いに同じである。例えば、ラッチ回路ＬＴ３のトランジスタＰＭ１１、ＰＭ１２のゲート絶縁膜は、インバータＩＮＶ１のトランジスタＰＭ５、ＮＭ３のゲート絶縁膜と同じ厚さである。このように、高レベル電源電圧ＶＤＤＨが相対的に低く、トランジスタのゲート耐圧の信頼性が確保できる場合、レベル変換回路ＬＵＣ３は、全て標準トランジスタを用いて形成できる。これにより、ゲート電極等の製造工程数を削減できるため、半導体製造工程を簡易にでき、製造コストを削減できる。なお、第１の実施形態と同様に、入力回路ＩＮＰＵＴを構成するトランジスタＮＭ１１−１２のゲート幅Ｗおよび比Ｗ／Ｌは、トランジスタＰＭ１１−１４のゲート幅Ｗおよび比Ｗ／Ｌと同じに設計されている。
【００４２】
レベル変換回路ＬＵＣ３の特性は、第１の実施形態（図３）に比べ向上する。具体的には、低レベル電源電圧ＶＤＤＬの下限がさらに低くなり、遅延時間は短くなる。これは、
カレントミラー回路ＣＭ３、ラッチ回路ＬＴ３、入力回路ＩＮＰＵＴ３およびインバータＩＮＶ３を構成するトランジスタの閾値電圧が、第１の実施形態のトランジスタより低いためである。
【００４３】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、高レベル電源電圧ＶＤＤＨの値に応じて、レベル変換回路ＬＵＣ３を標準トランジスタで構成することで、半導体製造工程を簡易にできる。また、低レベル電源電圧ＶＤＤＬの下限をさらに低くでき、レベル変換回路ＬＵＣ３の遅延時間を短くできる。
【００４４】
図７は、本発明のレベル変換回路の第４の実施形態におけるレベル変換回路が適用される半導体集積回路の例を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態と同じレベル変換回路ＬＵＣ１が、半導体集積回路ＬＳＩ内に形成される。
【００４５】
この半導体集積回路ＬＳＩは、例えば、デジタルカメラに搭載され、デジタルカメラの信号処理等を実現する。半導体集積回路ＬＳＩは、ロジック部ＬＯＧＩＣ、メモリ部ＭＥＭＯＲＹ等の回路ブロックを有し、低レベル電源電圧ＶＤＤＬにより動作する内部回路１６と、内部回路１６からの出力信号を外部出力端子ＥＯＴに出力する出力回路１２と、外部入力端子ＥＩＴで受ける入力信号を内部回路１０に出力する入力回路１４と、内部回路１６から出力される信号の高レベル電圧ＶＤＤＬを高レベル電圧ＶＤＤＨに変換するレベル変換回路ＬＵＣ１と、入力回路１４から出力される高レベル電圧ＶＤＤＨを高レベル電圧ＶＤＤＬに変換するレベル変換回路ＬＤＣとを有している。高レベル電圧ＶＤＤＨは、高レベル電源電圧ＶＤＤＨに等しく、電源端子ＶＤＤＨを介して供給される。高レベル電圧ＶＤＤＬは、低レベル電源電圧ＶＤＤＬに等しく、電源端子ＶＤＤＬを介して供給される。
【００４６】
一般に、デジタルカメラは、時計機能を内蔵しているため、半導体集積回路ＬＳＩは、メインスイッチ（操作スイッチ）がオフしている間も、時計を動作させるために電源電圧の供給を受ける必要がある。例えば、レギュレータＲＧＬは、メインスイッチがオフしているスタンバイモード中に、電源電圧ＶＤＤＬ（１．２Ｖ）を半導体集積回路ＬＳＩに供給し、メインスイッチがオンしている動作モード中に、電源電圧ＶＤＤＬ（３．３Ｖ）を半導体集積回路ＬＳＩに供給する。
【００４７】
半導体集積回路ＬＳＩは、メインスイッチの状態を示す電源信号ＰＷを受け、ロジック部ＬＯＧＩＣおよびレベル変換回路ＬＵＣ１を介して、レギュレータＲＧＬに低レベル電源電圧ＶＤＤＬの切り替えを指示する切替信号ＳＷを出力する。電源信号ＰＷは、メインスイッチがオンされたときに低レベルから高レベルに変化し、メインスイッチがオフされたときに、高レベルから低レベルに変化する。
【００４８】
メインスイッチがオフされ、電源信号ＰＷが高レベルから低レベルに変化するとき、低レベル電源電圧ＶＤＤＬは十分に高いため（３．３Ｖ）、レベル変換回路ＬＵＣ１は、切替信号ＳＷを高レベルから低レベルに容易に変化できる。レギュレータＲＧＬは、切替信号ＳＷの変化を受けて、低レベル電源電圧ＶＤＤＬを３．３Ｖから１．２Ｖに上昇させる。これにより、デジタルカメラは、時計機能以外の動作が停止し、ラッチに記憶されたデータおよびメモリ部ＭＥＭＯＲＹに記憶されたデータを保持するスタンバイモードに移行する。
【００４９】
一方、メインスイッチがオンされ、電源信号ＰＷが低レベルから高レベルに変化すると
き、低レベル電源電圧ＶＤＤＬは低い（１．２Ｖ）。しかし、レベル変換回路ＬＵＣ１は、図３に示したように、入力信号ＩＮ、／ＩＮの高論理レベルの電圧（ＶＤＤＬ）の下限が０．６Ｖであるため、正常に動作できる。レベル変換回路ＬＵＣ１は、電源信号ＰＷの立ち上がりエッジに応答して、切替信号ＳＷを低レベルから高レベルに変化する。レギュレータＲＧＬは、切替信号ＳＷの変化を受けて、低レベル電源電圧ＶＤＤＬを１．２Ｖから３．３Ｖに上昇させる。これにより、デジタルカメラは、スタンバイモードから動作モードに移行し、撮影が可能になる。これに対して、従来のレベル変換回路では、入力信号ＩＮの高論理レベルの電圧（ＶＤＤＬ）の下限が１．４Ｖであるため、切替信号ＳＷを低レベルから高レベルに変化させることができない。すなわち、半導体集積回路ＬＳＩは、誤動作し、デジタルカメラの電源はオンできない。
【００５０】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、半導体集積回路ＬＳＩに供給される低レベル電源電圧ＶＤＤＬが、外部要求（電源信号ＰＷ）に応じて切り替わる場合にも、レベル変換回路ＬＵＣ１を使用することで、外部要求をレギュレータＲＧＬに伝達できる。この結果、半導体集積回路ＬＳＩの誤動作を防止できる。
【００５１】
なお、上述した実施形態において、ラッチ回路ＬＴ１、ＬＴ３は、一対のｐＭＯＳトランジスタの両方のドレインから相補の出力信号を出力してもよい。
【００５２】
上述した第３の実施形態において、カレントミラー回路ＣＭ３のトランジスタＰＭ１３−４のゲートを、レベル変換した論理レベルを出力するトランジスタＰＭ１１のソースに接続してもよい。
【００５３】
第１、第２および第４の実施形態において、高レベル電源電圧ＶＤＤＨが低く、トランジスタのゲート耐圧が確保できる場合には、カレントミラー回路ＣＭ１、ＣＭ２、ラッチ回路ＬＴ１、入力回路ＩＮＰＵＴ１およびＣＭＯＳインバータＩＮＶ２を構成するトランジスタの耐圧を、ＣＭＯＳインバータを構成するトランジスタＰＭ５、ＮＭ３と同じ耐圧にしてもよい。
【００５４】
上述したレベル変換回路ＬＵＣ１、ＬＵＣ２、ＬＵＣ３を、ＣＭＯＳ技術ではくバイポーラ技術を用いて形成してもよい。
【産業上の利用可能性】
【００５５】
本発明は、小さい振幅を有する信号を大きい振幅を有する信号に変換するレベル変換回路に適用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明のレベル変換回路の第１の実施形態を示す回路図である。
【図２】レベル変換回路が適用されるＬＳＩの例を示すブロック図である。
【図３】図１に示したレベル変換回路の動作を示す特性図である。
【図４】本発明のレベル変換回路の第２の実施形態を示す回路図である。
【図５】第１および第２の実施形態のレベル変換回路の動作を示す波形図である。
【図６】本発明のレベル変換回路の第３の実施形態を示す回路図である。
【図７】本発明のレベル変換回路の第４の実施形態におけるレベル変換回路が適用される半導体集積回路の例を示すブロック図である。
【符号の説明】
【００５７】
１０、１６  内部回路
１２  出力回路
１４  入力回路
ＣＭ１、ＣＭ２、ＣＭ３  カレントミラー回路
ＥＩＴ  外部入力端子
ＥＯＴ  外部出力端子
ＩＮ、／ＩＮ  入力信号
ＩＮＰＵＴ１、ＩＮＰＵＴ３  入力回路
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３  ＣＭＯＳインバータ
ＬＯＧＩＣ  ロジック部
ＬＳＩ  半導体集積回路
ＬＴ１、ＬＴ３  ラッチ回路
ＬＵＣ１  レベル変換回路
ＭＥＭＯＲＹ  メモリ部
ＮＭ１−ＮＭ４、ＮＭ１１−ＮＭ１４  ｎＭＯＳトランジスタ
ＯＵＴ  出力信号
ＰＭ１−ＰＭ６、ＰＭ１１−ＰＭ１４  ｐＭＯＳトランジスタ
ＰＷ  電源信号
ＲＧＬ  レギュレータ
ＳＷ  切替信号
ＶＤＤＨ  高レベル電源線
ＶＤＤＬ  低レベル電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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