(57)【要約】【課題】デカップリングキャパシタの周波数特性を改善して電源ラインの電圧低下を抑制して安定させるとともに、デカップリングキャパシタ配置の面積効率の低下を抑制した半導体装置を提供する。【解決手段】回路ブロックＣ１に電力を供給する高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間にデカップリングキャパシタＤＭ１およびＤＭ２が接続されて、高速回路用キャパシタアレイＨＡが構成され、回路ブロックＣ２に電力を供給する低速回路用パッドＰＤＬに接続される電源ラインＬＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に複数のデカップリングキャパシタＤＭ１が接続されて、低速回路用キャパシタアレイＬＡが構成されている。デカップリングキャパシタＤＭ１とＤＭ２とでゲート電極の寸法が異なっている。【選択図】図１
2006303377.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配設された第１の周波数で動作する第１の回路と、前記第１の周波数よりも低い第２の周波数で動作する第２の回路と、
前記第１の回路に動作電圧を与える第１の電源ラインと、
前記第２の回路に動作電圧を与える第２の電源ラインと、
接地電位が与えられるグランドラインと、
前記第１の電源ラインと前記グランドラインとの間に接続された、ＭＯＳ構造を有する少なくとも２種類のデカップリングキャパシタとを備え、
前記少なくとも２種類のデカップリングキャパシタは、前記ＭＯＳ構造を構成するゲート電極のゲート長およびゲート幅のうち、少なくとも１方が異なる長さに設定されることを特徴とする、半導体装置。
【請求項２】
前記少なくとも２種類のデカップリングキャパシタは、
前記半導体基板上の前記第１および前記第２の回路の配設領域外の外部空きスペース、および／または前記第１の回路内の内部空きスペースに配設される、請求項１記載の半導体装置。
【請求項３】
前記第２の回路と前記グランドラインとの間に接続された、ＭＯＳ構造を有する１種類のデカップリングキャパシタを備える、請求項１記載の半導体装置。
【請求項４】
前記第１の回路は、前記第１の電源ラインによって動作電圧を供給される回路部を複数有し、
前記少なくとも２種類のデカップリングキャパシタが前記内部空きスペースに配設される場合、
前記少なくとも２種類のデカップリングキャパシタは、前記回路部の前記第１の電源ラインと前記グランドラインとの間に接続される、請求項２記載の半導体装置。
【請求項５】
前記少なくとも２種類のデカップリングキャパシタは、前記ゲート電極のゲート長が異なる、請求項４記載の半導体装置。
【請求項６】
前記少なくとも２種類のデカップリングキャパシタは、前記ゲート電極のゲート幅が同じである、請求項５記載の半導体装置。
【請求項７】
前記少なくとも２種類のデカップリングキャパシタのうち、前記ゲート長の短い方が前記回路部に近い位置に配設される、請求項５記載の半導体装置。
【請求項８】
前記少なくとも２種類のデカップリングキャパシタは、前記ゲート電極のゲート幅が異なる、請求項４記載の半導体装置。
【請求項９】
前記少なくとも２種類のデカップリングキャパシタは、前記ゲート電極のゲート長が同じである、請求項８記載の半導体装置。
【請求項１０】
前記少なくとも２種類のデカップリングキャパシタのうち、前記ゲート幅の短い方が前記回路部に近い位置に配設される、請求項８記載の半導体装置。
【請求項１１】
前記少なくとも２種類のデカップリングキャパシタは、前記ゲート電極のゲート長およびゲート幅が異なる、請求項４記載の半導体装置。
【請求項１２】
前記少なくとも２種類のデカップリングキャパシタは、ソース層およびドレイン層と、両者に挟まれた領域の不純物の導電型が同じである、蓄積型のＭＯＳキャパシタである、請求項１記載の半導体装置。
【請求項１３】
前記少なくとも２種類のデカップリングキャパシタは、ソース層およびドレイン層と、両者に挟まれた領域の不純物の導電型が異なる、反転型のＭＯＳキャパシタである、請求項１記載の半導体装置。
【請求項１４】
前記半導体基板は、
シリコン基板と、該シリコン基板上に配設された埋め込み酸化膜と、前記埋め込み酸化膜上に配設されたＳＯＩ層とで構成されるＳＯＩ基板である、請求項１記載の半導体装置。
【請求項１５】
前記少なくとも２種類のデカップリングキャパシタは、２種類のデカップリングキャパシタを含み、
前記ゲート電極の前記ゲート長と前記ゲート幅の積で規定される面積が大きい方の、ゲート絶縁膜下の前記半導体基板の不純物濃度が、他方のデカップリングキャパシタよりも低い、請求項１記載の半導体装置。
【請求項１６】
前記少なくとも２種類のデカップリングキャパシタのそれぞれと前記第１の電源ラインとの間、あるいは前記グランドラインとの間に配設されたＭＯＳトランジスタをさらに備え、前記ＭＯＳトランジスタはダイオード接続される、請求項１記載の半導体装置。
【請求項１７】
前記少なくとも２種類のデカップリングキャパシタのそれぞれと前記第１の電源ラインとの間、あるいは前記グランドラインとの間に配設された抵抗をさらに備える、請求項１記載の半導体装置。
【請求項１８】
前記少なくとも２種類のデカップリングキャパシタのそれぞれと前記第１の電源ラインとの間に配設されたキャパシタをさらに備える、請求項１記載の半導体装置。
【請求項１９】
前記キャパシタは、前記少なくとも２種類のデカップリングキャパシタのそれぞれのゲート電極上を覆うように配設された絶縁膜をキャパシタ絶縁膜とする、請求項１８記載の半導体装置。
【請求項２０】
前記少なくとも２種類のデカップリングキャパシタのそれぞれと前記第１の電源ラインとの間に配設され、前記第１の回路が動作しているか否かを表す信号を受け、前記第１の回路が動作していない場合には、前記少なくとも２種類のデカップリングキャパシタのそれぞれに前記第１の電源ラインの電圧が加わらないように電位を制御する制御回路をさらに備える、請求項１記載の半導体装置。
【請求項２１】
前記少なくとも２種類のデカップリングキャパシタのそれぞれは、
１つあるいは複数の同種のデカップリングキャパシタを含む基本セルを前記外部空きスペースおよび／または内部空きスペースに配列することで配設され、
前記基本セルは、ゲート幅方向の寸法とゲート長方向の寸法とで規定される大きさが共通となるように設定される、請求項１記載の半導体装置。
【請求項２２】
半導体基板上に配設された第１の周波数で動作する第１の回路と、前記第１の周波数よりも低い第２の周波数で動作する第２の回路と、
前記第１の回路に動作電圧を与える第１の電源ラインと、
前記第２の回路に動作電圧を与える第２の電源ラインと、
接地電位が与えられるグランドラインと、
前記第１の電源ラインと前記グランドラインとの間に接続された、ＭＯＳ構造を有する第１のデカップリングキャパシタと、
前記第２の電源ラインと前記グランドラインとの間に接続された、ＭＯＳ構造を有する第２のデカップリングキャパシタと、を備え、
前記第１のデカップリングキャパシタは、前記ＭＯＳ構造を構成するゲート電極のゲート長およびゲート幅のうち、少なくとも１方が、前記第２のデカップリングキャパシタよりも小さく設定されることを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にデカップリングキャパシタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年では、動作周波数がギガヘルツ（ＧＨｚ）領域となったアナログ／デジタル回路を１チップ上に搭載して多機能を有するように構成されたＳＯＣ（System on a chip）の開発が盛んに行われている。
【０００３】
このようなＳＯＣにおいては、回路動作の安定化のためにノイズ対策用の電子素子を回路内に組み込むことが行われている。
【０００４】
例えば、特許文献１には、外部電源の電源雑音の抑制のために、電源配線とグランド配線との間にＭＯＳ構造を有するバイパスコンデンサ（デカップリングキャパシタ）を配置した構成が示されている。
【０００５】
また、特許文献２にも、電源配線とグランド配線との間にＭＯＳ構造を有するデカップリングキャパシタを配置した構成が示されている。
【０００６】
デカップリングキャパシタは、電源電圧の急激な変動を抑制したり、電源電圧の局所的な低下を防止するために使用され、容量が大きいほど電源電圧を安定させる効果が高く、可能な限り多くのデカップリングキャパシタを組み込むことが望ましいとされている。
【０００７】
【特許文献１】特開２００２−２４６５４８号公報（図４、図６）
【特許文献２】特開２００２−７６２７１号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した特許文献１では、ＭＯＳ構造と言っても、いわゆるＭＯＳトランジスタのゲート電極とは異なる平面視形状のデカップリングキャパシタ、例えば電極形状がリング状や正方形状となったキャパシタを使用することを特徴としており、特許文献２では、デカップリングキャパシタのショートが発生した際に、回路を保護するための電子素子をデカップリングキャパシタとともに電源配線とグランド配線との間に配置することを特徴としている。
【０００９】
上述したように、近年では動作周波数がＧＨｚ領域にまで高まっており、動作周波数の増大とともにデカップリングキャパシタが、キャパシタとして機能しなくなる可能性が高まっているが、特許文献２には、このような課題認識がなく、また特許文献１では動作周波数に応じて形状の異なるデカップリングキャパシタを使用することが開示されているが、当該デカップリングキャパシタが最適化された構造であるとは言えなかった。
【００１０】
本発明は上記のような問題点を解消するためになされたもので、動作周波数がＧＨｚ領域の半導体装置において、デカップリングキャパシタの周波数特性を改善して電源ラインの電圧低下を抑制して安定させるとともに、デカップリングキャパシタ配置の面積効率の低下を抑制した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る請求項１記載の半導体装置は、半導体基板上に配設された第１の周波数で動作する第１の回路と、前記第１の周波数よりも低い第２の周波数で動作する第２の回路と、前記第１の回路に動作電圧を与える第１の電源ラインと、前記第２の回路に動作電圧を与える第２の電源ラインと、接地電位が与えられるグランドラインと、前記第１の電源ラインと前記グランドラインとの間に接続された、ＭＯＳ構造を有する少なくとも２種類のデカップリングキャパシタとを備え、前記少なくとも２種類のデカップリングキャパシタは、前記ＭＯＳ構造を構成するゲート電極のゲート長およびゲート幅のうち、少なくとも１方が異なる長さに設定される。
【００１２】
本発明に係る請求項２２記載の半導体装置は、半導体基板上に配設された第１の周波数で動作する第１の回路と、前記第１の周波数よりも低い第２の周波数で動作する第２の回路と、前記第１の回路に動作電圧を与える第１の電源ラインと、前記第２の回路に動作電圧を与える第２の電源ラインと、接地電位が与えられるグランドラインと、前記第１の電源ラインと前記グランドラインとの間に接続された、ＭＯＳ構造を有する第１のデカップリングキャパシタと、前記第２の電源ラインと前記グランドラインとの間に接続された、ＭＯＳ構造を有する第２のデカップリングキャパシタと、を備え、前記第１のデカップリングキャパシタは、前記ＭＯＳ構造を構成するゲート電極のゲート長およびゲート幅のうち、少なくとも１方が、前記第２のデカップリングキャパシタよりも小さく設定される。
【発明の効果】
【００１３】
本発明に係る請求項１記載の半導体装置によれば、少なくとも２種類のデカップリングキャパシタの一方においては、ＭＯＳ構造を構成するゲート電極のゲート長およびゲート幅のうち、少なくとも１方が異なる長さに設定されるので、当該デカップリングキャパシタを有することで第１の電源ラインの電圧低下を抑制することができ、また、少なくとも２種類のデカップリングキャパシタを併用することで、半導体基板上にデカップリングキャパシタを配設する場合の面積効率の低下を抑制することができる。
【００１４】
本発明に係る請求項２２記載の半導体装置によれば、第１のデカップリングキャパシタのゲート長およびゲート幅のうち、少なくとも１方が、第２のデカップリングキャパシタよりも小さく設定されるので、第２の周波数よりも高い第１の周波数の動作電圧が与えられる第１の電源ラインの電圧低下を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態＞
＜Ａ．装置構成＞
図１は本発明に係る実施の形態のデカップリングキャパシタの配置を示す平面図である。図１においては、ＳＯＣパッケージの一部を示す平面図であり、パッケージ端縁部に沿って、複数の入出力パッドが配列されている。これらのうち、外部電源からの電源供給パッドとして、比較的高い動作周波数（例えば３ＧＨｚ以上）で高速動作する回路ブロックＣ１（第１の回路）に動作電圧を供給する高速回路用パッドＰＤＨ、および比較的低い動作周波数（例えば３ＧＨｚ未満）で低速動作する回路ブロックＣ２（第２の回路）に動作電圧を供給する低速回路用パッドＰＤＬを有するものとし、また、接地電位に接続されるグランドパッドＰＤＧを有するものとする。
【００１６】
図１に示されるように、半導体基板上の回路ブロックＣ１やＣ２が配置される領域以外であって、いわゆる空きスペースと呼ばれる領域にデカップリングキャパシタＤＭ１およびＤＭ２が配置されるとともに、回路ブロックＣ１およびＣ２内にもデカップリングキャパシタＤＭ１およびＤＭ２が配置されている。
【００１７】
より詳細には、回路ブロックＣ１に電力を供給する高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間にデカップリングキャパシタＤＭ１およびＤＭ２が接続されて、高速回路用キャパシタアレイＨＡが構成され、回路ブロックＣ２に電力を供給する低速回路用パッドＰＤＬに接続される電源ラインＬＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に複数のデカップリングキャパシタＤＭ１が接続されて、低速回路用キャパシタアレイＬＡが構成されている。なお、高速回路用キャパシタアレイＨＡを構成するデカップリングキャパシタＤＭ１およびＤＭ２は、それぞれ１個ずつであっても良いし、複数ずつであっても良い。また、低速回路用キャパシタアレイＬＡを構成するデカップリングキャパシタＤＭ１は１個あっても良いし、複数であっても良い。なお、１個の場合であってもアレイと呼称する。
【００１８】
デカップリングキャパシタＤＭ１およびＤＭ２は、いわゆるＭＯＳ構造を有するキャパシタ（ＭＯＳキャパシタ）であり、ＭＯＳトランジスタのゲート絶縁膜がキャパシタの誘電体膜として機能する。そして、デカップリングキャパシタＤＭ１およびＤＭ２は、何れもゲート電極がグランドラインＧＬに接続され、ソース・ドレイン電極が電源ラインＨＬに接続される構成となっている。なお、デカップリングキャパシタＤＭ１とＤＭ２とでゲート電極の寸法が異なっているが、これについては後に詳細に説明する。
【００１９】
図１に示されるように、高速回路用キャパシタアレイＨＡは、デカップリングキャパシタＤＭ１およびＤＭ２の２種類のキャパシタで構成されるのに対し、低速回路用キャパシタアレイＬＡは、デカップリングキャパシタＤＭ１の１種類のキャパシタで構成されている。
【００２０】
なお、比較的低い動作周波数で低速動作する回路ブロックＣ２であっても、ＧＨｚ領域の周波数の電圧を受けるのであるから、電源ラインＬＬにデカップリングキャパシタＤＭ１を接続して電圧を安定化させることは有効である。
【００２１】
なお、図１においては、高速回路用キャパシタアレイＨＡではデカップリングキャパシタＤＭ１が１個に対し、デカップリングキャパシタＤＭ２を複数並列に配置した構成を開示しているが、両者の個数はこれに限定されるものではない。
【００２２】
ここで、高速回路用パッドＰＤＨおよび低速回路用パッドＰＤＬには、周波数は異なるものの、同じ電圧が与えられ、当該電圧が例えば１．２Ｖである場合は、デカップリングキャパシタＤＭ１およびＤＭ２の誘電体膜の膜厚は２ｎｍ程度に設定されるが、回路ブロックＣ１およびＣ２内に形成されるＭＯＳトランジスタのゲート絶縁膜もこれと同じ厚さに設定される。
【００２３】
また、高速回路用パッドＰＤＨおよび低速回路用パッドＰＤＬに与えられる電圧が３．３Ｖである場合は、デカップリングキャパシタＤＭ１およびＤＭ２の誘電体膜の膜厚は８ｎｍ程度に設定され、回路ブロックＣ１およびＣ２内に形成されるＭＯＳトランジスタのゲート絶縁膜もこれと同じ厚さに設定される。
【００２４】
なお、以下においては、高速回路用パッドＰＤＨおよび低速回路用パッドＰＤＬには１．２Ｖの電圧が与えられるものとして説明する。
【００２５】
次に、図２および図３を用いて、高速回路用キャパシタアレイＨＡの素子レベルでの構成を説明する。
【００２６】
図２は、高速回路用キャパシタアレイＨＡの構成の一例を示す部分断面図であり、デカップリングキャパシタＤＭ１およびＤＭ２をそれぞれ１個ずつ示している。なお、低速回路用キャパシタアレイＬＡを構成するデカップリングキャパシタＤＭ１の断面構成については、図２に示すデカップリングキャパシタＤＭ１と同じであり、図示等は省略する。
【００２７】
図２に示すように高速回路用キャパシタアレイＨＡは、シリコン基板１と、当該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に配設されている。
【００２８】
ＳＯＩ基板ＳＢは、ＳＯＩ層３の表面内に埋め込み酸化膜２に達するトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成された完全トレンチ分離絶縁膜ＦＴと、トレンチの底部と埋め込み酸化膜２との間に所定厚さのＳＯＩ層３が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成された部分トレンチ分離絶縁膜ＰＴとを併用しており、デカップリングキャパシタＤＭ１とＤＭ２との間は部分トレンチ分離絶縁膜ＰＴにより分離されている。一方、高速回路用キャパシタアレイＨＡと他の部分との間は、完全トレンチ分離絶縁膜ＦＴにより電気的に完全に分離される構成となっている。
【００２９】
図２に示すように、デカップリングキャパシタＤＭ１は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜１１、ゲート絶縁膜１１上に配設されたゲート電極１２および、ゲート電極１２の側面を覆うように配設されたサイドウォール絶縁膜１３を備えている。
【００３０】
また、デカップリングキャパシタＤＭ１のサイドウォール絶縁膜１３の外側のＳＯＩ層３の表面内にはソース・ドレイン層１５が配設され、ソース・ドレイン層１５よりも浅い位置にはエクステンション層１４が配設されている。
【００３１】
そして、ソース・ドレイン層１５上およびゲート電極１２の上面にはシリサイド膜ＳＳが配設されている。
【００３２】
ここで、ソース・ドレイン層１５はＰ型不純物を比較的高濃度（Ｐ+）に含んで構成され、ソース・ドレイン層１５で挟まれるＳＯＩ層３の領域（ボディ領域）はソース・ドレイン層１５よりも低い濃度でＰ型不純物を含んでおり、デカップリングキャパシタＤＭ１は、ゲート電圧印加時に、ゲート絶縁膜１１との界面近傍のボディ領域の表面にキャリアが蓄積する、蓄積型のＭＯＳキャパシタとなっている。
【００３３】
デカップリングキャパシタＤＭ２は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜２１、ゲート絶縁膜２１上に配設されたゲート電極２２および、ゲート電極２２の側面を覆うように配設されたサイドウォール絶縁膜２３を備えている。
【００３４】
また、デカップリングキャパシタＤＭ２のサイドウォール絶縁膜２３の外側のＳＯＩ層３の表面内にはソース・ドレイン層２５が配設され、ソース・ドレイン層２５よりも浅い位置にはエクステンション層２４が配設されている。
【００３５】
そして、ソース・ドレイン層２５上およびゲート電極２２の上面にはシリサイド膜ＳＳが配設されている。
【００３６】
ここで、ソース・ドレイン層２５はＰ型不純物を比較的高濃度（Ｐ+）に含んで構成され、ソース・ドレイン層２５で挟まれるボディ領域はソース・ドレイン層１５よりも低い濃度でＰ型不純物を含んでおり、デカップリングキャパシタＤＭ２は、ゲート電圧印加時に、ゲート絶縁膜２１との界面近傍のボディ領域の表面にキャリアが蓄積する、蓄積型のＭＯＳキャパシタとなっている。
【００３７】
ここで、エクステンション層１４および２４は、ソース・ドレイン層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。
【００３８】
そして、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４を貫通して、ゲート電極１２および２２、ソース・ドレイン層１５および２５に接続されるように複数のコンタクト部ＣＨが設けられ、ソース・ドレイン層１５および２５は、コンタクト部ＣＨを介して配線ＭＬ２に接続され、ゲート電極１２および２２は、コンタクト部ＣＨを介して配線ＭＬ１に接続される。
【００３９】
そして、配線ＭＬ１はグランドパッドＰＤＧに電気的に接続され、配線ＭＬ２は高速回路用パッドＰＤＨに電気的に接続される。
【００４０】
なお、ゲート電極１２およびゲート電極２２に接続されるコンタクト部ＣＨは、他のコンタクト部と同じ断面図上には現れないが、便宜的に実線で表している。同様に、配線ＭＬ１、ＭＬ２においても、同じ断面図上には現れない部分があるが、便宜的に実線で表している。
【００４１】
なお、層間絶縁膜４上にはさらに層間絶縁膜が多層に形成されるが、図２においては簡単化のため図示は省略している。
【００４２】
図２に示されるように、デカップリングキャパシタＤＭ１のゲート電極１２のゲート長は、デカップリングキャパシタＤＭ２のゲート電極２２のゲート長よりも長く構成されている。
【００４３】
ここでは一例として、ゲート電極１２のゲート長（Ｌ）およびゲート幅（Ｗ）をそれぞれ１．０μｍおよび４．０μｍとし、ゲート電極２２のゲート長（Ｌ）およびゲート幅（Ｗ）をそれぞれ０．１μｍおよび４．０μｍとする。なお、ゲート絶縁膜１１および２１の厚さは、先に説明したように２ｎｍである。
【００４４】
図３は、図１に示した高速回路用キャパシタアレイＨＡおよび低速回路用キャパシタアレイＬＡをゲート電極上方から見た場合の配列の一例を示す平面図である。なお、図３においてはデカップリングキャパシタＤＭ１どうしの間、およびデカップリングキャパシタＤＭ２どうしの間には、図２に示したような部分トレンチ分離絶縁膜は設けず、隣り合うデカップリングキャパシタどうしでソース・ドレイン層を共通に使用する構成を採用している。これにより面積効率を、より高めることができる。なお、図３においては、図２と基本的に同じ構成には同じ符号を付しており、重複する説明は省略する。
【００４５】
図３に示すように、デカップリングキャパシタＤＭ１およびＤＭ２のそれぞれのゲート電極１２および２２は、ＭＯＳトランジスタのゲート電極と同様に細長い矩形状をなしており、ソース・ドレイン層１５および２５も、ＭＯＳトランジスタのソース・ドレイン層と同様に、ゲート電極１２および２１の長手側面の外方に対となって設けられている。
【００４６】
また、図４には回路ブロックＣ１内の構成の一例を示す。
図４に示すように、回路ブロックＣ１内にはそれぞれ固有の機能を有した要素回路ＥＣと呼称される回路部が複数存在し、これらの要素回路ＥＣが動作することで１つの回路ブロックＣ１が動作することになる。これは回路ブロックＣ２においても同様である。
【００４７】
そして、要素回路ＥＣ間の空きスペースにも高速回路用キャパシタアレイＨＡが配設されている。なお、回路ブロックＣ２内には低速回路用キャパシタアレイＬＡが配設されていることは言うまでもない。
【００４８】
これにより、半導体基板の空きスペースを有効に利用することができ、デカップリングキャパシタの配設個数が不足することを防止できる。
【００４９】
なお、各要素回路ＥＣには電源ラインＨＬおよびグランドラインＧＬが接続され、それぞれ電源ラインＨＬとグランドラインＧＬには高速回路用キャパシタアレイＨＡが接続されるが、その場合、ゲート長が短いデカップリングキャパシタが要素回路ＥＣに近い位置となるように配置されることが望ましい。これにより、電源ラインＨＬの電圧安定の効果をより確実なものとできる。
【００５０】
＜Ｂ．装置動作＞
以上説明したように、高速回路用キャパシタアレイＨＡは、デカップリングキャパシタＤＭ１およびＤＭ２としてゲート長の異なる２種類のキャパシタを有しているが、このような構成を採る理由について、デカップリングキャパシタＤＭ１およびＤＭ２の動作に基づいて説明する。
【００５１】
図５〜図７にゲート長を変えた場合のデカップリングキャパシタの電圧比の周波数特性を示す。ここで、デカップリングキャパシタの電圧比とは、デカップリングキャパシタに、所定の電源周波数の電圧を与えた場合のデカップリングキャパシタの端子電圧と、ほぼ直流に近いような非常に低い周波数の電圧を与えた場合のデカップリングキャパシタの端子電圧との比を表す値であり、分母を直流に近い周波数を与えた場合の電圧値とし、分子をある電源周波数の電圧値とし、電源周波数の値を種々変えて得られた特性（シミュレーション結果）が、図５〜図７である。
【００５２】
なお、図５〜図７においては、電源周波数として、回路ブロックの動作周波数として想定される１×１０7〜１×１０11Ｈｚの範囲でのシミュレーション結果を示しており、横軸に動作周波数（Ｈｚ）を、縦軸にデカップリングキャパシタの電圧比（ｄＢ）を示している。縦軸においては、０ｄＢが電圧比１００％の場合、すなわち、デカップリングキャパシタが容量成分として１００％機能する場合を示しており、電圧比が負の方向に増えるにつれてデカップリングキャパシタの抵抗成分が大きくなることを示している。
【００５３】
図５は、ゲート長（Ｌ）およびゲート幅（Ｗ）が、それぞれ１．０μｍおよび４．０μｍの場合のデカップリングキャパシタの周波数特性を示しており、比較的低い周波数領域、すなわち１×１０7〜１×１０8Ｈｚの領域では、電圧比は０ｄＢであるが、１×１０8Ｈｚ（０．１ＧＨｚ）を超えると電圧比が低下を始め、３×１０9Ｈｚ（３ＧＨｚ）では−２ｄＢの低下を示し、１×１０10Ｈｚ（１０ＧＨｚ）では−５ｄＢを超える低下を示す。
【００５４】
先に説明したように、電圧比の低下は抵抗成分の増加を意味し、キャパシタの電荷を蓄える機能が低下して電荷が流出し、すなわち電流が流れて電圧が低下することを意味している。
【００５５】
図６は、ゲート長（Ｌ）およびゲート幅（Ｗ）が、それぞれ０．４μｍおよび４．０μｍの場合のデカップリングキャパシタの周波数特性を示しており、１×１０7〜１×１０9Ｈｚの領域で電圧比が０ｄＢを維持しており、ゲート長が１．０μｍの場合に比べて、周波数依存性が改善されたことが判る。しかし、１×１０9Ｈｚ（１ＧＨｚ）を超えると電圧比が低下を始める。
【００５６】
図７は、ゲート長（Ｌ）およびゲート幅（Ｗ）が、それぞれ０．１μｍおよび４．０μｍの場合のデカップリングキャパシタの周波数特性を示しており、１×１０7〜１×１０10Ｈｚの領域で電圧比が０ｄＢを維持しており、ゲート長が０．４μｍの場合に比べて、周波数依存性がさらに改善されたことが判る。
【００５７】
このように、デカップリングキャパシタのゲート長を狭くすることで、電源周波数に対する依存性が改善され、広い周波数領域で、キャパシタとしての性能を維持できることが判る。
【００５８】
従って、比較的高い動作周波数（例えば、３ＧＨｚ以上）で動作する回路ブロックＣ１に接続される電源ラインには、例えばゲート長０．４μｍ、より望ましくはゲート長０．１μｍのデカップリングキャパシタを接続することで、電源ラインの電圧低下を防止することができるが、ゲート長が狭くなることでゲート絶縁膜すなわちキャパシタの誘電体膜の面積が減少し、キャパシタ容量が減少することになる。
【００５９】
キャパシタ容量を増やすには、ゲート絶縁膜の厚さを薄くすることが考えられるが、ゲート絶縁膜の厚さは、ゲート電極に印加される電圧によって規定されるので、極端に変更することはできない。
【００６０】
結果的に、デカップリングキャパシタの個数を増やすことでキャパシタ容量を維持することになるが、ゲート長の狭いデカップリングキャパシタを増やすと、デカップリングキャパシタ配置の面積効率が低下することになる。
【００６１】
すなわち、ゲート幅を同じとするなら、ゲート長０．１μｍのデカップリングキャパシタのゲート電極の面積は、ゲート長１．０μｍの場合の１０分の１となるので、ゲート長１．０μｍのデカップリングキャパシタと１個と同じだけのキャパシタ容量を得るには、ゲート長０．１μｍのデカップリングキャパシタが１０個必要となる。
【００６２】
しかし、ＭＯＳ構造を採用する場合、各デカップリングキャパシタにソース・ドレイン層を設ける必要があり、また、ソース・ドレイン層はゲート長の長短に関わらず所定の面積が要求されるので、ゲート長１．０μｍのデカップリングキャパシタを１個設ける場合と、ゲート長０．１μｍのデカップリングキャパシタを１０個設ける場合とでは、後者の方が、遙かに大きな占有面積を必要とする。
【００６３】
この結果、デカップリングキャパシタ配置の面積効率が低下し、設計段階で設定されたキャパシタ容量を達成できないという可能性がある。
【００６４】
そこで、面積効率と周波数特性とを勘案して、高速回路用キャパシタアレイＨＡをデカップリングキャパシタＤＭ１およびＤＭ２の２種類のキャパシタで構成することとした。
【００６５】
例えば、デカップリングキャパシタＤＭ１のゲート長を０．４μｍとし、デカップリングキャパシタＤＭ２のゲート長を０．１μｍとした場合、デカップリングキャパシタＤＭ１では、電源周波数が１０ＧＨｚ程度までであれば、電圧比の低下は−１ｄＢ程度であり、許容することができる。
【００６６】
一方、デカップリングキャパシタＤＭ２では、電源周波数が１０ＧＨｚまでは電圧比の低下がないので問題にならず、デカップリングキャパシタＤＭ１およびＤＭ２を併用することで、高速回路用キャパシタアレイＨＡ全体で見た場合には、デカップリングキャパシタＤＭ１だけを使用する場合に比べて電源ラインの電圧低下を抑制することができる。
【００６７】
また、デカップリングキャパシタＤＭ１およびＤＭ２を併用することで、デカップリングキャパシタＤＭ２だけを使用する場合に比べて面積効率の低下を抑制することができ、高速回路用キャパシタアレイＨＡに対して設計段階で設定されたキャパシタ容量が得られなくなるという事態を防止することができる。
【００６８】
なお、電源周波数が１０ＧＨｚを超えるような場合には、デカップリングキャパシタＤＭ１およびＤＭ２のそれぞれのゲート長を、さらに狭くすれば良く、逆に、電源周波数が１ＧＨｚ以下であれば、デカップリングキャパシタＤＭ１のゲート長を１．０μｍとし、デカップリングキャパシタＤＭ２のゲート長を０．４μｍとすることもできる。
【００６９】
また、デカップリングキャパシタＤＭ１のゲート長を１．０μｍとし、デカップリングキャパシタＤＭ２のゲート長を０．１μｍとするように、両者が大きく異なるように設定しても良い。すなわち、動作周波数が１０ＧＨｚの回路と称される場合、最大の周波数が１０ＧＨｚであり、それよりも低い周波数で動作する場合もあるので、ゲート長に大きな差があるようなデカップリングキャパシタの組み合わせも有効である。
【００７０】
なお、低速回路用キャパシタアレイＬＡについては、デカップリングキャパシタＤＭ１のゲート長を０．４μｍとすれば、回路ブロックＣ２が１０ＧＨｚ以下の動作周波数で動作する場合に対応することができ、ゲート長を短くしたデカップリングキャパシタを併用せずとも良い。
【００７１】
また、上記においてはゲート絶縁膜１１および２１の厚さが２ｎｍとして説明したが、ゲート絶縁膜１１および２１の厚さが変わった場合、すなわち電源電圧が変わった場合には、デカップリングキャパシタＤＭ１およびＤＭ２の周波数特性も変わるので、当該周波数特性に基づいて、それぞれのゲート長を設定することは言うまでもない。
【００７２】
なお、デカップリングキャパシタＤＭ１およびＤＭ２ではゲート長は異なるものの、ゲート幅は同じに設定した。このようにすることで、隙間を少なくして効率良く配列することができ、面積効率を高めることができる。
【００７３】
ゲート長によって周波数特性が変わる理由については以下のように説明できる。
すなわち、デカップリングキャパシタの絶縁膜の抵抗成分は周波数依存性を持ち、比較周波数が低い領域では、キャパシタは十分な電荷を蓄積して容量として機能するものの、周波数が高くなると電荷の蓄積が不十分となり、あたかも抵抗のようになる。
【００７４】
従って、図５において示したように、比較的低い周波数領域（１×１０7〜１×１０8Ｈｚ）では、キャパシタの端子間で電圧を保てるものの、周波数が高くなると電圧を保てなくなる。このような周波数の高い領域での電圧の減少はキャパシタサイズにも依存し、それは、デカップリングキャパシタではゲート抵抗などの寄生抵抗（これについては図８を用いて説明する）に起因している。つまり、デカップリンクキャパシタの性能は、２種類に分類された抵抗（寄生抵抗とキャパシタの周波数に依存した抵抗）により決まる。以下、寄生抵抗の詳細について説明する。
【００７５】
図８はゲート電極部分における抵抗成分を模式的に示す図であり、ゲート電極ＧＴの長手方向の一方端に設けたコンタクト部をＡ点とし、ゲート電極ＧＴにおけるＢ点、Ｃ点、Ｄ点およびＥ点までの抵抗値を議論する。
【００７６】
ここで、Ａ点は、いわゆる活性領域上ではなく分離絶縁膜上に位置し、Ｂ点〜Ｅ点は活性領域上の点である。また、Ｂ点およびＤ点はゲート電極ＧＴ上の点であり、Ｂ点はコンタクト部Ａ点に最も近く、Ｄ点はコンタクト部Ａ点から最も遠い点である。また、Ｃ点およびＥ点はゲート絶縁膜下のソース・ドレイン層ＳＤ上の点であり、それぞれゲート電極ＧＴの側面に最も近い位置を想定している。
【００７７】
ＡＣ間の抵抗値は、ＡＢ間の抵抗値（すなわちゲート電極ＧＴ上の抵抗値）とＢＣ間の抵抗値（ゲート絶縁膜下の活性領域上の抵抗値）とで決まり、ＡＥ間の抵抗値は、ＡＤ間の抵抗値（すなわちゲート電極ＧＴ上の抵抗値）とＤＥ間の抵抗値（ゲート絶縁膜下の活性領域上の抵抗値）とで決まるが、ＡＥ間の抵抗値の方が高くなることは明らかである。このため、Ｅ点近傍での電圧降下は、Ｃ点近傍での電圧降下よりも大きくなり、これは電圧の周波数が高くなるとより顕著となる。
【００７８】
この電圧降下を抑制するには、ＡＤ間の抵抗値を下げるか、ＤＥ間の抵抗値を下げることが有効であり、前者を採ることはゲート幅を短くすることとなり、後者を採ることはゲート長を短くすることとなる。
【００７９】
ここで、ゲート絶縁膜下の活性領域上の抵抗値（蓄積型ではボディ領域の抵抗値、反転型では反転層の抵抗値）は、ゲート電極上の抵抗値よりも大きいので、ゲート長を短くする方が電圧降下の抑制の点で効果的である。
【００８０】
このように、ゲート長を短くすることで、抵抗値が効果的に小さくなり、電源ラインの電圧降下が抑制され、ひいては周波数特性も変わることになる。
【００８１】
なお、図５〜図７ではゲート幅を固定してゲート長を変えた場合のデカップリングキャパシタの電圧比の周波数特性を示したが、ゲート長を固定してゲート幅を変えた場合でも、ゲート幅を短くすることでデカップリングキャパシタの電圧比の周波数特性を改善できることは言うまでもない。
【００８２】
この場合はゲート長を固定しているので、隙間を少なくして効率良く配列することができ、面積効率を高めることができる。
【００８３】
また、デカップリングキャパシタのゲート長を固定してゲート幅を変えた構成においても、回路ブロック内に配設する場合は、ゲート幅が短いデカップリングキャパシタが要素回路に近い位置となるように配置されることが望ましい。これにより、電源ラインの電圧安定の効果をより確実なものとできる。
【００８４】
なお、以上説明したように、ゲート電極での電圧降下を抑制するには、ゲート長を短くすることが有効であるが、ゲート長の狭いデカップリングキャパシタを増やすと、デカップリングキャパシタ配置の面積効率が低下することになる。そこで、ゲート長の狭いデカップリングキャパシタと、ゲート長の広いデカップリングキャパシタとを併用することが本発明のポイントであるが、面積効率を上げるという点では、ゲート長だけでなくゲート幅も広くしたデカップリングキャパシタを使用することが有効である。
【００８５】
図９には、その構成の一例として、デカップリングキャパシタＤＭ２と、デカップリングキャパシタＤＭ１０を示す。
【００８６】
図９においてデカップリングキャパシタＤＭ２は、図２および図３において示したものと同じであり、デカップリングキャパシタＤＭ１０は、デカップリングキャパシタＤＭ２よりもゲート長およびゲート幅が大きなゲート電極１０２を有している。
【００８７】
このように、ゲート長およびゲート幅を大きくすることで面積効率を高めることができる。
【００８８】
なお、面積効率を高めるという点では、図９におけるデカップリングキャパシタＤＭ２において、ゲート長は狭いままで、ゲート幅を広げるという構成も有効である。この場合、デカップリングキャパシタＤＭ１０に比べると面積効率の点では及ばないが、ゲート長が狭いので、電圧降下を抑制するという点では有効である。
【００８９】
＜Ｃ．効果＞
以上説明したように、本発明に係る実施の形態においては、高速回路用キャパシタアレイＨＡに、ゲート長の異なる２種類のデカップリングキャパシタＤＭ１およびＤＭ２を併用する構成を採ることで、デカップリングキャパシタＤＭ１だけを使用する場合に比べて電源ラインの電圧低下を抑制することができ、また、デカップリングキャパシタＤＭ２だけを使用する場合に比べて面積効率の低下を抑制することができる。
【００９０】
また、デカップリングキャパシタＤＭ１およびＤＭ２のそれぞれのゲート電極１２および２２を、ＭＯＳトランジスタのゲート電極と同様の細長い矩形状とすることで、ＭＯＳトランジスタのゲート電極と同様のデザインルールを適用できるので、配置設計が容易となるだけでなく、ＭＯＳトランジスタの製造工程と同じ条件で製造できるので、製造工程に変更を加えずに済むという利点を有する。
【００９１】
また、デカップリングキャパシタＤＭ１およびＤＭ２として、蓄積型のＭＯＳキャパシタを使用することで、反転型を用いる場合よりもボディ領域の抵抗値が低くなり、オン抵抗を含めたトータルの抵抗値を低減することができる。
【００９２】
＜Ｄ．変形例１＞
以上説明した実施の形態においては、図２に示したように、高速回路用キャパシタアレイＨＡを構成するデカップリングキャパシタＤＭ１およびＤＭ２においては、それぞれのボディ領域に、ソース・ドレイン層よりも低い濃度でＰ型不純物を含むものとし、両者で差がないものとして説明したが、ゲート長の長いデカップリングキャパシタと、ゲート長の短いデカップリングキャパシタとで、ボディ領域の不純物濃度に差を付けるように構成することで、以下の効果が得られる。
【００９３】
図１０は、デカップリングキャパシタＤＭ１とＤＭ２とで、それぞれのボディ領域の不純物濃度が異なる構成を示す断面図であり、図２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９４】
図１０においては、デカップリングキャパシタＤＭ１のボディ領域の不純物濃度をＰ１として示し、デカップリングキャパシタＤＭ２のボディ領域の不純物濃度をＰ２として示しているが、不純物濃度Ｐ１は不純物濃度Ｐ２よりも低い値に設定されている。なお、ゲート電極１２およびゲート電極２２に接続されるコンタクト部ＣＨは、他のコンタクト部と同じ断面図上には現れないが、便宜的に実線で表している。同様に、配線ＭＬ１、ＭＬ２においても、同じ断面図上には現れない部分があるが、便宜的に実線で表している。
【００９５】
このように、ゲート長の長いデカップリングキャパシタＤＭ１のボディ領域の不純物濃度を低くすることで、デカップリングキャパシタＤＭ１のゲート絶縁膜１１の信頼性を維持することができる。
【００９６】
すなわち、ボディ領域の不純物濃度が高くなると、不純物の影響でゲート絶縁膜のＴＤＤＢ（経時絶縁破壊：Time Dependent Dielectric Breakdown）特性が低下するという現象が起きる。これは、ゲート電極のゲート長とゲート幅の積で規定される面積が大きいほど、すなわちゲート絶縁膜の面積が大きくなるほど、また、厚さが厚くなるほど顕著であるので、デカップリングキャパシタＤＭ１においてはボディ領域の不純物濃度を低くすることで、ゲート絶縁膜１１の信頼性を維持することができる。
【００９７】
なお、ＴＤＤＢ特性の低下は、ゲート長を長くした場合に限らず、ゲート幅、あるいはゲート長およびゲート幅の両方を長くした場合でも発生するので、ゲート電極のゲート長とゲート幅の積で規定される面積が大きな構成を採る場合にはボディ領域の不純物濃度を低くすることが有効である。
【００９８】
一方、蓄積型のＭＯＳキャパシタにおいてはボディ領域の不純物濃度を高くすることでオン抵抗を低減することができるので、ゲート長の短いデカップリングキャパシタＤＭ２においては、ボディ領域の不純物濃度を高くすることで、オン抵抗を含めたトータルの抵抗値をさらに低減することができ、抵抗成分を低減して電源ラインの電圧低下をさらに抑制できるという効果がある。
【００９９】
なお、先に説明したように、デカップリングキャパシタＤＭ１およびＤＭ２は、ＭＯＳトランジスタの製造工程と同じ条件で製造でき、ボディ領域への不純物導入は、ＭＯＳトランジスタのしきい値電圧設定のための不純物のイオン注入工程を利用して行うことができ、この工程において、複数の段階に分けてイオン注入を行うこととし、デカップリングキャパシタＤＭ１の形成領域のＳＯＩ層３に対しては、全ての段階でイオン注入を行うのではなく、イオン注入が行われないようにレジストマスクで覆うなどして注入量の総量を減らすようにすれば良い。
【０１００】
逆に、デカップリングキャパシタＤＭ１の形成領域のＳＯＩ層３に対しては、ＭＯＳトランジスタの形成領域と同量の注入を行う、あるいはＭＯＳトランジスタの形成領域よりも、多くなるように（ソース・ドレイン層の不純物濃度を超えない範囲で）注入すれば良い。
【０１０１】
なお、デカップリングキャパシタＤＭ１およびＤＭ２のボディ領域への不純物の注入量（ドーズ量）としては、１×１０12〜６×１０18／ｃｍ2の範囲から選択すれば良い。この範囲には、ＭＯＳトランジスタのボディ領域の不純物濃度よりも低い値から、高い値までを含んでいる。
【０１０２】
なお、ゲート絶縁膜１１の信頼性を維持するという点では、デカップリングキャパシタＤＭ１のボディ領域には不純物を導入しないことも考えられる。また、抵抗値の低減を考慮しないのであれば、デカップリングキャパシタＤＭ２のボディ領域にも不純物を導入しないことも考えられる。
【０１０３】
＜Ｅ．変形例２＞
以上説明した実施の形態および変形例１においては、デカップリングキャパシタＤＭ１およびＤＭ２を蓄積型のＭＯＳキャパシタとして説明したが、これらを反転型のＭＯＳキャパシタとして良い。反転型のＭＯＳキャパシタにおいては、ゲート電圧印加時に、ゲート絶縁膜との界面近傍のボディ領域の導電型が反転してキャリアが集中した反転層が形成される。
【０１０４】
図１１には、デカップリングキャパシタＤＭ１１およびＤＭ２１を反転型のＭＯＳキャパシタで構成した場合の配置を示し、図１２にはその場合の高速回路用キャパシタアレイＨＡの部分断面図を示す。
【０１０５】
なお、図１１および図１２においては、図１および図２と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０６】
図１１に示すように、回路ブロックＣ１に電力を供給する高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間にデカップリングキャパシタＤＭ１およびＤＭ２が接続されて、高速回路用キャパシタアレイＨＡが構成され、回路ブロックＣ２に電力を供給する低速回路用パッドＰＤＬに接続される電源ラインＬＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に複数のデカップリングキャパシタＤＭ１が接続されて、低速回路用キャパシタアレイＬＡが構成されている点では図１と同じであるが、デカップリングキャパシタＤＭ１１およびＤＭ２１は、何れもゲート電極が電源ラインＨＬに接続され、ソース・ドレイン電極がグランドラインＧＬに接続される構成となっている。
【０１０７】
また、図１２に示すように、デカップリングキャパシタＤＭ１１は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜１１、ゲート絶縁膜１１上に配設されたゲート電極１２および、ゲート電極１２の側面を覆うように配設されたサイドウォール絶縁膜１３を備えている。
【０１０８】
また、デカップリングキャパシタＤＭ１１のサイドウォール絶縁膜１３の外側のＳＯＩ層３の表面内にはソース・ドレイン層１５１が配設され、ソース・ドレイン層１５１よりも浅い位置にはエクステンション層１４１が配設されている。
【０１０９】
ここで、ソース・ドレイン層１５１はＮ型不純物を比較的高濃度（Ｎ+）に含んで構成され、ソース・ドレイン層１５１で挟まれるＳＯＩ層３の領域（ボディ領域）はソース・ドレイン層１５１よりも低い濃度でＰ型不純物を含んでいる。
【０１１０】
デカップリングキャパシタＤＭ２１は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜２１、ゲート絶縁膜２１上に配設されたゲート電極２２および、ゲート電極２２の側面を覆うように配設されたサイドウォール絶縁膜２３を備えている。そして、サイドウォール絶縁膜２３の外側のＳＯＩ層３の表面内にはソース・ドレイン層２５１が配設され、ソース・ドレイン層２５１よりも浅い位置にはエクステンション層２４１が配設されている。
【０１１１】
ここで、ソース・ドレイン層２５１はＮ型不純物を比較的高濃度（Ｎ+）に含んで構成され、ソース・ドレイン層２５１で挟まれるボディ領域はソース・ドレイン層１５１よりも低い濃度でＰ型不純物を含んでいる。
【０１１２】
なお、ゲート電極１２およびゲート電極２２に接続されるコンタクト部ＣＨは、他のコンタクト部と同じ断面図上には現れないが、便宜的に実線で表している。同様に、配線ＭＬ１、ＭＬ２においても、同じ断面図上には現れない部分があるが、便宜的に実線で表している。
【０１１３】
このように、デカップリングキャパシタＤＭ１１およびＤＭ２１を反転型のＭＯＳキャパシタで構成することによっても、電源ラインの電圧低下の抑制および面積効率の低下を抑制する効果を奏するとともに、ゲート絶縁膜１１および２１に加わる電界を緩和する効果がある。
【０１１４】
すなわち、反転型のＭＯＳキャパシタにおいては、ゲート電圧印加時に、ゲート絶縁膜との界面近傍のボディ領域に反転層が形成されるが、このとき、反転層の電位がしきい値電圧分だけ上昇することになり、ゲート電極１２および２２とボディ領域との間の電位差が、しきい値電圧分だけ小さくなって、ゲート絶縁膜１１および２１に加わる電界が緩和されることになる。これにより、ゲート絶縁膜１１および２１の信頼性が向上することになる。
【０１１５】
＜Ｆ．変形例３＞
以上説明した変形例２においては、デカップリングキャパシタＤＭ１１およびＤＭ２１を反転型のＭＯＳキャパシタで構成することで、ゲート絶縁膜１１および２１の信頼性を向上させることを説明したが、以下に説明する第１〜第５の構成を採用することで、ゲート絶縁膜１１および２１の信頼性をより確実に向上させることができる。なお、以下においては高速回路用キャパシタアレイＨＡへの適用例を示しているが、低速回路用キャパシタアレイＬＡに適用しても良いことは言うまでもない。
【０１１６】
＜Ｆ−１．電界緩和のための第１の構成＞
図１３および図１４を用いて、電界緩和のための第１の構成について説明する。
図１３に示すように、電界緩和のための第１の構成は、高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に配設されたデカップリングキャパシタＤＭ１１のゲート電極側に、Ｎチャネル型のＭＯＳトランジスタＴ１が接続されている。
【０１１７】
ＭＯＳトランジスタＴ１のゲート電極は電源ラインＨＬに接続されており、ＭＯＳトランジスタＴ１は順方向ダイオードあるいは抵抗として機能する。そして、ＭＯＳトランジスタＴ１のソース電極がデカップリングキャパシタＤＭ１１のゲート電極に接続されている。
【０１１８】
図１４は、図１３に示す電界緩和のための第１の構成を素子断面図として示す図である。なお、図１２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１９】
図１４に示すように、ＭＯＳトランジスタＴ１は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜３１、ゲート絶縁膜３１上に配設されたゲート電極３２および、ゲート電極３２の側面を覆うように配設されたサイドウォール絶縁膜３３を備えている。
【０１２０】
また、サイドウォール絶縁膜３３の外側のＳＯＩ層３の表面内にはソース・ドレイン層３５が配設され、ソース・ドレイン層３５よりも浅い位置にはエクステンション層３４が配設されている。
【０１２１】
ソース・ドレイン層３５はＮ型不純物を比較的高濃度（Ｎ+）に含んで構成され、ソース・ドレイン層３５で挟まれるＳＯＩ層３の領域（ボディ領域）はソース・ドレイン層３５よりも低い濃度でＰ型不純物を含んでいる。
【０１２２】
そして、ソース・ドレイン層３５上およびゲート電極３２の上面にはシリサイド膜ＳＳが配設されている。
【０１２３】
なお、ＭＯＳトランジスタＴ１およびデカップリングキャパシタＤＭ１１は完全トレンチ分離絶縁膜ＦＴにより電気的に完全に分離されており、両者の配設間隔を短くしても接合リーク電流が流れるということを防止できる。従って、ＳＯＩ基板を用いることで、バルクシリコン基板を用いる場合に比べて集積度を高めることができる。
【０１２４】
また、バルクシリコン基板においてＭＯＳトランジスタＴ１およびデカップリングキャパシタＤＭ１１を形成する場合には、上述の接合リーク電流を低減するために、それぞれのボディ領域における不純物濃度を低くしなければならないが、ＳＯＩ基板に形成するのであればそのような配慮は不要であり、ボディ領域の抵抗値を低くできる。
【０１２５】
なお、図１４においてはＭＯＳトランジスタＴ１とデカップリングキャパシタＤＭ１１との間以外の部分には部分トレンチ分離絶縁膜ＰＴが設けられている。
【０１２６】
部分トレンチ分離絶縁膜ＰＴは、トレンチの底部と埋め込み酸化膜２との間に所定厚さのＳＯＩ層３が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成されており、トレンチ分離絶縁膜の下部のウエル領域を通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域を通じてボディ領域の電位を固定することができる。
【０１２７】
また、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４を貫通して、ゲート電極３２および１２、ソース・ドレイン層３５および１５１に接続されるように複数のコンタクト部ＣＨが設けられている。
【０１２８】
そして、ＭＯＳトランジスタＴ１のソース・ドレイン層３５のうちドレイン層となる方およびゲート電極３２は、コンタクト部ＣＨを介して配線ＭＬ１に接続され、デカップリングキャパシタＤＭ１１のソース・ドレイン層１５１はコンタクト部ＣＨを介して配線ＭＬ２に接続されている。
【０１２９】
また、ＭＯＳトランジスタＴ１のソース・ドレイン層３５のうちソース層となる方およびデカップリングキャパシタＤＭ１１のゲート電極１２は、コンタクト部ＣＨを介して配線ＭＬ３に接続されている。
【０１３０】
そして、配線ＭＬ１は高速回路用パッドＰＤＨに電気的に接続され、配線ＭＬ２はグランドパッドＰＤＧに電気的に接続される。
【０１３１】
なお、ゲート電極３２およびゲート電極１２に接続されるコンタクト部ＣＨは、他のコンタクト部と同じ断面図上には現れないが、便宜的に実線で表している。同様に、配線ＭＬ１〜ＭＬ３においても、同じ断面図上には現れない部分があるが、便宜的に実線で表している。
【０１３２】
以上説明した構成を採ることで、デカップリングキャパシタＤＭ１１のゲート電極１２とボディ領域との間の電位差が、ＭＯＳトランジスタＴ１のオン抵抗による電圧降下分だけ小さくなって、ゲート絶縁膜１１に加わる電界が緩和されることになる。これにより、ゲート絶縁膜１１の信頼性が向上することになる。
【０１３３】
なお、以上の説明では、デカップリングキャパシタＤＭ１１のみにＭＯＳトランジスタＴ１を接続した例を示したが、併用されるデカップリングキャパシタＤＭ２１（図１２）に接続しても良いことは言うまでもない。
【０１３４】
また、蓄積型のＭＯＳキャパシタで構成されるデカップリングキャパシタＤＭ１およびＤＭ２（図２）にＭＯＳトランジスタＴ１を接続しても良い。
【０１３５】
＜Ｆ−２．電界緩和のための第２の構成＞
図１５および図１６を用いて、電界緩和のための第２の構成について説明する。
図１５に示すように、電界緩和のための第２の構成は、高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に配設されたデカップリングキャパシタＤＭ１１のゲート電極側に、抵抗Ｒ１が接続されている。
【０１３６】
図１６は、図１５に示す電界緩和のための第２の構成を素子断面図として示す図である。なお、図１２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１３７】
図１６に示すように、抵抗Ｒ１は、ＳＯＩ層３の表面内に配設された部分トレンチ分離絶縁膜ＰＴ上に配設されたポリシリコン膜ＰＳで構成されている。ポリシリコン膜ＰＳは、デカップリングキャパシタＤＭ１１のゲート電極の形成時に同時に形成することができる。そして、抵抗Ｒ１の両端部となる部分にはシリサイド膜ＳＳが配設されている。
【０１３８】
また、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４を貫通して、ポリシリコン膜ＰＳ、ゲート電極１２、ソース・ドレイン層１５１に接続されるように複数のコンタクト部ＣＨが設けられている。
【０１３９】
そして、ポリシリコン膜ＰＳの一方端のシリサイド膜ＳＳが設けられた部分は、コンタクト部ＣＨを介して配線ＭＬ１に接続され、デカップリングキャパシタＤＭ１１のソース・ドレイン層１５１はコンタクト部ＣＨを介して配線ＭＬ２に接続されている。
【０１４０】
また、ポリシリコン膜ＰＳの他方端のシリサイド膜ＳＳが設けられた部分、およびデカップリングキャパシタＤＭ１１のゲート電極１２は、コンタクト部ＣＨを介して配線ＭＬ３に接続されている。
【０１４１】
そして、配線ＭＬ１は高速回路用パッドＰＤＨに電気的に接続され、配線ＭＬ２はグランドパッドＰＤＧに電気的に接続される。
【０１４２】
なお、ゲート電極１２に接続されるコンタクト部ＣＨは、他のコンタクト部と同じ断面図上には現れないが、便宜的に実線で表している。同様に、配線ＭＬ１〜ＭＬ３においても、同じ断面図上には現れない部分があるが、便宜的に実線で表している。
【０１４３】
以上説明した構成を採ることで、デカップリングキャパシタＤＭ１１のゲート電極１２とボディ領域との間の電位差が、抵抗Ｒ１による電圧降下分だけ小さくなって、ゲート絶縁膜１１に加わる電界が緩和されることになる。これにより、ゲート絶縁膜１１の信頼性が向上することになる。
【０１４４】
なお、以上の説明では、デカップリングキャパシタＤＭ１１のみに抵抗Ｒ１を接続した例を示したが、併用されるデカップリングキャパシタＤＭ２１（図９）に接続しても良いことは言うまでもない。
【０１４５】
また、蓄積型のＭＯＳキャパシタで構成されるデカップリングキャパシタＤＭ１およびＤＭ２（図２）に抵抗Ｒ１を接続しても良い。
【０１４６】
＜Ｆ−３．電界緩和のための第３の構成＞
図１７および図１８を用いて、電界緩和のための第３の構成について説明する。
図１７に示すように、電界緩和のための第３の構成は、高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に配設されたデカップリングキャパシタＤＭ１１のソース・ドレイン電極側に、ＭＯＳトランジスタＴ２が接続されている。
【０１４７】
ＭＯＳトランジスタＴ２のゲート電極はグランドラインＧＬに接続されており、ＭＯＳトランジスタＴ２は、ゲートが０Ｖの場合に抵抗として機能する。そして、ＭＯＳトランジスタＴ２のソース電極がデカップリングキャパシタＤＭ１１のソース・ドレイン電極に接続されている。
【０１４８】
図１８は、図１７に示す電界緩和のための第３の構成を素子断面図として示す図である。
【０１４９】
図１８に示すように、デカップリングキャパシタＤＭ１１の構成は、基本的に図１２を用いて説明したものと同じであるので、重複する説明は省略する。。
【０１５０】
ＭＯＳトランジスタＴ２は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜４１、ゲート絶縁膜４１上に配設されたゲート電極４２および、ゲート電極４２の側面を覆うように配設されたサイドウォール絶縁膜４３を備えている。
【０１５１】
また、サイドウォール絶縁膜４３の外側のＳＯＩ層３の表面内にはソース・ドレイン層４５が配設され、ソース・ドレイン層４５よりも浅い位置にはエクステンション層４４が配設されている。そして、ソース・ドレイン層４５上およびゲート電極４２の上面にはシリサイド膜ＳＳが配設されている。
【０１５２】
ソース・ドレイン層４５はＮ型不純物を比較的高濃度（Ｎ+）に含んで構成され、ソース・ドレイン層４５で挟まれるＳＯＩ層３の領域（ボディ領域）はソース・ドレイン層４５よりも低い濃度でＮ型不純物を含んでいる。なお、デカップリングキャパシタＤＭ１１およびＭＯＳトランジスタＴ２は、それぞれ一方のソース・ドレイン層を共通のソース・ドレイン層として使用しており、図１８においては両者の間に配置されたソース・ドレイン層を共通のソース・ドレイン層４５（１５１）として表している。
【０１５３】
また、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４を貫通して、ゲート電極１２および４２、ソース・ドレイン層１５１および４５に接続されるように複数のコンタクト部ＣＨが設けられている。
【０１５４】
そして、デカップリングキャパシタＤＭ１１のゲート電極１２は、コンタクト部ＣＨを介して配線ＭＬ１に接続されている。また、ＭＯＳトランジスタＴ２の２つのソース・ドレイン層４５のうち一方およびゲート電極４２は、コンタクト部ＣＨを介して配線ＭＬ２に接続され、デカップリングキャパシタＤＭ１１のソース・ドレイン層１５１およびＭＯＳトランジスタＴ２の他方のソース・ドレイン層４５は、コンタクト部ＣＨを介して配線ＭＬ３に接続されている。
【０１５５】
そして、配線ＭＬ１は高速回路用パッドＰＤＨに電気的に接続され、配線ＭＬ２はグランドパッドＰＤＧに電気的に接続される。
【０１５６】
なお、ゲート電極１２およびゲート電極４２に接続されるコンタクト部ＣＨは、他のコンタクト部と同じ断面図上には現れないが、便宜的に実線で表している。同様に、配線ＭＬ１〜ＭＬ３においても、同じ断面図上には現れない部分があるが、便宜的に実線で表している。
【０１５７】
以上説明した構成を採ることで、デカップリングキャパシタＤＭ１１のゲート電極１２とボディ領域との間の電位差が、ＭＯＳトランジスタＴ２のＮ+-Ｎ-Ｎ+層での抵抗による電圧降下分だけ小さくなって、ゲート絶縁膜１１に加わる電界が緩和されることになる。これにより、ゲート絶縁膜１１の信頼性が向上することになる。
【０１５８】
なお、以上の説明では、デカップリングキャパシタＤＭ１１のみにＭＯＳトランジスタＴ２を接続した例を示したが、併用されるデカップリングキャパシタＤＭ２１（図１２）に接続しても良いことは言うまでもない。
【０１５９】
また、蓄積型のＭＯＳキャパシタで構成されるデカップリングキャパシタＤＭ１およびＤＭ２（図２）にＭＯＳトランジスタＴ２を接続しても良い。
【０１６０】
＜Ｆ−４．電界緩和のための第４の構成＞
図１９および図２０を用いて、電界緩和のための第４の構成について説明する。
図１９に示すように、電界緩和のための第４の構成は、高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に配設されたデカップリングキャパシタＤＭ１１のソース・ドレイン電極側に、抵抗Ｒ２が接続されている。
【０１６１】
図２０は、図１９に示す電界緩和のための第４の構成を素子断面図として示す図である。なお、図１２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６２】
図２０に示すように、抵抗Ｒ２は、ＳＯＩ層３の表面内に配設された部分トレンチ分離絶縁膜ＰＴ上に配設されたポリシリコン膜ＰＳで構成されている。ポリシリコン膜ＰＳは、デカップリングキャパシタＤＭ１１のゲート電極の形成時に同時に形成することができる。そして、抵抗Ｒ２の両端部となる部分にはシリサイド膜ＳＳが配設されている。
【０１６３】
また、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４を貫通して、ポリシリコン膜ＰＳ、ゲート電極１２、ソース・ドレイン層１５１に接続されるように複数のコンタクト部ＣＨが設けられている。
【０１６４】
そして、デカップリングキャパシタＤＭ１１のゲート電極１２は、コンタクト部ＣＨを介して配線ＭＬ１に接続され、また、デカップリングキャパシタＤＭ１１のソース・ドレイン層１５１およびポリシリコン膜ＰＳの一方端のシリサイド膜ＳＳが設けられた部分は、コンタクト部ＣＨを介して配線ＭＬ３に接続されている。
【０１６５】
また、ポリシリコン膜ＰＳの他方端のシリサイド膜ＳＳが設けられた部分は、コンタクト部ＣＨを介して配線ＭＬ２に接続されている。
【０１６６】
そして、配線ＭＬ１は高速回路用パッドＰＤＨに電気的に接続され、配線ＭＬ２はグランドパッドＰＤＧに電気的に接続される。
【０１６７】
なお、ゲート電極１２に接続されるコンタクト部ＣＨは、他のコンタクト部と同じ断面図上には現れないが、便宜的に実線で表している。同様に、配線ＭＬ１〜ＭＬ３においても、同じ断面図上には現れない部分があるが、便宜的に実線で表している。
【０１６８】
以上説明した構成を採ることで、デカップリングキャパシタＤＭ１１のゲート電極１２とボディ領域との間の電位差が、抵抗Ｒ２による電圧降下分だけ小さくなって、ゲート絶縁膜１１に加わる電界が緩和されることになる。これにより、ゲート絶縁膜１１の信頼性が向上することになる。
【０１６９】
なお、以上の説明では、デカップリングキャパシタＤＭ１１のみに抵抗Ｒ２を接続した例を示したが、併用されるデカップリングキャパシタＤＭ２１（図１２）に接続しても良いことは言うまでもない。
【０１７０】
また、蓄積型のＭＯＳキャパシタで構成されるデカップリングキャパシタＤＭ１およびＤＭ２（図２）に抵抗Ｒ２を接続しても良い。
【０１７１】
＜Ｆ−５．電界緩和のための第５の構成＞
図２１および図２２を用いて、電界緩和のための第５の構成について説明する。
図２１に示すように、電界緩和のための第５の構成は、高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に配設されたデカップリングキャパシタＤＭ１１のゲート電極側に、キャパシタＣＰが接続されている。
【０１７２】
図２２は、図２１に示す電界緩和のための第５の構成を素子断面図として示す図である。図２２においては、図１２に示したデカップリングキャパシタＤＭ１１のゲート電極１１のゲート幅方向に沿った断面図であり、図１２と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１７３】
図２２に示すように、デカップリングキャパシタＤＭ１１のゲート電極１２において、ゲート幅方向の一方の端部にはシリサイド膜ＳＳが形成されておらず、シリコン酸化膜等で形成される絶縁膜ＺＬによって覆われている。絶縁膜ＺＬは上記一方の端部上から部分トレンチ分離絶縁膜ＰＴの上部にかけて形成されている。この絶縁膜ＺＬの厚さは、デカップリングキャパシタＤＭ１１の容量を考慮して決定される。
【０１７４】
そして、絶縁膜ＺＬの上部にはポリシリコン膜ＰＳ１が配設され、ポリシリコン膜ＰＳ１上にはシリサイド膜ＳＳが形成されている。なお、ポリシリコン膜ＰＳ１の側面はサイドウォール絶縁膜ＳＷが形成されているが、これはデカップリングキャパシタＤＭ１１のサイドウォール絶縁膜１３の形成と同じ工程で形成される。
【０１７５】
また、ＳＯＩ基板ＳＢ上を覆う層間絶縁膜４を貫通して設けられたコンタクト部ＣＨによって、ポリシリコン膜ＰＳ１が配線ＭＬ１に接続されている。配線ＭＬ１は高速回路用パッドＰＤＨに電気的に接続されている。
【０１７６】
図２３に、デカップリングキャパシタＤＭ１１およびキャパシタＣＰをゲート電極上方から見た場合の形状を示す平面図であり、図２３におけるＢ−Ｂ線での矢視方向断面が図２２に相当する。
【０１７７】
以上説明した構成を採ることで、デカップリングキャパシタＤＭ１１のゲート電極１２には、絶縁膜ＺＬをキャパシタ絶縁膜とするキャパシタＣＰが直列的に接続されることになる。キャパシタＣＰをデカップリングキャパシタＤＭ１１と直列に接続することで、電源ラインＨＬとグランドラインＧＬとの間の電位が分割され、デカップリングキャパシタＤＭ１１のゲート電極１２とボディ領域との間の電位差が小さくなり、ゲート絶縁膜１１に加わる電界が緩和されることになる。これにより、ゲート絶縁膜１１の信頼性が向上することになる。
【０１７８】
また、ゲート電極１２を覆う絶縁膜ＺＬによってキャパシタ絶縁膜を構成し、ゲート電極１２をキャパシタの電極として使用するので、キャパシタを効率的に配置することができる。
【０１７９】
＜Ｇ．変形例４＞
以上説明した実施の形態およびその変形例１〜３においては、デカップリングキャパシタとして反転型あるいは蓄積型の何れかを使用するものとして説明したが、１つの電源ラインに両方を接続しても良い。
【０１８０】
図２４は、高速回路用パッドＰＤＨに接続される電源ラインＨＬと、グランドパッドＰＤＧに接続されるグランドラインＧＬとの間に、反転型のデカップリングキャパシタＤＭ１１と蓄積型のデカップリングキャパシタＤＭ５とが並列に配設された構成を示している。
【０１８１】
また、図２５には図２４に示す構成を素子断面図として示す。なお、図２５において図１２に示す構成と同一の構成については同一の符号を付し、重複する説明は省略する。
図２２において、デカップリングキャパシタＤＭ５は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜５１、ゲート絶縁膜５１上に配設されたゲート電極５２および、ゲート電極５２の側面を覆うように配設されたサイドウォール絶縁膜５３を備えている。
【０１８２】
また、デカップリングキャパシタＤＭ５のサイドウォール絶縁膜５３の外側のＳＯＩ層３の表面内にはソース・ドレイン層５５が配設され、ソース・ドレイン層５５よりも浅い位置にはエクステンション層５４が配設されている。
【０１８３】
ここで、ソース・ドレイン層５５はＰ型不純物を比較的高濃度（Ｐ+）に含んで構成され、ソース・ドレイン層５５で挟まれるＳＯＩ層３の領域（ボディ領域）はソース・ドレイン層５５よりも低い濃度でＰ型不純物を含んでいる。
【０１８４】
また、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４を貫通して、ゲート電極１２および５２、ソース・ドレイン層１５１および５５に接続されるように複数のコンタクト部ＣＨが設けられている。
【０１８５】
そして、デカップリングキャパシタＤＭ１１のゲート電極１２およびデカップリングキャパシタＤＭ５のソース・ドレイン層５５は、コンタクト部ＣＨを介して配線ＭＬ１に接続されている。
【０１８６】
また、デカップリングキャパシタＤＭ５のゲート電極５２およびデカップリングキャパシタＤＭ１１のソース・ドレイン層１５１は、コンタクト部ＣＨを介して配線ＭＬ２に接続されている。
【０１８７】
そして、配線ＭＬ１は高速回路用パッドＰＤＨに電気的に接続され、配線ＭＬ２はグランドパッドＰＤＧに電気的に接続されている。
【０１８８】
なお、図２４および図２５においては、反転型のデカップリングキャパシタＤＭ１１は、ソース・ドレイン層１５１がＮ型で、ボディ領域がＰ型の構成を示したが、ソース・ドレイン層をＰ型とし、ボディ領域をＮ型とした構成も可能である。この場合、デカップリングキャパシタＤＭ５と同様にゲート電極をグランドパッドＰＤＧに、ソース・ドレイン層を高速回路用パッドＰＤＨに接続することができる。
【０１８９】
また、逆に、蓄積型のデカップリングキャパシタＤＭ５は、ソース・ドレイン層５５がＰ型で、ボディ領域がＰ型の構成を示したが、ソース・ドレイン層をＮ型とし、ボディ領域をＮ型とした構成も可能である。この場合、デカップリングキャパシタＤＭ１１と同様にゲート電極を高速回路用パッドＰＤＨに、ソース・ドレイン層をグランドパッドＰＤＧに接続することができる。
【０１９０】
＜Ｈ．変形例５＞
以上説明した実施の形態およびその変形例１〜４においては、電源ラインＨＬとグランドラインＧＬとの間にデカップリングキャパシタを接続することを基本的な構成とし、デカップリングキャパシタによって常に電源ラインＨＬの電圧を安定させる構成としていたが、回路ブロック内に配設された要素回路が動作していないときにはデカップリングキャパシタに電圧が加わらない構成としても良い。
【０１９１】
そのための構成を図２６に示す。図２６に示すように、電源ラインＨＬとグランドラインＧＬとの間に配設されたデカップリングキャパシタＤＭ１１のゲート電極側に制御回路ＣＣが配設されている。
【０１９２】
制御回路ＣＣは、電源ラインＨＬとデカップリングキャパシタＤＭ１１のゲート電極とを接続する配線中に介挿されており、回路ブロックＣ１に含まれる要素回路ＥＣから、当該要素回路ＥＣが動作しているか否かを表す信号を受ける構成となっている。
【０１９３】
制御回路ＣＣは、要素回路ＥＣが動作していない場合、あるいはスタンバイ状態にある場合には、デカップリングキャパシタＤＭ１１に電源ラインＨＬの電圧が加わらないように構成されており、要素回路ＥＣが動作することで電源ラインＨＬの電圧を加えるように構成されている。
【０１９４】
例えば、要素回路ＥＣが動作していない場合には、電源ラインＨＬとデカップリングキャパシタＤＭ１１との接続を断って、デカップリングキャパシタＤＭ１１をフローティング状態にする、あるいはデカップリングキャパシタＤＭ１１のゲート電極を強制的に接地電位に接続するなどの機能を有している。
【０１９５】
このような制御回路ＣＣを備えることで、デカップリングキャパシタＤＭ１１のゲート電極に常に電界が加えられている状態が解消され、ゲート電極の信頼性を維持することができる。
【０１９６】
＜Ｉ．変形例６＞
図３を用いて高速回路用キャパシタアレイＨＡおよび低速回路用キャパシタアレイＬＡの平面構成の例を説明したが、１つあるいは複数の同種のデカップリングキャパシタを含む構成を基本セルとし、この基本セルは、ゲート幅方向の寸法とゲート長方向の寸法とで規定される大きさが、含んでいるデカップリングキャパシタの種類に関わらず共通となるように設定することで、面積効率を向上させることができる。
【０１９７】
図２７〜図２９にはそれぞれ種類の異なるデカップリングキャパシタを含む基本セルの構成例を示す。
【０１９８】
図２７は、図１および図２に示したデカップリングキャパシタＤＭ１に相当するデカップリングキャパシタＤＭ１００を１個含む基本セルＣＥ１を示している。なお、デカップリングキャパシタＤＭ１と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１９９】
図２８は、図１および図２に示したデカップリングキャパシタＤＭ２に相当するデカップリングキャパシタＤＭ２００を３個含む基本セルＣＥ２を示している。なお、ＤＭ２００の個数については一例であり、これに限定されるものではない。また、デカップリングキャパシタＤＭ１と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２００】
なお、図２８においてソース・ドレイン層２５は配線ＭＬ２に接続されるが、ゲート電極１２のゲート幅方向の一方の端部外方にはボディコンタクト領域ＢＣが設けられており、ボディコンタクト領域ＢＣもコンタクト部ＣＨを介して配線ＭＬ２に接続されている。
【０２０１】
ここで、ボディコンタクト領域ＢＣはボディ領域の電位を固定するための不純物領域であり、ボディコンタクト領域ＢＣは部分トレンチ分離絶縁膜ＰＴ（図２）下に残るＳＯＩ層３（図２）を介してボディ領域に電気的に繋がっている。なお、この構成は図２８および図２９においても同様である。
【０２０２】
図２８に示すように、デカップリングキャパシタＤＭ２００のゲート電極２２のゲート長は、図２７に示すデカップリングキャパシタＤＭ１００のゲート長よりも狭く構成されているが、ゲート幅は両者同じである。
【０２０３】
そして３つのゲート電極２２はそれぞれの一方の端部が共通に接続され、Ｅ字状の平面視形状となっており、当該共通部分にコンタクト部ＣＨが設けられている。
【０２０４】
また、それぞれのデカップリングキャパシタＤＭ２００は、互いのソース・ドレイン層２５を共通に使用することで、ソース・ドレイン層の配設面積を削減した構成となっている。なお、各ソース・ドレイン層２５は何れも配線ＭＬ２に接続され、各ゲート電極は配線ＭＬ１に接続される。
【０２０５】
図２９は、ゲート幅をゲート電極１２の半分にしたゲート電極１２Ａを有するデカップリングキャパシタＤＭ３００を２個含む基本セルＣＥ３を示している。なお、ＤＭ３００の個数については一例であり、これに限定されるものではない。
【０２０６】
ゲート電極１２Ａは実質的に１つのゲート電極であるが、電気的に分離されたソース・ドレイン層１５Ａをそれぞれ有するために、２つのデカップリングキャパシタＤＭ３００として扱うことができる。
【０２０７】
これら基本セルＣＥ１〜ＣＥ３は、縦×横（ゲート幅方向×ゲート長方向）の寸法が同じであるので、異なる種類のものを組み合わせて配設することや、同じ種類のものだけを集めて配置することが容易であり、回路ブロック間の空きスペースに効率よく配設することができる。また、設計の変更や動作の不具合が発見されたような場合にも、マスクの改訂が容易であるという利点もある。
【０２０８】
なお、高速回路用キャパシタアレイＨＡを構成するデカップリングキャパシタは２種類に限定されるものではなく、面積効率と周波数特性とのトレードオフ関係を改善できるのであれば２種類以上のデカップリングキャパシタを組み合わせるようにしても良い。
【０２０９】
＜Ｊ．変形例７＞
以上の説明においては、高速回路用キャパシタアレイＨＡにおいては電源ラインＨＬとグランドラインＧＬとの間に少なくとも２種類のデカップリングキャパシタを接続することを基本的な構成として説明したが、これは面積効率と周波数特性とのトレードオフ関係を考慮しての構成であった。しかし、面積効率を考慮せず高速回路における周波数特性の改善だけを達成すれば良いのであれば、高速回路用キャパシタアレイＨＡは、ゲート長の狭いデカップリングキャパシタあるいはゲート幅の狭いデカップリングキャパシタだけで構成することも可能である。なお、この場合も低速回路用キャパシタアレイＬＡは、高速回路用キャパシタアレイＨＡのデカップリングキャパシタよりもゲート長および／またはゲート幅の広いデカップリングキャパシタで構成すれば良いことは言うまでもない。
【図面の簡単な説明】
【０２１０】
【図１】本発明に係る実施の形態の半導体装置の構成を示す平面図である。
【図２】本発明に係る実施の形態の半導体装置の構成を示す断面図である。
【図３】高速回路用キャパシタアレイおよび低速回路用キャパシタアレイの配列の一例を示す平面図である。
【図４】回路ブロック内の高速回路用キャパシタアレイの配列の一例を示す平面図である。
【図５】デカップリングキャパシタの電圧比の周波数特性を示す図である。
【図６】デカップリングキャパシタの電圧比の周波数特性を示す図である。
【図７】デカップリングキャパシタの電圧比の周波数特性を示す図である。
【図８】ゲート電極部分における抵抗成分を模式的に示す図である。
【図９】ゲート長およびゲート幅を広くしたデカップリングキャパシタを示す平面図である。
【図１０】本発明に係る実施の形態の半導体装置の変形例１の構成を示す断面図である。
【図１１】本発明に係る実施の形態の半導体装置の変形例２の構成を示す平面図である。
【図１２】本発明に係る実施の形態の半導体装置の変形例２の構成を示す断面図である。
【図１３】本発明に係る実施の形態の半導体装置の変形例３の第１の構成を示す回路図である。
【図１４】本発明に係る実施の形態の半導体装置の変形例３の第１の構成を示す断面図である。
【図１５】本発明に係る実施の形態の半導体装置の変形例３の第２の構成を示す回路図である。
【図１６】本発明に係る実施の形態の半導体装置の変形例３の第２の構成を示す断面図である。
【図１７】本発明に係る実施の形態の半導体装置の変形例３の第３の構成を示す回路図である。
【図１８】本発明に係る実施の形態の半導体装置の変形例３の第３の構成を示す断面図である。
【図１９】本発明に係る実施の形態の半導体装置の変形例３の第４の構成を示す回路図である。
【図２０】本発明に係る実施の形態の半導体装置の変形例３の第４の構成を示す断面図である。
【図２１】本発明に係る実施の形態の半導体装置の変形例３の第５の構成を示す回路図である。
【図２２】本発明に係る実施の形態の半導体装置の変形例３の第５の構成を示す断面図である。
【図２３】本発明に係る実施の形態の半導体装置の変形例３の第５の構成を示す平面図である。
【図２４】本発明に係る実施の形態の半導体装置の変形例４の構成を示す回路図である。
【図２５】本発明に係る実施の形態の半導体装置の変形例４の構成を示す断面図である。
【図２６】本発明に係る実施の形態の半導体装置の変形例５の構成を示す回路図である。
【図２７】デカップリングキャパシタの基本セルの構成を示す平面図である。
【図２８】デカップリングキャパシタの基本セルの構成を示す平面図である。
【図２９】デカップリングキャパシタの基本セルの構成を示す平面図である。
【符号の説明】
【０２１１】
Ｃ１，Ｃ２  回路ブロック、ＤＭ１，ＤＭ２，ＤＭ５，ＤＭ１１，ＤＭ２１，ＤＭ１００，ＤＭ２００，ＤＭ３００  デカップリングキャパシタ、ＨＡ  高速回路用キャパシタアレイ、ＬＡ  低速回路用キャパシタアレイ。
【図１】
2006303377.tif 000003
【図２】
2006303377.tif 000004
【図３】
2006303377.tif 000005
【図４】
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【図５】
2006303377.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
2006303377.tif 000011
【図１０】
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【図１１】
2006303377.tif 000013
【図１２】
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【図１３】
2006303377.tif 000015
【図１４】
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【図１５】
2006303377.tif 000017
【図１６】
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【図１７】
2006303377.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2006303377.tif 000028
【図２７】
2006303377.tif 000029
【図２８】
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【図２９】
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