(57)【要約】    【課題】安定した参照電位を容易に発生させることを可能とすること。    【解決手段】ワード線(WL)、プレート線(PL)及びビット線(BL)と、ワード線及びプレート線とビット線との各交差位置に接続される複数のメモリセルと、参照ビット線(DBL)と、メモリセルと実質的に同一な構成を有し、ワード線及びプレート線と参照ビット線との各交差位置に設けられる参照メモリセルと、複数のビット線のそれぞれ毎に設けられて当該各ビット線と接続され、且つ、それぞれが参照ビット線を共有して当該参照ビット線と接続される複数のセンスアンプ(SA)と、を含み、センスアンプのそれぞれは、少なくとも２つのＭＯＳトランジスタを含んで構成され、一方のＭＯＳトランジスタのゲートにビット線が接続され、他方のＭＯＳトランジスタのゲートに上記参照ビット線が接続されてなる、強誘電体記憶装置である。【選択図】    図１
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【特許請求の範囲】
【請求項１】
対をなすワード線及びプレート線と、
前記ワード線及び前記プレート線と交差する複数のビット線と、
前記ワード線及び前記プレート線と前記ビット線との各交差位置に接続される複数のメモリセルと、
前記ワード線及び前記プレート線と交差する参照ビット線と、
前記メモリセルと実質的に同一な構成を有し、前記ワード線及び前記プレート線と前記参照ビット線との各交差位置に設けられる参照メモリセルと、
前記複数のビット線のそれぞれ毎に設けられて当該各ビット線と接続され、且つ、それぞれが前記参照ビット線を共有して当該参照ビット線と接続されており、前記参照ビット線に生じる参照電位と前記ビット線に生じる電位とを比較検出する複数のセンスアンプと、
を含み、
前記複数のセンスアンプのそれぞれは、少なくとも２つのＭＯＳトランジスタを含んで構成され、一方の前記ＭＯＳトランジスタのゲートに前記ビット線が接続され、他方の前記ＭＯＳトランジスタのゲートに前記参照ビット線が接続されてなる、強誘電体記憶装置。
【請求項２】
前記参照ビット線は、前記複数のビット線のそれぞれよりも線長を長く設定される、請求項１に記載の強誘電体記憶装置。
【請求項３】
前記複数のセンスアンプのそれぞれは、
ゲートに前記ビット線が接続される第１のＰチャネルＭＯＳトランジスタと、
ゲートに前記参照ビット線が接続される第２のＰチャネルＭＯＳトランジスタと、
ゲートに前記第２のＰチャネルＭＯＳトランジスタのドレインが接続され、ソースに前記第１のＰチャネルＭＯＳトランジスタのドレインが接続される第１のＮチャネルＭＯＳトランジスタと、
ゲートに前記第１のＰチャネルＭＯＳトランジスタのドレインが接続され、ソースに前記第２のＰチャネルＭＯＳトランジスタのドレインが接続される第２のＮチャネルＭＯＳトランジスタと、
前記第１及び第２のＮチャネルＭＯＳトランジスタの各ドレインと接地端子との間に接続されて、前記センスアンプのオン／オフを切り替えるオン／オフ用ＮチャネルＭＯＳトランジスタと、
前記第１及び第２のＰチャネルＭＯＳトランジスタの各ドレインの一方がソース、他方がドレインにそれぞれ接続されるイコライズ用ＰチャネルＭＯＳトランジスタと、
を含んで構成される、請求項１に記載の強誘電体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の強誘電体記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを利用する強誘電体記憶装置（強誘電体メモリ）におけるデータ読み出し技術に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ）は、不揮発性を有し、かつ従来のＤＲＡＭ等と同等の動作が可能であるという特徴を有するために近年注目されている。１Ｔ１Ｃ型の強誘電体記憶装置においては、メモリセルに記憶されたデータ（“０”又は“１”）を読み出す際にその基準とする参照電位が必要となる。この参照電位を発生する方法として、参照メモリセル（ダミーセル）を用いる方法がある。このような１Ｔ１Ｃ型強誘電体記憶装置において、メモリセルとダミーセルとがワード線（ＷＬ）及びプレート線（ＰＬ）を共有する配置方式が知られており、例えば特開２００２−１５５６２号公報（特許文献１）などに開示されている。
【０００３】
しかし、上記特許文献１に記載の強誘電体記憶装置では、センスアンプの具体的な構成が開示されていない。そこで、公知技術を勘案して適用可能なセンスアンプを検討すると、強誘電体記憶装置において一般的に広く用いられているカラム型（ラッチ型）センスアンプをそのまま適用することは困難と考えられる。また、カラム型以外のセンスアンプを適用するとしても、ビット線と参照ビット線（ダミービット線）との寄生容量が異なるため、適切な参照電位（Ｖｒｅｆ）を設定することは容易ではない。具体的には、ダミーセルを構成する強誘電体キャパシタの面積を他のメモリセルのものよりも大きくする等の手法が考えられるが、この場合には製造プロセス上のばらつき等によって期待する強誘電体特性が得られないことが多い。しかも、その強誘電体キャパシタのサイズはビット線と参照ビット線の寄生容量の差を考慮し、決めなければならない。更に、かかる手法を採用した場合にはデバイス面積の増加を招くという不都合もある。したがって、安定した（精度のよい）参照電位を容易に発生させることを可能とする技術が望まれている。
【０００４】
【特許文献１】特開２００２−１５５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで本発明は、ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、安定した参照電位を容易に発生させることを可能とする技術の提供を目的とする。
【課題を解決するための手段】
【０００６】
第１の態様の本発明は、対をなすワード線及びプレート線と、上記ワード線及び上記プレート線と交差する複数のビット線と、上記ワード線及び上記プレート線と上記ビット線との各交差位置に接続される複数のメモリセルと、上記ワード線及び上記プレート線と交差する参照ビット線と、上記メモリセルと実質的に同一な構成を有し、上記ワード線及び上記プレート線と上記参照ビット線との各交差位置に設けられる参照メモリセルと、上記複数のビット線のそれぞれ毎に設けられて当該各ビット線と接続され、且つ、それぞれが上記参照ビット線を共有して当該参照ビット線と接続されており、上記参照ビット線に生じる参照電位と上記ビット線に生じる電位とを比較検出する複数のセンスアンプと、を含み、上記複数のセンスアンプのそれぞれは、少なくとも２つのＭＯＳトランジスタを含んで構成され、一方の上記ＭＯＳトランジスタのゲートに上記ビット線が接続され、他方の上記ＭＯＳトランジスタのゲートに上記参照ビット線が接続されてなる、強誘電体記憶装置である。
【０００７】
かかる構成では、各ビット線はそれぞれ１つのセンスアンプのゲートに接続されるのに対し、参照ビット線（ダミービット線）は複数のセンスアンプのゲートに共通接続されることになる。これにより、各ビット線にはそれぞれ１個分のゲート容量が付加され、参照ビット線には複数個分のＭＯＳトランジスタのゲート容量が付加されることになるので、ビット線容量よりも参照ビット線容量が大きく設定される。したがって、安定した参照電位を容易に発生させることが可能となる。特に、参照ビット線に付加されるゲート容量を当該参照ビット線に接続するセンスアンプの個数を増減することによって最適化できるので、参照電位として最適な電位を容易に設定可能となる利点がある。
【０００８】
好ましくは、上記参照ビット線は、上記複数のビット線のそれぞれよりも線長を長く設定される。
【０００９】
これにより、参照ビット線に生じる配線容量を増やし、ビット線容量と参照ビット線容量との差をより大きく設定することができる。
【００１０】
また、上記複数のセンスアンプのそれぞれは、ゲートに上記ビット線が接続される第１のＰチャネルＭＯＳトランジスタと、ゲートに上記参照ビット線が接続される第２のＰチャネルＭＯＳトランジスタと、ゲートに上記第２のＰチャネルＭＯＳトランジスタのドレインが接続され、ソースに上記第１のＰチャネルＭＯＳトランジスタのドレインが接続される第１のＮチャネルＭＯＳトランジスタと、ゲートに上記第１のＰチャネルＭＯＳトランジスタのドレインが接続され、ソースに上記第２のＰチャネルＭＯＳトランジスタのドレインが接続される第２のＮチャネルＭＯＳトランジスタと、上記第１及び第２のＮチャネルＭＯＳトランジスタの各ドレインと接地端子との間に接続されて、上記センスアンプのオン／オフを切り替えるオン／オフ用ＮチャネルＭＯＳトランジスタと、上記第１及び第２のＰチャネルＭＯＳトランジスタの各ドレインの一方がソース、他方がドレインにそれぞれ接続されるイコライズ用ＰチャネルＭＯＳトランジスタと、を含んで構成されることが好ましい。
【００１１】
かかる構成のセンスアンプを採用することにより、ビット線電位を受けるＰチャネルＭＯＳトランジスタのゲート容量を見積もりやすくなる。
【００１２】
第２の態様の本発明は、上述した強誘電体記憶装置を備える電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記の記憶装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ（携帯用情報端末）、電子手帳、ＩＣカード等、記憶装置（メモリ）が組み込まれるあらゆる装置が該当し得る。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１４】
図１は、一実施形態の強誘電体記憶装置の基本構成を説明するブロック図である。図１に示す本実施形態の強誘電体記憶装置は、メモリセルアレイＭＣＡＲ、ダミーセルアレイＤＭＡＲ、複数のセンスアンプＳＡを含んで構成されている。なお、他の周辺回路（例えば、ワード線ドライバ等）については図示を省略する。
【００１５】
メモリセルアレイＭＣＡＲは、マトリクス状に配列された複数のメモリセルを含んで構成されている。各メモリセルとしては、１つのトランジスタと１つの強誘電体キャパシタとを組み合わせてなる１Ｔ１Ｃ型のものが用いられる。メモリセルアレイＭＣＡＲの行方向には、対をなすワード線ＷＬ及びプレート線ＰＬが複数配置されている。メモリセルアレイＭＣＡＲの列方向には、ワード線ＷＬ及びプレート線ＰＬと交差する複数のビット線ＢＬが配置されている。各メモリセルは、ワード線ＷＬ及びプレート線ＰＬとビット線ＢＬとの各交差位置に接続されており、当該ビット線ＢＬ、ワード線ＷＬ及びプレート線ＰＬを介してその動作が制御される。
【００１６】
ダミーセルアレイＤＭＡＲは、メモリセルアレイＭＣＡＲの列方向に沿って一列に配列された複数のダミーセル（参照メモリセル）を含んで構成されている。各ダミーセルとしては、上述したメモリセルと実質的に同一な構成を有する１Ｔ１Ｃ型のものが用いられる。このダミーセルアレイＤＭＡＲは、メモリセルアレイＭＣＡＲとワード線ＷＬ及びプレート線ＰＬを共有するように構成されている。また、ダミーセルアレイＤＭＡＲの列方向には、ワード線ＷＬ及びプレート線ＰＬと交差するダミービット線（参照ビット線）ＤＢＬが配置されている。各ダミーセルは、ワード線ＷＬ及びプレート線ＰＬとダミービット線ＤＢＬとの各交差位置に接続されており、当該ダミービット線ＤＢＬ、ワード線ＷＬ及びプレート線ＰＬを介してその動作が制御される。
【００１７】
各センスアンプＳＡは、ビット線ＢＬのそれぞれ毎に設けられて各ビット線ＢＬと接続され、且つ、図示のように１つのダミービット線ＤＢＬを各センスアンプＳＡが共有して当該ダミービット線ＤＢＬと接続されており、ダミービット線ＤＢＬに生じる参照電位とビット線ＢＬに生じる電位とを比較検出する。より具体的には、各センスアンプＳＡは、少なくとも２つのＭＯＳトランジスタを含んで構成され、一方のＭＯＳトランジスタのゲートに各ビット線ＢＬが接続され、他方のＭＯＳトランジスタのゲートにダミービット線ＤＢＬが接続されている。ダミービット線ＤＢＬは、各ビット線ＢＬのそれぞれと線幅及び線厚みが略同一、且つ線長が長くなるように設定されている。
【００１８】
図２は、センスアンプＳＡの具体的な回路例を説明する図である。本実施形態では、ビット線ＢＬの電位をＭＯＳトランジスタのゲートで受けるクロスカップル型のセンスアンプが採用されている。具体的には、図２に示すように、本実施形態のセンスアンプＳＡは、ＰチャネルＭＯＳトランジスタ１１、１２、１７、ＮチャネルＭＯＳトランジスタ１３、１４、１６、クロックドゲートインバータ１５を含んで構成されている。
【００１９】
ＰチャネルＭＯＳトランジスタ１１は、ゲートがビット線ＢＬと接続され、ソースが電源電位と接続されている。ＰチャネルＭＯＳトランジスタ１２は、ゲートがダミービット線ＤＢＬと接続され、ソースが電源電位と接続されている。ＮチャネルＭＯＳトランジスタ１３は、ゲートが上記ＰチャネルＭＯＳトランジスタ１２のドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ１１のドレインと接続されている。ＮチャネルＭＯＳトランジスタ１４は、ゲートが上記ＰチャネルＭＯＳトランジスタ１１のドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ１２のドレインと接続されている。なお、各ＰチャネルＭＯＳトランジスタ１１、１２のドレインがセンスアンプＳＡの出力端ＯＵＴ、ＯＵＴｂとなる。
【００２０】
ＮチャネルＭＯＳトランジスタ１６は、上記の各ＮチャネルＭＯＳトランジスタ１３、１４の各ドレインと接地端子との間に接続されている。このＮチャネルＭＯＳトランジスタ１６は、信号線ＳＡＯＮを介してゲートに供給される信号によって導通／非導通状態となり、センスアンプＳＡのオン／オフを切り替えるオン／オフ用ＮチャネルＭＯＳトランジスタとして機能する。
【００２１】
クロックドゲートインバータ１５は、その入力端がＰチャネルＭＯＳトランジスタ１１のドレインに接続され、出力端がビット線ＢＬに接続されており、センスアンプＳＡの出力信号を反転させてなる反転信号を生成するとともに、当該反転信号を出力するか否かを、信号線ＲＷ、ＲＷｂを介して外部から与えられる制御信号に基づいて選択可能に構成されている。ここで、上記の制御信号としてはリライト信号（再書き込み信号）が用いられる。本実施形態の強誘電体記憶装置では、このクロックドゲートインバータ１５を用いて生成した反転信号によって、メモリセルに対するデータの再書き込みを行っている。
【００２２】
ＰチャネルＭＯＳトランジスタ１７は、センスアンプＳＡの出力端電位を均一に調整するイコライズ用トランジスタであり、ＰチャネルＭＯＳトランジスタ１１、１２の各ドレインの一方がソース、他方がドレインにそれぞれ接続されている。ＰチャネルＭＯＳトランジスタ１７に対して信号線ＳＡＥＱｂを介して外部から制御信号が与えられることにより、各出力端ＯＵＴ、ＯＵＴｂが電源電位（ＶＣＣ）にプリチャージされる。
【００２３】
図３は、データ読み出し動作の原理を説明するための図（グラフ）である。図中、横軸が強誘電体キャパシタに印加される電圧Ｖに対応し、縦軸が強誘電体キャパシタに蓄積される電荷Ｑに対応している。
【００２４】
上述したように、各ビット線ＢＬはそれぞれ１つのセンスアンプＳＡのゲートに接続されるのに対して、ダミービット線ＤＢＬは複数のセンスアンプＳＡのゲートに共通して接続される。このため、各ビット線にはＭＯＳトランジスタ１個分のゲート容量のみが接続されるのに対して、ダミービット線ＤＢＬにはＭＯＳトランジスタ複数個分のゲート容量が接続されることになる。更に本実施形態では、上述したようにダミービット線は各ビット線よりも線長が長いので、これによる配線容量分も余分に生じる。したがって、下記（１）式に示すように、各ビット線に生じるビット線容量ＣＢＬよりも、ダミービット線ＤＢＬに生じるダミービット線容量ＣＤＢＬが大きくなる。
ＣＢＬ＜ＣＤＢＬ・・・（１）
【００２５】
ビット線容量とダミービット線容量との関係が上記のようになるので、ダミーセルに“１”データを記憶させておき、メモリセルと共有のワード線及びプレート線を駆動することで、メモリセルの“１”データに対応してビット線に読み出される電位ＶＢＬ１よりも低い電位Ｖｒｅｆがダミービット線ＤＢＬに読み出されることになる。またその電位Ｖｒｅｆは、１つのダミービット線ＤＢＬを共有するセンスアンプＳＡの個数や、ダミービット線ＤＢＬの線長を最適化することにより、メモリセルの“０”データに対応してビット線に読み出される電位ＶＢＬ０よりも高くなる。つまり、ダミービット線ＤＢＬに発生する電位Ｖｒｅｆは、電位ＶＢＬ１と電位ＶＢＬ０の中間電位となり、参照電位として好適なものとなる。
【００２６】
図４は、強誘電体記憶装置のより詳細な構成例を説明する回路図である。図示のように、メモリセルアレイＭＣＡＲ及びダミーセルアレイＤＭＡＲは、列方向に延在する複数のワード線ＷＬ０〜ＷＬｍ及びプレート線ＰＬ０〜ＰＬｍを共有している。メモリセルアレイＭＣＡＲの行方向には、複数のビット線ＢＬ０〜ＢＬｎが延在している。同様に、ダミーセルアレイＤＭＡＲの行方向には１本のダミービット線ＤＢＬが延在している。そして、各ワード線及びプレート線とビット線との交差位置にはそれぞれ１Ｔ１Ｃ型のメモリセルＭＣが接続されている。また、各ワード線及びプレート線とダミービット線との交差位置にはそれぞれ上記メモリセルＭＣと実質的に同一な１Ｔ１Ｃ型のダミーセルＤＭＣが接続されている。
【００２７】
また、ダミービット線ＤＢＬは、複数のセンスアンプＳＡ０〜ＳＡｎの全体に渡って共有されており、各センスアンプに含まれるＰチャネルＭＯＳトランジスタのゲートに共通に接続されている。各センスアンプＳＡ０等の構成は基本的に上述した通り（図２参照）であるが、図４に示す例では更に、インバータ１８が追加されている。ここで、当該インバータ１８は、その入力端がＰチャネルＭＯＳトランジスタ１２（図２参照）のドレインに接続され、出力端がフローティング（浮遊）状態となっている。上述したように、メモリセルＭＣの再書き込み用のクロックドインバータ１５が一方のＰチャネルＭＯＳトランジスタ１１のドレイン（すなわちセンスアンプＳＡの一方の出力端）に接続されているので、本例のように、他方のＰチャネルＭＯＳトランジスタ１２のドレイン（すなわちセンスアンプＳＡの他方の出力端）にもインバータ１８を接続することで、両方の出力端の容量バランスが調整され、より良好なセンス動作を行うことが可能となる。
【００２８】
また、図４に示す構成では、ダミービット線ＤＢＬに対して、ダミーセルＤＭＣにデータ再書き込みを行うためのプリチャージスイッチＰＣＳＷが接続されている。本例では当該プリチャージスイッチＰＣＳＷとしてＰチャネルＭＯＳトランジスタが用いられており、外部からの制御信号（リライト信号）ＤＷＲｂをゲートで受けるように構成されている。
【００２９】
また、各ビット線ＢＬ０〜ＢＬｎには、イコライズ用のＮチャネルＭＯＳトランジスタＥＱＴｒ０〜ＥＱＴｒｎが接続されており、制御線ＢＬＥＱを介して制御信号を与えることにより、各ビット線の電位を接地電位にディスチャージすることができるようになっている。同様に、ダミービット線ＤＢＬには、イコライズ用のＮチャネルＭＯＳトランジスタＤＥＱＴｒが接続されており、制御線ＢＬＥＱを介して制御信号を与えることにより、ダミービット線の電位を接地電位にディスチャージすることができるようになっている。
【００３０】
かかる構成においては、ビット線ＢＬ及びダミービット線ＤＢＬはデータ読み出し前に接地電位にディスチャージされるので、これによりセンスアンプＳＡの出力は電源電圧ＶＣＣにプリチャージされる。したがって、ビット線電位を受けるＰチャネルＭＯＳトランジスタのゲート容量を見積もりやすくなる。
【００３１】
本実施形態の強誘電体記憶装置はこのような構成を有しており、次にその動作内容について波形図を用いて説明する。
【００３２】
図５は、強誘電体記憶装置の動作内容について説明するための波形図である。
【００３３】
（メモリセル読出し期間）
時刻ｔ１においてワード線ＷＬにＨレベル電位（例えば電源電圧Ｖｃｃ）が与えられ（図５（Ａ））、次いでプレート線ＰＬにＨレベル電位が与えられると（図５（Ｃ））、メモリセルＭＣの強誘電体キャパシタに書き込まれていたデータ（電荷量）に応じた電位がビット線ＢＬに発生する（図５（Ｈ））。またこの動作と平行して、ダミーセルＤＭＣの強誘電体キャパシタに書き込まれていたデータ（本例では“１”データ）に応じた電位がダミービット線ＤＢＬに発生する（図５（Ｉ））。また、制御線ＢＬＥＱは、ワード線ＷＬの電位がＨレベルとなった後にＬレベル（例えば接地電位）にされ（図５（Ｂ））、ビット線ＢＬ及びダミービット線がそれぞれが接地電位から切り離される。
【００３４】
（センス期間）
次に、時刻ｔ２において、Ｌレベルであった制御線ＳＡＥＱｂがＨレベルに切り替わり（図５（Ｅ））、安定したセンスができるようにセンスアンプの出力端電位を均一にしていたイコライズ用のＰチャネルＭＯＳトランジスタ１７がオフして両出力が切り離され、出力動作が可能になる。これと並行して、信号線ＳＡＯＮにＨレベル電位が与えられると（図５（Ｄ））、センスアンプＳＡが動作し、ビット線ＢＬとダミービット線のそれぞれの電位に応じて、各出力端ＯＵＴ、ＯＵＴｂに“０”データを表す電位（図中、点線により表示）又は“１”データを表す電位（図中、実線により表示）がそれぞれ表れる（図５（Ｊ））。
【００３５】
（メモリセルのリライト期間）
上述したセンスアンプ回路による検出動作がほぼ完了した後の時刻ｔ３において、信号線ＲＷにＨレベル電位が与えられると（図５（Ｆ））、クロックドゲートインバータ１５が動作し、出力端ＯＵＴｂに表れた電位を反転させてなる反転信号がクロックドゲートインバータ１５から出力され、ビット線ＢＬは読出しデータに応じた所定電位となる（図５（Ｈ））。その後、プレート線ＰＬの電位をＬレベル（例えば、接地電位）とすることにより（図５（Ｃ））、当該プレート線ＰＬの電位とビット線ＢＬの電位との相対関係に基づいて、メモリセルにデータが再書き込みされる。
【００３６】
（ダミーセルのリライト期間）
時刻ｔ４において、制御線ＳＡＯＮ及びＳＡＥＱｂの電位がそれぞれＬレベルとされ（図５（Ｄ）、図５（Ｅ））、センスアンプＳＡの動作が終了し、イコライズ用の各ＰチャネルＭＯＳトランジスタ１７が再び動作し、センスアンプの出力端を略同電位にする。また、制御線ＲＷの電位もＬレベルとされ（図５（Ｆ））、メモリセルへの再書き込み動作も終了する。この状態において、制御線ＤＲＷｂの電位をＨレベルからＬレベルにすると、プリチャージスイッチＰＣＳＷが動作し、ダミービット線ＤＢＬの電位が所定レベルまで引き上げられる。プレート線ＰＬの電位がＬレベルであるため（図５（Ｃ））、ダミーセルＤＭＣには“１”データが再書き込みされる。
【００３７】
（回復期間）
時刻ｔ５において、制御線ＢＬＥＱの電位をＨレベルとし（図５（Ｂ））、かつ制御線ＤＲＷｂの電位をＬレベルにすると（図５（Ｇ））、ビット線ＢＬ及びダミービット線がそれぞれ接地電位にディスチャージされる（図５（Ｈ）、図５（Ｉ））。所定期間の経過後、ワード線ＷＬの電位もＬレベルとし（図５（Ａ））、データ読み出し・再書き込みの１サイクルが完了する。
【００３８】
図６は、本実施形態にかかる強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１００の構成を示す斜視図である。図６において、パーソナルコンピュータ１００は、キーボード１０１を有する本体部１０２と、表示パネル１０３とを備えて構成されている。当該パーソナルコンピュータ１００の本体部１０２の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。
【００３９】
このように本実施形態では、各ビット線はそれぞれ１つのセンスアンプのゲートに接続されるのに対し、ダミービット線（参照ビット線）は複数のセンスアンプのゲートに共通接続されることになる。これにより、各ビット線にはそれぞれ１個分のゲート容量が付加され、参照ビット線には複数個分のＭＯＳトランジスタのゲート容量が付加されることになるので、ビット線容量よりも参照ビット線容量が大きく設定される。したがって、安定した参照電位を容易に発生させることが可能となる。
【００４０】
特に、参照ビット線に付加されるゲート容量を当該参照ビット線に接続するセンスアンプの個数を増減することによって最適化できるので、参照電位として最適な電位を容易に設定可能となる利点がある。
【００４１】
また、メモリセルとダミーセルとを実質的に同一に構成することができるので、メモリセルとダミーセルの特性変動を極力抑えることができる。
【００４２】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。
【００４３】
図７は、強誘電体記憶装置の他の構成例を説明するブロック図である。なお、上述した図１に示した強誘電体記憶装置における場合と共通する構成要素には同符号が付されている。図７に示す構成例にように、センスアンプＳＡをメモリセルアレイＭＣＡＲの両側に設け、当該両側のセンスアンプＳＡに対してビット線ＢＬを１本ずつ交互に接続するように構成した強誘電体記憶装置に対しても本発明を適用することが可能である。かかる構成は、各メモリセルが小さくなった際にも効率よくセンスアンプを配置できる利点がある。
【００４４】
また、上述した実施形態では、センスアンプＳＡの具体例としてクロスカップル型のものを説明していたが、ＭＯＳトランジスタのゲートでビット線電位を受けるタイプのセンスアンプであれば、他のタイプ（例えば、カレントミラー型のものなど）であっても適用可能である。更には、上述した例ではＮチャネルＭＯＳトランジスタをクロスカップルさせたものを説明したが、ＰチャネルＭＯＳトランジスタをクロスカップルさせたものであってもよい。
【００４５】
また、上述した強誘電体記憶装置の構成に対して、更にダミービット線の容量ＣＤＢＬを調整するためのキャパシタを用意しておき、当該キャパシタがヒューズを介して接続／非接続を選択できるように構成しておいてもよい。これにより、参照電位の調整を更に精度よく行うことが可能となる。
【図面の簡単な説明】
【００４６】
【図１】一実施形態の強誘電体記憶装置の構成を説明するブロック図である。
【図２】センスアンプの具体的な回路例を説明する図である。
【図３】データ読み出し動作の原理を説明するための図（グラフ）である。
【図４】強誘電体記憶装置のより詳細な構成例を説明する回路図である。
【図５】強誘電体記憶装置の動作内容について説明するための波形図である。
【図６】強誘電体記憶装置を備えた電子機器の構成例を示す斜視図である。
【図７】強誘電体記憶装置の他の構成例を説明するブロック図である。
【符号の説明】
【００４７】
ＭＣＡＲ…メモリセルアレイ、ＤＭＡＲ…ダミーメモリセルアレイ（参照メモリセルアレイ）、ＷＬ…ワード線、ＰＬ…プレート線、ＢＬ…ビット線、ＤＢＬ…ダミービット線（参照ビット線）、ＳＡ…センスアンプ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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