(57)【要約】【課題】適用するマスク数を減らして原価競争力が高い液晶表示装置の薄膜トランジスタの製造方法を提供する。【解決手段】画素部を構成する第１素子、駆動回路部を構成する第２及び第３素子が形成される基板全面に半導体層を形成する段階、第３素子の半導体層のソース及びドレイン領域に第１導電型不純物をドープする段階、第１及び第２素子の半導体層に第２導電型不純物をドープする段階、基板全体に導電層を形成し、導電層とその下部の半導体層との同時パターニングにより、第１、第２及び第３素子のソース、ドレイン及び活性領域を形成する段階、基板全体にゲート絶縁膜を形成する段階、ゲート絶縁膜上に第１、第２及び第３素子のゲート電極を形成する段階、基板全体に保護膜を形成する段階、保護膜内にドレインを露出させるドレインコンタクトホールを形成する段階、及び保護膜上にドレインコンタクトホールを介してドレインと接続される画素電極を形成する段階を含む。【選択図】  図２Ｅ
2006303424.tif 000002
【特許請求の範囲】
【請求項１】
画素部を構成する第１素子、駆動回路部を構成する第２素子及び第３素子が形成される基板の全面に半導体層を形成する段階と、
前記第３素子の半導体層のソース及びドレイン領域に第１導電型不純物をドープする段階と、
前記第１素子及び第２素子の半導体層に第２導電型不純物をドープする段階と、
前記基板全体に導電層を形成し、前記導電層とその下部の半導体層を同時にパターニングすることにより、前記第１、第２及び第３素子のソース、ドレイン、及び活性領域を形成する段階と、
前記基板全体にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上に前記第１、第２及び第３素子のゲート電極を形成する段階と、
前記基板全体に保護膜を形成する段階と、
前記保護膜内に前記ドレインを露出させるドレインコンタクトホールを形成する段階と、
前記保護膜の上に前記ドレインコンタクトホールを介して前記ドレインと接続される画素電極を形成する段階と
を含むことを特徴とする液晶表示装置の薄膜トランジスタの製造方法。
【請求項２】
前記導電層は、前記半導体層と接触することを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項３】
前記導電層とその下部の半導体層を同時にパターニングする段階は、回折パターンマスクを使用した回折露光により行われることを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項４】
前記第１、第２及び第３素子のソース、ドレイン、及び活性領域を形成する段階は、前記導電層を形成した後、アッシング工程を実施する段階と、前記第１、第２及び第３素子のチャネル領域に位置する導電層をパターニングしてソース及びドレインを形成する段階とを更に含むことを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項５】
前記半導体層を形成する段階は、
前記基板の上に非晶質シリコン層を形成する工程と、
前記非晶質シリコン層を水素化処理する工程と、
前記非晶質シリコン層をレーザー結晶化する工程とからなることを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項６】
前記第１導電型不純物はｐ＋不純物であり、前記第２導電型不純物はｎ＋不純物であることを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項７】
前記第２導電型不純物をドープした後、ＬＤＤドープ工程を行う段階を更に含むことを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項８】
前記アッシング工程は、前記ＬＤＤドープ工程を行う前の工程である第２導電型不純物を半導体層にドープする工程の後に行うことを特徴とする請求項７に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項９】
前記導電層とその下部の半導体層を同時にパターニングする段階は、感光膜パターンを形成する工程と、該感光膜パターンを回折パターンマスクを利用した回折露光によりパターニングする工程とからなることを特徴とする請求項７に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１０】
前記回折露光の工程において、前記第１、第２及び第３素子のチャネル領域に位置する感光膜パターン部分は、ソース及びドレイン領域に位置する感光膜パターン部分より多く露光されることを特徴とする請求項９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１１】
前記アッシング工程は、
前記第２導電型不純物を半導体層にドープする前に感光膜パターンを形成する段階と、
前記第２導電型不純物を半導体層にドープした後、前記感光膜パターンの一定部分を除去する段階とからなることを特徴とする請求項７に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１２】
前記ゲート絶縁膜を形成する段階は、前記ゲート絶縁膜を形成した後に活性化工程を行う段階を更に含むことを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１３】
前記保護膜の水素化処理工程を行う段階を更に含むことを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１４】
前記半導体層を形成する段階は、
前記基板の上に非晶質シリコン層を形成する工程と、
前記非晶質シリコン層を脱水素化処理する工程とを含むことを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１５】
前記ＬＤＤドープ工程を実施した後、非晶質シリコン層をレーザー結晶化する工程を更に含むことを特徴とする請求項７に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１６】
前記導電層の上に感光膜を形成する段階と、
前記感光膜を回折露光して感光膜パターンを形成する段階と、
前記回折露光された感光膜パターンをアッシング処理することにより、前記第１、第２及び第３素子のチャネル領域に位置する前記回折露光された感光膜パターンを部分エッチングする段階とを更に含むことを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１７】
前記第１、第２及び第３素子のゲート電極を形成した後、ＬＤＤドープ工程を行う段階を更に含むことを特徴とする請求項１に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１８】
前記ＬＤＤドープ工程は、前記第１、第２及び第３素子のゲート電極をマスクとして使用して自己整列する工程であることを特徴とする請求項１７に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項１９】
画素部を構成する第１素子と、駆動回路部を構成する第２及び第３素子が形成される基板の全面に半導体層を形成する段階と、
前記第１素子と前記第２素子の全体及び前記第３素子のゲート電極形成領域の上に位置する半導体層の上に、第１感光膜パターンを形成する段階と、
前記第１感光膜パターンをマスクとして、前記駆動回路部を構成する第３素子の半導体層に第１導電型不純物をドープする段階と、
前記第１感光膜パターンを除去した後、前記第１素子のゲート電極形成領域、前記第２素子のゲート電極形成領域及び前記第３素子部分に、第２感光膜パターンを形成する段階と、
前記第２感光膜パターンをマスクとして、前記第１素子の半導体層及び前記第２素子の半導体層に第２導電型不純物をドープする段階と、
前記基板の全面に導電層及び感光膜を積層した後、回折露光工程で前記感光膜を部分エッチングすることにより第３感光膜パターンを形成する段階と、
前記第３感光膜パターンをマスクとして、前記導電層及び半導体層をパターニングすることによりソース及びドレイン領域と活性領域とを同時に定義する段階と、
前記第１素子、第２及び第３素子のチャネル領域に位置する前記回折露光された第３感光膜パターン部分を除去する段階と、
前記残った第３感光膜パターンをマスクとして、前記導電層を選択的に除去することによりソース及びドレインを形成する段階と、
前記第３感光膜パターンを除去した後、前記基板の全面にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上に導電層を形成した後、該導電層の上に第４感光膜パターンを形成する段階と、
前記第４感光膜パターンをマスクとして、前記導電層をエッチングすることにより前記第１、第２及び第３素子のゲート電極をそれぞれ形成する段階と、
前記第４感光膜パターンを除去した後、前記基板の全面に保護膜を形成する段階と、
前記保護膜の上に第５感光膜パターンを形成した後、該第５感光膜パターンをマスクとして、前記保護膜をエッチングすることにより前記画素部のソース及びドレインを露出させる段階と、
前記第５感光膜パターンを除去した後、前記保護膜の上に前記画素部のソース及びドレインに接続される透明電極層を形成する段階と、
前記透明電極層の上に第６感光膜パターンを形成した後、該第６感光膜パターンをマスクとして前記透明電極層をエッチングすることにより画素電極を形成する段階と
を含むことを特徴とする液晶表示装置の薄膜トランジスタの製造方法。
【請求項２０】
前記半導体層を形成する段階は、
前記基板の上に非晶質シリコン層を形成する工程と、
前記非晶質シリコン層を脱水素化処理する工程と、
前記非晶質シリコン層をレーザー結晶化工程によりポリシリコン化する工程とを含むことを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２１】
前記第１導電型不純物はｐ＋不純物であり、前記第２導電型不純物はｎ＋不純物であることを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２２】
前記回折露光工程は、前記各素子のチャネル形成部分の上に位置する感光膜部分に露光される光がソース及びドレイン形成部分の上に位置する感光膜部分に露光される光より多い回折パターンマスクを利用して行われることを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２３】
前記ゲート絶縁膜を形成する段階の後に活性化工程を行う段階を更に含むことを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２４】
前記第５感光膜パターンを形成する前に前記保護膜を水素化処理する段階を更に含むことを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２５】
前記半導体層を形成する段階は、
前記基板の上に非晶質シリコン層を形成する工程と、
前記非晶質シリコン層を脱水素化処理する工程とを含むことを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２６】
前記第２感光膜パターンを選択的に除去した後、ＬＤＤドープを行う段階を更に含むことを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２７】
前記ＬＤＤドープを行う段階の実施後に残存した前記第２感光膜パターンを除去した後、レーザー結晶化工程を実施する段階を更に含むことを特徴とする請求項２６に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２８】
前記第２感光膜パターンを選択的に除去して前記第２導電型不純物がドープされた半導体層と隣接する半導体層部分にＬＤＤドープを行う段階は、前記第２感光膜パターンをアッシング工程により選択的にエッチングする工程以後に行われることを特徴とする請求項２６に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項２９】
前記第１、第２及び第３素子のゲート電極を形成した後、ＬＤＤドープ工程を行う段階を更に含むことを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項３０】
前記ＬＤＤドープ工程は、前記第１、第２及び第３素子のゲート電極をマスクとして使用して自己整列する工程であることを特徴とする請求項２９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【請求項３１】
前記第１、第２及び第３素子のチャネル領域に位置する導電層部分は、回折露光された第３感光膜パターンをアッシング処理することにより露出されることを特徴とする請求項１９に記載の液晶表示装置の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の製造方法に係り、より詳しくは、トップゲート型多結晶シリコンＣＭＯＳ工程において、回折露光を利用して既存の８マスク工程を６マスク工程に減らすことができる液晶表示装置の薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
近来、液晶表示装置は、消費電力が低く、携帯性に優れており、技術集約的な付加価値の高い次世代先端ディスプレイ素子として注目を集めている。
このような液晶表示装置は、薄膜トランジスタ（ＴＦＴ）を含むアレイ基板とカラーフィルター基板との間に液晶を注入し、この液晶の異方性による光の屈折率差を利用して映像効果を得る非発光素子による画像表示装置である。
【０００３】
現在、薄膜トランジスタと画素電極が行列配列されたアクティブマトリックス液晶表示装置（ＡＭ−ＬＣＤ；Active Matrix Liquid Crystal Display）が、解像度及び動画像の品質が優れているため最も注目を集めている。ここで、薄膜トランジスタ素子としては、水素化非晶質シリコン（ａ−Ｓｉ:Ｈ）が主に使用されるが、その理由は、低温工程が可能であり、低価格の絶縁基板を使用することができるためである。
【０００４】
しかしながら、水素化非晶質シリコンは、原子が無秩序に配列されているため、弱いＳＩ−ＳＩ結合及びダングリングボンド（未結合手）が存在し、よって、光照射や電界の印加時に準安定状態に変化するため、薄膜トランジスタ素子として活用するときに安全性が問題になり、さらに、電気的特性（小さい電界効果移動度: ０．１〜１．０ｃｍ２／Ｖｓ）が良くないため、駆動回路としての使用は困難である。
【０００５】
一方、近年、ポリシリコンを使用する薄膜トランジスタを採用した液晶表示装置が研究及び開発されている。このポリシリコンは、非晶質シリコンに比べて電界効果移動度が１０００〜２０００倍程度大きいため、応答速度が速く、温度と光に対する安全性に優れている。また、駆動回路を同一基板上に形成することができるという長所がある。
【０００６】
以下、添付図面を参照して、従来技術に係るポリシリコンを利用した液晶表示装置の薄膜トランジスタの製造方法について説明する。
【０００７】
図５は、従来技術に用いられるポリシリコンを利用して駆動回路を形成したアレイ基板の概略図である。
図５を参照すると、絶縁基板１の上に駆動回路部５と画素部３が形成されている。画素部３は、基板１の中央部に配置され、画素部３の一方側と、この一方側と平行していない他方側とにそれぞれゲート駆動回路部５ａ及びデータ駆動回路部５ｂが配置されている。画素部３には、ゲート駆動回路部５ａに接続された複数のゲート配線７とデータ駆動回路部５ｂに接続された複数のデータ配線９とが交差しており、２つの配線が交差して定義される画素領域Ｐには画素電極１０が形成され、これら２つの配線７、９の交差地点には画素電極１０と接続された薄膜トランジスタＴが配置されている。
【０００８】
また、ゲート駆動回路部５ａ及びデータ駆動回路部５ｂは、外部信号入力端子１２と接続されている。
【０００９】
ゲート駆動回路部５ａ及びデータ駆動回路部５ｂは、外部信号入力端子１２から入力された外部信号を内部で調節して、それぞれゲート配線７及びデータ配線９を介して画素部３に表示制御信号及びデータ信号を供給する。
【００１０】
従って、ゲート駆動回路部５ａ及びデータ駆動回路部５ｂは、入力された信号を適切に出力するために、インバータであるＣＭＯＳ構造の薄膜トランジスタ（図示せず）を内蔵している。
【００１１】
ＣＭＯＳトランジスタ構造は、高速信号処理が要求される駆動回路部の薄膜トランジスタに使用される半導体技術の一種であり、陰電荷で充電された余分の電子（ｎ型半導体）と陽電荷で充電された正孔（ｐ型半導体）を利用して１つの導体を形成する。このような構造のＣＭＯＳトランジスタは、上記２種類の半導体の効果的な電気制御により電流ゲートを形成するための相互補完的な方法で駆動される。
【００１２】
以下、前述した駆動回路部のＣＭＯＳであるｎ型及びｐ型薄膜トランジスタの構造と共に、アレイ基板の画素部のスイッチング素子について図６を参照して説明する。
【００１３】
図６は、従来技術に用いられる画素部のイッチング素子と駆動回路部のＣＭＯＳ構造の薄膜トランジスタの断面図を示している。
【００１４】
図６を参照すると、従来技術に用いられる画素部のスイッチング素子部Ｉは、絶縁基板２０上の全面に酸化シリコン（ＳｉＯ２）等の無機絶縁物質で構成されたバッファ層２５が形成され、バッファ層２５の上部には半導体層３０が形成され、半導体層３０上の全面にゲート絶縁膜４５が形成されている。
【００１５】
また、ゲート絶縁膜４５の上にゲート電極５０が形成され、ゲート電極５０の上部には層間絶縁膜７０が形成されている。ゲート絶縁膜４５と層間絶縁膜７０には、半導体層３０と接触するための半導体層コンタクトホール７３ａ、７３ｂが形成され、層間絶縁膜７０の上には、半導体層コンタクトホール７３ａ、７３ｂにそれぞれ接続すると共に、ゲート電極５０と所定間隔離隔してソース電極８０ａ及びドレイン電極８０ｂが形成されている。
【００１６】
また、ドレイン電極８０ｂの上部には、ドレイン電極コンタクトホール９５を含む保護層９０が形成され、保護層９０の上部には、ドレイン電極コンタクトホール９５を通じてドレイン電極８０ｂに接続する画素電極９７が形成されている。
【００１７】
一方、半導体層３０において、ゲート電極５０と対応するゲート絶縁膜４５の下部領域は、アクティブ層３０ａになり、ソース電極８０ａ及びドレイン電極８０ｂと接触する部分は、ｎ＋ドープされてｎ型オーミックコンタクト層３０ｃになり、アクティブ層３０ａとｎ型オーミックコンタクト層３０ｃとの間には、ｎ−ドープされたＬＤＤ（Lightly Doped Drain）層３０ｂが形成されている。ここで、ＬＤＤ層３０ｂは、ホットキャリアを分散させるために、低濃度でドープされて漏れ電流（Ioff）の増加を防止し、オン（on）状態の電流の損失を防止する。
【００１８】
次に、このように構成された従来技術に用いられる駆動回路部のＣＭＯＳ構造の薄膜トランジスタについて図６を参照して説明する。
【００１９】
ここで、駆動回路部のＣＭＯＳ構造の薄膜トランジスタのチャネル層、オーミック層、ＬＤＤ層、ゲート、ソース及びドレインとは、画素部のスイッチング部のチャネル層、オーミック層、ＬＤＤ層、ゲート、ソース及びドレインと同一層を利用した同一の工程により形成される。
【００２０】
図６を参照すると、駆動回路部のＣＭＯＳ構造の薄膜トランジスタは、ｎ＋でドープされた半導体層３５を含む薄膜トランジスタ部ＩＩと、ｐ＋でドープされた半導体層４０を含む薄膜トランジスタ部ＩＩＩとから構成され、説明の便宜のため、同一素子に対してはＩＩ、ＩＩＩの順に符号を共に記載する。
【００２１】
図６を参照すると、バッファ層２５が形成された透明な絶縁基板２０の上に、ｎ型半導体層３５とｐ型半導体層４０が所定間隔離隔して形成され、このｎ型半導体層３５及びｐ型半導体層４０の上部には、ゲート絶縁膜４５が全面に形成され、ゲート絶縁膜４５の上にはゲート電極５５、６０が形成されている。
【００２２】
また、ゲート電極５５、６０の上部には、基板２０の全面にかけて半導体層コンタクトホール７５ａ、７５ｂ、７７ａ、７７ｂを含む層間絶縁膜７０が形成され、この層間絶縁膜７０の上部には半導体層コンタクトホール７５ａ、７５ｂ、７７ａ、７７ｂを通じて、それぞれｎ型半導体層３５及びｐ型半導体層４０と接触するソース電極８３ａ、８７ａ及びドレイン電極８３ｂ、８７ｂが形成され、このソース電極８３ａ、８７ａ及びドレイン電極８３ｂ、８７ｂの上部の全面には保護層９０が形成されている。
【００２３】
また、ｎ型半導体層３５のうち、ゲート電極５５と対応すると共にゲート絶縁膜４５の下部に形成された領域は、アクティブ層３５ａになり、ソース電極８３ａ及びドレイン電極８３ｂと接触する領域を含む半導体層は、ｎ＋ドープされたｎ型オーミックコンタクト層３５ｃになり、アクティブ層３５ａとｎ型オーミックコンタクト層３５ｃとの間にはｎ−ドープされたＬＤＤ層３５ｂが形成される。
【００２４】
また、ｐ型半導体層４０は、正孔をキャリアとして利用するので、ｎ型薄膜トランジスタよりキャリアの劣化及び漏れ電流の影響が大きくない。従って、ＬＤＤ層を形成せずに、ゲート電極６０と対応するゲート絶縁膜４５の下部の半導体層領域がアクティブ層４０ａになり、アクティブ層４０ａの両側領域がｐ型オーミックコンタクト層４０ｃになる。
【００２５】
以下、従来技術に用いられる液晶表示装置の画素部のスイッチング素子及び駆動回路部のＣＭＯＳ構造の薄膜トランジスタの製造方法について図７及び図８Ａ〜図８Ｈを参照して説明する。
【００２６】
図７は、従来技術に用いられるトップゲート構造の画素部のスイッチング素子と駆動回路部のＣＭＯＳ構造の薄膜トランジスタの製造工程に適用されるマスク工程のフローチャートである。
【００２７】
図８Ａ〜図８Ｈは、従来技術に用いられる画素部のスイッチング素子と駆動回路部のＣＭＯＳ構造の薄膜トランジスタの製造段階を示す断面図である。
【００２８】
図７を参照すると、従来技術に用いられる液晶表示装置の薄膜トランジスタの製造工程は、基板の上に半導体層を形成する第１マスク工程（ステップＳ１０）と、第1マスク工程で形成した半導体層の上に画素部及び駆動回路部のゲート電極を形成する第２マスク工程（ステップＳ２０）と、画素部及び駆動回路部の半導体層の一方側にｎ＋不純物を選択的にドープする第３マスク工程（ステップＳ３０）と、駆動回路部の半導体層の他方側にｐ＋不純物を選択的にドープする第４マスク工程（ステップＳ４０）と、第３、４マスク工程で不純物が形成された半導体層を露出させるソース及びドレインコンタクトホールを形成する第５マスク工程（ステップＳ５０）と、ソース及びドレインコンタクトホールにソース及びドレインを形成する第６マスク工程（ステップＳ６０）と、ソース及びドレインを含む基板の全面に形成される保護層にコンタクトホールを形成する第７マスク工程（ステップＳ７０）と、保護層のコンタクトホールに画素電極を形成する第８マスク工程（ステップＳ８０）とを含む。
【００２９】
以下、このような８マスク工程により製造される既存の液晶表示装置の薄膜トランジスタの製造方法について図８Ａ〜図８Ｈを参照して詳しく説明する。
【００３０】
図８Ａに示すように、透明な絶縁基板２０上の全面に酸化シリコン（ＳｉＯ２）などの無機絶縁物質を蒸着してバッファ層２５を形成し、バッファ層２５が形成された基板２０上の全面に非晶質シリコンを蒸着した後、脱水素化過程を行い、次に、レーザー結晶化工程を実施することにより、非晶質シリコン層をポリシリコン層に結晶化させる。
その後、第１マスク工程によりポリシリコン層をパターニングして半導体層３０、３５、４０を形成する。
【００３１】
次に、図８Ｂに示すように、半導体層３０、３５、４０が形成された基板２０の全面に酸化シリコンを蒸着してゲート絶縁膜４５を形成する。
【００３２】
その後、金属物質、例えば、モリブデン（Ｍｏ）をゲート絶縁膜４５の上に蒸着した後、第２マスク工程を行うことによりゲート電極５０、５５、６０を形成する。ゲート電極５０、５５、６０をマスクとして利用して基板２０の全面にイオン注入によるｎ−のＬＤＤドープを行う。また、画素部及び駆動回路部のそれぞれのゲート電極５０、５５、６０の下部の半導体層３０ａ、３５ａ、４０ａはドープされず、それ以外の半導体層３０ｂ、３５ｂ、４０ｂは全てｎ−ドープされる。
【００３３】
その後、図８Ｃに示すように、上記のようにｎ−ドープされた基板２０の全面にフォトレジスト（以下、「ＰＲ」という。）を塗布し、第３マスク工程を行うことによりＰＲパターン６２を形成する。ここで、ＰＲパターン６２は、Ｉ、ＩＩ領域において、ゲート電極５０、５５を覆ってゲート電極膜４５の上部をゲート電極５０、５５の両側から所定間隔延長して遮断するように形成される。また、駆動回路部のｐ型薄膜トランジスタ部ＩＩＩにおいてはゲート電極６０を含んで半導体層４０と対応するゲート絶縁膜４５を完全に覆うようにＰＲパターン６３を形成する。
【００３４】
次に、ＰＲパターン６２、６３が形成された基板２０の全面に高ドーズ量のイオン注入によりｎ＋ドープされる。ここで、ＰＲパターン６２、６３により遮断されない部分の半導体層は、ｎ＋ドープされてｎ型オーミックコンタクト層３０ｃ、３５ｃを形成する。また、Ｉ、ＩＩ領域の半導体層３０、３５のうちゲート電極５０、５５によりｎ−ドープとｎ＋ドープが遮断された部分はアクティブ層３０ａ、３５ａになり、アクティブ層３０ａ、３５ａとオーミックコンタクト層３０ｃ、３５ｃとの間のｎ−ドープされた部分は、ＬＤＤ層３０ｂ、３５ｂになる。
【００３５】
その後、図８Ｄに示すように、ｎ型オーミックコンタクト層３０ｃ、３５ｃが形成された基板２０の全面にＰＲを塗布し、第４マスク工程を行うことにより、画素部の第１素子領域（スイッチング素子部）Ｉ、駆動回路部の第２素子領域（薄膜トランジスタ部）ＩＩにはゲート電極５０、５５を含んで半導体層３０、３５と対応する部分のゲート絶縁膜４５を覆うようにＰＲパターン６５を形成し、駆動回路部の第３素子領域（薄膜トランジスタ部）ＩＩＩのｐ型半導体層４０に対応する部分のゲート絶縁膜の上にはＰＲパターンを形成せずに露出させる。
【００３６】
次に、高ドーズ量のイオン注入によりｐ＋ドープされる。ここで、ＩＩＩ領域において、ゲート電極６０によりイオンドープが遮断された半導体層４０はアクティブ層４０ａになり、アクティブ層４０ａ以外のｐ＋ドープされた部分はｐ型オーミックコンタクト層４０ｃになる。その後、ＰＲパターン６５を除去する。
【００３７】
次に、図８Ｅに示すように、ｐ型オーミックコンタクト層４０ｃが形成された基板２０の全面にシリコン窒化物（ＳｉＮｘ）又は酸化シリコン等の無機絶縁物質を蒸着して層間絶縁膜７０を形成し、その後、第５マスク工程で層間絶縁膜７０とゲート絶縁膜４５とを一括エッチングすることにより、オーミックコンタクト層３０ｃ、３５ｃ、４０ｃの一部を外部に露出させる半導体層コンタクトホール７３ａ、７３ｂ、７５ａ、７５ｂ、７７ａ、７７ｂを形成する。
次に、図８Ｆに示すように、半導体層コンタクトホール７３ａ、７３ｂ、７５ａ、７５ｂ、７７ａ、７７ｂが形成された層間絶縁膜７０の上にモリブデンとアルミニウムネオジム（ＡｌＮｄ）を順に連続蒸着し、これを第６マスク工程で一括エッチングすることにより、半導体層コンタクトホール７３ａ、７３ｂ、７５ａ、７５ｂ、７７ａ、７７ｂを介してオーミックコンタクト層３０ｃ、３５ｃ、４０ｃに接続されるソース電極８０ａ、８３ａ、８７ａ及びドレイン電極８０ｂ、８３ｂ、８７ｂを形成する。
【００３８】
次に、図８Ｇに示すように、ソース電極８０ａ、８３ａ、８７ａ及びドレイン電極８０ｂ、８３ｂ、８７ｂが形成された基板２０の上にシリコン窒化物を蒸着し、シリコン窒化物の水素化熱処理過程を経た後、第７マスク工程によりドレインコンタクトホール９５を有する保護層９０を形成する。
【００３９】
以下は、アレイ基板の製造工程についての説明であるが、薄膜トランジスタ製造工程と同じ部分は省略して簡単に説明する。
【００４０】
図８Ｈに示すように、画素部Ｉの画素部薄膜トランジスタ部における工程であり、保護層９０が形成された基板の上にＩＴＯ（Indium Tin Oxide）を全面蒸着した後、第８マスク工程を行うことによりドレインコンタクトホール９５を介してドレイン電極８０ｂに接続される画素電極９７を形成する。
【００４１】
前述したように、従来の駆動回路一体型の液晶表示装置のスイッチング素子及びその製造方法によると、総８回のマスク工程が行われ、このマスク工程は、ＰＲコーティング、露光、現像を含む工程であるため、マスク工程が追加されるほど、製造費用及び工程時間が増加する。よって、製品の原価競争力が低下するという問題があった。
【００４２】
従って、歩留まりが低下し、マスク工程が多いほど薄膜トランジスタ素子の欠陥が発生する確率が高くなるという問題があった。
【００４３】
また、前述したようなトップゲート構造の薄膜トランジスタの製造にあたって、半導体層コンタクトホールの形成時にオーバーエッチングによりｎ＋でドープされたオーミックコンタクト層が除去される不良が発生することもある。
【発明の開示】
【発明が解決しようとする課題】
【００４４】
本発明は、前述した従来技術の問題点を解決するために提案されたもので、本発明の目的は、回折露光を利用して液晶表示装置の製造工程時に適用するマスクの数を減らすことにより、原価競争力が高い液晶表示装置の薄膜トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００４５】
このような目的を達成するための本発明に係る液晶表示装置の薄膜トランジスタの製造方法は、画素部を構成する第１素子、駆動回路部を構成する第２素子及び第３素子が形成される基板の全面に半導体層を形成する段階と、第３素子の半導体層のソース及びドレイン領域に第１導電型不純物をドープする段階と、第１素子及び第２素子の半導体層に第２導電型不純物をドープする段階と、基板全体に導電層を形成し、導電層とその下部の半導体層を同時にパターニングすることにより、第１、第２及び第３素子のソース、ドレイン、及び活性領域を形成する段階と、基板全体にゲート絶縁膜を形成する段階と、ゲート絶縁膜の上に第１、第２及び第３素子のゲート電極を形成する段階と、基板全体に保護膜を形成する段階と、保護膜内にドレインを露出させるドレインコンタクトホールを形成する段階と、保護膜の上にドレインコンタクトホールを介してドレインと接続される画素電極を形成する段階とを含むことを特徴とする。
【００４６】
また、本発明に係る液晶表示装置の薄膜トランジスタの製造方法は、画素部を構成する第１素子と、駆動回路部を構成する第２及び第３素子が形成される基板の全面に半導体層を形成する段階と、第１素子と第２素子の全体及び第３素子のゲート電極形成領域の上に位置する半導体層の上に第１感光膜パターンを形成する段階と、第１感光膜パターンをマスクとして駆動回路部を構成する第３素子の半導体層に第１導電型不純物をドープする段階と、第１感光膜パターンを除去した後、第１素子のゲート電極形成領域、第２素子のゲート電極形成領域、及び第３素子部分に第２感光膜パターンを形成する段階と、第２感光膜パターンをマスクとして第１素子の半導体層及び第２素子の半導体層に第２導電型不純物をドープする段階と、基板の全面に導電層及び感光膜を積層した後、回折露光工程で感光膜を部分エッチングすることにより第３感光膜パターンを形成する段階と、第３感光膜パターンをマスクとして導電層及び半導体層をパターニングすることによりソース及びドレイン領域と活性領域とを同時に定義する段階と、第１素子、第２及び第３素子のチャネル地域に位置する回折露光された第３感光膜パターン部分を除去する段階と、残っている第３感光膜パターンをマスクとして導電層を選択的に除去することによりソース及びドレインを形成する段階と、第３感光膜パターンを除去した後、基板の全面にゲート絶縁膜を形成する段階と、ゲート絶縁膜の上に導電層を形成した後、この導電層の上に第４感光膜パターンを形成する段階と、第４感光膜パターンをマスクとして導電層をエッチングすることにより第１、第２及び第３素子のゲート電極をそれぞれ形成する段階と、第４感光膜パターンを除去した後、基板の全面に保護膜を形成する段階と、保護膜の上に第５感光膜パターンを形成した後、この第５感光膜パターンをマスクとして保護膜をエッチングすることにより画素部のソース及びドレインを露出させる段階と、第５感光膜パターンを除去した後、保護膜の上に画素部のソース及びドレインに接続される透明電極層を形成する段階と、透明電極層の上に第６感光膜パターンを形成した後、この第６感光膜パターンをマスクとして透明電極層をエッチングすることにより画素電極を形成する段階とを含むことを特徴とする。
【発明の効果】
【００４７】
本発明に係る液晶表示装置の薄膜トランジスタの製造方法は、液晶表示装置の製造時に、活性領域とソース及びドレイン層とを定義するために回折露光を利用した同時エッチング、ＰＲアッシングを利用したＬＤＤ形成、及び層間絶縁膜の除去などの方法を使用することにより、既存の８マスク工程を６マスク工程に減らすことができるという効果がある。
従って、液晶表示装置の製造が６マスク工程で行うことが可能であるため、マスク低減の効果による原価競争力の向上を図ることができるという効果がある。
【発明を実施するための最良の形態】
【００４８】
以下、本発明に係る液晶表示装置の薄膜トランジスタの製造方法の好ましい実施形態について添付図面を参照して詳細に説明する。
【００４９】
図１は、本発明の第１実施形態に係るトップゲート構造の画素部のスイッチング素子と駆動回路部のＣＭＯＳ構造の薄膜トランジスタの製造工程に適用されるマスク工程を示すフローチャートである。
【００５０】
図２Ａ〜図２Ｋは、本発明の第１実施形態に係る画素部のスイッチング素子と駆動回路部のＣＭＯＳ構造の薄膜トランジスタの製造段階を示す断面図である。
【００５１】
図１を参照すると、本発明に係る液晶表示装置の薄膜トランジスタの製造工程は、画素部の第１素子領域（第１薄膜トランジスタ）Ｉの半導体層及び駆動回路部の第３素子領域（第３薄膜トランジスタ）ＩＩＩの半導体層の一部にｐ＋不純物をドープする第１マスク工程（ステップＳ１１０）と、駆動回路部の第２素子領域（第２薄膜トランジスタ）ＩＩの半導体層の一部にｎ＋不純物をドープする第２マスク工程（ステップＳ１２０）と、回折露光を利用したソース及びドレイン領域をパターニングする第３マスク工程（ステップＳ１３０）と、ゲート電極を形成する第４マスク工程（ステップＳ１４０）と、ソース及びドレインコンタクトホールを形成する第５マスク工程（ステップＳ１５０）と、ソース及びドレインコンタクトホールを介してソース及びドレインに接続される画素電極を形成する第６マスク工程（ステップＳ１６０）とを含む。
【００５２】
以下、この６マスク工程により製造される液晶表示装置の画素部及び駆動回路部を構成する薄膜トランジスタの製造方法について図２Ａ〜図２Ｋを参照して説明する。
ここでは、液晶表示装置の画素部Ｉ及び駆動回路部ＩＩ、ＩＩＩの薄膜トランジスタの製造方法を一緒に説明する。
【００５３】
図２Ａに示すように、透明な絶縁基板１２０上の全面に酸化シリコンなどの無機絶縁物質を蒸着してバッファ層１２５を形成し、バッファ層１２５が形成された基板１２０上の全面に非晶質シリコンを蒸着した後、脱水素化過程を行い、次に、レーザー結晶化工程を実施することにより非晶質シリコン層をポリシリコン層１３０に結晶化させる。
【００５４】
次に、図２Ｂに示すように、ポリシリコン層１３０の上に第１感光膜を塗布した後、第１マスク工程により、第１感光膜を選択的にパターニングしてポリシリコン層１３０の一部を露出させる第１感光膜パターン１３５を形成する。ここで、第１感光膜パターン１３５は、画素部の第１薄膜トランジスタ領域Ｉの全体、駆動回路部の第２薄膜トランジスタ領域ＩＩの全体、及び第３薄膜トランジスタ領域ＩＩＩのソース及びドレイン領域を除いた領域の上に形成される。
【００５５】
その後、第１感光膜パターン１３５をマスクとしてｐ＋不純物を駆動回路部のｐ型第３薄膜トランジスタ領域ＩＩＩのポリシリコン層１３０にドープした後、第１感光膜パターン１３５を除去する。
【００５６】
次に、図２Ｃに示すように、ポリシリコン層１３０の上に第２感光膜を塗布した後、第２マスク工程により第２感光膜をパターニングしてポリシリコン層１３０の一部を露出させる第２感光膜パターン１４０を形成する。ここで、第２感光膜パターン１４０は、駆動回路部のｐ型第３薄膜トランジスタ領域ＩＩＩの全体を遮断し、画素部の第１薄膜トランジスタ領域Ｉと駆動回路部のｎ型第２薄膜トランジスタ領域ＩＩとにおいてはゲート電極が形成される部分を遮断する。
その後、第２感光膜パターン１４０をマスクとしてｎ＋不純物をポリシリコン層１３０にドープする。
【００５７】
次に、図２Ｄに示すように、アッシング工程を実施して第２感光膜パターン１４０を所定厚さエッチングし、次に、ＬＤＤ領域を形成するためにｎ−不純物をポリシリコン層１３０にドープした後、残っている第２感光膜パターン１４０ａを除去する。
【００５８】
その後、図２Ｅに示すように、不純物ドープ工程を実施した後、基板の全面にソース及びドレイン用導電層１４５を蒸着する。
【００５９】
次に、この導電層１４５の上に第３感光膜を塗布した後、活性領域とソース及びドレイン領域とを定義するために、回折パターンマスクを利用した第３マスク工程で第３感光膜を部分エッチングすることにより、チャネル領域上に位置する部分の厚さとソース及びドレイン形成領域上に位置する部分の厚さとが異なる第３感光膜パターン１５０を形成する。ここで、回折パターンマスクを利用して第３感光膜を露光すると、回折露光された第３感光膜部分は、完全には露光されずに、後の現像工程で約半分だけ現像される。すなわち、回折露光された第３感光膜は、一般の露光マスクを利用した場合より透過する光の量が少ないため、完全には露光されずに部分的に露光される。従って、回折露光される部分の第３感光膜は現像工程を経ると、図２Ｅに示すように、露光されなかった部分の半分程度現像される。すなわち、回折露光工程時に、第１、２、３素子領域のチャネル領域に位置する第３感光膜部分は、ソース及びドレイン領域より多く露光される。
【００６０】
その後、図２Ｆに示すように、第３感光膜パターン１５０をマスクとして導電層１４５及びポリシリコン層１３０を選択的にエッチングしてソース、ドレイン、及び活性領域を定義する。
【００６１】
次に、図２Ｇに示すように、アッシング工程を実施して第３感光膜パターン１５０を所定厚さ除去することにより、導電層１４５の中央上部を露出させる。
【００６２】
その後、図２Ｈに示すように、所定厚さ除去された第３感光膜パターン１５０ａをマスクとして導電層１４５を選択的に除去することにより、画素部の第１ソース１５５ａ及び第１ドレイン１５５ｂと、駆動回路部の第２ソース１６０ａ、第２ドレイン１６０ｂ、第３ソース１６５ａ、及び第３ドレイン１６５ｂとをそれぞれ形成した後、第３感光膜パターン１５０ａを除去する。
【００６３】
次に、図２Ｉに示すように、画素部の第１ソース１５５ａ及び第１ドレイン１５５ｂと、駆動回路部の第２ソース１６０ａ、第２ドレイン１６０ｂ、第３ソース１６５ａ、及び第３ドレイン１６５ｂとを含む基板の全面に酸化シリコンを蒸着してゲート絶縁膜１７０を形成した後、活性化させる。
【００６４】
その後、ゲート絶縁膜１７０の上に金属物質、例えば、モリブデン、アルミニウム（ＡＬ）、アルミニウムネオジム、クロム（Ｃｒ）、タングステン（Ｗ）又は銅（Ｃｕ）、その他の導電性物質を蒸着した後、この金属物質層の上に第４感光膜を塗布し、第４マスク工程で第４感光膜を選択的に除去することによりゲート電極を定義するための第４感光膜パターン（図示せず）を形成する。
【００６５】
次に、図２Ｉに示すように、第４感光膜パターン（図示せず）をマスクとして金属物質層をパターニングしてゲート電極１７５、１８０、１８５を形成し、第４感光膜パターン（図示せず）を除去する。
【００６６】
その後、図２Ｊに示すように、ゲート電極１７５、１８０、１８５を含む基板の全面にシリコン酸化膜及びシリコン窒化物などを含む無機物質、又はベンゾシクロブテン及びアクリル樹脂などを含む有機物質のうち１つを蒸着して保護膜１９０を形成した後、水素化熱処理過程を行う。
【００６７】
次に、水素化熱処理工程を行った後、保護膜１９０の上に第５感光膜を塗布し、第５マスク工程で第５感光膜を選択的に除去することによりドレイン電極を接続させるためのコンタクトホール部分を定義する第５感光膜パターン（図示せず）を形成する。
【００６８】
その後、図２Ｋに示すように、第５感光膜パターン（図示せず）をマスクとして保護膜１９０とその下部のゲート絶縁膜１７０を選択的に除去することにより画素部のドレイン１５５ｂを露出させる保護膜コンタクトホール１９３を形成した後、第５感光膜パターン（図示せず）を除去する。
【００６９】
次に、保護膜コンタクトホール１９３が形成された保護膜１７０の上に画素部の第１薄膜トランジスタ領域Ｉにおける工程であり、保護膜１７０が形成された基板の上の全面にＩＴＯ又はＩＺＯ（Indium Zinc Oxide）を蒸着した後、このＩＴＯ又はＩＺＯ層の上に第６感光膜を塗布し、第６マスク工程により第６感光膜をパターニングして第６感光膜パターン（図示せず）を形成する。
【００７０】
その後、第６感光膜パターン（図示せず）をマスクとしてＩＴＯ又はＩＺＯ層を選択的に除去することによりドレイン１５５ｂに接続される画素電極１９５を形成した後、第６感光膜パターン（図示せず）を除去する。
【００７１】
一方、本発明の第２実施形態に係る液晶表示装置の薄膜トランジスタの製造方法について図３Ａ〜図３Ｋを参照して詳細に説明する。
【００７２】
図３Ａ〜図３Ｋは、本発明の第２実施形態に係る画素部のスイッチング素子と駆動回路部のＣＭＯＳ構造の薄膜トランジスタの各製造段階における断面図を示している。
【００７３】
図３Ａに示すように、透明な絶縁基板２２０の上の全面に酸化シリコンなどの無機絶縁物質を蒸着してバッファ層２２５を形成し、このバッファ層２２５が形成された基板２２０上の全面に非晶質シリコン層を蒸着した後、脱水素化過程を行う。本実施形態は、脱水素化過程の後にレーザー結晶化工程を実施して非晶質シリコン層を結晶化する工程を省略する点が前述した第１実施形態とは異なる。
【００７４】
その後、図３Ｂに示すように、非晶質シリコン層２３０の上に第１感光膜を塗布し、第１マスク工程で第１感光膜を選択的にパターニングすることにより非晶質シリコン層２３０の一部を露出させる第１感光膜パターン２３５を形成する。ここで、第１感光膜パターン２３５は、画素部の第１薄膜トランジスタ領域Ｉの全体、駆動回路部の第２薄膜トランジスタ領域ＩＩの全体及び第３薄膜トランジスタ領域ＩＩＩのソース及びドレイン領域を除いた領域上に形成される。
【００７５】
その後、第１感光膜パターン２３５をマスクとしてｐ＋不純物を駆動回路部のｐ型第３薄膜トランジスタ領域ＩＩＩの非晶質シリコン層２３０にドープした後、第１感光膜パターン２３５を除去する。
【００７６】
次に、図３Ｃに示すように、非晶質シリコン層２３０の上に第２感光膜を塗布した後、第２マスク工程で第２感光膜をパターニングすることにより非晶質シリコン層２３０の一部を露出させる第２感光膜パターン２４０を形成する。ここで、第２感光膜パターン２４０は、駆動回路部のｐ型第３薄膜トランジスタ領域ＩＩＩの全体を遮断し、画素部の第１薄膜トランジスタ領域Ｉと駆動回路部のｎ型第２薄膜トランジスタ領域ＩＩとにおいては、ゲート電極が形成される部分を遮断する。
その後、第２感光膜パターン２４０をマスクとしてｎ＋不純物を非晶質シリコン層２３０にドープする。
【００７７】
次に、図３Ｄに示すように、アッシング工程を行なって第２感光膜パターン２４０を所定厚さエッチングし、次に、ＬＤＤ領域を形成するためにｎ−不純物を非晶質シリコン層２３０にドープする。その後、第２感光膜パターン２４０を除いた後、レーザー結晶化工程を実施して非晶質シリコン層１３０をポリシリコン層に結晶化する。
その後、図３Ｅに示すように、不純物ドープ工程を実施した後、基板の全面にソース及びドレイン用導電層２４５を蒸着する。
【００７８】
次に、この導電層２４５の上に第３感光膜を塗布した後、活性領域とソース及びドレイン領域とを定義するために、回折パターンマスクを利用した第３マスク工程で第３感光膜を部分エッチングすることにより、チャネル領域上に位置する部分の厚さとソース及びドレイン形成領域上に位置する部分の厚さとが異なる第３感光膜パターン２５０を形成する。ここで、このような回折パターンマスクを利用して第３感光膜を露光すると、回折露光された第３感光膜部分は、完全には露光されずに、後の現象工程で約半分だけ現像される。すなわち、回折露光された第３感光膜は、一般の露光マスクを利用した場合より透過する光が少ないため、完全には露光されずに部分的に露光される。従って、回折露光される部分の第３感光膜は、現像工程を経ると、図３Ｅに示すように、露光されなかった部分の半分程度が現象される。すなわち、回折露光工程時に、第１、第２及び第３素子領域のチャネル領域に位置する第３感光膜部分は、ソース及びドレイン領域より多く露光される。
【００７９】
その後、図３Ｆに示すように、第３感光膜パターン２５０をマスクとして導電層２４５及びポリシリコン層２３０を選択的にエッチングすることによりソース及びドレイン領域と活性領域とを定義する。
【００８０】
次に、図３Ｇに示すように、アッシング工程を実施して第３感光膜パターン２５０を所定厚さ除去することにより、導電層２４５の中央上部を露出させる。
【００８１】
その後、図３Ｈに示すように、所定厚さ除去された第３感光膜パターン２５０ａをマスクとして導電層２４５を選択的に除去することにより画素部の第１ソース２５５ａ及び第１ドレイン２５５ｂと、駆動回路部の第２ソース２６０ａ、第２ドレイン２６０ｂ、第３ソース２６５ａ、及び第３ドレイン２６５ｂとを形成した後、第３感光膜パターン２５０ａを除去する。
【００８２】
次に、図３Ｉに示すように、画素部の第１ソース２５５ａ及び第１ドレイン２５５ｂと、駆動回路部の第２ソース２６０ａ、第２ドレイン２６０ｂ、第３ソース２６５ａ、及び第３ドレイン２６５ｂとを含む基板の全面にシリコン酸化膜及びシリコン窒化物などを含む無機物質、又はベンゾシクロブテン及びアクリル樹脂などを含む有機物質のうち１つを蒸着してゲート絶縁膜２７０を形成する。ここで、本実施形態は、ゲート絶縁膜の形成後に活性化する工程は省略する点が第１実施形態とは異なる。
【００８３】
その後、ゲート絶縁膜２７０の上に金属物質、例えば、モリブデン、アルミニウム、アルミニウムネオジム、クロム、タングステン又は銅、その他の導電性物質を蒸着した後、この金属物質層の上に第４感光膜を塗布し、第４マスク工程で第４感光膜を選択的に除去することにより、ゲート電極を定義するための第４感光膜パターン（図示せず）を形成する。
【００８４】
その後、図３Ｉに示すように、第４感光膜パターン（図示せず）をマスクとして金属物質層をパターニングすることによりゲート電極２７５、２８０、２８５を形成し、第４感光膜パターン（図示せず）を除去する。
【００８５】
次に、図３Ｊに示すように、ゲート電極２７５、２８０、２８５を含む基板の全面にシリコン酸化膜及びシリコン窒化物などを含む無機物質、又はベンゾシクロブテン及びアクリル樹脂などを含む有機物質のうち１つを蒸着して保護膜２９０を形成した後、水素化熱処理過程を行う。
【００８６】
次に、上記水素化熱処理工程を行った後、保護膜２９０の上に第５感光膜を塗布した後、第５マスク工程で第５感光膜を選択的に除去することにより、ドレイン電極を接続させるためのコンタクトホール領域を定義する第５感光膜パターン（図示せず）を形成する。
【００８７】
その後、図３Ｋに示すように、第５感光膜パターン（図示せず）をマスクとして保護膜２９０とその下部のゲート絶縁膜２７０を選択的に除去することにより画素部のドレイン２５５ｂを露出させる保護膜コンタクトホール２９３を形成した後、第５感光膜パターン（図示せず）を除去する。
【００８８】
次に、保護膜コンタクトホール２９３が形成された保護膜２９０の上に画素部の第１薄膜トランジスタ領域Ｉにおける工程であり、保護膜２９０が形成された基板の上の全面にＩＴＯ又はＩＺＯを蒸着した後、このＩＴＯ又はＩＺＯ層の上に第６感光膜を塗布した後、第６マスク工程により第６感光膜をパターニングして第６感光膜パターン（図示せず）を形成する。
【００８９】
その後、第６感光膜パターン（図示せず）をマスクとしてＩＴＯ又はＩＺＯ層を選択的に除去することによりドレイン２５５ｂに接続される画素電極２９５を形成した後、第６感光膜パターン（図示せず）を除去する。
【００９０】
以下、本発明の第３実施形態に係る液晶表示装置の薄膜トランジスタの製造方法について図４Ａ〜図４Ｂを参照して説明する。
【００９１】
図４Ａ〜図４Ｋは、本発明の第３実施形態に係る画素部のスイッチング素子と駆動回路部のＣＭＯＳ構造の薄膜トランジスタの各製造段階における断面図を示している。
【００９２】
図４Ａに示すように、透明な絶縁基板３２０上の全面に酸化シリコンなどの無機絶縁物質を蒸着してバッファ層３２５を形成し、このバッファ層３２５が形成された基板３２０上の全面に非晶質シリコン層を蒸着した後、脱水素化の過程を行う。ここで、本実施形態は、脱水素化過程の後、非晶質シリコン層をレーザー結晶化する工程を省略する点が前述した第１実施形態とは異なる。
【００９３】
次に、図４Ｂに示すように、非晶質シリコン層３３０の上に第１感光膜を塗布した後、第１マスク工程で第１感光膜を選択的にパターニングすることにより非晶質シリコン層３３０の一部を露出させる第１感光膜パターン３３５を形成する。ここで、第１感光膜パターン３３５は、画素部の第１薄膜トランジスタ領域Ｉの全体と、駆動回路部の第２薄膜トランジスタ領域ＩＩの全体と、第３薄膜トランジスタ領域ＩＩＩのソース及びドレイン領域を除いた領域との上に形成される。
【００９４】
その後、第１感光膜パターン３３５をマスクとしてｐ＋不純物を駆動回路部のｐ型第３薄膜トランジスタ領域ＩＩＩの非晶質シリコン層３３０にドープした後、第１感光膜パターン３３５を除去する。
【００９５】
次に、図４Ｃに示すように、非晶質シリコン層３３０の上に第２感光膜を塗布した後、第２マスク工程で第２感光膜をパターニングすることにより非晶質シリコン層３３０の一部を露出させる第２感光膜パターン３４０を形成する。ここで、第２感光膜パターン３４０は、駆動回路部のｐ型第３薄膜トランジスタ領域ＩＩＩの全体を遮断し、画素部の第１薄膜トランジスタ領域Ｉと駆動回路部のｎ型第２薄膜トランジスタ領域ＩＩにおいては、ゲート電極が形成される部分を遮断する。
その後、第２感光膜パターン３４０をマスクとしてｎ＋不純物を非晶質シリコン層３３０にドープする。
【００９６】
次に、図４Ｄに示すように、第２感光膜パターン３４０を除去した後、レーザー結晶化工程を実施して非晶質シリコン層３３０を結晶化する。
その後、図４Ｅに示すように、基板の全面にソース及びドレイン用導電層３４５を蒸着する。
【００９７】
次に、図４Ｅに示すように、導電層３４５の上に第３感光膜を塗布した後、活性領域とソース及びドレイン領域とを定義するために、回折パターンマスクを利用した第３マスク工程で第３感光膜を部分エッチングすることにより、チャネル領域上に位置する部分の厚さとソース及びドレイン形成領域上に位置する部分の厚さが異なる第３感光膜パターン３５０を形成する。ここで、上述した回折パターンマスクを利用して第３感光膜を露光すると、回折露光された第３感光膜部分は、完全には露光されずに、後の現像工程で半分程度だけ現像される。すなわち、回折露光された第３感光膜は、一般の露光マスクを利用した場合より透過する光の量が少ないため、完全には露光されずに部分的に露光される。従って、回折露光される部分の第３感光膜は、現像工程を経ると、図４Ｅに示すように、露光されなかった部分の半分程度現象される。すなわち、回折露光工程時に、第１、第２及び第３素子領域のチャネル領域に位置する第３感光膜部分は、ソース及びドレイン領域より多く露光される。
【００９８】
その後、図４Ｆに示すように、第３感光膜パターン３５０をマスクとして導電層３４５及びポリシリコン層３３０を選択的にエッチングすることによりソース及びドレイン領域と活性領域とを定義する。
【００９９】
次に、図４Ｇに示すように、アッシング工程を実施して第３感光膜パターン３５０を所定の厚さ除去することにより、導電層３４５の一部分、すなわち、導電層３４５のチャネル領域上に位置する部分を露出させる。
【０１００】
その後、図４Ｈに示すように、第３感光膜パターン３５０をマスクとして導電層３４５を選択的に除去することにより画素部の第１ソース３５５ａ及び第１ドレイン３５５ｂと、駆動回路部の第２ソース３６０ａ、第２ドレイン３６０ｂ、第３ソース３６５ａ、及び第３ドレイン３６５ｂを形成した後、第３感光膜パターン３５０ａを除去する。
【０１０１】
次に、図４Ｉに示すように、画素部の第１ソース３５５ａ及び第１ドレイン３５５ｂと、駆動回路部の第２ソース３６０ａ、第２ドレイン３６０ｂ、第３ソース３６５ａ、及び第３ドレイン３６５ｂとを含む基板の全面にシリコン酸化膜及びシリコン窒化物などを含む無機物質、又はベンゾシクロブテン及びアクリル樹脂などを含む有機物質のうち１つを蒸着してゲート絶縁膜３７０を形成する。ここで、本実施形態は、ゲート絶縁膜の形成後に活性化させる工程は省略する点が前述した第１実施形態とは異なる。
【０１０２】
その後、ゲート絶縁膜３７０の上に金属物質、例えば、モリブデン、アルミニウム、アルミニウムネオジム、クロム、タングステン又は銅、その他の導電性物質を蒸着した後、この金属物質層の上に第４感光膜を塗布し、第４マスク工程で第４感光膜を選択的に除去することにより、ゲート電極を定義するための第４感光膜パターン（図示せず）を形成する。
【０１０３】
その後、図４Ｉに示すように、第４感光膜パターン（図示せず）をマスクとして金属物質層をパターニングすることによりゲート電極３７５、３８０、３８５を形成し、第４感光膜パターン（図示せず）を除去する。
【０１０４】
次に、画素部の第１ソース３５５ａ及び第１ドレイン３５５ｂと、駆動回路部の第２ソース３６０ａ、第２ドレイン３６０ｂ、第３ソース３６５ａ、及び第３ドレイン３６５ｂとを含むゲート電極３７５、３８０、３８５をマスクとして使用して自己整列することにより、ｎ−不純物を結晶化された非晶質シリコン層３３０にドープしてＬＤＤ領域３８７を形成する。
【０１０５】
その後、図４Ｊに示すように、ゲート電極３７５、３８０、３８５を含む基板の全面にシリコン酸化膜及びシリコン窒化物などを含む無機物質、又はベンゾシクロブテン及びアクリル樹脂などを含む有機物質のうち１つを蒸着して保護膜３９０を形成した後、水素化熱処理過程を行う。
【０１０６】
次に、水素化熱処理工程を行なった後、保護膜３９０の上に第５感光膜（図示せず）を塗布した後、第５マスク工程で第５感光膜を選択的に除去することにより、ドレイン電極を接続させるためのコンタクトホール部分を定義する第５感光膜パターン（図示せず）を形成する。
【０１０７】
その後、図４Ｋに示すように、第５感光膜パターン（図示せず）をマスクとして保護膜３９０とその下部のゲート絶縁膜３７０を選択的に除去することにより画素部のドレイン３５５ｂを露出させる保護膜コンタクトホール３９３を形成した後、第５感光膜パターン（図示せず）を除去する。
【０１０８】
次に、保護膜コンタクトホール３９３が形成された保護膜３９０の上に画素部の第１薄膜トランジスタ領域Ｉにおける工程であり、保護膜３９０が形成された基板の上の全面にＩＴＯ又はＩＺＯを蒸着した後、ＩＴＯ又はＩＺＯ層の上に第６感光膜を塗布した後、第６マスク工程により第６感光膜をパターニングして第６感光膜パターン（図示せず）を形成する。
【０１０９】
その後、第６感光膜パターン（図示せず）をマスクとしてＩＴＯ又はＩＺＯ層を選択的に除去することによりドレイン３５５ｂに接続される画素電極３９５を形成した後、第６感光膜パターン（図示せず）を除去する。
【図面の簡単な説明】
【０１１０】
【図１】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの製造工程に適用されるマスク工程のフローチャートである。
【図２Ａ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｂ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｃ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｄ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｅ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｆ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｇ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｈ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｉ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｊ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図２Ｋ】第１実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ａ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｂ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｃ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｄ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｅ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｆ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｇ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｈ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｉ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｊ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図３Ｋ】第２実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ａ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｂ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｃ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｄ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｅ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｆ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｇ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｈ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｉ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｊ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図４Ｋ】第３実施形態に係るＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図５】一般の駆動回路部一体型の液晶表示装置の概略図である。
【図６】従来技術に用いられるＣＭＯＳ構造の薄膜トランジスタの断面図である。
【図７】従来技術に用いられるＣＭＯＳ構造の薄膜トランジスタの製造工程に適用されるマスク工程を示すフローチャートである。
【図８Ａ】従来技術に用いられるＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図８Ｂ】従来技術に用いられるＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図８Ｃ】従来技術に用いられるＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図８Ｄ】従来技術に用いられるＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図８Ｅ】従来技術に用いられるＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図８Ｆ】従来技術に用いられるＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図８Ｇ】従来技術に用いられるＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【図８Ｈ】従来技術に用いられるＣＭＯＳ構造薄膜トランジスタの各製造段階の断面図である。
【符号の説明】
【０１１１】
１２０：基板
１２５：バッファ層
１３０：ポリシリコン層
１３５ａ、１３５ｂ：第１感光膜パターン
１４０ａ：第２感光膜パターン
１４５：導電層
１５０：第３感光膜パターン
１５５ａ：第１ソース
１５５ｂ：第１ドレイン
１６０ａ：第２ソース
１６０ｂ：第２ドレイン
１６５ａ：第３ソース
１６５ｂ：第３ドレイン
１７０：ゲート絶縁膜
１７５：第１ゲート
１８０：第２ゲート
１８５：第３ゲート
１９０：保護膜
１９３：保護膜コンタクトホール
１９５：画素電極
【図１】
2006303424.tif 000003
【図２Ａ】
2006303424.tif 000004
【図２Ｂ】
2006303424.tif 000005
【図２Ｃ】
2006303424.tif 000006
【図２Ｄ】
2006303424.tif 000007
【図２Ｅ】
2006303424.tif 000008
【図２Ｆ】
2006303424.tif 000009
【図２Ｇ】
2006303424.tif 000010
【図２Ｈ】
2006303424.tif 000011
【図２Ｉ】
2006303424.tif 000012
【図２Ｊ】
2006303424.tif 000013
【図２Ｋ】
2006303424.tif 000014
【図３Ａ】
2006303424.tif 000015
【図３Ｂ】
2006303424.tif 000016
【図３Ｃ】
2006303424.tif 000017
【図３Ｄ】
2006303424.tif 000018
【図３Ｅ】
2006303424.tif 000019
【図３Ｆ】
2006303424.tif 000020
【図３Ｇ】
2006303424.tif 000021
【図３Ｈ】
2006303424.tif 000022
【図３Ｉ】
2006303424.tif 000023
【図３Ｊ】
2006303424.tif 000024
【図３Ｋ】
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【図４Ａ】
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【図４Ｂ】
2006303424.tif 000027
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
2006303424.tif 000032
【図４Ｈ】
2006303424.tif 000033
【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
2006303424.tif 000041
【図８Ｃ】
2006303424.tif 000042
【図８Ｄ】
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【図８Ｅ】
2006303424.tif 000044
【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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