(57)【要約】【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。【選択図】図２
2006303448.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、
半導体基板の主表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜をパターニングして、前記メモリセルトランジスタのソース側不純物領域となる領域が開口された導電パターンを形成する工程と、
前記導電パターンをマスクとして、前記メモリセルトランジスタの前記ソース側不純物領域を形成する工程と、
前記導電パターンを覆うように第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２導電膜を形成する工程と、
前記第２絶縁膜と、前記第２導電膜とをエッチバックして、前記メモリセルトランジスタのメモリゲート電極を形成する工程と、
前記導電パターンと、前記メモリゲート電極とをマスクとして、ソース領域を形成する工程と、
前記導電パターンをパターニングして、前記メモリセルトランジスタのゲート電極と、前記周辺回路領域に形成されるトランジスタのゲート電極とを形成する工程と、
前記メモリセルトランジスタの前記ドレイン領域と、前記周辺回路領域に形成されるトランジスタのソース領域と、ドレイン領域とを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
前記第１導電膜のパターニング工程は、前記メモリセルトランジスタの前記ソース側不純物領域となる領域上に、前記第１導電膜の残留部を残す工程を含み、
前記第２絶縁膜の形成工程は、前記残留部を覆うように前記第２絶縁膜を形成する工程を含み、
前記メモリゲート電極を形成する工程は、対向配置された前記メモリゲート電極を一体的に接続する接続部を、前記残留部の周囲に形成する工程を含み、
前記接続部上にコンタクト部を形成する工程をさらに備える、請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記導電パターンの形成工程は、前記周辺回路に形成される前記ゲート電極の隣り合う前記ゲート電極間の分離領域にとなる領域に開口部を形成する工程を含み、
前記周辺回路に形成されるゲート電極を形成する工程は、前記開口部の両側に前記隣り合うゲート電極をそれぞれ形成する工程を含む、請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第２絶縁膜は、第１シリコン酸化膜と、窒化シリコン膜と、第２シリコン酸化膜とを含む、請求項１から請求項３のいずれかに記載の半導体記憶装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に形成された第１不純物領域と、
前記半導体基板上に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に形成されたチャネル領域と、
前記チャネル領域が位置する前記半導体基板の主表面上のうち、前記第１不純物領域側の前記主表面上に第１絶縁膜を介して形成された第１ゲートと、
前記チャネル領域が位置する前記半導体基板の主表面上にうち、前記第２不純物領域側の前記主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成された第２ゲートと、
前記第１ゲートに対して前記第２ゲートと反対側に位置する前記半導体基板の主表面上に位置し、前記第１ゲートの側面上に形成された第３絶縁膜と、
前記第３絶縁膜とその直下に位置する前記半導体基板との界面が、前記第２絶縁膜とその直下に位置する前記半導体基板の主表面との界面より、上方に位置する、半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板の主表面上に選択的に形成され、メモリセルが形成されるメモリセル領域と、
前記メモリセルの動作制御を行なう周辺回路が形成される周辺回路領域と、
前記メモリセル領域上に形成された第１不純物領域および前記第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体基板の主表面上に形成されたチャネル領域と、
前記チャネル領域が位置する前記半導体基板の主表面上のうち、前記第１不純物領域側の上面に第１絶縁膜を介して形成された第１ゲートと、
前記チャネル領域が位置する前記半導体基板の主表面上にうち、前記第２不純物領域側の上面上に電荷を蓄積可能な第２絶縁膜を介して形成された第２ゲートと、
前記第１ゲートに対して、前記第２ゲートと反対側に位置する前記半導体基板の主表面上に位置し、前記第１ゲートの側面上に形成された第３絶縁膜と、
前記周辺回路領域上に第４絶縁膜を介して形成された第３ゲートと、
前記第３ゲートの側面上に形成された第４絶縁膜と、
を備え、
前記第３絶縁膜とその直下に位置する前記半導体基板との界面は、前記第４絶縁膜とその直下に位置する前記半導体基板との界面より上方に位置する、半導体記憶装置。
【請求項７】
前記第１不純物領域は、ドレイン領域として機能可能とされ、前記第２不純物領域は、ソース領域として機能可能な、請求項５または請求項６に記載の半導体記憶装置。
【請求項８】
半導体基板と、
前記半導体基板の主表面上に選択的に形成された分離領域と、
前記分離領域により規定され、該分離領域を介して隣り合う第１、第２不純物領域と、
前記第１領域上に形成された第１不純物領域と、
前記第１領域上に形成された第２不純物領域と、
前記第２領域上に形成された第３不純物領域と、
前記第２領域上に形成された第４不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に形成された第１チャネル領域と、
前記第３不純物領域と前記第４不純物領域との間に形成された第２チャネル領域と、
前記第１チャネル領域が位置する前記半導体基板の主表面のうち、前記第１不純物領域側に位置する前記主表面上に、第１絶縁膜を介して形成された第１ゲートと、
前記第１チャネル領域が位置する前記半導体基板の主表面のうち、前記第２不純物領域側に位置する前記主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成された第２ゲートと、
前記第２チャネル領域が位置する前記半導体基板の主表面のうち、前記第３不純物領域側に位置する前記主表面上に、第３絶縁膜を介して形成された第３ゲートと、
前記第２チャネル領域が位置する前記半導体基板の主表面のうち、前記第４不純物領域側に位置する前記主表面上に、電荷を蓄積可能な第４絶縁膜を介して形成された第４ゲートと、
前記第１領域と前記第２領域との間に位置する前記分離領域上に形成され、第１領域上に形成された第２ゲートと、前記第２領域上に形成された第３ゲートとを接続する第１接続部と、
前記第１接続部間に形成された第２接続部と、
を備え、
前記第２接続部は、第１導電膜と、前記第１導電膜の周囲に第５絶縁膜を介して形成された第２導電膜とを含む、半導体記憶装置。
【請求項９】
半導体基板と、
前記半導体基板の主表面上に選択的に形成された分離領域と、
前記半導体基板の主表面上に前記分離領域により規定された活性領域と、
前記活性領域上に形成された第１不純物領域と、
前記活性領域上に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体基板の主表面上に形成されたチャネル領域と、
前記チャネル領域の上面のうち、前記第１不純物領域側の上面に第１絶縁膜を介して形成された環状の第１ゲートと、
前記第２不純物領域側に位置する前記第１ゲートの側面上に形成された凹部と、
前記チャネル領域の上面のうち、前記第２不純物領域側の上面に、電荷を蓄積可能な第２絶縁膜を介して形成され、前記第１ゲートの側面上に形成された環状の第２ゲートと、
前記第２ゲートに接続され、前記凹部内に形成された接続部と、
前記接続部に接続され、前記第２ゲートに電圧を印加可能な電圧印加部と、
を備えた半導体記憶装置。
【請求項１０】
前記第２不純物領域に電圧を印加可能な他の電圧印加部をさらに備え、
前記第２不純物領域は、前記第２ゲートに沿って複数形成され、前記電圧印加部が前記各第１不純物領域ごとに形成された、請求項９に記載の半導体記憶装置。
【請求項１１】
半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、
前記活性領域上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜にパターニングを施して、ソース領域として機能可能な第１不純物領域となる領域上に開口部を有し、前記第１不純物領域側の側面に凹部を有する導電膜パターンを形成する工程と、
前記導電膜パターンをマスクとして、前記半導体基板の主表面に不純物を導入して前記第１不純物領域を形成する工程と、
前記導電膜パターンを覆い、電荷を蓄積可能な第２絶縁膜を形成する工程と
前記第２絶縁膜上に第２導電膜を形成する工程と、
前記第２導電膜および前記第２絶縁膜にエッチングを施して、前記導電膜パターンの開口部の側面上に、第２絶縁膜を介して第２ゲートを形成する工程と、
前記導電膜パターンのうち、ドレイン領域として機能可能な第２不純物領域が位置する領域をエッチングして、前記第１不純物領域の周囲を取り囲む前記半導体基板の主表面上に第１ゲートを形成する工程と、
前記半導体基板の主表面に不純物を導入して前記第２不純物領域を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項１２】
前記第２導電膜を形成する工程は、前記凹部内に前記第２導電膜を充填することにより前記第２ゲートに電圧を印加可能な電圧印加部が接続される接続部を形成する工程をさらに備える、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記第１ゲートの上面にシリサイド膜を形成する工程をさらに備える、請求項１１または請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
半導体基板の主表面上に、第１絶縁膜を介して導電膜を形成する工程と、
前記導電膜に開口部を形成する工程と、
前記開口部を取り囲む前記導電膜の側壁上に第２絶縁膜を形成する工程と、
前記導電膜をパターニングして、前記第２絶縁膜と該第２絶縁膜間の領域とによって、絶縁分離された第１と第２導電膜パターンを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項１５】
前記第１導電膜パターンおよび前記第２導電膜パターンが延在する方向と交差する方向の前記開口部の幅は、前記第１導電膜パターンおよび前記第２導電膜パターンが延在する方向と交差する方向の前記第１導電膜パターンおよび前記第２導電膜パターンの幅よりも大きい、請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜とを順次積層して、前記第２絶縁膜を形成する、請求項１４または請求項１５に記載の半導体記憶装置の製造方法。
【請求項１７】
前記第１および第２導電膜パターンは、ＳＲＡＭ（Static Random Access Memory）のゲート電極となる、請求項１４から請求項１６のいずれかに記載の半導体記憶装置の製造方法。
【請求項１８】
前記半導体基板の主表面上に選択的に形成され、第１メモリセルトランジスタが形成される第１メモリセル領域と、
前記第１メモリセルの動作制御を行なう周辺回路トランジスタが形成される周辺回路領域と、
複数の第２メモリセルトランジスタが形成される第２メモリセル領域と、
前記半導体基板の主表面上に、第１絶縁膜を介して、第１導電膜を形成する工程と、
前記第１導電膜にパターニングを施して、前記第１メモリセルトランジスタの第１不純物領域となる領域上に第１開口部を有し、前記第２メモリセルトランジスタのゲート間に位置する領域上に第２開口部を有する導電膜パターンを形成する工程と、
前記導電膜パターンをマスクとして、前記半導体基板に不純物を導入して、前記第１メモリセルの第１不純物領域を形成する工程と、
前記導電膜パターンを覆い、電荷を蓄積可能な第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記導電膜パターンを覆う第２導電膜を形成する工程と、
前記第２導電膜および前記第２絶縁膜をエッチングして、前記導電膜パターンの前記第１不純物領域側の側面上に前記第２絶縁膜を介して、前記第１メモリセルトランジスタの第２ゲートを形成すると共に、前記周辺回路トランジスタのゲートを形成し、さらに、前記第２メモリセルトランジスタのゲートを形成する、半導体記憶装置の製造方法。
【請求項１９】
複数の前記第２メモリセルトランジスタは、ＳＲＡＭ（Static Random Access Memory）を構成する、請求項１８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、複数のメモリセルトランジスタが形成されるメモリセル領域と、周辺回路トランジスタが複数形成される周辺回路領域とを備えた、半導体集積回路装置（半導体記憶装置）（下記特許文献１参照）が知られている。たとえば、特開２００３−３０９１９３号公報には、半導体基板にメモリセルトランジスタと、そのアクセス回路とを備える半導体集積回路装置が記載されている。
【０００３】
この半導体集積回路装置は、半導体基板の主表面上にメモリセル領域と、周辺領域とを備えており、メモリセル領域には、複数のメモリセルトランジスタが形成されている。また、周辺領域には、電源電圧系ＭＯＳトランジスタと、高耐圧ＮＭＯＳトランジスタ等の周辺回路トランジスタが形成されている。このように構成された半導体集積回路装置を製造するには、メモリセルトランジスタを形成した後に、周辺回路トランジスタを形成する。このように、従来の半導体周辺回路装置の製造方法においては、メモリセルトランジスタと、周辺回路トランジスタとの形成工程が別個の工程となっていた。
【特許文献１】特開２００４−２２８５７１号公報
【特許文献２】特開２００３−３０９１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特開２００３−３０９１９３号公報に記載された半導体集積回路装置の製造方法においては、メモリセルトランジスタの形成工程と、周辺回路トランジスタとの形成工程とが別個の工程となっていたため、総工程数が長くなり、コストが高くなるという問題があった。
【０００５】
この発明は、上記のような課題に鑑みてなされたものであり、その目的は、半導体集積回路装置（半導体記憶装置）の総工程数を低減して、コストを低廉なものとすることである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体記憶装置の製造方法は、１つの局面では、メモリセルトランジスタが形成されるメモリセル領域と、メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、半導体基板の主表面に第１絶縁膜を形成する工程と、第１絶縁膜上に第１導電膜を形成する工程と、第１導電膜をパターニングして、メモリセルトランジスタのソース領域となる領域が開口された導電パターンを形成する工程と、第１導電パターンをマスクとして、メモリセルトランジスタのソース領域を形成する工程と、導電パターンを覆うように第２絶縁膜を形成する工程と、第２絶縁膜上に第２導電膜を形成する工程と、第２絶縁膜と、第２導電膜とをエッチバックして、メモリセルトランジスタのメモリゲート電極を形成する工程と、導電パターンをパターニングして、メモリセルトランジスタのゲート電極と、周辺回路領域に形成されるトランジスタのゲート電極とを形成する工程と、メモリセルトランジスタのドレイン領域と、周辺回路領域に形成されるトランジスタのソース領域と、ドレイン領域とを形成する工程とを備える。
【０００７】
本発明に係る半導体記憶装置は、１つの局面では、半導体基板と、半導体基板の主表面上に選択的に形成された分離領域と、分離領域により規定され、該分離領域を介して隣り合う第１、第２不純物領域と、第１領域上に形成された第１不純物領域と、第１領域上に形成された第２不純物領域と、第２領域上に形成された第３不純物領域と、第２領域上に形成された第４不純物領域と、第１不純物領域と第２不純物領域との間に形成された第１チャネル領域と、第３不純物領域と第４不純物領域との間に形成された第２チャネル領域と、第１チャネル領域が位置する半導体基板の主表面のうち、第１不純物領域側に位置する主表面上に、第１絶縁膜を介して形成された第１ゲートと、第１チャネル領域が位置する半導体基板の主表面のうち、第２不純物領域側に位置する主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成された第２ゲートと、第２チャネル領域が位置する半導体基板の主表面のうち、第３不純物領域側に位置する主表面上に、第３絶縁膜を介して形成された第３ゲートと、第２チャネル領域が位置する半導体基板の主表面のうち、第４不純物領域側に位置する主表面上に、電荷を蓄積可能な第４絶縁膜を介して形成された第４ゲートと、第１領域と第２領域との間に位置する分離領域上に形成され、第１領域上に形成された第２ゲートと、第２領域上に形成された第３ゲートとを接続する第１接続部と、第１接続部間に形成された第２接続部と、を備え、第２接続部は、第１導電膜と、第１導電膜の周囲に第５絶縁膜を介して形成された第２導電膜とを含む。
【０００８】
本発明に係る半導体記憶装置は、他の局面では、半導体基板と、半導体基板の主表面上に選択的に形成された分離領域と、半導体基板の主表面上に分離領域により規定された活性領域と、活性領域上に形成された第１不純物領域と、活性領域上に形成された第２不純物領域と、第１不純物領域と第２不純物領域との間に位置する半導体基板の主表面上に形成されたチャネル領域と、チャネル領域の上面のうち、第１不純物領域側の上面に第１絶縁膜を介して形成された環状の第１ゲートと、第２不純物領域側に位置する第１ゲートの側面上に形成された凹部と、チャネル領域の上面のうち、第２不純物領域側の上面に、電荷を蓄積可能な第２絶縁膜を介して形成され、第１ゲートの側面上に形成された環状の第２ゲートと、第２ゲートに接続され、凹部内に形成された接続部と、接続部に接続され、第２ゲートに電圧を印加可能な電圧印加部とを備える。
【０００９】
本発明に係る半導体記憶装置の製造方法は、他の局面では、半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、活性領域上に第１絶縁膜を形成する工程と、第１絶縁膜上に第１導電膜を形成する工程と、第１導電膜にパターニングを施して、ソース領域として機能可能な第１不純物領域となる領域上に開口部を有し、第１不純物領域側の側面に凹部を有する導電膜パターンを形成する工程と、導電膜パターンをマスクとして、半導体基板の主表面に不純物を導入して第１不純物領域を形成する工程と、導電膜パターンを覆い、電荷を蓄積可能な第２絶縁膜を形成する工程と第２絶縁膜上に第２導電膜を形成する工程と、第２導電膜および第２絶縁膜にエッチングを施して、導電膜パターンの開口部の側面上に、第２絶縁膜を介して第２ゲートを形成する工程と、導電膜パターンのうち、ドレイン領域として機能可能な第２不純物領域が位置する領域をエッチングして、第１不純物領域の周囲を取り囲む半導体基板の主表面上に第１ゲートを形成する工程と、半導体基板の主表面に不純物を導入して第２不純物領域を形成する工程とを備える。
【発明の効果】
【００１０】
本発明に係る半導体記憶装置（半導体集積回路装置）およびその製造方法によれば、総工程数を低減することができ、コストを低廉なものにすることができる。
【発明を実施するための最良の形態】
【００１１】
図１から図８５を用いて、本発明に係る実施の形態について説明する。
（実施の形態１）
図１は、本実施の形態１に係る半導体集積回路装置（不揮発性半導体記憶装置）１０を模式的に示した平面図である。この半導体集積回路装置１０は、たとえば、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置１０は、基板上に周辺回路領域６５と、メモリセル領域６７とを備えている。
【００１２】
周辺回路領域６５は、たとえば、ＭＰＵ（Micro Processing Unit）領域６１や、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）領域６４と、ＲＯＭｃｏｎｔｒｏｌ領域６３ａとを備えている。
【００１３】
また、メモリセル領域６７は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）領域６３と、ＲＡＭ（Ｒｅａｄ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）領域６２とを備えている。
【００１４】
これら、各領域６１、６３ａ、６４、６３、６２は、半導体基板１３の主表面上に選択的に形成された分離領域２５により規定されている。この分離領域２５は、半導体基板１３の主表面に、たとえば、３００ｎｍ程度の深さまで、エッチングされた溝と、この溝内に充填された、たとえば、シリコン酸化膜等の絶縁膜とから構成されている。図２は、ＲＯＭ領域６３のメモリセル領域の断面図である。この図２に示されるように、メモリセル領域６７のＲＯＭ領域６３には、複数のメモリセルトランジスタ２７が形成されている。
【００１５】
このメモリセル領域６７においては、半導体基板１３の主表面側には、Ｐ型のウエル１２が形成されている。この半導体基板１３の主表面上に、たとえば、ＭＯＮＯＳ構造等からなる複数のメモリセルトランジスタ（第１トランジスタ）２７が形成されており、メモリセルトランジスタ２７の上面側には、ビット線４８が設けられている。メモリセルトランジスタ２７は、半導体基板１３上に形成されたドレイン領域（第１不純物領域）１７と、半導体基板１３の主表面上に形成されたソース領域（第２不純物領域）１５と、ソース領域１５とドレイン領域１７との間に位置する半導体基板１３の主表面上に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面のうち、ドレイン領域１７側に位置する主表面上に、絶縁膜（第１絶縁膜）４１を介して形成されたコントロールゲート（第１ゲート）４２と、チャネル領域７５が位置する半導体基板１３の主表面のうち、ソース領域１５側に位置する主表面上に、電荷を蓄積可能な絶縁膜（第２絶縁膜）４４を介して形成されたメモリゲート電極（第２ゲート）４５と備えている。
【００１６】
コントロールゲート４２は、たとえば、リン（Ｐ）等の不純物が注入（導入）された多結晶シリコン膜等の導電膜から形成されておいる。このコントロールゲート４２の半導体基板１３の主表面に対して垂直な方向の厚さは、たとえば、２００ｎｍ低程度とされており、半導体基板１３の主表面と平行な方向の幅は、たとえば、９０ｎｍ程度とされている。
【００１７】
このコントロールゲート４２のドレイン領域１７側の側面上には、たとえば、シリコン酸化膜等からなるサイドウォール状の絶縁膜４６が形成されている。メモリゲート電極４５は、コントロールゲート４２のソース領域１５側の側面上にサイドウォール状に形成されており、たとえば、多結晶シリコン膜等の導電膜から構成されている。このサイドウォール状のメモリゲート電極４５底部の幅は、たとえば、４５ｎｍ程度とされている。このメモリゲート電極４５のソース領域１５側の側面上には、シリコン酸化膜などからなるサイドウォール状の絶縁膜４６が形成されている。
【００１８】
ソース領域１５は、ヒ素（Ａｓ）等のｎ型の不純物が導入された低濃度不純物拡散層１５ａと、この低濃度不純物拡散層１５ａより高濃度のｎ型の不純物が導入された高濃度不純物拡散層１５ｂとを備えた、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造とされている。低濃度不純物拡散層１５ａは、たとえば、ヒ素と共に、たとえば１０１３〜１０１４ｃｍ−２のイオン注入量（ドーズ量）でリンなどが注入されている。
【００１９】
リンの方が、ヒ素より熱拡散した際に、半導体基板１３の主表面と平行な方向に拡散しやすい。このため、低濃度不純物拡散層１５ａのコントロールゲート４２側の端部が、低濃度不純物拡散層１５ａの中央部より低濃度となる。このため、リンなどを注入することにより、低濃度不純物拡散層１５ａの端部に、ホールの形成に適した不純物の電荷密度領域を形成することができる。さらに、ヒ素を用いて低濃度不純物拡散層１５ａを形成する際に、同時にボロンを導入することにより、ヒ素の不純物拡散層の周囲をボロンの不純物拡散層が覆う構造を構成（Ｈａｌｏ構造）を構成することができ、電界をより高くすることができる。
【００２０】
ドレイン領域１７も、ソース領域１５と同様に構成されており、ｎ型の低濃度不純物拡散層１７ａと、この低濃度不純物拡散層１７ａより高濃度の高濃度不純物拡散層１７ｂとを備えている。
【００２１】
そして、メモリゲート電極４５の上面と、コントロールゲート４２の上面と、ソース領域１５の上面と、ドレイン領域１７の上面上には、たとえば、コバルトシリサイド（ＣｏＳｉ）またはニッケルシリサイド（ＮｉＳｉ）等から構成された金属シリサイド膜３７がそれぞれ形成されている。ここで、コントロールゲート４２の上面は、ソース領域１５側からドレイン領域１７側に亘って平坦面状に形成されており、このコントロールゲート４２の上面上に形成された金属シリサイド膜３７も、ソース領域１５側からドレイン領域１７側に亘って平坦面状に形成されている。このため、金属シリサイド膜３７の厚さに偏りがなく、コントロールゲート４２の抵抗の均一化を図ることができ、コントロールゲート４２の抵抗を所望値に設定することができる。
【００２２】
チャネル領域７５は、ソース領域１５側に位置し、メモリゲート電極４５下に位置する領域に形成された、メモリゲート下チャネル領域（第１チャネル領域）１４と、ドレイン領域１７側に位置し、コントロールゲート４２下に位置する領域に形成されたコントロールゲート下チャネル領域（第２チャネル領域）１６とを備えている。
【００２３】
メモリゲート下チャネル領域１４の電荷密度（不純物濃度）は、コントロールゲート下チャネル領域１６の電荷密度より小さい。たとえば、メモリゲート下チャネル領域１４の電荷密度は、１０１７〜１０１８／ｃｍ３であることが好ましく、３×１０１７／ｃｍ３〜７×１０１７／ｃｍ３であればより好ましく、たとえば５×１０１７／ｃｍ３程度である。コントロールゲート下チャネル領域１６の不純物の電荷密度（不純物濃度）は、たとえば１０１８／ｃｍ３程度である。
【００２４】
絶縁膜４４は、メモリゲート電極４５下に位置する半導体基板１３の主表面上および、コントロールゲート４５とメモリゲート電極４２との間に亘って形成されている。
【００２５】
この絶縁膜４４は、たとえば、半導体基板１３の主表面に対して垂直な方向の厚さが、５ｎｍ程度とされたシリコン酸化膜と、このシリコン酸化膜上に形成され、１０ｎｍ程度のシリコン窒化膜と、このシリコン窒化膜上に形成された５ｎｍ程度のシリコン酸化膜を順次積層することにより形成されている。そして、この絶縁膜４４の半導体基板１３の主表面に対して垂直な方向の厚さは、たとえば、２０ｎｍ程度とされている。
【００２６】
絶縁膜４１は、コントロールゲート４２下に位置する半導体基板１３の主表面上に形成されており、たとえば、厚さが、３ｎｍ程度のシリコン酸化膜から構成されている。
【００２７】
このように構成されたメモリセルトランジスタ２７の表面上には、絶縁膜５２が形成されており、この絶縁膜５２の上面上には、層間絶縁膜３８が形成されている。そして、この層間絶縁膜３８の上面上には、ビット線４８が形成されている。
【００２８】
そして、ドレイン領域１７の上面上に形成された金属シリサイド膜３７には、コンタクト部４９が形成されている。このコンタクト部４９は、層間絶縁膜３８の上面から下面側にまで貫通するコンタクトホールと、このコンタクトホールの内壁面上に形成された導電膜３９と、導電膜３９の表面側に形成され、コンタクトホール内に充填された導電膜５０とから構成されている。そして、コンタクト部４９は、層間絶縁膜３８を貫通して、層間絶縁膜３８上に形成されたビット線４８に接続されている。
【００２９】
図３は、周辺回路領域６５における断面図である。この。この図２に示されるように、周辺回路領域６５が位置する半導体基板１３の主表面上には、Ｐ型のウエル１２と、Ｎ型のウエル１８とが形成されている。また、Ｐ型のウエル１２とＮ型のウエル１８との境界部分には、分離領域（ＳＴＩ（Shallow  Trench  Isolation）分離）２５が形成されている。そして、Ｐ型のウエル１２の上面上には、周辺回路トランジスタ２８ａが形成されている。また、Ｎ型のウエル１８の上面上には、周辺回路トランジスタ２８ｂが形成されている。なお、周辺回路トランジスタ２８ａ、２８ｂの上面上には、絶縁膜５２が形成されており、絶縁膜５２の上面には層間絶縁膜３８が形成されている。この層間絶縁膜３８の上面上には、複数の上層配線４８ａ、４８ｂ、４８ｃ、４８ｄが配置されている。周辺回路トランジスタ２８ａは、半導体基板１３の主表面上に形成されたゲート電極４３ａと、このゲート電極４３ａと半導体基板１３との間に形成されたゲート絶縁膜４０とを備えている。
【００３０】
ゲート電極４３ａの半導体基板１３の主表面に対して垂直な方向の高さは、図２に示すメモリセルトランジスタ２７のコントロールゲート４２の高さと略同じ高さとされている。
【００３１】
また、周辺回路トランジスタ２８ａは、半導体基板１３の主表面上に形成されたソース領域１９ａと、ドレイン領域１９ｂとを備えている。ゲート電極４３ａの側面には、サイドウォール４７が形成されている。
【００３２】
ソース領域１９ａは、Ｎ型の低濃度不純物拡散層１９ａ１と、低濃度不純物拡散層１９ａ１内に導入された電荷密度より高濃度のＮ型の高濃度不純物拡散層１９ａ２とを備えている。また、ドレイン領域もソース領域１９ａと同様に構成されており、低濃度不純物拡散層１９ｂ１と、この低濃度不純物拡散層１９ｂ１より電荷密度が大きい高濃度不純物拡散層１９ｂ２とを備えている。そして、ゲート電極４３ａと、ソース領域１９ａと、ドレイン領域１９ｂの上面上には、たとえば、コバルトシリサイド（ＣｏＳｉ）またはニッケルシリサイド（ＮｉＳｉ）等から構成された金属シリサイド膜３７が形成されている。
【００３３】
周辺回路トランジスタ２８ｂは、半導体基板１３の主表面上に形成されたゲート電極４３ｂと、このゲート電極４３ｂ下に位置する半導体基板１３の主表面上に形成されたゲート絶縁膜４０と、ゲート電極４３ｂと隣り合う半導体基板１３の主表面上に形成されたＰ型のソース領域２０ａおよびＰ型のドレイン領域２０ｂとを備えている。そして、ゲート電極４３ｂの上面上と、ソース領域２０ａの上面上と、ドレイン領域２０ｂの上面上とにも、金属シリサイド膜３７が形成されており、コンタクト部４９が形成されている。コンタクト部４９は、上層配線４８ｃ、４８ｄに接続されている。
【００３４】
図４を用いて、上記のように構成された半導体集積回路装置１０の書き込み動作について説明する。図４は、書き込み動作の際におけるメモリセル領域６７の断面図である。この図４に示されるように、選択されたメモリセルトランジスタ２７ａのドレイン領域１７には、たとえば、０．８Ｖ程度の電圧が印加され、ソース領域１５には、たとえば、６Ｖ程度の電圧が印加される。そして、メモリゲート電極４５には、１１Ｖ程度の電圧が印加され、コントロールゲート４２には、１．５Ｖ程度の電圧が印加される。
【００３５】
このように、電圧を印加すると、コントロールゲート４２と、メモリセルゲート電極４５との境界付近に、大きな電界が生じ、多くのホットエレクトロンが発生する。そして、電荷を蓄積可能な絶縁膜４４内に電子がトラップされる。そして、絶縁膜４４のうち、窒化シリコンの部分に電子が入り込み、電気情報が書き込まれる。この現象はソースサイドインジェクション（Ｓｏｕｒｃｅ ｓｉｄｅ ｉｎｊｅｃｔｉｏｎ：ＳＳＩ）として知られている。
【００３６】
また、図５を用いて、上記のように構成された半導体集積回路装置１０の消去動作について説明する。図５は、消去動作におけるメモリセル領域６７の断面図である。この図５に示されるように、ソース領域１５にたとえば、６Ｖ程度の電圧が印加され、ドレイン領域１７には、０Ｖ程度の電圧が印加される。そして、コントロールゲート４２には、０Ｖ程度の電圧が印加され、メモリゲート電極４５には、−６Ｖ程度の電圧が印加される。
【００３７】
このように、メモリゲート電極４５に負電位を与え、メモリゲート側不純物拡散層に正電位を与えることにより、メモリゲート電極４５側のソース領域１５の端部で、共反転が生じ、バンド間トンネル現象を起こし、ホールを生成することができる。発生したホールは、バイスにより引かれ、メモリゲート電極４５下に位置する絶縁膜４４内に注入されることにより、消去動作が行なわれる。
【００３８】
このように、絶縁膜４４内に注入された電子を、ホールによって中和することによって、上昇したしきい値電圧を低下させる。
【００３９】
読み出し動作においては、たとえば、選択されたメモリセルトランジスタ２７のコントロールゲート４２およびメモリゲート電極４５に、たとえば、１．５Ｖ程度の電圧を印加する。さらに、ソース領域１５にたとえば、０Ｖ程度の電圧を印加し、ドレイン領域１７に、たとえば、１．５Ｖ程度の電圧を印加する。このようにして、選択されたメモリセルトランジスタ２７の書き込み状態におけるしきい値電圧と、消去状態におけるメモリセルトランジスタ２７のしきい値電圧との間に位置する電圧を、ソース領域１５とドレイン領域１７との間に印加する。ここで、選択されたメモリセルトランジスタ２７の絶縁膜４４内に電子がトラップされ、しきい値電圧が上昇している場合には、ＯＦＦ状態が維持され、絶縁膜４４内にホールが注入されている場合には、ＯＮ状態となる。
【００４０】
上記のように構成された半導体集積回路装置１０の製造方法について説明する。
図６は、半導体集積回路装置１０の製造工程の第１工程において、メモリセル領域６７における断面図であり、図７は、第１工程における周辺回路領域６５における断面図である。
【００４１】
この図７に示されるように、半導体基板１３の主表面を選択的に、たとえば、３００ｎｍ程度エッチングして、分離領域（素子分離領域）２５用の溝を形成する。そして、熱酸化を施して、半導体基板１３の主表面上および溝部の表面上に、たとえば、１０ｎｍ程度の熱酸化膜を形成する。このように、熱酸化膜を形成した後に、半導体基板１３の主表面上に、たとえば、５００ｎｍ程度のシリコン酸化膜等の絶縁膜を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、溝部内にシリコン酸化膜を充填して、分離領域２５を形成する。
【００４２】
このように、選択的に分離領域２５を形成することにより、半導体基板１３の主表面上に、図２に示すメモリセルトランジスタ２７が形成される図１に示すＲＯＭ領域６３や、ＲＡＭ領域６２、ロジック回路領域（周辺回路領域）６５等が規定される。
【００４３】
このように、分離領域２５を形成した後に、さらに、半導体基板１３の主表面に、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法のような熱酸化法により形成した酸化シリコンからなる絶縁膜３０を、たとえば、５ｎｍ程度の厚さに形成する。ここで、図６に示されるように、図１のメモリセル領域６７が位置する半導体基板１３の主表面上に、たとえば、電荷密度が１０１８／ｃｍ３程度の不純物を導入して、不純物領域１６ａを形成する。
【００４４】
図８は、半導体集積回路装置１０の第２工程（第１導電膜の形成工程）におけるメモリセル領域６７の断面図である。また、図９は、半導体集積回路装置１０の第２工程における周辺回路領域６５の断面図である。この図８、図９に示されるように、半導体基板１３の主表面上のメモリ領域６７と周辺回路領域６５の全面に形成された絶縁膜３０の上面上に、ポリシリコン膜からなる導電膜３１をたとえば、２．９ｎｍ程度堆積する。そして、このポリシリコン膜からなる導電膜３１の上面上にＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）ガスを用いたＣＶＤ法等により絶縁膜３２を堆積する。
【００４５】
図１０は、半導体集積回路装置１０の第３工程（第１導電膜のパターニング工程）におけるメモリセル領域６７の断面図である。この図１０に示されるように、そして、絶縁膜３２および導電膜３１にパターニングを施して、図２に示されるメモリセルトランジスタ２７のソース領域１５となる領域に開口部３１ｂが形成された導電パターン３１ａを形成する。図１１は、半導体集積回路装置１０の第３工程における周辺回路領域６５における断面図である。この図１１に示されるように、周辺回路領域６５における半導体基板１３の主表面上は、導電膜パターン３１ａによって覆われている。
【００４６】
図１２は、半導体集積回路装置１０の第４工程（メモリセルトランジスタのメモリゲート下チャネル領域１４の形成工程）におけるメモリセル領域６５の断面図である。この図１２に示されるように、導電膜パターン３１ａは、不純物領域１６ａの上面のうち、一部を露出させるように開口部１３ｂを有している。そして、この導電膜パターン３１ａをマスクとして、不純物領域１６ａの導電型と異なる導電型の不純物を、半導体基板１３の主表面に導入する。このように、不純物領域１６ａの導電型と異なる導電型の不純物を半導体基板１３の主表面に導入すると、不純物領域１６ａの電荷密度より、小さい電荷密度の不純物領域１４ａが形成される。このようにして、半導体基板１３の主表面のうち、導電膜パターン３１ａ下に位置する部分に、不純物領域１６ａが残留し、導電膜パターン３１ａの開口部３１ｂが位置する部分に、不純物領域１６ａよりも電荷密度が小さい、不純物領域１４ａが形成される。
【００４７】
このように、導電膜パターン３１ａに予め開口部３１ｂを形成することにより、マスクを用いなくとも、濃度の異なる不純物領域の打ち分けを行なうことができる。
【００４８】
このように導電パターン３１ａをマスクとし、マスクレス注入を行なうことができ、メモリゲート下チャネル領域１４を簡易に形成することができる。図１３は、半導体集積回路装置１０の第４工程における周辺回路領域６５における断面図である。この図１３に示されるように、周辺回路領域６５においては、半導体基板１３の主表面上には導電膜３１と、この導電膜３１上に形成された絶縁膜３２とが略全面に形成されている。
【００４９】
図１４は、半導体集積回路装置１０の第５工程（第２絶縁膜の形成工程）におけるメモリセル領域６１の断面図である。この図１４に示されるように、絶縁膜３２を除去して、導電膜パターン３１ａを覆うように酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜、酸化シリコンからなる絶縁膜とを順次積層する。これにより、導電膜パターン３１ａを覆うように絶縁膜３３が形成される。なお、酸化シリコンは、たとえば、ＩＳＳＧ酸化法等のような熱酸化法で形成してもよい。上記のように導電パターン３１ａ上に絶縁膜３３を形成すると、開口部３１ｂが位置する半導体基板１３の主表面上にも、熱酸化膜が形成される。その一方で、導電パターン３１ａと、半導体基板１３の主表面との間には、絶縁膜３０が形成される。そして、この絶縁膜３３の上面上にポリシリコン膜等からなる導電膜３４を堆積する。
【００５０】
図１５は、半導体集積回路装置１０の第５工程における周辺回路領域の断面図である。この図１５に示されるように、半導体集積回路装置１０の第５工程において、図１に示す周辺回路領域６５が位置する領域では、半導体基板１３の主表面上に、絶縁膜１３を介して形成された導電膜パターン３１ａと、この導電膜パターン３１ａの上面上に形成された絶縁膜３３と、この絶縁膜３３上に形成された導電膜３４が形成されている。
【００５１】
図１６は、半導体集積回路装置１０の第６工程（メモリゲート電極・ソース領域の形成工程）におけるメモリセル領域における断面図である。この図１６に示されるように、絶縁膜３３の上面上に形成された導電膜３４をエッチングして、導電膜パターン３１ａの開口部３１ｂの内側面上に、サイドウォール状のメモリゲート電極４５を形成する。このように、導電膜パターン３１ａに開口部３１ｂを予め形成することにより、自己生成的にメモリゲート電極４５を形成することができる。すなわち、メモリゲート電極４５を形成する際に、マスクを用いなくともメモリゲート電極４５を形成することができ、マスク枚数の軽減を図ることができる。
【００５２】
さらに、自己生成的にメモリゲート電極４５を形成することができるので、フォトリソグラフィによって、メモリゲート電極４５を形成する場合と異なり、マスクずれに伴う位置ずれが生じたり、形成不良等の問題が生じることを防止することができる。
【００５３】
ここで、半導体基板１３の主表面のうち、サイドウォール状のメモリゲート電極４５によって囲まれた領域には、既に、不純物領域１４ａが形成されている。そして、導電膜パターン３１ａおよびメモリゲート電極４５をマスクとして、不純物を導入して、ｎ型の低濃度不純物拡散層１５ａを形成する。このため、メモリゲート電極４５下に位置する半導体基板１３の主表面上に、不純物領域１４ａが残留して、メモリゲート下チャネル領域１４が形成される。なお、導電膜パターン３１ａ下に位置する半導体基板１３の主表面上には、不純物領域１６ａが形成されている。このように、本実施の形態１に係る半導体集積回路装置１０の製造方法によれば、マスクレス注入により、メモリゲート下チャネル領域１４を形成することができると共に、ソース領域１５の低濃度不純物拡散層１５ａを形成することができる。
【００５４】
図１７は、半導体集積回路装置１０の第６工程における周辺回路領域の断面図である。この図１７に示されるように、周辺回路領域における半導体基板１３の主表面上には、導電膜３１と、この導電膜３１の上面上に形成された絶縁膜３３とが順次形成されている。
【００５５】
図１８は、半導体集積回路装置１０の第７工程（コントロールゲートおよびゲート電極形成工程）におけるメモリセル領域における断面図であり、図１９は、半導体集積回路装置１０の第７工程における周辺回路領域における断面図である。この第７工程においては、まず、図１６、図１７に示されたメモリセル領域および周辺回路領域に形成された絶縁膜３３が除去される。ここで、メモリセル領域においては、導電膜パターン３１ａの上面上に形成された絶縁膜３３と、半導体基板１３の主表面上のうち、メモリゲート電極４５により挟まれた領域に形成された絶縁膜３３とが除去される。また、周辺回路領域においては、導電膜パターン３１ａの上面上に形成された絶縁膜３３は除去される。このため、絶縁膜３３は、導電パターン３１ａの開口部３１ｂ側の側面上と、メモリゲート電極４５下に位置する半導体基板１３の主表面上に残留する。すなわち、絶縁膜３３は、形成されたメモリゲート電極４５の下面から側面に亘って形成される。このようにして、図２に示される絶縁膜４４が形成される。
【００５６】
そして、絶縁膜３３の一部を除去した後には、導電パターン３１ａの上面上にフォトマスクを配置して、導電パターン３１ａにフォトリソグラフィによるパターニングを施す。このパターニングによって、メモリセル領域に形成されるメモリセルトランジスタ２７のコントロールゲート４２と、周辺回路領域に形成される周辺回路トランジスタ２８ａ、２８ｂのゲート電極４３ａ、４３ｂを同時に形成する。
【００５７】
さらに、パターニングによって、図２に示すメモリセルトランジスタ２７のドレイン領域１７と、周辺回路トランジスタ２８ａ、２８ｂのドレイン領域１９ｂ、２０ｂが外方に露出する。
【００５８】
この導電膜パターン３１ａのパターニングにおいて、シリコン酸化膜とポリシリコン膜との選択比の大きいエッチングを採用することで、各ドレイン領域１７、１９ｂ、２０ｂが位置する半導体基板１３の主表面にエッチングダメージが与えられることを抑制することができる。このように、各ドレイン領域１７、１９ｂ、２０ｂが位置する半導体基板１３の主表面に与えられるエッチングダメージを軽減することにより、各ドレイン領域１７、１９ｂ、２０ｂが位置する半導体基板１３の主表面が凹むことを抑制することができる。
【００５９】
図２０は、半導体集積回路装置１０の第８工程（メモリセルトランジスタのドレイン領域および周辺回路トランジスタの不純物領域の形成工程）におけるメモリセル領域における断面図である。また、図２１は、半導体集積回路装置１０の第８工程における周辺回路領域における断面図である。この図２０、図２１において、図１に示すメモリセルトランジスタ２７のドレイン領域１７と、周辺回路トランジスタ２８ａのソース領域１９ａおよびドレイン領域１９ｂとが位置する領域が開口したマスク７２を用いて、フォトリソグラフィを行なう。そして、形成されたフォトレジスから露出する半導体基板１３の主表面上に不純物を注入して、メモリセルトランジスタ２７の低濃度不純物拡散層１７ａと、周辺回路トランジスタ２８ａの低濃度不純物拡散層１９ａ１、１９ｂ１とを形成する。
【００６０】
ここで、本実施の形態１に係る半導体集積回路装置１０の製造方法においては、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａが位置する半導体基板１３の主表面上に、所謂ＯＮＯ膜からなる絶縁膜３３が形成されることがない。このため、ＯＮＯ膜のシリコン酸化膜を熱酸化処理が、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａが位置する半導体基板１３の主表面上に施されることがない。これにより、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａが位置する半導体基板１３の主表面がＯＮＯ膜形成の熱酸化処理により、凹むことが抑制されている。
【００６１】
さらに、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａが位置する半導体基板１３の主表面上に、ＯＮＯ膜が形成されることがないため、ＯＮＯ膜を除去することによるダメージが与えられることがなく、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａが位置する半導体基板１３の主表面が凹むことがさらに抑制されている。
【００６２】
なお、上記のように低濃度不純物拡散層１７ａが形成されると、図１８に示された不純物領域１６ａがコントロールゲート４２下に位置する半導体基板１３の主表面上に、コントロールゲート下チャネル領域１６として残留する。
【００６３】
図２２は、半導体集積回路装置１０の第９工程（周辺回路トランジスタの不純物領域の形成工程）におけるメモリセル領域の断面図である。また、図２３は、半導体集積回路装置１０の第９工程における周辺回路領域の断面図である。この図２２、図２３に示されるように、この第９工程においては、まず、フォトマスク７３を半導体基板１３の主表面上に配置し、フォトリソグラフィにより、周辺回路トランジスタ２８ｂのソース領域２０ａ、ドレイン領域２０ｂが位置する部分が開口するフォトレジストを形成する。そして、ソース領域２０ａ，ドレイン領域２０ｂが位置する半導体基板１３の主表面に不純物を導入して、低濃度不純物拡散層２０ａ１、２０ｂ１を形成する。
【００６４】
図２４は、半導体集積回路装置１０の第１０工程（メモリセルトランジスタと周辺回路トランジスタとのサイドウォールの形成工程）におけるメモリセル領域の断面図である。また、図２５は、半導体集積回路装置１０の第１０工程における周辺回路領域の断面図である。この図２４、図２５において、半導体基板１３の主表面上に、たとえば、ＣＶＤ法等により、半導体基板１３の主表面上にシリコン酸化膜などからなる絶縁膜３６を形成する。そして、この絶縁膜３６にエッチングを施して、コントロールゲート４２、ゲート電極４３ａ、４３ｂの側面上にサイドウォール状の絶縁膜３６、４６を形成する。
【００６５】
そして、半導体基板１３の主表面上に不純物を導入して、高濃度不純物拡散層１７ｂ、１５ｂおよび高濃度不純物拡散層１９ａ２、１９ｂ２を半導体基板１３の主表面上に形成して、メモリセルトランジスタ２７および周辺回路トランジスタ２８ａを形成する。さらに、高濃度不純物拡散層２０ａ２、２０ｂを形成して、周辺回路トランジスタ２８ｂを形成する。
【００６６】
図２６は、半導体集積回路装置１０の第１１工程（金属シリサイド形成工程）におけるメモリセル領域の断面図である。また、図２７は、半導体集積回路装置１０の第１１工程における周辺領域の断面図である。
【００６７】
この図２６、図２７に示されるように、形成されたメモリセルトランジスタ２７のコントロールゲート４２の上面と、ソース領域１５と、ドレイン領域１７と、周辺回路トランジスタ２８ａ、２８ｂのソース領域１９ａ、２０ａおよびドレイン領域１９ｂ、２０ｂの上面上とにコバルトサリサイド（ＣｏＳｉ）またはニッケルシリサイド（ＮｉＳｉ）等から構成された金属シリサイド膜３７を形成する。この際、コントロールゲート４２の上端面に形成された金属シリサイド膜３７と、メモリゲート電極４５の上端面に形成された金属シリサイド膜３７とは、絶縁膜４４により電気的に隔絶されている。
【００６８】
図２８は、半導体集積回路装置１０の第１２工程（ビット線形成工程）におけるメモリセル領域の断面図である。また、図２９は、半導体集積回路装置１０の第１２工程における周辺回路領域の断面図である。この図２８、図２９に示されるように、形成されたメモリセルトランジスタ２７と、周辺回路トランジスタ２８ａ、２８ｂの上面上に絶縁膜５２を形成して、この絶縁膜５２の上面上に層間絶縁膜３８を形成する。そして、高濃度不純物拡散層１７ｂに形成された絶縁膜５２と層間絶縁膜３８を貫通するコンタクト部４９を形成する。さらに、層間絶縁膜３８上に配線４８ａ、４８ｂ、４８ｃ、４８ｄを形成する。上記のようにして、図２、図３に示された半導体集積回路装置１０が形成される。
【００６９】
上記半導体集積回路装置１０の製造方法においては、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａが位置する半導体基板１３の主表面上に、凹部が形成されることが抑制されているので、形成されたドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａが、半導体基板１３の主表面から浅い位置に形成することができる。
【００７０】
ここで、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａとなる領域上に凹部が形成されると、コントロールゲート４２、ゲート電極４３ａ、４３ｂ下に位置する半導体基板１３の主表面と、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａとの境界領域に段差が形成される。そして、この境界領域にたとえば、３０ｎｍ程度の段差が形成された状態で、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａとなる領域上に不純物を導入すると、境界領域の不純物の電荷密度が大きくなることが知られている。このため、その後、導入された不純物を熱拡散させると、半導体基板１３の主表面に対して水平な方向にも拡散する。この結果、ソース領域１５、１９ａ、２０ａと、ドレイン領域１７、１９ｂ，２０ｂとの間の距離が小さくなり、メモリセルトランジスタ２７のしきい値電圧が急激に小さくなるという問題が生じる。そして、各メモリセルトランジスタ２７のしきい値電圧にばらつきが生じる。
【００７１】
その一方で、本実施の形態１に係る半導体集積回路装置１０の製造方法によれば、ドレイン領域１７、１９ｂ、２０ｂとソース領域１９ａ、２０ａの上面上に凹部が形成されることが抑制されているため、コントロールゲート４２、４３ａ、４３ｂ下に位置する半導体基板１３の主表面との境界領域に大きな段差が形成されることが抑制されている。
【００７２】
図３８は、本実施の形態１に係る半導体集積回路装置１０のメモリセルトランジスタ２７を詳細に示した断面図である。
【００７３】
この図３８に示されるように、コントロールゲート４２下に位置する半導体基板１３の主表面と、コントロールゲート４２に対してメモリゲート電極４５と反対側に位置する半導体基板１３の主表面Ｒ１と、コントロールゲート４２下に位置する半導体基板１３の主表面との間の半導体基板１３の主表面に対して垂直な方向の距離ｈ２は、たとえば、２ｎｍ以上３ｎｍ程度とされている。そして、メモリゲート４５下に位置する半導体基板１３の主表面Ｒ２とコントロールゲート４２下に位置する半導体基板１３の主表面との間の距離ｈ１は、１０ｎｍ程度とされている。
【００７４】
すなわち、距離ｈ２が、距離ｈ１より小さくなるように、絶縁膜４６下に位置する半導体基板１３の主表面は、メモリゲート電極４５下に位置する半導体基板１３の主表面より、上方に位置している。そして、図２０および図３８に示されるように、主表面Ｒ２と、コントロールゲート４２下に位置する半導体基板１３の主表面との境界領域に殆んど段差がなく、境界領域が略平坦面状とされた状態で、主表面Ｒ２に不純物を導入して、低濃度不純物拡散層１７ａを形成するため、導入された不純物の電荷密度にばらつきが生じることを抑制することができる。
【００７５】
図８５は、周辺回路トランジスタの詳細を示した断面図であり、この、図８５に示されるように、不純物を熱拡散させる際においても、不純物が半導体基板１３の主表面Ｒ３と平行な方向に大きく拡散することを抑制することができ、形成されるメモリセルトランジスタ２７のしきい値電圧を所望のものとすることができ、各メモリセルトランジスタ２７のしきい値電圧がばらつくことを抑制することができる。
【００７６】
なお、周辺回路トランジスタ２８ａ、２８ｂのゲート電極４３ａ、４３ｂの両側面側に位置する半導体基板１３の主表面にダメージが与えられるタイミングは、導電膜パターン３１ａにパターニングを施す際に生じ、図３８に示す主表面Ｒ１にダメージが与えられるタイミングと同じタイミングである。
【００７７】
このため、ゲート電極４３ａ、４３ｂの両側面側に位置する半導体基板１３の主表面と、ゲート電極４３ａ、４３ｂ下に位置する半導体基板１３の主表面との境界領域に、大きな段差部が形成されることが抑制されている。これに伴い、周辺回路トランジスタ２８、２８ｂにおいても、ソース領域１９ａ、２０ａと、ドレイン領域１９ｂ、２０ｂとの間の距離が小さくなることが抑制され、周辺回路トランジスタ２８ａ、２８ｂのしきい値電圧が小さくなることを抑制することができ、所望のしきい値電圧とすることができる。
【００７８】
なお、ゲート電極４３ａ、４３ｂ下に位置する半導体基板１３の主表面と、ゲート電極４３ａ、４３ｂと隣り合う半導体基板１３の主表面との、主表面に対して垂直な方向の距離は、たとえば、２ｎｍ〜３ｎｍ程度に抑えることができる。なお、図６および図７に示される製造工程において、メモリセル領域が位置する半導体基板１３の主表面に導入される不純物の電荷濃度を、周辺回路領域が位置する半導体基板１３の主表面に導入される電荷濃度以下としてもよい。
【００７９】
この場合には、図６、図７に示される製造工程における熱酸化処理によって、メモリセル領域が位置する半導体基板１３の主表面上に形成される絶縁膜３０の厚さは、周辺回路領域が位置する半導体基板１３の主表面上に形成される絶縁膜３０の厚さ以下となる。
【００８０】
そして、図３８に示す主表面Ｒ１上に形成された絶縁膜３０および周辺回路トランジスタ２８ａ、２８ｂのゲート電極４３ａ、４３ｂの側面側に位置する半導体基板１３の主表面上に形成された絶縁膜３０も除去されるため、主表面Ｒ１の方が、ゲート電極の側面側に位置する半導体基板１３の主表面より、上方に位置することになる。これにより、メモリセルトランジスタ２７のしきい値電圧を所望のしきい値電圧に設定すことができる。
【００８１】
ここで、半導体集積回路装置１０の第４工程（メモリセルトランジスタのゲート下チャネル領域の形成工程）と、第５工程（第２絶縁膜の形成工程）と、第６工程（メモリゲート電極・ソース領域の形成工程）とは、周辺回路トランジスタ２８ａ、２８ｂの製造工程とは別個のメモリセルトランジスタ２７特有の製造工程である。このような、メモリセルトランジスタ２７特有の工程を行なう際には、周辺回路領域が位置する半導体基板１３の主表面上を導電膜パターン３１ａで覆い、周辺回路領域が位置する半導体基板１３に影響が与えられることを抑制している。
【００８２】
その一方で、コントロールゲート電極と周辺回路トランジスタのゲート電極をパターニングする工程と、メモリセルトランジスタ２７のドレイン領域１７と周辺回路トランジスタ２８ａのドレイン領域１９ｂ，ソース領域１９ａとを形成する工程と、各サイドウォールを形成する工程と、金属シリサイド膜を形成する工程とは、それぞれ同時に行なわれている。
【００８３】
このように、まず、メモリセルトランジスタ２７特有の工程を周辺回路領域を覆った状態で行ない、その後、メモリセルトランジスタ２７と周辺回路トランジスタ２８ａ、２８ｂの共通工程を行なうことにより、半導体集積回路装置１０の製造工程数を低減することがでる。
【００８４】
（実施の形態２）
図３０から図３３および図３９から図４５を用いて、本実施の形態２に係る半導体集積回路装置１０について説明する。図３９は、本実施の形態２に係る半導体集積回路装置１０のメモリセル領域６７の平面図である。この図３９に示されるように、半導体集積回路装置１０は、メモリセル領域６７が位置する半導体基板１３の主表面上に選択的に形成された分離領域９０と、この分離領域９０によって規定された複数の分割メモリセル領域ＭＣＲ１、ＭＣＲ２と、各分割メモリセル領域ＭＣＲ１、ＭＣＲ２上に形成されたコントロールゲート４２、メモリデート電極４５同士を接続する接続領域ＰＲとを備えている。
【００８５】
そして、各分割メモリセル領域ＭＣＲ１、ＭＣＲ２が位置する半導体基板１３の主表面上には、一方向に向けて延在する複数のコントロールゲート４２と、このコントロールゲート４２の側面上に絶縁膜４４を介して形成されたメモリゲート電極４５とが形成されている。
【００８６】
また、コントロールゲート４２間に位置する半導体基板１３の主表面上には、分離領域９２が形成されている。そして、この分離領域９２によって、コントロールゲート４２間に位置する半導体基板１３の主表面上に、複数のドレイン領域１７が規定されている。そして、各ドレイン領域１７上には、各ドレイン領域１７に所望の電圧を印加するコンタクト部４９が設けられている。
【００８７】
メモリゲート電極４５間に位置する半導体基板１３の主表面上は、メモリゲート電極４５に沿って延在するソース領域１５が形成されているこのソース領域１５と、ドレイン領域１７との間に位置する半導体基板１３の主表面上には、図２に示すチャネル領域７５が形成されている。隣り合う分割メモリセル領域ＭＣＲ１、ＭＣＲ２間に位置する分離領域９０上には、一の分割メモリセル領域ＭＣＲ１上に形成されたメモリゲート電極４５と、分離領域９０を介して隣り合う分割メモリセル領域ＭＣＲ２上に形成されたメモリゲート電極４５とを接続する接続配線（第１接続部）４５Ａが形成されている。
【００８８】
そして、分離領域９０の上面のうち、接続配線４５Ａ間に位置する部分には、接続配線４５Ａ同士を接続する接続部（第１接続部）５９が形成され、この第１接続部５９には、メモリゲート電極４５に所望の電圧を印加するコンタクト部（電圧印加部）６９が形成されている。
【００８９】
また、この分離領域９０上には、分割メモリセル領域ＭＣＲ１上に形成されたコントロールゲート４２と、分割メモリセル領域ＭＣＲ２上に形成されたコントロールゲート４２とを接続する接続配線（第３接続部）４２Ａが形成されている。この接続配線には、コントローゲート４２に所望の電圧を印加するコンタクト部６８が形成されており、このコンタクト部６８の下端部には、パッド部９３が形成されている。
【００９０】
図３０は、図３９に示された接続部５９の詳細を示した断面図である。この図３０に示されるように、接続部５９は、分離領域９０の上面上に形成され、たとえば、ポリシリコン膜等からなる導電膜（残留部）３１Ａと、この残留部３１Ａの側面（周面）上に形成され、たとえば、ＯＮＯ膜等から形成された絶縁膜（第５絶縁膜）４４と、この絶縁膜４４を介して、残留部３１Ａの周面上に形成され、接続配線４５Ａ間に充填された導電膜（第２導電膜）３１Ｂとを備えている。このように構成された接続部５９の上面上に、コンタクト部６９が形成されている。このため、コンタクト部６９に印加された電圧は、導電膜３１Ｂを介して、接続配線４５Ａに伝達され、各メモリゲート電極４５に印加される。
【００９１】
なお、本実施の形態２においては、残留部３１Ａは、メモリゲート電極４５Ａ間に、メモリゲート電極４５が延在する方向に２箇所（複数）形成されているが、これに限られず、１箇所であってもよい。上記のように構成された半導体集積回路装置１０の製造方法について説明する。図４０は、上記実施の形態１に係る半導体集積回路装置１０の製造工程において、図６、図７に示される第１製造工程に対応する製造工程を示す断面図である。
【００９２】
この図４０に示されるように、半導体基板１の主表面上に選択的に、分離領域９０、９２を形成する。これにより、半導体基板９０の主表面上には、分割メモリセル領域９０により規定された分割メモリセル領域ＭＣＲ１、ＭＣＲ２を形成する。そして、各分割メモリセル領域ＭＣＲ１、ＭＣＲ２が位置する半導体基板１３の主表面上には、分離領域９２により規定される活性領域９１を形成する。
【００９３】
図４１は、上記実施の形態１に係る半導体集積回路装置１０の第３工程に対応する製造工程を示し、図１０のＸＬＩ−ＸＬＩ線における断面図であり、図３１は、図４１において、分離領域９０上の詳細を示した断面図である。
【００９４】
この図４１、図３１に示されるように、形成されるソース領域１５が位置する領域に開口部３１ｂが形成された導電膜パターン３１ａを形成すると共に、分離領域９０上に残留部３１Ａを形成する。
【００９５】
そして、導電膜パターン３１ａ間の距離Ｌ１が、たとえば、３００ｎｍ程度となるように形成する。また、複数の導電膜パターン３１ａが配列する方向の残留部３１Ａの幅Ｌ２が、たとえば、１５０ｎｍ程度となるように形成し、導電膜パターン３１ａが延在する方向の残留部３１Ａの幅Ｌ３が、たとえば、１００ｎｍ程度となるように形成する。そして、複数の残留部３１Ａが形成される場合には、残留部３１Ａ間の距離Ｌ４は、たとえば、１００ｎｍ程度となるように、残留部３１Ａを形成する。また、残留部３１Ａと、隣接する導電膜パターン３１ａとの間の距離Ｌ５が、たとえば、１００ｎｍ以下となるように形成する。
【００９６】
図４２および図４３は、上記図１４に示す上記実施の形態１に係る半導体集積回路装置１０の第５工程に対応する製造工程を示し、図１４のＸＬＩＩ−ＸＬＩＩ線における断面図であり、図３２は、図４２の分離領域９０の上面を詳細に示した断面図である。
【００９７】
図１４、図４２に示されるように、導電膜パターン３１ａを覆うと共に、導電膜パターン３１ａ間に位置する半導体基板１３の主表面上に絶縁膜３３を形成する。これにより、導電膜３１ａの両側面上および残留部３１Ａの表面上にも、絶縁膜３３が形成される。そして、この絶縁膜３３の上面上に、導電膜３４を堆積する。
【００９８】
そして、図１４、図３２、図４３に示されるように、絶縁膜３３の上面上に導電膜３４を形成する。この際、残留部３１Ａ間の隙間および、残留部３１Ａと導電膜パターン３１ａとの間の隙間は、導電膜３４により充填される。
【００９９】
図４４は、上記図１６に示す上記実施の形態１に係る半導体集積回路装置１０の第６工程に対応し、図１６のＸＬＩＶ−ＸＬＩＶ線における断面図であり、図３３は、図４４において、分離領域９０における詳細を示す断面図である。
【０１００】
これら、図１６、図３３、図４４に示されるように、導電膜３４にエッチングを施して、メモリゲート電極４５を形成する。
【０１０１】
この際、図２におけるメモリゲート電極４５が形成されると共に、残留部３１Ａの表面に導電膜３１Ｂが残留する。ここで、残留部３１Ａ同士は、互いに近接するように配置されているため、残留部３１Ａの表面に形成された導電膜３１Ｂ同士が連結され一体となる。また、残留部３１Ａと、導電パターン３１ａとの間も近接しているため、残留部３１Ａの表面に形成された導電膜３１Ｂと、形成されたメモリゲート電極４５とが連結される。すなわち、メモリゲート電極４５を形成する工程においては、対向配置するメモリゲート電極４５同士は、残留部３１Ａの表面に形成された導電膜３１Ｂより一体的に接続される。
【０１０２】
このように、上記実施の形態１に示された半導体集積回路装置１０の製造工程のうち、導電膜３１のパターニング工程において、残留部３１Ａが形成されるように、導電膜３１にパターニングを施すことにより、接続部５９が自己生成的に形成することができる。
【０１０３】
図４５は、上記図４４に示された半導体集積回路装置１０の製造工程後の、製造工程を示し、図１８のＸＬＶ−ＸＬＶ線における断面図である。この図４５に示されるように、導電膜パターン３１ａにパターニングを施して、ドレイン領域１７となる領域を露出させると共に、パッド部９３を形成する。
【０１０４】
そして、図３０に示されるように、形成された接続部５０の上面上にコンタクト部６９を形成する。すなわち、接続部５９が図２に示すメモリゲート電極４５の引き出し部として利用される。なお、上述した半導体集積回路装置１０の製造工程以外の製造工程は、上記実施の形態１に記載された半導体集積回路装置１０の製造工程を含む。
【０１０５】
このような、本実施の形態２に係る半導体集積回路装置１０の製造方法によれば、メモリゲート電極４５の引き出し部を形成する工程を設ける必要がなく、半導体集積回路装置１０の製造工程の総工程数およびマスク枚数を低減することができる。なお、本実施の形態２に係る半導体集積回路装置１０の製造方法は、上記実施の形態１に係る半導体集積回路装置１０の製造工程のうち、導電膜３１のパターニング工程の際に、残留部３１Ａを形成することとしており、実施の形態１に係る半導体集積回路装置１０と同様の作用・効果を得ることができる。
【０１０６】
（実施の形態３）
図４６から図５２を用いて、本実施の形態３に係る半導体集積回路装置１０について説明する。なお、上記実施の形態１または実施の形態２に係る半導体集積回路装置１０と同様の構成については、同一の符号を付してその説明を省略する。
【０１０７】
図４６は、本実施の形態３に係る半導体集積回路装置１０の平面図である。この図４６において、半導体集積回路装置１０は、メモリセル領域６７が位置する半導体基板１３の主表面上に選択的に形成された分離領域９０と、この分離領域９０によって規定された帯状の活性領域９１と、この分離領域９１上に形成されたソース領域１５およびドレイン領域１７と、環状に形成された複数のコントロールゲート（第１ゲート）４２Ａ、４２Ｂと、コントロールゲート４２Ａ，４２Ｂのソース領域（第１不純物領域）１５側の側面上に、絶縁膜４４を介して形成された環状のメモリゲート電極（第２ゲート）４５Ａ，４５Ｂとを備えている。
【０１０８】
活性領域９１は、コントロールゲート４２Ａ，４２Ｂおよびメモリゲート電極４５の幅方向に延在するように帯状に形成されており、コントロールゲート４２Ａ，４２Ｂおよびメモリゲート電極４５Ａ，４５Ｂが延在する方向に間隔を隔てて複数形成されている。
【０１０９】
そして、ソース領域１５は、この帯状の活性領域９１の両端部に形成されており、ドレイン領域１７は、帯状の活性領域９１の中央部に形成されている。そして、チャネル領域７５が、活性領域９１のうち、ドレイン領域１７とソース領域１５との間に形成されている。
【０１１０】
このため、活性領域９１の長手方向に隣接する活性領域９１は、互いにソース領域１５が対向するように配置されている。そして、各ソース領域１５に、コンタクト部（電圧印加部）５１が形成されている。この電圧印加部５１は、上層配線４８Ｂ，４８Ｃに接続されている。
【０１１１】
このように、各ソース領域１５には、活性領域よりも電気抵抗が小さい、バリアメタルやタングステン等から構成されたコンタクト部や、配線を介して電圧を印加しており、配線抵抗が軽減されている。
【０１１２】
このため、選択されたメモリセルトランジスタの位置によって、ソース領域１５に印加される電圧が変動することを抑制することができ、どのメモリセルトランジスタのソース領域１５においても，所望の電圧を印加することができ、誤作動を抑制することができる。
【０１１３】
ここで、活性領域を介して、各メモリセルトランジスタのソース領域１５を接続した場合では、書き込み動作の際に、各メモリセルトランジスタのソース領域に所望の電圧を印加するために、大きな電圧を供給のソース領域に印加する必要がある。しかし、このように複数のメモリセルトランジスタのソース領域１５が共有の状態で、大きな電圧を印加すると、非選択のメモリセルトランジスタにおいても、書き込み動作がおきる場合があり、誤動作が生じやすい。その一方で、上記のように、各ソース領域を別個独立のものとして、しかも、活性領域よりも低抵抗な配線を介して電圧を印加することにより、誤動作を抑制することができる。
【０１１４】
コントロールゲート４２Ａ，４２Ｂは、活性領域９１の長手方向に隣接する活性領域９１のチャネル領域７５上を通り、この隣接するいずれの活性領域９１のソース領域１５をも取り囲むように環状に形成されている。このコントロールゲート４２Ａ，４２Ｂのソース領域１５側の側面上には、凹部９６が形成されている。この凹部９６は、コントロールゲート４２Ａ，４２Ｂの長手方向の両端部側に形成されており、分離領域９０の上面上に位置している。また、コントロールゲート４２Ａ，４２Ｂの長手方向の両端部には、パッド部９３が形成されており、このパッド部９３には、コントロールゲート４２Ａ，４２Ｂに所望の電圧を印加可能なコンタクト部（電圧印加部）６８が形成されている。
【０１１５】
メモリゲート電極４５Ａ，４５Ｂは、コントロールゲート４２Ａ，４２Ｂの内側面上に形成されており、コントロールゲート４２Ａ，４２Ｂと同様に、ソース領域１５を取り囲むように環状に形成されている。このメモリゲート電極４５Ａ，４５Ｂの長手方向の両端部には、このメモリゲート電極４５Ａ，４５Ｂに電圧を印加するパッド部（接続部）５９が形成されている。この接続部５９は、凹部９６内にメモリゲート電極４５Ａ，４５Ｂを構成する導電膜の一部が入り込むことにより形成されている。
【０１１６】
図４７は、図４６のＸＬＶＩＩ−ＸＬＶＩＩ線の断面図である。この図４７に示されるように、半導体基板１３の主表面上には、コントロールゲート４２Ａを含むメモリセルトランジスタ２７Ａと、コントロールゲート４２Ｂを含むメモリセルトランジスタ２７Ｂ、２７Ｃとが形成されている。そして、メモリセルトランジスタ２７Ａと、メモリセルトランジスタ２７Ｂとは、ドレイン領域１７を共有している。この共有ドレイン領域１７には、バリアメタル３９と、タングステン膜５０とを備えるコンタクト部４９が形成されている。
【０１１７】
このコンタクト部４９は、上層配線４８Ｂに接続され、さらに、コンタクト部９４を介して、ビット線９５に接続されている。
【０１１８】
また、環状に形成されたコントロールゲート４２Ｂを含み、隣接するメモリセルトランジスタ２７Ｂは、互いに分離領域９０によって分離されている。そして、図４８は、図４６のＸＬＶＩＩＩ-ＸＬＶＩＩＩ線における断面図であり、パッド部５９付近の断面図である。この図４８に示されるように、凹部９６は、分離領域９０上に位置しており、この凹部９６の内表面およびこの凹部９６が位置する分離領域９０の上面上には、絶縁膜４４が形成されている。
【０１１９】
そして、この凹部９６の内側面上には、メモリゲート電極４５がサイドウォール状に形成されており、凹部９６の一方の内側面上に形成されたメモリゲート電極４５と、他方の内側面上に形成されたメモリゲート電極４５とは、互いに接触している。
【０１２０】
この凹部９６内で互いに接触するメモリゲート電極４５の上面上には、金属シリサイド膜４５を介してコンタクト部６９が形成されている。
【０１２１】
このように、コンタクト部６９のパッド部５９は、凹部９６内に形成され，互いに接触するメモリゲート電極４５によって構成されている。
【０１２２】
なお、凹部９６の幅は、図４６に示すメモリゲート電極４５の幅の２倍より小さく、６０ｎｍより小さくされている。
【０１２３】
なお、上記構成以外の構成は、上記実施の形態１または実施の形態２に係る半導体集積回路装置１０と同様の構成とされている。図８３は、上記のように構成された半導体集積回路装置１０の回路図であり、図８４は、その模式図である。
【０１２４】
上記のように、構成された半導体集積回路装置１０の各動作について説明する。図８０は、本実施の形態３に係る半導体集積回路装置１０の読み出し動作時における動作線図である。この図８０および図４６において、選択されたメモリセルのソース領域１５には、０Ｖ程度の電圧を印加する。そして、選択されたメモリセルのメモリゲート電極４５には、たとえば、０Ｖ程度の電圧を印加する。さらに、選択されたメモリセルのコントロールゲート４２には、たとえば、１．５Ｖ程度の電圧を印加し、ドレイン領域１７には、１Ｖ程度の電圧を印加し、半導体基板１３には、０Ｖ程度の電圧を印加する。
【０１２５】
図８１は、書き込み動作における動作線図である。この図８１に示されるように、選択されたメモリセルのソース領域１５には、たとえば、６Ｖ程度の電圧を印加し、メモリゲート電極４５には、たとえば、１１Ｖ程度の電圧を印加する。さらに、選択されたメモリセルのコントロールゲート４２には、１Ｖ程度の電圧を印加すると共に、ドレイン領域１７に、０．８Ｖ〜１．５Ｖ程度の電圧を印加し、半導体基板１３には、０Ｖ程度の電圧を印加する。
【０１２６】
図８２は、消去動作における動作線図である。この図８２に示されるように、選択されたメモリセルのソース領域１５に、たとえば、６Ｖ程度の電圧を印加し、さらに、メモリゲート電極４５には、たとえば、３Ｖの電圧を印加し、ドレイン領域１７およびコントロールゲートには、０Ｖ程度の電圧を印加する。そして、半導体基板１３には、０Ｖ程度の電圧を印加する。ここで、非選択のメモリセルのメモリゲート電極４２には、たとえば、−６Ｖ程度の電圧を印加する。
【０１２７】
上記のように構成された本実施の形態３に係る半導体集積回路装置１０の製造方法について説明する。
【０１２８】
図４９は、上記図６、図７に示す上記実施の形態１に係る半導体集積回路装置１０の製造工程の第１工程に対応する工程を示す平面図である。
【０１２９】
この図４９に示されるように、メモリセル領域６７が位置する半導体基板１３の主表面上に、分離領域９０を形成し、複数の活性領域９１を規定する。
【０１３０】
図５０は、上記図１０、図１１に示す上記実施の形態１に係る半導体集積回路装置１０の第３工程に対応する製造工程を示す平面図である。
【０１３１】
この図５０に示されるように、各活性領域９１のうち、ソース領域１５が位置する領域に開口部３１ｂを有する導電膜パターン３１ａを形成する。この際、開口部３１ｂの長手方向の両端部側に凹部９６を同時にパターニングする。
【０１３２】
図５１は、上記図１６、図１７に対応する製造工程を示す平面図である。この図５１および図１６に示されるように、導電膜３４を導電膜パターン３１ａの表面上および開口部３１ｂが位置する半導体基板１３の主表面上に、絶縁膜４４を形成する。この際、凹部９６の内表面上およびこの凹部９６が位置する分離領域９０上にも、絶縁膜３４が形成される。
【０１３３】
そして、この絶縁膜４４の上面上に、導電膜３４を堆積（形成）し、この導電膜４４をエッチングして、開口部３１ｂの表面上に、絶縁膜３１ｂを介して、メモリゲート電極４５を形成する。
【０１３４】
この際、図５１および図４８に示されるように、凹部９６内にメモリゲート電極４５を構成する導電膜３４がサイドウォール状に残留し、パッド部５９が自己生成的に形成される。ここで、パッド部５９をフォトリソグラフィにより、形成する場合には、形成されるパッド部とコントロールゲートとのマージンをとる必要があったり、成形不良等が生じたときのためのマージンをとっておく必要があったりする。その一方で、上記のように、自己生成的に形成する場合には、このようなマージンをとる必要がなく、パッド部をリソグラフィにより形成する場合よりも、半導体集積回路装置１０の微細化を図ることができる。
【０１３５】
図５２は、上記図５１に示された製造工程後の製造工程を示す平面図である。
この図５２に示されるように、導電膜パターン３１ａにパターニングを施して、コントロールゲート４２を形成すると共に、他の周辺回路トランジスタのゲート電極もパターニングして形成する。
【０１３６】
なお、上記製造工程以外の工程は、上記実施の形態１、２に係る製造工程と同様の工程とされる。
【０１３７】
（実施の形態４）
図５３から図６６を用いて、本実施の形態４に係る半導体集積回路装置１０について、説明する。図５３は、本実施の形態４に係る半導体集積回路装置１０のたとえば、ＲＡＭ領域６２における平面図である。この図５３に示されるように、ＲＡＭ領域６２が位置する半導体基板１３の主表面上には、複数のＳＲＡＭのメモリセルＭ１〜Ｍ６が形成されている。
【０１３８】
各メモリセルＭ１〜Ｍ６は、半導体基板１３の主表面上に、互いに線対称的に配置されている。図５４を用いて、ＳＲＡＭのメモリセルＭ１の構成について、簡単に説明する。メモリセルＭ１は、フルＣＭＯＳセル構造を有し、第１インバータと、第２インバータとを備えている。このメモリセルＭ１の等価回路を図５４に示す。図５４を用いて、ＳＲＡＭのメモリセルＭ１の構成について簡単に説明する。メモリセルＭ１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＮＭＯＳトランジスタＮ３，Ｎ４とを有する。
【０１３９】
第１インバータは、第１ドライバＭＯＳトランジスタＮ１と第１ロードＰＭＯＳトランジスタＰ１とを含み、第２インバータは、第２ドライバＮＭＯＳトランジスタＮ２と第２ロードＰＭＯＳトランジスタＰ２とを含む。
【０１４０】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮａに第１アクセスＮＭＯＳトランジスタＮ３のソースが接続され、フリップフロップの第２の記憶ノードＮｂに第２アクセスＮＭＯＳトランジスタＮ４のソースが接続される。
【０１４１】
記憶ノードＮａは、第１アクセスＮＭＯＳトランジスタＮ３を介してビット線ＢＬ１に接続され、記憶ノードＮｂは、第２アクセスＮＭＯＳトランジスタＮ４を介してビット線ＢＬ２に接続される。さらに第１と第２アクセスＮＭＯＳトランジスタＮ３、Ｎ４のゲートはワード線ＷＬに接続され、第１と第２ロードＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源線ＶＤＤに接続される。
【０１４２】
次に、上記のフルＣＭＯＳＳＲＡＭのメモリセルＭ１のレイアウトについて説明する。図５３に示すように、不純物を導入して、Ｎウエル領域の両側にＰウエル領域を設ける。そして、半導体基板１３の主表面上に選択的に分離領域１２０を形成して、Ｐウエル領域およびＮウエル領域上に活性領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを規定する。そして、Ｐウエル領域内に形成された活性領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄに、選択的にリンなどのＮ型不純物を注入して不純物拡散領域を形成し、Ｎウエル領域内に形成された活性領域に選択的にボロン等のＰ型不純物を注入して不純物拡散領域を形成する。本明細書では、活性領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄは、トランジスタのソース／ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型の領域（基板部分）とを含む領域である。
【０１４３】
活性領域１０２ａ，１０２ｄと活性領域１０２ｂ，１０２ｃは、ともに直線状の形状を有し、同じ方向（Ｐウエル領域およびＮウエル領域の延在方向）に延在する。それにより、Ｐウエル領域やＮウエル領域の幅や形成位置のばらつきを小さくすることができる。
【０１４４】
本実施の形態におけるメモリセルＭ１は、６つのＭＯＳトランジスタで構成される。具体的にはメモリセル１は、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４と、第１と第２ロードＰＭＯＳトランジスタＰ１，Ｐ２とで構成される。
【０１４５】
第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４および第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２は、Ｎウエル領域の両側のＰウエル領域上にそれぞれ形成され、第１と第２ロードＰＭＯＳトランジスタＰ１，Ｐ２は、中央のＮウエル領域上に形成される。第１アクセスＮＭＯＳトランジスタＮ３は、ソース／ドレインとなる領域を含む不純物拡散領域１０２ａ１と、ポリシリコン配線３ａとの交差部に形成され、第２アクセスＮＭＯＳトランジスタＮ４は、ソース／ドレインとなる領域を含む活性領域１０２ｄと、ポリシリコン配線３ｄとの交差部に形成される。
【０１４６】
第１ドライバＮＭＯＳトランジスタＮ１は、ソース／ドレインとなる領域を含む不純物拡散領域１０２ａ１と、ポリシリコン配線３ｂとの交差部に形成され、第２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレインとなる領域を含む活性領域と、ポリシリコン配線３ｃとの交差部に形成される。
【０１４７】
第１ロードＰＭＯＳトランジスタＰ１は、ソース／ドレインとなる領域を含む不純物拡散領域１０２ｂ１と、ポリシリコン配線３ｂとの交差部に形成され、第２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレインとなる領域を含む活性領域１０２ｃと、ポリシリコン配線３ｃとの交差部に形成される。
【０１４８】
ポリシリコン配線３ａ〜３ｄは、各ＭＯＳトランジスタのゲートとなり、図１に示すように、同じ方向に延在する。すなわち、ポリシリコン配線１０３ａ〜１０３ｄは、Ｐウエル領域とＮウエル領域が延在する方向（図５３における縦方向）に垂直な方向（図５３における横方向）であって、Ｐウエル領域とＮウエル領域が並ぶ方向に延在する。
【０１４９】
活性領域１０２ａ〜１０２ｄおよびポリシリコン配線１０３ａ〜１０３ｄを覆うように図示しない層間絶縁膜を形成し、該に活性領域１０２ａ〜１０２ｄに形成され、ソース／ドレインとして機能する不純物拡散領域に達するコンタクト部１０４ａ〜１０４ｌを形成する。このコンタクト部１０４ａ〜１０４ｌ内には、上層配線との接続用の導電層を埋め込まれている。
【０１５０】
なお、コンタクト部１０４ａ，１０４ｌはゲートに達するゲートコンタクトであり、コンタクト部１０４ｆ，１０４ｇは、不純物拡散領域とポリシリコン配線とに達する共通コンタクト（Shared Contact)であり、それ以外のコンタクト部１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ，１０４ｈ，１０４ｉ，１０４ｊ，１０４ｋは不純物拡散領域に達する拡散コンタクトである。
【０１５１】
図５３において、第１ドライバＮＭＯＳトランジスタＮ１のドレインとなるＮ型不純物拡散領域と、第１アクセスＮＭＯＳトランジスタＮ３のドレインとなるＮ型不純物拡散領域は、これらのトランジスタに共有されている。このＮ型不純物拡散領域上に形成されるコンタクト部１０４ｃ、第１金属配線１０５ａおよびコンタクト部（共通コンタクト）１０４ｆを介して、第１ドライバＮＭＯＳトランジスタＮ１のドレインと第１アクセスＮＭＯＳトランジスタＮ３のドレインとが、第１ロードトランジスタＰ１のドレインと接続される。この端子が、図５４に示す等価回路図の記憶ノードＮａとなる。
【０１５２】
同様に、第２ドライバＮＭＯＳトランジスタＮ２のドレインであるＮ型不純物拡散領域と第２アクセスＮＭＯＳトランジスタＮ３のドレインであるＮ型不純物拡散領域は、コンタクト部１０４ｊ、第１金属配線１０５ｂおよびコンタクト部（共通コンタクト）１０４ｇを介して第２ロードトランジスタＰ２のドレインと接続される。この端子が図５４に示す等価回路図の記憶ノードＮｂとなる。
【０１５３】
そして、このように構成されたメモリセルＭ１と同様に、他のメモリセルも構成されている。ここで、メモリセルＭ２は、メモリセルＭ１に対してポリシリコン配線１０３ｂが延在する方向に隣接しており、メモリセルＭ３は、メモリセルＭ１に対して、活性領域１０２ａ〜１０２ｄが延在する方向に隣接している。また、同様に、メモリセルＭ４は、メモリセルＭ３に対して、ポリシリコン配線１０３ｂが延在する方向に隣接している。
【０１５４】
ここで、メモリセルＭ１のポリシリコン配線１０３ｂの端面と、このメモリセルＭ１に隣接するメモリセルＭ２のポリシリコン配線１０３ｂとの端面との間は、たとえば、１００ｎｍ〜１２０ｎｍ程度とされている。そして、メモリセルＭ１の不純物領域１０２ａと、メモリセルＭ２の不純物領域１０２ａとの間は、たとえば、２００ｎｍ〜２２０ｎｍ程度とされている。なお、このポリシリコン配線１０３ａ同士が対向するポリシリコン配線１０３ａの端面には、絶縁膜４４が形成されている。
【０１５５】
また、ポリシリコン配線１０３ｂの端面と、ポリシリコン配線１０３ｄの端面との距離も同様に１００ｎｍ〜１２０ｎｍ程度とされている。そして、ポリシリコン配線１０３ｄとポリシリコン配線１０３ｂとが対向する、ポリシリコン配線１０３ｂ、１０３ｄの端面にも、絶縁膜４４が形成されている。
【０１５６】
図５５は、図５３のＬＶ−ＬＶ線における断面図である。この図５５に示されるように、メモリセルＭ１、Ｍ２のポリシリコン配線１０３ｂは、シリコン酸化膜等の絶縁膜３０を介して、活性領域１０２ａ上に形成されている。
【０１５７】
そして、メモリセルＭ１の活性領域１０２ａと、メモリセルＭ２の活性領域１０２ａとの間に位置する分離領域９０上に、メモリセルＭ１のポリシリコン配線１０３ｂとメモリセルＭ２のポリシリコン配線１０３ｂとの境界部分が位置している。このメモリセルＭ１のポリシリコン配線１０３ｂと、メモリセルＭ２のポリシリコン配線１０３ｂとの間に位置する分離領域上から、ポリシリコン配線１０３ｂ、１０３ｂの先端部の表面上にも、絶縁膜４４が形成されている。この絶縁膜４４によって、メモリセルＭ１のポリシリコン配線１０３ｂと、メモリセルＭ２のポリシリコン配線１０３ｂ間の絶縁が確保されている。そして、ポリシリコン配線１０３ｂ同士の境界部分に位置するポリシリコン配線１０３ｂの先端部表面上には、絶縁膜４４を介して、サイドウォール状の導電膜３４が形成されている。
【０１５８】
上記のように構成された半導体集積回路装置１０の製造方法について、図５６から図６６を用いて、説明する。図５６は、本実施の形態４に係る半導体集積回路装置１０の製造工程の第１工程を示す平面図であり、上記図６および図７に示す上記実施の形態１に係る半導体集積回路装置１０の第１工程に対応する工程である。また、図５７は、図５６のＬＶＩＩ−ＬＶＩＩ線における断面図である。この図５７に示されるように、半導体基板１３の主表面上に選択的に分離領域１２０を形成し、活性領域を規定し、さらに、Ｐウエル領域、Ｎウエル領域を規定する。
【０１５９】
そして、各Ｐウエル領域内およびＮウエル領域内に選択的に不純物を導入して、不純物領域１０２ａ〜１０２ｄを形成する。
【０１６０】
図５８は、上記図５６に示された製造工程後の半導体集積回路装置１０の製造工程を示す平面図であり、上記図８、図９に示す上記実施の形態１に係る半導体集積回路装置１０の第２工程に対応する製造工程を示す平面図である。図５９は、上記図５８のＬＩＸ−ＬＩＸ線における断面図である。
【０１６１】
この図５８、図５９に示されるように、半導体基板１３の主表面上に、熱酸化処理を施して、シリコン酸化膜等からなる絶縁膜３０を形成する。
【０１６２】
そして、半導体基板１３の主表面上に絶縁膜３０を介して、ポリシリコン膜等からなる導電膜３１を堆積する。
【０１６３】
図６０は、上記図５８に示された製造工程後の半導体集積回路装置１０の製造工程を示す平面図であり、上記図１０、図１１に示されるように、上記実施の形態１に係る半導体集積回路装置１０の第３工程に対応する工程を示す平面図である。図６１は、上記図６０のＬＸＩ−ＬＸＩ線における断面図である。
【０１６４】
この図６０および図１０に示されるように、ＲＯＭ領域６３において、ＭＯＮＯＳ構造のメモリセルトランジスタのソース領域となる領域に位置する開口部３１ｂと、図６０に示すＲＡＭ領域６２が位置する領域上に形成された複数の開口部３１ｃ〜３１ｆとを備えた導電膜パターン３１ａを形成する。
【０１６５】
具体的には、隣接するメモリセルＭ１〜Ｍ６のポリシリコン配線１０３ｂ同士間に位置する領域に位置する開口部３１ｃと、ポリシリコン配線１０３ａとポリシリコン配線１０３ｃとの間に位置する領域に位置する開口部３１ｄと、ポリシリコン配線１０３ｂとポリシリコン配線１０３ｄとの間に位置する領域に位置する開口部３１ｅと、隣接するメモリセル領域Ｍ１〜Ｍ６のポリシリコン配線１０３ｃ間に位置する領域に位置する開口部３１ｆとを備えた導電膜パターン３１ａを形成する。
【０１６６】
開口部３１ｃは、図５３において、形成されるメモリセルＭ１のポリシリコン配線１０３ｂと、メモリセルＭ２のポリシリコン配線１０３ｂとの間に位置する領域から、メモリセルＭ３のポリシリコン配線１０３ｂとメモリセルＭ４のポリシリコン配線１０３ｂとの間に位置する領域までの間に亘って延在している。すなわち、開口部３１ｃは、活性領域１０２ａ〜１０２ｄが延在する方向に延在するように長尺に形成されている。また、開口部３１ｄ、３１ｅ、３１ｆも、開口部３１ｃと同様に、活性領域１０２ａ〜１２０ｄが延在する方向に長尺に形成されている。このように、長尺に形成された開口部３１ｃ〜３１ｆを備えた導電膜パターン３１ａは、ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ等のレーザ光を光源として搭載したステッパーにより、容易に製造することができる。
【０１６７】
図６２は、上記図６１に示された半導体集積回路装置１０の製造工程後の製造工程を示す断面図であり、上記図１４、図１５に示される上記実施の形態１に係る半導体集積回路装置１０の第５工程に対応する製造工程を示す断面図である。
【０１６８】
この図６２に示されるように、導電膜パターン３１ａの表面上、開口部３１ｃ〜３１ｆの内壁面上および開口部３１ｃ〜３１ｆが位置する分離領域１２０の上面上に、所謂ＯＮＯ膜からなる絶縁膜４４を形成する。そして、この絶縁膜４４を介して、導電膜パターン３１ａ上に導電膜３４を堆積（形成）する。この際、開口部３１ｃ〜３１ｆ内にも導電膜３４が充填される。
【０１６９】
図６３は、上記図６２に示された製造工程後の製造工程を示す断面図であり、上記図１６、図１７に示す上記実施の形態１に係る半導体集積回路装置１０の第６工程に対応する製造工程を示す断面図である。図６４は、この図６３に示された製造工程の平面図である。
【０１７０】
図６３に示されるように、導電膜３４にエッチングを施す。これにより、上記図６４に示されるように、ＲＯＭ領域６３が位置する半導体基板１３の主表面上に、メモリゲート電極４５を形成する。この際、開口部３１ｃ〜３１ｆ内には、開口部３１ｃ〜３１ｆの内側面上にサイドウォール状の導電膜３４が形成される。
【０１７１】
このサイドウォール状の導電膜３４と、導電膜パターン３１ａとの間には、絶縁膜４４が形成されており、導電膜パターン３１ａと導電膜３４との間の絶縁状態が確保されている。
【０１７２】
図６５は、上記図６４に示された製造工程後の製造工程を示す平面図であり、上記図１８、図１９に示す上記実施の形態１に係る半導体集積回路装置１０の第７工程に対応する製造工程を示す平面図である。図６６は、上記図６５のＬＸＶＩ−ＬＸＶＩ線における断面図である。この図６５、図６６に示されるように、導電膜パターン３１ａにパターニングを施して、ポリシリコン配線１０３ａ〜１０３ｄを形成する。このポリシリコン配線１０３ａ〜１０３ｄを形成する工程は、まず、導電膜パターン３１ａの上面全面にレジストマスクを形成する。そして、このレジストマスクの上方に、フォトマスク２００を配置して、レジストマスクに露光処理を施す。
【０１７３】
このフォトマスク２００には、ポリシリコン配線１０３ａ〜１０３ｄが延在する方向に延在する開口パターン２００ａ、２００ｂが複数形成されている。
【０１７４】
開口パターン２００ａは、たとえば、メモセルＭ１のポリシリコン配線１０３ａおよびポリシリコン配線１０３ｃと、メモリセルＭ２のポリシリコン配線１０３ａおよびポリシリコン配線１０３ｃとを接続するようなパターンとされている。
【０１７５】
また、開口パターン２００ｂは、たとえば、メモリセル１のポリシリコン配線１０３ｂおよびポシリコン配線１０３ｄと、メモリセルＭ２のポリシリコン配線１０３ｂおよびポリシリコン配線１０３ｂおよびポリシリコン配線１０３ｄとを接続するパターンとされている。
【０１７６】
このようなフォトマスク２００を用いて、フォトリソグラフィを施して、導電膜パターン３１ａにパターニングを施す。この際、形成された半導体基板１３の主表面上には、既に開口部３１ｃ〜３１ｆが形成されている。このため、上記のようなフォトマスク２００を用いて、導電膜パターン３１ａにパターニングを施しても、開口部３１ｃ〜３１ｆの内壁面上に形成された絶縁膜４４によって分離される。たとえば、メモリセルＭ１のポリシリコン配線１０３ｂとメモリセルＭ２のポリシリコン配線１０３ｂとの間は、開口部３１ｃの内周面上に形成された絶縁膜４４によって分離される。また、ポリシリコン配線１０３ａとポリシリコン配線１０３ｃとの間も、開口部３１ｄの内周面上に形成された絶縁膜４４によって分離される。さらに、ポリシリコン配線１０３ｂとポリシリコン配線１０３ｄとの間も、開口部３１ｅ内に形成された絶縁膜４４によって分離される。そして、メモリセルＭ１のポリシリコン配線１０３ｃと、メモリセルＭ１と隣り合うメモリセルのポリシリコン配線１０３ｃとの間も開口部３１ｃの内周面上に形成された絶縁膜４４によって分離される。
【０１７７】
このように、予め、各ポリシリコン配線１０３ａ〜１０３ｄ同士の境界領域に開口部３１ｃ〜３１ｆを形成し、この開口部３１ｃ〜３１ｆの内壁面上に絶縁膜４４を形成することにより、各ポリシリコン配線１０３ａ〜１０３ｆを自己生成的に分割することができる。このため、導電膜パターン３１ａにフォトリソグラフィを施す際に、長手方向に隣接する各ポリシリコン配線１０３ａ〜１０３ｄ同士が接続されるように、パターニングを施すことができる。
【０１７８】
ここで、開口部３１ｃの短手方向（ポリシリコン配線１０３ａ〜１０３ｄの延在方向）の幅は、たとえば、１００ｎｍ〜１２０ｎｍとされている。そして、開口部３１ｃの開口縁部と、活性領域１０２ａとの間の距離は、たとえば、５０ｎｍ程度とすることができる。
【０１７９】
このため、メモリセルＭ１の活性領域１０２ａと、メモリセルＭ２の活性領域１０２ａとの間の距離を、２００ｎｍ〜２２０ｎｍ程度とすることができる。
【０１８０】
その一方で、開口部３１ｃ〜３１ｆが形成されていない状態で、ポリシリコン配線１０３ａ〜１０３ｄをパターニングしようとすると、まず、形成されるポリシリコン配線１０３ａ〜１０３ｄの形成不良を考慮して、各ポリシリコン配線１０３ａ〜１０３ｄ間のマージンを確保する必要があり、たとえば、各ポリシリコン配線１０３ａ〜１０３ｄ同士間の距離を、たとえば、１２０ｎｍ程度にする必要がある。さらに、活性領域１０２ａ〜１０２ｄとの間の距離は、マスクずれや形成不良等のマージンを鏡慮して、多とＲ場、１００ｎｍ程度確保する必要がある。このため、たとえば、メモリセルＭ１の活性領域１０２ａと、メモリセルＭ２の活性領域１０２ａとの間の距離は、たとえば、３００ｎｍ〜３２０ｎｍ程度となる。
【０１８１】
特に、開口部３１ｃ下および開口部３１ｃの両側に位置する半導体基板１３の主表面上は、Ｐウエル領域とされており、同一導電型のウエル領域とされている。このため、メモリセルＭ１の活性領域１０２ａと、メモリセルＭ２の活性領域１０２ａとの間の距離は、純粋に、ポリシリコン配線１０３ｂ間の距離によって決まる。
【０１８２】
したがって、ポリシリコン配線１０３ｂ間の距離を小さくすることにより、活性領域１０２ａ同士間の距離も確実に小さくすることができ、半導体集積回路装置１０の微細化に大きく寄与する。このように、本実施の形態４に係る半導体集積回路装置１０の製造方法によれば、各ＳＲＡＭトランジスタのポリシリコン配線間の距離を小さくすることができ、半導体集積回路装置１０の微細化を図ることができる。また、本実施の形態４においては、半導体集積回路装置１０のＲＡＭ領域６２に形成されたＳＲＡＭに適用した場合について説明したが、このような混載マイコンに適用した場合に限られない。さらに、ＳＲＡＭに適用する場合に限られず、複数のゲートが形成されている場合に、適用可能であり、各ゲート間の距離を小さくすることができる。
【０１８３】
図３４から図３７および図６７から図７９を用いて、本実施の形態４の変形例について説明する。図６７は、本実施の形態４の変形例に係る半導体集積回路装置１０の周辺回路領域の平面図であり、図６８は、上記図６７のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線における断面図である。この図６７に示されるように、周辺回路領域が位置する半導体基板１３の主表面上には、一方向に向けて延在するゲート電極（配線）４２ａ、４２ｂと、このゲート電極４２ａ、４２ｂの端部側に位置し、このゲート電極４２、４２ｂが延在する方向と交差する方向に延在するゲート電極（配線）４２ｃとが形成されている。
【０１８４】
ゲート電極４２ａ、４２ｂと、ゲート電極４２ｃとの境界領域は、半導体基板１３の主表面上に形成された分離領域５２上に形成されている。そして、図６８に示されるように、ゲート電極４２ｂは、活性領域５３の上面上に絶縁膜５４を介して形成されており、さらに、ゲート電極４２ｂの一部が分離領域５２上に達している。このゲート電極４２ｂの端面と、ゲート電極４２ｃの側面のうち、ゲート電極４２ｂと対向する部分と、このゲート電極４２ｂとゲート電極４２ｃとの境界部分に位置する分離領５２の表面上に、たとえば、ＯＮＯ膜からなる絶縁膜４４が形成されている。このため、ゲート電極４２ｂとゲート電極４２ｃとの間の分離が確保されている。そして、絶縁膜４４を介してゲート電極４２ｂの端面上に、サイドウォール状の導電膜４５が形成されており、さらに、ゲート電極４２ｃの周面のうち、ゲート電極４２ｂと対向する周面上にも、絶縁膜４４を介して、サイドウォール状の導電膜４５が形成されている。
【０１８５】
図６９は、この変形例に係る半導体集積回路装置１０の第１製造工程を示す平面図であり、上記図６、図７に示す上記実施の形態１に係る半導体集積回路装置１０の第１製造工程に対応する工程である。図７０は、上記図６９の断面図である。
【０１８６】
この図６９および図７０に示されるように、半導体基板１３の主表面上に、分離領域５２を選択的に形成して、活性領域５３を規定する。
【０１８７】
図７１は、上記図６９に示された製造工程後の製造工程を示す平面図であり、上記図８、図９に示す上記実施の形態１に係る半導体集積回路装置１０の第２工程に対応する平面図である。そして、図７２は、図７１の断面図である。
【０１８８】
この図７１および図７２に示されるように、半導体基板１３の主表面上に絶縁膜５４を形成し、この絶縁膜５４の上面上に、導電膜３１を堆積（形成）する。
【０１８９】
図３４、図７３は、半導体集積回路装置１０の導電膜３１ａのパターニング工程における周辺回路領域の平面図であり、図７４は、図７３の断面図である。この図３４、図７３図７４に示されるように、導電膜のパターニング工程において、形成される周辺回路トランジスタの隣接するゲート電極の境界領域８３となる領域に開口部８０を有する導電膜パターン３１ａを形成する。
【０１９０】
図７５は、上記図７４に示された半導体集積回路装置１０の製造工程後の製造工程を示した断面図であり、上記図１４、図１５に示す上記実施の形態１に係る半導体集積回路装置１０の第５工程に対応する工程を示す断面図である。この図７５に示されるように、開口部８０の表面および、導電膜パターン３１ａの表面上に絶縁膜３３を形成する。さらに、この絶縁膜３３の上面上に導電膜３４を堆積する。そして、メモリゲート電極４５を形成する第５工程においては、開口部８０の表面に形成された絶縁膜４４の表面上に導電膜３４が形成される。図３５、図７６は、コントロールゲートおよびゲート電極を形成する第７工程における周辺回路領域の平面図である。図７７は、図７６の断面図であり、図３６は、フォトマスク７２の周辺回路領域における平面図である。図３５、図７６、図７７に示されるように、半導体集積回路装置１０の第７工程においては、開口部８０の表面には、絶縁膜４４が形成されており、絶縁膜４４の表面のうち、開口部８０の内側の表面には、導電膜３４が形成されている。
【０１９１】
このように、絶縁膜４４と、導電膜３４とが形成された開口部８０の上面側には、図３６に示されるエッチングマスク７２が配置され、フォトリソグラフィによるパターニングが施される。また、図３７は、周辺回路領域のゲート電極が形成された際における周辺領域の平面図である。図３６に示されるように、エッチングマスク７２には、開口部８１が形成されている。
【０１９２】
この開口部８１は、図３７において、形成されるゲート電極４３ａ、４３ｂ、４３ｃがそれぞれ図３５に示す分離領域８３において連結されるように形成されている。そして、導電パターン３１ａの上面側のうち、形成されるゲート電極４３ａ、４３ｂ、４３ｃの領域上に、図３６に示すエッチングマスク７２の開口部８１を配置する。このように、エッチングマスク７２を配置すると、開口部８１のうち、分離領域８３の部分が図３５に示す開口部８０の上面上に位置する。
【０１９３】
図７８は、上記図７６に示された製造工程後の製造工程を示す平面図であり、図７９は、この図７８の断面図である。これら、図７８、図７９、図３７において、エッチングマスク７２を配置して、フォトリソグラフィによるパターニングを施すと、図３５に示す開口部８０により、ゲート電極４３ａ、４３ｂ、４３ｃがそれぞれ分離される。すなわち、開口部８０の両側に隣り合うゲート電極４３ａ、４３ｂ、４３ｃがそれぞれ形成される。ここで、開口部８０の表面上には、絶縁膜４４が形成されているため、形成されたゲート電極４３ａ、４３ｂ、４３ｃの分離領域８３側の表面には、絶縁膜４４が形成されており、この絶縁膜４４の表面のうち、分離領域８３側の表面には、導電膜３４が形成される。このように、形成されたゲート電極４３ａ、４３ｂ、４３ｃの分離領域８３側の表面には、絶縁膜４４が形成されているため、各ゲート電極４３ａ、４３ｂ、４３ｃは、電気的に分離される。
【０１９４】
このように、ゲート電極を形成する第７工程では、導電パターン３１ａのうち、ゲート電極４３ａ、４３ｂ、４３ｃの分離領域８３の部分に予め絶縁膜４４が表面に形成された開口部８０が形成されている。このため、エッチングマスク７２に形成される開口部８２は、形成されるゲート電極４３ａ、４３ｂ、４３ｃがそれぞれ分離されるように形成する必要がなく、分離領域８３で連結されるように形成することができる。このように、ゲート電極４３ａ、４３ｂ、４３ｃが連結されるようにフォトリソグラフィを施すことができるので、フォトリソグラフィにより、分離されたゲート電極を形成する場合と異なり、ゲート電極４３ａ、４３ｂ、４３ｃ間にマージンを設ける必要がなくなる。このように本実施の形態４に係る半導体集積回路装置１０の製造方法によれば、ゲート電極４３ａ、４３ｂ、４３ｃの間隔を近接させることができ、面積の縮小を図ることができる。
【０１９５】
なお、本実施の形態４は、周辺回路トランジスタのゲート電極に適用したが、これに限られず、メモリセルトランジスタのコントロールゲートや、各種の配線間にも適用することができる。すなわち、半導体基板の主表面上に導電膜を形成する工程と、この導電膜のうち、形成される配線の分離領域に開口部が形成された導電パターンを形成する工程と、この導電パターンを覆うように絶縁膜を形成する工程と、形成される配線が分離領域にて連設されるように形成された開口部を備えるエッチングマスクを用いて、上記絶縁膜と導電パターンにパターニングを施して、配線を形成する工程とを備えた半導体集積回路装置の製造方法であってもよい。このような、半導体集積回路装置の製造方法によれば、配線を通常のフォトリソグラフィにより形成する場合より、配線間が短くなり、面積を縮小することができる。
【０１９６】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１９７】
本発明は、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）構造のフラッシュメモリが搭載された混載マイコンに好適である。
【図面の簡単な説明】
【０１９８】
【図１】実施の形態１に係る半導体集積回路装置（不揮発性半導体記憶装置）を模式的に示した平面図である。
【図２】ＲＯＭ領域のメモリセル領域の断面図である。
【図３】周辺回路領域における断面図である。
【図４】書き込み動作の際におけるメモリセル領域の断面図である。
【図５】消去動作におけるメモリセル領域の断面図である。
【図６】半導体集積回路装置の第１工程におけるメモリセル領域の断面図である。
【図７】半導体集積回路装置の第１工程における周辺回路領域における断面図である。
【図８】半導体集積回路装置の第２工程におけるメモリセル領域の断面図である。
【図９】半導体集積回路装置の第２工程における周辺回路領域の断面図である。
【図１０】半導体集積回路装置の第３工程（第１導電膜のパターニング工程）におけるメモリセル領域の断面図である。
【図１１】半導体集積回路装置の第３工程における周辺回路領域における断面図である。
【図１２】半導体集積回路装置の第４工程（メモリセルトランジスタのメモリゲート下チャネル領域の形成工程）におけるメモリセル領域の断面図である。
【図１３】半導体集積回路装置の第４工程における周辺回路領域における断面図である。
【図１４】半導体集積回路装置の第５工程（第２絶縁膜の形成工程）におけるメモリセル領域の断面図である。
【図１５】半導体集積回路装置の第５工程における周辺回路領域の断面図である。
【図１６】半導体集積回路装置の第６工程（メモリゲート電極・ソース領域の形成工程）におけるメモリセル領域における断面図である。
【図１７】半導体集積回路装置の第６工程における周辺回路領域の断面図である。
【図１８】半導体集積回路装置の第７工程（コントロールゲートおよびゲート電極形成工程）におけるメモリセル領域における断面図である。
【図１９】半導体集積回路装置の第７工程における周辺回路領域における断面図である。
【図２０】半導体集積回路装置の第８工程（メモリセルトランジスタのドレイン領域および周辺回路トランジスタの不純物領域の形成工程）におけるメモリセル領域における断面図である。
【図２１】半導体集積回路装置の第８工程における周辺回路領域における断面図である。
【図２２】半導体集積回路装置の第９工程（周辺回路トランジスタの不純物領域の形成工程）におけるメモリセル領域の断面図である。
【図２３】半導体集積回路装置の第９工程における周辺回路領域の断面図である。
【図２４】半導体集積回路装置の第１０工程（メモリセルトランジスタと周辺回路トランジスタとのサイドウォールの形成工程）におけるメモリセル領域の断面図である。
【図２５】半導体集積回路装置の第１０工程における周辺回路領域の断面図である。
【図２６】半導体集積回路装置の第１１工程（金属シリサイド形成工程）におけるメモリセル領域の断面図である。
【図２７】半導体集積回路装置の第１１工程における周辺領域の断面図である。
【図２８】半導体集積回路装置の第１２工程（ビット線形成工程）におけるメモリセル領域の断面図である。
【図２９】半導体集積回路装置の第１２工程における周辺回路領域の断面図である。
【図３０】図３９に示された接続部の詳細を示した断面図である。
【図３１】図４１において、分離領域上の詳細を示した断面図である。
【図３２】図４２の分離領域の上面を詳細に示した断面図である。
【図３３】図４４において、分離領域における詳細を示す断面図である。
【図３４】半導体集積回路装置の導電膜のパターニング工程における周辺回路領域の平面図ある。
【図３５】コントロールゲートおよびゲート電極を形成する第７工程における周辺回路領域の平面図である。
【図３６】フォトマスクの周辺回路領域における平面図である。
【図３７】周辺回路領域のゲート電極が形成された際における周辺領域の平面図である。
【図３８】実施の形態１に係る半導体集積回路装置のメモリセルトランジスタを詳細に示した断面図である。
【図３９】実施の形態２に係る半導体集積回路装置のメモリセル領域の平面図である。
【図４０】実施の形態１に係る半導体集積回路装置の製造工程において、図６、図７に示される第１製造工程に対応する製造工程を示す断面図である。
【図４１】実施の形態１に係る半導体集積回路装置の第３工程に対応する製造工程を示し、図１０のＸＬＩ−ＸＬＩ線における断面図である。
【図４２】図１４に示す実施の形態１に係る半導体集積回路装置の第５工程に対応する製造工程を示す断面図である。
【図４３】図１４に示す実施の形態１に係る半導体集積回路装置の第５工程に対応する製造工程を示す断面図である。
【図４４】図１６に示す実施の形態１に係る半導体集積回路装置の第６工程に対応し、図１６のＸＬＩＶ−ＸＬＩＶ線における断面図である。
【図４５】図４４に示された半導体集積回路装置の製造工程後の、製造工程を示し、図１８のＸＬＶ−ＸＬＶ線における断面図である。
【図４６】実施の形態３に係る半導体集積回路装置の平面図である。
【図４７】図４６のＸＬＶＩＩ−ＸＬＶＩＩ線の断面図である。
【図４８】図４６のＸＬＶＩＩＩ-ＸＬＶＩＩＩ線における断面図である。
【図４９】図６、図７に示す実施の形態１に係る半導体集積回路装置の製造工程の第１工程に対応する工程を示す平面図である。
【図５０】図１０、図１１に示す実施の形態１に係る半導体集積回路装置の第３工程に対応する製造工程を示す平面図である。
【図５１】図１６、図１７に対応する製造工程を示す平面図である。
【図５２】図５１に示された製造工程後の製造工程を示す平面図である。
【図５３】実施の形態４に係る半導体集積回路装置のたとえば、ＲＡＭ領域における平面図である。
【図５４】メモリセルＭ１の等価回路である。
【図５５】図５３のＬＶ−ＬＶ線における断面図である。
【図５６】実施の形態４に係る半導体集積回路装置の製造工程の第１工程を示す平面図である。
【図５７】図５６のＬＶＩＩ−ＬＶＩＩ線における断面図である。
【図５８】図５６に示された製造工程後の半導体集積回路装置の製造工程を示す平面図である。
【図５９】図５８のＬＩＸ−ＬＩＸ線における断面図である。
【図６０】図５８に示された製造工程後の半導体集積回路装置の製造工程を示す平面図である。
【図６１】図６０のＬＸＩ−ＬＸＩ線における断面図である。
【図６２】図６１に示された半導体集積回路装置の製造工程後の製造工程を示す断面図である。
【図６３】図６２に示された製造工程後の製造工程を示す断面図である。
【図６４】図６３に示された製造工程の平面図である。
【図６５】図６４に示された製造工程後の製造工程を示す平面図である。
【図６６】図６５のＬＸＶＩ−ＬＸＶＩ線における断面図である。
【図６７】実施の形態４の変形例に係るは半導体集積回路装置の周辺回路領域の平面図である。
【図６８】図６７のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線における断面図である。
【図６９】実施の形態４の変形例に係る半導体集積回路装置の第１工程を示す平面図である。
【図７０】図６９の断面図である。
【図７１】図６９に示された製造工程後の製造工程を示す平面図である。
【図７２】図７１の断面図である。
【図７３】半導体集積回路装置の導電膜のパターニング工程における周辺回路領域の平面図である。
【図７４】図７３の断面図である。
【図７５】図７４に示された半導体集積回路装置の製造工程後の製造工程を示した断面図である。
【図７６】コントロールゲートおよびゲート電極を形成する第７工程における周辺回路領域の平面図である。
【図７７】図７６の断面図である。
【図７８】図７６に示された製造工程後の製造工程を示す平面図である。
【図７９】図７８の断面図である。
【図８０】実施の形態３に係る半導体集積回路装置の読み出し動作時における動作線図である。
【図８１】書き込み動作における動作線図である。
【図８２】消去動作における動作線図である。
【図８３】実施の形態３に係る半導体集積装置の回路図である。
【図８４】実施の形態３に係る半導体集積回路装置の模式図である。
【図８５】周辺回路トランジスタの詳細を示した断面図である。
【符号の説明】
【０１９９】
３ａ  ポリシリコン配線、１０  半導体集積回路装置、１３  半導体基板、１４  メモリゲート下チャネル領域、１５ａ  低濃度不純物拡散層、１５ｂ  高濃度不純物拡散層、１６  コントロールゲート下チャネル領域、１７  ドレイン領域、１７ａ  低濃度不純物拡散層、１７ｂ  高濃度不純物拡散層、１９ａ  ソース領域、１９ｂ  ドレイン領域、２７  メモリセルトランジスタ、２８ａ，２８ｂ  周辺回路トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006303448.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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