(57)【要約】      （修正有）【課題】半導体メモリ装置及びその装置のデータの書き込み及び読み出し方法を公開する。【解決手段】外部クロック信号を入力して正常動作時には外部クロック信号と位相周波数同期する第１及び第２クロック信号を発生し、テスト動作時には前記同様の第１クロック信号及び同位相ながら高周波数を有する第２クロック信号を発生するクロック信号発生回路と、正常及びテスト書き込み動作時に第１データレートで入力される第１所定ビット数の直列データを並列変換してメモリセルアレイに出力する書き込み回路と、正常及びテスト読み出し動作時に第１クロック信号に応答してメモリセルアレイから出力される所定ビットの並列データを、正常読み出し動作時に第２クロック信号に応答して直列変換して第１データレートで出力し、テスト読み出し動作時に第２クロック信号に応答して直列変換して第２データレートで出力する読み出し回路とで構成される。【選択図】図１
2006331631.tif 000002
【特許請求の範囲】
【請求項１】
データを書き込み及び読み出しするメモリセルアレイと、
外部から印加される外部クロック信号を入力して正常読み出し及び書き込み動作を含む正常動作時には前記外部クロック信号と同じ位相及び周波数を有する第１及び第２クロック信号を発生し、テスト読み出し及び書き込み動作を含むテスト動作時には前記外部クロック信号と同じ位相及び周波数を有する前記第１クロック信号及び前記外部クロック信号と同じ位相及び前記外部クロック信号の周波数よりも高い周波数を有する前記第２クロック信号を発生するクロック信号発生手段と、
前記正常書き込み動作時に第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換してメモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される第２所定ビット数の直列データを入力して並列に変換して前記第１所定ビット数の並列データを発生して前記メモリセルアレイに出力するデータ書き込み手段と、
正常及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される所定ビットの並列データを発生し、前記正常読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して第１データレートで出力し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して第２データレートで出力するデータ読み出し手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記テスト動作時に印加される前記外部クロック信号の周波数が前記正常動作時に印加される外部クロック信号の周波数よりも低いことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記クロック信号発生手段は、
前記外部クロック信号と前記第１クロック信号との位相差を検出して遅延クロック信号を発生する遅延同期ループと、
前記正常動作時に前記遅延クロック信号を前記第１クロック信号として発生し、前記テスト動作時に前記遅延クロック信号を所定時間分遅延して前記第１クロック信号として発生する第１クロック信号発生器と、
前記正常動作時に前記遅延クロック信号を前記第２クロック信号として発生し、前記テスト動作時に前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生する第２クロック信号発生器とを備え、
前記所定時間は前記第２クロック信号発生器が前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生するのに必要とされる時間であることを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】
前記データ読み出し手段は、
前記正常読み出し及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される第１所定ビット数の並列データを入力して出力するデータ読み出し回路と、
前記正常読み出し動作時に前記第２クロック信号に応答して前記データ読み出し回路から出力される前記第１所定ビット数の並列データを直列に変換して前記第１データレートで出力し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記データ読み出し回路から出力される前記第１所定ビット数の並列データを直列に変換して前記第２データレートで出力する並直列変換器と、
を備えることを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
前記データ書き込み手段は、
前記正常書き込み動作時に前記第１クロック信号に応答して前記第１データレートで印加される第１所定ビット数の直列データを入力して前記第１所定ビット数の並列データに変換し、前記テスト書き込み動作時に前記第２クロック信号に応答して前記第１データレートで印加される第１所定ビット数よりも小さい第２所定ビット数の直列データを入力して並列に変換し、第２所定ビット数の並列データを前記第１所定ビット数に伸張して前記第１所定ビット数の並列データを発生する直並列変換器と、
前記正常書き込み及び前記テスト書き込み動作時に前記第１クロック信号に応答して前記直並列変換器から出力される前記第１所定ビット数の並列データを入力して前記メモリセルアレイに書き込みするデータ書き込み回路と、
を備えることを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
前記第１データレートは、前記第２データレートに比べて前記外部クロック信号の１クロックサイクル内に所定倍数のデータを伝送することを特徴とする請求項２記載の半導体メモリ装置。
【請求項７】
前記第１データレートはダブルデータレートであり、
前記第２データレートはクワッドデータレートであることを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置は、
モード設定動作時に外部から印加されるコード信号を入力して前記正常動作と前記テスト動作を選択する選択信号及び外部から／に入出力される前記所定ビットの直列データのビット数を設定するバースト長さ信号を発生するモード設定手段をさらに備えることを特徴とする請求項７記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置は、
前記正常書き込み及びテスト書き込み動作時に前記第２クロック信号に応答して書き込みイネーブルクロック信号を発生し、前記正常読み出し及びテスト読み出し動作時に前記第２クロック信号及び前記バースト長さ信号に応答して前記第１所定ビット数の直列データを出力するための読み出しイネーブルクロック信号を発生するイネーブルクロック信号発生器をさらに備えることを特徴とする請求項８記載の半導体メモリ装置。
【請求項１０】
正常読み出し及び書き込み動作を含む正常動作時に外部から印加される外部クロック信号の上昇エッジに応答して少なくとも２回以上連続的に印加されるアドレスを入力してバッファし、テスト読み出し及び書き込み動作を含むテスト動作時に前記外部クロック信号の上昇及び下降エッジに応答して少なくとも２回以上連続的に印加されるアドレスを入力してバッファするアドレス入力手段と、
前記アドレスに応答してデータを書き込み及び読み出しするメモリセルアレイと、
前記外部クロック信号を入力して正常動作時には前記外部クロック信号と同じ位相及び周波数を有する第１及び第２クロック信号を発生し、テスト動作時には前記外部クロック信号と同じ位相及び周波数を有する前記第１クロック信号及び前記外部クロック信号と同じ位相及び前記外部クロック信号の周波数よりも高い周波数を有する前記第２クロック信号を発生するクロック信号発生手段と、
前記正常及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される所定ビットの並列データを発生し、前記正常読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して第１データレートで出力し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して第２データレートで出力するデータ読み出し手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項１１】
前記正常動作時に印加される外部クロック信号の周波数が前記テスト動作時に印加される前記外部クロック信号の周波数よりも高いことを特徴とする請求項１０記載の半導体メモリ装置。
【請求項１２】
前記クロック信号発生手段は、
前記外部クロック信号をバッファしてバッファされたクロック信号を発生するクロックバッファと、
前記外部クロック信号と前記第１クロック信号との位相差を検出して遅延クロック信号を発生する遅延同期ループと、
前記正常動作時に前記遅延クロック信号を前記第１クロック信号として発生し、前記テスト動作時に前記遅延クロック信号を所定時間分遅延して前記第１クロック信号として発生する第１クロック信号発生器と、
前記正常動作時に前記遅延クロック信号を前記第２クロック信号として発生し、前記テスト動作時に前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生する第２クロック信号発生器とを備え、
前記所定時間は前記第２クロック信号発生器が前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生するのに必要とされる時間であることを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１３】
前記アドレス入力手段は、
前記正常動作時に前記バッファされたクロック信号の上昇エッジに応答して２回直列に入力されるアドレスをバッファして第１及び第２アドレスを発生し、前記テスト動作時に前記バッファされたクロック信号の上昇及び下降エッジに応答して２回直列に入力されるアドレスをバッファして第１及び第２アドレスを発生し、前記第１及び第２アドレスを利用して１つのアドレスを構成することを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１４】
前記アドレス入力手段は、
前記正常及びテスト動作時に前記バッファされたクロック信号に応答して前記アドレスをバッファして第１アドレスを発生する第１アドレス入力バッファと、
前記正常動作時に前記バッファされたクロック信号に応答して前記バッファされた第１アドレスを１クロックサイクル分遅延して第２アドレスを発生する遅延器と、
前記テスト動作時に前記バッファされたクロック信号の逆位相の信号に応答して前記アドレスをバッファして前記第２アドレスを発生する第２アドレス入力バッファと、
を備えることを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１５】
前記データ読み出し手段は、
前記正常読み出し及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される第１所定ビット数の並列データを入力して出力するデータ読み出し回路と、
前記正常読み出し及びテスト読み出し動作時に前記第２クロック信号に応答して前記データ読み出し回路から出力される第１所定ビット数の並列データを直列に変換して前記第１データレートで出力する並直列変換器と、
を備えることを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１６】
前記半導体メモリ装置は、
前記正常書き込み動作時に前記第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換して前記メモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される前記第１所定ビット数の直列データを入力して並列に変換して前記メモリセルアレイに出力するデータ書き込み手段をさらに備えることを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１７】
前記半導体メモリ装置は、
前記正常書き込み動作時に前記第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換して前記メモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される前記第１所定ビット数よりも小さい第２所定ビット数の直列データを入力して並列に変換し、第２所定ビット数の並列データを前記第１所定ビット数に伸張して前記第１所定ビット数の並列データを発生して前記メモリセルアレイに出力するデータ書き込み手段をさらに備えることを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１８】
前記データ書き込み手段は、
前記正常書き込み動作時に前記第１クロック信号に応答して前記第１データレートで印加される第１所定ビット数の直列データを入力して前記第１所定ビット数の並列データに変換し、前記テスト書き込み動作時に前記第２クロック信号に応答して前記第１データレートで印加される第１所定ビット数よりも小さい第２所定ビット数の直列データを入力して並列に変換し、第２所定ビット数の並列データを前記第１所定ビット数に伸張して前記第１所定ビット数の並列データを発生する直並列変換器と、
前記正常及びテスト動作時に前記第１クロック信号に応答して前記第１所定ビット数の並列データを前記メモリセルアレイに書き込みするデータ書き込み回路と、
を備えることを特徴とする請求項１７記載の半導体メモリ装置。
【請求項１９】
前記第１データレートはダブルデータレートであり、
前記第２データレートはクワッドデータレートであることを特徴とする請求項１１記載の半導体メモリ装置。
【請求項２０】
前記半導体メモリ装置は、
モード設定動作時に外部から印加されるコード信号を入力して前記正常動作と前記テスト動作を選択する選択信号及び前記所定ビットの直列データのビット数を設定するバースト長さ信号を発生するモード設定手段をさらに備えることを特徴とする請求項１９記載の半導体メモリ装置。
【請求項２１】
前記半導体メモリ装置は、
前記正常書き込み及びテスト書き込み動作時に前記第２クロック信号に応答して書き込みイネーブルクロック信号を発生し、前記正常読み出し及びテスト読み出し動作時に前記第２クロック信号及び前記バースト長さ信号に応答して前記第１所定ビット数の直列データを出力するための読み出しイネーブルクロック信号を発生するイネーブルクロック信号発生器をさらに備えることを特徴とする請求項２０記載の半導体メモリ装置。
【請求項２２】
外部から印加される外部クロック信号を入力して正常読み出し及び書き込み動作を含む正常動作時には前記外部クロック信号と同じ位相及び周波数を有する第１及び第２クロック信号を発生し、テスト読み出し及び書き込み動作を含むテスト動作時には前記外部クロック信号と同じ位相及び周波数を有する前記第１クロック信号及び前記外部クロック信号と同じ位相及び前記外部クロック信号の周波数よりも高い周波数を有する前記第２クロック信号を発生する段階と、
前記正常書き込み動作時に第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換してメモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される第２所定ビット数の直列データを入力して並列に変換して前記第１所定ビット数の並列データを発生して前記メモリセルアレイに出力するデータ書き込み段階と、
前記正常及びテスト読み出し動作時に前記第１クロック信号に応答してメモリセルアレイから出力される所定ビットの並列データを読み出しし、前記正常読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して所定ビットの直列データを第１データレートで出力し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して所定ビットの直列データを第２データレートで出力するデータ読み出し段階と、
を備えることを特徴とする半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項２３】
前記テスト動作時に印加される前記外部クロック信号の周波数が前記正常動作時に印加される外部クロック信号の周波数よりも低いことを特徴とする請求項２２記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項２４】
前記クロック信号発生段階は、
前記外部クロック信号と前記第１クロック信号との位相差を検出して遅延クロック信号を発生する段階と、
前記正常動作時に前記遅延クロック信号を前記第１クロック信号として発生し、前記テスト動作時に前記遅延クロック信号を所定時間分遅延して前記第１クロック信号として発生させる第１クロック信号発生段階と、
前記正常動作時に前記遅延クロック信号を前記第２クロック信号として発生させ、前記テスト動作時に前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生させる第２クロック信号発生段階とを備え、
前記所定時間は前記第２クロック信号発生段階において前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生するのに必要とされる時間であることを特徴とする請求項２２記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項２５】
前記データ書き込み段階は、
前記テスト書き込み動作時に前記第２所定ビット数が前記第１所定ビット数と同じであれば前記第２所定ビット数の直列データを並列に変換して前記第１所定ビット数の並列データを発生し、
前記第２所定ビット数が前記第１所定ビット数よりも小さければ前記第２所定ビット数の直列データを並列に変換して伸張して前記第１所定ビット数の並列データを発生することを特徴とする請求項２２記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項２６】
前記第１データレートは、前記第２データレートに比べて前記外部クロック信号の１クロックサイクル内に所定倍数のデータを伝送することを特徴とする請求項２２記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項２７】
正常読み出し及び書き込み動作を含む正常動作時に外部から印加される外部クロック信号の上昇エッジに応答して少なくとも２回以上連続的に印加されるアドレスを入力してバッファし、テスト読み出し及び書き込み動作を含むテスト動作時に前記外部クロック信号の上昇及び下降エッジに応答して少なくとも２回以上連続的に印加されるアドレスを入力してバッファするアドレス入力段階と、
前記外部クロック信号を入力して正常動作時には前記外部クロック信号と同じ位相及び周波数を有する第１及び第２クロック信号を発生し、テスト動作時には前記外部クロック信号と同じ位相及び周波数を有する前記第１クロック信号及び前記外部クロック信号と同じ位相及び前記外部クロック信号の周波数よりも高い周波数を有する前記第２クロック信号を発生するクロック信号発生段階と、
前記正常書き込み動作時に前記第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換して前記メモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される第２所定ビット数の直列データを入力して並列に変換して前記第１所定ビット数の並列データを発生して前記メモリセルアレイに出力するデータ書き込み段階と、
前記正常及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される所定ビットの並列データを読み出しし、前記正常読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して所定ビットの直列データを第１データレートとして発生し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して所定ビットの直列データを第２データレートで発生するデータ読み出し手段と、
を備えることを特徴とする半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項２８】
前記正常動作時に印加される外部クロック信号の周波数が前記テスト動作時に印加される前記外部クロック信号の周波数よりも高いことを特徴とする請求項２７記載の半導体メモリ装置。
【請求項２９】
前記クロック信号発生段階は、
前記外部クロック信号をバッファしてバッファされたクロック信号を発生する段階と、
前記外部クロック信号と前記第１クロック信号との位相差を検出して遅延クロック信号を発生する段階と、
前記正常動作時に前記遅延クロック信号を前記第１クロック信号として発生させ、前記テスト動作時に前記遅延クロック信号を所定時間分遅延して前記第１クロック信号として発生させる第１クロック信号発生段階と、
前記正常動作時に前記遅延クロック信号を前記第２クロック信号として発生させ、前記テスト動作時に前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生する第２クロック信号発生段階とを備え、
前記所定時間は前記第２クロック信号発生段階において前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生するのに必要とされる時間であることを特徴とする請求項２７記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項３０】
前記アドレス入力段階は、
前記正常動作時に前記バッファされたクロック信号の上昇エッジに応答して２回直列に入力されるアドレスをバッファして第１及び第２アドレスを発生し、前記テスト動作時に前記バッファされたクロック信号の上昇及び下降エッジに応答して２回直列に入力されるアドレスをバッファして第１及び第２アドレスを発生し、前記第１及び第２アドレスを利用して１つのアドレスを構成することを特徴とする請求項２９記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項３１】
前記アドレス入力段階は、
前記正常及びテスト動作時に前記バッファされたクロック信号に応答して前記アドレスをバッファして第１アドレスを発生する第１アドレス発生段階と、
前記正常動作時に前記バッファされたクロック信号に応答して前記バッファされた第１アドレスを１クロックサイクル分遅延して第２アドレスを発生する遅延段階と、
前記テスト動作時に前記バッファされたクロック信号の逆位相の信号に応答して前記アドレスをバッファして前記第２アドレスを発生する第２アドレス発生段階と、
を備えることを特徴とする請求項３０記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項３２】
前記データ書き込み段階は、
前記テスト書き込み動作時に前記第２所定ビット数が前記第１所定ビット数と同じであれば前記第２所定ビット数の直列データを並列に変換して前記第１所定ビット数の並列データを発生し、
前記第２所定ビット数が前記第１所定ビット数よりも小さければ前記第２所定ビット数の直列データを並列に変換して伸張して前記第１所定ビット数の並列データを発生することを特徴とする請求項２８記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【請求項３３】
前記第１データレートは、前記第２データレートに比べて前記外部クロック信号の１クロックサイクル内に所定倍数のデータを伝送することを特徴とする請求項２８記載の半導体メモリ装置のデータ書き込み及び読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、高周波数で動作する半導体メモリ装置及びその装置のデータの書き込み及び読み出し方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ａｎｄ  ｄａｔａ  ｗｒｉｔｅ  ａｎｄ  ｒｅａｄ  ｍｅｔｈｏｄ  ｔｈｅｒｅｏｆ）に関するものである。
【背景技術】
【０００２】
一般的に１ＧＨｚ以上の周波数を有するクロック信号に応答して動作を実行する高周波数動作の半導体メモリ装置をテストするためには高価のテスト装置が要求される。すなわち、高価のテスト装置というのは１ＧＨｚ以上の周波数を有するクロック信号を発生することができる装置のことである。そして、このテスト装備は非常に高価である。
【０００３】
そこで、既存の１ＧＨｚ未満の周波数を有するクロック信号を発生するテスト装置を利用して高周波数で動作する半導体メモリ装置をテストすることができれば装置の入れ替えする必要はない。
【０００４】
しかし、既存のテスト装置から高周波数のクロック信号を発生させることはできないが、半導体メモリ装置から高速で出力するデータを入力することは可能である。
【０００５】
したがって、半導体メモリ装置の内部の構成を変更することによって既存のテスト装置を利用して高周波数で動作する半導体メモリ装置をテストすることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、既存のテスト装置によってテストを実施しても正常動作時と同じ速度でデータを書き込み及び読み出しすることができる半導体メモリ装置を提供することにある。
【０００７】
本発明の他の目的は、前記目的を達成するための半導体メモリ装置のデータ書き込み及び読み出し方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するための本発明の半導体メモリ装置の第１形態は、データを書き込み及び読み出しするメモリセルアレイ、外部から印加される外部クロック信号を入力して正常動作（正常読み出し及び書き込み動作を含み）時には前記外部クロック信号と同じ位相及び周波数を有する第１及び第２クロック信号を発生し、テスト動作（テスト読み出し及び書き込み動作を含み）時には前記外部クロック信号と同じ位相及び周波数を有する前記第１クロック信号及び前記外部クロック信号と同じ位相及び前記外部クロック信号の周波数よりも高い周波数を有する前記第２クロック信号を発生するクロック信号発生手段、前記正常書き込み動作時に前記第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換して前記メモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される前記第１所定ビット数の直列データを入力して並列に変換して前記メモリセルアレイに出力するデータ書き込み手段、及び正常及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される所定ビットの並列データを発生し、前記正常読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して第１データレートで出力し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して第２データレートで出力するデータ読み出し手段を備えることを特徴とする。
【０００９】
前記目的を達成するための本発明の半導体メモリ装置の第２形態は、正常動作（正常読み出し及び書き込み動作を含み）時に外部から印加される外部クロック信号の上昇エッジに応答して少なくとも２回以上連続的に印加されるアドレスを入力してバッファし、テスト動作（テスト読み出し及び書き込み動作を含み）時に前記外部クロック信号の上昇及び下降エッジに応答して少なくとも２回以上連続的に印加されるアドレスを入力してバッファするアドレス入力手段、前記アドレス応答してデータを書き込み及び読み出しするメモリセルアレイ、前記外部クロック信号を入力して正常動作時には前記外部クロック信号と同じ位相及び周波数を有する第１及び第２クロック信号を発生し、テスト動作時には前記外部クロック信号と同じ位相及び周波数を有する前記第１クロック信号及び前記外部クロック信号と同じ位相及び前記外部クロック信号の周波数よりも高い周波数を有する前記第２クロック信号を発生するクロック信号発生手段、及び前記正常及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される所定ビットの並列データを発生し、前記正常読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して第１データレートで出力し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して第２データレートで出力するデータ読み出し手段を備えることを特徴とする。
【００１０】
前記第１及び第２形態の半導体メモリ装置は、前記正常動作時に印加される前記外部クロック信号の周波数が前記テスト動作時に印加される前記外部クロック信号の周波数よりも高いことを特徴とする。
【００１１】
前記第１及び第２形態のクロック信号発生手段は、前記外部クロック信号と前記第１クロック信号との位相差を検出して遅延クロック信号を発生する遅延同期ループ、前記正常動作時に前記遅延クロック信号を前記第１クロック信号として発生し、前記テスト動作時に前記遅延クロック信号を所定時間分遅延して前記第１クロック信号として発生する第１クロック信号発生器、及び前記正常動作時に前記遅延クロック信号を前記第２クロック信号として発生し、前記テスト動作時に前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生する第２クロック信号発生器を備え、前記所定時間は前記第２クロック信号発生器が前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生させるのに必要とされる時間であることを特徴とする。
【００１２】
前記第２形態の半導体メモリ装置の前記アドレス入力手段は、前記正常動作時に前記バッファされたクロック信号の上昇エッジに応答して２回直列に入力されるアドレスをバッファして第１及び第２アドレスを発生し、前記テスト動作時に前記バッファされたクロック信号の上昇及び下降エッジに応答して２回直列に入力されるアドレスをバッファして第１及び第２アドレスを発生し、前記第１及び第２アドレスを利用して１つのアドレスを構成することを特徴とし、前記正常及びテスト動作時に前記バッファされたクロック信号に応答して前記アドレスをバッファして第１アドレスを発生する第１アドレス入力バッファ、前記正常動作時に前記バッファされたクロック信号に応答して前記バッファされた第１アドレスを１クロックサイクル分遅延して第２アドレスを発生する遅延器、及び前記テスト動作時に前記バッファされたクロック信号の逆位相の信号に応答して前記アドレスをバッファして前記第２アドレスを発生する第２アドレス入力バッファを備えることを特徴とする。
【００１３】
前記第１及び第２形態の半導体メモリ装置の前記データ読み出し手段は、前記正常読み出し及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される第１所定ビット数の並列データを入力して出力するデータ読み出し回路、及び前記正常読み出し動作時に前記第２クロック信号に応答して前記データ読み出し回路から出力される前記第１所定ビット数の並列データを直列に変換して前記第１データレートで出力し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記データ読み出し回路から出力される前記第１所定ビット数の並列データを直列に変換して前記第２データレートで出力する並直列変換器を備えることを特徴とする。
【００１４】
そして、前記第２形態の半導体メモリ装置は、前記正常書き込み動作時に前記第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換して前記メモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される前記第１所定ビット数の直列データを入力して並列に変換して前記メモリセルアレイに出力する第１形態のデータ書き込み手段をさらに備えることを特徴としたり、前記正常書き込み動作時に前記第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換して前記メモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される前記第１所定ビット数よりも小さい第２所定ビット数の直列データを入力して並列に変換し、前記第１所定ビット数分伸張して前記第１所定ビット数の並列データを発生し前記メモリセルアレイに出力する第２形態のデータ書き込み手段をさらに備えることを特徴とする。
【００１５】
前記第２形態のデータ書き込み手段は、前記正常書き込み動作時に前記第１クロック信号に応答して前記第１データレートで印加される第１所定ビット数の直列データを入力して前記第１所定ビット数の並列データに変換し、前記テスト書き込み動作時に前記第２クロック信号に応答して前記第１データレートで印加される前記第１所定ビット数よりも小さい第２所定ビット数の直列データを入力して並列に変換し、前記第１所定ビット数分伸張して前記第１所定ビット数の並列データを発生する直並列変換器、及び前記正常書き込み及び前記テスト書き込み動作時に前記第１クロック信号に応答して前記直並列変換器から出力される前記第１所定ビット数の並列データを入力して前記メモリセルアレイに書き込みするデータ書き込み回路を備えることを特徴とする。
【００１６】
前記第１データレートは、前記第２データレートに比べて前記外部クロック信号の１クロックサイクル内に所定倍数のデータを伝送することを特徴として、前記第１データレートはダブルデータレートであり、前記第２データレートはクワッドデータレートであることを特徴とする。
【００１７】
また、前記第１及び第２形態の半導体メモリ装置は、モード設定動作時に外部から印加されるコード信号を入力して前記正常動作と前記テスト動作を選択する選択信号及び外部から／に入出力される前記所定ビットの直列データのビット数を設定するバースト長さ信号を発生するモード設定手段をさらに備え、前記正常書き込み及びテスト書き込み動作時に前記第２クロック信号に応答して書き込みイネーブルクロック信号を発生し、前記正常読み出し及びテスト読み出し動作時に前記第２クロック信号及び前記バースト長さ信号に応答して前記第１所定ビット数の直列データを出力するための読み出しイネーブルクロック信号を発生するイネーブルクロック信号発生器をさらに備えることを特徴とする。
【００１８】
前記他の目的を達成するための本発明の半導体メモリ装置のデータ書き込み及び読み出し方法の第１形態は、外部から印加される外部クロック信号を入力して正常動作（正常読み出し及び書き込み動作を含み）時には前記外部クロック信号と同じ位相及び周波数を有する第１及び第２クロック信号を発生し、テスト動作（テスト読み出し及び書き込み動作を含み）時には前記外部クロック信号と同じ位相及び周波数を有する前記第１クロック信号及び前記外部クロック信号と同じ位相及び前記外部クロック信号の周波数よりも高い周波数を有する前記第２クロック信号を発生する段階、前記正常書き込み動作時に第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換してメモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される第２所定ビット数の直列データを入力して並列に変換して前記第１所定ビット数の並列データを発生し前記メモリセルアレイに出力するデータ書き込み段階、及び前記正常及びテスト読み出し動作時に前記第１クロック信号に応答してメモリセルアレイから出力される所定ビットの並列データを読み出しし、前記正常読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して所定ビットの直列データを第１データレートで出力し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して所定ビットの直列データを第２データレートで出力するデータ読み出し段階を備えることを特徴とする。
【００１９】
前記他の目的を達成するための本発明の半導体メモリ装置のデータ書き込み及び読み出し方法の第２形態は、正常動作（正常読み出し及び書き込み動作を含み）時に外部から印加される外部クロック信号の上昇エッジに応答して少なくとも２回以上連続的に印加されるアドレスを入力してバッファし、テスト動作（テスト読み出し及び書き込み動作を含み）時に前記外部クロック信号の上昇及び下降エッジに応答して少なくとも２回以上連続的に印加されるアドレスを入力してバッファするアドレス入力段階、前記外部クロック信号を入力して正常動作時には前記外部クロック信号と同じ位相及び周波数を有する第１及び第２クロック信号を発生し、テスト動作時には前記外部クロック信号と同じ位相及び周波数を有する前記第１クロック信号及び前記外部クロック信号と同じ位相及び前記外部クロック信号の周波数よりも高い周波数を有する前記第２クロック信号を発生するクロック信号発生段階、前記正常書き込み動作時に前記第１データレートで印加される第１所定ビット数の直列データを入力して第１所定ビット数の並列データに変換して前記メモリセルアレイに出力し、前記テスト書き込み動作時には前記第１データレートで印加される第２所定ビット数の直列データを入力して並列に変換して前記第１所定ビット数の並列データを発生し前記メモリセルアレイに出力するデータ書き込み段階、及び前記正常及びテスト読み出し動作時に前記第１クロック信号に応答して前記メモリセルアレイから出力される所定ビットの並列データを読み出しし、前記正常読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して所定ビットの直列データを第１データレートで発生し、前記テスト読み出し動作時に前記第２クロック信号に応答して前記所定ビットの並列データを直列に変換して所定ビットの直列データを第２データレートで発生するデータ読み出し手段を備えることを特徴とする。
【００２０】
前記第１及び第２形態の半導体メモリ装置のデータ書き込み及び読み出し方法は、前記正常動作時に印加される外部クロック信号の周波数が前記テスト動作時に印加される前記外部クロック信号の周波数よりも高いことを特徴とする。
【００２１】
前記第１及び第２形態の半導体メモリ装置のデータ書き込み及び読み出し方法の前記クロック信号発生段階は、前記外部クロック信号をバッファしてバッファされたクロック信号を発生する段階、前記外部クロック信号と前記第１クロック信号との位相差を検出して遅延クロック信号を発生する段階、前記正常動作時に前記遅延クロック信号を前記第１クロック信号として発生し、前記テスト動作時に前記遅延クロック信号を所定時間位遅延して前記第１クロック信号として発生する第１クロック信号発生段階、及び前記正常動作時に前記遅延クロック信号を前記第２クロック信号として発生し、前記テスト動作時に前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生する第２クロック信号発生段階を備えて、前記所定時間は前記第２クロック信号発生段階で前記遅延クロック信号の周波数を所定数分逓倍して前記第２クロック信号を発生するのに必要とされる時間であることを特徴とする。
【００２２】
前記アドレス入力段階は、前記正常動作時に前記バッファされたクロック信号の上昇エッジに応答して２回直列に入力されるアドレスをバッファして第１及び第２アドレスを発生し、前記テスト動作時に前記バッファされたクロック信号の上昇及び下降エッジに応答して２回直列に入力されるアドレスをバッファして第１及び第２アドレスを発生し、前記第１及び第２アドレスを用いて１つのアドレスを構成することを特徴とし、前記アドレス入力段階は前記正常及びテスト動作時に前記バッファされたクロック信号に応答して前記アドレスをバッファして第１アドレスを発生する第１アドレス発生段階、前記正常動作時に前記バッファされたクロック信号に応答して前記バッファされた第１アドレスを１クロックサイクル分遅延して第２アドレスを発生する遅延段階、及び前記テスト動作時に前記バッファされたクロック信号の逆位相の信号に応答して前記アドレスをバッファして前記第２アドレスを発生する第２アドレス発生段階を備えることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体メモリ装置及びその装置のデータ書き込み及び読み出し方法は、低周波数のクロック信号を発生するテスト装置でテストを行っても正常動作時と同じ速度でデータを書き込み及び読み出しすることが可能であるためテスト時間が短くて、正確なテストも可能となる。
【００２４】
また、高周波数で動作する半導体メモリ装置のために別のテスト装置が要らないので、テスト装置を購入する費用が節減できる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照して本発明の半導体メモリ装置及びこの装置のデータ書き込み及び読み出し方法を説明する。
【００２６】
図１は、本発明に係る半導体メモリ装置の実施形態の構成を示すブロック図であり、メモリセルアレイ１００、アドレス入力バッファ１０、命令語デコーダ１２、モード設定回路１４、クロックバッファ１６、クロック発生器１８、ローアドレスデコーダ２０、カラムアドレスデコーダ２２、データ書き込み回路２４、直並列変換器２６、データ読み出し回路２８、並直列変換器３０、及びイネーブルクロック信号発生器３２で構成されている。
【００２７】
次に、図１に示すブロックそれぞれの機能を説明する。
【００２８】
アドレス入力バッファ１０は、アクティブ動作時にアクティブ信号ＡＣＴ及びバッファされたクロック信号ＰＣＬＫに応答してアドレスＡＤＤを入力しバッファしてローアドレスｒａを発生し、書き込みまたは読み出し動作時に書き込みＷＥまたは読み出し信号ＲＤ及びバッファされたクロック信号ＰＣＬＫに応答してアドレスＡＤＤを入力してバッファしてカラムアドレスｃａを発生する。命令語デコーダ１２は命令信号ＣＭＤをバッファされたクロック信号ＰＣＬＫに応答してデコーディングしてモード設定信号ＭＲＳ、アクティブ信号ＡＣＴ、書き込み信号ＷＥ、及び読み出し信号ＲＤを発生する。モード設定回路１４は、モード設定動作時にモード設定信号ＭＲＳに応答してアドレスＡＤＤが印加される端子を介して印加されるコード信号を入力して選択信号ＳＥＬ、ＣＡＳレイテンシ信号ＣＬ、及びバースト長さ信号ＢＬを設定する。クロックバッファ１６はクロック信号ＣＬＫをバッファしてバッファされたクロック信号ＰＣＬＫを発生する。クロック発生器１８は選択信号ＳＥＬに応答してクロック信号ＣＬＫ１、ＣＬＫ２を発生する。すなわち、正常動作時にはクロック信号ＣＬＫと同じ位相及び周波数を有するクロック信号ＣＬＫ１、ＣＬＫ２を発生し、テスト動作時にはクロック信号ＣＬＫと同じ位相及び周波数を有するクロック信号ＣＬＫ１とクロック信号ＣＬＫと同じ位相を有しクロック信号ＣＬＫの２倍の周波数を有するクロック信号ＣＬＫ２を発生する。ローアドレスデコーダ２０はバッファされたローアドレスｒａをデコーディングしてｎ個のワード選択信号ＷＬ１〜ｎのうち１つを活性化する。カラムアドレスデコーダ２２はバッファされたカラムアドレスｃａをデコーディングしてｍ個のカラム選択信号ＣＳＬ１〜ｍのうち１つを活性化する。直並列変換器２６は選択信号ＳＥＬに応答して正常動作時にはクロック信号ＣＬＫ１及び書き込みイネーブルクロック信号ＷＣＬＫに応答して直列データＤＩを並列に変換してバースト長さに相当するビット数ｋを有する並列データｄｉを発生し、テスト動作時にはクロック信号ＣＬＫ１及び書き込みイネーブルクロック信号ＷＣＬＫに応答して直列データＤＩを並列に変換してビット数を伸張してバースト長さに相当するビット数ｋを有する並列データを発生する。このときに発生するテストパターンデータは、もし正常動作時に入力される直列データのビット数ｋがテスト動作時に入力される直列データのビット数（ｋ／２）の２倍であれば、テスト動作時に発生する並列データｄｉはｋ／２ビットの直列データＤＩを２倍に伸張したｋビットの並列データとなる。データ書き込み回路２４はクロック信号ＣＬＫ１に応答してｋビットの並列データｄｉを入力してｋビットの並列書き込みデータＩを発生する。データ読み出し回路２８はメモリセルアレイ１００から出力されるｋビットの並列読み出しデータＯを入力してｋビットの並列データｄｏを発生する。並直列変換器３０は正常動作時及びテスト動作時に読み出しイネーブルクロック信号ＲＣＬＫに応答してｋビットの並列データｄｏを直列に変換して直列データＤＯを発生する。イネーブルクロック信号発生器３２は書き込み動作時に書き込み信号ＷＥ及びクロック信号ＣＬＫ２に応答して書き込みイネーブルクロック信号ＷＣＬＫを発生し、読み出し動作時に読み出し信号ＲＤ、ＣＡＳレイテンシ信号ＣＬ、バースト長さ信号ＢＬ、及びクロック信号ＣＬＫ２に応答して読み出しイネーブルクロック信号ＲＣＬＫを発生する。
【００２９】
すなわち、もし図１に示す本発明の半導体メモリ装置が正常動作時に外部から印加されるクロック信号ＣＬＫと同じ位相と周波数を有するクロック信号ＣＬＫ１、ＣＬＫ２に応答してダブルデータレートでデータを書き込み及び読み出しするとしたら、テスト書き込み動作時には外部から印加されるクロック信号ＣＬＫと同じ位相を有するクロック信号ＣＬＫ１に応答してダブルデータレートでデータを入力し、このデータを伸張して正常書き込み動作時と同じ時間に同じビット数のデータを書き込みする。また、テスト読み出し動作時には外部から印加されるクロック信号ＣＬＫと同じ位相を有し、２倍または４倍の周波数を有するクロック信号ＣＬＫ２を発生し、クロック信号ＣＬＫ２に応答してクワッドデータレートまたはオクタドデータレートでデータを読み出しする。ここで、ダブルデータレートはクロック信号ＣＬＫの１クロックサイクルに２ビットのデータを直列に転送することをいい、クワッドデータレートは４ビットのデータを直列に転送することをいい、オクタドデータレートは８ビットのデータを直列に転送することをいう。
【００３０】
結果的に、本発明の半導体メモリ装置は、テスト書き込み動作時には正常書き込み動作時と同じデータレートで正常書き込み動作時よりも小さいビット数のデータを入力して正常書き込み動作時と同じ時間に同じビット数のデータを書き込みし、テスト読み出し動作時には正常動作時のデータレートに比べて高いデータレートでデータを読み出しすることによって同一時間に同一ビット数のデータを読み出しする。
【００３１】
図２は、図１に示す直並列変換器の実施形態の構成を示すブロック図であり、直並列変換回路４０、選択器４２、テストパターンデータ発生器４４、及び遅延器４６で構成されている。
【００３２】
次に、図２に示すブロックそれぞれの機能を説明する。
【００３３】
直並列変換回路４０は、クロック信号ＣＬＫ１及び書き込みイネーブルクロック信号ＷＣＬＫに応答して直列データＤｉをｋビットの並列データに変換する。選択器４２は選択信号ＳＥＬに応答して正常動作時にはｋビットの並列データを遅延器４６に出力し、テスト動作時にはｋ／２ビットの並列データをテストパターンデータ発生器４４に出力する。テストパターンデータ発生器４４はｋ／２ビットの並列データを入力して２倍で伸張してｋビットの並列データｄｉを発生する。遅延器４６はｋビットの並列データを遅延してｋビットの並列データｄｉを発生する。遅延器４６の遅延時間はｋ／２ビットの並列データがテストパターンデータ発生器４４を通過するのにかかる時間と同じ時間を有する。
【００３４】
図２の実施形態の直並列変換器は、テスト動作時にｋ／２ビットの直列データが入力され、ｋ／２ビットの直列データを並列に変換し伸張してｋビットの並列データを発生する。しかしながら、場合によってはｋ／４、またはｋ／８ビットの直列データが入力されることもあって、この場合にはテストパターンデータ発生器４４がそれぞれｋ／４、ｋ／８ビットの直列データを４倍、８倍に伸張して発生するように構成すればよい。
【００３５】
図３は、図２に示す直並列変換回路の実施形態の構成を示す図で、ＤフリップフロップＤＦ１〜ＤＦ９及びスイッチＳＷ１〜ＳＷ８で構成されている。
【００３６】
次に、図３に示す構成それぞれの機能を説明する。
【００３７】
ＤフリップフロップＤＦ１、ＤＦ３、ＤＦ５、ＤＦ７、ＤＦ９のそれぞれは、クロック信号ＣＬＫ１の上昇遷移に応答してデータＤＩ及び前のＤフリップフロップＤＦ２、ＤＦ４、ＤＦ６、ＤＦ８の出力信号をそれぞれ入力して出力する。ＤフリップフロップＤＦ２、ＤＦ４、ＤＦ６、ＤＦ８のそれぞれはクロック信号ＣＬＫ１の下降遷移に応答して前のＤフリップフロップＤＦ１、ＤＦ３の出力信号、データＤｉ、及びＤフリップフロップＤＦ７の出力信号をそれぞれ入力して出力する。スイッチＳＷ１〜ＳＷ４は正常書き込み動作時には選択信号ＳＥＬ及び書き込みイネーブルクロック信号ＷＣＬＫに応答してオンとなってＤフリップフロップＤＦ５、ＤＦ９、ＤＦ４、ＤＦ８の出力信号を４ビットの並列データｄｉ１〜ｄｉ４で出力し、テスト書き込み動作時には選択信号ＳＥＬに応答してオフとなって４ビットの並列データｄｉ１〜ｄｉ４を発生しない。スイッチＳＷ５〜ＳＷ８は書き込みイネーブルクロック信号ＷＣＬＫに応答してＤフリップフロップＤＦ３、ＤＦ７、ＤＦ２、ＤＦ６の出力信号を４ビットの並列データｄｉ５〜ｄｉ８で出力する。
【００３８】
したがって、もし正常動作時にＤＩ１〜ＤＩ８のデータＤｉが直列で連続的に図３の直並列変換回路に入力されると仮定したら、クロック信号ＣＬＫ１に応答してＤフリップフリップＤＦ５にＤＩ８が、ＤフリップフリップＤＦ９にＤＩ７が、ＤフリップフリップＤＦ４にＤＩ６が、ＤフリップフリップＤＦ８にＤＩ５が、ＤフリップフリップＤＦ３にＤＩ４が、ＤフリップフリップＤＦ７にＤＩ３が、ＤフリップフリップＤＦ２にＤＩ２が、ＤフリップフリップＤＦ１にＤＩ１が保存されて出力される。スイッチＳＷ１〜ＳＷ８は選択信号ＳＥＬ及び書き込みイネーブルクロック信号ＷＣＬＫに応答してオンとなって正常書き込み動作時には８ビットの並列データｄｉ１〜ｄｉ８を発生し、テスト書き込み動作時には４ビットの並列データｄｉ５〜ｄｉ８を発生する。
【００３９】
図３の直並列変換回路は、正常書き込み動作時には８ビットの直列データＤＩを入力して８ビットの並列データｄｉ１〜ｄｉ８を発生し、テスト書き込み動作時には４ビットの直列データＤｉを入力して４ビットの並列データｄｉ５〜ｄｉ８を発生する。
【００４０】
図４は、図２に示すテストパターンデータ発生器４４の実施形態の構成を示す図で、インバータＩＮＶ１〜ＩＮＶ４で構成されている。
【００４１】
次に、図４に示す構成の機能を説明する。
【００４２】
インバータＩＮＶ１〜ＩＮＶ４のそれぞれは４ビットの並列データｄｉ５〜ｄｉ８をそれぞれ反転して４ビットの並列データｄｉ１〜ｄｉ４を発生する。
【００４３】
すなわち、図４に示すテストパターンデータ発生器４４は４ビットの並列データｄｉ５〜ｄｉ８を反転して４ビットの並列データｄｉ１〜ｄｉ４を発生することによって総８ビットの並列データｄｉ１〜ｄｉ８を発生する。
【００４４】
図示してないが、テストパターンデータ発生器４４はインバータＩＮＶ１〜ＩＮＶ４を除去して、４ビットの並列データｄｉ５〜ｄｉ８を４ビットの並列データｄｉ１〜ｄｉ４でそのまま発生してもよい。
【００４５】
図５は、図１に示すクロック発生器の実施形態のブロック図であり、遅延同期ループ５０、選択器５２、５６、遅延器５４、及び逓倍器５８で構成されている。
【００４６】
次に、図５に示すブロックのそれぞれの機能を説明する。
【００４７】
遅延同期ループ５０は、外部から印加されるクロック信号ＣＬＫとクロック信号ＣＬＫ１との位相差を比較してクロック信号ＣＬＫに同期された遅延同期信号ＤＣＬＫを発生する。選択器５２は選択信号ＳＥＬに応答して正常動作時には遅延同期信号ＤＣＬＫをそのままクロック信号ＣＬＫ１として発生し、テスト動作時には遅延同期信号ＤＣＬＫを遅延器５４に出力する。遅延器５４は選択器５２から出力される遅延同期信号ＤＣＬＫを所定時間遅延してクロック信号ＣＬＫ１として発生する。選択器５６は選択信号ＳＥＬに応答して正常動作時には遅延同期信号ＤＣＬＫをそのままクロック信号ＣＬＫ２で発生したり、テスト動作時には遅延同期信号ＤＣＬＫを逓倍器５８に出力する。逓倍器５８は選択器５６から出力される遅延同期信号ＤＣＬＫの周波数を逓倍してクロック信号ＣＬＫ２を発生する。よって、クロック信号ＣＬＫ２の周波数はクロック信号ＣＬＫ１の周波数の２倍となる。そして、遅延器５２の遅延時間は遅延同期信号ＤＣＬＫが逓倍器５４を通過するのにかかる時間と同じ時間である。
【００４８】
図６は、図１に示す並直列変換器の実施形態の構成を示す図で、インバータＩＮＶ５、ＩＮＶ６で構成されたラッチＬＡ１〜ＬＡ８、及びスイッチＳＷ９〜ＳＷ１６で構成されている。
【００４９】
次に、図６に示す構成それぞれの機能を説明する。
【００５０】
ラッチＬＡ１〜ＬＡ８は８ビットの並列データｄｏ１〜ｄｏ８をそれぞれラッチする。スイッチＳＷ９〜ＳＷ１６のそれぞれは順次に発生される読み出しイネーブルクロック信号ＲＣＬＫ１〜ＲＣＬＫ８に応答してラッチＬＡ１〜ＬＡ８にラッチされたデータを順次にデータＤＯとして発生する。
【００５１】
すなわち、図６に示す並直列変換器はラッチＬＡ１〜ＬＡ８によって８ビットの並列データｄｏ１〜ｄｏ８をラッチし、読み出しイネーブルクロック信号ＲＣＬＫ１〜ＲＣＬＫ８に応答して８ビットの並列データｄｏ１〜ｄｏ８を直列に変換してデータＤＯを発生する。
【００５２】
図７は、図１に示す半導体メモリ装置の正常動作時のデータ書き込み及び読み出し動作を説明するためのタイミング図であり、モード設定動作時にモード設定回路１４で選択信号ＳＥＬをローレベルに設定し、バースト長さを８に設定するためのコード信号が印加されて選択信号ＳＥＬがローレベルに設定され、バースト長さ信号ＢＬが８に設定された場合の動作を示す図である。そして、ＣＡＳレイテンシ信号ＣＬに対応するＣＡＳレイテンシは考慮しないで示したものである。
【００５３】
まず、クロックバッファ１６は外部から印加されるクロック信号ＣＬＫをバッファしてバッファされたクロック信号ＰＣＬＫを発生し、クロック発生器１８はローレベルの選択信号ＳＥＬに応答してクロック信号ＣＬＫと同じ位相及び周波数を有するクロック信号ＣＬＫ１、ＣＬＫ２を発生する。
【００５４】
外部からアクティブ命令ＡＣＴとともにローアドレスＲＡ１が印加されると、命令語デコーダ１２は内部的にアクティブ命令ＡＣＴを発生し、アドレス入力バッファ１０はバッファされたクロック信号ＰＣＬＫに応答してローアドレスＲＡ１をバッファしてバッファされたローアドレスｒａ１を発生する。ローアドレスデコーダ２０はバッファされたローアドレスｒａ１をデコーディングしてワードライン選択信号ＷＬ１〜ｎを発生し、これによってワードライン選択信号ＷＬ１〜ｎ中の１つの選択信号が活性化される。その後、外部から書き込み命令ＷＥとともにカラムアドレスＣＡ１が印加されると、命令語デコーダ１２は書き込み命令ＷＥを発生し、アドレス入力バッファ１０はバッファされたクロック信号ＰＣＬＫに応答してカラムアドレスＣＡ１をバッファしてバッファされたカラムアドレスｃａ１を発生する。カラムアドレスデコーダ２２はバッファされたカラムアドレスｃａ１をデコーディングしてカラム選択信号ＣＳＬ１〜ｍを発生し、これによってカラム選択信号ＣＳＬ１〜ｍ中の１つのカラム選択信号が活性化される。イネーブルクロック信号発生器３２はクロック信号ＣＬＫ２及び書き込み命令ＷＥに応答して有効データパルス幅を有する書き込みイネーブルクロック信号ＷＣＬＫを発生する。直並列変換器２６はクロック信号ＣＬＫ２、ローレベルの選択信号ＳＥＬ、及び書き込みクロック信号ＷＣＬＫに応答して直列に入力される８ビットのデータＤＩ１〜８を並列に変換して８ビットの並列データｄｉ１〜８を発生する。データ書き込み回路２４はクロック信号ＣＬＫ１に応答して８ビットの並列データｄｉ１〜８を入力してデータＩを発生し、このデータＩはメモリセルアレイ１００の選択されたメモリセルに書き込みされる。このような方法でメモリセルアレイ１００にデータが書き込みされる。
【００５５】
その後、外部からアクティブ命令ＡＣＴとともにローアドレスＲＡ１が印加されると、上述のアクティブ命令ＡＣＴが印加されたときと同じ方法で動作を実行してワードライン選択信号ＷＬ１〜ｎ中の１つの選択信号を活性化する。外部から読み出し命令ＲＤとともにカラムアドレスＣＡ１が印加されると、命令語デコーダ１２は読み出し命令ＲＤを発生し、アドレス入力バッファ１０はバッファされたクロック信号ＰＣＬＫに応答してカラムアドレスＣＡ１をバッファしてバッファされたカラムアドレスｃａ１を発生する。カラムアドレスデコーダ２２はバッファされたカラムアドレスｃａ１をデコーディングしてカラム選択信号ＣＳＬ１〜ｍを発生し、これによってカラム選択信号ＣＳＬ１〜ｍ中の１つのカラム選択信号が活性化される。イネーブルクロック信号発生器３２はクロック信号ＣＬＫ２、読み出し命令ＲＤ、バースト長さ信号ＢＬ、及びＣＡＳレイテンシ信号ＣＬに応答して有効データパルス幅を有する読み出しクロック信号ＲＣＬＫ１〜８を発生する。データ読み出し回路２８はクロック信号ＣＬＫ１に応答してメモリセルアレイ１００から出力される８ビットの並列データＯを入力してデータｄｏを発生する。並直列変換器３０は読み出しクロック信号ＲＣＬＫ１〜ＲＣＬＫ８に応答して８ビットの並列データｄｏ１〜８を直列に変換して８ビットの直列データＤＯを発生する。このような方法で読み出し動作が実行される。
【００５６】
図８は、図１に示す半導体メモリ装置のテスト動作時のデータ書き込み及び読み出し動作を説明するためのタイミング図であり、モード設定動作時にモード設定回路１４で選択信号ＳＥＬをハイレベルに設定し、バースト長さを８に設定するためのコード信号が印加されて選択信号ＳＥＬがハイレベルに設定され、バースト長さ信号ＢＬが８に設定された場合の動作を示す図である。そして、ＣＡＳレイテンシ信号ＣＬに対応するＣＡＳレイテンシは考慮しないで示したものである。
【００５７】
まず、クロックバッファ１６は外部から印加されるクロック信号ＣＬＫをバッファしてバッファされたクロック信号ＰＣＬＫを発生し、クロック発生器１８はハイレベルの選択信号ＳＥＬに応答してクロック信号ＣＬＫと同じ位相及び周波数を有するクロック信号ＣＬＫ１及びクロック信号ＣＬＫと同じ位相及び２倍の周波数を有するクロック信号ＣＬＫ２を発生する。
【００５８】
外部からアクティブ命令ＡＣＴとともにローアドレスＲＡ１が印加されると上述のアクティブ命令ＡＣＴが印加されたときと同じ方法で動作を実行してワードライン選択信号ＷＬ１〜ｎ中の１つの選択信号を活性化する。その後、外部から書き込み命令ＷＥとともにカラムアドレスＣＡ１が印加されると上述の書き込み命令ＷＥが印加されたときと同じ方法で動作を実行してカラム選択信号ＣＳＬ１〜ｍ中の１つのカラム選択信号を活性化する。イネーブルクロック信号発生器３２はクロック信号ＣＬＫ２及び書き込み命令ＷＥに応答して有効データパルス幅を有する書き込みクロック信号ＷＣＬＫを発生する。直並列変換器２６はクロック信号ＣＬＫ２、ローレベルの選択信号ＳＥＬ、及び書き込みクロック信号ＷＣＬＫに応答して直列に入力される４ビットのデータＤＩを並列に変換し伸張して８ビットの並列データｄｉ１〜８を発生する。データ書き込み回路２４はクロック信号ＣＬＫ１に応答して８ビットの並列データｄｉ１〜８を入力してデータＩを発生し、このデータＩはメモリセルアレイ１００の選択されたメモリセルに書き込みされる。このような方法でメモリセルアレイ１００にデータが書き込みされる。テスト動作時に外部から印加されるクロック信号ＣＬＫの周波数が正常動作時の１／２の周波数を有するので、クロック信号ＣＬＫに応答して８ビットのデータが入力されるとテストデータ書き込み時間が２倍になる。そのために、テスト動作時に正常動作時と同一時間に同一ビット数のデータを書き込みするために外部から４ビットの直列データが印加されるとクロック信号ＣＬＫ２に応答して８ビットの並列データを発生する。
【００５９】
その後、外部からアクティブ命令ＡＣＴとともにローアドレスＲＡ１が印加されると、上述のアクティブ命令ＡＣＴが印加されたときと同じ方法で動作を実行してワードライン選択信号ＷＬ１〜ｎ中の１つの選択信号を活性化する。その後、外部から読み出し命令ＲＤとともにカラムアドレスＣＡ１が印加されると、上述の読み出し命令ＲＤが印加されたときと同じ方法で動作を実行してカラム選択信号ＣＳＬ１〜ｍ中の１つのカラム選択信号を活性化する。イネーブルクロック信号発生器３２はクロック信号ＣＬＫ２、読み出し命令ＲＤ、バースト長さ信号ＢＬ、及びＣＡＳレイテンシ信号ＣＬに応答して有効データパルス幅を有する読み出しクロック信号ＲＣＬＫ１〜８を発生する。データ読み出し回路２８はクロック信号ＣＬＫ１に応答してメモリセルアレイ１００から出力される８ビットの並列データＯを入力してデータｄｏ１〜８を発生する。並直列変換器３０は読み出しクロック信号ＲＣＬＫ１〜８に応答して８ビットの並列データｄｏ１〜８を直列に変換して８ビットの直列データＤＯを発生する。このような方法で読み出し動作が実行される。テスト動作時にクロック信号ＣＬＫ１の２倍の周波数を有するクロック信号ＣＬＫ２に応答して８ビットの並列データを直列に変換して出力データＤＯを発生する。
【００６０】
したがって、テスト動作時にテスト装置から正常動作時の外部から印加されるクロック信号の周波数よりも低い周波数のクロック信号が印加されても半導体メモリ装置がダブルデータレートで印加されるデータをクワッドデータレートで変換してデータを書き込みし、クワッドデータレートでデータを読み出しすることが可能である。したがって、低周波数のクロック信号を発生するテスト装置により高周波数のクロック信号によって動作する半導体メモリ装置をテスト時間の増加なしでテストすることができる。
【００６１】
上述の実施形態では、半導体メモリ装置がパターンデータ発生器を内蔵して外部から印加されるデータを伸張してメモリセルアレイに書き込みすることを説明したが、パターンデータ発生器ないで外部から印加されるデータをそのままメモリセルアレイに書き込みしても構わない。しかしながら、この場合、テスト動作時にメモリセルアレイ内のメモリセルにデータを書き込みする時間が長くなるという短所がある。
【００６２】
上述の実施形態では、アドレス入力バッファがバッファされたクロック信号ＰＣＬＫに応答してアドレスＡＤＤを一度に入力する半導体メモリ装置を説明したが、アドレスＡＤＤを一度に入力するのではなくアドレスＡＤＤを２回に分けて入力する、すなわち、ダブルポンピングアドレス（ｄｏｕｂｌｅ  ｐｕｍｐｅｄ  ａｄｄｒｅｓｓ）方式の半導体メモリ装置の場合にはアドレス入力バッファの構成を変えなければならない。
【００６３】
図９は、本発明に係る他の実施形態の半導体メモリ装置におけるアドレス入力バッファの実施形態の構成を示すブロック図であり、アドレス入力バッファ６０、６４、インバータＩＮＶ、遅延器６２、ラッチ６６、及び選択器６８で構成されている。
【００６４】
図９のアドレス入力バッファは、アドレスＡＤＤを２回に分けて入力する半導体メモリ装置に適用するための構成である。
【００６５】
次に、図９に示すブロックのそれぞれの機能を説明する。
【００６６】
アドレス入力バッファ６０は、バッファされたクロック信号ＰＣＬＫの上昇エッジに応答して外部から印加されるアドレスＡＤＤをバッファしてアドレスａｄｄ１を発生する。遅延器６２は選択信号ＳＥＬに応答してイネーブルされ、バッファされたクロック信号ＰＣＬＫの上昇エッジに応答してアドレスａｄｄ１を遅延してアドレスａｄｄ０を発生する。すなわち、遅延器６２はバッファされたアドレスａｄｄ１を１クロックサイクル分遅延してアドレスａｄｄ０を発生する。アドレス入力バッファ６４は選択信号ＳＥＬに応答してイネーブルされバッファされたクロック信号ＰＣＬＫの下降エッジに応答してアドレスＡＤＤをバッファしてアドレスａｄｄ０を発生する。ラッチ６６は正常動作時にはアドレス入力バッファ６０及び遅延器６２から出力されるアドレスａｄｄ１、ａｄｄ０をラッチし、テスト動作時にはアドレス入力バッファ６０、６４から出力されるアドレスａｄｄ１、ａｄｄ０をラッチする。選択器６８はアクティブ信号ＡＣＴに応答してラッチ６６でラッチされたアドレスをローアドレスｒａとして発生し、書き込みまたは読み出し信号ＷＥ、ＲＤに応答してラッチ６６でラッチされたアドレスをカラムアドレスｃａとして発生する。
【００６７】
例えアドレスＡＤＤが１０ビットのアドレスＡＤＤ１０〜１で構成されて下位ビットのアドレスＡＤＤ５〜１と上位ビットのアドレスＡＤＤ１０〜６が順次に入力された場合、アドレス入力バッファ６０及び遅延器６２は正常動作時にバッファされたクロック信号ＰＣＬＫの上昇エッジに応答して上位ビットのアドレスＡＤＤ１０〜６と下位ビットのアドレスＡＤＤ５〜１をそれぞれアドレスａｄｄ１、ａｄｄ０として発生する。そして、アドレス入力バッファ６０、６４は、テスト動作時にバッファされたクロック信号ＰＣＬＫの上昇エッジ及び下降エッジに応答して上位ビットのアドレスＡＤＤ１０〜６と下位ビットのアドレスＡＤＤ５〜１をそれぞれアドレスａｄｄ１、ａｄｄ０として発生する。
【００６８】
図９に示すアドレス入力バッファは、外部から入力されるアドレスＡＤＤの上位ビットと下位ビットが分けられて二度にかけて入力され、正常動作時にはアドレスＡＤＤがクロック信号ＰＣＬＫの上昇エッジに応答して入力され、テスト動作時にはアドレスＡＤＤがクロック信号ＰＣＬＫの上昇及び下降エッジに応答して入力される。よって、テスト動作時にクロック信号ＰＣＬＫの周波数が、正常動作時のクロック信号ＰＣＬＫ周波数の１／２になっても同一時間にアドレスＡＤＤを半導体メモリ装置に入力することができる。
【００６９】
図１０は、図９のアドレス入力バッファが適用された本発明に係る半導体メモリ装置の正常動作時の動作を説明するためのタイミング図であり、アドレスＡＤＤ、ローアドレスｒａ及びカラムアドレスｃａのタイミングを除き図７のタイミング図とすべて等しい。よって、ここではアドレスＡＤＤ、ｒａ、ｃａのタイミングについてのみ説明する。
【００７０】
クロック信号ＣＬＫの上昇エッジに応答してアクティブ命令ＡＣＴ及び下位ビットのアドレスＲＡ１０が入力される。図９のアドレス入力バッファ６０は、バッファされたクロック信号ＰＣＬＫに応答して下位ビットのアドレスＲＡ１０をバッファしてバッファされたアドレスａｄｄ１を発生する。その後、クロック信号ＣＬＫの上昇エッジに応答して上位ビットのアドレスＲＡ１１が入力されると、遅延器６２はアドレス入力バッファ６０から出力されるバッファされたアドレスａｄｄ１を１クロックサイクル分遅延してアドレスａｄｄ０として発生し、アドレス入力バッファ６０はバッファされたクロック信号ＰＣＬＫに応答して上位ビットのアドレスＲＡ１１をバッファしてバッファされたアドレスａｄｄ１を発生する。ラッチ６６はバッファされたアドレスａｄｄ１、ａｄｄ０をラッチし、選択器６８はアクティブ信号ＡＣＴに応答してラッチ６６にラッチされた信号をローアドレスｒａ１として発生する。
【００７１】
カラムアドレスｃａ１もローアドレスｒａ１のように同じ方法によって発生する。
【００７２】
図１１は、図９のアドレス入力バッファが適用された本発明に係る半導体メモリ装置のテスト動作時の動作を説明するためのタイミング図であり、アドレスＡＤＤ、ローアドレスｒａ及びカラムアドレスｃａのタイミングを除き図８のタイミング図とすべて等しい。よって、ここではアドレスＡＤＤ、ｒａ、ｃａのタイミングについてのみ説明する。
【００７３】
クロック信号ＣＬＫの上昇エッジに応答してアクティブ命令ＡＣＴ及び下位ビットのアドレスＲＡ１０が入力される。図９のアドレス入力バッファ６０は、バッファされたクロック信号ＰＣＬＫに応答して下位ビットのアドレスＲＡ１０をバッファしてバッファされたアドレスａｄｄ１を発生する。その後、クロック信号ＣＬＫの下降エッジに応答して上位ビットのアドレスＲＡ１１が入力されると、アドレス入力バッファ６４は上位ビットのアドレスＲＡ１１をバッファしてバッファされたアドレスａｄｄ０を発生する。ラッチ６６はバッファされたアドレスａｄｄ１、ａｄｄ０をラッチし、選択器６８はアクティブ信号ＡＣＴに応答してラッチ６６にラッチされた信号をローアドレスｒａ１として発生する。
【００７４】
カラムアドレスｃａ１は、ローアドレスｒａ１のように同じ方法で発生する。
【００７５】
図１０及び図１１のタイミング図からアドレスＡＤＤが上位ビットと下位ビットとで分けられて入力されても半導体メモリ装置の内部で上位ビットと下位ビットが同時に１つのローアドレスｒａまたは１つのカラムアドレスｃａとして発生する。
【００７６】
上述の実施形態では、アドレスＡＤＤだけが二度に分けられて印加される場合の本発明に係る半導体メモリ装置に対して説明したが、命令信号ＣＭＤが二度に分けられて印加される場合には命令語デコーダに図９のアドレス入力バッファのような構成を追加すれば良い。
【００７７】
また、上述の実施形態では正常動作時とテスト動作時とに区分して説明したが、テスト動作時ではなく本発明の半導体メモリ装置を適用するシステムが低周波数のクロック信号を発生する場合には、正常動作時でもテスト動作に設定し動作することができる。すなわち、本発明に係る半導体メモリ装置は必ずテストだけのためにテスト動作に設定して動作するのではなく、正常動作時でもテスト動作に設定して動作させることができる。
【００７８】
上述の実施形態では、半導体メモリ装置が正常読み出し動作時にダブルデータレートでデータを出力し、テスト読み出し動作時にクワッドデータレートでデータを出力する場合を例として説明したが、半導体メモリ装置が正常読み出し動作時にダブルデータレートでデータを出力し、テスト読み出し動作時にオクタドデータレートでデータを出力する場合、半導体メモリ装置が正常読み出し動作時にクワッドデータレートでデータを出力し、テスト読み出し動作時にオクタドデータレートでデータを出力する場合にも本発明を適用することができる。
【００７９】
例え半導体メモリ装置が正常読み出し動作時にダブルデータレートでデータを出力し、テスト読み出し動作時にオクタドデータレートでデータを出力するようにするためには図５の逓倍器５８代りに選択器５６から出力されるクロック信号の周波数を４倍とする回路を構成して第２クロック信号ＣＬＫ２を発生するようにすればよい。
【００８０】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００８１】
【図１】本発明に係る半導体メモリ装置の実施形態の構成を示すブロック図である。
【図２】図１に示す直並列変換器の実施形態の構成を示すブロック図である。
【図３】図２に示す直並列変換器の実施形態の構成を示す図である。
【図４】図２に示すテストパターンデータ発生器の実施形態の構成を示す図である。
【図５】図１に示すクロック発生回路の実施形態のブロック図である。
【図６】図１に示す並直列変換器の実施形態の構成を示す図である。
【図７】図１に示す半導体メモリ装置の正常動作時のデータ書き込み及び読み出し動作を説明するためのタイミング図である。
【図８】図１に示す半導体メモリ装置のテスト動作時のデータ書き込み及び読み出し動作を説明するためのタイミング図である。
【図９】本発明に係る他の実施形態の半導体メモリ装置におけるアドレス入力バッファの実施形態の構成を示すブロック図である。
【図１０】図９のアドレス入力バッファが適用された本発明の半導体メモリ装置における正常動作時の動作を説明するためのタイミング図である。
【図１１】図９のアドレス入力バッファが適用された本発明の半導体メモリ装置におけるテスト動作時の動作を説明するためのタイミング図である。
【符号の説明】
【００８２】
１０  アドレス入力バッファ
１２  命令語デコーダ
１４  モード設定回路
１６  クロックバッファ
１８  クロック発生器
２０  ローアドレスデコーダ
２２  カラムアドレスデコーダ
２４  データ書き込み回路
２６  直並列変換器
２８  データ読み出し回路
３０  並直列変換器
３２  イネーブルクロック信号発生器
１００  メモリセルアレイ
【図１】
2006331631.tif 000003
【図２】
2006331631.tif 000004
【図３】
2006331631.tif 000005
【図４】
2006331631.tif 000006
【図５】
2006331631.tif 000007
【図６】
2006331631.tif 000008
【図７】
2006331631.tif 000009
【図８】
2006331631.tif 000010
【図９】
2006331631.tif 000011
【図１０】
2006331631.tif 000012
【図１１】
2006331631.tif 000013