(57)【要約】【課題】  搭載されるチップの電源電圧が異なるＳｉＰを採用する半導体集積回路装置について，当該チップ間の信号の伝送速度の低下の抑制と当該チップの面積の縮小との両方を実現する。【解決手段】  本発明によるＣＯＣ型半導体集積回路装置１０は，電源電圧ＶＤＤ１で動作するチップ１と，チップ間接続バンプ３によってチップ１に接続され，電源電圧ＶＤＤ１より高い電源電圧ＶＤＤ２で動作するチップ２とを備えている。チップ２は，信号レベルが電源電圧ＶＤＤ２に一致する送信信号Ｓ２→１をチップ間接続バンプ３のうちの一のバンプを介してチップ１に送信する出力バッファ２４を含む。一方，チップ１は，送信信号Ｓ２→１の信号レベルを変換し，変換後の信号Ｓ２→１’をその内部回路１１に入力するように構成されている。【選択図】  図２
2006080145.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の異なるチップ間でチップ間接続バンプを介して信号を入出力するチップオンチップ型半導体集積回路装置であって，
電源電圧の低い側のチップは，電源電圧の高い側のチップから出力された信号の電位を変換して入力することを特徴とする
チップオンチップ型半導体集積回路装置。
【請求項２】
請求項１に記載のチップオンチップ型半導体集積回路装置であって，
前記両チップのうちの一方のチップは，当該チップオンチップ型半導体集積回路装置の外部に信号を出力するための外部出力バッファと，他方のチップへ信号を出力する出力バッファを含み，
前記出力バッファを構成するトランジスタのサイズは，前記外部出力バッファを構成するトランジスタのサイズよりも小さいことを特徴とする
チップオンチップ型半導体集積回路装置。
【請求項３】
請求項２に記載のチップオンチップ型半導体集積回路装置であって，
前記出力バッファを構成する前記トランジスタのゲート幅は，前記外部出力バッファを構成する前記トランジスタのゲート幅よりも狭い
チップオンチップ型半導体集積回路装置。
【請求項４】
請求項２に記載のチップオンチップ型半導体集積回路装置であって，
前記出力バッファは，第１ＥＳＤ保護素子を具備し，
前記外部出力バッファは，第２ＥＳＤ保護素子を具備し，
前記第１ＥＳＤ保護素子のサイズは，前記第２ＥＳＤ保護素子のサイズよりも小さい
チップオンチップ型半導体集積回路装置。
【請求項５】
請求項１に記載のチップオンチップ型半導体集積回路装置であって，
前記両チップの各々は，前記両チップ間において互いに異なる信号電位のハイレベルを他方のチップへ出力しあうことを特徴とする
チップオンチップ型半導体集積回路装置。
【請求項６】
請求項１に記載のチップオンチップ型半導体集積回路装置であって，
前記両チップの各々は，他方のチップから出力された信号の信号電位を変換して入力する電圧変換回路を備えることを特徴とする
チップオンチップ型半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，チップオンチップ型半導体集積回路装置に関し，特に，異なる電源電圧で動作する２つのチップが一つのパッケージに集積化されたチップオンチップ型半導体集積回路装置に関する。
【背景技術】
【０００２】
複数のチップを一つのパッケージに搭載するＳｉＰ（system in package）は，高機能な半導体デバイスを安価に提供するための有力な手法の一つである。ＳｉＰと同等な機能を提供する技術としてはＳｏＣ（system on Chip）があるが，ＳｉＰは，ＳｏＣに対して開発期間や開発費用の面で有利である。積層された，又は同一基板の上に並べられたチップをワイヤを介して接続するＭＣＰ（Multi Chip Package），及び，チップをバンプを介してフリップチップ接続するＣＯＣ（Chip On Chip）は，典型的なＳｉＰ技術である。
【０００３】
ＳｉＰを採用する半導体デバイスでは，チップ間のインターフェースを適切に設計することが重要である。不適切なチップ間インターフェースは，チップ間の信号の伝送速度を不所望に低下させ得る。特開平５−２６７５６０号公報に開示されているように，レベル変換回路チップを別途に設けるというアプローチも提案されているが，これは，コストの増大を招くため好ましくない。
【特許文献１】特開平５−２６７５６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
より具体的には，チップ間のインターフェースの設計における一つの問題は，チップの外部で信号を伝送する必要がある，即ち，容量が大きい配線を介して信号を伝送する必要があることである。もう一つの問題は，チップの電源電圧が異なる場合があることである。
【０００５】
前者の問題は，一般的には，チップ間の信号の入出力に，大きな駆動能力を有するバッファ，具体的には，パッケージの外部と信号を入出力するために使用されるＩ／Ｏバッファと同一のバッファを使用することによって対処される。後者の問題に対しては，一般的には，電源電圧が高いチップから電源電圧が低いチップに送信される送信信号の信号レベルを，電源電圧が低いチップが受信可能な信号レベルに低下させることによって対処される。
【０００６】
本発明の発明者は，上述の一般的な手法が，不必要に信号の伝送速度を低下させ，又は，チップの面積を増大させていることを見出した。より具体的にいえば，電源電圧が高いチップから，その電源電圧よりも低い信号レベルの送信信号を出力することは，信号の伝送速度を低下させる。なぜなら，各チップに含まれるトランジスタは，通常，それぞれの電源電圧で駆動されるときに最適に動作するように設計されており，電源電圧よりも低い信号レベルの送信信号を出力すると，送信信号の出力波形鈍りが大きくなるからである。例えば，電源電圧が２Ｖであるように設計されたチップのＭＯＳトランジスタを１Ｖの電圧で駆動すると，駆動能力の不足によって出力信号の出力波形鈍りが大きくなる。出力波形鈍りの増大を抑えるためには，大きな駆動能力のバッファを使用することが必要になり，チップの面積を不所望に増大させる。
【０００７】
このように，ＳｉＰを採用する半導体集積回路装置に搭載されるチップの電源電圧が異なる場合に，当該チップ間の信号の伝送速度の低下を抑制しつつ，当該チップの面積を小さくすることは互いに相反する課題である。
【課題を解決するための手段】
【０００８】
本発明は，「ＣＯＣを採用する半導体集積回路装置では，チップ間のインターフェースで使用される出力バッファに最適な電源電圧が供給されていれば，パッケージの外部に信号を出力するＩ／Ｏバッファほどの大きなサイズ（即ち，ゲート幅）のＭＯＳトランジスタを当該出力バッファに使用する必要がない」という知見に基づいたものである。これは，ＣＯＣを採用する半導体集積回路装置のチップ間で信号の入出力する経路となるバンプ及びパッドの容量は，外部に信号を入出力する配線の容量ほどは大きくないからである。
【０００９】
より具体的には，電源電圧が高いチップが送信側である場合，送信側の出力バッファを当該高い電源電圧で駆動すれば，送信側の出力バッファのサイズが小さくても充分に高速に送信信号を伝送可能である。信号レベルの相違は，受信側のチップ（電源電圧の低いチップ）で信号レベルの変換を行うことによって克服可能である。
【００１０】
電源電圧が低いチップが送信側である場合も同様である。送信側の出力バッファを当該低い電源電圧で駆動しても，電源電圧が低いチップは当該低い電源電圧に最適に設計されているから，送信側の出力バッファは，そのサイズが小さくても充分に高速に送信信号を伝送可能である。
【００１１】
具体的には，本発明は，下記のような手段を採用している。当該手段に含まれている技術的事項には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明によるチップオンチップ型半導体集積回路装置（１０）は，第１電源電圧（ＶＤＤ１）で動作する第１チップ（１）と，複数のチップ間接続用バンプ（３）によって第１チップ（１）に接続され，第１電源電圧（ＶＤＤ１）より高い第２電源電圧（ＶＤＤ２）で動作する第２チップ（２）とを備えている。第２チップ（２）は，信号レベルが第２電源電圧（ＶＤＤ２）に一致する第１送信信号（Ｓ２→１）をチップ間接続用バンプ（３）のうちの一のバンプを介して第１チップ（１）に送信する出力バッファ（２４）を含む。一方，第１チップ（１）は，第１送信信号（Ｓ２→１）の信号レベルを変換し，変換後の信号（Ｓ２→１’）をその内部回路（１１）に入力するように構成されている。
【００１３】
このような構成のＣＯＣ型半導体集積回路装置（１０）は，第１送信信号（Ｓ２→１）の伝送速度の低下を抑制しながら，より小さなサイズのトランジスタで出力バッファ（２４）を構成することが可能である。より具体的には，当該ＣＯＣ型半導体集積回路装置の構成は，出力バッファ（２４）を，当該チップオンチップ型半導体集積回路装置の外部に信号を出力するための外部出力バッファ（１２）を構成するトランジスタよりも小さなサイズのトランジスタによって構成することを可能にする。
【００１４】
当該出力バッファ（２４）が，第１送信信号（Ｓ２→１）を出力する出力端子（４）に接続されている第１ＥＳＤ保護素子（４２ａ，４２ｂ）を具備しているときには，当該第１ＥＳＤ保護素子（４２ａ，４２ｂ）のサイズは，当該外部出力バッファ（１２）の出力端子に接続されている第２ＥＳＤ保護素子（５２ａ，５２ｂ）のサイズよりも小さいことが好ましい。これは，チップ面積を縮小すると共に，第１送信信号（Ｓ２→１）の伝送速度を向上させる。
【００１５】
第１チップ（１）において第１送信信号（Ｓ２→１）の信号レベルを変換するために使用される電圧変換回路（１５）は，第１送信信号（Ｓ２→１）を受け取る入力端子（５）に接続されている第３ＥＳＤ保護素子（３２ａ，３２ｂ）を具備することがある。この場合，第３ＥＳＤ保護素子（３２ａ，３２ｂ）のサイズは，当該チップオンチップ型半導体集積回路装置の外部から信号を受け取る外部入力バッファ（１３）の入力端子（７）に接続される第４ＥＳＤ保護素子（５４ａ，５４ｂ）のサイズよりも小さいことが好ましい。
【００１６】
第２チップ（２）は，チップ間接続用バンプ（３）のうちの他のバンプを介して第１チップ（１）から第２送信信号（Ｓ１→２）を受け取るように構成され得る。この場合，ＣＯＣ型半導体集積回路装置（１０）は，第１送信信号（Ｓ２→１）の信号レベルが，第２送信信号（Ｓ１→２）の信号レベルとは異なるように構成される。より具体的には，第２チップ（２）は，第２送信信号（Ｓ１→２）の信号レベルを変換し，変換後の信号をその内部回路（２１）に入力するように構成される。この場合，第２送信信号（Ｓ１→２）の信号レベルは，第１電源電圧（ＶＤＤ１）に一致されることが好ましい。
【発明の効果】
【００１７】
本発明によれば，ＳｉＰを採用する半導体集積回路装置に搭載されるチップの電源電圧が異なる場合に，当該チップ間の信号の伝送速度の低下の抑制と当該チップの面積の縮小との両方を実現することができる。
【発明を実施するための最良の形態】
【００１８】
第１  全体構成
図１は，本発明の実施の一形態のＣＯＣ型半導体集積回路装置１０の構成を示す側面断面図である。本実施の形態のＣＯＣ型半導体集積回路装置１０は，チップ間接続バンプ３によってフリップチップ接続された２つのチップ１，２を備えている。チップ１には，チップ２との間で信号を入出力するためのパッド４が設けられ，チップ２には，チップ１との間で信号を入出力するためのパッド５が設けられている。チップ間接続バンプ３は，チップ１，２とを機械的に結合するとともに，チップ１，２のパッド４，５を電気的に接続している。
【００１９】
チップ１には，更に，パッケージの外部の装置から信号を入出力するための外部接続パッド６，７が設けられている。外部接続パッド６，７にはそれぞれ，ワイヤ８，９が接続されている。ＣＯＣ型半導体集積回路装置１０と外部の装置との信号の入出力は，ワイヤ８，９を介して行われる。
【００２０】
チップ１とチップ２は，その電源電圧が異なっており，チップ２の電源電圧ＶＤＤ２は，チップ１の電源電圧ＶＤＤ１よりも高い。上述のように，チップ１，２の電源電圧が相違することは，それらの間のインターフェースの設計の最適化が重要であることを意味している。本発明は，チップ１，２の間のインターフェースの最適化に関連している。
【００２１】
図２は，チップ１，２の具体的な構成，特に，チップ１，２との間のインターフェースの具体的な構成を示す回路図である。チップ１は，内部回路１１と，Ｉ／Ｏバッファ１２，１３と，出力バッファ１４と，電圧変換回路１５とを備えており，チップ２は，内部回路２１と，出力バッファ２４と，電圧変換回路２５とを備えている。
【００２２】
内部回路１１，２１は，チップ１，２の機能を司る主たる回路である。内部回路１１，２１が動作する電源電圧は，互いに異なっている。具体的には，チップ１に内蔵されている内部回路１１は，電源電圧ＶＤＤ１で動作し，チップ２に内蔵されている内部回路２１は，電源電圧ＶＤＤ１より高い電源電圧ＶＤＤ２で動作する。電源電圧の違いから，内部回路１１，２１を構成するＭＯＳトランジスタは，異なるプロセスで形成されている。内部回路１１を構成するＭＯＳトランジスタは，電源電圧ＶＤＤ１で動作するために最適に設計され，内部回路２１を構成するＭＯＳトランジスタは，電源電圧ＶＤＤ２で動作するために最適に設計されている。より具体的には，電源電圧ＶＤＤ１で動作する内部回路１１を構成するＭＯＳトランジスタのゲート酸化膜の厚さは，電源電圧ＶＤＤ２で動作する内部回路２１を構成するＭＯＳトランジスタのゲート酸化膜の厚さよりも薄い。
【００２３】
Ｉ／Ｏバッファ１２は，ＣＯＣ型半導体集積回路装置１０の外部の装置に外部出力信号を出力するためのものである。Ｉ／Ｏバッファ１２は，その入力が内部回路１１に，その出力が外部接続パッド６に接続されており，内部回路１１からの信号に応答して外部出力信号を外部の装置に出力する。Ｉ／Ｏバッファ１２は，寄生容量が大きいワイヤ８を介して外部出力信号を外部に出力することが要求されることから，大きなサイズのＭＯＳトランジスタ，より詳細には，ゲート幅が大きいＭＯＳトランジスタで構成される必要がある。
【００２４】
加えて，外部接続パッド６に比較的に大きなサージが印加され得ることから，Ｉ／Ｏバッファ１２の出力には，比較的に大きなサイズのＥＳＤ（electrostatic discharge）保護素子が接続される必要がある。ＥＳＤ保護素子としては，オフトランジスタ（ドレインがソースに接続されたＰＭＯＳトランジスタ，及びＮＭＯＳトランジスタ）が使用可能であり，また，保護ダイオードが使用可能である。大きなサイズのＥＳＤ保護素子を使用することは，外部接続パッド６に印加されるサージによるチップ１の破壊を防止するために重要である。
【００２５】
Ｉ／Ｏバッファ１３は，外部の装置からの信号を内部回路１１に入力するためのものである。Ｉ／Ｏバッファ１３は，入力が外部接続パッド７に，出力が内部回路１１に接続されており，外部の装置から供給される信号に対応する信号を内部回路１１に出力する。Ｉ／Ｏバッファ１２と同様に，Ｉ／Ｏバッファ１３は，比較的にサイズが大きいＭＯＳトランジスタで構成される。これは，レイアウトの制約からＩ／Ｏバッファ１３から内部回路１１への距離は大きくならざるを得ず，したがって，Ｉ／Ｏバッファ１３の出力と内部回路１１とを接続する配線の容量は，大きくなる傾向があるためである。
【００２６】
Ｉ／Ｏバッファ１２と同様に，Ｉ／Ｏバッファ１３の入力には，比較的に大きなサイズのＥＳＤ保護素子が接続される必要がある。大きなサイズのＥＳＤ保護素子を使用することは，外部接続パッド７に印加されるサージによるチップ１の破壊を防止するために重要である。
【００２７】
チップ１の出力バッファ１４，電圧変換回路１５，及び，チップ２の出力バッファ２４，電圧変換回路２５は，チップ１，２の間で信号を交換するためのインターフェースである；以下では，チップ１からチップ２に送信される信号は，送信信号Ｓ１→２と記載され，チップ２からチップ１に送信される信号は，送信信号Ｓ２→１と記載される。
【００２８】
出力バッファ１４を構成するＭＯＳトランジスタは，内部回路１１を構成するＭＯＳトランジスタと同一のプロセスで構成され，出力バッファ２４を構成するＭＯＳトランジスタは，内部回路２１を構成するＭＯＳトランジスタと同一のプロセスで構成される。言い換えれば，出力バッファ１４を構成するＭＯＳトランジスタは，電源電圧ＶＤＤ１で動作するために最適に設計され，出力バッファ２４を構成するＭＯＳトランジスタは，電源電圧ＶＤＤ２で動作するために最適に設計されている。
【００２９】
チップ１，２の間で交換される送信信号Ｓ１→２，Ｓ２→１の信号レベルは，送信側のチップの電源電圧に一致される；送信信号の信号レベルは，受信側のチップに設けられた電圧変換回路によって，受信側のチップの内部回路に対応する信号レベルに変換される。より具体的には，チップ２の出力バッファ２４には電源電圧ＶＤＤ２が供給され，出力バッファ２４は，信号レベルが電源電圧ＶＤＤ２である送信信号Ｓ２→１をチップ１に出力する。チップ１の電圧変換回路１５は，送信信号Ｓ２→１を，信号レベルが電源電圧ＶＤＤ１に一致する受信信号Ｓ２→１’に変換し，電源電圧ＶＤＤ１で動作する内部回路１１に供給する。同様に，チップ１の出力バッファ１４には電源電圧ＶＤＤ１が供給され，信号レベルが電源電圧ＶＤＤ１である送信信号Ｓ１→２をチップ２に出力する。チップ２の電圧変換回路２５は，送信信号Ｓ１→２を，信号レベルが電源電圧ＶＤＤ２に一致する受信信号Ｓ１→２’に変換し，電源電圧ＶＤＤ２で動作する内部回路２１に供給する。
【００３０】
このようなアーキテクチャは，チップ１，２の間で入出力される送信信号Ｓ１→２，Ｓ２→１の伝送速度の低下を抑制しながら，サイズが小さな出力バッファ１４，２４を使用することを可能にする。たとえば，チップ２に搭載されている出力バッファ２４について記載すれば，上述のアーキテクチャでは，出力バッファ２４に供給される駆動電圧は，受信側のチップ１の電源電圧ＶＤＤ１ではなく，それが搭載されているチップ２の電源電圧ＶＤＤ２（＞ＶＤＤ１）である。したがって，出力バッファ２４は，その駆動能力を充分に発揮できる；仮に，出力バッファ２４が受信側のチップ１の電源電圧ＶＤＤ１と同一の駆動電圧が供給されていたなら，出力バッファ２４は，その駆動能力を充分に発揮できない。出力バッファ２４の駆動能力が充分に活用されるため，出力バッファ２４を構成するＭＯＳトランジスタのサイズは，内部回路２１を構成するＭＯＳトランジスタのサイズと同程度で充分であり，伝送速度を確保するためにＩ／Ｏバッファ１２のように大きなサイズのＭＯＳトランジスタで出力バッファ２４を構成する必要はない。ＣＯＣ型半導体集積回路装置１０では，送信信号Ｓ１→２を伝送する経路であるチップ間接続バンプ３，パッド４，５の寄生容量はそれほど大きくないため，ＭＯＳトランジスタの駆動能力を充分に発揮できれば，大きなＭＯＳトランジスタを出力バッファ２４に使用する必要はない。
【００３１】
チップ１に搭載されている出力バッファ１４についても同様である。上述のアーキテクチャでは，電源電圧ＶＤＤ１で最適に動作するように設計されている出力バッファ１４には，電源電圧ＶＤＤ１と同一の駆動電圧が供給される。したがって，出力バッファ１４は，その駆動能力を充分に発揮でき，従って，Ｉ／Ｏバッファ１２のように大きなサイズのＭＯＳトランジスタで構成される必要はない。
【００３２】
出力バッファ１４，２４の出力（即ち，パッド４，５）にＥＳＤ保護素子が接続される場合には，そのＥＳＤ保護素子のサイズは，Ｉ／Ｏバッファ１２のＥＳＤ保護素子のサイズよりも小さくされる。これは，一つには，チップ面積を小さくするためである。ＥＳＤ保護素子のサイズが小さいことは，チップ面積の縮小に好適である。その一方で，出力バッファ１４，２４のＥＳＤ保護素子のサイズが小さいことは，ＥＳＤ保護の上で問題にならない。なぜなら，出力バッファ１４，２４の出力には，ＣＯＣ構造を形成する際に比較的に小さなサージが印加され得るものの，パッケージの外部からの大きなサージが印加されることはないからである。ＥＳＤ保護素子のサイズが小さいことは，送信信号Ｓ１→２，Ｓ１→２の伝送速度の低下を防ぐためにも有効である。ＥＳＤ保護素子のサイズの縮小は，出力バッファ１４，２４の負荷容量を低減させ，これによって送信信号Ｓ１→２，Ｓ１→２の伝送速度を向上させる。
【００３３】
また，電圧変換回路１５，２５の入力（即ち，パッド４，５）にＥＳＤ保護素子が接続される場合には，そのＥＳＤ保護素子のサイズは，Ｉ／Ｏバッファ１３のＥＳＤ保護素子のサイズよりも小さくされる。電圧変換回路１５，２５の入力に接続されるＥＳＤ保護素子のサイズが小さいことは，ＥＳＤ保護の上で問題にはならない。むしろ，チップ面積を縮小させ，更に，送信信号Ｓ１→２，Ｓ１→２の伝送速度を向上させる。
【００３４】
以上に説明されたアーキテクチャを具体的に実現するＩ／Ｏバッファ１２，１３，出力バッファ１４，２４，及び，電圧変換回路１５，２５の構成が詳細に説明される。
【００３５】
第２  Ｉ／Ｏバッファの構成
図３は，外部出力信号を外部の装置に出力するためのＩ／Ｏバッファ１２の構成を示す回路図である。本実施の形態では，Ｉ／Ｏバッファ１２としては，当業者に広く知られているＩ／Ｏバッファが採用されている。より具体的には，Ｉ／Ｏバッファ１２は，入力が内部回路１１に接続され，出力が外部接続パッド６に接続されたインバータ５１と，ＥＳＤ（electrostatic discharge）保護回路５２とを備えている。インバータ５１としては，イネーブル端子付のインバータが使用されており，インバータ５１は，４つのＭＯＳトランジスタ：ＰＭＯＳトランジスタ５１ａ，５１ｂと，ＮＭＯＳトランジスタ５１ｃ，５１ｄから構成されている。ＥＳＤ保護回路５２は，外部接続パッド６と電源端子５２ｃの間に接続されているＥＳＤ保護素子５２ａと，外部接続パッド６と接地端子５２ｄの間に接続されているＥＳＤ保護素子５２ｂとから構成されている。ＥＳＤ保護素子５２ａとしては，ゲートがドレインに接続されたＰＭＯＳトランジスタが使用され，ＥＳＤ保護素子５２ｂとしては，ゲートがドレインに接続されたＮＭＯＳトランジスタが使用される。
【００３６】
容量が大きいワイヤ８を介して外部出力信号を外部に出力するために，インバータ５１のＰＭＯＳトランジスタ５１ａ，５１ｂ，ＮＭＯＳトランジスタ５１ｃ，５１ｄとしては，大きなサイズのＭＯＳトランジスタ，より詳細には，大きなゲート幅のＭＯＳトランジスタが使用される。具体的には，ＰＭＯＳトランジスタ５１ａ，５１ｂ，ＮＭＯＳトランジスタ５１ｃ，５１ｄのゲート幅は，数十μｍ程度である。
【００３７】
加えて，ワイヤ８に比較的に大きなサージが印加され得ることから，ＥＳＤ保護素子５２ａ，５２ｂとしても，比較的に大きなサイズのＭＯＳトランジスタが使用される。大きなサイズのＥＳＤ保護素子５２ａ，５２ｂを使用することは，ワイヤ８に印加されるサージによるチップ１の破壊を防止するために重要である。
【００３８】
図４は，外部の装置からの信号を内部回路１１に入力するために使用されるＩ／Ｏバッファ１３の構成を示す回路図である。Ｉ／Ｏバッファ１３としても，当業者に広く知られているＩ／Ｏバッファが採用されている。Ｉ／Ｏバッファ１３は，入力が外部接続パッド７に接続され，出力が内部回路１１に接続されたインバータ５３と，ＥＳＤ保護回路５４とを備えている。Ｉ／Ｏバッファ１３のインバータ５３とＥＳＤ保護回路５４の構成は，Ｉ／Ｏバッファ１２に使用されているインバータ５１とＥＳＤ保護回路５２と同様である。インバータ５３は，４つのＭＯＳトランジスタ：ＰＭＯＳトランジスタ５３ａ，５３ｂと，ＮＭＯＳトランジスタ５３ｃ，５３ｄから構成されている。ＥＳＤ保護回路５４は，外部接続パッド７と電源端子５４ｃの間に接続されているＥＳＤ保護素子５４ａと，外部接続パッド７と接地端子５４ｄの間に接続されているＥＳＤ保護素子５４ｂとから構成されている。ＥＳＤ保護素子５４ａとしては，ゲートがドレインに接続されたＰＭＯＳトランジスタが使用され，ＥＳＤ保護素子５４ｂとしては，ゲートがドレインに接続されたＮＭＯＳトランジスタが使用される。
【００３９】
Ｉ／Ｏバッファ１２と同様に，Ｉ／Ｏバッファ１３に含まれるインバータ５３のＰＭＯＳトランジスタ５３ａ，５３ｂ，ＮＭＯＳトランジスタ５３ｃ，５３ｄも，比較的に大きなサイズのＭＯＳトランジスタ，より詳細には，大きなゲート幅のＭＯＳトランジスタが使用される。これは，レイアウトの制約からＩ／Ｏバッファ１３から内部回路１１への距離は大きくならざるを得ず，したがって，インバータ５３の出力に接続される配線の容量は，大きくなる傾向があるためである。
【００４０】
加えて，ワイヤ９には比較的に大きなサージが印加され得ることから，ＥＳＤ保護素子５４ａ，５４ｂとしても，比較的に大きなサイズのＭＯＳトランジスタが使用される。
【００４１】
第３  出力バッファの構成
図５は，チップ２に搭載される出力バッファ２４の構成を示す回路図である。本実施の形態では，出力バッファ２４の回路トポロジーは，図３のＩ／Ｏバッファ１２と同一である。詳細には，出力バッファ２４は，イネーブル端子付のインバータ４１とＥＳＤ保護回路４２とを備えている。インバータ４１は，ＰＭＯＳトランジスタ４１ａ，４１ｂ，ＮＭＯＳトランジスタ４１ｃ，４１ｄで構成され，ＥＳＤ保護回路４２は，パッド５と電源端子４２ｃの間に接続されたＥＳＤ保護素子４２ａと，パッド５と接地端子４２ｄとの間に接続されたＥＳＤ保護素子４２ｂで構成されている。インバータ４１の出力（即ち，パッド５）から，送信信号Ｓ２→１がチップ１に送信される。
【００４２】
出力バッファ２４とＩ／Ｏバッファ１２との相違点は，それらを構成するＭＯＳトランジスタのサイズである。出力バッファ２４を構成するＰＭＯＳトランジスタ４１ａ，４１ｂ，ＮＭＯＳトランジスタ４１ｃ，４１ｄのサイズは，Ｉ／Ｏバッファ１２を構成するＰＭＯＳトランジスタ５１ａ，５１ｂ，ＮＭＯＳトランジスタ５１ｃ，５１ｄのサイズと異なっている。詳細には，出力バッファ２４のＰＭＯＳトランジスタ４１ａ，４１ｂ，ＮＭＯＳトランジスタ４１ｃ，４１ｄのゲート幅は，ＰＭＯＳトランジスタ５１ａ，５１ｂ，ＮＭＯＳトランジスタ５１ｃ，５１ｄのゲート幅よりも狭い。上述されているように，出力バッファ２４のＰＭＯＳトランジスタ４１ａ，４１ｂ，ＮＭＯＳトランジスタ４１ｃ，４１ｄのサイズが相対的に小さいこと（ゲート幅が狭いこと）は，送信信号Ｓ２→１の伝送速度の点で問題にはならない。ＰＭＯＳトランジスタ４１ａ，４１ｂ，ＮＭＯＳトランジスタ４１ｃ，４１ｄのサイズが小さいことは，むしろ，チップ面積の縮小のために有効である。
【００４３】
もう一つの相違点は，ＥＳＤ保護素子のサイズである；出力バッファ２４に含まれるＥＳＤ保護素子４２ａ，４２ｂのサイズは，Ｉ／Ｏバッファ１２に含まれるＥＳＤ保護素子５２ａ，５２ｂのサイズよりも小さい。サイズが小さいＥＳＤ保護素子を出力バッファに使用することは，チップ面積を縮小させるために好適である。既述の通り，出力バッファ２４の出力にはパッケージの外部からサージが印加されないから，ＥＳＤ保護素子４２ａ，４２ｂのサイズが小さいことは，ＥＳＤ保護の観点からは問題にならない
【００４４】
チップ１に搭載される出力バッファ１４についても同様である。図６に示されているように，出力バッファ１４の回路トポロジーは，図３のＩ／Ｏバッファ１２と同一である。出力バッファ１４は，イネーブル端子付のインバータ４３とＥＳＤ保護回路４４とを備えている。インバータ４３は，ＰＭＯＳトランジスタ４３ａ，４３ｂ，ＮＭＯＳトランジスタ４３ｃ，４３ｄで構成され，ＥＳＤ保護回路４４は，パッド４と電源端子４４ｃとの間に接続されたＥＳＤ保護素子４４ａと，パッド４と接地端子４４ｄとの間に接続されたＥＳＤ保護素子４４ｂで構成されている。インバータ４３の出力から，送信信号Ｓ１→２がチップ２に送信される。
【００４５】
出力バッファ１４を構成するＰＭＯＳトランジスタ４３ａ，４３ｂ，ＮＭＯＳトランジスタ４３ｃ，４３ｄのサイズは，Ｉ／Ｏバッファ１２を構成するＰＭＯＳトランジスタ５１ａ，５１ｂ，ＮＭＯＳトランジスタ５１ｃ，５１ｄのサイズよりも小さい。ＰＭＯＳトランジスタ４１ａ，４１ｂ，ＮＭＯＳトランジスタ４１ｃ，４１ｄのサイズが相対的に小さいことは，送信信号Ｓ２→１の伝送速度の点で問題にはならず，むしろ，チップ面積の縮小のために有効である。加えて，出力バッファ１４に含まれるＥＳＤ保護素子４４ａ，４４ｂのサイズは，Ｉ／Ｏバッファ１２に含まれるＥＳＤ保護素子５２ａ，５２ｂのサイズよりも小さい。これは，ＥＳＤ保護の観点からは問題にならない一方で，チップ面積を有効に縮小させる。
【００４６】
第４  電圧変換回路の構成
図７は，チップ１に搭載される電圧変換回路１５の構成を示している。図７に示されているように，電圧変換回路１５は，インバータ３１とＥＳＤ保護回路３２とを備えている。
【００４７】
インバータ３１は，電源端子３１ｃと接地端子３１ｄとの間に直列に接続された，ＰＭＯＳトランジスタ３１ａとＮＭＯＳトランジスタ３１ｂとで構成されている。ＰＭＯＳトランジスタ３１ａ，ＮＭＯＳトランジスタ３１ｂのゲートは共通に接続され，ドレインは共通に接続されている。ＰＭＯＳトランジスタ３１ａとＮＭＯＳトランジスタ３１ｂのゲートには，チップ２から送信される送信信号Ｓ２→１が入力され，ＰＭＯＳトランジスタ３１ａとＮＭＯＳトランジスタ３１ｂとの共通接続されたドレインから，内部回路１１に供給すべき受信信号Ｓ２→１’が出力される。受信信号Ｓ２→１’は，その論理が送信信号Ｓ２→１と相補である信号である。
【００４８】
ＰＭＯＳトランジスタ３１ａとＮＭＯＳトランジスタ３１ｂとしては，電源電圧ＶＤＤ１で動作するチップ１の内部回路１１を構成するＭＯＳトランジスタよりもゲート酸化膜が厚いＭＯＳトランジスタが使用される。これは，ＰＭＯＳトランジスタ３１ａとＮＭＯＳトランジスタ３１ｂのゲートには，内部回路１１の電源電圧ＶＤＤ１よりも高い電圧が印加されるためである。ゲート酸化膜が厚いＭＯＳトランジスタを使用することは，電圧変換回路１５を保護するために重要である。
【００４９】
インバータ３１の電源端子３１ｃには電源電圧ＶＤＤ１が供給されているから，電圧変換回路１５が出力する受信信号Ｓ２→１’の信号レベルは，電源電圧ＶＤＤ１と同一である。言い換えれば，電圧変換回路１５は，信号レベルが電源電圧ＶＤＤ２である送信信号Ｓ２→１を，信号レベルが電源電圧ＶＤＤ１である送信信号Ｓ２→１’に変換する機能を有している。
【００５０】
ＥＳＤ保護回路３２は，パッド５と電源端子３２ｃとの間に介設されたＥＳＤ保護素子３２ａと，パッド５と接地端子３２ｄとの間に介設されたＥＳＤ保護素子３２ｂとで構成されている。本実施の形態では，ＥＳＤ保護素子３２ａとしては，ゲートがドレインに接続されたＰＭＯＳトランジスタが使用され，ＥＳＤ保護素子３２ｂとしては，ゲートがドレインに接続されたＮＭＯＳトランジスタが使用される。
【００５１】
電圧変換回路１５のＥＳＤ保護素子３２ａ，３２ｂのサイズは，Ｉ／Ｏバッファ１３に含まれるＥＳＤ保護素子５４ａ，５４ｂのサイズよりも小さい。これは，チップ面積を有効に縮小させる。既述の通り，電圧変換回路１５の入力にはパッケージの外部からサージが印加されないから，ＥＳＤ保護素子３２ａ，３２ｂのサイズが小さいことは，ＥＳＤ保護の観点からは問題にならない；むしろ，送信信号Ｓ２→１の伝送速度を向上するために有効である。
【００５２】
図８は，チップ２に搭載される電圧変換回路２５の構成を示す回路図である。電圧変換回路２５は，インバータ３３と，ＰＭＯＳトランジスタ３４ａ，３４ｂと，ＮＭＯＳトランジスタ３５ａ，３５ｂとを備えている。
【００５３】
インバータ３３は，電源端子３３ｃと接地端子３３ｄとの間に直列に接続されているＰＭＯＳトランジスタ３３ａとＮＭＯＳトランジスタ３３ｂとから構成されている。電源端子３３ｃには，電源電圧ＶＤＤ１が供給されている；電源端子３３ｃに供給される駆動電圧は，チップ２の電源電圧ＶＤＤ２ではないことに留意されたい。電源端子３３ｃに電源電圧ＶＤＤ１が供給されるから，インバータ３３から出力される信号の信号レベルは，電源電圧ＶＤＤ１に一致する。電源端子３３ｃに供給される電源電圧ＶＤＤ１は，チップ２の内部に搭載される降圧電源によって生成されることが可能であり，また，チップ１からチップ間接続バンプ３を介して供給されることも可能である。ＰＭＯＳトランジスタ３３ａとＮＭＯＳトランジスタ３３ｂのゲート酸化膜は，チップ２の内部回路２１に使用されるＭＯＳトランジスタのゲート酸化膜と同じ厚さのものである。電源電圧ＶＤＤ２に最適化されたトランジスタ３３ａ，３３ｂを，電源電圧ＶＤＤ２より低い電源電圧ＶＤＤ１で動作させるためインバータ３３からの出力波形は鈍ってしまうが，インバータ３３の出力はＮＭＯＳトランジスタ３５ｂのゲートに直接入力され，バンプのような大きな負荷容量を駆動することはないので，電圧変換回路２５での遅延は小さなものである。
【００５４】
当業者には容易に理解されるように，インバータ３３，ＰＭＯＳトランジスタ３４ａ，３４ｂと，ＮＭＯＳトランジスタ３５ａ，３５ｂとは，一般的なレベルシフタを構成している。ＰＭＯＳトランジスタ３４ａとＮＭＯＳトランジスタ３５ａとは，電源端子３６と接地端子３７ａとの間に直列に接続され，ＰＭＯＳトランジスタ３４ｂとＮＭＯＳトランジスタ３５ｂとは，電源端子３６と接地端子３７ｂとの間に直列に接続されている。電源端子３６には，チップ２の電源電圧ＶＤＤ２が供給されている。ＰＭＯＳトランジスタ３４ａ及びＮＭＯＳトランジスタ３５ａのドレインは，ＰＭＯＳトランジスタ３４ｂのゲートに接続され，ＰＭＯＳトランジスタ３４ｂ及びＮＭＯＳトランジスタ３５ｂのドレインは，ＰＭＯＳトランジスタ３４ａのゲートに接続されている。ＰＭＯＳトランジスタ３４ｂ及びＮＭＯＳトランジスタ３５ｂのドレインは，電圧変換回路２５が受信信号Ｓ１→２’を出力する出力端子としても機能する。ＮＭＯＳトランジスタ３５ａのゲートには，チップ１からの送信信号Ｓ１→２が供給され，ＮＭＯＳトランジスタ３５ｂのゲートには，インバータ３３を介してチップ１からの送信信号Ｓ１→２が供給される。
【００５５】
ＰＭＯＳトランジスタ３４ａ，３４ｂと，ＮＭＯＳトランジスタ３５ａ，３５ｂのゲート酸化膜の厚さは，電源電圧ＶＤＤ２で動作する内部回路２１を構成するＭＯＳトランジスタよりもゲート酸化膜が厚いＭＯＳトランジスタが使用される。ゲートには内部回路２１の電源電圧ＶＤＤ２よりも低い電圧ＶＤＤ１が印加されるためである。ゲート酸化膜が厚いＭＯＳトランジスタを使用することは，トランジスタ３４ａ，３４ｂ，３５ａ，３５ｂを保護するために重要である。
【００５６】
このような電圧変換回路２５では，電源端子３６に電源電圧ＶＤＤ２が供給されているから，電圧変換回路２５から出力される受信信号Ｓ１→２’の信号レベルは，電源電圧ＶＤＤ２と同一である。言い換えれば，電圧変換回路２５は，信号レベルが電源電圧ＶＤＤ１である送信信号Ｓ１→２を，信号レベルが電源電圧ＶＤＤ２である送信信号Ｓ１→２’に変換する機能を有している。
【００５７】
電圧変換回路２５は，更に，パッド５に接続されているＥＳＤ保護回路３８を備えている。ＥＳＤ保護回路３８は，パッド５と電源端子３８ｃとの間に介設されたＥＳＤ保護素子３８ａと，パッド５と接地端子３８ｄとの間に介設されたＥＳＤ保護素子３８ｂとで構成されている。本実施の形態では，ＥＳＤ保護素子３８ａとしては，ゲートがドレインに接続されたＰＭＯＳトランジスタが使用され，ＥＳＤ保護素子３８ｂとしては，ゲートがドレインに接続されたＮＭＯＳトランジスタが使用される。
【００５８】
電圧変換回路１５と同様に，電圧変換回路２５のＥＳＤ保護素子３８ａ，３８ｂのサイズは，Ｉ／Ｏバッファ１３に含まれるＥＳＤ保護素子５４ａ，５４ｂのサイズよりも小さい。これは，チップ面積を縮小するために好適である。既述の通り，電圧変換回路１５の入力にはパッケージの外部からサージが印加されないから，ＥＳＤ保護素子３８ａ，３８ｂのサイズが小さいことは，ＥＳＤ保護の観点からは問題にならない；ＥＳＤ保護素子３８ａ，３８ｂのサイズが小さいことは，むしろ，送信信号Ｓ１→２の伝送速度を向上するために有効である。
【００５９】
第５  まとめと補足
以上に説明されているように，本実施の形態のＣＯＣ型半導体集積回路装置１０では，チップ１，２の間で交換される送信信号Ｓ１→２，Ｓ２→１の信号レベルが，送信側のチップの電源電圧に一致される；送信信号の信号レベルは，受信側のチップに設けられた電圧変換回路によって，受信側のチップの内部回路に対応する信号レベルに変換される。このようなアーキテクチャは，チップ１，２の間で入出力される送信信号Ｓ１→２，Ｓ２→１の伝送速度を維持しながら，サイズが小さな出力バッファ１４，２４を使用することを可能にする。より具体的には，出力バッファ１４，２４を構成するＭＯＳトランジスタのサイズは，パッケージの外部に外部出力信号を出力するＩ／Ｏバッファ１２を構成するＭＯＳトランジスタのサイズよりも小さくされる。
【００６０】
加えて，本実施の形態では，出力バッファ１４，２４に含まれるＥＳＤ保護素子４２ａ，４２ｂ，４４ａ，４４ｂとして，Ｉ／Ｏバッファ１２に含まれるＥＳＤ保護素子５２ａ，５２ｂよりもサイズが小さいＥＳＤ保護素子が使用される。これは，チップ面積の縮小と共に，送信信号Ｓ１→２，Ｓ２→１の伝送速度の向上に有効である。
【００６１】
本発明は，その趣旨に反しない限り，本実施の構成に限定されない。特に，ＥＳＤ保護素子としては，ゲートがドレインに接続されたＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ（オフトランジスタ）のみならず，保護ダイオードも使用され得ることに留意されるべきである。ＥＳＤ保護素子のサイズとは，オフトランジスタが使用されるときには，当該オフトランジスタのゲート幅をいい，保護ダイオードが使用されるときには，当該保護ダイオードのＰＮ接合の面積をいうことに留意されたい。
【図面の簡単な説明】
【００６２】
【図１】図１は，本発明のＣＯＣ半導体集積回路装置の実施の一形態の構成を示す断面図である。
【図２】図２は，本実施の形態において，チップに搭載される回路の構成を示す回路図である。
【図３】図３は，外部出力信号を出力するＩ／Ｏバッファの構成を示す回路図である。
【図４】図４は，外部から信号を受け取るＩ／Ｏバッファの構成を示す回路図である。
【図５】図５は，一のチップに搭載される出力バッファの構成を示す回路図である。
【図６】図６は，他のチップに搭載される出力バッファの構成を示す回路図である。
【図７】図７は，上記他のチップに搭載される電圧変換回路の構成を示す回路図である。
【図８】図８は，上記一のチップに搭載される電圧変換回路の構成を示す回路図である。
【符号の説明】
【００６３】
１，２：チップ
３：チップ間接続バンプ
４，５：パッド
６，７：外部接続パッド
８，９：ワイヤ
１０：ＣＯＣ型半導体集積回路装置
１１：内部回路
１２，１３：Ｉ／Ｏバッファ
１４：出力バッファ
１５：電圧変換回路
２１：内部回路
２４：出力バッファ
２５：電圧変換回路
３１：インバータ
３１ａ：ＰＭＯＳトランジスタ
３１ｂ：ＮＭＯＳトランジスタ
３１ｃ：電源端子
３１ｄ：接地端子
３２：ＥＳＤ保護回路
３２ａ，３２ｂ：ＥＳＤ保護素子
３２ｃ：電源端子
３２ｄ：接地端子
３３：インバータ
３３ａ：ＰＭＯＳトランジスタ
３３ｂ：ＮＭＯＳトランジスタ
３３ｃ：電源端子
３３ｄ：接地端子
３４ａ，３４ｂ：ＰＭＯＳトランジスタ
３５ａ，３５ｂ：ＮＭＯＳトランジスタ
３６：電源端子
３７ａ，３７ｂ：接地端子
３８：ＥＳＤ保護回路
３８ａ，３８ｂ：ＥＳＤ保護素子
３８ｃ：電源端子
３８ｄ：接地端子
４１：インバータ
４１ａ，４１ｂ：ＰＭＯＳトランジスタ
４１ｃ，４１ｄ：ＮＭＯＳトランジスタ
４２：ＥＳＤ保護回路
４２ａ，４２ｂ：ＥＳＤ保護素子
４２ｃ：電源端子
４２ｄ：接地端子
４３：インバータ
４３ａ，４３ｂ：ＰＭＯＳトランジスタ
４３ｃ，４３ｄ：ＮＭＯＳトランジスタ
４４：ＥＳＤ保護回路
４４ａ，４４ｂ：ＥＳＤ保護素子
４４ｃ：電源端子
４４ｄ：接地端子
５１：インバータ
５１ａ，５１ｂ：ＰＭＯＳトランジスタ
５１ｃ，５１ｄ：ＮＭＯＳトランジスタ
５２：ＥＳＤ保護回路
５２ａ，５２ｂ：ＥＳＤ保護素子
５２ｃ：電源端子
５２ｄ：接地端子
５３：インバータ
５３ａ，５３ｂ：ＰＭＯＳトランジスタ
５３ｃ，５３ｄ：ＮＭＯＳトランジスタ
５４：ＥＳＤ保護回路
５４ａ，５４ｂ：ＥＳＤ保護素子
５４ｃ：電源端子
５４ｄ：接地端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006080145.tif 000008
【図７】
2006080145.tif 000009
【図８】
2006080145.tif 000010