(57)【要約】【課題】  ＡＧＣ機能部をそれぞれ含む複数の信号系を有する装置について、検波用の容量を必要とせず、かつ検波回路も共用することによって、部品点数の削減と回路規模の縮小化を可能とする。【解決手段】  検波回路１５を第１の信号系の利得制御増幅回路１と第２の信号系の利得制御増幅回路２とで共用する。スイッチ５６，５７を切り換えることによって、第１の信号系でＡＧＣ動作をさせる状態と第２の信号系でＡＧＣ動作をさせる状態とを切り換える。検波回路１５は、利得制御増幅器の出力を整流する全波整流回路と、全波整流回路の出力を所定の閾値電圧と比較する比較器と、比較器の出力でカウント方向を切り換えるアップダウンカウンタと、アップダウンカウンタの出力を直流電圧に変換するＤ／Ａ変換回路とで構成する。アップダウンカウンタは、アップカウントクロックとダウンカウントクロックを周波数独立して設定する。【選択図】        図１
2006080810.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号を入力する第１の入力端子と、前記第１の入力信号を利得制御信号に応じた増幅率で増幅する第１の利得可変増幅回路と、前記第１の利得可変増幅回路の出力信号を出力する第１の出力端子とを有する第１の信号系と、
第２の入力信号を入力する第２の入力端子と、前記第２の入力信号を利得制御信号に応じた増幅率で増幅する第２の利得可変増幅回路と、前記第２の利得可変増幅回路の出力信号を出力する第２の出力端子とを有する第２の信号系と、
前記第１の利得可変増幅回路の出力信号と前記第２の利得可変増幅回路の出力信号とを入力して何れか一方を選択的に出力する第１のスイッチと、
前記第１のスイッチが選択した出力信号を検波する検波回路と、
前記検波回路の出力信号を利得制御信号として入力し、前記利得制御信号を前記第１の利得可変増幅回路と第２の利得可変増幅回路の何れか一方へ選択的に出力する第２のスイッチと、
前記検波回路の時定数を前記第１の信号系と前記第２の信号系にそれぞれ適した値に切り換える時定数切り換え回路と、
前記第１の信号系と前記第２の信号系とを切り換える切り換え制御信号を入力する制御信号入力端子とを備え、
前記切り換え制御信号に応じて前記第１のスイッチと第２のスイッチを切り換え、かつ前記切り換え制御信号によって前記検波回路の時定数を切り換えるようにしたＡＧＣ回路。
【請求項２】
前記第１の信号系あるいは前記第２の信号系と同様の信号系を複数有し、前記第１のスイッチおよび前記第２のスイッチと前記時定数切り換え回路とを複数の信号系に応じて切り換えるようにして、前記複数の信号系で前記検波回路を共用した請求項１記載のＡＣＧ回路。
【請求項３】
各信号系におけるＡＧＣ動作の時定数を前記各信号系について個別に設定可能な請求項１または２請求項に記載のＡＧＣ回路。
【請求項４】
前記検波回路は、
前記第１のスイッチの出力を入力信号とする整流回路と、
前記整流回路により整流された信号を予め任意に設定した閾値電圧と比較し、比較結果に応じてハイレベルまたはローレベルの電圧を出力する電圧比較器と、
計数方向を制御するためのアップダウン動作制御入力端子と、アップカウントおよびダウンカウントについて独立したアップカウント動作用クロック入力端子およびダウンカウント動作用クロック入力端子とを有し、前記電圧比較器の出力を前記アップダウン動作制御入力端子への入力とするアップダウンカウンタと、
前記アップダウンカウンタの出力を入力信号とし、前記アップダウンカウンタのカウント値に応じた直流電圧を前記利得制御信号として前記第２のスイッチへ出力するデジタルアナログ変換回路とを有する請求項１、２または３に記載のＡＧＣ回路。
【請求項５】
前記時定数切り換え回路は、発振回路と、発振回路の発振出力を複数の分周比で分周して出力する分周回路と、前記分周回路の分周出力を選択して前記アップダウンカウンタのアップカウント動作用クロック入力端子およびダウンカウント動作用クロック入力端子にそれぞれ入力する分周比選択回路とからなる請求項３記載のＡＧＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号のレベルを安定させるＡＧＣ回路に関するものである。
【背景技術】
【０００２】
近年、ノートＰＣ（ノート型パーソナルコンピュータ）、ＤＶＣ（デジタル・ビデオ・カメラ）、ＤＳＣ（デジタル・スチル・カメラ）、ＰＤＡ（パーソナル・デジタル・アシスタンツ）、携帯電話等の情報端末機器では出力波形の歪を軽減させる目的や、入力信号あるいは出力した信号を安定させるためにＡＧＣ（Auto Gain Control）回路がよく使用されている。その応用範囲は広く、オーディオ分野などで使用する場合、録音系のＡＧＣ回路や再生系のＡＧＣ回路として使用したり、あるいは受信（チューナ）分野などでは受信状態によっては電波の強弱の差が大きいため、安定して受信できるように受信する用途別にＡＧＣ回路を使用したりするなど、複数の信号処理系（以下、信号系と言う）にＡＧＣ回路を使用している。
【０００３】
しかしながら、一般的にＡＧＣ回路の構成は、利得が可変の増幅器と上記増幅器の出力信号を受け、そのレベルに応じて上記増幅器の利得を制御するための信号を出力する検波回路とで構成されており、検波回路で入力信号を平滑するために容量をつける必要がある。特に、複数の信号系についてそれぞれＡＧＣ回路を使用する場合、その信号系と同数の容量が必要である。これらの容量値は一般に半導体集積回路などでは内蔵不可能な大きさであることが多く、外付け部品が増えるとともに面積の増大、またコストの増大に繋がるといった短所を有している。
【０００４】
そこで、検波回路で平滑するための容量を兼用する技術が提案されている（例えば、特許文献１参照）。
【０００５】
図３は上記特許文献１に記載された従来のＡＧＣ回路の構成を示す。また、図４は上記特許文献１に記載された従来のＡＧＣ回路の各部の出力波形を示す。
【０００６】
図３において、符号１０１は第１の信号入力端子を示し、符号Ｖａは第１の信号入力端子１０１から入力される第１の入力信号を示し、符号１は利得制御信号により制御される利得に応じて第１の入力信号Ｖａを増幅または減衰する第１の利得可変増幅回路を示し、符号１０２は第１の利得可変増幅回路１の第１の信号出力端子を示し、符号Ｖｂは第１の信号出力端子１０２から出力される第１の出力信号を示し、符号１１は第１の出力信号Ｖｂを検波する第１の検波回路を示す。
【０００７】
符号１２１は第２の信号入力端子を示し、符号Ｖｅは第２の信号入力端子１２１から入力される第２の入力信号を示し、符号２は利得制御信号により制御される利得に応じて入力信号を増幅または減衰する第２の利得可変増幅回路を示し、符号１２２は第２の利得可変増幅回路２の第２の信号出力端子を示し、符号Ｖｆは第２の信号出力端子１２２から出力される第２の出力信号を示し、符号１２は第２の出力信号Ｖｆを検波する第２の検波回路を示す。
【０００８】
符号３１および３２は第１の検波回路１１あるいは第２の検波回路１２で検波された信号を平滑（積分）するための抵抗と容量をそれぞれ示し、符号５１は上記の抵抗３１と容量３２とで平滑された利得制御信号を第１の利得可変増幅回路１へ入力するか、第２の利得可変増幅回路２へ入力するかを選択するスイッチを示す。
【０００９】
以上のように構成されたＡＧＣ回路について、以下その動作を説明する。検波回路としては様々な形態があるが、ここでは全波整流型の検波回路を例に説明する。
【００１０】
第１の信号入力端子１０１から入力された第１の入力信号Ｖａは第１の利得可変増幅回路１により増幅または減衰され第１の信号出力端子１０２から第１の出力信号Ｖｂとして出力される（以下、「第１の信号系」と呼ぶ）。図４（ａ）に示す第１の出力信号Ｖｂが第１の検波回路１１へ入力され、第１の検波回路１１で全波整流され図４（ｂ）に示す波形となり、上記図４（ｂ）の波形が所定のレベルより大きいと第１の検波回路１１が抵抗３１と容量３２で構成される平滑回路へ信号を出力する。所定のレベルは任意に設定可能である。上記図４（ｂ）の波形が抵抗３１および容量３２で構成される平滑回路へ入力され、図４（ｃ）に示す波形となる。
【００１１】
第１の信号系が動作中はスイッチ５１はＡ側に接続されており、図４（ｃ）に示す直流電圧が利得制御信号となり、上記利得制御信号により制御される利得に応じて、第１の利得可変増幅回路１が第１の入力信号Ｖａを増幅または減衰する。
【００１２】
図４（ｄ）はＡＧＣ機能が働いた場合の入出力特性図で、上記第１の出力信号Ｖｂが図４（ｄ）に示すＶｏｕｔ以上のレベルになるとＡＧＣ機能が働く。ＡＧＣ機能が働くと、第１の出力信号ＶｂはＶｏｕｔのレベルでほぼ一定に保たれる。横軸、縦軸は対数で表示されている。
【００１３】
つぎに、第２の入力端子１２１から入力された第２の入力信号Ｖｅが第２の利得可変増幅回路２により増幅または減衰され、第２の出力端子１２２から第２の出力信号Ｖｆとして出力される系（以下、「第２の信号系」と呼ぶ）についても、第１の信号系と同様である。そして、第２の出力信号Ｖｆを検波する第２の検波回路１２と抵抗３１および容量３２で構成される平滑回路とともにＡＧＣ機能が実現され、スイッチ５１がＢ側に接続されると第２の信号系において、第１の信号系と同様にＡＧＣ機能が働く。
【００１４】
このように、第１の信号系と第２の信号系のそれぞれのＡＧＣ回路のフィードバックのループをスイッチ５１で切り換え、抵抗３１および容量３２を共用することによって部品点数を減らすことが可能となる。また、信号系はさらに複数あってもよい。
【特許文献１】実開平１−０１５４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、近年、特に情報端末分野などではますます小型化、低消費電力化、コストダウンの要望が強まり、部品点数の削減や回路規模の縮小化が必須となってきているが、上記従来の構成では部品点数の削減には効果があるが回路規模の縮小化には効果がほとんどない。
【００１６】
特に複数の信号系が存在する場合、例えばＮ個のＡＧＣ回路を含む信号系がある場合、通常Ｎ個の平滑用容量が必要となるところが、上記従来の構成では１個で済む。しかし、その平滑用の容量自体が大きいので１個でも面積やコストの問題となることがある。
【００１７】
また、容量を共用するだけであり、ＡＧＣ回路そのものは検波回路を含めＮ個必要となり、回路規模が改善されるとは言えなかった。
【００１８】
Ｎ個の信号系でＮ個のＡＧＣ回路がそれぞれ必要な理由は、一般的にはそれぞれの信号系でのＡＧＣ機能の特性が異なるからである。例えば、ＡＧＣ機能が働きだす入力信号レベル（検波レベル）や、高レベルの信号が入力されＡＧＣ機能が働いた後、定常状態になるまでの時間（アタック時間）、あるいは高レベルの信号が入力された状態で信号が途切れ、ＡＧＣ機能が解除された時に定常状態になるまでの時間（リカバリ時間）、などの設定がそれぞれ異なるためである。
【００１９】
本発明の目的は、上記従来の課題を解決するもので、ＡＧＣ機能部をそれぞれ含む複数の信号系を有する装置について、検波回路も共用することによって、さらなる部品点数の削減と回路規模の縮小化を可能とするＡＧＣ回路を提供することである。
【００２０】
本発明の他の目的は、平滑用の容量を必要としないＡＧＣ回路を提供することである。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、本発明のＡＧＣ回路は、第１の入力信号を入力する第１の入力端子と、第１の入力信号を利得制御信号に応じた増幅率で増幅する第１の利得可変増幅回路と、第１の利得可変増幅回路の出力信号を出力する第１の出力端子とを有する第１の信号系と、第２の入力信号を入力する第２の入力端子と、第２の入力信号を利得制御信号に応じた増幅率で増幅する第２の利得可変増幅回路と、第２の利得可変増幅回路の出力信号を出力する第２の出力端子とを有する第２の信号系と、第１の利得可変増幅回路の出力信号と第２の利得可変増幅回路の出力信号とを入力して何れか一方を選択的に出力する第１のスイッチと、第１のスイッチが選択した出力信号を検波する検波回路と、検波回路の出力信号を利得制御信号として入力し、利得制御信号を第１の利得可変増幅回路と第２の利得可変増幅回路の何れか一方へ選択的に出力する第２のスイッチと、検波回路の時定数を第１の信号系と第２の信号系にそれぞれ適した値に切り換える時定数切り換え回路と、第１の信号系と第２の信号系とを切り換える切り換え制御信号を入力する制御信号入力端子とを備えている。そして、切り換え制御信号に応じて第１のスイッチと第２のスイッチを切り換え、かつ切り換え制御信号によって検波回路の時定数を切り換えるようにしている。
【００２２】
本構成によって、複数の信号系に対して１つの検波回路を共用することが可能となり、またそれぞれの信号系に対して、時定数の切り換えによって、アタック時間、リカバリ時間等を任意に設定可能となる。
【００２３】
なお、上記の説明では、信号系は、第１および第２の信号系の２つであったが、３つ以上の複数の信号系で検波回路を共用するようにしてもよい。
【００２４】
また、各信号系におけるＡＧＣ動作の時定数を各信号系について個別に設定可能であることが好ましい。
【００２５】
上記の検波回路は平滑用容量を必要としない構成であることが好ましい。具体的には、検波回路は、第１のスイッチの出力を入力信号とする整流回路と、整流回路により整流された信号を予め任意に設定した閾値電圧と比較し、比較結果に応じてハイレベルまたはローレベルの電圧を出力する電圧比較器と、計数方向を制御するためのアップダウン動作制御入力端子と、アップカウントおよびダウンカウントについて独立したアップカウント動作用クロック入力端子およびダウンカウント動作用クロック入力端子とを有し、電圧比較器の出力をアップダウン動作制御入力端子への入力とするアップダウンカウンタと、アップダウンカウンタの出力を入力信号とし、アップダウンカウンタのカウント値に応じた直流電圧を利得制御信号として第２のスイッチへ出力するデジタルアナログ変換回路とを有することが好ましい。
【００２６】
この構成によると、平滑用容量を必要としない検波回路を実現できる。検波回路の時定数は、アップダウンカウンタに与えるアップカウントクロックおよびダウンカウントクロックの周波数を適切に設定することで、任意に設定することができる。また、比較器に与える閾値電圧を各信号系に応じて調整することで、検波レベルも任意に設定することができる。
【００２７】
また、時定数切り換え回路は、発振回路と、発振回路の発振出力を複数の分周比で分周して出力する分周回路と、分周回路の分周出力を選択してアップダウンカウンタのアップカウント動作用クロック入力端子およびダウンカウント動作用クロック入力端子にそれぞれ入力する分周比選択回路とからなることが好ましい。
【００２８】
この構成によれば、分周回路の分周出力を選択するだけで、各信号系に応じて時定数を適切に設定することができる。
【発明の効果】
【００２９】
本構成によって、ＡＧＣ機能部をそれぞれ含む複数の信号系を有する装置について、検波回路も共用することによって、さらなる部品点数の削減と回路規模の縮小化することが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３１】
（実施の形態１）
本発明の実施の形態１のＡＧＣ回路について図１および図２を用いて説明する。図１および図２において、図３（従来例の図）と同じ構成要素については同じ符号を用いている。
【００３２】
図１において、符号１０１は第１の信号入力端子を示し、符号Ｖａは第１の信号入力端子１０１から入力される第１の入力信号を示し、符号１は利得制御信号により制御される利得に応じて第１の入力信号Ｖａを増幅または減衰する第１の利得可変増幅回路を示し、符号１０２は第１の利得可変増幅回路１の第１の信号出力端子を示し、符号Ｖｂは第１の信号出力端子１０２から出力される第１の出力信号を示す。
【００３３】
符号１２１は第２の信号入力端子を示し、符号Ｖｅは第２の信号入力端子１２１から入力される第２の入力信号を示し、符号２は利得制御信号により制御される利得に応じて第２の入力信号Ｖｅを増幅または減衰する第２の利得可変増幅回路を示し、符号１２２は第２の利得可変増幅回路２の第２の信号出力端子を示し、符号Ｖｆは第２の信号出力端子１２２から出力される第２の出力信号を示す。
【００３４】
符号５６は第１の出力信号Ｖｂあるいは第２の出力信号Ｖｆを選択する第１のスイッチを示し、符号１５は第１のスイッチ５６により選択された出力信号を入力信号とし、第１の利得可変増幅器１あるいは第２の利得可変増幅器２へ利得制御信号を出力する平滑用容量を必要としない検波回路を示し、符号５７は上記検波回路１５から出力された利得制御信号を第１の利得可変増幅器１か第２の利得可変増幅器２かのいずれかに入力するために選択する第２のスイッチを示す。
【００３５】
符号１３１は第１のスイッチ５６および第２のスイッチ５７を切り換えるための制御信号を入力する制御信号入力端子を示し、符号２０１は上記平滑用容量を必要としない検波回路１５の時定数を切り換えるための時定数切り換え回路であり、上記制御信号入力端子１３１から入力された切り換え制御信号Ｖｃによって検波回路１５の時定数を切り換える。
【００３６】
第１の入力端子１０１から入力された第１の入力信号Ｖａは第１の利得可変増幅回路１により増幅または減衰され第１の出力端子１０２から第１の出力信号Ｖｂが出力される（以下、「第１の信号系」と呼ぶ）。
【００３７】
第２の入力端子１２１から入力された第２の入力信号Ｖｅは第２の利得可変増幅回路２により増幅または減衰され第２の出力端子１２２から第２の出力信号Ｖｆが出力される（以下、「第２の信号系」と呼ぶ）。
【００３８】
ここで、第１の信号系を使用する場合、制御信号入力端子１３１から入力された切り換え制御信号Ｖｃによって、第１のスイッチ５６はＡ２側に接続され、第２のスイッチ５７はＡ１側に接続される。検波回路１５には第１の出力信号Ｖｂが入力され、上記検波回路１５は出力信号Ｖｂのレベルに応じた利得制御信号を出力し、上記利得制御信号によって第１の利得可変増幅回路１が第１の入力信号Ｖａを増幅または減衰する。
【００３９】
なお、第２の信号系を使用する場合は、制御信号入力端子１３１から入力された切り換え制御信号Ｖｃによって第１のスイッチ５６はＢ２側に接続され、第２のスイッチ５７はＢ１側に接続される。それ以外の動作は第１の信号系の場合と同じである。
【００４０】
また、第１の信号系と第２の信号系とでＡＧＣが働いたときの時定数が異なる場合は、上記切り換え制御信号Ｖｃによって、時定数切り換え回路２０１が動作し、第１の信号系と第２の信号系とで時定数を切り換えることが可能となる。
【００４１】
このように、制御信号入力端子１３１から入力された切り換え制御信号Ｖｃによって第１のスイッチ５６および第２のスイッチ５７を切り換え、第１の信号系と第２の信号系の何れか一方を選択することにより、検波回路１５を共用することが可能となる。
【００４２】
（実施の形態２）
本発明の実施の形態２のＡＧＣ回路について図２および図５を用いて説明する。この実施の形態２は、平滑回路を必要としない検波回路１５の構成と、時定数切り換え回路２０１の構成とを具体的に示すものである。
【００４３】
図２が図１（実施の形態１）と異なる点は、検波回路１５について、平滑用容量を必要としないための構成と、時定数切り換え回路の具体例を記載した点であり、それ以外の点は図１と同じである。図２において、図１（実施の形態１）と同一のブロックには同一の符号を付すことにより説明を省略する。
【００４４】
図２において、符号４は整流器を示し、符号５は電圧比較器を示し、符号１５１は電圧比較器の閾値電圧入力端子、符号６はアップダウンカウンタを示し、符号１５２はアップダウンカウンタ６のアップダウン動作制御入力端子を示し、符号１５３はアップダウンカウンタ６のアップカウント動作用クロック入力端子を示し、符号１５４はアップダウンカウンタ６のダウンカウント動作用クロック入力端子を示し、符号７はデジタルアナログ変換回路（以下、「Ｄ／Ａ変換回路」と言う）を示す。以上で検波回路１５が構成されている。
【００４５】
また、符号３０１は発振回路を示し、符号３０２は上記発振回路３０１の信号を分周するための分周回路を示し、符号３０３は上記分周回路３０２で分周された複数のクロック（図２においてはｆ１〜ｆ４に相当）を上記切り換え制御信号Ｖｃに応じて選択する分周比選択回路を示し、符号２０１は上記発振回路３０１、分周回路３０２および分周比選択回路３０３によって構成される時定数切り換え回路を示す。時定数切り換え回路２０１については、発振回路を複数個使用して切り換え制御信号Ｖｃによって切り換えてもよい。
【００４６】
まず、第１の信号系を使用する場合について説明する。第１の信号系の場合、制御信号入力端子１３１から入力した切り換え制御信号Ｖｃによって第１のスイッチ５６はＡ２側に接続され、第２のスイッチ５７はＡ１側に接続されるものとする。ここで、各ブロックの動作はすべてクロックの立ち上がり時に動作するものとする。
【００４７】
第１の信号入力端子１０１から入力した第１の入力信号Ｖａは第１の利得可変増幅回路１から出力され、第１の信号出力端子１０２から図５（ａ）に示すような第１の出力信号Ｖｂが出力される。この時、上記第１の出力信号Ｖｂは整流器４に入力され、整流器４により整流された波形は図５（ｂ）に示すような整流器出力信号Ｖ１となる。
【００４８】
つぎに、整流器出力信号Ｖ１は電圧比較器５に入力され、電圧比較器５は整流器出力信号Ｖ１と閾値電圧Ｖ２とを比較し、閾値電圧Ｖ２よりも高い場合にはハイレベル電圧を、低い場合にはローレベル電圧を出力信号Ｖ３として出力し、図５（ｃ）に示す波形となる。電圧比較器５の出力信号Ｖ３はつぎにアップダウンカウンタ６のアップダウンカウンタ動作制御入力端子１５２に入力され、アップダウンカウンタ６は出力信号Ｖ３がハイレベル電圧のときには図５（ｄ）に示すようなアップカウント動作用クロックＶ５で設定されたアップカウント周波数に従ってアップカウント動作を行い、出力信号Ｖ３がローレベル電圧のときには図５（ｅ）に示すようなダウンカウント動作用クロックＶ６で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。
【００４９】
ここで、アップカウント動作用クロックＶ５およびダウンカウント動作用クロックＶ６は、発振回路３０１のクロックを分周回路３０２によって分周し、上記分周された周波数の異なる４つの信号（ｆ１〜ｆ４）を切り換え制御信号Ｖｃによって選択する分周比選択回路３０３によってそれぞれ選択されたクロックである。
【００５０】
アップダウンカウンタ６によって計数されたカウント値ＣはＤ／Ａ変換回路７に入力され、Ｄ／Ａ変換回路７はそのカウント値Ｃに応じた図５（ｆ）に示すような直流電圧Ｖ７を出力し、第１の利得可変増幅回路１の利得制御信号する。上記直流電圧Ｖ７によって、第１の利得可変増幅回路１の利得が変化し、入力信号Ｖａは増幅または減衰される。
【００５１】
つぎに、第２の入力端子１２１から入力された第２の入力信号Ｖｅが第２の利得可変増幅回路２により増幅または減衰され第２の出力端子１２２から第２の出力信号Ｖｆとして出力される系（以下、「第２の信号系」と呼ぶ）についても、第１の信号系と同様であり、第１のスイッチ５６がＢ２側に接続され、第２のスイッチ５７がＢ１側に接続されることで、第１の信号系と同様にＡＧＣ機能が働く。
【００５２】
ここで、例えば直流電圧Ｖ７の電圧値が高くなると、第１の利得可変増幅回路１の利得が減衰し、直流電圧Ｖ７の電圧値が低くなると、第１の利得可変増幅回路１の利得が増幅するとすれば、アップカウントによる入力信号Ｖａの減衰とダウンカウントによる入力信号Ｖａの増幅とがつりあう時点まで上記動作を繰り返し、第１の出力電圧Ｖｂはある一定の振幅レベルに収束する。
【００５３】
アップカウント動作用クロックＶ５とダウンカウント動作用クロックＶ６の周波数は分周回路３０２によって任意に設定可能であるため、上記のように出力電圧Ｖｂがある一定の振幅レベルに収束するまでの時間（アタック時間）はアップカウント動作用クロックＶ５に入力される周波数を変更することで任意に設定可能であり、アップカウント動作用クロックＶ５の周波数を高くするとアタック時間は短くなり、アップカウント動作用クロックＶ５の周波数を低くするとアタック時間は長くなる。
【００５４】
逆に、ＡＧＣ機能が働いている状態で、ＡＧＣ機能が働かないレベルの第１の入力信号Ｖａが入力された場合、電圧比較器５において整流器出力信号Ｖ１と閾値電圧Ｖ２を比較するが、整流器出力信号Ｖ１が常に閾値電圧Ｖ２よりも低いため、電圧比較器５の出力信号Ｖ３は常にローレベル電圧となる。そのため、アップダウンカウンタ６はダウンカウント動作のみを行い、図５（ｇ）に示す波形となる。上記図５（ｇ）に示す波形が０Ｖまで落ち着くまでの時間（リカバリ時間）はダウンカウント動作用クロックＶ６に入力される周波数を変更することで任意に設定可能であり、ダウンカウント動作用クロックＶ６の周波数を高くするとリカバリ時間は短くなり、ダウンカウント動作用クロックＶ６の周波数を低くするとリカバリ時間は長くなる。
【００５５】
ここで、第１の信号系と第２の信号系で各々アタック時間やリカバリ時間を設定する場合は、切り換え制御信号Ｖｃによって、分周回路３０２から出力される周波数ｆ１〜ｆ４のクロックを分周比選択回路３０３で切り換えればよい。
【００５６】
また、第１の信号系と第２の信号系で検波レベル（ＡＧＣ機能が働く信号レベル）を各々設定する場合は、電圧比較器５の閾値電圧Ｖ２の電圧を変えることによって設定可能である。
【００５７】
本実施の形態では、分周回路３０２ではｆ１〜ｆ４の４つの異なる周波数の信号を取り出しているが、当然取り出す個数は４つに限定されるものではない。
【００５８】
このような構成にすることで、平滑用容量を必要とせず、複数の信号系にもそれぞれ別々に検波レベル、アタック時間、リカバリ時間を設定することが容易に可能となるため、複数の信号系において共用することが可能な検波回路を構成することができる。
【００５９】
また、上記説明では信号系は２つであったが、３つ以上の複数の信号系に対応するスイッチを使用すれば、３つ以上の複数の信号系に対して、検波回路を共用できることは容易に想像がつくであろう。
【００６０】
以上本発明の実施の形態に基づき具体的に説明したが、図２による検波回路は、あくまで一例であり、それに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００６１】
以上説明したように、本発明にかかるＡＧＣ回路は、複数のＡＧＣ機能部を含む信号系を有する装置について、平滑用の容量を必要とせず、かつ検波回路も共用することによって、さらなる部品点数の削減と回路規模の縮小化を可能とすることが可能となり、ノートＰＣ、ＤＶＣ、ＤＳＣ、ＰＤＡ、携帯電話などの用途に有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１におけるＡＧＣ回路の構成を示すブロック図である。
【図２】本発明の実施の形態２におけるＡＧＣ回路の構成を示すブロック図である。
【図３】従来例のＡＧＣ回路の構成を示すブロック図
【図４】（ａ）〜（ｄ）は従来例のＡＧＣ回路の各出力波形を示す波形図である。
【図５】（ａ）〜（ｇ）は本発明の実施の形態２における検波回路の具体例を示すブロックについての各出力波形を示す波形図である。
【符号の説明】
【００６３】
１、２          利得可変増幅回路
４              整流器
５              電圧比較器
６              アップダウンカウンタ
７              デジタルアナログ変換回路
１５            平滑用の容量が不要の検波回路
５６、５７      スイッチ
１０１、１２１  信号入力端子
１０２、１２２  信号出力端子
１３１          制御信号入力端子
１５１          電圧比較器の閾値電圧入力端子
１５２          アップダウンカウンタのアップダウン動作制御入力端子
１５３          アップダウンカウンタのアップカウント動作用クロック入力端子
１５４          アップダウンカウンタのダウンカウント動作用クロック入力端子
２０１          時定数切り換え回路
３０１          発振回路
３０２          分周回路
３０３          分周比選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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