(57)【要約】【課題】パイプラインＡ／Ｄ変換器のＤＮＬを改善する。【解決手段】可制御ステージ（１１Ａ）は、入力切り替え部（１４）によってアナログ入力の切り替えが可能であるとともに、その内部のＤ／Ａ変換器のデジタル入力が切り替え可能である。誤差算出部（１５）は、この可制御ステージ（１１Ａ）が所定の入力状態にされたときのパイプラインＡ／Ｄ変換器の出力およびこれに対する期待値から、この可制御ステージ（１１Ａ）のアナログ出力誤差に起因するパイプラインＡ／Ｄ変換器の出力の誤差を算出する。補正値生成部（１６）は、算出された誤差に基づいて、パイプラインＡ／Ｄ変換器の出力を補正するための補正値を生成する。出力補正部（１７）は、生成された補正値に基づいて、デジタル計算部（１２）の出力を補正する。【選択図】図１
2006080717.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数のステージと、前記複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインＡ／Ｄ変換器であって、
前記複数のステージの少なくとも一つは、
当該ステージのアナログ入力をデジタル変換し、前記デジタル出力として第１のデジタル信号を出力するＡ／Ｄ変換器と、
デジタル入力をアナログ変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器のデジタル入力として、前記Ａ／Ｄ変換器から出力された第１のデジタル信号と与えられた第２のデジタル信号とを切り替える切り替え器と、
前記アナログ入力と前記Ｄ／Ａ変換器のアナログ出力とを加算して増幅する加算増幅回路とを有する可制御ステージであり、
当該パイプラインＡ／Ｄ変換器は、
前記可制御ステージのアナログ入力として、通常入力信号とこれ以外とを切り替える入力切り替え部と、
前記可制御ステージのアナログ出力誤差に起因する前記デジタル計算部の出力の誤差を算出する誤差算出部と、
前記誤差算出部によって算出された誤差に基づいて、前記デジタル計算部の出力を補正するための補正値を生成する補正値生成部と、
前記補正値生成部によって生成された補正値に基づいて、前記デジタル計算部の出力を補正する出力補正部とを備え、
前記誤差算出部は、前記入力切り替え部によって前記可制御ステージのアナログ入力が前記通常入力信号以外にされた状態で、前記可制御ステージにおけるＤ／Ａ変換器に前記第２のデジタル信号が与えられたときの、当該パイプラインＡ／Ｄ変換器の出力およびこれに対する期待値に基づいて、前記誤差を算出する
ことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項２】
請求項１に記載のパイプラインＡ／Ｄ変換器において、
前記補正値生成部は、
前記可制御ステージに対応して設けられ、前記誤差算出部によって算出された誤差を、当該対応する可制御ステージにおけるＤ／Ａ変換器に与えられた前記第２のデジタル信号と対応付けて記憶する一方、記憶した誤差のうち前記第１のデジタル信号に対応するものを出力する誤差記憶部と、
前記誤差記憶部から出力された誤差を合計し、当該合計結果を前記補正値として出力する加算器とを有する
ことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項３】
請求項１に記載のパイプラインＡ／Ｄ変換器において、
前記可制御ステージにおける加算増幅回路は、
演算増幅器と、
第１および第２の容量と、
前記第１および第２の容量の接続形態として、前記第１の容量が前記演算増幅器のフィードバックに用いられ、前記第２の容量が前記Ｄ／Ａ変換器の出力サンプリングに用いられる第１の接続形態と、これとは逆の第２の接続形態とを切り替えるスイッチ群とを有するものであり、
当該パイプラインＡ／Ｄ変換器は、
前記第１および第２の容量のうち容量値の大きい方が前記演算増幅器のフィードバックに用いられるように前記スイッチ群を制御する制御部を備えた
ことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項４】
縦続接続された複数のステージと、前記複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインＡ／Ｄ変換器の出力補正方法であって、
前記複数のステージの少なくとも一つは、
当該ステージのアナログ入力をデジタル変換し、前記デジタル出力として第１のデジタル信号を出力するＡ／Ｄ変換器と、
デジタル入力をアナログ変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器のデジタル入力として、前記Ａ／Ｄ変換器から出力された第１のデジタル信号と与えられた第２のデジタル信号とを切り替える切り替え器と、
前記アナログ入力と前記Ｄ／Ａ変換器のアナログ出力とを加算して増幅する加算増幅回路とを有する可制御ステージであり、
当該出力補正方法は、
前記可制御ステージのアナログ入力を通常入力信号以外に切り替えるともに、前記可制御ステージにおけるＤ／Ａ変換器のデジタル入力を前記第２のデジタル信号に切り替える第１の入力切り替えステップと、
前記第１の入力切り替えステップの後に、当該パイプラインＡ／Ｄ変換器の出力およびこれに対する期待値に基づいて、前記可制御ステージのアナログ出力誤差に起因する前記デジタル計算部の出力の誤差を算出する誤差算出ステップと、
前記誤差算出ステップによって算出された誤差に基づいて、前記デジタル計算部の出力を補正するための補正値を生成する補正値生成ステップと、
前記可制御ステージのアナログ入力を前記通常入力信号に切り替えるとともに、前記可制御ステージにおけるＤ／Ａ変換器のデジタル入力を前記第１のデジタル信号に切り替える第２の入力切り替えステップと、
前記第２の入力切り替えステップの後に、前記補正値生成ステップによって生成された補正値に基づいて、前記デジタル計算部の出力を補正する出力補正ステップとを備えた
ことを特徴とするパイプラインＡ／Ｄ変換器の出力補正方法。
【請求項５】
請求項４に記載の出力補正方法において、
前記パイプラインＡ／Ｄ変換器は、前記可制御ステージを複数備えており、
当該出力補正方法は、
すでに生成された前記補正値に基づいて前記デジタル計算部の出力を補正しつつ、前記複数の可制御ステージのうち後段から順次、前記誤差を算出する
ことを特徴とするパイプラインＡ／Ｄ変換器の出力補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプラインＡ／Ｄ変換器に関し、特に、その出力を補正する技術に関する。
【背景技術】
【０００２】
図７は、従来のパイプラインＡ／Ｄ変換器の構成を示す。一般に、パイプラインＡ／Ｄ変換器は、縦続接続された複数のステージ１１と、デジタル計算部１２とを備えている。各ステージ１１は、入力したアナログ信号をデジタル変換して得られたデジタル信号をデジタル計算部１２に出力するとともに、入力したアナログ信号から、このデジタル信号に対応するアナログ量を減じ、これを２倍して得られたアナログ信号を次段のステージ１１に出力する。デジタル計算部１２は、各ステージ１１から受けたデジタル信号を１ビットずつシフトして加算し、パイプラインＡ／Ｄ変換器のデジタル出力を生成する。
【０００３】
一般に、ステージ１１としていわゆる１．５ビットステージが用いられる（たとえば、非特許文献１参照）。図８は、従来の１．５ビットステージの回路構成を示す。Ａ／Ｄ変換器２１は、アナログ信号Ｖｉｎをデジタル変換してデジタル信号Ｄｏｕｔを生成する。Ｄ／Ａ変換器２２は、デジタル信号Ｄｏｕｔをアナログ変換する。加算増幅回路２３は、アナログ信号ＶｉｎとＤ／Ａ変換器２２のアナログ出力とを加算し、加算結果を２倍に増幅してアナログ信号Ｖｏｕｔを出力する。
【０００４】
１．５ビットステージのアナログ入出力特性は次の関数で表される。ただし、Ｖｒｅｆは、アナログ信号Ｖｉｎの最大振幅を表す。
【数１】
2006080717.tif 000003
【０００５】
図９は、１．５ビットステージのアナログ入出力特性グラフである。横軸は入力アナログ信号のレベルを表し、縦軸は出力アナログ信号のレベルを表す。なお、１．５ビットステージのデジタル出力は、−Ｖｒｅｆ≦Ｖｉｎ≦−Ｖｒｅｆ／４のとき“0b00”、−Ｖｒｅｆ／４≦Ｖｉｎ≦Ｖｒｅｆ／４のとき“0b01”、そして、Ｖｒｅｆ／４≦Ｖｉｎ≦Ｖｒｅｆのとき“0b10”となる。
【０００６】
実際には、１．５ビットステージにおける加算増幅回路２３の利得の誤差に起因して、現実のアナログ入出力特性は理想特性から若干ずれている。図９は、加算増幅回路２３の利得が“２”よりも小さい場合を表している。上記関数の非線形部分（Ｖｉｎ＝±Ｖｒｅｆ／４となる部分）における不連続幅は、理想的にはＡとなる（この大きさは、ちょうど１ビット分に相当するＶｒｅｆである）のに対して、現実的にはＡ′となっている。すなわち、非線形部分においてΔＡ（＝Ａ−Ａ′）の誤差が生じている。
【非特許文献１】畠中信吾、“低電圧、高精度パイプラインＡＤコンバータの設計に関する研究”、博士論文、大阪大学、２００２年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の利得および不連続幅の誤差は、パイプラインＡ／Ｄ変換器の積分非直線性（ＩＮＬ：Integral Non Linearity）および微分非直線性（ＤＮＬ：Defferential Non Linearity）の原因となる。ＩＮＬは、パイプラインＡ／Ｄ変換器の大域的な誤差であり、各ステージの利得誤差がその主な要因である。一方、ＤＮＬは、パイプラインＡ／Ｄ変換器の局在的な誤差であり、各ステージのアナログ入出力特性における不連続幅の誤差がその主な要因である。これは、不連続幅が１ビット分ではないとき、当該ステージで１ビット相当のアナログ量であるＶｒｅｆの減算または加算を行うことができないことによってコードエラーが発生するからである。パイプラインＡ／Ｄ変換器の出力エラーとして、特に、不連続幅が１ビット分よりも小さいとき、特定のコードが出力されないミッシングコードが発生し、逆に、不連続幅が１ビット分よりも大きいとき、同じコードが重複するリピートコードが発生する。
【０００８】
パイプラインＡ／Ｄ変換器の入出力特性において、ＤＮＬは不連続点をもたらす要因となり、ＩＮＬは理想特性からのずれの要因となる。理想特性からのずれは後から比較的補正し易いのに対して、不連続点の補正は比較的困難である。また、デジタルスチルカメラなどへの応用を考えた場合、パイプラインＡ／Ｄ変換器の入出力特性は連続的であることが好ましい。
【０００９】
上記問題に鑑み、本発明は、パイプラインＡ／Ｄ変換器のＤＮＬを改善し、コードエラーのない高精度のパイプラインＡ／Ｄ変換器を実現することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明が講じた手段は、縦続接続された複数のステージと、これら複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインＡ／Ｄ変換器として、複数のステージの少なくとも一つは、当該ステージのアナログ入力をデジタル変換して上記のデジタル出力として第１のデジタル信号を出力するＡ／Ｄ変換器と、デジタル入力をアナログ変換するＤ／Ａ変換器と、Ｄ／Ａ変換器のデジタル入力としてＡ／Ｄ変換器から出力された第１のデジタル信号と与えられた第２のデジタル信号とを切り替える切り替え器と、当該ステージのアナログ入力とＤ／Ａ変換器のアナログ出力とを加算して増幅する加算増幅回路とを有する可制御ステージであり、当該パイプラインＡ／Ｄ変換器は、可制御ステージのアナログ入力として通常入力信号とこれ以外とを切り替える入力切り替え部と、可制御ステージのアナログ出力誤差に起因するデジタル計算部の出力の誤差を算出する誤差算出部と、誤差算出部によって算出された誤差に基づいてデジタル計算部の出力を補正するための補正値を生成する補正値生成部と、補正値生成部によって生成された補正値に基づいてデジタル計算部の出力を補正する出力補正部とを備えたものとする。ここで、誤差算出部は、入力切り替え部によって可制御ステージのアナログ入力が通常入力信号以外にされた状態で、可制御ステージにおけるＤ／Ａ変換器に第２のデジタル信号が与えられたときの、当該パイプラインＡ／Ｄ変換器の出力およびこれに対する期待値に基づいて誤差を算出するものとする。
【００１１】
この発明によると、ある可制御ステージのアナログ入力およびこの可制御ステージにおけるＤ／Ａ変換器のデジタル入力が所定の状態にされ、このときのパイプラインＡ／Ｄ変換器の出力およびこれに対する期待値から、この可制御ステージのアナログ出力誤差に起因するデジタル計算部の出力の誤差が誤差算出部によって算出される。そして、算出された誤差に基づいて、補正値生成部によって補正値が生成され、この補正値に基づいてデジタル計算部の出力が出力補正部によって補正される。
【００１２】
好ましくは、補正値生成部は、可制御ステージに対応して設けられ、誤差算出部によって算出された誤差を、当該対応する可制御ステージにおけるＤ／Ａ変換器に与えられた第２のデジタル信号と対応付けて記憶する一方、記憶した誤差のうち第１のデジタル信号に対応するものを出力する誤差記憶部と、誤差記憶部から出力された誤差を合計し、当該合計結果を補正値として出力する加算器とを有するものとする。
【００１３】
また、好ましくは、可制御ステージにおける加算増幅回路は、演算増幅器と、第１および第２の容量と、第１および第２の容量の接続形態として、第１の容量が演算増幅器のフィードバックに用いられ、第２の容量が前記Ｄ／Ａ変換器の出力サンプリングに用いられる第１の接続形態と、これとは逆の第２の接続形態とを切り替えるスイッチ群とを有するものとする。そして、上記のパイプラインＡ／Ｄ変換器は、第１および第２の容量のうち容量値の大きい方が演算増幅器のフィードバックに用いられるようにスイッチ群を制御する制御部を備えているものとする。
【００１４】
一方、本発明が講じた手段は、縦続接続された複数のステージと、これら複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインＡ／Ｄ変換器の出力補正方法として、複数のステージの少なくとも一つは、当該ステージのアナログ入力をデジタル変換して上記のデジタル出力として第１のデジタル信号を出力するＡ／Ｄ変換器と、デジタル入力をアナログ変換するＤ／Ａ変換器と、Ｄ／Ａ変換器のデジタル入力としてＡ／Ｄ変換器から出力された第１のデジタル信号と与えられた第２のデジタル信号とを切り替える切り替え器と、当該ステージのアナログ入力とＤ／Ａ変換器のアナログ出力とを加算して増幅する加算増幅回路とを有する可制御ステージであり、当該出力補正方法は、可制御ステージのアナログ入力を通常入力信号以外に切り替えるともに可制御ステージにおけるＤ／Ａ変換器のデジタル入力を第２のデジタル信号に切り替える第１の入力切り替えステップと、第１の入力切り替えステップの後に、当該パイプラインＡ／Ｄ変換器の出力およびこれに対する期待値に基づいて可制御ステージのアナログ出力誤差に起因するデジタル計算部の出力の誤差を算出する誤差算出ステップと、誤差算出ステップによって算出された誤差に基づいてデジタル計算部の出力を補正するための補正値を生成する補正値生成ステップと、可制御ステージのアナログ入力を通常入力信号に切り替えるとともに可制御ステージにおけるＤ／Ａ変換器のデジタル入力を第１のデジタル信号に切り替える第２の入力切り替えステップと、第２の入力切り替えステップの後に、補正値生成ステップによって生成された補正値に基づいてデジタル計算部の出力を補正する出力補正ステップとを備えたものとする。
【００１５】
この発明によると、ある可制御ステージのアナログ入力およびこの可制御ステージにおけるＤ／Ａ変換器のデジタル入力が所定の状態にされ、このときのパイプラインＡ／Ｄ変換器の出力およびこれに対する期待値から、この可制御ステージのアナログ出力誤差に起因するデジタル計算部の出力の誤差が算出される。そして、算出された誤差に基づいて補正値が生成され、この補正値に基づいてデジタル計算部の出力が補正される。
【００１６】
好ましくは、上記のパイプラインＡ／Ｄ変換器は可制御ステージを複数備えており、上記の出力補正方法は、すでに生成された補正値に基づいてデジタル計算部の出力を補正しつつ、複数の可制御ステージのうち後段から順次、誤差を算出するものとする。
【発明の効果】
【００１７】
以上説明したように、本発明によると、パイプラインＡ／Ｄ変換器のＤＮＬが改善される。また、本発明に係るパイプラインＡ／Ｄ変換器は、基本的に加算演算を用いて出力補正が行われるため、回路構成が比較的簡単であり、比較的小さな回路規模で実現される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るパイプラインＡ／Ｄ変換器の構成を示す。本実施形態に係るパイプラインＡ／Ｄ変換器は、縦続接続された複数の１．５ビットステージ１１および１．５ビット可制御ステージ１１Ａ、デジタル計算部１２、制御部１３、入力切り替え部１４、誤差算出部１５、補正値生成部１６、および出力補正部１７を備えている。このうち、ステージ１１およびデジタル計算部１２の構成は従来と同様であるため説明を省略し、以下、これら以外の構成要素について詳細に説明する。なお、図１に示した可制御ステージ１１Ａおよびステージ１１の個数はあくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
【００２０】
図２は、可制御ステージ１１Ａの内部構成を示す。Ａ／Ｄ変換器２１は、アナログ信号Ｖｉｎをデジタル変換してデジタル信号Ｄｏｕｔを生成する。Ｄ／Ａ変換器２２は、入力した信号をアナログ変換する。加算増幅回路２３は、アナログ信号ＶｉｎとＤ／Ａ変換器２２の出力とを加算し、加算結果を２倍に増幅してアナログ信号Ｖｏｕｔを出力する。そして、切り替え器２４は、Ｄ／Ａ変換器２２のデジタル入力として、Ａ／Ｄ変換器２１から出力されたデジタル信号Ｄｏｕｔ（第１のデジタル信号に相当）と与えられた模擬信号（第２のデジタル信号に相当）とを切り替える。なお、模擬信号とは、デジタル信号Ｄｏｕｔの取りうる値を模擬した信号である。
【００２１】
図１に戻り、制御部１３は、各入力切り替え部１４および各可制御ステージ１１Ａにおける切り替え器２４の動作を制御する。また、各可制御ステージに模擬信号を与える。
【００２２】
入力切り替え部１４は、可制御ステージ１１Ａに対応して設けられており、制御部１３の制御により、対応する各可制御ステージ１１Ａの入力を切り替える。具体的には、入力切り替え部１４は、通常入力信号と固定信号とを切り替える。ここで、通常入力信号とは、初段の可制御ステージ１１ＡにあってはパイプラインＡ／Ｄ変換器へのアナログ入力のことを、そして、次段以降の可制御ステージ１１Ａにあっては前段の可制御ステージ１１Ａのアナログ出力のことを表す。また、固定信号は、所定の大きさのアナログ信号である。
【００２３】
好ましくは、固定信号は、ゼロレベルのアナログ信号とする。これは、図９に示したように、ステージのアナログ入力レベルがゼロのとき、可制御ステージ１１Ａにおける加算増幅回路２３の利得誤差に起因するアナログ出力レベルの誤差が最も小さくなるからである。なお、固定信号に代えて、対応する可制御ステージ１１Ａのアナログ入力を遮断するようにしてもよい。
【００２４】
誤差算出部１５は、出力補正部１７のデジタル出力およびこれに対する期待値に基づいて、各可制御ステージ１１Ａのアナログ出力誤差に起因するデジタル計算部１２の出力の誤差を算出する。具体的に、誤差算出は次のようにして行う。すなわち、入力切り替え部１４によって、誤算算出対象の可制御ステージ１１Ａ（以下、「対象ステージ」と称する。）のアナログ入力を固定信号にするかまたは遮断した状態で、対象ステージにおけるＤ／Ａ変換器２２に模擬信号を与える。こうすることにより、対象ステージのアナログ出力は、前段以前の可制御ステージ１１Ａのアナログ出力誤差の影響を受けずに、与えられた模擬信号にのみ依存したものとなる。このように対象ステージのアナログ入力を通常入力信号以外にした状態で、対象ステージにおけるＤ／Ａ変換器２２に模擬信号を与えたときの、出力補正部１７の出力とこれに対する期待値との差分を算出する。この差分は、対象ステージのアナログ出力誤差に起因するデジタル計算部１２の出力誤差と看做すことができる。
【００２５】
補正値生成部１６は、誤差算出部１５によって算出された誤差に基づいて、デジタル計算部１２の出力を補正するための補正値を生成する。そして、生成した補正値を記憶しておき、可制御ステージ１１Ａのデジタル出力に応じて、記憶した補正値の中から適切なものを選択して出力補正部１７に出力する。すなわち、補正値生成部１６は、可制御ステージ１１ＡにおけるＤ／Ａ変換器２２（図２参照）の動作状態に応じて最適な補正値を出力する。換言すると、補正値生成部１６は、各可制御ステージ１１Ａのデジタル出力で構成されるアドレスによって指し示される値、すなわち、補正値を出力する記憶回路、あるいはルックアップテーブルとして動作する。
【００２６】
好ましくは、補正値生成部１６は次のように構成する。図３は、補正値生成部１６の内部構成を示す。誤差記憶部１６１は、可制御ステージ１１Ａに対応して設けられており、対応する可制御ステージ１１Ａのアナログ出力誤差に起因するデジタル計算部１２の出力の誤差を記憶する。具体的には、誤差記憶部１６１は、誤差算出部１５によって算出された誤差を、その誤差算出に係る模擬信号と対応付けて記憶する。また、誤差記憶部１６１は、記憶した誤差のうち、対応する可制御ステージ１１Ａのデジタル出力に対応するものを出力する。そして、加算器１６２は、各誤差記憶部１６１から出力された誤差を合計して、デジタル計算部１２の出力を補正するための補正値を出力する。
【００２７】
図１に戻り、出力補正部１７は、補正値生成部１６によって生成された補正値に基づいて、デジタル計算部１２の出力を補正する。具体的には、出力補正部１７は、デジタル計算部１２の出力に、補正値生成部１６から受けた補正値を加算する。
【００２８】
次に、本発明に係るパイプラインＡ／Ｄ変換器の出力補正方法について、図４のフローチャートを参照しながら説明する。まず、補正値生成部１６に記憶された補正値を初期化し（Ｓ１０）、パイプラインＡ／Ｄ変換器における最後段の可制御ステージ１１Ａを対象ステージとして選択する（Ｓ１１）。そして、この選択した可制御ステージ１１Ａのアナログ入力を通常入力信号以外にするとともに、この可制御ステージ１１ＡにおけるＤ／Ａ変換器２２の入力を模擬信号に切り替える（Ｓ１２：第１の入力切り替えステップ）。次に、選択した可制御ステージのアナログ出力誤差に起因するデジタル計算部１２の出力誤差を算出し（Ｓ１３：誤差算出ステップ）、その誤差に基づいて、デジタル計算部１２の出力を補正するための補正値を生成する（Ｓ１４：補正値生成ステップ）。そして、選択した可制御ステージ１１Ａのアナログ入力を通常入力信号に切り替えるとともに、当該可制御ステージ１１ＡにおけるＤ／Ａ変換器２２の入力をＡ／Ｄ変換器２１のデジタル出力に切り替え（Ｓ１５：第２の入力切り替えステップに相当）、ステップＳ１４で生成した補正値に基づいて、デジタル計算部１２の出力を補正する（Ｓ１６：出力補正ステップ）。その後、可制御ステージ１１Ａがすべて処理済みか否かを判定し（Ｓ１７）、すべて処理済みの場合、パイプラインＡ／Ｄ変換器の出力補正は終了する。一方、未処理の可制御ステージ１１Ａが残っている場合、一つ前段の可制御ステージ１１Ａを対象ステージとして選択し（Ｓ１８）、ステップＳ１２に戻る。このように、すでに生成された補正値に基づいてデジタル計算部１２の出力を補正しつつ、前段の可制御ステージに係る補正値を生成する。
【００２９】
以上、本実施形態によると、パイプラインＡ／Ｄ変換器の出力補正が基本的に補正値の加算演算によって行われため、パイプラインＡ／Ｄ変換器の回路構成が比較的簡単である。また、各可制御ステージに係る補正値の生成は、当該可制御ステージよりも後段のステージに係る誤差が除去された状態で行われるため、当該可制御ステージについての固有な誤差が算出され、より正確な補正値が生成される。したがって、より正確な出力補正が可能なパイプラインＡ／Ｄ変換器が比較的小さな回路規模で実現される。
【００３０】
また、上述した好ましい補正値生成部１６は、構成が容易であるばかりではなく、可制御ステージの個数が増加した場合、誤差記憶部１６１を追加するだけでよいため、変更が極めて容易である。
【００３１】
（第２の実施形態）
図２に示した可制御ステージにおいて、Ｄ／Ａ変換器２２および加算増幅回路２３は、アナログ演算器として、スイッチトキャパシタ回路を用いて容易に実現可能である。図５は、本発明の第２の実施形態に係る可制御ステージの一部（アナログ演算器）の構成を示す。図５に示したアナログ演算器は、容量３１１、３１２、３１３および３１４、スイッチ３２１、３２２、３２３、３２４および３２５、および演算増幅器３３から構成される。
【００３２】
以下、本実施形態に係る可制御ステージの動作について説明する。なお、説明中、信号（電圧）とそれを供給する端子とを同じ名称で参照することがある。
【００３３】
スイッチトキャパシタ回路は、通常、互いのアクティブ領域が重なることのない２相クロックによって制御される。通常動作時には、まず、第１の制御クロックに同期してスイッチ３２１〜３２４が動作し、容量３１１〜３１４はアナログ信号Ｖｉｎに接続され、スイッチ３２５はオン状態となる。ここで、容量３１１〜３１４の容量値はすべて等しくＣであるとすると、容量３１１〜３１４のそれぞれにはＣＶｉｎで表される電荷が蓄えられる。次に、第２の制御クロックに同期してスイッチ３２１および３２２が動作し、容量３１１および３１２は演算増幅器３３の出力端に接続され、スイッチ３２５はオフ状態となる。すなわち、容量３１１および３１２は、演算増幅器３３のフィードバックに用いられる。また、第２の制御クロックに同期してスイッチ３２３および３２４が動作し、容量３１３および３１４はＶｒｅｆ、ＧＮＤ（アナロググランド電位）および−Ｖｒｅｆのいずれかの電位の供給端に接続される。容量３１３および３１４の接続先は、Ａ／Ｄ変換器２１（図２参照）の出力によって決定される。すなわち、容量３１３および３１４は、Ｄ／Ａ変換器２２（図２参照）の出力サンプリングに用いられる。
【００３４】
電荷保存則により、先に演算増幅器３３の逆相入力端子側に蓄積された電荷（−４ＣＶｉｎ）が保存されることを考慮すると、容量３１３および３１４の接続先の別に応じて、アナログ信号Ｖｏｕｔは以下のように計算される。
(1)接続先がVrefの場合:-2CVout-2CVref=-4CVin
∴Vout=2Vin-Vref
(2)接続先がGNDの場合:-2CVout=-4CVin
∴Vout=2Vin
(3)接続先が-Vrefの場合:-2CVout+2CVref=-4Cvin
∴Vout=2Vin+Vref
すなわち、本実施形態に係る可制御ステージは、一般的なステージと同様の入出力特性を有することがわかる。
【００３５】
次に、補正値生成時の動作について説明する。補正値生成時には、容量３１１および３１２はＧＮＤに接続される。なお、スイッチ３２１および３２２は、ここでは、図１に示した入力切り替え部１４として動作している。一方、容量３１３および３１４を同時に端子Ｖｒｅｆまたは−Ｖｒｅｆに接続すると、アナログ信号Ｖｏｕｔのレベルは−ＶｒｅｆまたはＶｒｅｆ、すなわち、最大振幅レベルとなって次段のステージに出力される。そして、この次段のステージのアナログ入出力特性によっては、アナログ出力レベルが最大レンジを超えてしまい、以降のステージにおいてリピートコードが発生して補正値が正しく生成できなくなるおそれがある。そこで、容量３１３および３１４を一つずつ端子Ｖｒｅｆまたは−Ｖｒｅｆに接続するようにする。こうすることによって、アナログ信号ＶｏｕｔのレベルはＶｒｅｆ／２または−Ｖｒｅｆ／２となり、次段のステージ以降においてリピートコードが発生することがない。このように２回に分けて生成した補正値をそれぞれ図１に示した補正値生成部１６などに格納しておき、パイプラインＡ／Ｄ変換器の出力補正時に、デジタル計算部１２の出力にこれら補正値を一度に加算すればよい。
【００３６】
以上、本実施形態によると、パイプラインＡ／Ｄ変換器の出力を補正するための補正値が安定して生成される。したがって、より正確な出力補正が可能なパイプラインＡ／Ｄ変換器が実現される。
【００３７】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る可制御ステージの回路構成を示す。本実施形態に係る可制御ステージは、Ａ／Ｄ変換器２１、Ｄ／Ａ変換器２２、切り替え器２４、容量３１および３２、演算増幅器３３、スイッチ３４、３５および３６を備えている。演算増幅器２３の逆相入力端には容量３１および３２の一端が接続されている。なお、Ａ／Ｄ変換器２１、Ｄ／Ａ変換器２２および切り替え器２４についてはすでに説明したとおりである。
【００３８】
スイッチ３４は、図１に示した制御部１３の制御により、容量３１の他端の接続先として、アナログ信号Ｖｉｎの入力端、演算増幅器３３の出力端、およびＤ／Ａ変換器２２の出力端を切り替える。同様に、スイッチ３５は、制御部１３の制御により、容量３２の他端の接続先として、アナログ信号Ｖｉｎの入力端、演算増幅器３３の出力端、およびＤ／Ａ変換器２２の出力端を切り替える。スイッチ３６は、制御部１３からの制御により、演算増幅器２３の逆相入力端と出力端との導通／非導通を切り替える。
【００３９】
スイッチ３４、３５および３６による容量３１および３２の接続形態として、容量３１を演算増幅器３３のフィードバックに用いる（以下、このような容量を「フィードバック容量」と称する。）とともに容量３２をＤ／Ａ変換器２２の出力サンプリングに用いる（以下、このような容量を「サンプリング容量」と称する。）第１の接続形態と、容量３１をサンプリング容量として用いるとともに容量３１をフィードバック容量として用いる第２の接続形態とがある。第１の接続形態では、スイッチ３６が導通し、容量３１および３２の他端がいずれもアナログ信号Ｖｉｎの入力端に接続された状態と、スイッチ３６が非導通となり、容量３１および３２の他端がそれぞれ演算増幅器３３およびＤ／Ａ変換器２２の出力端に接続された状態とが交互に繰り返される。一方、第２の接続形態では、スイッチ３６が導通し、容量３１および３２の他端がいずれもアナログ信号Ｖｉｎの入力端に接続された状態と、スイッチ３６が非導通となり、容量３１および３２の他端がそれぞれＤ／Ａ変換器２２および演算増幅器３３の出力端に接続された状態とが交互に繰り返される。
【００４０】
容量３１および３２の容量値には若干の誤差がある。そして、この誤差に起因して可制御ステージのアナログ出力に係る利得に誤差が生じる。特に、フィードバック容量よりもサンプリング容量の容量値の方が大きい場合、可制御ステージのアナログ出力レベルが最大レンジを超えてしまうことがある。そこで、サンプリング容量よりもフィードバック容量の容量値の方が大きくなるようにスイッチ３４および３５を制御する。こうすることで、可制御ステージのアナログ出力レベルが最大レンジを超えることがない。したがって、本実施形態に係る可制御ステージについては１回の操作で補正値が生成可能である。
【００４１】
以上、本実施形態によると、パイプラインＡ／Ｄ変換器の出力を補正するための補正値が安定して生成される。さらに、本実施形態に係る可制御ステージの回路構成は、第２の実施形態に係るものよりも簡単であり、また、補正値生成手順も第２の実施形態に係るものよりも容易である。
【００４２】
なお、本実施形態に係る可制御ステージのアナログ出力レベルは最大レベルを超えることがないため、補正値生成時の可制御ステージのアナログ入力として、ゼロレベルの信号に代えて最大振幅レベルの信号を与えるようにしてもよい。
【００４３】
以上、本発明の実施形態について説明したが、本発明は、１．５ビットステージを備えたパイプラインＡ／Ｄ変換器に限定されるものではない。２．５ビット、あるいはこれ以上のステージを備えたパイプラインＡ／Ｄ変換器についても、本発明により、上記と同様の効果が奏される。
【産業上の利用可能性】
【００４４】
本発明に係るパイプラインＡ／Ｄ変換器は、高精度でかつ微分直線性に優れているため、デジタルスチルカメラなどのフロントエンド部、携帯電話などに用いられるソフトウェア無線用のＡ／Ｄ変換器などとして有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に係るパイプラインＡ／Ｄ変換器の構成図である。
【図２】可制御ステージの内部構成図である。
【図３】補正値生成部の内部構成図である。
【図４】本発明に係るパイプラインＡ／Ｄ変換器の出力補正方法のフローチャートである。
【図５】本発明の第２の実施形態に係る可制御ステージの回路（一部）構成図である。
【図６】本発明の第３の実施形態に係る可制御ステージの回路構成図である。
【図７】従来のパイプラインＡ／Ｄ変換器の構成図である。
【図８】従来の１．５ビットステージの回路構成図である。
【図９】従来の１．５ビットステージのアナログ入出力特性グラフである。
【符号の説明】
【００４６】
１１Ａ  可制御ステージ
１２  デジタル計算部
１３  制御部
１４  入力切り替え部
１５  誤差算出部
１６  補正値生成部
１７  出力補正部
２１  Ａ／Ｄ変換器
２２  Ｄ／Ａ変換器
２３  加算増幅回路
２４  切り替え器
３３  演算増幅器
３１  容量（第１の容量）
３２  容量（第２の容量）
３４，３５，３６  スイッチ（スイッチ群）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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