(57)【要約】 【課題】  外部クロックが停止されてもオンチップのＰＬＬ回路を用いて内部クロックを生成する。【解決手段】  ＰＬＬ回路（２）は、参照クロック信号の位相と帰還クロック信号の位相とを比較するための位相比較回路(１０)と、参照クロック信号の周波数と前記位相比較回路での位相比較結果とに応じた発振制御信号を生成するチャージポンプ回路(１１)と、発振制御信号に加算されるバイアス信号を生成するバイアス回路(１５)と、発振制御信号とバイアス信号に応じた周波数のクロック信号を形成する発振回路(１６)とを有する。外部クロックが停止されてもＰＬＬ回路のバイアス回路で生成されるバイアス信号に応じた周波数のクロック信号を形成することができる。必要な周波数はバイアス信号によって決定することができるから、外部から供給されるクロックが停止されたときの生成されるクロック信号の周波数に大きなばらつきを生じ難い。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＰＬＬ回路と、ＰＬＬ回路から出力されるクロック信号を受けて動作する同期回路と、前記ＰＬＬ回路に供給する参照クロック信号の停止を検出したとき参照クロック信号に代えて定常信号をＰＬＬ回路に供給する検出回路とを有し、
前記ＰＬＬ回路は、参照クロック信号の位相と帰還クロック信号の位相とを比較するための位相比較回路と、前記参照クロック信号の周波数と前記位相比較回路での位相比較結果とに応じた発振制御信号を生成するチャージポンプ回路と、発振制御信号に加算されるバイアス信号を生成するバイアス回路と、発振制御信号とバイアス信号に応じた周波数のクロック信号を形成する発振回路とを有する半導体集積回路。
【請求項２】
前記同期回路として命令を実行する中央処理装置を有する請求項1記載の半導体集積回路。
【請求項３】
前記バイアス回路は複数ビットの制御データに基づいてバイアス信号の大きさを可変に設定可能にされる請求項1記載の半導体集積回路。
【請求項４】
前記制御データを格納するためのレジスタを有し、前記レジスタは中央処理装置の命令によりアクセス可能にさる請求項３記載の半導体集積回路。
【請求項５】
参照クロック信号の位相と帰還クロック信号の位相とを比較するための位相比較回路と、
前記参照クロック信号の周波数と前記位相比較回路での位相比較結果とに応じた発振制御信号を生成するチャージポンプ回路と、
発振制御信号に加算されるバイアス信号を生成するバイアス回路と、
発振制御信号とバイアス信号に応じた周波数のクロック信号を形成する発振回路とを有するＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路及び半導体集積回路に関し、例えばマイクロコンピュータのクロックパルスジェネレータに適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータは通常、外付けの発振子による源発振クロックまたは外部から供給されるシステムクロックに同期動作される。しかしながら、発振子の接続不良や破壊、システムクロック配線の断線などによってクロックの供給が不所望に停止すると、マイクロコンピュータがどのような動作をするか保証することができない。これを回避するのに、外部供給されるクロックの異常を検出したとき自己発振する発振回路を設けて対処することができる。例えば、源発振クロック又はシステムクロックを受けるクロックパルスジェネレータにＰＬＬ回路を備えるとき、自己発振回路としてリングオシレータを備えることができる。ＰＬＬ回路は例えば特許文献１に記載があり、リングオシレータについては例えば特許文献２に記載がある。
【０００３】
【特許文献１】特開２００２−１４１７９８号公報
【特許文献２】特開２０００−３３１４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は外部供給されるクロックの異常を検出したとき自己発振する発信回路を設けることについて検討した。これによれば、ＰＬＬ回路などとは別にリングオシレータのような発振回路を設けると、その分だけ回路規模が大きくなり、その発振周波数を制御可能にすればなおさらである。その上、リングオシレータの遅延段にＣＲ時定数を用いる回路構成の場合にはその発振周波数にばらつきを生じ易くなる。
【０００５】
本発明の目的は、外部から供給されるクロックが停止されてもオンチップのＰＬＬ回路を用いて内部クロックを生成することができる半導体集積回路を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
半導体集積回路は、ＰＬＬ回路と、ＰＬＬ回路から出力されるクロック信号を受けて動作する同期回路と、前記ＰＬＬ回路に供給する参照クロック信号の停止を検出したとき参照クロック信号に代えて定常信号をＰＬＬ回路に供給する検出回路とを有し、前記ＰＬＬ回路は、参照クロック信号の位相と帰還クロック信号の位相とを比較するための位相比較回路と、前記参照クロック信号の周波数と前記位相比較回路での位相比較結果とに応じた発振制御信号を生成するチャージポンプ回路と、発振制御信号に加算されるバイアス信号を生成するバイアス回路と、発振制御信号とバイアス信号に応じた周波数のクロック信号を形成する発振回路とを有する。上記した手段によれば、外部から供給されるクロックが停止されてもＰＬＬ回路のバイアス回路で生成されるバイアス信号に応じた周波数のクロック信号を形成することができる。必要な周波数はバイアス信号の電圧などによって決定することができるから、外部から供給されるクロックが停止されたときの生成されるクロック信号の周波数に大きなばらつきを生じ難い。
【０００９】
本発明の具体的な形態として、半導体集積回路は命令を実行する中央処理装置を前記同期回路として備えてよい。また、前記バイアス回路は複数ビットの制御データに基づいてバイアス信号の大きさを可変に設定可能にされるようにしてよい。このとき、前記制御データを格納するためのレジスタを有し、前記レジスタは中央処理装置の命令によりアクセス可能にさればよい。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１１】
すなわち、外部から供給されるクロックが停止されてもオンチップのＰＬＬ回路を用いて内部クロックを生成することができる。
【発明を実施するための最良の形態】
【００１２】
図１には本発明に係る半導体集積回路の一例が示される。半導体集積回路(ＬＳＩ)１は、特に制限されないが、単結晶シリコンなどの１個の半導体基板に公知のＣＭＯＳ集積回路製造技術によって形成される。半導体集積回路１は、ＰＬＬ回路(ＰＬＬＣ)２と、ＰＬＬ回路２から出力されるクロック信号ＣＬＫを受けて動作する同期回路(ＳＹＮＣ)３と、前記ＰＬＬ回路２に供給する参照クロック信号ＣＬＫＳの停止を検出したとき参照クロック信号ＣＬＫＳに代えて定常信号としてのレベル固定信号４（図２参照）をＰＬＬ回路２に供給することが可能な検出回路(ＣＤＲ)５とを有する。参照クロック信号ＣＬＫＳに代えてレベル固定信号４をＰＬＬ回路２に供給するか否かはレジスタ（ＲＥＧＣ）６の設定値に応じた選択信号７で選択可能とされる。前記レジスタ６は中央処理装置(ＣＰＵ)８の命令実行に従ってアクセス可能にされる。
【００１３】
前記ＰＬＬ回路２は、参照クロック信号ＣＬＫＳの位相と帰還クロック信号ＣＬＫＲの位相とを比較するための位相比較回路(ＣＭＰ)１０と、前記参照クロック信号ＣＬＫＳの周波数と前記位相比較回路１０での位相比較結果１１とに応じた発振制御信号１２を生成するチャージポンプ回路(ＣＰ)１３と、バイアス信号１４を生成するバイアス回路(BＩＡＳ)１５と、発振制御信号１２とバイアス信号１４に応じた周波数のクロック信号を形成する発振回路としての電圧制御発振器（ＶＣＯ）１６と、分周器（ＤＩＶ）１７，１８，１９と、セレクタ（ＳＥＬ）２０，２１，２２と、を有する。前記バイアス回路１５は複数ビットの制御データ２３に基づいてバイアス信号１４の大きさを可変に設定可能にされる。前記制御データ２３を格納するためのレジスタ(ＲＥＧＢ)２４が設けられ、前記レジスタ２４は中央処理装置(ＣＰＵ)８による命令実行でアクセス可能にされる。
【００１４】
電圧制御発振器１６の発振周波数は参照クロック信号ＣＬＫＳの１６倍とされる。分周器１７は２分周、分周器１８、１９は８分周の分周を行う。セレクタ２０，２１，２２はテスト動作と実動作で信号経路を切り換えるために利用され、入力ａ側はテスト時、入力ｂ側は実動作時に選択される。
【００１５】
図２には前記検出回路(ＣＤＲ)５の一例が示される。検出回路５は外部クロック信号としての参照クロック信号ＣＬＫＳ又はレベル固定信号４を選択するセレクタ３０を有する。セレクタ３０はセレクト信号３１のローレベルによって参照クロック信号ＣＬＫＳを選択し、ハイレベルによってレベル固定信号４を選択する。クロック停止検出回路（ＣＳＤ）３２は参照信号ＣＬＫＳの停止を検出し、クロック停止の検出に応答してハイレベルにされる検出信号３３を出力する。スタンバイ状態の解除又はリセットの解除の後のクロック安定化期間を経過したとき活性化される内部制御信号３５がアサートされた後、クロック停止検出回路（ＣＳＤ）３２からハイレベルの検出信号３３が出力されると、ラッチ回路３４はその検出信号３３をラッチする。この状態においてラッチ回路３４の出力信号３６はハイレベルとされる。レジスタ６の設定値に従って前記信号７がハイレベルにされているとき、ラッチ回路３４にラッチされた検出結果が選択信号３１に反映される。要するに、レジスタ６の設定値に従って前記信号７がハイレベルにされ、且つ、参照クロック信号ＣＬＫＳの停止を検出したとき、セレクタ３０は参照クロック信号ＣＬＫＳに代えてハイレベル固定信号４を選択し、セレクタ３０の出力信号３７はローレベル固定にされる。
【００１６】
図３には前記チャージポンプ回路１３の一例が示される。ｐチャンネル型ＭＯＳトランジスタＭＰ２，ＭＰ３とｎチャンネル型ＭＯＳトランジスタＭＮ５，ＭＮ４との直列回路はチャージポンプ出力段を構成する。ＭＯＳトランジスタＭＰ３とＭＮ５のコモンドレインが出力端子とされ、出力端子には抵抗Ｒｆと容量Ｃｆからなるループフィルタが配置されている。ＭＯＳトランジスタＭＰ３のゲートにはアップ信号ＵＰＢ、ＭＯＳトランジスタＭＮ５のゲートにはダウン信号ＤＮが供給されてそのコンダクタンスが制御される。参照信号ＣＬＫＳに対して帰還クロック信号ＣＬＫＲの位相が遅れている場合にはアップ信号ＵＰＢ及びダウン信号が共にローレベルに、進んでいる場合には共にハイレベルに制御される。ＭＯＳトランジスタＭＰ２，ＭＮ４のコンダクタンスはＭＮ１，ＭＮ２，ＭＮ３，ＭＰ１，ＭＰＡ，ＭＰＡ０〜ＭＰＡ１５、ＭＰＢ０〜ＭＰＢ１５によって構成される電流源回路に流れる電流が鏡映されて制御される。４０は信号３７として与えられる参照クロック信号ＣＬＫＳのパルス幅を検出可能なパルス幅検出回路（ＰＷＤＴＣ）である。パルス幅検出回路４０は参照クロック信号ＣＬＫＳのパルス幅が大きいほどＭＯＳトランジスタＭＰＢ０〜ＭＰＢ１５の内のオン状態にされるトランジスタの個数を多くして出力信号１２のレベルを低く制御する。参照クロック信号ＣＬＫＳが停止して信号３７がローレベル固定にされたときは全てのＭＯＳトランジスタＭＰＢ０〜ＭＰＢ１５がオン状態にされ、またアップ信号ＵＰＢとダウン信号ＤＮはハイレベルにされ、出力信号１２は実質的に回路のグランドレベルＶｓｓにされる。
【００１７】
図４には電圧制御発振器１６とバイアス回路１５の関係が例示される。電圧制御発振器１６は、電流源トランジスタのコンダクタンス制御によって発振周波数が可変制御されるリングオシレータ５０を有する。図ではリングオシレータ５０の一部として、直列３段の反転増幅器５１が示される。各反転増幅器５１の電流源トランジスタ５２のコンダクタンスはＭＯＳトランジスタ５３に流れる電流によって制御される。ＭＯＳトランジスタ５３には前記チャージポンプ回路１３の出力電圧１２を電流に変換する変換回路５４で生成される電流５５と、バイアス回路１５から供給される電流１４の和の電流が流れる。バイアス回路１５から出力される電流１４の値は複数ビットの制御データ２３の値によって可変可能である。定電流源５６は制御信号７によって活性／非活性制御される。制御信号７がハイレベルにされ、検出回路５においてハイレベル固定信号４を選択可能な状態にされるとき、バイアス回路１５は電圧１４を出力可能にされる。発振制御信号１２が０Ｖであっても、バイアス回路１５からの信号１４によってＭＯＳトランジスタ５３に電流が流れれば、リングオシレータ５０自己発振（自走発振）することができる。従ってレジスタ６に選択信号７をハイレベルにする制御データを設定し、レジスタ２４に上記自走発振で必要な周波数を得るための制御データを設定しておけば、参照クロック信号ＣＬＫＳが停止されても、同期回路３に対するクロック信号ＣＬＫの供給が維持され、半導体集積回路１がどのような動作をするか保証することができないという事態の発生を回避することができる。しかもその場合に必要な周波数制御はレジスタ２４に対して設定する制御データによって比較的広い幅で指定可能であるから、動作速度の異なる各種システムに対して容易に対応することができる。図５のように外部クロックの供給停止に対して容量遅延を用いたリングオシレータ６０の動作に切り換える構成を採用するとプロセスばらつきにより発振周波数に大きなばらつきを生ずるが、本発明の場合にはそのような問題は生じない。
【００１８】
図６には参照クロック信号ＣＬＫＳはローレベル固定で停止したときの自己発振動作のタイミングを示し、図７には参照クロック信号ＣＬＫＳはハイレベル固定で停止したときの自己発振動作のタイミングを示す。
【００１９】
図８には本発明を適用したマイクロコンピュータの構成を例示する。マイクロコンピュータ（ＭＣＵ）７１は例えばＣＭＯＳ集積回路製造技術によって単結晶シリコンなどの1個の半導体基板に形成される。マイクロコンピュータ７1は、中央処理装置（ＣＰＵ）７２、ＣＰＵ７２のワーク領域などに用いられる揮発性メモリとしてのランダムアクセスメモリ（ＲＡＭ）７３、前記ＣＰＵ７２及びＲＡＭ７３などが接続される第１バスとしてのＣＰＵバス（ＢＵＳｃ）７４、前記ＣＰＵバス７４に接続されたバスコントローラ（ＢＳＣ）７５、バスコントローラ７５に接続された第２バスとしての周辺バス（ＢＵＳｐ）７６などを有し、階層化されたバス構成を備える。前記周辺バス７６にはタイマ（ＴＭＲ）７７、アナログ・ディジタル変換回路（Ａ／Ｄ）７８、シリアルインタフェースコントローラ（ＳＣＩ）８０、外部データ入出力バッファ（ＤＢＵＦ）８１、外部アドレス出力バッファ（ＡＢＵＦ）８２、システムコントローラ（ＳＹＳＣ）８３などが接続される。前記ＣＰＵ７２は命令フェッチを制御すると共にフェッチした命令を解読して命令の実行を制御する命令制御部と、命令制御部による制御を受けてアドレスやデータ演算を行って命令を実行する実行部とを有する。
【００２０】
前記ＣＰＵバス７４には閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な不揮発性メモリとしてのフラッシュメモリ８４が接続される。前記フラッシュメモリ８４はＣＰＵ７２が実行するプログラムの格納領域（プログラム領域）及びＣＰＵ７２がプログラムを実行するとき利用するデータの格納領域（データ領域）を有する。
【００２１】
マイクロコンピュータは内部電圧生成回路（ＩＰＧ）８５を有し、外部電源電圧ＶＤＤから内部動作電源を生成する。内部電圧生成回路（ＩＰＧ）８５は外部電源電圧ＶＤＤが投入されると。パワーオン検出信号８６をシステムコントローラ８３にアサートする。システムコントローラ８３は外部信号として、モード信号ＭＤ、リセット信号／ＲＳＴ、及びスタンバイ信号／ＳＴＢを入力する。前記リセット信号／ＲＳＴ及びスタンバイ信号／ＳＴＢはローイネーブル信号とされる。クロックパルスジェネレータ（ＣＰＧ）８７は振動子からの発振クロック又は外部システムクロックを受けて内部クロック信号ＣＬＫを生成する。
【００２２】
前記ＰＬＬ回路２、検出回路５、及び前記レジスタ６，２４はＣＰＧ８７に含まれる。
【００２３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００２４】
例えば、半導体集積回路はマイクロコンピュータに限定されず、その他の論理ＬＳＩ、シンクロナスＤＲＡＭなどのクロック同期型メモリなど種々の回路に適用することができる。また、チャージポンプ回路や電圧制御発振器などの回路構成も上記に限定されず適宜変更可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る半導体集積回路の一例を示すブロック図である。
【図２】参照クロック信号の停止を検出する検出回路の一例を示す論理回路図である。
【図３】チャージポンプ回路の一例を示す回路図である。
【図４】電圧制御発振器とバイアス回路の関係を例示する回路図である。
【図５】外部クロックの供給停止に対して容量遅延を用いたリングオシレータの動作に切り換える構成を比較例として示す論理回路図である。
【図６】参照クロック信号ＣＬＫＳがローレベル固定で停止したときの自己発振動作のタイミングチャートである。
【図７】参照クロック信号ＣＬＫＳがハイレベル固定で停止したときの自己発振動作のタイミングチャートである。
【図８】本発明を適用したマイクロコンピュータの構成を例示するブロック図である。
【符号の説明】
【００２６】
１  半導体集積回路
２  ＰＬＬ回路
３  同期回路
４  レベル固定信号
５  検出回路
６  レジスタ
７  選択信号
８  中央処理装置
１０  位相比較回路
１１  位相比較結果
１２  発振制御信号
１３  チャージポンプ回路
１４  バイアス信号
１５  バイアス回路
１６  電圧制御発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006129139.tif 000009
【図８】
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