(57)【要約】【課題】  パッケージ形状の互換性を維持しつつ不良解析を容易にする技術を提供する。【解決手段】  半導体チップ２の外部に複数のリード３を設け、このリード３と半導体チップ２上のボンディングパッド４とをボンディングワイヤ５で接続する。同様に、半導体チップ２の外部に不良解析用端子６を設ける。この不良解析用端子６は、上述したリード３と同層で形成されている。不良解析用端子６は、半導体チップ２上のボンディングパッド７にボンディングワイヤ８で接続されており、半導体チップ２内の不良解析回路に接続されている。不良解析用端子６は樹脂で覆われており通常使用時は外部に現われないが、不良解析時には、研削やエッチングなどにより樹脂から不良解析用端子６が露出される。そして、露出した不良解析端子６に探針を押し当てて所定の電圧を印加することにより、不良解析情報を読み出す。【選択図】  図１
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【特許請求の範囲】
【請求項１】
（ａ）支持基板と、
（ｂ）前記支持基板上に搭載された半導体チップと、
（ｃ）前記半導体チップの外部に配置された第一リードと、
（ｄ）前記半導体チップの外部に配置され、かつ前記第一リードと同層で形成された第二リードと、
（ｅ）前記半導体チップと前記第一リードとを接続する第１ボンディングワイヤと、
（ｆ）前記半導体チップと前記第二リードとを接続する第２ボンディングワイヤと、
（ｇ）前記半導体チップを封止する樹脂と、
を備え、
前記第一リードと前記第二リードは前記樹脂に覆われ、かつ第一リードは一部が前記樹脂から露出していることを特徴とする半導体装置。
【請求項２】
（ａ）タブつりリードと、
（ｂ）前記タブつりリード上に搭載された半導体チップと、
（ｃ）前記半導体チップの外部に配置された第一リードと、
（ｄ）前記半導体チップの外部に配置され、かつ前記タブつりリードと同層で形成された第二リードと、
（ｅ）前記半導体チップと前記第一リードとを接続する第１ボンディングワイヤと、
（ｆ）前記半導体チップと前記第二リードとを接続する第２ボンディングワイヤと、
（ｇ）前記半導体チップを封止する樹脂と、
を備え、
前記第一リードと前記第二リードは前記樹脂に覆われ、かつ第一リードは一部が前記樹脂から露出していることを特徴とする半導体装置。
【請求項３】
（ａ）タブつりリードと、
（ｂ）前記タブつりリード上に搭載された半導体チップと、
（ｃ）前記半導体チップの外部に配置された第一リードと、
（ｄ）前記半導体チップの外部に配置され、かつ前記タブつりリードと同層で形成され、かつ前記タブつりリードに接続された第二リードと、
（ｅ）前記半導体チップと前記第一リードとを接続する第１ボンディングワイヤと、
（ｆ）前記半導体チップと前記第二リードとを接続する第２ボンディングワイヤと、
（ｇ）前記半導体チップを封止する樹脂と、
を備え、
前記第一リードと前記第二リードは前記樹脂に覆われ、かつ第一リードは一部が前記樹脂から露出していることを特徴とする半導体装置。
【請求項４】
（ａ）タブつりリードと、
（ｂ）前記タブつりリード上に搭載された半導体チップと、
（ｃ）前記半導体チップの外部に配置された複数の第一リードと、
（ｄ）前記複数の第一リードのうち固定電位を供給するリードに接続された第二リードと、
（ｅ）前記半導体チップの外部に配置され、かつ前記タブつりリードと同層で形成され、前記タブつりリードに接続された第三リードと、
（ｆ）前記半導体チップと前記複数の第一リードとを接続する第１ボンディングワイヤと、
（ｇ）前記半導体チップと前記第二リード、前記半導体チップと前記第三リードをそれぞれ接続する第２ボンディングワイヤと、
（ｈ）前記半導体チップを封止する樹脂と、
を備え、
前記第一リードと前記第二リード及び第三リードは前記樹脂に覆われ、かつ第一リードは一部が前記樹脂から露出していることを特徴とする半導体装置。
【請求項５】
タブつりリードと、前記タブつりリード上に搭載された半導体チップと、前記半導体チップの外部に配置された複数の第一リードと、前記複数の第一リードのうち固定電位を供給するリードに接続された第二リードと、前記半導体チップの外部に配置され、かつ前記タブつりリードと同層で形成され、前記タブつりリードに接続された第三リードと、前記半導体チップと前記複数の第一リードとを接続する第１ボンディングワイヤと、前記半導体チップと前記第二リード、前記半導体チップと前記第三リードをそれぞれ接続する第２ボンディングワイヤと、前記半導体チップを封止する樹脂とを備え、かつ前記第一リードと前記第二リード及び第三リードは前記樹脂に覆われ、かつ第一リードは一部が前記樹脂から露出している半導体装置の不良解析方法であって、
（ａ）前記第二リードおよび前記第三リードを露出する工程と、
（ｂ）前記固定電位を供給するリードと前記第二リードとの接続を切断する工程と、
（ｃ）前記タブつりリードと前記第三リードとの接続を切断する工程と、
（ｄ）前記第二リードおよび前記第三リードにピンを押し当てて不良解析する工程とを備えることを特徴とする半導体装置の不良解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその不良解析技術に関し、特に、パッケージ形状の互換性を維持しつつ不良解析を容易にする半導体装置およびその不良解析技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
日本特開平７−２８３３６１号公報（特許文献１）には、パッケージ内にパッケージから引き出されないテスト信号用リードを設け、テスト信号用リードへ外部から突起物で接触可能なように、パッケージのモールディング時に窓開けして封止する技術が開示されている。
【０００３】
日本特開２００２−３０５２６５号公報（特許文献２）には、シリコンチップの上方に、ガラエポ基板から略同一の高さで設けられ、そのシリコンチップの外部接続用パッドおよび評価解析用パッドにＡｕ線ワイヤを介して接続された複数のサブリードと、ガラエポ基板上に、シリコンチップおよび複数のサブリードを露出することなく覆うように形成された上部樹脂モールド部とを備える技術が開示されている。この技術によれば、上部樹脂モールド部をサブリードが露出するまで研磨することにより、容易に実装基板上での半導体装置単体の動作状況について評価することができる。
【特許文献１】特開平７−２８３３６１号公報
【特許文献２】特開２００２−３０５２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置の製造では、チップをパッケージングした後、性能毎に分配することが行われている。
【０００５】
性能配分などによって複数のロットから寄せ集められた製品を出荷する場合、パッケージ上の印字マークからでは、チップがどのロット内にあるウェハから取り出されたものであるか追跡することが困難である。すなわち、複数のロットから寄せ集める前の履歴情報を追うことが困難である。このため、顧客に製品として出荷した後、不良が発生して不良解析を依頼された場合、不良発生時期の特定や不良原因の推定を行うために時間と手間が必要となっていた。つまり、性能配分などによって、つくりやすさを優先させると、不良解析時のトレーサビリティが低下する。
【０００６】
ここで、コマンド入力により動作を決定するインストラクションデコーダ内蔵製品や、バウンダリスキャンなどのＪＴＡＧ（Joint Test Action Group）機能を装備している製品では、社外不良品の不良解析や選別不良品の来歴調査に役立てるために、チップの製造時期やウェハ内のチップ位置などのロット情報あるいはウェハテスト時のテスト結果情報をチップに記録し、必要に応じて読み出し可能としている例がある。
【０００７】
これに対し、コマンドなどの制御信号がなくアドレスを指定するだけでデータの書き込みや読み込みを行う非同期ＳＲＡＭ（Static Random Access Memory）などでは、各信号端子が、すべての動作条件で規定されている。このため、履歴情報を記憶し、読み出し可能とするには、新たな信号端子を追加する必要がある。
【０００８】
しかし、新たな信号端子を追加すると、パッケージ形状に互換性がなくなってしまう問題点がある。
【０００９】
本発明の目的は、パッケージ形状の互換性を維持しつつ不良解析を容易にする技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置は、（ａ）タブつりリードと、（ｂ）前記タブつりリード上に搭載された半導体チップと、（ｃ）前記半導体チップの外部に配置された第一リードと、（ｄ）前記半導体チップの外部に配置され、かつ前記タブつりリードと同層で形成された第二リードと、（ｅ）前記半導体チップと前記第一リードとを接続する第１ボンディングワイヤと、（ｆ）前記半導体チップと前記第二リードを接続する第２ボンディングワイヤと、（ｇ）前記半導体チップを封止する樹脂とを備え、前記第一リードと前記第二リードは前記樹脂に覆われ、かつ第一リードは一部が前記樹脂から露出しているものである。
【００１３】
また、本発明による半導体装置の不良解析方法は、タブつりリードと、前記タブつりリード上に搭載された半導体チップと、前記半導体チップの外部に配置された複数の第一リードと、前記複数の第一リードのうち固定電位を供給するリードに接続された第二リードと、前記半導体チップの外部に配置され、かつ前記タブつりリードと同層で形成され、前記タブつりリードに接続された第三リードと、前記半導体チップと前記複数の第一リードとを接続する第１ボンディングワイヤと、前記半導体チップと前記第二リード、前記半導体チップと前記第三リードをそれぞれ接続する第２ボンディングワイヤと、前記半導体チップを封止する樹脂とを備え、かつ前記第一リードと前記第二リード及び第三リードは前記樹脂に覆われ、かつ第一リードは一部が前記樹脂から露出している半導体装置の不良解析方法であって、（ａ）前記第二リードおよび前記第三リードを露出する工程と、（ｂ）前記固定電位を供給するリードと前記第二リードとの接続を切断する工程と、（ｃ）前記タブつりリードと前記第三リードとの接続を切断する工程と、（ｄ）前記第二リードおよび前記第三リードにピンを押し当てて不良解析する工程とを備えるものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
リードと同層で形成され、パッケージ外部には引き出されない不良解析用端子をパッケージ内に埋め込んでおき、不良解析時にだけ、この埋め込んだ不良解析用端子を露出させて使用するようにしたので、パッケージ形状の互換性を維持しつつ不良解析を容易にすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本実施の形態１における半導体装置のパッケージ内部構造を示した図である。図１において、本実施の形態１における半導体装置は、ポリイミドフィルムなどからなる支持基板１上に半導体チップ２が搭載されている。半導体チップ２の外部には、複数のリード（第一リード）３が設けられている。このリード３は、半導体チップ２に形成されているボンディングパッド４とボンディングワイヤ（第１ボンディングワイヤ）５を介して電気接続されている。これにより、リード３は、半導体チップ２に形成された論理回路やＳＲＡＭなどの記憶回路と接続される。
【００１８】
また、半導体チップ２の外部には、不良解析用端子（第二リード）６が設けられており、この不良解析用端子６は、半導体チップ２のボンディングパッド７とボンディングワイヤ（第２ボンディングワイヤ）８を介して接続されている。不良解析用端子６は、半導体チップ２内に形成された情報記憶回路に接続されている。情報記憶回路は、リード３に接続されている論理回路や記憶回路と別の独立した回路であり、半導体チップ２の製作時期、ウェハ内のチップ位置などのロット情報あるいはウェハテスト時のテスト結果などの不良解析情報が記憶されている。すなわち、情報記憶回路には、不良解析に有用な情報が記憶されている。情報記憶回路は、例えば複数のヒューズから形成されており、これらのヒューズの切断および非切断状況によって情報が記憶されるようになっている。
【００１９】
不良解析用端子６は、リード３と同層で形成されているが、リード３とは異なりパッケージの外部にまで引き出されておらず、パッケージ内に埋め込まれている。図２は、本実施の形態１における半導体装置のパッケージ外観構造を示した図である。図２に示すように、本実施の形態１における半導体装置は、樹脂９で封止された封止部を有し、この封止部から外側にリード３が引き出されている。このとき、不良解析用端子６は、樹脂９の内部に埋め込まれており、外部には引き出されていない。したがって、本実施の形態１における半導体装置は、外観上、不良解析用端子６が形成されていない場合と同様の構造をしている。このため、不良解析用端子６を新たに設けてもパッケージから引き出されているリード３の本数は変わらず、外形形状の互換性を維持することができる。すなわち、本実施の形態１によれば、不良解析情報を記憶しているので、不良解析が容易になるとともに、外形形状が変わらないため、パッケージの従来との互換性を維持でき、顧客での取り扱いも従来と同様にすることができる。
【００２０】
特に、非同期ＳＲＡＭなどのように制御信号が非同期入力可能ですべての入力レベルの組み合わせが動作として予約されている場合、新たに不良解析情報を記憶させて読み出すためには、新たな端子を設ける必要がある。しかし、新たな端子としてリードを追加すると、パッケージから引き出されるリードの本数が変化してしまい、外形形状の従来との互換性が維持できなくなる不都合が生じる。しかし、本実施の形態１では、不良解析用端子６をリード３と同層で設けるが、外部に引き出されずパッケージ内に埋め込むようにしたので、不良解析情報を保持させつつ、パッケージ外形の従来との互換性を維持できる。本実施の形態１における発明は、上述したように、非同期ＳＲＡＭなどのような半導体装置に適用して特に有用である。
【００２１】
次に、本実施の形態１における半導体装置の不良解析方法について説明する。図１に示すような不良解析用端子６を埋め込んだ半導体装置を製品として顧客先へ出荷する。不良解析用端子６を埋め込んだ半導体装置の外形は従来と変わりがないため、顧客先では従来と同様に取り扱うことが可能となる。そして、例えば、顧客先で不良が発生し、不良品の解析を製造元に依頼されたとする。この場合、製造元では、図３に示すように、パッケージを形成している樹脂９を切削、研磨、あるいはエッチングなどの方法により開口部１０を形成し、埋め込まれている不良解析用端子６を露出する。
【００２２】
続いて、露出した不良解析用端子６に探針を押し当てることにより信号を印加して、半導体チップ２内に記憶されている不良解析情報を読み出す。
【００２３】
本実施の形態１によれば、半導体装置に記憶されている不良解析情報を読み出して不良解析を行うことができるので、半導体装置の不良解析が容易となる。このため、半導体装置の製造コストを低減することができる。また、不良原因を特定することが容易となるので、ＴＡＴ（Turn Around Time）を向上させることができる。
【００２４】
また、不良解析用端子６が通常回路から独立しているので、半導体装置の通常モードから不良解析モードへの遷移に特殊な電圧や電流を加える必要がなく、半導体装置が複雑化することを抑制することができる。
【００２５】
次に、本実施の形態１における半導体装置の製造方法について説明する。図４に示すように、複数のリード３および不良解析用端子６を、例えば、打ち抜きによって形成する。そして、形成したリード３および不良解析用端子６を、例えばポリイミドフィルムからなる支持基板１上に配置する。
【００２６】
ここで、不良解析用端子６は、リード３を形成する工程を用いてリード３と同層で形成されるので、不良解析用端子６を形成するために、新たな工程を追加する必要がなく、製造工程の簡略化を図ることができる。また、不良解析用端子６は形成された後、支持されていないので、支持するために支持基板１上に配置される。なお、図４では、リード３および不良解析用端子６の繰り返しパターンの一単位しか記載していないが、実際は、図４に示すパターンが繰り返し形成されている。
【００２７】
続いて、図５に示すように、支持基板１の中央部に半導体チップ２を搭載する。そして、図１に示すように、半導体チップ２上のボンディングパッド４とリード３とをボンディングワイヤ５で接続する。同様に、半導体チップ２上のボンディングパッド７と不良解析用端子６とをボンディングワイヤ８で接続する。
【００２８】
そして、図２に示すように、半導体チップ２および不良解析用端子６を覆うように樹脂９で封止した後、個片化して半導体装置が完成する。本実施の形態１によれば、不良解析用端子６を樹脂９内に埋め込むように形成したので、パッケージから出ているリード３の本数が増加しない。このため、半導体装置の実装面積を増加させないとともに、従来製品の外形との互換性を維持することができる。
【００２９】
（実施の形態２）
前記実施の形態１では、不良解析用端子がボンディングパッド以外のどこにも接続されていない構造をしているため、支持基板で支持する必要がある。本実施の形態２では、支持基板を使用しない例について説明する。
【００３０】
図６は、本実施の形態２における半導体装置のパッケージ内部構造を示した図である。図６において、半導体チップ２はタブつりリード１１によって支持されている。タブつりリード１１も、リード３を形成する工程で形成される。このタブつりリード１１は、リードフレームの外周部に接続されており、樹脂封止した後の個片化する工程で切断されるまで接続されている。同様に、不良解析用端子１２は、リード３およびタブつりリード１１と同層で形成され、同じ工程で形成される。不良解析用端子１２は、樹脂封止した後の個片化する工程で切断されるまで、リードフレームの外周部に接続されている。したがって、改めて支持する支持基板を設ける必要がないため、半導体装置のコストを低減することができる。
【００３１】
本実施の形態２によれば、リード３およびタブつりリード１１を形成する工程で、不良解析用端子１２を形成するので、従来の製造工程をほぼ変更することなく半導体装置を製造することができる。なお、本実施の形態２は、前記実施の形態１と同様の効果を得ることができる。
【００３２】
（実施の形態３）
前記実施の形態２では、タブつりリード１１とは別個に不良解析用端子１２を形成する例について説明したが、本実施の形態３では、不良解析用端子１３をタブつりリード１１から分岐させる例について説明する。
【００３３】
図７は、本実施の形態３における半導体装置のパッケージ内部構造を示した図である。図７において、不良解析用端子１３は、タブつりリード１１から分岐するようにして形成されている。これにより、不良解析用端子１３は、タブつりリード１１と同層で形成される。本実施の形態３では、タブつりリード１１を形成する工程で、このタブつりリード１１から分岐するように不良解析用端子１３を形成するので、容易に不良解析用端子１３を形成することができる。なお、本実施の形態３では、タブつりリード１１とこのタブつりリード１１上に搭載される半導体チップ２とは、電気的に絶縁されている必要がある。なぜなら、タブつりリード１１から不良解析用端子１３が分岐しているからである。本実施の形態３も前記実施の形態１と同様の効果を得ることができる。
【００３４】
（実施の形態４）
本実施の形態４では、リードから不良解析用端子を分岐させる例について説明する。
【００３５】
図８は、本実施の形態４における半導体装置のパッケージ内部構造を示した図である。図８において、リード３ａには、例えばＶｓｓ電源などの固定電位が供給されており、このリード３ａから分岐して同層で不良解析用端子（第二リード）１４ａが形成されている。一方、タブつりリード１１には、例えばＶｃｃ電源などの固定電位が供給されており、このタブつりリード１１から分岐して同層で不良解析用端子（第三リード）１４ｂが形成されている。このように、不良解析用端子１４ａおよび不良解析用端子１４ｂには、それぞれ固定電位が供給されるようになっている。そして、不良解析用端子１４ａおよび不良解析用端子１４ｂは、それぞれ上述した固定電位が印加されている場合には、不良解析用端子１４ａ、１４ｂに接続されている不良解析回路が動作しないように設定されている。不良解析を行わない通常使用時に不良解析用端子１４ａ、１４ｂへ固定電位を供給するように構成することで、不良解析用端子１４ａ、１４ｂをあたかも半導体チップ２に固定電位を供給する端子のようにすることが可能である。すなわち、半導体チップ２へ電源電位（固定電位）を色々な方向から入れることは通常の手法であり、不良解析用端子１４ａ、１４ｂに固定電位を供給することにより、表面上、不良解析用端子１４ａ、１４ｂが不良解析の機能を有していることを顧客先に容易に知られずに済む。したがって、顧客先では、不良解析用端子１４ａ、１４ｂを意識せずに取り扱うことができる。なお、不良解析用端子１４ａ、１４ｂは樹脂９によって覆われて外見上は見えなくなっている。このため、パッケージから引き出されるリードの本数は、従来と変わりがないため、従来の半導体装置の外形と互換性を維持することができる。
【００３６】
次に、本実施の形態４における不良解析方法について説明する。まず、図９に示すように、パッケージを形成している樹脂９を切削、研磨、あるいはエッチングなどの方法により開口部１７を形成し、埋め込まれている不良解析用端子１４ａ、１４ｂを露出する。この不良解析用端子１４ａは配線１５により固定電位を供給するリードに接続されている。一方、不良解析用端子１４ｂは配線１６により固定電位を供給するタブつりリード１１に接続されている。
【００３７】
続いて、図１０に示すように、配線１５を切断して、不良解析用端子１４ａと固定電位を供給するリードとを電気的に分離する。同様に、配線１６を切断して、不良解析用端子１４ｂとタブつりリード１１とを電気的に分離する。このようにして、不良解析用端子１４ａ、１４ｂに可変電位を印加できるようにする。
【００３８】
次に、不良解析用端子１４ａ、１４ｂに探針を押し当てて所定の電圧を印加することにより、不良解析用端子１４ａ、１４ｂに接続されている不良解析回路から不良解析情報を読み出す。これにより、本実施の形態４における半導体装置から不良解析情報を取り出すことができるので、容易に不良解析を行うことができる。
【００３９】
なお、本実施の形態４では、先に不良解析用端子１４ａ、１４ｂを露出した後、配線１５および配線１６を切断するようにしたが、例えば、まず先にドリルによる穴あけ等により予め配線１５および配線１６を切断した後、不良解析用端子１４ａ、１４ｂを露出するようにしてもよい。本実施の形態４も前記実施の形態１と同様の効果を得ることができる。
【００４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４１】
本発明の半導体装置および不良解析技術は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１における半導体装置のパッケージ内部構造を示す図である。
【図２】実施の形態１における半導体装置のパッケージ外観を示す図である。
【図３】不良解析用端子を露出した様子を示す図である。
【図４】実施の形態１における半導体装置の製造工程を示す図である。
【図５】図４に続く半導体装置の製造工程を示す図である。
【図６】実施の形態２における半導体装置のパッケージ内部構造を示す図である。
【図７】実施の形態３における半導体装置のパッケージ内部構造を示す図である。
【図８】実施の形態４における半導体装置のパッケージ内部構造を示す図である。
【図９】不良解析用端子を露出した様子を示す図である。
【図１０】配線を切断した様子を示す図である。
【符号の説明】
【００４３】
１  支持基板
２  半導体チップ
３  リード
４  ボンディングパッド
５  ボンディングワイヤ
６  不良解析用端子
７  ボンディングパッド
８  ボンディングワイヤ
９  樹脂
１０  開口部
１１  タブつりリード
１２  不良解析用端子
１３  不良解析用端子
１４ａ  不良解析用端子
１４ｂ  不良解析用端子
１５  配線
１６  配線
１７  開口部
【図１】
2006295026.tif 000003
【図２】
2006295026.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006295026.tif 000009
【図８】
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【図９】
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【図１０】
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