(57)【要約】【課題】  接続用パターンのサイズを大きくすることが可能なパターンデータの補正方法等を提供する。【解決手段】  半導体装置のパターンデータの補正方法であって、下側レイヤーのパターンデータと、上側レイヤーのパターンデータと、下側レイヤーに含まれたパターンと上側レイヤーに含まれたパターンとを接続するための接続パターンを含んだ接続レイヤーのパターンデータとを取得する工程Ｓ１１と、下側レイヤー、上側レイヤー及び接続レイヤーに含まれるパターンを、半導体装置を製造したときに同一グループ内のパターンが同電位となる複数のグループにグループ化する工程Ｓ１３と、あるグループに含まれるある接続パターンのエッジと、他のグループに含まれるパターンのエッジとの間の第１の距離を求める工程とＳ１４、第１の距離に応じてある接続パターンのエッジをある接続パターンのサイズが増加する方向に移動する工程Ｓ１５と、を備える。【選択図】      図１
2006080224.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置のパターンデータの補正方法であって、
下側レイヤーのパターンデータと、上側レイヤーのパターンデータと、前記下側レイヤーに含まれたパターンと前記上側レイヤーに含まれたパターンとを接続するための接続パターンを含んだ接続レイヤーのパターンデータとを取得する工程と、
前記下側レイヤー、前記上側レイヤー及び前記接続レイヤーに含まれるパターンを、半導体装置を製造したときに同一グループ内のパターンが同電位となる複数のグループにグループ化する工程と、
あるグループに含まれるある接続パターンのエッジと、他のグループに含まれるパターンのエッジとの間の第１の距離を求める工程と、
前記第１の距離に応じて前記ある接続パターンのエッジを前記ある接続パターンのサイズが増加する方向に移動する工程と、
を備えたことを特徴とするパターンデータの補正方法。
【請求項２】
前記接続パターンは、コンタクトホールパターンである
ことを特徴とする請求項１に記載のパターンデータの補正方法。
【請求項３】
前記下側レイヤーに含まれたパターン及び前記上側レイヤーに含まれたパターンの少なくとも一方にはバイアス処理が施されている
ことを特徴とする請求項１又は２に記載のパターンデータの補正方法。
【請求項４】
前記ある接続パターンのサイズが増加する方向に移動したエッジと前記あるグループに含まれる他の接続パターンのエッジとの間の第２の距離を求める工程と、
前記第２の距離に応じて前記ある接続パターンのサイズが増加する方向に移動したエッジを前記ある接続パターンのサイズが減少する方向に移動する工程と、
をさらに備えたことを特徴とする請求項１又は２に記載のパターンデータの補正方法。
【請求項５】
請求項１に記載の方法によって補正されたパターンデータからマスクパターンを形成する工程を備えた
ことを特徴とするフォトマスクの製造方法。
【請求項６】
請求項５に記載の方法によって製造されたフォトマスクのマスクパターンをフォトレジストに転写する工程を備えた
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体装置のパターンデータの補正に用いるプログラムであって、
コンピュータに、
下側レイヤーのパターンデータと、上側レイヤーのパターンデータと、前記下側レイヤーに含まれたパターンと前記上側レイヤーに含まれたパターンとを接続するための接続パターンを含んだ接続レイヤーのパターンデータとを取得させる手順と、
前記下側レイヤー、前記上側レイヤー及び前記接続レイヤーに含まれるパターンを、半導体装置を製造したときに同一グループ内のパターンが同電位となる複数のグループにグループ化させる手順と、
あるグループに含まれるある接続パターンのエッジと、他のグループに含まれるパターンのエッジとの間の第１の距離を求めさせる手順と、
前記第１の距離に応じて前記ある接続パターンのエッジを前記ある接続パターンのサイズが増加する方向に移動させる手順と、
を実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターンデータの補正方法等に関する。
【背景技術】
【０００２】
半導体装置の微細化及び高集積化に伴い、コンタクトホールを確実に形成することが困難になってきている。そのため、コンタクトホールによって上層パターンと下層パターンとを確実に接続できないといった問題が生じ、半導体装置の歩留まり低下の大きな要因となっている。コンタクトホールを確実に形成するためには、コンタクトホールのサイズを大きくすればよいが、コンタクトホールのサイズを単に大きくすると、隣接パターンとの距離が近づきすぎることになる。そのため、コンタクトホールパターンと隣接パターンとが接触して電気的なショートが生じやすくなり、やはり半導体装置の歩留まり低下の大きな要因となる。したがって、従来は、コンタクトホールのサイズを大きくでき、しかも隣接パターンとの距離を一定以上に保つことは困難であった。
【０００３】
特許文献１には、プロセス裕度を高めるために、コンタクトホールパターンのサイズを補正するという提案がなされている。しかしながら、特許文献１の提案は、同一レイヤー内のコンタクトホールパターンのみに着目したものであり、やはり上述した問題を回避することは困難である。
【０００４】
このように、従来は、コンタクトホール等の接続用パターンのサイズを大きくすることが困難であり、半導体装置の歩留まり低下の大きな要因となっていた。
【特許文献１】特開２００２−１３１８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、接続用パターンのサイズを大きくすることが可能なパターンデータの補正方法等を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の一視点に係るパターンデータの補正方法は、半導体装置のパターンデータの補正方法であって、下側レイヤーのパターンデータと、上側レイヤーのパターンデータと、前記下側レイヤーに含まれたパターンと前記上側レイヤーに含まれたパターンとを接続するための接続パターンを含んだ接続レイヤーのパターンデータとを取得する工程と、前記下側レイヤー、前記上側レイヤー及び前記接続レイヤーに含まれるパターンを、半導体装置を製造したときに同一グループ内のパターンが同電位となる複数のグループにグループ化する工程と、あるグループに含まれるある接続パターンのエッジと、他のグループに含まれるパターンのエッジとの間の第１の距離を求める工程と、前記第１の距離に応じて前記ある接続パターンのエッジを前記ある接続パターンのサイズが増加する方向に移動する工程と、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、エッジ間距離に応じて接続パターンのエッジを移動することにより、接続用パターンのサイズを効果的に拡大することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面を参照して説明する。
【０００９】
（実施形態１）
以下、本発明の第１の実施形態に係るパターンデータの補正方法の一例について、図１に示したフローチャートを参照して説明する。本実施形態は、下側レイヤーに形成されたメタル配線と上側レイヤーに形成されたメタル配線とを、接続レイヤー（コンタクトホールレイヤー）に形成されたコンタクトによって接続するものである。
【００１０】
図２（ａ）は下側レイヤーにおけるメタル配線パターンＭ１１ａ及びＭ１１ｂを、図２（ｂ）は接続レイヤーにおけるコンタクトホールパターン（接続パターン）Ｃ１１ａ及びＣ１１ｂを、図２（ｃ）は上側レイヤーにおけるメタル配線パターンＭ１２ａ及びＭ１２ｂを示している。図３は、図２（ａ）、図２（ｂ）及び図２（ｃ）のパターンを重ね合わせた状態を示している。
【００１１】
図４は、図２（ａ）、図２（ｂ）及び図２（ｃ）のパターンを用いて製造される半導体装置の断面構造を示したものである。図４に示した断面は、図３のＡ−Ａ線に沿った断面に対応している。
【００１２】
図４に示すように、下地領域１０１上には、層間絶縁膜１０２、メタル配線１０３ａ（メタル配線パターンＭ１１ａに対応）及びメタル配線１０３ｂ（メタル配線パターンＭ１１ｂに対応）が形成されている。層間絶縁膜１０２上には層間絶縁膜１０４が形成され、この層間絶縁膜１０４に形成されたコンタクトホール（コンタクトホールパターンＣ１１ｂに対応）内にコンタクト１０５が形成されている。層間絶縁膜１０４上には、層間絶縁膜１０６、メタル配線１０７ａ（メタル配線パターンＭ１２ａに対応）及びメタル配線１０７ｂ（メタル配線パターンＭ１２ｂに対応）が形成されている。コンタクト１０５によって、メタル配線１０３ｂとメタル配線１０７ｂとが接続されている。
【００１３】
以下、図１に示したフローチャートを参照して、本実施形態に係るパターンデータの補正方法を説明する。
【００１４】
まず、設計パターンのデータから、補正対象となる接続レイヤーのパターンデータと、下側レイヤー及び上側レイヤーのパターンデータを抽出する。すなわち、図２に示した配線パターン及びコンタクトホールパターンのパターンデータを抽出する（Ｓ１１）。
【００１５】
次に、抽出したパターン間の電気的な接続関係に関する情報を取得する（Ｓ１２）。続いて、得られた接続情報に基づいて、下側レイヤー、上側レイヤー及び接続レイヤーに含まれるパターンを、実際に半導体装置を製造したときに同一グループ内のパターンが同電位となる複数のグループにグループ化する（Ｓ１３）。本例では、図２及び図３からわかるように、下側レイヤーに含まれる配線パターンＭ１１ａと上側レイヤーに含まれる配線パターンＭ１２ａとが、接続レイヤーに含まれるコンタクトホールパターンＣ１１ａを介して接続され、これらのパターンは実際に半導体装置を製造したときに同電位に維持される。また、下側レイヤーに含まれる配線パターンＭ１１ｂと上側レイヤーに含まれる配線パターンＭ１２ｂとが、接続レイヤーに含まれるコンタクトホールパターンＣ１１ｂを介して接続され、これらのパターンは実際に半導体装置を製造したときに同電位に維持される。したがって、図５に示すように、配線パターンＭ１１ａ、配線パターンＭ１２ａ及びコンタクトホールパターンＣ１１ａによって一つのグループＧＲ１ａが構成され、配線パターンＭ１１ｂ、配線パターンＭ１２ｂ及びコンタクトホールパターンＣ１１ｂによって他の一つのグループＧＲ１ｂが構成される。
【００１６】
次に、あるグループに属するコンタクトホールパターンのエッジと、他のグループに属するパターンのエッジとの間の距離を算出する（Ｓ１４）。具体的には、各コンタクトホールパターンのエッジ毎に、他のグループに属するパターンの最近接エッジまでの距離を算出する。図に示した例では、グループＧＲ１ａに属するコンタクトホールパターンＣ１１ａのエッジと、グループＧＲ１ｂに属するパターンのエッジとの間の距離を算出し、グループＧＲ１ｂに属するコンタクトホールパターンＣ１１ｂのエッジと、グループＧＲ１ａに属するパターンのエッジとの間の距離を算出する。
【００１７】
次に、算出されたエッジ間距離に応じて、コンタクトホールパターンのエッジを、コンタクトホールパターンのサイズが増加する方向に移動する（Ｓ１５）。具体的には、エッジ間距離とエッジ移動量との相関関係を予めテーブル化しておき、相関関係テーブルを参照してエッジ移動量を決定する。例えば、図５において、グループＧＲ１ｂに属するコンタクトホールパターンＣ１１ｂの左右のエッジは、他のグループＧＲ１ａに属するパターンのエッジとの距離が近いため、エッジ移動量を小さくするか、或いはエッジを移動しないようにする。コンタクトホールパターンＣ１１ｂの下のエッジは、他のグループＧＲ１ａに属するパターンのエッジとの距離がある程度離れているため、エッジ移動量をある程度大きくする。コンタクトホールパターンＣ１１ｂの上のエッジについては、その近傍に他のグループＧＲ１ａに属するパターンのエッジが存在しないため、エッジ移動量を大きくする。コンタクトホールパターンＣ１１ａについても同様にして、エッジ移動量を決定する。
【００１８】
このようにして、図６に示すように、コンタクトホールパターンＣ１１ａはＣ１１ａ’に、コンタクトホールパターンＣ１１ｂはＣ１１ｂ’に拡大され、補正されたパターンデータが生成される（Ｓ１６）。
【００１９】
以上のように、本実施形態によれば、コンタクトホールパターンのエッジを、他のグループに属するパターンのエッジまでの距離に応じて移動させるため、コンタクトホールパターンのサイズを効果的に拡大することができる。すなわち、エッジ間距離が大きい場合には、エッジ移動量を大きくしても、エッジどうしが接触する危険性がない。一方、エッジ間距離が小さい場合には、エッジ移動量を小さくするか或いはエッジを移動しないようにすることで、エッジどうしの接触を回避することができる。そのため、本実施形態によれば、コンタクトホールのサイズを大きくできるとともに、隣接パターンとの距離を一定以上に保つことが可能となる。したがって、コンタクトホールを確実に形成できるとともに、コンタクトホールと隣接パターンとの接触を回避することができ、半導体装置の歩留まりを向上させることが可能となる。
【００２０】
次に、本実施形態の第１の変更例を説明する。
【００２１】
上述した実施形態では、配線パターンとして、設計者或いは自動配線ツールによって作成されたパターンそのもの（以下、原設計パターンという）を用いて補正処理を行うようにしたが、本変更例では、原設計パターンにバイアス処理を施し、バイアス処理が施された配線パターンを用いて補正処理を行うようにしている。
【００２２】
バイアス処理では、ある配線パターンのエッジを、同一レイヤーに含まれる他の配線パターンのエッジまでの距離に応じて、上記ある配線パターンの配線幅が増加する方向に移動させる。すなわち、エッジ間距離が大きい場合には、エッジ移動量を大きくして配線幅を拡大し、エッジ間距離が小さい場合には、エッジ移動量を小さくするか或いはエッジを移動しないようにして、配線どうしの接触を回避する。このようなバイアス処理を程越すことにより、図７に示すように、配線パターンＭ１１ａ、Ｍ１１ｂ、Ｍ１２ａ及びＭ１２ｂはそれぞれ、配線パターンＭ１１ａ’、Ｍ１１ｂ’、Ｍ１２ａ’及びＭ１２ｂ’に変換される。
【００２３】
このようにしてバイアス処理が施された配線パターンＭ１１ａ’、Ｍ１１ｂ’、Ｍ１２ａ’及びＭ１２ｂ’を用いて、図１のステップＳ１１〜Ｓ１６までの処理と同様の処理を行うようにしてもよい。このように、配線パターンに対してバイアス処理を施した場合でも、上述した実施形態と同様の作用効果を得ることが可能である。
【００２４】
次に、本実施形態の第２の変更例を説明する。
【００２５】
上述した実施形態のＳ１５のステップでコンタクトホールパターンのエッジを移動させた結果、同一グループに属する隣接したコンタクトホールパターン間の距離が極めて近くなる、或いは、隣接したコンタクトホールパターンどうしが互いに重なってしまうような状態が生じ得る。同一グループに属するパターンは、実際に半導体装置を製造したときに同電位に維持されるため、上述したような状態が生じたとしても、電気的には特に問題は生じない。しかしながら、隣接したコンタクトホールパターン間の距離が一定の距離以下になると、安定してコンタクトホールパターンを形成することができなくなり、欠陥検査において検査ノイズの要因となる等の問題が生じる。
【００２６】
本変更例では、図１のＳ１５のステップにおいてコンタクトホールパターンのサイズを拡大した後、図８のフローチャートに示したような処理を行う。
【００２７】
図９は、本変更例の原理を示した図である。図９（ａ）に示すように、同一のメタル配線パターンＭ０に接続されるコンタクトホールパターンＣａ及びＣｂが、互いに近接して配置されているとする。このようなパターンに対して、図１のＳ１５のステップにおいてコンタクトホールパターンを拡大することで、図９（ｂ）に示すように、拡大されたコンタクトホールパターンＣａ’及びＣｂ’が得られる。本変更例では、図１のＳ１５のステップの後、拡大されたコンタクトホールパターンＣａ’及びＣｂ’の対向するエッジ間の距離を算出する（Ｓ２１）。その結果、エッジ間距離が所定値よりも小さい場合には、エッジ間の距離が大きくなる方向、言い換えると、コンタクトホールパターンのサイズが小さくなる方向にコンタクトホールパターンのエッジを移動させる（Ｓ２２）。具体的には、エッジ間距離とエッジ移動量との相関関係を予めテーブル化しておき、相関関係テーブルを参照してエッジ移動量を決定する。その結果、図９（ｃ）に示すように、縮小されたコンタクトホールパターンＣａ”及びＣｂ”が得られ、補正されたパターンデータが生成される（Ｓ２３）。
【００２８】
なお、エッジの移動は、両方のコンタクトホールパターンに対して行ってもよいし、一方のコンタクトホールパターンに対して行ってもよい。両方のコンタクトホールパターンのエッジを移動させる場合には、エッジ移動量が互いに等しくてもよいし、互いに異なっていてもよい。例えば、大きなコンタクトホールパターンと小さなコンタクトホールパターンとが近接している場合には、大きなコンタクトホールパターンのエッジ移動量を多くし、小さなコンタクトホールパターンのエッジ移動量を少なくする。これは、小さなコンタクトホールパターンほど、半導体装置の製造プロセスのばらつきの影響を受けやすいためである。
【００２９】
このように、本変更例では、上述した実施形態と同様の作用効果を得ることができる他、隣接するコンタクトホールパターンのエッジ間の距離が近づきすぎた場合の問題を回避することが可能である。
【００３０】
（実施形態２）
以下、本発明の第２の実施形態に係るパターンデータの補正方法の一例について、図１０に示したフローチャートを参照して説明する。本実施形態は、下側レイヤーとして素子領域レイヤー及びゲートレイヤーが、上側レイヤーとして配線レイヤーが設けられ、これらのレイヤー間を接続レイヤー（コンタクトホールレイヤー）に形成されたコンタクトによって接続するものである。
【００３１】
図１１は、素子領域レイヤーにおける素子領域パターンＥ２１ａ、Ｅ２１ｂ、Ｅ２１ｅ及びＥ２１ｆ、ゲートレイヤーにおけるゲートパターンＧ２１ｃ及びＧ２１ｄ、配線レイヤーにおけるメタル配線パターンＭ２１ａ、Ｍ２１ｂ、Ｍ２１ｃ、Ｍ２１ｄ及びＭ２１ｅ、並びに接続レイヤーにおけるコンタクトホールパターン（接続パターン）Ｃ２１ａ、Ｃ２１ｂ、Ｃ２１ｃ、Ｃ２１ｄ及びＣ２１ｅを、重ね合わせて示したものである。
【００３２】
図１２は、図１１のパターンを用いて製造される半導体装置の断面構造を示したものである。図１２（ａ）に示した断面は図１１のＡ−Ａ線に沿った断面に対応し、図１２（ｂ）に示した断面は図１１のＢ−Ｂ線に沿った断面に対応している。
【００３３】
図１２（ａ）及び図１２（ｂ）に示すように、素子分離領域２０１によって素子領域２０２（図１１の素子領域パターンＥ２１ａ及びＥ２１ｂに対応）が囲まれている。素子分離領域２０１及び素子領域２０２上には、ＭＯＳトランジスタのゲート電極を構成するゲート配線２０３（図１１のゲートパターンＧ２１ｃに対応）が形成されている。また、素子分離領域２０１及び素子領域２０２上には層間絶縁膜２０４が形成され、この層間絶縁膜２０４に形成されたコンタクトホール（図１１のコンタクトホールパターンＣ２１ａ、Ｃ２１ｂ及びＣ２１ｃに対応）内に、コンタクト２０５ａ、２０５ｂ及び２０５ｃが形成されている。層間絶縁膜２０４上には、メタル配線２０６ａ、２０６ｂ及び２０６ｃ（メタル配線パターンＭ２１ａ、Ｍ２１ｂ及びＭ２１ｃ対応）が形成されている。
【００３４】
図１１及び図１２からわかるように、本実施形態では、コンタクト２０５ａ及び２０５ｂはそれぞれ、メタル配線２０６ａと素子領域２０２との接続及びメタル配線２０６ｂと素子領域２０２との接続に用いられているのに対し、コンタクト２０５ｃは、メタル配線２０６ｃとゲート配線２０３との接続に用いられている。すなわち、コンタクトホールパターンが形成された接続レイヤーは、２つの下側レイヤー（素子領域レイヤー及びゲートレイヤー）の接続に用いられることになる。そのため、コンタクトホールパターンのサイズを変更する（コンタクトホールパターンのエッジを移動する）際に、下側レイヤーとして素子領域レイヤー及びゲートレイヤーのいずれも考慮する必要がある。
【００３５】
また、図１２からわかるように、素子領域２０２は一つの領域として形成されており、図１１に示した素子領域パターンＥ２１ａ及びＥ２１ｂも互いに分離されているわけではなく一つの領域となっている。しかしながら、素子領域パターンＥ２１ａ及びＥ２１ｂは、それぞれＭＯＳトランジスタのソース及びドレインが形成される領域であり、両領域の電位は通常は同一とはならない。そのため、補正処理を行う際には、素子領域パターンＥ２１ａと素子領域パターンＥ２１ｂとは、別の領域として取り扱う。
【００３６】
以下、図１０に示したフローチャートを参照して、本実施形態に係るパターンデータの補正方法を説明する。
【００３７】
まず、設計パターンのデータから、補正対象となる接続レイヤーのパターンデータと、下側レイヤー及び上側レイヤーのパターンデータを抽出する。すなわち、図１１に示した素子領域パターン、ゲートパターン、メタル配線パターン及びコンタクトホールパターンのパターンデータを抽出する（Ｓ３１）。
【００３８】
次に、一つの素子領域パターン内において別々の電位となる領域を分離するために、論理演算処理を行う（Ｓ３２）。図１３は、この論理演算処理を説明するための図である。まず、図１３（ａ）に示すように、素子領域パターンＥ２１ｘ（後で素子領域パターンＥ２１ａと素子領域パターンＥ２１ｂに分離される）とゲートパターンＧ２１ｃとを抽出する。続いて、論理演算処理として引き算処理を行い、素子領域パターンＥ２１ｘからゲートパターンＧ２１ｃがオーバーラップした部分を取り除く。その結果、図１３（ｂ）
に示すように、素子領域パターンＥ２１ｘから素子領域パターンＥ２１ａと素子領域パターンＥ２１ｂが分離される。
【００３９】
次に、抽出したパターン間の電気的な接続関係に関する情報を取得する（Ｓ３３）。続いて、得られた接続情報に基づいて、第１の実施形態と同様にして、各レイヤーに含まれるパターンを、実際に半導体装置を製造したときに同一グループ内のパターンが同電位となる複数のグループにグループ化する（Ｓ３４）。
【００４０】
図１４は、グループ化された状態を示した図である。図１１に示した配線パターンＭ２１ａと素子領域パターンＥ２１ａとがコンタクトホールパターンＣ２１ａを介して接続され、グループＧＲ２ａが構成される。配線パターンＭ２１ｂと素子領域パターンＥ２１ｂとがコンタクトホールパターンＣ２１ｂを介して接続され、グループＧＲ２ｂが構成される。配線パターンＭ２１ｃとゲートパターンＧ２１ｃとがコンタクトホールパターンＣ２１ｃを介して接続され、グループＧＲ２ｃが構成される。配線パターンＭ２１ｄとゲートパターンＧ２１ｄとがコンタクトホールパターンＣ２１ｄを介して接続され、グループＧＲ２ｄが構成される。配線パターンＭ２１ｅと素子領域パターンＥ２１ｅとがコンタクトホールパターンＣ２１ｅを介して接続され、グループＧＲ２ｅが構成される。また、素子領域パターンＥ２１ｆによって、グループＧＲ２ｆが構成される
次に、第１の実施形態と同様にして、あるグループに属するコンタクトホールパターンのエッジと、他のグループに属するパターンのエッジとの間の距離を算出する（Ｓ３５）。すなわち、各コンタクトホールパターンのエッジ毎に、他のグループに属するパターンの最近接エッジまでの距離を算出する。
【００４１】
次に、第１の実施形態と同様にして、算出されたエッジ間距離に応じて、コンタクトホールパターンのエッジを、コンタクトホールパターンのサイズが増加する方向に移動する（Ｓ３６）。具体的には、エッジ間距離とエッジ移動量との相関関係を予めテーブル化しておき、相関関係テーブルを参照してエッジ移動量を決定する。
【００４２】
このようにして、図１４に示すように、各コンタクトホールパターンが必要に応じて拡大され、補正されたパターンデータが生成される（Ｓ３７）。
【００４３】
なお、上述した例では、下側レイヤーとして複数のレイヤー（素子領域レイヤー及びゲートレイヤー）が存在する場合について説明したが、一般に下側レイヤー及び上側レイヤーの少なくとも一方に複数のレイヤーが存在した場合にも、上述したのと同様の手法を適用することが可能である。このように、下側レイヤー及び上側レイヤーの少なくとも一方に複数のレイヤーが存在した場合にも、第１の実施形態と同様の作用効果を得ることが可能である。また、一つのパターン領域内に別々の電位になる領域が存在する場合には、例えば上述したような適切な論理演算処理を行って領域を分離することで、適切な補正処理を行うことが可能となる。また、本実施形態においても、第１の実施形態の第１及び第２の変更例で説明したのと同様の手法を適用することができ、この場合にも第１の実施形態と同様の作用効果を得ることが可能である。
【００４４】
以上、第１及び第２の実施形態について説明したが、第１及び第２の実施形態で述べた補正方法によって得られた補正パターンデータは、言うまでもなく、フォトマスクの製造方法及び半導体装置の製造方法に適用可能である。すなわち、図１５のフローチャートに示すように、第１或いは第２の実施形態で述べた補正方法によって補正パターンデータを生成した後（Ｓ４１）、補正パターンデータからマスクパターンを形成することによってフォトマスクが製造される（Ｓ４２）。さらに、フォトマスク上のマスクパターンを導電膜や絶縁膜等が形成された半導体基板上のフォトレジストに転写し、現像によって得られたフォトレジストパターンを用いてエッチング処理等を行うことで、半導体装置を製造することが可能である。
【００４５】
また、第１及び第２の実施形態で述べた補正方法は、該方法の手順が記述されたプログラムによって動作が制御されるコンピュータによって、実現することが可能である。上記プログラムは、磁気ディスク等の記録媒体或いはインターネット等の通信回線（有線回線或いは無線回線）によって提供することが可能である。
【００４６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係るパターンデータの補正方法の一例を示したフローチャートである。
【図２】本発明の第１の実施形態に係り、各レイヤーのパターンを示した図である。
【図３】本発明の第１の実施形態に係り、各レイヤーのパターンを重ね合わせた状態を示した図である。
【図４】本発明の第１の実施形態に係り、図２に示したパターンを用いて製造される半導体装置の断面構造を示した図である。
【図５】本発明の第１の実施形態に係り、グループ化されたパターンを示した図である。
【図６】本発明の第１の実施形態に係り、コンタクトホールパターンのサイズを拡大した状態を示した図である。
【図７】本発明の第１の実施形態の第１の変更例を説明するための図である。
【図８】本発明の第１の実施形態の第２の変更例に係るパターンデータの補正方法を示したフローチャートである。
【図９】本発明の第１の実施形態の第２の変更例を説明するための図である。
【図１０】本発明の第２の実施形態に係るパターンデータの補正方法の一例を示したフローチャートである。
【図１１】本発明の第２の実施形態に係り、各レイヤーのパターンを重ね合わせた状態を示した図である。
【図１２】本発明の第２の実施形態に係り、図１１に示したパターンを用いて製造される半導体装置の断面構造を示した図である。
【図１３】本発明の第２の実施形態に係り、パターンの分離方法を説明するための図である。
【図１４】本発明の第２の実施形態に係り、コンタクトホールパターンのサイズを拡大した状態を示した図である。
【図１５】本発明の第１及び第２の実施形態に係るパターンデータの補正方法を、フォトマスクの製造方法及び半導体装置の製造方法に適用した場合の流れを示したフローチャートである。
【符号の説明】
【００４８】
Ｍ１１ａ、Ｍ１１ｂ、Ｍ１２ａ、Ｍ１２ｂ、Ｍ０…メタル配線パターン
Ｍ１１ａ’、Ｍ１１ｂ’、Ｍ１２ａ’、Ｍ１２ｂ’…拡大されたメタル配線パターン
Ｃ１１ａ、Ｃ１１ｂ、Ｃａ、Ｃｂ…コンタクトホールパターン
Ｃ１１ａ’、Ｃ１１ｂ’、Ｃａ’、Ｃｂ’…拡大されたコンタクトホールパターン
Ｃａ”、Ｃｂ”…縮小されたコンタクトホールパターン
ＣＲ１ａ、ＣＲ１ｂ…グループ
Ｅ２１ａ、Ｅ２１ｂ、Ｅ２１ｅ、Ｅ２１ｆ、Ｅ２１ｘ…素子領域パターン
Ｇ２１ｃ、Ｇ２１ｄ…ゲートパターン
Ｃ２１ａ、Ｃ２１ｂ、Ｃ２１ｃ、Ｃ２１ｄ、Ｃ２１ｅ…コンタクトホールパターン
Ｍ２１ａ、Ｍ２１ｂ、Ｍ２１ｃ、Ｍ２１ｄ、Ｍ２１ｅ…メタル配線パターン
ＣＲ２ａ、ＣＲ２ｂ、ＣＲ２ｃ、ＣＲ２ｄ、ＣＲ２ｅ、ＣＲ２ｆ…グループ
１０１…下地領域      １０２、１０４、１０６…層間絶縁膜
１０３ａ、１０３ｂ、１０７ａ、１０７ｂ…メタル配線      １０５…コンタクト
２０１…素子分離領域      ２０２…素子領域      ２０３…ゲート配線
２０４…層間絶縁膜      ２０５ａ、２０５ｂ、２０５ｃ…コンタクト
２０６ａ、２０６ｂ、２０６ｃ…メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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