(57)【要約】【課題】効果的に駆動ＴＦＴのしきい値電圧の変動を補償する。【解決手段】選択ＴＦＴ２０および制御ＴＦＴ３０をオフ、短絡ＴＦＴ２８およびリセット制御ＴＦＴ２６をオンして、駆動ＴＦＴ２４のゲート電圧をリセットする。次に。制御ＴＦＴ２４をオフのまま、選択ＴＦＴ２０をオンするとともに、短絡ＴＦＴ２８およびリセット制御ＴＦＴ２６をオフし、駆動ＴＦＴ２４のゲートにデータ信号を印加する。その後、選択ＴＦＴ２０がオンの期間において制御ＴＦＴ３０をオンし、その後選択ＴＦＴ２０をオフすることで制御ＴＦＴ３０がオンしたときに、駆動ＴＦＴ２４のゲート電圧が下がることを防止する。【選択図】図１
2006106141.tif 000002
【特許請求の範囲】
【請求項１】
制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、
この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする制御トランジスタと、
前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、
データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、
この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、
この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフするリセット制御トランジスタと、
を有し、
選択トランジスタがオフ、制御トランジスタがオンの状態で、短絡トランジスタおよびリセット制御トランジスタをオンした後、制御トランジスタをオフして駆動トランジスタの制御端電圧を所定電圧にセットし、次に制御トランジスタをオフのまま、短絡トランジスタおよびリセット制御トランジスタをオフするとともに、選択トランジスタをオンし、駆動トランジスタの制御端にデータ電圧を印加し、その後選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフすることを特徴とする有機ＥＬ画素回路。
【請求項２】
請求項１に記載の有機ＥＬ画素回路において、
前記選択トランジスタの制御端が接続され、選択トランジスタのオンオフを制御する第１制御ラインと、
前記短絡トランジスタおよびリセット制御トランジスタの制御端が接続され、これらトランジスタのオンオフを制御する第２制御ラインと、
前記制御トランジスタのオンオフを制御する第３制御ラインと、
を有し、
前記第１制御ラインを活性化している状態で、第３制御ラインを活性化し、その後第１制御ラインを不活性化することで、選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフすることを特徴とする有機ＥＬ画素回路。
【請求項３】
請求項１または２に記載の有機ＥＬ画素回路において、
前記駆動トランジスタは、ｐチャネルトランジスタであり、前記制御トランジスタは、ｎチャネルトランジスタであることを特徴とする有機ＥＬ画素回路。
【請求項４】
請求項３に記載の有機ＥＬ画素回路において、
前記駆動トランジスタと、制御トランジスタとの間にダイオードが形成されていることを特徴とする有機ＥＬ画素回路。
【請求項５】
制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、
この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする制御トランジスタと、
前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、
データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、
この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された第１容量と、
一端が前記駆動トランジスタの制御端と接続され他端が前記電源に接続された第２容量と、
を有し、
選択トランジスタがオフ、制御トランジスタがオンの状態で、短絡トランジスタをオンした後、制御トランジスタをオフして駆動トランジスタの制御端電圧を所定電圧にセットし、次に制御トランジスタをオフのまま、短絡トランジスタをオフするとともに、選択トランジスタをオンし、駆動トランジスタの制御端にデータ電圧を印加し、その後選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフすることを特徴とする有機ＥＬ画素回路。
【請求項６】
制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、
この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする制御トランジスタと、
前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、
データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、
この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、
を有し、
データラインを所定電位にセットした状態で選択トランジスタおよび短絡トランジスタをオンし、前記容量の一端をデータラインと同電位にするとともに、前記駆動トランジスタの制御端電荷を放電し、
次に制御トランジスタをオフし駆動トランジスタの制御端電位を所定電位にセットした後短絡トランジスタをオフし、
次に制御トランジスタをオフしたまま、データラインにデータ電圧をセットして容量にデータ電圧を保持するとともに、駆動トランジスタの制御端にデータ信号を印加し、その後選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフすることを特徴とする有機ＥＬ画素回路。
【発明の詳細な説明】
【技術分野】
【０００１】
有機ＥＬ素子へ供給する駆動電流をデータ信号に応じて制御する有機ＥＬ画素回路に関する。
【背景技術】
【０００２】
自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目されている。
【０００３】
特に、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置では、高精細な表示が可能である。
【０００４】
このアクティブマトリクス型ＥＬ表示装置では、基板上に複数本のゲートラインが行（水平）方向に延び、複数本のデータライン及び電源ラインが列（垂直）方向に延びており、各画素は有機ＥＬ素子と、選択ＴＦＴ、駆動ＴＦＴ及び保持容量を備えている。ゲートラインを選択することで選択ＴＦＴをオンし、データライン上のデータ電圧（電圧ビデオ信号）を保持容量に充電し、この電圧で駆動ＴＦＴをオンして電源ラインからの電力を有機ＥＬ素子に流している。
【０００５】
【特許文献１】特表２００２−５１４３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。
【０００７】
そこで、駆動ＴＦＴにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。
【０００８】
ここで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、上記特許文献１）。
【０００９】
しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。
【００１０】
本発明は、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。
【課題を解決するための手段】
【００１１】
本発明は、制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする制御トランジスタと、前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、この容量の前記選択トランジスタ側と、前記電源との間の接続をオンオフするリセット制御トランジスタと、を有し、選択トランジスタがオフ、制御トランジスタがオンの状態で、短絡トランジスタおよびリセットトランジスタをオンした後、制御トランジスタをオフして駆動トランジスタの制御端電圧を所定電圧にセットし、次に制御トランジスタをオフのまま、短絡トランジスタおよびリセットトランジスタをオフするとともに、選択トランジスタをオンし、駆動トランジスタの制御端にデータ電圧を印加し、その後選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフすることを特徴とする。
【００１２】
また、前記選択トランジスタの制御端が接続され、選択トランジスタのオンオフを制御する第１制御ラインと、前記短絡トランジスタおよびリセット制御トランジスタの制御端が接続され、これらトランジスタのオンオフを制御する第２制御ラインと、前記制御トランジスタのオンオフを制御する第３制御ラインと、を有し、前記第１制御ラインを活性化している状態で、第３制御ラインを活性化し、その後第１制御ラインを不活性化することで、選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフすることが好適である。
【００１３】
また、前記駆動トランジスタは、ｐチャネルトランジスタであり、前記制御トランジスタは、ｎチャネルトランジスタであることが好適である。
【００１４】
また、前記駆動トランジスタと、制御トランジスタとの間にダイオードが形成されていることが好適である。
【００１５】
また、本発明は、制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする制御トランジスタと、前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された第１容量と、一端が前記駆動トランジスタの制御端と接続され他端が前記電源に接続された第２容量と、を有し、選択トランジスタがオフ、制御トランジスタがオンの状態で、短絡トランジスタをオンした後、制御トランジスタをオフして駆動トランジスタの制御端電圧を所定電圧にセットし、次に制御トランジスタをオフのまま、短絡トランジスタをオフするとともに、選択トランジスタをオンし、駆動トランジスタの制御端にデータ電圧を印加し、その後選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフすることを特徴とする。
【００１６】
また、本発明は、制御端の電位に応じた駆動電流を電源から有機ＥＬ素子に流す駆動トランジスタと、この駆動トランジスタと前記有機ＥＬ素子の間に挿入配置され、前記駆動電流をオンオフする制御トランジスタと、前記駆動トランジスタをダイオード接続するか否かを制御する短絡トランジスタと、データラインからのデータ信号を前記駆動トランジスタの制御端へ供給するか否かを制御する選択トランジスタと、この選択トランジスタと、前記駆動トランジスタの制御端との間に挿入配置された容量と、を有し、データラインを所定電位にセットした状態で選択トランジスタおよび短絡トランジスタをオンし、前記容量の一端をデータラインと同電位にするとともに、前記駆動トランジスタの制御端電荷を放電し、次に制御トランジスタをオフし駆動トランジスタの制御端電位を所定電位にセットした後短絡トランジスタをオフし、次に制御トランジスタをオフしたまま、データラインにデータ電圧をセットして容量にデータ電圧を保持するとともに、駆動トランジスタの制御端にデータ信号を印加し、その後選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフすることを特徴とする。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフする。制御トランジスタをオンすると、有機ＥＬ素子に電流が流れ始め、これによって、駆動トランジスタの有機ＥＬ素子側の端子の電圧が低くなり、これによって駆動トランジスタの制御端電圧が低くなりやすい。しかし、本発明では、この時に選択トランジスタがオンしている。そこで、コンデンサのデータライン側の電圧が変化しにくく、従って駆動トランジスタの制御端電圧の変動を抑制することができる。
【００１８】
また、前記駆動トランジスタは、ｐチャネルトランジスタであり、前記制御トランジスタは、ｎチャネルトランジスタであり、前記駆動トランジスタと、制御トランジスタとの間にダイオードが形成されていることで、駆動トランジスタと制御トランジスタを同一の半導体層を用いて形成することができ、効率的なレイアウトが可能になる。
【００１９】
さらに、リセット制御トランジスタを省略することも好適である。この場合には、データラインに、所定の電圧（例えば、電源電圧）をセットして、選択トランジスタをオンすればよい。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２１】
図１は、実施形態に係る１画素の画素回路の構成を示す図である。垂直方向に伸びるデータラインＤＬには、ｎチャネルの選択ＴＦＴ２０のドレインが接続されている。この選択ＴＦＴ２０のゲートは水平方向に伸びるゲートラインＧＬに接続され、ソースはコンデンサ２２の一端に接続されている。コンデンサ２２の他端はｐチャネルの駆動ＴＦＴ２４のゲートに接続されている。さらに、選択ＴＦＴ２０のソースと、コンデンサ２２の接続部には、ｎチャネルのリセット制御ＴＦＴ２６のドレインが接続されており、このリセット制御ＴＦＴ２６のソースは垂直方向に伸びる電源ラインＰＶＤＤに接続されている。さらに、駆動ＴＦＴ２４のゲートには、ｎチャネルの短絡ＴＦＴ２８のソースが接続され、この短絡ＴＦＴ２８のドレインは、駆動ＴＦＴ２４のドレインに接続されている。そして、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８のゲートは、リセットラインＲＳＴ１に接続されている。
【００２２】
また、駆動ＴＦＴ２４のソースは、電源ラインＰＶＤＤに接続され、ドレインはダイオード４０を介しｎチャネルの制御ＴＦＴ３０のドレインに接続されている。ここで、駆動ＴＦＴ２４と、制御ＴＦＴ３０は、１つの連続する半導体層を用いて構成されており、駆動ＴＦＴ２４のドレインは、ｐ型不純物がドープされており、一方制御ＴＦＴ３０のドレインは、ｎ型不純物がドープされている。ダイオード４０は、この連続する半導体層におけるｐｎ接合によって生じるものである。ここで、図のように、ダイオード４０を短絡ＴＦＴ２８との接続部より、駆動ＴＦＴ２４側に配置することで、短絡ＴＦＴ２８から制御ＴＦＴ３０への電流が阻止されることがなくなり、駆動ＴＦＴ２４のゲート電圧のリセットが問題なく行える。なお、駆動ＴＦＴ２４と、制御ＴＦＴ３０を別個の半導体層を用いて構成し、その接続はメタル層を利用すれば、ダイオード４０を省略できるが、この場合メタル層との２つのコンタクトが必要となり、レイアウト時に不利となる。
【００２３】
制御ＴＦＴ３０のソースは、有機ＥＬ素子３２のアノードに接続され、ゲートは水平方向に伸びるリセットラインＲＳＴ２に接続されている。有機ＥＬ素子３２のカソードは、カソード電源ＣＶに接続されている。ここで、通常の場合、有機ＥＬ素子３２のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源ＣＶに接続されている。
【００２４】
次に、この画素回路の動作について、図２に基づいて説明する。ゲートラインＧＬが該当水平ライン（行）の画素が選択される１Ｈ（水平期間）の選択期間だけＨレベルになる。図において、ゲートラインＧＬ（−１）は、該当水平ラインの１つ上の水平ラインについてのゲートラインであり、１Ｈ前のタイミングでＨレベルになる。そして、ＧＬ（−１）がＨレベルとなるとこれと同時にリセットラインＲＳＴ１がＨレベルになる。このリセットラインＲＳＴ１のＨレベルによって、選択ＴＦＴ２０がオフ、制御ＴＦＴ３０がオンの状態で、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオンし、有機ＥＬ素子３２に所定の電流が流れる。これによって、コンデンサ２２の選択ＴＦＴ２０側が電源電圧ＰＶＤＤの状態で、駆動ＴＦＴ２４のドレインソース間が短絡され、駆動ＴＦＴ２４のゲートから電荷が引き抜かれ、リセットされる。
【００２５】
次に、所定の短期間Δだけ遅れてリセットラインＲＳＴ２がＬレベルになり、制御ＴＦＴ３０がオフする。一方、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８はオンしているため、コンデンサ２２の駆動ＴＦＴ２４のゲートに接続されているのと反対側がＰＶＤＤの電位に保たれている状態で、駆動ＴＦＴ２４のゲート・ドレイン間は短絡ＴＦＴ２８によって短絡され、駆動ＴＦＴ２４はダイオード接続される。そこで、駆動ＴＦＴ２４のゲート電位は、ＰＶＤＤよりしきい値電圧Ｖｔだけ低い電圧になり、このしきい値電圧Ｖｔの電圧が、コンデンサ２２に保持される。
【００２６】
このように、１Ｈ前の水平期間において、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧Ｖｔが充電される。次に、リセットラインＲＳＴ１がＬレベルとなり、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオフされる。ここで、リセットラインＲＳＴ２は、Ｌレベルに維持され、制御ＴＦＴ３０はオフのままにする。
【００２７】
次に、該当水平ラインの選択期間に入り、ゲートラインＧＬがＨレベルになり、これによって選択ＴＦＴ２０がオンになる。この状態で、水平ドライバは、ビデオラインＤＬから供給される各画素のビデオ信号を各データラインＤＬに順次供給する。従って、データラインＤＬには、対応する画素についてビデオ信号が設定される。そして、このデータラインＤＬは、ゲートラインＧＬがＬレベルになるまで、ビデオ信号の電位を維持する。
【００２８】
データラインＤＬがビデオ信号の電位に設定されると、コンデンサ２２の他端である駆動ＴＦＴ２４のゲート電位は、ビデオ信号の電圧（データ電圧）によりシフトされる。そして、リセットラインＲＳＴ２がＨレベルとなり、制御ＴＦＴ３０がオンとなり、駆動ＴＦＴ２４にそのゲート電位に応じた電流が流れ、これが制御ＴＦＴ３０を介し、有機ＥＬ素子３２に流れる。その後、ゲートラインＧＬがＬレベルに復帰して選択ＴＦＴ２０がオフした後も、駆動ＴＦＴ２４のゲート電位はそのときの電圧のまま保たれ、有機ＥＬ素子３２にはビデオ信号の電圧に応じた電流が流れ、発光する。
【００２９】
このように、本実施形態では、最初に駆動ＴＦＴ２４のゲートに、ＰＶＤＤより駆動ＴＦＴ２４のしきい値電圧Ｖｔ分だけ低い電圧を設定し、これをコンデンサ２２に保持する。従って、各画素の駆動ＴＦＴ２４の間でしきい値電圧Ｖｔにバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子３２に供給することができる。
【００３０】
特に、リセット制御ＴＦＴ２６により、コンデンサ２２の選択ＴＦＴ２０側の電圧を一定電位（この例ではＰＶＤＤ）に設定している。このため、前フレームでの書き込みデータ影響を排除して、短絡ＴＦＴ２８をオンしたときに、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧Ｖｔに応じた電圧を確実に保持することができる。また、しきい値電圧Ｖｔのセットの際には、データラインＤＬの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、該当するゲートラインＧＬがＬレベルの期間であれば、駆動トランジスタのゲート電圧のリセットをいずれのタイミングでも行うこともでき、リセットの時間を長くして、確実なしきい値電圧のセットが行える。
【００３１】
さらに、制御ＴＦＴ３０がオンしている状態で、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８を同時にオンする。このため、駆動ＴＦＴ２４のゲート電圧のリセットが確実に行える。
【００３２】
そして、本実施形態では、ゲートラインＧＬがＨレベルで選択ＴＦＴ２０がオンしている状態で、リセットラインＲＳＴ２をＨレベルとして、制御ＴＦＴ３０をオンする。制御ＴＦＴ３０がオンすると、有機ＥＬ素子３２に電流が流れ始め、駆動ＴＦＴ２４のドレイン電圧が下がり、この影響でそのゲート電圧も下がりやすい。本実施形態では、この制御ＴＦＴ３０がオンするときに、選択ＴＦＴ２０がオンであり、コンデンサ２２の一端がデータラインＤＬに接続されている。従って、制御ＴＦＴ３０がオンすることで、駆動ＴＦＴ２４のドレイン電位が変動しても、コンデンサ２２の一端の電位は変動しにくいのでゲート電位は変動しにくく、入力されたビデオデータに則した電位を保持することができ、データ電圧に応じた有機ＥＬ素子３２の発光が達成できる。
【００３３】
また、制御ＴＦＴ３０をｐチャネルにすると、リーク電流が生じやすく、駆動ＴＦＴ２４のゲートドレイン間を短絡ＴＦＴ２８をオンして駆動ＴＦＴ２４のゲート電圧をＰＶＤＤ−ＶＦにセットする際に、ゲート電圧が低くなる傾向がある。制御ＴＦＴ３０をｎチャネルにすることによって、リーク電流を減少して、駆動ＴＦＴ２４の正確なゲート電圧セットが行える。
【００３４】
また、本実施形態において、ＰＶＤＤは５Ｖ未満、データラインＤＬにセットされるデータ電圧の黒レベル電圧はＰＶＤＤより２Ｖ程度高い電圧に設定される。これによって、黒レベルの際に駆動ＴＦＴ２４のゲートをソースの電圧であるＰＶＤＤに対し、十分高い電圧として、電流が流れるのを防止して、黒レベルを達成することができる。
【００３５】
「画素回路他の構成例」
図３には、画素回路の他の構成例を示している。この回路では、リセット制御ＴＦＴ２６を省略し、これに代えて一端が電源ラインＰＶＤＤ他端が駆動ＴＦＴ２４のゲートに接続される容量３４が設けられている。また、選択ＴＦＴ２０、短絡ＴＦＴ２８、制御ＴＦＴ３０は、いずれもｐチャネルＴＦＴで形成されている。この画素回路は、特許文献１に記載されいるものと同様であり、同様に動作する。
【００３６】
ここで、本実施形態においては、短絡ＴＦＴ２８のオンと、制御ＴＦＴ３０のオンのタイミングを図２に示したように、若干ずらす。なお、この実施形態では、ｐチャネルＴＦＴを利用しているため、各ラインに供給される信号の極性は反対になる。
【００３７】
そして、本実施形態においては、選択ＴＦＴ２０がオンしているときに、制御ＴＦＴ３０をオンさせる。これによって、上述の場合と同様に、制御ＴＦＴ３０のオンに伴い駆動ＴＦＴ２４のゲート電圧が低下するのを防止することができる。
【００３８】
「タイミング発生回路の構成」
図４には、上述のようなリセットラインＲＬ１、ＲＳＴ２に供給する信号ＲＳＴ１、ＲＳＴ２の発生回路が示されている。
【００３９】
入力信号としては、１水平ライン上のゲート信号の反転信号であるＸＧＬ（−１）と、当該水平ラインのゲート信号の反転信号であるＸＧＬと、水平方向のドライバ最終段の出力信号の反転信号であるＸＨＯＵＴと、を利用する。
【００４０】
ＸＧＬは、インバータ５０によって反転され、ＧＬが出力される。また、ＸＧＬ（−１）がインバータ５２によって反転されてリセット信号ＲＳＴ１として出力される。
【００４１】
ＸＧＬと、ＸＨＯＵＴは、ノアゲート５４に入力される。このノアゲート５４の出力は、ｎチャネルＴＦＴ５６のゲートに供給されるとともに、ノアゲート５８に入力される。
【００４２】
ＴＦＴ５６は、ソースがグランドに接続され、ドレインはｐチャネルＴＦＴ６０のドレインに接続され、このＴＦＴ６０のソースが電源に接続されている。また、ＴＦＴ６０のゲートには、ＸＧＬ（−１）が供給されている。
【００４３】
ＴＦＴ６０とＴＦＴ５６の接続部は、ノアゲート５８に入力されるとともに、この入力ラインには、インバータ６２ａ、６２ｂの直列接続からなるラッチ回路６２が接続されている。すなわち、ＴＦＴ６０とＴＦＴ５６の接続部からノアゲート５８の入力ラインには、インバータ６２ａに入力され、インバータ６２ｂの出力が返されている。従って、ＴＦＴ６０とＴＦＴ５６の接続部が変化した場合に、その変化がラッチ回路６２に取り込まれた後、ノアゲート５８への入力が変化する。
【００４４】
このような回路における動作について、図５に基づいて説明する。ＸＧＬ（−１）、ＸＧＬは、１水平ラインの選択期間だけＬレベルになる信号であり、Ｌレベルになる期間が１Ｈだけシフトしている。ＸＨＯＵＴは、１Ｈに１回Ｌレベルになる信号であり、各ラインのゲート信号がＬレベルになる期間の終了前においてＬレベルとなり、ゲート信号がＨレベルになる若干前にＨレベルに戻る。
【００４５】
このような信号によって、ＴＦＴ６０のゲートに入力される信号Ａは、ＸＧＬ（−１）と同じ信号となる。ノアゲート５４の出力信号である信号Ｂは、ＸＧＬと、ＸＨＯＵＴの両方がＬレベルの時のみＨレベルとなる。
【００４６】
さらに、ノアゲート５８の入力ラインの信号Ｃは、ＸＧＬ（−１）のＬレベルによって立ち上がり、ノアゲート５４のＨレベルによって立ち下がる信号となる。ここで、ＴＦＴ６０、５６の能力と、ラッチ回路６２に能力に差があり、ラッチ回路６２の書き込みに時間が掛かると、その能力差に応じて遅れることになる。すなわち、ＸＧＬ（−１）の立ち下がりに応じてＴＦＴ６０、５６の接続点は上昇しようとするが、ラッチ回路６２の出力がＨレベルになるまでの期間Δだけ、立ち上がるのが遅れる。一方、ノアゲート５４の出力がＨレベルとなった場合にも、信号Ｂは、Δだけ遅れてＬレベルになる。
【００４７】
さらに、リセット信号ＲＳＴ２は、ノアゲート５８の出力であり、ノアゲート５８の入力が２つともＬレベルの時のみＨレベルを出力する。従って、リセット信号ＲＳＴ２は、信号Ｃの立ち上がりによって、Ｌレベルとなり、その後の信号Ｂの立ち下がりによって、Ｈレベルとなる。
【００４８】
このようにして、リセット信号ＲＳＴ２の立ち下がりタイミングは、リセット信号ＲＳＴ１の立ち上がりタイミングに比べ、若干遅れる。この遅れ時間は、ＴＦＴ６０、５６の能力と、ラッチ回路６２を構成するインバータ６２ａ、６２ｂの能力に差によって決定される。例えば、ラッチ回路６２を構成するインバータ６２ａ、６２ｂの能力をＴＦＴ６０、５６の能力の２倍程度に設定することが好適である。これによって、例えば４００ｎｓｅｃ程度の遅延が得られる。一方、この程度の遅延を容量によって得ようとすると、かなりの面積が必要となる。このため、この回路によって、効果的な信号の遅延を図ることできる。
【００４９】
一方、ＲＳＴ２の立ち上がりは、信号ＸＨＯＵＴの立ち上がりに同期しており、予め定められたタイミングである。ゲートラインＧＬの立ち下がりより、所定の短時間１ｆＨ  （ここで、１ｆＨは、最小周期であり、例えば、２００ｎｓｅｃ程度である。）だけ、早い。従って、この回路によって、所定時間だけ、選択ＴＦＴ２０と、制御ＴＦＴ３０を両方オンする時間、設けることができる。
【００５０】
このように、本回路によれば、所定の遅延時間を２つのＴＦＴ５６、６０の直列接続からなるドライバーと、ラッチ回路６２の能力差によって、得ることができる。従って、通常のように容量を設け、その充電時間を利用する回路に比べ、所要面積を小さくすることができる。
【図面の簡単な説明】
【００５１】
【図１】実施形態の構成を示す回路図である。
【図２】実施形態の動作を説明するための信号の波形図である。
【図３】他の実施形態の構成を示す回路図である。
【図４】リセット信号ＲＳＴ１、ＲＳＴ２を生成する回路の構成を示す図である。
【図５】図４の回路の動作を説明するための信号の波形図である。
【符号の説明】
【００５２】
２０  選択ＴＦＴ、２２  コンデンサ、２４  駆動ＴＦＴ、２６  リセット制御ＴＦＴ、２８  短絡ＴＦＴ、３０  制御ＴＦＴ、３４  容量、５０  インバータ、５２  インバータ、５４，５８  ノアゲート、５６，６０  ＴＦＴ、６２  ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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