(57)【要約】【課題】消費電力を低減することのできる半導体装置およびその製造方法を提供する。【解決手段】ＭＩＳＦＥＴ１０は、不純物濃度Ｃのチャネル領域２０を有するｐ型の基板１と、チャネル領域２０上に形成された、ＳｉＯ2よりなる絶縁膜１１と、絶縁膜１１上に形成されたＨｆＳｉＯＮよりなる絶縁膜１２とを備えている。不純物濃度Ｃのチャネル領域を有し、基板１と同一の材質よりなる基板と、チャネル領域上に形成されたＳｉＯＮのみよりなる絶縁膜とを備える別のＭＩＳＦＥＴを想定し、チャネル領域における電子の移動度の最大値よりもチャネル領域２０における電子の移動度の最大値が高くなるように、チャネル領域２０の不純物濃度Ｃが設定されている。【選択図】図１
2006295131.tif 000002
【特許請求の範囲】
【請求項１】
不純物濃度Ｃのチャネル領域を有する半導体基板と、
シリコンと酸素とを含み、前記チャネル領域上に形成された第１ゲート絶縁膜と、
ハフニウムと酸素とを含み、前記第１ゲート絶縁膜上に形成された第２ゲート絶縁膜とを備える半導体装置であって、
不純物濃度Ｃの別のチャネル領域を有し、前記半導体基板と同一の材質よりなる別の半導体基板と、前記別のチャネル領域上に形成されたＳｉＯＮのみよりなる別のゲート絶縁膜とを備える別の半導体装置を想定し、
前記別のチャネル領域における電子の移動度の最大値よりも前記チャネル領域における電子の移動度の最大値が高くなるように、前記チャネル領域の不純物濃度Ｃが設定されていることを特徴とする、半導体装置。
【請求項２】
前記不純物濃度Ｃは、２×１０17／ｃｍ3以上１×１０20／ｃｍ3以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート絶縁膜は、ＳｉＯＮまたはＳｉＯ2のいずれかよりなることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記第２ゲート絶縁膜は、ＨｆＳｉＯＮよりなることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記チャネル領域の電界強度が高電界領域にある場合に、前記チャネル領域における電子の移動度がユニバーサルカーブを超えていることを特徴とする、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１ゲート絶縁膜の等価酸化膜厚が０．５ｎｍ以上１．０ｎｍ以下であることを特徴とする、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
ポリシリコンを含み、前記第２ゲート絶縁膜上に形成されたゲート電極をさらに備えることを特徴とする、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
不純物濃度Ｃのチャネル領域を半導体基板に形成する工程と、
シリコンと酸素とを含む第１ゲート絶縁膜を前記チャネル領域上に形成する工程と、
ハフニウムと酸素とを含む第２ゲート絶縁膜を前記第１ゲート絶縁膜上に形成する工程とを備え、
前記チャネル領域を形成する工程において、前記チャネル領域の電子の移動度が、不純物濃度Ｃのチャネル領域上に酸窒化シリコンよりなるゲート絶縁膜のみを形成した場合におけるチャネル領域の電子の移動度よりも高くなるように、前記不純物濃度Ｃを設定することを特徴とする、半導体装置の製造方法。
【請求項９】
前記半導体基板はシリコンよりなり、
酸素を含む雰囲気において１０００℃以上１１００℃未満で２０秒以上４０秒以下の時間前記半導体基板を酸化することによって、前記第１ゲート絶縁膜を形成することを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板はシリコンよりなり、
Ｎ2Ｏ雰囲気で前記半導体基板を酸窒化することによって、前記第１ゲート絶縁膜を形成することを特徴とする、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、高誘電率材料よりなるゲート絶縁膜を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）の基本構成回路であるＭＩＳ（metal-insulator  semiconductor）ＦＥＴ（field-effect  transistor）では、これまでスケーリング則に従い高集積化が実現されてきた。ＭＩＳＦＥＴにおいては、ゲート酸化膜として二酸化シリコン（ＳｉＯ2）が用いられてきた。しかし、ＳｉＯ2を用いたゲート絶縁膜は、２．０ｎｍ程度の膜厚で限界に到達すると考えられている。すなわち、ＳｉＯ2を用いたゲート絶縁膜を２．０ｎｍ程度より薄い膜厚にすると、トンネルリーク電流の増大により消費電力が増加するという問題が起こる。また、ゲート絶縁膜の信頼性が低下するという問題が起こる。また、不純物に対する拡散バリアが弱くなり、ゲート電極からの不純物漏れを引き起こすという問題が起こる。さらに、薄いＳｉＯ2膜を均一性良く、量産するには厳密な製造制御が必要となる。
【０００３】
そこで、更なる素子の微細化と高速化を両立し、このスケーリング限界を打破するために、ＳｉＯ2より薄く形成されても同等以上の電界効果性能が得られる高誘電率（ｈｉｇｈ−Ｋ）材料の開発が精力的に進められている。有力候補となっている材料は、ジルコニア（ＺｒＯ2）、ハフニア（ＨｆＯ2）などのＩＶ族酸化物、アルミナ（Ａｌ2Ｏ3）、イットリア（Ｙ2Ｏ3）などのＩＩＩ族酸化物、およびシリケートなどである。ＩＶ族酸化物およびＩＩＩ族酸化物はＳｉ半導体の初期にゲート絶縁膜として利用された材料である。しかし、ＳｉＯ2によるゲート絶縁膜の形成技術が確立された後は、その優れた特性のため、もっぱらＳｉＯ2が用いられてきた。
【０００４】
しかし、Ａｌ2Ｏ3などの高誘電率材料をゲート絶縁膜に適用したＭＩＳＦＥＴを作製した場合、次のような問題点が存在する。高誘電率材料のゲート絶縁膜とポリシリコン電極とを組み合わせた場合ピニングが起こるため、Ｎチャネル型のＭＩＳＦＥＴのフラットバンド電圧が、正電圧側に０．３Ｖ程度シフトし、ＭＩＳＦＥＴの閾値電圧も変化する。また、電子の移動度が小さく、ＳｉＯ2膜のユニバーサルカーブに比べて約１／４であるため、ＭＩＳＦＥＴを動作させた時のソース・ドレイン間の電流を期待通りに増大させることができない。電子の移動度が小さい原因の一つは、絶縁膜中に存在する固定電荷によってチャネル中の電子が散乱されるためと考えられている。
【０００５】
ここで、ユニバーサルカーブとはキャリアの移動度の有効電界依存性を与える普遍的曲線であり、ＳｉＯ2よりなる絶縁膜を有するＭＩＳＦＥＴにおけるキャリアの移動度の最大値を経験的に定義したものである。ユニバーサルカーブは、ＭＩＳＦＥＴにおけるキャリアの移動度を比較するのに広く用いられている。S.Takagi et al., "On the Universality of Inversion Layer Mobility in Si MOSFET's: Part I-Effects of Substrate Impurity Concentration", IEEE Trans. Electron Devices., Vol.41 No.12 pp.2357-2362. 1994 （非特許文献１）には、ＳｉＯ2よりなるゲート絶縁膜を有するＭＩＳＦＥＴのユニバーサルカーブが記載されている。このユニバーサルカーブを図１６に示す。図１６は、シリコン基板の主表面の面方位が（１００）であり、基板温度が７７Ｋおよび３００Ｋである場合における電子の移動度の有効電界変化を示している。図１６を参照して、ある基板温度、ある基板濃度ＮAでの電子の移動度は、ある有効電界強度で最大値を有している。
【０００６】
電子の移動度の向上に関して、特開２００３−６９０１１号公報（特許文献１）には、Ａｌ2Ｏ3よりなるゲート絶縁膜をＳｉ（シリコン）基板上に形成し、Ｓｉ基板と金属酸化物に挟まれた領域にシリコン酸化膜あるいはシリコン酸窒化膜を形成した半導体装置が開示されている。これにより、Ａｌ2Ｏ3／Ｓｉ界面に金属的なＡｌＯＸ結合状態が形成されるのを抑止することができ、ＡｌＯＸ結合状態から電子が発生するのを抑止することができ、Ａｌ2Ｏ3／Ｓｉ基板界面の固定電荷を減らすことができる。その結果、Ｎチャネル型のＭＩＳＦＥＴにおける電子の移動度は、ＳｉＯ2膜のユニバーサルカーブに比べて約３／４程度の移動度にまで向上している。
【特許文献１】特開２００３−６９０１１号公報
【非特許文献１】S.Takagi et al., "On the Universality of Inversion Layer Mobility in Si MOSFET's: Part I-Effects of Substrate Impurity Concentration", IEEE Trans. Electron Devices., Vol.41 No.12 pp.2357-2362. 1994
【発明の開示】
【発明が解決しようとする課題】
【０００７】
高誘電率材料をゲート絶縁膜として用いた場合には、チャネル領域における電子の移動度が低かった。このため、ソース・ドレイン間を流れる電流が減少し、必要なオン電流が得られないため電源電圧を高くする必要が生じる。その結果、消費電力が増加するという問題があった。また、高速動作を実現することができなかった。特許文献１に開示されている技術を用いても、電子の移動度は依然としてユニバーサルカーブを上回ることはなく、キャリアの移動度としては十分ではなかった。
【０００８】
したがって、本発明の一の目的は、消費電力を低減することのできる半導体装置およびその製造方法を提供することである。
【０００９】
また、本発明の他の目的は、高速動作を実現することのできる半導体装置およびその製造方法である。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、不純物濃度Ｃのチャネル領域を有する半導体基板と、シリコンと酸素とを含み、上記チャネル領域上に形成された第１ゲート絶縁膜と、ハフニウムと酸素とを含み、上記第１ゲート絶縁膜上に形成された第２ゲート絶縁膜とを備えている。不純物濃度Ｃの別のチャネル領域を有し、上記半導体基板と同一の材質よりなる別の半導体基板と、上記別のチャネル領域上に形成されたＳｉＯＮ（酸窒化シリコン）のみよりなる別のゲート絶縁膜とを備える別の半導体装置を想定し、上記別のチャネル領域における電子の移動度の最大値よりも上記チャネル領域における電子の移動度の最大値が高くなるように、上記チャネル領域の不純物濃度Ｃが設定されている。
【００１１】
本発明の半導体装置の製造方法は、不純物濃度Ｃのチャネル領域を半導体基板に形成する工程と、シリコンと酸素とを含む第１ゲート絶縁膜を前記チャネル領域上に形成する工程と、ハフニウムと酸素とを含む第２ゲート絶縁膜を前記第１ゲート絶縁膜上に形成する工程とを備えている。チャネル領域を形成する工程において、チャネル領域の電子の移動度の最大値が、不純物濃度Ｃのチャネル領域上に酸窒化シリコンよりなるゲート絶縁膜のみを形成した場合におけるチャネル領域の電子の移動度の最大値よりも高くなるように、不純物濃度Ｃを設定する。
【００１２】
本願発明者らは、ハフニウムと酸素とを含む高誘電率材料をゲート絶縁膜として用いた場合であっても、半導体基板におけるチャネル領域の不純物濃度Ｃを適当な値に設定することにより、チャネル領域における電子の移動度を飛躍的に向上できることを見出した。すなわち、不純物濃度Ｃの別のチャネル領域を有し、上記半導体基板と同一の材質よりなる別の半導体基板と、上記別のチャネル領域上に形成されたＳｉＯＮのみよりなる別のゲート絶縁膜とを備える別の半導体装置を想定する。本発明の半導体装置およびその製造方法では、この別のチャネル領域における電子の移動度の最大値よりも上記チャネル領域における電子の移動度の最大値が高くなるように、上記チャネル領域の不純物濃度Ｃが設定されている。これにより、電子の移動度を向上することができる。
【００１３】
また、第１ゲート絶縁膜を形成することによって第２ゲート絶縁膜を半導体基板から離すことができる。これにより、第２ゲート絶縁膜に存在する固定電荷をチャネル領域から離すことができる。その結果、電子の移動度を向上することができる。
【００１４】
電子の移動度を向上することにより、ソース・ドレイン間を流れる電流が増加するため電源電圧を低減できる。その結果、消費電力を低減することができる。また、高速動作を実現することができる。
【００１５】
本発明の半導体装置において好ましくは、上記チャネル領域の不純物濃度Ｃは、２×１０17／ｃｍ3以上１×１０20／ｃｍ3以下である。これにより、本発明の半導体装置のチャネル領域における電子の移動度の最大値が、ＳｉＯＮのみよりなるゲート絶縁膜を備える半導体装置のチャネル領域における電子の移動度の最大値よりも高くなる。
【００１６】
本発明の半導体装置において好ましくは、第１ゲート絶縁膜は、ＳｉＯＮまたはＳｉＯ2のいずれかよりなっている。
【００１７】
ＳｉＯＮおよびＳｉＯ2は、第２ゲート絶縁膜と反応し難く、耐熱性を有しており、ある程度の誘電率を有しているので、第１ゲート絶縁膜の材料として適している。
【００１８】
本発明の半導体装置において好ましくは、第２ゲート絶縁膜は、ＨｆＳｉＯＮよりなっている。
【００１９】
ＨｆＳｉＯＮは、高い誘電率を有しており、ハフニウムと酸素とを含む他の絶縁膜に比べて結晶化しにくいので、第２ゲート絶縁膜の材料として適している。
【００２０】
本発明の半導体装置において好ましくは、上記チャネル領域の電界強度が高電界領域にある場合に、チャネル領域における電子の移動度がユニバーサルカーブを超えている。
【００２１】
本発明の半導体装置によれば、ユニバーサルカーブを越える程度まで電子の移動度を向上することができる。なお、「高電界領域」とは、チャネル領域における半導体基板表面に対して垂直な方向の電界強度が０．８（ＭＶ／ｃｍ）以上である領域を意味している。
【００２２】
本発明の半導体装置において好ましくは、第１ゲート絶縁膜の等価酸化膜厚（ＥＯＴ）が０．５ｎｍ以上１．０ｎｍ以下である。
【００２３】
第１ゲート絶縁膜のＥＯＴを０．５ｎｍ以上とすることにより、第２ゲート絶縁膜を半導体基板から十分に離すことができ、電子の移動度を向上することができる。また、第１ゲート絶縁膜のＥＯＴを１．０ｎｍ以下とすることにより、ゲート絶縁膜として機能することが可能な膜厚レベルを確保することができる。なお、ＥＯＴとは、Ｈｉｇｈ−ｋ膜の物理的な厚さを、ＳｉＯ2膜と等価な電気的膜厚に換算した値を意味している。
【００２４】
本発明の半導体装置において好ましくは、ポリシリコンを含み、第２ゲート絶縁膜上に形成されたゲート電極をさらに備えている。
【００２５】
これにより、同一閾値を得るために必要なチャネル領域の不純物濃度を従来に比べて低濃度にすることができるので、電子の移動度を向上しつつ、実用上必要な高さの閾値を有する半導体装置を得ることができる。
【００２６】
本発明の半導体装置の製造方法において好ましくは、上記半導体基板はシリコンよりなり、酸素を含む雰囲気において１０００℃以上１１００℃未満で２０秒以上４０秒以下の時間半導体基板を酸化することによって、第１ゲート絶縁膜を得ることができる。また、１０００℃以上の高温で熱処理することで、第２ゲート絶縁膜中のＨｆが第１ゲート絶縁膜内へ拡散し、電子の移動度を向上することができる。
【００２７】
本発明の半導体装置の製造方法において好ましくは、上記半導体基板はシリコンよりなり、Ｎ2Ｏ雰囲気で前記半導体基板を酸窒化することによって、第１ゲート絶縁膜を形成する。これにより、良質な膜質のＳｉＯＮよりなる第１ゲート絶縁膜を得ることができる。
【発明の効果】
【００２８】
本発明の半導体装置およびその製造方法によれば、消費電力を低減することができ、高速動作を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の半導体装置の構成の一例を示す断面図である。図１を参照して、基板１表面がＳＴＩ（Shallow  Trench  Isolation）５ａ，５ｂの各々で電気的に分離されており、電気的に分離された基板１表面上にＭＩＳＦＥＴ１０が形成されている。ＭＩＳＦＥＴ１０は、半導体基板としての基板１と、第１ゲート絶縁膜としての絶縁膜１１と、第２ゲート絶縁膜としての絶縁膜１２とを主に備えている。基板１は、表面における所定の領域に、不純物濃度Ｃのチャネル領域２０を有している。チャネル領域２０上には絶縁膜１１が形成されており、絶縁膜１１上には絶縁膜１２が形成されている。
【００３０】
基板１はたとえばシリコンよりなっており、たとえばＢ（ホウ素）などの不純物を基板にイオン注入することでｐ-とされている。本実施の形態において、チャネル領域２０の不純物濃度Ｃは、以下の構造を有する別の半導体装置を想定して設定されている。
【００３１】
図２は、本発明において想定される別の半導体装置の構成を模式的に示す断面図である。図２を参照して、別の半導体装置としてのＭＩＳＦＥＴ１１０は、別の半導体基板としての基板１０１と、別のゲート絶縁膜としての絶縁膜１１１とを備えている。基板１０１はシリコンよりなるｐ型の半導体基板であり、基板１０１上の所定の位置に、ＳｉＯＮよりなる絶縁膜１１１が形成されており、絶縁膜１１１上にはゲート電極１１３が形成されている。また、基板１０１は、絶縁膜１１１の垂直真下の領域に、別のチャネル領域としてのチャネル領域１２０を有している。
【００３２】
図１および図２を参照して、本実施の形態では、ＭＩＳＦＥＴ１１０のチャネル領域１２０における電子の移動度の最大値よりも、ＭＩＳＦＥＴ１０のチャネル領域２０における電子の移動度の最大値が高くなるように、チャネル領域２０の不純物濃度Ｃが設定されている。不純物濃度Ｃは、たとえば２×１０17／ｃｍ3以上１×１０20／ｃｍ3以下である。
【００３３】
図１を参照して、絶縁膜１１は、たとえばＳｉＯＮまたはＳｉＯ2のいずれかよりなっているが、これら以外の材料よりなっていてもよく、少なくともシリコンと酸素とを含む絶縁膜であればよい。ＳｉＯＮおよびＳｉＯ2は、絶縁膜１２と反応し難く、耐熱性を有しており、高い誘電率を有しているので、絶縁膜１１の材料として適している。また、絶縁膜１１のＥＯＴはたとえば０．５５ｎｍ以上１．０ｎｍ以下である。絶縁膜１１の膜厚を０．５５ｎｍ以上とすることにより、絶縁膜１２を基板１から十分に離すことができ、電子の移動度を向上することができる。また、絶縁膜１１の膜厚を１．０ｎｍ以下とすることにより、ゲート絶縁膜として機能することが可能な膜厚レベルを確保することができる。
【００３４】
絶縁膜１２は、たとえばＨｆＳｉＯＮよりなっているが、これ以外の材料よりなっていてもよく、少なくともハフニウムと酸素とを含む絶縁膜であればよい。ＨｆＳｉＯＮは、高い誘電率を有しており、結晶化しにくいので、絶縁膜１２の材料として適している。
【００３５】
また、ＭＩＳＦＥＴ１０は、絶縁膜１２上に形成されたゲート電極１３をさらに備えている。ゲート電極１３はたとえばポリシリコンよりなっているがこれ以外の材料よりなっていてもよい。
【００３６】
本願発明者らは、図１の半導体装置において、絶縁膜１１（界面層）のＥＯＴをそれぞれ０．３０ｎｍ、０．５５ｎｍ、０．７５ｎｍ、０．８５ｎｍに設定し、それぞれの場合のＨｆＳｉＯＮよりなる絶縁膜１２の物理膜厚と電子の移動度との関係を調べた。有効電界強度Ｅeffを０．８ＭＶ／ｃｍとした。この結果を図３に示す。図３を参照して、絶縁膜１２の物理膜厚が薄くなるにしたがって電子の移動度は低下している。しかし、絶縁膜１１のＥＯＴが０．５５ｎｍ以上の場合には、絶縁膜１１のＥＯＴが０．５５ｎｍ未満の場合と比較して高い移動度が保たれている。
【００３７】
図１を参照して、続いて上記以外の半導体装置の構成について説明する。絶縁膜１１、絶縁膜１２、およびゲート電極１３の各々の側面を覆うように基板１の表面上にサイドウォール１４が形成されている。また、基板１の表面上にはチャネル領域２０を挟むようにソース領域およびドレイン領域が形成されている。ソース領域はｎ+不純物領域４ａおよびｎ型不純物領域３ａによって構成されており、ドレイン領域はｎ+不純物領域４ｂおよびｎ型不純物領域３ｂによって構成されている。また、ソース領域およびドレイン領域と基板１との境界の各々には、ｐ型不純物領域２ａ，２ｂの各々が形成されている。
【００３８】
ｎ型不純物領域３ａは、ｎ+不純物領域４ａに隣接してチャネル領域２０へ向かって延びるように形成されている。ｎ型不純物領域３ａは、ｐ型不純物領域２ａの内部であって、サイドウォール１４の垂直真下の領域に形成されている。同様に、ｎ型不純物領域３ｂは、ｎ+不純物領域４ｂに隣接してチャネル領域２０へ向かって延びるように形成されている。ｎ型不純物領域３ｂは、ｐ型不純物領域２ｂの内部であって、サイドウォール１４の垂直真下の領域に形成されている。
【００３９】
ここで、ｎ+不純物領域４ａ，４ｂよりも不純物濃度の低い領域であるｎ型不純物領域３ａ，３ｂを形成することによって、ドレイン領域とチャネル領域との界面付近の電界を緩和することができ、オフ電流値を低減することができる。また、ソース領域およびドレイン領域と基板１との境界に、ｐ型不純物領域２ａ，２ｂを形成することによって、パンチスルーを防止することができる。
【００４０】
ＭＩＳＦＥＴ１０を覆うように基板１の表面上には層間絶縁膜７が形成されている。層間絶縁膜７には基板１表面に達する複数の孔が開口されており、これらの孔の各々の内部を埋めるようにコンタクト８ａ〜８ｃの各々が形成されている。さらに、層間絶縁膜７上には配線９ａ〜９ｃの各々が形成されている。配線９ａはコンタクト８ａを通じてｎ+不純物領域４ａと電気的に接続されており、配線９ｂはコンタクト８ｂを通じてゲート電極１３と電気的に接続されており、配線９ｃはコンタクト８ｃを介してｎ+不純物領域４ｂと電気的に接続されている。
【００４１】
続いて、本実施の形態における半導体装置の製造方法について、図４〜図１１を用いて説明する。なお、図４〜図７についてはチャネル領域付近の拡大図を示している。
【００４２】
始めに、図４を参照して、単結晶シリコンよりなる基板１を準備し、ＳＴＩ５ａ，５ｂ（図１）の各々を基板１表面に形成する。次に、たとえば加速エネルギ３ｋｅＶ、注入量１×１０15ｃｍ2の条件で、基板１表面に対して垂直な方向からＢをイオン注入する。これにより、たとえば２×１０17／ｃｍ3以上１×１０20／ｃｍ3以下の不純物濃度Ｃを有するｐ型のチャネル領域２０が形成される。
【００４３】
次に、図５を参照して、たとえばＨｆＣｌ4およびＳｉＨ4を原料ガスとして用い、Ｈ2Ｏを酸化ガスとして用いたＣＶＤ（Chemical  Vapor  Deposition）法を用いてＨｆＳｉＯよりなる絶縁膜１２ａを０．７ｎｍの膜厚で基板１上に形成する。また、絶縁膜１２ａは、ＣＶＤ法を用いる場合の他、酸化物ターゲットによるスパッタリング法を用いて形成されてもよい。
【００４４】
次に、図６を参照して、たとえば酸素分圧２５Ｐａ以上１００ｋＰａ以下の雰囲気において１０００℃以上１１００℃未満の温度で２０秒以上４０秒以下の時間で基板１を熱処理する。これによって、雰囲気中の酸素が絶縁膜１２ａを透過して基板１表面を酸化し、ＳｉＯ2よりなる絶縁膜１１ａが基板１表面に形成される。また、１０００℃以上の高温で熱処理することで、絶縁膜１２ａ中のＨｆが絶縁膜１１ａ内へ拡散し、電子の移動度を向上することができる。次に、絶縁膜１２ａをプラズマ窒化する。これによって、絶縁膜１２ａが窒化され、ＨｆＳｉＯＮよりなる絶縁膜１２ａが形成される。このように、ＨｆＳｉＯを窒化してＨｆＳｉＯＮとすることにより、絶縁膜１２を結晶化しにくくすることができる。ＨｆＳｉＯの窒化方法としてはプラズマ窒化を用いるのが好ましい。プラズマ窒化を用いることで、界面層（絶縁膜１１）への窒素の導入量を低減して移動度の低下を防ぐことができる。
【００４５】
次に、図７を参照して、たとえばＴａＮ（窒化タンタル）よりなる導電膜１３ａを反応性スパッタリング法によって形成する。導電膜１３ａとしては、ＴａＮの代わりに、ＴｉＮ（窒化チタン），ＷＮ（窒化タングステン），ＭｏＮ（窒化モリブデン），ＺｒＮ（窒化ジルコニア），またはＨｆＮ（窒化ハフニウム）などを用いてもよい。さらに、スパッタリング法もしくはＣＶＤ法を用いてＷ（タングステン）よりなる導電膜１３ａを形成してもよい。
【００４６】
次に、図８を参照して、図示しないフォトレジストを形成し、このフォトレジストをマスクとして絶縁膜１１ａ、絶縁膜１２ａ、および導電膜１３ａを所定形状にエッチングする。これによって、ゲート絶縁膜としての絶縁膜１１および１２と、ゲート電極１３とを形成する。その後、フォトレジストを除去する。
【００４７】
次に、図９を参照して、たとえば加速エネルギ３ｋｅＶ、注入量１×１０15／ｃｍ2の条件で、基板１表面に対しての垂直方向からＡｓ（ヒ素）をイオン注入し、ｎ型不純物領域層３ａ，３ｂを形成する。続いて、ｎ型不純物領域層３ａ，３ｂの各々を包み込むように、たとえば加速エネルギ１０ｋｅＶ、注入量４×１０13／ｃｍ2の条件で、基板１表面に対しての垂直方向からＢをイオン注入し、ｐ型不純物領域層２ａ，２ｂを形成する。
【００４８】
次に、図１０を参照して、絶縁膜１１および１２と、ゲート電極１３とを覆うように、たとえばプラズマ補助堆積法を用いて４００℃の温度で、５０ｎｍの膜厚のＳｉＯ2を基板１上に形成する。そして、異方性ドライエッチングによりゲート電極１３の側壁部にのみにＳｉＯ2を選択的に残置させ、サイドウォール１４を形成する。次に、サイドウォール１４をマスクとして、たとえば加速エネルギ３０ｋｅＶ、注入量２×１０15／ｃｍ2の条件で、基板１表面に対しての垂直方向からＡｓをイオン注入し、ｎ+不純物領域４ａ，４ｂを形成する。その後、たとえば窒素雰囲気で１０００℃の温度で５秒間、基板１をアニールし、注入イオンを活性化する。これによりＭＩＳＦＥＴ１０が完成する。
【００４９】
次に、図１１を参照して、ＭＩＳＦＥＴ１０を覆うように、たとえばＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）、ＳｉＯ2、またはＳｉＯＣなどよりなる層間絶縁膜７を基板１上に形成する。続いて、通常の写真製版技術およびエッチング技術により、ｎ+不純物領域４ａ、ゲート電極１３、およびｎ+不純物領域４ｂの各々に達する孔７ａ〜７ｃの各々を層間絶縁膜７に形成する。
【００５０】
次に、図１を参照して、孔７ａ〜７ｃの各々を埋めるように、たとえばＷ，Ａｌ（アルミニウム），またはＣｕ（銅）などよりなる導電膜を層間絶縁膜７上に形成する。次に、層間絶縁膜７上の余分な導電膜を除去し、コンタクト８ａ〜８ｃの各々を形成する。続いて、コンタクト８ａ〜８ｃの各々に電気的に接続する配線９ａ〜９ｃの各々を層間絶縁膜７上にパターニングする。以上の工程により、本実施の形態の半導体装置が完成する。
【００５１】
本実施の形態の半導体装置およびその製造方法では、ＭＩＳＦＥＴ１１０のチャネル領域１２０における電子の移動度の最大値よりも、ＭＩＳＦＥＴ１０のチャネル領域２０における電子の移動度の最大値が高くなるように、チャネル領域２０の不純物濃度Ｃが設定されている。従来のチャネル領域における不純物濃度は約５×１０16／ｃｍ3であったが、本発明の不純物濃度Ｃは従来の不純物濃度よりも高濃度であり、具体的には、たとえば２×１０17／ｃｍ3以上１×１０20／ｃｍ3以下である。これにより、電子の移動度を向上することができる。
【００５２】
また、絶縁膜１１を形成することによって高誘電率材料であるＨｆＳｉＯＮよりなる絶縁膜１２を基板１から離すことができる。これにより、絶縁膜１２に存在する固定電荷をチャネル領域から離すことができる。その結果、電子の移動度を向上することができる。
【００５３】
電子の移動度を向上することにより、ソース・ドレイン間を流れる電流が増加し、消費電力を低減することができる。また、高速動作を実現することができる。
【００５４】
なお、本実施の形態の半導体装置によれば、チャネル領域２０の電界強度が高電界領域にある場合に、ユニバーサルカーブを越える程度まで電子の移動度を向上することができる。
【００５５】
本発明の半導体装置は、ポリシリコンを含み、絶縁膜１２上に形成されたゲート電極１３をさらに備えている。
【００５６】
高誘電率材料よりなるゲート絶縁膜上にポリシリコンよりなるゲート電極を形成した半導体装置では、従来のＳｉＯＮのみよりなるゲート絶縁膜上にポリシリコンよりなるゲート電極を形成した半導体装置に比べて、同一閾値を得るために必要なチャネル領域の不純物濃度が低濃度になる（この現象を「ピニング」と言う）。このため、高誘電率材料よりなるゲート絶縁膜上にポリシリコンよりなるゲート電極を形成した半導体装置において、チャネル領域の不純物濃度を従来よりも低濃度にしても、実用上必要な高さの閾値を得ることができる。その結果、同一の電源電圧を印加した場合で比較すると、ＨｆＳｉＯＮの実効電界はＳｉＯＮの実効電界よりも低くなる。したがって、移動度を向上しつつ、実用上必要な高さの閾値を有する半導体装置を得ることができる。
【００５７】
本実施の形態の製造方法において、基板１はシリコンよりなり、酸素を含む雰囲気において１０００℃以上第２ゲート電極が結晶化する温度未満の温度で２０秒以上４０秒以下の時間半導体基板を酸化することによって、絶縁膜１１ａを形成する。これにより、良質な膜質のＳｉＯ2よりなる絶縁膜１１を得ることができる。また、１０００℃以上の高温で熱処理することで、絶縁膜１２ａ中のＨｆが絶縁膜１１ａ内へ拡散し、電子の移動度を向上することができる。
【００５８】
（実施の形態２）
実施の形態１の製造方法では、ＳｉＯ2よりなる絶縁膜１１を形成する場合について示した。本実施の形態では、ＳｉＯ2の代わりに、ＳｉＯＮよりなる絶縁膜１１を形成する場合の製造方法について説明する。
【００５９】
始めに、図１２を参照して、シリコンよりなる基板１をＮ2Ｏ雰囲気で酸窒化することによって、ＳｉＯＮよりなる絶縁膜１１ａを形成する。さらに、Ｎ2Ｏ雰囲気で酸窒化する前に、基板１をプラズマ窒化してもよい。次に、図６を参照して、たとえばＭＯＣＶＤ法を用いて、ＨｆＳｉＯよりなる絶縁膜１２ａを形成する。
【００６０】
なお、これ以降の半導体装置の製造方法は、図１および図７〜図１１に示す実施の形態１の製造方法と同様の製造を経る。よってその説明を省略する。
【００６１】
本実施の形態の半導体装置の製造方法において、基板１はシリコンよりなり、Ｎ2Ｏ雰囲気で基板１を酸窒化することによって、絶縁膜１１ａを形成する。これにより、良質な膜質のＳｉＯＮよりなる絶縁膜１１を得ることができる。
【実施例１】
【００６２】
本実施例では、ゲート絶縁膜の材質と、チャネル領域における不純物濃度との組合せが互いに異なるように設計して図１に示す半導体装置を作製し、試料Ａ１〜Ａ４および試料Ｂ１〜Ｂ４とした。また、チャネル領域における不純物濃度が互いに異なるように設計して図２に示す半導体装置を作製し、試料Ｃ１〜Ｃ４とした。試料Ａ１〜Ａ４、試料Ｂ１〜Ｂ４、および試料Ｃ１〜Ｃ４の各々におけるゲート絶縁膜の材質と、チャネル領域における不純物濃度とは、以下の表１に示す通りである。
【００６３】
【表１】
2006295131.tif 000003
【００６４】
上記試料Ａ１〜Ａ４、試料Ｂ１〜Ｂ４、および試料Ｃ１〜Ｃ４の各々について、チャネル領域における半導体基板表面に対して垂直な方向の電界強度Ｅeffを変化させて、チャネル領域における電子の移動度を測定した。試料Ａ１〜Ａ４で測定された電子の移動度と試料Ｃ１〜Ｃ４で測定された電子の移動度とを図１３に示す。また、試料Ｂ１〜Ｂ４で測定された電子の移動度と試料Ｃ１〜Ｃ４で測定された電子の移動度とを図１４に示す。なお、図１３および図１４において、線Ｘはユニバーサルカーブである。さらに、各試料で測定された電子の移動度μの最大値μmaxをプロットした図を図１５に示す。図１５において、線Ａは試料Ａ１〜Ａ４の各々で測定された最大値μmaxを結んだ線であり、線Ｂは試料Ｂ１〜Ｂ４の各々で測定された最大値μmaxを結んだ線であり、線Ｃは試料Ｃ１〜Ｃ４の各々で測定された最大値μmaxを結んだ線である。
【００６５】
図１３〜１５を参照して、線Ａは、チャネル領域の不純物濃度が２．０×１０17／ｃｍ3以上の領域において、線Ｃを越えている。具体的には、試料Ａ１〜Ａ４の各々と試料Ｃ１〜Ｃ４の各々とを同一不純物濃度の試料同士で比較して、試料Ａ２〜Ａ４の各々における電子の移動度の最大値μmaxは、試料Ｃ２〜Ｃ４の各々における電子の移動度の最大値μmaxを越えている。
【００６６】
また、線Ｂは、チャネル領域の不純物濃度が６．０×１０17／ｃｍ3以上の領域において、線Ｃを越えている。具体的には、試料Ｂ１〜Ｂ４の各々と試料Ｃ１〜Ｃ４の各々とを同一不純物濃度の試料同士で比較して、試料Ｂ２〜Ｂ４の各々における電子の移動度の最大値μmaxは、試料Ｃ２〜Ｃ４の各々における電子の移動度の最大値μmaxを越えている。
【００６７】
さらに、また、試料Ａ２〜Ａ４および試料Ｂ２〜Ｂ４における電子の移動度μは、高電界領域においてユニバーサルカーブである線Ｘを越えている。このことから、本発明品である試料Ａ２〜Ａ４および試料Ｂ２〜Ｂ４によって電子の移動度を向上できることが分かる。
【００６８】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６９】
本発明の半導体装置を特に６５ｎｍノード以降のデバイスに応用することにより、オン電流などのデバイス特性の飛躍的な向上が期待される。
【図面の簡単な説明】
【００７０】
【図１】本発明の半導体装置の構成の一例を示す断面図である。
【図２】本発明において想定される別の半導体装置の構成を模式的に示す断面図である。
【図３】本発明における移動度とゲート絶縁膜の物理膜厚との関係を示す図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す拡大断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す拡大断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す拡大断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す拡大断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造方法を示す拡大断面図である。
【図１３】試料Ａ１〜Ａ４で測定された電子の移動度と試料Ｃ１〜Ｃ４で測定された電子の移動度とを示す図である。
【図１４】試料Ｂ１〜Ｂ４で測定された電子の移動度と試料Ｃ１〜Ｃ４で測定された電子の移動度とを示す図である。
【図１５】各試料で測定された電子の移動度μの最大値μmaxをプロットした図である。
【図１６】非特許文献１に記載されたユニバーサルカーブを示す図である。
【符号の説明】
【００７１】
１，１０１  基板、２ａ，２ｂ  ｐ型不純物領域、３ａ，３ｂ  ｎ型不純物領域、４ａ，４ｂ  ｎ+不純物領域、５ａ，５ｂ  ＳＴＩ、７  層間絶縁膜、７ａ〜７ｃ  孔、８ａ〜８ｃ  コンタクト、９ａ〜９ｃ  配線、１０，１１０  ＭＩＳＦＥＴ、１１，１１ａ，１２，１２ａ，１１１  絶縁膜、１３，１１３  ゲート電極、１３ａ  導電膜、１４  サイドウォール、２０，１２０  チャネル領域。
【図１】
2006295131.tif 000004
【図２】
2006295131.tif 000005
【図３】
2006295131.tif 000006
【図４】
2006295131.tif 000007
【図５】
2006295131.tif 000008
【図６】
2006295131.tif 000009
【図７】
2006295131.tif 000010
【図８】
2006295131.tif 000011
【図９】
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【図１０】
2006295131.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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