(57)【要約】【課題】安定した性能を示す半導体装置を提供すること。【解決手段】酸化膜およびゲート配線により区画された半導体基板上の所定の位置に設けられたソースおよび／またはドレインせり上げ構造を備えた半導体装置であって、  前記ソースおよび／またはドレインせり上げ構造の上端部の形状の、前記半導体基板法線方向に沿った前記半導体基板上に対する正射投影像が、対応する前記酸化膜および前記ゲート配線により区画された前記半導体基板上の所定の形状と略一致し、かつ、前記ソースおよび／またはドレインせり上げ構造のうち、前記半導体基板と平行な平面で切断して得られる断面の、前記半導体基板法線方向に沿った前記半導体基板上に対する正射投影像の少なくとも一つが、対応する前記酸化膜および前記ゲート配線により区画された前記半導体基板上の所定形状よりも大きいことを特徴とする半導体装置。【選択図】図８
2006303336.tif 000002
【特許請求の範囲】
【請求項１】
半導体シリコン基板上の所定の位置に設けられた酸化膜と、
前記半導体シリコン基板上に設けられたゲート配線と、
前記酸化膜および前記ゲート配線により区画された前記半導体シリコン基板上の所定の
位置に設けられ、かつ前記ゲート配線側壁に接して設けられたソースおよび／またはドレ
インせり上げ構造と、
を備えた半導体装置であって、
前記ソースおよび／またはドレインせり上げ構造の上端部の形状の、前記半導体シリコ
ン基板法線方向に沿った前記半導体シリコン基板上に対する正射投影像が、対応する前記
酸化膜および前記ゲート配線により区画された前記半導体シリコン基板上の所定の形状と
略一致し、
かつ、
前記ソースおよび／またはドレインせり上げ構造のうち、前記半導体シリコン基板と平
行な平面で切断して得られる断面の、前記半導体シリコン基板法線方向に沿った前記半導
体シリコン基板上に対する正射投影像の少なくとも一つが、対応する前記酸化膜および前
記ゲート配線により区画された前記半導体シリコン基板上の所定形状よりも大きいことを
特徴とする半導体装置。
【請求項２】
前記半導体シリコン基板は、少なくとも不純物拡散構造を備えるものであり、
前記酸化膜は、酸化シリコン膜であり、
前記ゲート配線側壁は、窒化シリコン膜からなり、
かつ前記半導体装置は、ダイナミックランダムアクセスメモリーであることを特徴とす
る請求項１に記載の半導体装置。
【請求項３】
（１）半導体シリコン基板に不純物拡散構造および素子分離領域を設置する工程と、
（２）半導体シリコン基板上にゲート配線を設置する工程と、
（３）半導体シリコン基板上に、選択エピタキシャル成長法により前記ゲート配線側壁に
接して半導体結晶をせり上げて成長させる工程と、
を含む半導体装置の製造方法であって、前記半導体結晶をせり上げて成長させる工程は
、少なくとも二段階の温度条件下および／または少なくとも二段階の圧力条件下により実
施されることを特徴とする半導体装置の製造方法。
【請求項４】
前記少なくとも二段階の温度条件および／または少なくとも二段階の圧力条件が、下記
（ａ）〜（ｃ）からなる群より選ばれる少なくとも一つであることを特徴とする請求項３
に記載の半導体装置の製造方法。
（ａ）圧力は１〜１００Ｔｏｒｒの範囲で一定の値の下、第一の温度条件は８３０〜９０
０℃の範囲であり、第二の温度条件は７８０〜８２０℃の範囲であること
（ｂ）温度は７８０〜９００℃の範囲で一定の値の下、第一の圧力条件は１〜１０Ｔｏｒ
ｒの範囲であり、第二の圧力条件は２０〜１００Ｔｏｒｒの範囲であること
（ｃ）第一の温度および圧力条件は、それぞれ８３０〜９００℃および１〜１０Ｔｏｒｒ
の範囲であり、第二の温度および圧力条件は、それぞれ７８０〜８２０℃および２０〜１
００Ｔｏｒｒの範囲であること
【請求項５】
前記選択エピタキシャル成長法に使用するガスがＳｉＨ２Ｃｌ２およびＨＣｌの混合ガ
スであることを特徴とする請求項３または４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にソース領域および／またはドレ
イン領域が、半導体シリコン基板面よりもせり上げられた構造を有する半導体装置および
その製造方法に関する。
【背景技術】
【０００２】
近年の電子・電気部品の小型軽量化に伴い、メモリセルを備えたＤＲＡＭ等の半導体装
置の構造はより一層微細化されてきている。この様な微細な構造を持つ半導体装置におい
ては、ソース、ドレイン領域に加わる電界の影響が少なくないため、この電界の影響を緩
和する等の目的のため、半導体シリコン基板上に設けられたソースおよび／またはドレイ
ンせり上げ構造が採用されてきている。
この様なソースおよび／またはドレインせり上げ構造は、ＬＤＤ（lighty doped drain
）と呼ばれる不純物拡散構造や、ＳＴＩ（shallow trench isolation）と呼ばれる素子間
分離領域等の酸化膜等を備えた半導体シリコン基板上に通常設けられる。
一例として図１に、前記ソースおよび／またはドレインせり上げ構造を形成する前のＤ
ＲＡＭの部分構造を示す。
図１に示す通り、前記半導体シリコン基板１に加えて、前記半導体シリコン基板１上に
別途設けられたゲート配線２や、このゲート配線２を含む前記半導体シリコン基板上を覆
うシリコン窒化膜等を含む多層構造から、不必要なシリコン窒化膜をエッチング操作によ
り除去することにより、前記ソースおよび／またはドレインせり上げ構造を形成する前の
構造が得られる。
なお前記半導体シリコン基板１には、前記ＤＲＡＭを動作させるのに必要な不純物拡散
構造３や酸化膜４等が公知の手段により設けられている。
次に図２に示す様に、半導体シリコン基板表面と、前記ゲート配線のシリコン窒化膜側
壁とから形成される領域に対して選択エピタキシャル成長操作を実施することにより、前
記ソースおよび／またはドレインせり上げ構造５０１を形成することができると考えられ
る。
【０００３】
しかし実際に選択エピタキシャル成長操作を実施すると、図２に示す理想的な前記ソー
スおよび／またはドレインせり上げ構造５０１は得られず、前記半導体シリコン基板に設
けられたＳＴＩの端部にファセットと呼ばれる＜１１１＞面もしくは＜３１１＞面の面方
位を有する傾斜が発生することがある。図３を例に挙げて説明すれば、図３における傾斜
部分６がファセットに対応する。
【０００４】
この様なファセットが発生すると次の様な問題が生じる。
すなわち、図３の上部から前記半導体シリコン基板１に対して各種イオン注入等の操作
を実施すると、ファセットの生じていない部分とファセットの生じている部分とでは、そ
れぞれ到達する各種イオンの深度方向の分布がばらつくため、前記半導体シリコン基板に
対する各種イオン注入の制御が困難であった。
【０００５】
図４は前記ソースおよび／またはドレインせり上げ構造５０１、５０２にそれぞれコン
タクト７を設けた様子を模式的に示したものである。なお図４において特に図示していな
いが、前記コンタクト７の周囲には酸化膜が設けられている。
図４に示す通り、前記ソースおよび／またはドレインせり上げ構造５０１、５０２を設
置した後、前記ソースおよび／またはドレインに対してタングステン等によるコンタクト
７を設けた場合、前記コンタクト毎に、前記ソースおよび／またはドレインせり上げ構造
と前記コンタクト７との接触面積が異なることから、前記コンタクト毎に抵抗が異なる場
合があった。
さらには前記接触面積が異なることに加えて、前記コンタクト７の底面毎に前記半導体
シリコン基板１に対する距離にばらつきが出ることから、前記コンタクトからしみ出した
不純物が前記半導体シリコン基板に与える影響もこれに伴いばらつく場合があった。
【０００６】
前記ファセットがもたらすこれらの要因から、最終的に得られた半導体装置の性能が安
定しないという問題があった。
この問題は前記ファセットの発生により生じることから、かかるファセットの発生を抑
えるべく、前記ゲート配線の側壁を二種類の酸化膜から形成しかつその形状を工夫する提
案がなされている（特許文献１）。
【特許文献１】特開２０００−４９３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記ゲート配線の側壁の形状等によりファセットの発生を抑える手段で
は、半導体装置の構造が微細化すればするほどこの手段は煩雑となる。またファセットが
実際に発生してしまうと前記手段では発生してしまったファセットに基づく不具合に対応
することができないという問題があった。
本発明の課題は、ファセットが生じた場合であっても、安定した性能を示す半導体装置
およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明者は前記課題を解決するため鋭意検討した結果、ファセットのないソースおよび
／またはドレインせり上げ構造ではなく、下記の特定形状のファセットを備えたソースお
よび／またはドレインせり上げ構造を含む半導体装置が安定した性能を示すことを見出し
、本発明を完成するに至った。
【０００９】
すなわち、本発明は、
［１］半導体シリコン基板上の所定の位置に設けられた酸化膜と、
前記半導体シリコン基板上に設けられたゲート配線と、
前記酸化膜および前記ゲート配線により区画された前記半導体シリコン基板上の所定の
位置に設けられ、かつ前記ゲート配線側壁に接して設けられたソースおよび／またはドレ
インせり上げ構造と、
を備えた半導体装置であって、
前記ソースおよび／またはドレインせり上げ構造の上端部の形状の、前記半導体シリコ
ン基板法線方向に沿った前記半導体シリコン基板上に対する正射投影像が、対応する前記
酸化膜および前記ゲート配線により区画された前記半導体シリコン基板上の所定の形状と
略一致し、
かつ、
前記ソースおよび／またはドレインせり上げ構造のうち、前記半導体シリコン基板と平
行な平面で切断して得られる断面の、前記半導体シリコン基板法線方向に沿った前記半導
体シリコン基板上に対する正射投影像の少なくとも一つが、対応する前記酸化膜および前
記ゲート配線により区画された前記半導体シリコン基板上の所定形状よりも大きいことを
特徴とする半導体装置を提供するものであり、
［２］前記半導体シリコン基板は、少なくとも不純物拡散構造を備えるものであり、
前記酸化膜は、酸化シリコン膜であり、
前記ゲート配線側壁は、窒化シリコン膜からなり、
かつ前記半導体装置は、ダイナミックランダムアクセスメモリーであることを特徴とす
る上記［１］に記載の半導体装置を提供するものであり、
［３］
（１）半導体シリコン基板に不純物拡散構造および素子分離領域を設置する工程と、
（２）半導体シリコン基板上にゲート配線を設置する工程と、
（３）半導体シリコン基板上に、選択エピタキシャル成長法により前記ゲート配線側壁に
接して半導体結晶をせり上げて成長させる工程と、
を含む半導体装置の製造方法であって、
前記半導体結晶をせり上げて成長させる工程は、少なくとも二段階の温度条件下および
／または少なくとも二段階の圧力条件下により実施されることを特徴とする半導体装置の
製造方法を提供するものであり、
［４］前記少なくとも二段階の温度条件および／または少なくとも二段階の圧力条件が、
下記（ａ）〜（ｃ）からなる群より選ばれる少なくとも一つであることを特徴とする上記
［３］に記載の半導体装置の製造方法を提供するものであり、
（ａ）圧力は１〜１００Ｔｏｒｒの範囲で一定の値の下、第一の温度条件は８３０〜９０
０℃の範囲であり、第二の温度条件は７８０〜８２０℃の範囲であること
（ｂ）温度は７８０〜９００℃の範囲で一定の値の下、第一の圧力条件は１〜１０Ｔｏｒ
ｒの範囲であり、第二の圧力条件は２０〜１００Ｔｏｒｒの範囲であること
（ｃ）第一の温度および圧力条件は、それぞれ８３０〜９００℃および１〜１０Ｔｏｒｒ
の範囲であり、第二の温度および圧力条件は、それぞれ７８０〜８２０℃および２０〜１
００Ｔｏｒｒの範囲であること
［５］前記選択エピタキシャル成長法に用いるガスがＳｉＨ２Ｃｌ２およびＨＣｌの混合
ガスであることを特徴とする上記［３］または［４］のいずれかに記載の半導体装置の製
造方法を提供するものである。
【発明の効果】
【００１０】
本発明によれば、例えば図８に示す通り、前記酸化膜および前記ゲート配線により区画
された部分８の形状と略同一の上端形状５０４を有する前記ソースおよび／またはドレイ
ンせり上げ構造５０３、５０６に例示される、前記ソースおよび／またはドレインせり上
げ構造を備えた半導体装置を提供することができる。これにより安定した性能を示す半導
体を提供することができる。
【発明を実施するための最良の形態】
【００１１】
本発明を実施するための最良の形態について、以下に図面を参照しつつ説明する。
図５は、前記ソースおよび／またはドレインせり上げ構造を形成する前の構造を前記半
導体シリコン基板の上面から見た要部平面図を示している。
【００１２】
図５において、黒い線はゲート配線２を示し、前記ゲート配線２の下に見える長方形に
より囲まれた部分は半導体シリコン基板の表面が露出した部分８を示し、前記ゲート配線
２と半導体シリコン基板の表面が露出した部分８以外の部分はＳＴＩ等の酸化膜４を示し
ている。
なお、図５においては、前記ゲート配線２は前記半導体シリコン基板の表面が露出した
部分８に対して斜めになった場合を図示しているが、図５に示した態様の場合に加えて、
前記ゲート配線８と前記半導体シリコン基板の表面が露出した部分８とのなす角度は任意
に設定することができる。
【００１３】
本発明に使用する半導体シリコン基板に特に限定はなく、通常半導体用途に用いられる
ものを使用することができる。この様な半導体シリコン基板は公知であり、市販品として
入手することが可能である。
【００１４】
また本発明に使用する前記半導体シリコン基板は、所定の位置に酸化膜を備えているこ
とが必要である。
図６は、先の図５の一点破線をａ−ａの方向に切断した断面図を模式的に表したもので
ある。
図６に例示した通り、前記半導体シリコン基板はＬＤＤ等の不純物拡散構造３やＳＴＩ
等の酸化膜４等を備えたものである。
前記酸化膜の具体例としては、例えば酸化シリコン等を挙げることができる。
【００１５】
また、本発明に使用する半導体シリコン基板上にはゲート配線が設けられていることが
必要である。
図７は、前記図５の一点破線をｂ−ｂ方向に切断した断面図を模式的に表したものであ
る。
図７に例示される様に、本発明に使用するゲート配線は、多結晶半導体２０４および金
属からなるゲート電極、または、多結晶半導体２０４および金属シリサイド２０２からな
るゲート電極に加えて、側壁２０１、ゲート酸化膜２０５、コンタクト（図示せず）等に
より構成される。
本発明におけるゲート配線は絶縁膜により絶縁されたものであるが、この様な絶縁膜と
しては、例えば、窒化シリコン等を挙げることができる。
図７におけるゲート配線のうち、前記側壁２０１および上部構造２０３は窒化シリコン
等の絶縁膜が設けられている。
【００１６】
次に本発明の半導体装置は、前記半導体シリコン基板上にソースおよび／またはドレイ
ンせり上げ構造を備えることが必要である。
図６における前記ＬＤＤ３の上面部分８には特に保護膜等はなく、半導体シリコン基板
１の表面が露出された状態にある。
本発明の半導体装置に使用されるソースおよび／またはドレインせり上げ構造は、図８
に例示される様に、図６の前記ＬＤＤ３の上面部分８に対し、選択エピタキシャル成長操
作を施して得られるものである。
前記ＬＤＤ３の上面部分８は、図５に例示された、前記酸化膜４および前記ゲート配線
２により区画された前記半導体シリコン基板上の所定の位置に対応するものである。
【００１７】
図８に例示される様に、本発明の半導体に使用される前記ソースおよび／またはドレイ
ンせり上げ構造５０３上端部の形状５０４の、前記半導体シリコン基板法線方向に沿った
前記半導体シリコン基板上に対する正射投影像は、対応する前記酸化膜および前記ゲート
配線により区画された前記半導体シリコン基板上の所定の形状と略一致するものである。
この所定の形状とは、図５の場合で説明すれば、前記酸化膜４および前記ゲート配線２
に囲まれた８に示す領域部分の形状を意味する。
前記ソースおよび／またはドレイン構造５０６についても同様である。
【００１８】
これにより、前記ソースおよび／またはドレインせり上げ構造の製造の際にファセット
が生じた場合であっても安定した性能を示す半導体を提供することができる。
【００１９】
本発明においては、前記ソースおよび／またはドレインせり上げ構造のうち、前記半導
体シリコン基板１と平行な平面で切断して得られる断面の、前記半導体シリコン基板法線
方向に沿った前記半導体シリコン基板上に対する正射投影像の少なくとも一つは、対応す
る前記酸化膜および前記ゲート配線により区画された前記半導体シリコン基板上の所定形
状よりも大きいことが必要である。
【００２０】
図８に例示する様に、前記ソースおよび／またはドレインせり上げ構造５０３の中程の
部分に外側に張り出す構造５０５を設けることにより、容易に所定の上端部形状５０４を
有する前記ソースおよび／またはドレインせり上げ構造５０３を得ることができ、これに
より安定した性能を示す半導体を提供することができる。
【００２１】
次に本発明の半導体装置の製造方法について説明する。
本発明の半導体装置を製造する方法は前記半導体シリコン基板に不純物拡散構造および
素子分離領域を設置する工程（１）を含むことが必要である。
本発明の製造方法に使用される前記半導体シリコン基板に特に限定はなく、公知のもの
を使用することができる。この様な半導体シリコン基板は市販品として入手可能である。
前記不純物拡散構造および素子分離領域を設置する工程（１）に特に限定はなく、前記
半導体シリコン基板を用いて通常実施される前処理工程により実施される方法であれば特
に限定はない。
【００２２】
前記半導体シリコン基板に不純物拡散構造を設置する工程としては、例えば、具体的に
はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やイオン注入法工程
等を挙げることができる。これらの工程は一種もしくは二種以上を組合せて実施すること
ができる。
【００２３】
また、前記半導体シリコン基板に素子分離領域を設置する工程は前記半導体ウエハに対
して行なうものであるが、この様な工程としては、例えば、洗浄、酸化、ＣＶＤ、フォト
リソグラフィ、ドライエッチング、ＣＭＰ等の工程を挙げることができる。これらの工程
は一種もしくは二種以上を組合せて実施することができる。
【００２４】
また、本発明の半導体装置を製造する方法は、半導体シリコン基板上にゲート配線を設
置する工程（２）を含むことが必要である。
かかるゲート配線は、ワード線からなるものであり、通常実施される方法に従って製造
することができる。
本発明に使用するゲート配線は、絶縁膜により絶縁されているものである。かかる絶縁
の素材としては、特性の面から窒化シリコンであることが好ましい。
【００２５】
また、本発明の半導体装置を製造する方法は、半導体シリコン基板上に、選択エピタキ
シャル成長法により前記ゲート配線に接して半導体結晶をせり上げて成長させる工程（３
）を含むことが必要である。
【００２６】
ここで前記半導体結晶をせり上げて成長させる工程は、前記選択エピタキシャル成長法
により実施されるものであるが、かかる選択エピタキシャル成長法としては、例えば、前
記半導体結晶を成長させるガス成分と、前記半導体結晶をエッチングするガス成分とを同
時に前記半導体シリコン基板に作用させる方法等を挙げることができる。
【００２７】
前記半導体結晶を成長させるガス成分としては、例えば前記半導体シリコン基板が半導
体シリコン基板を用いて製造されている場合には、ＳｉＨ４、ＳｉＨ２Ｃｌ２等を挙げる
ことができる。前半導体結晶を成長させるガス成分は、取り扱い性の面からＳｉＨ２Ｃｌ
２が好ましい。
【００２８】
前記半導体結晶をエッチングするガス成分としては、例えば前記半導体シリコン基板が
シリコンウエハを用いて製造されている場合には、ＨＦ、ＨＣｌ等のハロゲン含有化合物
等を挙げることができる。前記半導体結晶をエッチングするガス成分としては、取り扱い
性の面からＨＣｌが好ましい。
【００２９】
前記半導体シリコン基板に作用させる上記ガス成分の体積比は、前半導体結晶を成長さ
せるガス成分と前記半導体結晶をエッチングするガス成分との比で、１０：１〜１０：８
の範囲であれば好ましい。
【００３０】
また前記エピタキシャル成長法は少なくとも二段階の温度条件下および／または圧力条
件下により実施されることが必要である。
【００３１】
前記二段階の温度条件および／または圧力条件としては、例えば、具体的には次のもの
を挙げることができる。
（ａ）圧力は１〜１００Ｔｏｒｒの範囲で一定の値に設定しておき、第一の温度条件は８
３０〜９００℃の範囲により選択エピタキシャル成長法を実施し、第二の温度条件は７８
０〜８２０℃の範囲により選択エピタキシャル成長法を実施する場合
（ｂ）温度は７８０〜９００℃の範囲で一定の値に設定しておき、第一の圧力条件は１〜
１０Ｔｏｒｒの範囲により選択エピタキシャル成長法を実施し、第二の圧力条件は２０〜
１００Ｔｏｒｒの範囲により選択エピタキシャル成長法を実施する場合
（ｃ）第一の温度および圧力条件は、それぞれ８３０〜９００℃および１〜１０Ｔｏｒｒ
の範囲により選択エピタキシャル成長法を実施し、第二の温度および圧力条件は、それぞ
れ７８０〜８２０℃および２０〜１００Ｔｏｒｒの範囲により選択エピタキシャル成長法
を実施する場合
上記（ａ）〜（ｃ）等の条件は、一種もしくは二種以上を組合せて実施することができ
る。
【００３２】
上記（ａ）または（ｃ）の第一の温度条件に示される様に、まず最初に８３０〜９００
℃の範囲により選択エピタキシャル成長法を実施することにより、主として縦方向に選択
エピタキシャル成長を行なうことができる。
また、上記（ｂ）または（ｃ）の第一の圧力条件に示される様に、まず最初に１〜１０
Ｔｏｒｒの範囲により選択エピタキシャル成長法を実施することにより、主として縦方向
に選択エピタキシャル成長を行なうことができる。
【００３３】
さらに、上記（ａ）または（ｃ）の第二の温度条件に示される様に、７８０〜８２０℃
の範囲により選択エピタキシャル成長法を実施することにより、主として横方向に選択エ
ピタキシャル成長を行なうことができる。
また、上記（ｂ）または（ｃ）の第二の圧力条件に示される様に、２０〜１００Ｔｏｒ
ｒの範囲により選択エピタキシャル成長法を実施することにより、主として横方向に選択
エピタキシャル成長を行なうことができる。
【００３４】
（ａ）に示される圧力は５〜３０Ｔｏｒｒの範囲であり、第一の温度条件は８４０〜８
７０℃の範囲であり、第二の温度条件は７９０〜８１０℃の範囲であれば好ましい。
（ｂ）に示される温度は８００〜８７０℃の範囲であり、第一の圧力条件は３〜８Ｔｏ
ｒｒの範囲であり、第二の圧力条件は２５〜３０Ｔｏｒｒの範囲であれば好ましい。
（ｃ）に示される温度および圧力条件は、それぞれ８４０〜８７０℃および３〜８Ｔｏ
ｒｒの範囲によりエピタキシャル成長法を実施し、第二の温度および圧力条件は、それぞ
れ７９０〜８１０℃および２５〜３０Ｔｏｒｒの範囲であれば好ましい。
【００３５】
この方法により、図８に例示した様に、前記ＬＤＤ３の上面部分８の形状と、前記ソー
スおよび／またはドレインせり上げ構造５０３上端部の形状５０４とが略一致した前記ソ
ースおよび／またはドレインせり上げ構造を製造することができる。
前記ソースおよび／またはドレインせり上げ構造５０６についても同様である。
【００３６】
この様にして得られた前記ソースおよび／またはドレインせり上げ構造を備えた半導体
シリコン基板は、適宜ウエハ処理工程、配線工程、組立工程等の公知の処理を施された後
、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｓｅｓｓ  ｍｅｍｏｒｙ）等
の半導体装置とすることができる。
この製造方法により、本発明の半導体装置が得られる。
【００３７】
次に本発明について実施例を用いてさらに詳細に説明するが、本発明はこれらの実施例
により何ら限定されるものではない。
【実施例１】
【００３８】
図９に示した通り、半導体シリコン基板１に不純物拡散構造３であるＬＤＤと、酸化膜
４であるＳＴＩとを設けた。
このシリコンウエハ上にゲート配線の基本構成を設け、前記ゲート配線の全体を窒化シ
リコンにより覆った。
続いて図１０に示される様に、不必要な前記窒化シリコンをエッチングにより除去し、
前記半導体シリコン基板１上にゲート配線２を製造した。なお図１０は前記ゲート配線２
の配線方向に対し、垂直方向に切断した断面を模式的に表したものである。
【００３９】
次に図１０に示される半導体シリコン基板表面が露出した部分８に対して選択エピタキ
シャル成長法を実施し、図１１における半導体シリコン基板表面が露出した部分８上にソ
ースせり上げ構造５０６およびドレインせり上げ構造５０７を形成した。
なお図１０における前記シリコンウエハ表面が露出した部分８は、前記シリコンウエハ
上の前記酸化膜４および前記ゲート配線２により区画されている。
【００４０】
前記選択エピタキシャル成長法は次の条件により実施した。すなわち、まず第一段階と
して８５０℃、１５Ｔｏｒｒの条件下、ＳｉＨ２Ｃｌ２とＨＣｌとをそれぞれ２００ｍｌ
／分、１２０ｍｌ／分の流量により前記半導体シリコン基板１の表面が露出した部分８に
対して選択エピタキシャル成長を実施した。この第一段階の操作により、前記半導体シリ
コン基板の８の上に、シリコンによる５０ｎｍの高さのせり上げ構造を得た。
続いて、第二段階として、８００℃、１５Ｔｏｒｒの条件下、ＳｉＨ２Ｃｌ２とＨＣｌ
とをそれぞれ２００ｍｌ／分、８０ｍｌ／分の流量により選択エピタキシャル成長を実施
した。この第二段階の操作により、前記シリコンによる５０ｎｍの高さのせり上げ構造の
上に、さらに２０ｎｍのシリコンをせり上げた。
【００４１】
これらの第一段階および第二段階による前記選択エピタキシャル成長法により得られた
、前記ソースせり上げ構造５０６および前記ドレインせり上げ構造５０７は、図１１に示
す通り、その高さが７０ｎｍであるに対し、横方向の延びは２０〜２５ｎｍ程度であった
。
【００４２】
前記ソースせり上げ構造５０６および前記ドレインせり上げ構造５０７の上端部の形状
は、その半導体シリコン基板表面の法線方向に沿った、半導体シリコン基板表面上に対す
る正射投影像が、前記シリコンウエハ表面が露出した部分８と略一致するものである。
また、本実施例における図９における一点破線ｃ−ｃによる切断面は、前記半導体シリ
コン基板表面が露出した部分８の形状よりも大きいものであった。
【００４３】
この様にして得られた前記ソースせり上げ構造５０６および前記ドレインせり上げ構造
５０７を備えたシリコンウエハに対し、ウエハ処理工程、配線工程、組立工程等の公知の
処理を実施することにより、ＤＲＡＭを得た。得られたＤＲＡＭの特性は、製品毎のばら
つきが小さいものであった。
【実施例２】
【００４４】
実施例１の場合において、第一段階の温度条件と圧力条件をそれぞれ８５０℃、５Ｔｏ
ｒｒとし、ならびに第二段階の温度条件と圧力条件をそれぞれ８５０℃、２５Ｔｏｒｒに
変更した以外は、実施例１と全く同様の操作を実施し、実施例１の場合と同様、図１１に
記載の前記ソースせり上げ構造５０６および前記ドレインせり上げ構造５０７を有するＤ
ＲＡＭを得た。得られたＤＲＡＭの特性は、製品毎のばらつきが小さいものであった。
【００４５】
［比較例１］
実施例１の場合において、第一段階の条件を、温度８５０℃、圧力１５Ｔｏｒｒとし、
ＳｉＨ２Ｃｌ２とＨＣｌとをそれぞれ２００ｍｌ／分、１２０ｍｌ／分の流量とし、第二
段階による操作を省略した他は、実施例１の場合と同様の操作を実施した。
得られたＤＲＡＭは、図１２に記載のソースせり上げ構造５０８およびドレインせり上
げ構造５０９を有するものであった。
図１２における一点破線ｄ−ｄ間同士の距離は、一点破線ｅ−ｅ間同士の距離に比較し
て狭くなっている。
得られたＤＲＡＭの特性は得られる製品毎にばらつきが大きいものであった。
【００４６】
［比較例２］
実施例１の場合において、第一段階の条件を、温度８００℃、圧力１５Ｔｏｒｒとし、
ＳｉＨ２Ｃｌ２とＨＣｌとをそれぞれ２００ｍｌ／分、８０ｍｌ／分の流量とし、第二段
階による操作を省略した他は、実施例１の場合と同様の操作を実施した。
得られたＤＲＡＭは、図１３に記載のソースせり上げ構造５１０およびドレインせり上
げ構造５１１を有するものであるが、図１３の素子間分離領域４を超えて前記せり上げ構
造同士が接触しているため、動作不良を起こした。
【図面の簡単な説明】
【００４７】
【図１】ソースおよび／またはドレインせり上げ構造を形成する前の半導体装置の部分構造を示す模式断面図である。
【図２】理想的なソースおよび／またはドレインせり上げ構造が形成された半導体装置の部分構造を示す模式断面図である。
【図３】ソースおよび／またはドレインせり上げ構造にファセットが生じた半導体装置の部分構造を示す模式断面図である。
【図４】ファセットが生じたソースおよび／またはドレインせり上げ構造にコンタクトが設けられた半導体装置の部分構造を示す模式断面図である。
【図５】ソースおよび／またはドレインせり上げ構造を形成する前の半導体装置の部分構造を前記半導体シリコン基板の上面から見た要部平面図である。
【図６】図５に示された一点破線ａ−ａ間を切断して得られた断面を示す模式要部断面図である。
【図７】図５に示された一点破線ｂ−ｂ間を切断して得られた断面を示す模式要部断面図である。
【図８】図６に示された酸化膜およびゲート配線により区画された前記半導体シリコン基板上に選択エピタキシャル成長を施して得られたソースおよび／またはドレインせり上げ構造の断面を示す模式要部断面図である。
【図９】不純物拡散構造および酸化膜を備えた半導体シリコン基板の模式要部断面図である（実施例１）。
【図１０】ゲート配線を備えた半導体シリコン基板を、ゲート配線と垂直方向に切断して得られた模式要部断面図である（実施例１）。
【図１１】ソースせり上げ構造およびドレインせり上げ構造を示す半導体シリコン基板の要部断面図である（実施例１および実施例２）。
【図１２】ソースせり上げ構造およびドレインせり上げ構造を示す半導体シリコン基板の要部断面図である（比較例１）。
【図１３】ソースせり上げ構造およびドレインせり上げ構造を示す半導体シリコン基板の要部断面図である（比較例２）。
【符号の説明】
【００４８】
１      半導体シリコン基板
２      ゲート配線
２０１  側壁
２０２  金属シリサイド
２０３  窒化シリコン
２０４  多結晶半導体
２０５  ゲート酸化膜
３      不純物拡散構造
４      酸化膜
５０１、５０３、５０６、５０７、５０８、５０９、５１０、５１１    ソースせり上
げ構造またはドレインせり上げ構造
５０２  ファセットが生じたソースせり上げ構造またはドレインせり上げ構造
５０４  ソースせり上げ構造またはドレインせり上げ構造上端部
５０５  ソースせり上げ構造またはドレインせり上げ構造の張り出し部
６      ファセット
７      コンタクト
８      ＬＤＤの上面部分  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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