(57)【要約】【課題】設計寸法と実際の仕上がり寸法との誤差を考慮に入れ、回路シミュレーション精度を向上させた回路シミュレーション方法を提供する。【解決手段】半導体集積回路の設計において、回路シミュレーションに用いる回路情報を、ＴＥＧに含まれるデバイスの電気特性の測定値から抽出し、測定値とシミュレーション値とを用いてネットリストに含まれるパラメータを修正する。この修正されたネットリストを用いて回路シミュレーションを行うことで、設計寸法と実仕上がり寸法の誤差に起因する回路シミュレーション誤差を低減し、設計マージンの増大、動作不良による歩留まり低下を回避することができる。【選択図】    図１
2006343217.tif 000002
【特許請求の範囲】
【請求項１】
ゲートを有するトランジスタの複数のパラメータを含む設計レイアウト情報を用いる回路シミュレーション方法であって、
前記設計レイアウト情報から前記複数のパラメータを含むネットリストを抽出するステップ（ａ）と、
前記トランジスタの第１の電気特性および第２の電気特性を測定して実測値を得るステップ（ｂ）と、
回路シミュレーションを行って、前記複数のパラメータの関数として表現される前記トランジスタの前記第１の電気特性および前記第２の電気特性のシミュレーション値を得るステップ（ｃ）と、
前記第１の電気特性の実測値と前記第１の電気特性のシミュレーション値とが一致する場合の前記複数のパラメータの第１の関係式と、前記第２の電気特性の実測値と前記第２の電気特性のシミュレーション値とが一致する場合の前記複数のパラメータの第２の関係式とを用いて、前記複数のパラメータの修正値を算出するステップ（ｄ）と、
前記複数のパラメータの修正値を用いて前記ネットリストを修正するステップ（ｅ）と、
前記ステップ（ｅ）で修正された前記ネットリストを用いて回路シミュレーションを行うステップ（ｆ）と
を備えていることを特徴とする回路シミュレーション方法。
【請求項２】
前記複数のパラメータは２種類のパラメータであり、
前記ステップ（ｄ）では、前記２種類のパラメータを軸とする平面において、前記第１の関係式で表される線と前記第２の関係式で表される線との交点を求めることにより、前記複数のパラメータの修正値を得ることを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項３】
前記複数のパラメータは前記トランジスタのゲート長およびゲート幅、前記トランジスタでのキャリアの移動度、および長チャネルデバイスの閾値電圧のうちから選ばれた２つであり、
前記第１の電気特性および前記第２の電気特性は、前記トランジスタのドレイン電流、出力コンダクタンス、閾値電圧、および相互コンダクタンスのうちから選ばれた２つであることを特徴とする請求項２に記載の回路シミュレーション方法。
【請求項４】
前記複数のパラメータは前記トランジスタのゲート長およびゲート幅であり、
前記第１の電気特性および前記第２の電気特性は、前記トランジスタのドレイン電流および出力コンダクタンスであることを特徴とする請求項３に記載の回路シミュレーション方法。
【請求項５】
前記複数のパラメータは前記トランジスタのゲート長およびゲート幅であり、
前記第１の電気特性および前記第２の電気特性は、前記トランジスタのドレイン電流および閾値電圧であることを特徴とする請求項３に記載の回路シミュレーション方法。
【請求項６】
前記複数のパラメータは３種類のパラメータであり、
前記ステップ（ｂ）では、前記トランジスタの第３の電気特性をさらに実測し、
前記ステップ（ｃ）における回路シミュレーションでは、前記複数のパラメータの関数として表現される前記トランジスタの第３の電気特性のシミュレーション値をさらに得て、
前記ステップ（ｄ）では、前記第３の電気特性の実測値と前記第３の電気特性のシミュレーション値とが一致する場合の前記複数のパラメータの第３の関係式をさらに算出し、前記３種類のパラメータを軸とする空間において、前記第１の関係式で表される面からの距離と前記第２の関係式で表される面からの距離と前記第３の関係式で表される面からの距離との和が最小となる点を求めることにより、前記複数のパラメータの修正値を得ることを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項７】
前記複数のパラメータは前記トランジスタのゲート長およびゲート幅、前記トランジスタでのキャリアの移動度、および長チャネルデバイスの閾値電圧のうちから選ばれた３つであり、
前記第１の電気特性、前記第２の電気特性および前記第３の電気特性は、前記トランジスタのドレイン電流、出力コンダクタンス、閾値電圧、および相互コンダクタンスのうちから選ばれた３つであることを特徴とする請求項６に記載の回路シミュレーション方法。
【請求項８】
ゲートを有するトランジスタの複数のパラメータを含む設計レイアウト情報を用いて回路シミュレーションを行う回路シミュレーション装置であって、
前記トランジスタの第１の電気特性および第２の電気特性を測定して得られた実測値と、前記複数のパラメータの関数として表現される前記第１の電気特性および前記第２の電気特性についてのシミュレーション値とを格納するメモリと、
前記第１の電気特性の実測値と前記第１の電気特性のシミュレーション値とが一致する場合の前記複数のパラメータの第１の関係式と、前記第２の電気特性の実測値と前記第２の電気特性のシミュレーション値とが一致する場合の前記複数のパラメータの第２の関係式とを算出するとともに、前記第１の関係式と前記第２の関係式とを用いて前記複数のパラメータの修正値を算出するパラメータ抽出部と
を備えていることを特徴とする回路シミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計において用いられる回路情報を、実デバイスの電気特性から抽出し、抽出された回路情報を用いる回路シミュレーション方法および回路シミュレーション装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）は、プロセス技術や設計技術の進歩に伴い、その性能や集積度を急速に高めている。微細化の進展に伴い、ＬＳＩに含まれるトランジスタのゲート長およびゲート幅はますます短くなり、ゲート長およびゲート幅のばらつきや設計寸法と実デバイス寸法とのずれが増大している。それにより、回路の伝播遅延時間のばらつきや実測とシミュレーションとのずれが増大し、設計マージンが増大する。この結果、高性能なＬＳＩを提供することが困難になっている。
【０００３】
現在、回路シミュレーションは一般的に次のようにして実施される。
【０００４】
図６は、一般的な回路シミュレーション方法を示すフローチャートである。まず、第１ステップでは、ネットリスタ１１０２が、設計レイアウト情報１１０１を入力としてネットリスト変換を行い、能動素子（トランジスタ等）、寄生素子（配線抵抗等）などの接続情報や素子寸法情報からネットリスト１１０３を作成する。次に、第２ステップでは、回路シミュレータ１１０４が、ネットリスタ１１０２から出力されたネットリスト１１０３を入力として回路シミュレーションを行い、遅延時間やリーク電流などの回路特性情報１１０５を出力する。
【０００５】
一方、一般的に半導体製造プロセスでは、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行なうためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路が形成される。
【０００６】
図７は、半導体集積回路において、ゲートおよび活性領域の設計レイアウトパターンと実際の仕上がり形状とを示す図である。同図に示すようなトランジスタのゲート１１１１および活性領域１１１２を形成する際にも、フォトリソグラフィ工程、エッチング工程、およびレジスト除去工程が適用される。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下であると、回折光や干渉光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上の実パターン寸法との誤差が大きくなる。
【０００７】
このような不具合を解決する技術として、位相シフトマスクを用いた超解像技術や、マスクに描かれた回路パターンを修正することにより光近接効果の影響を補正するＯＰＣ（Optical Proximity Correction）技術などがある。しかし、光近接効果は原理的に避けることができないため、超解像技術やＯＰＣなどの製造、プロセス技術だけでは回避することが困難である。そのため、光近接効果の影響を受けにくい半導体装置のレイアウト設計やリソシミュレーションを用いた実仕上がり形状予測など、設計段階からの取り組み（例えば、特許文献１参照）がなされ、これらの取り組みを通して、回路シミュレーション精度の向上を図ろうとしている。
【特許文献１】特開２００２−２０３９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
先に述べたように、トランジスタの微細化の進展に伴いゲート長およびゲート幅は短くなると、ゲートおよび活性領域を露光する際、回折光による光近接効果の影響が大きくなる。ゲート形成時の光近接効果は、トランジスタのゲートおよび活性領域のレイアウトパターンに依存して生じる。つまり、レイアウトに依存したゲート長およびゲート幅の誤差（設計寸法と実仕上がり形状の誤差）が生じる。これらのゲート長およびゲート幅の誤差の増加は、トランジスタの駆動能力、容量特性などのばらつきを大きくさせ、直接回路性能に影響を与えるため、回路シミュレーションの誤差を増大させる。その結果、設計マージンの増加や動作不良といった不具合の原因となる。
【０００９】
この不具合を軽減するために、測長ＳＥＭ（Scanning Electron Microscope）を用いて実際の仕上がり形状を測定し回路シミュレーションへ反映させる取り組みや、ＯＰＣなどの技術開発が盛んに行われている。また、上述したリソシミュレーションを用いた実際の仕上がり形状を予測する技術が開発されているが、今のところ完全な解決策にはなっていない。測長ＳＥＭは、電気特性測定に比べて長い測定時間を要するため、ＬＳＩで利用されるレイアウトパターンの異なるトランジスタを測長することは現実的に困難である。ＯＰＣにおいては、露光波長以下のパターンを露光するため、本質的に光近接効果の影響を回避できず、最先端のＯＰＣ技術を用いても設計寸法と仕上がり寸法の誤差は軽視できない程度存在している。一方、現在のリソシミュレーション技術では、リソシミュレーション自体の誤差が大きく、実仕上がり形状を回路シミュレーションに反映するには不十分である。
【００１０】
本発明は、上記のような不具合に鑑み、半導体集積回路の設計において、設計寸法と実際の仕上がり寸法との誤差を考慮に入れ、回路シミュレーション精度を向上させることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の回路シミュレーション方法は、ゲートを有するトランジスタの複数のパラメータを含む設計レイアウト情報を用いる回路シミュレーション方法であって、前記設計レイアウト情報から前記複数のパラメータを含むネットリストを抽出するステップ（ａ）と、前記トランジスタの第１の電気特性および第２の電気特性を測定して実測値を得るステップ（ｂ）と、回路シミュレーションを行って、前記複数のパラメータの関数として表現される前記トランジスタの前記第１の電気特性および前記第２の電気特性のシミュレーション値を得るステップ（ｃ）と、前記第１の電気特性の実測値と前記第１の電気特性のシミュレーション値とが一致する場合の前記複数のパラメータの第１の関係式と、前記第２の電気特性の実測値と前記第２の電気特性のシミュレーション値とが一致する場合の前記複数のパラメータの第２の関係式とを用いて、前記複数のパラメータの修正値を算出するステップ（ｄ）と、前記複数のパラメータの修正値を用いて前記ネットリストを修正するステップ（ｅ）と、前記ステップ（ｅ）で修正された前記ネットリストを用いて回路シミュレーションを行うステップ（ｆ）とを備えている。
【００１２】
この方法では、電気特性の実測値を基にして修正を加えたネットリストを用いているので、設計寸法と実際の仕上がり寸法との誤差などを補正した回路シミュレーションを行うことができ、シミュレーション精度を向上させることができる。その結果、集積回路の微細化が進んでも、設計マージンの増加や動作不良といった不具合の発生を抑えることができる。
【００１３】
本発明の回路シミュレーション方法ではＮ種類のパラメータとトランジスタのＮ種類の電気特性とを用いてネットリストの修正を行う（ただし、Ｎは２以上の整数）。パラメータの例としては、トランジスタのゲート長およびゲート幅、前記トランジスタでのキャリアの移動度、および長チャネルデバイスの閾値電圧などが挙げられる。また、測定される電気特性の例としては、トランジスタのドレイン電流、出力コンダクタンス、閾値電圧、および相互コンダクタンスなどが挙げられる。ここで、トランジスタは例えばＭＩＳＦＥＴである。
【００１４】
本発明の回路シミュレーション方法は、回路シミュレータやデバイスシミュレータが格納されたコンピュータや、パラメータ抽出手段を備えた専用の回路シミュレーション装置などによって実行される。
【発明の効果】
【００１５】
本発明の回路シミュレーション方法および回路シミュレーション装置によれば、ＬＳＩの最小設計寸法の微細化により顕在化している、トランジスタの設計寸法と実仕上がり寸法の誤差に起因する回路シミュレーション誤差を低減することができる。その結果、設計マージンの増大、動作不良による歩留まり低下を回避することができ、高性能なＬＳＩを低コストで提供することができるようになる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を適宜参照して説明する。
【００１７】
図１は、本発明の実施形態に係る回路シミュレーション方法を示すフローチャートである。同図に示すように、本発明に係る回路シミュレーション方法では、ネットリスタ１０２を用いて、設計レイアウト情報１０１からネットリスト１０３を作成する。ネットリスト１０３には、ゲート長Ｌｇ、ゲート幅Ｗなどのパラメータが含まれている。
【００１８】
一方で、ＴＥＧ（Test Elementary Group)に含まれるデバイスの電気特性を測定し、ＴＥＧ電気特性実測値１２１を得る。また、デバイスの電気特性について回路シミュレーションを行い、電気特性シミュレーション値１２２を得る。このＴＥＧ電気特性実測値１２１および電気特性シミュレーション値１２２は、例えばメモリなどの記憶装置に保存しておくことが好ましい。
【００１９】
次いで、回路パラメータ抽出手段（パラメータ抽出部）１２３が、ＴＥＧ電気特性実測値１２１と電気特性のシミュレーション結果（電気特性シミュレーション値１２２）とが合致する条件に基づいて回路情報パラメータ修正値１２４を抽出する。
【００２０】
次いで、回路情報パラメータ修正値１２４を用いて、ネットリスト１０３を修正し、修正ネットリスト１２５を作成する。
【００２１】
次に、ＳＰＩＣＥなどの回路シミュレータ１０４を用いて、修正ネットリスト１２５を入力として回路シミュレーションを行い、遅延時間やリーク電流などについての情報を含む回路特性情報１０５を出力する。
【００２２】
本実施形態の回路シミュレーション方法では、ＴＥＧ電気特性実測値１２１として、ＭＩＳトランジスタのドレイン電流Ｉｄｓおよび出力コンダクタンスＧｄｓを用い、回路情報パラメータとして、ゲート長Ｌｇ、ゲート幅Ｗを用いる。ドレイン電流Ｉｄｓ、出力コンダクタンスＧｄｓは、ＴＥＧに含まれるデバイスの電気測定で通常測定される項目である。なお、出力コンダクタンスＧｄｓはＩｄｓをソース−ドレイン間電圧Ｖｄｓで微分したものである。ゲート長Ｌｇおよびゲート幅ＷはＭＩＳトランジスタの駆動力に与える影響が大きく、設計寸法のＬｇ、Ｗと実仕上がりのＬｇ、Ｗの誤差が生じた場合、回路特性に大きな影響を与える。よって、実デバイスの電気特性に合わせてＬｇ、Ｗを修正すれば、回路シミュレーション誤差の低減に大きな効果がある。このため、本実施形態では回路情報パラメータとして、ゲート長Ｌｇ、ゲート幅Ｗを選んでいる。
【００２３】
次に、第１の実施形態における、実効的なゲート長Ｌｇおよび実効的なゲート幅Ｗを抽出する方法について説明する。本明細書中で、「実効的なゲート長および実装的なゲート長」とは、実際に作製されたデバイスの特性に合うように修正されたゲート長およびゲート幅を意味する。
【００２４】
図２（ａ）、（ｂ）は、それぞれ本実施形態の回路シミュレーション方法において、Ｉｄｓの実測値とシミュレーション値とが等しくなる場合のゲート長Ｌｇおよびゲート幅Ｗを示す図、およびＧｄｓの実測値とシミュレーション値とが等しくなる場合のゲート長およびゲート幅Ｗを示す図である。また、図３は、本実施形態の回路シミュレーション方法において、図２（ａ）、（ｂ）に示す特性曲線から実効的なＬｇおよびＷを得る方法を示す図である。
【００２５】
まず、解析の対象となるＭＩＳＦＥＴについて、ＳＰＩＣＥなどの回路シミュレータ、またはデバイスシミュレータを用いて、Ｉｄｓ、ＧｄｓをＬｇ、Ｗの関数として抽出する。なお、ここで求めたＩｄｓ、Ｇｄｓを、Ｉｄｓ＿ｓｉｍ（Ｌｇ，Ｗ）、Ｇｄｓ＿ｓｉｍ（Ｌｇ，Ｗ）と表記する。このＳＰＩＣＥシミュレーションで用いるＳＰＩＣＥモデルパラメータは、Ｌｇ、Ｗが抽出されたウエハの特性に合うパラメータを用いる方が、実効的なＬｇおよびＷと実仕上がりのＬｇおよびＷとの差が小さく好ましい。デバイスシミュレーションを行う場合も、Ｌｇ、Ｗが抽出されたウエハの特性に合うようにモデルをキャリブレーションすることが望ましい。
【００２６】
この一方、ＴＥＧに含まれる、シミュレーションが行われたＭＩＳＦＥＴのＩｄｓ、Ｇｄｓを測定する。これを、それぞれＩｄｓ＿ｅｘｐ、Ｇｄｓ＿ｅｘｐと表記する。そして、Ｉｄｓ＿ｓｉｍとＩｄｓ＿ｅｘｐが等しくなる、つまり、Ｉｄｓ＿ｅｘｐ−Ｉｄｓ＿ｓｉｍ（Ｌｇ，Ｗ）＝０となる条件を満たすＬｇおよびＷを求める。この条件を満たすＬｇおよびＷを示すのが図２（ａ）に示す曲線１３１である。
【００２７】
また、図２（ｂ）に示すように、Ｇｄｓ＿ｅｘｐ−Ｇｄｓ＿ｓｉｍ（Ｌｇ，Ｗ）＝０となる条件を満たすＬｇおよびＷを示す曲線１３２を得ることができる。出力コンダクタンスＧｄｓは、ＭＩＳＦＥＴの飽和領域では、チャネル長変長の強さを表すパラメータであり、Ｉｄｓに比べＷ依存性が小さいことが知られている。したがって、ＭＩＳＦＥＴの飽和領域では、曲線１３１と曲線１３２のＬｇ、Ｗ依存性が異なるため、図３に示すように、曲線１３１と曲線１３２とは理想的にはＬｇ−Ｗ平面上で唯一の解（交点）Ｌｇ＿ｅｆｆ、Ｗ＿ｅｆｆを持つ。このＬｇ＿ｅｆｆ、Ｗ＿ｅｆｆは実デバイスのＩｄｓ、Ｇｄｓを同時に満たす実効的なＬｇ、および実効的なＷを表している。
【００２８】
もし、曲線１３１と曲線１３２が交点を持たない場合は、ＬｇおよびＷが０以外で曲線１３１と曲線１３２の距離が最小になる点を実効的なＬｇ、実効的なＷとする。また、Ｉｄｓ特性、Ｇｄｓ特性の重要度に重みをつけ、任意の重み定数α、βを用い、αｘ2＋βｙ2が最小となる点での実効的なゲート長Ｌｇ、実効的なゲート幅Ｗを抽出することも可能である。ここで、ｘは曲線１３１からの距離を示し、ｙは曲線１３２からの距離を示すものとする。
【００２９】
上記の手段によって求めた実効的なＬｇ、実効的なＷは、回路情報パラメータ修正値１２４（図１参照）として、参照テーブルなどに保存される。回路シミュレーションを行う際は、ネットリスト１０３に記載されたＭＩＳＦＥＴを認識し、参照テーブルを参照して、ＭＩＳＦＥＴの形状や特性に合わせて回路情報パラメータを読み込み、ネットリスト１０３を修正する。この修正されたネットリスト１２５を用いて回路シミュレーションを行うことで、光近接効果によって生じた設計寸法と実仕上がり寸法誤差に起因する回路シミュレーション精度の劣化を防ぐことができる。すなわち、本実施形態の方法によれば、Ｉｄｓ、Ｇｄｓなど、トランジスタの２つ以上の特性を用いて修正されたネットリストを用いることで、設計寸法と実際の仕上がり寸法との誤差などに起因する回路シミュレーションの誤差を小さくすることができる。そのため、回路シミュレーションの予測精度が向上し、設計マージンの増加や回路の動作不良といった不具合の発生を回避することが可能となる。
【００３０】
上述した実効Ｌｇ、実効Ｗを抽出する対象となるＭＩＳＦＥＴの適用範囲は制限されず、すべてのＭＩＳＦＥＴに適用可能である。例えば、セルベース設計されるＬＳＩでは、標準セルごとにセル内のトランジスタのＬｇ、Ｗを平均したＬｇ、Ｗを抽出することで、標準セルレベルでの回路情報パラメータのキャラクタライズが可能である。もちろん、標準セル内のＮチャネルトランジスタのＬｇ＿ｎ、Ｗ＿ｎ、ＰチャネルトランジスタのＬｇ＿ｐ、Ｗ＿ｐといったように、各標準セルについてＬｇ＿ｎ、Ｗ＿ｎ、Ｌｇ＿ｐ、Ｗ＿ｐの４つのパラメータでキャラクタライズすることも可能である。また、ＭＩＳＦＥＴのレイアウトの特徴をカテゴライズし、各カテゴリーごとにＬｇ、Ｗを抽出することも可能である。
【００３１】
また、本実施形態ではトランジスタの電気特性としてＩｄｓとＧｄｓを用いる例を示したが、これらに限らず、トランジスタの特性を表すパラメータであればネットリストの修正に利用することができる。
【００３２】
なお、本実施形態の回路シミュレーション方法は、デバイスシミュレータや回路シミュレータが組み込まれたコンピュータ等により実行されてもよいし、実測値およびシミュレーション値から回路情報パラメータの抽出を行う回路情報パラメータ抽出部（図１中の回路情報パラメータ抽出手段１２４）を備えた回路シミュレーション装置により実行されてもよい。
【００３３】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る回路シミュレーション方法において、ドレイン電流Ｉｄｓの実測値とシミュレーション値とが等しくなる場合、および閾値Ｖｔｈの実測値とシミュレーション値とが等しくなる場合のゲート長Ｌｇおよびゲート幅Ｗを示す図である。
【００３４】
本発明の第２の実施形態に係る回路シミュレーション方法では、ＴＥＧに含まれるデバイスの電気特性実測値として、ＭＩＳＦＥＴのドレイン電流Ｉｄｓおよび閾値電圧Ｖｔｈを用い、回路情報パラメータとして、ゲート長Ｌｇ、ゲート幅Ｗを用いる。ドレイン電流Ｉｄｓ、閾値電圧ＶｔｈはＴＥＧに含まれるデバイスで通常測定される項目である。
【００３５】
第２の実施形態における、実効的なＬｇおよび実効的なＷを抽出する方法について説明する。
【００３６】
まず、解析の対象となるＭＩＳＦＥＴについて、ＳＰＩＣＥなどの回路シミュレータ、または、デバイスシミュレータを用いて、Ｉｄｓ、ＶｔｈをＬｇ、Ｗの関数として計算する。なお、ここで求められたＩｄｓ、Ｖｔｈの値を、それぞれＩｄｓ＿ｓｉｍ（Ｌｇ，Ｗ）、Ｖｔｈ＿ｓｉｍ（Ｌｇ，Ｗ）と表記する。
【００３７】
一方、ＴＥＧに含まれる、シミュレーションが行われたＭＩＳＦＥＴのＩｄｓ、Ｖｔｈを測定する。この測定で得られたドレイン電流および閾値を、それぞれＩｄｓ＿ｅｘｐ、Ｖｔｈ＿ｅｘｐと表記する。そして、Ｉｄｓ＿ｓｉｍとＩｄｓ＿ｅｘｐが等しくなる、つまりＩｄｓ＿ｅｘｐ−Ｉｄｓ＿ｓｉｍ（Ｌｇ，Ｗ）＝０となる条件を満たすＬｇおよびＷを求める。この条件を満たすＬｇおよびＷを示すのが、図４に示す曲線１３１である。
【００３８】
また、Ｖｔｈ＿ｅｘｐ−Ｖｔｈ＿ｓｉｍ（Ｌｇ，Ｗ）＝０となる条件を満たすＬｇおよびＷを求める。この条件を満たすＬｇおよびＷを示すのが、図４に示す曲線１３３である。曲線１３１と曲線１３３のＬｇ、Ｗ依存性は互いに異なるため、図４に示すように、曲線１３１、曲線１３３は理想的にはＬｇ−Ｗ平面上で唯一の解（交点）Ｌｇ＿ｅｆｆ、Ｗ＿ｅｆｆを持つ。このＬｇ＿ｅｆｆ、Ｗ＿ｅｆｆが、実効的なＬｇ、実効的なＷを表している。
【００３９】
もし、曲線１３１と曲線１３３が交点を持たない場合は、ＬｇおよびＷが０以外で曲線１３１と曲線１３３の距離が最小になる点を実効的なＬｇ、実効的なＷとする。また、Ｉｄｓ特性、Ｖｔｈ特性の重要度に重みをつけ、任意の重み定数α、γを用い、αｘ2＋γｚ2が最小となる点から実効的なゲート長Ｌｇ、実効的なゲート幅Ｗを抽出することも可能である。ここで、ｘは曲線１３１からの距離を示し、ｙは曲線１３３からの距離を示すものとする。
【００４０】
上記の手段によって求めた実効的なＬｇ、実効的なＷは、回路情報パラメータ修正値１２４（図１参照）として参照テーブルなどに保存される。回路シミュレーションを行う際は、ネットリスト１０３に記載されたＭＩＳＦＥＴを認識し、参照テーブルを参照して、ＭＩＳＦＥＴの形状や特性に合わせて回路情報パラメータを読み込み、ネットリスト１０３を修正する。この修正されたネットリスト１２５を用いて回路シミュレーションを行うことで、光近接効果によって生じた設計寸法と実仕上がり寸法誤差に起因する回路シミュレーション精度の劣化を防ぐことができる。
【００４１】
なお、本実施形態の回路シミュレーション方法では、ＭＩＳＦＥＴの電気特性としてＩｄｓおよびＶｔｈを用いたが、Ｉｄｓ、Ｖｔｈ、出力コンダクタンスＧｄｓ、および相互コンダクタンスＧｍのうちから選ばれたＮ個の電気特性を用いることができる。この場合、パラメータとしてＭＩＳＦＥＴのゲート長Ｌｇおよびゲート幅Ｗ、長チャネルデバイスの閾値電圧Ｖｔｈ０、ＭＩＳＦＥＴの移動度μから選ばれたＮ個を用いることができる（ここではＮ＝２）。
【００４２】
（第３の実施形態）
図５（ａ）、（ｂ）は、それぞれ本発明の第３の実施形態に係る回路シミュレーションにおいて、３種類の電気特性の実測値およびシミュレーション値とを用いて３種類の実効的なパラメータを求める方法を説明するための図である。
【００４３】
本発明の第３の実施形態では、ＴＥＧ電気特性実測値として、ＭＩＳＦＥＴのドレイン電流Ｉｄｓ、出力コンダクタンスＧｄｓ、閾値電圧Ｖｔｈ、回路情報パラメータとして、ゲート長Ｌｇ、ゲート幅Ｗ、長チャネルデバイスの閾値電圧Ｖｔｈ０を用いる。
【００４４】
第３の実施形態における、実効的なＬｇ、Ｗ、Ｖｔｈ０を抽出する方法について説明する。
【００４５】
まず、Ｌｇ、Ｗ、Ｖｔｈ０を抽出するＭＩＳＦＥＴについて、ＳＰＩＣＥなどの回路シミュレータ、または、デバイスシミュレータを用いて、Ｉｄｓ、Ｇｄｓ、ＶｔｈをＬｇ、Ｗ、Ｖｔｈ０の関数として計算する。ここで、求められたＩｄｓ、Ｇｄｓ、Ｖｔｈの値を、Ｉｄｓ＿ｓｉｍ（Ｌｇ，Ｗ，Ｖｔｈ０）、Ｇｄｓ＿ｓｉｍ（Ｌｇ，Ｗ，Ｖｔｈ０）、Ｖｔｈ＿ｓｉｍ（Ｌｇ，Ｗ，Ｖｔｈ０）と表記する。
【００４６】
一方、ＴＥＧに含まれる、シミュレーションが行われたＭＩＳＦＥＴのＩｄｓ、Ｇｄｓ、Ｖｔｈを測定する。この測定で得られたドレイン電流、出力コンダクタンス、および閾値を、それぞれＩｄｓ＿ｅｘｐ、Ｇｄｓ＿ｅｘｐ、Ｖｔｈ＿ｅｘｐと表記する。そして、図５（ａ）、（ｂ）に示すように、Ｉｄｓ＿ｓｉｍとＩｄｓ＿ｅｘｐを用いて、Ｉｄｓ＿ｅｘｐ−Ｉｄｓ＿ｓｉｍ（Ｌｇ，Ｗ，Ｖｔｈ０）＝０となる曲面１３４をＬｇ−Ｗ−Ｖｔｈ０空間内に求める。
【００４７】
これと同様に、Ｇｄｓ＿ｅｘｐ−Ｇｄｓ＿ｓｉｍ（Ｌｇ，Ｗ，Ｖｔｈ０）＝０となる曲面１３５、Ｖｔｈ＿ｅｘｐ−Ｖｔｈ＿ｓｉｍ（Ｌｇ，Ｗ，Ｖｔｈ０）＝０となる曲面１３６もそれぞれ得ることができる。
【００４８】
次に、曲面１３４、曲面１３５、および曲面１３６が一点で交わることは少ないので、曲面１３４、曲面１３５、および曲面１３６からの距離の和が最も小さくなる点を実効的なＬｇ、Ｗ、Ｖｔｈ０として求める。また、Ｉｄｓ特性、Ｇｄｓ特性、Ｖｔｈ特性の重要度に重みをつけ、任意の重み定数α、β、γを用い、αｘ2＋βｙ2＋γｚ2が最小となる点から実効的なゲート長Ｌｇ、ゲート幅Ｗ、長チャネルデバイスの閾値電圧Ｖｔｈ０を抽出することも可能である。
【００４９】
このように、トランジスタの３種類の電気特性を用いてネットリストの修正を行い、修正されたネットリストを用いてシミュレーションを行うことで、回路シミュレーションの精度をより向上させることができる。そのため、本実施形態の回路シミュレーション方法を用いれば、設計マージンの増加や回路の動作不良といった不具合の発生をより確実に回避することが可能となる。
【００５０】
なお、本実施形態では３種類のパラメータを用いる例について説明したが、４種類以上のパラメータを用いてもよい。また、トランジスタの電気特性も４種類以上用いることができる。パラメータが４種類以上であっても、実測値とシミュレーション値との誤差が最小となるＮ次元空間（Ｎは４以上の整数）上の一点を算出することができる。
【００５１】
また、測定する電気特性の種類がパラメータの種類より多くても構わない。
【産業上の利用可能性】
【００５２】
本発明は、各種電子機器に搭載される半導体集積回路の設計において、回路シミュレーションを高精度化するために利用される。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態に係る回路シミュレーション方法を示すフローチャートである。
【図２】（ａ）、（ｂ）は、それぞれ本発明の第１の実施形態に係る回路シミュレーション方法において、Ｉｄｓの実測値とシミュレーション値とが等しくなる場合のゲート長Ｌｇおよびゲート幅Ｗを示す図、およびＧｄｓの実測値とシミュレーション値とが等しくなる場合のゲート長およびゲート幅Ｗを示す図である。
【図３】第１の実施形態に係る回路シミュレーション方法において、図２（ａ）、（ｂ）に示す特性曲線から実効的なＬｇおよびＷを得る方法を示す図である。
【図４】本発明の第２の実施形態に係る回路シミュレーション方法において、ドレイン電流Ｉｄｓの実測値とシミュレーション値とが等しくなる場合、および閾値Ｖｔｈの実測値とシミュレーション値とが等しくなる場合のゲート長Ｌｇおよびゲート幅Ｗを示す図である。
【図５】（ａ）、（ｂ）は、それぞれ本発明の第３の実施形態に係る回路シミュレーションにおいて、３種類の電気特性の実測値およびシミュレーション値を用いて３種類の実効的なパラメータを求める方法を説明するための図である。
【図６】一般的な回路シミュレーション方法を示すフローチャートである。
【図７】半導体集積回路において、ゲートおよび活性領域の設計レイアウトパターンと実際の仕上がり形状とを示す図である。
【符号の説明】
【００５４】
１０１      設計レイアウト情報
１０２      ネットリスタ
１０３      ネットリスト
１０４      回路シミュレータ
１０５      回路特性情報
１２１      ＴＥＧ電気特性実測値
１２２      電気特性シミュレーション値
１２３      回路パラメータ抽出手段
１２４      回路情報パラメータ修正値
１２５      修正ネットリスト
１３１、１３２、１３３      曲線
１３４、１３５、１３６      曲面
【図１】
2006343217.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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