(57)【要約】【課題】内部電源を持つ半導体装置において、外部電源電圧を低下させて使用する場合でも、インターフェース回路の動作速度の著しい低下を回避する。【解決手段】内部回路から転送される内部電源電圧系の第１の内部信号を外部電源電圧系の第２の内部信号にレベル変換する電圧変換回路１４と、外部電源電圧と内部電源電圧との電位差と所定の基準値との大小関係を判定する電圧比較判定回路１５と、第１の内部信号および第２の内部信号が入力され、電圧比較判定出力信号により切り替え制御され、いずれかの信号を選択して出力する切り替え回路１６と、内部回路から転送される第１の内部信号および切り替え回路から導出される信号を受けて駆動制御信号を生成する出力制御回路１７と、駆動制御信号の論理レベルによりオン／オフ動作が制御される電流出力側のＭＯＳトランジスタおよび電流吸い込み側のＭＯＳトランジスタを有する出力バッファ回路１８とを具備する。【選択図】    図１
2006331544.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧をチップ内部で降圧させ、内部電源電圧として内部回路に供給する降圧回路と、
外部電源電圧が電源電圧として供給され、前記内部回路から転送される内部電源電圧系の第１の内部信号を外部電源電圧系の第２の内部信号にレベル変換する電圧変換回路と、
前記外部電源電圧と前記内部電源電圧との電位差を検知し、この電位差と所定の基準値との大小関係を判定し、この判定結果を判定出力信号として出力する電圧比較判定回路と、
前記内部回路から転送される第１の内部信号および前記電圧変換回路で生成された第２の内部信号と前記電圧比較判定回路の判定出力信号とが入力され、前記電位差が所定の基準値より大きい場合には前記第２の内部信号を選択して出力し、前記電位差が所定の基準値より小さい場合には前記第１の内部信号を選択して出力する切り替え回路と、
前記内部回路から転送される第１の内部信号および前記切り替え回路から出力される第１の内部信号あるいは第２の内部信号を受けて駆動制御信号を生成する出力制御回路と、
前記出力制御回路から供給される駆動制御信号の論理レベルによりオン／オフ動作が制御される電流出力側の第１のＭＯＳトランジスタおよび電流吸い込み側の第２のＭＯＳトランジスタを有する出力バッファ回路
とを具備することを特徴とする半導体装置。
【請求項２】
前記内部回路は、疑似スタティックメモリにおけるメモリセルアレイを含む回路であり、前記内部回路から転送される第１の内部信号は、前記メモリセルアレイの選択セルから読み出されたデータがセンスアンプで増幅されたデータ信号であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記出力制御回路は、前記内部電源電圧を動作電源とし、前記内部回路から転送される第１の内部信号を受けて前記第２のＭＯＳトランジスタを駆動制御する第１の出力制御回路と、前記外部電源電圧を動作電源とし、前記切り替え回路から導出される第１の内部信号あるいは第２の内部信号を受けて前記第１のＭＯＳトランジスタを駆動制御する第２の出力制御回路とを有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電圧変換回路は、当該電圧変換回路の出力信号が前記切り替え回路により選択されない場合には非動作状態になるように制御されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記電圧変換回路は、外部電源電圧が供給されるノードに各ソースが共通に接続され、ゲート・ドレイン相互が交差接続された一対のＰＭＯＳトランジスタと、
前記一対のＰＭＯＳトランジスタのうちの一方のＰＭＯＳトランジスタのドレインと接地ノードとの間に互いに直列に接続されたレベルシフト用の第１のＮＭＯＳトランジスタおよび入力用の第１のＮＭＯＳトランジスタと、前記一対のＰＭＯＳトランジスタのうちの他方のＰＭＯＳトランジスタのドレインと接地ノードとの間に互いに直列に接続されたレベルシフト用の第２のＮＭＯＳトランジスタおよび入力用の第２のＮＭＯＳトランジスタとを具備し、
前記一対のレベルシフト用のＮＭＯＳトランジスタのゲートは、前記電圧比較判定回路の判定出力信号が印加されており、
前記一対の入力用のＮＭＯＳトランジスタのゲートには、前記内部回路から転送される第１の内部信号およびその反転信号が対応して入力される
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に内部電源を持つ半導体装置のインターフェース部に関するもので、例えば疑似スタティックメモリ（ＰＳＲＡＭ）などの半導体記憶装置に使用されるものである。
【背景技術】
【０００２】
半導体記憶装置の動作の高速化および消費電流の低減化を図るため、外部から供給される外部電源電圧（VEXT）をチップ内部で降圧させた内部電源電圧(VINT)を使用する場合が多い。
【０００３】
このような内部電源を持つ半導体記憶装置においては、そのインターフェース部、例えばメモリデータを外部へ出力する出力回路部において、内部電源電圧系のメモリデータを外部電源電圧系のレベルへ電圧変換回路（レベルシフタ回路）により変換して出力制御回路に入力し、この出力制御回路により出力バッファ回路を駆動している。この際、出力バッファ回路を構成する電流出力用のＰＭＯＳトランジスタおよび電流吸い込み用のＮＭＯＳトランジスタに貫通電流を流させないように、電圧変換回路の出力信号を用いて出力制御回路を制御する必要がある。
【０００４】
図４は、従来のＰＳＲＡＭの出力回路部の一部を示す。この出力回路部は、電圧変換回路（レベルシフタ回路）１４、第１および第２の出力制御回路１７１、１７２からなる出力制御回路１７、出力バッファ回路１８などを含む。
【０００５】
電圧変換回路１４は、外部電源電圧VEXTを動作電源とし、内部回路から転送されるVINT系の第１の内部信号をVEXT系の第２の内部信号にレベル変換する。この電圧変換回路１４は非同期動作を行う。
【０００６】
第１の出力制御回路１７１は、内部回路から転送されるVINT系の第１の内部信号を受けて出力バッファ回路１８の電流吸い込み側のＮＭＯＳトランジスタを駆動制御する。第２の出力制御回路１７２は、電圧変換回路１４で生成されたVEXT系の第２の内部信号を受けて出力バッファ回路１８の電流出力側のＰＭＯＳトランジスタを駆動制御する。
【０００７】
出力バッファ回路１８は、VEXTを動作電源とし、第１の出力制御回路１７１から供給される駆動制御信号の論理レベルによりオン／オフ動作が制御される電流吸い込み側のＮＭＯＳトランジスタＴＮと、第２の出力制御回路１７２から供給される駆動制御信号の論理レベルによりオン／オフ動作が制御される電流出力側のＰＭＯＳトランジスタＴＰとを有する。
【０００８】
ところで、近年の半導体装置の使い方として、VEXTをVINT付近まで下げる場合がある。その場合、電圧変換回路１４内の電流出力用のＰＭＯＳトランジスタの出力電流（出力制御回路１７２へ供給される電流）は少なくなり、電圧変換回路１４の出力電流による後段回路（出力制御回路１７２）の充電速度は遅くなってしまう。このように充電速度が遅くなると、例えばメモリデータ“０”を読み出す場合に出力バッファ回路１８の電流出力側のＰＭＯＳトランジスタＴＰをオン状態からオフ状態に反転させる速度が遅くなってしまうので、出力バッファ回路１８において貫通電流が生じると共に、“０”読み出しの速度も遅くしてしまう。
【０００９】
これを避けるために、通常は、データ読み出し時に、出力バッファ回路１８の一方のオン状態のＰＭＯＳトランジスタＴＰがオフ状態になるまで待った後に、他方のオフ状態のＮＭＯＳトランジスタＴＮをオン状態に反転させるように動作タイミングを設定している。しかし、上記したようにVEXTを下げて使用する場合、出力バッファ回路１８のオン状態のＰＭＯＳトランジスタＴＰのオフ動作の速度が著しく遅くなる。このオフ動作を待ってからデータ読み出しを始めなければならない現状回路では、電圧変換回路１４内の電流出力用のＰＭＯＳトランジスタのオフ動作の速度が、出力バッファ回路１８の出力の動作速度を律速してしまうという問題がある。
【００１０】
なお、特許文献１には、外部電源電圧（３．５ｖ，５ｖ）によらずに定電圧を発生する定電圧発生回路が開示されている。この回路は、外部電源電圧を基準電圧と比較し、外部電源電圧が低いと判定した場合には、定電圧発生回路への電源供給元として３．５ｖから５ｖに昇圧された電圧に切り替えるものである。
【特許文献１】特開平７−１０４０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は前記した従来の問題点を解決すべくなされたもので、外部電源電圧を低下させて使用する場合でも、インターフェース回路の動作速度の著しい低下を回避し得る半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、外部電源電圧をチップ内部で降圧させ、内部電源電圧として内部回路に供給する降圧回路と、外部電源電圧が電源電圧として供給され、前記内部回路から転送される内部電源電圧系の第１の内部信号を外部電源電圧系の第２の内部信号にレベル変換する電圧変換回路と、前記外部電源電圧と前記内部電源電圧との電位差を検知し、この電位差と所定の基準値との大小関係を判定し、この判定結果を判定出力信号として出力する電圧比較判定回路と、前記内部回路から転送される第１の内部信号および前記電圧変換回路で生成された第２の内部信号と前記電圧比較判定回路の判定出力信号とが入力され、前記電位差が所定の基準値より大きい場合には前記第２の内部信号を選択して出力し、前記電位差が所定の基準値より小さい場合には前記第１の内部信号を選択して出力する切り替え回路と、前記内部回路から転送される第１の内部信号および前記切り替え回路から出力される第１の内部信号あるいは第２の内部信号を受けて駆動制御信号を生成する出力制御回路と、前記出力制御回路から供給される駆動制御信号の論理レベルによりオン／オフ動作が制御される電流出力側の第１のＭＯＳトランジスタおよび電流吸い込み側の第２のＭＯＳトランジスタを有する出力バッファ回路とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置によれば、外部電源電圧を低下させて使用する場合でも、動作速度の低下が少ないインターフェース回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１５】
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態として、ＰＳＲＡＭの一部を示す。
【００１６】
まず、各部の機能を概略的に説明する。
【００１７】
降圧回路１１は、外部電源電圧VEXTを受けてチップ内部で降圧させ、内部電源電圧VINTとして擬似スタティックメモリのメモリセルアレイを含む内部回路１２などに供給する。出力回路部１３は、電圧変換回路（レベルシフタ回路）１４、電圧比較判定回路１５、切り替え回路１６、出力制御回路１７、出力バッファ回路１８などを含む。
【００１８】
電圧変換回路１４は、外部電源電圧VEXTを動作電源とし、内部回路１２から転送されるVINT系の第１の内部信号（本例ではその反転信号Ｂ）をVEXT系の第２の内部信号Ａにレベル変換する。電圧変換回路１４は非同期動作を行う。
【００１９】
電圧比較判定回路１５は、VEXTを動作電源とし、VEXTとVINTとの電位差を検知し、この電位差と所定の基準値との大小関係を判定する。具体例としては、VINTは一定であるので、VEXTのレベルを検知することで大小関係を判定することが可能である。電圧比較判定回路１５は判定結果を判定出力信号Ｄとして出力する。
【００２０】
切り替え回路１６は、VEXTおよびVINTを動作電源とし、内部回路１２から転送される第１の内部信号の反転信号Ｂおよび電圧変換回路１４で生成された第２の内部信号Ａが入力され、電圧比較判定回路１５の判定出力信号Ｄにより切り替え制御される。切り替え回路１６は、VEXTとVINTとの電位差が所定の基準値より大きいことを判定出力信号Ｄが示している場合にはVEXT系の第２の内部信号Ａを選択して出力し、電位差が所定の基準値より小さいことを判定出力信号Ｄが示している場合にはVINT系の第１の内部信号（本例ではその反転信号Ｂ）を選択して出力する。
【００２１】
出力制御回路１７は、VINTを動作電源とし、内部回路１２から転送される第１の内部信号を受けて出力バッファ回路１８の電流吸い込み側のＮＭＯＳトランジスタを駆動制御する第１の出力制御回路１７１と、VEXTを動作電源とし、切り替え回路１６の出力信号Ｃ（第１の内部信号Ｂあるいは第２の内部信号Ａ）を受けて出力バッファ回路１８の電流出力側のＰＭＯＳトランジスタを駆動制御する第２の出力制御回路１７２とを有する。
【００２２】
出力バッファ回路１８は、VEXTを動作電源とし、第１の出力制御回路１７１から供給される駆動制御信号の論理レベルによりオン／オフ動作が制御される電流吸い込み側の第２のＭＯＳトランジスタであるＮＭＯＳトランジスタＴＮと、第２の出力制御回路１７２から供給される駆動制御信号の論理レベルによりオン／オフ動作が制御される電流出力側の第１のＭＯＳトランジスタであるＰＭＯＳトランジスタＴＰとを有する。上記ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタＴＮは、VEXTノードと接地電圧(GND) ノードとの間に直列接続されており、そのドレイン相互接続ノードは半導体装置の出力端子ＯＵＴに接続されている。
【００２３】
次に、各部の構成の一具体例を説明する。電圧変換回路１４は、本例では、その出力信号が切り替え回路１６により選択されない場合にも動作状態になっている例を示している。VEXTノードには、ゲート、ドレイン相互が交差接続された一対のＰＭＯＳトランジスタＰ１、Ｐ２のソースが共通に接続されている。一対のＰＭＯＳトランジスタＰ１、Ｐ２のうち、一方のＰＭＯＳトランジスタＰ１のドレイン（電圧変換回路１４の出力ノード）とGND ノードとの間にはレベルシフト用のＮＭＯＳトランジスタＭ１と入力用のＮＭＯＳトランジスタＮ１が直列に接続され、他方のＰＭＯＳトランジスタＰ２のドレインとGND ノードとの間にはレベルシフト用のＮＭＯＳトランジスタＭ２と入力用のＮＭＯＳトランジスタＮ２が直列に接続されている。
【００２４】
上記一対のレベルシフト用のＮＭＯＳトランジスタＭ１、Ｍ２は、ゲートがVEXTノードに接続されており、常時オン状態である。また、前記一対の入力用のＮＭＯＳトランジスタＮ１、Ｎ２のゲートには、内部回路１２から転送されるVINT系の第１の内部信号（例えばメモリセルアレイから読み出されたデータが増幅されたデータ信号）およびその反転信号が対応して入力される。本例では、内部回路１２から転送される第１の内部信号は、内部出力制御信号Controlによりゲート制御されるノア回路ＮＯＲ１を経由して転送され、この内部信号がVINT系のインバータ回路ＩＶ１で反転されて前記反転信号が生成される。
【００２５】
第１の出力制御回路１７１は、VINTを動作電源とし、電圧変換回路１４で生成された第２の内部信号Ａと、判定出力信号Ｄがインバータ回路ＩＶ２で反転された信号／Ｄとが入力されるノア回路ＮＯＲ２と、このノア回路ＮＯＲ２の出力信号、前記ノア回路ＮＯＲ１の出力信号（第１の内部信号の反転信号）および内部出力制御信号Controlが入力されるノア回路ＮＯＲ３と、このノア回路ＮＯＲ３の出力信号を反転させるインバータ回路ＩＶ３と、このインバータ回路ＩＶ３の出力信号および出力制御信号ＥＮが入力され、出力バッファ回路１８の電流吸い込み側のＮＭＯＳトランジスタＴＮを駆動制御する信号を生成するノア回路ＮＯＲ４とを有する。
【００２６】
第２の出力制御回路１７２は、VEXTを動作電源とし、切り替え回路１６の出力信号Ｃ（第１の内部信号あるいは第２の内部信号）および出力制御信号ＥＮが入力され、出力バッファ回路１８の電流出力側のＰＭＯＳトランジスタＴＰを駆動制御する信号を生成するナンド回路ＮＡ１を有する。
【００２７】
なお、第１および第２の出力制御回路１７１、１７２内のインバータ回路ＩＶ１〜ＩＶ３、ノア回路ＮＯＲ２、ＮＯＲ４およびナンド回路ＮＡ１はそれぞれ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるＣＭＯＳ構成を有している。
【００２８】
次に、図１の回路の動作を説明する。VEXTが高い場合（通常の使用値である場合）には、切り替え回路１６はVEXT系の第２の内部信号Ａを出力する。この第２の内部信号Ａは第２の出力制御回路１７２であるナンド回路ＮＡ１内のＰＭＯＳトランジスタ（図示せず）のゲートに入力される。この場合は、電圧変換回路１４で従来と同様の動作が行われ、電圧変換回路１４の動作速度の遅れは問題とならない。
【００２９】
もし仮に、VEXTが高い場合に切り替え回路１６が、VEXT系の第２の内部信号Ａではなく、VINT系の第１の内部信号の反転信号Ｂを出力して第２の出力制御回路１７２のナンド回路ＮＡ１内のＰＭＯＳトランジスタのゲートに入力すると、このＰＭＯＳトランジスタのソース、ゲート間電圧ＶＧＳがＰＭＯＳトランジスタの閾値電圧の絶対値（例えば０．４〜０．５ｖ）よりも大きくなり、このＰＭＯＳトランジスタがオン状態になり、第２の出力制御回路１７２に貫通電流が流れるおそれがある。
【００３０】
一方、VEXTが通常の使用値よりも低い場合には、切り替え回路１６はVINT系の第１の内部信号を出力して第２の出力制御回路１７２のナンド回路ＮＡ１内のＰＭＯＳトランジスタのゲートに入力する。この場合は、このＰＭＯＳトランジスタのソース、ゲート間電圧ＶＧＳは、非常に小さく（例えば０．２ｖ）なる。このときのＰＭＯＳトランジスタのソース、ゲート間電圧ＶＧＳは、ＰＭＯＳトランジスタの閾値電圧の絶対値よりも小さくなるので、このＰＭＯＳトランジスタはオフ状態になり、第２の出力制御回路１７２および出力バッファ回路１８に貫通電流が流れるおそれがなく、動作速度の高速化が実現できる。これに対して、仮に、切り替え回路１６が、VINT系の第１の内部信号ではなく、VEXT系の第２の内部信号Ａを出力して第２の出力制御回路１７２のナンド回路ＮＡ１内のＰＭＯＳトランジスタのゲートに入力すると、電圧変換回路１４の動作速度の遅れの問題が生じる。
【００３１】
なお、第１の出力制御回路１７１では、内部回路１２から転送される第１の内部信号の反転信号Ｂを受けて、出力バッファ回路１８の電流吸い込み側のＮＭＯＳトランジスタＴＮを駆動制御する。この際、判定出力信号Ｄの論理レベルが“Ｌ”である場合、つまりVINT系の第１の内部信号の反転信号Ｂを選択する場合には、インバータ回路ＩＶ２の出力信号／Ｄが“Ｈ”レベル、ノア回路ＮＯＲ２の出力信号が“Ｌ”レベルになるので、内部出力制御信号Controlが“Ｌ”レベルの期間に、ノア回路ＮＯＲ１の出力信号がノア回路ＮＯＲ３、インバータ回路ＩＶ３、ノア回路ＮＯＲ４を経て、出力バッファ回路１８内のＮＭＯＳトランジスタＴＮのゲートに供給され、ＮＭＯＳトランジスタＴＮが駆動制御される。
【００３２】
これに対して、判定出力信号Ｄの論理レベルが“Ｈ”である場合、つまりVEXT系の第２の内部信号Ａを選択する場合には、インバータ回路ＩＶ２の出力信号／Ｄが“Ｌ”レベルになるので、電圧変換回路１４の出力信号（第２の内部信号Ａ）がノア回路ＮＯＲ２により反転され、ノア回路ＮＯＲ３に供給される。この際、VEXT系の第２の内部信号Ａが活性状態、つまり“Ｌ”レベルのときは、ノア回路ＮＯＲ２の出力信号が“Ｈ”レベル、ノア回路ＮＯＲ３の出力信号が“Ｌ”レベル、インバータ回路ＩＮ３の出力信号が“Ｈ”レベル、ノア回路ＮＯＲ４の出力信号が“Ｌ”レベルになり、出力バッファ回路１８内のＮＭＯＳトランジスタＴＮがオフ状態に制御される。また、このとき、VEXT系の第２の内部信号Ａが非活性状態、つまり“Ｈ”レベルのときは、ノア回路ＮＯＲ２の出力信号が“Ｌ”レベルになるので、内部出力制御信号Controlが“Ｌ”レベルの期間に、ノア回路ＮＯＲ１の出力信号がノア回路ＮＯＲ３、インバータ回路ＩＶ３、ノア回路ＮＯＲ４を経て、出力バッファ回路１８内のＮＭＯＳトランジスタＴＮのゲートに供給され、ＮＭＯＳトランジスタＴＮが駆動制御される。
【００３３】
上記実施形態の半導体装置によれば、外部電源電圧を通常通り使用する場合、出力バッファ回路の電流出力側のＭＯＳトランジスタのオン／オフ動作を外部電源電圧系の第２の内部信号の論理レベルにより制御するので、電流出力側のＭＯＳトランジスタのオフ動作を所定速度で実行させることができる。これに対して、外部電源電圧を低下させて使用する場合に、電圧変換回路から出力する第２の内部信号による後段回路の充電速度が遅くなったとしても、この時には出力バッファ回路の電流出力側のＭＯＳトランジスタのオン／オフ動作を内部電源電圧系の第１の内部信号の論理レベルにより制御するので、電流出力側のＭＯＳトランジスタのオフ動作を、外部電源電圧を通常通り使用する場合のオフ動作と殆んど同様の速度で実行させることができる。したがって、外部電源電圧を低下させて使用する場合に出力バッファ回路の動作速度の著しい低下を招くおそれが生じたとしても、これを自動的に回避し、出力速度を犠牲にすることなく出力バッファ回路から信号を出力することが可能となる。つまり、外部電源電圧を低下させて使用する場合でも、動作速度の低下が少ないインターフェース回路が実現できる。
【００３４】
図２（ａ）乃至（ｃ）は、図１中の切り替え回路１６の種々の具体的な回路構成を示している。図２（ａ）に示す切り替え回路は、VEXTを動作電源とするインバータ回路ＩＶ４，ＩＶ５、ナンド回路ＮＡ２，ＮＡ３と、VINTを動作電源とするノア回路ＮＯＲ５からなる。これらの回路は、第１の内部信号の反転信号Ｂおよび第２の内部信号Ａが入力され、判定出力信号Ｄの論理レベルに応じてVINT系の第１の内部信号ＢあるいはVEXT系の第２の内部信号Ａを出力信号Ｃとして出力するように論理構成（回路接続）されている。
【００３５】
図２（ｂ）に示す切り替え回路は、VEXTを動作電源とするインバータ回路ＩＶ６，ＩＶ７と、VINTを動作電源とするインバータ回路ＩＶ８と、ＣＭＯＳトランスフアゲートＴＧ１，ＴＧ２からなる。これらの回路は、第１の内部信号の反転信号Ｂおよび第２の内部信号Ａが入力され、判定出力信号Ｄの論理レベルに応じてVINT系の第１の内部信号ＢあるいはVEXT系の第２の内部信号Ａを出力信号Ｃとして出力するように論理構成（回路接続）されている。
【００３６】
図２（ｃ）に示す切り替え回路は、VEXTを動作電源とするクロックドインバータ回路ＩＶ９およびインバータ回路ＩＶ１０と、VINTを動作電源とするクロックドインバータ回路ＩＶ１１とからなる。これらの回路は、第１の内部信号の反転信号Ｂおよび第２の内部信号Ａが入力され、判定出力信号Ｄの論理レベルに応じてVINT系の第１の内部信号ＢあるいはVEXT系の第２の内部信号Ａを出力信号Ｃとして出力するように論理構成（回路接続）されている。
【００３７】
＜第２の実施形態＞
図３は、本発明の半導体装置の第２の実施形態として、図１中の出力回路部１３の一部の変形例を示す。この出力回路部１３は、第１の実施形態において電圧変換回路１４を電圧変換回路１４ａに変更し、電圧変換回路１４ａの出力信号が切り替え回路１６により選択されない場合には電圧変換回路１４ａが非動作状態になるようにした例を示しており、その他は同じであるので図１中と同一符号を付している。
【００３８】
この電圧変換回路１４ａは、図１中に示した電圧変換回路１４と比べて、レベルシフト用のＮＭＯＳトランジスタＭ１，Ｍ２のゲートに電圧比較判定回路１５の判定出力信号Ｄが供給されている点が異なり、その他は同じである。
【００３９】
電圧比較判定回路１５の判定出力信号Ｄが“Ｈ”レベルの時には、ＮＭＯＳトランジスタＭ１，Ｍ２がオン状態になり、電圧変換回路１４ａは動作状態になる。これに対して、電圧比較判定回路１５の判定出力信号Ｄが“Ｌ”レベルの時には、ＮＭＯＳトランジスタＭ１，Ｍ２がオフ状態になり、電圧変換回路１４ａは非動作状態になる。
【００４０】
なお、電圧比較判定回路１５の判定出力信号Ｄの論理を逆に設定する場合には、それに応じてレベルシフト用のＮＭＯＳトランジスタＭ１，Ｍ２のゲートに判定出力信号の反転信号を印加するように論理構成すればよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態としてＰＳＲＡＭの一部を示す回路図。
【図２】図１中の切り替え回路の種々の具体的な構成を示す回路図。
【図３】図１中の出力回路部の一部の変形例を示す回路図。
【図４】従来のＰＳＲＡＭの出力回路部の一部を示す回路図。
【符号の説明】
【００４２】
１１…降圧回路、１２…内部回路、１３…出力回路部、１４…電圧変換回路（レベルシフタ回路）、１５…電圧比較判定回路、１６…切り替え回路、１７…出力制御回路、１８…出力バッファ回路。
【図１】
2006331544.tif 000003
【図２】
2006331544.tif 000004
【図３】
2006331544.tif 000005
【図４】
2006331544.tif 000006