(57)【要約】【課題】  新規な構成にて接合リーク電流（ソース，ドレインと基板間に流れるリーク電流）による不具合を回避することができるアナログスイッチおよびスイッチトキャパシタフィルタを提供する。【解決手段】  スイッチトキャパシタフィルタ用のアナログスイッチＳＷ５は、入出力端子間にＮチャネルＭＯＳトランジスタＱｎとＰチャネルＭＯＳトランジスタＱｐが並列接続されている。ＮチャネルＭＯＳトランジスタＱｎとＰチャネルＭＯＳトランジスタＱｐとが、それぞれ、ワンチップの半導体基板１０において底面および側面が誘電体（１２，１５）で囲まれた領域に形成され、ＮチャネルＭＯＳトランジスタ形成領域１６における基板電位と、ＰチャネルＭＯＳトランジスタ形成領域１７における基板電位とが共に、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位に固定されている。【選択図】      図４
2006129075.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子間にＮチャネルＭＯＳトランジスタ（Ｑｎ）とＰチャネルＭＯＳトランジスタ（Ｑｐ）が並列接続されたスイッチトキャパシタフィルタ用のアナログスイッチ（ＳＷ５）であって、
ワンチップの半導体基板（１０）でのＮチャネルＭＯＳトランジスタ形成領域（１６）における基板電位と、ＰチャネルＭＯＳトランジスタ形成領域（１７）における基板電位とを共に、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位に固定したことを特徴とするアナログスイッチ。
【請求項２】
入出力端子間にＮチャネルＭＯＳトランジスタ（Ｑｎ）とＰチャネルＭＯＳトランジスタ（Ｑｐ）が並列接続されたスイッチトキャパシタフィルタ用のアナログスイッチ（ＳＷ５）であって、
ＮチャネルＭＯＳトランジスタ（Ｑｎ）とＰチャネルＭＯＳトランジスタ（Ｑｐ）とを、それぞれ、ワンチップの半導体基板（１０）において底面および側面が誘電体（１２，１５）で囲まれた領域に形成し、ＮチャネルＭＯＳトランジスタ形成領域（１６）における基板電位と、ＰチャネルＭＯＳトランジスタ形成領域（１７）における基板電位とを共に、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位に固定したことを特徴とするアナログスイッチ。
【請求項３】
入出力端子間に第１のＮチャネルＭＯＳトランジスタ（Ｑｎ１）と第１のＰチャネルＭＯＳトランジスタ（Ｑｐ１）が並列接続され、当該両トランジスタ（Ｑｎ１，Ｑｐ１）の基板電位が異なる電位レベルにされたスイッチトキャパシタフィルタ用のアナログスイッチ（ＳＷ５）であって、
第１のＮチャネルＭＯＳトランジスタ（Ｑｎ１）の基板電位レベルと第１のＰチャネルＭＯＳトランジスタ（Ｑｐ１）の基板電位レベルとを、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位を挟んで当該電位との電位差が等しくなるようにするとともに、
前記第１のＰチャネルＭＯＳトランジスタ（Ｑｐ１）と同一特性の第２のＰチャネルＭＯＳトランジスタ（Ｑｐ２）を、そのソース・ドレイン端子のうちの一方が第１のＮチャネルＭＯＳトランジスタ（Ｑｎ１）の基板電位印加端子とつながるとともに、基板電位印加端子が入出力端子のうちの片方の端子とつながるように設け、
また、前記第１のＮチャネルＭＯＳトランジスタ（Ｑｎ１）と同一特性の第２のＮチャネルＭＯＳトランジスタ（Ｑｎ２）を、そのソース・ドレイン端子のうちの一方が第１のＰチャネルＭＯＳトランジスタ（Ｑｐ１）の基板電位印加端子とつながるとともに、基板電位印加端子が入出力端子のうちの前記片方の端子とつながるように設けたことを特徴とするアナログスイッチ。
【請求項４】
演算増幅器（ＯＰ１）と、第１，第２，第３のキャパシタ（Ｃ１，Ｃ２，Ｃ３）と、第１，第２，第３，第４，第５，第６のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）とを具備し、
前記演算増幅器（ＯＰ１）の非反転入力端子には基準電圧（Ｖｒｅｆ）が印加され、第１のアナログスイッチ（ＳＷ１）は入力端子と第１の相互接続ノード（Ｎ１）との間に、第４のアナログスイッチ（ＳＷ４）は第１の相互接続ノード（Ｎ１）と演算増幅器（ＯＰ１）の非反転入力端子との間に、第１のキャパシタ（Ｃ１）は第１の相互接続ノード（Ｎ１）と第２の相互接続ノード（Ｎ２）との間に、第２のアナログスイッチ（ＳＷ２）は第２の相互接続ノード（Ｎ２）と演算増幅器（ＯＰ１）の非反転入力端子との間に、第５のアナログスイッチ（ＳＷ５）は第２の相互接続ノード（Ｎ２）と演算増幅器（ＯＰ１）の反転入力端子との間に、第２のキャパシタ（Ｃ２）は第２の相互接続ノード（Ｎ２）と第３の相互接続ノード（Ｎ３）との間に、第３のキャパシタ（Ｃ３）は演算増幅器（ＯＰ１）の反転入力端子と出力端子との間に、第３のアナログスイッチ（ＳＷ３）は第３の相互接続ノード（Ｎ３）と演算増幅器（ＯＰ１）の非反転入力端子との間に、第６のアナログスイッチ（ＳＷ６）は第３の相互接続ノード（Ｎ３）と演算増幅器（ＯＰ１）の出力端子との間にそれぞれ接続され、演算増幅器（ＯＰ１）の出力端子より出力信号を取り出すように構成され、かつ、
第１〜第３のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３）がオン、第４〜第６のアナログスイッチ（ＳＷ４，ＳＷ５，ＳＷ６）がオフの第１の状態においては、第１のキャパシタ（Ｃ１）は入力電圧まで充電され、第２のキャパシタ（Ｃ２）は電極間がゼロボルトまで放電され、第３のキャパシタ（Ｃ３）は充放電しない動作を行い、
続く、第１〜第６のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）が共にオフの第２の状態においては、第１、第２、第３のキャパシタ（Ｃ１，Ｃ２，Ｃ３）はいずれも充放電しない動作を行い、
続く、第１〜第３のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３）がオフ、第４〜第６のアナログスイッチ（ＳＷ４，ＳＷ５，ＳＷ６）がオンの第３の状態においては、第２、第３のキャパシタ（Ｃ２，Ｃ３）は並列に接続され、第１のキャパシタ（Ｃ１）は電極間がゼロボルトまで放電してその放電電流は並列接続された第２、第３のキャパシタ（Ｃ２，Ｃ３）を充電する動作を行い、
続く、第１〜第６のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）が共にオフの第４の状態においては、第１、第２、第３のキャパシタ（Ｃ１，Ｃ２，Ｃ３）はいずれも充放電しない動作を行い、
その後は第１の状態の動作に戻る動作を行うように構成され、
前記第２の状態の期間（τ）を、第１〜第６のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）が同時に導通する状態が生じない範囲で短くしており、
前記第５のアナログスイッチ（ＳＷ５）として請求項１または２に記載のアナログスイッチを用いたことを特徴とするスイッチトキャパシタフィルタ。
【請求項５】
演算増幅器（ＯＰ１）と、第１，第２，第３のキャパシタ（Ｃ１，Ｃ２，Ｃ３）と、第１，第２，第３，第４，第５，第６のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）とを具備し、
前記演算増幅器（ＯＰ１）の非反転入力端子には基準電圧（Ｖｒｅｆ）が印加され、第１のアナログスイッチ（ＳＷ１）は入力端子と第１の相互接続ノード（Ｎ１）との間に、第４のアナログスイッチ（ＳＷ４）は第１の相互接続ノード（Ｎ１）と演算増幅器（ＯＰ１）の非反転入力端子との間に、第１のキャパシタ（Ｃ１）は第１の相互接続ノード（Ｎ１）と第２の相互接続ノード（Ｎ２）との間に、第２のアナログスイッチ（ＳＷ２）は第２の相互接続ノード（Ｎ２）と演算増幅器（ＯＰ１）の非反転入力端子との間に、第５のアナログスイッチ（ＳＷ５）は第２の相互接続ノード（Ｎ２）と演算増幅器（ＯＰ１）の反転入力端子との間に、第２のキャパシタ（Ｃ２）は第２の相互接続ノード（Ｎ２）と第３の相互接続ノード（Ｎ３）との間に、第３のキャパシタ（Ｃ３）は演算増幅器（ＯＰ１）の反転入力端子と出力端子との間に、第３のアナログスイッチ（ＳＷ３）は第３の相互接続ノード（Ｎ３）と演算増幅器（ＯＰ１）の非反転入力端子との間に、第６のアナログスイッチ（ＳＷ６）は第３の相互接続ノード（Ｎ３）と演算増幅器（ＯＰ１）の出力端子との間にそれぞれ接続され、演算増幅器（ＯＰ１）の出力端子より出力信号を取り出すように構成され、かつ、
第１〜第３のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３）がオン、第４〜第６のアナログスイッチ（ＳＷ４，ＳＷ５，ＳＷ６）がオフの第１の状態においては、第１のキャパシタ（Ｃ１）は入力電圧まで充電され、第２のキャパシタ（Ｃ２）は電極間がゼロボルトまで放電され、第３のキャパシタ（Ｃ３）は充放電しない動作を行い、
続く、第１〜第６のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）が共にオフの第２の状態においては、第１、第２、第３のキャパシタ（Ｃ１，Ｃ２，Ｃ３）はいずれも充放電しない動作を行い、
続く、第１〜第３のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３）がオフ、第４〜第６のアナログスイッチ（ＳＷ４，ＳＷ５，ＳＷ６）がオンの第３の状態においては、第２、第３のキャパシタ（Ｃ２，Ｃ３）は並列に接続され、第１のキャパシタ（Ｃ１）は電極間がゼロボルトまで放電してその放電電流は並列接続された第２、第３のキャパシタ（Ｃ２，Ｃ３）を充電する動作を行い、
続く、第１〜第６のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）が共にオフの第４の状態においては、第１、第２、第３のキャパシタ（Ｃ１，Ｃ２，Ｃ３）はいずれも充放電しない動作を行い、
その後は第１の状態の動作に戻る動作を行うように構成され、
前記第２の状態の期間（τ）を、第１〜第６のアナログスイッチ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）が同時に導通する状態が生じない範囲で短くしており、
前記第５のアナログスイッチ（ＳＷ５）として請求項３に記載のアナログスイッチを用いたことを特徴とするスイッチトキャパシタフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログスイッチおよびスイッチトキャパシタフィルタに関するものである。
【背景技術】
【０００２】
半導体圧力センサの圧力応答性は数ｍｓであるため、ノイズ（高周波成分）までも検出してしまう。高周波成分までも検出すると分解能が低下してしまい、精度が必要な場合に対応できなくなる。そのため、高周波成分を検出しても精度が確保できる回路を新規に設計する必要がある。
【０００３】
高周波成分を圧力センサの回路内で除去するためには、回路に圧力応答性を持たせればよい。その一つの手段として、従来の回路に対し圧力応答性を遅延させるためのフィルタ回路として、図８に示すように、スイッチトキャパシタフィルタ（ＳＣＦ）を用いる方法がある。これにより、カットオフ周波数を調整する等の検出範囲を必要レベルに設定することで、精度を向上させることができる。即ち、スイッチトキャパシタフィルタをローパスフィルタとして用いて高周波成分を除去して低周波成分のみを抽出する。
【０００４】
詳しくは、図８において、ダイヤフラムに形成した４つのピエゾ抵抗素子（不純物拡散層）Ｒ１，Ｒ２，Ｒ３，Ｒ４にてフルブリッジ回路が形成されている。フルブリッジ回路での対向する２つの端子間に定電流が流されるとともに、他の２つの端子間の電圧が差動増幅回路１００を介して圧力検出信号として出力される。差動増幅回路１００の出力（圧力検出信号）はスイッチトキャパシタフィルタ（ＳＣＦ）回路に入力される。ＳＣＦ回路は、スイッチトキャパシタフィルタ１０３と分周回路１０４と発振回路１０５により構成されている。発振回路１０５からの基準クロックに基づき分周回路１０４において、第１相クロックパルスφ１と、その反転信号φ１バーと、第２相クロックパルスφ２と、その反転信号φ２バーが生成され、スイッチトキャパシタフィルタ１０３に送られる。
【０００５】
図９には、スイッチトキャパシタフィルタ１０３の回路図を示すとともに、図１０には、スイッチトキャパシタフィルタ１０３におけるアナログスイッチに対するクロックタイミングチャートを示す。図９において、スイッチトキャパシタフィルタ１０３は、演算増幅器ＯＰ１と、第１，第２，第３のキャパシタＣ１，Ｃ２，Ｃ３と、第１〜第６のアナログスイッチＳＷ１〜ＳＷ６を具備している。各アナログスイッチＳＷ１〜ＳＷ６は、並列接続されたＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタにて構成されている。第１〜第３のアナログスイッチＳＷ１〜ＳＷ３は、２相クロックパルスの第１相クロックパルスφ１がＨレベルの期間のみ導通状態（オン）となり、第４〜第６のアナログスイッチＳＷ４〜ＳＷ６は、２相クロックパルスの第２相クロックパルスφ２がＨレベルの期間のみ導通状態（オン）となる。
【０００６】
図１０において、１周期のうちの、クロックパルスφ１がＨレベルかつクロックパルスφ２がＬレベルの時の第１の状態Ｓ１と、クロックパルスφ１がＬレベルかつクロックパルスφ２がＬレベルの時の第２の状態Ｓ２と、クロックパルスφ１がＬレベルかつクロックパルスφ２がＨレベルの時の第３の状態Ｓ３と、クロックパルスφ１がＬレベルかつクロックパルスφ２がＬレベルの時の第４の状態Ｓ４がある。
【０００７】
この第１〜第４の状態Ｓ１〜Ｓ４における、スイッチトキャパシタフィルタのアナログスイッチＳＷ１〜ＳＷ６の回路動作を、図１１に示す。第１の状態Ｓ１では、アナログスイッチＳＷ１，ＳＷ２，ＳＷ３が「オン」、アナログスイッチＳＷ４，ＳＷ５，ＳＷ６が「オフ」し、第２の状態Ｓ２では、アナログスイッチＳＷ１〜ＳＷ６が「オフ」する。また、第３の状態Ｓ３では、アナログスイッチＳＷ４，ＳＷ５，ＳＷ６が「オン」、アナログスイッチＳＷ１，ＳＷ２，ＳＷ３が「オフ」し、第４の状態Ｓ４では、アナログスイッチＳＷ１〜ＳＷ６が「オフ」する。
【０００８】
通常の半導体圧力センサ装置では、カットオフ周波数ｆｃとして１００〜４００Ｈｚ程度が必要とされる。例えば、カットオフ周波数ｆｃを１００Ｈｚにする場合には、Ｃ２＝０．２５ｐＦ、Ｃ３＝６０ｐＦ、ｆｓ＝１５０Ｈｚとすればよい。この数値は半導体集積回路上で実現するには無理のない数値である。しかし、カットオフ周波数ｆｃとして１Ｈｚ程度の低い周波数が必要とされる場合を考えると、２相クロックパルスの周波数ｆｓとキャパシタＣ２の値を上記数値例と同じにしたのでは、キャパシタＣ３の値を６０００ｐＦにしなければならないことになる。この容量は、半導体集積回路上で実現するには実際的でない値である。従って、半導体集積回路上で１Ｈｚのカットオフ周波数ｆｃを実現しようとする場合には、２相クロックパルスφ１，φ２の周波数を１００分の１の１．５Ｈｚ程度まで下げる手段を考える必要がある。
【０００９】
このように、カットオフ周波数として例えば１Ｈｚ程度の低い周波数が必要とされる場合、各キャパシタの容量はそのままにして図１０に示すごとく、クロックタイミングを新規に設計し、サンプリング周波数（クロックパルスφ１，φ２の周波数）を例えば１．５ｋＨｚにまで下げることで、例えば１Ｈｚ程度のカットオフ周波数を実現することができる。
【００１０】
また、図１０において、第１相クロックパルスφ１と第２相クロックパルスφ２の関係において第２の状態Ｓ２の期間τを、例えば約１μｓと極めて短くする（クロックパルスφ１，φ２についてノンオーバーラップ回路で約１μｓの遅延を持たせる）。このクロックタイミングは、クロックパルスφ１を立ち下げ後、すぐにクロックパルスφ２を立ち上げるよう構成されているので、サンプルした電荷をすぐにキャパシタＣ３に転送でき、第２の状態Ｓ２から第３の状態Ｓ３へ遷移する際、サンプリング周波数が低い場合でも、アナログスイッチの高温時の電流リークによる影響を受けにくくすることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、このクロックタイミングでは、図１１の第４の状態Ｓ４が長くなり、高温時にアナログスイッチＳＷ５からの接合リークが問題として残ってくる。図１２，１３は、その状態でのアナログスイッチＳＷ５からのリーク経路を示したものである。図１２において、ＰチャネルＭＯＳトランジスタはＮ型シリコン基板に形成したＮウエル層（Ｎ型島）内に作り込まれ、ＮチャネルＭＯＳトランジスタはＮ型シリコン基板に形成したＰウエル層（Ｐ型島）内に作り込まれ、Ｐウエル層（Ｐ型島）はＮ型基板とＰＮ接合を形成している。この接合には所定電圧Ｖｃｃの逆バイアスがかかっており、ソース・ドレイン領域と基板間のＰＮ接合を通してリーク電流が流れる。具体的には、ＮチャネルＭＯＳにおいてソース・ドレイン側から電流Ｉ５０，Ｉ５１がＰウエル層（Ｐ型島）を経てグランド側に流れる。また、ＰチャネルＭＯＳにおいて電源電圧Ｖｃｃ側からＮウエル層（Ｎ型島）を経てソース・ドレイン側に電流Ｉ６０，Ｉ６１が流れる。ここで、Ｉ５１≠Ｉ６１なので、ＰチャネルＭＯＳとＮチャネルＭＯＳの接合リークの差（Ｉ５１−Ｉ６１またはＩ６１−Ｉ５１）がリーク電流となって現れる（電流リークが発生する）。即ち、図１１の第４の状態Ｓ４においてアナログスイッチＳＷ５でリーク電流ＩLが発生する。
【００１２】
従って、上記クロックタイミングでスイッチトキャパシタフィルタ（ＳＣＦ）を低速動作させる場合、第４の状態Ｓ４におけるアナログスイッチからの高温リークが問題とならない回路を新規に設計する必要がある。
【００１３】
本発明は、上記問題点に着目してなされたものであり、その目的は、新規な構成にて接合リーク電流（ソース，ドレインと基板間に流れるリーク電流）による不具合を回避することができるアナログスイッチおよびスイッチトキャパシタフィルタを提供することにある。
【課題を解決するための手段】
【００１４】
請求項１に記載のスイッチトキャパシタフィルタ用のアナログスイッチは、入出力端子間にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタが並列接続されたものであって、ワンチップの半導体基板でのＮチャネルＭＯＳトランジスタ形成領域における基板電位と、ＰチャネルＭＯＳトランジスタ形成領域における基板電位とを共に、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位に固定したことを特徴としている。よって、両トランジスタの基板電位が共にスイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位なので接合リーク電流（ソース，ドレインと基板間に流れるリーク電流）は発生しない。
【００１５】
請求項２に記載のスイッチトキャパシタフィルタ用のアナログスイッチは、入出力端子間にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタが並列接続されたものであって、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを、それぞれ、ワンチップの半導体基板において底面および側面が誘電体で囲まれた領域に形成し、ＮチャネルＭＯＳトランジスタ形成領域における基板電位と、ＰチャネルＭＯＳトランジスタ形成領域における基板電位とを共に、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位に固定したことを特徴としている。よって、両トランジスタの基板電位が共にスイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位なので接合リーク電流（ソース，ドレインと基板間に流れるリーク電流）は発生しない。また、両トランジスタを分離すべく誘電体分離構造を採用することにより容易に基板電位を任意に設定することができる。
【００１６】
請求項３に記載のスイッチトキャパシタフィルタ用のアナログスイッチは、入出力端子間に第１のＮチャネルＭＯＳトランジスタと第１のＰチャネルＭＯＳトランジスタが並列接続され、当該両トランジスタの基板電位が異なる電位レベルにされたものであって、第１のＮチャネルＭＯＳトランジスタの基板電位レベルと第１のＰチャネルＭＯＳトランジスタの基板電位レベルとを、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位を挟んで当該電位との電位差が等しくなるようにするとともに、第１のＰチャネルＭＯＳトランジスタと同一特性の第２のＰチャネルＭＯＳトランジスタを、そのソース・ドレイン端子のうちの一方が第１のＮチャネルＭＯＳトランジスタの基板電位印加端子とつながるとともに、基板電位印加端子が入出力端子のうちの片方の端子とつながるように設け、また、第１のＮチャネルＭＯＳトランジスタと同一特性の第２のＮチャネルＭＯＳトランジスタを、そのソース・ドレイン端子のうちの一方が第１のＰチャネルＭＯＳトランジスタの基板電位印加端子とつながるとともに、基板電位印加端子が入出力端子のうちの前記片方の端子とつながるように設けたことを特徴としている。
【００１７】
よって、例えば図７に示すように、高い電位の基板電位印加端子（図７での２Ｖｒｅｆ）から低い電位の基板電位印加端子（図７でのＧＮＤ）に向かって次の二つの接合リーク電流経路が形成される。第１の接合リーク電流経路は、第１のＰチャネルＭＯＳトランジスタ（Ｑｐ１）のＰＮ接合部と第２のＰチャネルＭＯＳトランジスタ（Ｑｐ２）のＰＮ接合部とを通る経路である。また、第２の接合リーク電流経路は、第２のＮチャネルＭＯＳトランジスタ（Ｑｎ２）のＰＮ接合部と第１のＮチャネルＭＯＳトランジスタ（Ｑｎ１）のＰＮ接合部とを通る経路である。
【００１８】
ここで、第１のＮチャネルＭＯＳトランジスタ（Ｑｎ１）の基板電位レベルと第１のＰチャネルＭＯＳトランジスタ（Ｑｐ１）の基板電位レベルとが、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位を挟んで当該電位との電位差が等しくなるようにされ、かつ、第１のＰチャネルＭＯＳトランジスタ（Ｑｐ１）と第２のＰチャネルＭＯＳトランジスタ（Ｑｐ２）とは同一特性であるとともに、第１のＮチャネルＭＯＳトランジスタ（Ｑｎ１）と第２のＮチャネルＭＯＳトランジスタ（Ｑｎ２）とは同一特性である。
【００１９】
その結果、４つのトランジスタ（Ｑｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２）に接合リーク電流が流れても入出力端子のうちの片方の端子（図７でのＡ点）には流れてこないから変化させなくでき、これによって、入出力端子のうちの片方の端子の電位（図７でのＡ点の電位）を、接合リーク電流が流れたときにおいても変化させなくすることができ、これにより、入出力端子のうちの片方の端子に接続されたキャパシタ側からアナログスイッチの低い電位の基板電位印加端子（図７でのＧＮＤ）へは電流が流れ込まない。また、一方の第１のＭＯＳトランジスタ（図７でのＱｐ１）での接合リーク電流は一方の第２のＭＯＳトランジスタ（図７でのＱｐ２）のＰＮ接合部を通して低い電位の基板電位印加端子（図７でのＧＮＤ）に流れるので、入出力端子のうちの片方の端子に接続されたキャパシタ側には当該接合リーク電流が流れない。
【００２０】
つまり、従来の構成（図１３）の場合においては、ＰチャネルＭＯＳトランジスタで発生した接合リーク電流とＮチャネルＭＯＳトランジスタで発生した接合リーク電流は、その量が異なる。その結果、両者の差分として（Ｉ５１−Ｉ６１）または（Ｉ６１−Ｉ５１）が残り、キャパシタのチャージ量に影響を及ぼしてしまう。これに対し、請求項３に記載の発明においては、キャパシタに対してチャージ／ディスチャージするような動作を防ぐことができる。
【００２１】
このようにして、接合リーク電流（ソース，ドレインと基板間に流れるリーク電流）による不具合を回避することができる。
請求項４に記載のスイッチトキャパシタフィルタによれば、請求項１または２に記載のアナログスイッチを用いることにより、請求項１，２の効果がより発揮される。
【００２２】
請求項５に記載のスイッチトキャパシタフィルタによれば、請求項３に記載のアナログスイッチを用いることにより、請求項３の効果がより発揮される。
【発明を実施するための最良の形態】
【００２３】
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１には、本実施形態におけるスイッチトキャパシタフィルタ（ＳＣＦ）の回路図を示す。図１のスイッチトキャパシタフィルタ（ＳＣＦ）が、図８における符号１０３の回路として用いられている。つまり、圧力センサにおけるフルブリッジ回路の出力（圧力検出信号）が差動増幅回路１００を介して入力される。
【００２４】
図８においてシリコン基板に薄肉のダイヤフラムが形成され、このダイヤフラムにおいてピエゾ抵抗素子（不純物拡散層）Ｒ１，Ｒ２，Ｒ３，Ｒ４が形成され、ダイヤフラムに圧力が加わるとピエゾ抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値が変化する。このピエゾ抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４によりフルブリッジ回路が構成されている。フルブリッジ回路におけるピエゾ抵抗素子Ｒ１とＲ３の相互接続点には定電流が供給される。ピエゾ抵抗素子Ｒ２とＲ４の相互接続点は接地されている。ピエゾ抵抗素子Ｒ２とＲ３の相互接続点は差動増幅回路１００において演算増幅器１０１の非反転入力端子と接続されている。ピエゾ抵抗素子Ｒ１とＲ４の相互接続点は差動増幅回路１００において演算増幅器１０２の非反転入力端子と接続されている。差動増幅回路１００は抵抗Ｒ１００，Ｒ１０１，Ｒ１０２，Ｒ１０３を具備しており、これら抵抗Ｒ１００，Ｒ１０１，Ｒ１０２，Ｒ１０３は、演算増幅器１０１の出力端子とグランド間に直列接続されている。抵抗Ｒ１００の両端に演算増幅器１０１の出力端子と反転入力端子とが接続されている。また、抵抗Ｒ１０２の両端に演算増幅器１０２の出力端子と反転入力端子とが接続されている。演算増幅器１０１の出力端子はＳＣＦ回路のスイッチトキャパシタフィルタ１０３と接続されている。
【００２５】
ローパスフィルタとしてのＳＣＦ回路は、スイッチトキャパシタフィルタ（ＳＣＦ）１０３と分周回路１０４と発振回路１０５により構成されている。発振回路１０５からの基準クロックに基づき分周回路１０４において、第１相クロックパルスφ１と、その反転信号φ１バーと、第２相クロックパルスφ２と、その反転信号φ２バーが生成され、スイッチトキャパシタフィルタ（ＳＣＦ）１０３に送られる。
【００２６】
スイッチトキャパシタフィルタ（ＳＣＦ）１０３は、図１に示すように、演算増幅器ＯＰ１と、第１，第２，第３のキャパシタＣ１，Ｃ２，Ｃ３と、第１〜第６のアナログスイッチＳＷ１〜ＳＷ６と、基準電源１により構成されている。各アナログスイッチＳＷ１〜ＳＷ６は、入出力端子間にＮチャネルＭＯＳトランジスタＱｎとＰチャネルＭＯＳトランジスタＱｐとを並列接続してなる。第１〜第３のアナログスイッチＳＷ１〜ＳＷ３は、２相クロックパルスの第１相クロックパルスφ１がＨレベルの期間のみ導通状態（オン）となり、第４〜第６のアナログスイッチＳＷ４〜ＳＷ６は、２相クロックパルスの第２相クロックパルスφ２がＨレベルの期間のみ導通状態（オン）となる。
【００２７】
図１において、演算増幅器ＯＰ１の非反転入力端子は基準電源１と接続され、基準電圧Ｖｒｅｆが印加されている。第１のアナログスイッチＳＷ１は入力端子と第１の相互接続ノードＮ１との間に、第４のアナログスイッチＳＷ４は第１の相互接続ノードＮ１と演算増幅器ＯＰ１の非反転入力端子との間に、それぞれ接続されている。また、第１のキャパシタＣ１は第１の相互接続ノードＮ１と第２の相互接続ノードＮ２との間に、第２のアナログスイッチＳＷ２は第２の相互接続ノードＮ２と演算増幅器ＯＰ１の非反転入力端子との間に、それぞれ接続されている。さらに、第５のアナログスイッチＳＷ５は第２の相互接続ノードＮ２と演算増幅器ＯＰ１の反転入力端子との間に、第２のキャパシタＣ２は第２の相互接続ノードＮ２と第３の相互接続ノードＮ３との間に、それぞれ接続されている。また、第３のキャパシタＣ３は演算増幅器ＯＰ１の反転入力端子と出力端子との間に、第３のアナログスイッチＳＷ３は第３の相互接続ノードＮ３と演算増幅器ＯＰ１の非反転入力端子との間に、それぞれ接続されている。さらに、第６のアナログスイッチＳＷ６は第３の相互接続ノードＮ３と演算増幅器ＯＰ１の出力端子との間に接続されている。また、演算増幅器ＯＰ１の出力端子より信号が取り出されるように構成されている。
【００２８】
本実施形態のスイッチトキャパシタフィルタにおいても、各アナログスイッチＳＷ１〜ＳＷ６が図１０に示すごとく２相クロックパルスを構成する第１相クロックパルスφ１と第２相クロックパルスφ２とにより動作する。
【００２９】
図１０において、まず、第１相クロックパルスφ１がＨレベル、第２相クロックパルスφ２がＬレベルの第１の状態Ｓ１においては、図１１に示すごとく第１〜第３のアナログスイッチＳＷ１，ＳＷ２，ＳＷ３がオン、第４〜第６のアナログスイッチＳＷ４，ＳＷ５，ＳＷ６がオフする。これにより、第１のキャパシタＣ１は入力電圧まで充電され、第２のキャパシタＣ２は電極間がゼロボルトまで放電され、第３のキャパシタＣ３は充放電しない動作を行う。
【００３０】
続く、図１０での第１相クロックパルスφ１、第２相クロックパルスφ２が共にＬレベルの第２の状態Ｓ２においては、図１１に示すごとく第１〜第６のアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６が共にオフする。これにより、第１、第２、第３のキャパシタＣ１，Ｃ２，Ｃ３はいずれも充放電しない動作を行う。
【００３１】
続く、図１０での第１相クロックパルスφ１がＬレベル、第２相クロックパルスφ２がＨレベルの第３の状態Ｓ３においては、図１１に示すごとく第１〜第３のアナログスイッチＳＷ１，ＳＷ２，ＳＷ３がオフ、第４〜第６のアナログスイッチＳＷ４，ＳＷ５，ＳＷ６がオンする。これにより、第２、第３のキャパシタＣ２，Ｃ３は並列に接続され、第１のキャパシタＣ１は電極間がゼロボルトまで放電してその放電電流は並列接続された第２、第３のキャパシタＣ２，Ｃ３を充電する動作を行う。
【００３２】
続く、図１０での第１相クロックパルスφ１、第２相クロックパルスφ２が共にＬレベルの第４の状態Ｓ４においては、図１１に示すごとく第１〜第６のアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６が共にオフする。これにより、第１、第２、第３のキャパシタＣ１，Ｃ２，Ｃ３はいずれも充放電しない動作を行う。
【００３３】
その後は、図１０，１１に示すように、第１の状態Ｓ１の動作に戻る動作を行うように構成されている。
ここで、カットオフ周波数ｆｃが１Ｈｚといった低い周波数となるローパスフィルタを実現すべく、クロックパルスφ１，φ２の周波数は共に１．５ｋＨｚと低くしている。それと同時に、第２の状態の期間τとして、第１〜第６のアナログスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６が同時に導通する状態が生じない範囲で約１μｓと極めて短くしている。つまり、２相クロックパルスの第１相クロックパルスφ１とそれに続く第２相クロックパルスφ２との時間間隔を、第１相クロックパルスφ１により導通するアナログスイッチＳＷ１〜ＳＷ３と第２相クロックパルスφ２により導通するアナログスイッチＳＷ４〜ＳＷ６とが同時に導通する状態を生じない範囲で狭くしている。詳しくは、第２の状態の期間τは、第１相クロックパルスφ１により導通するアナログスイッチと第２相クロックパルスφ２により導通するアナログスイッチとが同時に導通する状態が生じない範囲でできるだけ狭めてある。具体的には、第２の状態の期間τは、第１相クロックパルスφ１により導通するアナログスイッチと第２相クロックパルスφ２により導通するアナログスイッチとが同時に導通する状態が生じない範囲で高温時の漏れ電流による影響を受けない時間以内にすればよく、目安としては、アナログスイッチとして高速のＭＯＳトランジスタを使用する場合には、０．６〜２μｓ程度確保すれば十分である。
【００３４】
第２の状態の期間τは次のような基準で決めてもよい。ローパスフィルタの入出力信号の比率、即ち、直流利得の目標値に対する誤差は、主としてこの第２の状態の期間τにキャパシタＣ１に充電されていた電荷がどれだけ漏れにより変動するかによって殆ど決定される。従って、例えばキャパシタＣ１の電荷あるいはその充電電圧の第２の状態の期間τにおける変動割合が、ローパスフィルタの目標とする直流利得について予め定めた所定の許容誤差率（例えば、３％）に等しくなる時間より短い時間に第２の状態の期間τを設定すれば、直流利得の誤差をほぼその所定の許容誤差率（３％）以下に収めることができる。キャパシタＣ１の充電電圧の変動割合がこの許容誤差率（３％）に等しくなる時間は、第２の状態の期間τにおけるキャパシタＣ１の充電電圧の変化の測定、あるいはアナログスイッチの漏れ電流の測定により把握することができる。
【００３５】
このように、第２の状態の期間τは、第１相クロックパルスφ１により導通するアナログスイッチと第２相クロックパルスφ２により導通するアナログスイッチとが同時に導通する状態が生じず、且つ該期間τ内に第１のキャパシタの充電電圧が変化した割合がローパスフィルタの直流利得についての所定の許容誤差率と等しくなる時間より短く設定してもよい。
【００３６】
図１での第１、第３、第４および第６のアナログスイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６の具体的構成を図２に示す。また、図１での第２のアナログスイッチＳＷ２の具体的構成を図３に示す。さらに、図１での第５のアナログスイッチＳＷ５の具体的構成を図４に示す。
【００３７】
図２，３，４に示すように、半導体基板１０として、シリコン基板１１の上に埋め込みシリコン酸化膜１２を介して薄膜シリコン層１３が形成されたＳＯＩ基板を用いている。薄膜シリコン層１３においてトレンチ１４が埋め込みシリコン酸化膜１２に達するように形成され、このトレンチ１４内にシリコン酸化膜１５が充填されている。このトレンチ１４（シリコン酸化膜１５）により、ＮチャネルＭＯＳトランジスタ形成領域（ＮチャネルＭＯＳトランジスタ形成島）１６とＰチャネルＭＯＳトランジスタ形成領域（ＰチャネルＭＯＳトランジスタ形成島）１７が区画形成されている。ＮチャネルＭＯＳトランジスタ形成領域（ＮチャネルＭＯＳトランジスタ形成島）１６においてＰウエル層が形成され、この表層部にＮ型領域１８とＮ型領域１９が離間して形成されるとともにＰ型コンタクト領域２０が形成されている。ＮチャネルＭＯＳトランジスタ形成領域（ＮチャネルＭＯＳトランジスタ形成島）１６でのＮ型領域１８とＮ型領域１９との間におけるＰウエル層の上にはゲート酸化膜を介してゲート電極２１が形成されている。同様に、ＰチャネルＭＯＳトランジスタ形成領域（ＰチャネルＭＯＳトランジスタ形成島）１７においてＮウエル層が形成され、この表層部にＰ型領域２２とＰ型領域２３が離間して形成されるとともにＮ型コンタクト領域２４が形成されている。ＰチャネルＭＯＳトランジスタ形成領域（ＰチャネルＭＯＳトランジスタ形成島）１７でのＰ型領域２２とＰ型領域２３との間におけるＮウエル層の上にはゲート酸化膜を介してゲート電極２５が形成されている。Ｎ型領域１８とＰ型領域２２とは一方の入出力端子に接続されているとともに、Ｎ型領域１９とＰ型領域２３とは他方の入出力端子に接続されている。
【００３８】
図２に示す第１、第３、第４および第６のアナログスイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６においては、Ｎ型コンタクト領域２４には電源電圧Ｖｃｃが印加されるとともに、Ｐ型コンタクト領域２０はグランド電位にされている。
【００３９】
図３に示す第２のアナログスイッチＳＷ２においては、Ｐ型コンタクト領域２０とＮ型コンタクト領域２４には基準電圧Ｖｒｅｆが印加されている。
図４に示す第５のアナログスイッチＳＷ５においては、Ｐ型コンタクト領域２０とＮ型コンタクト領域２４には、それぞれ、固定電位としてスイッチトキャパシタフィルタを構成する演算増幅器ＯＰ１の一方の入力端子への基準電圧Ｖｒｅｆが印加されている。即ち、図１２の場合には基板電位としては電源電圧Ｖｃｃとグランド電位としていたが、図４の本実施形態においては電源電圧以外の電圧にウエル電位を基準電圧Ｖｒｅｆに固定している。これにより、アナログスイッチＳＷ５はスイッチトキャパシタフィルタ（ＳＣＦ）における高温リーク対策用アナログスイッチとなっている。つまり、トレンチ構造を持つＭＯＳトランジスタとすることにより基板電位を任意に設定することができ、アナログスイッチを構成する両ＭＯＳトランジスタにおける基板電位を共通の固定電位（基準電圧Ｖｒｅｆ）としている。これにより、リークそのものを無くす電位設定を取ることができる。即ち、図４の第５のアナログスイッチＳＷ５は、両トランジスタＱｐ，Ｑｎの基板電位が共に基準電圧Ｖｒｅｆなので、図１３でのリーク電流Ｉ５１，Ｉ６１は発生しない。
【００４０】
より詳しくは、従来技術においては、カットオフ周波数ｆｃが１Ｈｚといった低い周波数となるローパスフィルタを実現すべくクロックパルスφ１，φ２の周波数を１．５ｋＨｚと低くするとともに図１０に示すように第２の状態Ｓ２の期間τを例えば約１μｓと極めて短くすることによりキャパシタの前後に接続されたアナログスイッチのリーク電流の影響を受けにくくしてキャパシタの充電電荷を変化しにくくすることができる。しかし、図１１の第４の状態Ｓ４が長くなり、高温時においてアナログスイッチＳＷ５からの電流リークが問題となる（図１１の第４の状態Ｓ４においてアナログスイッチＳＷ５でリーク電流ＩＬが発生する）。これに対し本実施形態においては、トランジスタの基板電位を接合リークが発生しない電位に設定した回路構成にしているので、図１１の第４の状態Ｓ４においてアナログスイッチＳＷ５でリーク電流ＩLが発生せず、低速動作時（サンプリング周波数が低い場合）でも、高温リークが問題にならないようにすることができる。
【００４１】
以上のように、本実施形態は下記の特徴を有する。
図４に示すごとく、スイッチトキャパシタフィルタ用のアナログスイッチＳＷ５として、ＮチャネルＭＯＳトランジスタＱｎとＰチャネルＭＯＳトランジスタＱｐとを、それぞれ、ワンチップの半導体基板１０において底面および側面が誘電体（１２，１５）で囲まれた領域に形成し、ＮチャネルＭＯＳトランジスタ形成領域１６における基板電位と、ＰチャネルＭＯＳトランジスタ形成領域１７における基板電位とを共に、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位に固定した。よって、両トランジスタＱｎ，Ｑｐの基板電位が共にスイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位なので接合リーク電流（ソース，ドレインと基板間に流れるリーク電流）は発生せず、接合リーク電流による不具合を回避することができる。詳しくは、接合リークによるオフセットの温度特性が非直線性になることを回避でき、高精度な出力を得ることができる。具体的には、トレンチ構造を持つＭＯＳトランジスタを用いて、ＳＣＦ回路で生じるオフセットの温度特性が非直線性を持たないようにオフセットの温度特性を向上させることができる。
【００４２】
また、両トランジスタＱｎ，Ｑｐを分離すべく誘電体分離構造を採用することにより容易に基板電位を任意に設定することができる。
なお、このような構成はＰＭＯＳ，ＮＭＯＳともウエル電位を自由に設定できるようなＢｉＣＭＯＳ構造にも応用することができる。つまり、単に、ワンチップの半導体基板１０でのＮチャネルＭＯＳトランジスタ形成領域１６における基板電位と、ＰチャネルＭＯＳトランジスタ形成領域１７における基板電位とを共に、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位に固定してもよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４３】
図５には、図１に代わる本実施の形態におけるスイッチトキャパシタフィルタ（ＳＣＦ）の回路図を示す。図６には図４に代わる本実施形態における第５のアナログスイッチＳＷ５の具体的構成を示す。即ち、図５での第５のアナログスイッチＳＷ５の具体的構成を図６に示す。
【００４４】
図５において、スイッチトキャパシタフィルタ用のアナログスイッチ（第５のアナログスイッチＳＷ５）は、第１のＮチャネルＭＯＳトランジスタＱｎ１と第１のＰチャネルＭＯＳトランジスタＱｐ１と第２のＮチャネルＭＯＳトランジスタＱｎ２と第２のＰチャネルＭＯＳトランジスタＱｐ２よりなる。これら各トランジスタＱｎ１，Ｑｐ１，Ｑｎ２，Ｑｐ２は、それぞれ図６に示すようにワンチップの半導体基板１０においてトレンチにより素子分離された各領域（各島）に形成されている（作り込まれている）。
【００４５】
図５での第５のアナログスイッチＳＷ５において、入出力端子間に第１のＮチャネルＭＯＳトランジスタＱｎ１と第１のＰチャネルＭＯＳトランジスタＱｐ１が並列接続され、当該両トランジスタＱｎ１，Ｑｐ１の基板電位が異なる電位レベルにされている。詳しくは、第１のＮチャネルＭＯＳトランジスタＱｎ１の基板電位として０ボルト（ＧＮＤ）が印加され、また、ＰチャネルＭＯＳトランジスタＱｐ１の基板電位として基準電圧Ｖｒｅｆの２倍の電圧（＝２Ｖｒｅｆ）が印加されている。つまり、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位（Ｖｒｅｆ）に対し、第１のＮチャネルＭＯＳトランジスタＱｎ１の基板電位との電位差を「−Ｖｒｅｆ」とするとともに、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位（Ｖｒｅｆ）に対し、第１のＰチャネルＭＯＳトランジスタＱｐ１の基板電位との電位差を「＋Ｖｒｅｆ」としている。即ち、第１のＮチャネルＭＯＳトランジスタＱｎ１の基板電位レベルと第１のＰチャネルＭＯＳトランジスタＱｐ１の基板電位レベルとを、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位を挟んで当該電位との電位差が等しくなるようにしている。
【００４６】
また、第１のＮチャネルＭＯＳトランジスタＱｎ１のゲート端子と第１のＰチャネルＭＯＳトランジスタＱｐ１のゲート端子とにクロックパルスφ２，φ２バーが入力されるようになっている。
【００４７】
さらに、第２のＮチャネルＭＯＳトランジスタＱｎ２は、第１のＮチャネルＭＯＳトランジスタＱｎ１と同一特性を有している。また、第２のＰチャネルＭＯＳトランジスタＱｐ２は、第１のＰチャネルＭＯＳトランジスタＱｐ１と同一特性を有している。
【００４８】
第２のＰチャネルＭＯＳトランジスタＱｐ２は、そのソース・ドレイン端子のうちの一方が第１のＮチャネルＭＯＳトランジスタＱｎ１の基板電位印加端子（ＧＮＤ）とつながるとともに、基板電位印加端子が入出力端子のうちの第３のキャパシタＣ３側の端子とつながるように設けられている。また、第２のＮチャネルＭＯＳトランジスタＱｎ２は、そのソース・ドレイン端子のうちの一方が第１のＰチャネルＭＯＳトランジスタＱｐ１の基板電位印加端子（２Ｖｒｅｆ）とつながるとともに、基板電位印加端子が入出力端子のうちの第３のキャパシタＣ３側の端子とつながるように設けられている。さらに、両トランジスタＱｐ２，Ｑｎ２のゲート端子は入出力端子のうちの第３のキャパシタＣ３側の端子と接続されている。
【００４９】
次に、本実施形態における第５のアナログスイッチＳＷ５の作用を説明する。
図７に示すように、高い電位の基板電位印加端子（２Ｖｒｅｆ）から低い電位の基板電位印加端子（ＧＮＤ）に向かって次の二つの接合リーク電流経路が形成される。第１の接合リーク電流経路は、第１のＰチャネルＭＯＳトランジスタＱｐ１のＰＮ接合部と第２のＰチャネルＭＯＳトランジスタＱｐ２のＰＮ接合部とを通る経路である。即ち、２Ｖｒｅｆ→トランジスタＱｐ１のＰＮ接合部→トランジスタＱｐ２のＰＮ接合部→ＧＮＤの経路で電流が流れる。また、第２の接合リーク電流経路は、第２のＮチャネルＭＯＳトランジスタＱｎ２のＰＮ接合部と第１のＮチャネルＭＯＳトランジスタＱｎ１のＰＮ接合部とを通る経路である。即ち、２Ｖｒｅｆ→トランジスタＱｎ２のＰＮ接合部→トランジスタＱｎ１のＰＮ接合部→ＧＮＤの経路で電流が流れる。
【００５０】
ここで、第１のＮチャネルＭＯＳトランジスタＱｎ１の基板電位レベルと第１のＰチャネルＭＯＳトランジスタＱｐ１の基板電位レベルとが、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位を挟んで当該電位との電位差が等しくなるようにされ、かつ、第１のＰチャネルＭＯＳトランジスタＱｐ１と第２のＰチャネルＭＯＳトランジスタＱｐ２とは同一特性であるとともに、第１のＮチャネルＭＯＳトランジスタＱｎ１と第２のＮチャネルＭＯＳトランジスタＱｎ２とは同一特性である。
【００５１】
その結果、入出力端子のうちの片方の端子の電位、即ち、第３のキャパシタＣ３側の端子の電位（図７でのＡ点の電位）を、接合リーク電流が流れたときにおいても変化させなくすることができる（図７でのＡ点の電位がＶｒｅｆを維持する）。これにより、入出力端子のうちの片方の端子に接続された第３のキャパシタＣ３側からアナログスイッチＳＷ５の低い電位の基板電位印加端子（ＧＮＤ）へは電流が流れ込まない。また、第１のＰチャネルＭＯＳトランジスタＱｐ１での接合リーク電流は第２のＰチャネルＭＯＳトランジスタＱｐ２のＰＮ接合部を通して低い電位の基板電位印加端子（ＧＮＤ）に流れるので、入出力端子のうちの片方の端子に接続された第３のキャパシタＣ３側には当該接合リーク電流が流れない。
【００５２】
より詳しく説明すると、図１２，１３においては、ＮチャネルＭＯＳにおいてソース・ドレイン側から電流Ｉ５０，Ｉ５１がＰウエル層を経てグランド側に流れる。また、ＰチャネルＭＯＳにおいて電源電圧Ｖｃｃ側からＮウエル層を経てソース・ドレイン側に電流Ｉ６０，Ｉ６１が流れる。これにより、ＰチャネルＭＯＳとＮチャネルＭＯＳの接合リークの差（Ｉ５１−Ｉ６１またはＩ６１−Ｉ５１）がリーク電流となって現れる。即ち、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの接合リークの差が実際のリーク電流として観測される。つまり、従来の構成（図１３）の場合においては、ＰチャネルＭＯＳトランジスタで発生した接合リーク電流とＮチャネルＭＯＳトランジスタで発生した接合リーク電流は、その量が異なる。その結果、両者の差分として（Ｉ５１−Ｉ６１）または（Ｉ６１−Ｉ５１）が残り、第３のキャパシタＣ３のチャージ量に影響を及ぼしてしまう。これに対し、図６，７に示す本実施形態においては、アナログスイッチの入出力端子の電圧Ｖｒｅｆに対し高電圧基板電位を２Ｖｒｅｆにするとともに第２のＭＯＳトランジスタＱｎ２，Ｑｐ２を付加した。これにより、第３のキャパシタＣ３に対してチャージ／ディスチャージするような動作を防ぐことができる。
【００５３】
このようにして、サンプリング周波数が低い場合でも、高温リークが問題にならないような効果を得ることができる。即ち、接合リーク電流（ソース，ドレインと基板間に流れるリーク電流）による不具合を回避することができる。詳しくは、接合リークによるオフセットの温度特性が非直線性になることを回避でき、高精度な出力を得ることができる。
【００５４】
以上のように、本実施形態は下記の特徴を有する。
図７に示すように、スイッチトキャパシタフィルタ用のアナログスイッチＳＷ５として、第１のＮチャネルＭＯＳトランジスタＱｎ１の基板電位レベルと第１のＰチャネルＭＯＳトランジスタＱｐ１の基板電位レベルとを、スイッチトキャパシタフィルタでの基準電圧として入出力端子に印加される電位を挟んで当該電位との電位差が等しくなるようにした。また、第１のＰチャネルＭＯＳトランジスタＱｐ１と同一特性の第２のＰチャネルＭＯＳトランジスタＱｐ２を、そのソース・ドレイン端子のうちの一方が第１のＮチャネルＭＯＳトランジスタＱｎ１の基板電位印加端子（ＧＮＤ）とつながるとともに、基板電位印加端子が入出力端子のうちの片方の端子（Ｃ３側端子）とつながるように設けた。さらに、第１のＮチャネルＭＯＳトランジスタＱｎ１と同一特性の第２のＮチャネルＭＯＳトランジスタＱｎ２を、そのソース・ドレイン端子のうちの一方が第１のＰチャネルＭＯＳトランジスタＱｐ１の基板電位印加端子（２Ｖｒｅｆ）とつながるとともに、基板電位印加端子が入出力端子のうちの前記片方の端子（Ｃ３側端子）とつながるように設けた。
【００５５】
よって、接合リークが発生しないようにするのではなく（接合リーク電流を流さないようにするのではなく）、アナログスイッチの入出力端子に印加する基準電圧Ｖｒｅｆに対し高電圧基板電位を２Ｖｒｅｆにするとともに、トランジスタＱｎ１，Ｑｐ１と同一特性の第２のＮチャネルＭＯＳトランジスタＱｎ２と第２のＰチャネルＭＯＳトランジスタＱｐ２を追加することにより、接合リークが発生しても当該リーク電流による不具合を回避することができる。
【００５６】
なお、図６では各ＭＯＳトランジスタはトレンチ分離構造（誘電体分離構造）を有していたが、これに限ることなくトレンチ分離構造（誘電体分離構造）を有しないＭＯＳトランジスタとした場合に適用してもよい。
【００５７】
次に、上記実施形態から把握できる技術的思想を以下に記載する。
（イ）請求項４または５に記載のスイッチトキャパシタフィルタにおいて、第２の状態の期間（τ）を、第１相クロックパルス（φ１）により導通するアナログスイッチと第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲でできるだけ狭めてあることを特徴とするスイッチトキャパシタフィルタ。
【００５８】
（ロ）請求項４または５に記載のスイッチトキャパシタフィルタにおいて、第２の状態の期間（τ）を、第１相クロックパルス（φ１）により導通するアナログスイッチと第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じない範囲で高温時の漏れ電流による影響を受けない時間以内としたことを特徴とするスイッチトキャパシタフィルタ。
【００５９】
（ハ）請求項４または５に記載のスイッチトキャパシタフィルタにおいて、第２の状態の期間（τ）を、０．６μｓないし２μｓの範囲の時間としたことを特徴とするスイッチトキャパシタフィルタ。
【００６０】
（ニ）請求項４または５に記載のスイッチトキャパシタフィルタにおいて、第２の状態の期間（τ）を、第１相クロックパルス（φ１）により導通するアナログスイッチと第２相クロックパルス（φ２）により導通するアナログスイッチとが同時に導通する状態が生じず、且つ該期間（τ）内に第１のキャパシタの充電電圧が変化した割合がローパスフィルタとしてのスイッチトキャパシタフィルタの直流利得についての所定の許容誤差率と等しくなる時間より短く設定したことを特徴とするスイッチトキャパシタフィルタ。
【図面の簡単な説明】
【００６１】
【図１】第１の実施の形態におけるスイッチトキャパシタフィルタ（ＳＣＦ）の回路図。
【図２】第１、第３、第４および第６のアナログスイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６の縦断面図。
【図３】第２のアナログスイッチＳＷ２の縦断面図。
【図４】第５のアナログスイッチＳＷ５の縦断面図。
【図５】第２の実施の形態におけるスイッチトキャパシタフィルタ（ＳＣＦ）の回路図。
【図６】第５のアナログスイッチＳＷ５の縦断面図。
【図７】第５のアナログスイッチＳＷ５の回路図。
【図８】スイッチトキャパシタフィルタ（ＳＣＦ）を用いた圧力センサの回路構成図。
【図９】背景技術を示すスイッチトキャパシタフィルタ（ＳＣＦ）の回路図。
【図１０】スイッチトキャパシタフィルタ（ＳＣＦ）におけるアナログスイッチに対するクロックタイミングチャート。
【図１１】第１〜第４の状態Ｓ１〜Ｓ４における、ＳＣＦ部のアナログスイッチの回路動作図。
【図１２】背景技術における第５のアナログスイッチＳＷ５の縦断面図。
【図１３】背景技術における接合リーク電流の経路を示す図。
【符号の説明】
【００６２】
１０…半導体基板、１２…誘電体としてのシリコン酸化膜、１５…誘電体としてのシリコン酸化膜、１６…ＮチャネルＭＯＳトランジスタ形成領域、１７…ＰチャネルＭＯＳトランジスタ形成領域、Ｃ１…第１のキャパシタ、Ｃ２…第２のキャパシタ、Ｃ３…第３のキャパシタ、ＯＰ１…演算増幅器、Ｑｎ…ＮチャネルＭＯＳトランジスタ、Ｑｐ…ＰチャネルＭＯＳトランジスタ、Ｑｎ１…第１のＮチャネルＭＯＳトランジスタ、Ｑｐ１…第１のＰチャネルＭＯＳトランジスタ、Ｑｎ２…第２のＮチャネルＭＯＳトランジスタ、Ｑｐ２…第２のＰチャネルＭＯＳトランジスタ、ＳＷ１…第１のアナログスイッチ、ＳＷ２…第２のアナログスイッチ、ＳＷ３…第３のアナログスイッチ、ＳＷ４…第４のアナログスイッチ、ＳＷ５…第５のアナログスイッチ、ＳＷ６…第６のアナログスイッチ。
【図１】
2006129075.tif 000003
【図２】
2006129075.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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