(57)【要約】【課題】  テスト時間を削減できるとともに電圧降下の問題の発生しないテスト回路組込装置を提供する。【解決手段】  複数のブロックを含むユーザ回路にテスト回路を組み込むテスト回路組込装置１００において，テスト回路１５０は，ユーザ回路の各ブロックのフェーズテストを実行するためのテストパターンを生成するフェーズ生成回路１５２と，フェーズ生成回路がテストパターンを生成する際に考慮されるリテンションテスト時間の計算を行うリテンションカウント回路１５４と，テストパターンがユーザ回路の各ブロックに印加され，テストパターンに対する期待値と各ブロックからの出力値とを比較する比較回路１５６と，を含み，各ブロックのフェーズテストをシリアルに実行するとともに，各ブロックについてフェーズテストの直後にリテンションテストを実行することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のブロックを含むユーザ回路をテストするテスト方法であって，
前記各ブロックのフェーズテストをシリアルに実行するとともに，前記各ブロックについて前記フェーズテストの直後にリテンションテストを実行することを特徴とする，テスト方法。
【請求項２】
複数のブロックを含むユーザ回路に組み込まれるテスト回路であって，
前記ユーザ回路の各ブロックのフェーズテストを実行するためのテストパターンを生成するフェーズ生成回路と，
前記フェーズ生成回路が前記テストパターンを生成する際に考慮されるリテンションテスト時間の計算を行うリテンションカウント回路と，
前記テストパターンが前記ユーザ回路の各ブロックに印加され，前記テストパターンに対する期待値と前記各ブロックからの出力値とを比較する比較回路と，
を含み，
前記各ブロックのフェーズテストをシリアルに実行するとともに，前記各ブロックについて前記フェーズテストの直後にリテンションテストを実行することを特徴とする，テスト回路。
【請求項３】
複数のブロックを含むユーザ回路にテスト回路を組み込むテスト回路組込装置であって，
前記テスト回路は，
前記ユーザ回路の各ブロックのフェーズテストを実行するためのテストパターンを生成するフェーズ生成回路と，
前記フェーズ生成回路が前記テストパターンを生成する際に考慮されるリテンションテスト時間の計算を行うリテンションカウント回路と，
前記テストパターンが前記ユーザ回路の各ブロックに印加され，前記テストパターンに対する期待値と前記各ブロックからの出力値とを比較する比較回路と，
を含み，
前記各ブロックのフェーズテストをシリアルに実行するとともに，前記各ブロックについて前記フェーズテストの直後にリテンションテストを実行することを特徴とする，テスト回路組込装置。
【請求項４】
コンピュータを，請求項３に記載のテスト回路組込装置として機能させるためのコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，テスト方法，テスト回路，テスト回路組込装置，およびコンピュータプログラムにかかり，特に，複数の回路（ブロック）を含むユーザ回路をテストする場合において，テスト項目にリテンションテストを含む場合に，テスト時間を短くするためのテスト方法，テスト回路，テスト回路組込装置，およびコンピュータプログラムに関するものである。ここでリテンションテストとは，一定時間動作を止めた後に回路中の値が保持されているか確認するためのテストである。一般的にリテンションテストで動作が止まる時間はそれ以外のテスト（フェーズテスト）の時間と比較すると長い。
【背景技術】
【０００２】
ＬＳＩのテストにおいて，各ブロックに対するテストを同時に行うことによって，テスト時間を短縮しようとする試みがある。しかし，同期回路の場合，内部回路を同時にテストすると，ピーク電流が大きくなり電圧降下が発生する。電圧降下により，回路が誤動作し，テストを正しく行うことができないことがある。ディレー素子によりピーク電流発生のタイミングをずらす方法があるが，回路の最大動作周波数でテストするＡｔＳｐｅｅｄテスト時など，テスト周期が短くなってくると，ディレー素子によりピーク電流発生のタイミングをずらすことができない。
【０００３】
以下に，従来のテスト方法として，（１）各ブロックのテストを順番に行う方法，（２）同時にテストするが，ディレー素子によりピーク電流発生のタイミングをずらす方法，（３）シリアルインターリーブ方式，の３つの方法について説明する。
【０００４】
（１）各ブロックのテストを順番に行う方法（図５，図６）
単純に，各ブロックを順番にテストする方法がある。この場合，テスト時間は最も長くなる。各テストのフェーズを，例えば図５のように表すとする。図５では，フェーズ１のテスト（ＴＰ），リテンションテスト１（ＴＲ），フェーズ２のテスト（ＴＰ），リテンションテスト２（ＴＲ），フェーズ３のテスト（ＴＰ）の順で行う例を示している。
【０００５】
リテンションテスト時間をＴＲ，各フェーズのテスト時間をＴＰ，ブロック数をｎ，フェーズ数をＰとすると，テスト時間は，ｎ＊（Ｐ＊ＴＰ＋（Ｐ−１）＊ＴＲ）となる。
【０００６】
図６に，リテンションテスト時間ＴＲ＝１００（ｍｓ），各フェーズのテスト時間ＴＰ＝１（ｍｓ），ブロック数ｎ＝１００，フェーズ数Ｐ＝３の例を示す。図６に示したように，テスト時間は，１００＊（３＊１＋（３−１）＊１００）＝２０３００（ｍｓ）である。
【０００７】
（２）同時にテストするが，ディレー素子によりピーク電流発生のタイミングをずらす方法（図７）
各ブロックを同時にテストするが，ディレー素子によりピーク電流発生のタイミングをずらしてテストする方法がある（例えば，特許文献１参照。）。テスト時間は一番短いが，ＡｔＳｐｅｅｄテスト時にはテスト周期が短いため，ディレー素子によりピーク電流発生のタイミングをずらすことができない。
【０００８】
リテンションテスト時間をＴＲ，各フェーズのテスト時間をＴＰ，ブロック数をｎ，フェーズ数をＰとすると，テスト時間は，Ｐ＊ＴＰ＋（Ｐ−１）＊ＴＲとなる。
【０００９】
図７にブロック数ｎ，リテンションテスト時間ＴＲ＝１００（ｍｓ），各フェーズのテスト時間ＴＰ＝１（ｍｓ），フェーズ数Ｐ＝３の場合の例を示す。図７に示したように，テスト時間は，３＊１＋（３−１）＊１００＝２０３（ｍｓ）である。
【００１０】
（３）シリアルインターリーブ方式（図８）
各ブロックのテストを，フェーズごとに行うシリアルインターリーブ方式がある。この場合，リテンションテストは同時に行うため２回行うだけでよい。リテンションテストを同時に行うのは，テスト回路自身へ印加するクロックを止めるなどの簡単な方法で実行できるためである。
【００１１】
リテンションテスト時間をＴＲ，各フェーズのテスト時間をＴＰ，ブロック数をｎ，フェーズ数をＰとすると，テスト時間は，ｎ＊Ｐ＊ＴＰ＋（Ｐ−１）＊ＴＲとなる。
【００１２】
図８に示したように，ブロック数ｎ，リテンションテスト時間ＴＲ＝１００（ｍｓ），各フェーズのテスト時間ＴＰ＝１（ｍｓ），フェーズ数Ｐ＝３の場合の例を示す。図８に示したように，ブロック数が１００個の場合，テスト時間は，１００＊３＊１＋（３−１）＊１００＝５００となる。
【００１３】
【特許文献１】特許第２７４０１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら，上記従来技術では，次のような問題点があった。
（１）のテスト方法では，電圧降下による誤動作は発生しないがテスト時間が長くなる。また，（２）のテスト方法では，テスト時間は短いが，テスト周期が短いときはピーク電流をずらすことはできない。一方，（３）のテスト方法では，各フェーズは順番に実行されるので，電圧降下による誤動作は発生しない。また，リテンションテストを２回行うだけなのでテスト時間も短くできる。しかし，ブロック数が増加するとテスト時間は縮小の効果が小さくなる。
【００１５】
本発明は，従来技術が有する上記問題点に鑑みてなされたものであり，本発明の目的は，テスト時間を削減できるとともに電圧降下の問題の発生しない，新規かつ改良されたテスト方法，テスト回路，テスト回路組込装置，およびコンピュータプログラムを提供することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するため，本発明の第１の観点によれば，複数のブロックを含むユーザ回路をテストするテスト方法であって，各ブロックのフェーズテストをシリアルに実行するとともに，各ブロックについてフェーズテストの直後にリテンションテストを実行することを特徴とする，テスト方法が提供される。
【００１７】
かかるテスト方法によれば，各ブロックのフェーズテストをシリアルに実行するとともに，各ブロックについてフェーズテストの直後にリテンションテストを実行することによって，他のブロックのテストが終わるまで待っている無駄を省くことができ，テスト時間の短縮を図ることが可能である。すなわち，回路へ信号は入力されるが出力は無視している状態や，リテンションテストと同じように入力信号が全く変化しない状態などのように，他のブロックのテストが終わるまで待っている状態をなくすことができる。従って，従来方式と比較して，パラレルテストに匹敵するテスト時間でテストでき，かつ電圧降下の問題が発生しない。
【００１８】
上記課題を解決するため，本発明の第２の観点によれば，複数のブロックを含むユーザ回路に組み込まれるテスト回路（１５０）が提供される。本発明のテスト回路は，ユーザ回路の各ブロックのフェーズテストを実行するためのテストパターンを生成するフェーズ生成回路（１５２）と，フェーズ生成回路がテストパターンを生成する際に考慮されるリテンションテスト時間の計算を行うリテンションカウント回路（１５４）と，テストパターンがユーザ回路の各ブロックに印加され，テストパターンに対する期待値と各ブロックからの出力値とを比較する比較回路（１５６）と，を含む。そして，各ブロックのフェーズテストをシリアルに実行するとともに，各ブロックについてフェーズテストの直後にリテンションテストを実行することを特徴とする。
【００１９】
かかるテスト回路によれば，各ブロックのフェーズテストをシリアルに実行するとともに，各ブロックについてフェーズテストの直後にリテンションテストを実行することによって，他のブロックのテストが終わるまで待っている無駄を省くことができ，テスト時間の短縮を図ることが可能である。すなわち，回路へ信号は入力されるが出力は無視している状態や，リテンションテストと同じように入力信号が全く変化しない状態などのように，他のブロックのテストが終わるまで待っている状態をなくすことができる。従って，従来方式と比較して，パラレルテストに匹敵するテスト時間でテストでき，かつ電圧降下の問題が発生しない。
【００２０】
上記課題を解決するため，本発明の第３の観点によれば，複数のブロックを含むユーザ回路にテスト回路を組み込むテスト回路組込装置（１００）が提供される。テスト回路（１５０）は，ユーザ回路の各ブロックのフェーズテストを実行するためのテストパターンを生成するフェーズ生成回路（１５２）と，フェーズ生成回路がテストパターンを生成する際に考慮されるリテンションテスト時間の計算を行うリテンションカウント回路（１５４）と，テストパターンがユーザ回路の各ブロックに印加され，テストパターンに対する期待値と各ブロックからの出力値とを比較する比較回路（１５６）と，を含み，各ブロックのフェーズテストをシリアルに実行するとともに，各ブロックについてフェーズテストの直後にリテンションテストを実行することを特徴とする。
【００２１】
かかるテスト回路組込装置によれば，各ブロックのフェーズテストをシリアルに実行するとともに，各ブロックについてフェーズテストの直後にリテンションテストを実行することによって，他のブロックのテストが終わるまで待っている無駄を省くことができ，テスト時間の短縮を図ることが可能である。すなわち，回路へ信号は入力されるが出力は無視している状態や，リテンションテストと同じように入力信号が全く変化しない状態などのように，他のブロックのテストが終わるまで待っている状態をなくすことができる。従って，従来方式と比較して，パラレルテストに匹敵するテスト時間でテストでき，かつ電圧降下の問題が発生しない。
【００２２】
また，本発明の他の観点によれば，コンピュータを，上記第３の観点にかかるテスト回路組込装置として機能させるためのプログラムと，そのプログラムを記録した，コンピュータにより読み取り可能な記録媒体が提供される。ここで，プログラムはいかなるプログラム言語により記述されていてもよい。また，記録媒体としては，例えば，ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭ，フレキシブルディスクなど，プログラムを記録可能な記録媒体として現在一般に用いられている記録媒体，あるいは将来用いられるいかなる記録媒体をも採用することができる。
【００２３】
なお上記において，構成要素に付随して括弧書きで記した参照符号は，理解を容易にするため，後述の実施形態および図面における対応する構成要素を一例として記したに過ぎず，本発明がこれに限定されるものではない。
【発明の効果】
【００２４】
以上のように，本発明によれば，各ブロックのフェーズテストをシリアルに実行するとともに，各ブロックについてフェーズテストの直後にリテンションテストを実行することによって，他のブロックのテストが終わるまで待っている無駄を省くことができ，テスト時間の短縮を図ることが可能である。すなわち，回路へ信号は入力されるが出力は無視している状態や，リテンションテストと同じように入力信号が全く変化しない状態などのように，他のブロックのテストが終わるまで待っている状態をなくすことができる。従って，従来方式と比較して，パラレルテストに匹敵するテスト時間でテストでき，かつ電圧降下の問題が発生しない。
【発明を実施するための最良の形態】
【００２５】
以下に添付図面を参照しながら，本発明にかかるテスト方法，テスト回路，テスト回路組込装置，およびコンピュータプログラムの好適な実施形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２６】
本実施形態では，各ブロックのフェーズはシリアルにテストするが，各ブロックについてフェーズテストの直後にリテンションテストを実行する。すなわち，リテンションテストも，ずらしながら同時に行うことを特徴とする。リテンション時は動作を止めているだけなので，各ブロックで同時にリテンションテストを行っても回路上の影響はない。
【００２７】
（本実施形態の構成）
図１は，本実施形態にかかるテスト回路組込装置を示す説明図である。
テスト回路組込装置１００には，図１に示したように，リテンション時間を設定するためのリテンション時間設定データ１３０と，ブロックを含むユーザ回路１４０が入力される。そして，テスト回路組込装置１００からは，テスト回路付ユーザ回路１６０と，テストパターン１７０が出力される。
【００２８】
テスト回路組込装置１００は，リテンション時間設定データ１３０に基づいて，テスト回路１５０（図２）を生成する。そして，ブロックを含むユーザ回路１４０にテスト回路１５０を組み込んでテスト回路付ユーザ回路１６０を生成する。
【００２９】
図２は，テスト回路組込装置１００が生成するテスト回路１５０を示す説明図である。テスト回路１５０は，図２に示したように，フェーズ生成回路１５２と，リテンションカウント回路１５４と，比較回路１５６を含んで構成される。
【００３０】
フェーズ生成回路１５２は，各ブロックへテストパターンの印加するときに，リテンションテスト時間を考慮してテストパターン（図１の１７０）を生成する回路である。図２はフェーズ数が３の場合を想定したものであり，フェーズ生成回路１５２は，フェーズ１生成回路１５２−１，フェーズ２生成回路１５２−２，およびフェーズ３生成回路１５２−３からなる。フェーズ生成回路１５２の数は任意に設定可能である。
【００３１】
リテンションカウント回路１５４は，フェーズ生成回路１５２がパターンを生成する際に必要となるリテンション時間の計算を行う回路である。
【００３２】
比較回路１５６は，テスト回路で生成されたパターンが各ブロックに印加されたときに，その入力パターンに対する期待値と実際の出力値を比較し，比較結果を出力する回路である。
【００３３】
以上，テスト回路組込装置１００が生成するテスト回路１５０について説明した。テスト回路組込装置１００は，図１，図２に示したように，テスト回路１５０をユーザ回路１４０に組み込み，テスト回路付ユーザ回路１６０を生成する。
【００３４】
一方，図１に示したテストパターン１７０は，テスト回路１５０のフェーズ生成回路１５２（フェーズ１生成回路１５２−１，フェーズ２生成回路１５２−２，およびフェーズ３生成回路１５２−３）が生成する。テストパターン１７０は，テスト回路１５０を動作させるためのクロック信号やテストスタート信号と，テスト回路からの比較結果の期待値やテスト終了信号などで構成される。
【００３５】
以上，本実施形態にかかるテスト回路組込装置１００について説明した。かかるテスト回路組込装置１００は，コンピュータに上記機能を実現するためのコンピュータプログラムを組み込むことで，コンピュータをテスト回路組込装置１００として機能させることが可能である。かかるコンピュータプログラムは，所定の記録媒体（例えば，ＣＤ−ＲＯＭ）に記録された形で，あるいは，電子ネットワークを介したダウンロードの形で市場を流通させることが可能である。
【００３６】
（本実施形態の動作）
次いで，本実施形態の動作について説明する。
【００３７】
本実施形態では，各ブロックのフェーズはシリアルにテストするが，各ブロックについてフェーズテストの直後にリテンションテストを実行する。すなわち，リテンションテストも，ずらしながら同時に行うことを特徴とする。リテンションテスト時は動作を止めているだけなので，各ブロックで同時にリテンションテストを行っても回路上の影響はない。
【００３８】
図３は，本実施形態の動作を示す流れ図である。
まず，ブロック１のフェーズ１のテストを行う（ステップＳ１０−１）。ブロック１のフェーズ１のテストが終了すると，その直後にリテンションテスト１（ステップＳ１２−１）を行う。すなわち，ブロック１のリテンションテスト１（ステップＳ１２−１）とブロック２のフェーズ１のテスト（ステップＳ１０−２）とを並行して行う。以下同様に，ブロック２のフェーズ１のテストが終了すると，ブロック２のリテンションテスト１（ステップＳ１２−２）と次のブロックの処理とを並行して行う。
【００３９】
最後のブロックｎのフェーズ１のテスト（ステップＳ１０−ｎ）が終了すると，ブロックｎのリテンションテスト１（ステップＳ１２−ｎ）を行う。これと同時に，最後のブロックｎのフェーズ１のテストが終了したことを判断し（ステップＳ１５），フェーズ２のテストに遷移する。
【００４０】
フェーズ２の処理も上記フェーズ１の処理と同様である。すなわち，まず，ブロック１のフェーズ２のテストを行う（ステップＳ２０−１）。ブロック１のフェーズ２のテストが終了すると，その直後にリテンションテスト２（ステップＳ２２−１）を行う。すなわち，ブロック２のリテンションテスト２（ステップＳ２２−１）とブロック２のフェーズ２のテスト（ステップＳ２０−２）とを並行して行う。以下同様に，ブロック２のフェーズ２のテストが終了すると，ブロック２のリテンションテスト２（ステップＳ２２−２）と次のブロックの処理とを並行して行う。
【００４１】
最後のブロックｎのフェーズ２のテスト（ステップＳ２０−ｎ）が終了すると，ブロックｎのリテンションテスト２（ステップＳ２２−ｎ）を行う。これと同時に，最後のブロックｎのフェーズ２のテストが終了したことを判断し（ステップＳ１５），フェーズ３のテストに遷移する。
【００４２】
フェーズ３では，ブロック１のフェーズ３のテスト（ステップＳ３０−１），ブロック２のフェーズ３のテスト（ステップＳ３０−２），・・・，ブロックｎのフェーズ３のテスト（ステップＳ３０−ｎ）を順に行う。
【００４３】
以上，本実施形態の動作について説明した。
本実施形態では，リテンションテスト時間をＴＲ，各フェーズのテスト時間をＴＰ，ブロック数をｎ，フェーズ数をＰとすると，テスト時間は，（Ｐ−１）＊（ＴＰ＋ＴＲ）＋ＴＰ＊ｎとなる。
【００４４】
図４は，図３を参照して上述したテストタイミングを示すタイミングチャートである。図４では，ブロック数ｎ，リテンションテスト時間１００（ｍｓ），各フェーズのテスト時間を１（ｍｓ），フェーズ数３の場合の例を示している。なお図４の例では，ブロック数×フェーズテスト時間≦リテンションテスト時間」という関係が前提になっている。
【００４５】
本実施形態では，図４に示したように，ブロック数（ｎ）が１００個の場合，総テスト時間は，（３−１）＊（１＋１００）＋１＊１００＝３０２（ｍｓ）となる。
【００４６】
（本実施形態の効果）
以上説明したように，本実施形態では，各ブロックのフェーズはシリアルにテストするが，各ブロックについてフェーズテストの直後にリテンションテストを実行する。すなわち，リテンションテストも，ずらしながら同時に行うことを特徴とする。リテンション時は動作を止めているだけなので，各ブロックで同時にリテンションテストを行っても回路上の影響はない。このようにして，回路へ信号は入力されるが出力は無視している状態や，リテンションテストと同じように入力信号が全く変化しない状態などのように，他のブロックのテストが終わるまで待っている状態をなくすことができる。従って，従来方式と比較して，パラレルテストに匹敵するテスト時間でテストでき，かつ電圧降下の問題が発生しない。
【００４７】
以上，添付図面を参照しながら本発明にかかるテスト方法，テスト回路，テスト回路組込装置，およびコンピュータプログラムの好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００４８】
本発明は，テスト方法，テスト回路，テスト回路組込装置，およびコンピュータプログラムに利用可能であり，特に，複数の回路（ブロック）を含むユーザ回路をテストする場合において，テスト項目にリテンションテストを含む場合に，テスト時間を短くするためのテスト方法，テスト回路，テスト回路組込装置，およびコンピュータプログラムに利用可能である。
【図面の簡単な説明】
【００４９】
【図１】テスト回路組込装置の構成を示す説明図である。
【図２】リテンションテスト回路の構成を示す説明図である。
【図３】本発明の一実施形態の動作を示す流れ図である。
【図４】本発明の一実施形態のテストタイミングを示すタイミングチャートである。
【図５】従来のテスト方式（１）を示す説明図である。
【図６】従来のテスト方式（１）を示す説明図である。
【図７】従来のテスト方式（２）を示す説明図である。
【図８】従来のテスト方式（３）を示す説明図である。
【符号の説明】
【００５０】
１００  テスト回路組込装置
１３０  リテンション時間設定データ
１４０  ユーザ回路
１４２（１４２−１，１４２−２，１４２−ｎ）  ブロック
１５０  テスト回路
１５２（１５２−１，１５２−２，１５２−３）  フェーズ生成回路
１５４  リテンションカウント回路
１５６  比較回路
１６０  テスト回路付ユーザ回路
１７０  テストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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