(57)【要約】【課題】撮像画像の走査タイミングの制御に関わる回路の面積の増大を抑えることができる撮像装置を提供する。【解決手段】撮像画像の走査に必要となるタイミング信号Ｓ１，Ｓ２，Ｓ３が独立したタイミング信号生成回路１７，１８，１６において生成される。これらのタイミング信号生成回路では、発生タイミングの早いタイミング信号に基づいて、これより発生タイミングの遅いタイミング信号が生成される。そのため、複数のタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。【選択図】      図１
2006115269.tif 000002
【特許請求の範囲】
【請求項１】
撮像画像を区分する複数の走査領域のうち、入力される第１の走査信号において指定された走査領域に属する複数の画素の画素信号を出力する撮像センサと、
上記撮像センサから出力される上記複数の画素の画素信号のうち、入力される第２の走査信号において指定された画素の画素信号を、第１のタイミング信号に応じた第１のタイミングで出力する画素信号出力回路と、
上記画素信号出力回路から出力される画素信号を、第２のタイミング信号に応じた第２のタイミングでアナログ信号からデジタル信号に変換するアナログ−デジタル変換回路と、
上記第１のタイミングに比べて上記第２のタイミングが遅延するように、上記第１のタイミング信号に基づいて上記第２のタイミング信号を生成する第２のタイミング信号生成回路と、
を有する撮像装置。
【請求項２】
上記画素信号出力回路は、
上記撮像センサから出力される上記複数の画素信号を保持する複数の信号保持回路と、
上記画素信号が出力される信号線と、
上記複数の信号保持回路における保持信号の出力ノードと上記信号線との間に接続される複数のスイッチ回路と、
上記複数のスイッチ回路のうち、上記第２の走査信号に応じて選択した何れか１つのスイッチ回路を、上記第１のタイミング信号に応じた上記第１のタイミングでオンさせるスイッチ駆動回路と、
上記スイッチ駆動回路において上記スイッチ回路をオンに駆動する前に、上記信号線へリセット電圧を供給し、第３のタイミング信号に応じた第３のタイミングで上記リセット電圧の供給を停止するリセット回路と、
を含み、
上記第３のタイミングに比べて上記第１のタイミングが遅延するように、上記第３のタイミング信号に基づいて上記第１のタイミング信号を生成する第１のタイミング信号生成回路を有する、
請求項１に記載の撮像装置。
【請求項３】
入力されるアドレス信号に応じた上記第２の走査信号を生成し、当該生成した第２の走査信号を、第４のタイミング信号に応じた第４のタイミングで上記スイッチ駆動回路に出力する走査回路と、
上記第４のタイミングに比べて上記第３のタイミングが遅延するように、上記第４のタイミング信号に基づいて上記第３のタイミング信号を生成する第３のタイミング信号生成回路と、
を有する、
請求項２に記載の撮像装置。
【請求項４】
上記第２のタイミング信号生成回路は、上記第１のタイミングに対する上記第２のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第２のタイミング信号を生成する、
請求項１に記載の撮像装置。
【請求項５】
上記第１のタイミング信号生成回路は、上記第３のタイミングに対する上記第１のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第１のタイミング信号を生成する、
請求項２に記載の撮像装置。
【請求項６】
上記第３のタイミング信号生成回路は、上記第４のタイミングに対する上記第３のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第３のタイミング信号を生成する、
請求項３に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳセンサやＣＣＤなどの撮像センサを搭載する撮像装置に係り、特に、撮像画像の走査タイミングの制御に関わる回路の簡易化を図った撮像装置に関するものである。
【背景技術】
【０００２】
図６は、ＣＭＯＳセンサを搭載した一般的な撮像装置の構成の一例を示す図である。
図６に示す撮像装置は、ＣＭＯＳセンサ１０１と、垂直走査回路１０２と、信号保持回路１０３と、水平走査回路１０４と、出力アンプ１０５と、アナログ−デジタル変換器１０６と、制御回路１０７とを有する。
【０００３】
ＣＭＯＳセンサ１０１から撮像画像の信号を読み出す場合、垂直走査回路１０２は、制御回路１０７によって制御される垂直走査のタイミングに従って、ＣＭＯＳセンサ１０１の水平ラインを順次に選択する。ＣＭＯＳセンサ１０１は、垂直走査回路１０２によって１本の水平ラインが選択されると、この選択された水平ライン上の画素回路より出力される画素信号を信号保持回路１０３へ転送する。信号保持回路１０３は、制御回路１０７の制御に従って、ＣＭＯＳセンサ１０１から転送される１水平ライン分の画素信号を保持する。
【０００４】
通常、信号保持回路１０３では、ＣＤＳ（correlated double sampling：相関２重サンプリング）と称されるノイズ除去処理が施される。ＣＭＯＳセンサ１０１の各画素回路には、光検出素子の検出信号を増幅するアンプが内蔵されており、この内蔵アンプの特性が画素回路ごとにばらつくことによって、画素信号にノイズが混入する。ＣＤＳは、このノイズを除去するための処理である。例えば、画素回路の光検出素子より出力される検出信号をある基準レベルにリセットして内蔵アンプで増幅した画素信号と、撮像によって実際に得られる検出信号を同一の内蔵アンプで増幅した画素信号とをそれぞれ読み出し、両者の差をキャパシタ等に保持する。
【０００５】
このようにして信号保持回路１０３に１水平ライン分の画素信号が保持されると、次に水平走査によって、この複数の画素信号の中からそれぞれの画素信号が順に選択され、アナログ−デジタル変換される。
【０００６】
図７は、図６に示す撮像装置における水平走査のタイミングの一例を示す図である。
クロック信号ＣＫ（図７（Ａ））は、画素信号の転送周期を規定するクロック信号である。制御回路１０７は、このクロック信号ＣＫの立ち上がりに同期して、水平走査回路１０４に供給する水平アドレス信号ＡＤ（図７（Ｂ））を更新する。水平走査回路１０４は、水平アドレス信号ＡＤが更新されると、新たなアドレスのデコードを開始する。
【０００７】
水平走査回路１０４においてデコードが開始されると、次に制御回路１０７は、クロック信号ＣＫの立ち上がりから遅延時間Ｄａだけ遅れたタイミングで、出力アンプ１０５におけるリセット動作を停止する制御信号Ｓａ（図７（Ｄ））を出力する。
信号保持回路１０３から信号線を介して出力アンプ１０５に伝送される画素信号は微弱であり、信号線の寄生容量に蓄積される僅かな電荷の影響を受けて変化する。そのため、信号保持回路１０３から出力アンプ１０５へ画素信号を出力する前に、信号線の電圧を一定のレベルにリセットしておく必要がある。制御信号Ｓａは、出力アンプ１０５におけるこのリセット動作を制御するための信号である。
出力アンプ１０５は、この制御信号Ｓａを受けて、信号線に対するリセット電圧の供給を停止する。
【０００８】
出力アンプ１０５におけるリセット動作が停止されると、次に制御回路１０７は、クロック信号ＣＫの立ち上がりから遅延時間Ｄｂだけ遅れたタイミングで、水平走査回路１０４から水平走査信号を出力させる制御信号Ｓｂ（図７（Ｄ））を出力する。水平走査回路１０４は、この制御信号Ｓｂを受けて、水平アドレス信号Ｓａのデコード結果を水平走査信号として出力する。信号保持回路１０３は、水平走査回路１０４から出力される水平走査信号に従い、保持中の複数の画素信号から１つを選択して出力アンプ１０５に出力する。出力アンプは、信号保持回路１０３から出力される画素信号を増幅して、アナログ−デジタル変換器１０６に出力する。
【０００９】
出力アンプ１０５において画素信号が増幅されると、次に制御回路１０７は、クロック信号ＣＫの立ち上がりから遅延時間Ｄｃだけ遅れたタイミングで、アナログ−デジタル変換器１０６の変換動作を開始させる制御信号Ｓｃ（図７（Ｅ））を出力する。アナログ−デジタル変換器１０６は、この制御信号Ｓｃを受けて画素信号のアナログ−デジタル変換を行い、画素データＤｏｕｔを出力する。
以上の処理がクロック信号ＣＫの毎サイクルにおいて繰り返されることにより、１水平ライン分の画素信号がクロック信号ＣＫに同期して順次に読み出され、デジタル信号として出力される。
【特許文献１】特開平１０−２５７３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図８は、制御回路１０７において制御信号Ｓａ，Ｓｂ，Ｓｃを生成する回路の一例を示す図である。
図８に示す回路は、遅延調整回路１０８，１０９，１１０と、パルス幅調整回路１１１，１１２，１１３とを有する。
【００１１】
パルス幅調整回路１１１は、クロック信号ＣＫを入力してそのパルス幅を調整し、制御信号Ｓａに必要なパルス幅を持つパルス信号を生成する。
同様に、パルス幅調整回路１１２は制御信号Ｓｂのパルス幅を調整し、パルス幅調整回路１１３は制御信号Ｓｃのパルス幅を調整する。
【００１２】
遅延調整回路１０８は、例えば図８に示すように、縦続接続された複数の遅延回路ＤＬと、この複数の遅延回路ＤＬより出力される複数の遅延信号から何れか１つを選択して出力するセレクタＳＥＬとを有している。遅延調整回路１０８は、パルス幅調整回路１１１において生成されるパルス信号に、制御回路１０７からの図示しない遅延調整信号に応じた遅延を与えて、制御信号Ｓａを生成する。
同様に、遅延調整回路１０９は制御信号Ｓｂの遅延を調整し、遅延調整回路１１０は制御信号Ｓｃの遅延を調整する。
【００１３】
この図８に示す回路のように、従来の撮像装置では、水平走査に関わるタイミング制御用の信号群（Ｓａ，Ｓｂ，Ｓｃ等）を、制御回路１０７において一括して生成している。
【００１４】
一方、クロック信号ＣＫとこれに基づいて生成される水平走査タイミング制御用の信号群（Ｓａ，Ｓｂ，Ｓｃ等）は、一般に、撮像装置において最も周波数の高い高速な信号である。そのため、配線の抵抗や寄生容量による僅な遅延でも動作に支障が生じるため、配線パターンの設計には十分な配慮が必要である。
例えば、信号の遅延を出来るだけ短くするために信号配線の幅を太くする必要がある。また、高速信号によるノイズが他の系統（例えばアナログ信号）に影響を与えないように、信号配線をグランド配線で囲い込む電気的シールド対策を施す必要もある。
【００１５】
従って、水平走査タイミング制御用の信号群を共通の制御回路において一括して生成する従来の方式では、上記の対策により大きな面積が必要になる多数の信号線を制御回路に集中させることになるため、レイアウトの無駄が大きくなり、チップ面積が大きくなるという不利益があった。
【００１６】
また、従来の方式では、共通の制御回路から各回路ブロックへ制御信号が分配されることから、制御信号を伝送するための配線が長くなり、信号遅延を正確に見積もることが難しい。そのため、実回路の遅延が調整範囲を逸脱してしまう事態に備えて、調整範囲を余分に広く設定しておかなくてはならならず、例えば図８に示す遅延調整回路では、遅延回路ＤＬの段数を余分に多く設けなければならない。従って、遅延の調整範囲にマージンを設けるための余分な回路素子が必要になり、回路面積が大きくなるという不利益が生じていた。
【００１７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、撮像画像の走査タイミングの制御に関わる回路の面積の増大を抑えることができる撮像装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するため、本発明の撮像装置は、撮像センサと、画素信号出力回路と、アナログ−デジタル変換回路と、第２のタイミング信号生成回路とを有する。
上記撮像センサは、撮像画像を区分する複数の走査領域のうち、入力される第１の走査信号において指定された走査領域に属する複数の画素の画素信号を出力する。
上記画素信号出力回路は、上記撮像センサから出力される上記複数の画素の画素信号のうち、入力される第２の走査信号において指定された画素の画素信号を、第１のタイミング信号に応じた第１のタイミングで出力する。
上記アナログ−デジタル変換回路は、上記画素信号出力回路から出力される画素信号を、第２のタイミング信号に応じた第２のタイミングでアナログ信号からデジタル信号に変換する。
上記第２のタイミング信号生成回路は、上記第１のタイミングに比べて上記第２のタイミングが遅延するように、上記第１のタイミング信号に基づいて上記第２のタイミング信号を生成する。
【００１９】
上記本発明によれば、上記撮像センサにおいて、撮像画像を区分する複数の走査領域のうち、入力される第１の走査信号において指定された走査領域に属する複数の画素の画素信号が出力される。
上記撮像センサから上記複数の画素の画素信号が出力されると、これらの画素信号のうち、入力される第２の走査信号において指定された画素の画素信号が、第１のタイミング信号に応じた第１のタイミングで上記画素信号出力回路より出力される。
上記画素信号出力回路から出力される画素信号は、上記アナログ−デジタル変換回路において、第２のタイミング信号に応じた第２のタイミングでアナログ信号からデジタル信号に変換される。
この第２のタイミング信号は、上記第１のタイミングに比べて上記第２のタイミングが遅延するように、上記第２のタイミング信号生成回路において上記第１のタイミング信号に基づき生成される。
【００２０】
なお、上記本発明において、上記画素信号出力回路は、複数の信号保持回路と、信号線と、複数のスイッチ回路と、スイッチ駆動回路と、リセット回路とを含んでいても良い。
上記複数の信号保持回路は、上記撮像センサから出力される上記複数の画素信号を保持する。
上記信号線には、上記画素信号が出力される。
上記複数のスイッチ回路は、上記複数の信号保持回路における保持信号の出力ノードと上記信号線との間に接続される。
上記スイッチ駆動回路は、上記複数のスイッチ回路のうち、上記第２の走査信号に応じて選択した何れか１つのスイッチ回路を、上記第１のタイミング信号に応じた上記第１のタイミングでオンさせる。
上記リセット回路は、上記スイッチ駆動回路において上記スイッチ回路をオンに駆動する前に、上記信号線へリセット電圧を供給し、第３のタイミング信号に応じた第３のタイミングで上記リセット電圧の供給を停止する。
また、上記本発明は、上記第３のタイミングに比べて上記第１のタイミングが遅延するように、上記第３のタイミング信号に基づいて上記第１のタイミング信号を生成する第１のタイミング信号生成回路を有しても良い。
【００２１】
上記の構成によると、上記撮像センサから出力される上記複数の画素信号は、上記信号保持回路に保持される。
上記スイッチ回路がオンに駆動する前において、上記信号線には、上記リセット回路によって上記リセット電圧が供給される。このリセット電圧の供給は、第３のタイミング信号に応じた第３のタイミングで停止される。
上記リセット電圧の供給が停止された後、上記スイッチ駆動回路によって、上記複数のスイッチ回路のうち、上記第２の走査信号に応じて選択された何れか１つのスイッチ回路が、上記第１のタイミング信号に応じた上記第１のタイミングでオンに駆動される。
この第１のタイミング信号は、上記第３のタイミングに比べて上記第１のタイミングが遅延するように、上記第１のタイミング信号生成回路において上記第３のタイミング信号に基づき生成される。
上記スイッチ駆動回路の駆動により上記スイッチ回路がオンすると、当該スイッチ回路に接続される上記信号保持回路の出力ノードを介して、これに保持される画素信号が上記信号線へ出力される。
【００２２】
また、上記本発明は、走査回路と、第３のタイミング信号生成回路とを有しても良い。
上記走査回路は、入力されるアドレス信号に応じた上記第２の走査信号を生成し、当該生成した第２の走査信号を、第４のタイミング信号に応じた第４のタイミングで上記スイッチ駆動回路に出力する。
上記第３のタイミング信号生成回路は、上記第４のタイミングに比べて上記第３のタイミングが遅延するように、上記第４のタイミング信号に基づいて上記第３のタイミング信号を生成する。
【００２３】
上記の構成によると、まず上記走査回路において、上記アドレス信号に応じた上記第２の走査信号が生成される。そして、この生成された第２の走査信号が、第４のタイミング信号に応じた第４のタイミングで上記スイッチ駆動回路に出力される。
その後、上記リセット回路において、上記信号線に対するリセット電圧の供給が、上記第３のタイミング信号に応じた上記第３のタイミングで停止される。
この第３のタイミング信号は、上記第４のタイミングに比べて上記第３のタイミングが遅延するように、上記第３のタイミング信号生成回路において上記第４のタイミング信号に基づき生成される。
【００２４】
好適には、上記第２のタイミング信号生成回路は、上記第１のタイミングに対する上記第２のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第２のタイミング信号を生成する。
上記第１のタイミング信号生成回路は、上記第３のタイミングに対する上記第１のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第１のタイミング信号を生成する。
上記第３のタイミング信号生成回路は、上記第４のタイミングに対する上記第３のタイミングの遅延時間が入力される制御信号に応じた長さとなるように、上記第３のタイミング信号を生成する。
【発明の効果】
【００２５】
本発明によれば、撮像画像の走査タイミングの制御に関わる回路の面積の増大を抑えることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、図面を参照して説明する。
【００２７】
図１は、本発明の実施形態に係る撮像装置の構成の一例を示す図である。
図１に示す撮像装置は、センサブロック１と、制御ブロック２とを有する。
センサブロック１は、撮像センサ１１と、垂直走査回路１２と、画素信号出力回路１３と、水平走査回路１４と、アナログ−デジタル変換回路１５と、第３のタイミング信号生成回路１６と、第１のタイミング信号生成回路１７と、第２のタイミング信号生成回路１８とを含む。
制御ブロック２は、垂直アドレスジェネレータ２１と、転送タイミングジェネレータ２２と、水平アドレスジェネレータ２３と、出力タイミングジェネレータ２４と、制御回路２５とを有する。
【００２８】
なお、本発明の構成要素と、図１に示す撮像装置の構成要素との対応関係は次の通りである。
すなわち、撮像センサ１１は、本発明の撮像センサの一実施形態である。
画素信号出力回路１３は、本発明の画素信号出力回路の一実施形態である。
水平走査回路１４は、本発明の走査回路の一実施形態である。
第２のタイミング信号生成回路１８は、本発明の第２のタイミング信号生成回路の一実施形態である。
第１のタイミング信号生成回路１７は、本発明の第１のタイミング信号生成回路の一実施形態である。
第３のタイミング信号生成回路１６は、本発明の第３のタイミング信号生成回路の一実施形態である。
【００２９】
撮像センサ１１は、例えばＣＭＯＳセンサやＣＣＤなどで構成され、２次元的に配列された複数の画素回路を有している。各画素回路は、被写体からの光をそれぞれ電気信号に変換し、撮像画像を構成する各画素の画素信号として出力する。
【００３０】
撮像センサ１１は、撮像画像を読み出す場合、撮像画像を区分する複数の走査領域のうち、垂直走査信号Ｓｖにおいて指定された走査領域に属する複数の画素の画素信号を出力する。
例えば、撮像センサ１１の撮像画像は、ｎ本（ｎは１より大きい任意の整数を示す。以下同じ。）の水平ラインに区分されており、この水平ラインのうち垂直走査信号Ｓｖにおいて指定された１本の水平ラインに属するｍ画素（ｍは１より大きい任意の整数を示す。以下同じ。）の画素信号を出力する。
【００３１】
垂直走査回路１２は、垂直アドレスジェネレータ２１より供給される垂直アドレス信号ＡＤｖに応じて、上述したｎ本の水平ラインのうちの１本を指定する垂直走査信号Ｓｖを出力する。
【００３２】
画素信号出力回路１３は、撮像センサ１１から出力される１水平ライン分のｍ画素の画素信号のうち、水平走査信号Ｓｈにおいて指定された画素の画素信号を、第１のタイミング信号Ｓ１に応じた第１のタイミングでアナログ−デジタル変換回路１５に出力する。
【００３３】
また、画素信号出力回路１３は、撮像センサ１１から取り込んだ画素信号を内部の信号線ＬＨに出力する前に、信号線ＬＨへ一定のリセット電圧Ｖｒｓｔを供給する。これは、信号線ＬＨの寄生容量に蓄積される電荷の影響で画素信号がばらつくことを防ぐためである。画素信号出力回路１３は、このリセット電圧Ｖｒｓｔの供給を、第３のタイミング信号Ｓ３に応じた第３のタイミングで停止する。
【００３４】
図２は、画素信号出力回路１３の構成の一例を示す図である。
図２において図１と同一符号は、同一の構成要素を示す。また、図２において記号‘ＰＸ１’〜‘ＰＸｍ’は、撮像センサ１１の共通の水平ラインに属するｍ個の画素回路を示す。
【００３５】
図２に示す画素信号出力回路１３は、信号保持回路ＳＨ１，…，ＳＨｍと、スイッチ回路ＳＷ１，…，ＳＷｍと、信号線ＬＨと、ＡＮＤ回路Ｇ１，…，Ｇｍと、スイッチ回路ＳＷＡ１およびＳＷＡ２と、増幅器ＡＭＰ１と、バッファ回路ＢＵＦ１と、キャパシタＣｓｈとを有する。
【００３６】
なお、本発明の構成要素と、図２に示す回路の構成要素との対応関係は次の通りである。
信号保持回路ＳＨ１，…，ＳＨｍは、本発明の複数の信号保持回路の一実施形態である。
信号線ＬＨは、本発明の信号線の一実施形態である。
スイッチ回路ＳＷ１，…，ＳＷｍは、本発明の複数のスイッチ回路の一実施形態である。
ＡＮＤ回路Ｇ１，…，Ｇｍを有する回路は、本発明のスイッチ駆動回路の一実施形態である。
スイッチ回路ＳＷＡ１は、本発明のリセット回路の一実施形態である。
【００３７】
信号保持回路ＳＨｋ（ｋは、１からｍまでの整数を示す。以下同じ。）は、撮像センサ１１の画素回路ＰＸｋから信号線ＬＶｋを介して出力される画素信号を保持する。
【００３８】
信号保持回路ＳＨｋは、例えば図２に示すように、スイッチ回路ＳＷＨ１およびＳＷＨ２と、キャパシタＣ１およびＣ２とを有する。
スイッチ回路ＳＷＨ１とキャパシタＣ２は直列に接続されており、この直列回路が信号線ＬＶ１に挿入されている。この直列回路の画素回路ＰＸｋ側の端子は、スイッチ回路ＳＷＨ２を介してグランドレベルＧに接続され、他方の端子は、キャパシタＣ１を介してリセット電圧Ｖｒｓｔに接続される。
このスイッチ回路ＳＷＨ１およびＳＷＨ２は、制御ブロック２から出力される図示しない制御信号に従って制御されており、先に述べたＣＤＳ処理が実行される。キャパシタＣ１には、画素回路ＰＸｋの画素信号が、ＣＤＳ処理によりノイズ成分を除去された状態で保持される。
【００３９】
スイッチ回路ＳＷｋは、信号保持回路ＳＨｋにおける保持信号の出力ノードと信号線ＬＨとの間に接続される。例えば図２の例において、スイッチ回路ＳＷｋは、信号保持回路ＳＨｋにおけるキャパシタＣ１の一方の端子（リセット電圧Ｖｒｓｔに接続されていない側の端子）と信号線ＬＨとの間に接続される。
【００４０】
ＡＮＤ回路Ｇ１〜Ｇｍは、スイッチ回路ＳＷ１〜ＳＷｍを駆動するスイッチ駆動回路を構成している。
このスイッチ駆動回路は、ｍ個のスイッチ回路ＳＷ１〜ＳＷｍのうち、水平走査回路１４より出力されるｍビットの水平走査信号Ｓｈ（Ｓｈ１〜Ｓｈｍ）に応じて選択した何れか１つのスイッチ回路を、第１のタイミング信号Ｓ１に応じた第１のタイミングでオンさせる。
【００４１】
ＡＮＤ回路Ｇｋは、第１のタイミング信号Ｓ１と、水平走査信号Ｓｈの第ｋビット（ＳＨｋ）とが両方とも論理値‘１’のときスイッチ回路ＳＷｋをオンさせ、何れか一方でも論理値‘０’のときはスイッチ回路ＳＷｋをオフさせる駆動信号を出力する。
【００４２】
スイッチ回路ＳＷＡ１は、スイッチ駆動回路（ＡＮＤ回路Ｇ１〜Ｇｍ）においてｍ個のスイッチ回路ＳＷ１〜ＳＷｍの何れかをオンに駆動する前に、信号線ＬＨへリセット電圧Ｖｒｓｔを供給するリセット回路を構成している。
このリセット回路は、第３のタイミング信号Ｓ３に応じた第３のタイミングでリセット電圧Ｖｒｓｔの供給を停止する。
【００４３】
図２の例において、スイッチ回路ＳＷＡ１は、リセット電圧Ｖｒｓｔと信号線ＬＨとの間に接続されており、第３のタイミング信号Ｓ３に応じてオンオフする。
【００４４】
増幅器ＡＭＰ１は、信号線ＬＨに出力される画素信号の電圧とリセット電圧Ｖｒｓｔとの差を増幅する。
【００４５】
スイッチ回路ＳＷＡ２、キャパシタＣｓｈ、およびバッファ回路ＢＵＦ１は、第３のタイミング信号Ｓ３に応じて増幅器ＡＭＰ１の出力信号を保持するサンプルホールド回路を構成している。
このサンプルホールド回路は、スイッチ回路ＳＷＡ１がオンに設定されるとき（すなわち、信号線ＬＨに対するリセット電圧Ｖｒｓｔの供給が停止されているとき）、増幅器ＡＭＰ１の出力信号に応じた画素信号Ｓｐｉｘをアナログ−デジタル変換回路１５に出力する。また、スイッチ回路ＳＷＡ１がオンからオフに設定されるとき（すなわち、信号線ＬＨに対するリセット電圧Ｖｒｓｔの供給が開始されるとき）、出力中の画素信号Ｓｐｉｘのレベルを保持する。
【００４６】
図２の例において、スイッチ回路ＳＷＡ２は、増幅器ＡＭＰ１の出力とバッファ回路ＢＵＦ１の入力との間に接続される。スイッチ回路ＳＷＡ２は、第３のタイミング信号Ｓ３に応じて、スイッチ回路ＳＷＡ１がオフに設定されるときにオンし、スイッチ回路ＳＷＡ１がオンに設定されるときにオフする。
キャパシタＣｓｈは、バッファ回路ＢＵＦ１の入力とグランドレベルＧとの間に接続される。
バッファ回路ＢＵＦ１は、キャパシタＣｓｈに保持される電圧に応じた信号レベルを有する画素信号Ｓｐｉｘをアナログ−デジタル変換回路１５に出力する。
以上が、信号保持回路１３の説明である。
【００４７】
図１の説明に戻る。
水平走査回路１４は、転送タイミングジェネレータ２２から供給される水平アドレス信号ＡＤｈに応じたｍビットの水平走査信号Ｓｖを生成し、当該生成した水平走査信号Ｓｈを、第４のタイミング信号Ｓ４に応じた第４のタイミングで画素信号出力回路１３に出力する。
【００４８】
水平走査回路１４は、例えば、デコード回路とラッチ回路を有している。
デコード回路は、水平アドレス信号ＡＤｈをデコードしてｍビットの水平走査信号Ｓｈ１〜Ｓｈｍを出力する。
ラッチ回路は、デコード回路から出力されるｍビットの水平走査信号Ｓｈ１〜Ｓｈｍを第４のタイミング信号Ｓ４に従ってラッチし、画素信号出力回路１３のスイッチ駆動回路（ＡＮＤ回路Ｇ１〜Ｇｍ）へ出力する。
【００４９】
アナログ−デジタル変換回路１５は、画素信号出力回路１３から出力される画素信号Ｓｐｉｘを、第２のタイミング信号Ｓ２に応じた第２のタイミングでアナログ信号からデジタル信号に変換し、画素データＤｏｕｔとして出力する。
【００５０】
第３のタイミング信号生成回路１６は、出力タイミングジェネレータ２４から供給される第４のタイミング信号Ｓ４に基づき、第４のタイミングに比べて第３のタイミングが遅延するように第３のタイミング信号Ｓ３を生成する。
すなわち、水平走査回路１４による水平走査信号Ｓｈの出力タイミング（第４のタイミング）に比べて、画素信号出力回路１３におけるリセット解除のタイミング（第３のタイミング）が遅延するように、第４のタイミング信号Ｓ４に対して遅延を与えた第３のタイミング信号Ｓ３を生成する。
【００５１】
図３は、第３のタイミング信号生成回路１６の構成の一例を示す図である。
図３（Ａ）に示す第３のタイミング信号生成回路１６は、パルス幅調整回路ＰＷ１と、スイッチ回路ＳＷＤ１，…，ＳＷＤｉと、縦続接続された遅延回路ＤＬ１，…，ＤＬｉとを有する。ただし、記号‘ｉ’は１より大きい任意の整数を示す。
【００５２】
パルス幅調整回路ＰＷ１は、出力タイミングジェネレータ２４から供給される第４のタイミング信号Ｓ４のパルス幅を、第３のタイミング信号Ｓ３に必要なパルス幅に調整して出力する。
【００５３】
遅延回路ＤＬ１〜ＤＬｉの縦続接続回路は、初段（Ｄ１）に入力されるパルス幅調整回路ＰＷ１の出力パルス信号を、後段（Ｄ２，Ｄ３，…）へ順に伝播する。
【００５４】
各段の遅延回路は、例えば、図３（Ｂ）に示すように、チャネル長の長いトランジスタを用いたインバータ回路を有する。
図３（Ｂ）に示すインバータ回路は、ｐｎｐトランジスタＱｐ２およびＱｐ３と、ｎ型ＭＯＳトランジスタＱｎ２およびＱｎ３とを有する。ｐｎｐトランジスタＱｐ２およびＱｐ３は、電源電圧ＶＤＤと出力端子との間に直列に接続され、ｎ型ＭＯＳトランジスタＱｎ２およびＱｎ３は、出力端子とグランドレベルＧとの間に直列に接続される。各トランジスタのゲートは、入力端子に共通接続される。
図３（Ｂ）に示すように、トランジスタを直列接続することによって、これらを１つのトランジスタとして見た場合のチャネル長が長くなる。これにより、実質的に駆動能力の低いトランジスタを用いることと等価になり、通常のインバータ回路に比べて信号遅延が大きくなる。
【００５５】
スイッチ回路ＳＷＤｑ（ｑは、１からｉまでの整数を示す。以下同じ。）は、遅延回路ＤＬｑの出力と第３のタイミング信号Ｓ３の出力端子との間に接続されており、制御回路２５から供給される制御信号ＳＤｑに従ってオンオフする。
【００５６】
スイッチ回路ＳＷＤｑは、例えば図３（Ａ）に示すように、ｎ型ＭＯＳトランジスタＱｎ１と、ｐ型ＭＯＳトランジスタＱｐ１と、インバータ回路ＩＶ１とを有する。ｎ型ＭＯＳトランジスタＱｎ１およびｐ型ＭＯＳトランジスタＱｐ１は、遅延回路ＤＬｑの出力と第３のタイミング信号Ｓ３の出力端子との間に接続される。ｎ型ＭＯＳトランジスタＱｎ１のゲートには制御信号ＳＤｑが入力され、ｐ型ＭＯＳトランジスタＱｐ１のゲートには、制御信号ＳＤｑをインバータ回路ＩＶ１において論理反転させた信号が入力される。
図３（Ａ）に示す構成によると、ｎ型ＭＯＳトランジスタＱｎ１およびｐ型ＭＯＳトランジスタＱｐ１は、制御信号ＳＤｑがハイレベルに設定された場合に共にオンし、制御信号ＳＤｑがローレベルに設定された場合に共にオフする。
【００５７】
第１のタイミング信号生成回路１７は、第３のタイミング信号生成回路１６において生成される第３のタイミング信号Ｓ３に基づき、第３のタイミングに比べて第１のタイミングが遅延するように第１のタイミング信号Ｓ１を生成する。
すなわち、画素信号出力回路１３におけるリセット解除のタイミング（第３のタイミング）に比べて、画素信号出力回路１３における画素信号の出力タイミング（第１のタイミング）が遅延するように、第３のタイミング信号Ｓ３に対して遅延を与えた第１のタイミング信号Ｓ１を生成する。
【００５８】
第２のタイミング信号生成回路１８は、第１のタイミング信号生成回路１７において生成される第１のタイミング信号Ｓ１に基づき、第１のタイミングに比べて第２のタイミングが遅延するように第２のタイミング信号Ｓ２を生成する。
すなわち、画素信号出力回路１３における画素信号の出力タイミング（第１のタイミング）に比べて、アナログ−デジタル変換回路１５における変換タイミング（第２のタイミング）が遅延するように、第１のタイミング信号Ｓ１に対して遅延を与えた第２のタイミング信号Ｓ２を生成する。
【００５９】
なお、第１のタイミング信号生成回路１７、第２のタイミング信号生成回路１８は、図３に示す第３のタイミング信号生成回路１６と同様な構成にすることが可能である。
【００６０】
垂直アドレスジェネレータ２１は、制御回路２５の制御に従って、撮像センサ１１の水平ラインを順次に指定する垂直アドレス信号ＡＤｖを生成する。
【００６１】
転送タイミングジェネレータ２２は、制御回路２５の制御に従って、水平アドレスジェネレータ２３が生成する水平アドレス信号ＡＤｈを水平走査回路１４に出力する。
【００６２】
水平アドレスジェネレータ２３は、制御回路２５の制御に従って、水平ライン上の各画素を順次に指定する水平アドレス信号ＡＤｈを生成する。
【００６３】
出力タイミングジェネレータ２４は、制御回路２５の制御に従って、画素信号出力回路１３に対する水平走査信号Ｓｈの出力タイミング（第４のタイミング）を規定する第４のタイミング信号Ｓ４を生成する。
【００６４】
制御回路２５は、撮像装置の全体的な制御を行う回路であり、入力される垂直同期信号Ｖｓや水平同期信号Ｈｓ、クロック信号ＣＫなどに基づいて、制御ブロック２の各回路ブロック（２１〜２４）を制御する。また、第３のタイミング信号生成回路１６、第１のタイミング信号生成回路１７、第２のタイミング信号生成回路１８における遅延量を設定するための制御信号Ｓｄを出力する。
【００６５】
ここで、上述した構成を有する本実施形態に係る撮像装置の動作について、図４に示すタイミング図を参照しながら説明する。
【００６６】
撮像センサ１１から撮像画像の信号を読み出す場合、制御回路２５は、水平同期信号Ｖｈによって規定される１水平走査周期ごとに、撮像画像の１水平ラインを順次に指定する垂直アドレス信号ＡＤｖを垂直アドレスジェネレータ２１において生成させる。
【００６７】
垂直走査回路１２は、垂直アドレスジェネレータ２１から垂直アドレス信号ＡＤｖを供給されると、このアドレス信号に応じて、撮像画像中の１本の水平ラインを選択し、この選択した水平ラインに属するｍ画素の画素信号を画素信号出力回路１３へ転送する。画素信号出力回路１３は、撮像センサ１１から転送されるｍ画素の画素信号を、内部の信号保持回路ＳＨ１〜ＳＨｍに保持する。
【００６８】
信号保持回路ＳＨ１〜ＳＨｍに１水平ライン分の画素信号が保持されると、制御回路２５は、クロック信号ＣＫ（図４（Ａ））の１サイクル毎に、水平アドレスジェネレータ２３において水平アドレス信号ＡＤｈを生成させる。転送タイミングジェネレータ２２は、生成された水平アドレス信号ＡＤｈを、クロック信号ＣＫに同期した所定のタイミングで、水平走査回路１４に出力する。例えば図４（Ｂ）に示すように、クロック信号ＣＫの立ち上がりに同期して、水平アドレス信号ＡＤｈを水平走査回路１４に出力する。
【００６９】
水平走査回路１４は、水平アドレス信号ＡＤｈを入力されると、これに応じた水平走査信号Ｓｈの生成を開始する。例えば、水平走査回路１４の内部のデコード回路において水平アドレス信号ＡＤｈをデコードし、ｍビットの水平走査信号Ｓｈ１〜Ｓｈｍを生成する。
【００７０】
水平走査回路１４における水平走査信号Ｓｈの生成開始から一定時間が経過して、水平走査信号Ｓｈが確定した状態となる第４のタイミング（ｔ４）になると、出力タイミングジェネレータ２４は、水平走査回路１４より水平走査信号Ｓｈを出力させる第４のタイミング信号Ｓ４を発生する（図４（Ｃ））。
水平走査回路１４は、この第４のタイミング信号Ｓ４を受けて、水平走査信号Ｓｈ（図４（Ｄ））を画素信号出力回路１３に出力する。例えば、内部のデコード回路のデコード結果を、第４のタイミング信号Ｓ４に従って内部のラッチ回路にラッチさせ、ｍビットの水平走査信号Ｓｈ１〜Ｓｈｍとして画素信号出力回路１３に出力する。ｍビットの水平走査信号Ｓｈ１〜Ｓｈｍは、水平アドレス信号ＡＤｈの値に応じて何れか１ビットが論理値‘１’、他のビットが論理値‘０’に設定される。
【００７１】
第４のタイミング（ｔ４）において、第１のタイミング信号Ｓ１は、信号保持回路ＳＨ１〜ＳＨｍから信号線ＬＨへの画素信号の出力を禁止する状態、すなわち論理値‘０’に設定されている。そのため、ＡＮＤ回路Ｇ１〜Ｇｍの出力信号は、水平走査信号Ｓｈ１〜Ｓｈｍの値に関わらず、スイッチ回路ＳＷ１〜ＳＷｍを全てオフに駆動し、画素信号は信号線ＬＨに出力されない。
【００７２】
また、第４のタイミング（ｔ４）において、スイッチ回路ＳＷＡ１は、第３のタイミング信号Ｓ３によってオンに設定されている。すなわち、信号線ＬＨにはリセット電圧Ｖｒｓｔが供給されている。このとき、スイッチ回路ＳＷＡ２はオフに設定されるため、アナログ−デジタル変換器１５の入力信号は、前回のサイクルで出力された画素信号Ｓｐｉｘのまま保持されている。
【００７３】
一方、第３のタイミング信号生成回路１６は、この第４のタイミング信号Ｓ４に基づき、第４のタイミング（ｔ４）から遅延時間Ｄ３だけ遅れた第３のタイミング（ｔ３）において、信号線ＬＨに対するリセット電圧Ｖｒｓｔの供給停止を指示する第３のタイミング信号Ｓ３を発生する（図４（Ｅ））。
スイッチ回路ＳＷＡ１は、この第３のタイミング信号Ｓ３を受けてオンからオフに変化し、信号線ＬＨに対するリセット電圧Ｖｒｓｔの供給を停止させる。また、スイッチ回路ＳＷＡ２はオフからオンに変化し、増幅器ＡＭＰ１によるキャパシタＣｓｈの駆動を開始させる。
【００７４】
次に、第１のタイミング信号生成回路１７は、第３のタイミング信号Ｓ３に基づき、第３のタイミング（ｔ３）から遅延時間Ｄ１だけ遅れた第１のタイミング（ｔ１）において、画素信号出力回路１３からの画素信号の出力を指示する第１のタイミング信号Ｓ１を発生する（図４（Ｆ））。
画素信号出力回路１３のスイッチ駆動回路（ＡＮＤ回路Ｇ１〜Ｇｍ）は、この第１のタイミング信号Ｓ１を受けて、ｍ個のスイッチ回路ＳＷ１〜ＳＷｍの中から水平走査信号Ｓｈに応じた１つをオンに駆動する。
この駆動によりスイッチ回路ＳＷｋがオンすると、信号保持回路ＳＨｋに保持される画素信号がスイッチ回路ＳＷｋを介して信号線ＬＨに出力される。信号線ＬＨの電圧は、この画素信号に応じてリセット電圧Ｖｒｓｔより変位する。
増幅器ＡＭＰ１は、信号線ＬＨのリセット電圧Ｖｒｓｔからの変位を増幅してキャパシタＣｓｈに出力する。キャパシタＣｓｈに保持された画素信号は、バッファ回路ＢＵＦ１を介し、画素信号Ｓｐｉｘとしてアナログ−デジタル変換回路１５に入力される。
【００７５】
続いて、第２のタイミング信号生成回路１８は、第１のタイミング信号Ｓ１に基づき、第１のタイミング（ｔ１）から遅延時間Ｄ２だけ遅れた第２のタイミング（ｔ２）において、アナログ−デジタル変換回路１５の変換動作の開始を指示する第２のタイミング信号Ｓ２を発生する（図４（Ｇ））。
アナログ−デジタル変換回路１５は、この第２のタイミング信号Ｓ２を受けて、画素信号出力回路１３から出力される画素信号Ｓｐｉｘのアナログ−デジタル変換を開始する。そして、所定時間経過後に、変換結果としてデジタルの画素データＤｏｕｔを出力する。
【００７６】
以上の処理がクロック信号ＣＫの毎サイクルにおいて繰り返されることにより、１水平ライン分の画素信号がクロック信号ＣＫに同期して順次にデジタル信号へ変換される。
１水平ライン分の処理が終了すると、垂直走査回路１２から新たな垂直アドレス信号ＡＤｖが撮像センサ１１に供給され、上記と同様に１水平ライン分の画素信号が処理される。
こうした水平走査処理は、垂直同期信号Ｖｓで規定される垂直走査周期内において更に繰り返される。そして、１垂直走査周期ごとに、撮像画像の全ての水平ラインもしくはその一部（インターリーブ走査では約半分の水平ライン）の画素信号が読み出される。
【００７７】
以上説明したように、本実施形態に係る撮像装置によれば、画素信号出力回路１３からの画素信号の出力を指示する第１のタイミング信号Ｓ１に基づき、第１のタイミング信号生成回路１６とは独立した第２のタイミング信号生成回路１８において、アナログ−デジタル変換回路１５の変換動作の開始を指示する第２のタイミング信号Ｓ２が生成される。これにより、これらのタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
【００７８】
また、本実施形態に係る撮像装置によれば、信号線ＬＨに対するリセット電圧Ｖｒｓｔの供給停止を指示する第３のタイミング信号Ｓ３に基づき、第３のタイミング信号生成回路１６とは独立した第１のタイミング信号生成回路１７において、画素信号出力回路１３からの画素信号の出力を指示する第１のタイミング信号Ｓ１が生成される。これにより、これらのタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
【００７９】
また、本実施形態に係る撮像装置によれば、水平走査回路１４からの水平走査信号Ｓｈの出力を指示する第４のタイミング信号に基づき、この第４のタイミング信号Ｓ４を生成する制御ブロック２とは独立した第３のタイミング信号生成回路１６において、信号線ＬＨに対するリセット電圧Ｖｒｓｔの供給停止を指示する第３のタイミング信号Ｓ３が生成される。これにより、これらのタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
【００８０】
すなわち、上述した撮像装置によると、撮像画像の走査に必要となる複数のタイミング信号の少なくとも一部が独立したタイミング信号生成回路において生成されており、このタイミング信号生成回路において、発生タイミングの早いタイミング信号に基づいて、これより発生タイミングの遅いタイミング信号が生成される。そのため、複数のタイミング信号を共通の制御回路において一括して生成する場合に生じる信号配線の集中を避けることが可能になり、回路面積の増大を抑えることができる。
【００８１】
しかも、タイミング信号生成回路を、そのタイミング信号の供給先の回路ブロックの近くへ配置することが可能になるため、タイミング信号の信号長を短く抑えることができる。これにより、制御回路からのタイミング信号の配線長を長くせざるを得ない従来の方式に比べて、信号遅延を正確に見積もることが可能になる。その結果、遅延の調整範囲を余分に広くせずに済むため、タイミング信号生成回路の面積を小さくすることができる。例えば図３の例において、遅延回路ＤＬｉとスイッチ回路ＳＷＤｉの個数を減らすことができる。
【００８２】
また、信号遅延の見積もり精度が高くなるため、例えば高速なタイミング信号の配線パターンを人手によって設計する場合でも、タイミング信号の遅延量を目標範囲に収め易くなるという利点がある。これにより、設計の繰り返しを回避でき、開発期間の短縮を図ることができる。
【００８３】
更に、制御回路において高速なタイミング信号の配線を集中させる従来の方式に比べて、レイアウトに余裕を生じさせることができるため、アナログ信号等の微小信号を伝送する配線を高速なタイミング信号から引き離すことが可能になり、ノイズの影響を低減することができる。
【００８４】
その上、上述した撮像装置によれば、各タイミング信号生成回路において制御信号Ｓｄに応じてタイミング信号の遅延を調整することができる。これにより、製造段階の検査において半導体ウェーハ毎や半導体チップ毎に適切なタイミング信号の遅延量を決定することが可能になり、製造歩留まりの向上を図ることができる。また、設計段階において、タイミング信号の遅延量を変化させながら回路の特性を調べることも可能になるため、設計した回路の評価を容易に行うことができ、設計期間の短縮を図ることができる。
【００８５】
以上、本発明の一実施の形態について述べたが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
【００８６】
例えば上述した実施形態では、画素信号の出力を行う度に信号線ＬＨのリセットを行う撮像装置（ＣＭＯＳセンサ等）を例に挙げているが、本発明はこれに限定されない。例えば、信号線ＬＨの寄生容量に蓄積される電荷が画素信号に比べて無視できるなど、信号線ＬＨのリセットが不要な他の種々の撮像装置にも本発明は適用可能である。
【００８７】
図３に示すタイミング信号生成回路１６では、入力信号のパルス幅を調整した後で信号遅延を調整しているが、これに限定されず、例えば信号遅延を調整した後でパルス幅を調整しても良い。図５は、その一例を示す図である。
【００８８】
図５に示す第３のタイミング信号生成回路１６Ａは、図３に示す回路と同一の構成を有している。
ただし、遅延回路ＤＬ１〜ＤＬｉの縦続接続回路の初段（Ｄ１）には、第４のタイミング信号Ｓ４が直接入力されている。また、スイッチ回路ＳＷＤ１〜ＳＷＤｉの共通接続された端子において出力される信号Ｓ３Ａがパルス幅調整回路ＰＷ１に入力されており、その出力から第３のタイミング信号Ｓ３が出力されている。
この図５に示す回路を用いる場合、信号Ｓ３Ａ（すなわち入力のタイミング信号を単に遅延させた信号）を、第３のタイミング信号Ｓ３の替わりに第１のパルス信号生成回路１７へ入力しても良い。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態に係る撮像装置の構成の一例を示す図である。
【図２】画素信号出力回路の構成の一例を示す図である。
【図３】タイミング信号生成回路の構成の一例を示す図である。
【図４】図１に示す撮像装置において撮像画像を読み出す場合における、各部の信号のタイミングの一例を示す図である。
【図５】タイミング信号生成回路の他の構成例を示す図である。
【図６】ＣＭＯＳセンサを搭載した一般的な撮像装置の構成の一例を示す図である。
【図７】図６に示す撮像装置における水平走査のタイミングの一例を示す図である。
【図８】図６に示す撮像装置の制御回路において水平走査タイミングの制御信号を生成する回路の一例を示す図である。
【符号の説明】
【００９０】
１…センサブロック、１１…撮像センサ、１２…垂直走査回路、１３…画素信号出力回路、１４…水平走査回路、１５…アナログ−デジタル変換回路、１６…第３のタイミング信号生成回路、１７…第１のタイミング信号生成回路、１８…第２のタイミング信号生成回路、２…制御ブロック、ＳＨ１〜ＳＨｍ…信号保持回路、ＳＷ１〜ＳＷｍ…スイッチ回路、Ｇ１〜Ｇｍ…ＡＮＤ回路（スイッチ駆動回路）、ＳＷＡ１…スイッチ回路（リセット回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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