(57)【要約】【課題】光学像を電気信号に変換する固体撮像装置において低歪出力を図ること。【解決手段】フォトダイオードに発生させた電荷の通過／非通過の切り替えを行う第１のスイッチング部と、リセット電圧の伝送／非伝送の切り替えを行う第２のスイッチング部と、第１のスイッチング部を通過した電荷の蓄積または第２のスイッチング部から伝送されたリセット電圧の充電を行う静電容量と、静電容量に発生した電圧に応じた信号を出力するソースフォロア回路と、この出力された信号の伝送／非伝送の切り替えを行う第３のスイッチング部と、第２のスイッチング部により静電容量に充電がされて該静電容量に発生したリセット電圧に応じた信号を、ソースフォロア回路を介し第３のスイッチング部を介して順次、複数の撮像画素について読み出し保存するための画素ごとのメモリとを具備し、通常の読出し時にこのメモリに記憶された分の減算を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の撮像画素がマトリックス状に配置され、前記配置された複数の撮像画素それぞれに入光量に応じた電荷を発生させ、該発生させた電荷に応じた信号をそれぞれ画素選択信号に従って読み出す固体撮像装置であって、
前記電荷を発生させるフォトダイオードと、
前記フォトダイオードに接続され、前記フォトダイオードに発生させた電荷の通過／非通過の切り替えを転送ゲート信号に従い行う第１のスイッチング部と、
リセット電圧の伝送／非伝送の切り替えをリセット信号に従い行う第２のスイッチング部と、
前記第１、第２のスイッチング部に接続され、前記第１のスイッチング部を通過した電荷の蓄積、または前記第２のスイッチング部から伝送された前記リセット電圧の充電を行う静電容量と、
前記静電容量に接続され、該静電容量に発生した電圧に応じた信号を出力するソースフォロア回路と、
前記ソースフォロア回路に接続され、前記出力された信号の伝送／非伝送の切り替えを前記画素選択信号に従って行う第３のスイッチング部と、
前記第２のスイッチング部により前記静電容量に充電がされて該静電容量に発生した前記リセット電圧に応じた信号を、前記ソースフォロア回路を介しかつ前記画素選択信号に従い前記第３のスイッチング部を介して順次、前記複数の撮像画素について読み出し保存するための画素ごとのメモリと、
前記第２のスイッチング部により前記静電容量に充電がされたあと前記第１のスイッチング部により前記静電容量に電荷が蓄積されて該静電容量に発生した電圧に応じた信号であって、前記ソースフォロア回路を介しかつ前記画素選択信号に従い前記第３のスイッチング部を介して順次、前記複数の撮像画素について読み出されたものの値から、前記画素ごとのメモリに保存された、対応する画素における信号の値を減算する減算部と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記第２のスイッチング部により前記静電容量に充電がされて該静電容量に発生した前記リセット電圧に応じた前記信号であって、前記ソースフォロア回路を介して前記画素選択信号に従い前記第３のスイッチング部を介して得られるものが基準電圧と等しくなるように前記リセット電圧を生成するリセット電圧生成部をさらに具備することを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記リセット電圧生成部が、前記複数の撮像画素の各列ごとに一つずつ設けられることを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記静電容量が、接合容量およびトランジスタゲート容量であることを特徴とする請求項１記載の固体撮像素子。
【請求項５】
前記画素選択信号が、前記複数の撮像画素の横方向の並びごとに共通に供給されることを特徴とする請求項１記載の固体撮像素子。
【請求項６】
前記リセット信号が、前記複数の撮像画素すべてに共通に供給されることを特徴とする請求項１記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学像を電気信号に変換する固体撮像装置に係り、特に、低歪出力化に適する固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像素子には、大別してＣＣＤ型センサとＣＭＯＳ型センサとがある。ＣＣＤ型は、撮像面に結像された各画素の光学情報が時間的な同時性を保って電気信号となり、本質的にシャッター機能を有している。これに対して、ＣＭＯＳ型は、通常、各行ごとに順次光学情報を電気信号に変換しており、各フィールドまたはフレームを構成する電気信号には光学像では保持されていた時間的な同時性がない。ＣＭＯＳ型においても、各画素の光学情報に対応した電荷を全画素で一旦同時に保持しておき、この保持された電荷情報をその後順次読み出すことで、光学像と時間的同時性のある電気信号を得ることができる。このような機能構成は、例えば下記特許文献１に記載されている。
【０００３】
時間的同時性が得られない画像ひずみのほかに、ＣＭＯＳ型センサでは、各画素のソースフォロア回路におけるしきい電圧がばらつくことによる固定ノイズが知られている。また、フォトダイオードに発生する電荷の充電用容量の値があまり大きくできないことに起因して、その容量素子で発生するリーク電流も低歪化を図るうえでは低減が必要である。
【特許文献１】特開２００２−６４７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記の事情を考慮してなされたもので、光学像を電気信号に変換する固体撮像装置において、低歪出力が可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明に係る固体撮像素子は、複数の撮像画素がマトリックス状に配置され、前記配置された複数の撮像画素それぞれに入光量に応じた電荷を発生させ、該発生させた電荷に応じた信号をそれぞれ画素選択信号に従って読み出す固体撮像装置であって、前記電荷を発生させるフォトダイオードと、前記フォトダイオードに接続され、前記フォトダイオードに発生させた電荷の通過／非通過の切り替えを転送ゲート信号に従い行う第１のスイッチング部と、リセット電圧の伝送／非伝送の切り替えをリセット信号に従い行う第２のスイッチング部と、前記第１、第２のスイッチング部に接続され、前記第１のスイッチング部を通過した電荷の蓄積、または前記第２のスイッチング部から伝送された前記リセット電圧の充電を行う静電容量と、該静電容量に接続され、前記静電容量に発生した電圧に応じた信号を出力するソースフォロア回路と、前記ソースフォロア回路に接続され、前記出力された信号の伝送／非伝送の切り替えを前記画素選択信号に従って行う第３のスイッチング部と、前記第２のスイッチング部により前記静電容量に充電がされて該静電容量に発生した前記リセット電圧に応じた信号を、前記ソースフォロア回路を介しかつ前記画素選択信号に従い前記第３のスイッチング部を介して順次、前記複数の撮像画素について読み出し保存するための画素ごとのメモリと、前記第２のスイッチング部により前記静電容量に充電がされたあと前記第１のスイッチング部により前記静電容量に電荷が蓄積されて該静電容量に発生した電圧に応じた信号であって、前記ソースフォロア回路を介しかつ前記画素選択信号に従い前記第３のスイッチング部を介して順次、前記複数の撮像画素について読み出されたものの値から、前記画素ごとのメモリに保存された、対応する画素における信号の値を減算する減算部とを具備することを特徴とする。
【０００６】
すなわち、第１、第２のスイッチング部により、静電容量には、通常の入光量に応じた電荷の蓄積のほか、リセット信号によりリセット電圧が充電できるようになっている。このリセット電圧に応じた信号は、ソースフォロア回路を介しかつ画素選択信号に従い第３のスイッチング部を介して複数の撮像画素について画素ごとのメモリに保存される。この保存された信号は、したがって、撮像画素からの読み出し時に各画素の静電容量で生じたリーク電流が込みにされた値の信号である。よって、第２のスイッチング部により静電容量に充電がされたあと第１のスイッチング部により静電容量に電荷が蓄積されて該静電容量に発生した電圧に応じた信号（すなわち通常の入光量に応じた信号）が、ソースフォロア回路および第３のスイッチング部を介して読み出され、この読み出された値から上記の保存された信号値を減算することにより、各画素で生じたリーク電流の値を打ち消すことができる。ゆえに、低歪出力が可能になる。
【発明の効果】
【０００７】
本発明によれば、光学像を電気信号に変換する固体撮像装置において、低歪出力が可能になる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施態様として、前記第２のスイッチング部により前記静電容量に充電がされて該静電容量に発生した前記リセット電圧に応じた前記信号であって、前記ソースフォロア回路を介して前記画素選択信号に従い前記第３のスイッチング部を介して得られるものが基準電圧と等しくなるように前記リセット電圧を生成するリセット電圧生成部をさらに具備する、としてもよい。これにより、各画素のソースフォロア回路におけるしきい電圧がばらつくことによる固定ノイズを効果的に抑制することができる。
【０００９】
また、実施態様として、前記リセット電圧生成部は、前記複数の撮像画素の各列ごとに一つずつ設けられる、とすることができる。各列に一つずつ設けることで構成を簡素化できる。
【００１０】
また、実施態様として、前記静電容量は、接合容量またはトランジスタゲート容量である、とすることができる。このような容量はその値が小さいが、ＭＩＭ構造や、絶縁物を誘電物質に多結晶シリコンの電極層を有する構造の容量をわざわざ作り込む必要がなく、画素大きさを抑制する点で例えばＣＭＯＳ型センサでは現実的である。
【００１１】
また、実施態様として、前記画素選択信号は、前記複数の撮像画素の横方向の並びごとに共通に供給される、とすることができる。横方向並びごとに共通にすることで構成を簡素化できる。
【００１２】
また、実施態様として、前記リセット信号は、前記複数の撮像画素すべてに共通に供給される、とすることができる。共通に供給することで構成を簡素化できる。
【００１３】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る固体撮像装置の構成を示す等価回路・ブロック図（１画素分）である。図１に示すように、この固体撮像装置は、撮像画素１０を有し、さらに電流源２１、演算増幅回路２２、Ａ／Ｄ変換回路２３、メモリ２４、減算部２５、列選択回路２６を有する。撮像画素１０は縦横にマトリックス状に配置されており、電流源２１、演算増幅回路２２、Ａ／Ｄ変換回路２３、メモリ２４、減算部２５の部分は、列方向の撮像画素１０の集まりに対してひとつずつ設けられる。列選択回路２６は、この固体撮像装置にひとつ設けられる。
【００１４】
撮像素子１０は、フォトダイオード１１、ＭＯＳトランジスタ１２、１３、１５、１６、（以下、「ＭＯＳトランジスタ」の代わりに単に「トランジスタ」という。）、静電容量１４を有する。フォトダイオード１１は、一端がグラウンドに接続され、他端が第１のスイッチング部としてのトランジスタ１２に接続されている。フォトダイオード１１は、入光量に応じた電荷を発生する光電変換部本体である。トランジスタ１２のゲートには転送ゲート信号が所定のタイミングで印加される。転送ゲート信号が印加されたときフォトダイオード１１に発生した電荷はトランジスタ１２を通過して静電容量１４に蓄積される（それ以外は非通過）。
【００１５】
トランジスタ１２のフォトダイオード１１の側と反対の側には、第２のスイッチング部としてのトランジスタ１３が接続されている。トランジスタ１３のゲートにはリセット信号が所定のタイミングで印加される。リセット信号が印加されたときリセット電圧がトランジスタ１３を介して静電容量１４に伝送・充電される（それ以外は非伝送）。
【００１６】
静電容量１４は、トランジスタ１２、１３に一端が接続されている。これにより、フォトダイオード１１に発生した電荷がトランジスタ１２を介し転送されたとき、これに応じた電圧を発生させる。実体的には、トランジスタ１２、１３との接続におけるそれらの端子に寄生的に生じている接合容量およびトランジスタ１５の入力ゲート容量などの容量であり、特に素子として形成されたものではない。素子（例えばＭＩＭ構造など）として形成すると比較的大きな面積を占めＣＭＯＳ型センサでは現実性があまりない。なお、上記でも述べたが、トランジスタ１３がリセット信号によりオンすると静電容量１４は、リセット電圧に充電される。
【００１７】
以上の構成により、静電容量１４の一端のノードはＦＤ（floating diffusion）のノードになる。このような構成により、転送ゲート信号によって全画素一括で静電容量１４への電荷転送を可能とし、画面ごとに時間的な同一性のある出力が得られるようになっている。
【００１８】
トランジスタ１５は、そのゲートに静電容量１４の一端が接続され、これにより静電容量１４に発生した電圧をバッファリングしてそのソースに出力するもの（ソースフォロア回路）である。そのソースには、第３のスイッチング部としてのトランジスタ１６が接続されている。トランジスタ１６のゲートには所定のタイミングで画素選択信号が印加される。画素選択信号が印加されたとき、トランジスタ１５、トランジスタ１６、電流源２１の電流路が形成され、静電容量１４に発生した電圧に応じた信号が伝送されて（それ以外は非伝送）、Ａ／Ｄ変換回路２３に入力される。
【００１９】
電流源２１は、トランジスタ１５、トランジスタ１６を縦続する電流を発生するための電流源であり、列方向の撮像素子１０の集まりに対してひとつずつある。すなわち、画素選択信号の印加されている撮像素子１０から選択的に出力信号を取り出すように構成されている。
【００２０】
演算増幅回路２２は、その非反転入力端子に供給された基準電圧と、撮像素子１０（画素選択信号が印加され選択されている撮像素子１０）の出力信号の電圧とが等しくなるようにリセット電圧を発生するものである（リセット電圧生成部）。このようにリセット電圧を発生することで、ソースフォロア回路であるトランジスタ１５でのしきい電圧の画素ごとのばらつきによらず、一定した基準の出力信号を得ることができる。発生されたリセット電圧は、上記で述べたように、ゲートにリセット信号が印加され得るトランジスタ１３に供給される。
【００２１】
Ａ／Ｄ変換回路２３は、撮像素子１０の出力信号をＡ／Ｄ変換するものである。変換で得られたディジタル信号は、メモリ２４に蓄え保存されるかまたは減算部２５に供給される。メモリ２４に蓄えられるのは、静電容量１４にトランジスタ１３を介してリセット電圧のみが充電され、それが読み出された場合である。減算部２５に供給されるのは、静電容量１４にトランジスタ１３を介してリセット電圧が充電されさらにトランジスタ１２を介してフォトダイオード１１から入光量に応じて発生させた電荷が転送され、それが読み出された場合である。後者の場合、減算部２５の減算側入力には、メモリ２４に蓄えられた信号が読み出されて供給される。減算部２５における減算は、減算する側とされる側の両信号が同一の撮像素子１０からのものであるようにしてなされる。
【００２２】
列選択信号２６は、各列のディジタル信号を集約し、これらをマルチプレクスして最終的なディジタルの映像出力信号として出力するものである。
【００２３】
なお、図１に示す構成では演算増幅回路２２を列ごとにひとつずつ設けているが、別の構成も可能である。例えば、各撮像画素１０ごとにひとつずつとすることや、各列を複数に分割してその分割された複数の画素１０ごとにひとづずつとする構成も可能である。例えば配線を含めてもっとも簡素な構成になるように、どのような構成にするか考慮すればよい。
【００２４】
転送ゲート信号、リセット信号は、全部の撮像素子１０でそれぞれ同一のタイミングで供給されるように配線する。その場合に、配線の中間では例えば各行ごとまたは各列ごとのまとまりで配線がされるようにしてもよい。画素選択信号は、各行ごとのまとまりで同一の信号が供給されるように配線する。この場合の画素選択信号は、出力する行の選択のための信号とすべきだからである。
【００２５】
また、図１に示す構成では、Ａ／Ｄ変換回路２３を設けて、メモリ２４をディジタルメモリ、減算部２５をディジタル値での減算としているが、原理的には、メモリ２４および減算部２５をアナログ信号メモリおよび減算回路とすることも可能である。この場合、Ａ／Ｄ変換回路２３は、アナログの減算部２５の後段に設ける。
【００２６】
図２は、図１中に示した撮像画素１０の構成を模式的に示す断面図である。図２において、図１中に示したものと同一または同一相当のものには同一符号を付してある。
【００２７】
図２中に示す半導体基板３１とＮ領域３２との接合部分が、フォトダイオード１１（図１）に相当しており、図示するように埋め込み型のダイオードである。転送ゲート信号が印加されるゲート１２ａは、トランジスタ１２（図１）のゲートに相当しており、基板３１とＮ領域３２との接合によるダイオードと、Ｎ＋領域３３との間を隔てるゲート部である。リセット信号が印加されるゲート１３ａは、トランジスタ１３（図１）のゲートに相当しており、Ｎ＋領域３３とＮ＋領域３４との間を隔てるゲート部である。
【００２８】
Ｎ＋領域３３は、トランジスタ１５のゲートに電気的接続がされ、Ｎ＋領域３４には、リセット電圧が供給される。図１中に示した静電容量１４は、主に、基板３１とＮ＋領域３３との接合による接合容量とトランジスタ１５の入力ゲート容量とからなっている。これらの構成により、転送ゲート信号が印加されたときには、基板３１とＮ領域３２との接合によるダイオード（フォトダイオード１１）に発生した電荷がＮ＋領域３３に転送される。また、リセット信号が印加されたときには、リセット電圧がＮ＋領域３３に発生する。
【００２９】
図３は、図２の撮像素子の構成に基づいてその各部の動作中電位を示す説明図である。図３において、すでに説明した図中に示した構成要素と同一または同一相当のものには同一符号を付してある。
【００３０】
まず、図３（ａ）に示すように、トランジスタ１３を伝送状態としてリセット電圧４１を領域３３に発生させる（図示していないが、この直前にフォトダイオード１１に発生している電荷をトランジスタ１２を通過状態（オン）として領域３３に転送させておくとその後の動作に都合がよい）。そして、領域３３に発生した電圧に応じた信号の出力（読出し）を次に行う。
【００３１】
読出しは画素選択信号により順次なされるが、最初の方に読み出される撮像画素は、図３（ｂ）に示すように、リセット電圧４１とさほど変わらない電圧の出力となる。最後近くになって読み出される撮像画素は、図３（ｃ）に示すように、静電容量１４に発生するリーク電流などによる電圧分４２が加算された電圧の読出しとなる。図３（ｂ）から同（ｃ）のように順次出力される期間（ダミー読出し期間）の信号は、すでに述べたように撮像画素ごとにメモリ２４（図１）に保存される。なお、図３（ｂ）から同（ｃ）の時間経過は１フレームまたは１フィールドの時間に相当し、この間にフォトダイオード１１には入光量に応じた電荷４３が発生する。
【００３２】
次に、図３（ｄ）に示すように、再び、トランジスタ１３を伝送状態としてリセット電圧４１を領域３３に発生させる。続いて、図３（ｅ）に示すように、トランジスタ１２をオンさせてフォトダイオード１１に発生させた電荷４３を領域３３に転送し、入光量に応じた電圧分４３Ａを領域３３に発生させる。
【００３３】
そして次に、領域３３に発生した電圧に応じた信号の読出しを行う。読出しは画素選択信号により順次なされるが、最初の方に読み出される撮像画素は、図３（ｆ）に示すように、リセット電圧４１と入光量に応じた電圧分４３Ａとのみからなる電圧の出力となる。最後近くになって読み出される撮像画素は、図３（ｇ）に示すように、静電容量１４に発生するリーク電流などによる電圧分４２がさらに加算された電圧の読出しとなる。なお、図３（ｆ）から同（ｇ）の時間経過は１フレームまたは１フィールドの時間に相当し、この間にフォトダイオード１１には入光量に応じた電荷４３が発生する。
【００３４】
図３（ｆ）から同（ｇ）のように順次出力される期間（信号読出し期間）の信号は、すでに述べたように減算部２５（図１）で画素ごとのメモリ２４からのその相当する画素の読出し信号の分が差し引かれる。すなわち、このような減算部２５での減算により、静電容量１４に発生するリーク電流などによる電圧分４２が相殺され、減算部２５の出力に低歪出力を得ることができる。なお、図３（ｇ）に続いては、図３（ｄ）のリセット動作に戻り以下同様に動作を行う。
【００３５】
次に、本発明に係る別の実施形態に係る固体撮像装置について図４を参照して説明する。図４は、本発明の別の実施形態に係る固体撮像装置の構成を示すブロック図であり、すでに説明した図中の構成要素と同一または同一相当のものには同一符号を付してある。その部分の説明は省略する。行選択回路５１は、行選択信号を出力することで、行方向の撮像画素１０を一括して読出し状態にするものである。所定のタイミングで、各行ごとの選択信号が出力される。
【００３６】
この実施形態と図１に示した実施形態との違いは、Ａ／Ｄ変換を列選択回路２６Ａの後段で行うようにしたことである。すなわち、図４に示す実施形態においては、列選択回路２６Ａはアナログ回路である。Ａ／Ｄ変換回路２３Ａは、アナログの映像信号出力をＡ／Ｄ変換する。変換で得られたディジタル信号は、フレームメモリまたはフィールドメモリであるメモリ２４Ａに蓄え保存されるかまたは減算部２５Ａに供給される。
【００３７】
メモリ２４Ａに蓄えられるのは、静電容量１４（図１参照）にトランジスタ１３（同）を介してリセット電圧のみが充電され、それが読み出された場合である。減算部２５Ａに供給されるのは、静電容量１４（図１参照）にトランジスタ１３（同）を介してリセット電圧が充電されさらにトランジスタ１２（同）を介してフォトダイオード１１（同）から入光量に応じて発生させた電荷が転送され、それが読み出された場合である。後者の場合、減算部２５Ａの減算側入力には、メモリ２４Ａに蓄えられた信号が読み出されて供給される。減算部２５Ａにおける減算は、減算する側とされる側の両信号が同一の撮像素子１０からのものであるようにしてなされる。すなわち、このような減算部２５Ａでの減算により、静電容量１４（図１参照）に発生するリーク電流などによる電圧分４２（同）が相殺され、減算部２５Ａの出力に低歪出力を得ることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る固体撮像装置の構成を示す等価回路・ブロック図（１画素分）。
【図２】図１中に示した撮像画素１０の構成を模式的に示す断面図。
【図３】図２の撮像素子の構成に基づいてその各部の動作中電位を示す説明図。
【図４】本発明の別の実施形態に係る固体撮像装置の構成を示すブロック図。
【符号の説明】
【００３９】
１０…撮像画素、１１…フォトダイオード、１２…トランジスタ（第１のスイッチング部）、１２ａ…ゲート、１３…トランジスタ（第２のスイッチング部）、１３ａ…ゲート、１４…静電容量、１５…トランジスタ（ソースフォロア回路）、１６…トランジスタ（第３のスイッチング部）、２１…電流源、２２…演算増幅回路、２３…Ａ／Ｄ変換回路、２３Ａ…Ａ／Ｄ変換回路、２４…メモリ（１列分）、２４Ａ…メモリ（１フレーム／フィールド分）、２５…減算部、２５Ａ…減算部、２６…列選択回路、２６Ａ…列選択回路、３１…半導体基板、３２…Ｎ領域、３３…Ｎ＋領域、３４…Ｎ＋領域、４１…リセット電圧、４２…リーク電流などによる電圧分、４３…入光量により蓄積された電荷、４３Ａ…入光量に応じた電圧分、５１…行選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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