(57)【要約】【課題】アクティブマトリクス基板において、工程数を増やすことなくコンタクト層とソース電極およびドレイン電極との間に電気リークを低減してＴＦＴ特性を向上し、かつ製造効率を向上する。【解決手段】本発明のアクティブマトリクス基板の製法は絶縁基板１８上にゲート電極２、半導体層４、ドレイン電極８、ソース電極７、チャネル保護絶縁膜５、第１のコンタクト層６ａ、第２のコンタクト層６ｂおよび画素電極が備えられてなる、薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス基板の製法であって、前記第１および第２のコンタクト層をパターン形成する際に前記チャネル保護絶縁膜の下層の前記半導体層にサイドエッチが入るようにエッチング加工する工程を含んでなる。【選択図】図２
2006080573.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成されたゲート電極と、
該ゲート電極を覆うように形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して該ゲート電極上にあって、該ゲート電極と同じ領域に設けられた半導体層と、
該半導体層上に中央部にあって、その両側にそれぞれ該半導体層が露出する箇所を有するように形成されたチャネル保護絶縁膜と、
該半導体層が露出する箇所に形成された第１のコンタクト層と第２のコンタクト層と、該チャネル保護絶縁膜の一部と該第１のコンタクト層とを覆うように形成されるドレイン電極と、
該チャネル保護絶縁膜の一部と該第２のコンタクト層とを覆うように形成されて、該チャネル保護絶縁膜上で該ドレイン電極と隔てられて対向するソース電極と、
該ドレイン電極と接続されている画素電極と
を有する薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス基板において、
該ソース電極と該ドレイン電極との間には該チャネル保護絶縁膜のパターン端部が２箇所あり、２箇所共に下方の半導体断面が０．１μｍ以上の深さにサイドエッチングされてひさし構造となっている箇所があることを特徴とするアクティブマトリクス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置などに用いられるアクティブマトリクス基板の製法に関する。
【背景技術】
【０００２】
図６および図７は、従来のアクティブマトリクス基板の製法においてコンタクト層を形成する工程を示す工程断面説明図である。
【０００３】
従来のアクティブマトリクス基板の平面形状は図１に示す本発明のアクティブマトリクス基板の平面形状と同様であるので、図１を参照しつつ、図６および図７にもとづいて、かかる従来の製法を説明する。図６は図１に示すＸ−Ｘ線断面であり、図７は図１に示すＹ−Ｙ線断面図である。図６および図７において１はガラス基板、２はゲート電極、３はゲート絶縁膜、４は半導体層、５はチャネル保護絶縁膜、６は第１のコンタクト層６ａおよび第２のコンタクト層６ｂからなるコンタクト層、７は上層ソース電極７ａおよび下層ソース電極７ｂからなるソース電極、８は上層ドレイン電極８ａおよび下層ドレイン電極８ｂからなるドレイン電極、１０は導電性反応層、ＡＬはアルミニウム膜、ＨＦは耐熱性金属膜をそれぞれ示している。図６（ａ）および図７（ａ）に示すように、まずガラス基板１上にフォトマスクを用いてスパッタリング法によって所定のパターンに、クロムからなるゲート電極２を形成し、ついで、ゲート電極２を覆うようにしてガラス基板１の全面にチッ化シリコンからなるゲート絶縁膜３を形成する。つぎにゲート絶縁膜３を介して前記ゲート電極の上層にあって、かつ、ゲート電極とほぼ同じ大きさでほぼ同じ位置、すなわち、ゲート電極の領域と同じ領域にａ−Ｓｉからなる半導体層４を形成し、該半導体層４の上に、チッ化シリコンからなるチャネル保護絶縁膜５をパターン形成する。このとき、チャネル保護絶縁膜５は、半導体層４と同じ長さで、かつ、半導体層４より小さい幅を有しており、半導体層４の中央部に形成されているので、チャネル保護絶縁膜５の両側に半導体層４が露出するようになっている。そののち、図６（ｂ）および図７（ｂ）に示すように、前記半導体層４の露出した部分にチャネル保護絶縁膜５の上方よりリンイオンを注入したのち、図６（ｃ）に示すように、レジストパターン１２（図７（ｃ）にはあらわれない）を用いてエッチングして半導体層４を、チャネル保護絶縁膜５の大きさにあわせてパターン形成し、これにより第１のコンタクト層６ａおよび第２のコンタクト層６ｂを形成する。すなわち、チャネル保護絶縁膜５によって覆われることなく露出している半導体層４の２つの領域のうち、画素電極９（図１参照）に近い方の領域が第１のコンタクト層６ａ、画素電極９（図１参照）から遠い方の領域が第２のコンタクト層６ａとなる。このようにして、半導体層４に接する第１のコンタクト層６ａおよび第２のコンタクト層６ｂをパターン形成する。
【０００４】
つぎに、このようにしてパターン形成された第１のコンタクト層６ａの上層および第２のコンタクト層６ｂの上層に、クロムなどの耐熱性金属単一膜、または図６（ｄ）および図６（ｅ）に示すように、アルミニウム膜ＡＬと耐熱性金属膜ＨＦとの二層膜からなるソース電極７およびドレイン電極８をパターン形成したのちアルミニウム膜ＡＬおよび耐熱性金属膜ＨＦのチャネル保護絶縁膜部分をエッチングによりパターン除去する。
【０００５】
ここではソース電極７およびドレイン電極８は図６（ｅ）に示すように、前記二層膜からなる。すなわち、ソース電極７として、アルミニウムからなる下層ソース電極７ｂおよびクロムからなる上層ソース電極７ａを形成し、同様にドレイン電極８として、アルミニウムからなる下層ドレイン電極８ｂおよびクロムからなる上層ドレイン電極８ａを形成する。
【０００６】
これによって、薄膜トランジスタ（thin film transistor、以下、単にＴＦＴという）が作製され、ドレイン電極に画素電極９が電気的に接続される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前述の手順で第１のコンタクト層６ａおよび第２のコンタクト層６ｂを形成するばあいは、ソース電極７およびドレイン電極８をパターン形成したのちに、図７（ｄ）および図７（ｅ）に示すように、露出した半導体層４の側面に耐熱性金属膜ＨＦと半導体層４との反応により生成した導電性反応層１０（図６（ｄ）と図６（ｅ）にも図示されている）が形成される。
【０００８】
このため、この導電性反応層１０はソース電極７およびドレイン電極８をパターン形成したのちに画素電極９、ソース電極７およびドレイン電極８を損傷することなく除去する必要がある。その除去方法として、強酸系ウェットエッチングの使用は困難なばあいが多く、フッ素系ガスによるアモルファスシリコン（以下、単にａ−Ｓｉという）ドライエッチングなどに制限される。しかし、半導体層４の側面にできた導電性反応層１０の除去はＲＩＥ（reactive ion etching）法によるエッチングでも完全ではなく、半導体層４側面をリークパスとする電流リークが発生し、ＴＦＴ特性が劣化するという欠点がある。
【０００９】
このような欠点を解決するためには、フッ素系ガスによるドライエッチが容易な反応層を形成しうるチタン、タンタル、タングステンおよびモリブデンのごとき耐熱性金属またはその合金膜をソース電極およびドレイン電極の下層に使用すればよい。しかるに、この方法によれば選択しうる耐熱性金属膜材料の種類が限られ、プロセスの選択についての柔軟性が少なくなり、また導電性反応層１０を除去するプロセスが余分に必要になるなどの問題があり、ＴＦＴ特性が劣化することなく低コストのアクティブマトリクス基板をうる有効な方法は実現されていない。
【００１０】
本発明はこのような従来技術の課題を解決するものであり、製造プロセスの簡略化を図れた上で、良好なＴＦＴ特性がえられるアクティブマトリクス基板の製法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明にかかわるアクティブマトリクス基板の製法は、前記第１および第２のコンタクト層はｎ型シリコン膜であり、該ｎ型シリコン膜は、シリコン膜にリンがドープされて形成されてなることが好ましい。
【００１２】
また、本発明にかかわるアクティブマトリクス基板は、絶縁基板上に形成されたゲート電極と、
該ゲート電極を覆うように形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して該ゲート電極上にあって、該ゲート電極と同じ領域に設けられた半導体層と、
該半導体層上に中央部にあって、その両側にそれぞれ該半導体層が露出する箇所を有するように形成されたチャネル保護絶縁膜と、
該半導体層が露出する箇所に形成された第１のコンタクト層と第２のコンタクト層と、該チャネル保護絶縁膜の一部と該第１のコンタクト層とを覆うように形成されるドレイン電極と、
該チャネル保護絶縁膜の一部と該第２のコンタクト層とを覆うように形成されて、該チャネル保護絶縁膜上で該ドレイン電極と隔てられて対向するソース電極と、
該ドレイン電極と接続されている画素電極と
を有する薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス基板において、
該ソース電極と該ドレイン電極との間には該チャネル保護絶縁膜のパターン端部が２箇所あり、２箇所共に下方の半導体断面が０．１μｍ以上の深さにサイドエッチングされてひさし構造となっている箇所があることを特徴とする。
【発明の効果】
【００１３】
以上説明した本発明の方法によれば、ａ−Ｓｉからなる半導体層側面を介したソース電極とドレイン電極とのあいだの電気リークが格段に低減できるので、ＴＦＴのオフ電流Ｉｏｆｆが低減できる。それゆえ、ＴＦＴ特性の優れたアクティブマトリクス基板を実現できる。しかも、ソース電極とドレイン電極の形成後に導電性反応層を除去するプロセスが不要になる。したがって、工程数の削減および製造時間の短縮が図れるので、効率のよい製造プロセスを享受できることになる。
【発明を実施するための最良の形態】
【００１４】
前述したように、半導体層に接するコンタクト層をパターン形成する際に、チャネル保護絶縁膜下の半導体層にサイドエッチを入れひさし構造とすると、ＴＦＴにおけるリークパスとなる半導体層側面での耐熱性金属膜との接触がなくなる。したがって、ソース電極およびドレイン電極をパターニングしたのちでも半導体層側面に耐熱性金属膜との反応により生成した導電性反応層はできず、ＴＦＴリーク電流を格段に低減できる。
【００１５】
本発明の方法によればＳＦ6ガスの代わりにＣＦ4ガスを用いても同様な効果が期待できる。
【００１６】
また、ドライエッチングの代わりにＨＮＯ3−ＨＦ系ウェットエッチングを用いても同様な効果が期待できる。
【００１７】
さらに、イオン注入の代わりにリンドープした半導体層を使用したばあいでも同様の効果が期待できる。
【実施例】
【００１８】
以下、添付図を参照しながら本発明にかかわる実施例をさらに詳しく説明する。
【００１９】
実施例１
図１、図２および図３は本発明のアクティブマトリクス基板の製法にかかわる一実施例を示しており、このうち、図１は本発明の方法によって作成されるアクティブマトリクス基板の平面構造を示す平面概略説明図であり、製造工程中のその断面構造の変化を図１のＸ−Ｘ線断面にしたがって示した工程断面説明図が図２（ａ）〜（ｅ）であり、図１のＹ−Ｙ線断面にしたがって示した工程断面説明図が図３（ａ）〜（ｅ）である。図１、図２および図３において、従来例のアクティブマトリクス基板と同一の部分には同一の符号を用いて示した。さらに、１２はレジストパターンを示している。以下、図１、図２および図３にしたがってその詳細を説明する。
【００２０】
まず、図２（ａ）および図３（ａ）に示すように、スパッタリング法によってガラス基板１の上にクロムを１００〜４００ｎｍの厚さで堆積する。ついで、フォトマスクを用いてクロム層の上にクロムからなるゲート電極２をスパッタリング法によってパターン形成する。つぎに、ゲート電極２を覆うようにしてガラス基板１の全面に、プラズマＣＶＤ法によってチッ化シリコンからなる厚さ２００〜５００ｎｍのゲート絶縁膜３を形成する。つぎに、厚さ２０〜１００ｎｍのａ−Ｓｉからなる半導体層４をゲート絶縁膜３を介して前記ゲート電極２の上層にあって、かつ、ゲート電極２とほぼ同じ大きさでほぼ同じ位置、すなわち、ゲート電極２と同じ領域に形成したのちチッ化シリコンからなる厚さ１００〜３００ｎｍのチャネル保護絶縁膜５をさらにＣＶＤ法によって堆積してパターン形成する。このとき、チャネル保護絶縁膜５は、半導体層４と同じ長さで半導体層４より小さい幅を有しており、半導体層４の中央部に形成されているので、チャネル保護絶縁膜５の両側に半導体層４が露出するようになっている。さらに図２（ｂ）および図３（ｂ）に示すように、前記半導体層４の露出した部分にチャネル保護絶縁膜５の上方よりガラス基板１の全面にわたってリンイオンを注入したのち、レジストパターン１２（図３（ｃ）には図示されない）を用いてエッチングして半導体層４をチャネル保護絶縁膜５の大きさにあわせてパターン形成する。このようにしてチャネル保護絶縁膜５に覆われない部分の半導体層４がリンイオンの注入によってコンタクト層となり、チャネル保護絶縁膜によって覆われることなく露出している半導体層４の２つの領域のうち、画素電極に近い方の領域が第１のコンタクト層６ａ、画素電極から遠い方の領域が第２のコンタクト層６ｂである。
【００２１】
つぎに図２（ｃ）に示すように、第１のコンタクト層６ａおよび第２のコンタクト層６ｂのレジストパターン１２を形成（図３（ｃ）には図示されない）したのち、ＳＦ6ガスを用いたドライエッチングでコンタクト層６ａおよび６ｂをオーバエッチングとなるようにパターン形成する。このときに第１のコンタクト層６ａおよび第２のコンタクト層６ｂのそれぞれのレジストパターンと重畳しない部分のチャネル保護絶縁膜パターン端部の下方の半導体層４はオーバエッチング量に依存したサイドエッチングがなされて空間部１３となっており、チャネル保護絶縁膜パターン端部９下方の半導体層断面はひさし構造となる。このとき、サイドエッチングは、チャネル保護絶縁膜５の端縁から０．１μｍ以上内側まで行われる。
【００２２】
つぎに図２（ｄ）および図３（ｄ）に示すように、スパッタリング法により厚さ５０〜１００ｎｍのクロム膜ＣＲおよび厚さ２００〜４００ｎｍのアルミニウム膜ＡＬを順に前記第１のコンタクト層６ａおよび第２のコンタクト層６ｂなどを覆うようにしてガラス基板１上に全面に堆積したのち、図２（ｅ）および図３（ｅ）に示すように、クロム膜ＣＲおよびアルミニウム膜ＡＬのチャネル保護絶縁膜部分をエッチングによりパターン除去してソース電極７およびドレイン電極８を形成する。すなわち、ソース電極７として、アルミニウムからなる下層ソース電極７ｂおよびクロムからなる上層ソース電極７ａを形成し、同様にドレイン電極８として、アルミニウムからなる下層ドレイン電極８ｂおよびクロムからなる上層ドレイン電極８ａを形成する。
【００２３】
ついで、ガラス基板１上に全面に厚さ５０〜１００ｎｍのインジウム錫酸化膜からなる透明電極をパターニングして画素電極９を形成する（図１参照）。これにより図１、図２（ｅ）および図３（ｅ）に示される構造のアクティブマトリクス基板が作製される。
【００２４】
なお、本実施例においてはＳＦ6ガスを用いてプラズマエッチングしてコンタクト層６ａおよび６ｂをドライエッチング加工したが、ＳＦ6ガスのかわりにＣＦ4ガスを用いてもよく、さらにはＨＮＯ3−ＨＦ系ウェットエッチングしてもよく、これらのばあいにも同等の効果をうることができる。
【００２５】
前述のように、チャネル保護絶縁膜パターンを形成し、さらにリンイオンを注入して第１および第２のコンタクト層６ａおよび６ｂを形成したのちにソース電極７とドレイン電極８を形成するため、ＴＦＴにおけるリークパスとなる半導体層側面に導電性反応層１０が生ずることがなく、ソース電極７とドレイン電極８との電流リークが発生することがないのでＴＦＴのオフ電流Ｉｏｆｆを低減することができる。
【００２６】
さらには、ソース電極７とドレイン電極８とを形成したのちに導電性反応層１０を除去する工程を行なう必要がない。したがって、工程数の削減および製造時間の短縮が図れるので、簡素化された効率のよい製造プロセスを享受できる。
【００２７】
実施例２
図４および図５は本発明の他の実施例を示しており、この実施例は、リンイオン注入の代わりにリンドープアモルファスシリコン（以下単にｎ−Ｓｉという）を用いたアクティブマトリクス基板の製法を示している。すなわち、図４および図５に示すように、まず、前述の実施例１の図２および図３に示したばあいと同様にして、スパッタリング法によってガラス基板１の上にクロム層を１００〜４００ｎｍの厚さで堆積する。ついで、フォトマスクを用いてクロム層の上にクロム層からなるゲート電極２をパターン形成する。つぎに、ゲート電極２を覆うようにしてガラス基板１の全面に、プラズマＣＶＤ法によってチッ化シリコンからなる厚さ２００〜５００ｎｍのゲート絶縁膜３、厚さ２０〜１００ｎｍの半導体層４およびチッ化シリコンからなる厚さ１００〜３００ｎｍのチャネル保護絶縁膜５を堆積する。ついで、チャネル保護絶縁膜５をパターン形成する。
【００２８】
ついで、チャネル保護絶縁膜パターンを覆うようにしてガラス基板１の全面に厚さ２０〜５０ｎｍのｎ−Ｓｉ半導体膜１１を堆積する。
【００２９】
つぎに、第１のコンタクト層６ａと第２のコンタクト層６ｂのレジストパターン１２を形成したのち、ＳＦ6ガスを用いたドライエッチングでコンタクト層をオーバエッチングとなるようにパターン形成する。このときに第１のコンタクト層６ａと第２のコンタクト層６ｂのレジストパターンと重畳しない部分のチャネル保護絶縁膜パターン端部の下方の半導体層４はオーバエッチング量に依存したサイドエッチングがなされて空間部１３となっており、チャネル保護絶縁膜パターン端部の下方の半導体層断面はひさし構造となる。このとき、サイドエッチングは、チャネル保護絶縁膜５の端縁から０．１μｍ以上内側まで行われる。
【００３０】
つぎにスパッタリング法により厚さ５０〜１００ｎｍのクロム膜ＣＲおよび厚さ２００〜４００ｎｍのアルミニウム膜ＡＬを順に前記第１のコンタクト層６ａおよび第２のコンタクト層６ｂなどを覆うようにしてガラス基板１上の全面に堆積したのち、クロム膜ＣＲおよびアルミニウム膜ＡＬのチャネル保護絶縁膜部分をエッチングによりパターン除去してソース電極７およびドレイン電極８を形成する。すなわち、ソース電極７として、アルミニウムからなる下層ソース電極７ｂおよびクロムからなる上層ソース電極７ａを形成し、同様にドレイン電極８として、アルミニウムからなる下層ドレイン電極８ｂおよびクロムからなる上層ドレイン電極８ａを形成する。
【００３１】
ついで、ガラス基板１上の全面に厚さ５０〜１００ｎｍのインジウム錫酸化膜からなる透明電極をパターニングして画素電極９を形成する。これにより図１、図４（ｅ）および図５（ｅ）に示される構造のアクティブマトリクス基板が作製される。
【００３２】
この実施例２によるばあいも前記実施例１と同様の効果、すなわちａ−Ｓｉからなる半導体層４の側面に導電性反応層１０が生じないため、ソース電極７とドレイン電極８との電流リークを格段に低減できるので、ＴＦＴのオフ電流Ｉｏｆｆを低減することができる。また、工程数の削減および製造時間の短縮が図れるので、簡素化された効率のよい製造プロセスを享受できるといった効率がえられる。
【００３３】
なお、本実施例においてはＳＦ6ガスを用いてプラズマエッチングしてコンタクト層６ａおよび６ｂをドライエッチング加工したが、ＳＦ6ガスのかわりにＣＦ4ガスを用いてもよく、さらにはＨＮＯ3−ＨＦ系ウェットエッチングしてもよく、これらのばあいにも同等の効果をうることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の方法にかかわる薄膜トランジスタの平面構造を示す平面説明図である。
【図２】本発明の１実施例にかかわるアクティブマトリクス基板の図１に示すＸ−Ｘ線断面にしたがって、製造工程中における断面構造の変化を示す工程断面説明図である。
【図３】本発明の１実施例にかかわるアクティブマトリクス基板の図１に示すＹ−Ｙ線断面にしたがって、製造工程中における断面構造の変化を示す工程断面説明図である。
【図４】本発明の他の実施例にかかわるアクティブマトリクス基板の図１に示すＸ−Ｘ線断面にしたがって、製造工程中における断面構造の変化を示す工程断面説明図である。
【図５】本発明の他の実施例にかかわるアクティブマトリクス基板の図１に示すＸ−Ｘ線断面にしたがって、製造工程中における断面構造の変化を示す工程断面説明図である。
【図６】従来のイオン注入法によるアクティブマトリクス基板の製法にもとづき、図１に示すＸ−Ｘ線断面にしたがって製造工程中における断面構造の変化を示す工程断面説明図である。
【図７】従来のイオン注入法によるアクティブマトリクス基板の製法にもとづき、図１に示すＸ−Ｘ線断面にしたがって製造工程中における断面構造の変化を示す工程断面説明図である。
【符号の説明】
【００３５】
１    ガラス基板
２    ゲート電極
３    ゲート絶縁膜
４    半導体層
５    チャネル保護絶縁膜
６    コンタクト層
６ａ  第１のコンタクト層
６ｂ  第２のコンタクト層
７    ソース電極
７ａ  下層ソース電極
７ｂ  上層ソース電極
８    ドレイン電極
８ａ  下層ドレイン電極
８ｂ  上層ドレイン電極
９    画素電極
１０    導電性反応層
１１    ｎ−Ｓｉ半導体膜
１２    レジストパターン
１３    空間部
【図１】
2006080573.tif 000003
【図２】
2006080573.tif 000004
【図３】
2006080573.tif 000005
【図４】
2006080573.tif 000006
【図５】
2006080573.tif 000007
【図６】
2006080573.tif 000008
【図７】
2006080573.tif 000009