(57)【要約】【課題】配線溝内の導電膜への結晶欠陥の集合を抑制し、配線内のボイドの発生を防止する半導体装置の製造方法を提供する。【解決手段】基板１１上に設けられた層間絶縁膜１２に、凹部１３を形成する工程と、凹部１３を埋め込む状態で、層間絶縁膜１２上に、導電膜１６を形成する工程と、導電膜１６上に、導電膜１６とは異なる材質からなり、かつ応力の異なる被覆膜２１を形成する工程と、被覆膜２１が設けられた状態で、導電膜１６に熱処理を行う工程とを有することを特徴とする半導体装置の製造方法である。【選択図】図２
2006303062.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた絶縁膜に、凹部を形成する第１工程と、
前記凹部を埋め込む状態で、前記絶縁膜上に、導電膜を形成する第２工程と、
前記導電膜上に、当該導電膜とは異なる材質からなり、かつ応力の異なる被覆膜を形成する第３工程と、
前記被覆膜が設けられた状態で、前記導電膜に熱処理を行う第４工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第４工程の後に、
前記絶縁膜の表面が露出するまで、前記被覆膜と前記導電膜とを除去する工程を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１工程と前記第２工程との間に、
前記凹部の内壁を覆う状態で、前記絶縁膜上に、前記導電膜からの導電材料の拡散を防止するバリア膜を形成する工程を行い、
前記第２工程では、前記バリア膜上に前記導電膜を形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記被覆膜は、前記導電膜からの導電材料の拡散を防止する材質で形成されている
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２工程では、引張り応力を内在させた状態で、前記導電膜を形成し、
前記第３工程では、圧縮応力を内在させた状態で、前記被覆膜を形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、多層配線構造を形成するのに好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置（ＬＳＩ）の高集積化に伴い、ＬＳＩの高速動作に関して配線プロセス技術が益々重要視されてきている。そこで、従来用いられてきたアルミニウム合金配線と比較して、低抵抗である銅（Ｃｕ）配線を用いた多層配線技術が検討されている。
【０００３】
この多層配線技術としては、一般にＣｕのドライエッチングが容易でないことから、シングルダマシン法、デュアルダマシン法などのいわゆる溝配線法が有望視されている。ここで、溝配線法を用いたＣｕ配線の形成方法について、図４〜図５を用いて説明する。
【０００４】
まず、図４（ａ）に示すように、基板１１上に設けられた層間絶縁膜１２には、配線溝となる凹部１３が設けられていることとする。そして、この凹部１３の内壁を覆う状態で、層間絶縁膜１２上にバリア膜１４を形成する。このバリア膜１４は、数ＧＰａの圧縮応力が内在した状態で形成される。次いで、バリア膜１４上にＣｕからなるシード層１５を形成する。このシード層１５も数十ＭＰａの圧縮応力が内在した状態で形成される。
【０００５】
次いで、図４（ｂ）に示すように、電解メッキ法により、凹部１３を埋め込む状態で、シード層１５（前記図４（ａ）参照）上にＣｕからなる導電膜１６を形成する。なお、図面上、導電膜１６には、シード層１５が含まれることとする。この導電膜１６は、数十ＭＰａの引張り応力が内在した状態で形成され、膜中には空孔や転位等の結晶欠陥Ａを多数含んでいる。
【０００６】
続いて、図５（ｃ）に示すように、熱処理工程を行うことで、導電膜１６中の結晶欠陥Ａを除去する。この際、引張り応力を内在させた状態で形成される導電膜１６と、圧縮応力を内在させた状態で形成されるバリア膜１４との間には応力差があるため、この応力差を緩和するように、導電膜１６中の結晶欠陥Ａは、バリア膜１４と導電膜１６との界面に移動する。特に、凹部１３の開口上部を構成する角部１３ａ付近では、バリア膜１４と導電膜１６との応力差が大きいため、角部１３ａを覆うバリア膜１４と導電膜１６との界面に結晶欠陥Ａが集合してボイドＢになる。ここで、シード層１５（前記図４（ａ）参照）と導電膜１６との間にも応力差は存在するが、導電膜１６と同一材料で形成されるシード層１５には導電膜１６からの結晶欠陥Ａが拡散するため、結晶欠陥Ａはバリア膜１４とシード層１５を含む導電膜１６との間に集合する。
【０００７】
その後、図５（ｄ）に示すように、化学的機械研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、層間絶縁膜１２の表面が露出するまで上記導電膜１６（前記図５（ｃ）参照）と上記バリア膜１４を除去することで、凹部１３内にＣｕからなる配線１７を形成する。この際、凹部１３内の配線１７に上述したボイドＢが残存し、配線欠陥が増加してしまう（下記非特許文献１参照）。
【０００８】
そこで、メッキ膜からなるＣｕ層（導電膜１６）上に、スパッタリング法により、Ｃｕからなる結晶欠陥密度の小さい欠陥捕獲膜を形成した後、熱処理工程を行い、結晶欠陥の疎密差により、メッキＣｕ層から欠陥捕獲膜中に結晶欠陥を拡散させて、配線溝（凹部１３）内のＣｕ層に結晶欠陥が集合することを抑制する方法が報告されている（下記特許文献１参照）。
【０００９】
【非特許文献１】G.B.Alers,et al.,「Trade-off between reliability and post-CMP defects during recrystallization anneal for copper damascene interconnects」IPRS，２００１年，ｐ.３５０−３５４
【特許文献１】特開２００４−３１９８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献１に開示された方法では、結晶欠陥の疎密差によりＣｕ層（導電膜）から欠陥捕獲膜へ結晶欠陥を拡散させるため、導電膜と欠陥捕獲膜とに結晶欠陥がほぼ均等に分散された後は、欠陥捕獲膜としての機能は消失してしまう。また、この際、初期段階では導電膜と欠陥捕獲膜との間には応力差が生じているが、導電膜と欠陥捕獲膜とは同一材料で形成されるため、導電材料が相互に拡散することで応力差がなくなることから、応力差により導電膜と欠陥捕獲膜の界面に結晶欠陥を移動させることは難しい。このため、配線溝（凹部）内の導電膜中の結晶欠陥が十分に捕獲されない、という問題がある。
【００１１】
また、導電膜中から結晶欠陥を確実に除去するために、さらに長時間もしくは温度の高いもしくはその両方を兼ねた熱処理を行うと、図５（ｃ）に示すように、凹部１３の角部１３ａを覆うバリア膜１４と導電膜１６との応力差は維持されるため、この部分に結晶欠陥Ａが集合して、ボイドＢが生じる。そして、図５（ｄ）に示すように、凹部１３内に形成される配線１７内にボイドＢが残存することで、配線中にＣｕが存在しない空間が形成されるため、配線信頼性が悪化する、という問題がある。
【００１２】
そこで、本発明は、熱処理工程を長時間行ったとしても、配線溝内の導電膜に結晶欠陥が集合することを抑制し、配線内のボイドの発生を防止する半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上に設けられた絶縁膜に、凹部を形成する。次に、第２工程では、凹部を埋め込む状態で、絶縁膜上に、導電膜を形成する。続いて、第３工程では、導電膜上に、この導電膜とは異なる材質からなり、かつ応力の異なる被覆膜を形成する。その後の第４工程では、被覆膜が設けられた状態で、上記導電膜に熱処理を行う。
【００１４】
このような半導体装置の製造方法によれば、第３工程において、導電膜上に、導電膜と異なる材質からなり、かつ応力の異なる被覆膜を形成することから、第４工程の熱処理において、応力差のある界面に移動し易い導電膜中の空孔や転位等の結晶欠陥が、導電膜と被覆膜との界面に移動し易くなる。これにより、凹部の開口上部を構成する角部と導電膜との界面への結晶欠陥の移動が抑制される。また、凹部内の導電膜から結晶欠陥を確実に除去するために、熱処理工程を長時間行ったとしても、導電膜と被覆膜との応力差は維持されるため、凹部内の導電膜に結晶欠陥が集合することによるボイドの発生が防止される。
【発明の効果】
【００１５】
以上、説明したように、本発明の半導体装置の製造方法によれば、凹部内の導電膜にボイドが発生することが防止されるため、凹部が配線溝である場合には、配線欠陥を防止できる。したがって、配線信頼性を向上させることができることから、高密度、高速度のＣＭＯＳデバイスが実現可能であり、コンピュータ、ゲーム機およびモバイル商品の性能を著しく向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図２の製造工程断面図によって説明する。本実施形態では、ダマシン法を用いたＣｕからなる配線の形成方法について説明する。
【００１８】
図１（ａ）に示すように、トランジスタ等の半導体素子が形成された基板１１上に、例えばＳｉＯ2からなる層間絶縁膜１２が設けられており、層間絶縁膜１２には、配線溝となる凹部１３が設けられていることとする。
【００１９】
そして、例えばスパッタリング法により、この凹部１３の内壁を覆う状態で、層間絶縁膜１２上に、例えばタンタル（Ｔａ）からなるバリア膜１４を３ｎｍ〜３０ｎｍの膜厚で形成する。このバリア膜１４は、後工程で凹部１３内に形成されるＣｕからなる導電膜から層間絶縁膜１２への導電材料（Ｃｕ）の拡散を防止するために形成されるものである。このバリア膜１４は、常温において数ＧＰａの圧縮応力が内在した状態で形成される。
【００２０】
なお、ここでは、上記バリア膜１４がＴａで形成される例について説明するが、バリア膜１４としては、Ｔａの他に、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）およびコバルト（Ｃｏ）から選ばれる１種類以上の金属およびこれらの酸化物、窒化物からなる金属含有膜を用いることができる。
【００２１】
次に、例えばスパッタリング法により、バリア膜１４上にＣｕからなるシード層１５を３０ｎｍ〜１５０ｎｍの膜厚で成膜する。このシード層１５は、常温において数十ＭＰａの圧縮応力が内在する状態で形成される。
【００２２】
続いて、図１（ｂ）に示すように、例えば電解メッキ法により、上記凹部１３を埋め込む状態で、シード層１５上に、Ｃｕからなる導電膜１６を形成する。なお、図面上、導電膜１６にはシード層１５が含まれることとする。このＣｕメッキ膜からなる導電膜１６は、常温において数十ＭＰａの引張り応力を内在しており、膜中には空孔や転位等の結晶欠陥Ａを多数含んでいる。
【００２３】
この導電膜１６は、後工程で導電膜１６上に形成する被覆膜２１との応力差により、凹部１３内の導電膜１６に結晶欠陥Ａが集合することを抑制可能な膜厚に設けられることとする。また、凹部１３を十分に埋め込むことが可能であり、かつ後工程で凹部１３の内部以外の導電膜１６を除去することを考慮して、４００ｎｍ〜２０００ｎｍの膜厚で形成する。この範囲内で膜厚が厚いほど導電膜１６の引張り応力は増大するため、後述する被覆膜２１との応力差は大きくなる。ここでは、上記膜厚の範囲内で最も厚い膜厚の２０００ｎｍの膜厚で導電膜１６を形成することとする。この場合には、例えば開口幅３μｍの凹部１３を埋め込む状態で、導電膜１６が平坦性を有して形成される。
【００２４】
なお、ここでは、導電膜１６を電解メッキ法により形成する例について説明したが、導電膜１６を無電解メッキ法または化学的気相成長（Chemical Vapor Deposition（ＣＶＤ）)法により形成してもよい。また、ここでは、導電膜１６がＣｕからなる例について説明したが、導電膜１６は、銀（Ａｇ）またはアルミニウム（Ａｌ）であってもよく、Ｃｕを含む金属の合金であってもよい。
【００２５】
次いで、この導電膜１６上に導電膜１６とは異なる材質からなり、かつ導電膜１６とは応力の異なる被覆膜２１を形成する。これにより、導電膜１６と被覆膜２１との応力差により、後述する熱処理工程において、導電膜１６中の結晶欠陥Ａが、凹部１３の開口上部を構成する角部１３ａを覆うバリア膜１４と導電膜１６の界面だけでなく、導電膜１６と被覆膜２１の界面に移動するため、凹部１３内の導電膜１６中に結晶欠陥Ａが集合してボイドとなることが防止される。
【００２６】
ここで、上述したように、導電膜１６は引張り応力を内在させた状態で形成されることから、圧縮応力を内在させた状態で被覆膜２１を形成することで、導電膜１６と被覆膜２１との応力差が大きくなるため、好ましい。そして、バリア膜１４と導電膜１６の応力差よりも、導電膜１６と被覆膜２１との応力差が大きくなるように、被覆膜２１の材質および膜厚を設定することがさらに好ましい。この被覆膜２１の膜厚は、導電膜１６との間に生じる応力差により凹部１３内の導電膜１６に結晶欠陥Ａが集合することを抑制可能であり、後工程で除去することを考慮して、５ｎｍ〜１００ｎｍの膜厚で形成されることとする。被覆膜２１の膜厚が厚いほど、圧縮応力は大きくなる。
【００２７】
さらに、上記被覆膜２１は、導電膜１６からのＣｕの拡散を防止する材質で形成することが好ましい。具体的には、４００℃でのＣｕの拡散係数が１×１０-19より小さい材質で形成されることとする。これにより、後述する熱処理工程において、導電膜１６からＣｕが被覆膜２１に拡散することなく、導電膜１６と被覆膜２１との応力差が維持されるため、後述する熱処理工程を長時間行っても、結晶欠陥Ａが導電膜１６と被覆膜２１との界面に移動する。
【００２８】
ここでは、被覆膜２１を、バリア膜１４と同一材料である例えばＴａにより形成し、上記膜厚の範囲内でバリア膜１４よりも厚い膜厚の例えば３０ｎｍで形成することとする。これにより、バリア膜１４と導電膜１６の応力差よりも、導電膜１６と被覆膜２１との応力差が大きくなり、導電膜１６と被覆膜２１との界面に結晶欠陥Ａが移動易くなるため、好ましい。この被覆膜２１は、常温において数ＧＰａの圧縮応力を内在した状態で形成される。
【００２９】
上記被覆膜２１としては、上述したＴａの他に、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、Ｒｕ、Ｎｉ、Ｖ、Ｃｏから選ばれる１種類以上の金属およびこれらの酸化物、窒化物等の金属含有膜を用いることができ、上記バリア膜１４と同一の材料を用いることができる。また、被覆膜２１として、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、窒炭化シリコン（ＳｉＣＮ）からなる絶縁膜を用いることも可能である。ただし、上述したような金属膜または金属含有膜を用いた方が、後工程で行うＣＭＰ法により被覆膜２１を除去する際に、除去し易いため、好ましい。
【００３０】
ここでは、上記被覆膜２１としてＴａを用いることで、後工程でＣＭＰ法により被覆膜２１、導電膜１６およびバリア膜１４を除去する際に、バリア膜１４の除去と同一の研磨剤を用いて除去することが可能であるため、好ましい。また、上記被覆膜２１として、Ｔｉを用いた場合には、ＣＭＰ法による研磨の際、被覆膜２１の除去にＣｕからなる導電膜１６の除去と同一の研磨剤を用いることが可能である。これにより、ＣＭＰ工程における研磨剤の供給工程を一工程増やさずに、被覆膜２１を除去可能であるため、好ましい。
【００３１】
次に、図２（ｃ）に示すように、この状態の基板１１に、熱処理を行うことで、結晶欠陥Ａを除去する。この熱処理は、配線の低抵抗化やエレクトロマイグレーション（ＥＭ）耐性の向上、その後に行うＣＭＰ工程の研磨レートの安定化等を目的とする。この場合には、１００℃〜４００℃で５ｍｉｎ〜４ｈｒの熱処理を行うこととする。この際、上記被覆膜２１が設けられることで、導電膜１６中の結晶欠陥Ａが、凹部１３の角部１３ａを覆うバリア膜１４と導電膜１６との界面だけでなく、導電膜１６と被覆膜２１との界面にも移動する。また、この熱処理工程の間中、導電膜１６と被覆膜２１との応力差は維持されるため、凹部１３内の導電膜１６に結晶欠陥Ａが集合してボイドとなることが防止される。ここでは、被覆膜２１の膜厚をバリア膜１４よりも厚く形成することで、導電膜１６と被覆膜２１との界面に結晶欠陥Ａが集合して、ボイドＢが形成される。
【００３２】
その後、図２（ｄ）に示すように、例えばＣＭＰ法により、層間絶縁膜１２の表面が露出するまで、被覆膜２１（前記図２（ｃ）参照）と導電膜１６（前記図２（ｃ）参照）とバリア膜１４とを除去する。これにより、凹部１３にＣｕからなる配線１７を形成する。
【００３３】
なお、ここでは、ＣＭＰ法により、被覆膜２１と導電膜１６とバリア膜１４とを除去することとしたが、ウェットエッチングにより除去してもよく、ドライエッチングにより除去してもよい。
【００３４】
この後の工程は、配線１７上を含む層間絶縁膜１２上に、例えばＳｉＣからなる拡散防止膜を形成し、この拡散防止膜上に上層となる層間絶縁膜を形成した後、層間絶縁膜に、配線溝と、配線溝の底部に連通し、上記拡散防止膜に達する接続孔を形成する。続いて、接続孔の底部の拡散防止膜を除去した後、この配線溝と接続孔を例えばＣｕで埋め込むことで、上層配線とヴィアを形成する。以上のようにして、多層配線構造が完成する。
【００３５】
このような半導体装置の製造方法によれば、導電膜１６上に、導電膜１６とは応力が異なり、かつ異なる材質からなる被覆膜２１を形成することから、その後の熱処理工程において、応力の異なる界面に移動し易い導電膜１６中の結晶欠陥Ａが、導電膜１６と被覆膜２１との界面に移動し易くなる。これにより、凹部１３の角部１３ａを覆うバリア膜１４と導電膜１６との界面への結晶欠陥Ａの移動が抑制される。また、凹部１３内の導電膜１６から結晶欠陥Ａを確実に除去するために、熱処理工程を長時間行ったとしても、導電膜１６と被覆膜２１との応力差は維持されるため、凹部１３内の導電膜１６に結晶欠陥Ａが集合することによるボイドの発生を防止することができる。
【００３６】
したがって、配線欠陥を抑制し、配線信頼性を向上させることができることから、高密度、高速度のＣＭＯＳデバイスが実現可能であり、コンピュータ、ゲーム機およびモバイル商品の性能を著しく向上させることができる。
【００３７】
また、本実施形態によれば、被覆膜２１をバリア膜１４と同一の材質で形成し、被覆膜２１をバリア膜１４よりも厚く形成することで、導電膜１６と被覆膜２１との応力差がバリア膜１４と導電膜１６との応力差よりも大きくなることから、凹部１３内の導電膜１６に結晶欠陥Ａが集合することを確実に抑制することができる。
【００３８】
（変形例１）
上記実施形態では、凹部１３内を埋め込む状態で、厚い膜厚の導電膜１６が平坦性を有して形成された例について説明したが、開口幅３μｍの凹部１３に４００ｎｍ〜８００ｎｍの比較的薄い膜厚で導電膜１６を形成する場合の例について、図３を用いて説明する。この図に示すように、この場合には、凹部１３の開口形状に沿って導電膜１６が成膜されるため、表面側に凹部１６ａを有して導電膜１６が成膜される。そして、被覆膜２１は、導電膜１６の表面形状に沿って形成される。この場合には、凹部１６ａを構成する導電膜１６と凹部１６ａ上の被覆膜２１との間に、形状による応力差も発生するため、この部分の応力差が大きくなる。特に、凹部１６ａの底部を構成する角部とこの角部を覆う被覆膜２１との間の応力差は大きくなる。
【００３９】
そして、導電膜１６の膜厚が薄いことで、凹部１３内の導電膜１６中の結晶欠陥Ａに対して、比較的近い位置に応力差の大きい箇所が存在することになる。これにより、凹部１３ａ内の導電膜１６中の結晶欠陥Ａは、凹部１６ａを覆う被覆膜２１との界面（特に、上記角部分）に集合し易くなり、この部分にボイドＢが発生する。
【００４０】
したがって、上述したような製造方法であっても、凹部１３内の導電膜１６に結晶欠陥Ａが集合してボイドが発生することが防止されるため、第１実施形態と同様の効果を奏することができる。
【００４１】
なお、上記実施形態および変形例１では、凹部１３の内壁に、導電膜１６からの金属の拡散を防止するバリア膜１４が設けられた例について説明したが、導電膜１６が例えばＡｌ等、層間絶縁膜１２に拡散しないような材質で形成される場合には、バリア膜１４を形成しなくてもよい。
【００４２】
また、本実施形態では、凹部１３が配線溝である例について説明したが、凹部１３が接続孔であってもよい。また、凹部１３が配線溝の底部に接続孔が連通したデュアルダマシン構造に適用される凹部１３であっても本発明は適用可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態の変形例を説明するための断面図である。
【図４】従来の半導体装置の製造方法を説明するための製造工程断面図（その１）である。
【図５】従来の半導体装置の製造方法を説明するための製造工程断面図（その２）である。
【符号の説明】
【００４４】
１１…基板、１２…層間絶縁膜、１３…凹部、１４…バリア膜、１６…導電膜
【図１】
2006303062.tif 000003
【図２】
2006303062.tif 000004
【図３】
2006303062.tif 000005
【図４】
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【図５】
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