(57)【要約】【課題】  異なる深さ及び広さを有する埋め込み素子分離領域において、それぞれがボイドフリーの構造を有することを目的とする。【解決手段】  第１の素子分離領域２０を有するメモリセル領域と、前記第１の素子分離領域２０よりも間口が広く、かつ、中央部２１ａの深さが周辺部の深さ及び前記第１の素子分離領域２０の深さよりも深い、第２の素子分離領域２１ｂを有する第２の素子形成領域とを有することを特徴とする。【選択図】  図４
2006080310.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子形成領域および第２の素子形成領域を有する半導体基体と、
前記第１の素子形成領域に所定の幅および所定の深さを有するよう形成された第１の素子分離領域と、
前記第２の素子形成領域に前記所定の幅より広い幅を有するよう形成された第２の素子分離領域であって、中央部の深さが前記所定の深さおよび周辺部の深さより深く形成された第２の素子分離領域と
を具備したことを特徴とする半導体装置。
【請求項２】
前記周辺部の深さは前記所定の深さと同じ深さであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の素子形成領域は不揮発性メモリセル領域であり、前記第２の素子形成領域は周辺回路領域であることを特徴とする請求項１ないし２記載の半導体装置。
【請求項４】
第１の素子領域および第２の素子領域を有する半導体基体を有する半導体装置の製造方法において、
前記第１の素子形成領域に所定の幅および所定の深さを有する第１のトレンチ部を形成すると共に、前記第２の素子形成領域に前記所定の幅よりも広く、前記所定の深さと同じ深さを有する第２のトレンチ部を形成する工程と、
前記第２のトレンチ部の中央に、前記所定の深さより深い第３のトレンチ部を形成する工程と、
前記第１、第２、第３のトレンチ部に絶縁膜を埋め込み、前記第１の素子形成領域に第１の素子分離領域を、前記第２の素子形成領域に第２の素子分離領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第３のトレンチ部は、前記第２のトレンチ部の側壁および底面に側壁マスク用絶縁膜を形成し、前記側壁絶縁膜の底面部分をエッチバックして前記半導体基体表面を露出させ、この露出した半導体基体部分をエッチングすることにより形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ回路を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリ回路を含む半導体装置においては、メモリ回路に求められる素子特性とその周辺回路或いはＣＰＵ等の論理回路に求められる素子特性は異なる場合がある。このため、素子構造をそれぞれ個別に設計し、一方、製造工程を出来るだけ共通化して短縮し、コストを低減化する方法が追求されている。
【０００３】
例えば、不揮発性メモリ回路を含む半導体装置では、周辺回路領域におけるトランジスタは、その動作のために高電界がかけられる。従って、データを記憶するメモリセル領域よりも高耐圧を有することが求められる（例えば、特許文献１参照。）。
【０００４】
近年、トランジスタ相互の電気的分離を図る素子分離領域の形成工程には、浅いトレンチ分離（ＳＴＩ）法が用いられる。この方法を用いて素子分離領域を形成する場合、高耐圧が求められる周辺回路領域のＳＴＩ層をメモリセル領域のＳＴＩ層よりも深く作り込むことが行われている。また、素子構造上ＳＴＩ層の広さも、周辺回路領域では、メモリセル領域と異なる領域が存在する。
【０００５】
ＳＴＩ層を形成する場合、先ず、半導体基板にドライエッチングでトレンチ形状の溝を形成する。次に、例えば高密度プラズマＣＶＤ（ＨＤＰ―ＣＶＤ）法を用い、トレンチ形状の溝に絶縁膜を埋め込み、続いて、例えば化学機械研磨（ＣＭＰ）法を用いて表面を研磨しながら平坦化する。
【０００６】
この工程のように、深さと広さの異なるＳＴＩ層を形成する場合、絶縁膜の埋め込み形状がＳＴＩ層の深さ及び広さに依存し、絶縁膜の中にボイドが生成される問題があった。また、異なる深さのトレンチ形状の溝を形成するため、リソグラフィ工程が２回必要であり、製造コストが高くなるという問題もあった。
【特許文献１】特開２００２−６４１５７号公報（第１７ページ、第１４図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、異なる深さ及び広さを有する埋め込み素子分離領域において、それぞれがボイドフリーの構造を有することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、半導体装置として、第１の素子形成領域および第２の素子形成領域を有する半導体基体と、前記第１の素子形成領域に所定の幅および所定の深さを有するよう形成された第１の素子分離領域と、前記第２の素子形成領域に前記所定の幅より広い幅を有するよう形成された第２の素子分離領域であって、中央部の深さが前記所定の深さおよび周辺部の深さより深く形成された第２の素子分離領域とを具備したことを特徴とする。
【０００９】
本発明の第２の態様は、半導体装置の製造方法として、第１の素子領域および第２の素子領域を有する半導体基体を有する半導体装置の製造方法において、前記第１の素子形成領域に所定の幅および所定の深さを有する第１のトレンチ部を形成すると共に、前記第２の素子形成領域に前記所定の幅よりも広く、前記所定の深さと同じ深さを有する第２のトレンチ部を形成する工程と、前記第２のトレンチ部の中央に、前記所定の深さより深い第３のトレンチ部を形成する工程と、前記第１、第２、第３のトレンチ部に絶縁膜を埋め込み、前記第１の素子形成領域に第１の素子分離領域を、前記第２の素子形成領域に第２の素子分離領域を形成する工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、比較的広い素子分離領域の中央部分だけを深くすることにより、比較的狭い素子分離領域及び比較的広い素子分離領域共にボイドフリーの構造を有する素子分離領域が形成できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１２】
図１乃至図４は本発明の第１の実施例における半導体装置の製造方法を製造工程の順に示す断面の模式図である。また、図４（ｌ）は本発明の第１の実施例における半導体装置を示す断面の模式図である。
【００１３】
本実施例では半導体装置として不揮発性メモリセル及び周辺回路を含んでいる。また、本実施例では、後述するように素子分離形成前に、各回路領域に必要なＮ型ウェル領域及びＰ型ウェル領域を形成し、更にゲート絶縁膜も形成する製造工程を用いる。
【００１４】
先ず、図１（ａ）に示すように、半導体基体としてＰ型のシリコン基板１０を用意する。次に、Ｎ型ウェル領域１１及びＰ型ウェル領域１２をイオン注入法によって形成する。本実施例では、Ｎ型ウェル領域１１を先ずシリコン基板１０の全面に形成し、続いて所定の領域にＰ型ウェル領域１２を形成する二重ウェル構造としている。先ず、Ｎ型不純物として燐イオンをドーズ量１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度イオン注入し、その後、例えば、９５０℃で熱処理を実施し、Ｎ型ウェル領域１１を形成する。続いて、Ｐ型不純物としてボロンイオンをドーズ量１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２程度イオン注入し、その後、例えば、９５０℃で熱処理を実施し、所定領域にＰ型ウェル領域１２を形成する。
【００１５】
図１（ａ）において、第１の素子形成領域である不揮発性メモリセル領域では、Ｐ型ウェル領域１２が形成され、一方、第２の素子形成領域である周辺回路領域（周辺トランジスタ領域）では、ＣＭＯＳ構造として、Ｎ型ウェル領域１１及びＰ型ウェル領域１２が形成される。
【００１６】
なお、９５０℃での熱処理はＮ型不純物及びＰ型不純物をイオン注入法でシリコン基板１０へ注入後、９５０℃での熱処理を１回だけ行う方法を用いても良い。
【００１７】
続いて、図１（ｂ）に示すように、シリコン酸化膜からなる第1のゲート絶縁膜１３を熱酸化法により、例えば１０ｎｍ程度形成する。第1のゲート絶縁膜１３は不揮発性メモリセルにおけるトンネル酸化膜としても使用されるが、この場合、続けて窒素が存在する雰囲気中で熱処理を実施しても良い。
【００１８】
次に、ＣＶＤ法により、多結晶シリコン膜からなる第1のゲート電極膜１４を、例えば１７０ｎｍ程度形成する。更に、後述するシリコン基板１０を加工する際に、第1のゲート電極膜１４及び第1のゲート絶縁膜１３のマスクとなる膜を形成する。先ず、第1のマスク用絶縁膜１５として、シリコン窒化膜を５０ｎｍ程度、ＣＶＤ法で形成する。続いて、第２のマスク用絶縁膜１６として、シリコン酸化膜を２５０ｎｍ程度、ＣＶＤ法で形成する。
【００１９】
次に図１（ｃ）に示すように、リソグラフィ法、ドライエッチング法等を用いて第２のマスク用絶縁膜１６、第1のマスク用絶縁膜１５、第1のゲート電極膜１４及び第1のゲート絶縁膜１３の積層膜を選択的にパターニングする。
【００２０】
更にパターニングされた積層膜をマスクにドライエッチング法を用い、図２（ｄ）に示すように、シリコン基板１０をエッチングして、シリコン基板１０にトレンチ部を形成する。この時、周辺トランジスタ領域では、第２のトレンチ部である広いトレンチ部１７も有する構造になり、一方、不揮発性メモリセル部では第１のトレンチ部である狭いトレンチ部１７ａが形成される。
【００２１】
本実施例では、周辺トランジスタ領域において、高電界で素子を動作させる必要があり、そのため、周辺トランジスタ領域において、部分的に更に深いトレンチ部を形成することを特徴としている。そのため次に、例えば有機材料膜等の側壁マスク用絶縁膜１８を形成する。これにより、図２（ｅ）に示すように、不揮発性メモリセル部での狭いトレンチ部１７ａは側壁マスク用絶縁膜１８が埋め込まれた状態となる。
【００２２】
続いて、ドライエッチング法により側壁マスク用絶縁膜１８をエッチバックし、周辺トランジスタ領域において、広いトレンチ部１７の中央部のシリコン基板１０表面を露出させる。この時、図２（ｆ）に示すように、広いトレンチ部１７の側壁部分は側壁マスク用絶縁膜１８によってカバーされる。更に、ドライエッチング法により、広いトレンチ部１７の中央部のシリコン基板１０をエッチングし、第３のトレンチ部である深いトレンチ部１７ｂを形成する。なお、狭いトレンチ部１７ａは側壁マスク用絶縁膜１８が埋め込まれているため、保護されている。その後、側壁マスク用絶縁膜１８を除去する（図３（ｇ））。
【００２３】
次に、図３（ｈ）に示すように、例えばＨＤＰ−ＣＶＤ法でシリコン酸化膜９をシリコン基板１０の広いトレンチ部１７及び浅いトレンチ部１７ａに埋め込みながら、第２のマスク用絶縁膜１６の上にも成長させ、埋め込み絶縁膜１９を形成する。
【００２４】
続いて、図３（ｉ）に示すように、ＣＭＰ法等によって、第２のマスク用絶縁膜１６の上面が露出するまで埋め込み絶縁膜１９を研磨してその表面を平坦化する。メモリセル領域には、第１の素子分離領域２０が形成され、一方、周辺トランジスタ領域には、第２の素子分離領域２０ｂが形成される。広いトレンチ部１７の中央部分に形成された深いトレンチ部１７ｂには、深い素子分離領域として彫り込み部２０ａが形成される。
【００２５】
例えば、深いトレンチ部１７ｂの幅が、狭いトレンチ部１７ａの幅と同じ広さの場合、彫り込み部２０ａの埋め込み形状は狭いトレンチ部１７ａに形成された素子分離領域と同じような形状となり、その後に続く、広いトレンチ部１７への絶縁膜埋め込みを、例えば条件を変更して行うことにより、ボイドを含まない埋め込み絶縁膜がよりスムースに形成される。
【００２６】
次に、第1のマスク用絶縁膜１５をＣＤＥ法若しくは燐酸によるウェットエッチング法等で選択的に除去し、第1のゲート電極膜１４の上面を露出させる。更に素子分離領域２０の埋め込み絶縁膜１９も露出させた第1のゲート電極膜１４に合わせて表面が平坦になるようにウェットエッチングを行う。
【００２７】
次に、図４（ｊ）に示すように、多結晶シリコン膜からなる第２のゲート電極膜２１をＣＶＤ法により、例えば１００ｎｍ程度形成した後、Ｎ型不純物として燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、その後、例えば、９５０℃で熱処理を施し、第２のゲート電極膜２１並びに第１のゲート電極膜１４をＮ型半導体膜にする。
【００２８】
更に、リソグラフィ法、ドライエッチング法等を用いて、図４（ｋ）に示すように、第２のゲート電極膜２１を選択的にパターニングし、隣接するゲート電極間の電気的分離を図る。続いて第２のゲート絶縁膜２２として、ＣＶＤ法により、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層構造を、例えば１５ｎｍ形成し、その後、必要な領域はマスクで覆い、例えば周辺トランジスタ領域の第２のゲート絶縁膜２２はエッチング法等により削除する。
【００２９】
次に、例えば周辺トランジスタ領域はマスク用の絶縁膜で覆い、図４（ｌ）に示すように、第３のゲート電極膜２３をＣＶＤ法により、例えば１００ｎｍ程度形成する。続いて、リソグラフィ法、ドライエッチング法等を用い、周辺トランジスタ領域における第３のゲート電極膜２３を除去する。
【００３０】
続いて、図示しないソース及びドレイン領域の形成、絶縁膜形成法及びＣＭＰ法等とを用いた平坦化工程等を進め、その後、図示しないＳｉＯ2等の層間絶縁膜をシリコン基板１０全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置を完成させる。
【００３１】
本実施例によれば、周辺回路を囲むように形成された比較的広い素子分離領域において、中央部分に周辺部分よりも深い彫り込み部を形成することによって、高耐圧であり、かつ、ボイド等が少ない高品質の素子分離領域が得られる。
【００３２】
また、このように深さの異なる埋め込み素子分離領域を形成する工程として、リソグラフィ工程は従来２回必要であったが、本実施例によれば１回で良く、工程が短縮されコストが軽減される。
【実施例２】
【００３３】
図５乃至図７は本発明の第２の実施例における半導体装置の製造方法を製造工程の順に示す断面の模式図である。また、図７（ｉ）は本発明の第２の実施例における半導体装置を示す断面の模式図である。
【００３４】
本実施例では第１の実施例と同様に、半導体装置として不揮発性メモリセル及び周辺回路を含んでいる。また、後述するように素子分離形成前に、各回路領域に必要なＮ型ウェル領域及びＰ型ウェル領域を形成し、更にゲート絶縁膜も形成する製造工程を用いる。一方、本実施例では第１の実施例と比較し、素子分離領域の深さを浅くする点において、異なっている。
【００３５】
以下に述べる工程は、第１の実施例の図１（ａ）乃至図２（ｄ）と同様であるため、図示せず、簡単に述べる。先ず半導体基体としてＰ型のシリコン基板を用意し、次に、Ｎ型ウェル領域及びＰ型ウェル領域をイオン注入法によって形成する。第１の素子形成領域である不揮発性メモリセル領域では、Ｐ型ウェル領域が形成され、一方、第１の素子形成領域である周辺回路領域（周辺トランジスタ領域）では、ＣＭＯＳ構造としてＮ型ウェル領域及びＰ型ウェル領域が形成される。
【００３６】
続いて、シリコン酸化膜からなる第1のゲート絶縁膜を熱酸化法により形成し、次に、ＣＶＤ法により、多結晶シリコン膜からなる第1のゲート電極膜を形成する。更に、後述するシリコン基板１０を加工する際に、第1のゲート電極膜及び第1のゲート絶縁膜のマスクとなる膜を形成する。先ず、第1のマスク用絶縁膜として、シリコン窒化膜を、続いて、第２のマスク用絶縁膜として、シリコン酸化膜をＣＶＤ法で形成する。
【００３７】
次に、リソグラフィ法、ドライエッチング法等を用いて第２のマスク用絶縁膜、第1のマスク用絶縁膜、第1のゲート電極膜及び第1のゲート絶縁膜の積層膜を選択的にパターニングする。更にパターニングされた積層膜をマスクにドライエッチング法を用い、シリコン基板をエッチングしてトレンチ部を形成する。これにより、周辺トランジスタ領域では、第２のトレンチ部である広いトレンチ部も有する構造になり、一方、不揮発性メモリセル部では第１のトレンチ部である狭いトレンチ部が形成される。
【００３８】
本実施例では、第１の実施例と同様に周辺トランジスタ領域において、高電界で素子を動作させる必要があり、そのため、周辺トランジスタ領域において、部分的に、更に第３のトレンチ部である深いトレンチ部を有することを特徴としている。そのため次に、例えば有機材料膜等の側壁マスク用絶縁膜を形成する。続いて、ドライエッチング法により側壁マスク用絶縁膜をエッチバックし、周辺トランジスタ領域において、広いトレンチ部の中央部のシリコン基板表面を露出させ、更に、ドライエッチング法により、広いトレンチ部の中央部のシリコン基板をエッチングし、彫り込み部を形成する。
【００３９】
図５（ａ）に上述の製造工程を経て形成された第２の実施例における半導体装置の工程途中の断面の模式図を示す。シリコン基板１０にＮ型ウェル領域１１及びＰ型ウェル領域１２が形成され、その上に第1のゲート絶縁膜１３、第1のゲート電極膜１４、第1のマスク用絶縁膜１５及び第２のマスク用絶縁膜１６の積層膜が形成されている。不揮発性メモリセル領域では第１のトレンチ部である狭いトレンチ部１７ａが形成され、一方、周辺トランジスタ領域では中央部に第３のトレンチ部である深いトレンチ部１７ｂを有する第２のトレンチ部である広いトレンチ部１７が形成されている。
【００４０】
次に、図５（ｂ）に示すように、スピン塗布法により平坦化用レジスト膜２４をシリコン基板１０全面に塗布する。シリコン基板１０の広いトレンチ部１７及び浅いトレンチ部１７ａに平坦化用レジスト膜２４は埋め込まれ、かつ、シリコン基板１０全面に渡って平坦化される。
【００４１】
続いて、図５（ｃ）に示すように、ＣＭＰ法等によって第２のマスク用絶縁膜１６の上面が露出するまで平坦化用レジスト膜２４を研磨してその表面を平坦化する。更に、図６（ｄ）に示すように、第２のマスク用絶縁膜１６を例えばウェットエッチングで処理し、続いて残存する平坦化用レジスト膜２４を除去する。これにより、広いトレンチ部１７及び狭いトレンチ１７ａの深さが共に浅くなり、絶縁膜の埋め込みが比較的容易になる。
【００４２】
次に、図６（ｅ）に示すように、例えばＨＤＰ−ＣＶＤ法でシリコン酸化膜をシリコン基板１０の広いトレンチ部１７及び浅いトレンチ部１７ａに埋め込みながら、第１のマスク用絶縁膜１５の上にも成長させ、埋め込み絶縁膜１９を形成する。
【００４３】
続いて、図６（ｆ）に示すように、ＣＭＰ法によって第１のマスク用絶縁膜１５の上面が露出するまで埋め込み絶縁膜１９を研磨してその表面を平坦化する。メモリセル領域には、第１の素子分離領域２０が、一方、周辺トランジスタ領域には、第２の素子分離領域２０ｂが形成される。広いトレンチ部の中央部に形成された深いトレンチ部１７ｂには、深い素子分離領域として彫り込み部２０ａが形成される。
【００４４】
例えば、深いトレンチ部１７ｂの幅が、狭いトレンチ部１７ａの幅と同じ広さの場合、彫り込み部２０ａの埋め込み形状は狭いトレンチ部１７ａに形成された素子分離領域と同じような形状となり、その後に続く、広いトレンチ部１７への絶縁膜埋め込みを、例えば条件を変更して行うことにより、ボイドを含まない埋め込み絶縁膜がよりスムースに形成される。
【００４５】
次に、第１のマスク用絶縁膜１５をＣＤＥ法若しくは燐酸によるウェットエッチング法等で選択的に除去し、第1のゲート電極膜１４の上面を露出させる。更に素子分離領域２０の埋め込み絶縁膜１９も露出させた第1のゲート電極膜１４に合わせて表面が平坦になるようにウェットエッチングを行う。
【００４６】
次に、図７（ｇ）に示すように、多結晶シリコン膜からなる第２のゲート電極膜２１をＣＶＤ法により、例えば１００ｎｍ程度形成した後、Ｎ型不純物として燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、その後、例えば、９５０℃で熱処理を施し、第２のゲート電極膜２１並びに第１のゲート電極膜１４をＮ型半導体膜にする。
【００４７】
更に、リソグラフィ法、ドライエッチング法等を用いて、図７（ｈ）に示すように、第２のゲート電極膜２１を選択的にパターニングし、隣接するゲート電極間の電気的分離を図る。続いて第２のゲート絶縁膜２２として、ＣＶＤ法により、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層構造を、例えば１５ｎｍ形成し、その後、必要な領域はマスクで覆い、例えば周辺回路領域の第２のゲート絶縁膜２２はエッチング法等により削除する。
【００４８】
次に、例えば周辺回路領域はマスク用の絶縁膜で覆い、図７（ｉ）に示すように、第３のゲート電極膜２３をＣＶＤ法により、例えば１００ｎｍ程度形成する。続いて、リソグラフィ法、ドライエッチング法等を用い、周辺回路領域における第３のゲート電極膜２３を除去する。
【００４９】
続いて、図示しないソース及びドレイン領域の形成、絶縁膜形成法及びＣＭＰ法等とを用いた平坦化工程等を進め、その後、図示しないＳｉＯ2等の層間絶縁膜をシリコン基板１０全面に堆積する。この層間絶縁膜にコンタクト孔を開口し、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置を完成させる。
【００５０】
本実施例によれば、第１の実施例に加えて、ボイド等が更に少ない高品質な素子分離領域が得られる。
【００５１】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５２】
半導体装置として、不揮発性メモリセル及び周辺回路を含む構成を実施例において示したが、メモリセルとして不揮発性メモリセルに限らず、ＤＲＡＭ、ＳＲＡＭ等のメモリセルの適用できる。また、種々の論理回路を更に含んだ半導体装置に適用できることは勿論である。
【００５３】
素子分離領域の形成はウェル形成工程の前に行われても良い。また、第１のゲート絶縁膜はメモリセル用、周辺回路用等複数の膜厚或いは種類を必要な箇所に得られるように複数の工程を用いても良い。
【００５４】
また、周辺回路領域のゲート電極膜としてＮ型シリコン膜だけでなく、例えばＰチャネルＭＯＳトランジスタについてはＰ型シリコン膜にしても良い。また、シリコン膜の上に更に金属膜或いは金属シリサイド膜を形成した積層構造膜であっても良い。更に、第１のゲート電極膜に第２のゲート電極膜を重ねず、第３のゲート電極膜を積層しても良い。
【００５５】
また、本発明は、以下の付記に記載されるような構成が考えられる。
【００５６】
付記１として、半導体基体と、前記半導体基体に形成され、第１の素子分離領域を有する第１の素子形成領域と、前記半導体基体に形成され、前記第１の素子分離領域よりも間口が広く、かつ、中央部の深さが周辺部の深さ及び前記第１の素子分離領域の深さよりも深い、第２の素子分離領域を有する第２の素子形成領域とを含み、前記中央部の間口の広さが、前記第１の素子分離領域の間口の広さと同じであることを特徴とする半導体装置。
【００５７】
なお、間口の広さは設計値として基本的に同じであれば良い。
【００５８】
付記２として、前記第１の素子形成領域が不揮発性メモリセル領域であり、前記第２の素子形成領域が周辺回路領域であることを特徴とする請求項１に記載の半導体装置。
【図面の簡単な説明】
【００５９】
【図１】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図２】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図４】本発明による半導体装置の製造方法の第１の実施例における素子部の断面の模式図。
【図５】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図６】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【図７】本発明による半導体装置の製造方法の第２の実施例における素子部の断面の模式図。
【符号の説明】
【００６０】
１０  シリコン基板
１１  N型ウェル領域
１２  P型ウェル領域
１３  第１のゲート絶縁膜
１４  第１のゲート電極膜
１５  第１のマスク用絶縁膜
１６  第２のマスク用絶縁膜
１７  広いトレンチ部
１７ａ  狭いトレンチ部
１７ｂ  深いトレンチ部
１８  側壁マスク用絶縁膜
１９  埋め込み絶縁膜
２０  素子分離領域
２０ａ  彫り込み領域
２１  第２のゲート電極膜
２２  第２のゲート絶縁膜
２３  第３のゲート電極膜
２４  平坦化用レジスト膜
【図１】
2006080310.tif 000003
【図２】
2006080310.tif 000004
【図３】
2006080310.tif 000005
【図４】
2006080310.tif 000006
【図５】
2006080310.tif 000007
【図６】
2006080310.tif 000008
【図７】
2006080310.tif 000009