(57)【要約】【課題】チャネル層は不純物のイオン注入および拡散で形成しており、また、チャネル層形成後にゲート酸化膜形成など高温の熱処理工程を行うため、不純物濃度プロファイルが深く、またボロンのディプリートにより不純物濃度プロファイルがばらつく問題があった。【解決手段】本発明は、トレンチ、ゲート酸化膜およびゲート電極形成後、加速電圧の異なる高加速イオン注入により、チャネル層を形成する。チャネル層は熱処理による拡散を行わない不純物注入層であり、高加速イオン注入機で複数回のイオン注入を行うことによりトレンチ深さ方向の不純物濃度をほぼ均一にできる。特性にほとんど影響しない第２領域を低減できるので、必要最小限の深さのチャネル層が得られる。これによりトレンチを浅くして低容量化が図れ、またエピタキシャル層を薄くすることにより低オン抵抗化が実現できる。【選択図】    図５
2006080177.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面からほぼ均一な深さに設けられた逆導電型のチャネル層と、
前記ドレイン領域に設けられたトレンチと、
少なくとも前記トレンチ内壁に設けた絶縁膜と、
前記トレンチ内に埋設されたゲート電極と、
前記トレンチに隣接する前記半導体層表面に設けられた一導電型のソース領域とを具備し、
前記チャネル層は前記ソース領域との境界から不純物濃度プロファイルの平均投影飛程までの深さの第１領域と、該第１領域下方で不純物濃度勾配の大きい第２領域とを有し、該第２領域の深さが０．５μｍ以下であることを特徴とする半導体装置。
【請求項２】
前記チャネル層は不純物のイオン注入層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１領域の不純物濃度は前記トレンチの深さ方向にほぼ均一であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
一導電型半導体基板上に一導電型半導体層を積層したドレイン領域にトレンチを形成する工程と、
少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記基板表面に逆導電型不純物のイオン注入を複数回行い前記半導体層表面からほぼ均一な深さのチャネル層を形成する工程と、
前記トレンチに隣接する前記半導体層表面に一導電型不純物のイオン注入および拡散を行いソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記複数回のイオン注入は異なる注入エネルギーで行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記注入エネルギーはいずれも１００ＫｅＶ以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記逆導電型不純物のイオン注入に引き続き前記一導電型不純物のイオン注入を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にチャネル層の不純物濃度プロファイルが浅い半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型の半導体装置は、トレンチ構造により微細化を図っている。図１０は従来の半導体装置の断面図であり、一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを示す。
【０００３】
ｎ＋型のシリコン半導体基板２１の上にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２２を設け、その表面にｐ型のチャネル層２４を設ける。
【０００４】
トレンチ２７は、チャネル層２４を貫通し、ドレイン領域２２まで到達して設けられ、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。
【０００５】
トレンチ２７に隣接したチャネル層２４表面にはｎ＋型のソース領域３５が設けられ、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはｐ＋型のボディ領域３４が配置される。さらにゲート電極３３に印加時にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆う。層間絶縁膜３６間のコンタクトホールＣＨに露出したソース領域３５およびボディ領域３４にはバリアメタル層（不図示）がコンタクトし、アルミニウム合金などによる金属配線層（ソース電極）３８が設けられる。
【０００６】
図１１から図１４を参照して、従来の半導体装置の製造方法について説明する。
【０００７】
図１１（Ａ）では、ｎ＋型シリコン半導体基板２１にｎ−型のエピタキシャル層を積層してドレイン領域２２を形成する。表面に酸化膜（不図示）を形成した後、予定のチャネル層２４の部分の酸化膜をエッチングする。この酸化膜をマスクとして全面にドーズ量１．０×１０１２〜１３ｃｍ-２、注入エネルギー３０ＫｅＶ程度で例えばボロン（Ｂ）を注入する。その後数時間の熱処理により拡散し、図１１（Ｂ）のごとくｐ型のチャネル層２４を形成する。
【０００８】
図１２では、全面にＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜によるマスク（不図示）を設けてシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００９】
図１３では、まず、ダミー酸化をしてトレンチ２７内壁とチャネル層２４表面にダミー酸化膜を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去することにより、安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ２７開口部に丸みをつけ、トレンチ２７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜３１を形成する。すなわち、全面を熱酸化してゲート酸化膜３１を閾値に応じて例えば厚み数百Åに形成する。
【００１０】
その後、全面にノンドープのポリシリコン層を堆積し、ボロンを高濃度に注入・拡散して高導電率化を図り、全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１１】
図１４では、基板の電位安定化のためのボディ領域３４と、ソース領域３５を形成する。まずレジスト膜によるマスクによりボディ領域３４の形成予定領域に選択的に例えばボロン等のｐ型不純物をイオン注入し、その後レジスト膜を除去する。更に、新たなレジスト膜でソース領域３５形成予定領域およびゲート電極３３を露出する様にマスクして、例えばヒ素（Ａｓ）等のｎ型不純物をイオン注入し、レジスト膜を除去する。
【００１２】
その後、全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜および多層膜をＣＶＤ法などの手法を用いて堆積して、注入されているｎ型不純物およびｐ型不純物をチャネル層２４表面に拡散し、トレンチ２７に隣接するｎ＋型のソース領域３５と、ソース領域３５間のｐ＋型ボディ領域３４を形成する。
【００１３】
さらに、レジスト膜をマスクにして層間絶縁膜をエッチングし、少なくともゲート電極３３上に層間絶縁膜３６を残すとともに金属配線層３８とのコンタクトホールＣＨを形成する。
【００１４】
その後、チタン系の材料（例えばＴｉ／ＴｉＮ等）によりバリアメタル層となる高融点金属層（不図示）を形成し、それに引き続いて、金属配線層３８となるアルミニウム合金を全面にスパッタし、図１０に示す最終構造を得る（例えば特許文献１参照）。
【特許文献１】特開２００２−３４３８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来の半導体装置は上記のごとくチャネル層２４がイオン注入および拡散によりｎ−型エピタキシャル層２２表面からほぼ均一な深さに設けられる。また、その製造方法において、不純物をイオン注入し、数時間の熱処理で拡散してチャネル層２４を形成した後、トレンチ２７、ゲート酸化膜３１を形成していた。
【００１６】
図１５を参照して従来構造のチャネル層２４について説明する。図１５（Ａ）は従来のソース領域３５、チャネル層２４、ｎ−型エピタキシャル層２２、半導体基板２１の不純物濃度プロファイルであり、縦軸が不純物濃度、横軸が半導体層表面からの深さである。また図１５（Ｂ）は、ＭＯＳＦＥＴの拡大断面図である。
【００１７】
チャネル層２４の不純物濃度プロファイルは図１５（Ａ）の形状となる。本実施形態では、ソース領域３５との境界からチャネル層２４の不純物濃度プロファイルの平均投影飛程（不純物濃度のピーク）までの深さを第１領域２４ａとする。また、第１領域２４ａ下方でｎ−型エピタキシャル層２２との界面までの、不純物濃度勾配の大きい領域を第２領域２４ｂとする。図１５（Ｂ）にはそれぞれの領域を模式的に示す。
【００１８】
チャネル層２４に必要な不純物濃度はリーク電流を抑制できる不純物濃度であり、１×１０１７ｃｍ−３程度である。そしてこの不純物濃度を、従来の如く比較的低い注入エネルギー（３０ＫｅＶ程度）で、所定の深さ（特性に応じて例えば表面から０．８μｍ以下の領域）まで拡散するには数時間の熱処理を行う必要がある。この長時間の熱処理により、不純物の拡散は基板の深さ方向に進み、図の如くなだらかな濃度勾配を有する第２領域２４ｂが形成される。
【００１９】
しかし、第２領域２４ｂにおいて、特に不純物濃度の低い（１×１０１５〜１×１０１６ｃｍ−３程度）領域は、実質的な特性にほとんど影響しない、いわばチャネル層２４として不要な領域である。そして第２領域２４ｂは、不純物濃度がなだらかに低下するため、実質的な特性にほとんど影響しないにもかかわらず、チャネル層２４の深さに影響を及ぼしている。この結果、図１５ではチャネル層２４の必要深さは１μｍ程度であるにも関わらず、チャネル層２４は表面から約２μｍ程度の深さとなっている。
【００２０】
チャネル層２４が必要以上に深いと、トレンチ２７も深く形成する必要があり、低容量化を阻むことになる。また所定の耐圧を確保するためには、チャネル層２４の下方に所定の厚み（深さ）のｎ−型エピタキシャル層２２を確保しなければならず、オン抵抗の低減が進まない問題にもなる。
【００２１】
しかし、第２領域２ｂは熱処理による副産物であり、従来の方法でこの領域をコントロールすることはできなかった。
【００２２】
また、トレンチ２７形成後のダミー酸化工程やゲート酸化膜４１形成工程は、１０００℃以上の高温の熱酸化である。このためトレンチ２７に接するチャネル層２４では不純物のボロンがディプリートにより減少し、トレンチ２７周囲の不純物濃度が低くなることにより不純物濃度プロファイルのばらつきを大きくする問題もあった。
【課題を解決するための手段】
【００２３】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板上に一導電型半導体層を積層したドレイン領域と、前記半導体層表面からほぼ均一な深さに設けられた逆導電型のチャネル層と、前記ドレイン領域に設けられたトレンチと、少なくとも前記トレンチ内壁に設けた絶縁膜と、前記トレンチ内に埋設されたゲート電極と、前記トレンチに隣接する前記半導体層表面に設けられた一導電型のソース領域とを具備し、前記チャネル層は前記ソース領域との境界から不純物濃度プロファイルの平均投影飛程までの深さの第１領域と、該第１領域下方で不純物濃度勾配の大きい第２領域とを有し、該第２領域の深さを０．５μｍ以下にすることにより解決するものである。
【００２４】
また、前記チャネル層は不純物のイオン注入層であることを特徴とするものである。
【００２５】
また、前記第１領域の不純物濃度は前記トレンチの深さ方向にほぼ均一であることを特徴とするものである。
【００２６】
第２に、一導電型半導体基板上に一導電型半導体層を積層したドレイン領域にトレンチを形成する工程と、少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内にゲート電極を形成する工程と、前記ゲート電極を形成した後、前記基板表面に逆導電型不純物のイオン注入を複数回行い前記半導体層表面からほぼ均一な深さのチャネル層を形成する工程と、前記トレンチに隣接する前記半導体層表面に一導電型不純物のイオン注入および拡散を行いソース領域を形成する工程と、を具備することにより解決するものである。
【００２７】
また、前記複数回のイオン注入は異なる注入エネルギーで行うことを特徴とするものである。
【００２８】
また、前記注入エネルギーはいずれも１００ＫｅＶ以上であることを特徴とするものである。
【００２９】
また、前記逆導電型不純物のイオン注入に引き続き前記一導電型不純物のイオン注入を行うことを特徴とするものである。
【発明の効果】
【００３０】
本発明によれば、第１に、不純物濃度勾配の大きい第２領域の深さを低減できる。従来の方法では、チャネル層に必要な不純物濃度の領域を形成すると、第２領域の深さが決まってしまい、コントロールができなかった。更に第２領域はなだらかに濃度勾配が形成されるのでその深さが深く、チャネル層を必要以上に深くする要因となっていた。しかし本実施形態によれば必要な不純物濃度の領域を形成し、第２領域を浅くすることができるので、チャネル層深さをコントロールできる。
【００３１】
第２に、チャネル層はイオン注入層であるので、エピタキシャル層で形成する場合と比較してコストを低減できる。
【００３２】
第３に、チャネル層は、トレンチおよびゲート酸化膜の形成後、複数回の高加速イオン注入により形成される。従って、イオン注入後長時間の熱処理工程を行わないため、第２領域を大幅に縮小できる。また、イオン注入後、高温（１０００℃以上）の熱処理工程を行わないため、ディプリートによる不純物濃度プロファイルのばらつきを抑制できる。
【００３３】
第４に、チャネル層のイオン注入は、平均投影飛程の不純物濃度が同程度となるように異なる注入エネルギーで複数回行うため、チャネル層として必要な不純物濃度の領域を所望の深さに形成できる。その上で、第２領域を大幅に低減できる。従って、所望の深さのチャネル層を必要最低限の深さに形成することが可能となる。
【００３４】
第５に、第１領域の不純物濃度および深さは注入イオンの電流、注入時間、注入エネルギー等の電気量で正確に制御できる。このためドーピングの精度、制御性、再現性が極めてよく、注入エネルギーを変えることにより所望のチャネル層深さを得ることができる。
【００３５】
例えば、本発明によりチャネル層（の不純物プロファイル）を浅く形成することで、トレンチを浅くすることができる。これにより絶縁ゲート型半導体装置の低容量化が図れる。また、チャネル層が浅くなることでドレイン領域となるエピタキシャル層に余裕ができる。つまり、従来と同程度の耐圧を確保する場合にはエピタキシャル層の厚み（深さ）を低減でき、低オン抵抗化が実現する。
【発明を実施するための最良の形態】
【００３６】
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図９を参照して説明する。  
【００３７】
図１は、ＭＯＳＦＥＴの構造を示す断面図である。図１（Ａ）は複数のセルの断面図であり、図１（Ｂ）は図１（Ａ）の一部拡大図である。
【００３８】
ＭＯＳＦＥＴは、半導体基板１と、半導体層２と、トレンチ７と、チャネル層４と、ゲート電極１３と、ソース領域１５を有する。
【００３９】
ｎ＋型のシリコン半導体基板１の上にｎ−型のエピタキシャル層２を積層するなどしてドレイン領域を設ける。ｎ−型エピタキシャル層２表面にはｐ型のチャネル層４が設けられる。
【００４０】
トレンチ７は、チャネル層４を貫通し、ドレイン領域２まで到達して設けられ、トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填されたポリシリコンよりなるゲート電極１３を設ける。
【００４１】
トレンチ７に隣接したチャネル層４表面にはｎ＋型のソース領域１５が設けられ、隣り合う２つのソース領域１５間のチャネル層４表面にはｐ＋型のボディ領域１４が配置される。これによりゲート電極１３に印加時にはソース領域１５からトレンチ７に沿ってチャネル領域（図示せず）が形成される。ゲート電極１３上は層間絶縁膜１６で覆い、層間絶縁膜１６間は金属配線層１８とのコンタクトホールＣＨとなる。コンタクトホールＣＨから露出したソース領域１５およびボディ領域１４にはバリアメタル層（不図示）を介して、アルミニウム合金などによる金属配線層（ソース電極）１８が電気的に接続する。
【００４２】
チャネル層４は、不純物のイオン注入層であり、ｎ−型エピタキシャル層２表面からほぼ均一な深さで設けられる。そして、チャネル層４は第１領域４ａと第２領域４ｂとを有する。
【００４３】
第１領域４ａは、ソース領域１５との境界から不純物濃度プロファイルの平均投影飛程（不純物濃度のピーク）までの深さの領域である。平均投影飛程の不純物濃度は、チャネル層４のリーク電流を抑制して動作するために必要な不純物濃度であり、例えば１×１０１７ｃｍ−３程度である。尚、本実施形態では平均投影飛程がトレンチ７深さ方向にフラットに形成される場合にはフラットな領域の下端までを第１領域４ａとする。
【００４４】
第２領域４ｂは、第１領域４ａ下方からｎ−型エピタキシャル層２に達する深さで、不純物濃度勾配が大きい領域をいう。このうち特に、１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の領域は、チャネル層４の実質的な特性にはほとんど影響しない領域である。
【００４５】
本実施形態では一例として第２領域４ｂの深さは０．５μｍ以下程度である。また、チャネル層４に必要な不純物濃度（１×１０１６ｃｍ−３）の領域は、表面から約０．８μｍ程度に形成されており、チャネル層４深さは、表面から約１μｍ程度である。
【００４６】
従来では、チャネル層２４に必要な不純物濃度の領域を形成するために、深い第２領域２４ｂの形成が避けられず、チャネル層２４は必要以上に深く形成されていた（図１５）。
【００４７】
しかし本実施形態では、後述する高加速イオン注入によってチャネル層４を形成することにより、不純物濃度勾配の大きい第２領域４ｂの深さを大幅に低減できる。第２領域はチャネル層４の特性にほとんど影響を及ぼさない低濃度の不純物領域が含まれる領域である。また、不純物濃度はそのままに、深さのみ低減するので、チャネル層４として必要な不純物濃度の領域は所定の深さに確保できる。つまり、第２領域４ｂを低減することにより、必要最小限の深さのチャネル層４を実現できる。
【００４８】
チャネル層４深さはＭＯＳＦＥＴの性能により様々であるが、本実施形態によればチャネル層４の深さを適宜選択しても、それぞれ必要最小限に形成できる。これについては後述する。
【００４９】
チャネル層４を必要最小限の深さにすることによりトレンチ７を無駄に深く形成する必要がなくなり、ＭＯＳＦＥＴの低容量化が図れる。また、従来構造の如く第２領域が深いものと同程度の耐圧を確保すればよい場合、チャネル層４が浅い分、エピタキシャル層の厚みを薄くすることができる。エピタキシャル層の厚みはＭＯＳＦＥＴの抵抗成分となるので、これを薄くすることによりＭＯＳＦＥＴの低オン抵抗化が実現できる。
【００５０】
図２から図６には、上記のＭＯＳＦＥＴの製造方法を示す。本発明のトレンチ型パワーＭＯＳＦＥＴの製造方法は、一導電型半導体基板上に一導電型半導体層を積層したドレイン領域にトレンチを形成する工程と、少なくともトレンチ内壁に絶縁膜を形成する工程と、トレンチ内にゲート電極を形成する工程と、ゲート電極を形成した後前記半導体層表面に逆導電型不純物を複数回イオン注入し半導体層表面からほぼ均一な深さのチャネル層を形成する工程と、トレンチに隣接する基板表面に一導電型不純物のイオン注入および拡散を行いソース領域を形成する工程と、から構成される。
【００５１】
第１工程（図２参照）：一導電型半導体基板上に一導電型半導体層を積層したドレイン領域にトレンチを形成する工程。
【００５２】
まず、ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２を形成する。
【００５３】
次にトレンチを形成する。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけ、ＣＶＤ酸化膜をドライエッチングして部分的に除去し、ｎ−型エピタキシャル層２が露出したトレンチ開口部を形成する。
【００５４】
更に、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ７を形成する。トレンチ７深さは後の工程で形成されるチャネル層４を貫通する深さを適宜選択する。
【００５５】
第２工程（図３参照）：少なくともトレンチ内壁に絶縁膜を形成する工程。
【００５６】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とマスクとなったＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去する。これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜１１を形成する。すなわち、全面を熱酸化（１０００℃程度）してゲート酸化膜１１を閾値に応じて例えば厚み約数百Åに形成する。
【００５７】
第３工程（図４参照）：トレンチ内にゲート電極を形成する工程。
【００５８】
更に、全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、エッチバックしてトレンチ７にゲート電極１３を埋設してもよい。
【００５９】
第４工程（図５参照）：ゲート電極を形成した後前記半導体層表面に逆導電型不純物を複数回イオン注入し所定の深さのチャネル層を形成する工程。
【００６０】
チャネル層の形成予定領域にレジストマスクを使用して全面にｐ型不純物（例えばボロン）をイオン注入する。
【００６１】
このときのドーズ量は１．２×１０１３ｃｍ−２程度であり、まず１００ＫｅＶの注入エネルギーで高加速イオン注入を行う。次に、注入エネルギーを２００ＫｅＶとし、引き続き同ドーズ量をイオン注入する。更に注入エネルギーを３００ＫｅＶとし、同ドーズ量をイオン注入し、不純物イオン注入層であるチャネル層４を形成する。ただし、打ち込むエネルギーは大きさに関係なく順不同とする。
【００６２】
このように、本実施形態では異なる注入エネルギーで、複数回の高加速イオン注入を行う。このとき平均投影飛程における不純物濃度がほぼ一定となる条件でイオン注入する。これにより平均投影飛程がトレンチ側壁に沿って変動し、所定の深さ（例えばエピタキシャル層表面から１μｍ程度またはそれ以下）に、チャネル層４に必要な不純物濃度（１×１０１７ｃｍ−３）の領域が形成される。尚、ここでの深さは一例であり、注入条件により適宜選択できる。
【００６３】
また、本実施形態では熱処理による拡散工程を不要とし、高加速イオン注入のみでチャネル層４を形成する。従って、第２領域４ｂの不純物濃度プロファイルは、注入時の濃度分布（ガウス分布）が維持される。つまり、従来熱拡散の副産物として形成されていた不純物濃度勾配がなだらかな領域を形成することなく、浅い第２領域４ｂを形成できる。
【００６４】
これにより、本実施形態のチャネル層４は、必要な不純物濃度（１×１０１７ｃｍ−３程度）の領域を確保し、必要最小限の深さに形成できる。
【００６５】
また本実施形態ではイオン注入の注入エネルギーを変化させることによって、平均投影飛程をフラットに形成できる。従ってチャネル層に必要な不純物濃度の領域はトレンチ７の深さ方向にほぼ均一となる。更に注入エネルギーをコントロールすることにより、平均投影飛程がフラットな領域の増減が可能となる。以上の不純物濃度プロファイルについては図８、図９を参照して後述する。
【００６６】
尚、第２領域４ｂの不純物濃度プロファイルを変化させない程度であれば、本工程の後に熱処理（１０００℃未満、６０分程度）を施してもよい。
【００６７】
第５工程（図６参照）：トレンチに隣接する基板表面に一導電型不純物のイオン注入および拡散を行いソース領域を形成する工程。
【００６８】
チャネル層４の高加速イオン注入後、引き続き基板の電位安定化のためのボディ領域１４と、ソース領域１５を形成する。すなわち、レジスト膜によるマスクによりボディ領域１４の形成予定領域に選択的にボロン等のｐ型不純物を注入エネルギー５０ｅＶ、ドーズ量１０１５ｃｍ−２台程度でイオン注入し、ｐ＋型不純物領域１４’を形成した後、レジスト膜を除去する（図６（Ａ））。
【００６９】
更に、新たなレジスト膜でソース領域１５形成予定領域およびゲート電極１３を露出する様にマスクして、ヒ素等のｎ型不純物を注入エネルギー５０ｅＶ、ドーズ量５×１０１５ｃｍ−２程度でイオン注入し、ｎ＋型不純物領域１５’を形成する（図６（Ｂ））。
【００７０】
その後、図６（Ｃ）のごとく全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜および多層膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｐ＋型不純物領域１４’およびｎ＋型不純物領域１５’を拡散してトレンチ７に隣接するチャネル層４表面のソース領域１５と、ソース領域１５間に位置するボディ領域１４を形成する。
【００７１】
この場合の熱処理は、従来のチャネル層形成の熱処理時間（数時間）より十分短く、またトレンチ形成工程およびゲート酸化膜形成工程の熱処理（１０００℃以上）より低温である。また、チャネル層４の高加速イオン注入の条件は上記の例に限らず、本工程の熱処理の影響を受けないよう適宜注入条件が選択される。
【００７２】
つまり本工程の加熱条件ではチャネル層４に注入された不純物の拡散はほとんど進行せず、チャネル層４の不純物濃度プロファイルに影響を与えることはない。従って、第２領域４ｂが十分浅く、ディプリートによる不純物濃度プロファイルのばらつきを回避した浅いチャネル層４が実現できる。
【００７３】
なお、本実施形態ではｐ＋型不純物領域１４’形成後、ｎ＋型不純物領域１５’を形成しているが、ｎ＋型不純物領域１５’を形成後、ｐ＋型不純物領域１４’を形成してもよい。
【００７４】
第７工程（図７参照）：ソース領域１５にコンタクトする金属配線層を形成する工程。
【００７５】
レジスト膜をマスクにして絶縁膜および多層膜１６’をエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残すと共に、ソース領域１５およびボディ領域１４が露出したコンタクトホールＣＨを形成する。
【００７６】
その後シリコンノジュールを抑制し、また、スパイク（金属とシリコン基板との相互拡散）を防止するために、金属配線層（ソース電極）１８形成前に、チタン系の材料によるバリアメタル層（不図示）を形成する。
【００７７】
そして全面に例えばアルミニウム合金を５０００Å程度の膜厚にスパッタする。その後、金属とシリコン表面を安定させるために、合金化熱処理を行う。この熱処理は、水素含有ガス中で、３００〜５００℃（例えば４００℃程度）の温度で３０分程度行い、金属膜内の結晶ひずみを除去し、界面を安定化させる。ソース領域１５およびボディ領域１４はコンタクトホールＣＨを介して、金属配線層１８と電気的に接続する。金属配線層１８は所定の形状にパターニングされる。
【００７８】
さらに図示はしないが、パッシベーション膜となるＳｉＮ等を設ける。その後更に、ダメージ除去のために３００〜５００℃（例えば４００℃）で３０分程度の熱処理を行う。
【００７９】
図８に、チャネル層の不純物であるボロンの濃度プロファイルを示す。図８（Ａ）は高加速度イオン注入機を用いて、ボロンのイオン注入・拡散後、トレンチ、ゲート酸化膜を形成する熱処理を行った不純物濃度プロファイルである。一方、図８（Ｂ）は高加速度イオン注入機を用い、本実施形態の如く、トレンチ、ゲート酸化膜を形成後、ボロンのイオン注入を行った不純物濃度プロファイルである。それぞれ注入エネルギーを変化させ、シミュレーションを行った。
【００８０】
図８（Ａ）のごとくイオン注入後に高温（１０００℃以上）の熱処理を行うと、高加速イオン注入機によるイオン注入であっても、平均投影飛程より下方では濃度プロファイルがなだらかに広がってしまう。
【００８１】
一方、図８（Ｂ）のごとくイオン注入後熱処理による拡散を行わなければ、平均投影飛程より下方の不純物濃度分布はガウス分布が維持される。本実施形態は、高加速イオン注入後に高温の熱処理を行わないものであり、これにより浅い第２領域４ｂが実現する。
【００８２】
また、高加速イオン注入で図の如く注入エネルギーを変化させることにより、平均投影飛程における不純物濃度をほぼ一定としたまま深さ方向にイオン注入することができる。つまり、平均投影飛程がフラットな領域を増減できるので、チャネル層４を所望の深さに形成でき、且つ第２領域４ｂの深さを浅くすることができる。
【００８３】
また、本実施形態は、チャネル層の拡散工程を不要とするだけでなくトレンチ及びゲート酸化膜形成後にチャネル層のイオン注入を行うため、高温の熱処理の影響を受けず、ディプリートによる不純物濃度プロファイルのばらつきも回避することができる。
【００８４】
ここで仮に、従来のイオン注入装置でイオン注入（３０ＫｅＶ）を行う方法で、ゲート電極形成後にチャネル層を形成した場合を考える。このイオン注入装置の場合、図８（Ａ）のごとく平均投影飛程を深くすることができないため、チャネル層に必要な不純物濃度の領域を所定深さに形成するためには、熱処理による拡散工程が必要となる。従ってゲート電極形成後にチャネル層を形成しても、その不純物濃度プロファイルを浅くすることはできない。
【００８５】
図９は、本実施形態の、ソース領域１５、チャネル層４、ｎ−型エピタキシャル層２、半導体基板１の不純物濃度プロファイルを示す。図において縦軸が不純物濃度であり、横軸が半導体層表面からの深さである。図９（Ａ）では１００ＫｅＶ、２００ＫｅＶ、３００ＫｅＶの３回のイオン注入を行った場合であり、図９（Ｂ）は１００ＫｅＶ、２００ＫｅＶの２回のイオン注入を行った場合である。また、比較のために、それぞれに図１５（Ｂ）の従来の不純物濃度プロファイルを破線で示した。
【００８６】
この図からも明らかなように、本実施形態によれば、チャネル層の特性に実質影響を及ぼさない低濃度の領域を含む第２領域４ｂを大幅に低減できる。そして、イオン注入の回数および注入エネルギーにより、チャネル層４に必要な不純物濃度の領域（平均投影飛程がフラットな領域）を増減できるので、チャネル層４深さをコントロールできる。
【００８７】
つまり、所望の深さのチャネル層４を、必要最小限の深さで実現できる。これにより、チャネル層４を貫通するトレンチ７も必要最小限の深さにすることができ、それぞれの場合におけるＭＯＳＦＥＴの容量を低減できる。
【００８８】
例えば、図９の注入条件では、従来の図１５の場合よりチャネル層４を浅く形成できる。具体的には第２領域４ｂは、３回注入の場合には約０．２９μｍであり、２回注入の場合には約０．２５μｍである。そしてチャネル層４深さは、３回注入では約１．０μｍ、２回注入では約０．８μｍである。
【００８９】
これは、従来と同様のｎ−型エピタキシャル層２およびｎ＋型半導体基板１であればチャネル層４界面からｎ＋型半導体基板１界面までのｎ−型エピタキシャル層２深さ（厚み）が増加することを意味する。つまり、従来と同程度の耐圧を確保すればよい場合には、ｎ−型エピタキシャル層２の厚みを低減できる。ｎ−型エピタキシャル層２は、ＭＯＳＦＥＴの抵抗成分となるので、その厚みを低減することにより、ＭＯＳＦＥＴのオン抵抗を低減できる。
【００９０】
更に、不純物濃度および深さは注入イオンの電流、注入時間、注入エネルギー等の電気量で正確に制御できる。このためドーピングの精度、制御性、再現性が極めてよく、加速電圧を変えることにより所望のチャネル層深さを得ることできる。  
【００９１】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。またこれに限らず、ＩＧＢＴをはじめ絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００９２】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】従来及び本発明の半導体装置を説明する特性図である。
【図９】本発明の半導体装置を説明する特性図である。
【図１０】従来の半導体装置を説明する断面図である。
【図１１】従来の半導体装置の製造方法を説明する断面図である。
【図１２】従来の半導体装置の製造方法を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置を説明する（Ａ）特性図、（Ｂ）断面図である。
【符号の説明】
【００９３】
１    ｎ＋型半導体基板
２    ｎ−型エピタキシャル層（ドレイン領域）
４    チャネル層
４ａ  第１領域
４ｂ  第２領域  
７    トレンチ
１１  ゲート酸化膜
１３  ゲート電極
１４  ボディ領域
１５  ソース領域
１６  層間絶縁膜
１８  金属配線層
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層（ドレイン領域）
２４  チャネル層
２４ａ  第１領域
２４ｂ  第２領域  
２７  トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディ領域
３５  ソース領域
３６  層間絶縁膜
３８  金属配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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