(57)【要約】【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。【選択図】図３
2006115274.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得ることを特徴とする微小時間差回路。
【請求項２】
第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路及び前記第２位相同期ループ回路の各々に関して、出力信号が各々次に入力されるように直列に接続された複数の可変遅延回路から成る遅延線を具え、各遅延線における各々の可変遅延回路は、関係する位相同期ループ回路の出力信号によって遅延時間を制御され、各遅延線における最初の可変遅延回路は、時間差を得ようとする２つの信号のうち一方を受け、各々の遅延線において同時に変化する可変遅延回路の出力を見つけることにより、前記２つの信号の時間差を決定することを特徴とする時間測定回路。
【請求項３】
複数Ｎ１段の遅延回路から成る第１電圧制御発振回路と、前記第１電圧制御発振回路の出力を受け、その周波数を複数Ｍ１倍する第１分周回路と、前記第１分周回路の出力と基準クロックとを受け、これらの信号の位相差を前記第１電圧制御発振回路に帰還する位相周波数検出器とを具える第１位相同期ループ回路と、複数Ｎ２段の遅延回路から成る第２電圧制御発振回路と、前記第２電圧制御発振回路の出力を受け、その周波数を複数Ｍ２倍する第２分周回路と、前記第２分周回路の出力と基準クロックとを受け、これらの信号の位相差を前記第２電圧制御発振回路に帰還する位相周波数検出器とを具える第２位相同期ループ回路と、外部信号を受けると共に、前記第１分周回路の出力をクロック入力信号として受け、粗時間測定を行うカウンタ回路と、前記外部信号を受けると共に、前記第１電圧制御発振回路における遅延回路の各段の出力信号を受け、微細時間測定を行うラッチ及び位相選択回路とを具え、前記第１位相同期ループ回路及び前記第２位相同期ループ回路の各々に関して、出力信号が各々次に入力されるように直列に接続された複数の可変遅延回路から成る第１及び第２遅延線を具え、関係する位相同期ループ回路の出力信号によって遅延時間を制御され、前記第１遅延線における最初の可変遅延回路は、前記ラッチ及び位相選択回路により決定された、前記外部信号に立ち上がりに最も近いタイミングの前記第１電圧制御発振回路における遅延回路の段の出力信号を受け、前記第２遅延線における最初の可変遅延回路は、前記ラッチ及び位相選択回路により、前記第１及び第２遅延線内で前記第１遅延線が受けた信号を追い抜けるように遅延を調整された前記外部信号を受け、前記第１及び第２遅延線内のどの遅延回路の出力において信号の到着時間が逆転したかを調べることによって超微細時間測定を行うことを特徴とする時間測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精度時間計測に関し、特に微小時間差回路と、これを使用する時間測定回路に関する。
【背景技術】
【０００２】
科学計測機器、自動車や航空機等の距離測定装置、ＴＯＦ（Ｔｉｍｅ  Ｏｆ  Ｆｌｉｇｈｔ）による元素分析器等におけるデジタル回路においては、入力信号の時間を高精度に測定する必要がある。
【０００３】
一般に、デジタル回路において時間を測定する最も簡単な方法は、図１に示すようにクロックを用いてカウンタを動作させ、測定したい信号が到達したときにその時のカウンタの値をレジスタに取り込む方法である。しかしながら、この場合の時間分解能（最小時間単位）は、クロックの周期で決まってしまい、例えば１００ＭＨｚのクロックを使用した場合では１０ｎｓとなる。
【０００４】
基準クロック周期よりも短い時間単位の時間測定を行うために、例えば、特開平７−２８３６９７号「電圧制御発振回路及びこれを用いた信号検出器」明細書に記載されているような、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）回路内の電圧制御発振回路を用い、発振周期の整数Ｎ分の１の遅延信号を得る回路が開発されている。図２は、このような回路の回路図である。この図に示す例は、１６段の遅延回路であり、反転回路Ｕ１〜Ｕ１６及びＵＳにより電圧制御発振回路を構成し、ＰＬＬ回路から得られる制御電圧（ｖｇｎ）により発振周波数が可変できるようになっている。また、この回路は、通常奇数段の位相反転回路を用いなければ発振を起こせないところを、偶数段で発振が起こるように工夫したもので、信号の立ち上がりがｆ１→ｆ２→ｆ３→．．．→ｆ１６→ｆ１の順番で変化し、基準クロックの１６分の１の時間間隔を持った立ち上がり信号を得ることができる。この場合、時間分解能は発振周期のＮ分の１とすることができるが、反転回路２段の遅延時間よりも分解能を上げることはできない。通常のＣＭＯＳ回路では、１段の反転回路の遅延時間は０．２ｎｓ程度なので、２段の反転回路（＝１段の遅延回路）の遅延時間は０．４ｎｓ程度となる。
【特許文献１】特許第２６６３３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したような従来技術の回路でさらに時間分解法を上げるためには、より高速の集積回路プロセス技術を用い、クロック周波数を上げること等が必要となる。しかしながら、ゲートの遅延時間の減少には当然ながら限界があり、消費電力が増えたり、製造コストが高額になってしまうといった問題があった。
【０００６】
本発明の目的は、上述したような従来技術の問題を克服し、１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明による微小時間差回路は、所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得ることを特徴とする。
【０００８】
本発明による時間測定回路は、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路及び前記第２位相同期ループ回路の各々に関して、出力信号が各々次に入力されるように直列に接続された複数の可変遅延回路から成る遅延線を具え、各遅延線における各々の可変遅延回路は、関係する位相同期ループ回路の出力信号によって遅延時間を制御され、各遅延線における最初の可変遅延回路は、時間差を得ようとする２つの信号のうち一方を受け、各々の遅延線において同時に変化する可変遅延回路の出力を見つけることにより、前記２つの信号の時間差を決定することを特徴とする。
【０００９】
本発明による他の時間測定回路は、複数Ｎ１段の遅延回路から成る第１電圧制御発振回路と、前記第１電圧制御発振回路の出力を受け、その周波数を複数Ｍ１倍する第１分周回路と、前記第１分周回路の出力と基準クロックとを受け、これらの信号の位相差を前記第１電圧制御発振回路に帰還する位相周波数検出器とを具える第１位相同期ループ回路と、複数Ｎ２段の遅延回路から成る第２電圧制御発振回路と、前記第２電圧制御発振回路の出力を受け、その周波数を複数Ｍ２倍する第２分周回路と、前記第２分周回路の出力と基準クロックとを受け、これらの信号の位相差を前記第２電圧制御発振回路に帰還する位相周波数検出器とを具える第２位相同期ループ回路と、外部信号を受けると共に、前記第１分周回路の出力をクロック入力信号として受け、粗時間測定を行うカウンタ回路と、前記外部信号を受けると共に、前記第１電圧制御発振回路における遅延回路の各段の出力信号を受け、微細時間測定を行うラッチ及び位相選択回路とを具え、前記第１位相同期ループ回路及び前記第２位相同期ループ回路の各々に関して、出力信号が各々次に入力されるように直列に接続された複数の可変遅延回路から成る第１及び第２遅延線を具え、関係する位相同期ループ回路の出力信号によって遅延時間を制御され、前記第１遅延線における最初の可変遅延回路は、前記ラッチ及び位相選択回路により決定された、前記外部信号に立ち上がりに最も近いタイミングの前記第１電圧制御発振回路における遅延回路の段の出力信号を受け、前記第２遅延線における最初の可変遅延回路は、前記ラッチ及び位相選択回路により、前記第１及び第２遅延線内で前記第１遅延線が受けた信号を追い抜けるように遅延を調整された前記外部信号を受け、前記第１及び第２遅延線内のどの遅延回路の出力において信号の到着時間が逆転したかを調べることによって超微細時間測定を行うことを特徴とする。
【発明の効果】
【００１０】
従来の集積回路中のＰＬＬ素子を使用した時間測定回路では、遅延回路の遅延時間以下の時間精度を得ることはできなかった。本発明によれば、２つの電圧制御発振回路で使用される遅延回路のそれぞれの遅延時間は従来技術と同程度のものであっても、その時間差は、遅延時間のさらに整数Ｎ分の１にすることができる。これにより、より微小な時間差の信号発生や時間測定を行うことができるようになる。
【発明を実施するための最良の形態】
【００１１】
図３は、本発明による微小時間差回路の構成の一例を示すブロック図である。微小時間差回路１は、第１位相同期ループ（ＰＬＬ）回路２と、第２ＰＬＬ回路３と、二重遅延ライン部４とを具える。
【００１２】
第１ＰＬＬ回路２は、電圧制御発振回路（ＶＣＯ）２１と、分周回路２２と、位相周波数検出器（ＰＦＤ）２３とを具える。ＶＣＯ２１は、Ｎ１段の遅延回路で構成され、その発振出力信号は分周回路２２によりＭ１分の１の周波数に分周され、ＰＦＤ２３に入力される。ＰＦＤ２３には周期Ｔ０の基準クロックも入力され、ＰＦＤ２３はこれら２つの入力信号の位相差を検出し、位相差電圧信号ｖｇｎ１をＶＣＯ２１に帰還する。ｖｇｎ１を変化させることにより、分周回路２２の出力信号を基準クロックに周波数位相同期させる。このときのＶＣＯ２１の出力の周期をＴ１とすると、
Ｔ１＝Ｔ０／Ｍ１      （１）
となる。また、ＶＣＯ２１の１段あたりの遅延時間ＴＤ１は、ＶＣＯ２１がＮ１段の遅延回路から成ることから、
ＴＤ１＝Ｔ１／Ｎ１      （２）
となる。
【００１３】
第２ＰＬＬ回路３は、第１ＰＬＬ回路２と同様の構成で、電圧制御発振回路（ＶＣＯ）３１と、分周回路３２と、位相周波数検出器（ＰＦＤ）３３とを具える。ＶＣＯ３１は、Ｎ２段の遅延回路で構成され、その出力は分周回路３２によりＭ２分の１の周波数に分周され、ＰＦＤ３３に入力される。ＰＦＤ３３には第１ＰＬＬ回路２のＰＦＤ２３に入力されるのと同じ周期Ｔ０の基準クロックも入力され、ＰＦＤ３３はこれら２つの入力信号の位相差を検出し、位相差電圧信号ｖｇｎ２をＶＣＯ３１に帰還する。ｖｇｎ２を変化させることにより、分周回路３２の出力信号を基準クロックに周波数位相同期させる。このときのＶＣＯ３１の出力の周期をＴ２とすると、
Ｔ２＝Ｔ０／Ｍ２      （３）
となる。また、ＶＣＯ３１の１段あたりの遅延時間ＴＤ２は、ＶＣＯ３１がＮ２段の遅延回路から成ることから、
ＴＤ２＝Ｔ２／Ｎ２      （４）
となる。
【００１４】
ＴＤ２とＴＤ１の時間差ΔＴは、式（２）及び（４）より、
ΔＴ＝ＴＤ２−ＴＤ１
＝Ｔ２／Ｎ２−Ｔ１／Ｎ１
となる。これに式（１）、（２）及び（３）を代入すると、
ΔＴ＝Ｔ０／（Ｍ２・Ｎ２）−Ｔ１／Ｎ１
＝（Ｔ１・Ｍ１）／（Ｍ２・Ｎ２）−Ｔ１／Ｎ１
＝（Ｔ１／Ｎ１）（（Ｎ１・Ｍ１）／（Ｍ２・Ｎ２）−１）
となる。ここで簡単のためＮ１＝Ｎ２＝Ｍ２＝Ｎ、Ｍ１＝Ｎ＋１とすると、
ΔＴ＝Ｔ１／（Ｎ・Ｎ）＝ＴＤ１（１／Ｎ）      （５）
となり、ＶＣＯ２１の発振周期Ｔ１のＮの二乗分の１、遅延回路の遅延時間ＴＤ１のＮ分の１の時間差が得られる。
【００１５】
同様に、Ｎ１＝Ｎ２＝Ｍ２＝Ｎ、Ｍ１＝Ｎ＋２とすると、
ΔＴ＝ＴＤ１（２／Ｎ）
となり、ＴＤ１のＮ分の２の時間差が得られる。他に、Ｎ１、Ｎ２、Ｍ１、Ｍ２の値を適当に選ぶことで、任意のΔＴを実現することも可能である。
【００１６】
このように従来の回路ではＴＤ１の遅延しか得られなかったものが、本発明による微小時間差回路により、その値のさらに整数Ｎ分の１の遅延が得られる。特に、Ｎを２の累乗に選べば、後段のデジタル処理を非常に容易にすることができる。例えば式（５）で、Ｎ＝１６とすると、Ｔ１、ＴＤ１、ΔＴがそれぞれ１６倍ずつ違う値を持つことになる。
【００１７】
このようにして得られた時間差を実際に利用するために、二重遅延ライン部４が使用される。ＤＡｘ、ＤＢｘ（ｘ＝１，２，３．．．）は、ＶＣＯ２１、ＶＣＯ３１で使用される可変遅延回路と同じもので、反転素子２段より成る。このとき、信号ｓ１＿ｘとｓ２＿ｘが同時に変化する（Ｔ１ｘ＝Ｔ２ｘ）タップｘを見いだす回路を用いれば、ｓ１＿０とｓ２＿０の時間差をΔＴの精度で知ることができる。
【００１８】
図３に示したような微小時間差回路によって得られる微小時間差信号を用いて超微細な時間測定を行うことができるが、この回路だけで広い時間範囲をカバーすると、回路規模が大きくなりすぎ、また時間精度も悪くなるので、通常は、図１及び図２において示した従来例のように、カウンタや電圧制御発振回路と組み合わせた回路構成を取るのが好適である。図４は、このような本発明による時間測定回路の構成の一例を示すブロック図である。本時間測定回路は、第１ＰＬＬ回路４１と、第２ＰＬＬ回路４２と、二重遅延ライン部４３と、ラッチ及び位相選択回路４４と、カウンタ回路４５とを具える。
【００１９】
第１ＰＬＬ回路４１及び第２ＰＬＬ回路４２は、図３に示す第１ＰＬＬ回路２及び第２ＰＬＬ回路３と同様の構成であってもよく、これらが具えるＶＣＯ４６、分周回路４７、ＰＦＤ４８、ＶＣＯ４９、分周回路５０及びＰＦＤ５１は、図３に示すＶＣＯ２１、分周回路２２、ＰＦＤ２３、ＶＣＯ２１、分周回路２２及びＰＦＤ２３と同様のものであってもよい。
【００２０】
本実施例においては、例として、第１ＰＬＬ回路４１及び第２ＰＬＬ回路４２に用いる基準クロックとして１０ＭＨｚのクロックを使用する。この周波数を第１ＰＬＬ回路４１によりまず１７倍の１７０ＭＨｚに上げる。この１７０ＭＨｚのクロックを使用して、カウンタ回路４５で、分解能５．９ｎｓ（＝１／１７０ＭＨｚ）の粗時間測定を行う。
【００２１】
次に、第１ＰＬＬ回路４１を構成する１６段より成るＶＣＯ４６から得られる遅延信号出力ｆ１〜ｆ１６を用いて、ラッチ及び位相選択回路４４において、分解能３６８ｐｓ（＝５．９ｎｓ／１６）の微細時間測定を行う。
【００２２】
一方、第２ＰＬＬ回路４２では、分周が１６分の１に設定されているので、１６０ＭＨｚで発振し、１段あたりの遅延時間は３９１ｐｓ（＝１／１６０ＭＨｚ／１６）となる。したがって、二重遅延ライン部４３では、ΔＴ＝３９１ｐｓ−３６８ｐｓ＝２３ｐｓの時間単位での測定が行われる。このように、粗時間測定、微細時間測定、超微細時間測定と、それぞれ、５．９ｎｓ／ｂｉｔ、３６８ｐｓ／ｂｉｔ、２３ｐｓ／ｂｉｔと１６倍ずつ分解能の違う測定が行われる。
【００２３】
次に、微細時間のラッチと、二重遅延ライン部４３に供給するための信号を第１ＶＣＯ４１の出力信号から取り出すための位相選択とを行う、ラッチ及び位相選択回路４４を説明する。図５は、ラッチ及び位相選択回路の構成の一例を示す回路図である。まず、外部信号を第１ＶＣＯ４６からのｆ１〜ｆ１６信号によりフリップフロップにラッチする。１段目のフリップフロップの出力は、外部信号の変化のタイミングにより、短時間不安定になることがあるので、１段目のクロックと位相を１８０度ずらした２段目のフリップフロップにより安定にラッチさせる。この出力が微細時間データとなり、この論理和をとることにより、外部信号の立ち上がり後の最も近いタイミング（から１８０度遅れた）の信号をｆ１〜ｆ１６の中から選択することができる（ｃｏｕｔ）。また、外部信号は、遅延を調整された後、ｈｏｕｔとして出力される。この遅延調整は、ｃｏｕｔ信号がｈｏｕｔ信号を二重遅延ライン部４３内で追い抜けるように調整する。この遅延調整では、図３のＤＡｘ、ＤＢｘと同様の遅延回路を用いることができる。
【００２４】
最後に、二重遅延ライン部４３内のフリップフロップ出力をラッチし、どのタップ位置において信号の到着時刻が逆転したかを調べることにより、超微細時間測定が行われる。
【００２５】
上記実施例において示した数値は説明を明瞭にするための単なる例であり、本発明はこれらに限定されないことは当然である。
【図面の簡単な説明】
【００２６】
【図１】従来のカウンタによる時間測定例を説明する図である。
【図２】従来のＰＬＬを用いた時間測定回路を説明する図である。
【図３】本発明による微小時間差回路の構成の一例を示すブロック図である。
【図４】本発明による時間測定回路の構成の一例を示すブロック図である。
【図５】ラッチ及び位相選択回路の構成の一例を示す回路図である。
【符号の説明】
【００２７】
１  微小時間差回路
２、４１  第１ＰＬＬ回路
３、４２  第２ＰＬＬ回路
４、４３  二重遅延ライン部
２１、３１、４６、４９  ＶＣＯ
２２、３２、４７、５０  分周回路
２３、３３、４８、５１  ＰＦＤ
４４  ラッチ及び位相選択回路
４５  カウンタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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