(57)【要約】【課題】水平ブランキング期間の無効データがフィルタ演算に混入することを防ぐ画像処理装置を提供する【解決手段】本発明の画像処理装置は、入力データを記録するラインデータ記録手段と、記録したラインデータから有効データを読み出し、前記ラインデータ記録手段が無効データを記録したアドレスに前記有効データを書き込むデータ処理手段と、前記データ処理後のラインデータをフィルタ演算するフィルタ演算手段とを備える。【選択図】  図１
2006303796.tif 000002
【特許請求の範囲】
【請求項１】
入力データを記録するラインデータ記録手段と、
記録したラインデータから有効データを読み出し、前記ラインデータ記録手段が無効データを記録したアドレスに前記有効データを書き込むデータ処理手段と、
前記データ処理後のラインデータをフィルタ演算するフィルタ演算手段と、
を備える画像処理装置。
【請求項２】
前記ラインデータ記録手段に入力データを記録し、記録したラインデータから有効データを読み出し、前記ラインデータ記録手段が無効データを記録したアドレスに前記有効データを書き込むようにプロセッシングエレメントの論理構成を動的に再構成する演算処理装置を備える請求項１に記載の画像処理装置。
【請求項３】
前記ラインデータ記録手段は第１記録手段と第２記録手段とを有し、前記演算処理装置は、前記データ処理をデータライン毎に前記第１記録手段と第２記録手段とに対して行い、交互に前記データ処理後のラインデータを前記フィルタ手段に出力する請求項２に記載の画像処理装置。
【請求項４】
請求項１から３いずれか一項に記載の画像処理装置を備える映像製作システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無効データを含む画像データを画像処理する画像処理装置に関する。
【背景技術】
【０００２】
従来、フィルタ演算を行う画像処理装置として、間引き処理を行う画像処理装置がある（特許文献１参照）。これは、図１０に示すように、マトリクス図の中央の注目の画素値と周辺の画素値とを計算する構成である。この処理により画質の劣化を防ぐことができる。
【特許文献１】特開平１０−９８６１０号公報
【０００３】
図１１に、従来の画像処理装置の回路構成の一例を示す。この回路は、第１フリップフロップ手段１０１、第２フリップフロップ手段１０２、第３フリップフロップ手段１０３と、２倍の係数の第１タップ１０４、４倍の係数の第２タップ１０５、２倍の係数の第３タップ１０６と、加算器１０７を有し、図１１に示すように接続されている。
【０００４】
この構成により、各フリップフロップ手段と各タップとによる処理を経たデータが加算器に集合し加算され、フィルタ演算が行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の画像処理装置を用いて画像データをフィルタ演算処理する場合、画像データが水平ブランキング期間の無効データを含むとき、フィルタ演算に無効ラインのデータが混入し、フィルタ処理後の画像が黒く歪んでしまう。
【０００６】
本発明は、水平ブランキング期間の無効データがフィルタ演算に混入することを防ぐ画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の画像処理装置は、入力データを水平方向に記録するラインデータ記録手段と、記録したラインデータから有効データを読み出し、前記ラインデータ記録手段が無効データを記録するアドレスに前記有効データを書き込むデータ処理手段と、前記データ処理後のラインデータをフィルタ演算するフィルタ演算手段とを備える。
【０００８】
この構成により、入力データはフィルタ演算される前に無効データ上に有効データを書き込む処理が行われ、処理後のラインデータに対してフィルタ演算を実行される。
【０００９】
また、本発明の画像処理装置は、前記ラインデータ記録手段に入力データを水平方向に記録し、記録したラインデータから有効データを読み出し、前記ラインデータ記録手段が無効データを記録するアドレスに前記有効データを書き込むようにプロセッシングエレメントの論理構成を動的に再構成する演算処理装置を備える。
【００１０】
この構成により、演算処理装置はデータ処理の段階に応じて回路構成を再構成し、入力データのデータ処理を行う。また、フィルタ演算手段はデータ処理後のデータをフィルタ演算する。よって、データ処理とフィルタ処理の論理構成が分離され、画像処理装置の回路設計が単純化し検証が容易となる。また、記録したラインデータに対する一連の処理を同一のハードウェアリソース上で実行するため、トータルのリソース量が削減される。
【００１１】
また、本発明の画像処理装置は、前記ラインデータ記録手段は第１記録手段と第２記録手段とを有し、前記演算処理装置は、前記データ処理をデータライン毎に前記第１記録手段と第２記録手段とに対して並行して行い、交互に前記データ処理後のラインデータを前記フィルタ手段に出力する。
【００１２】
また、本発明の映像製作システムは、前記画像処理装置を備える。
【００１３】
この構成により、フィルタ処理後であっても画像が黒く歪まず、鮮明な映像を製作することができる。
【発明の効果】
【００１４】
本発明によれば、水平ブランキング期間の無効データがフィルタ演算に混入することを防ぐことができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１６】
（実施の形態１）
図１は、第１構成のデータ処理手段２０を有する画像処理装置３０の概略構成図である。図２は、第１構成のデータ処理手段２０の動作タイミング図である。図３は、第１構成のデータ処理手段２０がデータ処理を終了した後、第１ラインメモリ１に記録されるデータ内容を示す図である。
【００１７】
本実施の形態１の画像処理装置３０は、処理回路を動的に再構成できる演算処理装置（データ処理手段２０）と、処理後のデータをフィルタ演算するフィルタ演算手段１０を備える。
【００１８】
データ処理手段２０は、クロック単位で回路の再構成が可能で、処理を実行中でも動的に回路を再構成することができる。
【００１９】
本実施の形態１の画像処理装置が備えるデータ処理手段２０の構成は、データ処理の段階に応じて切り替わる。本実施の形態１についての説明では、データ処理段階毎に切り替わるデータ処理手段２０の構成を説明し、その構成での動作について説明を行う。
【００２０】
また、フィルタ演算手段１０は、第１フリップフロップ１１と、第２フリップフロップ１２と、第３フリップフロップと、第１タップ１４と、第２タップ１５と、第３タップ１６と、加算器１７とを有し、それぞれ図１に示すように接続される。
【００２１】
フィルタ演算処理手段１０には、データ処理手段２０による処理後のデータが入力され、そのデータを用いてフィルタ演算処理を行う。
【００２２】
まず、データ処理手段２０の構成が第１構成であるときの本実施の形態１の構成について説明する。図１に示すように、データ処理手段２０は、入力される画像データＤＰを記録する第１ラインメモリ１と、第１ラインメモリ１に対してデータを書き込むアドレス番地をカウントするライトアドレスカウンタ３と、第２ラインメモリ２と、リードアドレスカウンタ４とを備える。
【００２３】
ライトアドレスカウンタ３は、クロック信号ＣＬを検出するたびにアドレス番地のカウントをインクリメントし、また、水平同期信号ＳＨを検出したときアドレス番地のカウントを初期化する。フィルタ演算手段１０については、上述と同様の構成である。
【００２４】
次に、データ処理手段２０が第１構成であるときの動作について説明する。
【００２５】
まず、第１ラインメモリ１に画像データＤＰが入力される。このとき、ライトアドレスカウンタ３は、水平同期信号ＳＨがＨｉｇｈであることを検出してデータを書き込むアドレス番地のカウントを初期化し、そのアドレス番地「０」を指定する信号であるライトアドレスＳ１を、第１ラインメモリ１に出力する。
【００２６】
ライトアドレスＳ１を受けた第１ラインメモリ１は、ライトアドレスＳ１で指定されたアドレス番地「０」に入力されたデータを書き込む。
【００２７】
その後、図２に示すように、ライトアドレスカウンタ３は、クロック信号ＣＬを検出する度にアドレス番地をインクリメントして、ライトアドレスＳ１（アドレス番地「１」〜）を第１ラインメモリ１に出力する。第１ラインメモリ１には、指定されたアドレス番地に順次データを記録する。
【００２８】
この処理を繰り返した結果、図３に示すように、第１ラインメモリ１のアドレス番地「０」〜「２」とアドレス番地「２０３」〜「２０５」には無効データが記録され、アドレス番地「３」〜「２０２」には有効画素データ０〜１９９が順次記録される。
【００２９】
この記録動作の前に、第２ラインメモリ２にデータが記録されていれば、リードアドレスカウンタ４で指定されたアドレス番地のデータ（フィルタ入力データＤ１）がフィルタ演算手段１０に出力される。
【００３０】
この記録動作の後、データ処理手段２０の構成が第２構成に再構成される。つづけて、第２構成のデータ記録手段を有する画像処理装置３０の構成と動作について説明する。
【００３１】
図４は、第２構成のデータ処理手段２０を有する画像処理装置３０の概略構成図である。図５は、第２構成のデータ処理手段２０の動作タイミング図である。図６は、第２構成のデータ処理手段２０がデータ処理を終了した後、第１ラインメモリ１に記録されるデータ内容を示す図である。
【００３２】
図４に示すように、第２構成のデータ処理手段２０は、第１ラインメモリ１のライトアドレスカウンタ３から第１ラインメモリ１のデータのリード・ライトを制御する制御回路５に再構成し、その他は第１構成と同様であり、上述の動作によってデータが記録された第１ラインメモリ１と、リードアドレスカウンタ４と、第２ラインメモリ２とで構成される。
【００３３】
制御回路５は、第１ラインメモリ１に対し、データを読み出すアドレス番地を指定するリードアドレスＳ３を入力し、指定したアドレス番地のデータ（リードデータＤ２）を読み出す。つづけて、制御回路５は、読み出したリードデータＤ２（図４では、ライトデータＤ３）を再びラインメモリ１に書き込む。書き込む際、制御回路５はライトデータＤ３を書き込むアドレス番地を指定するライトアドレスＳ４を第１ラインメモリ１に入力する。ライトアドレスＳ４は第１ラインメモリ１内で有効画素データと無効データとが隣接している記録されているアドレス番地のうち無効データを記録している側のアドレス番地を指定する。
【００３４】
他の構成は、データ処理手段２０が第１構成であるときと同様である。
【００３５】
制御回路５は、図５に示すように、１ライン中最初の有効画素である有効画素データ０を記録したアドレス番地「３」と１ライン中最後の有効画素データである有効画素データ１９９を記録した「２０２」とを指定するリードアドレスＳ３を第１ラインメモリ１に入力し、第１ラインメモリ１のアドレス番地「３」上の有効画素データ０と、アドレス番地「２０２」上の有効画素データ１９９とを読み込む。その後、制御回路５は、アドレス番地「２」と「２０３」とを指定するライトアドレスＳ４を第１ラインメモリ１に入力し、アドレス番地「２」に有効画素データ０を、アドレス番地「２０３」に有効画素データ１９９を書き込む。ここまでの動作を、第１構成のデータ処理手段２０が水平同期信号ＳＨを検出したときから次の水平同期信号を検出するまでに終了する。
【００３６】
制御回路５が第１ラインメモリのデータを書き込み直した（再書込み）結果、図６に示すように、アドレス番地「２」にはアドレス番地「３」と同様に有効画素データ０が記録され、アドレス番地「２０３」にはアドレス番地「２０２」と同様に有効画素データ１９９が記録される。また、他は第１ラインメモリ１のアドレス番地「０」〜「１」とアドレス番地「２０４」〜「２０５」には無効データが記録され、アドレス番地「３」〜「２０２」には書き込み直す前と同様に有効画素データ０〜１９９が記録されている。
【００３７】
この再書込みの動作が終了した後、水平同期信号ＳＨを検出したとき、データ処理手段２０の構成は第３構成に再構成される。つづけて、第３構成と第４構成のデータ記録手段２０を有する画像処理装置３０の構成とその動作について説明する。
【００３８】
図７は、第３構成のデータ処理手段２０を有する画像処理装置３０の概略構成図である。図８は、第４構成のデータ処理手段２０を有する画像処理装置３０の概略構成図である。図９は、データ処理手段２０が第３構成、第４構成であるときのデータ処理手段２０の動作タイミング図である。
【００３９】
図７に示すように、第３構成のデータ処理手段２０は、再書込みされたデータを記録している第１ラインメモリ１と、第１ラインメモリ１に接続するリードアドレスカウンタ６と、画像データＤＰが入力される第２ラインメモリ２と、第２ラインメモリ２に接続するライトアドレスカウンタ７とを備える。
【００４０】
第３構成のデータ処理手段では、第１ラインメモリ１はフィルタ演算手段１０に接続する。また、ライトアドレスカウンタ７は水平同期信号ＳＨを検出して、上述したライトアドレスカウンタ３と同様に動作し、第２ラインメモリ２にデータが順次書き込まれる
【００４１】
次に、データ処理手段２０が第３構成であるときの動作について説明する。
【００４２】
リードアドレスカウンタ６が、フィルタ演算手段１０に出力するデータのアドレス番地を指定するリードアドレスＳ５を、第１ラインメモリ１に入力する。第１ラインメモリ１はリードアドレスＳ５に指定されたアドレス番地のデータ（フィルタ入力データＤ４）を、フィルタ演算手段１０に出力する。この動作が順次繰り返され,フィルタ手段１０にデータが入力される。
【００４３】
まず、アドレス番地「２」の有効画素データ０が入力されると、フィルタ演算手段１０の第１フリップフロップ１１にそのデータが保持される。つづけて第１フリップフロップ１１にアドレス番地「３」の有効画素データ０が入力されると、アドレス番地「２」の有効画素データ０は、第２フリップフロップ１２に送られ、それと同時に同データは第１タップ１４で係数倍されて加算器１７に出力される。
【００４４】
つづけて、アドレス番地「４」の有効画素データ１が第１フリップフロップに入力されると、第２フリップフロップ１２に保持されていたアドレス番地「２」の有効画素データ０は第３フリップフロップ１３に送られ、それと同時に同データは第２タップ１５で係数倍されて加算器１７に出力される。また、第１フリップフロップに保持されていたアドレス番地「３」の有効画素データ０は、第２フリップフロップ１２に送られ、それと同時に同データは第１タップ１４で係数倍されて加算器１７に出力される。
【００４５】
つづけて、アドレス番地「５」の有効画素データ２が第１フリップフロップ１１に入力されると、第３フリップフロップ１３に保持されていたアドレス番地「２」の有効画素データ０は、第３タップ１６で係数倍されて加算器に入力される。また、第２フリップフロップ１２で保持されていたアドレス番地「３」の有効画素データ０は、第３フリップフロップ１３に送られ、それと同時に同データは第２タップ１５で係数倍されて加算器１７に出力される。また、第１フリップフロップ１１に保持されていたアドレス番地「４」の有効画素１は、第２フリップフロップ１２に送られ、それと同時に同データは第１タップ１４で係数倍されて加算器１７に出力される。
【００４６】
このとき、加算器１７には、第３タップ１６で係数倍されたアドレス番地「２」の有効画素データ０と、第２タップ１５で係数倍されたアドレス番地「３」の有効画素データ０と、第１タップで係数倍されたアドレス番地「４」の有効画素データ１とが集合する。
【００４７】
この有効画素が集合する時点は、図９で示すＡのタイミングのときである。このとき、フィルタ演算の注目画素は、第２フリップフロップに保持されていたアドレス番地「３」の有効画素データ０であり、注目画素の前後の画素も有効画素データ０と有効画素データ１である。このように、入力される時点では無効データと隣接していた有効画素データ０に注目してフィルタ演算を行うときであっても、無効データが含まれない。
【００４８】
同様に、フィルタ演算の注目画素がアドレス番地「２０２」の有効画素データ１９９であるとき、加算器に集合するデータは図９のＢに示すように、アドレス番地「２０２」の有効画素データ１９９と、アドレス番地「２０３」の有効画素データ１９９と、アドレス番地「２０１」の有効画素データ１９８となる。
【００４９】
このように、入力される時点では無効データと隣接していた有効画素データ１９９に注目してフィルタ演算を行うときであっても、無効データが含まれない。
【００５０】
図９に示すように、以上のフィルタ演算動作と平行して、フィルタ演算手段２０は、第１構成にて第１メモリライン１に画像データＤＰを記録したとき同様に、第２ラインメモリ２に画像データを水平ライン方向に記録していく。この記録動作が終了すると、フィルタ演算手段２０は図８に示すように第４構成となる。このとき、第２構成で第１ラインメモリ１に対して行われた再書込み処理が第２ラインメモリ２に対して行われる。
【００５１】
第１ラインメモリ１上の処理後のラインデータをフィルタ演算手段１０に出力し終えた後、替わって第２ラインメモリ２上の処理後のラインデータがフィルタ演算手段１０に出力され始め、データ処理手段２０は再び第１構成に戻り、データを蓄積する。
【００５２】
以降、この動作が繰り返され、第１ラインメモリ１と第２ラインメモリ２は１ラインごとに交互にフィルタ演算手段１０に処理後のデータを出力する。したがって、フィルタ演算手段１０は、入力される画像データをフィルタ演算するとき、画像データの有効データのみを対象としてフィルタ演算を行うことができる。
【００５３】
また、本実施の形態１の画像処理装置によれば、ラインデータの処理をするラインバッファ制御は演算処理装置（データ処理手段２０）によって行われており、フィルタ演算処理を行う回路とは分離される。よって回路の単純化による、回路設計検証の容易化を図ることができる。
【００５４】
また、データ処理手段２０によるデータ処理はライン毎に水平ブランキング期間内に終了するので、有効画素データが失われない。
【００５５】
なお、本実施の形態１では、１ラインあたりの有効画素データ数を２００としたが、これに限定されるものではなく、また、ラインメモリ数も２つに限定されるものではない。また、データ処理手段２０が行うデータ処理も、一例であり、フィルタ演算手段１０の構成に対応して変更可能である。
【産業上の利用可能性】
【００５６】
本発明の画像処理装置は、水平ブランキング期間の無効データがフィルタ演算に混入することを防ぐことができる画像処理装置として有用である。
【図面の簡単な説明】
【００５７】
【図１】第１構成のデータ処理手段２０を有する画像処理装置３０の概略構成図
【図２】第１構成のデータ処理手段２０の動作タイミング図
【図３】第１構成のデータ処理手段２０がデータ処理を終了した後、第１ラインメモリ１に記録されているデータ内容を示す図
【図４】第２構成のデータ処理手段２０を有する画像処理装置３０の概略構成図
【図５】第２構成のデータ処理手段２０の動作タイミング図
【図６】第２構成のデータ処理手段２０がデータ処理を終了した後、第１ラインメモリ１に記録されているデータ内容を示す図
【図７】第３構成のデータ処理手段２０を有する画像処理装置３０の概略構成図
【図８】第４構成のデータ処理手段２０を有する画像処理装置３０の概略構成図
【図９】データ処理手段２０が第３構成、第４構成であるときのデータ処理手段２０の動作タイミング図
【図１０】中央の注目画素とその周辺画素の画素値のマトリクス図
【図１１】従来の画像処理装置の回路構成の一例を示す図
【符号の説明】
【００５８】
１    第１ラインメモリ
２    第２ラインメモリ
３、７    ライトアドレスカウンタ
４、６    リードアドレスカウンタ
５、８    制御回路
１０    フィルタ演算手段
１１    第１フリップフロップ
１２    第２フリップフロップ
１３    第３フリップフロップ
１４    第１タップ
１５    第２タップ
１６    第３タップ
１７    加算器
２０    データ処理手段
３０    画像処理装置
ＣＬ    クロック信号
ＳＨ    水平同期信号
ＤＰ    入力画像データ
Ｓ１、Ｓ４、Ｓ６、Ｓ８    ライトアドレス
Ｓ２、Ｓ３、Ｓ５、Ｓ７    リードアドレス
Ｄ２、Ｄ５    リードデータ
Ｄ３、Ｄ６    ライトデータ
Ｄ１、Ｄ４    ファイル入力データ
【図１】
2006303796.tif 000003
【図２】
2006303796.tif 000004
【図３】
2006303796.tif 000005
【図４】
2006303796.tif 000006
【図５】
2006303796.tif 000007
【図６】
2006303796.tif 000008
【図７】
2006303796.tif 000009
【図８】
2006303796.tif 000010
【図９】
2006303796.tif 000011
【図１０】
2006303796.tif 000012
【図１１】
2006303796.tif 000013