(57)【要約】【課題】  スタックフェイルを防止できる遅延同期ループ及びその同期方法を提供すること。【解決手段】  外部クロックを遅延させる遅延ライン６１７と、遅延ライン６１７の出力を遅延させる遅延モデル６１８と、外部クロックの正位相に対応する第１クロックｒＣＬＫ、及び外部クロックの反対位相に対応する第２クロックｆＣＬＫを出力するバッファ部６１１、６１２と、第１クロックの位相及び遅延モデル６１８からのフィードバッククロックｆｅｅｄｂａｃｋの位相を比較し、増加命令Ｕｐ又は減少命令Ｄｎを出力する位相比較器６１３と、増加又は減少命令に応じて遅延ライン６１７の遅延量を制御するシフト信号を出力するシフトレジスタ６１４と、位相比較器６１３の出力及びシフトレジスタ６１４の出力を用い、第１クロック及び第２クロックのいずれかを選択して遅延ライン６１７に出力するマルチプレクシング部６１６とを備える。【選択図】    図６
2006129422.tif 000002
【特許請求の範囲】
【請求項１】
外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループであって、
前記遅延ラインの出力信号を遅延させる遅延モデルと、
前記外部クロックの正位相に対応する第１クロック、及び前記外部クロックの反対位相に対応する第２クロックを出力するバッファ部と、
前記第１クロックの位相及び前記遅延モデルから出力されるフィードバッククロックの位相を比較することにより、増加命令又は減少命令を出力する位相比較器と、
前記増加命令又は前記減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力するシフトレジスタと、
前記位相比較器の出力及び前記シフトレジスタの出力を用いて、前記第１クロック及び前記第２クロックのいずれかを選択して前記遅延ラインに出力するマルチプレクシング部と
を備えることを特徴とする遅延同期ループ。
【請求項２】
前記マルチプレクシング部が、
前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、前記第１クロック及び前記第２クロックのうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力することを特徴とする請求項１に記載の遅延同期ループ。
【請求項３】
前記マルチプレクシング部が、
前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第１クロック及び前記第２クロックのうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力することを特徴とする請求項１に記載の遅延同期ループ。
【請求項４】
前記マルチプレクシング部に入力されるシフトレジスタの出力が、最大シフトビット信号及び最小シフトビット信号であることを特徴とする請求項２または請求項３に記載の遅延同期ループ。
【請求項５】
前記マルチプレクシング部が、
前記位相比較器の出力と前記シフトレジスタの出力とを用いて、前記バッファ部の複数の出力のうち、いずれかを選択するための選択信号を出力するマルチプレクサ選択器と、
前記選択信号に応じて前記バッファ部の入力を選択して出力するマルチプレクサと
を備えることを特徴とする請求項４に記載の遅延同期ループ。
【請求項６】
前記マルチプレクサ選択器が、
前記最小シフトビット信号及び前記減少命令を否定論理積演算する第１ＮＡＮＤゲートと、
前記最大シフトビット信号及び前記増加命令を否定論理積演算する第２ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力及び第２ＮＡＮＤゲートの出力を入力とするＮＯＲゲートと、
前記ＮＯＲゲートの出力状態が所定時間の間維持されると、所定の信号を出力するマジョリティーボウタと、
前記マジョリティーボウタから出力される信号によってオンオフ制御され、リセット信号によりリセットされるスイッチと、
前記スイッチの出力をラッチするラッチと
を備えることを特徴とする請求項５に記載の遅延同期ループ。
【請求項７】
前記マジョリティーボウタが、
前記ＮＯＲゲートの出力を入力とし、第１クロックによって制御される直列接続された第１〜第３Ｄフリップフロップと、
前記第１〜第３Ｄフリップフロップの出力を入力とするＡＮＤゲートと
を備えることを特徴とする請求項６に記載の遅延同期ループ。
【請求項８】
前記バッファ部が、
前記外部クロックを非反転端子に、前記外部クロックを反転させた外部反転クロックを反転端子に入力される第１入力バッファと、
前記外部クロックを反転端子に、前記外部反転クロックを非反転端子に入力される第２入力バッファと
を備えることを特徴とする請求項７に記載の遅延同期ループ。
【請求項９】
外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループであって、
前記遅延ラインの出力信号を遅延させる遅延モデルと、
前記外部クロックの正位相に対応する第１クロック、及び前記外部クロックの反対位相に対応する第２クロックを出力するバッファ部と、
前記外部クロックの位相及び前記遅延モデルから出力されるフィードバッククロックの位相を比較することにより、増加命令又は減少命令を出力する位相比較器と、
前記増加命令又は減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力するシフトレジスタと、
前記位相比較器の出力及び前記シフトレジスタの出力を用いて、前記第１クロック及び前記第２クロックのいずれかを選択するマルチプレックシング部と
を備えることを特徴とする遅延同期ループ。
【請求項１０】
前記マルチプレックシング部が、
前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、又は、前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第１クロック及び前記第２クロックののうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力することを特徴とする請求項９に記載の遅延同期ループ。
【請求項１１】
前記マルチプレックシング部が、
前記位相比較器の出力と前記シフトレジスタの出力とを用いて、前記バッファ部の複数の出力のうち、いずれかを選択するための選択信号を出力するマルチプレクサ選択器と、
前記選択信号に応じて前記バッファ部の入力を選択して出力するマルチプレクサと
を備えることを特徴とする請求項１０に記載の遅延同期ループ。
【請求項１２】
前記マルチプレクサ選択器が、
前記シフトレジスタから出力される最小シフトビット信号及び前記減少命令を否定論理積演算するための第１ＮＡＮＤゲートと、
前記シフトレジスタから出力される最大シフトビット信号及び前記増加命令を否定論理積演算するための第２ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力及び第２ＮＡＮＤゲートの出力を入力とするＮＯＲゲートと、
前記ＮＯＲゲートの出力状態が所定時間の間維持されると、所定の信号を出力するマジョリティーボウタと、
前記マジョリティーボウタから出力される信号によってオンオフ制御され、リセット信号によりリセットされるスイッチと、
前記スイッチの出力をラッチするラッチと
を備えることを特徴とする請求項１１に記載の遅延同期ループ。
【請求項１３】
外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループのクロック同期方法であって、
前記外部クロックの正位相に対応する第１クロック及び前記外部クロックの反対位相に対応する第２クロックを出力する第１ステップと、
前記外部クロックの位相及び前記遅延ラインから出力されるフィードバッククロックの位相を比較し、増加命令又は減少命令を出力する第２ステップと、
前記増加命令又は減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力する第３ステップと、
前記増加命令又は減少命令、及び前記シフト信号を用いて、前記第１クロック及び前記第２クロックのいずれかを選択して前記遅延ラインに出力する第４ステップと
を含むことを特徴とする遅延同期ループのクロック同期方法。
【請求項１４】
前記第４ステップが、
前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、又は、前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第１クロック及び前記第２クロックのうち、出力されている一方のクロックに代えて、他方のクロックを選択して出力することを特徴とする請求項１３に記載の遅延同期ループのクロックロック方法。
【請求項１５】
前記第４ステップが、
前記増加命令若しくは減少命令、及び前記シフト信号を用いて、前記第１クロック及び前記第２クロックのうち、いずれかを選択するための選択信号を出力する第５ステップと、
前記選択信号に応じて、前記第１クロック及び前記第２クロックのうち、いずれか一方のクロックを出力する第６ステップと
を含むことを特徴とする請求項１３に記載の遅延同期ループのクロックロック方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の遅延同期ループ（以下、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）とも記す）に関し、特に、クロックがスタック（ｓｔｕｃｋ）されるのを防止できるＤＬＬに関する。ここで、クロックがスタックされるとは、クロックの位相が変動できなくなってしまうことを意味する。ＤＬＬは、外部クロックとデータ、または外部クロックと内部クロックとの間のスキュー（ｓｋｅｗ）を補償するためのクロック発生装置であって、本発明は、ＤＬＬを使用する全ての半導体装置あるいはコンピュータシステムに適用可能である。
【背景技術】
【０００２】
一般に、システムや回路においてクロックは、動作タイミングを合せるためのレファレンス（基準信号）として用いられ、エラーが無く、さらに速い動作を保障するために用いられることもある。外部から入力されるクロックが内部で用いられる場合、内部回路による時間遅延（クロックスキュー（ｃｌｏｃｋ  ｓｋｅｗ））が発生するが、こういう時間遅延を補償し内部クロックが外部クロックと同じ位相を有するようにするためにＤＬＬが用いられる。すなわち、ＤＬＬは、外部クロックを利用して検知されたデータが、データ出力バッファを経て出力されるタイミングと外部から入力されるクロックのタイミングとを一致させる。
【０００３】
半導体記憶装置ＤＤＲ  ＳＤＲＡＭに適用されたＤＬＬを一例に説明する。
【０００４】
図１は、従来の技術に係るレジスタ制御型ＤＬＬの構成を示すブロック図である。従来のレジスタ制御型ＤＬＬは、第１クロックバッファ１１１と、第２クロックバッファ１１２と、クロック分周器１１３と、第１〜第３遅延ライン１１４、１１５、１１６と、シフトレジスタ１１７と、シフト制御器１１８と、位相比較器１１９と、第１及び第２ＤＬＬドライバ１２０、１２１及び遅延モデル１２２とを備える。
【０００５】
各ブロックの機能及び動作を説明すれば、次の通りである。
【０００６】
第１クロックバッファ１１１は、外部反転クロック／ＣＬＫを入力され、外部クロックＣＬＫの立ち下がりエッジに同期する第１内部クロックｆａｌｌ＿ＣＬＫを生成する。
【０００７】
第２クロックバッファ１１２は、外部クロックＣＬＫを入力され、外部クロックＣＬＫの立ち上がりエッジに同期する第２内部クロックｒｉｓｅ＿ＣＬＫを生成する。
【０００８】
クロック分周器１１３は、第２内部クロックｒｉｓｅ＿ＣＬＫを１／ｎ（ｎは正の整数であり、通常ｎ＝８）に分周して、遅延モニターリングクロックｄｌｙ＿ｉｎ及び基準クロックｒｅｆを出力する。
【０００９】
第１ＤＬＬドライバ１２０は、第１遅延ライン１１４の出力ｉｆＣＬＫを駆動してＤＬＬクロックｆＣＬＫ＿ｄｌｌを生成し、第２ＤＬＬドライバ１２１は、第２遅延ライン１１５の出力ｉｒＣＬＫを駆動してＤＬＬクロックｒＣＬＫ＿ｄｌｌを生成する。
【００１０】
遅延モデル１２２は、第３遅延ライン１１６の出力（ｆｅｅｄｂａｃｋ＿ｄｌｙ）を入力され、クロックｆｅｅｄｂａｃｋ＿ｄｌｙが実際のクロック経路と同じ遅延条件を受けるように構成される。
【００１１】
位相比較器１１９は、遅延モデル１２２から出力されるフィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジの位相と基準クロックｒｅｆの立ち上がりエッジの位相とを比較する。
【００１２】
シフト制御器１１８は、位相比較器１１９から出力される制御信号ｃｔｒｌに応じて、第１〜第３遅延ライン１１４〜１１６のクロック位相をシフトさせるためのシフト制御信号ＳＲ、ＳＬを出力し、遅延同期（ｌｏｃｋｉｎｇ）がなされたことを表す遅延同期信号ｄｌｌ＿ｌｏｃｋｂを出力する。
【００１３】
シフトレジスタ１１７は、シフト制御器１１８から出力されるシフト制御信号ＳＲ、ＳＬに応じてレジスタを動作させることによって、第１内部クロックｆａｌｌ＿ＣＬＫを入力とする第１遅延ライン１１４、第２内部クロックｒｉｓｅ＿ＣＬＫを入力とする第２遅延ライン１１５、そして遅延モニターリングクロックｄｌｙ＿ｉｎを入力とする第３遅延ライン１１６の遅延量を調節する。
【００１４】
ここで、遅延モデル１２２は、ダミークロックバッファ、ダミー出力バッファ及びダミーロードを備え、複製回路（ｒｅｐｌｉｃａ  ｃｉｒｃｕｉｔ）とも呼ばれる。そして、ＤＬＬループ内のシフトレジスタ１１７及びシフト制御器１１８は、遅延部１１０内の第１〜第３遅延ライン１１４〜１１６を制御するための遅延制御信号発生部と言われる。
【００１５】
図１の遅延同期ループでクロックを同期するために必要な遅延量は、図２Ａ、２Ｂに示されている。
【００１６】
図２Ａのように、遅延モニターリングクロックｄｌｙ＿ｉｎが遅延モデル１２２を通過して最初にフィードバッククロックｆｅｅｄｂａｃｋとして出力される場合、基準クロックｒｅｆに対して、所定時間Ｄだけ先行するようにすれば、即ち、所定時間Ｄだけ遅延部１１０で遅延させることによって、フィードバッククロックｆｅｅｄｂａｃｋを基準クロックｒｅｆに同期させることができる。
【００１７】
ところが、図２Ｂに示すように、最初に現れるフィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジが基準クロックｒｅｆの立ち上がりの直後に存在する場合、フィードバッククロックｆｅｅｄｂａｃｋを基準クロックｒｅｆに同期させるためには、動作周波数の１周期に近い時間だけ遅延させて、基準クロックｒｅｆの次の立ち上がりエッジに同期させることになる。それは、ＤＬＬが最初に動作する時には最小数の単位遅延素子（Ｄｅｌａｙ  Ｕｎｉｔ）を使用するようにセットされていて、フィードバッククロックｆｅｅｄｂａｃｋの遅延量をそれ以上低減できないためである。
【００１８】
したがって、ＤＬＬ内部の遅延ライン部には、動作周波数の１周期に相当する時間だけ遅延させることができる程度に充分な数の単位遅延素子を設けなければならない。しかも、動作周波数が最も遅い場合、即ち周期が最も長い場合における遅延量が考慮されなければならない。
【００１９】
一方、ＤＬＬを構成する要素のうち、もっとも大きい面積を占める構成要素が遅延ライン部であるが、図１のようなＤＬＬでは、１周期に相当する遅延時間だけ遅延させるためには遅延ライン部が占める面積が非常に大きくなり、これによって電力消費も大きくなっていた。また、最悪の場合、フィードバッククロックｆｅｅｄｂａｃｋをほぼ１周期遅延させて同期させなければならないので、同期に要する時間（ｌｏｃｋｉｎｇ  ｔｉｍｅ）が長くなる問題もあった。
【００２０】
このような問題を解決するために、図３に示したような改善された形態の遅延同期ループ（ＤＬＬ）が提示された。
【００２１】
図３示したＤＬＬでは、まず位相比較器３１３が外部クロックＣＬＫの位相と最初に現れるフィードバッククロックｆｅｅｄｂａｃｋとの位相関係を比較した後、外部クロック自体をそのまま遅延ライン部３１７に出力するか、外部クロックＣＬＫと正反対の位相のクロックを遅延ライン部３１７に出力するか（即ち、ＭＵＸ３１５に入力されるｒＣＬＫ及びｆＣＬＫの何れを遅延ライン部３１７に出力するか）を判断する。これにより図３のＤＬＬでは、遅延ライン部に動作周波数の半周期に相当する数の単位遅延素子だけを設けることで充分であった。即ち、図２Ｂに示した場合にも対応可能になる。
【００２２】
図４Ａ、４Ｂは、図３の従来の技術に係る改善されたＤＬＬのロックタイミングを示す図であって、これを利用して図３のＤＬＬの動作を説明する。図４Ａは、ＤＬＬ動作の初期にフィードバックされるフィードバッククロックｆｅｅｄｂａｃｋの遅延時間ｔＤが、動作周波数の半周期ｔＣＫ／２よりも小さな場合を示している。
【００２３】
この場合には、クロックを同期させるために必要とする遅延量がｔＣＫ／２より大きいので、フィードバッククロックの遅延のために外部クロックＣＬＫを利用する代わりに、外部クロックＣＬＫと位相が反対、即ち位相が１８０度ずれた外部反転クロック／ＣＬＫを利用する。そうすれば、ｔＣＫ／２−ｔＤだけ遅延させればよいので、常にｔＣＫ／２よりも少ない遅延量でクロックを同期させることができる。
【００２４】
図４Ｂは、ＤＬＬ動作の初期にフィードバックされるフィードバッククロックｆｅｅｄｂａｃｋの遅延時間ｔＤが動作周波数の半周期ｔＣＫ／２よりも大きい場合を示している。この場合、ロックするために必要とする遅延量がｔＣＫ／２以下であるので、外部クロックＣＬＫを使用してフィードバッククロックｆｅｅｄｂａｃｋを生成する。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかし、図３に示した従来の技術に係る改善されたＤＬＬは、次のような問題を有している。
【００２６】
すなわち、ＤＬＬの動作初期に位相比較器３１３が外部クロックＣＬＫの位相とフィードバッククロックｆｅｅｄｂａｃｋの位相とを比較する時、２つのクロックの位相が極めて近接し、２つのクロックの位相を正常に比較するのが難しいデッドゾーン（ｄｅａｄ−ｚｏｎｅ）内に存在すれば、位相比較時にエラーが発生する。
【００２７】
図５は、図３の従来の技術に係る改善されたＤＬＬでエラーが発生することを示すタイミング図である。
【００２８】
ＤＬＬ動作の初期に外部クロックＣＬＫをフィードバックさせたフィードバッククロックｆｅｅｄｂａｃｋ＿ＣＬＫ（図３のｆｅｅｄｂａｃｋ）が、ほぼ動作周波数の半周期ｔＣＫ／２に近い遅延時間ｔＤを有する場合、外部反転クロック／ＣＬＫをフィードバックさせたフィードバッククロックｆｅｅｄｂａｃｋ＿ＣＬＫｂ＿ｉは、理想的な場合、図５の上から３番目に示すようなタイミングを有する。従って、位相比較器３１３は、フィードバッククロックｆｅｅｄｂａｃｋ＿ＣＬＫｂ＿ｉの遅延量を増加することを命令し、これに伴いフィードバッククロックの位相が遅延されて正常的に同期される。
【００２９】
しかし、現実的には、図５に示したフィードバッククロックｆｅｅｄｂａｃｋ＿ＣＬＫｂ＿ｒのように、位相比較器のデッドゾーンにとどまったり、ＤＬＬに印加される電圧の変化あるいはＤＬＬの温度変化など周辺状況の種々の変化によって、フィードバッククロックｆｅｅｄｂａｃｋ＿ＣＬＫｂ＿ｒの立ち上がりエッジが外部クロックＣＬＫの立ち上がりエッジを超える位相誤差が発生し得る。このような位相誤差によって位相比較器３１３は位相遅延を低減すること、すなわち、位相を前に戻すという命令をするようになるが、ＤＬＬの初期動作時のフィードバッククロックは、最小の単位遅延素子を経て出力されるので、それ以上位相遅延量を低減することができない。その結果、図３に示した従来の技術に係る改善されたＤＬＬでは、外部クロックに内部クロックを同期させることができないという深刻な問題がある。これを「スタタックフェイル（ｓｔｕｃｋ  ｆａｉｌ）」とも呼ぶ。
【００３０】
本発明は、上記した問題を解決するためになされたものであって、その目的は、スタックフェイルを防止できる遅延同期ループ及びその同期方法を提供することにある。
【００３１】
また、本発明はスタックフェイルを防止でき、且つ動作周波数のほぼ半周期に相当する遅延ライン部だけを使用することができる遅延同期ループ及びその同期方法を提供することも目的とする。
【課題を解決するための手段】
【００３２】
上記の目的を達成するために、本発明に係る第１の遅延同期ループは、外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループであって、前記遅延ラインの出力信号を遅延させる遅延モデルと、前記外部クロックの正位相に対応する第１クロック、及び前記外部クロックの反対位相に対応する第２クロックを出力するバッファ部と、前記第１クロックの位相及び前記遅延モデルから出力されるフィードバッククロックの位相を比較することにより、増加命令又は減少命令を出力する位相比較器と、前記増加命令又は前記減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力するシフトレジスタと、前記位相比較器の出力及び前記シフトレジスタの出力を用いて、前記第１クロック及び前記第２クロックのいずれかを選択して前記遅延ラインに出力するマルチプレクシング部とを備える。
【００３３】
好ましくは、前記マルチプレックシング部が、前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、前記第１クロック及び前記第２クロックのうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力する。
【００３４】
好ましくは、前記マルチプレックシング部が、前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第１クロック及び前記第２クロックのうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力する。
【００３５】
また、本発明に係る第２の遅延同期ループは、外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループであって、前記遅延ラインの出力信号を遅延させる遅延モデルと、前記外部クロックの正位相に対応する第１クロック、及び前記外部クロックの反対位相に対応する第２クロックを出力するバッファ部と、前記外部クロックの位相及び前記遅延モデルから出力されるフィードバッククロックの位相を比較することにより、増加命令又は減少命令を出力する位相比較器と、前記増加命令又は減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力するシフトレジスタと、前記位相比較器の出力及び前記シフトレジスタの出力を用いて、前記第１クロック及び前記第２クロックのいずれかを選択するマルチプレックシング部とを備える。
【００３６】
好ましくは、前記マルチプレックシング部が、前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、又は、前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第１クロック及び前記第２クロックののうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力する。
【００３７】
好ましくは、前記マルチプレックシング部が、前記位相比較器の出力と前記シフトレジスタの出力とを用いて、前記バッファ部の複数の出力のうち、いずれかを選択するための選択信号を出力するマルチプレクサ選択器と、前記選択信号に応じて前記バッファ部の入力を選択して出力するマルチプレクサとを備える。
【００３８】
また、本発明に係る遅延同期ループの同期方法は、外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループのクロック同期方法であって、前記外部クロックの正位相に対応する第１クロックと前記外部クロックの反対位相に対応する第２クロックを出力する第１ステップと、前記外部クロックの位相、及び前記遅延ラインから出力されるフィードバッククロックの位相を比較し、増加命令又は減少命令を出力する第２ステップと、前記増加命令又は減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力する第３ステップと、
前記増加命令又は減少命令、及び前記シフト信号を用いて、前記第１クロック及び前記第２クロックのいずれかを選択して前記遅延ラインに出力する第４ステップとを含む。
【００３９】
好ましくは、前記第４ステップが、前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、又は、前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第１クロック及び前記第２クロックのうち、出力されている一方のクロックに代えて、他方のクロックを選択して出力する。
【００４０】
好ましくは、前記第４ステップが、前記増加命令若しくは減少命令、及び前記シフト信号を用いて、前記第１クロック及び前記第２クロックのうち、いずれかを選択するための選択信号を出力する第５ステップと、前記選択信号に応じて、前記第１クロック及び前記第２クロックのうち、いずれか一方のクロックを出力する第６ステップとを含む。
【発明の効果】
【００４１】
本発明によれば、簡単な構成でありながらも遅延同期ループ内部に流入する電源関連の外部ノイズにより誘発されるスタックフェイル（Ｓｔｕｃｋ  ｆａｉｌ）を防止できる。
【００４２】
また、本発明によれば、スタックフェイルを防止し、且つ動作周波数のほぼ半周期に相当する遅延ライン部だけで構成することができるという長所がある。
【００４３】
また、本発明によれば、分周器を使用しないため、位相比較時における位相を歪曲させる要因が除去され、動作周波数が低くても同期を実現することが容易であるという長所がある。
【発明を実施するための最良の形態】
【００４４】
以下、添付した図を参照して本発明の好ましい実施の形態を詳細に説明する。
【００４５】
図６は、本発明の実施の形態に係る遅延同期ループを示すブロック図である。
【００４６】
本発明の実施の形態に係る遅延同期ループは、図３に示した従来技術の遅延同期ループように、第１及び第２入力バッファ６１１、６１２、位相比較器６１３、シフトレジスタ６１４、マルチプレクサ選択器（以下、「ＭＵＸ選択器」と記す）６１５、マルチプレクサ（以下、「ＭＵＸ」と記す）６１６、遅延ライン部６１７、遅延モデル６１８、及び出力バッファ６１９を備える。
【００４７】
本発明の実施の形態に係る遅延同期ループの特徴は、ＭＵＸ選択器６１５が位相比較器６１３の出力だけでなく、シフトレジスタ６１４の複数の出力のうち、最大シフトビットＭＳＢ及び最小シフトビットＬＳＢをも利用することである。
【００４８】
このような構成を有する本発明の実施の形態に係る遅延同期ループの動作を説明すれば、以下の通りである。
【００４９】
第１入力バッファ６１１は、外部クロックＣＬＫを非反転端子（＋端子）に、外部反転クロック／ＣＬＫを反転端子（−端子）に入力されて、外部クロックＣＬＫの立ち上がりエッジに同期する第１クロック（以下、立ち上がりクロックｒと記す）ＣＬＫを出力する。すなわち、第１入力バッファは、外部クロックＣＬＫと同じ位相（以下、正位相と記す）のクロックを出力する。そして、第２入力バッファ６１２は、外部クロックＣＬＫを反転端子（−端子）に、外部反転クロック／ＣＬＫを非反転端子（＋端子）に入力されて、外部クロックＣＬＫの立ち下がりエッジに同期する第２クロック（以下、立ち下りクロックと記す）ｆＣＬＫを出力する。すなわち、第２入力バッファ６１２は、外部クロックＣＬＫと位相が１８０度ずれた（以下、反対位相と記す）立ち下がりクロックｆＣＬＫを出力する。動作初期にはＭＵＸ選択器６１５は、ＭＵＸ６１６が外部クロックＣＬＫの正位相に対応するクロック、即ち、立ち上がりｒＣＬＫを出力する。動作初期にＭＵＸ６１６から出力される立ち上がりクロックｒＣＬＫは、遅延ライン部６１７内の最小数の単位遅延素子を経て出力される。
【００５０】
遅延ライン部６１７から出力されるクロックは、遅延モデル６１８を経てフィードバッククロックｆｅｅｄｂａｃｋとして出力され、位相比較器６１３に入力する。位相比較器６１３おいて、フィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジの位相と立ち上がりクロックｒＣＬＫの立ち上がりエッジの位相とが比較される。すなわち、位相比較器６１３は、フィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジにおいて、立ち上がりクロックが「Ｌ（ローレベル）」状態であれば、遅延を増加させるように「Ｕｐ」信号を出力し、フィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジにおいて、立ち上がりクロックが「Ｈ（ハイレベル）」状態であれば、遅延を減少させるように「Ｄｎ」信号を出力する。
【００５１】
ところが、動作初期に位相比較器６１３から「Ｄｎ」信号が出力されると、クロックの位相遅延をさらに減少させることは不可能である。したがって、この時には、ＭＵＸ６１６から遅延ライン部６１７に出力されるクロックの位相を反転させる。すなわち、ＭＵＸ６１６から、立ち上がりクロックｒＣＬＫではなく立ち下りクロックｆＣＬＫを出力する。立ち下りクロックｆＣＬＫが遅延ライン部６１７に入力されると、遅延モデル６１８から出力されるフィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジにおいて、立ち上がりクロックは「Ｌ」状態であり、したがって、遅延を増加させるように「Ｕｐ」信号を出力するようになる（図７参照）。
【００５２】
逆に、遅延ライン部６１７で遅延量を最大まで増加させた状態で、さらに遅延を増加させるように「Ｕｐ」信号が出力された場合にも、ＭＵＸ６１６から遅延ライン部６１７に出力されているクロックを切り替えて、位相が反転したクロックをＭＵＸ６１６から出力する（図８参照）。
【００５３】
一方、本発明の別の実施の形態として、位相比較器６１３が、立ち上がりｒＣＬＫの代わりに外部クロックＣＬＫを入力され、外部クロックＣＬＫの位相とフィードバッククロックｆｅｅｄｂａｃｋの位相とを比較して、上記と同様に制御できるということも当業者にとって自明である。
【００５４】
図９は、図６に示したＭＵＸ選択器６１５の内部構成の一例を示す回路図である。
【００５５】
図９に示したＭＵＸ選択器６１５は、最小シフトビット信号ＬＳＢと「Ｄｎ」信号とを否定論理積する第１ＮＡＮＤゲート９０１、最大シフトビット信号ＭＳＢと「Ｕｐ」信号とを否定論理積する第２ＮＡＮＤゲート９０２、第１ＮＡＮＤゲート９０１の出力と第２ＮＡＮＤゲート９０２の出力とを入力とするＮＯＲゲート９０３、制御クロックＣｏｎｔｒｏｌ＿Ｃｌｋに制御されてＮＯＲゲート９０３の出力を伝達するマジョリティーボウタ（Ｍａｊｏｒｉｔｙ  Ｖｏｔｅｒ）９０４、マジョリティーボウタ９０４から出力される信号に応じてオンオフが制御され、リセット反転信号／Ｒｅｓｅｔによってリセットされるスイッチ９０５、及び、スイッチ９０５の出力をラッチするラッチ９０６を備える。
【００５６】
ここで、スイッチ９０５は、リセット反転信号／Ｒｅｓｅｔによって制御され、オン状態で電源電圧を出力するＰＭＯＳトランジスタと、マジョリティーボウタ９０４の出力信号によって制御され、オン状態で接地電圧を出力するＭＯＳトランジスタとを備えている。
【００５７】
図１０は、図９に示したマジョリティーボウタ９０４の内部構成の一例を示す回路図である。
【００５８】
図１０に示したマジョリティーボウタ９０４は、直列接続される第１〜第３ＤフリップフロップＤＥＦ１〜３と、第１〜第３ＤフリップフロップＤＥＦ１〜３の出力の全てを入力とするＡＮＤゲートとを備えて構成されでいる。
【００５９】
ここで、第１ＤフリップフロップＤＥＦ１への入力ＤＡＴＡは、ＮＯＲゲート９０３の出力である。一方、制御クロックＣｏｎｔｒｏｌ＿Ｃｌｋは、例えば、立ち上がりクロックである。また、制御クロックＣｏｎｔｒｏｌ＿Ｃｌｋは、立ち上がりクロックを分周して生成したクロックであってもよい。
【００６０】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６１】
【図１】従来の技術に係るレジスタ制御型ＤＬＬの構成を示すブロック図である。
【図２Ａ】従来の技術に係るＤＬＬの同期動作を説明するタイミング図である。
【図２Ｂ】従来の技術に係るＤＬＬの同期動作を説明するタイミング図である。
【００６２】
【図３】従来の技術に係る改善された遅延同期ループの構成を示すブロック図である。
【図４Ａ】図３に示した改善されたＤＬＬの同期動作を説明するタイミング図である。
【図４Ｂ】図３に示した改善されたＤＬＬの同期動作を説明するタイミング図である。
【図５】図３に示した改善されたＤＬＬのエラー発生を説明するタイミング図である。
【図６】本発明の一実施の形態に係る遅延同期ループの構成を示すブロック図である。
【図７】最小遅延の状態で、さらに遅延量の減少が必要な場合の動作タイミング図である。
【図８】最大遅延時、追加的な遅延増加が必要な場合の動作波形図である。
【図９】図６のマルチプレクサ選択器の一例を示す回路図である。
【図１０】図９のマジョリティーボウタの一例を示す回路図である。
【符号の説明】
【００６３】
６１１      第１入力バッファ
６１２      第２入力バッファ
６１３      位相比較器
６１４      シフトレジスタ
６１５      マルチプレクサ選択器
６１６      マルチプレクサ
６１７      遅延ライン部
６１８      遅延モデル
６１９      出力バッファ
【図１】
2006129422.tif 000003
【図２Ａ】
2006129422.tif 000004
【図２Ｂ】
2006129422.tif 000005
【図３】
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【図４Ａ】
2006129422.tif 000007
【図４Ｂ】
2006129422.tif 000008
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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