(57)【要約】【課題】  異なる極性のゲート電極における、ゲート電極間の加工寸法差が小さく、かつ、ゲート絶縁膜や半導体基板に与えるダメージを極力低減させる半導体装置の製造方法を提供する。【解決手段】  ゲート電極膜をドライエッチングで加工する際に、ゲート電極膜における第１のゲート電極が形成される第１のゲート電極形成領域の表面から前記ゲート電極膜の内部の第１の深さまで、第１のゲート電極形成領域のエッチングレートと、不純物が導入されていない第２のゲート電極形成領域とのエッチングレートとが略同等となるような不純物濃度分布を形成する。【選択図】      図１
2006303072.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域と素子形成領域と、前記素子形成領域にゲート絶縁膜が形成されている半導体基板の上に、ゲート電極膜を形成するゲート電極膜形成工程と、
ゲート電極膜の一部に第１のマスクを形成する第１マスク形成工程と、
前記ゲート電極膜をドライエッチングで加工する際に、前記第１のマスクが形成されていない前記ゲート電極膜における不純物が導入される、第１のゲート電極を形成するための第１のゲート電極形成領域の表面からゲート電極膜の内部の第１の深さまで、第１のゲート電極形成領域の前記ゲート電極膜のエッチングレートと、不純物を導入しない第２のゲート電極を形成するための第２のゲート電極形成領域のゲート電極膜とのエッチングレートとが略同等となるような不純物濃度分布を形成するように、前記第１のゲート電極形成領域に前記不純物を導入する不純物導入工程と、
前記第１のマスクを除去する第１マスク除去工程と、
前記第１のゲート電極及び前記第２のゲート電極となる領域の前記ゲート電極膜の上に第２のマスクを形成する第２マスク形成工程と、
第１のドライエッチング条件で、前記ゲート絶縁膜まで達しない前記第１の深さの近傍まで前記ゲート電極膜をエッチングする第１ゲート電極膜加工工程と、
前記第１のドライエッチング条件よりも前記ゲート電極膜のエッチングレートが小さく、かつ、前記ゲート絶縁膜と前記ゲート電極膜とのエッチングの選択比が大きい第２のドライエッチング条件で、前記ゲート絶縁膜に到達するまで前記ゲート電極膜をエッチングして、前記第１のゲート電極及び前記第２のゲート電極を形成する第２ゲート電極膜加工工程と、
前記第２のマスクを除去する第２マスク除去工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記不純物導入工程では、不純物の導入はイオン注入法を用い、前記第１のゲート電極形成領域の前記第１の深さまで、前記第２のゲート電極形成領域とエッチングレートが前記第１のドライエッチング条件において、ほぼ同等となるようなドーズ量でイオン注入する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
前記不純物導入工程では、前記不純物を導入した後に、前記第１のマスクが形成されていない前記ゲート電極膜における前記第１のゲート電極が形成される第１のゲート電極形成領域の表面から前記ゲート電極膜の内部の第１の深さまで、前記第１のドライエッチング条件における、前記第１のゲート電極形成領域のエッチングレートと前記第２のゲート電極形成領域とのエッチングレートとが、略同等となるような不純物濃度分布になるように熱処理する熱処理工程と、を含む半導体装置の製造方法。
【請求項４】
請求項２または３に記載の半導体装置の製造方法であって、
前記ドーズ量は、４×１０15ions・ｃｍ-2以上６×１０15ions・ｃｍ-2以下とする半導体装置の製造方法。
【請求項５】
請求項２乃至４のいずれか一項に記載の半導体装置の製造方法であって、
前記熱処理の温度は、６００℃以上１０００℃以下とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に２つ以上の極性の異なるゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
上記のようなゲート電極を有する、例えば、半導体装置としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）素子の製造における、ゲート電極の形成は、通常ポリシリコンを用いている。ゲート電極は、ＭＩＳＦＥＴ素子の極性に応じて不純物が導入される。例えば、ｎ型のＭＩＳＦＥＴ素子が形成される第１のゲート電極形成領域のポリシリコン膜には、リン（Ｐ）が導入される。一方、ｐ型のＭＩＳＦＥＴ素子が形成される第２のゲート電極形成領域のポリシリコン膜は、不純物が導入しないようにする。ゲート電極は、フォトリソグラフィ法でマスクを形成した後に、ドライエッチング法を用いて加工される。
【０００３】
上記のポリシリコン膜の加工において、第１のゲート電極形成領域のポリシリコン膜の方が、不純物が導入されていることにより、結晶欠陥または結晶に歪が生じることから、第２のゲート電極形成領域のポリシリコン膜よりもエッチングレートが速くなる。すなわち、第１のゲート電極形成領域のポリシリコン膜は、第２のゲート電極形成領域のポリシリコン膜よりもエッチング量が多くなる。したがって、第１のゲート電極形成領域に形成されるゲート電極は、第２の領域のゲート電極よりも形状が細る形状不良が発生する。また、非常に薄い酸化シリコン膜で形成されているゲート酸化膜の一部をエッチングする等のダメージを与え、さらには、その下のシリコン基板にもダメージを与えるという問題がある。
【０００４】
上記の課題を解決するための方法として、例えば、特許文献１では、極性の異なるゲート電極を同時にドライエッチング法により加工するときに、多段階の異なるエッチング条件を用いる半導体装置の製造方法を開示している。
【０００５】
【特許文献１】特開２００２−３６８１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の特許文献１が開示する方法を用いても、最初の段階におけるエッチング条件は、従来の条件とほぼ同じなので、第１のゲート電極形成領域に形成されるゲート電極と、第２のゲート電極形成領域に形成されるゲート電極とに加工寸法差が生じるという課題が残る。ゲート電極の加工寸法差は、特にＭＩＳＦＥＴ素子の微細化が進むほど、大きな問題となる。
本発明の目的は、異なる極性のゲート電極における、ゲート電極間の加工寸法差が小さく、かつ、ゲート絶縁膜や半導体基板に与えるダメージを極力低減させる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は、素子分離領域と素子形成領域と、前記素子形成領域にゲート絶縁膜が形成されている半導体基板の上に、ゲート電極膜を形成するゲート電極膜形成工程と、ゲート電極膜の一部に第１のマスクを形成する第１マスク形成工程と、前記ゲート電極膜をドライエッチングで加工する際に、前記第１のマスクが形成されていない前記ゲート電極膜における不純物が導入される、第１のゲート電極を形成するための第１のゲート電極形成領域の表面からゲート電極膜の内部の第１の深さまで、第１のゲート電極形成領域の前記ゲート電極膜のエッチングレートと、不純物を導入しない第２のゲート電極を形成するための第２のゲート電極形成領域のゲート電極膜とのエッチングレートとが略同等となるような不純物濃度分布を形成するように、前記第１のゲート電極形成領域に前記不純物を導入する不純物導入工程と、前記第１のマスクを除去する第１マスク除去工程と、前記第１のゲート電極及び前記第２のゲート電極となる領域の前記ゲート電極膜の上に第２のマスクを形成する第２マスク形成工程と、第１のドライエッチング条件で、前記ゲート絶縁膜まで達しない前記第１の深さの近傍まで前記ゲート電極膜をエッチングする第１ゲート電極膜加工工程と、前記第１のドライエッチング条件よりも前記ゲート電極膜のエッチングレートが小さく、かつ、前記ゲート絶縁膜と前記ゲート電極膜とのエッチングの選択比が大きい第２のドライエッチング条件で、前記ゲート絶縁膜に到達するまで前記ゲート電極膜をエッチングして、前記第１のゲート電極及び前記第２のゲート電極を形成する第２ゲート電極膜加工工程と、前記第２のマスクを除去する第２マスク除去工程と、を有することを要旨とする。
【０００８】
本発明に係る半導体装置の製造方法によれば、不純物導入工程により、第１のゲート電極形成領域と、第２のゲート電極形成領域とが、ゲート電極膜の内部の第１の深さまで、ほぼ同じエッチングレートとなるような不純物濃度分布を有するように第１のゲート電極形成領域に不純物を導入していることにより、第１ゲート電極膜加工工程において、第１のエッチング条件で第１のゲート電極形成領域の加工深さと、第２のゲート電極形成領域の加工深さとが、第１の深さの近傍までほぼ同じにエッチングすることができる。第２ゲート電極膜加工工程では、エッチングレートが小さく、かつ、ゲート電極膜とゲート絶縁膜とのエッチングレートの選択比が大きい第２のエッチング条件で、ゲート電極膜の第１の深さからゲート絶縁膜に到達するところまでエッチングする。したがって、従来のゲート電極形成とは異なり、第１ゲート電極加工工程において、第１のゲート電極形成領域と第２のゲート電極形成領域とをほぼ同じエッチング条件で加工できることから、第１のゲート電極と第２のゲート電極との加工寸法差を小さくすることができる。また、第２のエッチング条件は、ゲート電極膜とゲート絶縁膜とのエッチングの選択比が大きいことにより、ゲート絶縁膜はほとんどエッチングされにくいことから、ゲート絶縁膜や、当該ゲート絶縁膜の下にある半導体基板に与えるダメージを極力低減させることができる。
ここで、エッチングレートとは、エッチングすべき膜をエッチングする単位当たりの速度のことであり、エッチングの選択比とは、ゲート電極膜のエッチング量／ゲート絶縁膜のエッチング量のことである。
【０００９】
また、本発明は、上記に記載の半導体装置の製造方法であって、前記不純物導入工程では、不純物の導入はイオン注入法を用い、前記第１のゲート電極形成領域の前記第１の深さまで、前記第２のゲート電極形成領域とエッチングレートが前記第１のドライエッチング条件において、ほぼ同等となるようなドーズ量でイオン注入することを要旨とする。
【００１０】
また、本発明は、上記に記載の半導体装置の製造方法であって、前記不純物導入工程では、前記不純物を導入した後に、前記第１のマスクが形成されていない前記ゲート電極膜における前記第１のゲート電極が形成される第１のゲート電極形成領域の表面から前記ゲート電極膜の内部の第１の深さまで、前記第１のドライエッチング条件における、前記第１のゲート電極形成領域のエッチングレートと前記第２のゲート電極形成領域とのエッチングレートとが、略同等となるような不純物濃度分布になるように熱処理する熱処理工程と、を含むことを要旨とする。
【００１１】
また、本発明は、上記に記載の半導体装置の製造方法であって、前記ドーズ量は、４×１０15ions・ｃｍ-2以上６×１０15ions・ｃｍ-2以下とするのが好ましい。
【００１２】
また、本発明は、上記に記載の半導体装置の製造方法であって、前記熱処理の温度は、６００℃以上１０００℃以下とするのが好ましい。
【発明を実施するための最良の形態】
【００１３】
図１は、本実施形態における異なる極性のゲート電極を有する半導体装置としてのＭＩＳＦＥＴのゲート電極が形成されている半導体基板の模式断面図を示す。
半導体基板としてのシリコン基板１には、半導体装置１００としてのｎ型のＭＩＳＦＥＴ１００ａ及びｐ型のＭＩＳＦＥＴ１００ｂを形成するための素子形成領域３と、ＭＩＳＦＥＴ１００を分離するための素子分離領域としてのＬＯＣＯＳ２が形成されている。素子形成領域３の上には、ゲート絶縁膜４が形成されている。
【００１４】
素子形成領域３は、ｎ型のＭＩＳＦＥＴ１００ａを形成するための領域３ａとｐ型のＭＩＳＦＥＴ１００ｂを形成するための領域３ｂとを有する。ｎ型のＭＩＳＦＥＴ１００ａは、第１のゲート電極６を有している。一方、ｐ型のＭＩＳＦＥＴ１００ｂは、第２のゲート電極７を有している。第１のゲート電極６は、ｎ型の不純物としてのリン（以下「Ｐ」という。）が導入されているポリシリコンで形成されている。一方、第２のゲート電極７は、不純物が導入されていないポリシリコンで形成されている。
【００１５】
同図のような極性の異なる複数のゲート電極を有するＭＩＳＦＥＴ１００ａ及びＭＩＳＦＥＴ１００ｂを得ることが本実施形態の目的である。上記のようなＭＩＳＦＥＴ１００ａ及びＭＩＳＦＥＴ１００ｂにおいて、第１のゲート電極６及び第２のゲート電極７の加工寸法差がなく、かつシリコン基板１にダメージを極力与えないような製造方法を以下に説明する。
【００１６】
図２（ａ）は、ｎ型のＭＩＳＦＥＴ１００ａ及びｐ型のＭＩＳＦＥＴ１００ｂを形成するための素子形成領域３と、ＬＯＣＯＳ２と、その上にゲート絶縁膜４が形成されたシリコン基板１を示す。素子形成領域３は、さらにｎ型のＭＩＳＦＥＴ１００ａを形成するための素子形成領域３ａと、ｐ型のＭＩＳＦＥＴ１００ｂを形成するための素子形成領域３ｂとに分かれる。ゲート絶縁膜は、２，５ｎｍの酸化シリコン膜で形成されている。
【００１７】
図２（ｂ）は、ゲート電極膜形成工程を示す。シリコン基板１の全面にわたって、ゲート電極膜としてのポリシリコン膜５を熱ＣＶＤ（Chemical Vapor Deposition）法で形成する。ここでは、不純物は導入されていない、いわゆるノンドープのポリシリコン膜５を約２００ｎｍの膜厚で形成する。ここで、ｎ型のＭＩＳＦＥＴ１００ａを形成するための素子形成領域３ａ上のポリシリコン膜５を第１ゲート電極形成領域５ａ、ｐ型のＭＩＳＦＥＴ１００ｂを形成するための素子形成領域３ｂのポリシリコン膜５の領域を第２ゲート電極形成領域５ｂと定義する。
【００１８】
図２（ｃ）は、第１マスク形成工程を示す。ポリシリコン膜５が形成されたシリコン基板１の上に、フォトリソグラフィー法により、少なくとも第２ゲート電極形成領域５ｂを覆うようにパターン形成した第１のマスクとしてのフォトレジスト８を形成する。
【００１９】
図３（ａ）は、不純物導入工程におけるイオン注入工程、及び熱処理工程を示す。フォトレジスト８まで形成されたシリコン基板１の全面に、イオン注入法により不純物としてのＰイオン９を素子形成領域３ａ上のポリシリコン膜５に導入する。このときのイオン注入条件は、注入エネルギーを２０ｋｅＶ、ドーズ量を４×１０15ions・ｃｍ-2である。イオン注入することにより、第１ゲート電極形成領域５ａに不純物が導入される。
【００２０】
次に、フォトレジスト８を除去した後、第１ゲート電極形成領域５ａに導入されたＰイオンを、所定の不純物濃度分布になるように熱処理する。このときの熱処理条件は、５％の酸素を含んだ窒素ガスの雰囲気中で、８００℃の温度で、処理時間は２０分である。
【００２１】
図３（ｂ）は、第２マスク形成工程を示す。ポリシリコン膜５の上に、第１のゲート電極６及び第２のゲート電極７を形成する領域を覆うように、パターン形成されたフォトレジスト１０をフォトリソグラフィー法を用いて形成する。
【００２２】
図３（ｃ）は、第１ゲート電極膜加工工程を示す。ポリシリコン膜５を、第１のドライエッチング条件を用いて、ゲート絶縁膜４まで到達しない、ポリシリコン膜５の途中までエッチングする。ここで、第１のドライエッチングは、ポリシリコン膜５のエッチングレートが比較的速く、ゲート絶縁膜４の形成している酸化シリコン膜とポリシリコンとのエッチングの選択比が小さい第１のドライエッチング条件を用いる。
【００２３】
次に第１の深さについて説明する。
図４は、第１ゲート電極形成領域５ａの不純物濃度分布を示すグラフである。横軸はポリシリコン膜５の中の距離を示しており、ポリシリコン膜５の最表面を原点とし、ゲート絶縁膜までの距離をｔ0としている。すなわち、ｔ0は、ポリシリコン膜５の膜厚を示している。縦軸はゲート電極膜５に導入される不純物の濃度を示している。本実施形態ではＰイオンの濃度である。
【００２４】
不純物濃度がＣ1のとき、ポリシリコン膜５の最表面からポリシリコン膜５の中までの距離をｔ1とする。不純物濃度Ｃ1以下の場合、上記の第１のドライエッチング条件において、不純物が導入されていない第２ゲート電極形成領域５ｂとほぼ同等のエッチングレートが得られる。したがって、第１の深さをｔとすると、０＜ｔ＜ｔ1の任意の範囲で設定することができる。ただし、後に説明する第２ゲート電極膜加工工程では、ポリシリコン膜５のエッチングレートが第１のドライエッチング条件よりも低い第２のドライエッチング条件でポリシリコン膜５を加工するため、第１の深さはｔ1の近傍とするのが好ましい。
【００２５】
本実施形態では、ｔ1の値は約１５０ｎｍである。後の第２ゲート電極膜加工工程でのエッチング条件等を考慮した場合、ｔ1の値は、１２０ｎｍ以上１７０ｎｍ以下の範囲にするのが好ましい。ｔ1の値が１２０ｎｍ未満の場合は、第２のドライエッチング条件で加工するポリシリコン膜５の量が多くなることにより、第１のゲート電極６及び第２のゲート電極７を形成する時間が長くなってしまう。ｔ1の値が、１７０ｎｍを超えて大きい場合には、第１ゲート電極膜加工工程で残すポリシリコン膜５の膜厚が小さくなることから、第１のドライエッチング条件を用いたエッチングでゲート絶縁膜４にダメージが加わる。上記のことを勘案すると、ｔ1の値の範囲で、さらに好ましいのは、４００ｎｍ以上７００ｎｍ以下の範囲であり、さらに好ましくは４５０ｎｍ以上５５０ｎｍ以下の範囲である。
【００２６】
ｔ1の値を上記の範囲にするためには、不純物導入工程におけるイオン注入条件のドーズ量を４×１０15ions・ｃｍ-2以上６×１０15ions・ｃｍ-2以下とする。４×１０15ions・ｃｍ-2未満の場合には、本来の目的である第１のゲート電極６をｎ型の極性にすることができなくなる。また、６×１０15ions・ｃｍ-2を超えて大きい場合には、ポリシリコン膜５全体の不純物濃度が大きくなるので、不純物濃度がＣ1以下となる第１の深さｔの範囲が、上記の範囲に入らなくなる。
【００２７】
また、熱処理工程における熱処理の温度は、６００℃以上１０００℃以下とするのが好ましい。熱処理温度が６００℃未満の場合、ポリシリコン膜５に導入された不純物がほとんど拡散しないため、不純物分布が図４のようにならず、イオン注入法で不純物を導入した場合、イオン注入エネルギーに応じた深さに最大ピークを有する分布になる。イオン注入エネルギーが小さい場合、ポリシリコン膜５の表面に近い領域に不純物分布の最大ピークが存在することになる。このため、第１ゲート電極形成領域５ａと第２ゲート電極形成領域５ｂとのエッチングレートに差が生じる。
【００２８】
また、イオン注入エネルギーを大きくして不純物の最大ピークをゲート絶縁膜４に近い領域に形成し、不純物分布の最大ピークが上記の第１の深さｔの範囲に入るようにした場合でも、イオン注入によるポリシリコン膜５に加わるダメージが大きくなる。したがって、第１ゲート電極形成領域５ａと第２ゲート電極形成領域５ｂとのエッチングレートに差が生じる。
【００２９】
熱処理温度が１０００℃を超えて大きい場合には、ポリシリコン膜５における不純物分布が均一になるため、従来のゲート電極の形成と同様に、第１のドライエッチング条件でエッチングする際に、第１ゲート電極形成領域５ａと第２ゲート電極形成領域５ｂとのエッチングレートに差が生じる。
【００３０】
なお、不純物濃度分布は、図４のような場合に限らず、第１のドライエッチング条件で、第１ゲート電極形成領域５ａと第２ゲート電極形成領域５ｂとが同等のエッチングレートになればよい。上記の同等のエッチングレートを得るために、イオン注入法だけの処理で同等のエッチングレートになる不純物分布濃度が得られる。
【００３１】
上記のように第１ゲート電極加工工程で、ポリシリコン膜５を第１の深さｔ1までエッチング加工した後、第２ゲート電極膜加工工程を行う。
第２ゲート電極加工工程では、第２のドライエッチング条件を用いて、残りのポリシリコン膜５を除去する。これにより、図１に示した加工寸法差がない第１のゲート電極６及び第２のゲート電極７を得ることができる。ここで、第２のドライエッチング条件は、第１のエッチング条件よりもポリシリコン膜５のエッチングレートが低いが、酸化シリコン膜とのエッチング選択比が高い。したがって、第２電極膜加工工程では、酸化シリコン膜で形成されているゲート絶縁膜４に、ドライエッチング等の加工によるダメージをほとんど与えることなく、ポリシリコン膜５を加工することができる。
【００３２】
上記の工程を実施することにより、従来のゲート電極形成とは異なり、第１ゲート電極加工工程において、第１のゲート電極形成領域と第２のゲート電極形成領域とをほぼ同じエッチング条件で加工できることから、第１のゲート電極６と第２のゲート電極７との加工寸法差を小さくすることができる。また、第２のエッチング条件は、ゲート電極膜５とゲート絶縁膜４とのエッチングの選択比が大きいことにより、ゲート絶縁膜４はほとんどエッチングされにくいことから、ゲート絶縁膜４や、当該ゲート絶縁膜の下にあるシリコン基板１に与えるダメージを極力低減させることができる。
【図面の簡単な説明】
【００３３】
【図１】異なる極性のゲート電極を有する半導体装置としてのＭＩＳＦＥＴのゲート電極が形成されている半導体基板の模式断面図。
【図２】（ａ）〜（ｃ）は、ＭＩＳＦＥＴのゲート電極の形成を示す工程断面図。
【図３】（ａ）〜（ｃ）は、ＭＩＳＦＥＴのゲート電極の形成を示す工程断面図。
【図４】第１ゲート電極膜形成領域のゲート電極膜の不純物濃度分布を示すグラフ。
【符号の説明】
【００３４】
１…半導体基板、２…素子分離領域、３…素子形成領域、３ａ…ｎ型のＭＩＳＦＥＴ形成領域、３ｂ…ｐ型のＭＩＳＦＥＴ形成領域、４…ゲート絶縁膜、５…ポリシリコン膜、５ａ…第１ゲート電極形成領域、５ｂ…第２ゲート電極形成領域、６…第１のゲート電極、７…第２のゲート電極、８…第１のマスクとしてのフォトレジスト、９…不純物、１０…第２のマスクとしてのフォトレジスト、１００ａ…ｎ型のＭＩＳＦＥＴ、１００ｂ…ｐ型のＭＩＳＦＥＴ。
【図１】
2006303072.tif 000003
【図２】
2006303072.tif 000004
【図３】
2006303072.tif 000005
【図４】
2006303072.tif 000006