(57)【要約】【課題】  データ出力後の送信回路のクロック信号の状態に関わらず、受信回路のクロック信号に同期して信号を出力するインターフェイス回路を提供する。【解決手段】  送信回路の出力データが書き込まれる先入れＦＩＦＯメモリ１１と、ＦＩＦＯメモリ１１に書き込まれた出力データのアドレスが順次格納されるアドレス格納回路１２と、アドレス格納回路１２に格納されたアドレスを、出力データの１パケットのビット数に基づいて設定される一定周期で受信する第１記憶回路１３と、第１記憶回路１３に格納されたアドレスを、一定周期で受信する第２記憶回路２３と、第２記憶回路２３に格納されたアドレスを順次読み出すアドレス読み出し回路２２と、アドレス読み出し回路２２に読み出されたアドレスに基づいてＦＩＦＯメモリ１１から読み出されるデータが入力され、シリアル−パラレル変換したデータを受信回路３に出力する変換回路２１とを備える。【選択図】      図１
2006115403.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック信号に同期して動作する送信回路から出力されるデータをシリアル−パラレル変換し、該シリアル−パラレル変換されたデータを、第２クロック信号に同期して動作する受信回路に出力するインターフェイス回路であって、
前記第１クロック信号に同期して、前記送信回路の出力データが書き込まれる先入れ先出し方式メモリと、
前記先入れ先出し方式メモリに書き込まれた前記出力データのアドレスが順次格納されるアドレス格納回路と、
前記アドレス格納回路に格納された前記アドレスを、前記出力データの１パケットのビット数に基づいて設定される一定周期で受信する第１記憶回路と、
前記第１記憶回路に格納された前記アドレスを、前記一定周期で受信する第２記憶回路と、
前記第２記憶回路に格納された前記アドレスを順次読み出すアドレス読み出し回路と、
前記アドレス読み出し回路に読み出された前記アドレスに基づいて前記先入れ先出し方式メモリから前記第２クロック信号に同期して読み出されるデータが入力され、シリアル−パラレル変換したデータを前記受信回路に出力する変換回路
とを備えることを特徴とするインターフェイス回路。
【請求項２】
前記アドレス格納回路に格納された前記アドレスを前記第１記憶回路に受信させる制御信号を、前記一定周期で前記第１記憶回路に出力する第１制御回路を更に備えることを特徴とする請求項１に記載のインターフェイス回路。
【請求項３】
前記第１記憶回路に格納された前記アドレスを前記第２記憶回路に受信させる制御信号を、前記一定周期で前記第２記憶回路に出力する第２制御回路を更に備えることを特徴とする請求項１又は２に記載のインターフェイス回路。
【請求項４】
前記変換回路の出力を分周する分周回路を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載のインターフェイス回路。
【請求項５】
前記先入れ先出し方式メモリから出力されるデータから、一部のデータを除いて出力するシフト回路を更に備えることを特徴とする請求項１乃至４のいずれか１項に記載のインターフェイス回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル−パラレル変換機能をもつインターフェイス回路に係り、特に送信回路のクロック信号に同期した信号をシリアル−パラレル変換し、受信回路のクロック信号に同期して出力するインターフェイス回路に関する。
【背景技術】
【０００２】
互いに独立したクロック信号に同期して動作する送信回路と受信回路間に配置される、シリアル−パラレル変換機能をもつインターフェイス回路は、送信回路のクロック信号（以下において「第１クロック信号」という。）に同期して、送信回路から出力されたデータのシリアル−パラレル変換を行う。シリアル−パラレル変換されたデータは、先入れ先出し方式メモリ（以下において、「ＦＩＦＯメモリ」という。）に書き込まれる。次いで、受信回路のクロック信号（以下において「第２クロック信号」という。）に同期してＦＩＦＯメモリからデータが読み出され、受信回路に出力される（例えば、特許文献１参照。）。その際、ＦＩＦＯメモリに書き込まれたデータのアドレスは、第１クロック信号に同期して動作する第１のアドレス格納回路に格納された後、第２クロック信号に同期して動作する第２のアドレス格納回路に転送される。そして、第２のアドレス格納回路に転送されるアドレスを、第２クロック信号に同期して動作するアドレス読み出し回路が追従して読み出す。アドレス読み出し回路が読み出したアドレスに基づき、ＦＩＦＯメモリからデータが読み出される。そのため、第１クロック信号に同期してインターフェイス回路に入力されたデータは、第２クロック信号に同期して出力される。
【０００３】
一般に、シリアル−パラレル変換には数サイクルを必要とする。ただし、同期処理を伴うシリアル−パラレル変換に費やされるサイクル数が、想定されたサイクル数より増加する場合がある。その場合、送信回路とインターフェイス回路の動作にタイミングのずれが生じる。つまり、送信回路がインターフェイス回路に信号を出力してから、ＦＩＦＯメモリの読み出しが行われるまでに費やされる第１クロック信号数が通常より多くなる。一方、インターフェイス回路にデータを送信してから、一定時間後に、第１クロック信号が停止する場合がある。その場合、送信回路がデータを出力した後、ＦＩＦＯメモリからデータがすべて読み出されたと想定される時刻後に、第１クロック信号は停止する。しかし、送信回路とインターフェイス回路の動作にタイミングのずれが生じている場合に、第１のアドレス格納回路から第２のアドレス格納回路へのアドレスの転送が終了する前に第１クロック信号が停止し、そのため第１のアドレス格納回路が停止する場合があった。その結果、アドレスの転送が正常に完了せず、ＦＩＦＯメモリからのデータの読み出しが不完全になる場合があった。
【特許文献１】特開昭６３−２２４５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、データ出力後の送信回路のクロック信号の状態に関わらず、受信回路のクロック信号に同期して信号を出力するインターフェイス回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の特徴は、第１クロック信号に同期して動作する送信回路から出力されるデータをシリアル−パラレル変換し、そのシリアル−パラレル変換されたデータを、第２クロック信号に同期して動作する受信回路に出力するインターフェイス回路であって、（イ）第１クロック信号に同期して、送信回路の出力データが書き込まれる先入れ先出し方式メモリと、（ロ）先入れ先出し方式メモリに書き込まれた出力データのアドレスが順次格納されるアドレス格納回路と、（ハ）アドレス格納回路に格納されたアドレスを、出力データの１パケットのビット数に基づいて設定される一定周期で受信する第１記憶回路と、（ニ）第１記憶回路に格納されたアドレスを、一定周期で受信する第２記憶回路と、（ホ）第２記憶回路に格納されたアドレスを順次読み出すアドレス読み出し回路と、（ヘ）アドレス読み出し回路に読み出されたアドレスに基づいて先入れ先出し方式メモリから第２クロック信号に同期して読み出されるデータが入力され、シリアル−パラレル変換したデータを受信回路に出力する変換回路とを備えるインターフェイス回路であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、データ出力後の送信回路のクロック信号の状態に関わらず、受信回路のクロック信号に同期して信号を出力するインターフェイス回路を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の第１又は第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
また、以下に示す第１又は第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係るインターフェイス回路は、図１に示すように、第１クロック信号に同期して動作する送信回路２から出力されるデータをシリアル−パラレル変換し、そのシリアル−パラレル変換されたデータを、第２クロック信号に同期して動作する受信回路に出力するインターフェイス回路１である。インターフェイス回路１は、送信回路２に接続され、第１クロック信号に同期して送信回路の出力データが書き込まれるＦＩＦＯメモリ１１と、ＦＩＦＯメモリ１１に接続され、ＦＩＦＯメモリ１１に書き込まれた出力データのアドレスが順次格納されるアドレス格納回路１２と、アドレス格納回路１２に接続され、アドレス格納回路１２に格納されたアドレスを、出力データの１パケットのビット数に基づいて設定される一定周期で受信する第１記憶回路１３を備える。更に、インターフェイス回路１は、第１記憶回路１３に接続され、第１記憶回路１３に格納されたアドレスを、一定周期で受信する第２記憶回路２３と、第２記憶回路２３に接続され、第２記憶回路２３に格納されたアドレスを順次読み出すアドレス読み出し回路２２と、アドレス読み出し回路２２に読み出されたアドレスに基づいてＦＩＦＯメモリ１１から第２クロック信号に同期して読み出されるデータが入力され、シリアル−パラレル変換したデータを受信回路３に出力する変換回路２１とを備える。ＦＩＦＯメモリ１１に、アドレス読み出し回路２２及び変換回路２１が接続される。又、変換回路２１に受信回路３が接続される。
【００１０】
又、インターフェイス回路１は、アドレス格納回路１２に格納されたアドレスを第１記憶回路１３に受信させる制御信号Ｐ１を、一定周期で第１記憶回路１３に出力する第１制御回路１４を備える。第１制御回路１４に、アドレス格納回路１２及び第１記憶回路１３に接続される。更に、インターフェイス回路１は、第１記憶回路１３に格納されたアドレスを第２記憶回路２３に受信させる制御信号Ｐ２を、一定周期で第２記憶回路２３に出力する第２制御回路２４を備える。第２制御回路２４は、アドレス読み出し回路２２及び第２記憶回路２３が接続される。又、第１制御回路１４に第２制御回路２４が接続される。
【００１１】
送信回路２、ＦＩＦＯメモリ１１、アドレス格納回路１２、第１記憶回路１３及び第１制御回路１４は、第１クロック信号に同期して動作する。一方、受信回路３、変換回路２１、アドレス読み出し回路２２、第２記憶回路２３及び第２制御回路２４は、第２クロック信号に同期して動作する。第１クロック信号と第２クロック信号はサイクルは同一である。そのため、例えば、第１クロック信号と第２クロック信号は、図示を省略する基準クロック回路から出力される基準クロック信号に基づいて生成される。
【００１２】
図１に示したインターフェイス回路１の動作の例を、図２に示すタイミングチャートを参照しながら、以下に説明する。以下においては、送信回路２から出力されるデータの１パケットが８ビットの場合について例示的に説明する。
【００１３】
図２に示す時刻ｔ０において、送信回路２から出力されたデータがＦＩＦＯメモリ１１に書き込まれる。ＦＩＦＯメモリ１１にデータが書き込まれるのと同時に、書き込まれたデータのアドレスが、アドレス格納回路１２に格納される。アドレス格納回路１２の動作は、第１制御回路１４に制御される。送信回路２から出力されたデータの１パケットが８ビットの場合、時刻ｔ０から、時刻ｔ０の８サイクル後の時刻ｔ１の間、ＦＩＦＯメモリ１１に書き込まれた８ビットのデータのアドレスがアドレス格納回路１２に順次格納される。
【００１４】
次いで、時刻ｔ１において、第１制御回路１４から出力される制御信号Ｐ１が第１記憶回路１３に入力され、第１記憶回路１３が更新される。第１記憶回路１３の更新とは、アドレス格納回路１２に格納された１パケットのデータのアドレスを、第１記憶回路１３に受信させることである。第１記憶回路１３が更新される周期Ｔ１は、送信回路２から出力される出力データの１パケットのビット数に基づいて設定される。具体的には、１パケットのデータがＦＩＦＯメモリ１１に書き込まれるのに要するサイクル数を基準にして、第１制御回路１４は第１記憶回路１３を更新する制御信号Ｐ１を出力する。したがって、図２に示した例では、第１記憶回路１３が更新される周期Ｔ１は８サイクルである。
【００１５】
更に、時刻ｔ１において、第１制御回路１４から第２制御回路２４に受信開始信号ＳＦが出力される。「受信開始信号」は、送信回路２から１パケットのデータの出力が終了し、ＦＩＦＯメモリ１１に格納されたデータの読み出しが開始できることを示す信号である。受信開始信号ＳＦが入力されると、第２制御回路２４から出力される制御信号Ｐ２が第２記憶回路２３に入力され、第２記憶回路２３が更新される。第２記憶回路２３の更新とは、第１記憶回路１３に格納されたアドレスを、第２記憶回路２３に受信させることである。第２記憶回路２３が更新される周期Ｔ２は、第１記憶回路１３が更新される周期Ｔ１と同様に設定される。即ち、１パケットのデータがＦＩＦＯメモリ１１に書き込まれるのに要するサイクル数を基準にして、第２制御回路２４は第２記憶回路２３を更新する制御信号Ｐ２を出力する。したがって、図２に示した例では、第２記憶回路２３が更新される周期Ｔ２は８サイクルである。
【００１６】
ただし、第１記憶回路１３が更新される前に、第１記憶回路１３のアドレスを第２記憶回路２３が受信しないように設定する必要がある。即ち、第１記憶回路１３を更新するタイミングと、第２記憶回路２３を更新するタイミングが重ならないように設定する。そのため、時刻ｔ１から、例えば４サイクル後の時刻ｔ２において、第２記憶回路２３の更新を指示する制御信号Ｐ２を、第２制御回路２４が第２記憶回路２３に出力する。図２においては、時刻ｔ１と時刻ｔ２の間隔が４サイクルに設定された例を示した。しかし、時刻ｔ１と時刻ｔ２の間隔は任意に設定できる。即ち、インターフェイス回路１の処理時間を短縮したい場合は、時刻ｔ１と時刻ｔ２の間隔を小さく設定する。一方、インターフェイス回路１での誤動作の発生の可能性を小さくしたい場合は、時刻ｔ１と時刻ｔ２の間隔を大きく設定する。
【００１７】
時刻ｔ２において、第２記憶回路２３に制御信号Ｐ２が入力され、第１記憶回路１３に格納されたアドレスのデータを、第２記憶回路２３が受信する。そのため、時刻ｔ２以降に第１クロック信号が停止しても、ＦＩＦＯメモリ１１に格納されたデータのアドレスは第２記憶回路２３に格納されているため、ＦＩＦＯメモリ１１からのデータの読み出しに影響しない。又、アドレス格納回路１２に新たなアドレスを格納し、第１記憶回路１３を更新することができる。即ち、ＦＩＦＯメモリ１１からのデータの読み出しの終了を待たずに、ＦＩＦＯメモリ１１に新たなデータを書き込むことができる。
【００１８】
第２記憶回路２３に格納されたアドレスが、アドレス読み出し回路２２に順次読み出される。そして、アドレス読み出し回路２２に読み出されたアドレスに基づき、ＦＩＦＯメモリ１１に格納されたデータが読み出される。第２制御回路２４は、第２記憶回路２３に格納されたアドレスと、アドレス読み出し回路２２が読み出すアドレスを比較する。そして、アドレス読み出し回路２２が第２記憶回路２３に格納されたアドレスをすべて読み出したら、第２制御回路２４はアドレス読み出し回路２２の動作を停止させる。
【００１９】
ＦＩＦＯメモリ１１から読み出されたデータは、変換回路２１に入力される。変換回路２１は、入力されたデータのシリアル−パラレル変換を行い、変換したデータを受信回路３に出力する。
【００２０】
以上の説明では、１パケットが８ビットの例を示した。そのため、第１記憶回路１３を更新する周期Ｔ１、及び第２記憶回路２３を更新する周期Ｔ２が８サイクルに設定される。１パケットが８ビット以外の場合には、第１記憶回路１３を更新する周期Ｔ１、及び第２記憶回路２３を更新する周期Ｔ２を、１パケットのビット数に基づいて設定すればよい。
【００２１】
又、説明をわかりやすくするため、図２のタイミングチャートに、１パケットのデータをインターフェイス回路１で処理する例を示した。送信回路２から連続してデータが出力される場合は、時刻ｔ１以降も、１パケットのデータがＦＩＦＯメモリ１１に格納される毎に、第１制御回路１４から制御信号Ｐ１が第１記憶回路１３に出力される。そして、第１記憶回路１３は更新される。一方、１パケットのデータのビット数に対応して設定された周期Ｔ２で、第２制御回路２４から制御信号Ｐ２が第２記憶回路２３に出力される。そして、第２記憶回路２３は更新される。その結果、ＦＩＦＯメモリ１１に書き込まれたデータが、１パケットずつ変換回路２１に出力される。
【００２２】
更に、１パケットのデータのビット数に対応して設定された周期Ｔ１及びＴ２で、第１記憶回路１３及び第２記憶回路２３をそれぞれ更新することにより、第１記憶回路１３及び第２記憶回路２３には、シリアル−パラレル変換が必要なデータ（以下において、「実データ」という。）のアドレスのみが入力される。即ち、送信回路２から出力される実データの後ろに付加される、冗長ビット等のダミーデータは、ＦＩＦＯメモリ１１から読み出されない。
【００２３】
図１に示したインターフェイス回路１によれば、送信回路２から出力されたデータは、ＦＩＦＯメモリ１１に書き込まれる。その後、ＦＩＦＯメモリ１１から読み出されたデータが、変換回路２１に入力される。したがって、シリアル−パラレル変換に要するサイクル数の変動に起因する、ＦＩＦＯメモリ１１における書き込み動作と読み出し動作間でのタイミングのズレは発生しない。又、ＦＩＦＯメモリ１１に書き込まれたデータのアドレスが、ＦＩＦＯメモリ１１の読み出し動作が開始される前に、第２クロック信号に同期して動作する第２記憶回路２３に格納される。そのため、ＦＩＦＯメモリ１１の読み出し動作が終了する前に第１クロック信号が停止しても、ＦＩＦＯメモリ１１の読み出し動作に影響がない。したがって、本発明の第１の実施の形態に係るインターフェイス回路によれば、送信回路２からデータが出力された後の第１クロック信号の状態に関わらず、第２クロック信号に同期して信号を出力するインターフェイス回路１を提供することができる。更に、実データの後ろに付加されるダミーデータが変換回路２１に出力されないインターフェイス回路１を提供することができる。
【００２４】
＜変形例＞
本発明の第１の実施の形態の変形例に係るインターフェイス回路は、図３に示すように、変換回路２１に接続される分周回路２５を更に備える点が、図１と異なる。その他の構成については、図１と同様である。
【００２５】
分周回路２５は、第２クロック信号を分周したクロック信号を変換回路２１に出力する。そして、変換回路２１は、分周されたクロック信号に同期してシリアル−パラレル変換されたデータを受信回路３に出力する。つまり、図３に示したインターフェイス回路１によれば、第２クロック信号を分周したサイクルで、受信回路３に信号を出力することができる。
【００２６】
（第２の実施の形態）
本発明の第２の実施の形態に係るインターフェイス回路１０は、図４に示すように、ＦＩＦＯメモリ１１と変換回路２１に接続されるシフト回路２６を備える点が、図１と異なる。その他の構成については、図１に示すインターフェイス回路１と同様である。シフト回路２６は、ＦＩＦＯメモリ１１から出力されたデータが入力される。そして、入力されたデータから、指定された一部のデータを除いて変換回路２１に出力する。  
一般に、実データの前にダミーデータが付加されている場合が多い。付加されたダミーデータは、変換回路２１に入力されないことが望ましい。例えば、実データの前に３ビットのダミーデータが付加されている場合、図４に示したシフト回路２６は、ＦＩＦＯメモリ１１から読み出されたデータのうち、最初の３ビットを出力しない。そして、シフト回路２６はＦＩＦＯメモリ１１から読み出されたデータの４ビット目からを変換回路２１に出力する。そのため、実データのみが変換回路２１に入力される。シフト回路２６は、例えばシフトレジスタ等を使用することができる。
【００２７】
ＦＩＦＯメモリ１１から読み出されたデータから何ビットのデータを除いて出力するかを、外部から設定できるようにシフト回路２６を設計することができる。
【００２８】
本発明の第２の実施の形態に係るインターフェイス回路によれば、シリアル−パラレル変換したいデータの前に付加されたダミーデータを除いて、実データのみを変換回路２１に入力することができる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００２９】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３０】
既に述べた第１及び第２の実施の形態の説明においては、ＦＩＦＯメモリ１１に入力されたデータのすべてのアドレスがアドレス格納回路１２に格納される場合を説明した。第１制御回路１４に、実データの前後に付加されるダミーデータのビット数を設定することにより、ＦＩＦＯメモリ１１に格納されるデータのうち、ダミーデータのアドレスがアドレス格納回路１２に格納されないように設定することができる。例えば、実データの前に付加されたダミーデータが３ビット、且つ実データの後ろに付加されたダミーデータが３ビットである場合は、ＦＩＦＯメモリ１１へのデータの書き込みが開始されてから３サイクル後に、アドレス格納回路１２へのアドレスの格納を開始する。更に、実データのビット数分のアドレスがアドレス格納回路１２に格納された後、３サイクルの期間、アドレス格納回路１２にアドレスを格納しない。したがって、ＦＩＦＯメモリ１１に書き込まれた実データの前後に付加されたダミーデータのアドレスは、アドレス格納回路１２に格納されない。そのため、変換回路２１には、実データのみが入力される。
【００３１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態に係るインターフェイス回路の構成を示す模式図である。
【図２】本発明の第１の実施の形態に係るインターフェイス回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第１の実施の形態の変形例に係るインターフェイス回路の構成を示す模式図である。
【図４】本発明の第２の実施の形態に係るインターフェイス回路の構成を示す模式図である。
【符号の説明】
【００３３】
１、１０…インターフェイス回路
２…送信回路
３…受信回路
１１…ＦＩＦＯメモリ
１２…アドレス格納回路
１３…第１記憶回路
１４…第１制御回路
２１…変換回路
２２…アドレス読み出し回路
２３…第２記憶回路
２４…第２制御回路
２５…分周回路
２６…シフト回路
【図１】
2006115403.tif 000003
【図２】
2006115403.tif 000004
【図３】
2006115403.tif 000005
【図４】
2006115403.tif 000006