(57)【要約】【課題】参照電位を容易に設定することが可能であるとともに、正確にデータを判別することが可能なメモリを提供する。【解決手段】このメモリは、データを保持する強誘電体キャパシタＣＦ０と、強誘電体キャパシタＣＦ０に繋がるプレート線ＰＬ０およびビット線ＢＬ０とを備えている。そして、データの読み出し時において、強誘電体キャパシタＣＦ０にプレート線ＰＬ０を介して電圧パルスを印加することにより、強誘電体キャパシタＣＦ０がデータ「０」を保持する場合は、ビット線ＢＬ０に負電位が発生し、強誘電体キャパシタＣＦ０がデータ「１」を保持する場合は、ビット線ＢＬ０に正電位が発生する。【選択図】図１
2006092644.tif 000002
【特許請求の範囲】
【請求項１】
データを保持する強誘電体キャパシタと、
前記強誘電体キャパシタに繋がる駆動ラインおよびデータラインとを備え、
前記データの読み出し時において、前記強誘電体キャパシタに前記駆動ラインを介して電圧パルスを印加することにより、前記強誘電体キャパシタが第１データを保持する場合は、前記データラインに負電位が発生し、前記強誘電体キャパシタが第２データを保持する場合は、前記データラインに正電位が発生する、メモリ。
【請求項２】
前記データの読み出し時において、前記データラインの電位と接地電位である参照電位とを比較することにより前記強誘電体キャパシタの保持する前記データの判別を行う、請求項１に記載のメモリ。
【請求項３】
前記強誘電体キャパシタに印加する前記電圧パルスが立ち下がった後、前記強誘電体キャパシタの保持する前記データの判別を行う、請求項１または２に記載のメモリ。
【請求項４】
前記データの読み出し時において、前記強誘電体キャパシタが前記第１データを保持する場合は、前記データラインの総電荷量が減少することにより前記データラインに負電位が発生し、前記強誘電体キャパシタが前記第２データを保持する場合は、前記データラインの総電荷量が増加することにより前記データラインに正電位が発生する、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記強誘電体キャパシタに前記駆動ラインを介して前記電圧パルスを印加する前の前記駆動ラインの電位は、接地電位であり、前記強誘電体キャパシタに前記駆動ラインを介して前記電圧パルスを印加した後の前記駆動ラインの電位は、負電位である、請求項４に記載のメモリ。
【請求項６】
前記データの読み出し時において、前記強誘電体キャパシタに前記駆動ラインを介して前記電圧パルスを印加する前に前記データラインの電位を負電位とし、
前記強誘電体キャパシタが前記第１データを保持する場合は、前記強誘電体キャパシタに前記電圧パルスを印加する前後において前記データラインの総電荷量が変化しないことにより前記データラインの電位は負電位に保持され、前記強誘電体キャパシタが前記第２データを保持する場合は、前記データラインの総電荷量が増加することにより前記データラインに正電位が発生する、請求項１〜３のいずれか１項に記載のメモリ。
【請求項７】
前記強誘電体キャパシタに前記駆動ラインを介して前記電圧パルスを印加する前において、前記データラインの電位を接地電位に保持しながら、前記駆動ラインの電位を所定の正電位とし、その後、前記データラインをフローティング状態にした後、前記駆動ラインの電位を前記所定の正電位から接地電位に低下させることによって、前記データラインの電位を負電位とする、請求項６に記載のメモリ。
【請求項８】
ダミー駆動ラインと、
前記ダミー駆動ラインと前記データラインとに繋がるダミー強誘電体キャパシタとをさらに備え、
前記強誘電体キャパシタに前記駆動ラインを介して前記電圧パルスを印加する前において、前記データラインの電位を接地電位に保持しながら、前記ダミー駆動ラインの電位を所定の正電位とし、その後、前記データラインをフローティング状態にした後、前記ダミー駆動ラインの電位を前記所定の正電位から接地電位に低下させることによって、前記データラインの電位を負電位とする、請求項６に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に強誘電体キャパシタを含むメモリに関する。
【背景技術】
【０００２】
従来、不揮発性メモリの１つとして、強誘電体メモリが知られている（たとえば、特許文献１参照）。この強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するメモリである。また、強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるという利点と、不揮発性であるという利点とを兼ね備えた理想のメモリとして脚光を浴びている。
【０００３】
図２３は、従来の一例による１Ｔ１Ｃ型の強誘電体メモリの構成を示した回路図である。図２３を参照して、従来の一例による１Ｔ１Ｃ型の強誘電体メモリは、メモリセル１０１と、基準電圧発生回路１０２と、センスアンプ１０３とを備えている。メモリセル１０１は、ビット線ＢＬ１００およびＢＬ１０１からなるビット線対ＢＬ１００／ＢＬ１０１に沿って複数設けられている。また、ビット線対ＢＬ１００／ＢＬ１０１と直交する方向に延びるように、複数のワード線ＷＬ１００〜ＷＬ１０３と、複数のプレート線ＰＬ１００およびＰＬ１０１とが設けられている。また、各メモリセル１０１は、それぞれ、データを保持する１つの強誘電体キャパシタＣＦ１００〜ＣＦ１０３と、ｎチャネルトランジスタからなる１つのアクセストランジスタＴｒ１００〜Ｔｒ１０３とからなる。強誘電体キャパシタＣＦ１００〜ＣＦ１０３は、それぞれ、一方電極と、他方電極と、一方電極と他方電極との間に挟まれる強誘電体膜とにより構成される。強誘電体キャパシタＣＦ１００（ＣＦ１０２）の一方電極は、プレート線ＰＬ１００（ＰＬ１０１）に接続されるとともに、他方電極は、アクセストランジスタＴｒ１００（Ｔｒ１０２）のソース／ドレインの一方に接続されている。また、アクセストランジスタＴｒ１００（Ｔｒ１０２）のソース／ドレインの他方は、ビット線ＢＬ１００に接続されている。また、アクセストランジスタＴｒ１００（Ｔｒ１０２）のゲートは、ワード線ＷＬ１００（ＷＬ１０２）に接続されている。また、強誘電体キャパシタＣＦ１０１（ＣＦ１０３）の一方電極は、プレート線ＰＬ１００（ＰＬ１０１）に接続されるとともに、他方電極は、アクセストランジスタＴｒ１０１（Ｔｒ１０３）のソース／ドレインの一方に接続されている。また、アクセストランジスタＴｒ１０１（Ｔｒ１０３）のソース／ドレインの他方は、ビット線ＢＬ１０１に接続されている。また、アクセストランジスタＴｒ１０１（Ｔｒ１０３）のゲートは、ワード線ＷＬ１０１（ＷＬ１０３）に接続されている。
【０００４】
また、基準電圧発生回路１０２は、ビット線対ＢＬ１００／ＢＬ１０１毎に設けられている。この基準電圧発生回路１０２は、データ判別時の基準電圧としての参照電位Ｖｒｅｆをビット線ＢＬ１００またはＢＬ１０１を介してセンスアンプ１０３に供給するために設けられている。また、基準電圧発生回路１０２は、３つのｎチャネルトランジスタ１０４〜１０６と、１つのキャパシタ１０７とからなる。ｎチャネルトランジスタ１０４のソース／ドレインの一方は、ｎチャネルトランジスタ１０５のソース／ドレインの一方と接続されている。また、ｎチャネルトランジスタ１０４のソース／ドレインの他方は、ビット線ＢＬ１００に接続されるとともに、ｎチャネルトランジスタ１０５のソース／ドレインの他方は、ビット線ＢＬ１０１に接続されている。また、ｎチャネルトランジスタ１０４および１０５のゲートには、それぞれ、ｎチャネルトランジスタ１０４および１０５のオン／オフを制御するための制御信号ＤＭＰ０およびＤＭＰＥが入力されている。また、ｎチャネルトランジスタ１０４のソース／ドレインの一方と、ｎチャネルトランジスタ１０５のソース／ドレインの一方との間のノードＮＤ１０１には、ｎチャネルトランジスタ１０６のソース／ドレインの一方が接続されている。このｎチャネルトランジスタ１０６のソース／ドレインの他方には、参照電位Ｖｒｅｆが供給される。この参照電位Ｖｒｅｆは、図示しない参照電位生成回路により生成される。また、ｎチャネルトランジスタ１０６のゲートには、ｎチャネルトランジスタ１０６のオン／オフを制御するための制御信号ＤＭＰＲＳが入力される。また、キャパシタ１０７の一方電極は、ｎチャネルトランジスタ１０４のソース／ドレインの一方と、ｎチャネルトランジスタ１０５のソース／ドレインの一方との間のノードＮＤ１０２に接続されている。また、キャパシタ１０７の他方電極は、接地されている。
【０００５】
また、センスアンプ１０３は、ビット線対ＢＬ１００／ＢＬ１０１毎に設けられている。このセンスアンプ１０３は、ビット線ＢＬ１００およびＢＬ１０１に接続されている。また、センスアンプ１０３には、センスアンプ１０３を活性化させるためのセンスアンプ活性化信号ＳＡＥが入力される。また、センスアンプ１０３は、強誘電体キャパシタＣＦ１００〜ＣＦ１０３からのデータの読み出し時に、ビット線ＢＬ１００またはＢＬ１０１に発生した強誘電体キャパシタＣＦ１００〜ＣＦ１０３のデータに対応する電位を参照電位Ｖｒｅｆと比較して判別することによって、ビット線ＢＬ１００およびＢＬ１０１の電位差を増幅する機能を有する。具体的には、センスアンプ１０３は、データの読み出し時に、ビット線ＢＬ１００およびＢＬ１０１の一方に発生した強誘電体キャパシタＣＦ１００〜ＣＦ１０３のデータに対応する電位が、ビット線ＢＬ１００およびＢＬ１０１の他方を介して基準電圧発生回路１０２から供給された参照電位Ｖｒｅｆよりも低い場合は、ビット線ＢＬ１００およびＢＬ１０１の一方に発生した電位をＧＮＤレベルにするように構成されている。その一方、センスアンプ１０３は、データの読み出し時に、ビット線ＢＬ１００およびＢＬ１０１の一方に発生した強誘電体キャパシタＣＦ１００〜ＣＦ１０３のデータに対応する電位が、ビット線ＢＬ１００およびＢＬ１０１の他方を介して基準電圧発生回路１０２から供給された参照電位Ｖｒｅｆよりも高い場合は、ビット線ＢＬ１００およびＢＬ１０１の一方に発生した電位をＶｃｃまで増幅するように構成されている。
【０００６】
図２４は、従来の一例による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。図２５は、従来の一例による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。次に、図２３〜図２５を参照して、従来の一例による１Ｔ１Ｃ型の強誘電体メモリの動作について説明する。
【０００７】
まず、データの読み出し時の初期状態では、図２４に示すように、ワード線ＷＬ１００、プレート線ＰＬ１００およびビット線ＢＬ１００の電位は、ＧＮＤレベルに保持されている。また、制御信号ＤＭＰＲＳ、制御信号ＤＭＰ０、制御信号ＤＭＰＥおよびセンスアンプ活性化信号ＳＡＥの電位もＧＮＤレベルに保持されている。この状態で、ワード線ＷＬ１００をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、ワード線ＷＬ１００に繋がるアクセストランジスタＴｒ１００がオン状態になる。また、制御信号ＤＭＰＲＳをＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、基準電圧発生回路１０２のｎチャネルトランジスタ１０６がオン状態になる。このため、オン状態のｎチャネルトランジスタ１０６を介して参照電位Ｖｒｅｆが供給されることにより、ノードＮＤ１０１およびＮＤ１０２の電位が参照電位Ｖｒｅｆになるとともに、キャパシタ１０７に参照電位Ｖｒｅｆが充電される。
【０００８】
次に、プレート線ＰＬ１００をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、プレート線ＰＬ１００を介して強誘電体キャパシタＣＦ１００にＶｃｃの電圧が印加される。このため、強誘電体キャパシタＣＦ１００に保持されているデータに応じた読み出し電位がビット線ＢＬ１００に発生する。この際、強誘電体キャパシタＣＦ１００がデータ「０」を保持している場合は、図２５に示すように、強誘電体キャパシタＣＦ１００の分極状態がヒステリシス曲線に沿って「０」からＡ点へ移動する。これにより、強誘電体キャパシタＣＦ１００に繋がるビット線ＢＬ１００の総電荷量が図２５中のＱ０ｕｐの電荷分増加する。このため、ビット線ＢＬ１００の電位は、Ｑ０ｕｐの電荷に相当する分上昇する。一方、強誘電体キャパシタＣＦ１００がデータ「１」を保持している場合は、強誘電体キャパシタＣＦ１００の分極状態がヒステリシス曲線に沿って「１」からＡ点へ移動する。これにより、強誘電体キャパシタＣＦ１００に繋がるビット線ＢＬ１００の総電荷量が図２５中のＱ１ｕｐの電荷分増加する。このため、ビット線ＢＬ１００の電位は、Ｑ１ｕｐの電荷に相当する分上昇する。なお、図２５のヒステリシス図から判るように、強誘電体キャパシタＣＦ１００がデータ「１」を保持していた場合のビット線ＢＬ１００の総電荷量の増加分Ｑ１ｕｐは、強誘電体キャパシタＣＦ１００がデータ「０」を保持していた場合のビット線ＢＬ１００の総電荷量の増加分Ｑ０ｕｐよりも大きくなる。これにより、強誘電体キャパシタＣＦ１００がデータ「１」を保持していた場合のビット線ＢＬ１００の電位は、強誘電体キャパシタＣＦ１００がデータ「０」を保持していた場合のビット線ＢＬ１００の電位よりも高くなる。
【０００９】
次に、制御信号ＤＭＰＥをＧＮＤレベルからＶｃｃの電位へ立ち上げる。これにより、基準電圧発生回路１０２のｎチャネルトランジスタ１０５がオン状態になる。このため、キャパシタ１０７に充電された参照電位Ｖｒｅｆがオン状態のｎチャネルトランジスタ１０５を介してビット線ＢＬ１０１に供給される。これにより、ビット線ＢＬ１０１の電位は、参照電位Ｖｒｅｆに保持される。次に、制御信号ＤＭＰＲＳをＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、基準電圧発生回路１０２のｎチャネルトランジスタ１０６は、オフ状態になる。次に、制御信号ＤＭＰＥをＶｃｃの電位からＧＮＤレベルへ立ち下げる。これにより、基準電圧発生回路１０２のｎチャネルトランジスタ１０５は、オフ状態になる。このため、ビット線ＢＬ１０１は、参照電位Ｖｒｅｆを保持しながら、フローティング状態（ハイインピーダンス状態）になる。
【００１０】
この状態で、センスアンプ活性化信号ＳＡＥをＧＮＤレベルからＶｃｃの電位へ立ち上げることにより、センスアンプ１０３を活性化させる。これにより、センスアンプ１０３により、ビット線ＢＬ１００の読み出されたデータに対応する電位と、ビット線ＢＬ１０１の参照電位Ｖｒｅｆとが比較されることによって、強誘電体キャパシタＣＦ１００から読み出されたデータが判別されて増幅される。すなわち、センスアンプ１０３は、ビット線ＢＬ１００の電位がビット線ＢＬ１０１の電位（参照電位Ｖｒｅｆ）よりも低い場合には、強誘電体キャパシタＣＦ１００から読み出したデータをデータ「０」であると判別するとともに、ビット線ＢＬ１００の電位をＧＮＤレベルにする。一方、センスアンプ１０３は、ビット線ＢＬ１００の電位がビット線ＢＬ１０１の電位（参照電位Ｖｒｅｆ）よりも高い場合には、強誘電体キャパシタＣＦ１００から読み出したデータをデータ「１」であると判別するとともに、ビット線ＢＬ１００の電位をＶｃｃに増幅する。そして、センスアンプ１０３によりＧＮＤレベルまたはＶｃｃの電位にされたビット線ＢＬ１００の電位は、外部へ出力される。
【００１１】
【特許文献１】特開２００１−２１０７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図２３に示した従来の一例による１Ｔ１Ｃ型の強誘電体メモリでは、強誘電体キャパシタＣＦ１００を構成する強誘電体膜の成膜条件のばらつきなどに起因して、強誘電体キャパシタＣＦ１００のヒステリシス特性がばらつく場合がある。この場合には、強誘電体キャパシタＣＦ１００からデータ「０」が読み出された場合のビット線ＢＬ１００の電位（「０」電位）と、データ「１」が読み出された場合のビット線ＢＬ１００の電位（「１」電位）とは、図２６に示すような分布を示す。また、強誘電体キャパシタＣＦ１００のヒステリシス特性によっては、図２７に示すように、「０」電位の分布範囲が「１」電位の分布範囲よりも大きくなる場合や、図２８に示すように、「１」電位の分布範囲が「０」電位の分布範囲よりも大きくなる場合もある。図２６〜図２８に示したように「０」電位の分布範囲および「１」電位の分布範囲がばらつく場合には、データ「０」または「１」の判別の基準として用いる参照電位Ｖｒｅｆを設定するのが困難になるという問題点がある。また、強誘電体キャパシタＣＦ１００のヒステリシス特性によっては、図２９に示すように、「０」電位の分布範囲と「１」電位の分布範囲とが重なる場合もある。この場合には、参照電位Ｖｒｅｆをどのような電位に設定したとしても、正確にデータを判別するのが困難になるという問題点がある。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、参照電位を容易に設定することが可能であるとともに、正確にデータを判別することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【００１４】
上記目的を達成するために、この発明の一の局面における半導体記憶装置は、データを保持する強誘電体キャパシタと、強誘電体キャパシタに繋がる駆動ラインおよびデータラインとを備え、データの読み出し時において、強誘電体キャパシタに駆動ラインを介して電圧パルスを印加することにより、強誘電体キャパシタが第１データを保持する場合は、データラインに負電位が発生し、強誘電体キャパシタが第２データを保持する場合は、データラインに正電位が発生する。
【００１５】
この一の局面による半導体記憶装置では、上記のように、データの読み出し時において、強誘電体キャパシタが第１データを保持する場合は、データラインに負電位が発生し、強誘電体キャパシタが第２データを保持する場合は、データラインに正電位が発生するように構成することによって、第１データまたは第２データの判別の基準としての参照電位をＧＮＤレベルに設定することができる。これにより、データの読み出し時にデータラインに発生する電位がばらつく場合にも、容易に参照電位を設定することができる。また、強誘電体キャパシタが第１データを保持する場合は、データラインに負電位が発生し、強誘電体キャパシタが第２データを保持する場合は、データラインに正電位が発生するように構成することによって、データの読み出し時にデータラインに発生する電位の分布範囲が重ならないので、参照電位を接地電位（ＧＮＤレベル）に設定すれば、強誘電体キャパシタの保持するデータを正確に第１データまたは第２データとして判別することができる。また、第１データまたは第２データの判別の基準としての参照電位を接地電位に設定することができるので、メモリ内部で一般的に用いられる接地電位を参照電位として用いることができる。これにより、参照電位を接地電位以外の電位に設定する場合と異なり、参照電位を生成するための回路を別途設ける必要がないので、メモリの回路構成を簡素化することができる。
【００１６】
上記一の局面によるメモリにおいて、好ましくは、データの読み出し時において、データラインの電位と接地電位である参照電位とを比較することにより強誘電体キャパシタの保持するデータの判別を行う。このように構成すれば、容易に、正電位または負電位のデータラインの電位と接地電位の参照電位とを比較することにより、強誘電体キャパシタの保持するデータを第１データまたは第２データとして判別することができる。
【００１７】
上記一の局面によるメモリにおいて、好ましくは、強誘電体キャパシタに印加する電圧パルスが立ち下がった後、強誘電体キャパシタの保持するデータの判別を行う。このように構成すれば、電圧パルスにより、強誘電体キャパシタが第１データを保持する場合は、データラインに負電位を発生させるとともに、強誘電体キャパシタが第２データを保持する場合は、データラインに正電位を発生させた後、データの判別を行うことができるので、確実に強誘電体キャパシタの保持するデータを第１データまたは第２データとして判別することができる。
【００１８】
上記一の局面によるメモリにおいて、好ましくは、データの読み出し時において、強誘電体キャパシタが第１データを保持する場合は、データラインの総電荷量が減少することによりデータラインに負電位が発生し、強誘電体キャパシタが第２データを保持する場合は、データラインの総電荷量が増加することによりデータラインに正電位が発生する。このように構成すれば、容易に、データの読み出し時において、強誘電体キャパシタが第１データを保持する場合は、データラインに負電位を発生させることができるとともに、強誘電体キャパシタが第２データを保持する場合は、データラインに正電位を発生させることができる。
【００１９】
この場合において、好ましくは、強誘電体キャパシタに駆動ラインを介して電圧パルスを印加する前の駆動ラインの電位は、接地電位であり、強誘電体キャパシタに駆動ラインを介して電圧パルスを印加した後の駆動ラインの電位は、負電位である。このように構成すれば、強誘電体キャパシタのヒステリシス曲線の形状により、強誘電体キャパシタが第１データを保持する場合には、電圧パルスを接地電位から立ち上げる際のデータラインの総電荷量の増加分を、電圧パルスを負電位に立ち下げる際のデータラインの総電荷量の減少分に比べて小さくすることができるとともに、強誘電体キャパシタが第２データを保持する場合には、電圧パルスを接地電位から立ち上げる際のデータラインの総電荷量の増加分を、電圧パルスを負電位に立ち下げる際のデータラインの総電荷量の減少分に比べて大きくすることができる。これにより、容易に、強誘電体キャパシタに電圧パルスを印加することにより、強誘電体キャパシタが第１データを保持する場合は、データラインの総電荷量を減少させることができるとともに、強誘電体キャパシタが第２データを保持する場合は、データラインの総電荷量を増加させることができる。
【００２０】
上記一の局面によるメモリにおいて、好ましくは、データの読み出し時において、強誘電体キャパシタに駆動ラインを介して電圧パルスを印加する前にデータラインの電位を負電位とし、強誘電体キャパシタが第１データを保持する場合は、強誘電体キャパシタに電圧パルスを印加する前後においてデータラインの総電荷量が変化しないことによりデータラインの電位は負電位に保持され、強誘電体キャパシタが第２データを保持する場合は、データラインの総電荷量が増加することによりデータラインに正電位が発生する。このように構成すれば、容易に、データの読み出し時において、強誘電体キャパシタが第１データを保持する場合は、データラインに負電位を発生させることができるとともに、強誘電体キャパシタが第２データを保持する場合は、データラインに正電位を発生させることができる。
【００２１】
この場合において、好ましくは、強誘電体キャパシタに駆動ラインを介して電圧パルスを印加する前において、データラインの電位を接地電位に保持しながら、駆動ラインの電位を所定の正電位とし、その後、データラインをフローティング状態にした後、駆動ラインの電位を所定の正電位から接地電位に低下させることによって、データラインの電位を負電位とする。このように構成すれば、駆動ラインの電位を所定の正電位から接地電位に低下させるのに伴って、データラインの電位を接地電位から所定の負電位に低下させることができるので、容易に、データの読み出し時において、強誘電体キャパシタに駆動ラインを介して電圧パルスを印加する前にデータラインの電位を負電位とすることができる。
【００２２】
上記強誘電体キャパシタに駆動ラインを介して電圧パルスを印加する前にデータラインの電位を負電位とする構成において、好ましくは、ダミー駆動ラインと、ダミー駆動ラインとデータラインとに繋がるダミー強誘電体キャパシタとをさらに備え、強誘電体キャパシタに駆動ラインを介して電圧パルスを印加する前において、データラインの電位を接地電位に保持しながら、ダミー駆動ラインの電位を所定の正電位とし、その後、データラインをフローティング状態にした後、ダミー駆動ラインの電位を所定の正電位から接地電位に低下させることによって、データラインの電位を負電位とする。このように構成すれば、ダミー駆動ラインの電位を所定の正電位から接地電位に低下させるのに伴って、ダミー駆動ラインおよびダミー強誘電体キャパシタを介してデータラインの電位を接地電位から所定の負電位に低下させることができる。これにより、駆動ラインおよび強誘電体キャパシタを用いてデータラインの電位を接地電位から所定の負電位に低下させる場合と異なり、データを保持する強誘電体キャパシタに所定の正電圧を印加することなく、データラインの電位を接地電位から所定の負電位に低下させることができる。このため、データの読み出し時において、強誘電体キャパシタに駆動ラインを介して電圧パルスを印加する前に、データを保持する強誘電体キャパシタに所定の正電圧によるディスターブが生じるのを抑制しながら、データラインの電位を負電位とすることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成を示した回路図である。まず、図１を参照して、本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成について説明する。
【００２５】
第１実施形態による１Ｔ１Ｃ型の強誘電体メモリは、図１に示すように、メモリセル１と、基準電圧発生回路２と、センスアンプ３とを備えている。メモリセル１は、ビット線ＢＬ０およびＢＬ１からなるビット線対ＢＬ０／ＢＬ１に沿って複数設けられている。なお、このビット線ＢＬ０およびＢＬ１は、本発明の「データライン」の一例である。また、ビット線対ＢＬ０／ＢＬ１と直交する方向に延びるように、複数のワード線ＷＬ０〜ＷＬ３と、複数のプレート線ＰＬ０およびＰＬ１とが設けられている。なお、プレート線ＰＬ０およびＰＬ１は、本発明の「駆動ライン」の一例である。また、各メモリセル１は、それぞれ、データを保持する１つの強誘電体キャパシタＣＦ０〜ＣＦ３と、ｎチャネルトランジスタからなる１つのアクセストランジスタＴｒ０〜Ｔｒ３とからなる。強誘電体キャパシタＣＦ０〜ＣＦ３は、それぞれ、一方電極と、他方電極と、一方電極と他方電極との間に挟まれる強誘電体膜とにより構成される。強誘電体キャパシタＣＦ０（ＣＦ２）の一方電極は、プレート線ＰＬ０（ＰＬ１）に接続されるとともに、他方電極は、アクセストランジスタＴｒ０（Ｔｒ２）のソース／ドレインの一方に接続されている。また、アクセストランジスタＴｒ０（Ｔｒ２）のソース／ドレインの他方は、ビット線ＢＬ０に接続されている。また、アクセストランジスタＴｒ０（Ｔｒ２）のゲートは、ワード線ＷＬ０（ＷＬ２）に接続されている。また、強誘電体キャパシタＣＦ１（ＣＦ３）の一方電極は、プレート線ＰＬ０（ＰＬ１）に接続されるとともに、他方電極は、アクセストランジスタＴｒ１（Ｔｒ３）のソース／ドレインの一方に接続されている。また、アクセストランジスタＴｒ１（Ｔｒ３）のソース／ドレインの他方は、ビット線ＢＬ１に接続されている。また、アクセストランジスタＴｒ１（Ｔｒ３）のゲートは、ワード線ＷＬ１（ＷＬ３）に接続されている。
【００２６】
また、基準電圧発生回路２は、各ビット線対ＢＬ０／ＢＬ１毎に設けられている。この基準電圧発生回路２は、データの判別時の基準電圧として、ＧＮＤレベル（接地電位）の参照電位Ｖｒｅｆをビット線ＢＬ０またはＢＬ１を介してセンスアンプ３に供給するために設けられている。また、基準電圧発生回路２は、３つのｎチャネルトランジスタ４〜６と、１つのキャパシタ７とからなる。ｎチャネルトランジスタ４のソース／ドレインの一方は、ｎチャネルトランジスタ５のソース／ドレインの一方と接続されている。また、ｎチャネルトランジスタ４のソース／ドレインの他方は、ビット線ＢＬ０に接続されるとともに、ｎチャネルトランジスタ５のソース／ドレインの他方は、ビット線ＢＬ１に接続されている。また、ｎチャネルトランジスタ４および５のゲートには、それぞれ、ｎチャネルトランジスタ４および５のオン／オフを制御するための制御信号ＤＭＰ０およびＤＭＰＥが入力されている。また、ｎチャネルトランジスタ４のソース／ドレインの一方と、ｎチャネルトランジスタ５のソース／ドレインの一方との間のノードＮＤ１には、ｎチャネルトランジスタ６のソース／ドレインの一方が接続されている。このｎチャネルトランジスタ６のソース／ドレインの他方には、ＧＮＤレベル（接地電位）の参照電位Ｖｒｅｆが供給される。また、ｎチャネルトランジスタ６のゲートには、ｎチャネルトランジスタ６のオン／オフを制御するための制御信号ＤＭＰＲＳが入力される。また、キャパシタ７の一方電極は、ｎチャネルトランジスタ４のソース／ドレインの一方と、ｎチャネルトランジスタ５のソース／ドレインの一方との間のノードＮＤ２に接続されている。また、キャパシタ７の他方電極は、接地されている。
【００２７】
また、センスアンプ３は、ビット線対ＢＬ０／ＢＬ１毎に設けられている。このセンスアンプ３は、ビット線ＢＬ０およびＢＬ１に接続されている。また、センスアンプ３には、センスアンプ３を活性化させるためのセンスアンプ活性化信号ＳＡＥが入力される。また、センスアンプ３は、強誘電体キャパシタＣＦ０〜ＣＦ３からのデータの読み出し時に、ビット線ＢＬ０またはＢＬ１に発生した強誘電体キャパシタＣＦ０〜ＣＦ３のデータに対応する電位を参照電位Ｖｒｅｆと比較して判別することによって、ビット線ＢＬ０およびＢＬ１の電位差を増幅する機能を有する。具体的には、センスアンプ３は、データの読み出し時に、ビット線ＢＬ０およびＢＬ１の一方に発生した強誘電体キャパシタＣＦ０〜ＣＦ３のデータに対応する電位が、ビット線ＢＬ０およびＢＬ１の他方を介して基準電圧発生回路２から供給されたＧＮＤレベルの参照電位Ｖｒｅｆよりも低い場合は、ビット線ＢＬ０およびＢＬ１の一方に発生した電位をＧＮＤレベルにするように構成されている。その一方、センスアンプ３は、データの読み出し時に、ビット線ＢＬ０およびＢＬ１の一方に発生した強誘電体キャパシタＣＦ０〜ＣＦ３のデータに対応する電位が、ビット線ＢＬ０およびＢＬ１の他方を介して基準電圧発生回路２から供給されたＧＮＤレベルの参照電位Ｖｒｅｆよりも高い場合は、ビット線ＢＬ０およびＢＬ１の一方に発生した電位をＶｃｃまで増幅するように構成されている。
【００２８】
図２は、本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。図３〜図５は、本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。次に、図１〜図５を参照して、本発明の第１実施形態による強誘電体メモリの動作について説明する。
【００２９】
まず、データの読み出し時の初期状態では、図２に示すように、ワード線ＷＬ０、プレート線ＰＬ０およびビット線ＢＬ０の電位は、ＧＮＤレベル（接地電位）に保持されている。また、制御信号ＤＭＰＲＳ、制御信号ＤＭＰ０、制御信号ＤＭＰＥおよびセンスアンプ活性化信号ＳＡＥの電位もＧＮＤレベルに保持されている。この状態で、ワード線ＷＬ０をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、ワード線ＷＬ０に繋がるアクセストランジスタＴｒ０がオン状態になる。また、制御信号ＤＭＰＲＳをＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ６がオン状態になる。このため、オン状態のｎチャネルトランジスタ６を介してＧＮＤレベル（接地電位）の参照電位Ｖｒｅｆが供給されることにより、ノードＮＤ１およびＮＤ２の電位がＧＮＤレベルになるとともに、キャパシタ７にＧＮＤレベルの参照電位Ｖｒｅｆが充電される。次に、制御信号ＤＭＰ０をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ４がオン状態になる。このため、オン状態のｎチャネルトランジスタ４を介してビット線ＢＬ０にＧＮＤレベルの参照電位Ｖｒｅｆが供給される。この後、制御信号ＤＭＰ０をＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ４がオフ状態になる。このため、ビット線ＢＬ０は、ＧＮＤレベルの参照電位Ｖｒｅｆを保持しながら、フローティング状態（ハイインピーダンス状態）になる。
【００３０】
次に、図２に示した期間Ｔ１において、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ０にＶｃｃの電位まで立ち上げる電圧パルスを印加する。具体的には、プレート線ＰＬ０をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ０にＶｃｃの電圧が印加される。このため、強誘電体キャパシタＣＦ０に保持されているデータに応じた電位がビット線ＢＬ０に発生する。この際、強誘電体キャパシタＣＦ０がデータ「０」を保持している場合は、図３に示すように、強誘電体キャパシタＣＦ０の分極状態がヒステリシス曲線に沿って「０」からＡ点へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図３中のＱ０ｕｐの電荷分増加する。このため、ビット線ＢＬ０の電位は、Ｑ０ｕｐの電荷に相当する分上昇する。一方、強誘電体キャパシタＣＦ０がデータ「１」を保持している場合は、図４に示すように、強誘電体キャパシタＣＦ０の分極状態がヒステリシス曲線に沿って「１」からＡ点へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図４中のＱ１ｕｐの電荷分増加する。このため、ビット線ＢＬ０の電位は、Ｑ１ｕｐの電荷に相当する分上昇する。次に、制御信号ＤＭＰＥをＧＮＤレベルからＶｃｃの電位へ立ち上げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ５がオン状態になる。このため、キャパシタ７に充電されたＧＮＤレベル（接地電位）の参照電位Ｖｒｅｆがオン状態のｎチャネルトランジスタ５を介してビット線ＢＬ１に供給される。これにより、ビット線ＢＬ１の電位は、ＧＮＤレベル（接地電位）の参照電位Ｖｒｅｆに保持される。次に、制御信号ＤＭＰＲＳをＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ６は、オフ状態になる。
【００３１】
次に、図２に示した期間Ｔ２において、プレート線ＰＬ０をＶｃｃの電位から−１／３Ｖｃｃの電位へ立ち下げる。これにより、強誘電体キャパシタＣＦ０に−１／３Ｖｃｃの電圧が印加される。この際、強誘電体キャパシタＣＦ０がデータ「０」および「１」のどちらを保持していた場合にも、図５に示すように、強誘電体キャパシタＣＦ０の分極状態はヒステリシス曲線に沿ってＡ点からＢ点へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図５中のＱｄｏｗｎの電荷分減少する。このため、ビット線ＢＬ０の電位は、強誘電体キャパシタＣＦ０がデータ「０」および「１」のどちらを保持していた場合にも、Ｑｄｏｗｎの電荷に相当する分低下する。
【００３２】
なお、強誘電体キャパシタＣＦ０にデータ「０」が保持されていた場合は、上記した期間Ｔ１およびＴ２におけるビット線ＢＬ０の総電荷量の変化量は、Ｑ０ｕｐ−Ｑｄｏｗｎとなる。ここで、図３および図５のヒステリシス曲線の形状から判るように、Ｑ０ｕｐ＜Ｑ０ｄｏｗｎであるので、Ｑ０ｕｐ−Ｑｄｏｗｎは負となる。したがって、ビット線ＢＬ０の初期状態の電位は、ＧＮＤレベル（接地電位）であったので、強誘電体キャパシタＣＦ０がデータ「０」を保持していた場合の期間Ｔ２におけるビット線ＢＬ０の電位は、負電位になる。一方、強誘電体キャパシタＣＦ０にデータ「１」が保持されていた場合は、期間Ｔ１およびＴ２におけるビット線ＢＬ０の総電荷量の変化量は、Ｑ１ｕｐ−Ｑｄｏｗｎとなる。ここで、図４および図５のヒステリシス曲線の形状から判るように、Ｑ１ｕｐ＞Ｑｄｏｗｎであるので、Ｑ１ｕｐ−Ｑｄｏｗｎは正となる。したがって、ビット線ＢＬ０の初期状態の電位は、ＧＮＤレベル（接地電位）であったので、強誘電体キャパシタＣＦ０がデータ「１」を保持していた場合の期間Ｔ２におけるビット線ＢＬ０の電位は、正電位になる。
【００３３】
次に、制御信号ＤＭＰＥをＶｃｃの電位からＧＮＤレベルへ立ち下げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ５は、オフ状態になる。このため、ビット線ＢＬ１は、ＧＮＤレベルの参照電位Ｖｒｅｆを保持しながら、フローティング状態（ハイインピーダンス状態）になる。この状態で、センスアンプ活性化信号ＳＡＥをＧＮＤレベルからＶｃｃの電位へ立ち上げることにより、センスアンプ３を活性化させる。これにより、センスアンプ３により、ビット線ＢＬ０の読み出されたデータに対応する電位と、ビット線ＢＬ１の参照電位Ｖｒｅｆとが比較されることによって、強誘電体キャパシタＣＦ０から読み出されたデータが判別されて増幅される。すなわち、センスアンプ３は、ビット線ＢＬ０の電位がビット線ＢＬ１の電位（参照電位Ｖｒｅｆ＝ＧＮＤ）よりも低い場合には、強誘電体キャパシタＣＦ０から読み出したデータをデータ「０」であると判別するとともに、ビット線ＢＬ０の電位をＧＮＤレベルにする。一方、センスアンプ３は、ビット線ＢＬ０の電位がビット線ＢＬ１の電位（参照電位Ｖｒｅｆ＝ＧＮＤ）よりも高い場合には、強誘電体キャパシタＣＦ０から読み出したデータをデータ「１」であると判別するとともに、ビット線ＢＬ０の電位をＶｃｃに増幅する。上記したように、強誘電体キャパシタＣＦ０がデータ「０」を保持していた場合には、期間Ｔ２におけるビット線ＢＬ０の電位は負電位になるので、ビット線ＢＬ０の電位は、センスアンプ３によりＧＮＤレベルにされる。また、強誘電体キャパシタＣＦ０がデータ「１」を保持していた場合には、期間Ｔ２におけるビット線ＢＬ０の電位は正電位になるので、ビット線ＢＬ０の電位は、センスアンプ３によりＶｃｃに増幅される。そして、センスアンプ３によりＧＮＤレベルまたはＶｃｃの電位にされたビット線ＢＬ０の電位は、外部へ出力される。
【００３４】
第１実施形態では、上記のように、強誘電体キャパシタＣＦ０がデータ「０」を保持する場合は、ビット線ＢＬ０に負電位が発生し、強誘電体キャパシタＣＦ０がデータ「１」を保持する場合は、ビット線ＢＬ０に正電位が発生するように、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ０に電圧パルスを印加した後、データを読み出すことによって、データ「０」またはデータ「１」の判別の基準としての参照電位ＶｒｅｆをＧＮＤレベル（接地電位）に設定することができる。これにより、データの読み出し時にビット線ＢＬ０に発生する電位がばらつく場合にも、容易に参照電位Ｖｒｅｆを設定することができる。
【００３５】
また、第１実施形態では、強誘電体キャパシタＣＦ０がデータ「０」を保持する場合は、ビット線ＢＬ０に負電位が発生し、強誘電体キャパシタＣＦ０がデータ「１」を保持する場合は、ビット線ＢＬ０に正電位が発生するように、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ０に電圧パルスを印加した後、データを読み出すことによって、データの読み出し時にビット線ＢＬ０に発生する電位は、図６のような分布を示す。これにより、データの読み出し時に、強誘電体キャパシタＣＦ０からデータ「０」を読み出した場合のビット線ＢＬ０の電位（「０」電位）の分布範囲（負電位）と、強誘電体キャパシタＣＦ０からデータ「１」を読み出した場合のビット線ＢＬ０の電位（「１」電位）の分布範囲（正電位）とは、重ならないので、参照電位ＶｒｅｆをＧＮＤレベル（接地電位）に設定することにより、強誘電体キャパシタＣＦ０の保持するデータを正確にデータ「０」またはデータ「１」として判別することができる。
【００３６】
また、第１実施形態では、データ「０」またはデータ「１」の判別の基準としての参照電位ＶｒｅｆをＧＮＤレベル（接地電位）に設定することができるので、強誘電体メモリ内部で一般的に用いられるＧＮＤレベルの電位を参照電位Ｖｒｅｆとして用いることができる。これにより、参照電位ＶｒｅｆをＧＮＤレベル以外の電位に設定する場合と異なり、参照電位Ｖｒｅｆを生成するための回路を別途設ける必要がないので、強誘電体メモリの回路構成を簡素化することができる。
【００３７】
（第２実施形態）
図７は、本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。図８〜図１５は、本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。この第２実施形態による１Ｔ１Ｃ型の強誘電体メモリでは、上記第１実施形態による強誘電体メモリと異なり、予め強誘電体キャパシタに繋がるビット線の電位を負電位にした後、強誘電体キャパシタに電圧パルスを印加して、強誘電体キャパシタのデータを読み出す。次に、図１および図７〜図１５を参照して、第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作について説明する。なお、この第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの回路構成は、図１に示した第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの回路構成と全く同様である。
【００３８】
第２実施形態による１Ｔ１Ｃ型の強誘電体メモリでは、図７に示すように、データの読み出し時の初期状態において、ワード線ＷＬ０、プレート線ＰＬ０およびビット線ＢＬ０の電位は、ＧＮＤレベルに保持されている。また、制御信号ＤＭＰＲＳ、制御信号ＤＭＰ０、制御信号ＤＭＰＥおよびセンスアンプ活性化信号ＳＡＥの電位もＧＮＤレベルに保持されている。そして、ワード線ＷＬ０をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、ワード線ＷＬ０に繋がるアクセストランジスタＴｒ０がオン状態になる。また、制御信号ＤＭＰＲＳをＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ６がオン状態になる。このため、オン状態のｎチャネルトランジスタ６を介してＧＮＤレベル（接地電位）の参照電位Ｖｒｅｆが供給されることにより、ノードＮＤ１およびＮＤ２の電位がＧＮＤレベルになるとともに、キャパシタ７にＧＮＤレベルの参照電位Ｖｒｅｆが充電される。次に、制御信号ＤＭＰ０をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ４がオン状態になる。このため、オン状態のｎチャネルトランジスタ４を介してビット線ＢＬ０にＧＮＤレベルの参照電位Ｖｒｅｆが供給される。これにより、ビット線ＢＬ０の電位はＧＮＤレベルに保持される。
【００３９】
次に、第２実施形態では、図７に示した期間Ｔ１において、プレート線ＰＬ０をＧＮＤレベルから１／３Ｖｃｃの電位に立ち上げる。これにより、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ０に１／３Ｖｃｃの電圧が印加される。この際、強誘電体キャパシタＣＦ０がデータ「０」を保持している場合は、図８に示すように、強誘電体キャパシタＣＦ０の分極状態が「０」からＣ点へ移動する。一方、強誘電体キャパシタＣＦ０がデータ「１」を保持している場合は、図１２に示すように、強誘電体キャパシタＣＦ０の分極状態が「１」からＤ点へ移動する。なお、この際、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の電位は、ＧＮＤレベルに固定されているので、強誘電体キャパシタＣＦ０の分極状態が変化しても、ビット線ＢＬ０の電位はＧＮＤレベルから変化しない。この後、制御信号ＤＭＰ０をＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ４がオフ状態になる。このため、ビット線ＢＬ０は、ＧＮＤレベルの電位を保持しながら、フローティング状態（ハイインピーダンス状態）になる。
【００４０】
次に、第２実施形態では、図７に示した期間Ｔ２において、プレート線ＰＬ０を１／３Ｖｃｃの電位からＧＮＤレベルに立ち下げる。これにより、強誘電体キャパシタＣＦ０にＧＮＤレベルの電圧が印加される。このため、強誘電体キャパシタＣＦ０がデータ「０」を保持していた場合は、図９に示すように、強誘電体キャパシタＣＦ０の分極状態がヒステリシス曲線に沿ってＣ点から「０」へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図９中のＱ０ｄｏｗｎＡの電荷分減少する。このため、ビット線ＢＬ０の電位は、ＧＮＤレベルからＱ０ｄｏｗｎＡの電荷に相当する分低下することにより負電位になる。一方、強誘電体キャパシタＣＦ０がデータ「１」を保持していた場合は、図１３に示すように、強誘電体キャパシタＣＦ０の分極状態がヒステリシス曲線に沿ってＤ点から「１」へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図１３中のＱ１ｄｏｗｎＡの電荷分減少する。このため、ビット線ＢＬ０の電位は、ＧＮＤレベルからＱ１ｄｏｗｎＡの電荷に相当する分低下することにより負電位になる。上記のように、第２実施形態では、期間Ｔ２において、ビット線ＢＬ０の電位を負電位にする。この後、制御信号ＤＭＰＥをＧＮＤレベルからＶｃｃの電位へ立ち上げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ５がオン状態になる。このため、キャパシタ７により保持されていたＧＮＤレベルの参照電位Ｖｒｅｆがオン状態のｎチャネルトランジスタ５を介してビット線ＢＬ１に供給される。これにより、ビット線ＢＬ１の電位は、ＧＮＤレベルの参照電位Ｖｒｅｆになる。
【００４１】
次に、第２実施形態では、図７に示した期間Ｔ３において、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ０にＶｃｃの電位まで立ち上げる電圧パルスを印加する。具体的には、プレート線ＰＬ０をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ０にＶｃｃの電圧が印加される。このため、強誘電体キャパシタＣＦ０がデータ「０」を保持している場合は、図１０に示すように、強誘電体キャパシタＣＦ０の分極状態がヒステリシス曲線に沿って「０」からＡ点へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図１０中のＱ０ｕｐＢの電荷分増加する。このため、ビット線ＢＬ０の電位は、Ｑ０ｕｐＢの電荷に相当する分上昇する。一方、強誘電体キャパシタＣＦ０がデータ「１」を保持している場合は、図１４に示すように、強誘電体キャパシタＣＦ０の分極状態がヒステリシス曲線に沿って「１」からＡ点へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図５中のＱ１ｕｐＢの電荷分増加する。このため、ビット線ＢＬ０の電位は、Ｑ１ｕｐＢの電荷に相当する分上昇する。この後、制御信号ＤＭＰＥをＶｃｃの電位からＧＮＤレベルへ立ち下げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ５は、オフ状態になる。このため、ビット線ＢＬ１は、ＧＮＤレベルの参照電位Ｖｒｅｆを保持しながら、フローティング状態（ハイインピーダンス状態）になる。そして、制御信号ＤＭＰＲＳをＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ６は、オフ状態になる。
【００４２】
次に、図７に示した期間Ｔ４において、プレート線ＰＬ０をＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ０にＧＮＤレベルの電圧が印加される。このため、強誘電体キャパシタＣＦ０がデータ「０」を保持していた場合は、図１１に示すように、強誘電体キャパシタＣＦ０の分極状態がヒステリシス曲線に沿ってＡ点から「０」へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図１１中のＱ０ｄｏｗｎＢの電荷分減少する。このため、ビット線ＢＬ０の電位は、Ｑ０ｄｏｗｎＢの電荷に相当する分低下する。一方、強誘電体キャパシタＣＦ０がデータ「１」を保持していた場合も、図１５に示すように、強誘電体キャパシタＣＦ０の分極状態がヒステリシス曲線に沿ってＡ点から「０」へ移動する。これにより、強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の総電荷量が図１５中のＱ１ｄｏｗｎＢ（＝Ｑ０ｄｏｗｎＢ）の電荷分減少する。このため、ビット線ＢＬ０の電位は、Ｑ１ｄｏｗｎＢの電荷に相当する分低下する。
【００４３】
なお、強誘電体キャパシタＣＦ０にデータ「０」が保持されていた場合は、図７に示した期間Ｔ１〜Ｔ４におけるビット線ＢＬ０の総電荷量の変化量は、−Ｑ０ｄｏｗｎＡ＋Ｑ０ｕｐＢ−Ｑ０ｄｏｗｎＢとなる。ここで、図９〜図１１のヒステリシス図から判るように、Ｑ０ｕｐＢ＝Ｑ０ｄｏｗｎＢであるので、−Ｑ０ｄｏｗｎＡ＋Ｑ０ｕｐＢ−Ｑ０ｄｏｗｎＢ＝−Ｑ０ｄｏｗｎＡとなる。したがって、期間Ｔ１〜Ｔ４におけるビット線ＢＬ０の総電荷量の変化量は負となる。ビット線ＢＬ０の初期状態の電位は、ＧＮＤレベルであったので、強誘電体キャパシタＣＦ０がデータ「０」を保持していた場合の期間Ｔ４におけるビット線ＢＬ０の電位は、負電位になる。一方、強誘電体キャパシタＣＦ０にデータ「１」が保持されていた場合は、期間Ｔ１〜Ｔ４におけるビット線ＢＬ０の総電荷量の変化量は、−Ｑ１ｄｏｗｎＡ＋Ｑ１ｕｐＢ−Ｑ１ｄｏｗｎＢとなる。ここで、図１３〜図１５のヒステリシス図から判るように、−Ｑ１ｄｏｗｎＡ＋Ｑ１ｕｐＢ−Ｑ１ｄｏｗｎＢは正となる。したがって、期間Ｔ１〜Ｔ４におけるビット線ＢＬ０の総電荷量の変化量は正となる。ビット線ＢＬ０の初期状態の電位は、ＧＮＤレベルであったので、強誘電体キャパシタＣＦ０がデータ「１」を保持していた場合の期間Ｔ４におけるビット線ＢＬ０の電位は、正電位になる。
【００４４】
次に、センスアンプ活性化信号ＳＡＥをＧＮＤレベルからＶｃｃの電位へ立ち上げることにより、センスアンプ３を活性化させる。これにより、上記第１実施形態と同様にして、センスアンプ３により強誘電体キャパシタＣＦ０からビット線ＢＬ０へ読み出されたデータが「０」または「１」として判別されて増幅される。すなわち、強誘電体キャパシタＣＦ０がデータ「０」を保持していた場合には、期間Ｔ４におけるビット線ＢＬ０の電位は負電位になるので、ビット線ＢＬ０の電位は、センスアンプ３によりＧＮＤレベルにされる。また、強誘電体キャパシタＣＦ０がデータ「１」を保持していた場合には、期間Ｔ４におけるビット線ＢＬ０の電位は正電位になるので、ビット線ＢＬ０の電位は、センスアンプ３によりＶｃｃに増幅される。そして、センスアンプ３によりＧＮＤレベルまたはＶｃｃの電位にされたビット線ＢＬ０の電位は、外部へ出力される。
【００４５】
第２実施形態では、上記のように、予め強誘電体キャパシタＣＦ０に繋がるビット線ＢＬ０の電位を負電位にした後、強誘電体キャパシタＣＦ０に電圧パルスを印加して、強誘電体キャパシタＣＦ０のデータを読み出すことによって、容易に、データの読み出し時において、強誘電体キャパシタＣＦ０がデータ「０」を保持する場合は、ビット線ＢＬ０に負電位を発生させることができるとともに、強誘電体キャパシタＣＦ０がデータ「１」を保持する場合は、ビット線ＢＬ０に正電位を発生させることができるので、データ「０」またはデータ「１」の判別の基準としての参照電位ＶｒｅｆをＧＮＤレベル（接地電位）に設定することができる。これにより、データの読み出し時にビット線ＢＬ０に発生する電位がばらつく場合にも、容易に参照電位Ｖｒｅｆを設定することができる。また、第２実施形態では、容易に、データの読み出し時に、強誘電体キャパシタＣＦ０がデータ「０」を保持する場合は、ビット線ＢＬ０に負電位を発生させることができるとともに、強誘電体キャパシタＣＦ０がデータ「１」を保持する場合は、ビット線ＢＬ０に正電位を発生させることができるので、データの読み出し時に、強誘電体キャパシタＣＦ０からデータ「０」を読み出した場合のビット線ＢＬ０の電位の分布範囲（負電位）と、強誘電体キャパシタＣＦ０からデータ「１」を読み出した場合のビット線ＢＬ０の電位の分布範囲（正電位）とを、重ならないようにすることができる。これにより、参照電位ＶｒｅｆをＧＮＤレベルに設定することにより、強誘電体キャパシタＣＦ０の保持するデータを正確にデータ「０」またはデータ「１」として判別することができる。
【００４６】
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００４７】
（第３実施形態）
図１６は、本発明の第３実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成を示した回路図である。次に、図１６を参照して、本発明の第３実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成について説明する。
【００４８】
この第３実施形態による１Ｔ１Ｃ型の強誘電体メモリは、図１６に示すように、上記第１実施形態による１Ｔ１Ｃ型の強誘電体メモリと異なり、強誘電体キャパシタＣＦ０に電圧パルスを印加して強誘電体キャパシタＣＦ０のデータをビット線ＢＬ０に読み出す前に、ビット線ＢＬ０を負電位にするためのダミー回路１１を備えている。このダミー回路１１は、ビット線対ＢＬ０／ＢＬ１毎に設けられている。また、ダミー回路１１は、ダミー強誘電体キャパシタＣＦＤ０およびＣＦＤ１と、ｎチャネルトランジスタからなるダミーアクセストランジスタＴｒＤ０およびＴｒＤ１とからなる。ダミー強誘電体キャパシタＣＦＤ０の一方電極は、ダミープレート線ＰＬＤに接続されるとともに、他方電極は、ダミーアクセストランジスタＴｒＤ０のソース／ドレインの一方に接続されている。なお、ダミープレート線ＰＬＤは、本発明の「ダミー駆動ライン」の一例である。また、ダミーアクセストランジスタＴｒＤ０のソース／ドレインの他方は、ビット線ＢＬ０に接続されている。また、ダミーアクセストランジスタＴｒＤ０のゲートは、ダミーワード線ＷＬＤ０に接続されている。また、ダミー強誘電体キャパシタＣＦＤ１の一方電極は、ダミープレート線ＰＬＤに接続されるとともに、他方電極は、ダミーアクセストランジスタＴｒＤ１のソース／ドレインの一方に接続されている。また、ダミーアクセストランジスタＴｒＤ１のソース／ドレインの他方は、ビット線ＢＬ１に接続されている。また、ダミーアクセストランジスタＴｒＤ１のゲートは、ダミーワード線ＷＬＤ１に接続されている。第３実施形態による１Ｔ１Ｃ型の強誘電体メモリの上記以外の構成は、上記第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成と同様である。
【００４９】
図１７は、本発明の第３実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図８、図９、図１２、図１３、図１６および図１７を参照して、本発明の第３実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作について説明する。
【００５０】
この第３実施形態による１Ｔ１Ｃ型の強誘電体メモリでは、上記第２実施形態による１Ｔ１Ｃ型の強誘電体メモリと異なり、強誘電体キャパシタＣＦ０（図１６参照）にプレート線ＰＬ０を介して電圧パルスを印加して強誘電体キャパシタＣＦ０のデータをビット線ＢＬ０に読み出す前において、ダミー回路１１を用いてビット線ＢＬ０を負電位にする。具体的には、図１７に示すように、制御信号ＤＭＰＲＳおよびＤＭＰ０とダミーワード線ＷＬＤ０とをＶｃｃの電位に立ち上げることにより、基準電圧発生回路２のｎチャネルトランジスタ６および４とダミーアクセストランジスタＴｒＤ０とをオン状態にする。そして、図１７に示した期間Ｔ１において、ビット線ＢＬ０にＧＮＤレベルの参照電位Ｖｒｅｆを供給しながら、ダミープレート線ＰＬＤをＧＮＤレベルから１／３Ｖｃｃの電位に立ち上げる。これにより、ダミープレート線ＰＬＤを介してダミー強誘電体キャパシタＣＦＤ０に１／３Ｖｃｃの電圧が印加される。この際、ダミー強誘電体キャパシタＣＦＤ０がデータ「０」を保持している場合は、図８に示すように、ダミー強誘電体キャパシタＣＦＤ０の分極状態が「０」からＣ点へ移動する。一方、ダミー強誘電体キャパシタＣＦＤ０がデータ「１」を保持している場合は、図１２に示すように、ダミー強誘電体キャパシタＣＦＤ０の分極状態が「１」からＤ点へ移動する。なお、このようにダミー強誘電体キャパシタＣＦＤ０の分極状態が変化した場合にも、ダミー強誘電体キャパシタＣＦＤ０に繋がるビット線ＢＬ０には、ＧＮＤレベルの参照電位Ｖｒｅｆが供給されているので、ビット線ＢＬ０の電位はＧＮＤレベルから変化しない。この後、制御信号ＤＭＰ０をＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、基準電圧発生回路２のｎチャネルトランジスタ４がオフ状態になる。このため、ビット線ＢＬ０は、ＧＮＤレベルの電位を保持しながら、フローティング状態（ハイインピーダンス状態）になる。
【００５１】
次に、図１７に示した期間Ｔ２において、ダミープレート線ＰＬＤを１／３Ｖｃｃの電位からＧＮＤレベルに立ち下げる。これにより、ダミー強誘電体キャパシタＣＦＤ０にＧＮＤレベルの電圧が印加される。このため、ダミー強誘電体キャパシタＣＦＤ０がデータ「０」を保持していた場合は、図９に示した第２実施形態の場合と同様、ダミー強誘電体キャパシタＣＦＤ０の分極状態がヒステリシス曲線に沿ってＣ点から「０」へ移動する。これにより、ダミー強誘電体キャパシタＣＦＤ０に繋がるビット線ＢＬ０の総電荷量が図９中のＱ０ｄｏｗｎＡの電荷分減少する。このため、ビット線ＢＬ０の電位は、ＧＮＤレベルからＱ０ｄｏｗｎＡの電荷に相当する分低下することにより負電位になる。一方、ダミー強誘電体キャパシタＣＦＤ０がデータ「１」を保持していた場合は、図１３に示した第２実施形態の場合と同様、ダミー強誘電体キャパシタＣＦＤ０の分極状態がヒステリシス曲線に沿ってＤ点から「１」へ移動する。これにより、ダミー強誘電体キャパシタＣＦＤ０に繋がるビット線ＢＬ０の総電荷量が図１３中のＱ１ｄｏｗｎＡの電荷分減少する。このため、ビット線ＢＬ０の電位は、ＧＮＤレベルからＱ１ｄｏｗｎＡの電荷に相当する分低下することにより負電位になる。
【００５２】
上記のようにして、第３実施形態では、ダミー回路１１を用いて、図１７に示した期間Ｔ２においてビット線ＢＬ０の電位を負電位にする。このため、第３実施形態による１Ｔ１Ｃ型の強誘電体メモリでは、期間Ｔ２にビット線ＢＬ０の電位を負電位にするために、プレート線ＰＬ０を介してメモリセル１の強誘電体キャパシタＣＦ０に１／３Ｖｃｃの電圧を印加しない。そして、第３実施形態では、図１７に示した期間Ｔ２以降において、上記第２実施形態による期間Ｔ２以降の動作（図７参照）と同様にして、強誘電体キャパシタＣＦ０がデータ「０」を保持する場合は、ビット線ＢＬ０に負電位を発生させるとともに、強誘電体キャパシタＣＦ０がデータ「１」を保持する場合は、ビット線ＢＬ０に正電位を発生させる。第３実施形態による１Ｔ１Ｃ型の強誘電体メモリの上記以外の動作は、上記第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作と同様である。
【００５３】
第３実施形態では、強誘電体キャパシタＣＦ０にプレート線ＰＬ０を介して電圧パルスを印加する前において、ビット線ＢＬ０の電位をＧＮＤレベルに保持しながら、ダミープレート線ＰＬＤの電位を１／３Ｖｃｃとし、その後、ビット線ＢＬ０をフローティング状態にした後、ダミープレート線ＰＬＤの電位を１／３ＶｃｃからＧＮＤレベルに低下させることにより、ビット線ＢＬ０の電位を負電位とすることによって、強誘電体キャパシタＣＦ０にプレート線ＰＬ０を介して電圧パルスを印加する前にダミープレート線ＰＬＤおよびダミー強誘電体キャパシタＣＦＤ０を介してビット線ＢＬ０の電位をＧＮＤレベルから所定の負電位に低下させることができる。これにより、プレート線ＰＬ０および強誘電体キャパシタＣＦ０を用いてビット線ＢＬ０の電位をＧＮＤレベルから所定の負電位に低下させる場合と異なり、データを保持する強誘電体キャパシタＣＦ０に１／３Ｖｃｃの電圧を印加することなく、ビット線ＢＬ０の電位をＧＮＤレベルから所定の負電位に低下させることができる。このため、データの読み出し時において、強誘電体キャパシタＣＦ０に電圧パルスを印加してデータを読み出す前に、データを保持する強誘電体キャパシタＣＦ０に１／３Ｖｃｃの電圧によるディスターブが生じるのを抑制しながら、ビット線ＢＬ０の電位を負電位とすることができる。
【００５４】
第３実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００５５】
（第４実施形態）
図１８は、本発明の第４施形態によるクロスポイント型の強誘電体メモリの構成を示した回路図である。次に、図１８を参照して、この第４実施形態では、上記第１〜第３実施形態と異なり、本発明をクロスポイント型の強誘電体メモリに適用した例について説明する。
【００５６】
この第４実施形態によるクロスポイント型の強誘電体メモリでは、図１８に示すように、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ０〜ＢＬ５とが互いに直交する方向に延びるように配置されている。なお、このワード線ＷＬ０〜ＷＬ３は、本発明の「駆動ライン」の一例であり、ビット線ＢＬ０〜ＢＬ５は、本発明の「データライン」の一例である。また、ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０〜ＢＬ５とが交差する位置には、それぞれ、１つの強誘電体キャパシタＣＦ１０のみからなるメモリセル２１が設けられている。また、ビット線ＢＬ０〜ＢＬ５の一方の端部は、それぞれ、ビット線ＢＬ０〜ＢＬ５毎に設けられたｎチャネルトランジスタからなるスイッチトランジスタ２２のソース／ドレインの一方に接続されている。このスイッチトランジスタ２２は、データの読み出し時に、後述するセンスアンプ２３により増幅された電位がビット線ＢＬ０〜ＢＬ５および強誘電体キャパシタＣＦ１０側に逆流するのを抑制するために設けられている。また、スイッチトランジスタ２２のゲートには、スイッチトランジスタ２２のオン／オフを制御するための制御信号ＳＷＡが入力されるとともに、スイッチトランジスタ２２のソース／ドレインの他方は、ビット線ＢＬ１０〜ＢＬ１５に接続されている。
【００５７】
また、ビット線ＢＬ１０〜ＢＬ１５には、それぞれ、ビット線ＢＬ１０〜ＢＬ１５（ＢＬ０〜ＢＬ５）毎に設けられたセンスアンプ２３に接続されている。このセンスアンプ２３は、強誘電体キャパシタＣＦ１０からのデータの読み出し時に、ビット線ＢＬ１０〜ＢＬ１５に発生した強誘電体キャパシタＣＦ１０のデータに対応する電位をＧＮＤレベル（接地電位）の参照電位Ｖｒｅｆと比較して判別することによって、ビット線ＢＬ１０〜ＢＬ１５の電位と参照電位Ｖｒｅｆとの電位差を増幅する機能を有する。また、センスアンプ２３には、ｎチャネルトランジスタからなるスイッチトランジスタ２４のソース／ドレインの一方が接続されている。このスイッチトランジスタ２４のゲートには、スイッチトランジスタ２４のオン／オフを制御するための制御信号ＳＷＢが入力されるとともに、スイッチトランジスタ２４のソース／ドレインの他方には、ＧＮＤレベルの参照電位Ｖｒｅｆが供給される。また、センスアンプ２３には、センスアンプ２３を活性化させるためのセンスアンプ活性化信号ＳＡＥが入力される。
【００５８】
図１９は、本発明の第４実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図３〜図５、図１８および図１９を参照して、本発明の第４実施形態によるクロスポイント型の強誘電体メモリの動作について説明する。なお、以下の動作説明において、ワード線ＷＬ３に繋がる全てのメモリセル２１のデータが一括して読み出されるものとする。また、ワード線ＷＬ３とビット線ＢＬ０〜２とに繋がる強誘電体キャパシタＣＦ１０には、データ「０」が保持されているとともに、ワード線ＷＬ３とビット線ＢＬ３〜５に繋がる強誘電体キャパシタＣＦ１０には、データ「１」が保持されているものとする。
【００５９】
まず、データの読み出し時の初期状態では、図１９に示すように、ワード線ＷＬ０〜３の電位と、ビット線ＢＬ０〜５およびＢＬ１０〜１５の電位とは、ＧＮＤレベルに保持されている。また、制御信号ＳＷＡ、ＳＷＢおよびセンスアンプ活性化信号ＳＡＥの電位もＧＮＤレベルに保持されている。そして、ビット線Ｂ０〜５をフローティング状態とした後、図１９に示した期間Ｔ１において、ワード線ＷＬ３を選択して、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０にＶｃｃの電位まで立ち上げる電圧パルスを印加する。具体的には、ワード線ＷＬ３をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０にＶｃｃの電圧が印加される。この際、ワード線ＷＬ３とビット線ＢＬ０〜２とに繋がる強誘電体キャパシタＣＦ１０では、図３に示した第１実施形態の場合と同様、分極状態がヒステリシス曲線に沿って「０」からＡ点へ移動する。これにより、ビット線ＢＬ０〜２の総電荷量が図３中のＱ０ｕｐの電荷分増加する。このため、ビット線ＢＬ０〜２の電位は、Ｑ０ｕｐの電荷に相当する分上昇する。一方、ワード線ＷＬ３とビット線ＢＬ３〜５とに繋がる強誘電体キャパシタＣＦ１０では、図４に示した第１実施形態の場合と同様、分極状態がヒステリシス曲線に沿って「１」からＡ点へ移動する。これにより、ビット線ＢＬ３〜５の総電荷量が図４中のＱ１ｕｐの電荷分増加する。このため、ビット線ＢＬ３〜５の電位は、Ｑ１ｕｐの電荷に相当する分上昇する。
【００６０】
次に、図１９に示した期間Ｔ２において、ワード線ＷＬ３をＶｃｃの電位から−１／３Ｖｃｃの電位へ立ち下げる。これにより、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０に−１／３Ｖｃｃの電圧が印加される。この際、ワード線ＷＬ３とビット線ＢＬ０〜５とに繋がる強誘電体キャパシタＣＦ１０では、図５に示した第１実施形態の場合と同様、分極状態がヒステリシス曲線に沿ってＡ点からＢ点へ移動する。これにより、ビット線ＢＬ０〜５の総電荷量は、図５中のＱｄｏｗｎの電荷分減少する。このため、ビット線ＢＬ０〜５の電位は、Ｑｄｏｗｎの電荷に相当する分低下する。
【００６１】
なお、図１９に示した期間Ｔ１およびＴ２におけるビット線ＢＬ０〜２の総電荷量の変化量は、Ｑ０ｕｐ−Ｑｄｏｗｎとなる。ここで、図３および図５に示したヒステリシス曲線の形状から判るように、Ｑ０ｕｐ＜Ｑ０ｄｏｗｎであるので、Ｑ０ｕｐ−Ｑｄｏｗｎは負となる。したがって、ビット線ＢＬ０〜２の初期状態の電位は、ＧＮＤレベルであったので、期間Ｔ２におけるビット線ＢＬ０〜２の電位は、負電位になる。一方、期間Ｔ１およびＴ２におけるビット線ＢＬ３〜５の総電荷量の変化量は、Ｑ１ｕｐ−Ｑｄｏｗｎとなる。ここで、図４および図５に示したヒステリシス曲線の形状から判るように、Ｑ１ｕｐ＞Ｑｄｏｗｎであるので、Ｑ１ｕｐ−Ｑｄｏｗｎは正となる。したがって、ビット線ＢＬ３〜５の初期状態の電位は、ＧＮＤレベルであったので、期間Ｔ２におけるビット線ＢＬ３〜５の電位は、正電位になる。
【００６２】
そして、図１９に示した期間Ｔ２において、制御信号ＳＷＡおよびＳＷＢをＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、スイッチトランジスタ２２および２４がオン状態になる。このため、オン状態のスイッチトランジスタ２２を介してＢＬ０〜５の電位がそれぞれビット線ＢＬ１０〜１５に伝達される。これにより、ビット線ＢＬ１０〜１２の電位は、負電位になるとともに、ビット線ＢＬ１３〜１５の電位は、正電位になる。また、オン状態のスイッチトランジスタ２４を介してＧＮＤレベルの参照電位Ｖｒｅｆがセンスアンプ２３に供給される。この後、制御信号ＳＷＡおよびＳＷＢをＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、スイッチトランジスタ２２および２４がオフ状態になる。
【００６３】
この状態で、センスアンプ活性化信号ＳＡＥをＧＮＤレベルからＶｃｃの電位へ立ち上げることにより、センスアンプ２３を活性化させる。これにより、センスアンプ２３により、ビット線ＢＬ１０〜１５の読み出されたデータに対応する電位と、ＧＮＤレベルの参照電位Ｖｒｅｆとがそれぞれ比較されることによって、強誘電体キャパシタＣＦ１０から読み出されたデータが判別されて増幅される。このデータの判別時の動作は、上記第１実施形態によるセンスアンプ３のデータの判別時の動作と同様である。すなわち、データ「０」が読み出されたビット線ＢＬ１０〜１２の電位は、ＧＮＤレベルの参照電位Ｖｒｅｆよりも低い負電位であるので、センスアンプ２３によりＧＮＤレベルにされる。一方、データ「１」が読み出されたビット線ＢＬ１３〜１５の電位は、ＧＮＤレベルの参照電位Ｖｒｅｆよりも高い正電位であるので、センスアンプ２３によりＶｃｃに増幅される。そして、センスアンプ２３によりＧＮＤレベルおよびＶｃｃの電位にそれぞれされたビット線ＢＬ１０〜１５の電位は、外部へ出力される。なお、ビット線ＢＬ１０〜１５の電位がセンスアンプ２３により増幅される際には、スイッチトランジスタ２２はオフ状態になっているので、増幅されたビット線ＢＬ１０〜１５の電位がビット線ＢＬ０〜５および強誘電体キャパシタＣＦ１０側に逆流するのが抑制される。
【００６４】
第４実施形態では、上記のように、クロスポイント型の強誘電体メモリにおいて、データ「０」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ１０〜１２に負電位が発生し、データ「１」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ１３〜１５に正電位が発生するように、ワード線ＷＬ３を介して強誘電体キャパシタＣＦ１０に電圧パルスを印加した後、ワード線ＷＬ３に繋がる強誘電体キャパシタＣＦ１０のデータを一括して読み出すことによって、データ「０」またはデータ「１」の判別の基準としての参照電位ＶｒｅｆをＧＮＤレベル（接地電位）に設定することができる。これにより、データの読み出し時にビット線ＢＬ１０〜１５に発生する電位がばらつく場合にも、容易に参照電位Ｖｒｅｆを設定することができる。
【００６５】
また、第４実施形態では、クロスポイント型の強誘電体メモリにおいて、データ「０」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ１０〜１２に負電位が発生し、データ「１」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ１３〜１５に正電位が発生するように、ワード線ＷＬ３を介して強誘電体キャパシタＣＦ１０に電圧パルスを印加した後、ワード線ＷＬ３に繋がる強誘電体キャパシタＣＦ１０のデータを一括して読み出すことによって、データの読み出し時に、強誘電体キャパシタＣＦ１０からデータ「０」を読み出したビット線ＢＬ１０〜１２の電位の分布範囲（負電位）と、強誘電体キャパシタＣＦ１０からデータ「１」を読み出したビット線ＢＬ１３〜１５の電位の分布範囲（正電位）とを、重ならないようにすることができる。これにより、参照電位ＶｒｅｆをＧＮＤレベル（接地電位）に設定することにより、強誘電体キャパシタＣＦ１０の保持するデータを正確にデータ「０」またはデータ「１」として判別することができる。
【００６６】
第４実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００６７】
（第５実施形態）
図２０は、本発明の第５実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。この第５実施形態によるクロスポイント型の強誘電体メモリでは、上記第４実施形態によるクロスポイント型の強誘電体メモリと異なり、予め強誘電体キャパシタに繋がるビット線の電位を負電位にした後、強誘電体キャパシタに電圧パルスを印加することにより、強誘電体キャパシタのデータをビット線に読み出す。次に、図８〜図１５、図１８および図２０を参照して、本発明の第５実施形態によるクロスポイント型の強誘電体メモリの動作について説明する。なお、この第５実施形態によるクロスポイント型の強誘電体メモリの回路構成は、上記第４実施形態によるクロスポイント型の強誘電体メモリの回路構成と全く同様である。
【００６８】
第５実施形態によるクロスポイント型の強誘電体メモリでは、図２０に示すように、データの読み出し時の初期状態において、ワード線ＷＬ０〜３の電位と、ビット線ＢＬ０〜５およびＢＬ１０〜１５の電位とは、ＧＮＤレベルに保持されている。また、制御信号ＳＷＡ、ＳＷＢおよびセンスアンプ活性化信号ＳＡＥの電位もＧＮＤレベルに保持されている。そして、期間Ｔ１において、ワード線ＷＬ３を選択して、ＧＮＤレベルから１／３Ｖｃｃの電位に立ち上げる。これにより、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０（図１８参照）に１／３Ｖｃｃの電圧が印加される。この際、ワード線ＷＬ３とビット線ＢＬ０〜２とに繋がる強誘電体キャパシタＣＦ１０では、図８に示した第２実施形態の場合と同様、分極状態が「０」からＣ点へ移動する。一方、ワード線ＷＬ３とビット線ＢＬ３〜５とに繋がる強誘電体キャパシタＣＦ１０では、図１２に示した第２実施形態の場合と同様、分極状態が「１」からＤ点へ移動する。なお、この際、ビット線ＢＬ０〜５の電位は、ＧＮＤレベルに固定されている。これにより、強誘電体キャパシタＣＦ１０の分極状態が変化しても、ビット線ＢＬ０〜５の電位はＧＮＤレベルから変化しない。この後、ビット線ＢＬ０〜５をフローティング状態（ハイインピーダンス状態）にする。
【００６９】
次に、図２０に示した期間Ｔ２において、ワード線ＷＬ３を１／３Ｖｃｃの電位からＧＮＤレベルに立ち下げる。これにより、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０にＧＮＤレベルの電圧が印加される。この際、ワード線ＷＬ３とビット線ＢＬ０〜２とに繋がる強誘電体キャパシタＣＦ１０では、図９に示した第２実施形態の場合と同様、分極状態がヒステリシス曲線に沿ってＣ点から「０」へ移動する。これにより、ビット線ＢＬ０〜２の総電荷量が図９中のＱ０ｄｏｗｎＡの電荷分減少する。このため、ビット線ＢＬ０〜２の電位は、ＧＮＤレベルからＱ０ｄｏｗｎＡの電荷に相当する分低下することにより負電位になる。一方、ワード線ＷＬ３とビット線ＢＬ３〜５とに繋がる強誘電体キャパシタＣＦ１０では、図１３に示した第２実施形態の場合と同様、分極状態がヒステリシス曲線に沿ってＤ点から「１」へ移動する。これにより、ビット線ＢＬ３〜５の総電荷量が図１３中のＱ１ｄｏｗｎＡの電荷分減少する。このため、ビット線ＢＬ３〜５の電位は、ＧＮＤレベルからＱ１ｄｏｗｎＡの電荷に相当する分低下することにより負電位になる。上記のようにして、第５実施形態では、図２０に示した期間Ｔ２において、ビット線ＢＬ０〜５の電位を負電位にする。
【００７０】
次に、図２０に示した期間Ｔ３において、ワード線ＷＬ３を選択して、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０にＶｃｃの電位まで立ち上げる電圧パルスを印加する。具体的には、ワード線ＷＬ３をＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０にＶｃｃの電圧が印加される。この際、ワード線ＷＬ３とビット線ＢＬ０〜２とに繋がる強誘電体キャパシタＣＦ１０では、図１０に示した第２実施形態の場合と同様、分極状態がヒステリシス曲線に沿って「０」からＡ点へ移動する。これにより、ビット線ＢＬ０〜２の総電荷量が図１０中のＱ０ｕｐＢの電荷分増加する。このため、ビット線ＢＬ０〜２の電位は、Ｑ０ｕｐＢの電荷に相当する分上昇する。一方、ワード線ＷＬ３とビット線ＢＬ３〜５とに繋がる強誘電体キャパシタＣＦ１０では、図１４に示した第２実施形態の場合と同様、分極状態がヒステリシス曲線に沿って「１」からＡ点へ移動する。これにより、ビット線ＢＬ３〜５の総電荷量が図１４中のＱ１ｕｐＢの電荷分増加する。このため、ビット線ＢＬ３〜５の電位は、Ｑ１ｕｐＢの電荷に相当する分上昇する。
【００７１】
次に、図２０に示した期間Ｔ４において、ワード線ＷＬ３をＶｃｃの電位からＧＮＤレベルに立ち下げる。これにより、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０にＧＮＤレベルの電圧が印加される。この際、ワード線ＷＬ３とビット線ＢＬ０〜２とに繋がる強誘電体キャパシタＣＦ１０では、図１１に示した第２実施形態の場合と同様、分極状態がヒステリシス曲線に沿ってＡ点から「０」へ移動する。これにより、ビット線ＢＬ０〜２の総電荷量が図１１中のＱ０ｄｏｗｎＢの電荷分減少する。このため、ビット線ＢＬ０〜２の電位は、Ｑ０ｄｏｗｎＢの電荷に相当する分低下する。一方、ワード線ＷＬ３とビット線ＢＬ３〜５とに繋がる強誘電体キャパシタＣＦ１０でも、図１５に示した第２実施形態の場合と同様、分極状態がヒステリシス曲線に沿ってＡ点から「０」へ移動する。これにより、ビット線ＢＬ３〜５の総電荷量が図１５中のＱ１ｄｏｗｎＢ（＝Ｑ０ｄｏｗｎＢ）の電荷分減少する。このため、ビット線ＢＬ３〜５の電位は、Ｑ１ｄｏｗｎＢの電荷に相当する分低下する。
【００７２】
なお、図２０に示した期間Ｔ１〜Ｔ４におけるビット線ＢＬ０〜２の総電荷量の変化量は、−Ｑ０ｄｏｗｎＡ＋Ｑ０ｕｐＢ−Ｑ０ｄｏｗｎＢとなる。ここで、図９〜図１１に示したヒステリシス曲線の形状から判るように、Ｑ０ｕｐＢ＝Ｑ０ｄｏｗｎＢであるので、−Ｑ０ｄｏｗｎＡ＋Ｑ０ｕｐＢ−Ｑ０ｄｏｗｎＢ＝−Ｑ０ｄｏｗｎＡとなる。したがって、図２０に示した期間Ｔ１〜Ｔ４におけるビット線ＢＬ０〜２の総電荷量の変化量は負となる。ビット線ＢＬ０〜２の初期状態の電位は、ＧＮＤレベルであったので、期間Ｔ４におけるビット線ＢＬ０〜２の電位は、負電位になる。一方、期間Ｔ１〜Ｔ４におけるビット線ＢＬ３〜５の総電荷量の変化量は、−Ｑ１ｄｏｗｎＡ＋Ｑ１ｕｐＢ−Ｑ１ｄｏｗｎＢとなる。ここで、図１３〜図１５に示したヒステリシス曲線の形状から判るように、−Ｑ１ｄｏｗｎＡ＋Ｑ１ｕｐＢ−Ｑ１ｄｏｗｎＢは正となる。したがって、期間Ｔ１〜Ｔ４におけるビット線ＢＬ３〜５の総電荷量の変化量は正となる。ビット線ＢＬ３〜５の初期状態の電位は、ＧＮＤレベルであったので、期間Ｔ４におけるビット線ＢＬ３〜５の電位は、正電位になる。
【００７３】
そして、制御信号ＳＷＡおよびＳＷＢをＧＮＤレベルからＶｃｃの電位に立ち上げる。これにより、スイッチトランジスタ２２および２４がオン状態になる。このため、オン状態のスイッチトランジスタ２２を介してＢＬ０〜５の電位がそれぞれビット線ＢＬ１０〜１５に伝達される。これにより、ビット線ＢＬ１０〜１２の電位は、負電位になるとともに、ビット線ＢＬ１３〜１５の電位は、正電位になる。また、オン状態のスイッチトランジスタ２４を介してセンスアンプ２３にＧＮＤレベルの参照電位Ｖｒｅｆを供給する。これ以降は、上記第４実施形態と同様にして、センスアンプ２３により強誘電体キャパシタＣＦ１０からビット線ＢＬ１０〜１５に読み出したデータを「０」または「１」に判別して増幅する。
【００７４】
第５実施形態では、上記のように、クロスポイント型の強誘電体メモリにおいて、予め強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ０〜５の電位を負電位にした後、強誘電体キャパシタＣＦ１０に電圧パルスを印加して、ワード線ＷＬ３に繋がる強誘電体キャパシタＣＦ１０のデータを一括して読み出すことによって、容易に、データの読み出し時において、データ「０」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ０〜２に負電位を発生させることができるとともに、データ「１」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ３〜５に正電位を発生させることができるので、容易に、データの読み出し時に、ビット線ＢＬ０〜２にスイッチトランジスタを介して繋がるビット線ＢＬ１０〜１２に負電位を発生させることができるとともに、ビット線ＢＬ３〜５にスイッチトランジスタを介して繋がるビット線ＢＬ１３〜１５に正電位を発生させることができる。これにより、強誘電体キャパシタＣＦ１０からビット線ＢＬ１０〜１５に読み出されたデータを「０」または「１」として判別するために用いる参照電位ＶｒｅｆをＧＮＤレベルに設定することができる。このため、データの読み出し時にビット線ＢＬ１０〜１５に発生する電位がばらつく場合にも、容易に参照電位Ｖｒｅｆを設定することができる。また、第５実施形態では、容易に、データの読み出し時に、データ「０」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ１０〜１２に負電位を発生させることができるとともに、データ「１」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ１３〜１５に正電位を発生させることができるので、データの読み出し時に、強誘電体キャパシタＣＦ１０からデータ「０」を読み出したビット線ＢＬ１０〜１２の電位の分布範囲（負電位）と、強誘電体キャパシタＣＦ１０からデータ「１」を読み出したビット線ＢＬ１３〜１５の電位の分布範囲（正電位）とを、重ならないようにすることができる。これにより、参照電位ＶｒｅｆをＧＮＤレベルに設定することにより、強誘電体キャパシタＣＦ１０の保持するデータを正確にデータ「０」またはデータ「１」として判別することができる。
【００７５】
第５実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００７６】
（第６実施形態）
図２１は、本発明の第６実施形態によるクロスポイント型の強誘電体メモリの構成を示した回路図である。次に、図２１を参照して、本発明の第６実施形態によるクロスポイント型の強誘電体メモリの構成について説明する。
【００７７】
この第６実施形態によるクロスポイント型の強誘電体メモリは、図２１に示すように、上記第４実施形態によるクロスポイント型の強誘電体メモリと異なり、強誘電体キャパシタＣＦ１０に電圧パルスを印加して強誘電体キャパシタＣＦ１０のデータをビット線ＢＬ０〜５に読み出す前に、ビット線ＢＬ０〜５を負電位にするためのダミー回路３１を備えている。このダミー回路３１は、ビット線ＢＬ０〜５毎に設けられたダミー強誘電体キャパシタＣＦＤ１０からなる。このダミー強誘電体キャパシタＣＦＤ１０は、ビット線ＢＬ０〜５と直交する方向に延びるように配置されたダミーワード線ＷＬＤと、ビット線ＢＬ０〜５とが交差する位置にそれぞれ設けられている。なお、ダミーワード線ＷＬＤは、本発明の「ダミー駆動ライン」の一例である。また、ダミー強誘電体キャパシタＣＦＤ１０の一方電極は、ダミーワード線ＷＬＤに接続されるとともに、他方電極は、ビット線ＢＬ０〜５にそれぞれ接続されている。第６実施形態によるクロスポイント型の強誘電体メモリの上記以外の構成は、上記第４実施形態によるクロスポイント型の強誘電体メモリの構成と同様である。
【００７８】
図２２は、本発明の第６実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図８、図９、図１２、図１３、図２１および図２２を参照して、本発明の第６実施形態によるクロスポイント型の強誘電体メモリの動作について説明する。なお、以下の動作説明において、ワード線ＷＬ３に繋がる全てのメモリセルのデータが一括して読み出され、かつ、ビット線ＢＬ０〜２に繋がるダミー強誘電体キャパシタＣＦＤ１０には、データ「０」が保持されているとともに、ビット線ＢＬ３〜５に繋がるダミー強誘電体キャパシタＣＦＤ１０には、データ「１」が保持されているものとする。
【００７９】
この第６実施形態によるクロスポイント型の強誘電体メモリでは、上記第５実施形態によるクロスポイント型の強誘電体メモリと異なり、強誘電体キャパシタＣＦ１０（図２１参照）に電圧パルスを印加して強誘電体キャパシタＣＦ１０のデータをビット線ＢＬ０〜５に読み出す前において、ダミー回路３１を用いてビット線ＢＬ０〜５をそれぞれ負電位にする。具体的には、期間Ｔ１（図２２参照）において、ビット線ＢＬ０〜５の電位をＧＮＤレベルに固定しながら、ダミーワード線ＷＬＤをＧＮＤレベルから１／３Ｖｃｃの電位に立ち上げる。これにより、ダミーワード線ＷＬＤに繋がるダミー強誘電体キャパシタＣＦＤ０に１／３Ｖｃｃの電圧が印加される。この際、ビット線ＢＬ０〜２に繋がるダミー強誘電体キャパシタＣＦＤ１０では、図８に示した第２実施形態の場合と同様、分極状態が「０」からＣ点へ移動する。一方、ビット線ＢＬ３〜５に繋がるダミー強誘電体キャパシタＣＦＤ１０では、図１２に示した第２実施形態の場合と同様、分極状態が「１」からＤ点へ移動する。なお、このようにダミー強誘電体キャパシタＣＦＤ１０の分極状態が変化した場合にも、ダミー強誘電体キャパシタＣＦＤ１０に繋がるビット線ＢＬ０〜５の電位は、ＧＮＤレベルに固定されているので、ビット線ＢＬ０〜５の電位はＧＮＤレベルから変化しない。この後、ビット線ＢＬ０〜５をフローティング状態（ハイインピーダンス状態）にする。
【００８０】
次に、図２２に示した期間Ｔ２において、ダミーワード線ＷＬＤを１／３Ｖｃｃの電位からＧＮＤレベルに立ち下げる。これにより、ダミーワード線ＷＬＤに繋がる全てのダミー強誘電体キャパシタＣＦＤ１０にＧＮＤレベルの電圧が印加される。この際、ビット線ＢＬ０〜２に繋がるダミー強誘電体キャパシタＣＦＤ１０では、図９に示した第２実施形態の場合と同様、分極状態がヒステリシス曲線に沿ってＣ点から「０」へ移動する。これにより、ビット線ＢＬ０〜２の総電荷量が図９中のＱ０ｄｏｗｎＡの電荷分減少する。このため、ビット線ＢＬ０〜２の電位は、ＧＮＤレベルからＱ０ｄｏｗｎＡの電荷に相当する分低下することにより負電位になる。一方、ビット線ＢＬ３〜５に繋がるダミー強誘電体キャパシタＣＦＤ１０では、図１３に示した第２実施形態の場合と同様、分極状態がヒステリシス曲線に沿ってＤ点から「１」へ移動する。これにより、ビット線ＢＬ３〜５の総電荷量が図１３中のＱ１ｄｏｗｎＡの電荷分減少する。このため、ビット線ＢＬ３〜５の電位は、ＧＮＤレベルからＱ１ｄｏｗｎＡの電荷に相当する分低下することにより負電位になる。
【００８１】
上記のようにして、第６実施形態では、ダミー回路３１を用いて、図２２に示した期間Ｔ２においてビット線ＢＬ０〜５の電位を負電位にする。このため、第６実施形態によるクロスポイント型の強誘電体メモリでは、図２２に示した期間Ｔ２にビット線ＢＬ０〜５の電位を負電位にするために、ワード線ＷＬ３を介してメモリセル２１の強誘電体キャパシタＣＦ１０に１／３Ｖｃｃの電圧を印加しない。そして、第６実施形態では、図２２に示した期間Ｔ２以降において、上記第５実施形態による期間Ｔ２以降の動作（図２０参照）と同様にして、データ「０」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ１０〜１２に負電位を発生させるとともに、データ「１」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ１３〜１５に正電位を発生させる。第６実施形態によるクロスポイント型の強誘電体メモリの上記以外の動作は、上記第５実施形態によるクロスポイント型の強誘電体メモリの動作と同様である。
【００８２】
第６実施形態では、クロスポイント型の強誘電体メモリにおいて、強誘電体キャパシタＣＦ１０にワード線ＷＬ３を介して電圧パルスを印加する前において、ビット線ＢＬ０〜５の電位をＧＮＤレベルに保持しながら、ダミーワード線ＷＬＤの電位を１／３Ｖｃｃとし、その後、ビット線ＢＬ０〜５をフローティング状態にした後、ダミーワード線ＷＬＤの電位を１／３ＶｃｃからＧＮＤレベルに低下させることにより、ビット線ＢＬ０〜５の電位を負電位とすることによって、強誘電体キャパシタＣＦ１０にワード線ＷＬ３を介して電圧パルスを印加する前にダミーワード線ＷＬＤおよびダミー強誘電体キャパシタＣＦＤ１０を介してビット線ＢＬ０〜５の電位をＧＮＤレベルから所定の負電位に低下させることができる。これにより、ワード線ＷＬ３および強誘電体キャパシタＣＦ１０を用いてビット線ＢＬ０〜５の電位をＧＮＤレベルから所定の負電位に低下させる場合と異なり、データを保持する強誘電体キャパシタＣＦ１０に１／３Ｖｃｃの電圧を印加することなく、ビット線ＢＬ０〜５の電位をＧＮＤレベルから所定の負電位に低下させることができる。このため、データの読み出し時において、強誘電体キャパシタＣＦ１０に電圧パルスを印加してデータを読み出す前に、データを保持する強誘電体キャパシタＣＦ１０に１／３Ｖｃｃの電圧によるディスターブが生じるのを抑制しながら、ビット線ＢＬ０〜５の電位を負電位とすることができる。
【００８３】
第６実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００８４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８５】
たとえば、上記実施形態では、１Ｔ１Ｃ型およびクロスポイント型の強誘電体メモリに本発明を適用した例について説明したが、本発明はこれに限らず、１Ｔ１Ｃ型およびクロスポイント型以外の強誘電体メモリにも本発明を適用することが可能である。
【００８６】
また、上記第２および第５実施形態では、強誘電体キャパシタに電圧パルスを印加して強誘電体キャパシタのデータをビット線に読み出す前に、１／３Ｖｃｃの電圧を強誘電体キャパシタに印加することにより、ビット線の電位を負電位にしたが、本発明はこれに限らず、１／３Ｖｃｃ以外の電圧を強誘電体キャパシタに印加することにより、ビット線の電位を負電位にするようにしてもよい。なお、この場合において、１／２Ｖｃｃ以下の電圧を強誘電体キャパシタに印加することにより、ビット線の電位を負電位にするのが、強誘電体キャパシタに大きなディスターブが発生するのを抑制するために好ましい。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成を示した回路図である。
【図２】本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。
【図３】本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図４】本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図５】本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図６】本発明の第１実施形態による１Ｔ１Ｃ型の強誘電体メモリのデータ読み出し時におけるビット線の電位の分布を示した図である。
【図７】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。
【図８】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図９】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図１０】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図１１】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図１２】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図１３】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図１４】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図１５】本発明の第２実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図１６】本発明の第３実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成を示した回路図である。
【図１７】本発明の第３実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。
【図１８】本発明の第４実施形態によるクロスポイント型の強誘電体メモリの構成を示した回路図である。
【図１９】本発明の第４実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。
【図２０】本発明の第５実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。
【図２１】本発明の第６実施形態によるクロスポイント型の強誘電体メモリの構成を示した回路図である。
【図２２】本発明の第６実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。
【図２３】従来の一例による１Ｔ１Ｃ型の強誘電体メモリの構成を示した回路図である。
【図２４】従来の一例による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。
【図２５】従来の一例による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図２６】従来の一例による１Ｔ１Ｃ型の強誘電体メモリのデータ読み出し時におけるビット線の電位の分布を示した図である。
【図２７】従来の一例による１Ｔ１Ｃ型の強誘電体メモリのデータ読み出し時におけるビット線の電位の分布を示した図である。
【図２８】従来の一例による１Ｔ１Ｃ型の強誘電体メモリのデータ読み出し時におけるビット線の電位の分布を示した図である。
【図２９】従来の一例による１Ｔ１Ｃ型の強誘電体メモリのデータ読み出し時におけるビット線の電位の分布を示した図である。
【符号の説明】
【００８８】
１、２１  メモリセル
２  基準電圧発生回路
３、２３  センスアンプ
ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ１０  強誘電体キャパシタ
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５  ビット線（データライン）
ＰＬ０、ＰＬ１  プレート線（駆動ライン）
ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３  ワード線（駆動ライン）
ＰＬＤ  ダミープレート線（ダミー駆動ライン）
ＷＬＤ  ダミーワード線（ダミー駆動ライン）
ＣＦＤ０、ＣＦＤ１  ダミー強誘電体キャパシタ
【図１】
2006092644.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006092644.tif 000020
【図１９】
2006092644.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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