(57)【要約】  【課題】  メモリへのデータの書き込み完了をバスマスタに通知する機能を有しないメモリコントローラを使用しながら、書き込みが完了したことをバスマスタが知り得るバスシステムを提供する。  【解決手段】  バスシステム(1)は、複数のバス(11a,11b)、バス(11a,11b)を接続するブリッジ(12a,12b)、データを記憶するメモリ(13)、メモリ(13)に直接アクセスするメモリコントローラ(14)、データの書き込みや読み出しを要求するバスマスタ(15)、および、書き込み完了通知器(16)より成る。書き込み完了通知器(16)は、バスマスタ(15)からの書き込み要求をメモリコントローラ(14)に伝達し、続いて、その書き込み要求で指定されていた書き込みアドレスを読み出しアドレスとする読み出し要求を発して、メモリコントローラ(14)から読み出し完了通知を受けた時点で、書き込み完了通知をバスマスタ(15)に与える。【選択図】      図１
2006092077.tif 000002
【特許請求の範囲】
【請求項１】
ブリッジによって接続された複数のバスと、データを記憶するメモリと、バスとメモリに接続され、バスを介して与えられる要求に応じてメモリへのデータの書き込みとメモリからのデータの読み出しを行うメモリコントローラと、バスを介してメモリコントローラにメモリへのデータの書き込みとメモリからのデータの読み出しを要求するバスマスタとから成るバスシステムにおいて、
バスとバスマスタに接続され、バスマスタからの書き込みの要求をメモリコントローラに伝達し、続いて、その書き込みの要求で指定されていたアドレスと同一のアドレスを指定してメモリコントローラにメモリからのデータの読み出しを要求し、メモリコントローラがメモリからデータを読み出した時点で、メモリへのデータの書き込みが完了したことをバスマスタに通知する書き込み完了通知手段
を備えることを特徴とするバスシステム。
【請求項２】
書き込み完了通知手段が、バスマスタから通知を要求されたときのみに、メモリコントローラにメモリからのデータの読み出しを要求して、メモリへのデータの書き込みが完了したことをバスマスタに通知することを特徴とする請求項１に記載のバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のバスをブリッジで接続してなるバスシステムに関し、特に、メモリへの書き込みの完了をバスマスタが確実に認識し得るバスシステムに関する。
【背景技術】
【０００２】
所定の処理を行う装置と処理を要求する装置とをバスで接続したバスシステムが、コンピュータをはじめ様々な機器で多用されている。処理を要求する装置はバスマスタと呼ばれ、処理を行う装置はバススレーブと呼ばれる。バスマスタには、例えばＣＰＵ（Central Processing Unit）やＤＭＡＣ（Direct Memory Access Controller）等があり、バスマスタからメモリへの書き込みやメモリからの読み出しが要求された場合、ＣＰＵはバスが空いていれば直ちにバスの使用を許可し、空いていなければ調停を行ってバスの使用を許可する。使用が許可されると、バススレーブであるメモリコントローラが、メモリに直接アクセスしてデータの書き込みや読み出しを行う。
【０００３】
一般に、メモリコントローラは、バスマスタから要求があったときは、その要求を受け付けたことをバスを介してバスマスタに通知するが、要求した処理が完了したことは必ずしも通知しない。すなわち、メモリからの読み出しの要求に対しては、メモリコントローラは、メモリからのデータの読み出しを完了した時点で、バスを介してバスマスタに読み出し完了を通知するものの、メモリへの書き込みの要求に対しては、メモリコントローラは、メモリにデータを書き込んでも、バスマスタに書き込み完了の通知をしない。このため、メモリへの書き込みを要求したバスマスタは、メモリへの書き込みがいつ完了したかを知ることはできない。
【０００４】
近年では、バスの混雑の解消等を目的として、要求に優先順位をつけて、優先順位に基づいて調停をすることが行われており、バスマスタが要求を発してから、その要求に応じた処理が実行されるまでの時間が、変動し易くなっている。このため、メモリへのデータの書き込みとメモリからのデータの読み出しの順序が逆になって、正しいデータを読み出せないという事態が生じることがある。
【０００５】
例えば、バスマスタがメモリへのデータの書き込みを要求した後、メモリにデータを書き込んだことをＣＰＵに知らせ、ＣＰＵがそのデータの読み出しを要求する場合、メモリへのデータの書き込みが完了する前にデータの読み出しが行われて、古いデータが読み出される可能性がある。なお、通常、同一のバスマスタからの同一アドレスに対する書き込みや読み出しの要求は要求順に処理が行われるため、バスマスタがデータの書き込みを要求した後、そのバスマスタがそのデータの読み出しを要求する場合は、正しいデータが読み出される。
【０００６】
上記課題を解決する従来技術として、ＣＰＵへの割込み信号を一定時間遅延させる割込み遅延装置が提案されている（例えば、特許文献１を参照）。
【特許文献１】特開平９−２７４５７１号公報
【０００７】
また、上記課題を解決する他の従来技術として、書き込み要求を保持中であることを通知する第１の入出力制御部と、その通知を受けている間はＣＰＵへの割込み信号を保留し、書き込みが完了した時点で保留されていた割込み信号を発行する第２の入出力制御部とを有する情報処理装置も提案されている（例えば、特許文献２を参照）。
【特許文献２】特開平９−１６５４１号公報
【０００８】
また、速度等の特性の異なる複数のバスをブリッジで接続したバスシステムもある（例えば、特許文献３を参照）。このようなバスシステムでは特に、書き込み要求がなされてから実際にメモリにデータが書き込まれるまでの時間が変動し易く、メモリへのデータの書き込みとメモリからのデータの読み出しの順序が逆になって、正しいデータを読み出せないという事態が生じがちである。
【特許文献３】特開平９−２３７２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
確かに、上記の従来技術を採用すれば、バスやバスマスタを数多く有している情報処理システムにおいても、メモリへのデータの書き込みが完了する前にデータの読み出しが行われることにより古いデータが読み出されるという問題を回避することができる。
【００１０】
しかしながら、特許文献１の技術では、バスの使用率等に依らず、常に一定時間だけＣＰＵへの割込み信号が遅延されるため、バスの使用率が低い場合など、短時間で書き込みが完了したときには、バスの開放が不要に遅れることになり、メモリアクセスの速度向上を阻害する要因となっている。また、この問題は、速度等の特性の異なる複数のバスをブリッジで接続したバスシステムにおいては、遅延時間を長く設定する必要があるため、さらにメモリアクセスの速度向上を阻害する。
【００１１】
また、特許文献２の技術では、ＤＭＡ書き込みや割込みの処理を新たに定義する必要があり、データ幅が増大するだけでなく、既存のバスシステムを拡張するために多大な労力を要する、という問題がある。
【００１２】
上記の問題は、メモリコントローラがメモリへのデータの書き込みを完了した時点で、バスマスタに書き込み完了を通知するような構成にすれば、解消することができる。しかしながら、バスシステムを採用した機器の製造者がバスを製造するとは限らず、むしろ、ＳｏＣ（System-on-Chip）のような、他の者が製造した独自のバス（例えば、ＰＬＢ（ＩＢＭ社）やＡＭＢＡ（ＡＲＭ社）、ＰＣＩ（産業界標準）等）を利用して、複数のバスをブリッジで接続しバスシステムを構築することが多い。そのような場合、バス自体の構成を一から見直すために多大なコストや時間が必要となってきわめて困難であり、書き込み完了をバスマスタに通知する機能をバスにもたせることは実際上できなくなる。
【００１３】
本発明は、このような問題に鑑みてなされたもので、複数のバスをブリッジで接続したバスシステムでもメモリアクセスの速度向上を阻害することなく、また、バス自体の構成を変更することなく、メモリへの書き込みが完了したことをバスマスタが知り得るバスシステムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明では、ブリッジによって接続された複数のバスと、データを記憶するメモリと、バスとメモリに接続され、バスを介して与えられる要求に応じてメモリへのデータの書き込みとメモリからのデータの読み出しを行うメモリコントローラと、バスを介してメモリコントローラにメモリへのデータの書き込みとメモリからのデータの読み出しを要求するバスマスタとから成るバスシステムにおいて、バスとバスマスタに接続され、バスマスタからの書き込みの要求をメモリコントローラに伝達し、続いて、その書き込みの要求で指定されていたアドレスと同一のアドレスを指定してメモリコントローラにメモリからのデータの読み出しを要求し、メモリコントローラがメモリからデータを読み出した時点で、メモリへのデータの書き込みが完了したことをバスマスタに通知する書き込み完了通知手段を備える。
【００１５】
メモリコントローラは、読み出し要求に対しては、メモリからの読み出しを完了した時点で、読み出しが完了したことをバスを介して要求元に通知するから、読み出しを要求した書き込み完了通知手段は読み出しの完了を知ることができる。しかも、書き込み完了通知手段が読み出しを要求するメモリのアドレスはバスマスタからの書き込み要求のアドレスと同じであり、また、同一のバスマスタからの同一アドレスへのアクセス要求は要求順に処理されるから、書き込み完了通知手段が読み出しの完了を知った時点では、バスマスタからの書き込み要求に対応する書き込みは完了している。したがって、バスマスタは、書き込み完了通知手段からの通知によって、要求した書き込みが完了したことを確実に知ることができる。
【００１６】
ここで、書き込み完了通知手段が、バスマスタから通知を要求されたときのみに、メモリコントローラにメモリからのデータの読み出しを要求して、メモリへのデータの書き込みが完了したことをバスマスタに通知するようにするとよい。このようにすると、バスマスタが書き込み完了を知る必要がないときには、無駄になる読み出しを省略することができて、システム全体の効率が向上する。
【発明の効果】
【００１７】
本発明のバスシステムによれば、メモリコントローラがメモリへのデータの書き込み完了をバスマスタに通知する機能を有しないときでも、バスマスタは要求した書き込みが完了したことを確実に知ることができるため、書き込みと読み出しの順序が逆になって正しいデータを読み出せないという事態が生じるのを防止することが可能である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一実施形態について図面を参照しながら説明する。本実施形態のバスシステム１の構成を図１に模式的に示す。バスシステム１は複数のバス１１ａ、１１ｂと、バス１１ａ、１１ｂを接続するブリッジ１２ａ、１２ｂと、メモリ１３と、メモリコントローラ１４と、バスマスタ１５と、書き込み完了通知器１６とを含む。なお、図１では２つのバス１１ａ、１１ｂのみを表しているが、バスは３つ以上あっても構わない。その場合、ブリッジを増設して、全てのバスを直接または間接に接続する。
【００１９】
メモリコントローラ１４は、１つのバス１１ｂとメモリ１３とに接続されており、バス１１ｂを介して与えられる要求に応じて、メモリ１３にデータを書き込み、またメモリ１３からデータを読み出す。メモリ１３に書き込むべきデータとデータを書き込むべきメモリ１３のアドレスは、書き込み要求と共にバス１１ｂを介して与えられ、データを読み出すべきメモリ１３のアドレスも読み出し要求と共にバス１１ｂを介して与えられる。読み出したデータはバス１１ｂを介して伝送される。
【００２０】
バスマスタ１５は、バス１１ａ、ブリッジ１２ａ、１２ｂおよびバス１１ｂを介して、メモリコントローラ１４にメモリ１３へのデータの書き込みとメモリ１３からのデータの読み出しを要求する。メモリコントローラ１４は、バスマスタ１５から書き込み要求や読み出し要求を受け付けたときに、受け付けた旨をバスマスタ１５に通知し、また、バスマスタ１５からの読み出し要求に応じてメモリ１３からデータを読み出した時に、読み出しが完了したことをバスマスタ１５に通知する。ただし、バスマスタ１５はバス１１ａには直接接続されてはいない。
【００２１】
書き込み完了通知器１６は、バス１１ａとバスマスタ１５とに接続されており、バスマスタ１５からの書き込み要求や読み出し要求をバス１１ａに伝達し、また、バス１１ａからの通知や、バスマスタ１５からの読み出し要求に応じてメモリコントローラ１４がメモリ１３から読み出したデータを、バスマスタ１５に伝達する。
【００２２】
メモリコントローラ１４は、上述のように、メモリ１３からデータを読み出した時に読み出し完了の通知を行うが、バスマスタ１５からの書き込み要求に応じてメモリ１３にデータを書き込んだ時には、書き込み完了の通知を行わない。
【００２３】
ただし、バスシステム１では、バスマスタ１５とバス１１ａとの間に介在する書き込み完了通知器１６が、バスマスタ１５からの書き込み要求をバス１１ａに伝達したとき、続いて、書き込み要求で指定されていたアドレスからのデータの読み出しを要求する。そして、メモリコントローラ１４から読み出し完了の通知を受けた時に、バスマスタ１５に、書き込みが完了したことを通知する。
【００２４】
メモリコントローラ１４は、書き込み完了通知器１６からの読み出し要求をバスマスタ１５からの読み出し要求として認識し、また、同一のバスマスタからの同一アドレスへのアクセス要求を要求順に処理する。このため、書き込み完了通知器１６がメモリコントローラ１４から読み出し完了の通知を受けた時点では、書き込み完了通知器１６が伝達したバスマスタ１５からの書き込み要求に応じた書き込み処理は終了している。したがって、バスマスタ１５は、書き込み完了通知器１６からの書き込み完了通知によって、自己の書き込み要求に応じた書き込みが終了したことを、誤りなく知ることができる。
【００２５】
バスマスタ１５からの書き込み要求に関連して、バスマスタ１５、書き込み完了通知器１６、およびメモリコントローラ１４間で伝送される信号および情報を図２に示す。バスマスタ１５から書き込み完了通知器１６に送信される信号および情報には、データを書き込むべきメモリ１３のアドレスである書き込みアドレスＭＡｄｄｒ、メモリ１３に書き込むべきデータである書き込みデータＭＷｒｉｔｅＤａｔａ、メモリ１３へのデータの書き込みを要求する書き込み要求信号ＭＷｒｉｔｅＲｅｑ、および、書き込み完了の通知を書き込み完了通知器１６に要求する通知要求信号ＭＡｃｋＲｅｑがある。
【００２６】
書き込み完了通知器１６からバス１１ａ、ブリッジ１２ａ、１２ｂ、バス１１ｂを介してメモリコントローラ１４に送信される信号および情報には、データを書き込むべきメモリ１３のアドレスである書き込みアドレスＡｄｄｒ、メモリ１３に書き込むべきデータである書き込みデータＷｒｉｔｅＤａｔａ、メモリ１３へのデータの書き込みを要求する書き込み要求信号ＷｒｉｔｅＲｅｑ、および、メモリ１３からのデータの読み出しを要求する読み出し要求信号ＲｅａｄＲｅｑがある。
【００２７】
なお、バスマスタ１５から書き込み完了通知器１６に送信される書き込みアドレスＭＡｄｄｒ、書き込みデータＭＷｒｉｔｅＤａｔａ、および書き込み要求信号ＭＷｒｉｔｅＲｅｑと、書き込み完了通知器１６からメモリコントローラ１４に送信される書き込みアドレスＡｄｄｒ、書き込みデータＷｒｉｔｅＤａｔａ、および書き込み要求信号ＷｒｉｔｅＲｅｑの内容は、それぞれ同じである。
【００２８】
書き込み完了通知器１６が、バスマスタ１５からの書き込みアドレスＭＡｄｄｒを、書き込みアドレスＡｄｄｒとして、そのままメモリコントローラ１４に転送する構成としてもよいし、バスマスタ１５からの書き込みアドレスＭＡｄｄｒを検出して、同一内容の書き込みアドレスＡｄｄｒを生成し、これをメモリコントローラ１４に送信する構成としてもよい。書き込みデータＭＷｒｉｔｅＤａｔａ、ＷｒｉｔｅＤａｔａと、書き込み要求信号ＭＷｒｉｔｅＲｅｑ、ＷｒｉｔｅＲｅｑについても同様である。
【００２９】
メモリコントローラ１４からバス１１ｂ、ブリッジ１２ｂ、１２ａ、バス１１ａを介して書き込み完了通知器１６に送信される信号および情報には、書き込み要求および読み出し要求を受け付けたことを知らせる受付通知信号ＢｕｓＡｃｋ、メモリ１３から読み出したデータである読み出しデータＲｅａｄＤａｔａ、および、メモリ１３からのデータの読み出しが完了したことを知らせる読み出し完了通知信号ＲｅａｄＡｃｋがある。
【００３０】
書き込み完了通知器１６からバスマスタ１５に送信される信号および情報には、書き込み要求がメモリコントローラ１４に受け付けられたことを知らせる受付通知信号ＭＢｕｓＡｃｋ、および、メモリ１３へのデータの書き込みが終了したことを知らせる書き込み完了通知信号ＭＷｒｉｔｅＡｃｋがある。受付通知信号ＭＢｕｓＡｃｋは、メモリコントローラ１４から受付通知信号ＢｕｓＡｃｋを受けた時に送信され、書き込み完了通知信号ＭＷｒｉｔｅＡｃｋはメモリコントローラ１４から読み出し完了通知信号ＲｅａｄＡｃｋを受けた時に送信される。
【００３１】
書き込み完了通知器１６は、バスマスタ１５から書き込み要求信号ＭＷｒｉｔｅＲｅｑと共に通知要求信号ＭＡｃｋＲｅｑを受けたときに限り、メモリコントローラ１４に読み出し要求信号ＲｅａｄＲｅｑを送信する。したがって、バスマスタ１５からの通知要求信号ＭＡｃｋＲｅｑがなければ、メモリコントローラ１４からの読み出し完了通知信号ＲｅａｄＡｃｋはなく、書き込み完了通知器１６はバスマスタ１５に書き込み完了通知信号ＭＷｒｉｔｅＡｃｋを送信しない。これで、バスマスタ１５が書き込み完了を知る必要がないときには、読み出し処理や書き込み完了の通知を行うという無駄を避けることができる。
【００３２】
バスマスタ１５が、書き込み完了の通知を要求することなく（通知要求信号ＭＡｃｋＲｅｑを送信せずに）メモリ１３への書き込みを要求する場合の、上記の信号および情報の送受の時期を図３のタイムチャートに示す。
【００３３】
まず、バスマスタ１５が、書き込み要求信号ＭＷｒｉｔｅＲｅｑをオン（値１）にし、同時に、書き込みアドレスＭＡｄｄｒ、および書き込みデータＭＷｒｉｔｅＤａｔａを設定する。これに応じて、書き込み完了通知器１６が、書き込み要求信号ＷｒｉｔｅＲｅｑをオンにし、書き込みアドレスＡｄｄｒ、および書き込みデータＷｒｉｔｅＤａｔａを設定する。
【００３４】
書き込み要求信号ＷｒｉｔｅＲｅｑを受けたメモリコントローラ１４は、受付通知信号ＢｕｓＡｃｋをオンにし、これに応じて、書き込み完了通知器１６が受付通知信号ＭＢｕｓＡｃｋをオンにする。受付通知信号ＭＢｕｓＡｃｋを受けたバスマスタ１５は、書き込み要求信号ＭＷｒｉｔｅＲｅｑをオフ（値０）に戻す。メモリコントローラ１４は、受付通知信号ＢｕｓＡｃｋをオンにした後、メモリ１３へのデータの書き込みを行う（不図示）。
【００３５】
バスマスタ１５が、書き込み完了の通知を要求しつつ（通知要求信号ＭＡｃｋＲｅｑを送信して）メモリ１３への書き込みを要求する場合の、上記の信号および情報の送受の時期を図４のタイムチャートに示す。
【００３６】
まず、バスマスタ１５が、書き込み要求信号ＭＷｒｉｔｅＲｅｑと通知要求信号ＭＡｃｋＲｅｑをオンにし、同時に、書き込みアドレスＭＡｄｄｒ、および書き込みデータＭＷｒｉｔｅＤａｔａを設定する。これに応じて、書き込み完了通知器１６が、書き込み要求信号ＷｒｉｔｅＲｅｑをオンにし、書き込みアドレスＡｄｄｒ、および書き込みデータＷｒｉｔｅＤａｔａを設定する。
【００３７】
書き込み要求信号ＷｒｉｔｅＲｅｑを受けたメモリコントローラ１４は、受付通知信号ＢｕｓＡｃｋをオンにし、これに応じて、書き込み完了通知器１６が受付通知信号ＭＢｕｓＡｃｋをオンにする。受付通知信号ＭＢｕｓＡｃｋを受けたバスマスタ１５は、書き込み要求信号ＭＷｒｉｔｅＲｅｑおよび通知要求信号ＭＡｃｋＲｅｑをオフに戻す。メモリコントローラ１４は、受付通知信号ＢｕｓＡｃｋをオンにした後、メモリ１３へのデータの書き込みを行う（不図示）。
【００３８】
書き込み要求信号ＭＷｒｉｔｅＲｅｑと共に通知要求信号ＭＡｃｋＲｅｑを受けていた書き込み完了通知器１６は、受付通知信号ＢｕｓＡｃｋを受けて受付通知信号ＭＢｕｓＡｃｋをオンにした後も、書き込みアドレスＡｄｄｒをそのままにし、さらに読み出し要求信号ＲｅａｄＲｅｑをオンにする。読み出し要求信号ＲｅａｄＲｅｑを受けたメモリコントローラ１４は、受付通知信号ＢｕｓＡｃｋをオンにし、これを受けた書き込み完了通知器１６は読み出し要求信号ＲｅａｄＲｅｑをオフにする。なお、書き込み完了通知器１６は、読み出し要求信号ＲｅａｄＲｅｑに対する受付通知信号ＢｕｓＡｃｋを受けたときには、受付通知信号ＭＢｕｓＡｃｋをオンにはしない。
【００３９】
バスシステム１では書き込みアドレスと読み出しアドレス（データを読み出すべきメモリ１３のアドレス）に同じ信号線を兼用しており、読み出し要求信号ＲｅａｄＲｅｑと共にメモリコントローラ１４に与えられる書き込みアドレスＡｄｄｒは、読み出しアドレスとして認識される。メモリコントローラ１４は、読み出し要求信号ＲｅａｄＲｅｑに応じて受付通知信号ＢｕｓＡｃｋをオンにした後、メモリ１３からのデータの読み出しを行い（不図示）、読み出しを完了した時点で、読み出し完了通知信号ＲｅａｄＡｃｋをオンにする。
【００４０】
読み出し完了通知信号ＲｅａｄＡｃｋを受けた書き込み完了通知器１６は、書き込み完了通知信号ＭＷｒｉｔｅＡｃｋをオンにし、これにより、バスマスタ１５は書き込み要求信号ＭＷｒｉｔｅＲｅｑに応えてメモリコントローラ１４がデータをメモリ１３に書き込んだことを知る。なお、書き込み完了通知器１６には読み出しデータＲｅａｄＤａｔａがメモリコントローラ１４から与えられるが、書き込み完了通知器１６は、書き込み完了通知信号ＭＷｒｉｔｅＡｃｋをオンにして書き込み完了をバスマスタ１６に知らせるのみで、読み出しデータＲｅａｄＤａｔａをバスマスタ１６に与えることなく棄てる。
【００４１】
なお、バスシステム１では、書き込みアドレスと読み出しアドレスに同じ信号線を兼用しているが、書き込みアドレスと読み出しアドレスを別の信号線で伝送するようにしてもよい。その場合、書き込み完了通知器１６が、バスマスタ１５からの書き込みアドレスＭＡｄｄｒを、読み出しアドレスとして設定するようにすればよい。
【００４２】
また、ここでは、バスマスタ１５および書き込み完了通知器１６をそれぞれ１つのみ示したが、バスマスタ１５の数に制約はなく、メモリ１３への書き込みを要求するバスマスタ１５ごとに書き込み完了通知器１６を備えるようにするとよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態のバスシステムの構成を模式的に示すブロック図。
【図２】上記バスシステムにおいてバスマスタからの書き込み要求に関連して送受される信号および情報を示す図。
【図３】上記バスシステムにおいて、バスマスタが書き込み完了の通知を要求することなく書き込みを要求する場合の、信号および情報の送受の時期を示すタイムチャート。
【図４】上記バスシステムにおいて、バスマスタが書き込み完了の通知を要求しつつ書き込みを要求する場合の、信号および情報の送受の時期を示すタイムチャート。
【符号の説明】
【００４４】
１    バスシステム
１１ａ、１１ｂ  バス
１２ａ、１２ｂ  ブリッジ
１３    メモリ
１４    メモリコントローラ
１５    バスマスタ
１６    書き込み完了通知器
ＭＡｄｄｒ、Ａｄｄｒ  書き込みアドレス
ＭＷｒｉｔｅＤａｔａ、ＷｒｉｔｅＤａｔａ  書き込みデータ
ＭＷｒｉｔｅＲｅｑ、ＷｒｉｔｅＲｅｑ  書き込み要求信号
ＭＢｕｓＡｃｋ、ＢｕｓＡｃｋ  受付通知信号
ＭＡｃｋＲｅｑ  通知要求信号
ＲｅａｄＲｅｑ  読み出し要求信号
ＲｅａｄＤａｔａ  読み出しデータ
ＲｅａｄＡｃｋ  読み出し完了通知信号
ＭＷｒｉｔｅＡｃｋ  書き込み完了通知信号
【図１】
2006092077.tif 000003
【図２】
2006092077.tif 000004
【図３】
2006092077.tif 000005
【図４】
2006092077.tif 000006