(57)【要約】      （修正有）【課題】エッチングの容易なポリシリコン−メタル積層で構成されるゲート電極構造を提供する。【解決手段】少なくとも１層のポリシリコン３と少なくとも１層のポリＳｉ１−ｘＧｅｘ材料の層４とを有するゲートコンダクタを備える半導体デバイスの基板上のゲート電極積層構造であり、ポリシリコン３とポリＳｉ１−ｘＧｅｘ材料の層４のエッチングにより、終点検出が可能であるため、上記構造を効果的にエッチングすることができる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体デバイスの基板上のゲート電極積層であって、
少なくとも１層のポリシリコンと、
少なくとも１層のポリＳｉ１−ｘＧｅｘ材料の層とを有するゲートコンダクタを備えることを特徴とするゲート電極積層。
【請求項２】
上記ゲートコンダクタ上に、少なくとも１層のメタルゲート材料の層を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項３】
１層のポリシリコン層と、
上記ポリシリコン層上に位置する１層のポリＳｉ１−ｘＧｅｘ層とを有する２層のゲートコンダクタ積層を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項４】
１層のポリＳｉ１−ｘＧｅｘ層と、
上記ポリＳｉ１−ｘＧｅｘ層上に位置する１層のポリシリコン層とを有する２層のゲートコンダクタ積層を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項５】
１層のポリシリコン層と、
上記ポリシリコン層上に位置する１層のポリＳｉ１−ｘＧｅｘ層と、
上記ポリＳｉ１−ｘＧｅｘ層上に位置する１層のポリシリコン層とを有する３層のゲートコンダクタ積層を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項６】
１層のポリＳｉ１−ｘＧｅｘ層と、
上記ポリＳｉ１−ｘＧｅｘ層上に位置する１層のポリシリコン層と、
上記ポリシリコン層上に位置する１層のポリＳｉ１−ｘＧｅｘ層と、
上記ポリシリコン層上に位置する１層のポリＳｉ１−ｘＧｅｘ層上に位置する１層のポリシリコン層とを有する４層のゲートコンダクタ積層を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項７】
厚みが１ｎｍより大きい、特に３ｎｍより大きいポリシリコン層を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項８】
厚みが３ｎｍよりも大きいポリＳｉ１−ｘＧｅｘ層を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項９】
上記メタルゲート材料が、Ｗ／ＷＮ／ＴｉおよびＷＳｉＸのグループのうちの１つであることを特徴とする請求項２に記載のゲート電極積層。
【請求項１０】
上記ポリＳｉ１−ｘＧｅｘ層のｘが、０．８よりも小さいことを特徴とする請求項１に記載のゲート電極積層。
【請求項１１】
シリコン基板を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項１２】
上記ゲート電極積層を少なくとも部分的に覆っている封止下地膜を少なくとも１層備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項１３】
ゲート酸化膜層を有した基板を備えることを特徴とする請求項１に記載のゲート電極積層。
【請求項１４】
メモリチップ、特にＤＲＡＭに請求項１に記載のゲートコンダクタ積層を用いる方法。
【請求項１５】
半導体論理デバイスに請求項１に記載のゲートコンダクタ積層を用いる方法。
【請求項１６】
少なくとも１層のポリシリコンと少なくとも１層のポリＳｉ１−ｘＧｅｘ材料の層とを有した積層を形成する工程と、
続く段階で、少なくとも１層のポリシリコンと少なくとも１層のポリＳｉ１−ｘＧｅｘ材料の層とにドライエッチングを行う工程と、
下層に位置しているポリシリコン層、またはポリＳｉ１−ｘＧｅｘ材料の層へオーバーエッチングを行い、上記オーバーエッチングを終点検出に用いる工程とを含む請求項１に記載のゲート電極積層を形成する方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の分野〕
本発明は、一般的にゲート電極積層とゲートコンダクタ積層を用いる方法に関するものである。
【０００２】
〔発明の背景〕
従来のＤＲＡＭデバイスのゲート電極積層は、以下の層を有している（基板から上方向へ）：
シリコン（通常の基板材料）
ゲート酸化膜
ポリシリコン（例えばＮ＋ドープまたはＰ＋ドープされたもの）
Ｗ／ＷＮ／ＴｉまたはＷＳｉＸ
キャップおよび／または封止層
ポリシリコン層およびＷ／ＷＮ／Ｔｉ（またはＷＳｉＸのような他の物質）層は、ゲート電極積層内にゲートコンダクタ（ＧＣ）積層を備えている。Ｗ／ＷＮ／Ｔｉメタル積層内の薄いＴｉ薄膜層は、メタル積層とポリシリコン層との良好な接触特性を保障するために使用される。なぜなら、全ての処理工程後、界面にＴｉケイ化物が形成されるからである。
【０００３】
このようなゲート電極積層については、基本的に米国特許第６，７１６，７３４Ｂ２号に記載されている。
【０００４】
メタル積層のエッチング後、ポリシリコン層へのオーバーエッチングを行わなければならないため、ＧＣ積層のエッチングは困難である。基本的に上記オーバーエッチングの終点の制御が一定の時間中のみ可能であるため、このオーバーエッチングは制御が困難である。また、ポリシリコン層へのオーバーエッチングが行われる際には、終点の信号は生成されない。
【０００５】
Ｗ／ＷＮ／Ｔｉ積層のプラズマドライエッチングのために用いられる典型的なエッチングの成分であるＣｌ２、ＮＦ３、Ｏ２、ならびにＨＢｒは、非常に反応性の高い成分である。その上、Ｃｌ２、Ｏ２、ならびにＮＦ３は、ＷｉＳｉｘエッチングに一般的に用いられる成分である。
【０００６】
〔本発明の目的〕
本発明の目的の１つは、生成が容易なゲート電極積層を設計することにある。また、本発明はさらにゲート電極積層の利用を目的としている。
【０００７】
〔本発明の概要〕
本発明に係るゲート電極積層内では、ポリシリコン層およびポリＳｉ１−ｘＧｅｘ層がＧＣ積層を形成している。また、これらの層の相対位置（つまり上下関係）は、変わってもよい。ポリＳｉ１−ｘＧｅｘ層を導入することによって、ポリシリコン層とＳｉ１−ｘＧｅｘ層との間のエッチングによって終点検出が可能になるという効果がある。終点検出の物理的な仕組みは、Ｇｅを直接または間接的に識別する励起分子からの発光に関連している。ポリＳｉ１−ｘＧｅｘ層（ｘ＜０．８）はポリシリコンと同様の電気特性および構造特性を有し、かつ、全体的な処理に関しても互換性がある。
【０００８】
ゲート材料としてのポリＳｉＧｅの特性およびポリＳｉＧｅの利用については、Ｄｏｎｇｐｉｎｇ  Ｗｕ氏の博士論文「Ｎｏｖｅｌ  ｃｏｎｃｅｐｔｓ  ｆｏｒ  ａｄｖａｎｃｅｄ  ＣＭＯＳ：Ｍａｔｅｒｉａｌｓ，ｐｒｏｃｅｓｓ  ａｎｄ  ｄｅｖｉｃｅ  ａｒｃｈｉｔｅｃｔｕｒｅ」（ＩＳＲＮ  ＫＴＨ／ＥＫＴ／ＦＲ−２００４／３−ＳＥおよびＩＳＳＮ  １６５０−８５９９）を参照されたい。
【０００９】
本発明に係るＧＣ積層によって、ポリ層の全体的な厚みを小さくすることができる。
【００１０】
さらに、本発明に係るＧＣ積層によって、エッチング処理の均一性が向上する。
【００１１】
本発明の他の目的および利点については、本発明の詳細な説明および請求項を、図面に照らして読み進めることによって明らかとなるであろう。
【００１２】
本発明の別の目的は、ゲート電極積層を形成するのための処理工程を提供することである。
【００１３】
〔本発明の好適な実施形態の詳細な説明〕
従来のＤＲＡＭ製造工程では、Ｗ／ＷＮ／Ｔｉ／ポリシリコン（またはＷＳｉＸ／ポリシリコン）のゲートコンダクタ積層は、シリコン基板上にゲート酸化物を成長させた後、一般的には物理的気相成長法（ＰＶＤ）によって堆積されることが知られている。そして、その後は、通常は窒化物である絶縁キャップが最上部に堆積される。一般的なＧＣ構築処理では、次にリソグラフィーおよび窒化物のエッチングによって窒化物層のキャップを構築する。そして、構築された窒化物層のキャップは、続くゲート積層のエッチングにおいてハードマスクとしての役割を果たす。メタル積層がまずエッチングされ、次に一定の時間のポリシリコンへのオーバーエッチングが行われる。Ｗ／ＷＮ／Ｔｉ／メタル積層を用いる場合は、通常は窒化ケイ素である封止下地膜が堆積および構築される。ＷＳｉｘを用いる場合、封止下地膜は不要である。最後に、下層のゲート酸化膜上での終点検出を行いながら残りのポリシリコンをエッチングする。
【００１４】
以下の図１〜図６において、本発明の第１の実施形態の製造での処理工程について述べる。
【００１５】
図１は、基板上のさまざまな層の断面図を示す。
【００１６】
基板１は、例えばＤＲＡＭメモリチップの製造に用いられるようなシリコンウェハである。あるいは、特に自己整合ソース／ドレインコンタクトが必要である場合は、基板１は論理プロセッサの製造に用いられるようなシリコンチップであってもよい。
【００１７】
上記基板１は、ゲート酸化物の薄膜層２によって覆われている。
【００１８】
この第１の実施形態は、ゲート電極積層１０内に、２層のポリゲートコンダクタ３、４を有している。従って、ゲート酸化膜層２上にポリシリコン層３が位置している。ポリシリコン層３の厚みは、３ｎｍ〜１００ｎｍの範囲内、好ましくは３０ｎｍ〜５０ｎｍの範囲内にある。ポリシリコン層３上には、厚みが３ｎｍ〜１００ｎｍの範囲内、好ましくは３０ｎｍ〜５０ｎｍの範囲内にあるポリＳｉ１−ｘＧｅｘ層４が位置している。
【００１９】
Ｓｉ１−ｘＧｅｘ層４上には、メタル層Ｗ／ＷＮ／Ｔｉ（またはＷＳｉＸ）５が位置している。Ｓｉ１−ｘＧｅｘ層４およびメタル層Ｗ／ＷＮ／Ｔｉ（またはＷＳｉＸ）５は、ここでは窒化ケイ素からなるキャップ層２１によって覆われている。
【００２０】
Ｔｉ薄膜層の厚みは、１ｎｍ〜１５ｎｍの範囲内であることが好ましい。Ｗ／ＷＮ層の厚みは、１０ｎｍ〜１００ｎｍの範囲内、好ましくは３０ｎｍ〜５０ｎｍの範囲内にある。基本的に、通常の範囲内において、層の厚みには厳密な制限はない。
【００２１】
次の工程（図２）は、標準的なリソグラフィー法を用いたフォトレジスト層５０の構築について示している。フォトレジスト層５０は、その下に位置するキャップ層２１のドライエッチング用のマスクを形成している（図３）。
【００２２】
続いて、フォトレジスト層５０が剥がされる（図４）。そして、キャップ層２１をハードマスクとして用いながら、メタル積層の層５（Ｗ／ＷＮ／Ｔｉ）を有するメタル積層がエッチングされ、そしてポリＳｉ１−ｘＧｅｘ層４へのオーバーエッチングが行われる。ポリＳｉ１−ｘＧｅｘ層４のオーバーエッチングがポリシリコン層３へ到達するとき、終点検出が行われる。ポリシリコン層３のエッチングの速度がＳｉ１−ｘＧｅｘ層４のエッチングの速度より大幅に低いため、ポリシリコン層３はエッチストップとして機能することができる。
【００２３】
図６は、ここでは窒化ケイ素からなる封止下地膜層２０を示している。この封止下地膜層２０は、窒化ケイ素を堆積させることによって生成され、そして異方性エッチングが行われる。封止下地膜層２０は、上記Ｗ／ＷＮ／Ｔｉ積層とビット線ビアとの間のショートの防止を目的としたものであり、上記ビット線ビアの形成はこの後に行われる。ＷＳｉＸを用いる場合、封止下地膜層２０は省略できる。
【００２４】
最後に、上記キャップ層をハードマスクとして用いてポリシリコンエッチングを行う（図７）。このエッチングは、ゲート酸化膜層２上でストップされる。
【００２５】
この第１の実施形態によると、上記ＧＣエッチング処理は、Ｓｉ１−ｘＧｅｘ層４とポリシリコン層３との間の終点を検出できる。Ｓｉ１−ｘＧｅｘ層４とポリシリコン層３との間のエッチング選択性が高いため、効果的なエッチストップを実現ことができる。結果として、ドライエッチング工程の進み具合を知る手段を改善するとともに、均一性および制御性も向上する。
【００２６】
図８、図９、ならびに図１０に示す別の実施形態は、前述した終点検出を利用できるように、第１の実施形態と基本的に同一の構造をなしている。さらに、この構造を得るための処理工程は、図１〜図７に関連して述べたのと同様の原則に基づいている。
【００２７】
図８では、ポリ積層が逆転しているため効果的なエッチストップを実現することができないが、この実施形態の利点について、以下の２つの段落において説明する。
【００２８】
第２の実施形態（図８）の第１の実施形態に対する相違点は、Ｓｉ１−ｘＧｅｘ層４およびポリシリコン層３を有した２層のゲートコンダクタ積層の層の順番が逆転している点である。Ｓｉ１−ｘＧｅｘ層４はゲート酸化膜層２の上に位置し、ポリシリコン層３はＳｉ１−ｘＧｅｘ層４の上に位置している。
【００２９】
第２の実施形態は、Ｓｉ１−ｘＧｅｘ層４／ゲート酸化膜層２界面を有しているため、ｐ型のポリゲート空乏化が改善される。この効果については、ＩＥＥＥ  ２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  ＴｅｃｈｎｏｌｏｇｙでのＬｕ氏らによる論文「Ｉｍｐｒｏｖｅｄ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  Ｕｌｔｒａ−Ｔｈｉｎ  ＨｆＯ２  ＣＭＯＳＦＥＴｓ  Ｕｓｉｎｇ  Ｐｏｌｙ−ＳｉＧｅ  Ｇａｔｅｓ」において、非常に具体的なゲート誘電体に関連して説明されている。
【００３０】
第３の実施形態（図９）および第４の実施形態（図１０）は、３層に積層したＧＣ積層および４層に積層したＧＣ積層を用いている。
【００３１】
第３の実施形態は、以下のような３重の層構造をなしている（下から上方向へ）：
ゲート酸化膜層２上の第１ポリシリコン層３１
第１ポリシリコン層３１上のＳｉ１−ｘＧｅｘ層４
Ｓｉ１−ｘＧｅｘ層４上の第２ポリシリコン層３２
上記の層の厚みはそれぞれ、３ｎｍ〜１００ｎｍ、３ｎｍ〜１００ｎｍ、３ｎｍ〜１００ｎｍである。
【００３２】
第３の実施形態は、第１の実施形態の利点を残している上に、ポリ積層とメタル積層との界面も、第１の実施形態と同様にＴｉ／Ｓｉ１−ｘＧｅｘではなくＴｉ／Ｓｉのままである。これによって、Ｔｉ／Ｓｉ１−ｘＧｅｘ間の複雑な相互作用によって生じ得るリスクをなくすことができる。
【００３３】
図１０に示す第４の実施形態は、以下の層構造をなす４層のＧＣ積層を有している：
ゲート酸化膜層２上の第１Ｓｉ１−ｘＧｅｘ層４１
第１Ｓｉ１−ｘＧｅｘ層４１上の第１ポリシリコン層３１
第１ポリシリコン層３１上の第２Ｓｉ１−ｘＧｅｘ層４２
第２Ｓｉ１−ｘＧｅｘ層４２上の第２ポリシリコン層３２
上記層の厚みはそれぞれ、３ｎｍ〜１００ｎｍ、３ｎｍ〜１００ｎｍ、３ｎｍ〜１００ｎｍ、３ｎｍ〜１００ｎｍである（ここでも、厳密な制限はない）。
【００３４】
第４の実施形態は、第２および第３の実施形態の利点を残しつつ、ポリゲートの長さを整えることも可能である。この調整は、ポリＳｉ１−ｘＧｅｘ層４１の等方性エッチングによって実現することができる。上記ポリＳｉ１−ｘＧｅｘ層４１の等方性エッチングは、第１ポリシリコン層３１、およびその下のゲート酸化膜層２に対して選択的に行う。
【００３５】
総体的に、これら実施形態を実現するための上記処理工程は、前述したメタル／ポリシリコンゲート積層の場合と同様である。主な相違点は、メタル積層のオーバーエッチがポリシリコンへ向かう部分の中にある。第１の実施形態を例として挙げると、メタル積層のオーバーエッチング中に、ポリＳｉ１−ｘＧｅｘ層がエッチングされる。そして、ポリＳｉ１−ｘＧｅｘ層がエッチングされて、その下層のポリシリコンがエッチングされ始めると終点信号が観察できる。ポリシリコンのドライエッチングの速度は、一般的にＳｉ１−ｘＧｅｘ層のドライエッチングの速度よりも大幅に低いため、上記ポリシリコン層はエッチストップとしての役割を果たすことができる。このように、均一性および制御性の点に関するゲート電極の改善を行うことができる。この改善は、メタル積層へのオーバーエッチがポリ層へ向かっている間に終点検出を行えること、および、ポリＳｉ１−ｘＧｅｘ層とポリシリコン層との間にエッチング速度の差があることによって行うことができるものである。
【００３６】
本発明の実施形態の１つの応用例として、２種類の仕事関数を有するＤＲＡＭがある。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態の製造での処理工程の一部を示す図である。
【図２】本発明の第１の実施形態の製造での処理工程の一部を示す図である。
【図３】本発明の第１の実施形態の製造での処理工程の一部を示す図である。
【図４】本発明の第１の実施形態の製造での処理工程の一部を示す図である。
【図５】本発明の第１の実施形態の製造での処理工程の一部を示す図である。
【図６】本発明の第１の実施形態の製造での処理工程の一部を示す図である。
【図７】本発明におけるＧＣ積層の第１の実施形態の概略図である。
【図８】本発明におけるＧＣ積層の第２の実施形態の概略図である。
【図９】本発明におけるＧＣ積層の第３の実施形態の概略図である。
【図１０】本発明におけるＧＣ積層の第４の実施形態の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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