(57)【要約】【課題】バイアス回路の規模拡大に伴うトランジスタの半導体基板占有面積の増大を抑え、バイアス回路の小型化を図ることを可能としたトランジスタ回路を提供する。【解決手段】ドレイン端子（１０１）と、第１および第２のソース端子（１０７）（１０９）と、第１および第２のゲート端子（１０３）（１０５）と、半導体トランジスタ領域（１１１）を備え、前記トランジスタ領域には前記ドレイン端子（１０１）に接続されたドレイン電極（１０２）と、前記第１のソース端子（１０７）に接続された第１のソース電極（１０８）と、前記第２のソース端子（１０９）に接続された第２のソース電極（１１０）と、前記第１のゲート端子（１０３）に接続された第１のゲート電極（１０４）と、前記第２のゲート端子（１０５）に接続された第２のゲート電極（１０６）が形成されるようにした。【選択図】図１
2006295594.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン端子と、第１および第２のソース端子と、第１および第２のゲート端子と、半導体トランジスタ領域を備え、前記トランジスタ領域には前記ドレイン端子に接続されたドレイン電極と、前記第１のソース端子に接続された第１のソース電極と、前記第２のソース端子に接続された第２のソース電極と、前記第１のゲート端子に接続された第１のゲート電極と、前記第２のゲート端子に接続された第２のゲート電極が形成されていることを特徴とするトランジスタ回路。
【請求項２】
第１および第２のドレイン端子と、ソース端子と、第１および第２のゲート端子と、半導体トランジスタ領域を備え、前記トランジスタ領域には前記第１のドレイン端子に接続された第１のドレイン電極と、前記第２のドレイン端子に接続された第２のドレイン電極と、前記ソース端子に接続されたソース電極と、前記第１のゲート端子に接続された第１のゲート電極と、前記第２のゲート端子に接続された第２のゲート電極が形成されていることを特徴とするトランジスタ回路。
【請求項３】
コレクタ端子と、第１および第２のエミッタ端子と、第１および第２のベース端子と、半導体トランジスタ領域を備え、前記トランジスタ領域には前記コレクタ端子に接続されたコレクタ電極と、前記第１のエミッタ端子に接続された第１のエミッタ電極と、前記第２のエミッタ端子に接続された第２のエミッタ電極と、前記第１のベース端子に接続された第１のベース電極と、前記第２のベース端子に接続された第２のベース電極が形成されていることを特徴とするトランジスタ回路。
【請求項４】
第１および第２のコレクタ端子と、エミッタ端子と、第１および第２のベース端子と、半導体トランジスタ領域を備え、前記トランジスタ領域には前記第１のコレクタ端子に接続された第１のコレクタ電極と、前記第２のコレクタ端子に接続された第２のコレクタ電極と、前記エミッタ端子に接続されたエミッタ電極と、前記第１のベース端子に接続された第１のベース電極と、前記第２のベース端子に接続された第２のベース電極が形成されていることを特徴とするトランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ回路に関するものである。
【背景技術】
【０００２】
半導体基板上に機能回路を形成する場合、その多くの場合はセット基板上の電源から所望の電位を作り出し、供給するためのバイアス回路を形成する。一例を挙げると、携帯電話等の移動体通信端末の無線部における出力電力制御を行う高周波増幅回路においては、制御電圧に応じて出力電力を調整するため、バイアス回路は重要な役割を占める。
【０００３】
以下図面を参照しながら従来のトランジスタ回路について説明する。図５は、従来の代表的な携帯電話端末の無線部の構成を示すブロック図である。図５において、移動体通信端末の無線部は送信部２１３、受信部２１５、シンセサイザ部２１６、共用器部２１４で構成されている。
【０００４】
送信部２１３は中間周波数の変調信号入力（中間周波数変調信号）を送信周波数に変換するアップコンバータ２０１、送信波帯域の信号を抽出するためのバンドパスフィルタ２０２、バンドパスフィルタ２０２の出力信号（１ｍＷ以下）を最大１０ｍＷ程度まで増幅する可変利得の高周波増幅回路２０３、高周波増幅回路２０３から出力された高周波信号（１０ｍＷ以下）を最大１Ｗ程度まで増幅する固定利得の高出力高周波増幅回路２０４、高出力高周波増幅回路２０４の出力を共用器部２１４へ供給するアイソレータ２０５で構成されている。
【０００５】
受信部２１５は、共用器部２１４で受信された受信信号を増幅し、この受信信号とシンセサイザ部２１６から供給される局部発振信号とを混合するフロントエンドＩＣ２０８、フロントエンドＩＣ２０８の出力信号から中間周波数信号を抽出するバンドパスフィルタ２０９で構成されている。
【０００６】
シンセサイザ部２１６は、温度制御水晶発振器（ＴＣＸＯ）２１０、フェーズロックドループ（ＰＬＬ）回路２１１、電圧制御発振器（ＶＣＯ）２１２で構成されている。
【０００７】
共用器部２１４はアンテナ２０７、高周波スイッチ２０６で構成されている。
【０００８】
図６は、図５に示した携帯電話端末の無線部における送信部と共用器のブロック図である。
【０００９】
図６において、信号入力端子２５１には音声等が変調された中間周波数変調信号が入力される。アップコンバータ２５３は、信号入力端子２５１からの中間周波数変調信号と、発振器２５２からの局部発振信号とが入力され、中間周波数を送信周波数に変換する。具体的には、アップコンバータ２５３では、中間周波数の信号（中間周波数変調信号）と発振器２５２からの局部発振信号とを混合することにより、中間周波数を送信周波数に変換する。
【００１０】
ここで、アップコンバータ２５３に入力される中間周波数変調信号の周波数をｆｉｆ、発振器２５２の局部発振周波数をｆｌｏ、送信信号の周波数をｆｃとすると、送信信号の周波数は、ｆｃ＝ｆｌｏ±ｆｉｆの関係になり、アップコンバータ２５３より周波数ｆｃとして出力され、バンドパスフィルタ２５４に入力される。バンドパスフィルタ２５４に入力された信号は、送信波帯域の信号のみ抽出され出力される。
【００１１】
高周波増幅回路２５５は、利得制御機能を内蔵し、バンドパスフィルタ２５４から出力された送信周波数の信号を最大１０ｍＷ程度まで増幅する。さらに高周波増幅回路２５５の出力信号は、高出力高周波増幅回路２５６により最大１Ｗ程度まで増幅される。高出力高周波増幅回路２５６の出力は、アイソレータ２５７からデュプレクサ２５８の２５８ａ端子に入力される。
【００１２】
デュプレクサ２５８は、アイソレータ２５７から出力される送信信号をアンテナ２５９へ送り、アンテナ２５９で受信した受信信号を信号出力端子２６０端子へ送る機能を有する。具体的には、デュプレクサ２５８は、信号を端子２５８ａから端子２５８ｂの方向は通過、端子２５８ａから端子２５８ｃへの信号は阻止、端子２５８ｂから端子２５８ｃの方向は通過、端子２５８ｂから端子２５８ａへの信号は阻止する機能を持つ。
【００１３】
次に、高周波増幅回路２５５について説明する。図７は、図６の高周波増幅回路のブロック図であり、この高周波増幅回路２５５は信号入力端子２７１より入力された高周波信号がインピーダンス変換を行うインピーダンス整合回路２７２を介して利得制御回路２７３に入力され、その出力信号は増幅器２７４に入力され増幅される。増幅器２７４の出力信号はインピーダンス変換を行うインピーダンス整合回路２７５を介して増幅器２７６に入力され増幅される。増幅器２７６の出力信号はインピーダンス変換を行うインピーダンス整合回路２７７を介し、信号出力端子２７８に送られる。
【００１４】
次に、高周波増幅回路２５５を用いた利得制御動作について説明する。高周波増幅回路２５５の利得制御回路の減衰量は、制御端子２７９の電圧値の設定により制御される。また、制御端子２７９の電圧の制御には、Ｄ／Ａコンバータが用いられ、制御部からの制御信号に応じて、制御端子の電圧の設定を行っている。この制御電圧の供給にバイアス回路が用いられるため、高周波増幅回路の最重要回路とも言える。
【００１５】
このようなバイアス回路の一例として、特許文献１に記載されたトランジスタ回路を挙げることができる。
【００１６】
図８は特許文献１に記載されている利得制御回路の回路図である。この図８の利得制御回路は、入力端子３２１と出力端子３２２に、直流電流を切断する容量３２６，３２８と可変抵抗として用いられるＦＥＴ３２７が接続された構成をもち、基準電圧端子３２４と抵抗３２９，３３２，３３３，３３４，３３５，３３６とＦＥＴ３３０，３３１からなるバイアス回路により供給される基準電圧と、制御端子３２３から供給される制御電圧により可変抵抗３２７を制御する。なお、３２５は接地端子である。
【００１７】
図９は図８に示した利得制御回路と類似した他の例を示す回路図で、バイアス回路のみが異なる一例である。即ち、入力端子３４１と出力端子３４２に、直流電流を切断する容量３４６，３４８と可変抵抗として用いられるＦＥＴ３４７が接続された構成をもち、基準電圧端子３４４と抵抗３４９，３５０，３５１，３５２，３５５，３５６とＦＥＴ３５３，３５４からなるバイアス回路により供給される基準電圧と、制御端子３４３から供給される制御電圧により可変抵抗３４７を制御する。なお、３４５は接地端子である。
【００１８】
また、上記の出力電力制御を行う高周波増幅回路２５５において、電力制御の線形性を高めるような場合は複数のバイアス回路を用いて回路を制御するため、バイアス回路の規模はさらに大きくなる。
【００１９】
その一例として、特許文献２に記載されているトランジスタ回路が挙げられる。この例では、バイアス回路により３種類の電位を作り出す必要がある。
【００２０】
これらの回路においてＦＥＴやＨＢＴなどのトランジスタを用いたバイアス回路を形成する場合、形成する電位の個数の増加に伴ってバイアス回路の規模が大きくなるため、半導体基板を占有する面積が大きくなる。図１０は図８に示した利得制御回路の半導体基板上のトランジスタ構成を示す平面図であり、トランジスタ領域３１３上に形成されたＦＥＴ３３０とＦＥＴ３３１を構成するドレイン電極３０２、ゲート電極３０４、ソース電極３０６からそれぞれリード端子となるドレイン端子３０１、ゲート端子３０３、ソース端子３０５が接続されたものと、トランジスタ領域３１４上に形成されたドレイン電極３０８、ゲート電極３１０、ソース電極３１２からそれぞれリード端子となるドレイン端子３０７、ゲート端子３０９、ソース端子３１１が接続されたものとが併設された状態となる。
【特許文献１】特開２００２−３６８５６２号公報（第８頁、第１図）
【特許文献２】特開２０００−７７９６３号公報（第２０頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記の例のようなトランジスタ回路において、ＦＥＴやＨＢＴなどのトランジスタを用いたバイアス回路を形成する場合、形成する電位の個数の増加に伴ってバイアス回路の規模が大きくなるため、ＦＥＴやＨＢＴなどの半導体基板を占有する面積が大きくなり、回路全体が大規模化してしまうという問題点があった。
【００２２】
本発明は、上記従来の問題点を解決するものであり、バイアス回路の規模拡大に伴うトランジスタの半導体基板占有面積の増大を抑え、バイアス回路の小型化を図ることを可能としたトランジスタ回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するために、本発明に係るトランジスタ回路は、ドレイン端子と、第１および第２のソース端子と、第１および第２のゲート端子と、半導体トランジスタ領域を備え、前記トランジスタ領域には前記ドレイン端子に接続されたドレイン電極と、前記第１のソース端子に接続された第１のソース電極と、前記第２のソース端子に接続された第２のソース電極と、前記第１のゲート端子に接続された第１のゲート電極と、前記第２のゲート端子に接続された第２のゲート電極が形成されるようにしたものである。
【００２４】
また、第１および第２のドレイン端子と、ソース端子と、第１および第２のゲート端子と、半導体トランジスタ領域を備え、前記トランジスタ領域には前記第１のドレイン端子に接続された第１のドレイン電極と、前記第２のドレイン端子に接続された第２のドレイン電極と、前記ソース端子に接続されたソース電極と、前記第１のゲート端子に接続された第１のゲート電極と、前記第２のゲート端子に接続された第２のゲート電極が形成されるようにしたものである。
【発明の効果】
【００２５】
本発明のトランジスタ回路によれば、バイアス回路の一部を構成する半導体素子にはＲＦ信号が入り込むことはなく、ＤＣのみが印加されるため、ドレイン電極やソース電極を共用しても利得制御回路に影響は及ぼすことはなく、このように構成することにより、素子の規模を従来のものに比し約７５％程度に低減することが可能となり、その小型化を図ることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２７】
（実施の形態１）
図１は、本発明トランジスタ回路の実施の形態１における半導体基板上のトランジスタ構成を示す平面図、図２はこれを含む利得制御回路の構成を示す回路図である。
【００２８】
図１に示すトランジスタ構成は、共通のドレイン端子１０１と第１および第２のゲート端子１０３，１０５と、第１および第２のソース端子１０７，１０９と、同一のトランジスタ領域１１１上に形成されたドレイン電極１０２と、第１および第２のゲート電極１０４，１０６と第１および第２のソース電極１０８，１１０により構成され、ドレイン端子１０１とドレイン電極１０２は配線により接続され、第１のゲート端子１０３と第２のゲート電極１０４は配線により接続され、ゲート端子１０５とゲート電極１０６は配線により接続され、第１のソース端子１０７とソース電極１０８は配線により接続され、第２のソース端子１０９とソース電極１１０は配線により接続されている。
【００２９】
このトランジスタ構成は図２に示される利得制御回路において、ＦＥＴ１５０に相当し、図８に示される従来の利得制御回路のＦＥＴ３３０，３３１に代えて用いている。従ってその構成、動作は図８に示される従来の利得制御回路と同様であり、入力端子１４１と出力端子１４２に直流電流を切断する容量１４６，１４８と可変抵抗として用いられるＦＥＴ１４７が接続された構成をもち、基準電圧端子１４４と抵抗１５１，１５２，１５３，１５４，１５５とＦＥＴ１５０からなるバイアス回路により供給される基準電圧と、利得制御端子１４３から供給される制御電圧により可変抵抗となるＦＥＴ１４７を制御する。なお、１４５は接地端子である。
【００３０】
本実施の形態によれば、ＦＥＴ１５０はバイアス回路の一部であり、ＲＦ信号が入り込むことなく、ＤＣのみが印加されるため、上記構成のようにドレイン電極を共用しても利得制御回路に影響は及ぼすことはなく、この構成をとれば、素子の規模を従来の素子の規模の約７５％程度に低減することが可能となる。
【００３１】
（実施の形態２）
図３は、本発明トランジスタ回路の実施の形態２における半導体基板上のトランジスタ構成を示す平面図、図４はこれを含む利得制御回路の構成を示す回路図である。
【００３２】
図１に示すトランジスタ構成は、第１および第２のドレイン端子１２１、１２３と、第１および第２のゲート端子１２５，１２７と、共通のソース端子１２９と、同一のトランジスタ領域１３１上に形成された第１および第２のドレイン電極１２２，１２４と、第１および第２のゲート電極１２６，１２８と、ソース電極１３０により構成され、第１のドレイン端子１２１と第１のドレイン電極１２２は配線により接続され、第２のドレイン端子１２３と第２のドレイン電極１２４は配線により接続され、第１のゲート端子１２５と第１のゲート電極１２６は配線により接続され、第２のゲート端子１２７と第２のゲート電極１２８は配線により接続され、ソース端子１２９とソース電極１３０は配線により接続されている。
【００３３】
このトランジスタ構成は図４に示される利得制御回路において、ＦＥＴ１７４に相当し、図９に示される従来の利得制御回路のＦＥＴ３５３，３５４に代えて用いている。従ってその構成、動作は図９に示される従来の利得制御回路と同様であり、入力端子１６１と出力端子１６２に直流電流を切断する容量１６６，１６８と可変抵抗として用いられるＦＥＴ１６７が接続された構成をもち、基準電圧端子１６４と抵抗１７０，１７１，１７２，１７３，１７５とＦＥＴ１７４からなるバイアス回路により供給される基準電圧と、利得制御端子１６３から供給される制御電圧により上記可変抵抗となるＦＥＴ１７４を制御する。なお、１６５は接地端子である。
【００３４】
本実施の形態によれば、ＦＥＴ１７４はバイアス回路の一部であり、ＲＦ信号が入り込むことはなく、ＤＣのみが印加されるため、上記構成のようにドレイン電極を共用しても利得制御回路に影響は及ぼすことはなく、また、この構成をとれば、素子の規模を従来の素子の規模の約７５％程度に低減することが可能となる。
【００３５】
上述した各実施の形態はいずれも一例であって、本発明を限定するものではなく、例えば、各実施の形態においてはＦＥＴを用いたものを例示したが、これに限ることなくＨＢＴなどの他のトランジスタを用いるものであってもよく、この場合はＦＥＴのドレインをトランジスタのコレクタ、ソースをエミッタ、ゲートをベースと置き換えれば同様の回路で実施可能である。
【産業上の利用可能性】
【００３６】
本発明に係るトランジスタ回路は、ＤＣラインにおけるＦＥＴやＨＢＴなどのトランジスタを用いるすべての回路において有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明トランジスタ回路の実施の形態１における半導体基板上のトランジスタ構成を示す平面図
【図２】本発明トランジスタ回路の実施の形態１における利得制御回路の構成を示す回路図
【図３】本発明トランジスタ回路の実施の形態２における半導体基板上のトランジスタ構成を示す平面図
【図４】本発明トランジスタ回路の実施の形態２における利得制御回路の構成を示す回路図
【図５】従来の代表的な携帯電話端末の無線部の構成を示すブロック図
【図６】図５に示した携帯電話端末の無線部における送信部と共用器のブロック図
【図７】図６に示した高周波増幅回路のブロック図
【図８】特許文献１に記載されている利得制御回路の回路図
【図９】図８に示した利得制御回路と類似した他の例を示す回路図
【図１０】図８に示した利得制御回路の半導体基板上のトランジスタ構成を示す平面図
【符号の説明】
【００３８】
１０１  ドレイン端子
１０２  ドレイン電極
１０３  第１のゲート端子
１０４  第１のゲート電極
１０５  第２のゲート端子
１０６  第２のゲート電極
１０７  第１のソース端子
１０８  第１のソース電極
１０９  第２のソース端子
１１０  第２のソース電極
１１１  トランジスタ領域
１２１  第１のドレイン端子
１２２  第１のドレイン電極
１２３  第２のドレイン端子
１２４  第２のドレイン電極
１２５  第１のゲート端子
１２６  第１のゲート電極
１２７  第２のゲート端子
１２８  第２のゲート電極
１２９  ソース端子
１３０  ソース電極
１３１  トランジスタ領域
１４１  入力端子
１４２  出力端子
１４３  利得制御端子
１４４  基準電圧端子
１４５  接地端子
１４６  容量
１４７  ＦＥＴ
１４８  容量
１４９  抵抗
１５０  ＦＥＴ
１５１  抵抗
１５２  抵抗
１５３  抵抗
１５４  抵抗
１５５  抵抗
１６１  入力端子
１６２  出力端子
１６３  利得制御端子
１６４  基準電圧端子
１６５  接地端子
１６６  容量
１６７  ＦＥＴ
１６８  容量
１６９  抵抗
１７０  抵抗
１７１  抵抗
１７２  抵抗
１７３  抵抗
１７４  ＦＥＴ
１７５  抵抗
【図１】
2006295594.tif 000003
【図２】
2006295594.tif 000004
【図３】
2006295594.tif 000005
【図４】
2006295594.tif 000006
【図５】
2006295594.tif 000007
【図６】
2006295594.tif 000008
【図７】
2006295594.tif 000009
【図８】
2006295594.tif 000010
【図９】
2006295594.tif 000011
【図１０】
2006295594.tif 000012