(57)【要約】  【課題】  デルタシグマ変調回路のサンプリング周波数を変更することなく、性能の向上を図ることができるスイッチング増幅器を提供する。  【解決手段】  入力信号ＳINをデルタシグマ変調して１ビット信号ＳQを出力するデルタシグマ変調回路３と、１ビット信号ＳQを遅延する遅延回路１１と、スイッチング素子を有し遅延回路１１から出力される信号に応じて前記スイッチング素子をスイッチングして遅延回路１１から出力される信号をパルス増幅するパルス増幅器６とを備え、遅延回路１１の遅延時間が可変することを特徴とするスイッチング増幅器。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路と、
前記量子化信号を遅延する遅延部と、
スイッチング素子を有し前記遅延部から出力される信号に応じて前記スイッチング素子をスイッチングして前記遅延部から出力される信号をパルス増幅するパルス増幅器とを備え、
前記遅延部の遅延時間が可変することを特徴とするスイッチング増幅器。
【請求項２】
前記遅延部が入力端子と、複数の遅延器と、出力端子とを備えており、
前記複数の遅延器はそれぞれ遅延時間が固定されており、
前記複数の遅延器が縦列接続されており、
前記入力端子、前記複数の遅延器、及び前記出力端子の接続状態を変更することによって前記遅延部の遅延時間が変更する請求項１に記載のスイッチング増幅器。
【請求項３】
前記遅延部の遅延時間を制御する遅延時間制御部を備え、
前記遅延時間制御部が前記遅延部の遅延時間を制御することによって、前記パルス増幅器から出力されるパルス信号の最小パルス幅が制御され、単位時間当たりの前記パルス増幅器のスイッチング回数が制御される請求項１または請求項２に記載のスイッチング増幅器。
【請求項４】
前記遅延部の遅延時間を制御する遅延時間制御部を備え、
前記遅延時間制御部が前記遅延部の遅延時間を制御することによって、前記パルス増幅器から出力されるパルス信号の最小パルス幅が制御され、前記スイッチング増幅器が単位時間当たりに出力する情報量が制御される請求項１または請求項２に記載のスイッチング増幅器。
【請求項５】
前記パルス増幅器の出力信号をアナログ信号に変換する変換部を備える請求項１〜４のいずれかに記載のスイッチング増幅器。
【請求項６】
前記パルス増幅器の出力信号に基づく信号を前記デルタシグマ変調回路に帰還する帰還部を備える請求項１〜５のいずれかに記載のスイッチング増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号或いは１ビット信号をデルタシグマ変調して得られる量子化信号をスイッチング制御信号としてパルス増幅するスイッチング増幅器に関するものである。
【背景技術】
【０００２】
アナログ信号或いは１ビット信号をデルタシグマ変調して得られる１ビット信号は、当該デルタシグマ変調を行うデルタシグマ変調回路内の積分器や加算器の係数を適宜選択することによって、有効周波数帯域を広くしたり、またはダイナミックレンジを広くしたりするなどの音源等に合わせた周波数特性を設定できるという優れた特徴を有している。このため、ＣＤ（コンパクトディスク）やＳＡＣＤ（スーパーオーディオコンパクトディスク）の新しい規格では、音声信号の記録に１ビット信号が採用され製品化されている。１ビット信号は、このような音声信号の記録に用いられるのみならず、電力増幅や機器間の信号伝送にも用いられる。
【０００３】
デルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器は、デルタシグマ変調して得られる１ビット信号をそのまま半導体電力増幅素子の制御端子に入力することで、半導体電力増幅素子の出力に基づく大電圧のスイッチングパルスを得ている。このスイッチングパルスをローパスフィルタに通過させるだけで、電力増幅された復調アナログ信号を得ることもできる。
【０００４】
しかも、前記半導体電力増幅素子は、デルタシグマ変調して得られる１ビット信号によって制御されるため、アナログ増幅器のように線形域（不飽和域）で使用されるのではなく、非線形域（飽和域）で使用される。したがって、デルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器は極めて高効率に電力増幅を行うことができるという利点を有しており製品化されている。
【０００５】
ここで、従来のデルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器（特許文献１を参照）の電気的構成の一例を図７に示す。
【０００６】
図７に示すスイッチング増幅器は、入力端子１と、加算器２と、デルタシグマ変調回路３と、定電圧電源７によって定電圧が印加されるパルス増幅器６と、ローパスフィルタ８と、出力端子９と、減衰器１０とによって構成されている。そして、デルタシグマ変調回路３は、入力された信号を順次積分していく縦続接続された複数の積分器及び前記複数の積分器の各出力を加算する加算器を具備する積分器・加算器群４と、積分器・加算器群４内の前記加算器から出力される信号を量子化して１ビット信号に変換する量子化器５とによって構成されている。
【０００７】
入力信号源（不図示）から入力端子１に入力された入力信号（アナログ信号或いは１ビット信号）ＳINが加算器２に供給される。また、減衰器１０から出力される帰還信号ＳFBも加算器２に供給される。加算器２は、入力信号ＳINから帰還信号ＳFBを減算して得られる信号をデルタシグマ変調回路３に供給する。
【０００８】
デルタシグマ変調回路３は、加算器２から供給された信号を１ビット信号ＳQに変換し、その１ビット信号ＳQをパルス増幅器６に送出する。パルス増幅器６は、ＦＥＴ等のスイッチング素子（不図示）を有しており、１ビット信号ＳQに応じて前記スイッチング素子をスイッチングすることによって１ビット信号ＳQを電力増幅し、その電力増幅した１ビット信号をローパスフィルタ８及び減衰器１０に送出する。パルス増幅器６の出力信号は、ローパスフィルタ８によって高周波成分が除去されてアナログ信号である出力信号ＳOUTとなる。そして、この出力信号ＳOUTが出力端子９から出力される。また、パルス増幅器６の出力信号は、減衰器１０によって減衰されて帰還信号ＳFBとなる。
【特許文献１】特開２０００−２９５０４９号公報（第７図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
１ビット信号ＳQを電力増幅するパルス増幅器６では、内蔵しているスイッチング素子のキャパシタ成分や抵抗成分によりスイッチング損失が生じる。このスイッチング損失が図７に示すスイッチング増幅器の電力効率を低下させる。
【００１０】
従って、省エネルギー化の観点から、パルス増幅器６でのスイッチング素子のスイッチング回数を減らしスイッチング損失を低減する方策が採られる場合があり、図７に示すスイッチング増幅器ではデルタシグマ変調回路３のサンプリング周波数を下げることで、パルス増幅器６でのスイッチング素子のスイッチング回数を減らしスイッチング損失を低減していた。
【００１１】
しかしながら、デルタシグマ変調回路３のサンプリング周波数を下げると、ノイズシェーピングの周波数帯域が狭くなるという問題や、入力信号ＳINがアナログ音声信号である場合に当該アナログ音声信号を処理する可聴帯域のＳＮ比（信号対ノイズ比）が低減するという問題が生じる。
【００１２】
一方、高ダイナミックレンジ化や残留ノイズの低減化などの観点から、図７に示すスイッチング増幅器において、デルタシグマ変調回路３のサンプリング周波数を上げて、単位時間当りの情報量を増やす方策が採られる場合がある。
【００１３】
しかしながら、デルタシグマ変調回路３のサンプリング周波数を上げると、デルタシグマ変調回路３のサンプリング周波数を上げるためにマスタークロック周波数を高くすることで輻射ノイズが増加し、ＥＭＩ（電磁妨害）対策の為のコストが増加するという問題が生じる。
【００１４】
本発明は、上記の問題点に鑑み、デルタシグマ変調回路のサンプリング周波数を変更することなく、性能の向上を図ることができるスイッチング増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために本発明に係るスイッチング増幅器は、入力信号をデルタシグマ変調して量子化信号を出力するデルタシグマ変調回路と、前記量子化信号を遅延する遅延部と、スイッチング素子を有し前記遅延部から出力される信号に応じて前記スイッチング素子をスイッチングして前記遅延部から出力される信号をパルス増幅するパルス増幅器とを備え、前記遅延部の遅延時間が可変する構成としている。
【００１６】
このような構成によると、前記遅延部の遅延時間を変更することで、前記デルタシグマ変調回路のサンプリング周波数を変更することなく前記パルス増幅器から出力されるパルス信号の最小パルス幅を変更することができるので、前記デルタシグマ変調回路のサンプリング周波数を変更することなく、性能の向上を図ることができる。なお、前記遅延部は遅延時間を零にすることができる機能を有していても構わない。また、前記遅延部と前記パルス増幅器とが部品として別個に設けられる構成に限定されることはなく、前記遅延部が前記パルス増幅器に含まれる構成であっても構わない。
【００１７】
また、前記遅延部が入力端子と、複数の遅延器と、出力端子とを備えており、前記複数の遅延器はそれぞれ遅延時間が固定されており、前記複数の遅延器が縦列接続されており、前記入力端子、前記複数の遅延器、及び前記出力端子の接続状態を変更することによって前記遅延部の遅延時間が変更するようにしてもよい。これにより、遅延時間を可変する遅延部を簡単な回路構成で実現することができる。
【００１８】
また、上記各構成のスイッチング増幅器において、前記遅延部の遅延時間を制御する遅延時間制御部を備え、前記遅延時間制御部が前記遅延部の遅延時間を制御することによって、前記パルス増幅器から出力されるパルス信号の最小パルス幅が制御され、単位時間当たりの前記パルス増幅器のスイッチング回数が制御されるようにしてもよく、前記遅延部の遅延時間を制御する遅延時間制御部を備え、前記遅延時間制御部が前記遅延部の遅延時間を制御することによって、前記パルス増幅器から出力されるパルス信号の最小パルス幅が制御され、前記スイッチング増幅器が単位時間当たりに出力する情報量が制御されるようにしてもよい。
【００１９】
前者の制御では、前記遅延時間制御部の制御により前記遅延部の遅延時間を大きくすることで、前記デルタシグマ変調回路のサンプリング周波数を変更することなく前記パルス増幅器から出力されるパルス信号の最小パルス幅を大きくして、単位時間当たりの前記パルス増幅器のスイッチング回数を少なくすることができるので、前記デルタシグマ変調回路のサンプリング周波数を変更することなく電力効率の向上を図ることができる。前記デルタシグマ変調回路のサンプリング周波数を下げることなく、単位時間当たりの前記パルス増幅器のスイッチング回数を少なくしているので、ノイズシェーピングの周波数帯域が狭くなるという問題や、前記入力信号がアナログ音声信号である場合に当該アナログ音声信号を処理する可聴帯域のＳＮ比（信号対ノイズ比）が低減するという問題が生じない。
【００２０】
後者の制御では、前記遅延時間制御部の制御により前記遅延部の遅延時間を小さくすることで、前記デルタシグマ変調回路のサンプリング周波数を変更することなく前記パルス増幅器から出力されるパルス信号の最小パルス幅を小さくして、前記スイッチング増幅器が単位時間当たりに出力する情報量を多くすることができるので、前記デルタシグマ変調回路のサンプリング周波数を変更することなく高ダイナミックレンジ化や残留ノイズの低減化などを図ることができる。前記デルタシグマ変調回路のサンプリング周波数を上げることなく、前記スイッチング増幅器が単位時間当たりに出力する情報量を多くしているので、前記デルタシグマ変調回路のサンプリング周波数を上げるためにマスタークロック周波数を高くすることで輻射ノイズが増加し、ＥＭＩ（電磁妨害）対策の為のコストが増加するという問題が生じない。さらに、前記入力信号がアナログ音声信号である場合、前記スイッチング増幅器が単位時間当たりに出力する情報量を多くすることによって音の緻密さやナチュラル感を高めることができる。
【００２１】
また、上記各構成のスイッチング増幅器において、前記パルス増幅器の出力信号をアナログ信号に変換する変換部を備えるようにしてもよい。これにより、アナログ出力が可能となる。
【００２２】
また、上記各構成のスイッチング増幅器において、前記パルス増幅器の出力信号に基づく信号を前記デルタシグマ変調回路に帰還する帰還部を備えるようにしてもよい。これにより、パルス増幅器自身の歪率やＳＮ比の改善を図ることができる。
【発明の効果】
【００２３】
本発明に係るスイッチング増幅器によると、遅延部の遅延時間を変更することで、デルタシグマ変調回路のサンプリング周波数を変更することなくパルス増幅器から出力されるパルス信号の最小パルス幅を変更することができるので、デルタシグマ変調回路のサンプリング周波数を変更することなく、性能の向上を図ることができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態について図面を参照して以下に説明する。本発明に係るスイッチング増幅器の電気的構成の一例を図１に示す。なお、図１において図７と同一の部分には同一の符号を付す。
【００２５】
図１に示すスイッチング増幅器は、デルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器であって、入力端子１と、加算器２と、デルタシグマ変調回路３と、定電圧電源７によって定電圧が印加されるパルス増幅器６と、ローパスフィルタ８と、出力端子９と、減衰器１０と、遅延回路１１と、遅延時間制御回路１２とによって構成されている。そして、デルタシグマ変調回路３は、入力された信号を順次積分していく縦続接続された複数の積分器及び前記複数の積分器の各出力を加算する加算器を具備する積分器・加算器群４と、積分器・加算器群４内の前記加算器から出力される信号を量子化して１ビット信号に変換する量子化器５とによって構成されている。
【００２６】
入力信号源（不図示）から入力端子１に入力された入力信号（アナログ信号或いは１ビット信号）ＳINが加算器２に供給される。また、減衰器１０から出力される帰還信号ＳFBも加算器２に供給される。加算器２は、入力信号ＳINから帰還信号ＳFBを減算して得られる信号をデルタシグマ変調回路３に供給する。
【００２７】
デルタシグマ変調回路３は、加算器２から供給された信号を１ビット信号ＳQに変換し、その１ビット信号ＳQを遅延回路１１に送出する。遅延回路１１は、デルタシグマ変調回路３から送出された１ビット信号ＳQを遅延時間制御回路１２の制御に応じた遅延時間だけ遅延させてパルス増幅器６に出力する。パルス増幅器６は、ＦＥＴ等のスイッチング素子（不図示）を有しており、遅延回路１１から出力される１ビット信号に応じて前記スイッチング素子をスイッチングすることによって遅延回路１１から出力される１ビット信号を電力増幅し、その電力増幅した１ビット信号をローパスフィルタ８及び減衰器１０に送出する。パルス増幅器６の出力信号は、ローパスフィルタ８によって高周波成分が除去されてアナログ信号である出力信号ＳOUTとなる。そして、この出力信号ＳOUTが出力端子９から出力される。また、パルス増幅器６の出力信号は、減衰器１０によって減衰されて帰還信号ＳFBとなる。
【００２８】
ここで、遅延回路１１の構成例を図２に示す。図２に示す遅延回路は、入力端子ＩＮと、遅延器１１Ａ〜１１Ｃと、遅延時間制御回路１２によって制御されるスイッチ１１Ｄと、出力端子ＯＵＴとを備えている。入力端子ＩＮが遅延器１１Ａの入力端及びスイッチ１１Ｄの接点Ｐ１に接続され、遅延器１１Ａの出力端が遅延器１１Ｂの入力端及びスイッチ１１Ｄの接点Ｐ２に接続され、遅延器１１Ｂの出力端が遅延器１１Ｃの入力端及びスイッチ１１Ｄの接点Ｐ３に接続され、遅延器１１Ｃの出力端がスイッチ１１Ｄの接点Ｐ４に接続され、スイッチ１１Ｄの接点Ｐ５が出力端子ＯＵＴに接続される。遅延器１１Ａ〜１１Ｃの遅延時間は、それぞれ５０×１０-9〜１００×１０-9秒の範囲内の所定値に固定されている。
【００２９】
遅延時間制御回路１２の制御により、スイッチ１１Ｄの接点Ｐ１と接点Ｐ５が電気的に接続されると、図２に示す遅延回路の遅延時間は零になる。また、遅延時間制御回路１２の制御により、スイッチ１１Ｄの接点Ｐ２と接点Ｐ５が電気的に接続されると、図２に示す遅延回路の遅延時間は遅延器１１Ａの遅延時間と等しくなる。また、遅延時間制御回路１２の制御により、スイッチ１１Ｄの接点Ｐ３と接点Ｐ５が電気的に接続されると、図２に示す遅延回路の遅延時間は遅延器１１Ａの遅延時間及び遅延器１１Ｂの遅延時間の合計と等しくなる。また、遅延時間制御回路１２の制御により、スイッチ１１Ｄの接点Ｐ４と接点Ｐ５が電気的に接続されると、図２に示す遅延回路の遅延時間は遅延器１１Ａの遅延時間、遅延器１１Ｂの遅延時間、及び遅延器１１Ｃの遅延時間の合計と等しくなる。
【００３０】
次に、遅延回路１１の遅延時間Ｔとパルス増幅器６から出力されるパルス信号の最小パルス幅（以下、出力パルス幅という）Ｗとの関係を図３に示す。図３から明らかなように、遅延回路１１の遅延時間Ｔと出力パルス幅Ｗとは正の相関を有している。なお、遅延回路１１の遅延時間Ｔと出力パルス幅Ｗとの関係は、デルタシグマ変調回路３の回路構成（デルタシグマ変調の次数や連続時間型か離散時間型かなどによって回路構成が異なる）、デルタシグマ変調回路３のサンプリング周波数、パルス増幅器６が内蔵しているスイッチング素子のキャパシタ成分や抵抗成分によって定まる前記スイッチング素子の時定数などによって異なるが、遅延回路１１の遅延時間Ｔと出力パルス幅Ｗとが正の相関を有していることには変わりない。
【００３１】
図１に示すスイッチング増幅器は、遅延時間制御回路１２の制御により遅延回路１１の遅延時間Ｔを変更することができるので、デルタシグマ変調回路３のサンプリング周波数を変更することなく出力パルス幅Ｗを変更することができる。そして、上述したように遅延回路１１の遅延時間Ｔと出力パルス幅Ｗとが正の相関を有しているので、図１に示すスイッチング増幅器は、遅延時間制御回路１２の制御により遅延回路１１の遅延時間Ｔを大きくすることで、デルタシグマ変調回路３のサンプリング周波数を変更することなく出力パルス幅Ｗを大きくすることができ、遅延時間制御回路１２の制御により遅延回路１１の遅延時間Ｔを小さくすることで、デルタシグマ変調回路３のサンプリング周波数を変更することなく出力パルス幅Ｗを小さくすることができる。
【００３２】
次に、遅延回路１１からパルス増幅器６に送出される１ビット信号の波形例を図４に示す。遅延回路１１からパルス増幅器６に送出される１ビット信号の反転タイミングで、パルス増幅器６内のスイッチング素子がスイッチングする。
【００３３】
遅延回路１１からパルス増幅器６に送出される１ビット信号の波形が図４に示す信号波形ＷＳ１で有る場合、一定時間Ｔｓにおけるパルス増幅器６内のスイッチング素子のスイッチング回数は１０回となり、遅延回路１１からパルス増幅器６に送出される１ビット信号の波形が図４に示す信号波形ＷＳ２で有る場合、一定時間Ｔｓにおけるパルス増幅器６内のスイッチング素子のスイッチング回数は５回となる。すなわち、遅延回路１１からパルス増幅器６に送出される１ビット信号のパルス幅と一定時間におけるパルス増幅器６のスイッチング回数とは負の相関を有している。また、遅延回路１１からパルス増幅器６に送出される１ビット信号の反転タイミングとパルス増幅器６から出力されるパルス信号の反転タイミングはほぼ一致する。
【００３４】
したがって、出力パルス幅Ｗと単位時間当たりのパルス増幅器６のスイッチング回数Ｎとは、図５に示すように、負の相関を有している。なお、出力パルス幅Ｗと単位時間当たりのパルス増幅器６のスイッチング回数Ｎとの関係は、デルタシグマ変調回路３の回路構成（デルタシグマ変調の次数や連続時間型か離散時間型かなどによって回路構成が異なる）、デルタシグマ変調回路３のサンプリング周波数、パルス増幅器６が内蔵しているスイッチング素子のキャパシタ成分や抵抗成分によって定まる前記スイッチング素子の時定数などによって異なるが、出力パルス幅Ｗと単位時間当たりのパルス増幅器６のスイッチング回数Ｎとが負の相関を有していることには変わりない。
【００３５】
また、出力パルス幅Ｗと図１に示すスイッチング増幅器が単位時間当たりに出力する情報量（以下、情報量という）Ｉとは、図６に示すように、負の相関を有している。なお、出力パルス幅Ｗと情報量Ｉとの関係は、デルタシグマ変調回路３の回路構成（デルタシグマ変調の次数や連続時間型か離散時間型かなどによって回路構成が異なる）、デルタシグマ変調回路３のサンプリング周波数、パルス増幅器６が内蔵しているスイッチング素子のキャパシタ成分や抵抗成分によって定まる前記スイッチング素子の時定数などによって異なるが、出力パルス幅Ｗと情報量Ｉとが負の相関を有していることには変わりない。
【００３６】
図１に示すスイッチング増幅器は、遅延時間制御回路１２の制御により遅延回路１１の遅延時間Ｔを大きくすることで、デルタシグマ変調回路３のサンプリング周波数を変更することなく出力パルス幅Ｗを大きくして、単位時間当たりのパルス増幅器６のスイッチング回数Ｎを少なくすることができるので（図３及び図５を参照）、デルタシグマ変調回路３のサンプリング周波数を変更することなく電力効率の向上を図ることができる。デルタシグマ変調回路３のサンプリング周波数を下げることなく、単位時間当たりのパルス増幅器６のスイッチング回数Ｎを少なくしているので、ノイズシェーピングの周波数帯域が狭くなるという問題や、入力信号ＳINがアナログ音声信号である場合に当該アナログ音声信号を処理する可聴帯域のＳＮ比（信号対ノイズ比）が低減するという問題が生じない。
【００３７】
また、図１に示すスイッチング増幅器は、遅延時間制御回路１２の制御により遅延回路１１の遅延時間Ｔを小さくすることで、デルタシグマ変調回路３のサンプリング周波数を変更することなく出力パルス幅Ｗを小さくして、情報量Ｉを多くすることができるので（図３及び図６を参照）、デルタシグマ変調回路３のサンプリング周波数を変更することなく高ダイナミックレンジ化や残留ノイズの低減化などを図ることができる。デルタシグマ変調回路３のサンプリング周波数を上げることなく、情報量Ｉを多くしているので、デルタシグマ変調回路３のサンプリング周波数を上げるためにマスタークロック周波数を高くすることで輻射ノイズが増加し、ＥＭＩ（電磁妨害）対策の為のコストが増加するという問題が生じない。さらに、入力信号ＳINがアナログ音声信号である場合、情報量Ｉを多くすることによって音の緻密さやナチュラル感を高めることができる。
【００３８】
遅延時間制御回路１２の例としては、パルス増幅器６から出力されるパルス信号のＳＮ比を検出する検出部を備え、パルス増幅器６から出力されるパルス信号のＳＮ比が小さい場合に遅延回路１１の遅延時間Ｔを小さくするように遅延回路１１を制御する回路が挙げられる。また、遅延時間制御回路１２の他の例としては、操作キーなどの入力部からの信号に応じて遅延回路１１の遅延時間Ｔを変更するように遅延回路１１を制御する回路が挙げられる。
【００３９】
なお、上述した実施形態では、遅延器１１Ａ〜１１Ｃの遅延時間をそれぞれ５０×１０-9〜１００×１０-9秒の範囲内の所定値に固定したが、遅延器１１Ａ〜１１Ｃの遅延時間の各設定は５０×１０-9〜１００×１０-9秒の範囲内に限定されるものではなく、遅延回路１１の遅延時間は使用するデルタシグマ変調回路の許容する（すなわち、使用するデルタシグマ変調回路が動作する）範囲内で設定することができる。また、本実施形態では、遅延回路１１が有する遅延器の個数を３個としているが、遅延回路１１が有する遅延器の個数は３個に限定されるものではない。また、図１に示すスイッチング増幅器は減衰器１０を備えているが、定電圧電源７の出力電圧が低くパルス増幅器６から出力されるパルス信号の波高値が小さい場合は、減衰器１０を設けなくてもよい。また、図１に示すスイッチング増幅器においては遅延回路１１が１ビット信号ＳQを遅延しているが、遅延回路１１の代わりに１ビット信号ＳQを遅延する遅延要素をパルス増幅器６に含める構成にしてもよい。
【図面の簡単な説明】
【００４０】
【図１】は、本発明に係るスイッチング増幅器の電気的構成例を示す図である。
【図２】は、遅延器の構成例を示す図である。
【図３】は、遅延時間と出力パルス幅との関係を示す図である。
【図４】は、遅延回路からパルス増幅器に送出される１ビット信号の波形例を示す図である。
【図５】は、出力パルス幅とスイッチング回数との関係を示す図である。
【図６】は、出力パルス幅と情報量との関係を示す図である。
【図７】は、従来のスイッチング増幅器の電気的構成例を示す図である。
【符号の説明】
【００４１】
１    入力端子
２    加算器
３    デルタシグマ変調回路
４    積分器・加算器群
５    量子器
６    パルス増幅器
７    定電圧電源
８    ローパスフィルタ
９    出力端子
１０    減衰器
１１    遅延回路
１１Ａ〜１１Ｃ    遅延器
１１Ｄ    スイッチ
１２    遅延時間制御回路
ＩＮ    遅延回路の入力端子
ＯＵＴ    遅延回路の出力端子
【図１】
2006295769.tif 000003
【図２】
2006295769.tif 000004
【図３】
2006295769.tif 000005
【図４】
2006295769.tif 000006
【図５】
2006295769.tif 000007
【図６】
2006295769.tif 000008
【図７】
2006295769.tif 000009