(57)【要約】【課題】  高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現するためのＭＩＳトランジスタ構造を提供する。【解決手段】  ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート絶縁膜５は、酸化ハフニウム（ＨｆＯ2）膜で構成されている。また、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６は、Ｎｉ（ニッケル）シリサイド膜で構成され、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極７は、Ｐｔ（プラチナ）膜で構成されている。この構造により、ゲート電極６、７のフェルミレベルピニングが生じないので、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのしきい値電圧の上昇が抑制される。【選択図】  図１
2006080133.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタが形成され、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタが形成された半導体装置であって、
前記ｎチャネル型ＭＩＳトランジスタは、ハフニウム酸化物を主体として含むゲート絶縁膜上に、シリコン膜とメタル膜とを固相反応させて形成したメタルシリサイド膜で構成されたゲート電極を備え、
前記ｐチャネル型ＭＩＳトランジスタは、前記ハフニウム酸化物を主体として含むゲート絶縁膜上に、メタル膜で構成されたゲート電極を備えていることを特徴とする半導体装置。
【請求項２】
前記ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタル膜は、８族元素からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタル膜は、プラチナ膜、ニッケル膜またはルテニウム膜であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ｎチャネル型ＭＩＳトランジスタのゲート電極を構成するメタルシリサイド膜の形成に用いるメタル膜と、前記ｐチャネル型ＭＩＳトランジスタのゲート電極を構成するメタル膜とは、互いに異なる元素からなることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ｎチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタルシリサイド膜は、前記８族元素のシリサイド化合物からなることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記ｎチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタルシリサイド膜は、プラチナシリサイド膜、ニッケルシリサイド膜またはルテニウムシリサイド膜であることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記ｎチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタルシリサイド膜は、前記ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタル膜のシリサイド化合物からなることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ｎチャネル型ＭＩＳトランジスタのゲート電極は、前記ゲート絶縁膜に接する部分が前記メタルシリサイド膜で構成され、前記メタルシリサイド膜上に拡散バリア膜が積層されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は、ＨｆＯ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項１記載の半導体装置。
【請求項１０】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程、
（ｂ）前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳトランジスタの第１シリコンゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳトランジスタの第２シリコンゲート電極を形成する工程、
（ｃ）前記半導体基板の主面上に、前記第１および第２シリコンゲート電極よりも厚い膜厚の第１絶縁膜を堆積した後、前記第１絶縁膜の表面を平坦化することにより、前記第１および第２シリコンゲート電極のそれぞれの表面を、前記第１絶縁膜の表面に露出させる工程、
（ｄ）前記第１絶縁膜の表面に露出した前記第２シリコンゲート電極の表面を第２絶縁膜で選択的に覆った後、前記第１および第２絶縁膜上に第１メタル膜を形成する工程、
（ｅ）前記半導体基板を加熱し、前記第１シリコンゲート電極と前記第１メタル膜とを反応させることにより、前記ｎチャネル型ＭＩＳトランジスタの前記第１シリコンゲート電極をメタルシリサイドゲート電極に変換する工程、
（ｆ）前記第２絶縁膜を除去した後、前記第２シリコンゲート電極を除去する工程、
（ｇ）前記工程（ｆ）の後、前記第２シリコンゲート電極の除去によって生じた空隙の内部に第２メタル膜を充填することによって、前記ｐチャネル型ＭＩＳトランジスタのメタルゲート電極を形成する工程、
を含む半導体装置の製造方法。
【請求項１１】
前記第１および第２メタル膜は、８族元素からなることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１および第２メタル膜は、プラチナ膜、ニッケル膜またはルテニウム膜であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１メタル膜と前記第２メタル膜とは、互いに異なる元素からなることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程、
（ｂ）前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳトランジスタの第１シリコンゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳトランジスタの第２シリコンゲート電極を形成する工程、
（ｃ）前記半導体基板の主面上に、前記第１および第２シリコンゲート電極よりも厚い膜厚の第１絶縁膜を堆積した後、前記第１絶縁膜の表面を平坦化することにより、前記第１および第２シリコンゲート電極のそれぞれの表面を、前記第１絶縁膜の表面に露出させる工程、
（ｄ）前記工程（ｃ）の後、前記第２シリコンゲート電極を除去する工程、
（ｅ）前記第２シリコンゲート電極の除去によって生じた空隙の内部を含む前記第１絶縁膜上にメタル膜を形成する工程、
（ｆ）前記半導体基板を加熱し、前記第１シリコンゲート電極と前記メタル膜とを反応させることにより、前記ｎチャネル型ＭＩＳトランジスタの前記第１シリコンゲート電極をメタルシリサイドゲート電極に変換する工程、
（ｇ）前記工程（ｆ）の後、前記第１絶縁膜上の前記メタル膜を除去し、前記空隙の内部に前記メタル膜を残すことによって、前記空隙の内部に前記ｐチャネル型ＭＩＳトランジスタのメタルゲート電極を形成する工程、
を含む半導体装置の製造方法。
【請求項１５】
前記メタル膜は、８族元素からなることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記メタル膜は、プラチナ膜、ニッケル膜またはルテニウム膜であることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面にダミーゲート絶縁膜を形成する工程、
（ｂ）前記第１領域の前記ダミーゲート絶縁膜上に第１ダミーゲート電極を形成し、前記第２領域の前記ダミーゲート絶縁膜上に第２ダミーゲート電極を形成する工程、
（ｃ）前記半導体基板の主面上に、前記第１および第２ダミーゲート電極よりも厚い膜厚の第１絶縁膜を堆積した後、前記第１絶縁膜の表面を平坦化することにより、前記第１および第２ダミーゲート電極のそれぞれの表面を、前記第１絶縁膜の表面に露出させる工程、
（ｄ）前記工程（ｃ）の後、前記第１および第２ダミーゲート電極を除去する工程、
（ｅ）前記第１および第２ダミーゲート電極の除去によって露出された領域の前記ダミーゲート絶縁膜を除去する工程、
（ｆ）前記第１および第２ダミーゲート電極の除去によって生じた凹溝の内壁、および前記ダミーゲート絶縁膜の除去によって露出した前記半導体基板の表面に、ハフニウム酸化物を主体として含み、かつ前記凹溝の内部を埋め込まない程度の膜厚を有するゲート絶縁膜を形成する工程、
（ｇ）前記工程（ｆ）の後、前記凹溝の内部にメタル膜を充填することにより、前記ｎチャネル型ＭＩＳトランジスタのメタルゲート電極と前記ｐチャネル型ＭＩＳトランジスタのメタルゲート電極とを形成する工程、
（ｈ）前記ｐチャネル型ＭＩＳトランジスタのメタルゲート電極の表面を第２絶縁膜で選択的に覆った後、前記第１および第２絶縁膜上にシリコン膜を形成する工程、
（ｉ）前記半導体基板を加熱し、前記ｎチャネル型ＭＩＳトランジスタのメタルゲート電極と前記シリコン膜とを反応させることにより、前記ｎチャネル型ＭＩＳトランジスタのメタルゲート電極をメタルシリサイドゲート電極に変換する工程、
を含む半導体装置の製造方法。
【請求項１８】
前記メタル膜は、プラチナ膜、ニッケル膜またはルテニウム膜であることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記ゲート絶縁膜は、ＨｆＯ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項１０、１４または１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、Ｈｆ（ハフニウム）系ゲート絶縁膜上にゲート電極を形成したｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタでＣＭＯＳ回路を構成する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成するｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタは、ゲート絶縁膜材料として酸化シリコン膜を用い、このゲート酸化膜上に形成されるゲート電極材料として、多結晶シリコン膜、あるいは多結晶シリコン膜上にＷ（タングステン）シリサイド膜やＣｏ（コバルト）シリサイド膜などのメタルシリサイド膜を重ねた積層膜（ポリサイド膜）を用いている。
【０００３】
そして、ｎチャネル型ＭＩＳトランジスタのゲート電極を構成する多結晶シリコン膜にｎ型不純物（リン、ヒ素など）を導入し、ゲート電極の仕事関数（フェルミ準位）をＳｉの伝導帯近傍（４．０５ｅＶ近傍）に設定することによって、しきい値電圧の低下を図っている。一方、ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する多結晶シリコン膜にはｐ型不純物（ホウ素など）を導入し、ゲート電極の仕事関数をＳｉの価電子帯近傍（５．１７ｅＶ近傍）に設定することによって、しきい値電圧の低下を図っている。
【０００４】
ところが、近年、半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいることから、ＭＩＳトランジスタをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート酸化膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になり、ゲート酸化膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、トランジスタの動作速度の低下が顕著になってきた。
【０００５】
また、ゲート酸化膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート酸化膜中を通り抜けるようになるために、リーク電流が増大する。さらに、ｐチャネル型ＭＩＳトランジスタにおいては、ゲート電極（多結晶シリコン膜）中のホウ素がゲート酸化膜を通じて基板に拡散し、チャンネル領域の不純物濃度を高めるために、しきい値電圧が変動する。
【０００６】
そこで、ゲート絶縁膜材料を酸化シリコンから、より誘電率の高い絶縁膜（高誘電体膜）に置き換えると共に、ゲート電極材料を多結晶シリコン（またはポリサイド）からメタルシリサイドあるいはメタルに置き換える検討が進められている（例えば特許文献１〜５参照）。
【０００７】
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率/酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体材料としては、Ｈｆ（ハフニウム）酸化物やＺｒ（ジルコニウム）酸化物といった種々の金属酸化物が検討されている。
【０００８】
また、多結晶シリコンを含まない材料でゲート電極を構成することにより、前述した空乏化の影響によるＯＮ電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
【０００９】
特許文献１〜３には、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタを形成する場合において、ゲート絶縁膜に前提としてシリコン系ゲート絶縁膜、さらに付加的に高誘電体膜を形成した後、Ｐｔ（プラチナ）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｃｏ、Ｔａ（タンタル）、Ｚｒのような金属膜を堆積し、一方の金属膜をマスクしてもう一方の金属膜にシリコンをイオン注入することにより金属シリサイドを形成し、金属膜の電極と金属シリサイド膜の電極をそれぞれ形成してｐチャネル型ＭＩＳトランジスタとｎチャネル型トランジスタを形成する方法の開示があり、ｐチャネル型ＭＩＳトランジスタには高い仕事関数の材料を、ｎチャネル型ＭＩＳトランジスタには低い仕事関数の材料を用いることが開示されている。
【００１０】
また、特許文献３〜５には、金属の仕事関数のリストが示されている。なお、このリストに示された仕事関数の測定方法は、金属膜の仕事関数を直接測定したものかと推測される。
【００１１】
酸化シリコン膜や酸窒化シリコン膜のようなシリコン系ゲート絶縁膜上に形成したゲート電極の仕事関数は、比較的そのまま電気特性に反映される。しかしながら、Ｈｆ系酸化物に代表される高誘電率材料をゲート絶縁膜に用いた場合、シリコン系ゲート絶縁膜を用いた場合と比較して実効的に仕事関数が変化することが知られており、フェルミレベルピニングとして解釈されている(非特許文献１)。
【特許文献１】特開２００４−１５８５９３号公報
【特許文献２】特開２００４−１５２９９５号公報
【特許文献３】米国特許公開２００４／００６５９３０Ａ１号公報
【特許文献４】米国特許第６，４７５，９０８  Ｂ１号公報
【特許文献５】米国特許第６，７５０，５１９  Ｂ２号公報
【非特許文献１】IEEE TRANSACTIONS ON ELECTRON DEVICES、VOL.51、No.6、JUNE 2004、pp.971-984
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＣＭＯＳ回路は、低消費電力設計が重要であり、そのためにはｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタのそれぞれのしきい値電圧を低減する必要がある。
【００１３】
そこで、ゲート絶縁膜材料をＨｆ酸化物のような高誘電体膜で構成し、ゲート電極材料を多結晶シリコン（またはポリサイド）からメタルシリサイドあるいはメタルに置き換えるに際しても、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタにおいて、それぞれに適した仕事関数を有するゲート電極材料を選択し、しきい値電圧の上昇を抑えることが要求される。
【００１４】
ところが、前記の従来技術は、ゲート絶縁膜を酸化シリコン膜から高誘電体膜に置き換えた場合、高誘電体膜上に形成されるメタルシリサイドの仕事関数が実効的に変動するフェルミレベルピニングについてはまったく考慮されていなかった。
【００１５】
例えば、前記特許文献１（特開２００４−１５８５９３号公報）は、ハフニウム酸化膜からなるゲート絶縁膜上にＷ（タングステン）膜と白金シリサイド膜との積層膜からなるゲート電極を形成したｐチャネルＭＩＳＦＥＴを開示している。そして、「白金シリサイド及びタングステンの仕事関数は共に４．８−４．９ｅＶ程度のため、ｐチャネルＭＩＳＦＥＴのゲート電極として適切な値となる」（明細書段落００３８欄参照）と説明している。
【００１６】
しかし、本発明者の検討によると、図２に示したように、ハフニウム系ゲート絶縁膜上にＰｔＳｉやＮｉＳｉのような８族元素のシリサイドからなるゲート電極を形成した場合は、シリコン系ゲート絶縁膜上に形成した場合と比較して、フェルミレベルピニングによる実効的な仕事関数の低下が観測された。一方、ハフニウム系ゲート絶縁膜上にＰｔのような８族元素からなるゲート電極を形成した場合には、同様なフェルミレベルピニングは起こらず、逆に実効的な仕事関数の増加が観測された。
【００１７】
例えば、Ｐｔシリサイドからなるゲート電極の場合、酸化シリコン膜上では４．８−４．９ｅＶの仕事関数を有するのに対し、酸化ハフニウム膜上では実効的に４．５−４．６ｅＶとなり、Ｓｉの伝導帯方向へのフェルミレベルピニングが認められた。すなわち、酸化ハフニウム膜で構成されたゲート絶縁膜を有するｐチャネル型ＭＩＳトランジスタのゲート電極をＰｔシリサイド膜で構成した場合は、ｐチャネル型ＭＩＳトランジスタのしきい値電圧が上昇してしまうので、ＣＭＯＳ回路の低消費電力設計が困難となる。
【００１８】
また、Ｎｉシリサイドからなるゲート電極の場合は、酸化シリコン膜上では４．６−４．７ｅＶの仕事関数が、酸化ハフニウム膜上では実効的に４．４−４．５ｅＶとなり、やはりＳｉの伝導帯方向へのシフト（フェルミレベルピニング）が認められた。すなわち、酸化ハフニウム膜で構成されたゲート絶縁膜を有するｐチャネル型ＭＩＳトランジスタのゲート電極をＮｉシリサイド膜で構成した場合も、ｐチャネル型ＭＩＳトランジスタのしきい値電圧が上昇してしまうことが分かった。
【００１９】
すなわち、酸化ハフニウム膜で構成されたゲート絶縁膜を有するｐチャネル型ＭＩＳトランジスタのゲート電極をＰｔシリサイド膜で構成した場合は、ｐチャネル型ＭＩＳトランジスタのしきい値電圧が上昇してしまうので、ＣＭＯＳ回路の低消費電力設計が困難となる。
【００２０】
また、金属膜にシリコンをイオン注入して金属シリサイド膜を形成する従来技術の場合、シリコンの注入量によっては金属膜の剥離や破裂等の問題が生じる。さらに、金属膜以外の絶縁領域にシリコンが大量に注入されると、絶縁膜の絶縁性が低下するという問題も生じる。
【００２１】
本発明の目的は、高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現する技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
本発明は、単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタが形成され、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタが形成された半導体装置において、前記ｎチャネル型ＭＩＳトランジスタは、ハフニウム酸化物を主体として含むゲート絶縁膜上にメタルシリサイド膜で構成されたゲート電極を備え、前記ｐチャネル型ＭＩＳトランジスタは、前記ハフニウム酸化物を主体として含むゲート絶縁膜上にメタル膜で構成されたゲート電極を備えているものである。
【００２５】
また、本発明は、上記半導体装置を次のような工程によって製造するものである。
（ａ）前記半導体基板の主面に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程、
（ｂ）前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳトランジスタの第１シリコンゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳトランジスタの第２シリコンゲート電極を形成する工程、
（ｃ）前記半導体基板の主面上に、前記第１および第２シリコンゲート電極よりも厚い膜厚の第１絶縁膜を堆積した後、前記第１絶縁膜の表面を平坦化することにより、前記第１および第２シリコンゲート電極のそれぞれの表面を、前記第１絶縁膜の表面に露出させる工程、
（ｄ）前記第１絶縁膜の表面に露出した前記第２シリコンゲート電極の表面を第２絶縁膜で選択的に覆った後、前記第１および第２絶縁膜上に第１メタル膜を形成する工程、
（ｅ）前記半導体基板を加熱し、前記第１シリコンゲート電極と前記第１メタル膜とを反応させることにより、前記ｎチャネル型ＭＩＳトランジスタの前記第１シリコンゲート電極をメタルシリサイドゲート電極に変換する工程、
（ｆ）前記第２絶縁膜を除去した後、前記第２シリコンゲート電極を除去する工程、
（ｇ）前記（ｆ）工程の後、前記第２シリコンゲート電極の除去によって生じた空隙の内部に第２メタル膜を充填することによって、前記ｐチャネル型ＭＩＳトランジスタのメタルゲート電極を形成する工程。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２７】
ｎチャネル型ＭＩＳトランジスタでは固相反応で形成したシリサイドゲート電極を、ｐチャネル型ＭＩＳトランジスタではメタルゲート電極を、ハフニウム酸化物を主体として含むゲート絶縁膜上にそれぞれ形成することにより、しきい値電圧の低減がより効果的に実現できるので、高いＯＮ電流を有し、かつ消費電力の低いＣＭＯＳ回路を実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は、本実施の形態のｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成された半導体基板（以下、単に基板という）１の断面図である。
【００３０】
ｐ型の単結晶シリコンからなる基板１の主面には、素子分離溝２によって周囲を規定されたｐ型ウエル３およびｎ型ウエル４が形成されている。ｐ型ウエル３上にはｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成され、ｎ型ウエル４上にはｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成されている。
【００３１】
ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）は、ｐ型ウエル３の表面に形成されたゲート絶縁膜５と、このゲート絶縁膜５上に形成されたゲート電極６と、ｐ型ウエル３に形成されたｎ+型半導体領域（ソース、ドレイン）１３とを備えている。また、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）は、ｎ型ウエル４の表面に形成されたゲート絶縁膜５と、このゲート絶縁膜５上に形成されたゲート電極７と、ｎ型ウエル４に形成されたｐ+型半導体領域（ソース、ドレイン）１４とを備えている。
【００３２】
ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のｎ+型半導体領域（ソース、ドレイン）１３には、酸化シリコン膜１５、１８に形成されたコンタクトホール２０内のプラグ２１を介してメタル配線２２が接続されている。同様に、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のｐ+型半導体領域（ソース、ドレイン）１４には、酸化シリコン膜１５、１８に形成されたコンタクトホール２０内のプラグ２１を介してメタル配線２２が接続されている。
【００３３】
上記ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート絶縁膜５は、酸化ハフニウム（ＨｆＯ2）膜で構成されている。また、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６は、Ｎｉ（ニッケル）シリサイド膜で構成され、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極７は、Ｐｔ（プラチナ）膜で構成されている。
【００３４】
このように、本実施の形態のｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）は、酸化シリコンや酸窒化シリコンよりも誘電率の高い酸化ハフニウムでゲート絶縁膜５を構成することにより、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚をより厚くできるので、ダイレクトトンネリングによるリーク電流を低減することができる。
【００３５】
また、本実施の形態のｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）は、多結晶シリコンを含まない材料でゲート電極６、７を構成することにより、多結晶シリコンを含むゲート電極で問題となる空乏化の影響によるＯＮ電流の低減を防ぐことができる。さらに、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極７は、ホウ素を含まないので、ホウ素を含んだ多結晶シリコンゲート電極で問題となる基板へのホウ素漏れに起因するしきい値電圧の変動を防ぐことができる。
【００３６】
図２は、酸化シリコン膜上および酸化ハフニウム膜上におけるゲート電極材料（ｐ+多結晶シリコン、ｎ+多結晶シリコン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド）の実効的な仕事関数を示している。
【００３７】
図に示すように、Ｎｉシリサイドからなるゲート電極の場合、酸化シリコン膜上では４．６−４．７ｅＶの仕事関数を有するのに対し、酸化ハフニウム膜上では４．４−４．５ｅＶとなり、Ｓｉ（シリコン）の伝導帯方向へのシフト（フェルミレベルピニング）が認められる。同様に、Ｐｔシリサイドからなるゲート電極の場合も、酸化シリコン膜上では４．８−４．９ｅＶの仕事関数を有するのに対し、酸化ハフニウム膜上では４．５−４．６ｅＶとなり、Ｓｉの伝導帯方向へのフェルミレベルピニングが認められる。
【００３８】
すなわち、酸化ハフニウム膜で構成されたゲート絶縁膜を有するｐチャネル型ＭＩＳトランジスタのゲート電極をＮｉシリサイド膜やＰｔシリサイド膜で構成した場合は、ｐチャネル型ＭＩＳトランジスタのしきい値電圧が上昇するので、ＣＭＯＳ回路の低消費電力設計が困難となる。
【００３９】
これに対し、本実施の形態のｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のように、ゲート電極７をＰｔ膜で構成した場合は、酸化シリコン膜上で５．０−５．２ｅＶの仕事関数が、酸化ハフニウム膜上では５．２−５．４ｅＶとなり、Ｓｉの伝導帯方向へのフェルミレベルピニングが生じないので、しきい値電圧の上昇を抑制することができる。
【００４０】
一方、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６は、酸化ハフニウム膜で構成されたゲート絶縁膜５上において、Ｓｉの伝導帯方向へのフェルミレベルピニングが生じるＮｉシリサイド膜で構成されているので、しきい値電圧の上昇を抑制することができる。
【００４１】
従って、本実施の形態のｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）を使ってＣＭＯＳ回路を構成することにより、高いＯＮ電流を有し、かつ消費電力の低いＣＭＯＳ回路を実現することができる。
【００４２】
また、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６をＮｉシリサイド膜で構成した場合は、後述するように、ゲート電極を一旦多結晶シリコン膜で構成し、次にこの多結晶シリコン膜をシリサイド化することによって、ゲート電極６を形成することができる。これにより、多結晶シリコン膜で構成されたゲート電極を有する従来のＭＩＳトランジスタの製造プロセスを踏襲することが可能となるので、従来のプロセス設計を大幅に変更する必要もない。
【００４３】
次に、前記図１に示すｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の製造方法について、図３〜図１４を用いて説明する。
【００４４】
まず、図３に示すように、ｐ型の単結晶シリコンからなる基板１の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離溝２を形成した後、ｎチャネル型ＭＩＳトランジスタ形成領域の基板１にホウ素をイオン注入し、ｐチャネル型ＭＩＳトランジスタ形成領域の基板１にリンをイオン注入する。続いて、基板１を熱処理し、上記不純物（ホウ素およびリン）を基板１中に拡散させることにより、基板１にｐ型ウエル３とｎ型ウエル４とを形成する。
【００４５】
次に、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ＭＩＳトランジスタのしきい値電圧を調整するための不純物をイオン注入した後、図４に示すように、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、酸化ハフニウム膜からなるゲート絶縁膜５を形成する。酸化ハフニウム膜は、ＣＶＤ法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を用いて堆積し、その膜厚は１．５ｎｍ〜４．０ｎｍ程度とする。また、周知の湿式酸化法を用いて基板１の表面に膜厚０．４ｎｍ〜１．５ｎｍ程度の薄い酸化シリコン膜を形成した後、この酸化シリコン膜上に上記の方法で酸化ハフニウム膜を堆積し、酸化シリコン膜と酸化ハフニウム膜との積層膜でゲート絶縁膜５を構成してもよい。このとき、下層の酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。
【００４６】
本実施の形態では、ゲート絶縁膜５を酸化ハフニウム膜、あるいは酸（窒）化シリコン膜と酸化ハフニウム膜との積層膜で構成するが、酸化ハフニウム膜以外のハフニウム系絶縁膜、例えばＨｆ-Ｓｉ-Ｏ膜、Ｈｆ-Ｓｉ-Ｏ-Ｎ膜、Ｈｆ-Ａｌ-Ｏ膜、Ｈｆ-Ａｌ-Ｏ-Ｎ膜などを使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化Ｎｂ（ニオブ）、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウム等の酸化物を導入してもよい。これらのハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果を得ることができる。これらのハフニウム系絶縁膜は、ＣＶＤ法、ＡＬＤ法あるいはスパッタリング法を用いて堆積することができる。
【００４７】
次に、図５に示すように、基板１上にＣＶＤ法を用いて多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングすることにより、ｐ型ウエル３とｎ型ウエル４のそれぞれのゲート絶縁膜５上にシリコンゲート電極８を形成する。このとき、シリコンゲート電極８の下部以外の領域のゲート絶縁膜５も除去する。
【００４８】
次に、図６に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入してｎ-型半導体領域１０を形成し、ｎ型ウエル３にホウ素をイオン注入してｐ-型半導体領域１１を形成した後、シリコンゲート電極８の側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。ｎ-型半導体領域１０は、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）をＬＤＤ(Lightly Doped Drain)構造にするために形成し、ｐ-型半導体領域１１は、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）をＬＤＤ(Lightly Doped Drain)構造にするために形成する。
【００４９】
続いて、ｐ型ウエル３にリンまたはヒ素をイオン注入し、ｎ型ウエル３にホウ素をイオン注入した後、基板１を熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３にｎ+型半導体領域（ソース、ドレイン）１３を形成し、ｎ型ウエル３にｐ+型半導体領域（ソース、ドレイン）１４を形成する。
【００５０】
次に、図７に示すように、基板１上にＣＶＤ法で酸化シリコン膜１５を堆積した後、化学的機械研磨法を用いて酸化シリコン膜１５の表面を研磨、平坦化することにより、酸化シリコン膜１５の表面にシリコンゲート電極８の表面を露出させる。
【００５１】
次に、図８に示すように、基板１上にＣＶＤ法で窒化シリコン膜１６を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでｐ型ウエル３の上方の窒化シリコン膜シリコン膜１６を選択的に除去し、ｐ型ウエル３側のシリコンゲート電極８の表面をもう一度露出させる。
【００５２】
次に、図９に示すように、基板１上にスパッタリング法でＮｉ膜６Ａを堆積した後、基板１を４００℃程度に加熱する。これにより、ｐ型ウエル３側のシリコンゲート電極８とその上部に堆積されたＮｉ膜６Ａとの界面からシリサイド反応が進行し、シリコンゲート電極８がＮｉシリサイド膜に変換される。ここまでの工程により、ｐ型ウエル３上に、Ｎｉシリサイド膜で構成されたゲート電極６を有するｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成される。一方、ｎ型ウエル４上のシリコンゲート電極８は、その表面が窒化シリコン膜１６で覆われているので、上記の加熱処理を行っても、Ｎｉ膜６Ａと反応することはない。
【００５３】
次に、図１０に示すように、強酸を用いたウェットエッチングまたは化学的機械研磨法でＮｉ膜６Ａを除去し、続いて、熱リン酸を用いたウェットエッチングで窒化シリコン膜１６を除去することによって、ｎ型ウエル４上のシリコンゲート電極８の表面を露出させる。
【００５４】
次に、図１１に示すように、基板１上にＣＶＤ法で窒化シリコン膜１７を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでｎ型ウエル４の上方の窒化シリコン膜１７を選択的に除去し、シリコンゲート電極８の表面をもう一度露出させる。続いて、シリコンゲート電極８をドライエッチングまたはウェットエッチングで除去することによって、ｎ型ウエル４の表面のゲート絶縁膜５を露出させる。なお、Ｎｉシリサイドに対するシリコンのエッチング選択比が高いエッチング方法でシリコンゲート電極８を除去する場合は、Ｎｉシリサイド膜で構成されたｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６上を窒化シリコン膜１７で覆わなくともよい。
【００５５】
次に、図１２に示すように、基板１上にスパッタリング法でＰｔ膜７Ａを堆積し、シリコンゲート電極８の除去によって生じたゲート絶縁膜５上の隙間にＰｔ膜７Ａを埋め込む。続いて、図１３に示すように、酸化シリコン膜１５の上部のＰｔ膜７Ａを化学的機械研磨法で除去し、さらに窒化シリコン膜１７をウェットエッチングで除去する。ここまでの工程により、ｎ型ウエル４上に、Ｐｔ膜で構成されたゲート電極７を有するｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成される。
【００５６】
次に、図１４に示すように、酸化シリコン膜１５上にＣＶＤ法で酸化シリコン膜１８を堆積し、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜１８および酸化シリコン膜１５にコンタクトホール２０を形成した後、コンタクトホール２０の内部にプラグ２１を形成する。プラグ２１を形成するには、コンタクトホール２０の内部を含む酸化シリコン膜１８上にスパッタリング法で窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを堆積し、続いて、酸化シリコン膜１８上のＴｉＮ膜とＷ膜とを化学的機械研磨法で除去する。
【００５７】
その後、前記図１に示すように、酸化シリコン膜１８上にメタル配線２２を形成する。メタル配線２２は、酸化シリコン膜１８上にスパッタリング法でＷ膜、Ａｌ合金膜などの金属膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの金属膜をパターニングすることによって形成する。
【００５８】
（実施の形態２）
本実施の形態によるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の製造方法について、図１５〜図１９を用いて説明する。
【００５９】
まず、図１５に示すように、ｐ型ウエル３とｎ型ウエル４のそれぞれのゲート絶縁膜５上にシリコンゲート電極８を形成した後、ｐ型ウエル３にｎ+型半導体領域（ソース、ドレイン）１３を形成し、ｎ型ウエル４にｐ+型半導体領域（ソース、ドレイン）１４を形成する。その後、基板１上に堆積した酸化シリコン膜１５の表面を研磨、平坦化することによって、酸化シリコン膜１５の表面にシリコンゲート電極８の表面を露出させる。ここまでの工程は、前記実施の形態１の図１〜図７に示す工程と同じである。
【００６０】
次に、図１６に示すように、基板１上にＣＶＤ法で窒化シリコン膜１７を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでｎ型ウエル４の上方の窒化シリコン膜１７を選択的に除去し、ｎ型ウエル４側のシリコンゲート電極８の表面を露出させる。続いて、ｎ型ウエル４側のシリコンゲート電極８をドライエッチングで除去することによって、ｎ型ウエル４の表面のゲート絶縁膜５を露出させる。
【００６１】
次に、窒化シリコン膜１７をウェットエッチングで除去することによって、ｐ型ウエル３側のシリコンゲート電極８の表面を露出させた後、図１７に示すように、酸化シリコン膜１５上にスパッタリング法でＰｔ膜２４を堆積する。これにより、ｎ型ウエル４の表面のゲート絶縁膜５上に生じた隙間にＰｔ膜２４が埋め込まれる。
【００６２】
次に、図１８に示すように、基板１を４００℃程度に加熱する。これにより、ｐ型ウエル３上のシリコンゲート電極８とその上部に堆積されたＰｔ膜２４との界面からシリサイド反応が進行し、シリコンゲート電極８がＰｔシリサイド膜に変換される。ここまでの工程により、ｐ型ウエル３上に、Ｐｔシリサイド膜で構成されたゲート電極２５を有するｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成される。
【００６３】
次に、図１９に示すように、酸化シリコン膜１５上のＰｔ膜２４を化学的機械研磨法で除去することにより、ｎ型ウエル４側のゲート絶縁膜５上にＰｔ膜２４からなるゲート電極２６が形成され、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成される。その後の工程は、前記実施の形態１と同じである。
【００６４】
前記図２に示すように、Ｐｔシリサイドからなるゲート電極の場合、酸化シリコン膜上では４．８−４．９ｅＶの仕事関数を有するのに対し、酸化ハフニウム膜上では４．６−４．７ｅＶとなり、Ｓｉの伝導帯方向へのフェルミレベルピニングが認められる。すなわち、本実施の形態のｎチャネル型ＭＩＳトランジスタ（Ｑｎ）も、しきい値電圧の上昇を抑制することができる。従って、本実施の形態のｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）を使ってＣＭＯＳ回路を構成することにより、高いＯＮ電流を有し、かつ消費電力の低いＣＭＯＳ回路を実現することができる。
【００６５】
なお、前記実施の形態１では、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６をＮｉシリサイド膜で構成したので、ｐチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極７との仕事関数差は約０．８ｅＶとなる。これに対し、本実施の形態では、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極２５をＰｔシリサイド膜で構成したので、ｐチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極２６との仕事関数差は約０．６ｅＶと小さくなるが、実用上は問題とならないレベルである。
【００６６】
また、本実施の形態の製造方法によれば、１回の成膜工程で堆積したＰｔ膜２４を使用してｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極２５とｐチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極２６とを製造するので、Ｎｉ膜６Ａの成膜工程とＰｔ膜７Ａの成膜工程を必要とする前記実施の形態１の製造方法に比べて、工程数を簡略化することができる。
【００６７】
また、前記実施の形態１および本実施の形態では、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極７、２６をＰｔで構成したが、酸化ハフニウム膜上あるいは前述したハフニウム系絶縁膜上において、Ｓｉの伝導帯方向へのフェルミレベルピニングが生じないメタル材料であれば、Ｐｔ以外のものを使用することができる。このような特性を有するメタル材料として、周期律表の８族元素やＷ(タングステン)やＭｏ(モリブデン)を例示することができるが、特にＰｔ、Ｒｕ（ルテニウム）、Ｎｉが好適である。
【００６８】
ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６、２５もＮｉシリサイドやＰｔシリサイドに限定されるものではなく、上記した各種メタル材料のシリサイド化合物の中から、ｐチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極との仕事関数差を考慮して適宜選択することができる。この場合、ｐチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極を構成するメタルと同じメタルのシリサイド化合物をｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極とすることにより、本実施の形態のように、工程数を簡略化することができる。
【００６９】
また、前記実施の形態１および本実施の形態では、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極７、２６をＰｔの単層膜で構成したが、ハフニウム系絶縁膜で構成されたゲート電極５と接する部分がＰｔ膜であれば、Ｐｔ膜上に他のメタル膜やメタル化合物膜を重ねた積層膜であっても、Ｐｔの単層膜と同様の仕事関数を有するので、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極材料として使用することができる。例えば、膜厚が数ｎｍ程度の薄いＰｔ膜上に窒化タンタル（ＴａＮ）などの拡散バリア膜を重ねた積層膜でゲート電極７、２６を構成した場合は、Ｐｔ単層膜に比べてゲート電極の加工が容易になり、かつ熱処理によるゲート電極の劣化も抑制することができる。
【００７０】
（実施の形態３）
本実施の形態のｎチャネル型ＭＩＳトランジスタ（Ｑｎ）は、ハフニウム系絶縁膜で構成されたゲート絶縁膜上のゲート電極を、リンやヒ素がドープされたｎ型多結晶シリコン膜、またはＮｉシリサイドのようなメタルシリサイド膜で構成する。また、本実施の形態のｐチャネル型ＭＩＳトランジスタ（Ｑｐ）は、ハフニウム系絶縁膜で構成されたゲート絶縁膜上のゲート電極を、Ｐｔシリサイドのようなメタルシリサイド膜で構成する。
【００７１】
ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極をＰｔシリサイドのようなメタルシリサイド膜で構成した場合は、ゲート電極をｐ型多結晶シリコン膜で構成した場合に比べて空乏化の影響を抑えることができる。これにより、元々ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）に比べてＯＮ電流の少ないｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の駆動力を向上させることができる。
【００７２】
また、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極をｎ型多結晶シリコン膜で構成した場合は、ゲート電極内に生じる空乏化の影響でｎチャネル型ＭＩＳトランジスタ（Ｑｎ）の動作速度が低下するが、ハフニウム系絶縁膜上のｎ型多結晶シリコン膜は、フェルミレベルピニングが少ないので、しきい値電圧の大幅な上昇を抑制することができる。
【００７３】
また、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極をＰｔシリサイド膜で構成し、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極をＮｉシリサイド膜で構成した場合は、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極の仕事関数が４．６−４．７ｅＶとなり、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極の仕事関数が４．４−４．５ｅＶとなる。すなわち、この場合は、上記２つのゲート電極の仕事関数が、酸化シリコン膜上におけるｎ型多結晶シリコン膜の仕事関数（４．０５ｅＶ）とｐ型多結晶シリコン膜の仕事関数（５．１７ｅＶ）の中間値（ミッドギャップ：約４．６ｅＶ）に対してほぼ対称になるので、ＣＭＯＳ回路のデバイス設計が容易になる。
【００７４】
（実施の形態４）
本実施の形態によるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の製造方法について、図２０〜図２６を用いて説明する。
【００７５】
まず、前記実施の形態１の図３で説明した方法により、基板１の主面に素子分離溝２、ｐ型ウエル３およびｎ型ウエル４を形成し、続いて、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ＭＩＳトランジスタのしきい値電圧を調整するための不純物をイオン注入した後、図２０に示すように、基板１を熱酸化することによって、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、酸化シリコンからなるゲート絶縁膜９を形成する。
【００７６】
次に、図２１に示すように、基板１上にＣＶＤ法を用いて多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングすることにより、ｐ型ウエル３とｎ型ウエル４のそれぞれのゲート絶縁膜９上にダミーゲート電極３０を形成する。なお、ダミーゲート電極３０の材料は、シリコン膜に限定されるものではなく、酸化シリコン系の絶縁膜に対するエッチング選択比が高い各種絶縁材料や金属材料を使用することも可能である。
【００７７】
次に、図２２に示すように、前記実施の形態１の図６、図７で説明した方法により、ｎ-型半導体領域１０、ｐ-型半導体領域１１、サイドウォールスペーサ１２、ｎ+型半導体領域（ソース、ドレイン）１３およびｐ+型半導体領域（ソース、ドレイン）１４を順次形成した後、基板１上に堆積した酸化シリコン膜１５の表面を化学的機械研磨法で研磨、平坦化することにより、酸化シリコン膜１５の表面にダミーゲート電極３０の表面を露出させる。
【００７８】
次に、図２３に示すように、ダミーゲート電極３０をエッチングによって除去した後、ダミーゲート電極３０の除去によって露出した領域のゲート絶縁膜９をエッチングによって除去する。
【００７９】
次に、図２４に示すように、ダミーゲート電極３０の除去によって生じた凹溝の内壁、およびゲート絶縁膜９の除去によって露出した基板１（ｐ型ウエル３、ｎ型ウエル４）の表面にハフニウム系絶縁膜からなるゲート絶縁膜３１を形成する。ゲート絶縁膜３１は、前記実施の形態１で例示した各種ハフニウム系絶縁材料のいずれかを使用し、ＣＶＤ法、ＡＬＤ法あるいはスパッタリング法などを用いて堆積する。また、ゲート絶縁膜３１は、ダミーゲート電極３０の除去によって生じた凹溝の内部を埋め込まない程度の薄い膜厚で堆積する。
【００８０】
次に、図２５に示すように、ゲート絶縁膜３１上にスパッタリング法やＣＶＤ法でＰｔ膜を堆積することによって、上記凹溝の内部にＰｔ膜を充填した後、凹溝の外部のＰｔ膜とゲート絶縁膜３１とを化学的機械研磨法で除去する。ここまでの工程により、ｐ型ウエル３上およびｎ型ウエル４上にＰｔ膜で構成されたゲート電極３２が形成される。また、これにより、ｎ型ウエル４上に、Ｐｔ膜で構成されたゲート電極３２を有するｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成される。なお、ゲート電極３２の材料は、Ｐｔに限定されるものではなく、前記実施の形態１、２で例示した８族元素、ＷまたはＭｏを使用することも可能であるが、特にＰｔ、Ｒｕ、Ｎｉが好適である。
【００８１】
次に、図２６に示すように、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極３２を窒化シリコン膜３３で覆い、続いて酸化シリコン膜１５上および窒化シリコン膜３３上にスパッタリング法でシリコン膜３４を堆積した後、基板１を４００℃程度に加熱する。これにより、ｐ型ウエル３上のＰｔ膜で構成されたゲート電極３２とシリコン膜３４との界面からシリサイド反応が進行し、ｐ型ウエル３上のゲート電極３２がＰｔシリサイドからなるゲート電極３２ｓに変換される。
【００８２】
ここまでの工程により、ｐ型ウエル３上に、Ｐｔシリサイド膜で構成されたゲート電極３２ｓを有するｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成される。このとき、Ｐｔ膜で構成されたｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極３２は、その表面が窒化シリコン膜３３で覆われているので、上記の加熱処理を行ってもシリコン膜３４と反応することはない。その後、シリコン膜３４と窒化シリコン膜３３とをエッチングで除去するが、それ以降の工程は、前記実施の形態１と同じであるので、説明は省略する。
【００８３】
本実施の形態の製造方法によれば、ゲート電極３２を構成するＰｔ膜を堆積する工程の直前の工程でゲート絶縁膜３１を形成するので、ゲート絶縁膜３１の汚染や劣化を防止することができ、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の信頼性が向上する。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８５】
本発明は、Ｈｆ系ゲート絶縁膜を有するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタでＣＭＯＳ回路を構成する半導体装置に適用することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタが形成された半導体基板の断面図である。
【図２】酸化シリコン膜上および酸化ハフニウム膜上におけるゲート電極材料の実効的な仕事関数を示す図表である。
【図３】本発明の一実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図４】図３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図５】図４に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図６】図５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図７】図６に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図８】図７に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図９】図８に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１０】図９に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１１】図１０に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１２】図１１に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１３】図１２に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１４】図１３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１５】本発明の他の実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１６】図１５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１７】図１６に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１８】図１７に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１９】図１８に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２０】本発明の他の実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２１】図２０に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２２】図２１に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２３】図２２に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２４】図２３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２５】図２４に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２６】図２５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【符号の説明】
【００８７】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６  ゲート電極
６Ａ  Ｎｉ膜
７  ゲート電極
７Ａ  Ｐｔ膜
８  シリコンゲート電極
９  ゲート絶縁膜
１０  ｎ-型半導体領域
１１  ｐ-型半導体領域
１２  サイドウォールスペーサ
１３  ｎ+型半導体領域（ソース、ドレイン）
１４  ｐ+型半導体領域（ソース、ドレイン）
１５  酸化シリコン膜
１６、１７  窒化シリコン膜
１８  酸化シリコン膜
２０  コンタクトホール
２１  プラグ
２２  メタル配線
２４  Ｐｔ膜
２５、２６  ゲート電極
３０  ダミーゲート電極
３１  ゲート絶縁膜
３２、３２ｓ  ゲート電極
３３  窒化シリコン膜
３４  シリコン膜
Ｑｎ  ｎ型ＭＩＳトランジスタ
Ｑｐ  ｐ型ＭＩＳトランジスタ
【図１】
2006080133.tif 000003
【図２】
2006080133.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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