(57)【要約】【課題】電圧レベルシフタを備えるインターフェース回路を提供する。【解決手段】第１信号及び第２信号の電圧レベルを第１電圧レベルから第２電圧レベルにシフトするレベルシフタと、レベルシフタの出力信号をゲートに入力し、第２電圧レベルを有する電源電圧と第１ノードとの間に連結された第１ＰＭＯＳトランジスタと、第２信号をゲートに入力し、第１ノードと出力端との間に連結された第２ＰＭＯＳトランジスタと、第２信号をゲートに入力し、出力端と接地電圧との間に連結された第１ＮＭＯＳトランジスタと、を備えることを特徴とするインターフェース回路である。【選択図】図３
2006295926.tif 000002
【特許請求の範囲】
【請求項１】
第１信号及び第２信号の電圧レベルを第１電圧レベルから第２電圧レベルにシフトするレベルシフタと、
前記レベルシフタの出力信号がゲートに入力され、前記第２電圧レベルを有する電源電圧と第１ノードとの間に連結された第１ＰＭＯＳトランジスタと、
第２信号がゲートに入力され、前記第１ノードと出力端との間に連結された第２ＰＭＯＳトランジスタと、
前記第２信号がゲートに入力され、前記出力端と接地電圧との間に連結された第１ＮＭＯＳトランジスタと、を備えることを特徴とするインターフェース回路。
【請求項２】
前記第１信号及び第２信号のうち少なくとも何れか一つは、入力信号であることを特徴とする請求項１に記載のインターフェース回路。
【請求項３】
前記第２信号は、前記第１信号を反転した信号であることを特徴とする請求項１に記載のインターフェース回路。
【請求項４】
前記第１電圧レベルは、前記第２電圧レベルより低いことを特徴とする請求項１に記載のインターフェース回路 。
【請求項５】
前記第１電圧レベルは、前記第２電圧レベルより高いことを特徴とする請求項２に記載のインターフェース回路。
【請求項６】
入力信号が入力される入力端と、
出力信号が出力される出力端と、
第１電圧レベルを有する第１電源電圧と第１ノードとの間に連結され、ゲートが前記入力端に連結された第１ＰＭＯＳトランジスタと、
前記第１ノードと接地電圧との間に連結され、ゲートが前記入力端に連結された第１ＮＭＯＳトランジスタと、
前記第２電圧レベルを有する第２電源電圧と第２ノードとの間に連結され、ゲートが第３ノードに連結された第２ＰＭＯＳトランジスタと、
前記第２ノードと前記接地電圧との間に連結され、ゲートが前記入力端に連結された第２ＮＭＯＳトランジスタと、
前記第２電源電圧と前記第３ノードとの間に連結され、ゲートが前記第２ノードに連結された第３ＰＭＯＳトランジスタと、
前記第３ノードと前記接地電圧との間に連結され、ゲートが前記第１ノードに連結された第３ＮＭＯＳトランジスタと、
前記第２電源電圧と第４ノードとの間に連結され、ゲートが前記第２ノードに連結された第４ＰＭＯＳトランジスタと、
前記第４ノードと前記出力端との間に連結され、ゲートが前記第１ノードに連結された第５ＰＭＯＳトランジスタと、
前記出力端と前記接地電圧との間に連結され、ゲートが前記第１ノードに連結された第４ＮＭＯＳトランジスタと、を備えることを特徴とするインターフェース回路。
【請求項７】
前記レベルシフタは、前記出力端に連結されて前記出力端の信号を反転して出力するためのインバータをさらに備えることを特徴とする請求項６に記載のインターフェース回路。
【請求項８】
前記第１電圧レベルは、前記第２電圧レベルより低いことを特徴とする請求項６に記載のインターフェース回路。
【請求項９】
前記第１電圧レベルは、前記第２電圧レベルより高いことを特徴とする請求項６に記載のインターフェース回路。
【請求項１０】
入力信号が入力される入力端と、
出力信号が出力される出力端と、
前記第１電圧レベルを有する第１電源電圧と第１ノードとの間に連結され、ゲートが前記入力端に連結された第１ＰＭＯＳトランジスタと、
前記第１ノードと接地電圧との間に連結され、ゲートが前記入力端に連結された第１ＮＭＯＳトランジスタと、
前記第２電圧レベルを有する第２電源電圧と第２ノードとの間に連結され、ゲートが第３ノードに連結された第２ＰＭＯＳトランジスタと、
前記第２ノードと前記接地電圧との間に連結され、ゲートが前記第１ノードに連結された第２ＮＭＯＳトランジスタと、
前記第２電源電圧と前記第３ノードとの間に連結され、ゲートが前記第２ノードに連結された第３ＰＭＯＳトランジスタと、
前記第３ノードと前記接地電圧との間に連結され、ゲートが前記入力端に連結された第３ＮＭＯＳトランジスタと、
前記第２電源電圧と第４ノードとの間に連結され、ゲートが前記第２ノードに連結された第４ＰＭＯＳトランジスタと、
前記第４ノードと前記出力端との間に連結され、ゲートが前記入力端に連結された第５ＰＭＯＳトランジスタと、
前記出力端と前記接地電圧との間に連結され、ゲートが前記入力端に連結された第４ＮＭＯＳトランジスタと、を備えることを特徴とするインターフェース回路。
【請求項１１】
前記インターフェース回路は、前記出力端に連結されて前記出力端の信号を反転して出力するためのインバータをさらに備えることを特徴とする請求項１０に記載のインターフェース回路。
【請求項１２】
前記第１電圧レベルは、前記第２電圧レベルより低いことを特徴とする請求項１０に記載のインターフェース回路。
【請求項１３】
前記第１電圧レベルは、前記第２電圧レベルより高いことを特徴とする請求項１０に記載のインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェース回路に係り、具体的には、電圧レベルシフタを備えるインターフェース回路に関する。
【背景技術】
【０００２】
高性能の移動機器の市場は増加しつつある。このような製品の設計及び市場条件を満足させるために、ほとんどの会社が半導体回路の低電力設計に努力している。移動機器は、制限されたバッテリ使用によって長時間、適正性能の動作を行うことが出来なくてはならない。これを満足させるために種々のエネルギ節約法が導入されている。そのうちの一つの方法は、移動機器の各構成をブロック単位に分けて、各ブロック別に異なるレベルを有する電圧を使用することである。
【０００３】
この場合、高性能を要求するブロックでは高電圧を使用し、低性能を要求するブロックではエネルギを節約するために低電圧を使用するように設計する。一方、ブロックの間に異なる電圧を使用するため、ブロックの間のインターフェース区間では、電圧差によって漏れ電流が増加するか、または機能に問題が生じる恐れがある。これを解決するために、各ブロックの間には、電圧レベルを変更するためのレベルシフタが必要であり、レベルシフタは、インターフェース回路として実現することが出来る。
【０００４】
しかし、レベルシフタが追加されることによって、レベルシフタによる遅延問題が発生する。したがって、このインターフェース回路部分がクリティカル経路となる場合が度々発生する。
【０００５】
図１は、従来のインターフェース回路を示す回路図である。
【０００６】
図１を参照すれば、従来のインターフェース回路１０は、第１電圧レベルＶＤＤ１の入力信号を第２電圧レベルＶＤＤ２の出力信号に変換するために使われる。第１電圧レベルＶＤＤ１は、第２電圧レベルＶＤＤ２より高い電圧レベルであるか、または低い電圧レベルである。
【０００７】
図示したように、従来のインターフェース回路１０は、レベルシフタ１０ａとインバータ１０ｂとを備える。さらに、インターフェース回路１０は、入力信号が入力される入力端１１、出力信号が出力される出力端１３、第１ＰＭＯＳトランジスタ乃至第４ＰＭＯＳトランジスタＰ１〜Ｐ４及び第１ＮＭＯＳトランジスタ乃至第４ＮＭＯＳトランジスタＮ１〜Ｎ４を備える。
【０００８】
第１ＰＭＯＳトランジスタＰ１は、第１電圧レベルを有する第１電源電圧ＶＤＤ１と第１ノードＮＤ１との間に連結され、ゲートが入力端１１に連結される。ＮＭＯＳトランジスタＮ１は、第１ノードＮＤ１と接地電圧ＶＳＳとの間に連結され、ゲートが入力端１１に連結される。
【０００９】
また、第２ＰＭＯＳトランジスタＰ２は、第１、第２電圧レベルを有する第２電源電圧ＶＤＤ２と第２ノードＮＤ２との間に連結され、ゲートが第３ノードＮＤ３に連結される。第２ＮＭＯＳトランジスタＮ２は、第２ノードＮＤ２と接地電圧ＶＳＳとの間に連結され、ゲートが入力端１１に連結される。第３ＰＭＯＳトランジスタＰ３は、第２電源電圧ＶＤＤ２と第３ノードＮＤ３との間に連結され、ゲートが第２ノードＮＤ２に連結される。第３ＮＭＯＳトランジスタＮ３は、第３ノードＮＤ３と接地電圧ＶＳＳとの間に連結され、ゲートが第１ノードＮＤ１に連結される。
【００１０】
また、第４ＰＭＯＳトランジスタＰ４は、第２電源電圧ＶＤＤ２と出力端１３との間に連結され、ゲートが第３ノードＮＤ３に連結される。第４ＮＭＯＳトランジスタＮ４は、出力端１３と接地電圧ＶＳＳとの間に連結され、ゲートが第３ノードＮＤ３に連結される。
【００１１】
図１に示したインターフェース回路１０は、インバータ形態のレベルシフタを示す図面であって、バッファ形態のレベルシフタは、インターフェース回路１０の入力端１１または出力端１３にインバータを追加して構成される。
【００１２】
図１を参照して従来のインターフェース回路１０の動作過程を説明する。まず、第１電圧レベルＶＤＤ１の論理ハイ信号が入力端１１に印加されれば、第１ＰＭＯＳトランジスタＰ１はターンオフされ、第１ＮＭＯＳトランジスタＮ１はターンオンされて、第１ノードＮＤ１は論理ローとなる。また、第２ＮＭＯＳトランジスタＮ２はターンオンされて、第２ノードＮＤ２も論理ローとなり、これにより、第３ＰＭＯＳトランジスタＰ３はターンオンされ、第３ＮＭＯＳトランジスタＮ３はターンオフされて、第３ノードＮＤ３は論理ハイとなる。このとき、第２ＰＭＯＳトランジスタＰ２は、第３ノードＮＤ３によってターンオフされて、第２ノードＮＤ２を論理ローに固定させる。第３ノードＮＤ３が論理ハイであるため、第４ＰＭＯＳトランジスタＰ４はターンオフされ、第４ＮＭＯＳトランジスタＮ４はターンオンされて、出力端１３は論理ローレベルとなる。
【００１３】
このとき、入力端１１から出力端１３までは、最大３端のトランジスタを経なければならない。すなわち、入力端１１に印加された信号は、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１の１端、第３ＮＭＯＳトランジスタＮ３の２端及び第４ＰＭＯＳトランジスタＰ４及び第４ＮＭＯＳトランジスタＮ４の３端を経て出力端１３に伝えられるか、または第２ＮＭＯＳトランジスタＮ２の１端、第３ＰＭＯＳトランジスタＰ３の２端、そして、第４ＰＭＯＳトランジスタＰ４及び第４ＮＭＯＳトランジスタＮ４の３端を経て出力端１３に伝えられる。また、バッファ形態のレベルシフタの場合には、インバータがもう一つ追加されるため、入力端から出力端までは、最大４端のトランジスタを経なければならない。
【００１４】
一方、入力端１１に論理ロー信号が印加されれば、第１ＰＭＯＳトランジスタＰ１はターンオンされ、第１ＮＭＯＳトランジスタＮ１はターンオフされて、第１ノードＮＤ１は論理ハイとなる。これにより、第３ＮＭＯＳトランジスタＮ３はターンオンされて、第３ノードＮＤ３は論理ローとなる。それにより、第２ＰＭＯＳトランジスタＰ２はターンオンされ、第２ＮＭＯＳトランジスタＮ２はターンオフされ、第２ノードＮＤ２は論理ハイとなる。このとき、第３ＰＭＯＳトランジスタＰ３もターンオフされて第３ノードＮＤ３を論理ローに固定させる。第３ノードＮＤ３が論理ローであるため、第４ＰＭＯＳトランジスタＰ４はターンオンされ、第４ＮＭＯＳトランジスタＮ４はターンオフされて、出力端１３は論理ハイレベルとなる。この場合、出力端１３から出力される論理ハイレベルの信号は、第２電源電圧ＶＤＤ２のレベルにスイングするため、電圧レベルがシフトされる。
【００１５】
この時も同様に、入力端１１から出力端１３までは、最大３端のトランジスタを経なければならない。すなわち、入力端１１に印加された信号は、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１の１端、第３ＮＭＯＳトランジスタＮ３の２端及び第４ＰＭＯＳトランジスタＰ４及び第４ＮＭＯＳトランジスタＮ４の３端を経て出力端１３に伝えられるか、または第２ＮＭＯＳトランジスタＮ２の１端、第３ＰＭＯＳトランジスタＰ３の２端、そして、第４ＰＭＯＳトランジスタＰ４及び第４ＮＭＯＳトランジスタＮ４の３端を経て出力端１３に伝えられる。また、バッファ形態のレベルシフタの場合には、インバータがもう一つ追加されるため、入力端から出力端までは、最大４端のトランジスタを経ねばならない。
【００１６】
このように、レベルシフタが入力から出力まで少なくとも３端のトランジスタを経なければならないため、レベルシフタでの遅延問題が全体回路で重要な問題となる。特に、一般的に使われるバッファ形態のレベルシフタの場合には、４端のトランジスタを経るため、レベルシフタでの遅延は、ブロックとブロックとの間のインターフェース部分をクリティカルにする原因となる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする技術的課題は、面積の増大なしに遅延を最小化しうるレベルシフタを提供することである。
【課題を解決するための手段】
【００１８】
本発明の課題を達成するために、本発明の一実施形態によるインターフェース回路は、第１信号及び第２信号の電圧レベルを第１電圧レベルから第２電圧レベルにシフトするレベルシフタと、レベルシフタの出力信号がゲートに入力され、第２電圧レベルを有する電源電圧と第１ノードとの間に連結された第１ＰＭＯＳトランジスタと、第２信号がゲートに入力され、第１ノードと出力端との間に連結された第２ＰＭＯＳトランジスタ及び第２信号がゲートに入力され、出力端と接地電圧との間に連結された第１ＮＭＯＳトランジスタと、を備えることを特徴とする。
【００１９】
また、第１信号及び第２信号のうち少なくとも何れか一つは、入力信号であることを特徴とし、第２信号は、第１信号を反転した信号である。
また、第１電圧レベルは、第２電圧レベルより低いことを特徴とし、第１電圧レベルは、第２電圧レベルより高いことを特徴とする。
【００２０】
一方、本発明の他の実施形態によるインターフェース回路は、入力信号が入力される入力端と、出力信号が出力される出力端と、第１電圧レベルを有する第１電源電圧と第１ノードとの間に連結され、ゲートが入力端に連結された第１ＰＭＯＳトランジスタと、第１ノードと接地電圧との間に連結され、ゲートが入力端に連結された第１ＮＭＯＳトランジスタと、第２電圧レベルを有する第２電源電圧と第２ノードとの間に連結され、ゲートが第３ノードに連結された第２ＰＭＯＳトランジスタと、第２ノードと接地電圧との間に連結され、ゲートが入力端に連結された第２ＮＭＯＳトランジスタと、第２電源電圧と第３ノードとの間に連結され、ゲートが第２ノードに連結された第３ＰＭＯＳトランジスタと、第３ノードと接地電圧との間に連結され、ゲートが第１ノードに連結された第３ＮＭＯＳトランジスタと、第２電源電圧と第４ノードとの間に連結され、ゲートが第２ノードに連結された第４ＰＭＯＳトランジスタと、第４ノードと出力端との間に連結され、ゲートが第１ノードに連結された第５ＰＭＯＳトランジスタと、出力端と接地電圧との間に連結され、ゲートが第１ノードに連結された第４ＮＭＯＳトランジスタと、を備えることを特徴とする。
【００２１】
一方、本発明のさらに他の実施形態によるインターフェース回路は、入力信号が入力される入力端と、出力信号が出力される出力端と、第１電圧レベルを有する第１電源電圧と第１ノードとの間に連結され、ゲートが入力端に連結された第１ＰＭＯＳトランジスタと、第１ノードと接地電圧との間に連結され、ゲートが入力端に連結された第１ＮＭＯＳトランジスタと、第２電圧レベルを有する第２電源電圧と第２ノードとの間に連結され、ゲートが第３ノードに連結された第２ＰＭＯＳトランジスタと、第２ノードと接地電圧との間に連結され、ゲートが第１ノードに連結された第２ＮＭＯＳトランジスタと、第２電源電圧と第３ノードとの間に連結され、ゲートが第２ノードに連結された第３ＰＭＯＳトランジスタと、第３ノードと接地電圧との間に連結され、ゲートが入力端に連結された第３ＮＭＯＳトランジスタと、第２電源電圧と第４ノードとの間に連結され、ゲートが第２ノードに連結された第４ＰＭＯＳトランジスタと、第４ノードと出力端との間に連結され、ゲートが入力端に連結された第５ＰＭＯＳトランジスタと、出力端と接地電圧との間に連結され、ゲートが入力端に連結された第４ＮＭＯＳトランジスタと、を備えることを特徴とする。
【発明の効果】
【００２２】
本発明によるインターフェース回路によれば、異なる電圧レベルを使用するブロックの間のインターフェース区間で面積の増大なしに遅延時間を最小化して電圧レベルを効果的に変更させる。
【発明を実施するための最良の形態】
【００２３】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００２４】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付与された同一参照符号は、同一部材を表わす。
【００２５】
図２は、本発明の構成を概略的に示す回路図である。
【００２６】
図２に示した本発明によるインターフェース回路２０は、レベルシフタ２１、レベルシフタ２１の出力端に連結された２個のＰＭＯＳトランジスタＰ１,Ｐ２及び１個のＮＭＯＳトランジスタＮ１を備える。
【００２７】
レベルシフタ２１は、図１に示した従来のレベルシフタ１０ａと類似した形態である。図２には、第１入力信号及び第２入力信号がそれぞれＩＮＰＵＴ Ａ及びＩＮＰＵＴ Ｂで示される。一般的に、第２入力信号ＩＮＰＵＴ Ｂは、第１入力信号ＩＮＰＵＴ Ａの反転信号でもよい。また、一つの入力信号がインターフェース回路２０に入力される。一例として、図１のレベルシフタ１０ａのような図２のレベルシフタ２１の場合に、第１入力信号ＩＮＰＵＴ Ａ及び第２入力信号ＩＮＰＵＴ Ｂは、図１の入力端１１と第１ノードＮＤ１とに入力される信号に対応する。この場合、第１入力信号ＩＮＰＵＴ Ａ及び第２入力信号ＩＮＰＵＴ Ｂは、一つの入力信号から生成される。
【００２８】
第１入力信号ＩＮＰＵＴ Ａ及び第２入力信号ＩＮＰＵＴ Ｂは、第１電圧レベルＶＤＤ１を有する。さらに、論理ハイである時には、入力信号が第１電圧レベルＶＤＤ１を有し、論理ローである時には、接地電圧ＶＳＳを有する。
【００２９】
レベルシフタ２１は、第１入力信号ＩＮＰＵＴ Ａ及び第２入力信号ＩＮＰＵＴ Ｂを入力し、これに対応して第２電圧レベルＶＤＤ２を有する信号を出力する。第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２及び第１ＮＭＯＳトランジスタＮ１は、第２電圧レベルを有する第２電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に直列に連結される。第１ＰＭＯＳトランジスタＰ１のゲートには、レベルシフタ２１の出力信号が印加され、第２ＰＭＯＳトランジスタＰ２及び第１ＮＭＯＳトランジスタＮ１のゲートには、第２入力信号ＩＮＰＵＴＢが印加される。
【００３０】
図２のインターフェース回路２０は、インバータ形態のレベルシフタとして配置することも出来、また、バッファ形態のレベルシフタとして配置することも出来る。
【００３１】
インターフェース回路２０で、信号のメイン経路は、第２入力信号ＩＮＰＵＴ Ｂから第２ＰＭＯＳトランジスタＰ２または第１ＮＭＯＳトランジスタＮ１に、１端のみで構成されている。したがって、従来のインターフェース回路１０より入力から出力までの信号のメイン経路がはるかに短いため、遅延時間が短縮される。
【００３２】
一方、第１電源電圧ＶＤＤ１が第２電源電圧ＶＤＤ２より低い場合には、第１電圧レベルＶＤＤ１を有する第２入力信号ＩＮＰＵＴ Ｂによって第２ＰＭＯＳトランジスタＰ２が完全にターンオフされずに漏れが増加する恐れがある。しかし、この場合には、従来のレベルシフタ２１を利用して補助的に上端の第１ＰＭＯＳトランジスタＰ１をターンオフさせて、漏れを遮断できる。
【００３３】
図３は、本発明の一実施形態によるバッファ形態のレベルシフタとして配置されるインターフェース回路を示す回路図である。
【００３４】
図３に示したインターフェース回路３０は、入力信号を入力するための入力端３１、出力信号を出力するための出力端３３、及び５個のＰＭＯＳトランジスタＰ１乃至Ｐ５及び４個のＮＭＯＳトランジスタＮ１乃至Ｎ４で構成される。
【００３５】
一方、第１電源電圧ＶＤＤ１は、第１電圧レベルを有し、第２電源電圧ＶＤＤ２は、第２電圧レベルを有する。このとき、第１電圧レベルが第２電圧レベルより高いこともあり、第２電圧レベルが第１電圧レベルより高いこともある。前者の場合は、インターフェース回路３０がダウンレベルシフタとなり、後者の場合は、インターフェース回路３０がアップレベルシフタとなる。
【００３６】
第１ＰＭＯＳトランジスタＰ１は、第１電源電圧ＶＤＤ１と第１ノードＮＤ１との間に連結され、ゲートには入力端３１が連結される。第１ＮＭＯＳトランジスタＮ１は、第１ノードＮＤ１と接地電源との間に連結され、ゲートには入力端３１が連結される。第２ＰＭＯＳトランジスタＰ２は、第２電源電圧ＶＤＤ２と第２ノードＮＤ２との間に連結され、ゲートには第３ノードＮＤ３が連結される。第２ＮＭＯＳトランジスタＮ２は、第２ノードＮＤ２と接地電源との間に連結され、ゲートには入力端３１が連結される。第３ＰＭＯＳトランジスタＰ３は、第２電源電圧ＶＤＤ２と第３ノードＮＤ３との間に連結され、ゲートには第２ノードＮＤ２が連結される。第３ＮＭＯＳトランジスタＮ３は、第３ノードＮＤ３と接地電源との間に連結され、ゲートには第１ノードＮＤ１が連結される。第４ＰＭＯＳトランジスタＰ４は、第２電源電圧ＶＤＤ２と第４ノードＮＤ４との間に連結され、ゲートには第２ノードＮＤ２が連結される。第５ＰＭＯＳトランジスタＰ５は、第４ノードＮＤ４と出力端３３との間に連結され、ゲートには第１ノードＮＤ１が連結される。第４ＮＭＯＳトランジスタＮ４は、出力端３３と接地電源との間に連結され、ゲートには第１ノードＮＤ１が連結される。
【００３７】
以下、図３を参照して本発明によるバッファ形態のインターフェース回路３０の動作過程を説明する。
【００３８】
まず、入力端３１に第１電圧レベルを有する論理ハイ信号が印加されれば、第１ＰＭＯＳトランジスタＰ１はターンオフされ、第１ＮＭＯＳトランジスタＮ１はターンオンされて、第１ノードＮＤ１は論理ロー状態となる。これにより、第２ＮＭＯＳトランジスタＮ２はターンオンされ、第３ＮＭＯＳトランジスタＮ３はターンオフされる。そして、第２ノードＮＤ２は論理ローとなり、第３ノードＮＤ３は論理ハイとなる。このとき、第２ＰＭＯＳトランジスタＰ２は、ターンオフされて第２ノードＮＤ２を論理ローに固定させ、第３ＰＭＯＳトランジスタＰ３は、ターンオンされて第３ノードＮＤ３を論理ハイに固定させる。第４ＰＭＯＳトランジスタＰ４は、第２ノードＮＤ２が論理ローであることによってターンオンされ、第５ＰＭＯＳトランジスタＰ５も第１ノードＮＤ１が論理ローであることによってターンオンされる。そして、第４ＮＭＯＳトランジスタＮ４は、第１ノードＮＤ１が論理ローであることによってターンオフされる。したがって、インターフェース回路３０の出力端３３は、論理ハイとなる。出力端３３の論理ハイ信号は、第２電圧レベルＶＤＤ２を有する。
【００３９】
この場合、入力端３１に論理ハイ信号が入力されて、出力端３３の立ち上がりにかかる遅延時間は、第２ＮＭＯＳトランジスタＮ２によって第２ノードＮＤ２が論理ローとなるが、１端、第４ＰＭＯＳトランジスタＰ２によって第４ノードＮＤ４が論理ハイとなるのに１端を合わせて合計２端のトランジスタを経ると同時に、第１ＮＭＯＳトランジスタＮ１によって第１ノードＮＤ１が論理ローとなるのに１端、第５ＰＭＯＳトランジスタＰ５及び第４ＮＭＯＳトランジスタＮ４によって出力端３３が論理ハイとなるのに１端を合わせて合計２端のトランジスタを経る。すなわち、いかなる方向にも入力端３１から出力端３３までの信号のメイン経路は、最大２端となる。図１に示した従来のインターフェース回路１０では、バッファ形態の場合、入力から出力まで４端がかかることと比較すれば、本発明によるバッファ形態のインターフェース回路３０は、遅延時間が５０％ほど短縮される効果を発揮する。
【００４０】
また、入力端３１に論理ロー信号が印加されれば、第１ＰＭＯＳトランジスタＰ１はターンオンされ、第１ＮＭＯＳトランジスタＮ１はターンオフされて、第１ノードＮＤ１は論理ハイ状態となる。これにより、第２ＮＭＯＳトランジスタＮ２はターンオフされ、第３ＮＭＯＳトランジスタＮ３はターンオンされる。そして、第２ノードＮＤ２は論理ハイとなり、第３ノードＮＤ３は論理ローとなる。このとき、第２ＰＭＯＳトランジスタＰ２はターンオンされて第２ノードＮＤ２を論理ハイに固定させ、第３ＰＭＯＳトランジスタＰ３はターンオフされて第３ノードＮＤ３を論理ローに固定させる。第４ＰＭＯＳトランジスタＰ４は、第２ノードＮＤ２が論理ハイなのでターンオフされ、第５ＰＭＯＳトランジスタＰ５も第１ノードＮＤ１が論理ハイであることによってターンオフされる。そして、第４ＮＭＯＳトランジスタＮ４は、第１ノードＮＤ１が論理ハイなのでターンオンされる。したがって、インターフェース回路３０の出力端３３は、論理ローとなる。
【００４１】
この場合、入力端３１に論理ロー信号が入力され、出力端３３の立ち下がりにかかる遅延時間は、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１によって第１ノードＮＤ１が論理ハイとなるのに１端、第４ＮＭＯＳトランジスタＮ４によって出力端が論理ローとなるのに１端を合わせて合計２端のトランジスタを経る。すなわち、出力の立ち下がりの場合にも、入力端３１から出力端３３までの信号のメイン経路は、最大２端となる。したがって、この場合にも、図１に示した従来のインターフェース回路１０では、バッファ形態の場合、入力から出力まで４端がかかることと比較すれば、本発明によるバッファ形態のインターフェース回路３０は、遅延時間が５０％ほど短縮される効果を発揮する。
【００４２】
一方、図３に示したバッファ形態のインターフェース回路３０は、図２に示したインターフェース回路２０を実際実現した例であり、図２での第１入力信号ＩＮＰＵＴ Ａは、図３の入力端３１の信号となり、出力信号ＯＵＴは、出力端３３の信号となる。そして、図２での第２入力信号ＩＮＰＵＴ Ｂは、図３での第１ノードＮＤ１での信号となる。また、図２でのレベルシフタ２１は、図３での第１ＰＭＯＳトランジスタ乃至第３ＰＭＯＳトランジスタＰ１,Ｐ２,Ｐ３及び第１ＮＭＯＳトランジスタ乃至第３ＮＭＯＳトランジスタＮ１,Ｎ２,Ｎ３で構成される。ここで、第１ＮＭＯＳトランジスタＮ１及び第１ＰＭＯＳトランジスタＰ１は、図２のレベルシフタ２１を構成する役割を担うと同時に、第１入力信号ＩＮＰＵＴ Ａを反転して第２入力信号ＩＮＰＵＴ Ｂを生成する役割を担う。
【００４３】
図４は、本発明の一実施形態によるインバータ形態のレベルシフタとして配置されるインターフェース回路を示す回路図である。
【００４４】
図４に示したインターフェース回路４０は、入力信号を受けるための入力端４１、出力信号を出力するための出力端４３、及び５個のＰＭＯＳトランジスタＰ１乃至Ｐ５及び４個のＮＭＯＳトランジスタＮ１乃至Ｎ４で構成される。
【００４５】
第１電源電圧ＶＤＤ１は、第１電圧レベルを有し、第２電源電圧ＶＤＤ２は、第２電圧レベルを有する。このとき、第１電圧レベルが第２電圧レベルより高いこともあり、第２電圧レベルが第１電圧レベルより高いこともある。前者の場合は、インターフェース回路４０は、ダウンレベルシフタとなり、後者の場合は、インターフェース回路４０は、アップレベルシフタとなる。
【００４６】
第１ＰＭＯＳトランジスタＰ１は、第１電源電圧ＶＤＤ１と第１ノードＮＤ１との間に連結され、ゲートには、入力端４１が連結される。第１ＮＭＯＳトランジスタＮ１は、第１ノードＮＤ１と接地電源との間に連結され、ゲートには、入力端４１が連結される。第２ＰＭＯＳトランジスタＰ２は、第２電源電圧ＶＤＤ２と第２ノードＮＤ２との間に連結され、ゲートには、第３ノードＮＤ３が連結される。第２ＮＭＯＳトランジスタＮ２は、第２ノードＮＤ２と接地電源との間に連結され、ゲートには、第１ノードＮＤ１が連結される。第３ＰＭＯＳトランジスタＰ３は、第２電源電圧ＶＤＤ２と第３ノードＮＤ３との間に連結され、ゲートには、第２ノードＮＤ２が連結される。第３ＮＭＯＳトランジスタＮ３は、第３ノードＮＤ３と接地電源との間に連結され、ゲートには、入力端４１が連結される。第４ＰＭＯＳトランジスタＰ４は、第２電源電圧ＶＤＤ２と第４ノードＮＤ４との間に連結され、ゲートには、第２ノードＮＤ２が連結される。第５ＰＭＯＳトランジスタＰ５は、第４ノードＮＤ４と出力端４３との間に連結され、ゲートには、入力端４１が連結される。第４ＮＭＯＳトランジスタＮ４は、出力端４３と接地電源との間に連結され、ゲートには、入力端４３が連結される。
【００４７】
以下、図４を参照して本発明によるバッファ形態のインターフェース回路４０の動作過程を説明する。
【００４８】
まず、入力端４１に第１電圧レベルを有する論理ハイ信号が印加されれば、第１ＰＭＯＳトランジスタＰ１はターンオフされ、第１ＮＭＯＳトランジスタＮ１はターンオンされて、第１ノードＮＤ１は、論理ロー状態となる。また、第４ＮＭＯＳトランジスタＮ４は、入力端４１の信号に応答してターンオンされる。したがって、出力端４３の電圧は、論理ロー状態となる。入力端４１が論理ハイであり、第１ノードＮＤ１が論理ローであるため、第２ＮＭＯＳトランジスタＮ２はターンオフされ、第３ＮＭＯＳトランジスタＮ３はターンオンされる。そして、第２ノードＮＤ２は、論理ハイとなり、第３ノードＮＤ３は、論理ローとなる。このとき、第２ＰＭＯＳトランジスタＰ２は、ターンオンされて第２ノードＮＤ２を論理ハイに固定させ、第３ＰＭＯＳトランジスタＰ３は、ターンオフされて第３ノードＮＤ３を論理ローに固定させる。第４ＰＭＯＳトランジスタＰ４は、第２ノードＮＤ２が論理ハイであることによってターンオフされる。一方、第５ＰＭＯＳトランジスタＰ５は、ゲートに入力された入力端４１の第１電圧レベルＶＤＤ１が第２電圧レベルＶＤＤ２より低い場合には、直ちにはターンオフされない。しかし、第５ＰＭＯＳトランジスタＰ５がターンオフされなくとも第４ＰＭＯＳトランジスタＰ４がターンオフされ、第４ＮＭＯＳトランジスタＮ４がターンオンされて、出力端の電圧は、論理ローとなる。
【００４９】
この場合、入力端４１に論理ハイ信号が入力されて、出力端４３の立ち下がりにかかる遅延時間は、入力端４１から第４ＮＭＯＳトランジスタＮ４を介して直ぐ出力端４３に伝えられるため、合計１端のトランジスタを経る。したがって、図１に示した従来のインバータ形態のインターフェース回路１０と比較すれば、入力端４１から出力端４３までの信号のメイン経路がはるかに短いため、インターフェース回路４０で所要される遅延は非常に短縮される。
【００５０】
一方、入力端４１に論理ロー信号が印加されれば、第１ＰＭＯＳトランジスタＰ１はターンオンされ、第１ＮＭＯＳトランジスタＮ１はターンオフされて、第１ノードＮＤ１は、論理ハイ状態となる。また、第４ＮＭＯＳトランジスタＮ４は、入力端４１の信号に応答してターンオフされ、第５ＰＭＯＳトランジスタＰ５は、入力端４１の信号に応答してターンオンされる。入力端４１が論理ローであり、第１ノードＮＤ１が論理ハイであるため、第２ＮＭＯＳトランジスタＮ２はターンオンされ、第３ＮＭＯＳトランジスタＮ３はターンオフされる。そして、第２ノードＮＤ２は、論理ローとなり、第３ノードＮＤ３は、論理ハイとなる。このとき、第２ＰＭＯＳトランジスタＰ２は、ターンオフされて第２ノードＮＤ２を論理ローに固定させ、第３ＰＭＯＳトランジスタＰ３は、ターンオンされて第３ノードＮＤ３を論理ハイに固定させる。第４ＰＭＯＳトランジスタＰ４は、第２ノードＮＤ２が論理ローであることによってターンオンされる。前述したように、第５ＰＭＯＳトランジスタＰ５はターンオンされ、第４ＮＭＯＳトランジスタＮ４はターンオフされるため、出力端４３の電圧は、論理ハイとなる。このとき、出力端の電圧は、第２電圧レベルＶＤＤ２を有する。
【００５１】
この場合、入力端４１に論理ロー信号が入力され、出力端４３の立ち上がりにかかる遅延時間は、第１ＮＭＯＳトランジスタＮ１によって第１ノードＮＤ１が論理ハイとなるのに１端、第２ＮＭＯＳトランジスタＮ２によって第２ノードＮＤ２が論理ローとなるのに１端、第４ＰＭＯＳトランジスタＰ４によって出力端４３が論理ハイとなるのに１端を合わせて、合計３端である。
【００５２】
すなわち、出力端４３の立ち上がりにかかる遅延は、入力端４１から直ぐ第４ＮＭＯＳトランジスタＮ４を介して出力端４３に伝えられず、第４ＰＭＯＳトランジスタＰ４がターンオンされるまで遅延される。その理由は、第５ＰＭＯＳトランジスタＰ５がターンオンされ、第４ＮＭＯＳトランジスタＮ４がターンオフされても、第２電源電圧ＶＤＤ２は、第４ＰＭＯＳトランジスタＰ４がターンオンされる時に出力端４３に伝えられるためである。したがって、出力端４３の立ち上がり時の信号のメイン経路は、第１ＮＭＯＳトランジスタＮ１、第２ＮＭＯＳトランジスタＮ２、第４ＰＭＯＳトランジスタＰ４の合計３端のトランジスタを経て、合計３端の遅延時間がかかる。
【００５３】
一方、図４に示したインバータ形態のインターフェース回路４０は、図２に示したインターフェース回路２０を実際に実現した例であり、図２で、第１入力信号ＩＮＰＵＴ Ａ及び第２入力信号ＩＮＰＵＴ Ｂは、図４の入力端４１の信号となる。また、図２でのレベルシフタ２１は、図４での第１ＰＭＯＳトランジスタ乃至第３ＰＭＯＳトランジスタＰ１,Ｐ２,Ｐ３及び第１ＮＭＯＳトランジスタ乃至第３ＮＭＯＳトランジスタＮ１,Ｎ２,Ｎ３で構成される。ここで、第１ＮＭＯＳトランジスタＮ１及び第１ＰＭＯＳトランジスタＰ１は、図２のレベルシフタ２１を構成する役割を担うと同時に、第１及び第２入力信号ＩＮＰＵＴ Ａ,ＩＮＰＵＴ Ｂを反転して第１ノードＮＤ１に出力する役割を担う。
【００５４】
図３及び図４に示したインターフェース回路３０,４０は、それぞれ入力端または出力端にインバータを追加して使用することもでき、これにより、インターフェース回路３０,４０は、インバータ形態のレベルシフタまたはバッファ形態のレベルシフタとしても使用できる。
【００５５】
本発明は、図面に示した一実施形態を参照して説明したが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００５６】
本発明は、半導体回路関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５７】
【図１】従来のレベルシフタを示す回路図である。
【図２】本発明の一実施形態によってレベルシフタを備えるインターフェース回路を示す回路図である。
【図３】本発明の他の実施形態によってバッファタイプのレベルシフタとして配置されるインターフェース回路を示す回路図である。
【図４】本発明の他の実施形態によってインバータタイプのレベルシフタとして配置されるインターフェース回路を示す回路図である。
【符号の説明】
【００５８】
３０                    インターフェース回路
３１                    入力端
３３                    出力端
ＶＤＤ１,ＶＤＤ２       第１及び第２電源電圧
Ｐ１〜Ｐ５              第１乃至第５ＰＭＯＳトランジスタ
ＮＤ１〜ＮＤ４          第１乃至第４ノード
Ｎ１〜Ｎ４              第１乃至第４ＮＭＯＳトランジスタ
ＶＳＳ                  接地電圧
【図１】
2006295926.tif 000003
【図２】
2006295926.tif 000004
【図３】
2006295926.tif 000005
【図４】
2006295926.tif 000006