(57)【要約】【課題】  入力電流を必要としない最大電圧検出回路と最小電圧検出回路を提供する。【解決手段】  電源電位とノードＮ１間に特性の等しいＮＭＯＳ１１〜１ｎを接続し、各ゲートに入力電圧ＩＮ１〜ＩＮｎを与え、ノードＮ１は定電流回路２を介して接地する。電源電位とノードＮ２の間に同じ特性のＮＭＯＳ４を接続し、ノードＮ２を定電流回路４を介して接地する。ノードＮ１，Ｎ２を演算増幅器３の入力側に接続し、その出力電圧ＯＵＴをＮＭＯＳ４のゲートに与える。入力電圧ＩＮ１が一番高ければＮＭＯＳ１１がオンとなり、ノードＮ１は、入力電圧ＩＮ１−閾値電圧ＶＴとなる。また、ノードＮ２は、出力電圧ＯＵＴ−閾値電圧ＶＴとなる。ＮＭＯＳ１，４の閾値電圧ＶＴは等しいので、出力電圧ＯＵＴ＝入力電圧ＩＮ１となり、一番高い入力電圧が出力電圧ＯＵＴとして出力される。入力電圧ＩＮはＮＭＯＳのゲートに印加されるので、入力電流は流れない。【選択図】      図１
2006345230.tif 000002
【特許請求の範囲】
【請求項１】
電源電位と第１のノードの間に接続され、それぞれのゲートに与えられる入力電圧によって導通状態が制御される同一の電気的特性を有する複数の第１のＮチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタと同じ電気的特性を有し、電源電位と第２のノードの間に接続されてゲートに与えられる出力電圧によって導通状態が制御される第２のＮチャネルＭＯＳトランジスタと、
前記第１及び第２のノードと接地電位の間にそれぞれ接続されて同じ一定電流を流す第１及び第２の定電流回路と、
前記第１及び第２のノードに非反転入力端子及び反転入力端子がそれぞれ接続され、出力端子から前記出力電圧を出力する演算増幅器とを、
備えたことを特徴とする最大電圧検出回路。
【請求項２】
電源電位と第１及び第２のノードの間に接続され、それぞれ与えられる入力電圧によって該第１及び第２のノードへ流れる電流が制御される同一の電気的特性を有する複数の検出回路と、
前記第１及び第２のノードと接地電位の間にそれぞれ接続されて同じ一定電流を流す第１及び第２の定電流回路と、
前記第１及び第２のノードに非反転入力端子及び反転入力端子がそれぞれ接続され、出力端子から前記出力電圧を出力する演算増幅器とを有し、
前記各検出回路は、
第１の内部ノードと前記第１のノードの間に接続され、ゲートに与えられる前記入力電圧によって導通状態が制御される第１のＮチャネルＭＯＳトランジスタと、
電源電位と前記第１の内部ノードの間に接続され、該第１の内部ノードの電位によって導通状態が制御される第１のＰチャネルＭＯＳトランジスタと、
電源電位と第２の内部ノードの間に接続され、前記第１のＰチャネルＭＯＳトランジスタとカレントミラー回路を構成することによって該第１のＰチャネルＭＯＳトランジスタと同じ導通状態に制御される第２のＰチャネルＭＯＳトランジスタと、
前記第２の内部ノードと前記第２のノードの間に接続され、前記出力電圧によって導通状態が制御される第２のＮチャネルＭＯＳトランジスタとを、
備えたことを特徴とする最大電圧検出回路。
【請求項３】
接地電位と第１のノードの間に接続され、それぞれのゲートに与えられる入力電圧によって導通状態が制御される同一の電気的特性を有する複数の第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタと同じ電気的特性を有し、接地電位と第２のノードの間に接続されてゲートに与えられる出力電圧によって導通状態が制御される第２のＰチャネルＭＯＳトランジスタと、
前記第１及び第２のノードと電源電位の間にそれぞれ接続されて同じ一定電流を流す第１及び第２の定電流回路と、
前記第１及び第２のノードに非反転入力端子及び反転入力端子がそれぞれ接続され、出力端子から前記出力電圧を出力する演算増幅器とを、
備えたことを特徴とする最小電圧検出回路。
【請求項４】
接地電位と第１及び第２のノードの間に接続され、それぞれ与えられる入力電圧によって該第１及び第２のノードから流れ込む電流が制御される同一の電気的特性を有する複数の検出回路と、
前記第１及び第２のノードと電源電位の間にそれぞれ接続されて同じ一定電流を流す第１及び第２の定電流回路と、
前記第１及び第２のノードに非反転入力端子及び反転入力端子がそれぞれ接続され、出力端子から前記出力電圧を出力する演算増幅器とを有し、
前記各検出回路は、
第１の内部ノードと前記第１のノードの間に接続され、ゲートに与えられる前記入力電圧によって導通状態が制御される第１のＰチャネルＭＯＳトランジスタと、
接地電位と前記第１の内部ノードの間に接続され、該第１の内部ノードの電位によって導通状態が制御される第１のＮチャネルＭＯＳトランジスタと、
接地電位と第２の内部ノードの間に接続され、前記第１のＮチャネルＭＯＳトランジスタとカレントミラー回路を構成することによって該第１のＮチャネルＭＯＳトランジスタと同じ導通状態に制御される第２のＮチャネルＭＯＳトランジスタと、
前記第２の内部ノードと前記第２のノードの間に接続され、前記出力電圧によって導通状態が制御される第２のＰチャネルＭＯＳトランジスタとを、
備えたことを特徴とする最小電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力電圧の内で一番高い電圧を検出する最大電圧検出回路と、一番低い電圧を検出する最小電圧検出回路に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２００５−５８０８号公報
【０００３】
図２は、上記特許文献１に記載された従来の最大値検出回路の構成図である。
この最大値検出回路は、与えられた複数の入力電圧ｘ１〜ｘ３の内で最も大きい入力電圧に等しい出力電圧ｚを生成するもので、入力電圧ｘ１〜ｘ３がそれぞれベースに印加されるＮＰＮトランジスタＱ１１〜Ｑ１３、トランジスタＱ１１〜Ｑ１３のうちオン状態にあるトランジスタのベース−エミッタ間電圧を補償するためのＮＰＮトランジスタＱ１ｒ、トランジスタＱ１１〜Ｑ１３，Ｑ１ｒを駆動する電流源Ｊｔ、並びにトランジスタＱ１１〜Ｑ１３のうちでオン状態にあるトランジスタとトランジスタＱ１ｒに同じ大きさの電流を供給するためのＰＮＰトランジスタＱ２１〜Ｑ２３とＱ２ｒを有している。
【０００４】
更に、この最大値検出回路は、トランジスタＱ２１〜Ｑ２３からベース電流を吸引するか否かを制御するためのＮＰＮトランジスタＱ３１〜Ｑ３３、トランジスタＱ３１〜Ｑ３３を駆動する電流源Ｊ１〜Ｊ３、トランジスタＱ２１〜Ｑ２３からベース電流を吸引するためのＰＮＰトランジスタＱ４１〜Ｑ４３、及び出力インピーダンスを変換するインピーダンス変換回路Ｆを備えている。インピーダンス変換回路Ｆは、ＮＰＮトランジスタＱａ、このトランジスタＱａを駆動する電流源Ｊａ、ＰＮＰトランジスタＱｂ、及びこのトランジスタＱｂを駆動する電流源Ｊｂで構成されている。
【０００５】
トランジスタＱ１１〜Ｑ１３，Ｑ１ｒのエミッタは電流源Ｊｔに共通接続され、コレクタは、それぞれトランジスタＱ２１〜Ｑ２３，Ｑ２ｒを介して電源ＶＣＣに接続されている。トランジスタＱ１ｒのベース電圧は出力電圧ｚとして出力されると共に、このベースはインピーダンス変換回路Ｆ内のトランジスタＱｂのエミッタに接続されている。
【０００６】
トランジスタＱ３１〜Ｑ３３のコレクタは電源ＶＣＣに接続され、ベースはそれぞれトランジスタＱ２１〜Ｑ２３のコレクタに接続され、エミッタはそれぞれ電流源Ｊ１〜Ｊ３に接続されている。トランジスタＱ４１〜Ｑ４３のベースはそれぞれトランジスタＱ３１〜３３のエミッタに接続され、エミッタはそれぞれトランジスタＱ２１〜２３のベースに接続され、コレクタは接地電位ＧＮＤに接続されている。
【０００７】
トランジスタＱ２１〜Ｑ２３のベースは、トランジスタＱ２ｒのベースに共通接続され、これらのトランジスタＱ２１〜Ｑ２３がカレントミラー回路の入力側を構成し、トランジスタＱ２ｒがカレントミラー回路の出力側を構成している。
【０００８】
次に、動作を説明する。
このような最大値検出回路において入力電圧ｘ１〜ｘ３が印加され、この内、入力電圧ｘ１が一番高いとする。
【０００９】
これにより、一番高い入力電圧ｘ１が印加されたトランジスタＱ１１がオン状態となり、他のトランジスタＱ１２，Ｑ１３はオフ状態となる。これに伴って、トランジスタＱ３２，Ｑ３３のベース電圧が上昇し、これらのトランジスタＱ３２，Ｑ３３はオン状態となる。このため、トランジスタＱ４２，Ｑ４３のベース電圧は上昇し、これらのトランジスタＱ４２，Ｑ４３はオフ状態となるので、トランジスタＱ２２，Ｑ２３にベース電流は流れない。従って、トランジスタＱ２２，Ｑ２３から電流は供給されない。
【００１０】
一方、トランジスタＱ１１がオン状態となるので、トランジスタＱ３１のベース電圧が低下し、このトランジスタＱ３１はオフ状態となる。これに伴って、トランジスタＱ４１のベース電圧は低下し、このトランジスタＱ４１がオン状態となるので、トランジスタＱ２１にベース電流が流れる。従って、トランジスタＱ２１から供給される電流Ｉ１がトランジスタＱ１１に流れる。そして、オン状態となったトランジスタＱ１１のエミッタには、入力電圧ｘ１からこのトランジスタＱ１１のベース−エミッタ間電圧ＶＢＥ１を差し引いた電圧Ｖ０１（＝ｘ１−ＶＢＥ１）が現れる。
【００１１】
また、トランジスタＱ１ｒのベースには、電圧Ｖ０１にこのトランジスタＱ１ｒのベース−エミッタ間電圧ＶＢＥ１を加えた電圧（＝Ｖ０１＋ＶＢＥ２）が現れ、この電圧が出力電圧ｚとなる。従って、出力電圧ｚは次のようになる。
ｚ＝Ｖ０１＋ＶＢＥ２＝ｘ１−ＶＢＥ１＋ＶＢＥ２
【００１２】
トランジスタＱ１１〜Ｑ１３とトランジスタＱ１ｒはカレントミラー回路を構成しているので、トランジスタＱ１１に流れる電流とトランジスタＱ１ｒに流れる電流の大きさは同一である。従って、トランジスタＱ１１〜Ｑ１３，Ｑ１ｒを同一のＶＢＥ（ベース−エミッタ間電圧）−ＩＥ（エミッタ電流）特性を有するように形成すれば、ＶＢＥ１＝ＶＢＥ２となる。これにより、出力電圧ｚ＝ｘ１となり、入力電圧ｘ１〜ｘ３の内の一番高い電圧ｘ１が、出力電圧ｚとして出力される。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記最大値検出回路はバイポーラ・トランジスタで構成されているため、例えば入力電圧ｘ１をトランジスタＱ１１のベースに与えることにより、このトランジスタＱ１１にベース電流が流れる。このため、出力インピーダンスの高い電圧源を接続すると、ベース電流によって入力電圧が変化してしまうという問題があった。
【００１４】
例えば、出力インピーダンスが１００ｋΩの電圧源をトランジスタＱ１１のベースに接続したときベース電流が１μＡ流れたとすると、変化する電圧ΔＶは、ΔＶ＝１００ｋΩ×１μＡ＝１００ｍＶとなる。
【００１５】
従って、液晶駆動回路のように、数１０ｎＡの電流が引き込まれた場合に誤点灯するようなものには適用することができなかった。
【００１６】
本発明は、入力電流を必要としない最大電圧検出回路及び最小電圧検出回路を提供することを目的としている。
【課題を解決するための手段】
【００１７】
本発明の最大電圧検出回路は、電源電位と第１のノードの間に接続され、それぞれのゲートに与えられる入力電圧によって導通状態が制御される同一の電気的特性を有する複数の第１のＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）、前記第１のＮＭＯＳと同じ電気的特性を有し、電源電位と第２のノードの間に接続されてゲートに与えられる出力電圧によって導通状態が制御される第２のＮＭＯＳと、前記第１及び第２のノードと接地電位の間にそれぞれ接続されて同じ一定電流を流す第１及び第２の定電流回路と、前記第１及び第２のノードに非反転入力端子及び反転入力端子がそれぞれ接続され、出力端子から前記出力電圧を出力する演算増幅器とを備えたことを特徴としている。
【発明の効果】
【００１８】
本発明では、ＮＭＯＳのゲートに入力電圧を与えるようにしているので、入力電流が流れず、入力源として出力インピーダンスの高い回路を接続しても高い精度で最大電圧を検出することができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
最大電圧検出回路を、電源電位と第１及び第２のノードの間に接続され、それぞれ与えられる入力電圧によって該第１及び第２のノードへ流れる電流が制御される同一の電気的特性を有する複数の検出回路と、前記第１及び第２のノードと接地電位の間にそれぞれ接続されて同じ一定電流を流す第１及び第２の定電流回路と、前記第１及び第２のノードに非反転入力端子及び反転入力端子がそれぞれ接続され、出力端子から前記出力電圧を出力する演算増幅器とで構成する。
【００２０】
更に、各検出回路を、第１の内部ノードと第１のノードの間に接続され、ゲートに与えられる入力電圧によって導通状態が制御される第１のＮＭＯＳと、電源電位と前記第１の内部ノードの間に接続され、該第１の内部ノードの電位によって導通状態が制御される第１のＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）と、電源電位と第２の内部ノードの間に接続され、前記第１のＰＭＯＳとカレントミラー回路を構成することによって該第１のＰＭＯＳと同じ導通状態に制御される第２のＰＭＯＳと、前記第２の内部ノードと前記第２のノードの間に接続され、前記出力電圧によって導通状態が制御される第２のＮＭＯＳで構成する。
【実施例１】
【００２１】
図１は、本発明の実施例１を示す最大電圧検出回路の構成図である。
この最大電圧検出回路は、例えば、液晶表示装置等において輝度やコントラストの自動調整のために、表示画素の駆動電圧の最大値を検出するもので、電気的特性が等しい複数のＮＭＯＳ１１，１２，…，１ｎを有している。そして、これらのＮＭＯＳ１１，１２，…，１ｎのゲートに、複数の表示画素に対する駆動電圧が入力電圧ＩＮ１，ＩＮ２，…，ＩＮｎとして、それぞれ与えられるようになっている。
【００２２】
ＮＭＯＳ１１〜１ｎのドレインは電源電位ＶＤＤに接続され、ソースはノードＮ１に共通接続されている。ノードＮ１は定電流回路２を介して接地電位ＧＮＤに接続されると共に、このノードＮ１に演算増幅器（ＯＰ）３の非反転入力端子が接続されている。
【００２３】
演算増幅器３の反転入力端子はノードＮ２に接続され、このノードＮ２にはＮＭＯＳ４のソースが接続されている。ＮＭＯＳ４のドレインは電源電位ＶＤＤに接続され、ゲートは出力電圧ＯＵＴが出力される演算増幅器３の出力端子に接続されている。更に、ノードＮ２と接地電位ＧＮＤの間には、ＮＭＯＳ４に一定電流を流すための定電流回路５が接続されている。
【００２４】
なお、ＮＭＯＳ１１〜１ｎ，４は、すべて同一の閾値電圧ＶＴとＶＧＳ（ゲート−ソース間電圧）−ＩＤ（ドレイン電流）特性を有するように形成され、定電流回路２，５に流れる一定電流も同一値となるように設定されている。
【００２５】
次に、図１の動作を説明する。
ここでは、入力電圧ＩＮ１〜ＩＮｎの中で、入力電圧ＩＮ１が一番高い電圧であるとする。
【００２６】
ＮＭＯＳ１１のソース電圧は、入力電圧ＩＮ１からこのＮＭＯＳ１１の閾値電圧ＶＴだけ低い電圧となり、その他の入力電圧ＩＮ２〜ＩＮｎとＮＭＯＳ１２〜１ｎのソース電圧との差は、閾値電圧ＶＴよりも小さくなる。これにより、ＮＭＯＳ１１がオン状態となり、ＮＭＯＳ１２〜１ｎはオフ状態となって、ノードＮ１の電位ＶＮ１は入力電圧ＩＮ１から閾値電圧ＶＴを差し引いた電位、即ち、ＶＮ１＝ＩＮ１−ＶＴとなる。
【００２７】
一方、演算増幅器３の出力電圧ＯＵＴはＮＭＯＳ４のゲートに与えられるので、ノードＮ２の電位ＶＮ２は、出力電圧ＯＵＴからＮＭＯＳ４の閾値電圧ＶＴを差し引いた電位、即ち、ＶＮ２＝ＯＵＴ−ＶＴとなる。
【００２８】
ノードＮ１，Ｎ２は、演算増幅器３の非反転入力端子と反転入力端子に接続されているので、この演算増幅器３の出力電圧ＯＵＴは、これらのノードＮ１，Ｎ２の電位ＶＮ１，ＶＮ２が等しくなるような電圧となる。即ち、演算増幅器３によって、次のような関係が成立するようにフィードバック動作が行われる。
ＩＮ１−ＶＴ＝ＯＵＴ−ＶＴ
【００２９】
従って、ＯＵＴ＝ＩＮ１、即ち、入力電圧ＩＮ１〜ＩＮｎの中で一番高い電圧ＩＮ１が出力電圧ＯＵＴとして出力される。
【００３０】
以上のように、この実施例１の最大電圧検出回路は、入力電圧ＩＮ１〜ＩＮｎをＮＭＯＳのゲートに印加するように構成しているので入力電流が流れず、入力源として出力インピーダンスの高い回路を接続しても高い精度で最大電圧を検出することができるという利点がある。
【００３１】
なお、上記実施例１では最大電圧検出回路を説明したが、ＮＭＯＳ１１〜１ｎ，４をＰＭＯＳに変更し、定電流回路２，５を電源電位ＶＤＤ側に配置すれば、最小電圧検出回路が得られる。
【実施例２】
【００３２】
図３は、本発明の実施例２を示す最大電圧検出回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３３】
この最大電圧検出回路は、それぞれ入力電圧ＩＮ１，ＩＮ２，…，ＩＮｎが与えられる複数の検出部１０１，１０２，…，１０ｎを有している。検出部１０１〜１０ｎは、完全に同一構成で、ＮＭＯＳ１１，１４とＰＭＯＳ１２，１３で構成されている。
【００３４】
検出部１０１の場合、入力電圧ＩＮ１がＮＭＯＳ１１のゲートに与えられ、このＮＭＯＳ１１のソースはノードＮ１に接続されている。ＮＭＯＳ１１のドレインは、ノードＮ３に接続され、このノードＮ３に、ＰＭＯＳ１２，１３のゲートとこのＰＭＯＳ１２のドレインに接続されている。これらのＰＭＯＳ１２，１３のソースは電源電位ＶＤＤに接続されている。このように、ＰＭＯＳ１２，１３はカレントミラー回路を構成するようになっている。また、ＰＭＯＳ１３のドレインはノードＮ４に接続され、このノードＮ４にＮＭＯＳ１４のドレインに接続されている。ＮＭＯＳ１４のソースはノードＮ２に接続され、ゲートには出力電圧ＯＵＴが与えられるようになっている。
【００３５】
入力電圧ＩＮ２〜ＩＮｎが与えられる検出部１０２〜１０ｎも同様で、これらの検出部１０２〜１０ｎのＮＭＯＳ１１，１４のソースがそれぞれノードＮ１，Ｎ２に共通接続され、ＮＭＯＳ１４のゲートには出力電圧ＯＵＴが与えられるようになっている。
【００３６】
更に、ノードＮ１，Ｎ２と接地電位ＧＮＤの間には、それぞれ定電流回路２，５が接続され、このノードＮ１，Ｎ２に、演算増幅器３の非反転入力端子と反転入力端子がそれぞれ接続されている。そして、演算増幅器３の出力端子から出力信号ＯＵＴが出力されるようになっている。なお、各検出部１０１〜１０ｎのＰＭＯＳ１２，１３、ＮＭＯＳ１１，１４のそれぞれのゲート長及びゲート幅のディメンジョンは等しく、かつ定電流回路２，５に流れる電流の大きさは同じ値となるように設定されている。
【００３７】
次に、図３の動作を説明する。
ここでは、入力電圧ＩＮ１〜ＩＮｎの中で、入力電圧ＩＮ１が一番高い電圧であるとする。
【００３８】
検出部１０１のＮＭＯＳ１１のソース電圧は、入力電圧ＩＮ１からこのＮＭＯＳ１１の閾値電圧ＶＴだけ低い電圧となり、その他の検出部１０２〜１０ｎのＮＭＯＳ１１のソース電圧と対応する入力電圧ＩＮ２〜ＩＮｎとの差は、閾値電圧ＶＴよりも小さくなる。これにより、検出部１０１のＮＭＯＳ１１がオン状態となり、その他の検出部１０２〜１０ｎのＮＭＯＳ１１はオフ状態となる。
【００３９】
ノードＮ１の電位ＶＮ１は、入力電圧ＩＮ１から閾値電圧ＶＴを差し引いた電位となるが、実際にはＮＭＯＳ１１のオン抵抗Ｒ１があるため、このＮＭＯＳ１１に流れる電流（即ち、定電流回路２の電流）をＩとすると、ＶＮ１＝ＩＮ１−ＶＴ−Ｒ１×Ｉとなる。
【００４０】
ＮＭＯＳ１１に直列に接続されたＰＭＯＳ１２にも、このＮＭＯＳ１１と同じ電流Ｉが流れ、更にこのＰＭＯＳ１２に対してカレントミラー回路を構成するＰＭＯＳ１３とＮＭＯＳ１４にも同じ電流Ｉが流れる。ＮＭＯＳ１４のゲートには、出力電圧ＯＵＴが与えられているので、ノードＮ２の電位ＶＮ２は、ＮＭＯＳ１４のオン抵抗をＲ４とすると、ＶＮ２＝ＯＵＴ−ＶＴ−Ｒ４×Ｉとなる。
【００４１】
ノードＮ１，Ｎ２は、演算増幅器３の非反転入力端子と反転入力端子に接続されているので、この演算増幅器３の出力電圧ＯＵＴは、これらのノードＮ１，Ｎ２の電位ＶＮ１，ＶＮ２が等しくなるような電圧となる。即ち、演算増幅器３によって、次のような関係が成立するようにフィードバック動作が行われる。
ＩＮ１−ＶＴ−Ｒ１×Ｉ＝ＯＵＴ−ＶＴ−Ｒ４×Ｉ
【００４２】
ＮＭＯＳ１１，１４は同一のディメンションに設定されているので、Ｒ１＝Ｒ４である。従って、上の式は、ＯＵＴ＝ＩＮ１となる。これにより、入力電圧ＩＮ１〜ＩＮｎの中で一番高い電圧ＩＮ１が出力電圧ＯＵＴとして出力される。
【００４３】
次に、入力電圧ＩＮ１〜ＩＮｎの中で、入力電圧ＩＮ１とＩＮ２がほぼ同じ電圧ＶＭＡＸで、他の入力電圧ＩＮ３〜ＩＮｎよりも高い電圧であるとする。
【００４４】
この場合、検出部１０１，１０２のＮＭＯＳ１１が同時にオン状態となり、これらの検出部１０１，１０２のＮＭＯＳ１１には、電流Ｉが２分されて流れる。従って、ノードＮ１の電位ＶＮ１は、ＶＮ１＝ＶＭＡＸ−ＶＴ−Ｒ１×Ｉ／２となる。
【００４５】
一方、検出部１０１，１０２のＮＭＯＳ１１に対してカレントミラー回路を構成するＰＭＯＳ１３とＮＭＯＳ１４にも、それぞれ２分された電流Ｉ／２が流れる。従って、ノードＮ２の電位ＶＮ２は、ＶＮ２＝ＶＭＡＸ−ＶＴ−Ｒ４×Ｉ／２となる。
【００４６】
ノードＮ１，Ｎ２は、演算増幅器３の非反転入力端子と反転入力端子に接続されているので、この演算増幅器３の出力電圧ＯＵＴは、これらのノードＮ１，Ｎ２の電位ＶＮ１，ＶＮ２が等しくなるような電圧となる。即ち、演算増幅器３によって、次のような関係が成立するようにフィードバック動作が行われる。
ＶＭＡＸ−ＶＴ−Ｒ１×Ｉ／２＝ＯＵＴ−ＶＴ−Ｒ４×Ｉ／２
【００４７】
前述のように、Ｒ１＝Ｒ４であるので、上の式は、ＯＵＴ＝ＶＭＡＸとなる。これにより、入力電圧ＩＮ１〜ＩＮｎの中で一番高い電圧ＶＭＡＸが複数存在していても、その電圧ＶＭＡＸが正しく出力電圧ＯＵＴとして出力される。
【００４８】
以上のように、この実施例２の最大電圧検出回路は、入力電圧ＩＮ１〜ＩＮｎをＮＭＯＳのゲートに印加するように構成しているので入力電流が流れず、実施例１と同様の利点がある。
【００４９】
更に、この実施例２の最大電圧検出回路は、入力電圧ＩＮ１〜ＩＮｎが与えられる検出部１０１〜１０ｎを、入力電圧によって導通状態が制御されるＮＭＯＳ１１と、カレントミラー回路によってこのＮＭＯＳ１１と同じ電流が流れるように構成されたＮＭＯＳ１４を有している。そして、これらのＮＭＯＳ１１のソースが接続されるノードＮ１の電位ＶＮ１と、ＮＭＯＳ１４のソースが接続されるノードＮ２の電位ＶＮ２が等しくなるようにフィードバック制御を行うようにしている。これにより、ほぼ同レベルの最大電圧が複数存在した時にでも、各検出部１０内のＮＭＯＳ１１，１４が同じ導通状態となるので、高い精度で最大電圧を検出することができるという利点がある。（実施例１の場合、ほぼ同レベルの最大電圧が複数存在すると、入力側のＮＭＯＳ１１〜１ｎに定電流Ｉが分流し、出力側のＮＭＯＳ４に流れる電流と一致しなくなる。このため、ＮＭＯＳ１，４のオン抵抗による電圧降下が異なって、正確な最大電圧が検出できなくなるおそれがある。）
【００５０】
なお、上記実施例２では最大電圧検出回路を説明したが、ＮＭＯＳとＰＭＯＳを入れ替え、電源電位ＶＤＤと接地電位ＧＮＤを逆に接続することにより、最小電圧検出回路が得られる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施例１を示す最大電圧検出回路の構成図である。
【図２】従来の最大値検出回路の構成図である。
【図３】本発明の実施例２を示す最大電圧検出回路の構成図である。
【符号の説明】
【００５２】
１，４，１１，１４    ＮＭＯＳ
２，５    停電流回路
３    演算増幅器
１０    検出部
１２，１３    ＰＭＯＳ
【図１】
2006345230.tif 000003
【図２】
2006345230.tif 000004
【図３】
2006345230.tif 000005