(57)【要約】【課題】  ダマシン構造のゲート電極を備えたＭＩＳ型ＦＥＴにおいて、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴの製造方法を提供する。【解決手段】  シリコン基板１の表面部にソース／ドレイン拡散層（１４，１５）を形成し、その表面にシリサイド層１７を形成する。そして、ゲート側壁（１２，１３）で区画されたゲート開口溝２０底部のシリコン基板１表面に、５５０℃以下の温度で界面層２１を形成し、ゲート開口溝２０内、界面層２１および層間絶縁膜１９を被覆するようにＨｉｇｈ−ｋ膜２２を堆積させ、酸化性雰囲気中５５０℃以下の温度での熱処理を施す。そして、全面を被覆する導電体膜２３およびメタル膜２４を形成した後、ＣＭＰ法により層間絶縁膜１９上の不要部分を研磨除去しダマシン構造のメタルゲート電極を備えたＭＩＳ型ＦＥＴを形成する。【選択図】  図４
2006080354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にソース／ドレイン領域を構成する不純物拡散層を形成する工程と、
前記不純物拡散層の所定領域に金属珪化物を形成する工程と、
前記半導体基板上に５５０℃以下の温度で絶縁膜を形成する工程と、
前記絶縁膜中に、前記不純物拡散層に対し自己整合的であって前記ソース／ドレイン領域間の半導体基板表面に達する溝を形成する工程と、
前記溝の底部の半導体基板表面に５５０℃以下の温度でシリコン酸化膜を主成分とする界面層を形成する工程と、
少なくとも前記界面層を被覆するように、二酸化シリコン膜より誘電率の高い高誘電率膜を形成する工程と、
前記高誘電率膜を、酸化性雰囲気中であって５５０℃以下の温度において熱処理する工程と、
前記高誘電率膜を被覆し前記溝内を充填する金属膜を形成する工程と、
前記溝外に形成されている前記高誘電率膜および前記金属膜を除去する工程と、
を有することを特徴とするＭＩＳ型ＦＥＴの製造方法。
【請求項２】
前記界面層の形成と、前記高誘電率膜の酸化性雰囲気中であって５５０℃以下の温度における熱処理とは、一つの工程で行うことを特徴とする請求項１にＭＩＳ型ＦＥＴの製造方法。
【請求項３】
半導体基板上にソース／ドレイン領域を構成する不純物拡散層を形成する工程と、
前記不純物拡散層の所定領域に金属珪化物を形成する工程と、
前記半導体基板上に５５０℃以下の温度で絶縁膜を形成する工程と、
前記絶縁膜中に、前記不純物拡散層に対し自己整合的であって前記ソース／ドレイン領域間の半導体基板表面に達する溝を形成する工程と、
前記溝の底部の半導体基板が露出した表面に５５０℃以下の温度で二酸化シリコン膜あるいはシリコン酸窒化膜を形成する工程と、
前記二酸化シリコン膜あるいはシリコン酸窒化膜を被覆し前記溝内を充填する金属膜を形成する工程と、
前記溝外に形成されている前記金属膜を除去する工程と、
を有することを特徴とするＭＩＳ型ＦＥＴの製造方法。
【請求項４】
前記金属珪化物はＮｉＳｉであることを特徴とする請求項１，２又は３に記載のＭＩＳ型ＦＥＴの製造方法。
【請求項５】
前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｌａ２Ｏ３、Ｙ２Ｏ３から成る群より選択された少なくとも一種の高誘電率膜材料で成ることを特徴とする請求項１〜４のいずれか一項に記載のＭＩＳ型ＦＥＴの製造方法。
【請求項６】
前記溝の底部の半導体基板表面に、５５０℃以下の温度で、シリコン酸化膜を主成分とする界面層、二酸化シリコン膜あるいはシリコン酸窒化膜を形成する工程は、酸素プラズマ、酸素ラジカルまたはＯ３を用いたものであることを特徴とする請求項１〜５のいずれか一項に記載のＭＩＳ型ＦＥＴの製造方法。
【請求項７】
前記高誘電率膜を酸化性雰囲気中であって５５０℃以下の温度において熱処理する工程は、酸素プラズマ、酸素ラジカルまたはＯ３を用いたものであることを特徴とする請求項１〜６のいずれか一項に記載のＭＩＳ型ＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型ＦＥＴの製造方法に関するもので、詳しくは、ソース／ドレイン拡散層表面に形成したシリサイド層およびダマシン構造のゲート電極を有する絶縁ゲート電界効果トランジスタ（ＭＩＳ型ＦＥＴ）の製造方法に関する。
【背景技術】
【０００２】
ダマシン（Damascene）ゲート法は、ソース／ドレイン拡散層の活性化を行った後に、ゲート絶縁膜およびゲート電極の形成を行うため、メタルとゲート絶縁膜の反応を抑制することができ、メタルゲート電極を有するＭＩＳ型ＦＥＴを製造するのに適した方法として知られている。
【０００３】
その一方で、近年トランジスタの電流駆動能力を向上させるために、ソース／ドレイン拡散層表面に自己整合的（セルフアライン）にシリサイド層を形成する技術（SALICIDE技術）が必須とされている。ここで、ソース／ドレイン拡散層がスケーリング則に伴い浅くなるのに対応して、シリサイド材料はチタンダイシリサイド（ＴｉＳｉ２）からコバルトダイシリサイド（ＣｏＳｉ２）やニッケルモノシリサイド（ＮｉＳｉ）など、耐熱性が低い金属珪化物の材料に移行しつつある。その場合、上記ダマシンゲート法は、ソース／ドレイン拡散層を形成後にゲート絶縁膜を形成するという工程順序により、シリサイド層の耐熱温度以下でゲート絶縁膜の形成を行うことが必要になる。
【０００４】
このダマシンゲート法で形成するダマシン構造のゲート電極を備えた従来のＭＩＳ型ＦＥＴについて図９，１０を参照して説明する（例えば、非特許文献１参照）。ここで、図９，１０は、ＭＩＳ型ＦＥＴのソース・ドレイ拡散層の表面にＣｏＳｉ２でシリサイド層を形成した後に、ＭＩＳ型ＦＥＴのゲート絶縁膜およびゲート電極を層間絶縁膜の溝部に埋め込んで形成するＭＩＳ型ＦＥＴの製造工程順の断面図である。
【０００５】
図９（ａ）に示すように、ＭＩＳ型ＦＥＴの活性領域を区画するために、シリコン基板１０１の表面部にトレンチ分離（ＳＴＩ；Shallow  Trench  Isolation）による素子分離領域１０２を形成する。そして、ＭＩＳ型ＦＥＴの活性領域の所定領域に、ダミーのゲート酸化膜１０３、ダミーのゲート電極１０４および保護絶縁層１０５をパターニングして形成し、その側壁部にゲート側壁１０６を設ける。ここで、ダミーのゲート酸化膜１０３、ダミーのゲート電極１０４および保護絶縁層１０５は、それぞれシリコン酸化膜、シリコン膜、シリコン窒化膜で構成される。
【０００６】
そして、エクステンション層を有するソース／ドレイン拡散層１０７を形成し、上記ソース／ドレイン拡散層１０７の表面部にいわゆるサリサイド法を用いてコバルトダイシリサイド（ＣｏＳｉ２）から成るシリサイド層１０８を形成する。ここで、上記シリサイド層１０８の耐熱性を高めるために、ＩＴＳ（Implant  Through  Silicide）法を適用しコバルトモノシリサイド（ＣｏＳｉ）を形成した後にこのＣｏＳｉとシリコン基板（Ｓｉ）界面領域に窒素イオンを導入し、その後の熱処理でＣｏＳｉ２を形成する手法を採る。このようにして、シリサイド層１０８とソース／ドレイン拡散層１０７界面領域に窒素原子を導入することで、シリサイド層１０８のその後の高温の熱処理による凝集等を起り難くさせる。
【０００７】
次に、図９（ｂ）に示すように、ライナーシリコン窒化膜１０９とシリコン酸化膜から成る層間絶縁膜１１０を公知の化学気相成長（ＣＶＤ）法で成膜し、図９（ｃ）に示すようにライナーシリコン窒化膜１０９を研磨ストッパーとした化学機械研磨（ＣＭＰ）法で上記層間絶縁膜上部を研削し平坦化する。このようにした後に、ダミーのゲート電極１０４上部のライナーシリコン窒化膜１０９、保護絶縁層１０５、上記ダミーのゲート電極１０４およびダミーのゲート酸化膜１０３をウェットエッチングで除去し、図９（ｄ）に示すようにシリコン基板１０１表面を露出させてゲート開口溝１１１を形成する。
【０００８】
次に、図１０（ａ）に示すように、ゲート開口溝１１１底部のシリコン基板１０１表面に膜厚が１ｎｍ〜２ｎｍのＳｉＯ２膜１１２を８５０℃程度の急速熱酸化（ＲＴＯ）により形成する。そして、ＣＶＤ法により、上記ＳｉＯ２膜１１２表面、ゲート開口溝１１１内壁および層間絶縁膜１１０表面を被覆するＴｉＮ膜１１３を堆積させる。
【０００９】
そして、図１０（ｂ）に示すように、上記ＴｉＮ膜１１３を低温で熱酸化しＨｉｇｈ−ｋ膜であるＴｉＯ２膜１１４に変換させる。ここで、ＴｉＯ２膜１１４の膜厚は１ｎｍ〜２ｎｍである。
【００１０】
次に、図１０（ｃ）に示すように、ＣＶＤ法によりＴｉＮ膜１１５およびＷ膜１１６をＴｉＯ２膜１１４上に積層して堆積させ、ＣＭＰによる研削により層間絶縁膜１１０上のＴｉＯ２膜１１４等の不要部分を除去して、図１０（ｄ）に示すようなダマシン構造のゲート電極を有し、そのソース／ドレイン拡散層１０７表面にシリサイド層１０８を備えたＭＩＳ型ＦＥＴをシリコン基板１０１上に形成する。ここで、層間絶縁膜１１０の開口溝１１１内に設けた上記ＴｉＯ２膜で成る高誘電体膜１１７とＳｉＯ２膜１１２とでゲート絶縁膜１１８が形成され、ＴｉＮ膜１１５で成る導電体膜１１９とＷ膜で成るメタル電極とでゲート電極が形成される。
【非特許文献１】2002 Symposium on VLSI Technology Digest of Technical Papers,p.70,2002
【発明の開示】
【発明が解決しようとする課題】
【００１１】
半導体装置を構成する半導体素子の微細化は、半導体装置の高密度化および高速化にとり最も有効な技術事項であり、現在その寸法基準が６５ｎｍから４５ｎｍへと精力的に進められている。このような中で、上記素子の設計基準が６５ｎｍになる微細なＭＩＳＦＥＴにおいては、上述したようにソース／ドレイン拡散層の浅接合化が更に進むために、ソース／ドレイン拡散層表面あるいはゲート電極表面のＮｉＳｉ層による低抵抗化が必須になる。これは、これまで多用されてきたチタンシリサイドあるいはコバルトシリサイドに較べて、ニッケルシリサイドでは、細線抵抗の上昇も少なく、シリサイド化反応におけるＳｉの消費量が少ないという大きな利点を有しているからである。しかし、このニッケルシリサイドには、準安定相である上記低抵抗のＮｉＳｉ相と安定相であるＮｉＳｉ２相があり、７００°Ｃ程度を超える熱処理温度では、上記ＮｉＳｉ層はこの安定相である高抵抗のＮｉＳｉ２相に相転移してしまう。あるいは、上記ＮｉＳｉ層は、それよりもさらに低温の熱処理により凝集現象を引き起こす。このために、半導体装置の製造工程において、ソース／ドレイン拡散層表面に上記ＮｉＳｉ層を形成した後の熱プロセスの低温化が必須になっている。
【００１２】
また、スケーリング則の要請から、ＭＩＳＦＥＴのゲート絶縁膜として広く用いられてきた二酸化シリコン（ＳｉＯ２）膜は、その膜厚を１．５ｎｍ以下にすることが必要となっている。しかし、このような極薄のＳｉＯ２膜をゲート絶縁膜として用いた場合、トンネル電流によるゲート漏れ電流が、ソース／ドレイン電流に対して無視できない値となり、ＭＩＳＦＥＴの駆動能力向上と低消費電力化の両立を達成する上では大きな問題となってくる。そこで、実効的なゲート絶縁膜の膜厚（ＳｉＯ２膜への電気的換算膜厚：ＥＯＴ（Equivalent  Oxide  Thickness））を小さい値に保ちつつ物理的膜厚を大きくできる高誘電率（Ｈｉｇｈ−ｋ膜）を含む高品質の高誘電体ゲート絶縁膜の形成が必須になっている。
【００１３】
上述した従来の技術におけるＭＩＳ型ＦＥＴでは、Ｈｉｇｈ−ｋ膜を一部に含むゲート絶縁膜１１８を構成しているＳｉＯ２膜１１２は高温（８５０℃程度以上）で形成される。ここで、ＣｏＳｉ２から成るシリサイド層１０８は、８００℃程度の熱処理によりＣｏＳｉからの相転移で形成されるものであり８００℃の耐熱性は充分に有する。また、上記ＩＴＳ法の適用により耐熱性をさらに高めているために、８５０℃程度の熱プロセスにおいて問題は生じてこない。
【００１４】
しかし、上記従来の技術は、半導体素子の寸法基準が６５ｎｍより微細になり、上述したようにシリサイド層の形成後は上記低温プロセスが必須となるＮｉＳｉのような金属珪化物を、ソース／ドレイン拡散層表面のシリサイド層に使用するＭＩＳ型ＦＥＴには全く適用できなくなるという問題があった。
【００１５】
また、上記従来の技術のＩＴＳ法は、シリコン基板内に窒素を含有させるために、ソース／ドレイン拡散層の接合リーク増加は避けられず、半導体装置の低消費電力化が難しくなるという問題もあった。
【００１６】
本発明は、上述の事情に鑑みてなされたもので、ソース／ドレイン拡散層表面のＮｉＳｉ等から成る低抵抗のシリサイド層とダマシン構造のゲート電極を有するＭＩＳ型ＦＥＴの形成、および、そのゲート絶縁膜にＨｉｇｈ−ｋ膜を含む高品質の高誘電体ゲート絶縁膜の適用ができるようにし、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴの製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、ＭＩＳ型ＦＥＴの製造方法にかかる第１の発明は、半導体基板上にソース／ドレイン領域を構成する不純物拡散層を形成する工程と、前記不純物拡散層の所定領域に金属珪化物を形成する工程と、前記半導体基板上に５５０℃以下の温度で絶縁膜を形成する工程と、前記絶縁膜中に、前記不純物拡散層に対し自己整合的であって前記ソース／ドレイン領域間の半導体基板表面に達する溝を形成する工程と、前記溝の底部の半導体基板表面に５５０℃以下の温度でシリコン酸化膜を主成分とする界面層を形成する工程と、少なくとも前記界面層を被覆するように、二酸化シリコン膜より誘電率の高い高誘電率膜を形成する工程と、前記高誘電率膜を酸化性雰囲気中であって５５０℃以下の温度において熱処理する工程と、前記高誘電率膜を被覆し前記溝内を充填する金属膜を形成する工程と、前記溝外に形成されている前記高誘電率膜および前記金属膜を除去する工程と、を有する構成になっている。
【００１８】
上記第１の発明において、前記界面層の形成と、前記高誘電率膜の酸化性雰囲気中であって５５０℃以下の温度における熱処理とは、一つの工程で行うことができる。
【００１９】
そして、ＭＩＳ型ＦＥＴの製造方法にかかる第２の発明は、半導体基板上にソース／ドレイン領域を構成する不純物拡散層を形成する工程と、前記不純物拡散層の所定領域に金属珪化物を形成する工程と、前記半導体基板上に５５０℃以下の温度で絶縁膜を形成する工程と、前記絶縁膜中に、前記不純物拡散層に対し自己整合的であって前記ソース／ドレイン領域間の半導体基板表面に達する溝を形成する工程と、前記溝の底部の半導体基板が露出した表面に５５０℃以下の温度で二酸化シリコン膜あるいはシリコン酸窒化膜を形成する工程と、前記二酸化シリコン膜あるいはシリコン酸窒化膜を被覆し前記溝内を充填する金属膜を形成する工程と、前記溝外に形成されている前記金属膜を除去する工程と、を有する構成になっている。
【００２０】
上記第１あるいは第２の発明において、前記金属珪化物はＮｉＳｉである。そして、前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｌａ２Ｏ３、Ｙ２Ｏ３から成る群より選択された少なくとも一種の高誘電率膜材料で成ることが好ましい。
【００２１】
また、上記第１あるいは第２の発明において、前記溝の底部の半導体基板表面、５５０℃以下の温度で、シリコン酸化膜を主成分とする界面層、二酸化シリコン膜あるいはシリコン酸窒化膜を形成する工程は、酸素プラズマ、酸素ラジカルまたはＯ３を用いたものであることが好ましい。
【００２２】
また、上記第１の発明において、前記高誘電率膜を酸化性雰囲気中であって５５０℃以下の温度おいて熱処理する工程は、酸素プラズマ、酸素ラジカルまたはＯ３を用いたものであることが好ましい。
【発明の効果】
【００２３】
本発明によれば、ソース／ドレイン拡散層に低抵抗のシリサイド層を備え、ダマシン構造のゲート電極を有するＭＩＳ型ＦＥＴのゲート絶縁膜にＨｉｇｈ−ｋ膜が適用でき、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴが実現される。そして、このＭＩＳ型ＦＥＴで構成される半導体装置の高速化および低消費電力化が容易に達成できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明にかかるＭＩＳ型ＦＥＴの製造方法の好適な一実施形態について図１〜図４を参照して説明する。図１〜図４は、Ｈｉｇｈ−ｋ膜を含む高誘電体ゲート絶縁膜、ダマシン構造のゲート電極およびシリサイド層を有するＭＩＳ型ＦＥＴの製造方法を示す工程別素子断面図である。ここで、ＭＩＳ型ＦＥＴとして、ｎチャネルＭＩＳ型ＦＥＴとｐチャネルＭＩＳ型ＦＥＴとを示している。
【００２５】
シリコン基板１の表面部にＳＴＩの素子分離領域２を設け、シリコン基板の上部にｐウェル層３およびｎウェル層４をそれぞれイオン注入と熱処理により形成する。そして、熱酸化により両ウェル表面に５ｎｍ程度のシリコン酸化膜で成るダミーのシリコン酸化膜５を形成し、その上に膜厚が１００ｎｍ程度の多結晶シリコンあるいは無定形シリコンから成るダミーのゲート電極４１およびシリコン窒化膜で成る保護絶縁層７を、公知のリソグラフィ技術とドライエッチング技術とを用いてパターニングして形成する。ここで、ダミーのゲート電極６の膜厚は、後に形成するダマシン構造のゲート電極の高さを勘案して決められる。更に、このダミーのゲート電極６に対してセルフアラインにそれぞれのイオン注入を行い、さらに熱処理を施して、ｐウェル層３表面のｎ型エクステンション層８とｐ型ハロー層９およびｎウェル層４表面のｐ型エクステンション層１０とｎ型ハロー層１１をそれぞれに形成する（図１（ａ））。
【００２６】
次に、ＣＶＤ法により全面に膜厚が８０ｎｍ程度のシリコン窒化膜を堆積させた後に、反応性イオンエッチング（ＲＩＥ）による公知のエッチバックを施し、上記ダミーのゲート電極６および保護絶縁層７の側壁部にｎチャネルゲート側壁１２およびｐチャネルゲート側壁１３を形成する（図１（ｂ））。そして、上記ダミーのゲート電極６および両ゲート側壁１２，１３に対してセルフアラインにそれぞれのイオン注入を行い、そして不純物活性化のための熱処理をたとえば１０００℃の高速熱処理（ＲＴＡ）により施して、ｐウェル層３表面のｎ型ソース／ドレイン拡散層１４およびｎウェル層４表面のｐ型ソース／ドレイン拡散層１５をそれぞれに形成する（図１（ｃ））。そして、ｎ型ソース／ドレイン拡散層１４表面およびｐ型ソース／ドレイン拡散層１５表面の表面保護膜５はウェットエッチングにより除去する。
【００２７】
次に、ｎ型ソース／ドレイン拡散層１４表面およびｐ型ソース／ドレイン拡散層１５表面の自然酸化膜を希弗酸によるウェットエッチングで除去した後に、ｎ型ソース／ドレイン拡散層１４表面およびｐ型ソース／ドレイン拡散層１５表面を含むシリコン基板１上の全表面を被覆するように、Ｎｉから成るシリサイド用金属膜１６をスパッタ（ＰＶＤ）法で堆積させる（図１（ｄ））。ここで、シリサイド用金属膜１６の膜厚は、浅接合のｎ型ソース／ドレイン拡散層１４あるいはｐ型ソース／ドレイン拡散層１５の接合深さを考慮して決めるが、１５ｎｍ以下にすると好適である。なお、Ｎｉの替わりにＣｏで成るシリサイド用金属膜１６を形成してもよい。
【００２８】
次に、Ｎｉで成るシリサイド用金属膜１６を堆積した場合においては、非酸化性雰囲気中４５０℃３０秒程度のＲＴＡを施し、ｎ型ソース／ドレイン拡散層１４表面およびｐ型ソース／ドレイン拡散層１５表面をＮｉと反応させ、未反応のＮｉ膜を化学薬液で除去するいわゆるサリサイド法により、ｎ型ソース／ドレイン拡散層１４表面およびｐ型ソース／ドレイン拡散層１５表面に対して選択的にニッケルモノシリサイドから成る膜厚が３０ｎｍ以下のシリサイド層１７を形成する。ここで、Ｃｏで成るシリサイド用金属膜１６を形成する場合には、はじめに、たとえば窒素雰囲気中５００℃３０秒程度のＲＴＡを施し、Ｃｏ２Ｓｉ膜が相転移したＣｏＳｉ膜を、ｎ型ソース／ドレイン拡散層１４表面およびｐ型ソース／ドレイン拡散層１５表面との熱反応で形成してから、たとえば硫酸水と過酸化水素水の混合液の化学薬液により、絶縁膜上の未反応のＣｏ膜のみを選択的にウェットエッチングで除去する。次いで、同じく窒素雰囲気中で、８００℃１０秒のＲＴＡを行い、ＣｏＳｉ膜を低抵抗のＣｏＳｉ２膜に相転移させてシリサイド層１７にする（図２（ａ））。
【００２９】
次に、ＣＶＤ法により、シリコン窒化膜から成るコンタクトエッチストッパー層１８およびシリコン酸化膜から成る層間絶縁膜１９を積層して堆積させる（図２（ｂ））。ここで、上記コンタクトエッチストッパー層１８および層間絶縁膜１９の成膜温度は５５０℃以下にするのが好適である。これは、ニッケルシリサイドでシリサイド層１７を形成するとき、上記成膜温度が５５０℃を超えてくると、後述するようにシリサイド層１７の凝集が生じｎ型ソース／ドレイン拡散層１４およびｐ型ソース／ドレイン拡散層１５の低抵抗化が阻害されるようになるからである。そこで、コンタクトエッチストッパー層１８の減圧ＣＶＤ成膜では、成膜の原料ガスとしてＳｉ2Ｃｌ6（ＨＣＤ；Hexa−Chloro−Disilane）あるいはＣ８Ｈ２２Ｎ２Ｓｉ（ＢＴＢＡＳ；Bias−Tertiary−Butyl−Amino−Silane）とＮＨ３ガスとを用いる。または、ＳｉＨ４ガスとＮＨ３ガスとを原料ガスとした触媒ＣＶＤ（Cat−ＣＶＤ）成膜を用いると好適である。上記の成膜では、その成膜温度を３００程度にすることができる。そして、層間絶縁膜１９の成膜では、いわゆる高密度プラズマ（ＨＤＰ）ＣＶＤあるいは準常圧ＣＶＤ（SA−ＣＶＤ）成膜方法を用いると好適である。ここでの成膜温度は４００℃以下にできる。
【００３０】
そして、ＣＭＰ法により、ダミーのゲート電極６上部に存在するコンタクトエッチストッパー層１８を研磨ストッパーとして用いて上記層間絶縁膜１９表面を研削し、ダミーのゲート電極６上部に存在するコンタクトエッチストッパー層１８を露出させると共に、上記層間絶縁膜１９表面を平坦化させる（図２（ｃ））。
【００３１】
次に、上記露出したコンタクトエッチストッパー層１８、保護絶縁層７およびダミーのゲート電極６をウェットエッチング、ＲＩＥ等で除去し、ゲート開口溝２０を形成する。ここで、ゲート開口溝２０の底部のダミーのゲート酸化膜５はウェットエッチングにより除去し、ｐウェル層３表面およびｎウェル層４表面を露出させる（図３（ａ））。
【００３２】
次に、１ｎｍ以下の膜厚の界面層２１をＳｉＯ２膜あるいはＳｉＯＮ膜で形成する（図３（ｂ））。ここで、界面層２１をＳｉＯ２膜で形成する場合には、上記シリコン基板１をＯ３ガス、酸素プラズマあるいは酸素ラジカルの酸素活性種の酸化性雰囲気の処理室に入れ、基板温度を５５０℃以下にして露出したシリコン基板１表面に高品質のシリコン酸化膜を形成する。また、ＳｉＯＮ膜を形成する場合には、上記酸素活性種を用いた酸化と窒素プラズマあるいは窒素ラジカル等の窒素活性種による窒化とを併用し、基板温度を５５０℃以下にして高品質のＳｉＯＮ膜を形成する。上記酸素プラズマおよび窒素プラズマは、それぞれ酸素ガスおよび窒素ガスのプラズマ励起により生成する。また、酸素ラジカルおよび窒素ラジカルは、酸素ガスおよび窒素ガスのいわゆるリモートプラズマにより生成すると好適である。なお、Ｏ３ガスを用いた酸化は酸素ラジカルによる酸化になる。このようなラジカルは光励起によっても生成できる。
【００３３】
次に、界面層２１表面を含む全面を被覆するように、膜厚が２〜３ｎｍ程度のＨｉｇｈ−ｋ膜２２を原子気相成長（ＡＬＤ；Atomic  Layer  Deposition）法等で成膜する（図３（ｃ））。ここで、Ｈｉｇｈ−ｋ膜２２は、ＨｆＯ２の金属酸化物、ＨｆＳｉＯｘの金属シリケート、ＨｆＡｌＯｘの金属アルミネート等の高誘電率膜材料から成る高誘電率膜が好適であるが、必要に応じてＺｒＯ２、ＺｒＳｉＯｘ、ＺｒＡｌＯｘ等の高誘電率膜材料から成る高誘電率膜あるいはＹ２Ｏ３、Ｌａ２Ｏ３などのIIIａ族の酸化物から成る高誘電率膜であってもよい。また、上記高誘電率膜のうち２種類以上の絶縁膜を選択し積層した積層構造の絶縁膜で構成してもよい。
【００３４】
そして、上記Ｈｉｇｈ−ｋ膜２２の成膜後処理として、酸化性雰囲気中での熱処理を施す。ここで、上記成膜後処理は、酸素プラズマあるいは酸素ラジカルの酸化性雰囲気で５５０℃以下の温度で行うと好適である。この成膜後処理により、上記Ｈｉｇｈ−ｋ膜２２中の炭素（Ｃ）、水素（Ｈ）等の不純物が除去されＨｉｇｈ−ｋ膜２２の絶縁性が向上するようになる。また、この成膜後処理によりＨｉｇｈ−ｋ膜２２とｐウェル層３表面およびｎウェル層４表面との界面層２１の電気的な安定化が図れる（図３（ｄ））。そして、界面層２１とｐウェル層３およびｎウェル層４との界面準位密度が低減するようになる。
【００３５】
上記Ｈｉｇｈ−ｋ膜２２の成膜後処理の工程で、図３（ｂ）で説明した界面層２１を形成することもできる。この場合には、図３（ｂ）の工程では界面層２１を形成させないで、Ｈｉｇｈ−ｋ膜２２が直接にｐ型ウェル層３およびｐ型ウェル層４表面に接するように堆積させた後、Ｏ３ガス、酸素プラズマあるいは酸素ラジカルの酸素活性種の酸化性雰囲気の処理室に入れ、基板温度を５５０℃以下にして露出したシリコン基板１表面に高品質のシリコン酸化膜を形成する。このとき、基板温度を５５０℃以下にして窒素プラズマあるいは窒素ラジカル等の窒素活性種による窒化を追加することで高品質のＳｉＯＮ膜を形成する。この場合、Ｈｉｇｈ−ｋ膜２２中の上記Ｃ、Ｈ不純物を同時に除去するために、上述したのと全く同様の効果が生じる。
【００３６】
次に、膜厚が５ｎｍ〜１０ｎｍの金属膜である導電体膜２３を、たとえば成膜温度が３００℃程度のＡＬＤ法により上記Ｈｉｇｈ−ｋ膜２２を被覆するように成膜する（図４（ａ））。
【００３７】
続いて、ゲート開口溝２０を埋め込むようにして、たとえばＷ、ＡｌやＡｌ合金、ＣｕやＣｕ合金等のメタル膜２４をＣＶＤ法、ＡＬＤ法、ＰＶＤ法あるいはメッキ法等を用い上記導電体膜２３上に成膜する（図４（ｂ））。そして、１５０℃〜３００℃の温度で熱処理を施す。その後、ＣＭＰにより、層間絶縁膜１９を研磨ストッパーにしてメタル膜２４、導電体膜２３、およびＨｉｇｈ−ｋ膜２２を順次に研削し、ゲート開口溝２０外の上記層間絶縁膜１９表面上の不要な部分を研磨除去する。このようにして、ｎチャネルゲート側壁１２あるいはｐチャネルゲート側壁１３で画定されたゲート開口溝２０内に、上記界面層２１およびＨｉｇｈ−ｋ膜２２から成るゲート絶縁膜２５、導電体膜２３およびメタル電極２６から成るゲート電極２７が形成される（図４（ｃ））。その後の工程では、図示しないが、たとえば、層間絶縁膜１９にソース／ドレイン拡散層に達するコンタクト孔が形成され、コンタクト孔を通してソース／ドレイン拡散層に電気接続する配線層が形成される。このようにしてｎチャンネルＭＩＳ型ＦＥＴおよびｐチャネルＭＩＳ型ＦＥＴが形成される。
【００３８】
上記導電体膜２３はゲート電極２７の仕事関数を決定する材料であり、ＭＩＳ型ＦＥＴの閾値に影響を与える。ここで、ｎチャネルＭＩＳ型ＦＥＴのゲート電極２７の導電体膜２３には、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗなどの金属、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの金属珪化物、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘなどの金属炭化物から成る導電体膜材料から成る導電体膜が好適である。また、上記金属、金属珪化物、金属炭化物の単層構造のものでもよいしそれらの積層構造でもよい。そして、ｐチャネルＭＩＳ型ＦＥＴのゲート電極２７の導電体膜２３としては、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、あるいはＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙ等の導電体膜材料から成る窒素含有の導電体膜が好適である。また、上記窒素含有の導電体膜の単層構造でもよいしそれらの積層構造でもよい。
【００３９】
次に、上記実施の形態で説明した製造方法により作製したｎチャネルＭＩＳ型ＦＥＴおよびｐチャネルＭＩＳ型ＦＥＴの電気特性の一例について図５と図６を参照して説明する。図５，６はそれぞれｎチャネルＭＩＳ型ＦＥＴおよびｐチャネルＭＩＳ型ＦＥＴの電流駆動能力を示している。これらの図において、横軸にソース／ドレイン間のＩｏｎ電流を採り縦軸にＩｏｆｆ電流をとっている。ここで、Ｉｏｎ電流は、ソース／ドレイン間の電圧すなわちドレイン電圧Ｖｄ＝＋／−１．３ｖに固定しゲート電圧を増加させたときにドレイン電流の増加が飽和してくるときのドレイン電流値であり、Ｉｏｆｆ電流は、ドレイン電圧を上記電圧値に固定しゲート電圧を０ｖにしたときのドレイン電流の最小値である。
【００４０】
図５，６から判るように、Ｉｏｎ電流が４００μＡ／μｍ程度以下の領域において、Ｉｏｎ／Ｉｏｆｆ比は１０６〜１０７程度になり、ｎチャネルＭＩＳ型ＦＥＴおよびｐチャネルＭＩＳ型ＦＥＴは共に非常に高い電流駆動能力を示している。そして、白印で示すようにソース／ドレイン拡散層表面をＮｉＳｉのシリサイド層にすることにより、図中の黒印で示すソース／ドレイン拡散層表面のシリサイド層がない場合に比べて、ＭＩＳ型ＦＥＴのＩｏｎ電流が増加してくることが判る。このシリサイド化の効果は、図６からも明らかなように特にｐチャネルＭＩＳ型ＦＥＴの場合に顕著である。
【００４１】
このように、上記実施の形態で作製したところの、Ｈｉｇｈ−ｋ膜および界面層で構成されるゲート絶縁膜、ダマシン構造のゲート電極そしてシリサイド層の形成されたソース／ドレイン拡散層を有するＭＩＳ型ＦＥＴでは、その駆動能力が従来のＭＩＳＦＥＴの場合よりも高くなり、ＮｉＳｉのシリサイド層の凝集等の問題も生じず又そのゲート絶縁膜のリーク電流も小さくなり、その高速化および低消費電力化等の高性能化が実現している。
【００４２】
上記効果は、シリサイド層を形成した後、上述した界面層２１の形成を５５０℃以下の温度で形成したことに拠り生じている。あるいは、Ｈｉｇｈ−ｋ膜２２を形成した後、酸化性雰囲気中で５５０℃以下の温度において熱処理を施すことにより生じている。上述したような界面層２１の形成は、ゲート絶縁膜２５のシリコン基板表面における界面準位密度を大幅に低減させ、酸化性雰囲気中の５５０℃以下の熱処理は、Ｈｉｇｈ−ｋ膜２２中の不純物である炭素あるいは水素の量を大幅に低減させる。これらのために、ＭＩＳ型ＦＥＴのキャリア電荷である電子あるいは正孔の移動度が従来の場合よりも増大する。そして、ＥＯＴが小さく絶縁性の高いゲート絶縁膜が形成されるために、上記高性能なＭＩＳ型ＦＥＴが実現できたものと思われる。また、上記処理温度は５５０℃以下であるために、ＮｉＳｉから成るシリサイド層１７の熱による凝集等の損傷は生じることはなく、ソース／ドレイン拡散層の低抵抗化によるＭＩＳ型ＦＥＴの高性能化が確保できる。
【００４３】
一方で、ＮｉＳｉから成るシリサイド層を形成した後、上述した界面層２１の形成を５５０℃を越える温度で形成した場合、あるいは、Ｈｉｇｈ−ｋ膜２２を形成した後、酸化性雰囲気中で５５０℃を越える温度において熱処理を施した場合、さらには、シリサイド層形成後のコンタクトエッチストッパー層１８あるいは層間絶縁膜１９等の絶縁膜の成膜温度が５５０℃を超えるようになると、製造後の上記ＭＩＳ型ＦＥＴの電流駆動能力の低下することが確認された。これは、主にＮｉＳｉから成るシリサイド層の凝集が生じてくるためである。
【００４４】
図７に、上記ＭＩＳ型ＦＥＴと同一工程で作製したＮｉＳｉで成るシリサイド層を有する多数の拡散層のシート抵抗のバラツキについて示す。図７において、横軸にシート抵抗の値を採り縦軸にそのシート抵抗値の現れる累積頻度をとっている。ここで、黒印がｎチャネルＭＩＳ型ＦＥＴのソース／ドレイン拡散層であるｎ＋拡散層上のシリサイド層の場合について示し、白印がｐチャネルＭＩＳ型ＦＥＴのソース／ドレイン拡散層であるｐ＋拡散層上のシリサイド層の場合について示している。図７より、両方の場合共に、シート抵抗のバラツキは極めて小さく、上記実施の形態による製造方法であれば、低抵抗のシリサイド層が、その凝集の生じることも全く無く、非常に高い安定性の下に形成できることが判る。
【００４５】
また、上記実施の形態では、図８に示すように、上記シリサイド層を有する拡散層の接合リークも安定的に小さくなる。図８において、横軸に拡散層の接合リーク電流の値を採り縦軸にそのリーク電流値の現れる累積頻度をとっている。ここで、黒印がｎチャネルＭＩＳ型ＦＥＴのソース／ドレイン拡散層であるｎ＋拡散層上のシリサイド層の場合について示し、白印がｐチャネルＭＩＳ型ＦＥＴのソース／ドレイン拡散層であるｐ＋拡散層上のシリサイド層の場合について示している。図８より、全体的にｐ＋拡散層上のシリサイド層の場合がｎ＋拡散層上のシリサイド層の場合よりも接合リーク電流は少し増大するが、両方の場合共に、上記ＭＩＳ型ＦＥＴの動作においては全く問題にならない範囲内にある。
【００４６】
上述実施の形態では、本発明の実施の形態で製造した、Ｈｉｇｈ−ｋ膜および界面層で構成されるゲート絶縁膜、ダマシン構造のゲート電極そしてシリサイド層の形成されたソース／ドレイン拡散層を有するＭＩＳ型ＦＥＴでは、上述したように高品質で低抵抗のシリサイド層がソース／ドレイン拡散層上に安定して形成できる。更に、上述したように上記ＭＩＳ型ＦＥＴは、低消費電力および高速動作等極めて高性能なものになる。これらのために、上記ＭＩＳ型ＦＥＴの製造方法により製造したｎチャネルＭＩＳ型ＦＥＴあるいはｐチャネルＭＩＳ型ＦＥＴで構成される半導体装置の高速化および低消費電力化が容易になり、非常に高性能な半導体装置が実用化できる。
【００４７】
以上、この発明の実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
【００４８】
たとえば、ゲート絶縁膜のＥＯＴが１．５ｎｍ以上になる場合に、ＭＩＳ型ＦＥＴのソース／ドレイン拡散層上のシリサイド層を形成した後の工程において、ゲート絶縁膜は５５０℃温度以下の上述したプラズマ酸化あるいは酸素ラジカルを用いた酸化等で形成し、必要に応じてプラズマ窒化等の処理を施し窒素をゲート絶縁膜中に導入するようにしてもよい。この場合には、上述したＨｉｇｈ−ｋ膜の成膜後処理である酸化性雰囲気中の熱処理を省略される。
【００４９】
また、上記拡散層上のシリサイド層をＴｉＳｉ２、ＣｏＳｉ２あるいは他の金属珪化物で形成する場合にも本発明は全く同様に適用することができる。
【００５０】
また、Ｈｉｇｈ−ｋ膜としては、その他にアルミナ膜（Ａｌ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、チタン酸ストロンチウム膜（ＳＴＯ膜）、チタン酸バリウムストロンチウム膜（ＢＳＴ膜）のような金属酸化膜あるいはチタン酸ジルコン酸鉛膜（ＰＺＴ膜）のような強誘電体膜を用いてもよい。
【００５１】
また、Ｈｉｇｈ−ｋ膜に用いる金属シリケート膜としては、実施の形態で説明したハフニウムシリケート膜あるいはジルコニウムシリケート膜の他に、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のシリケート膜あるいは高融点金属のシリケート膜、更には、これらのシリケート膜の複合したシリケート膜を用いてもよい。
【００５２】
また、Ｈｉｇｈ−ｋ膜に用いる金属アルミネート膜としては、実施の形態で説明したハフニウムアルミネート膜あるいはジルコニウムアルミネート膜の他に、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のアルミネート膜あるいは高融点金属のアルミネート膜、更には、これらのアルミネート膜の複合膜を用いてもよい。あるいは、シリケート膜とアルミネート膜の複合膜を使用することもできる。
【００５３】
更には、シリコン基板上に半導体装置を形成する場合の他に、ＧａＡｓ基板、ＧａＮ基板のような化合物半導体基板にＭＩＳＦＥＴを構成する場合にも同様に適用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態にかかるＭＩＳ型ＦＥＴの製造方法を示す工程別素子断面図である。
【図２】図１に示す工程の続きの工程別素子断面図である。
【図３】図２に示す工程の続きの工程別素子断面図である。
【図４】図３に示す工程の続きの工程別素子断面図である。
【図５】本発明の実施形態にかかるｎチャネルＭＩＳ型ＦＥＴの動作性能を説明するための図である。
【図６】本発明の実施形態にかかるｐチャネルＭＩＳ型ＦＥＴの動作性能を説明するための図である。
【図７】本発明の実施形態の効果を説明するためのソース／ドレイン拡散層のシート抵抗を示す図である。
【図８】本発明の実施形態の効果を説明するためのソース／ドレイン拡散層の接合リークを示す図である。
【図９】従来の技術にかかるＭＩＳ型ＦＥＴの製造方法を示す工程別素子断面図である。
【図１０】図９に示す工程の続きの工程別素子断面図である。
【符号の説明】
【００５５】
１  シリコン基板
２  素子分離領域
３  ｐウェル層
４  ｎウェル層
５  ダミーのゲート酸化膜
６  ダミーのゲート電極
７  保護絶縁層
８  ｎ型エクステンション層
９  ｎ型ハロー層
１０  ｐ型エクステンション層
１１  ｐ型ハロー層
１２  ｎチャネルゲート側壁
１３  ｐチャネルゲート側壁
１４  ｎ型ソース／ドレイン拡散層
１５  ｐ型ソース／ドレイン拡散層
１６  シリサイド用金属膜
１７  シリサイド層
１８  コンタクトエッチストッパー層
１９  層間絶縁膜
２０  ゲート開口溝
２１  界面層
２２  Ｈｉｇｈ−ｋ膜
２３  導電体膜
２４  メタル膜
２５  ゲート絶縁膜
２６  メタル電極
２７  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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