(57)【要約】【課題】トランジスタアレイパネルの表面がキャパシタの上の部分と配線の上の部分との間で段差のないようにすること。【解決手段】信号線群Ｙをパターニングするとともにトランジスタ２１のゲート２１ｇ及びキャパシタ２４の電極２４ａをパターニングし、ゲート絶縁膜３１を成膜する。半導体膜８１をゲート絶縁膜３１上に成膜し、チャネル保護膜２１ｐをパターニングするとともに絶縁膜７２を信号線群Ｙに重ねるようにパターニングする。オーミック膜２１ａ，２１ｂをパターニングし、エッチングによって半導体膜８１から半導体膜７１及び半導体膜２１ｃを得る。走査線Ｘ、供給線Ｚをパターニングするとともに、トランジスタ２１のソース２１ｓ、ドレイン２１ｄ及びキャパシタ２４の電極２４ｂをパターニングする。保護絶縁膜３２を成膜し、平坦化膜３３を成膜し、画素ごとに有機ＥＬ素子Ｌをパターニングする。【選択図】図２
2006343504.tif 000002
【特許請求の範囲】
【請求項１】
複数の層で構成されるトランジスタを有する画素回路と、
キャパシタと、
前記画素回路に接続される配線と、
前記配線に重なるように前記配線の延在方向に沿って設けられ、前記トランジスタの複数の層となる層のうちの少なくとも１つの層で形成された段差抑制用の膜と、
を備えることを特徴とするトランジスタアレイパネル。
【請求項２】
トランジスタを有する画素回路と、
キャパシタと、
前記画素回路に接続される配線と、
前記キャパシタに重なることなく、且つ前記配線に重なるように前記配線の延在方向に沿って設けられた段差抑制用の膜と、
を備えることを特徴とするトランジスタアレイパネル。
【請求項３】
前記段差抑制用の膜の上方に形成される画素電極を備えることを特徴とする請求項１又は２に記載のトランジスタアレイパネル。
【請求項４】
複数の層で構成されるトランジスタを有する画素回路に接続される配線を形成し、
キャパシタを形成し、
前記配線に重なるように前記配線の延在方向に沿って、前記トランジスタの複数の層となる層のうちの少なくとも１つの層で段差抑制用の膜を形成する、
ことを特徴とするトランジスタアレイパネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ及びキャパシタを画素ごとに設けたトランジスタアレイパネルとその製造方法に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス素子（以下、エレクトロルミネッセンスという用語をＥＬと略称する。）はアノード、有機ＥＬ層、カソードの順に積層した自発光素子である。そして、有機ＥＬ素子を画素に用いたＥＬディスプレイパネルの研究開発が進んでいる。
【０００３】
特許文献１に記載されているように、アクティブマトリクス駆動方式のＥＬディスプレイパネルでは１画素につき複数の薄膜トランジスタが設けられており、薄膜トランジスタによって有機ＥＬ素子を発光させる。また、各画素の薄膜トランジスタが有機ＥＬ素子に電流を流し続けるために各画素にはコンデンサ、つまりキャパシタが設けられている。
【０００４】
アクティブマトリクス駆動方式のディスプレイパネルを製造するに際しては、薄膜トランジスタを画素ごとにパターニングしてトランジスタアレイパネルを作製した後に、そのトランジスタアレイパネルの表面に有機ＥＬ素子を画素ごとにパターニングすることが好ましい。薄膜トランジスタの後に有機ＥＬ素子をパターニングするのは、薄膜トランジスタを形成する際の温度が有機ＥＬ素子の耐熱温度を超えてしまうためである。
【０００５】
このようなトランジスタアレイパネルには、薄膜トランジスタ及びキャパシタの他に信号線や走査線といった配線が設けられているが、走査線は例えば薄膜トランジスタのゲートとなるゲートメタルをパターニングして形成され、信号線は薄膜トランジスタのソース・ドレインとなるソース・ドレインメタルをパターニングして形成される。また、キャパシタの一対の電極はそれぞれ薄膜トランジスタのゲートメタル、ソース・ドレインメタルをパターニングして形成される。
【０００６】
また、トランジスタアレイパネルの表面には保護膜が一面に成膜され、保護膜によって薄膜トランジスタ、キャパシタ、信号線及び走査線が覆われている。
【０００７】
有機ＥＬ素子のパターニングに際しては、アノードとカソードのうちの一方を画素電極として画素ごとにトランジスタアレイパネルの表面にパターニングし、各画素電極に有機ＥＬ層を積層し、アノードとカソードのうちの他方を共通の対向電極として一面に成膜する。
【特許文献１】特開平８−３３０６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、信号線及び走査線は、重なり寄生容量を最低限とするために交差領域を除くとほとんど重ならない構造になっている。このため、これら配線の交差領域以外では、ゲートメタルやソース・ドレインメタルのいずれか一方の厚さ分は堆積されるが、他方の厚さ分が堆積されていない。対してキャパシタでは、ゲートメタルやソース・ドレインメタルの両方が堆積されているので、配線領域とキャパシタ領域とでは段差が生じてしまう。このような段差は、その上に絶縁膜を被覆しても容易に緩和されず、画素電極を形成する領域まで段差による影響が及ぶ。画素電極が段差によって凹凸を生じてしまうと、有機ＥＬ層の膜厚が一様にならなかったり、有機ＥＬ層が部分的に途切れて画素電極と共通電極がショートしたりする虞がある。
【０００９】
そこで、本発明は、上記問題点を解決しようとしてなされたものであり、トランジスタアレイパネルの表面がキャパシタの部分と配線の部分との間で段差を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
以上の課題を解決するために、本発明のトランジスタアレイパネルは、複数の層で構成されるトランジスタを有する画素回路と、キャパシタと、前記画素回路に接続される配線と、前記配線に重なるように前記配線の延在方向に沿って設けられ、前記トランジスタの複数の層となる層のうちの少なくとも１つの層で形成された段差抑制用の膜と、を備えることを特徴とする。
【００１１】
本発明のトランジスタアレイパネルの製造方法は、複数の層で構成されるトランジスタを有する画素回路に接続される配線を形成し、キャパシタを形成し、前記配線に重なるように前記配線の延在方向に沿って、前記トランジスタの複数の層となる層のうちの少なくとも１つの層で段差抑制用の膜を形成することを特徴とする。
【００１２】
また本発明のトランジスタアレイパネルは、トランジスタを有する画素回路と、キャパシタと、前記画素回路に接続される配線と、前記キャパシタに重なることなく、且つ前記配線に重なるように前記配線の延在方向に沿って設けられた段差抑制用の膜と、を備えることを特徴とする。
【００１３】
このような製造方法の好適な例として、トランジスタのゲートと、キャパシタの一方の電極と、配線とを絶縁基板上に同時にパターニングし、前記ゲート、前記一方の電極及び前記配線をゲート絶縁膜で被覆し、段差抑制用の膜を前記配線と重ねるよう前記ゲート絶縁膜上にパターニングし、トランジスタのソース・ドレインと、キャパシタの他方の電極とをパターニングする。
【００１４】
上記製造方法において、前記トランジスタの半導体膜を前記ゲート絶縁膜の上にパターニングするのと同時に前記段差抑制用の膜をパターニングしたり、前記トランジスタのオーミック膜を前記ゲート絶縁膜の上にパターニングするのと同時に前記段差抑制用の膜をパターニングしたり、前記トランジスタの半導体膜を保護するためのチャネル保護膜を前記ゲート絶縁膜の上にパターニングするのと同時に前記段差抑制用の膜をパターニングしたりすることが好ましい。
【００１５】
以上のように、トランジスタの半導体膜をゲート絶縁膜の上にパターニングするのと同時に段差抑制用の膜をパターニングしたので、トランジスタの半導体膜のパターニング用マスクを変更するだけで、段差抑制用の膜を形成することができる。同様に、トランジスタのチャネル保護膜のパターニング用マスクを変更したり、薄膜トランジタのオーミック膜のパターニング用マスクを変更したりするだけで、段差抑制用の膜を形成することができる。そのため、段差抑制用の膜のために工程を増やす必要がない。
【００１６】
上記製造方法において、前記配線と重ねるよう樹脂を塗布することによって前記段差抑制用の膜をパターニングしたりすることが好ましい。
【００１７】
以上のように、段差抑制用の膜をトランジスタとは別にパターニングするので、段差抑制用の膜厚をトランジスタの各膜の膜厚に関係せずに調整することができる。
【発明の効果】
【００１８】
本発明によれば、キャパシタの部分と配線の部分との間で段差を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００２０】
図１は、ＥＬディスプレイパネル１の等価回路図である。
ＥＬディスプレイパネル１を平面視すると、複数の走査線Ｘ及び複数の供給線Ｚが互いに平行となって行方向に延在し、信号線群Ｙが互いに平行となって列方向に延在している。走査線Ｘと信号線群Ｙが互いに絶縁され、走査線Ｘと信号線群Ｙが平面視して互いに直交している。同様に、供給線Ｚと信号線群Ｙが互いに絶縁され、供給線Ｚと信号線群Ｙが平面視して互いに直交している。信号線群Ｙと直交する方向（行方向）に並列される画素群は互いに同じ色に発光する。そして、信号線群Ｙの延在方向（列方向）に沿って連続して配置される３つの画素は互いに異なる色、具体的には赤、緑、青にそれぞれ発光する。このため、信号線群Ｙは、赤色に発光する画素群に接続される信号線ＹＲと、緑色に発光する画素群に接続される信号線ＹＧと、青色に発光する画素群に接続される信号線ＹＢと、で構成されている。したがって、信号線ＹＲ、信号線ＹＧ、信号線ＹＢは、行方向に隣接する２つの画素の間を、ひとまとめになって且つ互いに離間しながら列方向に沿って配列されることになる。また、各画素には画素回路Ｐが設けられ、これら画素回路Ｐが画素同様にマトリクス状に配列されている。赤の画素については画素回路Ｐが走査線Ｘと信号線ＹＲとの交差部において走査線Ｘ、信号線ＹＲ及び供給線Ｚに接続され、緑の画素については画素回路Ｐが走査線Ｘと信号線ＹＧとの交差部において走査線Ｘ、信号線ＹＧ及び供給線Ｚに接続され、青の画素については画素回路Ｐが走査線Ｘと信号線ＹＢとの交差部において走査線Ｘ、信号線ＹＢ及び供給線Ｚに接続されている。つまり、各画素回路Ｐは、信号線ＹＲ、信号線ＹＧ、信号線ＹＢのうちのいずれか一つと接続されている。また、１画素につき１つのエレクトロルミネッセンス（Electro Luminescence：ＥＬ）素子Ｌが設けられ、各エレクトロルミネッセンス素子Ｌは一端がそれぞれ画素回路Ｐに接続され、他端が共通電位ＶＣＯＭ（例えば接地）に接続されている。
【００２１】
画素回路Ｐは信号線ＹＲ（又は、信号線ＹＧ、信号線ＹＢ）の階調信号（電圧信号又は電流信号）及び走査線Ｘの走査信号に基づき、供給線Ｚからエレクトロルミネッセンス素子Ｌに電流を流すものであり、これによりエレクトロルミネッセンス素子Ｌが走査信号に応じたタイミングで、また階調信号に応じた強度で発光する。画素回路Ｐは、複数の薄膜トランジスタと、キャパシタとから構成されている。
【００２２】
図２は、このＥＬディスプレイパネル１の１画素の断面図である。図２においては、１画素の画素回路Ｐのうち１つの薄膜トランジスタであるトランジスタ２１がチャネル長方向に平行な断面で破断された状態で示されている。他のトランジスタもトランジスタ２１と同一の積層構造を有し、トランジスタ２１と画素回路Ｐ内の他のトランジスタは何れも気相成長法（スパッタリング、ＣＶＤ法、ＰＶＤ法等）、フォトリソグラフィー法、エッチング法によって同時にパターニングされるので、トランジスタ２１について特に説明し、他のトランジスタについての説明は省略する。
【００２３】
トランジスタ２１は絶縁基板２上に設けられた逆スタガ構造のトランジスタである。具体的には、トランジスタ２１は、絶縁基板２上に形成されたゲート２１ｇと、ゲート絶縁膜３１を挟んでゲート２１ｇに対向した半導体膜２１ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜２１ｐと、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なったオーミック膜２１ａ，２１ｂと、オーミック膜２１ａ上に形成されたドレイン２１ｄと、オーミック膜２１ｂ上に形成されたソース２１ｓとを具備する。なお、トランジスタ２１は、チャネル幅を長くするために平面視してチャネルがＵ字状やＺ字状のように蛇行して形成されていてもよい。
【００２４】
ゲート絶縁膜３１及びチャネル保護膜２１ｐは、ＳｉＯ2又はＳｉＮからなる。半導体膜２１ｃは、真性アモルファスシリコン又は真性ポリシリコンを有する。オーミック膜２１ａ，２１ｂは、導電型不純物（例えば、リン）を含んだアモルファスシリコン又はポリシリコン（ｎ＋Ｓｉ）を有する。
【００２５】
トランジスタ２１の近傍には、キャパシタ２４が設けられている。キャパシタ２４は、トランジスタ２１のゲート２１ｇと一体形成された電極２４ａと、トランジスタ２１のドレイン２１ｄと一体形成されるとともにゲート絶縁膜３１を挟んで電極２４ａに対向した電極２４ｂとを具備する。
【００２６】
トランジスタ２１のゲート２１ｇ、キャパシタ２４の電極２４ａは、気相成長法によって絶縁基板２上に成膜された導電性のゲートレイヤー（例えば、ＡｌとＴｉからなる導電膜）をフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものである。
【００２７】
絶縁基板２上には、信号線群Ｙが形成されている。信号線群Ｙは、ゲートレイヤーのパターニングによってトランジスタ２１のゲート２１ｇ及びキャパシタ２４の電極２４ａと同時に形成されたものである。そして、ゲート２１ｇ、電極２４ａ及び信号線群Ｙは、共通のゲート絶縁膜３１によって被覆されている。
【００２８】
ゲート絶縁膜３１上には、段差抑制用の半導体膜７１がキャパシタ２４に重なることなく信号線群Ｙに重なるように信号線群Ｙに沿って成膜されている。半導体膜７１は、気相成長法によってゲート絶縁膜３１上に成膜されたべた一面の半導体膜をフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものであり、トランジスタ２１の半導体膜２１ｃと同時に形成されたものである。
【００２９】
半導体膜７１には段差抑制用の絶縁膜７２がキャパシタ２４に重なることなく積層されている。絶縁膜７２は、気相成長法によって成膜されたべた一面の絶縁膜をフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものであり、トランジスタ２１のチャネル保護膜２１ｐとなる絶縁膜をパターニングしてチャネル保護膜２１ｐと同時に形成されたものである。
【００３０】
トランジスタ２１のドレイン２１ｄ及びソース２１ｓ並びにキャパシタ２４の電極２４ｂは、気相成長法によってべた一面に成膜された導電性のドレインレイヤー（例えば、Ｃｒ膜にＡｌとＴｉからなる膜を積層したもの）をフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものである。走査線Ｘ及び供給線Ｚは、ドレインレイヤーのパターニングによってソース２１ｓ、ドレイン２１ｄ及び電極２４ｂと同時に形成されたものである。そして、ソース２１ｓ、ドレイン２１ｄ、電極２４ｂ、走査線Ｘ及び供給線Ｚは、ＳｉＯ2又はＳｉNからなる共通の保護絶縁膜３２によって被覆されている。
【００３１】
信号線群Ｙの上層には、ドレインレイヤーが堆積されていないが、半導体膜７１及び絶縁膜７２が成膜されているため、保護絶縁膜３２の表面は信号線群Ｙの上の部分とキャパシタ２４の上の部分との間の段差が抑制され、その段差が非常に小さくなる。
【００３２】
保護絶縁膜３２には、感光性樹脂を硬化させた平坦化膜３３が積層されている。平坦化膜３３の表面が平坦となり、トランジスタ２１、キャパシタ２４、走査線Ｘ、信号線群Ｙ及び供給線Ｚによる凹凸が平坦化膜３３によって解消されている。
【００３３】
なお、絶縁基板２から平坦化膜３３までの積層構造がトランジスタアレイパネル５０である。
【００３４】
平坦化膜３３上には、有機ＥＬ素子Ｌのアノードである画素電極２０ａが画素ごとに形成されており、複数の画素電極２０ａがマトリクス状に配列されている。画素電極２０ａは信号線群Ｙに重なるとともにキャパシタ２４に重なっていてもよく、重なることなくキャパシタ２４の近傍に設けられていてもよい。半導体膜７１及び絶縁膜７２によって信号線群Ｙの上の部分とキャパシタ２４の上の部分との間の段差が抑制されているから平坦化膜３３を極端に厚くしなくても、平坦化膜３３の表面はほぼ平坦な状態となっているので、その上に形成される画素電極２０ａが凹凸が生じない。
各画素回路Ｐのうち、ゲートが走査線Ｘに接続されるべきトランジスタは、ゲート絶縁膜３１に設けられたコンタクトホール５１を介してゲートが走査線Ｘと接続されている。
各画素回路Ｐのうち、ソース又はドレインが信号線ＹＲ、信号線ＹＧ、信号線ＹＢのいずれかに接続されるべきトランジスタは、ゲート絶縁膜３１に設けられたコンタクトホール５２を介してソース又はドレインが信号線ＹＲ、信号線ＹＧ、信号線ＹＢのいずれかと接続されている。
【００３５】
画素電極２０ａは、気相成長法によって平坦化膜３３上に成膜された導電性膜（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ））をフォトリソグラフィー法及びエッチング法を用いてパターニングすることによって形成されたものである。それぞれの画素においてコンタクトホール９１が平坦化膜３３及び保護絶縁膜３２を貫通するよう形成され、コンタクトホール９１に埋められた導電性パッド９２によって画素電極２０ａとキャパシタ２４の電極２４ｂが接続されている。
【００３６】
平坦化膜３３上には、画素電極２０ａの他に隔壁４１が設けられている。隔壁４１は、画素電極２０ａの間を縫うように網目状に形成されている。隔壁４１の下にトランジスタ２１があり、隔壁４１の一部がトランジスタ２１に重なっている。隔壁は少なくとも表面が電気的に絶縁されている。
【００３７】
画素電極２０ａ上には、有機ＥＬ素子Ｌの有機ＥＬ層２０ｂが積層されている。有機ＥＬ層２０ｂは、有機化合物含有層を二層以上積層したものである。ここでは、有機ＥＬ層２０ｂは、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなる正孔輸送層と、ポリフェニレンビニレン系やポリフルオレン系発光材料からなる発光層とをこれらの順に積層したものである。なお、有機ＥＬ層２０ｂが、画素電極２０ａから順に正孔輸送層、発光層、電子輸送層となる三層構造であっても良いし、画素電極２０ａから順に発光層、電子輸送層となる二層構造であっても良いし、その他の積層構造であっても良い。
【００３８】
有機ＥＬ層２０ｂは、湿式塗布法（例えば、インクジェット法）によって成膜される。この場合、正孔輸送層となるＰＥＤＯＴ及びＰＳＳを含有する有機化合物含有液を画素電極２０ａに塗布し、その後、発光層となるポリフルオレン系発光材料を含有する有機化合物含有液を塗布するが、隔壁４１が設けられているので、隣り合う画素電極２０ａに塗布された有機化合物含有液が隔壁４１を越えて混ざり合うことを防止することができる。
【００３９】
赤用画素には赤色に発光する有機ＥＬ層２０ｂが成膜され、緑用画素には緑色に発光する有機ＥＬ層２０ｂが成膜され、青用画素には青色に発光する有機ＥＬ層２０ｂが成膜され、互いの間に介在する隔壁４１によって混じり合うことなく形成される。
【００４０】
有機ＥＬ層２０ｂ上には、有機ＥＬ素子Ｌのカソードである対向電極２０ｃが成膜されている。対向電極２０ｃは、全ての画素に共通して形成された共通電極であり、べた一面に成膜されている。
【００４１】
対向電極２０ｃは、画素電極２０ａよりも仕事関数の低い材料で形成されており、具体的には、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。また、対向電極２０ｃは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えて金属層が堆積した積層構造となっていても良い。ボトムエミッション型の場合、例えば、対向電極２０ｃは、有機ＥＬ層２０ｂ側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層とからなる積層構造であるか、又は、有機ＥＬ層２０ｂ側に設けられたリチウム層と、バリウム層を被覆するように設けられたアルミニウム層とからなる積層構造である。
【００４２】
なお、ＥＬディスプレイパネル１がトップエミッション型である場合、対向電極２０ｃを透明な電極とし、画素電極２０ａを光反射性の電極とする。この場合、画素電極２０ａを、下層の反射性導電層と、反射性導電層に積層され、金属酸化物からなる上層の透明導電層とからなるものとしても良い。
【００４３】
次に、ＥＬディスプレイパネル１の製造方法について説明する。
【００４４】
まず、図３〜図６の工程図のようにしてトランジスタアレイパネル５０を製造する。トランジスタアレイパネル５０の製造工程は次のようになる。
【００４５】
図３に示すように、ゲートレイヤーをトランジスタアレイパネル５０上面に被覆し、気相成長法、フォトリソグラフィー法及びエッチング法を順に行うことによって、信号線ＹＲ、信号線ＹＧ及び信号線ＹＢをパターニングするとともに、同時にトランジスタ２１のゲート２１ｇ及びキャパシタ２４の電極２４ａをパターニングする。次に、気相成長法によってゲート絶縁膜３１を成膜する。
【００４６】
次に、気相成長法によって半導体膜８１をゲート絶縁膜３１上に成膜する。次に、気相成長法によってチャネル保護膜２１ｐとなる絶縁膜を全面に被膜してから、フォトリソグラフィー法及びエッチング法を順に行うことによって、トランジスタ２１ごとにチャネル保護膜２１ｐをパターニングするとともに、同時にこの絶縁膜から絶縁膜７２を信号線ＹＲ、信号線ＹＧ及び信号線ＹＢに重ねるようにパターニングする。チャネル保護膜２１ｐと同時に絶縁膜７２を形成したら、絶縁膜７２のパターニングのために工程を増やす必要がなくなる。
【００４７】
次に、図４に示すように、気相成長法、フォトリソグラフィー法及びエッチング法を順に行うことによって、トランジスタ２１ごとにオーミック膜２１ａ，２１ｂをパターニングする。
【００４８】
次に、図５に示すように、半導体膜８１をエッチャントでエッチングするが、エッチングする際のフォトレジストマスク、オーミック膜２１ａ，２１ｂ、チャネル保護膜２１ｐ及び絶縁膜７２がエッチャントから半導体膜８１を保護するためのエッチングブロックとして機能する。半導体膜８１の形状加工によって、半導体膜７１及び半導体膜２１ｃを得る。半導体膜２１ｃと同時に半導体膜７１を形成したら、半導体膜７１のパターニングのために工程を増やす必要がなくなる。
【００４９】
次に、コンタクトホール５１及びコンタクトホール５２をゲート絶縁膜３１に形成してから、ドレインレイヤーをトランジスタアレイパネル５０上面に被覆し、気相成長法、フォトリソグラフィー法及びエッチング法を順に行うことによって、走査線Ｘ、供給線Ｚをパターニングするとともに、同時にトランジスタ２１のソース２１ｓ、ドレイン２１ｄ及びキャパシタ２４の電極２４ｂをパターニングする。このとき、画素回路Ｐのトランジスタが、適宜、走査線Ｘ又は信号線ＹＲ（又は信号線ＹＧ、信号線ＹＢ）と接続することになる。
【００５０】
次に、図６に示すように、気相成長法によって保護絶縁膜３２をべた一面に成膜する。
【００５１】
次に、ディップコート法、スピンコート法等により樹脂を保護絶縁膜３２に塗布し、その樹脂を硬化させることによって平坦化膜３３を成膜する。以上によりトランジスタアレイパネル５０を製造する。
【００５２】
トランジスタアレイパネル５０の製造後、画素ごとにコンタクトホール９１を形成して導電性パッド９２を埋設し、気相成長法、フォトリソグラフィー法及びエッチング法を順によって画素電極２０ａをパターニングする。次に、スピンコート法、ディップコート法等によって平坦化膜３３に感光性樹脂を塗布し、その感光性樹脂を露光・現像することによって隔壁４１を形成する。
【００５３】
次に、正孔注入材料を含む有機化合物含有液を画素電極２０ａに塗布し、その有機化合物含有液の硬化後、ポリフェニレンビニレン系やポリフルオレン系発光材料を含む有機化合物含有液を塗布する。有機化合物含有液が乾燥して被膜することにより画素ごとに発光層２０ｂがパターニング形成される。塗布方法としてはインクジェット法（液滴吐出法）、その他の印刷方法を用いて、色ごとに塗り分けを行う。発光層２０ｂをパターニングするに際して、平坦化膜３３、半導体膜７１及び絶縁膜７２によって画素電極２０ａが凹凸もなくほぼ平坦な状態となっているので、発光層２０ｂが途切れることなく、画素電極２０ａ全体を発光層２０ｂによって覆うことができる。
【００５４】
次に、気相成長法により対向電極２０ｃをべた一面に成膜する。具体的には、真空蒸着法によってＣａ又はＢａの薄膜をべた一面に成膜し、その上に、ボトムエミッションの場合、Ａｌ等の不透明導電層を、トップエミッションの場合、ＩＴＯ等の透明導電層をべた一面に成膜する。上述したように、発光層２０ｂが途切れることなく、画素電極２０ａ全体が発光層２０ｂに覆われているので、画素電極２０ａと対向電極２０ｃのショートを防止することができる。
【００５５】
〔変形例１〕
上記実施形態では、信号線群Ｙの上において半導体膜７１及び絶縁膜７２がゲート絶縁膜３１に積層されているが、図７に示すように半導体膜７１及び段差抑制用オーミック膜７３が順に積層されていても良いし、図８に示すように半導体膜７１、段差抑制用オーミック膜７３及び絶縁膜７２が順に積層されていても良い。ここでの、段差抑制用オーミック膜７３は、トランジスタ２１のオーミック膜２１ａ，２１ｂの元となるべた一面のオーミック層をフォトリソグラフィー法及びエッチング法を用いてパターニングすることによってオーミック膜２１ａ，２１ｂとともに形成されたものである。
【００５６】
図７の場合のＥＬディスプレイパネルの製造方法について説明する。上記した製造方法の場合と同様に、信号線ＹＲ、信号線ＹＧ、信号線ＹＢ、トランジスタ２１のゲート２１ｇ及びキャパシタ２４の電極２４ａをパターニングし、次にゲート絶縁膜３１を成膜する。次に、半導体膜８１をべた一面に成膜し、トランジスタ２１ごとにチャネル保護膜２１ｐをパターニングする。次に、オーミック膜２１ａ，２１ｂ及び段差抑制用オーミック膜７３となるオーミック膜を気相成長法によって成膜し、フォトリソグラフィー法及びエッチング法を順に行うことによって、トランジスタ２１ごとにオーミック膜２１ａ，２１ｂをパターニングするとともに、同時にオーミック膜７３を信号線ＹＲ、信号線ＹＧ及び信号線ＹＢに重ねるようにパターニングする。次に、半導体膜８１をエッチャントでエッチングするが、エッチングする際のフォトレジストマスク、オーミック膜２１ａ，２１ｂ、チャネル保護膜２１ｐ及びオーミック膜７３がエッチャントから半導体膜８１をエッチャントから保護するためのエッチングブロックとして機能する。半導体膜８１の形状加工によって、半導体膜７１及び半導体膜２１ｃを得る。次に、走査線Ｘ、供給線Ｚをパターニングするとともに、同時にトランジスタ２１のソース２１ｓ、ドレイン２１ｄ及びキャパシタ２４の電極２４ｂをパターニングする。次に、上述した場合と同様に、保護絶縁膜３２をべた一面に成膜し、平坦化膜３３を成膜し、画素電極２０ａをパターニングし、隔壁４１をパターニングし、発光層２０ｂをパターニングし、対向電極２０ｃを成膜する。
【００５７】
図８の場合のＥＬディスプレイパネルの製造方法について説明する。上記した製造方法の場合と同様に、信号線ＹＲ、信号線ＹＧ、信号線ＹＢ、トランジスタ２１のゲート２１ｇ及びキャパシタ２４の電極２４ａをパターニングし、次にゲート絶縁膜３１を成膜する。次に、半導体膜８１をべた一面に成膜し、トランジスタ２１ごとにチャネル保護膜２１ｐをパターニングするとともに、同時に絶縁膜７２を信号線ＹＲ、信号線ＹＧ及び信号線ＹＢに重ねるようにパターニングする。次に、オーミック膜２１ａ，２１ｂ及び段差抑制用オーミック膜７３となるオーミック膜を気相成長法によって成膜し、フォトリソグラフィー法及びエッチング法を順に行うことによって、トランジスタ２１ごとにオーミック膜２１ａ，２１ｂをパターニングするとともに、同時にオーミック膜７３を信号線ＹＲ、信号線ＹＧ及び信号線ＹＢに重ねるようにパターニングする。引き続きオーミック膜２１ａ，２１ｂ及び段差抑制用オーミック膜７３の下層に位置する半導体膜８１をエッチャントでエッチングするが、エッチングする際のフォトレジストマスク、オーミック膜２１ａ，２１ｂ、チャネル保護膜２１ｐ及びオーミック膜７３がエッチャントから半導体膜８１を保護するためのエッチングブロックとして機能する。このようにして半導体膜８１の形状加工によって、半導体膜７１及び半導体膜２１ｃを得る。次に、走査線Ｘ、供給線Ｚをパターニングするとともに、同時にトランジスタ２１のソース２１ｓ、ドレイン２１ｄ及びキャパシタ２４の電極２４ｂをパターニングする。次に、上述した場合と同様に、保護絶縁膜３２をべた一面に成膜し、平坦化膜３３を成膜し、画素電極２０ａをパターニングし、隔壁４１をパターニングし、発光層２０ｂをパターニングし、対向電極２０ｃを成膜する。
【００５８】
なお、信号線ＹＲ、信号線ＹＧ及び信号線ＹＢの上において、オーミック膜７３及び絶縁膜７２を形成せずに半導体膜７１をパターニングしても良いし、オーミック膜７３及び半導体膜７１を形成せずに絶縁膜７２をパターニングしても良いし、半導体膜７１及び絶縁膜７２をパターニングせずにオーミック膜７３をパターニングしても良いし、半導体膜７１を形成せずに絶縁膜７２及びオーミック膜７３を順に積層しても良い。
【００５９】
〔変形例２〕
上記実施形態では、トランジスタ２１のパターニングと同時に半導体膜７１及び絶縁膜７２をパターニングしたが、図９に示すように、半導体膜７１及び絶縁膜７２をパターニングせずに、段差抑制用の有機膜７４を信号線ＹＲ、信号線ＹＧ及び信号線ＹＢに重ねるようにパターニングしても良い。この有機膜７４は、熱硬化型又は紫外線硬化型の樹脂を信号線ＹＲ、信号線ＹＧ及び信号線ＹＢに重ねるようにして保護絶縁膜３２に塗布することによってパターニングされたものである。有機膜７４のパターニングタイミングは、保護絶縁膜３２の成膜後、平坦化膜３３の成膜前である。有機膜７４が信号線ＹＲ、信号線ＹＧ及び信号線ＹＢの上にパターニングされることで、保護絶縁膜３２の表面は信号線ＹＲ、信号線ＹＧ及び信号線ＹＢとキャパシタ２４との間の段差が解消され、その段差が非常に小さくなる。なお、図９のＥＬディスプレイパネルの製造方法は、半導体膜７１及び絶縁膜７２をパターニングせずに、有機膜７４をパターニングしたことを除いて上記実施形態の場合と同様である。
【００６０】
段差抑制用の有機膜７４をトランジスタ２１とは別にパターニングするので、有機膜７４の膜厚をトランジスタ２１の各膜の膜厚に関係せずに調整することができる。そのため、キャパシタ２４の上の部分と信号線ＹＲ、信号線ＹＧ及び信号線ＹＢの上の部分との間の段差を更に精度良く解消することができる。
【００６１】
〔変形例３〕
上記実施形態、変形例では、走査線Ｘ及び供給線Ｚがドレインレイヤーから形成され、信号線ＹＲ、信号線ＹＧ及び信号線ＹＢがゲートレイヤーから形成されていたが、信号線ＹＲ、信号線ＹＧ及び信号線ＹＢがドレインレイヤーから形成され、走査線Ｘ及び供給線Ｚがゲートレイヤーから形成されていても良い。この場合、上記実施形態や変形例のように、走査線Ｘ及び供給線Ｚに重ねるように半導体膜７１、絶縁膜７２、オーミック膜７３又は有機膜７４を積層する。
【００６２】
〔変形例４〕
上記実施形態、変形例では、段差を抑制するために画素回路Ｐ内のトランジスタに用いられる層を信号線ＹＲ、信号線ＹＧ及び信号線ＹＢに沿って積層したが、これに限らず上記実施形態又は変形例のように画素回路Ｐ内のトランジスタに用いられる層を走査線Ｘに沿って積層して、走査線Ｘとキャパシタ２４との間の段差を抑制してもよい。
【００６３】
〔変形例５〕
上記実施形態、変形例では、変形例２を除き、いずれも段差を抑制するための膜が複数積層されたが、単層であってもよい。つまり、段差抑制用の半導体膜７１のみ、又は段差抑制用の絶縁膜７２のみ、又は段差抑制用のオーミック膜７３のみであってもよい。
上記実施形態、変形例は、整合性のある限り複数組み合わせてもよい。
【図面の簡単な説明】
【００６４】
【図１】ＥＬディスプレイパネル１の等価回路図である。
【図２】ＥＬディスプレイパネル１の１画素の断面図である。
【図３】ＥＬディスプレイパネル１の製造方法における一工程を示した図である。
【図４】図３の次の工程を示した図である。
【図５】図４の次の工程を示した図である。
【図６】図５の次の工程を示した図である。
【図７】ＥＬディスプレイパネル１の変形例における１画素の断面図である。
【図８】ＥＬディスプレイパネル１の変形例における１画素の断面図である。
【図９】ＥＬディスプレイパネル１の変形例における１画素の断面図である。
【符号の説明】
【００６５】
１  ＥＬディスプレイパネル
２１  トランジスタ
２１ｇ  ゲート
２１ｓ  ソース
２１ｄ  ドレイン
２４  キャパシタ
２４ａ  電極
２４ｂ  電極
５０  トランジスタアレイパネル
７１  段差抑制用の半導体膜
７２  段差抑制用の絶縁膜
７３  段差抑制用のオーミック膜
７４  段差抑制用の有機膜
【図１】
2006343504.tif 000003
【図２】
2006343504.tif 000004
【図３】
2006343504.tif 000005
【図４】
2006343504.tif 000006
【図５】
2006343504.tif 000007
【図６】
2006343504.tif 000008
【図７】
2006343504.tif 000009
【図８】
2006343504.tif 000010
【図９】
2006343504.tif 000011