(57)【要約】【課題】  安定に動作する応答性の速いカラーフレーム検出回路を提供する。【解決手段】  入力映像信号中のカラーバースト信号に同期した再生サブキャリア信号を発生するバースト制御発振回路９と、入力映像信号の４フレーム分の水平走査線番号を計数する同期再生回路１２と、水平走査線番号と４フレーム分のフレーム情報とに従って水平走査線周期毎に位相をずらした変調サブキャリア信号を再生サブキャリア信号から生成する移相回路１３と、変調サブキャリア信号と水平同期パルス信号との相対位相を検出するサブキャリア／水平同期検出回路１４と、を備える。同期再生回路１２は、検出した複数の相対位相に基づいて、移相回路１３における変調サブキャリア信号の位相のずらし量を制御する。【選択図】  図１
2006279300.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号中のカラーバースト信号に同期した再生サブキャリア信号を発生するバースト制御発振回路と、
前記入力映像信号の４フレーム分のフレーム情報と水平走査線番号を計数する同期再生回路と、
前記水平走査線番号と前記フレーム情報とに従って、前記再生サブキャリア信号から水平走査線周期毎に位相をずらした変調サブキャリア信号を生成する移相回路と、
前記変調サブキャリア信号と前記入力映像信号の水平同期パルス信号との相対位相を検出するサブキャリア／水平同期検出回路と、
を備え、
前記同期再生回路は、前記相対位相の時間的な変動に基づいて、前記移相回路における前記変調サブキャリア信号に対する位相のずらし量を制御することを特徴とするカラーフレーム検出回路。
【請求項２】
前記同期再生回路は、前記相対位相の時間的な変動に基づいて前記水平走査線番号の計数順を変更することで、前記ずらし量を制御することを特徴とする請求項１記載のカラーフレーム検出回路。
【請求項３】
前記サブキャリア／水平同期検出回路は、
前記変調サブキャリア信号の１周期内の所定の位相範囲で前記水平同期パルス信号を計数する第１のカウンタと、
前記変調サブキャリア信号の１周期内の前記所定の位相範囲外で前記水平同期パルスを計数する第２のカウンタと、
を含み、
前記同期再生回路は、前記第１および第２のカウンタのいずれかが先に所定数を計数したかに基づいて前記ずらし量を制御することを特徴とする請求項１記載のカラーフレーム検出回路。
【請求項４】
前記所定の位相範囲の大きさを、前記所定の位相範囲外の大きさに比べて小さく設定し、前記同期再生回路は、前記第１のカウンタが前記第２のカウンタより先に前記所定数を計数した場合には、前記変調サブキャリア信号の位相を１８０度ずらすことを特徴とする請求項３記載のカラーフレーム検出回路。
【請求項５】
前記所定の位相範囲を、前記変調サブキャリア信号をデジタル値で表した際の上位の複数ビットをデコードした値から定めることを特徴とする請求項３または４記載のカラーフレーム検出回路。
【請求項６】
前記再生サブキャリア信号は、デジタル値で表される鋸波状の信号であって、
前記移相回路は、前記水平走査線番号と前記４フレーム分のフレーム情報とにそれぞれ対応する値を前記鋸波状の信号に対して加算または減算し、演算結果を前記変調サブキャリア信号として出力することを特徴とする請求項１記載のカラーフレーム検出回路。
【請求項７】
前記再生サブキャリア信号は、鋸波状の信号であって、
前記バースト制御発振回路は、
前記鋸波状の信号を発生する累積積分演算回路と、
前記カラーバースト信号と前記鋸波状の信号とを乗算して、乗算結果の低周波成分に基づいて前記鋸波状の信号の発生周期を調整する調整回路と、
を含むことを特徴とする請求項１記載のカラーフレーム検出回路。
【請求項８】
前記累積積分演算回路は、
基準クロック毎に所定値を加算して前記鋸波状の信号を発生する演算回路と、
前記鋸波状の信号の１周期においてそれぞれの所定のクロック間隔でそれぞれの補正値を生成する複数の補正カウンタと、
を備え、
前記演算回路は、前記鋸波状の信号の発生過程で前記補正値を加減算することを特徴とする請求項７記載のカラーフレーム検出回路。
【請求項９】
請求項１〜８のいずれか一に記載のカラーフレーム検出回路を備え、前記４フレーム分のフレーム情報を用いてＰＡＬアナログコンポジット映像信号をコンポーネントシリアルディジタル信号に変換することを特徴とする映像信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カラーフレーム検出回路および映像信号変換装置に関し、特に、ＰＡＬアナログコンポジット映像信号をコンポーネントシリアルディジタル信号に変換する映像信号変換装置およびその装置に使用されるカラーフレーム検出回路に関する。
【背景技術】
【０００２】
放送局等の設備では、ＰＡＬ（Ｐｈａｓｅ  Ａｌｔｅｒｎａｔｉｏｎ  ｂｙ  Ｌｉｎｅ）アナログ映像信号（コンポジット信号）をコンポーネントシリアルディジタル信号に変換して使用されることがある。また、既存のアナログ機器で使用するためコンポーネント信号を、再度コンポジット信号に戻すこともある。このように、コンポジット信号→コンポーネント信号→コンポジット信号へと信号変換が行われると、一般的に画質劣化が生じる。
【０００３】
コンポーネント変換では、コンポジット信号からＹ／Ｃ分離を行い、さらに復調してサブキャリア信号を含まないコンポーネント信号を得る。しかし、完全にＹ／Ｃ分離することは困難であって相互に干渉する成分が混在する。このようなコンポーネント信号を再びエンコーダでＰＡＬコンポジット信号に変換する際に使用するサブキャリア信号の極性は２つあり、画質劣化しないときと画質劣化するときがある。また、コンポーネント信号にはサブキャリア信号を復元するためのカラーフレーム情報は、基本的には含まれていないので、エンコーダ側で使用するサブキャリア信号の極性は不定である。さらに、ＰＡＬ方式は、走査線毎に色信号の１つを変調するサブキャリアの位相を反転させているので、この情報も必要となる。
【０００４】
テレビジョン方式を規定するＳＭＰＴＥ  ＲＰ１８６ Ｖｉｄｅｏ  Ｉｎｄｅｘ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｃｏｄｉｎｇ  ｆｏｒ  ５２５−  ａｎｄ  ６２５−Ｌｉｎｅ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍｓには、コンポーネント信号にカラーフレーム情報を付加する方法が規定されている。ＰＡＬ信号をコンポーネント信号に復調する際に使用したカラーフレーム情報をＳＭＰＴＥ  ＲＰ１８６で規定された補助信号の形式でコンポーネント映像信号に付加して伝送し、再びＰＡＬコンポジット信号に変換するときにカラーフレーム情報を使ってサブキャリアの極性をあわせることで画質劣化が起きないようにすることができる。ＳＭＰＴＥ  ＲＰ１８６では、カラ−フレームデータは、４ビットの情報であって、１６進数で０ｈは情報なし、１ｈはカラーフィールド１、２ｈはカラーフィールド２・・・、８ｈはカラーフィールド８、９ｈ〜Ｆｈはリザーブとされている。また、補助信号は、偶数／奇数フィールドを示す情報、色信号変調に使用するＰＡＬ特有のＶ軸の極性情報、サブキャリア（ＳＣ）と水平同期信号（Ｈ）の位相に関連したＳＣ／Ｈに関する情報の３つに分類できる。この補助信号は１フィールド毎に１回伝送される。
【０００５】
ＰＡＬ方式の色信号は、Ｕ軸成分とＶ軸成分の二つから成り、Ｖ軸成分は１Ｈ（１水平周期）毎に位相反転したサブキャリアで変調されている。この１Ｈ毎に極性反転する同期情報であるＰＡＬパルス信号は、エンコードする時に使用される。１フレームは６２５ラインで奇数なので、ＰＡＬパルス信号は２フレーム周期で繰り返す。
【０００６】
ここで扱っているＰＡＬ信号の走査線数は、１フレーム当たり６２５本である。ＰＡＬ信号では、サブキャリア（ＳＣ）と水平同期信号との相対位相関係が一致するのは、４フレーム（６２５ライン×４、８フィールド）毎である。また、位相的にも連続した正弦波であるサブキャリアと水平同期の関係が一致するのは４フレーム周期であり、２フレーム毎に位相が反転している。６２５本の走査線の特定のラインで観測すると、２フレーム毎にＰＡＬパルスは一致するが、サブキャリアの位相は反転している。ＰＡＬパルスは、入力のカラーバーストからサブキャリアを再生するバースト制御発振（ＢＣＯ、バーストコントロールオシレータ）回路で情報を検出することができる。
【０００７】
このようなＰＡＬ方式のカラーテレビのコンポジット映像信号から、そのカラーフレーム内のカラーフィールドの順番を検出するＰＡＬ方式カラーフレーム検出回路において、簡易的に１フレームのうちの特定のラインだけを観測してカラーフレーム情報を検出する回路が、特許文献１に開示されている。
【０００８】
また、関連する技術として、特許文献２には、ＮＴＳＣ方式テレビジョン信号の同期信号再生回路の改良に関し、カラーバーストと同期信号の相対位相が正確で、入力同期成分の時からのずれに対しても安定な同期信号を再生することができる水平同期信号再生回路が記載されている。
【０００９】
さらに、関連する技術として、特許文献３には、基準となる参照バースト信号が１ライン毎に移相して到来するようなシステムで、色再生搬送波とバースト信号との位相誤差を検出して、色再生搬送波の位相制御を得る場合、前記搬送波の位相を正確に位相させて前記バースト信号との位相比較を行い正確な位相誤差検出、位相制御を得ることができるデジタル移相器が記載されている。このデジタル移相器は、デジタル的にのこぎり波を発生する累積積分型のデジタル発振器を用い、この出力のこぎり波に任意のデジタル信号を加減算する事で再生色搬送波の移相を正確に移相させている。
【００１０】
【特許文献１】特開２０００−１５２２７４号公報
【特許文献２】特開平５−２２６２７号公報
【特許文献３】特開平５−３０８６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、中継先から伝送されてきた信号などでは、放送局内で扱われる信号に比べて雑音や波形ひずみが格段に大きく、それらの変動も多い。このような信号を扱う機器では、雑音や波形ひずみに対し、安定に動作するカラーフレーム検出回路が必要である。しかしながら特許文献１に記載されるような技術によれば、特定のラインだけの検出結果から平均化した出力を得るには長時間を要し、中継等の信号を扱う場合に安定に欠ける虞があった。
【００１２】
本発明の目的は、より安定に動作する応答性の速いカラーフレーム検出回路および映像信号変換装置を提供することにある。
【課題を解決するための手段】
【００１３】
前記目的を達成する本発明の一つのアスペクトに係るカラーフレーム検出回路は、入力映像信号中のカラーバースト信号に同期した再生サブキャリア信号を発生するバースト制御発振回路と、入力映像信号の４フレーム分のフレーム情報と水平走査線番号を計数する同期再生回路と、水平走査線番号とフレーム情報とに従って、再生サブキャリア信号から水平走査線周期毎に位相をずらした変調サブキャリア信号を生成する移相回路と、変調サブキャリア信号と入力映像信号の水平同期パルス信号との相対位相を検出するサブキャリア／水平同期検出回路と、を備え、同期再生回路は、相対位相の時間的な変動に基づいて、移相回路における変調サブキャリア信号に対する位相のずらし量を制御する。
【００１４】
第１の展開形態のカラーフレーム検出回路において、同期再生回路は、相対位相の時間的な変動に基づいて水平走査線番号の計数順を変更することで、ずらし量を制御するようにしてもよい。
【００１５】
第２の展開形態のカラーフレーム検出回路において、サブキャリア／水平同期検出回路は、変調サブキャリア信号の１周期内の所定の位相範囲で水平同期パルス信号を計数する第１のカウンタと、変調サブキャリア信号の１周期内の所定の位相範囲外で水平同期パルスを計数する第２のカウンタと、を含み、同期再生回路は、第１および第２のカウンタのいずれかが先に所定数を計数したかに基づいてずらし量を制御するようにしてもよい。
【００１６】
第３の展開形態のカラーフレーム検出回路において、所定の位相範囲の大きさを、所定の位相範囲外の大きさに比べて小さく設定し、同期再生回路は、第１のカウンタが第２のカウンタより先に所定数を計数した場合には、変調サブキャリア信号の位相を１８０度ずらすようにしてもよい。
【００１７】
第４の展開形態のカラーフレーム検出回路において、所定の位相範囲を、変調サブキャリア信号をデジタル値で表した際の上位の複数ビットをデコードした値から定めてもよい。
【００１８】
第５の展開形態のカラーフレーム検出回路において、再生サブキャリア信号は、デジタル値で表される鋸波状の信号であって、移相回路は、水平走査線番号と４フレーム分のフレーム情報とにそれぞれ対応する値を鋸波状の信号に対して加算または減算し、演算結果を変調サブキャリア信号として出力してもよい。
【００１９】
第６の展開形態のカラーフレーム検出回路において、再生サブキャリア信号は、鋸波状の信号であって、バースト制御発振回路は、鋸波状の信号を発生する累積積分演算回路と、カラーバースト信号と鋸波状の信号とを乗算して、乗算結果の低周波成分に基づいて鋸波状の信号の発生周期を調整する調整回路と、を含んでもよい。
【００２０】
第７の展開形態のカラーフレーム検出回路において、累積積分演算回路は、基準クロック毎に所定値を加算して鋸波状の信号を発生する演算回路と、鋸波状の信号の１周期においてそれぞれの所定のクロック間隔でそれぞれの補正値を生成する複数の補正カウンタと、を備え、演算回路は、鋸波状の信号の発生過程で補正値を加減算するようにしてもよい。
【発明の効果】
【００２１】
本発明によれば、複数のラインの検出結果を元にカラーバーストと同期信号の相対位相の検出を行って、より安定に動作する応答性の速いカラーフレーム検出回路を実現することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施形態に係るカラーフレーム検出回路は、１カラーフレーム（４フレーム、８フィールド）期間分のフレーム情報と６２５本の走査線番号（ラインナンバー）を計数する同期再生回路（図１の１２）と、入力カラーバースト信号に同期したサブキャリア信号を出力するバースト制御発振回路（図１の９）と、水平周期毎に走査線番号やフレーム情報に応じて位相をずらした変調サブキャリア信号を出力する移相回路（図１の１３）と、変調サブキャリア信号と水平同期パルスとを入力して、変調サブキャリア信号と水平同期パルスとの間の位相を判定するサブキャリア／水平同期位相検出回路（図１の１４）とを備える。そしてサブキャリア／水平同期位相検出回路の判定結果を同期再生回路に帰還するように構成される。このような構成のサブキャリア／水平同期位相検出回路は、連続波である再生サブキャリアの位相を１Ｈ毎に順次ずらした変調サブキャリア信号と再生ＰＡＬパルスを使用し、特定のライン番号のところだけの検出ではなく全ラインにわたってサブキャリア／水平同期位相検出結果を得るように動作する。同期再生回路は、サブキャリア／水平同期の相対位相の時間的な変動に基づいて、移相回路における変調サブキャリア信号に対する位相のずらし量を制御する。このように構成されるカラーフレーム検出回路は、検出の結果に対して多数決判定による平均化を行い、検出特性にヒステリシス特性を持たせ、カラーフレーム情報を出力するように動作する。
【００２３】
このようなカラーフレーム検出回路は、ＰＡＬコンポジット信号からコンポーネント信号に変換する映像信号変換装置において使用され、雑音が混入した入力映像信号から安定に高速にカラーフレーム情報を検出することができる。以下、図面を参照し、実施例に即し、より詳しく説明する。
【実施例】
【００２４】
図１は、本発明の実施例に係る映像信号変換装置の構成を示すブロック図である。図１において、映像信号変換装置は、Ａ／Ｄコンバータ２、Ｙ／Ｃ分離回路３、デコーダ回路４、フォーマッタ５、カラーフレーム付加（ＣＦ付加）回路６、Ｐ／Ｓ回路７、バースト制御発振回路（ＢＣＯ）９、同期分離回路１０、Ｈ−ＰＬＬ回路１１、同期再生回路１２、移相回路１３、ＳＣ／Ｈ位相検出回路１４を備える。そして、映像信号変換装置は、入力端子１に供給されたＰＡＬアナログ信号をＳＤＩ（シリアルデジタルインタフェース）出力信号に変換して出力端子８から出力する。
【００２５】
入力端子１に供給されたＰＡＬアナログ信号は、Ａ／Ｄコンバータ２で１０ビットパラレルデジタル信号に変換され、Ｙ／Ｃ分離回路３で輝度信号と色信号に分離される。デコーダ回路４は、Ｙ／Ｃ分離回路３から出力される色信号とバースト制御発振回路９から出力される信号とを入力し、サブキャリアを含まないコンポーネント信号をフォーマッタ５に出力する。フォーマッタ５は、Ｙ／Ｃ分離回路３から出力される輝度信号とデコーダ回路４から出力される色信号とを入力し、同期信号を付加するなど所定のフォーマットに変換したコンポーネントパラレル信号をカラーフレーム付加回路６に出力する。カラーフレーム付加回路６は、同期再生回路１２から出力される８フィールドシーケンスを示す信号を入力し、所定の補助信号の形式として、Ｐ／Ｓ回路７に出力する。Ｐ／Ｓ回路７は、２７０Ｍｂｐｓのシリアルデジタル信号を出力端子８に出力する。
【００２６】
また、入力端子１に供給されたＰＡＬアナログ信号は、同期分離回路１０にも供給される。同期分離回路１０は、映像信号に付加されている複合同期信号（水平同期と垂直同期を含む）を分離してＨ−ＰＬＬ回路１１に供給する。Ｈ−ＰＬＬ回路１１は、一水平同期信号期間（１Ｈ）の１／１７２８の周期の２７ＭＨｚに逓倍したクロックを出力し、各部に供給するとともに、水平同期パルス（Ｈパルス）の他にフレーム周期の同期情報もあわせて同期再生回路１２に出力する。
【００２７】
さらに、Ａ／Ｄコンバータ２から出力される１０ビットパラレルデジタル信号は、バースト制御発振回路９にも供給される。バースト制御発振回路９は、デコーダ回路４と移相回路１３に再生サブキャリア信号を出力するとともに、同期再生回路１２にＰＡＬパルス発生信号を出力する。移相回路１３は、同期再生回路１２から出力される位相制御信号を入力し、この位相制御信号を元に出力位相を変化させた変調サブキャリア信号をＳＣ／Ｈ位相検出回路１４に供給する。ＳＣ／Ｈ位相検出回路１４は、移相回路１３から出力される変調サブキャリア信号と同期再生回路１２から出力される比較用水平同期パルスとを入力し、比較用水平同期パルスと変調サブキャリアとの相対位相を検出し、位相が反転していた時に同期再生回路１２に信号を送り出す。同期再生回路１２は、Ｈ−ＰＬＬ回路１１、バースト制御発振回路９、ＳＣ／Ｈ位相検出回路１４から出力される信号を入力し、８フィールド周期の同期信号を再生する。
【００２８】
次に、バースト制御発振回路９の詳細について説明する。図２は、バースト制御発振回路の構成を示すブロック図である。再生サブキャリアを生成する回路に使用するクロックの周波数は、水平同期信号（周波数１５．６２５ＫＨｚ）を元に逓倍（１，７２８倍）した２７ＭＨｚである。２７ＭＨｚに対し単純な整数比にないサブキャリア（４．４３３６１８７５ＭＨｚ）を発生する方法としては、例えば、特願平１０−２７９２９７号公報におけるクロック周波数変換方法がある。
【００２９】
このバースト制御発振回路９は、２７ＭＨｚのクロックを使って単位加算値を累積加算することで鋸波状に変化するサブキャリア信号を生成する。演算回路６３とラッチ６４は、１６ビットの累積加算を行い、扱える値は、０から６５５３５までの範囲である。ここで鋸波の１周期３６０度を６５５３６に対応させて計算する。演算回路６３のキャリーを捨てることで演算結果が６５５３６（３６０度）のときは、０（０度）となり好ましい。１６ビット演算回路６３のキャリーは、いわばサイクル数を示し、１６ビットで３６０度未満の位相を示していることになる。ＰＡＬ方式では、２７ＭＨｚの４，３２０，０００クロック期間とサブキャリア７０９，３７９サイクル期間とが一致する。両者に共通な周期は、映像信号の１フレームの期間である。１フレーム期間の目標とする累積加算値は、７０９，３７９サイクル×６５，５３６＝４６，４８９，８６２，１４４となる。したがって、単位加算値は、１０７６１．５４２１６となり１６ビットでは表せない小数点以下の値を含むので近似値を使用して累積加算を行う。誤差分は、一時的に単位加算値を変更することで補正できるが、一挙に行うとジッタを発生するので、分散させている。単位加算値１０７６２を繰返し加算するとサブキャリア周波数に近い周波数となるが、正確な周波数からずれている。このずれを補正する方法として、ここでは４つの補正を行っている。第１の補正として２クロックに１回、単位加算値を−１、第２の補正として２４クロックに１回、＋１、第３の補正として２０１５クロックに１回、＋１、第４の補正として２，１６０，０００クロックに１回、＋１する。第１〜第４のそれぞれの補正を行う補正カウンタ６７、６８、６９、７０によって、補正値発生回路６５は、誤差分を分散させる信号を発生して演算回路６３に出力する。共通周期カウンタ６６は、入力端子５２に供給される２７ＭＨｚクロックを４，３２０，０００計数して補正カウンタ６７、６８、６９、７０をリセットする信号として供給する。補正カウンタ６７、６８、６９、７０にも２７ＭＨｚクロックが供給されている。
【００３０】
以上のようにバースト制御発振回路９を構成することで、ジッタの少ないサブキャリア周波数の鋸波状の信号が生成される。しかしこれだけでは、入力のカラーバースト信号に位相的に同期したサブキャリア信号になっていない。カラーバースト信号に位相的に同期したサブキャリア信号を生成するために、ラッチ６４の出力は、ＳｉｎＲＯＭ５７で正弦波状の信号に変換され、掛算器（ＭＰＹ）５８に供給される。入力端子５１に供給されたパラレルデジタル信号は、カラーバースト信号成分を通過させるバンドパスフィルタ（ＢＰＦ）５６を経て掛算器（ＭＰＹ）５８に供給される。掛算器（ＭＰＹ）５８は、ＳｉｎＲＯＭ５７の出力信号とバンドパスフィルタ５６の出力信号との乗算を行い、ローパスフィルタ（ＬＰＦ）５９に出力する。ローパスフィルタ（ＬＰＦ）５９の出力は、位相差に応じて変化する信号となる。ＰＡＬでは、１Ｈ（１水平同期）毎に９０度位相が相違しており、２Ｈの平均を行うと一定値になる。２Ｈ平均化回路６１は、入力端子７１に供給されたバーストフラグに応じて２Ｈの位相誤差の平均値を出力し、切替器６２を経て一時的に演算回路６３に供給され、所定の位相に収斂するループ構成としている。このようにループ構成とすることで、入力のカラーバースト信号に位相的に同期した鋸波状の再生サブキャリア信号がラッチ６４から得られる。
【００３１】
出力端子５４に供給される信号は、デコーダ回路４で色信号の復調に使用される１６ビットの信号である。出力端子５３に供給される信号は、移相回路１３に供給される信号で同じ信号である。
【００３２】
一方、スライス回路６０は、ローパスフィルタ（ＬＰＦ）５９の出力信号に対して所定の値との比較を行い、カラーバーストの付いている期間には、２Ｈ周期の信号を出力端子５５に出力する。出力端子５５から出力される信号は、同期再生回路１２に供給されるＰＡＬパルス発生信号に相当する。なお、鋸波状のサブキャリア信号として３６０度を２１６として演算しているので、スライス回路６０は、鋸波状のサブキャリア信号に固定値を加算し、桁上げのキャリーを捨てると、固定値に対応して位相がずれた信号を容易に作ることができる。このようにして位相をずらすことはアナログ技術では困難であるが、デジタル技術では容易である。
【００３３】
次に、同期再生回路１２、移相回路１３、ＳＣ／Ｈ位相検出回路１４の詳細について説明する。図３は、同期再生回路、移相回路、ＳＣ／Ｈ位相検出回路の構成を示すブロック図である。図３において、ＰＡＬＦＦ３８、比較回路３９、１Ｆｒカウンタ回路４０、２フレームイネーブルパルス回路（２ＦｒＥＮ）４１、４Ｆｒパルスカウンタ４２が図１の同期再生回路１２を構成する。また、加算回路４３、セレクタ４４、乗算回路４５。移相演算回路２９が、図１の移相回路１３に相当する。さらに、ＳＣ／Ｈセンター調整回路３０、デコーダ（ＳＣＤＥＣ）３２、反転回路（インバータ）３３、ＮＧカウンタ３４、ＯＫカウンタ３５、ＯＲ回路３６が図１のＳＣ／Ｈ位相検出回路１４を構成する。
【００３４】
Ｈ−ＰＬＬ回路１１から入力端子２３に供給されるＨパルスと入力端子２２に供給されるフレーム周期パルスは、１Ｆｒカウンタ回路４０に供給される。１Ｆｒカウンタ回路４０は、１フレーム分のライン番号に相当する０から６２４を計数する１０ビットのカウンタであって、カウンタの値ＬＮ９〜ＬＮ０と６２５ライン周期の、跳び越し走査にかかわる奇数フィ−ルド／偶数フィールドを示すパルスを出力端子２８に出力する。
【００３５】
ＰＡＬＦＦ３８は、Ｈパルスに応じて反転するフリップフロップであって、同期再生回路１２から入力端子２４に供給されるＰＡＬパルス発生信号でリセットされ、２Ｈ周期の対称な矩形波のＰＡＬパルスを出力する。比較回路３９は、１Ｆｒカウンタ回路４０の出力の最下位ビットＬＮ０とＰＡＬＦＦ３８から出力される２Ｈ周期の信号とが一致しているかを判定し、１ビットの２フレーム周期の信号を出力する。２フレームイネーブルパルス回路（２ＦｒＥＮ）４１は、比較回路３９から出力される信号と１Ｆｒカウンタ回路４０から出力される信号とを入力してフレーム周期で１Ｈ幅のパルスを出力する。４Ｆｒパルスカウンタ４２は、２フレームイネーブルパルス回路（２ＦｒＥＮ）４１の出力に応じて反転する１ビットのカウンタであって、４フレーム周期のパルスを出力する。また、４Ｆｒパルスカウンタ４２は、ＮＧカウンタ３４からの信号が入力された場合には、２フレームイネーブルパルス回路（２ＦｒＥＮ）４１から出力される２フレームパルスの信号によらず、反転した信号を出力する。
【００３６】
次に、移相演算回路２９を制御して、遅延したＨパルスで観測すると一定の位相になる変調サブキャリアを得る部分について説明する。乗算回路４５は、１Ｆｒカウンタ回路４０から出力されるライン番号（０〜６２４）を示す信号と固定値１０５とを乗算して移相演算回路２９に出力する。この時、乗算回路４５の出力の値は、０〜６５５２０となる。乗算回路４５の出力は、再生サブキャリアをライン毎に約０．５８度、１フレームでは３６０度ずらす信号となる。なお、乗算回路４５は、６２５通りの固定的な値との乗算を行う回路であり、ＲＯＭ（リードオンリーメモリ）によるテーブルを使って実現してもよい。
【００３７】
２ビットの加算回路４３は、１Ｆｒカウンタ回路４０から出力される下位２ビットの４Ｈ周期となる信号ＬＮ０、ＬＮ１と、もう１つの２ビットの信号とを加算し出力する。もう一方の信号とは、４Ｆｒパルスカウンタ４２から出力される信号を上位ビットとし、比較回路３９から出力される２フレーム周期の信号を下位ビットとした２ビットの信号である。セレクタ４４は、２ビットの加算回路４３から出力される４通りを示す信号によって、２７０度、１８０度、９０度、０度にそれぞれ対応する値０．７５×２１６、０．５×２１６、０．２５×２１６、０のいずれかの値を選択して移相演算回路２９に信号を出力する。
【００３８】
移相演算回路２９は、図２の出力端子５４から入力端子２１に供給される１６ビットの鋸波状の再生サブキャリア信号を入力する。そして、セレクタ４４から出力される９０度刻みの１６ビットの移相制御信号と、乗算回路４５から出力される１フレームに渡って変化する１６ビットの移相制御信号とを加算あるいは減算することによって、ライン毎に位相が変化する再生サブキャリア信号を一定の位相となる変調サブキャリア信号に変換して、ＳＣ／Ｈセンター調整回路３０に出力する。
【００３９】
ＳＣ／Ｈセンター調整回路３０は、移相演算回路２９から出力される変調サブキャリア信号に対し所定の固定的な位相変化を与え、１６ビットの信号から上位８ビット分の信号を取り出して出力する。デコーダ３２は、ＳＣ／Ｈセンター調整回路３０から出力される信号のうち上位２ビットをデコードし、３６０度を４分割して平均的にはデューティ比１／４となる信号を出力する。デコーダ３２から出力される信号は、ＮＧカウンタ３４のカウントイネーブルとして供給されるとともに、反転回路３３を介してＯＫカウンタ３５のカウントイネーブルとしても供給される。
【００４０】
一方、入力端子２３に供給されたＨパルスは、遅延回路４６を経てＮＧカウンタ３４とＯＫカウンタ３５にカウント用のクロックとして供給される。この遅延したＨパルスに応じてＮＧカウンタ３４とＯＫＧカウンタ３５の内、カウントイネーブルとなっているいずれか一方のカウンタのカウント値が増加する。カウントイネーブルとなっているいずれか一方のカウンタは、カウント値が例えば最大値１５になるとキャリーを出力する。出力されたキャリーは、ＯＲ回路３６を経てＮＧカウンタ３４とＯＫカウンタ３５とをリセットする。ここで変調サブキャリア信号の位相が反転していたときには、リセットされる前にＮＧカウンタ３４のキャリーが先に出る。このキャリー信号は、４Ｆｒパルスカウンタ４２に送られ、４Ｆｒパルスカウンタ４２の出力極性を反転させる。４Ｆｒパルスカウンタ４２の出力極性が反転すると、加算回路４３の出力は、２加算され、セレクタ４４の選択する位相が１８０度変化する。これによって移相演算回路２９は、セレクタ４４と乗算回路４５との出力によって再生サブキャリア信号の位相を１８０度ずらし、ＯＫカウンタ３５だけが増加するような変調サブキャリアを発生するように動作する。
【００４１】
図４は、変調サブキャリアと遅延Ｈパルスの位相関係を模式的に示す図である。縦軸が変調サブキャリアの振幅（ＳＣ／Ｈセンター調整回路３０の出力相当）を表し、横軸が時間を表す。横軸には遅延Ｈパルスの位置が示される。また、変調サブキャリアと遅延Ｈパルスの相対的位相に対して、ＯＫカウンタ３５が増加する領域（ＯＫ）とＮＧカウンタ３４が増加する領域（ＮＧ）とが示されている。図４（ａ）に示すように、遅延ＨパルスがＨ１の場合、ＯＫカウンタ３５だけがカウントを実行し、ＮＧカウンタ３４は停止している。ノイズ等のなんらかの理由でＨ１からＨ２に相対位相が変化すると、ＮＧカウンタ３４だけが増加するようになる。Ｈ２の位相の状態が継続するとＮＧカウンタ３４は、キャリーを出し、４Ｆｒパルスカウンタ４２の出力が反転する。これによって変調サブキャリアの位相が反転し、図４（ｂ）に示す位相関係に遷移する。ＯＫカウンタ３５の領域（ＯＫ）は、ＮＧカウンタ３４の領域（ＮＧ）に比して広く、Ｈ１とＨ２の中間の位相状態では以前の状態を保持する。すなわち、４つの領域の２つが確定した領域で残り２つが過去に定まった状態の領域となりヒステリシスをもった動作がなされる。ここで例えば２分割で検出したと仮定すると、ヒステリシスがない動作となる。この場合、中間位相のところでは、わずかなジッタによって、ＳＣ／Ｈ検出結果が不必要な反転を頻発してしまい動作が安定しなくなる。なお、第４図における格子は、３６０度を４分割した目盛を表してあり、２７ＭＨｚクロックの間隔ではない。サブキャリア信号の１サイクル期間に対する２７ＭＨｚのクロック数は、約６．０９である。したがって、平均的には４分割した目盛として表されるが、瞬時的には２７ＭＨｚクロックによって分割位置が変動している。
【００４２】
ところで、ＰＡＬ方式の１Ｈ期間におけるサブキャリアのサイクル数は、２８３．７５１６サイクルである。小数点部分に着目すると、１Ｈ毎に２７０度と約０．５８度サブキャリアの位相をずらすとＨ周期と一致する。遅延回路４６は、１Ｆｒカウンタ回路４０が変化した後に、ＯＫカウンタ３５とＮＧカウンタ３４とが計数するようにタイミングをずらしている。
【００４３】
なお、上記の加算回路４３とセレクタ４４とを、入力ビット数が４ビットのＲＯＭに置き換えることも可能である。また、２Ｈ周期にＳＣ／Ｈを検出するようにすると、セレクタ４４が出力する位相をずらす信号は、０度と１８０度の２つとしてもよく、加算回路４３も１ビットでよい。ただし、ＮＧカウンタ３４のキャリー出力と４Ｆｒパルスカウンタ４２間に、２Ｈ幅パルスを１Ｈ幅パルスに狭くする回路を追加する必要がある。さらに、移相演算回路２９のビット数を１６ビットとしたが、精度を必要としなければビット数を大幅に減らすことも可能である。例えば７ビットであれば３６０度を１２８に分割したことになり、誤差が２．８度に相当するが、ＳＣ／Ｈ検出の精度としては十分である。また、ＳＣ／Ｈセンター調整回路３０は、再生サブキャリアの位相が適当な関係でよければ、必ずしも無くても良い。
【００４４】
図３によるＳＣ／Ｈ検出回路は、Ｈのタイミングでいつも一定な位相となる変調サブキャリアを生成し、ＳＣ／Ｈを検出するものであるが、移相演算回路２９の前に遅延回路４６から出力される信号をクロックとし再生サブキャリアをラッチする回路を追加して、演算速度を遅くする方法もある。遅くすることで後段の処理量を軽減できる。
【００４５】
また、ＯＫカウンタ３５とＮＧカウンタ３４のキャリーを出すまでのカウント数は、必要に応じて設定すればよい。キャリーが出るまでのカウント数を両者とも例えば８としても良い。このカウント数を８とした場合、入力信号が別のカラーフレーム信号に切り替わったときには少なくとも８Ｈ相当待つことになる。入力信号に混入した雑音の影響を受けても少なくとも８Ｈの待ちがあることで誤検出が減る。さらに、雑音に影響されにくくするためキャリーがでるまでのカウント値を、ＮＧカウンタを３１、ＯＫカウンタを７などとしてもよい。カウント値をこのようにすることで、半分の頻度でいずれかがカウントしている状況ではＯＫカウンタのキャリーが先に出て、ＳＣ／Ｈを反転しにくくする。ただし、反転したＳＣ／Ｈへの切替の応答は遅くなる。必要に応じてキャリーがでるまでのカウント値を設定することが好ましい。
【００４６】
ところで、モニタ用ラッチ３１は、出力端子２５にＳＣ／Ｈモニタ信号を出力する。例えば、ＳＣ／Ｈが正確である信号源から供給されるＰＡＬ信号を装置の入力（第１図の入力端子１）に接続し、ＳＣ／Ｈセンター調整回路３０で固定的に位相をずらし、出力端子２５の出力信号が所定の値、例えば、（図４のように）９６近傍の値になるようにモニタしながら調整することが出来る。なお、この場合、出力端子２５の信号は８ビットの信号としたが、例えば１０進数で９６±４の範囲に入っているかを示す比較回路を追加し、出力として１ビットの信号を得るようにするようにしてもよい。
【００４７】
図５は、図３の各部の信号の値を４フレーム期間に渡って示す図である。図５の各列について説明する。（１）列目の行番号は、図の説明のための区別を表し、行番号８と９、１６と１７、２４と２５、３２と１、のそれぞれの間が映像のフレームの遷移するところを示す。なお、行番号６、１４、２２、３０には、それぞれ６１８ライン分の情報があるが、記載を省略してある。（２）列は、４Ｆｒパルスカウンタ４２の出力信号を示す。（３）列は、ＰＡＬＦＦ３８の出力であるＰＡＬパルスを示す。（４）列は、比較回路３９の出力、すなわちＰＡＬパルスとＬＮ０の比較結果である２フレームパルスを示す。（５）列は、１Ｆｒカウンタ回路４０の１０ビット出力信号を１０進数で示す。すなわち、ライン番号ＬＮが０〜６２４で示される。（６）列は、１Ｆｒカウンタ回路４０の下位２ビットＬＮ１、ＬＮ０を示す。（７）列は、加算回路４３の２ビット出力、すなわちセレクタ４４の制御入力を１０進数で示す。（８）列は、セレクタ４４の出力を、移相するサブキャリアの角度で示す。加算回路４３の２ビット出力が０、１、２、３である場合にそれぞれ対応して０、２７０、２８０、９０度、サブキャリアが移相される。（９）列は、乗算回路４５の出力を、移相するサブキャリアの角度で示す。すなわち、（固定値１０５）×（ライン番号ＬＮ）×３６０／２１６が角度で示される。
【００４８】
図５において、行番号１１を例にとると、４Ｆｒパルスカウンタ４２の出力信号は０、
２フレームパルスは１であり、ＬＮ１＝１、ＬＮ０＝０であるので、加算回路４３の出力が１＋２＝３となる。これに対応してサブキャリアが移相される角度は９０度となる。さらに、ライン番号が２であるので、１０５×２×３６０／２１６＝１．１５度、サブキャリアが移相され、合計の移相角度は、９１．１５度となる。
【００４９】
また、図５において、ＮＧカウンタ３４がキャリーを出した時には４Ｆｒパルスカウンタ４２の出力が反転する。これによって、例えば、１〜８行の状態は、それぞれ１７〜２４行の状態に遷移し、ライン番号は同じであっても、（８）列の値は、１８０度ずれることを表している。
【００５０】
カラーフレーム検出回路は、Ｈタイミングで観測するといつも一定の位相となる変調サブキャリア信号を生成している。そして変調サブキャリア信号を９０度単位の変化と６２５ラインに渡って変化させる２種に分けて生成している。９０度単位の位相ずらしは、４Ｈ周期で一巡し、４Ｈと１フレームの関係が６２５／４＝１５６．２５となる。１フレームカウンタの１０ビットのうち下位２ビットだけを使用し、上位８ビットを使用しない。小数点以下の０．２５サイクルは、２フレーム周期パルスと４フレーム周期の情報とを組み合わせて４フレームに渡って９０単位で連続して変化する信号を生成している。このように、１フレームカウンタの１０ビットのうち下位２ビットだけを使用している。
【００５１】
以上のようにＳＣ／Ｈ位相検出回路１４は、ＯＫカウンタ３５とＮＧカウンタ３４による競合カウンタ回路で平均化処理を行う。そして、その結果を４Ｆｒパルス発生回路４２にフィードバックするループ構成にすることでヒステリシスを持たせた構成としている。
【００５２】
このような構成のＳＣ／Ｈ位相検出回路１４を含むカラーフレーム検出回路は、特定のラインの情報だけを使用してＳＣ／Ｈを検出するのはなく、全ラインに渡ってＳＣ／Ｈを検出していること、位相検出の境界にヒステリシス特性を持たせていること、複数回の検出結果を使用することなどによって雑音混入等に対してより安定に動作する。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例に係る映像信号変換装置の構成を示すブロック図である。
【図２】バースト制御発振回路の構成を示すブロック図である。
【図３】同期再生回路、移相回路、ＳＣ／Ｈ位相検出回路の構成を示すブロック図である。
【図４】変調サブキャリアと遅延Ｈパルスの位相関係を模式的に示す図である。
【図５】４フレーム期間に渡る各部の信号の値を示す図である。
【符号の説明】
【００５４】
１、２１、２２、２３、２４、５１、５２、７１  入力端子
２  Ａ／Ｄコンバータ
３  Ｙ／Ｃ分離回路
４  デコーダ回路
５  フォーマッタ
６  カラーフレーム付加回路
７  Ｐ／Ｓ回路
８、２５、２６、２７、２８、５３、５４、５５  出力端子
９  バースト制御発振回路
１０  同期分離回路
１１  Ｈ−ＰＬＬ回路
１２  同期再生回路
１３  移相回路
１４  ＳＣ／Ｈ位相検出回路
２９  移相演算回路
３０  ＳＣ／Ｈセンター調整回路
３１  モニタ用ラッチ
３２  デコーダ
３３  反転回路
３４  ＮＧカウンタ
３５  ＯＫカウンタ
３６  ＯＲ回路
３８  ＰＡＬＦＦ
３９  比較回路
４０  １Ｆｒカウンタ回路
４１  ２フレームイネーブルパルス回路（２ＦｒＥＮ）
４２  ４Ｆｒパルスカウンタ
４３  加算回路
４４  セレクタ
４５  乗算回路
４６  遅延回路
５６  バンドパスフィルタ（ＢＰＦ）
５７  ＳｉｎＲＯＭ
５８  掛算器（ＭＰＹ）
５９  ローパスフィルタ（ＬＰＦ）
６０  スライス回路
６１  ２Ｈ平均化回路
６２  切替器
６３  演算回路
６４  ラッチ
６５  補正値発生回路
６６  共通周期カウンタ
６７、６８、６９、７０  補正カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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