(57)【要約】      （修正有）【課題】  スタンバイ時においても電源電圧、動作状態を示す制御情報を保持可能なマイクロコンピュータを提供する。【解決手段】  外部から供給された電源電圧を降圧することで内部電源電圧を生成する降圧回路と、上記降圧回路の出力電圧が供給されることで動作する内部論理回路とを含み、スタンバイ状態に遷移可能なマイクロコンピュータにおいて、スタンバイ状態で上記内部電源電圧の供給が遮断される第１エリア２９と、スタンバイ状態で上記内部電源電圧の供給が維持される第２エリア２３と、外部から供給された電源電圧が供給される第3エリア２８とを設け、上記第１エリアには、スタンバイに関する制御情報を出力する制御回路１９を設け、上記第３エリアには、スタンバイ状態に遷移する際に上記制御情報を取り込んで保持可能な記憶部６６を設けることにより、スタンバイ状態でも上記制御情報を失わずに済む。【選択図】        図５
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【特許請求の範囲】
【請求項１】
外部から供給された電源電圧を降圧することで内部電源電圧を生成する降圧回路と、
上記降圧回路の出力電圧が供給されることで動作する内部論理回路と、を含み、
アクティブ状態からスタンバイ状態に遷移可能なマイクロコンピュータであって、
上記内部論理回路は、スタンバイ状態で上記内部電源電圧の供給が遮断される第１エリアと、
スタンバイ状態で上記内部電源電圧の供給が維持される第２エリアと、
上記外部から供給された電源電圧が供給される第３エリアとを含み、
上記第１エリアには、スタンバイ状態に関する制御情報を出力する制御回路が設けられ、
上記第３エリアには、スタンバイ状態に遷移する際に上記制御情報を取り込んで保持可能な記憶部が設けられて成るマイクロコンピュータ。
【請求項２】
上記第３エリアは、上記スタンバイ状態で、上記外部からの電源電圧供給が維持される請求項１記載のマイクロコンピュータ。
【請求項３】
外部から供給された電源電圧を降圧することで内部電源電圧を生成する降圧回路と、
上記降圧回路の出力電圧が供給されることで動作する内部論理回路と、を含み、
アクティブ状態からスタンバイ状態に遷移可能なマイクロコンピュータであって、
スタンバイ状態で上記内部電源電圧の供給が遮断される第１エリアと、
スタンバイ状態で上記内部電源電圧の供給が維持される第２エリアと、
上記外部から供給された電源電圧が供給される第３エリアとを含み、
上記内部論理回路は上記第１エリアと第２エリアとを含み、
上記第１エリアには、スタンバイに関する制御情報を出力可能な中央処理装置と、上記スタンバイに関する制御情報を保持可能な第１フリップフロップ回路と、が設けられ、
上記第３エリアには、スタンバイ状態に遷移する際に上記第１フリップフロップ回路に格納された制御情報を取り込んで保持可能な第２フリップフロップ回路が設けられて成るマイクロコンピュータ。
【請求項４】
上記第１エリアには、更に上記降圧回路に対するトリミング情報を保持可能な第１トリミングレジスタが設けられ、
上記第３エリアには、スタンバイ状態に遷移する際に上記第２フリップフロップ回路の出力信号に基づいて上記第１トリミングレジスタの保持情報を取り込んで保持可能な第２トリミングレジスタが設けられた請求項３記載のマイクロコンピュータ。
【請求項５】
上記第１エリアには、更にスタンバイ状態時に内部電源電圧が供給されるモジュールの情報を保持可能な第１モジュール選択レジスタが設けられ、
上記第３エリアには、スタンバイ状態に遷移する際に上記第２フリップフロップ回路の出力信号に基づいて上記第１モジュール選択レジスタの保持情報を取り込んで保持可能な第２モジュール選択レジスタが設けられた請求項４記載のマイクロコンピュータ。
【請求項６】
上記内部電源電圧で動作される第１フリップフロップ回路と、上記外部から供給される電源電圧で動作される第２フリップフロップ回路とは上記制御情報の伝達を可能とする専用線で互いに結合されて成る請求項３記載のマイクロコンピュータ。
【請求項７】
上記第３エリアは、上記第２トリミングレジスタの保持情報に従って、上記第２エリアに属する回路へ供給するための内部電源電圧をトリミング可能なトリミング回路を含む請求項６記載のマイクロコンピュータ。
【請求項８】
それぞれ上記トリミング回路によって出力電圧のトリミングが可能とされるレギュレータを含み、上記レギュレータは外部から供給される電源電圧に基づいて動作可能で、上記レギュレータによって、上記第１エリアに属する内部回路の電源電圧が形成される請求項７記載のマイクロコンピュータ。
【請求項９】
アクティブ状態において第１レベルの第１電源電圧が供給され、スタンバイ状態において上記第１レベルよりも低いレベルの第２電源電圧が供給されるメモリセル部と、
スタンバイ状態において電源電圧供給が遮断され、アクティブ状態において上記第１レベルの第１電源電圧が供給されることで上記メモリセル部の動作を制御可能な制御部と、を含むＲＡＭを備え、
上記制御部は第１エリアに含まれ、上記メモリセル部は第２エリアに含まれる請求項８記載のマイクロコンピュータ。
【請求項１０】
上記レギュレータは、上記第１エリアに供給される上記第１電源電圧を形成可能な第１メインレギュレータと、
アクティブ時における上記第２エリアに供給される上記第１電源電圧を形成可能な第２メインレギュレータと、
スタンバイ時における上記第２エリアに供給される上記第２電源電圧を形成可能なスタンバイレギュレータと、を含み、スタンバイ状態時において上記第２メインレギュレータの出力端子は高インピーダンス状態に制御される請求項９記載のマイクロコンピュータ。
【請求項１１】
上記第１トリミングレジスタ及び上記第１モジュール選択レジスタには、上記第１メインレギュレータの出力電圧が供給される請求項１０記載のマイクロコンピュータ。
【請求項１２】
上記レギュレータは、上記第１エリアに供給される上記第１電源電圧を形成可能な第１メインレギュレータと、
アクティブ時における上記第２エリアに供給される上記第１電源電圧を形成可能な第２メインレギュレータと、
スタンバイ時における上記第２エリアにに供給される上記第２電源電圧を形成可能なスタンバイレギュレータと、
上記第１メインレギュレータの出力端子及びそれに短絡された上記第２メインレギュレータの出力端子と、上記スタンバイレギュレータから上記第２エリアへの電源電圧供給経路との間に配置されたスイッチと、を含む請求項９記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータ、さらには外部から供給された電源電圧を降圧して内部回路に供給する降圧回路を備えたマイクロコンピュータに関する。
【背景技術】
【０００２】
例えば特許文献１に記載されているように、半導体集積回路において、外部から供給される供給電圧を降圧回路で降圧し、この降圧後の電源電圧で内部回路を駆動する技術が知られている。このような半導体装置では、入出力インタフェースの電圧に合わせた単一電源電圧（たとえば３．３Ｖ）を採用しても、内部降圧を採用することにより、ＥＭＩの発生源となりやすい内部回路（コア回路）には低電圧を供給し、消費電力を低減することができる。
【０００３】
特許文献２には、小面積化を図りつつ、高性能で低消費電力とし、アクティブ用とスタンバイ用の２つの降圧電源回路の自動電圧調整を実現した半導体集積回路装置について記載されている。これによれば、固定電圧発生回路で形成された固定電圧を、抵抗回路と第１トリミングスイッチ設定信号により制御されるスイッチとにより電圧利得が調整される増幅回路で増幅して第１基準電圧を形成し、第１制御信号により活性化される第１出力バッファにより内部回路がアクティブ状態のときの内部降圧電圧を出力し、複数のＭＯＳＦＥＴと第２トリミングスイッチ設定信号により制御されるスイッチとにより上記ＭＯＳＦＥＴのしきい値電圧の組み合わせを調整して第２基準電圧を形成して、第２制御信号により活性化される第２出力バッファにより内部回路がスタンバイ状態のときの内部降圧電圧を出力するようにしている。
【０００４】
特許文献３には、書き込み／読み出し動作モード時においては、メモリセルアレイとその周辺回路に電源電圧を供給し、データ保持付待機モード時においては、上記メモリセルアレイには電源電圧を供給するものの、上記周辺回路への電源電圧を遮断するようにした半導体記憶装置が記載されている。
【０００５】
【特許文献１】特開２００３−３１８３５２号公報
【特許文献２】特開２００４−１３３８００号公報
【特許文献３】特開２０００−２９８９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体集積回路は、高電圧を印加できるトランジスタ（高耐圧ＭＯＳ）によって形成されるロジックと、耐圧は低いが高速動作可能なトランジスタ（コアＭＯＳ）によって形成されるコアロジックとに分かれる。マイクロコンピュータは、中央処理装置（ＣＰＵ）やその周辺回路はコアロジックとされる。これらコアロジックは、外部から供給された電源電圧Ｖｃｃを降圧回路で降圧して得た内部電源電圧Ｖｄｄが供給されることで動作される。一方、マイクロコンピュータに内蔵されるランダム・アクセス・メモリ（ＲＡＭ）は、メモリ部と制御部とで電源電圧の制御が異なる。例えばメモリ部に供給される電源電圧はマイクロコンピュータのスタンバイ状態において遮断されない。これはメモリ部の記憶情報が失われるのを回避するためである。ＲＡＭの制御部の電源端子には内部電源電圧が供給されるが、スタンバイ状態においては遮断され、０Ｖにされる。また、制御部への電源供給遮断と共にＲＡＭへのアクセス主体となるＣＰＵへの内部電源電圧の供給も遮断されており、スタンバイ状態時には、記憶情報の保持が必要なメモリ部以外のコアロジックは電源供給遮断状態となる。上記のような動作状態に基づいた電源電圧制御はシステムコントローラで行われる。このシステムコントローラはＶｄｄ系とＶｃｃ系とにそれぞれ設けられる。ソフトウェアによってアクティブ状態やスタンバイ状態を含む動作状態の制御が行われる場合、ＣＰＵにより動作状態を示す情報を設定するためのレジスタ設定が行われる。この動作は内部電源電圧Ｖｄｄ系内で閉じている。しかし、スタンバイ時にはＣＰＵ、Ｖｄｄ系共に電源が遮断されるため、上記レジスタに設定された動作状態を保持することが出来ず、更にはその保持された動作状態に基づく電源電圧の制御を行うことができない。
【０００７】
本発明の目的は、ソフトウェアによって設定されるスタンバイ状態においてもそのソフトウェアスタンバイ状態の情報を保持可能なマイクロコンピュータを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、外部から供給された電源電圧を降圧することで内部電源電圧を生成する降圧回路と、上記降圧回路の出力電圧が供給されることで動作する内部論理回路とを含み、通常動作状態（アクティブ状態）、スタンバイ状態を含む複数の動作状態を有し、アクティブ状態からスタンバイ状態に遷移可能なマイクロコンピュータにおいて、スタンバイ状態で上記内部電源電圧の供給が遮断される第１エリアと、スタンバイ状態で上記内部電源電圧の供給が維持される第２エリアと、上記外部から供給された電源電圧に基づいて動作可能であってスタンバイ状態時も上記外部電源供給が維持される第３エリアとを設け、上記第１エリアには、スタンバイに関する制御情報を出力する制御回路を設け、上記第３エリアには、スタンバイ状態に遷移する際に上記制御情報を取り込んで保持可能な記憶部を設ける。また、上記アクティブ状態とは上記第１、第２エリアに対し内部電源電圧が供給され、第３エリアに対し外部電源電圧が供給される状態であり、何れの回路も動作可能な状態にあるものである。更に、上記動作状態の設定方法として、外部から動作モードを指定される場合と、ＣＰＵによってソフトウェア制御で動作モードを含む上記制御情報が設定される場合とがある。
【００１１】
上記の手段によれば、スタンバイ状態であっても電源供給が遮断されない第３エリアの記憶部に、スタンバイ状態に遷移する際に上記制御情報を上記電源遮断制御が行われる第１エリアから取り込んで保持することにより、スタンバイ状態で上記制御情報を失わずに済む。このことが、スタンバイ状態であることを保持可能なマイクロコンピュータの提供を達成する。
【００１２】
さらに具体的な態様としては、外部から供給された電源電圧を降圧することで内部電源電圧を生成する降圧回路と、
上記降圧回路の出力電圧が供給されることで動作する内部論理回路と、を含み、アクティブ状態からスタンバイ状態に遷移可能なマイクロコンピュータにおいて、スタンバイ状態で上記内部電源電圧の供給が遮断される第１エリアと、スタンバイ状態で上記内部電源電圧の供給が維持される第２エリアと、上記外部から供給された電源電圧を供給されスタンバイ状態であっても電源供給が遮断されない第３エリアとを設け、上記第１エリアには、スタンバイに関する制御情報を出力可能な中央処理装置と、上記スタンバイに関する制御情報を保持可能な第１フリップフロップ回路とを設け、上記第２エリアには、スタンバイ状態で上記内部電源の供給が維持されることにより内部情報を保持することが可能なＲＡＭのメモリセル部を設け、上記第３エリアには、スタンバイ状態に遷移する際に上記第１フリップフロップ回路に保持された制御情報を取り込んで保持可能な第２フリップフロップ回路を設けることができる。
【００１３】
このとき、上記第１エリアには、上記降圧回路を制御するためのトリミング情報を保持可能な第１トリミングレジスタと、スタンバイ時に電源電圧が供給されるモジュールの情報を保持可能な第１モジュール選択レジスタとを設け、上記第３エリアには、スタンバイ状態に遷移する際に、上記第２フリップフロップ回路の出力信号に基づいて上記第１トリミングレジスタの保持情報を取り込んで保持可能な第２トリミングレジスタと、スタンバイ状態に遷移する際に、上記第２フリップフロップ回路の出力信号に基づいて上記第１モジュール選択レジスタの保持情報を取り込んで保持可能な第２モジュール選択レジスタと設けることができる。上記制御情報の伝達の高速化を図るため、その情報を設定する主体であるＣＰＵと情報を設定されるフリップフロップ回路、及びレジスタとを同一内部電源領域に配置し、スタンバイ状態に遷移する際に設定された情報を高速に伝達するために上記第１フリップフロップ回路と第２フリップフロップ回路、上記第１トリミングレジスタと第２トリミングレジスタ、上記第１モジュール選択レジスタと第２モジュール選択レジスタとをレベルシフタを介して専用線で結合すると良い。
【００１４】
上記第３エリアには、上記第２トリミングレジスタの保持情報に従って、上記第２エリアに属する回路の電源電圧をトリミング可能なトリミング回路を設けることができる。
【００１５】
それぞれ上記トリミング回路によって出力電圧のトリミングが可能とされるレギュレータを設け、上記レギュレータによって、上記第１エリア及び第２エリアに属する回路の電源電圧を形成することができる。
【００１６】
アクティブ状態において第１レベルの第１電源電圧が供給され、スタンバイ状態において上記第１レベルよりも低いレベルの第２電源電圧が供給される第２エリアに含まれるメモリセル部と、スタンバイ状態において電源電圧供給が遮断され、アクティブ状態において上記第１レベルの第１電源電圧が供給されることで上記メモリセル部の動作を制御可能な第１エリアに含まれる制御部と、を含むＲＡＭを設けることができる。
【００１７】
その場合において、上記レギュレータは、上記制御部に供給される上記第１電源電圧を形成可能な第１メインレギュレータと、アクティブ時における上記メモリセル部に供給される上記第１電源電圧を形成可能な第２メインレギュレータと、スタンバイ時における上記メモリセル部に供給される上記第２電源電圧を形成可能なスタンバイレギュレータと、を設けることができる。このとき、電圧出力の衝突を避けるため、スタンバイ時には上記第２メインレギュレータの出力端子を高インピーダンス状態に制御する。
【００１８】
上記第１トリミングレジスタ及び上記第１モジュール選択レジスタには、上記スタンバイレギュレータの出力電圧を給することができる。
【００１９】
また、上記レギュレータは、上記制御部に供給される上記第１電源電圧を形成可能な第１メインレギュレータと、アクティブ時における上記メモリセル部に供給される上記第１電源電圧を形成可能な第２メインレギュレータと、スタンバイ時における上記メモリセル部に供給される上記第２電源電圧を形成可能なスタンバイレギュレータと、上記第１メインレギュレータの出力端子及びそれに短絡された上記第２メインレギュレータの出力端子と、上記スタンバイレギュレータから上記メモリセル部への電源電圧供給経路との間に配置されたスイッチとを含んで構成することができる。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２１】
すなわち、マイクロコンピュータにおいて、スタンバイ時においても動作状態を示す制御情報を保持することができる。
【発明を実施するための最良の形態】
【００２２】
図１には、本発明にかかるマイクロコンピュータの全体的な構成例が示される。
【００２３】
図１に示されるマイクロコンピュータ１０は、特に制限されないが、ＰＬＬ（フェーズ・ロックド・ループ）１１、トリミング回路１２、レギュレータ１３、フラッシュメモリ１７、ＢＳＣ（バスステートコントローラ）１８、ＣＰＵ（中央処理装置）１９、ＦＰＵ（浮動小数点ユニット）２０、その他のコアロジック２１、ＲＡＭ２２、システムコントローラ２５を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。上記フラッシュメモリ１７、ＢＳＣ１８、ＣＰＵ１９、ＦＰＵ２０は、システムバス２６によって信号のやり取り可能に結合される。
【００２４】
ＰＬＬ１１は、外部端子ＥＸＴＡＬを介して外部から入力されたクロック信号に同期したシステムクロック信号を生成する。生成されたシステムクロック信号はＣＰＵを含む各内部回路へ供給される。レギュレータ１３は、内部電源電圧Ｖｄｄを生成する。トリミング回路１２は、トリミング情報に基づいて上記レギュレータ１３によって生成される電圧レベルの調整を可能とする。フラッシュメモリ１７には、ＣＰＵ１９で実行されるプログラムが格納される。ＢＳＣ１８は、システムバスと２６と周辺バス２７との間に配置され、両バス間の信号の橋渡しの制御をする。ＣＰＵ１９は上記フラッシュメモリ１７内のプログラムを実行することによって所定の演算処理を行う。ＦＰＵ２０は、非整数に関係する命令を実行するために用いられる。ＲＡＭ２２は、特に制限されないが、メモリセル部２３とＲＡＭ制御部２４とを含み、上記ＣＰＵ１９での演算処理における作業領域などとして使用される。メモリセル部２３は、特に制限されないが、複数のスタティック型メモリセルがアレイ状に配列されて成る。ＲＡＭ制御部２４は、上記メモリセル部２３の動作を制御する。システムコントローラ２５は、Ｖｃｃ系コントローラ１４、レベルシフタ１５、及びＶｄｄ系コントローラ１６を含み、外部から与えられたモード信号ＭＤや、ハードウェアスタンバイ信号／ＨＳＴＢＹ、リセット信号ＲＳＴ、外部印加制御信号ＶＤＤＶＬＤに基づいて各部の動作を制御し、更にＣＰＵによって設定される動作状態に基づいた動作制御も可能である。Ｖｃｃ系コントローラ１４は、外部から供給された高電位側電源Ｖｃｃ（第１電源電位、例えば３．３Ｖ）が供給される回路についての動作を制御する。Ｖｄｄ系コントローラ１６は、上記高電位側電源Ｖｃｃを降圧することによって得られた高電位側電源Ｖｄｄ（第２電源電位、例えば１．５Ｖ）が供給されることによって動作する回路についての動作を制御する。レベルシフタ１５は、Ｖｃｃ系コントローラ１４とＶｄｄ系コントローラ１６との間でやり取りされる信号のレベルシフトを行う。
【００２５】
図２には上記マイクロコンピュータ１０における電源系の詳細な構成が示される。
【００２６】
マイクロコンピュータ１０は、外部からの高電位側電源Ｖｃｃが供給される回路（「Ｖｃｃ系回路」という）２８と、内部降圧された高電位側電源Ｖｄｄが供給される回路（Ｖｄｄ系回路）２９とを含む。Ｖｃｃ系回路２８には、トリミング回路１２、Ｖｃｃ系コントローラ１４、スタンバイレギュレータ１３−０、メインレギュレータ１３−１，１３−２が含まれる。Ｖｄｄ系回路２９には、Ｖｄｄ系コントローラ１６、ＲＡＭ２２、フラッシュメモリ１７、ＢＳＣ１８、ＣＰＵ１９、ＦＰＵ２０、その他のコアロジック２１が含まれる。
【００２７】
Ｖｃｃ系コントローラ１４は、モード制御部２５Ａ、トリミング制御部２５Ｂ、スタンバイ制御部２５Ｃ、外部印加制御部２５Ｄを含み、外部端子を介して高電位側電源Ｖｃｃ（コア降圧前電源）が供給される。モード制御部２５Ａは、外部から供給されたモード制御信号ＭＤ０〜ＭＤ２に従ってモード制御を行う。トリミング制御部２５Ｂは、Ｖｄｄ系コントローラ１６から伝達されたトリミング信号に基づいて電圧レベルのトリミング制御を行う。スタンバイ制御部２５Ｃは、外部から供給されたハードウェアスタンバイ信号／ＨＳＴＢＹ又はＶｄｄ系コントローラ１６から伝達されたソフトウェアスタンバイ制御信号に基づいてスタンバイ制御を行う。外部電圧印加制御部２５Ｄは、外部から供給された外部印加制御信号に基づいて高電位側電源Ｖｄｄの印加制御を行う。また、レギュレータ１３は、それぞれ出力電圧の調整が可能なスタンバイレギュレータ１３−０及びメインレギュレータ１３−１，１３−２を含む。スタンバイレギュレータ１３−０、及びメインレギュレータ１３−１の出力電圧ＶｄｄＲＡＭは、メモリセル部２３に供給される。メインレギュレータ１３−２の出力電圧Ｖｄｄは、Ｖｄｄ系コントローラ１６、ＲＡＭ２２、フラッシュメモリ１７、ＢＳＣ１８、ＣＰＵ１９、ＦＰＵ２０、及びその他のコアロジック２１に供給される。
【００２８】
図３及び図４には、上記マイクロコンピュータ１０の構成ブロックが電源電圧との関係で示される。
【００２９】
Ｖｃｃ系回路２８には、マイクロコンピュータ１０のアクティブ状態、スタンバイ状態にかかわらず、高電位側電源Ｖｃｃ（例えば３．３Ｖ）が供給されるのに対して、Ｖｄｄ系回路２９においては、アクティブ状態とスタンバイ状態
とでスタンバイレギュレータ１３−０及びメインレギュレータ１３−１，１３−２の動作がＶｄｄ系コントローラ１６によって制御されることで、電源電圧の供給状態が切り換えられる。すなわち、アクティブ状態では、図３に示されるように、スタンバイレギュレータ１３−０及びメインレギュレータ１３−１，１３−２の出力電圧が１．５Ｖとされ、それがＶｄｄ系回路２９における各部に供給されるのに対して、スタンバイ状態では、スタンバイレギュレータ１３−０の出力電圧がスタンバイ用の所定電圧ＶｄｄＲＡＭ（Ｖｄｄよりも低いレベル）に切り換えられ、メインレギュレータ１３−１の出力端子は高インピーダンス状態（Ｈｉｚ）とされ、メインレギュレータ１３−２の出力電圧は０Ｖとされる。このようにスタンバイレギュレータ１３−０の出力電圧がスタンバイ用の所定電圧ＶｄｄＲＡＭ（Ｖｄｄよりも低いレベル）に切り換えられ、メインレギュレータ１３−１の出力端子が高インピーダンス状態（Ｈｉｚ）とされることにより、スタンバイ状態におけるメモリセル部２３の記憶状態が維持され、メインレギュレータ１３−２の出力電圧が０Ｖとされることで、Ｖｄｄ系コントローラ１６、ＲＡＭ制御部２４、及びその他のコアロジック２１など、上記メモリセル部２３を除くＶｄｄ回路への電源電圧供給が遮断されることによって消費電力の低減が図られる。
【００３０】
尚、スタンバイ状態でＶｄｄ系コントローラ１６への電源電圧の供給が停止されることから、スタンバイ状態においてはＶｄｄ系コントローラ１６による電源電圧制御が不可能になる。そこで本例では、アクティブ状態からスタンバイ状態に遷移する際にＶｄｄ系コントローラ１６の制御情報をＶｃｃ系コントローラ１４に伝達し、Ｖｃｃ系コントローラ１４によってスタンバイ時の電源電圧制御を行うようにしている。
【００３１】
図５には、上記マイクロコンピュータ１０における主要部のさらに詳細な構成例が示される。
【００３２】
Ｖｃｃコントローラ１４とＶｄｄ系コントローラ１６とは、互いに動作用電源電圧が異なるため、両者間でやり取りされる信号のレベルを整合させる必要がある。そのため本例では、Ｖｃｃコントローラ１４とＶｄｄ系コントローラ１６との間に、信号レベルをシフト可能なレベルシフタ４３〜４６が介在され、Ｖｃｃ系コントローラ１４の出力信号は、レベルシフタ４３〜４６によりＶｄｄ系の信号レベルにシフトされてからＶｄｄ系コントローラ１６に伝達される。また、Ｖｄｄ系コントローラ１６の出力信号は、レベルシフタ４１〜４６によりＶｃｃ系の信号レベルにシフトされてからＶｃｃ系コントローラ１４に伝達される。
【００３３】
Ｖｃｃ系コントローラ１４は、論理ゲート６７，７３、フリップフロップ回路（ＦＦ）６６、スタンバイ制御論理６８、トリミングレジスタ６９、セレクタ７０、モジュール選択レジスタ（Ｖｃｃ系）７２を含んで成る。フリップフロップ回路６６は、Ｖｃｃ系コントローラ１６からの信号によってセットされ、リセット信号／ｒｅｓｅｔ及びハードウェアスタンバイ信号／ＨＳＴＢＹによってリセットされる。フリップフロップ回路６６の出力信号は、論理ゲート６７を介してスタンバイ制御論理６８や、トリミングレジスタ６９に伝達される。また、外部端子から入力されたハードウェアスタンバイ信号／ＨＳＴＢＹは、論理ゲート（インバータ）７３で論理が反転されてから論理ゲート（オア）６７を介してスタンバイ制御論理６８や、トリミングレジスタ６９に伝達される。トリミングレジスタ６９の出力信号と、Ｖｄｄ系コントローラ１６から伝達された信号とはセレクタ７０により選択的にトリミング回路１２に伝達され、このトリミング回路１２を介してスタンバイレギュレータ１３−０やメインレギュレータ１３−１，１３−２の出力電圧レベルのトリミングが行われる。
【００３４】
Ｖｄｄ系コントローラ１６は、トリミングレジスタ５１，５２、モジュール選択レジスタ５３、フリップフロップ回路５４、論理ゲート５５を含んで成る。トリミングレジスタ５１，５２、モジュール選択レジスタ５３は、周辺バス２７を介してＣＰＵ１９に結合され、ＣＰＵ１９によって設定可能とされる。フリップフロップ回路５４は、ＣＰＵ１９によってスリープ命令が実行されてスリープ制御信号ＳＬＥＥＰが論理値“１”にされることでセットされ、リセット信号／ｒｅｓｅｔやハードウェアスタンバイ信号／ＨＳＴＢＹが論理値“０”にされることでリセットされる。そして上記フリップフロップ回路５４の出力信号は後段の論理ゲート５５に伝達され、そこでソフトウェアスタンバイ（ＳＳＴＢＹ）ビットとアンド論理がとられる。この論理ゲート５５の出力信号はレベルシフタ４４を介してトリミングレジスタ６９に伝達される。トリミングレジスタ５２の出力信号はレベルシフタ４５を介してセレクタ７０に伝達される。モジュール選択レジスタ５３の出力信号はレベルシフタ４６を介してモジュール選択レジスタ７２に伝達される。
【００３５】
また、本例においてＲＡＭ２２は、３個のＲＡＭ２２−１，２２−２，２２−３を含む。この３個のＲＡＭ２２−１，２２−２，２２−３には、個別的に電源電圧の供給を可能とするため、それぞれ対応するスイッチＳＷ１，ＳＷ２，ＳＷ３を介してスタンバイレギュレータ１３−０，１３−１の出力電圧が供給されるようになっている。上記スイッチＳＷ１，ＳＷ２，ＳＷ３は上記モジュール選択レジスタ７２の出力信号によって動作制御される。
【００３６】
上記構成の作用を説明する。
【００３７】
ソフトウェアスタンバイ状態には、ＳＳＴＢＹビット５６を“１”にセットし、ＣＰＵ１９においてスリープ命令が実行された場合にそれをトリガとしてスタンバイ状態に遷移する。スタンバイ状態では消費電力低減のため、メモリセル部２２−１，２２−２，２２−３を除いて高電位側電源Ｖｄｄの供給が遮断される。ソフトウェアスタンバイ状態であることを決定している信号は、電源が遮断される部分に存在する。そこで本例では、ソフトウェアスタンバイ状態であることを決定している信号を以下の手順に従ってＶｃｃ系回路２８に保持するようにしている。
【００３８】
ＣＰＵ１９によってＳＳＴＢＹビット５６が論理値“１”に設定され、また、ＣＰＵ１９によってスタンバイ時のトリミング情報がトリミングレジスタ５１に設定され、スタンバイ時に電源電圧が供給されるモジュールの情報がモジュール選択レジスタ５３に設定されているものとする。この状態で、ＣＰＵ１９によってスリープ命令が実行されると、ＣＰＵ１９によりスリープ制御信号ＳＬＥＥＰが論理値“１”にされ、それがフリップフロップ回路５４にセットされる。そしてこのフリップフロップ回路５４の出力信号は、論理ゲート５５を介してレベルシフタ４３に伝達され、そこでレベルシフトされた後にＶｃｃ系コントローラ１４内のフリップフロップ回路６６に伝達されてそこにセットされる。このようにＶｄｄコントローラ１６内のフリップフロップ回路５４のセット情報がＶｃｃ系コントローラ１４内のフリップフロップ回路６６に伝達されてセットされることから、スタンバイによりＶｄｄ系回路２９への電源電圧供給が遮断されることでＶｄｄ系コントローラ１６側の信号が論理不定になった場合でも、上記スリープ制御信号ＳＬＥＥＰの情報を失わずに済む。また、Ｖｃｃ系コントローラ１４内のフリップフロップ回路６６がセットされた場合の出力信号に基づいてトリミングレジスタ６９及びモジュール選択レジスタ７２が書き込み状態とされ、Ｖｃｃ系コントローラ回路１６内のトリミングレジスタ５１の保持情報、モジュール選択レジスタ５３の保持情報が、それぞれ対応するレベルシフタ４４，４６を介してＶｃｃ系コントローラ１４内のトリミングレジスタ６９、モジュール選択レジスタ７２に伝達されて書き込まれる。
【００３９】
次に、Ｖｃｃ系コントローラ１４内のトリミングレジスタ６９の出力信号は、セレクタ７０を介してトリミング回路１２に伝達され、さらにスタンバイレギュレータ１３−０、及びメインレギュレータ１３−１、１３−２に伝達される。スタンバイにおいては、スタンバイレギュレータ１３−０の出力電圧は、スタンバイ時のトリミングで決定された電圧レベルに設定され、メインレギュレータ１３−１の出力端子は高インピーダンス（Ｈｉｚ）に制御され、メインレギュレータ１３−２の出力電圧は０Ｖにされる。上記スタンバイ時のトリミングで決定された電圧レベルは、高電位側電源Ｖｄｄが１．５Ｖの場合に、それよりも若干低めの値とされる。この値が低すぎると、ＲＡＭ２２−１，２２−２，２２−３におけるメモリセル部において記憶情報にエラーを生ずることが考えるので、それを考慮して可能な限り低いレベルとなるように設定される。
【００４０】
上記メインレギュレータ１３−２の出力電圧が０Ｖにされることで、Ｖｄｄ系コントローラ１６における電源電圧供給が遮断されるため、Ｖｄｄコントローラ１６におけるスタンバイ状態であることを決定する信号、例えばトリミングレジスタ５１の出力論理やモジュール選択レジスタ５３の出力論理は不定とされる。Ｖｄｄ系コントローラ１６におけるスタンバイ状態であることを決定する信号が不定になっている間、電源検出信号によりレベルシフタ４３の出力論理を論理値“０”固定することで、論理不定の伝播、貫通電流がながれることを防止している。スタンバイレギュレータ６９の出力電圧はトリミングデータに依存するが、このトリミングデータもスタンバイ状態に遷移されるタイミングでＶｃｃ系コントローラ１４内の所定レジスタに転送されて保持されるため、アクティブ状態において、トリミングレジスタ５１内に所望のスタンバイ電圧レベルを設定しておくことにより、スタンバイ時に所望レベルのスタンバイ電圧を形成することができる。また、電源供給を行うモジュールをモジュール選択レジスタ５３に設定することにより、スタンバイ中に所望のＲＡＭにおけるメモリセル部のみのデータ保持が可能とされる。
【００４１】
トリミングレジスタ５１，５２に設定されるトリミング情報の初期値はフラッシュメモリ１７に記憶されているため、フラッシュメモリ１７内のトリミング情報を変更することによってトリミング情報の初期値を変更することができる。
【００４２】
図６には上記スタンバイ遷移のタイミングが示される。
【００４３】
Ｖｄｄ系コントローラ１６のスタンバイ信号は、レベルシフタを介してＶｃｃ系コントローラ１４に伝播され、対応するレジスタにラッチされる。その変化をトリガとしてＶｄｄ系のトリミングデータがＶｃｃ系コントローラ１４における所定レジスタにラッチされることで電源の遷移が開始されるため、このタイミングを守ることで高電位側電源Ｖｄｄが遮断される直前のデータをＶｃｃ系コントローラ１４における所定のレジスタへのラッチを的確に行うことができる。
【００４４】
図７乃至図９には、上記マイクロコンピュータ１０における主要部の別の構成例が示される。
【００４５】
図７に示されるのが、図５に示されるのと大きく相違するのは、このマイクロコンピュータ１０のリセット処理において、フラッシュメモリ１７に記憶されているトリミング情報が、レベルシフタ４４を介してトリミングレジスタ６９に転送されるようになっている点である。かかる構成によれば、スタンバイの直前にＶｄｄ系コントローラ１６内のトリミングレジスタ５１からＶｃｃ系コントローラ１４内のトリミングレジスタ６９にトリミング情報を転送する必要がないため、図５に示される構成に比べると、スタンバイの直前におけるＶｄｄ系コントローラ１６での制御が容易になる。また、図５におけるＶｄｄ系コントローラ１６内のトリミングレジスタ５１に相当するものを省略することができるので、その分ハードウェアの規模を小さくすることができる。
【００４６】
図８に示されるのが図５に示されるのと大きく相違するのは、ＲＡＭ２２−１，２２−２，２２−３におけるメモリセル部に供給される電源電圧ＶｄｄＲＡＭが、トリミングレジスタ５１及びモジュール選択レジスタ５３にそれらの動作用電源電圧として供給されている点である。第２エリアは上記ＲＡＭのメモリセル部２３に加え、トリミングレジスタ５１及びモジュール選択レジスタ５３が含まれる。かかる構成によれば、Ｖｄｄ系コントローラ１６内にトリミングレジスタ５１やモジュール選択レジスタ５３を設ける必要が無いため、Ｖｄｄ系コントローラ１６内の制御が容易になる。
【００４７】
図９に示されるのが図５に示されるのと大きく相違するのは、メインレギュレータ１３−１，１３−２の出力端子が短絡され、このメインレギュレータ１３−１，１３−２の出力端子と、スタンバイレギュレータ１３−０の出力電圧伝達経路との間にスイッチＳＷ４が設けられている点である。スタンバイ制御論理６８は、高電位側電源Ｖｄｄの電圧レベルの検出機能を有し、このＶｄｄ検出結果に基づいてスイッチＳＷ４の動作制御を行う。スタンバイ時おいて、メインレギュレータ１３−１，１３−２の出力電圧は０Ｖになり、スタンバイレギュレータ１３−０の出力電圧はトリミングにより決定された値とされるため、スイッチＳＷ４をオフすることによって、メインレギュレータ１３−１，１３−２の出力端子と、スタンバイレギュレータ１３−０の出力電圧伝達経路との短絡が回避されるようになっている。かかる構成によれば、メインレギュレータ１３−１，１３−２が共通の電源で接続されるため、レギュレータの制御が容易になる。
【００４８】
図１０には上記スイッチＳＷ４の動作タイミングが示される。
【００４９】
アクティブ状態からスタンバイ状態へ遷移される場合、スタンバイ信号がアサートされると、それより電源電圧が０Ｖに近づく、ある電位で電源電圧検出結果がローレベルとなる。スタンバイ状態からアクティブ状態に遷移する場合にスタンバイ信号がネゲートされると、それにより電源電圧が１．５Ｖに上昇される。このとき、ある電圧で電源電圧検出結果がハイレベルに変化する。アクティブ状態からスタンバイ状態へ遷移する場合、ＲＡＭ２２−１，２２−２，２２−３におけるメモリセル部の電源電圧が保持される必要があるので、電源電圧が低下される前にスタンバイ制御論理６８によってスイッチＳＷ４がオフされる。逆に、スタンバイ状態からアクティブ状態へ遷移される場合には、電源電圧検出結果によってスイッチＳＷ４がオンされる。
【００５０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００５１】
【図１】本発明にかかるマイクロコンピュータの全体的な構成例ブロック図である。
【図２】上記マイクロコンピュータにおける電源系の詳細な構成例ブロック図である。
【図３】上記マイクロコンピュータのアクティブ状態における電源電圧供給状態の説明図である。
【図４】上記マイクロコンピュータのスタンバイ状態における電源電圧供給状態の説明図である。
【図５】上記マイクロコンピュータにおける主要部のさらに詳細な構成例ブロック図である。
【図６】図５に示される構成における主要部の動作タイミング図である。
【図７】上記マイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図８】上記マイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図９】上記マイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図１０】図９に示される構成における主要部の動作タイミング図である。
【符号の説明】
【００５２】
１０  マイクロコンピュータ
１１  ＰＬＬ
１２  トリミング回路
１３  レギュレータ
１３−０  スタンバイレギュレータ
１３−１，１３−２  メインレギュレータ
１４  Ｖｃｃ系コントローラ
１５，４１〜４６  レベルシフタ
１６  Ｖｄｄコントローラ
１７  フラッシュメモリ
１８  ＢＳＣ
１９  ＣＰＵ
２０  ＦＰＵ
２１  その他のコアロジック
２２  ＲＡＭ
２３  メモリセル部
２４  ＲＡＭ制御部
２５  システムコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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