(57)【要約】【課題】テストパターンのステップ数を減少させずにパターンメモリの必要量を減らし、低コストで検出力の高い論理回路の機能検査手段を提供すること。【解決手段】電子デバイスに含まれる論理回路の機能検査方法であって、被検査デバイスに検査用入力信号を印加した際の被検査デバイスからの出力信号を一時保存する工程と、被検査デバイスからの出力信号と検査装置上に予め格納された入力信号作成用信号との論理演算を行うことによって、新たな検査用入力信号を作成する工程を具備することを特徴とする。又、デバイスの出力信号を格納する手段及び格納された出力信号と入力信号作成用信号との論理演算結果を被検査デバイスに印加するための手段を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子デバイスに含まれる論理回路の機能検査方法であって、被検査デバイスに検査用入力信号を印加した際の被検査デバイスからの出力信号を一時保存する工程と、被検査デバイスからの出力信号と検査装置上に予め格納された入力信号作成用信号との論理演算を行うことによって、新たな検査用入力信号を作成する工程を具備することを特徴とする論理回路の機能検査方法。
【請求項２】
請求項１の検査方法を実現するために、デバイスの出力信号を格納する手段及び格納された出力信号と入力信号作成用信号との論理演算結果を被検査デバイスに印加するための手段を備えたことを特徴とする論理回路の機能検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック半導体デバイスの不良品選別及び故障検出を行うための機能検査に関するものである。
【背景技術】
【０００２】
従来のロジック半導体デバイスの機能検査では、例えば、非特許文献１に記載されているように、検査のための入力信号と、この入力信号に対応した出力の期待信号をパターンメモリに予め全て蓄積しておき、被検査デバイスに入力信号を加えると同時に、被検査デバイスからの出力信号を期待値と比較する。
【０００３】
以下、図２により、従来の機能検査方法を説明する。
【０００４】
入力パターン信号５１は、被検査デバイス１の各入力端子に印加すべき複数ステップの信号により構成されている。この入力パターン信号５１は、入力パターンメモリ２３に予め蓄積されており、この内容に基づいてドライバ２１により被検査デバイス１の信号入力端子１１に信号が１ステップずつ順次印加される。被検査デバイス１は、ドライバ２１より印加された入力パターンに対応して処理を施した信号を出力し、コンパレータ２２が被検査デバイス１の出力信号と、出力期待値メモリ２４に予め蓄えられた出力期待値パターン信号５２’とをステップ毎に比較し、両者の異なっているステップを検出した場合に誤動作と判定する。
【０００５】
【非特許文献１】「半導体計測評価辞典」、株式会社サイエンスフォーラム、１９９４年、ｐ．６２５〜６３３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の方法では、全ての出力期待値パターン信号５２’を出力パターンメモリ２４’に蓄積しておくために、検査装置２０’は大容量の出力パターンメモリ２４’を装備している必要があった。半導体デバイスの高集積化が進む中で、検査もれの少ない検査を行うためには、長大なステップ数のテストパターンを使用して検査を行う必要があるが、コストの制約により十分な容量のパターンメモリを導入することができないために、テストパターンのステップ数を削減し、検出力の不十分な検査を行わざるを得ない場合がある。
【０００７】
本発明は、上記問題に鑑みてなされたもので、その目的とする処は、テストパターンのステップ数を減少させずにパターンメモリの必要量を減らし、低コストで検出力の高い検査方法及び検査装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を達成するため、本発明においては、入力パターン信号５１を複数のブロックに分割し、その最終ブロックにおいてのみ、被検査デバイス１の出力信号と出力期待値パターン５２との比較を行う。これにより、最終ブロックを除いた部分の出力期待値パターン信号を省略することができる。最終ブロックを除いた部分の被検査デバイス１の出力信号については、出力信号と予め準備された入力信号発生用信号５３との論理演算結果から後続ブロックの入力信号を発生することにより、異常な出力信号が発生した場合には、後続の入力信号が所期とは異なる信号となり、それに従って後続ブロックの出力信号も異常となり、最終的には最終ブロックの出力信号の異常として検出される。
【０００９】
具体的には、入力パターンメモリ２３の各ブロックに、検査のために被検査デバイスに印加すべき信号と、先行するブロックでの被検査デバイスの出力期待値との排他論理和を格納しておく。各ブロックの入力パターンメモリ２３に蓄えられた信号と、先行するブロックにおいて被検査デバイスが出力した信号との排他論理和を、入力信号として被検査デバイスに順次印加する。被検査デバイスより誤った出力信号が発生した場合には、次ブロックの入力信号が誤った信号になるため、次ブロックの出力信号も誤った信号となり、順次引き継がれて、最終ブロックの出力信号が期待値と異なった信号となる。従って、最終ブロックの出力信号を出力期待値信号と比較することにより、全てのブロックにおける被検査デバイスの誤動作を検出することができる。
【発明の効果】
【００１０】
本発明によれば、論理回路を含む電子デバイスの機能試験を行う際に必要な出力期待値パターンの大部分を省略することが可能となり、検出力を落とさずに出力期待値パターンメモリを節約した、低コストの検査装置による機能試験を行うことができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は本発明の実施の形態１の構成図である。検査装置２０は、入力パターンメモリ２３と出力信号保存メモリ２６に保持された内容を、排他論理和演算装置２８によって変換した信号を、ドライバ装置２１により被検査デバイス１の信号入力端子１１に印加する。被検査デバイス１の出力端子１２から出力された信号は、出力信号保存メモリ２６内に順次保存される。
【００１２】
図３は検査用パターンデータの構造図である。入力パターン信号５１が検査のために被測定デバイス１に印加される信号であり、これに対応して良品デバイスが出力すべき信号が、出力期待値パターン信号５２である。テスタ装置の入力パターンメモリ２３に予め保存される信号は、入出力変換パターン信号５３であり、その内容は、入力パターン信号５１の各ブロックと、その直前ブロックの出力期待値パターン信号５２’との排他論理和となっている。
【００１３】
検査実施時の信号の流れを図５に示す。
【００１４】
入力パターンメモリ２３に予め保存された入出力変換パターン信号５３の第１のブロックは、被検査デバイス１への入力パターン５１と同一であり、これが被検査デバイス１に印加される。ここで、被検査デバイス１が出力期待値通りの信号を出力した場合、この出力信号と入出力変換パターン５３の第２のブロックとの排他的論理和を演算した結果は、入力パターン信号５１の第２ブロックの信号と一致し、この信号が被検査デバイス１に印加される。
【００１５】
以下同様にして、被検査デバイス１からの出力信号と入出力変換パターン５３との排他論理和の信号が被検査デバイスに印加されることが繰り返され、最終ブロックの出力信号が、パターン比較装置２７によって、出力期待値メモリ２４に保存された最終ブロックの出力期待値パターン信号５２と比較され、一致していれば、Ｐａｓｓと判定される。何れかのブロックの入力信号に対して被検査デバイス１が誤った信号を発生した場合には、後続のブロックにおいて、入力パターン信号５１と異なった信号が被検査デバイス１に印加され、被検査デバイス１の出力信号も期待値と異なることになるため、結果として、最終ブロックの出力信号が出力期待値メモリ２４に保存された最終ブロックの出力期待値５２と一致せず、Ｆａｉｌと判定される。
【００１６】
＜実施の形態２＞
図６は本発明の実施の形態2の構成図である。ここでは、被検査デバイス１の出力端子１２の一部に対して、実施の形態１に挙げた検査方法を適用し、出力端子１２の残りの部分に対しては、従来の方法と同様にコンパレータ２２を使用して、全ての入力パターン信号に対する被検査デバイス１の出力信号と、出力期待値信号５２’との比較を行う。このように、従来の方法と組み合わせることによって、被検査デバイスの信号入力端子１１と信号出力端子１２の数が異なる場合に対応することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態1の構成図である。
【図２】従来のロジックＩＣデバイス検査装置の構成図である。
【図３】入力パターン、出力期待値パターン、入出力変換パターンの関係図である。
【図４】排他論理和の説明を示す図である。
【図５】本発明によるロジックＩＣデバイス検査時の信号の流れを示す図である。
【図６】本発明の実施の形態２の構成図である。
【符号の説明】
【００１８】
１      被検査デバイス
１１    被検査デバイスの信号入力端子
１２    被検査デバイスの信号出力端子
２０    本発明によるICデバイス検査装置
２０’  従来のICデバイス検査装置
２１    ドライバ装置
２２    コンパレータ装置
２３    入力パターンメモリ
２４    本発明における出力期待値メモリ
２４’  従来例における出力期待値メモリ
２６    出力信号保存メモリ
２７    パターン比較装置
５１    入力パターン信号
５２    入力パターンの最終ブロックに対する出力期待値
５２’  入力パターン信号の全てに対する出力期待値パターン信号
５３    入出力変換パターン信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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