(57)【要約】【課題】  インバータ回路において最適なデットタイム補正を精度よく行うデットタイム補正装置を提供することを目的とする。【解決手段】  第１のスイッチング素子１２と第２のスイッチング素子１３とコイル素子１１とを備えるインバータ部１と、第１のスイッチング素子１３を駆動させる第１制御信号と、第２のスイッチング素子１３を駆動させる前記第１制御信号を反転した第２制御信号とを、両信号の間にデッドタイムを設けて生成する生成手段とを備えるデットタイム補正装置であって、インバータ部の電圧を検知し、検知した電圧に対応する検知信号を出力する検知手段３と、検知信号に応じて、デットタイムを補正する補正手段２とを含む。【選択図】        図１
2006115647.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチング素子と第２のスイッチング素子とコイル素子とを備えるインバータ部と、前記第１のスイッチング素子を駆動させる第１制御信号と、前記第２のスイッチング素子を駆動させる、前記第１制御信号を反転した第２制御信号とを、両信号の間にデッドタイムを設けて生成する生成部とを備えるインバータ装置においてデットタイムを補正するデットタイム補正装置であって、
前記インバータ部の電圧を検知し、検知した電圧に対応する検知信号を出力する検知手段と、
前記検知信号に応じて、前記デットタイムを補正する補正手段と
を含むことを特徴とするデットタイム補正装置。
【請求項２】
前記検知手段は、前記第１のスイッチング素子及び前記第２のスイッチング素子の少なくとも何れか一方と電気的に接続されていることを特徴とする請求項１記載のデットタイム補正装置。
【請求項３】
前記検知手段は、デッドタイムにおける残留電圧を検知し、
前記補正手段は、前記検知信号に基づいて、デッドタイムに生じるスイッチング損失を最小化するようデッドタイムを補正する
ことを特徴とする請求項１又は請求項２記載のデッドタイム補正装置。
【請求項４】
前記検知手段は、デッドタイムにおける前記インバータ部の残留電圧が閾値まで小さくなった時点で前記検知信号を出力し、
前記補正手段は、前記検知信号が入力されたタイミングに応じてデットタイムの補正を行う
ことを特徴とする請求項１から３の何れかに記載のデットタイム補正装置。
【請求項５】
前記補正手段は、デッドタイムの開始から前検知信号の入力までの時間に応じて前記残留電圧が最小となるタイミングを予測し、予測結果に応じて第１又は第２制御信号の次のパルスの開始時時刻を補正する
ことを特徴とする請求項４記載のデッドタイム補正装置。
【請求項６】
前記検知手段は、前記インバータ部の電圧を電圧レベル変換した信号を前記検知信号として出力し、
前記補正手段は、前記電圧レベル変換した信号を基にデットタイムの補正を行うことを特徴とする請求項１から３の何れかに記載のデットタイム補正装置。
【請求項７】
前記補正手段は、前記検知信号に基づいてインバータ部のデッドタイムにおける残留電圧が最小になるタイミングを予測し、予測結果に応じて第１又は第２制御信号の次のパルスの開始時時刻を補正する
ことを特徴とする請求項６記載のデッドタイム補正装置。
【請求項８】
前記検知手段は、デッドタイムにおける前記インバータ部の残留電圧および電流を検知し、
前記補正手段は、検知された残留電圧および電流からスイッチング損失を算出し、算出されたスイッチング損失の履歴に基づいて、デッドタイムを補正する
ことを特徴とする請求項１から３の何れかに記載デッドタイム制御装置。
【請求項９】
第１のスイッチング素子と第２のスイッチング素子とコイル素子とを備えるインバータ部と、前記第１のスイッチング素子を駆動させる第１制御信号及び前記第２のスイッチング素子を駆動させる前記第１制御信号を反転した第２制御信号を、両信号の間にデッドタイムを設けて生成する生成手段とを備えるインバータ装置においてデットタイムを補正するデットタイム補正方法であって、
前記インバータ部の電圧を検知し、検知した電圧に対応する検知信号を出力する検知ステップと、
前記検知信号に応じて、前記デットタイムを補正する補正ステップと
を含むことを特徴とするデットタイム補正方法。
【請求項１０】
請求項９に記載のデットタイム補正方法をコンピュータに実行させることを特徴とするプログラム。
【請求項１１】
第１のスイッチング素子と第２のスイッチング素子とコイル素子とを備えるインバータ部と、
前記第１のスイッチング素子を駆動させる第１制御信号と、前記第２のスイッチング素子を駆動させる前記第１制御信号を反転した第２制御信号とを、両信号の間にデッドタイムを設けて生成する生成部と、
前記インバータ部の電圧を検知し、検知した電圧に対応する検知信号を出力する検知手段と、
前記検知信号に応じて、前記デットタイムを補正する補正手段と
を含むことを特徴とするインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのスイッチング素子とコイル素子によるインバータを駆動する２つの制御信号の間のデッドタイムを補正するデットタイム補正装置に関するものである。
【背景技術】
【０００２】
図１７は誘導加熱装置の構成図である。２つのスイッチング素子１２、１３を直列に接続した構成からなるインバータ回路１は、ＩＨ調理器などの誘導加熱装置を構成する回路として広く利用されている。また、３相構造のモータ駆動用のインバータ回路１も、２つのスイッチング素子１２、１３を直列に接続し、並列に三相になるように接続する構成であるため基本的には同様の構成となる。
【０００３】
またこのようなスイッチング素子１２、１３には高耐圧で応答性に優れるＩＧＢＴが使用されるのが一般的である。これらのスイッチング素子１２、１３やコイル１１等の周辺回路にはマイクロコンピュータ（以下、マイコンと言う）２、駆動制御回路４からの出力がダイレクトに反映されない。そのため実出力タイミングが遅れる遅延時間が存在する。これらのインバータ回路１は、前述の遅延の時間を加味し、一般に２つのスイッチング素子が同時にオンしない時間（デットタイム）を付加したＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号を用いて制御される。この信号の例を図１８に示す。ＰＷＭはスイッチング素子１２に入力される信号であり、反転ＰＷＭはスイッチング素子１３に入力される信号である。このデットタイムＴｄ１、Ｔｄ２の役割は、図１９に示すように、２つのスイッチング素子１２、１３が同時にオンすることにより、貫通電流が流れ、インバータ回路１を破壊してしまうことを阻止することである。また、一般的には異なる２つのスイッチング素子のオン・オフ特性に合わせた最適なスイッチングタイミングを設定し、図２０に示すような、スイッチング素子のオン・オフ切り替え時の電流と電圧の積で求められる損失を最小限にすることを目的として設定される。また最適なデットタイムを設定できていない場合、インバータ駆動時の電源ノイズや、発生する雑音の原因にもなるため、精度の高い制御を行う場合や、回路の耐久性を考慮する場合や、静粛性を保つ意味でも有用である。
【０００４】
しかしながら、最適なデットタイムの長さというものは、温度、付加電流、電圧、時間（経年）の変化、或いは、インバータ回路１を構成する電子部品のばらつきの影響を受けるため一意には定まらない。
【０００５】
従来のデットタイムを付加したインバータ制御手法では、ある設計指針をもとにデットタイムの設定値を決定している（例えば、特許文献１）。
【０００６】
また、電源回路５における消費電流をもとに判断し、設定できる方法を考案しているものもある（例えば、特許文献２）。
【特許文献１】特開平１０−１４９８７６号公報
【特許文献２】特開２００３−２８４３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１において開示されている方法では２個のスイッチング素子１２、１３のオン・オフ切り替え時に存在する個別のデットタイムは、インバータ回路１個別の最適値とは言えず、かなり安全側に偏った設定値であり、ある程度余裕を持たせた設定値に妥協的に設定されている。また、インバータ回路１個別に最適設定ができるわけではなく、同時に２つのスイッチング素子１２、１３がオンして貫通電流が流れないように、十分に余裕を持たせた条件のもとで電力損失を最小化する方向でデットタイムが決定されている。
【０００８】
また、特許文献２において開示されている方法では、電源回路５そのものの電力値をもとに最適値を設定しているため、簡単な構成で実現できるメリットがあるものの、正確な設定ができるかどうかは、電源回路５自体の精度に依存するなどの問題がある。
【０００９】
すなわち、上記特許文献１および特許文献２において開示されている方法では、本来のインバータ回路１の最適設計を実現できず、また精度の高いインバータ制御を行うことができず、デットタイムを最適に補正する手法が求められていた。
【００１０】
そこで、本発明は、このような問題点に鑑みてなされたものであり、インバータ回路において最適なデットタイム補正を精度良く行うデットタイム補正装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決し上記目的を達成するために、本発明のデットタイム補正装置では第１のスイッチング素子と第２のスイッチング素子とコイル素子とを備えるインバータ部と、前記第１のスイッチング素子を駆動させる第１制御信号と、前記第２のスイッチング素子を駆動させる前記第１制御信号を反転した第２制御信号とを、両信号の間にデッドタイムを設けて生成する生成部とを備えるインバータ装置においてデットタイムを補正するデットタイム補正装置であって、前記インバータ部の電圧を検知し、検知した電圧に対応する検知信号を出力する検知手段と、前記検知信号に応じて、前記デットタイムを補正する補正手段とを含むことを特徴としている。
【００１２】
このように、本発明のデットタイム制御装置では、インバータ部の電圧を検知し、検知した信号に応じてデットタイムの補正を行う。したがって、電源回路の動作ではなくインバータ部の動作に応じてデットタイムが補正されるので、精度の高いインバータ制御を実現できる。
【００１３】
ここで、前記検知手段は、前記第１のスイッチング素子及び前記第２のスイッチング素子の少なくとも何れか一方と電気的に接続されていることとしてもよい。
【００１４】
ここで、前記検知手段は、デッドタイムにおける残留電圧を検知し、前記補正手段は、前記検知信号に基づいて、デッドタイムに生じるスイッチング損失を最小化するようデッドタイムを補正するとしてもよい。
【００１５】
この構成によれば、デットタイムにおける残留電圧に応じて、デットタイムに生じるスイッチング損失を最小化できるという効果がある。
【００１６】
ここで、前記検知手段は、デッドタイムにおける前記インバータ部の残留電圧が閾値まで小さくなった時点で前記検知信号を出力し、前記補正手段は、前記検知信号が入力されたタイミングに応じてデットタイムを補正するとしてもよい。
【００１７】
この構成によれば、インバータ部の残留電圧が閾値まで小さくなったタイミングに応じてデットタイムを補正することができるという効果がある。
【００１８】
ここで、前記補正手段は、デッドタイムの開始から前検知信号の入力までの時間に応じて前記残留電圧が最小となるタイミングを予測し、予測結果に応じて第１又は第２制御信号の次のパルスの開始時時刻を補正するとしてもよい。
【００１９】
この構成によれば、デットタイムの開始から、検知信号の入力までの時間に応じて残留電圧が最小となるタイミングを予測した結果に応じて次のパルスの開始時時刻を補正できるという効果がある。
【００２０】
ここで、前記検知手段は、前記インバータ部の電圧を電圧レベル変換した信号を前記検知信号として出力し、前記補正手段は、前記電圧レベル変換した信号を基にデットタイムの補正を行うとしてもよい。
【００２１】
この構成によれば、インバータ部の電圧を電圧レベル変換した信号に基づきデットタイムの補正をできるという効果がある。
【００２２】
ここで、前記補正手段は、前記検知信号に基づいてインバータ部のデッドタイムにおける残留電圧が最小になるタイミングを予測し、予測結果に応じて第１又は第２制御信号の次のパルスの開始時時刻の補正を行うとしてもよい。
【００２３】
この構成によれば、インバータ部のデットタイムにおける残留電圧が最小となるタイミングを予測した結果に応じて次のパルスの開始時時刻を補正できるという効果がある。
【００２４】
ここで、前記検知手段は、デッドタイムにおける前記インバータ部の残留電圧および電流を検知し、
前記補正手段は、検知された残留電圧および電流からスイッチング損失を算出し、算出されたスイッチング損失の履歴に基づいて、デッドタイムの補正を行うとしてもよい。
【００２５】
この構成によれば、検知された残留電圧及び電流から計算したスイッチング損失の履歴に基づいてデットタイムの補正を行うことができるという効果がある。
【００２６】
なお、本デットタイムの補正を行う方法、プログラム、インバータ装置においても同様の手段、効果を有している。
【発明の効果】
【００２７】
本発明は、インバータ部の電圧を検知し、検知した信号に応じてデットタイムの補正を行うためデットタイム補正の精度を高めることができる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明を実施するための最良の形態について、図面を参照して説明する。
（実施の形態１）
先ず、本発明の実施の形態１のデットタイム補正装置の構成を図１〜図４を用いて説明する。
【００２９】
図１は実施の形態１のデットタイム補正装置を含む誘導加熱装置の構成図である。誘導加熱装置は、インバータ回路１、マイコン２、検知入力回路３、駆動制御装置４、電源回路５を含む。インバータ回路１はコイル１１、ＩＧＢＴ１２、１３、コンデンサ１４からなる。マイコン２および駆動制御回路４はＩＧＢＴ１２を駆動させる制御信号Ｖｇｅ１とＩＧＢＴ１３を駆動させる制御信号Ｖｇｅ２とを両制御信号間にデットタイムを設けて生成する。検知入力回路３は、前記Ｖｃｅ１を検知し、検知信号をマイコン２の外部割込み端子ＩＲＱへ出力する。マイコン２は検知信号に応じて、デットタイムを補正する機能も有している。電源回路５は交流電源１５、ダイオードブリッジ１６、コンデンサ１７、コイル１８からなる。
【００３０】
図２は、各部の波形を示す概略図である。Ｖｇｅ１は、ＩＧＢＴ１２に入力される制御信号、Ｉｃ１はＩＧＢＴ１２の出力電流、Ｖｇｅ２は、ＩＧＢＴ１３に入力される制御信号、Ｉｃ２はＩＧＢＴ１３の出力電流、Ｖｃｅ１は、ＩＧＢＴ１２の出力電圧である。損失はＩＧＢＴ１２における損失でＩｃ１とＶｃｅ１の積により求まる。制御信号であるＶｇｅ１およびＶｇｅ２においては、同時にＨｉレベルの信号とならないようにデットタイムｔｄ１およびｔｄ２が設けられている。
【００３１】
デットタイムｔｄ１は次のように決定される。Ｖｃｅ１波形の拡大図を参照とするとＶｇｅ２がＬｏレベルの信号に遷移する時刻ｔ２から、Ｖｃｅ１が検出入力回路３において予め設定されている閾値電圧であるＶｔｈになるまでの時間をΔｔとする。なお、Δｔは温度、付加電流、電圧、時間（経年）の変化、或いは、インバータ回路１を構成する電子部品のばらつきの影響を受けるためばらつきがある。この時点（この時刻をｔ１とする）で、検出入力回路３はマイコン２の外部割込み端子ＩＲＱに信号を出力する。マイコン２では予め記憶しているテーブルを参照しΔｔの時間に応じて補正時間αを付加したデットタイムｔｄ１を決定する。
【００３２】
図３はデットタイムの補正方法を示すフロー図である。検出入力回路３はマイコン２の外部割込み端子ＩＲＱに信号を出力する時刻ｔ１を測定する（Ｓ３１）。マイコン２は、Ｖｇｅ２がＬｏレベルの信号に遷移する時刻ｔ２からｔ１までの時間Δｔを計算する（Ｓ３２）。マイコン２は、Δｔに応じた補正時間αを補正テーブルから読み出す（Ｓ３３）。マイコン２及び駆動制御装置４は、ｔ１にαを付加した時刻（デットタイムｔｄ１）においてＶｇｅ１をＨｉレベルにする（Ｓ３４）。ｔ１にαを付加した時刻は、デットタイムに生じるスイッチング損失を最小にできる時刻である。
【００３３】
図４は、Δｔに対する補正時間αを記録したテーブルの一例である。例えば、ΔｔがΔｔ１であった場合には補正時間はα1となるようにテーブルが記憶されている。補正時間α1は、Ｖｇｅ２がＬｏレベルの信号に遷移してから、Ｖｃｅ１が閾値Ｖｔｈになるまでの時間Δｔに足し合わされる。Ｖｇｅ２がＬｏレベルに遷移した時刻から、時間Δｔ＋α1経過後にＶｃｅ１は最小の値をとる。
【００３４】
実施の形態１によれば、Ｖｇｅ２がＬｏレベルの信号に遷移する時刻からＶｃｅ１が閾値電圧であるＶｔｈになるまでの時間に応じて、補正時間を付加したデットタイムを決定できる。これにより、スイッチング損失を最小にすることができるため、補正精度を高めることができる。
【００３５】
（実施の形態２）
次に、本発明の実施の形態２のデットタイム補正装置の構成を図５〜図７を用いて説明する。
【００３６】
図５は実施の形態２のデットタイム補正装置を含む誘導加熱装置の構成図である。図１と同様の部分の説明は同一の符号を付けて省略する。検出入力回路３ａにはＶｃｅ１が入力され、電圧レベルを変換しマイコン２のゼロクロス入力端子へ出力する。この際の変換はＶｃｅ１の電圧レベルを、マイコン２のゼロクロス入力端子において入力可能な電圧レベルに変換することにより行われる。
【００３７】
図６は、各部の波形を示す概略図である。図２と同様の部分の説明は省略する。
デットタイムｔｄ１は次のように決定される。Ｖｃｅ１波形の拡大図を参照とすると検出入力回路３aにより、このＶｃｅ１が電圧レベル変換されたＶｉｎ（波形の形はそのままである）が、マイコン２のゼロクロス入力端子に入力される。Ｖｇｅ２がＬｏレベルの信号に遷移する時刻ｔ２から、Ｖｉｎがマイコン２内において予め設定されている閾値電圧であるＶｔｈになるまでの時間をΔｔとする。なお、Δｔは温度、付加電流、電圧、時間（経年）の変化、或いは、インバータ回路１を構成する電子部品のばらつきの影響を受けるためばらつきがある。マイコン２では予め記憶しているテーブルを参照しΔｔの時間に応じて補正時間αを付加したデットタイムｔｄ１を決定する。ｔｄ１は、デットタイムに生じるスイッチング損失を最小にできるデットタイムである。
【００３８】
図７はデットタイムの補正方法を示すフロー図である。マイコン２は、Ｖｇｅ２のＬｏレベルへの遷移を感知する（この時刻をｔ２として記憶する）（Ｓ７１でＹＥＳ）。マイコン２は、検出入力装置３ａからゼロクロス入力端子に入力されたＶｉｎが閾値Ｖｔｈ以下になったことを認識すると（Ｓ７２でＹＥＳ）この時刻をｔ１として記憶する（Ｓ７３）。以下は実施の形態１における場合と同様にマイコン２においては時刻ｔ２からｔ１までの時刻Δｔを計算する（Ｓ３２）。マイコン２は、Δｔに応じた補正時間αを補正テーブルから読み出す（Ｓ３３）。マイコン２及び駆動制御装置４はｔ１にαを付加した時刻（デットタイムｔｄ１）においてＶｇｅ１をＨｉレベルにする（Ｓ３４）。ｔ１にαを付加した時刻は、デットタイムに生じるスイッチング損失を最小にできる時刻である。
【００３９】
実施の形態２によれば、Ｖｇｅ２がＬｏレベルの信号に遷移する時刻からＶｉｎ（Ｖｃｅ１）が閾値電圧であるＶｔｈになるまでの時間に応じて、補正時間を付加したデットタイムを決定できる。これにより、スイッチング損失を最小にすることができるため、補正精度を高めることができる。
【００４０】
（実施の形態３）
次に、本発明の実施の形態３のデットタイム補正装置の構成を図８〜図１１を用いて説明する。
【００４１】
図８は実施の形態３のデットタイム補正装置を含む誘導加熱装置の構成図である。図１と同様の部分の説明は同一の符号を付けて省略する。検出入力回路３ｂにはＩｃ１が入力され検出入力回路３ｃにはＶｃｅ１が入力され、各々マイコン２のＡＤ入力端子へ出力する。
【００４２】
図９はデットタイムの補正方法を示すフロー図である。Ｖｇｅ１をＨｉレベルにする（Ｓ９１）。その後、Ｖｇｅ１とＩｃ１より損失を計算し、損失値Ｌ、補正方向Ｓｉｇｎ、デットタイムｔｄ１を記録する。（Ｓ９２）。
【００４３】
図１０は、Ｓ９１の内容を詳しく説明するフロー図である。まず、マイコン２は記録している前々回の損失値Ｌ２、前回の損失値Ｌ１、前回の補正方向Ｓｉｇｎ、前回のデットタイムｔｄ１を読み出す（Ｓ１０１）。マイコン２は、前々回の損失Ｌ２と前回の損失Ｌ１を比較する。Ｌ１のほうがＬ２より小さい場合（Ｓ１０２でＹＥＳ）、Ｓｉｇｎは同方向である（Ｓ１０３）。一方Ｌ１のほうがＬ２より大きい場合（Ｓ１０２でＮＯ）、Ｓｉｇｎは反転方向である（Ｓ１０４）。次にマイコン２は、補正テーブルに予め記憶している前回の損失Ｌ１に対する補正ステップ数を読み出す。（Ｓ１０５）。前回のｔｄ１と補正ステップ数とを計算してｔｄ１を求める（Ｓ１０６）。
【００４４】
図１１は、Ｌ１に対する補正ステップ数を記録したテーブルの一例である。例えば、ΔＬ１が１であった場合には１ステップ補正を行うようにテーブルが記憶されている。ここでＬ１、ステップは任意の単位で示しており、例えばＬ１が１Ｗであった場合１ステップ（１ステップは５μｓ）というようになっている。
【００４５】
実施の形態３によれば、検知されたＶｃｅ１及びＩｃ１から計算したスイッチング損失の履歴に基づいてデットタイムの補正を行うことができるという効果がある
なお、本発明は図１、図５、図８に図示したインバータ回路１にのみならず、図１２から図１６に示したインバータ回路においても適用することができる。
【産業上の利用可能性】
【００４６】
本発明にかかるデットタイム補正装置は、ＩＨ調理器に代表される誘導加熱装置に有用であり、特にモータなどのインバータ製品にも応用することが可能である。
【図面の簡単な説明】
【００４７】
【図１】実施の形態１のデットタイム補正装置を含む誘導加熱装置の構成図である。
【図２】実施の形態１の各部の波形を示す概略図である。
【図３】実施の形態１のデットタイムの補正方法を示すフロー図である。
【図４】実施の形態１及び２の補正テーブルの一例である。
【図５】実施の形態２のデットタイム補正装置を含む誘導加熱装置の構成図である。
【図６】実施の形態２の各部の波形を示す概略図である。
【図７】実施の形態２のデットタイムの補正方法を示すフロー図である。
【図８】実施の形態３のデットタイム補正装置を含む誘導加熱装置の構成図である。
【図９】実施の形態３のデットタイムの補正方法を示すフロー図である。
【図１０】Ｓ９１の内容を詳しく説明するフロー図である。
【図１１】実施の形態３の補正テーブルの一例である。
【図１２】その他のインバータ回路の例（その１）である。
【図１３】その他のインバータ回路の例（その２）である。
【図１４】その他のインバータ回路の例（その３）である。
【図１５】その他のインバータ回路の例（その４）である。
【図１６】その他のインバータ回路の例（その５）である。
【図１７】従来の誘導加熱装置の構成図である。
【図１８】デットタイムつきＰＷＭ波形の一例である。
【図１９】貫通電流が流れる場合を示す図である。
【図２０】従来の誘導加熱装置の各部の波形を示す概略図である。
【符号の説明】
【００４８】
１  インバータ回路
２  マイコン
３、３ａ、３ｂ、３ｃ  検知入力回路
４  駆動制御回路
５  電源回路
１１、１８  コイル
１２  ＩＧＢＴ
１３  ＩＧＢＴ
１４、１７  コンデンサ
１５  交流電源
１６  ダイオードブリッジ
【図１】
2006115647.tif 000003
【図２】
2006115647.tif 000004
【図３】
2006115647.tif 000005
【図４】
2006115647.tif 000006
【図５】
2006115647.tif 000007
【図６】
2006115647.tif 000008
【図７】
2006115647.tif 000009
【図８】
2006115647.tif 000010
【図９】
2006115647.tif 000011
【図１０】
2006115647.tif 000012
【図１１】
2006115647.tif 000013
【図１２】
2006115647.tif 000014
【図１３】
2006115647.tif 000015
【図１４】
2006115647.tif 000016
【図１５】
2006115647.tif 000017
【図１６】
2006115647.tif 000018
【図１７】
2006115647.tif 000019
【図１８】
2006115647.tif 000020
【図１９】
2006115647.tif 000021
【図２０】
2006115647.tif 000022