(57)【要約】【課題】本発明の目的は、工程を単純化すると共に、コストを低減できる薄膜トランジスタアレイ基板及びその製造方法を提供するところにある。【解決手段】薄膜トランジスタアレイ基板は、基板上に形成されたゲートラインと、前記ゲートライン上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ゲートラインと交差されるように形成され、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つを含むデータラインと、前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタと、前記ゲートライン及びデータラインの交差で設けられた画素領域に形成され、前記薄膜トランジスタと接続される画素電極と、を備えることを特徴とする。【選択図】図５
2006080487.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲートラインと、
前記ゲートライン上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記ゲートラインと交差するように形成され、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）のうち少なくともいずれか一つを含むデータラインと、
前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタと、
前記ゲートライン及びデータラインの交差で設けられた画素領域に形成され、前記薄膜トランジスタと接続される画素電極と、を備えることを特徴とする薄膜トランジスタアレイ基板。
【請求項２】
前記薄膜トランジスタは、
前記ゲートラインと接続されたゲート電極と、
前記データラインと接続され、前記データラインと同一物質であるソース電極と、
前記ソース電極と向き合い、前記データラインと同一物質であるドレイン電極と、
前記ソース電極とドレイン電極との間に形成されたチャンネルを含む半導体パターンと、を備えることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記ゲートライン、前記ゲート絶縁膜及び半導体パターンを挟んで前記ゲートラインと重畳され、前記データラインと同一物質であるストレージ電極を含むストレージキャパシタをさらに備えることを特徴とする請求項２に記載の薄膜トランジスタアレイ基板。
【請求項４】
基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップと、
前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を形成し、ＰＥＣＶＤ及びＭＯＣＶＤのうちいずれか一つの方式を利用して、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つの物質を含むソース／ドレイン金属層を形成するステップと、
前記非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース／ドレインパターンとを形成するステップと、
前記ソース／ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップと、
前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップと、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項５】
前記ＰＥＣＶＤ方式により、前記ＷＳｉｘを含むソース／ドレイン金属層を形成するステップは、
３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質をチャンバ内に注入するステップと、
前記反応物質の反応により生成されたＷＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップと、を含むことを特徴とする請求項４に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項６】
前記ＰＥＣＶＤ方式により、前記ＣｏＳｉｘを含むソース／ドレイン金属層を形成するステップは、
３００〜４００℃程度の環境で反応物質であるＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４をチャンバ内に注入するステップと、
前記反応物質の反応により生成されたＣｏＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップと、を含むことを特徴とする請求項５に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記ＮｉＳｉｘを利用してソース／ドレイン金属層を形成するステップは、
前記ＭＯＣＶＤ方式を利用して、２００〜３００℃程度の環境でＮｉ及びＳｉが相変化することにより生成されたＮｉＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする請求項５に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記ゲートライン、前記ゲート絶縁膜及び半導体パターンを挟んで前記ゲートラインと重畳され、前記データラインと同一物質であるストレージ電極を含むストレージキャパシタを形成するステップをさらに含むことを特徴とする請求項５に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
基板上にゲートライン、前記ゲートラインと接続されたゲート電極、及び前記ゲートラインから伸張されたゲートパッド下部電極を含むゲートパターンと、
前記ゲートパターン上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記ゲートラインと交差するように形成され、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つを含むデータライン、前記データラインから伸張されたデータパッド下部電極、前記データラインと接続されたソース電極、及び前記ソース電極と向き合うドレイン電極を含むソース／ドレインパターンと、
前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタと、
前記ゲートライン及びデータラインにより定義された画素領域に形成され、前記薄膜トランジスタと接続される画素電極、前記ゲートパッド下部電極と接続されたゲートパッド上部電極、及び前記データパッド下部電極と接続されたデータパッド上部電極と、を備えることを特徴とする薄膜トランジスタアレイ基板。
【請求項１０】
第１マスク工程を利用して、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップと、
前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を形成し、ＰＥＣＶＤ及びＭＯＣＶＤのうちいずれか一つの方式を利用して、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つの物質を含むソース／ドレイン金属層を形成するステップと、
第２マスク工程を利用して、前記非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース／ドレインパターンとを形成するステップと、
第３マスク工程を利用して、前記ソース／ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップと、
第４マスク工程を利用して、前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップと、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記ＰＥＣＶＤ方式により、前記ＷＳｉｘを含むソース／ドレイン金属層を形成するステップは、
３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質をチャンバ内に注入するステップと、
前記反応物質の反応により生成されたＷＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップと、を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記ＰＥＣＶＤ方式により、前記ＣｏＳｉｘを含むソース／ドレイン金属層を形成するステップは、
３００〜４００℃程度の環境で反応物質であるＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４をチャンバ内に注入するステップと、
前記反応物質の反応により生成されたＣｏＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップと、を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記ＮｉＳｉｘを利用してソース／ドレイン金属層を形成するステップは、
前記ＭＯＣＶＤ方式を利用して、２００〜３００℃程度の環境でＮｉ及びＳｉが相変化することにより生成されたＮｉＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
前記ソース／ドレイン金属層を形成するステップは、
ＰＥＣＶＤチャンバ内に反応物質を注入するステップと、
前記ｎ＋非晶質シリコン層上に、反応物質の反応により生成された物質を含むソース／ドレイン金属物質を形成するステップと、を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１５】
前記ソース／ドレイン金属層を形成するステップは、
ＭＯＣＶＤチャンバ内に反応物質を注入するステップと、
前記ｎ＋非晶質シリコン層上に、反応物質の反応により生成された物質を含むソース／ドレイン金属物質を形成するステップと、を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板に係り、特に、工程を単純化すると共に、コストを低減できる薄膜トランジスタアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
通常の液晶表示装置は、電界を利用して液晶の光透過率を調節することによって画像を表示する。このために、液晶表示装置は、液晶セルがマトリックス形態に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。
【０００３】
液晶パネルは、互いに対向する薄膜トランジスタアレイ基板及びカラーフィルタアレイ基板と、両基板の間に一定なセルギャップの維持のために位置するスペーサと、そのセルギャップに充填された液晶とを備える。
【０００４】
薄膜トランジスタアレイ基板は、ゲートライン、データライン、そのゲートラインとデータラインとの交差部ごとにスイッチング素子として形成された薄膜トランジスタ、液晶セル単位に形成されて薄膜トランジスタに接続された画素電極、及びそれらの上に塗布された背向膜から構成される。ゲートライン及びデータラインは、それぞれのパッド部を通じて駆動回路から信号を供給される。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答して、データラインに供給される画素電圧信号を画素電極に供給する。
【０００５】
カラーフィルタアレイ基板は、液晶セル単位に形成されたカラーフィルタ、カラーフィルタ間の区分及び外光反射のためのブラックマトリックス、液晶セルに共通に基準電圧を供給する共通電極、及びそれらの上に塗布される背向膜から構成される。
【０００６】
液晶パネルは、薄膜トランジスタアレイ基板とカラーフィルタアレイ基板とを別途に製作して合着した後、液晶を注入して封入することによって完成する。
【０００７】
図１は、従来の薄膜トランジスタアレイ基板を例として示す平面図であり、図２は、図１に示した薄膜トランジスタアレイ基板をＩ― Ｉ´線に沿ってカットして示す断面図である。
【０００８】
図１及び図２に示した薄膜トランジスタアレイ基板は、下部基板４２上にゲート絶縁膜４４を挟んで交差するように形成されたゲートライン２、データライン４、その交差部ごとに形成された薄膜トランジスタ６、及びその交差構造で設けられたセル領域に形成された画素電極１８を備える。そして、薄膜トランジスタアレイ基板は、画素電極１８と前段ゲートライン２との重畳部に形成されたストレージキャパシタ２０、ゲートライン２に接続されるゲートパッド部２６、及びデータライン４に接続されるデータパッド部３４を備える。
【０００９】
薄膜トランジスタ６は、ゲートライン２に接続されたゲート電極８、データライン４に接続されたソース電極１０、画素電極１８に接続されたドレイン電極１２、及びゲート電極８と重畳され、ソース電極１０とドレイン電極１２との間にチャンネルを含む半導体パターン４７を備える。半導体パターン４７は、活性層１４、及び活性層１４上に位置して、ソース電極１０及びドレイン電極１２とオーミック接触のためのオーミック接触層４８がさらに形成される。このような薄膜トランジスタ６は、ゲートライン２に供給されるゲート信号に応答して、データライン４に供給される画素電圧信号が画素電極１８に充電されて維持されるようにする。
【００１０】
画素電極１８は、保護膜５０を貫通する第１コンタクトホール１６を通じて、薄膜トランジスタ６のドレイン電極１２と接続される。画素電極１８は、充電された画素電圧により、上部基板（図示せず）に形成される共通電極と電位差を発生させる。この電位差により、薄膜トランジスタ基板と上部基板との間に位置する液晶が誘電異方性により回転し、光源（図示せず）から画素電極１８を経由して入射される光を上部基板側に透過させる。
【００１１】
ストレージキャパシタ２０は、ゲート絶縁膜４４を挟んで前段ゲートライン２と重畳されるストレージ電極２２、及びそのストレージ電極２２と保護膜５０とを挟んで重畳されると共に、その保護膜５０に形成された第２コンタクトホール２４を経由して接続された画素電極１８から構成される。このようなストレージキャパシタ２０は、画素電極１８に充電された画素電圧を、次の画素電圧が充電されるまで安定的に維持させる。
【００１２】
ゲートライン２は、ゲートパッド部２６を通じてゲートドライバー（図示せず）と接続される。ゲートパッド部２６は、ゲートライン２から延びるゲートパッド下部電極２８、及びゲート絶縁膜４４と保護膜５０とを貫通する第３コンタクトホール３０を通じて、ゲートパッド下部電極２８に接続されたゲートパッド上部電極３２から構成される。
【００１３】
データライン４は、データパッド部３４を通じてデータドライバー（図示せず）と接続される。データパッド部３４は、データライン４から延びるデータパッド下部電極３６、及び保護膜５０を貫通する第４コンタクトホール３８を通じて、データパッド下部電極３６と接続されたデータパッド上部電極４０から構成される。
【００１４】
このような構成を有する薄膜トランジスタアレイ基板は、５マスク工程で形成される。
【００１５】
図３は、図１及び図２に示した薄膜トランジスタアレイ基板が、５マスク工程で形成されることを示すフローチャートである。
【００１６】
下部基板４２上に、第１マスクを利用したフォトリソグラフィ工程及びエッチング工程で、ゲート金属層がパターニングされることによって、ゲートライン２、ゲート電極８、及びゲートパッド下部電極２８を含むゲートパターンが形成される（Ｓ２）。
【００１７】
ゲートパターンが形成された下部基板４２上に、ＰＥＣＶＤ法などの蒸着方法を通じてゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層が形成された後、第２マスクを利用したフォトリソグラフィ工程及びエッチング工程で、非晶質シリコン層、ｎ＋非晶質シリコン層がパターニングされることによって、オーミック接触層４８と活性層１４とを含む半導体パターン４７が形成される（Ｓ４）。
【００１８】
半導体パターン４７が形成された基板２上に、スパッタリングなどの蒸着方法を通じてソース／ドレイン金属層が形成された後、第３マスクを利用したフォトリソグラフィ工程及びウェットエッチング工程で、ソース／ドレイン金属層がパターニングされることによって、データライン４、ソース電極１０、ドレイン電極１２、及びストレージ電極２２を含むソース／ドレインパターンが形成される（Ｓ６）。
【００１９】
ソース／ドレインパターンが形成されたゲート絶縁膜４４上に、第４マスクを利用したフォトリソグラフィ工程及びエッチング工程で、第１ないし第４コンタクトホール１６、２４、３０、３８を含む保護膜５０が形成される（Ｓ８）。
【００２０】
保護膜５０が形成された基板２上に、スパッタリングなどの蒸着方法で透明電極物質が全面蒸着された後、第５マスクを利用したフォトリソグラフィ工程及びエッチング工程を通じて、透明電極物質がパターニングされることによって、画素電極１８、ゲートパッド上部電極３２、及びデータパッド上部電極４０を含む透明電極パターンが形成される（Ｓ１０）。
【００２１】
このように、従来の薄膜トランジスタアレイ基板は、複数のマスク工程を必要とするにつれて、製造工程が複雑であり、液晶パネルの製造コストの増加の主要原因となっている。これを解決するために、薄膜トランジスタアレイ基板は、マスク工程数を減らす方向に発展している。これは、一つのマスク工程が蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程のような多くの工程を含んでいるためである。これにより、最近には、薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程から一つのマスク工程を減らした４マスク工程が注目されている。
【００２２】
図４は、４マスク工程で、薄膜トランジスタアレイ基板を形成する工程を示すフローチャートである。
【００２３】
図４に示すように、４マスク工程は、５マスク工程と比較して、活性層及びオーミック接触層を含む半導体パターンとソース／ドレインパターンとを、一つのマスクとして形成する点を除いては、同一な方式により形成される。
【００２４】
まず、第１マスクを利用したフォトリソグラフィ工程及びエッチング工程で、ゲート金属層がパターニングされることによって、ゲートライン２、ゲート電極８、及びゲートパッド下部電極２８を含むゲートパターンが形成される（Ｓ２２）。
【００２５】
ゲートパターンが形成された下部基板４２上に、ＰＥＣＶＤ法などの蒸着方法を通じてゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層が順次に形成される（Ｓ２４）。
【００２６】
ｎ＋非晶質シリコン層などが形成された基板は、ＰＥＣＶＤなどの蒸着チャンバでアンローディングされた後、スパッタリングなどの蒸着工程のためのチャンバ内に移動した後、ｎ＋非晶質シリコン層などが形成された基板上に、スパッタリングなどの蒸着方法を通じてソース／ドレイン金属層が順次に形成される（Ｓ２６）。
【００２７】
ソース／ドレイン金属層上に、第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成する。ここで、第２マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することによって、チャンネル部のフォトレジストパターンが他のソース／ドレインパターン部より低くする。
【００２８】
次いで、フォトレジストパターンを利用したウェットエッチング工程で、ソース／ドレイン金属層がパターニングされることによって、データライン４、ソース電極１０、そのソース電極１０と一体化したドレイン電極１２、及びストレージ電極２２を含むソース／ドレインパターンが形成される（Ｓ２８）。
【００２９】
次いで、同一なフォトレジストパターンを利用したドライエッチング工程で、ｎ＋非晶質シリコン層と非晶質シリコン層とが同時にパターニングされることによって、オーミック接触層４８と活性層１４とが形成される。
【００３０】
そして、チャンネル部で相対的に低いフォトレジストパターンがアッシング工程で除去された後、ドライエッチング工程でチャンネル部のソース／ドレインパターン及びオーミック接触層４８がエッチングされる。これにより、チャンネル部の活性層１４が露出され、ソース電極１０とドレイン電極１２とが分離される。
【００３１】
ソース／ドレイン金属としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン合金などが利用される。
【００３２】
ソース／ドレインパターンが形成されたゲート絶縁膜４４上に、ＰＥＣＶＤなどの蒸着方法で保護膜５０が全面形成される（Ｓ３０）。保護膜５０は、第３マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることによって、第１ないし第４コンタクトホール１６、２４、３０、３８が形成される。第１コンタクトホール１６は、保護膜５０を貫通してドレイン電極１２が露出されるように形成され、第２コンタクトホール２４は、保護膜５０を貫通してストレージ電極２２が露出されるように形成される。第３コンタクトホール３０は、保護膜５０及びゲート絶縁膜４４を貫通してゲートパッド下部電極２８が露出されるように形成される。第４コンタクトホール３８は、保護膜５０を貫通してデータパッド下部電極３６が露出されるように形成される。
【００３３】
保護膜５０が形成された基板２上に、スパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。次いで、第４マスクを利用したフォトリソグラフィ工程及びエッチング工程を通じて、透明電極物質がパターニングされることによって、画素電極１８、ゲートパッド上部電極３２、及びデータパッド上部電極４０を含む透明電極パターンが形成される（Ｓ３２）。画素電極１８は、第１コンタクトホール１６を通じてドレイン電極１２と電気的に接続され、第２コンタクトホール２４を通じて、前段ゲートライン２と重畳されるストレージ電極２２と電気的に接続される。ゲートパッド上部電極３２は、第３コンタクトホール３０を通じてゲートパッド下部電極２８と電気的に接続される。データパッド上部電極４０は、第４コンタクトホール３８を通じて、データパッド下部電極３６と電気的に接続される。
【００３４】
このように、薄膜トランジスタアレイ基板の製造方法は、４マスク工程を採用することによって、５マスク工程を利用した場合より製造工程数を減らすと共に、それに比例する製造コストを低減できる。しかし、４マスク工程でゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層は、ＰＥＣＶＤなどの蒸着方法により形成され、ソース／ドレイン金属層は、スパッタリングなどの蒸着方法により形成されることによって、基板１０２がそれぞれの蒸着チャンバなどの装置内にローディング及びアンローディングされるなどの移動工程がさらに含まれる。これにより、一つの装備内で、ゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層を形成できる方案が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００３５】
本発明の目的は、工程を単純化すると共に、コストを低減できる薄膜トランジスタアレイ基板及びその製造方法を提供するところにある。
【課題を解決するための手段】
【００３６】
前記目的を達成するために、本発明による薄膜トランジスタアレイ基板は、基板上に形成されたゲートライン、前記ゲートライン上に形成されたゲート絶縁膜、前記ゲート絶縁膜を挟んで前記ゲートラインと交差するように形成され、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）のうち少なくともいずれか一つを含むデータライン、前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタ、及び前記ゲートライン及びデータラインの交差で設けられた画素領域に形成され、前記薄膜トランジスタと接続される画素電極を備えることを特徴とする。
【００３７】
前記薄膜トランジスタは、前記ゲートラインと接続されたゲート電極、前記データラインと接続され、前記データラインと同一物質であるソース電極、前記ソース電極と向き合い、前記データラインと同一物質であるドレイン電極、及び前記ソース電極とドレイン電極との間に形成されたチャンネルを含む半導体パターンを備えることを特徴とする。
【００３８】
前記ゲートライン、前記ゲート絶縁膜及び半導体パターンを挟んで前記ゲートラインと重畳され、前記データラインと同一物質であるストレージ電極を含むストレージキャパシタをさらに備えることを特徴とする。
【００３９】
本発明による薄膜トランジスタアレイ基板の製造方法は、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップ、前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を形成し、ＰＥＣＶＤ及びＭＯＣＶＤ（有機金属化学気相蒸着法）のうちいずれか一つの方式を利用して、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つの物質を含むソース／ドレイン金属層を形成するステップ、前記非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース／ドレインパターンとを形成するステップ、前記ソース／ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップ、及び前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップを含むことを特徴とする。
【００４０】
前記ＰＥＣＶＤ方式により、前記ＷＳｉｘを含むソース／ドレイン金属層を形成するステップは、３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質をチャンバ内に注入するステップ、及び前記反応物質の反応により生成されたＷＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
【００４１】
前記ＰＥＣＶＤ方式により、前記ＣｏＳｉｘを含むソース／ドレイン金属層を形成するステップは、３００〜４００℃程度の環境で反応物質であるＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４をチャンバ内に注入するステップ、及び前記反応物質の反応により生成されたＣｏＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
【００４２】
前記ＮｉＳｉｘを利用してソース／ドレイン金属層を形成するステップは、前記ＭＯＣＶＤ方式を利用して、２００〜３００℃程度の環境でＮｉ及びＳｉが相変化することにより生成されたＮｉＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
【００４３】
前記ゲートライン、前記ゲート絶縁膜及び半導体パターンを挟んで前記ゲートラインと重畳され、前記データラインと同一物質であるストレージ電極を含むストレージキャパシタを形成するステップをさらに含むことを特徴とする。
【００４４】
本発明による薄膜トランジスタアレイ基板は、基板上にゲートライン、前記ゲートラインと接続されたゲート電極、及び前記ゲートラインから伸張されたゲートパッド下部電極を含むゲートパターンと、前記ゲートパターン上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ゲートラインと交差するように形成され、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つを含むデータライン、前記データラインから伸張されたデータパッド下部電極、前記データラインと接続されたソース電極、及び前記ソース電極と向き合うドレイン電極を含むソース／ドレインパターンと、前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタと、前記ゲートライン及びデータラインにより定義された画素領域に形成され、前記薄膜トランジスタと接続される画素電極、前記ゲートパッド下部電極と接続されたゲートパッド上部電極、及び前記データパッド下部電極と接続されたデータパッド上部電極と、を備えることを特徴とする。
【００４５】
本発明による薄膜トランジスタアレイ基板の製造方法は、第１マスク工程を利用して、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップ、前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を形成し、ＰＥＣＶＤ及びＭＯＣＶＤのうちいずれか一つの方式を利用して、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つの物質を含むソース／ドレイン金属層を形成するステップ、第２マスク工程を利用して、前記非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース／ドレインパターンとを形成するステップ、第３マスク工程を利用して、前記ソース／ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップ、及び第４マスク工程を利用して、前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップを含むことを特徴とする。
【００４６】
前記ＰＥＣＶＤ方式により、前記ＷＳｉｘを含むソース／ドレイン金属層を形成するステップは、３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質をチャンバ内に注入するステップ、及び前記反応物質の反応により生成されたＷＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
【００４７】
前記ＰＥＣＶＤ方式により、前記ＣｏＳｉｘを含むソース／ドレイン金属層を形成するステップは、３００〜４００℃程度の環境で反応物質であるＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４をチャンバ内に注入するステップ、及び前記反応物質の反応により生成されたＣｏＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
【００４８】
前記ＮｉＳｉｘを利用してソース／ドレイン金属層を形成するステップは、前記ＭＯＣＶＤ方式を利用して、２００〜３００℃程度の環境でＮｉ及びＳｉが相変化することにより生成されたＮｉＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
【００４９】
前記ソース／ドレイン金属層を形成するステップは、ＰＥＣＶＤチャンバ内に反応物質を注入するステップ、及び前記ｎ＋非晶質シリコン層上に、反応物質の反応により生成された物質を含むソース／ドレイン金属物質を形成するステップを含むことを特徴とする。
【００５０】
前記ソース／ドレイン金属層を形成するステップは、ＭＯＣＶＤチャンバ内に反応物質を注入するステップ、及び前記ｎ＋非晶質シリコン層上に、反応物質の反応により生成された物質を含むソース／ドレイン金属物質を形成するステップを含むことを特徴とする。
【発明の効果】
【００５１】
本発明による薄膜トランジスタアレイ基板及びその製造方法は、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用すると共に、ＰＥＣＶＤまたはＭＯＣＶＤ方式を利用してソース／ドレイン金属層を形成する。これにより、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース／ドレイン金属層を形成できることによって、工程が単純化されると共に、コストが低減される。
【発明を実施するための最良の形態】
【００５２】
以下、添付された図面を参照して、本発明による有機電界発光表示素子について詳細に説明する。
【００５３】
図５は、本発明の実施形態による薄膜トランジスタアレイ基板を示す平面図であり、図６は、図５に示した薄膜トランジスタアレイ基板をII−II´線に沿ってカットして示す断面図である。
【００５４】
図５及び図６に示した薄膜トランジスタアレイ基板は、下部基板１４２上に、ゲート絶縁膜１４４を挟んで交差するように形成されたゲートライン１０２、データライン１０４と、その交差部ごとに形成された薄膜トランジスタ１０６と、その交差構造で設けられたセル領域に形成された画素電極１１８とを備える。そして、薄膜トランジスタアレイ基板は、画素電極１１８と前段ゲートライン１０２との重畳部に形成されたストレージキャパシタ１２０、ゲートライン１０２に接続されるゲートパッド部１２６、及びデータライン１０４に接続されるデータパッド部１３４を備える。
【００５５】
薄膜トランジスタ１０６は、ゲートライン１０２に接続されたゲート電極１０８、データライン１０４に接続されたソース電極１１０、画素電極１１８に接続されたドレイン電極１１２、及びゲート電極１０８と重畳され、ソース電極１１０とドレイン電極１１２との間にチャンネルを形成する活性層１１４を備える。活性層１１４は、データパッド下部電極１３６、ストレージ電極１２２、データライン１０４、ソース電極１１０及びドレイン電極１１２と重畳されるように形成され、ソース電極１１０とドレイン電極１１２との間のチャンネル部をさらに備える。活性層１１４上には、データパッド下部電極１３６、ストレージ電極１２２、データライン１０４、ソース電極１１０及びドレイン電極１１２とオーミック接触のためのオーミック接触層１４８がさらに形成される。このような薄膜トランジスタ１０６は、ゲートライン１０２に供給されるゲート信号に応答して、データライン１０４に供給される画素電圧信号が画素電極１１８に充電されて維持されるようにする。
【００５６】
画素電極１１８は、保護膜１５０を貫通する第１コンタクトホール１１６を通じて、薄膜トランジスタ１０６のドレイン電極１１２と接続される。画素電極１１８は、充電された画素電圧により、上部基板（図示せず）に形成される共通電極と電位差を発生させる。この電位差により、薄膜トランジスタ基板と上部基板との間に位置する液晶が誘電異方性により回転し、光源（図示せず）から画素電極１１８を経由して入射される光を上部基板側に透過させる。
【００５７】
ストレージキャパシタ１２０は、前段ゲートライン１０２と、そのゲートライン１０２、ゲート絶縁膜１４４、活性層１１４及びオーミック接触層１４８を挟んで重畳されるストレージ電極１２２と、そのストレージ電極１２２及び保護膜１５０を挟んで重畳されると共に、その保護膜１５０に形成された第２コンタクトホール１２４を経由して接続された画素電極１１８とから構成される。このようなストレージキャパシタ１２０は、画素電極１１８に充電された画素電圧を、次の画素電圧が充電されるまで安定的に維持させる。
【００５８】
ゲートライン１０２は、ゲートパッド部１２６を通じてゲートドライバー（図示せず）と接続される。ゲートパッド部１２６は、ゲートライン１０２から延びるゲートパッド下部電極１２８、及びゲート絶縁膜１４４と保護膜１５０とを貫通する第３コンタクトホール１３０を通じて、ゲートパッド下部電極１２８と接続されたゲートパッド上部電極１３２から構成される。
【００５９】
データライン１０４は、データパッド部１３４を通じてデータドライバー（図示せず）と接続される。データパッド部１３４は、データライン１０４から延びるデータパッド下部電極１３６、及び保護膜１５０を貫通する第４コンタクトホール１３８を通じて、データパッド下部電極１３６と接続されたデータパッド上部電極１４０から構成される。
【００６０】
ここで、データライン１０４、ソース／ドレイン電極１１０、１１２、ストレージ電極１２２、及びデータパッド下部電極１３６を含むソース／ドレインパターンは、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つを含む。このＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘは、ＣＶＤ方式を利用して蒸着できる物質であって、ゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層の形成時に利用される蒸着装備を利用して、ソース／ドレイン金属層を形成できる。
【００６１】
図７Ａないし図７Ｄは、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図であり、図８は、薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
【００６２】
図７Ａに示すように、下部基板１４２上にゲートパターンが形成される。下部基板１４２上に、スパッタリング方法などの蒸着方法を通じてゲート金属層が形成される。次いで、第１マスクを利用したフォトリソグラフィ工程及びエッチング工程で、ゲート金属層がパターニングされることによって、ゲートライン１０２、ゲート電極１０８、及びゲートパッド下部電極１２８を含むゲートパターンが形成される（Ｓ４２）。ゲート金属としては、Ｃｒ、Ｍｏ、アルミニウム系の金属などが単一層または二重層構造で利用される。
【００６３】
図７Ｂに示すように、ゲートパターンが形成された下部基板１４２上に、ゲート絶縁膜１４４、活性層１１４、オーミック接触層１４８、及びソース／ドレインパターンが順次に形成される。
【００６４】
ゲートパターンが形成された下部基板１４２上に、ＰＥＣＶＤなどの蒸着方法を通じてゲート絶縁膜４４、非晶質シリコン層及びｎ＋非晶質シリコン層が形成される（Ｓ４４）。次いで、ゲート絶縁膜４４、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装置及び蒸着方法、すなわち、ＰＥＣＶＤなどの蒸着方法を利用してソース／ドレイン金属層が形成される（Ｓ４６）。
【００６５】
ここで、ソース／ドレイン金属層の蒸着時、３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質が利用されることによって、ソース／ドレイン金属層は、ＷＳｉｘを含む。すなわち、３２５〜４２５℃程度のチャンバ内で、ＷＦ６、ＳｉＨ４、Ｎ２などの反応物質の反応によりｎ＋非晶質シリコン層が形成された基板１４２上に、ＷＳｉｘを含むソース／ドレイン金属層が形成される。
【００６６】
ソース／ドレイン金属層上に、第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成する。この場合、第２マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することによって、チャンネル部のフォトレジストパターンが他のソース／ドレインパターン部より低くする。
【００６７】
次いで、フォトレジストパターンを利用したエッチング工程で、ソース／ドレイン金属層がパターニングされることによって、データライン１０４、ソース電極１１０、そのソース電極１１０と一体化したドレイン電極１１２、及びストレージ電極１２２を含むソース／ドレインパターンが形成される。
【００６８】
次いで、同一なフォトレジストパターンを利用したドライエッチング工程で、ｎ＋非晶質シリコン層と非晶質シリコン層とが同時にパターニングされることによって、オーミック接触層１４８と活性層１１４とが形成される（Ｓ４８）。
【００６９】
そして、チャンネル部で相対的に低いフォトレジストパターンがアッシング工程で除去された後、エッチング工程でチャンネル部のソース／ドレインパターン及びオーミック接触層１４８がエッチングされる。これにより、チャンネル部の活性層１１４が露出され、ソース電極１１０とドレイン電極１１２とが分離される。
【００７０】
次いで、ストリップ工程で、ソース／ドレインパターン上に残っているフォトレジストパターンが除去される。
【００７１】
ゲート絶縁膜１４４の材料としては、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。
【００７２】
図７Ｃに示すように、ソース／ドレインパターンが形成されたゲート絶縁膜１４４上に、第１ないし第４コンタクトホール１１６、１２４、１３０、１３８を含む保護膜１５０が形成される（Ｓ５０）。
【００７３】
保護膜１５０は、第３マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることにより、第１ないし第４コンタクトホール１１６、１２４、１３０、１３８を含む。第１コンタクトホール１１６は、保護膜１５０を貫通してドレイン電極１１２が露出されるように形成され、第２コンタクトホール１２４は、保護膜１５０を貫通してストレージ電極１２２が露出されるように形成される。第３コンタクトホール１３０は、保護膜１５０及びゲート絶縁膜１４４を貫通して、ゲートパッド下部電極１２８が露出されるように形成される。第４コンタクトホール１３８は、保護膜１５０を貫通してデータパッド下部電極１３６が露出されるように形成される。
【００７４】
保護膜１５０の材料としては、ゲート絶縁膜１４４のような無機絶縁物質や、誘電定数の小さいアクリル系の有機化合物、ベンゾシクロブテン（ＢＣＢ）またはペルフルオロシクロブテン（ＰＦＣＢ）のような有機絶縁物質が利用される。
【００７５】
図７Ｄに示すように、保護膜１５０上に透明電極パターンが形成される（Ｓ５２）。
【００７６】
保護膜１５０上に、スパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。次いで、第４マスクを利用したフォトリソグラフィ工程及びエッチング工程を通じて、透明電極物質がパターニングされることによって、画素電極１１８、ゲートパッド上部電極１３２、及びデータパッド上部電極１４０を含む透明電極パターンが形成される。画素電極１１８は、第１コンタクトホール１１６を通じてドレイン電極１１２と電気的に接続され、第２コンタクトホール１２４を通じて、前段ゲートライン１２と重畳されるストレージ電極１２２と電気的に接続される。ゲートパッド上部電極１３２は、第３コンタクトホール１３０を通じて、ゲートパッド下部電極１２８と電気的に接続される。データパッド上部電極１４０は、第４コンタクトホール１３８を通じて、データパッド下部電極１３６と電気的に接続される。透明電極物質としては、インジウム錫酸化物（ＩＴＯ）、錫酸化物（ＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）が利用される。
【００７７】
このように、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース／ドレイン金属層をＰＥＣＶＤを利用して蒸着できることによって、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース／ドレイン金属層を形成できる。これにより、工程が単純化されると共に、コストが低減される。
【００７８】
図９は、本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
【００７９】
まず、本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法は、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法と比較して、ソース／ドレイン金属層の形成時、ソース／ドレイン金属層の反応物質及び環境を除いては、同一な方式により形成されるので、図７Ａないし図７Ｄと同一な内容についての詳細な説明は省略する。
【００８０】
下部基板１４２上に、ゲートライン１０２、ゲート電極１０８、及びゲートパッド下部電極１２８を含むゲートパターンが形成された後（Ｓ６２）、ＰＥＣＶＤなどの蒸着方法を通じてゲート絶縁膜１４４、非晶質シリコン層及びｎ＋非晶質シリコン層が形成される（Ｓ６４）。次いで、ゲート絶縁膜１４４、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装置及び蒸着方法、すなわち、ＰＥＣＶＤなどの蒸着方法を利用してソース／ドレイン金属層が形成される（Ｓ６６）。
【００８１】
ここで、ソース／ドレイン金属層の蒸着時、３００〜４００℃程度の環境でＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４のうち少なくともいずれか一つの反応物質が利用されることによって、ソース／ドレイン金属層は、ＣｏＳｉｘを含む。すなわち、３００〜４００℃程度のチャンバ内で、Ｃｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４などの反応物質の反応によりｎ＋非晶質シリコン層が形成された基板上に、ＣｏＳｉｘを含むソース／ドレイン金属層が形成される。
【００８２】
次いで、非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層が、回折露光マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることによって、データライン１０４、ソース電極１１０、ドレイン電極１１２、及びストレージ電極１２２を含むソース／ドレインパターンが形成され、オーミック接触層１４８及び活性層１１４を含む半導体パターン１４７が形成される（Ｓ６８）。
【００８３】
次いで、第１ないし第４コンタクトホール１１６、１２４、１３０、１３８を含む保護膜１５０が形成された後（Ｓ７０）、画素電極１１８、ゲートパッド上部電極１３２、及びデータパッド上部電極１４０を含む透明電極パターンが形成される（Ｓ７２）。
【００８４】
このように、本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース／ドレイン金属層をＰＥＣＶＤを利用して蒸着できることによって、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース／ドレイン金属層を形成できる。これにより、工程が単純化されると共に、コストが低減される。
【００８５】
図１０は、本発明の第３実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
【００８６】
まず、本発明の第３実施形態による薄膜トランジスタアレイ基板の製造方法は、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法と比較して、ソース／ドレイン金属層の形成時、ＭＯＣＶＤ方式を利用し、ソース／ドレイン金属層の反応物質及び環境が異なる点を除いては、同一な方式により形成されるので、図７Ａないし図７Ｄと同一な内容についての詳細な説明は省略する。
【００８７】
下部基板１４２上に、ゲートライン１０２、ゲート電極１０８、及びゲートパッド下部電極１２８を含むゲートパターンが形成された後（Ｓ８２）、ＰＥＣＶＤなどの蒸着方法を通じてゲート絶縁膜１４４、非晶質シリコン層及びｎ＋非晶質シリコン層が形成される（Ｓ８４）。
【００８８】
次いで、ゲート絶縁膜１４４、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装置を利用すると共に、ＭＯＣＶＤなどの蒸着方法を利用してソース／ドレイン金属層が形成される（Ｓ８６）。
【００８９】
ここで、ソース／ドレイン金属層の蒸着は、２００〜３００℃程度の環境で実施され、ソース／ドレイン金属の反応物質としてＮｉ、Ｓｉが利用されることによって、ソース／ドレイン金属層は、ＮｉＳｉｘを含む。すなわち、ＮｉＳｉｘは、２００〜３００℃の低温でも反応するＮｉ、Ｓｉが互いに相変化することによって形成される。
【００９０】
次いで、非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層が、回折露光マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることによって、データライン１０４、ソース電極１１０、ドレイン電極１１２、及びストレージ電極１２２を含むソース／ドレインパターンが形成され、オーミック接触層１４８及び活性層１１４を含む半導体パターン１４７が形成される（Ｓ８８）。
【００９１】
次いで、第１ないし第４コンタクトホール１１６、１２４、１３０、１３８を含む保護膜１５０が形成された後（Ｓ７０）、画素電極１１８、ゲートパッド上部電極１３２、及びデータパッド上部電極１４０を含む透明電極パターンが形成される（Ｓ９２）。
【００９２】
このように、本発明の第３実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース／ドレイン金属層をＭＯＣＶＤを利用して蒸着できることによって、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース／ドレイン金属層を形成できる。これにより、工程が単純化されると共に、コストが低減される。
【００９３】
一方、本発明の第１及び第２実施形態でソース／ドレイン金属層を形成する場合、ＰＥＣＶＤだけでなく、ＭＯＣＶＤ方式が利用されることもあり、第３実施形態でＭＯＣＶＤだけでなく、ＰＥＣＶＤ方式が利用されることもある。
【産業上の利用可能性】
【００９４】
本発明は、薄膜トランジスタアレイ基板に関連の技術分野に適用可能である。
【図面の簡単な説明】
【００９５】
【図１】通常的な薄膜トランジスタアレイ基板の一部分を示す平面図である。
【図２】図１に示した薄膜トランジスタアレイ基板をＩ−Ｉ´線に沿ってカットして示す断面図である。
【図３】従来の５マスク工程により、薄膜トランジスタアレイ基板の形成を示すフローチャートである。
【図４】従来の４マスク工程により、薄膜トランジスタアレイ基板の形成を示すフローチャートである。
【図５】本発明の実施形態による薄膜トランジスタアレイ基板を示す平面図である。
【図６】図５に示した薄膜トランジスタアレイ基板をII−II´線に沿ってカットして示す断面図である。
【図７Ａ】本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図７Ｂ】本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図７Ｃ】本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図７Ｄ】本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を示す断面図である。
【図８】薄膜トランジスタアレイ基板の製造方法を説明するためのフローチャートである。
【図９】本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
【図１０】本発明の第３実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
【符号の説明】
【００９６】
２，１０２：ゲートライン
４，１０４：データライン
６，１０６：薄膜トランジスタ
８，１０８：ゲート電極
１０，１１０：ソース電極
１２，１１２：ドレイン電極
１４，１１４：活性層
１６，１１６：第１コンタクトホール
１８，１１８：画素電極
２０，１２０：ストレージキャパシタ
２２，１２２：ストレージ電極
２４，１２４：第２コンタクトホール
【図１】
2006080487.tif 000003
【図２】
2006080487.tif 000004
【図３】
2006080487.tif 000005
【図４】
2006080487.tif 000006
【図５】
2006080487.tif 000007
【図６】
2006080487.tif 000008
【図７Ａ】
2006080487.tif 000009
【図７Ｂ】
2006080487.tif 000010
【図７Ｃ】
2006080487.tif 000011
【図７Ｄ】
2006080487.tif 000012
【図８】
2006080487.tif 000013
【図９】
2006080487.tif 000014
【図１０】
2006080487.tif 000015