(57)【要約】【課題】  チップサイズが小さく、素子形成領域に存在する重金属をゲッタリング領域において捕獲し信頼性の向上を図るＳＯＩ型半導体装置を提供する。【解決手段】  絶縁膜２上に形成された半導体層３を含むＳＯＩ基板５０と、半導体層３に形成された半導体素子６０とを備えた半導体装置であって、半導体素子６０は半導体層３を島状に分離するためのトレンチ分離溝４によって囲まれた素子形成領域７０内に形成されており、トレンチ分離溝４を挟んで素子形成領域７０を包囲する側壁領域８０のコーナ部のみにゲッタリング領域９が形成されている。これによりチップサイズの増加を抑制しつつ、特性不良の抑制と信頼性の向上を得ることが可能なＳＯＩ型半導体装置を実現することができる。【選択図】  図１
2006303350.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に半導体層を有するＳＯＩ基板と、
前記半導体層を島状に分離する分離溝と、
前記分離溝で囲まれた前記半導体層の素子形成領域に形成された半導体素子と、
前記分離溝を挟んで前記素子形成領域を包囲する側壁領域とを備え、
前記側壁領域のコーナ部のみに、前記素子形成領域に存在する重金属を捕獲するゲッタリング領域を形成していることを特徴とする半導体装置。
【請求項２】
前記側壁領域はコーナ部を除いて分離溝から一定の幅に形成され、前記側壁領域のコーナ部の領域内で前記分離溝のコーナ部から前記一定の幅以上離間したダミー領域にゲッタリング領域を形成した請求項１記載の半導体装置。
【請求項３】
前記分離溝のコーナ角は、鈍角である請求項１または２記載の半導体装置。
【請求項４】
前記ゲッタリング領域は、表面濃度が１×１０１８原子／ｃｍ３以上の高濃度不純物領域である請求項１，２または３記載の半導体装置。
【請求項５】
前記素子形成領域を複数列配置するとともに、隣接する列の素子形成領域の位置をずらして、一方の列の素子形成領域の列方向の中間部に、他方の列の側壁領域のコーナ部に形成したゲッタリング領域を配置した請求項１，２，３または４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板を用いたＳＯＩ型半導体装置に関し、特に半導体層に存在する重金属のゲッタリング技術についての半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の製造方法では純度の高い半導体基板が用いられるが、半導体基板にわずかに含まれる重金属は、半導体素子の接合リークやゲート酸化膜の耐圧低下の原因となる。このような重金属汚染に対しては、重金属を半導体素子から離れた箇所で捕獲することにより半導体素子の特性に影響を与えないようにするゲッタリングと呼ばれる手法が一般に用いられる。具体的な方法としては、ブラッシュダメージ法がある。この方法は半導体基板の裏面にブラッシュダメージを与え、このダメージ層により重金属を捕獲するものであり、それにより重金属が半導体素子の特性に影響を及ぼさないようにするものである。
【０００３】
しかしながらＳＯＩ型半導体装置においては、半導体素子は埋め込み酸化膜によって半導体基板と分離されており、重金属は埋め込み酸化膜を通過することができないため半導体基板裏面に形成されたダメージ層は重金属汚染を捕獲することはできない。したがって、ＳＯＩ型半導体装置に適した重金属のゲッタリング方法の開発が必要である。このような問題点を解決するＳＯＩ型半導体装置のゲッタリング方法が知られている（例えば、特許文献１参照）。
【０００４】
以下、図面を参照しながら、従来のＳＯＩ型半導体装置について説明する。図１１（ａ）は、従来のＳＯＩ型半導体装置５００に含まれる能動型の半導体素子（ＣＭＯＳトランジスタ）６０の構成を模式的に示しており、図１１（ｂ）は、図１１（ａ）中のＹ−Ｙ’線に沿った断面構成を模式的に示している。
【０００５】
図１１（ａ）と（ｂ）に示した構成では、ＳＯＩ基板における支持基板としての半導体基板１と、半導体基板１上に形成された絶縁膜としての埋め込み酸化膜２と、埋め込み酸化膜２上にＳＯＩ基板の活性層となるｎ−型半導体層３と、ｎ−型半導体層３内に半導体素子が形成される素子形成領域７０とを備え、素子形成領域７０内には、イオン注入により選択的に不純物が導入され、その後、熱処理により形成されたＰチャネルＭＯＳトランジスタのＮウェルとなるｎ型半導体層７及びＮチャネルＭＯＳトランジスタのＰウェルとなるｐ型半導体層８と、ゲート酸化膜１０と、ゲート電極１１と、ＰチャネルＭＯＳトランジスタのドレイン領域とソース領域となるｐ＋型半導体層１２と、ＮチャネルＭＯＳトランジスタのドレイン領域及びソース領域となるｎ＋型半導体層１３とが形成されている。
【０００６】
さらに素子形成領域７０を包囲するように形成された側壁領域８０と、側壁領域８０内に形成されたゲッタリング領域９と、素子形成領域７０を囲み、かつ側壁領域８０と素子形成領域７０の間に、ｎ−型半導体層３表面から埋め込み酸化膜２に達するまでエッチングすることにより形成されたトレンチ分離溝４とが形成されている。またトレンチ分離溝４の側壁部分には絶縁膜としてのシリコン酸化膜５と、ポリシリコン膜６が埋め込まれているため、埋め込み酸化膜２とシリコン酸化膜５とによって素子形成領域７０は島状に誘電体分離されている。
【０００７】
このような構成において、素子形成領域７０に存在する重金属は、トレンチ分離溝４を形成する前のウェル形成時の熱処理により拡散し、ゲッタリング領域９において捕獲されるため、接合リークやゲート酸化膜の耐圧低下を防ぐことができる。
【特許文献１】特開２００３−２８９０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来構造によると、側壁領域８０の直線部においてゲッタリング領域形成を行う際、側壁領域８０においてゲッタリング領域形成のための領域が必要なため、チップサイズが大きくなるという課題を有する。
【０００９】
したがって、本発明の目的は、ゲッタリング領域を有するＳＯＩ型半導体装置において、チップサイズが小さく、素子形成領域に存在する重金属をゲッタリング領域において捕獲し信頼性の向上を図ることができる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の請求項１記載の半導体装置は、絶縁膜上に半導体層を有するＳＯＩ基板と、前記半導体層を島状に分離する分離溝と、前記分離溝で囲まれた前記半導体層の素子形成領域に形成された半導体素子と、前記分離溝を挟んで前記素子形成領域を包囲する側壁領域とを備え、前記側壁領域のコーナ部のみに、前記素子形成領域に存在する重金属を捕獲するゲッタリング領域を形成している。
【００１１】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記側壁領域はコーナ部を除いて分離溝から一定の幅に形成され、前記側壁領域のコーナ部の領域内で前記分離溝のコーナ部から前記一定の幅以上離間したダミー領域にゲッタリング領域を形成した。
【００１２】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記分離溝のコーナ角は鈍角である。
【００１３】
請求項４記載の半導体装置は、請求項１，２または３記載の半導体装置において、前記ゲッタリング領域は、表面濃度が１×１０１８原子／ｃｍ３以上の高濃度不純物領域である。
【００１４】
請求項５記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記素子形成領域を複数列配置するとともに、隣接する列の素子形成領域の位置をずらして、一方の列の素子形成領域の列方向の中間部に、他方の列の側壁領域のコーナ部に形成したゲッタリング領域を配置した。
【発明の効果】
【００１５】
本発明の請求項１記載の半導体装置によれば、側壁領域のコーナ部のみに、素子形成領域に存在する重金属を捕獲するゲッタリング領域を形成しているので、チップサイズの増加を抑制しつつ、特性不良の抑制と信頼性の向上を得ることが可能なＳＯＩ型半導体装置を実現することができる。
【００１６】
請求項２では、側壁領域はコーナ部を除いて分離溝から一定の幅に形成され、側壁領域のコーナ部の領域内で分離溝のコーナ部から一定の幅以上離間したダミー領域にゲッタリング領域を形成したので、従来構造のように側壁領域の直線幅を広げることなく、ゲッタリング領域を確保することができる。
【００１７】
請求項３では、分離溝のコーナ角は鈍角であることが好ましい。これにより側壁領域のコーナ部において、さらにダミー領域の面積を増加することができるため、このダミー領域にゲッタリング領域を形成することで、よりゲッタリング効果を向上することが可能である。
【００１８】
請求項４では、ゲッタリング領域は、表面濃度が１×１０１８原子／ｃｍ３以上の高濃度不純物領域であることが好ましい。この濃度範囲であれば、ゲッタリング領域が効果的に重金属のゲッタリング機能を発揮することができる。
【００１９】
請求項５では、素子形成領域を複数列配置するとともに、隣接する列の素子形成領域の位置をずらして、一方の列の素子形成領域の列方向の中間部に、他方の列の側壁領域のコーナ部に形成したゲッタリング領域を配置することが好ましい。これにより、ゲッタリング領域が各半導体素子の半導体層における重金属をより均一に効率よく捕獲し、より高性能なＳＯＩ型半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しながら、本発明に係る実施形態について説明する。以下の図面においては、説明の簡潔化のため、従来例と実質的に同一の機能を有する構成要素を同一の図番で示す。なお、本発明は以下の実施形態に限定されない。
（第１の実施形態）
本発明の第１の実施形態によるＳＯＩ型半導体装置について、図１〜図８に基づいて説明する。図１（ａ）と図２は、本実施形態のＳＯＩ型半導体装置１００に含まれる能動型の半導体素子（ＣＭＯＳトランジスタ）の構成を模式的に示した平面図であり、図１（ｂ）は、図１（ａ）中のＸ−Ｘ’線に沿った断面構成を模式的に示している。なお図２中のＸ−Ｘ’線に沿った断面構成も図１（ｂ）と同様である。また図３（ａ）は図１（ａ）の要部拡大図であり、図３（ｂ）は図２の要部拡大図である。
【００２１】
第１の実施形態のＳＯＩ型半導体装置１００は、ＳＯＩ基板における支持基板としての半導体基板１と、半導体基板１上に形成された絶縁膜としての埋め込み酸化膜２と、埋め込み酸化膜２上に形成されたｎ−型半導体層３を含むＳＯＩ基板５０と、埋め込み酸化膜２に達するまでｎ−型半導体層３をエッチングすることにより形成されたトレンチ分離溝４と、トレンチ分離溝４の側壁部分に絶縁膜としての形成されたシリコン酸化膜５と、シリコン酸化膜５により覆われたトレンチ分離溝４中に埋め込まれたポリシリコン膜６と、トレンチ分離溝４によって囲まれた素子形成領域７０と、素子形成領域７０内に形成された能動型の半導体素子６０と、トレンチ分離溝４を挟んで素子形成領域７０を包囲するように形成された側壁領域８０と、前記側壁領域８０のコーナ部のみに形成されたゲッタリング領域９とを備えており、前記半導体層６０内には公知のＣＭＯＳのトランジスタと同様に、ゲート酸化膜１０と、ゲート電極１１と、ＰチャネルＭＯＳトランジスタのドレイン領域とソース領域となるｐ＋型半導体層１２と、ＮチャネルＭＯＳトランジスタのドレイン領域とソース領域となるｎ＋型半導体層１３とが形成されている。実際のデバイスでは上記の構造に、さらに配線（図示せず）が形成される。
【００２２】
前記側壁領域８０の片側幅はトレンチ分離溝４を形成する際の形状に影響のない程度に確保すれば良く、本発明の実施形態においては約１．０μｍに設定した。また、側壁領域８０はコーナ部を除いてトレンチ分離溝４から一定の幅に形成され、側壁領域８０のコーナ部の領域内でトレンチ分離溝４のコーナ部から一定の幅以上離間したダミー領域１４にゲッタリング領域９を形成している。この場合、側壁領域８０のコーナ部の片側幅は約１．４μｍ（側壁領域８０の直線幅の√２倍）となるため、側壁領域８０のコーナ部においてトレンチ分離溝４から離間した約１．０μｍ〜約１．４μｍの範囲に余分なダミー領域１４が発生する。本発明の実施形態はこのダミー領域１４に高濃度不純物を導入することでゲッタリング領域９を形成し、従来構造のように側壁領域８０の直線幅を広げることなく、ゲッタリング領域９を確保することができる。
【００２３】
さらに図２に示すようにトレンチ分離溝４のコーナ角が９０度より大きく、つまり鈍角にすることが望ましい。例えば、コーナ角は約１３５度にする。これにより側壁領域８０のコーナ部において、さらにダミー領域１４の面積を増加することができるため、このダミー領域１４にゲッタリング領域９を形成することで、よりゲッタリング効果を向上することが可能である。
【００２４】
なお、ゲッタリング領域９に含まれる高濃度不純物の表面濃度は、例えば１×１０１８原子／ｃｍ３以上であり、この濃度範囲であれば、ゲッタリング領域９が効果的に重金属のゲッタリング機能を発揮することができる。典型的には、半導体層３内の固溶限界（例えば、約５×１０２０原子／ｃｍ３）が上限となり、ゲッタリング領域９の不純物は、例えばリンのようなＮ型不純物であっても良いし、ボロンのようなＰ型不純物であっても良い。
また図１に示した半導体素子はＭＯＳトランジスタであるが、これに限定されず、素子形成領域７０には、能動型の半導体素子として、ＭＯＳトランジスタ以外の素子（例えば、バイポーラトランジスタ、ＩＧＢＴ、サイリスタ）を設けても良いし、受動型の半導体素子（例えば、抵抗、コンデンサ）を設けても良い。さらに半導体層３に半導体集積回路が形成されるので、支持基板としての基板の種類は特に限定されず、シリコン基板以外のものを用いても良く、場合によっては、半導体基板１を省略することも可能である。
【００２５】
またトレンチ分離溝４上の表面形状に注目すると、トレンチ分離溝４上の表面形状はトレンチ分離溝４の幅とトレンチ分離溝４の溝内に形成されるシリコン酸化膜５の膜厚とポリシリコン膜６の膜厚に依存するため、シリコン酸化膜５及びポリシリコン膜６の膜厚が固定の場合、トレンチ分離溝４の幅が広くなるとトレンチ分離溝４上方の表面にて凹形状が発生しやすく、逆にトレンチ分離溝４の幅が狭いほどトレンチ分離溝４の表面形状は平坦になる。
【００２６】
そのため、もし部分的にトレンチ分離溝４の幅が広い箇所が存在する場合、その箇所ではトレンチ分離溝４の表面の凹形状が発生しやすいためトレンチ分離溝４上の配線形成において、パターン形成異常及び配線材料のエッチング残渣による配線間リークが生じるなどの問題が発生する。
【００２７】
図３はＳＯＩ型半導体装置におけるトレンチ分離溝のコーナ部を模式的に示す平面図である。図３（ｃ）に示すように、従来構造のトレンチ分離溝４のコーナ部では、トレンチ分離溝４の内周と外周の内角が９０度であるため、コーナ部のトレンチ分離溝４の幅ｂ１は直線部のトレンチ分離溝４の幅ａに比べて√２倍広くなる。このため、トレンチ分離溝４上の配線形成時にパターン形成異常及び配線材料のエッチング残差による配線間リークが生じるなどの問題が発生する。
【００２８】
本発明の実施形態においては、図３（ａ）に示すように、トレンチ分離溝４のコーナ部の内周の頂点を中心にして同一半径の円弧形状に外周を形成し、コーナ部のトレンチ分離溝４の幅ｂ２と直線部のトレンチ分離溝４の幅ａが同一幅になるように形成することで、トレンチ分離溝４表面の平坦化を容易にしている。
【００２９】
また図３（ｂ）に示すように、トレンチ分離溝４のコーナ部の内周の内角が９０度より大きい場合も、図３（ａ）と同様に、トレンチ分離溝４のコーナ部の内角の頂点を中心にして同一半径の円弧形状に外周を形成し、コーナ部のトレンチ分離溝４の幅ｂ２と直線部のトレンチ分離溝４の幅ａが同一幅になるように形成することで、トレンチ分離溝４表面の平坦化を容易にしている。なお、図３（ｃ）の構成であってもよいが、（ａ）、（ｂ）のような効果は得られない。
【００３０】
次に、図４（ａ）から図８（ｏ）を参照しながら、第１の実施形態に係るＳＯＩ型半導体装置の製造方法について説明する。図４（ａ）から図８（ｏ）は、ＳＯＩ型半導体装置の製造方法を説明するための工程断面図である。
【００３１】
最初に、図４（ａ）に示すようにＳＯＩ基板５０を用意する。ＳＯＩ基板５０は次のようにして形成することが可能である。まず、半導体基板を酸化することによって０．５〜３μｍの埋め込み酸化膜２を形成した後、埋め込み酸化膜２を形成した面に支持基板となる半導体基板１を加熱接着する。なお、半導体基板１の不純物型は限定されず、ｐ−型半導体基板を用いても良いが、本実施形態における半導体基板はｎ−型半導体基板を用いた。
【００３２】
その後、ｎ−型半導体基板を研磨して、ＳＯＩ活性層となるｎ−型半導体層３の厚さが０．５〜３０μｍのＳＯＩ基板５０を得る。なお、埋め込み酸化膜２及びｎ−型半導体層３の厚さは形成する半導体素子６０の耐圧や特性に合わせて適宜選択すれば良い。
【００３３】
次に、図４（ｂ）に示すように、ｎ−型半導体層３の表面を酸化した後、レジストマスクを用いて、後工程で形成されるダミー領域１４のみに酸化膜マスク２１を選択的にエッチングして開口する。次いで、酸化膜マスク２１の開口した領域に、リンを加速電圧１００ｋｅＶ、注入量８×１０１５原子／ｃｍ２でイオン注入する。
【００３４】
次に、図４（ｃ）に示すように、熱処理によりゲッタリング領域９を形成する。この時に、ゲッタリング領域９の表面濃度は、１×１０２０原子／ｃｍ３となる。なお、この表面濃度は一例であり、表面濃度の上限は制限されることはなく、ｎ−型半導体層３内の固溶限界が上限となる。また、本実施形態では、イオン注入法によってゲッタリング領域９を形成しているが、不純物蒸着法を用いてゲッタリング領域９を形成しても良い。さらに、ゲッタリング領域９を形成するのにリンを用いているが、ボロン、ヒ素を用いても良い。
【００３５】
本実施形態では、ゲッタリング領域９をＣＭＯＳトランジスタのウェル形成の熱処理前に形成する。その理由は、ウェル形成の熱処理温度が製造プロセス中において最も高いので、熱処理中の重金属の移動度が大きくなり、より効果的にゲッタリングすることができるからである。ただし、注意しなければならないのはトレンチ分離溝４の側壁酸化膜５を形成した後の熱処理では、一部の重金属は酸化膜５を通過できないため、トレンチ分離溝４の形成前にゲッタリング領域９を形成することが必要である。
【００３６】
次に、図５（ａ）に示すように、ウェル形成のためのイオン注入を行う。本実施形態では、まず、ＰチャネルＭＯＳトランジスタのＮウェルとしてのｎ型半導体層７を形成するために、ｎ−型半導体層３上にレジストマスクを形成して選択的にリンをイオン注入する。次いで、レジストマスクを除去した後、ＮチャネルＭＯＳトランジスタのＰウェルとしてのｐ型半導体層８を形成するため、別のレジストマスクを用いて選択的にボロンをイオン注入する。
【００３７】
次に、図５（ｂ）に示すように、レジストマスクを除去した後、高温の熱処理を行ってドライブイン処理すると、ｎ型半導体層７及びｐ型半導体層８のウェルが形成される。この熱処理は、例えば、窒素雰囲気中で１１５０℃、１００分の熱処理である。この熱処理の際に、重金属は、ＳＯＩ活性層３内を移動し、そして、ゲッタリング領域９に到達すると捕獲される。
【００３８】
次に、図５（ｃ）に示すように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを素子分離するため、まず、ウェルを形成したｎ−型半導体層３上に保護酸化膜２６および窒化シリコン膜２３を形成する。次いで、レジストマスクを用いて窒化シリコン膜２３を局所的にエッチングし、そのレジストマスクを除去した後、熱酸化によりＬＯＣＯＳ酸化膜２２を形成する。その後、窒化シリコン膜２３を除去する。
【００３９】
次に、図６（ａ）に示すように、再度、窒化シリコン膜２４を形成した後、レジストマスクを用いて窒化シリコン膜２４及びＬＯＣＯＳ酸化膜２２を局所的にエッチングし、その後、レジストマスクを除去する。
【００４０】
次に、図６（ｂ）に示すように、窒化シリコン膜２４をマスクとしてｎ−型半導体層３をエッチングすると、トレンチ分離溝４が形成される。
【００４１】
次に、図６（ｃ）に示すように、ｎ−型半導体層３内に絶縁された島を形成するため、熱酸化によりトレンチ分離溝４の側面に約２０ｎｍ〜１μｍの厚さの側壁酸化膜５を形成する。
【００４２】
次に、図７（ａ）に示すように、ＣＶＤ法によりアモルファスシリコン膜３０を堆積して、トレンチ分離溝４内にアモルファスシリコンを埋め込む。埋め込まれたアモルファスシリコンは、その後に行う熱処理の過程でポリシリコンに変質する。
【００４３】
次に、図７（ｂ）に示すように、表面に残ったポリシリコン膜６の表面層を全面エッチングする。その後、図７（ｃ）に示すように、トレンチ分離溝４内のポリシリコンの表面を絶縁するため、表面酸化膜２５を形成する。次いで、窒化シリコン膜２４および保護酸化膜２６を除去する。このようにして、トレンチ分離溝４が形成される。この時トレンチ分離溝４により、半導体層３は素子形成領域７０と側壁領域８０に分離される。
【００４４】
なお、本実施形態では、トレンチ分離溝４をＬＯＣＯＳ酸化膜２２が存在する箇所に形成しているが、それ以外の箇所に形成しても、同様のゲッタリング効果を得ることができる。また、トレンチ分離溝４側壁の絶縁膜５として熱酸化膜を用いたが、ＣＶＤ法による酸化膜を用いても良い。さらに、トレンチ分離溝埋め込みのためにポリシリコン膜を用いたが、ＣＶＤ法による酸化膜を用いても良い。
【００４５】
次に、図８（ａ）に示すように、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが形成される領域の表面を酸化してゲート酸化膜１０を形成する。
【００４６】
次に、図８（ｂ）に示すように、ＣＶＤ法によりアモルファス膜を堆積し、その後、熱処理を行ってポリシリコン膜を形成する。次いで、レジストマスクを用いて選択的にポリシリコン膜をエッチングし、ゲート電極１１を形成する。
【００４７】
さらに、図８（ｃ）に示すように、レジストマスクとゲート電極１１とＬＯＣＯＳ酸化膜２２とをマスクとして、ＰチャネルＭＯＳトランジスタ領域において、ＰチャネルＭＯＳトランジスタのドレイン領域とソース領域となるｐ＋型半導体層１２をイオン注入によって形成する。一方、ＮチャネルＭＯＳトランジスタ領域において、ＮチャネルＭＯＳトランジスタのドレイン領域とソース領域となるｎ＋型半導体層１３をイオン注入によって形成し、その後、熱処理を行う。さらに配線を形成すると、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが形成される。このようにして、本実施形態のＳＯＩ型半導体装置１００が得られる。
【００４８】
なお、本実施形態において、トレンチ分離溝４を形成した後にＣＭＯＳトランジスタを形成したが、ＣＭＯＳトランジスタ形成後にトレンチ分離溝４を形成しても良くゲッタリング効果は変わらない。
（第２の実施形態）
本発明の第２の実施形態を図９および図１０に基づいて説明する。
【００４９】
図９，１０を参照しながら、第２の実施形態によるＳＯＩ型半導体装置のレイアウトについて説明する。図９と図１０は、本発明の実施形態に係るＳＯＩ型半導体装置の配置方法を説明するための平面図であり、ＳＯＩ型半導体装置１００の半導体層３中に半導体素子を複数配置した時の実施形態である。
【００５０】
一般的に、高耐圧パワー分野のＩＣチップでは、能動型の半導体素子として、例えばＳＯＩ型の高耐圧ＭＯＳトランジスタが半導体層３中に形成された各素子形成領域７０に複数配置されている。しかし、図１０に示すように、各素子形成領域７０を格子状に配置した場合、素子形成領域７０のコーナ部のみにゲッタリング領域９が存在しているため、ゲッタリング領域９から離間した素子形成領域７０の中央付近に存在する重金属は、ゲッタリング領域９に近い箇所に存在する重金属に比べてゲッタリング効果に差が生じる。そこで、本実施形態においては、図９に示すように、複数の半導体素子（図示せず）、つまり各素子形成領域７０を千鳥状に複数配置している。すなわち、素子形成領域７０を複数列配置するとともに、隣接する列の素子形成領域７０の位置をずらして、一方の列の素子形成領域７０の列方向の中間部に、他方の列の側壁領域８０のコーナ部に形成したゲッタリング領域９を配置した。これにより、各素子形成領域７０の半導体層３に存在する重金属をより均一に捕獲することができ、さらにゲッタリング効果を向上させている。
【００５１】
以上、本発明の好ましい実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、勿論、種々の変形が可能である。
【産業上の利用可能性】
【００５２】
本発明に係る半導体装置は、ＳＯＩ基板上に形成される論理回路、高耐圧デバイス及び受動素子を搭載したＳＯＩ型半導体装置などに有用である。
【図面の簡単な説明】
【００５３】
【図１】（ａ）は本発明の第１の実施形態によるＳＯＩ型半導体装置を模式的に示す平面図であり、（ｂ）は（ａ）中のＸ−Ｘ’線に沿った断面図である。
【図２】本発明の第１の実施形態によるＳＯＩ型半導体装置の他の例を模式的に示す平面図である。
【図３】（ａ）〜（ｃ）は本発明の実施形態のＳＯＩ型半導体装置におけるトレンチ分離溝のコーナ部を模式的に示す平面図である。
【図４】本発明の第１の実施形態によるＳＯＩ型半導体装置の製造方法を説明するための工程断面図である。
【図５】図４の次の工程断面図である。
【図６】図５の次の工程断面図である。
【図７】図６の次の工程断面図である。
【図８】図７の次の工程断面図である。
【図９】本発明の第２の実施形態によるＳＯＩ型半導体装置の配置方法を説明するための平面図である。
【図１０】本発明の第２の実施形態によるＳＯＩ型半導体装置の配置方法を説明するための平面図である。
【図１１】（ａ）は従来構造のＳＯＩ型半導体装置の構成を模式的に示す平面図であり、（ｂ）は（ａ）中のＹ−Ｙ’線に沿った断面図である。
【符号の説明】
【００５４】
１  支持基板としての半導体基板
２  埋め込み酸化膜
３  半導体層
４  トレンチ分離溝
５  シリコン酸化膜
６  ポリシリコン膜
７  Ｎウェルとしてのｎ−型半導体層
８  Ｐウェルとしてのｐ−型半導体層
９  ゲッタリング層
１０  ゲート酸化膜
１１  ゲート電極
１２  ＰチャネルＭＯＳトランジスタのドレイン領域、ソース領域
１３  ＮチャネルＭＯＳトランジスタのドレイン領域、ソース領域
１４  ダミー領域
２１  酸化膜マスク
２２  ＬＯＣＯＳ酸化膜
２３，２４  窒化シリコン膜
２５  表面酸化膜
２６  保護酸化膜
５０  ＳＯＩ基板
６０  能動型の半導体素子（ＣＭＯＳトランジスタ）
７０  素子形成領域
８０  側壁領域
１００，５００  ＳＯＩ型半導体装置
【図１】
2006303350.tif 000003
【図２】
2006303350.tif 000004
【図３】
2006303350.tif 000005
【図４】
2006303350.tif 000006
【図５】
2006303350.tif 000007
【図６】
2006303350.tif 000008
【図７】
2006303350.tif 000009
【図８】
2006303350.tif 000010
【図９】
2006303350.tif 000011
【図１０】
2006303350.tif 000012
【図１１】
2006303350.tif 000013