(57)【要約】      （修正有）【課題】フェーズロックループ（ＰＬＬ）回路に対するロジックの動作の影響を弱めるためのシステム及び方法を提供する。【解決手段】システムと方法は、ＰＬＬ回路が命令の予期される影響を命令の実行前、同時、あるいは後で補償することを実質的に許してもよい。より特に、システムの命令の発行に関連したロジックは、命令に基づいたシステムでのＰＬＬに信号を供給してもよい。その後、ＰＬＬはこの制御信号に基づいた命令の予期される影響を補償するために調節されてもよい。【選択図】図６
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【特許請求の範囲】
【請求項１】
補償値が命令に基づく、フェーズロックループ回路に補償値を供給するのに操作可能なロジックと、
前記補償値に応答するフェーズロックループ回路中のロジックと
を具備する命令の影響のためにフェーズロックループを補償するためのシステム。
【請求項２】
請求項１のシステムにおいて、前記フェーズロックループ回路中のロジックは、
値を保持し、かつ前記補償値を受け取る操作可能なカウンタと、
前記カウンタに結合され、出力が前記カウンタの値に基づく第１のチャージポンプとを含む。
【請求項３】
請求項２のシステムにおいて、前記第１のチャージポンプはディジタルチャージポンプである。
【請求項４】
請求項３のシステムにおいて、前記カウンタは位相周波数検出器の出力へ結合される。
【請求項５】
請求項４のシステムにおいて、前記フェーズロックループは、前記位相周波数検出器の出力に結合された第２のチャージポンプを含む。
【請求項６】
請求項３のシステムにおいて、前記補償値を供給するのに操作可能なロジックは、
命令を受けて、かつ命令に基づいたインクリメンタルな値を決定するのに操作可能なデコードロジックと、
インクリメンタルな値に基づいた補償値を出力するのに操作可能な加算器とを含む。
【請求項７】
請求項６のシステムにおいて、
前記デコードロジックは、持続時間及びデクリメンタルな値を決定するのに操作可能であり、
前記加算器は、デクリメンタルな値に基づいた非補償の値を出力するのに操作可能であり、
前記補償値を供給するのに操作可能なロジックは、持続時間の終わりに非補償の値を供給するのにさらに操作可能である。
【請求項８】
請求項７のシステムにおいて、前記加算器はカウンタ中の第１の電流値を受け取り、カウンタの第１の電流値とインクリメンタルな値に基づいた補償値を出力し、カウンタ中の第２の電流値を受け取り、カウンタの第２の電流値とデクリメンタルな値に基づいた非補償の値を出力するのに操作可能である。
【請求項９】
請求項１のシステムにおいて、前記フェーズロックループ回路中のロジックは、
値を保持し、かつ補償値を受け取るのに操作可能なレジスタと、
前記レジスタに結合され、前記レジスタに保持された値に基づいた出力を供給するのに操作可能な位相周波数検出器とを含む。
【請求項１０】
請求項１のシステムにおいて、前記フェーズロックループ回路中のロジックは、
値を保持し、かつ補償値を受け取るのに操作可能なレジスタと、
前記レジスタに結合され、出力が前記レジスタの値に基づく電圧制御発振器とを含む。
【請求項１１】
請求項１のシステムにおいて、前記フェーズロックループ回路中のロジックは、
値を保持し、かつ補償値を受け取るのに操作可能なレジスタと、
前記レジスタに結合され、分周する定量がこのレジスタの値に基づく分周器とを含む。
【請求項１２】
命令に基づいた補償値を決定することと、
ロジックが補償値に応答する、フェーズロックループ回路中のロジックに補償値を供給することと
を具備する命令の影響のためにフェーズロックループを補償する方法。
【請求項１３】
請求項１２の方法において、
カウンタで補償値を受け取ることと、
補償値に基づいて前記カウンタの値を更新することと、
前記カウンタの値に基づいてカウンタに結合された第１のチャージポンプから電圧を生成することとをさらに含む。
【請求項１４】
請求項１３の方法において、前記第１のチャージポンプはディジタルチャージポンプである。
【請求項１５】
請求項１４の方法において、前記カウンタで位相周波数検出器の出力を受け取ることをさらに含み、そこでは前記カウンタの値は位相周波数検出器の出力に基づく。
【請求項１６】
請求項１５の方法において、第２のチャージポンプで前記位相周波数検出器の出力を受け取る。
【請求項１７】
請求項１３の方法において、前記補償値を供給するのに操作可能なロジックは、
命令を受けることと、
命令に基づいたインクリメンタルな値を決定することと、
前記インクリメンタルな値に基づいた前記補償値を決定することとを含む。
【請求項１８】
請求項１７の方法において、
持続時間及びデクリメンタルな値を決定することと、
デクリメンタルな値に基づいた非補償の値を決定することと、
持続時間の終わりに前記非補償の値を供給することとをさらに含む。
【請求項１９】
請求項１８の方法において、
前記カウンタの第１のカウント値を受け取ることと、
前記カウンタの電流値と前記インクリメンタルな値に基づいた補償値を決定することとをさらに含む。
【請求項２０】
請求項１９の方法において、
前記カウンタの第２のカウント値を受け取ることと、
前記カウンタの第２の電流値と前記デクリメンタルな値に基づいた非補償の値を決定することとをさらに含む。
【請求項２１】
請求項１２のシステムにおいて、
レジスタで前記補償値を受け取ることと、
前記レジスタの値に基づいた出力を供給することとをさらに含み、前記レジスタの出力は位相周波数検出器によって供給される。
【請求項２２】
請求項１２の方法において、
レジスタで前記補償値を受け取ることと、
前記レジスタの値に基づいた出力を供給することとをさらに含み、前記レジスタの出力は電圧制御発振器によって供給される。
【請求項２３】
請求項１２の方法において、前記フェーズロックループ回路中のロジックは、
レジスタで前記補償値を受け取ることと、
前記レジスタの値に基づいた分周器を形成することとを含む。
【請求項２４】
命令を受け、かつ命令に基づいた、インクリメンタルな値、デクリメンタルな値、及び持続時間を決定するのに操作可能なデコードロジックと、
カウンタ中の第１の電流値を受け取り、かつ前記カウンタの第１の電流値とインクリメンタルな値に基づいた補償値を出力し、前記カウンタ中の第２の電流値を受け取り、持続時間の終わりに前記カウンタの第２の電流値とデクリメンタルな値に基づいた非補償の値を出力するのに操作可能な加算器と、
値を保持し、かつ補償値及び非補償の値を受け取るのに操作可能なカウンタと、
前記カウンタに結合され、その出力が前記カウンタの値に基づく第１のチャージポンプと
を具備する命令の影響のためにフェーズロックループを補償するためのシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェーズロックループ（ＰＬＬ）回路に一般に関し、より特にＰＬＬ回路のジッタの低減に関する。
【背景技術】
【０００２】
フェーズロックループ（ＰＬＬ）集積回路は、入力周波数信号と一致するか、入力周波数の複数回と一致する発振器周波数出力を生成する。典型的なＰＬＬは、位相周波数検出器、チャージポンプ及び電圧制御発振器を含んでもよい。
【０００３】
図１は、典型的なフェーズロックループ（ＰＬＬ）回路のブロック図である。ＰＬＬ  １００は、位相周波数検出器（ＰＦＤ）１１２を含んでいる。ＰＦＤ  １１２は、２つの入力信号Ref_CLK及びFB_CLKの位相差と周波数を検出する。検出された相違から、ＰＦＤ  １１２は差信号を発生する。発生された差信号は、正の電流源ＵＰ及び負の電流源ＤＮ（あるいは「ＤＯＷＮ」）を含んでいる。電流源ＵＰ及びＤＮは、チャージポンプ１１４に入力を供給する。電流源ＵＰ及びＤＮを用いて、チャージポンプ１１４は比例する電荷を発生する。従って、チャージポンプ１１４は電圧制御発振器（ＶＣＯ）１１６に電圧を供給する。ＶＣＯ  １１６は、Node_Nの入力電圧にしたがった周期信号を発生する。この周期信号はPLL_Outと呼ばれてもよい。
【０００４】
ＶＣＯ  １１６によって発生されたこの周期信号PLL_Outは、設定可能な周波数分周器１１８へ入力される。例えば、PLL_Outで要求された周波数が１．０ＧＨｚである時、もし与えられたRef_clkが５００ＭＨｚならば、「２」の分周比が選択されてもよい。あるいは、PLL_Outが２．０ＧＨｚであると望まれた時、分周比「４」が選択されても良い。他の例として、設定可能な周波数分周器１１８は、１、２、あるいは３の分周比で形成されても良い。ＶＣＯ  １１６の出力は、ＰＦＤ  １１２へのフィードバック入力の途中の周波数分周器１１８に供給される。このように、PLL_Outは、フィードバック分周器１１８へ入力され、そしてFB_CLKはフィードバック分周器１１８から出力される。
【０００５】
上に描かれたタイプのフェーズロックループは、ディジタルエレクトロニクス、信号の遠隔測定及び通信応用の中で広く用いられる。多くの応用が、高周波で作動するフェーズロックループ（ＰＬＬ）回路を要求する。ＰＬＬ回路は、特に半導体装置でしばしば利用される。より具体的には、ＰＬＬ回路は、チップ上のシステム（ＳＯＣ）で共通に引用されるものに利用されてもよい。チップ上のシステムは、特定のシステム用の必要なハードウェア及び電子回路をすべて実質的に保持するチップ、半導体あるいは集積回路かもしれない。望まれたシステムによって、ＳＯＣは、実質的に特定のシステムを含むオンチップメモリ（ＲＡＭとＲＯＭ）、プロセッサロジック、周辺インタフェース、Ｉ／Ｏロジック制御、データコンバータ及び他の構成要素を含んでいてもよい。
【０００６】
図２は、システムオンチップの１つの実施形態を表す。従来のように、半導体２００はマイクロプロセッサかもしれない。このマイクロプロセッサは、レベル２のキャッシュロジック、レベル３のキャッシュロジック、負荷／蓄積ユニット、実行ユニット、命令発行ユニットなどのような、様々なタスクと共に利用されたロジックの様々な領域を含んでいてもよい。さらに、半導体２００は、半導体２００上の回路あるいはロジックの１つ以上の領域にクロック信号を供給するためにＰＬＬを利用してもよい。
【０００７】
システムオンチップとしてマイクロプロセッサを実現する利点は、全体のチップ数を減らせるとともに、上に描かれたものがスペースの節約を含んでいてもよいように、システムコスト削減と改良した性能が結果として生ずる。しかしながら、これらの利点は妨げがなくならない。すなわち、システムオンチップでの構成要素の接近は、時々問題を引き起こすことがある。より具体的には、図２に表されたようなチップ上のシステムの場合には、回路の接近は半導体２００上の回路あるいはロジックにクロック信号を供給するために用いられるＰＬＬに関する問題を引き起こすことがある。
【０００８】
ある場合には、ＰＬＬ回路の外からのノイズがＰＬＬジッタを引き起こす場合がある。
【０００９】
このノイズは、ＰＬＬ回路への近辺中の回路あるいはロジックの利用の結果かもしれない。例えば、ＰＬＬが実行ユニットの近くに配置される場合、特定の命令中に、その実行ユニットは比較的激しく利用されることがある。利用のこのよりかなりの程度は、その結果として今度は実行ユニットによって発生されている比較的より多くのノイズを生じ、またＰＬＬが実行ユニットの近くにあると、このノイズはＰＬＬ回路中のジッタを引き起こすことがある。
【００１０】
半導体２００上のロジックの特定の領域の比較的激しい利用中に、半導体２００内のロジックの配置のために、ある場合には、さらにこれらの領域が激しい利用のこの期間に比較的より多くの電力を消費しているので、半導体２００上のＰＬＬは電力レベルの低下を被ることがある。特に、ＰＬＬが使用中のロジックと同じ電源線に接続される場合、この電力レベル低下は、また半導体２００上のＰＬＬの中のジッタを引き起こすことがある。半導体２００上のＰＬＬは、もう一度ロック状態を達成するために典型的にはこのジッタを補償することがある。
【００１１】
これらの条件を補い、そのような状況でロックを達成するための典型的なＰＬＬ制御ループは、図３に表される。命令はステップ３００で発行される。この命令は、半導体上のロジックを利用してもよいし影響を与えてもよい。この命令（ステップ３００）の発行の結果、ステップ３１０でロジックによる比較的大きな電力消費が生じ、ステップ３２０でロジックによって生成されたノイズが相応して増大する。このノイズまたは電力低下は、ＰＬＬ  １００のＶＣＯ  １１６の出力周波数の低下にステップ３３０で結果として生じることがある。ＶＣＯ  １１６の出力は、ＰＦＤ  １１２のフィードバック入力に供給される。ＰＦＤ  １１２は、ステップ３４０でRef_CLKとFB_CLKの入力間の位相差か周波数の検知により、周波数の低下を検知する。検知された差から、ＰＦＤ  １１２は、ステップ３５０でチャージポンプ１１４からより多くの電圧を出力することにより差信号を発生する。余分な電圧の出力は、ステップ３７０でもう一度ロックするＰＬＬ  １００に次には結果として生じて、Node_Nの電圧レベルの増大にステップ３６０の結果として生じる。
【００１２】
理解できるように、ＰＬＬ回路に影響する（ＰＬＬの電圧低下、または回路のノイズ、またはＰＬＬに接近したロジックによって引き起こされる）命令の発行と、命令の影響を補うことができるＰＬＬとの間に遅れが出ている。
【００１３】
従って、ＰＬＬ回路に対するロジックの動作の影響を実質的に弱めることができるシステムあるいは方法が必要である。
【発明の開示】
【課題を解決するための手段】
【００１４】
フェーズロックループ（ＰＬＬ）回路に対するロジックの動作の影響を弱めるためのシステム及び方法が示される。これらのシステムと方法は、ＰＬＬ回路が命令の予期される影響を命令の実行前、同時、あるいは後で補償することを実質的に許してもよい。より特に、システムの命令の発行に関連したロジックは、命令に基づいたシステムでのＰＬＬに信号を供給してもよい。その後、ＰＬＬはこの制御信号に基づいた命令の予期される影響を補償するために調節されてもよい。特に、受信した制御信号にチャージポンプの出力を基づかせるように調節されてもよく、電圧制御発振器の出力が調節されてもよく、位相周波数検出器の出力が調節されてもよく、あるいは分周器の配置が調節されてもよい。
【００１５】
１つの実施形態では、ロジックは、発行された命令に基づいたフェーズロックループ回路に補償値を供給してもよく、補償値に応答するフェーズロックループ中のロジックは、補償値を受け取ってもよく、そしてフェーズロックループの一部分は補償値に基づいて調節されてもよい。
【００１６】
１つの特定の実施形態では、補償値に応答するフェーズロックループ中のロジックは、この補償値を受ける設定可能なカウンタと、その出力がカウンタの値によって決定されるチャージポンプを含んでいてもよい。
【００１７】
別の実施形態では、補償値を供給するロジックは命令を受けて、かつ命令に基づいたインクリメンタルな値を決定するのに操作可能なデコードロジック、及びインクリメンタルな値に基づいた補償値とカウンタ中の電流値を出力するのに操作可能な加算器を含んでもよい。
【００１８】
本発明の実施態様は、ノイズ、またはロジック中の電力低下、またはＰＬＬへ近接した回路によって引き起こされたジッタの傾向のないＰＬＬ回路という技術的な利点を備えてもよい。発行された命令の影響の予想によって、これらの効果を補うことができる前に、ＰＬＬの出力についての命令の実行の影響が検知される必要がないので、命令の実行によって引き起こされたロジックの動作の影響のためにＰＬＬ回路が調節するか補正するのに必要な時間が減らされてもよいし実質的に省いてもよい。
【００１９】
これら、そして他の発明の側面は、次の記述及び添附図面と共に考慮された時、一層よく認識及び理解される。次の記述は、その発明及び多数の特定の詳細の様々な実施形態を述べる間に、例証のために与えられ、制限されるものではない。多くの置換、変形、追加あるいは再配置が発明の範囲内でなされてもよい。そして、発明はそのような置換、変形、追加あるいは再配置をすべて含んでいる。
【発明を実施するための最良の形態】
【００２０】
発明及びその様々な特徴及び有利な詳細は、添附の図面中に説明され、非限定的な実施形態に関連してより完全に説明され、次の記述で詳述される。良く知られた出発材料、処理技術、構成要素及び機器の記述は不必要に詳細に発明を不明瞭にしないように省略される。しかしながら、発明の好ましい実施形態を示す間に、制限としてではなく具体例のみのために詳述及び特定の例が述べられることは理解されるに違いない。明細書を読み出した後に、それは添えられた特許請求の範囲の有効範囲を外れない開示から、当業者に様々な置換、変形、追加及び再配置は明白になるだろう。
【００２１】
注意は、今、フェーズロックループ（ＰＬＬ）回路に対するロジックの動作の影響を弱めるためのシステム及び方法に向けられる。これらのシステムと方法は、ＰＬＬ回路が命令の予期される影響を命令の実行前、同時、あるいは後で補償することを実質的に許してもよい。より特に、システムの命令の発行に関連したロジックは、命令に基づいたシステムでのＰＬＬに信号を供給してもよい。その後、ＰＬＬはこの制御信号に基づいた命令の予期される影響を補償するために調節されてもよい。特に、受信した制御信号にチャージポンプの出力を基づかせて調節されてもよく、電圧制御発振器の出力が調節されてもよく、位相周波数検出器の出力が調節されてもよい。あるいは、分周器の配置が調節されてもよい。このように、これらの影響を補償することができる前に、ＰＬＬの出力についての命令の実行の影響が検知される必要がないので、命令の実行によって引き起こされたロジックの動作の影響のためにＰＬＬ回路が調節するか補正するのに必要な時間が減らされてもよいし実質的に省いてもよい。
【００２２】
図４は、本発明のシステム及び方法の実施形態を使用するシステムの1つの実施形態のブロック図を表す。半導体４００は、チップ上のシステムの少なくとも一部を実現するのに動作可能なロジック４１０から成る。半導体４００はまた、ロジックまたは回路４１０の1つ以上の部分にクロック信号を供給するのに動作可能なＰＬＬ  ４２０から成ってもよい。上に言及されるように、ＰＬＬ  ４１０は、ロジックまたは回路４００の動作によって影響されてもよい。より明確に、命令がロジック４００の一部によって実行される時、ロジック４１０の一部の動作はＰＬＬ  ４１０に影響するノイズを引き起こすことがあり、電力低下を引き起こす。
【００２３】
１つの実施形態中に、命令の実行の間にＰＬＬ  ４２０の動作に対するロジック４１０の任意の一部の動作の影響を弱めるのを支援するために、命令の発行の前、あるいは実質的に同時に、制御信号４３０はロジック４１０から供給されてもよい。ＰＬＬ４２０は、制御信号４３０に基づいた命令の予期される影響を補うために調節されてもよい。
【００２４】
図５は、図４に関して記述された発明の実施形態のために使用されるＰＬＬ回路の１つの実施形態を表す。ＰＬＬ  ４２０は、位相周波数検出器（ＰＦＤ）５１２を含んでいる。ＰＦＤ  ５１２は、２つの入力信号Ref_CLK及びFB_CLKの位相差と周波数を検知する。検知された差から、ＰＦＤ  ５１２は差信号を発生する。発生された差信号は正の電流源ＵＰ及び負の電流源ＤＮ（あるいは「ＤＯＷＮ」）を含んでいる。電流源ＵＰ及びＤＮは、カウンタ５３０に入力を供給する。さらに、カウンタ５３０は制御信号４３０に結合され、制御信号４３０に基づいて設定された値を持つように操作可能である。従って、カウンタ５３０の値は、電流源ＵＰ及びＤＮの値と制御信号４３０とに依存する。カウンタ５３０は電流源ＵＰ及びＤＮにそれぞれ基づいて、インクリメントされてもよいしディクリメントされても良い、あるいは制御信号４３０によってその値を設定してもよい。
【００２５】
カウンタ５３０の値に基づいて、チャージポンプ５１４は、比例する電荷を発生する。従って、チャージポンプ５１４はNode_Nから電圧制御発振器（ＶＣＯ）５１６に電圧を供給する。ＶＣＯ  ５１６は、Node_Nの入力電圧にしたがった周期信号を発生する。
【００２６】
ＶＣＯ  ５１６（PLL_Out）によって発生されたこの周期信号は、設定可能な周波数分周器５１８へ入力される。設定可能な周波数分周器５１８の出力はＰＦＤ  ５１２へのフィードバック入力に供給される。このように、PLL_Outはフィードバック分周器５１８へ入力される。そして、FB_CLKはフィードバック分周器５１８から出力される。
【００２７】
ＰＬＬ  ４２０の動作中に、命令の発行か実行前、あるいは同時に、ロジック４１０は制御信号４３０に補償値を当ててもよい。この値は命令の実行の間にロジック４１０の影響で開始された電力低下かノイズを補うためにチャージポンプ５１４によって生成された電荷を増加させるためにカウンタ５３０に当てられてもよい。
【００２８】
逆に、命令の実行前、実質的に同時、あるいは終了後に、ロジック４１０は補償値に基づいた制御信号４３０に非補償の値を当ててもよい。この非補償の値は、補償値に基づき、命令の発行か実行に先立ったレベルへのチャージポンプ５１４によって生成された比例する電荷を減少させるためにカウンタ５３０に当てられて決定されてもよい。
【００２９】
従って、命令の実行によって引き起こされたロジックの動作の影響のためにＰＬＬを補正するための制御ループは、図６に表された制御ループの実施形態に似ていてもよい。実質的に、ステップ６１０の命令発行と同時に、値はステップ６２０で制御信号上のＰＬＬに送られる。このインクリメンタルな値は、ステップ６４０でNode_Nで増加した電圧レベルに結果として生じるステップ６３０で、ＰＬＬのチャージポンプの増加した出力に結果として生じる。図２及び図６に表された制御ループの比較から見ることができるように、図６に関して記述された制御ループは、電力低下か誘導雑音の影響から回復するべきＰＬＬによって、伝統的に必要とされる多くの時間を省いてもよい。
【００３０】
今、図７に変わって、図５に表されたＰＬＬに用いるためのチャージポンプの１つの実施形態は説明される。チャージポンプ５１４は、カウンタ５３０の値によって制御されたディジタルチャージポンプかもしれない。より特に、チャージポンプ５１４はカウンタに結合され、カウンタ５３０の値を受ける動作が可能である。そこでは値は「Ｍ」ビットによって表わされる。チャージポンプ５１４は、正の電流源である電流源７１０の半分、及び負の電流源７２０である電流源７２０の半分と共に、「Ｍ」電流源７１０、７２０を含んでもよい。各々の電流源７１０、７２０は、チャージポンプの出力に結合された時、チャージポンプ５１４の出力に異なる量の電流を供給するのに動作可能かもしれない。チャージポンプ５１４の動作中に、いくつかのこれらの電流源７１０、７２０は、カウンタ５３０の値に基づいたチャージポンプ５１４の出力に結合されてもよい。従って、チャージポンプ５１４の出力はカウンタ５３０の値に基づく。
【００３１】
図８上へ移動して、カウンタ５３０に制御信号４３０を供給するためのロジックの１つの実施形態のもっと詳細な表現が描かれる。ロジック８００は命令を受けて、制御信号４３０上の補償値を生成してもよい。より特に、デコードロジック８１０は、半導体４００の命令パイプラインの発行ステージに結合され、この発行ステージの命令を受けてもよい。命令に基づいて、デコードロジック８１０は、ＰＬＬ  ４２０が命令の実行の影響を補うためにカウンタ５３０の電流値をインクリメントするインクリメンタルな値を発生してもよい。このインクリメンタルな値は補償値を発生するために加算器８２０によって現在カウンタ５３０中の値に加えられてもよい。補償値は、カウンタ５３０に制御信号４３０によって送られる前にレジスタ８３０に一時的に記憶されてもよい。
【００３２】
デコードロジック８１０は、また命令の実行によって形成されたノイズか電力低下がどれくらいの時間続いてもよいか決めてもよい。この期間または持続時間の終わりに、デコードロジック８１０は、命令の実行を補償するためにインクリメントされたカウンタ５３０の値を、それと同じにディクリメントするデクリメンタルな値を発生してもよい。このデクリメンタルな値は非補償の値を発生するために加算器８２０によって現在カウンタ５３０中の値からディクリメントされてもよい。この非補償の値は、カウンタ５３０に制御信号４３０によって送られる前にレジスタ８３０に一時的に記憶されてもよい。
【００３３】
１つの実施形態では、インクリメンタルな値、デクリメンタルな値、制御信号４３０に補償値を当てることと制御信号４３０に非補償の値を当てることの間の時間の長さ、インクリメンタルな値、及びデクリメンタルな値は命令に基づいて決定される。特定の命令によって利用されたＰＬＬ  ４２０及びロジック４１０の位置が、本発明のシステム及び方法の実施形態が利用されるシステムに依存するであろうように、ロジック８１０の詳細な実現に本発明の実施形態が利用され、ロジック８１０の詳細な実現もそれが様々なタイプのロジックの位置、ＰＬＬの位置、ある命令などによって利用されたロジックのブロックを利用したシステムのアーキテクチャのような要因に基づいて決定されてもよいシステムに依存するであろうことは明白だろう。
【００３４】
例えば、他の実施形態では、補償値と非補償の値がある命令のためにのみ発行されてもよい一方、補償値と非補償の値はすべての命令のためのデコードロジック８１０によって発行されてもよい。さらに、いくつかの実施形態では、制御信号４３０はＰＬＬ  ４２０のすべてのクロックサイクルで更新あるいは発行されてもよいし、あるいはロジック８００が発行のために補正したいか、あるいは実行を終えた時、デコードロジック８００によって更新されてもよい。
【００３５】
図９は、図４に関して記述された発明の実施形態に用いるためのＰＬＬ回路の別の実施形態を表す。ＰＬＬ  ４２０は位相周波数検出器（ＰＦＤ）９１２を含んでいる。ＰＦＤ  ９１２は、２つの入力信号Ref_CLK及びFB_CLKの位相差と周波数を検知する。検知された相違から、ＰＦＤ  ９１２は差信号を発生する。発生された差信号は正の電流源ＵＰ及び負の電流源ＤＮ（あるいは「ＤＯＷＮ」）を含んでいる。電流源ＵＰ及びＤＮは、カウンタ９３０及びチャージポンプ９４０に入力を供給する。カウンタ９３０は、ディジタルチャージポンプ９５０に結合され、制御信号４３０に基づいてその値を設定する操作が可能である。従って、カウンタ９３０の値は、電流源ＵＰ及びＤＮと制御信号４３０に依存し、カウンタ９３０は電流源ＵＰ及びＤＮにそれぞれ基づいて、インクリメントされるかディクリメントされるか、あるいは制御信号４３０によってその値を設定してもよい。
【００３６】
カウンタ９３０の値に基づいて、ディジタルチャージポンプ９５０は比例するチャージを発生する。電流源ＵＰ及びＤＮを用いて、チャージポンプ９４０は比例する電荷を発生する。従って、チャージポンプ９４０，９５０はNode_Nから電圧制御発振器（ＶＣＯ）９１６に電圧を供給する。ＶＣＯ  ９１６はNode_Nの入力電圧にしたがった周期信号を発生する。
【００３７】
ＶＣＯ  ９１６（PLL_Out）によって発生されたこの周期信号は、設定可能な周波数分周器９１８へ入力される。設定可能な周波数分周器９１８の出力はＰＦＤ  ９１２へのフィードバック入力に供給される。従って、ＰＬＬは、周波数分周器９１８へ入力される。そして、FB_CLKは周波数分周器９１８から出力される。
【００３８】
ＰＬＬ  ４２０の操作中に、命令の発行または実行前か、あるいは実質的に同時に、ロジック４１０は制御信号４３０に補償値を当ててもよい。カウンタ９３０は、この補償値に設定されてもよく、命令の実行の間にロジック４１０の操作で開始された電力低下かノイズを補うためにチャージポンプ９５０によって生成された比例する電荷を増加させてもよい。逆に、命令の実行前に、実質的に同時に、あるいは終了後に、ロジック４１０は制御信号４３０に非補償の値を当ててもよい。カウンタ９３０は、この非補償の値に設定され、次にはチャージポンプ９５０によって生成された比例する電荷を同じようにそこに減少させてもよい、もはや命令の影響を補償する必要はないかもしれない。
【００３９】
図１０に変わって、図４に関して記述された発明の実施形態で用いられるＰＬＬ回路の別の実施形態は表される。ＰＬＬ  ４２０は、位相周波数検出器（ＰＦＤ）１０１２を含んでいる。ＰＦＤ  １０１２は、２つの入力信号Ref_CLK及びFB_CLKの位相差と周波数を検知する。検知された相違から、ＰＦＤ  １０１２は差信号を発生する。発生された差信号は正の電流源ＵＰ及び負の電流源ＤＮ（あるいは「ＤＯＷＮ」）を含んでいる。電流源ＵＰ及びＤＮはチャージポンプ１０４０に入力を供給する。電流源ＵＰ及びＤＮを用いて、チャージポンプ１０１４は比例する電荷を発生する。従って、チャージポンプ１０１４はNode_Nからディジタル電圧制御発振器（ＶＣＯ）１０１６に電圧を供給する。制御信号４３０から値を受けるのに操作可能なＶＣＯ  １０１６はまたレジスタ１０６０に結合される。従って、ＶＣＯ  １０１６は、Node_Nとレジスタ１０６０での値の入力電圧にしたがった周期信号を発生する。
【００４０】
ＶＣＯ  １０１６（PLL_Out）によって発生されたこの周期信号は、設定可能な周波数分周器１０１８へ入力される。設定可能な周波数分周器１０１８の出力は、ＰＦＤ  １０１２のフィードバック入力に供給される。このように、PLL_Outは分周器１０１８へ入力される。そして、FB_CLKは分周器１０１８から出力される。
【００４１】
ＰＬＬ  ４２０の操作中に、命令の発行前に、あるいは実質的に同時に、ロジック４１０は、制御信号４３０上に補償値を発行してもよい。この値はレジスタ１０６０に置かれてもよく、ディジタルＶＣＯ  １０１６は、Node_Nから電圧を低下させることがある命令の実行の間に、ロジック４１０の動作で開始された電圧低下かノイズを補正することができる。今度は、ＶＣＯ  １０１６は、Node_Nとレジスタ１０６０での値の入力電圧にしたがった周期信号を発生する。
【００４２】
逆に、命令の実行と実質的に同時に、あるいは終了後に、ロジック４１０は、制御信号４３０上の非補償の値を発行してもよい。Node_Nの電圧がもはや命令の実行によって引き起こされた電力低下かノイズによって影響されなくてもよいとともに、この非補償の値はレジスタ１０６０に置かれてもよい。今度は、ＶＣＯ  １０１６は、Node_Nとレジスタ１０６０での値の入力電圧にしたがった周期信号を発生する。従って、ＶＣＯ  １０１６によって生成された周期信号は、命令の実行によって電力低下またはノイズが引き起こされたにもかかわらず実質的に一定のままである。
【００４３】
同様に、制御信号は、ＰＬＬの位相周波数検出器と共に実質的に同じ方法で利用されてもよい。図１１は、単なる図４に関して記述された発明の実施形態に用いるＰＬＬ回路のそのような実施形態を表す。ＰＬＬ  ４２０はディジタル位相周波数検出器（ＰＦＤ）１１１２を含んでいる。ＰＦＤ  １１１２は、２つの入力信号Ref_CLK及びFB_CLKの位相差と周波数を検知する。制御信号４３０から値を受けるのに操作可能なＰＦＤ  １１１２はまたレジスタ１１６０に結合される。２つの入力信号間で検知された相違、及びレジスタ１１６０の値から、ＰＦＤ  １１１２は差信号を発生する。発生された差信号は正の電流源ＵＰ（あるいは「ＵＰ」）及び負の電流源ＤＮ（あるいは「ＤＯＷＮ」）を含んでいる。電流源ＵＰ及びＤＮはチャージポンプ１１１４に入力を供給する。電流源ＵＰ及びＤＮを使って、チャージポンプ１１１４は比例する電荷ＩＭを発生する。従って、チャージポンプ１１４０はNode_Nから電圧制御発振器（ＶＣＯ）１１１６に電圧を供給する。ＶＣＯ  １１１６は、Node_Nの入力電圧にしたがった周期信号を発生する。
【００４４】
ＶＣＯ  １１１６（PLL_Out）によって発生されたこの周期信号は、設定可能な周波数分周器１１１８へ入力される。設定可能な周波数分周器１１１８（PLL_Out）の出力は、ＰＦＤ  １１１２のフィードバック入力の途中の分周器１１１８に供給される。このように、PLL_Outは分周器１１１８へ入力される。そして、FB_CLKは分周器１１１８から出力される。
【００４５】
ＰＬＬ  ４２０の操作中に、命令の発行か実行前に、あるいは実質的に同時に、ロジック４１０は制御信号４３０に補償値を当ててもよい。命令の実行の間にロジック４１０の動作で開始された電力低下かノイズを補うために、この値はレジスタ１１６０に置かれてもよい。今度は、ＰＦＤ  １１１２は、レジスタ１１６０で２つの入力信号と値の間で検知された相違から、命令の実行の間のチャージポンプ１１１４の出力が、命令の実行の前にチャージポンプ１１１４の出力に実質的に似ている差信号を発生する。
【００４６】
逆に、命令の実行と実質的に同時に、あるいは終了後に、ロジック４１０は制御信号４３０に非補償の値を当ててもよい。ＰＬＬ  ４２０がもはや、命令の実行によって引き起こされた電力低下かノイズによって影響されなくてもよいとともに、この値はレジスタ１１６０に置かれてもよい。従って、ＶＣＯ  １０１６によって生成された周期信号は、命令の実行によって電力低下またはノイズが引き起こされたにもかかわらず実質的に一定のままである。
【００４７】
図１２は、図４に関して記述された発明の実施形態に用いるためのＰＬＬ回路の別の実施形態をさらに表す。ＰＬＬ  ４２０は位相周波数検出器（ＰＦＤ）１２１２を含んでいる。ＰＦＤ  １２１２は、２つの入力信号Ref_CLK及びFB_CLKの位相差と周波数を検知する。２つの入力信号間で検知された相違、及びレジスタの値から、ＰＦＤ  １２１２は差信号を発生する。発生された差信号は正の電流源ＵＰ及び負の電流源ＤＮ（あるいは「ＤＯＷＮ」）を含んでいる。電流源ＵＰ及びＤＮはチャージポンプ１２１４に入力を供給する。電流源ＵＰ及びＤＮを用いて、チャージポンプ１２１４は比例する電荷を発生する。従って、チャージポンプ１２１４はNode_Nで電圧制御発振器（ＶＣＯ）１２１６に電圧を供給する。ＶＣＯ  １２１６はNode_Nの入力電圧にしたがった周期信号を発生する。
【００４８】
ＶＣＯ  １２１６（PLL_Out）によって発生されたこの周期信号は、ディジタル設定可能な周波数分周器１２１８へ入力される。制御信号４３０によってその値を設定する操作が可能な周波数分周器１２１８もまたレジスタ１２６０に結合される。従って、周波数分周器１２１８の分周する比率は、レジスタ１２６０での値に基づく。設定可能な周波数分周器１２１８の出力は、ＰＦＤ  １２１２のフィードバック入力に供給される。このように、PLL_Outはフィードバック分周器１２１８へ入力される。そして、FB_CLKはフィードバック分周器１２１８から出力される。
【００４９】
ＰＬＬ  ４２０の操作中に、命令の発行か実行前に、あるいは実質的に同時に、ロジック４１０は、制御信号４３０上の補償値を発行してもよい。命令の実行の間にロジック４１０の操作で開始された電力低下かノイズを補償するために、この値はレジスタ１２６０に置かれてもよい。今度は、周波数分周器１２１８の分周する比率はこの値に基づいて設定されてもよい。この分周する比率は周波数FB_CLKを減少させてもよい。それは、チャージポンプ１２１４の出力を増加させることにより、ＰＬＬ  ４２０がこの減少した周波数を補償してもよい程度のものである。
【００５０】
逆に、命令の実行と実質的に同時に、あるいは終了の後に、ロジック４１０は、制御信号４３０上の非補償の値を発行してもよい。ＰＬＬ  ４２０がもはや、命令の実行によって引き起こされた電力低下かノイズによって影響されなくてもよいとともに、この値はレジスタ１２６０で戻されてもよい。今度は、周波数分周器１２１８の分周する比率はこの値に基づいて設定されてもよい。従って、ＶＣＯ  １０１６によって生成された周期信号は、命令の実行によって電力低下またはノイズが引き起こされたにもかかわらず実質的に一定のままである。
【００５１】
前述の明細書では、発明は特定の実施形態に関連して記述された。しかしながら、当業者は、特許請求の範囲で下に述べられるような発明の有効範囲から離れずに様々な変形及び変更を行なうことができることを認識する。従って、明細書と図は関係した限定的な意味やすべてのそのような変形ではなく、１つの実例となる発明の範囲内で含められるように意図される。
【００５２】
利点、他の長所及び問題の解決策は、特定の実施形態に関して上述された。しかしながら、利点、長所、問題の解決策、及びどんな利益、長所あるいは解決策を生じさせてもよい、あるいはさらに言明するあらゆる構成要素は、重大か、必要か、本質的な特徴あるいはいずれか、あるいはすべての特許請求の範囲の構成要素として解釈することはできない。
【００５３】
添付の図面はこの明細書の一部を形成し、発明のある側面を描くために含まれている。発明及び発明を備えるシステムの構成要素及び動作のより明瞭な印象は、典型的なものの参照によりより明白になり、したがって同一の引用例数字は同じ構成要素を指定する図面中に説明された実施形態に限定されない。図面中に説明された特徴が必ずしもスケール通りに描かれないことに注意されたい。
【図面の簡単な説明】
【００５４】
【図１】図１は、典型的なフェーズロックループ（ＰＬＬ）回路のブロック図である。
【図２】図２は、半導体の１つの実施形態を描く。
【図３】図３は、ノイズを補うための制御ループあるいはフェーズロックループ回路の電力低下の１つの実施形態の流れ図である。
【図４】図４は、本発明の実施形態を使用する半導体の１つの実施形態のブロック図である。
【図５】図５はフェーズロックループ回路の１つの実施形態のブロック図である。
【図６】図６は、ノイズを補うための制御ループあるいはＰＬＬの電力低下の１つの実施形態の流れ図である。
【図７】図７はディジタルチャージポンプの１つの実施形態の実例である。
【図８】図８は、本発明の１つの実施形態にしたがった制御信号を生成するためのロジックの１つの実施形態のブロック図である。
【図９】図９は、フェーズロックループ回路の１つの実施形態のブロック図である。
【図１０】図１０は、フェーズロックループ回路の１つの実施形態のブロック図である。
【図１１】図１１は、フェーズロックループ回路の１つの実施形態のブロック図である。
【図１２】図１２は、フェーズロックループ回路の１つの実施形態のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
2006345511000001.pdf