(57)【要約】【課題】ガードバンドの設定を排除し、高信頼性と高速性を兼ね備えた自己リファレンスセンス方式を提案する。【解決手段】本発明の例に関わる半導体メモリの読み出し回路は、第１及び第２の読み出しステップによりメモリセルＭＣから読み出される第１及び第２の信号量に基づいてメモリセルＭＣのデータを判定する自己リファレンスセンス方式に基づくもので、メモリセルＭＣのデータを入力ノードＳＡＩＮの電位に基づき判定するセンスアンプＳＡと、メモリセルＭＣと入力ノードＳＡＩＮとの間に接続される転送トランジスタＮ１と、入力ノードＳＡＩＮをプリチャージ電位に設定するプリチャージ回路Ｐ３と、第１の信号量に基づいて転送トランジスタＮ１をカットオフ状態にするＶＢＩＡＳジェネレータ１２とを備える。【選択図】図３
2006127672.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのデータを入力ノードの電位に基づき判定するセンスアンプと、前記メモリセルと前記入力ノードとの間に接続される転送トランジスタと、前記入力ノードをプリチャージ電位に設定するプリチャージ回路と、第１の読み出しにより前記メモリセルから得られる第１の信号量に基づいて前記転送トランジスタをカットオフ状態にするＶＢＩＡＳジェネレータとを具備し、前記転送トランジスタは、第２の読み出しにより前記メモリセルから得られる第２の信号量が前記第１の信号量と異なる場合にオン状態になることを特徴とする半導体メモリの読み出し回路。
【請求項２】
前記転送トランジスタは、ＮチャネルＭＯＳトランジスタであり、前記プリチャージ電位は、電源電位であることを特徴とする請求項１に記載の半導体メモリの読み出し回路。
【請求項３】
前記転送トランジスタは、ＰチャネルＭＯＳトランジスタであり、前記プリチャージ電位は、接地電位であることを特徴とする請求項１に記載の半導体メモリの読み出し回路。
【請求項４】
センスアンプの入力ノードをプリチャージ電位に設定し、第１の読み出しによりメモリセルから得られる第１の信号量に基づいて、前記メモリセルと前記入力ノードとの間に接続される転送トランジスタをカットオフ状態とし、第２の読み出しにより前記メモリセルから得られる第２の信号量が前記第１の信号量と異なる場合に前記転送トランジスタをオン状態とし、前記入力ノードを前記プリチャージ電位から変化させることを特徴とする自己リファレンスセンス方式による読み出し方法。
【請求項５】
前記メモリセルは、磁気抵抗効果素子であり、前記第２の読み出しは、前記磁気抵抗効果素子に対して磁化反転を生じさせるには不十分な磁場を印加しながら行われることを特徴とする請求項４に記載の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己リファレンスセンス方式(Self-reference sensing)の読み出し回路及びシーケンスに関し、特に、磁気抵抗（Magneto Resistive）効果を利用する磁気ランダムアクセスメモリ（MRAM： Magnetic Random Access Memory）に使用される。
【背景技術】
【０００２】
磁気ランダムアクセスメモリは、磁気抵抗効果素子をメモリセルとするメモリであり、不揮発性メモリでありながら、高集積、高信頼、低消費電力、高速動作などの特徴を持つため、次世代メモリの候補の１つに挙げられている。
【０００３】
磁気抵抗効果には、主に、ＧＭＲ(Giant Magneto Resistive)効果とＴＭＲ(Tunneling Magneto Resistive)効果の２つがある。
【０００４】
ＧＭＲ効果とは、２つの強磁性層に挟まれた導体の抵抗値がそれら２つの強磁性層のスピンの向きにより変化する効果のことである。しかし、ＧＭＲ効果では、磁気抵抗値の変化の割合を示すＭＲ(Magneto Resistive)比が１０％程度と低い値のため、読み出し信号が非常に小さくなる。
【０００５】
従って、ＧＭＲ効果により磁気ランダムアクセスメモリを実現するには、大きな読み出しマージンを確保することが必要である反面、現状では、そこがネックとなり、実用性としては不十分と考えられている。
【０００６】
ＴＭＲ効果とは、２つの強磁性層とこれらに挟まれた絶縁層（トンネルバリア層）からなる強磁性トンネル接合の接合抵抗値、即ち、絶縁層のトンネルコンダクタンスが２つの強磁性層の磁化の相対的角度の余弦に比例して変化する効果のことである。
【０００７】
ＴＭＲ効果を示す代表的な素子としては、スピン偏局トンネル効果による磁気抵抗変化を利用したＭＴＪ（Magnetic Tunnel Junction）素子がある。ＭＴＪ素子では、２つの強磁性層のスピンの向きが同じ（平行）場合にトンネル確率が最大で、強磁性トンネル接合の接合抵抗値が最小となり、２つの強磁性層のスピンの向きが逆（反平行）の場合にトンネル確率が最小で、強磁性トンネル接合の接合抵抗値が最大となる。
【０００８】
このような２つのスピン状態を実現するために、通常、２つの強磁性層のうちの１つは、磁化の向きが固定され、外部磁場の影響を受けないピン層（固定層）とされ、かつ、他の１つは、外部磁場により磁化の向きをピン層のそれに対して平行／反平行とできるフリー層（記憶層）とされる。ＴＭＲ効果では、磁気抵抗値の変化の割合を示すＭＲ比が５０％を超えるものも実現されており、読み出しが安定して行える。
【０００９】
従って、磁気ランダムアクセスメモリの開発に当たって、現在では、ＴＭＲ効果を用いた磁気抵抗効果素子を利用することが主流になっている。
【００１０】
ところで、磁気ランダムアクセスメモリでは、メモリセルの特性のバラツキによらず、安定した読み出しを実現する、という観点から、自己リファレンスセンス (Self Reference Sensing)方式が提案されている（例えば、非特許文献１参照）。
【００１１】
この方式の特徴は、読み出しの対象となる特定セルに対して２回の読み出しを行い、この２回の読み出しにより読み出されたデータを比較して、特定セルに記憶されたデータの値を判定する、という点にある。
【００１２】
即ち、例えば、特定セルに対して第１の読み出しを行った後、その特定セルに“０”を書き込み、この後、その特定セルに対して第２の読み出しを行う。この場合、２回の読み出しで読み出されたデータ（信号量）が同じときは、特定セルのデータ値は“０”と判定され、異なるときは、特定セルのデータ値は“１”と判定される。
【００１３】
ここで、特定セルのデータ値の判定は、具体的には、２回の読み出しにより得られる信号量の差を検出することにより行う。例えば、第１の読み出しでは、特定セルに読み出し電流Ｉ１を流し、第２の読み出しでは、特定セルに読み出し電流Ｉ２（＞Ｉ１）を流す。
【００１４】
しかし、従来の自己リファレンスセンス方式では、オペアンプにおける“０”／“１”判定のマージンが、磁気抵抗効果素子のＭＲ比により得られる最大の信号差の半分しか得られない。
【００１５】
このようなマージンの縮小は、自己リファレンスセンス方式に特有のガードバンドの設定、即ち、２回の読み出しにおいて信号量に差がない（データ値が同じ）ことを判定するためのオフセット（読み出し電流Ｉ１，Ｉ２）の設定に起因するもので、このネックを解消するための技術の開発が望まれている。
【非特許文献１】ISSCC 2003, Digest of Technical Paper,「0.24μm 2.0V 1T1MTJ 16Kb NV Magnetoresistance RAM with Self Reference Sensing」
【非特許文献２】ISSCC 2004, Digest of Technical Paper,「A 4Mbit 0.18μm 1T1MTJ “Toggle” MRAM Memory」
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、自己リファレンスセンス方式において、ガードバンドの設定を排除することで、読み出し動作における高信頼性と高速性を兼ね備えた半導体メモリの読み出し回路を提案する。
【課題を解決するための手段】
【００１７】
本発明の例に関わる半導体メモリの読み出し回路は、メモリセルのデータを入力ノードの電位に基づき判定するセンスアンプと、前記メモリセルと前記入力ノードとの間に接続される転送トランジスタと、前記入力ノードをプリチャージ電位に設定するプリチャージ回路と、第１の読み出しにより前記メモリセルから得られる第１の信号量に基づいて前記転送トランジスタをカットオフ状態にするＶＢＩＡＳジェネレータとを備え、前記転送トランジスタは、第２の読み出しにより前記メモリセルから得られる第２の信号量が前記第１の信号量と異なる場合にオン状態になる。
【００１８】
本発明の例に関わる自己リファレンスセンス方式による読み出し方法は、センスアンプの入力ノードをプリチャージ電位に設定し、第１の読み出しによりメモリセルから得られる第１の信号量に基づいて、前記メモリセルと前記入力ノードとの間に接続される転送トランジスタをカットオフ状態とし、第２の読み出しにより前記メモリセルから得られる第２の信号量が前記第１の信号量と異なる場合に前記転送トランジスタをオン状態とし、前記入力ノードを前記プリチャージ電位から変化させる、という一連のステップを備える。
【発明の効果】
【００１９】
本発明の例によれば、自己リファレンスセンス方式において、ガードバンドの設定を排除できるため、読み出し動作における高信頼性と高速性を兼ね備えた半導体メモリの読み出し回路を提案できる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００２１】
１．  自己リファレンスセンス方式  
まず、本発明の例の前提となる自己リファレンスセンス方式について詳細に説明する。
【００２２】
自己リファレンスセンス方式とは、第１の読み出し→書き込み→第２の読み出し→再書き込み、という４つのステップから構成され、第１及び第２の読み出しにより読み出されたデータを比較して、特定セルに記憶されたデータの値を判定する、というセンス方式のことである。
【００２３】
例えば、特定セルに対して第１の読み出しを行った後、その特定セルに“０”を書き込み、この後、その特定セルに対して第２の読み出しを行う。この場合、２回の読み出しで読み出されたデータ（信号量）が同じときは、特定セルのデータ値は“０”と判定され、異なるときは、特定セルのデータ値は“１”と判定される。
【００２４】
自己リファレンスセンス方式では、メモリセルの特性にバラツキが発生していても、そのバラツキにより、センスアンプ（例えば、オペアンプ）における“０”／“１”判定のマージンにバラツキが発生することがないため、常に、最大のマージン（メモリセルから得られる最大の信号差の半分）を確保でき、安定した読み出しを実現できる。このため、特に、磁気抵抗効果素子のトンネルバリア層の厚さのバラツキに起因するセル抵抗値のバラツキが生じ易い磁気ランダムアクセスメモリへの適用が検討されている。
【００２５】
しかし、この方式では、ガードバンドの設定、即ち、２回の読み出しにおいて信号量に差がない（データ値が同じ）ことを判定するためのオフセット（読み出し電流Ｉ１，Ｉ２）の設定を行わなければならないため、センスアンプにおける“０”／“１”判定のマージンが、メモリセルから得られる最大の信号差の半分しか得られない、という問題がある。
【００２６】
図１は、自己リファレンスセンス方式を採用した磁気ランダムアクセスメモリの読み出し回路の一例を示している。
【００２７】
この読み出し回路では、第１の読み出しで読み出し対象となる特定セルに流す読み出し電流Ｉ１は、ゲートに制御信号pcurrent1が入力されるＮチャネルＭＯＳトランジスタのゲート幅で決定される。また、第２の読み出しで特定セルに流す読み出し電流Ｉ２は、ゲートに制御信号pcurrent1が入力されるＮチャネルＭＯＳトランジスタとゲートに制御信号pcurrent2が入力されるＮチャネルＭＯＳトランジスタとのゲート幅の合計で決定される。但し、Ｉ２＞Ｉ１とする。
【００２８】
この場合、まず、制御信号ＩＳＯ１を“Ｈ”、制御信号ＩＳＯ２を“Ｌ”に設定し、第１の読み出しを行うと、例えば、特定セル（磁気抵抗効果素子）ＭＴＪに記憶されたデータが“０”（セル抵抗値：Ｒｐ）のときは、特定セルＭＴＪから得られる信号量（電圧）ＶＢＬは、Ｉ１×Ｒｐであり、この信号量が、ビット線ＢＬを経由して、キャパシタＣ１に蓄積される。
【００２９】
また、例えば、特定セルＭＴＪに記憶されたデータが“１”（セル抵抗値：Ｒｐ（１＋ＭＲ））のときは、特定セルＭＴＪから得られる信号量（電圧）ＶＢＬは、Ｉ１×Ｒｐ（１＋ＭＲ）であり、この信号量が、ビット線ＢＬを経由して、キャパシタＣ１に蓄積される。
【００３０】
この後、例えば、特定セルＭＴＪに対して“０”書き込みを実行する。
【００３１】
次に、制御信号ＩＳＯ１を“Ｌ”、制御信号ＩＳＯ２を“Ｈ”に設定し、第２の読み出しを行うと、例えば、特定セル（磁気抵抗効果素子）ＭＴＪに記憶されたデータ値にかかわらず、特定セルＭＴＪから得られる信号量（電圧）ＶＢＬＢは、Ｉ２×Ｒｐとなり、この信号量が、ビット線ＢＬＢを経由して、キャパシタＣ２に蓄積される。
【００３２】
従って、特定セルＭＴＪに記憶されたデータが“０”の場合、２回の読み出しにより得られる信号量の差ΔＶＳＡ０は、  
ΔＶＳＡ０  ＝  ＶＢＬＢ−ＶＢＬ  
＝  Ｒｐ×（Ｉ２−Ｉ１）  ・・・  （１）  
ＶＢＬＢ  ＞  ＶＢＬ  
となる。
【００３３】
また、特定セルＭＴＪに記憶されたデータが“１”の場合、２回の読み出しにより得られる信号量の差ΔＶＳＡ１は、  
ΔＶＳＡ１  ＝  ＶＢＬ−ＶＢＬＢ  
＝  Ｒｐ（（１＋ＭＲ）×Ｉ１  −  Ｉ２）  ・・・（２）  
ＶＢＬＢ  ＜  ＶＢＬ  
となる。但し、ＭＲは、特定セルＭＴＪのＭＲ比である。
【００３４】
ここで、図２に示すように、特定セルＭＴＪに記憶されたデータが“０”のときは、ＶＢＬＢ＞ＶＢＬであり、“１”のときは、ＶＢＬＢ＜ＶＢＬである。
【００３５】
従って、信号量の差ΔＶＳＡ０，ΔＶＳＡ１をオペアンプＯＰにより検出すれば、特定セルＭＴＪのデータ値を判定できる。
【００３６】
例えば、特定セルＭＴＪに記憶されたデータが“０”のときは、ＶＢＬＢ＞ＶＢＬであるため、ビット線ＢＬ，ＢＬＢの電位差が増幅され、ビット線ＢＬのレベルが“Ｌ”、ビット線ＢＬＢのレベルが“Ｈ”となる。また、特定セルＭＴＪに記憶されたデータが“１”のときは、ＶＢＬＢ＜ＶＢＬであるため、ビット線ＢＬ，ＢＬＢの電位差が増幅され、ビット線ＢＬのレベルが“Ｈ”、ビット線ＢＬＢのレベルが“Ｌ”となる。
【００３７】
この場合、オペアンプにおける“０”／“１”判定のマージンは、読み出し動作の安定性を確保するために等しく設定される。
【００３８】
従って、ΔＶＳＡ０＝ΔＶＳＡ１に設定すると、第１及び第２の読み出しにおける読み出し電流Ｉ１，Ｉ２の関係は、  
Ｉ２  ＝  （１  ＋  ＭＲ／２）×Ｉ１  ・・・（３）  
となる。
【００３９】
上記（１）、（２）及び（３）式より、  
ΔＶＳＡ０  ＝  ΔＶＳＡ１  ＝  Ｒｐ（ＭＲ／２）  ・・・（４）  
が得られる。
【００４０】
上記（４）式から分かることは、従来の自己リファレンスセンス方式では、オペアンプにおける“０”／“１”判定のマージンが、磁気抵抗効果素子のＭＲ比により得られる最大の信号差の半分しか得られない、ということである。
【００４１】
このようなマージンの縮小は、自己リファレンスセンス方式に特有のガードバンドの設定に起因する。
【００４２】
従って、仮に、このガードバンドの設定を排除できれば、自己リファレンスセンス方式による読み出しにおいて、オペアンプにおける“０”／“１”判定のマージンを、磁気抵抗効果素子のＭＲ比に影響されず、十分に大きく設定することができ、読み出し動作における高信頼性を実現できる。
【００４３】
また、ガードバンドの設定を排除するということは、２回の読み出しに用いる読み出し電流を同じ値にすることを意味するため、読み出し電流の切り替えが不要となり、読み出し動作における高速性を実現できる。
【００４４】
２．  概要  
本発明の例に関わる自己リファレンスセンス方式の特徴は、特定セルからの２回の読み出しにより得られるデータ値が「同一」であることを判定するために必要であったガードバンドの設定が排除されている点にある。
【００４５】
これを実現するため、本発明の例では、読み出しデータバスとセンスアンプとの間に新規に転送トランジスタを配置し、かつ、この転送トランジスタの動作をＶＢＩＡＳジェネレータにより制御する。
【００４６】
具体的には、第１の読み出しで特定セルに読み出し電流を流し、この時、ＶＢＩＡＳジェネレータは、特定セルに記憶されたデータ値にかかわらず、常に、転送トランジスタがカットオフ状態となるように、転送トランジスタのゲート電位を制御する。この後、書き込みステップ、例えば、“０”データの書き込みを実行し、続けて、第２の読み出しを実行するが、転送トランジスタのカットオフ状態は、第２の読み出しまで維持される。
【００４７】
第２の読み出しでは、第１の読み出しで用いた読み出し電流と同じ値の読み出し電流を特定セルに流す。ここで、転送トランジスタは、書き込み前後における特定セルのデータ値が同じ場合のみにカットオフ状態を維持することができ、異なる場合には、カットオフ状態からオン状態に変化する。
【００４８】
つまり、第１の読み出しでセンスアンプの読み出しデータの入力ノードＳＡＩＮをＶＰＲ（例えば、電源電位ＶＣＣ）にプリチャージしておけば、第２の読み出しで、書き込み前後における特定セルのデータ値が同じ場合には、入力ノードＳＡＩＮをＶＰＲのまま、異なる場合には、入力ノードＳＡＩＮを、ＶＰＲから読み出しデータバスに読み出される読み出し電位（信号量）ＶＲまで下げることができる。
【００４９】
これにより、自己レファレンスセンス方式を採用した半導体メモリにおいて、ガードバンドの設定を排除でき、読み出し動作における高信頼性と高速性を実現できる。
【００５０】
例えば、磁気ランダムアクセスメモリでは、ガードバンドの設定なしに、書き込み前後における特定セルのデータ値の「同一」を判定できるようになるため、センスアンプにおける“０”／“１”判定のマージンを、磁気抵抗効果素子のＭＲ比にかかわらず、十分に大きな値に設定、例えば、磁気抵抗効果素子のＭＲ比により得られる最大の信号差だけ確保できる。
【００５１】
この場合、従来の自己リファレンスセンス方式を採用した磁気ランダムアクセスメモリに比べ、約２倍又はそれを超える読み出し信号量の確保が可能となるため、磁気ランダムアクセスメモリの実用化には非常に有効となる。
【００５２】
また、本発明の例に関わる読み出し回路を採用することにより、新たな自己リファレンスセンス方式のシーケンスを実現できる。
【００５３】
即ち、通常の自己リファレンスセンス方式で採用される第１及び第２の読み出しステップの間に行う書き込みステップを省略し、代わりに、特定セルに一軸方向の磁場を与えながら第２の読み出しを行い、第１及び第２の読み出しにおける特定セルの抵抗値の変化量を検出し、特定セルのデータを判定する、ということができる。
【００５４】
このような新たな自己リファレンスセンス方式のシーケンスによれば、通常の４ステップ（第１の読み出し→書き込み→第２の読み出し→再書き込み）から２ステップ（第１の読み出し→磁場を印加しつつ第２の読み出し）にステップ数を削減できる。
【００５５】
つまり、書き込みステップをなくすことがでると共に、特定セルのデータが破壊される破壊読み出しとはならないため、特定セルのデータ値を判定した後の特定セルに対する再書き込みステップもなくすことができ、読み出し動作における高速性に優れた磁気ランダムアクセスメモリとできる。
【００５６】
尚、本発明の例に関わる自己リファレンスセンス方式及びこれを実施するための読み出し回路は、磁気ランダムアクセスメモリに限られず、高信頼性及び高速性が要求される全ての半導体メモリに適用可能である。
【００５７】
また、本発明の例を磁気ランダムアクセスメモリに適用する場合に当たって、磁気ランダムアクセスメモリの書き込み方式に影響されない。
【００５８】
例えば、一軸方向の磁場のみを用いた一軸書き込み方式、二軸方向の磁場を用いた二軸書き込み方式、さらには、三軸方向の磁場を用いた三軸書き込み方式などにも、本発明の例を適用できる。また、本発明の例の適用は、トグル書き込み方式（非特許文献２参照）との相性も良い。
【００５９】
３．  実施の形態  
以下、最良と思われるいくつかの実施の形態について説明する。
【００６０】
(1)   第１実施の形態  
A.  読み出し回路  
図３は、本発明の第１実施の形態に関わる磁気ランダムアクセスメモリの読み出し回路を示している。
【００６１】
メモリセルアレイ１１は、アレイ状に配置された複数のメモリセルＭＣから構成される。メモリセルＭＣは、半導体基板上に２次元（平面）的に配置されていてもよいし、３次元（立体）的に配置されていてもよい。メモリセルＭＣは、ＭＴＪ素子（磁気抵抗効果素子）ＭＴＪを含んでいる。
【００６２】
本例では、メモリセルＭＣを、１つのトランジスタと１つのＭＴＪ素子ＭＴＪから構成される 1TR-1MTJ タイプとしているが、これに限られることはない。
【００６３】
読み出しワード線ＲＷＬｉは、メモリセルＭＣの読み出し選択トランジスタのゲートに接続され、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）は、メモリセルＭＣのＭＴＪ素子ＭＴＪの一端に接続される。
【００６４】
例えば、読み出し時に、読み出しワード線ＲＷＬｉが活性化され、“Ｈ”になると、この読み出しワード線ＲＷＬｉに接続される１ロウ内の全てのメモリセルＭＣのデータがビット線ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）に読み出される。
【００６５】
また、カラム選択線ＣＳＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）のうちの１本が選択的に活性化されると、読み出しの対象となる選択されたメモリセル（特定セル）ＭＣのデータのみが読み出しデータバスＲＤＢに転送される。
【００６６】
尚、ゲートにクランプ信号ＶＣＬＭＰが入力されるＮチャネルＭＯＳトランジスタは、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）を一定電圧にクランプするためのクランプ回路である。
【００６７】
このクランプ回路は、読み出し時に、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）を一定電圧にすることで、ＭＴＪ素子ＭＴＪのＭＲ比がそれに印加されるバイアス電圧に依存して変化する、というバイアス依存性の影響を小さくし、読み出しマージンのメモリセル間のバラツキを抑える。
【００６８】
読み出しデータバスＲＤＢの一端には、定電流回路が接続される。定電流回路は、定電流Ｉを生成する定電流源ＣＳ１と、この定電流Ｉを読み出しデータバスＲＤＢにコピーして流すカレントミラー回路とから構成される。カレントミラー回路は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２から構成される。
【００６９】
読み出し時には、定電流回路から選択されたメモリセルＭＣに向かって、読み出し電流としての定電流Ｉが流れる。この時、選択されたメモリセルＭＣに記憶されたデータ、即ち、選択されたメモリセルＭＣのＭＴＪ素子ＭＴＪの磁気抵抗値に応じた読み出し電位（信号量）ＶＲが読み出しデータバスＲＤＢに読み出される。
【００７０】
本例では、読み出しデータバスＲＤＢは、複数のビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）で共有される。容量Ｃｒは、読み出しデータバスＲＤＢに発生する寄生容量、例えば、配線容量や、ゲートにカラム選択線ＣＳＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）が接続されるカラムスイッチの拡散容量などを表している。
【００７１】
読み出しデータバスＲＤＢの他端には、センス回路が接続される。本例の特徴点は、読み出しデータバスＲＤＢとセンスアンプＳＡとの間に転送トランジスタＮ１が接続されていることにある。
【００７２】
本例では、転送トランジスタＮ１は、ＮチャネルＭＯＳトランジスタから構成され、そのゲートは、ＶＢＩＡＳジェネレータ１２に接続される。
【００７３】
ＶＢＩＡＳジェネレータ１２は、第１の読み出しにおいて、読み出しデータバスＲＤＢに読み出される読み出し電位ＶＲに基づき、転送トランジスタＮ１のゲートを、ＶＢＩＡＳ（＝ＶＲ＋Ｖｔｈ）に設定し、転送トランジスタＮ１をカットオフ状態にする機能を有する。ここで、Ｖｔｈは、転送トランジスタＮ１の閾値電圧である。
【００７４】
転送トランジスタＮ１のソースは、読み出しデータバスＲＤＢに接続され、ドレインは、センスアンプＳＡの読み出しデータの入力ノードＳＡＩＮに接続される。さらに、入力ノードＳＡＩＮには、スタンバイ時に、入力ノードＳＡＩＮをプリチャージ電位ＶＰＲ（例えば、電源電位ＶＣＣ）にプリチャージするためのプリチャージ回路としてのＰチャネルＭＯＳトランジスタＰ３が接続される。
【００７５】
ＰチャネルＭＯＳトランジスタＰ３のゲートには、プリチャージ信号ＰＲＣＨの反転信号ｂＰＲＣＨが入力される。プリチャージ信号ＰＲＣＨの反転信号ｂＰＲＣＨが“Ｌ”のとき、ＰチャネルＭＯＳトランジスタＰ３がオンとなり、入力ノードＳＡＩＮがプリチャージ電位ＶＰＲにプリチャージされる。
【００７６】
図４は、図３の読み出し回路のＶＢＩＡＳジェネレータ１２の回路例を示している。
【００７７】
本例のＶＢＩＡＳジェネレータ１２は、選択されたメモリセルから読み出しデータバスに読み出される読み出し電位ＶＲに基づき、図３の転送トランジスタＮ１をカットオフ状態にするためのバイアス電位ＶＢＩＡＳを生成する機能を備える。
【００７８】
このＶＢＩＡＳジェネレータ１２は、第１の読み出し時に、同一データを記憶するメモリセルのセル抵抗値にバラツキが生じ、その結果、同一データを記憶するメモリセルに対して読み出しデータバスＲＤＢに読み出される読み出し電位ＶＲに違いが生じても、必ず、転送トランジスタをカットオフ状態にする。
【００７９】
その動作は、以下のようになる。  
まず、第１の読み出しを行う際には、ＶＢＩＡＳジェネレータ１２の活性化信号であるイネーブル信号ＥＮの反転信号ｂＥＮを“Ｌ”に設定する。この時、ＶＢＩＡＳジェネレータ１２は、電源電位ＶＣＣにより動作状態となる。
【００８０】
第１の読み出しが行われ、読み出しデータバスＲＤＢが読み出し電位ＶＲになると、オペアンプＯＰのプラス側入力ノードには、レファレンス電位として、読み出し電位ＶＲにＮチャネルＭＯＳトランジスタＮ２の閾値電圧Ｖｔｈを加えた値（ＶＲ＋Ｖｔｈ）が入力される。
【００８１】
ここで、ＶＲは、選択されたメモリセルのデータが“０”のときは、Ｒｐ×Ｉとなり、“１”のときは、Ｒｐ（１＋ＭＲ）×Ｉとなる。但し、Ｒｐは、“０”を記憶するメモリセルのセル抵抗値、Ｒｐ（１＋ＭＲ）は、“１”を記憶するメモリセルのセル抵抗値、Ｉは、読み出し電流、ＭＲは、選択されたメモリセルのＭＲ比である。
【００８２】
オペアンプＯＰは、マイナス側入力ノード、即ち、図３の転送トランジスタＮ１のゲートに与えるバイアス電位ＶＢＩＡＳがＶＲ＋Ｖｔｈと等しくなるように、ＰチャネルＭＯＳトランジスタＰ４のゲート電位を制御する。これにより、ＶＢＩＡＳ＝ＶＲ＋Ｖｔｈなる関係が得られる。
【００８３】
この関係は、図３の転送トランジスタＮ１の閾値電圧ＶｔｈとＶＢＩＡＳジェネレータ１２内のＮチャネルＭＯＳトランジスタＮ２の閾値電圧Ｖｔｈとを等しく設定することにより得られるもので、これにより、図３の転送トランジスタＮ１は、第１の読み出し時に自動的にカットオフ状態になる。
【００８４】
尚、出力ノードに接続される容量ＣＬは、ＶＢＩＡＳジェネレータ１２を非動作状態にした後、図３の転送トランジスタＮ１のゲートに与えるバイアス電位ＶＢＩＡＳ（＝ＶＲ＋Ｖｔｈ）を維持し、図３の転送トランジスタＮ１のカットオフ状態を第２の読み出しまで継続するための素子である。
【００８５】
B.  読み出し回路の動作  
次に、第１実施の形態に関わる読み出し回路の動作について説明する。
【００８６】
図５及び図６は、図３及び図４の読み出し回路の動作タイミングを示す波形図である。
【００８７】
メモリ外部よりアドレス信号ＡＤＤＲが入力され、メモリ自身がアクティブ状態になると、第１の読み出し(1st Read)サイクルが開始される。
【００８８】
具体的には、まず、プリチャージ信号ＰＲＣＨの反転信号ｂＰＲＣＨが“Ｈ”になり、センスアンプの読み出しデータの入力ノードＳＡＩＮのプリチャージが解除される。この時、入力ノードＳＡＩＮは、電源電位ＶＣＣとなる。また、入力ノードＳＡＩＮは、電源電位ＶＣＣのまま、フローティング状態となる。
【００８９】
これに続いて、アドレス信号ＡＤＤＲに基づき、読み出し対象となるメモリセルを選択する。読み出しワード線ＲＷＬｉを、“Ｈ”にして活性化すると共に、カラム選択線ＣＳＬｊを“Ｈ”にして活性化する。この時、読み出し対象となる選択されたメモリセルに、定電流回路から読み出し電流としての定電流Ｉが供給されるため、読み出しデータバスＲＤＢには、選択されたメモリセルから読み出し電位ＶＲが読み出される。
【００９０】
従って、読み出しデータバスＲＤＢは、電源電位ＶＣＣから、選択されたメモリセルに記憶されたデータに応じた読み出し電位ＶＲまで低下する。
【００９１】
例えば、図５の例では、選択されたメモリセルに記憶されたデータが“１”の場合であるため、読み出しデータバスＲＤＢは、ＶＲ“１”（＝Ｒｐ（１＋ＭＲ）×Ｉ）となり、図６の例では、選択されたメモリセルに記憶されたデータが“０”の場合であるため、読み出しデータバスＲＤＢは、ＶＲ“０”（＝Ｒｐ×Ｉ）となる。
【００９２】
この後、イネーブル信号ＥＮの反転信号ｂＥＮが“Ｌ”になると、ＶＢＩＡＳジェネレータは、動作状態となり、バイアス電位ＶＢＩＡＳを出力する。
【００９３】
ここで、選択されたメモリセルに記憶されたデータが“１”の場合には、読み出しデータバスＲＤＢがＶＲ“１”（＝Ｒｐ（１＋ＭＲ）×Ｉ）であるから、バイアス電位ＶＢＩＡＳは、ＶＲ“１”＋Ｖｔｈとなり、図３の転送トランジスタＮ１は、カットオフ状態となる。
【００９４】
また、選択されたメモリセルに記憶されたデータが“０”の場合には、読み出しデータバスＲＤＢがＶＲ“０”（＝Ｒｐ×Ｉ）であるから、バイアス電位ＶＢＩＡＳは、ＶＲ“０”＋Ｖｔｈとなり、図３の転送トランジスタＮ１は、カットオフ状態となる。
【００９５】
この後、イネーブル信号ＥＮの反転信号ｂＥＮが“Ｈ”になり、ＶＢＩＡＳジェネレータが非動作状態になると、ＶＢＩＡＳジェネレータの出力ノードは、高インピーダンス状態となる。その結果、図４の容量ＣＬにより、図３の転送トランジスタＮ１のゲートは、バイアス電位ＶＢＩＡＳに維持され、図３の転送トランジスタＮ１のカットオフ状態が継続される。
【００９６】
また、読み出しワード線ＲＷＬｉを“Ｌ”にして非活性化すると、選択されたメモリセルに流れていた読み出し電流Ｉが遮断されると共に、読み出しデータバスＲＤＢは、定電流回路により充電され、再び、電源電位ＶＣＣに上昇する。
【００９７】
以上により、第１の読み出しサイクルが完了する。
【００９８】
これに引き続き、書き込みサイクルが実行される。本例では、図３の転送トランジスタＮ１にＮチャネルＭＯＳトランジスタを使用しているため、読み出し対象となる選択されたメモリセルには“０”を書き込む(“0” Write)。
【００９９】
次に、自己リファレンスセンス方式の特徴である第２の読み出し(2nd Read)サイクルへ移行する。
【０１００】
第２の読み出しサイクルでは、第１の読み出しサイクルと同様に、まず、読み出しワード線ＲＷＬｉを“Ｈ”にして活性化する。カラム選択線ＣＳＬｊは、第１の読み出しサイクルで“Ｈ”になってからずっと“Ｈ”を維持し続けているため、定電流回路から読み出し電流としての定電流Ｉが選択されたメモリセルに供給される。その結果、読み出しデータバスＲＤＢには、選択されたメモリセルから読み出し電位ＶＲが読み出される。
【０１０１】
ここで、本例の自己リファレンスセンス方式では、第一に、第１の読み出しとは異なり、イネーブル信号ＥＮの反転信号ｂＥＮを“Ｌ”にすることなく、常に“Ｈ”のままとし、ＶＢＩＡＳジェネレータを非動作状態のままにする。第二に、選択されたメモリセルには、第１の読み出しで使用した読み出し電流と同じ読み出し電流Ｉを供給する。
【０１０２】
その結果、読み出しデータバスＲＤＢは、電源電位ＶＣＣから、選択されたメモリセルに記憶されたデータに応じた読み出し電位ＶＲまで低下する。
【０１０３】
第２の読み出しステップでは、選択されたメモリセルに記憶されたデータは、書き込みステップにより“０”となっているため、読み出しデータバスＲＤＢは、ＶＲ“０”（＝Ｒｐ×Ｉ）となる。
【０１０４】
第１の読み出しステップで読み出されたデータが“１”の場合、第２の読み出しステップ前には、図３の転送トランジスタＮ１のゲートとソースとの間の電圧は、Ｖｔｈ（＝ＶＢＩＡＳ−ＶＲ“１”）となっている。このため、読み出しデータバスＲＤＢがＶＲ“０”になると、図３の転送トランジスタＮ１のゲートとソースとの間の電圧は、ＶＢＩＡＳ−ＶＲ“０”となり、Ｖｔｈ（＝ＶＢＩＡＳ−ＶＲ“１”）よりも大きくなる。
【０１０５】
その結果、図３の転送トランジスタＮ１は、カットオフ状態からオン状態に変化し、図５に示すように、センスアンプＳＡの読み出しデータの入力ノードＳＡＩＮは、プリチャージ電位ＶＰＲ（例えば、電源電位ＶＣＣ）＝“Ｈ”から、最大で、ＶＢＩＡＳ−ＶＲ“０”＝“Ｌ”まで低下する。従って、センスアンプＳＡの出力信号ＶＯＵＴは、“Ｈ”になる。
【０１０６】
これに対し、第１の読み出しステップで読み出されたデータが“０”の場合、第２の読み出しステップ前には、図３の転送トランジスタＮ１のゲートとソースとの間の電圧は、Ｖｔｈ（＝ＶＢＩＡＳ−ＶＲ“０”）となっている。このため、読み出しデータバスＲＤＢがＶＲ“０”になっても、図３の転送トランジスタＮ１のゲートとソースとの間の電圧は、ＶＢＩＡＳ−ＶＲ“０”のままであり、図３の転送トランジスタＮ１は、カットオフ状態を維持し続ける。
【０１０７】
その結果、図６に示すように、センスアンプＳＡの読み出しデータの入力ノードＳＡＩＮは、プリチャージ電位ＶＰＲ（例えば、電源電位ＶＣＣ）＝“Ｈ”を保持する。従って、センスアンプＳＡの出力信号ＶＯＵＴは、“Ｌ”になる。
【０１０８】
尚、センスアンプＳＡの読み出しデータの入力ノードＳＡＩＮに接続される容量Ｃａは、プリチャージ電位ＶＰＲを保持するための素子である。
【０１０９】
容量Ｃａは、読み出しデータバスＲＤＢに接続される容量Ｃｒに比べて十分に小さいため、第１の読み出しステップで読み出されたデータが“１”のときの入力ノードＳＡＩＮの放電は、高速に行われる。
【０１１０】
C.  まとめ  
以上のように、第１実施の形態によれば、第１の読み出しサイクルで、特定セル、即ち、選択されたメモリセルから読み出されたデータと、第２の読み出しサイクルで、その特定セルから読み出されたデータとが同じ場合には、図３の転送トランジスタＮ１をカットオフ状態のままとすることにより、「信号差がないことを判断するためのガードバンドの設定」を完全に排除できる。
【０１１１】
従って、自己リファレンスセンス方式において、センスアンプにおける“０”／“１”判定のマージンを、例えば、磁気抵抗効果素子のＭＲ比に影響されず、十分に大きく設定でき、読み出し動作における高信頼性と高速性を兼ね備えた半導体メモリを提供できる。
【０１１２】
ところで、本例によれば、ガードバンドの設定を排除できるため、センスアンプＳＡは、その入力ノードＳＡＩＮが、プリチャージ電位ＶＰＲであるか、又は、“０”を記憶する特定セルから読み出される読み出し電位（信号量）ＶＲ“０”であるか、を判定すればよい。つまり、センスアンプＳＡの回路閾値は、例えば、“０”／“１”判定のマージンが等しくなるように、（ＶＰＲ−ＶＲ“０”）／２に設定される。
【０１１３】
図７は、センスアンプの回路例を示している。  
センスアンプＳＡの入力ノードＳＡＩＮは、スタンバイ状態でプリチャージ電位ＶＰＲ（例えば、電源電位ＶＣＣ）にプリチャージされ、第２の読み出しステップで、読み出し対象となる選択されたメモリセルのデータが“１”の場合のみに、読み出し電位ＶＲ“０”（例えば、接地電位ＶＳＳ＜ＶＲ“０”（中間電位）＜電源電位ＶＣＣ）に低下する。
【０１１４】
従って、センスアンプＳＡとしては、例えば、論理閾値が電源電位ＶＣＣの半分よりも電源電位ＶＣＣ側にある第１のインバータＩＮＶ１と、論理閾値が電源電位ＶＣＣの半分付近にある第２のインバータＩＮＶ２とからなる直列インバータ回路から構成することができる。
【０１１５】
各インバータＩＮＶ１，ＩＮＶ２の論理閾値の調整は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのサイズ（駆動力）の調整により行うことができる。
【０１１６】
例えば、第１のインバータＩＮＶ１に適した論理閾値を得るには、ＰチャネルＭＯＳトランジスタのゲート幅Ｗｐ１を、ＮチャネルＭＯＳトランジスタのゲート幅Ｗｎ１よりも３倍以上大きくする。また、第２のインバータＩＮＶ２に適した論理閾値を得るには、ＰチャネルＭＯＳトランジスタのゲート幅Ｗｐ２を、ＮチャネルＭＯＳトランジスタのゲート幅Ｗｎ２よりも２倍程度大きくする。
【０１１７】
尚、ここで述べたセンスアンプＳＡは、一例であり、オペアンプなど、他の種類のセンスアンプを用いることもできる。
【０１１８】
(2)   第２実施の形態  
第２の実施の形態は、第１実施の形態の変形例であり、その特徴は、読み出し時に読み出し電流Ｉを生成するための定電流回路にある。
【０１１９】
第１実施の形態では、第１及び第２の読み出しステップで、定電流回路からメモリセルに向けて読み出し電流Ｉを流すタイプの磁気ランダムアクセスメモリを提案した。これに対し、第２実施の形態では、第１及び第２の読み出しステップで、メモリセルから定電流回路に向けて読み出し電流Ｉを流すタイプの磁気ランダムアクセスメモリを提案する。
【０１２０】
A.  読み出し回路  
図８は、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリの読み出し回路を示している。
【０１２１】
メモリセルアレイ１１は、アレイ状に配置された複数のメモリセルＭＣから構成される。メモリセルＭＣは、第１実施の形態と同様に、1TR-1MTJ タイプであるが、第１実施の形態とは読み出し電流Ｉの向きを逆にしたため、メモリセルＭＣの一端には、接地電位ＶＳＳではなく、電源電位ＶＣＣが印加される。
【０１２２】
読み出しワード線ＲＷＬｉは、メモリセルＭＣの読み出し選択トランジスタのゲートに接続され、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）は、メモリセルＭＣのＭＴＪ素子ＭＴＪの一端に接続される。
【０１２３】
例えば、読み出し時に、読み出しワード線ＲＷＬｉが活性化され、“Ｈ”になると、この読み出しワード線ＲＷＬｉに接続される１ロウ内の全てのメモリセルＭＣのデータがビット線ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）に読み出される。
【０１２４】
また、カラム選択線ＣＳＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）のうちの１本が選択的に活性化されると、読み出しの対象となる選択されたメモリセル（特定セル）ＭＣのデータのみが読み出しデータバスＲＤＢに転送される。
【０１２５】
尚、ゲートにクランプ信号ＶＣＬＭＰが入力されるＮチャネルＭＯＳトランジスタは、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）を一定電圧にクランプするためのクランプ回路である。
【０１２６】
読み出しデータバスＲＤＢの一端には、定電流回路が接続される。定電流回路は、定電流Ｉを生成する定電流源ＣＳ２と、この定電流Ｉを読み出しデータバスＲＤＢにコピーして流すカレントミラー回路とから構成される。カレントミラー回路は、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４から構成される。
【０１２７】
読み出し時には、選択されたメモリセルＭＣから定電流回路に向かって、読み出し電流としての定電流Ｉが流れる。この時、選択されたメモリセルＭＣに記憶されたデータ、即ち、選択されたメモリセルＭＣのＭＴＪ素子ＭＴＪの磁気抵抗値に応じた読み出し電位（信号量）ＶＲが読み出しデータバスＲＤＢに読み出される。
【０１２８】
読み出しデータバスＲＤＢの他端には、センス回路が接続される。第１実施の形態と同様に、本例の特徴点である転送トランジスタＮ１は、読み出しデータバスＲＤＢとセンスアンプＳＡとの間に接続される。転送トランジスタＮ１は、ＮチャネルＭＯＳトランジスタから構成され、そのゲートは、ＶＢＩＡＳジェネレータ１２に接続される。
【０１２９】
ＶＢＩＡＳジェネレータ１２は、第１の読み出しにおいて、読み出しデータバスＲＤＢに読み出される読み出し電位ＶＲに基づき、転送トランジスタＮ１のゲートを、ＶＢＩＡＳ（＝ＶＲ＋Ｖｔｈ）に設定し、転送トランジスタＮ１をカットオフ状態にする機能を有する。ここで、Ｖｔｈは、転送トランジスタＮ１の閾値電圧である。
【０１３０】
ＰチャネルＭＯＳトランジスタＰ３のゲートには、プリチャージ信号ＰＲＣＨの反転信号ｂＰＲＣＨが入力される。プリチャージ信号ＰＲＣＨの反転信号ｂＰＲＣＨが“Ｌ”のとき、ＰチャネルＭＯＳトランジスタＰ３がオンとなり、入力ノードＳＡＩＮがプリチャージ電位ＶＰＲにプリチャージされる。
【０１３１】
尚、ＶＢＩＡＳジェネレータ１２としては、第１の実施の形態と同様に、図４に示す回路を使用できる。
【０１３２】
B.  読み出し回路の動作  
次に、第２実施の形態に関わる読み出し回路の動作について説明する。
【０１３３】
図９及び図１０は、図８の読み出し回路の動作タイミングを示す波形図である。但し、ＶＢＩＡＳジェネレータとしては、図４に示す回路を用いる。
【０１３４】
第２の実施の形態における読み出し回路の動作については、スタンバイ(Stand-by)時及び書き込み(“0”Write)時のＲＤＢが接地電位ＶＳＳとなる点を除いて、第１実施の形態と同じとなるため、ここでは、第２の実施の形態に関わる読み出し回路の動作の説明を省略する。
【０１３５】
C.  まとめ  
第２実施の形態においても、第１の読み出しサイクルで、特定セル、即ち、選択されたメモリセルから読み出されたデータと、第２の読み出しサイクルで、その特定セルから読み出されたデータとが同じ場合には、図８の転送トランジスタＮ１をカットオフ状態のままとすることにより、「信号差がないことを判断するためのガードバンドの設定」を完全に排除できる。
【０１３６】
従って、自己リファレンスセンス方式において、センスアンプにおける“０”／“１”判定のマージンを、例えば、磁気抵抗効果素子のＭＲ比に影響されず、十分に大きく設定でき、読み出し動作における高信頼性と高速性を兼ね備えた半導体メモリを提供できる。
【０１３７】
尚、センスアンプＳＡとしては、図７に示すものを用いることができるが、これに限られることはない。
【０１３８】
(3)   第３実施の形態  
第３実施の形態も、第１実施の形態の変形例である。その特徴は、第１の読み出しでカットオフ状態となり、第２の読み出しで、第１及び第２の読み出しの読み出しデータが異なる場合にオン状態となる転送トランジスタにある。
【０１３９】
即ち、第１実施の形態では、転送トランジスタをＮチャネルＭＯＳトランジスタとし、自己リファレンスセンス方式の書き込みステップで“０”書き込みを行った。これに対し、第３実施の形態では、転送トランジスタをＰチャネルＭＯＳトランジスタとし、自己リファレンスセンス方式の書き込みステップで“１”書き込みを行う。
【０１４０】
第３の実施の形態では、転送トランジスタをＰチャネルＭＯＳトランジスタとしたことにより、ＶＢＩＡＳジェネレータの構成や読み出し回路の動作が第１実施の形態と異なる。そこで、ここでは、ＶＢＩＡＳジェネレータを含めた読み出し回路とその動作について説明する。
【０１４１】
A.  読み出し回路  
図１１は、本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの読み出し回路を示している。
【０１４２】
メモリセルアレイ１１は、アレイ状に配置された複数のメモリセルＭＣから構成される。メモリセルＭＣは、半導体基板上に２次元（平面）的に配置されていてもよいし、３次元（立体）的に配置されていてもよい。メモリセルＭＣは、ＭＴＪ素子（磁気抵抗効果素子）ＭＴＪを含んでいる。
【０１４３】
本例では、メモリセルＭＣを、１つのトランジスタと１つのＭＴＪ素子ＭＴＪから構成される 1TR-1MTJ タイプとしているが、これに限られることはない。
【０１４４】
読み出しワード線ＲＷＬｉは、メモリセルＭＣの読み出し選択トランジスタのゲートに接続され、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）は、メモリセルＭＣのＭＴＪ素子ＭＴＪの一端に接続される。
【０１４５】
例えば、読み出し時に、読み出しワード線ＲＷＬｉが活性化され、“Ｈ”になると、この読み出しワード線ＲＷＬｉに接続される１ロウ内の全てのメモリセルＭＣのデータがビット線ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）に読み出される。
【０１４６】
また、カラム選択線ＣＳＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）のうちの１本が選択的に活性化されると、読み出しの対象となる選択されたメモリセル（特定セル）ＭＣのデータのみが読み出しデータバスＲＤＢに転送される。
【０１４７】
尚、ゲートにクランプ信号ＶＣＬＭＰが入力されるＮチャネルＭＯＳトランジスタは、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）を一定電圧にクランプするためのクランプ回路である。
【０１４８】
このクランプ回路は、読み出し時に、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）を一定電圧にすることで、ＭＴＪ素子ＭＴＪのＭＲ比がそれに印加されるバイアス電圧に依存して変化する、というバイアス依存性の影響を小さくし、読み出しマージンのメモリセル間のバラツキを抑える。
【０１４９】
読み出しデータバスＲＤＢの一端には、定電流回路が接続される。定電流回路は、定電流Ｉを生成する定電流源ＣＳ１と、この定電流Ｉを読み出しデータバスＲＤＢにコピーして流すカレントミラー回路とから構成される。カレントミラー回路は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２から構成される。
【０１５０】
読み出し時には、定電流回路から選択されたメモリセルＭＣに向かって、読み出し電流としての定電流Ｉが流れる。この時、選択されたメモリセルＭＣに記憶されたデータ、即ち、選択されたメモリセルＭＣのＭＴＪ素子ＭＴＪの磁気抵抗値に応じた読み出し電位（信号量）ＶＲが読み出しデータバスＲＤＢに読み出される。
【０１５１】
本例では、読み出しデータバスＲＤＢは、複数のビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）で共有される。容量Ｃｒは、読み出しデータバスＲＤＢに発生する寄生容量、例えば、配線容量や、ゲートにカラム選択線ＣＳＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）が接続されるカラムスイッチの拡散容量などを表している。
【０１５２】
読み出しデータバスＲＤＢの他端には、センス回路が接続される。本例の特徴点は、読み出しデータバスＲＤＢとセンスアンプＳＡとの間に転送トランジスタＰ５が接続されていることにある。
【０１５３】
本例では、転送トランジスタＰ５は、ＰチャネルＭＯＳトランジスタから構成され、そのゲートは、ＶＢＩＡＳジェネレータ１２に接続される。
【０１５４】
ＶＢＩＡＳジェネレータ１２は、第１の読み出しにおいて、読み出しデータバスＲＤＢに読み出される読み出し電位ＶＲに基づき、転送トランジスタＰ５のゲートを、ＶＢＩＡＳ（＝ＶＲ−Ｖｔｈ）に設定し、転送トランジスタＰ５をカットオフ状態にする機能を有する。ここで、Ｖｔｈは、転送トランジスタＰ５の閾値電圧である。
【０１５５】
転送トランジスタＰ５のソースは、読み出しデータバスＲＤＢに接続され、ドレインは、センスアンプＳＡの読み出しデータの入力ノードＳＡＩＮに接続される。さらに、入力ノードＳＡＩＮには、スタンバイ時に、入力ノードＳＡＩＮをプリチャージ電位ＶＰＲ（例えば、接地電位ＶＳＳ）にプリチャージするためのプリチャージ回路としてのＮチャネルＭＯＳトランジスタＮ５が接続される。
【０１５６】
ＮチャネルＭＯＳトランジスタＮ５のゲートには、プリチャージ信号ＰＲＣＨが入力される。プリチャージ信号ＰＲＣＨが“Ｈ”のとき、ＮチャネルＭＯＳトランジスタＮ５がオンとなり、入力ノードＳＡＩＮがプリチャージ電位ＶＰＲにプリチャージされる。
【０１５７】
図１２は、図１１の読み出し回路のＶＢＩＡＳジェネレータ１２の回路例を示している。
【０１５８】
本例のＶＢＩＡＳジェネレータ１２は、選択されたメモリセルから読み出しデータバスに読み出される読み出し電位ＶＲに基づき、図１１の転送トランジスタＰ５をカットオフ状態にするためのバイアス電位ＶＢＩＡＳを生成する機能を備える。
【０１５９】
このＶＢＩＡＳジェネレータ１２は、第１の読み出し時に、同一データを記憶するメモリセルのセル抵抗値にバラツキが生じ、その結果、同一データを記憶するメモリセルに対して読み出しデータバスＲＤＢに読み出される読み出し電位ＶＲに違いが生じても、必ず、転送トランジスタをカットオフ状態にする。
【０１６０】
その動作は、以下のようになる。  
まず、第１の読み出しを行う際には、ＶＢＩＡＳジェネレータ１２の活性化信号であるイネーブル信号ＥＮの反転信号ｂＥＮを“Ｌ”に設定する。この時、ＶＢＩＡＳジェネレータ１２は、電源電位ＶＣＣにより動作状態となる。
【０１６１】
第１の読み出しが行われ、読み出しデータバスＲＤＢが読み出し電位ＶＲになると、オペアンプＯＰのプラス側入力ノードには、レファレンス電位として、読み出し電位ＶＲからＰチャネルＭＯＳトランジスタＰ６の閾値電圧Ｖｔｈを差し引いた値（ＶＲ−Ｖｔｈ）が入力される。
【０１６２】
ここで、ＶＲは、選択されたメモリセルのデータが“０”のときは、Ｒｐ×Ｉとなり、“１”のときは、Ｒｐ（１＋ＭＲ）×Ｉとなる。但し、Ｒｐは、“０”を記憶するメモリセルのセル抵抗値、Ｒｐ（１＋ＭＲ）は、“１”を記憶するメモリセルのセル抵抗値、Ｉは、読み出し電流、ＭＲは、選択されたメモリセルのＭＲ比である。
【０１６３】
オペアンプＯＰは、マイナス側入力ノード、即ち、図１１の転送トランジスタＰ５のゲートに与えるバイアス電位ＶＢＩＡＳがＶＲ−Ｖｔｈと等しくなるように、ＰチャネルＭＯＳトランジスタＰ４のゲート電位を制御する。これにより、ＶＢＩＡＳ＝ＶＲ−Ｖｔｈなる関係が得られる。
【０１６４】
この関係は、図１１の転送トランジスタＰ５の閾値電圧ＶｔｈとＶＢＩＡＳジェネレータ１２内のＰチャネルＭＯＳトランジスタＰ６の閾値電圧Ｖｔｈとを等しく設定することにより得られるもので、これにより、図１１の転送トランジスタＰ５は、第１の読み出し時に自動的にカットオフ状態になる。
【０１６５】
尚、出力ノードに接続される容量ＣＬは、ＶＢＩＡＳジェネレータ１２を非動作状態にした後、図１１の転送トランジスタＰ５のゲートに与えるバイアス電位ＶＢＩＡＳ（＝ＶＲ−Ｖｔｈ）を維持し、図１１の転送トランジスタＰ５のカットオフ状態を第２の読み出しまで継続するための素子である。
【０１６６】
B.  読み出し回路の動作  
次に、本発明の例に関わる読み出し回路の動作について説明する。
【０１６７】
図１３及び図１４は、図１１及び図１２の読み出し回路の動作タイミングを示す波形図である。
【０１６８】
メモリ外部よりアドレス信号ＡＤＤＲが入力され、メモリ自身がアクティブ状態になると、第１の読み出し(1st Read)サイクルが開始される。
【０１６９】
具体的には、まず、プリチャージ信号ＰＲＣＨが“Ｌ”になり、センスアンプの読み出しデータの入力ノードＳＡＩＮのプリチャージが解除される。この時、入力ノードＳＡＩＮは、接地電位ＶＳＳとなる。また、入力ノードＳＡＩＮは、接地電位ＶＳＳのまま、フローティング状態となる。
【０１７０】
これに続いて、アドレス信号ＡＤＤＲに基づき、読み出し対象となるメモリセルを選択する。読み出しワード線ＲＷＬｉを、“Ｈ”にして活性化すると共に、カラム選択線ＣＳＬｊを“Ｈ”にして活性化する。この時、読み出し対象となる選択されたメモリセルに、定電流回路から読み出し電流としての定電流Ｉが供給されるため、読み出しデータバスＲＤＢには、選択されたメモリセルから読み出し電位ＶＲが読み出される。
【０１７１】
従って、読み出しデータバスＲＤＢは、例えば、電源電位ＶＣＣから、選択されたメモリセルに記憶されたデータに応じた読み出し電位ＶＲまで低下する。
【０１７２】
例えば、図１３の例では、選択されたメモリセルに記憶されたデータが“０”の場合であるため、読み出しデータバスＲＤＢは、ＶＲ“０”（＝Ｒｐ×Ｉ）となり、図１４の例では、選択されたメモリセルに記憶されたデータが“１”の場合であるため、読み出しデータバスＲＤＢは、ＶＲ“１”（＝Ｒｐ（１＋ＭＲ）×Ｉ）となる。
【０１７３】
この後、イネーブル信号ＥＮの反転信号ｂＥＮが“Ｌ”になると、ＶＢＩＡＳジェネレータは、動作状態となり、バイアス電位ＶＢＩＡＳを出力する。
【０１７４】
ここで、選択されたメモリセルに記憶されたデータが“０”の場合には、読み出しデータバスＲＤＢがＶＲ“０”（＝Ｒｐ×Ｉ）であるから、バイアス電位ＶＢＩＡＳは、ＶＲ“０”−Ｖｔｈとなり、図１１の転送トランジスタＰ５は、カットオフ状態となる。
【０１７５】
また、選択されたメモリセルに記憶されたデータが“１”の場合には、読み出しデータバスＲＤＢがＶＲ“１”（＝Ｒｐ（１＋ＭＲ）×Ｉ）であるから、バイアス電位ＶＢＩＡＳは、ＶＲ“１”−Ｖｔｈとなり、図１１の転送トランジスタＰ５は、カットオフ状態となる。
【０１７６】
この後、イネーブル信号ＥＮの反転信号ｂＥＮが“Ｈ”になり、ＶＢＩＡＳジェネレータが非動作状態になると、ＶＢＩＡＳジェネレータの出力ノードは、高インピーダンス状態となる。その結果、図１２の容量ＣＬにより、図１１の転送トランジスタＰ５のゲートは、バイアス電位ＶＢＩＡＳに維持され、図１１の転送トランジスタＰ５のカットオフ状態が継続される。
【０１７７】
また、読み出しワード線ＲＷＬｉを“Ｌ”にして非活性化すると、選択されたメモリセルに流れていた読み出し電流Ｉが遮断されると共に、読み出しデータバスＲＤＢは、再び、電源電位ＶＣＣに上昇する。
【０１７８】
以上により、第１の読み出しサイクルが完了する。
【０１７９】
これに引き続き、書き込みサイクルが実行される。本例では、図１１の転送トランジスタＰ５にＰチャネルＭＯＳトランジスタを使用しているため、読み出し対象となる選択されたメモリセルには“１”を書き込む(“1” Write)。
【０１８０】
次に、自己リファレンスセンス方式の特徴である第２の読み出し(2nd Read)サイクルへ移行する。
【０１８１】
第２の読み出しサイクルでは、第１の読み出しサイクルと同様に、まず、読み出しワード線ＲＷＬｉを“Ｈ”にして活性化する。カラム選択線ＣＳＬｊは、第１の読み出しサイクルで“Ｈ”になってからずっと“Ｈ”を維持し続けているため、定電流回路から読み出し電流としての定電流Ｉが選択されたメモリセルに供給される。その結果、読み出しデータバスＲＤＢには、選択されたメモリセルから読み出し電位ＶＲが読み出される。
【０１８２】
ここで、本例の自己リファレンスセンス方式では、第一に、第１の読み出しとは異なり、イネーブル信号ＥＮの反転信号ｂＥＮを“Ｌ”にすることなく、常に“Ｈ”のままとし、ＶＢＩＡＳジェネレータを非動作状態のままにする。第二に、選択されたメモリセルには、第１の読み出しで使用した読み出し電流と同じ読み出し電流Ｉを供給する。
【０１８３】
その結果、読み出しデータバスＲＤＢは、電源電位ＶＣＣから、選択されたメモリセルに記憶されたデータに応じた読み出し電位ＶＲまで低下する。
【０１８４】
第２の読み出しステップでは、選択されたメモリセルに記憶されたデータは、書き込みステップにより“１”となっているため、読み出しデータバスＲＤＢは、ＶＲ“１”（＝Ｒｐ（１＋ＭＲ）×Ｉ）となる。
【０１８５】
第１の読み出しステップで読み出されたデータが“０”の場合、第２の読み出しステップ前には、図１１の転送トランジスタＰ５のゲートとソースとの間の電圧は、Ｖｔｈ（＝ＶＲ“０”−ＶＢＩＡＳ）となっている。このため、読み出しデータバスＲＤＢがＶＲ“１”になると、図１１の転送トランジスタＰ５のゲートとソースとの間の電圧は、ＶＲ“１”−ＶＢＩＡＳとなり、Ｖｔｈ（＝ＶＲ“０”−ＶＢＩＡＳ）よりも大きくなる。
【０１８６】
その結果、図１１の転送トランジスタＰ５は、カットオフ状態からオン状態に変化し、図１３に示すように、センスアンプＳＡの読み出しデータの入力ノードＳＡＩＮは、プリチャージ電位ＶＰＲ（例えば、接地電位ＶＳＳ）＝“Ｌ”から、最大で、ＶＲ“１”−ＶＢＩＡＳ＝“Ｈ”まで上昇する。従って、センスアンプＳＡの出力信号ＶＯＵＴは、“Ｌ”になる。
【０１８７】
これに対し、第１の読み出しステップで読み出されたデータが“１”の場合、第２の読み出しステップ前には、図１１の転送トランジスタＰ５のゲートとソースとの間の電圧は、Ｖｔｈ（＝ＶＲ“１”−ＶＢＩＡＳ）となっている。このため、読み出しデータバスＲＤＢがＶＲ“１”になっても、図１１の転送トランジスタＰ５のゲートとソースとの間の電圧は、ＶＲ“１”−ＶＢＩＡＳのままであり、図１１の転送トランジスタＰ５は、カットオフ状態を維持し続ける。
【０１８８】
その結果、図１４に示すように、センスアンプＳＡの読み出しデータの入力ノードＳＡＩＮは、プリチャージ電位ＶＰＲ（例えば、接地電位ＶＳＳ）＝“Ｌ”を保持する。従って、センスアンプＳＡの出力信号ＶＯＵＴは、“Ｈ”になる。
【０１８９】
尚、センスアンプＳＡの読み出しデータの入力ノードＳＡＩＮに接続される容量Ｃａは、プリチャージ電位ＶＰＲを保持するための素子である。
【０１９０】
容量Ｃａは、読み出しデータバスＲＤＢに接続される容量Ｃｒに比べて十分に小さいため、第１の読み出しステップで読み出されたデータが“０”のときの入力ノードＳＡＩＮの充電は、高速に行われる。
【０１９１】
C.  まとめ  
以上のように、第３実施の形態によれば、第１の読み出しサイクルで、特定セル、即ち、選択されたメモリセルから読み出されたデータと、第２の読み出しサイクルで、その特定セルから読み出されたデータとが同じ場合には、図１１の転送トランジスタＰ５をカットオフ状態のままとすることにより、「信号差がないことを判断するためのガードバンドの設定」を完全に排除できる。
【０１９２】
従って、自己リファレンスセンス方式において、センスアンプにおける“０”／“１”判定のマージンを、例えば、磁気抵抗効果素子のＭＲ比に影響されず、十分に大きく設定でき、読み出し動作における高信頼性と高速性を兼ね備えた半導体メモリを提供できる。
【０１９３】
ところで、本例によれば、ガードバンドの設定を排除できるため、センスアンプＳＡは、その入力ノードＳＡＩＮが、プリチャージ電位ＶＰＲであるか、又は、“１”を記憶する特定セルから読み出される読み出し電位（信号量）ＶＲ“１”であるか、を判定すればよい。つまり、センスアンプＳＡの回路閾値は、例えば、“０”／“１”判定のマージンが等しくなるように、（ＶＲ“１”−ＶＰＲ）／２に設定される。
【０１９４】
図１５は、センスアンプの回路例を示している。  
センスアンプＳＡの入力ノードＳＡＩＮは、スタンバイ状態でプリチャージ電位ＶＰＲ（例えば、接地電位ＶＳＳ）にプリチャージされ、第２の読み出しステップで、読み出し対象となる選択されたメモリセルのデータが“０”の場合のみに、読み出し電位ＶＲ“１”（例えば、接地電位ＶＳＳ＜ＶＲ“１”（中間電位）＜電源電位ＶＣＣ）に上昇する。
【０１９５】
従って、センスアンプＳＡとしては、例えば、論理閾値が電源電位ＶＣＣの半分よりも接地電位ＶＳＳ側にある第１のインバータＩＮＶ３と、論理閾値が電源電位ＶＣＣの半分付近にある第２のインバータＩＮＶ４とからなる直列インバータ回路から構成することができる。
【０１９６】
各インバータＩＮＶ３，ＩＮＶ４の論理閾値の調整は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのサイズ（駆動力）の調整により行うことができる。
【０１９７】
例えば、第１のインバータＩＮＶ３に適した論理閾値を得るには、ＮチャネルＭＯＳトランジスタのゲート幅Ｗｎ１を、ＰチャネルＭＯＳトランジスタのゲート幅Ｗｐ１よりも２倍以上大きくする。また、第２のインバータＩＮＶ４に適した論理閾値を得るには、ＮチャネルＭＯＳトランジスタのゲート幅Ｗｎ２を、ＰチャネルＭＯＳトランジスタのゲート幅Ｗｐ２の半分程度にする。
【０１９８】
尚、ここで述べたセンスアンプＳＡは、一例であり、オペアンプなど、他の種類のセンスアンプを用いることもできる。
【０１９９】
(4)   第４実施の形態  
第４の実施の形態は、第３実施の形態の変形例であり、その特徴は、読み出し時に読み出し電流Ｉを生成するための定電流回路にある。
【０２００】
第３実施の形態では、第１及び第２の読み出しステップで、定電流回路からメモリセルに向けて読み出し電流Ｉを流すタイプの磁気ランダムアクセスメモリを提案した。これに対し、第４実施の形態では、第１及び第２の読み出しステップで、メモリセルから定電流回路に向けて読み出し電流Ｉを流すタイプの磁気ランダムアクセスメモリを提案する。
【０２０１】
A.  読み出し回路  
図１６は、本発明の第４実施の形態に関わる磁気ランダムアクセスメモリの読み出し回路を示している。
【０２０２】
メモリセルアレイ１１は、アレイ状に配置された複数のメモリセルＭＣから構成される。メモリセルＭＣは、第３実施の形態と同様に、1TR-1MTJ タイプであるが、第３実施の形態とは読み出し電流Ｉの向きを逆にしたため、メモリセルＭＣの一端には、接地電位ＶＳＳではなく、電源電位ＶＣＣが印加される。
【０２０３】
読み出しワード線ＲＷＬｉは、メモリセルＭＣの読み出し選択トランジスタのゲートに接続され、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）は、メモリセルＭＣのＭＴＪ素子ＭＴＪの一端に接続される。
【０２０４】
例えば、読み出し時に、読み出しワード線ＲＷＬｉが活性化され、“Ｈ”になると、この読み出しワード線ＲＷＬｉに接続される１ロウ内の全てのメモリセルＭＣのデータがビット線ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）に読み出される。
【０２０５】
また、カラム選択線ＣＳＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）のうちの１本が選択的に活性化されると、読み出しの対象となる選択されたメモリセル（特定セル）ＭＣのデータのみが読み出しデータバスＲＤＢに転送される。
【０２０６】
尚、ゲートにクランプ信号ＶＣＬＭＰが入力されるＮチャネルＭＯＳトランジスタは、ビット線ＢＬｊ（ｊ＝０，１，２，・・・ｎ−１，ｎ）を一定電圧にクランプするためのクランプ回路である。
【０２０７】
読み出しデータバスＲＤＢの一端には、定電流回路が接続される。定電流回路は、定電流Ｉを生成する定電流源ＣＳ２と、この定電流Ｉを読み出しデータバスＲＤＢにコピーして流すカレントミラー回路とから構成される。カレントミラー回路は、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４から構成される。
【０２０８】
読み出し時には、選択されたメモリセルＭＣから定電流回路に向かって、読み出し電流としての定電流Ｉが流れる。この時、選択されたメモリセルＭＣに記憶されたデータ、即ち、選択されたメモリセルＭＣのＭＴＪ素子ＭＴＪの磁気抵抗値に応じた読み出し電位（信号量）ＶＲが読み出しデータバスＲＤＢに読み出される。
【０２０９】
読み出しデータバスＲＤＢの他端には、センス回路が接続される。第３実施の形態と同様に、本例の特徴点である転送トランジスタＰ５は、読み出しデータバスＲＤＢとセンスアンプＳＡとの間に接続される。転送トランジスタＰ５は、ＰチャネルＭＯＳトランジスタから構成され、そのゲートは、ＶＢＩＡＳジェネレータ１２に接続される。
【０２１０】
ＶＢＩＡＳジェネレータ１２は、第１の読み出しにおいて、読み出しデータバスＲＤＢに読み出される読み出し電位ＶＲに基づき、転送トランジスタＰ５のゲートを、ＶＢＩＡＳ（＝ＶＲ−Ｖｔｈ）に設定し、転送トランジスタＰ５をカットオフ状態にする機能を有する。ここで、Ｖｔｈは、転送トランジスタＰ５の閾値電圧である。
【０２１１】
ＮチャネルＭＯＳトランジスタＮ５のゲートには、プリチャージ信号ＰＲＣＨが入力される。プリチャージ信号ＰＲＣＨが“Ｈ”のとき、ＮチャネルＭＯＳトランジスタＮ５がオンとなり、入力ノードＳＡＩＮがプリチャージ電位ＶＰＲにプリチャージされる。
【０２１２】
尚、ＶＢＩＡＳジェネレータ１２としては、第３の実施の形態と同様に、図１２に示す回路を使用できる。
【０２１３】
B.  読み出し回路の動作  
次に、第４実施の形態に関わる読み出し回路の動作について説明する。
【０２１４】
図１７及び図１８は、図１６の読み出し回路の動作タイミングを示す波形図である。但し、ＶＢＩＡＳジェネレータとしては、図１２に示す回路を用いる。
【０２１５】
第４の実施の形態における読み出し回路の動作については、スタンバイ(Stand-by)時及び書き込み(“0”Write)時のＲＤＢが接地電位ＶＳＳとなる点を除いて、第３実施の形態と同じとなるため、ここでは、第４の実施の形態に関わる読み出し回路の動作の説明を省略する。
【０２１６】
C.  まとめ  
第４実施の形態においても、第１の読み出しサイクルで、特定セル、即ち、選択されたメモリセルから読み出されたデータと、第２の読み出しサイクルで、その特定セルから読み出されたデータとが同じ場合には、図１６の転送トランジスタＰ５をカットオフ状態のままとすることにより、「信号差がないことを判断するためのガードバンドの設定」を完全に排除できる。
【０２１７】
従って、自己リファレンスセンス方式において、センスアンプにおける“０”／“１”判定のマージンを、例えば、磁気抵抗効果素子のＭＲ比に影響されず、十分に大きく設定でき、読み出し動作における高信頼性と高速性を兼ね備えた半導体メモリを提供できる。
【０２１８】
尚、センスアンプＳＡとしては、図１５に示すものを用いることができるが、これに限られることはない。
【０２１９】
(5)   第５実施の形態  
本発明の例に関わる読み出し回路を採用することにより、新たな自己リファレンスセンス方式のシーケンスによる読み出しが可能となる。
【０２２０】
新たなシーケンスの概要は、通常の自己リファレンスセンス方式で採用される第１及び第２の読み出しステップの間に行う書き込みステップを省略し、代わりに、メモリセルに一軸方向の磁場を与えながら第２の読み出しを行い、第１及び第２の読み出しにおけるメモリセルの抵抗値の変化量を検出し、特定セルのデータを判定する、というものである。
【０２２１】
図１９は、本発明の例に関わる自己リファレンスセンス方式のシーケンスを示すフローチャートである。
【０２２２】
まず、第１の読み出しにより、本発明の例に関わる転送トランジスタのゲートに与えるバイアス電位ＶＢＩＡＳを設定する（ステップＳＴ１）。
【０２２３】
これにより、転送トランジスタはカットオフ状態となる。  
尚、第１の読み出しステップの内容については、第１乃至第４実施の形態で説明した通りである。
【０２２４】
次に、バイアス電位ＶＢＩＡＳを保持したまま第２の読み出しを行い、メモリセルの抵抗値の変化量を検出する（ステップＳＴ２）。
【０２２５】
ここで、第２の読み出しステップの内容は、第１乃至第４実施の形態とは異なり、以下のようになる。
【０２２６】
読み出し対象となる選択されたメモリセルには、書き込み（磁化反転）は起こらないが、磁化パターンの変化によるセル抵抗値の変化が生じる程度の磁場を与えている状態で、読み出し電流Ｉを流し、その選択されたメモリセルの抵抗値の変化量を検出する。
【０２２７】
このような磁場は、例えば、二軸書き込み方式（トグル書き込み方式を含む）や、三軸書き込み方式などの複数軸方向の磁場を用いた書き込み方式を採用する場合には、特定の一軸方向の磁場とする。
【０２２８】
例えば、第１乃至第４実施の形態で対象とした 1TR-1MTJ タイプのメモリセルの場合、メモリセルＭＣから離れた書き込みワード線ＷＷＬｉにのみ書き込み電流を流し、ｘ軸方向の磁場Ｈｘのみを発生させた状態で、読み出し電流Ｉを流し、選択されたメモリセルの抵抗値の変化量を検出する（図３、図８、図１１及び図１６参照）。
【０２２９】
第１及び第２の読み出しにより検出されたメモリセルの抵抗値に関し、両者に変化量がない場合には、読み出し対象となる選択されたメモリセルのデータと書き込みデータとが同じであると判断できる。また、この時、転送トランジスタは、カットオフ状態を維持し続ける。
【０２３０】
従って、第１及び第２の読み出しにより検出されたメモリセルの抵抗値に変化量がなく、センスアンプの入力ノードＳＡＩＮの電位が降下／上昇しない場合には、メモリセルのデータは、書き込みデータと同じ値、例えば、第１及び第２実施の形態では“０”、第３及び第４実施の形態では“１”と判定される（ステップＳＴ３）。
【０２３１】
また、第１及び第２の読み出しにより検出されたメモリセルの抵抗値に関し、両者に変化量がある場合には、読み出し対象となる選択されたメモリセルのデータと書き込みデータとが異なると判断できる。また、この時、転送トランジスタは、カットオフ状態からオン状態に変化する。
【０２３２】
従って、第１及び第２の読み出しにより検出されたメモリセルの抵抗値に変化量があり、センスアンプの入力ノードＳＡＩＮの電位が降下／上昇する場合には、メモリセルのデータは、書き込みデータと異なる値、例えば、第１及び第２実施の形態では“１”、第３及び第４実施の形態では“０”と判定される（ステップＳＴ３）。
【０２３３】
このような新たな自己リファレンスセンス方式のシーケンスによれば、通常の４ステップ（第１の読み出し→書き込み→第２の読み出し→再書き込み）から２ステップ（第１の読み出し→磁場を印加しつつ第２の読み出し）にステップ数を削減できるため、読み出し動作における高速性に優れた磁気ランダムアクセスメモリとできる。
【０２３４】
尚、特定の一軸方向の磁場による抵抗値の変化は、ＭＴＪ素子のフリー層とピン層の磁化の向きとが平行状態（例えば“０”）にある場合には、抵抗増加となり、反平行状態（例えば、“１”）にある場合には、抵抗減少となる。
【０２３５】
本発明の例に関わる自己リファレンスセンス方式のシーケンスは、トグル書き込み方式を採用した磁気ランダムアクセスメモリ（非特許文献２参照）にも適用可能である。
【０２３６】
４．  その他  
以上、本発明の例によれば、第１及び第２の読み出しにより得られるデータが等しいことを検知するためのカードバンドの設定を排除でき、自己リファレンスセンス方式の読み出しマージンを従来よりも大きくすることが可能になる。従って、読み出し動作における高信頼性と高速性を兼ね備えた半導体メモリを提供できる。また、本発明の例によれば、書き込みサイクルを省いた新しい自己リファレンスセンス方式のシーケンスを実現できるため、再書き込みサイクルが不要となり、高速性をさらに向上させた半導体メモリを提供できる。
【０２３７】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２３８】
【図１】自己リファレンスセンス方式に従う読み出し回路の例を示す回路図。
【図２】図１のオペアンプの“０”／“１”判定のマージンを示す図。
【図３】第１実施の形態に関わる読み出し回路を示す回路図。
【図４】ＶＢＩＡＳジェネレータ１２の例を示す回路図。
【図５】図３の読み出し回路の動作タイミングを示す波形図。
【図６】図３の読み出し回路の動作タイミングを示す波形図。
【図７】センスアンプＳＡの例を示す回路図。
【図８】第２実施の形態に関わる読み出し回路を示す回路図。
【図９】図８の読み出し回路の動作タイミングを示す波形図。
【図１０】図８の読み出し回路の動作タイミングを示す波形図。
【図１１】第３実施の形態に関わる読み出し回路を示す回路図。
【図１２】ＶＢＩＡＳジェネレータ１２の例を示す回路図。
【図１３】図１１の読み出し回路の動作タイミングを示す波形図。
【図１４】図１１の読み出し回路の動作タイミングを示す波形図。
【図１５】センスアンプＳＡの例を示す回路図。
【図１６】第４実施の形態に関わる読み出し回路を示す回路図。
【図１７】図１６の読み出し回路の動作タイミングを示す波形図。
【図１８】図１６の読み出し回路の動作タイミングを示す波形図。
【図１９】本発明の例に関わる自己リファレンスセンス方式のシーケンスを示す図。
【符号の説明】
【０２３９】
１１：  メモリセルアレイ、  １２：  ＶＢＩＡＳジェネレータ、  Ｐ１〜Ｐ６：  ＰチャネルＭＯＳトランジスタ、  Ｎ１〜Ｎ５：  ＮチャネルＭＯＳトランジスタ、  ＣＳ１，ＣＳ２：  定電流源、  ＳＡ：  センスアンプ、  ＩＮＶ１〜ＩＮＶ４：  インバータ、  Ｃａ，Ｃｒ，ＣＬ：  容量、  ＲＷＬｉ：  読み出しワード線、  ＷＷＬｉ：  書き込みワード線、  ＢＬｊ：  ビット線。
【図１】
2006127672.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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