(57)【要約】    【課題】  データが半導体装置に入力される間、消費電力を大幅に低減することができるオンダイターミネーション回路を備えた半導体メモリ装置を提供すること。    【解決手段】  データ入出力パッドＤＱと、データ入出力パッドＤＱを介して伝送されるデータをバッファリングして伝送するデータ入力バッファ６０と、メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドＤＱ ＯＤＴと、オンダイターミネーションパッドＤＱ ＯＤＴとデータ入出力パッドＤＱとの間に設けられたオンダイターミネーション抵抗ＲＴＴ３と、データ入力バッファ６０にデータが入力される間、オンダイターミネーション抵抗ＲＴＴ３と、オンダイターミネーションパッドＤＱ ＯＤＴとを接続するスイッチとを備える。【選択図】  図５
2006129423.tif 000002
【特許請求の範囲】
【請求項１】
データ入出力パッドと、
該データ入出力パッドを介して伝送されるデータをバッファリングして伝送するデータ入力バッファと、
メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドと、
該オンダイターミネーションパッドと前記データ入出力パッドとの間に設けられたオンダイターミネーション抵抗と、
前記データ入力バッファにデータが入力される間、前記オンダイターミネーション抵抗と、前記オンダイターミネーションパッドとを接続するスイッチとを備えることを特徴とする半導体メモリ装置。
【請求項２】
前記オンダイターミネーション抵抗が、抵抗値の制御が可能な可変抵抗器で構成されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データ入出力パッドを介して、データを外部に伝送するデータ出力バッファを、さらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
データ入出力パッドと、
該データ入出力パッドから伝送されるデータをバッファリングして伝送するデータ入力バッファと、
オンダイターミネーション電圧を出力するオンダイターミネーション電圧発生部と、
一端側が前記データ入出力パッドに接続されたオンダイターミネーション抵抗と、
前記データ入力バッファにデータが入力される間、前記オンダイターミネーション電圧発生部と、前記オンダイターミネーション抵抗とを接続するスイッチとを備えることを特徴とする半導体メモリ装置。
【請求項５】
前記オンダイターミネーション抵抗が、抵抗値の制御が可能な可変抵抗器で構成されていることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記データ入出力パッドを介して、データを外部に伝送するデータ出力バッファを、さらに備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
データ入出力パッドと、
該データ入出力パッドから伝送されるデータをバッファリングして伝送するデータ入力バッファと、
メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドと、
該オンダイターミネーションパッドと前記データ入出力パッドとの間に設けられたオンダイターミネーション抵抗と、
前記データ入力バッファにデータが入力される間、前記オンダイターミネーション抵抗と、前記オンダイターミネーションパッドとを接続するスイッチと、
前記スイッチを介して、前記オンダイターミネーション抵抗に接続された、オンダイターミネーション電圧を生成するオンダイターミネーション電圧発生部とを備えることを特徴とする半導体メモリ装置。
【請求項８】
前記オンダイターミネーション抵抗が、抵抗値の制御が可能な可変抵抗器で構成されていることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記データ入出力パッドを介して、データを外部に伝送するデータ出力バッファを、さらに備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
データ信号を受信し、伝送する第１データ入出力パッドと、
反転された前記データ信号を受信して、伝送する第２データ入出パッドと、
オンダイターミネーション電圧を出力するオンダイターミネーション電圧発生部と、
一端側が前記第１データ入出力パッドに接続された第１オンダイターミネーション抵抗と、
一端側が前記第２データ入出力パッドに接続された第２オンダイターミネーション抵抗と、
前記第１データ入力バッファにデータが入力される間、前記オンダイターミネーション電圧発生部と、前記第１オンダイターミネーション抵抗とを接続する第１スイッチと、
前記第２データ入力バッファにデータが入力される間、前記オンダイターミネーション電圧発生部と、前記第２オンダイターミネーション抵抗とを接続する第２スイッチと、
前記第１データ入出力パッド及び前記第２データ入出力パッドから伝送されるデータ信号とその反転された信号とを比較して、メモリコアに伝送するデータ比較部とを備えることを特徴とする半導体メモリ装置。
【請求項１１】
前記第１及び第２オンダイターミネーション抵抗が、抵抗値の制御が可能な可変抵抗器で構成されていることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第１データ入出力パッドを介して、外部にデータ信号を伝送する第１データ出力バッファと、
前記第２データ入出力パッドを介して、外部に反転された前記データ信号を伝送する第２データ出力バッファとを、さらに備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置、特にオンダイターミネーション(On Die Termination)回路を備えた半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、主にマイクロプロセッサのメインメモリとして使われている。また、マイクロプロセッサと半導体メモリ装置との間のデータ交換を中継するために、チップセットと呼ばれる回路ブロックが用いられている。
【０００３】
半導体メモリ装置にデータが伝送される際、チップセットの出力バッファから出力されたデータ信号が、半導体メモリ装置の入力バッファに入力される。この時発生するのが、信号反射現象である。信号反射現象とは、メモリ装置に設けられた入力バッファの入力端における入力インピーダンスと、データ伝送ラインのインピーダンスとの間で、インピーダンスのミスマッチングが生じ、メモリ装置の入力バッファに入力されたデータ信号のうちの一定部分が、データ伝送ラインに反射される現象のことである。
【０００４】
チップセットからデータ信号が連続して出力される場合、出力速度がそれほど速くなければ、上記の信号反射現象は大きな問題とはならない。しかし、出力されるデータ信号の速度が一定の速度以上になると、信号反射現象の影響によって、メモリ装置がデータを安定して受信することができなくなる。
【０００５】
すなわち、チップセットにおいて、前に出力されたデータ信号の反射信号と、その次に出力されたデータ信号との間に干渉現象が発生し、データが正しくメモリ装置に入力されないという事態が発生する。この現象を防止するために、メモリ装置の入力端にターミネーション回路を設け、メモリ装置のデータ入力端のインピーダンスと、データが伝送されるラインのインピーダンスとのマッチングが図られている。
【０００６】
ターミネーション回路は、通常インピーダンスマッチング用のターミネーション抵抗とスイッチとで構成されており、データが入力される間、データ入力端に、インピーダンスマッチング用のターミネーション抵抗を接続させることにより、インピーダンスのマッチングがとられるようになっている。
【０００７】
図１は、チップッセットとメモリ装置との間に設けられたターミネーション回路を示すブロック図である。図１に示したように、メモリ装置２０の入力バッファ２１の入力端側に、ターミネーション回路３０が設けられている。チップセット１０の出力バッファ１１から出力されたデータ信号Ｄａが、メモリ装置２０の入力バッファ２１で受信される際、ターミネーション回路３０によって、インピーダンスマッチングが行われ、信号反射現象が防止されるようになっている。
【０００８】
ターミネーション回路３０は、データ伝送ライン４０と電源電圧端ＶＤＤとの間に接続された抵抗Ｒａと、接地電圧端ＶＳＳとデータ伝送ライン４０との間に接続された抵抗Ｒｂとで構成されている。
【０００９】
例えば、データ伝送ラインのインピーダンスが２８Ωの場合には、抵抗Ｒａ及び抵抗Ｒｂの抵抗値をそれぞれ５６Ωとし、２つの抵抗の等価抵抗が２８Ωになるようにして、データ入力端のインピーダンスを、データ伝送ラインのインピーダンス２８Ωに合わせている。なお、抵抗Ｒａと抵抗Ｒｂとの共通ノードＸには、電源電圧の１／２の電圧が印加される。
【００１０】
データ伝送ライン４０を介して伝送されたデータ信号Ｄａは、ターミネーション回路３０によってインピーダンスマッチングが行われ、入力バッファ２１に伝送される。一方、反射されたデータ信号Ｄｒは、ターミネーション回路３０に設けられた抵抗Ｒａ、Ｒｂを介して除去される。
【００１１】
したがって、出力バッファ１１を介して出力されたデータが、入力バッファ２１によって再びデータ伝送ライン４０に反射され、次に入力されるデータ信号と干渉現象を引き起こすことがない。そのために、干渉によって生じるデータの受信エラーが防止される。
【００１２】
近年、半導体メモリ装置の動作速度がますます高速化され、さらに高集積化されるようになってきた。そのため、上記のターミネーション回路３０をメモリ装置内に備えたオンダイターミネーション（オンチップターミネーションとも呼ばれる）回路が提案された。
【００１３】
図２は、半導体メモリ装置に設けられたオンダイターミネーション回路を示す回路図である。図２に示したように、半導体メモリ装置のオンダイターミネーション回路５０には、データ入出力パッドＤＱ、データ入力バッファ７０及びデータ出力バッファ６０が接続され、いずれもノードＸに接続されている。
【００１４】
データ出力バッファ６０は、メモリコア領域から伝送される出力データＤｏｕｔを、データ入出力パッドＤＱを介して外部に出力する。データ入力バッファ７０は、データ入出力パッドＤＱを介して入力される入力データＤｉｎを、メモリコア領域に伝送する。
【００１５】
半導体メモリ装置内に備えられたオンダイターミネーション回路５０は、オンダイターミネーション信号ＯＤＴ ｓｉｇにターンオンされ、一端側が電源電圧端ＶＤＤに接続されたｐＭＯＳトランジスタＭＰ１と、ｐＭＯＳトランジスタＭＰ１の他端側とノードＸとの間に直列に接続された抵抗Ｒ１、Ｒ２と、反転されたオンダイターミネーション信号ＯＤＴ ｓｉｇにターンオンされ、一端側が接地電圧端ＶＳＳに接続されたｎＭＯＳトランジスタＭＮ１と、ｎＭＯＳトランジスタＭＮ１の他端側とノードXとの間に直列に接続された抵抗Ｒ３、Ｒ４とを備えている。
【００１６】
通常、半導体メモリ装置は、パッドの数を少なくするために、１つのパッドによってデータの入出力が行われるようになっている。
【００１７】
したがって、オンダイターミネーション回路５０は、データ入出力パッドＤＱがデータ出力パッドとして用いられる時には、非アクティブ（待機）状態を維持し、データ入出力パッドＤＱがデータ入力パッドとして用いられる時には、アクティブ状態を維持する。
【００１８】
オンダイターミネーション回路５０では、オンダイターミネーション信号ＯＤＴ ｓｉｇが、ローレベルにアクティブ化された状態で入力されると、ＭＯＳトランジスタＭＰ１、ＭＮ１がターンオンされ、ノードＸの電圧レベルが電源電圧（ＶＤＤ）の１／２になる。
【００１９】
上述のように、例えば、データ伝送ラインのインピーダンスが２８Ωの場合には、抵抗Ｒ１、Ｒ２の抵抗値の合計及び抵抗Ｒ１、Ｒ２の抵抗値の合計をそれぞれ５６Ωにする。
【００２０】
したがって、ＭＯＳトランジスタＭＰ１、ＭＮ１がターンオンされた状態では、ノードＸのインピーダンスは、データ入出力パッドＤＱに接続されたデータ伝送ラインのインピーダンスと同じで２８Ωになる。
【００２１】
図３は、図２に示したオンダイターミネーション回路を簡略に示す回路図である。図３に示したように、ターミネーション抵抗ＲＴＴ１、ＲＴＴ２は、それぞれ図２に示した抵抗Ｒ１とＲ２、抵抗Ｒ３とＲ４に対応し、スイッチＳＷ１、ＳＷ２は、それぞれｐＭＯＳトランジスタＭＰ１、ｎＭＯＳトランジスタＭＮ１に対応している。なお、ターミネーション抵抗ＲＴＴ１、ＲＴＴ２は、いずれも抵抗値の制御が可能になっている。
【００２２】
スイッチＳＷ１、ＳＷ２がターンオンされると、ターミネーション抵抗ＲＴＴ１、ＲＴＴ２がパッドＤＱに接続され、スイッチＳＷ１、ＳＷ２がターンオフされると、ターミネーション抵抗ＲＴＴ１、ＲＴＴ２とパッドとの接続が遮断されるように構成されている。
【００２３】
上記のように構成された回路が動作する場合、データが入力される間、ターミネーション抵抗ＲＴＴ１、ＲＴＴ２を介して、多くの電流が継続して流れるようになり、電力が継続的に消費されることになる。
【００２４】
図４は、データ伝送電圧の変動と信号伝送に伴う電力消費量との関係を示すグラフである。図４に示したように、データ信号の幅（データ伝送電圧の変動）が大きいほど電力消費量が増加する傾向がある。言い換えれば、データ信号の幅が小さい場合には、電力消費量が少ない。
【００２５】
最近は、メモリ装置が高性能化され、データが高速で入出力されるようになったため、信号の幅はますます小さくなってきている。データ信号の幅が小さくなると、データ伝送に消費される電力は大幅に減少する。
【００２６】
しかし、従来のターミネーション回路の場合には、データの入力時に、常にターミネーション抵抗を通って直流電流が流れるので、高速で動作するメモリ装置にとっては、大きな負担となっている。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、データが半導体装置に入力される際、消費される直流電力を大幅に減少させることができるオンダイターミネーション回路を備えた半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２８】
上記目的を達成するため、本発明に係る半導体メモリ装置は、データ入出力パッドと、該データ入出力パッドを介して伝送されるデータをバッファリングして伝送するデータ入力バッファと、メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドと、該オンダイターミネーションパッドと前記データ入出力パッドとの間に設けられたオンダイターミネーション抵抗と、前記データ入力バッファにデータが入力される間、前記オンダイターミネーション抵抗と、前記オンダイターミネーションパッドとを接続するスイッチとを備えることを特徴としている。
【００２９】
また、本発明に係る別の半導体メモリ装置は、データ入出力パッドと、該データ入出力パッドから伝送されるデータをバッファリングして伝送するデータ入力バッファと、オンダイターミネーション電圧を出力するオンダイターミネーション電圧発生部と、一方端が前記データ入出力パッドに接続されたオンダイターミネーション抵抗と、前記データ入力バッファにデータが入力される間、前記オンダイターミネーション電圧発生部と、前記オンダイターミネーション抵抗とを接続するスイッチとを備えることを特徴としている。
【００３０】
また、本発明に係るさらに別の半導体メモリ装置は、データ入出力パッドと、該データ入出力パッドから伝送されるデータをバッファリングして伝送するデータ入力バッファと、メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドと、該オンダイターミネーションパッドと前記データ入出力パッドとの間に設けられたオンダイターミネーション抵抗と、前記データ入力バッファにデータが入力される間、前記オンダイターミネーション抵抗と、前記オンダイターミネーションパッドとを接続するスイッチと、オンダイターミネーション電圧を生成し、前記スイッチを介して、前記オンダイターミネーション抵抗に出力するオンダイターミネーション電圧発生部とを備えることを特徴としている。
【００３１】
また、本発明に係るさらに別の半導体メモリ装置は、データ信号を受信して、伝送する第１データ入出力パッドと、反転された前記データ信号を受信して、伝送する第２データ入出パッドと、オンダイターミネーション電圧を出力するオンダイターミネーション電圧発生部と、一端側が前記第１データ入出力パッドに接続された第１オンダイターミネーション抵抗と、一端側が前記第２データ入出力パッドに接続された第２オンダイターミネーション抵抗と、前記第１データ入力バッファにデータが入力される間、オンダイターミネーション電圧発生部と、前記第１オンダイターミネーション抵抗とを接続する第１スイッチと、前記第２データ入力バッファにデータが入力される間、前記オンダイターミネーション電圧発生部と、前記第２オンダイターミネーション抵抗とを接続する第２スイッチと、前記第１データ入出力パッド及び前記第２データ入出力パッドから伝送されるデータ信号とその反転された信号とを比較して、メモリコアに伝送するデータ比較部とを備えることを特徴としている。
【発明の効果】
【００３２】
本発明に係るオンダイターミネーション回路を備えた半導体装置によれば、データ信号が入力される間、消費電力を大幅に低減させた状態で、ターミネーション電圧をデータ入力端Ｙに印加することができる。
【００３３】
したがって、本発明に係るオンダイターミネーション回路を備えた半導体メモリ装置は、電力消費量の大幅な節減が可能である。
【発明を実施するための最良の形態】
【００３４】
以下、添付する図面を参照し、本発明に係るもっとも好ましい実施の形態を詳細に説明する。
【００３５】
図５は、本発明の第１の実施の形態に係る半導体メモリ装置におけるオンダイターミネーション回路を示す回路図である。
【００３６】
図５に示したように、第１の実施の形態に係る半導体メモリ装置は、データ入出力パッドＤＱと、データ入出力パッドＤＱを介して伝送されるデータをバッファリングし、伝送するデータ入力バッファ６０と、メモリ装置が接続されたシステムボードから伝送されるオンダイターミネーション電圧ＶＴＴが印加されるオンダイターミネーションパッドＤＱ ＯＤＴと、オンダイターミネーションパッドＤＱ ＯＤＴとデータ入出力パッドＤＱとの間に設けられたオンダイターミネーション抵抗ＲＴＴ３と、データ入力バッファ６０にデータが入力される間、オンダイターミネーション抵抗ＲＴＴ３とオンダイターミネーションパッドＤＱ ＯＤＴとの接続をターンオン、ターンオフするスイッチＳＷ３とを備えている。スイッチＳＷ３は、ＭＯＳトランジスタを用いて構成することができる。
【００３７】
また、オンダイターミネーション抵抗ＲＴＴ３は、抵抗値の制御が可能な可変抵抗器で構成されている。また、実施の形態に係る半導体メモリ装置は、このほかに、データ入出力パッドＤＱを介して、データを外部に伝送するデータ出力バッファ７０を備えている。
【００３８】
スイッチＳＷ３がターンオンされると、オンダイターミネーションパッドＤＱ ＯＤＴを介して、外部から伝送されるオンダイターミネーション電圧ＶＴＴが、抵抗ＲＴＴ３を介してデータ入力端（ノード）Ｙに伝送される。なお、外部とは、半導体メモリ装置が接続されるシステム上のボードを意味し、第１の実施の形態に係る半導体メモリ装置の場合は、ボード上から供給されるターミネーション電圧ＶＴＴは、オンダイターミネーションパッドＤＱ ＯＤＴを介して伝送される。
【００３９】
従来の技術の場合には、図２に示したように、データ入力端（ノード）Ｘと電源電圧ＶＤＤ、及びデータ入力端Ｘと接地電圧ＶＳＳとの間に接続された抵抗ＲＴＴ１、ＲＴＴ２を介して、直流電流が流れるようにして、データ入力端Ｘにターミネーション電圧が印加されるように構成されている。その場合、データが入力される間、継続的に直流電流が流れるので、データ入力時の消費電力のうち、ターミネーション用の消費電力が大きな割合を占めていた。
【００４０】
しかし、第１の実施の形態に係る半導体メモリ装置の場合は、抵抗ＲＴＴ３がデータ入力端Ｙに直列に接続され、ターミネーション電圧が、ボードから印加されるようになっている。そのために、ターミネーション用の消費電力（電流）を大幅に減少させることができる。
【００４１】
技術の進歩に伴い、システムが高速で動作するようになり、データの伝送速度が、ますます高速化されてきている。データを高速で伝送するためには、データ入力端Ｙでは、ターミネーション処理が必要である。しかし、ターミネーション処理は電力消費量が多く、従来は、電力消費量が少ない素子、すなわち低電力素子を実現させることが困難であった。
【００４２】
実施の形態に係る半導体メモリ装置によれば、データを高速で伝送することが可能であるとともに、ターミネーション処理における電力消費を大幅に節減することによって、低電力素子を実現することができる。
【００４３】
図６は、第２の実施の形態に係る半導体メモリ装置におけるオンダイターミネーション回路を示す回路図である。図６に示したように、第２の実施の形態に係る半導体メモリ装置は、データ入出力パッドＤＱと、データ入出力パッドＤＱから伝送されるデータをバッファリングし、伝送するデータ入力バッファ６０と、オンダイターミネーション電圧ＶＴＴを出力するオンダイターミネーション電圧発生部１００と、一端側がデータ入出力パッドＤＱに接続されたオンダイターミネーション抵抗ＲＴＴ４と、データ入力バッファ６０にデータが入力される間、オンダイターミネーション電圧発生部１００とオンダイターミネーション抵抗ＲＴＴ４とを接続し、オンダイターミネーション電圧発生部１００から出力されるオンダイターミネーション電圧ＶＴＴを、オンダイターミネーション抵抗ＲＴＴ４に伝送するスイッチＳＷ４とを備えている。
【００４４】
ここで、データ入力端Ｙに印加される電圧は、オンダイターミネーション発生部１００から出力されるターミネーション電圧ＶＴＴの１／２になるようにする。また、第２の実施の形態の場合も、オンダイターミネーション抵抗ＲＴＴ４は、抵抗値の制御が可能な可変抵抗器で構成されている。
【００４５】
また、第２実施の形態に係る半導体メモリ装置は、このほかに、データ入出力パッドＤＱを介して、データを外部に伝送するデータ出力バッファ７０を備えている。
【００４６】
第２の実施の形態に係る半導体メモリ装置は、データが入力される入力端Ｙにおけるターミネーション処理を行うために、データ入力端Ｙに、直列に接続された抵抗ＲＴＴ４とスイッチＳＷ４とを備え、メモリ装置内に設けられたオンダイターミネーション電圧発生部１００で発生されたターミネーション用電圧ＶＴＴが、スイッチＳＷ４と抵抗ＲＴＴ４とを介して、データ入力端Ｙに伝送されるように構成されている。
【００４７】
したがって、直流電流が継続して流れるようにすることにより、データ入力端Ｘのターミネーションを行うようになっている従来のターミネーション（図２参照）とは異なり、実施の形態に係る半導体メモリ装置の場合には、データが入力される間だけ、入力端Ｙにおけるターミネーションが実行される。そのために、直流電流が流れる時間割合が少なく、消費電力を大幅に節減することができる。
【００４８】
また、ターミネーション用に印加されるターミネーション電圧は、別の電圧発生部１００で生成するようになっているため、最適なターミネーション電圧をデータ入力端Ｙに印加することができる。
【００４９】
図７は、第３の実施の形態に係る半導体メモリ装置におけるオンダイターミネーション回路を示す回路図である。図７に示したように、第３の実施の形態に係る半導体メモリ装置は、データ入出力パッドＤＱと、データ入出力パッドから伝送されるデータをバッファリングして伝送するデータ入力バッファ７０と、メモリ装置が接続されたボードから伝送されるオンダイターミネーション電圧が印加されるオンダイターミネーションパッドＤＱ ＯＤＴと、オンダイターミネーションパッドＤＱ ＯＤＴとデータ入出力パッドとの間に設けられたオンダイターミネーション抵抗ＲＴＴ５と、データ入力バッファ６０にデータが入力される間、オンダイターミネーション抵抗ＲＴＴ５とオンダイターミネーションパッドＤＱ ＯＤＴとを接続するスイッチＳＷ５と、スイッチＳＷ５を介して、オンダイターミネーション抵抗ＲＴＴ５に接続された、オンダイターミネーション電圧を生成するオンダイターミネーション電圧発生部１００とを備えている。なお、この場合も、オンダイターミネーション抵抗ＲＴＴ５は、抵抗値の制御が可能な可変抵抗器で構成されている。
【００５０】
また、第３の実施の形態に係る半導体メモリ装置は、このほかに、データ入出力パッドを介してデータを外部に伝送するデータ出力バッファ７０を備えている。
【００５１】
第３の実施の形態に係る半導体装置は、外部から印加されるオンダイターミネーション電圧をデータ入力端Ｙに伝送することも、オンダイターミネーション発生部１００で生成され、出力されるオンダイターミネーション電圧を入力端Ｙに伝送することもできる。
【００５２】
抵抗ＲＴＴ５が直列に接続されたデータ入力端Ｙに、データが伝送される間、外部からオンダイターミネーションパッドＤＱ ＯＤＴを介して、オンダイターミネーション電圧が伝送されるか、または、オンダイターミネーション発生部１００から出力されるオンダイターミネーション電圧が、スイッチＳＷ５を介して、データ入力端Ｙに伝送される。したがって、データが入力される間、ターミネーションによって消費される電力が大幅に少なくなる。
【００５３】
図８は、第４の実施の形態に係る半導体メモリ装置におけるオンダイターミネーション回路を示す回路図である。図８に示したように、データ信号を受信して伝送する第１データ入出力パッドＤＱと、反転されたデータ信号を受信して伝送する第２データ入出力パッド／ＤＱと、オンダイターミネーション電圧を出力するオンダイターミネーション電圧発生部１００と、一端側が第１データ入出力パッドＤＱに接続された第１オンダイターミネーション抵抗ＲＴＴ６と、一端側が第２データ入出力パッド／ＤＱに接続された第２オンダイターミネーション抵抗ＲＴＴ７と、第１データ入出力パッドＤＱにデータが入力される間、オンダイターミネーション電圧ＶＴＴを、第１オンダイターミネーション抵抗ＲＴＴ６に伝送する第１スイッチＳＷ６と、第２データ入出力バッファにデータが入力される間、第２オンダイターミネーション抵抗ＲＴＴ７に、オンダイターミネーション電圧ＶＴＴを伝送する第２スイッチＳＷ７と、第１データ入出力パッドＤＱと第２データ入出力パッド／ＤＱから伝送されるデータ信号及びその反転された信号を比較し、メモリコアに伝送するデータ入力比較部６０ａとを備えている。なお、第１及び第２オンダイターミネーション抵抗ＲＴＴ６、ＲＴＴ７は、抵抗値の制御が可能な可変抵抗器で構成されている。
【００５４】
上記の第４の実施の形態に係る半導体メモリ装置は、第１データ入出力パッドＤＱを介して、外部にデータ信号を伝送する第１データ出力バッファ７０ａと、第２データ入出力パッド／ＤＱを介して、反転されたデータ信号を外部に伝送する第２データ出力バッファ７０ｂとをさらに備えている。
【００５５】
半導体装置が高速で動作する場合、従来のように１つのデータ信号が入力されるのではなく、データ信号とその反転された信号とが同時に入力されるか、または、出力されることがある。この場合、データの伝送用に、さらに別のパッド及びバッファが必要である。しかし、第４の実施の形態に係る半導体メモリ装置の場合は、２つの信号、すなわち、データ信号及びその反転されたデータ信号の差を検出し、その差を利用することによって処理することができるので、高速でデータの入出力を行うことができるという利点がある。
【００５６】
このように、第４の実施の形態に係る半導体メモリ装置は、オンダイターミネーション回路が、データ信号とその反転された信号とを用いてデータの入出力が実行されるようになっている。さらに、それぞれのパッドＤＱ、／ＤＱにオンダイターミネーション抵抗が直列に接続され、オンダイターミネーション発生部１００で生成し出力されるオンダイターミネーション電圧ＶＴＴは、スイッチＳＷ６、ＳＷ７を介して、それぞれの入力端Ｙ、Ｙ′に供給されるようになっている。
【００５７】
したがって、データが入力される間、ターミネーション処理用に流れる直流電流は、第１〜第３の実施の形態の場合と同様に、データ入力時の消費電力が、従来のターミネーション処理に比べて大幅に少ない。
【００５８】
図９及び図１０は、実施の形態に係るオンダイターミネーション回路を、メモリモジュールに適用した例を示すブロック図である。
【００５９】
通常、メモリモジュールの場合、複数のメモリ装置３００、４００が、ボードバス（ＤＱ Ｂｕｓ）を介して、メモリコントローラ２００に並列に接続されている。また、例えば１つのメモリ装置３００は待機状態（非アクティブ）で、別のメモリ装置４００はアクティブ状態である場合、抵抗ＲＴＴ７ａを介して、オンダイターミナルネーション電圧ＶＴＴを、ボードバス(ＤＱ Ｂｕｓ)に印加することにより、待機状態のメモリ装置３００に接続されたオンダイターミネーション回路をアクティブ化する。一方、アクティブ状態のメモリ装置４００に接続されたオンダイターミネーション回路を非アクティブ化する。
【００６０】
このように動作させる理由は、アクティブ状態である半導体メモリ装置では、データが入力されているため、入力端Ｙにノイズが生じ、オンダイターミネーション電圧がノイズをさらに大きく増幅させるように作用するので、その作用が起こらないようにするためである。
【００６１】
待機状態のメモリ装置３００は、データの入力が実行されないため、データ入力端Ｙでノイズが発生することがない。一方、アクティブ状態のメモリ装置４００は、データの入力が実行されているため、データ入力端Ｙにノイズが発生する。
【００６２】
この時、メモリ装置３００、４００は、メモリコントローラ２００に対して全て並列に接続されているため、データ入力端Ｙのターミネーション処理に、隣接するメモリ装置のターミネーション回路が用いられて、データ入力端Ｙのターミネーション処理が実行される。そのため、ノイズを大幅に減少させることができる。
【００６３】
図１０は、アクティブ化された半導体メモリ装置のターミネーション回路が、そのまま用いられる場合を示す回路図である。
【００６４】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６５】
【図１】チップッセットとメモリ装置と間に設けられたターミネーション回路を示すブロック図である。
【図２】半導体メモリ装置に設けられるオンダイターミネーション回路を示す回路図である。
【図３】図２に示したオンダイターミネーション回路を簡略に示す回路図である。
【図４】データ伝送電圧の変動と信号伝送に伴う電力消費との関係を示すグラフである。
【図５】本発明の第１の実施の形態に係る半導体メモリ装置におけるオンダイターミネーション回路を示す回路図である。
【図６】本発明の第２の実施の形態に係る半導体メモリ装置におけるオンダイターミネーション回路を示す回路図である。
【図７】本発明の第３の実施の形態に係る半導体メモリ装置におけるオンダイターミネーション回路を示す回路図である。
【図８】本発明の第４の実施の形態に係る半導体メモリ装置におけるオンダイターミネーション回路を示す回路図である。
【図９】本発明の実施の形態に係るオンダイターミネーション回路を、メモリモジュールに適用した例を示すブロック図である。
【図１０】本発明の実施の形態に係るオンダイターミネーション回路を、メモリモジュールに適用した例を示すブロック図である。
【符号の説明】
【００６６】
ＲＴＴ１〜ＲＴＴ７、ＲＴＴ７ａ〜ＲＴＴ８ｂ      オンダイターミネーション抵抗
６０      入力バッファ
７０      出力バッファ
ＳＷ１〜ＳＷ６      スイッチ
ＤＱ、／ＤＱ      データ入出力パッド
【図１】
2006129423.tif 000003
【図２】
2006129423.tif 000004
【図３】
2006129423.tif 000005
【図４】
2006129423.tif 000006
【図５】
2006129423.tif 000007
【図６】
2006129423.tif 000008
【図７】
2006129423.tif 000009
【図８】
2006129423.tif 000010
【図９】
2006129423.tif 000011
【図１０】
2006129423.tif 000012