(57)【要約】【課題】  電源遮断に起因して素子が劣化したり、破損するのを防止するための技術を提供する。【解決手段】  電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部（２２）と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路（２３）とを含む半導体メモリ（ＦＭＲＹ）とを設ける。上記半導体メモリの動作用電源電圧を生成するための電源回路（７１）と、上記高電圧発生回路の出力電圧レベルが低下された後に、上記電源回路から上記半導体メモリへの電源供給を停止させるための制御回路（７０）とを設ける。上記高電圧発生回路の出力電圧レベルが低下された後に、上記電源回路から上記半導体メモリへの電源供給を停止させることで、電源遮断に起因して素子が劣化したり、破損するのを防止する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路と、を含む半導体メモリと、
上記半導体メモリの動作用電源電圧を生成するための電源回路と、を含み、電源遮断信号に応じて、上記電源回路から上記半導体メモリへの電源供給を停止可能な半導体集積回路であって、
上記電源遮断信号に応じて上記高電圧発生回路の出力電圧レベルが低下された後に、上記電源回路から上記半導体メモリへの電源供給を停止させるための制御回路を含むことを特徴とする半導体集積回路。
【請求項２】
上記制御回路は、上記電源遮断信号に応じて上記高電圧発生回路の出力電圧レベルが低下された後に、上記電源回路から上記半導体メモリへの電源供給が停止されるように、上記電源遮断信号を遅延させるための遅延回路を含んで成る請求項１記載の半導体集積回路。
【請求項３】
上記遅延回路における上記電源遮断信号の遅延量は、上記電源遮断信号がアサートされてから上記高電圧発生回路の出力電圧レベルが所定レベルに低下するまでの時間に基づいて設定された請求項２記載の半導体集積回路。
【請求項４】
電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路と、を含む半導体メモリと、
上記半導体メモリの動作用電源電圧を生成するための電源回路と、を含み、電源遮断信号に応じて、上記電源回路から上記半導体メモリへの電源供給を停止可能な半導体集積回路であって、
上記電源遮断信号に応じて上記高電圧発生回路の出力電圧が所定の電圧レベル以下にまで低下したことを検知可能な検知回路と、
上記検知回路での検知結果に基づいて、上記電源遮断信号を上記電源回路に伝達するための論理ゲートと、を含むことを特徴とする半導体集積回路。
【請求項５】
上記電源回路は、上記半導体集積回路の外部から供給された外部電源電圧を降圧することで、上記半導体メモリの動作用電源電圧を生成するものである請求項４記載の半導体集積回路。
【請求項６】
上記半導体集積回路の外部から供給された外部電源電圧を検出可能な外部電源電圧検出回路と、
上記外部電源電圧検出回路での検出結果に基づいて上記外部電源電圧の低下を判別可能な判別回路と、を含み、
上記判別回路の出力信号又は上記電源遮断信号に基づいて上記半導体メモリへの電源供給が停止される請求項５記載の半導体集積回路。
【請求項７】
電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路と、を含む半導体メモリと、
上記半導体メモリの動作用電源電圧を生成するための電源回路と、
上記半導体メモリにアクセス可能な中央処理装置と、を含み、電源遮断信号に応じて、上記電源回路から上記半導体メモリへの電源供給を停止可能なマイクロコンピュータであって、
上記電源遮断信号に応じて上記高電圧発生回路の出力電圧が所定の電圧レベル以下にまで低下したことを検知可能な検知回路と、
上記検知回路での検知結果に基づいて、上記電源遮断信号を上記電源回路に伝達するための論理ゲートと、を含むことを特徴とするマイクロコンピュータ。
【請求項８】
上記電源回路は、上記半導体集積回路の外部から供給された外部電源電圧を降圧することで、上記半導体メモリの動作用電源電圧を生成するものである請求項７記載のマイクロコンピュータ。
【請求項９】
上記半導体集積回路の外部から供給された外部電源電圧を検出可能な外部電源電圧検出回路と、
上記外部電源電圧検出回路での検出結果に基づいて上記外部電源電圧の低下を判別可能な判別回路と、を含み、
上記判別回路の出力信号又は上記電源遮断信号に基づいて上記半導体メモリへの電源供給が停止される請求項８記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれにおける電源遮断技術の改良に関し、例えば電気的に書換え可能な不揮発性のフラッシュメモリを内蔵したマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
記憶データを電気的に消去しかつ書き込みうるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がある。さらに、ＥＰＲＯＭと同様にそのゲート酸化膜がトンネル酸化膜からなる浮遊ゲート型メモリセルを基本に構成され、記憶データを所定のブロックごとにかつ電気的に一括消去しうるフラッシュメモリ（フラッシュＥＥＰＲＯＭ）がある（例えば特許文献１参照）。フラッシュメモリには、メモリセルアレイやその周辺回路を動作するための各種電源が電源回路により発生される。特にフラッシュメモリでは、消去や書き換えのために高電圧が必要とされ、この高電圧は、フラッシュメモリ自体の電源電圧とは別に、チャージポンプなどの高電圧発生回路によって生成される（例えば特許文献２参照）。そしてこのようなフラッシュメモリは、シングルチップマイクロコンピュータに内蔵される（例えば特許文献３参照）。
【０００３】
【特許文献１】特開平７−１４７０９８号公報（図１）
【特許文献２】特開２００１−８５６３３号公報（図１２〜図１５）
【特許文献３】特開２０００−３０３４１６号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
シングルチップマイクロコンピュータのスタンバイモードにおいては、不揮発性メモリであるフラッシュメモリの電源が遮断される。フラッシュメモリの電源遮断は、マイクロコンピュータ内の中央処理装置（ＣＰＵ）によって指示される。フラッシュメモリの電源遮断について本願発明者が検討したところ、フラッシュメモリの電源遮断によって高電圧の放電経路が論理不定になるおそれがあり、それによって素子の劣化や破損を招くことが見出された。すなわち、チャージポンプの動作中にフラッシュメモリの電源遮断が行われて高電圧の放電経路が論理不定となった場合、低耐圧ＭＯＳトランジスタなどを介して放電が行われ、かかる場合には、当該ＭＯＳトランジスタの劣化や破損を招くことが考えられる。
【０００５】
本発明の目的は、電源遮断に起因して素子が劣化したり、破損するのを防止するための技術を提供することにある。
【０００６】
本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
〔１〕電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路とを含む半導体メモリと、上記半導体メモリの動作用電源電圧を生成するための電源回路と、を含み、電源遮断信号に応じて、上記電源回路から上記半導体メモリへの電源供給を停止可能な半導体集積回路において、上記電源遮断信号に応じて上記高電圧発生回路の出力電圧レベルが低下された後に、上記電源回路から上記半導体メモリへの電源供給を停止させるための制御回路を設ける。
【０００９】
上記の手段によれば、制御回路は、上記電源遮断信号に応じて上記高電圧発生回路の出力電圧レベルが低下された後に、上記電源回路から上記半導体メモリへの電源供給を停止させる。このことが、電源遮断に起因して素子が劣化したり、破損するのを防止する。
【００１０】
〔２〕このとき、上記制御回路は、上記電源遮断信号に応じて上記高電圧発生回路の出力電圧レベルが低下された後に、上記電源回路から上記半導体メモリへの電源供給が停止されるように、上記電源遮断信号を遅延させるための遅延回路を含んで構成することができる。
【００１１】
〔３〕また、上記遅延回路における上記電源遮断信号の遅延量は、上記電源遮断信号がアサートされてから上記高電圧発生回路の出力電圧レベルが所定レベルに低下するまでの時間に基づいて設定することができる。
【００１２】
〔４〕電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路と、を含む半導体メモリと、上記半導体メモリの動作用電源電圧を生成するための電源回路と、を含み、電源遮断信号に応じて、上記電源回路から上記半導体メモリへの電源供給を停止可能な半導体集積回路において、上記電源遮断信号に応じて上記高電圧発生回路の出力電圧が所定の電圧レベル以下にまで低下したことを検知可能な検知回路と、上記検知回路での検知結果に基づいて、上記電源遮断信号を上記電源回路に伝達するための論理ゲートとを設けることができる。
【００１３】
上記の手段によれば、検知回路は、上記電源遮断信号に応じて上記高電圧発生回路の出力電圧が所定の電圧レベル以下にまで低下したことを検知する。論理ゲートは、上記検知回路での検知結果に基づいて、上記電源遮断信号を上記電源回路に伝達する。このことが、電源遮断に起因して素子が劣化したり、破損するのを防止する。
【００１４】
〔５〕このとき上記電源回路は、上記半導体集積回路の外部から供給された外部電源電圧を降圧することで、上記半導体メモリの動作用電源電圧を生成することができる。
【００１５】
〔６〕また、上記〔５〕において、上記半導体集積回路の外部から供給された外部電源電圧を検出可能な外部電源電圧検出回路と、上記外部電源電圧検出回路での検出結果に基づいて上記外部電源電圧の低下を判別可能な判別回路とを設け、上記判別回路の出力信号又は上記電源遮断信号に基づいて上記半導体メモリへの電源供給が停止されるように構成することができる。
【００１６】
〔７〕電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部と、上記メモリ部に供給される高電圧を生成可能な高電圧発生回路と、を含む半導体メモリと、上記半導体メモリの動作用電源電圧を生成するための電源回路と、上記半導体メモリにアクセス可能な中央処理装置と、を含み、電源遮断信号に応じて、上記電源回路から上記半導体メモリへの電源供給を停止可能なマイクロコンピュータにおいて、上記電源遮断信号に応じて上記高電圧発生回路の出力電圧が所定の電圧レベル以下にまで低下したことを検知可能な検知回路と、上記検知回路での検知結果に基づいて、上記電源遮断信号を上記電源回路に伝達するための論理ゲートとを設ける。
【００１７】
上記の手段によれば、検知回路は、上記電源遮断信号に応じて上記高電圧発生回路の出力電圧が所定の電圧レベル以下にまで低下したことを検知する。論理ゲートは、上記検知回路での検知結果に基づいて、上記電源遮断信号を上記電源回路に伝達する。このことが、電源遮断に起因して素子が劣化したり、破損するのを防止する。
【００１８】
〔８〕上記〔７〕において、上記電源回路は、上記半導体集積回路の外部から供給された外部電源電圧を降圧することで、上記半導体メモリの動作用電源電圧を生成することができる。
【００１９】
〔９〕上記〔８〕におて、上記半導体集積回路の外部から供給された外部電源電圧を検出可能な外部電源電圧検出回路と、上記外部電源電圧検出回路での検出結果に基づいて上記外部電源電圧の低下を判別可能な判別回路とを設け、上記判別回路の出力信号又は上記電源遮断信号に基づいて上記半導体メモリへの電源供給を停止することができる。
【００２０】
〔１０〕上記半導体メモリをフラッシュメモリとすることができる。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、電源遮断に起因して素子が劣化したり、破損するのを防止することができる。
【発明を実施するための最良の形態】
【００２３】
図２には、本発明にかかる半導体集積回路の一例とされるシングルチップマイクロコンピュータが示される。同図に示されるシングルチップマイクロコンピュータ１０は、フラッシュメモリＦＭＲＹ、ＣＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳＣ）１４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリアルコミュニケーションインタフェース（ＳＣＩ）１８、第１乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック発振器（ＣＰＧ）１９の機能ブロック乃至はモジュールから構成され、公知の半導体製造技術により１つの半導体基板に半導体集積回路として形成される。
【００２４】
上記シングルチップマイクロコンピュータ１０は、チップ外からの電源供給のための電源端子として、グランド端子Ｖｓｓ、電源電圧端子Ｖｃｃ、その他専用制御端子として、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢＹ、モード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴＡＬ、ＸＴＡＬを有する。それらは外部端子である。クロック入力端子ＥＸＴＡＬ、ＸＴＡＬに接続される、図示はされない水晶振動子に基づいて、クロック発振器９が生成するシステムクロックに同期して、シングルチップマイクロコンピュータ１０は動作する。
【００２５】
上記機能ブロックは、内部バスによって相互に接続される。内部バスはアドレスバス・データバスの他、リード信号、ライト信号、さらにバスサイズ信号、そしてシステムクロックなどを含む制御バスなどによって構成される。内部アドレスバスには、ＩＡＢ、ＰＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存在する。ＩＡＢ、ＩＤＢはメモリ部２２、ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントローラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイマ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれバスコントローラ１４でインタフェースされる。特に制限されないが、ＰＡＢとＰＤＢはそれが接続されている機能ブロック内のレジスタアクセスに専ら用いられる。
【００２６】
入出力ポートＩＯＰ１〜ＩＯＰ９は、外部バス信号と、入出力回路の入出力信号との入出力に兼用とされている。これらは、動作モードあるいはソフトウエアの設定により、機能を選択されて、使用される。外部アドレス、外部データは、それぞれ、これらの入出力ポートに含まれる図示しないバッファ回路を介してＩＡＢ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力ポートやバスコントローラ１４などの内蔵レジスタをリード／ライトするために使用され、外部バスとは直接の関係はない。
【００２７】
内部バス及び外部バス共に１６ビットバス幅とされ、バイトサイズ（８ビット）及びワードサイズ（１６ビット）のリード／ライトが行われるようになっている。なお、外部バスは８ビット幅とすることもできる。
【００２８】
上記リセット端子ＲＥＳにシステムリセット信号が加えられると、モード制御端子ＭＯＤＥで与えられる動作モードを取り込み、シングルチップマイクロコンピュータ１０はリセット状態にされる。動作モードは、特に制限はされないものの、内蔵ＲＯＭ１５の有効／無効、アドレス空間を１６Ｍバイトまたは１Ｍバイト、データバス幅の初期値を８ビットまたは１６ビットの何れにするかなどを決定する。必要に応じてモード制御端子ＭＯＤＥは複数端子とされ、これらの端子への入力状態の組合せで動作モードが決定される。
【００２９】
リセット状態を解除すると、ＣＰＵ１２は、スタートアドレスをリードして、このスタートアドレスから命令のリードを開始するリセット例外処理を行う。上記スタートアドレスは、特に制限はされないものの０番地から始まる領域に格納されているものとする。その後、ＣＰＵ１２は上記スタートアドレスから順次命令を実行する。
【００３０】
ＤＭＡＣ１３は、ＣＰＵ１２の制御に基づいてデータの転送を行う。ＣＰＵ１２とＤＭＡＣ１３は互いに排他的に内部バス・外部バスを使用してリード／ライト動作を行う。ＣＰＵ１２またはＤＭＡＣ１３のいずれが動作するかの調停はバスコントローラ１４が行う。
【００３１】
バスコントローラ１４は、ＣＰＵ１２またはＤＭＡＣ１３の動作に呼応して、バスサイクルを構成する。すなわち、ＣＰＵ１２またはＤＭＡＣ１３の出力するアドレス、リード信号、ライト信号、バスサイズ信号に基づき、バスサイクルを形成する。例えば、ＲＡＭ１６に相当するアドレスをＣＰＵ１２が内部アドレスバスＩＡＢに出力した場合、バスサイクルは１ステートとされ、バイト／ワードサイズに拘らず、１ステートでリード／ライトが行われるようになっている。タイマ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜ＩＯＰ９に相当するアドレスをＣＰＵ１２が内部アドレスバスＩＡＢに出力した場合、バスサイクルは３ステートとされ、内部アドレスバスＩＡＢの内容が内部アドレスバスＰＡＢに出力され、バイト／ワードサイズに拘らず、３ステートでリード／ライト動作を行うようになっている。この制御はバスコントローラ１４が行う。
【００３２】
本実施例のマイクロコンピュータ１０においてフラッシュメモリＦＭＲＹは、ユーザプログラム、チューニング情報、データテーブルなどを適宜格納する。ＲＯＭ１５には、特に制限されないが、ＯＳのようなシステムプログラムが格納される。
【００３３】
メモリ部２２は内部バスＩＡＢ，ＩＤＢに結合され、ＣＰＵ１２などによってアクセス可能にされる。すなわち、ＣＰＵ１２は、書込み／消去制御レジスタＷＥＲＥＧに対する制御情報の設定、メモリセルＭＣからデータを読出すための読出し動作を指示するときの上記制御信号ＲＥＡＤの供給、アドレス信号の供給、書込みデータの供給、救済モード信号ＭＤ１の供給を制御する。そして外部のリセット回路などに対してリセット端子ＲＥＳへのシステムリセット信号入力を制御してリセット信号ＭＤ２を生成させる所謂ソフトウェアリセットのような処理を制御する。消去ベリファイ及び書込みベリファイのためのリード動作の指示はＣＰＵ１２が行い、読み込んだデータをＣＰＵ１２がベリファイする。
【００３４】
図１には、上記シングルチップマイクロコンピュータ１０における主要部の構成例が示される。フラッシュメモリＦＭＲＹは、メモリ部（ＭＲＹ）２２と、このメモリ部２２の書き込み消去用の高電圧Ｖｐｐを生成するためのチャージポンプ（ＣＨＰ）２３と、上記メモリ部２２及び上記チャージポンプ２３の動作制御のためのコントローラ（ＣＯＮＴ）２１とを含む。上記ＣＰＵ１２によって電源遮断信号ＳＴＰがハイレベルにアサートされると、コントローラ２１は、チャージポンプ２３の動作を停止するとともに、所定の放電経路を形成することにより、高電圧Ｖｐｐによる電荷をグランド側に放電させる。遅延回路（ＤＬＹ）７０が設けられ、この遅延回路７０は、上記電源遮断信号ＳＴＰを所定時間遅延させる機能を有する。上記遅延回路７０における遅延量は、上記コントローラ２１の制御により高電圧Ｖｐｐによる電荷がグランド側に放電されることで高電圧Ｖｐｐが十分に低いレベルにまで低下するまでの時間に等しくなるように設定される。ここで、上記チャージポンプ２３は、本発明における高電圧発生回路の一例とされる。
【００３５】
上記電源遮断信号ＳＴＰは、遅延回路７０で所定時間遅延された後に降圧回路（ＳＰＹ）７１に伝達される。この降圧回路７１は、電源電圧端子Ｖｃｃを介してチップ外から供給された電源電圧を降圧することによって所定レベルの内部電源電圧ＶＤＬを形成する。ＣＰＵ１２によって上記電源遮断信号ＳＴＰがハイレベルにアサートされると、降圧回路７１での降圧動作が停止される。遅延回路７０によって上記電源遮断信号ＳＴＰが所定時間だけ遅延されるようになっているため、ＣＰＵ１２によって上記電源遮断信号ＳＴＰがハイレベルにアサートされてから降圧回路７１での降圧動作が実際に停止されるまでには、上記遅延回路７０での遅延時間に相当する時間を要する。
【００３６】
ここで従来技術に従えば、チャージポンプの動作中にフラッシュメモリの電源遮断が行われて高電圧の放電経路が論理不定となった場合、低耐圧ＭＯＳトランジスタなどを介して放電が行われる可能性があり、かかる場合には、当該ＭＯＳトランジスタの劣化や破損を招くことが考えられる。
【００３７】
これに対して、図１に示される構成によれば、上記コントローラ２１の制御により高電圧Ｖｐｐによる電荷がグランド側に放電されることで高電圧Ｖｐｐが十分に低いレベルにまで低下するまでの時間に等しくなるように上記遅延回路７０における遅延量が設定され、ＣＰＵ１２によって上記電源遮断信号ＳＴＰがハイレベルにアサートされてから降圧回路７１での降圧動作が実際に停止されるまでには、上記遅延回路７０での遅延時間に相当する時間を要するため、ＣＰＵ１２によって上記電源遮断信号ＳＴＰがハイレベルにアサートされてから降圧回路７１での降圧動作が実際に停止されるまでの間に、コントローラ２１によって高電圧Ｖｐｐによる電荷がグランド側に放電されることで高電圧Ｖｐｐが十分に低いレベルにまで低下される。従って、電源遮断に起因してＭＯＳトランジスタが劣化したり、破損するのを防止すことができる。ここで、本発明における制御回路は、上記遅延回路７０を含んで構成される。
【００３８】
図３には、上記メモリ部２２の詳細な構成例が示される。
【００３９】
メモリ部２２は、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７は同じ様に構成され、それらによって一つのメモリセルアレイを成す。
【００４０】
夫々のメモリアレイＡＲＹ０〜ＡＲＹ７には２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃがマトリクス配置されている。メモリセルＭＣは欠陥がある場合に救済可能にされる被救済用のメモリセルであり、メモリセルＭＣ−Ｒは救済されるべきメモリセルＭＣを代替するための冗長用のメモリセルであり、ＭＣ−ＣはメモリセルＭＣ−Ｒによって代替すべきメモリセルＭＣを指定するための救済情報を格納する救済情報格納用のメモリセルである。各メモリセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃの配置は全てのメモリアレイＡＲＹ０〜ＡＲＹ７で共通とされる。従って、メモリセルＭＣ−Ｒは各メモリアレイに一列配置され、ＭＣ−Ｃは全部のメモリアレイで合計８個（８ビット分）設けられている。
【００４１】
同図においてＷＬ０〜ＷＬｎ、ＷＬ−Ｃは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。ワード線ＷＬ−ＣはメモリセルＭＣ−Ｃに専用化されたワード線である。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７において、同一列に配置されたメモリセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃのドレイン領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７，ＤＬ−Ｒに接続されている。データ線ＤＬ−ＲはメモリセルＭＣ−Ｒ，ＭＣ−Ｃに専用化された予備データ線である。メモリセルＭＣ，ＭＣ−Ｒのソース領域はソース線ＳＬに共通接続される。メモリセルＭＣ−Ｃのソース領域はグランドレベルにされている。
【００４２】
上記ソース線ＳＬにはインバータ回路のような電圧出力回路ＶＯＵＴから消去に利用される高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作は、消去制御回路ＥＣＯＮＴから出力される消去信号ＥＲＡＳＥ＊（信号＊はこれが付された信号がローイネーブルの信号であることを意味する）によって制御される。すなわち、消去信号ＥＲＡＳＥ＊のローレベル期間に、電圧出力回路ＶＯＵＴは高電圧Ｖｐｐをソース線ＳＬに供給して全てのメモリセルＭＣ及びＭＣ−Ｒのソース領域に消去に必要な高電圧を供給する。これによって、メモリ部２２は全体が一括消去可能にされる。メモリセルＭＣ−Ｃはかかる全面消去の対象から除外されている。
【００４３】
上記ワード線ＷＬ０〜ＷＬｎの選択は、ＸアドレスラッチＸＡＬＡＴを介して取り込まれるＸアドレス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはＸアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。データ読出し動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される５Ｖのような電圧Ｖｃｃと０Ｖのようなグランド電位とを電源として動作され、選択されるべきワード線を電圧Ｖｃｃによって選択レベルに駆動し、非選択とされるべきワード線をグランド電位のような非選択レベルに維持させる。データの書き込み動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される１２Ｖのような電圧Ｖｐｐと０Ｖのようなグランド電位とを電源として動作され、選択されるべきワード線を１２Ｖのような書き込み用高電圧レベルに駆動する。データの消去動作においてワードドライバＷＤＲＶの出力は０Ｖのような低い電圧レベルにされる。
【００４４】
ワード線ＷＬ−Ｃは救済ビット選択回路ＲＳＥＬの出力を受けるワードドライバＷＤＲＶ−Ｃによって駆動される。駆動電圧はワードドライバＷＤＲＶと同様に電圧選択回路ＶＳＥＬによって与えられる。
【００４５】
夫々のメモリアレイＡＲＹ０〜ＡＲＹ７において上記データ線ＤＬ０〜ＤＬ７，ＤＬ−ＲはＹ選択スイッチＹＳ０〜ＹＳ７，ＹＳ−Ｒを介して共通データ線ＣＤに共通接続される。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれるＹアドレス信号ＡＹをＹアドレスデコーダＹＡＤＥＣが解読することによって行われる。ＹアドレスデコーダＹＡＤＥＣの出力選択信号は全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、ＹアドレスデコーダＹＡＤＥＣの出力選択信号のうちの何れか一つが選択レベルにされることにより、各メモリアレイＡＲＹ０〜ＡＲＹ７の共通データ線ＣＤには１本のデータ線が接続される。予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒはアドレス比較回路ＡＣＭＰの出力に基づいて選択される。
【００４６】
メモリセルＭＣから共通データ線ＣＤに読出されたデータは選択スイッチＲＳを介してセンスアンプＳＡに与えられ、ここで増幅されて、データ出力バッファＤＯＢを介してデータバスに出力される。上記選択スイッチＲＳは読出し信号ＲＥＡＤによってスイッチ制御される。ＣＬＡＴはメモリセルＭＣ−Ｃから読出された救済情報を格納する救済情報ラッチである。全てのメモリアレイＡＲＹ０〜ＡＲＹ７において救済情報ラッチＣＬＡＴは全部で８ビット分存在する。
【００４７】
外部から供給される書き込みデータはデータ入力バッファＤＩＢを介してデータ入力ラッチＤＩＬに保持される。データ入力ラッチＤＩＬに保持されたデータが”０”のとき、書き込み回路ＷＲは選択スイッチＷＳを介して共通データ線ＣＤに書き込み用の高電圧を供給する。この書き込み用高電圧はＹ選択スイッチＹＳ０〜ＹＳ７，ＹＳ−Ｒによって選択された何れかのデータ線を通して、ワード線によってコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書き込みされる。上記選択スイッチＷＳは制御信号ＷＲＩＴＥによってスイッチ制御される。書き込みの各種タイミングや電圧の選択制御のような書込み動作手順は書込み制御回路ＷＣＯＮＴが制御する。この書込み制御回路ＷＣＯＮＴに対する書込み動作の指示や書込みベリファイ動作の指示、そして上記消去制御回路ＥＣＯＮＴに対する消去動作の指示や消去ベリファイ動作の指示は、書込み／消去用の制御レジスタＷＥＲＥＧが与える。この制御レジスタＷＥＲＥＧはデータバスに接続可能にされ、外部から制御データの書込みが可能にされる。
【００４８】
上記制御レジスタＷＥＲＥＧは、Ｖｐｐビット、ＰＶビット、Ｐビット、及びＥビットを有する。Ｐビットは書込み動作の指示ビットとされる。Ｅビットは消去動作の指示ビットとされる。Ｖｐｐビット及びＥビットが設定されることによって、これを参照する消去制御回路ＥＣＯＮＴが所定の手順に従って消去のための内部動作を制御する。また、Ｖｐｐビット及びＰビットが設定されることにより、これを参照する書込み制御回路ＷＣＯＮＴが所定の手順に従って書込みのための内部動作を制御する。消去及び書込みのための内部動作は所定電圧を形成することによって行われる。消去ベリファイ動作は消去されたメモリセルに対して読出し動作を行って消去が完了したか否かを検証する動作とされ、書込みベリファイ動作は書込みされたメモリセルから当該書込みデータを読出してこれを書込みデータと比較することによって書込みが完了したか否かを検証する動作とされる。これらベリファイ動作は外部のＣＰＵ又はデータプロセッサがフラッシュメモリに対するリードサイクルを起動して行われる。
【００４９】
ここで、欠陥救済のための構成を説明する。
【００５０】
先ず、８ビット分の救済情報ラッチＣＬＡＴは、最下位から３ビットは欠陥アドレスＡ２〜Ａ０が格納され、４ビット目には救済イネーブルビットＲＥ＊が格納される。各メモリアレイＡＲＹ０〜ＡＲＹ７には夫々８本のデータ線ＤＬ０〜ＤＬ７と１本の予備データ線ＤＬ−Ｒを有するから、アドレス信号の下位３ビットによって欠陥アドレスを特定できる。救済イネーブルビットＲＥ＊はそのローレベルによって救済情報ラッチＣＬＡＴの下位３ビットの値が有効であることを示す。即ち、救済イネーブルビットＲＥ＊がローレベルである場合に初めて救済情報ラッチＣＬＡＴの下位３ビットは欠陥アドレスとみなされる。
【００５１】
概略的には上記救済ビット選択回路ＲＳＥＬは救済情報格納用のメモリセルＭＣ−Ｃの選択を制御し、アドレス比較回路ＡＣＭＰは予備データ線ＤＬ−Ｒ選択のための制御を行う。救済ビット選択回路ＲＳＥＬには救済モード信号ＭＤ１とリセット信号ＭＤ２が供給される。アドレス比較回路ＡＣＭＰには救済ビット選択回路ＲＳＥＬの出力、ＹアドレスラッチＹＬＡＴの出力及び救済情報ラッチＣＬＡＴから出力される救済情報が供給される。メモリ部２２は、救済モード信号ＭＤ１がアクティブレベルのときは救済プログラムモードとされ、リセット信号ＭＤ２がアクティブレベルのときは救済情報ラッチモードとされ、救済モード信号ＭＤ１及びリセット信号ＭＤ２がインアクティブレベルのときは通常モードとされる。救済プログラムモード及び救済情報ラッチモードにおいて救済ビット選択回路ＲＳＥＬはローレベルの制御信号φを出力する。
【００５２】
救済モード信号ＭＤ１がアクティブレベルにされて上記救済プログラムモードが設定されると、救済ビット選択回路ＲＳＥＬはローレベルの制御信号φによってＸアドレスデコーダＸＡＤＥＣによるワード線選択動作を禁止し、それに代えて救済情報格納用のメモリセルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御する。そしてアドレス比較回路ＡＣＭＰにはＹアドレスデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒをアドレス比較回路ＡＣＭＰに選択させる。このとき、書込み／消去制御レジスタＷＥＲＥＧに対してＶｐｐビットとＰビットがセットされて書込み動作が指示されると、メモリアレイＡＲＹ０〜ＡＲＹ７のデータラッチＤＩＬに外部から供給された救済情報がメモリセルＭＣ−Ｃに書込まれる。
【００５３】
リセット信号ＭＤ２がアクティブレベルにされて上記救済情報ラッチモードが設定されると、救済ビット選択回路ＲＳＥＬはローレベルの制御信号φによってＸアドレスデコーダＸＡＤＥＣによるワード線選択動作を禁止し、それに代えて救済情報格納用のメモリセルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御する。そしてアドレス比較回路ＡＣＭＰにはＹアドレスデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒをアドレス比較回路ＡＣＭＰに選択させる。さらに、救済ビット選択回路ＲＳＥＬは制御信号ＲＥＡＤを選択レベルにすると共に、センスアンプＳＡを活性化し、且つ救済情報ラッチＣＬＡＴをラッチ動作させる。これにより、メモリセルＭＣ−Ｃに格納された救済情報が救済情報ラッチＣＬＡＴに内部転送される。内部転送された救済情報はアドレス比較回路ＡＣＭＰに向けて出力される。リセット信号ＭＤ２は、特に制限されないが、メモリ部２２が適用されるシステムのパワーオンリセット信号又はメモリ部２２に対するリセット信号とされる。
【００５４】
上記通常モードにおいてアドレス比較回路ＡＣＭＰはＹアドレスラッチＹＡＬＡＴから出力されるアドレス信号と救済情報ラッチＣＬＡＴから出力される欠陥アドレスとを比較する。その比較結果が一致である場合、換言すれば欠陥を有する被救済用のメモリセルＭＣがアクセスされる場合には、ＹアドレスデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒを選択する。これにより、欠陥アドレスＡ２〜Ａ０と同じ下位アドレスを含むアドレス信号による読出し又は書込みアクセスでは予備データ線ＤＬ−Ｒが選択される。
【００５５】
図４には、図１におけるチャージポンプ２３の構成例が示される。
【００５６】
チャージポンプ３１は、特に制限されないが、直列接続されたクランプダイオード４１，４２、クロック信号ＣＬＫを反転させるインバータ６１、このインバータ６１の出力信号とクロック停止信号ＳＴＰＣＫ＊とのナンド論理を得るナンド回路６２、このナンド回路６２の出力端子に結合されたポンピング容量（キャパシタ）５１、及びチャージポンプ３１の出力ライン３５と低電位側電源Ｖｓｓとに結合された負荷容量１５０とを含んで成る。図１に示されるコントローラ２１によってクロック停止信号ＳＴＰＣＬＫ＊がハイレベルにネゲートされた状態では、クロック信号ＣＬＫがポンピング容量５１に伝達されることにより、ポンピング動作が行われ、クランプ電圧Ｖｓを基準とする昇圧動作により、出力電圧ＰＯＵＴの生成が行われる。クランプ電圧Ｖｓは、特に制限されないが、電源電圧端子Ｖｃｃを介して取り込まれた電圧とされる。また、図１に示されるコントローラ２１によってクロック停止信号ＳＴＰＣＬ＊がローレベルにアサートされると、クロック信号ＣＬＫがポンピング容量に伝達されないので、ポンピング動作は行われない。チャージポンプ３１の出力側には、リセット回路３４が設けられる。このリセット回路３４は、１個のｎチャンネル型ＭＯＳトランジスタＱ１によって形成することができる。ｎチャンネル型ＭＯＳトランジスタＱ１が適用される場合、リセット信号ＲＳＴはハイアクティブとされる。図１に示されるコントローラ２１は、電源遮断信号ＳＴＰがハイレベルにアサートされた場合にクロック停止信号ＳＴＰＣＬＫ＊をローレベルにアサートするとともに、リセット信号ＲＳＴをハイレベルにアサートする。リセット信号ＲＳＴがハイレベルにアサートされることによりｎチャネル型ＭＯＳトランジスタＱ１が導通され、チャージポンプ３１の出力ライン３５がリセット電圧Ｖｒレベルに強制されることで電荷放出が行われる。リセット電圧Ｖｒは、特に制限されないが、低電位側電源Ｖｓｓレベルとされる。
【００５７】
上記の例によれば、以下の作用効果を得ることができる。
【００５８】
コントローラ２１の制御により高電圧Ｖｐｐによる電荷がグランド側に放電されることで高電圧Ｖｐｐが十分に低いレベルにまで低下するまでの時間に等しくなるように上記遅延回路７０における遅延量が設定され、ＣＰＵ１２によって上記電源遮断信号ＳＴＰがハイレベルにアサートされてから降圧回路７１での降圧動作が実際に停止されるまでには、上記遅延回路７０での遅延時間に相当する時間を要するため、ＣＰＵ１２によって上記電源遮断信号ＳＴＰがハイレベルにアサートされてから降圧回路７１での降圧動作が実際に停止されるまでの間に、コントローラ２１によって高電圧Ｖｐｐによる電荷がグランド側に放電されることで高電圧Ｖｐｐが十分に低いレベルにまで低下される。従って、電源遮断に起因してＭＯＳトランジスタが劣化したり、破損するのを防止すことができる。
【００５９】
図５には、上記シングルチップマイクロコンピュータ１０における主要部の別の構成例が示される。
【００６０】
図５に示される構成が図１に示されるのと大きく相違するのは、チャージポンプ２３の出力電圧Ｖｐｐが参照電圧Ｖｒｅｆ１以下になるのを検知し、その検知結果に基づいて降圧回路７１の動作を制御するようにした点、及び電源電圧端子Ｖｃｃのレベルをモニタし、そのモニタ結果に基づいて高電圧Ｖｐｐの生成動作を制御するようにした点である。
【００６１】
すなわち、高電圧Ｖｐｐと、参照電圧Ｖｒｅｆ１との比較を行うためのコンパレータ８１と、このコンパレータ８１の出力信号と、電源遮断信号ＳＴＰとのアンド論理を得るアンドゲート８２が設けられ、このアンドゲート８２の出力信号によって降圧回路７１の動作が制御されるようになっている。電源遮断信号ＳＴＰがハイレベルにアサートされてコントローラ２１の制御により高電圧Ｖｐｐによる電荷がグランド側に放電されることで高電圧Ｖｐｐが十分に低いレベルにまで低下されたことがコンパレータ８１によって検出され、その検出結果に基づいて降圧回路７１の動作が停止される。これにより、電源遮断に起因してＭＯＳトランジスタが劣化したり、破損するのを防止すことができる。ここで、コンパレータ８１が本発明における検知回路の一例とされる。
【００６２】
また、抵抗８５，８６が互いに直列接続されることで、電源電圧端子Ｖｃｃの電圧レベルを検出可能な外部電源電圧検出回路が形成される。抵抗８５，８６での検出結果はコンパレータ８３において参照電圧Ｖｒｅｆ２と比較される。この比較結果と電源遮断信号ＳＴＰとのオア論理がオアゲート８４で得られ、このオアゲート８４の出力信号に基づいて、メモリ部２２やチャージポンプ２３の動作制御が行われる。かかる構成によれば、電源電圧端子Ｖｃｃの電圧レベルが低下した場合に、コントローラ２１の動作制御により、高電圧Ｖｐｐの生成が速やかに停止される。尚、降圧回路７１の出力電圧ＶＤＬの伝達経路には大きな静電容量が存在し、コンパレータ８３の出力信号に基づいて高電圧Ｖｐｐが所定レベルに低下するまでの間は、降圧回路７１の出力電圧ＶＤＬが所定レベルに維持されるものとする。
【００６３】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシングルチップマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００６５】
本発明は、電気的に書換え可能な不揮発性メモリセルがアレイ状に配列されて成るメモリ部を含むことを条件に適用することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明にかかる半導体集積回路の一例とされるシングルチップマイクロコンピュータにおける主要部の構成例ブロック図である。
【図２】上記シングルチップマイクロコンピュータの全体的な構成例ブロック図である。
【図３】上記シングルチップマイクロコンピュータに含まれるメモリ部の構成例回路図である。
【図４】上記シングルチップマイクロコンピュータに含まれるチャージポンプの構成例回路図である。
【図５】シングルチップマイクロコンピュータにおける主要部の別の構成例ブロック図である。
【符号の説明】
【００６７】
１０  シングルチップマイクロコンピュータ
１２  ＣＰＵ
２１  コントローラ
２２  メモリ部
２３  チャージポンプ
７０  遅延回路
７１  電源回路
８１  コンパレータ
８２  アンドゲート
８３  コンパレータ
８４  オアゲート
８５，８６  抵抗
ＦＭＲＹ  フラッシュメモリ
【図１】
2006331584.tif 000003
【図２】
2006331584.tif 000004
【図３】
2006331584.tif 000005
【図４】
2006331584.tif 000006
【図５】
2006331584.tif 000007