(57)【要約】【課題】半導体メモリにおいて、複数ビットの書き込み用データの一括書き込みの終了後に同時にリセットされる書き込み用データ保持回路の数を減らし、リセット時に流れる電流を抑制する。【解決手段】複数の半導体メモリセルが配列されたメモリセルアレイ２０と、メモリセルアレイに対して一括して書き込むための複数ビットの書き込み用データをそれぞれ保持するために設けられたリセット機能付きの複数個の書き込みデータラッチ回路１０１と、複数個の書き込み用データ保持回路に対するｎビットの書き込み用データの一括書き込みの終了後に複数個の書き込み用データラッチ回路を初期化するためのリセット期間に、複数個の書き込み用データラッチ回路を複数グループに分割した各グループに対して時分割でリセット信号を供給するリセット制御回路２００とを具備する。【選択図】    図１
2006127611.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体メモリセルが配列されたメモリセルアレイと、
このメモリセルアレイに対して一括して書き込むための複数ビットの書き込み用データをそれぞれ保持するために設けられたリセット機能付きの複数個の書き込み用データ保持回路と、
前記複数個の書き込み用データ保持回路に対する前記複数ビットの書き込み用データの一括書き込みの終了後に前記複数個の書き込み用データ保持回路を初期化するためのリセット期間に、前記複数個の書き込み用データ保持回路を複数グループに分割した各グループに対して時分割でリセット信号を供給するリセット制御回路
とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記書き込み用データ保持回路は、
書き込み用データを転送するためのＮＭＯＳトランジスタの出力端とカラムセレクタとの間に設けられたＣＭＯＳ型の第１のインバータ回路と、
前記第１のインバータ回路の出力端と入力端との間に帰還接続されたＣＭＯＳ型の第２のインバータ回路と、
前記第１のインバータ回路の出力端と基準電位端との間に接続され、ゲートにリセット信号が入力するリセット用のＮＭＯＳトランジスタ
とを具備し、前記リセット用のＮＭＯＳトランジスタは、前記ＣＭＯＳ型の第１のインバータ回路のＰＭＯＳトランジスタよりオン電流が大きくなるようにサイズが定されている
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記リセット制御回路は、リセット信号が入力する複数段の遅延回路を含み、各段の遅延回路から順次活性化する複数のリセット信号を生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記リセット制御回路は、クロック信号をカウントするカウンタ回路と、前記カウンタ回路の出力信号をデコードし、順次活性化する複数のリセット信号を生成するデコーダ回路とを具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、
それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数の書き込み用ビット線及び読み出し用ビット線と、
前記書き込み用ビット線に対応して設けられ、前記メモリセルへの複数ビットの書き込みデータを保持する複数のラッチ回路と、
データラッチ動作時において“１”データを前記ラッチ回路へ伝送するＮＭＯＳトランジスタと、
読み出し動作時において前記書き込み用ビット線に“０”データに応じた電位を与える電圧設定回路と、
前記複数のラッチ回路に対する複数ビットの書き込みデータの一括書き込みの終了後に前記複数のラッチ回路を初期化するためのリセット期間、および／または、前記一括書き込みの前に、前記複数のラッチ回路を複数グループに分割した各グループに対して時分割でリセット信号を供給するリセット制御回路
とを具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に複数の書き込み用データラッチ回路を有する半導体メモリにおける書き込み用データのリセット制御回路に関する。
【背景技術】
【０００２】
例えばフラッシュメモリにおいて、複数ビットの書き込み用データを同時に書き込むことを可能とするために、複数ビットの書き込み用データを保持するための複数の書き込み用データラッチ回路が設けられている。この場合、書き込み用データを書き込んだ後にラッチ回路の保持データをリセットする必要があるので、書き込み終了後にデータをリセットするためのリセット機能が付加されている。
【０００３】
図１９は、従来の半導体メモリにおけるリセット機能付きの書き込み用データラッチ回路の１個分を示す回路図である。
【０００４】
この書き込み用データラッチ回路は、書き込み用データを転送するためのＮＭＯＳトランジスタＮＴの出力端とメモリセルアレイ（図示せず）との間に設けられたＣＭＯＳ型のノア回路ＮＯＲと、このノア回路ＮＯＲの出力端と一方の入力端との間に帰還接続されたＣＭＯＳ型のインバータ回路ＩＶとからなる。ノア回路ＮＯＲは、転送用トランジスタＮＴから転送されてくる書き込み用データが一方の入力端に入力し、他方の入力端にリセット(RESET) 信号が入力し、リセット信号をハイレベル“Ｈ”にすることにより書き込み用データラッチ回路の保持データをリセットしている。
【０００５】
この書き込み用データラッチ回路は、リセット時の貫通電流を少なくすることができるが、ノア回路ＮＯＲを形成するために、２個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタが必要となるので、複数の書き込み用データラッチ回路を設ける場合に素子数の増加、パターン面積の増加が問題になる。
【０００６】
一方、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている（以下、２Ｔｒフラッシュメモリと呼ぶことにする）。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、フローティングゲートとコントロールゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。上記のような２Ｔｒフラッシュメモリを始めとする半導体記憶装置は、書き込みデータを保持する書き込み回路を有している（例えば特許文献１参照）。
【０００７】
なお、データ読み出し経路に複数のラッチ回路を設け、各ラッチ回路毎に保持されているデータをリセットする点は特許文献２に開示されている。
【特許文献１】特開平９−１８０４５３号公報
【特許文献２】特開２０００−２１１７４号公報
【非特許文献１】Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記のような事情を考慮してなされたものであり、書き込み用データ保持回路の数を減らし、書き込み終了後にデータをリセットする際に流す電流を大幅に低減し得る半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体記憶装置の第１の態様は、複数の半導体メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに対して一括して書き込むための複数ビットの書き込み用データをそれぞれ保持するために設けられたリセット機能付きの複数の書き込み用データ保持回路と、前記複数の書き込み用データ保持回路に対する前記複数ビットの書き込み用データの一括書き込みの終了後に前記複数の書き込み用データ保持回路を初期化するためのリセット期間に、前記複数個の書き込み用データ保持回路を複数グループに分割した各グループに対して時分割でリセット信号を供給するリセット制御回路とを具備することを特徴とする。
【００１０】
本発明の半導体記憶装置の第２の態様は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によってデータの書き込みを行う複数のメモリセルと、それぞれに複数の前記第１ＭＯＳトランジスタの電流経路の一端が電気的に接続された複数の書き込み用ビット線及び読み出し用ビット線と、前記書き込み用ビット線に対応して設けられ、前記メモリセルへの複数ビットの書き込みデータを保持する複数のラッチ回路と、データラッチ動作時において“１”データを前記ラッチ回路へ伝送するＮＭＯＳトランジスタと、読み出し動作時において前記書き込み用ビット線に“０”データに応じた電位を与える電圧設定回路と、前記複数のラッチ回路に対する複数ビットの書き込みデータの一括書き込みの終了後に前記複数のラッチ回路を初期化するためのリセット期間、および／または、前記一括書き込みの前に、前記複数のラッチ回路を複数グループに分割した各グループに対して時分割でリセット信号を供給するリセット制御回路とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明の半導体記憶装置によれば、複数ビットの書き込み用データの一括書き込みの終了後、および／または、一括書き込みの前に同時にリセットされる書き込み用データ保持回路の数を減らすことができ、リセット時に流れる電流を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１３】
＜第１の実施形態＞
図１は、本発明の半導体記憶装置の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの一部を示すブロック図である。
【００１４】
図１に示すＮＡＮＤ型フラッシュメモリ５００は、メモリセルアレイ５１０、カラムデコーダ(Column Decoder)５２０、ロウデコーダ(Row Decoder) ５３０、センスアンプ（Sense Amplifier)５４０、書き込み回路(Write Circuit) ５５０、及びソース線ドライバ(SL Driver) ５６０を備えている。
【００１５】
メモリセルアレイ５１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１６】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【００１７】
カラムデコーダ５２０は、カラムアドレス信号をデコードし、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいてメモリセルアレイの列選択を行うカラムセレクタ（図示せず）が設けられており、カラムセレクタはビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【００１８】
ロウデコーダ５３０は、メモリセルアレイの行選択を行うものであり、ロウアドレス信号をデコードし、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【００１９】
センスアンプ５４０は、ロウデコーダ５３０及びカラムデコーダ５２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。ソース線ドライバ５６０は、ソース線ＳＬに電圧を供給する。書き込み回路５５０は、メモリセルアレイに対して一括して書き込むための複数ビットの書き込み用データをそれぞれラッチするために設けられている。この書き込み回路５５０は、リセット機能付きの書き込み用データラッチ回路（以下、単に書き込みラッチ回路と記す）を複数有する。そして、この複数の書き込みラッチ回路を複数グループに分割し、各グループに対応してリセット信号RESET1〜RESETnを時分割で供給するリセット制御回路２００が設けられている。
【００２０】
図２（ａ）は、図１中の書き込み回路５５０を取り出して一例を示す回路図である。
【００２１】
この書き込み回路５５０は、リセット機能付きの書き込み用データラッチ回路（以下、単に書き込みラッチ回路と記す）５５００を複数有する。
【００２２】
図２（ｂ）は、図２（ａ）中の複数の書き込みラッチ回路５５００の動作例を示すタイミング図である。図２（ｃ）は、図２（ａ）中の各書き込みラッチ回路５５００の一例を示す回路図である。
【００２３】
図２（ａ）に示すように、複数の書き込みラッチ回路５５００は、ｎ（複数）グループに分割されており、複数ビットの書き込み用データの一括書き込みの終了後に複数の書き込みラッチ回路５５００を初期化するためのリセット期間に、各グループに対応してリセット信号RESET1〜RESETnが例えば図２（ｂ）に示すように時分割で供給される。
【００２４】
ここで、上記各グループは、ｍ個（ｍは２以上の正の整数）の書き込みラッチ回路５５００を単位として等しい数の書き込みラッチ回路毎にグループ分けされているが、１個乃至ｍ個のうちの任意数の書き込みラッチ回路を１グループとしてグループ分けされていてもよい。
【００２５】
図２（ｃ）に示すように、書き込みラッチ回路５５００は、書き込み用データを転送するためのＮＭＯＳトランジスタ１５１の出力端とメモリセルアレイ側との間に設けられたＣＭＯＳ型のインバータ回路１０３と、このインバータ回路１０３の出力端と一方の入力端との間に帰還接続されたＣＭＯＳ型のインバータ回路１０２とからなる。そして、インバータ回路１０３の出力端と基準電位端との間にリセット用のＮＭＯＳトランジスタ１０６が接続されており、このリセット用のＮＭＯＳトランジスタのゲート１０６にリセット信号RESET1〜RESETnのいずれかRESETiが入力する。
【００２６】
なお、インバータ回路１０３は、図６に示すように、ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０４とで構成されている。この場合、リセット用のＮＭＯＳトランジスタ１０６のサイズを、インバータ回路１０３のＰＭＯＳトランジスタ１０５よりオン電流が大きくなるように設定することによって、リセット信号RESETiをハイレベル“Ｈ”にすることによりラッチ回路５５００の保持データをリセットしている。
【００２７】
前記したようにリセット信号RESET1〜RESETnを活性化する（本例では“Ｈ”にする）タイミングを時間的にずらすことにより、同時にリセットされる書き込みラッチ回路５５００の数を減らすことができるので、書き込みラッチ回路５５００を多数備える場合であっても、リセット時に大きな電流が流れることを防止し、電源電圧が降下することを防止することができる。例えば、書き込みラッチ回路５５００のリセット前の状態として、インバータ回路１０３の出力ノードNODE1 が“Ｈ”、インバータ回路１０２の出力ノードNODE2 が“Ｌ”となっている場合には、リセット時にインバータ回路１０３のＰＭＯＳトランジスタ１０５からリセット用のＮＭＯＳトランジスタ１０６に流れる貫通電流を流すことになるが、同時にリセットされる書き込みラッチ回路５５００の数を減らすことにより、貫通電流を大幅に抑制することができる。
【００２８】
次に、図２（ｂ）に示したようなリセット信号RESET1〜RESETnを時分割で生成する図１中のリセット制御回路２００の一具体例を説明する。
【００２９】
図３（ａ）に示すリセット制御回路は、リセット信号が入力する複数段の遅延回路３００からなり、各段の遅延回路３００から順次活性化する複数のリセット信号RESET1〜RESETnを生成するものである。
【００３０】
図３（ｂ）に示すリセット制御回路は、クロック信号ＣＬＫをカウントするカウンタ回路３０１の出力信号をデコーダ回路３０２でデコードし、順次活性化する複数のリセット信号RESET1〜RESETnを生成するものである。
【００３１】
なお、リセット動作時の電流は、リセット信号の活性化の初期に大きく、それ以降は少なくする点に着目し、複数のリセット信号RESET1〜RESETnを時間的に少しずつずらして順次オーバラップさせるように活性化させるようにしても、リセット動作時の瞬時電流および平均電流を低減することが可能である。このようにすれば、リセット信号RESET1〜RESETn全体の時間幅を短縮し、リセット期間を短縮することができる。また、このような信号を生成するリセット制御回路の構成例として、図３（ａ）に示したリセット制御回路中の各段遅延回路３００の遅延時間をリセット信号入力RESET の時間幅より短く設定してもよい。
【００３２】
＜第２の実施形態＞
図４は、本発明の半導体記憶装置の第２の実施形態として、２Ｔｒフラッシュメモリに適用した場合の一部を示すブロック図である。
【００３３】
図４に示すフラッシュメモリ１０は、メモリセルアレイ(Memory cell array) ２０、書き込み用セレクタ(Write selector)３０、書き込み禁止用セレクタ(Write inhibition selector) ４０、読み出し用セレクタ(Read selector) ５０、書き込み用デコーダ(Write decoder) ６０、セレクトゲートデコーダ(Select gate decoder) ７０、書き込みセレクタ制御回路(Write selector control circuit)８０、カラムデコーダ(Column decoder)９０、書き込み回路(Write circuit) １００、センスアンプ(Sense amplifier) １１０、ソース線ドライバ(SL driver) １２０、アドレスバッファ(Address buffer)１３０、書き込み禁止電圧供給回路(Inhibit voltage generator) １４０、スイッチ群(Switch group)１５０、昇圧回路(PCP) １６０、昇圧回路(NCP) １７０、データインプットバッファ(Data input buffer) １８０を備えている。
【００３４】
図５は、図４中のメモリセルアレイ２０、書き込み用セレクタ３０、書き込み禁止用セレクタ４０、読み出し用セレクタ５０、書き込み回路１００の一具体例を示している。
【００３５】
メモリセルアレイ２０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルＭＣを有している。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。そして、４列のメモリセル列のメモリセルトランジスタＭＴのドレイン領域が、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。この４列に並んだメモリセル列と、それぞれのメモリセル列に接続されたローカルビット線ＬＢＬ０〜ＬＢＬ３が、メモリセルアレイ２０内に複数含まれている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は、書き込み用セレクタ３０及び読み出し用セレクタ５０に接続され、他端は書き込み禁止用セレクタ４０に接続されている。さらに、メモリセルアレイ２０内においては、同一行のメモリセルトランジスタＭＴのコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。また、同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧｍのいずれかに共通接続されている。そして、ワード線ＷＬ０〜ＷＬｍは書き込み用デコーダ６０に接続され、セレクトゲート線ＳＧ０〜ＳＧｍはセレクトゲートデコーダ７０に接続されている。また、選択トランジスタＳＴのソース領域は、ソース線ＳＬに共通接続されて、ソース線ドライバ１２０に接続されている。
【００３６】
書き込み用セレクタ３０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ３１〜３４を備えている。ＭＯＳトランジスタ３１〜３４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ３１、３２の電流経路の他端同士、及びＭＯＳトランジスタ３３、３４の電流経路の他端同士は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）に接続されている。さらに、ＭＯＳトランジスタ３１、３３のゲート、及びＭＯＳトランジスタ３２、３４のゲートは、それぞれ書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１に共通接続されている。
【００３７】
即ち、書き込み用セレクタ３０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ３１〜３４が設けられている。そして、ローカルビット線ＬＢＬ０、ＬＢＬ１は、それぞれＭＯＳトランジスタ３１、３２を介して同一の書き込み用グローバルビット線（第１の書き込み用グローバルビット線）に接続され、ローカルビット線ＬＢＬ２、ＬＢＬ３は、それぞれＭＯＳトランジスタ３３、３４を介して同一の書き込み用グローバルビット線（第１の書き込み用グローバルビット線とは別の第２の書き込み用グローバルビット線）に接続されている。さらに、ＭＯＳトランジスタ３１〜３４のうち、異なるグローバルビット線に接続されるＭＯＳトランジスタ３１、３３同士、及びＭＯＳトランジスタ３２、３４同士は、ゲートが共通の書き込み用カラム選択線に接続されている。
【００３８】
読み出し用セレクタ５０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ５１〜５４を備えている。ＭＯＳトランジスタ５１〜５４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ５１〜５４の電流経路の他端は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に接続されている。さらに、ＭＯＳトランジスタ５１〜５４のゲートは、それぞれ読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３に接続されている。
【００３９】
即ち、読み出し用セレクタ５０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ５１〜５４が設けられている。そして、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、それぞれＭＯＳトランジスタ５１〜５４を介して同一の読み出し用グローバルビット線に接続されている。さらに、同一の読み出し用グローバルビット線に接続されるＭＯＳトランジスタ５１〜５４のゲートは、それぞれ異なる読み出し用カラム選択線に接続されている。
【００４０】
書き込み禁止用セレクタ４０は、個々のローカルビット線ＬＢＬ０〜ＬＢＬ３毎に設けられた複数のＭＯＳトランジスタ４１〜４４を備えている。ＭＯＳトランジスタ４１〜４４の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。また、ＭＯＳトランジスタ４１〜４４の電流経路の他端は、共通接続されて書き込み禁止電圧供給回路１４０に接続されている。そして、ＭＯＳトランジスタ４１、４３のゲート、及びＭＯＳトランジスタ４２、４４のゲートは、それぞれ書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１に共通接続されている。
【００４１】
即ち、書き込み禁止用セレクタ３０においては、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対して、４個のＭＯＳトランジスタ４１〜４４が設けられている。そして、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、それぞれＭＯＳトランジスタ４１〜４４を介して書き込み禁止電圧供給回路１４０に接続されている。さらに、ＭＯＳトランジスタ４１〜４４のうち、異なるグローバルビット線に電気的に接続されるＭＯＳトランジスタ４１、４３同士、及びＭＯＳトランジスタ４２、４４同士が、ゲートを共通の書き込み禁止用カラム選択線に接続されている。
【００４２】
以上のように、書き込み用グローバルビット線は２本のローカルビット線毎に１本、読み出し用グローバルビット線は４本のローカルビット線毎に１本設けられている。
【００４３】
書き込み回路１００は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）毎に設けられたラッチ回路１０１を備えている。各ラッチ回路１０１は、書き込み時において、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）のそれぞれに接続されたメモリセルに書き込むべきデータを保持する。
【００４４】
次に、図４に戻って説明を続ける。
【００４５】
書き込み用デコーダ６０は、書き込み時において、ワード線ＷＬ０〜ＷＬｍのいずれかを選択し、選択したワード線に電圧を供給する。また、書き込み時において、全セレクトゲート線ＳＧ０〜ＳＧｍに対して負電圧を印加する。また、メモリセルアレイ２０が形成されるウェル領域に電圧を印加する。
【００４６】
セレクトゲートデコーダ７０は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択し、選択したセレクトゲート線に電圧を供給する。
【００４７】
セレクタ制御回路８０は、書き込み用セレクタ３０及び書き込み禁止用セレクタ４０を制御する。即ち、書き込み時に、書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１のいずれか、及び書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１のいずれかを選択し、選択したカラム選択線に電圧を印加する。
【００４８】
カラムデコーダ９０は、読み出し用セレクタを制御する。即ち、読み出し時において、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかを選択して、選択したカラム選択線に電圧を印加する。
【００４９】
センスアンプ１１０は、メモリセルアレイ２０から読み出したデータを増幅する。ソース線ドライバ１２０は、ソース線に電圧を供給する。アドレスバッファ１３０は、アドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ９０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ６０及びセレクトゲートデコーダ７０に供給する。書き込み禁止電圧供給回路１４０は、書き込み時において、非選択のローカルビット線に書き込み禁止電圧Ｖinhibit を供給する。
【００５０】
昇圧回路１６０は、正の電位を生成する。即ち、外部から入力される電圧Ｖcc１（１．２５〜１．６５Ｖ）を、内部電圧Ｖcc２（２．５〜３．６Ｖ）に昇圧する。そして、内部電圧Ｖcc２を、セレクトゲートデコーダ７０、カラムデコーダ９０、書き込み回路１００、及び書き込み禁止電圧供給回路１４０に供給する。さらに、昇圧回路１６０は、Ｖcc１を、内部電圧ＶＰＰ（例えば１０Ｖ）に昇圧する。そして、内部電圧ＶＰＰを書き込み用デコーダ６０に供給する。
【００５１】
昇圧回路１７０は、負の電位を生成する。即ち、外部から入力される電圧Ｖcc１に基づいて、内部電圧ＶＢＢを生成する。内部電圧ＶＢＢは、例えば−７Ｖである。そして、内部電圧ＶＢＢを書き込み用デコーダ６０及び書き込み回路１００に供給する。
【００５２】
データインプットバッファ１８０は、外部から入力される書き込みデータを保持する。
【００５３】
スイッチ群１５０は、データインプットバッファ１８０に入力された書き込みデータを、書き込み回路１００へ転送する。
【００５４】
図６は、図４中の書き込み回路１００、図４中のスイッチ群１５０、データインプットバッファ１８０の構成の一例を示す。
【００５５】
書き込み回路１００は、ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）毎に設けられたラッチ回路１０１及びリセットトランジスタ（ＮＭＯＳトランジスタ）１０６を備えている。
【００５６】
ラッチ回路１０１の各々は、２つのインバータ１０２、１０３を備えている。インバータ１０２の入力端は、インバータ１０３の出力端に接続され、インバータ１０２の出力端は、インバータ１０３の入力端に接続されている。そして、インバータ１０２の入力端とインバータ１０３の出力端との接続ノードが、ラッチ回路１０１の出力ノードとなり、書き込み用グローバルビット線に接続されている。インバータ１０２、１０３はそれぞれ、電流経路が直列接続されたＮＭＯＳトランジスタ１０４及びＰＭＯＳトランジスタ１０５を備えている。ＮＭＯＳトランジスタ１０４のソースはＶＢＬＰＷノードに接続され、ＰＭＯＳトランジスタ１０５のソースはＶＰＩノードに接続されている。即ち、インバータ１０２、１０３は、ＶＢＬＰＷノード及びＶＰＩノードの電位を、それぞれ低電圧側及び高電圧側の電源電圧として動作する。ＮＭＯＳトランジスタ１０４のゲートとＰＭＯＳトランジスタ１０５のゲートとは、共通接続されている。そして、インバータ１０３のＰＭＯＳトランジスタ１０５のドレインとＮＭＯＳトランジスタ１０４のドレインとの接続ノードが、インバータ１０２のＰＭＯＳトランジスタ１０５のゲートとＮＭＯＳトランジスタ１０４のゲートとの接続ノードに接続され、さらに、書き込み用グローバルビット線に接続されている。また、インバータ１０２のＰＭＯＳトランジスタ１０５のドレインとＮＭＯＳトランジスタ１０４のドレインとの接続ノードが、インバータ１０３のＰＭＯＳトランジスタ１０５のゲートとＮＭＯＳトランジスタ１０４のゲートとの接続ノードに接続され、この接続ノードがラッチ回路１０１の入力ノードとなり、書き込みデータが入力される。
【００５７】
ＶＢＬＰＷノードは、昇圧回路１７０が負電位ＶＢＢ（−７Ｖ）を出力する出力ノードまたは接地電位のいずれかに、スイッチ素子１０７によって接続されている。また、ＶＰＩノードは、昇圧回路１６０が正電圧Ｖcc２（〜３Ｖ）を出力する出力ノードまたは接地電位のいずれかに、スイッチ素子１０８によって接続されている。即ち、インバータ１０２、１０３は、Ｖcc２及び接地電位を電源電圧として用いて動作するか、または、接地電位及びＶＢＢを電源電圧として用いて動作する。
【００５８】
リセットトランジスタ１０６は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）毎に設けられている。そして、ソースがＶＢＬＰＷノードに接続され、ドレインが対応する書き込み用グローバルビット線に接続され、ゲートがＷＧＢＬＲＳＴ線に接続されている。
【００５９】
スイッチ群１５０は、ラッチ回路１０１毎に設けられたＮＭＯＳトランジスタ１５１を含んでいる。ＮＭＯＳトランジスタ１５１の電流経路の一端はデータインプットバッファ１８０に接続され、他端は対応するラッチ回路１０１の入力ノードに接続されている。そして、ＮＭＯＳトランジスタ１５１のゲートはＷＤＨノードに接続されている。
【００６０】
データインプットバッファ１８０は、ラッチ回路１０１毎に設けられたインバータ１８１を備えている。インバータ１８１の出力ノードは、対応するＮＭＯＳトランジスタ１５１の電流経路の一端に接続され、他端には書き込みデータが入力される。
【００６１】
なお、以下では、インバータ１８１の出力ノードをＴＯＷＤＩノード(Node)、ラッチ回路１０１の入力ノードをノード(Node)Ａと呼ぶことがある。
【００６２】
次に、図４〜図６の構成のフラッシュメモリにおける読み出し動作からデータラッチ動作及び書き込み動作の一連の流れ、並びに消去動作について説明する。
【００６３】
図７は、読み出し動作、データラッチ動作、及び書き込み動作の一例を示すフローチャートである。
【００６４】
図８は、読み出し動作、データラッチ動作、書き込み動作の各動作時における、ＷＤＨノード、ＴＯＷＤＩノード、ノードＡ、及び書き込み用グローバルビット線ＷＧＢＬ、ＷＧＢＬＲＳＴノード、ＶＰＩノード、及びＶＢＬＰＷノードの電位を示すタイミングチャートである。なお、ＴＯＷＤＩノード、ノードＡ、及び書き込み用グローバルビット線ＷＧＢＬについては、“０”書き込み時と“１”書き込み時のそれぞれの場合について示している。
【００６５】
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括してデータが読み出されることが可能である。より具体的には、いずれかのワード線に接続されたメモリセルのうち、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されたメモリセルから同時にデータを読み出すことができる。
【００６６】
以下、読み出し動作について、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣからデータを読み出す場合を例に挙げて、図７乃至図９を用いて説明する。図９は読み出し時のメモリセルアレイの様子を示す回路図である。
【００６７】
まず、ＷＤＨノードには０Ｖが印加される。したがって、データインプットバッファ１８０と書き込み回路１００とは電気的に分離される。また、ＷＧＢＬＲＳＴノードに、Ｖcc２が印加され、ＶＢＬＰＷノードに０Ｖが印加される。これによって、書き込み回路１００内のリセットトランジスタ１０１がオン状態となる（ステップＳ１０）。その結果、全ての書き込み用グローバルビット線（（（ｎ＋１）／２）−１）の電位は０Ｖとなる（ステップＳ１１）。
【００６８】
また、セレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、及び書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１を非選択とする。即ち、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、及び書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１には“Ｌ”レベル（０Ｖ）が印加される。したがって、書き込み禁止用セレクタ４０内のＭＯＳトランジスタ４１〜４４、及び書き込み用セレクタ３０内のＭＯＳトランジスタ３１〜３４の全てがオフ状態とされる。その結果、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み禁止電圧供給回路１４０及び書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）から電気的に分離される。
【００６９】
また、カラムデコーダ９０は、アドレスバッファ１３０から入力されるカラムアドレス信号に基づいて、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかを選択する。図９の例では、読み出し用カラム選択線ＲＣＳＬ０を選択する（ステップＳ１２）。即ち、カラムデコーダ９０は、読み出し用カラム選択線ＲＣＳＬ０に“Ｈ”レベル（Ｖcc２）を印加し、読み出し用カラム選択線ＲＣＳＬ１〜ＲＣＳＬ３に“Ｌ”レベル（０Ｖ）を印加する。したがって、読み出し用セレクタ５０内のＭＯＳトランジスタ５１がオン状態となる。その結果、ローカルビット線ＬＢＬ０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に接続される。他方、ローカルビット線ＬＢＬ１〜ＬＢＬ３は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）から電気的に分離されている。
【００７０】
書き込み用デコーダ６０は、全てのワード線ＷＬ０〜ＷＬｍに０Ｖを印加し（ステップＳ１３）、ソース線ドライバ１２０は、ソース線の電位を０Ｖとする。またセレクトゲートデコーダ７０は、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。図９の例では、セレクトゲートデコーダ７０はセレクトゲート線ＳＧ０を選択し、セレクトゲート線ＳＧ０にＶcc２を印加する（ステップＳ１４）。その他のセレクトゲート線ＳＧ１〜ＳＧｍには０Ｖが与えられる。したがって、選択セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。なおこの際、セレクトゲート線ＳＧ０〜ＳＧｍは、書き込み用デコーダ６０とは電気的に分離されている。
【００７１】
上記の結果、読み出し用セレクタ５０内のＭＯＳトランジスタ５１、及び読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）を介して、ローカルビット線ＬＢＬ０がセンスアンプ１１０に接続される。
【００７２】
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）に、例えば１〜３Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。したがって、選択セレクトゲート線ＳＧ０に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）から、ローカルビット線ＬＢＬ０、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介してソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。したがって、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）には電流は流れない。
【００７３】
以上のようにして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）の電位が変化することでデータが読み出され（ステップＳ１５）、その変化量をセンスアンプ１１０が増幅する（ステップＳ１６）ことによって読み出し動作が行われる。
【００７４】
＜データラッチ動作＞
データの書き込みに際して、書き込み回路１００が書き込みデータをラッチする動作について、図７、図８、及び図１０を用いて説明する。図１０は、データラッチ時の書き込み回路１００、スイッチ群１５０、及びデータインプットバッファ１８０の様子を示す回路図である。
【００７５】
まず、入力データのラッチに際して、セレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、及び書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１を非選択とする。したがって、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み禁止電圧供給回路１４０及び書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（（（ｎ＋１）／２）−１）から電気的に分離される。また、カラムデコーダ９０は、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３の全てを非選択とする。その結果、ローカルビット線ＬＢＬ１〜ＬＢＬ３は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（（（ｎ＋１）／４）−１）から電気的に分離される。
【００７６】
そして、ＷＧＢＬＲＳＴノードに０Ｖが印加される。これによって、書き込み回路１００内のリセットトランジスタ１０１がオフ状態となる（ステップＳ２０）。すると、直前の読み出し動作時において書き込み用グローバルビット線は０Ｖとされていたから、全ての書き込み用グローバルビット線（（（ｎ＋１）／２）−１）の電位は０Ｖでフローティングとなる（ステップＳ２１）。
【００７７】
次に、ＶＰＩノード及びＶＢＬＰＷノードに、それぞれＶcc２及び０Ｖが印加される（ステップＳ２２）。即ち、ラッチ回路１０１内のインバータ１０２、１０３は、高電圧側の電源電圧をＶcc２、低電圧側の電源電圧を０Ｖとして動作する。このステップＳ２２は、既に読み出し動作時に行っても良い。
【００７８】
したがって、直前の読み出し動作時において、書き込み用グローバルビット線には０Ｖが印加されているから、ラッチ回路１０１の入力ノード（ノードＡ）の電位はＶcc２である。出力ノード（書き込み用グローバルビット線）の電位は勿論０Ｖである。
【００７９】
次に、外部から書き込みデータがデータインプットバッファ１８０に入力される（ステップＳ２３）。図１０に示すように、“０”データが入力される場合にはインバータ１８１の入力ノードに０Ｖが印加され、“１”データが入力される場合にはインバータ１８１の入力ノードにＶcc２が印加される。したがって、“０”データが入力されたインバータ１８１に対応するＴＯＷＤＩノードはＶcc２となり、“１”データが入力されたインバータ１８１に対応するＴＯＷＤＩノードは０Ｖとなる。
【００８０】
そして、ＷＤＨノードにＶcc２が印加される（ステップＳ２４）。すると、電位が０ＶであるＴＯＷＤＩノードに接続されたＭＯＳトランジスタ１５１はオン状態となり、ＴＯＷＤＩノードの電位がラッチ回路１０１の入力ノード（ノードＡ）に伝達される。他方、電位がＶcc２であるＴＯＷＤＩノードに接続されたＭＯＳトランジスタ１５１はカットオフとなるため、ＴＯＷＤＩノードの電位はラッチ回路１０１へは伝達されない。
【００８１】
即ち、書き込みデータが“１”データであった場合（ステップＳ２５）、ＴＯＷＤＩノードは０Ｖとなり、ＭＯＳトランジスタ１５１がオン状態となるから、ラッチ回路１０１はＴＯＷＤＩノード側から書き込みデータ（０Ｖ）を取り込む（ステップＳ２６）。その結果、ラッチ回路１０１の出力ノードの電位は、０ＶからＶcc２に変化する。
【００８２】
他方、書き込みデータが“０”データであった場合（ステップＳ２５）、ＭＯＳトランジスタ１５１はオフ状態である。したがって、ラッチ回路１０１の保持データは不変である。換言すれば、書き込み用グローバルビット線から書き込みデータを取り込む（ステップＳ２６）。その結果、ラッチ回路１０１の入力ノード（ノードＡ）の電位はＶcc２に変化する。
【００８３】
以上のようにして、ラッチ回路１０１のそれぞれに書き込みデータがラッチされる。その結果、“１”データを保持するラッチ回路１０１の出力電圧はＶcc２であり、“０”データを保持するラッチ回路１０１の出力電圧は０Ｖである。
【００８４】
＜書き込み動作＞
データを書き込む動作は、ラッチ回路１０１に保持された書き込みデータに応じて行われる。この際、いずれかのワード線に接続された複数のメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim （ＦＮ） tunnelingによって行われる。より具体的には、いずれかのワード線に接続されたメモリセルのうち、ローカルビット線ＬＢＬ０とＬＢＬ１のいずれかに接続されたメモリセル、及びローカルビット線ＬＢＬ２とＬＢＬ３のいずれかに接続されたメモリセルに対して同時にデータが書き込まれる。
【００８５】
以下、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルＭＣに対してデータを書き込む場合を例に挙げて、図７、図８、図１１、及び図１２を用いて説明する。図１１は、データラッチ時の書き込み回路１００、スイッチ群１５０、及びデータインプットバッファ１８０の様子を示す回路図であり、図１２はメモリセルアレイの様子を示す回路図である。
【００８６】
まず、書き込みに際して、ＷＤＨノード及びＷＧＢＬＲＳＴノードにＶＢＢが与えられる。したがって、ＭＯＳトランジスタ１５１がオフ状態とされて、データインプットバッファ１８０と書き込み回路１００とが電気的に分離される。また、書き込み回路１００内のＭＯＳトランジスタ１０６は依然としてオフ状態である。
【００８７】
そして、ＶＰＩノード及びＶＢＬＰＷノードの電位が、それぞれＶcc２から０Ｖへ、０ＶからＶＢＢへと変化する（図６参照）。その結果、“１”データを保持するラッチ回路１０１の出力は、Ｖcc２から０Ｖに変化する。また“０”データを保持するラッチ回路１０１の出力は、０ＶからＶＢＢに変化する。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる。
【００８８】
また、図１２に示すように、書き込み禁止電圧供給回路１４０は、書き込み禁止電圧Ｖinhibit （０Ｖ）を出力する（ステップＳ３１）。したがって、書き込み禁止用セレクタ４０内のＭＯＳトランジスタ４１〜４４のソースには０Ｖが印加される。
【００８９】
次に、セレクタ制御回路８０は、書き込み禁止用セレクタ４０内において、非選択とすべきローカルビット線に接続されているＭＯＳトランジスタをオン状態とさせる（ステップＳ３２）。即ち、セレクタ制御回路８０は、書き込み禁止用カラム選択線ＩＣＳＬ１を選択し、書き込み禁止用カラム選択線ＩＣＳＬ０を非選択とする。よって、書き込み禁止用カラム選択線ＩＣＳＬ０には“Ｌ”レベル（０Ｖ）が印加され、書き込み禁止用カラム選択線ＩＣＳＬ１に“Ｈ”レベル（Ｖcc２＝３Ｖ）が印加される。その結果、ＭＯＳトランジスタ４２、４４がオン状態、ＭＯＳトランジスタ４１、４３がオフ状態とされる。したがって、非選択とすべきローカルビット線ＬＢＬ１、ＬＢＬ３には、書き込み禁止電圧供給回路１４０から供給される書き込み禁止電圧Ｖinhibit が印加される。
【００９０】
また、セレクタ制御回路８０は、書き込み用セレクタ３０内において、選択すべきローカルビット線に接続されているＭＯＳトランジスタをオン状態とさせる（ステップＳ３３）。即ち、セレクタ制御回路８０は、書き込み用カラム選択線ＷＣＳＬ０を選択し、書き込み用カラム選択線ＷＣＳＬ１を非選択とする。よって、書き込み用カラム選択線ＷＣＳＬ０には“Ｈ”レベル（Ｖcc２＝３Ｖ）が印加され、書き込み用カラム選択線ＷＣＳＬ１に“Ｌ”レベル（０Ｖ）が印加される。その結果、ＭＯＳトランジスタ３１、３３がオン状態、ＭＯＳトランジスタ３２、３４がオフ状態とされる。したがって、選択すべきローカルビット線ＬＢＬ０、ＬＢＬ１には、ラッチ回路１０１から、書き込みデータに応じた電圧（０ＶまたはＶＢＢ）が印加される。
【００９１】
そして、書き込み用デコーダ６０が、アドレスバッファ１３０から入力されるロウアドレス信号に基づいて、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する（ステップＳ３４）。図８の例では、ワード線ＷＬ０を選択する。そして、書き込み用デコーダ６０は、選択ワード線ＷＬ０にＶＰＰ（例えば１０Ｖ）を印加する。また、書き込み用デコーダ６０は、全てのセレクトゲート線ＳＧ０〜ＳＧｍを非選択とする（ステップＳ３５）。即ち、書き込み用デコーダ６０は、全てのセレクトゲート線ＳＧ０〜ＳＧｍに対して、負電圧ＶＢＢを印加する。したがって、全ての選択トランジスタＳＴはオフ状態となる。なお、この際、セレクトゲート線ＳＧ０〜ＳＧｍは、セレクトゲートデコーダ７０とは電気的に分離されている。
【００９２】
さらに、書き込み用デコーダ６０は、メモリセルアレイ２０が形成されているｐ型ウェル領域２２０に負電位ＶＢＢを印加する（ステップＳ３６）。
【００９３】
以上の結果、書き込み用セレクタ３０内のＭＯＳトランジスタ３１、３３を介して、書き込み用グローバルビット線から、選択メモリセルが接続されるローカルビット線ＬＢＬ０、ＬＢＬ２に、“１”データまたは“０”データに対応する電位が与えられる。この電位は、コンタクトプラグＣＰ２を介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１０Ｖ）が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶＢＢ（−７Ｖ）が印加される。したがって、“１”データを書き込むべきメモリセルＭＣではゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、ゲート・ドレイン間の電位差（１７Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルの閾値は正に変化する（ステップＳ３７）。
【００９４】
また、選択メモリセルが接続されないローカルビット線ＬＢＬ１、ＬＢＬ３には、書き込み禁止用セレクタ４０のＭＯＳトランジスタ４２、４４を介して、書き込み禁止電圧供給回路１４０から書き込み禁止電圧Ｖinhibit が供給される。したがって、ローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるメモリセルに対して誤書き込みが抑制される。
【００９５】
以上のようにして、メモリセルへの書き込み動作が行われる。
【００９６】
なお、書き込み時においては、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３は非選択とされ、読み出し用セレクタ５０内のＭＯＳトランジスタ５１〜５４の全てはオフ状態とされる。したがって、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、読み出し用グローバルビット線ＲＧＢＬと電気的に分離された状態にある。
【００９７】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われ、メモリセルアレイ２０に含まれる全てのメモリセルが同時に消去される。図１３は、消去動作時におけるメモリセルアレイ２０の回路図である。
【００９８】
消去動作にあたっては、書き込み用セレクタ３０内のＭＯＳトランジスタ３１〜３４、書き込み禁止用セレクタ４１〜４４、及び読み出し用セレクタ６０内のＭＯＳトランジスタ５１〜５４がオフ状態とされる。したがって、メモリセルアレイ２０内のローカルビット線ＬＢＬ０〜ＬＢＬ３の全てはフローティング状態とされる。
【００９９】
そして、書き込み用デコーダ６０は、全てのワード線ＷＬ０〜ＷＬｍの電位をＶＢＢとする。また、ウェル領域２２０の電位はＶＰＰとされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってウェル領域２２０に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【０１００】
なお、セレクトゲート線ＳＧ０〜ＳＧｍは、フローティングとされるか、または書き込み用デコーダからＶＰＰが印加される。フローティングとされた場合、その電位はウェル領域とのカップリングにより、ＶＰＰ近くまで上昇する。
【０１０１】
上記のように、上記した第２の実施形態に係るフラッシュメモリは、以下の効果が得られる。
【０１０２】
（１）フラッシュメモリを小型化することができる。  
本実施形態に係る構成であると、入力データをデータインプットバッファ１８０から書き込み回路１００へ転送するスイッチ群１５０内を、ＮＭＯＳトランジスタ１５１のみで形成している。したがって、ＰＭＯＳトランジスタを用いる場合、及びＮＭＯＳトランジスタとＰＭＯＳトランジスタとの組み合わせ回路を用いる場合に比べて、スイッチ群のサイズを小さくすることができる。したがって、フラッシュメモリを小型化することができる。
【０１０３】
（２）読み出し動作信頼性を向上できる。  
本実施形態に係る構成であると、読み出し時において、リセットトランジスタ１０６が書き込み用グローバルビット線の電位を０Ｖにしている。したがって、読み出し用グローバルビット線と書き込み用グローバルビット線とが近接する場合に、書き込み用グローバルビット線から読み出し用グローバルビット線に与えるノイズの影響を低減できる。したがって、読み出し動作信頼性を向上できる。
【０１０４】
（３）書き込み動作の信頼性を向上できる。  
本実施形態に係る構成であると、書き込みデータをラッチする前に、書き込み用グローバルビット線の電位を０Ｖにしている。したがってラッチ回路１０１は、書き込み用グローバルビット線から“０”データを取り込むことができる。
【０１０５】
上記（１）で説明した通り、スイッチ群１５０はＮＭＯＳトランジスタで形成されている。そして一般的に“０”データが外部から入力される際には、データの入力は０Ｖを印加することで行われる。すると、外部から“０”データとして入力された０Ｖは、インバータ１８１で反転されて、略Ｖcc２に変換される。すると、スイッチ群１５０内のＭＯＳトランジスタ１５１はカットオフとなるおそれがある。即ち、外部から入力された“０”データがラッチ回路１０１に転送できないおそれがある。
【０１０６】
しかし、本実施形態に係るフラッシュメモリは、データラッチ前に、リセットトランジスタ１０６によって書き込み用グローバルビット線を０Ｖにしている。したがって、ラッチ回路１０１は、書き込み用グローバルビット線から０Ｖを取り込むことで、外部から与えられた“０”データを取り込んだ場合と同様の効果を得ることができる。したがって、“０”データの書き込み信頼性を向上できる。
【０１０７】
また、本実施形態に係るフラッシュメモリは、書き込み動作時において、書き込み禁止電圧供給回路１４０が供給する書き込み禁止電圧Ｖinhibtが、選択メモリセルの接続されていないローカルビット線に与えられる。したがって、非選択メモリセルへの誤書き込みを効果的に抑制できる。
【０１０８】
さらに、ビット線が、ローカルビット線とグローバルビット線とに階層化されており、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。したがって、選択メモリセルが接続されないローカルビット線には、ラッチ回路からの書き込みデータに応じた電圧は印加されない。したがって、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止することができる。以上の結果、書き込み動作の信頼性を向上できる。
【０１０９】
なお、第２の実施形態においても、第１の実施形態で述べたように、書き込み後のリセット動作に際して、書き込みラッチ回路を複数のグループに分けて時分割でリセット信号を供給することができる。この場合には、ＷＧＢＬＲＳＴ線を複数のグループに分け、各グループに対応して時分割でリセット信号RESET1〜RESETnを供給することができる。
【０１１０】
また、リセットトランジスタ１０６は、例えば消去時における書き込み用グローバルビット線の電位固定用のＭＯＳトランジスタを流用することができる。この際、図１４に示すように、消去動作時には、書き込み用グローバルビット線の電位を０Ｖにしておくことが望ましい。これは、書き込み用グローバルビット線からローカルビット線へ貫通電流が流れるのを防止するためである。ＭＯＳトランジスタ１０６は、このような目的として使用されるＭＯＳトランジスタを用いることが可能である。
【０１１１】
図１５は、図４中の書き込み回路１００、スイッチ群１５０、及びデータインプットバッファ１８０の変形例を示す回路図である。
【０１１２】
図示するように、第２の実施形態においてスイッチ群１５０内のＮＭＯＳトランジスタ１５１を、２つのＮＭＯＳトランジスタに置き換えても良い。即ち、ＭＯＳトランジスタ１５１は、直列接続された２つのＭＯＳトランジスタ１５２、１５３に置き換えられている。そして、ＭＯＳトランジスタ１５３がラッチ回路１０１に接続され、ＭＯＳトランジスタ１５３がインバータ１８１に接続されている。なお、ＭＯＳトランジスタ１５２は、ゲート絶縁膜ｄox１の薄い低耐圧のＭＯＳトランジスタであり、ＭＯＳトランジスタ１５３は、ゲート絶縁膜ｄox２がＭＯＳトランジスタ１５２よりも厚いゲート絶縁膜（ｄox２＞ｄox１）高耐圧のＭＯＳトランジスタである。そして、ＭＯＳトランジスタ１５３のゲートには、昇圧回路１６０によって例えば５Ｖがデータラッチ動作時に常時与えられている。即ち、ＭＯＳトランジスタ１５３はスイッチング動作を行わない。他方、ＭＯＳトランジスタ１５２のゲートはＷＤＨノードに接続されている。そして、ＭＯＳトランジスタ１５２はＷＤＨノードの電位に基づいてスイッチング動作を行う。なお、データラッチ時以外の期間は、ＭＯＳトランジスタ１５３はオフ状態とされている。したがって、ＭＯＳトランジスタ１５２には負電位ＶＢＢは印加されない。
【０１１３】
本構成によれば、高耐圧のＭＯＳトランジスタ１５３は実質的にスイッチ素子として機能しない。そして、低耐圧のＭＯＳトランジスタ１５２が、データインプットバッファ１８０と書き込み回路１００との間のスイッチングを行っている。したがって、書き込みデータ入力経路には実質的に高耐圧のＭＯＳトランジスタが存在しないこととなり、より早い書き込みデータ入力を行うことができる。また同時に、消費電力を低減できる。
【０１１４】
また、第２の実施形態では、書き込みデータをラッチする直前には、書き込み用グローバルビット線が０Ｖに設定されている場合について説明した。しかし、図１６に示すように、読み出し直後でない場合、または読み出し直後であってもなんらかの原因によって、書き込み用グローバルビット線の電位が０Ｖで無い場合がある（図１６では３Ｖである場合を例に挙げて示した）。すると、ラッチ回路１０１は“０”データを保持することができない。したがって、このような場合には、図１７に示すように、書き込みデータをラッチする直前にリセットトランジスタ１０６をオン状態とすることによって、書き込み用グローバルビット線を０Ｖに設定しておくことが望ましい。
【０１１５】
また、図１６、図１７の場合には、各書き込み用グローバルビット線に接続されるＭＯＳトランジスタ１０６のゲートは全て共通接続されている。しかし、図１６の例で、一部の書き込み用グローバルビット線だけ０Ｖにすれば足りる場合もある。したがって、図１８に示すように、ＭＯＳトランジスタ１０６のゲートをそれぞれ独立して制御しても良い。
【０１１６】
さらに、第２の実施形態では、ビット線が階層化されている場合について説明した。即ち、２本のローカルビット線毎に１本の書き込み用グローバルビット線が設けられ、４本のローカルビット線毎に１本の読み出し用グローバルビット線が設けられている。しかし、書き込み用及び読み出し用グローバルビット線に対してローカルビット線を何本割り当てるかは任意であり、特に限定されるものではない。さらに、ビット線が階層化されておらず、ビット線毎にラッチ回路１０１が設けられているような場合であっても、本実施形態は適用可能である。
【０１１７】
なお、第２の実施形態では、読み出し動作時に書き込み用グローバルビット線を０Ｖにする手段として、ＮＭＯＳトランジスタ１０６を用いた。しかし、ＮＭＯＳトランジスタに限らず、書き込み用グローバルビット線を０Ｖにできる手段であれば限定されるものではない。
【０１１８】
なお、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１９】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの一部を示すブロック図。
【図２】図１中の書き込み回路を取り出して一例を示す回路図および複数の書き込みラッチ回路の動作例を示すタイミング図、並びに書き込み回路を構成する複数の書き込みラッチ回路の一例を示す回路図。
【図３】図１の書き込み回路中のリセット機能付き書き込みラッチ回路群に時分割でリセット信号を供給するためのリセット制御回路の二例を示すブロック図。
【図４】本発明の第２の実施形態に係るフラッシュメモリの一部を示すブロック図。
【図５】図４中のメモリセルアレイ、書き込み用セレクタ、書き込み禁止用セレクタ、読み出し用セレクタ、書き込み回路の一具体例を示す回路図。
【図６】図４中の書き込み回路、スイッチ群、データインプットバッファの一具体例を示す回路図。
【図７】図４のフラッシュメモリにおける読み出し動作、データラッチ動作、及び書き込み動作の一例を示すフローチャート。
【図８】図４のフラッシュメモリの読み出し動作、データラッチ動作、及び書き込み動作における各種信号のタイミングチャート。
【図９】図４のフラッシュメモリの一部領域の回路図であり、読み出し動作時の様子を示す図。
【図１０】図４のフラッシュメモリの一部領域の回路図であり、データラッチ動作時の様子を示す図。
【図１１】図４のフラッシュメモリの一部領域の回路図であり、書き込み動作時の様子を示す図。
【図１２】図４のフラッシュメモリの一部領域の回路図であり、書き込み動作時の様子を示す図。
【図１３】図４のフラッシュメモリの一部領域の回路図であり、消去動作時の様子を示す図。
【図１４】本発明の第２の実施形態の第１変形例に係るフラッシュメモリの一部領域を示す回路図。
【図１５】本発明の第２の実施形態の第２変形例に係るフラッシュメモリの一部領域を示す回路図。
【図１６】本発明の第２の実施形態の第３変形例に係るフラッシュメモリの一部領域を示す回路図。
【図１７】本発明の第２の実施形態の第４変形例に係るフラッシュメモリの一部領域を示す回路図。
【図１８】本発明の第２の実施形態の第５変形例に係るフラッシュメモリの一部領域を示す回路図。
【図１９】従来の半導体メモリにおけるリセット機能付きの書き込み用データラッチ回路の１個分を示す回路図。
【符号の説明】
【０１２０】
１０…フラッシュメモリ、２０…メモリセルアレイ、３０…書き込み用セレクタ、３１〜３４、４１〜４４、５１〜５６、１０４〜１０６、１５１、１５２、１５３…ＭＯＳトランジスタ、４０…書き込み禁止用セレクタ、５０…読み出し用セレクタ、６０…書き込み用デコーダ、７０…セレクトゲートデコーダ、８０…セレクタ制御回路、９０…カラムデコーダ、１００…書き込み回路、１０１…ラッチ回路、１０２、１０３、１８１…インバータ、１０７、１０８…スイッチ素子、１１０…センスアンプ、１２０…ソース線ドライバ、１３０…アドレスバッファ、１４０…書き込み禁止電圧供給回路、１５０…スイッチ群、１６０、１７０…昇圧回路、１８０…データインプットバッファ、１９０…書き込み禁止制御回路、２００…リセット制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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