(57)【要約】【課題】ラッチにおけるＳＥＲを低減する。【解決手段】好適一実施形態において、本発明は、ラッチにおけるソフトエラーイベントを低減するための回路と方法とを提供する。第１のインバータの入力は、第２のインバータの出力に接続される。第２のインバータの入力は、前記第１のインバータの出力に接続される。前記第１のインバータの入力が、ソフトエラーイベントによって障害を受ける時には、ある信号が、前記第１のインバータをトライステートにする。【選択図】図４
2006129477.tif 000002
【特許請求の範囲】
【請求項１】
ソフトエラーを低減するためのトライステート可能なラッチであって、
ａ）入力と出力とを有する第１のインバータと、
ｂ）入力と出力とを有する第２のインバータ
とを備え、
ｃ）前記第１のインバータの前記入力は、前記第２のインバータの前記出力に接続され、
ｄ）前記第２のインバータの前記入力は、前記第１のインバータの前記出力に接続され、
ｅ）前記第２のインバータへの前記入力が、ソフトエラーイベントによって障害を受ける時には、前記第２のインバータは、ある信号によってトライステートにされることからなる、トライステート可能なラッチ。
【請求項２】
ソフトエラーを低減するためのトライステート可能なラッチであって、
ａ）入力と出力とを有する第１のインバータと、
ｂ）入力と出力とを有する第２のインバータ
とを備え、
ｃ）前記第１のインバータの前記入力は、前記第２のインバータの前記出力に接続され、
ｄ）前記第２のインバータの前記入力は、前記第１のインバータの前記出力に接続され、
ｅ）前記第１のインバータへの前記入力が、ソフトエラーイベントによって障害を受ける時には、前記第１のインバータは、ある信号によってトライステートにされることからなる、トライステート可能なラッチ。
【請求項３】
ソフトエラーを低減するためのトライステート可能なラッチであって、
ａ）入力と出力とを有する第１のインバータと、
ｂ）入力と出力とを有する第２のインバータと、
ｃ）入力と出力とを有する第３のインバータ
とを備え、
ｄ）前記第１のインバータの前記入力は、前記第２のインバータの前記出力に接続され、
ｅ）前記第２のインバータの前記入力は、前記第１のインバータの前記出力に接続され、
ｆ）前記第３のインバータの前記入力は、前記第１のインバータの前記入力に接続され、
ｇ）前記第２のインバータへの前記入力が、ソフトエラーイベントによって障害を受ける時には、前記第２のインバータは、前記第３のインバータの前記出力によってトライステートにされることからなる、トライステート可能なラッチ。
【請求項４】
ソフトエラーを低減するためのトライステート可能なラッチであって、
ａ）入力と出力とを有する第１のインバータと、
ｂ）入力と出力とを有する第２のインバータと、
ｃ）入力と出力とを有する第３のインバータ
とを備え、
ｄ）前記第１のインバータの前記入力は、前記第２のインバータの前記出力に接続され、
ｅ）前記第２のインバータの前記入力は、前記第１のインバータの前記出力に接続され、
ｆ）前記第３のインバータの前記入力は、前記第２のインバータの前記入力に接続され、
ｇ）前記第１のインバータへの前記入力が、ソフトエラーイベントによって障害を受ける時には、前記第１のインバータは、前記第３のインバータの前記出力によってトライステートにされることからなる、トライステート可能なラッチ。
【請求項５】
ソフトエラーを低減するためのトライステート可能なラッチであって、
ａ）第１の入力（３１４）と、第２の入力（３１８）と、出力（３０６）とを有する、トライステート可能なインバータ（３１２）と、
ｂ）入力（３０６）と出力（３１４）とを有する第１のインバータ（３１０）と、
ｃ）入力（３０６）と出力（３１８）とを有する第２のインバータ（３１６）
とを備え、
ｄ）前記トライステート可能なインバータ（３１２）の前記第１の入力（３１４）は、前記第１のインバータ（３１０）の前記出力（３１４）に接続され、
ｅ）前記第１のインバータ（３１０）の前記入力（３０６）は、前記トライステート可能なインバータ（３１２）の前記出力（３０６）に接続され、
ｆ）前記第２のインバータ（３１６）の前記入力（３０６）は、前記第１のインバータ（３１０）の前記入力（３０６）に接続され、
ｇ）前記第２のインバータ（３１６）の前記出力（３１８）は、前記トライステート可能なインバータ（３１２）の前記第２の入力（３１８）に接続され、
ｈ）前記トライステート可能なインバータ（３１２）への前記第１の入力（３１４）が、ソフトエラーイベントによって障害を受ける時には、前記トライステート可能なインバータ（３１２）は、トライステートにされることからなる、トライステート可能なラッチ。
【請求項６】
前記トライステート可能なインバータ（３１２）は、
ａ）ゲート（３１８）、ドレイン（３２０）、及びソース（ＶＤＤ）を有する、第１のＰＦＥＴ（ＭＰ４）と、
ｂ）ゲート（３１４）、ドレイン（３０６）、及びソース（３２０）を有する、第２のＰＦＥＴ（ＭＰ２）と、
ｃ）ゲート（３１４）、ドレイン（３０６）、及びソース（３２２）を有する、第１のＮＦＥＴ（ＭＮ２）と、
ｄ）ゲート（３１８）、ドレイン（３２２）、及びソース（ＧＮＤ）を有する、第２のＮＦＥＴ（ＭＮ４）
とを備え、
ｅ）前記第１のＰＦＥＴ（ＭＰ４）の前記ソース（ＶＤＤ）は、ＶＤＤに接続され、
ｆ）前記第２のＮＦＥＴ（ＭＮ４）の前記ソース（ＧＮＤ）は、ＧＮＤに接続され、
ｇ）前記第１のＰＦＥＴ（ＭＰ４）の前記ドレイン（３２０）は、前記第２のＰＦＥＴ（ＭＰ２）の前記ソース（３２０）に接続され、
ｈ）前記第２のＰＦＥＴ（ＭＰ２）の前記ドレイン（３０６）と、前記第１のＮＦＥＴ（ＭＮ２）の前記ドレイン（３０６）とは、前記トライステート可能なインバータ（３１２）の前記出力（３０６）に接続され、
ｉ）前記第１のＮＦＥＴ（ＭＮ２）の前記ソース（３２２）は、前記第２のＮＦＥＴ（ＭＮ４）の前記ドレイン（３２２）に接続され、
ｊ）前記第２のＰＦＥＴ（ＭＰ２）の前記ゲート（３１４）と、前記第１のＮＦＥＴ（ＭＮ２）の前記ゲート（３１４）とは、前記トライステート可能なインバータ（３１２）の前記第１の入力（３１４）に接続され、
ｋ）前記第１のＰＦＥＴ（ＭＰ４）の前記ゲート（３１８）と、前記第２のＮＦＥＴ（ＭＮ４）の前記ゲート（３１８）とは、前記トライステート可能なインバータ（３１２）の前記第２の入力（３１８）に接続されることからなる、請求項５に記載のトライステート可能なラッチ。
【請求項７】
ソフトエラーを低減するためのトライステート可能なラッチであって、
ａ）第１の入力（４０６）と、第２の入力（４２４）と、第３の入力（４０２）と、第４の入力（４３０）と、出力（４１４）とを有する、トライステート可能なインバータ（４１０）と、
ｂ）入力（４１４）と出力（４０６）とを有する第１のインバータ（４１２）と、
ｃ）入力（４１４）と出力（４２４）とを有する第２のインバータ（４２６）
とを備え、
ｄ）前記トライステート可能なインバータ（４１０）の前記第１の入力（４０６）は、前記第１のインバータ（４１２）の前記出力（４０６）に接続され、
ｅ）前記第１のインバータ（４１２）の前記入力（４１４）は、前記トライステート可能なインバータ（４１０）の前記出力（４１４）に接続され、
ｆ）前記第２のインバータ（４２６）の前記入力（４１４）は、前記第１のインバータ（４１２）の前記入力（４１４）に接続され、
ｇ）前記第２のインバータ（４２６）の前記出力（４２４）は、前記トライステート可能なインバータ（４１０）の前記第２の入力（４２４）に接続され、
ｈ）前記トライステート可能なインバータ（４１０）の前記第３の入力（４０２）は、あるクロック信号に接続され、
ｉ）前記トライステート可能なインバータ（４１０）の前記第４の入力（４３０）は、前記クロック信号の逆位相に接続され、
ｊ）前記トライステート可能なインバータ（４１０）への前記第１の入力（４０６）が、ソフトエラーイベントによって障害を受ける時には、前記トライステート可能なインバータ（４１０）は、トライステートにされることからなる、トライステート可能なラッチ。
【請求項８】
前記トライステート可能なインバータ（４１０）は、
ａ）ゲート（４２４）、ドレイン（４２０）、及びソース（ＶＤＤ）を有する、第１のＰＦＥＴ（ＭＰ４）と、
ｂ）ゲート（４０６）、ドレイン（４１４）、及びソース（４２０）を有する、第２のＰＦＥＴ（ＭＰ１）と、
ｃ）ゲート（４３０）、ドレイン（４２０）、及びソース（ＶＤＤ）を有する、第３のＰＦＥＴ（ＭＰ６）と、
ｄ）ゲート（４０６）、ドレイン（４１４）、及びソース（４２２）を有する、第１のＮＦＥＴ（ＭＮ１）と、
ｅ）ゲート（４２４）、ドレイン（４２２）、及びソース（ＧＮＤ）を有する、第２のＮＦＥＴ（ＭＮ４）と、
ｆ）ゲート（４０２）、ドレイン（４２２）、及びソース（ＧＮＤ）を有する、第３のＮＦＥＴ（ＭＮ６）
とを備え、
ｇ）前記第１のＰＦＥＴ（ＭＰ４）の前記ソースは、ＶＤＤに接続され、
ｈ）前記第３のＰＦＥＴ（ＭＰ６）の前記ソースは、ＶＤＤに接続され、
ｉ）前記第２のＮＦＥＴ（ＭＮ４）の前記ソースは、ＧＮＤに接続され、
ｊ）前記第３のＮＦＥＴ（ＭＮ６）の前記ソースは、ＧＮＤに接続され、
ｋ）前記第１のＰＦＥＴ（ＭＰ４）の前記ドレイン（４２０）と、前記第３のＰＦＥＴ（ＭＰ６）の前記ドレイン（４２０）とは、前記第２のＰＦＥＴ（ＭＰ１）の前記ソース（４２０）に接続され、
ｌ）前記第２のＰＦＥＴ（ＭＰ１）の前記ドレイン（４１４）と、前記第１のＮＦＥＴ（ＭＮ１）の前記ドレイン（４１４）とは、前記トライステート可能なインバータ（４１０）の前記出力（４１４）に接続され、
ｍ）前記第１のＮＦＥＴ（ＭＮ１）の前記ソース（４２２）は、前記第２のＮＦＥＴ（ＭＮ４）の前記ドレイン（４２２）と、前記第３のＮＦＥＴ（ＭＮ６）の前記ドレイン（４２２）とに接続され、
ｎ）前記第２のＰＦＥＴ（ＭＰ１）の前記ゲート（４０６）と、前記第１のＮＦＥＴ（ＭＮ１）の前記ゲート（４０６）とは、前記トライステート可能なインバータ（４１０）の前記第１の入力（４０６）に接続され、
ｏ）前記第１のＰＦＥＴ（ＭＰ４）の前記ゲート（４２４）と、前記第２のＮＦＥＴ（ＭＮ４）の前記ゲート（４２４）とは、前記トライステート可能なインバータ（４１０）の前記第２の入力（４２４）に接続され、
ｐ）前記第３のＮＦＥＴ（ＭＮ６）の前記ゲート（４０２）は、前記トライステート可能なインバータ（４１０）の前記第３の入力（４０２）に接続され、
ｑ）前記第３のＰＦＥＴ（ＭＰ６）の前記ゲート（４３０）は、前記トライステート可能なインバータ（４１０）の前記第４の入力（４３０）に接続されることからなる、請求項７に記載のトライステート可能なラッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にラッチ設計に関し、特にラッチにおけるソフトエラー耐性を改善することに関する。
【背景技術】
【０００２】
高エネルギーの中性子は、主としてシリコン原子核との衝突によって、物質内でエネルギーを失い、その結果、２次的な反応の連鎖が生じる。電子−正孔対がｐ−ｎ接合を通過する際に、これらの反応は、電子−正孔対の高密度な軌道を堆積させる。堆積した電荷のうちの幾つかは再結合することとなり、別の幾つかは接合接触部において集められることとなる。ある粒子が、ラッチの、影響を受けやすい領域に衝突する時には、蓄積する電荷が、ラッチにおいて格納された値を「反転」させるために必要とされる最小電荷を超える可能性があり、その結果としてソフトエラーが生じる。
【０００３】
結果としてソフトエラーを生じさせる最小電荷は、ラッチの臨界電荷（critical charge）と呼ばれる。ソフトエラーが生じるレート（ＳＥＲ）は、典型的には、ＦＩＴ数（Failures in Time）によって表される。
【０００４】
ソフトエラーの一般的な発生源は、集積回路のパッケージ材料内に存在する微量の放射性同位元素によって放出される可能性があるα（アルファ）粒子である。フリップチップパッケージング技法において用いられる「バンプ」材料が、α粒子の発生源となり得ることもまた認識されている。
【０００５】
ソフトエラーの他の発生源は、高エネルギーな宇宙線と太陽粒子とを含む。高エネルギーな宇宙線と太陽粒子とは、高層大気と反応して、高エネルギーの陽子と中性子とを生成し、それらが地球に降り注ぐ。中性子は、それらがほとんどの人工構造物を貫通することができるので、特に厄介な可能性がある（中性子は１．５２４ｍ（５フィート）のコンクリートを容易に通過することができる）。この影響は、緯度と高度との両方によって変化する。ロンドンにおいて、その影響は、赤道上よりも２倍も悪い。海抜１．６０９ｋｍ（１マイル）のコロラド州デンバーにおいて、その影響は、海抜ゼロレベルのサンフランシスコよりも３倍も悪い。民間航空機内において、その影響は、海抜ゼロレベルにおけるよりも、１００〜８００倍も悪い可能性がある。
【０００６】
放射線によって引き起こされるソフトエラーは、マイクロプロセッサ内、及び他の複雑なＩＣ（集積回路）内の故障率の主な原因の１つになってきている。この種の障害を低減するために、いくつかの手法が提案されてきている。データパス内においてＥＣＣ（誤り訂正符号）か又はパリティを付加することは、アーキテクチャレベルからこの問題にアプローチする。データパス内においてＥＣＣか又はパリティを付加することは、複雑となり、コストがかかる可能性がある。
【０００７】
回路レベルにおいて、ｐ／ｎ接合によって生成されたキャパシタンスに対する、酸化物によって生成されたキャパシタンスの比率を増加させることによって、ＳＥＲを低減することができる。ラッチにおけるキャパシタンスは、とりわけ、ｐ／ｎ接合によって生成されたキャパシタンスと、酸化物によって生成されたキャパシタンスとを含む。高エネルギーの中性子がｐ／ｎ接合を通過する際に、電子／正孔対は生成されるので、ラッチにおけるｐ／ｎ接合の領域（又は面積）の低減が、典型的には、ＳＥＲを減少させる。高エネルギーの中性子が酸化物を通過する時には、著しい数の電子／正孔対は生成されない。結果として、典型的には、ＳＲＡＭセル内のｐ／ｎ接合キャパシタンスに対する酸化物キャパシタンスの比率を増加させることによって、ＳＥＲを低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ラッチにおけるＳＥＲを低減することに対するニーズが当該技術分野において存在する。本発明の一実施形態は、わずか２つの追加トランジスタを追加すると同時に、ラッチにおけるＳＥＲを低減する。
【課題を解決するための手段】
【０００９】
好適実施形態において、本発明は、ラッチにおけるソフトエラーイベントを低減するための回路と方法とを提供する。第１のインバータの入力は、第２のインバータの出力に接続される。第２のインバータの入力は、前記第１のインバータの出力に接続される。前記第１のインバータに対する前記入力が、ソフトエラーイベントによって妨害される（又は障害を受ける）時には、ある信号が前記第１のインバータをトライステート（又はハイインピーダンス状態）にする。
【００１０】
本発明の他の態様と利点とが、本発明の原理を例示する目的で示している添付図面に関連して、以下の詳細な説明から明らかとなってくるであろう。
【発明の効果】
【００１１】
ラッチにおけるＳＥＲを低減することができる。
【実施例】
【００１２】
図１は、転送ゲート、ラッチ、及びインバータの回路図である。入力１００は、転送ゲート１０４の入力に接続される。転送ゲート１０４の出力１０６は、ラッチ１０８の入力／出力に接続される。制御信号１０２は、転送ゲート１０４の入力１００上の信号が、転送ゲート１０４の出力１０６に転送されるタイミングを制御する。出力１０６において現われた信号は、ラッチ１０８において格納される。ラッチ１０８において格納された信号１０６は、インバータ１１６の入力１０６を駆動する。この例において、インバータ１１６の出力１１８は、ラッチ１０８において格納された信号とは反対の意味を有する。この例において、ラッチは、２つのインバータ１１０と１１２とを備え、ここで、一方のインバータ１１０の出力１１４は、他方のインバータ１１２の入力１１４に接続される。一方のインバータ１１２の出力１０６は、他方のインバータ１１０の入力１０６に接続される。
【００１３】
制御信号１０２が、オフに切り替えられた後、ラッチ１０８における信号１０６は、通常、保持される。しかしながら、ソフトエラーイベントが、ラッチにおいて格納された電荷に障害を与える場合には、元の信号が、失われる可能性があり、インバータ１１６の出力１１８は、その元の論理値から変更させられる可能性がある。
【００１４】
図２は、転送ゲート、ラッチ、及びインバータの回路図である。入力２００は、転送ゲート２０４の入力に接続される。転送ゲート２０４の出力２０６は、ラッチ２０８の入力／出力に接続される。制御信号２０２は、転送ゲート２０４の入力２００上の信号が、転送ゲート２０４の出力２０６に転送されるタイミングを制御する。出力２０６において現われた信号は、ラッチ２０８において格納される。ラッチ２０８において格納された信号２０６は、インバータ２１６の入力２０６を駆動する。この例において、インバータ２１６の出力２１８は、ラッチ２０８において格納された信号とは反対の意味を有する。
【００１５】
この例において、ラッチ２０８は、２つのインバータ２１０と２１２とを備え、ここで、一方のインバータ２１０の出力２１４は、他方のインバータ２１２の入力２１４に接続される。一方のインバータ２１２の出力２０６は、他方のインバータ２１０の入力２０６に接続される。この例において、インバータ２１０は、ＰＦＥＴ（Ｐ型ＦＥＴ）のＭＰ１と、ＮＦＥＴ（Ｎ型ＦＥＴ）のＭＮ１とを備える。ＰＦＥＴのＭＰ１と、ＮＦＥＴのＭＮ１とのゲート２０６は接続される。ＰＦＥＴのＭＰ１のソースは、ＶＤＤに接続され、ＮＦＥＴのＭＮ１のソースは、ＧＮＤに接続される。ＰＦＥＴのＭＰ１と、ＮＦＥＴのＭＮ１とのドレインは、ノード２１４に接続される。この例において、、インバータ２１２は、ＰＦＥＴのＭＰ２と、ＮＦＥＴのＭＮ２とを備える。ＰＦＥＴのＭＰ２と、ＮＦＥＴのＭＮ２とのゲート２１４は接続される。ＰＦＥＴのＭＰ２のソースは、ＶＤＤに接続され、ＮＦＥＴのＭＮ２のソースは、ＧＮＤに接続される。ＰＦＥＴのＭＰ２と、ＮＦＥＴのＭＮ２とのドレインは、ノード２０６に接続される。インバータ２１６は、ＰＦＥＴのＭＰ３とＮＦＥＴのＭＮ３とを備える。ＰＦＥＴのＭＰ３と、ＮＦＥＴのＭＮ３とのゲートは、ノード２０６に接続される。ＰＦＥＴのＭＰ３のソースは、ＶＤＤに接続される。ＮＦＥＴのＭＮ３のソースは、グランド（ＧＮＤ）に接続される。ＰＦＥＴのＭＰ３と、ＮＦＥＴのＭＮ３とのドレインは、ノード２１８に接続される。この例において、インバータ２１０、２１２、及び２１６は、仮にＰＦＥＴとＮＦＥＴとを用いて実装されている。インバータの他のインプリメンテーション（又は実装形態）を用いることもできる。
【００１６】
制御信号２０２が、オフに切り替えられた後、ラッチ２０８における信号２０６は、通常、保持される。しかしながら、ソフトエラーイベントが、ラッチにおいて格納された電荷に障害を与える場合には、元の信号が、失われる可能性があり、インバータ２１６の出力２１８は、その元の論理値から変更させられる可能性がある。
【００１７】
図３は、転送ゲート、トライステート可能なラッチ、及びインバータの回路図である。入力３００は、転送ゲート３０４の入力に接続される。転送ゲート３０４の出力３０６は、トライステート可能なラッチ３０８の入力／出力に接続される。制御信号３０２は、転送ゲート３０４の入力３００上における信号が、転送ゲート３０４の出力３０６に転送されるタイミングを制御する。出力３０６において現われた信号は、トライステート可能なラッチ３０８において格納される。トライステート可能なラッチ３０８において格納された信号３０６は、インバータ３１６の入力３０６を駆動する。この例において、インバータ３１６の出力３１８は、トライステート可能なラッチ３０８において記憶された信号とは反対の意味を有する。この例において、トライステート可能なラッチは、インバータ３１０と、トライステート可能なインバータ３１２とを備え、ここで、インバータ３１０の出力３１４は、トライステート可能なインバータ３１２の第１の入力３１４に接続され、トライステート可能なインバータ３１２の出力３０６は、第１のインバータ３１０の入力３０６に接続される。
【００１８】
この例において、インバータ３１０は、ＰＦＥＴのＭＰ１と、ＮＦＥＴのＭＮ１とを備える。ＰＦＥＴのＭＰ１と、ＮＦＥＴのＭＮ１とのゲート３０６は接続される。ＰＦＥＴのＭＰ１のソースは、ＶＤＤに接続され、ＮＦＥＴのＭＮ１のソースは、ＧＮＤに接続される。ＰＦＥＴのＭＰ１と、ＮＦＥＴのＭＮ１とのドレインは、ノード３１４に接続される。この例において、トライステート可能なインバータ３１２は、ＰＦＥＴのＭＰ２、ＰＦＥＴのＭＰ４、ＮＦＥＴのＭＮ４、及びＮＦＥＴのＭＮ２を備える。ＰＦＥＴのＭＰ２と、ＮＦＥＴのＭＮ２とのゲート３１４は接続される。ＰＦＥＴのＭＰ４と、ＮＦＥＴのＭＮ４とのゲート３１８は接続される。ＰＦＥＴのＭＰ４のソースは、ＶＤＤに接続され、ＮＦＥＴのＭＮ４のソースは、ＧＮＤに接続される。ＰＦＥＴのＭＰ４のドレインと、ＰＦＥＴのＭＰ２のソースとは、ノード３２０に接続される。ＰＦＥＴのＭＰ２のドレインと、ＮＦＥＴのＭＮ２のドレインとは、ノード３０６に接続される。ＮＦＥＴ  のＭＮ２のソースと、ＮＦＥＴのＭＮ４のドレインとは、ノード３２２に接続される。インバータ３１６は、ＰＦＥＴのＭＰ３と、ＮＦＥＴのＭＮ３とを備える。ＰＦＥＴのＭＰ３と、ＮＦＥＴのＭＮ３とのゲートは、ノード３０６に接続される。ＰＦＥＴのＭＰ３のソースは、ＶＤＤに接続される。ＮＦＥＴのＭＮ３のソースは、グランド（ＧＮＤ）に接続される。ＰＦＥＴのＭＰ３と、ＮＦＥＴのＭＮ３とのドレインは、ノード３１８に接続される。この例において、インバータ３１０、トライステート可能なインバータ３１２、及びインバータ３１６は、仮にＰＦＥＴとＮＦＥＴとを用いて実装されている。インバータか又はトライステート可能なインバータの他のインプリメンテーション（又は実装形態）を用いることもできる。
【００１９】
制御信号３０２がオフに切り替えられた後、トライステート可能なラッチ３０８における信号３０６は、通常、保持される。しかしながら、ソフトエラーイベントが、ノード３０６において格納された電荷に障害を与える場合には、元の信号は、失われる可能性があり、インバータ３１６の出力３１８は、その元の論理値から変更させられる可能性がある。しかしながら、ソフトエラーイベントが、ノード３１４上において格納された電荷に障害を与える場合には、トライステート可能なインバータ３１２が、トライステート（又はハイインピーダンス状態）となるので、３０６上及びノード３１８上の元の論理は変更されないであろう。
【００２０】
例えば、トライステート可能なラッチ３０８が、そこに格納された論理１を有しており、転送ゲート３０４がオフである場合には、ノード３０６は、論理ハイ値であり、ノード３１８は、論理ロー値であり、ノード３１４は、論理ロー値である。この例において、ソフトエラーイベントが、論理ロー値から論理ハイ値へとノード３１４に障害を与える場合には、ノード３０６は、論理ハイ値のままであり、ノード３１８は、論理ロー値のままであろう。何故ならば、ＰＦＥＴのＭＰ２がオフであり、ＮＦＥＴのＭＮ４がオフであり、このことがトライステート可能なインバータ３１２をトライステート（又はハイインピーダンス）にするからである。トライステート可能なインバータ３１２がトライステートにされるので、ノード３０６は、その元のハイ値を保持し、ノード３１８は、そのロー値を保持する。ノード３０６が論理ハイ値であるので、ノード３１４は変化して、その元の論理ロー値に戻される。ノード３１４がその元の論理ロー値に回復させられるので、トライステート可能なインバータ３１２は、もはやトライステートにはされない。代わりに、トライステート可能なインバータ３１２は、ノード３０６を論理ハイ値へと能動的に駆動する。
【００２１】
別の例は、トライステート可能なラッチ３０８が、そこに格納された論理０を有しており、転送ゲート３０４がオフである場合には、ノード３０６は論理ロー値であり、ノード３１８は、論理ハイ値であり、ノード３１４は、論理ハイ値である。この例において、ソフトエラーイベントが、論理ハイ値から論理ロー値へとノード３１４に障害を与える場合には、ノード３０６は論理ロー値のままであり、ノード３１８は、論理ハイ値のままであろう。何故ならば、ＰＦＥＴのＭＰ４がオフであり、ＮＦＥＴのＭＮ２がオフであり、このことが、トライステート可能なインバータ３１２をトライステートにするからである。トライステート可能なインバータ３１２は、トライステートにされるので、ノード３０６は、その元のロー値を保持し、ノード３１８は、そのハイ論理値を保持する。ノード３０６が論理ロー値であるので、ノード３１４は変化して、その元のハイ論理値に回復させられる。ノード３１４は、その元のハイ論理値に回復させられるので、トライステート可能なインバータ３１２は、もはやトライステートにされない。代わりに、トライステート可能なインバータ３１２は、ノード３０６をロー論理値へと能動的に駆動する。
【００２２】
図４は、転送ゲート、トライステート可能なラッチ、第１のインバータ、及び第２のインバータの回路図である。入力４００は、転送ゲート４０４の入力に接続される。転送ゲート４０４の出力４０６は、トライステート可能なラッチ４０８の入力／出力４０６に接続される。制御信号４０２は、転送ゲート４０４の入力４００上の信号が、転送ゲート４０４の出力４０６に転送されるタイミングを制御する。出力４０６において現われる信号は、トライステート可能なラッチ４０８において格納される。トライステート可能なラッチ４０８において格納された信号４０６は、インバータ４１６の入力４０６を駆動する。この例において、インバータ４１６の出力４１８は、トライステート可能なラッチ４０８において格納された信号の反対の意味を有する。
【００２３】
この例において、トライステート可能なラッチ４０８は、インバータ４１２、インバータ４２６、及びトライステート可能なインバータ４１０を備え、ここで、トライステート可能なインバータ４１０の出力４１４は、インバータ４１２の入力４１４と、インバータ４２６の入力４１４とに接続される。インバータ４１２の出力４０６は、トライステート可能なインバータの入力４０６に接続される。インバータ４２６の出力４２４は、トライステート可能なインバータの入力４２４に接続される。制御信号４０２は、トライステート可能なインバータの入力４０２と、インバータ４２８の入力とに接続される。インバータ４２８の出力４３０は、トライステート可能なインバータの入力に接続される。この例において、インバータ４１２は、ＰＦＥＴのＭＰ２と、ＮＦＥＴのＭＮ２とを備える。ＰＦＥＴのＭＰ２と、ＮＦＥＴのＭＮ２とのゲート４１４は接続される。ＰＦＥＴのＭＰ２のソースは、ＶＤＤに接続され、ＮＦＥＴのＭＮ２のソースは、ＧＮＤに接続される。ＰＦＥＴのＭＰ２と、ＮＦＥＴのＭＮ２とのドレインは、ノード４０６に接続される。この例において、インバータ４２６は、ＰＦＥＴのＭＰ５と、ＮＦＥＴのＭＮ５とを備える。ＰＦＥＴのＭＰ５と、ＮＦＥＴのＭＮ５とのゲート４１４は接続される。ＰＦＥＴ  のＭＰ５のソースは、ＶＤＤに接続され、ＮＦＥＴのＭＮ５のソースは、ＧＮＤに接続される。ＰＦＥＴのＭＰ５と、ＮＦＥＴのＭＮ５とのドレインは、ノード４２４に接続される。この例において、トライステート可能なインバータ４１０は、ＰＦＥＴのＭＰ１、ＰＦＥＴのＭＰ４、ＰＦＥＴのＭＰ６、ＮＦＥＴのＭＮ４、ＮＦＥＴのＭＮ６、及びＮＦＥＴのＭＮ１を備える。ＰＦＥＴのＭＰ１と、ＮＦＥＴのＭＮ１とのゲート４０６は接続される。ＰＦＥＴのＭＰ４と、ＮＦＥＴのＭＮ４とのゲート４２４は接続される。ＮＦＥＴのＭＮ６のゲート４０２は、制御信号４０２に接続される。ＰＦＥＴのＭＰ６のゲート４３０は、インバータ４２８の出力４３０に接続される。ＰＦＥＴのＭＰ４のソースと、ＰＦＥＴのＭＰ６のソースとは、ＶＤＤに接続される。ＮＦＥＴのＭＮ４のソースと、ＮＦＥＴのＭＮ６のソースとは、ＧＮＤに接続される。ＰＦＥＴのＭＰ４のドレイン、ＰＦＥＴのＭＰ６のドレイン、及びＰＦＥＴのＭＰ１のソースは、ノード４２０に接続される。ＰＦＥＴのＭＰ１のドレインと、ＮＦＥＴのＭＮ１のドレインとは、ノード４１４に接続される。ＮＦＥＴのＭＮ１のソース、ＭＮ６のドレイン、及びＮＦＥＴのＭＮ４のドレインは、ノード４２２に接続される。インバータ４１６は、ＰＦＥＴのＭＰ３と、ＮＦＥＴのＭＮ３とを備える。ＰＦＥＴのＭＰ３と、ＮＦＥＴのＭＮ３とのゲートは、ノード４０６に接続される。ＰＦＥＴのＭＰ３のソースは、ＶＤＤに接続される。ＮＦＥＴのＭＮ３のソースは、グランド（ＧＮＤ）に接続される。ＰＦＥＴのＭＰ３と、ＮＦＥＴのＭＮ３とのドレインは、ノード４１８に接続される。この例において、インバータ４１２、トライステート可能なインバータ４１０、インバータ４２６、及びインバータ４１６は、仮にＰＦＥＴとＮＦＥＴとを用いて実装されている。インバータか又はトライステート可能なインバータの他の���ンプリメンテーション（又は実装形態）を用いることもできる。
【００２４】
制御信号４０２がオフに切り替えられた後、トライステート可能なラッチ４０８における信号４０６は、通常、保持される。しかしながら、ソフトエラーイベントが、ノード４１４上に格納された電荷に障害を与える場合には、元の信号が失われる可能性があり、インバータ４１６の出力４１８は、その元の論理値から変更させられる可能性がある。しかしながら、ソフトエラーイベントが、ノード４０６上に格納された電荷に障害を与える場合には、トライステート可能なインバータ４１０がトライステートになるので、ノード４１４上の元の論理値は変更されないであろう。
【００２５】
例えば、トライステート可能なラッチ４０８が、そこに格納された論理１を有しており、転送ゲート４０４が、オフである場合には、ノード４０６は、論理ハイ値であり、ノード４１８は、論理ロー値であり、ノード４１４は、論理ロー値である。ここでもまた、転送ゲート４０４はオフであり、ノード４０２はローであり、ノード４３０はハイである。この例において、ソフトエラーイベントが、論理ハイ値から論理ロー値へとノード４０６に障害を与える場合には、ノード４１４は論理ロー値のままであろう。何故ならば、ＰＦＥＴのＭＰ４、ＰＦＥＴのＭＰ６、ＮＦＥＴのＭＮ６、及びＮＦＥＴのＭＮ１は、オフであり、このことが、トライステート可能なインバータ４１０をトライステートにするからである。ノード４１８は、論理ロー値から論理ハイ値へと一時的に変化するであろう。トライステート可能なインバータ４１０は、トライステートにされるため、ノード４１４は、その元のロー値を保持する。ノード４１４は、論理ロー値であるので、ノード４０６が変化して、その元のハイ論理値に戻される。ノード４０６が、その元のハイ論理値に回復させられるので、ノード４１８は、その元のロー論理値に回復させられる。ノード４０６は、その元のハイ論理値に回復させられるので、トライステート可能なインバータ４１０は、もはやトライステートにされず、代わりに、トライステート可能なインバータ４１０は、ノード４１４をロー論理値へと能動的に駆動する。
【００２６】
別の例は、トライステート可能なラッチ４０８が、そこに格納された論理０を有しており、転送ゲート４０４が、オフである場合には、ノード４０６は論理ロー値であり、ノード４１８は論理ハイ値であり、ノード４１４は論理ハイ値である。ここでもまた、転送ゲート４０４はオフであるので、ノード４０２はローであり、ノード４３０はハイである。この例において、ソフトエラーイベントが、論理ロー値から論理ハイ値へとノード４０６に障害を与える場合には、ノード４１４は、論理ハイ値のままであろう。何故ならば、ＰＦＥＴのＭＰ１、ＰＦＥＴのＭＰ６、ＮＦＥＴのＭＮ６、及びＮＦＥＴのＭＮ４がオフであり、このことが、トライステート可能なインバータ４１０をトライステートにするからである。ノード４１８は、論理ハイ値から論理ロー値へと一時的に変化するであろう。トライステート可能なインバータ４１０は、トライステートにされるので、ノード４１４は、その元のハイ値を保持する。ノード４１４は、論理ハイ値であるため、ノード４０６が変化して、その元のロー論理値に戻される。ノード４０６が、その元のロー論理値に回復させられるので、ノード４１８は、その元のハイ論理値に回復させられる。ノード４０６は、その元のハイ論理値に回復させられるので、トライステート可能なインバータ４１０は、もはやトライステートにされず、代わりに、トライステート可能なインバータ４１０は、ノード４１４をハイ論理値へと能動的に駆動する。
【００２７】
本発明の上述の説明が、図示と説明との目的のため提示されてきた。本発明を網羅することか、又は開示したものと同じ形態に本発明を限定することは、意図されず、上記の教示を考慮して、他の修正と変形とを可能にすることができる。その実施形態は、本発明の原理とその実際的な用途とを最も良く説明することによって、当業者の他者が、様々な実施形態における本発明と、予期される特定用途に適合されるような様々な修正とを最も有効に利用することを可能とするために、選択され且つ説明された。従来技術によって制限された範囲を除いて、添付の特許請求の範囲は、本発明の他の代替の実施形態を含むように解釈されることが意図される。
【図面の簡単な説明】
【００２８】
【図１】従来技術の転送ゲート、ラッチ、及びインバータの回路図である。
【図２】従来技術の転送ゲート、ラッチ、及びインバータの回路図である。
【図３】転送ゲート、トライステート可能なラッチ、及びインバータの回路図である。
【図４】転送ゲート、トライステート可能なラッチ、第１のインバータ、及び第２のインバータの回路図である。
【符号の説明】
【００２９】
３１０  第１のインバータ
３１２  トライステート可能なインバータ
３１６  第２のインバータ
４１０  トライステート可能なインバータ
４１２  第１のインバータ
４２６  第２のインバータ
ＭＮ１  第１のＮＦＥＴ
ＭＮ２  第１のＮＦＥＴ
ＭＮ４  第２のＮＦＥＴ
ＭＮ６  第３のＮＦＥＴ
ＭＰ１  第２のＰＦＥＴ
ＭＰ２  第２のＰＦＥＴ
ＭＰ４  第１のＰＦＥＴ
ＭＰ６  第３のＰＦＥＴ
【図１】
2006129477.tif 000003
【図２】
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【図３】
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【図４】
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