(57)【要約】【課題】  溝の側壁上端部における応力の発生を抑制することができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上に溝１ａを形成する工程と、溝１ａの側壁に熱酸化膜１ｂを形成する工程と、溝１ａの中に、表面が半導体基板１の表面より低い第１の絶縁膜２を埋め込む工程と、溝１ａの側壁の上端部に位置する半導体基板１に、フッ素及び窒素の少なくとも一方を導入する工程とを具備する。第１の絶縁膜２は、例えば素子分離膜である。フッ素及び窒素の少なくとも一方を導入する工程の後に、溝１ａ内に位置する第１の絶縁膜２上に、第２の絶縁膜１５を形成する工程と、第２の絶縁膜１５をエッチバックすることにより、溝１ａの側壁の上部を覆うサイドウォールを形成する工程とを具備してもよい。【選択図】      図１
2006303005.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に溝を形成する工程と、
前記溝の側壁に熱酸化膜を形成する工程と、
前記溝の中に、表面が前記半導体基板の表面より低い第１の絶縁膜を埋め込む工程と、
前記溝の側壁の上端部に位置する前記半導体基板に、フッ素及び窒素の少なくとも一方を導入する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板上に、開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記溝の側壁に熱酸化膜を形成する工程と、
前記マスク膜上、前記開口部内、及び前記溝内に、第１の絶縁膜を形成する工程と、
前記マスク膜上及び前記開口部内それぞれに位置する前記第１の絶縁膜、並びに前記溝内に位置する第１の絶縁膜の上部を除去することにより、前記溝の側壁の上部を露出し、かつ前記溝の前記側壁の上部に位置する前記熱酸化膜を除去する工程と、
前記溝の側壁の上端部に位置する前記半導体基板に、フッ素及び窒素の少なくとも一方を導入する工程と、
前記マスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記マスク膜は、酸化シリコン膜である第１のマスク膜、及び窒化シリコン膜である第２のマスク膜をこの順に積層した膜であり、
前記マスク膜を除去する工程は、
前記第２のマスク膜を除去する工程と、
前記溝内に位置する前記第１の絶縁膜、前記サイドウォール、及び前記溝の周囲に位置する前記第１のマスク膜を、レジスト膜で覆う工程と、
前記レジスト膜をマスクとして前記第１のマスク膜をエッチングする工程と、
を具備する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記フッ素及び窒素の少なくとも一方を導入する工程の後に、
前記溝内に位置する前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチバックすることにより、前記溝の側壁の上部を覆うサイドウォールを形成する工程と、
を具備する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールは酸化シリコン膜又は窒化シリコン膜である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記溝の中に埋め込まれた第１の絶縁膜は素子分離膜である請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記フッ素及び窒素の少なくとも一方を導入する工程の後に、前記半導体基板を熱酸化することにより、ゲート酸化膜を形成する工程を具備する請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板に形成された溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれ、表面が前記半導体基板の表面より低い第1の絶縁膜と、
を具備し、
前記溝の側壁の上端部には、フッ素及び窒素の少なくとも一方が導入されている半導体装置。
【請求項９】
半導体基板と、
前記半導体基板に形成され、素子領域の他の領域から分離する溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれ、表面が前記半導体基板の表面より低い素子分離膜と、
前記素子領域に位置する前記半導体基板に形成されたゲート酸化膜と、
を具備し、
前記溝の側壁の上端部には、フッ素及び窒素の少なくとも一方が導入されている半導体装置。
【請求項１０】
前記第1の絶縁膜の表面上に形成され、前記溝の側壁の上部を覆うサイドウォールを更に具備する請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の溝に絶縁物を埋め込んだ半導体装置の製造方法及び半導体装置に関する。特に本発明は、溝の側壁上端部における応力の発生を抑制することができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図６（Ａ）〜（Ｃ）の各図は、従来の半導体装置の製造方法を説明する為の断面図である。
まず、図６（Ａ）に示すように、シリコン基板１０１上に酸化シリコン膜１１２及び窒化シリコン膜１１３を、この順に形成する。次いで窒化シリコン膜１１３及び酸化シリコン膜１１２に開口部を形成する。次いで、窒化シリコン膜１１３をマスクとして、シリコン基板１０１をエッチングする。これにより、シリコン基板１０１には溝１０１ａが形成される。
【０００３】
次いで、溝１０１ａの側壁に熱酸化膜１０１ｂを形成する。これにより、溝１０１ａの角部は丸くなる。次いで、溝１０１ａの中及び窒化シリコン膜１１３上に、酸化シリコン膜１０２ａをＣＶＤ法により形成する。
【０００４】
次いで、図６（Ｂ）に示すように、窒化シリコン膜１１３上に位置する酸化シリコン膜１０２ａ、及び窒化シリコン膜１１３を、ＣＭＰ法を用いて研磨除去する。このとき、窒化シリコン膜１１３を少し残す。次いで、残っている窒化シリコン膜１１３、及び酸化シリコン膜１１２をエッチングにより除去する。これにより、シリコン基板１０１には素子分離膜１０２が埋め込まれる。このとき、素子分離膜１０２の周辺部に窪みが形成される。（例えば特許文献１参照）。
【特許文献１】特開２００４−２８１６９１号公報（図５乃至図７）
【０００５】
次いで、図６（Ｃ）に示すように、シリコン基板１０１を熱酸化することにより、ゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜１０３上にはゲート電極１０４が形成される。次いで、低濃度不純物領域１０６ａ，１０６ｂ、サイドウォール１０５、並びにソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記した構造では、溝の側壁において、熱酸化膜と半導体基板の界面で応力が生じていた。この応力は、溝の側壁の上端部（図６（Ｃ）中符号１０１ｃで示す部分）に集中しやすい。
また、ゲート酸化膜を形成するときに、酸化種である水や酸素が素子分離膜内を透過する。このため、ゲート酸化膜形成時に、溝の側壁に形成された熱酸化膜が厚くなり、溝の側壁の上端部に加わる応力が増大していた。
【０００７】
溝の側壁の上端部に応力が集中すると、上端部に位置する半導体基板に欠陥が生じることがある。溝の上端部は、トランジスタ等の半導体装置と直接接する部分であるため、この部分に欠陥が生じると半導体装置の特性が低下してしまう。
このため、溝の側壁上端部において、熱酸化膜と半導体基板の界面での応力発生を抑制する必要がある。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、絶縁物が埋め込まれる溝の側壁上端部における応力の発生を抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に溝を形成する工程と、
前記溝の側壁に熱酸化膜を形成する工程と、
前記溝の中に、表面が前記半導体基板の表面より低い第１の絶縁膜を埋め込む工程と、
前記溝の側壁の上端部に位置する前記半導体基板に、フッ素及び窒素の少なくとも一方を導入する工程とを具備する。
【００１０】
本発明に係る他の半導体装置の製造方法は、半導体基板上に、開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記溝の側壁に熱酸化膜を形成する工程と、
前記マスク膜上、前記開口部内、及び前記溝内に、第１の絶縁膜を形成する工程と、
前記マスク膜上及び前記開口部内それぞれに位置する前記第１の絶縁膜、並びに前記溝内に位置する第１の絶縁膜の上部を除去することにより、前記溝の側壁の上部を露出し、かつ前記溝の前記側壁の上部に位置する前記熱酸化膜を除去する工程と、
前記溝の側壁の上端部に位置する前記半導体基板に、フッ素及び窒素の少なくとも一方を導入する工程と、
前記溝内に位置する前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチバックすることにより、前記溝の側壁の上部を覆うサイドウォールを形成する工程と、
前記マスク膜を除去する工程とを具備する。
【００１１】
前記マスク膜は、酸化シリコン膜である第１のマスク膜、及び窒化シリコン膜である第２のマスク膜をこの順に積層した膜である場合、前記マスク膜を除去する工程は、前記第２のマスク膜を除去する工程と、前記溝内に位置する前記第１の絶縁膜、前記サイドウォール、及び前記溝の周囲に位置する前記第１のマスク膜を、レジスト膜で覆う工程と、前記レジスト膜をマスクとして前記第１のマスク膜をエッチングする工程とを具備してもよい。
【００１２】
これらの半導体装置の製造方法によれば、前記溝の側壁の上端部に位置する前記半導体基板には、フッ素及び窒素の少なくとも一方が導入される。このため、溝の側壁の上端部における応力の発生が抑制される。
前記溝の中に埋め込まれた第１の絶縁膜は、例えば素子分離膜である。
【００１３】
前記フッ素及び窒素の少なくとも一方を導入する工程の後に、前記溝内に位置する前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜をエッチバックすることにより、前記溝の側壁の上部を覆うサイドウォールを形成する工程とを具備してもよい。前記第２の絶縁膜は、例えば酸化シリコン膜又は窒化シリコン膜である。
【００１４】
前記フッ素及び窒素の少なくとも一方を導入する工程の後に、前記半導体基板を熱酸化することにより、ゲート酸化膜を形成する工程を具備してもよい。熱酸化工程において溝の側壁の上端部が酸化されるが、この酸化される部分にはフッ素及び窒素の少なくとも一方が導入されているため、酸化に起因した応力の発生が抑制される。
【００１５】
本発明に係る半導体装置は、  前記半導体基板に形成された溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれ、表面が前記半導体基板の表面より低い第1の絶縁膜と、
を具備し、
前記溝の側壁の上端部には、フッ素及び窒素の少なくとも一方が導入されている。
【００１６】
本発明に係る他の半導体装置は、半導体基板と、
前記半導体基板に形成され、素子領域の他の領域から分離する溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれ、表面が前記半導体基板の表面より低い素子分離膜と、
前記素子領域に位置する前記半導体基板に形成されたゲート酸化膜と、
を具備し、
前記溝の側壁の上端部には、フッ素及び窒素の少なくとも一方が導入されている。
【００１７】
これらの半導体装置において、前記第1の絶縁膜の表面上に形成され、前記溝の側壁の上部を覆うサイドウォールを更に具備してもよい。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。
【００１９】
まず、図１（Ａ）に示すように、シリコン基板１上に、パッド膜としての酸化シリコン膜１２を熱酸化法により形成する。次いで、酸化シリコン膜１２上に窒化シリコン膜１３をＣＶＤ法により形成する。酸化シリコン膜１２の厚さは例えば５ｎｍ以上２０ｎｍ以下であり、窒化シリコン膜１３の厚さは例えば１００ｎｍ以上３００ｎｍ以下である。次いで、窒化シリコン膜１３上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１３上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜１３及び酸化シリコン膜１２をエッチングする。これにより、窒化シリコン膜１３及び酸化シリコン膜１２には開口部１３ａが形成される。次いで、窒化シリコン膜１３をマスクとして、シリコン基板１をエッチングする。これにより、シリコン基板１には溝１ａが形成される。
その後、レジストパターンを除去する。
【００２０】
次いで、シリコン基板１を熱酸化する。これにより、溝１ａの側壁には熱酸化膜１ｂが形成され、溝１ａの角部が丸められる。次いで、溝１ａ及び開口部１３ａそれぞれの中、並びに窒化シリコン膜１３上を含む全面上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、窒化シリコン膜１３をストッパーとしたＣＭＰを行うことにより、窒化シリコン膜１３上に位置する酸化シリコン膜を除去し、かつ溝１ａ及び開口部１３ａの中に位置する酸化シリコン膜の上面を平坦化する。
【００２１】
次いで、開口部１３ａの中に位置する酸化シリコン膜を、ウェットエッチングにより除去する。このようにして、溝１ａには素子分離膜２が埋め込まれる。素子分離膜２の上面は、シリコン基板１の表面より下方に位置する。
【００２２】
このウェットエッチング工程において、パッド膜としての酸化シリコン膜１２のうち、開口部１３ａに面している部分も少し除去される。これにより、開口部１３ａの側面には凹部１２ａが形成される。また、溝１ａの側壁に形成された熱酸化膜１ｂの上部が除去され、溝１ａの側壁上部でシリコン基板１が露出する。
【００２３】
次いで、図１（Ｂ）に示すように、窒化シリコン膜１３をマスクとして、シリコン基板１にフッ素イオン又は窒素イオンの少なくとも一方を注入する。これにより、溝１ａの側壁上部（上端部を含む）に位置するシリコン基板１には、フッ素イオン及び窒素イオンの少なくとも一方が導入された緩衝領域１ｃが形成される。
【００２４】
次いで、図１（Ｃ）に示すように、開口部１３ａの下方に位置する素子分離膜２上を含む全面上に、酸化シリコン膜１５をＣＶＤ法により形成する。このとき、凹部１２ａにも酸化シリコン膜１５が埋め込まれるように、ＣＶＤの条件を調整する。
【００２５】
次いで、図２（Ａ）に示すように、酸化シリコン膜１５をエッチバックする。これにより、素子分離膜２の周辺部上には、溝１ａの側壁上部を覆うサイドウォール２ａが形成される。
【００２６】
次いで、図２（Ｂ）に示すように、窒化シリコン膜１３をＣＭＰ法により研磨する。このとき、窒化シリコン膜１３が酸化シリコン膜１２上に少し残るようにする。次いで、残っている窒化シリコン膜１３をエッチングにより除去する。次いで、酸化シリコン膜１２をエッチングにより除去する。
【００２７】
このエッチング工程において、素子分離膜２の周辺部上にはサイドウォール２ａが形成されているため、本工程において素子分離膜２の周辺部に窪みが形成されることが、抑制される。
【００２８】
次いで、図２（Ｃ）に示すように、シリコン基板１を熱酸化する。これにより、シリコン基板１にはゲート酸化膜３が形成される。本工程において、水や酸素等の酸化種がサイドウォール２ａを透過するため、溝１ａの側壁上部も酸化され、酸化シリコン膜２ｂが形成される。しかし、酸化シリコン膜２ｂは緩衝領域１ｃに形成されており、図１（Ｂ）で示した工程で導入された元素（フッ素及び窒素の少なくとも一方）が含まれている。また、熱酸化膜１ｂの上端部は、緩衝領域１ｃから、図１（Ｂ）で示した工程で導入された元素（フッ素及び窒素の少なくとも一方）を取り込む。これにより、熱酸化膜１ｂの上端部及び酸化シリコン膜２ｂそれぞれにおいて、ＳｉＯＮ、ＳｉＯＦ、又はＳｉＯＮＦが形成され、溝１ａの側壁上端部において応力の発生が抑制される。
【００２９】
また、上記したように、素子分離膜２の周辺部上にはサイドウォール２ａが形成されるため、窪みの形成が抑制される。このため、従来と比べてゲート酸化膜３の端部の薄膜化が抑制され、寄生トランジスタの発生が抑制される。
【００３０】
次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物を注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。
【００３１】
次いで、ゲート電極４を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物を注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして、シリコン基板１にはトランジスタが形成される。
【００３２】
以上、本発明の第１の実施形態によれば、素子分離膜２が埋め込まれる溝１ａの側壁上部には、フッ素及び窒素の少なくとも一方が導入される。このため、その後の熱酸化工程において、溝１ａの側壁上部に酸化シリコン膜２ｂが形成されても、溝１ａの側壁上端部における応力の発生を抑制できる。また、溝１ａの側壁に形成された熱酸化膜１ｂにも窒素及びフッ素の少なくとも一方が拡散するため、熱酸化膜１ｂに起因する溝１ａの側壁上端部における応力の発生を抑制できる。
このため、トランジスタの不純物領域７ａ，７ｂに欠陥が入ってリーク電流が発生することを抑制できる。従って、トランジスタの特性低下が抑制される。
【００３３】
また、素子分離膜２の周辺部上にはサイドウォール２ａが形成されるため、窪みの形成が抑制される。このため、従来と比べてゲート酸化膜３の端部の薄膜化が抑制され、寄生トランジスタの発生が抑制される。
【００３４】
図３の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、素子分離膜の周辺部上に形成されるサイドウォールが窒化シリコンによって形成される点を除いて、第１の実施形態と同一である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３５】
まず、図３（Ａ）に示すように、シリコン基板１上に酸化シリコン膜１２及び窒化シリコン膜１３を形成し、さらに開口部１３ａを形成する。次いで、シリコン基板１に溝１ａ、熱酸化膜１ｂ、及び緩衝領域１ｃを形成し、溝１ａに素子分離膜２を埋め込む。これらの工程の詳細は、第１の実施形態と同一である。
【００３６】
次いで、開口部１３ａの下方に位置する素子分離膜２上を含む全面上に、窒化シリコン膜１６をＣＶＤ法により形成する。窒化シリコン膜１６の厚さは、例えば５０ｎｍ以上３００ｎｍ以下である。このとき、凹部１２ａにも窒化シリコン膜１６が埋め込まれるように、ＣＶＤの条件を調整する。
【００３７】
次いで、図３（Ｂ）に示すように、窒化シリコン膜１６をエッチバックする。これにより、素子分離膜２の周辺部上にはサイドウォール２ａが形成される。また、窒化シリコン膜１３の表面もエッチングされる。なお、この状態においてサイドウォール２ａは、第１の実施形態より大きい（図示せず）。
次いで、窒化シリコン膜１３を、第１の実施形態と同一の方法を用いて除去する。この工程において、サイドウォール２ａは小さくなる。
【００３８】
次いで、図３（Ｃ）に示すように、酸化シリコン膜１２、サイドウォール２ａ、及び素子分離膜２それぞれを含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これによりレジストパターン５０が形成される。レジストパターン５０は、サイドウォール２ａ、素子分離膜２、及びサイドウォール２ａの周囲に位置する酸化シリコン膜１２それぞれを覆っている。
【００３９】
次いで、レジストパターン５０をマスクとして酸化シリコン膜１２をエッチングする。これにより、酸化シリコン膜１２は、素子分離膜２の周辺に位置する部分を除いて除去される。
【００４０】
その後、図３（Ｄ）に示すように、レジストパターン５０を除去する。次いで、シリコン基板１を熱酸化することにより、ゲート酸化膜３を形成する。この熱酸化工程において、溝１ａの側壁に形成された熱酸化膜１ｂにも窒素及びフッ素の少なくとも一方が拡散するため、熱酸化膜１ｂに起因した、溝１ａの側壁上端部における応力の発生を抑制できる。また、素子分離膜２の周辺部上にはサイドウォール２ａが形成されるため、窪みの形成が抑制される。このため、従来と比べてゲート酸化膜３の端部の薄膜化が抑制され、寄生トランジスタの発生が抑制される。
【００４１】
次いで、ゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は第１の実施形態と同一である。このようにして、トランジスタが形成される。
このように、本実施形態においても、熱酸化膜１ｂに起因した、溝１ａの側壁上端部における応力の発生を抑制できる。従って、トランジスタの特性低下を抑制できる。また、従来と比べてゲート酸化膜３の端部の薄膜化が抑制され、寄生トランジスタの発生が抑制される。
【００４２】
図４及び図５の各図は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、高耐圧である第１のトランジスタと、第１のトランジスタより低耐圧である第２のトランジスタとを、同一のシリコン基板１上に形成する方法である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４３】
まず、図４（Ａ）に示すように、第１のトランジスタが形成される第１の素子領域１０ａ、及び第２のトランジスタが形成される第２の素子領域１０ｂそれぞれにおいて、シリコン基板１に溝１ａを形成する。次いで、緩衝領域１ｃを形成した後、溝１ａに素子分離膜２を埋め込む。次いで、素子分離膜２表面の周辺部上に、サイドウォール２ａを形成する。これらの工程は、第１の実施形態と同一である。素子分離膜２の周辺部上にはサイドウォール２ａが形成されるため、素子分離膜２の周辺部に窪みが形成されることが抑制される。
【００４４】
次いで、図４（Ｂ）に示すように、シリコン基板１を熱酸化する。これにより、第１の素子領域１０ａに位置するシリコン基板１には、第１のトランジスタのゲート酸化膜３ａが形成される。また、第２の素子領域１０ｂに位置するシリコン基板にも酸化シリコン膜３ｃが形成される。緩衝領域１ｃが形成されているため、第１の実施形態と同様の作用により、この熱酸化工程において、熱酸化膜１ｂに起因して溝１ａの側壁上端部で応力が発生することが抑制される。また、素子分離膜２の周辺部に窪みが形成されることが抑制されているため、この熱酸化工程において、ゲート酸化膜３ａの端部の薄膜化が抑制される。
なお、本工程において形成されるゲート酸化膜３ａの厚さは、第１のトランジスタの動作電圧に耐えるには不十分である。
【００４５】
次いで、図４（Ｃ）に示すように、第１の素子領域１０ａ及び第２の素子領域１０ｂそれぞれを含む全面上に、フォトレジスト膜５１を塗布し、フォトレジスト膜５１を露光及び現像する。これにより、第１の素子領域１０ａはフォトレジスト膜５１で覆われるが、第２の素子領域１０ｂからはフォトレジスト膜５１が除去される。次いで、フォトレジスト膜５１をマスクとしてエッチングを行い、第２の素子領域１０ｂに位置する酸化シリコン膜３ｃを除去する。
【００４６】
その後、図５（Ａ）に示すように、フォトレジスト膜５１を除去する。次いで、シリコン基板１を再び熱酸化する。これにより、第２の素子領域１０ｂに位置するシリコン基板１には、第２のトランジスタのゲート酸化膜３ｂが形成される。また、第１のトランジスタのゲート酸化膜３ａも厚くなり、第１のトランジスタの動作電圧に耐えることができるようになる。
【００４７】
緩衝領域１ｃが形成されているため、第１の実施形態と同様の作用により、この熱酸化工程において、熱酸化膜１ｂに起因して溝１ａの側壁上端部で応力が発生することが抑制される。また、素子分離膜２の周辺部に窪みが形成されることが抑制されているため、この熱酸化工程において、ゲート酸化膜３ａ，３ｂの端部の薄膜化が抑制される。
【００４８】
次いで、図５（Ｂ）に示すように、第１の素子領域１０ａ、及び第２の素子領域１０ｂそれぞれに、ゲート電極４、低濃度不純物領域６ａ，６ｂ、サイドウォール５、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は、第１の実施形態と同一である。
このようにして、第１の素子領域１０ａには高耐圧のトランジスタが形成され、第２の素子領域１０ｂには低耐圧のトランジスタが形成される。
【００４９】
以上、本実施形態によれば、第１の実施形態と同様の作用により、ゲート酸化膜３ａ，３ｂを形成する工程において、熱酸化膜１ｂに起因して溝１ａの側壁上端部で応力が発生することが抑制される。従って、トランジスタの特性低下が抑制される。
また、素子分離膜２の周辺部に窪みが形成されることが抑制されているため、ゲート酸化膜３ａ，３ｂの端部の薄膜化が抑制される。従って、寄生トランジスタの発生が抑制される。
【００５０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第１の実施形態において、酸化シリコン膜１５の代わりに窒化シリコン膜を形成してもよい。また、第２の実施形態において、窒化シリコン膜１６の代わりに酸化シリコン膜を形成してもよい。また、第３の実施形態において、第２の実施形態で示した方法を用いてもよい。
【００５１】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５２】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図４】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図５】（Ａ）は図４（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図６】（Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【符号の説明】
【００５３】
１…シリコン基板、１ａ，１０１ａ…溝、１ｂ，１０１ｂ…熱酸化膜、１ｃ…緩衝領域、２，１０２…素子分離膜、２ａ…周辺部被覆膜、３，３ａ，３ｂ，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、１０ａ…第１の素子領域、１０ｂ…第２の素子領域、１２，１４，１５，１１２…酸化シリコン膜、１２ａ…凹部、１３，１６，１１３…窒化シリコン膜、５０…レジストパターン、５１…フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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