(57)【要約】      （修正有）【課題】ＰＭＯＳ領域およびＮＭＯＳ領域それぞれの特性に合うソース／ドレイン領域の形成方法の提供。【解決手段】ＰＭＯＳ領域Ｒ２と、ＮＭＯＳ領域Ｒ１とに区分定義された半導体基板を提供する段階と、前記半導体基板の全面に第１イオン注入障壁絶縁膜１６を形成する段階と、前記ＮＭＯＳ領域以外の領域にフォトレジストパターンを形成して前記ＮＭＯＳ領域を露出させた後、イオン注入工程を行い、前記ＮＭＯＳ領域の半導体基板内にＮＭＯＳ領域ＬＤＤ領域を形成する段階と、前記フォトレジストパターンの除去工程を行い、前記フォトレジストパターンを除去すると同時に前記ＮＭＯＳ領域の前記第１イオン注入障壁絶縁膜を所定の厚さ除去して第２イオン注入障壁絶縁膜を形成する段階とを含む。【選択図】      図３
2006295174.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳ用ゲート電極パターンが備えられたＰＭＯＳ領域と、ＮＭＯＳ用ゲート電極パターンが備えられたＮＭＯＳ領域とに区分定義された半導体基板を提供する段階と、
前記半導体基板の全面に第１イオン注入障壁絶縁膜を形成する段階と、
前記ＮＭＯＳ領域以外の領域にフォトレジストパターンを形成して前記ＮＭＯＳ領域を露出させた後、イオン注入工程を行い、前記ＮＭＯＳ領域の半導体基板内にＮＭＯＳ用ＬＤＤ領域を形成する段階と、
前記フォトレジストパターンの除去工程であるストリップ工程を行い、前記フォトレジストパターンを除去すると同時に前記ＮＭＯＳ領域の前記第１イオン注入障壁絶縁膜を所定の厚さ除去して第２イオン注入障壁絶縁膜を形成する段階と、
前記第２イオン注入障壁絶縁膜が形成された結果物において前記ＰＭＯＳ領域が露出されるようにした後イオン注入工程を行い、前記ＰＭＯＳ領域の半導体基板内にＰＭＯＳ用ポケット領域を形成する段階と、
前記ＰＭＯＳ用ゲート電極パターン及び前記ＮＭＯＳ用ゲート電極パターンそれぞれの側壁にスペーサを形成する段階と、
前記スペーサが備えられたＰＭＯＳ用ゲート電極パターンが形成された結果物において前記ＰＭＯＳ領域が露出されるようにした後イオン注入工程を行い、前記ＰＭＯＳ用ポケット領域が形成された半導体基板内にＰＭＯＳ用ソース／ドレイン領域を形成する段階と、
前記スペーサが備えられたＮＭＯＳ用ゲート電極パターンが形成された結果物において前記ＮＭＯＳ領域が露出されるようにした後イオン注入工程を行い、前記ＮＭＯＳ用ＬＤＤ領域が形成された半導体基板内にＮＭＯＳ用ソース／ドレイン領域を形成する段階とを含むことを特徴とする半導体素子のソース／ドレイン領域形成方法。
【請求項２】
前記第１イオン注入障壁絶縁膜は、
前記ＰＭＯＳ用ソース／ドレイン領域を形成するためのイオン注入工程の際にイオン注入障壁絶縁膜としての役割を行うことを特徴とする請求項１に記載の半導体素子のソース／ドレイン領域形成方法。
【請求項３】
前記第２イオン注入障壁絶縁膜は、
前記ＮＭＯＳ用ソース／ドレイン領域を形成するためのイオン注入工程の際にイオン注入障壁絶縁膜としての役割を行うことを特徴とする請求項１に記載の半導体素子のソース／ドレイン領域形成方法。
【請求項４】
前記ストリップ工程は、１００：１の割合を有するＢＯＥ溶液を用いて９０秒〜１５０秒間行われることを特徴とする請求項１に記載の半導体素子のソース／ドレイン領域形成方法。
【請求項５】
前記第１イオン注入障壁絶縁膜は、酸化膜、窒化膜、ＵＳＧ膜およびＰＳＧ膜のいずれか一つを形成し、１８０Å〜２２０Åの厚さにすることを特徴とする請求項１に記載の半導体素子のソース／ドレイン領域形成方法。
【請求項６】
前記第２イオン注入障壁絶縁膜は、４５Å〜５５Åの厚さにすることを特徴とする請求項１に記載の半導体素子のソース／ドレイン領域形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、半導体素子のソース／ドレイン領域形成方法に関する。
【背景技術】
【０００２】
半導体素子のソース／ドレイン領域形成工程において、半導体基板に対して保護の役割を行うスクリーン絶縁膜として定義されるイオン注入障壁絶縁膜を半導体基板上に蒸着した後、前記ソース／ドレイン領域を形成するイオン注入工程を行う。
【０００３】
ところが、ＰＭＯＳ領域とＮＭＯＳ領域に区分定義された半導体基板上に同一厚さのイオン注入障壁絶縁膜を形成した後、各領域にイオン注入工程を行ってソース／ドレイン領域を形成すると、ＰＭＯＳ領域及びＮＭＯＳ領域それぞれの特性に合うソース／ドレイン領域が形成されることが難しくなるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、ＰＭＯＳ領域及びＮＭＯＳ領域それぞれの特性に合うソース／ドレイン領域を形成するようにする半導体素子のソース／ドレイン領域形成方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明の思想は、ＰＭＯＳ用ゲート電極パターンが備えられたＰＭＯＳ領域と、ＮＭＯＳ用ゲート電極パターンが備えられたＮＭＯＳ領域とに区分定義された半導体基板を提供する段階と、前記半導体基板の全面に第１イオン注入障壁絶縁膜を形成する段階と、前記ＮＭＯＳ領域以外の領域にフォトレジストパターンを形成して前記ＮＭＯＳ領域を露出させた後、イオン注入工程を行い、前記ＮＭＯＳ領域の半導体基板内にＮＭＯＳ領域ＬＤＤ領域を形成する段階と、前記フォトレジストパターンの除去工程であるストリップ工程を行い、前記フォトレジストパターンを除去すると同時に前記ＮＭＯＳ領域の前記第１イオン注入障壁絶縁膜を所定の厚さ除去して第２イオン注入障壁絶縁膜を形成する段階と、前記第２イオン注入障壁絶縁膜が形成された結果物において前記ＰＭＯＳ領域が露出されるようにした後イオン注入工程を行い、前記ＰＭＯＳ領域の半導体基板内にＰＭＯＳ用ポケット領域を形成する段階と、前記ＰＭＯＳ用ゲート電極パターン及び前記ＮＭＯＳ用ゲート電極パターンそれぞれの側壁にスペーサを形成する段階と、前記スペーサが備えられたＰＭＯＳ用ゲート電極パターンが形成された結果物において前記ＰＭＯＳ領域が露出されるようにした後イオン注入工程を行い、前記ＰＭＯＳ用ポケット領域が形成された半導体基板内にＰＭＯＳ用ソース／ドレイン領域を形成する段階と、前記スペーサが備えられたＮＭＯＳ用ゲート電極パターンが形成された結果物において前記ＮＭＯＳ領域が露出されるようにした後イオン注入工程を行い、前記ＮＭＯＳ用ＬＤＤ領域が形成された半導体基板内にＮＭＯＳ用ソース／ドレイン領域を形成する段階とを含む。
【０００６】
前記第１イオン注入障壁絶縁膜は、前記ＰＭＯＳ用ソース／ドレイン領域を形成するためのイオン注入工程の際にイオン注入障壁絶縁膜としての役割を行っても良い。
【０００７】
前記第２イオン注入障壁絶縁膜は、前記ＮＭＯＳ用ソース／ドレイン領域を形成するためのイオン封入工程の際にイオン注入障壁絶縁膜としての役割を行っても良い。
【０００８】
前記ストリップ工程は、１００：１の割合を有するＢＯＥ溶液を用いて９０秒〜１５０秒間行われても良い。
【０００９】
前記第１イオン注入障壁絶縁膜は、酸化膜、窒化膜、ＵＳＧ膜及びＰＳＧ膜のいずれか一つを形成し、１８０Å〜２２０Åの厚さにしても良い。
【００１０】
前記第２イオン注入障壁絶縁膜は、４５Å〜５５Åの厚さにしても良い。
【発明の効果】
【００１１】
上述したように、本発明によれば、ＮＭＯＳ領域及びＰＭＯＳ領域それぞれに適した厚さのイオン注入障壁絶縁膜を形成した後、領域それぞれにソース／ドレイン領域形成工程を行うことにより、ＰＭＯＳ領域及びＮＭＯＳ領域それぞれの特性に合うソース／ドレイン領域が形成されるようにするという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。なお、ある膜が他の膜または半導体基板の「上」にあるまたは接触していると記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することも、その間に第３の膜が介在されることも含む。
【００１３】
図１〜図３は、本発明の好適な一実施例に係る半導体素子のソース／ドレイン領域を形成するための断面図である。
【００１４】
図１（ａ）を参照すると、ＮＭＯＳ領域Ｒ１とＰＭＯＳ領域Ｒ２が区分定義された半導体基板の非活性領域に素子分離膜１１を形成し、前記ＮＭＯＳ領域Ｒ１にはゲート酸化膜１２によって半導体基板と絶縁されたＮＭＯＳ用ゲート電極パターン１４ｂを形成し、前記ＰＭＯＳ領域Ｒ２にはゲート酸化膜１２によって半導体基板と絶縁されたＰＭＯＳ用ゲート電極パターン１４ａを形成する。
【００１５】
前記素子分離膜１１はＳＴＩ（Shallow Trench Isolation)工程などによって形成することができ、ゲート電極パターン１４ａ、１４ｂはゲート酸化膜及びゲート電極用ポリシリコン膜を順次形成した後、パターニングして形成することができる。
【００１６】
図１（ｂ）を参照すると、前記結果物の半導体基板１０の全面に第１イオン注入障壁絶縁膜となるＰＭＯＳ用イオン注入障壁絶縁膜１６ａを形成する。
【００１７】
前記ＰＭＯＳ用イオン注入障壁絶縁膜１６ａは、ＰＭＯＳ領域に行われるイオン注入工程の際に半導体基板に対してイオン注入障壁絶縁膜として保護の役割を行うスクリーン絶縁膜として定義される膜質であって、本段階では、ＰＭＯＳ領域Ｒ２及びＮＭＯＳ領域Ｒ１の両方ともに形成した後、後続の工程によってＰＭＯＳ領域Ｒ２にのみ前記厚さのＰＭＯＳ用イオン注入障壁絶縁膜１６ａが残存するようにする。前記ＰＭＯＳ用イオン注入障壁絶縁膜１６ａは、酸化膜、窒化膜、ＵＳＧ（undoped silicate glass）膜及びＰＳＧ（phosphorous silicate glass）膜のいずれか一つを形成し、１８０Å〜２２０Å程度の厚さに形成する。
【００１８】
図１（ｃ）を参照すると、前記ＮＭＯＳ領域Ｒ１が露出されるようにＮＭＯＳ領域Ｒ１以外の領域にフォトレジストパターン（図示せず）を形成してＮＭＯＳ領域Ｒ１を露出させた後、前記ＮＭＯＳ用ゲート電極パターン１４ｂ及び前記フォトレジストパターン（図示せず）をイオン注入用マスクとして半導体基板１０内にイオン注入工程を行い、ＮＭＯＳ領域Ｒ１の半導体基板１０内にＮＭＯＳ用ＬＤＤ(Lightly Doped Drain)領域１８を形成する。
【００１９】
前記ＮＭＯＳ用ＬＤＤ領域１８を形成するためのイオン注入工程の際にＰＭＯＳ用イオン注入障壁絶縁膜１６ａがスクリーン絶縁膜としての役割を行う。
【００２０】
次いで、前記ＮＭＯＳ用ＬＤＤ領域１８が形成された結果物のフォトレジストパターン（図示せず）を除去する除去工程であるストリップ工程を行うが、このストリップ工程の際、ＮＭＯＳ領域Ｒ１に形成された第１イオン注入障壁絶縁膜であるＰＭＯＳ用イオン注入障壁絶縁膜１６ａを所定の厚さ除去して、ＮＭＯＳ領域Ｒ１には第２イオン注入障壁絶縁膜であるＮＭＯＳ用イオン注入障壁絶縁膜１６ｂを形成する。
【００２１】
前記ストリップ工程は、１００：１の割合を有するＢＯＥ（Buffered Oxide Etchant；緩衝酸化膜エッチング）溶液を用いて９０秒〜１５０秒間行い、前記形成されたフォトレジストパターン（図示せず）を除去すると同時にＮＭＯＳ領域Ｒ１に前記ＰＭＯＳ用イオン注入障壁絶縁膜１６ａが４５Å〜５５Å程度の厚さのみ残るようにして、ＮＭＯＳ用イオン注入障壁絶縁膜１６ｂが形成されるようにする。
【００２２】
次いで、前記ストリップ工程を完了した後、前記ストリップ工程に対する洗浄工程を行うが、この工程によって前記残存した４５Å〜５５Å程度の厚さが所定の厚ささらにエッチングできるようにする。
【００２３】
図２（ａ）を参照すると、第２イオン注入障壁絶縁膜となる前記ＮＭＯＳ用イオン注入障壁絶縁膜１６ｂが形成された結果物上のＰＭＯＳ領域Ｒ２を露出させるフォトレジストパターン（図示せず）を形成し、前記ＰＭＯＳ用ゲート電極パターン１４ａ及び前記フォトレジストパターン（図示せず）をイオン注入用マスクとして半導体基板１０内にイオン注入工程を行い、ＰＭＯＳ領域Ｒ２の半導体基板１０内にＰＭＯＳ用ポケット領域２０を形成する。
【００２４】
前記ＰＭＯＳ用ポケット領域２０を形成するためのイオン注入工程の際、ＰＭＯＳ用イオン注入障壁絶縁膜１６ａが前記ＮＭＯＳ用ＬＤＤ領域１８を形成するためのイオン注入工程時と同様にイオン注入障壁絶縁膜としての役割を行う。
【００２５】
次いで、前記ＰＭＯＳ用ポケット領域２０が形成された結果物のフォトレジストパターン（図示せず）を除去するストリップ工程を行うが、このストリップ工程の際には、前記ＮＭＯＳ用イオン注入障壁絶縁膜１６ｂの形成とは異なり、ＢＯＥ（Buffered Oxide Etchant；緩衝酸化膜エッチング）溶液を使用していない状態で行い、前記ＰＭＯＳ用イオン注入障壁絶縁膜１６ａが１８０Å〜２２０Å程度の厚さだけ残るようにする。
【００２６】
図２（ｂ）を参照すると、前記結果物に形成されたＰＭＯＳ用ゲート電極パターン１４ａ及びＮＭＯＳ用ゲート電極パターン１４ｂそれぞれの側壁にスペーサ２２ａ、２２ｂを形成する。
【００２７】
図２（ｃ）を参照すると、前記スペーサ２２ａ、２２ｂが備えられた結果物において前記ＰＭＯＳ領域Ｒ２が露出されるようにフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターン（図示せず）、ＰＭＯＳ用ゲート電極パターン１４ａ、ゲート電極の側壁に形成されたスペーサ２２ａをイオン注入用マスクとしてイオン注入工程を行い、ＰＭＯＳ用ポケット領域２０が形成された半導体基板１０内にＰＭＯＳ用ソース／ドレイン領域２４を形成する。その後、前記フォトレジストパターン（図示せず）を除去するストリップ工程を行う。
【００２８】
前記ＰＭＯＳ用ソース／ドレイン領域２４の形成工程の際に前記ＰＭＯＳ用イオン注入障壁絶縁膜１６ａがイオン注入用スクリーン絶縁膜として作用する。
【００２９】
第２イオン注入障壁絶縁膜となる前記ＮＭＯＳ用イオン注入障壁絶縁膜１６ｂと同じ厚さ、すなわち４５Å〜５５Å以下の厚さで前記ＰＭＯＳ用ソース／ドレイン領域２４形成工程を行うと、注入されたイオンのチャネリング現象が誘発されるが、本発明でのように前記ＰＭＯＳ領域Ｒ１にのみＰＭＯＳ用イオン注入障壁絶縁膜１６ａを形成した後、ＰＭＯＳ用ソース／ドレイン領域２４の形成工程を行うと、注入されたイオンのチャネリング現象を防止することができて浅い接合の形成に有利になる。
【００３０】
前記ＰＭＯＳ用ソース／ドレイン領域２４を形成するためのイオン注入工程は、ホウ素イオンなどのＰ型イオンを注入する。
【００３１】
図３を参照すると、前記ＰＭＯＳ用ソース／ドレイン領域２４が備えられた結果物において前記ＮＭＯＳ領域Ｒ１が露出されるようにフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターン（図示せず）、ＮＭＯＳ用ゲート電極パターン１４ｂ、ゲート電極の側壁に形成されたスペーサ２２ｂをイオン注入用マスクとしてイオン注入工程を行い、ＮＭＯＳ用ＬＤＤ領域１８が形成された半導体基板１０内にＮＭＯＳ用ソース／ドレイン領域２６を形成する。その後、前記フォトレジストパターン（図示せず）を除去するストリップ工程を行うことにより、本工程を完了する。
【００３２】
前記ＰＭＯＳ用イオン注入障壁絶縁膜１６ａと同じ厚さ、例えば２００Åの厚さで前記ＮＭＯＳ用ソース／ドレイン領域２６の形成工程を行うと、注入されたイオンに対するリコイル現象が増加するが、本発明でのように前記ＮＭＯＳ領域Ｒ１にのみＮＭＯＳ用イオン注入障壁絶縁膜１６ｂを形成した後、ＮＭＯＳ用ソース／ドレイン領域２６の形成工程を行うと、注入されたイオンに対するリコイル(recoil)現象を減少させることができる。
【００３３】
前記ＮＭＯＳ用ソース／ドレイン領域を形成するためのイオン注入工程は、ヒ素（Ａｓ）イオンなどのＮ型イオンを注入する。
【００３４】
本発明によれば、ＮＭＯＳ領域及びＰＭＯＳ領域それぞれに適した厚さのイオン注入障壁絶縁膜を形成した後、領域それぞれにソース／ドレイン領域形成工程を行うことにより、ＰＭＯＳ領域及びＮＭＯＳ領域それぞれの特性に合うソース／ドレイン領域が形成されるようにする。
【００３５】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で各種変形例または変更例に想到し得るのは本発明の属する分野の当業者には明らかなことであり、それらの変形例または変更例も特許請求の範囲に属する。
【産業上の利用可能性】
【００３６】
本発明の活用例として、半導体素子の製造方法に適用出来、さらに詳しくは、半導体素子のソース／ドレイン領域形成方法に適用出来る。
【図面の簡単な説明】
【００３７】
【図１】本発明の好適な一実施例に係る半導体素子のソース／ドレイン領域形成方法を説明するための断面図である。
【図２】本発明の好適な一実施例に係る半導体素子のソース／ドレイン領域形成方法を説明するための断面図である。
【図３】本発明の好適な一実施例に係る半導体素子のソース／ドレイン領域形成方法を説明するための断面図である。
【符号の説明】
【００３８】
Ｒ１…ＮＭＯＳ領域
Ｒ２…ＰＭＯＳ領域
１６…イオン注入障壁絶縁膜
２４…ＰＭＯＳ用ソース／ドレイン領域
２６…ＮＭＯＳ用ソース／ドレイン領域
【図１】
2006295174.tif 000003
【図２】
2006295174.tif 000004
【図３】
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