(57)【要約】【課題】高耐圧ＭＯＳＦＥＴの駆動能力及び耐圧を向上させる。【解決手段】Ｐ型半導体基板２に形成されたＮ型ウェル領域４にＰ型第２ドレイン領域６が形成されている。第２ドレイン領域６上にＬＯＣＯＳ酸化膜８が形成され、ＬＯＣＯＳ酸化膜８ａ下の領域にＰ型第２ドレイン領域６よりも濃いＰ型不純物濃度をもつＰ型第３ドレイン領域１０が形成されている。Ｎ型ウェル領域４の表面にＬＯＣＯＳ酸化膜８ａに連続してゲート酸化膜１２が形成されている。ゲート酸化膜１２上からＬＯＣＯＳ酸化膜８ａ上にわたってゲート電極１４が形成されている。Ｐ型第２ドレイン領域６の表面近傍にゲート電極１４とは間隔をもってＰ型第１ドレイン領域１６が形成されている。Ｐ型第１ドレイン領域１６はＰ型第２ドレイン領域６及びＰ型第３ドレイン領域１０よりも濃いＰ型不純物濃度をもっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のウェル領域に互いに間隔をもって形成された第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されたチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜に隣接して前記ドレイン領域上に形成された、前記ゲート絶縁膜よりも厚い膜厚をもつ厚膜酸化膜と、前記ゲート絶縁膜上から前記厚膜酸化膜上にわたって形成されたゲート電極とをもつ高耐圧ＭＯＳＦＥＴを備え、
前記ドレイン領域は、前記ゲート電極とは間隔をもって形成された第１ドレイン領域と、前記第１ドレイン領域を覆い、かつ少なくとも前記厚膜酸化膜下を含む領域に形成された第２ドレイン領域と、少なくとも下部部分が前記第２ドレイン領域で覆われており、かつ少なくとも前記厚膜酸化膜下を含む領域に形成された第３ドレイン領域を備え、前記第１ドレイン領域は前記第３ドレイン領域よりも濃い第２導電型不純物濃度をもち、前記第３ドレイン領域は前記第２ドレイン領域よりも濃い第２導電型不純物濃度をもっていることを特徴とする半導体装置。
【請求項２】
前記第３ドレイン領域は前記第２ドレイン領域に完全に覆われている請求項１に記載の半導体装置。
【請求項３】
前記第３ドレイン領域は前記チャネル領域側の側面が前記第２ドレイン領域には覆われていない請求項１に記載の半導体装置。
【請求項４】
前記第３ドレイン領域は前記厚膜酸化膜下の領域のみに形成されている請求項１、２又は３に記載の半導体装置。
【請求項５】
前記第２ドレイン領域及び前記第３ドレイン領域は前記ゲート絶縁膜とは間隔をもって形成されている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ドレイン領域の前記ソース領域側の端部の平面位置は、前記ゲート絶縁膜と前記厚膜酸化膜の境界位置と略一致している請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第１導電型はＰ型であり、前記第２導電型はＮ型である請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第１導電型はＮ型であり、前記第２導電型はＰ型である請求項１から６のいずれかに記載の半導体装置。
【請求項９】
前記厚膜酸化膜はＬＯＣＯＳ酸化膜又はＳＴＩ膜である請求項１から９いずれかに記載の半導体装置。
【請求項１０】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記出力ドライバとして請求項１から９のいずれかに記載の高耐圧ＭＯＳＦＥＴを備えていることを特徴とする半導体装置。
【請求項１１】
請求項１から６のいずれかに記載の半導体装置を形成するための半導体装置の製造方法であって、以下の工程（Ａ）から（Ｇ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板に第１導電型のウェル領域を形成する工程、
（Ｂ）イオン注入法により、前記ウェル領域の所定の領域に第２導電型不純物を注入して第２ドレイン領域を形成する工程、
（Ｃ）少なくとも前記第２ドレイン領域表面の所定の領域に厚膜酸化膜を形成する工程、
（Ｄ）イオン注入法により、前記厚膜酸化膜下を含む領域に第２導電型不純物を注入して、少なくとも下部部分が前記第２ドレイン領域で覆われるように第３ドレイン領域を形成する工程、
（Ｅ）前記ウェル領域表面に前記厚膜酸化膜に隣接してゲート絶縁膜を形成する工程、
（Ｆ）前記ゲート絶縁膜上から前記厚膜酸化膜上にわたってゲート電極を形成する工程、
（Ｇ）イオン注入法により、前記ゲート電極及び前記厚膜酸化膜をマスクにして第２導電型不純物の注入を行なって、前記ウェル領域にソース領域を形成し、前記第２ドレイン領域に第１ドレイン領域を形成する工程。
【請求項１２】
前記工程（Ｂ）において前記第２ドレイン領域のソース領域側の端部の形成を画定するための第２ドレイン領域用レジストパターンの辺の平面位置と、前記工程（Ｃ）において前記厚膜酸化膜のソース領域側の端部の形成を画定するための厚膜酸化膜用レジストパターンの辺の平面位置が一致している請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記工程（Ｂ）において、イオン注入は１００ＫｅＶ以上の加速エネルギーで行なう請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１４】
前記厚膜酸化膜はＬＯＣＯＳ酸化膜又はＳＴＩ膜である請求項１１、１２又は１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
例えば、携帯電話の充電制御機能をもつ半導体集積回路は、通常５〜６Ｖ（ボルト）の電圧で駆動し、定格は約８Ｖに設定されている。ところが、不良品の充電アダプターに接続されることで、内部回路に通常の定格以上の電圧、例えば１２Ｖ〜１８Ｖが印可される場合がある。半導体集積回路としては、上記のような問題が発生した場合であっても、発熱や故障などの不良を発生することなく、内部回路が正常に動作することが望ましい。
また、液晶などの表示系デバイスにおいても１５Ｖ程度の高い電圧帯で、しかも大電流駆動能で動作することが要求されている。つまり、トランジスタの高耐圧化及び大電流化は近年の携帯電話やデジタル通信機器の発展を支えている。
【０００３】
ＭＯＳＦＥＴの定格を上げる手段は様々であるが、その一つとして、ドレイン側のゲート酸化膜下に厚い酸化膜を形成し、その厚い酸化膜の下に第２ドレイン領域を形成する方法が知られている。厚い酸化膜を素子分離用のＬＯＣＯＳ（local oxidation of silicon）酸化膜で形成したＭＯＳＦＥＴはＬＯＣＯＳオフセットトランジスタと呼ばれている。
【０００４】
ＬＯＣＯＳオフセットトランジスタを形成する場合、定格を上げることと駆動能力を上げることは相反する関係になっている。その理由としては、第２ドレイン領域の濃度を高くすると、ゲート絶縁膜付近で電界の集中が著しくなり、ドレイン、半導体基板間の耐圧が低下する。また、第２ドレイン領域と半導体基板間の空乏層の延びが抑制されるので、半導体基板間の耐圧が低下する。逆に、第２ドレイン領域の濃度を低くすると、ドレインの寄生抵抗が高くなり駆動能力が低下する。したがって、両者をより高いレベルで実現するには第２ドレイン領域の構造が鍵を握っている。
【０００５】
第１の従来例として、図１５に示す構造をもつＭＯＳＦＥＴがある（例えば、特許文献１参照。）。このＭＯＳＦＥＴでは、Ｎ型半導体基板８０の表面側に設けられた高濃度のＰ＋＋ドレイン領域８２とゲート酸化膜８４の間に中濃度のＰ＋ドレイン領域８６と低濃度のＰ−ドレイン領域８８が形成されている。Ｐ＋ドレイン領域８６は厚いＬＯＣＯＳ酸化膜９０下に形成され、Ｐ−ドレイン領域８８はゲート酸化膜８４下に配置されている。
【０００６】
しかし、図１５に示した構造では、高濃度のＰ＋＋ドレイン領域８２がＮ型半導体基板８０と直接接しているので空乏層の延びが抑制され、低い電圧で接合破壊が起こってしまうという問題があった。また、特許文献１には、Ｐ＋＋ドレイン領域８２の下に別途Ｐ−ドレイン領域を配置した構造が開示されているが、この場合でも中濃度のＰ＋ドレイン領域８６がＮ型半導体基板８０と直接接しているので、同様の理由から十分な高耐圧化は達成できない。
また、特許文献１では、ＬＯＣＯＳ酸化膜９０を形成した後でＰ−ドレイン領域８８をゲート酸化膜８４と接触する位置に形成しているので、Ｐ−ドレイン領域８８とゲート酸化膜８４が接触している領域近傍での電界緩和が抑制され、空乏層の延びが制限されてしまい、低いドレイン電圧でゲート変調接合破壊が起こるという問題があった。
【０００７】
また、第２の従来例として、図１６に示す構造をもつＭＯＳＦＥＴがある（例えば、特許文献１参照。）。このＭＯＳＦＥＴでは、高濃度で第１ドレイン領域９２のチャネル領域側に厚いＬＯＣＯＳ酸化膜９０が形成され、ＬＯＣＯＳ酸化膜９０の真下に高濃度で浅い第２ドレイン領域９４が形成されている。さらに、第２ドレイン領域９４を囲う様に低濃度で深い第３ドレイン領域９６が形成されている。
【０００８】
しかし、ＬＯＣＯＳ酸化膜９０を形成する前に高濃度で浅い第２ドレイン領域９４用の不純物をＬＯＣＯＳ酸化膜９０の直下に導入しているため、ＬＯＣＯＳ酸化膜９０中へのイオンの吸出しや、酸化膜−半導体基板界面へのイオンの偏析などの影響を受けやすく、駆動能力がプロセス変動の影響を受け易いという問題があった。
また、高濃度で浅い第２ドレイン領域９４がゲート酸化膜８４近くに形成されるので、ゲート−ドレイン間の電界が強くなり、ゲート酸化膜８４の耐圧低下を招くという問題があった。
さらに、高濃度で第１ドレイン領域９０がＰ型半導体基板と直接接する構造であるので、空乏層の延びが抑制され、低いドレイン電圧で接合破壊が起こってしまうという問題があった。
【０００９】
【特許文献１】特開平６−２１４４５号公報
【特許文献２】特許第２６６８７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、高耐圧ＭＯＳＦＥＴの駆動能力及び耐圧を向上させることができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体装置は、第１導電型のウェル領域に互いに間隔をもって形成された第２導電型のソース領域及びドレイン領域と、上記ソース領域と上記ドレイン領域の間に形成されたチャネル領域と、上記チャネル領域上に形成されたゲート絶縁膜と、上記ゲート絶縁膜に隣接して上記ドレイン領域上に形成された、上記ゲート絶縁膜よりも厚い膜厚をもつ厚膜酸化膜と、上記ゲート絶縁膜上から上記厚膜酸化膜上にわたって形成されたゲート電極とをもつ高耐圧ＭＯＳＦＥＴを備え、上記ドレイン領域は、上記ゲート電極とは間隔をもって形成された第１ドレイン領域と、上記第１ドレイン領域を覆い、かつ少なくとも上記厚膜酸化膜下を含む領域に形成された第２ドレイン領域と、少なくとも下部部分が上記第２ドレイン領域で覆われており、かつ少なくとも上記厚膜酸化膜下を含む領域に形成された第３ドレイン領域を備え、上記第１ドレイン領域は上記第３ドレイン領域よりも濃い第２導電型不純物濃度をもち、上記第３ドレイン領域は上記第２ドレイン領域よりも濃い第２導電型不純物濃度をもっている。
ここで第１導電型とはＰ型又はＮ型を意味し、第２導電型とは第１導電型とは反対導電型のＮ型又はＰ型を意味する。
【００１２】
本発明の半導体装置において、上記第３ドレイン領域は上記第２ドレイン領域に完全に覆われている例を挙げることができる。
また、上記第３ドレイン領域は上記チャネル領域側の側面が上記第２ドレイン領域には覆われていないようにしてもよい。
また、上記第３ドレイン領域は上記厚膜酸化膜下の領域のみに形成されている例を挙げることができる。ただし、第３ドレイン領域の形成領域は厚膜酸化膜下の領域のみに限定されるものではなく、第３ドレイン領域は厚膜酸化膜下の領域以外の領域、例えば第２ドレイン領域の形成領域であって第１ドレイン領域下の領域に延伸して形成されていてもよい。
【００１３】
また、上記第２ドレイン領域及び上記第３ドレイン領域は上記ゲート絶縁膜とは間隔をもって形成されていることが好ましい。ただし、本発明はこれに限定されるものではなく、第２ドレイン領域又は第３ドレイン領域がゲート絶縁膜と接触していてもよい。
【００１４】
また、上記ドレイン領域の上記ソース領域側の端部の平面位置は、上記ゲート絶縁膜と上記厚膜酸化膜の境界位置と略一致していることが好ましい。ここで、ドレイン領域のソース領域側の端部は、第２ドレイン領域によって形成されていてもよいし、第２ドレイン領域によって形成されていてもよい。ただし、本発明はこれに限定されるものではなく、ドレイン領域のソース領域側の端部の平面位置は、ゲート絶縁膜と厚膜酸化膜の境界位置とは略一致していなくてもよい。
【００１５】
本発明の半導体装置において、上記第１導電型がＰ型で上記第２導電型がＮ型であってもよいし、上記第１導電型がＮ型で上記第２導電型がＰ型であってもよい。
また、上記厚膜酸化膜として、ＬＯＣＯＳ酸化膜及びＳＴＩ膜（Shallow Trench Isolation法により形成した酸化膜）を挙げることができる。
【００１６】
本発明の半導体装置は、例えば入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置に適用することができ、出力ドライバとして本発明を構成する高耐圧ＭＯＳＦＥＴを適用することができる。
【００１７】
本発明にかかる半導体装置の製造方法は、本発明の半導体装置を形成するための製造方法であって、以下の工程（Ａ）から（Ｇ）を含む。
（Ａ）半導体基板に第１導電型のウェル領域を形成する工程、
（Ｂ）イオン注入法により、上記ウェル領域の所定の領域に第２導電型不純物を注入して第２ドレイン領域を形成する工程、
（Ｃ）少なくとも上記第２ドレイン領域表面の所定の領域に厚膜酸化膜を形成する工程、
（Ｄ）イオン注入法により、上記厚膜酸化膜下を含む領域に第２導電型不純物を注入して、少なくとも下部部分が上記第２ドレイン領域で覆われるように第３ドレイン領域を形成する工程、
（Ｅ）上記ウェル領域表面に上記厚膜酸化膜に隣接してゲート絶縁膜を形成する工程、
（Ｆ）上記ゲート絶縁膜上から上記厚膜酸化膜上にわたってゲート電極を形成する工程、
（Ｇ）イオン注入法により、上記ゲート電極及び上記厚膜酸化膜をマスクにして第２導電型不純物の注入を行なって、上記ウェル領域にソース領域を形成し、上記第２ドレイン領域に第１ドレイン領域を形成する工程。
【００１８】
本発明の半導体装置の製造方法において、上記工程（Ｂ）における上記第２ドレイン領域のソース領域側の端部の形成を画定するための第２ドレイン領域用レジストパターンの辺の平面位置と、上記工程（Ｃ）における上記厚膜酸化膜のソース領域側の端部の形成を画定するための厚膜酸化膜用レジストパターンの辺の平面位置が一致していることが好ましい。これにより、ドレイン領域のソース領域側の端部の平面位置は、上記ゲート絶縁膜と上記厚膜酸化膜の境界位置と略一致する。
【００１９】
さらに、上記工程（Ｂ）において、イオン注入は１００ＫｅＶ以上の加速エネルギーで行なうことが好ましい。
上記工程（Ｃ）で形成する上記厚膜酸化膜としてＬＯＣＯＳ酸化膜及びＳＴＩ膜を挙げることができる。
【発明の効果】
【００２０】
本発明の半導体装置では、高耐圧ＭＯＳＦＥＴのドレイン領域は、ゲート電極とは間隔をもって形成された第１ドレイン領域と、第１ドレイン領域を覆い、かつ少なくとも厚膜酸化膜下を含む領域に形成された第２ドレイン領域と、少なくとも下部部分が第２ドレイン領域で覆われており、かつ少なくとも厚膜酸化膜下を含む領域に形成された第３ドレイン領域を備え、第１ドレイン領域は第３ドレイン領域よりも濃い第２導電型不純物濃度をもち、第３ドレイン領域は第２ドレイン領域よりも濃い第２導電型不純物濃度をもっているようにしたので、高濃度の第１ドレイン領域を低濃度の第２ドレイン領域で覆うことにより高耐圧化を実現することができる。さらに、厚膜酸化膜下に第２ドレイン領域よりも高濃度の第３ドレイン領域が配置されているのでドレイン領域の抵抗値を下げることができ、ドレイン電流の増大を達成することができる。このように、高耐圧ＭＯＳＦＥＴの駆動能力及び耐圧を向上させることができる。
【００２１】
発明の半導体装置において、第３ドレイン領域は第２ドレイン領域に完全に覆われているようにすれば、第２ドレイン領域よりも濃い第２導電型不純物濃度をもつ第３ドレイン領域と第１導電型ウェル領域との接触面をなくすことができるので、ドレイン接合耐圧を向上させることができる。
【００２２】
発明の半導体装置において、第２ドレイン領域及び第３ドレイン領域はゲート絶縁膜とは間隔をもって形成されているようにすれば、ゲート絶縁膜近傍での電界集中を緩和することができるので、ドレイン変調接合耐圧を向上させることができる。
【００２３】
また、ドレイン領域のソース領域側の端部の平面位置は、ゲート絶縁膜と厚膜酸化膜の境界位置と略一致しているようにすれば、本発明を構成する高耐圧ＭＯＳＦＥＴのドレイン飽和電流を最大にすることができ、駆動能力を最大限に引き出し、かつ高耐圧化を達成できる。
【００２４】
本発明の半導体装置の製造方法では、半導体基板に第１導電型のウェル領域を形成する工程（Ａ）、イオン注入法によりウェル領域の所定の領域に第２ドレイン領域を形成する工程（Ｂ）、第２ドレイン領域表面の所定の領域に厚膜酸化膜を形成する工程（Ｃ）、イオン注入法により厚膜酸化膜下を含む領域に少なくとも下部部分が第２ドレイン領域で覆われるように第３ドレイン領域を形成する工程（Ｄ）、ゲート絶縁膜を形成する工程（Ｅ）、ゲート電極を形成する工程（Ｆ）、ならびに、ソース領域及び第１ドレイン領域を形成する工程（Ｇ）を含むようにしたので、本発明の半導体装置を構成する高耐圧ＭＯＳＦＥＴを形成することができる。
【００２５】
本発明の半導体装置の製造方法において、工程（Ｂ）における第２ドレイン領域のソース領域側の端部の形成を画定するための第２ドレイン領域用レジストパターンの辺の平面位置と、工程（Ｃ）における厚膜酸化膜のソース領域側の端部の形成を画定するための厚膜酸化膜用レジストパターンの辺の平面位置が一致しているようにすれば、ドレイン領域のソース領域側の端部の平面位置が上記ゲート絶縁膜と上記厚膜酸化膜の境界位置と略一致している構造を形成することができ、高耐圧ＭＯＳＦＥＴのドレイン飽和電流を最大にして、駆動能力を最大限に引き出し、かつ高耐圧化を達成できる。
【００２６】
また、工程（Ｂ）において、イオン注入は１００ＫｅＶ以上の加速エネルギーで行なうようにすれば、第２ドレイン領域をゲート絶縁膜とは間隔をもって形成することができ、ゲート絶縁膜近傍での電界集中を緩和することができるので、ドレイン変調接合耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
図１は半導体装置の一実施例の概略構成を示す断面図である。図２はこの実施例の不純物濃度分布のシミュレーション結果を示す断面図である。図３は図２のＡ−Ａ’位置での深さ方向の不純物濃度プロファイルを示す図である。図１から図３を参照してこの実施例を説明する。
【００２８】
Ｐ型半導体基板２にＮ型ウェル領域４が形成されている。Ｎ型ウェル領域４にＰ型第２ドレイン領域６が形成されている。
Ｎ型ウェル領域４形成領域の周縁部近傍及びＰ型第２ドレイン領域６形成領域の周縁部近傍のＰ型半導体基板２表面にＬＯＣＯＳ酸化膜（厚膜酸化膜）８，８ａが形成されている。Ｐ型第２ドレイン領域６の一端部近傍に形成されたＬＯＣＯＳ酸化膜を符号８ａとする。
Ｐ型第２ドレイン領域６内のＬＯＣＯＳ酸化膜８ａ下の領域にＰ型第２ドレイン領域６よりも濃いＰ型不純物濃度をもつＰ型第３ドレイン領域１０が形成されている。
【００２９】
Ｎ型ウェル領域４の表面に、ＬＯＣＯＳ酸化膜８ａに連続してゲート酸化膜（ゲート絶縁膜）１２が形成されている。ゲート酸化膜１２上からＬＯＣＯＳ酸化膜８ａ上にわたってゲート電極１４が形成されている。
ここで、Ｐ型第２ドレイン領域６はゲート酸化膜１２とは間隔をもって配置されている。また、Ｐ型第２ドレイン領域６のソース領域側の端部の平面位置は、ゲート酸化膜１２とＬＯＣＯＳ酸化膜８ａの境界位置と略一致している。
【００３０】
Ｐ型第２ドレイン領域６の表面近傍にゲート電極１４とは間隔をもってＰ型第１ドレイン領域１６が形成されている。Ｐ型第１ドレイン領域１６はＰ型第２ドレイン領域６及びＰ型第３ドレイン領域１０よりも濃いＰ型不純物濃度をもっている。
この実施例において高耐圧ＭＯＳＦＥＴのドレイン領域はＰ型第１ドレイン領域１６、Ｐ型第２ドレイン領域６及びＰ型第３ドレイン領域１０によって構成されている。
【００３１】
Ｎ型ウェル領域４の表面近傍にゲート電極１４のＰ型第１ドレイン領域１６側とは反対側の側面に隣接又は重複してＰ型ソース領域１８が形成されている。Ｐ型ソース領域１８とＰ型第２ドレイン領域６は間隔をもって配置されており、両領域６，１８間のＮ型ウェル領域４の表面近傍領域はチャネル領域２０を構成する。
【００３２】
この実施例では、高濃度のＰ型第１ドレイン領域１６は低濃度のＰ型第２ドレイン領域６で覆われているので高耐圧化を実現することができる。さらに、ＬＯＣＯＳ酸化膜８ａ下にＰ型第２ドレイン領域６よりも高濃度のＰ型第３ドレイン領域１０が配置されているのでドレイン領域の抵抗値を下げることができ、ドレイン電流の増大を達成することができる。
【００３３】
さらに、Ｐ型第３ドレイン領域１０はＰ型第２ドレイン領域６に完全に覆われているので、Ｐ型第２ドレイン領域６よりも濃いＰ型不純物濃度をもつＰ型第３ドレイン領域１０とＮ型ウェル領域４との接触面をなくすことができ、ドレイン接合耐圧を向上させることができる。
【００３４】
さらに、Ｐ型第２ドレイン領域６はゲート絶縁膜１２とは間隔をもって配置されているので、ゲート絶縁膜１２近傍での電界集中を緩和することができ、ドレイン接合耐圧を向上させることができる。
【００３５】
図４及び図５は製造方法の一実施例を説明するための工程断面図である。図６はこの実施例で用いるレジストマスクの開口部領域を説明するための平面図である。図１及び図４から図６を参照してこの実施例を説明する。
【００３６】
（１）Ｐ型半導体基板２上にＮ型ウェル領域の形成領域を画定するために写真製版技術によりレジストパターン２２を形成する。イオン注入法により、レジストパターン２２をマスクにして、例えば、Ｎ型不純物であるリン２４を加速エネルギーは１６０ＫｅＶ、注入量は１×１０13ｃｍ-2の条件でイオン注入する（図４（ａ）及び図６参照。）。
【００３７】
（２）レジストパターン２２を除去した後、例えば、温度１１５０℃、窒素雰囲気下の条件で２時間熱処理を行ない、注入したリン２４を拡散及び活性化させてＮ型ウェル領域４を形成する（図４（ｂ）参照。）。
【００３８】
（３）第２ドレイン領域の形成領域を画定するために、写真製版技術により第２ドレイン領域用レジストパターン２６をＰ型半導体基板２上に形成する。イオン注入法により、第２ドレイン領域用レジストパターン２６をマスクにして、例えば、Ｐ型不純物であるボロン２８を加速エネルギーは１６０ＫｅＶ、注入量は１×１０13ｃｍ-2の条件でイオン注入する（図４（ｃ）及び図６参照。）。
【００３９】
（４）第２ドレイン領域用レジストパターン２６を除去した後、Ｐ型半導体基板２上全面に窒化シリコン膜３０を形成する。ＬＯＣＯＳ酸化膜の形成領域を画定するために、写真製版技術によりＬＯＣＯＳ酸化膜用レジストパターン３２ａ，３２ｂを形成する（図４（ｄ）及び図６参照。）。ＬＯＣＯＳ酸化膜のソース領域側の端部の形成を画定するＬＯＣＯＳ酸化膜用レジストパターン３２ａの辺の平面位置と、上記工程（３）で用いた、第２ドレイン領域のソース領域側の端部の形成を画定するための第２ドレイン領域用レジストパターン２６の辺の平面位置は一致している（図６のＸ−Ｘ’位置を参照。）。
【００４０】
（５）エッチング技術により、ＬＯＣＯＳ酸化膜用レジストパターン３２ａ，３２ｂをマスクにして窒化シリコン膜３０をパターニングした後、ＬＯＣＯＳ酸化膜用レジストパターン３２ａ，３２ｂを除去する。例えば、温度１０００℃、酸化雰囲気中の条件で１時間熱処理を施し、ＬＯＣＯＳ酸化膜８，８ａを形成する。この熱処理により、上記工程（３）で注入したボロン２８が拡散及び活性化してＰ型第２ドレイン領域６が形成される。（図５（ｅ）参照。）。
その後、窒化シリコン膜３０を除去する。
ここではボロン２８が拡散及び活性化をＬＯＣＯＳ酸化膜８，８ａの形成と同時に行なっているが、本発明はこれに限定されるものではなく、ボロン２８を拡散及び活性化させるための専用の熱処理工程を設けてもよい。
【００４１】
（６）第３ドレイン領域の形成領域を画定するために、写真製版技術によりレジストパターン３４を形成する。イオン注入法により、レジストパターン３４をマスクにして、例えば、Ｐ型不純物であるボロン３６を加速エネルギーは１８０ＫｅＶ、注入量は１×１０13ｃｍ-2の条件でイオン注入する（図５（ｆ）及び図６参照。）。
【００４２】
（７）レジストパターン３４を除去し、さらにＬＯＣＯＳ酸化膜８，８ａの形成領域以外のＰ型半導体基板２表面の酸化膜を除去した後、酸素雰囲気中で熱処理を施してゲート酸化膜１２を形成する。この熱処理により、上記工程（６）で注入したボロン３６が拡散及び活性化してＰ型第３ドレイン領域１０が形成される。Ｐ型第２ドレイン領域６のソース領域側の端部の平面位置と、ゲート酸化膜１２とＬＯＣＯＳ酸化膜８ａの境界位置は略一致している。
Ｐ型半導体基板２上全面にポリシリコン膜３８を形成した後、写真製版技術によりポリシリコン膜３８上にゲート電極の形成領域を確定するためのレジストパターン４０を形成する（図５（ｇ）及び図６参照。）。
【００４３】
（８）エッチング技術により、レジストパターン４０をマスクにしてポリシリコン膜３８をパターニングしてゲート電極１４を形成する。その後、レジストパターン４０を除去する。イオン注入法により、ＬＯＣＯＳ酸化膜８，８ａ及びゲート電極１４をマスクにして、例えば、ＢＦ2（二フッ化ボロン）４２を加速エネルギーが３０ＫｅＶ、注入量が３×１０15ｃｍ-2の条件で注入する（図５（ｈ）参照。）。
【００４４】
（９）注入したＢＦ2４２を拡散及び活性化させるために、例えば、温度８５０℃、窒素雰囲気下の条件で３０分熱処理を施し、Ｐ型第２ドレイン領域６にゲート電極１４とは間隔をもってＰ型第１ドレイン領域１６を形成し、Ｎ型ウェル領域４にゲート電極１４に隣接又は重複してＰ型ソース領域１８を形成する（図１参照。）
【００４５】
この実施例では、第２ドレイン領域用レジストパターン２６の開口部は、Ｐ型第１ドレイン領域１６の形成領域に対応しているＬＯＣＯＳ酸化膜用レジストパターン３２ｂの形成領域を囲って形成されているので、高濃度のＰ型第１ドレイン領域１６を低濃度のＰ型第２ドレイン領域６で覆って形成することができ、高耐圧ＭＯＳＦＥＴの高耐圧化を実現することができる。
【００４６】
さらに、上記工程（３）で用いた、第２ドレイン領域のソース領域側の端部の形成を画定するための第２ドレイン領域用レジストパターン２６の辺の平面位置と、上記工程（４）で用いた、ＬＯＣＯＳ酸化膜のソース領域側の端部の形成を画定するＬＯＣＯＳ酸化膜用レジストパターン３２ａの辺の平面位置は一致しているようにしたので（図６のＸ−Ｘ’位置を参照。）、第２ドレイン領域１０のソース領域側の端部の平面位置がゲート絶縁膜１２とＬＯＣＯＳ酸化膜８ａの境界位置と略一致している構造を形成することができ、高耐圧ＭＯＳＦＥＴのドレイン飽和電流を最大にして、駆動能力を最大限に引き出し、かつ高耐圧化を達成できる。
【００４７】
図７に、第２ドレイン領域用レジストパターン端とＬＯＣＯＳ酸化膜用レジストパターン端のマスク位置ズレ距離に対するドレイン飽和電流の評価結果を示す。縦軸はドレイン飽和電流（Ａ（アンペア））を示し、横軸はマスク位置ズレ距離（μｍ）を示す。サンプルとして、第２ドレイン領域用のイオン注入条件を、加速エネルギーが１６０ＫｅＶ、注入量が１×１０13ｃｍ-2にしたサンプル１、加速エネルギーが１００ＫｅＶ、注入量が１×１０13ｃｍ-2にしたサンプル２、加速エネルギーが５０ＫｅＶ、注入量が１.６×１０13ｃｍ-2にしたサンプル３を用いた。これらのサンプルのその他の製造工程は上記製造方法の実施例と同じ条件である。図８、図９、図１０に、サンプル１、サンプル２、サンプル３の不純物濃度分布のシミュレーション結果を示す。
【００４８】
図７から、サンプル２及び３について、マスク位置ズレ距離が０、すなわち第２ドレイン領域用レジストパターン端とＬＯＣＯＳ酸化膜用レジストパターン端が一致しているときに、ドレイン飽和電流が最大になるのがわかる。サンプル１についても、マスク位置ズレ距離が０に、ドレイン飽和電流が最大に近い値になっていることがわかる。
【００４９】
また、図１０に示すように、第２ドレイン領域用のイオン注入時の加速エネルギーが５０ＫｅＶの場合はＰ型第２ドレイン領域６のソース側端がゲート酸化膜１２の近傍に形成されているのがわかる。これに対し、図９に示しように、第２ドレイン領域用のイオン注入時の加速エネルギーが１００ＫｅＶの場合はＰ型第２ドレイン領域６のソース側端がゲート酸化膜１２とは十分に間隔をもって形成されているのがわかる。したがって、第２ドレイン領域用のイオン注入時の加速エネルギーは１００ＫｅＶ以上に設定することが好ましい。これにより、ゲート電極近くの電界の集中によるドレイン耐圧の低下を防止することができる。
【００５０】
図１１は半導体装置のさらに他の実施例の概略構成を示す断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図１に示した実施例と異なる点は、Ｐ型第３ドレイン領域１０がＬＯＣＯＳ酸化膜８ａ下の領域からＰ型第１ドレイン領域１６下の領域に延伸して形成されている点である。この構造は図５（ｆ）で用いたレジストパターン３４の開口部の形成領域を変更することにより形成することができる。この構造でも、図１に示した実施例と同じ作用効果を得ることができる。
【００５１】
ただし、Ｐ型第３ドレイン領域１０はＬＯＣＯＳ酸化膜８，８ａを注入マスクにして形成されているので、Ｐ型第１ドレイン領域１６下の領域においてＰ型第３ドレイン領域１０が深く形成され、Ｐ型第３ドレイン領域１０、Ｐ型半導体基板２間のパンチスルー耐圧が低下する。したがって、Ｐ型第３ドレイン領域１０は図１に示した実施例のように、ＬＯＣＯＳ酸化膜８ａ下のみに形成することが好ましい。
【００５２】
図１２は半導体装置のさらに他の実施例の概略構成を示す断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図１に示した実施例と異なる点は、Ｐ型第３ドレイン領域１０のチャネル領域２０側の側面がＰ型第２ドレイン領域６には覆われていない点である。この構造も図５（ｆ）で用いたレジストパターン３４の開口部の形成領域を変更することにより形成することができる。この構造でも、図１に示した実施例と同じ作用効果を得ることができる。
【００５３】
上記で実施例では高耐圧ＭＯＳＦＥＴの形成領域のみを図示して説明したが、本発明はこれに限定されるものではなく、図１３に示すように、高耐圧ＭＯＳＦＥＴの形成領域とは異なる領域に低電圧で高速動作が可能なロジック回路向けのトランジスタを備えていてもよい。
図１３は半導体装置のさらに他の実施例の概略構成を示す断面図である。図１と同じ部分には同じ符号を付す。高耐圧ＭＯＳＦＥＴの構造は図１と同じなので説明は省略する。
【００５４】
Ｐ型半導体基板２の高耐圧ＭＯＳＦＥＴ形成領域とは異なる領域に、ＰチャネルＭＯＳＦＥＴ用のＮ型ウェル領域４４とＮチャネルＭＯＳＦＥＴ用のＰ型ウェル４６がそれぞれ異なる領域に形成されている。
Ｎ型ウェル領域４４の形成領域にゲート酸化膜４８、ゲート電極５０、Ｐ型ドレイン領域５２及びＰ型ソース領域５４が形成されてＰチャネルＭＯＳＦＥＴが形成されている。
Ｐ型ウェル領域４６の形成領域にゲート酸化膜５６、ゲート電極５８、Ｎ型ドレイン領域６０及びＮ型ソース領域６２が形成されてＮチャネルＭＯＳＦＥＴが形成されている。
このように、低電圧で高速動作が可能なロジック回路向けのＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴを低コストで１チップに集積化することができる。
【００５５】
以上、本発明の実施例を説明したが、上記実施例で示した半導体基板、ウェル領域、ドレイン領域、ソース領域の導電型は一例であって、本発明はこれに限定されるものではなく、これらを逆導電型に変更してもよい。
また、上記実施例のイオン注入における注入イオン種、イオン注入量及び注入エネルギーなどの注入条件は本発明の好ましい実施形態の一例を示したにすぎず、本発明はこれに限定されるものではない。
【００５６】
本発明の半導体装置を構成するＭＯＳＦＥＴは、例えばアナログ回路を備えた半導体装置に適用することができる。
図１４はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源６４からの電源を負荷６６に安定して供給すべく、定電圧発生回路６８が設けられている。定電圧発生回路６８は、直流電源６４が接続される入力端子（Ｖbat）７０、基準電圧発生回路（Ｖref）７２、演算増幅器（比較回路）７４、低オン抵抗で高耐圧のＭＯＳＦＥＴからなる出力ドライバ７６、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）７８を備えている。出力ドライバ７６は本発明の半導体装置を構成する高耐圧ＭＯＳＦＥＴにより構成される。
【００５７】
定電圧発生回路６８の演算増幅器７４では、出力端子が出力ドライバ７６のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路７２から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
【００５８】
本発明を構成する高耐圧ＭＯＳＦＥＴを適用した半導体装置は、定電圧発生回路を備えた半導体装置に限定されるものではなく、高耐圧ＭＯＳＦＥＴを備えた半導体装置であれば、本発明を適用することができる。
【００５９】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では厚膜酸化膜としてＬＯＣＯＳ膜を用いているが、本発明はこれに限定されるものではなく、ＬＯＣＯＳ酸化膜に代えて厚膜酸化膜として埋め込み型のＳＴＩ膜を本発明に適用することもできる。
【産業上の利用可能性】
【００６０】
本発明は、ゲート電極の少なくともドレイン側の側面の下に厚膜酸化膜を備えた高耐圧ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に利用することができる。
【図面の簡単な説明】
【００６１】
【図１】半導体装置の一実施例の概略構成を示す断面図である。
【図２】同実施例の不純物濃度分布のシミュレーション結果を示す断面図である。
【図３】図２のＡ−Ａ’位置での深さ方向の不純物濃度プロファイルを示す図である。
【図４】製造方法の一実施例の前半を説明するための工程断面図である。
【図５】同実施例の後半を説明するための工程断面図である。
【図６】同実施例で用いるレジストマスクの開口部領域を説明するための平面図である。
【図７】第２ドレイン領域用レジストパターン端とＬＯＣＯＳ酸化膜用レジストパターン端のマスク位置ズレ距離に対するドレイン飽和電流の評価結果を示す図である。
【図８】図７の評価で用いたサンプル１であり、かつ実施例であるＭＯＳＦＥＴの不純物濃度分布のシミュレーション結果を示す断面図である。
【図９】図７の評価で用いたサンプル２であり、かつ実施例であるＭＯＳＦＥＴの不純物濃度分布のシミュレーション結果を示す断面図である。
【図１０】図７の評価で用いたサンプル３であり、かつ実施例であるＭＯＳＦＥＴの不純物濃度分布のシミュレーション結果を示す断面図である。
【図１１】半導体装置のさらに他の実施例の概略構成を示す断面図である。
【図１２】半導体装置のさらに他の概略構成を示す断面図である。
【図１３】半導体装置のさらに他の概略構成を示す断面図である。
【図１４】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１５】従来の半導体装置の一例を説明するための断面図である。
【図１６】従来の半導体装置の他の例を説明するための断面図である。
【符号の説明】
【００６２】
２  Ｐ型半導体基板
４  Ｎ型ウェル領域
６  Ｐ型第２ドレイン領域
８，８ａ  ＬＯＣＯＳ酸化膜
１０  Ｐ型第３ドレイン領域
１２  ゲート酸化膜
１４  ゲート電極
１６  第１ドレイン領域
１８  Ｐ型ソース領域
２０  チャネル領域
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図２】
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【図８】
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【図９】
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【図１０】
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