(57)【要約】  【課題】ＤＡＣよりも高分解能のＡＤＣを使用することなく、安価かつ簡単にＤＡＣのテストを行うことができるＤＡＣのテスト方法を提供する。  【解決手段】ＤＡＣから出力されるアナログデータの出力電圧レンジをｎ分割（ｎは２以上の整数）して得られるｎ通りの出力電圧レンジのうちの１つを、ＡＤＣの入力電圧レンジとして設定する第１のステップと、ＤＡＣに、デジタルデータを最小値から最大値まで昇順に、または最大値から最小値まで降順に順次入力し、デジタルデータをアナログデータに変換する第２のステップと、ＤＡＣから出力されるアナログデータをＡＤＣに順次入力し、設定された入力電圧レンジ内のアナログデータをデジタルデータに変換する第３のステップと、ｎ通りの出力電圧レンジの全てを順次、ＡＤＣの入力電圧レンジとして設定して、第１、第２および第３のステップを繰り返す第４のステップとを含む。【選択図】図２
2006303574.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータをアナログデータに変換するＤ／Ａコンバータと、アナログデータの入力電圧レンジを設定する機能を有し、アナログデータをデジタルデータに変換するＡ／Ｄコンバータとを備える半導体装置におけるＤ／Ａコンバータのテスト方法であって、
前記Ｄ／Ａコンバータから出力されるアナログデータの出力電圧レンジをｎ分割（ｎは２以上の整数）して得られるｎ通りの出力電圧レンジのうちの１つを、前記Ａ／Ｄコンバータの入力電圧レンジとして設定する第１のステップと、
前記Ｄ／Ａコンバータに、デジタルデータを最小値から最大値まで昇順に、または最大値から最小値まで降順に順次入力し、デジタルデータをアナログデータに変換する第２のステップと、
前記Ｄ／Ａコンバータから出力されるアナログデータを前記Ａ／Ｄコンバータに順次入力し、前記設定された入力電圧レンジ内のアナログデータをデジタルデータに変換する第３のステップと、
前記ｎ通りの出力電圧レンジの全てを順次、前記Ａ／Ｄコンバータの入力電圧レンジとして設定して、前記第１、第２および第３のステップを繰り返す第４のステップとを含むことを特徴とするＤ／Ａコンバータのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａコンバータ（以下、ＤＡＣともいう）とＡ／Ｄコンバータ（以下、ＡＤＣともいう）の両方を内蔵する半導体装置において、内蔵ＡＤＣを利用して内蔵ＤＡＣをテストする方法に関するものである。
【背景技術】
【０００２】
ＤＡＣは、所定ビット数のデジタルデータを所定出力電圧レンジのアナログデータに変換する。
【０００３】
図３に示すように、例えば１０ビットのＤＡＣ４０の場合、１０ビットのデジタルデータは、１０２３（２の１０乗）通りの電圧を持つアナログデータに変換される。ＤＡＣ４０の出力電圧レンジが振幅５Ｖの場合、５Ｖ÷１０２３≒０．００４８８Ｖがアナログデータの１刻み（分解能）となる。従って、デジタルデータを最小値の００００００００００から最大値の１１１１１１１１１１まで順に入力すると、ＤＡＣ４０から出力されるアナログデータは時間の経過とともに右上がりの波形になる。
【０００４】
一方、ＡＤＣは、所定入力電圧レンジのアナログデータを所定ビット数のデジタルデータに変換する。ＡＤＣには、ＶＲＥＦＨとＶＲＥＦＬというレンジ指定電圧によってアナログデータの入力電圧レンジを指定する機能がある。デジタルデータに変換されるアナログデータの最高電圧と最低電圧は各々ＶＲＥＦＨとＶＲＥＦＬとによって指定される。このＶＲＥＦＨとＶＲＥＦＬとによって指定された入力電圧レンジ内のアナログデータがデジタルデータに変換される。
【０００５】
同じく図３に示すように、例えば１０ビットのＡＤＣ４２の場合、ＶＲＥＦＨを５Ｖ、ＶＲＥＦＬを０Ｖに設定すると、その入力電圧レンジは５Ｖ〜０Ｖとなり、この電圧レンジ内のアナログデータが１０２３通りの電圧に分解されて１０ビットのデジタルデータに変換される。また、例えば５Ｖ振幅のアナログデータに対してＶＲＥＦＨ（ＶＲＥＦＨ’）を３Ｖ、ＶＲＥＦＬを０Ｖに設定すると、３Ｖ〜０Ｖの電圧レンジ内のアナログデータが１０２３通りの電圧に分解されて１０ビットのデジタルデータに変換される。
【０００６】
図４に示すように、従来のＤＡＣ４０のテストは、ＤＡＣ４０を内蔵する半導体装置４４と、ＤＡＣ４０よりも高分解能のＡＤＣ４６を内蔵するテスタ４８とを接続して行われる。半導体装置内蔵のＤＡＣ４０によってデジタルデータをアナログデータに変換し、内蔵ＤＡＣ４０から出力されるアナログデータをテスタ内蔵の高分解能ＡＤＣ４６でデジタルデータに変換する。そして、ＤＡＣに入力されたデジタルデータと、ＡＤＣによって変換されたデジタルデータとを比較することによってＤＡＣ４０の良否が検証される。
【０００７】
外部ＡＤＣ４６を使用する理由は、ＤＡＣ４０よりも高分解能のＡＤＣ４６を利用してテストを行うことができるため、テストを高精度に行うことができる点や、外部ＡＤＣ４６から出力されるデジタルデータをテスタ４８で容易に計算、比較できる点などのメリットがあるからである。しかし、ＤＡＣ４０よりも高分解能のＡＤＣ４６が必要であり、高分解能ＡＤＣ４６を内蔵するテスタ４８は非常に高価であるという問題がある。また、アナログデータを扱うため、テストする際に技術的な手間が多いという問題もある。
【０００８】
また、半導体装置の中には、ＤＡＣとＡＤＣの両方を内蔵するものも多い。この場合、半導体装置内蔵のＡＤＣを利用して内蔵のＤＡＣのテストを行うことが考えられる。しかし、ＤＡＣのテストを行うためには、上記のようにＤＡＣよりも高分解能のＡＤＣが必須である。例えば、１０ビットのＤＡＣのテストを行う場合、１６ビットもしくはそれ以上の高分解能のＡＤＣが必要となる。このため、単純に内蔵ＡＤＣを利用して内蔵ＤＡＣのテストを行うことは困難である。
【０００９】
なお、本発明の出願時に、本発明と関連性の高い先行技術文献は存在していない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、前記従来技術に基づく問題点を解消し、ＤＡＣよりも高分解能のＡＤＣを使用することなく、安価かつ簡単にＤＡＣのテストを行うことができるＤ／Ａコンバータのテスト方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、デジタルデータをアナログデータに変換するＤ／Ａコンバータと、アナログデータの入力電圧レンジを設定する機能を有し、アナログデータをデジタルデータに変換するＡ／Ｄコンバータとを備える半導体装置におけるＤ／Ａコンバータのテスト方法であって、
前記Ｄ／Ａコンバータから出力されるアナログデータの出力電圧レンジをｎ分割（ｎは２以上の整数）して得られるｎ通りの出力電圧レンジのうちの１つを、前記Ａ／Ｄコンバータの入力電圧レンジとして設定する第１のステップと、
前記Ｄ／Ａコンバータに、デジタルデータを最小値から最大値まで昇順に、または最大値から最小値まで降順に順次入力し、デジタルデータをアナログデータに変換する第２のステップと、
前記Ｄ／Ａコンバータから出力されるアナログデータを前記Ａ／Ｄコンバータに順次入力し、前記設定された入力電圧レンジ内のアナログデータをデジタルデータに変換する第３のステップと、
前記ｎ通りの出力電圧レンジの全てを順次、前記Ａ／Ｄコンバータの入力電圧レンジとして設定して、前記第１、第２および第３のステップを繰り返す第４のステップとを含むことを特徴とするＤ／Ａコンバータのテスト方法を提供するものである。
【発明の効果】
【００１２】
ＤＡＣのテストは、半導体装置に内蔵されているＤＡＣを使用して行われるので、従来のＤＡＣのテスト方法のように、半導体装置の外部にＤＡＣよりも高分解能のＡＤＣを用意する必要がなく、テストコストを削減することができる。また、ＤＡＣの出力電圧レンジを分割して、複数回に分けて検証するため、ＡＤＣがＤＡＣよりも高分解能である必要はない。
【００１３】
また、半導体装置の外部から入力デジタルデータを入力し、半導体装置から出力デジタルデータが出力されるため、ロジックテスタを用いてテストを行うことができる。また、ロジック的にテストを行うため、例えばプローブ試験でのテストも可能になり、初期不良の判別を行うことが可能になる。歩留りの向上も見込める。また、ロジック的なテストであるため、テストを容易に行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＤ／Ａコンバータのテスト方法を詳細に説明する。
【００１５】
図１は、本発明のＤ／Ａコンバータのテスト方法を適用する半導体装置の構成を表す一実施形態の概略図である。同図に示す半導体装置１０は、１０ビットのＤＡＣ１２と、１０ビットのＡＤＣ１４と、レンジ指定電圧発生回路１６と、内部メモリ１８と、テストコントローラ２０とによって構成されている。
【００１６】
ＤＡＣ１２は、内部メモリ１８から入力される１０ビットの入力デジタルデータを５Ｖの出力電圧レンジのアナログデータに変換する。ＤＡＣ１２から出力されるアナログデータはＡＤＣ１４に入力される。
【００１７】
ＡＤＣ１４は、ＤＡＣ１２から入力される５Ｖの出力電圧レンジのアナログデータを１０ビットの出力デジタルデータに変換する。ＡＤＣ１４から出力される出力デジタルデータは内部メモリ１８に入力される。
【００１８】
レンジ指定電圧発生回路１６は、ＡＤＣ１４の入力電圧レンジを指定するＶＲＥＦＨとＶＲＥＦＬを発生するもので、ＶＲＥＦＨの発生回路１６ａと、ＶＲＥＦＬの発生回路１６ｂとを備えている。
【００１９】
ＶＲＥＦＨの発生回路１６ａは、５個の抵抗素子２２ａ、２４ａ、２６ａ、２８ａ、２９ａと、５個のスイッチ３０ａ、３２ａ、３４ａ、３６ａ、３８ａとによって構成されている。５個の抵抗素子は直列に接続され、抵抗素子２２ａの端部が５Ｖ電源に、抵抗素子２９ａの端部が０Ｖのグランドに接続されている。また、５個のスイッチの一方の端子は、直列に接続された４個の抵抗素子２２ａ、２４ａ、２６ａ、２８ａの両端部と抵抗素子同士の接続部に各々接続され、その他方の端子はＡＤＣ１４のＶＲＥＦＨの入力端子に接続されている。
【００２０】
同様に、ＶＲＥＦＬの発生回路１６ｂも、５個の抵抗素子、２１ｂ、２２ｂ、２４ｂ、２６ｂ、２８ｂと、５個のスイッチ３０ｂ、３２ｂ、３４ｂ、３６ｂ、３８ｂとによって構成されている。５個の抵抗素子は直列に接続され、抵抗素子２１ｂの端部が５Ｖ電源に、抵抗素子２８ｂの端部が０Ｖのグランドに接続されている。また、５個のスイッチの一方の端子は、直列に接続された４個の抵抗素子、２２ｂ、２４ｂ、２６ｂ、２８ｂの両端子と抵抗素子同士の接続部に各々接続され、その他方の端子は、ＡＤＣ１４のＶＲＥＦＬの入力端子に接続されている。
【００２１】
ＶＲＥＦＨの発生回路１６ａのスイッチ３０ａ、３２ａ、３４ａ、３６ａ、３８ａおよびＶＲＥＦＬの発生回路１６ｂのスイッチ３０ｂ、３２ｂ、３４ｂ、３６ｂ、３８ｂは、テストコントローラ２０の制御によって、そのオンオフの切替えが行われる。
【００２２】
ＡＤＣ１４に入力されるＶＲＥＦＨは、スイッチ３０ａをオンにすると５Ｖになる。以下同様に、ＶＲＥＦＨは、スイッチ３２ａ、３４ａ、３６ａ、３８ａをオンにすると、それぞれ４Ｖ、３Ｖ、２Ｖ、１Ｖになる。また、ＡＤＣ１４に入力されるＶＲＥＦＬは、スイッチ３８ｂをオンにすると０Ｖになる。以下同様に、ＶＲＥＦＬは、スイッチ３６ｂ、３４ｂ、３２ｂ、３０ｂをオンにすると、それぞれ１Ｖ、２Ｖ、３Ｖ、４Ｖになる。
【００２３】
続いて、内部メモリ１８は、テストコントローラ２０の制御によって、ＤＡＣ１２に入力される１０ビットの入力デジタルデータと、ＡＤＣ１４から出力される１０ビットの出力デジタルデータを保持する。入力デジタルデータは、半導体装置１０の外部からデータ入出力端子（ＤＩ／Ｏ）２１を介して内部メモリ１８に入力される。また、内部メモリ１８に保持された出力デジタルデータは、内部メモリ１８からデータ入出力端子２１を介して半導体装置１０の外部へ出力される。
【００２４】
テストコントローラ２０は、半導体装置１０の外部から入力されるテストモード信号によってテストモードが指定されると、レンジ指定電圧発生回路１６および内部メモリ１８の動作を制御する。
【００２５】
次に、ＤＡＣ１２のテストを行う時の半導体装置１０の動作を説明する。
【００２６】
テストモード信号によってテストモードが指定されると、１０ビットの入力デジタルデータが半導体装置１０の外部からデータ入出力端子２１を介して内部メモリ１８に入力され、テストコントローラ２０の制御によって、内部メモリ１８に保持される。
【００２７】
続いて、テストコントローラ２０の制御によって、レンジ指定電圧発生回路１６のスイッチ３８ａ、３８ｂがオンとされ、ＶＲＥＦＨ＝１Ｖ、ＶＲＥＦＬ＝０Ｖに設定される。すなわち、ＡＤＣ１４の入力電圧レンジが１Ｖ〜０Ｖに設定される。
【００２８】
続いて、テストコントローラ２０の制御によって、内部メモリ１８に保持された入力デジタルデータが、最小値の００００００００００から最大値の１１１１１１１１１１まで昇順にＤＡＣ１２に順次入力される。
【００２９】
これによって、ＤＡＣ１２からは、図２に示すように、アナログデータとして、時間の経過とともに５Ｖ〜０Ｖの出力電圧レンジの右上がりの波形が出力される。一方、ＡＤＣ１４では、ＤＡＣ１２から出力される５Ｖ〜０Ｖの出力電圧レンジのアナログデータのうち、１Ｖ〜０Ｖの入力電圧レンジのアナログデータが、１０２３通りの電圧に分解されて１０ビットのデジタルデータに変換され、内部メモリ１８に順次保持される。
【００３０】
以下同様にして、テストコントローラ２０の制御によって、ＡＤＣ１４の入力電圧レンジが、２Ｖ〜１Ｖ、３Ｖ〜２Ｖ、４Ｖ〜３Ｖ、５Ｖ〜４Ｖの順に順次変更され、入力電圧レンジが変更される毎に上記動作が繰り返し行われる。
【００３１】
ＡＤＣ１４の入力電圧レンジが２Ｖ〜１Ｖに設定されると、ＤＡＣ１２から出力される５Ｖ〜０Ｖの出力電圧レンジのアナログデータのうち、２Ｖ〜１Ｖの入力電圧レンジのアナログデータがデジタルデータに変換される。また、３Ｖ〜２Ｖに設定されると３Ｖ〜２Ｖ、４Ｖ〜３Ｖに設定されると４Ｖ〜３Ｖ、５Ｖ〜４Ｖに設定されると５Ｖ〜４Ｖの入力電圧レンジのアナログデータがそれぞれデジタルデータに変換される。
【００３２】
なお、図２では、ＡＤＣ１４の入力電圧レンジを概念的に表すために、ＶＲＥＦＬ＝０Ｖの場合をＶＲＥＦＬ１と表し、ＶＲＥＦＨまたはＶＲＥＦＬ＝１Ｖの場合をＶＲＥＦＨ１Ｌ２、ＶＲＥＦＨまたはＶＲＥＦＬ＝２Ｖの場合をＶＲＥＦＨ２Ｌ３、ＶＲＥＦＨまたはＶＲＥＦＬ＝３Ｖの場合をＶＲＥＦＨ３Ｌ４、ＶＲＥＦＨまたはＶＲＥＦＬ＝４Ｖの場合をＶＲＥＦＨ４Ｌ５、ＶＲＥＦＨ＝５Ｖの場合をＶＲＥＦＨ５と表現している。
【００３３】
例えば、ＡＤＣ１４の入力電圧レンジが３Ｖ〜２Ｖの場合、ＶＲＥＦＨ＝３Ｖ、ＶＲＥＦＬ＝２Ｖであり、図２のＡＤＣ１４に示すＶＲＥＦＨ３Ｌ４〜ＶＲＥＦＨ２Ｌ３の間のアナログデータがデジタルデータに変換される。
【００３４】
以上のようにして、ＡＤＣ１４の入力電圧レンジを変更して、ＤＡＣ１２によって変換されたアナログデータをＡＤＣ１４によってデジタルデータに変換することを５回繰り返すと、内部メモリ１８には、ＡＤＣ１４によって変換された５回分のデジタルデータが保持される。ＡＤＣ１４のデジタルデータは、内部メモリ１８からデータ入出力端子２１を介して半導体装置１０の外部へ出力される。
【００３５】
そして、ロジックテスタ等を使用して、ＤＡＣ１２に入力された１０ビットの入力デジタルデータと、ＡＤＣ１４によって変換された５回分の１０ビットの出力デジタルデータとを比較し、正しく変換されているかどうかを検証する。
【００３６】
ＤＡＣ１２のテストは、半導体装置１０に内蔵されているＤＡＣ１４を使用して行われるので、従来のＤＡＣのテスト方法のように、半導体装置１０の外部にＤＡＣ１２よりも高分解能のＡＤＣを用意する必要がなく、テストコストを削減することができる。また、ＤＡＣ１２の出力電圧レンジを分割して、複数回に分けて検証するため、ＡＤＣ１４がＤＡＣ１２よりも高分解能である必要もない。
【００３７】
また、半導体装置１０の外部から入力デジタルデータを入力し、半導体装置１０から出力デジタルデータが出力されるため、ロジックテスタを用いてテストを行うことができる。また、ロジック的にテストを行うため、プローブ試験でのテストも可能になり、初期不良の判別を行うことが可能になり、歩留りの向上も見込める。また、ロジック的なテストであるため、テストを容易に行うことができる。
【００３８】
なお、上記実施形態では、１０ビットの内蔵ＤＡＣ１２を、同じく１０ビットの内蔵ＡＤＣ１４を使用してテストしているが、ＤＡＣ１２およびＡＤＣ１４のビット数は全く限定されず、両者は異なるビット数のものであってもよい。また、ＤＡＣ１２の出力電圧レンジを５分割しているが、これも２分割以上であれば何分割してもよく、テストモード時におけるＡＤＣ１４の入力電圧レンジは１Ｖに限定されない。また、ＤＡＣ１２の出力電圧レンジも５Ｖに限定されない。
【００３９】
また、上記実施形態では、入力デジタルデータを、最小値の００００００００００から最大値の１１１１１１１１１１まで昇順に入力しているが、逆に最大値の１１１１１１１１１１から最小値の００００００００００まで降順に入力してもよい。同様に、上記実施形態では、ＡＤＣ１４の入力電圧レンジを昇順に変更しているが、これも限定されず、降順に変更してもよいし、あるいは任意の順序に変更してもよい。
【００４０】
また、本発明のＤＡＣのテスト方法を適用する半導体装置は、ＤＡＣとＡＤＣの両方を内蔵し、ＡＤＣの入力電圧レンジを設定する機能を備えるもので、テストモード時に、ＤＡＣにデジタルデータを入力してアナログデータに変換し、ＤＡＣから出力されるアナログデータをＡＤＣに入力してデジタルデータに変換し、ＡＤＣから出力されるデジタルデータを半導体装置の外部に出力できる構成のものであればよい。
【００４１】
本発明は、基本的に以上のようなものである。
以上、本発明のＤ／Ａコンバータのテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４２】
【図１】本発明のＤ／Ａコンバータのテスト方法を適用する半導体装置の構成を表す一実施形態の概略図である。
【図２】本発明のＤ／Ａコンバータのテスト方法を説明する概念図である。
【図３】Ｄ／ＡコンバータおよびＡ／Ｄコンバータの動作を表す概念図である。
【図４】従来のＤ／Ａコンバータのテスト方法を説明する概念図である。
【符号の説明】
【００４３】
１０、４４  半導体装置
１２、４０  Ｄ／Ａコンバータ（ＤＡＣ）
１４、４２、４６  Ａ／Ｄコンバータ（ＡＤＣ）
１６  レンジ指定電圧発生回路
１６ａ  ＶＲＥＦＨの発生回路
１６ｂ  ＶＲＥＦＬの発生回路
１８  内部メモリ
２０  テストコントローラ
２１  データ入出力端子
２１ｂ、２２ａ、２２ｂ、２４ａ、２４ｂ、２６ａ、２６ｂ、２８ａ、２８ｂ、２９ａ  抵抗素子
３０ａ、３０ｂ、３２ａ、３２ｂ、３４ａ、３４ｂ、３６ａ、３６ｂ、３８ａ、３８ｂ  スイッチ
４８  テスタ
【図１】
2006303574.tif 000003
【図２】
2006303574.tif 000004
【図３】
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【図４】
2006303574.tif 000006