(57)【要約】【課題】本発明は、高い信号対雑音比を有するパルス幅変調信号の供給を可能にする変換器及びこれを用いた変換方法を提供する。【解決手段】デジタル信号のパルス幅変調信号への変換器は、第１周波数で、夫々が第１所定数の値のうちの１つを有する連続デジタル信号を受信し、前記第１周波数で、前記第１所定数より小さい第２所定数の値のうちの１つを夫々が有する第１中間信号を供給する第１変換部と、前記第２所定数から１を引いた数で前記第１周波数を除したものに等しい第２周波数で、第２中間信号を供給するために、前記第１中間信号のデシメーションを行なうデシメーション部と、２つの状態のうちの１つの状態での前記第１周波数の逆数に等しい最小時間を有し、前記第１変換部が受信する、前記２つの状態を呈するパルス幅変調信号を、前記第２中間信号から前記第２周波数で供給する第２変換部とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
デジタル信号のパルス幅変調信号への変換器（３０）において、
第１周波数（Ｆ２）で、夫々が第１所定数の値のうちの１つを有する連続デジタル信号（ＩＮ’）を受信し、前記第１周波数で、前記第１所定数より小さい第２所定数の値のうちの１つを夫々が有する第１中間信号（ＰＣＭ’）を供給する第１変換部（３２）と、
前記第２所定数から１を引いた数で前記第１周波数を除したものに等しい第２周波数（Ｆ１）で、第２中間信号（ＰＣＭ）を供給するために、前記第１中間信号のデシメーションを行なうデシメーション部（２４）と、
２つの状態のうちの１つの状態での前記第１周波数の逆数に等しい最小時間を有し、前記第１変換部が受信する、前記２つの状態を呈するパルス幅変調信号（ＰＷＭ）を、前記第２中間信号から前記第２周波数で供給する第２変換部（２０）と
を備えることを特徴とする変換器。
【請求項２】
前記第２変換部（２０）は、各偶数サイクルで、前記パルス幅変調信号が多くとも１つの立ち下がりを有するが、立ち上がりを有さず、各奇数サイクルで、前記パルス幅変調信号が多くとも１つの立ち上がりを有するが、立ち下がりを有さないよう、前記第１周波数（Ｆ２）における交互の偶数サイクル及び奇数サイクルに対して、前記パルス幅変調信号（ＰＷＭ）を供給することを特徴とする請求項１に記載の変換器。
【請求項３】
前記第１変換部（３２）は、前記連続デジタル信号（ＩＮ’）と前記パルス幅変調信号（ＰＷＭ）との差に対してフィルタリングを行うことを特徴とする請求項１に記載の変換器。
【請求項４】
前記第１変換部（３２）は、デジタル形式で前記第１中間信号（ＰＣＭ’）を供給することを特徴とする請求項１に記載の変換器。
【請求項５】
前記パルス幅変調信号（ＰＷＭ）で制御されるクラスＤ増幅器（１６）を備えることを特徴とする請求項１に記載の変換器。
【請求項６】
デジタル信号のパルス幅変調信号への変換方法において、
第１周波数（Ｆ２）で、夫々が第１所定数の値のうちの１つを有する連続デジタル信号（ＩＮ’）を受信するステップと、
前記第１周波数で、前記第１所定数より小さい第２所定数の値のうちの１つを夫々が有する第１中間信号（ＰＣＭ’）を供給するステップと、
前記第２所定数から１を引いた数で前記第１周波数を除したものに等しい第２周波数（Ｆ１）で、第２中間信号（ＰＣＭ）を供給するために、前記第１中間信号のデシメーションを行なうステップと、
２つの状態のうちの１つの状態での前記第１周波数の逆数に等しい最小時間を有し、前記第１中間信号へ供給される、前記２つの状態を呈するパルス幅変調信号（ＰＷＭ）を、前記第２中間信号から前記第２周波数で供給するステップと
を備えることを特徴とする変換方法。
【請求項７】
前記パルス幅変調信号（ＰＷＭ）は、各偶数サイクルで、前記パルス幅変調信号が多くとも１つの立ち下がりを有するが、立ち上がりを有さず、各奇数サイクルで、前記パルス幅変調信号が多くとも１つの立ち上がりを有するが、立ち下がりを有さないよう、前記第１周波数（Ｆ２）における交互の偶数サイクル及び奇数サイクルに対して供給されることを特徴とする請求項６に記載の変換方法。
【請求項８】
前記第１中間信号（ＰＣＭ’）は、前記連続デジタル信号（ＩＮ’）と前記パルス幅変調信号（ＰＷＭ）との差に対してフィルタリングを行うことにより供給されることを特徴とする請求項６に記載の変換方法。
【請求項９】
前記第１及び第２中間信号（ＰＣＭ’，ＰＣＭ）はデジタル信号であることを特徴とする請求項６に記載の変換方法。
【請求項１０】
前記パルス幅変調信号（ＰＷＭ）でクラスＤ増幅器（１６）を制御するステップを含むことを特徴とする請求項６に記載の変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号から、アナログ信号に相当し、デジタル信号の平均値を有するパルス幅変調信号を供給するタイプのデジタル・アナログ変換器（ＤＡＣ）である変換器と、デジタル信号をパルス幅変調信号に変換するための変換方法とに関する。
【背景技術】
【０００２】
デジタル・アナログ変換器の応用例として、ラウドスピーカを制御するため、デジタル信号がパルス幅変調信号に変換される音声信号を供給するものがある。他の応用例として、モータを制御するため、デジタル信号からパルス幅変調信号を供給するものがある。
【０００３】
図１は、例えば、ラウドスピーカ、あるいはモータといった負荷装置１２を制御するためのデジタル・アナログ変換器１０の例を示す。変換器１０は、周波数Ｆ１で、例えば１６から２４ビットといった所定ビット数のコード化された連続メッセージに対応するデジタル信号ＩＮを受信し、周波数Ｆ１で、クラスＤ増幅器１６を駆動する２状態を呈するパルス幅変調信号ＰＷＭを供給する。ＰＷＭ信号は二進信号であるが、デジタル信号に対応する平均値を有することから、変換器１０はデジタル・アナログ変換器である。増幅器１６は、負荷装置１２を制御するため、増幅された信号ＯＵＴを供給する。変換器１０は、ノイズシェーパとも呼ばれるＰＣＭ変換部１８を備えており、このＰＣＭ変換部１８は、第１入力部において、信号ＩＮを受信し、周波数Ｆ１でＰＷＭ信号を供給するＰＷＭ変換部２０に対してパルス符号変調デジタル信号ＰＣＭを供給する。ＰＣＭ信号は、例えば３あるいは４ビットといったデジタル信号であり、Ｍ＋１個の値あるいは状態のコード化を可能にする。ＰＣＭ信号はまた、ＰＣＭ変換部１８の第２入力部へフィードバックループ２１により供給される。ＰＷＭ信号を供給するＰＷＭ変換部２０は、周期制御信号ＣＬＫで制御される。
【０００４】
図２は、ＰＣＭ信号によりコード化された異なる状態でのＰＷＭ信号の変動例を示す。本例では、９の状態をコード化するＰＣＭ信号が示されている（つまり、Ｍが８と等しい）。周波数Ｆ１は、ＰＣＭ変換部１８によるＰＣＭ信号の新しい値の供給周波数に相当する。ＰＷＭ信号は、周波数Ｆ１の逆数である持続時間Ｔ１のサイクル中に高状態でのＰＷＭ信号の持続時間がＰＷＭ変換部２０により受信されたＰＣＭ信号に依存するよう、高低２つの状態を有する信号である。持続時間Ｔ２は、ＰＷＭ信号がサイクル中に高状態あるいは低状態を取りうる最小時間に相当する。持続時間Ｔ２は、ＰＣＭ信号が取りうるＭ＋１個の状態をＰＷＭ信号がコード化できるよう、ＰＷＭ変換部２０の分解能を特徴づけ、Ｔ１をＭで除したものに等しい。このような分解能を得るため、時間Ｔ２の逆数で、周波数Ｆ１のＭ倍に等しい周波数Ｆ２を制御信号ＣＬＫが有する必要がある。
【０００５】
このようなクラスＤ増幅器と関連付けられたデジタル・アナログ変換器により、デジタル・アナログ出力変換の実行が可能になるとともに、クラスＤ増幅器の高効率と、電気的欠陥に対する良好な妨害排除能力が確保される。
【０００６】
ＰＣＭ変換部（ＰＣＭ変換回路）１８は、所定ビット数のデジタル信号をより小ビット数のデジタル信号に変換でき、有用周波数帯域外でこのような変換により導入される量子化ノイズの一部を受け付けない。パルス幅変調が非線形プロセスの状態で、ＰＣＭ信号をＰＷＭ信号に変換することにより、スペクトルのクロストーク構成要素が発生する。ＰＣＭ変換部１８により供給されるＰＣＭ信号出力の無視できない部分が有用周波数帯域外に量子化ノイズ形態で存在していることから、クロストーク構成要素により、ＰＣＭ信号からＰＷＭ信号への変換で、有用周波数帯域におけるノイズレベルが大幅に上昇する。これにより、変換器の出力において信号対雑音比が低下するが、これを言い換えると、音声への適用に対して、ラウドスピーカ１２により供給される音声信号の質が低下するということになる。
【０００７】
このような不利な点を避けるため、下記に示す２つの解決法がある。
【０００８】
第１の解決策は、ＰＣＭ信号がコード化できる状態数を増加させることで、ＰＣＭ変換部１８の出力部における量子化ノイズを減少させるというものである。量子化ノイズの減少により、ＰＷＭ変調に起因するクロストーク構成要素を減少させることができ、ＰＷＭ信号の質の低下が制限される。しかしながら、ＰＣＭ信号がコード化できる状態数を増加させることは、ＰＷＭ信号の分解能の向上を意味するため、ＰＷＭ変換部２０の制御信号ＣＬＫの周波数の増加が必要となる。このような解決策は、高周波数での制御信号ＣＬＫの供給において、例えば、フェーズロックドループといった高価な構成要素の利用が必要になるため不利である。
【０００９】
図３は、ＰＣＭ変換部１８の入力部にＰＣＭ信号を供給するフィードバックループ２１のレベルに、ＰＷＭ変換部２０の周波数応答をモデル化する変数伝達関数部２２を備える第２の解決策を示す。フィードバックループ２１に導入されるノイズに対する帯域通過フィルタとして機能するＰＣＭ変換部１８は、このように、変数伝達関数部２２により供給される信号の有用周波数帯域にあるノイズにフィルタリングを行い、有用周波数帯域内の許容ノイズレベルを有するＰＷＭ信号が供給される。
【００１０】
このような解決策は、ＰＷＭ変換部２０の周波数応答をモデル化する変数伝達関数部２２を用いる必要があるため不利である。このような伝達関数は、モデル化するのが特に困難であるが、その理由は、とりわけＰＣＭ信号が取りうる各値に対して変わるためである。従って、変数伝達関数部２２は、かなり多くの論理操作及び記憶要素が必要であるため、無視できない多大な製造費用が必要となる。
【特許文献１】国際公開第２００２／０９３７５２号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、デジタル信号のパルス幅変調信号への変換器と、デジタル信号をパルス幅変調信号に変換して、高い信号対雑音比を有するパルス幅変調信号の供給を可能にする変換方法とを得ることを目的とする。
【００１２】
本発明の他の目的は、論理回路の製造で用いられる構成要素だけで構成される変換器を提供することである。
【課題を解決するための手段】
【００１３】
この目的のため、本発明の第１発明に係る変換器は、デジタル信号のパルス幅変調信号への変換器において、第１周波数で、夫々が第１所定数の値のうちの１つを有する連続デジタル信号を受信し、前記第１周波数で、前記第１所定数より小さい第２所定数の値のうちの１つを夫々が有する第１中間信号を供給する第１変換部と、前記第２所定数から１を引いた数で前記第１周波数を除したものに等しい第２周波数で、第２中間信号を供給するために、前記第１中間信号のデシメーションを行なうデシメーション部と、２つの状態のうちの１つの状態での前記第１周波数の逆数に等しい最小時間を有し、前記第１変換部が受信する、前記２つの状態を呈するパルス幅変調信号を、前記第２中間信号から前記第２周波数で供給する第２変換部とを備えることを特徴とする。
【００１４】
本発明の第２発明に係る変換器は、前記第２変換部が、各偶数サイクルで、前記パルス幅変調信号が多くとも１つの立ち下がりを有するが、立ち上がりを有さず、各奇数サイクルで、前記パルス幅変調信号が多くとも１つの立ち上がりを有するが、立ち下がりを有さないよう、前記第１周波数における交互の偶数サイクル及び奇数サイクルに対して、前記パルス幅変調信号を供給することを特徴とする。
【００１５】
本発明の第３発明に係る変換器は、前記第１変換部が、前記連続デジタル信号と前記パルス幅変調信号との差に対してフィルタリングを行うことを特徴とする。
【００１６】
本発明の第４発明に係る変換器は、前記第１変換部が、デジタル形式で前記第１中間信号を供給することを特徴とする。
【００１７】
本発明の第５発明に係る変換器は、前記パルス幅変調信号で制御されるクラスＤ増幅器を備えることを特徴とする。
【００１８】
本発明の第６発明に係る変換方法は、デジタル信号のパルス幅変調信号への変換方法において、第１周波数で、夫々が第１所定数の値のうちの１つを有する連続デジタル信号を受信するステップと、前記第１周波数で、前記第１所定数より小さい第２所定数の値のうちの１つを夫々が有する第１中間信号を供給するステップと、前記第２所定数から１を引いた数で前記第１周波数を除したものに等しい第２周波数で、第２中間信号を供給するために、前記第１中間信号のデシメーションを行なうステップと、２つの状態のうちの１つの状態での前記第１周波数の逆数に等しい最小時間を有し、前記第１中間信号へ供給される、前記２つの状態を呈するパルス幅変調信号を、前記第２中間信号から前記第２周波数で供給するステップとを備えることを特徴とする。
【００１９】
本発明の第７発明に係る変換方法は、前記パルス幅変調信号が、各偶数サイクルで、前記パルス幅変調信号が多くとも１つの立ち下がりを有するが、立ち上がりを有さず、各奇数サイクルで、前記パルス幅変調信号が多くとも１つの立ち上がりを有するが、立ち下がりを有さないよう、前記第１周波数における交互の偶数サイクル及び奇数サイクルに対して供給されることを特徴とする。
【００２０】
本発明の第８発明に係る変換方法は、前記第１中間信号が、前記連続デジタル信号と前記パルス幅変調信号との差に対してフィルタリングを行うことにより供給されることを特徴とする。
【００２１】
本発明の第９発明に係る変換方法は、前記第１及び第２中間信号がデジタル信号であることを特徴とする。
【００２２】
本発明の第１０発明に係る変換方法は、前記パルス幅変調信号でクラスＤ増幅器を制御するステップを含むことを特徴とする。
【００２３】
本発明によれば、第１周波数で、夫々が第１所定数の値のうちの１つを有する連続デジタル信号を受信し、前記第１周波数で、前記第１所定数より小さい第２所定数の値のうちの１つを夫々が有する第１中間信号を供給し、前記第２所定数から１を引いた数で前記第１周波数を除したものに等しい第２周波数で、第２中間信号を供給するために、前記第１中間信号のデシメーションを行い、２つの状態のうちの１つの状態での前記第１周波数の逆数に等しい最小時間を有し、前記第１中間信号へ供給される、前記２つの状態を呈するパルス幅変調信号を、前記第２中間信号から前記第２周波数で供給することにより、デジタル信号がパルス幅変調信号へ変換される。
【発明の効果】
【００２４】
本発明にあっては、高い信号対雑音比を有するパルス幅変調信号を、論理回路に用いられる構成要素だけで構成される変換器により供給することができる。
【００２５】
本発明の前述の目的、特性及び利点については、添付図面と共に以下の限定されない実施例の説明において詳細に論じられる。
【発明を実施するための最良の形態】
【００２６】
明確にするため、異なる図面において、同一構成要素には同一参照番号を付して説明する。
【００２７】
本発明は、ＰＷＭ変換部により供給されるＰＷＭ信号のＰＣＭ変換部の第２入力部への直接供給を含む。これにより、ＰＷＭ変換部により導入されるノイズについて、ＰＣＭ変換部によって直接考慮することが可能になる。ＰＣＭ変換部がフィードバックループに導入されるノイズに対する帯域通過フィルタとして機能することから、このＰＣＭ変換部は、有用周波数帯域内でＰＷＭ変換部から生じるノイズに対してフィルタリングを行い、これにより、デジタル・アナログ変換器の有用周波数帯域内でノイズレベルが最小なＰＷＭ信号を確実に得ることができる。
【００２８】
図４は、本発明によるデジタル・アナログ変換器３０の構成例を示す。
【００２９】
図１で説明した変換器１０と同様に、変換器３０は、周波数Ｆ１でＭ＋１個の状態のパルス符号変調信号ＰＣＭを受信して周期性周波数Ｆ１でパルス幅変調信号ＰＷＭを供給するＰＷＭ変換部２０を備える。ＰＷＭ変換部２０により供給されるＰＷＭ信号の分解能は、Ｆ１のＭ倍に等しい周波数Ｆ２で制御信号ＣＬＫにより決定される。
【００３０】
変換器１０と異なり、変換器３０は、周波数Ｆ２（第１周波数）で第１入力部にデジタル入力信号ＩＮ’を受信して周波数Ｆ２でパルス符号変調信号ＰＣＭ’（第１中間信号）を供給するＰＣＭ変換部３２（第１変換部）を備える。例えば、Ｍ個のサンプル毎に信号ＰＣＭ’のサンプルを選択して要素Ｍのデシメーション演算を行い、ＰＷＭ変換部２０に周波数Ｆ１（第２周波数）でＰＣＭ信号（第２中間信号）を供給するデシメータ２４（デシメーション部）に、信号ＰＣＭ’が送信される。ＰＷＭ信号は、ＰＣＭ変換部３２の第２入力部へフィードバックループ３３により供給される。ＰＷＭ信号は、周波数Ｆ１で周期的に供給される２状態を呈する信号であり、周波数Ｆ２の逆数に等しい最小時間に対して同一状態を取ることから、このＰＷＭ信号は、ＰＣＭ変換部３２により利用可能になる信号ＩＮ’と同一のビット数を有する周波数Ｆ２で送信されるデジタル信号の形式に直接なりうる。図１に示された変換器１０と異なり、信号ＩＮ’は、このように、Ｆ１のＭ倍に等しい周波数Ｆ２で供給されるデジタル信号である。ＰＣＭ変換部３２は、このように、変換器１０のＰＣＭ変換部１８のＭ倍の周波数で作動する。しかしながら、本発明による変換器３０のＰＷＭ変換部２０は、図１で示される変換器１０と同様に作動し、特に、周波数Ｆ２で信号ＣＬＫにより制御されてもよい。周波数Ｆ１より大きい周波数Ｆ２で作動するＰＣＭ変換部３２を得るには、ＰＣＭ変換部１８の構造を修正する必要である。
【００３１】
図５は、作動周波数を増加させたい場合、従来のＰＣＭ部になりうる改良を示す本発明によるＰＣＭ変換部３２の構成例を示す。例として、５段階のフィルタリングを行い、一連の所定の積算器３４，３６，３８，４０，４２で構成される主ラインを備えるＰＣＭ変換部３２が示されている。各積算器３４，３６，３８，４０，４２の前には、それぞれ増幅係数Ａ／Ｍ，Ｂ／Ｍ，Ｃ／Ｍ，Ｄ／Ｍ，Ｅ／Ｍを有する増幅器４４，４６，４８，５０，５２が設けられる。加算器５４は、積算器３４により供給される信号を第１入力部で受信し、積算器３８により供給され、増幅係数Ｆを有する増幅器５６により増幅された信号を第２入力部で受信し、増幅器４６を駆動する。加算器５８は、積算器３８により供給される信号を第１入力部で受信し、積算器４２により供給され、増幅係数Ｇを有する増幅器６０により増幅された信号を第２入力部で受信し、増幅器５０を駆動する。ＰＣＭ変換部３２は、信号ＩＮ’を受信する正の入力部と、成形されたＰＷＭ信号を受信する負の入力部と、増幅器４４を駆動する出力部とを有する減算器６２を備える。積算器３４，３６，３８，４０，４２の積算された出力は、各増幅係数Ｈ，Ｉ，Ｊ，Ｋ，Ｌを有する増幅器６６，６８，７０，７２，７４を介して加算器６４の各入力部に供給される。加算器６４は、信号ＩＮ’のビット数より少ないビット数を有する周波数Ｆ２でパルス符号変調信号ＰＣＭ’を供給する量子化部７６を駆動する。
【００３２】
周波数Ｆ１で作動するＰＣＭ変換部１８の構成例は図５で示された構成になるが、増幅器４４，４６，４８，５０，５２の増幅係数はそれぞれＡ，Ｂ，Ｃ，Ｄ，Ｅであり、他の増幅係数は変わらない。Ｆ１のＭ倍に等しい周波数Ｆ２でＰＣＭ変換部３２を作動させるため、ＰＣＭ変換部１８の増幅係数をＭで除して、この増幅係数を修正することも可能である。本例において、周波数Ｆ２で作動するＰＣＭ変換部３２を得て、周波数Ｆ１で作動するＰＣＭ変換部１８の伝達関数と実質上等しい伝達関数を有するため、周波数Ｆ１での作動で用いられる増幅器４４，４６，４８，５０，５２の増幅係数を要素Ｍで除することも可能である。これにより、周波数Ｆ２での作動におけるＰＣＭ変換部３２の安定性が確保される。
【００３３】
本発明は、ＰＷＭ信号の切換え周波数の減少を可能にする他の実施例を提供する。このような他の実施例によれば、ＰＷＭ変換部２０が新たなＰＷＭ信号を供給する周波数Ｆ１で、偶数、あるいは奇数のインデックスが連続サイクルに対して連続的に割り当てられる。偶数インデックスのサイクルに対しては、ＰＷＭ変換部２０が、図２で示された信号に対して改良されていないＰＷＭ信号を供給し、奇数インデックスのサイクルに対しては、ＰＷＭ変換部２０が、供給された信号の時間対称となるＰＷＭ信号を供給する。
【００３４】
図６は、ＰＣＭ信号が９個の状態をコード化できる場合に送信されるＰＷＭ信号を示す。右側には、奇数サイクルに対して供給されるＰＷＭ信号が示されており、左側には、偶数サイクルに対して供給されるＰＷＭ信号が示されている。
【００３５】
このようなＰＷＭ変換では、各サイクルについて、高状態及び低状態間で多くとも１つの遷移が観察できる。従来のＰＷＭ変換では、サイクル中の２つの遷移、すなわち、サイクル中の１つの遷移とサイクルの開始時（あるいは最終点）での１つの遷移とがある。サイクル当たりの遷移数の減少により、ＰＷＭ信号の切換え周波数の減少が可能になる。ＰＷＭ信号の切換え周波数と直接関連する電力を消費するクラスＤ増幅器をＰＷＭ変換部２０が駆動する場合、特に有利である。このようにクラスＤ増幅器の電力消費が減少するため、電力効率の改善が可能になる。
【００３６】
ＰＷＭ変換部２０の前述した実施例に関する変形例は、フィードバックループによりＰＣＭ変換部３２の入力部にＰＷＭ信号が供給される本発明によるデジタル・アナログ変換器３０の構造により認識できる。実際、他のＰＷＭ変換部２０の利用は、ＰＷＭ信号の有用周波数帯域におけるノイズレベルを上げる傾向があるため、前述した従来のデジタル・アナログ変換器の構造により認識することは困難である。これは、ＰＣＭ変換部３２が有用周波数帯域からこのようなノイズを受け付けないため、本発明によるデジタル・アナログ変換器３０では憂慮する問題ではない。
【００３７】
本発明では、ＰＣＭ変換部３２が、従来のデジタル・アナログ変換器の作動周波数より高い周波数Ｆ２で作動し、これにより電力消費が多くなるが、クラスＤ増幅器１６の消費電力と比べてＰＣＭ変換部３２の消費電力が低いため、このことはほとんど不利にならない。
【００３８】
本発明の利点は、論理回路を構成するために現在用いられている構成要素で全て構成され、少数の構成要素（ゲート、オペレータ、記憶要素等）で実行されるということである。
【００３９】
本発明の他の利点は、ＰＷＭ変換部の分解能を向上させないことが可能、すなわち、ＰＷＭ変換部の制御信号の周波数を上げないということであり、フェーズロックドループといった制御信号を供給するための高価な構成要素を必要としない。
【００４０】
図７は、デジタル信号ＩＮ’を受信し、例えば、ラウドスピーカあるいはモータといった図示されていない負荷装置の制御に対してアナログ信号ＯＵＴを供給するデジタル・アナログ変換器における本発明による変換器３０の利用例を示す。変換器３０で供給されるＰＷＭ信号は、２つの基準電圧源ＶREFP及びＶREFNに接続される増幅器８２を駆動する。増幅器８２は、時間連続低域フィルタ８４を駆動する信号ＰＷＭ’を供給する。フィルタ８４は、信号ＯＵＴを供給する電力増幅器８６、例えばクラスＡ−Ｂ増幅器に対して信号ＰＷＭ’’を供給する。
【００４１】
増幅器８２は低帯域増幅器である。この増幅器は、以下の関係式により低電力でデジタル信号ＰＷＭをアナログ信号ＰＷＭ’に変換する。
ＰＷＭ’＝ＰＷＭ×ＶREFP
【００４２】
信号ＰＷＭ’を受信する低域フィルタ８４が強い入力インピーダンスを有する場合、増幅器８２により供給される電流は低い。基準電圧源ＶREFPは、高い信号対雑音比ＳＮＲを得ることが可能になる「自然な」電圧を供給することが可能な発生源である。更に、電圧源ＶREFPは、例えば、約５０デシベルの非ゼロ電源除去比（ＰＳＲＲ）を得るよう選択される。デジタル・アナログ変換器に電源を供給するため、携帯電話用バッテリを直接用いることが可能になることから、これは特に有利である。
【００４３】
例えば、連続時間低域フィルタ８４は２段階あるいは３段階のフィルタであり、所望の信号、例えば音声帯域にある信号だけを維持するため、アナログ信号ＰＷＭ’の広範な帯域ノイズを抑制することが可能になる。フィルタ８４は、増幅器、例えば演算増幅器を備える。（高周波数ノイズのクロストークの危険性による）アナログ信号ＰＷＭ’に含まれる広帯域ノイズ存在下であってもそのような増幅器の性能が変わらないようにするため、低域フィルタが入力部に少なくとも１つのＲＣタイプの受動フィルタを備えることが有利である。
【００４４】
当然ながら、当業者であれば本発明にさまざまな変形、改良、及び変更を加えることが容易に可能であろう。特に、本発明は、図５で示された構造とは異なる構造を有するＰＣＭ変換部を用いて実施される場合もある。特に、ＰＣＭ変換部の順序は、デジタル信号ＩＮ’の所望の処理に対して適応される。
【００４５】
このような変形、改良、及び変更は、本明細書の一部となるべきものであり、本発明の技術的思想及び技術的範囲の中に含まれるべきものである。従って、以上の説明はあくまで例示であって、本発明を限定しようと意図するものではない。本発明は、特許請求の範囲の規定及びその均等物によってのみ制限される。
【図面の簡単な説明】
【００４６】
【図１】従来のデジタル・アナログ変換器を備える負荷装置を制御するための回路例を示す図である。
【図２】図１の変換器の特性信号の変動例を示す図である。
【図３】高い信号対雑音比の信号供給を可能にするデジタル・アナログ変換器の従来例を示す図である。
【図４】本発明によるデジタル・アナログ変換器の構成例を示す図である。
【図５】図４の変換器の構成要素の更に詳細な例を示す図である。
【図６】図４のデジタル・アナログ変換器の変形例により供給される信号進路を示す図である。
【図７】本発明によるデジタル・アナログ変換器の利用例を示す図である。
【符号の説明】
【００４７】
１６  クラスＤ増幅器  
２０  ＰＷＭ変換部（第２変換部）
２４  デシメータ（デシメーション部）
３０  変換器
３２  ＰＣＭ変換部（第１変換部）
【図１】
2006345524.tif 000003
【図２】
2006345524.tif 000004
【図３】
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【図４】
2006345524.tif 000006
【図５】
2006345524.tif 000007
【図６】
2006345524.tif 000008
【図７】
2006345524.tif 000009