(57)【要約】【課題】  ＨＢＴでスイッチング素子を構成したスイッチ回路装置では、大きなベース電流を必要とするため、各ＲＦ端子を高周波信号の分離素子３０を介してＤＣバイアスポイントに接続すると、ＨＢＴに十分なバイアスを印加できず、ＨＢＴを十分動作させることができない。【解決手段】  複数の単位ＨＢＴを並列接続して集合素子を構成し、１つの集合素子の共通エミッタおよび共通コレクタ毎に１つの分離素子を介して１つのバイアスポイントに接続し、バイアス電位を印加する。単位ＨＢＴをグループ分けすることによりベース電流を分散できるため、分離素子に流れるベース電流が小さくなり電圧ドロップが小さくなる。従って、単位ＨＢＴに十分なバイアスが印加でき、動作させることができる。【選択図】    図１
2006279316.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ接合型バイポーラトランジスタにより構成される単位素子と、
複数の前記単位素子のエミッタおよびコレクタを共通接続した集合素子と、
複数の前記集合素子を並列接続したスイッチング素子と、
前記集合素子のエミッタおよびコレクタに接続し、該エミッタおよびコレクタに等しいバイアス電位を与えるバイアスポイントと、
１つの前記集合素子のエミッタと前記バイアスポイント間、および１つの前記集合素子のコレクタと前記バイアスポイント間にそれぞれ１つ接続される高周波信号の分離素子と、
前記スイッチング素子のコレクタおよびエミッタにそれぞれ接続する第１ＲＦポートおよび第２ＲＦポートと、
を具備し、
前記スイッチング素子内の前記各ヘテロ接合型バイポーラトランジスタのベースに印加される制御信号により前記第１および第２ＲＦポート間に信号経路を形成することを特徴とするスイッチ回路装置。
【請求項２】
ヘテロ接合型バイポーラトランジスタにより構成される単位素子と、
複数の前記単位素子のエミッタおよびコレクタを共通接続した集合素子と、
複数の前記集合素子を並列接続したスイッチング素子と、
前記スイッチング素子を直列に多段接続したスイッチング素子群と、
前記集合素子のエミッタおよびコレクタに接続し、該エミッタおよびコレクタに等しいバイアス電位を与えるバイアスポイントと、
１つの前記集合素子のエミッタと前記バイアスポイント間、および１つの前記集合素子のコレクタと前記バイアスポイント間にそれぞれ１つ接続される高周波信号の分離素子と、
前記スイッチング素子群の一端のコレクタおよび他端のエミッタにそれぞれ接続する第１ＲＦポートおよび第２ＲＦポートと、
を具備し、
前記スイッチング素子群内の前記各ヘテロ接合型バイポーラトランジスタのベースに印加される制御信号により前記第１および第２ＲＦポート間に信号経路を形成するスイッチ回路装置。
【請求項３】
１つの前記集合素子内の前記各ヘテロ接合型バイポーラトランジスタのベースは、制御端子に接続することを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
【請求項４】
前記単位素子は、前記ヘテロ接合型バイポーラトランジスタのベースに駆動トランジスタを接続して成ることを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
【請求項５】
前記単位素子は、前記ヘテロ接合型バイポーラトランジスタのベースにバラスト抵抗を接続して成ることを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
【請求項６】
前記ヘテロ接合型バイポーラトランジスタは、エミッタおよびベース間とベースおよびコレクタ間にヘテロ接合を有し、順トランジスタ動作時のオン抵抗値と逆トランジスタ動作時のオン抵抗値が、一つのベース電流値においてほぼ等しいことを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
【請求項７】
前記第１および第２ＲＦポート間に高周波アナログ信号の信号経路を形成することを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
【請求項８】
１つの前記集合素子において、複数の前記単位素子の前記駆動トランジスタのドレインが共通接続して１つの高周波信号の分離素子に接続し、電源端子に接続することを特徴とする請求項４に記載のスイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合型バイポーラトランジスタをスイッチング素子として用いた高周波用途のスイッチ回路装置に関する。
【背景技術】
【０００２】
ヘテロ接合型バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下ＨＢＴ）は、通常のホモ接合型バイポーラトランジスタに比べエミッタ効率が高く電流増幅率ｈＦＥが高いためベース濃度を大幅に上げることができ、ベース全体に渡ってトランジスタ動作を均一にできる。その結果ＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と比較して電流密度が高く低オン抵抗のため、効率性、利得性、歪特性が優れており、チップサイズを小型にできる。
【０００３】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多い。そのため、アンテナの送受信信号を受信側回路に接続する場合と送信側回路に接続する場合とを切り替える為の切り替え回路用途等で、高効率、小型の高周波スイッチング素子が不可欠となる。
【０００４】
そこで、図７のごとく、双方向のヘテロ接合型バイポーラトランジスタをスイッチング素子としてスイッチ回路を構成したものが知られている。
【０００５】
図７は、ＨＢＴ素子をスイッチング素子として使用した、スイッチ回路の一例を示している。この回路は、この回路はエミッタがアンテナＡＮＴに接続される第１のＨＢＴ１２０と、コレクタがアンテナＡＮＴに接続される第２のＨＢＴ１２１とを具備し、第１のＨＢＴ１２０のコレクタが発信側回路Ｔｘに接続される。また第２のＨＢＴ１２１のエミッタが受信側回路Ｒｘに接続され、ＨＢＴ１２０、１２１の各ベースが抵抗１２２を介して発信用制御端子ＣｔｒｌＴｘと受信用制御端子ＣｔｒｌＲｘに各々接続される。
【０００６】
一般に、双方向のＨＢＴを用いたスイッチ回路装置においては、ベース電流を引き込むためもありエミッタ端子およびコレクタ端子に同じＤＣ電位を印加している。この場合、ＨＢＴ（スイッチ回路装置）のエミッタおよびコレクタを、高周波信号の分離素子となる抵抗を介してバイアスポイントに接続し、ＤＣ電位を印加している。
【０００７】
ＦＥＴを用いたシャント有りＳＰＳＴスイッチ回路装置の例として、図８では、コンデンサＣ１、Ｃ２、Ｃ３により、各ＦＥＴ４、６のドレインおよびソースをグランドおよび外部信号線よりＤＣ的に分離している。更に各ＦＥＴ４、６のドレインおよびソースを、高周波信号の分離素子となる抵抗Ｒ２、Ｒ４、Ｒ５を介して、バイアスポイントとしてのＶｂｉａｓ端子に接続し、ＤＣ電位を印加している（例えば特許文献２参照。）。
【特許文献１】特開２０００−２６０７８２号公報
【特許文献２】特開平８−２１３８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述の如く、ＨＢＴを用いたスイッチ回路装置においては、ベース電流を引き込むためもあり、エミッタ端子およびコレクタ端子に同じＤＣ電位を印加している。
【０００９】
特にＨＢＴを多段接続したハイパワーのスイッチ回路装置では大きなベース電流を必要とする。また、高周波信号の分離素子となる抵抗の抵抗値は通常５〜１０ＫΩである。ベース電流が分離素子（抵抗）を流れる際には、抵抗の両端において、ベース電流の大きさに比例した電圧ドロップが発生する。
【００１０】
つまり、ＨＢＴを多段接続したスイッチ回路装置では分離素子（抵抗）を流れるベース電流による電圧ドロップが大きくなる。従ってＨＢＴに十分なバイアスを印加することができず、ＨＢＴを十分動作させることができない問題があった。
【課題を解決するための手段】
【００１１】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、ヘテロ接合型バイポーラトランジスタにより構成される単位素子と、複数の前記単位素子のエミッタおよびコレクタを共通接続した集合素子と、複数の前記集合素子を並列接続したスイッチング素子と、前記集合素子のエミッタおよびコレクタに接続し、該エミッタおよびコレクタに等しいバイアス電位を与えるバイアスポイントと、１つの前記集合素子のエミッタと前記バイアスポイント間、および１つの前記集合素子のコレクタと前記バイアスポイント間にそれぞれ１つ接続される高周波信号の分離素子と、前記スイッチング素子のコレクタおよびエミッタにそれぞれ接続する第１ＲＦポートおよび第２ＲＦポートと、を具備し、前記スイッチング素子内の前記各ヘテロ接合型バイポーラトランジスタのベースに印加される制御信号により前記第１および第２ＲＦポート間に信号経路を形成することにより解決するものである。
【００１２】
第２に、ヘテロ接合型バイポーラトランジスタにより構成される単位素子と、複数の前記単位素子のエミッタおよびコレクタを共通接続した集合素子と、複数の前記集合素子を並列接続したスイッチング素子と、前記スイッチング素子を直列に多段接続したスイッチング素子群と、前記集合素子のエミッタおよびコレクタに接続し、該エミッタおよびコレクタに等しいバイアス電位を与えるバイアスポイントと、１つの前記集合素子のエミッタと前記バイアスポイント間、および１つの前記集合素子のコレクタと前記バイアスポイント間にそれぞれ１つ接続される高周波信号の分離素子と、前記スイッチング素子群のコレクタおよびエミッタにそれぞれ接続する第１ＲＦポートおよび第２ＲＦポートと、を具備し、前記スイッチング素子群内の前記各ヘテロ接合型バイポーラトランジスタのベースに印加される制御信号により前記第１および第２ＲＦポート間に信号経路を形成することにより解決するものである。
【発明の効果】
【００１３】
本実施形態によれば、複数の単位素子（ＨＢＴ）のエミッタおよびコレクタを共通接続して集合素子を構成し、集合素子毎に１つの高周波信号の分離素子（抵抗）を介して、ＤＣバイアスを印加するバイアスポイントに接続する。これにより、分離素子（抵抗）による電圧ドロップをＨＢＴの動作に影響しない程度に小さくすることができる。すなわち単位素子をグループ分けすることによりベース電流を分散できるため、５〜１０ＫΩの抵抗値を有する各抵抗に流れるベース電流が小さくなり、電圧ドロップが小さくなる。
【００１４】
また単位素子としてＨＢＴに駆動ＦＥＴを接続した回路構成の場合において、駆動ＦＥＴのドレインと電源端子ＶＤＤ間の接続も同様である。すなわち、複数の駆動ＦＥＴのドレインを共通接続し、またＨＢＴのエミッタおよびコレクタを共通接続して集合素子を構成する。そして、集合素子毎に駆動ＦＥＴの共通ドレインが１つの分離素子（抵抗）を介して、電源端子ＶＤＤに接続する。
【００１５】
このようにすることで、ＨＢＴに十分なバイアスを印加でき、ＨＢＴを十分動作させることができる。
【発明を実施するための最良の形態】
【００１６】
以下に図１から図６を用いて、本発明の実施の形態を詳細に説明する。
【００１７】
まず、図１の回路図を参照し、第１実施形態のスイッチ回路装置の回路図を示す。
【００１８】
スイッチ回路装置は、例えば、ＳＰＤＴ(Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ)スイッチＭＭＩＣである。
【００１９】
ＳＰＤＴスイッチＭＭＩＣは、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２を有する。第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２は、それぞれ集合素子２００を複数並列接続したものである。集合素子２００は、単位素子１００を複数並列接続したものである。
【００２０】
単位素子１００は、ＨＢＴを構成する最小単位（以下単位ＨＢＴ１０１と称する）に、駆動ＦＥＴ１０２を接続したものである。駆動ＦＥＴ１０２は単位ＨＢＴ１０１にベース電流を供給するための駆動トランジスタであり、ここではＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。駆動ＦＥＴ１０２を接続することにより、温度補償型の単位素子１００が実現できる。温度補償については後述する。
【００２１】
駆動ＦＥＴ１０２はソースがＨＢＴ１０１のベースに接続し、ドレインが電源端子ＶＤＤに接続する。そして、１つの単位素子１００は、単位ＨＢＴ１０１のエミッタ、コレクタ、および駆動ＦＥＴ１０２のドレイン、ゲートを、他の単位ＨＢＴ１０１の、エミッタ、コレクタ、および駆動ＦＥＴのドレイン、ゲートとそれぞれ共通接続する。
【００２２】
本実施形態では、複数の単位素子１００を並列接続して集合素子２００を構成し、複数の集合素子２００の並列接続によりスイッチング素子を構成する。
【００２３】
１つの集合素子２００は、図１では３つの単位素子１００を接続する。すなわち３つの単位ＨＢＴ１０１のエミッタを共通接続して集合素子２００の共通エミッタＥとし、単位ＨＢＴ１０１のコレクタを共通接続して集合素子２００の共通コレクタＣとする。さらに、３つの駆動ＦＥＴ１０２のドレインを共通接続して集合素子２００の共通ドレインＤとする。駆動ＦＥＴ１０２のゲートも同様に共通接続する。
【００２４】
そして、各集合素子２００の共通エミッタＥ同士、共通コレクタＣ同士、駆動ＦＥＴ１０２のゲート同士をそれぞれ共通接続し、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２を構成する。
【００２５】
第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２を構成する単位ＨＢＴ１０１のコレクタは共通で、第１ＲＦポートに接続する。第１ＲＦポートは、例えば共通入力端子ＩＮである。
【００２６】
また、第１スイッチング素子ＳＷ１のエミッタおよび第２スイッチング素子ＳＷ２のエミッタがそれぞれ第２ＲＦポートに接続される。第２ＲＦポートは例えば第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２である。
【００２７】
単位ＨＢＴ１０１のベースは、駆動ＦＥＴ１０２を介してそれぞれ第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続する。駆動ＦＥＴ１０２のゲートは、高周波信号の分離素子３０を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続する。
【００２８】
分離素子３０は抵抗であり、交流接地となる第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２の直流電位に対して、ベースを介して高周波信号が漏出することを防止する目的で配置されている。分離素子３０の抵抗値は５ＫΩ〜１０ＫΩ程度である。
【００２９】
第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号の場合を説明する。その場合、第１制御端子Ｃｔｌ１の信号がＨレベル（例えば３Ｖ）の時は第２制御端子Ｃｔｌ２の信号がＬレベル（例えば、０Ｖ）になる。そして、Ｈレベルが印加された側のスイッチング素子が導通し、第１ＲＦポートおよび第２ＲＦポート間に信号経路を形成する。
【００３０】
例えば、第１制御端子Ｃｔｌ１にＨレベルの信号が印加されると、第１スイッチング素子ＳＷ１内の単位ＨＢＴ１０１においてベース−エミッタ間電圧がオン電圧ＶＢＥを上まわり、単位ＨＢＴ１０１がオンする。
【００３１】
このとき、第２制御端子Ｃｔｌ２はＬレベルの信号が印可されるので、第２スイッチング素子ＳＷ２は動作しない。これにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間に１つの信号経路が形成され、例えば共通入力端子ＩＮに入力された高周波アナログ信号が第１出力端子ＯＵＴ１より出力される。一方第２制御端子Ｃｔｌ２にＨレベルの信号が印可されると、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間に１つの信号経路が形成される。このように、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間または、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間のいずれかに信号経路が形成される。
【００３２】
第１および第２スイッチング素子ＳＷ１、ＳＷ２のエミッタおよびコレクタにはバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、例えば各集合素子２００毎に接続される。すなわち、１つの集合素子２００の共通エミッタＥに１つのバイアスポイントＢＰが接続し、１つの共通コレクタＣに１つのバイアスポイントＢＰが接続する。そして各バイアスポイントＢＰには、それぞれ等しいＤＣバイアス電位（例えばＧＮＤ電位）が印加される。
【００３３】
そして、１つの集合素子２００の共通エミッタＥとバイアスポイントＢＰ間、および１つの集合素子２００の共通コレクタＣとバイアスポイントＢＰ間に、それぞれ１つの高周波信号の分離素子３０を接続する。
【００３４】
分離素子３０は、前述の如く抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。
【００３５】
第１スイッチング素子ＳＷ１（第２スイッチング素子ＳＷ２も同様）を構成する単位ＨＢＴ１０１のエミッタおよびコレクタをそれぞれすべて共通接続し、これらをまとめて高周波信号の分離素子（抵抗）３０を介してバイアスポイントＢＰに接続し、ＤＣバイアス電位を印加すると、単位ＨＢＴ１０１を十分動作させることができない。
【００３６】
これは、第１スイッチング素子ＳＷ１を単位ＨＢＴ１０１で構成する場合、一般的には電流増幅率ｈＦＥは１０００に満たないため、非常に大きなベース電流を必要とするためである。
【００３７】
つまり、分離素子３０である抵抗を流れるベース電流による電圧ドロップが大きく、結果としてＨＢＴに十分なバイアスを印加することができないためである。
【００３８】
そこで、図１の如く、櫛状に並列接続された複数の単位素子１００で集合素子２００を構成し、集合素子２００の共通エミッタＥおよび共通コレクタＣにそれぞれバイアスポイントＢＰを接続する。そして、バイアスポイントＢＰに接続し、各集合素子２００にそれぞれ対応する１つの分離素子（抵抗）３０を介して、ＤＣバイアス電位（例えばＧＮＤ電位）を印加する。
【００３９】
抵抗３０の抵抗値は、５〜１０ＫΩである。つまり、ベース電流が抵抗３０を流れる際には、抵抗３０の両端において、ベース電流の大きさに比例した電圧ドロップが発生する。しかし、集合素子２００に単位素子１００をグループ分けし、グループ毎に抵抗３０を介してバイアスポイントＢＰに接続することにより、その電圧ドロップを単位ＨＢＴ１０１の動作に影響しない程度に小さくすることができる。すなわちグループ分けすることによりベース電流を分散できるため、５〜１０ＫΩの抵抗値の抵抗３０に流れるベース電流が小さくなり、電圧ドロップが小さくなる。
【００４０】
また図１の回路では、単位ＨＢＴ１０１にベース電流を供給するための駆動ＦＥＴ１０２のドレインも、集合素子２００毎に共通接続して共通ドレインＤとし、共通ドレインＤに接続し、各集合素子２００毎に対応する１つの分離素子３０を介して電源端子ＶＤＤに接続する。
【００４１】
駆動ＦＥＴ１０２が接続する抵抗３０を流れるベース電流による電圧ドロップが大きくなると、駆動ＦＥＴ１０２のドレイン電位が下がり、駆動ＦＥＴ１０２のソース−ドレイン間電圧を十分確保できない。これにより駆動ＦＥＴ１０２を流れる電流が小さくなり、結果として単位ＨＢＴ１０１のベース電流が不十分となる。
【００４２】
そこで、駆動ＦＥＴ１０２もグループ分けすることで、抵抗３０による電圧ドロップが小さくなるので、単位ＨＢＴ１０１を十分動作させることができる。
【００４３】
分離素子３０はインダクタではなく抵抗のため、スイッチング回路装置の全ての構成要素を１チップに集積化できる。また各単位ＨＢＴ１０１のエミッタ、コレクタ両方をＧＮＤ電位に接続しており、エミッタ、コレクタにＤＣバイアス電位を印加すると共に、各単位ＨＢＴのベース電流の引き込みに使用している。
【００４４】
次に、図１の回路の動作について説明する。
【００４５】
［第１制御端子Ｃｔｌ１と第２制御端子Ｃｔｌ２に相補信号が印加される場合］
単位ＨＢＴ１０１のオン電圧ＶＢＥを１．６Ｖとし、駆動ＦＥＴ１０２のピンチオフ電圧Ｖｐを０Ｖとする。この場合、制御端子（第１制御端子Ｃｔｌ１または第２制御端子Ｃｔｌ２）の電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より、１．６Ｖ（１．６Ｖ＋０Ｖ）以上高くなった時点で初めて駆動ＦＥＴ１０２と単位ＨＢＴ１０１がオンする。ここでは単位ＨＢＴ１０１のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。
【００４６】
オン側の、例えば第１制御端子Ｃｔｌ１には３Ｖが印加されるため、第１制御端子Ｃｔｌ１の電位は３Ｖ（３Ｖ−０Ｖ）となり１．６Ｖより十分高い。また、分離素子３０である抵抗を流れるベース電流による電圧ドロップは、上記の如く十分小さいため、駆動ＦＥＴ１０２と単位ＨＢＴ１０１は十分オンし、オン側の単位ＨＢＴ１０１のエミッタ−コレクタ間が導通する。
【００４７】
一方オフ側は、単位ＨＢＴ１０１のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、第２制御端子Ｃｔｌ２の電位は０Ｖである。第２制御端子Ｃｌｔ２の電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で駆動ＦＥＴ１０２と単位ＨＢＴがオンするため、オフ側は１．６Ｖの振幅のパワーに耐えることができる。１．６Ｖの振幅は２０．１ｄＢｍのパワーに対応し、無線ＬＡＮやＢｌｕｅｔｏｏｔｈの用途に十分使用できる。
【００４８】
［第１制御端子Ｃｔｌ１と第２制御端子Ｃｔｌ２に相補信号以外が印加される場合］
第１制御端子Ｃｔｌ１と第２制御端子Ｃｔｌ２に印加される信号は相補信号に限らず両方オフの場合がある。その場合は第１制御端子Ｃｔｌ１と第２制御端子Ｃｔｌ２両方に０Ｖが印加され、上記と同様両方とも１．６Ｖの振幅に耐えられる。またここではＲＦポートの共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２をＧＮＤ電位としている。
【００４９】
ＭＥＳＦＥＴをスイッチング素子とするスイッチ回路装置は、ＲＦポートを仮にＧＮＤ電位にすると考えるとＭＥＳＦＥＴがディプレッション型のため制御端子に接続するゲートに０Ｖを印加してもＭＥＳＦＥＴのチャネルを遮断できず、０Ｖ印加ではオフすることができない。従ってＭＥＳＦＥＴをスイッチング素子とするスイッチ回路装置はＲＦポートをＧＮＤ電位に設定できずプラス電位に設定する必要がある。そして外部の高周波信号ラインはＧＮＤ電位でありＲＦポートと電位が異なるため、外部の高周波信号ラインとＲＦポートを直結することができない。すなわち外部の高周波信号ラインとＲＦポート間をＤＣ的に分離するため、その間に外付けで容量を接続する必要がある。
【００５０】
しかし、本実施形態は単位ＨＢＴによりスイッチング素子を構成し、ＲＦポートをＧＮＤ電位に設定して制御端子に０Ｖを印加することによりオフすることができる。従って外付けで容量を接続する必要がなく、ＦＥＴをスイッチング素子とするスイッチ回路装置に比べ実装面積を減らすことができる。
【００５１】
図２を参照して、単位ＨＢＴ１０１について説明する。
【００５２】
本実施形態の単位ＨＢＴ１０１は、順方向と逆方向の双方向に対称に動作可能なＨＢＴを採用する。図２（Ａ）は単位ＨＢＴ１０１の一例を示す断面図であり、図２（Ｂ）（Ｃ）は、単位ＨＢＴ１０１の特性図である。
【００５３】
ＨＢＴは、エミッタ／ベース接合に、ＡｌＧａＡｓ又はＩｎＧａＰ／ＧａＡｓ等の異種の化合物間の接合を用いる。これにより、エミッタのバンドギャップがベースのバンドギャップより大きくなり、エミッタ効率が高く取れる。従って、エミッタ効率が高い分、ベース濃度を大幅に上げることができる。その結果、電流密度を大幅に上げることができ、ＨＥＭＴと比較して低いオン抵抗が容易に得られる素子である。
【００５４】
図２（Ａ）を参照して、半絶縁性のＧａＡｓ基板１０上にｎ＋型ＧａＡｓのサブコレクタ層１１が形成され、サブコレクタ層１１上にｎ型ＩｎＧａＰのコレクタ層１２、ｐ型ＧａＡｓのベース層１３、ｎ型ＩｎＧａＰのエミッタ層１４、ｎ＋型ＧａＡｓのエミッタコンタクト層１５等がメサ型に積層されて構成されている。
【００５５】
サブコレクタ層１１は、基板１０上にエピタキシャル成長法によって形成され、３〜６Ｅ１８ｃｍ−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ型のＧａＡｓ層である。その膜厚は数千Åである。コレクタ層１２は、サブコレクタ層１１の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ−３程度に不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。ベース層１３は、コレクタ層１２の上に形成され、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｐ型のＧａＡｓ層である。膜厚は数百〜２０００Åである。エミッタ層１４は、ベース層１３の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。エミッタコンタクト層１５は、エミッタ層１４の上に形成され、シリコンドープによって３〜６Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｎ＋型ＧａＡｓ層で、膜厚は数千Åである。尚、コレクタ層１２およびエミッタ層１４はＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよい。
【００５６】
サブコレクタ層１１の表面には、コレクタ層１２を挟む位置に、ＡｕＧｅ／Ｎｉ／Ａｕ層からなるコレクタ電極１６が配置される。ベース層１３の表面には、エミッタ層１４を挟む位置に、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ層からなるベース電極１７が配置される。エミッタコンタクト層１５の上部にはＡｕＧｅ／Ｎｉ／Ａｕ層からなるエミッタ電極１８が配置される。
【００５７】
本実施形態の単位ＨＢＴ１０１は、エミッタ層１４とベース層１３とで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成しているのに加え、コレクタ層１２とベース層１３とでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。そして、エミッタ層１４をエミッタとして動作する順方向のトランジスタ動作時（以下順トランジスタ動作時）と、エミッタ層１４をコレクタとして動作する逆方向のトランジスタ動作時（以下逆トランジスタ動作時）とで、トランジスタ特性がほぼ同じ特性となるように構造上の各パラメータを制御し、コレクターエミッタ間電圧を０Ｖ、コレクターエミッタ間電流を０Ａ付近のバイアスで動作させる。本明細書では、このようにベースを基準としてエミッタとコレクタが対称なＨＢＴを対称型ＨＢＴと称する。また、以下の単位ＨＢＴ１０１は全て対照型ＨＢＴである。
【００５８】
図２（Ｂ）（Ｃ）は、対称型ＨＢＴの特性図である。図は、所定のベース電流ＩＢにおけるコレクタ−エミッタ電圧ＶＣＥとコレクタ電流ＩｃのＶ−Ｉカーブを示す。
【００５９】
ある所定のベース電流ＩＢにおいてコレクタ−エミッタ電圧ＶＣＥおよびコレクタ電流Ｉｃが正（＋）値を示すトランジスタを順トランジスタといい、負(−)の値を示すトランジスタを逆トランジスタという。
【００６０】
図２（Ｂ）のごとく、対称型ＨＢＴは、順トランジスタ動作時のオン抵抗Ｒｏｎ（＝ΔＶＣＥ／ΔＩＣ）と逆トランジスタ動作時のオン抵抗Ｒｏｎ’（＝ΔＶＣＥ’／ΔＩＣ’）がほぼ等しくなるように構成したＨＢＴである。これを実現するために、エミッタ層１４とコレクタ層１２は基本的に同じ構造とする。例えば、エミッタ層１４にＩｎＧａＰ層を使用する場合はコレクタ層１２にもＩｎＧａＰ層を使用する。そして、エミッタ層１４とコレクタ層１２にＩｎＧａＰ層を使用する場合はＧａＡｓ層（サブコレクタ層１１、ベース層１３、およびエミッタコンタクト層１５）とそれぞれ格子整合させる。また、エミッタ層１４とコレクタ層１２にＡｌＧａＡｓ層を使用する場合はＡｌのモル比率を同じにする。
【００６１】
そして、エミッタ層１４の不純物濃度とコレクタ層１２の不純物濃度をほぼ同等の値に設定する。これにより、通常のＨＢＴに比べベース−コレクタ耐圧が低下するが、スイッチ回路装置ではベース−コレクタ耐圧は７〜８Ｖあれば十分である。
【００６２】
対称型ＨＢＴはコレクタ−エミッタ間電圧を０Ｖのバイアスで動作させることにより、基本的にコレクタ−エミッタ間の消費電流を０Ａにすることができる。
【００６３】
尚、順トランジスタの立ち上がり電圧（逆トランジスタの立ち上がり電圧と同じ）は図２（Ｂ）の如く０Ｖが望ましい。しかし、図２（Ｃ）の如く順トランジスタの立ち上がり電圧が０Ｖでなく、オフセット電圧ＶＯＦＦを持つ場合がある。この場合、コレクターエミッタ間電圧ＶＣＥを０Ｖにバイアスしたとき、コレクタ−エミッタ間において若干の消費電流が発生してしまう。
【００６４】
エミッタとコレクタが対称でないＨＢＴにおいてオフセット電圧が発生する原因のひとつにエミッタとコレクタの非対称性がある。しかし、対称型ＨＢＴは、エミッタとコレクタを基本的にほぼ同じ構造とする場合が多い。従って対称型ＨＢＴは対称型でないＨＢＴに比べオフセット電圧は非常に小さい。しかし、小さいながらもオフセット電圧が有る場合がある。原因の１つはベース−エミッタ間、ベース−コレクタ間のヘテロ接合の伝導帯底におけるバンドスパイクである。このバンドスパイクを無くすためには、例えばエミッタおよびコレクタがＡｌ０．３Ｇａ０．７Ａｓの場合は、図示は省略するが図２（Ａ）のベース−エミッタ間、ベース−コレクタ間にＧｒａｄｉｎｇ層を挟むと良い。すなわちベース−エミッタ間においてはＧａＡｓからＡｌ０．３Ｇａ０．７Ａｓに徐々に変化するｎ型のＡｌＸＧａ１−ＸＡｓ（Ｘ＝０→０．３）層を配置し、ベース−コレクタ間においては例えばＡｌ０．３Ｇａ０．７ＡｓからＧａＡｓに徐々に変化するｎ型のＡｌＸＧａ１−ＸＡｓ（Ｘ＝０．３→０）層を配置する。また別の手法としてバンドスパイクが発生するヘテロ接合の位置をベース−エミッタ接合、ベース−コレクタ接合の位置からずらすことによりオフセット電圧を小さくできる（不図示）。すなわちエミッタおよびコレクタにおいてべース層と直接接する層として、ＩｎＧａＰ層またはＡｌＧａＡｓ層とベース層との間にｎ型ＧａＡｓ層をそれぞれ配置する。これらの手法によりオフセット電圧をさらに極めて小さくすることができる。
【００６５】
また、オフセット電圧以外の非対称性としてオン抵抗ＲｏｎとＲｏｎ’が多少異なる場合がある。原因は構造上のエミッタ寄生抵抗、コレクタ寄生抵抗の違いである。その場合はエミッタ層１４やコレクタ層１２さらにはエミッタコンタクト層１５やサブコレクタ層１１の不純物濃度や厚みを、オン抵抗ＲｏｎとＲｏｎ’が等しくなるように調整するとよい。
【００６６】
さらにエミッタ層１４とエミッタコンタクト層１５の間やコレクタ層１２とサブコレクタ層１１の間に、バラスト抵抗層を挿入して二次破壊に強くしても良い。バラスト抵抗層は、ノンドープまたは低濃度（１〜７０Ｅ１５ｃｍ−３）で数千Åの厚みを持つ、ｎ型のＧａＡｓ層、ＩｎＧａＰ層またはＡｌＧａＡｓ層である。
【００６７】
本実施形態では上記の対称型ＨＢＴを用い、スイッチ回路装置を構成する。すなわち、サブコレクタ層１１上に形成したメサ構造のエミッタ層１４、ベース層１３及びコレクタ層１２を１つの単位ＨＢＴとして、共通のサブコレクタ層１１上に多数個配置する。そしてこれらを櫛状に延在させ、コレクタ電極１６、エミッタ電極１８同士をそれぞれ共通接続する。そして、コレクタ−エミッタ電圧ＶＣＥを０Ｖにバイアスし、所定のベース電流を印加したときにコレクタ−エミッタ間が導通し、ベース電流を０としたときにコレクタ−エミッタ間が遮断する回路構成とする。
【００６８】
これによりコレクタ−エミッタ間の消費電流が０Ａのスイッチ回路が実現する。さらに対称型ＨＢＴは順トランジスタ動作時のオン抵抗Ｒｏｎと逆トランジスタ動作時のオン抵抗Ｒｏｎ’がほぼ等しいため、高周波信号の振幅においてコレクタ−エミッタ電圧ＶＣＥが正の部分と、コレクタ−エミッタ電圧ＶＣＥが負の部分の切り替え部分において線型性が良いスイッチ回路を得られる。
【００６９】
ＧａＡｓＭＥＳＦＥＴやＨＥＭＴによるスイッチ回路は、ドレイン−ソース間のバイアスが０Ｖのためドレイン−ソース間の消費電流が０Ａで、高周波信号の振幅においてドレイン−ソース電圧ＶＤＳが正の部分と、ドレイン−ソース電圧ＶＤＳが負の部分の切り替え部分において線型性が良い。つまり本実施形態のスイッチ回路は、ＧａＡｓＭＥＳＦＥＴやＨＥＭＴのスイッチ回路と同様の長所を有している。さらに、ユニポーラデバイスのＦＥＴよりもバイポーラデバイスのＨＢＴの方が圧倒的にオン抵抗が低く、スイッチ回路を形成する場合、高周波特性が大幅に向上し、チップサイズを大幅に小型化できる。
【００７０】
尚、本実施形態の単位ＨＢＴ１０１ではエミッタ、コレクタの電気的特性が対称であるので、これらを入れ替えても等価である。
【００７１】
ここで、第１実施形態の単位素子１００は、単位ＨＢＴ１０１と駆動ＦＥＴ１０２が近接して接続された温度補償型の単位素子１００である。
【００７２】
一般に、ＨＢＴはＨＥＭＴに比べ潜在的に非常に高い電流密度を得られ、非常に低いオン抵抗Ｒｏｎを得ることができる。しかしＨＢＴは温度による正帰還作用により電流が１つの単位ＨＢＴに集中して二次降伏により破壊するという問題をはらんでいる。
【００７３】
すなわち、単位ＨＢＴのベース−エミッタ間電圧−ベース電流の特性は温度に対して正の係数を持っているため、何らかの設計上の不均一要因により、単位ＨＢＴが他の単位ＨＢＴに対してベース−エミッタ間電圧バイアスが少し大きく印加される場合がある。その結果ベース電流、コレクタ電流が多く流れ、温度が上がってよりさらにより多くのベース電流、コレクタ電流を流そうとし、最後に破壊に至るのが通常の二次降伏のプロセスである。
【００７４】
このため、実際のところ十分に電流密度を上げることができない。またこの問題を解決するために一般にはＨＢＴの櫛状の単位素子にエミッタバラスト抵抗を挿入するという対策を取ることが多い。しかし大きなエミッタバラスト抵抗を挿入すると、オン抵抗Ｒｏｎが大きく増加し高周波特性がその分劣化してしまうという問題が新たに発生する。
【００７５】
しかし、本実施形態の単位素子１００は二次降伏のプロセスが実際に開始されることはない。単位ＨＢＴ１０１のベース電流を供給するのは駆動ＦＥＴ１０２であるが、駆動ＦＥＴ１０２は単位ＨＢＴ１０１と異なり、温度に対して負の温度係数を持つ。また、単位ＨＢＴ１０１と駆動ＦＥＴ１０２が近接しているため発熱した単位ＨＢＴ１０１の熱が隣接した駆動ＦＥＴ１０２に伝わり、駆動ＦＥＴ１０２のソース電流が減少する。ソースとベースが接続しているため駆動ＦＥＴ１０２のソース電流は単位ＨＢＴ１０１のベース電流となる。つまり、単位ＨＢＴ１０１の発熱により駆動ＦＥＴ１０２のソース電流が減少し、単位ＨＢＴ１０１のベース電流が減少する。これにより単位ＨＢＴ１０１のコレクタ電流が減少し、逆に単位ＨＢＴ１０１が冷却する方向となる。つまり、結果として二次降伏の発生を防ぐことができる。
【００７６】
このようなメカニズムを採用することにより、大きなエミッタバラスト抵抗など高周波特性を劣化させる要因を付加することなく二次降伏の発生を防ぐことができるため、従来よりＨＢＴの電流密度を大幅に上げることができる。その結果、第１および第２スイッチング素子ＳＷ１、ＳＷ２のオン抵抗Ｒｏｎを非常に小さくすることができ、スイッチＭＭＩＣのインサーションロスを非常に小さくできる。
【００７７】
スイッチＭＭＩＣに一般的に使用されているＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため、圧倒的に電流密度を上げることができ、オン抵抗Ｒｏｎを非常に小さくできる。また単位ＨＢＴ１０１として、前述の対称型ＨＢＴを使用することによりコレクタ−エミッタ間消費電流を０とするため省エネルギー動作が可能となる。
【００７８】
図３を参照して、第２実施形態について説明する。第２実施形態は、単位ＨＢＴ１０１のベースにバラスト抵抗１０３を接続した単位素子１００を採用し、ＳＰＤＴ(Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ)スイッチＭＭＩＣを構成した場合である。
【００７９】
第２実施形態では、単位ＨＢＴ１０１のベースにバラスト抵抗１０３を接続した単位素子１００を複数並列接続して集合素子２００を構成する。そして、集合素子２００を複数並列接続し、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２を構成する。
【００８０】
１つの集合素子２００は、図３では３つの単位素子１００を接続する。すなわち３つの単位ＨＢＴ１０１のエミッタを共通接続して集合素子２００の共通エミッタＥとし、単位ＨＢＴ１０１のコレクタを共通接続して集合素子２００の共通コレクタＣとする。さらに、各単位ＨＢＴ１０１のベースをそれぞれバラスト抵抗１０３を介して共通接続し、集合素子２００の共通ベースＢとする。
【００８１】
そして、各集合素子２００の共通エミッタＥ同士、共通コレクタＣ同士、共通ベースＢ同士をそれぞれ共通接続し、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２を構成する。
【００８２】
第１および第２スイッチング素子ＳＷ１、ＳＷ２のエミッタおよびコレクタにはバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、例えば各集合素子２００毎に接続される。すなわち、１つの集合素子２００の共通エミッタＥに１つのバイアスポイントＢＰが接続し、１つの共通コレクタＣに１つのバイアスポイントＢＰが接続する。そして各バイアスポイントＢＰには、それぞれ等しいＤＣバイアス電位（例えばＧＮＤ電位）が印加される。
【００８３】
そして、各共通エミッタＥとバイアスポイントＢＰ間、および共通コレクタＣとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は各集合素子２００毎に１つ接続される。また、集合素子２００毎に、１つの共通ベースＢと第１制御端子Ｃｔｌ１間、および１つの共通ベースＢと第２制御端子Ｃｔｌ２間にそれぞれ分離素子３０を接続する。分離素子３０は、前述の如く抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。
【００８４】
集合素子２００により各単位素子１００をグループ分けすることにより、ベース電流を分散できる。従って、５〜１０ＫΩの抵抗値の抵抗３０に流れるベース電流が小さくなり、電圧ドロップが小さくなる。従って、単位ＨＢＴ１０１に十分なバイアスを印加することができ、単位ＨＢＴ１０１を十分動作させることができる。
【００８５】
前述の如く、ＨＢＴは温度による正帰還作用により電流が１つの単位ＨＢＴに集中して二次降伏により破壊するという問題をはらんでいる。
【００８６】
しかし、本実施形態の単位素子１００は二次降伏のプロセスが実際に開始されることはない。単位素子１００は、単位ＨＢＴ１０１に抵抗値が数百〜数ＫΩ程度のバラスト抵抗１０３を接続した構成である。
【００８７】
これによりある単位素子１００において温度上昇によりベース電流、コレクタ電流が増加する正帰還が発生し始めても、増加したベース電流はバラスト抵抗両端の電圧ドロップを増加させる。その結果ベース電流が減少し、コレクタ電流も減少する。従って、単位ＨＢＴ１０１の発熱は単位ＨＢＴ１０１のコレクタ電流を低減させ、逆に単位ＨＢＴ１０１が冷却する方向となる。つまり、結果として二次降伏の発生を防ぐことができる。またベースは高周波信号が入出力されることはないためベースにバラスト抵抗を接続しても、直接的にはスイッチ回路装置の高周波特性には影響しない。
【００８８】
つまり、本実施形態によればＨＢＴにより構成されるスイッチ回路装置であっても二次降伏の発生を防ぐことができるため、従来よりＨＢＴの電流密度を大幅に上げることができる。その結果、第１および第２スイッチング素子ＳＷ１、ＳＷ２のオン抵抗Ｒｏｎを非常に小さくすることができ、スイッチＭＭＩＣのインサーションロスを非常に小さくできる。
【００８９】
スイッチＭＭＩＣに一般的に使用されているＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため、圧倒的に電流密度を上げることができ、オン抵抗Ｒｏｎを非常に小さくできる。また単位ＨＢＴ１０１は対称型ＨＢＴであるため、コレクタ−エミッタ間消費電流を０とするため省エネルギー動作が可能となる。理由はＨＥＭＴでドレイン−ソース間電圧を０Ｖにバイアスするのと同様に対称型ＨＢＴ１０１でコレクタ−エミッタ間電圧を０Ｖにバイアスできるからである。
【００９０】
他の構成要素は第１実施形態と同様であるので説明は省略する。
【００９１】
次に、第２実施形態の回路動作について説明する。
【００９２】
［第１制御端子Ｃｔｌ１と第２制御端子Ｃｔｌ２に相補信号が印加される場合］
単位ＨＢＴ１０１のオン電圧ＶＢＥを１．６Ｖとすると、ベースの電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より、１．６Ｖ以上高くなった時点で単位ＨＢＴ１０１がオンする。ここでは単位ＨＢＴ１０１のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。
【００９３】
オン側の制御端子（例えば第１制御端子Ｃｔｌ１）には３Ｖが印加され、ベースの電位は３Ｖ（３Ｖ−０Ｖ）となるので、１．６Ｖより十分高い。分離素子３０である抵抗を流れるベース電流による電圧ドロップは上記の如く十分小さいため、単位ＨＢＴ１０１は十分オンし、オン側の単位ＨＢＴ１０１のエミッタ−コレクタ間が導通する。
【００９４】
一方オフ側は単位ＨＢＴ１０１のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、ベースの電位は０Ｖである。従って第２制御端子Ｃｔｌ２の電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で単位ＨＢＴ１０１がオンするため、オフ側は１．６Ｖの振幅のパワーに耐えることができる。
【００９５】
［第１制御端子Ｃｔｌ１と第２制御端子Ｃｔｌ２に相補信号以外が印加される場合］
第１制御端子Ｃｔｌ１と第２制御端子Ｃｔｌ２に印加される信号は相補信号に限らず両方両方オフの場合があり動作については上記と同様である。
【００９６】
また、本実施形態のスイッチ回路装置は、ＲＦポートに外付けで容量を接続する必要がないため、ＦＥＴをスイッチング素子とするスイッチ回路装置に比べ実装面積を減らすことができる。
【００９７】
図４は、第３実施形態を示す回路図概要図である。第３の実施形態は、ＳＰ３Ｔ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｔｈｒｅｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣである。
【００９８】
ＳＰ３Ｔは、それぞれスイッチング素子ＳＷを直列に多段接続した第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３からなる。第１スイッチング素子群Ｓ１の一端のコレクタ、第２スイッチング素子群Ｓ２の一端のコレクタ、および第３スイッチング素子群Ｓ３の一端のコレクタが共通入力端子ＩＮに接続する。
【００９９】
第１スイッチング素子群Ｓ１はスイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３を直列に接続したものである。スイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３はそれぞれ、単位ＨＢＴ１０１に駆動ＦＥＴ１０２を接続した単位素子１００を複数接続して集合素子２００を構成し、集合素子２００を複数並列接続して成る。すなわち、第１実施形態の第１スイッチング素子ＳＷ１と同様であるので詳細な説明は省略する
同様に第２スイッチング素子群Ｓ２はスイッチング素子ＳＷ２−１、ＳＷ２−２、ＳＷ２−３を直列に接続したものであり、第３スイッチング素子群Ｓ３はスイッチング素子ＳＷ３−１、ＳＷ３−２、ＳＷ３−３を直列に接続したものである。
【０１００】
各段の駆動ＦＥＴ１０２のゲートは、高周波信号の分離素子３０を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３に接続する。更に、第１スイッチング素子群Ｓ１の他端の各エミッタが、それぞれ第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３に接続する。
【０１０１】
第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベル、またはすべてＬレベルのケースがあり、Ｈレベルの信号が印加された駆動トランジスタがオンして対応するスイッチング素子群のベースに電流を供給する。これにより、ベース電流が供給されたスイッチング素子群がオンして１つの信号経路を形成し、共通入力端子ＩＮに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。
【０１０２】
また第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３すべてがＬレベルの場合は第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３のすべてが遮断される。
【０１０３】
バイアスポイントＢＰは、例えば各集合素子２００毎に接続される。すなわち、１つの集合素子２００の共通エミッタＥに１つのバイアスポイントＢＰが接続し、１つの共通コレクタＣに１つのバイアスポイントＢＰが接続する。そして各バイアスポイントＢＰには、それぞれ分離素子３０を介して等しいＤＣバイアス電位（例えばＧＮＤ電位）が印加される。
【０１０４】
また、駆動ＦＥＴ１０２においても、集合素子２００毎にドレインを共通接続して共通ドレインＤとし、共通ドレインＤ毎に分離素子３０を介して電源端子ＶＤＤに接続する。これらの分離素子３０は各集合素子２００毎に１つ接続される。
【０１０５】
尚、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３も同様である。以下第１スイッチング素子群Ｓ１について説明する。
【０１０６】
スイッチング素子が単位ＨＢＴ１０１により構成される場合、一般的には電流増幅率ｈＦＥは１０００に満たないため、非常に大きなベース電流を必要とする。従って、単位ＨＢＴ１０１のエミッタおよびコレクタをそれぞれすべて共通接続し、まとめて分離素子３０を介してバイアスポイントＢＰに接続する構成では、抵抗３０を流れるベース電流による電圧ドロップが大きくなる。その結果、単位ＨＢＴ１０１に十分なバイアスを印加することができず、単位ＨＢＴ１０１を十分動作させることができない。
【０１０７】
仮に、電流増幅率ｈＦＥが非常に大きく、例えば１０００以上の場合であっても、本実施形態の如く多段接続のスイッチ回路装置の場合は、トータルで必要なベース電流が大きくなる。これはオンするポートの各段の単位ＨＢＴ１０１すべてにベース電流を供給するためである。そして必要なベース電流は、１段の場合の段数倍ではなく、段数の２乗倍大きくなる。
【０１０８】
その理由は、例えば３段の場合にはスイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３が３つ直列に接続されるため、各単位ＨＢＴ１０１のサイズを３倍にしないとシリーズ接続された第１スイッチング素子群Ｓ１のトータルのオン抵抗が、１段の場合と等しくならないためである。
【０１０９】
すなわち３段の場合、各単位ＨＢＴサイズが１段の場合の３倍でありスイッチング素子ＳＷが３段であるので、トータルのベース電流は１段のときの９倍（３×３＝９）となる。
【０１１０】
従ってスイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３が３段接続されたスイッチ回路装置を駆動するために必要なトータルベース電流は、１段の場合の約１桁大きくなる。このようにベース電流が非常に大きくなると、２つの問題が発生する。
【０１１１】
第１の問題は前述の如く、分離素子３０を流れるベース電流による電圧ドロップが大きくなり、単位ＨＢＴ１０１を十分動作させることができない問題である。第２の問題は、携帯電話のベースバンドＬＳＩでは単位ＨＢＴ１０１を駆動できないという問題である。
【０１１２】
そこで本実施形態では、第１の問題の対策として櫛状に並列接続された複数の単位素子１００で集合素子２００を構成し、集合素子２００の共通エミッタＥおよび共通コレクタＣを、集合素子２００毎に分離素子３０を介してバイアスポイントＢＰに接続する。バイアスポイントＢＰにはＤＣバイアス（例えばＧＮＤ電位）を印加する。また、駆動ＦＥＴ１０２も、集合素子２００の共通ドレインＤを、集合素子２００毎に分離素子３０を介して電源端子ＶＤＤに接続する。
【０１１３】
分離素子３０の抵抗値は通常５〜１０ＫΩである。ベース電流が分離素子３０を流れる際には、抵抗の両端において、ベース電流の大きさに比例した電圧ドロップが発生する。複数並列接続された単位ＨＢＴ１０１をグループ分けし、集合素子２００としてグループ毎にそれぞれ１つの分離素子３０を介してバイアスポイントＢＰに接続することにより、その電圧ドロップを単位ＨＢＴ１０１の動作に影響しない程度に小さくすることができる。
【０１１４】
すなわちグループ分けすることによりベース電流を分散できるため、５〜１０ＫΩの各集合素子２００に接続する分離素子３０に流れるベース電流が小さくなり、電圧ドロップが小さくなる。また駆動ＦＥＴ１０２と電源端子ＶＤＤ間に流れるベース電流についても同様である。また、分離素子３０はインダクタではなく抵抗のため１チップに集積化できる。
【０１１５】
第２の問題についての対策は、各単位ＨＢＴ１０１にそれぞれ駆動ＦＥＴ１０２を対応させ、単位ＨＢＴ１０１と駆動ＦＥＴ１０２を隣接して配置した温度補償型の単位素子１００を採用することである。すなわち、単位素子１００は、単位ＨＢＴ１０１のベース電流を駆動ＦＥＴ１０２により供給し、駆動ＦＥＴ１０２には電源端子ＶＤＤから電流を供給する。これにより、単位ＨＢＴ１０１に十分なベース電流を供給でき、単位ＨＢＴ１０１を動作させることができる。
【０１１６】
図４の回路動作は図１の第１実施形態と同様であるので説明は省略する。尚、オフ側では１．６Ｖの振幅のパワーに耐えることができるが、３段接続のため１．６Ｖの振幅は２９．６ｄＢｍのパワーに相当する。つまり、ＣＤＭＡ携帯電話用途に十分適用できる。
【０１１７】
図５は、第４実施形態を説明する回路図である。
【０１１８】
第４実施形態は、第３実施形態と同様のＳＰ３Ｔであるが、単位素子１００として単位ＨＢＴ１０１のベースにバラスト抵抗１０３を接続したものを採用する。すなわち第２実施形態のスイッチング素子と同様のスイッチング素子を３段接続したものであり、第２実施形態重複する箇所については説明を省略する。
【０１１９】
第１スイッチング素子群Ｓ１は、スイッチング素子ＳＷ１−１、ＳＷ１−２、ＳＷ１−３を直列に３段接続したものである。第２スイッチング素子群Ｓ２はスイッチング素子ＳＷ２−１、ＳＷ２−２、ＳＷ２−３を直列接続し、第３スイッチング素子群Ｓ３はスイッチング素子ＳＷ３−１、ＳＷ３−２、ＳＷ３−３を直列接続したものであり、第１スイッチング素子群Ｓ１と同様であるので、説明は省略する。
【０１２０】
バイアスポイントＢＰは、例えば各集合素子２００毎に接続される。すなわち、１つの集合素子２００の共通エミッタＥに１つのバイアスポイントＢＰが接続し、１つの共通コレクタＣに１つのバイアスポイントＢＰが接続する。そして各バイアスポイントＢＰには、それぞれ分離素子３０を介して等しいＤＣバイアス電位（例えばＧＮＤ電位）が印加される。分離素子３０は各集合素子２００毎に１つ接続される。
【０１２１】
各段の集合素子２００の共通ベースＢは、第２実施形態と同様に各集合素子２００毎に１つの分離素子３０に接続し、更にこれらが共通接続して１つの第１駆動ＦＥＴ２５１に接続する。第１駆動ＦＥＴ２５１は、例えばｎチャネル型のＳｉ  ＭＯＳＦＥＴである。ソースが各集合素子２００の共通ベースＢに接続し、ドレインが電源端子ＶＤＤに接続する。そして第１駆動ＦＥＴ２５１のゲートが第１制御端子Ｃｔｌ１に接続する。尚、第１駆動ＦＥＴ２５１はＳＷ１−１、ＳＷ１−２およびＳＷ１−３のすべてのベース電流を供給している。
【０１２２】
同様に第２スイッチング素子群Ｓ２の各共通ベースＢは第２駆動ＦＥＴ２５２に接続し、第２制御端子Ｃｔｌ２に接続する。また第３スイッチング素子群Ｓ３の各共通ベースＢは、第３駆動ＦＥＴ２５３に接続し、第３制御端子Ｃｔｌ３に接続する。
【０１２３】
本実施形態では、第１〜第３駆動ＦＥＴ２５１、２５２、２５３がシリコン基板の１チップに集積化され、その他の構成要素がＧａＡｓ基板の１チップに集積化される。
【０１２４】
単位素子１００を集合素子２００でグループ分けし、グループ毎に共通エミッタＥおよび共通コレクタＣをそれらに対応する１つの分離素子３０を介してバイアスポイントＢＰに接続する。またグループ毎に共通ベースＢをそれらに対応する１つの分離素子３０を介して第１〜第３駆動ＦＥＴに接続する。これにより、分離素子３０を流れるベース電流の電圧ドロップを小さくでき、単位ＨＢＴ１０１を十分動作させることができる。
【０１２５】
また、単位ＨＢＴ１０１は第１〜第３駆動ＦＥＴ２５１、２５２、２５３からベース電流が供給されるので、ベースバンドＬＳＩであっても単位ＨＢＴ１０１を駆動できる。
【０１２６】
次に、図５の回路動作について説明する。
【０１２７】
単位ＨＢＴ１０１のオン電圧ＶＢＥを１．０Ｖとし、第１〜第３駆動ＦＥＴ２５１、２５２、２５３の閾値電圧Ｖｔｈを０．６Ｖとする。このとき、各駆動ＦＥＴのゲートの電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より、１．６Ｖ（１．０Ｖ＋０．６Ｖ）以上高くなった時点で初めて駆動ＦＥＴと単位ＨＢＴ１０１がオンする。ここでは単位ＨＢＴ１０１のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。オンするいずれかの制御端子には、１．６Ｖより十分高い３Ｖ（３Ｖ−０Ｖ）が印加される。単位ＨＢＴ１０１のエミッタおよびコレクタをＧＮＤバイアスするための抵抗３０を流れるベース電流による電圧ドロップは上述のように十分小さいため、単位ＨＢＴ１０１は十分オンし、オン側の単位ＨＢＴ１０１のエミッタ−コレクタ間が導通する。
【０１２８】
一方オフ側は単位ＨＢＴ１０１のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、制御端子の電位は０Ｖである。従って制御端子の電位は単位ＨＢＴ１０１のエミッタおよびコレクタの電位に対して０Ｖとなる。制御端子の電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で駆動ＦＥＴと単位ＨＢＴ１０１がオンするためオフ側は１．６Ｖの振幅のパワーに耐えることができる。３段構成のため、１．６Ｖの振幅は２９．６ｄＢｍのパワーに対応し、ＣＤＭＡ携帯電話用途に十分使用できる。
【０１２９】
図６を参照して、第５実施形態を説明する。第５実施形態もＳＰ３Ｔであり、第４実施形態（図５）に示した駆動ＦＥＴを、各スイッチング素子群の各段毎に接続した場合である。したがって、第４実施形態と重複する箇所については説明を省略する。
【０１３０】
第１スイッチング素子群Ｓ１の１段目のスイッチング素子ＳＷ１−１は集合素子２００の並列接続により構成される。バイアスポイントＢＰは、各集合素子２００毎に共通エミッタＥおよび共通コレクタＣに対応してそれぞれ１つずつ接続され、それらの間に１つの分離素子３０が接続する。集合素子２００の共通ベースＢは１つの分離素子３０を介して他の共通ベースＢと接続し、１段目の第１駆動ＦＥＴ３５１１のソースに接続する。第１駆動ＦＥＴ３５１１のドレインは電源端子ＶＤＤに接続する。第１駆動ＦＥＴ３５１１のゲートは第１制御端子Ｃｔｌ１に接続する。
【０１３１】
同様に２段目のスイッチング素子ＳＷ１−２では１つの集合素子２００の共通ベースＢが他の共通ベースＢと接続し、２段目の第１駆動ＦＥＴ３５１２と接続する。３段目のスイッチング素子ＳＷ１−３の共通ベースは３段目の第１駆動ＦＥＴ３５１３と接続する。
【０１３２】
第２スイッチング素子群Ｓ２も各段毎に共通ベースＢが第２駆動ＦＥＴ３５２１、３５２２、３５２３に接続し、第３スイッチング素子群Ｓ３も各段毎に共通ベースＢが、第３駆動ＦＥＴ３５３１、３５３２、３５３３に接続する。尚、第５実施形態は駆動ＦＥＴとしてＧａＡｓＭＥＳＦＥＴを使用することができるためすべての回路素子を１チップに集積化できる。
【０１３３】
図６の回路動作について説明する。
【０１３４】
単位ＨＢＴ１０１のオン電圧ＶＢＥを１．６Ｖとし、各駆動ＦＥＴのピンチオフ電圧Ｖｐを０Ｖとすると、制御端子の電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より、１．６Ｖ（１．６Ｖ＋０Ｖ）以上高くなった時点で初めて駆動ＦＥＴと単位ＨＢＴ１０１がオンする。ここでは単位ＨＢＴ１０１のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。つまりオン側の制御端子には、の計算により１．６Ｖより十分高い３Ｖ（３Ｖ−０Ｖ）が印加される。単位ＨＢＴ１０１のエミッタおよびコレクタをＧＮＤバイアスするための分離素子（抵抗）３０を流れるベース電流による電圧ドロップ分は前述のように十分小さいため、駆動ＦＥＴと単位ＨＢＴ１０１は十分オンし、オン側の単位ＨＢＴ１０１のエミッタ−コレクタ間が導通する。オフ側は、第４実施形態と同様である。
【０１３５】
以上、ＳＰＤＴおよびＳＰ３Ｔを例に説明したが、スイッチ回路装置の構成は上記の例に限らず、ＳＰＳＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｓｉｎｇｌｅ  Ｔｈｒｏｗ）やＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）のようにＲＦポート（入力ポートおよび出力ポート）が多ポートのスイッチ回路装置であってもよい。ＳＰＳＴは第１または第２実施形態に示したＳＰＤＴの一方のスイッチング素子の構成と同様である。またＤＰＤＴは、４つのスイッチング素子と、２つの第１ＲＦポートと２つの第２ＲＦポートを有し、２つのＳＰＤＴの第２ＲＦポートを互いに接続した構成である。
【０１３６】
また、第１または第２実施形態に示したＳＰＤＴにおいてロジック回路を接続してもよい。例えば第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２に接続するインバータ回路を接続することにより、制御端子を１つにすることができる。さらにロジック回路の接続はＳＰＤＴに限らず、ＳＰ３Ｔ、ＳＰ４Ｔ、ＤＰＤＴ、ＤＰ４ＴなどＳＰＳＴ以外のすべてのスイッチ回路装置に適用でき、ロジック回路が無い場合に比べて制御端子数を減らすことができる。
【０１３７】
また、あらゆるスイッチ回路装置においてオフ側への高周波信号の漏れを防止するシャントＦＥＴまたはシャントＨＢＴを接続しても良い。
【０１３８】
更には、１段目がＨＢＴにより構成されたスイッチング素子であり、２段目がＦＥＴにより構成されたスイッチング素子からなる多段スイッチ回路装置など、スイッチング素子としてＨＢＴとＦＥＴが混在した回路であってもよい。特に電圧配分においてスイッチング素子であるＨＢＴとＦＥＴを等価に扱えるよう、ＨＢＴのオン電圧ＶＢＥとＦＥＴのピンチオフ電圧Ｖｐを所定の値に設定することにより、ＨＢＴとＦＥＴに互換性を持たせることができる。
【０１３９】
尚、本明細書においてバイアスポイントＢＰに印加するＤＣバイアス電位はＧＮＤ電位を例に説明したが、これに限らない。例えば、電源端子ＶＤＤ−ＧＮＤ端子間に抵抗を接続し、抵抗分割などにより集合素子２００の共通エミッタＥ、共通コレクタＣを所定の電位にバイアスしてもよい。この場合共通エミッタＥおよび共通コレクタＣの電位は同電位とする。
【０１４０】
更に、上記の実施形態のＧａＡｓ  ＭＥＳＦＥＴは全て、ＧａＡｓ  ＪＦＥＴまたは、ＨＥＭＴであっても同様に実施できる。またエンハンスメント型、ディプレッション型のいずれであってもよい。
【０１４１】
また集合素子２００毎にバイアス電位を与えるバイアスポイントＢＰはそのうちのいくつかが一致していても良い。すなわち、集合素子２００毎に別々の分離素子３０を介してバイアスポイントＢＰに接続していればよく、エミッタとコレクタのバイアスポイントＢＰが一致していても良い。
【図面の簡単な説明】
【０１４２】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための（Ａ）断面図、（Ｂ）特性図、（Ｃ）特性図である。
【図３】本発明を説明するための回路図である。
【図４】本発明を説明するための回路図である。
【図５】本発明を説明するための回路図である。
【図６】本発明を説明するための回路図である。
【図７】従来技術を説明するための回路図である。
【図８】従来技術を説明するための回路図である。
【符号の説明】
【０１４３】
１０      ＧａＡｓ基板
１１      サブコレクタ層
１２      コレクタ層
１３      ベース層
１４      エミッタ層
１５      エミッタコンタクト層
１６      コレクタ電極
１７      ベース電極
１８      エミッタ電極
１００    単位素子
１０１    単位ＨＢＴ
１０２    駆動ＦＥＴ
１０３    バラスト抵抗
２００    集合素子
ＳＷ      スイッチング素子
ＳＷ１    第１スイッチング素子
ＳＷ２    第２スイッチング素子
ＳＷ１−１、ＳＷ１−２、ＳＷ１−３    スイッチング素子
ＳＷ２−１、ＳＷ２−２、ＳＷ２−３    スイッチング素子
ＳＷ３−１、ＳＷ３−２、ＳＷ３−３    スイッチング素子
Ｓ１、Ｓ２、Ｓ３  スイッチング素子群
２５１、３５１１、３５１２，３５１３    第１駆動トランジスタ
２５２、３５２１、３５２２、３５２３    第２駆動トランジスタ
２５３、３５３１、３５３２、３５３３    第３駆動トランジスタ
３０      分離素子
ＢＰ      バイアスポイント  
１２０    第１のＨＢＴ
１２１    第２のＨＢＴ
１２２    抵抗
【図１】
2006279316.tif 000003
【図２】
2006279316.tif 000004
【図３】
2006279316.tif 000005
【図４】
2006279316.tif 000006
【図５】
2006279316.tif 000007
【図６】
2006279316.tif 000008
【図７】
2006279316.tif 000009
【図８】
2006279316.tif 000010