(57)【要約】 【課題】  駆動能力の切換え可能な回路に対する駆動能力の毎回リセットによる不都合を抑制する。【解決手段】  出力の駆動能力を切り換え可能な外部出力バッファ（２０）と、前記駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路（２１）と、記憶回路が保持する制御データを初期化するための制御論理回路（２２）とを有する。制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う。テストモードでは、外部リセット信号によるリセット指示、外部スタンバイ信号によるスタンバイ解除指示に起因するリセット指示では出力バッファの駆動能力は初期化されずに前の設定状態を維持する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
出力の駆動能力を切り換え可能な外部出力バッファと、前記外部出力バッファの駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路と、記憶回路が保持する前記制御データを初期化するための制御論理回路とを有する半導体集積回路であって、
前記制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して前記制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う半導体集積回路。
【請求項２】
中央処理装置を有し、前記記憶回路は中央処理装置によって記憶情報の書き込みが可能にされる請求項１記載の半導体集積回路。
【請求項３】
前記制御データが初期化されたとき、出力バッファの駆動能力は相対的に小さな駆動能力に設定される請求項２記載の半導体集積回路。
【請求項４】
前記外部出力バッファは出力端子が共通接続された第１のプッシュプル出力回路及び第２のプッシュプル出力回路を有し、動作されるプッシュプル出力回路の数が前記制御データに従って決定される請求項３記載の半導体集積回路。
【請求項５】
外部電源電圧に対して降圧出力電圧を切り換え可能な降圧回路と、前記降圧回路の降圧電圧を切り換えるための制御データを書き換え可能に保持する記憶回路と、記憶回路が保持する前記制御データを初期化するための制御論理回路とを有する半導体集積回路であって、
前記制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して前記制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う半導体集積回路。
【請求項６】
中央処理装置を有し、前記記憶回路は中央処理装置によって記憶情報の書き込みが可能にされる請求項５記載の半導体集積回路。
【請求項７】
回路特性を切り換え可能な内部回路と、前記内部回路の回路特性を切り換えるための制御データを書き換え可能に保持する記憶回路と、記憶回路が保持する前記制御データを初期化するための制御論理回路と、前記記憶回路に対し制御データの書き込みが可能な中央処理装置とを有する半導体集積回路であって、
前記制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して前記制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う半導体集積回路。
【請求項８】
前記外部信号によるリセット指示は、外部リセット信号によるリセット指示又は外部スタンバイ信号によるスタンバイ解除指示である請求項７記載の半導体集積回路。
【請求項９】
出力の駆動能力を切り換え可能な外部出力バッファと、前記外部出力バッファの駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路と、記憶回路が保持する前記制御データを初期化するための制御論理回路とを有する半導体集積回路のテスト方法であって、
前記制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して前記制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行うものであり、
半導体集積回路にテストモードを設定したとき、前記外部出力バッファには切り換え可能な駆動能力のうち大きい方の駆動能力を設定する処理を含み、
前記設定する処理は、パワーオンリセットの後に前記記憶回路に所定の制御データを書き込む処理である半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特性の切換えが可能であってパワーオンによるリセット指示又は外部信号によるリセット指示に対して初期化される内部回路を有する半導体装置、例えば、そのような内部回路として駆動能力の切換えが可能にされる出力バッファを有するマイクロコンピュータなどに適用して有効な技術に関する。
【背景技術】
【０００２】
駆動能力の切換えが可能にされる出力バッファとして、特許文献１には、通常動作で使用される第１の出力バッファの他に、テスト時に使用される第２の出力バッファを有し、通常動作時には第１の出力バッファを動作させ、テスト時は第１の出力バッファと第２の出力バッファを並列動作させて大きな駆動能力を得るようにした構成が示される。
【０００３】
【特許文献１】特開平５−１２９９２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、出力の駆動能力を切り換え可能な外部出力バッファに対する駆動能力の初期設定について検討した。そのような外部出力バッファの駆動能力を切り換えるための制御データを書き換え可能に保持する制御レジスタが設けられる。この制御レジスタはパワーオンによるリセット指示又は外部信号によるリセット指示があると、制御データが初期化される。初期化制御データは外部出力バッファの駆動能力を小さい方に切り換える。リセット解除の後、中央処理装置は必要に応じて前記制御レジスタの制御データを書き換えることによって出力バッファの駆動能力を任意に設定することができる。特に本発明者は、テスト動作における出力バッファの初期設定について検討した。すなわち、テスト動作では半導体装置の外部出力バッファは負荷容量成分の比較的大きなテスタに接続されるので、パワーオンリセットによる初期化の後、比較的大粉駆動能力のほうに切り換えられてテスト動作が行われる。テスト動作ではテストベクタなどと称されるテスト用データがテスタから半導体装置に供給され、其れによる半導体装置の動作結果が出力バッファから出力されてテスタで期待値データと比較されて、検証が行われる。通常のテストでは多種のテストベクタを順次実行し、その都度、外部信号によるリセットやソフトウェアによるリセットが行われる。このため、リセット毎に出力バッファの駆動能力が低いほうに初期化され、その都度出力バッファの駆動能力を高い方に切り換える処理を行なわなければならないという不都合が見出された。半導体装置の中には出力バッファの駆動能力切換え構造を持たないものも多数あり、本来テストベクタを共通に利用できる半導体装置の間でも、出力バッファの駆動能力に対する切換え構造の有無に応じて、リセット後の駆動能力再設定のための処理ルーチンが必要になり、テストベクタの共通化を妨げる要因となる。また、そのような駆動能力再設定のための処理ルーチンの実行によってテスト時間が長くなり、結果としてテストコストの上昇に結びつくという問題点のあることが本発明者によって明らかにされた。
【０００５】
本発明の目的は、回路特性の切換え可能な内部回路に対する強制的な初期化の後に再設定が強いられることによる不都合、すなわち、テストベクタの共通化が妨げられること、再設定のための処理ルーチンの実行によってテスト時間が長くなることを抑制することができる半導体装置を提供することにある。
【０００６】
本発明の別の目的は、テストコストの上昇を抑制するのに資することができる半導体装置を提供することにある。
【０００７】
本発明の更に別の目的は、出力の駆動能力が可変の外部出力バッファを有する半導体集積回路のテスト動作を短縮することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕本発明に係る半導体装置は、出力の駆動能力を切り換え可能な外部出力バッファ（２０）と、前記外部出力バッファの駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路（２１）と、記憶回路が保持する前記制御データを初期化するための制御論理回路（２２）とを有する。前記制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して前記制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う。
【００１１】
上記した手段によれば、テストモードではパワーオンによるリセット指示に対してだけ外部出力バッファの駆動能力が初期化され、外部リセット信号によるリセット指示、外部スタンバイ信号によるスタンバイ解除指示に起因するリセット指示では出力バッファの駆動能力は初期化されずに前の設定状態を維持することができる。これにより、外部信号によるリセットの指示毎に出力バッファの駆動能力を初期状態から切り換える処理を行なうことを要しない。したがって、特定の内部回路に対する回路特性を切換える機能の有無に拘らずテストベクタの共通化を促進でき、初期化の都度再設定を行わなければならないような処理ルーチン繰り返し実行しなくてもよいのでテスト時間が短縮でき、結果として、テストコストの上昇を抑制することができる。
【００１２】
本発明の具体的な形態として、半導体装置は中央処理装置を有し、前記記憶回路は中央処理装置によって記憶情報の書き込みが可能にされる。
【００１３】
本発明の更に具体的な形態として、前記制御データが初期化されたとき、出力バッファの駆動能力は相対的に小さな駆動能力に設定される。実動作モードにおける使い勝手を優先させるためである。
【００１４】
本発明の更に具体的な形態として、前記外部出力バッファは出力端子が共通接続された第１のプッシュプル出力回路及び第２のプッシュプル出力回路を有し、動作されるプッシュプル出力回路の数が前記制御データに従って決定される。
【００１５】
〔２〕本発明の別に観点による半導体装置は、外部電源電圧に対して降圧出力電圧を切り換え可能な降圧回路（３０）と、前記降圧回路の降圧電圧を切り換えるための制御データを書き換え可能に保持する記憶回路（２１Ａ）と、記憶回路が保持する前記制御データを初期化するための制御論理回路（２２）とを有する。前記制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して前記制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う。
【００１６】
上記と同じく、テストモードではパワーオンによるリセット指示に対してだけ降圧回路による降圧電圧の出力レベルが初期設定され、リセット信号によるリセット指示、スタンバイ信号によるスタンバイ解除に起因するリセット指示では出力レベルは初期化されずに前の設定状態を維持することができる。これにより、外部信号によるリセットの指示毎に降圧電圧の出力レベルを初期状態から切り換える処理を行なうことを要しない。
【００１７】
本発明の具体的な形態として、半導体集積回路は中央処理装置を有し、前記記憶回路は中央処理装置によって記憶情報の書き込みが可能にされる。
【００１８】
〔２〕本発明の更に別に観点による半導体装置は、回路特性を切り換え可能な内部回路と、前記内部回路の回路特性を切り換えるための制御データを書き換え可能に保持する記憶回路と、記憶回路が保持する前記制御データを初期化するための制御論理回路と、前記記憶回路に対し制御データの書き込みが可能な中央処理装置とを有する前記制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して前記制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う。
【００１９】
上記と同じく、テストモードではパワーオンによるリセット指示に対してだけ内部回路の回路特性が初期設定され、リセット信号によるリセット指示、スタンバイ信号によるスタンバイ解除に起因するリセット指示では内部回路の回路特性は初期化されずに前に設定されている回路特性を維持することができる。これにより、外部信号によるリセットの指示毎に内部回路の回路特性を初期状態から切り換える処理を行なうことを要しない。
【００２０】
〔３〕本発明に係るテスト方法は、出力の駆動能力を切り換え可能な外部出力バッファと、前記外部出力バッファの駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路と、記憶回路が保持する前記制御データを初期化するための制御論理回路とを有する半導体集積回路をテストする方法である。前記制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して前記制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行うものである。本発明に係るテスト方法は、半導体集積回路にテストモードを設定したとき、前記外部出力バッファには切り換え可能な駆動能力のうち大きい方の駆動能力を設定する処理を含み、前記設定する処理は、パワーオンリセットの後に前記記憶回路に所定の制御データを書き込む処理である。出力の駆動能力が可変の外部出力バッファを有する半導体集積回路のテスト動作を短縮可能になる。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、特定の内部回路に対する回路特性を切換える機能の有無に拘らずテストベクタの共通化を促進でき、初期化の都度再設定を行わなければならないような処理ルーチンを繰り返し実行しなくてもよいのでテスト時間を短縮することができる。結果として、テストコストの上昇を抑制することができる。半導体集積回路のテスト効率を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
図１にはマイクロコンピュータが例示される。マイクロコンピュータ（ＭＣＵ）１は例えばＣＭＯＳ集積回路製造技術によって単結晶シリコンなどの1個の半導体基板に形成される。マイクロコンピュータ1は、中央処理装置（ＣＰＵ）２、ＣＰＵ２のワーク領域などに用いられる揮発性メモリとしてのランダムアクセスメモリ（ＲＡＭ）３、前記ＣＰＵ２及びＲＡＭ３などが接続される第１バスとしてのＣＰＵバス（ＢＵＳｃ）４、前記ＣＰＵバス４に接続されたバスコントローラ（ＢＳＣ）５、バスコントローラ５に接続された第２バスとしての周辺バス（ＢＵＳｐ）６などを有し、階層化されたバス構成を備える。前記周辺バス６にはタイマ（ＴＭＲ）７、アナログ・ディジタル変換回路（Ａ／Ｄ）８、シリアルインタフェースコントローラ（ＳＣＩ）１０、外部データ入出力バッファ（ＤＢＵＦ）１１、外部アドレス出力バッファ（ＡＢＵＦ）１２、システムコントローラ（ＳＹＳＣ）１３などが接続される。前記ＣＰＵ２は命令フェッチを制御すると共にフェッチした命令を解読して命令の実行を制御する命令制御部と、命令制御部による制御を受けてアドレスやデータ演算を行って命令を実行する実行部とを有する。外部データ入出力バッファ（ＤＢＵＦ）１１は外部のデータバス（ＤＢＵＳ）に接続され、外部アドレス出力バッファ（ＡＢＵＦ）１２は外部のアドレスバス（ＡＢＵＳ）に接続される。
【００２４】
前記ＣＰＵバス４には閾値電圧の相違によって情報記憶を行なう電気的に書き換え可能な不揮発性メモリとしてのフラッシュメモリ１４が接続される。前記フラッシュメモリ１４はＣＰＵ２が実行するプログラムの格納領域（プログラム領域）及びＣＰＵ２がプログラムを実行するとき利用するデータの格納領域（データ領域）を有する。
【００２５】
マイクロコンピュータは内部電圧生成回路（ＩＰＧ）１５を有し、外部電源電圧ＶＤＤから内部動作電源を生成する。内部電圧生成回路（ＩＰＧ）１５は外部電源電圧ＶＤＤが投入されると。パワーオン検出信号１６をシステムコントローラ１３にアサートする。システムコントローラ１３は外部信号として、モード信号ＭＤ、リセット信号／ＲＳＴ、及びスタンバイ信号／ＳＴＢを入力する。前記リセット信号／ＲＳＴ及びスタンバイ信号／ＳＴＢはローイネーブル信号とされる。クロックパルスジェネレータ（ＣＰＧ）１７は振動子からの発振クロック又は外部システムクロックを受けて内部クロック信号ＣＬＫを生成する。
【００２６】
モード信号ＭＤは第１の状態によってマイクロコンピュータ１に第１動作モード例えばテストモードを指示し、第２の状態でマイクロコンピュータに第２の動作モード例えば実動作モードを指示する。実動作モードとはユーザに解放されている機能を用いてマイクロコンピュータ１が動作可にされるモードである。テストモードとはテスタなどに接続してマイクロコンピュータの動作を検証するためのモードである。
【００２７】
リセット信号／ＲＳＴはそのローレベルによってマイクロコンピュータ１のリセット動作を指示する。システムコントローラ１３はリセット信号／ＲＳＴによってリセットが指示されると、所定の内部回路に対して初期化を指示する。リセット信号／ＲＳＴによってリセット指示が解除されると、ＣＰＵ２はプログラム領域の所定番地の命令から実行を開始する。パワーオン検出信号１６によるパワーオン検出はリセット信号／ＲＳＴによるリセット指示と同様とされ、これによってシステムコントローラ１３は所定の内部回路に対する初期化を指示する。一定期間の経過を待って、ＣＰＵ２はプログラム領域の所定番地の命令から実行を開始する。スタンバイ信号／ＳＴＢはマイクロコンピュータ１にスタンバイ状態を指示する。スタンバイ状態が指示されるとシステムコントローラ１３はＣＰＵ２や所定の周辺回路に対する内部クロック信号の供給を停止して動作を抑制する。スタンバイ信号／ＳＴＢによってスタンバイ状態の解除が指示されると、システムコントローラ１３は抑制されていたクロック信号の供給を再開し、リセット信号ＲＳＴによるリセット指示に対するのと同様に、所定の内部回路に対する初期化を指示する。一定期間の経過を待って、ＣＰＵ２はプログラム領域の所定番地の命令から実行を開始する。スタンバイ命令の実行などによるソフトウェアスタンバイの場合には、割り込みなどに応答してスタンバイ状態が解除される。この場合には内部リセットは行われない。
【００２８】
図２には駆動能力可変の外部出力バッファとして1ビット分の構成が代表的に例示される。同図に示される外部出力バッファ２０は外部データ入出力バッファ１１及び外部アドレス出力バッファ１２の1ビット分の構成に対応される。２１は前記外部出力バッファ２０の駆動能力を切り換えるための制御データを書き換え可能に保持する記憶回路としてのフリップフロップ、２２はフリップフロップ２１が保持する前記制御データを初期化するための制御論理回路であって、システムコントローラ１３に含まれる。
【００２９】
外部出力バッファ２０は、一対のプッシュプル回路として、出力端子が出力パッドに共通接続された一対のＣＭＯＳインバータ２３，２４を有する。ＤＡＴは出力データであり、バス６を介して供給されるデータの１ビットである。ＤＲＶは駆動能力選択信号である。ＤＲＶは論理値１（ハイレベル）で大きな駆動能力の選択を指示し、論理値０（ローレベル）で小さな駆動能力の選択を指示する。駆動能力選択信号ＤＲＶが論理値０のときノアゲート２５の出力は論理値０固定、ナンドゲート２６の出力は論理値１固定になってＣＭＯＳインバータ２３を高出力インピーダンス状態にする。駆動能力選択信号ＤＲＶが論理値１のときは一対のＣＭＯＳインバータ２３，２４はデータＤＡＴに応答して並列に出力動作する。駆動能力選択信号ＤＲＶはフリップフロップ２１から出力される。フリップフロップ２１は例えばリセット機能付きクロック同期Ｄ（ディレイ）ラッチによって構成され、ライト信号ＷＲがハイレベルのときクロック信号ＣＬＫのハイレベル期間に同期して制御データＤｃｎｔを取り込む。取り込まれた制御データＤｃｎｔが駆動能力選択信号ＤＲＶとして出力される。リセット信号ＦＲＳＴがハイレベルにされると、フリップフロップ２１はクロック信号ＣＬＫのハイレベル期間に同期してラッチデータを論理値０に初期化する。
【００３０】
制御論理回路２２はパワーオンリセット信号ＰＯＲＳＴ、内部リセット信号ＡＳＲＳＴ、テストモード信号ＴＥＳＴを入力してリセット信号ＦＲＳＴを出力する。パワーオンリセット信号ＰＯＲＳＴはパワー検出信号１６によるパワーオン検出に応答して所定期間ハイレベルにされマイクロコンピュータ１の内部にパワーオンリセットを指示する信号である。内部リセット信号ＡＳＲＳＴは外部リセット信号／ＲＳＴによるリセット指示又はスタンバイ信号／ＳＴＢによるスタンバイ解除指示に応答して所定期間ハイレベルにされマイクロコンピュータ１の内部にリセットを指示する信号である。テストモード信号ＴＥＳＴはマイクロコンピュータ１の動作モードがテストモードのとき論理値１、マイクロコンピュータ１の動作モードが実動作モードのとき論理値０にされる。制御論理回路２２は論理和ゲート２８とセレクタ２７を有する。このセレクタ２７は、マイクロコンピュータ１の動作モードが実動作モード（ＴＥＳＴ＝０）のときパワーオンリセット信号ＰＯＲＳＴと内部リセット信号ＡＳＲＳＴとの論理和信号をリセット信号ＦＲＳＴとして選択し、マイクロコンピュータ１の動作モードがテストモードのとき（ＴＥＳＴ＝論理値１）パワーオンリセット信号ＰＯＲＳＴをリセット信号ＦＲＳＴとして選択する。
【００３１】
上記駆動能力可変の外部出力バッファ２０を採用することにより、マイクロコンピュータ１の実装ボード上の負荷が比較的小さい場合には外部出力バッファ２０小さな駆動能力を設定して低消費電力を優先させることができる。テスタなどに接続されるテストモードでは実動作モードに比べて負荷が大きくなることが予想されるから、外部出力バッファ２０には大きな駆動能力を設定して正常動作を保証することができる。
【００３２】
図３にはテスト動作のタイミングチャートが例示される。マイクロコンピュータ１はテスタに接続され、ここでは外部出力バッファ２０に大きな駆動能力を設定してテスト動作を行う必要があるものとする。時刻ｔ０でマイクロコンピュータ１に動作電源ＶＤＤが投入される。電源投入時、マイクロコンピュータ１にテストモードを設定するためにリセット信号／ＲＳＴがリセット指示レベルにされると共にモード信号ＭＤがテストモードの指示レベルにされる。テストモードが設定されるとテスト信号ＴＥＳＴはハイレベルにされる。制御論理回路２２ではテスト信号ＴＥＳＴのハイレベルによって、パワーオンリセット信号ＰＯＲＳＴをリセット信号ＦＲＳＴとして選択し、これによってフリップフロップ２１が初期化され、駆動能力選択信号ＤＲＶはローレベルとされ、外部出力バッファ２０には通常の小さな駆動能力が設定される。マイクロコンピュータ１内部のリセット動作が完了すると、ＣＰＵ２はバス４，６を介してフリップフロップ２１に論理値１の制御データＤｃｎｔをセットする。これによって駆動能力選択信号ＤＲＶは時刻ｔ１にハイレベルに判定され、外部出力バッファ２０には大きな駆動能力が設定される。この後、テスタとの間で実際のテスト動作が行われる。テスト1の期間では一つのテストベクタによるテスト動作が行われる。時刻ｔ２から始まるテスト２の期間で別のテストベクタによるテスト動作を行うとき、外部リセットが行われ、再度テストモードが設定される。テストモードにおいてテスト信号ＴＥＳＴがハイレベルのとき、セレクタ２７は内部リセット信号ＡＳＲＳＴによるリセット指示ではフリップフロップ２１をリセットしない。したがって、外部出力バッファ２０は時刻ｔ１で設定された駆動能力の大きいままの状態に維持される。これにより、パワーオンリセット後であれば、テストベクタを変更する度に外部リセット信号／ＲＳＴによるリセットを行っても外部出力バッファ２０に対する駆動能力の再設定を行う処理ルーチンを各テストベクタ内で実行することを要しない。
【００３３】
図４には図３のタイミングチャートに対応されるテスト動作のフローチャートが例示される。電源投入直後のテスト１の期間では、リセット指示（Ｓ１）、リセット解除の指示（Ｓ２）を行い、次いで、外部出力バッファ２０に対して駆動能力を大きく設定し（Ｓ３）、ＣＰＵ２やその他の内部回路に対しテストベクタ１に従ってテスト動作を行う（Ｓ４）。テスト動作を終了しない場合にはテスト２以降で別のテストベクタによるテスト動作を継続する。テスト２以降のテスト動作では、リセット指示（Ｓ５）、リセット解除の指示（Ｓ６）を行った後、ＣＰＵ２やその他の内部回路に対しテストベクタ１に従ってテスト動作を行えばよい（Ｓ７）。外部出力バッファ２０に対して駆動能力を大きく設定する処理は必要ない。テスト１とテスト２を比べれば明らかな如く、パワーオンリセット後であれば、テストベクタを変更する度に外部リセット信号／ＲＳＴによるリセットを行っても外部出力バッファ２０に対する駆動能力の再設定を行う処理ルーチンを各テストベクタ内で実行することを要しないから、テスト時間の短縮に資することができる。テスト２以降で用いるテストベクタには、リセット後の駆動能力再設定のための処理ルーチンを必要としないから、出力バッファの駆動能力切換え構造を持たないマイクロコンピュータ１との間でテストベクタを共通化することができる。結果としてテストコストの低減が可能になる。
【００３４】
図５にはフリップフロップ２１のリセット制御に対する比較例に係るタイミングチャートが例示される。ここで考える比較例は、フリップフロップ２１のリセット信号ＦＲＳＴをパワーオンリセット信号ＰＯＲＳＴと内部リセット信号ＡＳＲＳＴの論理和信号とする場合である。この場合には時刻ｔ０のパワーオンリセット、テストベクタ変更時（時刻ｔ２）の外部リセット信号によるリセットのいずれにおいても、外部出力バッファ２０は小さな駆動能力に初期設定されるから、テストベクタを切り換える度に外部出力バッファ２０の駆動能力を大きくする設定変更処理を行なわなければならない（時刻ｔ１、ｔ３）。
【００３５】
図６には図５の比較例に係るタイミングチャートに対応されるテスト動作のフローチャートが例示される。テストベクタ毎に外部出力バッファ２０の駆動能力を大きくする設定変更処理が必要になる。図３及び図４の例と比較すると、テスト時間が長く、出力バッファの駆動能力切換え構造を持たないマイクロコンピュータとの間でテストベクタの共通化が阻まれ、結果としてテストコストが上昇する。
【００３６】
図７には外部出力バッファ２０の別の例が示される。図２との相違点は、オープンドレイン出力とＣＭＯＳ出力が選択可能になっている。制御信号ＯＤがローレベルのときＣＭＯＳインバータ２３，２４のＰチャンネル型ＭＯＳトランジスタによるオープンドレイン出力が選択される。制御信号ＯＥがハイレベルのときはＣＭＯＳインバータ２３，２４によるＣＭＯＳ出力が選択される。そのほかの構成は図２と同一であるからその詳細な説明は省略する。
【００３７】
図８には降圧回路３０の一例が示される。降圧回路３０は電圧発生回路１５に含まれる。降圧回路３０は外部電源電圧ＶＤＤを降圧して内部電源電圧ｖｄｄを出力する。降圧回路３０は、ｐチャンネル型のクランプＭＯＳトランジスタ３１をオペアンプ３２による正帰還経路に介在させ、オペアンプ３２の反転入力端子（−）に供給される制御電圧Ｖｃｎｔに等しいレベルの降圧電圧ｖｄｄをクランプＭＯＳトランジスタ３１のドレインに得る。オペアンプ３５の出力によってオン抵抗が制御されるｐチャンネル型クランプＭＯＳトランジスタ３６に抵抗回路３７が直列接続される。スイッチ３８はデコーダ３９の出力によって一つがオンにされ、抵抗回路３７の抵抗分圧比で決まる電圧をオペアンプ３５の非反転入力端子（＋）に帰還させ、前記オペアンプ３５の反転入力端子（−）に供給される基準電圧Ｖｒｅｆに対して前記抵抗分圧比で決まる電圧を制御電圧Ｖｃｎｔとして出力する。デコーダ３９はフリップフロップ２１Ａに保持されている複数ビットの制御データＤｃｎｔをデコードする。したがって、制御データＤｃｎｔに応じてデコーダ３９によるスイッチ３８の選択状態が可変とされることにより制御電圧Ｖｃｎｔは可変可能とされる。フリップフロップ２１Ａは複数ビットであるが、その制御形態は図２で説明したフリップフロップ２１と同様であり、データバスからの制御データＤｃｎｔで書き換え可能にされ、リセット信号ＦＲＳＴのハイレベルによって初期化される。初期化の制御態様も図２と同じである。リセット信号ＦＲＳＴで初期化されたときフリップフロップ２１Ａが保有する制御データＤｃｎｔは実動作モードに必要な電圧をｖｄｄとして出力させる。テストモードにおいてバーンインなどの加速試験ではｖｄｄは実動作モード時よりも高くされ、低電圧テストでは低くされる。
【００３８】
図９にはテスト動作のタイミングチャートが例示される。マイクロコンピュータはテスタに接続され、例えばｖｄｄに実動作モードよりもレベルの高い電圧を設定してテストベクタを実行する場合を想定する。時刻ｔ０でマイクロコンピュータ１に動作電源ＶＤＤが投入される。電源投入時、マイクロコンピュータにテストモードを設定するためにリセット信号／ＲＳＴがリセット指示レベルにされると共にモード信号ＭＤがテストモードの指示レベルにされる。テストモードが設定されるとテスト信号ＴＥＳＴはハイレベルにされる。制御論理回路２２ではテスト信号ＴＥＳＴのハイレベルによって、パワーオンリセット信号ＰＯＲＳＴをリセット信号ＦＲＳＴとして選択し、これによってフリップフロップ２１Ａが初期化され、デコーダ３９に供給される制御データＤｃｎｔは実動作モード用の値とされ、降圧回路３０には実動作モードに必要な電圧ｖｄｄを生成するための抵抗分圧比が設定される。マイクロコンピュータ1内部のリセット動作が完了すると、ＣＰＵ２はバス４，６を介してフリップフロップ２１Ａに加速試験用の値を持つ制御データＤｃｎｔをセットする(時刻ｔ１)。これによって内部降圧電圧ｖｄｄのレベルは実動作時に比べて高くされる。制御データＤｃｎｔの値次第で低くすることも可能である。この後、テスタとの間で実際のテスト動作が行われる。テスト1の期間では一つのテストベクタによるテスト動作が行われる。時刻ｔ２から始まるテスト２の期間で別のテストベクタによるテスト動作を行うとき、外部リセットが行われ、再度テストモードが設定される。テストモードにおいてテスト信号ＴＥＳＴがハイレベルのとき、セレクタ２７は内部リセット信号ＡＳＲＳＴによるリセット指示ではフリップフロップ２１Ａをリセットしない。したがって、内部降圧回路３０の内部状態は時刻ｔ１で設定された状態に維持される。これにより、パワーオンリセット後であれば、テストベクタを変更する度に外部リセット信号／ＲＳＴによるリセットを行っても降圧回路３０における降圧電圧ｖｄｄを所望のレベルに再設定を行う処理ルーチンを各テストベクタ内で実行することを要しない。結果として、内部降圧電圧ｖｄｄのレベル切換え機能を持たないマイクロコンピュータとの間でテストベクタを共通化することができる。結果としてテストコストの低減が可能になる。
【００３９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４０】
例えば、マイクロコンピュータが保有する回路モジュールは上記の例に限定されず適宜変更可能である。出力バッファはＣＭＯＳに限定されず、ｎチャンネル型ＭＯＳトランジスタを用いたバッファ回路であってもよい。制御論理２２の論理構成は単なる一例であり、その他の論路構成との関係に従って適宜変更可能であることは言うまでもない。スタンバイモードは、パワーダウン又はパワーセーブモードなどと称することもある。
【００４１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが本発明はそれに限定されず、例えばディジタル信号処理用のアクセラレータ、画像圧縮・伸張用のアクセラレータ、その他システムのオンチップＬＳＩなどに広く適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る半導体集積回路の一例であるマイクロコンピュータのブロック図である。
【図２】駆動能力可変の外部出力バッファとして1ビット分の構成を代表的に例示する回路図である。
【図３】駆動能力可変の外部出力バッファに着目したときのテスト動作のタイミングチャートである。
【図４】図３のタイミングチャートに対応されるテスト動作のフローチャートである。
【図５】フリップフロップのリセット制御に対する比較例に係るタイミングチャートである。
【図６】図５の比較例に係るタイミングチャートに対応されるテスト動作のフローチャートである。
【図７】外部出力バッファの別の例を示すブロック図である。
【図８】出力電圧可変の降圧回路を例示する回路図である。
【図９】出力電圧可変の降圧回路に着目したときにテスト動作のタイミングチャートである。
【符号の説明】
【００４３】
１  マイクロコンピュータ
２  中央処理装置
１１  外部データ入出力バッファ
１２  外部アドレス出力バッファ
１３  システムコントローラ
１５  内部電圧生成回路
ＭＤ  モード信号
／ＲＳＴ  外部リセット信号
／ＳＴＢ  スタンバイ信号
２０  外部出力バッファ
ＤＲＶ  駆動能力選択信号
２１  フリップフロップ
Ｄｃｎｔ  制御データ
ＦＲＳＴ  フリップフロップにリセット信号
ＡＳＲＳＴ  内部リセット信号
ＰＯＲＳＴ  パワーオンリセット信号
ＴＥＳＴ  テストモード信号
２２  制御論理回路
３０  降圧回路
３９  デコーダ
２１Ａ  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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