(57)【要約】【課題】  要求される特性に応じてポリシリコン抵抗の結晶粒径を制御することの可能な半導体装置及びその製造方法を提供する。【解決手段】  夫々半導体基板上の所定領域に形成され、所定の結晶粒径分布のピークを有する第１のポリシリコン抵抗３’と、前記第１のポリシリコン抵抗の結晶粒径分布のピークより大粒径側にピークを有する第２のポリシリコン抵抗３を具備する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
夫々半導体基板上の所定領域に形成され、所定の結晶粒径分布のピークを有する第１のポリシリコン抵抗と、前記第１のポリシリコン抵抗の結晶粒径分布のピークより大粒径側にピークを有する第２のポリシリコン抵抗を備えることを特徴とする半導体装置。
【請求項２】
半導体基板上の所定領域にポリシリコン膜を形成する工程と、
前記ポリシリコン膜の所定領域をアモルファス化して、アモルファスシリコン領域を形成する工程と、
前記アモルファスシリコン領域を、アモルファス化されていないポリシリコンを核として再結晶化する熱処理工程を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記アモルファスシリコン領域を形成する工程は、所定パターンのマスクを形成し、イオン注入する工程を備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスクを用いて不純物をイオン注入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
イオン注入により前記アモルファスシリコン領域を形成するとともに、不純物の注入を行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコン抵抗等の抵抗素子を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置における抵抗素子として、ポリシリコン抵抗素子が用いられている（例えば特許文献１参照）。例えば、図９に示すように、半導体基板１０７上に絶縁膜１０８を介して所定パターンで形成されたポリシリコン抵抗１０３が、コンタクトホール１０５により上層のメタル配線１０６と接続され、抵抗素子として機能するものである。このような抵抗素子は、例えば以下のように形成されている。
【０００３】
先ず、半導体基板１０７上に絶縁膜１０８を形成し、その表面上に、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ）法により、例えば３００ｎｍ厚のポリシリコン膜を形成する。このとき、成膜ガスとして、ＳｉＨ4を用いた場合、その成膜温度等により結晶粒径が決定されるが、ポリシリコン状態にするためには、一般的に６００℃より６５０℃にする必要がある。より高温にすることで、結晶粒径は大きくなり、膜成長速度も増大する。
【０００４】
次に、所定の抵抗値にする為、ポリシリコン膜をフォトリソグラフィ及びエッチングにより加工する。このとき、例えば、ステップ＆リピート方式により、レジストのパターニングを行い、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりエッチングを行い、ポリシリコン抵抗となる所定の寸法のポリシリコン膜が形成される。
【０００５】
そして、電気的に抵抗体とするため、不純物をポリシリコン膜中にイオン注入する。このとき、例えば、所定濃度のＢ＋若しくはＢＦ2が注入される。
【０００６】
次に、注入された不純物を活性化させるため、例えば８００〜１１００℃でアニール処理を行う。このとき、例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、又は、バッチ式アニール法が用いられる。この工程で、ポリシリコン中に注入された不純物の拡散及び活性化が行われ、所定抵抗のポリシリコン抵抗１０３が形成される。
【０００７】
そして、形成されたポリシリコン抵抗１０３上に絶縁膜１０４を形成した後、ポリシリコン抵抗１０３と接続するコンタクトホール１０５を形成し、上層にメタル配線１０６を形成する。
【特許文献１】特開平９−１３９４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ポリシリコン抵抗の電気伝導のメカニズムは、一般的な単結晶Ｓｉのメカニズムと異なることが知られている。これは、結晶粒界の存在により、結晶粒界のダングリングボンドに準位が形成され、キャリアをトラップすることによりキャリア密度が低下するという現象や、結晶粒界にポテンシャルバリアが形成されるため、Ｓｉに対しキャリアの移動度が低下するという現象が生じるためである。このように、ポリシリコン抵抗においては、不純物濃度及び膜厚、加工寸法以外に、結晶粒界密度、すなわちこれを決定するポリシリコンの結晶粒径も抵抗値に影響する。
【０００９】
結晶粒径は、ポリシリコン抵抗の抵抗値自体のみならず諸特性にも影響を与える。例えば、半導体装置として重要な特性である温度特性も、結晶粒径及び抵抗率に依存し、抵抗率が高い場合は、負の温度特性を持つ。これは、抵抗値に対する結晶粒界の影響が支配的になっているためであり、温度上昇に伴い、キャリアのトラップ効果が減少することによると考えられる。また、結晶粒界のダングリングボンドに、水素がターミネイトすることで抵抗値が低下する現象が発生するが、熱ストレスにより水素が再拡散することにより、抵抗値が変動する。
【００１０】
このような特性への影響を抑えるためには、結晶粒径を大きくし、抵抗体における結晶粒界の密度を低減させることが有効であると考えられる。結晶粒径を大きくする手法としては、例えばアモルファスＳｉをＣＶＤ法により成膜した後、熱処理を行い、結晶成長させる手法が挙げられる。しかしながら、アモルファスＳｉからの結晶成長は、ランダムであり、抵抗体毎に結晶状態のバラツキが発生するため、複数のポリシリコン抵抗の抵抗値等の特性を一定に制御することが困難であった。そして、抵抗値等の特性が一定であることを前提に半導体装置の回路を形成した場合、回路動作に障害が発生するという問題があった。
【００１１】
一方、半導体装置が要求する抵抗特性は、その回路により様々である。例えば、抵抗絶対値、抵抗値相対精度、温度特性が挙げられるが、通常、同一半導体装置内の回路ブロックにより要求される特性が異なっている。しかしながら、抵抗絶対値、温度特性を改善する為に結晶粒経を大きくした場合は、相対的に粒界密度の変動が大きくなるため、抵抗値相対精度が悪化し、抵抗値相対精度を改善するため、粒界密度の変動が少なくなるように結晶粒径を小さくした場合は、逆に抵抗値絶対精度、温度特性が悪化する、すなわち、全ての要求特性を満たす抵抗体を形成することが困難であるという問題があった。
【００１２】
そこで、本発明は、従来の問題を取り除き、要求される特性に応じてポリシリコン抵抗の結晶粒径を制御することの可能な半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、夫々半導体基板上の所定領域に形成され、所定の結晶粒径分布のピークを有する第１のポリシリコン抵抗と、前記第１のポリシリコン抵抗の結晶粒径分布のピークより大粒径側にピークを有する第２のポリシリコン抵抗を備えることを特徴とする半導体装置が提供される。
【００１４】
また、本発明の一態様によれば、半導体基板上の所定領域にポリシリコン膜を形成する工程と、前記ポリシリコン膜の所定領域をアモルファス化して、アモルファスシリコン領域を形成する工程と、前記アモルファスシリコン領域を、アモルファス化されていないポリシリコンを核として再結晶化する熱処理工程を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
本発明の一実施態様によれば、半導体装置において要求される特性に応じてポリシリコン抵抗の結晶粒径を制御することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下本発明の実施形態について、図を参照して説明する。
【００１７】
図１に本実施形態の半導体装置の上面図を示す。図に示すように、半導体装置は例えば６つのブロック２ａ〜２ｆに分割されており、このうち、ポリシリコン抵抗はブロック２ａ〜２ｅで用いられている。そして、回路設計上、ブロック２ａ〜２ｃは抵抗値の絶対精度が要求されており、ブロック２ｄ、２ｅは抵抗値の相対精度が要求されている。図２（a）にブロック２ａ〜２ｃのポリシリコン抵抗、図２（ｂ）にブロック２ｄ、２ｅのポリシリコン抵抗の夫々上面図を示す。図に示すように、各ポリシリコン抵抗３、３’は、幅２μｍ程度、長さ１０μｍ程度に加工されており、夫々シリコン結晶３ａ、３’ａが形成されている。絶対精度の要求されるブロック２ａ〜２ｃにおいては、結晶粒界３ｂは規則的に配置されており、粒径は２μｍ程度とほぼ均一となっている。一方、相対精度の要求されるブロック２ｄ、２ｅにおいては、結晶粒界３’ｂの配置、粒径はランダムになっている。そして、これらポリシリコン抵抗３、３’は、絶縁膜４中に形成された夫々コンタクトホール５を介して上層のメタル配線６と接続されている。図３に、これらポリシリコン抵抗の結晶粒径分布の概念図を示す。図に示すように、ポリシリコン抵抗３’における粒径分布はブロードであるが、ポリシリコン抵抗３においては、大粒径側にもピークが認められる。
【００１８】
このような半導体装置は以下のように形成される。先ず、図４に示すように、半導体基板７上に絶縁膜８を形成し、さらに抵抗となるポリシリコン膜をバッチ式ＬＰ−ＣＶＤ法により３００ｎｍ程度成膜する。このとき、成膜温度は、結晶粒界が存在するポリシリコン状態となる６００〜６５０℃とし、半導体基板内及び半導体基板間の膜厚のばらつきが最小となり、かつ、成長速度が生産効率上許容出来る範囲で設定する。そして、所定の抵抗値にするために、ポリシリコン膜をフォトリソグラフィ及びエッチングにより加工する。このとき、例えば、ステップ＆リピート方式により、レジストのパターニングを行い、ＲＩＥ法によりエッチングを行い、ポリシリコン抵抗となる所定の寸法（例えば幅2μｍ、長さ１０μｍ）のポリシリコン膜９が形成される。
【００１９】
そして、図５に断面図、図６に上面図を示すように、ポリシリコン抵抗以外の半導体素子領域、及びブロックのポリシリコン抵抗領域全面と、ブロック２ａ〜２ｃのポリシリコン膜９を5分割した中心部の直径１．０μｍ程度の円形部分を、フォトリソグラフィによりフォトレジスト１０で被覆する。
【００２０】
次に、図８に示すように、Ｓｉをイオン注入し、フォトレジスト１０によりマスクされている領域以外のポリシリコン結晶を、アモルファス状態とする（アモルファスシリコン領域９ａ）。すなわち、ブロック２ａ〜２ｃにおいては、アモルファスシリコン領域９ａ中に円形のポリシリコン領域９ｂが５箇所残存する状態となる。続いて、フォトレジスト１０を除去せず、連続して、電気的に抵抗体とするための不純物を注入する。このとき、例えば、所定濃度のＢ＋、ＢＦ2、Ｐ等が注入される。そして、フォトレジスト１０を除去する。ブロック２ｄ、２ｅのポリシリコン膜にも同様にイオン注入される。
【００２１】
そして、アニール処理により、アモルファスシリコン領域９ａの再結晶化、及び注入された不純物の拡散及び活性化を行う。
【００２２】
先ず、低温でアモルファスシリコン領域９ａの再結晶化を行う。アモルファスシリコン領域９ａの再結晶化は、抵抗体に残されたポリシリコン領域９ｂを核として成長が開始され、各核より成長した結晶同士が接触した場所が結晶粒界となる。ここで、熱エネルギーが高い状態、例えば高温でアニール処理を行った場合、制御されて形成したポリシリコン領域９ｂ以外の場所で結晶核が発生することもあるため、６００℃以下の結晶核の発生しない条件（例えば５００℃）でアニールを行う必要がある。
【００２３】
次いで、結晶成長のためのアニール処理の後に連続して、注入された不純物を拡散、活性化させるため、６００℃以上（例えば８００〜１０００℃）で高温アニール処理を行う。
【００２４】
さらに、図８に示すように、絶縁膜４及びコンタクトホール５を形成し、上層にメタル配線６を形成することにより、ポリシリコン抵抗素子が形成される。
【００２５】
このように、半導体装置中でポリシリコン抵抗の結晶粒径を制御することにより、異なる特性のポリシリコン抵抗を形成することが可能となる。
【００２６】
本実施形態において、半導体装置をブロック毎に要求特性が異なる6つのブロックから構成されるとしているが、抵抗値の絶対精度／相対精度等、粒径に依存する特性がデバイス内で異なるポリシリコン抵抗を含む半導体装置において適用することが可能である。
【００２７】
本実施形態において、ポリシリコン膜の膜厚を３００ｎｍとしたが、１００〜４００ｎｍ程度で、要求される抵抗値に応じて形成することができる。また、ポリシリコン長は１０μｍとしたが、数μｍ〜数十μｍ程度で、要求される抵抗値に応じて形成することができる。
【００２８】
また、アモルファス領域を形成するためのイオン注入元素にＳｉを用いたが、これに限定されるものではなく、Ｇｅ等も用いることが可能である。また、要求される抵抗値が比較的低い場合には、抵抗値を決定する不純物と同一元素とすることも可能であり、生産効率の向上を図ることができる。この場合、ＢＦ2等を用いることができる。
【００２９】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一態様における半導体装置のブロック配置を示す図。
【図２】本発明の一態様における半導体装置のポリシリコン抵抗を示す図。
【図３】本発明の一態様におけるポリシリコン抵抗の結晶粒径分布を示す図。
【図４】本発明の一態様における半導体装置の製造工程を示す図。
【図５】本発明の一態様における半導体装置の製造工程を示す図。
【図６】本発明の一態様における半導体装置の製造工程を示す図。
【図７】本発明の一態様における半導体装置の製造工程を示す図。
【図８】本発明の一態様における半導体装置の製造工程を示す図。
【図９】従来のポリシリコン抵抗を示す図。
【符号の説明】
【００３１】
１  半導体装置
２  ブロック
３、３’、１０３  ポリシリコン抵抗
４、１０４  絶縁膜
５、１０５  コンタクトホール
６、１０６  メタル配線
７、１０７  半導体基板
８、１０８  絶縁膜
９、１０９  ポリシリコン膜
１０  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006080147.tif 000008
【図７】
2006080147.tif 000009
【図８】
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【図９】
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