(57)【要約】      （修正有）【課題】ＳＴＩ工程を適用する素子分離膜の形成に関し、トレンチの上部コーナー部位でトンネル酸化膜が薄く形成される現象を防いだフラッシュメモリ素子製造方法の提供。【解決手段】半導体基板１０上に形成したスクリーン酸化膜１１とパッド窒化膜１２をパターニングし、２層の膜の側壁にスペーサ1４ａを形成する。その後、前記半導体基板１０に対して酸化工程を行い、露出する前記半導体基板１０の上部と前記スペーサ1４ａの下部に表面酸化膜１５を形成してトレンチエッチング工程を行い、前記半導体基板１０にトレンチを形成する。前記トレンチが埋められるように素子分離膜用絶縁膜を形成し、前記パッド窒化膜１２を除去し、前記スペーサ１４ａおよび前記スクリーン酸化膜１１を除去すると共に、前記素子分離膜用絶縁膜の一部をエッチングして素子分離膜を形成した後、前記素子分離膜を含む全体の構造の上部に酸化工程を行い、トンネル酸化膜を形成する。【選択図】図５
2006080484.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）スクリーン酸化膜が形成された半導体基板を提供する段階と、
（ｂ）前記スクリーン酸化膜の上にパッド窒化膜を形成する段階と、
（ｃ）前記パッド窒化膜および前記スクリーン酸化膜をパターニングして前記半導体基板の一部を露出させる段階と、
（ｄ）パターニングされた前記パッド窒化膜と前記スクリーン酸化膜の側壁にスペーサを形成する段階と、
（ｅ）前記スペーサを介して露出する前記半導体基板に対して酸化工程を行うことにより、露出する前記半導体基板の上部と前記スペーサの下部に表面酸化膜を形成する段階と、
（ｆ）前記スペーサをマスクとして用いたトレンチエッチング工程を行い、前記半導体基板にトレンチを形成する段階と、
（ｇ）前記トレンチが埋められるように素子分離膜用絶縁膜を形成する段階と、
（ｈ）前記パッド窒化膜を除去する段階と、
（ｉ）前記スペーサおよび前記スクリーン酸化膜を除去すると共に、前記素子分離膜用絶縁膜の一部をエッチングして素子分離膜を形成する段階と、
（ｊ）前記素子分離膜を含む全体の構造の上部に酸化工程を行い、トンネル酸化膜を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記表面酸化膜は、両側がバーズビーク状を持つように形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記表面酸化膜は、前記半導体基板の上部に形成される膜厚が、前記スペーサの下部に形成される膜厚よりも厚いことを特徴とする請求項１または２記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記バーズビークの幅が１００Å〜２００Åであることを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記表面酸化膜は、３０Å〜２００Åの厚さに形成されることを特徴とする請求項１または２記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記（ｆ）段階と前記（ｇ）段階との間には、前記トレンチの内側壁にウォール酸化膜を形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記スペーサは、絶縁膜からなることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記絶縁膜は、ＤＣＳ−ＨＴＯ、ＴＥＯＳおよびＭＳ−ＨＴＯのいずれか一つであることを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記トンネル酸化膜は、５０℃〜８００℃の温度範囲内で湿式酸化工程を行った後、８５０℃〜１０００℃の温度範囲内でインシチューにてＮ２Ｏアニール工程を行うことにより形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記トンネル酸化膜は、２ａｔｏｍｉｃ％〜１０ａｔｏｍｉｃ％程度の窒素を含むことを特徴とする請求項１または９記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、既存の浅いトレンチ分離(ＳＴＩ；ShallowTrench Isolation)工程を適用する素子分離膜の形成工程において、アクティブ領域に比べてトレンチの上部コーナー部位でトンネル酸化膜が薄く形成される現象を防ぐことによりセルの動作特性を改善させることが可能なフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ素子(FLASH memory device)を製造するに当たり、ＳＡ−ＳＴＩ(SelfAligned Shallow Trench Isolation)工程を用いて素子分離膜を形成している。ところが、フラッシュメモリ素子の高集積化に伴ってＳＡ−ＳＴＩ方式がそれ以上採用できなくなったサブミクロンスキーム(submicro scheme)においては、酸化膜および窒化膜が形成された構造においてトレンチを形成するためのエッチング工程（以下、「トレンチエッチング工程」という）を行う既存のＳＴＩ工程を適用せざるを得ない。
【０００３】
しかしながら、ＳＴＩ工程は、まずトレンチを形成した後トンネル酸化膜を形成する工程からなるため、トレンチの上部コーナー部位(top corner)のプロファイル(profile)によってトンネル酸化膜のプロファイルが影響されるという不都合があった。通常、図１２に示すように、トレンチの上部コーナー部位においては、トレンチエッチング工程時に被ったプラズマ損傷によりトンネル酸化膜を形成するための酸化工程時に酸化率が減少し、その結果、アクティブ領域上に形成されるトンネル酸化膜よりも薄くトンネル酸化膜が形成されてしまう。これにより、正常的なセル動作が実現し難くなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、このような問題点を解決するために創案されたもので、その目的は、既存のＳＴＩ工程を適用する素子分離膜の形成工程に当たり、アクティブ領域に比べてトレンチの上部コーナー部位でトンネル酸化膜が薄く形成される現象を防ぐことにより、セルの動作特性を改善させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一側面によれば、スクリーン酸化膜が形成された半導体基板を提供する段階と、前記スクリーン酸化膜の上にパッド窒化膜を形成する段階と、前記パッド窒化膜および前記スクリーン酸化膜をパターニングして前記半導体基板の一部を露出させる段階と、パターニングされた前記パッド窒化膜と前記スクリーン酸化膜の側壁にスペーサを形成する段階と、前記スペーサを介して露出する前記半導体基板に対して酸化工程を行うことにより、露出する前記半導体基板の上部と前記スペーサの下部に表面酸化膜を形成する段階と、前記スペーサをマスクとしてトレンチエッチング工程を行い、前記半導体基板にトレンチを形成する段階と、前記トレンチが埋められるように素子分離膜用絶縁膜を形成する段階と、前記パッド窒化膜を除去する段階と、前記スペーサおよび前記スクリーン酸化膜を除去すると共に、前記素子分離膜用絶縁膜の一部をエッチングして素子分離膜を形成する段階と、前記素子分離膜を含む全体の構造の上部に酸化工程を行い、トンネル酸化膜を形成する段階とを含む、フラッシュメモリ素子の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、パターニングされたパッド窒化膜およびスクリーン酸化膜の側壁にスペーサを形成した後、前記スペーサをマスクとしてトレンチエッチング工程を行ってトレンチを形成することにより、トレンチを最大限に狭めて形成することができる。
【０００７】
また、本発明によれば、トレンチエッチング工程を行う前に露出する半導体基板の上部に対して酸化工程を行って適正幅を有するバーズビーク状の表面酸化膜を形成することにより、アクティブ領域の臨界寸法を減らしつつトンネル酸化膜が薄くなる現象を防ぐことができる。そして、トンネル酸化膜の薄膜化現象を防止することにより、ファウラー・ノルドハイム・トンネル現象(Fowler-Nordheim tunneling)による正常的なセル動作を実現することができる。
【０００８】
さらに、本発明によれば、複雑な工程および装備の追加所要なしに既存の装備と工程を用いて低コストでかつ高い信頼性を有する半導体素子を形成することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照しながら本発明の好適な実施例について説明する。しかし、本発明は後述する実施例に限定されるものではなく、相異なる各種の形態にて具現可能なものである。また、これらの実施例は単に本発明の開示を完全たるものとし、かつ、この技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１０】
図１〜図１１は、本発明の好適な実施例に係るフラッシュメモリ素子のトンネル酸化膜の形成方法を説明するための断面図である。ここで、同じ構成要素には同じ符号を付し、それについての重複説明は省く。
【００１１】
図１を参照すると、前処理洗浄工程により洗浄された半導体基板１０を提供する。この前処理洗浄工程は、ＤＨＦ(Diluted ＨＦ）による洗浄後にＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）により行われるか、あるいは、ＢＯＥ(BufferOxide Etchant）による洗浄後にＳＣ−１により順次に行われうる。
【００１２】
次いで、半導体基板１０の上にスクリーン酸化膜１１を形成する。このとき、スクリーン酸化膜１１は、湿式あるいは乾式酸化方式により８０Å以下の厚さに形成する。これにより、パッド窒化膜１２を蒸着する前のスクリーン酸化膜１１の厚さが５０Å以下となる。
【００１３】
次いで、スクリーン酸化膜１１をマスクとしてウェルイオン注入工程およびしきい値電圧イオン注入工程を行う。これにより、半導体基板１０内にはウェル領域（図示せず）が形成される。
【００１４】
次いで、スクリーン酸化膜１１の上にパッド窒化膜１２を蒸着する。このとき、パッド窒化膜１２は、ＬＰＣＶＤ(Low plasma Chemical Vapor Deposition)方式を用い、後続の素子分離膜用絶縁膜として使われるＨＤＰ(High Density Plasma)酸化膜（図８における‘１８’参照）がトレンチ（図６における‘１６’参照）を完全に埋める(gapfilling)ことができるように提供されるアスペクト比(aspect ratio)を持つよう、６００Å以下の厚さにできる限り薄く形成することが好ましい。
【００１５】
次いで、パッド窒化膜１２の上にフォトレジストを塗布した後、フォトマスクを用いた露光および現像工程を順次に行い、フォトレジストパターン１３を形成する。
【００１６】
図２を参照すると、フォトレジストパターン１３を用いてエッチング工程を行うことにより、パッド窒化膜１２およびスクリーン酸化膜１１をパターニングする。これにより、トレンチ１６が形成されるべき半導体基板１０の上部が露出する。その後、フォトレジストパターン１３はストリップ工程により除去される。
【００１７】
図３を参照すると、トレンチ１６が形成されるべき領域に、半導体基板１０が露出した全体構造の上部の段差に沿ってスペーサ用絶縁膜１４を蒸着する。ここで、絶縁膜１４は、高いステップカバレージ(step coverage)を有するＤＣＳ−ＨＴＯ(Dichlorosilane, SiH2Cl2-HighTemperature Oxide）を用いて５０Å〜２００Åの厚さに蒸着する。さらに、絶縁膜１４は、ＴＥＯＳ(Tetra Ethyle OrthoSilicate)およびＭＳ（ＳｉＨ４）−ＨＴＯなどを用いて形成してもよい。
【００１８】
図４を参照すると、絶縁膜１４が形成された全体構造の上部に対してエッチバックなどの全面エッチング工程を行い、パターニングされたパッド窒化膜１２およびスクリーン酸化膜１１の側壁にスペーサ１４ａを形成する。ここで、スペーサ１４ａを形成する理由は、エッチング装備の特性上、トレンチ１６を狭く制御するには限界があるからである。このため、エッチング装備の限界を補償するためにスペーサ１４ａを形成するのである。
【００１９】
図５を参照すると、スペーサ１４ａを介して露出する半導体基板１０の上部面に対して酸化工程を行い、露出する半導体基板１０の上部面とスペーサ１４ａの下部に表面酸化膜(surface oxide)１５を形成する。このとき、前記酸化工程は、湿式あるいは乾式酸化方式を用いて３０Å〜２００Åのターゲットに行う。図５に示すように、表面酸化膜１５は、スペーサ１４ａを介して露出する半導体基板１０の上部とスペーサ１４ａの下部にそれぞれ別々の厚さをもって形成される。すなわち、半導体基板１０の上部に形成される膜厚が、スペーサ１４ａの下部に形成される膜厚よりも厚く形成される。これにより、スペーサ１４ａの下部においては、表面酸化膜１５が両側にバーズビーク(bird’sbeak)状（Ａ部分を参照）を有する。このとき、バーズビークの幅は１００Å〜２００Åとなる。そして、このバーズビークは、トレンチの上部コーナーの勾配(slope)の基礎となる。
【００２０】
図６を参照すると、電界領域が限定される部位にトレンチエッチング工程を行う。このとき、トレンチエッチング工程はスペーサ１４ａをマスクとして行われ、その結果、スペーサ１４ａを介して露出する半導体基板１０にトレンチ１６が形成される。このとき、トレンチ１６の幅はスペーサ１４ａにより制御されるが、上部の幅が略１０ｎｍになるように制御される。
【００２１】
図７を参照すると、トレンチ１６の内側壁に対してウォール酸化工程を行い、ウォール酸化膜１７を形成する。このとき、ウォール酸化工程は乾式酸化方式を用いて８００℃〜１０００℃の温度範囲内において３０Å〜１００Åのターゲットに行う。ここで、ウォール酸化工程は、狭いアクティブ領域の臨界寸法(critical dimension)を確保し、且つ、トレンチ１６の上部コーナー部位における追加酸化により十分な勾配を確保するために行う。
【００２２】
図８を参照すると、トレンチ１６の隙間が埋められるように素子分離膜用絶縁膜１８を蒸着する。このとき、絶縁膜１８は、ＨＤＰ酸化膜を用いてトレンチ１６にボイドが生じないように蒸着する。
【００２３】
次いで、絶縁膜１８が蒸着された全体構造の上部面に対して平坦化工程を行う。このとき、平坦化工程は、ＣＭＰ(Chemical Mechanical Polishing)工程を用いてパッド窒化膜１２が露出するまで行われる。もちろん、この過程中にパッド窒化膜１２の一部が研磨されることもある。場合によっては、パッド窒化膜１２を一部研磨して厚さを制御することもできる。
【００２４】
図９を参照すると、ストリップ工程を行い、パッド窒化膜１２を除去する。このとき、前記ストリップ工程は、酸化膜と窒化膜との間のエッチング選択比が高いエッチング溶液を用いて行う。例えば、前記ストリップ工程は、リン酸（Ｈ３ＰＯ４）を用いて行うことができる。これにより、絶縁膜１８が凸状となる。
【００２５】
図１０を参照すると、ＤＨＦまたはＢＯＥを用いて洗浄工程を行い、スクリーン酸化膜１１およびスペーサ１４ａを除去すると共に、絶縁膜１８の一部をエッチングして素子分離膜１８ａを形成する。
【００２６】
図１１を参照すると、素子分離膜１８ａが形成された全体構造の上部面にトンネル酸化膜１９を形成する。このとき、トンネル酸化膜１９は、７５０℃〜８００℃の温度範囲内において湿式酸化工程を行った後、８５０℃〜１０００℃の温度範囲内でインシチューにてＮ２Ｏアニール工程を行うことにより形成する。これは、トンネル酸化膜１９内に適正量の窒素を含めさせ、優れた特性を有するトンネル酸化膜を形成するためである。このとき、トンネル酸化膜１９内に含まれる窒素の含量は、２ａｔｏｍｉｃ％〜１０ａｔｏｍｉｃ％程度とする。
【００２７】
次いで、トンネル酸化膜１９の上にはフローティングゲート用ポリシリコン膜２０を形成する。このとき、ポリシリコン膜２０は、アンドープトあるいはドープトポリシリコン膜で形成することができる。アンドープトポリシリコン膜は、ＳｉＨ４ガスまたはＳｉ２Ｈ６ガスをソースガスとして形成する。ドープトポリシリコン膜は、ＳｉＨ４ガス、もしくはＳｉ２Ｈ６ガスとＰＨ３ガスとの混合ガスを用い、５１０℃〜５５０℃の温度範囲下、０．１Ｔｏｒｒ〜３Ｔｏｒｒの圧力範囲内においてＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)方式により蒸着することができる。
【００２８】
図１３には、本発明の好適な実施例に係るフラッシュメモリ素子の製造方法により製造されたフラッシュメモリ素子が示されている。図１２と図１３を比較すれば、図１２に示すように、従来の技術によって製造されたフラッシュメモリ素子においてはトレンチの上部コーナー部位でトンネル酸化膜の薄膜化現象が明らかに見られるのに対し、図１３に示すように、本発明の好適な実施例により形成されたフラッシュメモリ素子においては、トレンチ１６の上部コーナー部位におけるトンネル酸化膜１９の薄膜化現象が抑えられているということが分かる。
【００２９】
以上、本発明の技術的な思想に関し、その好適な実施例を挙げて具体的に記述したが、上述した実施例は説明のために提示されたものであり、本発明を制限するためのものではないという点に注意すべきである。なお、本発明の技術的な分野における通常の者であれば、本発明の技術的な思想から逸脱しない範囲内において各種の実施例が可能であるということは理解できるであろう。
【図面の簡単な説明】
【００３０】
【図１】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図８】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図９】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１０】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１１】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１２】従来の技術に係るＳＴＩ工程によって製造されたフラッシュメモリ素子の断面を示すＳＥＭ(Scanning Electron Microscope)写真である。
【図１３】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法によって製造されたフラッシュメモリ素子の断面を示すＳＥＭ写真である。
【符号の説明】
【００３１】
１０    半導体基板
１１    スクリーン酸化膜
１２    パッド窒化膜
１３    フォトレジストパターン
１４    窒化膜
１４ａ    スペーサ
１５    表面酸化膜
１６    トレンチ
１７    ウォール酸化膜
１８    窒化膜
１８ａ    素子分離膜
１９    トンネル酸化膜
２０    ポリシリコン膜
【図１】
2006080484.tif 000003
【図２】
2006080484.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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