(57)【要約】      （修正有）【課題】半導体メモリ装置及びこの装置の信号ライン配置方法を提供する。【解決手段】サブワードラインとビットライン対との間に接続されるメモリセルを備えたサブメモリセルアレイを備え、ビットライン対とローカルデータラインＬＩＯ対、グローバルデータラインＧＩＯ対との間にデータを伝送するメモリセルアレイ、及びメモリセルアレイを全体的に覆ってメモリセルに必要な電圧を印加する電極を備えて、ローカルデータラインＬＩＯ対が電極の上部の１層にサブワードラインと同じ方向に配置され、コラム選択信号ラインＣＳＬ及びグローバルデータラインＧＩＯ対が電極の上部の第２層にビットラインと同じ方向に配置され、ワード選択信号ライン及びメインワードラインＮＷＬｉが電極の上部の第３層にサブワードラインと同じ方向に配置される。これによって、電極からワードラインに流れる漏洩電流が防げられて電極の電圧レベルの降下を防止できる。【選択図】  図４Ａ
2006080534.tif 000002
【特許請求の範囲】
【請求項１】
サブワードラインとビットライン対との間に接続されて前記サブワードラインとコラム選択信号ラインに伝送される信号に応答して選択されるメモリセルを備えたサブメモリセルアレイと、
前記ビットライン対のデータをセンシングして増幅するビットラインセンス増幅器と、
ワード選択信号ラインから伝送される信号とメインワードラインから伝送される信号とを論理演算して前記サブワードラインを選択するサブワードラインドライバと、
前記ビットライン対とローカルデータライン対との間にデータを伝送し、前記ローカルデータライン対とグローバルデータライン対との間にデータを伝送するメモリセルアレイと、
前記メモリセルアレイの上に配置されて前記メモリセルに必要な電圧を印加する電極とを備えて、
前記ローカルデータライン対、前記ワード選択信号ライン、及び前記メインワードラインが前記サブワードラインと同一方向に配置され、
前記コラム選択信号ライン及び前記グローバルデータライン対が前記ビットライン対と同一方向に配置され、
少なくとも一つの前記コラム選択信号ライン及び／又は少なくとも一つの前記グローバルデータラインが、少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ライン及び／又は少なくとも一つの前記グローバルデータラインとの交差点において、少なくとも一つの前記ワード選択信号ラインと前記電極との間に配置されていることを特徴とする半導体メモリ装置。
【請求項２】
前記電極は、プレート電極を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ローカルデータライン対のローカルデータラインは、
前記グローバルデータライン対のグローバルデータラインと前記電極との交差点において前記グローバルデータラインと前記電極との間に配置され、及び／又は、
前記ローカルデータライン対のローカルデータラインは、前記コラム選択信号ラインと前記電極との交差点において前記コラム選択信号ラインと前記電極との間に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記半導体メモリ装置は、
前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記電極との間に配置された第１絶縁層と、
前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記グローバルデータライン対の少なくとも一つの前記グローバルデータラインとの交差点において前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記グローバルデータライン対の少なくとも一つの前記グローバルデータラインとの間に配置され、及び／又は、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと少なくとも一つの前記コラム選択信号ラインとの交差点において前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと少なくとも一つの前記コラム選択信号ラインとの間に配置され、前記第１絶縁層上に配置された第２絶縁層と、
少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ラインとの交差点において少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ラインとの間に配置され、及び／又は、少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記グローバルデータラインとの交差点において少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記グローバルデータラインとの間に配置され、前記第２絶縁層上に配置された第３絶縁層と、
をさらに備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記少なくとも一つの前記コラム選択信号ライン及び／又は前記少なくとも一つの前記グローバルデータラインは、少なくとも一つの前記メインワードラインと前記電極との交差点において少なくとも一つの前記メインワードラインと前記電極との間に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記半導体メモリ装置は、
前記ワード選択信号ラインと前記メインワードラインが選択されない場合に接地電圧または接地電圧よりも低いレベルの電圧が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記半導体メモリ装置は、
前記ワード選択信号ラインと同一方向に配置されて、少なくとも一つが前記電極と前記グローバルデータライン及び／又は前記コラム選択信号ラインとの交差点において前記電極と少なくとも一つの前記グローバルデータライン及び／又は前記コラム選択信号ラインとの間に配置される第１パワーラインと、
前記コラム選択信号ラインと同一方向に配置されて、少なくとも一つが少なくとも一つの前記ワード選択信号ラインと前記電極との交差点において前記電極と前記ワード選択信号ラインとの間に配置される第２パワーラインと、
をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記少なくとも一つの第１パワーラインは、
前記センス増幅器を含む領域を横切って配置されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記少なくとも一つの第１パワーラインは、
前記サブメモリセルアレイを含む領域を横切って配置されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記少なくとも一つの第１パワーラインは、
前記サブメモリセルアレイを含む領域を覆う導電型プレートを含むことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第１パワーラインは、
前記ビットラインセンス増幅器を含む領域を横切る第１導電型プレートと前記サブメモリセルアレイを含む領域を横切る第２導電型プレートを含み、前記電極と前記第１及び第２導電型プレートのそれぞれの間に流れる漏洩電流を均一にさせることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１２】
前記第１導電型プレートに第１電圧が印加され、前記第２導電型プレートに第２電圧が印加され、前記電極に第３電圧が印加され、前記第１及び第２電圧の一つが前記第３電圧よりも低く、前記第１及び第２電圧の他の一つが前記第３電圧よりも大きいことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
サブワードラインとビットライン対との間に接続されて前記サブワードラインとコラム選択信号ラインに伝送される信号に応答して選択されるメモリセルを備えたサブメモリセルアレイと、
前記ビットライン対のデータをセンシングして増幅するビットラインセンス増幅器と、
ワード選択信号ラインから伝送される信号とメインワードラインから伝送される信号とを論理演算して前記サブワードラインを選択するサブワードラインドライバと、
前記ビットライン対とローカルデータライン対との間にデータを伝送して、前記ローカルデータライン対とグローバルデータライン対との間にデータを伝送するメモリセルアレイと、
前記メモリセルアレイ上に配置されて、前記メモリセルに必要な電圧を印加する電極とを備え、
前記ローカルデータライン対、前記ワード選択信号ライン、及び前記メインワードラインが前記サブワードラインと同一方向に配置され、前記コラム選択信号ラインと前記グローバルデータライン対が前記ビットライン対と同一方向に配置され、少なくとも一つの前記コラム選択信号ライン及び／又は少なくとも一つの前記グローバルデータラインが少なくとも一つの前記メインワードラインと少なくとも一つの前記コラム選択信号ライン及び／又は少なくとも一つの前記グローバルデータラインとの交差点において少なくとも一つの前記メインワードラインと前記電極との間に配置されることを特徴とする半導体メモリ装置。
【請求項１４】
前記電極は、プレート電極であることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記ローカルデータライン対のローカルデータラインは、
前記グローバルデータライン対のグローバルデータラインと前記電極との交差点において前記グローバルデータライン対の前記グローバルデータラインと前記電極との間に配置され、及び／又は、
前記ローカルデータライン対のローカルデータラインは前記コラム選択信号ラインと前記電極との交差点において前記コラム選択信号ラインと前記電極との間に配置されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記半導体メモリ装置は、
前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記電極との間に第１絶縁層と、
前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記グローバルデータライン対の少なくとも一つの前記グローバルデータラインとの交差点において前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記グローバルデータライン対の少なくとも一つの前記グローバルデータラインとの間に配置される、及び／又は、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと少なくとも一つの前記コラム選択信号ラインとの交差点において前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと少なくとも一つの前記コラム選択信号ラインとの間に配置され、前記第１絶縁層上に配置された第２絶縁層と、
少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ラインとの交差点において少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ラインとの間に配置され、及び／又は、少なくとも一つの前記メインワードラインと少なくとも一つの前記グローバルデータラインとの交差点において少なくとも一つの前記メインワードラインと少なくとも一つの前記グローバルデータラインとの間に配置され、前記第２絶縁層上に配置された第３絶縁層と、
をさらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記少なくとも一つの前記コラム選択信号ライン及び／又は前記少なくとも一つの前記グローバルデータラインは、少なくとも一つの前記ワード選択信号ラインと前記電極との交差点において少なくとも一つの前記ワード選択信号ラインと前記電極との間に配置されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１８】
前記ワード選択信号ラインと前記メインワードラインが選択されない場合に接地電圧または接地電圧よりも低いレベルの電圧が印加されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１９】
前記半導体メモリ装置は、
前記ワード選択信号ラインと同一方向に配置されて、少なくとも一つが前記電極と前記グローバルデータライン及び／又は前記コラム選択信号ラインとの交差点において前記電極と少なくとも一つの前記グローバルデータライン及び／又は前記コラム選択信号ラインとの間に配置される第１パワーラインと、
前記コラム選択信号ラインと同一方向に配置されて、少なくとも一つが少なくとも一つの前記メインワードラインと前記電極との交差点において少なくとも一つの前記メインワードラインと前記電極との間に配置される第２パワーラインと、
をさらに備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２０】
前記少なくとも一つの第１パワーラインは、
前記センス増幅器を含む領域を横切って配置されることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記少なくとも一つの第１パワーラインは、
前記サブメモリセルアレイを含む領域を横切って配置されることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記第１パワーラインは、
前記サブメモリセルアレイを含む領域を覆う導電型を含むことを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記第１パワーラインは、
前記ビットラインセンス増幅器を含む領域を横切る第１導電型プレートと前記サブメモリセルアレイを含む領域を横切る第２導電型プレートを含み、前記電極と前記第１及び第２導電型プレートのそれぞれの間に流れる漏洩電流を均一にさせることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２４】
前記第１導電型プレートに第１電圧が印加され、前記第２導電型プレートに第２電圧が印加され、前記電極に第３電圧が印加され、前記第１及び第２電圧の一つが前記第３電圧よりも低く、前記第１及び第２電圧の他の一つが前記第３電圧よりも大きいことを特徴とする請求項２３に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、半導体メモリ装置の信号ライン配置に関する。
【背景技術】
【０００２】
一般の半導体メモリ装置は、メモリセルアレイ領域と周辺回路領域とを含み、信号ラインは、これらの領域の上部に二つの層で配置されうる。また、メモリセルアレイ領域では、メモリセルと信号ラインとの間にメモリセルに必要な電圧を印加するための電極が配置される。そして、ワードラインが電極の上部に配置されて、コラム選択信号ラインがワードラインの上部に配置される。
【０００３】
ところで、従来の半導体メモリ装置は、電極に印加される電圧とワードラインに印加される電圧との間に電圧差が存在している。よって、電極とワードラインとの間に存在する誘電体に欠陥が生じると電極からワードラインに漏洩電流が流れることもある。
【０００４】
図１は、従来例の半導体メモリ装置のメモリセルアレイ及びその信号ライン配置方法を説明するブロック図であり、１０はメモリセルアレイ、ＣＪは接合領域、ＳＷＤはサブワードラインドライバ領域、ＳＡはセンス増幅器領域、ＳＭＣＡはサブメモリセルアレイ領域をそれぞれ示す。そして、ＭＣはメモリセル、ＢＬはビットライン、ＰＸはワード選択信号ライン、ＮＷＬはメインワードライン、ＳＷＬはサブワードライン、ＣＳＬはコラム選択信号ライン、ＬＩＯはローカルデータ入出力ライン、ＧＩＯはグローバルデータ入出力ラインをそれぞれ示す。
【０００５】
図１に示すメモリセルアレイ１０は、接合領域ＣＪ、サブワードラインドライバ領域ＳＷＤ、センス増幅器領域ＳＡ、及びサブメモリセルアレイ領域ＳＭＣＡで構成されたブロックが横方向と縦方向に繰り返して配置される。そして、サブメモリセルアレイ領域ＳＭＣＡにはサブメモリセルアレイが配置され、接合領域ＣＪにはサブワードラインドライバを制御するための制御信号発生回路及びセンス増幅器を制御するための制御信号発生回路が配置され、サブワードラインドライバ領域ＳＷＤにはサブワードラインドライバが配置され、センス増幅器領域ＳＡにはセンス増幅器が配置される。
【０００６】
図１に示されたブロックそれぞれの機能及び信号ラインの配置を説明する。
【０００７】
サブメモリセルアレイ領域ＳＭＣＡは、サブワードラインＳＷＬとビットラインＢＬとの間に接続されたメモリセルＭＣを備えて、選択されたメモリセルＭＣにデータを書込んだり読出したりする。センス増幅器領域ＳＡのセンス増幅器は、ビットラインＢＬのデータを増幅する。サブワードラインドライバ領域ＳＷＤは、ワード選択信号ラインＰＸとメインワードラインＮＷＬに伝送される信号とを論理演算してサブワードラインＳＷＬを選ぶ。
【０００８】
サブワードラインＳＷＬは縦方向に配置されて、ビットラインＢＬは横方向に配置される。コラム選択信号ラインＣＳＬは、センス増幅器領域ＳＡ及びサブメモリセルアレイ領域ＳＭＣＡの上を横切ってビットラインＢＬと同じ方向に配置されて、メインワードラインＮＷＬは、サブワードラインドライバ領域ＳＷＤ及びサブメモリセルアレイ領域ＳＭＣＡの上を横切ってサブワードラインＳＷＬと同じ方向に配置される。ワード選択信号ラインＰＸは、接合領域ＣＪ及びセンス増幅器領域ＳＡの上を横切ってサブワードラインＳＷＬと同じ方向に配置される。
【０００９】
図２Ａは、図１に示された半導体メモリ装置におけるサブメモリセルアレイ領域ＳＭＣＡ及びセンス増幅器領域ＳＡの一例の構成を示すブロック図であり、ワード選択信号ラインＰＸ１〜ＰＸ４がサブメモリセルアレイ領域ＳＭＣＡの左右に二つずつ配置されて、ワード選択信号ラインＰＸ１〜ＰＸ４がローアドレス中の最下位２ビットのローアドレスをデコーディングして選択され、メインワードラインＮＷＬ１、…、ＮＷＬｉ、…がローアドレス中の残りビットのローアドレスをデコーディングして選択されることを例として示すものである。
【００１０】
図２Ｂは、図１に示された半導体メモリ装置におけるサブメモリセルアレイ領域ＳＭＣＡ及びセンス増幅器領域ＳＡの他の例の構成を示すブロック図であり、サブメモリセルアレイ領域ＳＭＣＡを横切って配置されたビットライン対ＢＬ１、ＢＬ１Ｂが交わって配置されたことが図２Ａの構成と異なっていて、他のすべての構成は図２Ａの構成と等しい。
【００１１】
図２Ａ及び図２Ｂにおいて、サブワードラインＳＷＬ１１〜ＳＷＬ１４のそれぞれは、ワード選択信号ラインＰＸ１〜ＰＸ４を介して伝送される信号のそれぞれとメインワードラインＮＷＬ１に伝送される信号とを論理演算して選択され、同様に、サブワードラインＳＷＬｉ１〜ＳＷＬｉ４のそれぞれは、ワード選択信号ラインＰＸ１〜ＰＸ４を介して伝送される信号のそれぞれとメインワードラインＮＷＬｉに伝送される信号を論理演算して選択される。
【００１２】
メモリセルＭＣ１１〜ＭＣ１４のそれぞれは、サブワードラインＳＷＬ１１〜ＳＷＬ１４のそれぞれとビットライン対ＢＬ１、ＢＬ１Ｂ中の一つのラインとの間に接続されて、同様に、メモリセルＭＣｉ１〜ＭＣｉ４のそれぞれはサブワードラインＳＷＬｉ１〜ＳＷＬｉ４のそれぞれとビットライン対ＢＬ１、ＢＬ１Ｂ中の一つのラインとの間に接続される。
【００１３】
プリチャージ回路ＰＲＥ１、ＰＲＥ２、ビットラインアイソレーションゲートＩＳＯＧ１、ＩＳＯＧ２及びビットラインセンス増幅器ＢＬＳＡがビットライン対ＢＬ１、ＢＬ１Ｂの間に接続される。そして、ビットライン対ＢＬ１、ＢＬ１Ｂとローカルデータ入出力ライン対ＬＩＯ１、ＬＩＯ１Ｂとの間に入出力ゲートＩＯＧが接続され、ローカルデータ入出力ライン対ＬＩＯ１、ＬＩＯ１Ｂとグローバルデータ入出力ライン対ＧＩＯ１、ＧＩＯ１Ｂとの間にローカルグローバル入出力ゲートＬＧＩＯＧが接続される。
【００１４】
図２Ａ及び図２Ｂに示された半導体メモリ装置の各ブロックの機能を次に説明する。
【００１５】
プリチャージ回路ＰＲＥ１、ＰＲＥ２は、ビットライン対ＢＬ１、ＢＬ１Ｂをプリチャージする。ビットラインアイソレーションゲートＩＳＯＧ１、ＩＳＯＧ２のそれぞれは、ビットライン対ＢＬ１、ＢＬ１Ｂを分離する。ビットライン対ＢＬ１、ＢＬ１Ｂのそれぞれの左側のメモリセルが選択されると、ビットラインアイソレーションゲートＩＳＯＧ１はオンとなり、ビットラインアイソレーションゲートＩＳＯＧ２はオフとなる。反対に、ビットライン対ＢＬ１、ＢＬ１Ｂのそれぞれの右側のメモリセルが選択されると、ビットラインアイソレーションゲートＩＳＯＧ２はオンとなり、ビットラインアイソレーションゲートＩＳＯＧ１はオフとなる。ビットラインセンス増幅器ＢＬＳＡは、ビットライン対ＢＬ１、ＢＬ１Ｂのデータをセンシングして増幅する。入出力ゲートＩＯＧは、ビットライン対ＢＬ１、ＢＬ１Ｂとローカルデータ入出力ライン対ＬＩＯ１、ＬＩＯ１Ｂとの間にデータを伝送し、ローカルグローバル入出力ゲートＬＧＩＯＧは、ローカルデータ入出力ライン対ＬＩＯ１、ＬＩＯ１とグローバルデータ入出力ライン対ＧＩＯ１、ＧＩＯ１Ｂとの間にデータを伝送する。
【００１６】
上述した例のブロック図では、ローカルデータライン対ＬＩＯ１、ＬＩＯ１Ｂがメモリセルアレイ１０上の縦方向に接続されて配置されるように図示されているが、実際には、ローカルデータライン対ＬＩＯ１、ＬＩＯ１Ｂは、縦方向に配置される所定数のサブメモリセルアレイ領域ＳＭＣＡを単位として分離されて配置される。
【００１７】
図３Ａは、図２Ａに示された半導体メモリ装置の信号ライン配置方法を説明する図である。
【００１８】
図３Ａにおいて、メモリセルアレイ１０上の全面をプレートポリ（ＰＰ；ｐｌａｔｅｐｏｌｙ）が覆って、縦方向に配置されたワード選択信号ラインＰＸ１〜ＰＸ４、メインワードラインＮＷＬ１、...、ＮＷＬｉ、...、ローカルデータ入出力ラインＬＩＯが１層に配置されて、これらのラインＰＸ１〜ＰＸ４、ＬＩＯ間の空き空間にパワーラインＰ１が配置される。そして、横方向に配置されたコラム選択信号ラインＣＳＬ１、グローバルデータ入出力ラインＧＩＯ１が２層に配置されて、これらのラインＣＳＬ１、ＧＩＯ１間の空き空間にパワーラインＰ２が配置される。
【００１９】
図３Ｂは、図２Ｂに示された半導体メモリ装置の信号ライン配置方法を説明するもので、図３Ｂの配置は、縦方向に配置されたサブメモリセルアレイ領域ＳＭＣＡのビットライン対が交わって配置された中央領域にパワーラインＰ１がさらに配置される。
【００２０】
すなわち、図２Ｂの半導体メモリ装置は、ビットライン対が交わって配置される中央領域にはメインワードライン対ＮＷＬ１、...、ＮＷＬｉ、...が配置されないために、この領域にパワーラインＰ１がさらに配置される。場合によっては、信号ラインを配置することもできる。
【００２１】
図２Ａ及び図２Ｂに示されたダイナミックメモリセルＭＣは、一つのキャパシタと一つのトランジスタで構成されて、キャパシタの一方の電極はトランジスタに接続され、他方の電極はプレートポリ（ＰＰ）に接続されている。そして、プレートポリ（ＰＰ）にはアレイ内部電源電圧／２が印加されて、アクティブの際に選択された一つのワード選択信号ラインＰＸ１〜ＰＸ４及び選択された一つのメインワードラインＮＷＬ１、...、ＮＷＬｉ、...には高電圧ＶＰＰが印加され、非選択のワード選択信号ラインＰＸ１〜ＰＸ４及び非選択のメインワードラインＮＷＬ１、...、ＮＷＬｉ、...には接地電圧または接地電圧よりも低いレベルの電圧が印加される。また、スタンバイの際にはすべてのワード選択信号ラインＰＸ１〜ＰＸ４及びすべてのメインワードラインＮＷＬ１、...、ＮＷＬｉ、...に接地電圧または接地電圧よりも低いレベルの電圧が印加される。
【００２２】
したがって、プレートポリ（ＰＰ）とワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...が隣接して配置されて、これらのラインの間に存在する誘電体が薄いために誘電体の欠陥によってプレートポリ（ＰＰ）とワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...の間に漏洩電流が流れることになる。
【００２３】
すなわち、アクティブの際及びスタンバイの際に、アレイ内部電源電圧／２のレベルが印加されるプレートポリ（ＰＰ）から接地電圧または接地電圧よりも低いレベルの電圧が印加されるワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...に漏洩電流が流れることもある。
【００２４】
この場合に、プレートポリ（ＰＰ）に印加される電圧がアレイ内部電源電圧／２のレベルよりも低くなりうる。これは半導体メモリ装置の動作に良くない影響を及ぼすことになる。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明の目的は、プレートポリに印加される電圧のレベル降下を防ぐことができる半導体メモリ装置を提供することにある。
【００２６】
本発明の他の目的は、前記目的を果たすための半導体メモリ装置の信号ライン配置方法を提供することにある。
【課題を解決するための手段】
【００２７】
前記目的を果たすための本発明の半導体メモリ装置の第１形態は、サブワードラインとビットライン対との間に接続されて前記サブワードラインとコラム選択信号ラインとに伝送される信号に応答して選択されるメモリセルを備えたサブメモリセルアレイ、前記ビットライン対のデータをセンシングして増幅するビットラインセンス増幅器、ワード選択信号ラインから伝送される信号とメインワードラインから伝送される信号とを論理演算して前記サブワードラインを選択するサブワードラインドライバと、前記ビットライン対とローカルデータライン対との間にデータを伝送して、前記ローカルデータライン対とグローバルデータライン対との間にデータを伝送するメモリセルアレイと、前記メモリセルアレイ上に配置されて前記メモリセルに必要な電圧を印加する電極とを備えて、前記ローカルデータライン対、前記ワード選択信号ライン、及び前記メインワードラインが前記サブワードラインと同一方向に配置されて、前記コラム選択信号ライン及び前記グローバルデータライン対が前記ビットライン対と同じ方向に配置され、少なくとも一つの前記コラム選択信号ライン及び／又は少なくとも一つの前記グローバルデータラインが、少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ライン、及び／又は少なくとも一つの前記グローバルデータラインの交差点において、少なくとも一つの前記ワード選択信号ラインと前記電極との間に配置されることを特徴とする。
【００２８】
前記電極は、プレート（ｐｌａｔｅ）電極を含み、前記ローカルデータライン対のローカルデータラインは、前記グローバルデータライン対のグローバルデータラインと前記電極の交差点において前記グローバルデータラインと前記電極との間に配置され、及び／又は、前記ローカルデータライン対のローカルデータラインは、前記コラム選択信号ラインと前記電極との間の交差点において、前記コラム選択信号ラインと前記電極との間に配置されることを特徴とする。前記半導体メモリ装置は、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記電極との間に第１絶縁層、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記グローバルデータライン対の少なくとも一つの前記グローバルデータラインの交差点において、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記グローバルデータライン対の少なくとも一つの前記グローバルデータラインとの間に配置され、及び／又は、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと少なくとも一つの前記コラム選択信号ラインの交差点において、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと少なくとも一つの前記コラム選択信号ラインとの間に配置され、前記第１絶縁層上に配置された第２絶縁層、及び少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ラインとの交差点において、少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ラインとの間に配置され、及び／又は、少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記グローバルデータラインとの交差点において、少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記グローバルデータラインとの間に配置されて、前記第２絶縁層上に配置された第３絶縁層をさらに備えることを特徴とする。
【００２９】
前記少なくとも一つの前記コラム選択信号ライン及び／又は前記少なくとも一つの前記グローバルデータラインは、少なくとも一つの前記メインワードラインと前記電極との交差点において、少なくとも一つの前記メインワードラインと前記電極との間に配置されることを特徴とする。
【００３０】
前記半導体メモリ装置は、前記ワード選択信号ラインと前記メインワードラインとが選択されない場合に接地電圧または接地電圧よりも低いレベルの電圧が印加されることを特徴とする。
【００３１】
前記半導体メモリ装置は、前記ワード選択信号ラインと同一方向に配置されて、少なくとも一つが前記電極と前記グローバルデータライン及び／又は前記コラム選択信号ラインとの交差点において、前記電極と少なくとも一つの前記グローバルデータライン及び／又は前記コラム選択信号ラインとの間に配置される第１パワーライン、及び前記コラム選択信号ラインと同一方向に配置されて、少なくとも一つが少なくとも一つの前記ワード選択信号ラインと前記電極との交差点において、前記電極と前記ワード選択信号ラインとの間に配置される第２パワーラインをさらに備えることを特徴とし、前記少なくとも一つの第１パワーラインは、前記センス増幅器を含む領域を横切って配置されることを特徴として、前記少なくとも一つの第１パワーラインは前記サブメモリセルアレイを含む領域を横切って配置されることを特徴とし、前記少なくとも一つの第１パワーラインは、前記サブメモリセルアレイを含む領域を覆う導電型プレート（Ｐｌａｔｅ）を含むことを特徴とし、前記第１パワーラインは、前記ビットラインセンス増幅器を含む領域を横切る第１導電型プレートと前記サブメモリセルアレイを含む領域を横切る第２導電型プレートを含み、前記電極と前記第１及び第２導電型プレートのそれぞれの間に流れる漏洩電流を均一にさせることを特徴とする。そして、前記第１導電型プレートに第１電圧が印加され、前記第２導電型プレートに第２電圧が印加され、前記電極で第３電圧が印加され、前記第１及び第２電圧の一つが前記第３電圧よりも低く、前記第１及び第２電圧の他の一つが前記第３電圧よりも大きいことを特徴とする。
【００３２】
前記目的を果たすための本発明の半導体メモリ装置の第２形態は、サブワードラインとビットライン対との間に接続されて前記サブワードラインとコラム選択信号ラインとに伝送される信号に応答して選択されるメモリセルを備えたサブメモリセルアレイと、前記ビットライン対のデータをセンシングして増幅するビットラインセンス増幅器と、ワード選択信号ラインから伝送される信号とメインワードラインから伝送される信号とを論理演算して前記サブワードラインを選択するサブワードラインドライバと、前記ビットライン対とローカルデータライン対との間にデータを伝送し、前記ローカルデータライン対とグローバルデータライン対との間にデータを伝送するメモリセルアレイ、及び前記メモリセルアレイ上に配置されて、前記メモリセルに必要な電圧を印加する電極とを備えて、前記ローカルデータライン対、前記ワード選択信号ライン、及び前記メインワードラインが前記サブワードラインと同一方向に配置されて、前記コラム選択信号ラインと前記グローバルデータライン対とが前記ビットライン対と同一方向に配置されて、少なくとも一つの前記コラム選択信号ライン及び／又は少なくとも一つの前記グローバルデータラインが、少なくとも一つの前記メインワードラインと少なくとも一つの前記コラム選択信号ライン及び／又は少なくとも一つの前記グローバルデータラインとの交差点において、少なくとも一つの前記メインワードラインと前記電極との間に配置されることを特徴とする。
【００３３】
前記電極はプレート電極であることを特徴とし、前記ローカルデータライン対のローカルデータラインは、前記グローバルデータライン対のグローバルデータラインと前記電極との交差点において、前記グローバルデータライン対の前記グローバルデータラインと前記電極との間に配置され、及び／又は、前記ローカルデータライン対のローカルデータラインは前記コラム選択信号ラインと前記電極との交差点で、前記コラム選択信号ラインと前記電極との間に配置されることを特徴とする。
【００３４】
前記半導体メモリ装置は、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記電極との間に第１絶縁層と、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記グローバルデータライン対の少なくとも一つの前記グローバルデータラインとの交差点において、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと前記グローバルデータライン対の少なくとも一つの前記グローバルデータラインとの間に配置され、及び／又は、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと少なくとも一つの前記コラム選択信号ラインとの交差点において、前記ローカルデータライン対の少なくとも一つの前記ローカルデータラインと少なくとも一つの前記コラム選択信号ラインとの間に配置されて、前記第１絶縁層上に配置された第２絶縁層と、少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ラインとの交差点において、少なくとも一つの前記ワード選択信号ラインと少なくとも一つの前記コラム選択信号ラインとの間に配置され、及び／又は、少なくとも一つの前記メインワードラインと少なくとも一つの前記グローバルデータラインとの交差点において、少なくとも一つの前記メインワードラインと少なくとも一つの前記グローバルデータラインとの間に配置され、前記第２絶縁層上に配置された第３絶縁層とをさらに備えることを特徴とする。
【００３５】
前記少なくとも一つの前記コラム選択信号ライン及び／又は前記少なくとも一つの前記グローバルデータラインは、少なくとも一つの前記ワード選択信号ラインと前記電極との交差点において、少なくとも一つの前記ワード選択信号ラインと前記電極との間に配置されることを特徴とし、前記ワード選択信号ラインと前記メインワードラインが選択されない場合に接地電圧または接地電圧よりも低いレベルの電圧が印加されることを特徴とする。
【００３６】
前記半導体メモリ装置は、前記ワード選択信号ラインと同一方向に配置されて、少なくとも一つが前記電極と前記グローバルデータライン及び／又は前記コラム選択信号ラインとの交差点において、前記電極と少なくとも一つの前記グローバルデータライン及び／又は前記コラム選択信号ラインとの間に配置される第１パワーライン、及び前記コラム選択信号ラインと同一方向に配置されて、少なくとも一つが少なくとも一つの前記メインワードラインと前記電極との交差点において、少なくとも一つの前記メインワードラインと前記電極との間に配置される第２パワーラインをさらに備えることを特徴とし、前記少なくとも一つの第１パワーラインは前記センス増幅器を含む領域を横切って配置されることを特徴とし、前記少なくとも一つの第１パワーラインは前記サブメモリセルアレイを含む領域を横切って配置されることを特徴とし、前記第１パワーラインは前記サブメモリセルアレイを含む領域を覆う導電型プレートを含むことを特徴とし、前記第１パワーラインは前記ビットラインセンス増幅器を含む領域を横切る第１導電型プレートと前記サブメモリセルアレイを含む領域を横切る第２導電型プレートを含み、前記電極と前記第１及び第２導電型プレートのそれぞれの間に流れる漏洩電流を均一にさせることを特徴とする。そして、前記第１導電型プレートに第１電圧が印加され、前記第２導電型プレートに第２電圧が印加され、前記電極に第３電圧が印加され、前記第１及び第２電圧の一つが前記第３電圧よりも低く、前記第１及び第２電圧の他の一つが前記第３電圧よりも大きいことを特徴とする。
【発明の効果】
【００３７】
本発明の半導体メモリ装置によれば、プレートポリからワード選択信号ライン及びメインワードラインに流れる漏洩電流を防ぎ、プレートポリに印加される電圧のレベル降下を防ぐことができて、半導体メモリ装置の動作の信頼性を高めることができる。
【００３８】
また、本発明の半導体メモリ装置によれば、パワーラインをさらに配置することが可能であり、安定的なパワーを供給することができる。
【発明を実施するための最良の形態】
【００３９】
以下、添付した図面を参照して本発明の半導体メモリ装置及びこの装置の信号ライン配置方法を説明する。
【００４０】
図４Ａ及び図４Ｂは、本発明の半導体メモリ装置の第１実施形態の信号ライン配置方法を説明する図であり、図４Ａ及び図４Ｂの配置は、ワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第１層ではなく第３層に配置すること以外は、図３Ａ及び図３Ｂの配置と同じである。
【００４１】
すなわち、図４Ａ及び図４Ｂに示された半導体メモリ装置は、信号ラインを第２層に配置するのではなく第３層に配置し、プレートポリ（ＰＰ）と隣接して配置されたワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第３層に配置する。
【００４２】
したがって、プレートポリ（ＰＰ）とワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...が隣接して配置されないので、アクティブの際及びスタンバイの際にプレートポリ（ＰＰ）からワード選択信号ラインＰＸ１〜ＰＸ４、またはメインワードラインＮＷＬ１、...、ＮＷＬｉ、...に流れる漏洩電流を防止することができて、プレートポリ（ＰＰ）に印加される電圧のレベル降下を防止することができる。
【００４３】
図４Ａ、４Ｂにおいて、第１絶縁層はプレートポリ（ＰＰ）上に形成することができ、ローカルデータラインＬＩＯ及びパワーラインＰ１を第１絶縁層上に形成することができる。よって、第１絶縁層はローカルデータラインＬＩＯとプレートポリ（ＰＰ）との間及びパワーラインＰ１とプレートポリ（ＰＰ）との間に形成することができる。第２絶縁層は、第１絶縁層上、ローカルデータラインＬＩＯ上、及びパワーラインＰ１上に配置することができ、コラム選択信号ラインＣＳＬ、グローバルデータラインＧＩＯ、及びパワーラインＰ２は第２絶縁層上に形成することができる。よって、第２絶縁層は、ローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの交差点におけるローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの間に形成することができ、ローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの交差点におけるローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの間に形成することができ、パワーラインＰ１とグローバルデータラインＧＩＯとの交差点におけるパワーラインＰ１とグローバルデータラインＧＩＯとの間に形成することができ、パワーラインＰ１とコラム選択信号ラインＣＳＬとの交差点におけるパワーラインＰ１とコラム選択信号ラインＣＳＬとの間に形成することができる。第３絶縁層は、第２絶縁層上に、コラム選択信号ラインＣＳＬ上、グローバルデータラインＧＩＯ上、パワーラインＰ２上に形成することができる。
【００４４】
そして、ワード選択信号ラインＰＸ１−ＰＸ４とメインワードラインＮＷＬ１−ＮＷＬｉは、第３絶縁層上に形成することができる。よって、第３絶縁層は、コラム選択信号ラインＣＳＬとワード選択信号ラインＰＸ１−ＰＸ４との交差点におけるコラム選択信号ラインＣＳＬとワード選択信号ラインＰＸ１−ＰＸ４との間、コラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるコラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの間、グローバルデータラインＧＩＯとワード選択信号ラインＰＸ１−ＰＸ４との交差点におけるグローバルデータラインＧＩＯとワード選択信号ラインＰＸ１−ＰＸ４との間、グローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるグローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの間に形成することができる。
【００４５】
したがって、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがワード選択信号ラインとプレートポリ（ＰＰ）との間にある。メインワードラインＮＷＬ１−ＮＷＬｉとコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがメインワードラインとプレートポリ（ＰＰ）との間にある。ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがワード選択信号ラインとプレートポリ（ＰＰ）との間にあり、メインワードラインＮＷＬ１−ＮＷＬｉとグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがメインワードラインとプレートポリ（ＰＰ）との間にある。
【００４６】
図５Ａ及び図５Ｂは、本発明の半導体メモリ装置の第２実施形態の信号ライン配置方法を説明する図であり、図５Ａ及び図５Ｂの配置は、メインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第１層ではなく第３層に配置すること以外は、図３Ａ及び図３Ｂの配置と同じである。
【００４７】
基本的に、本発明の実施形態における半導体メモリ装置の信号ライン配置方法は、ワード選択信号ラインＰＸ１〜ＰＸ４とメインワードラインＮＷＬ１、...、ＮＷＬｉ、...とを第３層に配置するか、あるいはメインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第３層に配置する。これによって、スタンバイ及びアクティブの際にプレートポリ（ＰＰ）からワード選択信号ラインＰＸ１〜ＰＸ４とメインワードラインＮＷＬ１、...、ＮＷＬｉ、...に流れる漏洩電流を防止することによってプレートポリ（ＰＰ）に印加される電圧のレベル降下を防止することができ、よって、半導体メモリ装置の電力消耗を低減させることができる。
【００４８】
そして、図に示されてないが、図４Ｂ及び図５Ｂの半導体メモリ装置は、サブメモリセルアレイ領域ＳＭＣＡ上のパワーラインＰ１を第３層に配置することも可能であり、サブメモリセルアレイ領域ＳＭＣＡ上のパワーラインＰ１を第１層と第３層のいずれかに配置することも可能である。
【００４９】
図５Ａ、Ｂで第１絶縁層は、プレートポリ（ＰＰ）上に配置されることができ、ローカルデータラインＬＩＯ、パワーラインＰ１、及びワード選択信号ラインＰＸ１−ＰＸ４を第１絶縁層上に形成することができる。よって、第１絶縁層は、ローカルデータラインＬＩＯとプレートポリ（ＰＰ）との間、パワーラインＰ１とプレートポリ（ＰＰ）との間、ワード選択信号ラインＰＸ１−ＰＸ４とプレートポリ（ＰＰ）との間に形成することができる。
【００５０】
第２絶縁層は、第１絶縁層上、ローカルデータラインＬＩＯ上、パワーラインＰ１上、及びワード選択信号ラインＰＸ１−ＰＸ４上に形成することができ、コラム選択信号ラインＣＳＬ、グローバルデータラインＧＩＯ、及びパワーラインＰ２を第２絶縁層上に形成することができる。よって、第２絶縁層は、ローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの交差点におけるローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの間、ローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの交差点におけるローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの間、パワーラインＰ１とグローバルデータラインＧＩＯとの交差点におけるパワーラインＰ１とグローバルデータラインＧＩＯとの間に、パワーラインＰ１とコラム選択信号ラインＣＳＬとの交差点におけるパワーラインＰ１とコラム選択信号ラインＣＳＬとの間、ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点におけるワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの間、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点におけるワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの間に形成することができる。
【００５１】
第３絶縁層は、第２絶縁層上、コラム選択信号ラインＣＳＬ上、グローバルデータラインＧＩＯ上、パワーラインＰ２上に形成することができ、メインワードラインＮＷＬ１−ＮＷＬｉは第３絶縁層上に形成することができる。よって、第３絶縁層は、コラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるコラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの間、グローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるグローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの間に形成することができる。
【００５２】
したがって、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点において、ワード選択信号ラインＰＸ１−ＰＸ４がコラム選択信号ラインＣＳＬとプレートポリ（ＰＰ）との間に配置され、メインワードラインＮＷＬ１−ＮＷＬｉとコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインＣＳＬがメインワードラインＮＷＬ１−ＮＷＬｉとプレートポリ（ＰＰ）との間に配置される。ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点において、ワード選択信号ラインＰＸ１−ＰＸ４がグローバルデータラインＧＩＯとプレートポリ（ＰＰ）との間に配置され、メインワードラインＮＷＬ１−ＮＷＬｉとグローバルデータラインＧＩＯとの交差点において、グローバルデータラインＧＩＯがメインワードラインＮＷＬ１−ＮＷＬｉとプレートポリ（ＰＰ）との間に配置される。
【００５３】
図６Ａ及び図６Ｂは、本発明の半導体メモリ装置の第３実施例の信号ライン配置方法を説明する図であり、図６Ａの配置は、ワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第１層ではなく第３層に配置して、サブワードラインドライバ領域ＳＷＤとサブメモリセルアレイ領域ＳＭＣＡ上の１層の空き領域にこれらの領域を横切って配置されるパワーラインＰ１をさらに配置したものであり、図６Ｂの配置は、メインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第１層ではなく第３層に配置して、図６Ａの配置と同様に、第１層にパワーラインＰ１をさらに配置したものである。
【００５４】
図６Ａにおいて、第１絶縁層は、プレートポリ（ＰＰ）上に配置することができ、ローカルデータラインＬＩＯ及びパワーラインＰ１を第１絶縁層上に形成することができる。よって、第１絶縁層は、ローカルデータラインＬＩＯとプレートポリ（ＰＰ）との間、パワーラインＰ１とプレートポリ（ＰＰ）との間に形成することができる。第２絶縁層は、第１絶縁層上、ローカルデータラインＬＩＯ上、及びパワーラインＰ１上に形成することができ、コラム選択信号ラインＣＳＬ、グローバルデータラインＧＩＯ、及びパワーラインＰ２を第２絶縁層上に形成することができる。よって、第２絶縁層は、ローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの交差点におけるローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの間、ローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの交差点におけるローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの間、パワーラインＰ１とグローバルデータラインＧＩＯとの交差点におけるパワーラインＰ１とグローバルデータラインＧＩＯとの間、パワーラインＰ１とコラム選択信号ラインＣＳＬとの交差点におけるパワーラインＰ１とコラム選択信号ラインＣＳＬとの間に形成することができる。
【００５５】
第３絶縁層は、第２絶縁層上、コラム選択信号ラインＣＳＬ上、グローバルデータラインＧＩＯ上、パワーラインＰ２上に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とメインワードラインＮＷＬ１−ＮＷＬｉは、第３絶縁層上に形成することができる。よって、第３絶縁層は、コラム選択信号ラインＣＳＬとワード選択信号ラインＰＸ１−ＰＸ４との交差点におけるコラム選択信号ラインＣＳＬとワード選択信号ラインＰＸ１−ＰＸ４との間、コラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるコラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの間、グローバルデータラインＧＩＯとワード選択信号ラインＰＸ１−ＰＸ４との交差点におけるグローバルデータラインＧＩＯとワード選択信号ラインＰＸ１−ＰＸ４との間に形成することができる。
【００５６】
したがって、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがワード選択信号ラインとプレートポリ（ＰＰ）との間にある。メインワードラインＮＷＬ１−ＮＷＬｉとコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがメインワードラインとプレートポリ（ＰＰ）との間にある。ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがワード選択信号ラインとプレートポリ（ＰＰ）との間にあり、メインワードラインＮＷＬ１−ＮＷＬｉとグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがメインワードラインとプレートポリ（ＰＰ）との間にある。
【００５７】
図６Ｂにおいて、第１絶縁層は、プレートポリ（ＰＰ）上に形成することができ、ローカルデータラインＬＩＯ、パワーラインＰ１及びワード選択信号ラインＰＸ１−ＰＸ４を第１絶縁層上に形成することができる。よって、第１絶縁層は、ローカルデータラインＬＩＯとプレートポリ（ＰＰ）との間、パワーラインＰ１とプレートポリ（ＰＰ）との間、及びワード選択信号ラインＰＸ１−ＰＸ４とプレートポリ（ＰＰ）との間に形成することができる。
【００５８】
第２絶縁層は、第１絶縁層上、ローカルデータラインＬＩＯ上、パワーラインＰ１上、及びワード選択信号ラインＰＸ１−ＰＸ４上に配置することができ、コラム選択信号ラインＣＳＬ、グローバルデータラインＧＩＯ、及びパワーラインＰ２は第２絶縁層上に形成することができる。よって、第２絶縁層は、ローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの交差点におけるローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの間に形成することができ、ローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの交差点におけるローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの間に形成することができ、パワーラインＰ１とグローバルデータラインＧＩＯとの交差点におけるパワーラインＰ１とグローバルデータラインＧＩＯとの間に形成することができ、パワーラインＰ１とコラム選択信号ラインＣＳＬとの交差点におけるパワーラインＰ１とコラム選択信号ラインＣＳＬとの間に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点におけるワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの間に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点におけるワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの間に形成することができる。
【００５９】
第３絶縁層は、第２絶縁層上に、コラム選択信号ラインＣＳＬ上に、グローバルデータラインＧＩＯ上に、パワーラインＰ２上に形成することができ、メインワードラインＮＷＬ１−ＮＷＬｉは第３絶縁層上に形成することができる。よって、第３絶縁層は、コラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるコラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの間、グローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるグローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの間に形成することができる。
【００６０】
したがって、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点において、ワード選択信号ラインがコラム選択信号ラインとプレートポリ（ＰＰ）との間にある。メインワードラインＮＷＬ１−ＮＷＬｉとコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがメインワードラインとプレートポリ（ＰＰ）との間にある。ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点において、ワード選択信号ラインがグローバルデータラインとプレートポリ（ＰＰ）との間にあり、メインワードラインＮＷＬ１−ＮＷＬｉとグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがメインワードラインとプレートポリ（ＰＰ）との間にある。
【００６１】
図７Ａ及び図７Ｂは、本発明による半導体メモリ装置の第４実施形態の信号ライン配置方法を説明する図である。図７Ａの配置は、ワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第１層ではなく第３層に配置し、サブワードラインドライバ領域ＳＷＤとサブメモリセルアレイ領域ＳＭＣＡ上の第１層の空き領域をすべて覆う二つのパワーラインＰ１１、Ｐ１２を左右に配置している。図７Ｂの配置は、メインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第１層ではなく第３層に配置し、図７Ａと同様に二つのパワーラインＰ１１、Ｐ１２を配置する。すなわち、図７Ａ及び図７Ｂは、二つのパワーラインＰ１１、Ｐ１２を広い板（プレート）の形態で配置する。
【００６２】
図７Ａ及び図７Ｂでは、二つのパワーラインＰ１１、Ｐ１２を配置することを示したが、二つ以上のパワーラインＰ１１、Ｐ１２で分けて配置しても構わない。
図７Ａにおいて、第１絶縁層は、プレートポリ（ＰＰ）上に配置されることができ、ローカルデータラインＬＩＯ及びパワーラインＰ１、Ｐ１１、Ｐ１２を第１絶縁層上に形成することができる。よって、第１絶縁層は、ローカルデータラインＬＩＯとプレートポリ（ＰＰ）との間、パワーラインＰ１、Ｐ１１、Ｐ１２とプレートポリ（ＰＰ）との間に形成することができる。
【００６３】
第２絶縁層は、第１絶縁層上、ローカルデータラインＬＩＯ上、及びパワーラインＰ１、Ｐ１１、Ｐ１２上に形成することができ、コラム選択信号ラインＣＳＬ、グローバルデータラインＧＩＯ、及びパワーラインＰ２を第２絶縁層上に形成することができる。よって、第２絶縁層は、ローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの交差点におけるローカルデータラインＬＩＯとローバルデータラインＧＩＯとの間、ローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの交差点におけるローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの間、パワーラインＰ１、Ｐ１１、Ｐ１２とグローバルデータラインＧＩＯとの交差点におけるパワーラインＰ１、Ｐ１１、Ｐ１２とグローバルデータラインＧＩＯとの間、パワーラインＰ１、Ｐ１１、Ｐ１２とコラム選択信号ラインＣＳＬとの交差点におけるパワーラインＰ１、Ｐ１１、Ｐ１２とコラム選択信号ラインＣＳＬとの間に形成することができる。
【００６４】
第３絶縁層は、第２絶縁層上、コラム選択信号ラインＣＳＬ上、グローバルデータラインＧＩＯ上、パワーラインＰ２上に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とメインワードラインＮＷＬ１−ＮＷＬｉは、第３絶縁層上に形成することができる。よって、第３絶縁層は、コラム選択信号ラインＣＳＬとワード選択信号ラインＰＸ１−ＰＸ４との交差点におけるコラム選択信号ラインＣＳＬとワード選択信号ラインＰＸ１−ＰＸ４との間、コラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるコラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの間、グローバルデータラインＧＩＯとワード選択信号ラインＰＸ１−ＰＸ４との交差点におけるグローバルデータラインＧＩＯとワード選択信号ラインＰＸ１−ＰＸ４との間、グローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるグローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの間に形成することができる。
【００６５】
したがって、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがワード選択信号ラインとプレートポリ（ＰＰ）との間にある。メインワードラインＮＷＬ１−ＮＷＬｉとコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがメインワードラインとプレートポリ（ＰＰ）との間にある。ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがワード選択信号ラインとプレートポリ（ＰＰ）との間にあり、メインワードラインＮＷＬ１−ＮＷＬｉとグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがメインワードラインとプレートポリ（ＰＰ）との間にある。
【００６６】
図７Ｂにおいて、第１絶縁層は、プレートポリ（ＰＰ）上に形成することができ、ローカルデータラインＬＩＯ、パワーラインＰ１、Ｐ１１、Ｐ１２及びワード選択信号ラインＰＸ１−ＰＸ４を第１絶縁層上に形成することができる。よって、第１絶縁層は、ローカルデータラインＬＩＯとプレートポリ（ＰＰ）との間、パワーラインＰ１、Ｐ１１、Ｐ１２とプレートポリ（ＰＰ）との間、及びワード選択信号ラインＰＸ１−ＰＸ４とプレートポリ（ＰＰ）との間に形成することができる。
【００６７】
第２絶縁層は、第１絶縁層上、ローカルデータラインＬＩＯ上、パワーラインＰ１、Ｐ１１、Ｐ１２上、及びワード選択信号ラインＰＸ１−ＰＸ４上に配置することができ、コラム選択信号ラインＣＳＬ、グローバルデータラインＧＩＯ、及びパワーラインＰ２は、第２絶縁層上に形成することができる。よって、第２絶縁層は、ローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの交差点におけるローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの間に形成することができ、ローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの交差点におけるローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの間に形成することができ、パワーラインＰ１、Ｐ１１、Ｐ１２とグローバルデータラインＧＩＯとの交差点におけるパワーラインＰ１、Ｐ１１、Ｐ１２とグローバルデータラインＧＩＯとの間に形成することができ、パワーラインＰ１、Ｐ１１、Ｐ１２とコラム選択信号ラインＣＳＬとの交差点におけるパワーラインＰ１、Ｐ１１、Ｐ１２とコラム選択信号ラインＣＳＬとの間に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点におけるワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの間に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点におけるワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの間に形成することができる。
【００６８】
第３絶縁層は、第２絶縁層上、コラム選択信号ラインＣＳＬ上、グローバルデータラインＧＩＯ上、パワーラインＰ２上に形成することができ、メインワードラインＮＷＬ１−ＮＷＬｉは、第３絶縁層上に形成することができる。よって、第３絶縁層は、コラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるコラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの間、グローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるグローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの間に形成することができ、パワーラインＰ２とメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるパワーラインＰ２とメインワードラインＮＷＬ１−ＮＷＬｉとの間に形成することができる。
【００６９】
したがって、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点におけるワード選択信号ラインがコラム選択信号ラインとプレートポリ（ＰＰ）との間にある。メインワードラインＮＷＬ１−ＮＷＬｉとコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがメインワードラインとプレートポリ（ＰＰ）との間にある。ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点において、ワード選択信号ラインがグローバルデータラインとプレートポリ（ＰＰ）との間にあり、メインワードラインＮＷＬ１−ＮＷＬｉとグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがメインワードラインとプレートポリ（ＰＰ）との間にある。
【００７０】
図８Ａ及び図８Ｂは、本発明による半導体メモリ装置の第５実施形態の信号ライン配置方法を説明する図であり、図８Ａの配置は、ワード選択信号ラインＰＸ１〜ＰＸ４及びメインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第１層ではなく第３層に配置し、サブメモリセルアレイ領域ＳＭＣＡ上の第１層の空き領域を全体に覆う二つのパワーラインＰ１１、Ｐ１２を上下に配置する。図８Ｂの配置は、メインワードラインＮＷＬ１、...、ＮＷＬｉ、...を第１層ではなく第３層に配置し、図８Ａと同様に二つのパワーラインＰ１１、Ｐ１２を配置する。
【００７１】
図８Ａ及び図８Ｂの配置は、サブメモリセルアレイ領域ＳＭＣＡ上の第１層の空き領域を全体に覆った二つのパワーラインＰ１１、Ｐ１２を上下に配置したものを示しているが、サブワードラインドライバ領域ＳＷＤとサブメモリセルアレイ領域ＳＭＣＡ上の第１層の空き領域を全体に覆う二つのパワーラインＰ１１、Ｐ１２を上下に配置しても構わない。
【００７２】
図８Ａにおいて、第１絶縁層は、プレートポリ（ＰＰ）上に配置することができ、ローカルデータラインＬＩＯ及びパワーラインＰ１、Ｐ１１、Ｐ１２を第１絶縁層上に形成することができる。よって、第１絶縁層は、ローカルデータラインＬＩＯとプレートポリ（ＰＰ）との間、パワーラインＰ１、Ｐ１１、Ｐ１２とプレートポリ（ＰＰ）との間に形成することができる。
【００７３】
第２絶縁層は、第１絶縁層上、ローカルデータラインＬＩＯ上、及びパワーラインＰ１、Ｐ１１、Ｐ１２上に形成することができ、コラム選択信号ラインＣＳＬ、グローバルデータラインＧＩＯ、及びパワーラインＰ２を第２絶縁層上に形成することができる。よって、第２絶縁層は、ローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの交差点におけるローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの間、ローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの交差点におけるローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの間、パワーラインＰ１、Ｐ１１、Ｐ１２とグローバルデータラインＧＩＯとの交差点におけるパワーラインＰ１、Ｐ１１、Ｐ１２とグローバルデータラインＧＩＯとの間、パワーラインＰ１、Ｐ１１、Ｐ１２とコラム選択信号ラインＣＳＬとの交差点におけるパワーラインＰ１、Ｐ１１、Ｐ１２とコラム選択信号ラインＣＳＬとの間に形成することができる。
【００７４】
第３絶縁層は、第２絶縁層上、コラム選択信号ラインＣＳＬ上、グローバルデータラインＧＩＯ上、パワーラインＰ２上に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とメインワードラインＮＷＬ１−ＮＷＬｉは、第３絶縁層上に形成することができる。よって、第３絶縁層は、コラム選択信号ラインＣＳＬとワード選択信号ラインＰＸ１−ＰＸ４との交差点におけるコラム選択信号ラインＣＳＬとワード選択信号ラインＰＸ１−ＰＸ４との間、コラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるコラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの間、グローバルデータラインＧＩＯとワード選択信号ラインＰＸ１−ＰＸ４との交差点におけるグローバルデータラインＧＩＯとワード選択信号ラインＰＸ１−ＰＸ４との間、グローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるグローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの間に形成することができる。
【００７５】
したがって、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点におけるコラム選択信号ラインがワード選択信号ラインとプレートポリ（ＰＰ）との間にある。メインワードラインＮＷＬ１−ＮＷＬｉとコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがメインワードラインとプレートポリ（ＰＰ）との間にある。ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがワード選択信号ラインとプレートポリ（ＰＰ）との間にあり、メインワードラインＮＷＬ１−ＮＷＬｉとグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがメインワードラインとプレートポリ（ＰＰ）との間にある。
【００７６】
図８Ｂにおいて、第１絶縁層は、プレートポリ（ＰＰ）上に形成することができ、ローカルデータラインＬＩＯ、パワーラインＰ１、Ｐ１１、Ｐ１２及びワード選択信号ラインＰＸ１−ＰＸ４を第１絶縁層上に形成することができる。よって、第１絶縁層は、ローカルデータラインＬＩＯとプレートポリ（ＰＰ）との間、パワーラインＰ１、Ｐ１１、Ｐ１２とプレートポリ（ＰＰ）との間、及びワード選択信号ラインＰＸ１−ＰＸ４とプレートポリ（ＰＰ）との間に形成することができる。
【００７７】
第２絶縁層は、第１絶縁層上、ローカルデータラインＬＩＯ上、パワーラインＰ１、Ｐ１１、Ｐ１２上、及びワード選択信号ラインＰＸ１−ＰＸ４上に配置することができ、コラム選択信号ラインＣＳＬ、グローバルデータラインＧＩＯ、及びパワーラインＰ２は、第２絶縁層上に形成することができる。よって、第２絶縁層は、ローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの交差点におけるローカルデータラインＬＩＯとグローバルデータラインＧＩＯとの間に形成することができ、ローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの交差点におけるローカルデータラインＬＩＯとコラム選択信号ラインＣＳＬとの間に形成することができ、パワーラインＰ１、Ｐ１１、Ｐ１２とグローバルデータラインＧＩＯとの交差点におけるパワーラインＰ１、Ｐ１１、Ｐ１２とグローバルデータラインＧＩＯとの間に形成することができ、パワーラインＰ１、Ｐ１１、Ｐ１２とコラム選択信号ラインＣＳＬとの交差点におけるパワーラインＰ１、Ｐ１１、Ｐ１２とコラム選択信号ラインＣＳＬとの間に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点におけるワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの間に形成することができ、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点でワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの間に形成することができる。
【００７８】
第３絶縁層は、第２絶縁層上、コラム選択信号ラインＣＳＬ上、グローバルデータラインＧＩＯ上、パワーラインＰ２上に形成することができ、メインワードラインＮＷＬ１−ＮＷＬｉは、第３絶縁層上に形成することができる。よって、第３絶縁層は、コラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるコラム選択信号ラインＣＳＬとメインワードラインＮＷＬ１−ＮＷＬｉとの間、グローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるグローバルデータラインＧＩＯとメインワードラインＮＷＬ１−ＮＷＬｉとの間、パワーラインＰ２とメインワードラインＮＷＬ１−ＮＷＬｉとの交差点におけるパワーラインＰ２とメインワードラインＮＷＬ１−ＮＷＬｉとの間に形成することができる。
【００７９】
したがって、ワード選択信号ラインＰＸ１−ＰＸ４とコラム選択信号ラインＣＳＬとの交差点において、ワード選択信号ラインがコラム選択信号ラインとプレートポリ（ＰＰ）との間にある。メインワードラインＮＷＬ１−ＮＷＬｉとコラム選択信号ラインＣＳＬとの交差点において、コラム選択信号ラインがメインワードラインとプレートポリ（ＰＰ）との間にある。ワード選択信号ラインＰＸ１−ＰＸ４とグローバルデータラインＧＩＯとの交差点において、ワード選択信号ラインがグローバルデータラインとプレートポリ（ＰＰ）との間にあり、メインワードラインＮＷＬ１−ＮＷＬｉとグローバルデータラインＧＩＯとの交差点において、グローバルデータラインがメインワードラインとプレートポリ（ＰＰ）との間にある。
【００８０】
図６Ａ、６Ｂ、図７Ａ、７Ｂ及び図８Ａ、８Ｂに示す半導体メモリ装置は、上述の第１及び第２実施形態の半導体メモリ装置と同様に、プレートポリ（ＰＰ）の電圧降下を防止することとともに、パワーラインＰ１が追加されることによって第１層に配置されるパワーラインＰ１と第２層に配置されるパワーラインＰ２のうち、同一レベルのパワーを伝送するラインとの間に接続されることで安定したパワーを供給することが可能となる。
【００８１】
ところで、図６Ａ、６Ｂ、図７Ａ、７Ｂ及び図８Ａ、８Ｂに示す半導体メモリ装置は、第１層にパワーラインＰ１、Ｐ１１、Ｐ１２がさらに配置されることによって安定されたパワーを供給することができるという長所があるが、プレートポリ（ＰＰ）に隣接してパワーラインＰ１、Ｐ１１、Ｐ１２が配置されるので、プレートポリ（ＰＰ）とパワーラインＰ１、Ｐ１１、Ｐ１２との間に漏洩電流が発生し、プレートポリ（ＰＰ）の電圧レベルの降下が生じられる。
【００８２】
したがって、図６Ａ、６Ｂに示す半導体メモリ装置は、プレートポリ（ＰＰ）に印加される電圧レベルの降下を防止するためにセルアレイ電源電圧が印加されるパワーラインＰ１と接地電圧が印加されるパワーラインＰ１の数を均等に配置して、図７Ａ、７Ｂ及び図８Ａ、８Ｂに示す半導体メモリ装置は電源電圧が印加されるパワーラインＰ１１の広さと接地電圧が印加されるパワーラインＰ１２の広さを均等に配置する。
【００８３】
このように配置することによって、プレートポリ（ＰＰ）から接地電圧が印加されるパワーラインＰ１に流れる漏洩電流と電源電圧が印加されるパワーラインＰ１からプレートポリ（ＰＰ）に流れる漏洩電流を均等にさせて、プレートポリ（ＰＰ）の電圧レベルの降下を防止することができる。
【００８４】
すなわち、上述した実施形態の本発明の半導体メモリ装置は、パワーラインが追加されることによって漏洩電流が流れることになるが、従来の半導体メモリ装置のようなプレートポリの電圧のレベル降下は起きない。
【００８５】
上述した実施形態においては、半導体メモリ装置の信号ライン配置方法は、ワード選択信号ラインとメインワードラインが第３層に配置され、コラム選択信号ラインとグローバルデータライン対を第２層に配置することを例として説明されているが、場合によっては、ワード選択信号ラインとメインワードラインが２層に配置され、コラム選択信号ラインとグローバルデータライン対を第３層に配置することもできる。
【００８６】
上述した実施形態においては、半導体メモリ装置の信号ライン配置方法は、半導体メモリ装置がサブワードライン構造を有する場合を例として説明されているが、サブワードライン構造を有しない場合にも適用可能である。
【００８７】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００８８】
【図１】従来における一例の半導体メモリ装置のメモリセルアレイ及びこの信号ライン配置方法を説明するブロック図である。
【図２Ａ】図１の半導体メモリ装置におけるサブメモリセルアレイ領域及びセンス増幅器領域の一例の構成を示すブロック図である。
【図２Ｂ】図１の半導体メモリ装置におけるサブメモリセルアレイ領域及びセンス増幅器領域の他の例の構成を示すブロック図である。
【図３Ａ】図２Ａの半導体メモリ装置の信号ライン配置方法を説明する図である。
【図３Ｂ】図２Ｂの半導体メモリ装置の信号ライン配置方法を説明する図である。
【図４Ａ】本発明による半導体メモリ装置の第１実施形態の信号ライン配置方法を説明する図である。
【図４Ｂ】本発明による半導体メモリ装置の第１実施形態の信号ライン配置方法を説明する図である。
【図５Ａ】本発明による半導体メモリ装置の第２実施形態の信号ライン配置方法を説明する図である。
【図５Ｂ】本発明による半導体メモリ装置の第２実施形態の信号ライン配置方法を説明する図である。
【図６Ａ】本発明による半導体メモリ装置の第３実施形態の信号ライン配置方法を説明する図である。
【図６Ｂ】本発明による半導体メモリ装置の第３実施形態の信号ライン配置方法を説明する図である。
【図７Ａ】本発明による半導体メモリ装置の第４実施形態の信号ライン配置方法を説明する図である。
【図７Ｂ】本発明による半導体メモリ装置の第４実施形態の信号ライン配置方法を説明する図である。
【図８Ａ】本発明による半導体メモリ装置の第５実施形態の信号ライン配置方法を説明する図である。
【図８Ｂ】本発明による半導体メモリ装置の第５実施形態の信号ライン配置方法を説明する図である。
【符号の説明】
【００８９】
１０：メモリセルアレイ
ＣＪ：接合領域
ＳＷＤ：サブワードラインドライブ
ＳＡ：センス増幅器領域
ＳＭＣＡ：サブメモリセルアレイ領域
ＭＣ：メモリセル
ＢＬ：ビットライン
ＰＸ：ワード選択信号ライン
ＮＷＬ：メインワードライン
ＳＷＬ：サブワードライン
ＣＳＬ：コラム選択信号ライン
ＬＩＯ：ローカルデータ入出力ライン
ＧＩＯ：グローバルデータ入出力ライン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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