(57)【要約】【課題】  簡易な構成でありながら確実に消費電力を低減し得る電源回路を実現する。【解決手段】  第２の定電圧回路４A〜４Cから第１の定電圧回路３にフィードバックする電源電圧ＶＯＵＴａ〜ＶＯＵＴｃの変動と大きさを示す同期信号Ｓ２ａ〜Ｓ２ｃに応じて、第１の定電圧回路３が出力する電源電圧ＶＤＤを変化させることにより、従来のような外部回路や電圧切替制御回路等を別途設けることなく、第１の定電圧回路３が出力する電源電圧ＶＤＤを、常に第２の定電圧回路４Ａ〜４Ｃが電源電圧ＶＯＵＴａ〜ＶＯＵＴｃを出力するために最低限必要な最小電圧となるよう変化させることができるので、回路構成を複雑にすることなく第２の定電圧回路４Ａ〜４Ｃで消費される無駄な電力を低減し得、かくして簡易な構成でありながら確実に消費電力を低減することができる。【選択図】          図２
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【特許請求の範囲】
【請求項１】
直流電源からの電源電圧を任意の第１の電圧に変換して出力する第１の電圧変換回路と、当該第１の電圧変換回路からの上記第１の電圧を任意の第２の電圧に変換して出力する少なくとも１つの第２の電圧変換回路とを有する電源回路において、
上記第２の電圧変換回路が出力する上記第２の電圧の値を示す信号を上記第２の電圧変換回路から上記第１の電圧変換回路に帰還させる帰還手段を具え、
上記第１の電圧変換回路は、
上記帰還手段により上記第２の電圧変換回路から帰還させられる上記第２の電圧の値を示す信号に応じて、上記第１の電圧を変化させる
ことを特徴とする電源回路。
【請求項２】
上記第１の電圧変換回路は、
上記帰還手段により上記第２の電圧変換回路から帰還させられる上記第２の電圧の値を示す信号に応じて、上記第１の電圧を、上記第２の電圧変換回路が上記第２の電圧を出力するために最低限必要な最小電圧となるよう変化させる
ことを特徴とする請求項１に記載の電源回路。
【請求項３】
上記第１の電圧変換回路は、
上記帰還手段により上記第２の電圧変換回路から帰還させられる上記第２の電圧の値を示す信号に応じて、上記第１の電圧を、上記複数の第２の電圧変換回路のそれぞれが上記第２の電圧を出力するために最低限必要とする最小電圧のうちの最大値となるよう変化させる
ことを特徴とする請求項１に記載の電源回路。
【請求項４】
上記第２の電圧変換回路を上記直流電源からの上記電源電圧で動作させる
ことを特徴とする請求項１に記載の電源回路。
【請求項５】
上記第２の電圧変換回路を上記第１の電圧変換回路からの上記第１の電圧で動作させる
ことを特徴とする請求項１に記載の電源回路。
【請求項６】
上記第１の電圧変換回路は、
降圧形のスイッチングレギュレータである
ことを特徴とする請求項１に記載の電源回路。
【請求項７】
上記第１の電圧変換回路は、
昇圧形のスイッチングレギュレータである
ことを特徴とする請求項１に記載の電源回路。
【請求項８】
上記第１の電圧変換回路は、
昇降圧形のスイッチングレギュレータである
ことを特徴とする請求項１に記載の電源回路。
【請求項９】
上記第２の電圧変換回路は、
降圧形のシリーズレギュレータ、または降圧形のスイッチングレギュレータ、または昇圧形のスイッチングレギュレータ、または昇降圧形のスイッチングレギュレータである
ことを特徴とする請求項１に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源回路に関し、供給される電源電圧を任意の電圧に変換して出力する際に適用して好適なものである。
【背景技術】
【０００２】
近年、携帯型電話機や携帯型オーディオプレイヤ等の携帯機器が広く普及している。これら携帯機器に対しては、バッテリによる動作時間を長くすることが要求されるため、種々の低消費電力化が施されている。
【０００３】
例えば、携帯機器の電源回路には、各回路部になるべく効率的にエネルギ（電力）を供給して低消費電力化を図るように設計されたものが提案されており、以下、このように設計された従来の電源回路について説明する。
【０００４】
図５に示すように電源回路１００は、直流電源１０１から供給される電源電圧ＶＩＮを第１の定電圧回路１０２で所望の電源電圧ＶＤＤまで低下させ、この電源電圧ＶＤＤを複数の第２の定電圧回路１０３Ａ〜１０３Ｃで後段の各回路部（図示せず）が必要とする各々の電源電圧ＶＯＵＴａ〜ＶＯＵＴｃに変換して出力するようになされている。
【０００５】
このような電源回路１００では、例えば第１の定電圧回路１０２にスイッチングレギュレータを用い、第２の定電圧回路１０３Ａ〜１０３Ｃにシリーズレギュレータを用いるようになされている。
【０００６】
実際上、スイッチングレギュレータは、効率が高いもののノイズや出力電圧のリプルが大きく出力電圧の精度が低いという特徴を有し、シリーズレギュレータは、効率が低いものの出力電圧の精度が高いという特徴を有する。
【０００７】
つまりこの電源回路１００では、効率の高いスイッチングレギュレータで電源電圧ＶＩＮを後段の各回路部が必要とする各々の電源電圧ＶＯＵＴａ〜ＶＯＵＴｃに近い電源電圧ＶＤＤまで低下させてから、この電源電圧ＶＤＤを出力電圧の精度が高いシリーズレギュレータで後段の各回路部が必要とする各々の電源電圧ＶＯＵＴａ〜ＶＯＵＴｃに変換して出力することにより、スイッチングレギュレータあるいはシリーズレギュレータだけで構成された電源回路と比べて、精度の高い出力電圧を低消費電力で出力し得るようになされている。
【０００８】
またこの電源回路１００は、後段の各回路部の動作状況に応じて、第２の定電圧回路１０３Ａ〜１０３Ｃのうちの必要な回路（例えば第２の定電圧回路１０３Ａ及び１０３Ｂ）だけを動作させて必要な電源電圧（例えば電源電圧ＶＯＵＴａ及びＶＯＵＴｂ）のみを出力することで、一段と低消費電力化を図るようにもなされている。
【０００９】
ここで第１の定電圧回路１０２の回路構成の一例を図６に示す。この第１の定電圧回路１０２は、入力端子１１０を介して入力される電源電圧ＶＩＮを所望の電源電圧ＶＤＤまで低下させ、これを出力端子１１１を介して図示しない負荷（第２の定電圧回路１０３Ａ〜１０３Ｃ）に出力するスイッチングレギュレータであり、スイッチングトランジスタ１１２と、整流用トランジスタ１１３と、平滑回路１１４と、分圧回路１１５と、制御回路１１６とを有している。
【００１０】
スイッチングトランジスタ１１２は、ｐＭＯＳ型ＦＥＴであり、そのソースが入力端子１１０に接続されていると共に、ゲートが制御回路１１６に接続されている。
【００１１】
整流用トランジスタ１１３は、ｎＭＯＳ型ＦＥＴであり、そのドレインがスイッチングトランジスタ１１２のドレインに接続されていると共に、ゲートが制御回路１１６に接続されており、さらにソースが接地されている。
【００１２】
これらスイッチングトランジスタ１１２及び整流用トランジスタ１１３は、制御回路１１６から供給される制御信号により、交互にオン／オフするようになされている。
【００１３】
平滑回路１１４は、コイル１１４Ａとコンデンサ１１４Ｂとを有しており、コイル１１４Ａの一端がスイッチングトランジスタ１１２のドレイン（整流用トランジスタ１１３のドレイン）に接続されていると共に、当該コイル１１４Ａの他端がコンデンサ１１４Ｂの一端と出力端子１１１とに接続され、さらに当該コンデンサ１１４Ｂの他端が接地されている。
【００１４】
ここで第１の定電圧回路１０２において、整流用トランジスタ１１３がオフしてスイッチングトランジスタ１１２がオンすると、当該スイッチングトランジスタ１１２を介して入力端子１１０とコイル１１４Ａの一端とが電気的に接続される。この結果、電源電圧ＶＩＮが、コイル１１４Ａ及びコンデンサ１１４Ｂに対してエネルギ（電力）を供給し、さらに出力端子１１１を介して図示しない負荷（第２の定電圧回路１０３Ａ〜１０３Ｃ）にもエネルギを供給する。またこのときコイル１１４Ａにはエネルギが蓄えられ、コンデンサ１１４Ｂは充電される。
【００１５】
この状態から、スイッチングトランジスタ１１２がオフして整流用トランジスタ１１３がオンすると、入力端子１１０とコイル１１４Ａの一端とが電気的に切り離される。この結果、コイル１１４Ａの両端に逆起電力が生じて整流用トランジスタ１１３の整流作用が働くことにより、当該コイル１１４Ａに蓄えられていたエネルギが出力端子１１１を介して図示しない負荷（第２の定電圧回路１０３Ａ〜１０３Ｃ）に供給される。またこのときコンデンサ１１４Ｂは放電される。
【００１６】
このように第１の定電圧回路１０２は、スイッチングトランジスタ１１２及び整流用トランジスタ１１３のオン／オフを繰り返してコイル１１４Ａ及びコンデンサ１１４Ｂに充放電を繰り返させることにより、結果として出力端子１１１の電位を平滑化し、この出力端子１１１から安定した電源電圧ＶＤＤを出力し得るようになされている。
【００１７】
さらにこの第１の定電圧回路１０２においては、電源電圧ＶＤＤの変動を、分圧回路１１５を介して制御回路１１６にフィードバックするようにもなされている。
【００１８】
分圧回路１１５は、出力端子１１１とＧＮＤとの間に直列接続された２個の抵抗１１５Ａ及び１１５Ｂからなり、電源電圧ＶＤＤを抵抗１１５Ａ及び１１５Ｂの抵抗比で分圧し、この結果得られる電圧（以下、これを分圧電圧とも呼ぶ）Ｖｘを制御回路１１６に供給する。
【００１９】
制御回路１１６は、基準電圧発生回路１１６Ａと、三角波発生回路１１６Ｂと、コンパレータ１１６Ｃと、ドライブ回路１１６Ｄとを有しており、分圧回路１１５から供給される分圧電圧Ｖｘをコンパレータ１１６Ｃの第２非反転入力端子に入力する。
【００２０】
さらにこのコンパレータ１１６Ｃには、その第１非反転入力端子に基準電圧発生回路１１６Ａからの基準電圧Ｖｘｒが入力されると共に、反転入力端子に三角波発生回路１１６Ｃからの三角波信号が入力される。
【００２１】
この結果、コンパレータ１１６Ｃは、分圧電圧Ｖｘと基準電圧Ｖｘｒとの差分電圧と、三角波信号とを比較することにより、この差分電圧のレベル（電圧）が三角波信号のレベルよりも高い場合にはハイ（Ｈｉｇｈ）レベルとなり低い場合にはロー（Ｌｏｗ）レベルとなるＰＷＭ（Pulse Width Modulation）信号を生成し、このＰＷＭ信号をドライブ回路１１６Ｄに出力する。
【００２２】
ドライブ回路１１６Ｄは、その第１出力端子がスイッチングトランジスタ１１２のゲートに接続されていると共に、その第２出力端子が整流用トランジスタ１１３のゲートに接続されている。そしてこのドライブ回路１１６は、コンパレータ１１６Ｃから供給されるＰＷＭ信号がローレベルの期間ではスイッチングトランジスタ１１２をオンさせると共に整流用トランジスタ１１３をオフさせる制御信号を出力し、当該ＰＷＭ信号がハイレベルの期間ではスイッチングトランジスタ１１２をオフさせると共に整流用トランジスタ１１３をオンさせる制御信号を出力する。
【００２３】
かくして第１の定電圧回路１０２は、分圧電圧Ｖｘが基準電圧Ｖｘｒよりも低くなると、このとき電源電圧ＶＤＤが所望の電圧よりも低くなるので、スイッチングトランジスタ１１２のオン時間を増加させて電源電圧ＶＤＤを上昇させ、また分圧電圧Ｖｘが基準電圧Ｖｘｒよりも高くなると、このとき電源電圧ＶＤＤが所望の電圧よりも高くなるので、スイッチングトランジスタ１１２のオフ時間を増加させて電源電圧ＶＤＤを低下させることにより、分圧電圧Ｖｘと基準電圧Ｖｘｒとを一致させて出力端子１１１から所望の電源電圧ＶＤＤを出力し得るようになされている。
【００２４】
続いて、第１の定電圧回路１０２の負荷となる第２の定電圧回路１０３Ａ〜１０３Ｃの回路構成の一例を図７に示す。なお、これら第２の定電圧回路１０３Ａ〜１０３Ｃの回路構成については全て同一であるので、ここでは第２の定電圧回路１０３Ａについてのみ説明するものとし、第２の定電圧回路１０３Ｂ及び１０３Ｃの説明については省略する。
【００２５】
第２の定電圧回路１０３Ａは、第１の定電圧回路１０２から入力端子１２０を介して入力される電源電圧ＶＤＤを、後段の回路部が必要とする所定の電源電圧ＶＯＵＴａに変換し、これを出力端子１２１から後段の回路部に出力するシリーズレギュレータであり、出力制御用トランジスタ１２２と、分圧回路１２３と、制御回路１２４とを有している。因みに、出力制御用トランジスタ１２２と分圧回路１２３とを合わせて出力段とも呼ぶ。
【００２６】
出力制御用トランジスタ１２２は、ｐＭＯＳ型ＦＥＴであり、そのソースが入力端子１２０に接続されていると共に、ゲートが制御回路１２４に接続されており、さらにドレインが出力端子１２１と分圧回路１２３とに接続されている。
【００２７】
分圧回路１２３は、出力端子１２１（出力制御用トランジスタ１２２のソース）とＧＮＤとの間に直列接続された２個の抵抗１２３Ａ及び１２３Ｂからなり、出力される電源電圧ＶＯＵＴａを抵抗１２３Ａ及び１２３Ｂの抵抗比で分圧し、この結果得られる分圧電圧Ｖｙを制御回路１２４に供給する。
【００２８】
制御回路１２４は、基準電圧発生回路１２４Ａと、第１の定電圧回路１０２から供給される電源電圧ＶＤＤで動作する差動増幅器１２４Ｂとを有しており、分圧回路１２３からの分圧電圧Ｖｙを差動増幅器１２４Ｂの非反転入力端子に入力すると共に、基準電圧発生回路１２４Ａからの基準電圧Ｖｙｒを当該差動増幅器１２４Ａの反転入力端子に入力する。
【００２９】
差動増幅器１２４Ｂは、入力される分圧電圧Ｖｙと基準電圧Ｖｙｒとの差分電圧を増幅し、この増幅した差分電圧を制御信号として出力制御用トランジスタ１２２のゲートに供給する。
【００３０】
かくして制御回路１２４は、分圧電圧Ｖｙが基準電圧Ｖｙｒよりも低くなると、このとき電源電圧ＶＯＵＴａが所望の電圧よりも低くなるので、出力制御用トランジスタ１２２のゲートに供給する制御信号のレベルを減少させて電源電圧ＶＯＵＴａが上昇するように当該出力制御用トランジスタ１２２を制御し、また分圧電圧Ｖｙが基準電圧Ｖｙｒよりも高くなると、このとき電源電圧ＶＯＵＴａが所望の電圧よりも高くなるので、出力制御用トランジスタ１１２のゲートに供給する制御信号のレベルを増加させて電源電圧ＶＯＵＴａが低下するように当該出力制御用トランジスタ１２２を制御する。
【００３１】
この結果、制御回路１２４は、出力端子１２１から安定した所望の電源電圧ＶＯＵＴａを出力させることができる。
【００３２】
さらに同様の構成でなる第２の定電圧回路１０３Ｂ及び１０３Ｃにおいても、例えば第２の定電圧回路１０３Ａとは抵抗値の異なる分圧回路１２３を有することで、入力される電源電圧ＶＤＤを電源電圧ＶＯＵＴａとは異なる電源電圧ＶＯＵＴｂや電源電圧ＶＯＵＴｃに変換して出力し得るようになされている。
【００３３】
ところで、上述のような回路構成の第２の定電圧回路１０３Ａは、降圧型のシリーズレギュレータであるため、その特性上、所望の電源電圧ＶＯＵＴａを出力するためには、少なくとも当該所望の電源電圧ＶＯＵＴａ（例えば１．５［Ｖ］）＋０．３［Ｖ］程度の入力電圧（すなわち電源電圧ＶＤＤ）を必要とする。
【００３４】
同様に第２の定電圧回路１０３Ｂでは、少なくとも電源電圧ＶＯＵＴｂ（例えば２．０［Ｖ］）＋０．３［Ｖ］程度の電源電圧ＶＤＤを必要とし、第２の定電圧回路１０３Ｃでは、少なくとも電源電圧ＶＯＵＴｃ（例えば２．８［Ｖ］）＋０．３［Ｖ］程度の電源電圧ＶＤＤを必要とする。
【００３５】
したがって、第１の定電圧回路１０２から出力する電源電圧ＶＤＤとしては、電源電圧ＶＯＵＴａ〜ＶＯＵＴｃのうちで最も高い電源電圧（この場合２．８［Ｖ］）＋０．３［Ｖ］程度の電圧が最低限必要となる。
【００３６】
そこで、この電源回路１００では、第１の定電圧回路１０２から出力する電源電圧ＶＤＤが、第２の定電圧回路１０３Ａ〜１０３Ｃから所望の電源電圧ＶＯＵＴａ〜ＶＯＵＴｃを出力するために最低減必要な電圧のうちの最大値（２．８［Ｖ］＋０．３［Ｖ］＝３．１［Ｖ］）に設定されており、これにより第２の定電圧回路１０３Ａ〜１０３Ｃで消費される無駄な電力をなるべく少なくして消費電力を低減するようになされている。
【００３７】
ところが、この電源回路１００では、上述したように、この状態から例えば第２の定電圧回路１０３Ｃを停止させて、第２の定電圧回路１０３Ａ及び１０３Ｂから所望の電源電圧ＶＯＵＴａ及びＶＯＵＴｂのみを出力し得るようにもなされており、このとき電源電圧ＶＤＤとして最低限必要となる電圧（２．０［Ｖ］＋０．３［Ｖ］＝２．３［Ｖ］）が、設定されている電圧（３．１［Ｖ］）よりも小さくなり、この差分が無駄な電力となる。
【００３８】
すなわちこの電源回路１００は、第２の定電圧回路１０３Ａ〜１０３Ｂの全てを動作させて電源電圧ＶＯＵＴａ〜ＶＯＵＴＣを出力しているとき以外では、設定された電源電圧ＶＤＤが必ずしも必要最低限の最小電圧とはならず、無駄な電力が生じる場合があった。
【００３９】
そこで従来、第１の定電圧回路から出力する電源電圧ＶＤＤを第２の定電圧回路で任意の電源電圧ＶＯＵＴに変換して出力する電源回路として、当該電源電圧ＶＯＵＴの電圧値に応じて、電源電圧ＶＤＤの電圧値を切り替え得るようになされたものが提案されている（例えば特許文献１参照）。
【特許文献１】特開２００３−２３５２５０公報
【発明の開示】
【発明が解決しようとする課題】
【００４０】
しかしながら、このような電源回路では、実際上、外部から供給される信号に応じて電源電圧ＶＤＤの電圧値を切り替えるため、このような信号を生成する外部回路や、この信号に応じて電源電圧ＶＤＤの電圧値を切り替えるための電圧切替制御回路等が別途必要となり、これら外部回路や電圧切替制御回路等を動作させる分だけ消費電力が増加するので、結果として低消費電力化されているとは言い難く、そのうえ電圧切替制御回路等が組み込まれることで回路構成が複雑になるという問題が生じていた。
【００４１】
本発明は以上の点を考慮してなされたもので、簡易な構成でありながら確実に消費電力を低減し得る電源回路を提案しようとするものである。
【課題を解決するための手段】
【００４２】
かかる課題を解決するため本発明の電源回路においては、直流電源からの電源電圧を任意の第１の電圧に変換して出力する第１の電圧変換回路と、当該第１の電圧変換回路からの第１の電圧を任意の第２の電圧に変換して出力する少なくとも１つの第２の電圧変換回路とを有する電源回路において、第２の電圧変換回路が出力する第２の電圧の値を示す信号を第２の電圧変換回路から第１の電圧変換回路に帰還させる帰還手段を設け、第１の電圧変換回路が、帰還手段により第２の電圧変換回路から帰還させられる第２の電圧の値を示す信号に応じて、第１の電圧を変化させるようにした。
【００４３】
これにより従来のような外部回路や電圧切替制御回路等を別途設けることなく、第１の電圧変換回路が出力する第１の電圧を、第２の電圧変換回路が第２の電圧を出力するために最低限必要な最小電圧となるよう変化させることができる。
【発明の効果】
【００４４】
本発明によれば、直流電源からの電源電圧を任意の第１の電圧に変換して出力する第１の電圧変換回路と、当該第１の電圧変換回路からの第１の電圧を任意の第２の電圧に変換して出力する少なくとも１つの第２の電圧変換回路とを有する電源回路において、第２の電圧変換回路が出力する第２の電圧の値を示す信号を第２の電圧変換回路から第１の電圧変換回路に帰還させる帰還手段を設け、第１の電圧変換回路が、帰還手段により第2の電圧変換回路から帰還させられる第２の電圧の値を示す信号に応じて、第１の電圧を変化させるようにしたことにより、従来のような外部回路や電圧切替制御回路等を別途設けることなく、第１の電圧変換回路が出力する第１の電圧を、第２の電圧変換回路が第２の電圧を出力するために最低限必要な最小電圧となるよう変化させることができるので、回路構成を複雑にすることなく第２の電圧変換回路で消費される無駄な電力を低減し得、かくして簡易な構成でありながら確実に消費電力を低減し得る電源回路を実現できる。
【発明を実施するための最良の形態】
【００４５】
以下図面について、本発明の一実施の形態を詳述する。
【００４６】
（１）電源回路の全体構成
図１において、１は全体として電源回路を示し、直流電源２から供給される電源電圧ＶＩＮを第１の定電圧回路３と第２の定電圧回路４Ａ〜４Ｃの制御回路４Ａ１〜４Ｃ１とに入力する。第１の定電圧回路３は、入力される電源電圧ＶＩＮを所望の電源電圧ＶＤＤまで低下させ、この電源電圧ＶＤＤを第２の定電圧回路４Ａ〜４Ｃの出力段４Ａ２〜４Ｃ２に供給する。
【００４７】
第２の定電圧回路４Ａ〜４Ｃは、入力される電源電圧ＶＩＮで制御回路４Ａ１〜４Ｃ１を動作させ、当該制御回路４Ａ１〜４Ｃ１から出力する制御信号Ｓ１ａ〜Ｓ１ｃ（図３で詳述）で出力段４Ａ２〜４Ｃ２を制御することにより、当該出力段４Ａ２〜４Ｃ２に供給される電源電圧ＶＤＤを後段の各回路部が必要とする各々の電源電圧ＶＯＵＴａ〜ＶＯＵＴｃに変換して出力する。
【００４８】
このようにして電源回路１では、直流電源２から供給される電源電圧ＶＩＮを後段の各回路部が必要とする各々の電源電圧ＶＯＵＴａ〜ＶＯＵＴｃに変換して出力し得るようになされている。
【００４９】
またこの電源回路１は、後段の各回路部の動作状況等に応じて、第２の定電圧回路４Ａ〜４Ｃのうちの必要な回路（例えば第２の定電圧回路４Ａ及び４Ｂ）だけを動作させて必要な電源電圧（例えば電源電圧ＶＯＵＴａ及びＶＯＵＴｂ）のみを出力し得るようにもなされている。
【００５０】
さらにこの電源回路１は、第２の定電圧回路４Ａ〜４Ｃが有する制御回路４Ａ１〜４Ｃ１のそれぞれが出力する制御信号Ｓ１ａ〜Ｓ１ｃと同期した信号（以下、これを同期信号とも呼ぶ）Ｓ２ａ〜Ｓ２ｃを、第２の定電圧回路４Ａ〜４Ｃのそれぞれから第１の定電圧回路３にフィードバックするようにもなされている（詳しくは後述する）。
【００５１】
（２）第１及び第２の定電圧回路の構成
まず第１の定電圧回路３の回路構成を図２に示す。この第１の定電圧回路３は、入力端子１０を介して入力される電源電圧ＶＩＮを任意の電源電圧ＶＤＤまで低下させ、これを出力端子１１を介して第２の定電圧回路４Ａ〜４Ｃの出力段４Ａ２〜４Ｃ２に供給するスイッチングレギュレータであり、スイッチングトランジスタ１２と、整流用トランジスタ１３と、平滑回路１４と、制御回路１５とを有している。
【００５２】
スイッチングトランジスタ１２は、ｐＭＯＳ型ＦＥＴであり、そのソースが入力端子１０に接続されていると共に、ゲートが制御回路１５に接続されている。
【００５３】
整流用トランジスタ１３は、ｎＭＯＳ型ＦＥＴであり、そのドレインがスイッチングトランジスタ１２のドレインに接続されていると共に、ゲートが制御回路１５に接続されており、さらにソースが接地されている。
【００５４】
これらスイッチングトランジスタ１２及び整流用トランジスタ１３は、制御回路１５から供給される制御信号により、交互にオン／オフするようになされている。
【００５５】
平滑回路１４は、コイル１４Ａとコンデンサ１４Ｂとを有しており、コイル１４Ａの一端がスイッチングトランジスタ１２のドレイン（整流用トランジスタ１３のドレイン）に接続されていると共に、当該コイル１４Ａの他端がコンデンサ１４Ｂの一端と出力端子１１とに接続され、さらに当該コンデンサ１４Ｂの他端が接地されている。
【００５６】
ここでこの第１の定電圧回路１０２では、整流用トランジスタ１３がオフしてスイッチングトランジスタ１２がオンすると、当該スイッチングトランジスタ１２を介して入力端子１０とコイル１４Ａの一端とが電気的に接続される。この結果、電源電圧ＶＩＮが、コイル１４Ａ及びコンデンサ１４Ｂに対してエネルギを供給し、さらに出力端子１１を介して第２の定電圧回路４Ａ〜４Ｃの出力段４Ａ２〜４Ｃ２に対してもエネルギを供給する。またこのときコイル１４Ａにはエネルギが蓄えられ、コンデンサ１４Ｂは充電される。
【００５７】
この状態から、スイッチングトランジスタ１２がオフして整流用トランジスタ１３がオンすると、入力端子１０とコイル１４Ａの一端とが電気的に切り離される。この結果、コイル１４Ａの両端に逆起電力が生じて整流用トランジスタ１３の整流作用が働くことにより、当該コイル１４Ａに蓄えられていたエネルギが出力端子１１を介して第２の定電圧回路４Ａ〜４Ｃの出力段４Ａ２〜４Ｃ２に供給される。またこのときコンデンサ１４Ｂは放電する。
【００５８】
このように第１の定電圧回路３は、スイッチングトランジスタ１２及び整流用トランジスタ１３のオン／オフを交互に繰り返してコイル１４Ａ及びコンデンサ１４Ｂに充放電を繰り返させることにより、結果として出力端子１１の電位を平滑化し、当該出力端子１１から安定した電源電圧ＶＤＤを出力し得るようになされている。
【００５９】
さらにこの第１の定電圧回路３は、第２の定電圧回路４Ａ〜４Ｃのそれぞれからフィードバックされる同期信号Ｓ２ａ〜Ｓ２ｃをフィードバック用入力端子ＴＩａ〜ＴＩｃを介して制御回路１５に入力する。
【００６０】
ここで説明の便宜上、第１の定電圧回路３の制御回路１５の詳細を説明する前に、第２の定電圧回路４Ａ〜４Ｃの回路構成を説明する。
【００６１】
第２の定電圧回路４Ａ〜４Ｃの回路構成を図３に示す。なお、これら第２の定電圧回路４Ａ〜４Ｃの回路構成については全て同一であるので、ここでは第２の定電圧回路４Ａについてのみ説明するものとし、第２の定電圧回路４Ｂ及び４Ｃの説明については省略する。
【００６２】
第２の定電圧回路４Ａは、第１の定電圧回路３から第１入力端子２０を介して入力される電源電圧ＶＤＤを、後段の回路部（図示せず）が必要とする所望の電源電圧ＶＯＵＴａに変換し、これを出力端子２１から後段の回路部に出力するシリーズレギュレータであり、出力制御用トランジスタ２２と、分圧回路２３と、制御回路４Ａ１とを有している。因みにこの場合、出力制御用トランジスタ２２と分圧回路２３とが出力段４Ａ２となる。
【００６３】
出力制御用トランジスタ２２は、ｐＭＯＳ型ＦＥＴであり、そのソースが第１入力端子２０に接続されていると共に、ゲートが制御回路４Ａ１に接続されており、さらにソースが出力端子２１と分圧回路２３とに接続されている。
【００６４】
分圧回路２３は、出力端子２１（出力制御用トランジスタ２２のソース）とＧＮＤとの間に直列接続された２個の抵抗２３Ａ及び２３Ｂからなり、出力される電源電圧ＶＯＵＴａを抵抗２３Ａ及び２３Ｂの抵抗比で分圧し、この結果得られる分圧電圧Ｖ２を制御回路４Ａ１に供給する。
【００６５】
制御回路４Ａ１は、基準電圧発生回路２４と、第２入力端子２５を介して直流電源２から供給される電源電圧ＶＩＮで動作する差動増幅器２６とを有し、分圧回路２３から供給される分圧電圧Ｖ２を差動増幅器２５の非反転入力端子に入力すると共に、基準電圧発生回路２４からの基準電圧Ｖ２ｒを当該差動増幅器２５の反転入力端子に入力する。
【００６６】
差動増幅器２６は、入力される分圧電圧Ｖ２と基準電圧Ｖ２ｒとの差分電圧を増幅し、この増幅した差分電圧を制御信号Ｓ１ａとして出力制御用トランジスタ２２のゲートに供給する。
【００６７】
かくして制御回路４Ａ１は、分圧電圧Ｖ２が基準電圧Ｖ２ｒよりも低くなると、このとき電源電圧ＶＯＵＴａが所望の電圧よりも低くなるので、制御信号Ｓ１ａのレベル（電圧）を減少させて電源電圧ＶＯＵＴａが上昇するように出力制御用トランジスタ２２を制御し、また分圧電圧Ｖ２が基準電圧Ｖ２ｒよりも高くなると、このとき電源電圧ＶＯＵＴａが所望の電圧よりも高くなるので制御信号Ｓ１ａのレベルを増加させて電源電圧ＶＯＵＴａが低下するように出力制御用トランジスタ２２を制御する。
【００６８】
この結果、制御回路４Ａ１は、出力端子２１から所望の電源電圧ＶＯＵＴａを出力させることができる。
【００６９】
またこの制御回路４Ａ１は、差動増幅器２６から制御信号Ｓ１ａと同期した信号（すなわち同期信号）Ｓ２ａを出力するようにもなされており、この同期信号Ｓ２ａをフィードバック用出力端子ＴＯａを介して第１の定電圧回路３にフィードバックする。
【００７０】
すなわち制御回路４Ａ１は、電源電圧ＶＯＵＴａの変動に応じて変化させる制御信号Ｓ１ａと同期した同期信号Ｓ２ａを第１の定電圧回路３にフィードバックすることで、第１の定電圧回路３に電源電圧ＶＯＵＴａの変動を伝え得るようになされている。
【００７１】
このように第２の定電圧回路４Ａは、所望の電源電圧ＶＯＵＴａを出力すると共に、電源電圧ＶＯＵＴａの変動を示す同期信号Ｓ２ａを第１の定電圧回路３にフィードバックするようになされている。
【００７２】
同様にして第２の定電圧回路４Ｂ及び４Ｃも、所望の電源電圧ＶＯＵＴｂ及びＶＯＵＴｃを出力すると共に、電源電圧ＶＯＵＴｂ及びＶＯＵＴｃの変動を示す同期信号Ｓ２ｂ及びＳ２ｃを第１の定電圧回路３にフィードバックするようになされている。
【００７３】
因みに、これら同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃは、対応する電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃが大きいほど、そのレベルが小さくなるよう設定されている。つまり、これら同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃは、例えば制御信号Ｓ１ａ＋所定電圧Ｖ（＞ＶＯＵＴａ、ＶＯＵＴｂ、ＶＯＵＴｃ）−電源電圧ＶＯＵＴａ、制御信号Ｓ１ｂ＋所定電圧Ｖ−電源電圧ＶＯＵＴｂ、及び制御信号Ｓ１ｃ＋所定電圧Ｖ−電源電圧ＶＯＵＴｃとなるよう設定されている。
【００７４】
実際上、制御信号Ｓ１ａ、Ｓ１ｂ、及びＳ１ｃのレベルは通常時ほぼ０となるので、例えば電源電圧ＶＯＵＴｃ＞ＶＯＵＴｂ＞ＶＯＵＴａの関係が成り立つ場合、同期信号Ｓ２ａ＞Ｓ２ｂ＞Ｓ２ｃとなる。すなわち、これら同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃは、対応する電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃの変動と大きさを示す信号となる。
【００７５】
ここで、第１の定電圧回路３の制御回路１５（図２）の説明に移る。制御回路１５は、基準電圧発生回路１５Ａと、差動増幅器１５Ｂと、三角波発生回路１５Ｃと、コンパレータ１５Ｄと、ドライブ回路１５Ｅとを有しており、第２の定電圧回路４Ａ〜４Ｃからフィードバック用入力端子ＴＩａ〜ＴＩｃを介して入力される同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃのそれぞれを差動増幅器１５Ｂの第１、第２、及び第３反転入力端子に入力する。
【００７６】
さらにこの差動増幅器１５Ｂには、その非反転入力端子に基準電圧発生回路１５Ａからの基準電圧Ｖ１ｒが入力される。この結果、差動増幅器１５Ｂは、同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃのうちで最もレベルが小さい信号と基準電圧Ｖ１ｒとの差分電圧を増幅し、この増幅した差分電圧を出力信号としてコンパレータ１５Ｄに供給する。
【００７７】
コンパレータ１５Ｄは、差動増幅器１５Ｂから供給された出力信号を反転入力端子に入力すると共に、三角波発生回路１１６Ｃから供給される三角波信号を非反転入力端子に入力する。
【００７８】
この結果、コンパレータ１５Ｄは、差動増幅器１５Ｂから供給された出力信号と三角波信号とを比較することにより、この出力信号のレベルが三角波信号のレベルよりも低くなるとハイ（Ｈｉｇｈ）レベルとなり高くなるとロー（Ｌｏｗ）レベルとなるＰＷＭ（Pulse Width Modulation）信号を生成し、このＰＷＭ信号をドライブ回路１５Ｅに出力する。
【００７９】
ドライブ回路１５Ｅは、その第１出力端子がスイッチングトランジスタ１２のゲートに接続されていると共に、その第２出力端子が整流用トランジスタ１３のゲートに接続されている。そしてこのドライブ回路１５Ｅは、コンパレータ１５Ｄから供給されるＰＷＭ信号がローレベルの期間ではスイッチングトランジスタ１２をオンさせると共に整流用トランジスタ１３をオフさせる制御信号を出力し、当該ＰＷＭ信号がハイレベルの期間ではスイッチングトランジスタ１２をオフさせると共に整流用トランジスタ１３をオンさせる制御信号を出力する。
【００８０】
かくして第１の定電圧回路３は、スイッチングトランジスタ１２のオン時間を制御回路１５で制御してフィードバックされる同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃのうちで最もレベルの小さい信号と基準電圧Ｖ１ｒとが一致するよう動作する。
【００８１】
ここで、上述の差動増幅器１５Ｂの内部構成についても説明しておく。この差動増幅器１５Ｂは、図４に示すように、非反転入力用の差動トランジスタ３０と、並列接続された３つの反転入力用の差動トランジスタ３１ａ、３１ｂ、及び３１ｃと、これら差動トランジスタ３０、及び３１ａ〜３１ｃの負荷となるカレントミラー回路３２と、増幅用トランジスタ３３とを有している。
【００８２】
非反転入力用の差動トランジスタ３０は、ｐＭＯＳ型ＦＥＴでありそのゲートに基準電圧Ｖ１ｒが供給される。また並列接続された３つの反転入力用の差動トランジスタ３１ａ、３１ｂ、及び３１ｃもｐＭＯＳ型ＦＥＴであり、それぞれのゲートに同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃが供給される。
【００８３】
ｐＭＯＳ型ＦＥＴはゲートに供給される電圧が小さいほどソースドレイン間が開く（すなわちソースドレイン間に多くの電流が流れる）ので、例えば同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃのうち、同期信号Ｓ２ｃが最もレベルの小さい信号だとすると、反転入力用の差動トランジスタ３１ａ、３１ｂ、及び３１ｃのうち、同期信号Ｓ２ｃがゲートに供給される差動トランジスタ３１ｃのソースドレイン間が最も開くことになる。
【００８４】
この結果、差動トランジスタ３１ｃのゲートに供給される同期信号Ｓ２ｃが基準電圧Ｖ１ｒとの差動対象となり、非反転入力用の差動トランジスタ３０と反転入力用の差動トランジスタ３１ｃとで、基準電圧Ｖ１ｒと同期信号Ｓ２ｃとの差分電圧が検出される。そしてこの差分電圧がカレントミラー回路３２及び増幅用トランジスタ３３を介して増幅され、出力信号として出力される。
【００８５】
このように差動増幅器１５は、ｐＭＯＳ型ＦＥＴでなる反転入力用の差動トランジスタを複数個並列接続した構成でなり、これにより反転入力端子に入力される同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃのうちで最もレベルが小さい信号と基準電圧Ｖ１ｒとの差分電圧を増幅して出力し得るようになされている。
【００８６】
（３）動作及び効果
以上の構成において電源回路１は、例えば第２の定電圧回路４Ａ、４Ｂ、及び４Ｃの全てを動作させている状態で、これら第２の定電圧回路４Ａ、４Ｂ、及び４Ｃから電源電圧ＶＯＵＴｃ＞ＶＯＵＴｂ＞ＶＯＵＴａとなる電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃを出力している場合、電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃの変動を示しかつこのとき同期信号Ｓ２ａ＞Ｓ２ｂ＞Ｓ２ｃとなる同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃを第２の定電圧回路４Ａ、４Ｂ、及び４Ｃから第１の定電圧回路３にフィードバックする。
【００８７】
第１の定電圧回路３は、第２の定電圧回路４Ａ、４Ｂ、及び４Ｃからフィードバックされる同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃのうち、最もレベルが小さい同期信号Ｓ２ｃと基準電圧Ｖ１ｒとを一致させるよう動作する。
【００８８】
この結果、このときの第１の定電圧回路３は、供給される電源電圧ＶＩＮを、第２の定電圧回路４Ａ、４Ｂ、及び４Ｃのそれぞれが電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、ＶＯＵＴｃを出力するために最低限必要とする最小電圧のうちの最大値（電源電圧ＶＯＵＴｃ＋０．３［Ｖ］程度）となる電源電圧ＶＤＤに変換して出力する。
【００８９】
また電源回路１は、例えばこの状態から第２の定電圧回路４Ｃの動作を停止させ、第２の定電圧回路４Ａ及び４Ｂから電源電圧ＶＯＵＴａ及びＶＯＵＴｂのみを出力する状態に移行すると、第2の定電圧回路４Ａ及び４Ｂから同期信号Ｓ２ａ及びＳ２ｂを第１の定電圧回路３にフィードバックする。
【００９０】
このとき、同期信号Ｓ２ａ＞Ｓ２ｂであるから、第１の定電圧回路３は、レベルが小さい同期信号Ｓ２ｂと基準電圧Ｖ１ｒとを一致させるよう動作する。
【００９１】
この結果、このときの第１の定電圧回路３は、電源電圧ＶＤＤの電圧を、第２の定電圧回路４Ａ及び４Ｂのそれぞれが電源電圧ＶＯＵＴａ及びＶＯＵＴｂを出力するために最低限必要とする最小電圧のうちの最大値（電源電圧ＶＯＵＴｂ＋０．３［Ｖ］程度）に変化させる。
【００９２】
さらに電源回路１は、例えばこの状態から第２の定電圧回路４Ｂの動作を停止させ、第２の定電圧回路４Ａから電源電圧ＶＯＵＴａのみを出力する状態に移行すると、第１の定電圧回路３から出力する電源電圧ＶＤＤの電圧を、第２の定電圧回路４Ａが電源電圧ＶＯＵＴａを出力するために最低限必要とする最小電圧（電源電圧ＶＯＵＴａ＋０．３［Ｖ］程度）に変化させる。
【００９３】
このように電源回路１は、電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃの変動と大きさを示す同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃを、第２の定電圧回路４Ａ、４Ｂ、及び４Ｃから第１の定電圧回路３にフィードバックさせ、この第１の定電圧回路３から、これら同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃに応じて、電源電圧ＶＤＤを変化させる。
【００９４】
これにより電源回路１は、常に第１の定電圧回路３から、第２の定電圧回路４Ａ、４Ｂ、及び４Ｃのそれぞれが最低限必要とする最小電圧のうちの最大値となる電源電圧ＶＤＤを出力することができる。
【００９５】
またこの電源回路１は、第２の定電圧回路４Ａ、４Ｂ、及び４Ｃが生成する制御信号Ｓ１ａ、Ｓ１ｂ、及びＳ１ｃと同期した同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃを第１の定電圧回路３にフィードバックする経路を追加しただけの構成であり、従来のような外部回路や電圧切替制御回路等の回路を別途必要としないので、簡易な回路構成で実現できる。
【００９６】
さらに電源回路１では、第２の定電圧回路４Ａ、４Ｂ、及び４Ｃの制御回路４Ａ１、４Ｂ１、及び４Ｃ１を、第１の定電圧回路３から供給される電源電圧ＶＤＤではなく、直流電源２から供給される電源電圧ＶＩＮで動作させるようにした。
【００９７】
実際上、例えばこれら制御回路４Ａ１、４Ｂ１、及び４Ｃ１を電源電圧ＶＤＤで動作させると、電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃの電圧を極端に低くしなければならない場合、これに伴って制御回路４Ａ１、４Ｂ１、及び４Ｃ１に供給される電源電圧ＶＤＤも極端に低くなり、この結果、制御回路４Ａ１、４Ｂ１、及び４Ｃ１の動作が不安定になる恐れがある。
【００９８】
そこで電源回路１のように、常に安定した一定値以上の電源電圧ＶＩＮで制御回路４Ａ１、４Ｂ１、及び４Ｃ１を動作させるようにすれば、これらの動作を安定させることができ、例えば電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃの電圧を極端に低くしなければならない場合にも十分対応でき、確実に消費電力を低減させることができる。
【００９９】
以上の構成によれば電源回路１は、第２の定電圧回路４A〜４Cから第１の定電圧回路３にフィードバックする電源電圧ＶＯＵＴａ〜ＶＯＵＴｃの変動と大きさを示す同期信号Ｓ２ａ〜Ｓ２ｃに応じて、第１の定電圧回路３が出力する電源電圧ＶＤＤを変化させることにより、従来のような外部回路や電圧切替制御回路等を別途設けることなく、第１の定電圧回路３が出力する電源電圧ＶＤＤを、常に第２の定電圧回路４Ａ〜４Ｃが電源電圧ＶＯＵＴａ〜ＶＯＵＴｃを出力するために最低限必要な最小電圧となるよう変化させることができるので、回路構成を複雑にすることなく第２の定電圧回路４Ａ〜４Ｃで消費される無駄な電力を低減し得、かくして簡易な構成でありながら確実に消費電力を低減することができる。
【０１００】
（４）他の実施の形態
なお上述の実施の形態においては、電源回路１に、所定の電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃを出力する第２の定電圧回路４Ａ、４Ｂ、及び４Ｃを設けた場合について述べたが、本発明はこれに限らず、例えば出力電圧が可変の第２の定電圧回路を少なくとも１つ設けるようにしてもよい。
【０１０１】
このような、出力電圧が可変な第２の定電圧回路は、例えば、その出力段の分圧回路に可変抵抗が用いられていることにより、出力電圧を電源電圧ＶＯＵＴａや、ＶＯＵＴｂ、ＶＯＵＴｃに変化させることができるようになされており、例えば後段の回路部の動作状況等に応じて、出力電圧を電源電圧ＶＯＵＴａや、ＶＯＵＴｂ、ＶＯＵＴｃに変化させる。
【０１０２】
このように、第２の定電圧回路の１つが出力電圧を電源電圧ＶＯＵＴａや、ＶＯＵＴｂ、ＶＯＵＴｃに変化させるような場合でも、この変化を上述の同期信号として第１の定電圧回路３にフィードバックすることで、第１の定電圧回路３が出力する電源電圧ＶＤＤを、常にこの第２の定電圧回路が出力電圧を出力するために最低限必要な最小電圧となるよう変化させることができる
【０１０３】
また上述の実施の形態においては、第２の定電圧回路４Ａ、４Ｂ、及び４Ｃの制御回路４Ａ１、４Ｂ１、及び４Ｃ１を、直流電源２から供給される電源電圧ＶＩＮで動作させるようにした場合について述べたが、例えば、電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃの電圧を極端に低くする状況がないのであれば、これら制御回路４Ａ１、４Ｂ１、及び４Ｃ１を、第１の定電圧回路３から供給される電源電圧ＶＤＤで動作させるようにしてもよい。
【０１０４】
さらに上述の実施の形態においては、第１の定電圧回路３が出力する電源電圧ＶＤＤを、常に第２の定電圧回路４Ａ〜４Ｃが電源電圧ＶＯＵＴａ〜ＶＯＵＴｃを出力するために最低限必要な最小電圧となるよう変化させるようにした場合について述べたが、本発明はこれに限らず、この電源電圧ＶＤＤを電源回路１の第２の定電圧回路４Ａ〜４Ｃが必要とする最適な電圧となるよう変化させればよい。
【０１０５】
さらに上述の実施の形態においては、電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃの値を示す信号として、制御信号Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃと同期し、かつ対応する電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃが大きいほど、そのレベルが小さくなるよう設定された同期信号Ｓ２ａ、Ｓ２ｂ、及びＳ２ｃを用いるようにした場合について述べたが、本発明はこれに限らず、電源電圧ＶＯＵＴａ、ＶＯＵＴｂ、及びＶＯＵＴｃの値を示し、第２の定電圧回路４Ａ〜４Ｃで生成される信号であれば、この他種々の信号を用いるようにしてもよい。
【０１０６】
さらに上述の実施の形態においては、直流電源２からの電源電圧ＶＩＮを第１の電圧としての電源電圧ＶＤＤに変換して出力する第１の電圧変換回路である第１の定電圧回路３に降圧型のスイッチングレギュレータを用いた場合について述べたが、本発明はこれに限らず、例えば、この第１の定電圧回路３に昇圧型のスイッチングレギュレータや、昇降圧型のスイッチングレギュレータを用いてもよく、このように、昇圧型のスイッチングレギュレータや、昇降圧型のスイッチングレギュレータを用いた場合でも、上述の実施の形態で説明した技術的思想で、消費電力を低減し得る電源回路を実現できる。
【０１０７】
さらに上述の実施の形態においては、第１の定電圧回路３からの電源電圧ＶＤＤを第２の電圧としての電源電圧ＶＯＵＴａ〜ＶＯＵＴｃに変換して出力する第２の電圧変換回路である第２の定電圧回路４Ａ〜４Ｃに降圧型のシリーズレギュレータを用いた場合について述べたが、本発明はこれに限らず、例えば、この第２の定電圧回路４Ａ〜４Ｃに降圧型のスイッチングレギュレータや、昇降圧型のスイッチングレギュレータを用いてもよく、このように、第２の定電圧回路４Ａ〜４Ｃとして降圧型のスイッチングレギュレータや、昇降圧型のスイッチングレギュレータを用いた場合でも、上述の実施の形態で説明した技術的思想で、消費電力を低減し得る電源回路を実現できる。
【０１０８】
さらに上述の実施の形態においては、第２の定電圧回路４Ａ〜４Ｃが出力する電源電圧ＶＯＵＴａ〜ＶＯＵＴｃの値を示す信号としての同期信号Ｓ２ａ〜Ｓ２ｃをこの第2の定電圧回路４Ａ〜４Ｃから第１の定電圧回路３にフィードバック（帰還）させる帰還手段として、差動増幅器２６、フィードバック用出力端子ＴＯａ〜ＩＯｃ、及びフィードバック用入力端子ＴＩａ〜ＴＩｃを用いるようにした場合について述べたが、本発明はこれに限らず、この他種々の構成でなる帰還手段を用いてもよい。
【産業上の利用可能性】
【０１０９】
本発明は、供給される電源電圧を所望の電源電圧に変換する電源回路に広く利用できる。
【図面の簡単な説明】
【０１１０】
【図１】本実施の形態における電源回路の全体構成を示す略線図である。
【図２】本実施の形態における第１の定電圧回路の構成を示す略線図である。
【図３】本実施の形態における第２の定電圧回路の構成を示す略線図である。
【図４】差動増幅器の内部構成を示す略線図である。
【図５】従来の電源回路の構成を示す略線図である。
【図６】従来の第１の定電圧回路の構成を示す略線図である。
【図７】従来の第２の定電圧回路の構成を示す略線図である。
【符号の説明】
【０１１１】
１、１００……電源回路、２、１０１……直流電源、３、１０２……第１の定電圧回路、４Ａ、４Ｂ、４Ｃ、１０３Ａ、１０３Ｂ、１０３Ｃ……第２の定電圧回路、１５Ｂ、２６、１２４Ｂ……差動増幅器、Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃ……制御信号、Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃ……同期信号、ＴＩａ、ＴＩｂ、ＴＩｃ……フィードバック用入力端子、ＴＯａ、ＴＯｂ、ＴＯｃ……フィードバック用出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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