(57)【要約】【課題】従来困難とされていた、放電モデルを正しく再現することができる装置の提供。【解決手段】被試験デバイス（ＩＣ）１０を帯電させる荷電板２０が、抵抗値が相対的に大きな半導電性の第１の基板（高抵抗基板）２２と、所定の誘電率の基板２１を備え、帯電した被試験デバイス１０を放電させるグラウンド板６１が相対的に高抵抗の部材６３を含み、さらに追加グラウンド板６２を含む。【選択図】図２６
2006317432.tif 000002
【特許請求の範囲】
【請求項１】
静電気放電試験に用いられ、被試験体を帯電させる荷電板であって、
放電時の電磁波を吸収させる部材を備えている、ことを特徴とする荷電板。
【請求項２】
前記部材として、半導電性の第１の基板を含む、ことを特徴とする請求項１記載の荷電板。
【請求項３】
前記第１の基板は、その抵抗値が、放電時の前記荷電板の誘導電流を吸収する値とされる、ことを特徴とする、請求項１又は２記載の荷電板。
【請求項４】
前記第１の基板の、前記被試験体を載置する側に、所定の誘電率の第２の基板を備えている、ことを特徴とする請求項２記載の荷電板。
【請求項５】
前記第１の基板が、抵抗率が異なる複数の層よりなる層状構造を有する、ことを特徴とする請求項２記載の荷電板。
【請求項６】
前記第２の基板の誘電率は、前記被試験体のパッケージ容量よりも大とされる、ことを特徴とする請求項４記載の荷電板。
【請求項７】
前記第１の基板の前記第２の基板が設けられる側の面と反対側の面に電極を備えている、ことを特徴とする請求項４記載の荷電板。
【請求項８】
前記第１の基板の側面に配設されている少なくとも１つの電極を含む、ことを特徴とする請求項４記載の荷電板。
【請求項９】
前記部材として、絶縁性の第１の基板を有し、
前記第１の基板の前記被試験体を載置する側に配設される導電性部材と、
前記導電性部材に電気的に接続される電極と、
を含む、ことを特徴とする請求項１記載の荷電板。
【請求項１０】
前記第１の基板に、複数の電極を備え、複数の電極はそれぞれに対応する電源に接続される、ことを特徴とする請求項２記載の荷電板。
【請求項１１】
前記第１の基板の側面に複数の電極を備え、前記複数の電極はそれぞれ複数の電源に接続される、ことを特徴とする請求項２記載の荷電板。
【請求項１２】
請求項１乃至１１のいずれか一に記載の荷電板を備えたシミュレータ装置。
【請求項１３】
被試験体の静電気放電試験のシミュレータ装置において、
前記被試験体の放電時の電磁波を吸収させる部材を備えている、ことを特徴とするシミュレータ装置。
【請求項１４】
被試験体の静電気放電試験のシミュレータ装置において、
放電時に、放電周波数帯で外部環境と容量結合しない電圧が印加される、ことを特徴とするシミュレータ装置。
【請求項１５】
静電気放電試験に用いられ、被試験体の基準電位となる基準電位板であって、
放電時の電磁波を吸収させる部材を備えている、ことを特徴とする基準電位板。
【請求項１６】
被試験体の静電気放電試験のシミュレータ装置において、
前記被試験体を支持し、前記被試験体を基準電位に接続する基準電位板が、半導電性の基板を含む、ことを特徴とするシミュレータ装置。
【請求項１７】
静電気放電試験で被試験体の放電に用いられるグラウンド板であって、
相対的に高抵抗の部材を含む、ことを特徴とするグラウンド板。
【請求項１８】
静電気放電試験で被試験体の放電に用いられるグラウンド板であって、
容量をさらに蓄積させる部材を含む、ことを特徴とするグラウンド板。
【請求項１９】
前記容量をさらに蓄積させる部材は、前記グラウンド板の前記被試験体の対向面と反対側の面に配設される追加グラウンド板を含む、ことを特徴とする請求項１８記載のグラウンド板。
【請求項２０】
前記被試験体の放電時の電磁波を吸収する部材を含む、ことを特徴とする請求項１７乃至１９のいずれか一に記載のグラウンド板。
【請求項２１】
前記被試験体の対向面側に、相対的に高抵抗の部材を含む、ことを特徴とする請求項１７乃至１９のいずれか一に記載のグラウンド板。
【請求項２２】
請求項１７乃至２１のいずれか一に記載のグラウンド板を備えたシミュレータ装置。
【請求項２３】
静電気放電試験に用いられ、被試験体を帯電させる荷電板と、帯電した前記被試験体の放電に用いられるグラウンド板と、を含むシミュレータ装置であって、
前記荷電板及び／又は前記グラウンド板が、相対的に高抵抗の部材を含む、ことを特徴とするシミュレータ装置。
【請求項２４】
前記グラウンド板は、容量をさらに蓄積させる部材を備えている、ことを特徴とする請求項２３記載のシミュレータ装置。
【請求項２５】
前記グラウンド板は、前記被試験体の対向面に反対側の面に、追加グラウンド板を備えている、ことを特徴とする請求項２４記載のシミュレータ装置。
【請求項２６】
前記グラウンド板は、前記被試験体の放電時の電磁波を吸収する部材を含む、ことを特徴とする請求項２３乃至２５のいずれか一記載のシミュレータ装置。
【請求項２７】
前記グラウンド板は、前記被試験体の対向面側に、相対的に高抵抗の部材を含む、ことを特徴とする請求項２３乃至２５のいずれか一に記載のシミュレータ装置。
【請求項２８】
被試験体の静電気放電試験方法において、前記被試験体を帯電させる荷電板、及び／又は、帯電した前記被試験体を放電させるグラウンド板に、相対的に高抵抗の部材を用いて、前記被試験体の静電気放電試験を行う、ことを特徴とする試験方法。
【請求項２９】
前記グラウンド板には、容量がさらに付加自在とされてなる、ことを特徴とする請求項２８記載の試験方法。
【請求項３０】
前記グラウンド板及び／又は前記荷電板に設けた電磁波吸収部材にて、前記被試験体の放電時の電磁波を吸収させる、ことを特徴とする請求項２８又は２９記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等の静電気放電試験に用いられるＣＤＭ（charged device model）シミュレータに関する。
【背景技術】
【０００２】
半導体集積回路装置（「ＩＣ」と略記される）は、トランジスタサイズの微細化に伴い耐電圧が低下し、静電気放電（Electro-Static Discharge：以下、「ＥＳＤ」という）により、ＩＣ内部の破壊が顕在化してきた。ＩＣでは、信頼性試験の１つとして、ＥＳＤ耐量を試験するため、ＥＳＤ試験が行われる。
【０００３】
従来の試験方法としては、人体の帯電から、ＩＣ内への放電を模した、コンデンサ放電試験法がある。これは、静電気帯電した他の物体がＩＣの近くに存在する場合に発生する。その一つに、帯電した人体からの放電を模した、人体帯電モデル（ＨＢＭ：Human Body Model）があり、また、帯電した金属容量体から、直接、ＩＣ内への放電が生じるというモデルがあり、機械モデル（ＭＭ：Machine Model）と呼ばれている。その後、現在にいたるまで、人体帯電等の静電気対策の普及が進み、また、電子機器の自動組み立てラインの普及により人体が直接ＩＣに触れる機会が少なくなってきている状況下では、コンデンサ放電試験のモデルでは、自動組み立て工程などでの故障モードを再現できない場合が多いことが、徐々に判明していた。
【０００４】
そこで、これらＨＢＭ、ＭＭのモデルとは別に、１９７４年に、米国において、Speakmanらにより、帯電したＩＣからの急激な放電により、ＩＣが破壊される可能性が示され、このモデルは、「デバイス帯電モデル（charged device model）」（「ＣＤＭ」と略記される）とよばれるようになった。
【０００５】
しかし、ＣＤＭが注目を集めるようになったのは、１９８０年代に、Ｂｏｓｓａｒｄ、Ｕｎｇｅｒらにより、デバイス帯電モデルをシミュレートするための、ＣＤＭシミュレータが、初めて開発されたことが契機であり（非特許文献１参照）、その後、さまざまなＣＤＭシミュレータが開発された。
【０００６】
これら従来のＣＤＭシミュレータは、その破壊耐量を測定するために、ＩＣにおける静電気放電をシミュレートする、静電破壊試験装置である。ＩＣの設計に際しては、静電気放電に対する耐性を充分に確保する設計を行うための、ＥＳＤ保護回路の性能評価の用途に、あるいは、製品の破壊耐量をもとに、組み立て工程でのＥＳＤ管理基準を定める根拠とするため、製品の出荷検査等に用いられる。
【０００７】
図１２は、デバイスに電荷が蓄積した場合のＣＤＭ放電の等価回路を示す図である。図１２に示すように、ＣＤＭによる放電現象で特徴的なのは、ＩＣ１０内部の、デバイス容量に充電された電荷が、気中放電経路を介して、インダクタンスの小さな金属体に接触することで、瞬時に放電することである。したがって、その放電電流波形は、急速な電流立ち上がり時間とそのピーク電流の大きさ、継続時間が短い（高周波、つまり、高いピーク電流）という特徴をもつ。このような、高速の放電では、サイリスタ型保護素子、バイポーラ型保護素子のように、ターンオン速度が遅い場合には、過電圧が内部回路に印加される。また、ＩＣの内部回路配置の観点からは、各ブロック間の電位が不均一になることで、過大な電位差が特定の素子部分に生じる。
【０００８】
これらＩＣ各所で過大な電位差の発生により、例えばゲート酸化膜が破壊するなど、従来の発熱による破壊モードを生じることになると理解されており、実際に、ＥＳＤ破壊と思われる、特徴的な破壊個所の解析と、ＣＤＭ試験での破壊個所解析が類似、あるいは一致している事例が報告されるにいたって、ＣＤＭシミュレータが普及してきた。
【０００９】
ＣＤＭにおいて、デバイス帯電の最大の原因と考えられるのは、誘導帯電と考えられている。これには、図１３に示すように、帯電した絶縁体２０１に、帯電していないＩＣ（デバイス)１０が置かれて、導体がＩＣ１０に触れることで放電するモードがある。つまり、図１３において、ＩＣ１０の内部導体１２が電気的に中性であり、パッケージ１３は帯電していないとする。ＩＣ１０を帯電した絶縁体２０１の上に置くと、静電誘導によりＩＣ１０の内部導体１２は、分極帯電し、ＩＣ１０の内部導体１２における、帯電体２０１（帯電した絶縁体２０１）に近い部位には、帯電体２０１とは異種の電荷（図では−電荷）が現れ、帯電体２０１から遠い側のＩＣ１０の内部導体１２の部位には、帯電体２０１と同種の電荷（図では＋電荷）が現れる分極状態が生ずる。分極状態にあるＩＣ１０の内部導体１２を接地した場合には、帯電体２０１とは、異種の電荷（図では＋電荷）が、大地に流失されると説明されている。すなわち、接触針（電極）５０１をＩＣ１０のピン１１に当接させると、＋電荷が接地側に流れる。
【００１０】
図１３において、ＩＣ１０のパッケージ１３の表面と内部導体１２間の容量（「パッケージ容量」という）をＣｐｋとし、絶縁体２０１の表面の電位をＶとすると、誘導電荷量Ｑは、Ｑ＝−Ｃｐｋ＊Ｖで与えられ、放電時の動電荷量はＱとなる。
【００１１】
また、図１４に示すように、図１３に示した放電後には、ＩＣ１０の内部導体１２は、帯電体から離れると、帯電体（図１３の２０１）とは逆極性の電荷（図では＋電荷）が蓄積されることになる。このため、該電荷が蓄積されたＩＣ１０が再び金属物体２０２に接触することで、放電するモードもある。
【００１２】
また、図１５に示すように、別の原因として、パッケージの表面が帯電しており、その電荷が誘導帯電の原因となっているというモードがある。以降、「パッケージ表面帯電モデル」と呼ぶ。
【００１３】
具体的な構成としては、下記に挙げるような各種方式のシミュレータが提案されている。
【００１４】
図１６は、直接充電型ＣＤＭ（direct-charging Charged Device Model；「D-CDM」という）の構成を示す図であり、ＩＣ１０の端子１１に、直接充放電用電極（接触針）５０１を接触させて、リレースイッチ５０２を介して、充放電するものである。
【００１５】
パッケージ帯電モデル（charged package model：ＣＰＭ）は、ベークライトの半導電性電極を介して充電し、グラウンド(Ground)に接続された放電用電極を接触させて、気中放電により、放電させる（非特許文献２参照）。また、同様の装置構成であるが、小容量放電モデル（外部から電流がＩＣ内部に流入するというモデル）を用いた例として、特許文献５に記載のものがある。なお、特許文献５に記載されているような、直接充電方式などでは、其の間の抵抗値は、厳密には制御できず、また、あまりに高抵抗であると表面リーク電流が生じる等の問題や、対金属電極間との放電などの問題がある。
【００１６】
誘導帯電型ＣＤＭ（Field Induced Charged Device Model；「ＦＩ−ＣＤＭ」という）は、図１７に示すように、高電圧電源３０１に接続された荷電板２０４と、これに対向した、放電用電極とによって形成される電界において、荷電板絶縁体２０１上にＩＣ１０を置くことにより誘導帯電させ、気中放電により放電させる（非特許文献３）。
【００１７】
この方式では、荷電板と平等電界を形成するための接地板５０４に接触針５０１が取り付けられていることから、接触針５０１を下降させてＩＣ１０の端子１１に接触させるときに、接地板５０４も同時に下降させる制御が行われる。
【００１８】
そのため、一定の電圧に充電された荷電板２０４と接地板５０４との間の距離が変化し、これに伴ってＩＣ１０に対する電界、静電容量および電荷量が変化し、ＩＣ内部導体１２に対する電界、静電容量および電荷量が変化する。この接地板が無いか、面積が狭いと、対ＩＣに対する電界分布が不均一になり、試験端子間での放電電流ばらつきになるという問題があり、広い面積の平行平板での電界形成方式が採用された経緯がある。
【００１９】
ＦＩ−ＣＤＭの欠点である気中放電に置き換えて、既存のＦＩ−ＣＤＭシミュレータの欠点を克服しようとしたものが、特許文献１に開示されている。この特許文献１には、図１８に示すように、ＩＣ１０に、電荷を誘導帯電させる荷電板との間で平等電界を形成すべく配設されていた接地金属板は用いずに、荷電板２０４上に置かれたＩＣ１０の端子１１に、あらかじめ接触針５０１を接触させることで、接地板５０４の影響を排除した。
【００２０】
なお、特許文献４には、荷電板上の高誘電率とする構成が開示されている。また、非特許文献５には、接地面に対してＩＣを置いた後に、接触針で、直接充電した後に、ＩＣをリフトアップして、ＩＣ上部の放電針に接触させて、気中放電するＣＤＭシミュレータが記載されている。
【００２１】
それには、リフトアップすると、デバイス容量（対接地面をふくめ、空間に対しての容量）は、小さくなり、その分、電位が上昇し、総電荷量が同じであるにもかかわらず、ピーク電流が高く、パルス幅が短くなっていると報告されている。これは、放電時の電位差が大きいと、電流が急激に流れるという説明がなされている。また、非特許文献８には、ＣＤＭ試験機の回路動作を等価回路でモデル化する試みの中で、グラウンド板との間の容量が、放電電流波形にあたえる影響が大きいことが示されている。
【００２２】
なお、デバイス容量値に関するＣＤＭシミュレータの公知例として、特許文献３や非特許文献７もある。なお、この種の試験装置では、
・「ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ ＪＥＤＳ２２−Ｃ１０１、ＥＳＤＡＳＴＡＮＤＡＲＤ ＥＳＤ−Ｓ5.3」 や、
・「日本電子機械工業会暫定規格 ＥＩＡＪＥＤＸ−４７０２」
等に記載されているように、装置間で測定結果にばらつきが生じないようにするために、通常、放電電流波形を観測して、ピーク値、パルス幅、振動周期、振動の減衰時定数などを、装置間で比較してその間の相関をとる方法が記載されている。この場合、ＩＣの代わりに、プリント基板を用いた所定の容量（４ｐＦまたは３０ｐＦ）の平行平板コンデンサを試料として使用する。なお、４ｐＦの平行平板コンデンサを用いた場合、放電電流は、そのパルスの立上がり時間は、２００ｐｓ以下であり、パルス幅は４００ｐｓ以下である。
【００２３】
【特許文献１】特開２００１−９１５７２号公報
【特許文献２】実開平７−３６０７８号公報
【特許文献３】特開２００３−０２８９２１号公報
【特許文献４】特許第２８５９０４４号公報
【特許文献５】特開平７−９８３５５号公報
【非特許文献１】“ESD DAMAGE FROM TRIBOELECTRICALLY CHARGED IC PIN”P.R. Bossrd, R.G. Chemelli B.A. Unger;Electrical Overstress/Electrostatic Discharge Symposium Proceedings, EOS-2Sept. 1980 Pages:17 − 22
【非特許文献２】“ESD PROTECTION NETWORK EVALUATION BY HBM AND CDM(CHARGED PACKAGE METHODE)”Y.Fukuda, S.Ishiguro, M.takahara;Electrical Overstress/Electrostatic Discharge Symposium Proceedings, EOS-8Sept. 1986 Pages:193 − 199
【非特許文献３】“Mechanism of Charged-Device Electrostatic Discharges”Robert G Renninger;Electrical Overstress/Electrostatic Discharge Symposium Proceedings, EOS-13Sept. 1991 Pages:127 − 143
【非特許文献４】“デバイス帯電モデルESD試験方法の確立（その１）  実用的で精密な実験方法の開発“  田中正樹  崎元正教  西前仁也  安藤健二RCJ  第１２回  EOS/ESDシンポジウム  予稿集  P３３−P４０
【非特許文献５】“微小デバイスからの放電現象の検討“  早田  裕  小池志郎  本田昌實  ２００４  第１４回  RCJ信頼性シンポジウム発表論文集  14E-08  P117〜P122
【非特許文献６】“低電圧ＣＤＭ放電における放電波形と放電抵抗の関係“  磯福佐東至  ２００４  第１４回  RCJ信頼性シンポジウム発表論文集  14E-08  P191〜P196
【非特許文献７】“INFLUENCE OF TESTER PARASITICS ON “CHARGED DEVICE MODEL “- FAILURE THRESHOLDS”H.A. Gieser, P.Egger;Electrical Overstress/Electrostatic Discharge Symposium Proceedings, EOS-13Sept. 1994 Pages:69 − 84
【非特許文献８】“Impact of the CDM tester ground plane capacitance on the DUT stress level”Cedric Goeau, Corinne Richier, Pascal Salome, Jean-Pierre Chante, Herve Jaouen;Electrical Overstress/Electrostsatic Discharge Symposium Proceedings, EOS-07 Sept. 2005 Pages:170 − 177
【発明の開示】
【発明が解決しようとする課題】
【００２４】
ＣＤＭ放電現象で特徴的なものは、電流の立ち上がりが極めて早く、また、ピーク電流が非常に高いことである。ＥＳＤ保護素子は、基本的には、保護される素子に加わる電圧を低電圧に抑える働きをするが、素子の種類によっては、早い電流の立ち上がりに対して、十分低い電圧に下がりきらない場合が有り、保護するべき素子に過大な電圧が印加される恐れがある。また、過大な電流が内部回路全体に発生する結果、特定個所に過大な電圧が発生する場合がある。これら、通常ＣＤＭ破壊に特有の現象は、電流の積分値よりは、ピーク値、電流の立ち上がり時間と、ピーク電流に依存するものと考えられている。つまり、同じ電荷量であっても、ピーク電流値が高い（つまり、電流の立ち上がりが早い）方が、破壊危険性が高いといわれている。
【００２５】
したがって、
実際に製造工程で発生する放電電流波形を再現し得るべきという観点、
保護回路設計の指針を得るという観点、
からも、ワーストケース（出来るだけ早い電流立ち上がりを実現できること）の模擬を実現可能とすることが必要とされる。現在のＣＤＭシミュレータで模擬している放電に関しては、以下のような課題点がある。
【００２６】
ＦＩ−ＣＤＭに関しては、その元になった放電モデルは、図１３に示すように、帯電した絶縁体２０１上のＩＣ１０のピン１１に、金属ジグ（接触針）５０１を接触させるというモデル、あるいは、パッケージ表面が帯電しているモデルを基に出発しているという２つの説明が可能である。
【００２７】
具体的にその現象を模した、ＦＩ−ＣＤＭシミュレータ（図１７、非特許文献２）は、Ｄ−ＣＤＭシミュレータと同様に、デバイス容量（荷電板とＩＣ間の容量）を荷電板（金属板）で形成している。
【００２８】
非特許文献８では、Ｄ−ＣＤＭに関しての試験機等価回路で説明してあるが、ＦＩ−ＣＤＭでも、同様に、その等価回路は、図２２（Ａ）に示すように、荷電板の金属電極を経由して、グラウンド電極に、容量結合して、回路系全体で、共振している。つまり、図２０に示すように、電流が荷電板２０４の金属電極部分に流れているということになるので、ＩＣ内部電流の分布を、実際に現実世界で発生している電流分布からずれた分布になっていると考える。実際に現実世界で発生している放電では、このような金属物体がＩＣに、直接、接していることは、考えにくいからである。つまり、本発明の２つ目の課題としては、この、現実世界のＣＤＭ放電現象と不一致なＣＤＭ試験機を、より、現実に近い試験機にしなければならないということである。
【課題を解決するための手段】
【００２９】
本願で開示される発明は、概略以下の通りの構成とされる。
【００３０】
本発明は、静電気放電試験のシミュレータ装置が、放電時の電磁波を吸収させる部材を備えている。本発明において、被試験体を帯電させる荷電板が、放電時の電磁波を吸収させる部材を備えている構成とされる。あるいは、被試験体の基準電位となる基準電位板が、放電時の電磁波を吸収させる部材を備えた構成としてもよい。
【００３１】
本発明においては、前記部材として、半導電性の第１の基板を含む。
【００３２】
本発明においては、前記第１の基板は、放電時の電磁波を吸収する抵抗値とされる。
【００３３】
本発明においては、前記第１の基板の、前記被試験体を載置する側に、所定の誘電率の第２の基板を備え、前記第１の基板の前記第２の基板が設けられている側と別の側に、電源に接続される電極を備えている。
【００３４】
本発明においては、前記第２の基板の誘電率は、前記被試験体のパッケージ容量よりも大とされる。
【００３５】
本発明においては、前記電極が、前記第１の基板の前記第２の基板が設けられている側の面と該面と反対側の面に配設されている。
【００３６】
本発明においては、前記電極が、前記第１の基板の側面に配設されている。
【００３７】
本発明においては、前記第１の基板を、絶縁性基板で構成し、前記絶縁性基板の上に配設され、前記被試験体が載置される導電性領域と、前記導電性領域に接続される電極と、を含む構成としてもよい。
【００３８】
本発明においては、前記第１の基板の側面に複数の電極を備え、それぞれ対応する電源に接続される構成としてもよい。
【００３９】
本発明においては、被試験体の静電気放電試験のシミュレータ装置において、前記被試験体を載置し、接地に接続されるグラウンド板が、半導電性の基板を含む構成としてもよい。
【００４０】
本発明において、ＣＤＭ放電時に外部環境と、容量結合しない、電圧が印加される、ことを特徴とする。
【００４１】
本発明において、放電側のパスとして、前記被試験体の導体に接続する針と、接地間に挿入されるスイッチに直列に抵抗素子が接続され、前記抵抗素子の抵抗値は、気中放電の電流波形にあわせるように設定される。前記抵抗値は、印加電圧値の関数とするように変更して、電圧領域で放電波形をあわせるようにしてもよい。
【００４２】
本発明において、前記スイッチを構成するリレーの電極が２次元構造として３方向に引き出されるように構成されている。
【００４３】
本発明において、前記スイッチが、一方の電極として、接地電位に接続され、所定方向に往復自在に支持される接地棒を有し、前記接地棒は、スイッチ内に収容されている。
【００４４】
このように、本発明によれば、荷電板を、ＣＤＭ（デバイス帯電モデル）周波数の電位振動に対して、応答しないような素材で形成する。また、ＣＤＭ放電電磁波を吸収し、且つ、十分な導電性を有する高抵抗基板を備える。
【００４５】
本発明は、静電気放電試験で被試験体の放電に用いられるグラウンド板であって、相対的に高抵抗の部材を含む。本発明に係るグラウンド板においては、容量をさらに蓄積させる部材を備えた構成としてもよい。本発明に係るグラウンド板において、前記容量をさらに蓄積させる部材は、前記グラウンド板の前記被試験体の対向面と反対側の面に配設される追加グラウンド板よりなる。本発明に係るグラウンド板においては、前記被試験体の放電時の電磁波を吸収する部材を含む構成としてもよい。あるいは、前記被試験体の対向面側に、相対的に高抵抗の部材を含む構成としてもよい。
【００４６】
本発明の別の側面に係るシミュレータ装置においては、静電気放電試験に用いられ、被試験体を帯電させる荷電板と、帯電した前記被試験体の放電に用いられるグラウンド板と、を備え、前記荷電板及び前記グラウンド板が相対的に高抵抗の部材を含む。前記グラウンド板は、容量をさらに蓄積させる部材を備えている。
【００４７】
本発明の別の側面に係る試験方法は、被試験体の静電気放電試験方法において、前記被試験体を帯電させる荷電板、及び／又は、帯電した前記被試験体を放電させるグラウンド板に、相対的に高抵抗の部材を用いて、前記被試験体の静電気放電試験を行う。
【発明の効果】
【００４８】
本発明によれば、荷電板を、ＣＤＭ（デバイス帯電モデル）周波数の電位振動に対して、応答しないような素材で形成したことにより、従来困難とされていた、放電モデルを正しく再現することができる。
【００４９】
より詳細には、本発明によれば、パッケージ表面が帯電している被試験体が、対接触面に対して容量を持たないような状態で接触する現象を再現することができる。
【００５０】
本発明によれば、帯電した物体上に置かれたＩＣの被試験体の放電を再現することができる。
【００５１】
本発明によれば、放電電流波形を実際の破壊が生じる環境下でのワーストケースにあわせることができる。
【発明を実施するための最良の形態】
【００５２】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照してこれを説明する。
【００５３】
既存ＣＤＭシミュレータでは、放電時に、ＩＣ内部で生じた急速な電位変動に伴い、電磁波が発生して、下側金属基板において反射されるという現象が生じて、両電極間での容量結合が生じる。しかし、ＦＩ−ＣＤＭモデル（図１７参照）における現象においては、通常、金属面とは距離をおいて配置されているので、これをシミュレータに再現するために、本発明に係るＣＤＭシミュレータにおいては、被試験体を支持する台座に、ＣＤＭ放電時の電磁波を吸収する材料や電磁波を透過させる材料を用いて吸収・透過等させて、再び、被試験体に回帰しないようにして、荷電板と電極間と、放電の周波数帯域では、容量結合しないようにする。そのために、荷電板として、放電時の電磁波を吸収する素材を用いる。
【００５４】
ＦＩ−ＣＤＭモデルにおいて、これを模擬するために、被試験体の荷電板に電位Ｖを印加する必要がある。この場合、被試験体の台に対向して接した面が、ＩＣの内部導体と形成する容量がＣｐｋ（図１３参照）となり、電荷量は、放電後の誘導電荷量と同量であり、その値は、パッケージ表面の電位Ｖとし、その分布している面積が、内部導体と形成する容量（パッケージ容量Ｃｐｋ）とすると、Ｑ＝Ｃｐｋ×Ｖの関係となる。つまり、この条件では、片面全体が電位Ｖに帯電している状態、あるいは帯電体に被試験体を置いた状態に対応する。
【００５５】
したがって、荷電板は、放電時の電磁波の吸収用高抵抗体であれば、その抵抗値は、ある程度、高いほうが好ましい。放電は、０．５〜１秒間隔で全端子で連続して行われるので、一旦、放電した後に、この時間範囲内で、荷電板と被試験体が接触している領域の電位が外部電源の電位と一致するように、速やかに、電流が電圧源から供給される必要がある。この点からは、荷電板は低抵抗のほうがよい。荷電板の構造や、抵抗値は、これら条件を最適に満足するように、設計されることになる。
【００５６】
電磁波吸収体としては、比較的高い表面抵抗層を有する素材であって、その高抵抗領域で電磁波を熱に変換して、吸収すると説明されているものや、系全体の共振周波数を低周波側にずらすような働きをすると説明されているものなど、さまざまな種類の素材、複合素材が用いられる。
【００５７】
例えば、ミクロン径程度の金属磁性粉末を樹脂中に分散・複合した複合磁性体を用いることができる。表面抵抗１０４〜１０７Ω・ｃｍ程度の高い電気抵抗率を有する素材の場合、例えば周波数１００ＭＨｚ〜５ＧＨｚ範囲内の電磁波を吸収できるとされている。
【００５８】
また、絶縁性セラミックスに、導電性セラミックスを均質分散させた、エンジニアリングセラミックスでは、１０４〜１０１２Ω・ｃｍ程度の高い電気抵抗率を選択できる。
【００５９】
また、荷電板に、金属素材を使わないことが条件であるので、絶縁体（誘電体）であってもよい。この場合、電位を与えることが、通常の方式では困難であるので、イオン風をイオナイザを用いて、誘電体に供給する。
【００６０】
なお、等価回路的には、デバイス容量のほかに、パッケージ容量を付加し、その容量の損失を、ＣＤＭ放電電流の周波数以上において、高損失となるような容量を接続したことと、等価になる。
【００６１】
また、気中放電の電流波形に一致させるために、リレーに直列に気中放電の放電経路の抵抗値と同程度の抵抗素子を接続した。
【００６２】
放電電流波形は、一般に、被試験体の電位差に依存するので、電位差によって、その抵抗値を可変にするような設計にしてもよい。
【００６３】
放電電流波形を任意に調節するためには、シミュレータの寄生インダクタンスを特段に小さくする必要がある場合が有る。リレーとしては、片側端子の引き出し電極が、従来は、１方向にしか延びていなかったために、インダクタンスが高い値となっており、波形調整に困難が生じていた。
【００６４】
そこで、本発明に係るシミュレータでは、２次元的な電極構造とされ、３方向に電極を引き出す、低インダクタンスのリレースイッチを採用し、放電電流波形の調節を容易にしている。以下、実施例に即して説明する。
【実施例】
【００６５】
図１は、本発明の第１の実施例の構成を示す図である。荷電板２０は、２重になっている。荷電板２０のうち、ＩＣ１０を搭載する側の絶縁基板２１は、高電圧印加試験時のパッケージの厚さが薄い場合に、端子と下地基板の間隔が狭いと、放電が起こる可能性があるので、これを防ぐための絶縁の役割をしている。したがって、パッケージの種類によっては、放電が起こる可能性がない場合もあり、その場合には不要である。
【００６６】
荷電板２０の絶縁基板２１が必要な場合は、その厚さは、荷電板２０の容量とパッケージ容量Ｃｐｋが直列接続されているので、誘導電荷量がその分、低下する可能性がある。特に、既存のＣＤＭシミュレータでは、ＦＲ−４基板が用いられていることもあり、放電電荷量が大きく低下する原因ともなっていた。
【００６７】
そこで、本実施例は、パッケージ容量Ｃｐｋと、絶縁基板２１の容量Ｃ２１の直列接続の合成容量が、著しく低下しないように、パッケージ容量Ｃｐｋに比較して絶縁基板２１の容量Ｃ２１を十分大きく設定している。
【００６８】
ＩＣ１０のパッケージ１３を構成する樹脂材料の比誘電率は、一般に、４程度となっているので、絶縁基板２１として、比誘電率が３０以上の絶縁基板を用い、その厚さを、容量Ｃ２１の容量値が、パッケージ容量Ｃｐｋよりも大きくなり、且つ、ＣＤＭ試験時の最大印加電圧よりも、絶縁耐圧を高く保つような厚さにする。
【００６９】
なお、特に制限されないが、テフロン（登録商標）基板等は、誘電損失がＧＨｚ以上の周波数帯域でも、一定値であり、設計しやすいという利点がある。
【００７０】
しかしながら、絶縁基板２１に限らず、その材質は、本来的にＩＣと、荷電板との間の絶縁耐圧を高く保ち、直接、荷電板に放電することを防止できるという特性と、その容量値が、ＩＣに用いられている樹脂の容量値よりも低く、実効的な印加電圧の低下を生じさせないものであれば良く、電気絶縁性の高いテフロン（登録商標）基板（比誘電率２程度）の場合は、その厚さを０．１ｍｍ程度にするような構造でも良い。
【００７１】
絶縁基板２１の下には、高抵抗基板（「半導電性基板」ともいう）２２が配設されている。高抵抗基板２２は、その電気抵抗値が、ＣＤＭによる放電時に生じる電磁界の周波数帯域の電磁波を吸収できる材料であり、かつ、１秒程度以内で、荷電板電位が再充電されて安定化するような抵抗値であればよい。
【００７２】
通常、放電電磁波の周波数は、ＧＨｚ以上であることから、電磁波の吸収は、荷電板２０の比較的表面部分で生じている。したがって、荷電板２０の高抵抗基板２２は、表皮深さより十分深い領域では、抵抗率がより低くなるような、層状構造としても良い。
【００７３】
荷電板２０の高抵抗基板２２の下方に、金属電極２３が配設され、保護用高抵抗素子３３、及び、スイッチ３２を介して、高電圧電源３１は、除電用のためにフレームグラウンドに接続を切り替えられる。試験時に、スイッチ３２を、荷電板２０側に切り替えることにより、高電圧電源３１から、電圧が電極２３に印加される。
【００７４】
なお、パッケージ１３の絶縁基板２１に対向する側の電位をモニタするために、絶縁基板２１等に電圧プローブ（不図示）を埋設しておいてもよい。
【００７５】
放電側の構成は、ＩＣ１０のピン１１に直接、接触針（プローブ電極）４１を接触させて、スイッチ４０を介して、放電させる。スイッチ４０は、リレースイッチよりなり、低インダクタンスを実現するために、従来の軸上電極ではなく、３方向に電極を配置したリレースイッチ４０を用いている。
【００７６】
図６（Ａ）は、図１のスイッチ４０（リレースイッチ）の断面を示す図であり、図６（Ｂ）は、その上面図である。なお、図６（Ａ）は、図６（Ｂ）のＢ−Ｂ線に沿った断面を模式的に示した図である。上部電極４０２は、２次元構造で、３方向に引き出されている。インダクタンスを小さくしておくことで、放電電流波形の調整が容易になる。このスイッチ４０は、水銀接点としてもよいし、真空リレーであってもよい。
【００７７】
あるいは、図７に示すように、スイッチ４０は、接地棒４１１を容器４１０内に収め、水銀４１３をリザーバ（容器）４１２に入れ、接地棒４１１を上下に駆動（モータで駆動）することで、低インダクタンスのスイッチを構成するようにしてもよい。リレーは、放電波形調整用の抵抗素子４１５を介して、基準電位に接続されている。通常、水銀接点のリレーでは、１０Ω程度であり、放電経路のインピーダンスは、通常、４０〜１００Ωであることから、実際の気中放電の電流波形を再現するようにその差分を調整する。
【００７８】
なお、この放電経路の抵抗値は、接触針４１の形状、放電時の間隔、接触速度などに依存するほか、電圧差に依存する割合が多い。したがって、印加電圧によって、抵抗値を切り替えるような装置構成にしてもよい。あるいは、詳細な実験等により、ＩＣ組み立て環境で生じ得る、最速の波形を模擬するように調整もできる。
【００７９】
本発明において、荷電板の構造は、上記実施例の構成に制限されるものでなく、他にもさまざまな変形例（バリエーション）を適用することができる。
【００８０】
図２は、荷電板２０の変形例の構成を示す図である。図２を参照すると、荷電板２０は、絶縁基板２１、高抵抗基板２２、金属電極２３を備えており、図１のように、金属電極２３を高抵抗基板２２の下面に配設する代わりに、高抵抗基板２２の周囲に（４方を取り囲むようにして）、金属電極２３を配置しており、そこから電位を固定する。
【００８１】
また図３に示す例では、ＩＣ１０の両面に、荷電板（高抵抗基板２２、金属電極２３からなる）が配置されている。この構成の場合、パッケージ容量Ｃｐｋを最大限にすることが出来る。
【００８２】
金属電極２３の上に高抵抗基板２２を配置した荷電板の上に、ＩＣ１０の表面側を置き、ＩＣ１０の裏面側に、高抵抗基板２２’、金属電極２３’を高抵抗基板２２’が下になるように配置し、両側から電位を与える。
【００８３】
図４は、ＩＣ１０を搭載する絶縁性基板（低誘電率基板）２４の表面に、表面抵抗１０４程度の抵抗層（導電性領域）２５が設けられている。導電性領域２５の表面に、ＩＣ１０を囲繞するように、金属電極２３が設けられ、金属電極２３は、抵抗３３、スイッチ３２を介して高電圧電源３１に接続され、高電圧電源３１からの電圧を印加することで電位を固定する。たとえば、絶縁性基板（低誘電率基板）２４には、テフロン（登録商標）を用い、その表面に設けられる導電性領域２５として、導電性フィルムを貼り付けたものや、発砲スチロール表面にカーボンブラックを練りこんで、表面層を低抵抗化するか、あるいは、パッケージ樹脂と同程度の誘電率の樹脂表面に、導電性を与えた素材などを用いることができる。
【００８４】
図１９（Ａ）乃至図１９（Ｃ）に、その結果を比較したものを示す。なお、通常、絶縁基板としてＦＲ−４が用いられているが、その高周波での誘電損失などの物性値が明確に規定されていないので、比較に際しては、テフロン（登録商標）を用いている。
【００８５】
図１９（Ａ）乃至図１９（Ｃ）より、金属基板に関しては、減衰振動波形になっているが、高抵抗セラミックス、電磁波吸収シートでは、ほぼ、過制動波形に近くなっており、放電回路系での損失が大きくなっていることがわかる。
【００８６】
図２０は、非特許文献８における、ＩＣ内部と、回路系での電流経路を図示してあり、図２１は、本実施例における、ＩＣ内部と、回路系での電流経路を図示してある。図２０に示すように、ＩＣ１０と荷電板２０４間の容量、ＩＣ１０とグラウンド板５０４間の容量、荷電板２０４とグラウンド板５０４間での容量で、その中に電磁界が閉じ込められている。系の損失としては、放電抵抗のみ（FR-４基板を絶縁材として使用している場合には、その損失を含む）であることから、図１９（Ａ）に示すように、減衰振動になっている。図２０のように、その電流経路は、ＩＣから、容量結合で、荷電板へ向かった電流経路が大部分を占めていると推察できる。
【００８７】
本実施例では、ＣＤＭ放電電流での周波数帯域では、ＩＣ１０と荷電板２０間の容量の損失が大きく、その結果として、過制動になっており、電流経路は、図２１に示すように、荷電板２０へはないと言える。放電モデルでは、ＩＣ１０近傍には、絶縁基板２１しか存在しない場合を再現しているといえる。
【００８８】
さらに、本発明の別の実施例について説明する。上記実施例では、ＦＩ−ＣＤＭに即して説明したが、Ｄ−ＣＤＭについても適用できることは勿論である。図５は、Ｄ−ＣＤＭに関する基準電位板の構成を示す図である。基準電位板は接地電位に接続されており、不図示の外部電源から不図示のリレーを介して、パッケージ内部導体１２に電圧が供給される際に、この基準電位板との間での容量で電荷が蓄積される。
【００８９】
次に、本発明のさらに別の実施例を説明する。本実施例では、荷電板内の電位を任意に変えうるようにしている。
【００９０】
図８は、本発明の別の実施例の構成を示す図であり、ＣＤＭシミュレータの、荷電板部分を示す。荷電板は、周囲（４辺）の電極２３に個別に、異なる電圧を印加できるようにしている。それぞれの電極２３に供給する電圧を調節することで、パッケージ表面に電位分布を与えることができる。なお、ＩＣ１０の４辺に対応した４辺に限定されるものでなく、任意の組み合わせでも可能である。荷電板として、半導電性基板２６が用いられる。放電時の電磁波を吸収させるだけの厚さが基板２６にない場合には、側面から電位をとる。
【００９１】
あるいは、中央部分が最大電位になるようにできるので、実際の吸着パッドでの剥離帯電個所に対応するように、図９に示すように、中央部分とその周囲に電極を設けるようにしてもよい。
【００９２】
あるいは、ＩＣ１０の上部に、別途、図示されない電極を付加して、ＩＣ全体を覆うようにしてもよい。
【００９３】
図１０は、本発明のさらに別の実施例の構成を示す図である。本実施例では、高抵抗基板ではなく、誘電体（絶縁体）２７を用いている。荷電板として、誘電体（絶縁体）２７を用いている。その容量値は、パッケージ容量Ｃｐｋと比較して、十分低ければよく、例えば絶縁性セラミックスのうち、高誘電率セラミックスや、その他、高誘電率素材であれば良い。その抵抗率は、極度に高くない素材、絶縁性セラミックスは、半導電性セラミックスに比較して、その抵抗値は高いが、製造方法に依存した抵抗値のばらつきが少ないという利点がある。
【００９４】
したがって、その中で、電気抵抗率が１０１０〜１０１２Ω・ｃｍの範囲の、比較的抵抗値が低く、誘電率の高い素材が用いられる。電位は、高電圧電源３１に接続するだけでは均一に高電位にはならないので、図１０に示すように、誘電体（絶縁体）２７下面から、イオナイザ２８で帯電したイオン風を吹き付けて、帯電させる。パッケージ１３の周囲、荷電板裏面に、パッケージを囲むように金属電極２３を配置する。
【００９５】
通常、電気抵抗率が１０１０〜１０１２Ω・ｃｍの範囲の素材では、電位が均一になるための時定数は数秒以上とされている。
【００９６】
本実施例によれば、イオナイザ２８からのイオン風から、イオン電流を供給することで、金属電極２３内側での電位はより均一になり、イオン風の電流量を調節することで、時定数も低減できる。
【００９７】
図１１は、本発明のさらに別の実施例の構成を示す図である。図１１を参照すると、この実施例は、パッケージ表面を直接イオン化する構成とされている。誘電体２７よりなる支持台を備え、該支持台は、ＩＣ１０のパッケージ表面に相当する領域に開口部が設けられている。支持台裏面には金属電極２３が配設され、開口部分には、金属メッシュ（メッシュ電極）２９が配設され、両者とも、抵抗３３、スイッチ３２を介して高電圧電源３１に接続される。
【００９８】
支持台裏面側から、イオナイザ２８で、イオン風を送風する。メッシュ電極２９部分で電位が阻止され、パッケージ表面電位が、電源３１の電位よりも低い場合には、イオンがメッシュを通過するので、パッケージ表面が高電圧電源３１と同程度に電位に帯電する。
【００９９】
なお、非特許文献４などで説明されているＤ−ＣＤＭ試験においても、同様に適用できる。その場合は、装置構成上、荷電板ではなく、基準電位板として金属板を用いており、その電位が、抵抗素子を介して、基準電位に接続されているので、その基準電位板に対して、本発明が適用できる。
【０１００】
本発明のさらに別の実施例について以下に説明する。ＣＤＭシミュレータの等価回路モデルには、製品のＣＤＭ試験を推測できるようにすることが目的で、たとえば、非特許文献８では、図２２（Ａ）に示すような等価回路となっているとされている。しかし、われわれの実験では、放電電流のピーク値を高くするために、装置構造を変えて放電電流の変化を確認した。図２３（Ａ）、図２３（Ｂ）には、グラウンド板（ＦＩ−ＣＤＭでの）の大きさを変えた場合であるが、面積が狭い場合には、長く継続するテール部分が顕著になって、その分、ピーク値が低くなっていることがわかる。
【０１０１】
図２２（Ｂ）は、本発明の等価回路であり、本発明において、グラウンド板の容量Ｃｇｐと抵抗とで電荷が徐々にフレームグラウンドに流出していることが示されている。
【０１０２】
一方、通常のＪＥＤＥＣ規格（ＳＴＡＮＤＡＲＤ）準拠の波形では、接触用ポゴピンなどの寄生インダクタンス（図２２のＬｐｉｎ）が大きく、放電電流のピーク値（立ち上がり時間）を低くしている要因であることが推測された。
【０１０３】
そこで、本実施例では、これら影響を避けるような構造とした。その結果を、図２４に比較して示してある。図２４（Ａ）、図２４（Ｂ）は、グラウンド板（disk）の面積が大、小の放電電流をＪＥＤＥＣ準拠の波形と比較して示す図である。図２４（Ｂ）では、最小インダクタンスの場合の放電波形が示されている。図２４から、放電電流のピーク電流値は、ＪＥＤＥＣ規格（ＳＴＡＮＤＡＲＤ）準拠の２倍近くに達する。なお、実際の製品では、パッケージ状態でのインダクタンスや、入出力バッファでは、保護素子のインピーダンスが直列に加わるために、放電電流波形に対する影響は緩和されている。
【０１０４】
放電モデルと、本発明のＣＤＭシミュレータでの差は、グラウンド板とＩＣとの間の容量がＣＤＭシミュレータでは残っている、ということである。
【０１０５】
放電波形は、条件によっては、この容量との間で、共振回路的な動作が発生している場合もある。そこで、本実施例では、図２５（Ｂ）のグラウンド板６１(金属)に、電磁波吸収シートを取り付けた。図２５（Ａ）に、その比較を示す。図２５（Ａ）のグラフ（１）は、グラウンド板６１を金属、荷電板２０を金属、グラフ（２）はグラウンド板６１に電磁波吸収シート６３を配設し、荷電板２０を金属とした場合の電流の過渡特性を示している。電磁波吸収シート６３は表面抵抗が高く、このため、図２５（Ｂ）に示すように、電流はグラウンド板６１に広がりにくい。
【０１０６】
グラウンド板６１への電磁波吸収シート６３の取付効果を明確にするために、対策後では、荷電板２０側に電磁波吸収シートを取り付けた場合とほぼ同様の効果があることがわかる。ただし、グラウンド板６１側に、電磁波吸収シート取り付けた場合、電流の立ち上がり時間が、荷電板２０側に電磁波吸収シートを取り付けた場合よりも長くなる。
【０１０７】
これは、電流が横方向（グラウンド板６１の面内方向）に広がることにより、グラウンド板６１の電位が上昇するが、その電流経路のグラウンド板６１側のインピーダンスが高くなったためと考えている。
【０１０８】
そこで、本実施例では、その対策として、グラウンド板を、図２６（Ａ）に断面図、図２６（Ｂ）に上面図として示した構成としている。すなわち、グラウンド板６１のＩＣ対向面と反対側の面（裏面）には、追加グラウンド板６２を、垂直方向に配置する構成としている。なお、グラウンド板６１のＩＣ１０の対向面（表面）には、接触針４１を囲むようにして、電子波吸収シート（放電時の電磁波を吸収する）又は高抵抗基板６３が配設されている。グラウンド板６１に追加グラウンド板６２を追加したことにより、グラウンド板６１の容量を大きくし、早い、電流の立ち上がり時間を実現することができる。なお、追加グラウンド板６２は、着脱自在あるいは増設自在の形態としてもよいことは勿論である。なお、図２６（Ｂ）に示された例では、グラウンド板６１は、正方形形状とされているが、かかる構成に制限されるものでないことは勿論であり、例えば円盤であってもよい。
【０１０９】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成に限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形修正を含むことは勿論である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の一の実施例の装置の全体の構成を示す図である。
【図２】本発明の一実施例における荷電板の構成の変形例を示す図である。
【図３】本発明の一実施例における荷電板の構成の変形例を示す図である。
【図４】本発明の一実施例における荷電板の構成の変形例を示す図である。
【図５】本発明の実施例の充電基板の構成の変形例を示す図である。
【図６】本発明で用いられる低インダクタンスリレーの一実施例の構成を示す図である。
【図７】本発明で用いられる低インダクタンススイッチの一実施例の構成を示す図である。
【図８】本発明の別の実施例の荷電板の構成を示す図である。
【図９】本発明の別の実施例の荷電板の構成を示す図である。
【図１０】本発明のさらに別の実施例の荷電板の構成を示す図である。
【図１１】本発明のさらに別の実施例の荷電板の構成の変形例を示す図である。
【図１２】CDM放電モデルの等価回路を示す図である（従来技術）。
【図１３】誘電帯電モデルによるＣＤＭ破壊を説明するための図である（従来技術）。
【図１４】誘電帯電モデルによるＣＤＭ破壊を説明するための図である（従来技術）。
【図１５】パッケージ表面帯電によるＣＤＭ破壊を説明するための図である（従来技術）。
【図１６】直接充電型ＣＤＭシミュレータの構成を示す図である（従来技術）。
【図１７】ＦＩ−ＣＤＭシミュレータの構成を示す図である（従来技術）。
【図１８】リレーＦＩ−ＣＤＭシミュレータの構成を示す図である（従来技術）。
【図１９】（Ａ）、（Ｂ）、（Ｃ）は荷電板の金属、高抵抗セラミック、電磁波吸収シートを備えたものについて放電電流特性を示した図である。
【図２０】非特許文献８における、ＩＣ内部と、回路系での電流経路を示す図である。
【図２１】本実施例における、ＩＣ内部と、回路系での電流経路を示す図である。
【図２２】（Ａ）と（Ｂ）は非特許文献８と本実施例の等価回路をそれぞれ示す図である。
【図２３】（Ａ）と（Ｂ）は、グラウンド板の面積が小、大の放電電流をそれぞれ示す図である。
【図２４】（Ａ）と（Ｂ）は、グラウンド板の面積が大、小の放電電流をＪＥＤＥＣ準拠の波形と比較して示す図である。
【図２５】（Ａ）はＧＮＤ板と荷電板の組み合わせと放電電流波形、（Ｂ）は構成を示す図である。
【図２６】（Ａ）は本発明のさらに別の実施例の断面を示す図であり、（Ｂ）は（Ａ）の上面図である。
【符号の説明】
【０１１１】
１０  ＩＣ
１１  ピン（端子）
１２  内部導体
１３  パッケージ
２０  荷電板
２１  絶縁基板
２２  高抵抗基板
２３  電極
２４  低誘電率基板
２５  導電性領域
２６  半導電性基板
２７  誘電体（支持台）
２８  イオナイザ
２９  金属メッシュ
３１  高電圧電源
３２  スイッチ
３３  抵抗（保護用高抵抗素子）
４０  スイッチ
４１  接触針
４３  抵抗
６１  グラウンド板（ＧＮＤ板）
６２  追加グラウンド板
６３  電磁波吸収シート
６４  同軸線
２０１  絶縁体
２０２  金属
２０３  接地板
２０４  荷電板
２０５  高抵抗体（半導電性体）
３０１  高電圧電源
４０１  電磁石
４０２  上部電極
４０３  水銀
４０４  下部電極
４１０  スイッチ容器
４１１  接地棒
４１２  容器
４１３  水銀
４１４  絶縁体
４１５  抵抗
５０１  接触針（直接充放電用電極）
５０２  スイッチ
５０３  接地棒
５０４  接地板（グラウンド板）
【図１】
2006317432.tif 000003
【図２】
2006317432.tif 000004
【図３】
2006317432.tif 000005
【図４】
2006317432.tif 000006
【図５】
2006317432.tif 000007
【図６】
2006317432.tif 000008
【図７】
2006317432.tif 000009
【図８】
2006317432.tif 000010
【図９】
2006317432.tif 000011
【図１０】
2006317432.tif 000012
【図１１】
2006317432.tif 000013
【図１２】
2006317432.tif 000014
【図１３】
2006317432.tif 000015
【図１４】
2006317432.tif 000016
【図１５】
2006317432.tif 000017
【図１６】
2006317432.tif 000018
【図１７】
2006317432.tif 000019
【図１８】
2006317432.tif 000020
【図１９】
2006317432.tif 000021
【図２０】
2006317432.tif 000022
【図２１】
2006317432.tif 000023
【図２２】
2006317432.tif 000024
【図２３】
2006317432.tif 000025
【図２４】
2006317432.tif 000026
【図２５】
2006317432.tif 000027
【図２６】
2006317432.tif 000028