(57)【要約】【課題】  表示装置において、プロセス数の増加や、配線抵抗値の斑や画素全体に分布ができて輝度斑が発生しやすくなって表示能力が低下するのを抑える。【解決手段】  本発明の表示装置は、有機ＥＬ素子ＥＬ１０のカソード側（共通電極側）の構成を、一般的に作製が簡素にできる、画素全面にカソードを配置する構成にしながら、電圧指定方式の定電流駆動を行う。また、データ線と共通配線とを共用した電源配線ＰＷ２１０として、配線数を減らす。従来の画素構成よりも高精細で、レイアウトの自由度や、開口率を向上することができる。【選択図】  図２
2006106568.tif 000002
【特許請求の範囲】
【請求項１】
画像表示部上に複数の画素を有し、
上記各画素は、
電流量で発光量が制御される電気光学素子と、
上記電気光学素子に電流を供給するための第１の配線と、
上記第１の配線から上記電気光学素子に上記電流を流す経路の間に電気的に接続されるとともに、導通抵抗の制御端子を有する第１のスイッチング素子とを備えた表示装置において、
上記各画素は、
上記電気光学素子と上記第１の配線との間に電気的に接続されるとともに、導通または遮断用の制御端子を有する第２のスイッチング素子と、
一方の端子である第１端子が、一定の電圧を有する領域に接続され、電荷を蓄積し、蓄積した電荷に応じた電圧を上記第１のスイッチング素子の導通抵抗の制御電圧として用いるための容量と、
上記第１の配線と上記電気光学素子との間に一方が電気的に接続され、もう一方は上記容量から上記第１のスイッチング素子の導通抵抗の制御端子に至る電荷供給経路上に接続されるとともに、導通または遮断用の制御端子を有し、遮断によって上記容量に蓄積した電荷を保持させる第３のスイッチング素子と、
上記各画素の第２のスイッチング素子の制御端子に導通または遮断用の制御電圧を印加する第２の配線と、
上記各画素の第３のスイッチング素子の制御端子に導通または遮断用の制御電圧を印加する第３の配線とを備えており、
上記第１の配線の末端に、各画素の駆動開始から終了までの間の時期に応じて、
画像信号に応じた電圧である表示信号電圧の、上記第１のスイッチング素子の導通抵抗の制御端子への印加と、
上記電気光学素子を駆動する電流を供給するための電圧である駆動用電圧の、上記電気光学素子への印加とを切り替える画素制御部が備えられていることを特徴とする表示装置。
【請求項２】
上記画素制御部は、
上記電気光学素子に上記駆動用電圧を供給するための駆動用電圧源と、
上記表示信号電圧の電圧印加の代わりに、上記電気光学素子を非発光状態にするために上記第１のスイッチング素子を遮断状態にさせる電圧である非発光用電圧を上記スイッチング素子に印加する非発光用電圧源とを切り替え可能に備えていることを特徴とする請求項１に記載の表示装置。
【請求項３】
上記画素制御部は、
画像信号に応じて所定の電流を書き込むために、上記各画素にアナログの定電圧を供給する表示信号電圧源と、
画像信号に応じて、上記表示信号電圧源から供給される電圧を変圧することで、上記表示信号電圧を作る電圧作成部とを備えたことを特徴とする請求項１に記載の表示装置。
【請求項４】
上記電気光学素子の、上記第１の配線とは逆の側の端子は、共通の端子である共通端子として、全画素の全面にわたって形成されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
上記第１端子は、上記共通端子に接続されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
上記第１、第２、および第３のスイッチング素子は、結晶化された薄膜トランジスタ素子であることを特徴とする請求項１に記載の表示装置。
【請求項７】
上記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１に記載の表示装置。
【請求項８】
上記画素は、トップエミッション構造であることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電気光学素子を用いたアクティブマトリクス型の表示装置に関するものである。さらに詳しくは、画素の精細性、開口率を向上するための画素構成の最適技術に関するものである。
【背景技術】
【０００２】
近年、有機ＥＬ（Electro Luminescence）ディスプレイ、無機ＥＬディスプレイやＬＥＤ（Light Emitting Diode）ディスプレイ、ＦＥＤ（Field Emission Display）等の素子に流される電荷量（電流量）に応じてその発光量が制御される電気光学素子を用いた研究が活発に行われている。特に有機ＥＬディスプレイは、低電圧・低消費電力で発光可能であり、さらにバックライトが不要な分、液晶より薄型を実現できるディスプレイとして、携帯機器への応用商品として注目されている。その有機ＥＬ素子の駆動方法として、単純マトリクス方式とアクティブマトリクス方式があるが、前者は構造が単純であるが大型で高精細なディスプレイの実現が困難なために、アクティブマトリクス方式の開発が盛んに行われている。このアクティブマトリクス回路で駆動する際に、有機ＥＬ素子に流れる電流を制御するために用いられるアクティブ素子（スイッチング素子）としては、ダイオードやＭＩＭ（Metal Insulator Metal）があるが、スイッチ特性が優れた薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と略する）がより好ましく用いられる。このＴＦＴのシリコン膜はアモルファスであってもよいが、より小型で、アモルファスよりも電流を多く流せて駆動できる、多結晶シリコンや連続粒界結晶シリコン（Continuous Grain Silicon：以下「ＣＧシリコン」と略する）や、単結晶シリコン等の結晶化されたシリコン膜が好まれている。
【０００３】
この従来画素の動作としては、電圧指定方式の定電流駆動であり、順に、ＴＦＴＱ１の閾値Ｖｔを補正する期間、Ｑ１のゲート電位にデータ電圧を書き込む期間、発光期間、のように動作する。この動作原理は非特許文献２に記載されている。
【０００４】
この上記多結晶シリコンやＣＧシリコン等を用いたＴＦＴをスイッチング素子とし、上記有機ＥＬ素子を電気光学素子として用いた非特許文献１の画素回路構成例を図２３に示す。
【０００５】
図２３の画素Ａｉｊ内には、有機ＥＬ素子ＥＬ１と、複数の電圧を選択できる供給電源の電圧線ＰＷ２００と、有機ＥＬ素子に所定の電流値を流すように駆動する駆動用ＴＦＴＱ１と、Ｑ１のゲート電圧を保持するための容量Ｃ１と、容量Ｑ１の電荷を保持するまたは放電するためのＴＦＴＱ３と、Ｑ３のＴＦＴを導通／遮断する信号を送るゲート配線Ｇｉ３００と、有機ＥＬ素子に所望の電流を流れるようにＱ１のゲート電圧を変化させる電圧Ｖｄａｔａを与えるデータ線Ｄｉ５００と、データ線Ｄｉ５００からの電圧をＱ１に与えるか与えないかを決めるスイッチＴＦＴＱ２と、Ｑ２のＴＦＴを導通／遮断する信号を送るゲート配線Ｅｉ１００と、グランド（０Ｖ）に接続された共通配線５００が配置されている。
【０００６】
この従来画素の動作としては図２４に示すように、ＴＦＴＱ１の閾値Ｖｔを補正する期間、Ｑ１のゲート電位にデータ電圧を書き込む期間、発光期間と動作する。この動作原理は非特許文献２に詳しく記載されている電圧指定方式の定電流駆動と同様の原理なのでここでは詳細な動作の説明は省くが、書き込み期間終了時においてＴＦＴＱ１のゲート・ソース間の電位差をＶｔ＋Ｖｄａｔａとすることにより、発光期間に所望の電流が有機ＥＬ素子ＥＬ１へ供給される。
【０００７】
なお、電圧指定方式の定電流駆動の一般的特徴としては、有機ＥＬ素子の発光量を制御するＴＦＴの閾値を電圧の書き込みによって補正することで、表示品位を高め、書き込み時間を電流で書き込むよりも短くすることができ、かつ階調表示に定電流を用いて有機ＥＬ素子を発光させることによって、定電圧駆動を用いて有機ＥＬ素子を発光させるよりも発光の半減寿命が数倍延びることが挙げられる。
【０００８】
さらに、この有機ＥＬ素子の基本的構成および材料等については、非特許文献２等で発表されているので、ここではその詳細な説明は省略する。
【０００９】
この前記図２３（非特許文献１）の画素回路構成および駆動方法では、非特許文献２の構成に比べ、画素内のＴＦＴ数や容量数が少ないため、画素の歩留まり向上や高精細化に効果がある。
【００１０】
また、他には、特許文献１に記載のものがある。
【非特許文献１】SID '03 DIGEST, pp.10-13, "TFT AMOLED Pixel Circuits and Driving Methods"
【非特許文献２】「有機ＥＬディスプレイにおける材料技術と素子の作製」,pp.93-104,pp.185-188,（株）技術情報協会（発行日２００２年１月３１日）
【特許文献１】特表２００２−５１４３２０号公報（公開日平成１４年５月１４日）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記図２３（非特許文献１）の画素回路構成および駆動方法では、配線数が多く、画素の開口率やレイアウトの配置の自由度が低い。
【００１２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、画素内のＴＦＴ数や容量数を抑えて、画素の歩留まり向上や高精細化に効果があり、かつ、配線数の増加を抑えて、画素の開口率やレイアウトの配置の自由度を高めることができる表示装置を実現することにある。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明に係る表示装置は、画像表示部上に複数の画素を有し、上記各画素は、電流量で発光量が制御される電気光学素子と、上記電気光学素子に電流を供給するための第１の配線と、上記第１の配線から上記電気光学素子に上記電流を流す経路の間に電気的に接続されるとともに、導通抵抗の制御端子を有する第１のスイッチング素子とを備えた表示装置において、上記各画素は、上記電気光学素子と上記第１の配線との間に電気的に接続されるとともに、導通または遮断用の制御端子を有する第２のスイッチング素子と、一方の端子である第１端子が、一定の電圧を有する領域に接続され、電荷を蓄積し、蓄積した電荷に応じた電圧を上記第１のスイッチング素子の導通抵抗の制御電圧として用いるための容量と、上記第１の配線と上記電気光学素子との間に一方が電気的に接続され、もう一方は上記容量から上記第１のスイッチング素子の導通抵抗の制御端子に至る電荷供給経路上に接続されるとともに、導通または遮断用の制御端子を有し、遮断によって上記容量に蓄積した電荷を保持させる第３のスイッチング素子と、上記各画素の第２のスイッチング素子の制御端子に導通または遮断用の制御電圧を印加する第２の配線と、上記各画素の第３のスイッチング素子の制御端子に導通または遮断用の制御電圧を印加する第３の配線とを備えており、上記第１の配線の末端に、各画素の駆動開始から終了までの間の時期に応じて、画像信号に応じた電圧である表示信号電圧の、上記第１のスイッチング素子の導通抵抗の制御端子への印加と、上記電気光学素子を駆動する電流を供給するための電圧である駆動用電圧の、上記電気光学素子への印加とを切り替える画素制御部が備えられていることを特徴としている。
【００１４】
上記の構成により、上記第１の配線の末端から、各画素の駆動開始から終了までの間の時期に応じて、表示信号電圧と駆動用電圧とを切り替えて印加する。
【００１５】
そのため、各画素の駆動開始から終了までの間の、ある時期には、表示データに応じた電圧である表示信号電圧を電気光学素子に印加し、またある時期には、電気光学素子を駆動するための電圧である駆動用電圧を電気光学素子に印加することができる。
【００１６】
非特許文献１のような、従来の電気光学素子、スイッチング素子、容量等の配置を用いた場合は、表示信号電圧と駆動用電圧はそれぞれ専用の配線を設けなければ、不具合なく電圧指定方式の定電流駆動を行うことができない。これに対し、本発明では、上記のような電気光学素子、スイッチング素子、容量等の構成を採用することによって、表示信号電圧と駆動用電圧とを兼用することが可能となる。
【００１７】
したがって、配線数の増加を抑えることができるので、画素の開口率やレイアウトの配置の自由度を高めることができる。
【００１８】
また、非特許文献１同様、画素内のＴＦＴ数や容量数を抑えて、画素の歩留まり向上や高精細化に効果がある。
【００１９】
それゆえ、画素内のＴＦＴ数や容量数を抑えて、画素の歩留まり向上や高精細化に効果があり、かつ、配線数の増加を抑えて、画素の開口率やレイアウトの配置の自由度を高めることができるという効果を奏する。
【００２０】
例えば、画素制御部においては、表示信号電圧源によって画素の発光時に該画素が所望の発光輝度になるよう、上記第１のスイッチング素子の制御端子に電圧を書き込み、その後駆動用電圧源に切り替えることによって、該画素が所望の輝度を出力できる。また、該画素が非発光表示（黒表示）を行う場合は、該画素の書き込み時間に非発光用電圧源を接続して非発光表示の書き込みを行うことができる。
【００２１】
また、本発明に係る表示装置は、上記の構成に加えて、上記画素制御部は、上記電気光学素子に上記駆動用電圧を供給するための駆動用電圧源と、上記表示信号電圧の電圧印加の代わりに、上記電気光学素子を非発光状態にするために上記第１のスイッチング素子を遮断状態にさせる電圧である非発光用電圧を上記スイッチング素子に印加する非発光用電圧源とを切り替え可能に備えていることを特徴としている。
【００２２】
上記の構成により、画素制御部は、駆動用電圧源と非発光用電圧源とを備えている。
【００２３】
したがって、上記の構成による効果に加えて、画素が非発光表示（黒表示）を行う場合は、該画素の書き込み時間に上記電圧源回路ｙを接続して非発光表示の書き込みを行うことができるという効果を奏する。
【００２４】
また、本発明に係る表示装置は、上記の構成に加えて、上記画素制御部は、画像信号に応じて所定の電流を書き込むために、上記各画素にアナログの定電圧を供給する表示信号電圧源と、画像信号に応じて、上記表示信号電圧源から供給される電圧を変圧することで、上記表示信号電圧を作る電圧作成部とを備えたことを特徴としている。
【００２５】
上記の構成により、画素制御部は表示信号電圧源と電圧作成部とを備えている。
【００２６】
したがって、上記の構成による効果に加えて、簡単な構成で、画素の発光輝度を所望の値に制御することができるという効果を奏する。
【００２７】
また、本発明に係る表示装置は、上記の構成に加えて、上記電気光学素子の、上記第１の配線とは逆の側の端子は、共通の端子である共通端子として、全画素の全面にわたって形成されていることを特徴としている。
【００２８】
上記の構成により、上記電気光学素子の共通端子は、全画素の全面にわたって形成されている。該端子とは、例えば、有機ＥＬ素子のカソード、またはアノードである。
【００２９】
したがって、上記共通端子を、縞模様や水玉模様状に形成するのと比べて、簡素に作製でき、抵抗の分布を小さくすることができる。それゆえ、上記の構成による効果に加えて、上記共通端子のプロセスに起因する製造コストの増加や歩留まりの低下や装置作成の困難さを低減することができるという効果を奏する。
【００３０】
また、本発明に係る表示装置は、上記の構成に加えて、上記第１端子は、上記共通端子に接続されていることを特徴としている。
【００３１】
上記の構成により、上記第１端子は、上記共通端子に接続されている。
【００３２】
したがって、上記の構成による効果に加えて、余計な共通配線をレイアウトしなくて済む分、好ましい形態となるという効果を奏する。
【００３３】
また、本発明に係る表示装置は、上記の構成に加えて、上記第１、第２、および第３のスイッチング素子は、結晶化された薄膜トランジスタ素子であることを特徴としている。
【００３４】
上記の構成により、第１、第２、及び第３のスイッチング素子は、結晶化された薄膜トランジスタ素子である。
【００３５】
したがって、上記の構成による効果に加えて、より高精細な画素を実現することができる。という効果を奏する。
【００３６】
また、本発明に係る表示装置は、上記の構成に加えて、上記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴としている。
【００３７】
上記の構成により、上記電気光学素子は、有機エレクトロルミネッセンス素子である。
【００３８】
したがって、上記の構成による効果に加えて、表示能力に優れたディスプレイを提供できるという効果を奏する。
【００３９】
また、本発明に係る表示装置は、上記の構成に加えて、上記画素は、トップエミッション構造であることを特徴としている。
【００４０】
上記の構成により、上記画素は、トップエミッション構造である。
【００４１】
したがって、上記の構成による効果に加えて、本発明のトップエミッション構造の画素構成では、開口率をボトムエミッション構造と同じくらい維持しながら、高精細なピッチの画素をレイアウトすることができるという効果を奏する。
【発明の効果】
【００４２】
以上のように、本発明に係る表示装置は、上記各画素は、上記電気光学素子と上記第１の配線との間に電気的に接続されるとともに、導通または遮断用の制御端子を有する第２のスイッチング素子と、一方の端子である第１端子が、一定の電圧を有する領域に接続され、電荷を蓄積し、蓄積した電荷に応じた電圧を上記第１のスイッチング素子の導通抵抗の制御電圧として用いるための容量と、上記第１の配線と上記電気光学素子との間に一方が電気的に接続され、もう一方は上記容量から上記第１のスイッチング素子の導通抵抗の制御端子に至る電荷供給経路上に接続されるとともに、導通または遮断用の制御端子を有し、遮断によって上記容量に蓄積した電荷を保持させる第３のスイッチング素子と、上記各画素の第２のスイッチング素子の制御端子に導通または遮断用の制御電圧を印加する第２の配線と、上記各画素の第３のスイッチング素子の制御端子に導通または遮断用の制御電圧を印加する第３の配線とを備えており、上記第１の配線の末端に、各画素の駆動開始から終了までの間の時期に応じて、画像信号に応じた電圧である表示信号電圧の、上記第１のスイッチング素子の導通抵抗の制御端子への印加と、上記電気光学素子を駆動する電流を供給するための電圧である駆動用電圧の、上記電気光学素子への印加とを切り替える画素制御部が備えられている構成である。
【００４３】
これにより、配線数の増加を抑えることができるので、画素の開口率やレイアウトの配置の自由度を高めることができる。また、非特許文献１同様、画素内のＴＦＴ数や容量数を抑えて、画素の歩留まり向上や高精細化に効果がある。それゆえ、画素内のＴＦＴ数や容量数を抑えて、画素の歩留まり向上や高精細化に効果があり、かつ、配線数の増加を抑えて、画素の開口率やレイアウトの配置の自由度を高めることができるという効果を奏する。
【発明を実施するための最良の形態】
【００４４】
本実施形態においては、電流量で発光量が制御される電気光学素子として、有機ＥＬ素子（有機エレクトロルミネッセンス素子）を用いている。
【００４５】
本発明に用いられる各スイッチング素子は、結晶化された薄膜トランジスタ素子である。これらのスイッチング素子は、前記従来例で示したようなダイオードやＭＩＭ（Metal Insulator Metal）、アモルファスシリコンＴＦＴでも可能であるが、スイッチ特性に優れ、アモルファスＴＦＴよりも小さいサイズで電流を多く流せる多結晶シリコンＴＦＴやＣＧシリコンＴＦＴ、単結晶シリコンＴＦＴなどでの結晶性ＴＦＴ構成がより好ましく、以下の実施の形態ではその一例としてＣＧシリコンＴＦＴを用いている。
【００４６】
さらに以下の実施の形態で用いる電気光学素子に関しても、一例として用いている有機ＥＬ素子の構成については非特許文献２等で発表されているのでここではその詳細な説明は省略する。
【００４７】
本実施形態の表示装置は、画素サイズが１６６ＰＰＩの（Pixel Per Inch）ＱＶＧＡ（３２０×２４０ドット）で構成されている。ただし特に限定されるものではない。
【００４８】
表示装置は基本的に、図１に示すようなＩ×Ｊのマトリクス状に配置された画像表示部１００中の画素へ、選択信号出力部（ゲート部）１０１の信号および画像信号出力部（ソース部）１０２で決められた所定の電圧を供給する構成である。画像信号出力部１０２および選択信号出力部１０１はそれぞれ信号線駆動回路（ソースドライバ）、走査線駆動回路（ゲートドライバ）であり、公知の構成を利用して適宜構成できるので、詳しい説明は省略する。
【００４９】
電圧供給部１０４は、所定の定電圧をソース部の各画素ラインへ供給するために、該所定の定電圧を画像信号出力部１０２に供給するようになっている。画像信号出力部１０２へは、上記定電圧と、画像信号（表示すべきユーザデータ）とが入力され、その値に応じて、後述のアナログ電圧発生回路（電圧作成部）１０５によって、画素に印加する電圧が作成されるようになっている。なお、電圧供給部１０４と画像信号出力部１０２とは後述する。
【００５０】
駆動信号発生部１０３は、後述のように、電圧供給部１０４内の電圧源の電圧のうちでどれを画素に供給するかの切り替えを行うものであり、適宜、公知の技術を利用して、例えばクロック信号をカウンタで計数する等することで、製造時に設定された所定のタイミングで上記切り替えを行うように作成すればよい。
【００５１】
図２に、本実施の形態に係る表示装置の画素回路Ｐｉｊを示す。画素回路はマトリクス状に配置されており、画素回路Ｐｉｊは画素１つ分を示し、ＲＧＢの各画素があればその１つ分を示す。なお、図では、駆動信号発生部１０３等は省略している。すなわち、ｉは縦方向の画素の番号を示し、ｊは横方向の画素の番号を示す。すなわち、画面左上隅から右方向にＰ１１、Ｐ１２、Ｐ１３、…、Ｐ１Ｊと続き、その１つ下の段でＰ２１、Ｐ２２、Ｐ２３、…、Ｐ２Ｊと続く。以下同様であり、最下段ではＰＩ１、ＰＩ２、ＰＩ３、…、ＰＩＪである。ただし、ここで、Ｉ、Ｊはそれぞれ縦方向、横方向の画素の個数であり、ＱＶＧＡ（３２０×２４０ドット）であればＩ＝３２０、Ｊ＝２４０である。なお、Ｐ１２３など、紛らわしい場合はＰ（１２、３）、Ｐ（１、２３）などのようにも表すこととする。
【００５２】
画素回路Ｐｉｊには、電流駆動型の有機ＥＬ素子ＥＬ１０（電気光学素子）、ｐ型のＴＦＴ素子Ｑ１０（第１のスイッチング素子）、ｐ型のＴＦＴ素子Ｑ２０（第２のスイッチング素子）、ｎ型のＴＦＴ素子Ｑ３０（第３のスイッチング素子）、容量Ｃ１０、ゲート配線Ｅｉ１１０（第２の配線）、電源配線ＰＷ２１０（第１の配線）、および制御配線Ｇｉ３１０（第３の配線）が配置されている。前記ｎ型のＴＦＴ素子Ｑ３０としては、電荷保持能力に優れたＬＤＤ（Lightly Doped Drain）構造を採用している。
【００５３】
電源配線ＰＷ２１０にＴＦＴ素子Ｑ１０が接続されている。ＴＦＴ素子Ｑ２０のゲート端子はゲート配線Ｅｉ１１０に接続されている。また、ＴＦＴ素子Ｑ１０と電源配線ＰＷ２１０との接続点と反対側に、ＴＦＴ素子Ｑ２０と有機ＥＬ素子ＥＬ１０とが直列に接続されている。有機ＥＬ素子ＥＬ１０のアノード（陽極）側（Indium Tin Oxide：ＩＴＯ等の透明電極を使用）はＴＦＴ素子Ｑ２０側と接続されており、有機ＥＬ素子のカソード側（例えばＡｌ−Ｌｉ等の金属）には共通電極５１０が配置されている。有機ＥＬ素子ＥＬ１０のアノード側は、ＩＴＯ（Indium Tin Oxide）等の透明電極を使用できる。有機ＥＬ素子のカソード側は、例えばＡｌ−Ｌｉ等の金属電極を使用できる。
【００５４】
有機ＥＬ素子ＥＬ１０の、電源配線ＰＷ２１０とは逆の側の端子は、共通の端子である共通端子として、全画素の全面にわたって形成されている。すなわち、カソード側の共通電極５１０が全画素共通に使用できるよう、カソード側は画素全面に電極を配置する構成となっており、作製が簡素にできる一般的な構成のため、従来例よりも好ましい形態となっている。さらに、容量Ｃ１０の、一方の端子である第１端子は、上記共通端子に接続されている。この第１端子とは、容量Ｃ１０の、ＴＦＴ素子Ｑ１０のゲート（導通抵抗の制御端子）に接続されていない側である。
【００５５】
このように、電源配線ＰＷ２１０は、有機ＥＬ素子ＥＬ１０に電流を供給するための第１の配線である。ＴＦＴ素子Ｑ１０は、電源配線ＰＷ２１０から有機ＥＬ素子ＥＬ１０に上記電流を流す経路の間に電気的に接続されるとともに、導通抵抗の制御端子（ゲート）を有する第１のスイッチング素子である。すなわち、この制御端子は、Ｑ２０、Ｑ３０の制御端子と異なり、導通／遮断の二者択一ではない。ＴＦＴ素子Ｑ２０は、有機ＥＬ素子ＥＬ１０と電源配線ＰＷ２１０との間に電気的に接続されるとともに、導通または遮断用の制御端子（ゲート）を有する第２のスイッチング素子である。
【００５６】
容量Ｃ１０は、一方の端子である第１端子が、一定の電圧を有する領域に接続され、電荷を蓄積し、蓄積した電荷に応じた電圧をＴＦＴ素子Ｑ１０の導通抵抗の制御電圧として用いるためのものである。ここでは、一定の電圧を有する領域とは、共通電極５１０である。
【００５７】
ＴＦＴ素子Ｑ３０は、電源配線ＰＷ２１０と有機ＥＬ素子ＥＬ１０との間に一方が電気的に接続され、もう一方は上記容量Ｃ１０からＴＦＴ素子Ｑ１０の導通抵抗の制御端子に至る電荷供給経路上に接続されるとともに、導通または遮断用の制御端子（ゲート）を有し、遮断によって上記容量Ｃ１０に蓄積した電荷を保持させる第３のスイッチング素子である。
【００５８】
ゲート配線Ｅｉ１１０は、上記各画素のＴＦＴ素子Ｑ２０の制御端子に導通または遮断用の制御電圧を印加する第２の配線である。制御配線Ｇｉ３１０は、上記各画素のＴＦＴ素子Ｑ３０の制御端子に導通または遮断用の制御電圧を印加する第３の配線である。
【００５９】
電圧供給部１０４と画像信号出力部１０２とから、画素制御部１０６が構成されている。すなわち、画素制御部１０６は、電源配線ＰＷ２１０の末端にあって、各画素の駆動開始から終了までの間の時期に応じて、
画像信号に応じた電圧である表示信号電圧の、ＴＦＴ素子Ｑ１０の導通抵抗の制御端子（ゲート）への印加と、
有機ＥＬ素子ＥＬ１０を駆動する電流を供給するための電圧である駆動用電圧の、有機ＥＬ素子ＥＬ１０への印加と、
を切り替えるものである。電圧供給部１０４は、それぞれ定電圧の電圧を供給する電圧源としての電流供給用電圧源回路１０４ｘ（駆動用電圧源）、スイッチ遮断用電圧源回路１０４ｙ（非発光用電圧源）、アナログ電圧供給用電源回路１０４ｚ（表示信号電圧源）を有している。電流供給用電圧源回路１０４ｘ、スイッチ遮断用電圧源回路１０４ｙはそれぞれ、駆動用電圧、非発光用電圧を供給するものである。非発光用電圧とは、非発光時（黒表示時）に、表示信号電圧の電圧印加の代わりに、有機ＥＬ素子ＥＬ１０を非発光状態にするためにＴＦＴ素子Ｑ１０を遮断状態にさせるときに供給する電圧である。アナログ電圧供給用電源回路１０４ｚは、アナログ電圧発生回路（電圧作成部）１０５と合わせて、表示信号電圧を供給するものであり、画像信号に応じて所定の電流を書き込むために、各画素にアナログの定電圧を供給するものである。なお、詳しくは後述する。このように、電源配線ＰＷ２１０の末端にはこの画素制御部１０６が接続されており、電流供給用電圧源回路１０４ｘ、スイッチ遮断用電圧源回路１０４ｙ、アナログ電圧供給用電源回路１０４ｚがＰＷ２１０の配線と切り替え可能に接続されている。
【００６０】
また、前記容量Ｃ１０の一方は、有機ＥＬ素子ＥＬ１０のカソードを介して共通電極５１０に接続されている。共通電極５１０とは、電圧源（対向電源）のことであり、図４の構成では０Ｖまたはグランドに設定される。すなわち、容量Ｃ１０の一方が有機ＥＬ素子ＥＬ１０のカソード（全画素共通の陰極、図５に示す金属薄膜５３）に接続されており、そのカソードが共通電極５１０に接続されるということである。
【００６１】
前記図２３（非特許文献１）の画素回路構成および駆動方法では、複数の画素を有する表示装置とした場合、カソード側をゲート線方向に配線する必要がある。この配線を実現する方法としては、カソードを、ゲート線方向の各画素に沿って平行に縞模様型に配置する、或いは、ＴＦＴ基板の反対側に配置されるカソードを、隣り合う画素に接触しないよう各画素に水玉模様型に作製し、そのカソードをＴＦＴ基板の図２３のＥｉやＧｉのようなゲート線とコンタクトして配置する方法が考えられる。
【００６２】
しかしながら、上記のような方法では、プロセス数の増加による製造コストの増加や、マスク精度の低下や、有機ＥＬ素子等の発光素子上でエッチングをすることによる歩留まりの低下、その他、配線抵抗値の斑や画素全体に分布ができて輝度斑が発生しやすくなるなどの問題があり、上記のような画素回路構成で表示装置を作製することは現実的には難しい。
【００６３】
これに対し、本実施形態では、カソードは、画素全面に一様に形成・配置されているので、縞模様や水玉模様状に形成するのと比べて簡素に作製でき、抵抗の分布を小さくすることができる。それゆえ、カソードのプロセスに起因する製造コストの増加や歩留まりの低下や表示装置作成の困難さを低減することができる。
【００６４】
また、一例として、上記画素構成の画素回路Ｐｉｊを２×３画素並べて配置したときの表示装置の回路構成を図３に示す。
【００６５】
電圧供給部１０４の内部には、電流供給用電圧源回路１０４ｘ、スイッチ遮断用電圧源回路１０４ｙ、アナログ電圧供給用電源回路１０４ｚが設けられている。電流供給用電圧源回路１０４ｘ、スイッチ遮断用電圧源回路１０４ｙ、アナログ電圧供給用電源回路１０４ｚから出力される電圧については後述する。
【００６６】
画像信号出力部１０２の内部には、画素に供給する電源配線の本数をｎ（図３ではｎ＝３）とすると、画素ライン毎にｎ個の「単位」画像信号出力部ＶＳ１、ＶＳ２、…、ＶＳｎが設けられている。図３では、ＶＳ１は画素Ｐ１１・Ｐ２１用の単位画像信号出力部であり、ＶＳ２は画素Ｐ１２・Ｐ２２用の単位画像信号出力部であり、ＶＳ３は画素Ｐ１３・Ｐ２３用の単位画像信号出力部である。
【００６７】
さらに、アナログ電圧発生回路（電圧作成部）１０５は、外部から入力される画像信号に応じて、表示信号電圧源である、電圧供給部１０４のアナログ電圧供給用電源回路１０４ｚから供給される電圧を所望の電圧に変圧させることで表示信号電圧を作る役割を持っており、画素毎に所望の電圧を書き込むような構成となっている。この１０５は、例えば液晶用ドライバで使用されているＲ−ＤＡＣ方式（抵抗分割デジタル−アナログ変換方式）等のように、数本の基準電圧を元に、抵抗を分割利用して階調電圧を作り出す回路等を適宜採用できる。
【００６８】
画素内に複数の配線と３つのアクティブ素子と１つの容量と電気光学素子を有する従来の画素構成においては、表示品位や光学素子の発光寿命に優れた効果のある電圧指定方式の定電流駆動を行う場合は、カソード側をゲート線方向に配線する必要があるため、プロセス数の増加や、配線抵抗値の斑や画素全体に分布ができて輝度斑が発生しやすくなり、上記のような画素回路構成で表示能力に優れた表示装置を作製することは現実的には難しいという問題点がある。
【００６９】
そこで、本実施形態では、電圧指定方式の定電流駆動を行い、カソード側（共通電極側）を、一般的に作製が簡素にできる画素全面にカソードを配置する構成にする。また、従来の画素回路構成のデータ線と共通配線を統一して用い、配線数を減らしている。それによって、上記問題点を解決しながら、かつ従来の画素構成よりも高精細で、レイアウトの自由度や開口率の向上した表示装置を実現することが可能である。
【００７０】
この場合の画素であって、ＴＦＴ素子Ｑ２０および有機ＥＬ素子１０付近の構造を図４に示す。同図に示すように、本実施形態では、各画素は、ＳｉＯ2膜で表面をコーティングしてあるガラス基板６０上に、ＳｉＯ2膜５９、ＳｉＯ2／ＳｉＮx膜５８、ＳｉＮx膜５７がこの順に積層されている。そしてその内部において、上記ＳｉＯ2膜５９を介して、ＣＧシリコン薄膜５２とゲート電極５１とが積層され、ゲート電極５１の上に、上記ＳｉＯ2／ＳｉＮx膜５８を介して電源線電極１２が積層されている。その上にポリイミド膜（ＰＩ）５５、透明導電膜（アノード）５４、有機ＥＬ素子２０、金属薄膜（カソード）５３が、画像表示部１００の全画素にわたって積層されている。その一部では、有機ＥＬ素子２０が、透明導電膜５４を介して、電源線電極１２と接続されている。上記ゲート電極５１、ＣＧシリコン薄膜５２とその間のＳｉＯ2膜５９でＴＦＴ素子Ｑ２０が形成されている。透明導電膜５４の材料の例としては、ＩＴＯ等が挙げられる。金属薄膜５３の材料の例としては、Ａｌ−Ｌｉ等が挙げられる。
【００７１】
図中、矢印は、ＥＬ発光の光取り出し方向である。また、矢印の幅は、光を取り出せる幅（面積）に対応させて描いてある。すなわち、矢印の幅が広いほど、光を取り出せる幅（面積）が広いということである。他の図も同様である。上記のような構成で表示装置を実現すると、従来よりも開口率を向上することができるため、特にＴＦＴ基板側の方に向かって有機ＥＬ素子の発光を外部へ取り出す図４のようなボトムエミッション構造では好ましい様態となる。
【００７２】
ゲート電極５１を用いて、Ｇｉ３１０やＥｉ１１０の配線が形成されている。また、電源線電極１２を用いて、ＰＷ２１０や、ＴＦＴ同士をつなぐ線が形成されている。
【００７３】
また、この場合の画素であって、容量Ｃ１０付近の構造を図５に示す。同図に示すように、上記ゲート電極５１、ＣＧシリコン薄膜５２とその間のＳｉＯ2膜５９で容量Ｃ１０が形成されている。この部位では、ゲート電極５１は、ゲート電極・電源線電極コンタクト１５および電源線電極１２を介して、上記金属薄膜（カソード）５３と接続されている。
【００７４】
容量の一方であるゲート電極５１は、直接金属薄膜５３とコンタクトをとってもよいが、ゲート電極５１と金属薄膜５３の層間が深いため、歩留まりや開口率等に悪影響しやすくなる。これは、層が深いほどコンタクトを空ける穴（円錐型に空く）を大きくとらなければならないからである。そのため、一旦ゲート電極５１と電源線電極１２とでコンタクトをとり、次に電源線電極１２と金属薄膜５３とでコンタクトをとるように構成することができる。
【００７５】
このように、例えば本発明で容量に用いているゲート電極５１・ＣＧシリコン薄膜５２間のゲート側に、電源線電極１２の一部とのコンタクトをとり、その電源線電極１２と金属薄膜（カソード）５３とをコンタクトすることによって、容量Ｃ１０の一方をカソードにコンタクトできるようにしている。それによって、容量用に共通配線を画素内に用意する必要がなくなるので、より開口率を増やすこともできる。なお、ここでの容量の取り方はゲート電極５１・ＣＧシリコン薄膜５２間としているが、この層間に限られることなく、例えばゲート電極５１・電源線電極１２間であってもよい。
【００７６】
また、図４の構成を、トップエミッション構造に変更した場合の構造を図６に示す。図４の構成とは、カソードとアノードとの配置は同じであるが、金属薄膜（カソード）５３、透明導電膜（アノード）５４をそれぞれ、酸化インジウム・酸化亜鉛（ＩＺＯ：Indium Zinc Oxide）等を用いた透明導電膜（カソード）６１、アルミニウムやモリブデン等を用いた金属薄膜（アノード）６２に変えた点が異なる。この構成では、画素の、広い領域から、ＥＬ発光の光を取り出すことができる。
【００７７】
すなわち、上記の画素構成のように、従来よりも画素内の配線等を減らし、レイアウトの自由度も向上することができることにより、より高精細な画素を実現できる。特にＴＦＴ基板の反対側から有機ＥＬ素子の発光を外部へ取り出すトップエミッション構造の画素構成では、開口率をボトムエミッション構造よりも大きくとることができ、高精細なピッチの画素をレイアウトすることができるため、携帯サイズの応用製品（例えば携帯電話等の情報機器端末やモバイルテレビ等）に好ましい形態となる。さらに、本発明で用いた有機ＥＬ素子は、低電圧・低消費電力で発光可能であり、さらにバックライトが不要な分、液晶より薄型を実現でき、前記携帯サイズの応用製品にとってより好ましい。
【００７８】
本発明では、電圧指定方式の動作を応用した動作にしており、その動作を、図７〜図１４を用いて説明する。
【００７９】
ここでマトリクス状に配置された図２のＰｉｊ画素回路のうち最初にカウントされる画素Ｐ１１〜Ｐ（１、２４０）に着目すると、この画素Ｐ１１〜Ｐ（１、２４０）の書き込み期間と発光期間の動作は例えば図７のように動作する。電圧指定方式の動作の基本原理は非特許文献２に記載されているのでここでは省略するが、従来では１フレーム期間（１/６０秒≒１６．６ｍ秒）内に（１）リセット期間、（２）閾値補正期間、（３）データ電圧書き込み期間、（４）発光期間の４つの期間がある。
【００８０】
Ｐ１１の電圧書き込み期間の次に、他の画素の電圧書き込み期間がある。これは、図３の構成であれば、「Ｐ１１、Ｐ１２、Ｐ１３の電圧書き込み期間」、「Ｐ２１、Ｐ２２、Ｐ２３の電圧書き込み期間」という意味である。すなわち、ＱＶＧＡの場合、縦方向に３２０画素、横方向に２４０画素配置されている。例えばパネルの一番上の横一列の画素はＰ１１、Ｐ１２・・・Ｐ（１、２３９）、Ｐ（１、２４０）であり、この横一列の書き込み期間が２６μ秒となる。この書き込みが縦列３２０個続くと８．３ｍ秒となり、これが１フレーム間（１６．６ｍ秒）の全書き込み期間になる。したがって、１フレーム期間から全書き込み期間を引いた残り１６．６−８．３＝８．３ミリ秒が全画素の発光期間になる。
【００８１】
Ｐ１１〜Ｐ（１、２４０）の書き込み期間（ここでは１６．６ｍ秒／２／３２０画素≒２６μ秒）中には（１）リセット期間、（２）ＴＦＴＱ１０の閾値補正期間の動作を行い、画素Ｐ１１〜Ｐ（１、２４０）は、Ｐ１１〜Ｐ（１、２４０）を含むＩ×Ｊ個の他の全ての画素が書き込み終了するまで発光動作を待機する。なお、図示しないラッチ回路を利用して、２４０個の画素について画像のデータ書き込みを同時に行う。
【００８２】
そして、（３）発光期間（１６．６ｍ秒／２≒８．３ｍ秒）に入る発光動作切り替え時には、電流供給用電圧源回路１０４ｘから供給される電圧によって、所望の電流が流れるようにＴＦＴＱ１０のゲート・ソース間電位Ｖｇｓを定められ、他の画素と同時に発光を行う。このとき次の書き込み期間が来るまでの１フレーム期間の間、ＴＦＴＱ１０は書き込み期間に与えたゲート電圧を保持している。なお、上記全ての画素の書き込み時間と、全ての画素が同時に発光する時間の比は、上記では１：１の関係にしているが、上記時間の比に限られることはない。
【００８３】
ＱＶＧＡ（３２０ｘ２４０）パネルの一番左上の画素をＰ１１とすると、図７のタイミングチャートでｚの電圧が４回上昇しているのは、Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１の４回を指しており、その４回目のあと、信号電圧Ｐ５１、Ｐ６１・・・Ｐ（３１９、１）、Ｐ（３２０、１）と続いている。
【００８４】
また、Ｐ１１〜Ｐ（１、２４０）の画素を発光期間時に非発光（黒表示）にしたい場合は、図８に示すようにスイッチ遮断用電圧源回路１０４ｙを動作させ、非発光になるような電圧をＴＦＴＱ１０のゲート電位に書き込む。そのため、スイッチ遮断用電圧源回路１０４ｙから与えられる電圧Ｖｙと発光時に切り替える電流供給用電圧源回路１０４ｘから与えられる電圧Ｖｘとの関係は上記画素構成ではＶｙ＞Ｖｘとなり、黒表示をよりはっきりさせるにはＶｙ＞Ｖｘ＋Ｑ１０の閾値（絶対値）の条件が好ましい。
【００８５】
ここで、前記ＴＦＴＱ１０のゲート電圧は、電源配線ＰＷ２１０の電圧が変動するたびにＴＦＴＱ１０やＱ３０の寄生容量の影響を受け若干変動する。そのため、容量Ｃ１０の容量が小さいときは、階調が直線にならず、逆ガンマ補正がかかったような階調特性になる。そのため、容量Ｃ１０は前記電位の変動を考慮すると２００ｆＦ〜３０００ｆＦが好ましく、さらに１フレーム期間の電荷の保持能力や画素のサイズ等を考慮すると、５００〜１０００ｆＦがより好ましい。
【００８６】
従来の画素動作は以下のように、
（１）画素内駆動用ＴＦＴのリセット期間
（２）画素内駆動用ＴＦＴの閾値補正期間
（３）画素内駆動用ＴＦＴのゲートに所定のデータ電圧を書き込む期間
（４）有機ＥＬ素子が発光する期間
となるが、本発明の画素動作では、（３）の動作を（２）の動作の中で同時に行うことができるので、
（１）画素内駆動用ＴＦＴのリセット期間
（２）画素内駆動用ＴＦＴの閾値補正期間
（３）有機ＥＬ素子が発光する期間
とのように、画素内は簡単な動作になる。
【００８７】
上記動作について、より詳細に述べると、以下のようである。すなわち、図９〜図１１のようにして発光する。また、非発光（黒表示）時は図１２〜図１４のようになる。図中、丸で囲った素子は、スイッチオン、または発光オンを意味し、×を付けた素子は、スイッチオフ、または発光オフを意味する。また、電流供給用電圧源回路１０４ｘ、スイッチ遮断用電圧源回路１０４ｙ、アナログ電圧供給用電源回路１０４ｚの供給する電圧をそれぞれＶｘ、Ｖｙ、Ｖｚとする。
【００８８】
（１）リセット期間においては、アナログ電圧供給用電源回路１０４ｚから電流Ｉｒを流す。（２）閾値補正期間においては、ＰＷ２１０から印加された電圧が容量Ｃ１０に蓄えられる。それにより、ＴＦＴ素子Ｑ１０のゲート・ソース間電圧が、ＴＦＴ素子Ｑ１０の閾値電圧Ｖｔｈの絶対値になる。（３）発光期間においては、電流供給用電圧源回路１０４ｘから電流Ｉｏｎを流す。これにより、ＴＦＴ素子Ｑ１０のゲート・ソース間電圧が、ＴＦＴ素子Ｑ１０の閾値電圧Ｖｔｈと電圧αとの和の絶対値になる。ただし、非発光時には、（３）発光期間においては、電流供給用電圧源回路１０４ｘから電流Ｉｏｆｆを流し、これにより、ＴＦＴ素子Ｑ１０のゲート・ソース間電圧が、ＴＦＴ素子Ｑ１０の閾値電圧Ｖｔｈと電圧βとの差の絶対値になる。
【００８９】
図の電流値Ｉｒは、リセット期間の動作で一瞬(１〜２μ秒間)流れる電流であり、本発明の画素回路ではおおよそ数十μ〜数百μアンペア流れる。この瞬間電流を流す動作の目的は、１つ前の画素動作に影響されず、ＴＦＴＱ１０のゲート・ソース間電位を大きくさせ（リセットさせ）、閾値補正の動作を安定して行うことにある。また、本実施形態では、動作原理を簡単に説明するために、リセット期間にアナログ電圧供給用電源回路１０４ｚを用いている。各画素によって瞬間電流が大きく異なり、例えば瞬間電流が小さいリセット電圧の場合には閾値補正の書き込み時間が安定しないため、リセット用瞬間電流は大きく流れることが望ましい。そのため、リセット期間中には電流供給用電圧源回路１０４ｘからアナログ電圧供給用電源回路１０４ｚまたはスイッチ遮断用電圧源回路１０４ｙへのスイッチ切り替えを行うことが好ましい。
【００９０】
Ｉｏｎは、発光中（数ミリ秒間）に流れる電流で、おおよそ数十n〜数μアンペア流れる。つまり、電流Ｉｒは、画素の書き込み期間に流れる瞬間的な電流であり、Ｉｏｎは、画素の発光期間に流れる電流で、お互い全く異なる動作の電流である。
【００９１】
Ｉｏｆｆは、発光期間中に画素を発光しないときの電流であり、理想的には０アンペアであるが、ＴＦＴスイッチをオフ（発光期間中のＱ１０のゲート・ソース間電位が閾値以下になっている）しても、漏れ電流が流れるため、実際には限りなく０に近い、数ｐアンペア〜数ｎアンペアレベルの電流が流れる。
【００９２】
αは、アナログ電圧書き込み（オフ書き込みを含む）の電圧変化量を意味している。すなわち、例えば図の画素制御部１０６で電流供給用電圧源回路１０４ｘの電圧を１２Ｖ、アナログ電圧供給用電源回路１０４ｚの電圧（ｚは例えば５Ｖ〜１２Ｖに可変できる電圧）を７Ｖとし、ｐｃｈＴＦＴＱ１０の閾値電圧を−２Ｖと設定する。
【００９３】
上記設定のときＱ１０の閾値補正動作（２）が完了したときには、画素制御部１０６からはｚの電位７Ｖが供給され、Ｑ１０のゲート・ソース間電圧は閾値−２Ｖになっているので、Ｑ１０のゲート電位Ｖｇは５Ｖになっている。
【００９４】
次に（３）の発光動作に移ったときには、ＴＦＴＱ３０のスイッチがオフされるので、Ｑ１０のゲート電位Ｖｇが５Ｖのまま保持される。その後発光期間中は画素制御部１０６からはｘの電位１２Ｖが供給されるので、Ｑ１０のゲート・ソース間電位Ｖｇｓは５−１２＝−７Ｖとなる。ここでＶｇｓ＝Ｖｔｈ＋αなので、−７＝−２＋αなのでα＝−５Ｖとなる。もし、設定条件でアナログ電圧供給用電源回路１０４ｚの電圧を５Ｖに変更すると、Ｖｇ＝３Ｖとなり、発光期間時のＶｇｓ＝−９Ｖとなりα＝−７Ｖとなる。つまり、Ｑ１０の発光時のＶｇｓは、アナログ電圧供給用電源回路１０４ｚの書き込み電圧に依存して変化する。そして、上記条件ではαは０〜−７Ｖの範囲で変化する。
【００９５】
スイッチ遮断用電圧源回路１０４ｙは、この原理を利用して発光期間時に画素を発光させない書き込み電圧を与える。例えば上記の閾値電圧、駆動用電圧の設定で、書き込み期間中に非発光用電圧として１５Ｖを与えると、Ｑ１０のＶｇ＝１３となり、この状態で発光動作に移ると、Ｖｇｓ＝１３−１２＝１Ｖとなり、Ｖｇｓ＝Ｖｔｈ＋αよりα＝３Ｖとなる。ｐ型ＴＦＴの場合、Ｖｇｓ＞Ｖｔｈであればスイッチはオフになるので、この画素は、発光期間時に、発光しない電流Ｉｏｆｆが流れることになる。なお、上記画素を発光させない条件ではαはおおよそ２〜４Ｖの範囲で変化する。なお、ここでは、説明の便宜上、発光時はα、非発光時はβと称している。
【００９６】
なお、ＴＦＴＱ１０がｎ型ならば、ＴＦＴＱ１０がｐ型であるとして上記説明した各電位の正負が逆転する。
【００９７】
また、本実施形態では、ＴＦＴＱ１０がｐ型である場合、
Ｖｙ＞Ｖｘ≧Ｖｚ
という条件を満たしている。
【００９８】
もしＴＦＴＱ１１がｎ型であれば正負が逆転して、
Ｖｙ'＜Ｖｘ'≦Ｖｚ'
になる。
【００９９】
また、その他の満たすべき条件として、発光期間中に画素を発光させないとき、図２のｐ型ＴＦＴＱ１０は
Ｖｇｓ＞０
になることがスイッチ特性上好ましく、つまり
Ｖｙ＞Ｖｘ−Ｖｔｈ
の条件で設定することが好ましい。また同様に、図１５のｎ型ＴＦＴＱ１１は
Ｖｇｓ＜０
になることがスイッチ特性上好ましく、つまり
Ｖｙ'＜Ｖｘ'−Ｖｔｈ'
の条件で設定することが好ましい。
【０１００】
動作はシンプルであり、発光時と非発光時とでは電源回路の切り替えスイッチの選択が変わるだけであり、画素の動きは基本的に変わらない。ここでは、電圧指定方式定電流駆動である。リセット期間から、画素内のＴＦＴＱ１０またはＱ１１が閉鎖された系（電流が流れない状態）に変わったとき、上記ＴＦＴのゲート・ソース間電位は、ちょうど電流が流れないところ（閾値）で止まる。それによって、各画素の閾値のばらつきを補正できる。ただし、サイズや移動度等のバラツキは補正できないので、完璧な電流バラツキ補正はできない。
【０１０１】
上記図２の画素構成回路内のＴＦＴ素子は上記属性に限られることなくｐ型であってもｎ型であってもよく、例えば図１５に示すように画素内全てのＴＦＴをｎ型で構成することも可能である。なお、前記図１５では前記図２と異なり、有機ＥＬ素子の電極が図２の有機ＥＬ素子に対して反転しており、アノード側が共通電極側として配置されており、ＥＬ素子の発光の光を取り出す方向がＴＦＴ基板と反対側になるトップエミッションとなっている。このように電気光学素子の一方の電極が全面に配置される作製が簡素な方法であれば共通電極はアノードであってもカソードであってもよい。
【０１０２】
画像信号出力部１１２は図１の画像信号出力部１０２と同じである。
【０１０３】
図１５の層構造を図１６に示す。ここでは、ＩＴＯが上側に来るので、トップエミッション構造になる。それ以外は図４と同じである。すなわち、トップエミッション構造は、基本的に、図４、図５の透明導電膜５４と金属薄膜５３との位置を入れ替えて、ＥＬ発光の出力方向が上下逆転するだけで、他は変わらない。
【０１０４】
動作については図４の場合と同様である。
【０１０５】
上記動作は、以下のようである。すなわち、図１７〜図１９のようにして発光する。また、非発光（黒表示）時は図２０〜図２２のようになる。
【０１０６】
動作の条件については上述した通りである。すなわち、ＴＦＴＱ１０がｎ型ならば、ＴＦＴＱ１０がｐ型であるとして上記説明した各電位の正負が逆転する。また、
Ｖｙ'＜Ｖｘ'≦Ｖｚ'
という条件を満たしている。また、その他の満たすべき条件として、発光期間中に画素を発光させないとき、
Ｖｇｓ＜０
になることがスイッチ特性上好ましく、つまり
Ｖｙ'＜Ｖｘ'−Ｖｔｈ'
の条件で設定することが好ましい。
【０１０７】
以上説明したように、本発明の表示装置は、カソード側（共通電極側）の構成を、一般的に作製が簡素にできる、画素全面にカソードを配置する構成にしながら、電圧指定方式の定電流駆動を行う。また、データ線と共通配線とを共用している。それによれば、従来の画素構成に比べプロセス数を多くすることなく、また配線数等を減らすことができ、より高精細で、高開口率な表示装置を提供できる。特にトップエミッション構造の画素構成では、開口率をボトムエミッション構造よりも大きくとりながら、高精細なピッチの画素をレイアウトすることができるため、携帯電話やモバイルテレビ等の携帯機器製品により好ましい効果を発揮できる。
【０１０８】
本発明は、カソード側を、一般的に作製が簡素にできる画素全面にカソード電極を配置する構成にしながら、表示品位や光学素子の発光寿命に優れた効果のある電圧指定方式の定電流駆動を用い、また上記画素回路のデータ線と共通配線を統一して用い、配線数を減らすことで、上記問題点を解決しながら、かつレイアウトの自由度や、開口率を向上することができる表示装置を提供することができる。
【０１０９】
なお、有機ＥＬ素子は継続的に発光する輝度を高くすると、前記素子の半減寿命が短くなることが一般に知られており、画素の開口率が向上すると、前記画素輝度を低くしながら見た目には同じ輝度を表示できるため、高開口率にすることは有機ＥＬ素子の寿命を延ばす効果がある。
【０１１０】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１１１】
なお、本発明に係る表示装置は、
複数の画素を有し、
前記の各画素には、
電流量で発光量が制御される電気光学素子と、
前記電気光学素子に電流を供給するための第１の配線と、
前記第１の配線から前記電気光学素子に前記電流を流す経路の間に電気的に接続されるとともに、導通抵抗の制御端子を有する第１のアクティブ素子と、
前記電気光学素子と前記第１の配線との間に電気的に接続されるとともに導通または遮断用の制御端子を有する第２のアクティブ素子と、
一方が一定の電圧を有する電源に接続され、電荷を蓄積し、蓄積した電荷に応じた電圧を前記第１のアクティブ素子の導通抵抗の制御電圧として利用するための容量１と、
前記第１の配線と前記電気光学素子の間に一方が電気的に接続され、もう一方は前記容量１に対する電荷供給経路上に接続されるとともに、導通または遮断用の制御端子を有し、遮断によって前記容量１に蓄積した電荷を保持させる第３のアクティブ素子と、
前記第２のアクティブ素子の制御端子に導通または遮断用の制御電圧を印加する第２の配線と、
前記第３のアクティブ素子の制御端子に導通または遮断用の制御電圧を印加する第３の配線とを備えており、
前記第１の配線の末端には、各画素から出力される発光状態を書き込み、発光させるための複数の電圧源回路を有する画素制御部が接続されているように構成してもよい。
【０１１２】
ここで上記表示装置において、電圧源回路とは、画素内にスイッチ切り替えによってある値に設定した電圧を与え続ける、または遮断する回路を意味する。
【０１１３】
すなわち、本発明では、全ての画素カソードを全面共通にすることで、余計なプロセスを増やすことなくカソード抵抗をほぼ均一にでき、また、発光輝度を制御するデータ線を、発光電流を供給する電源線と共有することで、配線数を減らせるため、画素の開口率やレイアウトの配置の自由度を高めることができる。
【０１１４】
また、本発明に係る表示装置は、上記構成において、
前記複数の画素制御部には、
前記電気光学素子に電流を供給するための電流供給用電圧源回路ｘと、
前記電気光学素子を非発光状態にするために前記第１のアクティブ素子を遮断状態にさせる書き込みを行うスイッチ遮断用電圧源回路ｙと、
画像信号に応じて所定の電流を書き込むために、前記各画素にアナログ電圧を供給するアナログ電圧供給用電源回路ｚとを備え、
前記第１の配線と、前記画素制御部が有する前記電流供給用電圧源回路ｘ、前記スイッチ遮断用電圧源回路ｙ、および前記アナログ電圧供給用電源回路ｚは切り替え可能に接続されているように構成してもよい。
【０１１５】
上記の画素制御部においては、アナログ電圧供給用電源回路ｚによって画素の発光時に該画素が所望の発光輝度になるよう、前記第１のアクティブ素子の制御端子に電圧を書き込み、その後前記電流供給用電圧源回路ｘに切り替えることによって、該画素が所望の輝度を出力できる。また、該画素が非発光表示（黒表示）を行う場合は、該画素の書き込み時間に前記スイッチ遮断用電圧源回路ｙを接続して非発光表示の書き込みを行うことができる。
【０１１６】
また、本発明に係る表示装置は、上記構成において、前記容量１の一方に接続された電圧源はカソードに接続されているように構成してもよい。
【０１１７】
これにより、余計な共通配線をレイアウトしなくて済む分、好ましい形態となる。
【０１１８】
また、本発明に係る表示装置は、上記構成において、前記第１、第２、および第３のアクティブ素子は、結晶化された薄膜トランジスタ素子であるように構成してもよい。
【０１１９】
これにより、高精細な画素を実現する上でもより好ましい。
【０１２０】
また、本発明に係る表示装置は、上記構成において、前記電気光学素子は、有機エレクトロルミネッセンス素子であるように構成してもよい。
【０１２１】
また、本発明に係る表示装置は、上記構成において、前記画素は、トップエミッション構造であるように構成してもよい。
【産業上の利用可能性】
【０１２２】
ディスプレイとしてやそれを備えた携帯機器のような用途にも適用できる。
【図面の簡単な説明】
【０１２３】
【図１】本発明に係る表示装置の基本構成を示すブロック図である。
【図２】本発明に係る表示装置の１画素部分を示す等価回路図である。
【図３】画素回路Ｐｉｊを２×３画素並べて配置したときの表示装置の構成の一例を示す回路図である。
【図４】本発明におけるボトムエミッション構造でＴＦＴＱ２０、ＥＬ１０近傍の構造例を示す断面図である。
【図５】本発明に係る表示装置の容量Ｃ１０とカソードとをコンタクトする構造例を示す断面図である。
【図６】本発明におけるトップエミッション構造でＴＦＴＱ２０、ＥＬ２０近傍の構造例を示す断面図である。
【図７】本発明に係る発光動作時のタイミングチャートである。
【図８】本発明に係る非発光動作（黒表示）時のタイミングチャートである。
【図９】ｐ型ＴＦＴの場合の発光時のリセット期間の様子を示す回路図である。
【図１０】ｐ型ＴＦＴの場合の発光時の閾値補正期間の様子を示す回路図である。
【図１１】ｐ型ＴＦＴの場合の発光時の発光期間の様子を示す回路図である。
【図１２】ｐ型ＴＦＴの場合の非発光時のリセット期間の様子を示す回路図である。
【図１３】ｐ型ＴＦＴの場合の非発光時の閾値補正期間の様子を示す回路図である。
【図１４】ｐ型ＴＦＴの場合の非発光時の発光期間の様子を示す回路図である。
【図１５】図２のＴＦＴの属性を変更した場合の本発明における１画素部分を示す等価回路図である。
【図１６】本発明におけるトップエミッション構造でＴＦＴＱ２０、ＥＬ２０近傍の構造例を示す断面図である。
【図１７】ｎ型ＴＦＴの場合の発光時のリセット期間の様子を示す回路図である。
【図１８】ｎ型ＴＦＴの場合の発光時の閾値補正期間の様子を示す回路図である。
【図１９】ｎ型ＴＦＴの場合の発光時の発光期間の様子を示す回路図である。
【図２０】ｎ型ＴＦＴの場合の非発光時のリセット期間の様子を示す回路図である。
【図２１】ｎ型ＴＦＴの場合の非発光時の閾値補正期間の様子を示す回路図である。
【図２２】ｎ型ＴＦＴの場合の非発光時の発光期間の様子を示す回路図である。
【図２３】従来の表示装置の構成例における１画素部分を示す等価回路図である。
【図２４】従来の表示装置における１画素部分のタイミングチャート図である。
【符号の説明】
【０１２４】
１２    ゲート配線
１５    ゲート電極・電源線電極コンタクト
２０    有機ＥＬ素子
５１    ゲート電極
５２    ＣＧシリコン薄膜
５３    金属薄膜（陰極）
５４    透明導電膜（陽極）
５５    ポリイミド膜
５７    ＳｉＮx膜
５８    ＳｉＯ2／ＳｉＮx膜
５９    ＳｉＯ2膜
６０    ガラス基板
６１    透明導電膜
６２    金属薄膜
１００    画像表示部
１０１    選択信号出力部
１０２    画像信号出力部
１０３    駆動信号発生部
１０４    電圧供給部
１０４ｘ    電流供給用電圧源回路
１０４ｙ    スイッチ遮断用電圧源回路
１０４ｚ    アナログ電圧供給用電源回路
１０５    アナログ電圧発生回路
５１０、５２０    共通電極
Ｐｉｊ    画素
ＥＬ１０、ＥＬ１１  有機ＥＬ素子
Ｑ１０、Ｑ２０、Ｑ３０、Ｑ１１、Ｑ２１、Ｑ３１    ＴＦＴ素子
Ｃ１０、Ｃ１１    容量
Ｇｉ３１０、Ｇｉ３２０    ゲート配線
Ｅｉ１１０、Ｅｉ１２０    ゲート配線
ＰＷ２１０、ＰＷ２２０    電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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