(57)【要約】【課題】  自己整合的にコンタクトホールを形成する半導体装置において、ゲート電極の側面に形成する絶縁膜の耐圧を大きくする。【解決手段】  シリコン基板１上に金属膜を含むゲート電極Ａを形成し、その側面に側壁シリコン窒化膜１３ａを形成する。さらにその側面に第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７ａを積層したサイドウォールＢを形成する。このような構造とすることにより、隣接するサイドウォールＢの間に自己整合的にコンタクトホールを形成するとき、金属膜の酸化を防止して、ゲート電極Ａの抵抗上昇を抑えることができる。【選択図】      図１
2006080261.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成されたゲート電極と、
前記ゲート電極の側面に形成された側壁シリコン窒化膜と、
前記側壁シリコン窒化膜の側面に形成されたサイドウォールとを含み、
前記サイドウォールは、前記ゲート電極に近い順に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を積層した構造であることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板の上にシリコン膜および金属膜を含むゲート電極と、
前記金属膜の側面に接触するように前記ゲート電極の側面に形成されたサイドウォールとを含み、
前記サイドウォールは、前記ゲート電極に近い順に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を積層した構造であることを特徴とする半導体装置。
【請求項３】
基板と、
前記基板上にシリコン膜および金属膜を含むゲート電極と、
前記ゲート電極の側面で、少なくとも前記金属膜の側面を覆うように形成された側壁シリコン窒化膜と、
前記ゲート電極および前記側壁シリコン窒化膜の側面に形成されたサイドウォールとを含み、
前記サイドウォールは、前記ゲート電極に近い順に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を積層した構造であることを特徴とする半導体装置。
【請求項４】
基板上にゲート電極を形成する工程と、
前記ゲート電極の側面に側壁シリコン窒化膜を形成する工程と、
前記側壁シリコン窒化膜の側面に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を順次形成する工程とを含み、
前記第一シリコン酸化膜を、前記側壁シリコン窒化膜の側面を酸化することにより形成することを特徴とする半導体装置の製造方法。
【請求項５】
基板上にゲート電極を形成する工程と、
前記ゲート電極の側面に側壁シリコン窒化膜を形成する工程と、
前記側壁シリコン窒化膜の側面に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を順次形成する工程とを含み、
前記第一シリコン酸化膜を、化学気相成長法により３００℃〜５００℃の温度で形成することを特徴とする半導体装置の製造方法。
【請求項６】
基板上にシリコン膜および金属膜を含むゲート電極を形成する工程と、
前記金属膜の側面に接触するように、前記ゲート電極の側面に第一シリコン酸化膜を形成する工程と、
前記第一シリコン酸化膜の側面に第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を順次形成する工程とを含み、
前記第一シリコン酸化膜を、化学気相成長法により３００℃〜５００℃の温度で形成することを特徴とする半導体装置の製造方法。
【請求項７】
基板上にシリコン膜および金属膜を含むゲート電極を形成する工程と、
前記ゲート電極の側面で、少なくとも前記金属膜の側面を覆うように側壁シリコン窒化膜を形成する工程と、
前記側壁シリコン窒化膜の側面に、第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を形成する工程とを含み、
前記第一シリコン酸化膜を、前記側壁シリコン窒化膜の側面を酸化することにより形成することを特徴とする半導体装置の製造方法。
【請求項８】
基板上にシリコン膜および金属膜を含むゲート電極を形成する工程と、
前記ゲート電極の側面で、少なくとも前記金属膜の側面を覆うように側壁シリコン窒化膜を形成する工程と、
前記側壁シリコン窒化膜の側面に、第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を形成する工程とを含み、
前記第一シリコン酸化膜を、化学気相成長法により３００℃〜５００℃の温度で形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造およびその製造方法に関する。
【背景技術】
【０００２】
図２９に、従来のフラッシュメモリの断面図を示す。シリコン基板１上に第一ゲート絶縁膜２ａ、浮遊ゲート３ａが形成されている。その上に、シリコン酸化膜４ａ、シリコン窒化膜５ａ、シリコン酸化膜６ａが積層されている（ここで、シリコン酸化膜４ａ、シリコン窒化膜５ａ、シリコン酸化膜６ａを全体として、「第二ゲート絶縁膜７ａ」とする）。
さらにその上に、制御ゲート８ａ、金属膜９ａ、シリコン窒化膜１０ａ、層間絶縁膜１８ａが形成されている（ここで、浮遊ゲート３ａ、第二ゲート絶縁膜７ａ、制御ゲート８ａ、金属膜９ａを全体として、「ゲート電極Ａ」とする）。
【０００３】
また、浮遊ゲート３ａ、第二ゲート絶縁膜７ａ、および制御ゲート８ａの側面には、シリコン酸化膜１１が形成され、シリコン基板１の表面には、拡散層１２が形成されている。
さらに、シリコン酸化膜１１、金属膜９ａおよびシリコン窒化膜１０ａの側面に、側壁シリコン窒化膜１３ａが形成されている。
【０００４】
一方、隣接する側壁シリコン窒化膜１３ａの間には、ＳＡＣ（Self Aligned Contact）により形成されたコンタクトホール２０の内部を被覆するように、下層Ｔｉ／ＴｉＮ膜２１および下層金属膜２２からなるソース電極（又はドレイン電極）２３ａが形成されている。
また、層間絶縁膜１８ａおよびソース電極（又はドレイン電極）２３ａの上に、上層層間絶縁膜２４が形成され、その中で、ソース電極（又はドレイン電極）２３ａの上に上層Ｔｉ／ＴｉＮ膜２５および上層金属膜２６からなるビア２７が形成されている。さらに上層層間絶縁膜２４およびビア２７の上に、Ｔｉ膜２８および合金膜２９を積層した金属配線３０が形成されている。
【０００５】
ここで、フラッシュメモリのセルの書き込み及び消去時には、ゲート電極-ソース（又はドレイン）電極間に、１０〜３０Ｖ程度の高電圧が印加される。このため、これらの電極間は高い耐圧が必要である。
【０００６】
また、別の従来技術では浮遊ゲート中の電子が側壁シリコン窒化膜に捕獲されセル電流が劣化するのを防ぐため、ゲート電極の側面に、ゲート電極から近い順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜の積層膜（ＯＮＯＮ膜）を形成していた（例えば、特許文献１参照）。
【特許文献１】特開２００３−２６４２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２９に示した上記従来の技術において、コンタクトホール２０をＳＡＣにより形成するため、ゲート電極Ａの側面にシリコン窒化膜１３ａを形成する必要があった。しかし、シリコン窒化膜は正孔に対するバリア高さがシリコン酸化膜よりも低いため、ゲート電極Ａ-ソース電極（又はドレイン電極）２３ａ間の耐圧を大きくすることができないという問題があった。
【０００８】
また、ゲート電極の側面にＯＮＯＮ膜を形成した別の従来技術において、制御ゲートの低抵抗化を目的として制御ゲートの上に金属膜を形成する場合には、ＯＮＯＮ膜の形成時に金属膜が酸化されてしまい、ゲート電極の抵抗を上昇させてしまうおそれがあった。
【０００９】
本発明は上記課題を解決するためになされたもので、ゲート電極の抵抗を上昇させることなく、ゲート電極-ソース電極（又はドレイン電極）間の耐圧を高くすることができる半導体装置の構造およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極の側面に形成された側壁シリコン窒化膜と、前記側壁シリコン窒化膜の側面に形成されたサイドウォールとを含み、前記サイドウォールは、前記ゲート電極に近い順に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を積層した構造であることを特徴とする。
【００１１】
また、本発明に係る半導体装置の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の側面に側壁シリコン窒化膜を形成する工程と、前記側壁シリコン窒化膜の側面に第一シリコン酸化膜、第一シリコン窒化膜、第二シリコン酸化膜、第二シリコン窒化膜を順次形成する工程とを含み、前記第一シリコン酸化膜を、前記側壁シリコン窒化膜の側面を酸化することにより形成することを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１２】
本発明によれば、ゲート電極の抵抗を上昇させることなく、ゲート電極-ソース電極（又はドレイン電極）間の耐圧を高くすることができる半導体装置の構造およびその製造方法を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１４】
実施の形態１．
図１は、本発明の実施の形態によるフラッシュメモリの断面図である。
図１に示すように、シリコン基板１の上に第一ゲート絶縁膜２が形成され、その上に浮遊ゲート３ａが形成されている。さらに、その上にシリコン酸化膜４ａ、シリコン窒化膜５ａ、シリコン窒化膜６ａが積層されている（以下、シリコン酸化膜４ａ、シリコン窒化膜５ａ、シリコン酸化膜６ａを全体として、「第二ゲート絶縁膜７ａ」という）。
そして、第二ゲート絶縁膜７ａの上に、制御ゲート８ａ、金属膜９ａが形成されている（以下、浮遊ゲート３ａ、第二ゲート絶縁膜７ａ、制御ゲート８ａおよび金属膜９ａを全体として「ゲート電極Ａ」という）。すなわち、シリコン基板１の上に、ゲート電極Ａが形成されている。さらに、ゲート電極Ａの上にはシリコン窒化膜１０ａが形成されている。このように、フラッシュメモリのゲート電極は、第二ゲート絶縁膜７ａを挟んだ二重ゲート構造となっている。
【００１５】
また、浮遊ゲート３ａ、第二ゲート絶縁膜７ａ、制御ゲート８ａの側面にはシリコン酸化膜１１が形成されている。さらに、シリコン基板１の表面に拡散層１２が形成されている。
ゲート電極Ａの側面には側壁シリコン窒化膜１３ａが形成され、さらにその側面にサイドウォールＢが形成されている。そして、サイドウォールＢは、ゲート電極Ａに近い順に第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７ａを積層した構造となっている。
なお、本実施の形態の説明では、側壁シリコン窒化膜１３ａの側面に形成された第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７ａの四層構造をサイドウォールＢと称して説明している。しかし、側壁シリコン窒化膜１３ａとサイドウォールＢとを合わせた五層構造をサイドウォールと称しても良い。ここでは、そのような名称の付け方をしていないだけである。
【００１６】
次に、上記半導体装置の製造方法について説明する。
図２〜図１２は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
まず、図２に示すように、シリコン基板１上に第一ゲート絶縁膜２を形成する。例えば、酸素を含む雰囲気中で急速熱処理によりシリコン基板１を熱酸化し、５ｎｍ程度の膜厚でシリコン酸化膜を形成する。
【００１７】
次に、ゲート絶縁膜２の上に、最終的に浮遊ゲートとなる多結晶シリコン膜３を化学気相成長（Chemical Vapor Deposition；以下、「ＣＶＤ」という）法により５０ｎｍ程度の膜厚で形成する。
さらに、多結晶シリコン膜３の上に、最終的に第二ゲート絶縁膜７ａ（図１参照）となる第二ゲート絶縁膜７として、シリコン酸化膜４、シリコン窒化膜５、およびシリコン酸化膜６を順次形成する。
例えば、多結晶シリコン膜３の表面を酸素雰囲気中で急速熱処理して３ｎｍ程度のシリコン酸化膜４を形成する。次にシリコン酸化膜４の表面を窒化処理して５ｎｍ程度のシリコン窒化膜５を形成する。そして、シリコン窒化膜５の表面を酸素雰囲気中で急速熱処理して３ｎｍ程度のシリコン窒化膜６を形成する。
【００１８】
次に、第二ゲート絶縁膜７の上に、最終的に制御ゲートとなる多結晶シリコン膜８を減圧ＣＶＤ法により５０ｎｍ程度の膜厚で形成する。さらに、制御ゲートの抵抗を低くするため、多結晶シリコン膜８の上に、タングステンなどからなる金属膜９を５０ｎｍ程度の膜厚で形成する。
さらに、金属膜９の上に、シリコン窒化膜１０をプラズマＣＶＤ法により１００ｎｍ程度の膜厚で形成する。
【００１９】
次に、図２に示したシリコン窒化膜１０の上に、リソグラフィによりレジストパターン（図示しない）を形成する。次に、これをマスクとして、図２に示したシリコン窒化膜１０、金属膜９、多結晶シリコン膜８、第二ゲート絶縁膜７、多結晶シリコン膜３を順次エッチングして、図３に示すようにシリコン窒化膜１０ａ、金属膜９ａ、制御ゲート８ａ、第二ゲート絶縁膜７ａ、および浮遊ゲート３ａを形成する。これにより、シリコン基板１の上に、ゲート電極Ａを形成する。
【００２０】
次に、図４に示すように、制御ゲート８ａ、第二ゲート絶縁膜７ａ、浮遊ゲート３ａの側面を酸化してシリコン酸化膜１１を形成することにより、ゲート端にバーズビークを入れ、電界を緩和することができる。このとき、上記のエッチングにより減少したシリコン基板１上のシリコン酸化膜の膜厚を回復できる。
さらに、シリコン窒化膜１０ａをマスクとしてイオン注入を行い、熱処理を行ってシリコン基板１の表面に拡散層１２を形成する。
【００２１】
次に、図５に示すように、シリコン基板１の上に、全面にシリコン窒化膜１３を形成する。例えば、減圧ＣＶＤ法により５０ｎｍ程度の膜厚で形成する。さらに、図６に示すように、シリコン窒化膜１３（図５参照）を全面エッチバックして、シリコン窒化膜１０ａおよびゲート電極Ａの側面に、側壁シリコン窒化膜１３ａを形成する。
【００２２】
次に、図７に示すように、第一シリコン酸化膜１４を、シリコン窒化膜１０ａの表面および側壁シリコン窒化膜１３ａの側面を酸化することにより形成する。
例えば、In Situ Steam Generation（以下、「ＩＳＳＧ」という）法により、シリコン窒化膜１０ａの表面および側壁シリコン窒化膜１３ａの側面を酸化して、これらの膜の表面に第一シリコン酸化膜１４を１０〜２０ｎｍ程度の膜厚で形成する。
【００２３】
ここで、ゲート電極Ａの側面に側壁シリコン窒化膜１３ａを形成した後に、第一シリコン酸化膜１４を形成するようにしたので、金属膜９ａの側面が酸化されるのを防ぐことができる。従って、ゲート電極の抵抗の上昇を抑えることができる。
【００２４】
さらに、図８に示すように、第一シリコン酸化膜１４の側面に、第一シリコン窒化膜１５、第二シリコン酸化膜１６、および第二シリコン窒化膜１７を順次形成する。
例えば、第一シリコン窒化膜１５および第二シリコン窒化膜１７は、減圧ＣＶＤ法により１０〜２０ｎｍ程度の膜厚で形成する。第二シリコン酸化膜１６はＴＥＯＳ（Tetraechyl Ortho Silicate）を用いた減圧ＣＶＤ法により１０〜２０ｎｍの膜厚で形成する。
【００２５】
次に、図８に示した第二シリコン窒化膜１７を全面エッチバックして、図９に示すように、第二シリコン酸化膜１６の側面に、第二シリコン窒化膜１７ａを形成する。このようにして、側壁シリコン窒化膜１３ａの側面に、第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、および第二シリコン窒化膜１７を順次形成する。
その後、側壁シリコン窒化膜１３ａの側面に第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、および第二シリコン窒化膜１７ａからなるサイドウォールＢが形成される。
次に、図１０に示すように、全面に層間絶縁膜１８を常圧ＣＶＤ法などにより５００〜１０００ｎｍ程度の膜厚で形成する。さらに、リソグラフィにより層間絶縁膜１８の上に、レジストパターン１９を形成する。
【００２６】
次に、図１０に示したレジストパターン１９をマスクとして層間絶縁膜１８をエッチングして、図１１に示すように、コンタクトホール２０をSelf Aligned Contact（以下、「ＳＡＣ」という）方式により形成する。これにより、コンタクトホール２０は隣接するサイドウォールＢの間に自己整合的に形成される。
【００２７】
このとき、コンタクトホール２０の側面に、第二シリコン窒化膜１７ａが残っているので、第二シリコン酸化膜１６が膜減りするのを減少させるとともに、ゲート電極Ａと後に形成するソース電極（又はドレイン電極）間のサイドウォールＢを介した耐圧を向上させることができる。
【００２８】
次に、図示しないが、コンタクトホール２０（図１１参照）の内側に下層Ｔｉ／ＴｉＮ膜（Ｔｉ膜およびＴｉＮ膜の積層膜）を形成し、さらにその内側を埋め込むように、タングステンなどからなる下層金属膜を形成する。さらに、図１１に示した層間絶縁膜１８ａをストッパーにして、化学機械研磨（Chemical Mechanical Polishing；以下、「ＣＭＰ」という）により、下層Ｔｉ／ＴｉＮ膜および下層金属膜をエッチバックして、ソース電極（又はドレイン電極）を形成する。さらに、上層層間絶縁膜を形成する。
次に、上層層間絶縁膜の上にリソグラフィによりレジストパターンを形成して、これをマスクとして上層層間絶縁膜をエッチングし、コンタクトホールを形成する。さらに、このコンタクトホールの内側に上層Ｔｉ／ＴｉＮ膜を形成し、さらにその内側を埋め込むように、タングステンなどからなる上層金属膜を形成する。次に、上層層間絶縁膜をストッパーにして、ＣＭＰにより、上層Ｔｉ／ＴｉＮ膜および上層金属膜をエッチバックして、ビアを形成する。
さらに、上層層間絶縁膜およびビアの上にＴｉ膜を形成し、その上にアルミニウムおよび銅からなる合金膜を積層した金属積層膜を成膜する。そして、金属積層膜の上にリソグラフィによりレジストパターンを形成し、これをマスクとして金属積層膜をエッチングして、金属配線を形成する。
これにより、図１２に示すように、隣接するゲート電極Ａの間に下層Ｔｉ／ＴｉＮ膜２１および下層金属膜２２からなるソース電極（又はドレイン電極）２３ａを形成する。また、上層層間絶縁膜２４の中で、ソース電極（又はドレイン電極）２３ａの上に、上層Ｔｉ／ＴｉＮ膜２５および上層金属膜２６を埋め込んだビア２７を形成する。さらに、上層層間絶縁膜２４およびビア２７の上に、Ｔｉ膜２８および合金膜２９からなる金属配線３０を形成する。
【００２９】
以上説明したように、本実施の形態による半導体装置の製造方法は、シリコン基板１上にゲート電極Ａを形成して、その側面に側壁シリコン窒化膜１３ａを形成するようにした。さらに、側壁シリコン窒化膜１３ａの側面に、第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７を順次形成し、サイドウォールＢを形成するようにした。
このとき、第一シリコン酸化膜１４をシリコン窒化膜１０ａの表面および側壁シリコン窒化膜１３ａの側面を酸化することにより形成するようにした。
【００３０】
このように形成することにより、シリコン基板１と、シリコン基板１の上に形成されたゲート電極Ａと、その側面に形成された側壁シリコン窒化膜１３ａと、さらにその側面にサイドウォールＢが形成され、サイドウォールＢは、ゲート電極Ａに近い順に第一シリコン酸化膜１４、第一シリコン窒化膜１５ａ、第二シリコン窒化膜１６ａ、第二シリコン窒化膜１７ａを積層した構造となる。
【００３１】
このような構造とすることにより、図１１で示したサイドウォールＢの第二シリコン酸化膜１６ａが、コンタクトホール２０の形成において膜減りするのを減少させるとともに、ゲート電極Ａとソース電極（又はドレイン電極）２３ａ間のサイドウォールＢを介した耐圧を向上させることができる。
また、サイドウォールＢを形成する前に、ゲート電極Ａの側面に側壁シリコン窒化膜１３ａを形成するようにしたので、金属膜９ａの酸化を防止して、ゲート電極Ａの抵抗上昇を抑えることができる。
【００３２】
なお、本実施の形態においては、ゲート電極Ａが、第二ゲート絶縁膜７ａを挟んで浮遊ゲート３ａ（シリコン膜）、制御ゲート８ａ（シリコン膜）、および金属膜９ａを積層した構造である例を示した。しかし、ＤＲＡＭ（Dynamic Random Access Memory）等のゲート電極のように、ゲート電極Ａが絶縁膜を挟まない構造であっても良い。すなわち、絶縁膜を挟まないシリコン膜のみからなる構造であっても良い。
【００３３】
次に、本実施の形態の変形例について説明する。
図１３〜図１５は、本実施の形態の変形例による半導体装置の製造方法を説明するためのフラッシュメモリの断面図である。
まず、シリコン基板１上に第一ゲート絶縁膜２を形成する工程（図２）から、側壁シリコン窒化膜１３ａを形成するまでの工程（図６）までの工程を上記実施の形態と同様に行う。
【００３４】
次に、図１３に示すように、シリコン酸化膜１０ａおよび側壁シリコン窒化膜１３ａの表面に、第一シリコン酸化膜１４をＣＶＤ法により３００〜５００℃程度の温度、好ましくは３００〜４００℃の温度で形成する。
例えば、ＴＥＯＳを用いた減圧ＣＶＤ法により、３００℃〜５００℃の温度で形成する。または、トリエトキシシラン（Triethoxysilane）を用いた減圧ＣＶＤ法により、３００℃〜４００℃の温度で形成する。
【００３５】
トリエトキシシランは、モノシラン（ＳｉＨ４）のように、反応性の大きいＳｉ−Ｈ結合を有するため、ＴＥＯＳを用いた場合よりも低温で形成することができる。これにより、トランジスタの特性劣化を防ぐことができる。
さらに、図１４に示すように、第一シリコン酸化膜１４の上に、上記実施の形態と同様にして第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７を形成する。そして、図１４に示した第二シリコン窒化膜１７を全面エッチバックして、図１５に示すように、第二シリコン酸化膜１６の側面に第二シリコン窒化膜１７ａを形成する。
これにより、側壁シリコン窒化膜１３ａの側面に、第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、および第二シリコン窒化膜１７ａからなるサイドウォールＢを形成する。
【００３６】
この後、詳細な説明は省略するが、全面に層間絶縁膜１８を形成してソース電極（又はドレイン電極）２３ａを形成するまでの工程を上記実施の形態と同様に行う。
以上説明したように、本変形例においては第一シリコン酸化膜１４を、ＣＶＤ法により３００℃〜５００℃の温度で形成するようにした。これにより、第一シリコン酸化膜１４をＩＳＳＧよりも低温で形成することができるので、拡散層１２に含まれる不純物が拡散することを防ぐことができる。従って、上記実施の形態の効果に加えて、トランジスタの実効ゲート長が短くなるのを抑制することができる。
【００３７】
実施の形態２．
本実施の形態においては、実施の形態１との相違点を中心に説明し、実施の形態１と同様の構成については説明を省略する。
【００３８】
図１６は、本実施の形態によるフラッシュメモリの断面図である。
図１６において、シリコン基板１の上に、浮遊ゲート３ａ（シリコン膜）、制御ゲート８ａ（シリコン膜）および金属膜９ａを積層して、シリコン膜および金属膜を含むゲート電極Ａが形成されている。そして金属膜９ａの側面に接触するように、ゲート電極Ａの側面にサイドウォールＢが形成され、このサイドウォールＢは、ゲート電極Ａに近い順に第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７ａを積層した構造となっている。
【００３９】
実施の形態１においては、第一シリコン酸化膜１４は側壁シリコン窒化膜１３ａの側面に形成されていたが、本実施の形態では、第一シリコン窒化膜１４が金属膜９ａの側面に接触するように形成されている。
【００４０】
次に、上記半導体装置の製造方法について説明する。
図１７〜図１９は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
【００４１】
まず、シリコン基板１上に第一ゲート絶縁膜２を形成する工程（図２）から、拡散層１２を形成するまでの工程（図４）を、実施の形態１と同様に行う。
次に、図１７に示すように、金属膜９ａの側面に接触するように、ゲート電極Ａの側面に第一シリコン酸化膜１４を形成する。第一シリコン酸化膜１４は、実施の形態１の変形例と同様にして、ＣＶＤ法により３００〜５００℃程度の温度、好ましくは３００〜４００℃の温度で形成する。このように形成することにより、第一シリコン酸化膜１４は金属膜９ａの側面と接触するように形成しても、金属膜９ａが酸化するのを抑制することができる。
これにより、金属膜９ａが酸化することを防ぎ、且つ、実施の形態１で形成した側壁シリコン窒化膜１３ａを形成する工程を省略することができる。
【００４２】
次に、図１８に示すように、実施の形態１と同様にして第一シリコン酸化膜１４の側面に、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７を形成する。そして、図１８に示した第二シリコン窒化膜１７を全面エッチバックして、図１９に示すように、第二シリコン窒化膜１７ａを形成する。
【００４３】
この後、図示しないが、全面に層間絶縁膜を形成してソース／ドレイン電極を形成するまでの工程を、実施の形態１と同様に行う。
【００４４】
以上説明したように、本実施の形態による半導体装置の製造方法は、シリコン基板１上に浮遊ゲート３ａ（シリコン膜）、制御ゲート８ａ（シリコン膜）および金属膜９ａを積層して、シリコン膜および金属膜を含むゲート電極Ａを形成して、金属膜９ａの側面に接触するように、ゲート電極Ａの側面に第一シリコン酸化膜１４を形成し、さらにその側面に第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７を順次形成するようにした。
このとき、第一シリコン酸化膜１４を、ＣＶＤ法により３００℃〜５００℃の温度で形成するようにした。
【００４５】
このように形成することにより、シリコン基板１と、シリコン基板１の上に形成された浮遊ゲート３ａ（シリコン膜）、制御ゲート８ａ（シリコン膜）、および金属膜９ａを積層して、シリコン膜および金属膜を含むゲート電極Ａと、該金属膜の側面に接触するようにゲート電極Ａの側面にサイドウォールＢが形成される。このサイドウォールＢは、ゲート電極Ａに近い順に第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７ａを積層した構造となる。
【００４６】
このようにすることにより、第一シリコン酸化膜１４の形成において、金属膜９ａが酸化することを防ぎ、且つ、実施の形態１で形成した側壁シリコン窒化膜１３ａを形成する工程を省略することができる。また、これにより隣接するゲート電極Ａの間隔が大きくなるので、ＳＡＣにより形成されるコンタクトホールのサイズが大きくなり、コンタクト抵抗を低減させることができる。
従って、実施の形態１で得られる効果に加えて、側壁シリコン窒化膜１３ａを形成する工程を省略することができるとともに、コンタクト抵抗を低減させることができる。
【００４７】
なお、本実施の形態においても、ゲート電極Ａが、第二ゲート絶縁膜７ａを挟んで浮遊ゲート３ａ（シリコン膜）、制御ゲート８ａ（シリコン膜）、および金属膜９ａを積層した構造である例を示した。しかし、ＤＲＡＭ等のゲート電極のように、ゲート電極Ａが絶縁膜を挟まない構造であっても良い。すなわち、絶縁膜を挟まないシリコン膜のみからなる構造であっても良い。
【００４８】
実施の形態３．
本実施の形態においても、実施の形態１との相違点を中心に説明し、実施の形態１と同様の構成については説明を省略する。
【００４９】
図２０は、本実施の形態によるフラッシュメモリの断面図である。
図２０において、シリコン基板１の上に、浮遊ゲート３ａ（シリコン膜）、制御ゲート８ａ（シリコン膜）および金属膜９ａを積層して、シリコン膜および金属膜を含むゲート電極Ａが形成され、その側面で、少なくとも金属膜９ａの側面を覆うように側壁シリコン窒化膜１３ｂが形成されている。
【００５０】
そして、ゲート電極Ａ、および側壁シリコン窒化膜１３ｂの側面を覆うようにサイドウォールＢが形成され、このサイドウォールＢは、ゲート電極Ａに近い順に第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７ａを積層した構造となっている。
【００５１】
次に、上記半導体装置の製造方法について説明する。
図２１〜図２７は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
【００５２】
まず、シリコン基板１上に第一ゲート絶縁膜２を形成する工程から、シリコン窒化膜１０を形成するまでの工程（図２）を、実施の形態１と同様に行う。
次に、図２に示したシリコン窒化膜１０の上にリソグラフィによりレジストパターン（不図示）を形成し、図２１に示すように、該レジストパターンをマスクとしてシリコン窒化膜１０および金属膜９（図２参照）をエッチングする。さらに、多結晶シリコン膜８（図２参照）を所定膜厚エッチングして、多結晶シリコン膜８ｂを形成するとともに、溝３１を形成する。例えば、多結晶シリコン膜８の膜厚の半分をエッチングして、シリコン窒化膜１０ａおよび金属膜９ａを形成し、底面に多結晶シリコン膜８ｂが露出した溝３１を形成する。
【００５３】
次に、図２２に示すように、シリコン窒化膜１３を溝３１の内面を埋め込むように形成する。さらに、図２３に示すように、シリコン窒化膜１３（図２２参照）を全面エッチバックして、溝３１の側面に側壁シリコン窒化膜１３ｂを形成する。
【００５４】
次に、図２４に示すように、シリコン窒化膜１０ａおよび側壁シリコン窒化膜１３ｂをマスクとして、図２３に示した多結晶シリコン膜８ｂ、第二ゲート絶縁膜７、多結晶シリコン膜３をエッチングして、シリコン基板１上に、浮遊ゲート３ａ（シリコン膜）、制御ゲート８ｃ（シリコン膜）、および金属膜９ａを積層して、シリコン膜および金属膜を含むゲート電極Ａを形成する。
このとき、金属膜９ａの側面と、制御ゲート８ｃの膜厚の半分は、側壁シリコン窒化膜１３ｂによって覆われている。このようにして、ゲート電極Ａの側面で、少なくとも金属膜９ａの側面を覆うように側壁シリコン窒化膜１３ｂを形成する。
【００５５】
次に、図２５に示すように、浮遊ゲート３ａ、第二ゲート絶縁膜７ａ、および制御ゲート８ｃの下半分の側面と、側壁シリコン窒化膜１３ｂの側面と、シリコン窒化膜１０ａの表面を酸化することにより、第一シリコン酸化膜１４を形成する。
例えば、実施の形態１で示したＩＳＳＧ法により酸化して、シリコン酸化膜１４を形成する。
【００５６】
このとき、実施の形態１の図４で行ったシリコン酸化膜１１を形成する工程を省略することができる。
これにより、工程の簡略化を図ることができる。
さらに、シリコン窒化膜１０ａをマスクとしてイオン注入を行い、熱処理を行ってシリコン基板１の表面に拡散層１２を形成する。
【００５７】
次に、図２６に示すように、第一シリコン酸化膜１４の側面に、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７を形成する。そして、図２６に示した第二シリコン窒化膜１７を全面エッチバックして、図２７に示すように、第二シリコン窒化膜１７ａを形成する。
【００５８】
この後、図示しないが、全面に層間絶縁膜を形成してソース電極／ドレイン電極を形成するまでの工程を、実施の形態１と同様に行う。
【００５９】
以上説明したように、本実施の形態による半導体装置の製造方法は、シリコン基板１上に浮遊ゲート３ａ（シリコン膜）、制御ゲート８ａ（シリコン膜）および金属膜９ａを積層して、シリコン膜および金属膜を含むゲート電極Ａを形成して、その側面で少なくとも金属膜９ａの側面を覆うように側壁シリコン窒化膜１３ｂを形成するようにした。次に、ゲート電極Ａおよび側壁シリコン窒化膜１３ｂの側面に、第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７を順次形成するようにした。
このときシリコン酸化膜１４を、浮遊ゲート３ａ、第二ゲート絶縁膜７ａ、および制御ゲート８ｃの下半分の側面と、側壁シリコン窒化膜１３ｂの側面と、シリコン窒化膜１０ａの表面を酸化することにより形成するようにした。
【００６０】
このように形成することにより、シリコン基板１と、シリコン基板１の上に形成された浮遊ゲート３ａ（シリコン膜）、制御ゲート８ｃ（シリコン膜）、および金属膜９ａを積層して、シリコン膜および金属膜を含むゲート電極Ａと、ゲート電極Ａの側面で、少なくとも金属膜９ａの側面を覆うように形成された側壁シリコン窒化膜１３ｂと、ゲート電極Ａおよび側壁シリコン窒化膜１３ｂの側面にサイドウォールＢを形成することができる。そして、サイドウォールＢは、ゲート電極Ａに近い順に第一シリコン酸化膜１４、第一シリコン窒化膜１５、第二シリコン酸化膜１６、第二シリコン窒化膜１７ａを積層した構造となる。
【００６１】
これにより、実施の形態１で行ったシリコン酸化膜１１を形成する工程を省略することができる。従って、実施の形態１の効果に加えて、工程の簡略化を図ることができる。
なお、本実施の形態においても、ゲート電極Ａが、第二ゲート絶縁膜７ａを挟んで浮遊ゲート３ａ（シリコン膜）、制御ゲート８ａ（シリコン膜）、および金属膜９ａを積層した構造である例を示した。しかし、ＤＲＡＭ等のゲート電極のように、ゲート電極Ａが絶縁膜を挟まない構造であっても良い。すなわち、絶縁膜を挟まないシリコン膜のみからなる構造であっても良い。
【００６２】
次に、本実施の形態の変形例について説明する。
上記半導体装置の製造方法において、図２５に示した第一シリコン酸化膜１４の形成において、図２８に示すように、シリコン酸化膜１０ａの表面と、側壁シリコン窒化膜１３ｂ、ゲート電極Ａの側面に、第一シリコン酸化膜１４をＣＶＤ法により３００〜５００℃程度の温度、好ましくは３００〜４００℃の温度で形成する。
例えば、ＴＥＯＳを用いた減圧ＣＶＤ法により、３００℃〜５００℃の温度で形成する。または、トリエトキシシラン（Triethoxysilane）を用いた減圧ＣＶＤ法により、３００℃〜４００℃の温度で形成する。
その他の工程については、上記実施の形態と同様とする。
【００６３】
以上説明したように、本変形例においては第一シリコン酸化膜１４を、ＣＶＤ法により３００℃〜５００℃の温度で形成するようにした。これにより、第一シリコン酸化膜１４をＩＳＳＧよりも低温で形成することができるので、拡散層に含まれる不純物が拡散することを防ぐことができる。従って、上記実施の形態の効果に加えて、トランジスタの実効ゲート長が短くなるのを抑制することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１による半導体装置を示す断面図。
【図２】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図４】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図５】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図６】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図７】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図８】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図９】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１０】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１１】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１２】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１３】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１４】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１５】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１６】本発明の実施の形態２による半導体装置を示す断面図。
【図１７】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１８】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１９】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図２０】本発明の実施の形態３による半導体装置を示す断面図。
【図２１】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図２２】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図２３】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図２４】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図２５】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図２６】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図２７】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図２８】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図２９】従来の技術による半導体装置を示す断面図。
【符号の説明】
【００６５】
１  シリコン基板、２  第一ゲート絶縁膜、７  第二ゲート絶縁膜、８  制御ゲート、９  金属膜、１１  側壁シリコン酸化膜、１３  側壁シリコン窒化膜、１４  第一シリコン酸化膜、１５  第一シリコン窒化膜、１６  第二シリコン酸化膜、１７  第二シリコン窒化膜、１８  層間絶縁膜、２０  コンタクトホール、２１  下層Ｔｉ／ＴｉＮ膜、２２  下層金属膜、２３ａ  ソース電極（又はドレイン電極）、２４  上層層間絶縁膜、２５  上層Ｔｉ／ＴｉＮ膜、２６  上層金属膜、２７  ビア、２８  Ｔｉ膜、２９  合金膜、３０  金属配線、３１  溝、Ａ  ゲート電極、Ｂ  サイドウォール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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