(57)【要約】      （修正有）【課題】マルチワード情報をデコードするための方法。【解決手段】  段階（ａ)において、高保護性コードワード、例えばＢＩＳ、及び低保護性コードワード、例えばＬＤＣ、を含む、マルチワード情報クラスター、例えばＥＣＣが提供される。段階（ｂ)において、高保護性コードワード及び低保護性コードワードが第１のメモリ、ＤＲＡＭに格納される。段階（ｃ)において、デコードエラーが生じたか否かを示す高保護性ワードイレージャインジケータを生成するために高保護性コードワードがデコードされる。段階（ｄ)において、高保護性ワードイレージャインジケータが第２のメモリ、ＳＲＡＭに格納される。段階（ｅ)において、低保護性コードワードがデコードされる。低保護性コードワードに近い高保護性コードワードの高保護性ワードイレージャインジケータをルックアップすることにより、低保護性コードワードに対するイレージャビットがマークされる。【選択図】  図１
2006092712.tif 000002
【特許請求の範囲】
【請求項１】
マルチワード情報をデコードする方法において、
高保護性コードワード及び低保護性コードワードを含むマルチワード情報クラスターを提供する段階、
前記低保護性コードワードを第１のメモリに格納する段階、
前記高保護性コードワードをデコードして、デコードエラーが生じたか否かを示す高保護性ワードイレージャインジケータを生成する段階、
前記高保護性ワードイレージャインジケータを第２のメモリに格納する段階、
前記第２のメモリから読み出されるイレージャインジケータを用いて前記第１のメモリから読み出される前記低保護性コードワードをデコードする段階、及び
前記低保護性コードワードを前記マルチワード情報クラスター内でいずれかの低保護性コードワードに近い前記高保護性ワードイレージャインジケータに基づいてデコードするためにイレージャインジケータをマークする段階、
を有してなることを特徴とするマルチワード情報をデコードする方法。
【請求項２】
前記マルチワード情報クラスターがエラー訂正コード（ＥＣＣ)クラスターであり、前記高保護性コードワード及び前記低保護性コードワードが、それぞれ、バーストインジケータサブコード（ＢＩＳ)及び長距離コード（ＬＤＣ)であることを特徴とする請求項１に記載のマルチワード情報をデコードする方法。
【請求項３】
前記マルチワード情報クラスターに含まれる同期化コードのエラーを検出して、ＳＹＮＣイレージャインジケータを生成する段階、及び
前記ＳＹＮＣイレージャインジケータを前記第１のメモリに格納する段階、
をさらに含み、
前記ＳＹＮＣイレージャインジケータが、前記低保護性コードワードがデコードされている間に前記イレージャビットを生成するための、前記高保護性ワードイレージャインジケータとして機能することを特徴とする請求項１に記載のマルチワード情報をデコードする方法。
【請求項４】
前記ＢＩＳコードがアドレスフィールド情報を含み、前記高保護性ワードイレージャインジケータがデコードエラーまたは前記アドレスフィールド情報のアドレス比較エラーによって決定されることを特徴とする請求項２に記載のマルチワード情報をデコードする方法。
【請求項５】
前記ＢＩＳコードがユーザ制御データを含み、前記高保護性ワードイレージャインジケータが前記ユーザ制御データによって決定されることを特徴とする請求項２に記載のマルチワード情報をデコードする方法。
【請求項６】
前記低保護性コードワードに近い前記高保護性ワードイレージャインジケータの少なくとも１つがエラーを示せば、前記イレージャビットがマークされることを特徴とする請求項１に記載のマルチワード情報をデコードする方法。
【請求項７】
前記高保護性コードワード及び前記低保護性コードワードが、前記第１のメモリに格納される前に、デインターリーブされることを特徴とする請求項１に記載のマルチワード情報をデコードする方法。
【請求項８】
前記イレージャビットが自由に選択できる戦略によって決定され、前記戦略はある１つから別の１つに自動的に切り替えられることを特徴とする請求項１に記載のマルチワード情報をデコードする方法。
【請求項９】
新しいマルチワード情報クラスターがデコードされる前に前記第２のメモリが初期化されることを特徴とする請求項１に記載のマルチワード情報をデコードする方法。
【請求項１０】
新しいマルチワード情報クラスターがデコードされる前に前記第２のメモリが前記ＳＹＮＣイレージャインジケータによって初期化されることを特徴とする請求項３に記載のマルチワード情報をデコードする方法。
【請求項１１】
マルチワード情報をデコードする方法において、
前記マルチワード情報の低保護性コードワードをメモリに格納する段階、
前記マルチワード情報の高保護性コードワードをデコードして、デコードエラーが生じたか否かを示す高保護性ワードイレージャインジケータを生成する段階、
前記高保護性ワードイレージャインジケータを前記メモリに格納する段階、
前記メモリから読み出されるイレージャインジケータを用いて前記低保護性コードワードをデコードする段階、及び
前記低保護性コードワードを前記マルチワード情報内のいずれかの低保護性コードワードに近い高保護性ワードイレージャインジケータに基づいてデコードするためのイレージャインジケータをマークする段階、
を有してなることを特徴とするマルチワード情報をデコードする方法。
【請求項１２】
前記マルチワード情報がエラー訂正コード（ＥＣＣ)クラスターであり、前記高保護性コードワード及び前記低保護性コードワードが、それぞれ、バーストインジケータサブコード（ＢＩＳ)及び長距離コード（ＬＤＣ)であることを特徴とする請求項１１に記載のマルチワード情報をデコードする方法。
【請求項１３】
前記マルチワード情報に含まれる同期化コードのエラーを検出して、ＳＹＮＣイレージャインジケータを生成する段階、及び
前記ＳＹＮＣイレージャインジケータを前記メモリに格納する段階、
をさらに含み、
前記ＳＹＮＣイレージャインジケータが、前記低保護性コードワードがデコードされている間に前記イレージャビットを生成するための、前記高保護性ワードイレージャインジケータとして機能することを特徴とする請求項１１に記載のマルチワード情報をデコードする方法。
【請求項１４】
前記高保護性コードワード及び前記低保護性コードワードが、前記メモリに格納される前に、デインターリーブされることを特徴とする請求項１１に記載のマルチワード情報をデコードする方法。
【請求項１５】
マルチワード情報をデコードする方法において、
同期化コード及び低保護性コードワードを含むマルチワード情報クラスターを提供する段階、
前記同期化コードのいかなるエラーフラッグも検出して、ＳＹＮＣイレージャインジケータを生成する段階、
前記ＳＹＮＣイレージャインジケータをメモリに格納する段階、及び
前記ＳＹＮＣイレージャインジケータを用いて前記低保護性コードワードをデコードする段階、
を有してなることを特徴とするマルチワード情報をデコードする方法。
【請求項１６】
マルチワード情報をデコードする方法において、
アドレスフィールド情報、ユーザ制御データ及び低保護性コードワードを含むマルチワード情報クラスターを提供する段階、
前記アドレスフィールド情報または前記ユーザ制御データのいかなるエラーフラッグも検出して、アドレスフィールド情報／ユーザ制御データイレージャインジケータを生成する段階、
前記アドレスフィールド情報／ユーザ制御データイレージャインジケータをメモリに格納する段階、及び
前記アドレスフィールド情報／ユーザ制御データイレージャインジケータの少なくとも１つを用いて前記低保護性コードワードをデコードする段階、
を有してなることを特徴とするマルチワード情報をデコードする方法。
【請求項１７】
マルチワード情報をデコードする方法において、
アドレスフィールド情報、ユーザ制御データ及び低保護性コードワードを含むマルチワード情報クラスターを提供する段階、
前記アドレスフィールド情報または前記ユーザ制御データのいかなるエラーフラッグも検出して、アドレスフィールド情報／ユーザ制御データイレージャインジケータを生成する段階、
前記アドレスフィールド情報／ユーザ制御データイレージャインジケータをメモリに格納する段階、及び
前記アドレスフィールド情報／ユーザ制御データイレージャインジケータの少なくとも１つを用いて前記高保護性コードワードをデコードする段階、
を有してなることを特徴とするマルチワード情報をデコードする方法。
【請求項１８】
マルチワード情報をデコードするための装置において、
マルチワード情報クラスターの高保護性コードワードを格納するための第１のメモリであって、前記マルチワード情報クラスターはさらに低保護性コードワードを含むものである第１のメモリ、
前記高保護性コードワードをデコードして、高保護性ワードイレージャインジケータを生成するための、第１のメモリに接続されるデコーダ、
前記高保護性ワードイレージャインジケータを格納するための、前記デコーダに接続される、前記第１のメモリとは独立した第２のメモリ、及び
前記低保護性コードワードに対するイレージャビットを生成するための、前記第２のメモリに接続される、前記マルチワード情報クラスター内のいずれかの低保護性コードワードに近い前記第２のメモリの高保護性ワードイレージャインジケータがエラーを示した場合にイレージャビットをマークするイレージャジェネレータ、
を備えることを特徴とするマルチワード情報をデコードするための装置。
【請求項１９】
前記高保護性ワードイレージャインジケータに位置属性を与えるための、前記デコーダ及び前記第２のメモリに接続されるマッピング回路をさらに備えることを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２０】
前記デコーダがさらに、前記イレージャビットを用いて前記低保護性コードワードをデコードするために用いられることを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２１】
前記高保護性コードワード及び前記低保護性コードワードをデインターリーブするための、前記第１のメモリに接続されるデインターリーブ回路をさらに備えることを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２２】
前記マルチワード情報クラスター内の同期化コードのエラーを検出するための、前記第１のメモリに接続される、同期化エラー回路をさらに備え、前記同期化エラー回路はＳＹＮＣイレージャインジケータを生成し、前記ＳＹＮＣイレージャインジケータが、前記低保護性コードワードがデコードされている間に、イレージャビットを生成することを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２３】
デコードエラーまたはアドレスフィールド情報のアドレスエラーまたはユーザ制御データエラーにより生じるアドレスフィールドイレージャインジケータを生成するためのアドレスフィールド及びユーザ制御データマッピング回路をさらに備えることを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２４】
前記アドレスフィールド情報をデコードするための、前記アドレスフィールド及びユーザ制御データマッピング回路に接続されるアドレスフィールドデコーダをさらに備えることを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
【請求項２５】
前記マルチワード情報クラスターがエラー訂正コード（ＥＣＣ)クラスターであり、前記高保護性コードワード及び前記低保護性コードワードが、それぞれ、バーストインジケータサブコード（ＢＩＳ)及び長距離コード（ＬＤＣ)であることを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２６】
前記第１のメモリがＤＲＡＭであることを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２７】
前記第２のメモリがＳＲＡＭであることを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２８】
新しいマルチワード情報クラスターがデコードされる前に前記第２のメモリが初期化されることを特徴とする請求項１８に記載のマルチワード情報をデコードするための装置。
【請求項２９】
マルチワード情報をデコードするための装置において、
マルチワード情報クラスターの高保護性コードワードを格納するためのメモリであって、前記マルチワード情報クラスターはさらに低保護性コードワードを含んでいるメモリ、及び
前記高保護性コードワードをデコードして、前記メモリへの位置属性をもつ高保護性ワードイレージャインジケータを生成するためのデコーダ、
を備え、
低保護性コードワードのイレージャビットが、前記低保護性コードワードに近い高保護性コードワードの高保護性ワードイレージャインジケータがエラーを示した場合に、マークされることを特徴とするマルチワード情報をデコードするための装置。
【請求項３０】
前記マルチワード情報クラスターがエラー訂正コード（ＥＣＣ)クラスターであり、前記高保護性コードワード及び前記低保護性コードワードが、それぞれ、バーストインジケータサブコード（ＢＩＳ)及び長距離コード（ＬＤＣ)であることを特徴とする請求項２９に記載のマルチワード情報をデコードするための装置。
【請求項３１】
前記メモリがＤＲＡＭであることを特徴とする請求項２９に記載のマルチワード情報をデコードするための装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ディスク装置に適用される、マルチワード情報をデコードするための方法及び装置に関する。
【背景技術】
【０００２】
図１に示されるように、エラー訂正コード（ＥＣＣ)クラスター１０は、１５２の長距離コード（ＬＤＣ)データ列、１つのＳＹＮＣデータ列１１及び３つのバーストインジケータサブコード（ＢＩＳ)データ列１２を含み、ＬＤＣデータ列はＳＹＮＣデータ列１１及び３つのＢＩＳデータ列１２により４つのＬＤＣブロック１３に分割される。原ＬＤＣデータは不連続であり、異なるＬＤＣブロック１３にインターリーブされている。いくつかのＥＣＣエンコード及びデコード法が特許文献１，特許文献２，特許文献３及び特許文献４に説明されており、特許文献１にはマルチワード情報をエンコードする方法が開示され、特許文献２にはインターリーブによるエンコード法が開示され、特許文献３には同期化（ＳＹＮＣ)コード，ＢＩＳコードあるいはこれらの動的または静的組合せをイレージャ（erasure)として用いるデコード法が開示され、特許文献３の二番目の出願である特許文献４にはさらにＳＹＮＣコードをイレージャインジケータとして用いる方法が開示されている。さらに、非特許文献１にはＬＤＣコード及びＢＩＳコードを用いるエラー訂正方法が開示されている。
【０００３】
しかし、上記の特許文献及び非特許文献ではＥＣＣデータをデコードする方法の概念しか提起されていない。すなわち、実際的な実施方法が明示的に開示されていない。そのような状況の下では、ＥＣＣデータをデコードするための有用な実施方法及び装置を開発する必要がある。
【特許文献１】米国特許第６３７８１００号明細書
【特許文献２】米国特許第６３６７０４９号明細書
【特許文献３】米国特許第６６０４２１７号明細書
【特許文献４】米国特許出願公開第２００３/０２０８７１４号明細書
【非特許文献１】ナラハラ等，Japan J. Appl. Phys.，２０００年，第３９巻，ｐ.９１２−９１９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、マルチワード情報、例えばＥＣＣデータを効率よくデコードするための方法及び実施装置を提供することである。
【課題を解決するための手段】
【０００５】
現在、本発明の方法はいわゆるブルーレイディスクのデコードに適用できる。
【０００６】
ＢＩＳコードはＬＤＣコードに比較して、ＢＩＳコードではエラーがより容易に検出されるから、保護性が比較的高い。ＥＣＣクラスターのある行において近い２つのＢＩＳコードにエラーが検出されると、その行にあって、これら２つのＢＩＳデータの間にあるＬＤＣデータにエラーがあり得ることが示される。したがって、ＬＤＣデータのイレージャビットをイレージャインジケータとしてマークすることができ、よって、ＬＤＣデコード効率または訂正効率が高められる。さらに、ＥＣＣクラスターに含まれるＳＹＮＣコードを用い、ＢＩＳコードと組み合わせて、ＬＤＣイレージャビットを生成することもできる。ＳＹＮＣイレージャインジケータ及びそれに近いＢＩＳイレージャインジケータが検出された場合には、それらの間に配されているＬＤＣデータに１つまたは複数のエラーがあり得る。
【０００７】
ＢＩＳイレージャインジケータまたはＬＤＣイレージャビットはメモリ、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ)に格納することができる。しかし、ＬＤＣデータはＥＣＣクラスター内でインターリーブされているから、すなわち、原ＬＤＣデータは不連続であり、複数のＬＤＣブロック内に配されているから、それぞれのＬＤＣの位置はＤＲＡＭから個別に取り出されなければならない。したがって、全てのイレージャインジケータがＤＲＡＭに格納される場合にはＤＲＡＭ帯域幅が広げられ、よってデコード効率が低下するであろう。
【０００８】
ＥＣＣデコード効率を高めるため、マルチワード情報をデコードする方法が開示される。本方法は段階（ａ)から段階（ｅ)までを有してなる。段階（ａ)において、高保護性コードワード（ＢＩＳ)及び低保護性コードワード（ＬＤＣ)を含むマルチワード情報クラスター（ＥＣＣ)が提供される。段階（ｂ)において、高保護性コードワード及び低保護性コードワードが第１のメモリ、例えばＤＲＡＭに格納される。段階（ｃ)において、デコードエラーが生じたか否かを示す高保護性ワードイレージャインジケータを生成するために、高保護性コードワードがデコードされる。段階（ｄ)において、高保護性ワードイレージャインジケータが第２のメモリ、例えばＳＲＭに格納される。段階（ｅ)において、低保護性コードワードがデコードされる。この間に、マルチワード情報クラスターのある行において低保護性コードワードに近い高保護性コードワードを見いだし、低保護性コードワードに近い高保護性コードワードの高保護性ワードイレージャインジケータをルックアップすることにより、低保護性ワードのイレージャビットがマークされる。
【０００９】
上述した方法は、第１のメモリ、デコーダ、マッピング回路、第２のメモリ及びイレージャジェネレータを備える装置によって実施することができる。第１のメモリの目的はマルチワード情報クラスターの高保護性コードワード及び低保護性コードワードを格納することである。高保護性ワードイレージャインジケータを生成するために高保護性コードワードをデコードするためのデコーダが第１のメモリに接続される。デコーダにマッピング回路が接続され、マッピング回路の目的は、高保護性ワードイレージャインジケータに対する位置属性を与えるためにマルチワード情報クラスターのある行の高保護性ワードイレージャインジケータに対応する高保護性コードワードの位置を指示することである。位置属性をもつ高保護性ワードイレージャインジケータを格納するために第２のメモリがマッピング回路に接続される。第２のメモリにある高保護性ワードイレージャインジケータをルックアップすることによって低保護性コードワードのイレージャビットを生成するためにイレージャジェネレータが第２のメモリに接続され、高保護性ワードイレージャインジケータに対応する高保護性コードワードはマルチワード情報クラスターのある行において低保護性コードワードに近い。
【発明を実施するための最良の形態】
【００１０】
図２ａは本発明にしたがうマルチワード情報をデコードするための装置２０の略図である。装置２０は、第１のメモリ、例えばＤＲＡＭ２１，ＬＤＣ/ＢＩＳデコーダ２２，第２のメモリ、例えばＳＲＡＭ２３，復調器２４，同期化エラー回路２５，デインターリーブ回路２６，マッピング回路２７，ＢＩＳ→ＬＣＤイレージャジェネレータ２８を備える。
【００１１】
図３に示されるように、ＥＣＣクラスター３０は、ＳＹＮＣコード列３１，３つのＢＩＳデータ列３２及び４つのＬＤＣブロック３３を含み、ブロック３３のそれぞれは３８のＬＤＣデータ列を有する。さらに、ＥＣＣクラスター３０は４９６の行を含む。ＢＩＳデータ列３２は、左から右に、それぞれＢＩＳ１，ＢＩＳ２及びＢＩＳ３と表される。
【００１２】
図２ａを改めて参照すれば、ＥＣＣクラスター３０のＬＤＣデータ及びＢＩＳデータは復調器２４によって８ビットデータに復調され、次いで、ＬＤＣデータ及びＢＩＳデータはデインターリーブされるため、デインターリーブ回路２６に内蔵された内部メモリ、例えばＳＲＡＭに格納される。ＬＤＣデータ及びＢＩＳデータはそれぞれ、３０４の２４８バイト長ＬＤＣコード及び２４の６２バイト長ＢＩＳコードにデインターリーブされ、ＥＣＣクラスター３０のＳＹＮＣコードは、ＳＹＮＣイレージャインジケータを生成するために、ＳＹＮＣエラー検出のための同期化エラー回路に送られる。同期化コードのエラーも本発明で利用することができる。マルチワード情報に含まれる同期化コードのエラーが検出されると、同期化イレージャインジケータが次に生成されて第１のメモリに格納される。ＢＩＳイレージャインジケータと同じく、同期化イレージャインジケータは、低保護性コードワードがデコードされている間にイレージャビットを生成するための高保護性ワードイレージャインジケータとして機能する。
【００１３】
ＳＹＮＣエラーが検出されると、ＳＹＮＣイレージャインジケータには“１”が割り当てられ、検出されなければ“０”が割り当てられるであろう。ＳＹＮＣエラーの決定に関しては、ＳＹＮＣ位置から受け取られるデータが復調前のＳＹＮＣパターン、例えば、ブルーレイ＝０１ ０１０ ０００ ０００ ０１０ ０００ ０００ ０１０におけるＳＹＮＣ０パターンと異なるか、あるいは２つの近いＳＹＮＣ列３１の間のデータ数が正しくないか、何らかの不連続ＳＹＮＣコードが見つかるか、またはＳＹＮＣコードに近いデータが信頼できないことを読出チャネルが示せば、これらはＳＹＮＣエラーと見なすことができる。引き続いて、ＳＹＮＣイレージャインジケータ並びにデインターリーブされたＬＤＣデータ及びＢＩＳデータがＤＲＡＭ２１に格納される。あるいは、図２ｂに示されるように、デインターリーブ回路２６'をＤＲＡＭ２１とＳＲＡＭ２３／デコーダ２２の間に配することもでき、よって、ＬＤＣデータ及びＢＩＳデータはデインターリーブ前にＤＲＡＭ２１に格納される。また別の方法は、図２ｃに示されるように、ＤＲＡＭ２１が一部のデインターリーブ中のＬＤＣデータ及びＢＩＳデータを格納し、残りのＬＤＣデータ及びＢＩＳデータはＤＲＡＭから読み出されながらデインターリーブされ、この場合、偏デインターリーブ回路２６''及び別の偏デインターリーブ回路２６’’’が用いられる。
【００１４】
ＤＲＡＭ２１に格納されたＢＩＳデータはデコードのためにＬＤＣ/ＢＩＳデコーダ２２に送られ、よってＢＩＳイレージャインジケータが生成される。例えば、デコード中にエラーが検出されるとＢＩＳイレージャインジケータに“１”が割り当てられ、検出されなければ“０”が割り当てられる。次いで、ＢＩＳイレージャインジケータは自体を再配置するためにマッピング回路２７にかけられ、ＥＣＣクラスター３０内の対応するＢＩＳデータが、ＥＣＣクラスター３０内のＢＩＳイレージャインジケータとＬＤＣデータの間の位置関係を確立するために指示される。
【００１５】
マッピング回路２７の可能なマッピング関数は、
【数１】
2006092712.tif 000003
【００１６】
として示され、ここで（Ｎ,Ｃ)はＢＩＳブロック内の位置であり、Ｎは１つのＢＩＳコードの位置（０〜６１)を示し、ＣはＢＩＳコード番号（０〜２３)を示す。
【００１７】
また（ｕ,ｒ,ｅ)はＢＩＳクラスター内の位置であり、ｕは単位数、
【数２】
2006092712.tif 000004
【００１８】
を示し、ｒは行番号、
【数３】
2006092712.tif 000005
【００１９】
を示し、ｅは列番号、
【数４】
2006092712.tif 000006
【００２０】
を示す。
【００２１】
その後、位置属性をもつＢＩＳイレージャインジケータがＳＲＡＭ２３に格納される。さらに、ＳＹＮＣイレージャインジケータをＳＲＡＭ２３に送って格納することができる。この結果、ＥＣＣクラスター３０のそれぞれの行において４つの可能なイレージャインジケータが生成され、よって、可能な１つのＳＹＮＣイレージャインジケータ及び３つのＢＩＳイレージャインジケータを格納するために４つのビットが用いられる。したがって、１バイトでＥＣＣクラスターの２行分のイレージャインジケータを格納することができ、２４８バイト（４９６×４/８＝２４８)がそれぞれのＥＣＣクラスターに必要となる。
【００２２】
ＥＣＣクラスターのデコード開始時に、ＳＲＡＭ２３はＳＲＡＭ２３内にある前のデータに上書きするために初期化されなければならない。すなわち、ＳＲＡＭ２３内のＳＹＮＣイレージャインジケータのフィールドがＤＲＡＭ２１に格納されているＳＹＮＣイレージャインジケータで上書きされ、ＢＩＳイレージャインジケータは全てゼロにリセットされる。図４は初期化されたＳＲＡＭ２３内のある１バイトを示し、アドレスが０及びアドレスが４のＳＹＮＣイレージャインジケータにＤＲＡＭ２１内のＳＹＮＣイレージャインジケータＳ０及びＳ１が割り当てられる。Ｓ０は第１行のＳＹＮＣイレージャインジケータであり、Ｓ１は第２行のＳＹＮＣイレージャインジケータであって、ＢＩＳイレージャインジケータは“０”にリセットされている。
【００２３】
図５ａはＳＲＡＭ２３に格納されたイレージャインジケータの一例を示し、図５ａでは、第２行のＳＹＮＣフィールド及びＢＩＳ２フィールドのいずれにもエラーがあり、また第１行のＢＩＳ１フィールド及びＢＩＳ３フィールドのいずれにもエラーがある。この状況は、このＥＣＣクラスターの同じ行において、エラーが存在するＳＹＮＣに近いかまたはＢＩＳデータの間にあるＬＤＣデータにエラーが生じている可能性があることを意味する。
【００２４】
図４に示されるように、図２ａにおけるＳＲＡＭ２３の１バイトは第１行及び第２行のＳＹＮＣ並びにＢＩＳイレージャインジケータを含む。あるいは、ＳＲＡＭ２３の１バイトは列方向のイレージャインジケータを含むこともできる。イレージャインジケータは行の代わりに列に沿って格納することもできる。図５ｂに示されるように、行“ｎ”のＳＹＮＣ，ＢＩＳ１イレージャインジケータ，ＢＩＳ２イレージャインジケータ及びＢＩＳ３イレージャインジケータのそれぞれはＳＲＡＭのバイトｋ，バイトｋ＋１，バイトｋ＋２及びバイトｋ＋３のビット“０”に格納され、一方、行“ｎ＋１”のＳＹＮＣ，ＢＩＳ１イレージャインジケータ，ＢＩＳ２イレージャインジケータ及びＢＩＳ３イレージャインジケータのそれぞれはＳＲＡＭのバイトｋ，バイトｋ＋１，バイトｋ＋２及びバイトｋ＋３のビット“１”に格納される。イレージャインジケータは、ＳＲＡＭ２３の書込及び／または読出効率に利するであろう、他のいずれかのマッピングフォーマットでも格納することができる。例えば、イレージャインジケータはＬＤＣのデコードのためのシーケンスによって、あるいはＢＩＳエラーまたはＳＹＮＣエラーの位置によって、あるいは
【数５】
2006092712.tif 000007
【００２５】
のフォーマットによって、格納することができる。ここでαは原始多項式の根であり、lociは数値ｉであって、イレージャビットがゼロではないＬＤＣコードワードがｉ番目にある。
【００２６】
１つのＬＤＣデータがデコードされているときに、ＢＩＳ→ＬＤＣイレージャジェネレータ２８がＥＣＣクラスター内のそのＬＤＣデータに近いＢＩＳデータまたはＳＹＮＣコードのＳＹＮＣイレージャインジケータまたはＢＩＳイレージャインジケータをＳＲＡＭ２３から取り出す。この結果、ＳＹＮＣイレージャインジケータまたはＢＩＳイレージャインジケータに基づいて１つのＬＤＣイレージャビットが生成され得る。すなわち、ＬＤＣデータ位置をＥＣＣクラスターに戻してマッピングし、ＳＲＡＭ２３に格納されているＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータをルックアップすることにより、ＬＤＣイレージャビットが生成される。
【００２７】
ＬＤＣのデコード中にインクリメントＬＤＣイレージャアクセス法を適用することができる。２つの近いＬＤＣコードワードに対して、インターリーブの特性により、ほとんどのイレージャビットは同じＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータを指す。ＳＲＡＭ２３に格納されている相異なるＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータをルックアップするためにはイレージャビットの一部しか必要ではない。図５ｃに示されるように、インターリーブシーケンスにより、２つのコードワードｉ及びｉ＋２がインターリーブによってＳＹＮＣ/ＢＩＳで隔てられている場合を除き、ほとんどのコードワードｉ及びｉ＋２のイレージャは、同じＳＹＮＣ/ＢＩＳを読み出す。したがって、コードワードｉ＋２のイレージャが読み出されるときには、ＳＹＮＣ/ＢＩＳにかかるイレージャの一部だけしか更新される必要はない。
【００２８】
ＬＤＣイレージャビットをマークするためには、表１に示されるような４つの可能な戦略がある。“ｘ”は何であってもよいことを示し、“ｘ”は“１”または“０”をとり得る。
【００２９】
１．戦略０：ＬＤＣデータの両側のＢＩＳデータのＢＩＳイレージャインジケータが“１”であれば、ＬＤＣデータ領域に１つまたは複数のエラーがあり得ることを示すためにＬＤＣイレージャビットが生成される。
【００３０】
２．戦略１：ＬＤＣデータの左隣２つ目のＢＩＳデータ及び右隣のＢＩＳデータのＢＩＳイレージャインジケータが“１”であるか、またはＬＤＣデータの左隣のＢＩＳデータ及び右隣２つ目のＢＩＳデータのＢＩＳイレージャインジケータが“１”であれば、ＬＤＣイレージャが生成される。（表１は異なる戦略を生成するためにＬＤＣデータの前後の２つのＢＩＳ/ＳＹＮＣを用い、最左端及び最右端のＢＩＳデータに対しては無意味である)
３．戦略２：ＬＤＣデータの左隣の２つのＢＩＳデータまたは右隣の２つのＢＩＳデータのＢＩＳイレージャインジケータが“１”であれば、ＬＤＣイレージャが生成される。
【００３１】
４．戦略３：ＬＤＣデータの左隣または右隣のＢＩＳコードのＢＩＳイレージャインジケータが“１”であれば、ＬＤＣイレージャが生成される。
【００３２】
実際上、ＳＹＮＣイレージャインジケータにはＢＩＳイレージャインジケータが付随することができ、ＬＤＣイレージャビットを生成するためにＳＹＮＣイレージャインジケータはＢＩＳイレージャインジケータと同じ機能を果たす。ＬＤＣイレージャビットはＳＲＡＭ２３に格納されているＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータを上述した戦略を用いてルックアップすることにより生成される。あるいは、ＢＩＳのデコード後にイレージャインジケータは戦略選択及び演算を完了することができ、その後、ＳＲＡＭ２３に格納される。次いで、戦略選択の結果をＳＲＡＭ２３からルックアップすることによりＬＤＣイレージャビットが生成される。
【表１】
2006092712.tif 000008
【００３３】
上記の戦略は自動的に切り替り得る。例えば、初めに緩い戦略３が用いられ、次いで厳密な戦略２が用いられる。戦略３により生成されるイレージャビットの数が閾数、例えば３２をこえれば、以降のデコード作業を実行できないほど多くのＬＤＣエラーがあることを示す。イレージャビットの設定は、イレージャビット数が閾数より少なくなるまで、別の戦略に自動的に切り替えられるであろう。ＥＣＣクラスターに何らかのデコードエラーが生じれば、データの再バッファリングが行われる必要があり得る。これらのデータがエラー検出コード（ＥＤＣ)チェックに合格できなかった場合にのみ、ＤＲＡＭ２１内の復調されたデータが上書きされる必要がある。図５ｄには、図５ｃのＬＤＣデータがデインターリーブ後に順番に配列されて示された、第１及び第２のセクタが例示されている。第１のセクタはＥＤＣチェックに合格したが第２のセクタは合格しなかった場合、ＤＲＡＭへの再バッファリング時に第２のセクタだけが上書きされる。デコードに関し、ＬＤＣコードワード０〜８はＥＤＣチェックに合格しているからデコードされる必要はない。コードワード９のデコードに関しては、上部がセクタ“０”に属し、下部がセクタ“１”に属しているから、イレージャビットが読み出されるときに、セクタ“０”に属している部分のイレージャビットに“０”が割り当てられなければならない。セクタ“０”を保護するための部分は訂正のために変えられることはない。したがって、再バッファリングされたＥＣＣクラスターがデコードされるであろう。またＬＤＣイレージャビットは前のいわゆるエラー検出コード（ＥＤＣ)を用いる。
【００３４】
引き続いて、該当するＬＤＣデータを訂正するためにＬＤＣイレージャビットがＬＤＣ/ＢＩＳデコーダ２２に送られて、訂正されたＬＤＣデータがＤＲＡＭ２１に送り返される。
【００３５】
図６ａは本発明の表１にしたがうイレージャビットを生成するための詳細な構造を示す。２４８バイトを含み、それぞれのバイトがＥＣＣクラスターの２つの行に属するＳＹＮＣデータ及びＢＩＳデータを格納する、ＳＲＡＭ２３の内容の可能なフォーマットが表８２に示される。表８２の内容は次イレージャフラッグレジスタ８７に送られ、さらに現イレージャフラッグレジスタ８６及び前イレージャフラッグレジスタ８８に、イレージャ毎に、送られる。次イレージャフラッグレジスタ８７，現イレージャフラッグレジスタ８６及び前イレージャフラッグレジスタ８８の出力は、上述した３種類の戦略のイレージャビットの設定のために複合ロジック８１に送られる。第１のマルチプレクサ（ＭＵＸ)８４が複合ロジック８１の３つの出力ＳＸ，ＳＬＲ及びＳＬＬＲＲに接続され、イレージャビット生成の戦略にしたがう制御信号“straregy_sel_reg”に基づいて、１つを選択する。ＬＤＣ領域のイレージャを選択するために、第２のマルチプレクサ８５が第１のマルチプレクサ８４及び制御ユニット８３に接続される。
【００３６】
図６ｂ，６ｃ及び６ｄに示されるＢＩＳデータはアドレスフィールド（ＡＦ)情報及びユーザ制御（ＵＣ)データからなり、ＡＦはアドレス及びアドレスパリティを含む。アドレスは連続であるから、全てのアドレスは既知のアドレスに基づいて前進方向及び後進方向に演繹することができる。したがって、ＢＩＳのＡＦデータの位置を期待されるＡＦデータの位置と比較することができる。ＡＦデータの位置が期待される位置と異なっていれば、ＡＦデータはイレージャインジケータと見なされる。さらに、ＡＦデータはコード化により保護されるから、ＡＦのデコード結果はイレージャインジケータとすることができる。ＵＣがアプリケーションによって指定されていなければ、ＵＣデータバイトは“00h”に設定されることになる。ＢＩＳのＵＣデータと“０”を比較して、異なっていれば、ＵＣデータをイレージャインジケータと見なすことができる。ＡＦ及びＵＣは既知であるから、ＢＩＳブロックのパリティを計算することができる。計算されたパリティは、イレージャインジケータを生成するために、受け取られるＢＩＳのパリティのデータと比較することができる。ＢＩＳデータは、期待されるＡＦまたはＵＣデータとの比較によりイレージャとしてマークされ得るだけでなく、ＬＤＣデータエラー訂正を改善するためにより多くのイレージャをマークし得るように、ＢＩＳエラー訂正を強化することもできる。
【００３７】
図７を参照すれば、ディスク内の位置を決定するためにＢＩＳコードにより保護されるアドレスフィールド（ＡＦ)情報及びユーザ制御（ＵＣ)データは、ＬＤＣイレージャ生成のために用いることもできる。図２ａの装置との比較において、装置５０は、追加された、ＡＦデコーダ５２及びＡＦ/ＵＣマッピング回路５１を備える。アプリケーションで指定されていないユーザ制御（ＵＣ)データ情報は通常、ゼロに等しい。したがって、近いクラスター間のアドレス番号が正しくなければユーザ制御データはゼロに等しくはなく、あるいはＡＦデコード中にエラーが検出されればそれらのエラーはＡＦ/ＵＣデコードエラーと見なされ得る。生成されるＡＦ/ＵＣイレージャインジケータは、ＬＤＣイレージャビット生成のため、ＳＲＡＭ２３またはＤＲＡＭ２１に格納される。生成されるＡＦ/ＵＣイレージャインジケータは、ＬＤＣデコードのため、ＢＩＳ/ＳＹＮＣイレージャインジケータに統合することもできる。
【００３８】
あるいはＳＲＡＭをもたない装置を用いることもできる。図８を参照すれば、マルチワード情報をデコードするための装置６０は、ＤＲＡＭ６１，復調器６４，同期化エラー回路６５，デインターリーブ回路６６及びＬＤＣ/ＢＩＳデコーダ６２を備える。復調器６４、同期化エラー回路６５及びデインターリーブ回路６６の動作は、図２ａに示される復調器２４、同期化エラー回路２５及びデインターリーブ回路２６の動作と同じであるが、ＢＩＳイレージャインジケータは、ＬＤＣデコードのため、ＳＲＡＭ２３の代わりにＤＲＡＭ６１に格納される。ＬＤＣデータはＥＣＣクラスター内でインターリーブされているから、すなわち，ＬＤＣデータは不連続であり、複数のＬＤＣブロックに配されているから、全てのＬＤＣデータの位置がＤＲＡＭ６１から個別に取り出されなければならない。したがって、全てのイレージャインジケータがＤＲＡＭ６１に格納されるならば、ＤＲＡＭ帯域幅を広げなければならず、よって、図２ａの装置２０と比較してデコード効率が低下するであろう。それにもかかわらず、ＳＲＡＭ，関連マッピング回路及びイレージャジェネレータが省略されるから、簡略化された回路が得られるであろう。
【００３９】
デコード効率の影響を小さくするため、図５ｃに示されるような、変更の必要時のイレージャインジケータ領域へのアクセスのためのインクリメント態様により、ＤＲＡＭ帯域幅への影響を軽減することができる。ＤＲＡＭアクセスを低減するため、正確なＢＩＳ位置マッピングをともなわない別のイレージャインジケータアクセス方法を適用することができる。言い換えれば、読み出されているイレージャインジケータは複数のコードワードに用いられ、異なる領域のどこにイレージャインジケータが配されているかに影響される。ＢＩＳ位置マッピング操作は簡略されているから、ＬＤＣデータに対する位置は比較的に不正確である。この簡略化されたＢＩＳ位置マッピング操作は図２ａのＳＲＡＭ２３のアクセスにも用いることができる。さらに、ＢＩＳのデコード後、イレージャインジケータは戦略選択及び演算を終了することができ、その後、ＤＲＡＭに格納される。
【００４０】
ＬＤＣのデコードに関し、ＢＩＳ，ＳＹＮＣ，ＡＦ，ＵＣのような異なる態様で生成されたイレージャインジケータは、ＬＤＣイレージャとして十分に連携することができる。ＢＩＳのデコードに関し、ＡＦ，ＵＣまたはＳＹＮＣで生成されたイレージャインジケータはＢＩＳのイレージャとすることができる。ＢＩＳコードのデコードはアドレスフィールド情報を含むことができ、ＢＩＳに対するイレージャインジケータはデコードエラーまたはアドレスフィールド情報のアドレス比較エラーにより決定される。同様に、ＢＩＳに対するイレージャインジケータはユーザ制御データ情報によっても決定され得る。さらに、ＳＹＮＣ及び読出チャネルからのデータ品質情報が、ＢＩＳのデコードのためのイレージャインジケータに対する手掛りとなり得よう。
【００４１】
上述した本発明の実施形態は説明のためのものでしかない。当業者であれば、添付される特許請求の範囲を逸脱することなく、数多くの代替実施形態を案出することができる。
【図面の簡単な説明】
【００４２】
【図１】既知のＥＣＣクラスターを示す
【図２ａ】本発明にしたがうＥＣＣクラスターをデコードするための装置を示す
【図２ｂ】本発明にしたがうＥＣＣクラスターをデコードするための装置を示す
【図２ｃ】本発明にしたがうＥＣＣクラスターをデコードするための装置を示す
【図３】本発明にしたがう方法を説明するためのＥＣＣクラスターを示す
【図４】本発明の一実施形態にしたがう初期化されたＳＲＡＭに格納されたＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータを示す
【図５ａ】本発明の別の実施形態にしたがうＳＲＡＭに格納されたＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータを示す
【図５ｂ】本発明の別の実施形態にしたがうＳＲＡＭに格納されたＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータを示す
【図５ｃ】ＬＤＣとＳＹＮＣ/ＢＩＳコードの対応を示す
【図５ｄ】デインターリーブ後の第１及び第２のセクタのＬＤＣデータを示す
【図６ａ】本発明の一実施形態にしたがうイレージャビットを生成するための詳細な構造を示す
【図６ｂ】アドレスフィールド情報及びユーザ制御データからなるＢＩＳデータを示す
【図６ｃ】アドレスフィールド情報及びユーザ制御データからなるＢＩＳデータを示す
【図６ｄ】アドレスフィールド情報及びユーザ制御データからなるＢＩＳデータを示す
【図７】本発明にしたがうＥＣＣクラスターをデコードするための別の装置を示す
【図８】本発明にしたがうＥＣＣクラスターをデコードするための別の装置を示す
【符号の説明】
【００４３】
１０，３０    ＥＣＣクラスター
１１，３１    ＳＹＮＣデータ列
１２，３２    ＢＩＳデータ列
１３，３３    ＬＤＣブロック
２０，５０，６０    デコード装置
２１，６１    ＤＲＡＭ
２２    ＬＤＣ/ＢＩＳデコーダ
２３    ＳＲＡＭ
２４，６４    復調器
２５，６５    同期化エラー回路
２６，２６'，２６''，２６'''，６６    デインターリーブ回路
２７    マッピング回路
２８    ＢＩＳ→ＬＤＣイレージャジェネレータ
５１    ＡＦ/ＵＣマッピング回路
５２    ＡＦデコーダ
６２    ＬＤＣデコーダ
８１    複合ロジック
８２    表
８３    制御ユニット
８４，８５    マルチプレクサ
８６，８７，８８    イレーズフラッグレジスタ
【図１】
2006092712.tif 000009
【図２ａ】
2006092712.tif 000010
【図２ｂ】
2006092712.tif 000011
【図２ｃ】
2006092712.tif 000012
【図３】
2006092712.tif 000013
【図４】
2006092712.tif 000014
【図５ａ】
2006092712.tif 000015
【図５ｂ】
2006092712.tif 000016
【図５ｃ】
2006092712.tif 000017
【図５ｄ】
2006092712.tif 000018
【図６ａ】
2006092712.tif 000019
【図６ｂ】
2006092712.tif 000020
【図６ｃ】
2006092712.tif 000021
【図６ｄ】
2006092712.tif 000022
【図７】
2006092712.tif 000023
【図８】
2006092712.tif 000024
【外国語明細書】
2006092712000001.pdf