(57)【要約】【課題】  出力コンデンサとして低等価直流抵抗のコンデンサを用いても複雑な電流帰還回路を用いることなく位相系の安定化を図り得る電源回路を提供する。【解決手段】  出力コンデンサのESRを利用することで位相補償を行っている電源回路において、出力電圧VOUTに基づくフィードバック信号FBを結合コンデンサCCUPにより誤差増幅回路１の内部のカレントミラー回路の飽和結合側のＮチャンネルＭＯＳトランジスタN3に供給するようにした。【選択図】  図１
2006127225.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧に基づくフィードバック信号と予め定められた基準信号とを誤差増幅器で比較することにより所定の電圧を出力する電源回路において、
前記フィードバック信号を結合コンデンサを介して前記誤差増幅器の内部のカレントミラー回路の飽和結合側のトランジスタに供給するようにしたことを特徴とする電源回路。
【請求項２】
請求項１の電源回路において、
前記結合コンデンサは、抵抗を介して前記飽和結合側のトランジスタに接続したことを特徴とする電源回路。
【請求項３】
請求項１の電源回路において、
前記フィードバック信号として出力ドライバに流れる電流情報を電圧に変換した信号を用いたことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源回路に関し、安定した位相補償を行うことを目的とした回路であり、特に出力コンデンサとして低ESR（等価直列抵抗）コンデンサを利用する場合に適用して有用なものである。
【背景技術】
【０００２】
図１１は代表的な電源回路の一つである降圧DC/DCコンバータの全体を示すブロック線図である。同図に示すように、誤差増幅器１は、予め定めた電圧値を表す基準電圧VREFとフィードバック信号FBとを比較して両者の偏差を表す誤差信号S1を送出する。ここで、フィードバック信号FBは出力電圧VOUTをフィードバック抵抗Rfb1、Rfb2で分割して得る。
【０００３】
比較器２は、三角波を発生する回路３の出力信号S2と、前記誤差信号S1とを比較して当該DC/DCコンバータの出力電圧VOUTのデューティー、すなわち出力電圧値を決めるデューティー信号S3を送出する。このデューティー信号S3は出力バッファ回路６を介してＰチャンネルＭＯＳトランジスタP1及びＮチャンネルＭＯＳトランジスタN1のオン／オフ時間を制御する。この制御により入力電圧VINに基づく出力電圧VOUTの値が規定される。
【０００４】
リアクタンスL0及び等価直流抵抗RESRを有する出力コンデンサCLは出力電圧VOUTの平滑用として機能する。
【０００５】
位相補償回路７は、誤差増幅器１の位相補償を行うもので、この近傍部分を抽出した図１２に詳細に示すように、直列に接続した抵抗RzとコンデンサCzとからなり、トランスコンダクタンスアンプである誤差増幅器１の出力側に接続してある。
【０００６】
かくして、当該DC/DCコンバータでは誤差増幅器１の高周波域におけるゲインAzやゼロ点周波数fz(位相が45deg戻る点の周波数)を管理し、また出力電圧VOUTを決定するフィードバック抵抗Rfb1に並列に接続されたフィードバックコンデンサCfbの容量によって決まるゼロ点周波数fzfbを組み合わせることで異常発振に対する対策としている。
【０００７】
ここで、上記Az、fz、fzfbは次式（１）、（２）、（３）で表される。
【０００８】
【数１】
2006127225.tif 000003
【０００９】
また、図１２に示す位相補償回路７で位相補償を行った場合の誤差増幅器１の出力側のボード線図を図１３に示す。
【００１０】
図１４は位相補償回路７の他の例を示す回路図である。この場合のゲインAz、ゼロ点周波数fzは次式（４）、（５）で表される。
【００１１】
【数２】
2006127225.tif 000004
【００１２】
一方、図１５に示す従来技術に係る３段増幅方式を用いたボルテージレギュレータでは各増幅段のPoleの周波数とフィードバック抵抗Rfb1とフィードバックコンデンサCfbによって決まるゼロ点周波数fzfbによって位相補償を行っている。
【００１３】
ここで、当該ボルテージレギュレータが発振しないようにゲインAzと位相を設定する場合、位相が180°遅れる２つめのPoleの周波数付近にゼロ点周波数fzfbを設定することで位相補償を行うとともに、３つめのPole周波数を、当該ボルテージレギュレータのトータルゲインがゼロとなるクロスオーバー周波数f0に対して位相的に影響しないような高周波となるように設定する必要がある。ところが、2ndアンプは、3rdアンプの出力Pchドライバ８のTrサイズを考慮すると非常に大きな負荷容量をドライブする必要があり、しかも3rdアンプは当該ボルテージレギュレータを構成するICに対して外付けする出力インピーダンスRL、負荷容量CLに依存するため、Poleを高周波に設定することができない。したがって、1stアンプのPoleを出来るだけ高周波側に設定する必要がある。
【００１４】
さらに、当該ボルテージレギュレータを高速動作させる場合の重要な要素としてPSRR(電源電圧除去比)が挙げられる。このPSRR特性を向上させるためには当該ボルテージレギュレータのトータルゲインを上げる必要がある。そこで、位相余裕を十分に保持し、同時にトータルゲインを上げるためには、1stアンプのPole周波数をさらに高くする必要がある。ただ、トータルゲインにより1stアンプのPoleをコントロールすることは非常に困難である。
【００１５】
一方、上述の如き電源回路においては、一般に出力コンデンサCLの容量(CL)と等価直流抵抗RESRの抵抗成分(RESR)によってゼロ点周波数fzclを作り、位相補償を行っている。
【００１６】
この場合のゼロ点周波数fzclは次式（６）で表される。
【００１７】
【数３】
2006127225.tif 000005
【００１８】
上式（６）からも明らかな通り、出力コンデンサCLに、低ESRコンデンサであるセラミックコンデンサ等を用いた場合には、ゼロ点周波数fzclが高くなり、これが位相補償を必要とする周波数よりも高くなる場合がある。このため、このままではセラミックコンデンサを利用することができない場合がでてくる。
【００１９】
一方、ゼロ点周波数fzclを所定の周波数域にもってくることができる、低ESRではない出力コンデンサCLとしてはタンタルコンデンサや電解コンデンサが知られている。
【００２０】
ところが、タンタルコンデンサや電解コンデンサ等の抵抗成分(RESR)が大きい出力コンデンサCLを用いた場合には、電源回路の出力電圧VOUTに大きなリップル成分を含んでしまうこととなる。
【００２１】
そこで、従来技術においては、出力コンデンサCLとして低ESRのセラミックコンデンサを用い、この場合に等価直流抵抗RESRが小さくなることで不十分となる位相補償を補うために電流帰還を行っている。もしくはトータルゲインを落とし、全体の性能を落とすことで対応している。
【００２２】
図１６は電流帰還回路を用いた位相補償回路を示す回路図である。同図（ａ）、（ｂ）に示すように、出力コンデンサCL(図１１参照)として低ESRのセラミックコンデンサを用いた場合には、ESRが小さくなることで不十分となる位相補償を補うために、電流帰還９を行う。このとき従来技術では、誤差増幅器１の出力側に加算回路１０を追加しており、この分が回路規模としては大きいことからチップ面積の拡大を生起するばかりでなく、回路素子が増えることにより消費電流も増大するという問題がある。
【００２３】
なお、本発明に関連する公知技術としては、次の特許文献１を挙げることができる。
【００２４】
【特許文献１】特開２００４−１５３７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述の如く、一般に電源回路では出力コンデンサCLのESRを利用することで位相補償を行っているため、位相補償が不足する低ESRコンデンサを使用する際には、複雑な電流帰還９回路を追加して系を安定化する必要があった。
【００２６】
本発明は、上記従来技術に鑑み、電源回路において、低ESRコンデンサを出力コンデンサに使用した場合でも複雑な電流帰還回路を用いることなく、位相系の安定化を図り得る電源回路を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成する本発明の構成は、次の点を特徴とする。
１）  出力電圧に基づくフィードバック信号と予め定められた基準信号とを誤差増幅器で比較することにより所定の電圧を出力する電源回路において、
前記フィードバック信号を結合コンデンサを介して前記誤差増幅器の内部のカレントミラー回路の飽和結合側のトランジスタに供給するようにしたこと。
２）  上記１）の電源回路において、
前記結合コンデンサは、抵抗を介して前記飽和結合側のトランジスタに接続したこと。
３）  上記１）の電源回路において、
前記フィードバック信号として出力ドライバに流れる電流情報を電圧に変換した信号を用いたこと。
【発明の効果】
【００２８】
上述の如き本発明によれば、出力電圧に基づくフィードバック信号を結合コンデンサにより誤差増幅器の内部に供給するようにしたので、従来技術の複雑な電流帰還回路を用いなくても容易に位相系の安定化を図り得る。すなわち、低ESRのセラミックコンデンサを使用することが可能になり、リップルの小さな電源回路を出力安定性良く提供することができる。
【００２９】
さらに、請求項２の発明によればゼロ点周波数を低周波域の任意の点に設定できる。
【００３０】
また、請求項３の発明によれば負荷電流の急峻な変動に対して十分に位相余裕を確保した安定性の高い電源回路を実現できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を図面に基づき詳細に説明する。なお、図１１乃至図１６に示す従来技術と同一部分には、同一番号を付し重複する説明は省略する。
【００３２】
＜第１の実施の形態＞
図１は、例えば図１１に示すような出力コンデンサCLのESRを利用することで位相補償を行っている電源回路における誤差増幅器１であって、この誤差増幅器１の近傍部分を抽出して示す回路図である。同図に示すように、本実施の形態に係る電源回路は、その出力電圧VOUTに基づくフィードバック信号VOUT/FB(出力電圧VOUTを直接フィードバックした信号又はフィードバック信号FB)を容量結合する結合コンデンサCCUPを介して誤差増幅器１の内部のカレントミラー回路の飽和結合側のＮチャンネルＭＯＳトランジスタN3に供給するように構成してある。ここで、本形態における誤差増幅器１はトランスコンダクタンスアンプで構成してある。また、飽和結合とはドレインとゲートが短絡されている構成をいう。
【００３３】
かかる本形態によれば、出力電圧VOUT又は出力電流に関する出力信号を結合コンデンサCCUPによって、信号経路となり得るカレントミラー回路の飽和結合側のＮチャンネルＭＯＳトランジスタN3に伝えることで、高周波域での位相特性の改善を図ることができる。すなわち、本形態におけるゼロ点周波数fzcpは飽和結合のＮチャンネルＭＯＳトランジスタN3のトランスコンダクタンスgm2と結合コンデンサCCUPの容量(CCUP)によって決まり、次式（７）で表される。また、ゼロ点周波数fzcp以上での結合コンデンサCCUPによるゲイン特性Azcpは次式（８）で表される。なお、式(８)中、Rdは誤差増幅器１の出力抵抗である。
【００３４】
【数４】
2006127225.tif 000006
【００３５】
<第２の実施の形態>
第１の実施の形態におけるゼロ点周波数fzcpは、式（７）からＮチャンネルＭＯＳトランジスタN3のトランスコンダクタンスgm2に依存する。ここで、トランスコンダクタンスgm2については生産上のバラツキは少ないが、プロセスによって決まってくるパラメータであることから、ゼロ点周波数fzcpを低周波側の任意の周波数にコントロールすることは困難である。
【００３６】
本形態は、かかる問題を解決し、前記ゼロ点周波数fzcpを容易にコントロールすることができるようにしたものである。すなわち、図２に示すように、本形態ではカレントミラー回路を構成するＮチャンネルＭＯＳトランジスタN3、N4のゲート間に抵抗R1を接続し、フィードバック信号VOUT/FBを容量結合する結合コンデンサCCUPは、前記抵抗R1を介してカレントミラー回路の飽和結合側のＮチャンネルＭＯＳトランジスタN3に接続してある。
【００３７】
本形態におけるゼロ点周波数fzcp2は次式(９)又は(１０)で表すことができる。
【００３８】
【数５】
2006127225.tif 000007
【００３９】
式（１０）を参照すれば抵抗R1を追加することで、ゼロ点周波数fzcp2を低周波域の任意の点に設定可能になることが分かる。ちなみに、ゼロ点周波数fzcp2は式(９)で表されるが、R1が1/gm2に比べて十分大きければ、式（１０）が成り立つ。
【００４０】
<第３の実施の形態>
出力電圧VOUTの取り出し方の一つとして、出力ドライバトランジスタに流れる負荷電流を電圧変換し、その信号をフィードバックして位相補償を行うこともできる。このように電流情報を利用することで負荷変動に対する応答性を向上させることができる。
【００４１】
本形態に係る回路を図３（ａ）及び（ｂ）に示す。図３（ａ）に示す回路ではPchドライバトランジスタTrに対して抵抗RSENSE及びPchトランジスタを並列に接続し、結合コンデンサCCUPによって誤差増幅器１の内部にフィードバックすることで、容易に電流帰還回路を構成することが可能である。
【００４２】
同様に、図３（ｂ）に示す回路では、NchドライバトランジスタTrのドレイン電圧をフィードバック信号として用いることができる。NchドライバトランジスタTrがONした時のドレイン電圧は負荷電流とNchドライバトランジスタTrのON抵抗に比例しており、負荷電流に応じたフィードバック量の設定が可能となるからである。
【００４３】
＜他の実施の形態＞
なお、図１及び図２に示す回路は、誤差増幅器１としてトランスコンダクタンスアンプを用いた場合であるが、これに限るものではない。結合コンデンサCCUPを介してフィードバック信号VOUT/FBを容量結合するようにすれば、図４に示す通常の誤差増幅回路又は図５に示すフォールデッドカスコードアンプでも同様の作用・効果が得られる。
【００４４】
また、図６に示すように誤差増幅器１の出力をソースフォロア回路により出力する場合、すなわちカレントミラー回路を用いた定電流源１１を負荷とするソースフォロア回路を用いた場合でも、結合コンデンサCCUPを介してソースフォロア回路のカレントミラー回路の飽和結合側のＮチャンネルＭＯＳトランジスタにフィードバック信号VOUT/FBを容量結合するようにすれば同様の作用・効果が得られる。この場合、図７に示すようにソースフォロア回路のソースとソースフォロア出力間に抵抗Rsを追加することでゲインAzcpをコントロールすることも可能である。このときのゲインAzcpは次式（１１）で表される。
【００４５】
【数６】
2006127225.tif 000008
【実施例１】
【００４６】
＜DC/DCコンバータの位相補償＞
本形態に係るDC/DCコンバータの位相補償をする場合、従来技術に係る位相補償（図１２参照）を組み合わせることで図８に示す回路を構成する。図８の抵抗Rz、コンデンサCzによるゼロ点周波数fzはゼロ点周波数fzcpに比べて十分に低周波となるように設定することで、誤差増幅器１のゲイン特性は次式（１２）、（１３）の通りとなる。
【００４７】
【数７】
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【００４８】
また、このときのボード線図を図９に示す。
【実施例２】
【００４９】
＜三段増幅方式のボルテージレギュレータの位相補償＞
図１０に示すように、出力電圧VOUTから直接誤差増幅器１の内部にフィードバックすることで、高周波域にゼロ点周波数fzcpが追加され、従来技術に係る三段増幅方式のボルテージレギュレータのゼロ点周波数fzfbを低周波側に設定することによって、三段増幅方式の回路においても十分な位相余裕を得ることが可能となる。また、ゼロ点周波数fzfbを低周波に設定することにより、PSRR特性を向上させることも可能になる。
【産業上の利用可能性】
【００５０】
本発明はDC/DCコンバータ、ボルテージレギュレータ等、電子機器の電源回路を製造・販売する産業分野で利用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態に係る電源回路における誤差増幅器であって、この誤差増幅器の近傍部分を抽出して示す回路図である。
【図２】本発明の第２の実施の形態に係る電源回路における誤差増幅器であって、この誤差増幅器の近傍部分を抽出して示す回路図である。
【図３】本発明の第３の実施の形態に係る電源回路における電流帰還系を示す回路図である。
【図４】図１に示す誤差増幅器部分の第１の変形例を示す回路図である。
【図５】図１に示す誤差増幅器部分の第２の変形例を示す回路図である。
【図６】図１に示す誤差増幅器部分の出力をソースフォロア回路により出力する場合の変形例を示す回路図である。
【図７】図６に示す場合の変形例を示す回路図である。
【図８】本発明の第１の実施の形態をDC/DCコンバータの位相補償に適用した場合を示す回路図である。
【図９】図８の回路の位相及びゲイン特性を示すボード線図である。
【図１０】本発明の第１の実施の形態を三段増幅方式のボルテージレギュレータの位相補償に適用した場合を示す回路図である。
【図１１】代表的な電源回路の一つである降圧DC/DCコンバータの全体を示すブロック線図である。
【図１２】図１１の位相補償回路の具体例を示す回路図である。
【図１３】位相補償をした図１２に示す誤差増幅器の位相及びゲイン特性を示すボード線図である。
【図１４】位相補償回路の他の例を示す回路図である。
【図１５】従来技術に係る３段増幅方式を用いたボルテージレギュレータを示す回路図である。
【図１６】従来技術に係る電流帰還回路を用いた位相補償回路を示す回路図である。
【符号の説明】
【００５２】
１        誤差増幅器
CCUP      結合コンデンサ
R1        抵抗
【図１】
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【図２】
2006127225.tif 000011
【図３】
2006127225.tif 000012
【図４】
2006127225.tif 000013
【図５】
2006127225.tif 000014
【図６】
2006127225.tif 000015
【図７】
2006127225.tif 000016
【図８】
2006127225.tif 000017
【図９】
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【図１０】
2006127225.tif 000019
【図１１】
2006127225.tif 000020
【図１２】
2006127225.tif 000021
【図１３】
2006127225.tif 000022
【図１４】
2006127225.tif 000023
【図１５】
2006127225.tif 000024
【図１６】
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