(57)【要約】【課題】  ウェットエッチングにより酸化膜を除去する工程を減らす。【解決手段】  第１の領域に小膜厚の酸化膜、第２の領域に中膜厚の酸化膜、第３の領域に大膜厚の酸化膜を形成する半導体集積回路装置の製造方法であって、前記第１の領域の前記半導体基板上に第１の酸化膜を形成する工程と、前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程と、前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程と、前記第１の領域の前記第１の酸化膜上、前記第２の領域の前記半導体基板上、及び前記第３の領域の前記第２の酸化膜上に第３の酸化膜を形成する工程と、前記第１の領域の前記第１の酸化膜及び前記第３の酸化膜を除去し、前記第１の領域の前記半導体基板を露出させる工程とを有する。【選択図】  図１
2006080309.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域、第２の領域、第３の領域を有する半導体集積回路装置に対して、第１の領域に小膜厚の酸化膜を形成し、第２の領域に中膜厚の酸化膜を形成し、第３の領域に大膜厚の酸化膜を形成する半導体集積回路装置の製造方法であって、
前記第１の領域の前記半導体基板上に第１の酸化膜を形成する工程と、
前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程と、
前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記第１の酸化膜上、前記第２の領域の前記半導体基板上、及び前記第３の領域の前記第２の酸化膜上に第３の酸化膜を形成する工程と、
前記第１の領域の前記第１の酸化膜及び前記第３の酸化膜を除去し、前記第１の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記半導体基板上、及び前記第２の領域及び第３の領域の前記第３の酸化膜上に第４の酸化膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
第１の領域、第２の領域、第３の領域を有する半導体集積回路装置に対して、第１の領域に小膜厚の酸化膜を形成し、第２の領域に中膜厚の酸化膜を形成し、第３の領域に大膜厚の酸化膜を形成する半導体集積回路装置の製造方法であって、
前記第１の領域、前記第２の領域及び前記第３の領域の前記半導体基板上に第１の酸化膜を形成する工程と、
前記第２の領域及び前記第３の領域の前記第１の酸化膜を除去し、前記第２の領域及び前記第３の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程と、
前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記第１の酸化膜上、前記第２の領域の前記半導体基板上、及び前記第３の領域の前記第２の酸化膜上に第３の酸化膜を形成する工程と、
前記第１の領域の前記第１の酸化膜及び前記第３の酸化膜を除去し、前記第１の領域の前記半導体基板を露出させる工程と、
前記第１の領域の前記半導体基板上、及び前記第２の領域及び第３の領域の前記第３の酸化膜上に第４の酸化膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程は、
前記第１の領域の前記半導体基板上に前記第１の酸化膜の少なくとも一部を残存させ、かつ、前記第２の領域の前記半導体基板を露出させるように、前記第２の領域の前記第２の酸化膜、及び前記第１の領域の前記第２の酸化膜を除去することを特徴とする請求項１または２に記載の半導体集積回路装置の製造方法。
【請求項４】
前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程は、
前記第１の酸化膜及び前記第２の酸化膜の酸化膜を、ウェットエッチングにより除去することを特徴とする請求項３に記載の半導体集積回路装置の製造方法。
【請求項５】
前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程において、
前記第２の領域の前記半導体基板上に形成する第２の酸化膜の上面が、前記第１の領域の前記第１の酸化膜上に形成する第２の酸化膜の上面より下方に位置するように前記第２の酸化膜を形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置の製造方法。
【請求項６】
前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程において、
前記第２の酸化膜を、熱酸化法により形成することを特徴とする請求項５に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に係り、例えば、同一基板上に３種類以上の膜厚の異なる酸化膜を形成する方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の微細化が進み、一つの半導体チップに多くの半導体素子を搭載されるようになってきている。多くの半導体素子を一つの半導体チップに搭載した場合、異なる膜厚の酸化膜を半導体基板上に形成する必要がある。
【０００３】
このような、３種類以上の膜厚を持つ絶縁膜を有する半導体集積回路装置の製造方法が、例えば特許文献１に開示されている。
【０００４】
しかしながら、特許文献１に記載のある半導体集積回路装置の製造方法においては、半導体基板にＳＴＩ（shallow trench isolation）等の素子分離領域を形成後ダミー酸化膜を除去する工程を含め、３種類の膜厚の異なる酸化膜を形成するまでに、一番薄い（小さい）膜厚の酸化膜を形成する領域の半導体基板に対して、計３回のウェットエッチング工程を施している。
【０００５】
このように、半導体基板にフッ化水素（ＨＦ）等を用いてエッチングを行うと、ＳＴＩのエッヂがエッチング液により削られ、ＳＴＩのエッヂに窪みが形成されてしまう。これにより、後のゲート電極形成工程において、ＳＴＩ内にできた窪みに導電性物質が入り込み、半導体素子にリーク電流が生じる等の問題が生じていた。そのため、ウェットエッチングを行う回数を減らす必要が生じていた。
【特許文献１】特開２００２−３４３８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ウェットエッチングにより酸化膜を除去する工程を減らすことが可能である半導体集積回路装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体集積回路装置の製造方法は、第１の領域、第２の領域、第３の領域を有する半導体集積回路装置に対して、第１の領域に小膜厚の酸化膜を形成し、第２の領域に中膜厚の酸化膜を形成し、第３の領域に大膜厚の酸化膜を形成する半導体集積回路装置の製造方法であって、前記第１の領域の前記半導体基板上に第１の酸化膜を形成する工程と、前記第１の領域の前記第１の酸化膜上及び、前記第２の領域及び前記第３の領域の前記半導体基板上に第２の酸化膜を形成する工程と、前記第１の領域及び前記第２の領域の前記第２の酸化膜を除去し、前記第２の領域の前記半導体基板を露出させる工程と、前記第１の領域の前記第１の酸化膜上、前記第２の領域の前記半導体基板上、及び前記第３の領域の前記第２の酸化膜上に第３の酸化膜を形成する工程と、前記第１の領域の前記第１の酸化膜及び前記第３の酸化膜を除去し、前記第１の領域の前記半導体基板を露出させる工程と、前記第１の領域の前記半導体基板上、及び前記第２の領域及び第３の領域の前記第３の酸化膜上に第４の酸化膜を形成する工程と、を有することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、ウェットエッチングにより酸化膜を除去する工程を減らすことが可能である半導体集積回路装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照して説明する。
【実施例】
【００１０】
本発明の実施例に係る半導体集積回路装置の製造方法を図１を用いて説明する。図１は、本発明の実施例に係る半導体集積回路装置の製造方法の工程断面図である。
【００１１】
本発明の実施例に係る半導体集積回路装置の製造方法においては、半導体基板１上に、小膜厚の酸化膜を形成する領域であるＬＶエリア（第１の領域）、中膜厚の酸化膜を形成する領域であるＭＶエリア（第２の領域）、大膜厚の酸化膜を形成する領域であるＨＶエリア（第３の領域）、の３つの領域にそれぞれ膜厚の異なる酸化膜を形成する方法について説明する。
【００１２】
本実施例においては、ＨＶ（high voltage）エリアには１６nmの膜厚の酸化膜、ＭＶ（middle voltage）エリアには１１nmの膜厚の酸化膜、ＬＶ（low voltage）エリアには３nmの膜厚の酸化膜という３種類の膜厚の異なる酸化膜の製造方法について説明する。
【００１３】
ＨＶエリアは、高い耐圧のトランジスタが形成されるため、大膜厚の酸化膜が形成され、ＬＶエリアは、高速性が重視されるトランジスタが形成されるため、低い耐圧であり、小膜厚の酸化膜が形成され、ＭＶエリアには、ＨＶエリアに形成されるトランジスタとＬＶエリアに形成されるトランジスタとの間の耐圧のトランジスタが形成されるため、中膜厚の酸化膜が形成される。
【００１４】
はじめに、図１（a）に示すように、半導体基板１上の全面（ＨＶエリア、ＭＶエリア、ＬＶエリア）に、１５nmの膜厚のダミー酸化膜（第１のＳｉＯ２膜）２を形成する。このダミー酸化膜２は、半導体集積回路装置に対してインプラ法による不純物をドーピングする際の半導体基板への重金属等の汚染物質の拡散防止するために形成される。このダミー酸化膜２は、ＣＶＤ法等で形成するが、形成方法は問わない。
【００１５】
次に、図１（b）に示すように、ＬＶエリアのダミー酸化膜２上にレジストパターン３を形成した後、レジストパターン３をマスクとして、ＭＶエリア及びＨＶエリアのダミー酸化膜２をウェットエッチングにより除去し、ＭＶエリア及びＨＶエリアの半導体基板１を露出させる。
【００１６】
このときのウェットエッチングは、フッ化水素（ＨＦ）等をエッチング液として用い、
膜厚に換算して、２０nmの膜厚の酸化膜を除去する条件で行う。例えば、２０nmよりも大きい膜厚を有する酸化膜を同じ条件でエッチングすると、２０nmの酸化膜がエッチングにより除去される。この際、ＭＶエリア、ＨＶエリアに形成されていたダミー酸化膜の膜厚１５nmよりも大きい値で、ウェットエッチングを行うのは、ＭＶ、ＨＶエリアのダミー酸化膜を確実に除去するためである。これにより、ＬＶエリアには、膜厚１５nmのダミー酸化膜２とレジストパターン３が残存する。
【００１７】
なお、以下、ウェットエッチングにより酸化膜を除去する際には、ウェットエッチングの量を膜厚に換算して説明を行う。
【００１８】
次に、図１（c）に示すように、レジストパターン３を除去し、ＬＶエリアに形成されたダミー酸化膜２を露出させた後、ＨＶエリア、ＭＶエリアの半導体基板１及びＬＶエリアのダミー酸化膜２上に熱酸化法により全面に第２のＳｉＯ２膜（第２の酸化膜）４を形成する。このとき、熱酸化は、ＭＶエリア、ＨＶエリアの半導体基板１上に１０nmの膜厚の酸化膜を形成する条件で行う。この際、ＬＶエリアには、ダミー酸化膜２上に膜厚５nmの第２のＳｉＯ２膜４が形成される。
【００１９】
ＬＶエリアのダミー酸化膜２上に形成される第２のＳｉＯ２膜４の膜厚は、ＭＶエリア及びＨＶエリアの第２のＳｉＯ２膜４の膜厚よりも薄く形成されるが、これは、ＨＶエリア及びＭＶエリアは、半導体基板１を熱酸化により酸化しているため、シリコンの酸化反応が起こりやすいのに対して、ＬＶエリアは、ダミー酸化膜２を熱酸化により酸化しているため、ＨＶエリア及びＭＶエリアよりも薄い膜厚の酸化膜が形成される。
【００２０】
これにより、ＨＶエリア、ＭＶエリアには、膜厚１０nmの酸化膜が形成され、ＬＶエリアには、膜厚２０nmの酸化膜が形成される。
【００２１】
次に、図１（d）に示すように、ＨＶエリアの第２のＳｉＯ２膜４上に、レジストパターン５を形成する。このレジストパターン５をマスクとして、ＭＶエリアの第２のＳｉＯ２膜４及び、ＬＶエリアの第２のＳｉＯ２膜４及びダミー酸化膜２の一部をウェットエッチングにより除去し、ＭＶエリアの半導体基板１を露出させる。このとき、ウェットエッチングは、膜厚に換算して、１３nmの膜厚の酸化膜を除去し、ＭＶエリアの半導体基板１を露出させる条件で行う。これにより、ＬＶエリアには、ダミー酸化膜２が７nm残存ずる。
【００２２】
この際、ＬＶエリアにおいては、第２のＳｉＯ２膜４が全てエッチングにより除去され、ダミー酸化膜２が露出していてもよいし、第２のＳｉＯ２膜４の一部のみがエッチングにより除去され、第２の第２のＳｉＯ２膜４がダミー酸化膜２上に残存していてもよいが、半導体基板１が露出しないようにウェットエッチングを行なう。本実施例においては、第２のＳｉＯ２膜４の全てがエッチングにより除去され、半導体基板１上に膜厚７nmのダミー酸化膜２が形成されている。
【００２３】
ここで、ＬＶエリアのダミー酸化膜２を積極的に半導体基板１上に残存させ、半導体基板１の表面を露出させないことで、次の酸化工程でダミー酸化膜２上に積み増す酸化膜の膜厚を減少させ、ウェットエッチング量を減少させることが可能となる。このウェットエッチング工程が、ＬＶエリアの酸化膜を除去する１回目の工程となる。
【００２４】
次に、図１（e）に示すように、レジストパターン５を除去した後、ＨＶエリア、ＭＶエリア、ＬＶエリアの全面を熱酸化し、ＭＶエリアの半導体基板１、ＬＶエリアのダミー酸化膜２及びＨＶエリアの第２のＳｉＯ２膜４上に、第３のＳｉＯ２膜（第３の酸化膜）６を形成する。このときの熱酸化は、ＭＶエリアの半導体基板１上に１０nmの酸化膜を形成する条件で行う。このとき、ＨＶエリアには、膜厚５nmの第３のＳｉＯ２膜６が形成され、ＬＶエリアには、膜厚５nmの第３のＳｉＯ２膜６が形成される。
【００２５】
次に、図１（f）に示すように、ＨＶエリア及びＭＶエリアの第３のＳｉＯ２膜６上にレジストパターン７を形成する。この後、レジストパターン７をマスクとして、ＬＶエリアの第３のＳｉＯ２膜６及びダミー酸化膜２をウェットエッチングにより除去し、ＬＶエリアの半導体基板１を露出させる。このとき、ウェットエッチングは、膜厚に換算して、１６nmの膜厚の酸化膜を除去し、ＬＶエリアの半導体基板１を露出させる条件で行う。これにより、ＬＶエリアでは、半導体基板１が露出する。
【００２６】
このＬＶエリアの半導体基板１を露出させるようにウェットエッチングを行う工程が、ＬＶエリアの半導体基板に対しての２回目のウェットエッチング工程となる。
【００２７】
次に、図１（g）に示すように、レジストパターン７を除去した後、ＨＶエリア、ＭＶエリア、ＬＶエリアの全面を熱酸化し、ＨＶエリアの第３のＳｉＯ２膜６上、ＭＶエリアの第３のＳｉＯ２膜６上及びＬＶエリアの半導体基板１上に第４のＳｉＯ２膜（第４の酸化膜）８を形成する。このときの熱酸化は、ＬＶエリアの半導体基板１上に３nmの酸化膜を形成する条件で行う。このとき、ＨＶエリアには、膜厚１nmの第４のＳｉＯ２膜８が形成され、ＭＶエリアには、膜厚１nmの第４のＳｉＯ２膜８が形成され、ＬＶエリアには、膜厚３nmの第４のＳｉＯ２膜８が形成される。
【００２８】
これにより、ＬＶエリアには、第４のＳｉＯ２膜８からなる膜厚３nmの酸化膜が形成され、ＭＶエリアには、第３のＳｉＯ２膜６及び第４のＳｉＯ２膜８からなる膜厚１１nmの酸化膜が形成され、ＨＶエリアには、第２のＳｉＯ２膜４、第３のＳｉＯ２膜６及び第４のＳｉＯ２膜８からなる膜厚１６nmの酸化膜が形成される。このようにして、半導体基板１上に３種類の酸化膜厚を有する半導体集積回路装置を形成することが可能となる。
【００２９】
本実施例に係る半導体集積回路装置の製造方法では、ＬＶエリアにおいて、第２のＳｉＯ２膜４の全てをウェットエッチングにより除去する工程と、第３のＳｉＯ２膜６及びダミー酸化膜２をウェットエッチングにより除去する工程との合計２回のウェットエッチング工程をＬＶエリアに施し、３種類の異なる膜厚を有する半導体集積回路装置を製造することが可能となる。
【００３０】
そして、本実施例に係る半導体集積回路装置の製造方法により、ＬＶエリアに対してウェットエッチングをする回数を減らすことが可能となるので、ＬＶエリアに対して行うウェットエッチングの量を減らすことが可能となる。
【００３１】
また、一回目のウェットエッチング工程において、ＬＶエリアのダミー酸化膜２を積極的に半導体基板１上に残存させ、半導体基板１の表面を露出させないことで、次の酸化工程での積み増し酸化膜の膜厚を減少させ、ウェットエッチング量を減少させることが可能となる。
【００３２】
これにより、ＬＶエリアへのウェットエッチングでエッチングする回数を低減することが可能となり、半導体基板１に露出して形成されるＳＴＩ若しくはＬＯＣＯＳ等の素子分離領域のエッジに沿って異常な形状にエッチングされ、窪みが発生することを防ぐことが可能となる。そのため、後のゲート電極形成工程において、ＳＴＩ、ＬＯＣＯＳ内にできた窪みに導電性物質が入り込み、半導体素子にリーク電流が生じる等の問題の発生を低減することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例に係る半導体集積回路装置の製造方法の製造工程断面図。
【符号の説明】
【００３４】
１  半導体基板
２  ダミー酸化膜（第１の酸化膜）
３、５、７  レジストパターン
４  第２のＳｉＯ２膜（第２の酸化膜）
６  第３のＳｉＯ２膜（第３の酸化膜）
８  第４のＳｉＯ２膜（第４の酸化膜）
【図１】
2006080309.tif 000003