(57)【要約】【課題】  スイッチトキャパシタアンプ回路およびこれを用いた固体撮像装置で任意の利得でログリニア可変する。【解決手段】  アンプと、第１の時間位相に、入力信号が供給される入力端子と前記アンプの入力端子間に接続される第１の固定キャパシタと第１の可変キャパシタを有するｎ（ｎは１以上に整数）個の入力回路と、第２の時間位相に、アンプの出力端子に接続される、第２の固定キャパシタと第２の可変キャパシタを有するｍ（ｍは１以上の整数）個の帰還回路とを有し、第１と第２の可変キャパシタの総和を一定とした条件で可変して入出力特性がログリニアで可変するようにした。【選択図】図１
2006303604.tif 000002
【特許請求の範囲】
【請求項１】
アンプと、
第１の時間位相に、入力信号が供給される入力端子と前記アンプの入力端子間に接続される第１の固定キャパシタと第１の可変キャパシタを有するｎ（ｎは１以上の整数）個の入力回路と、
第２の時間位相に、前記アンプの出力端子に接続される、第２の固定キャパシタと第２の可変キャパシタを有するｍ（ｍは１以上の整数）個の帰還回路と
を有し、
前記第１と第２の可変キャパシタを可変して入出力特性がログリニアの特性を有する
スイッチトキャパシタアンプ回路。
【請求項２】
前記の第１と第２の可変キャパシタの総和は一定である
請求項１記載のスイッチトキャパシタアンプ回路。
【請求項３】
前記第１または第２の可変キャパシタの可変値は、該可変キャパシタと前記第１または第２の固定キャパシタ値と前記第１と第２の可変キャパシタの総和の平均値と加算した値に比べて小さい
請求項２記載のスイッチトキャパシタアンプ回路。
【請求項４】
前記スイッチトキャパシタアンプ回路は、前記入力回路がｎ個と帰還回路がｍ個により利得が設定される
請求項１記載のスイッチトキャパシタアンプ回路。
【請求項５】
前記帰還回路の第２の固定キャパシタと第２の可変キャパシタは前記第１の時間位相に第１の基準電位が供給される
請求項１記載のスイッチトキャパシタアンプ回路。
【請求項６】
前記アンプは第１と第２の入出力端子を有し、前記入力回路が前記アンプの第１と第２の入力端子に、前記帰還回路が前記アンプの第１と第２の入出力端子間にそれぞれ接続され、前記アンプの第２の入力端子に接続される前記入力回路は前記第２の時間位相に第２の基準電位が供給される
請求項１記載のスイッチトキャパシタアンプ回路。
【請求項７】
アンプと、
信号が供給される入力端子と前記アンプの入力端子間に、第１のスイッチに直列接続された第１の固定キャパシタと、第２のスイッチに直列接続された第１の可変キャパシタとを有し、前記第１と第２のスイッチは第１の時間位相に接続されるようにされたｎ（ｎは１以上の整数）個の並列接続された入力回路と、
前記第１と第２のスイッチの出力が第２の時間位相に接続される第３のスイッチと、
前記アンプの入出力端子間に接続され、前記第１の時間位相に接続される第４のスイッチと、
前記アンプの入出力端子間に、第５のスイッチに直列接続された第２の固定キャパシタと、第６のスイッチに直列接続された第２の可変キャパシタとを有し、前記第５と第６のスイッチは前記第２の時間位相に接続される、ｍ（ｍは１以上の整数）個の並列接続された帰還回路と
を有する
スイッチトキャパシタアンプ回路。
【請求項８】
前記第１と第２の可変キャパシタの総和は一定で、前記第１または第２の可変キャパシタの可変値は、該可変キャパシタと前記第１または第２の固定キャパシタと前記第１と第２の可変キャパシタの総和の平均値と加算した値に比べて小さい
請求項７記載のスイッチトキャパシタアンプ回路。
【請求項９】
前記アンプは第１と第２の入出力端子を有し、前記入力回路が前記アンプの第１と第２の入力端子に、前記帰還回路が前記アンプの第１と第２の入出力端子間にそれぞれ接続された
請求項７記載のスイッチトキャパシタアンプ回路。
【請求項１０】
前記アンプの第２の入力端子に接続された前記入力回路は前記第１の時間位相に基準電位が供給される
請求項７記載のスイッチトキャパシタアンプ回路。
【請求項１１】
固体撮像素子から出力された入力信号が供給され、該入力信号を相関二重サンプリング回路に供給し、該入力信号のオフセットをキャンセルした出力信号をスイッチトキャパシタアンプ回路に供給し、利得制御された出力をＡＤ変換器でディジタル信号に変換し、該ディジタル信号と基準値を用いて演算し、帰還して前記入力信号の黒レベルの誤差を補正する固体撮像装置であって、
前記スイッチトキャパシタアンプ回路は、
アンプと、
入力信号が供給される入力端子と前記アンプの入力端子間に第１の時間位相に接続される第１の固定キャパシタと第１の可変キャパシタを有するｎ（ｎは１以上の整数）個の並列接続された入力回路と、
第２の時間位相に前記アンプの出力端子に接続される、第２の固定キャパシタと第２の可変キャパシタを有するｍ（ｍは１以上の整数）個の並列接続された帰還回路と
を有し、
前記第１と第２の可変キャパシタを可変して入出力特性がログリニアの特性を有する
固体撮像装置。
【請求項１２】
前記第１と第２の可変キャパシタの総和は一定で、前記第１または第２の可変キャパシタの可変値は、該可変キャパシタと前記第１または第２の固定キャパシタと前記第１と第２の可変キャパシタの総和の平均値と加算した値に比べて小さい
請求項１１記載の固体撮像装置。
【請求項１３】
前記アンプは第１と第２の入出力端子を有し、前記入力回路が前記アンプの第１と第２の入力端子に、前記帰還回路が前記アンプの第１と第２の入出力端子間にそれぞれ接続され、前記第２の入力端子に接続される前記入力回路は前記第２の時間位相に基準電位が供給される
請求項１１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタアンプ回路およびこれを用いた固体撮像装置の可変利得アンプ（増幅器）に関し、とくに信号増幅とログ（ｌｏｇ）リニア可変増幅を行うようにする。
【背景技術】
【０００２】
図６に非特許文献１に示された従来例のスイッチトキャパシタアンプ（Ｓｗｉｔｃｈｅｄ  Ｃａｐａｃｉｔｏｒ  Ａｍｐｌｉｆｉｅｒ）回路２００を示す。
このスイッチトキャパシタアンプ回路２００は前段のＶＧＡ（Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ；可変利得アンプ）１と後段のＶＧＡ２で構成され、さらにＶＧＡ１とＶＧＡ２はそれぞれ第１（１ｓｔ）と第２（２ｎｄ）のＯＰＡＭＰ（オペアンプ；Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒ）で構成されている。
各ＶＧＡ１，ＶＧＡ２はＯＰＡＭＰ間を２つの時間位相φＳとφＨでＳＷ（スイッチ）を切り換え、サンプリングモード（φＳ）のときＳＷ１，２をオフ（ＯＦＦ）にし、第１と第２のＯＰＡＭＰを切り離して第１のＯＰＡＭＰを動作させ、ホールドモード（φＨ）のとき、ＳＷ１，２をオン（ＯＮ）にして第１と第２のＯＰＡＭＰが接続された状態で動作している。
【０００３】
ここで、図６に示したＶＧＡ２に着目すると、まず第１の時間位相φＳ時にキャパシタＣａおよびこのキャパシタＣａに並列に接続された可変キャパシタＣｘに前段ＶＧＡ１の出力信号が入力される。
第２の時間位相φＨ時にはキャパシタＣａおよびキャパシタＣｘをそれぞれネガティブフィードバック（負帰還）、ポジティブフィードバック（正帰還）を形成するようにＯＰＡＭＰに対して接続するようにしている。
その結果、ＶＧＡ２の入出力伝達関数Ｇは次の式（１）、
Ｇ＝（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）
＝（１＋Ｃｘ／Ｃａ）／（１―Ｃｘ／Ｃａ）        ・・・（１）
で表される。
ここで、キャパシタＣｘ／Ｃａが１より十分小さい範囲（Ｃｘ／Ｃａ＜＜１）ならば、式（１）は、
Ｇ＝（１＋Ｃｘ／Ｃａ）／（１―Ｃｘ／Ｃａ）＝ｅ２Ｃｘ／Ｃａ
・・・（２）
と近似することができる。
式（２）でＣｘ／Ｃａを線形変化させるとき、利得を近似的にｌｏｇ（ログ）リニアで可変できる。
【０００４】
しかしながら、式（２）を適用できるのは上述したように、Ｃｘ／Ｃｘ＜＜１の条件を満たすときのみで、伝達関数Ｇから明らかなように、利得を０ｄＢ近傍でしか扱うことができず、任意の利得を得ることができない。
この問題を解決するため、ＶＧＡ２の前段に１段アンプ（ＶＧＡ１など）を設けて、利得を任意に設定する必要がある。そのため新たに増幅回路（または可変増幅回路）を設けるため、回路が増加し、またそれに伴い消費電流も増える不利益が発生する。
【特許文献１】特開２００１―１９６８７１号公報
【特許文献２】特開２００３−２４３９４９号公報
【非特許文献１】Yoshihisa Fujimoto et al "A Low-Power Switched-Capacitor Variable Gain Amplifier" IEEE SOLID-STATE CIRCUITS,VOL.39,NO7,JULY 2004 P1213-1216
【発明の開示】
【発明が解決しようとする課題】
【０００５】
スイッチトキャパシタアンプ回路を用いて、任意の利得を持った、ｌｏｇ（ログ）リニア増幅器を実現する。
また、このスイッチトキャパシタアンプ回路を固体撮像装置のＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路の後段またはその一部に設け、回路を簡略化するととともに消費電力を削減する。
【課題を解決するための手段】
【０００６】
本発明のスイッチトキャパシタアンプ（回路）は、アンプと、第１の時間位相に、入力信号が供給される入力端子と前記アンプの入力端子間に接続される第１の固定キャパシタと第１の可変キャパシタを有するｎ（ｎは１以上の整数）個の入力回路と、第２の時間位相に、前記アンプの出力端子に接続される、第２の固定キャパシタと第２の可変キャパシタを有するｍ（ｍは１以上の整数）個の帰還回路とを有し、前記第１と第２の可変キャパシタを可変して入出力特性がログリニアの特性を有することを特徴とする。
本発明のスイッチトキャパシタアンプ回路は、アンプと、信号が供給される入力端子と前記アンプの入力端子間に、第１のスイッチに直列接続された第１の固定キャパシタと、第２のスイッチに直列接続された第１の可変キャパシタとを有し、前記第１と第２のスイッチは第１の時間位相に接続されるようにされたｎ（ｎは１以上の整数）個の並列接続された入力回路と、前記第１と第２のスイッチの出力が第２の時間位相に接続される第３のスイッチと、前記アンプの入出力端子間に接続され、前記第１の時間位相に接続される第４のスイッチと、前記アンプの入出力端子間に、第５のスイッチに直列接続された第２の固定キャパシタと、第６のスイッチに直列接続された第２の可変キャパシタとを有し、前記第５と第６のスイッチは前記第２の時間位相に接続される、ｍ（ｍは１以上の整数）個の並列接続された帰還回路とを有する。
本発明の固体撮像装置は、固体撮像素子から出力された入力信号が供給され、該入力信号を相関二重サンプリング回路に供給し、該入力信号のオフセットをキャンセルした出力信号をスイッチトキャパシタアンプ回路に供給し、利得制御された出力をＡＤ変換器でディジタル信号に変換し、該ディジタル信号と基準値を用いて演算し、帰還して前記入力信号の黒レベルの誤差を補正する固体撮像装置であって、前記スイッチトキャパシタアンプ回路は、アンプと、入力信号が供給される入力端子と前記アンプの入力端子間に第１の時間位相に接続される第１の固定キャパシタと第１の可変キャパシタを有するｎ（ｎは１以上の整数）個の並列接続された入力回路と、第２の時間位相に前記アンプの出力端子に接続される、第２の固定キャパシタと第２の可変キャパシタを有するｍ（ｍは１以上の整数）個の並列接続された帰還回路とを有し、前記第１と第２の可変キャパシタを可変して入出力特性がログリニアの関係を有することを特徴とする。
【発明の効果】
【０００７】
本発明のスイッチトキャパシタアンプ（回路）は、スイッチトキャパシタアンプ回路の入力回路と帰還回路の一部を構成する可変キャパシタの値を可変して、任意の利得を持ったｌｏｇ（ログ）リニアの増幅器を実現することができる。
また、このスイッチトキャパシタアンプ回路を固体撮像装置のＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路の後段またはＣＤＳの一部の回路として設け、回路を簡略化するととともに消費電力を削減することができる。
【発明を実施するための最良の形態】
【０００８】
従来技術によるスイッチトキャパシタアンプ回路では、実現目標とするｄＢ（デシベル）リニアな可変利得、
２０＊ｌｏｇ  ｅ２ｘ                              ・・・（３）
に対し、
２０＊ｌｏｇ  ｅ２ｘ  ＝２０＊ｌｏｇ  ａｂｓ（（１＋ｘ）／（１−ｘ））
・・・（４）
（ここでａｂｓの記号は絶対値を表すこととする。）
の近似が成り立つことを利用して、ログ（ｌｏｇ）リニアで可変する利得を実現するが、利得の可変範囲は０ｄＢ近傍に限定される。
【０００９】
これに対して、本発明の実施形態例であるスイッチトキャパシタアンプ回路１０，５０は、実現目標とする可変利得を、
２０＊ｌｏｇ（Ａ）＋１０＊ｌｏｇ  ｅ２ｘ        ・・・（５）
と設定し、
２０＊（ｌｏｇ（Ａ）＋２ｘ）
＝２０＊ｌｏｇ  ａｂｓ（Ａ＊（（１＋ｘ）／（１−ｘ）））
＝２０＊ｌｏｇ  ａｂｓ（（ｎ／ｍ）＊（（１＋ｘ）／（１−ｘ）））
・・・（６）
（ここで、Ａ，ｎ／ｍはスイッチトキャパシタアンプ回路１０，５０の伝達関数により決まる利得である。）
と近似が成り立つことを利用して、任意の利得（２０ｌｏｇ（Ａ），２０ｌｏｇ（ｎ／ｍ））近傍でｌｏｇリニアな可変利得を得ることができるようにした。
【００１０】
図１に本発明の実施形態例であるスイッチトキャパシタアンプ回路１０の回路構成例を示す。
図１において、入力キャパシタがＯＰＡＭＰ１１の入力端子Ｉｎ１とＩｎ２に対してそれぞれ２（；Ａ＝ｎ／ｍ）組（Ｃｂ１（２２，２２Ａ），Ｃｆｉｘ（２１，２１Ａ）；Ｃｂ１（２４，２４Ａ），Ｃｆｉｘ（２３，２３Ａ））の入力回路で構成された例を示す。
信号入力端子Ｔ１は第１の時間位相φＳでオン（ＯＮ）／オフ（ＯＦＦ）されるＳＷ（スイッチ）１，ＳＷ２，ＳＷ３，ＳＷ４の一方の端子に接続され、ＳＷ１の他方の端子は入力（固定）キャパシタＣｆｉｘ（２１）の一方の端子に接続され、ＳＷ２の他方の端子は入力（可変）キャパシタＣｂ１（２２）の一方の端子に接続され、ＳＷ３の他方の端子は入力（固定）キャパシタＣｆｉｘ（２３）の一方の端子に接続され、またＳＷ４の他方の端子は入力（可変）キャパシタＣｂ１（２４）の一方の端子にそれぞれ接続されている。
また、信号入力端子Ｔ２も入力端子Ｔ１とミラーの関係に接続されている。すなわち、入力端子Ｔ２は第１の時間位相φＳでオン（ＯＮ）／オフ（ＯＦＦ）されるＳＷ（スイッチ）１Ａ，ＳＷ２Ａ，ＳＷ３Ａ，ＳＷ４Ａの一方の端子に接続され、ＳＷ１Ａの他方の端子は入力（固定）キャパシタＣｆｉｘ（２１Ａ）の一方の端子に接続され、ＳＷ２Ａの他方の端子は入力（可変）キャパシタＣｂ１（２２Ａ）の一方の端子に接続され、ＳＷ３Ａの他方の端子は入力（固定）キャパシタＣｆｉｘ（２３Ａ）の一方の端子に接続され、またＳＷ４Ａの他方の端子は入力（可変）キャパシタＣｂ１（２４Ａ）の一方の端子にそれぞれ接続されている。
【００１１】
さらに、各ＳＷ１〜ＳＷ４，ＳＷ１Ａ〜ＳＷ４Ａの他方（出力側）の端子には第２の（時間）位相φＨでオン／オフ制御されるスイッチＳＷ１Ｂ，ＳＷ２Ｂ，ＳＷ３Ｂ，ＳＷ４Ｂが接続されている。
ＳＷ１と入力キャパシタＣｆｉｘ（２１）の共通接続点とＳＷ１Ａと入力キャパシタＣｆｉｘ（２１Ａ）の共通接続点はＳＷ１Ｂが接続され、ＳＷ２と入力キャパシタＣｂ１（２２）の共通接続点とＳＷ２Ａと入力キャパシタＣｂ１（２２Ａ）の共通接続点はＳＷ２Ｂが接続され、ＳＷ３と入力キャパシタＣｆｉｘ（２３）の共通接続点とＳＷ３Ａと入力キャパシタＣｆｉｘ（２３Ａ）の共通接続点はＳＷ３Ｂが接続され、ＳＷ４と入力キャパシタＣｂ１（２４）の共通接続点とＳＷ４Ａと入力キャパシタＣｂ１（２４Ａ）の共通接続点はＳＷ１Ｂが接続され、これらのＳＷ１Ｂ〜ＳＷ４Ｂは第２の時間位相φＨでオンオフ制御される。
【００１２】
入力キャパシタＣｆｉｘ（２１），Ｃｂ１（２２），Ｃｆｉｘ（２３），Ｃｂ１（２４）の他方の端子は全てＯＰＡＭＰ１１の入力端子Ｉｎ１に接続されている。
また入力キャパシタＣｆｉｘ（２１Ａ），Ｃｂ１（２２Ａ），Ｃｆｉｘ（２３Ａ），Ｃｂ１（２４Ａ）の他方の端子は全てＯＰＡＭＰ１１の入力端子Ｉｎ２に接続されている。
【００１３】
ＯＰＡＭＰ１１の入力端子Ｉｎ１は第１の時間位相φＳでオン／オフ動作するＳＷ５の一方の端子が接続され、さらに帰還（固定）キャパシタＣｆｉｘ（３１）の一方の端子、帰還（可変）キャパシタＣｂ２（３２）の一方の端子にそれぞれ接続されている。
ＳＷ５の他方（出力側）の端子はＯＰＡＭＰ１１の出力端子Ｏｕｔ１に接続され、帰還（固定）キャパシタＣｆｉｘ（３１）の他方の端子はＳＷ６とＳＷ８の一方の端子に接続され、帰還（可変）キャパシタＣｂ２（３２）の他方の端子はＳＷ７とＳＷ９の一方の端子にそれぞれ接続されている。
ＳＷ６とＳＷ７の他方の端子はＯＰＡＭＰ１１の出力端子Ｏｕｔ１に接続され、ＳＷ８とＳＷ９の他方の端子は基準電位（基準電圧源）Ｖｒｅｆ２に接続されている。
またＯＰＡＭＰ１１の他方の入力端子Ｉｎ２についても同様な接続構成となっている。すなわち、入力端子Ｉｎ２は第１の時間位相φＳでオン／オフ動作するＳＷ５Ａの一方の端子が接続され、さらに帰還（固定）キャパシタＣｆｉｘ（３１Ａ）の一方の端子、帰還（可変）キャパシタＣｂ２（３２Ａ）の一方の端子にそれぞれ接続されている。
ＳＷ５Ａの他方（出力側）の端子はＯＰＡＭＰ１１の出力端子Ｏｕｔ２に接続され、帰還（固定）キャパシタＣｆｉｘ（３１Ａ）の他方の端子はＳＷ７ＡとＳＷ９Ａの一方の端子に接続され、帰還（可変）キャパシタＣｂ２（３２Ａ）の他方の端子はＳＷ６ＡとＳＷ８Ａの一方の端子にそれぞれ接続されている。
ＳＷ６ＡとＳＷ７Ａの他方の端子はＯＰＡＭＰ１１の出力端子Ｏｕｔ２に接続され、ＳＷ８ＡとＳＷ９Ａの他方の端子は基準電位（基準電圧源）Ｖｒｅｆ３に接続されている。
【００１４】
ここで、入力（可変）キャパシタＣｂ１（２２，２４，２２Ａ，２４Ａ）と帰還（可変）キャパシタＣｂ２（３２，３２Ａ）は一定の条件でそのキャパシタ値を可変としている。しかし入力（固定）キャパシタＣｆｉｘ（２１，２３，２１Ａ，２３Ａ）と帰還（固定）キャパシタＣｆｉｘ（３１，３１Ａ９のキャパシタ値は固定している。
ＳＷ１〜ＳＷ４は第１の時間位相φＳでオンし、信号入力端子Ｔ１からＶｉｎｐの信号を入力し、入力キャパシタＣｆｉｘ（２１，２３）とＣｂ１（２２，２４）に供給する。またＳＷ１Ａ〜ＳＷ４Ａも第１の時間位相φＳでオンし、信号入力端子Ｔ２からＶｒｅｆ１の信号（この例では基準電位）を入力し、入力キャパシタＣｆｉｘ（２１Ａ，２３Ａ）とＣｂ１（２２Ａ，２４Ａ）に供給する。
ＳＷ１Ｂ〜ＳＷ４Ｂはホールド（増幅）モードである第２の時間位相φＨの期間にオンし、入力キャパシタの電荷の変化量を帰還キャパシタＣｆｉｘ（３１，３１Ａ）とＣｂ２（３２，３２Ａ）に転送する。
ＳＷ５とＳＷ５Ａは第１の時間位相φＳでオンし、ＯＰＡＭＰ１１の入出力端子間をショートし、利得１の帰還アンプとして動作させ、第２の時間位相φＨでオフして増幅器として動作させている。
ＳＷ６，ＳＷ７とＳＷ６Ａ，ＳＷ７Ａは第２の時間位相φＨでオンし、ＯＰＡＭＰ１１の入力端子Ｉｎ１とＯｕｔ１、またＩｎ２とＯｕｔ２間に帰還回路（キャパシタ群）が接続されるようにして、増幅器を構成するようにしている。
ＳＷ８，ＳＷ９とＳＷ８Ａ，ＳＷ９Ａは第１の時間位相φＳでオンし、ＳＷ８とＳＷ９は基準電位（基準電圧源）Ｖｒｅｆ２が帰還キャパシタＣｆｉｘ（３１）とＣｂ２（３２）に供給される。また同様に、ＳＷ８ＡとＳＷ９Ａは基準電位（基準電圧源）Ｖｒｅｆ３が帰還キャパシタＣｆｉｘ（３１Ａ）とＣｂ２（３２Ａ）に供給される。
ここで基準電位Ｖｒｅｆ２をＶｒｅｆ２＜出力コモン電位、Ｖｒｅｆ３をＶｒｅｆ３＞出力コモン電位、の両条件を満たすように、オフセット電位を設定する。
すると、ＯＰＡＭＰ１１の出力はＶｏｕｔｐ側にマイナス方向のオフセット、Ｖｐｕｔｎ側にプラス方向のオフセットがそれぞれ付加される。
その結果出力端子Ｏｕｔ１，Ｏｕｔ２の出力は差動信号が出力される。
しかしながら、このままでは出力レンジが小さいので、ＯＰＡＭＰ１１の利得（Ｚｆ（帰還回路）／Ｚｉｎ（入力回路））を１より大として、利得を大きくする必要がある。
【００１５】
次ぎに図１に示したスイッチトキャパシタアンプ回路１０の動作について、図２のタイミングチャートを用いて説明する。
タイミングチャートにおいては第１の時間位相φＳと第２の時間位相φＨのハイ（“Ｈ”）レベルが重複しないように設定され、電荷が正確に蓄積、転送されるようにされている。
時刻ｔ０においては第１の時間位相φＳと第２の時間位相φＨは共に“Ｌ”レベルである。このとき、全てのＳＷはオフ状態である。
時刻ｔ１において、第１の時間位相φＳはロー（“Ｌ”）レベルから“Ｈ”レベルに遷移し、第２の時間位相φＨは“Ｌ”レベルを維持している。
この条件において、ＳＷ１〜ＳＷ４はオンし、入力キャパシタＣｆｉｘ（２１，２３）とＣｂ１（２２，２４）に入力信号Ｖｉｎｐが供給され、この入力信号ＶｉｎｐとＯＰＡＭＰ１１の入力端子Ｉｎ１の電位差に対応する電荷が蓄積される。
また、ＳＷ１Ａ〜ＳＷ４Ａもオンしているので、入力キャパシタＣｆｉｘ（２１Ａ，２３Ａ）とＣｂ１（２２Ａ，２４Ａ）に第１の基準電圧Ｖｒｅｆ１が供給され、この第１の基準電圧Ｖｒｅｆ１とＯＰＡＭＰ１１の入力端子Ｉｎ２の電位差に対応する電荷が蓄積される。
また、ＯＰＡＭＰ１１の帰還回路において、ＳＷ５とＳＷ５Ａはオンしているので、このＯＰＡＭＰ１１の入力端子（Ｉｎ１，Ｉｎ２）と出力端子（Ｏｕｔ１，Ｏｕｔ２）間はそれぞれショートされ、利得１の帰還アンプが形成されている。
さらに、ＳＷ８，ＳＷ９がオンしているので、帰還キャパシタＣｆｉｘ（３１）とＣｂ２（３２）には第２の基準電圧Ｖｒｅｆ２が供給され、この第２の基準電位Ｖｒｅｆ２と入力端子Ｉｎ１の電位差に対応する電荷がプリチャージされる。
同様に、ＳＷ８Ａ，ＳＷ９Ａがオンしているので、帰還キャパシタＣｆｉｘ（３１Ａ）とＣｂ２（３２Ａ）には第３の基準電圧Ｖｒｅｆ３が供給され、この第３の基準電位Ｖｒｅｆ３と入力端子Ｉｎ２の電位差に対応する電荷がプリチャージされる。
【００１６】
時刻ｔ２において、第１の時間位相φＳは“Ｈ”レベルから“Ｌ”レベルへ遷移し入力側のＳＷ１〜ＳＷ４とＳＷ１Ａ〜ＳＷ４Ａはオフする。しかし第２の時間位相φＨは“Ｌ”レベルであるので、電荷の変動や転送は起こらない。
時刻ｔ３になると、第１の時間位相φＳは“Ｌ”レベルで、第２の時間位相φＨは“Ｌ”レベルから“Ｈ”レベルへ遷移する。この条件において、ＳＷ１Ｂ〜ＳＷ４Ｂがオンして、入力キャパシタＣｆｉｘ（２１）とＣｆｉｘ（２１Ａ）の一方（入力側）の端子がショートし、Ｃｂ１（２２）とＣｂ１（２２Ａ）の一方の端子がショートし、Ｃｆｉｘ（２３）とＣｆｉｘ（２３Ａ）の一方の端子がショートし、さらにＣｂ１（２４）とＣｂ１（２４Ａ）の一方の端子がショートする。
その結果入力キャパシタＣｆｉｘ（２１，２１Ａ、２３，２３Ａ），Ｃｂ１（２２，２２Ａ，２４，２４Ａ）には入力信号Ｖｉｎｐと第１の基準電圧Ｖｒｅｆ１との電位差の変化分に対応する電荷が蓄積される。
【００１７】
ＯＰＡＭＰ１１の帰還回路において、ＳＷ５，ＳＷ８，ＳＷ９がオフで、またこれと対称的に構成されているＳＷ５Ａ、ＳＷ８Ａ，ＳＷ９Ａもオフとなり、ＳＷ６，ＳＷ７とＳＷ６Ａ，ＳＷ７Ａがオンとなり、帰還型増幅器を構成する。
そして、入力キャパシタＣｆｉｘ（２１，２３，２１Ａ，２３Ａ）とＣｂ１（２２，２４，２２Ａ２４Ａ）に蓄積された電荷が帰還キャパシタＣｆｉｘ（３１，３１Ａ）とＣｂ２（３２，３２Ａ）に利得倍されて転送される。
その結果、伝達関数は式（７）、
Ｖｏｕｔｐ−Ｖｏｕｔｎ＝２＊（（Ｃｆｉｘ＋Ｃｂ１）／（Ｃｆｉｘ＋Ｃｂ２））
＊（Ｖｉｎｐ−Ｖｒｅｆ１）＋（Ｖｒｅｆ３−Ｖｒｅｆ２）
・・・（７）
となる。
この式（７）において、シングル入力であった入力信号Ｖｉｎｐは差動出力Ｖｏｕｔｐ−Ｖｏｕｔｎとして出力される。
ここで、Ｃｂ１＋Ｃｂ２＝Ｃｃと一定とする条件を加えると、
Ｃｂ１＝Ｃｃ／２＋ΔＣｘ
Ｃｂ２＝Ｃｃ／２−ΔＣｘ
とおくことができるから、式（７）の伝達関数は、
Ｖｏｕｔｐ−Ｖｏｕｔｎ＝２＊（（１＋ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２））／
（（１−ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２））
＊（Ｖｉｎｐ−Ｖｒｅｆ１）＋（Ｖｒｅｆ３−Ｖｒｅｆ２）
・・・（８）
と変換することができる。
このとき、ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２）が１に比べて十分小さいとすると、
ｅ２＊ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２）
＝（１＋ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２））／（１−ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２））
・・・（９）
の近似式が成立する。
したがって、式（８）は、
Ｖｏｕｔｐ−Ｖｏｕｔｎ＝２＊ｅ２＊ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２）
＊（Ｖｉｎｐ−Ｖｒｅｆ１）＋（Ｖｒｅｆ３−Ｖｒｅｆ２）
・・・（１０）
となり、利得を近似的ｌｏｇ（ログ）リニアに可変させることができる。
式（１０）の具体的例として、第２の基準電位Ｖｒｅｆ２と第３の基準電位Ｖｒｅｆ３の関係を、Ｖｒｅｆ３−Ｖｒｅｆ２＝ＦＳ（フル・スケール）とし、また利得（Ｚｆ／Ｚｉｎ）＝２とする。
このように条件を設定すると、ＯＰＡＭＰ１１の出力レンジを入力信号のＦＳ（フル・スケール）同等にすることができる。
【００１８】
式（１０）の変数ｘに対する利得の変化を図２に示す。縦軸をｌｏｇ（ログ）スケール（目盛）にし、横軸を変数ｘ（ｘ＝ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２））の任意目盛とする。
従来例のスイッチトキャパシタアンプ回路において、伝達関数はｅ（ｅｘｐｏｎｅｎｔｉａｌ関数）の係数が１であるので理想的な場合、０ｄＢから所定比で増加する直線Ａである。しかし、変数ｘが式（４）の伝達関数を満足する範囲は、上述したように、ｘ＜＜１であったから、理想直線（直線Ａ）に沿って増加するが、変数ｘが増加するにつれて利得が理想直線より増加する（曲線Ａ'）。
これに対して本発明の図１に示した実施形態例のスイッチトキャパシタアンプ回路１０は、式（１０）の伝達関数変数において、ｅ（ｅｘｐｏｎｅｎｔｉａｌ）関数の係数が２であるので、伝達関数（利得）は、変数ｘが０において利得２（６ｄＢ）であり、この６ｄＢを原点として、理想直線（直線Ｂ）に沿って増加し、さらに変数ｘが増加するにつれて理想直線（直線Ｂ）から徐々にずれながら増加する（直線Ｂ'）。
【００１９】
次ぎに、時刻ｔ４は上述した時刻ｔ０に対応し、時刻ｔ５以後は今まで述べた時刻ｔ１〜時刻ｔ３（〜ｔ４）までの動作を繰り返す。
このように、式（１０）においては、信号は２倍（６ｄＢ）だけ余分に増幅されているため、信号増幅用のスイッチトキャパシタアンプ回路をもう１段使用する必要がなく、回路面積の削減、及び低消費電力化を図ることができる。
【００２０】
次ぎに、本発明の他の実施形態例である、スイッチトキャパシタアンプ回路５０について説明する。
図４に示すスイッチトキャパシタアンプ回路５０は、ＯＰＡＭＰ７０の入力回路と帰還回路構成が図１に示した回路構成と異なっている。
信号入力端子Ｔ１とＯＰＡＭＰ７０間には、第１の時間位相φＳでオン／オフするＳＷ５１ｆとＣｆｉｘ（５１）キャパシタが直列接続され、またＳＷ５１ｂとキャパシタＣｂ１（５２）が直列接続され、これらの直列接続された２組の回路が並列接続される。さらにＳＷ５１ｂとキャパシタＣｂ１（５２）の共通接続点とＳＷ５１ｆとＣｆｉｘ（５１）の共通接続点に第２の時間位相φＨでオンオフ動作するＳＷ５１Ｈがさらに接続されてＺ１回路ユニットを形成する。
このＺ１回路ユニットと同じ回路構成のＺ２，・・・，Ｚｎの回路ユニットが並列にｎ個接続される。また、各回路ユニット間にＳＷＺ１〜ＳＷＺ（ｎ−１）が接続され、第２の時間位相φＨでオンオフ動作するようにされている。
信号入力端子Ｔ２も同様に、入力端子Ｔ１とＯＰＡＭＰ７０間には、第１の時間位相φＳでオン／オフするＳＷ５１ＡｆとＣｆｉｘキャパシタ（５１Ａ）が直列接続され、またＳＷ５１ＡｂとキャパシタＣｂ１（５２Ａ）が直列接続され、これらの直列接続された２組の回路が並列接続される。ＳＷ５１ＡｂとキャパシタＣｂ１（５２Ａ）の共通接続点とＳＷ５１ＡｆとＣｆｉｘ（５１Ａ）の共通接続点に第２の時間位相φＨでオンオフ動作するＳＷ５１ＡＨがさらに接続されてＺ１Ａ回路ユニットを形成する。
このＺ１Ａユニットと同じ回路構成のＺ２Ａ，・・・，ＺｎＡの回路ユニットが並列にｎ個接続され、ＯＰＡＭＰ７０の第２の入力端子Ｉｎ２に接続される。また、各回路ユニット間にＳＷＺ１Ａ〜ＳＷＺ（ｎ−１）Ａが接続され、第２の時間位相φＨでオンオフ動作するようにされている。
また、ＳＷ５１ｆとキャパシタＣｆｉｘ（５１）との共通接続点と、ＳＷ５１ＡｆとキャパシタＣｆｉｘ（５１Ａ）との共通接続点とは、第２の時間位相ΦＨでオンオフ動作するＳＷ５０Ｈで接続される。
【００２１】
ＯＰＡＭＰ７０の帰還回路について図４を用いて説明する。
ＯＰＡＭＰ７０の入力端子Ｉｎ１と出力端子Ｏｕｔ１間には、第１の時間位相φＳでオンオフ動作するＳＷ７０が接続されている。
直列接続されたＳＷｆ１ｆと帰還キャパシタＣｆｉｘ（７１）と直列接続されたＳＷｆ１ｂと帰還キャパシタＣｂ２（７２）とが並列接続されて回路ユニットＺｆ１を構成する。
この回路ユニット内の各ＳＷは第２の時間位相φＨでオンオフ動作し、帰還キャパシタＣｆｉｘ（７１）とＣｂ２（７２）はそれぞれ第１の時間位相φＳでオンオフ動作するＳＷ６０，ＳＷ６１を介して第２の基準電圧Ｖｒｅｆ２が供給される。
このように構成されている帰還回路の回路ユニットＺｆ１，・・・，Ｚｆｍのｍ個がＯＰＡＭＰ７０の入出力端子間に接続されている。
またＯＰＡＭＰ７０の他方の入力端子Ｉｎ２と出力端子Ｏｕｔ２間も同様な接続構成となっている。
すなわち、ＯＰＡＭＰ７０の入力端子Ｉｎ２と出力端子Ｏｕｔ２間には、第１の時間位相φＳでオンオフ動作するＳＷ７１が接続されている。
直列接続されたＳＷｆ１ｆＡと帰還キャパシタＣｆｉｘ（７１Ａ）と直列接続されたＳＷｆ１ｂＡと帰還キャパシタＣｂ２（７２Ａ）とが並列接続されて回路ユニットＺｆ１Ａを構成する。
この回路ユニット内の各ＳＷは第２の時間位相φＨでオンオフ動作し、帰還キャパシタＣｆｉｘ（７１Ａ）とＣｂ２（７２Ａ）はそれぞれ第１の時間位相φＳでオンオフ動作するＳＷ６０Ａ、ＳＷ６１Ａを介して第３の基準電圧Ｖｒｅｆ３が供給される。
このように構成されている帰還回路の回路ユニットＺｆ１Ａ，・・・ＺｆｍＡのｍ個がＯＰＡＭＰ７０の入出力端子間に接続されている。
ここで、入力キャパシタＣｆｉｘ（５１，５３，５５，５１Ａ，５３Ａ，５５Ａ）と帰還キャパシタＣｆｉｘ（７１，７３，７１Ａ，７３Ａ）のキャパシタ値は固定であり、入力キャパシタＣｂ２（５２,５４,５６，５２Ａ，５４Ａ，５６Ａ）と帰還キャパシタＣｂ２（７２，７４，７２Ａ，７４Ａ）のキャパシタ値は可変する。
ただしこの可変条件は、可変キャパシタの総和は一定とし、その可変キャパシタの変化値は可変キャパシタの平均値に固定キャパシタを加算した値と比較して十分小さく、たとえば１より十分小さい範囲にする必要がある。
【００２２】
この図４に示したスイッチトキャパシタアンプ回路５０の動作は、基本的に図１に示したスイッチトキャパシタアンプ回路１０と同じであるので、ここでは詳細な説明は省略する。
スイッチトキャパシタアンプ回路５０の伝達関数は、
Ｖｏｕｔｐ−Ｖｏｕｔｎ＝（ｎ／ｍ）＊ｅ２＊ΔＣｘ／（Ｃｆｉｘ＋Ｃｃ／２）
＊（Ｖｉｎｐ−Ｖｒｅｆ１）＋（Ｖｒｅｆ３−Ｖｒｅｆ２）
・・・（１１）
と表され、係数はｎ／ｍとなっている。それ以外は式（１０）と同じである。
このことから、入力回路ユニットＺ１〜Ｚｎ（Ｚ１Ａ〜ＺｎＡ）の個数（ｎ）と、ＯＰＡＭＰ７０の入出力端子間に接続された帰還回路ユニットＺｆ１〜Ｚｆｍ（Ｚｆ１Ａ〜ＺｆｍＡ）の個数（ｍ）をそれぞれ任意に選ぶことにより、所望の利得に設定することができる。
たとえば図３に示したように、入力回路が２個で帰還回路が１個で、可変キャパシタの変化値を上述のように設定すると、伝達関の利得が２となり、６ｄＢからスタートするｌｏｇリニアの増幅器を構成する。
式（１１）において、図１の場合のスイッチトキャパシタアンプ回路１０と同様に、第２の基準電位Ｖｒｅｆ２を、Ｖｒｅｆ２＜出力コモン電位、第３の基準電位Ｖｒｅｆ３をＶｒｅｆ３＞出力コモン電位、の両条件を満たすようにオフセット電位を設定する。
すると、ＯＰＡＭＰ７０の出力Ｖｏｕｔｐ側にマイナス方向のオフセット、Ｖｏｕｔｎ側にプラス方向の電位が付加される。その結果出力端子Ｏｕｔ１，Ｏｕｔ２の出力は差動信号が出力される。
しかしながら、このままでは出力レンジが小さいので、ＯＰＡＭＰ７０の利得を１より大として、利得を大きくする必要がある。
具体例として、第２の基準電位Ｖｒｅｆ２と第３の基準電位Ｖｒｅｆ３を、Ｖｒｅｆ３−Ｖｒｅｆ２＝ＦＳ（フル・スケール）とし、また利得（Ｚｆ（帰還回路）／Ｚｉｎ（入力回路））＝２とする。
このように設定すると、ＯＰＡＭＰ７０の出力レンジを入力信号のＦＳ（フル・スケール）と同等にすることができる。
また図４においては、利得が（ｎ／ｍ）のときは、２０ｌｏｇ（ｎ／ｍ）ｄＢをスタートとするｌｏｇリニアな増幅器を実現することができる。これにより、任意の増幅回路をｌｏｇリニア回路の前段または後段に設けたことと同じであり、増幅回路を改めて設ける必要は無い。また、ＯＰＡＭＰ１個とキャパシタのみで構成しているので、消費電流は増加させずに利得を増加させることができる。
【００２３】
図５に他の実施形態例である、上述したスイッチトキャパシタアンプ回路１０，５０を備えた固体撮像装置１００を示す。
この可変利得アンプ（増幅回路）１１１は、任意の利得と、その利得から増加する微調整の利得を制御するアンプが必要であり、図１と図４に示したスイッチトキャパシタアンプ回路１０，５０の１段で構成した。
図５の固体撮像装置１００において、たとえばＣＣＤイメージセンサの出力がＣＤＳ（相関二重サンプリング；Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路１１０の入力端子Ｔｉｎに接続され、相関二重サンプリング回路１１０の出力端子は、可変利得アンプ（ＶＧＡ；Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）１１１の入力に接続される。この可変利得アンプ１１１の出力はＡＤＣ（アナログ／ディジタル変換回路；Ａ／Ｄ変換回路）１１２に接続され、アナログ信号をディジタル信号に変換してディジタルデータを出力する。
ＡＤＣ１１２の出力端子は出力端子Ｔｏｕｔと減算器１１３に接続され、この減算器１１３の他方の入力には基準コード（データ）が供給され、その差データを出力する出力端子が次段の論理回路１１４に接続される。
論理回路１１４の出力端子はＤＡＣ（ディジタル／アナログ変換回路；Ｄ／Ａ変換回路）１１５に接続され、ここでディジタル信号がアナログ信号に変換される。ＤＡＣ１１５の出力端子はバッファ１１６に接続され、バッファ１１６の出力はバイパスキャパシタ１１７とＣＤＳ１１０に接続される。
この例においてはＣＤＳ回路１１０と可変利得アンプ（増幅器）１１１は別々の回路で示しているが、これ以外にたとえば図５の破線で示したブロックで、ＣＤＳ回路の一部に可変利得アンプ（スイッチトキャパシタアンプ）回路を構成しても良く、これらのブロック回路構成に限定されるべきものでない。
【００２４】
ＣＤＳ１１０に利得調整機能を持たない例においては、スイッチトキャパシタアンプ回路を用いたＶＧＡ１１１には従来２段構成のアンプ、たとえば前段に粗調整のアンプ（粗調整ＶＧＡ）を備え、後段には微調整用アンプ（微調整ＶＧＡ）を備えていた。
しかしながら、図５に示す相関二重サンプリング回路１１０は粗利得調整機能を有しているので、後段には本実施形態例で示したスイッチトキャパシタアンプ回路１０，５０を備えるだけでよい。またスイッチトキャパシタアンプ回路１０，５０伝達関数の利得を決める係数はＣＤＳ１１０で黒レベルの粗利得調整しやすい値に予め設定すると良い。
そして、利得の微調整は入力回路を構成する可変キャパシタ（Ｃｂ１）と帰還回路を構成する可変キャパシタ（Ｃｂ２）の和を一定とした条件で、Ｃｂ１とＣｂ２を微調整して利得を可変することで実現できる。
また、たとえば第２と第３の基準電位を供給することにより、スイッチトキャパシタアンプ回路の出力レンジを入力信号の振幅と同等にすることができる。
【００２５】
更にその後段のＡ／Ｄ変換回路１１２により、アナログ信号（値）がディジタル値に変換され、このＡ／Ｄ変換回路１１２の出力がイメージセンサ信号処理回路の出力となる。
Ａ／Ｄ変換回路１１２からの出力は、また、減算器１１３、論理回路１１４、ＤＡ変換回路（ＤＡＣ）１１５、バッファ１１６、バイパスキャパシタ１１７などの幾つかの回路要素を経て相関二重サンプリング回路に帰還される。
この帰還系により、イメージセンサだけでなく、相関二重サンプリング回路１１０、可変増幅回路１１１およびＡ／Ｄ変換回路１１２のアナログ回路のオフセットがキャンセルされ、基準となる黒のレベルが、設定されたペデスタルコードの値に収束する。
論理回路１１４では、現時点での基準黒レベルの誤差から、その誤差の補正量を生成する。その補正量はＤ／Ａ変換回路１１５により、アナログ量に変換され、バッファ１１６を介し、参照レベル（Ｖｒｅｆ）として、相関二重サンプリング回路に帰還され、黒レベルが補正される。
このように、固体撮像装置に上述したスイッチトキャパシタアンプ回路を用いることにより、利得を可変する場合でも、改めてこのスイッチトキャパシタアンプ回路の前段または後段にアンプを備える必要が無いため、回路面積を削減し、また消費電流を低減することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態例であるスイッチトキャパシタアンプ回路の回路構成を示す図である。
【図２】図１に示したスイッチトキャパシタアンプ回路の動作を説明するためのタイミングチャートである。
【図３】図１に示したスイッチトキャパシタアンプ回路の特性を示した図である。
【図４】本発明の他の実施形態例であるスイッチトキャパシタアンプ回路の回路構成を示す図である。
【図５】本発明の他の実施形態例であるスイッチトキャパシタアンプ回路を用いた固体撮像装置の主要部のブロック構成図である。
【図６】従来例のスイッチトキャパシタアンプ回路を示した回路構成図である。
【符号の説明】
【００２７】
１０，５０，２００…スイッチトキャパシタアンプ（回路）、１１，７０，２０１，２０２，２５１，２５２…オペアンプ（ＯＰＡＭＰ）、２１〜２４，２１Ａ〜２４Ａ，３１，３１Ａ，３２，３２Ａ，５１〜５６，５１Ａ〜５６Ａ，７１〜７４，７１Ａ〜７４Ａ，２１０，２１１，２１５，２２０，２２２，２２３，２５３，２５４，２５５，２５６，２５７，２５８，Ｃｘ，Ｃａ…キャパシタ、１００…固体撮像装置、１１０…ＣＤＳ（相関二重サンプリング回路）、１１１…可変利得アンプ（増幅器）、１１２…ＡＤＣ（アナログディジタル変換回路）、１１４…論理回路、１１５…ＤＡＣ（ディジタルアナログ変換回路）、１１６…バッファ回路、２１６，２２４，２５８，２５９…抵抗、ＳＷ１〜ＳＷ９，ＳＷ１Ａ〜ＳＷ９Ａ，ＳＷ１Ｂ〜ＳＷ４Ｂ，ＳＷ５１ｆ〜ＳＷ５ｎｆ，ＳＷ５１ｂ〜ＳＷ５ｎｆ，ＳＷ５１Ａｆ〜ＳＷ５ｎＡｆ，ＳＷ５１Ａｂ〜ＳＷ５ｎＡｆ，ＳＷＺ１〜ＳＷＺ（ｎ−１），ＳＷＺ１Ａ〜ＳＷＺ（ｎ−１）Ａ，ＳＷｆ１ｆ〜ＳＷｆｍｆ，ＳＷｆ１ｂ〜ＳＷｆｍｂ，ＳＷｆ１ｆＡ〜ＳＷｆｍｆＡ，ＳＷｆ１ｂＡ〜ＳＷｆｍｂＡ，ＳＷ６０〜ＳＷ６ｍ，ＳＷ６０Ａ〜ＳＷ６ｍＡ，ＳＷ２０２〜ＳＷ２０７，ＳＷ２５０〜ＳＷ２５９…スイッチ。
【図１】
2006303604.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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