(57)【要約】【課題】  レベルシフト回路において、一層低く設定された低電圧系電源の電源電圧を持つ入力信号であっても、高速なレベルシフト動作を可能にする。【解決手段】  相補信号入力用のＮ型トランジスタＮ１、Ｎ２は、低耐圧系素子で構成されて、低電圧系電源ＶＤＤの電源電圧がより一層に低くなった場合にもレベルシフト動作が可能である。前記信号入力用Ｎ型トランジスタＮ１及びＮ２を保護する保護回路Ｂ３、Ｂ４は、Ｎ型トランジスタＮ３、Ｎ４で形成される。制御回路Ｂ５は、前記保護回路Ｂ３、Ｂ４のＮ型トランジスタＮ３、Ｎ４のゲート電圧を制御し、信号入力用トランジスタＮ１、Ｎ２のＯＮ時には高電圧系電源ＶＤＤ３の電圧とし、ＯＦＦ時には低電圧系電源ＶＤＤの電圧とする。従って、レベルシフト動作時には、保護回路Ｂ３、Ｂ４のＮ型トランジスタＮ３、Ｎ４は完全ＯＮして、流れる電流を制限せず、レベルシフト動作を速める。【選択図】  図７
2006295252.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１のノード及び第２のノードに各々接続され、他端が各々接地され、低電圧系電源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力される２個の信号入力用の低電圧系素子で構成されたＮ型トランジスタと、
一端が高電圧系電源に接続され、他端が第３のノード及び第４のノードに各々接続され、前記２個の信号入力用Ｎ型トランジスタの一方に前記高電圧系電源の電圧を供給すると同時に、他方の信号入力用Ｎ型トランジスタへの高電圧系電源の供給を遮断する電源供給回路と、
一端が前記第１のノード及び第２のノードに各々接続され、他端が前記第３のノード及び第４のノードに各々接続され、前記第１のノード及び第２のノードを各々所定電圧以下に制限する保護回路と、
制御信号を前記保護回路に出力して、前記保護回路の状態を制御する制御回路とを備えた
ことを特徴とするレベルシフト回路。
【請求項２】
前記請求項１記載のレベルシフト回路において、
前記制御回路は、
前記保護回路に出力する制御信号を、前記低電圧系電源の電圧以上で且つ前記高電圧系電源の電圧以下の範囲で制御する
ことを特徴とするレベルシフト回路。
【請求項３】
前記請求項１記載のレベルシフト回路において、
前記制御回路は、
レベルシフト回路からの出力信号及び反転出力信号を受け、この両信号に基づいて前記保護回路の状態を制御する
ことを特徴とするレベルシフト回路。
【請求項４】
前記請求項１〜３の何れか１項に記載のレベルシフト回路において、
前記制御回路には、
接地電源の電源電圧と前記高電圧系電源の電源電圧とが供給される
ことを特徴とするレベルシフト回路。
【請求項５】
前記請求項４記載のレベルシフト回路において、
前記制御回路は、
第１及び第２の入力として前記第３のノード及び第４のノードがゲートに各々接続され、高電圧系電源がソースに各々接続された第１及び第２のＰ型トランジスタと、
前記第１のＰ型トランジスタに接続される第１のＮ型トランジスタと、
前記第２のＰ型トランジスタに接続される第２のＮ型トランジスタと、
前記高電圧系電源と接地電源とに基づいて中間電位を生成する電圧発生源と
により構成され、
前記第１及び第２のＮ型トランジスタのソースには、前記電圧発生源から中間電位が各々入力され、
前記第１のＮ型トランジスタのゲート及びドレイン、並びに前記第２のＮ型トランジスタのゲート及びドレインは各々接続され、この両接続点の電位が各々前記制御回路の第１及び第２の制御信号として前記保護回路に出力される
ことを特徴とするレベルシフト回路。
【請求項６】
前記請求項４記載のレベルシフト回路を複数備えたレベルシフト装置であって、
前記複数のレベルシフト回路が各々備える制御回路内の電圧発生源は、
前記複数のレベルシフト回路にて共有されて１個の電圧発生源のみが備えられる
ことを特徴とするレベルシフト装置。
【請求項７】
前記請求項１〜３の何れか１項に記載のレベルシフト回路において、
前記制御回路には、
低電圧系電源の電源電圧と前記高電圧系電源の電源電圧とが供給される
ことを特徴とするレベルシフト回路。
【請求項８】
前記請求項７記載のレベルシフト回路において、
前記制御回路は、
第１及び第２の入力として前記第３のノード及び第４のノードがゲートに各々接続され、高電圧系電源がソースに各々接続された第１及び第２のＰ型トランジスタと、
前記第１のＰ型トランジスタに接続される第１のＮ型トランジスタと、
前記第２のＰ型トランジスタに接続される第２のＮ型トランジスタとにより構成され、
前記第１及び第２のＮ型トランジスタのソースには、各々前記低電圧系電源が各々接続され、
前記第１のＮ型トランジスタのゲートとドレイン、並びに前記第２のＮ型トランジスタのゲートとドレインは各々接続され、この両接続点の電位が制御回路の第１及び第２の制御信号として出力される
ことを特徴とするレベルシフト回路。
【請求項９】
前記請求項１〜３の何れか１項に記載のレベルシフト回路において、
更に、レベルシフト動作の確定後から前記相補入力信号の次の反転時までの期間において前記高電圧系電源から前記制御回路への電源供給を遮断する遮断回路が備えられる
ことを特徴とするレベルシフト回路。
【請求項１０】
前記請求項９記載のレベルシフト回路において、
前記遮断回路は、
前記第４のノード及び第３のノードがゲートに各々接続され、且つ、前記第１及び第２のＰ型トランジスと前記高電圧系電源との間に各々配置された一対のＰ型トランジスタにより構成される
ことを特徴とするレベルシフト回路。
【請求項１１】
前記請求項１〜３の何れか１項に記載のレベルシフト回路において、
更に、前記電源供給回路から前記保護回路へ電源供給される電源電圧を降下させる電圧降下回路が備えられる
ことを特徴とするレベルシフト回路。
【請求項１２】
前記請求項１１記載のレベルシフト回路において、
前記電圧降下回路は、
ゲート及びドレインが前記制御回路の前記第１及び第２の入力に各々接続され、ソースが前記第３のノード及び第４のノードに各々接続され、且つ前記保護回路と前記第３のノード及び第４のノードとの間に各々挿入された一対のＰ型トランジスタにより構成される
ことを特徴とするレベルシフト回路。
【請求項１３】
前記請求項１〜３の何れか１項に記載のレベルシフト回路において、
更に、前記保護回路と前記信号入力用のＮ型トランジスタとの間に配置され、低耐圧系素子で構成されたＮ型トランジスタである電圧緩衝用のトランジスタが備えられる
ことを特徴とするレベルシフト回路。
【請求項１４】
前記請求項５又は８に記載のレベルシフト回路において、
ドレインが前記制御回路の第１及び第２の制御信号を出力する２つの出力端子に各々接続され、ソースが前記高電圧系電源に各々接続された第３及び第４のＰ型トランジスタと、
前記第３及び第４のＰ型トランジスタのゲートにドレイン及びゲートが各々接続され、ソースが前記高電圧系電源に各々接続された一対のＰ型トランジスタとを備えて、
前記制御回路の出力電位を電源投入時に一定レベルまで引き上げる
ことを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理レベルを変換するレベルシフト回路に関し、特に、低消費電力、低電圧動作且つ高速動作する構成を持つものに関する。
【背景技術】
【０００２】
従来、レベルシフト回路として特許文献１に記載されたものがある。このレベルシフト回路の構成を図１０示す。
【０００３】
同図のレベルシフト回路は、４個のＮ型トランジスタＮ１、Ｎ２、Ｎ３、Ｎ４と、２個のＰ型トランジスタＰ１、Ｐ２と、１個のインバータＩＮＶ１とを備えている。ＩＮは入力信号であって、その入力振幅は低電圧系電源ＶＤＤである。ＯＵＴは出力信号であって、その出力振幅は高電圧系電源ＶＤＤ３である。また低電圧系電源ＶＤＤは例えば１．５Ｖ系の電源であり、高電圧系電源ＶＤＤ３は例えば３．３Ｖ系の電源である。
【０００４】
前記インバータＩＮＶ１は、低電圧系電源ＶＤＤにて動作する低電圧系の素子で構成される。前記入力信号及びこの入力信号をインバータＩＮＶ１で反転した反転入力信号は、Ｎ型トランジスタＮ１、Ｎ２のゲートに入力され、この２個のＮ型トランジスタＮ１、Ｎ２もまた低電圧系の素子で構成される。その他の全ての素子は高電圧系電源ＶＤＤ３で動作する高電圧系の素子で構成される。
【０００５】
前記入力信号及び反転入力信号を受ける前記Ｎ型トランジスタＮ１、Ｎ２は、その一端が第１のノードＷ１及び第２のノードＷ２に各々接続され、他端が接地に接続されている。
【０００６】
前記第１のノードＷ１及び第２のノードＷ２は、保護回路Ａに接続される。この保護回路Ａは、２個のＮ型トランジスタＮ２、Ｎ３で構成され、その一端が前記第１のノードＷ１及び第２のノードＷ２に各々接続され、他端が第３のノードＷ３及び第４のノードＷ４に各々接続され、ゲートが中間電位Ｖ＿ｍｉｄに接続される。前記中間電位Ｖ＿ｍｉｄは、高電圧系トランジスタの閾値電圧Ｖｔよりも大きく、低電圧系電源ＶＤＤよりも小さい。
【０００７】
前記第３のノードＷ３及び第４のノードＷ４は、電源供給回路Ｂ１に接続される。この電源供給回路Ｂ１は、２個のＰ型トランジスタＰ１、Ｐ２で構成され、その一端が高電圧系電源ＶＤＤ３に各々接続され、他端が第１のノードＷ１及び第２のノードＷ２に各々接続され、ゲートが第２のノードＷ２及び第１のノードＷ１に各々接続される。出力端子ＯＵＴは前記電源供給回路の出力の一方である前記第２のノードＷ２に接続され、出力信号を得る。
【０００８】
次に、前記レベルシフト回路の動作に関して説明する。
【０００９】
入力信号がＨレベル（低電圧系電源ＶＤＤの電圧）、その反転信号がＬレベル（接地電位ＶＳＳ＝０Ｖ）の時、Ｎ型トランジスタＮ１及びＮ２は各々ＯＮ、ＯＦＦ状態となる。以上の動作により、第１のノードＷ１の電位は接地電位ＶＳＳまで降下し、第３のノードＷ３の電位も接地電位ＶＳＳまで降下する。そのため、Ｐ型トランジスタＰ１及びＰ２は、各々、ＯＦＦ状態及びＯＮ状態となり、第４のノードＷ４は高電圧系電源ＶＤＤ３レベルまで引き上げられ、出力端子ＯＵＴより出力信号としてＨが出力される。
【００１０】
この際、前記第４のノードＷ４は高電圧系電源ＶＤＤ３の電位まで引き上げられるが、保護回路Ａを構成するＮ型トランジスタＮ４のゲート電位が中間電位Ｖ＿ｍｉｄに固定されているため、入力信号を受ける低耐圧系素子であるＮ型トランジスタＮ２のドレインには、低電圧系電源ＶＤＤ以上の電圧が印加されず、低耐圧系素子であるＮ型トランジスタＮ２の破壊が防止される。
【００１１】
その後、入力信号がＬレベル（接地電位ＶＳＳ＝０Ｖ）、その反転信号がＨレベル（低電圧系電源ＶＤＤの電圧）に変化すると、Ｎ型トランジスタＮ１及びＮ２は、各々、ＯＦＦ状態及びＯＮ状態となる。これにより、第２のノードＷ２の電位は接地電位ＶＳＳまで降下し、第４のノードＷ４の電位も接地電位ＶＳＳまで降下する。そのため、Ｐ型トランジスタＰ１及びＰ２は、各々、ＯＮ状態及びＯＦＦ状態となり、第４のノードＷ４は接地電位ＶＳＳまで引き下げられ、出力端子ＯＵＴより出力信号としてＬが出力される。
【００１２】
この際、前記第３のノードＷ３は高電圧系電源ＶＤＤ３の電位まで引き上げられるが、保護回路Ａを構成するＮ型トランジスタＮ３のゲート電位が中間電位Ｖ＿ｍｉｄに固定されているため、入力信号を受ける低耐圧系素子であるＮ型トランジスタＮ１のドレインには、低電圧系電源ＶＤＤ以上の電圧が印加されず、低耐圧系素子であるＮ型トランジスタＮ１の破壊が防止される。
【００１３】
このように、入力信号及びその反転信号が入力されるＮ型トランジスタＮ１、Ｎ２が、保護回路Ａにより、低電圧系電源ＶＤＤの以上の電圧が印加されないので、低耐圧系素子により構成することが可能であり、低電圧系電源ＶＤＤの電源電圧を低く設定した場合にも、レベルシフト動作が可能となっている。
【００１４】
また、従来、レベルシフト回路として、特許文献２に記載されたものもある。この特許文献２に記載されたレベルシフト回路では、保護回路を構成するＮ型トランジスタとして低閾値電圧のＭＯＳトランジスタを使用すると共に、このＮ型トランジスタのゲートに、入力信号を受けて昇圧動作する昇圧回路からの昇圧信号が入力されている。
【特許文献１】特開２００３−３０９４６３号公報
【特許文献２】特開２００３−１５２０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図１０に示した従来のレベルシフト回路では、保護回路Ａを構成するＮ型トランジスタＮ１及びＮ２のゲート電位が、中間電位Ｖ＿ｍｉｄに固定されており、その中間電位Ｖ＿ｍｉｄは低電圧系電源ＶＤＤよりも低いために、Ｎ型トランジスタＮ１がＯＮ状態になって第１のノードＷ１の電位を接地電位ＶＳＳに引き下げる際には、保護回路Ａを構成するＮ型トランジスタＮ３が完全にＯＮ状態にならない。このため、ＯＮ状態のＮ型トランジスタＮ１を経て流れる電流が制限され、その結果、入力信号の振幅レベルが低下した際に（即ち、低電圧系電源ＶＤＤの電源電圧を一層低く設定した場合に）、レベルシフト動作の遅延が大きくなり、更により一層に入力信号の振幅レベルが低下すると、レベルシフト動作ができなくなる。
【００１６】
また、特許文献２記載のレベルシフト回路では、保護回路を構成するＮ型トランジスタのゲートに入力される電圧が、低電圧系電源VDD＋昇圧分VDの電圧となるため、その保護回路を構成するN型トランジスタは、レベルシフト動作時には、オン抵抗が低くなるものの、完全にON状態にはならない。その結果、前記保護回路は、特許文献１記載のレベルシフト回路と同様に、レベルシフト動作時に、出力ノードをLレベルに引き下げる電流を制限して、レベルシフト動作の遅延を大きくする。更に、低電圧系電源の電圧がより一層に低く設定された場合には、レベルシフト動作ができなくなる欠点を持つ。
【００１７】
本発明の目的は、低耐圧系素子にて構成された入力信号及びその反転信号を受ける２個のＮ型トランジスタに低電圧系電圧以上の電圧がかからないように保護回路で保護しながら、レベルシフト動作時には、このレベルシフト動作時に流れる電流が保護回路自身に起因して制限されることを有効に防止して、低電圧系電源の電源電圧を一層低く設定した状態で高速レベルシフト動作が可能なレベルシフト回路を提供することにある。
【課題を解決するための手段】
【００１８】
以上の目的を達成するため、本発明では、レベルシフト回路において、相補入力信号を受ける低耐圧系素子で構成されたＮ型トランジスタを保護回路により有効に耐圧保護しつつ、その保護回路の状態を制御する制御回路を設けて、保護回路がレベルシフト動作時の電流を制限しないように制御し、これにより、低電圧で高速なレベルシフト動作を可能にする。
【００１９】
すなわち、請求項第１記載の発明のレベルシフト回路は、一端が第１のノード及び第２のノードに各々接続され、他端が各々接地され、低電圧系電源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力される２個の信号入力用の低電圧系素子で構成されたＮ型トランジスタと、一端が高電圧系電源に接続され、他端が第３のノード及び第４のノードに各々接続され、前記２個の信号入力用Ｎ型トランジスタの一方に前記高電圧系電源の電圧を供給すると同時に、他方の信号入力用Ｎ型トランジスタへの高電圧系電源の供給を遮断する電源供給回路と、一端が前記第１のノード及び第２のノードに各々接続され、他端が前記第３のノード及び第４のノードに各々接続され、前記第１のノード及び第２のノードを各々所定電圧以下に制限する保護回路と、制御信号を前記保護回路に出力して、前記保護回路の状態を制御する制御回路とを備えたことを特徴とする。
【００２０】
請求項２記載の発明は、前記請求項１記載のレベルシフト回路において、前記制御回路は、前記保護回路に出力する制御信号を、前記低電圧系電源の電圧以上で且つ前記高電圧系電源の電圧以下の範囲で制御することを特徴とする。
【００２１】
請求項３記載の発明は、前記請求項１記載のレベルシフト回路において、前記制御回路は、レベルシフト回路からの出力信号及び反転出力信号を受け、この両信号に基づいて前記保護回路の状態を制御することを特徴とする。
【００２２】
請求項４記載の発明は、前記請求項１〜３の何れか１項に記載のレベルシフト回路において、前記制御回路には、接地電源の電源電圧と前記高電圧系電源の電源電圧とが供給されることを特徴とする。
【００２３】
請求項５記載の発明は、前記請求項４記載のレベルシフト回路において、前記制御回路は、第１及び第２の入力として前記第３のノード及び第４のノードがゲートに各々接続され、高電圧系電源がソースに各々接続された第１及び第２のＰ型トランジスタと、前記第１のＰ型トランジスタに接続される第１のＮ型トランジスタと、前記第２のＰ型トランジスタに接続される第２のＮ型トランジスタと、前記高電圧系電源と接地電源とに基づいて中間電位を生成する電圧発生源とにより構成され、前記第１及び第２のＮ型トランジスタのソースには、前記電圧発生源から中間電位が各々入力され、前記第１のＮ型トランジスタのゲート及びドレイン、並びに前記第２のＮ型トランジスタのゲート及びドレインは各々接続され、この両接続点の電位が各々前記制御回路の第１及び第２の制御信号として前記保護回路に出力されることを特徴とする。
【００２４】
請求項６記載の発明は、前記請求項４記載のレベルシフト回路を複数備えたレベルシフト装置であって、前記複数のレベルシフト回路が各々備える制御回路内の電圧発生源は、前記複数のレベルシフト回路にて共有されて１個の電圧発生源のみが備えられることを特徴とする。
【００２５】
請求項７記載の発明は、前記請求項１〜３の何れか１項に記載のレベルシフト回路において、前記制御回路には、低電圧系電源の電源電圧と前記高電圧系電源の電源電圧とが供給されることを特徴とする。
【００２６】
請求項８記載の発明は、前記請求項７記載のレベルシフト回路において、前記制御回路は、第１及び第２の入力として前記第３のノード及び第４のノードがゲートに各々接続され、高電圧系電源がソースに各々接続された第１及び第２のＰ型トランジスタと、前記第１のＰ型トランジスタに接続される第１のＮ型トランジスタと、前記第２のＰ型トランジスタに接続される第２のＮ型トランジスタとにより構成され、前記第１及び第２のＮ型トランジスタのソースには、各々前記低電圧系電源が各々接続され、前記第１のＮ型トランジスタのゲートとドレイン、並びに前記第２のＮ型トランジスタのゲートとドレインは各々接続され、この両接続点の電位が制御回路の第１及び第２の制御信号として出力されることを特徴とする。
【００２７】
請求項９記載の発明は、前記請求項１〜３の何れか１項に記載のレベルシフト回路において、更に、レベルシフト動作の確定後から前記相補入力信号の次の反転時までの期間において前記高電圧系電源から前記制御回路への電源供給を遮断する遮断回路が備えられることを特徴とする。
【００２８】
請求項１０記載の発明は、前記請求項９記載のレベルシフト回路において、前記遮断回路は、前記第４のノード及び第３のノードがゲートに各々接続され、且つ、前記第１及び第２のＰ型トランジスと前記高電圧系電源との間に各々配置された一対のＰ型トランジスタにより構成されることを特徴とする。
【００２９】
請求項１１記載の発明は、前記請求項１〜３の何れか１項に記載のレベルシフト回路において、更に、前記電源供給回路から前記保護回路へ電源供給される電源電圧を降下させる電圧降下回路が備えられることを特徴とする。
【００３０】
請求項１２記載の発明は、前記請求項１１記載のレベルシフト回路において、前記電圧降下回路は、ゲート及びドレインが前記制御回路の前記第１及び第２の入力に各々接続され、ソースが前記第３のノード及び第４のノードに各々接続され、且つ前記保護回路と前記第３のノード及び第４のノードとの間に各々挿入された一対のＰ型トランジスタにより構成されることを特徴とする。
【００３１】
請求項１３記載の発明は、前記請求項１〜３の何れか１項に記載のレベルシフト回路において、更に、前記保護回路と前記信号入力用のＮ型トランジスタとの間に配置され、低耐圧系素子で構成されたＮ型トランジスタである電圧緩衝用のトランジスタが備えられることを特徴とする。
【００３２】
請求項１４記載の発明は、前記請求項５又は８に記載のレベルシフト回路において、ドレインが前記制御回路の第１及び第２の制御信号を出力する２つの出力端子に各々接続され、ソースが前記高電圧系電源に各々接続された第３及び第４のＰ型トランジスタと、前記第３及び第４のＰ型トランジスタのゲートにドレイン及びゲートが各々接続され、ソースが前記高電圧系電源に各々接続された一対のＰ型トランジスタとを備えて、前記制御回路の出力電位を電源投入時に一定レベルまで引き上げることを特徴とする。
【００３３】
以上により、請求項１〜１４記載の発明では、相補信号入力用の低耐圧系素子で構成されたＮ型トランジスタを保護回路によりトランジスタ耐圧以上の電圧がかかることを有効に防止して保護しながら、制御回路により前記保護回路の状態を制御して、この保護回路の状態を、レベルシフト動作時にＯＮ動作する一方の信号入力用Ｎ型トランジスタを通じて流れる電流を制限しないような状態できる。その結果、レベルシフト回路は、低電圧系電源の電圧がより一層に低電圧になっても、高速で動作することになる。
【００３４】
特に、請求項９記載の発明では、レベルシフト動作の確定後から入力信号の次の反転時までの期間では、制御回路への高電圧系電源の電源供給が遮断回路によって遮断されるので、この期間で制御回路を通じて定常電流が流れることが阻止されて、低消費電力化が図られる。
【００３５】
更に、請求項１１記載の発明では、保護回路に加わる電圧が電圧降下回路によって高電圧系電源の電源電圧よりも低い電圧に制限されるので、レベルシフト動作時に、ＯＮ動作する一方の信号入力用Ｎ型トランジスタに接続されたノードをより一層早く接地レベルに引き下げることができ、より一層の動作の高速化が図られる。
【発明の効果】
【００３６】
以上説明したように、請求項１〜１４記載の発明のレベルシフト回路によれば、相補信号入力用の低耐圧系素子で構成されたＮ型トランジスタを保護回路によりトランジスタ耐圧以上の電圧がかかること有効に保護しながら、レベルシフト動作時にＯＮ動作する一方の信号入力用Ｎ型トランジスタを通じて流れる電流を保護回路が制限しないようにできるので、低電圧系電源の電圧がより一層に低電圧になっても、レベルシフト回路の高速の動作を図ることが可能である。
【００３７】
特に、請求項９記載の発明によれば、制御回路を通じて無駄に定常電流が流れることを阻止できて、低消費電力化が可能である。
【００３８】
更に、請求項１１記載の発明によれば、保護回路に加わる電圧を電圧降下回路によって高電圧系電源の電源電圧よりも低い電圧に制限したので、所定ノードの接地レベルへの電位引き下げを早期に行うことができ、より一層の高速動作化が可能である。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照しながら本発明の実施形態について説明する。
【００４０】
（第１の実施形態）
図１は本実施形態のレベルシフト回路の具体的構成を示す図である。
【００４１】
同図において、ＩＮは信号の入力端子であり、ＩＮＶ１は前記入力端子ＩＮへ入力された入力信号（以下、入力端子と同符号ＩＮを使用する）を反転して反転入力信号ＸＩＮを出力するインバータであって、これらは例えば１．５Ｖなどの低電圧系電源で動作する。
【００４２】
また、図１において、Ｎ１、Ｎ２はゲートに低電圧系電源を電源とする入力信号ＩＮ及び反転入力信号ＸＩＮが各々入力される相補信号入力用の第１及び第２のＮ型トランジスタであって、それらのソースは接地され、低耐圧系素子で構成されている。前記第１のＮ型トランジスタＮ１のゲートには入力信号ＩＮが入力され、第２のＮ型トランジスタのゲートには反転入力信号ＸＩＮが入力されている。
【００４３】
前記相補信号入力用の第１及び第２のＮ型トランジスタＮ１、Ｎ２のドレインは、保護回路Ｂ３及びＢ４を形成する第３のＮ型トランジスタＮ３及び第４のＮ型トランジスタＮ４のソースに各々接続されていて、その相互接続点を第１のノードＷ１及び第２のノードＷ２とする。前記第３及び第４のＮ型トランジスタＮ３及びＮ４は、そのゲートが、制御回路Ｂ５の第１及び第２の出力端子となる第５及び第６のノードＷ５、Ｗ６に各々接続されていて、これ等ノードＷ５、Ｗ６から第１及び第２の制御信号を受けると共に、そのドレインはレベルシフト回路の反転出力端子及び出力端子である第３のノードＷ３及び第４のノードＷ４に各々接続される。
【００４４】
前記制御回路Ｂ５は、電圧発生源Ｄと、２個のＰ型トランジスタＰ３及びＰ４と、２個のＮ型トランジスタＮ５及びＮ６とを備える。前記電圧発生源Ｄは、高電圧系電源ＶＤＤ３と接地電源ＶＳＳとを電源として供給され、抵抗又は容量による電圧分割により作成した中間電位を発生する。また、前記Ｐ型トランジスタ（第１及び第２のＰ型トランジスタ）Ｐ３及びＰ４は、ソースが高電圧系電源ＶＤＤ３に接続され、ドレインが前記第５のノードＷ５及び第６のノードＷ６に各々接続され、ゲートが前記第３のノードＷ３及び第４のノードＷ４に各々接続される。更に、前記Ｎ型トランジスタ（第３及び第４のＮ型トランジスタ）Ｎ５及びＮ６は、ゲート及びドレインが前記第５のノードＷ５及び第６のノードＷ６に各々接続され、ソースが前記電圧発生源Ｄの出力に接続されている。
【００４５】
本レベルシフト回路の電源供給回路Ｂ１は、第１及び第２のＰ型トランジスタＰ１及びＰ２により構成される。このＰ型トランジスタＰ１及びＰ２は、ソースに高電圧系電源ＶＤＤ３が接続され、ドレインが前記第３のノードＷ３及び第４のノードＷ４に各々接続され、ゲートが前記第４のノードＷ４及び第３のノードＷ３に各々接続される。
【００４６】
ここで、前記インバータＩＮＶ１、前記第１及び第２のＮ型トランジスタＮ１、Ｎ２を除く全ての素子は、高電圧系電源ＶＤＤ３を電源とする高電圧系の素子で構成される。
【００４７】
以上のように構成されたレベルシフト回路の動作を以下に説明する。
【００４８】
先ず、入力信号ＩＮの信号の電位がＬ（ＶＳＳ）レベルから、Ｈ（ＶＤＤ）レベルに変化する際には、信号変化前にはレベルシフト回路の反転出力端子及び出力端子である第３のノードＷ３及び第４のノードＷ４の電位は、各々、Ｈ（ＶＤＤ３）レベル及びＬ（ＶＳＳ）レベルとなっている。この状態において、保護回路Ｂ３、Ｂ４を制御する制御回路Ｂ５の第１の入力である第３のノードＷ３がＨ（ＶＤＤ３）レベルになっているので、Ｐ型トランジスタＰ３はＯＦＦ状態となる。Ｎ型トランジスタＮ５はソースとゲートとが接続され、ドレインには前記電圧発生源Ｄにより発生された中間電位が供給されているので、前記Ｎ型トランジスタＮ５のソース及びゲートが接続された第５のノードＷ５の電位は、前記中間電位にこのＮ型トランジスタＮ５の閾値電圧を加えた値となる。制御回路Ｂ５の第１の出力端子である第５のノードＷ５から、保護回路Ｂ３を構成するＮ型トランジスタＮ３のゲートには、前記中間電位に前記Ｎ型トランジスタＮ５の閾値電圧を加えた電圧が入力され、前記Ｎ型トランジスタＮ３のソースである第１のノードＷ１には、更にＮ型トランジスタＮ３の閾値電圧を減じた電圧が加わることになる。ここで、Ｎ型トランジスタＮ３及びＮ型トランジスタＮ５は同じ高耐圧系のトランジスタであって、その閾値電圧は同じであるので、第１のノードＷ１には前記中間電位以上の電圧は加わらない。従って、前記電圧発生源Ｄで発生される中間電位を、低電圧系の電位に設定することにより、信号入力用トランジスタである低耐圧系のＮ型トランジスタＮ１に対しては、低電圧系電源以上の電圧が加わることがなくなる。
【００４９】
次に、入力信号がＨ（ＶＤＤ）レベルに変化すると、信号入力用のＮ型トランジスタＮ１は徐々にＯＮ状態となり、第３のノードＷ３の電位を接地電位ＶＳＳに引き下げていく。第３のノードＷ３の電位が下がるに従って、Ｐ型トランジスタＰ３が徐々にＯＮ状態へと変化し、第５のノードＷ５は高電圧系電源ＶＤＤ３へと引き上げられる。そのため、保護回路Ｂ３を形成するＮ型トランジスタＮ３のゲートには、高電圧系電源ＶＤＤ３が入力され、Ｎ型トランジスタＮ３は完全にＯＮ状態となり、第３のノードＷ３の電位を接地電源ＶＳＳに引き下げる際に流れる電流を保護回路Ｂ３が妨げることを防止することができる。
【００５０】
逆に、入力信号がＨ（ＶＤＤ）レベルからＬ（ＶＳＳ）レベルへと変化する際は、信号変化前にはＰ型トランジスタＰ４はＯＦＦであって、Ｎ型トランジスタＮ６のゲート及びドレインが接続された第６のノードＷ６は、中間電位に前記Ｎ型トランジスタＮ６の閾値電圧を加えた電位となり、一方、保護回路Ｂ４を形成するＮ型トランジスタＮ４のソースが接続された第２のノードＷ２は、前記中間電位にＮ型トランジスタＮ６の閾値電圧を加えた電位から、前記Ｎ型トランジスタＮ４の閾値電圧を減じた値となる。前記Ｎ型トランジスタＮ４及びＮ型トランジスタＮ６は、同じ高耐圧系のトランジスタであって、その閾値電圧は同じであるので、第２のノードＷ２には前記中間電位が加わる。従って、この中間電位を、低電圧系電源の電位に設定することにより、信号入力用トランジスタである低耐圧系のＮ型トランジスタＮ２に対しては、低電圧系電源以上の電圧が加わることがなくなる。
【００５１】
次に、入力信号がＬ（ＶＳＳ）レベルに変化すると、信号入力用のＮ型トランジスタＮ２は徐々にＯＮ状態となり、第４のノードＷ４の電位を接地電位ＶＳＳに引き下げていく。第４のノードＷ４の電位が下がるに従って、Ｐ型トランジスタＰ４が徐々にＯＮ状態へと変化して、第６のノードＷ６は高電圧系電源ＶＤＤ３へと引き上げられる。そのため、保護回路Ｂ４を形成するＮ型トランジスタＮ４のゲートには高電圧系電源ＶＤＤ３が入力され、第４のノードＮ４は完全にＯＮ状態となる。従って、第４のノードＷ４の電位を接地電位ＶＳＳに引き下げる際に流れる電流を保護回路Ｂ４が妨げることを防止することができる。
【００５２】
以上の動作により、信号入力用トランジスタＮ１又はＮ２の非動作時には、そのドレインにかかる電圧を低電圧系電源の電圧に保護回路Ｂ３、Ｂ４で制限しながら、レベルシフト動作時には、ＯＮ動作する信号入力用の一方のＮ型トランジスタＮ１又はＮ２を経て流れる電流を保護回路Ｂ３、Ｂ４で制限することがないように制御回路Ｂ５で制御するので、従来に比べ、より高速且つ低電圧で動作することが可能となる。
【００５３】
（第１の変形例）
図２は、前記第１の実施形態の第１の変形例を示す。
【００５４】
本変形例は、前記第１の実施形態の電源供給回路Ｂ１の内部構成を別の構成に更に変更したものである。
【００５５】
すなわち、図２の電源供給回路Ｂ１は、ソースが高電圧系電源ＶＤＤ３に接続され、ゲートが互いに相手のドレインにクロスカップル接続され、ドレインは各々前記Ｎ型トランジスタＮ３及びＮ４に接続される一対のＰ型トランジスタＰ１、Ｐ２を含む。
【００５６】
また、電源供給回路Ｂ１において、Ｐ７、Ｐ８は一対のＰ型トランジスタより構成される電流遮断トランジスタであって、ソースは高電圧系電源ＶＤＤ３に接続され、ドレインは各々前記Ｐ型トランジスタＰ１、Ｐ２のソースに接続される。一方の電流遮断トランジスタＰ７とＰ型トランジスタＰ１との接続点、及び他方の電流遮断トランジスタＰ８とＰ型トランジスタＰ２との接続点を、各々、第７のノードＷ７及び第８のノードＷ８とする。前記一方の電流遮断トランジスタＰ７のゲートには、インバータＩＮＶ２を介して前記第４のノードＷ４が接続され、他方の電流遮断トランジスタＰ８のゲートには、インバータＩＮＶ３、ＩＮＶ２を介して前記第４のノードＷ４が接続され、更に、前記第７のノードＷ７と第８のノードＷ８との間には、ゲートを接地電源ＶＳＳに接続されたＰ型トランジスタＰ９が抵抗として接続されている。
【００５７】
以上のように構成された図２のレベルシフト回路において、電源供給回路Ｂ１は第１の実施形態と異なるが、本願発明の重要部分とは異なるため、その説明に関しては省略する。
【００５８】
（第２の変形例）
図３は、前記第１の実施形態の第２の変形例を示す。
【００５９】
本変形例は、前記第１の実施形態の電源供給回路Ｂ１の内部構成を更に別の構成に更に変更したものである。
【００６０】
すなわち、図３の電源供給回路Ｂ１は、一対のＰ型トランジスタＰ１、Ｐ２で構成される電源供給回路と、一対のＮ型トランジスタＮ７、Ｎ８で構成される断続回路Ｂ２と、抵抗として動作するＰ型トランジスタＰ５との三者により構成されるプリチャージ回路を備える。電源供給回路を構成する一方のＰ型トランジスタＰ１は、ソースが高電圧系電源ＶＤＤ３に接続され、ドレインが第３のノードに接続される。他方のＰ型トランジスタＰ２は、ソースが前記高電圧系電源ＶＤＤ３に接続され、ドレインが第４のノードＷ４に接続される。また、前記断続回路Ｂ２において、一方のＮ型トランジスタＮ７は、信号入力用の低耐圧系素子で構成された一方のＮ型トランジスタＮ１と接地電源ＶＳＳとの間に挿入され、また他方のＮ型トランジスタＮ８は、信号入力用の低耐圧系素子で構成された他方のＮ型トランジスタＮ２と接地電源ＶＳＳとの間に挿入される。
【００６１】
また、図３において、電源供給回路Ｂ１は、更に、第１及び第２のＮＡＮＤ回路ＮＡＮＤ１及びＮＡＮＤ２を有するフリップフロップ回路Ｃと、２個のインバータＩＮＶ２及びＩＮＶ３との二者により構成されたプリチャージ制御回路を備える。前記第１のＮＡＮＤ回路ＮＡＮＤ１は、第３のノードＷ３の電位と、第２のＮＡＮＤ回路ＮＡＮＤ２の出力信号とを受け、第２のＮＡＮＤ回路ＮＡＮＤ２は、第４のノードＷ４の電位と、第１のＮＡＮＤ回路ＮＡＮＤ１の出力信号とを受ける。また、これらの第１及び第２のＮＡＮＤ回路の出力がフリップフロップ回路Ｃの出力となる。前記プリチャージ制御回路は、前記プリチャージ回路の動作を制御し、一方のインバータＩＮＶ２は、前記フリップフロップ回路Ｃの第１のＮＡＮＤ回路ＮＡＮＤ１の出力を受けて反転し、この反転信号を前記プリチャージ回路のＰ型及びＮ型トランジスタＰ１、Ｎ７のゲートに出力する。他方のインバータＩＮＶ３は、前記フリップフロップ回路Ｃの第２のＮＡＮＤ回路ＮＡＮＤ２の出力を受けて反転し、この反転信号を前記プリチャージ回路のＰ型及びＮ型トランジスタＰ２、Ｎ８のゲートに出力する。
【００６２】
以上のように構成された図３のレベルシフト回路において、電源供給回路Ｂ１は第１の実施形態と異なるが、本願発明の重要部分とは異なるため、その説明に関しては省略する。
【００６３】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。
【００６４】
図４は、本実施形態のレベルシフト装置の具体的構成を示す。本実施形態では、レベルシフト回路を複数備えたレベルシフト装置において、第１の実施形態にて制御回路Ｂ５内にて各々持っていた中間電位を発生させる電圧発生源Ｄを、複数のレベルシフト回路間で共有している。前記電圧発生源Ｄは定常的に接地電源ＶＳＳと高電圧系電源ＶＤＤ３との間に電流が流れるため、複数のレベルシフト回路にて共有することにより、消費電力を低減させることが可能となる。
【００６５】
尚、本実施形態は、前記第１の実施形態の第１及び第２の変形例にも適用可能である。
【００６６】
（第３の実施形態）
続いて、本発明の第３の実施形態を説明する。
【００６７】
図５は、本実施形態のレベルシフト回路の具体的構成を示す。本実施形態においては、前記第１の実施形態の制御回路Ｂ５内にて各々持っていた電圧発生源Ｄの代わりに、低電圧系電源ＶＤＤを電源として供給している。
【００６８】
前記第１の実施形態においては、中間電位は定格の低電圧系電源ＶＤＤレベルの電圧が発生するように、高電圧系電源ＶＤＤ３から、容量又は抵抗分割により中間電位を発生させているため、低電圧系電源ＶＤＤの変動とは無関係に一定となるが、中間電位として低電圧系電源ＶＤＤを電源として供給することにより、低電圧系電源ＶＤＤの変動に応じて制御回路Ｂ５から出力される電圧も変動し、低電圧系電源ＶＤＤが低電圧になった際においても、信号入力用のＮ型トランジスタＮ１及びＮ２のドレインに接続される第１及び第２のノードＷ１、Ｗ２に加わる電圧は、低電圧系電源ＶＤＤの降下に従ってより一層に低くなるので、レベルシフト動作時に第１及び第２のノードＷ１、Ｗ２をより一層速く接地電源ＶＳＳの電位まで引き下げることが可能となり、より一層に低電圧且つ高速な動作が可能となる。
【００６９】
尚、本実施形態は、前記第１の実施形態の第１及び第２の変形例にも適用可能である。
【００７０】
（第４の実施形態）
更に、本発明の第４の実施形態を説明する。
【００７１】
図６は、本実施形態のレベルシフト回路の具体的構成を示す。本実施形態においては、前記第１〜３の実施形態において制御回路Ｂ５に供給される電源のうち、高電圧系電源ＶＤＤ３の供給を遮断する遮断回路Ｂ６を設けている。
【００７２】
前記遮断回路Ｂ６は、制御回路Ｂ５へ供給される高電圧系電源ＶＤＤ３と、制御回路Ｂ５を構成する２個のＰ型トランジスタＰ３、Ｐ４のソースとの間に接続され、ゲートに前記第４のノードＷ４及び第３のノードＷ３が各々接続された、一対のＰ型トランジスタＰ５及びＰ６によって構成される。
【００７３】
前記第１〜３の実施形態においては、第１の変形例以外ではレベルシフト動作確定後から相補入力信号が反転するまでの間では、制御回路Ｂ５に供給される２つの電源ＶＤＤ３、ＶＤＤ間にて定常的に電流が流れる。しかし、本実施形態においては、確定した出力信号ＯＵＴ及びその反転信号を各々ゲートに受けるＰ型トランジスタＰ５及びＰ６により、前記制御回路Ｂ５への高電圧系電源ＶＤＤ３の供給を遮断することにより、レベルシフト動作の確定後から入力信号が反転するまでの間に、制御回路Ｂ５に供給される２つの電源ＶＤＤ３、ＶＤＤ間での定常電流を防止することが可能となる。
【００７４】
尚、本実施形態は、前記第１の実施形態の第１及び第２の変形例にも適用可能である。
【００７５】
（第５の実施形態）
次に、本発明の第５の実施形態を説明する。
【００７６】
図７は、本実施形態のレベルシフト回路の具体的構成を示す。本実施形態においては、前記第１〜３の実施形態において、更に保護回路Ｂ３、Ｂ４を構成するＮ型トランジスタＮ３、Ｎ４のドレイン電圧を降下させるために、ゲート及びドレインが前記保護回路Ｂ３、Ｂ４を構成するＮ型トランジスタＮ３及びＮ４のドレインに接続され、ソースが前記第３及び第４のノードＷ３、Ｗ４に接続された、一対のＰ型トランジスタＰ５及びＰ６により構成される電圧降下回路Ｂ７、Ｂ８を付加している。
【００７７】
前記電圧降下回路Ｂ７、Ｂ８のＰ型トランジスタＰ５、Ｐ６によって、保護回路Ｂ３、Ｂ４を構成するＮ型トランジスタＮ３、Ｎ４のドレインに加わる電位は、高電圧系電源ＶＤＤ３よりも更に低下され、レベルシフト動作時に第３及び第４のノードＷ３、Ｗ４を各々接地電源ＶＳＳレベルにより一層速く引き下げることが可能となり、高速且つ低電圧で動作させることが可能となる。
【００７８】
（第６の実施形態）
続いて、本発明の第６の実施形態を説明する。
【００７９】
図８は、本実施形態のレベルシフト回路の具体的構成を示す。本実施形態においては、前記第１〜３の実施形態において保護回路Ｂ３、Ｂ４と相補信号入力用の低電圧系素子で構成されたＮ型トランジスタＮ１及びＮ２との間に、ゲートが低電圧系電源ＶＤＤに接続された低耐圧系素子で構成された２個のＮ型トランジスタ（電圧緩衝用のトランジスタ）Ｎ７及びＮ８を追加している。
【００８０】
本実施形態では、相補入力用の低電圧系素子で構成されたＮ型トランジスタＮ１及びＮ２のＯＦＦ時に、温度や製造プロセスのばらつき等の要因によって、高電圧系トランジスタの閾値電圧等がばらついて変動し、前記第１のノードＷ１及び第２のノードＷ２に対して低電圧系電源ＶＤＤレベル以上の電位が加わった際にも、緩衝用として挿入された前記第７及び第８のＮ型トランジスタＮ７及びＮ８によって、低電圧系電源ＶＤＤレベル以上の電位が入力用の低電圧系素子で構成されたＮ型トランジスタＮ１及びＮ２に加わることを防止できる。
【００８１】
尚、本実施形態は、前記第１の実施形態の第１及び第２の変形例にも適用可能である。
【００８２】
（第７の実施形態）
更に、本発明の第７の実施形態を説明する。
【００８３】
図９は、本実施形態のレベルシフト回路の具体的構成を示す。本実施形態においては、前記第１〜３の実施形態において、更に、制御回路Ｂ５の第１及び第２の出力端子である第５のノードＷ５及び第６のノードＷ６に対してドレインが各々接続され、ソースが高電圧系電源ＶＤＤ３に各々接続されたＰ型トランジスタ（第３及び第４のＰ型トランジスタ）Ｐ７及びＰ８と、前記Ｐ型トランジスタＰ７及びＰ８のゲートにドレイン及びゲートが各々接続され、ソースが高電圧系電源ＶＤＤ３に各々接続された一対のＰ型トランジスタＰ９及びＰ１０を追加している。
【００８４】
前記Ｐ型トランジスタＰ７及びＰ８、及びこれ等のＰ型トランジスタＰ７及びＰ８のゲート電位を与えるＰ型トランジスタＰ９及びＰ１０により、制御回路Ｂ５の出力端子の電圧を高電圧系電源ＶＤＤ３に高抵抗を介して引き上げることができるので、電源投入時に制御回路Ｂ５の出力端子の電圧が十分に上がりきらないことを防止できて、電源投入時に安定動作させることが可能となる。
【００８５】
尚、本実施形態は、前記第１の実施形態の第１及び第２の変形例にも適用可能である。
【産業上の利用可能性】
【００８６】
以上説明したように、本発明は、相補信号入力用の低耐圧系素子で構成されたＮ型トランジスタを保護回路により耐圧保護しながら、レベルシフト動作時にＯＮ動作する一方の信号入力用Ｎ型トランジスタを通じて流れる電流を保護回路が制限しないようにできるので、低電圧系電源の電圧がより一層に低電圧になった際にも高速動作を行うレベルシフト回路等の用途にも適用できる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態のレベルシフト回路の構成を示す図である。
【図２】同実施形態の第１の変形例のレベルシフト回路の構成を示す図である。
【図３】同実施形態の第２の変形例のレベルシフト回路の構成を示す図である。
【図４】本発明の第２の実施形態のレベルシフト回路の構成を示す図である。
【図５】本発明の第３の実施形態のレベルシフト回路の構成を示す図である。
【図６】本発明の第４の実施形態のレベルシフト回路の構成を示す図である。
【図７】本発明の第５の実施形態のレベルシフト回路の構成を示す図である。
【図８】本発明の第６の実施形態のレベルシフト回路の構成を示す図である。
【図９】本発明の第７の実施形態のレベルシフト回路の構成を示す図である。
【図１０】従来のレベルシフト回路の構成を示す図である。
【符号の説明】
【００８８】
ＩＮ                        入力端子
ＯＵＴ                      出力端子
ＶＤＤ                      低電圧系電源
ＶＤＤ３                    高電圧系電源
Ｎ１、Ｎ２                  相補信号入力用のＮ型トランジスタ
Ｗ１                        第１のノード
Ｗ２                        第２のノード
Ｗ３                        第３のノード
Ｗ４                        第４のノード
Ｗ５                        第５のノード（第１の出力端子）
Ｗ６                        第６のノード（第２の出力端子）
Ａ、Ｂ３、Ｂ４              保護回路
Ｂ１                        電源供給回路
Ｂ２                        断続回路
Ｃ                          ラッチ回路
Ｂ５                        制御回路
Ｐ３、Ｐ４                  Ｐ型トランジスタ
（第１及び第２のＰ型トランジスタ）
Ｎ５、Ｎ６                  Ｎ型トランジスタ
（第１及び第２のＮ型トランジスタ）
Ｄ                          電圧発生源
Ｐ５、Ｐ６                  一対のＰ型トランジスタ
（第３及び第４のＰ型トランジスタ）
Ｐ７、Ｐ８                  Ｐ型トランジスタ
Ｐ９、Ｐ１０                一対のＰ型トランジスタ
Ｐ１１、Ｐ１２              一対のＰ型トランジスタ
Ｂ６                        遮断回路
Ｂ７、Ｂ８                  電圧降下回路
Ｎ７、Ｎ８                  電圧緩衝用トランジスタ
【図１】
2006295252.tif 000003
【図２】
2006295252.tif 000004
【図３】
2006295252.tif 000005
【図４】
2006295252.tif 000006
【図５】
2006295252.tif 000007
【図６】
2006295252.tif 000008
【図７】
2006295252.tif 000009
【図８】
2006295252.tif 000010
【図９】
2006295252.tif 000011
【図１０】
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