(57)【要約】      （修正有）【課題】  製造工程数の増大を招くことなく、バンプの発生を抑制することのできる半導体装置の製造方法を提供する。【解決手段】  まず、素子形成領域Ｄ１〜Ｄ４のそれぞれを包囲するように、ＳＴＩ６０を半導体基板１０に形成する（素子分離領域形成工程）。その後、素子形成領域Ｄ１を開口したレジストＲ３をマスクとして、ＦＥＴ２０のしきい値電圧を調整するために、素子形成領域Ｄ１の全面にボロンを注入する。これにより、素子形成領域Ｄ１における半導体基板１０の表層に不純物注入層２６を形成する（第１の不純物注入工程）。このとき、ＦＥＴ２０のしきい値電圧調整のための注入と同時に、素子形成領域Ｄ２の周縁部にもボロンを注入する（第２の不純物注入工程）。すなわち、第１および第２の不純物注入工程は、同一工程にて実行される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１および第２の電界効果トランジスタを備える半導体装置を製造する方法であって、
前記第１の電界効果トランジスタが形成される第１の素子形成領域と前記第２の電界効果トランジスタが形成される第２の素子形成領域とをそれぞれ包囲するように、素子分離領域を形成する素子分離領域形成工程と、
前記第１の電界効果トランジスタのしきい値電圧を調整するために、前記第１の素子形成領域に不純物を注入する第１の不純物注入工程と、
前記第２の素子形成領域の周縁部に、前記不純物を注入する第２の不純物注入工程と、を含み、
前記第１および第２の不純物注入工程は、同一工程にて実行されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１および第２の不純物注入工程においては、前記周縁部を残して前記第２の素子形成領域を覆うマスクを設けた状態で、前記第１の素子形成領域と前記第２の素子形成領域の前記周縁部とに前記不純物を注入する、半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第２の不純物注入工程においては、前記周縁部の一部分にのみ前記不純物を注入し、
当該一部分は、前記第２の電界効果トランジスタのチャネルが形成される領域を含む部分である、半導体装置の製造方法。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記第１および第２の電界効果トランジスタは、互いに異なる耐圧を有するものである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＦＥＴ（電界効果トランジスタ）を備える半導体装置の製造工程においては、図１１（ａ）および図１１（ｂ）に示すように、ＦＥＴが形成される素子形成領域１２０の周囲に、ＳＴＩ（シャロー・トレンチ・アイソレーション）等の素子分離領域１２４が形成される。ここで、図１１（ｂ）は、図１１（ａ）のXI−XI線に沿った断面図である。素子形成領域１２０には、ソース領域１２１およびドレイン領域１２２が形成されている。素子形成領域１２０においてソース領域１２１とドレイン領域１２２とで挟まれた領域がチャネル形成領域であり、このチャネル形成領域上にゲート電極１２３が形成されている。
【０００３】
また、上記製造工程においては、ＦＥＴのしきい値電圧を調整するために、素子形成領域１２０への不純物注入が実行される。ところが、その後の工程における熱処理により、上記不純物が素子分離領域１２４に取り込まれ、それにより素子形成領域１２０の周縁部の不純物濃度が低下する場合があった。その場合、図１１（ｂ）において点線で囲まれた部分に、所望のしきい値電圧とは異なるしきい値電圧を有する寄生トランジスタが形成されてしまう。Ｎ型ＦＥＴの場合であれば所望の値よりも低いしきい値電圧を有する寄生トランジスタが形成され、Ｐ型ＦＥＴの場合であれば所望の値よりも高いしきい値電圧を有する寄生トランジスタが形成されることになる。
【０００４】
かかる寄生トランジスタが形成されることは、ＦＥＴ全体としてのしきい値電圧の低下または上昇、すなわちハンプの発生につながる。
【０００５】
これに対し、特許文献１には、ハンプの抑制を図った半導体装置の製造方法が開示されている。図１２（ａ）〜図１２（ｅ）を参照しつつ、同文献に記載の製造方法を説明する。まず、先ず、ｐ型のシリコン基板１０１の表面に、シリコン酸化膜１０２およびシリコン窒化膜１０３を積層した後、フォトリソグラフィ技術により、素子分離形成領域に開口部１０４を形成する（図１２（ａ））。次いで、シリコン窒化膜１０３およびシリコン酸化膜１０２をマスクにして、シリコン基板１０１にボロンをイオン注入する。それにより、シリコン基板１０１の表面に近い領域において、開口部１０４の縁部に沿ったシリコン酸化膜１０２およびシリコン窒化膜１０３の直下の領域にまで拡散したボロン注入層１０５が形成される（図１２（ｂ））。
【０００６】
次いで、シリコン窒化膜１０３およびシリコン酸化膜１０２をマスクにして、シリコン基板１０１を選択的にエッチングし、シリコン基板１０１の素子分離形成領域にトレンチ１０６を形成する。このとき、トレンチ１０６の縁部のシリコン基板１０１にはボロン注入層１０５が残されている（図１２（ｃ））。続いて、熱酸化法およびＣＶＤ法を順次用いて、トレンチ１０６を埋め込むように、厚い埋込シリコン酸化膜１０７を成長させる（図１２（ｄ））。
【０００７】
その後、ＣＭＰ法を用いて、埋込シリコン酸化膜１０７、シリコン窒化膜１０３およびシリコン酸化膜１０２を、シリコン基板１０１の表面に達するまで研磨する。それにより、シリコン基板１０１のトレンチ１０６内にのみ埋込シリコン酸化膜１０７が埋め込まれたＳＴＩ１０８が形成される。以上により、シリコン基板１０１にはＳＴＩ１０８によって画された素子形成領域が設けられる。この素子形成領域には、その周縁部全体にボロン注入層１０５が存在する（図１２（ｅ））。さらに、その後、しきい値電圧調整用のボロンのイオン注入が素子形成領域の全体に対して実行される。
【０００８】
このように、特許文献１に記載の製造方法においては、素子形成領域の周縁部の不純物濃度を予め高くしておくことにより、熱処理によりＳＴＩ１０８に不純物が取り込まれた後に、素子形成領域において周縁部の不純物濃度が他の部分に比べて低くなってしまうことを防いでいる。
【特許文献１】特開２０００−３４０７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、同文献に記載の製造方法では、素子形成領域の周縁部の不純物濃度を高めるためのイオン注入、すなわちボロン注入層１０５を形成するためのイオン注入の工程が追加されることにより、製造工程数の増大を招いてしまう。
【課題を解決するための手段】
【００１０】
本発明による半導体装置の製造方法は、第１および第２の電界効果トランジスタを備える半導体装置を製造する方法であって、上記第１の電界効果トランジスタが形成される第１の素子形成領域と上記第２の電界効果トランジスタが形成される第２の素子形成領域とをそれぞれ包囲するように、素子分離領域を形成する素子分離領域形成工程と、上記第１の電界効果トランジスタのしきい値電圧を調整するために、上記第１の素子形成領域に不純物を注入する第１の不純物注入工程と、上記第２の素子形成領域の周縁部に、上記不純物を注入する第２の不純物注入工程と、を含み、上記第１および第２の不純物注入工程は、同一工程にて実行されることを特徴とする。
【００１１】
この製造方法では、第２の素子形成領域の周縁部への不純物注入が、第１の素子形成領域へのしきい値電圧調整のための不純物注入と同一工程にて実行される。これにより、工程の追加を伴うことなしに、第２の素子形成領域の周縁部に不純物を注入することができる。したがって、製造工程数の増大を招くことなく、第２の電界効果トランジスタのハンプを抑制することができる。
【発明の効果】
【００１２】
本発明によれば、製造工程数の増大を招くことなく、ハンプの発生を抑制することのできる半導体装置の製造方法が実現される。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１４】
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、半導体基板１０、ＦＥＴ２０，３０，４０，５０、およびＳＴＩ６０を備えている。本実施形態において半導体基板１０は、Ｐ型のシリコン基板である。
【００１５】
半導体基板１０には、素子形成領域Ｄ１〜Ｄ４が設けられている。各素子形成領域Ｄ１〜Ｄ４は、ＳＴＩ６０（素子分離領域）によって画されている。これらの素子形成領域Ｄ１〜Ｄ４には、それぞれＦＥＴ２０，３０，４０，５０が形成されている。
【００１６】
ＦＥＴ２０（第１のＦＥＴ）は、Ｎ型ＭＯＳＦＥＴであり、ソース・ドレイン領域２２、ＬＤＤ（Light Doped Drain）領域２３、ゲート電極２４およびゲート酸化膜７２を有して構成されている。また、ゲート電極２４直下に位置するチャネル形成領域には、ＦＥＴ２０のしきい値電圧調整のためにボロン等のＰ型不純物が注入された不純物注入層２６が形成されている。さらに、ゲート電極２４の側面上には、サイドウォール２８が形成されている。
【００１７】
ＦＥＴ３０（第２のＦＥＴ）は、Ｎ型ＭＯＳＦＥＴであり、ソース・ドレイン領域３２、ＬＤＤ領域３３、ゲート電極３４およびゲート酸化膜７４を有して構成されている。ゲート酸化膜７４は、ゲート酸化膜７２よりも厚く形成されている。また、チャネル形成領域には、ＦＥＴ３０のしきい値電圧調整のためにボロン等のＰ型不純物が注入された不純物注入層３６が形成されている。さらに、ゲート電極３４の側面上には、サイドウォール３８が形成されている。これらのソース・ドレイン領域３２、ＬＤＤ領域３３および不純物注入層３６は、Ｐ型ウエル領域３１中に形成されている。
【００１８】
なお、ＦＥＴ２０とＦＥＴ３０とは、互いに異なる耐圧を有するものである。具体的には、ＦＥＴ２０に比べてＦＥＴ３０の方が高い耐圧を有している。ＦＥＴ２０およびＦＥＴ３０は、それぞれ例えば３．３Ｖおよび５．０Ｖの電源電圧で使用される。
【００１９】
ＦＥＴ４０は、Ｐ型ＭＯＳＦＥＴであり、ソース・ドレイン領域４２、ＬＤＤ領域４３、ゲート電極４４およびゲート酸化膜７２を有して構成されている。すなわち、ゲート酸化膜７２は、ＦＥＴ２０とＦＥＴ４０とによって共有されている。また、チャネル形成領域には、ＦＥＴ４０のしきい値電圧調整のためにリンまたはヒ素等のＮ型不純物が注入された不純物注入層４６が形成されている。さらに、ゲート電極４４の側面上には、サイドウォール４８が形成されている。これらのソース・ドレイン領域４２、ＬＤＤ領域４３および不純物注入層４６は、Ｎ型ウエル領域４１中に形成されている。ＦＥＴ４０は、ＦＥＴ２０と等しい耐圧を有し、ＦＥＴ２０と等しい電源電圧で使用される。ＦＥＴ２０およびＦＥＴ４０は、ＣＭＯＳを構成している。
【００２０】
ＦＥＴ５０は、Ｐ型ＭＯＳＦＥＴであり、ソース・ドレイン領域５２、ＬＤＤ領域５３、ゲート電極５４およびゲート酸化膜７４を有して構成されている。すなわち、ゲート酸化膜７４は、ＦＥＴ３０とＦＥＴ５０とによって共有されている。また、チャネル形成領域には、ＦＥＴ５０のしきい値電圧調整のためにリンまたはヒ素等のＮ型不純物が注入された不純物注入層５６が形成されている。さらに、ゲート電極５４の側面上には、サイドウォール５８が形成されている。これらのソース・ドレイン領域５２、ＬＤＤ領域５３および不純物注入層５６は、Ｎ型ウエル領域５１中に形成されている。ＦＥＴ５０は、ＦＥＴ３０と等しい耐圧を有し、ＦＥＴ３０と等しい電源電圧で使用される。ＦＥＴ３０およびＦＥＴ５０は、ＣＭＯＳを構成している。
【００２１】
図２〜図７を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。まず、素子形成領域Ｄ１〜Ｄ４のそれぞれを包囲するように、ＳＴＩ６０を半導体基板１０に形成する（素子分離領域形成工程）（図２（ａ））。その後、素子形成領域Ｄ２を開口したレジストＲ１をマスクとして、ボロンを注入することにより、Ｐ型ウエル領域３１を形成する。さらに、注入条件を変えて、ＦＥＴ３０のしきい値電圧調整のために、素子形成領域Ｄ２の全面にボロンを注入する。これにより、Ｐ型ウエル領域３１の表層に不純物注入層３６を形成する（図２（ｂ））。
【００２２】
また、素子形成領域Ｄ４を開口したレジストＲ２をマスクとして、リンを注入することにより、Ｎ型ウエル領域５１を形成する。さらに、注入条件を変えて、ＦＥＴ５０のしきい値電圧調整のために、素子形成領域Ｄ４の全面にリンを注入する。これにより、Ｎ型ウエル領域５１の表層に不純物注入層５６を形成する（図２（ｃ））。
【００２３】
次に、素子形成領域Ｄ１を開口したレジストＲ３をマスクとして、ＦＥＴ２０のしきい値電圧を調整するために、素子形成領域Ｄ１の全面にボロンを注入する。これにより、素子形成領域Ｄ１における半導体基板１０の表層に不純物注入層２６を形成する（第１の不純物注入工程）。なお、本実施形態においては、ＦＥＴ２０用のＰ型ウエル領域として半導体基板１０をそのまま使用するため、素子形成領域Ｄ１にはウエル注入を行わない。このとき、ＦＥＴ２０のしきい値電圧調整のための注入と同時に、素子形成領域Ｄ２の周縁部にもボロンを注入する（第２の不純物注入工程）。すなわち、第１および第２の不純物注入工程は、同一工程にて実行される（図３（ａ））。
【００２４】
上記第１および第２の不純物注入工程においては、上記周縁部を残して素子形成領域Ｄ２を覆うマスク（レジストＲ３）を設けた状態で、素子形成領域Ｄ１と素子形成領域Ｄ２の上記周縁部とにボロンを注入する。したがって、レジストＲ３は、素子形成領域Ｄ１だけでなく、素子形成領域Ｄ２の周縁部にも開口を有している。
【００２５】
本実施形態においては特に、図８（ａ）に示すように、上記周縁部の一部分にのみ開口を有するレジストＲ３を用いている。同図において、点線Ｌ１は、その後の工程においてゲート電極３４が形成される領域を示している。これにより、第２の不純物注入工程においては、上記周縁部の一部分にのみボロンが注入されることになる。この一部分は、ＦＥＴ３０のチャネルが形成される領域（チャネル形成領域）、すなわちゲート電極３４の直下となる領域を含む部分である。
【００２６】
なお、第２の不純物注入工程においては、図８（ｂ）に示すように、素子形成領域Ｄ２の周縁部（同領域Ｄ２において点線Ｌ２よりも外側の部分）のうち、チャネル形成領域に相当する部分（同図中の斜線部分）のみに不純物を注入することが好ましい。
【００２７】
このように、図８（ａ）に示すレジストＲ３をマスクとして、素子形成領域Ｄ２の周縁部の一部分に追加的な不純物注入を行うことにより、図９に示すように、チャネル形成領域においてはＳＴＩ６０に隣接する端部（同図中の斜線部）の不純物濃度が、他の部分よりも高くなる。同図は、図８（ａ）のIX−IX線に沿った断面を示している。
【００２８】
図３（ａ）に戻って、引き続き、半導体装置１の製造方法の一例を説明する。素子形成領域Ｄ３を開口したレジストＲ４をマスクとして、リンを注入することにより、Ｎ型ウエル領域４１を形成する。さらに、ＦＥＴ４０のしきい値電圧調整のために、素子形成領域Ｄ３の全面にヒ素を注入する。これにより、Ｎ型ウエル領域４１の表層に不純物注入層４６を形成する（図３（ｂ））。
【００２９】
次に、半導体基板１０の全面に、ＦＥＴ３０およびＦＥＴ５０用のゲート酸化膜７４を形成する（図３（ｃ））。その後、素子形成領域Ｄ２，Ｄ４を覆うレジストＲ５をマスクとして、素子形成領域Ｄ１，Ｄ３上のゲート酸化膜７４をエッチングにより選択的に除去する（図４（ａ））。続いて、素子形成領域Ｄ１，Ｄ３上に、ＦＥＴ２０およびＦＥＴ４０用のゲート酸化膜７２を形成する（図４（ｂ））。その後、ゲート酸化膜７２およびゲート酸化膜７４上にそれぞれポリシリコン膜８２を成長させる（図４（ｃ））。
【００３０】
次に、ポリシリコン膜８２のうちゲート電極となる部分を覆うレジストＲ６をマスクとして、ポリシリコン膜８２をエッチングすることにより、ゲート電極２４，３４，４４，５４を形成する（図５（ａ））。続いて、素子形成領域Ｄ２を開口したレジストＲ７をマスクとして、リンを注入することにより、ＬＤＤ領域３３を形成する（図５（ｂ））。また、素子形成領域Ｄ４を開口したレジストＲ８をマスクとして、ボロンを注入することにより、ＬＤＤ領域５３を形成する（図５（ｃ））。
【００３１】
同様に、素子形成領域Ｄ１を開口したレジストＲ９をマスクとして、リンを注入することにより、ＬＤＤ領域２３を形成する（図６（ａ））。また、素子形成領域Ｄ３を開口したレジストＲ１０をマスクとして、ボロンを注入することにより、ＬＤＤ領域４３を形成する（図６（ｂ））。その後、ゲート電極２４，３４，４４，５４の側面上に、それぞれサイドウォール２８，３８，４８，５８を形成する（図６（ｃ））。
【００３２】
次に、素子形成領域Ｄ１，Ｄ２を開口したレジストＲ１１をマスクとして、ヒ素およびリンを注入することにより、ソース・ドレイン領域２２，３２を形成する（図７（ａ））。また、素子形成領域Ｄ３，Ｄ４を開口したレジストＲ１２をマスクとして、ボロンを注入することにより、ソース・ドレイン領域４２，５２を形成する（図７（ｂ））。以上により、図１に示す半導体装置１を得る。
【００３３】
本実施形態の効果を説明する。上記製造方法では、素子形成領域Ｄ２の周縁部への不純物注入が、素子形成領域Ｄ１へのしきい値電圧調整のための不純物注入と同一工程にて実行されている。このように、既存の工程（すなわちしきい値電圧調整のための不純物注入工程）を利用することにより、工程の追加を伴うことなしに、素子形成領域Ｄ２の周縁部に不純物を注入することができる。したがって、製造工程数の増大を招くことなく、ＦＥＴ３０のハンプを抑制することができる。
【００３４】
さらに、第１および第２の不純物注入工程においては、素子形成領域Ｄ２の周縁部を残して素子形成領域Ｄ２を覆うマスクを設けた状態で、素子形成領域Ｄ１と素子形成領域Ｄ２の周縁部とに不純物を注入している。これにより、素子形成領域Ｄ１へのしきい値電圧調整のための不純物注入と素子形成領域Ｄ２の周縁部への不純物注入とを同時に実行することが特に容易となる。
【００３５】
第２の不純物注入工程においては、上記周縁部の一部分にのみ不純物を注入しており、その一部分は、ＦＥＴ３０のチャネル形成領域を含む部分である。このように、第２の不純物注入工程においてチャネル形成領域を含む部分にのみ注入を行うことにより、素子形成領域Ｄ２の周縁部全体に注入を行う場合に比べて、素子形成領域Ｄ２の拡散層の不純物プロファイルに与える影響を小さく抑えることができる。これにより、ＢＶｄｓ（ソース−ドレイン間降伏電圧）等のＤＣ特性の劣化を抑制できる。
【００３６】
第２の不純物注入工程において、素子形成領域Ｄ２の周縁部のうちチャネル形成領域に相当する部分のみに不純物を注入した場合、ＤＣ特性の劣化を抑制できるという上記効果が一層顕著となる。
【００３７】
ＦＥＴ２０とＦＥＴ３０とは、互いに異なる耐圧を有するものである。これにより、一方のＦＥＴのしきい値電圧調整のための注入と同一工程にて、他方のＦＥＴのハンプ抑制のための注入を実行することができる。実際、本実施形態においては、上述したとおり、ＦＥＴ２０のしきい値電圧のための注入とＦＥＴ３０のハンプ抑制のための注入とを同一工程にて実行している。
【００３８】
図１０（ａ）および図１０（ｂ）は、本実施形態の効果を確認するための実験結果を示すグラフであり、それぞれサブスレショルド特性およびＢＶｄｓ特性を示している。図１０（ａ）において、縦軸および横軸は、それぞれドレイン電流およびゲート電圧を表している。曲線Ａは、本実施形態の比較例として第２の不純物注入工程を実行しなかった場合の結果を示し、一方の曲線Ｂは、第２の不純物注入工程を実行した場合の結果を示している。
【００３９】
なお、本実験に用いた半導体装置は、それぞれ３．３Ｖおよび７．０Ｖの電源電圧で使用される２種類のＮ型ＦＥＴを備えており、後者のＦＥＴを測定の対象とした。すなわち、第２の不純物実行工程は、３．３Ｖ用のＦＥＴのしきい値電圧調整のためのボロン注入と同時に、７．０Ｖ用のＦＥＴが形成される素子形成領域の周縁部にもボロンを注入することにより実行した。
【００４０】
同図からわかるように、比較例（曲線Ａ）においては、ゲート電圧が約１．０Ｖ以下の領域でバンプの影響が現れている。ここで、ドレイン電流が１．０×１０−７Ａのときのゲート電圧をしきい値電圧と定義すれば、第２の不純物注入工程を実行しなかった場合、同工程を実行した場合に比して、しきい値電圧が約０．１Ｖも低下していることがわかる。
【００４１】
また、図１０（ｂ）において、縦軸および横軸は、それぞれドレイン電流およびドレイン電圧を表している。曲線Ａは、図１０（ａ）の曲線Ａと同様、第２の不純物注入工程を実行しなかった場合の結果を示している。一方の曲線Ｂおよび曲線Ｃは、第２の不純物注入工程を実行した場合の結果を示している。これらのうち曲線Ｂは、特許文献１のように素子形成領域の周縁部全体に不純物を注入した場合に対応し、一方の曲線Ｃは、上記周縁部のうちチャネル形成領域に相当する部分にのみ不純物を注入した場合に対応する。
【００４２】
図１０（ｂ）からわかるように、第２の不純物注入工程を実行した場合（曲線Ｂ，Ｃ）、同工程を実行しなかった場合（曲線Ａ）に比してＢＶｄｓが劣化している。ところが、曲線Ｂと曲線Ｃとを比べると、第２の不純物注入工程においては、上記周縁部の一部分にのみ注入した場合の方が、上記周縁部の全体に注入した場合よりもＢＶｄｓの劣化を小さく抑えられることがわかる。
【００４３】
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては、ＦＥＴ２０のしきい値電圧調整のための不純物注入と同一工程にて、ＦＥＴ３０へのハンプ抑制のための不純物注入を実行する例を示したが、ＦＥＴ３０のしきい値電圧調整のための不純物注入と同一工程にて、ＦＥＴ２０へのハンプ抑制のための不純物注入を実行してもよい。
【００４４】
また、上記実施形態において半導体装置は、３種類以上のＦＥＴを備えていてもよい。例えば、半導体装置は、それぞれ１．５Ｖ、３．３Ｖおよび７．０Ｖの電源電圧で使用される３種類のＮ型ＦＥＴを備えていてもよい。このとき、例えば、７．０Ｖ用のＦＥＴのハンプを抑制するべく、同ＦＥＴの素子形成領域の周縁部への不純物注入を、１．５Ｖ用のＦＥＴまたは３．３Ｖ用のＦＥＴのしきい値電圧調整のための不純物注入と同一工程にて実行してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明による半導体装置の一実施形態を示す工程図である。
【図２】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図３】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図４】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図５】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図６】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図７】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図８】（ａ）および（ｂ）は、第２の不純物注入工程を説明するための平面図である。
【図９】図８（ａ）のIX−IX線に沿った断面を示す断面図である。
【図１０】（ａ）および（ｂ）は、実施形態の効果を説明するためのグラフである。
【図１１】（ａ）および（ｂ）は、従来技術に係る半導体装置の問題点を説明するための図である。
【図１２】（ａ）〜（ｅ）は、特許文献１に記載の半導体装置の製造方法を示す工程図である。
【符号の説明】
【００４６】
１    半導体装置
１０    半導体基板
２２，３２，４２，５２    ソース・ドレイン領域
２３，３３，４３，５３    ＬＤＤ領域
２４，３４，４４，５４    ゲート電極
２６，３６，４６，５６    不純物注入層
２８，３８，４８，５８    サイドウォール
３１    Ｐ型ウエル領域
４１，５１    Ｎ型ウエル領域
５１    Ｎ型ウエル領域
７２，７４    ゲート酸化膜
【図１】
2006303189.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006303189.tif 000009
【図８】
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【図９】
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【図１１】
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【図１２】
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【図１０】
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