(57)【要約】【課題】ウェルおよび深層ウェルの電位を半導体集積回路の電位と分離して、他の回路が発生するノイズ伝播を抑制する。【解決手段】Ｐ型ＭＯＳトランジスタのバルクにはインバータ回路のＶＤＤパッド１５と分離したバルク専用パッド１７、また、Ｎ型ＭＯＳトランジスタのバルクにもインバータ回路のＶＳＳパッド１６と分離したバルク専用パッド１８を設ける。ＶＤＤパッド１５，ＶＳＳパッド１６は他の回路とも共通で、他の回路にノイズ発生源がある場合、ＶＤＤパッド１５，ＶＳＳパッド１６を経由する。バルク専用パッド１７，バルク専用パッド１８は、ＶＤＤパッド１５，ＶＳＳパッド１６と分離され、また、それぞれのパッドまでの配線に配線抵抗１９が存在しており、各ＭＯＳトランジスタのバルクに他の回路が発生するノイズが伝播することを抑制できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型半導体シリコン基板上の半導体集積回路において、前記半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドと分離し、前記ＭＯＳトランジスタのバルクに電位を印加するための専用パッドを設けたことを特徴とする半導体集積回路。
【請求項２】
Ｐ型半導体シリコン基板上の半導体集積回路において、前記半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドと分離し、前記半導体集積回路の深層ウェルに電位を印加するための専用パッドを設けたことを特徴とする半導体集積回路。
【請求項３】
Ｐ型半導体シリコン基板上の半導体集積回路において、前記半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドと分離し、前記ＭＯＳトランジスタのバルクおよび前記半導体集積回路の深層ウェルに電位を印加するための共通の専用パッドを設けたことを特徴とする半導体集積回路。
【請求項４】
Ｐ型半導体シリコン基板上の半導体集積回路において、前記半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドの電位と前記ＭＯＳトランジスタのバルクの電位とを分離するための抵抗を設けたことを特徴とする半導体集積回路。
【請求項５】
Ｐ型半導体シリコン基板上の半導体集積回路において、前記半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドの電位と前記半導体集積回路の深層ウェルの電位とを分離するための抵抗を設けたことを特徴とする半導体集積回路。
【請求項６】
Ｐ型半導体シリコン基板上の半導体集積回路において、前記半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドの電位と前記ＭＯＳトランジスタのバルクおよび前記半導体集積回路の深層ウェルの電位とを分離するための抵抗を設けたことを特徴とする半導体集積回路。
【請求項７】
前記電位を分離するための抵抗に代えてインダクタを設けたことを特徴とする請求項４〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記Ｐ型半導体シリコン基板に代えてＮ型半導体シリコン基板を用いることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記Ｐ型半導体シリコン基板に代えて真性半導体シリコン基板を用いることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体シリコン基板を経由して回路に伝播するノイズを抑制する半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴って、様々なアイソレーション技術が提案されている。
【０００３】
トランジスタの素子間分離領域に埋め込みコンタクトと同時にトレンチを設けることにより、半導体集積回路より発生するノイズが半導体シリコン基板を経由して他の隣接する半導体集積回路に伝播することを軽減できる。
【０００４】
しかし、このトランジスタの素子間分離領域にトレンチを設けるだけでは、半導体集積回路において発生するノイズが半導体シリコン基板へ伝播するという問題のすべてを回避することはできないという短所を有している。
【０００５】
そこで、ウェルと半導体シリコン基板の間に深層ウェルを用いるアイソレーション技術が提案されている。
【０００６】
例えば、特許文献１には、半導体シリコン基板の表面層にそれぞれ独立に形成された第１ウェルと第２ウェル（深層ウェル）を備え、第１ウェル内の表面層にデジタル回路を形成し、第２ウェル内の表面層にアナログ回路を形成した構成を有し、少なくとも半導体シリコン基板として第１ウェルの１００倍以上の抵抗率を有する高抵抗な基板を用いることが記載されている。
【０００７】
以上のような高抵抗な半導体シリコン基板により、デジタル回路からアナログ回路へのノイズが伝播する問題は抑制することができる。
【特許文献１】特開２００１−３４５４２８号公報
【特許文献２】特開平６−３１０６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述したトレンチ分離および高抵抗な半導体シリコン基板を用いたアイソレーション技術では、半導体集積回路が発生するノイズは、深層ウェルには半導体集積回路のＶＤＤを経由して伝播する。また、Ｐ型ＭＯＳトランジスタのウェルには、半導体集積回路のＶＤＤを経由して、Ｎ型ＭＯＳトランジスタのウェルには、半導体集積回路のＶＳＳを経由して伝播する。そして、ウェルおよび深層ウェルを経由して半導体シリコン基板にノイズは伝播する。
【０００９】
ウェルおよび深層ウェルの電位が半導体集積回路の電位と共通であるために、半導体集積回路が発生するノイズが回路のＶＤＤ，ＶＳＳを経由して伝播する。
【００１０】
具体的には、従来のインバータ回路の回路図を示す図９のように、Ｐ型ＭＯＳトランジスタのバルクはソースに接続し、インバータ回路のＶＤＤパッド１５と共通になる。また、Ｎ型ＭＯＳトランジスタのバルクもソースに接続し、インバータ回路のＶＳＳパッド１６と共通になる。インバータ回路のＶＤＤパッド１５，ＶＳＳパッド１６は他の回路とも共通であり、他の回路にノイズ発生源がある場合には、ＶＤＤパッド１５，ＶＳＳパッド１６を経由してＰ型，Ｎ型ＭＯＳトランジスタの各バルクに他の回路が発生するノイズが伝播する。そのため、他の回路が発生するノイズはＰ型半導体シリコン基板を伝播し、インバータ回路の入力ＩＮ１３の信号に関わらず、出力ＯＵＴ１４の信号は他の回路が発生するノイズが伝播された信号となる。
【００１１】
また、図１０には従来のインバータ回路の配線接続図を示す。インバータ回路のＶＤＤパッド１５を経由して、他の回路で発生するノイズがＰ型ＭＯＳトランジスタのバルクに伝播する。そして、ノイズはＮ＋拡散層７を経由してＮ型ウェル５へ伝播する。また、インバータ回路のＶＳＳパッド１６を経由して、他の回路で発生するノイズがＮ型ＭＯＳトランジスタのバルクに伝播する。そして、ノイズはＰ＋拡散層６を経由してＰ型ウェル４へ伝播する。
【００１２】
図１０に示すように、深層Ｎ型ウェル２の電位はインバータ回路のＶＤＤパッド１５と共通であるため、他の回路が発生するノイズはＶＤＤパッド１５を経由して、深層Ｎ型ウェル２に伝播する。このように、他の回路が発生するノイズは、Ｎ型ウェル５，Ｐ型ウェル４，深層Ｎ型ウェル２などを経由して、Ｐ型半導体シリコン基板１に伝播する。そのため、インバータ回路の出力ＯＵＴ１４には回路が発生するノイズが伝播された信号となる。
【００１３】
また、他の例として、図１１に従来のカレントミラー回路の回路図を示す。図１１に示すように、Ｎ型ＭＯＳトランジスタのバルクはソースに接続し、カレントミラー回路のＶＳＳパッド１６と共通になる。カレントミラー回路のＶＤＤパッド１５，ＶＳＳパッド１６は他の回路とも共通であり、他の回路にノイズ発生源がある場合には、ＶＳＳパッド１６を経由してＮ型ＭＯＳトランジスタのバルクに他の回路が発生するノイズが伝播する。そのため、他の回路が発生するノイズは半導体シリコン基板を伝播し、カレントミラー回路の定電流源Ｉ１に関わらず、出力電流ＩＯＵＴには、回路が発生するノイズが伝播された電流となるという問題があった。
【００１４】
本発明は、前記従来技術の問題を解決することに指向するものであり、ウェルおよび深層ウェルの電位を半導体集積回路の電位と分離することにより、他の回路が発生するノイズの伝播を抑制する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、本発明に係る請求項１に記載した半導体集積回路は、Ｐ型半導体シリコン基板上の半導体集積回路において、半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドと分離し、ＭＯＳトランジスタのバルクに電位を印加するための専用パッドを設けたことを特徴とする。
【００１６】
また、請求項２に記載した半導体集積回路は、Ｐ型半導体シリコン基板上の半導体集積回路において、半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドと分離し、半導体集積回路の深層ウェルに電位を印加するための専用パッドを設けたことを特徴とする。
【００１７】
また、請求項３に記載した半導体集積回路は、Ｐ型半導体シリコン基板上の半導体集積回路において、半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドと分離し、ＭＯＳトランジスタのバルクおよび半導体集積回路の深層ウェルに電位を印加するための共通の専用パッドを設けたことを特徴とする。
【００１８】
また、請求項４に記載した半導体集積回路は、Ｐ型半導体シリコン基板上の半導体集積回路において、半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドの電位とＭＯＳトランジスタのバルクの電位とを分離するための抵抗を設けたことを特徴とする。
【００１９】
また、請求項５に記載した半導体集積回路は、Ｐ型半導体シリコン基板上の半導体集積回路において、半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドの電位と半導体集積回路の深層ウェルの電位とを分離するための抵抗を設けたことを特徴とする。
【００２０】
また、請求項６に記載した半導体集積回路は、Ｐ型半導体シリコン基板上の半導体集積回路において、半導体集積回路のＭＯＳトランジスタのＶＤＤパッドおよびＶＳＳパッドの電位とＭＯＳトランジスタのバルクおよび半導体集積回路の深層ウェルの電位とを分離するための抵抗を設けたことを特徴とする。
【００２１】
また、請求項７に記載した半導体集積回路は、請求項４〜６の半導体集積回路において、電位を分離するための抵抗に代えてインダクタを設けたことを特徴とする。
【００２２】
また、請求項８に記載した半導体集積回路は、請求項１〜７の半導体集積回路において、Ｐ型半導体シリコン基板に代えてＮ型半導体シリコン基板を用いることを特徴とする。
【００２３】
また、請求項９に記載した半導体集積回路は、請求項１〜７の半導体集積回路において、Ｐ型半導体シリコン基板に代えて真性半導体シリコン基板を用いることを特徴とする。
【００２４】
前記構成によれば、ウェルおよび深層ウェルの電位を半導体集積回路の電位と分離することにより、他の回路が発生するノイズを半導体シリコン基板に伝播することを抑制できる。
【発明の効果】
【００２５】
本発明によれば、半導体集積回路のウェルおよび深層ウェルの電位を半導体集積回路の電位と分離することにより、他の回路である半導体集積回路が発生するノイズを半導体シリコン基板に伝播することを抑制することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００２７】
図１は本発明の実施の形態１におけるインバータ回路を示す回路図である。ここで、前記従来例を示す図９，図１０，図１１において説明した構成部材に対応し同等の機能を有するものには同一の符号を付して示し、以下の各図においても同様とする。図１に示すように、Ｐ型ＭＯＳトランジスタのバルクにはインバータ回路のＶＤＤパッド１５と分離し、Ｐ型ＭＯＳトランジスタのバルク専用パッド１７を設ける。また、Ｎ型ＭＯＳトランジスタのバルクにもインバータ回路のＶＳＳパッド１６と分離し、Ｎ型ＭＯＳトランジスタのバルク専用パッド１８を設ける。
【００２８】
インバータ回路のＶＤＤパッド１５，ＶＳＳパッド１６は他の回路とも共通であり、他の回路にノイズ発生源がある場合には、ＶＤＤパッド１５，ＶＳＳパッド１６を経由するが、Ｐ型ＭＯＳトランジスタのバルク専用パッド１７およびＮ型ＭＯＳトランジスタのバルク専用パッド１８は、ＶＤＤパッド１５，ＶＳＳパッド１６とは分離されている。また、それぞれのパッドまでの配線には、配線に寄生する配線抵抗１９が存在しており、各ＭＯＳトランジスタのバルクに他の回路が発生するノイズが伝播することを抑制する。そのため、他の回路が発生するノイズがＰ型半導体シリコン基板に伝播することを抑制し、インバータ回路の入力ＩＮ１３の信号に関わらず、出力ＯＵＴ１４の信号は他の回路が発生するノイズが抑制された信号となる。
【００２９】
図２は本実施の形態１におけるインバータ回路を示す配線接続図である。Ｐ型ＭＯＳトランジスタのソース電極１０とＮ型ウェルコンタクト１１を分離する。そのため、インバータ回路のＶＤＤパッド１５を経由して、他の回路で発生するノイズがＰ型ＭＯＳトランジスタのバルク、Ｎ＋拡散層７に伝播しない。
【００３０】
また、Ｎ型ＭＯＳトランジスタのソース電極１０とＰ型ウェルコンタクト１２を分離する。そのため、インバータ回路のＶＳＳパッド１６を経由して、他の回路が発生するノイズがＮ型ＭＯＳのバルク、Ｐ＋拡散層６に伝播しない。さらに、深層Ｎ型ウェル２の電位をインバータ回路のＶＤＤパッド１５と分離し、Ｐ型ＭＯＳトランジスタのバルク専用パッド１７と共通としたため、他の回路が発生するノイズはインバータ回路のＶＤＤパッド１５を経由して、深層Ｎ型ウェル２に伝播しない。このことから、他の回路が発生するノイズは、Ｎ型ウェル５，Ｐ型ウェル４，深層Ｎ型ウェル２などを経由して、Ｐ型半導体シリコン基板１に伝播しない。そのため、インバータ回路の出力ＯＵＴ１４には回路が発生するノイズが抑制された信号となる。
【００３１】
本実施の形態１によると、Ｐ型，Ｎ型ＭＯＳトランジスタのバルク専用パッド１７およびバルク専用パッド１８をインバータ回路のＶＤＤパッド１５およびＶＳＳパッド１６と分離する。また、深層Ｎ型ウェル２のＶＤＤパッドをインバータ回路のＶＤＤパッド１５と分離し、ＭＯＳトランジスタのバルク専用パッド１７と共通にする。以上のことにより、他の回路で発生するノイズがＰ型半導体シリコン基板１に伝播することを抑制できるため、インバータ回路の出力ＯＵＴ１４の信号は他の回路が発生するノイズが抑制された信号となる。なお、深層Ｎ型ウェル２のＶＤＤパッドをバルク専用パッド１７およびバルク専用パッド１８のように専用パッドとして設けてもよい。
【００３２】
図３は本発明の実施の形態２におけるインバータ回路を示す配線接続図である。図３に示すように、Ｐ型ＭＯＳトランジスタのＮ＋拡散層７とＮ型ウェル５との結合により寄生抵抗２２が存在し、またＮ型ウェル５とＰ型ウェル４との結合により寄生容量２３が存在する。Ｐ型ＭＯＳトランジスタのバルクからＰ型ウェル４への合成インピーダンスは、寄生抵抗２２と寄生容量２３となる。そして、Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間に抵抗２０を設ける。Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間の抵抗２０は、インバータ回路のＶＤＤパッド１５を経由した他の回路で発生するノイズが減衰するように、Ｐ型ＭＯＳトランジスタのバルクからＰ型ウェル４への合成インピーダンス（寄生抵抗２２と寄生容量２３）に比べ、十分に大きな値となるようにする。
【００３３】
また、Ｎ型ＭＯＳトランジスタのＰ＋拡散層６とＰ型ウェル４との結合により、寄生抵抗２２が存在する。Ｎ型ＭＯＳトランジスタのバルクからＰ型ウェル４への合成インピーダンスは、寄生抵抗２２となる。そして、Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＳＳパッド１６との間に抵抗２０を設ける。Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＳＳパッド１６との間の抵抗２０は、インバータ回路のＶＳＳパッド１６を経由した他の回路で発生するノイズが減衰するように、Ｎ型ＭＯＳトランジスタのバルクからＰ型ウェル４への合成インピーダンス（寄生抵抗２２）に比べ、十分に大きな値となるようにする。そのため、インバータ回路の出力ＯＵＴ１４には他の回路が発生するノイズが減衰された信号となる。
【００３４】
図４は本実施の形態２におけるインバータ回路を示す回路図である。図４に示すように、Ｐ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間には、寄生抵抗２２と寄生容量２３が存在する。そして、Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間に抵抗２０を設ける。Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間の抵抗２０は、Ｐ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間の寄生抵抗２２と寄生容量２３に比べ、十分に大きな値となるように設定する。これにより、インバータ回路のＶＤＤパッド１５を経由した他の回路が発生するノイズを減衰することができる。
【００３５】
また、Ｎ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間には、寄生抵抗２２が存在する。Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＳＳパッド１６の間に抵抗２０を設ける。Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＳＳパッド１６との間の抵抗２０は、Ｎ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間の寄生抵抗２２に比べ、十分に大きな値となるように設定する。これにより、インバータ回路のＶＳＳパッド１６を経由した他の回路が発生するノイズを減衰することができる。以上のことから、回路が発生するノイズが半導体シリコン基板に伝播することを抑制し、インバータ回路の入力ＩＮ１３の信号に関わらず、出力ＯＵＴ１４の信号は他の回路が発生するノイズが抑制された信号となる。
【００３６】
本実施の形態２によると、Ｐ型，Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５およびＶＳＳパッド１６との間に抵抗２０で回路が発生するノイズを減衰することができる。このことにより、他の回路で発生するノイズが半導体シリコン基板に伝播することを抑制できるため、インバータ回路の出力ＯＵＴ１４の信号は他の回路が発生するノイズが抑制された信号となる。
【００３７】
ここで、Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間の抵抗２０を算出する。Ｐ型ＭＯＳトランジスタのＮ＋拡散層とＮ型ウェルとの寄生抵抗２２を５００Ω、Ｎ型ウェルとＰ型ウェルとの寄生容量２３を１０ｐＦ、他の回路が発生するノイズの周波数は１００ＭＨｚとする。寄生容量２３のインピーダンスは１６０Ωとなり、Ｐ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板の合成インピーダンスは６６０Ωとなる。他の回路が発生するノイズ量を２０ｄＢ以上減衰させるためには、Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間の抵抗２０は６ｋΩ以上が必要となる。
【００３８】
なお、前述したＰ型，Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５およびＶＳＳパッド１６との間に抵抗２０を設けたように、深層Ｎ型ウェル２の電位をインバータ回路のＶＤＤパッド１５と分離する抵抗２０を設けることにより他の回路が発生するノイズはインバータ回路のＶＤＤパッド１５を経由して、深層Ｎ型ウェル２に伝播しない。また、抵抗２０をＰ型ＭＯＳトランジスタのバルクと共通に用いてもよい。
【００３９】
図５は本発明の実施の形態３におけるインバータ回路を示す回路図である。図５に示すように、Ｐ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間には、寄生抵抗２２と寄生容量２３が存在する。そして、Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間に半導体で形成されるインダクタ２１を設ける。Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間のインダクタ２１は、Ｐ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間の寄生抵抗２２と寄生容量２３に比べ、十分に大きな値となるように設定する。これにより、インバータ回路のＶＤＤパッド１５を経由した他の回路が発生するノイズを減衰することができる。
【００４０】
また、Ｎ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間には、寄生抵抗２２が存在する。そして、Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＳＳパッド１６の間に半導体で形成されるインダクタ２１を設ける。Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＳＳパッド１６との間のインダクタ２１は、Ｎ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間の寄生抵抗２２に比べ、十分に大きな値となるように設定する。これにより、インバータ回路のＶＳＳパッド１６を経由した他の回路が発生するノイズを減衰することができる。以上のことから、他の回路が発生するノイズがＰ型半導体シリコン基板に伝播することを抑制し、インバータ回路の入力ＩＮ１３の信号に関わらず、出力ＯＵＴ１４の信号は他の回路が発生するノイズが抑制された信号となる。
【００４１】
本実施の形態３によると、Ｐ型，Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５およびＶＳＳパッド１６との間に設けたインダクタ２１により他の回路が発生するノイズを減衰することができる。
【００４２】
以上のことにより、他の回路で発生するノイズが半導体シリコン基板に伝播することを抑制できるため、インバータ回路の出力ＯＵＴ１４の信号は他の回路が発生するノイズが抑制された信号となる。
【００４３】
ここで、Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間のインダクタ２１を算出する。Ｐ型ＭＯＳトランジスタのＮ＋拡散層とＮ型ウェルとの寄生抵抗２２を５００Ω、Ｎ型ウェルとＰ型ウェルとの寄生容量２３を１０ｐＦ、他の回路が発生するノイズの周波数は１００ＭＨｚとする。寄生容量２３のインピーダンスは１６０Ωとなり、Ｐ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板の合成インピーダンスは６６０Ωとなる。他の回路が発生するノイズ量を２０ｄＢ以上減衰させるためには、Ｐ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５との間にインダクタ２１は１０μＨ以上が必要となる。
【００４４】
なお、前述したＰ型，Ｎ型ＭＯＳトランジスタのバルクとインバータ回路のＶＤＤパッド１５およびＶＳＳパッド１６との間にインダクタ２１を設けたように、深層Ｎ型ウェル２の電位をインバータ回路のＶＤＤパッド１５と分離するインダクタ２１を設けることにより他の回路が発生するノイズはインバータ回路のＶＤＤパッド１５を経由して、深層Ｎ型ウェル２に伝播しない。また、インダクタ２１をＰ型ＭＯＳトランジスタのバルクと共通に用いてもよい。
【００４５】
図６は本発明に実施の形態４におけるカレントミラー回路を示す回路図である。図６に示すように、Ｎ型ＭＯＳトランジスタのバルクには、カレントミラー回路のＶＳＳパッド１６と分離し、Ｎ型ＭＯＳトランジスタのバルク専用パッド１８を設ける。カレントミラー回路のＶＤＤパッド１５，ＶＳＳパッド１６は他の回路とも共通であり、他の回路にノイズ発生源がある場合には、ＶＳＳパッド１６を経由することになるが、Ｎ型ＭＯＳトランジスタのバルク専用パッド１８は分離されている。また、それぞれのパッドまでの配線抵抗１９の存在により、Ｎ型ＭＯＳトランジスタのバルクに他の回路が発生するノイズが伝播することを抑制する。このことから、他の回路が発生するノイズがＰ型半導体シリコン基板に伝播することを抑制し、カレントミラー回路の定電流源Ｉ１に関わらず、出力電流ＩＯＵＴは他の回路が発生するノイズが抑制された電流となる。
【００４６】
本実施の形態４によると、Ｎ型ＭＯＳトランジスタのバルク専用パッド１８をカレントミラー回路のＶＳＳパッド１６と分離することにより、他の回路で発生するノイズが半導体シリコン基板に伝播することを抑制できるため、カレントミラー回路の出力電流ＩＯＵＴにはノイズが抑制された電流となる。  
【００４７】
図７は本発明の実施の形態５におけるカレントミラー回路を示す回路図である。図７に示すように、Ｎ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間には、寄生抵抗２２が存在する。そして、Ｎ型ＭＯＳトランジスタのバルクとカレントミラー回路のＶＳＳパッド１６との間に抵抗２０を設ける。Ｎ型ＭＯＳトランジスタのバルクとカレントミラー回路のＶＳＳパッド１６との間の抵抗２０は、Ｎ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間の寄生抵抗２２に比べ、十分に大きな値となるように設定する。これにより、カレントミラー回路のＶＳＳパッド１６を経由した他の回路が発生するノイズを減衰することができる。以上のことから、他の回路が発生するノイズが半導体シリコン基板に伝播することを抑制し、カレントミラー回路の定電流源Ｉ１に関わらず、出力電流ＩＯＵＴは他の回路が発生するノイズが抑制された電流となる。
【００４８】
本実施の形態５によると、Ｎ型ＭＯＳトランジスタのバルクとカレントミラー回路のＶＳＳパッド１６との間に抵抗２０を設けたことにより他の回路が発生するノイズを減衰することができる。
【００４９】
以上のことから、他の回路で発生するノイズがＰ型半導体シリコン基板に伝播することを抑制できるため、カレントミラー回路の出力電流ＩＯＵＴはノイズが抑制された電流となる。
【００５０】
ここで、Ｎ型ＭＯＳトランジスタのバルクとカレントミラーのＶＳＳパッド１６との間の抵抗２０を算出する。Ｎ型ＭＯＳトランジスタのＰ＋拡散層とＰ型ウェルとの寄生抵抗２２を５００Ω、他の回路が発生するノイズの周波数は１００ＭＨｚとする。他の回路が発生するノイズ量を２０ｄＢ以上減衰させるためには、Ｎ型ＭＯＳトランジスタのバルクとカレントミラー回路のＶＳＳパッド１６との間に抵抗２０は５ｋΩ以上が必要となる。
【００５１】
図８は本発明の実施の形態６におけるカレントミラー回路を示す回路図である。図８に示すように、Ｎ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間には、寄生抵抗２２が存在する。そして、Ｎ型ＭＯＳトランジスタのバルクとカレントミラー回路のＶＳＳパッド１６との間に半導体で形成するインダクタ２１を設ける。Ｎ型ＭＯＳトランジスタのバルクとカレントミラー回路のＶＳＳパッド１６との間のインダクタ２１は、Ｎ型ＭＯＳトランジスタのバルクとＰ型半導体シリコン基板との間の寄生抵抗２２に比べ、十分に大きな値となるように設定する。これにより、カレントミラー回路のＶＳＳパッド１６を経由した他の回路が発生するノイズを減衰することができる。以上のことから、他の回路が発生するノイズが半導体シリコン基板に伝播することを抑制し、カレントミラー回路の定電流源Ｉ１に関わらず、出力電流ＩＯＵＴは他の回路が発生するノイズが抑制された電流となる。
【００５２】
本実施の形態６によると、Ｎ型ＭＯＳトランジスタのバルクとカレントミラー回路のＶＳＳパッド１６との間にインダクタ２１により他の回路が発生するノイズを減衰することができる。
【００５３】
以上のことから、他の回路で発生するノイズがＰ型半導体シリコン基板に伝播することを抑制できるため、カレントミラー回路の出力電流ＩＯＵＴにはノイズが抑制された電流となる。
【００５４】
ここで、Ｎ型ＭＯＳトランジスタのバルクとカレントミラーのＶＳＳパッド１６との間のインダクタ２１を算出する。Ｎ型ＭＯＳトランジスタのＰ＋拡散層とＰ型ウェルとの寄生抵抗２２を５００Ω、他の回路が発生するノイズの周波数を１００ＭＨｚとする。他の回路が発生するノイズ量を２０ｄＢ以上減衰させるためには、Ｎ型ＭＯＳトランジスタのバルクとカレントミラー回路のＶＳＳパッド１６との間のインダクタ２１は７．２μＨ以上が必要となる。
【００５５】
以上に説明した各実施の形態において、Ｐ型半導体シリコン基板上に形成したインバータ回路、カレントミラー回路を例として説明したが、これ以外の半導体集積回路であってもよく、さらにはＰ型半導体シリコン基板のみでなく、Ｎ型半導体シリコン基板や真性半導体シリコン基板を用いても同様の効果を得られることはいうまでもない。
【産業上の利用可能性】
【００５６】
本発明に係る半導体集積回路は、半導体集積回路のウェルおよび深層ウェルの電位を半導体集積回路の電位と分離することにより、他の回路である半導体集積回路が発生するノイズを半導体シリコン基板に伝播することを抑制することができ、半導体集積回路における半導体シリコン基板を経由して回路に伝播するノイズの抑制に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１におけるインバータ回路を示す回路図
【図２】本実施の形態１におけるインバータ回路を示す配線接続図
【図３】本発明の実施の形態２におけるインバータ回路を示す配線接続図
【図４】本実施の形態２におけるインバータ回路を示す回路図
【図５】本発明の実施の形態３におけるインバータ回路を示す回路図
【図６】本発明に実施の形態４におけるカレントミラー回路を示す回路図
【図７】本発明の実施の形態５におけるカレントミラー回路を示す回路図
【図８】本発明の実施の形態６におけるカレントミラー回路を示す回路図
【図９】従来のインバータ回路を示す回路図
【図１０】従来のインバータ回路を示す配線接続図
【図１１】従来のカレントミラー回路を示す回路図
【符号の説明】
【００５８】
１  Ｐ型半導体シリコン基板
２  深層Ｎ型ウェル
３  トレンチ分離
４  Ｐ型ウェル
５  Ｎ型ウェル
６  Ｐ＋拡散層
７  Ｎ＋拡散層
８  ゲート電極
９  ドレイン電極
１０  ソース電極
１１  Ｎ型ウェルコンタクト
１２  Ｐ型ウェルコンタクト
１３  入力ＩＮ
１４  出力ＯＵＴ
１５  ＶＤＤパッド
１６  ＶＳＳパッド
１７，１８  バルク専用パッド
１９  配線抵抗
２０  抵抗
２１  インダクタ
２２  寄生抵抗
２３  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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