(57)【要約】【課題】    Ｄ／Ａ変換装置（Ｄ／Ａコンバータ）を用いてデジタルデータ（Ｄ）をアナログデータ（Ａ）に変換する際に生じる誤差を補正するデータ処理装置であって、温度変化による精度の低下が小さいか又は精度低下を防止するデータ処理装置を提供する。【解決手段】デジタルデータをアナログデータに変換するＤ／Ａ変換装置に入力されるデジタルデータを処理するデータ処理装置であって、該デジタルデータが意味する真のアナログデータである目標データに、該Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データである処理実行出力データを、近づけるように該デジタルデータを処理するものである、ハードウエアにより構成されるデータ処理装置である。【選択図】  図１
2006279580.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータをアナログデータに変換するＤ／Ａ変換装置に入力されるデジタルデータを処理するデータ処理装置であって、
該デジタルデータが意味する真のアナログデータである目標データに、該Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データである処理実行出力データを、近づけるように該デジタルデータを処理するものである、ハードウエアにより構成されるデータ処理装置。
【請求項２】
目標データを横軸にとると共にＤ／Ａ変換装置が変換したアナログデータに基づく出力データを縦軸にとったグラフである特性グラフにおいて、目標データと該目標データに対応する処理実行出力データとの関係を示す処理済み特性線が、横軸値と縦軸値とが一致する関係を示す理想線分に近づくようデジタルデータを処理するものである、請求項１に記載のデータ処理装置。
【請求項３】
前記データ処理装置が処理していないデジタルデータである未処理デジタルデータと、該未処理デジタルデータを前記Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データである未処理出力データと、の関係を示す未処理特性線を、前記特性グラフ上において回転及び／又は平行移動させることで前記処理済み特性線に重なるように処理するものである、請求項２に記載のデータ処理装置。
【請求項４】
前記未処理特性線が略線分により示されるものであり、
前記回転及び／又は平行移動の量が、前記未処理特性線と理想線分との傾き及び／又は切片の違いに基づき決定されるものである、請求項３に記載のデータ処理装置。
【請求項５】
前記処理の条件を記憶する記憶手段と、該記憶手段が記憶した処理条件を取得する対象条件取得手段と、該対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する演算手段と、を備えてなり、
該記憶手段が、前記傾きの違いによる処理条件を記憶する傾き処理条件記憶手段と、前記切片の違いによる処理条件を記憶する切片処理条件記憶手段と、を有するものである、請求項４に記載のデータ処理装置。
【請求項６】
少なくとも２以上の前記Ｄ／Ａ変換装置に処理済デジタルデータを出力するものであり、
各Ｄ／Ａ変換装置に対応して前記処理の条件を記憶する記憶領域を有する記憶手段と、少なくとも２以上の前記Ｄ／Ａ変換装置のうち対象とする前記Ｄ／Ａ変換装置を特定する変換装置特定データを受け付ける変換装置特定データ受付手段と、該変換装置特定データ受付手段により受け付けられた変換装置特定データに対応する前記Ｄ／Ａ変換装置の処理条件を該記憶手段が記憶した処理条件から取得する対象条件取得手段と、該対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する演算手段と、を備えてなる、請求項１乃至５のいずれか１に記載のデータ処理装置。
【請求項７】
前記Ｄ／Ａ変換装置のうち少なくとも１のものにより変換されたアナログデータが、異なる複数のレンジにあわせて処理実行出力データとされるものであり、
該少なくとも１のものに関し異なる複数のレンジに対応して前記処理の条件を記憶する記憶領域を有する記憶手段と、該少なくとも１のものに関し異なる複数のレンジのうち対象とするレンジを特定するレンジ特定データを受け付けるレンジ特定データ受付手段と、該レンジ特定データ受付手段により受け付けられたレンジ特定データに対応する処理条件を該記憶手段が記憶した処理条件から取得する対象条件取得手段と、該対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する演算手段と、を備えてなる、請求項１乃至６のいずれか１に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関し、より詳細には、デジタルデータ（Ｄ）からアナログデータ（Ａ）に変換するＤ／Ａ変換装置（Ｄ／Ａコンバータとも呼ばれる。）を用い、デジタルデータ（Ｄ）をアナログデータ（Ａ）に変換する際に生じる誤差を補正するデータ処理装置（該誤差を小さくしたり又はなくするように補正する。）に関する。
【背景技術】
【０００２】
ＣＰＵ（中央演算処理装置）により演算した演算結果（デジタルデータ：Ｄ）をアナログデータ（Ａ）（例えば、該演算結果に応じた電圧や電流等）として出力するには、デジタルデータ（Ｄ）をアナログデータ（Ａ）に変換するＤ／Ａ変換装置（Ｄ／Ａコンバータとも呼ばれる。）により該演算結果（デジタルデータ：Ｄ）をアナログデータ（Ａ）に変換した後、該変換されたアナログデータ（Ａ）をレベル変換（例えば、所定のレンジ範囲に合致するよう増幅等を行う。）して出力することで行われている。
このようにしてデジタルデータ（Ｄ）をＤ／Ａ変換装置により変換してアナログデータ（Ａ）を出力する場合、デジタルデータ（Ｄ）が意味する真のアナログデータである目標データ（例えば、電圧や電流）ｄｔと、Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データ（例えば、電圧や電流）ｄｐと、が異なることが問題となる（このｄｔとｄｐとの差が、誤差である。）。
【０００３】
図１０は、デジタルデータ（Ｄ）が意味する真のアナログデータである目標データｄｔと、Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データｄｐと、を示す図である。図１０を参照して、ｄｔとｄｐとの差である誤差について説明する。
図１０は、横軸にデジタルデータ（Ｄ）が真に意味するアナログ値ｄｔをとり、縦軸に、デジタルデータ（Ｄ）がＤ／Ａ変換装置により変換されて出力（Ｄ／Ａ変換装置が変換したアナログデータに基づき、該アナログデータを適宜レベル変換等もする。）されるアナログデータ（Ａ）ｄｐをとったグラフである。最も好ましいのは、点線Ｃ（点線Ｃは、ｄｐ＝ｄｔを示している。）のようにｄｔとｄｐとが一致することであるが、現実には、実線Ｄのように点線Ｃとは一致しないことがある。ここに実線Ｄ及び点線Ｃは、いずれも（ｄｐ）＝ａ×（ｄｔ）＋ｂ（ただし、ａとｂとは定数であり、ａを傾きと、そしてｂを切片と、それぞれ言う。）により表され、実線Ｄについての傾きａｄは、点線Ｃについての傾きａｃ（＝１）と異なり、実線Ｄについての切片ｂｄは、点線Ｃについての切片ｂｃ（＝０）と異なる。このためデジタルデータ（Ｄ）がＤ／Ａ変換装置により実線Ｄに従って変換され実際に出力されるアナログデータのアナログ値は、デジタルデータ（Ｄ）が真に意味するアナログ値（点線Ｃに従った出力）とは異なることがあり、これら両アナログ値の差（例えば、図１０中、Ｅとして示す。）が誤差として問題になる。
なお、上記したようにこれら実線Ｄと点線Ｃとの間において、傾きａの違いにより生じる誤差をゲイン誤差といい、切片ｂの違いにより生じる誤差をオフセット誤差という。
【０００４】
このようなデジタルデータ（Ｄ）が真に意味するアナログ値ｄｔと、実際に出力されるアナログデータ（Ａ）のアナログ値ｄｐと、の差である誤差は、電子機器の動作を不正確にしたり不安定にすることがあるので、所定の範囲になるように補正されることが好ましい。かかる補正の方法としては、可変抵抗器を用いて調整する方法がこれまで広く使用されてきた。
図１１は、Ｄ／Ａ変換装置に、誤差補正のための可変抵抗器を付加した従来からのものの一例を示すものである。図１１を参照して、これまでの誤差補正方法について説明する。まず、デジタルデータ１０１が、Ｄ／Ａ変換装置（Ｄ／Ａコンバータ）１０３に入力され、アナログデータ１０５として出力される。このアナログデータ１０５は、前述の通り、誤差（アナログデータ１０５のアナログ値ｄｐは、デジタルデータ１０１が意味するアナログ値ｄｔと異なり、この差を誤差という。）を有している。アナログデータ１０５は、抵抗器１０７を経てオペアンプ１０９へ入力され、オペアンプ１０９にてレベル変換（例えば、所定のレンジ範囲に合致するよう増幅等を行う。）して出力される。このとき図示しない電源から所定の電圧が、直列に連結された第１可変抵抗器１１１及び固定抵抗器１１３を経て、オペアンプ１０９の入力（オペアンプ１０９と抵抗器１０７との間であり、アナログデータ１０５が抵抗器１０７を経てオペアンプ１０９に入力されるところ）に与えられる。また、オペアンプ１０９の入力（オペアンプ１０９と抵抗器１０７との間であり、アナログデータ１０５が抵抗器１０７を経てオペアンプ１０９に入力されるところ）とオペアンプ１０９の出力１０９ｐとの間にバイパス回路１２１を設け、バイパス回路１２１には、直列に連結された第２可変抵抗器１２３及び固定抵抗器１２５が配設されている。
図１１においては、第１可変抵抗器１１１を調節することでオフセット誤差を調節することができ、さらに第２可変抵抗器１２３を調節することでゲイン誤差を調節することができるので、これら第１可変抵抗器１１１及び第２可変抵抗器１２３を調節することで誤差を減少させ又はなくすことができる。
【０００５】
図１１においては、単一の出力レンジ（例えば、電圧０〜１０Ｖの１のみの出力を行う。）の場合の回路例を示したが、アナログ出力に接続される機器の仕様が複数存する場合（例えば、各機器への入力の電圧レンジが複数ある場合）には、複数の出力レンジに対応可能にする必要がある。このような出力レンジを複数用意する必要がある場合の回路例を図１２に示す。図１２を参照して、複数の出力レンジに対応可能な、Ｄ／Ａ変換装置に誤差補正のための可変抵抗器を付加した従来からの回路の一例について説明する。
まず、図１１と同様、デジタルデータ１０１が、Ｄ／Ａ変換装置（Ｄ／Ａコンバータ）１０３に入力され、アナログデータ１０５として出力される。このアナログデータ１０５は、誤差（アナログデータ１０５のアナログ値ｄｐは、デジタルデータ１０１が意味するアナログ値ｄｔと異なり、この差を誤差という。）を有している。アナログデータ１０５は、抵抗器１０７を経てオペアンプ１０９へ入力され、オペアンプ１０９にてレベル変換（例えば、所定のレンジ範囲に合致するよう増幅等を行う。）して出力される。
【０００６】
このとき図示しない電源から所定の電圧が、直列に連結された第１可変抵抗器１１１及び固定抵抗器１１３を経て、オペアンプ１０９の入力（オペアンプ１０９と抵抗器１０７との間であり、アナログデータ１０５が抵抗器１０７を経てオペアンプ１０９に入力されるところ）に与えられる。また、スイッチ４には所定の電圧源から電圧が加えられており、スイッチ４を断続することで該電圧が固定抵抗器６を経て、オペアンプ１０９の入力（オペアンプ１０９と抵抗器１０７との間であり、アナログデータ１０５が抵抗器１０７を経てオペアンプ１０９に入力されるところ）に与えられることを断続することができるようになっている。
また、オペアンプ１０９の入力（オペアンプ１０９と抵抗器１０７との間であり、アナログデータ１０５が抵抗器１０７を経てオペアンプ１０９に入力されるところ）とオペアンプ１０９の出力１０９ｐとの間にバイパス回路１２１を設け、バイパス回路１２１には、３つの分岐回路１３１、１３３、１３５とそれに直列に連結された第２可変抵抗器１２３が配設されている。分岐回路１３１には直列に接続された第１固定抵抗器１３１ｒ及び第１スイッチ１３１ｓ（以下、「スイッチ１」という場合がある。）が配設されており、分岐回路１３３には直列に接続された第２固定抵抗器１３３ｒ及び第２スイッチ１３３ｓ（以下、「スイッチ２」という場合がある。）が配設されており、そして分岐回路１３５には直列に接続された第３固定抵抗器１３５ｒ及び第３スイッチ１３５ｓ（以下、「スイッチ３」という場合がある。）が配設されている。
このような図１２に示されたような回路を用い、下の表１のようにスイッチ１乃至４を切り替えることで、例えば、オペアンプ１０９の出力１０９ｐから複数の出力レンジにてアナログデータを出力することができる（なお、表１中の各スイッチの欄において、「１」はオンを意味し、「０」はオフを意味している。）。例えば、オペアンプ１０９の出力１０９ｐからー１０〜１０Ｖの出力レンジにてアナログデータを出力するには、スイッチ１及びスイッチ２のいずれもオフとし、かつスイッチ３及びスイッチ４のいずれもオンとすればよい。そして、この複数の出力レンジそれぞれについて、Ｄ／Ａ変換装置に誤差補正第１可変抵抗器１１１を調節することでオフセット誤差を調節することができ、さらに第２可変抵抗器１２３を調節することでゲイン誤差を調節することができるので、複数の出力レンジそれぞれについて第１可変抵抗器１１１及び第２可変抵抗器１２３を調節することで誤差を減少させ又はなくすことができる。
【０００７】
（表１）スイッチ１乃至４による出力レンジ変更
出力レンジ      ０〜５Ｖ        ０〜１０Ｖ        ー１０〜１０Ｖ
スイッチ１        １              ０                    ０
スイッチ２        ０              １                    ０
スイッチ３        ０              ０                    １
スイッチ４        ０              ０                    １
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した図１１及び図１２において、オフセット誤差を補正する第１可変抵抗器１１１と、ゲイン誤差を補正する第２可変抵抗器１２３と、のいずれもその抵抗値が温度によって変化する（第１可変抵抗器１１１と第２可変抵抗器１２３とのいずれも、抵抗値が温度により変動するという抵抗温度係数を有している。）。この温度による抵抗値の変化は、通常、±１００〜２５０ｐｐｍ／℃という大幅なものであることから、とりわけ広い温度範囲で使用する場合には誤差補正の精度を低下させてしまう。
【０００９】
そこで、本発明においては、Ｄ／Ａ変換装置（Ｄ／Ａコンバータ）を用いてデジタルデータ（Ｄ）をアナログデータ（Ａ）に変換する際に生じる誤差を補正するデータ処理装置であって、温度変化による精度の低下が小さいか又は精度低下を防止するデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のデータ処理装置（以下、「本装置」という。）は、デジタルデータをアナログデータに変換するＤ／Ａ変換装置に入力されるデジタルデータを処理するデータ処理装置であって、該デジタルデータが意味する真のアナログデータである目標データに、該Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データである処理実行出力データを、近づけるように該デジタルデータを処理するものである、ハードウエアにより構成されるデータ処理装置である。
Ｄ／Ａ変換装置は、デジタルデータをアナログデータに変換する。Ｄ／Ａ変換装置に入力されるデジタルデータを本装置は次のように処理する。即ち、本装置が行うこの処理は、該デジタルデータが意味する真のアナログデータである目標データに、該デジタルデータを該Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データである処理実行出力データを、近づけるように処理するものであり、出力として得られる処理実行出力データが目標データに近づくことから、本装置は、Ｄ／Ａ変換装置（Ｄ／Ａコンバータ）を用いてデジタルデータ（Ｄ）をアナログデータ（Ａ）に変換する際に生じる誤差を補正することができる。そして、本装置は、Ｄ／Ａ変換装置に入力されるデジタルデータを処理するので、温度変化による精度の低下が極めて小さいか又は精度低下を防止することができる（即ち、図１１及び図１２を参照して説明した従来の誤差補正の方法では、Ｄ／Ａ変換装置１０３によって変換されたアナログデータ１０５を、抵抗値が温度によって変化する第１可変抵抗器１１１及び第２可変抵抗器１２３により補正するので、温度変化によって出力１０９ｐが連続的に変化してしまうが、本装置においてはＤ／Ａ変換装置により変換される前のデジタルデータを処理するので温度による影響を極めて受けにくい。）。そして、本装置はハードウエアにより構成されるので、かかる処理をソフトウエアによって実現する場合に比して極めて高速（処理時間が短い）に行うことができるので、Ｄ／Ａ変換装置を用いたデジタルデータのアナログデータへの変換速度低下を最小限に抑えることができる。
【００１１】
目標データを横軸にとると共にＤ／Ａ変換装置が変換したアナログデータに基づく出力データを縦軸にとったグラフである特性グラフにおいて、目標データと該目標データに対応する処理実行出力データとの関係を示す処理済み特性線が、横軸値と縦軸値とが一致する関係を示す理想線分に近づくようデジタルデータを処理するもの（以下、「理想近接本装置」という。）であってもよい。
ここに「特性グラフ」とは、直交する２軸により構成されるグラフであり、該２軸のうち一方たる横軸に目標データ（デジタルデータが意味する真のアナログデータ）をとると共に、該２軸のうち他方たる縦軸に（該目標データに係るデジタルデータを）Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データをとったグラフ（上述の図１０のグラフ）をいう。
このような特性グラフ上において、目標データと該目標データに対応する処理実行出力データとの関係を示す処理済み特性線（上述の図１０では、実線Ｄ）を、横軸値と縦軸値とが一致する関係を示す理想線分（上述の図１０では、点線Ｃ）に近づけるよう、本装置が、Ｄ／Ａ変換装置に入力されるデジタルデータを処理するようにしてもよい。なお、「特性グラフにおいて、処理済み特性線が理想線分に近づくようデジタルデータを処理する」とは、目標データのうち使用されると想定される使用想定範囲内において、処理済み特性線と理想線分とに囲まれた面積が、未処理特性線（本装置が処理していないデジタルデータである未処理デジタルデータを該Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データである未処理出力データと、未処理デジタルデータの目標データと、を示す線）と理想線分とに囲まれた面積よりも小さいことをいう。
こうすることで目標データのうち使用されると想定される使用想定範囲内において、目標データと該目標データに対応する処理実行出力データとの関係を、目標データに処理実行出力データが一致する理想的な関係に近づけることができる。
【００１２】
理想近接本装置の場合、前記データ処理装置が処理していないデジタルデータである未処理デジタルデータと、該未処理デジタルデータを前記Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データである未処理出力データと、の関係を示す未処理特性線を、前記特性グラフ上において回転及び／又は平行移動させることで前記処理済み特性線に重なるように処理するもの（以下、「回転平行移動本装置」という。）であってもよい。
こうすることで本装置が処理していない未処理デジタルデータとそれに係る未処理出力データとの関係を示す未処理特性線を特性グラフ上において回転及び／又は平行移動させることで得られる処理済み特性線に従って本装置がデジタルデータを処理するようにすれば、本装置が行う処理を簡単にすることができる（本装置の処理は、かかる回転及び／又は平行移動に該当するので、このような処理方法はよく知られた簡単な演算等により実現することができる。）。
【００１３】
回転平行移動本装置の場合、前記未処理特性線が略線分により示されるものであり、前記回転及び／又は平行移動の量が、前記未処理特性線と理想線分との傾き及び／又は切片の違いに基づき決定されるもの（以下、「傾き切片基準本装置」という。）であってもよい。
図１０を用いて前述したように、実線Ｄのように未処理特性線（本装置が処理していない未処理デジタルデータとそれに係る未処理出力データとの関係を示す線）が略線分により示されるときは、未処理特性線を理想線分（図１０中、点線Ｃ）と比較すると、傾きａ（ゲイン誤差）及び／又は切片ｂ（オフセット誤差）の点で異なる。このような場合、特性グラフ上において、傾きａ（ゲイン誤差）及び／又は切片ｂ（オフセット誤差）の違いに応じて未処理特性線（図１０中、実線Ｄ）を回転及び／又は平行移動させるようにすれば理想線分に一致させることができ、目標データと該目標データに対応する処理実行出力データとの関係を理想線分にて示される理想的なものにすることができる。
なお、未処理特性線が略線分である場合には、「未処理特性線を特性グラフ上において回転させる」とは傾きを変えることと同義であり、さらに、「未処理特性線を特性グラフ上において平行移動させる」とは縦軸の切片を変えることと同義である。
【００１４】
傾き切片基準本装置の場合、前記処理の条件を記憶する記憶手段と、該記憶手段が記憶した処理条件を取得する対象条件取得手段と、該対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する演算手段と、を備えてなり、該記憶手段が、前記傾きの違いによる処理条件を記憶する傾き処理条件記憶手段と、前記切片の違いによる処理条件を記憶する切片処理条件記憶手段と、を有するものであってもよい。
こうすることで本装置がデジタルデータを処理する前記処理の条件（処理条件）を記憶手段が記憶し、記憶手段が記憶した処理条件を対象条件取得手段が取得し対象条件取得手段が該取得した処理条件に従って演算手段がデジタルデータを処理することで、デジタルデータが処理条件に従って本装置により処理される。そして、未処理特性線と理想線分との傾きの違いによる処理条件を記憶する傾き処理条件記憶手段と、未処理特性線と理想線分との（縦軸）切片の違いによる処理条件を記憶する切片処理条件記憶手段と、を記憶手段が有することで、回転及び／又は平行移動の量（傾き及び／又は切片の変更量）を確実かつ容易に決定することができる。
【００１５】
本装置は、少なくとも２以上の前記Ｄ／Ａ変換装置に処理済デジタルデータを出力するものであり、各Ｄ／Ａ変換装置に対応して前記処理の条件を記憶する記憶領域を有する記憶手段と、少なくとも２以上の前記Ｄ／Ａ変換装置のうち対象とする前記Ｄ／Ａ変換装置を特定する変換装置特定データを受け付ける変換装置特定データ受付手段と、該変換装置特定データ受付手段により受け付けられた変換装置特定データに対応する前記Ｄ／Ａ変換装置の処理条件を該記憶手段が記憶した処理条件から取得する対象条件取得手段と、該対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する演算手段と、を備えてなるものであってもよい。
複数の出力対象に出力したり様々な出力値範囲に対応する等のため、本装置は、少なくとも２以上（即ち、２、３、４、５・・・のように複数）のＤ／Ａ変換装置に処理済デジタルデータを出力する必要がある場合がある。かかる場合、記憶手段が、各Ｄ／Ａ変換装置に対応して前記処理の条件（処理条件）を記憶する記憶領域を有し、変換装置特定データ受付手段が少なくとも２以上のＤ／Ａ変換装置のうち対象とするＤ／Ａ変換装置を特定する変換装置特定データを受け付け、対象条件取得手段が変換装置特定データ受付手段により受け付けられた変換装置特定データに対応するＤ／Ａ変換装置の処理条件を記憶手段が記憶した処理条件から取得し、そして演算手段が対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する。このため本装置が複数のＤ／Ａ変換装置に処理済デジタルデータを出力するとき（各Ｄ／Ａ変換装置に適した処理条件は通常それぞれ異なる。）も、変換装置特定データ受付手段により受け付けられた変換装置特定データに対応するＤ／Ａ変換装置それぞれについての処理条件に従ってデジタルデータを処理するので、複数のＤ／Ａ変換装置それぞれに適した処理（誤差補正）を適切に行うことができる。
【００１６】
本装置は、前記Ｄ／Ａ変換装置のうち少なくとも１のものにより変換されたアナログデータが、異なる複数のレンジにあわせて処理実行出力データとされるものであり、該少なくとも１のものに関し異なる複数のレンジに対応して前記処理の条件を記憶する記憶領域を有する記憶手段と、該少なくとも１のものに関し異なる複数のレンジのうち対象とするレンジを特定するレンジ特定データを受け付けるレンジ特定データ受付手段と、該レンジ特定データ受付手段により受け付けられたレンジ特定データに対応する処理条件を該記憶手段が記憶した処理条件から取得する対象条件取得手段と、該対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する演算手段と、を備えてなるものであってもよい。
様々な出力値範囲に対応する等のため、本装置は、Ｄ／Ａ変換装置のうち少なくとも１のものにより変換されたアナログデータが、異なる複数のレンジにあわせて処理実行出力データとされる必要があることがある（異なる複数のレンジのうちいずれを選択するかにより、処理実行出力データを異なる出力値範囲に対応させることができる。）。かかる場合、記憶手段が、該少なくとも１のもの（それにより変換されたアナログデータが、異なる複数のレンジにあわされて処理実行出力データとされるＤ／Ａ変換装置）に関し異なる複数のレンジに対応して前記処理の条件（処理条件）を記憶する記憶領域を有する。レンジ特定データ受付手段が、該少なくとも１のものに関し異なる複数のレンジのうち対象とするレンジを特定するレンジ特定データを受け付ける。対象条件取得手段が、レンジ特定データ受付手段により受け付けられたレンジ特定データに対応する処理条件を、記憶手段が記憶した処理条件から取得する。そして、演算手段が、対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する。このためＤ／Ａ変換装置（該少なくとも１のもの）により変換されたアナログデータが、異なる複数のレンジにあわせて処理実行出力データとされるとき（異なる複数のレンジそれぞれに適した処理条件は通常それぞれ異なる。）も、レンジ特定データ受付手段により受け付けられたレンジ特定データに対応する処理条件に従って本装置はデジタルデータを処理するので、異なる複数のレンジそれぞれに適した処理（誤差補正）を適切に行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照して説明する。しかしながら、これらによって本発明は何ら制限されるものではない。
【００１８】
図１は、一例の本発明のデータ処理装置（以下、「本装置」という。）１１を示すブロック図である。図１を参照して、本装置１１について説明する。
本装置１１は、図示しないＣＰＵ（以下、単に「ＣＰＵ」という。）からの信号を伝達するバス５１に接続され、ＣＰＵからの出力命令を受信し処理した後、該処理した出力命令（以下、「処理済命令」という。）を所定のＤ／Ａコンバータ６１に出力する。なお、処理済命令を受信した所定のＤ／Ａコンバータ６１は、処理済命令（デジタル信号）に対応するアナログ信号（以下、「対応アナログ信号」という。）を、該所定のＤ／Ａコンバータ６１に対応するレベル変換装置７１に送信し、レベル変換装置７１は対応アナログ信号を所定の出力レベルの信号に変換（例えば、増減幅やバイアス印加等される。）し、該変換された信号を出力コネクタ８１を経て出力する。このようにして図１に示す装置は、ＣＰＵからの出力命令に応じてアナログ信号を出力コネクタ８１から出力する。
なお、ここではＤ／Ａコンバータ６１は、第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈ（なお、第２〜第７Ｄ／Ａコンバータについては図示せず。）の８個が配設されており、さらに第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈそれぞれには第１レベル変換装置７１ａから第８レベル変換装置７１ｈが接続されている（即ち、ｎを１〜８の整数とすると、第ｎＤ／Ａコンバータから出力された対応アナログ信号は、第ｎレベル変換装置に入力される。）。また、第１Ｄ／Ａコンバータと第１レベル変換装置によって構成される信号の回路をｃｈ１といい、第２Ｄ／Ａコンバータと第２レベル変換装置によって構成される信号の回路をｃｈ２といい、以下同様に、第ｎＤ／Ａコンバータと第ｎレベル変換装置によって構成される信号の回路をｃｈｎ（但し、ｎは１〜８の整数である。）という。
【００１９】
本装置１１は、電源の供給が断たれても記憶内容を記憶したままの状態で保持する不揮発性メモリ１３と、オフセット補正値メモリ２１と、ゲイン補正値メモリ２５と、指令値レジスタ２９と、レンジ設定レジスタ１９と、タイミング生成部１５（具体的には、カウンタ回路とゲート回路を組み合わせたロジック回路にて構成される。）と、第１マルチプレクサ４１と、第２マルチプレクサ４３と、第３マルチプレクサ４５と、引き算器３１（具体的には、ゲート回路を組み合わせたロジック回路にて構成される。）と、掛け算器３３（具体的には、ゲート回路を組み合わせたロジック回路にて構成される。）と、足し算器３５（具体的には、ゲート回路を組み合わせたロジック回路にて構成される。）と、を備えてなる。なお、これらのうち不揮発性メモリ１３以外のオフセット補正値メモリ２１とゲイン補正値メモリ２５と指令値レジスタ２９とレンジ設定レジスタ１９とタイミング生成部１５と第１マルチプレクサ４１と第２マルチプレクサ４３と第３マルチプレクサ４５と引き算器３１と掛け算器３３と足し算器３５とは、ＦＰＧＡ１７として構成されている。なお、ＦＰＧＡとは、Field Programmable Gate Arrayの略であり、プログラミングする事が出来るLSIの事をいう（マイクロプロセッサやASICの設計図を送りこんでシミュレーションすることができる。専用LSIより動作が遅く高価だが、ソフトウェアで回路のシミュレーションを行なうよりは高速である。1985年にXilinx社によって初めて製品化された。）。
【００２０】
本装置１１は、ＣＰＵからの出力命令ｐを受信し、Ｑ＝ｐ×（ＲーＳ）＋Ｓ（以下、「処理式」という。）なる演算（なお、Ｒ及びＳは所定の定数であり、Ｒはゲイン補正値と呼ばれ、Ｓはオフセット補正値と呼ばれる。）を実行することで処理済命令Ｑを算出し、算出した処理済命令Ｑを所定のＤ／Ａコンバータ６１に出力する。
まず、不揮発性メモリ１３は、予め図２に示すようなデータを記憶している。図２中、アドレス００ｈには「ｃｈ１−レンジａーゲイン補正値」（このうち「ゲイン補正値」の部分には、具体的な数値が記憶されている。）との記載があるが、これは、ここに記憶されているデータが、ｃｈ１（即ち、第１Ｄ／Ａコンバータと第１レベル変換装置によって構成される回路）用のレンジａに用いられるゲイン補正値（処理式中のＲとして用いられる。前述のように、実際には、具体的な数値により構成されている。）がいくらであるかを示している。なお、図２中、レンジａ、レンジｂ及びレンジｃとの記載があるが、これらのレンジは出力コネクタ８１から出力されるべきアナログ信号の出力（電流：ｍＡ）範囲を示したものであり、具体的には、レンジａはー３０〜＋３０ｍＡを示し、レンジｂは０〜１５ｍＡを示し、そしてレンジｃは０〜３０ｍＡを示している。そして、同様に、図２中、アドレス０１ｈから０７ｈまでは、ｃｈ２から８までのレンジａに用いられるゲイン補正値（処理式中のＲとして用いられる。）が記憶されている。
そして、図２中、アドレス０８ｈには「ｃｈ１−レンジｂーゲイン補正値」（ここでも「ゲイン補正値」の部分には、具体的な数値が記憶されている。）との記載があるが、これは、ここに記憶されているデータが、ｃｈ１（即ち、第１Ｄ／Ａコンバータと第１レベル変換装置によって構成される回路）用のレンジｂに用いられるゲイン補正値（処理式中のＲとして用いられる。）がいくらであるかを示している。同様に、図２中、アドレス０９ｈから０Ｆｈまでは、ｃｈ２から８までのレンジｂに用いられるゲイン補正値（処理式中のＲとして用いられる。）が記憶されている。
さらに、図２中、アドレス１０ｈには「ｃｈ１−レンジｃーゲイン補正値」（ここでも「ゲイン補正値」の部分には、具体的な数値が記憶されている。）との記載があるが、これは、ここに記憶されているデータが、ｃｈ１（即ち、第１Ｄ／Ａコンバータと第１レベル変換装置によって構成される回路）用のレンジｃに用いられるゲイン補正値（処理式中のＲとして用いられる。）がいくらであるかを示している。同様に、図２中、アドレス１１ｈから１７ｈまでは、ｃｈ２から８までのレンジｃに用いられるゲイン補正値（処理式中のＲとして用いられる。）が記憶されている。
【００２１】
図２中、アドレス１８ｈには「ｃｈ１−レンジａーオフセット補正値」（このうち「オフセット補正値」の部分には、具体的な数値が記憶されている。）との記載があるが、これは、ここに記憶されているデータが、ｃｈ１（即ち、第１Ｄ／Ａコンバータと第１レベル変換装置によって構成される回路）用のレンジａに用いられるオフセット補正値（処理式中のＳとして用いられる。前述のように、実際には、具体的な数値により構成されている。）がいくらであるかを示している。同様に、図２中、アドレス１９ｈから１Ｆｈまでは、ｃｈ２から８までのレンジａに用いられるオフセット補正値（処理式中のＳとして用いられる。）が記憶されている。
そして、図２中、アドレス２０ｈには「ｃｈ１−レンジｂーオフセット補正値」（ここでも「オフセット補正値」の部分には、具体的な数値が記憶されている。）との記載があるが、これは、ここに記憶されているデータが、ｃｈ１（即ち、第１Ｄ／Ａコンバータと第１レベル変換装置によって構成される回路）用のレンジｂに用いられるオフセット補正値（処理式中のＳとして用いられる。）がいくらであるかを示している。同様に、図２中、アドレス２１ｈから２７ｈまでは、ｃｈ２から８までのレンジｂに用いられるオフセット補正値（処理式中のＳとして用いられる。）が記憶されている。
さらに、図２中、アドレス２８ｈには「ｃｈ１−レンジｃーオフセット補正値」（ここでも「オフセット補正値」の部分には、具体的な数値が記憶されている。）との記載があるが、これは、ここに記憶されているデータが、ｃｈ１（即ち、第１Ｄ／Ａコンバータと第１レベル変換装置によって構成される回路）用のレンジｃに用いられるオフセット補正値（処理式中のＳとして用いられる。）がいくらであるかを示している。同様に、図２中、アドレス２９ｈから２Ｆｈまでは、ｃｈ２から８までのレンジｃに用いられるオフセット補正値（処理式中のＳとして用いられる。）が記憶されている。
【００２２】
本装置１１の電源が入れられると、図２に示した不揮発性メモリ１３の記憶内容が読み出され、オフセット補正値メモリ２１とゲイン補正値メモリ２５とに記憶される。
図３はゲイン補正値メモリ２５に記憶される内容を示しており、図４はオフセット補正値メモリ２１に記憶される内容を示している。図３及び図４に示すように、図２に示した不揮発性メモリ１３の記憶内容のうちゲイン補正値に関するデータ（アドレス００ｈから１７ｈまでのデータ）はゲイン補正値メモリ２５に記憶されており、オフセット補正値に関するデータ（アドレス１８ｈから２Ｆｈまでのデータ）はオフセット補正値メモリ２１に記憶されている。
【００２３】
図２乃至図４に示したように、不揮発性メモリ１３の記憶内容をどのようにオフセット補正値メモリ２１とゲイン補正値メモリ２５とに記憶させるかを簡単に説明しておく。
図５は、不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５とタイミング生成部１５とを拡大して示す詳細図である。図５を参照して、これらの間でのデータ授受について説明する。なお、これら不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５とタイミング生成部１５との間は、バス５１を通じて信号を自由にやりとりできるようになっている。
【００２４】
また、このデータ授受については、タイミング生成部１５が、不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５とに命令を出すことで行われる。タイミング生成部１５は、アドレスＡ信号（不揮発性メモリ１３に読み出すべきアドレスを指定する信号）を送信するアドレスＡ端子と、アドレスＢ信号（オフセット補正値メモリ２１とゲイン補正値メモリ２５とに書き込むべきアドレスを指定する信号）を送信するアドレスＢ端子と、Ｒ／Ｗ信号（Ｈ(ハイ)レベルで不揮発性メモリ１３から読み出す準備をなすことを不揮発性メモリ１３に命令し、Ｌ(ロウ)レベルで不揮発性メモリ１３に書き込む準備をなすことを不揮発性メモリ１３に命令する信号）を送信するＲ／Ｗ端子と、ＣＳ信号（ハイレベル時には不揮発性メモリ１３へのアクセスを禁止し、ロウレベル時にはアクセスを許容する信号）を送信するＣＳ端子と、ＷＥ＿Ｇ信号（ゲイン補正値メモリ２５に書き込むことを命令する信号）を送信するＷＥ＿Ｇ端子と、ＷＥ＿Ｏ信号（オフセット補正値メモリ２１に書き込むことを命令する信号）を送信するＷＥ＿Ｏ端子と、を有している（なお、図５中においては、信号レベルがＨ（ハイ）レベルで動作するか、Ｌ（ロウ）レベルで動作するかにより、各信号表示部分の上部に線を付した。具体的には、信号表示部分の上部に線を付したものは、負論理すなわちＬ(ロウ)レベルで動作することを示している。）。
不揮発性メモリ１３は、タイミング生成部１５からのアドレスＡ信号を受信するアドレス端子と、タイミング生成部１５からのＲ／Ｗ信号を受信するＲ／Ｗ端子と、タイミング生成部１５からのＣＳ信号を受信するＣＳ端子と、不揮発性メモリ１３自らが記憶している記憶データ（図２に示すようなデータ）を出力するデータ端子と、を有している。
オフセット補正値メモリ２１は、タイミング生成部１５からのアドレスＢ信号を受信するアドレス端子と、タイミング生成部１５からのＷＥ＿Ｏ信号を受信するＷＥ端子と、不揮発性メモリ１３からの記憶データを受信するデータ端子と、を有している。
ゲイン補正値メモリ２５は、タイミング生成部１５からのアドレスＢ信号を受信するアドレス端子と、タイミング生成部１５からのＷＥ＿Ｇ信号を受信するＷＥ端子と、不揮発性メモリ１３からの記憶データを受信するデータ端子と、を有している。
【００２５】
図２に示した不揮発性メモリ１３の記憶内容のうち、アドレス００ｈの「ｃｈ１−レンジａーゲイン補正値」をゲイン補正値メモリ２５に書き込む際の動作について説明する。
図６は、タイミング生成部１５が発する信号（アドレスＡ信号、アドレスＢ信号、ＣＳ信号、ＷＥ＿Ｇ信号及びＷＥ＿Ｏ信号）の変化を示す図である。図６においては、矢印Ｔにより時間の流れを示し（時間経過に伴って、図６中では右方向へ行く。）、信号レベルを矢印Ｌ方向への上下（矢印Ｌ方向（即ち、図６中、上方向）がハイ（高）レベル方向を示し、矢印Ｌ方向とは逆方向（即ち、図６中、下方向）がロウ（低）レベル方向を示している。）にて示し、さらに理解を容易にするため不揮発性メモリ１３からの記憶内容の出力（図６中、「不揮発性メモリデータ」として示す。）についても示した。なお、前述のＲ／Ｗ信号は、ここでは常にＨ(ハイ)レベルに設定されている（即ち、不揮発性メモリ１３から読み出す準備をなすよう命令した状態である。）。
【００２６】
まず、何らの動作も行っていない場合（図６中、左端）には、タイミング生成部１５は、アドレスＡ信号及びアドレスＢ信号のいずれにも何も出力せず、Ｒ／Ｗ信号は以下述べる動作中は継続してＨ(ハイ)レベル一定とし、CS信号はH(ハイ)レベルとし(ハイレベル時には不揮発性メモリ１３へのアクセスを禁止し、ロウレベル時にはアクセスを許容する。)、ＷＥ＿Ｇ信号及びＷＥ＿Ｏ信号の両方ともＨ（ハイ）レベル（ハイレベル時には書き込み禁止命令）とする。以降、Ｌはロウ（低）レベルを、Ｈはハイ（高）レベルを、それぞれ示す。なお、このときは不揮発性メモリ１３からの記憶内容の出力もされていない（Ｌである。）。
第１に、所定の時刻が到来すると、タイミング生成部１５は、アドレスＡ信号としてアドレス「００ｈ」を示す信号を発信（図６中、（イ））し、不揮発性メモリ１３はこの信号を受信する。これにより不揮発性メモリ１３は、指定されたアドレスが「００ｈ」であることを知る。
第２に、タイミング生成部１５は、アドレスＢ信号としてアドレス「００ｈ」を示す信号を発信（図６中、（ロ））し、オフセット補正値メモリ２１とゲイン補正値メモリ２５とはこの信号を受信する。これによりオフセット補正値メモリ２１とゲイン補正値メモリ２５とは指定されたアドレスが「００ｈ」であることを知る。なお、タイミング生成部１５は、アドレスＡ信号としてのアドレス００ｈから１７ｈそれぞれが、アドレスＢ信号としてのアドレス００ｈから１７ｈに対応すること（例えば、アドレスＡ信号としてのアドレス０９ｈが、アドレスＢ信号としてのアドレス０９ｈに対応すること）を予め記憶しており、発したアドレスＡ信号に対応するアドレスＢ信号をここでは発する。
第３に、タイミング生成部１５はＣＳ信号をＬとし（図６中、（ハ））、不揮発性メモリ１３はこの信号を受信する。これにより不揮発性メモリ１３は、アドレス「００ｈ」のデータ「ｃｈ１−レンジａーゲイン補正値」を出力する（図６中、（ニ））。この出力されたデータ「ｃｈ１−レンジａーゲイン補正値」は、オフセット補正値メモリ２１とゲイン補正値メモリ２５とにより受信可能な状態になる（但し、この段階では、該出力されたデータは、オフセット補正値メモリ２１とゲイン補正値メモリ２５とのいずれにも受信されない。）。
第４に、タイミング生成部１５はＷＥ＿Ｇ信号をＬ（書き込み命令）とする（図６中、（ホ））。ゲイン補正値メモリ２５は、タイミング生成部１５のＷＥ＿Ｇ信号の変化を検知し、アドレスＢ信号として指定されたアドレス「００ｈ」にデータ「ｃｈ１−レンジａーゲイン補正値」を書き込む。
第５に、（ゲイン補正値メモリ２５がデータ「ｃｈ１−レンジａーゲイン補正値」を書き込んだ後）タイミング生成部１５はＷＥ＿Ｇ信号をＨ（書き込み禁止）とする（図６中、（へ））（以降、ゲイン補正値メモリ２５は書き込みしない。）。
第６に、タイミング生成部１５はＣＳ信号をＨとし（図６中、（ト））、不揮発性メモリ１３は出力が禁止される。
第７に、タイミング生成部１５は、アドレスＡ信号の発信を止め（図６中、（チ））、さらにアドレスＢ信号の発信を止める（図６中、（リ））。
以上のようにして、不揮発性メモリ１３がアドレス００ｈに記憶している「ｃｈ１−レンジａーゲイン補正値」がゲイン補正値メモリ２５に書き込まれる。
【００２７】
以下、同様に、不揮発性メモリ１３がアドレス０１ｈから１７ｈまでに記憶しているデータ（例えば、「ｃｈ２−レンジａーゲイン補正値」）を、順次、ゲイン補正値メモリ２５に書き込む。
具体的には、不揮発性メモリ１３のアドレス００ｈの「ｃｈ１−レンジａーゲイン補正値」をゲイン補正値メモリ２５に書き込む際の上記した第１乃至第７の動作のうち、第１のアドレスＡ信号として出力するアドレスと、第２のアドレスＢ信号として出力するアドレスと、をアドレス０１ｈから１７ｈまで順次変更しつつ第１乃至第７の動作を行うようにすればよい（なお、タイミング生成部１５は、アドレスＡとしてアドレス０１ｈから１７ｈまで存在することを予め記憶している。）。
このようにして図３に示すような内容が、ゲイン補正値メモリ２５に記憶される。
【００２８】
次いで、図２に示した不揮発性メモリ１３の記憶内容のうち、アドレス１８ｈの「ｃｈ１−レンジａーオフセット補正値」をオフセット補正値メモリ２１に書き込む際の動作について説明する。
図７は、図６と同様の図であり、タイミング生成部１５が発する信号（アドレスＡ信号、アドレスＢ信号、ＣＳ信号、ＷＥ＿Ｇ信号及びＷＥ＿Ｏ信号）の変化を示す図である。図７においては、矢印Ｔにより時間の流れを示し（時間経過に伴って、図７中では右方向へ行く。）、信号レベルを矢印Ｌ方向への上下（矢印Ｌ方向（即ち、図７中、上方向）がハイ（高）レベル方向を示し、矢印Ｌ方向とは逆方向（即ち、図７中、下方向）がロウ（低）レベル方向を示している。）にて示し、さらに理解を容易にするため不揮発性メモリ１３からの記憶内容の出力（図７中、「不揮発性メモリデータ」として示す。）についても示した。なお、Ｒ／Ｗ信号は、ここでも常にＨ(ハイ)レベルに設定されている（即ち、不揮発性メモリ１３から読み出す準備をなすよう命令した状態である。）。
【００２９】
まず、何らの動作も行っていない場合（図７中、左端）には、タイミング生成部１５は、アドレスＡ信号及びアドレスＢ信号のいずれにも何も出力せず、Ｒ／Ｗ信号は以下述べる動作中は継続してＨ(ハイ)レベル一定とし、CS信号はH(ハイ)レベルとし(ハイレベル時には不揮発性メモリ１３へのアクセスを禁止し、ロウレベル時にはアクセスを許容する。)、ＷＥ＿Ｇ信号及びＷＥ＿Ｏ信号の両方ともＨとする。なお、このときは不揮発性メモリ１３からの記憶内容の出力もされていない（Ｌである。）。
第１に、所定の時刻が到来すると、タイミング生成部１５は、アドレスＡ信号としてアドレス「１８ｈ」を示す信号を発信（図７中、（イ））し、不揮発性メモリ１３はこの信号を受信する。これにより不揮発性メモリ１３は、指定されたアドレスが「１８ｈ」であることを知る。
第２に、タイミング生成部１５は、アドレスＢ信号としてアドレス「００ｈ」を示す信号を発信（図７中、（ロ））し、オフセット補正値メモリ２１とゲイン補正値メモリ２５とはこの信号を受信する。これによりオフセット補正値メモリ２１とゲイン補正値メモリ２５とは指定されたアドレスが「００ｈ」であることを知る。なお、タイミング生成部１５は、アドレスＡ信号としてのアドレス１８ｈから２Ｆｈそれぞれが、アドレスＢ信号としてのアドレス００ｈから１７ｈに対応すること（例えば、アドレスＡ信号としてのアドレス２６ｈが、アドレスＢ信号としてのアドレス０Ｅｈに対応すること）を予め記憶しており、発したアドレスＡ信号に対応するアドレスＢ信号を発する。
第３に、タイミング生成部１５はＣＳ信号をＬとし（図７中、（ハ））、不揮発性メモリ１３はこの信号を受信する。これにより不揮発性メモリ１３は、アドレス「１８ｈ」のデータ「ｃｈ１−レンジａーオフセット補正値」を出力する（図７中、（ニ））。この出力されたデータ「ｃｈ１−レンジａーオフセット補正値」は、オフセット補正値メモリ２１とゲイン補正値メモリ２５とにより受信可能な状態になる（但し、この段階では、該出力されたデータは、オフセット補正値メモリ２１とゲイン補正値メモリ２５とのいずれにも受信されない。）。
第４に、タイミング生成部１５はＷＥ＿Ｏ信号をＬ（書き込み命令）とする（図７中、（ホ））。オフセット補正値メモリ２１は、タイミング生成部１５のＷＥ＿Ｏ信号の変化を検知し、アドレスＢ信号として指定されたアドレス「００ｈ」にデータ「ｃｈ１−レンジａーオフセット補正値」を書き込む。
第５に、（オフセット補正値メモリ２１がデータ「ｃｈ１−レンジａーオフセット補正値」を書き込んだ後）タイミング生成部１５はＷＥ＿Ｏ信号をＨ（書き込み禁止）とする（図７中、（へ））（以降、オフセット補正値メモリ２１は書き込みしない。）。
第６に、タイミング生成部１５はＣＳ信号をＨとし（図７中、（ト））、不揮発性メモリ１３は出力が禁止される。
第７に、タイミング生成部１５は、アドレスＡ信号の発信を止め（図７中、（チ））、さらにアドレスＢ信号の発信を止める（図７中、（リ））。
以上のようにして、不揮発性メモリ１３がアドレス１８ｈに記憶している「ｃｈ１−レンジａーオフセット補正値」がオフセット補正値メモリ２１に書き込まれる。
【００３０】
以下、同様に、不揮発性メモリ１３がアドレス１９ｈから２Ｆｈまでに記憶しているデータ（例えば、「ｃｈ４−レンジｂーオフセット補正値」）を、順次、オフセット補正値メモリ２１に書き込む。
具体的には、不揮発性メモリ１３のアドレス１８ｈの「ｃｈ１−レンジａーオフセット補正値」をオフセット補正値メモリ２１に書き込む際の上記した第１乃至第７の動作のうち、第１のアドレスＡ信号として出力するアドレスと、第２のアドレスＢ信号として出力するアドレスと、を順次変更しつつ第１乃至第７の動作を行うようにすればよい（アドレスＡとしてはアドレス１８ｈから２Ｆｈまで変更し、アドレスＢとしてはアドレス００ｈから１７ｈまで変更する。なお、タイミング生成部１５は、アドレスＡとしてアドレス１８ｈから２Ｆｈまで存在することと、前述のようにアドレスＡ信号としてのアドレス１８ｈから２ＦｈそれぞれがアドレスＢ信号としてのアドレス００ｈから１７ｈに対応することと、を予め記憶している。）。
このようにして図４に示すような内容が、オフセット補正値メモリ２１に記憶される。
【００３１】
以上のように、図３に示す内容がゲイン補正値メモリ２５に記憶され、かつ図４に示す内容がオフセット補正値メモリ２１に記憶されている状態が形成され、該状態において、図１に示す装置が、ＣＰＵからの出力命令に応じてアナログ信号を出力コネクタ８１から出力する動作について以下説明する。
ここではＣＰＵからの出力命令値「ＦＦＦｈ」（なお、「ＦＦＦｈ」とは１６進数で４０９５を意味している。）を受け、ｃｈ２（第２Ｄ／Ａコンバータと第２レベル変換装置によって構成される信号回路）を用いて、０〜３０ｍＡ（レンジｃ）のアナログ信号を出力コネクタ８１から出力することを例にとり具体的に説明する。
なお、図８は、第１マルチプレクサ４１の入出力と、第２マルチプレクサ４３の入出力と、第３マルチプレクサ４５との入出力と、引き算器３１の出力と、掛け算器３３の出力と、足し算器３５の出力と、第２Ｄ／Ａコンバータの出力と、の時間変化を示した図である。以下、図８を適宜参照しつつ、出力動作を説明する。また、図８においては、矢印Ｔにより時間の流れを示し（時間経過に伴って、図８中では右方向へ行く。）、信号レベルを矢印Ｌ方向への上下（矢印Ｌ方向（即ち、図８中、上方向）がハイ（高）レベル方向を示し、矢印Ｌ方向とは逆方向（即ち、図８中、下方向）がロウ（低）レベル方向を示している。）にて示している。
【００３２】
まず、ＣＰＵが、バス５１を通じてレンジ設定レジスタ１９のｃｈ２の記憶領域に「２」を書き込み記憶させる。なお、レンジ設定レジスタ１９は、ｃｈ１〜ｃｈ８の８個の独立した記憶領域を有しており、各記憶領域には０、１及び２のいずれかがＣＰＵにより書き込める（上書き）ようになっている。また、これらの各記憶領域に書き込まれる０、１及び２は、それぞれレンジａ（出力コネクタ８１からの出力がー３０〜＋３０ｍＡ）、レンジｂ（出力コネクタ８１からの出力が０〜１５ｍＡ）及びレンジｃ（出力コネクタ８１からの出力が０〜３０ｍＡ）にそれぞれ対応している。従って、上記のようにレンジ設定レジスタ１９のｃｈ２の記憶領域に「２」を書き込むことは、ｃｈ２（第２Ｄ／Ａコンバータと第２レベル変換装置によって構成される信号回路）からの出力が、０〜３０ｍＡ（レンジｃ）になるように設定することを意味する。
【００３３】
次いで、ＣＰＵが、バス５１を通じて指令値レジスタ２９のｃｈ２の記憶領域に出力命令値「ＦＦＦｈ」（前述のように、「ＦＦＦｈ」とは１６進数で４０９５を意味している。）を書き込み記憶させる。なお、指令値レジスタ２９は、レンジ設定レジスタ１９と同様、ｃｈ１〜ｃｈ８の８個の独立した記憶領域を有しており、各記憶領域には出力命令値がＣＰＵにより書き込める（上書き）ようになっている。このように指令値レジスタ２９のｃｈ２の記憶領域に出力命令値「ＦＦＦｈ」を書き込み記憶させることは、ｃｈ２（第２Ｄ／Ａコンバータと第２レベル変換装置によって構成される信号回路）により出力命令値「ＦＦＦｈ」に応じたアナログ信号を出力コネクタ８１から出力することを意味する。
【００３４】
上述のようにｃｈ２の記憶領域に「２」（レンジｃを意味する）を書き込み記憶したレンジ設定レジスタ１９は、書き込まれた記憶領域「ｃｈ２」及びその内容「２」を示す信号を、タイミング生成部１５と第２レベル変換装置（レベル変換装置７１のうちｃｈ２を構成するもの）とへ並列的に送信する（なお、記憶領域「ｃｈ２」及びその内容「２」を示す信号を受信した第２レベル変換装置は、内容「２」を記憶しておく。）。
レンジ設定レジスタ１９から記憶領域「ｃｈ２」及び内容「２」を示す信号を受信したタイミング生成部１５は、第１マルチプレクサ４１と第２マルチプレクサ４３とにこれら記憶領域「ｃｈ２」及び内容「２」（レンジｃを意味する）を示す信号を送信する（図８中、（イ））と共に、第３マルチプレクサ４５に記憶領域「ｃｈ２」を示す信号を送信する（図８中、（ロ））。
【００３５】
タイミング生成部１５から記憶領域「ｃｈ２」及び内容「２」（レンジｃを意味する）を示す信号を受信した第１マルチプレクサ４１は、オフセット補正値メモリ２１が記憶しているオフセット補正値のうち「ｃｈ２」及び内容「２」（レンジｃ）に該当するオフセット補正値（図４中ではアドレス１１ｈに記憶されたオフセット補正値。以下、「ｓ１」という。）を読み出し、該読み出したオフセット補正値ｓ１を引き算器３１と足し算器３５とに並列的に送信する（図８中、（ハ））。
同様に、タイミング生成部１５から記憶領域「ｃｈ２」及び内容「２」（レンジｃを意味する）を示す信号を受信した第２マルチプレクサ４３は、ゲイン補正値メモリ２５が記憶しているゲイン補正値のうち「ｃｈ２」及び内容「２」（レンジｃ）に該当するゲイン補正値（図３中ではアドレス１１ｈに記憶されたゲイン補正値。以下、「ｒ１」という。）を読み出し、該読み出したゲイン補正値ｒ１を引き算器３１に送信する（図８中、（ニ））。
そして、タイミング生成部１５から記憶領域「ｃｈ２」を示す信号を受信した第３マルチプレクサ４５は、指令値レジスタ２９のｃｈ２の記憶領域に記憶されている出力命令値「ＦＦＦｈ」を読み出し、該読み出した出力命令値「ＦＦＦｈ」を掛け算器３３に送信する（図８中、（ホ））。
【００３６】
第１マルチプレクサ４１から送信されたオフセット補正値ｓ１を引き算器３１は受信し、第２マルチプレクサ４３から送信されたゲイン補正値ｒ１を引き算器３１は受信する。
そして、引き算器３１は、これら受信したゲイン補正値ｒ１からオフセット補正値ｓ１を減じる計算を行い、計算結果（ｒ１ーｓ１）を掛け算器３３に向けて出力する（図８中、（ヘ））。なお、この計算結果（ｒ１ーｓ１）は、処理式Ｑ＝ｐ×（ＲーＳ）＋ＳにおいてＲ＝ｒ１、Ｓ＝ｓ１、ｐ＝出力命令値「ＦＦＦｈ」とするときの（ＲーＳ）の部分の計算に該当する。
【００３７】
引き算器３１からの計算結果（ｒ１ーｓ１）は掛け算器３３により受信されると共に、上述した第３マルチプレクサ４５から送信された出力命令値「ＦＦＦｈ」も掛け算器３３により受信される。
これら計算結果（ｒ１ーｓ１）及び出力命令値「ＦＦＦｈ」を受信した掛け算器３３は、これら両者を乗じる演算（掛け算）を行い、その計算結果（ｒ１ーｓ１）×「ＦＦＦｈ」を足し算器３５に送信する（図８中、（ト））。この計算結果（ｒ１ーｓ１）×「ＦＦＦｈ」は、処理式Ｑ＝ｐ×（ＲーＳ）＋ＳにおいてＲ＝ｒ１、Ｓ＝ｓ１、ｐ＝出力命令値「ＦＦＦｈ」とするときのｐ×（ＲーＳ）の部分の計算に該当する。
なお、１２ｂｉｔと１２ｂｉｔとの掛け算を行うと、その計算結果は２４ｂｉｔになるので、計算結果の上位１２ｂｉｔを計算結果として掛け算器３３は足し算器３５に送信する。以下、掛け算器３３から足し算器３５への出力をｖ１とする。
【００３８】
第１マルチプレクサ４１から送信されたオフセット補正値ｓ１を足し算器３５は受信し、そして掛け算器３３から送信された出力ｖ１を足し算器３５は受信する。
これらオフセット補正値ｓ１及び出力ｖ１を受信した足し算器３５は、これら両者を加える演算（足し算）を行い、その計算結果（ｓ１＋ｖ１）をＤ／Ａコンバータ６１へ出力する（図８中、（チ））。この計算結果（ｓ１＋ｖ１）は、処理式Ｑ＝ｐ×（ＲーＳ）＋ＳにおいてＲ＝ｒ１、Ｓ＝ｓ１、ｐ＝出力命令値「ＦＦＦｈ」とするときのｐ×（ＲーＳ）＋Ｓの部分の計算に該当する。
そして、計算結果（ｓ１＋ｖ１）がＤ／Ａコンバータ６１へ出力（図８中、（チ））された後、タイミング生成部１５は、Ｄ／Ａコンバータ６１のうち第２Ｄ／Ａコンバータへ計算結果（ｓ１＋ｖ１）を入力するよう命令する。具体的には、タイミング生成部１５は、Ｄ／Ａコンバータ６１を構成する第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈの８個に発信する書き込み信号のいずれもをハイレベル（書き込み禁止）に保つことで該８個全てに入力不可の命令を継続して出し続けているが、このうちｃｈ２を構成する第２Ｄ／Ａコンバータへの書き込み信号をロウレベル（書き込み許容）にすることで、タイミング生成部１５は第２Ｄ／Ａコンバータへ計算結果（ｓ１＋ｖ１）を入力させる（第２Ｄ／Ａコンバータが計算結果（ｓ１＋ｖ１）を入力した後、タイミング生成部１５は、第２Ｄ／Ａコンバータへの書き込み信号を再びハイレベル（書き込み禁止）に戻す。）。
以上のようにして、処理式Ｑ＝ｐ×（ＲーＳ）＋Ｓにおいて、Ｒ＝ｒ１、Ｓ＝ｓ１、ｐ＝出力命令値「ＦＦＦｈ」のときの処理済命令Ｑ１（＝「ＦＦＦｈ」×（ｒ１ーｓ１）＋ｓ１）を第２Ｄ／Ａコンバータへ出力することができる。
【００３９】
その後、処理済命令Ｑ１（＝（ｓ１＋ｖ１）＝「ＦＦＦｈ」×（ｒ１ーｓ１）＋ｓ１）を受信した第２Ｄ／Ａコンバータは、デジタル信号Ｑ１をアナログ信号Ｑ１Ａに変換し、アナログ信号Ｑ１Ａを第２レベル変換装置へ出力する（図８中、（リ））。
第２レベル変換装置は、指定されたレンジ（ここではレンジｃ）に応じた出力レベル（ここでは０〜３０ｍＡ）に変換した後、出力レベルが変換されたアナログ信号を出力コネクタ８１から出力する。なお、第２レベル変換装置は、前述したように、レンジ設定レジスタ１９から受信した記憶領域「ｃｈ２」及びその内容「２」（レンジｃを示す）を示す信号のうち内容「２」（レンジｃを示す）を記憶しているので、この内容「２」からレンジｃが指定されていることを知り、レンジｃに応じた出力レベル（ここでは０〜３０ｍＡ）に変換する。
【００４０】
最後に、本装置１１が、ＣＰＵからの出力命令ｐを受信し、処理式Ｑ＝ｐ×（ＲーＳ）＋Ｓを用いて処理済命令Ｑを算出する処理について簡単に説明する。例として、ここでは本装置１１による処理を行わず、ＣＰＵからの出力命令ｐをそのままｃｈ２（第２Ｄ／Ａコンバータと第２レベル変換装置によって構成される信号回路）に入力した際にｃｈ２から出力される未処理出力データ（未処理デジタルデータｐを第２Ｄ／Ａコンバータが変換したアナログデータに基づく出力データである未処理出力データ）は、図１０の実線Ｄ（未処理特性線）にて示されるものとする。この出力命令ｐを本装置１１が処理式を用いて処理済命令Ｑに変換し、処理済命令Ｑをｃｈ２（第２Ｄ／Ａコンバータ及び第２レベル変換装置）に入力した際にｃｈ２から出力される処理実行出力データ（図１０中の縦軸値）と、本装置１１に入力される出力命令ｐが意味する真のアナログデータである目標データ（図１０中の横軸値）と、の関係が図１０中の点線Ｃ（点線Ｃは、縦軸値ｄｐ＝横軸値ｄｔを示しており、ＣＰＵからの出力命令ｐが意味する真のアナログデータである目標データそのままの処理実行出力データがｃｈ２から出力される理想的な関係を示している。）になるように出力命令ｐを本装置１１は処理する。
【００４１】
図９は、ＣＰＵから本装置１１に入力される出力命令ｐが意味する真のアナログデータである目標データＪを横軸にとり、出力命令ｐを本装置１１が処理式を用いて処理して得た処理済命令Ｑが意味するアナログデータＫを縦軸にとったグラフである。図９中、縦軸値Ｋと横軸値Ｊとが一致する関係を示す線分を点線Ｆ（Ｋ＝Ｊ）により示し、出力命令ｐが意味する真のアナログデータと出力命令ｐから本装置１１が得た処理済命令Ｑが意味するアナログデータとの関係を示す線分を実線Ｇにより示した。
なお、図９は、ｃｈ２が図１０の実線Ｄのような誤差を生じる場合、出力命令ｐを本装置１１が処理式を用いて処理することで、ｃｈ２からの出力を図１０中の点線Ｃに従ったものになるようにするための目標データＪと処理済命令Ｑが意味するアナログデータＫとを示すグラフである。
【００４２】
もし、ＣＰＵからの出力命令ｐをそのままｃｈ２に入力した際にｃｈ２から出力される未処理出力データが図１０の点線Ｃ（誤差なし）にて示されれば、本装置１１は出力命令ｐをそのまま処理済命令Ｑ（＝ｐ。図９中、点線Ｆにて示す関係であり、何らの処理も要さない。）としてｃｈ２に入力すれば、出力命令ｐが意味する真のアナログデータである目標データそのままの処理実行出力データがｃｈ２から出力される（図９中でＫ＝Ｊであり、図１０においてもｄｐ＝ｄｔ。）。
ところが実際には、ＣＰＵからの出力命令ｐをそのままｃｈ２に入力した際にｃｈ２から出力される未処理出力データは、図１０の実線Ｄ（誤差あり）にて示されるので、図１０中の点線Ｃになるように出力命令ｐを本装置１１は処理する。具体的には、図１０において、実線Ｄが示す縦軸値が点線Ｃが示す縦軸値よりも大きい領域（具体的には、図１０中、実線Ｄと点線Ｃとの交点よりも左側のｄｔが小さい領域）においては、図９に示すように処理済命令Ｑが意味するアナログデータＫが小さくなるようにして該領域中で図１０中の点線Ｃに従ってｃｈ２が出力するようにしている。そして、図１０において、実線Ｄが示す縦軸値が点線Ｃが示す縦軸値よりも小さい領域（具体的には、図１０中、実線Ｄと点線Ｃとの交点よりも右側のｄｔが大きい領域）においては、図９に示すように処理済命令Ｑが意味するアナログデータＫが大きくなるようにして該領域中で図１０中の点線Ｃに従ってｃｈ２が出力するようにしている。
このように図１０中の点線Ｃに従ってｃｈ２が出力するように、本装置１１は、出力命令ｐを処理式Ｑ＝ｐ×（ＲーＳ）＋Ｓを用いて処理済命令Ｑを算出するようにしている（このための定数Ｒ及びＳが不揮発性メモリ１３に記憶されている。）。そして、前述のように、各ｃｈそれぞれについて各レンジ（レンジａ、レンジｂ及びレンジｃ）に用いるべき定数Ｒ及びＳが不揮発性メモリ１３に記憶されている。
【００４３】
なお、具体的な処理例として、ｃｈ２が図１０の実線Ｄのような誤差を生じる場合、出力命令ｐを本装置１１が処理式を用いて処理してｃｈ２からの出力を図１０中の点線Ｃに従ったものになるようにすることを挙げておく。
ここに図１０の点線Ｃ（誤差なし）は、出力命令ｐが意味する真のアナログデータである目標データ（ｄｔ）が０００ｈ（１２ｂｉｔ）のときｃｈ２からの出力が０ｍＡであり、目標データ（ｄｔ）がＦＦＦｈ（１２ｂｉｔ）のときｃｈ２からの出力が２０ｍＡであることを示しているものとする。そして、図１０の実線Ｄは、ｃｈ２からの出力が０ｍＡとなる目標データ（ｄｔ）が０２８ｈ（１２ｂｉｔ）であり、ｃｈ２からの出力が２０ｍＡとなる目標データ（ｄｔ）がＦＤ７ｈ（１２ｂｉｔ）であることを示しているとすると、処理式Ｑ＝ｐ×（ＲーＳ）＋Ｓにおける定数Ｒ及びＳはＲ＝ＦＤ７ｈ及びＳ＝０２８ｈとなる。
従って、例えば、目標データＪ＝０００ｈ（１２ｂｉｔ）であれば、処理済命令Ｑ＝０００ｈ×（ＦＤ７ｈー０２８ｈ）＋０２８ｈ＝０２８ｈとなる。
また、例えば、目標データＪ＝８００ｈ（１２ｂｉｔ）であれば、処理済命令Ｑ＝８００ｈ×（ＦＤ７ｈー０２８ｈ）＋０２８ｈ＝７ＦＦｈとなる。
そして、例えば、目標データＪ＝ＦＦＦｈ（１２ｂｉｔ）であれば、処理済命令Ｑ＝ＦＦＦｈ×（ＦＤ７ｈー０２８ｈ）＋０２８ｈ＝ＦＤ６ｈとなる。
なお、上記した「０００ｈ×（ＦＤ７ｈー０２８ｈ）」、「８００ｈ×（ＦＤ７ｈー０２８ｈ）」及び「ＦＦＦｈ×（ＦＤ７ｈー０２８ｈ）」の部分は、１２ｂｉｔ×１２ｂｉｔ＝２４ｂｉｔとなるので、結果の上位１２ｂｉｔを用いて足し算を行う。
なお、ここではｃｈ２を例にとって説明したが、他のｃｈについてもこれと同様の処理がなされる。
また、上記の実施例では、出力命令ｐに応じた電流を出力する例を説明したが、これと同様に出力命令ｐに応じた電圧を出力するようにして良いことは言うまでもない。
【００４４】
以上説明したように、本装置１１は、デジタルデータ（ＣＰＵからの出力命令ｐ）をアナログデータに変換するＤ／Ａ変換装置たるＤ／Ａコンバータ６１に入力されるデジタルデータを処理するデータ処理装置であって、該デジタルデータ（ＣＰＵからの出力命令ｐ）が意味する真のアナログデータである目標データに、該Ｄ／Ａ変換装置たるＤ／Ａコンバータ６１が変換したアナログデータ（Ｄ／Ａコンバータ６１からレベル変換装置７１へ出力されるアナログデータ）に基づく出力データ（レベル変換装置７１から出力されるアナログデータ）である処理実行出力データを、近づけるように該デジタルデータ（ＣＰＵからの出力命令ｐ）を処理するものである、ハードウエアにより構成されるデータ処理装置である。
そして、本装置１１においては、目標データを横軸にとると共にＤ／Ａ変換装置が変換したアナログデータに基づく出力データを縦軸にとったグラフである特性グラフ（図１０）において、目標データと該目標データに対応する処理実行出力データとの関係を示す処理済み特性線が、横軸値と縦軸値とが一致する関係を示す理想線分（図１０の点線Ｃ）に近づくようデジタルデータ（ＣＰＵからの出力命令ｐ）を処理する。なお、ここでは上述のように、出力命令ｐを本装置１１が処理式を用いて処理済命令Ｑに変換し、処理済命令Ｑをｃｈ２（第２Ｄ／Ａコンバータ及び第２レベル変換装置）に入力した際にｃｈ２から出力される処理実行出力データ（図１０中の縦軸値）と、本装置１１に入力される出力命令ｐが意味する真のアナログデータである目標データと、の関係が図１０中の点線Ｃになるように出力命令ｐを本装置１１は処理する。
【００４５】
本装置１１においては、本装置１１が処理していないデジタルデータである未処理デジタルデータ（ＣＰＵからの出力命令ｐ）と、該未処理デジタルデータ（ＣＰＵからの出力命令ｐ）を前記Ｄ／Ａ変換装置たるＤ／Ａコンバータ６１が変換したアナログデータに基づく出力データ（レベル変換装置７１から出力されるアナログデータ）である未処理出力データと、の関係を示す未処理特性線（図１０中、実線Ｄ）を、前記特性グラフ（図１０）上において回転（ここでは傾きを変える）及び／又は平行移動（ここでは切片を変える）させることで前記処理済み特性線（前述のように、図１０において点線Ｃに一致する。）に重なるように処理する（なお、ここでは回転（傾きを変える）と平行移動（切片を変える）との両方を行っている。）。
そして、ここでは前記未処理特性線（図１０中、実線Ｄ）が略線分により示されるものであり、前記回転及び／又は平行移動の量が、前記未処理特性線（図１０中、実線Ｄ）と理想線分（図１０中、点線Ｃ）との傾き及び／又は切片の違いに基づき決定される（なお、ここでは回転及び平行移動の量が、実線Ｄと点線Ｃとの傾き及び切片の違いに基づき決定されている。）。
【００４６】
本装置１１は、前記処理の条件（ゲイン補正値とオフセット補正値）を記憶する記憶手段（ここでは不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５とにより構成される。）と、該記憶手段（不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５）が記憶した処理条件（ゲイン補正値とオフセット補正値）を取得する対象条件取得手段（ここでは第１マルチプレクサ４１と第２マルチプレクサ４３とにより構成される。）と、該対象条件取得手段（第１マルチプレクサ４１と第２マルチプレクサ４３）が該取得した処理条件に従ってデジタルデータを処理する演算手段（ここでは引き算器３１と掛け算器３３と足し算器３５とにより構成される。）と、を備えてなり、該記憶手段（不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５）が、前記傾きの違いによる処理条件を記憶する傾き処理条件記憶手段たるゲイン補正値メモリ２５と、前記切片の違いによる処理条件を記憶する切片処理条件記憶手段たるオフセット補正値メモリ２１と、を有する。
【００４７】
本装置１１は、少なくとも２以上の前記Ｄ／Ａ変換装置（ここでは第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈの８個）に処理済デジタルデータを出力するものであり、各Ｄ／Ａ変換装置（ここでは第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈのそれぞれ）に対応して前記処理の条件を記憶する記憶領域を有する記憶手段（不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５とは、第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈに相当するｃｈ１〜ｃｈ８に対応して処理条件（ゲイン補正値とオフセット補正値）を記憶する記憶領域を有している。）と、少なくとも２以上の前記Ｄ／Ａ変換装置（第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈ）のうち対象とする前記Ｄ／Ａ変換装置を特定する変換装置特定データ（ＣＰＵが、バス５１を通じてレンジ設定レジスタ１９のｃｈ２の記憶領域に書き込む「２」が該当する。即ち、ＣＰＵが、バス５１を通じて０、１及び２のいずれかをレンジ設定レジスタ１９のｃｈ１〜ｃｈ８の８個の独立した記憶領域に書き込むが、この０、１及び２のいずれかがレンジ設定レジスタ１９のｃｈ１〜ｃｈ８のいずれに書き込まれたかが、対象とする前記Ｄ／Ａ変換装置を特定する変換装置特定データに該当する。）を受け付ける変換装置特定データ受付手段たるレンジ設定レジスタ１９と、該変換装置特定データ受付手段たるレンジ設定レジスタ１９により受け付けられた変換装置特定データ（０、１及び２のいずれかがレンジ設定レジスタ１９のｃｈ１〜ｃｈ８のいずれに書き込まれたか）に対応する前記Ｄ／Ａ変換装置（上述のように、２がレンジ設定レジスタ１９のｃｈ２に書き込まれた場合には、ｃｈ２）の処理条件（ゲイン補正値とオフセット補正値）を該記憶手段が記憶した処理条件から取得する対象条件取得手段（第１マルチプレクサ４１と第２マルチプレクサ４３とが構成し、第１マルチプレクサ４１は、オフセット補正値メモリ２１が記憶しているオフセット補正値のうち「ｃｈ２」及び内容「２」（レンジｃ）に該当するオフセット補正値を読み出し取得し、第２マルチプレクサ４３は、ゲイン補正値メモリ２５が記憶しているゲイン補正値のうち「ｃｈ２」及び内容「２」（レンジｃ）に該当するゲイン補正値を読み出し取得する。）と、該対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する演算手段（引き算器３１と掛け算器３３と足し算器３５）と、を備えてなる。
【００４８】
本装置１１は、前記Ｄ／Ａ変換装置のうち少なくとも１のもの（ここでは第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈの８個）により変換されたアナログデータが、異なる複数のレンジ（ここではレンジａ（ー３０〜＋３０ｍＡ）、レンジｂ（０〜１５ｍＡ）、レンジｃ（０〜３０ｍＡ））にあわせて処理実行出力データ（レベル変換装置７１から出力されるアナログデータ）とされるものであり、該少なくとも１のもの（第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈ）に関し異なる複数のレンジ（レンジａ、レンジｂ、レンジｃ）に対応して前記処理の条件（ゲイン補正値とオフセット補正値）を記憶する記憶領域を有する記憶手段（不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５とは、第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈに関しレンジａ、レンジｂ、レンジｃに対応して処理条件（ゲイン補正値とオフセット補正値）を記憶する記憶領域を有している。）と、該少なくとも１のもの（第１Ｄ／Ａコンバータ６１ａから第８Ｄ／Ａコンバータ６１ｈ）に関し異なる複数のレンジ（レンジａ、レンジｂ、レンジｃ）のうち対象とするレンジを特定するレンジ特定データ（ＣＰＵが、バス５１を通じてレンジ設定レジスタ１９のｃｈ２の記憶領域に書き込む「２」が該当する。即ち、ＣＰＵが、バス５１を通じてレンジ設定レジスタ１９のｃｈ１〜ｃｈ８のいずれかに書き込む０、１及び２のいずれが書き込まれたかが、対象とするレンジを特定するレンジ特定データに該当する。上述のように、２がレンジ設定レジスタ１９のｃｈ２に書き込まれた場合には、書き込まれた「２」（レンジｃを意味する）が該当する。）を受け付けるレンジ特定データ受付手段たるレンジ設定レジスタ１９と、該レンジ特定データ受付手段たるレンジ設定レジスタ１９により受け付けられたレンジ特定データ（レンジ設定レジスタ１９のｃｈ１〜ｃｈ８に書き込まれる０、１又は２）に対応する処理条件（ゲイン補正値とオフセット補正値）を該記憶手段が記憶した処理条件から取得する対象条件取得手段（第１マルチプレクサ４１と第２マルチプレクサ４３とが構成し、第１マルチプレクサ４１は、オフセット補正値メモリ２１が記憶しているオフセット補正値のうち「ｃｈ２」及び内容「２」（レンジｃ）に該当するオフセット補正値を読み出し取得し、第２マルチプレクサ４３は、ゲイン補正値メモリ２５が記憶しているゲイン補正値のうち「ｃｈ２」及び内容「２」（レンジｃ）に該当するゲイン補正値を読み出し取得する。）と、該対象条件取得手段が該取得した処理条件に従ってデジタルデータを処理する演算手段（引き算器３１と掛け算器３３と足し算器３５）と、を備えてなる。
【００４９】
このように本装置１１によれば、出力レンジ（レンジａ、レンジｂ、レンジｃ）のそれぞれに対して処理条件（ゲイン補正値とオフセット補正値）を持たせ演算する処理をすることにより、全ての出力レンジ（レンジａ、レンジｂ、レンジｃ）で高精度な誤差補正が可能となる（従来から存した図１１や図１２のような技術では、各出力レンジ毎に誤差補正機能を持たせるか、誤差補正の精度が低いことを容認するしかない。）。
また、本装置１１に含まれる不揮発性メモリ１３とオフセット補正値メモリ２１とゲイン補正値メモリ２５とに処理条件（ゲイン補正値とオフセット補正値）を記憶させるので、本装置１１の故障等により本装置１１を交換しても精度が維持されたまま動作することができる。
そして、従来の技術に比して、Ｄ／Ａ変換装置（Ｄ／Ａコンバータ）を用いてデジタルデータ（Ｄ）をアナログデータ（Ａ）に変換する際に生じる誤差を、温度変化による誤差補正精度の低下が小さくコストアップを最小限に抑えつつ補正することができる。
【図面の簡単な説明】
【００５０】
【図１】一例の本発明のデータ処理装置（本装置）を示すブロック図である。
【図２】不揮発性メモリの記憶内容の一例を模式的に示す図である。
【図３】ゲイン補正値メモリの記憶内容の一例を模式的に示す図である。
【図４】オフセット補正値メモリの記憶内容の一例を模式的に示す図である。
【図５】不揮発性メモリとオフセット補正値メモリとゲイン補正値メモリとタイミング生成部との拡大詳細図である。
【図６】タイミング生成部が発する信号の変化を示す図である。
【図７】タイミング生成部が発する信号の変化を示す図である。
【図８】第１マルチプレクサの入出力と第２マルチプレクサの入出力と第３マルチプレクサの入出力と引き算器の出力と掛け算器の出力と足し算器の出力と第２Ｄ／Ａコンバータの出力との時間変化を示した図である。
【図９】ＣＰＵから本装置に入力される出力命令が意味する真のアナログデータである目標データＪを横軸にとり、出力命令を本装置が処理式を用いて処理して得た処理済命令が意味するアナログデータＫを縦軸にとったグラフである。
【図１０】デジタルデータが意味する真のアナログデータである目標データｄｔと、Ｄ／Ａ変換装置が変換したアナログデータに基づく出力データｄｐと、を示す図である。
【図１１】Ｄ／Ａ変換装置に誤差補正のための可変抵抗器を付加した従来からの回路の一例を示す図である。
【図１２】複数の出力レンジに対応可能な、Ｄ／Ａ変換装置に誤差補正のための可変抵抗器を付加した従来からの回路の一例を示す図である。
【符号の説明】
【００５１】
１１          本装置
１３          不揮発性メモリ
１５          タイミング生成部
１７          ＦＰＧＡ
１９          レンジ設定レジスタ
２１          オフセット補正値メモリ
２５          ゲイン補正値メモリ
２９          指令値レジスタ
３１          引き算器
３３          掛け算器
３５          足し算器
４１          第１マルチプレクサ
４３          第２マルチプレクサ
４５          第３マルチプレクサ
５１          バス
６１、６１ａ、６１ｈ  Ｄ／Ａコンバータ
７１、７１ａ、７１ｈ  レベル変換装置
８１          出力コネクタ
１０１          デジタルデータ
１０３          Ｄ／Ａ変換装置（Ｄ／Ａコンバータ）
１０５          アナログデータ
１０７          抵抗器
１０９          オペアンプ
１０９ｐ        出力
１１１          第１可変抵抗器
１１３          固定抵抗器
１２１          バイパス回路
１２３          第２可変抵抗器
１２５          固定抵抗器
１３１、１３３、１３５  分岐回路
１３１ｒ        第１固定抵抗器
１３１ｓ        第１スイッチ
１３３ｒ        第２固定抵抗器
１３３ｓ        第２スイッチ
１３５ｒ        第３固定抵抗器
１３５ｓ        第３スイッチ
【図１】
2006279580.tif 000003
【図２】
2006279580.tif 000004
【図３】
2006279580.tif 000005
【図４】
2006279580.tif 000006
【図５】
2006279580.tif 000007
【図６】
2006279580.tif 000008
【図７】
2006279580.tif 000009
【図８】
2006279580.tif 000010
【図９】
2006279580.tif 000011
【図１０】
2006279580.tif 000012
【図１１】
2006279580.tif 000013
【図１２】
2006279580.tif 000014