(57)【要約】【課題】  入力信号のスルーレートを可変して、出力パルスのデューティ比を変える。【解決手段】  制御信号に応じて入力信号のスルーレートを可変する第１のインバータ２１と、第１のインバータから出力されたパルス信号を反転する第２のインバータ２２と、第２のインバータ出力からのパルス信号のレベルを平均化する積分器と、記積分器からの出力信号と基準値を比較し、比較結果に応じて制御信号を前記第１のインバータに出力する増幅器２６とを有し、制御信号に応じてスルーレートを可変し、第２のインバータから出力されるパルス波形のデューティ比を可変する。【選択図】図１
2006345405.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に応じて入力信号のスルーレートを可変する第１のインバータと、
前記第１のインバータから出力されたパルス信号を反転する第２のインバータと、
前記第２のインバータ出力からのパルス信号のレベルを平均化する積分器と、
前記積分器からの出力信号と基準値を比較し、比較結果に応じて前記制御信号を前記第１のインバータに出力する増幅器と
を有する
デューティ比可変回路。
【請求項２】
前記第１のインバータは可変抵抗器を有し、該可変抵抗器の抵抗値を前記制御信号により可変する
請求項１記載のデューティ比可変回路。
【請求項３】
前記デューティ比可変回路はさらに、前記第２のインバータと前記積分器の間にフィルターを有する
請求項１記載のデューティ比可変回路。
【請求項４】
前記フィルターは集積回路内に形成され、前記積分器は前記集積回路の外部に形成された
請求項３記載のデューティ比可変回路。
【請求項５】
アナログ信号が比較器で基準値と比較されて比較結果をデューティ比可変回路から出力されるクロックに同期してラッチ回路でディジタル信号に変換された後エンコードされディジタル信号を出力するＡＤ変換回路であって、
前記クロックを出力するデューティ比可変回路は、
制御信号に応じて入力信号のスルーレートを可変する第１のインバータと、
前記第１のインバータから出力されたパルス信号を反転する第２のインバータと、
前記第２のインバータ出力からのパルス信号のレベルを平均化する積分器と、
前記積分器からの出力信号と基準値を比較し、比較結果に応じて前記制御信号を前記第１のインバータに出力する増幅器と
を有する
ＡＤ変換回路。
【請求項６】
前記第１のインバータは可変抵抗器を有し、該可変抵抗器の抵抗値を前記制御信号により可変する
請求項５記載のＡＤ変換回路。
【請求項７】
前記デューティ比可変回路はさらに、前記第２のインバータと前記積分器の間にフィルターを有する
請求項５記載のＡＤ変換回路。
【請求項８】
前記フィルターは集積回路内に形成され、前記積分器は前記集積回路の外部に形成された
請求項７記載のＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デューティ比可変回路およびこれを用いたＡＤ変換回路に関し、たとえばデューティ比が異なるパルス入力信号またはＳｉｎｅ（正弦波；サイン波）波形などの入力信号から任意のデューティ比のパルス信号を発生する。
【背景技術】
【０００２】
従来例のデューティ比（Ｄｕｔｙ  Ｒａｔｉｏ）可変回路において、あらかじめ、受信装置で必要とするクロック信号の２倍の周波数の信号を送出側装置から出力させ、受信側装置において、そのクロック信号の２倍の周波数を分周して使用することにより、伝送路上での波形崩れを無視することができるようにしている（特許文献１）。
送出装置は、受信装置に対してクロックの２倍の周波数を送出する必要があるため、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）の特性が悪くなるという問題がある。また、送出側装置と受信側装置との間の対応関係が必要となるため、送出側装置が受信装置と仕様が異なる製品である場合は、適用できないという問題がある。
【０００３】
また他の従来例において、受信側装置がＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備え、このＰＬＬ回路を使用して、受信側装置内で発振させた精度の高いクロック信号に基づいて、外部からクロック信号に同期させて使用したものがある。
受信側装置がＰＬＬ回路を使用することから最も高い精度のクロック信号を得ることが期待できるが、ＰＬＬ回路に使用する電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ）のコストが非常に高いという問題がある。また、回路が複雑になりやすく、大きな基板面積を必要とする問題がある。
【０００４】
さらに他の従来例として、伝送線路上での歪みの範囲を規定して、大きなマージンをとって設計していた。
しかしこのようにマージンを大きくとると、設計の自由度が低くなり、設計が困難になる。また、送出側装置の特性や伝送路の特性が既知の場合にしか適用できず、送出側装置に設計変更が生じた場合に受信側装置の特性が大きく影響を受けてしまう問題がる。
【特許文献１】特開２００５−６１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
入力信号のデューティ比が異なるパルス波形または正弦波などを、任意のデューティ比をもつパルス波形に変換する。またこの所定のデューティ比をもつパルス波形をＡＤ変換回路などにクロックとして供給し、安定した高速動作ができるようにする。
【課題を解決するための手段】
【０００６】
本発明のデューティ比可変回路は、制御信号に応じて入力信号のスルーレートを可変する第１のインバータと、前記第１のインバータから出力されたパルス信号を反転する第２のインバータと、前記第２のインバータ出力からのパルス信号のレベルを平均化する積分器と、前記積分器からの出力信号と基準値を比較し、比較結果に応じて前記制御信号を前記第１のインバータに出力する増幅器とを有する。
本発明のデューティ比可変回路を用いたＡＤ（アナログ／ディジタル）変換回路は、アナログ信号が比較器で基準値と比較されて比較結果をデューティ比可変回路から出力されるクロックに同期してラッチ回路でディジタル信号に変換された後エンコードされディジタル信号を出力するＡＤ変換回路であって、前記クロックを出力するデューティ比可変回路は、制御信号に応じて入力信号のスルーレートを可変する第１のインバータと、前記第１のインバータから出力されたパルス信号を反転する第２のインバータと、前記第２のインバータ出力からのパルス信号のレベルを平均化する積分器と、前記積分器からの出力信号と基準値を比較し、比較結果に応じて前記制御信号を前記第１のインバータに出力する増幅器とを有する。
【発明の効果】
【０００７】
デューティ比可変回路およびこれを用いたＡＤ変換回路は、外部から供給されたクロック信号、特に高周波で主に用いられる正弦波、小振幅のクロック信号に対し、出力波形に直接帰還をかけ、デューティ比を自動調整する。また、デューティ比を任意に設定できるようにすることができ、さらにＥＭＩの特性を損なうことがなく、安定したデューティ比の任意自動調整を実現することができる。
【発明を実施するための最良の形態】
【０００８】
図１に実施形態例であるデューティ比可変回路１０の回路構成を示す。
図１に示すデューティ比可変回路１０は、アンプ（ＡＭＰ）１（１１）、ＲＳＦＦ（リセットセット・フリップ・フロップ）１２、ＶｔｈＣｏｎｔ（しきい値制御；またはスルーレート可変）インバータ２１、インバータ２２、ローパスフィルター（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ；ＬＰＦ）を構成する抵抗２３，キャパシタ２４、アンプ３（２６）で構成されている。
【０００９】
入力端子Ｔｉｎはアンプ（増幅器）１（１１）の入力端子に接続され、アンプ１（１１）の出力端子はＲＳＦＦ１２の入力に接続される。ＲＳＦＦ１２の出力はＶｔｈＣｏｎｔインバータ２１の入力に接続されている。ＶｔｈＣｏｎｔインバータ２１の出力はインバータ２２の入力端子に接続され、インバータ２２の出力端子は抵抗２３の一方の端子に接続される。抵抗２３の他方の端子はアンプ３（２６）の反転入力端子に接続されると共にキャパシタ２４の一方の端子に接続される。キャパシタ２４の他方の端子はＧＮＤ（グランド）に接続される。
アンプ３（２６）の非反転入力端子はしきい値（Ｖｔｈ）電圧発生回路２５に接続され、出力端子はＶｔｈＣｏｎｔインバータ２１の制御端子に接続される。
【００１０】
アンプ１（１１）はたとえば高周波増幅用のアンプで、入力端子ＴｉｎからたとえばＳｉｎ（サイン）波形または小信号の高周波信号が供給されると、増幅されて、たとえば“Ｈ”（ハイ）レベルは電源電圧（ＶＤＤ）、“Ｌ”（ロー）レベルはＧＮＤ（グランド；接地）の信号が出力される。
ＲＳＦＦ１２は、たとえばＮＡＮＤ回路を２個で構成し、Ｑ出力は他方のＸＲ（反転Ｒ；反転リセット）信号が入力されるＮＡＮＤ回路に出力され、ＸＱ（Ｑの反転出力）は一方ＸＳ（反転Ｒ；反転セット）信号が供給されるＮＡＮＤ回路の入力に出力される。
ＶｔｈＣｏｎｔインバータ２１はスルーレートを可変するように構成されたインバータで、たとえばＭＯＳデバイスで構成する場合は、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタ間に直列に可変抵抗などが接続されている。制御電圧をゲートに供給し可変抵抗の抵抗値を変えることにより、ＶｔｈＣｏｎｔインバータ２１がＯＮ（オン）またはＯＦＦ（オフ）動作する遷移期間に、出力波形の立下りまたは立下り時間を変えスルーレートを可変する。
インバータ２２はＶｔｈＣｏｎｔインバータ２１からスルーレートが可変された信号が供給され、しきい値以上になると入力信号（パルス）が反転され“Ｌ”レベルのパルスが出力され、またしきい値以下になると“Ｈ”レベルのパルス信号が出力される。
このスルーレートの異なる出力波形が、インバータ２２の固定されたしきい値に達した時反転動作し、出力波形の立ち上がり時間が１周期内で可変されデューティ比が変化する。
スルーレートの異なるパルス信号を所定のデューティ比のパルス波形が生成され、このパルス波形（信号）が出力端子Ｔｏｕｔとローパスフィルター（ＬＰＦ）に供給される。
ローパスフィルター（ＬＰＦ）は抵抗２３とキャパシタ２４で構成され、インバータ２２から供給されたパルス信号を積分し、１周期内でたとえば電圧を平均化してＤＣ（直流）電圧を出力する。
アンプ３（２６）はしきい値電圧発生回路２５から出力された基準電圧とＬＰＦから出力された積分されたＤＣ電圧とを比較し、その差を所定倍して制御電圧Ｖｄとして上述のＶｔｈＣｏｎｔインバータ２１の可変抵抗の制御端子に供給される。
アンプ３（２６）から出力される制御電圧ＶｄをＶｔｈＣｏｎｔインバータ２１に供給し、インバータ２２と積分器（抵抗２３，キャパシタ２４）とアンプ３（２６）で、しきい値電圧発生回路２５で設定されたしきい値Ｖｔｈと等しくなるように帰還がかかり、ＶｔｈＣｏｎｔインバータの可変抵抗値が周期毎に設定され、それに伴いＶｔｈＣｏｎｔインバータ２１のスルーレートが設定される。
【００１１】
次ぎに、デューティ比可変回路１０の動作について、図２に示す波形図を用いて説明する。
図２には、説明を分かり易くするため立下がり波形のスルーレートを可変した波形図を示してあるが、ＶｔｈＣｏｎｔインバータ２１の回路構成を一部変更することにより、立ち上がり波形のスルーレートを可変するように設定することができる。
【００１２】
入力端子Ｔｉｎにたとえば１ＧＨｚの高周波クロックまたは正弦波の入力信号Ｖｉが供給されると、アンプ１（１１）で増幅され、たとえば０Ｖから電源電圧（ＶＤＤ）を振幅とした波形が生成される。アンプ１（１１）で増幅された出力波形はＲＳＦＦ１２に供給される。たとえば、アンプ１（１１）から差動信号がＲＳＦＦ１２のＸＳ（反転Ｓ）とＸＲ（反転Ｒ）入力端子にそれぞれ入力されると、その入力信号をラッチし図２（Ｂ）のデューティ比の異なったパルス波形（信号）が出力される。
【００１３】
時刻ｔ０〜ｔ１において、ＲＳＦＦ１２の出力波形は“Ｌ”レベルから“Ｈ”レベルへ遷移する。この立上がり時間、アンプ３（２６）から出力されたＤＣ電圧が制御電圧（信号）ＶｄとしてＶｔｈＣｏｎｔインバータ２１の制御端子に供給される。
制御電圧Ｖｄが供給された結果、ＶｔｈＣｏｎｔインバータ２１のスルーレートが大きいときは図２（Ｃ）の直線ａとなり、立下がりは急峻である。さらにスルーレートが小さくなると直線ｃとなり、出力波形の傾きは小さくなり、ＲＳＦＦ出力波形（図２（Ｂ））と比較して反転波形が異なってくる。
ただし、図２の例においては、立下りのスルーレートを可変する１例を示しており、立ち上がり波形はＲＳＦＦ１２の出力波形を反転した波形と同じ波形である。
【００１４】
ＶｔｈＣｏｎｔインバータ２１から、たとえば直線ａで示されるパルス信号（波形）がインバータ２２に供給される。このインバータ２２の入力におけるスレッショールド（電圧）は固定されているので、仮にこの値を電源ＶＤＤとＧＮＤ（グランド）の中心に設定すると、図２（Ｃ）から出力されたパルス信号が“Ｈ”レベルから“Ｌ”レベルに遷移する中間レベルでインバータ２２は反転動作を開始する。
その結果、インバータ２２の出力波形（信号）Ｖｏは、たとえば図２（Ｄ）に示す直線ｅの波形となる。
【００１５】
インバータ２２から出力された出力信号（波形）Ｖｏは出力端子と積分器（またはＬＰＦ）を構成する抵抗２３に供給される。抵抗２３とキャパシタ２４で積分器（ＬＰＦ）を構成するので、図２（Ｄ）に示してある出力波形Ｖｏは積分され、１周期内で平均化された直流（ＤＣ）電圧が生成される。具体的には、出力波形Ｖｏの“Ｈ”レベル期間の電圧を１周期で平均化した値となる。
図２（Ｄ）の例においては、出力波形を直線ｅとすると、積分器で平均化され、その出力電圧は、“Ｈ”レベル期間がデューティ比１／２のときの平均値と比較して高くなる。
【００１６】
積分器から出力された１周期で平均化されたＤＣ電圧がアンプ３（２６）の反転入力端子に供給され、非反転入力端子にしきい値（Ｖｔｈ）電圧発生回路２５から供給された基準電圧Ｖｔｈと比較され、その誤差が増幅されＶｔｈＣｏｎｔインバータ２１に制御電圧Ｖｄとして供給される。
いま、図２（Ｂ）において“Ｈ”レベルに関するデューティ比が１／２以上であるので、Ｖｔｈ基準値より電圧が高く、その結果アンプ３（２６）の出力端子から出力される電圧は下がる。
【００１７】
ＲＳＦＦ１２は時刻ｔ１〜ｔ９の期間“Ｈ”レベルを維持している。
一方、入力信号Ｖｉが時刻ｔ７で“Ｈ”レベルから“Ｌ”レベルに遷移し、ＲＳＦＦ１２に供給される。その結果、ＲＳＦＦ１２の出力は、時刻ｔ９で“Ｈ”レベルから“Ｌ”レベルに遷移する（図２（Ｂ））。
【００１８】
ＶｔｈＣｏｎｔインバータ２１の立下りのスルーレートは大きいので、ＲＳＦＦ１２から出力された波形を反転した波形が出力される（図２（Ｃ）直線ｈ）。“Ｈ”レベルから“Ｌ”レベルに遷移する出力電圧（直線ｈ）はインバータ２２に供給され、たとえば電源ＶＤＤとＧＮＤの中間電位のスレッショールドで動作し、その出力に反転した波形が出力される（図２（Ｄ）の直線ｋ）。
【００１９】
時刻ｔ１０〜ｔ１１まで、ＲＳＦＦ１２の出力は“Ｌ”レベル、ＶｔｈＣｏｎｔインバータ２１の出力は“Ｈ”レベルであるので、インバータ２２出力は“Ｌ”レベルを維持している。
積分器から出力された１周期で平均化されたＤＣ電圧がアンプ３（２６）の反転入力端子に供給され、非反転入力端子にＶｔｈ電圧発生回路２５から供給された基準電圧Ｖｔｈと比較され、その誤差が増幅されＶｔｈＣｏｎｔインバータ２１に制御電圧として供給される。
いま、ＶｔｈＣｏｎｔインバータ２１のスルーレートが大きい（早い）とすると、出力波形Ｖｏは図２（Ｄ）の直線ｅで示され、“Ｈ”レベルに関するデューティ比が１／２以上であるので、積分器出力電圧はＶｔｈ基準値より高く、その結果アンプ３（２６）の出力端子から出力される電圧は基準値より下がる。
【００２０】
時刻ｔ１１以降についての動作は、時刻ｔ０から時刻ｔ１１まで説明した類似の動作を繰り返す。
しかし、時刻ｔ１１以降において、ＲＳＦＦ１２から出力されたパルス信号の“Ｈ”レベルの期間が“Ｌ”レベルの期間より長く、デューティ比が１／２以上であるので、アンプ３（２６）から出力された制御電圧は、基準値より低い制御電圧ＶｄがＶｔｈＣｏｎｔインバータ２１に供給される。
すると、このＶｔｈＣｏｎｔインバータ２１の一部を構成する可変抵抗の抵抗値が大きくなり、スルーレートが小さく（遅く）なる。その状態を、図２（Ｃ）の直線ｂ１に示す。
【００２１】
直線ｂ１に示すパルス波形がインバータ２２に入力されると、インバータ２２のしきい値以上になると動作開始し、出力端子において“Ｌ”レベルから“Ｈ”レベルに遷移する。その波形図を図２（Ｄ）の直線ｆ１に示す。すなわち出力信号Ｖｏの波形が遅れて立ち上がり、その結果デューティ比が可変されている。
時刻ｔ１９になると、ＲＳＦＦ１２の出力信号が“Ｈ”レベルから“Ｌ”レベルに遷移し、ＶｔｈＣｏｎｔインバータ２１から出力されるパルス信号（波形）が“Ｌ”レベルから“Ｈ”レベルに遷移する（図２（Ｃ）の直線ｈ１）。このパルス信号がインバータ２２のスレッショールド電圧以下になると、出力は“Ｈ”レベルから“Ｌ”レベルに遷移する。この出力電圧波形を図２（Ｄ）の直線ｋ１に示す。
【００２２】
出力信号（波形）Ｖｏの“Ｈ”レベル期間、時間ｔ１２〜ｔ１９〜の１周期を積分器で平均化する。この平均化したＤＣ電圧がアンプ３（２６）の反転入力端子に供給され、基準電圧Ｖｔｈと比較される。たとえば積分器から出力されるＤＣ電圧がまだ基準電圧Ｖｔｈより高いとその差に相当する電圧だけ低い電圧を制御電圧Ｖｄとして出力する。
【００２３】
この制御電圧ＶｄがＶｔｈＣｏｎｔインバータ２１に供給され、可変抵抗値をさらに大きくする。
ＲＳＦＦ１２の出力端子から次のサイクルのパルス信号がＶｔｈＣｏｎｔインバータ２１の入力端子に供給される。すると、今度は時刻ｔ１１〜ｔ１９の期間の可変抵抗値よりさらに大きくなっているので、スルーレートはさらに小さく（遅く）なり、その状態は図２（Ｃ）の直線ｃに対応する。この動作状態は、図２に示す、時間軸とは異なるが、繰り返し周期においては、時刻ｔ０〜ｔ１１までを用いて同様に説明することができる（ここではｔ０'〜ｔ１１'と記載する）。
【００２４】
時刻ｔ３'〜ｔ４'において、ＶｔｈＣｏｎｔインバータ２１から直線ｃに示すパルス波形がインバータ２２に入力され、インバータ２２のしきい値以上になるとこのインバータ２２で反転動作が開始され、出力端子の出力信号Ｖｏは“Ｌ”レベルから“Ｈ”レベルに遷移する。その波形図を図２（Ｄ）の直線ｇに示す。
時刻ｔ９'になると、ＶｔｈＣｏｎｔインバータ２１から出力されるパルス信号（波形）が“Ｌ”レベルから“Ｈ”レベルに遷移し（図２（Ｃ）の直線ｈ）、このパルス信号がインバータ２２のスレッショールド電圧以下になると、出力は“Ｈ”レベルから“Ｌ”レベルに遷移する。この出力電圧波形を図２（Ｄ）の直線ｋに示す。
【００２５】
出力信号（波形）Ｖｏの“Ｈ”レベル期間、時間ｔ５'〜ｔ９'を積分器で１周期に渡り平均化する。この平均化したＤＣ電圧がアンプ３（２６）の反転入力端子に供給され、基準電圧Ｖｔｈと比較される。積分器から出力されるＤＣ電圧がと基準電圧Ｖｔｈと等しくなると、そのＶｔｈに相当する電圧を制御電圧Ｖｄとして出力する。
【００２６】
この制御電圧Ｖｄ（＝Ｖｔｈ）がＶｔｈＣｏｎｔインバータ２１に供給され、可変抵抗値を一定値に設定する。
その結果、図２（Ｅ）に示すように、デューティ比を５０％（１／２）に設定した、調整後の出力信号（波形）Ｖｏが得られる。ここではデューティ比を５０％（１／２）になるように基準電圧を設定したが、この基準電圧を変化することによりデューティ比を可変することができる。
その後、入力端子Ｔｉｎから入力される入力信号が、正弦波の歪んだ波形や、パルス信号のデューティ比が異なると、上述した動作を繰り返し、設定した基準電圧Ｖｔｈになるよう帰還がかかり、基準電圧Ｖｔｈに対応するデューティ比のパルス波形が、出力端子Ｖｏｕｔから導出される。
【００２７】
上述したように、デューティ比を設定するために、アンプ３（２６）の非反転入力端子に供給される基準電圧Ｖｔｈを供給しているが、この基準電圧Ｖｔｈは任意に設定することができ、それに伴って任意のデューティ比を有する出力パルス信号（波形）を導出することができる。
【００２８】
図３に図１で示したＶｔｈＣｏｎｔインバータ３０（２１）の回路構成を示す。
ＶｔｈＣｏｎｔインバータ３０は、入力端子がＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３３の各ゲートに接続され、ＰＭＯＳトランジスタ３１のソースは電源ＶＤＤに接続され、ドレインは出力端子ＴｏｕｔＡとＮＭＯＳトランジスタ３２のドレインに接続されている。
ＮＭＯＳトランジスタ３２のゲートは、たとえば図１に示したアンプ３（２６）の出力端子に接続され、制御電圧Ｖｄが供給される。
ＮＭＯＳトランジスタ３２のソースはＮＭＯＳトランジスタ３３のドレインに接続され、このＮＭＯＳトランジスタ３３のソースはＧＮＤに接地されている。
【００２９】
次ぎにＶｔｈＣｏｎｔインバータ３０の動作について説明する。
図２（Ｂ）の時刻ｔ１〜ｔ２の期間において、たとえばＲＳＦＦの出力端子からパルス信号が、入力端子ＴｉｎＡに供給される(図３)。この期間、入力されるパルス信号が“Ｌ”レベルから“Ｈ”レベルに遷移する。
すると、ＰＭＯＳトランジスタ３１のゲート−ソース間の電圧ＶｇｓがこのＰＭＯＳトランジスタ３１のしきい値Ｖｔｈより小さくなると、ＰＭＯＳトランジスタ３１はＯＮからＯＦＦ動作に変わる。
一方、ＮＭＯＳトランジスタ３３のゲートの電位は高くなり、ＶｇｓがこのＮＭＯＳトランジスタ３３のしきい値より高くなると、ＯＦＦ動作からＯＮ動作に変わる。このとき、ＮＭＯＳトランジスタ３２のゲートにはアンプ３（２６）から制御電圧Ｖｄが供給されているので、そのオン抵抗（Ｒｏｎ）は、
［数１］
Ｒｏｎ＝ΔＶｄｓ／ΔＩｄ
＝１／{１／２μＣｏｘ（Ｗ／Ｌ）（Ｖｇｓ−Ｖｔｈ）２}
・・・・（１）
と表される。
ここで、μは電子の移動度、Ｃｏｘはゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間の電圧、Ｖｔｈはしきい値である。
式（１）において、制御電圧ＶｄをＮＭＯＳトランジスタ３２のゲートに供給し、ゲート−ソース間電圧Ｖｇｓを可変することにより、オン抵抗（Ｒｏｎ）が可変される。
このとき、出力端子ＴｏｕｔＡから、ＮＭＯＳトランジスタ３２のオン抵抗（Ｒｏｎ）を介して、ＮＭＯＳトランジスタ３３のドレイン、ソース経路でＧＮＤに電流が流れ、出力電圧Ｖｏｎは下がる。
たとえば、ＮＭＯＳトランジスタ３２のＶｇｓが大きいと、オン抵抗（Ｒｏｎ）が小さくなり、出力端子ＴｏｕｔとＮＭＯＳトランジスタ３３の間にＲｏｎが直列に接続されているので、このオン抵抗（Ｒｏｎ）の値に伴ってスルーレートが早くなる。その状態を図２（Ｃ）の直線ａに示す。
一方、制御電圧Ｖｄが下がり、Ｖｇｓが小さくなると、Ｒｏｎが大きくなる。その結果スルーレートが小さく（遅く）なり、その状態を図２（Ｃ）の直線ｃに示す。
【００３０】
次ぎに、時刻ｔ９になると、ＲＳＦＦ１２から出力されるパルス信号が、“Ｈ”レベルから“Ｌ”レベルに遷移する。するとＮＭＯＳトランジスタ３３がＯＮ動作状態からＯＦＦ動作状態となる。今度はＰＭＯＳトランジスタ３１のゲート電圧が下がるので、このＶｇｓが大きくなり、ＯＮ動作状態となる。ＰＭＯＳがＯＮ動作状態となると、電源ＶＤＤからドレイン−ソースを介して出力端子に電流が流れる。その結果出力端子ＴｏｕｔＡの端子電圧は上昇する。この動作状態を図２（Ｃ）直線ｈに示す。
ＰＭＯＳトランジスタ３１がＯＮ動作に遷移するとき、ＰＭＯＳトランジスタ３１のドレインは直接出力端子ＴｏｕｔＡに接続され、Ｒｏｎを構成するＮＭＯＳトランジスタ３２を介して出力端子ＴｏｕｔＡに接続されていないので、基本的にはＲｏｎを構成するＮＭＯＳトランジスタ３２は出力電圧Ｖｏｎに関係しない。そのため、ＶｔｈＣｏｎｔインバータ３０の立ち上がり時におけるスルーレートはＰＭＯＳトランジスタ３１で決まり、一定である。
【００３１】
図３のＶｔｈＣｏｎｔインバータ３０において、Ｒｏｎを構成するＮＭＯＳトランジスタ３２をＰＭＯＳトランジスタ３１のドレインと出力端子間に接続し、ＮＭＯＳトランジスタ３３のドレインを出力端子Ｔｏｕｔに直接接続し、制御電圧Ｖｄを調整することにより、オン抵抗（Ｒｏｎ）を可変できる。このとき、入力端子に供給されるパルス信号が“Ｈ”レベルから“Ｌ”レベルに遷移するときのスルーレートを可変でき、出力波形のスルーレートが可変され、インバータ２２から出力される出力波形のデューティ比を任意に変えることができる。
【００３２】
また図３のＶｔｈＣｏｎｔインバータ３０において、Ｒｏｎを構成するＮＭＯＳトランジスタ（３２）をＰＭＯＳトランジスタ３１のドレインと出力端子ＴｏｕｔＡ間に接続すると、ＶｔｈＣｏｎｔインバータの出力電圧の立ち上がりまたは立下りの両波形のスルーレートを可変することができる。
【００３３】
図４に図１に示した基準電圧Ｖｔｈを発生するしきい値電圧発生回路５０（２５）の実施形態例を示す。
しきい値電圧発生回路５０は、電源ＶＤＤに抵抗５１の一方の端子が接続され、他方の端子は抵抗５２の一方の端子に接続され、また出力端子ＴｏｕｔＢに接続されている。抵抗５２の他方の端子はＧＮＤに接続されている。
またこのしきい値電圧発生回路５０は図１に示すデューティ比可変回路１０を構成するＩＣチップ内に構成することにより、電源ＶＤＤを抵抗５１，５２で分圧し、たとえば抵抗値を等しくすると、出力電圧であるしきい値（電圧）は電源電圧の１／２となり、デューティ比は５０％に調整される。
これは、同一ＩＣ内にしきい値電圧発生回路５０を構成したことにより、電源電圧が変動したとしても、しきい値は相対的に変動し、その結果出力波形のデューティ比は変化せず常に一定とすることができる。
もし、このしきい値電圧発生回路５０をたとえばＩＣ外部に設けて別電源とすると、ＩＣ内部の電源電圧が変動するか、またはこのしきい値電圧発生回路５０の電源電圧が変動するか、あるいはこれら両者の電源電圧が独立に変動すると、この基準電圧Ｖｔｈがアンプ３（２６）の反転入力端子に供給されるＤＣ電圧と誤差を生じる。
したがって、ＶｔｈＣｏｎｔ２１に供給される制御電圧Ｖｄにさらに電源電圧の変動による誤差電圧が重畳され、目標設定のスルーレートが得られなくなったり、または調整時間が長くなる。
これに反して、図４に示すように、同一ＩＣチップ内にしきい値電圧発生回路５０を形成すると、電源電圧の変動に対して、他の回路、とくにＶｔｈＣｏｎｔインバータ２１の電源と相対的に変動し、この基準電圧はたとえばデューティ比５０％のとき、電源ＶＤＤとＧＮＤの中間電圧に設定されるので、ＶｔｈＣｏｎｔインバータの制御電圧がデューティ比と連動していることになり、電源電圧ＶＤＤの影響は受けない。
【００３４】
図５に他の実施形態例である差動型構成のデューティ比可変回路７０の回路構成例を示す。
デューティ比可変回路７０の回路構成は、図１に示すデューティ比可変回路１０と類似しているが、デューティ比可変回路が２系統構成されていることと、さらに積分器（ＬＰＦ）を構成する部分が異なっている。
入力端子ＴｉｎＣ１はアンプ１Ａ（７１）の一方の端子に接続され、入力端子ＴｉｎＣ２もアンプ１Ａ（７１）の他方の端子に接続される。このアンプ１Ａ（７１）はたとえばＭＯＳ差動アンプで構成し、反転入力端子と非反転入力端子にそれぞれ入力端子ＴｉｎＣ１とＴｉｎＣ２を接続するとよい。
【００３５】
アンプ１Ａ（７１）の一方の出力端子はアンプ２Ａ（７２）の一方の入力端子とアンプ２Ｂ（７３）の一方の入力端子に接続され、またアンプ１Ａ（７１）の他方の出力端子はアンプ２Ａ（７２）の他方の入力端子とアンプ２Ｂ（７３）の他方の入力端子にそれぞれ接続される。
アンプ２Ａ（７２）の出力端子はＲＳＦＦ７４の一方の入力端子、たとえば反転セット（ＸＲ）端子に接続され、アンプ２Ｂ（７３）の出力端子は他方の入力端子、たとえば反転リセット（ＸＲ）端子に接続される。
ＲＳＦＦ７４の一方の出力端子、たとえばＱ出力端子はＶｔｈＣｏｎｔインバータ８１の入力に接続され、他方の出力端子、たとえばＸＱ（反転Ｑ）出力端子はＶｔｈＣｏｎｔインバータ１０１の入力に接続される。
【００３６】
ＶｔｈＣｏｎｔインバータ８１の出力はインバータ８２の入力に接続され、このインバータ８２の出力は出力端子ＴｏｕｔＣ１とフィルターを構成する抵抗８３の一方の端子に接続される。抵抗８３の他方の端子はキャパシタ８４の一方の端子とＩＣの出力端子Ｔ１３に接続される。キャパシタ８４の他方の端子はＧＮＤに接続され、抵抗８３とキャパシタ８４で積分器（ＬＰＦ）を構成している。
ＩＣの出力端子Ｔ１３は抵抗９１の一方に端子に接続され、他方の端子はＩＣの端子Ｔ１２とキャパシタ９２の一方の端子に接続される。キャパシタ９２の他方の端子はたとえばＩＣ外部のＧＮＤ（グランド）に接続され、積分器（ＬＰＦ）を構成している。
端子Ｔ１２はアンプ３Ａ（８５）の反転入力端子に接続され、アンプ３Ａ（８５）の出力端子はＶｔｈＣｏｎｔインバータ８１の制御端子に接続されている。
【００３７】
また上述した第１のデューティ比可変回路と同様に、対称に第２のデューティ比可変回路が構成されている。
入力端子ＴｉｎＣ２からＲＳＦＦ７４の他方の出力までは上述した構成と同様であるのでここでは省略する。
ＲＳＦＦ７４の他方の出力端子、たとえばＸＱ（反転Ｑ）出力端子はＶｔｈＣｏｎｔインバータ１０１の入力に接続される。
【００３８】
ＶｔｈＣｏｎｔインバータ１０１の出力はインバータ１０２の入力に接続され、このインバータ１０２の出力は出力端子ＴｏｕｔＣ２とフィルターを構成する抵抗１０３の一方の端子に接続される。抵抗１０３の他方の端子はキャパシタ１０４の一方の端子とＩＣの出力端子Ｔ１３Ａに接続される。キャパシタ１０４の他方の端子はＧＮＤに接続されている。抵抗１０３とキャパシタ１０４は積分器（ＬＰＦ）を構成している。
ＩＣの出力端子Ｔ１３Ａは抵抗１１１の一方に端子に接続され、他方の端子はＩＣの端子Ｔ１２Ａとキャパシタ１１２の一方の端子に接続される。キャパシタ１１２の他方の端子はたとえばＩＣ外部のＧＮＤ（グランド）に接続されている。抵抗１１１とキャパシタ１１２は積分器（ＬＰＦ）を構成している。
端子Ｔ１２Ａはアンプ３Ｂ（１０５）の反転入力端子に接続され、アンプ３Ｂ（１０５）の出力端子はＶｔｈＣｏｎｔインバータ１０１の制御端子に接続されている。
【００３９】
次ぎに差動型構成のデューティ比可変回路７０の動作について説明する、ただし、動作は図１に示したデューティ比可変回路１０と同じであるので、詳細な説明は省略する。
図１に示したデューティ比可変回路１０と同様、アンプ１Ａ（７１），２Ａ（７２），２Ｂ（７３）において、差動入力信号の振幅をたとえば０Ｖから電源電圧ＶＤＤまで増幅する。この増幅された信号がＲＳＦＦ７４に入力されると、出力端子Ｑ，ＸＱから出力されるパルス信号(波形)はデューティ比がズレている。
このデューティ比のズレについて補正または可変する動作は、上述した図１のデューティ比可変回路１０の動作と同じである。
【００４０】
しかしながら、インバータ８２，１０２の出力端子から出力されたパルス信号はＩＣ内（オンチップ）のフィルター、抵抗８３とキャパシタ８４、抵抗１０３キャパシタ１０４で積分器（ＬＰＦ）を構成し、高周波の不要信号を除去している。
出力信号はＩＣ内部に形成されたフィルターで高周波信号を除去したのち、ＩＣ外部の基板に構成された積分器（ＬＰＦ）に出力される。この積分器で１周期に渡り出力パルス信号が積分され、平均化されたＤＣ電圧はアンプ３Ａ（８５）、３Ｂ（１０５）の反転入力端子に供給され、そこで基準電圧Ｖｔｈと比較され、その差に応じて制御電圧Ｖｄが出力される。
この制御電圧Ｖｄによって、ＶｔｈＣｏｎｔインバータ８１，１０１のスルーレートが可変される。
この可変されたスルーレートをもつ出力波形は次段のインバータ８２，１０２のしきい値と比較され、所定のデューティ比をもつ出力パルス信号が得られる。
【００４１】
図５に示す差動型構成のデューティ可変回路７０においても、ＲＳＦＦ７４で差動クロック信号にデューティ比のズレが生じており、このズレをＶｔｈＣｏｎｔインバータ８１，１０１でスルーレートを可変し、その変化に応じてインバータ８２，１０２のしきい値により時間遅延が発生し、遅延に対応するデューティ比の異なるパルス信号(波形)が得られる。
また、この差動型構成のデューティ可変回路７０において、破線で示すＩＣ内にＬＰＦフィルターが構成され、高周波成分を除去している。このフィルターを構成する抵抗８３，１０３とキャパシタ８４，１０４はカットオフ周波数を高くして高周波成分を除去しているため、特にそのキャパシタ値を小さくでき、ＩＣ内に形成することができる。
このように、高周波除去用フィルターは十分ＩＣチップに搭載可能な回路規模であり、伝送路の特性を規定し易く、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）の特性面からも高速化を図ることができる。
【００４２】
またＩＣチップ外の基板に設ける積分器（ＬＰＦ）を抵抗９１，１１１とキャパシタ９２，１１２で構成し、パルス信号（波形）の“Ｈ”レベルを１周期に渡り平均化してＤＣ成分を出力しているが、この積分器の前段にさらにもう１段積分器（ＬＰＦ）を構成していて、しかもＩＣチップ内で構成しているので、高周波成分をカット（除去）し、基板経路においてＥＭＩの特性を向上させることができ、高周波信号においても安定した任意のデューティ比を自動調整できる。
【００４３】
図６に図１と図５に示した実施形態例である、デューティ比可変回路１５０の具体回路例を示す。
デューティ比可変回路１５０の回路構成について述べる。
ＮＡＮＤ回路１５１，１５２でＲＳＦＦを構成し、ＮＡＮＤ１５１のＱ出力端子はＶｔｈＣｏｎｔインバータを構成するＰＭＯＳトランジスタ１５３とＮＭＯＳトランジスタ１５５のゲートに接続されている。ＰＭＯＳトランジスタのソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタ１５４のドレインとインバータ１５６の入力端子に接続されている。ＮＭＯＳトランジスタ１５４のソースはＮＭＯＳトランジスタ１５５のドレインに接続され、このＮＭＯＳトランジスタ１５５のゲートはアンプ３Ｃ（１８０）の出力（Ｔ２３）に接続され、ソースはグランドに接続されている。
インバータ１５６の出力は出力端子ＴｏｕｔＤ１とＩＣ内部のＬＰＦを構成する抵抗１６０の一方の端子に接続される。抵抗１６０の他方の端子はＩＣ外部に構成された外付けフィルターを構成する抵抗１７１の一方の端子とＩＣ内に形成されたキャパシタ１６１の一方の端子に接続されている。また、キャパシタ１６１の他方の端子はグランドに接続されている。
外付けフィルターを構成する抵抗１７１の他方の端子は同じくＩＣ外部に設けられたキャパシタ１７２の一方の端子とＩＣ内部に形成されたアンプ３Ｃ（１８０）を構成するＮＭＯＳトランジスタ１８４のゲートに接続される。キャパシタ１７２の他方の端子はグランドに接続される。
【００４４】
アンプ３Ｃ（１８０）において、ＮＭＯＳトランジスタ１８４のドレインは出力端子Ｔ２３とＰＭＯＳトランジスタ１８７のドレインに接続され、このＰＭＯＳトランジスタ１８７のソースは電源ＶＤＤに接続され、ゲートはＰＭＯＳトランジスタ１８６のゲートとドレインとＮＭＯＳトランジスタ１８３のドレインに接続されている。ＰＭＯＳトランジスタ１８６のソースは電源ＶＤＤに接続されている。ＮＭＯＳトランジスタ１８３，１８４のソースは共通接続され、抵抗１８５を介してグランドに接続されている。ＮＭＯＳトランジスタ１８３のドレインはＰＭＯＳトランジスタ１８６のドレインに接続され、ゲートは直列接続された抵抗１８１，１８２の共通接続点に接続され、抵抗１８１の他方の端子は電源ＶＤＤに接続され、抵抗１８２の他方の端子はグランドに接続されている。
さらに、ＲＳＦＦを構成するＮＡＮＤ回路ＸＱ（Ｑの反転出力）はインバータ１５７の入力に接続され、このインバータ１５７の出力は出力端子ＴｏｕｔＤ２に接続されている。
【００４５】
次ぎにこのデューティ比可変回路１５０の動作について説明する。ＲＳＦＦに入力されるＸＳ（反転Ｓ）とＸＲ（反転Ｒ）の信号波形は、差動型アンプ（７２，７３）の出力から供給され、互いに逆位相である。この正相、逆位相の入力信号がＲＳＦＦのＸＳとＸＲに供給される。いまＸＳが“Ｌ”レベルとすると、Ｑ出力は“Ｈ”レベルであり、この“Ｈ”レベルの信号がＮＡＮＤ回路１５２の入力に供給され、これと同時にＸＲの入力信号は“Ｈ”レベルであるので、ＸＱ出力は“Ｌ”レベルとなる。このＸＱ出力の“Ｌ”レベルの信号がＮＡＮＤ回路１５１の入力に供給され、Ｑ出力は“Ｌ”レベルにラッチされる。
一方、ＸＳが“Ｈ”レベルのとき、ＸＲは“Ｌ”レベルであるので、ＸＱ出力は“Ｈ”レベルで、このＸＱ出力の“Ｈ”レベルがＮＡＮＤ回路１５１の入力に帰還されその結果Ｑ出力は“Ｌ”レベルとなる。このＱ出力の“Ｌ”レベルの信号がＮＡＮＤ１５２の入力に帰還されＸＱ出力は“Ｈ”レベルにラッチされる。
【００４６】
次ぎにＲＳＦＦ以後の回路動作について説明する。ＲＳＦＦのＱ出力が“Ｌ”レベルのとき、ＰＭＯＳトランジスタ１５３がＯＮ動作状態となり、これに対してＮＭＯＳトランジスタ１５５はゲート電位が“Ｌ”レベルであるので、ＯＦＦ状態となる。その結果、ＰＭＯＳトランジスタ１５３のドレイン電位は上昇し電源ＶＤＤ近傍まで上昇する。ＰＭＯＳトランジスタ１５３の出力信号（波形）がインバータ１５６のしきい値（Ｖｔｈ）になるとインバータ１５６は反転動作し、出力端子は“Ｈ”レベルから“Ｌ”レベルに遷移する。この“Ｌ”レベルに遷移した信号が出力端子ＴｏｕｔＤ１とＩＣ内部のフィルターに出力され、ＬＰＦ（フィルター）から出力された信号はさらにＩＣ外部の外付け積分器（ＬＰＦ）に供給される。
外付け積分器（ＬＰＦ）から出力された平均化されたＤＣ電圧は、アンプ３Ｃ（１８０）に供給され、差動アンプを構成するＮＭＯＳトランジスタ１８３のゲートに供給される基準電圧と比較され、その差電圧がＮＭＯＳトランジスタ１８４のドレインから出力端子Ｔ２３を経由して出力される。
アンプ３Ｃ（１８０）の出力端子Ｔ２３から出力された制御電圧ＶｄはＶｔｈＣｏｎｔインバータを構成するＮＭＯＳトランジスタ１５４のゲートに供給される。
【００４７】
次ぎに、ＲＳＦＦのＱ出力が“Ｈ”レベルのとき、ＰＭＯＳトランジスタ１５３のゲート電位は上昇し、ＯＦＦ動作状態となる。一方、ＮＭＯＳトランジスタ１５５のゲート電位は上昇するので、ＯＦＦ動作状態からＯＮ動作状態へ遷移する。このとき、ＮＭＯＳトランジスタ１５４のゲートに前回の１周期のパルスレベルを平均化した電圧と基準電圧との差を比較した結果得られた制御電圧Ｖｄが供給されているので、この制御電圧Ｖｄの電圧に応じたオン抵抗（Ｒｏｎ）が発生する。このオン抵抗（Ｒｏｎ）により、Ｖｔｈ制御インバータの出力波形のスルーレート決まり、Ｒｏｎが大きいとスルーレートは遅く、Ｒｏｎが小さいとスルーレートは早くなる。このように、制御電圧Ｖｄに応じてＮＭＯＳトランジスタ１５４のＲｏｎを可変し、スルーレートを変えている。
【００４８】
ＮＭＯＳトランジスタ１５４のドレイン電位が下がり、インバータ１５６のしきい値Ｖｔｈ以下になると、インバータ１５６の出力は“Ｌ”レベルから“Ｈ”レベルへ遷移する。この“Ｈ”レベルのパルス信号(波形)が出力端子ＴｏｕｔＤ１とＩＣ内部に構成されたＬＰＦに出力され、さらにＩＣチップの外付けフィルター（積分器）に供給される。ＩＣ内部のフィルターで高周波成分が除去され、さらにＩＣ外部の積分器で１周期内のパルス信号が平均化され、平均化されたＤＣ信号（成分）がアンプ３Ｃ（１８０）に供給される。
また上述したように、このＤＣ信号はアンプ３Ｃ（１８０）で基準値と比較され、その差電圧をＶｔｈＣｏｎｔインバータに制御電圧Ｖｄを供給し、ＮＭＯＳトランジスタ１５４のゲートに供給してＲｏｎを可変する。
以下同様な動作を行い、基準電圧Ｖｔｈに等しくなるまで繰り返す。また入力信号のデューティ比が異なっても、基準電圧Ｖｔｈになるまで、逐次繰り返し、設定値になるまで繰り返し、その結果出力端子ＴｏｕｔＤ１にはアンプ３Ｃ（１８０）で設定した基準電圧Ｖｔｈに相当する任意のデューティ比をもつパルス信号(波形)が導出される。
【００４９】
図７に図１、図５、図６に示したデューティ比可変回路を用いた他の実施形態例であるＡＤ変換回路２００の構成例を示す。
ＡＤ変換回路２００は、比較器２０５−１，ラッチ回路２０５−２，エンコーダ２０５−３などで構成されるＡＤ変換ブロックＮ１がビット精度に応じて複数個構成され、図７に示すＡＤ変換回路２００の例ではＮｎ個のＡＤ変換ブロックで構成されている。
またこれらのＡＤ変換ブロック（Ｎ１〜Ｎｎ）にデューティ比可変回路２０１からクロック信号が供給される。
【００５０】
ＡＤ変換回路２００の比較器（２０５−１〜２０５−１ｎ）にアナログ入力信号が供給されると、この比較器（２０５−１〜２０５−１ｎ）で各比較器に設定されている基準電圧と比較され、その比較データがラッチ回路（２０５−２〜２０５−２ｎ）へ供給される。このラッチ回路（２０５−２〜２０５−２ｎ）に比較器から出力される比較データを取り込むとき、デューティ比可変回路２０１から出力されるクロックに同期するように設定される。この同期信号であるクロックのデューティ比によりラッチ（２０５−１〜２０５−２ｎ）の取り込みタイミングがずれるので、デューティ比を調整する必要がある。
デューティ比がずれるとラッチ回路（２０５−２〜２０５−２ｎ）の正確なデータが取り込めないので、入力信号のアナログ値に対する正確なディジタル値が得られなくなる。
特に、高速ＡＤ変換回路などにおいては、クロック周波数が高く、クロックのデューティ比が変化すると、ラッチ回路（２０５−２〜２０５−２ｎ）に比較器（２０５−１〜２０５１ｎ）からデータを取り込むタイミングが難しく、誤動作しやすくなる。そのため、クロックのデューティ比を調整する必要があり、デューティ比可変回路２０１で基準電圧Ｖｔｈを任意に設定してデューティ比を可変して調整できるようにした。
【００５１】
ラッチ回路（２０５−２〜２０５−２ｎ）から出力されたデータはエンコーダ（２０５−３〜２０５−３ｎ）で２進数のディジタルデータに変換され、この変換された２進数のデータがクロックに同期してディジタル出力（Ｄｉｇｉｔａｌ  Ｏｕｔ）から出力される。
【００５２】
上述したように、クロックのデューティ比がズレてもラッチ回路（２０５−１〜２０５−２ｎ）やエンコーダ（２０５−３〜２０５−３ｎ）の取り込みタイミングを調整することができる。たとえばデューティ比がずれてもラッチ回路（２０５−２〜２０５−２ｎ）で確実にデータが取り込めるようにすることができ、さらに正確なエンコードができる。
特に、高速ＡＤ変換回路などにおいては、クロック周波数が高く、ラッチ回路（２０５−２〜２０５−２ｎ）に比較器（２０５−１〜２０５１ｎ）からデータを取り込むタイミングが難しいが、クロックを発生するデューティ比可変回路２０１で基準電圧Ｖｔｈを任意に設定してデューティ比を可変して調整できるようにしたので、誤動作を防止できるようになる。
【００５３】
上述したように、外部からのクロック信号、特に高周波で用いられる正弦波、小振幅のクロック信号に対して、出力波形に直接かけ、デューティ比を自動調整できる。
また、デューティ比を任意に設定することができ、さらにＥＭＩの特性を損なうことがなく、安定したデューティ比の任意自動調整を行うことができる。
さらに、ＡＤ変換回路においては、クロックのデューティ比を自動調整することにより、安定した高速動作ができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態例のデューティ比可変回路の回路構成を示す回路図である。
【図２】図１に示したデューティ比可変回路の動作を説明するための波形図である。
【図３】本発明の他の実施形態例のデューティ比可変回路の具体回路例を示す回路図である。
【図４】本発明の他の実施形態例のデューティ比可変回路の具体回路例を示す回路図である。
【図５】本発明の他の実施形態例のデューティ比可変回路の回路構成を示す回路図である。
【図６】本発明の他の実施形態例のデューティ比可変回路の具体回路例を示す回路図である。
【図７】本発明の他の実施形態例のＡＤ変換回路の回路図である。
【符号の説明】
【００５５】
１０，７０，１５０，２０１…デューティ比可変回路、１１，２６，７１，７２，７３，８５，１０５，１８０…アンプ、１２，７４…ＲＳＦＦ（リセットセット・フリップ・フロップ）、２１，３０，８１，１０１…ＶｔｈＣｏｎｔ（しきい値制御）インバータ、２２，８２，１０２，１５６，１５７…インバータ、２３,５１,５２，８３，９１，１０３，１１１，１６０，１７１，１８１，１８２…抵抗、２４，８４，９２，１０４，１１２，１６１，１７２…キャパシタ、２５，５０，９３，１１３…しきい値（Ｖｔｈ）電圧発生回路、３１，１５３，１８６，１８７…ＰＭＯＳトランジスタ、３２，３３，１５４，１５５，１８３，１８４…ＮＭＯＳトランジスタ、１５１，１５２…ＮＡＮＤ回路、２００…ＡＤ変換回路、２０５−１〜２０５−１ｎ…比較器（回路）、２０５−２〜２０５−２ｎ…ラッチ回路、２０５−３〜２０５−３ｎ…エンコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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