(57)【要約】【課題】  階層ネットリストの階層構造を容易に識別可能なフラットネットリストに変換するネットリスト変換装置、その方法及びそのプログラムを提供する。【解決手段】  回路シミュレーションに用いるネットリストの階層構造を解析し、各階層の回路ブロックの構成情報と回路ブロックの接続情報を抽出する階層構造解析部２と、抽出された各階層の前記回路ブロックの接続情報から、回路ブロック間に挿入する接続素子を設定する接続素子設定部５と、抽出された各階層の前記回路ブロックの構成情報と前記接続素子設定部により設定される前記接続素子とに基づき、階層をもたないネットリストを生成するフラット化ネットリスト生成部６とでネットリスト変換装置を構成する【選択図】        図  １
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【特許請求の範囲】
【請求項１】
回路シミュレーションに用いるネットリストの階層構造を解析し、各階層の回路ブロックの構成情報と回路ブロックの接続情報を抽出する階層構造解析部と、抽出された各階層の前記回路ブロックの接続情報から、回路ブロック間に挿入する接続素子を設定する接続素子設定部と、抽出された各階層の前記回路ブロックの構成情報と前記接続素子設定部により設定される前記接続素子とに基づき、階層をもたないネットリストを生成するフラット化ネットリスト生成部とを有するネットリスト変換装置。
【請求項２】
前記階層構造解析部の抽出結果に基づき、前記回路ブロックを階層展開するか否かを制御するフラット化部分制御部を更に有することを特徴とする請求項１に係るネットリスト変換装置
【請求項３】
前記接続素子設定部は、前記接続素子として、前記回路ブロックにおける端子電流を測定する素子を設定することを特徴とする請求項１に係るネットリスト変換装置。
【請求項４】
前記接続素子設定部は、前記接続素子として、実回路で顕在化する素子である寄生素子を設定することを特徴とする請求項１に係るネットリスト変換装置。
【請求項５】
前記フラット化ネットリスト生成部は、前記接続素子の１つの端子が他の前記接続素子１個以外に接続されないとき、あるいは、前記接続素子が複数、並列に接続されるとき、複数の前記接続素子を機能が等価な１つの接続素子に置き換えることを特徴とする請求項１に係るネットリスト変換装置。
【請求項６】
回路シミュレーションに用いるネットリストの階層構造を解析し、各階層の回路ブロックの構成情報と回路ブロックの接続情報を抽出する階層構造解析ステップと、抽出された各階層の前記回路ブロックの接続情報から、回路ブロック間に挿入する接続素子を設定する接続素子設定ステップと、抽出された各階層の前記回路ブロックの構成情報と前記接続素子設定部により設定される前記接続素子とに基づき、階層をもたないネットリストを生成するフラット化ネットリスト生成ステップとを有するネットリスト変換方法。
【請求項７】
前記階層構造解析ステップにおける抽出結果に基づき、前記回路ブロックを階層展開するか否かを制御するフラット化部分制御ステップを更に有することを特徴とする請求項６に係るネットリスト変換方法。
【請求項８】
前記接続素子設定ステップは、前記接続素子として、前記回路ブロックにおける端子電流を測定する素子を設定することを特徴とする請求項６に係るネットリスト変換方法。
【請求項９】
前記接続素子設定ステップは、前記接続素子として、実回路で顕在化する素子である寄生素子を設定することを特徴とする請求項６に係るネットリスト変換方法。
【請求項１０】
前記フラット化ネットリスト生成ステップは、前記接続素子の１つの端子が他の前記接続素子１個以外に接続されないとき、あるいは、前記接続素子が複数、並列に接続されるとき、複数の前記接続素子を機能が等価な１つの接続素子に置き換えることを特徴とする請求項６に係るネットリスト変換方法。
【請求項１１】
コンピュータに、各階層の回路ブロックの構成情報と回路ブロックの接続情報を抽出する階層構造解析手順と、抽出された各階層の前記回路ブロックの接続情報から、回路ブロック間に挿入する接続素子を設定する接続素子設定手順と、抽出された各階層の前記回路ブロックの構成情報と前記接続素子設定部により設定される前記接続素子とに基づき、階層をもたないネットリストを生成するフラット化ネットリスト生成手順とを実行させることを特徴とするネットリスト変換プログラム。
【請求項１２】
前記階層構造解析手順における抽出結果に基づき、前記回路ブロックを階層展開するか否かを制御するフラット化部分制御手順を更に有することを特徴とする請求項11に係るネットリスト変換プログラム。
【請求項１３】
前記接続素子設定手順は、前記接続素子として、前記回路ブロックにおける端子電流を測定する素子を設定することを特徴とする請求項11に係るネットリスト変換プログラム。
【請求項１４】
前記接続素子設定手順は、前記接続素子として、実回路で顕在化する素子である寄生素子を設定することを特徴とする請求項11に係るネットリスト変換プログラム。
【請求項１５】
前記フラット化ネットリスト生成手順は、前記接続素子の１つの端子が他の前記接続素子１個以外に接続されないとき、あるいは、前記接続素子が複数、並列に接続されるとき、複数の前記接続素子を機能が等価な１つの接続素子に置き換えることを特徴とする請求項11に係るネットリスト変換プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、回路シミュレーションに用いるネットリストを変換するネットリスト変換装置、その方法、及びそのプログラムに関する。
【背景技術】
【０００２】
回路シミュレータを用いて、回路内素子の絶対バラツキ特性を考慮した回路動作の検証や、モンテカルロ解析、故障モデルを用いた故障シミュレーション等を行う場合、階層構造をもつネットリスト（以下、階層ネットリストと言う）では、回路ブロック（サブサーキット）内の素子を通常とは異なる素子モデルに変更すると、上位階層で使用している同じ回路ブロックの素子モデルも同時に変更されてしまい、特定の素子に対してのみ素子モデルを変更することができない。このため、通常とは異なる素子特性の素子モデルを、回路内の特定の素子に割り当てるために、図14に示すような階層のないフラットなネットリスト（以下、フラットネットリストと言う）を用いることが一般的である。なお、図15は図14に示したフラットネットリストに対応する回路図である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来では、階層構造がないフラットネットリストを見ただけでは、サブサーキットの範囲やサブサーキットの端子位置が不明となる。例えば、階層ネットリストのサブサーキットの端子電流を測定する場合、回路シミュレータに対してサブサーキットの端子を指定することによって容易に観測できるのに対し、フラットネットリストで同様の測定を実施する際には、サブサーキットの端子に接続されている全ての回路素子の端子電流を観測し、それら全ての端子電流を加算する必要がある。このため、サブサーキットの端子に接続されている全ての回路素子の端子情報を、フラットネットリストとは別に管理しなければならず、特に大規模回路においては、端子情報が管理しきれないことや、各端子電流の測定後に行う演算処理を別途設ける必要がある等の問題があった。
【０００４】
本発明は、従来のフラットネットリストにおける上記課題を解決するためになされたものであり、階層ネットリストの階層構造を容易に識別可能なフラットネットリストに変換できるネットリスト変換装置、その方法、及びそのプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記課題を解決するために、請求項１に係る発明は、回路シミュレーションに用いるネットリストの階層構造を解析し、各階層の回路ブロックの構成情報と回路ブロックの接続情報を抽出する階層構造解析部と、抽出された各階層の前記回路ブロックの接続情報から、回路ブロック間に挿入する接続素子を設定する接続素子設定部と、抽出された各階層の前記回路ブロックの構成情報と前記接続素子設定部により設定される前記接続素子とに基づき、階層をもたないネットリストを生成するフラット化ネットリスト生成部とでネットリスト変換装置を構成するものである。
【０００６】
この請求項１に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成することにより、階層ネットリストの階層構造を容易に識別可能なフラットネットリストに変換できるネットリスト変換装置を実現することができる。
【０００７】
請求項２に係る発明は、請求項１に係るネットリスト変換装置において、前記階層構造解析部の抽出結果に基づき、前記回路ブロックを階層展開するか否かを制御するフラット化部分制御部を更に有することを特徴とするものである。
【０００８】
この請求項２に係る発明の実施例には、実施例２が対応する。そして、このように構成されたネットリスト変換装置によれば、ネットリストのファイルサイズを低減でき、且つ、変換に要する時間を短縮できる。
【０００９】
請求項３に係る発明は、請求項１に係るネットリスト変換装置において、前記接続素子設定部は、前記接続素子として、前記回路ブロックにおける端子電流を測定する素子を設定することを特徴とするものである。
【００１０】
この請求項３に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換装置によれば、回路ブロック端子電流を容易に測定可能なフラットネットリストに変換できる。
【００１１】
請求項４に係る発明は、請求項１に係るネットリスト変換装置において、前記接続素子設定部は、前記接続素子として、実回路で顕在化する素子である寄生素子を設定することを特徴とするものである。
【００１２】
この請求項４に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換装置によれば、ＩＣ内配線や基板配線等の寄生素子を含めたネットリストに変換できる。
【００１３】
請求項５に係る発明は、請求項１に係るネットリスト変換装置において、前記フラット化ネットリスト生成部は、前記接続素子の１つの端子が他の前記接続素子１個以外に接続されないとき、あるいは、前記接続素子が複数、並列に接続されるとき、複数の前記接続素子を機能が等価な１つの接続素子に置き換えることを特徴とするものである。
【００１４】
この請求項５に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換装置によれば、変換されるネットリストのファイルサイズを低減できる。
【００１５】
請求項６に係る発明は、回路シミュレーションに用いるネットリストの階層構造を解析し、各階層の回路ブロックの構成情報と回路ブロックの接続情報を抽出する階層構造解析ステップと、抽出された各階層の前記回路ブロックの接続情報から、回路ブロック間に挿入する接続素子を設定する接続素子設定ステップと、抽出された各階層の前記回路ブロックの構成情報と前記接続素子設定部により設定される前記接続素子とに基づき、階層をもたないネットリストを生成するフラット化ネットリスト生成ステップとでネットリスト変換方法を構成するものである。
【００１６】
この請求項６に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成することにより、階層ネットリストの階層構造を容易に識別可能なフラットネットリストに変換できるネットリスト変換方法を実現することができる。
【００１７】
請求項７に係る発明は、請求項６に係るネットリスト変換方法において、前記階層構造解析ステップにおける抽出結果に基づき、前記回路ブロックを階層展開するか否かを制御するフラット化部分制御ステップを更に有することを特徴とするものである。
【００１８】
この請求項７に係る発明の実施例には、実施例２が対応する。そして、このように構成されたネットリスト変換方法によれば、ネットリストのファイルサイズを低減でき、且つ、変換に要する時間を短縮できる。
【００１９】
請求項８に係る発明は、請求項６に係るネットリスト変換方法において、前記接続素子設定ステップは、前記接続素子として、前記回路ブロックにおける端子電流を測定する素子を設定することを特徴とするものである。
【００２０】
この請求項８に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換方法によれば、回路ブロック端子電流を容易に測定可能なフラットネットリストに変換できる。
【００２１】
請求項９に係る発明は、請求項６に係るネットリスト変換方法において、前記接続素子設定ステップは、前記接続素子として、実回路で顕在化する素子である寄生素子を設定することを特徴とするものである。
【００２２】
この請求項９に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換方法によれば、ＩＣ内配線や基板配線等の寄生素子を含めたネットリストに変換できる。
【００２３】
請求項10に係る発明は、請求項６に係るネットリスト変換方法において、前記フラット化ネットリスト生成ステップは、前記接続素子の１つの端子が他の前記接続素子１個以外に接続されないとき、あるいは、前記接続素子が複数、並列に接続されるとき、複数の前記接続素子を機能が等価な１つの接続素子に置き換えることを特徴とするものである。
【００２４】
この請求項10に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換方法によれば、変換されるネットリストのファイルサイズを低減できる。
【００２５】
請求項11に係る発明は、コンピュータに、各階層の回路ブロックの構成情報と回路ブロックの接続情報を抽出する階層構造解析手順と、抽出された各階層の前記回路ブロックの接続情報から、回路ブロック間に挿入する接続素子を設定する接続素子設定手順と、抽出された各階層の前記回路ブロックの構成情報と前記接続素子設定部により設定される前記接続素子とに基づき、階層をもたないネットリストを生成するフラット化ネットリスト生成手順とを実行させるようにネットリスト変換プログラムを構成するものである。
【００２６】
この請求項11に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成することにより、階層ネットリストの階層構造を容易に識別可能なフラットネットリストに変換できるネットリスト変換プログラムを実現することができる。
【００２７】
請求項12に係る発明は、請求項11に係るネットリスト変換プログラムにおいて、前記階層構造解析手順における抽出結果に基づき、前記回路ブロックを階層展開するか否かを制御するフラット化部分制御手順を更に有することを特徴とするものである。
【００２８】
この請求項12に係る発明の実施例には、実施例２が対応する。そして、このように構成されたネットリスト変換プログラムによれば、ネットリストのファイルサイズを低減でき、且つ、変換に要する時間を短縮できる。
【００２９】
請求項13に係る発明は、請求項11に係るネットリスト変換プログラムにおいて、前記接続素子設定手順は、前記接続素子として、前記回路ブロックにおける端子電流を測定する素子を設定することを特徴とするものである。
【００３０】
この請求項13に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換プログラムによれば、回路ブロック端子電流を容易に測定可能なフラットネットリストに変換できる。
【００３１】
請求項14に係る発明は、請求項11に係るネットリスト変換プログラムにおいて、前記接続素子設定手順は、前記接続素子として、実回路で顕在化する素子である寄生素子を設定することを特徴とするものである。
【００３２】
この請求項14に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換プログラムによれば、ＩＣ内配線や基板配線等の寄生素子を含めたネットリストに変換できる。
【００３３】
請求項15に係る発明は、請求項11に係るネットリスト変換プログラムにおいて、前記フラット化ネットリスト生成手順は、前記接続素子の１つの端子が他の前記接続素子１個以外に接続されないとき、あるいは、前記接続素子が複数、並列に接続されるとき、複数の前記接続素子を機能が等価な１つの接続素子に置き換えることを特徴とするものである。
【００３４】
この請求項15に係る発明の実施例には、実施例１及び２が対応する。そして、このように構成されたネットリスト変換プログラムによれば、変換されるネットリストのファイルサイズを低減できる。
【発明の効果】
【００３５】
本発明によれば、階層ネットリストを回路ブロックの階層構成を保ちつつ、回路内素子のバラツキ特性を考慮したシミュレーションやモンテカルロ解析、故障シュミレーション等で必要なフラットネットリストに変換できるネットリスト変換装置、その方法、及びそのプログラムを提供でき、その結果、回路ブロックの領域の識別や、サブサーキットの端子部分の識別及び端子部分を流れる電流の測定、ＩＣ内の配線や基板配線等で顕在化する配線抵抗や配線容量、配線インダクタンス等の寄生素子を考慮したシミュレーション等が容易に行えること、また、ネットリストのファイルサイズの低減によるコンピュータ・リソースの有効活用等の利点を得ることができる。
【発明を実施するための最良の形態】
【００３６】
次に、発明を実施するための最良の形態について説明する。
【実施例】
【００３７】
まず、本発明に係るネットリスト変換装置及びその方法の実施例１について詳細に説明する。図１は、実施例１に係るネットリスト変換装置の構成を示すブロック図であり、図２は、実施例１に係るネットリスト変換装置の構成の動作手順を示すフローチャートである。図１において、１は、階層ネットリストを格納している階層ネットリスト格納部、２は、階層ネットリストの構造を解析する階層構造解析部、３は、階層構造解析部２から出力される、各階層内部の回路ブロックの構成情報たる回路情報を格納する各階層の回路情報格納部、４は、階層構造解析部２から出力される、各階層における回路ブロックの接続情報たる接続情報を格納する階層回路間の接続情報格納部、５は、接続情報格納部４に格納されている回路ブロックの接続情報から接続素子の設定を行う接続素子設定部、６は、回路情報格納部３に格納されている回路ブロックの構成情報と接続素子設定部５から出力される接続素子の設定情報からフラットネットリストを生成するフラット化ネットリスト生成部、７は、フラット化ネットリスト生成部６から出力されるフラットネットリストを格納するフラットネットリスト格納部、８は、全体の動作を制御するコントローラである。
【００３８】
ここで、回路情報及び接続情報について、図３及び図４を用いて説明する。回路情報とは、各階層の回路が如何なる回路ブロックから構成されているかを示す情報である。例えば、図３においては、最上位階層の回路は、回路ブロック１から構成され、回路ブロック１は次の階層の回路として、回路ブロック11及び12から構成され、回路ブロック11及び12は最下位階層の回路として、抵抗とトランジスタから構成されており、これら各階層の回路ブロックを構成する情報が回路情報である。図４に示す図３の回路図の階層ネットリストにおいては、Ｘ１，ｃｉｒ１，Ｘ11，Ｘ12，ｃｉｒ２，Ｑ１，Ｑ２，Ｒ１及びＲ２が、回路情報に相当する。
【００３９】
また、接続情報とは、各階層の回路ブロック間の接続を示すものである。例えば、図４に示す階層ネットリストにおいては、ｎｅｔ１〜４，ｎｅｔ11〜15，ｎｅｔ21〜25が、接続情報に相当する。
【００４０】
次に、図２のフローチャートを用いて、図１に示す実施例１に係るネットリスト変換装置の動作について説明する。まず、階層ネットリスト格納部１に格納されている階層ネットリストを、階層構造解析部２へ読み込み（ステップＳ21）、前記階層ネットリストの最上位階層内の素子及びサブサーキット等の回路情報と、各素子及びサブサーキット等の接続情報を抽出し、回路情報格納部３及び接続情報格納部４へ格納する（ステップＳ22）。
【００４１】
そして、回路情報格納部３に格納されている最上位階層の情報に対してサブサーキット参照の情報が含まれているか判断する（ステップＳ23）。もし、ステップＳ23の判定が偽ならば、前記階層ネットリストは、階層構造をもたないため、処理を終了する（ステップＳ30）。
【００４２】
一方ステップＳ23の判定が真ならば、接続情報４に格納されている接続情報を基に接続素子設定部５により、最上位階層における接続素子の設定と挿入する位置を決定する（ステップＳ24）。そして、フラット化ネットリスト生成部６により、回路情報格納部３に格納されている最上位階層のネットリストの内、サブサーキットを参照していないフラットな部分のネットリストを生成し、且つ、接続素子設定部５により決定された接続素子を挿入し、フラットネットリスト格納部７に格納する（ステップＳ25）。
【００４３】
ここで、前記階層ネットリスト内のサブサーキットを１階層展開し、展開したネットリストの内の素子及びサブサーキット等の回路情報と、各素子及びサブサーキット等の接続情報を抽出し、回路情報格納部３及び接続情報格納部４へ格納する（ステップＳ26）。接続情報格納部４に格納されている１階層展開された接続情報を基に接続素子設定部５により、１階層展開したネットリストにおける接続素子の設定と挿入する位置を決定する（ステップＳ27）。
【００４４】
次いで、フラット化ネットリスト生成部６により、回路情報格納部３に格納されている１階層展開したネットリストの内、サブサーキットを参照していないフラットな部分のネットリストを生成し、且つ、接続素子設定部５により決定された接続素子を挿入し、フラットネットリスト格納部７に格納する。（ステップＳ28）。そして、回路情報格納部３に格納されている１階層展開したネットリストの回路情報に対してサブサーキット参照の情報が含まれているか判断する（ステップＳ29）。もし、ステップＳ29の判定が偽ならば、１階層展開したネットリストは、階層構造をもたないため、処理を終了する（ステップＳ30）。一方、ステップＳ29の判定が真ならば、ステップＳ26に戻る。そして、ステップＳ26からステップＳ29までの処理動作を、ステップＳ29の判定が偽になるまで繰り返す。
【００４５】
次に、図３〜図８を用いて、本実施例の動作の内、接続素子設定部５とフラット化ネットリスト生成部６の動作について説明する。ここで、図３は、説明に用いる階層構造をもつ回路図例であり、図４は図３に示した回路図をＳＰＩＣＥ形式で記述した階層ネットリストである。ここで図４において、最上位階層の回路ブロック１はＸ１であり、該回路Ｘ１はサブサーキットｃｉｒ１を参照している。そして、サブサーキットｃｉｒ１は回路ブロック（11，12）Ｘ11及びＸ12で構成され、該回路ブロックＸ11及びＸ12はサブサーキットｃｉｒ２を参照している。そして、サブサーキットｃｉｒ２はＮＰＮトランジスタや抵抗で構成されるフラットな回路である。
【００４６】
図４の階層ネットリストは、階層構造解析部２により、回路素子や参照されるサブサーキットの構造が解析され、各階層の回路情報及び接続情報が抽出される。そして、図１の回路情報格納部３に回路情報が、図１の接続情報格納部４に接続情報が、夫々格納される。ここで、格納された回路情報を基に回路ブロックＸ１を１階層展開し、回路ブロックＸ１を構成する回路ブロックＸ11及びＸ12が最上位階層の回路素子となるように、素子名をＸ11Ｘ１及びＸ12Ｘ１に修正する。同時に、サブサーキットｃｉｒ１のノード名もｎｅｔ11Ｘ１やｎｅｔ12Ｘ１等のように修正する。そして、格納された接続情報を基に、修正したノード名とＸ11のノード名を用いて、回路ブロックＸ１の各ノードに接続素子（図４の例では端子間電圧０Ｖの電圧源を用いて電流計としてモデル化）を挿入する。
【００４７】
図５は、図４の階層ネットリストを１階層展開したネットリストの例であり、図６は図５のネットリストを回路図化した図である。そして、図５のネットリストの素子Ｘ11Ｘ１及びＸ12Ｘ１を更に１階層展開したネットリスト（フラットネットリスト）が図７であり、図７のネットリストを回路図化した図が図８である。これらの手順で、サブサーキットの参照がなくなるまで階層の展開を繰り返す。
【００４８】
以上説明したように、実施例１では、階層回路間の接続情報を基にサブサーキットの端子部分に接続素子を挿入しながら、階層ネットリストのサブサーキットを全て階層展開し、フラットネットリストに変換する。この結果、フラットネットリストであるにもかかわらず、回路ブロックの領域の識別や、サブサーキットの端子部分の識別及び端子部分を流れる電流の測定等を容易に行うことが可能となる。
【００４９】
次に、図９と図10を用いて、本発明の実施例２について詳細に説明する。図９は、実施例２の構成を示すブロック図であり、図10は、図９に示した実施例２に係るネットリスト変換装置の動作手順を示すフローチャートである。図９において、１〜８は図１に示した実施例１と同様の構成要素であり、９は階層構造解析部２から出力される情報を基に、サブサーキットをフラット化するか否かを制御するフラット化部分制御部である。
【００５０】
また、図10に示すフローチャートでは、図２に示した実施例１のフローチャートに対して、フラット化部分制御部９によってサブサーキットをフラット化するか否かが制御され、フラット化するサブサーキットを選択するフロー（ステップＳ31及びＳ32）が追加されている点が異なる。もし、ステップＳ31の判定が偽ならば、サブサーキットを展開せずにステップＳ26を実行する。一方、ステップＳ31の判定が真ならば、図２に示した実施例１のフローチャートと同様にステップＳ24及びＳ25を実行し、選択されたサブサーキットを部分的にフラット化する。また、もしステップＳ32の判定が偽ならば、サブサーキットを展開せずにステップＳ29を実行する。一方、ステップＳ32の判定が真ならば、図２に示した実施例１のフローチャートと同様にステップＳ27及びＳ28を実行し、選択されたサブサーキットを部分的にフラット化する。前記以外の動作（ステップＳ20からＳ30）は、実施例１と同様である。
【００５１】
以上説明したように、実施例２では、階層回路間の接続情報を基にサブサーキットの端子部分に接続素子を挿入しながら、階層ネットリストのサブサーキットを選択的に階層展開し、部分的なフラットネットリストに変換する。この結果、回路ブロックの領域の識別や、サブサーキットの端子部分の識別及び端子部分を流れる電流の測定等が容易に可能となるばかりでなく、ネットリストのファイルサイズを低減することが可能である。
【００５２】
なお、上記各実施例の構成は、当然、各種の変形、変更が可能である。例えば、回路情報格納部３に格納している回路ブロックの回路情報をフラット化ネットリスト生成部６の入力とせずに、階層構造解析部２から出力される回路ブロックの回路情報を直接フラット化ネットリスト生成部６の入力としてもよい。また、接続情報格納部４に格納している回路ブロックの接続情報を接続素子設定部５の入力とせずに、階層構造解析部２から出力される回路ブロックの接続情報を直接接続素子設定部５の入力としてもよい。
【００５３】
また、上記実施例１及び実施例２の説明では、接続素子として電流計を用いたが、実際のＩＣや基板に近いネットリストに変換するために、ＩＣ内の配線や基板配線等で顕在化する配線抵抗、配線容量、配線インダクタンス等の寄生素子を接続素子として用いてもよい。例えば、ＩＣレイアウトデータや基板レイアウトデータから、ＩＣ内の配線や基板配線の寄生素子を抽出するプログラムや、机上の計算によって寄生素子の値を算出し、図８のフラットネットリストの回路図における接続素子Ｖ１や接続素子Ｖ１Ｘ１や接続素子Ｖ５Ｘ１等の接続素子として寄生素子を割り当てる。図11はＩＣレイアウトパターンにおける配線の寄生素子部分を示した例であり、41は接続素子Ｖ１に相当する配線の寄生素子部分、42は接続素子Ｖ１Ｘ１に相当する配線の寄生素子部分、43は接続素子Ｖ５Ｘ１に相当する配線の寄生素子部分である。図12は、図11の寄生素子部分の回路モデルの一例であり、ＲＲ１，ＲＲ２は配線の寄生抵抗、ＬＬ１，ＬＬ２は配線の寄生インダクタンス、ＣＣ１は配線の寄生容量である。図13は図12の寄生素子部分の回路モデルを接続素子として用いたフラットネットリストの例である。
【００５４】
また、接続素子の１つの端子が他の接続素子１個以外に接続されない場合（例えば、図８の回路図において接続素子Ｖ４Ｘ１と接続素子Ｖ６Ｘ１）や、接続素子が並列に接続される場合等、フラットネットリストに記述される素子数やノード数を削減し、ネットリストのファイルサイズを低減するために、複数の接続素子を１つの接続素子へマージしてもよい。また、上記各実施例では、ハードウエア構成で説明したが、図２あるいは図10に示したフローチャートに基づき、ソフトウエア（プログラム）として実現することも、勿論、可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明に係るネットリスト変換装置の実施例１の構成を示すブロック図である。
【図２】図１に示した実施例１に係るネットリスト変換装置の動作を説明するためのフローチャートである。
【図３】図１の階層ネットリスト格納部に格納されている階層ネットリストの回路図例である。
【図４】図３に示した回路図の階層ネットリスト例を示す図である。
【図５】図４に示した階層ネットリストを１階層展開したネットリスト例を示し図である。
【図６】図５に示したネットリストの回路図である。
【図７】図５に示したネットリストを更に１階層展開したネットリスト（フラットネットリスト）例を示す図である。
【図８】図７に示したネットリスト（フラットネットリスト）の回路図である。
【図９】本発明の実施例２に係るネットリスト変換装置の構成を示すブロック図である。
【図１０】図９に示した実施例２に係るネットリスト変換装置の動作を説明するためのフローチャートである。
【図１１】図８に示したフラットネットリストの回路図における接続素子として寄生素子を割り当てた場合におけるＩＣレイアウトパターンにおける配線の寄生素子部分を示す図である。
【図１２】図11に示した寄生素子部分の回路モデルを示す図である。
【図１３】図12に示した寄生素子部分の回路モデルを接続素子として用いたフラットネットリスト例を示す図である。
【図１４】従来の階層のないフラットネットリスト例を示す図である。
【図１５】図14に示したフラットネットリストに対応する回路図を示す図である。
【符号の説明】
【００５６】
１  階層ネットリスト格納部
２  階層構造解析部
３  回路情報格納部
４  接続情報格納部
５  接続素子設定部
６  フラット化ネットリスト生成部
７  フラット化ネットリスト格納部
８  コントローラ
９  フラット化部分制御部
41，42，43  寄生素子部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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