(57)【要約】【課題】  位相雑音を低く保ちながら低消費電力化を実現できるＬＣ共振型電圧制御発振器を提供する。【解決手段】  クロスカップリングされる少なくとも１対のペアトランジスタを用いて構成される交流信号増幅回路とＬＣ回路とを有し、ＬＣ回路の素子値を制御電圧に応じて変更することで所望周波数の発振信号を生成する電圧制御発振器において、交流信号増幅回路は、各ペアトランジスタのドレインにソースが接続され、対応するペアトランジスタとでカスコード増幅回路を形成する付加トランジスタを備えて構成される。【選択図】      図１
2006345116.tif 000002
【特許請求の範囲】
【請求項１】
クロスカップリングされる少なくとも１対のペアトランジスタを用いて構成される交流信号増幅回路とＬＣ回路とを有し、前記ＬＣ回路の素子値を制御電圧に応じて変更することで所望周波数の発振信号を生成する電圧制御発振器であって、
前記交流信号増幅回路は、前記各ペアトランジスタのドレインにソースが接続され、対応するペアトランジスタとでカスコード増幅回路を形成する付加トランジスタを備えていることを特徴とする電圧制御発振器。
【請求項２】
請求項１記載の電圧制御発振器において、
前記ＬＣ回路を形成するキャパシタまたはインダクタのいずれかは、前記制御電圧により素子値を可変であることを特徴とする電圧制御発振器。
【請求項３】
請求項１記載の電圧制御発振器において、
前記交流信号増幅回路は、互いに同一の極性を有し、前記付加トランジスタとして機能する第１および第３トランジスタと前記ペアトランジスタとして機能する第２および第４トランジスタとを備え、
前記ＬＣ回路は、第１電源線に一端が接続される第１および第２インダクタと、前記制御電圧によりキャパシタ値を可変であり、前記第１電源線または第２電源線のいずれかに一端が接続される第１および第２キャパシタとを備え、
前記第１トランジスタのドレイン、前記第４トランジスタのゲート、前記第１インダクタの他端および前記第１キャパシタの他端は、相互に接続され、
前記第３トランジスタのドレイン、前記第２トランジスタのゲート、前記第２インダクタの他端および前記第２キャパシタの他端は、相互に接続され、
前記第１トランジスタのソースおよび前記第２トランジスタのドレインは、相互に接続され、
前記第３トランジスタのソースおよび前記第４トランジスタのドレインは、相互に接続され、
前記第２トランジスタのソース、前記第４トランジスタのソースは、前記第２電源線に接続され、
前記第１トランジスタのゲートおよび前記第３トランジスタのゲートは、固定電圧をそれぞれ受けることを特徴とする電圧制御発振器。
【請求項４】
請求項３記載の電圧制御発振器において、
前記第２トランジスタのソースおよび前記第４トランジスタのソースと前記第２電源線との間に設けられる電流源を備えていることを特徴とする電圧制御発振器。
【請求項５】
請求項４記載の電圧制御発振器において、
前記電流源は、前記第１〜第４トランジスタと同一の極性を有するトランジスタで構成されることを特徴とする電圧制御発振器。
【請求項６】
請求項４記載の電圧制御発振器において、
前記電流源は、ＬＣ同調回路で構成されることを特徴とする電圧制御発振器。
【請求項７】
請求項３記載の電圧制御発振器において、
前記第１インダクタの一端および前記第２インダクタの一端と前記第１電源線との間に設けられる電流源を備えていることを特徴とする電圧制御発振器。
【請求項８】
請求項７記載の電圧制御発振器において、
前記電流源は、前記第１〜第４トランジスタとは逆の極性を有するトランジスタで構成されることを特徴とする電圧制御発振器。
【請求項９】
請求項１記載の電圧制御発振器において、
前記交流信号増幅回路は、前記付加トランジスタとして機能するｎ型の第１および第３トランジスタと、前記ペアトランジスタとして機能するｎ型の第２および第４トランジスタと、前記付加トランジスタとして機能するｐ型の第５および第７トランジスタと、前記ペアトランジスタとして機能するｐ型の第６および第８トランジスタとを備え、
前記ＬＣ回路は、インダクタと、前記制御電圧によりキャパシタ値を可変であり、高電圧電源線または低電圧電源線のいずれかに一端が接続される第１および第２キャパシタとを備え、
前記第１トランジスタのドレイン、前記第４トランジスタのゲート、前記第５トランジスタのドレイン、前記第８トランジスタのゲート、前記インダクタの一端および前記第１キャパシタの他端は、相互に接続され、
前記第３トランジスタのドレイン、前記第２トランジスタのゲート、前記第７トランジスタのドレイン、前記第６トランジスタのゲート、前記インダクタの他端および前記第２キャパシタの他端は、相互に接続され、
前記第１トランジスタのソースおよび前記第２トランジスタのドレインは、相互に接続され、前記第３トランジスタのソースおよび前記第４トランジスタのドレインは、相互に接続され、
前記第５トランジスタのソースおよび前記第６トランジスタのドレインは、相互に接続され、前記第７トランジスタのソースおよび前記第８トランジスタのドレインは、相互に接続され、
前記第２トランジスタのソースおよび前記第４トランジスタのソースは、前記低電圧電源線に接続され、前記第６トランジスタのソースおよび前記第８トランジスタのソースは、前記高電圧電源線に接続され、
前記第１トランジスタのゲート、前記第３トランジスタのゲート、前記第５トランジスタのゲートおよび前記第７トランジスタのゲートは、固定電圧をそれぞれ受けることを特徴とする電圧制御発振器。                                                                               
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線送受信装置等で用いられる電圧制御発振器に関し、特に、電圧制御発振器の低位相雑音化および低消費電力化に関する。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ：Voltage-Controlled Oscillator）は、制御電圧により発振周波数を変更できる発振器である。例えば、無線送受信装置におけるＰＬＬ（Phase Locked Loop）回路の位相補正等に、ＬＣ共振型電圧制御発振器がよく用いられている。ＬＣ共振型電圧制御発振器には、出力振幅がある値に到達する前にバイアス電流が増加すると出力振幅も増加する第１モードと、出力振幅がある値に到達した後にバイアス電流が増加しても出力振幅は増加しない第２モードとがあることが知られている。ＬＣ共振型電圧制御発振器では、第１モード時の消費電力の方が第２モード時の消費電力よりも少なく、第１モードと第２モードとの境界で位相雑音が最も低くなる（例えば、非特許文献１参照）。
【非特許文献１】Donhee Ham and Ali Hajimiri, "Concepts and Methods in Optimization of Integrated LC VCOs," IEEE Journal of Solid-State Circuits, Vol.36, No.6, June 2001.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のＬＣ共振型電圧制御発振器では、消費電力を削減するために第１モードでバイアス電流を減少させると、位相雑音が大きくなってしまう。このため、従来のＬＣ共振型電圧制御発振器では、位相雑音を低く保ちながら消費電力を削減することはできない。
【０００４】
本発明は、このような従来の問題点に鑑みてなされたものであり、位相雑音を低く保ちながら低消費電力化を実現できるＬＣ共振型電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１の電圧制御発振器は、クロスカップリングされる少なくとも１対のペアトランジスタを用いて構成される交流信号増幅回路とＬＣ回路とを有し、ＬＣ回路の素子値を制御電圧に応じて変更することで所望周波数の発振信号を生成する電圧制御発振器であって、交流信号増幅回路は、各ペアトランジスタのドレインにソースが接続され、対応するペアトランジスタとでカスコード増幅回路を形成する付加トランジスタを備えていることを特徴とする。
【０００６】
請求項２の電圧制御発振器は、請求項１記載の電圧制御発振器において、ＬＣ回路を形成するキャパシタまたはインダクタのいずれかは、制御電圧により素子値を可変であることを特徴とする。
【０００７】
請求項３の電圧制御発振器は、請求項１記載の電圧制御発振器において、交流信号増幅回路は、互いに同一の極性を有し、付加トランジスタとして機能する第１および第３トランジスタとペアトランジスタとして機能する第２および第４トランジスタとを備え、ＬＣ回路は、第１電源線に一端が接続される第１および第２インダクタと、制御電圧によりキャパシタ値を可変であり、第１または第２電源線のいずれかに一端が接続される第１および第２キャパシタとを備え、第１トランジスタのドレイン、第４トランジスタのゲート、第１インダクタの他端および第１キャパシタの他端は、相互に接続され、第３トランジスタのドレイン、第２トランジスタのゲート、第２インダクタの他端および第２キャパシタの他端は、相互に接続され、第１トランジスタのソースおよび第２トランジスタのドレインは、相互に接続され、第３トランジスタのソースおよび第４トランジスタのドレインは、相互に接続され、第２トランジスタのソース、第４トランジスタのソースは、第２電源線に接続され、第１トランジスタのゲートおよび第３トランジスタのゲートは、固定電圧をそれぞれ受けることを特徴とする。
【０００８】
請求項４の電圧制御発振器は、請求項３記載の電圧制御発振器において、第２トランジスタのソースおよび第４トランジスタのソースと第２電源線との間に設けられる電流源を備えていることを特徴とする。
【０００９】
請求項５の電圧制御発振器は、請求項４記載の電圧制御発振器において、電流源は、第１〜第４トランジスタと同一の極性を有するトランジスタで構成されることを特徴とする。
【００１０】
請求項６の電圧制御発振器は、請求項４記載の電圧制御発振器において、電流源は、ＬＣ同調回路で構成されることを特徴とする。
【００１１】
請求項７の電圧制御発振器は、請求項３記載の電圧制御発振器において、第１インダクタの一端および第２インダクタの一端と第１電源線との間に設けられる電流源を備えていることを特徴とする。
【００１２】
請求項８の電圧制御発振器は、請求項７記載の電圧制御発振器において、電流源は、第１〜第４トランジスタとは逆の極性を有するトランジスタで構成されることを特徴とする。
【００１３】
請求項９の電圧制御発振器は、請求項１記載の電圧制御発振器において、交流信号増幅回路は、付加トランジスタとして機能するｎ型の第１および第３トランジスタと、ペアトランジスタとして機能するｎ型の第２および第４トランジスタと、付加トランジスタとして機能するｐ型の第５および第７トランジスタと、ペアトランジスタとして機能するｐ型の第６および第８トランジスタとを備え、ＬＣ回路は、インダクタと、制御電圧によりキャパシタ値を可変であり、高電圧電源線または低電圧電源線のいずれかに一端が接続される第１および第２キャパシタとを備え、第１トランジスタのドレイン、第４トランジスタのゲート、第５トランジスタのドレイン、第８トランジスタのゲート、インダクタの一端および第１キャパシタの他端は、相互に接続され、第３トランジスタのドレイン、第２トランジスタのゲート、第７トランジスタのドレイン、第６トランジスタのゲート、インダクタの他端および第２キャパシタの他端は、相互に接続され、第１トランジスタのソースおよび第２トランジスタのドレインは、相互に接続され、第３トランジスタのソースおよび第４トランジスタのドレインは、相互に接続され、第５トランジスタのソースおよび第６トランジスタのドレインは、相互に接続され、第７トランジスタのソースおよび第８トランジスタのドレインは、相互に接続され、第２トランジスタのソースおよび第４トランジスタのソースは、低電圧電源線に接続され、第６トランジスタのソースおよび第８トランジスタのソースは、高電圧電源線に接続され、第１トランジスタのゲート、第３トランジスタのゲート、第５トランジスタのゲートおよび第７トランジスタのゲートは、固定電圧をそれぞれ受けることを特徴とする。
【発明の効果】
【００１４】
本発明の電圧制御発振器では、交流信号増幅回路にペアトランジスタとでカスコード増幅回路を形成する付加トランジスタを設けることで、交流信号増幅回路の出力抵抗を大きくでき、バイアス電流の減少に伴う位相雑音の増加を抑制できる。従って、位相雑音を低く保ちながら低消費電力化を実現することが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の電圧制御発振器の第１実施形態を示している。ＬＣ共振型電圧制御発振器ＶＣＯ１は、ｎＭＯＳトランジスタＴ１〜Ｔ４（交流信号増幅回路）と、ｎＭＯＳトランジスタＴＮ（電流源）と、電源線ＶＤＤ（第１電源線）に一端が接続されるインダクタＬ１、Ｌ２および接地線ＶＳＳ（第２電源線）に一端が接続されるキャパシタＣ１、Ｃ２（ＬＣ回路）とを有している。
【００１６】
ｎＭＯＳトランジスタＴ１のドレイン、ｎＭＯＳトランジスタＴ４のゲート、インダクタＬ１の他端、キャパシタＣ１の他端および端子Ｐ１は、相互に接続されている。キャパシタＣ１のキャパシタ値（素子値）は、端子Ｐ３を介して受ける制御電圧に応じて可変である。ｎＭＯＳトランジスタＴ１のゲートは、端子Ｐ５を介して固定電圧を受けている。ｎＭＯＳトランジスタＴ１のソースおよびｎＭＯＳトランジスタＴ２のドレインは、相互に接続されている。
【００１７】
ｎＭＯＳトランジスタＴ３のドレイン、ｎＭＯＳトランジスタＴ２のゲート、インダクタＬ２の他端、キャパシタＣ２の他端および端子Ｐ２は、相互に接続されている。キャパシタＣ２のキャパシタ値は、端子Ｐ４を介して受ける制御電圧に応じて可変である。ｎＭＯＳトランジスタＴ３のゲートは、端子Ｐ６を介して固定電圧を受けている。ｎＭＯＳトランジスタＴ３のソースおよびｎＭＯＳトランジスタＴ４のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴ２のソース、ｎＭＯＳトランジスタＴ４のソースおよびｎＭＯＳトランジスタＴＮのドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＮのゲートは、端子Ｐ７を介してバイアス電圧を受けている。ｎＭＯＳトランジスタＴＮのソースは、接地線ＶＳＳに接続されている。
【００１８】
このような構成の電圧制御発振器ＶＣＯ１では、クロスカップリングされたｎＭＯＳトランジスタＴ２、Ｔ４は、負性抵抗を発生して安定したＬＣ発振を継続させている。また、ｎＭＯＳトランジスタＴＮは、電流源として機能し、電源電圧の変動に対して安定した発振特性を維持させている。これにより、互いの位相が１８０°ずれた差動信号（発振信号）が端子Ｐ１、Ｐ２から安定して出力される。端子Ｐ３、Ｐ４に印可する制御電圧によりキャパシタＣ１、Ｃ２のキャパシタ値を変更することで、端子Ｐ１、Ｐ２から出力される差動信号の周波数を制御できる。
【００１９】
図２は、本発明の電圧制御発振器の比較例を示している。本発明の電圧制御発振器の比較例を説明するにあたって、図１で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＬＣ共振型電圧制御発振器ＶＣＯａは、ｎＭＯＳトランジスタＴ１、Ｔ３を有していないことを除いて、図１の電圧制御発振器ＶＣＯ１と同一である。
【００２０】
一般に、無線送受信装置等で用いられる電圧制御発振器は、チャネル干渉の原因となる位相雑音が低くなければならない。また、前述のように、電圧制御発振器は、第１および第２モードを有しており、第１モード時の方が第２モード時より低消費電力で動作する。そこで、図２の電圧制御発振器ＶＣＯａの消費電力を削減するために、第１モードでバイアス電流を減少させる（端子Ｐ７に印可するバイス電圧を低下させる）と、位相雑音が大きくなってしまう。従って、電圧制御発振器ＶＣＯａでは、位相雑音を低く保ちながら低消費電力化を実現することができない。
【００２１】
これに対して、図１の電圧制御発振器ＶＣＯ１では、ｎＭＯＳトランジスタＴ２、Ｔ４（ペアトランジスタ）とでカスコード増幅回路を形成するｎＭＯＳトランジスタＴ１、Ｔ３（付加トランジスタ）を設けることで、出力抵抗を大きくでき、第１モードでバイアス電流を減少させたことによる位相雑音の増加を抑制できる。従って、電圧制御発振器ＶＣＯ１では、位相雑音を低く保ちながら低消費電力化を実現することができる。以下、その根拠を図３〜図９を用いて説明する。
【００２２】
図３は、ＬＣ発振回路の等価回路を示している。ＬＣ発振回路の位相雑音を計算するために、図３に示すＬＣ発振回路の等価回路を考える。図３において、負性抵抗-Gmは、図２のｎＭＯＳトランジスタＴ２、Ｔ４で構成される能動素子により与えられる負性抵抗に対応する。抵抗RPで発生する雑音電流iRpは、熱雑音であるため、式（１）で表される。
【数１】
2006345116.tif 000003
【００２３】
ここで、雑音電流iRpから出力電圧voutへの伝達関数を求める。図３より、式（２）が得られる。
【数２】
2006345116.tif 000004
従って、雑音電流iRpから出力電圧voutへの伝達関数Tloop,Rp(s)は、式（３）で表される。
【数３】
2006345116.tif 000005
【００２４】
計算過程を簡略化するために、式（４）で表される雑音伝達関数Tnoise,Rpの逆数Hnoise,Rpを導入する。
【数４】
2006345116.tif 000006
従って、式（５）が得られる。
【数５】
2006345116.tif 000007
【００２５】
ＬＣ発振回路の発振周波数ω0からΔωだけ離れた周波数での逆数Hnoise,Rp(ω0+Δω)は、Δωがω0に比べて非常に小さいと仮定すると、式（６）のように近似できる。
【数６】
2006345116.tif 000008
発振条件下では、式（７）が成り立つ。
【数７】
2006345116.tif 000009
従って、発振条件下では、式（８）が成り立つ。
【数８】
2006345116.tif 000010
【００２６】
一方、式（６）、（９）より、式（１０）が得られる。
【数９】
2006345116.tif 000011
【数１０】
2006345116.tif 000012
式（１０）より、式（１１）が得られる。
【数１１】
2006345116.tif 000013
【００２７】
式（８）、（１１）より、式（１２）が得られる。
【数１２】
2006345116.tif 000014
従って、式（１３）が得られる。
【数１３】
2006345116.tif 000015
式（１）、（１３）より、出力雑音vout,Rp(ω0+Δω)は、式（１４）で表される。
【数１４】
2006345116.tif 000016
【００２８】
図４は、図２の電圧制御発振器ＶＣＯａにおけるキャパシタＣ１、Ｃ２の直列寄生抵抗RScap、インダクタＬ１、Ｌ２の直列寄生抵抗RSind、ｎＭＯＳトランジスタＴ２、Ｔ４の出力抵抗Roおよびその他の寄生抵抗Retcを雑音源として考慮した場合のＬＣ発振回路の等価回路を示している。キャパシタの直列寄生抵抗RScapは、キャパシタのキャパシタ値をQcapとすると、式（１５）で表される等価並列抵抗RPcapに変換できる（例えば、Jan Craninckx and Michiel Steyaert, " Low-Noise Voltage-Controlled Oscillators Using Enhanced LC-Tanks," IEEE Transactions on Circuits and Systems-2, Vol.42, No.12, December 1995.参照）。
【数１５】
2006345116.tif 000017
【００２９】
式（１４）、（１５）より、キャパシタの直列寄生抵抗RScapによる位相雑音vout,Rscap(ω0+Δω)は、式（１６）で表される。
【数１６】
2006345116.tif 000018
【００３０】
同様に、インダクタの直列寄生抵抗RSindは、キャパシタのキャパシタ値をQindとすると、式（１７）で表される等価並列抵抗RPindに変換できる。
【数１７】
2006345116.tif 000019
式（１４）、（１７）より、インダクタの直列寄生抵抗RSindによる位相雑音vout,Rsind(ω0+Δω)は、式（１８）で表される。
【数１８】
2006345116.tif 000020
【００３１】
さらに、式（１４）より、出力抵抗Roによる位相雑音vout,Ro(ω0+Δω)および寄生抵抗Retcによる位相雑音vout,Retc(ω0+Δω)は、式（１９）、（２０）でそれぞれ表される。
【数１９】
2006345116.tif 000021
【数２０】
2006345116.tif 000022
【００３２】
寄生抵抗RScap、寄生抵抗RSind、出力抵抗Roおよび寄生抵抗Retcを雑音源として考慮した場合のＬＣ発振回路の位相雑音vout,R(ω0+Δω)は、各々が無相関であると仮定すると、式（１６）、（１８）、（１９）、（２０）より、式（２１）で表される。
【数２１】
2006345116.tif 000023
【００３３】
式（２１）より、出力抵抗Roを大きくすることで、位相雑音vout,R(ω0+Δω)を小さくできることが分かる。従って、図２の電圧制御発振器ＶＣＯａの位相雑音を小さくするためには、ｎＭＯＳトランジスタＴ２、Ｔ４の出力抵抗を大きくすることが有効である。
【００３４】
図５は、ソース接地増幅回路の概要を示している。図６は、ｎＭＯＳトランジスタのソースと接地線との間に抵抗素子を設けた回路を示している。図７は、図６のｎＭＯＳトランジスタの等価回路を示している。図８は、カスコード増幅回路の概要を示している。図９は、図８における接地線側のｎＭＯＳトランジスタの等価回路を示している。
【００３５】
図２の電圧制御発振器ＶＣＯａにおけるｎＭＯＳトランジスタＴ２、Ｔ４は、図５に示すようなソース接地増幅回路として動作している。図５のｎＭＯＳトランジスタの実効的な出力抵抗は、図６に示すようにｎＭＯＳトランジスタのソースと接地線との間に抵抗素子ZSを設けることで、抵抗素子ZSのgm2ro2倍に大きくできる。このことは、式（２２）、（２３）で表される図６の等価回路についての回路方程式を解くことで導かれる。
【数２２】
2006345116.tif 000024
【数２３】
2006345116.tif 000025
式（２２）、（２３）より、図６のｎＭＯＳトランジスタの出力抵抗Roは、式（２４）で表される。
【数２４】
2006345116.tif 000026
【００３６】
このように、ＭＯＳトランジスタのソースに抵抗素子ZSを付加すると、ＭＯＳトランジスタの利得gm2ro2倍された電圧が抵抗素子ZSにフィードバックされ、ＭＯＳトランジスタのドレイン出力抵抗がＭＯＳトランジスタの利得gm2ro2倍に大きくなる。従って、図６の回路において抵抗素子ZSを図９の等価回路に対応するｎＭＯＳトランジスタで置き換えて構成される図８のカスコード増幅回路の出力抵抗Roは、式（２４）における抵抗値ZSを図８における接地線側のｎＭＯＳトランジスタの出力抵抗ro1で置き換えて、式（２５）で表される。
【数２５】
2006345116.tif 000027
【００３７】
以上のことから、図１の電圧制御発振器ＶＣＯ１では、図２の電圧制御発振器ＶＣＯａよりも、図４の等価回路に変換した場合の出力抵抗Roを、ＭＯＳトランジスタの相互コンダクタンスと出力抵抗との積（数十）倍に大きくすることができ、式（２１）より位相雑音を低減できる。このため、電圧制御発振器ＶＣＯ１では、第１モードでバイアス電流を減少させたことにより増加した位相雑音を、大きくした出力抵抗Roにより低減できる。従って、電圧制御発振器ＶＣＯ１では、位相雑音を低く保ちながら低消費電力化を実現することが可能である。
【００３８】
図１０は、本発明の電圧制御発振器の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態（図１）で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＬＣ共振型電圧制御発振器ＶＣＯ２は、ｎＭＯＳトランジスタＴＮに代えてｐＭＯＳトランジスタＴＰを電流源として有することを除いて、第１実施形態の電圧制御発振器ＶＣＯ１と同一である。
【００３９】
ｐＭＯＳトランジスタＴＰのソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰのドレインは、インダクタＬ１の一端およびインダクタＬ２の一端に接続されている。ｐＭＯＳトランジスタＴＰのゲートは、端子Ｐ７を介してバイアス電圧を受けている。ｎＭＯＳトランジスタＴ２のソースおよびｎＭＯＳトランジスタＴ３のソースは、接地線ＶＳＳに接続されている。このような構成の第２実施形態でも、第１実施形態と同様の効果が得られる。
【００４０】
図１１は、本発明の電圧制御発振器の第３実施形態を示している。第３実施形態を説明するにあたって、第１実施形態（図１）で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＬＣ共振型電圧制御発振器ＶＣＯ３は、ｎＭＯＳトランジスタＴＮに代えてＬＣ同調回路ＬＣＴを電流源として有することを除いて、第１実施形態の電圧制御発振器ＶＣＯ１と同一である。
【００４１】
ＬＣ同調回路ＬＣＴは、ｎＭＯＳトランジスタＴ３のソースおよびｎＭＯＳトランジスタＴ４のソースの接続ノードＮ１と接地線ＶＳＳとの間に並列接続されるキャパシタＣ３およびインダクタＬ３で構成されている。このＬＣ同調回路ＬＣＴは、共振周波数でのみ高い抵抗値を有する（例えば、Mamoru Ugajin, Akihiro Yamagishi, Junichi Kodate, Mitsuru Harada and Tsuneo Tsukahara, "A 1-V CMOS SOI Bluetooth RF Transceiver Using LC-Tuned and Transistor-Current-Source Folded Circuits," IEEE Journal of Solid-State Circuits, Vol.39, No.4, April 2004.参照）。このような構成の第３実施形態でも、第１実施形態と同様の効果が得られる。さらに、ＬＣ同調回路ＬＣＴにおいて直流の電圧降下が生じることはないため、電源の低電圧化に寄与できる。また、雑音源となる電流源は存在せず、ＬＣ同調回路ＬＣＴがノードＮ１の雑音に対するフィルタとして機能するため、低位相雑音化にも寄与できる。
【００４２】
図１２は、本発明の電圧制御発振器の第４実施形態を示している。第４実施形態を説明するにあたって、第１実施形態（図１）および第３実施形態（図１１）で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＬＣ共振型電圧制御発振器ＶＣＯ４は、第１実施形態の電圧制御発振器ＶＣＯ１からｎＭＯＳトランジスタＴＮを、あるいは第３実施形態の電圧制御発振器ＶＣＯ３からＬＣ同調回路ＬＣＴを取り除いて構成されている。従って、ｎＭＯＳトランジスタＴ２のソースおよびｎＭＯＳトランジスタＴ４のソースは、接地線ＶＳＳに接続されている。
【００４３】
このような構成の第４実施形態でも、第１実施形態と同様の効果が得られる。さらに、電流源として機能するｎＭＯＳトランジスタＴＮあるいはＬＣ同調回路ＬＣＴの省略により、端子Ｐ１、Ｐ２から出力される差動信号の位相差が１８０°からある程度ずれる可能性はあるが、ノードＮ１および接地線ＶＳＳ間での電圧降下がないため電源の低電圧化に寄与でき、回路構成の簡略化による回路占有面積の縮小が可能になる。
【００４４】
図１３は、本発明の電圧制御発振器の第５実施形態を示している。図１４は、図１３のｐＭＯＳトランジスタＴ６、Ｔ８の等価回路を示している。図１５は、図１３のｐＭＯＳトランジスタＴ５、Ｔ７の等価回路を示している。第５実施形態を説明するにあたって、第１実施形態（図１）および第４実施形態（図１２）で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＬＣ共振型電圧制御発振器ＶＣＯ５は、第４実施形態の電圧制御発振器ＶＣＯ４からインダクタＬ１、Ｌ２を取り除き、ｐＭＯＳトランジスタＴ５〜Ｔ８およびインダクタＬ４を加えて構成されている。
【００４５】
ｎＭＯＳトランジスタＴ１のドレイン、ｎＭＯＳトランジスタＴ４のゲート、ｐＭＯＳトランジスタＴ５のドレイン、ｐＭＯＳトランジスタＴ８のゲート、インダクタＬ４の一端、キャパシタＣ１の他端および端子Ｐ１は、相互に接続されている。ｐＭＯＳトランジスタＴ５のゲートは、端子Ｐ８を介して固定電圧を受けている。ｐＭＯＳトランジスタＴ５のソースおよびｐＭＯＳトランジスタＴ６のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴ６のソースは、電源線ＶＤＤに接続されている。
【００４６】
ｎＭＯＳトランジスタＴ３のドレイン、ｎＭＯＳトランジスタＴ２のゲート、ｐＭＯＳトランジスタＴ７のドレイン、ｐＭＯＳトランジスタＴ６のゲート、インダクタＬ４の他端、キャパシタＣ２の他端および端子Ｐ２は、相互に接続されている。ｐＭＯＳトランジスタＴ７のゲートは、端子Ｐ９を介して固定電圧を受けている。ｐＭＯＳトランジスタＴ７のソースおよびｐＭＯＳトランジスタＴ８のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴ８のソースは、電源線ＶＤＤに接続されている。
【００４７】
このような構成の第５実施形態でも、第１実施形態と同様の効果が得られる。さらに、ｎＭＯＳトランジスタＴ１〜Ｔ４に加えて、図１４の等価回路に対応するｐＭＯＳトランジスタＴ６、Ｔ８（ペアトランジスタ）および図１５の等価回路に対応するｐＭＯＳトランジスタＴ５、Ｔ７（付加トランジスタ）を設けることで、第４実施形態の電圧制御発振器ＶＣＯ４に比べて、端子Ｐ１に対する信号増幅部および端子Ｐ２に対する信号増幅部の利得がgmp2rop1rop2倍に大きくなる。従って、電圧制御発振器ＶＣＯ５は、振幅の大きい差動信号を生成する必要がある場合に好適である。
【００４８】
なお、第１実施形態では、ｎＭＯＳトランジスタＴ１〜Ｔ４で交流信号増幅回路を構成し、ｎＭＯＳトランジスタＴＮで電流源を構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、電源線ＶＤＤと接地線ＶＳＳとを置き換えるとともに、ｎＭＯＳトランジスタＴ１〜Ｔ４をｐＭＯＳトランジスタにそれぞれ置き換えて交流信号増幅回路を構成し、ｎＭＯＳトランジスタＴＮをｐＭＯＳトランジスタに置き換えて電流源を構成してもよい。
【００４９】
第２実施形態では、ｎＭＯＳトランジスタＴ１〜Ｔ４で交流信号増幅回路を構成し、ｐＭＯＳトランジスタＴＰで電流源を構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、電源線ＶＤＤと接地線ＶＳＳとを置き換えるとともに、ｎＭＯＳトランジスタＴ１〜Ｔ４をｐＭＯＳトランジスタにそれぞれ置き換えて交流信号増幅回路を構成し、ｐＭＯＳトランジスタＴＰをｎＭＯＳトランジスタに置き換えて電流源を構成してもよい。
【００５０】
第３および第４実施形態では、ｎＭＯＳトランジスタＴ１〜Ｔ４で交流信号増幅回路を構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、電源線ＶＤＤと接地線ＶＳＳとを置き換えるとともに、ｎＭＯＳトランジスタＴ１〜Ｔ４をｐＭＯＳトランジスタにそれぞれ置き換えて交流信号増幅回路を構成してもよい。
【００５１】
また、第１〜第５実施形態では、キャパシタＣ１の一端およびキャパシタＣ２の一端を接地線ＶＳＳに接続した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、キャパシタＣ１の一端およびキャパシタＣ２の一端を電源線ＶＤＤに接続してもよい。
【００５２】
第１〜第５実施形態では、差動信号の周波数を制御するために、キャパシタＣ１、Ｃ２の各キャパシタ値が制御電圧により可変であり、インダクタＬ１、Ｌ２、Ｌ４の各インダクタ値は固定である例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、差動信号の周波数を制御するために、インダクタＬ１、Ｌ２、Ｌ４の各インダクタ値（素子値）が制御電圧により可変であり、キャパシタＣ１、Ｃ２の各キャパシタ値は固定であってもよい。
【００５３】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００５４】
【図１】本発明の電圧制御発振器の第１実施形態を示す回路図である。
【図２】本発明の電圧制御発振器の比較例を示す回路図である。
【図３】ＬＣ発振回路の等価回路図である。
【図４】雑音源を考慮したＬＣ発振回路の等価回路図である。
【図５】ソース接地増幅回路の概要を示す回路図である。
【図６】ｎＭＯＳトランジスタのソースと接地線との間に抵抗素子を設けた回路を示す回路図である。
【図７】図６のｎＭＯＳトランジスタの等価回路図である。
【図８】カスコード増幅回路の概要を示す回路図である。
【図９】図８における接地線側のｎＭＯＳトランジスタの等価回路図である。
【図１０】本発明の電圧制御発振器の第２実施形態を示す回路図である。
【図１１】本発明の電圧制御発振器の第３実施形態を示す回路図である。
【図１２】本発明の電圧制御発振器の第４実施形態を示す回路図である。
【図１３】本発明の電圧制御発振器の第５実施形態を示す回路図である。
【図１４】図１３のｐＭＯＳトランジスタＴ６、Ｔ８の等価回路図である。
【図１５】図１３のｐＭＯＳトランジスタＴ５、Ｔ７の等価回路図である。
【符号の説明】
【００５５】
Ｃ１〜Ｃ３  キャパシタ
Ｌ１〜Ｌ４  インダクタ
ＬＣＴ  ＬＣ同調回路
Ｐ１〜Ｐ９  端子
Ｔ１〜Ｔ４、ＴＮ  ｎＭＯＳトランジスタ
Ｔ５〜Ｔ８、ＴＰ  ｐＭＯＳトランジスタ
ＶＣＯ１〜ＶＣＯ５  電圧制御発振器
ＶＤＤ  電源線
ＶＳＳ  接地線                                                                                
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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