(57)【要約】【課題】組み込み自己検査回路を用いたLSIの検査において、スキャンパス自体の故障を容易に検査する手段を提供することを課題とする。また、故障診断処理時にスキャンパスのどの部分が故障しているのかを容易に判定する手段を提供することを課題とする。【解決手段】スキャンパス３０３同士の出力応答を比較する比較回路３０４を設け、比較回路３０４の出力応答を組み込み自己検査回路の検査終了信号として用いる。また、スキャンパス３０３の比較回路３０４をスキャンパス３０３上の各段のフリップフロップ３０２に対して設け、スキャンパス３０３の最終段の出力だけでなく各フリップフロップ３０２の出力応答を比較できるように構成する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
テストを行うための複数のスキャンパスと、前記スキャンパスにテストパタンを供給するパタン生成器と、前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えた組み込み自己検査回路であって、前記複数のスキャンパス間の出力応答を比較するスキャンパス比較手段を有することを特徴とする組み込み自己検査回路。
【請求項２】
スキャンパス比較手段は、その比較結果をテスト終了信号として用いる請求項１記載の組み込み自己検査回路。
【請求項３】
複数のスキャンパスは複数段のフリップフロップを有し、スキャンパス比較手段は前記スキャンパス上に存在する各段の前記フリップフロップの出力応答を比較する請求項1または請求項２記載の組み込み自己検査回路。
【請求項４】
スキャンパス比較手段は、その比較結果出力値をチェーン状に構成された複数のフリップフロップに格納する請求項３記載の組み込み自己検査回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、組み込み自己検査回路に係り、LSI等の半導体集積回路などのテストを行うためのスキャンパスの故障について検査、診断を行うための回路構成を備える組み込み自己検査回路に関する。
【背景技術】
【０００２】
LSIの検査においては、テスタを用いてテストパタンの印加および出力応答の観測を行う。しかし、近年のLSIの大規模化、高速化に伴い、テスタの動作周波数がLSIの動作周波数に追いつかないといった問題や、テストパタンのデータがテスタメモリに対して大きすぎて格納できない等の問題が生じてきている。そこで、これらの問題を回避するためのテスト容易化設計方法の一つとして、組み込み自己検査（BIST:Built-in Self Test）手法が提案されている。
【０００３】
組み込み自己検査とは、LSIに検査用回路を内蔵させ、LSI内部でテストパタンの生成や出力応答と期待値の比較を行うことにより、外部からテストパタンを与えることなく、LSI自身で検査を行う事ができるようにしたものである（非特許文献１を参照）。
【０００４】
組み込み自己検査回路を内蔵したLSIの検査においては、テストパタンの生成、出力応答の観測が回路内部で行われるため、回路本来の動作周波数で検査することができ、また、回路内部からの良否判定信号のみを観測すれば検査が行えるなどの利点がある。
【０００５】
しかし、良否判定信号は所定のテストパタンの全てが印加された後に、出力応答圧縮器に格納された値と期待値を比較することで出力されるため、検査対象回路にテストパタンを印加するために備えられたスキャンパス自体が故障し、テストパタンの印加自体が正常に行えていない場合でも最後まで検査が続行されてしまい、検査時間の無駄が生じるという問題があった。
【０００６】
また、全パタン印加後の出力応答圧縮器の値を検査するだけでは、故障の原因箇所を特定する故障診断処理時に故障の原因が検査対象回路にあるのか、スキャンパスにあるのかを区別をすることが難しいという問題がある。
【０００７】
これに対して、特許文献１では、検査対象回路に書き込み可能なメモリが搭載されている場合に、スキャンパスからの出力データを一旦メモリに格納しておき、格納されたデータを正常値と比較することでスキャンパス上の故障も検査可能としている。しかし、この方法ではスキャンパスを回路内部のメモリに格納させるために通常テスト時には使用しない特別な設定を必要とし、またスキャンパスの出力がメモリに全て格納された後に期待される値との比較を行うため、スキャンパス自体の故障を即座に検出することはできない。
【特許文献１】特開２００３−２３４４０９
【非特許文献１】“Digital Systems Testing and Testable DESIGN”  11章、ビルト-イン  セルフ‐テスト（Built-In  Self-Test）コンピュータサイエンスプレス（Computer Science Press）刊  1990年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように、従来のLSIの組み込み自己検査回路では、テストパタンの印加のために備えられたスキャンパス自体が故障し、テストパタンの印加自体が正常に行えていない場合でも、全てのテストパタンが印加されるまで検査が続行されてしまうという課題があった。また、全テストパタン印加後に出力応答圧縮器に格納された値を検査するだけでは、故障診断処理時にスキャンパスが故障しているのか、検査対象回路が故障しているのかを区別するのが難しいという課題があった。
【０００９】
本発明はこれらの問題に対し、スキャンパス自体の故障を容易に検査する手段を有する組み込み自己検査回路を提供することを課題とする。
【００１０】
また、故障診断処理時にスキャンパスのどの部分が故障しているのかを容易に判定する手段を有する組み込み自己検査回路を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明では以下の手段を講じる。
【００１２】
本発明の組み込み自己検査回路は、テストを行うための複数のスキャンパスと、前記スキャンパスにテストパタンを供給するパタン生成器と、前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えた組み込み自己検査回路であって、前記複数のスキャンパス間の出力応答を比較するスキャンパス比較手段を有することを特徴とする。
【００１３】
上記構成において、スキャンパス比較手段は、その比較結果をテスト終了信号として用いる。
【００１４】
上記構成において、複数のスキャンパスは複数段のフリップフロップを有し、スキャンパス比較手段は前記スキャンパス上に存在する各段の前記フリップフロップの出力応答を比較する。
【００１５】
上記構成において、スキャンパス比較手段は、その比較結果出力値をチェーン状に構成された複数のフリップフロップに格納する。
【発明の効果】
【００１６】
本発明によれば、テスト開始時にスキャンパス間の出力応答を比較することにより、スキャンパスが故障し、テストパタンの印加自体が正常に行えない場合に即座にテストを終了させることにより、無駄にテストが続行されることを防ぐことが可能となる。
【００１７】
また、スキャンパス間の出力応答比較をスキャンパス上の各段のフリップフロップについて行うことで、スキャンパス上のどのフリップフロップが故障しているかを特定することが可能となる。
【００１８】
さらにこのとき、各段のフリップフロップの出力応答の比較結果出力値をフリップフロップに格納し、チェーン状に構成することで、比較結果出力値の観測用の外部出力ピンの増加を防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
（実施の形態１）
図１は本発明の第１の実施形態（請求項1に対応）における組み込み自己検査回路の基本構成を示す図である。図1において、100はランダムパタンを生成する生成器であるパタン発生器、101は出力応答圧縮器、102は被検査回路内のスキャンフリップフロップ、103はスキャンフリップフロップ１０２をチェーン上に構成したスキャンパス、104は複数のスキャンパス１０３同士の出力応答を比較するスキャンパス出力応答比較回路である。
【００２０】
テストは、パタン発生器１００で発生したパタンをスキャンパス１０３に入力し、その出力応答を出力応答圧縮器１０１に格納し、期待値と比較して良否判定信号を出力することにより行われる。  
【００２１】
以下に本実施の形態によるスキャンパスの故障検出のための動作を説明する。まず、パタン発生器１００で発生されたパタンを用いて上記した通常の検査を行う前に、回路内のスキャンパス103の全てに0を印加する。このとき、各スキャンパス１０３からの出力値は0となる。本実施の形態では、スキャンパス出力応答比較回路104はExclusive-ORゲートで構成されており、2本のスキャンパス１０３が接続されているため、スキャンパス出力応答比較回路１０４への入力値は(0,0)となる。このとき、Exclusive-ORゲートの論理特性から出力値は0となるが、片方のスキャンパス１０３が故障しており、スキャンパス１０３からの出力値が１となった場合はExclusive-ORゲートの入力値は(0,1)、あるいは(1,0)となり、出力値は1となる。同様にして、スキャンパス103の全てに1を印加すれば、スキャンパス１０３が正常であれば、スキャンパス応答比較回路１０４は0を出力するが、スキャンパスが故障により0を出力した時、スキャンパス出力応答比較回路１０４は1を出力する。
【００２２】
以上のように、本実施形態によればテスト開始時に全てのスキャンパス１０３に0あるいは１を入力することで、いずれかのスキャンパス１０３に故障が存在する場合、スキャンパス出力応答比較回路１０４からは１が出力され、即座にスキャンパス１０３の故障が判明する。
【００２３】
なお、本実施の形態ではスキャンパス出力応答比較回路１０４としてExclusive-ORゲートを用いているが、実際には他の論理素子を用いても良い。また、スキャンパス出力応答比較回路１０４は複数のスキャンパス１０３の出力を入力とするが、スキャンパス１０３の出力応答は数本ずつ比較しても良いし、全てのスキャンパス１０３を一つのスキャンパス出力応答比較器１０４で比較しても良い。
【００２４】
（実施の形態２）
図２は本発明の第２の実施形態（請求項２に対応）における組み込み自己検査回路の構成を示す図である。２００はパタン発生器、２０１は出力応答圧縮器、２０２は被検査回路内のスキャンフリップフロップ、２０３はスキャンフリップフロップ２０２をチェーン上に構成したスキャンパス、２０４は複数のスキャンパス２０３同士の出力応答を比較するスキャンパス出力応答比較回路、２０５はテスト終了信号発生器である。本組み込み自己検査回路によるテストは第１の実施の形態と同様である。
【００２５】
本実施形態は、第１の実施の形態におけるスキャンパス出力応答比較回路１０４に相当する各スキャンパス出力応答比較回路２０４の出力をテスト終了信号発生器２０５の入力としたものである。
【００２６】
このように構成される本実施形態による動作を以下に説明する。第１の実施の形態と同じく、スキャンパス203の全てに0または1を印加すると、各スキャンパス２０３の出力値が正常であればスキャンパス出力応答比較回路２０４は0を出力し、いずれかのスキャンパス２０３が故障している場合、スキャンパス出力応答比較回路２０４は1を出力する。テスト終了信号発生器２０５は、スキャンパス出力応答比較回路２０４の出力値が1であれば、テスト終了信号を発生し、組み込み自己検査回路による通常のテストが行われる前にテストを終了させる。
【００２７】
以上のように、本実施形態によればスキャンパス出力応答比較回路２０４からの出力を外部に出力するのではなく、テスト終了信号発生器２０５に接続したことにより、外部ピンの増加を防ぎつつ、スキャンパス２０３の故障が判明した時点でテストを終了させることができ、スキャンパス２０３自体が故障しているにもかかわらず無駄にテストが継続されることを防ぐことができる。
【００２８】
（実施の形態３）
図３は本発明の第３の実施形態（請求項３に対応）における構成を示す図である。図３において、300はパタン発生器、301は出力応答圧縮器、302は被検査回路内のスキャンフリップフロップ、303はスキャンフリップフロップ３０２をチェーン状に構成したスキャンパス、304はスキャンパス出力応答比較回路である。本実施形態はスキャンパス出力応答比較回路３０４を第１の実施の形態および第２の実施の形態のように各スキャンパス３０３の最終出力だけでなく、スキャンパス３０３上の各段のフリップフロップ３０２に対して設けたものであり、スキャンパス３０３上の各段のフリップフロップ３０２の出力値を比較し、異なる出力値を出力しているスキャンフリップフロップ３０２が存在すれば、テスト終了信号が発生される。
【００２９】
このように、本実施形態によれば、スキャンパス出力応答比較がスキャンパス３０３上の各段のフリップフロップ３０２について行えるため、スキャンパス３０３に故障が存在するか否かをテストするだけでなく、スキャンパス３０３上のどの段のフリップフロップ３０２に故障が存在するかを特定することが可能となる。
【００３０】
（実施の形態４）
図４は本発明の第４の実施形態（請求項４に対応）における基本構成を示す図である。図４において、４００はパタン発生器、４０１は出力応答圧縮器、４０２は被検査回路内のスキャンフリップフロップ、４０３はスキャンフリップフロップ４０２をチェーン状に構成したスキャンパス、４０４はスキャンパス出力応答比較回路、４０５はスキャンパス４０３の出力応答比較結果を記録するスキャンフリップフロップ４０６をチェーン状に構成したスキャンパスである。本実施の形態は第３の実施の形態において出力応答比較用スキャンパス４０５を追加したものである。
【００３１】
本実施の形態におけるスキャンパス４０５の故障検出の動作を以下に説明する。第３の実施の形態と同様にしてスキャンパス４０３上の各段のフリップフロップ４０２について出力応答を比較した結果は、出力応答比較用スキャンパス405の各フリップフロップ４０６に格納される。出力応答比較用スキャンパス４０５はチェーン状に構成されているため、格納された比較結果は出力応答比較用スキャンパス４０５のシフト動作を行うことで出力応答比較用スキャンパス４０５の最終出力信号線に次々と伝播される。この結果、シフト動作中の各時刻における最終出力信号線の値を観測すれば、各段のスキャンフリップフロップ４０６の比較結果の観測ができる。
【００３２】
以上のように、本実施形態によれば、スキャンパス４０３上の各段のフリップフロップ４０２について出力応答比較を行った結果は出力応答比較用フリップフロップ４０６に格納される。また、それらの出力応答比較用フリップフロップ４０６はチェーン状に構成されており、チェーン上の各フリップフロップ４０６の値をシフトしていくことで、一つの出力端子のみで出力応答比較結果の観測が可能である。これにより、スキャンパス出力応答比較回路４０４の出力を観測するための外部出力端子の増加を最小限に抑えつつ、検査対象のスキャンパス４０３上の各スキャンフリップフロップ４０２について故障の有無を検査することができる。
【産業上の利用可能性】
【００３３】
本発明にかかる組み込み自己検査回路は、スキャンパスの故障検出機能を有し、テストパタンの印加自体が正常に行えない場合に即座にテストを終了させることにより、無駄にテストが続行されることを防ぐことが可能な半導体集積回路の検査回路等として有用である。また半導体集積回路の故障診断等の用途にも応用できる。  
【図面の簡単な説明】
【００３４】
【図１】請求項１に対応する発明の第１の実施の形態における組み込み自己検査回路の基本構成を示すブロック図である。
【図２】請求項２に対応する発明の第２の実施の形態における組み込み自己検査回路の基本構成を示すブロック図である。
【図３】請求項３に対応する発明の第３の実施形態における組み込み自己検査回路の基本構成を示すブロック図である。
【図４】請求項４に対応する発明の第４の実施形態における組み込み自己検査回路の基本構成を示すブロック図である。
【符号の説明】
【００３５】
100,200,300,400  パタン発生器
101,201,301,401  出力応答圧縮器
102,202,302,402  スキャンフリップフロップ
103,203,303,403  スキャンパス
104,204,304,404  スキャンパス出力応答比較回路
205              テスト終了信号発生器
【図１】
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【図２】
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【図３】
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【図４】
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