(57)【要約】【課題】製造工程全体の工程数を減少して生産時間を短縮することができるフラッシュメモリ混載マイコン及びその検査方法を提供する。【解決手段】フラッシュメモリ部のゲートストレステストモードをマイコンのバーインテストモード時に同時活性するために、バーイン工程時に同時にフラッシュメモリ部のゲートストレス印加を行なった後に、バーイン後の閾値選別Ｔｐ１３を含む動作速度テストを行なうことにより、ゲートストレス印加をマイコンのバーイン工程時に同時実施することを可能とし、独立したゲートストレス印加工程を省略する。【選択図】図１
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【特許請求の範囲】
【請求項１】
製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンの検査方法であって、前記組立品テスト工程で、前記フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程と、前記マイコン部に対してバーインするためのバーイン工程とを、１つの工程として同時に実施することを特徴とするフラッシュメモリ混載マイコンの検査方法。
【請求項２】
製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンの検査方法であって、前記組立品テスト工程で、前記フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程を実施した後に、前記フラッシュメモリ部の動作速度を検査するための動作速度テスト工程を実施することを特徴とするフラッシュメモリ混載マイコンの検査方法。
【請求項３】
製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンであって、前記組立品テスト工程で、前記フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程と、前記マイコン部に対してバーインするためのバーイン工程とを、１つの工程として同時に実施することを可能とするよう構成したことを特徴とするフラッシュメモリ混載マイコン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリを混載したフラッシュメモリ混載マイコン及びその検査方法に関するものである。
【背景技術】
【０００２】
近年では、ＯＡ機器や産業機器などを制御管理するコンピュータシステムにおいては、処理速度の高速化が要求されており、その高速化に対応するためにマイコン部にフラッシュメモリ部を付加して混載したフラッシュメモリ混載マイコンが製造され広く使用されている。
【０００３】
以上のような従来のフラッシュメモリ混載マイコンの製造工程での検査方法について、その概略を以下に説明する。
図２は従来のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図である。図２において、Ｄ１は拡散工程での紫外線消去（ＵＶ消去）工程、Ｔｃ１はＵＶ消去工程Ｄ１の後のフラッシュメモリ部に対する閾値テストで正常な閾値レベルにならなかったメモリセルを選別する閾値選別（ＶＴ選別）工程、Ｔｃ２はフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧を一定時間印加しメモリセルの閾値が許容値以上変化したチップを選別するゲートストレス印加およびＶＴ選別工程、Ｔｃ３、Ｔｃ５はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｃ４はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｃ６は検査対象ウエハーをベーク炉で一定時間および一定温度でベーキングするべーク工程、Ｔｃ７はべーク工程Ｔｃ６のベーキングによりメモリセルの閾値が許容値以上変化したチップの選別とマイコン部の動作テストを実施するＶＴ選別およびマイコン部テスト工程であり、以上の工程Ｔｃ１〜Ｔｃ７まではウエハー形態でテストが実施されるウエハーテスト工程である。
【０００４】
また、Ｔｃ８は組み立て工程、Ｔｃ９、Ｔｃ１１はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｃ１０はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｃ１２はマイコン部に対するバーイン工程、Ｔｃ１３はバーイン工程Ｔｃ１２のバーインにより正常動作しなくなったチップの選別とマイコン部の動作速度をテストするバーイン選別および動作速度テスト工程であり、以上の工程Ｔｃ９〜Ｔｃ１３までは組立品形態でテストが実施される組立品テスト工程である。
【０００５】
以上の工程のうち、ＵＶ消去工程Ｄ１は、拡散工程における注入工程やエッチング工程等でメモリセルがチャージアップして、閾値が異常に高くなったメモリセルの閾値を、以下の工程で実施されるゲートストレス印加の前にイントリンシックな閾値に揃えるもので、ＶＴ選別工程Ｔｃ１では、ＵＶ消去工程Ｄ１でイントリンシックな閾値に揃わなかったチップを異常品として選別する。
【０００６】
ゲートストレス印加およびＶＴ選別工程Ｔｃ２は、メモリセルを構成するトンネル酸化膜の欠陥などによるチャージゲイン（フローティングゲートに電子が注入される）モードの不良品を選別するために、全メモリセルを消去しておいてその全メモリセルのコントロールゲートに対して高電圧を一定時間印加した後に、全メモリセルの閾値をテストして、その閾値が許容値以上に上昇している場合は不良として選別する。
【０００７】
ベーク工程Ｔｃ６とＶＴ選別およびマイコン部テスト工程Ｔｃ７のうちのＶＴ選別工程は、メモリセルを構成するトンネル酸化膜やフローティングゲートとコントロールゲート間のＯＮＯ膜の欠陥などによるチャージロス（フローティングゲートから電子が放出される）モードの不良品を選別するために、メモリセルを書き込んでおいて（フローティングゲートに電子を注入しておいて）一定時間および一定温度でベーキングした後に、全メモリセルの閾値をテストして、その閾値が許容値以上に下降している場合は不良として選別する。
【０００８】
バーイン工程Ｔｃ１２とバーイン選別および動作速度テスト工程Ｔｃ１３のうちのバーイン選別工程は、バーイン工程Ｔｃ１２で、マイコン部に対するバーインとしてマイコン部を高温および高電源電圧下で加速動作させ、ＭＯＳトランジスタの酸化膜欠陥等によるデバイス初期不良を発生させ、正常動作しなくなったチップを、工程Ｔｃ１３のバーイン選別工程で不良品として選別する。
【０００９】
また、前述したものの他に、同様の従来技術が、他の先行技術文献（例えば、特許文献１を参照）にも開示されている。
【特許文献１】特開平１１−３５４６０１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら上記のような従来のフラッシュメモリ混載マイコンの検査方法では、以下のような問題点を有していた。
第１に、ゲートストレス印加工程がゲートストレス印加およびＶＴ選別工程Ｔｃ２としてウエハーテスト工程内に独立して存在するため、検査工程における工数が増大するという問題点を有していた。また、このゲートストレス印加工程でのゲートストレス印加テストは数秒以内の短時間のテストなので、品質保証に必要な加速度を得るためには印加電圧を高くする必要があり、この高電圧印加が実施されるゲートストレス印加テスト自身による故障が発生するという問題点を有していた。
【００１１】
第２に、フラッシュメモリ部の各メモリセルをアクセスしながら動作するマイコン動作の速度試験を上記のゲートストレス印加テストの直後に行なわないために、製品動作保証期間での全期間にわたって、その動作速度を保証することができないという問題点を有していた。これは、製品が実際に市場で使用される場合には、フラッシュメモリ部の消去された閾値の低いメモリセルが、リードディスターブ（メモリからデータを読み出す時には、読み出し対象のメモリセルと同一ワード線上のメモリセルのコントロールゲートが読み出し時のワード線電位になり、チャージゲインモードとなる）を受けて、その閾値が上昇することにより、メモリセルトランジスタの電流能力が低下して、読み出しアクセス時間が遅くなることによるものである。
【００１２】
本発明は、上記従来の問題点を解決するもので、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、製品動作保証期間の全期間にわたって動作速度を保証することができるフラッシュメモリ混載マイコン及びその検査方法を提供する。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために本発明のフラッシュメモリ混載マイコン及びその検査方法は、以下のことを特徴とする。
第１の手段は、フラッシュメモリ部のゲートストレステストモードをマイコンのバーインテストモード時に同時活性するために、バーイン工程時に同時にフラッシュメモリ部のゲートストレス印加を行なった後に、バーイン後の閾値選別を含む動作速度テストを行なうことにより、ゲートストレス印加をマイコンのバーイン工程時に同時実施することを可能とし、独立したゲートストレス印加工程を省略することを特徴とする。
【００１４】
また、第２の手段は、フラッシュメモリをアクセスしながら動作するマイコン動作の速度試験をゲートストレス印加の直後に行なうことにより、製品動作保証期間の全期間にわたる動作速度保証を可能とすることを特徴とする。
【００１５】
以上により、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、製品動作保証期間の全期間にわたって動作速度を保証することができる。
【発明の効果】
【００１６】
以上のように、請求項１および請求項３に記載の発明によれば、フラッシュメモリ部のゲートストレステストモードをマイコンのバーインテストモード時に同時活性するために、バーイン工程時に同時にフラッシュメモリ部のゲートストレス印加を行なった後に、バーイン後の閾値選別を含む動作速度テストを行なうことにより、ゲートストレス印加をマイコンのバーイン工程時に同時実施することを可能とし、独立したゲートストレス印加工程を省略することができる。
【００１７】
また、バーインは通常数時間実施するため、長い電圧印加時間が確保でき、必要な加速度を得るための印加電圧を低くできることにより、ゲートストレス印加時の印加電圧を下げられるので、高電圧が印加されるゲートストレス印加テスト自身による故障発生を防止することができる。
【００１８】
また、請求項２に記載の発明によれば、フラッシュメモリをアクセスしながら動作するマイコン動作の速度試験をゲートストレス印加の直後に行なうことにより、製品動作保証期間の全期間にわたる動作速度保証を可能とすることができる。
【００１９】
以上のため、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、製品動作保証期間の全期間にわたって動作速度を保証することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の請求項１に記載のフラッシュメモリ混載マイコンの検査方法は、製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンの検査方法であって、前記組立品テスト工程で、前記フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程と、前記マイコン部に対してバーインするためのバーイン工程とを、１つの工程として同時に実施する方法とする。
【００２１】
請求項３に記載のフラッシュメモリ混載マイコンは、製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンであって、前記組立品テスト工程で、前記フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程と、前記マイコン部に対してバーインするためのバーイン工程とを、１つの工程として同時に実施することを可能とするよう構成する。
【００２２】
以上の方法および構成によると、フラッシュメモリ部のゲートストレステストモードをマイコンのバーインテストモード時に同時活性するために、バーイン工程時に同時にフラッシュメモリ部のゲートストレス印加を行なった後に、バーイン後の閾値選別を含む動作速度テストを行なうことにより、ゲートストレス印加をマイコンのバーイン工程時に同時実施することを可能とし、独立したゲートストレス印加工程を省略する。
【００２３】
請求項２に記載のフラッシュメモリ混載マイコンの検査方法は、製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンの検査方法であって、前記組立品テスト工程で、前記フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程を実施した後に、前記フラッシュメモリ部の動作速度を検査するための動作速度テスト工程を実施する方法とする。
【００２４】
この方法によると、フラッシュメモリをアクセスしながら動作するマイコン動作の速度試験をゲートストレス印加の直後に行なうことにより、製品動作保証期間の全期間にわたる動作速度保証を可能とする。
【００２５】
以下、本発明の実施の形態を示すフラッシュメモリ混載マイコン及びその検査方法について、図面を参照しながら具体的に説明する。
図１は本実施の形態のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図である。図１において、Ｔｐ１は拡散工程の終了時にフラッシュメモリ部に対する閾値テストで正常な閾値レベルにならず閾値が異常に高いメモリセルを選別する閾値選別（ＶＴ選別）工程、Ｔｐ３、Ｔｐ５はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｐ４はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｐ６は検査対象ウエハーをベーク炉で一定時間および一定温度でベーキングするべーク工程、Ｔｐ７はべーク工程Ｔｐ６のベーキングによりメモリセルの閾値が許容値以上変化したチップの選別とマイコン部の動作テストを実施するＶＴ選別およびマイコン部テスト工程であり、以上の工程Ｔｐ１〜Ｔｐ７まではウエハー形態でテストが実施されるウエハーテスト工程である。
【００２６】
また、Ｔｐ８は組み立て工程、Ｔｐ９、Ｔｐ１１はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｐ１０はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｐ１２はマイコン部に対するバーインとフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧の一定時間印加とを同時に行なうゲートストレス印加およびバーイン工程、Ｔｐ１３はバーイン工程Ｔｐ１２のバーインにより正常動作しなくなったチップの選別とフラッシュメモリをアクセスしながら動作するマイコン部の動作速度をテストするバーイン選別および動作速度テスト工程であり、以上の工程Ｔｐ９〜Ｔｐ１３までは組立品形態でテストが実施される組立品テスト工程である。
【００２７】
以上の工程のうち、ＶＴ選別工程Ｔｐ１は、拡散工程における注入工程やエッチング工程等でメモリセルのフローティングゲートがチャージアップして、閾値が異常に高くなっているメモリセル（チャージアップダメージを受けたと判断する）を含むチップを異常品として選別する。このチャージアップダメージは、チャージゲインモードやチャージロスモードの発生要因となるからである。
【００２８】
また、べーク工程Ｔｐ６とＶＴ選別およびマイコン部テスト工程Ｔｐ７のうちのＶＴ選別工程は、メモリセルを構成するトンネル酸化膜やフローティングゲートとコントロールゲート間のＯＮＯ膜などの欠陥等によるチャージロス（フローティングゲートから電子が放出される）モードの不良品を選別するために、メモリセルを書き込んでおいて（フローティングゲートに電子を注入しておいて）一定時間および一定温度でベーキングした後に、メモリセルの閾値をテストして、その閾値が許容値以上に下降している場合は不良として選別する。
【００２９】
また、ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのバーイン工程とバーイン選別および動作速度テスト工程Ｔｐ１３のうちのバーイン選別工程は、バーイン工程でマイコン部を高温および高電源電圧下で加速動作させ、ＭＯＳトランジスタの酸化膜欠陥等によるデバイス初期不良を発生させ、正常動作しなくなったチップを不良品としてバーイン選別工程で選別する。
【００３０】
また、ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのゲートストレス印加工程とバーイン選別および動作速度テスト工程Ｔｐ１３のうちの動作速度テスト工程は、メモリセルを構成するトンネル酸化膜の欠陥などによるチャージゲイン（フローティングゲートに電子が注入される）モードに起因する動作速度不良品を選別するために、メモリセルを消去しておいてゲートストレス印加工程でフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧を一定時間印加した後に、動作速度テスト工程でフラッシュメモリ部のメモリセルをアクセスしながら動作するマイコン動作の速度試験を行い、その動作速度が許容範囲外の場合は不良として選別する。
【００３１】
ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのゲートストレス印加工程で、製品動作保証期間以上のストレスを全メモリセルのコントロールゲートに対して印加することにより、消去されたメモリセルの閾値がチャージゲインモードで上昇してメモリセルトランジスタの電流能力が低下し、そのメモリセルデータの読み出しアクセス時間が遅くなって、フラッシュメモリをアクセスしながら動作するマイコンの動作速度も遅くなる。ここでゲートストレス印加工程の直後は製品動作保証期間における経過時と同等と見なせるので、この時に動作速度テストを行い、動作速度が許容範囲内のチップは製品動作保証期間の全期間において動作速度が保証される。ここで、バーイン工程とゲートストレス印加工程は工程Ｔｐ１２で１つの工程として同時に実施しているので、従来独立していたゲートストレス印加工程分の工程短縮が図られている。
【００３２】
この工程Ｔｐ１２において、ゲートストレス印加工程とバーイン工程を同時に行うために、本実施の形態のフラッシュメモリ混載マイコンは、組立品テスト工程で、フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程と、マイコン部に対してバーインするためのバーイン工程とを、１つの工程として同時に実施することを可能とするように構成している。
【００３３】
以上により、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができ、さらに製品動作保証期間の全期間にわたって動作速度を保証することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図
【図２】従来のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図
【符号の説明】
【００３５】
Ｄ１    紫外線消去（ＵＶ消去）工程
Ｔｃ１、Ｔｐ１    閾値選別（ＶＴ選別）工程
Ｔｃ２    ゲートストレス印加及び閾値選別（ＶＴ選別）工程
Ｔｃ３、Ｔｐ３    書き込みテスト工程
Ｔｃ４、Ｔｐ４    消去テスト工程
Ｔｃ５、Ｔｐ５    書き込みテスト工程
Ｔｃ６、Ｔｐ６    ウエハーベーキング（べーク）工程
Ｔｃ７、Ｔｐ７    閾値選別（ＶＴ選別）及びマイコン部テスト工程
Ｔｃ８、Ｔｐ８    組み立て工程
Ｔｃ９、Ｔｐ９    消去テスト工程
Ｔｃ１０、Ｔｐ１０    書き込みテスト工程
Ｔｃ１１、Ｔｐ１１    消去テスト工程
Ｔｃ１２    バーイン工程
Ｔｐ１２    ゲートストレス印加及びバーイン工程
Ｔｃ１３、Ｔｐ１３    バーイン選別及び動作速度テスト工程
【図１】
2006317459.tif 000003
【図２】
2006317459.tif 000004