(57)【要約】【課題】  ＣＰＵの起動を遅延させるような特別な回路を必要とせず、ＣＰＵの稼動効率を向上させることが可能な画像処理装置を提供する。【解決手段】  画像処理装置１００において、ＣＰＵ２３及び集積回路９をリセットした後、ＰＬＬ１９のリセット信号を解除して、ＰＬＬ１９の位相制御が安定するまでの所定の時間を制御部１５によって計数させる。計数中は集積回路９の動作設定はおこなえないが、ＣＰＵ２３によって集積回路９以外の他の動作設定をおこなわせることができ、ＣＰＵ２３の稼動効率を向上させることができるようになる。【選択図】      図１
2006115238.tif 000002
【特許請求の範囲】
【請求項１】
クロック発生器からのクロックを位相同期回路によって位相制御し、該位相制御したクロックに基づいて入力される画像データに画像処理をおこなう集積回路を有する画像処理装置において、
前記集積回路をリセットさせる信号を送信する信号送信手段と、
前記信号送信手段による送信が解除された際に、前記位相同期回路を制御させる前記集積回路内に設置された制御手段と、を備え、
前記制御手段は計数手段を有し、該計数手段によって所定時間が計数される間は前記集積回路に関わらない処理をさせ、該計数手段によって該所定時間が計数された際に前記集積回路の動作設定をおこなうことを特徴とする、
画像処理装置。
【請求項２】
クロック発生器からのクロックを位相同期回路によって位相制御し、該位相制御したクロックに基づいて入力される画像データに画像処理をおこなう集積回路を有する画像処理装置において、
前記集積回路をリセットさせる信号を送信する信号送信手段と、
前記信号送信手段による送信が解除された際に、前記位相同期回路を制御させる前記集積回路内に設置された制御手段と、を備え、
前記制御手段は判定手段を有し、該判定手段によって前記位相同期回路の位相制御が安定していないと判定される間は前記集積回路に関わらない処理をさせ、該判定手段によって前記位相同期回路の位相制御が安定したと判定された際に前記集積回路の動作設定をおこなうことを特徴とする、
画像処理装置。
【請求項３】
クロック発生器からのクロックを位相制御する第１の位相同期回路と、該第１の位相同期回路によって位相制御されたクロックをさらに位相制御する第２の位相同期回路と、該第１及び第２の位相同期回路によって位相制御されたクロックに基づいて入力される画像データの画像処理をおこなう集積回路と、を有する画像処理装置において、
前記集積回路をリセットさせる信号を送信する信号送信手段と、
前記信号送信手段による送信が解除された際に、前記第１及び第２の位相同期回路をそれぞれ制御させる前記集積回路内に設置された制御手段と、を備え、
前記制御手段は計数手段を有し、該計数手段に割り当てられた前記第１及び第２の位相同期回路ごとの所定時間が計数される間は前記集積回路に関わらない処理をさせ、該計数手段によって該所定時間の計数が終了した際に前記集積回路の動作設定をおこなうことを特徴とする、
画像処理装置。
【請求項４】
クロック発生器からのクロックを位相制御する第１の位相同期回路と、該第１の位相同期回路によって位相制御されたクロックをさらに位相制御する第２の位相同期回路と、該第１及び第２の位相同期回路によって位相制御されたクロックに基づいて入力される画像データの画像処理をおこなう集積回路と、を有する画像処理装置において、
前記集積回路をリセットさせる信号を送信する信号送信手段と、
前記信号送信手段による送信が解除された際に、前記第１及び第２の位相同期回路をそれぞれ制御させる前記集積回路内に設置された制御手段と、を備え、
前記制御手段は判定手段を有し、該判定手段によって前記第１及び第２の位相同期回路のうち少なくとも一方の位相制御が安定していないと判定される間は前記集積回路に関わらない処理をさせ、該判定手段によって該第１及び第２の位相同期回路の位相制御が安定したと判定された際に前記集積回路の動作設定をおこなうことを特徴とする、
画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理する集積回路を有する画像処理装置に係り、特にＰＬＬを用いた集積回路を有する画像処理装置に関する。
【背景技術】
【０００２】
従来、位相同期回路であるＰｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ（ＰＬＬ）は、クロックの位相を制御する目的に用いられ、近年では集積回路の大規模化にともない、外部から入力される信号と予め設けた発信器等から得られる信号との位相差を一定とさせるような機能により、クロックの位相を安定させる手段として用いられる。
【０００３】
このような、ＰＬＬを用いた集積回路では、電源が投入された際に、その電圧が所定の値に達すると、クロック発生器より画像クロックが発生するとともに、信号送信手段である、例えばリセット回路からリセット信号が送信され、集積回路及びＰＬＬが初期化される。
【０００４】
リセット信号の送信が解除されると、ディレイ回路はＰＬＬから送信されるＰＬＬクロックの位相が安定するまで、ＣＰＵに初期化状態（待機状態）を継続させるようにＣＰＵリセット信号を送信し続ける。これによって、ＰＬＬクロックの位相が安定する前に、ＣＰＵからの命令で制御部が集積回路内の各部の動作設定をおこなうことがなく、システムの誤動作を防止している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した集積回路にＰＬＬを用いた従来の画像処理装置では、ＰＬＬ自体の位相制御の動作が安定するまではＣＰＵの起動が遅延されるため、ＣＰＵの稼動効率が低くなるという問題があった。
【０００６】
また、上述した集積回路にＰＬＬを用いた従来の画像処理装置では、ＰＬＬの位相制御の動作が安定するまでＣＰＵに集積回路の動作設定をおこなわせないため、ＣＰＵの起動を遅延させる回路が集積回路の外部に必要となっていた。
【０００７】
そこで本発明は、ＣＰＵの起動を遅延させるような特別な回路を必要とせず、さらにＣＰＵの稼動効率を向上させることが可能な画像処理装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
請求項１に係る本発明は、クロック発生器（１６）からのクロック（１７）を位相同期回路（１９）によって位相制御し、該位相制御したクロック（２０）に基づいて入力される画像データに画像処理をおこなう集積回路（９）を有する画像処理装置において、
前記集積回路（９）をリセットさせる信号を送信する信号送信手段（３１）と、
前記信号送信手段（３１）による送信が解除された際に、前記位相同期回路（１９）を制御させる前記集積回路（９）内に設置された制御手段（１５）と、を備え、
前記制御手段（１５）は計数手段（３５）を有し、該計数手段（３５）によって所定時間が計数される間は前記集積回路（９）に関わらない処理をさせ、該計数手段（３５）によって該所定時間が計数された際に前記集積回路（９）の動作設定をおこなうことを特徴とする、
画像処理装置にある。
【０００９】
請求項２に係る本発明は、クロック発生器（１６）からのクロック（１７）を位相同期回路（１９）によって位相制御し、該位相制御したクロック（２０）に基づいて入力される画像データに画像処理をおこなう集積回路（９）を有する画像処理装置において、
前記集積回路（９）をリセットさせる信号を送信する信号送信手段（３１）と、
前記信号送信手段（３１）による送信が解除された際に、前記位相同期回路（１９）を制御させる前記集積回路（９）内に設置された制御手段（１５）と、を備え、
前記制御手段（１５）は判定手段（１５）を有し、該判定手段（１５）によって前記位相同期回路（１９）の位相制御が安定していないと判定される間は前記集積回路（９）に関わらない処理をさせ、該判定手段（１５）によって前記位相同期回路（１９）の位相制御が安定したと判定された際に前記集積回路（９）の動作設定をおこなうことを特徴とする、
画像処理装置にある。
【００１０】
請求項３に係る本発明は、クロック発生器（１６）からのクロック（１７）を位相制御する第１の位相同期回路（１９）と、該第１の位相同期回路（１９）によって位相制御されたクロック（２０）をさらに位相制御する第２の位相同期回路（３９）と、該第１及び第２の位相同期回路（１９，３９）によって位相制御されたクロック（４０）に基づいて入力される画像データの画像処理をおこなう集積回路（９）と、を有する画像処理装置において、
前記集積回路（９）をリセットさせる信号を送信する信号送信手段（３１）と、
前記信号送信手段（３１）による送信が解除された際に、前記第１及び第２の位相同期回路（１９，３９）をそれぞれ制御させる前記集積回路（９）内に設置された制御手段（１５）と、を備え、
前記制御手段（１５）は計数手段（３５）を有し、該計数手段（３５）に割り当てられた前記第１及び第２の位相同期回路（１９，３９）ごとの所定時間が計数される間は前記集積回路（９）に関わらない処理をさせ、該計数手段（３５）によって該所定時間の計数が終了した際に前記集積回路（９）の動作設定をおこなうことを特徴とする、
画像処理装置にある。
【００１１】
請求項４に係る本発明は、クロック発生器（１６）からのクロック（１７）を位相制御する第１の位相同期回路（１９）と、該第１の位相同期回路（１９）によって位相制御されたクロック（２０）をさらに位相制御する第２の位相同期回路（３９）と、該第１及び第２の位相同期回路（１９，３９）によって位相制御されたクロック（４０）に基づいて入力される画像データの画像処理をおこなう集積回路（９）と、を有する画像処理装置において、
前記集積回路（９）をリセットさせる信号を送信する信号送信手段（３１）と、
前記信号送信手段（３１）による送信が解除された際に、前記第１及び第２の位相同期回路（１９，３９）をそれぞれ制御させる前記集積回路（９）内に設置された制御手段（１５）と、を備え、
前記制御手段（１５）は判定手段（１５）を有し、該判定手段（１５）によって前記第１及び第２の位相同期回路（１９，３９）のうち少なくとも一方の位相制御が安定していないと判定される間は前記集積回路（９）に関わらない処理をさせ、該判定手段（１５）によって該第１及び第２の位相同期回路（１９，３９）の位相制御が安定したと判定された際に前記集積回路（９）の動作設定をおこなうことを特徴とする、
画像処理装置にある。
【発明の効果】
【００１２】
請求項１に係る本発明は、集積回路とＣＰＵとをリセットした際、集積回路内のＰＬＬの位相制御が安定するまでの所定時間を制御部により計数させるため、その所定時間が計数される間、ＣＰＵが集積回路以外のシステムの制御をおこなうことができるので、ＣＰＵの稼動効率を向上させることができる。
【００１３】
また、集積回路とＣＰＵとをリセットした際、集積回路内のＰＬＬの位相制御が安定するまでの所定時間を制御部により計数させ、ＰＬＬの安定動作が確保された後に集積回路への制御を開始させるので、ＣＰＵの起動を遅らせる特別な回路を集積回路の外部に備える必要をなくすことができる。
【００１４】
請求項２に係る本発明によると、集積回路とＣＰＵとをリセットした際、集積回路内のＰＬＬの位相制御が安定するまでの所定時間を制御部によってフラグを用いた監視をさせるため、ＣＰＵが集積回路以外のシステムの制御をおこなうことができるので、ＣＰＵの稼動効率を向上させることができる。
【００１５】
また、集積回路とＣＰＵとをリセットした際、集積回路内のＰＬＬの位相制御が安定するまでの所定時間を制御部によってフラグを用いた監視をさせ、ＰＬＬの安定動作が確保された後に集積回路への制御を開始させるので、ＣＰＵの起動を遅らせる特別な回路を集積回路の外部に備える必要をなくすことができる。
【００１６】
請求項３に係る本発明によると、集積回路とＣＰＵとをリセットした際、集積回路内の２つのＰＬＬの位相制御がそれぞれ安定するまでの所定時間を制御部により計数させるため、その所定時間が計数される間、ＣＰＵが集積回路以外のシステムの制御をおこなうことができるので、ＣＰＵの稼動効率を向上させることができる。
【００１７】
また、集積回路とＣＰＵとをリセットした際、集積回路内の２つのＰＬＬの位相制御がそれぞれ安定するまでの所定時間を制御部により計数させ、それぞれのＰＬＬの安定動作が確保された後に集積回路への制御を開始させるので、ＣＰＵの起動を遅らせる特別な回路を集積回路の外部に備える必要をなくすことができる。
【００１８】
また、集積回路内に２つのＰＬＬを有し、一方のＰＬＬにて位相制御したクロックをパルス生成部にてパルス変換し、このパルス信号をさらにもう一方のＰＬＬにて位相制御して用いるので、クロックの位相制御を高精度におこなうことができ、画像データの入力や処理等を高速におこなう際の精度を向上させることができる。
【００１９】
請求項４に係る本発明によると、集積回路とＣＰＵとをリセットした際、集積回路内の２つのＰＬＬの位相制御がそれぞれ安定するまでの所定時間を制御部によってフラグを用いた監視をさせるため、ＣＰＵが集積回路以外のシステムの制御をおこなうことができるので、ＣＰＵの稼動効率を向上させることができる。
【００２０】
また、集積回路とＣＰＵとをリセットした際、集積回路内の２つのＰＬＬの位相制御がそれぞれ安定するまでの所定時間を制御部によってフラグを用いた監視をさせ、それぞれのＰＬＬの安定動作が確保された後に集積回路への制御を開始させるので、ＣＰＵの起動を遅らせる特別な回路を集積回路の外部に備える必要をなくすことができる。
【００２１】
また、集積回路内に２つのＰＬＬを有し、一方のＰＬＬにて位相制御したクロックをパルス生成部にてパルス変換し、このパルス信号をさらにもう一方のＰＬＬにて位相制御して用いるので、クロックの位相制御を高精度におこなうことができ、画像データの入力や処理等を高速におこなう際の精度を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
＜第１の実施の形態＞
以下、本発明の第１の実施の形態にかかる画像処理装置を図１乃び図２を用いて説明する。図１は第１の実施の形態にかかる集積回路にＰＬＬを用いた画像処理装置の一例を示すブロック図、図２は第１の実施の形態にかかる画像処理装置の動作を表すフローチャートである。
【００２３】
例えば図１は、集積回路にＰＬＬを用いた画像処理装置のブロック図である。図１に示す画像処理装置1００の周りには、画像を読み取るためのイメージセンサ１と、このイメージセンサ１が読み取りをおこなう際の情報を得るセンサ２と、このセンサ２が得た情報によってイメージセンサ１を移動させるモータ３とが示されている。
【００２４】
画像処理装置１００の内部には、イメージセンサ１にて読み取る画像信号５をデジタルデータ化する入力回路６と、この入力回路６からの画像データ７に対して画質調整、色加工、変倍処理等の各種の処理を施す集積回路９が接続される。
【００２５】
この集積回路９の内部では、クロック発生器１６から発生する画像クロック１７がＰＬＬ１９にて位相制御されたＰＬＬクロック２０として分岐して用いられる。パルス生成部１０では、ＰＬＬクロック２０の受信に基づき、イメージセンサ１を駆動する制御パルス２１と、入力回路を駆動する制御パルス２２とを生成する。
【００２６】
入力回路６から出力される画像データ７は、この制御パルス２２と同期するため、制御パルス２２とともに入力部１１に入力される。そして、画像データ７が制御パルス２２を用いて入力部１１に取り込まれた後には、ＰＬＬクロック２０によって入力部１１の後段の処理となる処理部１２、出力部１３にて順に同期処理される。
【００２７】
一方、ＣＰＵ２３は，不図示の水晶振動子と接続されていて内部で発生させたＣＰＵクロック３４を出力している。そして、制御手段又は判定手段である、例えば制御部１５は、ＣＰＵクロック３４を元にＣＰＵ２３とのデータの入出力をおこない、集積回路９内の各部の動作設定をおこなっている。
【００２８】
また、ＣＰＵ２３は、センサ２からの情報を入出力回路２５を介して受信し、その情報がモータ３の駆動要求である場合には、ドライバ回路２６を介してモータ３を駆動させる。このモータ３の回転は駆動機構等によってイメージセンサ１の移動動作に変換され、所定量の移動がおこなわれる。
【００２９】
さらに、ＣＰＵ２３は、ディレイ回路２７からの信号等を受信して集積回路９の制御をおこなうとともに、画像データの入力から出力までの処理を制御する。Ｉ／Ｆ回路２９は、集積回路９で処理された画像データ３０を受信すると、画像処理装置1００の外部へと出力する。
【００３０】
集積回路９内に設けられる制御部１５には、ＣＰＵ２３からのデータを一時的に記憶したり、計数をおこなう際に用いるための計数手段である、例えばレジスタ３５や不図示のカウンタ等を有する。更に、制御部１５はＣＰＵクロック３４により動作するようになっている。
【００３１】
本第１の実施の形態では、リセット回路３１から集積回路９にリセット信号３２が送信される際に、ＣＰＵ２３のリセットに対して送信される。リセット信号３２が送信されたＣＰＵ２３は、制御部１５に予め備えられているレジスタ３５の出力であるＰＬＬリセット信号３６を、レジスタ３５からＰＬＬ１９のリセットに対して送信させる。
【００３２】
ＰＬＬ１９は、レジスタ３５を有する制御部１５からＣＰＵ２３を介して送信されるＰＬＬリセット信号３６によって初期化されるため、リセット回路３１から集積回路９及びＣＰＵ２３に送信されるリセット信号３２が解除された後も、ＰＬＬリセット信号３６によって初期化状態（待機状態）が続くように固定される。
【００３３】
また、上述したリセット回路３１から送信されるリセット信号３２が解除されると、集積回路９以外のシステムがＣＰＵ２３によって動作設定される。そして、リセット信号３２を解除した後、制御部１５のデータ内にはＰＬＬ１９の初期化を解除する命令が割り当てられ、レジスタ３５を介してＰＬＬ１９の待機状態が解除される。
【００３４】
ＰＬＬ１９の待機状態が解除されて所定時間が経過した後、ＣＰＵ２３によって集積回路９内各部の動作設定の命令が発行され、画像処理装置１００の動作が開始される。
【００３５】
つぎに、第１の実施の形態の画像処理装置１００の動作を説明する。
【００３６】
まず、リセット回路３１から集積回路９及びＣＰＵ２３に対してリセットの信号が送信されると、それぞれ初期化処理がなされ、リセット信号が解除されてＰＬＬ１９は待機状態となる（ステップＳ２０１）。そして、ステップＳ２０１にて送信されたＰＬＬリセットの信号は制御部１５により解除される（ステップＳ２０２）が、ＰＬＬ１９の位相制御が安定するまで所定の時間間隔をあけるため、制御部１５により計数がおこなわれる（ステップＳ２０３）。
【００３７】
そして、計数が終了したか否かを判断（ステップＳ２０４）し、終了していない場合には、ＣＰＵ２３は集積回路９に関わらない他のシステムの制御（動作設定）をおこない（ステップＳ２０５）、再びステップＳ２０３の処理へと戻る。一方、計数が終了した場合には、ＣＰＵ２３は集積回路９内の各部の動作設定をおこなう命令を発行し、処理を終える（ステップＳ２０６）。
【００３８】
以上説明したように、本第１の実施の形態にかかる画像処理装置１００によれば、ＰＬＬ１９を用いた集積回路９をリセットする際、ＰＬＬ１９へのリセット信号を解除した後もＰＬＬ１９の位相制御が安定するまでの所定の時間を制御部１５によって計数させることができるので、ＣＰＵ２３によって集積回路９以外の他の動作設定をおこなわせることができ、ＣＰＵ２３の稼動効率を向上させることができるようになる。
【００３９】
また、本第１の実施の形態にかかる画像処理装置１００によれば、ＰＬＬ１９を用いた集積回路９をリセットする際、ＰＬＬ１９へのリセット信号を解除した後もＰＬＬ１９の位相制御が安定するまでの所定の時間を制御部１５によって計数させ、ＰＬＬ１９の安定動作が確保された後に集積回路への制御を開始させるので、ＣＰＵ２３の起動を遅らせる回路を集積回路の外部に備える必要をなくすことができる。
【００４０】
＜第２の実施の形態＞
以下、本発明の第２の実施の形態にかかる画像処理装置を図３乃び図４を用いて説明する。図３は第２の実施の形態にかかる集積回路にＰＬＬを用いた画像処理装置の一例を示すブロック図、図４は第２の実施の形態にかかる画像処理装置の動作を表すフローチャートである。但し、図１，２と共通する構成については同じ符号を付し、図１，２の説明を援用する。
【００４１】
図３におけるＰＬＬ１９は、リセット回路３１からＣＰＵ２３とレジスタ３５を有する制御部１５とを介して送信されるＰＬＬリセット信号３６によって初期化される。その後、リセットが解除され、位相制御が安定すると、ＰＬＬ１９はこのことを示すロック信号３７をレジスタ３５に入力し、これを受けた制御部１５によってＰＬＬ１９の安定状態を示すフラグを割り当てたデータがＣＰＵ２３へと送信される。
【００４２】
ＣＰＵ２３に対して上述したデータが送信されると、ＣＰＵ２３によって集積回路９内各部の動作設定の命令が発行され、画像処理装置３００が起動する。
【００４３】
つぎに、本第２の実施の形態の画像処理装置３００の動作を説明する。
【００４４】
まず、リセット回路３１から集積回路９及びＣＰＵ２３に対してリセットの信号が送信されると、それぞれ初期化処理がなされ、リセット信号が解除されてＰＬＬ１９は待機状態となる（ステップＳ４０１）。そして、ステップＳ４０１にて送信されたＰＬＬリセットの信号は制御部１５により解除される（ステップＳ４０２）が、ＰＬＬ１９からＣＰＵ２３に対して安定状態を示すフラグが送信されるまで引き続きＰＬＬ１９の監視がおこなわれる（ステップＳ４０３）。なお、上述したＰＬＬ１９からＣＰＵ２３に対して送信されるフラグは、ＰＬＬ１９の位相制御が安定した状態になったときに送信されるものである。
【００４５】
そして、ＣＰＵ２３に対して安定状態を示すフラグが送信された（すなわち、ＰＬＬ１９の位相制御が安定した）か否かを判断し（ステップＳ４０４）、送信されていない場合には、ＣＰＵ２３は集積回路９に関わらない他のシステムの処理をおこない（ステップＳ４０５）、再びステップＳ４０３の処理へと戻る。一方、ＣＰＵ２３に対して安定状態を示すフラグが送信された場合には、ＣＰＵ２３は集積回路９内の各部の動作設定をおこなう命令を発行し、処理を終える（ステップＳ４０６）。
【００４６】
以上説明したように、本第２の実施の形態にかかる画像処理装置３００によれば、ＰＬＬ１９を用いた集積回路９をリセットする際、ＰＬＬ１９へのリセット信号を解除した後もＰＬＬ１９の位相制御が安定するまでの所定の時間を制御部１５によってフラグを用いた監視をさせることができるので、ＣＰＵ２３によって集積回路９以外の他の動作設定をおこなわせることができ、ＣＰＵ２３の稼動効率を向上させることができるようになる。
【００４７】
また、本第２の実施の形態にかかる画像処理装置３００によれば、ＰＬＬ１９を用いた集積回路９をリセットする際、ＰＬＬ１９の位相制御が安定するまでの所定の時間を制御部１５によってフラグを用いた監視をさせ、ＰＬＬ１９の安定動作が確保された後に集積回路への制御を開始させるので、ＣＰＵ２３の起動を遅らせる回路を集積回路の外部に備える必要をなくすことができる。
【００４８】
＜第３の実施の形態＞
以下、本発明の第３の実施の形態にかかる画像処理装置を図５乃び図６を用いて説明する。図５は第３の実施の形態にかかる集積回路にＰＬＬを用いた画像処理装置の一例を示すブロック図、図６は第３の実施の形態にかかる画像処理装置の動作を表すフローチャートである。但し、図１〜４と共通する構成については同じ符号を付し、図１〜４の説明を援用する。
【００４９】
画像データの処理や転送速度に高速性が要求される場合、入力部１１に入力する際のクロックの位相にも高い精度が求められたり、或いは、逓倍された高速クロックが必要となる。
【００５０】
図５では、クロックの位相の精度をさらに高めるため、ＰＬＬ１９及びＰＬＬ３９の２つを有する構成となっている。これにより、パルス生成部１０によって生成される制御パルス２２は、ＰＬＬ３９にて位相制御されたＰＬＬクロック４０として入力部１１に入力される。
【００５１】
図５に示す構成では、ＰＬＬ１９の位相制御が安定した後にパルス生成部１０が設定され、さらにＰＬＬ３９の位相制御が安定した後に画像データ７が入力されることによりその入力精度が保証される。このため、ＰＬＬ１９の安定時間とＰＬＬ３９の安定時間との２つの管理をおこなうことが必要となる。
【００５２】
図５に示すように、本第３の実施の形態では、制御部１５に備えられているレジスタ３５の出力であるＰＬＬリセット信号３６をＰＬＬ１９のリセットに入力し、また、ＰＬＬリセット信号４１をＰＬＬ３９のリセットに入力する。これにより、集積回路９に入力されているリセット信号３２が解除された後は、ＰＬＬリセット信号３６はＰＬＬ１９の待機状態が続くように、ＰＬＬリセット信号４１はＰＬＬ３９の待機状態が続くように固定される。
【００５３】
そして、制御部１５のデータ内には、ＰＬＬ１９のリセットを解除する命令と、ＰＬＬ３９のリセットを解除する命令とが割り当てられる。これにより、ＣＰＵ２３は、レジスタ３５を介してＰＬＬ１９或いはＰＬＬ３９のリセットを別々に解除させることができる。
【００５４】
つぎに、本第３の実施の形態の画像処理装置の動作を説明する。
【００５５】
まず、リセット回路３１から集積回路９及びＣＰＵ２３に対してリセットの信号が送信されると、それぞれで初期化処理がなされ、リセット信号が解除されてもＰＬＬ１９，３９は待機状態となる（ステップＳ６０１）。そして、ステップＳ６０１にて送信されたＰＬＬリセットの信号のうちＰＬＬ１９に送信されたＰＬＬリセットの信号が制御部１５により解除される（ステップＳ６０２）が、ＰＬＬ１９の位相制御が安定するまで所定の時間間隔をあけるため、制御部１５により計数がおこなわれる（ステップＳ６０３）。
【００５６】
そして、計数が終了したか否かを判断（ステップＳ６０４）し、終了していない場合には、ＣＰＵ２３は集積回路９に関わらない他のシステムの処理をおこない（ステップＳ６０５）、再びステップＳ６０３の処理へと戻る。一方、計数が終了した場合には、ＣＰＵ２３はパルス生成部１０の動作設定をおこなう命令を発行する（ステップＳ６０６）。
【００５７】
つぎに、ＰＬＬ３９に送信されたＰＬＬリセットの信号が制御部１５により解除される（ステップＳ６０７）が、ＰＬＬ３９の位相制御が安定するまで所定の時間間隔をあけるため、制御部１５により計数がおこなわれる（ステップＳ６０８）。
【００５８】
そして、計数が終了したか否かを判断（ステップＳ６０９）し、終了していない場合には、ＣＰＵ２３は集積回路９に関わらない他のシステムの動作設定をおこない（ステップＳ６１０）、再びステップＳ６０８の処理へと戻る。一方、計数が終了した場合には、ＣＰＵ２３は集積回路９内の各部の動作設定をおこなう命令を発行し、処理を終える（ステップＳ６１１）。
【００５９】
以上説明したように、本第３の実施の形態にかかる画像処理装置５００によれば、ＰＬＬ１９，３９を用いた集積回路９をリセットする際、ＰＬＬ１９，３９へのそれぞれのリセット信号を解除した後もＰＬＬ１９，３９の位相制御が安定するまでの所定時間を制御部１５によってそれぞれ計数させることができるので、ＣＰＵ２３によって集積回路９以外の他の動作設定をおこなわせることができ、ＣＰＵ２３の稼動効率を向上させることができるようになる。
【００６０】
また、本第３の実施の形態にかかる画像処理装置５００によれば、ＰＬＬ１９，３９を用いた集積回路９をリセットする際、ＰＬＬ１９，３９の位相制御が安定するまでの所定の時間を制御部１５によってそれぞれ計数させ、ＰＬＬ１９，３９の安定動作が確保された後に集積回路への制御を開始させるので、ＣＰＵ２３の起動を遅らせる回路を集積回路の外部に備える必要をなくすことができる。
【００６１】
また、本第３の実施の形態にかかる画像処理装置５００によれば、集積回路９内にＰＬＬ１９，３９の２つのＰＬＬを有し、ＰＬＬ１９にて位相制御したクロックをパルス生成部１０にてパルス変換し、このパルス信号をさらにＰＬＬ３９にて位相制御して用いるので、クロックの位相制御を高精度におこなうことができ、画像データの入力や処理等を高速におこなう際の精度を向上させることができる。
【００６２】
＜第４の実施の形態＞
以下、本発明の第４の実施の形態にかかる画像処理装置を図７乃び図８を用いて説明する。図７は第４の実施の形態にかかる集積回路にＰＬＬを用いた画像処理装置の一例を示すブロック図、図８は第４の実施の形態にかかる画像処理装置の動作を表すフローチャートである。但し、図１〜６と共通する構成については同じ符号を付し、図１〜６の説明を援用する。
【００６３】
図７におけるＰＬＬ１９，３９は、レジスタ３５を有する制御部１５からＣＰＵ２３を介して送信されるＰＬＬリセット信号３６，４１によってリセットされる。その後、リセットがそれぞれ解除され、位相制御が安定すると、ＰＬＬ１９はこのことを示すロック信号３７をレジスタ３５に入力し、ＰＬＬ３９はロック信号４２をレジスタ３５に入力する。これを受けた制御部１５は、ＰＬＬ１９，３９のそれぞれの安定状態を示すフラグを割り当てたデータをＣＰＵ２３へと送信する。
【００６４】
ＣＰＵ２３に対して上述したデータが送信されると、ＣＰＵ２３によって集積回路９内各部の動作設定の命令が発行され、画像処理装置７００が起動する。
【００６５】
つぎに、本第４の実施の形態の画像処理装置７００の動作を説明する。
【００６６】
まず、リセット回路３１から集積回路９及びＣＰＵ２３に対してリセットの信号が送信されると、それぞれ初期化処理がなされ、リセット信号が解除されてＰＬＬ１９，３９は待機状態となる（ステップＳ８０１）。そして、ステップＳ８０１にて送信されたＰＬＬリセットの信号のうちＰＬＬ１９に送信されたＰＬＬリセットの信号が制御部１５により解除される（ステップＳ８０２）が、ＰＬＬ１９からＣＰＵ２３に対して安定状態を示すフラグが送信されるまで引き続きＰＬＬ１９の監視はおこなわれる（ステップＳ８０３）。なお、上述したＰＬＬ１９からＣＰＵ２３に対して送信されるフラグは、ＰＬＬ１９の位相制御が安定した状態になったときに送信されるものである。
【００６７】
そして、ＣＰＵ２３に対して安定状態を示すフラグが送信された（すなわち、ＰＬＬ１９の位相制御が安定した）か否かを判断し（ステップＳ８０４）、送信されていない場合には、ＣＰＵ２３は集積回路９に関わらない他のシステムの処理をおこない（ステップＳ８０５）、再びステップＳ８０３の処理へと戻る。一方、ＣＰＵ２３に対して安定状態を示すフラグが送信された場合には、ＣＰＵ２３はパルス生成部１０の動作設定をおこなう命令を発行する（ステップＳ８０６）。
【００６８】
つぎに、ＰＬＬ３９に送信されたＰＬＬリセットの信号が制御部１５により解除される（ステップＳ８０７）が、ＰＬＬ３９からＣＰＵ２３に対して安定状態を示すフラグが送信されるまで引き続きＰＬＬ３９の監視はおこなわれる（ステップＳ８０８）。
【００６９】
そして、ＣＰＵ２３に対して安定状態を示すフラグが送信された（すなわち、ＰＬＬ３９の位相制御が安定した）か否かを判断し（ステップＳ８０９）、送信されていない場合には、ＣＰＵ２３は集積回路９に関わらない他のシステムの処理をおこない（ステップＳ８１０）、再びステップＳ８０８の処理へと戻る。一方、ＣＰＵ２３に対して安定状態を示すフラグが送信された場合には、ＣＰＵ２３は集積回路９内の各部の動作設定をおこなう命令を発行し、処理を終える（ステップＳ８１１）。
【００７０】
以上説明したように、本第４の実施の形態にかかる画像処理装置７００によれば、ＰＬＬ１９，３９を用いた集積回路９をリセットする際、ＰＬＬ１９，３９へのそれぞれのリセット信号を解除した後もＰＬＬ１９，３９の位相制御が安定するまでの所定時間を、制御部１５によってフラグを用いた監視をさせることができるので、ＣＰＵ２３によって集積回路９以外の他の動作設定をおこなわせることができ、ＣＰＵ２３の稼動効率を向上させることができるようになる。
【００７１】
また、本第４の実施の形態にかかる画像処理装置７００によれば、ＰＬＬ１９，３９を用いた集積回路９をリセットする際、ＰＬＬ１９，３９の位相制御が安定するまでの所定の時間を制御部１５によってフラグを用いた監視をさせ、ＰＬＬ１９，３９の安定動作が確保された後に集積回路への制御を開始させるので、ＣＰＵの起動を遅らせる回路を集積回路の外部に備える必要をなくすことができる。
【００７２】
また、本第４の実施の形態にかかる画像処理装置７００によれば、集積回路９内にＰＬＬ１９，３９の２つのＰＬＬを有し、ＰＬＬ１９にて位相制御したクロックをパルス生成部１０にてパルス変換し、このパルス信号をさらにＰＬＬ３９にて位相制御して用いるので、クロックの位相制御を高精度におこなうことができ、画像データの入力や処理等を高速におこなう際の精度を向上させることができる。
【産業上の利用可能性】
【００７３】
以上のように、本発明にかかる画像処理装置は、画像データの入力や画像処理を安定しておこなわせる際に有用であり、特に、コストの削減や高速処理が要求される画像処理装置に適している。
【図面の簡単な説明】
【００７４】
【図１】第１の実施の形態にかかる集積回路にＰＬＬを用いた画像処理装置の一例を示すブロック図。
【図２】第１の実施の形態にかかる画像処理装置の動作を表すフローチャート。
【図３】第２の実施の形態にかかる集積回路にＰＬＬを用いた画像処理装置の一例を示すブロック図。
【図４】第２の実施の形態にかかる画像処理装置の動作を表すフローチャート。
【図５】第３の実施の形態にかかる集積回路にＰＬＬを用いた画像処理装置の一例を示すブロック図。
【図６】第３の実施の形態にかかる画像処理装置の動作を表すフローチャート。
【図７】第４の実施の形態にかかる集積回路にＰＬＬを用いた画像処理装置の一例を示すブロック図。
【図８】第４の実施の形態にかかる画像処理装置の動作を表すフローチャート。
【符号の説明】
【００７５】
９  集積回路
１５  制御部（制御手段、判定手段）
１６  クロック発生器
１７  画像クロック（クロック）
１９  ＰＬＬ（位相同期回路）
３１  リセット回路（信号送信手段）
３５  レジスタ（計数手段）
３９  ＰＬＬ（位相同期回路）
１００，３００，５００，７００  画像処理装置
【図１】
2006115238.tif 000003
【図２】
2006115238.tif 000004
【図３】
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【図４】
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【図５】
2006115238.tif 000007
【図６】
2006115238.tif 000008
【図７】
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【図８】
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