(57)【要約】【課題】微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法を提供する。【解決手段】基板上の被エッチング膜上に第１ピッチを有して第１方向に反復形成される複数の第１ラインパターン（第１ＬＰ）からなる第１ハードマスクパターン（第１ＨＭＰ）を形成する段階と、第１ＬＰのうち相互隣接した２個の第１ＬＰの間にリセスが形成される上面を有するように第１ＨＭＰの上面及び側壁を均一な厚さに覆う第１膜を形成する段階と、第１膜上のリセス内で第１方向に延長される第２ＬＰからなる第２ＨＭＰを形成する段階と、第１及び第２ＨＭＰをエッチングマスクとして第１膜を異方性エッチングして、第１ＬＰと第２ＬＰとの間で被エッチング膜を露出させる段階と、第１ＨＭＰ及び第２ＨＭＰをエッチングマスクとして被エッチング膜を異方性エッチングする段階と、を含むことを特徴とする半導体素子の微細パターン形成方法である。【選択図】図１Ｅ
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【特許請求の範囲】
【請求項１】
基板上の被エッチング膜上に第１ピッチを有して第１方向に反復形成される複数の第１ラインパターンからなる第１ハードマスクパターンを形成する段階と、
前記第１ラインパターンのうち相互隣接した２個の第１ラインパターンの間にリセスが形成される上面を有するように前記第１ハードマスクパターンの上面及び側壁を均一な厚さに覆う第１膜を形成する段階と、
前記第１膜上の前記リセス内で前記第１方向に延長される第２ラインパターンからなる第２ハードマスクパターンを形成する段階と、
前記第１ラインパターン及び第２ラインパターンをエッチングマスクとして前記第１膜を異方性エッチングして、前記第１ラインパターンと前記第２ラインパターンとの間で前記被エッチング膜を露出させる段階と、
前記第１ハードマスクパターン及び第２ハードマスクパターンをエッチングマスクとして前記被エッチング膜を異方性エッチングする段階と、を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項２】
前記第１膜の形成段階において、前記第１膜の上面には複数のリセスが形成され、
前記第２ラインパターンは、前記複数のリセスの中で選択される一部のリセス内のみに形成されることを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項３】
前記第２ハードマスクパターンを形成する段階は、
前記第１膜とエッチング選択比が異なる第２膜を前記第１膜上に形成する段階と、
前記第２膜の一部を除去して、前記リセス内に前記第２膜の残りの一部からなる前記第２ラインパターンを形成する段階と、を含むことを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項４】
前記第２膜の一部を除去するために湿式エッチング方法を用いることを特徴とする請求項３に記載の半導体素子の微細パターン形成方法。
【請求項５】
前記第２ラインパターンは、前記第１ピッチの１／４の幅を有するように形成されることを特徴とする請求項３に記載の半導体素子の微細パターン形成方法。
【請求項６】
前記第１膜の形成段階において、前記第１膜の上面には複数のリセスが形成され、
前記第２膜の一部を除去する間に前記複数のリセスの中で選択される一部のリセス内では、前記第２膜が完全に除去されることを特徴とする請求項３に記載の半導体素子の微細パターン形成方法。
【請求項７】
前記第２ラインパターンは、前記複数のリセスの中で選択される一部のリセス内のみに形成されることを特徴とする請求項６に記載の半導体素子の微細パターン形成方法。
【請求項８】
前記第１ラインパターン及び第２ラインパターンによって、前記基板上に前記第１ピッチの１／２のピッチを有する複数のラインアンドスペースパターンが形成されることを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項９】
前記第１ハードマスクパターンは、前記被エッチング膜上に順次に積層された第３膜及び第４膜からなり、
前記第２ラインパターンは、前記第４膜と同じ水平面上に位置することを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
【請求項１０】
前記第４膜及び前記第２ラインパターンは、相等しい物質からなることを特徴とする請求項９に記載の半導体素子の微細パターン形成方法。
【請求項１１】
前記第１膜は、酸化膜からなり、
前記第４膜及び第２ラインパターンは、それぞれ窒化膜またはポリシリコン膜からなることを特徴とする請求項９に記載の半導体素子の微細パターン形成方法。
【請求項１２】
前記第１膜は、熱酸化膜、ＣＶＤ酸化膜、ＵＳＧ膜、及びＨＤＰ酸化膜からなる群より選択される少なくとも一つの膜からなることを特徴とする請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１３】
前記第４膜及び第２ラインパターンは、それぞれＳｉＯＮ、ＳｉＮ、ＳｉＢＮ、ＢＮ、及びポリシリコン膜からなる群より選択される少なくとも一つの膜からなることを特徴とする請求項１１に記載の半導体素子の微細パターン形成方法。
【請求項１４】
前記第１膜は、窒化膜からなり、
前記第４膜及び第２ラインパターンは、それぞれ酸化膜からなる群より選択されることを特徴とする請求項９に記載の半導体素子の微細パターン形成方法。
【請求項１５】
前記第１膜は、ＳｉＯＮ、ＳｉＮ、ＳｉＢＮ、及びＢＮからなる群より選択される少なくとも一つの膜からなることを特徴とする請求項１４に記載の半導体素子の微細パターン形成方法。
【請求項１６】
前記第４膜及び第２ラインパターンは、それぞれＳＯＧ膜及びＦＯＸ膜からなる群より選択される少なくとも一つの膜からなることを特徴とする請求項１４に記載の半導体素子の微細パターン形成方法。
【請求項１７】
前記第１膜及び第３膜は、相等しい物質からなることを特徴とする請求項９に記載の半導体素子の微細パターン形成方法。
【請求項１８】
前記第１膜及び第３膜は、相異なる物質からなることを特徴とする請求項９に記載の半導体素子の微細パターン形成方法。
【請求項１９】
前記第４膜及び第２ラインパターンは、相異なる物質からなることを特徴とする請求項９に記載の半導体素子の微細パターン形成方法。
【請求項２０】
前記第４膜及び第２ラインパターンは、相等しい物質からなることを特徴とする請求項９に記載の半導体素子の微細パターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、より詳細には、微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化のためには、パターンの微細化が必須である。狭い面積に多くの素子を集積させるためには、個別素子のサイズを小さく形成せねばならず、このためには形成しようとするパターンの幅及び間隔の和であるピッチを小さくせねばならない。最近、素子のデザインルールの減少が急激に進むにつれて、半導体素子の具現に必要なパターン、例えばラインアンドスペースパターン(以下、Ｌ／Ｓパターンと言う）を形成するためのフォトリソグラフィ工程において、解像度の限界により微細ピッチを有するパターンの形成に限界がある。
【０００３】
前記のようなフォトリソグラフィ工程における解像度の限界を克服するために、小さな形状のスペーサを形成する方法(例えば、特許文献１)によって形成されたスペーサパターンをハードマスクとして被エッチング膜をパターニングする技術が提案された。しかし、スペーサパターンをハードマスクとして用いる場合には、中心とする一つのパターンの左、右側にそれぞれ形成される一対のスペーサの厚さが不均一になる。一般的に、左、右側のスペーサ厚さを均一にするために、所望の厚さ以上の厚さを有するスペーサを形成する。したがって、これをハードマスクとして使用した後、再び除去するのが困難になる。また、スペーサ形態に形成されたハードマスクは、一つのパターンを中心として前記パターンを取り囲む形状を有する。したがって、前記スペーサを利用してラインパターンを具現しようとする場合、前記スペーサを個別ラインパターンに分離するための別途のトリミング工程が要求される。
【０００４】
また、半導体基板上のセルアレイ領域のように比較的に高密度なパターン領域と、周辺回路領域またはコア領域のように比較的に低密度なパターン領域とに同時にパターンを形成しようとする場合、形成しようとするパターンを各領域別に相異なるピッチに形成する必要がある時には、各領域で要求されるパターンピッチによってパターンを別途に形成せねばならない煩雑さがある。
【特許文献１】米国特許第６，０６３，６８８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、前記した従来技術の問題点を解決するためのものであって、本発明の目的は、フォトリソグラフィ工程における解像度の限界を克服できる微細ピッチのパターンを具現できる半導体素子の微細パターン形成方法を提供することである。
【０００６】
本発明の他の目的は、同じ基板上に多様なサイズ及びピッチのパターンを同時に形成できる半導体素子の微細パターン形成方法を提供することである。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明による半導体素子の微細パターン形成方法では、基板上の被エッチング膜上に第１ピッチを有して第１方向に反復形成される複数の第１ラインパターンからなる第１ハードマスクパターンを形成する。前記第１ラインパターンのうち相互隣接した２個の第１ラインパターンの間にリセスが形成される上面を有するように前記第１ハードマスクパターンの上面及び側壁を均一な厚さに覆う第１膜を形成する。前記第１膜上の前記リセス内で前記第１方向に延長される第２ラインパターンからなる第２ハードマスクパターンを形成する。前記第１ラインパターン及び第２ラインパターンをエッチングマスクとして前記第１膜を異方性エッチングして、前記第１ラインパターンと前記第２ラインパターンとの間で前記被エッチング膜を露出させる。前記第１ハードマスクパターン及び第２ハードマスクパターンをエッチングマスクとして前記被エッチング膜を異方性エッチングする。
【０００８】
前記第１膜の形成段階において、前記第１膜の上面には、複数のリセスが形成され、望ましくは、前記第２ラインパターンは、前記複数のリセスの中で選択される一部のリセス内のみに形成される。
【０００９】
前記第２ハードマスクパターンを形成するために、前記第１膜とエッチング選択比が異なる第２膜を前記第１膜上に形成し、次いで前記第２膜の一部を除去して、前記リセス内に前記第２膜の残りの一部からなる前記第２ラインパターンを形成できる。望ましくは、前記第２膜の一部を除去するために湿式エッチング方法を用いる。
【００１０】
前記第２膜の一部を除去する間に前記複数のリセスの中で選択される一部のリセス内では、前記第２膜が完全に除去されうる。
【００１１】
本発明による方法において、前記第１ラインパターン及び第２ラインパターンによって、前記基板上に前記第１ピッチの１／２のピッチを有する複数のＬ／Ｓパターンを形成させうる。
【００１２】
前記第１ハードマスクパターンは、前記被エッチング膜上に順次に積層された第３膜及び第４膜からなり、この時、前記第２ラインパターンは、前記第４膜と同じ水平面上に位置する。
【００１３】
前記第４膜及び前記第２ラインパターンは、相等しい物質からなるか、またはエッチング特性が類似している相異なる物質からなりうる。
【００１４】
また、前記第１膜及び第３膜は、相等しい物質からなるか、またはエッチング特性が類似している相異なる物質からなりうる。
【００１５】
本発明によれば、フォトリソグラフィ工程での解像度の限界を克服できる微細ピッチのパターンを容易に具現できる。また、基板上のパターンの密度差に影響を受けず、多様なサイズ及びピッチのパターンを単純化された工程によって同時に形成できる。
【発明の効果】
【００１６】
本発明による半導体素子の微細パターン形成方法では、被エッチング膜上にまず形成しようとするＬ／Ｓパターンのピッチ(Ｐ）の２倍のピッチ２Ｐを有する第１ハードマスクパターンを形成した後、相互隣接した２個の第１ハードマスクパターン間のスペース領域に第２ハードマスクパターンを形成する。したがって、フォトリソグラフィ工程で具現できるピッチの１／２の微細ピッチサイズのＬ／Ｓパターンを形成することが可能になって、フォトリソグラフィ工程における解像度の限界を克服できる微細ピッチのパターンを容易に具現できる。
【００１７】
また、単純なパターン形成工程によって同じ基板上に多様な幅及びピッチを有するパターンを形成できるので、同じ基板上でのパターン密度差によって別途のパターン形成工程を適用する必要がなく、基板上のパターン密度差に影響を受けずに多様なサイズ及びピッチのパターンを同時に形成できる。
【００１８】
また、従来技術によるスペーサ形成技術を用いる場合とは違って、ラインの終端分離のためのトリミング工程が不要なので、高集積半導体素子の製造工程が単純化できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の望ましい実施形態について、添付された図面を参照して詳細に説明する。
【００２０】
図１Ａないし図１Ｆは、本発明の望ましい実施形態によって微細ピッチのハードマスクパターンを形成し、これを利用して半導体素子の微細パターンを形成する方法を説明するために工程順序によって示した断面図である。
【００２１】
図１Ａを参照すれば、被エッチング膜１２が形成されている半導体基板１０上に第１マスク層２２及び第２マスク層２４を順次に形成する。
【００２２】
前記被エッチング膜１２は、形成しようとするパターンの用途によって多様な物質からなりうる。例えば、活性領域を定義する場合には、前記被エッチング膜１２は、シリコンからなりうる。ゲート電極を形成しようとする場合には、前記被エッチング膜１２は、導電層、例えばドーピングされたポリシリコンまたはドーピングされたポリシリコンと金属シリサイド層との積層構造からなりうる。そして、ビットラインを形成する場合には、前記被エッチング膜１２は、金属、例えばタングステンまたはアルミニウムからなりうる。
【００２３】
前記第１マスク層２２は、ハードマスクとして使われる第２マスク層２４の厚さを均一にするためのバッファの役割を担う。前記第１マスク層２２及び第２マスク層２４は、それぞれエッチング特性が相異なる物質、すなわち所定のエッチング液に対して相異なるエッチング選択比を有する物質からなる。特に、前記第２マスク層２４は、前記被エッチング膜１２及び第１マスク層２２に対してエッチング選択比の大きい物質からなる。例えば、前記第１マスク層２２は、熱酸化膜、ＣＶＤ(Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ)酸化膜、ＵＳＧ膜(Ｕｎｄｏｐｅｄ  Ｓｉｌｉａｔｅ  Ｇｌａｓｓ  Ｆｉｌｍ)及びＨＤＰ酸化膜(Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｏｘｉｄｅ  Ｆｉｌｍｅ)からなる群より選択される少なくとも一つの膜からなりうる。この中で、前記ＨＤＰ酸化膜は、大型のラインパターン上に蒸着された場合、中央が突出した山形状に蒸着される特性がある。したがって、場合によっては適切でないので、前記のようなＨＤＰ蒸着特性が問題とならない場合に限って使用することが望ましい。または、前記第１マスク層２２は、窒化膜、例えばＳｉＯＮ、ＳｉＮ、ＳｉＢＮ、及びＢＮからなる群より選択される少なくとも一つの膜からなっても良い。
【００２４】
前記第１マスク層２２が酸化膜からなる場合、前記第２マスク層２４は、ＳｉＯＮ、ＳｉＮ、ＳｉＢＮ、ＢＮのような窒化膜、または、ポリシリコン膜からなりうる。または、前記第１マスク層２２が窒化膜からなる場合、前記第２マスク層２４は、平坦化特性に優れた酸化膜で形成する。前記第２マスク層２４の形成に適した酸化膜として、例えばＳＯＧ膜(Ｓｉｌｉｃｏｎ  Ｏｎ  Ｇｌａｓｓ  Ｆｉｌｍ)またはＦＯＸ膜(Ｆｌｏｗａｂｌｅ  Ｏｘｉｄｅ  Ｆｉｌｍｅ)を使用できる。前記第２マスク層２４を酸化膜で形成する場合には、前記被エッチング膜１２を構成する薄膜の種類によってハードマスクとして使用することが不適切な場合もあるので、前記被エッチング膜１２を構成する薄膜種類を考慮して、前記第１マスク層２２及び第２マスク層２４の膜質種類を決定する。
【００２５】
前記第２マスク層２４上に有機反射防止膜２６を形成し、その上にフォトレジストパターン２８を形成する。前記有機反射防止膜２６は、場合によって省略可能である。前記半導体基板１０上で周辺回路領域またはコア領域のように単位面積当たり単位素子密度の低い低密度パターン領域Ａでは、前記フォトレジストパターン２８は、最終的に形成しようとするハードマスクパターンに対応するパターンと同じピッチのパターンに形成される。そして、前記半導体基板１０上におけるセルアレイ領域のように単位面積当たり単位素子密度の高い高密度パターン領域Ｂでは、前記フォトレジストパターン２８は、最終的に形成しようとするハードマスクパターンのピッチＰより２倍大きい第１ピッチ２Ｐを有するように形成される。
【００２６】
図１Ｂを参照すれば、前記フォトレジストパターン２８をエッチングマスクとして使って前記第２マスク層２４及び第１マスク層２２を異方性エッチングして、第１マスクパターン２２ａ及び第２マスクパターン２４ａからなる第１ハードマスクパターン２０を形成する。その後、前記フォトレジストパターン２８及び有機反射防止膜２６を除去する。
【００２７】
前記フォトレジストパターン２８の形状がそのまま転写されて形成された前記第１ハードマスクパターン２０は、前記半導体基板１０の低密度パターン領域Ａでは、最終的に形成しようとするハードマスクパターンに対応するパターンと同じピッチのパターンに形成され、高密度パターン領域Ｂでは、最終的に具現しようとするハードマスクパターンのピッチＰより２倍大きい第１ピッチ２Ｐを有するように形成される。望ましくは、前記高密度パターン領域Ｂにおいて、前記第１ハードマスクパターン２０の幅Ｗ１は、前記第１ピッチ２Ｐの１／４の値になるように形成される。前記第１ハードマスクパターン２０は、図１Ｂに示したように、前記半導体基板１０上で前記第１ピッチ２Ｐを有して所定の方向に反復形成される複数のラインパターンからなりうる。
【００２８】
図１Ｃを参照すれば、前記第１ハードマスクパターン２０が形成された半導体基板１０上に第３マスク層３２及び第４マスク層３４を形成する。
【００２９】
前記第３マスク層３２は、前記第１マスク層２２と類似しているエッチング特性を有する物質からなりうる。前記第３マスク層３２は、前記第１マスク層２２と同じ物質からなるか、あるいはエッチング特性は類似しているが相異なる物質からなりうる。例えば、前記第１マスク層２２は、熱酸化膜で形成され、前記第３マスク層３２は、ＣＶＤ酸化膜で形成できる。もちろん、その反対の場合も可能である。
【００３０】
前記第４マスク層３４は、前記第２マスク層２４と類似しているエッチング特性を有する物質からなりうる。前記第４マスク層３４は、前記第２マスク層２４と同じ物質からなるか、あるいはエッチング特性は類似しているが相異なる物質からなりうる。例えば、前記第２マスク層２４は、窒化膜で形成され、前記第４マスク層３４は、ポリシリコン膜で形成されうる。もちろん、その反対の場合も可能である。
【００３１】
前記高密度パターン領域Ｂにおいて、前記第３マスク層３２は、前記第１ハードマスクパターン２０の上面及び側壁を均一な厚さに覆うように形成される。望ましくは、前記第１ハードマスクパターン２０の側壁を覆う前記第３マスク層３２の厚さａ、ｂは、前記第１ピッチ２Ｐの１／４の値、すなわち前記第１ハードマスクパターン２０の幅Ｗ１と同じ値になるように形成できる。前記高密度パターン領域Ｂにおいて、前記第３マスク層３２の上面には、前記第１ハードマスクパターン２０の間の空間にリセス３３が形成される。前記第４マスク層３４は、平坦化特性が優秀な物質からなるので、前記リセス３３は、前記第４マスク層３４によって充填される。前記第３マスク層３２の厚さａ、ｂは、前記第１ピッチ２Ｐの１／４の値を有する場合、前記リセス３３内に充填された前記第４マスク層３４の幅Ｗ２は、前記第１ピッチ２Ｐの１／４の値、すなわち前記第１ハードマスクパターン２０の幅Ｗ１と同じ値になる。前記第４マスク層３４は、前記リセス３３内で前記第１ハードマスクパターン２０延長方向と同じ方向に延長される。
【００３２】
前記低密度パターン領域Ａでは、前記第１ハードマスクパターン２０のうち相互隣接した２個の第１ハードマスクパターン２の間の間隔が狭い場合、すなわち、図１Ｃの“Ａ１”で表示された部分のように、前記第１ハードマスクパターン２０の間の間隔ｄ１が前記第３マスク層３２の厚さであるａとｂの和以下である場合(ｄ１≦ａ＋ｂ)には、前記第３マスク層３２の上面にリセスが形成されない。場合によって、前記第１ハードマスクパターン２０の間の間隔ｄ１が前記第３マスク層３２の厚さであるａとｂの和以下である場合、その上に前記第３マスク層３２を蒸着すると、隣接した２個の第１ハードマスクパターン２０の間にボイド３６が形成されることもある。
【００３３】
図１Ｄを参照すれば、湿式エッチング方法を利用して前記第４マスク層３４の一部を選択的に除去する。前記第４マスク層３４の湿式エッチングにおいて、前記第４マスク層３４が窒化物系の物質からなる場合には、例えばリン酸溶液をエッチング液として使用できる。前記第４マスク層３４が酸化物系の物質からなる場合には、例えばフッ酸、硫酸、ＳＣ−１、ＬＡＬのようなエッチング液を使用できる。
【００３４】
その結果、前記高密度パターン領域Ｂでは、前記第４マスク層３４の残りの一部である第４マスクパターン３４ａが前記リセス３３内で前記第１ハードマスクパターン２０の延長方向と同じ方向に延長される複数のラインパターンが形成される。前記リセス３３内に残っている前記第４マスクパターン３４ａは、前記第１ハードマスクパターン２０の第２マスクパターン２４ａとほぼ同じ水平面上に位置する。
【００３５】
一方、前記低密度パターン領域Ａでは、図１Ｄで“Ａ２”で表示したように前記第３マスク層３２の上面に形成されたリセス３３の幅が大きい場合、前記リセス３３内にある前記第４マスク層３４が湿式エッチングによって完全に除去される。
【００３６】
特に、本発明者らは、半導体基板１０上で前記第４マスク層３４の蒸着後に露出されるリセス３３の幅Ｗ３(図１Ｄ参照）が約１０ｎｍ以上である場合には、前記リセス３３内にある前記第４マスク層３４が湿式エッチングによって完全に除去されることを反復実験によって確認した。また、前記第３マスク層３２の上面のリセス３３の幅Ｗ２(図１Ｃ参照）が約２０ｎｍ未満である場合には、前記リセス３３内に前記第４マスク層３４によるパターンを形成し難いことを確認した。また、前記第４マスクパターン３４ａは、前記第１ハードマスクパターン２０のうち相互隣接した２個の第１ハードマスクパターン２０の間の幅が２００ｎｍ以下である領域に形成されることを確認した。
【００３７】
図１Ｅを参照すれば、前記第２マスクパターン２４ａ及び第４マスクパターン３４ａをエッチングマスクとして、前記第３マスク層３２を異方性エッチングして前記被エッチング膜１２の上面を露出させる。その結果、前記低密度パターン領域Ａでは、前記第１ハードマスクパターン２０の間で前記被エッチング膜１２が露出される。そして、前記高密度パターン領域Ｂでは、前記第１ハードマスクパターン２０の間に第３マスクパターン３２ａと第４マスクパターン３４ａとの積層構造からなる第２ハードマスクパターン３０が形成され、前記第１ハードマスクパターン２０と前記第２ハードマスクパターン３０との間の空間を通じて前記被エッチング膜１２が露出される。ここで、望ましくは、前記第２ハードマスクパターン３０は、前記第１ピッチ２Ｐの１／４の幅Ｗ２、すなわち前記第１ハードマスクパターン２０の幅Ｗ１と同じ幅を有することができる。そして、前記第１ハードマスクパターン２０及び第２ハードマスクパターン３０によって前記半導体基板１０上には、前記第１ピッチ２Ｐの１／２のピッチＰを有するＬ／Ｓパターンが形成される。
図１Ｆを参照すれば、前記第１ハードマスクパターン２０及び第２ハードマスクパターン３０をエッチングマスクとして使用して、前記被エッチング膜１２を異方性乾式エッチングして微細パターン１２ａを形成する。図１Ｆには、前記第２マスクパターン２４ａ及び第４マスクパターン３４ａがそれぞれ前記被エッチング膜１２の乾式エッチング工程中に一部消耗された結果物として図示されている。
【００３８】
前記低密度パターン領域Ａでは、前記第１ハードマスクパターン２０によってのみ前記被エッチング膜１２にパターンが転写される一方、前記高密度パターン領域Ｂでは、前記第１ハードマスクパターン２０及び第２ハードマスクパターン３０によって前記被エッチング膜１２にパターンが転写される。したがって、高密度パターン領域でフォトリソグラフィ工程の解像度の限界を超える微細なピッチのパターンを容易に具現できる。
【００３９】
図２Ａないし図２Ｄは、本発明による方法によって微細パターンを具現した実施形態を工程順序によって示すＳＥＭイメージである。
【００４０】
図２Ａないし図２Ｄは、シリコン膜を被エッチング膜とし、その上にＣＶＤ酸化膜及びポリシリコン膜が順次に積層されたハードマスクパターンをエッチングマスクとして利用して前記被エッチング膜をパターニングした例を示す。
【００４１】
図２Ａないし図２Ｄの結果を得るために、まず、シリコン基板上に約３０００Å厚さのＣＶＤ酸化膜と、約１０００Å厚さのポリシリコン膜を順次に形成した後、フォトレジストパターンをエッチングマスクとして利用して前記ポリシリコン膜及び酸化膜をそれぞれ異方性エッチングして第１ハードマスクパターンを形成した。図２Ａにおいて第１ハードマスクパターンの幅は、約４０ｎｍであることを確認した。
【００４２】
図２Ａには、前記異方性エッチングの結果としてシリコン膜上に１６０ｎｍのピッチに形成された第１ハードマスクパターンと、その上にフォトレジストパターンが残っている状態の断面イメージが示されている。
【００４３】
図２Ｂは、前記第１ハードマスクパターン上に約４００ÅのＣＶＤ酸化膜及び約５００Åのポリシリコン膜を順次に形成した後、最後に形成された前記ポリシリコン膜を再度湿式エッチングにより除去して、前記第１ハードマスクパターンのポリシリコン膜を露出させた結果物の断面イメージを示す。
【００４４】
図２Ｃは、図２Ｂで上部に露出されたポリシリコン膜をエッチングマスクとして前記酸化膜を異方性エッチングして、前記第１ハードマスクパターンの間に第２ハードマスクパターンを形成すると同時に被エッチング膜であるシリコン膜を露出させた結果物を示す断面イメージである。
【００４５】
図２Ｄは、前記第１ハードマスクパターン及び第２ハードマスクパターンをエッチングマスクとして使用して、被エッチング膜であるシリコン膜を異方性乾式エッチングした結果物の断面イメージを示す。図２Ｄにおいて、各シリコンパターンは、約８０ｎｍピッチのＬ／Ｓパターンをなすことを確認した。
【００４６】
図３Ａ及び図３Ｂは、本発明による半導体素子の微細パターン形成方法によって、図２Ａないし図２Ｄと同じような方法で基板上に微細パターンを具現した例を示すＳＥＭイメージである。
【００４７】
図３Ａには、低密度パターン領域及び高密度パターン領域を含む基板上に、図２Ａないし図２Ｄの例と同じ方法により微細パターンを形成した結果物の断面イメージが示されている。図３Ａにおいて、低密度パターン領域では、第２ハードマスクパターンは形成されないことによって、第１ハードマスクパターンのみ被エッチング膜に転写されており、高密度パターン領域では、第１ハードマスクパターン及びその後続に形成した第２ハードマスクパターンによって、縮少されたピッチを有する微細なＬ／Ｓパターンが形成されていることが分かる。
【００４８】
図３Ｂは、図３Ａにおける高密度パターン領域のみを拡大して示した断面イメージである。図３Ｂに示したように、約４１〜５０ｎｍの幅を有するラインと約３２〜３５ｎｍの幅を有するスペースが交互に反復形成されたＬ／Ｓパターンが得られたことを確認した。
【００４９】
図４Ａ及び図４Ｂ、図５Ａ及び図５Ｂ、そして図６Ａ及び図６Ｂは、多様なレイアウトを有する第１ハードマスクパターン(図４Ａ、図５Ａ、図６Ａ)と、本発明による方法によって前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンを形成した結果物(図４Ｂ、図５Ｂ、図６Ｂ）の上面を示すイメージである。
【００５０】
図４Ｂ、図５Ｂ及び図６Ｂの結果を見れば、それぞれ図４Ａ、図５Ａ、図６Ａの第１ハードマスクパターンの間のスペース領域の中で、所定の幅以下であるスペース領域内のみに第２ハードマスクパターンが形成されており、所定の幅より大きいスペース領域では、第２ハードマスクパターンが形成されないことが分かる。
【００５１】
図７及び図８は、それぞれ本発明による方法によって形成された多様なレイアウトを有する第１ハードマスクパターン１１０、２１０と、前記第１ハードマスクパターン１１０、２１０の間のスペース領域に第２ハードマスクパターン１２０、２２０を形成した結果物の上面を示すＳＥＭイメージである。
【００５２】
図７及び図８において、隣接した２個の第１ハードマスクパターン１１０または２１０の間のスペース領域の幅が約２００ｎｍより小さいと、隣接した２個の第１ハードマスクパターン１１０、２１０の間のスペース領域に第２ハードマスクパターン１２０、２２０が形成され、スペース領域の幅が約２００ｎｍより大きいと、前記スペース領域に第２ハードマスクパターン１２０、２２０が形成されていないということを確認した。
【００５３】
図９及び図１０は、それぞれ本発明による方法によって形成された多様なレイアウトを有する第１ハードマスクパターン３１０、４１０と、前記第１ハードマスクパターン３１０、４１０の間のスペース領域に第２ハードマスクパターン３２０、４２０を形成した結果物の上面を示すＳＥＭイメージである。
【００５４】
図９及び図１０の例でも図７及び図８の例と同様に、隣接した２個の第１ハードマスクパターン３１０または４１０の間のスペース領域の幅が狭い所でのみ第２ハードマスクパターン３２０、４２０が形成され、前記スペース領域の幅が大きい所では、第２ハードマスクパターン３２０、４２０が形成されていないということを確認できた。
【００５５】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によって多様な変形及び変更が可能である。
【産業上の利用可能性】
【００５６】
高集積半導体素子の製造時、基板上のセルアレイ領域のように比較的に高密度パターン領域と、周辺回路領域またはコア領域のように比較的に低密度パターン領域とに同時にパターンを形成しようとする場合、形成しようとするパターンを各領域別に相異なるピッチに形成する必要がある時、大きいパターン密度を有する領域では、フォトリソグラフィ工程での解像度の限界を克服できる微細ピッチのパターンを具現しつつ、同じ基板上に多様なサイズ及びピッチのパターンを同時に形成できる。本発明による半導体素子の微細パターン形成方法は、大規模、高集積半導体回路素子の製造に有用に適用されうる。
【図面の簡単な説明】
【００５７】
【図１Ａ】本発明の望ましい実施形態による半導体素子の微細パターン形成方法を説明するために工程順序によって示した断面図である。
【図１Ｂ】本発明の望ましい実施形態による半導体素子の微細パターン形成方法を説明するために工程順序によって示した断面図である。
【図１Ｃ】本発明の望ましい実施形態による半導体素子の微細パターン形成方法を説明するために工程順序によって示した断面図である。
【図１Ｄ】本発明の望ましい実施形態による半導体素子の微細パターン形成方法を説明するために工程順序によって示した断面図である。
【図１Ｅ】本発明の望ましい実施形態による半導体素子の微細パターン形成方法を説明するために工程順序によって示した断面図である。
【図１Ｆ】本発明の望ましい実施形態による半導体素子の微細パターン形成方法を説明するために工程順序によって示した断面図である。
【図２Ａ】本発明による方法によって微細パターンを具現した実施形態を工程順序によって示すＳＥＭイメージである。
【図２Ｂ】本発明による方法によって微細パターンを具現した実施形態を工程順序によって示すＳＥＭイメージである。
【図２Ｃ】本発明による方法によって微細パターンを具現した実施形態を工程順序によって示すＳＥＭイメージである。
【図２Ｄ】本発明による方法によって微細パターンを具現した実施形態を工程順序によって示すＳＥＭイメージである。
【図３Ａ】本発明による半導体素子の微細パターン形成方法によって、基板上に微細パターンを具現した例を示すＳＥＭイメージである。
【図３Ｂ】本発明による半導体素子の微細パターン形成方法によって、基板上に微細パターンを具現した例を示すＳＥＭイメージである。
【図４Ａ】多様なレイアウトを有する第１ハードマスクパターンと、本発明による方法によって前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物を示すイメージである。
【図４Ｂ】多様なレイアウトを有する第１ハードマスクパターンと、本発明による方法によって前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物を示すイメージである。
【図５Ａ】多様なレイアウトを有する第１ハードマスクパターンと、本発明による方法によって前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物を示すイメージである。
【図５Ｂ】多様なレイアウトを有する第１ハードマスクパターンと、本発明による方法によって前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物を示すイメージである。
【図６Ａ】多様なレイアウトを有する第１ハードマスクパターンと、本発明による方法によって前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物を示すイメージである。
【図６Ｂ】多様なレイアウトを有する第１ハードマスクパターンと、本発明による方法によって前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物を示すイメージである。
【図７】本発明による方法によって形成された多様なレイアウトを有する第１ハードマスクパターンと、前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物の上面を示すＳＥＭイメージである。
【図８】本発明による方法によって形成された多様なレイアウトを有する第１ハードマスクパターンと、前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物の上面を示すＳＥＭイメージである。
【図９】本発明による方法によって形成された多様なレイアウトを有する第１ハードマスクパターンと、前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物の上面を示すＳＥＭイメージである。
【図１０】本発明による方法によって形成された多様なレイアウトを有する第１ハードマスクパターンと、前記第１ハードマスクパターンの間のスペース領域に第２ハードマスクパターンとを形成した結果物の上面を示すＳＥＭイメージである。
【符号の説明】
【００５８】
１０  半導体基板
１２  被エッチング膜
１２ａ  微細パターン
２０  第１ハードマスクパターン
２２  第１マスク層
２２ａ  第１マスクパターン
２４  第２マスク層
２４ａ  第２マスクパターン
２６  有機反射防止膜
２８  フォトレジストパターン
３０  第２ハードマスクパターン
３２  第３マスク層
３２ａ  第３マスクパターン
３３  リセス
３４  第４マスク層
３４ａ  第４マスクパターン
３６  ボイド
１１０、２１０、３１０、４１０  第１ハードマスクパターン
１２０、２２０、３２０、４２０  第２ハードマスクパターン
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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