(57)【要約】【課題】  ＣＣＤイメージセンサの高画素化によりドライバ回路の駆動能力を向上させる一方、ドライバ回路のチップサイズは抑制する。【解決手段】  ＶＤＤとＶＬＯＷとで動作する出力段回路２６の前段に、ＶＤＤ２（＞ＶＤＤ）とＶＬＯＷ２（＜ＶＬＯＷ）とで動作する前段回路２４を設ける。出力段回路２６のトランジスタＱPdは前段回路２４ａからゲート電圧ＶＬＯＷ２を印加されてオンし、出力端子Ｖoutに電圧ＶＤＤ、かつＶgs＝ＶＤＤ−ＶＬＯＷ２に応じた電流を出力する。また、トランジスタＱNdは前段回路２４ｂからゲート電圧ＶＤＤ２を印加されてオンし、出力端子Ｖoutに電圧ＶＬＯＷ、かつＶgs＝ＶＤＤ２−ＶＬＯＷに応じた電流を出力する。これらＶgsはＶＤＤ−ＶＬＯＷより大きく、その分、出力段回路２６の駆動能力は高くでき、またトランジスタサイズを抑制することができる。【選択図】        図１
2006279883.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に集積された回路であり、当該回路に接続される外部回路を駆動するドライバ回路において、
第１高電圧の電圧源及び前記第１高電圧より低い第１低電圧の電圧源に接続され、入力電圧に応じて選択される前記第１高電圧又は前記第１低電圧のいずれかに基づく制御電圧を出力する制御段回路と、
第２高電圧の電圧源及び前記第２高電圧より低い第２低電圧の電圧源に接続され、前記制御電圧に応じて選択される前記第２高電圧又は前記第２低電圧のいずれかに基づく出力電圧を出力する出力段回路と、
を有し、
前記出力段回路は、
前記第１低電圧に基づく前記制御電圧を印加されて、前記第２高電圧の電圧源と出力端子との間のチャネルを導通状態とし、前記第１高電圧に基づく前記制御電圧を印加されると当該チャネルを遮断状態とする第１出力トランジスタと、
前記第１高電圧に基づく前記制御電圧を印加されて、前記第２低電圧の電圧源と前記出力端子との間のチャネルを導通状態とし、前記第１低電圧に基づく前記制御電圧を印加されると当該チャネルを遮断状態とする第２出力トランジスタと、
を有し、
前記第１高電圧と前記第１低電圧との電圧差は、前記第２高電圧と前記第２低電圧との電圧差より大きいこと、
を特徴とするドライバ回路。
【請求項２】
請求項１に記載のドライバ回路において、
前記第１高電圧は前記第２高電圧以上であり、かつ前記第１低電圧は前記第２低電圧以下であること、
を特徴とするドライバ回路。
【請求項３】
請求項１又は請求項２に記載のドライバ回路において、
前記制御段回路は、
前記入力電圧が所定の低入力電圧のときに前記第１高電圧の電圧源と前記制御電圧を出力する制御端子との間のチャネルを導通状態とし、前記入力電圧が所定の高入力電圧のときに当該チャネルを遮断状態とする第１制御トランジスタと、
前記入力電圧が前記高入力電圧のときに前記第１低電圧の電圧源と前記制御端子との間のチャネルを導通状態とし、前記入力電圧が前記低入力電圧のときに当該チャネルを遮断状態とする第２制御トランジスタと、
を有することを特徴とするドライバ回路。
【請求項４】
請求項３に記載のドライバ回路において、
前記第１制御トランジスタは、前記第１出力トランジスタよりサイズが小さく、
前記第２制御トランジスタは、前記第２出力トランジスタよりサイズが小さいこと、
を特徴とするドライバ回路。
【請求項５】
請求項１から請求項４のいずれか１つに記載のドライバ回路において、
前記第１高電圧の電圧源は、
正電圧である前記第２高電圧を所定倍数、昇圧する正昇圧回路と、
前記正昇圧回路の出力電圧に基づいて前記第１高電圧を生成するレギュレータと、
を有し、
前記第１低電圧及び前記第２低電圧の電圧源は、
前記第２高電圧を負電圧方向に所定倍数、昇圧する負昇圧回路と、
前記負昇圧回路の出力電圧に基づいて前記第１低電圧を生成するレギュレータと、
前記負昇圧回路の出力電圧に基づいて前記第２低電圧を生成するレギュレータと、
を有すること、
を特徴とするドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に集積され、他の電気回路を駆動するドライバ回路に関し、特に駆動能力の向上と小型化に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）イメージセンサは画素の高画素化、高密度化が進められている。それに伴い、ＣＣＤシフトレジスタを構成する転送電極の本数は増大し、また電極幅は縮小するため、当該ＣＣＤシフトレジスタを駆動するドライバ回路には、パルス振幅及び駆動能力の増大が要求される。特に、フレーム転送型ＣＣＤイメージセンサでは、撮像部から蓄積部への高速なフレーム転送動作を行うために、ドライバ回路に高い駆動能力が必要となる。
【０００３】
図３は、従来のドライバ回路の構成を示す模式的な回路図である。タイミング回路２は、ＣＣＤイメージセンサの動作に応じたタイミングで各種クロックを生成する。タイミング回路２の出力パルスは前段回路４に入力される。各前段回路４は、正電圧源ＶＤＤ及び負電圧源ＶＬＯＷの間に接続されたｐチャネルＭＯＳトランジスタ（以下、ｐ-ＭＯＳ）とｎチャネルＭＯＳトランジスタ（以下、ｎ-ＭＯＳ）とからなるインバータ回路であり、タイミング回路２から各ＭＯＳトランジスタのゲートに入力されるパルスに対し、電圧の大小関係を反転したパルスを生成して出力する。前段回路４の出力パルスは、出力段回路６に入力される。出力段回路６も、ＶＤＤ及びＶＬＯＷの間にｐ-ＭＯＳ及びｎ-ＭＯＳを接続されたインバータ回路であり、前段回路４からの入力パルスに対し、電圧の大小関係を反転したパルスを生成し、ＣＣＤイメージセンサへ供給する。
【０００４】
具体的には、前段回路４ａ，４ｂはそれぞれ、タイミング回路２からＶＨを入力されると、ＶＬＯＷにソースを接続されたｎ-ＭＯＳがオンして、ＶＬＯＷに応じた電圧を出力し、一方、タイミング回路２からＶＬ（＜ＶＨ）を入力されると、ＶＤＤにソースを接続されたp-ＭＯＳがオンして、ＶＤＤに応じた電圧を出力する。出力段回路６は、前段回路４ｂからＶＤＤに応じた電圧を入力されると、ＶＬＯＷにソースを接続されたｎ-ＭＯＳがオンして、ＣＣＤイメージセンサにつながる出力端子の電圧をＶＬＯＷに応じた電圧とすると共に、当該ｎ-ＭＯＳはゲート-ソース間電圧Ｖgsに応じた電流を当該出力端子に供給する。また、出力段回路６は、前段回路４ａからＶＬＯＷに応じた電圧を入力されると、ＶＤＤにソースを接続されたｐ-ＭＯＳがオンして、ＣＣＤイメージセンサにつながる出力端子の電圧をＶＤＤに応じた電圧とすると共に、当該ｐ-ＭＯＳはＶgsに応じた電流を当該出力端子に供給する。
【０００５】
すなわち、従来のドライバ回路の出力の電圧振幅は、ＶＬＯＷからＶＤＤまでであり、また、出力段回路６の各トランジスタのＶgsは（ＶＤＤ−ＶＬＯＷ）である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のドライバ回路において、出力段回路６のトランジスタのＶgsを（ＶＤＤ−ＶＬＯＷ）に維持したまま、駆動能力を上げようとした場合、その出力段回路６のトランジスタのチャネル幅を大きくする等、トランジスタサイズを増大させる。そのため、ドライバ回路のチップサイズが大きくなるという問題があった。
【０００７】
本発明は、上述の問題点を解決するためになされたものであり、ＣＣＤイメージセンサ等を駆動するドライバ回路において、チップサイズを抑制しつつ、駆動能力の向上を可能とする技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るドライバ回路は、半導体基板上に集積された回路であり、当該回路に接続される外部回路を駆動するドライバ回路において、第１高電圧の電圧源及び前記第１高電圧より低い第１低電圧の電圧源に接続され、入力電圧に応じて選択される前記第１高電圧又は前記第１低電圧のいずれかに基づく制御電圧を出力する制御段回路と、第２高電圧の電圧源及び前記第２高電圧より低い第２低電圧の電圧源に接続され、前記制御電圧に応じて選択される前記第２高電圧又は前記第２低電圧のいずれかに基づく出力電圧を出力する出力段回路と、を有し、前記出力段回路が、前記第１低電圧に基づく前記制御電圧を印加されて、前記第２高電圧の電圧源と出力端子との間のチャネルを導通状態とし、前記第１高電圧に基づく前記制御電圧を印加されると当該チャネルを遮断状態とする第１出力トランジスタと、前記第１高電圧に基づく前記制御電圧を印加されて、前記第２低電圧の電圧源と前記出力端子との間のチャネルを導通状態とし、前記第１低電圧に基づく前記制御電圧を印加されると当該チャネルを遮断状態とする第２出力トランジスタと、を有し、前記第１高電圧と前記第１低電圧との電圧差が、前記第２高電圧と前記第２低電圧との電圧差より大きいものである。
【０００９】
他の本発明に係るドライバ回路においては、前記第１高電圧は前記第２高電圧以上であり、かつ前記第１低電圧は前記第２低電圧以下である。
【００１０】
本発明の好適な態様は、前記制御段回路が、前記入力電圧が所定の低入力電圧のときに前記第１高電圧の電圧源と前記制御電圧を出力する制御端子との間のチャネルを導通状態とし、前記入力電圧が所定の高入力電圧のときに当該チャネルを遮断状態とする第１制御トランジスタと、前記入力電圧が前記高入力電圧のときに前記第１低電圧の電圧源と前記制御端子との間のチャネルを導通状態とし、前記入力電圧が前記低入力電圧のときに当該チャネルを遮断状態とする第２制御トランジスタと、を有するドライバ回路である。
【００１１】
本発明の他の好適な態様は、前記第１制御トランジスタが、前記第１出力トランジスタよりサイズが小さく、前記第２制御トランジスタが、前記第２出力トランジスタよりサイズが小さいドライバ回路である。
【００１２】
別の本発明に係るドライバ回路においては、前記第１高電圧の電圧源が、正電圧である前記第２高電圧を所定倍数、昇圧する正昇圧回路と、前記正昇圧回路の出力電圧に基づいて前記第１高電圧を生成するレギュレータと、を有し、前記第１低電圧及び前記第２低電圧の電圧源が、前記第２高電圧を負電圧方向に所定倍数、昇圧する負昇圧回路と、前記負昇圧回路の出力電圧に基づいて前記第１低電圧を生成するレギュレータと、前記負昇圧回路の出力電圧に基づいて前記第２低電圧を生成するレギュレータと、を有する。
【発明の効果】
【００１３】
本発明によれば、例えば、出力段回路の第１出力トランジスタ及び第２出力トランジスタをＭＯＳトランジスタで構成する場合には、それらが導通状態となるときのＶgsを第２高電圧と第２低電圧との差より大きくすることが可能となり、トランジスタサイズを維持したまま、駆動能力を増大させることができる。また駆動能力が同じである場合には、本発明によれば、出力段回路のトランジスタのサイズを縮小することができ、チップサイズを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１５】
図１は、本実施形態のドライバ回路の構成を示す模式的な回路図である。本ドライバ回路は、ＣＣＤイメージセンサの駆動に用いられるものであり、タイミング回路２０は、ＣＣＤイメージセンサの動作に応じたタイミングで各種クロックを生成する。タイミング回路２０は、例えば、論理値「０」を表す所定の低電圧ＶＬ、又は論理値「１」を表す所定の高電圧ＶＨを選択的に出力する。例えば、ＶＬ，ＶＨはそれぞれ０Ｖ，２Ｖに設定される。
【００１６】
レベルシフト回路２２は、タイミング回路２０の出力電圧レベルＶＬ，ＶＨを前段回路２４の駆動に適したレベルに変換する回路である。
【００１７】
前段回路２４は、正電圧源ＶＤＤ２及び負電圧源ＶＬＯＷ２の間に接続されたｐ-ＭＯＳとｎ-ＭＯＳとからなるインバータ回路であり、タイミング回路２０から各ＭＯＳトランジスタのゲートに入力されるパルスに対し、電圧の大小関係を反転したパルスを生成して出力する。ここで、前段回路２４ａは、後述する出力段回路２６を構成するｐ-ＭＯＳのゲート電圧を制御する制御回路として機能し、前段回路２４ｂは、出力段回路２６を構成するｎ-ＭＯＳのゲート電圧を制御する制御回路として機能する。
【００１８】
具体的には、前段回路２４ａは、その出力端子にドレイン、ＶＤＤ２にソース、及びタイミング回路２０にゲートをそれぞれ接続されたｐ-ＭＯＳトランジスタＱPaと、出力端子にドレイン、ＶＬＯＷ２にソース、及びタイミング回路２０にゲートをそれぞれ接続されたｎ-ＭＯＳトランジスタＱNaとから構成される。ＱPaは、ＶＬをレベルシフト回路２２ａによりシフトした電圧ＶＬ’をゲートに印加されるとオンし、ＶＨをレベルシフト回路２２ａによりシフトした電圧ＶＨ’をゲートに印加されるとオフする。反対に、ＱNaは、ＶＨ’でオンし、ＶＬ’でオフする。
【００１９】
すなわち、前段回路２４ａは、タイミング回路２０の出力電圧ＶＬに対応してＶＤＤ２に応じた電圧を出力し、タイミング回路２０の出力電圧ＶＨに対応してＶＬＯＷ２に応じた電圧を出力する。ここで、オン状態のトランジスタのドレイン電圧はほぼソース電圧となるが、厳密には、内部抵抗等による電圧降下等により、ソース電圧であるＶＤＤ２やＶＬＯＷ２には一致しない。「ＶＤＤ２に応じた電圧」、「ＶＬＯＷ２に応じた電圧」とは、このドレイン電圧とソース電圧との差を考慮した表現であるが、以下、表現を簡略にするため、その差を無視し、オン状態でのＭＯＳトランジスタのドレイン電圧とソース電圧とは等しいものとする。
【００２０】
前段回路２４ｂは、その出力端子にドレイン、ＶＤＤ２にソース、及びタイミング回路２０にゲートをそれぞれ接続されたｐ-ＭＯＳトランジスタＱPbと、出力端子にドレイン、ＶＬＯＷ２にソース、及びタイミング回路２０にゲートをそれぞれ接続されたｎ-ＭＯＳトランジスタＱNbとから構成される。そして、前段回路２４ｂは前段回路２４ａと同様に動作し、タイミング回路２０の出力電圧ＶＬに対応してＶＤＤ２を出力し、タイミング回路２０の出力電圧ＶＨに対応してＶＬＯＷ２を出力する。
【００２１】
出力段回路２６は、ＶＤＤ及びＶＬＯＷの間にｐ-ＭＯＳ及びｎ-ＭＯＳを接続されたインバータ回路であり、前段回路２４からの入力パルスに対し、電圧の大小関係を反転したパルスを生成し、ＣＣＤイメージセンサへ供給する。
【００２２】
具体的には、出力段回路２６は、出力端子Ｖoutにドレイン、ＶＤＤにソース、及び前段回路２４ａにゲートをそれぞれ接続されたｐ-ＭＯＳトランジスタＱPdと、出力端子Ｖoutにドレイン、ＶＬＯＷにソース、及び前段回路２４ｂにゲートをそれぞれ接続されたｎ-ＭＯＳトランジスタＱNdとから構成される。ＱPdは、前段回路２４ａからＶＬＯＷ２をゲートに印加されるとオンし、ＶＤＤ２をゲートに印加されるとオフする。反対に、ＱNdは、ＶＤＤ２でオンし、ＶＬＯＷ２でオフする。
【００２３】
すなわち、出力段回路２６は、タイミング回路２０の出力電圧ＶＬに対応してＶＬＯＷに応じた電圧を出力し、タイミング回路２０の出力電圧ＶＨに対応してＶＤＤに応じた電圧を出力する。
【００２４】
ＱPdがオン状態となるときの、そのＶgsは（ＶＤＤ−ＶＬＯＷ２）であり、ＱNdがオン状態となるときの、そのＶgsは（ＶＤＤ２−ＶＬＯＷ）である。ここで、ＶＤＤ２はＶＤＤより高く設定され、ＶＬＯＷ２はＶＬＯＷより低く設定される。よって、ＱPd及びＱNdそれぞれがオン状態であるときのＶgsは、ＶＤＤとＶＬＯＷとで動作する前段回路４を有する従来回路における（ＶＤＤ−ＶＬＯＷ）より大きくなり、出力段回路のＭＯＳトランジスタのサイズが同じであるとすれば、本回路はより多くの電流がソース−ドレイン間に流れ、ＶoutからＣＣＤイメージセンサに供給される。
【００２５】
図２は、本ドライバ回路の電源回路の模式的な構成図である。この電源回路は、例えばバッテリから供給されるＶＤＤから、ＶＤＤ２，ＶＬＯＷ及びＶＬＯＷ２を生成して、前段回路２４及び出力段回路２６へ供給する。正昇圧回路４０は、正電圧方向への昇圧回路であり、例えば、パルス駆動されるチャージポンプによって電源電圧を積み重ね、所望の正電圧を得るように構成される。例えば、正昇圧回路４０は、ＶＤＤの２倍の電圧を生成して出力する。レギュレータ４２は、正昇圧回路４０の出力を利用してＶＤＤ２を生成する。負昇圧回路４４は、負電圧方向への昇圧回路であり、例えば、パルス駆動されるチャージポンプによって、ＶＤＤとは反対極性のパルスを生成し、これを積み重ね、所望の負電圧を得るように構成される。例えば、負昇圧回路４４は、絶対値がＶＤＤの３倍の負電圧を生成して出力する。レギュレータ４６は、負昇圧回路４４の出力を利用してＶＬＯＷ２を生成する。また、レギュレータ４８は、負昇圧回路４４の出力を利用してＶＬＯＷを生成する。例えば、ＶＤＤ＝＋２．９Ｖとした場合、正昇圧回路４０は＋５．８Ｖ、負昇圧回路４４は−８．７Ｖを出力する。また、レギュレータ４２は正昇圧回路４０の出力よりやや低めの＋５．０Ｖを生成し、これがＶＤＤ２として供給される。レギュレータ４６は負昇圧回路４４の出力よりやや高めの−８．０Ｖを生成し、これがＶＬＯＷ２として供給される。レギュレータ４８はレギュレータ４６より高い−６．０Ｖを生成し、これがＶＬＯＷとして供給される。
【００２６】
上述の構成では、ＱPd，ＱNd両方についてオン状態時のＶgsを大きくすることにより、それぞれのトランジスタの駆動能力の向上、サイズの縮小を図ったが、いずれ一方のトランジスタに対してのみＶgsを大きくしてもよい。例えば、ホールをキャリアとするＱPdは、同じソース−ドレイン間電流に対して、ＱNdよりサイズが大きくなり得る。そこで、前段回路２４をＶＤＤとＶＬＯＷ２とで動作させるように構成すれば、ＱPdのオン状態でのＶgsは（ＶＤＤ−ＶＬＯＷ２）とすることができ、一方、ＱNdのオン状態でのＶgsは（ＶＤＤ−ＶＬＯＷ）となる。この例では、ＱNdに比べて大きくなりがちなＱPdだけをサイズ縮小することができる。
【００２７】
なお、前段回路２４はタイミング回路２０と出力段回路２６との駆動能力差に対するバッファとしての働きを有する。つまり、大きな駆動能力を必要とする出力段回路２６のトランジスタはゲート容量が大きいため、これを駆動能力が小さいタイミング回路２０の出力で直接駆動すると十分な周波数特性が得られない等の問題がある。そこで、出力段回路２６よりサイズが小さいトランジスタを用いて前段回路２４を構成し、この前段回路２４で電流増幅を行い、この出力で出力段回路２６のトランジスタを駆動する。この趣旨から、前段回路２４を複数段設け、順次、トランジスタをサイズを大きくしつつ、駆動能力を段階的に上げる構成とすることも行われる。
【図面の簡単な説明】
【００２８】
【図１】実施形態のドライバ回路の構成を示す模式的な回路図である。
【図２】実施形態のドライバ回路における電源回路の模式的な構成図である。
【図３】従来のドライバ回路の構成を示す模式的な回路図である。
【符号の説明】
【００２９】
２０  タイミング回路、２２  レベルシフト回路、２４  前段回路、２６  出力段回路、４０  正昇圧回路、４２，４６，４８  レギュレータ、４４  負昇圧回路。
【図１】
2006279883.tif 000003
【図２】
2006279883.tif 000004
【図３】
2006279883.tif 000005