(57)【要約】【課題】抵抗素子を有する半導体装置において、外部から静電気等の高電圧が印加した時の対策として、半導体装置がサージ破壊を起こさぬようサージ耐量の向上を図るため、狭い間隙部を形成する突起部を設けているが、この構成を備えるために抵抗素子部分の占有面積が増えてしまい、半導体装置自体の大きさが大きくなってしまうという問題がある。【解決手段】つづら折り状の抵抗素子パターンコーナのエッジとエッジの間にツェナーダイオードを形成する構成を備えることにより、半導体装置の占有面積を増大させることなく、静電気等の高電圧印加時に対するサージ耐量を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層で形成された抵抗体パターンを有する半導体装置であって、前記抵抗体パターンの近接するエッジとエッジの間に逆導電型の領域を形成し、ＰＮ接合を構成するようにした半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記逆導電型の領域は、多結晶シリコン膜にて形成することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記抵抗体パターンは、つづら折りパターンであり、近接するエッジとエッジ間にＰＮ接合を構成するように逆導電型の半導体領域を形成してなることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記抵抗体パターンは、所望の導電型にドープされたシリコン導電性膜のパターンであることを特徴とする半導体装置。
【請求項５】
絶縁膜の形成された半導体基板上に第１の導電型の半導体層を形成する工程と、
前記第１の導電型の半導体層をパターニングし、抵抗体パターンを形成する工程と、
前記抵抗体パターンの近接部に第２の導電型の半導体層を形成することによりＰＮ接合を形成する工程とを含む半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記抵抗体パターンを形成する工程は、
半導体層を成膜する工程と、
前記半導体層上に第１のレジストパターンを形成し、このレジストパターンをマスクとして前記半導体層を所望の形状にパターニングし抵抗体パターンを形成する工程と、
前記第１のレジストパターンを除去したのち、第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして不純物を注入し、前記抵抗体パターンの近接するエッジとエッジの間に第２の導電型領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に抵抗素子を内蔵した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
機器における各社小型化競争に伴い、トランジスタ等の半導体装置もバイアス抵抗等の周辺部品を同一半導体基板上に形成し、超小型化が要求されている。
【０００３】
従来、少なくとも１つの抵抗素子を内蔵するトランジスタ装置等の個別電子部
品において、限られた面積の半導体装置部に、より大きな抵抗値の抵抗素子を形成するために、抵抗素子部の形状は電流経路が折り返しをするつづら折り形状になっている。
【０００４】
図４（ａ）乃至（ｅ）は、従来の半導体装置の抵抗素子部の製造方法を工程順に示す図である。まず、図４（ａ）に示すように、素子領域の形成された半導体基板１０上に絶縁膜として酸化シリコン膜１１を形成し、次にこの酸化シリコン膜１１上にCVD法により多結晶（ポリ）シリコン膜１２を形成し、次に図４（ｂ）に示すように、多結晶シリコン膜１２上にＮ型もしくはＰ型不純物イオン１３を注入する。そして、図４（ｃ）に示すように、多結晶シリコン膜１２上にレジスト膜Ｒ１を塗布しフォトリソグラフィにより所望の形状にパターニングし、図４（ｄ）に示すように、このレジスト膜Ｒ１をマスクとして選択的に多結晶シリコン膜１２をエッチングすることにより所望のパターンを形成する。さらに、図４（ｅ）に示すようにアッシングにより、レジスト膜Ｒ１を除去する。以上の工程によりつづら折り形状の所定幅の多結晶シリコンパターンからなる抵抗素子部が形成される。
【０００５】
次に図５に示されるのは、従来のトランジスタ等半導体装置の上面から見たパターンを表し、半導体装置１の限られたエリアに、多結晶シリコンからなる所定幅のパターン３が配線されている。抵抗素子部２に相当する部分にはパターン１４が所定の間隔を保ってつづら折り状に配列形成されており、パターン１４の不純物濃度、断面積および長さにより所望の抵抗値を実現させている。
【０００６】
ここで、上記従来の抵抗素子を有する半導体装置では、以下に述べるような問題がある。図６は従来の半導体装置の抵抗素子部の電流経路を示す模式図であり、図６（ａ）は通常の電流経路２２を表したものである。図６（ｂ）は外部から静電気等の高電圧が印加された場合の様子で、仮想抵抗２３の抵抗値が小さい場合の作用と同じように、通常の電流経路を経ることなくコーナー部Ａから最近接のコーナー部Ａ’へ短絡経路２４を形成して流れるため、半導体装置がサージ破壊を起こしてしまうという問題がある。また図７にこの抵抗素子の斜視図を示すように、サージ耐量とＡ−Ａ’間の距離は、絶縁酸化膜の特性等も関係するが、基本的に比例関係にあり、サージ耐量の向上を図る方法として、抵抗素子パターンのコーナー部Ａ−Ａ’の距離を大きくすればよいが、半導体装置上の抵抗素子部を形成できるエリアには限界があり、またパターンの厚みｔ１を大きくし、幅ｔ２を狭くする方法も考えられるが、段切れ等の信頼性上の問題が新たに発生する。
【０００７】
このような問題を解決する具体例として例えば特許文献１に記載された技術がある。特許文献１によれば、半導体基板上の抵抗素子部の一部に狭い間隙部を形成するための突起部が設けられている。この突起部の存在によりサージ破壊が生じる前に間隙にて放電し、半導体装置を保護するというものである（例えば、特許文献１参照）。
【特許文献１】特開平０８−３１６４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１の例でも、外部から静電気等の高電圧が印加された場合の対策として、半導体装置がサージ破壊を起こさないようサージ耐量の向上を図るため、狭い間隙部を形成するための突起部を設けているが、この構成を備えるために抵抗素子部分の占有面積が増えてしまい、半導体装置自体の大きさが大きくなってしまうという問題がある。また抵抗素子が高抵抗の場合、高電圧が印加されると抵抗素子部分が自己発熱により焼けて破壊してしまうという問題もある。
【０００９】
本発明は、前記問題に鑑み、抵抗素子部分の占有面積を増大させることなく、サージ耐量を向上させることができ、また自己発熱による抵抗素子熱焼破壊を抑制することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するために、本発明の半導体装置は、半導体層で形成された抵抗体パターンを有する半導体装置であって、前記抵抗体パターンの近接するエッジとエッジの間に逆導電型の領域を形成し、ＰＮ接合を構成するようにしている。
【００１１】
この構成により、短絡を生じやすい部分にＰＮ接合が形成されているため、短絡が防止される。万が一、高電圧が印加された場合でも、エッジとエッジ間の逆導電型領域を流れ、サージ破壊を防止する。
【００１２】
本発明の半導体装置は、前記逆導電型の領域が、多結晶シリコン膜にて形成されている。
【００１３】
この構成により、逆導電型の不純物を導入すればよいため、ＰＮ接合を形成するのが容易である。
【００１４】
本発明の半導体装置は、前記抵抗体パターンが、つづら折りパターンであり、近接するエッジとエッジ間にＰＮ接合を構成するように逆導電型の半導体領域を形成している。
【００１５】
この構成により、隣接するエッジとエッジ間の短絡が防止される。
【００１６】
本発明の半導体装置は、前記抵抗体パターンは、所望の導電型にドープされたシリコン導電性膜のパターンであるものを含む。
【００１７】
この構成によれば、逆導電型の不純物を導入すればよいため、ＰＮ接合を形成するのが容易である。
【００１８】
本発明の半導体装置の製造方法は、絶縁膜の形成された半導体基板上に第１の導電型の半導体層を形成する工程と、前記第１の導電型の半導体層をパターニングし、抵抗体パターンを形成する工程と、前記抵抗体パターンの近接部に第２の導電型の半導体層を形成することによりＰＮ接合を形成する工程とを含む。
【００１９】
この方法によれば、第２の導電型の半導体層を形成するのみで、容易にサージ耐量を向上させることができる。
【００２０】
本発明の半導体装置の製造方法は、前記抵抗体パターンを形成する工程が、半導体層を成膜する工程と、前記半導体層上に第１のレジストパターンを形成し、このレジストパターンをマスクとして前記半導体層を所望の形状にパターニングし、抵抗体パターンを形成する工程と、前記第１のレジストパターンを除去したのち、第２のレジストパターンを形成し、前記第２のレジストパターンをマスクとして不純物を注入し、前記抵抗体パターンの近接するエッジとエッジの間に第２の導電型領域を形成する工程とを含む。
【００２１】
この方法によれば、第２のレジストパターンの形状と不純物の導入のみで、サージ耐量の向上を実現することができる。
【発明の効果】
【００２２】
以上詳述したように、本発明の半導体装置によれば、つづら折り形状に形成された抵抗素子部パターンの折り返し部の間に、ツェナーダイオードを形成する構成を備えることにより、短絡防止と大電流印加による自己発熱破壊を防ぐことができる。このツェナーダイオードを形成することにより半導体装置の占有面積を増大させることなく、静電気等の高電圧印加時に対する半導体装置のサージ耐量を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２４】
図１は本発明の半導体装置の抵抗素子パターンの製造工程を示すものである。
【００２５】
この半導体装置は、抵抗素子パターンのつづら折り形状の近接するエッジとエッジの間に、ＰＮ接合を形成することによりツェナーダイオードを形成したことを特徴とし、形成されたツェナーダイオードがバリヤーとして作用して、通常電流は抵抗素子パターンにより形成される電流経路に従い流れるが、大電流印加時には、近接のエッジとエッジ間に流すため、サージによる破壊を防止することができる。
【００２６】
またこの製造方法は、酸化シリコン膜などの絶縁膜を形成した半導体基板上に、つづら折り状に形成されたＮ型多結晶シリコン層のパターンからなる抵抗素子の近接するエッジとエッジの間に逆導電型であるＰ型の不純物をイオン注入する工程を含むことを特徴とする。
【００２７】
まず、図１（ａ）に示されるように、半導体基板５０上に、多結晶シリコン膜５１を形成、その後Ｎ型（リン）不純物５２をイオン注入する。
【００２８】
次に図１（ｂ）に示されるように、多結晶シリコン膜５１上に、フォトレジストＲ１をパターニングし、図１（ｃ）に示されるように、フォトレジストＲ１をマスクとして選択的に多結晶シリコン膜５１をエッチングし、抵抗素子パターンを形成する。
【００２９】
次に図１（ｄ）に示されるように、パターニングされた抵抗体パターンである多結晶シリコン膜５４上に、フォトレジストＲ２をパターニングし、フォトレジストＲ２をマスクとしてＰ型（ボロン）不純物５６をイオン注入し、Ｐ型領域を形成する。
【００３０】
次に図１（ｅ）に示されるように、フォトレジストＲ２を除去し、抵抗素子パターン、ツェナーダイオードパターンが形成される。
【００３１】
以上、説明した半導体装置の製造方法により抵抗体パターンの近接するエッジとエッジの間にツェナーダイオードをもつ抵抗素子パターンが構成される。
【００３２】
次に図２は本発明の実施形態における半導体装置の抵抗素子部の上面図である。
【００３３】
抵抗素子パターンはつづら折り形状になっており、この抵抗素子パターンの近接するエッジとエッジとの間にツェナーダイオード３５を形成することを特徴とする。
【００３４】
以上のように構成された本実施形態の半導体装置の抵抗素子部の動作を図３の模式図を参照しながら説明する。図３で示されるように、抵抗素子パターン３１に仮にサージによる高電圧が印加された場合でも、通常電流経路３２以外に、抵抗素子パターンの近接するエッジとエッジ部間のツェナーダイオード３３がバイパス経路の役目を果たし、ツェナーダイオード３３部分に電流が流れ、抵抗素子自身の自己発熱破壊も防ぐことができる。これらの作用により半導体装置のサージ耐量を向上させることが可能となる。
【００３５】
なお、上記の例では抵抗体パターンがＮ型のものについて説明したが、反対にＰ型の抵抗体パターンのものについても適用可能であることは、言うまでもない。本発明の実施形態においてはトランジスタに抵抗素子を形成したダイオード等他の抵抗素子を形成した半導体装置についても適用可能である。
【産業上の利用可能性】
【００３６】
本発明の半導体装置およびその製造方法は、半導体装置の占有面積を増大させることなく、静電気等の高電圧印加時に対する半導体装置のサージ耐量を向上させ、自己発熱破壊も防ぐこととして有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の半導体装置の抵抗素子パターンの製造工程を示す断面図
【図２】本発明の半導体装置の抵抗素子部の上面図
【図３】本発明の半導体装置の抵抗素子部の模式図
【図４】従来の半導体装置の抵抗素子パターンの製造工程を示す断面図
【図５】従来の半導体装置の上面図
【図６】従来の半導体装置の抵抗素子部の模式図
【図７】従来の半導体装置の抵抗素子部の斜視図
【符号の説明】
【００３８】
１  半導体装置
２  抵抗素子部
１０  半導体基板
１１  酸化シリコン膜
１２  多結晶シリコン膜
１３  Ｐ型不純物イオン
２２  通常の電流経路
２４  短絡経路
３３  ツェナーダイオード
５０  半導体基板
５１  多結晶シリコン膜
５６  Ｐ型（ボロン）不純物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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