(57)【要約】 【課題】ＡＶサーバーのような多チャンネル対応の映像記録再生装置において、映像信号の複数の解像度に任意に対応したフレキシブルなシステム構成を可能にする。【解決手段】それぞれ映像信号を入力する複数の入力部と、それぞれ映像信号を出力する複数の出力部と、映像信号を記録する記録部とを有し、各入力部に入力した映像信号を記録部に記録し、記録部から再生された映像信号をいずれかの出力部から出力する多チャンネル対応映像記録再生装置において、少なくとも１つの入力部は、入力部内において映像信号に処理を施す回路２２，３４に、入力する映像信号の解像度に応じて周波数を切り替えたタイミングパルスを生成して供給する入力用タイミングパルス生成手段３２を備える。【選択図】  図６
2006295337.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ映像信号を入力する複数の入力部と、
それぞれ映像信号を出力する複数の出力部と、
映像信号を記録する記録部と
を有し、各々の前記入力部に入力した映像信号を前記記録部に記録し、前記記録部から再生された映像信号をいずれかの前記出力部から出力する多チャンネル対応映像記録再生装置において、
前記入力部は、
前記入力部内において映像信号に処理を施す回路に、入力する映像信号の解像度に応じて周波数を切り替えたタイミングパルスを生成して供給する入力用タイミングパルス生成手段
を備えたことを特徴とする多チャンネル対応映像記録再生装置。
【請求項２】
請求項１に記載の多チャンネル対応映像記録再生装置において、
前記入力部は、入力した映像信号を圧縮する圧縮回路として、映像信号の複数の解像度にそれぞれ対応した圧縮方式の複数の圧縮回路を有するとともに、前記複数の圧縮回路のうち入力する映像信号の解像度に対応した圧縮回路で映像信号を圧縮させる制御手段を有しており、
前記入力用タイミングパルス生成手段は、前記圧縮回路にタイミングパルスを供給する
ことを特徴とする多チャンネル対応映像記録再生装置。
【請求項３】
請求項１に記載の多チャンネル対応映像記録再生装置において、
前記入力部は、映像信号に多重化されている音声信号を処理する回路を有しており、
前記入力用タイミングパルス生成手段は、前記音声信号に応じた周波数のタイミングパルスをさらに生成して該回路に供給する
ことを特徴とする多チャンネル対応映像記録再生装置。
【請求項４】
請求項１に記載の多チャンネル対応映像記録再生装置において、
前記入力部は、入力した映像信号に同期したクロックを抽出するクロック抽出手段を有しており、
前記入力用タイミングパルス生成手段は、
前記映像記録再生装置に供給されるリファレンスクロックの周波数を、前記入力部に入力する映像信号の解像度に応じて逓倍または分周する手段と、
前記逓倍または分周された前記リファレンスクロックを用いて前記クロック抽出手段で抽出されたクロックから前記タイミングパルスを生成する手段と
を有することを特徴とする多チャンネル対応映像記録再生装置。
【請求項５】
請求項４に記載の多チャンネル対応映像記録再生装置において、
前記入力用タイミングパルス生成手段及び前記クロック抽出手段の少なくとも一部の構成要素がプログラマブル・ロジック・デバイスで構成されており、
前記入力部に入力する映像信号の解像度に応じて前記プログラマブル・ロジック・デバイスをプログラミングして、前記入力用タイミングパルス生成手段と前記クロック抽出手段の接続関係を切り替える
ことを特徴とする多チャンネル対応映像記録再生装置。
【請求項６】
請求項１に記載の多チャンネル対応映像記録再生装置において、
前記出力部は、
前記出力部内において映像信号に処理を施す回路に、前記記録部から再生される映像信号の解像度に応じて周波数を切り替えたタイミングパルスを生成して供給する出力用タイミングパルス生成手段
を備えたことを特徴とする多チャンネル対応映像記録再生装置。
【請求項７】
請求項６に記載の多チャンネル対応映像記録再生装置において、
前記出力部は、前記記録部から再生された圧縮映像データを伸張する伸張回路として、映像信号の複数の解像度にそれぞれ対応した圧縮方式の複数の伸張回路を有するとともに、前記複数の伸張回路のうち出力する映像信号の解像度に対応した伸張回路で圧縮映像データを伸張させる制御手段を有しており、
前記出力用タイミングパルス生成手段は、前記伸張回路にタイミングパルスを供給する
ことを特徴とする多チャンネル対応映像記録再生装置。
【請求項８】
請求項６に記載の多チャンネル対応映像記録再生装置において、
前記出力部は、前記記録部から再生された音声信号を処理する回路を有しており、
前記出力用タイミングパルス生成手段は、前記音声信号に応じた周波数のタイミングパルスをさらに生成して該回路に供給する
ことを特徴とする多チャンネル対応映像記録再生装置。
【請求項９】
請求項６に記載の多チャンネル対応映像記録再生装置において、
前記出力用タイミングパルス生成手段は、
前記記録部から再生される映像信号の解像度に応じて、前記映像記録再生装置に供給されるリファレンスクロックの周波数を逓倍または分周する手段と、
前記逓倍または分周されたリファレンスクロックから前記タイミングパルスを生成する手段と
を有することを特徴とする多チャンネル対応映像記録再生装置。
【請求項１０】
請求項９に記載の多チャンネル対応映像記録再生装置において、
前記出力用タイミングパルス生成手段の少なくとも一部の構成要素がプログラマブル・ロジック・デバイスで構成されている
ことを特徴とする多チャンネル対応映像記録再生装置。
【請求項１１】
それぞれ映像信号を入力する複数の映像入力装置と、
それぞれ映像信号を出力する複数の映像出力装置と、
映像信号を記録する記録装置と
を有し、各々の前記映像入力装置に入力した映像信号を前記記録装置に記録し、前記記録装置から再生された映像信号をいずれかの前記映像出力装置から出力する多チャンネル対応映像記録再生システム
を構成するための前記映像入力装置において、
入力した映像信号を圧縮する圧縮回路として、映像信号の複数の解像度にそれぞれ対応した圧縮方式の複数の圧縮回路を備えるとともに、
前記複数の圧縮回路のうち入力する映像信号の解像度に対応した圧縮回路で映像信号を圧縮させる制御手段と、
前記圧縮回路に供給するタイミングパルスを、入力する映像信号の解像度に応じて周波数を切り替えて生成するタイミングパルス生成手段と
を備えたことを特徴とする映像入力装置。
【請求項１２】
請求項１１に記載の映像入力装置において、
映像信号に多重化されている音声信号を処理する回路をさらに備えており、
前記タイミングパルス生成手段は、前記音声信号に応じた周波数のタイミングパルスをさらに生成して前記回路に供給する
ことを特徴とする映像入力装置。
【請求項１３】
請求項１１に記載の映像入力装置において、
入力した映像信号に同期したクロックを抽出するクロック抽出手段をさらに備えており、
前記タイミングパルス生成手段は、
前記映像記録再生装置に供給されるリファレンスクロックの周波数を、入力する映像信号の解像度に応じて逓倍または分周する手段と、
前記逓倍または分周された前記リファレンスクロックを用いて前記クロック抽出手段で抽出されたクロックから前記タイミングパルスを生成する手段と
を有する
ことを特徴とする映像入力装置。
【請求項１４】
請求項１３に記載の映像入力装置において、
前記入力用タイミングパルス生成手段及び前記クロック抽出手段の少なくとも一部の構成要素がプログラマブル・ロジック・デバイスで構成されており、
前記入力部に入力する映像信号の解像度に応じて前記プログラマブル・ロジック・デバイスをプログラミングして、前記入力用タイミングパルス生成手段と前記クロック抽出手段の接続関係を切り替える
ことを特徴とする映像入力装置。
【請求項１５】
それぞれ映像信号を入力する複数の映像入力装置と、
それぞれ映像信号を出力する複数の映像出力装置と、
映像信号を記録する記録装置と
を有し、各々の前記映像入力装置に入力した映像信号を前記記録装置に記録し、前記記録装置から再生された映像信号をいずれかの前記映像出力装置から出力する多チャンネル対応映像記録再生システム
を構成するための前記映像出力装置において、
前記記録装置から再生された圧縮映像データを伸張する伸張回路として、映像信号の複数の解像度にそれぞれ対応した圧縮方式の複数の伸張回路を備えるとともに、
前記複数の伸張回路のうち出力する映像信号の解像度に対応した伸張回路で圧縮映像データを伸張させる制御手段と、
前記伸張回路に供給するタイミングパルスを、前記記録装置から再生される圧縮映像データの解像度に応じて周波数を切り替えて生成するタイミングパルス生成手段と
を備えたことを特徴とする映像出力装置。
【請求項１６】
請求項１５に記載の映像出力装置において、
前記記録装置から再生された音声信号を処理する回路をさらに備えており、
前記タイミングパルス生成手段は、前記音声信号に応じた周波数のタイミングパルスをさらに生成して前記回路に供給する
ことを特徴とする映像出力装置。
【請求項１７】
請求項１５に記載の映像出力装置において、
前記タイミングパルス生成手段は、
前記記録装置から再生される映像信号の解像度に応じて、前記映像記録再生装置に供給されるリファレンスクロックの周波数を逓倍または分周する手段と、
前記逓倍または分周されたリファレンスクロックから前記タイミングパルスを生成する手段と
を有することを特徴とする映像出力装置。
【請求項１８】
請求項１７に記載の映像出力装置において、
前記タイミングパルス生成手段の少なくとも一部の構成要素がプログラマブル・ロジック・デバイスで構成されている
ことを特徴とする映像出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＡＶサーバーに適用して好適な多チャンネル対応映像記録再生装置，映像入力装置及び映像出力装置に関する。
【背景技術】
【０００２】
テレビジョン放送局用の収録・送出サーバーとして、ＡＶ（Audio ／Video ）サーバーが普及している。ＡＶサーバーは、一般に、ＳＤＩ（Serial Digital Interface）のような同期系の伝送フォーマットでＡＶ信号を入出力する入出力部を複数有している。
【０００３】
外部（放送局内のＶＴＲや、放送局と広域ネットワークで結ばれた取材現場のビデオカメラ等）からＡＶサーバーに送られたＡＶ信号は、それぞれいずれかの入力部に入力し、その入力部で圧縮処理等を施される。この圧縮処理を施されたＡＶデータは、ハードディスクユニットのような記録部に記録される。
【０００４】
また、この記録部から再生されていずれかの出力部に送られた圧縮ＡＶデータは、その出力部で伸長処理等を施される。そして、その出力部から出力されて、ＡＶサーバーから外部（オンエア用サーバーやバックアップ用サーバー等）に送られる。
【０００５】
今日のテレビジョン放送では、日本や欧米諸国での地上波ディジタル放送の開始に伴い、ＳＤ(Standard Definition)ＴＶ放送とＨＤ(High Definition)ＴＶ放送とが混在している。そのため、ＡＶサーバーで入出力するＡＶ信号にも、ＳＤＴＶ信号とＨＤＴＶ信号との両方（ＳＤＩの場合には、ＳＭＰＴＥ２５９Ｍとして規定される伝送フォーマットであるＳＤ−ＳＤＩと、ＳＭＰＴＥ２９２Ｍとして規定されるとして規定される伝送フォーマットであるＨＤ−ＳＤＩとの両方）が存在する。さらに、ＳＤＴＶ信号でも、日本やアメリカ等で採用しているＮＴＳＣ方式と、ヨーロッパ諸国で採用しているＰＡＬ方式とでは解像度が異なる。したがって、ＡＶサーバーでは、様々な解像度の映像信号を入出力することが必要となる。
【０００６】
従来のＡＶサーバーでは、ＳＤＴＶ信号専用の入出力部，ＨＤＴＶ信号専用の入出力部といったように、処理可能な映像信号の解像度が固定された入出力部が設けられていた。
【０００７】
他方、ＡＶサーバー自体に関するものではないが、シリアルデータを受信する装置としては、ＳＤＴＶ信号用波形整形部とＨＤＴＶ信号用波形整形部との両方を設け、ＳＤシリアルデータ，ＨＤシリアルデータのいずれが伝送された場合にも再生ＳＤシリアルデータ，再生ＨＤシリアルデータを取り出せるようにしたデータ受信装置が従来から提案されている（例えば、特許文献１参照。）。
【０００８】
【特許文献１】特開２００３−１１５８２８号公報（段落番号０１１７〜０１３０、図８）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＡＶサーバーでは、個々の入力部や出力部毎に処理可能な映像信号の解像度が固定されていることから、複数の解像度に任意に対応したフレキシブルなシステムを構築するのが困難であった。
【００１０】
すなわち、例えばＨＤＴＶ信号専用の入力部を１つ有するＡＶサーバーでは、同時に２チャンネル以上のＨＤＴＶ信号を入力することはできない。入力部が着脱可能になっている場合には、例えば１つのＳＤＴＶ信号専用の入力部をＨＤＴＶ信号専用の入力部に交換すれば同時に２チャンネルのＨＤＴＶ信号を入力することができるが、そうした交換作業は煩雑である。
【００１１】
また、同じ解像度の映像信号を最大何チャンネル同時に入力したり出力するかを想定し、各解像度に対応した入力部や出力部をそれぞれその最大数ずつ設けておくという方法もある。しかし、この方法では、システムが大型化・高コスト化してしまうとともに、実際には一部の入力部や出力部しか使用しないことが殆どなので無駄が多くなる。
【００１２】
他方、上記特許文献１に開示されたデータ受信装置では、１台のデータ受信装置を、ＳＤシリアルデータ，ＨＤシリアルデータという異なる解像度の映像信号の受信用に共用することは可能である。しかし、様々な解像度の映像信号を受信した後、映像信号に対して処理を施すためにはそれぞれの解像度に応じて設定の切り替えを行うことが必要になるが、そうした設定の切り替えを行うための技術は、上記特許文献１には全く開示されていない。
【００１３】
本発明は、上述の点に鑑み、ＡＶサーバーのような多チャンネル対応の映像記録再生装置において、映像信号の複数の解像度に任意に対応したフレキシブルなシステム構成を可能にすることを課題としてなされたものである。
【課題を解決するための手段】
【００１４】
この課題を解決するために、本発明は、それぞれ映像信号を入力する複数の入力部と、それぞれ映像信号を出力する複数の出力部と、映像信号を記録する記録部とを有し、各入力部に入力した映像信号を記録部に記録し、記録部から再生された映像信号をいずれかの出力部から出力する多チャンネル対応映像記録再生装置において、少なくとも１つの入力部は、入力部内において映像信号に処理を施す回路に、入力する映像信号の解像度に応じて周波数を切り替えたタイミングパルスを生成して供給する入力用タイミングパルス生成手段を備えたことを特徴とする。
【００１５】
この多チャンネル対応映像記録再生装置では、１つの入力部内で、入力する映像信号の解像度に応じて周波数を切り替えたタイミングパルスが生成され、映像信号に処理を施す回路にそのタイミングパルスが供給される。
【００１６】
様々な解像度の映像信号が入力する場合に、それらの映像信号に対して処理を施すためには、それぞれの解像度に応じて設定の切り替えを行うことが必要になるが、その中でも重要なのは、映像信号に対して処理を施す回路に供給するタイミングパルスの周波数を、解像度に応じて切り替えることである。
【００１７】
この多チャンネル対応映像記録再生装置によれば、こうしたタイミングパルスの周波数の切り替えが１つの入力部内で行われる。これにより、１つの入力部を、複数の解像度の映像信号を入力するために共用することができる。したがって、入力する映像信号の複数の解像度に任意に対応したフレキシブルなシステム構成が可能になる。
【００１８】
なお、この多チャンネル対応映像記録再生装置において、一例として、入力部に、入力した映像信号を圧縮する圧縮回路として、映像信号の複数の解像度にそれぞれ対応した圧縮方式の複数の圧縮回路を設けるとともに、これらの圧縮回路のうち入力する映像信号の解像度に対応した圧縮回路で映像信号を圧縮させる制御手段を設け、入力用タイミングパルス生成手段は、これらの圧縮回路にタイミングパルスを供給することが好適である。
【００１９】
それにより、１つの入力部内で、入力する様々な解像度の映像信号を、それぞれその解像度に対応した圧縮方式で圧縮することができるようになる。
【００２０】
また、この多チャンネル対応映像記録再生装置において、一例として、入力部に、映像信号に多重化されている音声信号を処理する回路を設け、入力用タイミングパルス生成手段は、この音声信号に応じた周波数のタイミングパルスをさらに生成してその回路に供給することが好適である。
【００２１】
それにより、映像信号に対して処理を施す回路に供給する必要のあるタイミングパルスの周波数と、その映像信号に多重化されている音声信号を処理する回路に供給する必要のあるタイミングパルスの周波数とが相違する場合に、音声信号を処理する回路にも、適切な周波数のタイミングパルスを供給することができるようになる。
【００２２】
また、この多チャンネル対応映像記録再生装置において、一例として、入力部に、入力した映像信号に同期したクロックを抽出するクロック抽出手段を設け、入力用タイミングパルス生成手段を、映像記録再生装置に供給されるリファレンスクロックの周波数を、入力部に入力する映像信号の解像度に応じて逓倍または分周する手段と、この逓倍または分周されたリファレンスクロックを用いてこのクロック抽出手段で抽出されたクロックからタイミングパルスを生成する手段とを用いて構成することが好適である。
【００２３】
それにより、映像信号の取り込みタイミングの基準となるクロックが伝送されず、多チャンネル対応映像記録再生装置の側でこのクロックを抽出し再生する（クロックリカバリーを行う）場合にも、単一の周波数のリファレンスクロックに基き、入力する映像信号の解像度に応じたタイミングパルスの周波数の切り替えを１つの入力部内で行うことができるようになる。
【００２４】
また、このようにクロック抽出手段を設ける場合には、一例として、入力用タイミングパルス生成手段及びクロック抽出手段の少なくとも一部の構成要素をプログラマブル・ロジック・デバイスで構成し、入力部に入力する映像信号の解像度に応じてこのプログラマブル・ロジック・デバイスをプログラミングして、入力用タイミングパルス生成手段とクロック抽出手段の接続関係を切り替えることが好適である。
【００２５】
また、この多チャンネル対応映像記録再生装置において、一例として、出力部も、出力部内において映像信号に処理を施す回路に、記録部から再生される映像信号の解像度に応じて周波数を切り替えたタイミングパルスを生成して供給する出力用タイミングパルス生成手段を備えることが好適である。
【００２６】
それにより、入力部側だけでなく、出力部側でも、１つの出力部を、複数の解像度の映像信号を出力するために共用することができるようになる。したがって、入力する映像信号や記録した映像信号の複数の解像度に任意に対応した、一段とフレキシブルなシステム構成が可能になる。
【００２７】
また、このように出力部に出力用タイミングパルス生成手段を備える場合には、一例として、出力部に、記録部から再生された圧縮映像データを伸張する伸張回路として、映像信号の複数の解像度にそれぞれ対応した圧縮方式の複数の伸張回路を設けるとともに、これらの伸張回路のうち出力する映像信号の解像度に対応した伸張回路で圧縮映像データを伸張させる制御手段を設け、出力用タイミングパルス生成手段は、これらの伸張回路にタイミングパルスを供給することが好適である。
【００２８】
それにより、それぞれの解像度に対応した圧縮方式で圧縮されて記録された複数の解像度の映像信号を、１つの出力部内で、その解像度に対応した圧縮方式で伸張することができるようになる。
【００２９】
また、このように出力部に出力用タイミングパルス生成手段を備える場合には、一例として、出力部に、記録部から再生された音声信号を処理する回路を設け、出力用タイミングパルス生成手段は、この音声信号に応じた周波数のタイミングパルスをさらに生成してその回路に供給することが好適である。
【００３０】
それにより、映像信号に対して処理を施す回路に供給する必要のあるタイミングパルスの周波数と、音声信号を処理する回路に供給する必要のあるタイミングパルスの周波数とが相違する場合に、音声信号を処理する回路にも、適切な周波数のタイミングパルスを供給することができるようになる。
【００３１】
また、このように出力部に出力用タイミングパルス生成手段を備える場合には、一例として、出力用タイミングパルス生成手段を、記録部から再生される映像信号の解像度に応じて、映像記録再生装置に供給されるリファレンスクロックの周波数を逓倍または分周する手段と、この逓倍または分周されたリファレンスクロックからタイミングパルスを生成する手段とを用いて構成することが好適である。
【００３２】
それにより、単一の周波数のリファレンスクロックに基き、記録部に記録された映像信号の解像度に応じたタイミングパルスの周波数の切り替えを１つの出力部内で行うことができるようになる。
【００３３】
また、このように出力部に出力用タイミングパルス生成手段を備える場合には、一例として、出力用タイミングパルス生成手段の少なくとも一部の構成要素をプログラマブル・ロジック・デバイスで構成することが好適である。
【００３４】
次に、本発明は、それぞれ映像信号を入力する複数の映像入力装置と、それぞれ映像信号を出力する複数の映像出力装置と、映像信号を記録する記録装置とを有し、各映像入力装置に入力した映像信号を記録装置に記録し、記録装置から再生された映像信号をいずれかの映像出力装置から出力する多チャンネル対応映像記録再生システムを構成するための映像入力装置において、入力した映像信号を圧縮する圧縮回路として、映像信号の複数の解像度にそれぞれ対応した圧縮方式の複数の圧縮回路を備えるとともに、これらの圧縮回路のうち入力する映像信号の解像度に対応した圧縮回路で映像信号を圧縮させる制御手段と、これらの圧縮回路に供給するタイミングパルスを、入力する映像信号の解像度に応じて周波数を切り替えて生成するタイミングパルス生成手段を備えたことを特徴とする。
【００３５】
また、本発明は、こうした多チャンネル対応映像記録再生システムを構成するための映像出力装置において、記録装置から再生された圧縮映像データを伸張する伸張回路として、映像信号の複数の解像度にそれぞれ対応した圧縮方式の複数の伸張回路を備えるとともに、これらの伸張回路のうち出力する映像信号の解像度に対応した伸張回路で圧縮映像データを伸張させる制御手段と、これらの伸張回路に供給するタイミングパルスを、記録装置から再生される圧縮映像データの解像度に応じて周波数を切り替えて生成するタイミングパルス生成手段とを備えたことを特徴とする。
【００３６】
これらの映像入力装置，映像出力装置は、それぞれ本発明に係る多チャンネル対応映像記録再生装置（請求項１）における入力部，出力部に該当するものであり、これらの映像入力装置，映像出力装置を用いて多チャンネル対応映像記録再生システムを構成することにより、映像信号の複数の解像度に任意に対応したフレキシブルなシステム構成が可能になる。
【発明の効果】
【００３７】
本発明によれば、例えばＡＶサーバーのような多チャンネル対応の映像記録再生装置において、映像信号の複数の解像度に任意に対応したフレキシブルなシステム構成が可能になるという効果が得られる。
【発明を実施するための最良の形態】
【００３８】
次に、本発明の実施形態を、図面を用いて具体的に説明する。なお、以下では、ＳＤＩフォーマットでＡＶ信号を入出力するＡＶサーバーに本発明を適用した例について説明することにする。
【００３９】
図１は、本発明を適用したＡＶサーバーと、このＡＶサーバーを制御する端末とから成るサーバーシステムの全体構成を示すブロック図である。このＡＶサーバー１には、放送局内のＶＴＲや、放送局と広域ネットワークで結ばれた取材現場のビデオカメラ等（図示略）から、複数チャンネルのＡＶ信号（ＳＤＴＶ信号またはＨＤＴＶ信号）が、ＳＤＩフォーマット（ＳＤＴＶ信号の場合にはＳＤ−ＳＤＩ、ＨＤＴＶ信号の場合にはＨＤ−ＳＤＩ）で送られる。
【００４０】
ＡＶサーバー１は、複数の入力部及び出力部（後述する入力ボード及び出力ボード）を有しており、伝送された各チャンネルのＡＶ信号を、それぞれいずれかの入力部から入力して記録部（後述するハードディスクユニット）に記録する。
【００４１】
また、ＡＶサーバー１は、この記録部から再生したＡＶデータを、いずれかの出力部からＳＤＩフォーマット（ＳＤ−ＳＤＩまたはＨＤ−ＳＤＩ）で出力して、オンエア用サーバーやバックアップ用サーバー等（図示略）に送る。
【００４２】
また、ＡＶサーバー１は、ＴＣＰ／ＩＰプロトコルに則って高速ネットワーク（ギガビットイーサネット）３経由でもＡＶデータを送受信する。（ＥＴＨＥＲＮＥＴ＼イ−サネットは登録商標。）
【００４３】
制御端末２は、シリアル通信（ＲＳ−４２２Ａ）によってＡＶサーバー１に制御信号ｃを送る端末であり、例えばワークステーションまたはパーソナルコンピュータが用いられている。制御端末２からは、この制御信号ｃとして、どの入力部や出力部を用いてＡＶ信号を入出力させるかを指定する制御信号だけでなく、その入力部にＳＤＴＶ信号，ＨＤＴＶ信号のうちのいずれを入力させるかを指示する制御信号や、ＡＶサーバー１に記録したＳＤＴＶ信号，ＨＤＴＶ信号のうちのいずれをその出力部から出力させるかを指定する制御信号がＡＶサーバー１に送られる。
【００４４】
図２は、ＡＶサーバー１の内部構成を示すブロック図である。ＡＶサーバー１には、複数の入出力ユニット４と、複数のハードディスクユニット５と、ネットワーク管理端末６と、ファイル管理端末７とが設けられている。
【００４５】
各入出力ユニット４は、それぞれ最大で合計６つの入力部及び出力部を有している。図１の制御端末２からは、これらの入出力ユニット４に前述の制御信号ｃが送られる。
【００４６】
各ハードディスクユニット５は、ＲＡＩＤ（Redundant Arrays of Inexpensive Disks ）技術を採用したディスクアレイ装置である。各入出力ユニット４と各ハードディスクユニット５とは、高速シリアルインタフェースであるファイバーチャンネル（Fibre Channel）８により、ＦＣスイッチ９を介して互いに接続されている。
【００４７】
ネットワーク管理端末６は、図１の高速ネットワーク３経由でのＡＶデータの送受信を管理する端末であり、パーソナルコンピュータが用いられている。ネットワーク管理端末６も、ファイバーチャンネル８により、ＦＣスイッチ９を介して各ハードディスクユニット５に接続されている。
【００４８】
ファイル管理端末７は、各ハードディスクユニット５にファイルとして記録されたＡＶデータが、実際にハードディスク上のどの位置に書き込まれているかを管理する端末であり、パーソナルコンピュータが用いられている。各入出力ユニット４とファイル管理端末７とは、イーサネット１０によって互いに接続されている。
【００４９】
入出力ユニット４は、複数の基板を接続することによって構成されている。図３は、入出力ユニット４を構成する基板を示すブロック図である。最大で合計６つの入力ボード１１及び出力ボード１２（図の例では３つずつの入力ボード１１及び出力ボード１２）が、マザーボード１６に接続されている。各入力ボード１１，出力ボード１２は、入出力ユニット４の筐体に設けられたスロット（図示略）に挿入することにより、マザーボード１６に対して着脱可能に接続される。
【００５０】
各入力ボード１１は、それぞれ１チャンネルのＡＶ信号を入力する入力部としての役割を有しており、入力したＡＶ信号（ＳＤＩフォーマットのデータ）を、図２のハードディスクユニット５への記録用のＡＶデータに変換する。後述するように、各入力ボード１１は、ＳＤＴＶ信号，ＨＤＴＶ信号（ＳＤ−ＳＤＩ，ＨＤ−ＳＤＩ）の両方を入力するために共用される。
【００５１】
各出力ボード１２は、それぞれ１チャンネルのＡＶ信号を出力する出力部としての役割を有しており、ハードディスクユニット５から再生されたＡＶデータをＳＤＩフォーマットに変換して出力する。後述するように、各出力ボード１２も、ＳＤＴＶ信号，ＨＤＴＶ信号の両方を出力するために共用される。
【００５２】
マザーボード１６には、さらに、メインＣＰＵ（図示略）を搭載したボード（メイン制御ボードと呼ぶことにする）１３と、ファイバーチャンネル用のインタフェース回路（図示略）を搭載したボード（ＦＣボードと呼ぶことにする）１４と、外部からＡＶサーバー１に供給されるリファレンスクロックを入力するボード（ＴＧボードと呼ぶことにする）１５とが接続されている。
【００５３】
マザーボード１６は、各ボード１１〜１５内のＣＰＵ（図示略）を結ぶＣＰＵバス１７を有するとともに、各入力ボード１１，出力ボード１２とＦＣボードボード１４とを結ぶＳＢ（Serial Back-Plane）バス１８を有している。
【００５４】
図１の制御端末２からは、各入力ボード１１及び各出力ボード１２及びマザーボード１６を経由して、メイン制御ボード１３内のメインＣＰＵに前述の制御信号ｃが送られる。また、メイン制御ボード１３内のメインＣＰＵは、図２のイーサネット１０に接続されている。
【００５５】
ＦＣボード１４は、図２に示したように、ファイバーチャンネル８により、ＦＣスイッチ９を介して各ハードディスクユニット５に接続されている。
【００５６】
ＴＧボード１５は、外部からのリファレンスクロックに基き、２７ＭＨｚ（ＳＤＴＶ信号の標本化周波数と同じ周波数）のリファレンスクロックrefを各入力ボード１１及び出力ボード１２に供給する。
【００５７】
図４は、図３の入力ボード１１，出力ボード１２上の主要な回路を示すブロック図である。入力ボード１１上には、入力信号処理部２１と、映像信号圧縮処理部２２と、音声信号圧縮処理部２３と、記録信号処理部２４と、記録処理制御部２５とが搭載されている。記録処理制御部２５は、図３のメイン制御ボード１３上のメインＣＰＵの制御のもとで各処理部２１〜２４を制御するＣＰＵである。
【００５８】
入力信号処理部２１は、入力ボード１１に入力したＳＤＩフォーマットのデータから映像信号及び音声信号を取り出すとともに、この映像信号や音声信号に同期したタイミングパルスを生成する回路である。入力信号処理部２１の構成や処理については、後で図５〜図７を用いて詳述する。
【００５９】
映像信号圧縮処理部２２は、入力信号処理部２１で取り出された映像信号を圧縮する回路である。映像信号圧縮処理部２２には、ＳＤＴＶ信号に対応した符号化規格の圧縮回路として、ＭＰＥＧ２ ＭＰ＠ＭＬ規格の圧縮回路２２ａと、ＩＭＸ（ＭＰＥＧ２ ４２２Ｐ＠ＭＬ）規格の圧縮回路２２ｂと、ＤＶ規格の圧縮回路２２ｃとが設けられている。さらに、映像信号圧縮処理部２２には、ＨＤＴＶ信号を圧縮する回路として、ＭＰＥＧ２ ＭＰ＠ＨＬ規格の圧縮回路２２ｄが設けられている。
【００６０】
音声信号圧縮処理部２３は、入力信号処理部２１で取り出された音声信号を、ＭＰＥＧ１規格で圧縮する回路である。
【００６１】
記録信号処理部２４は、映像信号圧縮処理部２２で圧縮された映像データと、音声信号圧縮処理部２３で圧縮された音声データとをパッキングすることにより、図２のハードディスクユニット５への記録用のＡＶデータを生成する回路である。
【００６２】
記録信号処理部２４で生成されたＡＶデータは、図３にも示したマザーボード１６及びＦＣボード１４を介して、図２に示したハードディスクユニット５に転送されて、ハードディスクユニット５に記録される。
【００６３】
出力ボード１２上には、再生信号処理部２６と、映像信号伸張処理部２７と、音声信号伸張処理部２８と、出力信号処理部２９と、再生処理制御部３０とが搭載されている。再生処理制御部３０は、メイン制御ボード１３上のメインＣＰＵの制御のもとで各処理部２６〜２９を制御するＣＰＵである。
【００６４】
再生信号処理部２６は、ハードディスクユニット５から再生されてＦＣボード１４及びマザーボード１６を介して転送されたＡＶデータから、圧縮映像データと圧縮音声データとを分離する回路である。
【００６５】
映像信号伸張処理部２７は、再生信号処理部２６で分離された圧縮映像データを伸張する回路である。映像信号伸張処理部２７には、入力ボード１１上の映像信号圧縮処理部２２内の圧縮回路２２ａ〜２２ｄの圧縮方式に対応して、ＭＰＥＧ２ ＭＰ＠ＭＬ規格の伸張回路２７ａと、ＩＭＸ（ＭＰＥＧ２ ４２２Ｐ＠ＭＬ）規格の伸張回路２７ｂと、ＤＶ規格の伸張回路２７ｃと、ＭＰＥＧ２ ＭＰ＠ＨＬ規格の伸張回路２７ｄとが設けられている。
【００６６】
音声信号伸張処理部２８は、再生信号処理部２６で分離された圧縮音声データを、ＭＰＥＧ１規格で伸張する回路である。
【００６７】
出力信号処理部２９は、映像信号伸張処理部２７や音声信号伸張処理部２８等に供給するタイミングパルスを生成するとともに、映像信号伸張処理部２７で伸張された映像信号と音声信号伸張処理部２８で伸張された音声信号とから、ＳＤＩフォーマットのデータを生成して出力ボード１２から出力する回路である。出力信号処理部２９の構成や処理については、後で図８〜図１０を用いて詳述する。
【００６８】
図５は、図４の入力信号処理部２１の主要部の回路構成を示すブロック図である。入力信号処理部２１には、ＳＤＩレシーバー３１と、タイミングジェネレータ３２と、誤り検出回路３３と、ＳＤＩデコーダ３４とが設けられている。
【００６９】
ＳＤＩレシーバー３１は、入力信号処理部２１に入力したＳＤＩフォーマットのデータを差動データに変換するＳＤＩ入力回路と、その差動データからクロックを抽出・再生するクロックリカバリー回路と、その差動データをパラレル変換するシリアル／パラレル変換回路とを含んでいる。クロックリカバリー回路で再生されたクロックは、タイミングジェネレータ３２に送られる。シリアル／パラレル変換回路でパラレル変換されたデータは、誤り訂正回路３３に送られる。
【００７０】
タイミングジェネレータ３２は、ＳＤＩレシーバー３１内のクロックリカバリー回路で再生されたクロックから、誤り訂正回路３３や図４の映像信号圧縮処理部２２及び音声信号圧縮処理部２３を駆動するためのタイミングパルスを生成する回路である。タイミングジェネレータ３２には、図３のＴＧボード１５から、前述の２７ＭＨｚのリファレンスクロックrefが供給される。
【００７１】
誤り訂正回路３３は、ＳＤＩレシーバー３１から送られたＳＤＩフォーマットのパラレルデータからチェックサムを計算して、誤り訂正を行う回路である。
【００７２】
ＳＤＩデコーダ３４は、誤り訂正回路３３で誤り訂正されたＳＤＩフォーマットのパラレルデータをデコード（ＮＲＺＩ→ＮＲＺ変換及びスクランブルの解除）して、映像信号及び音声信号を復元する回路である。ＳＤＩデコーダ３４としては、ＳＤ−ＳＤＩフォーマット，ＨＤ−ＳＤＩフォーマットの両方に対応した仕様のデコーダが用いられている。
【００７３】
ＳＤＩデコーダ３４で復元された映像信号は、映像信号圧縮処理部２２に送られる。ＳＤＩデコーダ３４で復元された音声信号は、音声信号圧縮処理部２３に送られる。
【００７４】
図６は、図５に示した入力信号処理部２１の構成のうち、クロック系（ＳＤＩレシーバー３１及びタイミングジェネレータ３２）の部分の構成をさらに詳細に示すブロック図である。入力信号処理部２１のクロック系には、ＰＬＤ（プログラマブルロジックデバイス）の一種であるＦＰＧＡ（Field Programmable Gate Array）４１と、ＰＬＬ（位相比較器，フィルタ及び電圧制御発振器）４２と、アンプ４３と、差動ドライバ４４と、ＰＬＬ４５と、アンプ４６，４７とが設けられている。
【００７５】
ＦＰＧＡ４１には、拡張用の回路として、分周器５０，分周器５１，ＰＬＬ５２，ＰＬＬ５３，クロックリカバリー回路５４，ＰＬＬ５５及びＰＬＬ５６が搭載されている。分周器５０，分周器５１，ＰＬＬ５２及びＰＬＬ５３は、図５のタイミングジェネレータ３２を構成している。クロックリカバリー回路５４は、図５のＳＤＩレシーバー３１の構成要素である。クロックリカバリー回路５４としては、具体的には、４００Ｍｂｐｓ以上のビットレートの入力データを扱うことのできる仕様の回路が用いられている。
【００７６】
ＦＰＧＡ４１は、ＦＰＧＡ用のインタフェース回路４８からプログラムがロードされることによってコンフィギュレーションされる。インタフェース回路４８には、ＳＤＴＶ信号用のプログラムとＨＤＴＶ信号用のプログラムとを格納したフラッシュメモリ４９が接続されており、図４の記録処理制御部２５の制御のもとで、ＳＤＴＶ信号の入力時にはＳＤＴＶ信号用のプログラムがフラッシュメモリ４９から読み出されてＦＰＧＡ４１にロードされ、ＨＤＴＶ信号の入力時にはＨＤＴＶ信号用のプログラムがフラッシュメモリ４９から読み出されてＦＰＧＡ４１にロードされる。
【００７７】
図６には、ＳＤＴＶ信号の入力時のクロック系の設定を示している。このときのＦＰＧＡ４１内の回路の接続関係のうち、ＨＤＴＶ信号入力時（後出の図７）と同じ部分は細線で描き、異なる部分は太線で描いている。
【００７８】
クロックリカバリー回路５４には、図５のＳＤＩレシーバー３１の構成要素であるＳＤＩ入力回路５７から差動データが供給される。
【００７９】
分周器５０には、図３のＴＧボード１５からの前述の２７ＭＨｚのリファレンスクロックrefが、差動ドライバ５８で差動クロックに変換されて供給される。分周器５０からは、ＰＬＬ４２に分周比の情報が送られる。分周器５１からは、ＰＬＬ４５に分周比の情報が送られる。
【００８０】
ＰＬＬ５２からは、図４の音声信号圧縮処理部２３にタイミングパルスが供給される。ＰＬＬ５３からは、図５のＳＤＩデコーダ３４及び図４の映像信号圧縮処理部２２（圧縮回路２２ａ〜２２ｄ）にタイミングパルスが供給される。
【００８１】
ＳＤＴＶ信号の入力時のこのクロック系の動作は、次の通りである。ＳＤ−ＳＤＩのビットレート（ここではレベルＣのビットレートとする）は２７０Ｍｂｐｓなので、ＳＤＴＶ信号の入力時には、ＳＤＩ入力回路５７からクロックリカバリー回路５４に２７０Ｍｂｐｓで差動データが供給される。
【００８２】
このとき、分周器５０及びＰＬＬ４２はリファレンスクロックrefに同期した２７ＭＨｚのクロックを生成し、このクロックがアンプ４３からＰＬＬ５５に供給される。ＰＬＬ５５は、このクロックを５逓倍した１３０ＭＨｚのクロックを生成してクロックリカバリー回路５４に供給する。
【００８３】
クロックリカバリー回路５４は、このＰＬＬ５５からのリファレンス同期の１３０ＭＨｚのクロックに基き、ＳＤＩ入力回路５７からの２７０Ｍｂｐｓの差動データを１．３５Ｇｂｐｓの差動データとして扱って、この差動データに同期した１３５ＭＨｚのクロックを生成する。そして、この１３５ＭＨｚのクロックをＰＬＬ５６に供給する。
【００８４】
ＰＬＬ５６は、このクロックから、入力データに同期した２７ＭＨｚ，１３５ＭＨｚ，２７０ＭＨｚのクロックを生成してそれぞれクロックリカバリー回路５４に供給する。クロックリカバリー回路５４は、このうちの２７ＭＨｚのクロックを、分周器５１に供給する。
【００８５】
分周器５１及びＰＬＬ４５は、この２７ＭＨｚのクロックからジッタを取り除く（リクロックする。ＰＬＬ４５から出力された２７ＭＨｚのクロックは、アンプ４６からＰＬＬ５２に供給されるとともに、アンプ４７からＰＬＬ５３に供給される。このようにして、ＳＤＴＶ信号の入力時には、入力するＳＤＴＶ信号に同期した２７ＭＨｚのクロックが、ＰＬＬ５２及びＰＬＬ５３に供給される。
【００８６】
ＰＬＬ５２は、この入力同期の２７ＭＨｚのクロックから２７ＭＨｚのタイミングパルスを生成して、そのタイミングパルスを音声信号圧縮処理部２３に供給する。ＰＬＬ５３は、この入力同期の２７ＭＨｚのクロックから２７ＭＨｚのタイミングパルスを生成して、そのタイミングパルスをＳＤＩデコーダ３４及び映像信号圧縮処理部２２に供給する。
【００８７】
なお、アンプ４７からはクロックリカバリー回路５４にも入力同期の２７ＭＨｚのクロックが供給され、ＰＬＬ５３は入力同期の２７ＭＨｚのクロックから１３５ＭＨｚのクロックを生成してクロックリカバリー回路５４に供給する。これは、図５の誤り訂正回路３３での処理の結果、入力データをデバッグのために入力ボード１１の外部に出力するときに用いるクロックである。
【００８８】
図７には、ＨＤＴＶ信号の入力時のこのクロック系の設定を示している。ＦＰＧＡ４１内の回路の接続関係のうち、ＳＤＴＶ信号入力時（図６）と同じ部分は細線で描き、異なる部分は太線で描いている。
【００８９】
また、このとき図６のＰＬＬ５５，５６はクロックリカバリー回路５４に接続されない（クロック系として使用されない）ので、図示を省略している。
【００９０】
ＨＤＴＶ信号の入力時のこのクロック系の動作は、次の通りである。ＨＤ−ＳＤＩのビットレートは１．５Ｇｂｐｓなので、ＨＤＴＶ信号の入力時には、ＳＤＩ入力回路５７からクロックリカバリー回路５４に１．５Ｇｂｐｓで差動データが供給される。
【００９１】
このとき、分周器５０及びＰＬＬ４２はリファレンスクロックrefに同期した７４ＭＨｚ（ＨＤＴＶ信号の標本化周波数と同じ周波数）のクロックを生成し、このクロックが差動ドライバ４４で差動クロックに変換されてリカバリー回路５４に供給される。
【００９２】
クロックリカバリー回路５４は、このＰＬＬ５５からのリファレンス同期の７４ＭＨｚのクロックに基き、ＳＤＩ入力回路５７からの１．５Ｇｂｐｓの差動データに同期した７４ＭＨｚのクロックを生成する。そして、この７４ＭＨｚのクロックを分周器５１及びＰＬＬ５３に供給する。
【００９３】
分周器５１及びＰＬＬ４５は、この７４ＭＨｚのクロックから２７ＭＨｚのクロックを生成する。ＰＬＬ４５から出力された７４ＭＨｚのクロックは、アンプ４６からＰＬＬ５２に供給される。このようにして、ＨＤＴＶ信号の入力時には、入力するＨＤＴＶ信号に同期した２７ＭＨｚのクロックがＰＬＬ５２に供給されるとともに、入力するＨＤＴＶ信号に同期した７４ＭＨｚのクロックがＰＬＬ５３に供給される。
【００９４】
ＰＬＬ５２は、この入力同期の２７ＭＨｚのクロックから２７ＭＨｚのタイミングパルスを生成して、そのタイミングパルスを音声信号圧縮処理部２３に供給する。ＰＬＬ５３は、この入力同期の７４ＭＨｚのクロックから７４ＭＨｚのタイミングパルスを生成して、そのタイミングパルスを誤り訂正回路３３及び映像信号圧縮処理部２２に供給する。
【００９５】
次に、図８は、図４に示した出力信号処理部２９の主要部の回路構成を示すブロック図である。出力信号処理部２９には、タイミングジェネレータ６１と、ＳＤＩエンコーダ６２と、ＳＤＩドライバー６３とが設けられている。
【００９６】
タイミングジェネレータ６１には、図３のＴＧボード１５から、前述の２７ＭＨｚのリファレンスクロックrefが供給される。タイミングジェネレータ６１は、このリファレンスクロックrefから、ＳＤＩエンコーダ６２や図４の映像信号伸張処理部２７や音声信号伸張処理部２８を駆動するためのタイミングパルスを生成する回路である。
【００９７】
ＳＤＩエンコーダ６２は、映像信号伸張処理部２７で伸張された映像信号と、音声信号伸張処理部２８で伸張された音声信号とを、ＳＤＩフォーマットに則ってエンコード（スクランブル及びＮＲＺ→ＮＲＺＩ変換）する回路である。ＤＩエンコーダ６２としては、ＳＤ−ＳＤＩフォーマット，ＨＤ−ＳＤＩフォーマットの両方に対応した仕様のエンコーダが用いられている。
【００９８】
ＳＤＩドライバー６３は、ＳＤＩエンコーダ６２でエンコーダされたデータをシリアル変換するパラレル／シリアル変換回路を含んでいる。
【００９９】
図９は、図８に示した出力信号処理部２９の構成のうち、クロック系であるタイミングジェネレータ６１の部分の構成をさらに詳細に示すブロック図である。タイミングジェネレータ６１には、ＦＰＧＡ７１と、ＰＬＬ７２と、アンプ７３，７４と、ＰＬＬ７５と、アンプ７６とが設けられている。
【０１００】
ＦＰＧＡ７１には、拡張用の回路として、分周器７９，分周器８０，ＰＬＬ８１及びＰＬＬ８２が搭載されている。
【０１０１】
ＦＰＧＡ７１は、ＦＰＧＡ用のインタフェース回路７７からプログラムがロードされることによってコンフィギュレーションされる。インタフェース回路７７には、ＳＤＴＶ信号用のプログラムとＨＤＴＶ信号用のプログラムとを格納したフラッシュメモリ７８が接続されており、図４の再生処理制御部３０の制御のもとで、ＳＤＴＶ信号の入力時にはＳＤＴＶ信号用のプログラムがフラッシュメモリ７８から読み出されてＦＰＧＡ７１にロードされ、ＨＤＴＶ信号の入力時にはＨＤＴＶ信号用のプログラムがフラッシュメモリ７８から読み出されてＦＰＧＡ７１にロードされる。
【０１０２】
図９には、ＳＤＴＶ信号の出力時のタイミングジェネレータ６１の設定を示している。分周器７９，分周器８０には、図３のＴＧボード１５からの２７ＭＨｚのリファレンスクロックrefが、差動ドライバ８３で差動クロックに変換されてそれぞれ供給される。分周器７９からは、ＰＬＬ７２に分周比の情報が送られる。分周器８０からは、ＰＬＬ７５に分周比の情報が送られる。
【０１０３】
ＰＬＬ８１からは、図４の映像信号伸張処理部２７（伸張回路２７ａ〜２７ｄ）及び図８のＳＤＩエンコーダ６２にタイミングパルスが供給される。ＰＬＬ８２からは、図４の音声信号伸張処理部２８にタイミングパルスが供給される。
【０１０４】
ＳＤＴＶ信号の出力時のタイミングジェネレータ６１の動作は、次の通りである。ＳＤＴＶ信号の出力時には、分周器７９及びＰＬＬ７２は、リファレンスクロックrefに同期した２７ＭＨｚのクロックを生成する。このクロックは、アンプ７３からＰＬＬ８２に供給される。
【０１０５】
また、分周器７９及びＰＬＬ７２で生成される２７ＭＨｚのクロックがアンプ７４に供給されてアンプ７４の出力がＰＬＬ８１に供給されるとともに、分周器８０及びＰＬＬ７５で生成されたクロックがアンプ７６に供給されてアンプ７６の出力がＰＬＬ８１に供給される。
【０１０６】
そして、ＳＤＴＶ信号の出力時には、分周器８０は動作せず（アンプ７６もオフにされて）、ＰＬＬ７２からの２７ＭＨｚのクロックがＰＬＬ８１に供給される。
【０１０７】
このようにして、ＳＤＴＶ信号の出力時には、リファレンスクロックrefに同期した２７ＭＨｚのクロックが、ＰＬＬ８１及びＰＬＬ８２に供給される。ＰＬＬ８１は、このリファレンス同期の２７ＭＨｚのクロックから２７ＭＨｚのタイミングパルスを生成して、そのタイミングパルスをＳＤＩエンコーダ６２及び映像信号伸張処理部２７に供給する。ＰＬＬ８２は、このリファレンス同期の２７ＭＨｚのクロックから２７ＭＨｚのタイミングパルスを生成して、そのタイミングパルスを音声信号伸張処理部２８に供給する。
【０１０８】
図１０には、ＨＤＴＶ信号の出力時のタイミングジェネレータ６１の設定を示している。ＦＰＧＡ７１内の回路の接続関係は、ＳＤＴＶ信号出力時（図９）と同じである。
【０１０９】
ＨＤＴＶ信号の出力時のタイミングジェネレータ６１の動作は、次の通りである。ＨＤＴＶ信号の出力時にも、分周器７９及びＰＬＬ７２はリファレンスクロックrefに同期した２７ＭＨｚのクロックを生成する。このクロックは、アンプ７３からＰＬＬ８２に供給される。
【０１１０】
また、分周器７９及びＰＬＬ７２で生成される２７ＭＨｚのクロックがアンプ７４に供給されてアンプ７４の出力がＰＬＬ８１に供給されるとともに、分周器８０及びＰＬＬ７５で生成されたクロックがアンプ７６に供給されてアンプ７６の出力がＰＬＬ８１に供給される。
【０１１１】
そして、ＨＤＴＶ信号の出力時には、分周器８０及びＰＬＬ７５がリファレンスクロックrefに同期した７４ＭＨｚのクロックを生成するとともに、アンプ７４がオフにされて、ＰＬＬ７５からの７４ＭＨｚのクロックがＰＬＬ８１に供給される。
【０１１２】
このようにして、ＨＤＴＶ信号の出力時には、リファレンスクロックrefに同期した７４ＭＨｚのクロックがＰＬＬ８１に供給されるとともに、リファレンスクロックrefに同期した２７ＭＨｚのクロックがＰＬＬ８２に供給される。ＰＬＬ８１は、このリファレンス同期の７４ＭＨｚのクロックから７４ＭＨｚのタイミングパルスを生成して、そのタイミングパルスをＳＤＩエンコーダ６２及び映像信号伸張処理部２７に供給する。ＰＬＬ８２は、このリファレンス同期の２７ＭＨｚのクロックから２７ＭＨｚのタイミングパルスを生成して、そのタイミングパルスを音声信号伸張処理部２８に供給する。
【０１１３】
次に、図１の制御端末２が、ＡＶサーバー１のいずれかの入力ボード１１にＡＶ信号を入力させることを指定した場合や、ＡＶサーバー１に記録したＡＶ信号をいずれかの出力ボード１２から出力させることを指定した場合における、その入力ボード１１や出力ボード１２の処理について説明する。
【０１１４】
図１１は、制御端末２がいずれかの入力ボード１１にＡＶ信号を入力させることを指定した場合の、メイン制御ボード１３及びその入力ボード１１の処理を示すフロー図である。前述のように、制御端末２からは、どの入力ボード１１にＡＶ信号を入力させるかを指定する制御信号に加えて、その入力ボード１１にＳＤＴＶ信号，ＨＤＴＶ信号のうちのいずれを入力させるかを指定する制御信号がＡＶサーバー１に送られる。この制御信号は、ＡＶサーバー１の入出力ユニット４（図４）内のメイン制御ボード１３（図３）上のメインＣＰＵに送られる。
【０１１５】
メイン制御ボード１３上のメインＣＰＵは、この制御端末２からの制御信号に基き、図１１に示すように、指定された入力ボード１１上の記録処理制御部２５に、入力するＡＶ信号がＳＤＴＶ信号，ＨＤＴＶ信号のうちのいずれであるかを示す解像度情報を伝える（ステップＳ１）。
【０１１６】
指定された入力ボード１１内では、記録処理制御部２５が、この解像度情報に基いて、入力信号処理部２１及び映像信号圧縮処理部２２（図４）に対する設定を行う（ステップＳ１１）。
【０１１７】
このステップＳ１１では、ＳＤＴＶ信号を入力する場合には、入力信号処理部２１内のＦＰＧＡ４１にＳＤＴＶ信号用のプログラムをロードさせて、入力信号処理部２１内のクロック系を、図６を用いて説明したように設定する。また、映像信号圧縮処理部２２の圧縮回路２２ａ〜２２ｄのうち、ＳＤＴＶ信号用のいずれか１つの圧縮回路（圧縮回路２２ａ〜２２ｃのうちのいずれか１つ）のみが動作し、残りの圧縮回路は動作しないように設定する。
【０１１８】
他方、ＨＤＴＶ信号を入力する場合には、ステップＳ１１では、入力信号処理部２１内のＦＰＧＡ４１にＨＤＴＶ信号用のプログラムをロードさせて、入力信号処理部２１内のクロック系を、図７を用いて説明したように設定する。また、映像信号圧縮処理部２２の圧縮回路２２ａ〜２２ｄのうち、ＨＤＴＶ信号用の圧縮回路２２ｄのみが動作し、残りの圧縮回路は動作しないように設定する。
【０１１９】
続いて、記録処理制御部２５は、この設定が終了したことをメイン制御ボード１３上のメインＣＰＵに伝える（ステップＳ１２）。
【０１２０】
メイン制御ボード１３上のメインＣＰＵは、それに応答して、入力するＡＶ信号の記録動作開始指示をこの入力ボード１１上の記録処理制御部２５に伝える（ステップＳ２）。
【０１２１】
記録処理制御部２５は、この記録動作開始指示が伝えられると、ステップＳ１１での設定結果に基いて入力ボード１１の各処理部２１〜２４（図４）を制御して、入力するＡＶ信号を処理させる（ステップＳ１３）。
【０１２２】
これにより、ＳＤＴＶ信号の入力時には、図６を用いて説明したように、ＳＤＩデコーダ３４及び映像信号圧縮処理部２２に、２７ＭＨｚ（ＳＤＴＶ信号の標本化周波数）のタイミングパルスが供給される。ＳＤＩデコーダ３４は、この２７ＭＨｚのタイミングパルスで駆動され、ＳＤ−ＳＤＩフォーマットのパラレルデータをデコードしてＳＤＴＶ信号及び音声信号を復元する。また、映像信号圧縮処理部２２のうちのＳＤＴＶ信号用のいずれか１つの圧縮回路が、この２７ＭＨｚのタイミングパルスで駆動され、ＳＤＩデコーダ３４で復元されたＳＤＴＶ信号を圧縮する。
【０１２３】
他方、ＨＤＴＶ信号の入力時には、図７を用いて説明したように、ＳＤＩデコーダ３４及び映像信号圧縮処理部２２に、７４ＭＨｚ（ＨＤＴＶ信号の標本化周波数）のタイミングパルスが供給される。ＳＤＩデコーダ３４は、この７４ＭＨｚのタイミングパルスで駆動され、ＨＤ−ＳＤＩフォーマットのパラレルデータをデコードしてＨＤＴＶ信号及び音声信号を復元する。また、映像信号圧縮処理部２２のうちのＨＤＴＶ信号用の圧縮回路２２ｄが、この７４ＭＨｚのタイミングパルスで駆動され、ＳＤＩデコーダ３４で復元されたＨＤＴＶ信号を圧縮する。
【０１２４】
また、ＳＤＴＶ信号，ＨＤＴＶ信号のいずれの入力時にも、図６，図７を用いて説明したように、音声信号圧縮処理部２３には、同じ２７ＭＨｚのタイミングパルスが供給される。音声信号圧縮処理部２３には、この２７ＭＨｚのタイミングパルスで駆動され、ＳＤＩデコーダ３４で復元された音声信号を圧縮する。
【０１２５】
続いて、記録処理制御部２５は、ハードディスクユニット５（図２）への記録用の最初のＡＶデータが生成されると、そのことをメイン制御ボード１３上のメインＣＰＵに伝える（ステップＳ１４）。
【０１２６】
メイン制御ボード１３上のメインＣＰＵは、それに応答して、ＡＶデータの記録動作開始指示をＦＣボード１４（図３）及びハードディスクユニット５に伝える（ステップＳ３）。これにより、入力ボード１１で生成されたＡＶデータがマザーボード１２（図３）及びＦＣボード１４を介してハードディスクユニット５に転送されてハードディスクユニット５に記録されていく。
【０１２７】
その後、制御端末２からＡＶ信号の入力終了を指示する制御信号が送られると、メイン制御ボード１３上のメインＣＰＵは、記録動作終了指示を入力ボード１１上の記録処理制御部２５に伝える（ステップＳ４）。
【０１２８】
記録処理制御部２５は、この記録動作終了指示に基き、それ以後に入力されるＡＶ信号に対する入力ボード１１の各処理部２１〜２４の処理を終了させる（ステップＳ１５）。そして、それまでに入力したＡＶ信号から最後の記録用のＡＶデータが生成されると、そのことをメイン制御ボード１３上のメインＣＰＵに伝える（ステップＳ１６）。
【０１２９】
メイン制御ボード１３上のメインＣＰＵは、それに応答して、記録動作終了指示をＦＣボード１４及びハードディスクユニット５に伝える（ステップＳ１７）。これにより、入力ボード１１で最後に生成されたＡＶデータがハードディスクユニット５に記録された後、ハードディスクユニット５への記録動作が終了する。
【０１３０】
図１２は、制御端末２がいずれかの出力ボード１２からＡＶ信号を出力させることを指定した場合の、メイン制御ボード１３及びその出力ボード１２の処理を示すフロー図である。前述のように、制御端末２からは、ＡＶサーバー１に記録したＡＶ信号をどの出力ボード１２から出力させるかを指定する制御信号に加えて、ＡＶサーバー１に記録したＳＤＴＶ信号，ＨＤＴＶ信号のうちのいずれをその出力ボード１２から出力させるかを指定するかを指定する制御信号がＡＶサーバー１に送られる。この制御信号は、ＡＶサーバー１の入出力ユニット４（図４）内のメイン制御ボード１３（図３）上のメインＣＰＵに送られる。
【０１３１】
メイン制御ボード１３上のメインＣＰＵは、この制御端末２からの制御信号に基き、図１２に示すように、指定された出力ボード１２上の再生処理制御部３０に、出力するＡＶ信号がＳＤＴＶ信号，ＨＤＴＶ信号のうちのいずれであるかを示す解像度情報を伝える（ステップＳ２１）。
【０１３２】
指定された出力ボード１２内では、再生処理制御部３０が、この解像度情報に基いて、出力信号処理部２９及び映像信号伸張処理部２７（図４）に対する設定を行う（ステップＳ３１）。
【０１３３】
このステップＳ３１では、ＳＤＴＶ信号を出力する場合には、出力信号処理部２９内のＦＰＧＡ７１にＳＤＴＶ信号用のプログラムをロードさせて、出力信号処理部２９内のタイミングジェネレータ６１を、図９を用いて説明したように設定する。また、映像信号伸張処理部２７の伸張回路２７ａ〜２７ｄのうち、出力対象のＳＤＴＶ信号を圧縮した圧縮方式に対応した伸張回路（伸張回路２７ａ〜２７ｃのうちのいずれか１つ）のみが動作し、残りの伸張回路は動作しないように設定する。
【０１３４】
他方、ＨＤＴＶ信号を出力する場合には、ステップＳ３１では、出力信号処理部２９内のＦＰＧＡ７１にＨＤＴＶ信号用のプログラムをロードさせて、出力信号処理部２９内のタイミングジェネレータ６１を、図１０を用いて説明したように設定する。また、映像信号伸張処理部２７の伸張回路２７ａ〜２７ｄのうち、伸張回路２７ｄのみが動作し、残りの伸張回路は動作しないように設定する。
【０１３５】
続いて、再生処理制御部３０は、この設定が終了したことをメイン制御ボード１３上のメインＣＰＵに伝える（ステップＳ３２）。
【０１３６】
メイン制御ボード１３上のメインＣＰＵは、それに応答して、ＡＶ信号の再生動作開始指示をＦＣボード１４（図３）及びハードディスクユニット５（図２）に伝え（ステップＳ２２）、その後、ＡＶ信号の再生動作開始指示を出力ボード１２上の再生処理制御部３０に伝える（ステップＳ２３）。
【０１３７】
再生処理制御部３０は、この再生動作開始指示が伝えられると、ステップＳ３１での設定結果に基いて出力ボード１２の各処理部２６〜２９（図４）を制御して、ハードディスクユニット５から再生されて転送されるＡＶデータを処理させる（ステップＳ３３）。
【０１３８】
これにより、ＳＤＴＶ信号の出力時には、図９を用いて説明したように、映像信号伸張処理部２７及びＳＤＩエンコーダ６２に、２７ＭＨｚ（ＳＤＴＶ信号の標本化周波数）のタイミングパルスが供給される。映像信号伸張処理部２７のうちの、出力対象のＳＤＴＶ信号を圧縮した圧縮方式に対応した１つの伸張回路が、この２７ＭＨｚのタイミングパルスで駆動され、ハードディスクユニット５から転送されて再生信号処理部２６で分離された映像データ（圧縮されたＳＤＴＶ信号）を伸張する。また、ＳＤＩエンコーダ６２は、この２７ＭＨｚのタイミングパルスで駆動され、映像信号伸張処理部２７で伸張されたＳＤＴＶ信号と、音声信号伸張処理部２８で伸張された音声信号とを、ＳＤ−ＳＤＩフォーマットに則ってエンコードする。
【０１３９】
他方、ＨＤＴＶ信号の出力時には、図１０を用いて説明したように、映像信号伸張処理部２７及びＳＤＩエンコーダ６２に、７４ＭＨｚ（ＨＤＴＶ信号の標本化周波数）のタイミングパルスが供給される。映像信号伸張処理部２７のうちの伸張回路２７ｄが、この７４ＭＨｚのタイミングパルスで駆動され、ハードディスクユニット５から転送されて再生信号処理部２６で分離された映像データ（圧縮されたＨＤＴＶ信号）を伸張する。また、ＳＤＩエンコーダ６２は、この７４ＭＨｚのタイミングパルスで駆動され、映像信号伸張処理部２７で伸張されたＨＤＴＶ信号と、音声信号伸張処理部２８で伸張された音声信号とを、ＨＤ−ＳＤＩフォーマットに則ってエンコードする。
【０１４０】
また、ＳＤＴＶ信号，ＨＤＴＶ信号のいずれの出力時にも、図９，図１０を用いて説明したように、音声信号伸張処理部２８には、同じ２７ＭＨｚのタイミングパルスが供給される。音声信号伸張処理部２８には、この２７ＭＨｚのタイミングパルスで駆動され、ハードディスクユニット５から転送されて再生信号処理部２６で分離された音声データを伸張する。
【０１４１】
これにより、ＡＶサーバー１に記録したＳＤＴＶ信号，ＨＤＴＶ信号のいずれの信号も、その出力ボード１２からＳＤＩフォーマット（ＳＤ−ＳＤＩ，ＨＤ−ＳＤＩフォーマット）で出力される。
【０１４２】
その後、制御端末２からＡＶ信号の出力終了を指示する制御信号が送られると、メイン制御ボード１３上のメインＣＰＵは、再生動作終了指示をＦＣボード１４及びハードディスクユニット５に伝え（ステップＳ２４）、その後、再生動作終了指示を出力ボード１２上の再生処理制御部３０に伝える（ステップＳ２５）。
【０１４３】
再生処理制御部３０は、この再生動作終了指示に基き、出力ボード１２の各処理部２６〜２９の処理を終了させる（ステップＳ３４）。
【０１４４】
以上に説明したように、このＡＶサーバー１では、１つの入力ボード１１内で、入力する映像信号の解像度（ＳＤＴＶ信号，ＨＤＴＶ信号のいずれであるか）に応じて周波数を切り替えたタイミングパルスが生成され、そのタイミングパルスがＳＤＩデコーダ３４及び映像信号圧縮処理部２２に供給される。同様にして、１つの出力ボード１２内で、出力する映像信号の解像度（ＳＤＴＶ信号，ＨＤＴＶ信号のいずれであるか）に応じて周波数を切り替えたタイミングパルスが生成され、そのタイミングパルスが映像信号伸張処理部２７及びＳＤＩエンコーダ６２に供給される。
【０１４５】
様々な解像度の映像信号が入力する場合に、それらの映像信号に対して処理を施すためには、それぞれの解像度に応じて設定の切り替えを行うことが必要になるが、その中でも重要なのは、映像信号に対して処理を施す回路に供給するタイミングパルスの周波数を、解像度に応じて切り替えることである。
【０１４６】
このＡＶサーバー１によれば、単一の周波数のリファレンスクロックに基き、こうしたタイミングパルスの周波数の切り替えが１つの入力ボード１１，出力ボード１２内で行われる。これにより、１つの入力ボード１１，出力ボード１２を、複数の解像度の映像信号（ＳＤＴＶ信号，ＨＤＴＶ信号）を入出力するために共用することができる。
【０１４７】
したがって、図３に示したように３つずつの入力ボード１１及び出力ボード１２をマザーボード１６に接続している場合、入力ボード１１や出力ボード１２を交換することなく、同時に３チャンネルのＳＤＴＶ信号を入力して記録することや、同時に３チャンネルのＨＤＴＶ信号を入力して記録することや、記録した３チャンネルのＳＤＴＶ信号を同時に出力することや、記録した３チャンネルのＨＤＴＶ信号を同時に出力することができる。
【０１４８】
このように、入出力する映像信号の複数の解像度に任意に対応してフレキシブルにシステムを構成することができるので、従来と比較してシステムの小型化・低コスト化を実現することが可能になる。
【０１４９】
また、入力ボード１１の映像信号圧縮処理部２２，出力ボード１２の映像信号伸張処理部２７にはそれぞれ映像信号の複数の解像度（ＳＤＴＶ信号，ＨＤＴＶ信号）に対応した圧縮回路２２ａ〜２２ｄ，伸張回路２７ａ〜２７ｄが設けられており、これらの圧縮回路２２ａ〜２２ｄ，伸張回路２７ａ〜２７のうち入出力する映像信号の解像度に対応した圧縮回路，伸張回路が動作するので、１つの１つの入力ボード１１，出力ボード１２内で、入出力する様々な解像度の映像信号を、それぞれその解像度に対応した圧縮方式で圧縮，伸張することができる。
【０１５０】
また、入力ボード１１の音声信号圧縮処理部２３及び出力ボード１２の音声信号伸張処理部２８は、ＳＤＴＶ信号，ＨＤＴＶ信号のいずれの入力時にも同じ周波数のタイミングパルスで動作して音声信号を処理する必要があるが、この音声信号圧縮処理部２３及び音声信号伸張処理部２８には、ＳＤＴＶ信号，ＨＤＴＶ信号のいずれの入力時にも同じ２７ＭＨｚのタイミングパルスを供給することができる。
【０１５１】
なお、以上の例では、入力ボード１１，出力ボード１２に、ＳＤＴＶ信号に対応した符号化規格の圧縮，伸張回路として、ＭＰＥＧ２ ＭＰ＠ＭＬ規格の圧縮，伸張回路２２ａ，２７ａと、ＩＭＸ（ＭＰＥＧ２ ４２２Ｐ＠ＭＬ）規格の圧縮，伸張回路２２ｂ，２７ｂと、ＤＶ規格の圧縮，伸張回路２２ｃ２２ｂ，２７ｂとを設け、ＨＤＴＶ信号に対応した符号化規格の圧縮，伸張回路として、ＭＰＥＧ２ ＭＰ＠ＨＬ規格の伸張回路２２ｄ，２７ｄを設けている。しかし、図１３に示すように、ＳＤＴＶ信号に対応した符号化規格やＨＤＴＶ信号に対応した符号化規格には他にもさまざまなものがあるので、それらの規格の圧縮，伸張回路を入力ボード１１，出力ボード１２に設けるようにしてもよい。
【０１５２】
また、以上の例では、ＳＤＩフォーマットでＡＶ信号を入出力するＡＶサーバーに本発明を適用している。しかし、これに限らず、ＳＤＴＩ（Serial Data Transport Interface）フォーマットでＡＶ信号を入出力するＡＶサーバーや、アナログコンポーネント信号またはアナログコンポジット信号を入出力するＡＶサーバーにも本発明を適用してよい。アナログコンポーネント信号やアナログコンポジット信号をＡＶサーバーに入力して記録する場合には、例えば、それらの信号に付加されている同期信号から映像信号の解像度に応じた周波数のクロックを生成し、そのクロックに基づいて映像信号をＡ／Ｄ変換する必要があるが、本発明によれば、１つの入力ボード内で、こうした同期信号から、映像信号の複数の解像度に応じた周波数のクロックを生成することもできる。
【０１５３】
また、以上の例では、ＳＤＴＶ信号とＨＤＴＶ信号とを１つの入力ボード，出力ボードで入出力するために本発明を適用している。しかし、別の例として、ＮＴＳＣ方式の信号とＰＡＬ方式の信号と１つの入力ボード，出力ボードで入出力するために本発明を適用してもよい。
【０１５４】
また、以上の例では、放送局等で用いられるＡＶサーバーに本発明を適用している。しかし、本発明は、ＡＶサーバー以外の映像記録再生装置であって複数の入出力部を有するものにも適用してよい。
【図面の簡単な説明】
【０１５５】
【図１】本発明を適用したＡＶサーバーと制御端末とから成るシステムの全体構成を示すブロック図である。
【図２】本発明を適用したＡＶサーバーの内部構成を示すブロック図である。
【図３】図２の入出力ユニットを構成する基板を示すブロック図である。
【図４】図３の入力ボード，出力ボード上の主要な回路を示すブロック図である。
【図５】図４の入力信号処理部の回路構成を示すブロック図である。
【図６】図４の入力信号処理部のクロック系（ＳＴＤＶ信号入力時）を示すブロック図である。
【図７】図４の入力信号処理部のクロック系の構成（ＨＴＤＶ信号入力時）を示すブロック図である。
【図８】図４の出力信号処理部の回路構成を示すブロック図である。
【図９】図４の出力信号処理部のクロック系（ＳＴＤＶ信号出力時）を示すブロック図である。
【図１０】図４の出力信号処理部のクロック系（ＨＴＤＶ信号出力時）を示すブロック図である。
【図１１】ＡＶ信号入力時のメイン制御ボード及び入力ボードの処理を示すフロー図である。
【図１２】ＡＶ信号出力時のメイン制御ボード及び出力ボードの処理を示すフロー図である。
【図１３】ＳＤＴＶ信号，ＨＤＴＶ信号に対応した符号化規格を示す図である。
【符号の説明】
【０１５６】
１  ＡＶサーバー、  ２  制御端末、  ４  入出力ユニット、  ５  ハードディスクユニット、  １１  入力ボード、  １２  出力ボード、  １３  メイン制御ボード、  １４  ＦＣボード、  １５  ＴＧボード、  ２１  入力信号処理部、  ２２  映像信号圧縮処理部、  ２２ａ〜２２ｄ  圧縮回路、  ２３  音声信号圧縮処理部、  ２４  記録信号処理部、  ２５  記録処理制御部、  ２６  再生信号処理部、  ２７  映像信号伸張処理部、  ２７ａ〜２７ｄ  伸張回路、  ２８  音声信号伸張処理部、  ２９  出力信号処理部、  ３０  再生処理制御部、  ３１  ＳＤＩレシーバ、  ３２  タイミングジェネレータ、  ３４  ＳＤＩデコーダ、  ４１  ＦＰＧＡ、  ４２  ＰＬＬ、  ４５  ＰＬＬ、  ４８  ＦＰＧＡ用のインタフェース回路、  ４９  フラッシュメモリ、  ５０  分周器、  ５１  分周器、  ５２  ＰＬＬ、  ５３  ＰＬＬ、  ５４  クロックリカバリー回路、  ５５  ＰＬＬ、  ５６  ＰＬＬ、  ６１  タイミングジェネレータ、  ６２  ＳＤＩエンコーダ、  ６３  ＳＤＩドライバー、  ７１  ＦＰＧＡ、  ７２  ＰＬＬ、  ７５  ＰＬＬ、  ７７  ＦＰＧＡ用のインタフェース回路、  ７８  フラッシュメモリ、  ７９  分周器、  ８０  分周器、  ８１  ＰＬＬ、  ８２  ＰＬＬ
【図１】
2006295337.tif 000003
【図２】
2006295337.tif 000004
【図３】
2006295337.tif 000005
【図４】
2006295337.tif 000006
【図５】
2006295337.tif 000007
【図６】
2006295337.tif 000008
【図７】
2006295337.tif 000009
【図８】
2006295337.tif 000010
【図９】
2006295337.tif 000011
【図１０】
2006295337.tif 000012
【図１１】
2006295337.tif 000013
【図１２】
2006295337.tif 000014
【図１３】
2006295337.tif 000015