(57)【要約】【課題】ＭＯＳトランジスタの閾値電圧を変更することなく、かつ、ｇｍ値を減ずることなく入力ダイナミックレンジを変化させることができるＣＭＯＳｇｍアンプを提供する。【解決手段】第１のＣＭＯＳ回路（１０）と、これと電流能力の異なる第２のＣＭＯＳ回路（２０）と、第３のＣＭＯＳ回路（３０）を有し、第１のＣＭＯＳ回路（１０）の入力部に入力端子（３）を接続すると共に、その出力部に入出力部をショートした第２のＣＭＯＳ回路（２０）及び第３のＣＭＯＳ回路（３０）の入力部を接続し、前記第３のＣＭＯＳ回路（３０）の出力部に出力端子を接続したものである。【選択図】図１
2006295372.tif 000002
【特許請求の範囲】
【請求項１】
第１のＣＭＯＳ回路と、これと電流能力の異なる第２のＣＭＯＳ回路と、第３のＣＭＯＳ回路を有し、第１のＣＭＯＳ回路の入力部に入力端子を接続すると共に、その出力部に入出力部をショートした第２のＣＭＯＳ回路及び第３のＣＭＯＳ回路の入力部を接続し、前記第３のＣＭＯＳ回路の出力部に出力端子を接続したことを特徴とするＣＭＯＳｇｍアンプ。
【請求項２】
電源にソースが接続される第１のＰＭＯＳトランジスタと、接地部にソースが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲート及び前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとが接続されて構成される第１のＣＭＯＳ回路と、電源にソースが接続される第２のＰＭＯＳトランジスタと、接地部にソースが接続される第２のＮＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートが接続され、前記第２のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインが接続されて構成され、前記第１のＣＭＯＳ回路とは電流能力が異なる第２のＣＭＯＳ回路と、電源にソースが接続される第３のＰＭＯＳトランジスタと、接地部にソースが接続される第３のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートが接続され、出力端子が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインの接続部位に接続されて構成される第３のＣＭＯＳ回路を備え、前記第１のＰＭＯＳトランジスタのドレイン、第１のＮＭＯＳトランジスタのドレイン、第２のＰＭＯＳトランジスタのゲート及びドレイン、第２のＮＭＯＳトランジスタのゲート及びドレイン、第３のＰＭＯＳトランジスタのゲート、第３のＮＭＯＳトランジスタのゲートは相互に接続されていることを特徴とするＣＭＯＳｇｍアンプ。
【請求項３】
前記第２及び第３のＣＭＯＳ回路の電流能力は異なっていることを特徴とする請求項１または請求項２記載のＣＭＯＳｇｍアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳ回路を使用したｇｍアンプ、特に入力ダイナミックレンジを効率的に変化させることができるＣＭＯＳｇｍアンプに関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳ回路は論理回路で使用されるだけでなく、電子機器の電源電圧の低電圧化に伴ってアナログ信号処理回路においてもこれを使用した回路が多用されるようになってきている。そのため、ＣＭＯＳを使用した回路の諸特性を向上させることは重要であり、例えば、ミキサーのＬＯレベルにおいては、入力ダイナミックレンジを狭めることで、小振幅信号におけるスイッチ動作が可能となり、スプリアス、ＬＯアンプが不要になるというメリットが挙げられる。
【０００３】
以下、図面を参照しながら従来のＣＭＯＳｇｍアンプについて説明する。図３は従来のＣＭＯＳｇｍアンプの回路図、図４は従来のＣＭＯＳｇｍアンプにおけるｇｍ変化の説明図である。
【０００４】
図中、ＰＭＯＳトランジスタ４５はソースが電圧源４０に接続され、ＮＭＯＳトランジスタ４６はソースが接地部４１に接続され、入力端子４２が前記ＰＭＯＳトランジスタ４５のゲートと前記ＮＭＯＳトランジスタ４６のゲートに接続され、出力ダイナミックレンジを広くとるために電源電圧Ｖｄｄの１／２に設定されたバイアス電源４４の一端が前記ＰＭＯＳトランジスタ４５のドレインと前記ＮＭＯＳトランジスタ４６のドレインと出力端子４３に接続された構成である。
【０００５】
以上のように構成されたＣＭＯＳｇｍアンプについて、以下にその動作を説明する。
【０００６】
入力端子４２に電圧が印加されると、その電圧に応じて前記ＰＭＯＳトランジスタ４５と前記ＮＭＯＳトランジスタ４６はそれぞれ遮断領域、飽和領域または非飽和領域のいずれかで動作を行う。ＰＭＯＳトランジスタ４５に流れる電流をＩｐ、ＮＭＯＳトランジスタ４６に流れる電流をＩｎ、出力端子４３を流れる電流をＩｏｕｔとすると、ＰＭＯＳトランジスタ４５、ＮＭＯＳトランジスタ４６ともに飽和領域で動作しているときの電流は、それぞれ（数１），（数２），（数３）で表される。
【０００７】
【数１】
2006295372.tif 000003
【０００８】
【数２】
2006295372.tif 000004
【０００９】
【数３】
2006295372.tif 000005
ここで、ｇｍは（数４）のように定義される。
【００１０】
【数４】
2006295372.tif 000006
入力電圧が０Ｖから電源電圧まで増加して行くとき、ｇｍがほぼ線形に保たれる入力ダイナミックレンジは、図４に示すようにＮＭＯＳトランジスタ４６が遮断領域から抜け出して、ＰＭＯＳトランジスタ４５が遮断領域に入るまでの領域でほぼ近似できる。ここで、ＭｐはＰＭＯＳトランジスタ４５のドレイン電流係数、ＶｔｐはＰＭＯＳトランジスタ４５の閾値電圧、ＭｎはＮＭＯＳトランジスタ４６のドレイン電流係数、ＶｔｎはＮＭＯＳトランジスタ４６の閾値電圧である。
【非特許文献１】「アナログＣＭＯＳ集積回路の設計  基礎」（Ｂｅｈｚａｄ  Ｒａｚａｖｉ著）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来のＣＭＯＳｇｍアンプにおいては、入力ダイナミックレンジはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの閾値電圧だけでほぼ決まり、これはプロセスでのみ変更可能な状態である。従って狭ダイナミックレンジ特性が求められた場合、その回路部位だけＭＯＳトランジスタの閾値電圧を変化させることになるが、そのためには、プロセス工程の追加が必要であり、これがコストの増大につながるという問題点がある。
【００１２】
本発明は、上記従来の問題点を解決するものであり、ＭＯＳトランジスタの閾値電圧を変更することなく、かつ、ｇｍ値を減ずることなくＣＭＯＳｇｍアンプの入力ダイナミックレンジを変化させることができるＣＭＯＳｇｍアンプを提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本発明のＣＭＯＳｇｍアンプは、第１のＣＭＯＳ回路と、これと電流能力の異なる第２のＣＭＯＳ回路と、第３のＣＭＯＳ回路を有し、第１のＣＭＯＳ回路の入力部に入力端子を接続すると共に、その出力部に入出力部をショートした第２のＣＭＯＳ回路及び第３のＣＭＯＳ回路の入力部を接続し、前記第３のＣＭＯＳ回路の出力部に出力端子を接続したものである。
【発明の効果】
【００１４】
本発明によれば、ｇｍ値を減ずることなく入力電圧に対する電流量を制限することによって、入力ダイナミックレンジを変化させることができるＣＭＯＳｇｍアンプを提供することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態について、図面を参照しながら説明する。図１は本発明の一実施形態におけるＣＭＯＳｇｍアンプの構成を示す回路図、図２は本実施形態におけるＣＭＯＳｇｍアンプのｇｍ変化を示すグラフである。
【００１６】
図１において、１１は第１のＰＭＯＳトランジスタ、１２は第１のＮＭＯＳトランジスタ、１０は第１のＰＭＯＳトランジスタ１１と第１のＮＭＯＳトランジスタ１２で構成される第１のＣＭＯＳ回路、２１は第２のＰＭＯＳトランジスタ、２２は第２のＮＭＯＳトランジスタ、２０は第２のＰＭＯＳトランジスタ２１と第２のＮＭＯＳトランジスタ２２で構成される第２のＣＭＯＳ回路であり、その電流能力は第１のＣＭＯＳ回路１０とは異なっている。３１は第３のＰＭＯＳトランジスタ、３２は第３のＮＭＯＳトランジスタ、３０は第３のＰＭＯＳトランジスタ３１と第３のＮＭＯＳトランジスタ３２で構成される第３のＣＭＯＳ回路である。なお、１は電圧源、２は接地部、３は入力端子、４は出力端子、５はＣＭＯＳ回路３０のバイアス電圧源であり、電圧源１の電源値をＶｄｄ，ＰＭＯＳトランジスタ３１のドレイン電流をＩｐ、ＮＭＯＳトランジスタ３２のドレイン電流をＩｎ、出力端子４に流れる電流をＩｏｕｔ、電圧源５の電圧値をＶｂ、ＣＭＯＳ回路１の出力電圧をＶｏ、入力電圧をＶｉｎとする。
【００１７】
以上のように構成された本実施形態のＣＭＯＳｇｍアンプについて以下その動作を説明する。第１のＣＭＯＳ回路１０は従来のＣＭＯＳｇｍアンプと同一構成である。第１のＰＭＯＳトランジスタ１１のドレインと第１のＮＭＯＳトランジスタ１２のドレインとの接続部位に入出力をショートした電流能力の異なる第２のＣＭＯＳ回路２０の入力部位を接続した効果は、Ｖｉｎが０ＶからＶｄｄまで上昇していく場合について考えると、Ｖｉｎが第１のＮＭＯＳトランジスタ１２の閾値電圧よりも小さい場合、第１のＮＭＯＳトランジスタ１２は遮断領域で動作しており、第１のＰＭＯＳトランジスタ１１のドレインと第１のＮＭＯＳトランジスタ１２のドレインの接続部の電位Ｖｏは、第１のＰＭＯＳトランジスタ１１と第２のＮＭＯＳトランジスタ２２の電流が等しくなるように決定される。このときの第１のＰＭＯＳトランジスタ１１のドレイン電流値を（数５）に、第２のＮＭＯＳトランジスタ２２のドレイン電流値を（数６）に示した。
【００１８】
【数５】
2006295372.tif 000007
【００１９】
【数６】
2006295372.tif 000008
ここで、Ｍｐは第１のＰＭＯＳトランジスタ１１のドレイン電流係数、Ｖｔｐは第１のＰＭＯＳトランジスタ１１の閾値電圧、Ｍｎは第２のＮＭＯＳトランジスタ２２のドレイン電流係数、Ｖｔｎは第２のＮＭＯＳトランジスタ２２の閾値電圧である。また、Ｍｐ、Ｍｎは（数７）の関係で与えられる。
【００２０】
【数７】
2006295372.tif 000009
μ０は、キャリアの移動度、Ｃｏｘは酸化膜容量、Ｗはトランジスタのゲート幅、Ｌはトランジスタの実効ゲート長を表す。
【００２１】
ここで、第２のＣＭＯＳ回路２０の電流能力が第１のＣＭＯＳ回路１０よりも低い場合では、第２のＮＭＯＳトランジスタ２２の電流を大きくすると共に、第１のＰＭＯＳトランジスタ１１の電流を小さくするようにＶｏが決定される。つまり、Ｖｏは高めに設定される。これによって（数５）に従い第１のＰＭＯＳトランジスタ１１に流れる電流は制限を受け、ダイナミックレンジを狭くすることができる。逆に入力電圧が高くなり、第１のＰＭＯＳトランジスタ１１が遮断領域に入り、第１のＮＭＯＳトランジスタ１２が飽和領域で動作している場合についても、同様の理論を当てはめることができる。なお、電流能力が低いということは、（数５），（数６）式中のドレイン電流係数Ｍｐ、Ｍｎが低いということである。これは（数７）より、移動度が低い、酸化膜容量が小さい、実効ゲート長が長い、ゲート幅が小さいなどの理由によるものであるが、これと同じ理由でＭＯＳトランジスタの並列数が少ないという因子で小さく設定することができる。逆に、第２のＣＭＯＳ回路２０の電流能力が、第１のＣＭＯＳトランジスタ１０の電流能力よりも高い場合には、Ｖｏは前例に比べて低めに設定されるため、（数５）に従い電流増加の方向に向かい、ダイナミックレンジは従来例の場合に近づく。
【００２２】
以上のように決定された電流は第２のＰＭＯＳトランジスタ２１、第２のＮＭＯＳトランジスタ２２のそれぞれのドレインに流れるが、これらの電流は、それぞれ第２のＰＭＯＳトランジスタ２１とカレントミラーを構成するように配置された、第３のＰＭＯＳトランジスタ３１の電流Ｉｐ、第２のＮＭＯＳトランジスタ２２とカレントミラーを構成するように配置された第３のＮＭＯＳトランジスタ３２の電流Ｉｎとなる。従って、出力電流Ｉｏｕｔは（数８）で与えられる。
【００２３】
【数８】
2006295372.tif 000010
ここで、ｇｍは（数４）式により決定され、その結果を図２に示す。
【００２４】
以上のように、本実施形態によれば、第１のＣＭＯＳ回路の出力部に電流能力の異なる入出力をショートした第２のＣＭＯＳ回路と、及び出力端子に電流を取り出すために第３のＰＭＯＳトランジスタのゲートと第３のＮＭＯＳトランジスタのゲートを接続した第３のＣＭＯＳ回路を接続した構成により、入力ダイナミックレンジを効率的に可変し、ｇｍ値そのものは落とさないようにすることができる。
【００２５】
なお、本実施形態ではＭＯＳトランジスタが直接電圧源または接地部に接続される構成をとったが、抵抗あるいは、それに同等な機能を有する素子を介して接続される構成でも実施可能である。
【００２６】
また、本実施形態では第３のＣＭＯＳ回路の電流能力を第２のＣＭＯＳ回路と同一能力に設定したが、第３のＣＭＯＳ回路の電流能力を第２のＣＭＯＳ回路と異ならせることによって、ダイナミックレンジを変更することなくｇｍ値を増減することも可能である。
【産業上の利用可能性】
【００２７】
本発明に係るＣＭＯＳｇｍアンプは広く論理回路に利用できる他、特に入力ダイナミックレンジを狭めることで、低い振幅でスイッチ動作できる点で有用である。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態におけるＣＭＯＳｇｍアンプの構成を示す回路図
【図２】本実施形態におけるＣＭＯＳｇｍアンプのｇｍ変化を示すグラフ
【図３】従来のＣＭＯＳｇｍアンプの回路図
【図４】従来のＣＭＯＳｇｍアンプにおけるｇｍの変化の説明図
【符号の説明】
【００２９】
１  電圧源
２  接地部
３  入力端子
４  出力端子
５  バイアス電圧源
１０  第１のＣＭＯＳ回路
１１  第１のＰＭＯＳトランジスタ
１２  第１のＮＭＯＳトランジスタ
２０  第２のＣＭＯＳ回路
２１  第２のＰＭＯＳトランジスタ
２２  第２のＮＭＯＳトランジスタ
３０  第３のＣＭＯＳ回路
３１  第３のＰＭＯＳトランジスタ
３２  第３のＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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