(57)【要約】【課題】  サブスレッショルドリーク電流を低減した論理ゲートを提供する。【解決手段】  ソースに第１の電圧が印加され、ゲートに第１の入力信号が入力され、ドレインから第１の出力信号を出力する第１のトランジスタと、ソースに第１の電圧よりも低い第２の電圧が印加され、ゲートに第２の入力信号が入力され、ドレインから第２の出力信号を出力する第２のトランジスタと、第１のトランジスタおよび第２のトランジスタのドレイン間に接続され、第１のトランジスタと第２のトランジスタを接続または切り離す接続切換部とを有する構成である。【選択図】  図１
2006295439.tif 000002
【特許請求の範囲】
【請求項１】
ソースに第１の電圧が印加され、ゲートに第１の入力信号が入力され、ドレインから第１の出力信号を出力する第１のトランジスタと、
ソースに前記第１の電圧よりも低い第２の電圧が印加され、ゲートに第２の入力信号が入力され、ドレインから第２の出力信号を出力する第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタのドレイン間に接続され、該第１のトランジスタと該第２のトランジスタを接続または切り離す接続切換部と、
を有する論理ゲート。
【請求項２】
前記接続切換部は、
前記第１のトランジスタおよび前記第２のトランジスタよりも閾値電圧が高い第３のトランジスタを有する請求項１記載の論理ゲート。
【請求項３】
前記第３のトランジスタのゲートに、動作時にはオンするための、待機時にはオフするための制御信号が入力される、請求項２記載の論理ゲート。
【請求項４】
前記接続切換部は、
前記第３のトランジスタを複数有する請求項２または３記載の論理ゲート。
【請求項５】
複数の前記第３のトランジスタが並列に接続された請求項４記載の論理ゲート。
【請求項６】
複数の前記第３のトランジスタが直列に接続された請求項４記載の論理ゲート。
【請求項７】
ゲートに前記制御信号が入力され、ソースに前記第１の電圧が印加され、前記第１のトランジスタと並列に接続された第４のトランジスタと、
ゲートに前記制御信号が入力され、ソースに前記第２の電圧が印加され、前記第２のトランジスタと並列に接続された第５のトランジスタと、
を有する請求項３記載の論理ゲート。
【請求項８】
前記第１の入力信号と前記第２の入力信号が同一である請求項１から７のいずれか１項記載の論理ゲート。
【請求項９】
請求項１から８のいずれか１項記載の論理ゲートと、
前記論理ゲートと接続され、該論理ゲートから受信する前記第１の出力信号および前記第２の出力信号を波形整形して１信号を外部に出力する検知保持回路と、
を有する論理回路。
【請求項１０】
前記検知保持回路は、
前記第１の出力信号および前記第２の出力信号を検知する検知部と、
前記検知部から出力される信号に対応して前記論理ゲートの待機時に外部に出力するための信号を保持する保持部と、
前記論理ゲートの動作時には前記検知部から受信する前記第１の出力信号および前記第２の出力信号のうち先に受信する信号を外部に出力し、該論理ゲートの待機時には前記保持部に保持された信号を外部に出力する出力部と、
を有する請求項９記載の論理回路。
【請求項１１】
請求項１から８のいずれか１項記載の論理ゲートが複数設けられ、複数の該論理ゲートは第１の論理ゲートと該第１の論理ゲートに接続される第２の論理ゲートとを有し、
前記第１の論理ゲートの第１の出力信号が前記第２の論理ゲートの第２のトランジスタのゲートに入力され、前記第１の論理ゲートの第２の出力信号が前記第２の論理ゲートの第１のトランジスタのゲートに入力される、論理回路。
【請求項１２】
前記第１の電圧を供給するための第１の電源線と、
前記第１の電源線と平行に設けられ、前記第２の電圧を供給するための第２の電源線とを有し、
前記第１の論理ゲートおよび前記第２の論理ゲートは前記第１の電源線と第２の電源線とに挟まれる領域に該第１の電源線に沿って順に配置され、
前記第１のトランジスタの形成領域と前記第２のトランジスタの形成領域が前記第１の電源線と垂直方向に所定の距離を隔てて配置され、
前記第１のトランジスタの形成領域と前記第２のトランジスタの形成領域の配置順序が前記第１の論理ゲートと前記第２の論理ゲートとで逆である請求項１１記載の論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のトランジスタを用いた論理ゲートおよび論理回路に関する。
【背景技術】
【０００２】
近年、半導体の高集積化に伴い、消費電流の増大が問題となってきている。この消費電流を削減するため、電源電圧は低下する傾向にある。しかしながら、電源電圧の低下にトランジスタの性能が必ずしも追従するとは限らない。すなわち、電源電圧が下がることで、トランジスタの閾値を低下させる必要があるが、実際には電源電圧低下に対する、閾値の低下は追従していない。そのため、電源電圧の低下と共にトランジスタの性能は低下することになる。現在、消費電流の低減と高速化を同時に実現するために、いろいろな工夫がなされている。
【０００３】
閾値を通常よりも低くしたトランジスタを使用することで高速化を図れるが、トランジスタのオフ電流（サブスレッショルドリーク電流）が増大してしまうという問題が発生する。このサブスレッショルドリーク電流は、回路動作時以外（スタンバイ時）にも消費する電流であり、例えば、ＤＲＡＭなどではこの電流値を殆どゼロにする必要がある。そのため、過度な低閾値のトランジスタを使うことはできず、低電圧での高速化は困難なものとなっている。
【０００４】
回路工夫を行ってこの低閾値トランジスタを積極的に用いることで、低電圧で高速な回路動作を行うという方式が提案されている（非特許文献１、特許文献１参照）。
【０００５】
図４０は低閾値トランジスタを用いた従来技術の回路例を示す。図４０（ａ）に示す回路では、低電圧におけるサブスレッショルドリーク電流削減、及び高速動作のために、低Vt CMOS Logic部を低閾値で構成している。電源電圧VDDと実際の低Vt CMOS Logic部の電源となるVirtual VDD間にPMOSトランジスタ（MP7）を挿入し、電源電圧VSSと実際の低Vt CMOS Logic部の電源となるVirtual VSS間にNMOSトランジスタ（MN7）を挿入している。これらのトランジスタは、動作（アクティブ）期間中はオンすることで、VDD/VSSと接続され、カットオフ（スタンバイ）期間中はオフする。このカットオフ動作により、低Vt CMOS Logic部を低閾値トランジスタで構成した場合でも、サブスレッショルドリーク電流が発生するのはアクティブ期間だけで、スタンバイ期間はVDD/VSSから切り離すことでサブスレッショルドリーク電流をカットしている。
【０００６】
また、図４０（ｂ）に別の従来技術による回路を示す。図中の記号Ｈは高閾値トランジスタであることを示し、記号Ｌは低閾値トランジスタであることを示す。図４０（ｂ）に示す回路では、スタンバイ時、入力の状態が固定である場合、入力信号INがハイの場合はオフしているトランジスタが高閾値で構成されるため、カットオフ用トランジスタ（以下では、単にカットオフトランジスタと称する）は必要なくなる。しかしながら、入力信号INがローの場合にはカットオフトランジスタが必要になってしまう。
【０００７】
これら、カットオフトランジスタはサブスレッショルドリークが十分小さい高閾値トランジスタで構成される場合、もしくは、低閾値で構成しゲート電圧にネガティブ電圧を印加する方式がある。いずれの場合も、低Vt CMOS Logic部を高速動作させるために、能力を十分大きくする必要がある。通常ブロック総ゲート長の３倍程度のゲートサイズを採用することで、ブロック部スピードは１０％程度遅れる。
【非特許文献１】桜井貴康著「Low Power Design of Digital Circuits」 International Symposium on Key Technologies for Future VLSI Systems、２００１年１月、ｐｐ．１−５
【特許文献１】特開２００１−１４３４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示された、サブスレッショルドリーク電流を低減するためのカットオフ回路には、次に説明するようにいくつかの問題点がある。
【０００９】
第１の問題点は、低Vt CMOS Logic部が動作したとき、電源VDD/VSSとVirtual VDD/VSS間のトランジスタのオン／オフでアクティブ／スタンバイを制御するため、このトランジスタの能力によりVirtual VDD/VSSの電源レベルが落ち込んでしまい、その結果、落ち込んだ分だけVdsが悪くなることでスピードが遅れてしまうということである（図４１）。すなわち、ブロックのスピードは必ず遅くなってしまうため、折角低閾値トランジスタでロジックを構成しても十分な能力が得られなくなってしまう。
【００１０】
第２の問題点は、第１の問題点である、Virtual電源の落込みによるスピードの遅れを最小限とするため、カットオフトランジスタのサイズを大きくする必要が出てくるが、逆にカットオフトランジスタのサイズを大きくすることで、カットオフトランジスタのゲート充放電電流が増大し、消費電流を増加させてしまうことである。更には、ゲート面積増大によるチップサイズ大の原因ともなる。また、カットオフ動作による低Vt CMOS Logic内電荷量がリセットされ、更には出力配線もリセットされてしまうため、消費電流が増加し、もともとの電流削減の効果が薄れてしまう。
【００１１】
第３の問題点は、上記のようにスタンバイから動作状態に復帰するとき、カットオフトランジスタのゲート、及び上記配線の充放電を行う必要があるが、これらの容量自体が巨大であるため、充放電するための時間が増加することである。特に、この出力信号配線の充放電電流は巨大であると同時に、カットオフ状態から動作可能状態に復帰するのに、数百ns以上の時間をとってしまい、復帰からの動作が遅れてしまい問題となる。
【００１２】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、サブスレッショルドリーク電流を低減した論理ゲートおよび論理回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明の論理ゲートは、
ソースに第１の電圧が印加され、ゲートに第１の入力信号が入力され、ドレインから第１の出力信号を出力する第１のトランジスタと、
ソースに前記第１の電圧よりも低い第２の電圧が印加され、ゲートに第２の入力信号が入力され、ドレインから第２の出力信号を出力する第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタのドレイン間に接続され、該第１のトランジスタと該第２のトランジスタを接続または切り離す接続切換部と、
を有する構成である。
【００１４】
本発明では、高い電圧に接続される第１のトランジスタと低い電圧に接続される第２のトランジスタとの間が切換接続部で接続されているため、切換接続部がオフしているときは第１のトランジスタと第２のトランジスタとの接続が切れるため、第１のトランジスタを介して流れ出るサブスレッショルドリーク電流が抑制される。
【００１５】
一方、上記目的を達成するための本発明の論理回路は、
上記本発明の論理ゲートと、
前記論理ゲートと接続され、該論理ゲートから受信する前記第１の出力信号および前記第２の出力信号を波形整形して１信号を外部に出力する検知保持回路と、
を有する構成である。
【発明の効果】
【００１６】
本発明では、低閾値トランジスタの論理ゲートであっても、動作時と待機時の間のスイッチング時に発生する高電圧から低電圧への貫通電流が殆どなくなるため、高速動作が可能となる。また、低閾値トランジスタとこの低閾値トランジスタへの印加電圧との間で接続切換を行っていないため、待機時から動作時への切換の際、トランジスタに印加電圧が一時的に低下するのを抑制し、論理ゲートの高速動作が可能となる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
本実施形態の論理ゲートおよび論理回路について説明する。
【００１８】
図１は本実施形態によるカットオフ回路の全体構成を示す図である。カットオフ回路は、カットオフロジック回路１０１と、カットオフロジック回路１０１からの信号を受けその結果を出力する高速遷移レシーバー＆カットオフ時データ保持回路（以下では、「高速遷移検知保持回路」と称する）１００とを有する構成である。
【００１９】
カットオフロジック回路１０１に用いられる論理ゲートの基本的な構成について説明する。図１には、カットオフロジック回路１０１には３段の論理ゲートが設けられている。
【００２０】
図２は本実施形態における論理ゲートの一構成例を示した回路図である。図２に示す論理ゲートはインバータである。
【００２１】
図２に示すインバータは、ソースが電源VDDに接続されたPMOSトランジスタMP1と、ソースが電源VSSに接続されたNMOSトランジスタMN1と、PMOSトランジスタMP1のドレインおよびNMOSトランジスタMN1のドレインの間に直列に接続されたNMOSトランジスタMN0、MN2と、PMOSトランジスタMP1のドレインおよびNMOSトランジスタMN1のドレインの間に直列に接続されたPMOSトランジスタMP0、MP2とを有する構成である。なお、符号のMNはNMOSトランジスタを示し、MPはPMOSトランジスタを示す。以下では、トランジスタがＰ型であるかＮ型であるかを省略し、単にトランジスタと称する。
【００２２】
トランジスタMP1とトランジスタMN2のゲートには信号NF-Iが入力され、トランジスタMP2とトランジスタMN1のゲートには信号NR-Iが入力される。トランジスタMP1のドレインから信号NR-0が出力され、トランジスタMN1のドレインから信号NF-0が出力される。
【００２３】
インバータを動作させるか（アクティブ）、待機させるか（スタンバイ）を制御するための制御信号ACT、/ACTのそれぞれがトランジスタMN0とトランジスタMP0のそれぞれのゲートに入力される。インバータを動作させるとき、制御信号ACTのレベルはハイであり、制御信号/ACTのレベルはローである。一方、インバータを待機させるとき、制御信号ACTはローであり、制御信号/ACTはハイである。これらの制御信号が入力されることで、トランジスタMN0とトランジスタMP0は、動作時にオンし、待機時にオフする。
【００２４】
そして、図２に示すインバータでは、サブスレッショルドリーク電流をカットオフするために次のような対策を行っている。図中トランジスタのゲート端子付近にＨと書いてあるものは、閾値が高く、Vgs=0Vのときに完全にオフするトランジスタを示す。ゲート端子付近にＬと書いてあるものは、閾値が低く、Vgs=0Vであってもサブスレッショルド電流が流れてしまい完全にオフできないトランジスタを示す。一方、ゲート端子付近にＨ及びＬのいずれも書いてないトランジスタは、そのどちらであっても問題ないものである。図２に示すように、トランジスタMP1およびトランジスタMN1は低閾値トランジスタであり、トランジスタMP0およびトランジスタMN0は高閾値トランジスタである。また、トランジスタMP2およびトランジスタMN2は高閾値と低閾値のいずれの閾値でもよいトランジスタである。
【００２５】
高閾値トランジスタMP0、MN0は、図２に示すインバータのスタンバイ時には低閾値トランジスタMP1と低閾値トランジスタMN1との接続を切り離し、アクティブ時には低閾値トランジスタMP1と低閾値トランジスタMN1とを接続する接続切換部となる。上述のように切り換えることで、インバータがスタンバイ時にはサブスレショルドリーク電流が従来よりも低減し、アクティブ時には低電圧で論理ゲートが動作する。
【００２６】
次に、図２に示した論理ゲートの動作について説明する。
【００２７】
入力信号NR-IはRise側高速遷移信号であり、NF-IはFall側高速遷移信号である。低閾値トランジスタMN1は、ゲートに入力信号NR-Iが入力され、ソースが電源VSSと接続され、ドレインから出力信号NF-Oを出力する。また、低閾値トランジスタMP1は、ゲートに入力信号NF-Iが入力され、ソースが電源VDDと接続され、ドレインから出力信号NR-Oを出力する。出力信号NF-Oの出力される配線と出力信号NR-Oが出力される配線の間には、スタンバイ時サブスレッショルド電流をカットオフする高閾値トランジスタMN0、MP0が並列に接続されている。また、トランジスタMP2が高閾値トランジスタNP0と直列に接続され、トランジスタMP2のゲートには入力信号NR-Iが入力される。トランジスタMN2が高閾値トランジスタMN0と直列に接続され、トランジスタMN0のゲートには入力信号NF-Iが入力される。
【００２８】
入力信号NR-Iは、ローからハイには高速に遷移し、ハイからローには低速に遷移するような信号である。入力信号NF-Iはハイからローには高速に遷移し、ローからハイには低速に遷移するような信号である。例えば、入力信号NR-Iがローからハイに高速遷移するとき、入力信号NF-Iはローであるため、トランジスタMN2はオフしている。そして、低閾値トランジスタMN1がオンするのと同時にトランジスタMP2がオフする、また、高閾値トランジスタMN0、MP0が高閾値かつ低能力のトランジスタで構成されているため、ノードの出力信号NF-OからVDD側電源が見えにくい構成となっている。すなわち、入力信号NR-Iがローからハイに遷移すると、出力信号NF-Oは高速にハイからローに遷移する。その後、入力信号NF-Iがローからハイに遷移すると、低閾値トランジスタMP1がオフしトランジスタMN2がオンする。そのため、出力信号NR-Oは高抵抗となる高閾値トランジスタMN0、MP0を介し低速にハイからローに遷移する。更に、入力信号NR-Iの出力負荷は配線分と低閾値トランジスタMN1、トランジスタMP2のゲート容量負荷となるが、トランジスタMP2のゲートサイズは上記のように通常インバータ構成のPMOSサイズより小さく設定するため、ゲート容量が少なくなる。すなわち、信号の負荷が軽いため、高速動作が可能となる。
【００２９】
カットオフロジック回路１０１には、３段のインバータが設けられ、図２に示したインバータが中段と後段の２段に設けられている。そして、入力の初段には本実施形態の他の回路例であるインバータが設けられている。なお、このインバータの構成については後述する。カットオフロジック回路１０１は、上述のインバータから高速遷移信号と低速遷移信号の２信号を出力する。
【００３０】
次に、図１に示した高速遷移検知保持回路１００の構成について説明する。
【００３１】
上述したように、カットオフロジック回路１０１から出力される信号は上記のように高速遷移信号と低速遷移信号の２信号となるため、この信号を回路外に出力するためには１信号にまとめる必要がある。信号をまとめる回路が図１に示した高速遷移検知保持回路１００である。高速遷移検知保持回路１００は、上記２信号を受信する高速遷移検知（レシーバー）部１０２と、まとめた１信号を外部に出力する高速遷移出力部１０３と、データを一時的に保持するカットオフ時データ保持部１０４とを有する構成である。各部の構成について説明する。
【００３２】
高速遷移検知部１０２は、電源VDDと電源VSSの間に、電源VDD側から電源VSS側にトランジスタMP12、MP9、MP8、MN8、MN9、MN12が順に直列に接続されている。トランジスタMP8とトランジスタMN9のゲートには、カットオフロジック回路１０１からの信号OUTRが入力される。トランジスタMP9とトランジスタMN8のゲートには、カットオフロジック回路１０１からの信号OUTFが入力される。トランジスタMP12のゲートには制御信号/ACTが入力され、トランジスタMN12のゲートには制御信号ACTが入力される。
【００３３】
カットオフ時データ保持部１０４は、電源VDDと電源VSSの間にトランジスタMP13、MP11、MN11、MN13が順に直列に接続されている。また、トランジスタMP13とトランジスタMN13のドレイン間にトランジスタMP12とトランジスタMN12が順に直列に接続されている。また、トランジスタMP13とトランジスタMN13のドレイン間にトランジスタMP10とトランジスタMN10が順に直列に接続されている。トランジスタMP10のゲートには信号OUTRが入力され、トランジスタMN10のゲートには信号OUTFが入力される。トランジスタMP11、MN11のゲートには、トランジスタMP10、MN10のドレインの電位が入力される。トランジスタMP12、MN12のゲートにはトランジスタMP11、MN11のドレインの電位が入力される。トランジスタMP11、MN11のドレインの電位がNS信号となって、高速遷移出力部１０３に送出される。なお、トランジスタMP13のゲートには制御信号ACTが入力され、トランジスタMN13のゲートには制御信号/ACTが入力される。
【００３４】
高速遷移出力部１０３は、信号OUTRまたはOUTFを出力する切り換えゲートとなるトランスファゲートTG1、TG2と、信号NSを反転させてトランスファゲートTG1、TG2に出力するインバータINV1とを有する。高速遷移出力部１０３は、信号NSがハイのときにトランスファゲートTG2をオンさせて信号OUTRを信号OUTとして外部に送出し、信号NSがローのときにトランスファゲートTG1をオンさせて信号OUTFを信号OUTとして外部に送出する。
【００３５】
次に、高速遷移検知保持回路１０３の動作を簡単に説明する。
【００３６】
高速遷移検知部１０２に入力される入力信号OUTR/Fが共にローのとき、高速遷移出力部１０３は出力信号OUTにローを出力する。また、出力信号OUTRがローからハイに遷移すると、出力信号OUTを高速にローからハイに遷移させる。高速遷移出力部１０３のトランスファゲートTG1とTG2は、高速遷移検知部１０２からの出力信号NSで制御され、入力信号OUTRがローからハイに遷移するときにはTG2をオン、TG1をオフさせるような制御を行う。Rise時低速遷移側信号OUTFがローからハイに遷移すると、トランスファゲートTG1、TG2は切り替わり、入力信号OUTFがハイからローに切り替わる信号を受ける準備に入る。
【００３７】
カットオフ時データ保持部１０４はスタンバイ（カットオフ）時の出力データを保持する。カットオフ時データ保持部１０４の動作の詳細は後述し、ここでは簡単に説明する。カットオフ時、制御信号ACTがロー（/ACTがハイ）となり、カットオフロジック回路１０１の出力信号OUTRは入力レベルINにかかわらず、しだいにハイに遷移し、出力信号OUTFはしだいにローに遷移していく。すなわち、カットオフトランジスタMN5、MP5が完全にオフしており、MN6、MP6がサブスレッショルドリーク電流を流し続けるため、出力信号OUTRは電源レベルに遷移することになる。その結果、この出力信号OUTRがハイ、出力信号OUTFがローになった状態では最終出力信号OUTが不定となってしまう。しかし、カットオフ時データ保持部１０４はACTがローになる前の出力信号OUTの出力データの状態を保持することで、出力信号OUTを安定化する。
【００３８】
次に、本実施形態のカットオフロジック回路１０１に用いられる論理ゲートについて、Type AからType Hまでの８つのタイプを図３から図２３を用いて説明する。以下では、本実施形態のNAND、NOR、インバータの論理ゲートのそれぞれをカットオフNAND、カットオフNOR、カットオフインバータとそれぞれ称する。これらの論理ゲートを総称してカットオフロジックと称する。
【００３９】
なお、図３以降に示す信号の意味は以下の通りである。NR-Iはインバータに入力されるRise側高速遷移入力信号であり、NF-Iはインバータに入力されるFall側高速遷移入力信号である。NRA-I、NFA-I、NRB-I、NFB-Iはそれぞれ、NAND又はNORに入力される４信号である。NRA-IとNFA-Iは一方の前段のカットオフロジックからの出力信号であり、NRB-IとNFB-Iはもう一方の前段のカットオフロジックからの出力信号である。また、NAND、NORの入力信号がNA-I、NB-Iとなっているのは、前段がカットオフロジックでない信号である。すなわち、この場合の入力信号は、アクセスパスでないため、高閾値トランジスタでカットオフロジック回路を使用しないで構成されたロジックからの入力信号であるか、又は、カットオフロジック回路からの出力を高速遷移検知部１０２で１つの信号に合成した信号であることを示す。出力信号は、全てのロジックにおいて、NR-O、NF-Oとなる。上述したように、NR-OはRise側高速遷移出力信号となり、NF-OはFall側高速遷移出力信号となる。また、カットオフ制御信号として「ACT」及び「/ACT」で制御を行う。通常動作時（アクティブ時）は制御信号ACTがハイであり、制御信号/ACTがローである。カットオフ時（スタンバイ時、待機時）は、ACTがローであり、/ACTがハイである。また、各論理ゲートの回路構成図の上に論理ゲート記号を表記する。
【００４０】
Type Aのカットオフロジックの構成を図３から図５に示す。
【００４１】
図３はカットオフNANDの一構成例を示す回路図である。
【００４２】
図３に示すカットオフNANDは、ソースが電源VDDに接続された２つの低閾値トランジスタMP1、MP2と、ソースが電源VSSに接続された低閾値トランジスタMN2と、ソースが低閾値トランジスタMN2のドレインに接続された低閾値トランジスタMN1と、低閾値トランジスタMP1、MP2と低閾値トランジスタMN1のドレイン間に接続された接続切換部とを有する。接続切換部には、低閾値トランジスタMP1、MP2のドレインから低閾値トランジスタMN1のドレインの間に高閾値トランジスタMN0と、トランジスタMN4、MN3が順に直列に接続されている。また、低閾値トランジスタMP1、MP2のドレインから低閾値トランジスタMN1のドレインの間に高閾値トランジスタMP0と、トランジスタMP3が順に直列に接続されている。そして、トランジスタMP3に並列にトランジスタMP4が接続されている。
【００４３】
低閾値トランジスタMP1およびトランジスタMN3のゲートには信号NFA-Iが入力され、低閾値トランジスタMP2およびトランジスタMN4のゲートには信号NFB-Iが入力される。また、低閾値トランジスタMN1およびトランジスタMP3のゲートには信号NRA-Iが入力され、低閾値トランジスタMN2およびトランジスタMP4のゲートには信号NRB-Iが入力される。高閾値トランジスタMN0のゲートには制御信号ACTが入力され、高閾値トランジスタMP0のゲートには制御信号/ACTが入力される。そして、低閾値トランジスタMP1、MP2のドレインの電位が出力信号NR-Oとなり、低閾値トランジスタMN1のドレインの電位が出力信号NF-Oとなる。
【００４４】
図３に示したカットオフNANDの動作について説明する。
【００４５】
図３に示すNANDは、Rise側高速遷移入力信号NRA-I、NRB-Iの両信号がハイに遷移すると高速遷移出力信号NF-Oをローにする。また、Fall側高速遷移入力信号NFA-I、NFB-Iのどちらか一方がローに遷移すると高速遷移出力信号NR-Oをハイに遷移させる。トランジスタMN3、MN4、MP3、MP4は、NF-OとNR-Oの信号線間に接続され、低閾値トランジスタMN1、MN2のゲートがハイのとき、又は低閾値トランジスタMP1若しくはMP2のゲートがローのとき、NF-OとNR-Oの信号線間をオフするように動作する。すなわち、低閾値トランジスタMN1、MN2がオンしているとき、トランジスタMP3とMP4はオフし、低閾値トランジスタMP1又はMP2がオンしているときには、それに対応してトランジスタMN3又はMN4がオフするように接続されている。また、高閾値トランジスタMP0、MN0は図２のインバータタイプのところで説明したように、動作時はオンし、カットオフ時はオフすることで、サブスレッショルドリーク電流を遮断する。
【００４６】
図４はカットオフNORの一構成例を示す回路図である。
【００４７】
図４に示すカットオフNORは、ソースが電源VDDに接続された低閾値トランジスタMP2と、ソースが低閾値トランジスタMP2のドレインに接続された低閾値トランジスタMP1と、ソースが電源VSSに接続された２つの低閾値トランジスタMN1、MN2と、低閾値トランジスタMP1と低閾値トランジスタMN1、MN2のドレイン間に接続された接続切換部とを有する。接続切換部には、低閾値トランジスタMP1のドレインから低閾値トランジスタMN1、MN2のドレインの間に高閾値トランジスタMP0と、トランジスタMP4、MP3が順に直列に接続されている。また、低閾値トランジスタMP1のドレインから低閾値トランジスタMN1、MN2のドレインの間に高閾値トランジスタMN0と、トランジスタMN4が順に直列に接続されている。そして、トランジスタMN4に並列にトランジスタMN3が接続されている。
【００４８】
各トランジスタのゲートに入力される信号は、図３で説明したカットオフNANDと同様である。そして、低閾値トランジスタMP1のドレインの電位が出力信号NR-Oとなり、低閾値トランジスタMN1、MN2のドレインの電位が出力信号NF-Oとなる。
【００４９】
図４に示したカットオフNORの動作について説明する。
【００５０】
図４に示すカットオフNORは、Rise側高速遷移入力信号NRA--I、NRB-Iのどちらか一方がハイに遷移すると、図３に示したカットオフNANDと同様に高速遷移出力信号NF-Oをローにする。また、Fall側高速遷移入力信号NFA-I、NFB-Iの両信号がローに遷移すると高速遷移出力信号NR-Oをハイに遷移させる。カットオフNORでは、低閾値トランジスタMN1、MN2のそれぞれは、ソースに電源VSSが印加され、ドレインからFall側の高速遷移出力NF-Oが出力され、ゲートにRise側高速遷移入力信号NRA-I及びNRB-Iがそれぞれ入力される。また、低閾値トランジスタMP2は、ソースに電源VDDが印加され、ドレインは低閾値トランジスタMP1のソースと同電位である。低閾値トランジスタMP1のドレインからRise側の高速遷移出力信号NR-Oが出力される。そして、低閾値トランジスタMP1、MP2のゲートにFall側高速遷移入力信号NFA-I及びNFB-Iが入力される。トランジスタMN3、MN4、MP3、MP4は、NF-OとNR-Oの信号線間に接続されているため、低閾値トランジスタMN1若しくはMN2のゲートがハイのとき、又は低閾値トランジスタMP1、MP2のゲートがローのとき、NF-OとNR-Oの信号線間をオフするように動作する。すなわち、低閾値トランジスタMN1又はMN2がオンのとき、それに対応してトランジスタMP3又はMP4はオフし、低閾値トランジスタMP1、MP2がオンしているときには、トランジスタMN3、MN4がオフするように接続されている。高閾値トランジスタMN0、MP0については、図３に示したカットオフNANDの場合と同様の動作をする。
【００５１】
図５はカットオフインバータの一構成例を示す回路図である。なお、図５に示すカットオフインバータは図２で示した回路と同じものであり、図２の説明で構成および動作の説明をしているため、ここでは詳細な説明を省略する。
【００５２】
次に、Type Bのカットオフロジックについて説明する。図６から図８はType Bのカットオフロジックの構成を示す図である。
【００５３】
Type Bのカットオフロジックは、Type Aのカットオフロジックから、制御信号ACT、/ACTによるカットオフトランジスタとなる高閾値トランジスタMN0、MP0を削除していることを特徴とする。以下、各カットオフロジックの構成について簡単に説明する。
【００５４】
図６に示すカットオフNANDでは、図３に示したカットオフNANDから高閾値トランジスタMP0、MN0を取り除き、トランジスタMP3、MP4、MN3、MN4を高閾値トランジスタにした構成である。トランジスタMP3、MP4、MN3、MN4が接続切換部となる。
【００５５】
図７に示すカットオフNORでは、図４に示したカットオフNORから高閾値トランジスタMP0、MN0を取り除き、トランジスタMP3、MP4、MN3、MN4を高閾値トランジスタにした構成である。トランジスタMP3、MP4、MN3、MN4が接続切換部となる。
【００５６】
図８に示すカットオフインバータでは、図５に示したカットオフインバータから高閾値トランジスタMP0、MN0を取り除き、トランジスタMP2、MN2を高閾値トランジスタにした構成である。トランジスタMP2、MN2が接続切換部となる。
【００５７】
なお、その他の構成については、Type Aと同様であるため、その詳細な説明を省略する。また、動作もType Aと同様となるため、ここでは、Type Bを代表して図８に示すカットオフインバータについて動作を簡単に説明する。
【００５８】
図８に示すカットオフインバータは、カットオフ時においては、サブスレッショルドリーク電流、又は後述のリセット信号により、高速遷移出力信号NR-Oはハイに引き抜かれ、高速遷移出力信号NF-Oはローに引き抜かれる。その結果、次段の入力においては、Rise側高速遷移入力信号NR-Iとしてハイが入力され、Fall側高速遷移入力信号NF-Iとしてローが入力される。従って、低閾値トランジスタMN1、MP1はオンし、高閾値トランジスタMN2、MP2はオフする。MN2、MP2を高閾値トランジスタとすることで、サブスレッショルドリーク電流は発生しなくなる。そのため、制御信号ACTによるカットオフトランジスタを設ける必要がない。
【００５９】
次に、Type Cのカットオフロジックについて説明する。図９から図１１はType Cのカットオフロジックの構成を示す図である。
【００６０】
Type Cのカットオフロジックは、Type Aのカットオフロジックに対して、入力信号にRise側高速遷移とFall側高速遷移の区別がない場合に適用されることを特徴とする。以下、各カットオフロジックの構成について簡単に説明する。
【００６１】
図９はカットオフNANDの一構成例を示す回路図である。図９に示すカットオフNANDは、図３に示したカットオフNANDにおいて、接続切換部として、低閾値トランジスタMP1、MP2と低閾値トランジスタMN1のドレイン間に接続された高閾値トランジスタMN0と、高閾値トランジスタMN0に並列に接続された高閾値トランジスタMP0とを有する構成である。低閾値トランジスタMP1および低閾値トランジスタMN1のゲートには信号NA-Iが入力され、低閾値トランジスタMP2および低閾値トランジスタMN2のゲートには信号NB-Iが入力される。
【００６２】
図１０はカットオフNORの一構成例を示す回路図である。図１０に示すカットオフNORは、図４に示したカットオフNORにおいて、接続切換部として、低閾値トランジスタMP1と低閾値トランジスタMN1、MN2のドレイン間に接続された高閾値トランジスタMP0と、高閾値トランジスタMP0に並列に接続された高閾値トランジスタMN0とを有する構成である。各トランジスタのゲートに入力される信号は、図９に示したカットNANDと同様である。
【００６３】
図１１はカットオフインバータの一構成例を示す回路図である。
【００６４】
図１１に示すカットオフインバータは、図５に示したカットオフインバータにおいて、接続切換部として、低閾値トランジスタMP1と低閾値トランジスタMN1のドレイン間に接続された高閾値トランジスタMP0と、高閾値トランジスタMP0に並列に接続された高閾値トランジスタMN0とを有する構成である。低閾値トランジスタMP1、MN1のゲートに信号N-Iが入力される。
【００６５】
なお、Type Cのカットオフロジックの動作はType Aと同様であるため、その詳細な説明を省略する。
【００６６】
Type Cのカットオフロジックは、図１に示したように、カットオフロジック回路１０１等のロジックの初段、および、後述するRise側高速遷移信号とFall側高速遷移信号の合成信号であるRise/Fallともに高速遷移する信号を受けるロジック等に適応可能である。
【００６７】
次に、Type Dのカットオフロジックについて説明する。図１２から図１４はType Dのカットオフロジックの構成を示す図である。
【００６８】
Type Dのカットオフロジックは、Type Aに示した構成において高速遷移出力信号NF-O、NR-Oをカットオフに入ったとき、強制的にそれぞれ電源VSS、VDDに引き抜くロジックを追加したものである。以下に各カットオフロジックについて簡単に説明する。
【００６９】
図１２はカットオフNANDの一構成例を示す回路図である。図１２に示すカットオフNANDは、図３に示したカットオフNANDにおいて、ソースが電源VDDに接続され、低閾値トランジスタMP2と並列に接続されたトランジスタMP5と、ソースが電源VSSに接続され、低閾値トランジスタMN1、MN2と並列に接続されたトランジスタMN5とを有する構成である。トランジスタMN5のゲートには制御信号/ACTが入力され、トランジスタMP5のゲートには制御信号ACTが入力される。
【００７０】
図１３はカットオフNORの一構成例を示す回路図である。図１３に示すカットオフNORは、図４に示したカットオフNORにおいて、ソースが電源VDDに接続され、低閾値トランジスタMP1、MP2と並列に接続されたトランジスタMP5と、ソースが電源VSSに接続され、低閾値トランジスタMN2と並列に接続されたトランジスタMN5とを有する構成である。トランジスタMN5のゲートには制御信号/ACTが入力され、トランジスタMP5のゲートには制御信号ACTが入力される。
【００７１】
図１４はカットオフインバータの一構成例を示す回路図である。図１４に示すカットオフインバータは、図５に示したカットオフインバータにおいて、ソースが電源VDDに接続され、低閾値トランジスタMP1と並列に接続されたトランジスタMP5と、ソースが電源VSSに接続され、低閾値トランジスタMN1と並列に接続されたトランジスタMN5とを有する構成である。トランジスタMN5のゲートには制御信号/ACTが入力され、トランジスタMP5のゲートには制御信号ACTが入力される。
【００７２】
なお、Type Dのカットオフロジックの動作はType Aと同様であるため、その詳細な説明を省略する。
【００７３】
Type Dのカットオフロジックは、カットオフに遷移したとき、サブスレッショルドリーク電流により高速遷移出力信号NF-O及びNR-Oのそれぞれをロー及びハイのそれぞれに引き抜くのではなく、カットオフ信号でリセットするため、次段の受けのトランジスタゲートが中間電位に留まることはなく、高速にオン又はオフの状態にすることができる。
【００７４】
次に、Type Eのカットオフロジックについて説明する。図１５から図１７はType Eのカットオフロジックの構成を示す図である。
【００７５】
Type Eのカットオフロジックは、Type Cのカットオフロジックに対して、カットオフ時、高速遷移出力信号NF-O、NR-Oのそれぞれを制御信号ACT、/ACTにより強制的にVSS及びVDDのそれぞれにリセットする構成である。以下に各構成について簡単に説明する。
【００７６】
図１５はカットオフNANDの一構成例を示す回路図である。図１５に示すカットオフNANDは、図９に示したカットオフNANDにおいて、ソースが電源VDDに接続され、低閾値トランジスタMP2と並列に接続されたトランジスタMP5と、ソースが電源VSSに接続され、低閾値トランジスタMN1、MN2と並列に接続されたトランジスタMN5とを有する構成である。トランジスタMN5のゲートには制御信号/ACTが入力され、トランジスタMP5のゲートには制御信号ACTが入力される。
【００７７】
図１６はカットオフNORの一構成例を示す回路図である。図１６に示すカットオフNORは、図１０に示したカットオフNORにおいて、ソースが電源VDDに接続され、低閾値トランジスタMP1、MP2と並列に接続されたトランジスタMP5と、ソースが電源VSSに接続され、低閾値トランジスタMN2と並列に接続されたトランジスタMN5とを有する構成である。トランジスタMN5のゲートには制御信号/ACTが入力され、トランジスタMP5のゲートには制御信号ACTが入力される。
【００７８】
図１７はカットオフインバータの一構成例を示す回路図である。図１７に示すカットオフインバータは、図１１に示したカットオフインバータにおいて、ソースが電源VDDに接続され、低閾値トランジスタMP1と並列に接続されたトランジスタMP5と、ソースが電源VSSに接続され、低閾値トランジスタMN1と並列に接続されたトランジスタMN5とを有する構成である。トランジスタMN5のゲートには制御信号/ACTが入力され、トランジスタMP5のゲートには制御信号ACTが入力される。
【００７９】
なお、Type Eのカットオフロジックの基本的な動作はType Cと同様であるため、その詳細な説明を省略する。
【００８０】
本タイプは、Type Cと同様にカットオフロジックの初段ゲート等に適応可能である。出力信号が高速にリセット状態になるため、次段以降のカットオフロジックには、制御信号ACTによるカットオフロジックを削除したType Bを組み合わせることが可能となる。
【００８１】
次に、Type Fのカットオフロジックについて説明する。図１８および図１９はType Fのカットオフロジックの構成を示す図である。
【００８２】
Type Fのカットオフロジックは、Type Aの構成に対して、図１８および図１９の論理記号に示すように、NANDに入力される２つの入力信号のうち一方の入力信号にはRise側高速遷移とFall側高速遷移があるが、他方の入力信号にはないタイプである。
【００８３】
図１８に示すカットオフNANDは、図３に示したカットオフNANDにおいて、トランジスタMN4を取り除き、低閾値トランジスタMP2、トランジスタMP4および低閾値トランジスタMN2のゲートに信号NB-Iが入力されるようにした構成である。
【００８４】
図１９に示すカットオフNORは、図４に示したカットオフNORにおいて、トランジスタMP4を取り除き、低閾値トランジスタMP2、トランジスタMN4および低閾値トランジスタMN2のゲートに信号NB-Iが入力されるようにした構成である。なお、基本的な動作についてはType Aと同様なためその詳細な説明を省略する。
【００８５】
このRise側高速遷移とFall側高速遷移がない入力信号NB-Iが非アクセスパスなどの高閾値ロジックからの信号などである場合等に、本タイプを適応できる。
【００８６】
続いて、Type Gのカットオフロジックについて説明する。図２０および図２１はType Gのカットオフロジックの構成を示す図である。本タイプは、Type Fの構成から制御信号ACTによるカットオフロジックを削除したものである。
【００８７】
図２０に示すカットオフNANDは、図６に示したカットオフNANDにおいて、トランジスタMN4を取り除き、低閾値トランジスタMP2、トランジスタMP4および低閾値トランジスタMN2のゲートに信号NB-Iが入力されるようにした構成である。
【００８８】
図２１に示すカットオフNORは、図７に示したカットオフNORにおいて、トランジスタMP4を取り除き、低閾値トランジスタMP2、トランジスタMN4および低閾値トランジスタMN2のゲートに信号NB-Iが入力されるようにした構成である。なお、基本的な動作についてはType Fと同様なためその詳細な説明を省略する。
【００８９】
さらに、Type Hのカットオフロジックについて説明する。図２２および図２３はType Hのカットオフロジックの構成を示す図である。
【００９０】
図２２に示すカットオフNANDは、図２０に示したカットオフNANDにおいて、低閾値トランジスタMN2と並列に接続されるトランジスタMN4を設けた構成である。トランジスタMN4のゲートには制御信号/ACTが入力される。
【００９１】
図２３に示すカットオフNORは、図２１に示したカットオフNORにおいて、低閾値トランジスタMP2と並列に接続されるトランジスタMP4を設けた構成である。トランジスタMP4のゲートには制御信号ACTが入力される。
【００９２】
Type Gの構成の非高速遷移ロジック入力NB-Iがカットオフ時ハイになるかローになるかが動作によって異なり、低閾値トランジスタMN2がオフすることがある。この場合、サブスレッショルドリーク電流により、高速遷移出力信号NF-OをVSSにリセットすることが可能となるが、時間がかかり、次段のロジックの構成により、貫通電流を発生させてしまう可能性がある。
【００９３】
この問題に対して、図２２に示すカットオフNANDで説明すると、本タイプでは、低閾値トランジスタMN2と平行にトランジスタMN4を追加し、制御信号ACT(/ACT)により強制的に高速遷移出力信号NF-Oを引き抜くので、この貫通電流の発生を防ぐことができる。
【００９４】
次に、高速遷移検知保持回路１００の構成について説明する。図２４から図２６は高速遷移検知保持回路の構成例を示す回路図である。なお、符号２８０２、２９０２、３００２の示す構成は図１に示した高速遷移検知部１０２に相当する。同様に、符号２８０４、２９０４、３００４の示す構成はカットオフ時データ保持部１０４に相当し、符号２８０３、２９０３、３００３の示す構成は高速遷移出力部１０３に相当する。また、図２４については、図１で説明したので、詳細な説明を省略する。
【００９５】
図２５に示す高速遷移検知保持回路は、図１に示した高速遷移検知保持回路１００の高速遷移検知部１０２と高速遷移出力部１０３が同等の構成である。図２５に示すように、カットオフ時データ保持部２９０４は、カットオフ開始時に高速遷移検知部２９０２からの出力の反転信号を保持するインバータINV3、INV4と、高速遷移検知部２９０２とインバータINV3の出力を切り換えるためのトランスファーゲートTG3、TG4とを有する。動作時は、トランスファーゲートTG3がオンして高速遷移検知部２９０２からの出力が高速遷移出力部２９０３に信号NSとして入力される。待機時は、トランスファーゲートTG4がオンしてインバータINV3からの出力が高速遷移出力部２９０３に信号NSとして入力される。
【００９６】
図２６に示す高速遷移検知保持回路は、図２５に示した高速遷移検知保持回路の高速遷移検知部２９０２と高速遷移出力部３００４が同等の構成である。図２６に示すように、高速遷移出力部３００３は、電源VDDと電源VSS間に直列に接続されたトランジスタMP17、MP16、MN16、MN17と、トランジスタMP17と並列に接続されたトランジスタMP15と、トランジスタMP17と並列に接続されたトランジスタMN15とを有する。トランジスタMP17、MN17のゲートにカットオフ時データ保持部３００４からの出力信号が入力される。トランジスタMP16、MN15のゲートには入力信号NF-Iが入力され、トランジスタMP15、MN16のゲートには入力信号NR-Iが入力される。そして、トランジスタMP16、MN16のドレインの電位が信号N-Oとして出力される。
【００９７】
次に、高速遷移検知保持回路の動作について説明する。ここでは、図２４から２６の構成例のうち図２４の構成の符号を用いるものとする。図２５および図２６の場合についても特に断らない限り同様な動作となるため、その詳細な説明を省略する。
【００９８】
カットオフロジックから出力されるRise側高速遷移信号とFall側高速遷移信号のそれぞれは、図２４に示すNR-I及びNF-Iのそれぞれに入力される。高速遷移検知部２８０２は、Rise側高速遷移信号NR-I、Fall側高速遷移信号NF-Iが共にハイの場合にローを出力し、これらの入力信号が共にローの場合にハイを出力し、それ以外の場合にHi-Zを出力する。
【００９９】
高速遷移出力部２８０３は、高速遷移検知部２８０２から出力を受けると、高速側遷移信号のみをN-Oに出力し、高速遷移側が遷移完了すると、逆側のパスを出力するように切り替わる。高速遷移出力部２８０３は、入力データNR-I/NF-Iと同相データN-Oを出力する。なお、図２５に示した高速遷移出力部２９０３も入力データNR-I/NF-Iと同相データN-Oを出力するが、図２６に示した高速遷移出力部３００３は逆相データを出力する。
【０１００】
カットオフ時データ保持部２８０４は、動作時（ACT=ハイ、/ACT=ハイ）では本部分はHi-Z出力となるが、カットオフ時（ACT=ロー、/ACT=ハイ）には高速遷移側出力回路の選択を逆に切り替える。すなわち、カットオフ時においては、NR-Iはハイに遷移し、NF-Iはローに遷移してしまうため、カットオフ時データ保持部２８０４がないと制御信号NSの信号線との接点はHi-Zとなり、N-Oに不定を出力指定する。また、制御信号NSが動作状態を保持していると、入力データがサブスレッショルドリーク電流により変化してしまい、出力に逆データを出力してしまう。これを防ぐために、カットオフ時のみ入力信号を逆に入れ替えて出力するように切り替える。
【０１０１】
次に、図１に示した論理回路の動作を説明する。
【０１０２】
図２７は図１に示した論理回路のタイミングチャート図である。図１に示したように、カットオフロジック回路１０１に３段のインバータを適用する。３段のインバータの初段を図１１に示したインバータとし、中段および後段を図５に示したインバータとする。また、高速遷移検知保持回路１００に図２４に示した回路を適用する。
【０１０３】
図１に示したように、入力信号INが低閾値トランジスタMN1、MP1のゲートに入力される。入力信号がローからハイに遷移すると、低閾値トランジスタMN1をオン、MP1をオフさせる。低閾値トランジスタMN1のオンを受け、出力信号NF1は高速にハイからローに遷移するが、出力信号NR1は高抵抗である高閾値トランジスタMN0とMP0を経由してハイからローに遷移する。これら出力信号NF1、NR1が次段のカットオフインバータに入力される。出力信号NF1が低閾値トランジスタMP3及びトランジスタMN4に入力され、MP3をオンさせ、MN4をオフさせる。このとき、出力信号NR1はまだハイのままであるため、トランジスタMP4はオフし、低閾値トランジスタMN3はオンしている。従って低閾値トランジスタMP3のオンにより出力信号NR2は高速にハイになる。その後、出力信号NR1がハイからローに遷移し、低閾値トランジスタMN3がオフし、トランジスタMP4がオンする。MP4のオンにより出力信号NR2とNF2の信号線が接続するが、高閾値トランジスタMP2、MN2とトランジスタMP4の高抵抗により出力信号NF2は低速にローからハイに遷移する。
【０１０４】
高速にローからハイに遷移した出力信号NR2を低閾値トランジスタMN6、トランジスタMP7が受け、低閾値トランジスタMN6はオンし、トランジスタMP7はオフする。また、このとき出力信号NF2はローであるため、トランジスタMN7はオフしている。従って低閾値トランジスタMN6のオンにより出力信号OUTFは高速にハイからローに遷移する。その後、出力信号NF2のローからハイへの遷移により低閾値トランジスタMP6はオフし、トランジスタMN7はオンするため、OUTFとOUTRの信号線間がショートする。しかしながら、トランジスタMP7と高閾値トランジスタMN5、MP5の高抵抗により出力信号OUTRは低速にハイからローに遷移する。
【０１０５】
出力信号OUTF、OUTRがハイのときPMOSトランジスタMP8、MP9はオフし、NMOSトランジスタMN8、MN9はオンするため、トランスファゲートTG1はオンし、TG2はオフしている。従って、OUTFがハイからローに遷移すると、OUTはハイからローに遷移し、出力OUTBはローからハイに遷移する。OUTFがローに遷移後、OUTRがハイからローに低速遷移すると、トランジスタMP8、MP9がオンし、トランジスタMN8、MN9がオフするため、トランスファゲートTG1がオフし、TG2がオンする。従って、OUTRとOUTがショートするが、OUTRはローであるため、OUTはローを保持し続ける。一方、入力信号INがハイからローに遷移する場合については、PMOS側とNMOS側を読み違えれば、上述のローからハイに遷移する場合と同様な動作であるため、その詳細な説明を省略する。
【０１０６】
図２７に示すように、入力信号INのローからハイ、ハイからローの動作が終了後、動作完了となり制御信号ACTがハイからロー（/ACTがローからハイ）に切り替わる（T0）。トランジスタMP12、MN12がオフし、高速遷移検知部１０２はHi-Zを出力するが、逆にカットオフ時データ保持部１０４が動作を開始する。制御信号ACTがハイからローになる直前では、OUTR、OUTFが共にハイであるため制御信号NSはローであるが、ACTがローになると、ロー信号がトランジスタMP10、MN10のゲートに入力され、トランジスタMP11、MN11で構成されたインバータを介して制御信号NSがハイになる。また、トランジスタMP11、MN11はトランジスタMP12、MN12を介してデータ保持を同時に行う。上述したように、制御信号ACTがハイの状態では制御信号NSはローでTG1をオンさせており、ハイ出力のOUTFの信号線がOUTの信号線と接続される。制御信号ACTがローになると制御信号NSはハイになり、TG2がオンし、ハイ出力のOUTRの信号線がOUTの信号線と接続される。その後、低閾値トランジスタMN1、MP3、MN6のサブスレッショルドリーク電流により、出力信号NF1はハイからローに、出力信号NR2はローからハイに、OUTFはハイからローに遷移してしまう（T1）が、OUTの信号線と接続されているOUTRの信号線はハイを保持し続けるため、出力信号OUT、OUTBはACTがロー状態のデータを保持し続ける。
【０１０７】
ACT状態への復帰（T2）では、まず、制御信号ACTがハイになることにより、高閾値トランジスタMN0、MP0と低閾値トランジスタMN1、MP1と高閾値トランジスタMN5、MP5がオンし、出力信号NF1はローからハイに、出力信号NR2はハイからローに、出力信号OUTFはローからハイに遷移する。出力信号OUTFがハイになると、トランジスタMN9、MN8はオンし、制御信号NSをハイからローに切り替える。出力信号OUTFとOUTの信号線が接続されるが、出力信号OUTFは既にハイに復帰しているため、出力信号OUTは前の状態を保持したままとなる。
【０１０８】
本実施形態では、図２８に示すように、論理回路の低閾値トランジスタに印加される電源電位の落ち込みが従来に比べて低減する。そのため、低電圧において高速な動作を可能にすることができる。
【０１０９】
従来、図４０に示したような、電源側にカットオフロジックがある方式では、低閾値ロジックを動作させた場合、図４１のように電源のレベルが大きく落ち込み、トランジスタのVdsが取れなくなるため、動作が遅くなってしまう。これに対して、本発明では、図２で説明したように、電源側は仮想電源ではないため、図４１のように電源の落込みは非常に小さくでき、Vdsを大きく取れるようになり、高速動作が可能となる。また、図２に示したように、低閾値ロジックでも、スイッチング時に発生するVDDからVSSへの貫通電流が殆どなくなるため、高速動作が可能となる。
【０１１０】
また、低電圧において低消費電流動作を可能にすることができる。従来、図４０に示した仮想電源の落込みをなくすために、仮想電源への供給トランジスタを通常大きくする必要があり、このトランジスタのゲートへの充放電電流の増加により、低電圧動作することによる電流消費効果が失われてしまう。これに対して、本発明では、図２に示したように、図４０で示した巨大なカットオフのトランジスタをMP0、MN0のようなサイズの小さなトランジスタで構成することが可能なため、消費電流の増加を低減することができる。
【０１１１】
さらに、スタンバイ時から動作時に高速に復帰できることである。従来技術では、電源をカットしてしまうため、カットされた内部のレベルが復帰するのに数百ns以上かかってしまう。これに対し、本発明では、カットオフ回路の出力部にデータ保持の機能を設け、カットオフしても出力信号レベルはカットオフ前に保持され、カットオフから復帰しても出力信号の充放電がなく、高速に復帰できる。
【０１１２】
なお、本実施形態のカットオフロジックに、NAND、NOR、インバータについての回路構成の場合で説明したが、３入力以上の多入力NANDや、NAND、NOR、インバータを組み合わせた複合論理ゲートにも適用可能である。
（第２の実施形態）
本実施形態について図面を参照して詳細に説明する。
【０１１３】
図２９、図３０、図３１のそれぞれに示す回路は、図３、図４、図５のそれぞれに示した回路のカットオフトランジスタとなるMN0、MP0の挿入位置を変更したものである。各カットオフロジックの構成について簡単に説明する。
【０１１４】
図２９に示すカットオフNANDは、図３に示したカットオフNANDにおいて、高閾値トランジスタMN0の接続先を低閾値トランジスタMP1から低閾値トランジスタMN1に変更した構成である。
【０１１５】
図３０に示すカットオフNORは、図４に示したカットオフNANDにおいて、高閾値トランジスタMN0の接続先を低閾値トランジスタMP1から低閾値トランジスタMN1に変更し、それに伴ってトランジスタの接続先を低閾値トランジスタMN1から低閾値トランジスタMP1に変更した構成である。
【０１１６】
図３１に示すカットオフインバータは、図５に示したカットオフインバータにおいて、トランジスタMN2と高閾値トランジスタMN0を入れ替えた構成である。
【０１１７】
なお、このカットオフトランジスタの位置の変更によっても、動作自体は全く変わらない。すなわち、本カットオフトランジスタMP0、MN0はRise側高速遷移出力信号NR-OとFall側高速遷移出力信号NF-Oの信号線間であればどこに挿入されていてもよい。更に、この挿入場所については、図３から図２３の全てに適応可能である。
【０１１８】
また、第１の実施形態では、カットオフトランジスタMN0、MP0としてサブスレッショルドリーク電流の無視できる高閾値トランジスタを用いていたが、MP0、MN0と更に直列に接続されたトランジスタのサブスレッショルドリーク電流の合計が無視できる値であれば、高閾値トランジスタを使わず、通常閾値トランジスタ又は低閾値トランジスタであってもなんら問題はない。以下に、具体的な実施例を用いて本実施形態の構成及び動作を説明する。なお、図中の論理記号については、第１の実施形態で説明した各カットオフロジックの回路図の上に表記された論理記号と同一のものは同様の機能を有するものとする。
【０１１９】
第２の実施形態においても第１の実施形態と同様の効果を得ることができる。
【０１２０】
次に、第１実施形態および第２実施形態のうちいずれかの論理ゲート、論理回路を用いた実施例について説明する。
【実施例１】
【０１２１】
図３２は本実施例の論理回路の構成を示すブロック図である。本実施例では、このトランジスタがカットオフ時に自然にリーク電流を発生させてしまうことで状態が遷移してしまう場合の動作で説明する。
【０１２２】
本実施例の論理回路は、入力の初段のカットオフNAND３１０１およびカットオフインバータ３１０３、３１０４と、２段目のカットオフインバータ３１０２およびカットオフNOR３１０５と、３段目のカットオフNAND３１０６と、４段目のカットオフインバータ３１０７と、カットオフインバータ３１０７の出力側に接続された高速遷移検知保持回路３１０８とを有する。本実施例では、図３から図５に示したカットオフロジックを用いる。
【０１２３】
カットオフNAND３１０１の出力信号がカットオフインバータ３１０２に入力される。カットオフインバータ３１０３、３１０４の出力信号がカットオフNOR３１０５に入力される。カットオフインバータ３１０２およびカットオフNOR３１０５の出力信号がカットオフNAND３１０６に入力される。そして、カットオフNAND３１０６の出力信号がカットオフインバータ３１０７に入力される。
【０１２４】
入力信号はA、B、C、Dの４信号であり、出力信号はABCDBの１信号である。本実施例のカットオフロジック回路では、入力信号A、B、C、Dの全てがハイのとき、出力信号ABCDBがローになるのが期待値となる。本実施例のカットオフロジック回路には、カットオフ時にサブスレッショルドリーク電流を発生するトランジスタが設けられている。なお、各構成の動作については第１の実施形態と同様であるため、その詳細な説明を省略する。第１の実施形態で説明したカットオフロジックの合成でどのようなロジックも組み上げることが可能となることを説明する。
【０１２５】
本実施例の論理回路の動作について説明する。図３３は本実施例の論理回路を動作させたときの各ノードの動作タイミングを示す図である。
【０１２６】
入力信号Aがハイになり、続けてBがハイになると、カットオフNAND３１０１の出力信号ABFBが高速でローになり、続いて出力信号ABRBが低速でローになる。これらの信号を次段のカットオフインバータ３１０２が受けると、出力信号ABRが高速でハイになり、続いて出力信号ABFがハイになる。
【０１２７】
一方、カットオフインバータ３１０３に入力される信号Cがハイになると、出力信号CFBが高速でローになり、続いて出力信号CRBがローになる。カットオフインバータ３１０３と同様に、カットオフインバータ３１０４に入力される信号Dがハイになると、出力信号DFBが高速にローになり、続いて出力信号DRBがローになる。信号CFBがローになり、その後、信号DFBがローになると、カットオフNOR３１０５の出力信号CDRが高速にハイになる。また、信号CRB、DRBが両方ともローになると、出力信号CDFが低速でハイに遷移する。
【０１２８】
次段のカットオフNAND３１０６では、入力される信号ABRとCDRのうちローからハイへの変化で遅い方の遷移を受けて、出力信号ABCDFBがハイからローに高速遷移する。また、入力される信号ABFとCDFのうちローからハイへの変化で遅い方の遷移を受けて、出力信号ABCDRBがハイからローに低速遷移する。次段のカットオフインバータ３１０７では、入力信号ABCDFBを高速に出力信号ABCDRにインバートし、入力信号ABCDRBを低速で出力信号ABCDFにインバートする。続いて、高速遷移検知保持回路３１０８は、高速遷移側である信号ABCDRと低速遷移側である信号ABCDFから信号ABCDRを信号ABCDとして出力する。
【０１２９】
入力信号A、B、C、Dのハイからローの遷移についても、上述と同様な動作により出力信号ABCDが遷移する。その後、T1でACT信号がローになり、カットオフ状態となると、各カットオフロジックの信号ABFB、CFB、DFB、ABCDFBはVDD状態で動作が完了するが、VSS側との間で発生するサブスレッショルドリーク電流により、しだいにローになろうとする。一方、信号ABR、CDR、ABCDRはVSS状態で動作が完了するが、VDD側との間で発生するサブスレッショルドリーク電流により、しだいにハイになろうとする。T2でACT信号がハイになると、サブスレッショルドリーク電流により放電した接点が順番に復帰する。まず、信号ABRBがローからハイに復帰すると、信号ABRがハイからローに復帰する。その他、放電されたノードも全て前段から順番に復帰する。
【実施例２】
【０１３０】
図３４は本実施例の論理回路の構成を示すブロック図である。実施例１との違いは、図３４に示す論理回路の入力２段目以降に図６から図８に示したカットオフロジックを用いたことである。論理構成は実施例１と全く同一となるが、ACT信号によるカットオフ制御がカットオフNAND３３０１、カットオフインバータ３３０３、３３０４の初段のみに使われているだけで、次段以降には、ACT信号は入らないという違いがある。従って、ACT信号がハイの動作時状態では実施例１と同様な動作となるため、その詳細な説明を省略する。
【０１３１】
図３５にタイミング図を示す。T1がACT信号ローによるカットオフ開始の時刻である。ACT信号がローになると、カットオフNAND３３０１の出力信号ABRBはハイに、出力信号ABFBはローにリセットされる。本実施例では、信号ABRBはもともとハイであったため、リセットしても変化しない。これと同様に、信号CFB、DFBがハイからローにリセットされる。カットオフインバータ３３０２では、信号ABFBのローを受け、出力信号ABRはハイにリセットされる。カットオフNORでは、信号CFBおよび信号DFBのローを受け、出力信号CDRがハイにリセットされる。
【０１３２】
次段のカットオフNAND３３０６は、信号ABRのハイと信号CDRのハイを受けて出力信号ABCDFBをローにリセットする。次段のカットオフインバータ３３０７は、出力信号ABCDRをハイにリセットする。高速遷移検知保持回路３３０８は、ACT信号がローの状態では入力信号ABCDR、ABCDFともに通過させないため、出力信号ABCDをローに保持する。
【０１３３】
本実施例では、上述したようにACT信号のリセットにより次段以降が高速にリセット状態となることで、各ノードが中間接点である時間をなくすことができる。また、ACT信号で制御するカットオフトランジスタを削減可能となるため、実施例１よりもロジック数を低減できる。
【実施例３】
【０１３４】
図３６は本実施例のカットオフロジックの構成を示すブロック図である。実施例２との違いは、カットオフロジックの通過後のRise側高速遷移信号とFall側高速遷移信号を、高速遷移検知保持回路で一度整形した後に次段のカットオフロジックに入力するものである。
【０１３５】
図３６に示すように、本実施例の論理回路は、入力初段のカットオフNAND３５０１、カットオフインバータ３５０５、３５０７のそれぞれの出力に高速遷移検知保持回路３５０２、３５０６、３５０８のそれぞれが接続されている。２段目のカットオフインバータ３５０３、カットオフNOR３５０９のそれぞれの出力に高速遷移検知保持回路３５０４、３５１０のそれぞれが接続されている。また、３段目のカットオフNAND３５１１の出力に高速遷移検知保持回路３５１２が接続されている。
【０１３６】
本実施例では、全てのカットオフロジックに入力される信号は高速側と低速側がない信号となるため、全てのカットオフロジックにおいて、ACT信号で制御する必要となる。
【０１３７】
図３７にタイミング図を示す。T1がACT信号ローによるカットオフ開始の時刻である。ACT信号がローになると、全てのノードが強制的に引き抜かれる。
【０１３８】
ここで、カットオフロジックを多段で構成する場合の問題点について説明する。カットオフロジックを多段に構成した論理回路の場合、前段の低速側遷移信号を受けて次段に低速側遷移信号を伝えることになる。この信号伝達の動作により、低速側遷移信号は大きく遅れて次段に入力される。この低速側遷移信号が次サイクルで入力される信号に追いつかれると、動作ミスが発生することになる。本実施例では、全てのカットオフロジックの出力に高速遷移検知保持回路を設け、波形整形して動作ミスの発生を抑制しているが、次サイクルの信号が追いついてくるような場合を想定して波形整形をする方がより望ましい。
【０１３９】
なお、本実施例では、高速遷移検知保持回路として図２４および図２５のいずれかに示す回路を採用しているが、実際にはカットオフ時においては不定出力となっても問題ないため、カットオフ時データ保持部を設けていなくてもよい。
【実施例４】
【０１４０】
本実施例では、カットオフロジックのレイアウトの一構成例について説明する。ここでは、カットオフインバータが２段接続されている場合で説明する。
【０１４１】
図３８は本実施例のカットオフロジックのレイアウトを示す図である。
【０１４２】
図３８に示すように、本実施例の論理回路では、２つのNMOS形成領域５２、５４と、２つのPMOS形成領域５０、５６と、これらのMOS形成領域に電源VDDおよび電源VSSを供給するためのVDD配線４１、４３およびVSS配線４２、４４とを有している。VDD配線４１およびVSS配線４４等の配線と平行に、１段目のカットオフロジックと２段目のカットオフロジックが順に形成されている。
【０１４３】
図３８に向かって左側には、VDD配線４１とVSS配線４４で挟まれる領域に、１段目のカットオフロジックのPMOS形成領域５０とNMOS形成領域５２が上下に並んで形成されている。また、図３８に向かって右側には、VSS配線４２とVDD配線４３で挟まれる領域に、２段目のカットオフロジックのNMOS形成領域５４とPMOS形成領域５６が上下に並んで形成されている。
【０１４４】
上述のような配置により、１段目のPMOS形成領域５０に対して右側に２段目のカットオフロジックのNMOS形成領域５４が形成されている。また、１段目のカットオフロジックのNMOS形成領域５２に対して右側に２段目のカットオフロジックのPMOS形成領域５６が形成されている。
【０１４５】
なお、ラッチアップ等を防止するために、各MOS形成領域間は所定の距離だけ離され、その間には素子分離部が設けられている。また、MOS形成領域は、トランジスタのドレインおよびソースの不純物拡散層と活性層が形成されるウェル形成領域を意味する。
【０１４６】
１段目のPMOS形成領域５０には、PMOSトランジスタ５１ａ、５１ｂ、５１ｃが形成されている。また、NMOS形成領域５２には、NMOSトランジスタ５３ａ、５３ｂ、５３ｃが形成されている。そして、PMOSトランジスタ５１ａおよびNMOSトランジスタ５３ａが低閾値トランジスタである。
【０１４７】
２段目のPMOS形成領域５６には、PMOSトランジスタ５７ａ、５７ｂ、５７ｃが形成されている。また、NMOS形成領域５４には、NMOSトランジスタ５５ａ、５５ｂ、５５ｃが形成されている。そして、PMOSトランジスタ５７ａおよびNMOSトランジスタ５５ａが低閾値トランジスタである。なお、１段目および２段目の各トランジスタの接続は図５に示したカットオフインバータと同様であるため、その詳細な説明を省略する。
【０１４８】
上述したように、PMOS形成領域５０から所定の距離を隔てた右側にNMOS形成領域５４が形成され、NMOS形成領域５２から所定の距離を隔てた右側にNMOS形成領域５４が形成されている。そのため、１段目のPMOSトランジスタ５１ｂのドレインから２段目のNMOSトランジスタ５５ａのゲートに入力される信号NR1の信号線と、１段目のNMOSトランジスタ５３ａのドレインから２段目のPMOSトランジスタ５７ａのゲートに入力される信号NF1の信号線が交差しない。
【０１４９】
図１に示した回路図では、PMOS側出力が次段のNMOSゲートに入力され、NMOS側出力が次段PMOSゲートに入力される、いわゆる襷がけ配線であった。従って、多段のカットオフロジックのPMOS領域を上側または下側の一方側に設け、NMOS領域を他方側に設けるようなレイアウトの場合、PMOS側出力配線とNMOS側出力配線が必ず交差することになり、どちらか一方が別の配線層に一時的に乗り換える必要がある。通常、配線はアルミニウムでレイアウトされ、この交差領域のみタングステンを使うことになる。この場合、タングステンは抵抗値がアルミの１０倍以上と大きいため、配線遅延の原因となる。
【０１５０】
本実施例では、この問題を回避するためにロジック毎にPMOS領域とNMOS領域を交互に配置することで、配線の交差がなくなる構成が実現可能となる。図３８に示すようなレイアウトでは、端子間の配線長が異なるが、配線長の平均を求めて従来と比較すると、配線長は1/√２程度短くすることが可能となる。そのため、従来よりも動作が高速化するだけでなく、充放電による消費電流を減少することも可能になる。
【実施例５】
【０１５１】
図３９はカットオフロジックでデータラッチ回路を構成した例を示す。図３９（ａ）は従来のD-F/F（Ｄフリップフロップ）を示す図であり、図３９（ｂ）は本実施例のD-F/Fを示す図である。
【０１５２】
図３９（ａ）に示すように、従来のD-F/Fは、外部からの入力信号を反転するインバータINV1と、インバータINV1からの出力のタイミングを制御するトランスファゲートTG1と、トランスファゲートTG1を介して入力される信号を反転して外部に出力するインバータINV2と、インバータINV1の出力信号をインバータINV2に帰還するためのインバータINV3およびトランスファゲートTG2とを有する。
【０１５３】
本実施例のD-F/Fは、図３９（ａ）の各論理ゲートに対応して、外部からの入力信号を反転するカットオフインバータ３８０１と、カットオフインバータ３８０１からの出力のタイミングを制御するトランスファゲートTG3、TG4と、トランスファゲートTG3、TG4を介して入力される信号を反転して外部に出力するカットオフインバータ３８０２と、カットオフインバータ３８０１の出力信号をカットオフインバータ３８０２に帰還するための信号帰還部とを有する。信号帰還部は、カットオフインバータ３８０２からの出力信号を波形整形して１信号にする高速遷移検知保持回路３８０４と、高速遷移検知保持回路３８０４からの出力信号を反転するカットオフインバータ３８０３と、カットオフインバータ３８０３からの出力のタイミングを制御するトランスファゲートTG5、TG6とを有する。
【０１５４】
次に、本実施例のD-F/Fの動作について説明する。
【０１５５】
CLKのワンショットハイ信号によりカットオフインバータ３８０１からの高速遷移信号と低速遷移信号がカットオフインバータ３８０２に伝達され、その出力は高速遷移検知保持回路３８０４の高速遷移検知部で波形整形される。この出力信号がカットオフインバータ３８０３を介しCLKがローのとき、TG5、TG6を介してデータ保持される動作をする。
【０１５６】
カットオフ時には、カットオフインバータ３８０１のRise側高速遷移出力はハイになり、Fall側高速遷移出力はローになる。CLK信号はローになるため、カットオフインバータ３８０１の出力とカットオフインバータ３８０２の入力はトランスファゲートTG3、TG4で切り離される。しかし、TG3、TG4は高速ロジックのため、低閾値を採用する場合が多く、サブスレッショルドリーク電流により、過渡的にはカットオフインバータ３８０１の出力とカットオフインバータ３８０２の入力は同一電位になる。また、カットオフインバータ３８０３のRise側高速遷移信号はハイであり、Fall側高速遷移信号はローであるため、やはりカットオフインバータ３８０２の入力と同一電位になる。このとき、ラッチデータは高速遷移検知保持回路３８０４内に保持されており、ACT信号がハイに復帰し動作状態になると、保持データをカットオフインバータ３８０３、トランスファゲートTG5、TG6を介してカットオフインバータ３８０２から出力する。本実施例により、トランスファゲートにカットオフロジックを適用した場合も、実施形態で説明した構成を組み合わせていくことで実現できることが分かる。
【０１５７】
本発明の論理ゲートおよび論理回路は、高速化のために論理ゲートに低閾値のトランジスタを用いても、CMOSロジックの電源の落込みを最小限に抑え、スピードの遅れを低減し、従来よりも高速に動作させることができる。
【０１５８】
また、従来と比較してカットオフを制御するゲートの充放電電流を削減することにより消費電流を低減できる。また、従来、カットオフ時に発生していた配線の放電をなくし、データを保持することで、配線充放電電流を削減できる。カットオフトランジスタゲートのサイズ縮小、配線充放電電流削減により、カットオフ状態から動作状態になるときの復帰時間を短縮できる。
【０１５９】
なお、本発明の論理ゲートおよび論理回路を半導体装置一般に適用することが可能である。特に、低電圧で低消費電力を必要とする半導体装置にその効果がより顕著である。
【図面の簡単な説明】
【０１６０】
【図１】第１の実施形態における論理回路の一構成例を示すブロック図である。
【図２】第１の実施形態におけるカットオフロジックの一構成例を示す回路図である。
【図３】第１の実施形態におけるカットオフロジックのNAND回路の一構成例を示す回路図である。
【図４】第１の実施形態におけるカットオフロジックのNOR回路の一構成例を示す回路図である。
【図５】第１の実施形態におけるカットオフロジックのインバータ回路の一構成例を示す回路図である。
【図６】第１の実施形態におけるカットオフロジックのACTカットオフ無しのNAND回路の一構成例を示す回路図である。
【図７】第１の実施形態におけるカットオフロジックのACTカットオフ無しのNOR回路の一構成例を示す回路図である。
【図８】第１の実施形態におけるカットオフロジックのACTカットオフ無しのインバータ回路の一構成例を示す回路図である。
【図９】第１の実施形態におけるカットオフロジックの入力信号に高速/低速遷移無しのNAND回路の一構成例を示す回路図である。
【図１０】第１の実施形態におけるカットオフロジックの入力信号に高速/低速遷移無しのNOR回路の一構成例を示す回路図である。
【図１１】第１の実施形態におけるカットオフロジックの入力信号に高速/低速遷移無しのインバータ回路の一構成例を示す回路図である。
【図１２】第１の実施形態におけるカットオフロジックのACTによる出力リセット付きのNAND回路の一構成例を示す回路図である。
【図１３】第１の実施形態におけるカットオフロジックのACTによる出力リセット付きのNOR回路の一構成例を示す回路図である。
【図１４】第１の実施形態におけるカットオフロジックのACTによる出力リセット付きのインバータ回路の一構成例を示す回路図である。
【図１５】第１の実施形態におけるカットオフロジックの入力信号に高速/低速遷移無しでACTによる出力リセット付きのNAND回路の一構成例を示す回路図である。
【図１６】第１の実施形態におけるカットオフロジックの入力信号に高速/低速遷移無しでACTによる出力リセット付きのNOR回路の一構成例を示す回路図である。
【図１７】第１の実施形態におけるカットオフロジックの入力信号に高速/低速遷移無しでACTによる出力リセット付きのインバータ回路の一構成例を示す回路図である。
【図１８】第１の実施形態におけるカットオフロジックの片側入力のみ高速/低速遷移のあるNAND回路の一構成例を示す回路図である。
【図１９】第１の実施形態におけるカットオフロジックの片側入力のみ高速/低速遷移のあるNOR回路の一構成例を示す回路図である。
【図２０】第１の実施形態におけるカットオフロジックの片側入力のみ高速/低速遷移のあり、ACTカットオフ無しのNAND回路の一構成例を示す回路図である。
【図２１】第１の実施形態におけるカットオフロジックの片側入力のみ高速/低速遷移のあり、ACTカットオフ無しのNOR回路の一構成例を示す回路図である。
【図２２】第１の実施形態におけるカットオフロジックの片側入力のみ高速/低速遷移のあり、ACTカットオフ無し、ACTによる出力リセット付きのNAND回路の一構成例を示す回路図である。
【図２３】第１の実施形態におけるカットオフロジックの片側入力のみ高速/低速遷移のあり、ACTカットオフ無し、ACTによる出力リセット付きのNOR回路の一構成例を示す回路図である。
【図２４】第１の実施形態における高速遷移検知保持回路の一構成例を示す回路図である。
【図２５】第１の実施形態における高速遷移検知保持回路の他の構成例を示す回路図である。
【図２６】第１の実施形態における高速遷移検知保持回路の他の構成例を示す回路図である。
【図２７】第１の実施形態における論理回路のタイミング図である。
【図２８】本発明の論理ゲートの電源波形を示す模式図である。
【図２９】第２の実施形態におけるカットオフロジックのNAND回路の一構成例を示す回路図である。
【図３０】第２の実施形態におけるカットオフロジックのNOR回路の一構成例を示す回路図である。
【図３１】第２の実施形態におけるカットオフロジックのインバータ回路の一構成例を示す回路図である。
【図３２】実施例１の論理回路を示す記号図である。
【図３３】図３２に示した論理回路のタイミング図である。
【図３４】実施例２の論理回路を示す記号図である。
【図３５】図３４に示した論理回路のタイミング図である。
【図３６】実施例３の論理回路を示す記号図である。
【図３７】図３６に示した論理回路のタイミング図である。
【図３８】実施例４の論理回路のレイアウト図である。
【図３９】実施例５の論理回路を示す回路図である。
【図４０】従来の論理回路の構成例を示す図である。
【図４１】従来の論理ゲートの電源波形の変化を示す模式図である。
【符号の説明】
【０１６１】
１００    高速遷移検知保持回路
１０１    カットオフロジック回路
１０２、２８０２、２９０２、３００２    高速遷移検知部
１０３、２８０３、２９０３、３００３    高速遷移出力部
１０４、２８０４、２９０４、３００４    カットオフ時データ保持部
【図１】
2006295439.tif 000003
【図２】
2006295439.tif 000004
【図３】
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【図４】
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【図５】
2006295439.tif 000007
【図６】
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【図７】
2006295439.tif 000009
【図８】
2006295439.tif 000010
【図９】
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【図１０】
2006295439.tif 000012
【図１１】
2006295439.tif 000013
【図１２】
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【図１３】
2006295439.tif 000015
【図１４】
2006295439.tif 000016
【図１５】
2006295439.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
2006295439.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2006295439.tif 000039
【図３８】
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【図３９】
2006295439.tif 000041
【図４０】
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【図４１】
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