(57)【要約】      （修正有）【課題】サンプリング回路を備える信号解析回路が提供される。【解決手段】該サンプリング回路は、サンプリング・クロック信号に応じて、ビット・ウィンドウ内の様々なポイントで入力信号の特性をサンプリングする。サンプリング制御回路はサンプリング回路に取り付けられ、サンプリング制御信号に応じてサンプリング・クロック信号を提供する。サンプリング・クロック信号は可変時間機能を提供して、入力信号の特性が入力信号或いはビット・ウィンドウの期間中に数回サンプリングされるようにする。制御回路はサンプリング回路及びサンプリング制御回路に取り付けられ、入力信号が重要な信号の特性を示す回数に応じてサンプリング制御信号を提供する。一実施例においては、該重要な特性は入力データ信号と同期可能なリファレンス・パターンである。リファレンス・パターンは、より大規模な比較計数回路に配置されるパターン発生回路によって提供される。【選択図】図１
2006115488.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング・クロック信号に応じて、調節可能なビット・ウィンドウ内の様々なポイントでインプット信号の特性をサンプリングするサンプリング回路と、
サンプリング制御信号に応じて前記サンプリング・クロック信号を提供し、該サンプリング・クロック信号が可変時間機能を提供することにより、ビット・ウィンドウ中のいくつかの時点で共通のインプット信号がサンプリングされるようにするサンプリング制御回路と、
前記インプット信号が対象となる信号特性を示す回数に応じて前記サンプリング制御信号を提供する制御回路からなることを特徴とする信号解析回路。
【請求項２】
プログラム可能な閾値制御信号を提供する決定閾値制御回路を更に備え、
該プログラム可能な閾値制御信号は閾値信号に応じて対象となるサンプリング特性を調整し、
該閾値制御信号は前記サンプリング・クロック信号から独立して用いられることを特徴とする請求項1記載の信号解析回路。
【請求項３】
サンプリングされたインプット信号データがリファレンス信号パターンと等しくなる回数を決定する比較計数回路を更に備えることを特徴とする請求項1記載の信号解析回路。
【請求項４】
前記リファレンス信号パターンが前記サンプリングされたインプット信号データと同期可能であること特徴とする請求項３記載の信号解析回路。
【請求項５】
プログラム可能な遅延量を前記インプット信号パス内に挿入する遅延回路を更に備えることを特徴とする請求項１記載の信号解析回路。
【請求項６】
プログラム可能な遅延量を前記サンプリング・クロック・パス内に挿入する閾値遅延回路を更に備え、これにより前記インプット信号の前記サンプリングを遅延させることを特徴とする請求項１記載の信号解析回路。
【請求項７】
前記決定閾値回路及び前記サンプリング制御回路が相互から独立してプログラム可能であることを特徴とする請求項２記載の信号解析回路。
【請求項８】
前記決定閾値回路及び前記サンプリング回路の両方が前記サンプリング回路の外部にあることを特徴とする請求項７記載の信号解析回路。
【請求項９】
前記サンプリング回路がメモリ要素であって、
前記インプット信号と前記閾値制御信号の間の比較結果を表す信号を提供するコンパレータを更に備えることを特徴とする請求項１記載の信号解析回路。
【請求項１０】
前記比較計数回路が、前記サンプリング・クロック信号に応じて同期可能なリファレンス信号パターンを提供するリファレンス・パターン発生回路と、
前記リファレンス信号パターンと同じ特性を有するサンプリングされたインプット信号に応じて信号を提供するコンパレータ回路と、
計数信号を提供する計数回路を備え、
該計数信号が前記サンプリングされたインプット信号及び前記リファレンス信号パターンが等しくなる回数を示すことを特徴とする請求項３記載の信号解析回路。
【請求項１１】
前記計数信号に応じて前記制御回路が前記サンプリング制御信号及び前記閾値制御信号を作り出すことを特徴とする請求項１０記載の信号解析回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して高速データ・ビット・ストリームを解析するための診断および試験装置に関する。本発明は特に、例えばデータ通信レシーバの信号特性などを測定する装置や手法に関するものである。このような測定は試験用装置（device under test（ＤＵＴ）） の実効的な決定ポイントを遅延させて、信号特性の解析を行うことにより行われる。解析方法としては、ビット・エラー・レイト、アイ・ダイアグラム、マスク・テスト及びその他の一般的な方法などが挙げられる。
【背景技術】
【０００２】
近年において高速通信機能及びデバイスの性能は、その質を正確に測定することが困難になるほど向上している。データ通信装置の分野では、例えばデバイスの処理能力を向上させる一方で消費電力を減少させる努力によって、エラーが起こる確率が増加している。ネットワーク供給業者、インテグレータ及びユーザには、そういったデバイスが数ギガビット／秒を常に超えるデータ送信率を維持しながら、確実に動作することが望まれている。このためには高速通信装置により受信されるデータの実際のエラー・レイトと信号特性を決定することが要求される。
【０００３】
レシーバを試験するためには試験パス内にレシーバが必要とされる。最新の高機能チャネルのレシーバは、高性能インプット信号調整（意図的なもの、意図的でないもののいずれも）、及び高度な決定回路備える。適用される信号調整における決定が、試験されるべき対象である。従来のレシーバ試験方法は、レシーバにストレスをかけたインプットを行う段階を備える。これにより、そのストレスが「ワースト・ケース」が適用されたインプット信号を模擬することができるようになる。論理的には、もしレシーバがこの「ワースト・ケース」インプット信号のもとで誤りなく作動すれば、レシーバは正常と判断される。通常、この「ワースト・ケース」シナリオを使ってレシーバが誤りなく作動しているかどうかを判断することは、診断的解析を完全に行うよりはるかに簡単な作業である。なおその診断的解析には市販の試験装置（トランスミッタと通信チャネルを試験するために用いられる）内の高性能レシーバを使う。
【０００４】
レシーバが誤りなく作動しているか否かを試験するために、受信された決定の結果がビット・エラー・レイトを点検するデバイスに送られて、そこで測定されてもよい。ビット・エラー・レイトを点検するデバイスは小さいので、多くのＤＵＴレシーバはビット・エラー・レイトを点検する装置を内蔵している。これはビット・エラー・レイトを点検するデバイスは、ＤＵＴ内に排他的ＯＲと計数ロジックを備えるからである。或いは、ＤＵＴレシーバの多くは、実際にはトランシーバ・デバイス（レシーバとともにトランスミッタを備える）である。そしてレシーバＤＵＴはまた、受信された信号を再送信する試験モードを実行する。その後この再送信信号は外部のビット・エラー試験装置に接続されてもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
デバイスや通信サブシステムからのデータ信号の性能を特徴づけるとともに適正化するいくつかの試験システムが商業的に利用可能である。このような試験システムは、ビット・エラー・レイト、アイ・ダイアグラム、オシロスコープ計測手法を用いる。こういったシステムにおいては、解析は商業的な試験システムへのインプット内でなされる。これは試験用装置のアウトプットが検査可能な試験用トランスミッタおよび／またはチャネルにとって理想的である。しかしながら上記のように、これらの技術や構造は、アウトプットが利用可能でない試験用レシーバにとっては有用ではない。
【０００６】
こういった従来のシステムの欠点には、ストレスをかけられたアイの状態が、実際のワースト・ケース・アプリケーション信号を表さない可能性があることが挙げられる。よって明らかに、ＤＵＴが正常であるという仮定は誤りとなる可能性がある。こういった従来のシステムの更なる欠点には、実際のレシーバがいかなるものであるかに関して診断的な理解を得るのに十分なデータを提供しないことが含まれる。もしそのようなデータが得られれば、より多くの問題がより効率的に理解・解決・処理されることは明らかである。従来のシステムに関連したもうひとつの欠点は、測定時間よりも詳細な性能を評価するための既知の外挿法が使用できないことである。もし外挿法が使用できれば、汎用的な解析技術が利用可能となる。この解析技術は、受信ＤＵＴにおけるより深い診断を提供するためのレシーバ以外を対象とする試験のために、すでに開発されているものである。
【０００７】
デジタル・レシーバ回路は、デジタル・チャネル回路とは異なる。デジタル・レシーバ回路はデジタル・チャネルからのインプット信号を受け入れる。このインプット信号は、アナログ電圧（analog voltage）信号である。どのようなデジタル値が送られていたかを決定するためには、アナログ電圧信号が解釈されなければならない。この解釈には、電圧レベルとアナログ信号に現れるタイミングを見ることが含まれる。これを実施するには、電圧コンパレータを用いて、アナログ・インプットが予め選択された論理閾値とD型フリップ・フロップの上下いずれかにあるようになるように、アナログ・インプットを論理的に分割する方法がある。その後、デジタル・チャネルにおけるアナログ電圧によって運ばれるデータの特定のビット期間に対応する瞬間におけるコンパレータの結果がサンプリングされる。決定がなされた後は、決定回路からの出力は単なる論理出力（ハイ（high）或いはロー（low））となり、アナログ・インプット信号の他の全ての特徴は解消（loose）される。これら特徴は、もし測定されれば、性能を理解並びに外挿する上で多大な利益をもたらすものである。したがって、デジタル・レシーバ回路の通常の結果は、アナログ・インプット信号をデジタルに「１」或いは「０」に変換することにより、診断的評価に必要となる非常に重要な情報を隠すことになる。
【０００８】
デジタル通信システムの他の要素（デジタル・チャネル回路を含む）はデジタル情報を通信するのに使われるアナログ電圧に容易にアクセスできる。アクセスが容易であると、容易な測定が可能である。例えばイーサネット(登録商標)・ポート（Ethernet(登録商標) port）のトランスミッタ部分からの信号はイーサネット(登録商標)・ケーブルで容易に測定できる。この場合イーサネット(登録商標)・ケーブルはトランスミッタであり、ケーブルはデジタル・チャネル回路である。ケーブルの電圧は情報を運ぶアナログ信号を備える。このアナログ信号は解析のために測定デバイス（オシロスコープ）に伝達されてもよい。ポート・レシーバの測定を希望する者にとって非常に便利である。デジタル・レシーバはアクセス可能ではないので、デジタル・レシーバの解析は不可能である。
【０００９】
チャネル回路を分析する典型的な技術はレシーバ回路の解析においては利用できない。例えばビット・レイト・テスト、アイ・ダイアグラム、ジッタ計測、Ｑファクタ測定、アイ・ダイアグラム・マスク・テスト、高速４コーナー・マージン・テスト（fast 吐our-corners  margin testing）、周波数応答、ステップ応答のような技術は全て、ビット・エラー・レイトや発生可能性情報を集めると同時に、デジタル決定回路の決定ポイントを操作する能力に基づいている。レシーバ回路上ではデジタル決定回路の決定ポイントを操作することは不可能である。よって特殊化された装置が、特別な機械が（レシーバ試験ではなく）トランスミッタ試験やチャネル試験のみでの使用のために特殊化されたレシーバ回路を備える、特殊な市販の試験機器上で利用可能であることが望まれる。
【課題を解決するための手段】
【００１０】
信号解析回路はサンプリング回路を備える。サンプリング回路はサンプリング・クロック信号に応じて、ビット・ウィンドウの様々な場所でインプット信号の特性をサンプリングする。サンプリング制御回路はサンプリング回路に取り付けられる。サンプリング制御回路はサンプリング制御信号に応じてサンプリング・クロック信号を提供する。サンプリング・クロック信号は可変時間機能を提供して、インプット信号の期間中の複数或いは様々な時点において共通したインプット信号特性がサンプリングされるようにする。信号解析回路はまた、制御回路を備える。この制御回路は、インプット信号が重要（of interest）信号特性を示す回数に応じて、サンプリング制御信号を提供する。
【００１１】
本発明の主要な目的は、決定ポイントにおいてレシーバＤＵＴを測定するための方法並びに装置を提供することである。この測定により診断的解析を行うための有用なデータが提供される。
【００１２】
本発明の他の目的には、決定ポイントにおいてレシーバＤＵＴを測定するための方法並びに装置を提供して、ＤＵＴに大幅な或いは費用のかかる変更を加えることなく有用なデータを提供することがある。
【００１３】
本発明の他の目的には、決定ポイントにおいてレシーバＤＵＴを計測するための方法並びに装置を提供して、このような試験用装置について起こりうる最大のスペクトルに役立つような有用なデータを提供することがある。
【００１４】
本発明の目的は、例えばＤＵＴの受信回路における効果的な決定位置を移動することにより達せられる。本発明の方法並びに装置はこれらの決定の結果を通過或いは遅延させて必要な計数比較回路まで送る。計数比較回路は外部計数ロジック或いは外部装置内にある。外部装置としては例えば高度なビット・エラー・レイト測定器が挙げられる。高度なビット・エラー・レイト測定器はレシーバ特性試験を実行するための高度な解析技術を行うのに必要な情報を得るために必要である。
【００１５】
様々な方法によってレシーバＤＵＴの決定或いは決定回路に影響を与えることが可能である。例えば、レシーバＤＵＴの決定回路を増強するなどの方法がある。このような増強にはこの目的のために特殊化されたコントロールを用いる。この目的のための特殊なコントロールで本発明の一実施例においては例えば、ＤＵＴは可変閾値コントロール及び可変サンプリング時間コントロールを用いて増強される。外部クロック及び正弦波発生装置を追加してこれらを用いて外部信号レベル及びクロック・タイミングを制御してもよい。
【００１６】
別の実施形態においてはレシーバＤＵＴ内で用いられる１つの決定ポイント・コンパレータが、関連する閾値決定のための第２の（他の実施形態においては複数の）コンパレータで増強されてもよい。これらの決定の結果、ウィンドウ或いはウィンドウ群の比較結果が得られる。これらの結果は遅延された決定ポイントとして利用され、受信回路のインプットにおける解析を更に向上させる。
【発明を実施するための最良の形態】
【００１７】
以下の本発明の詳細な説明を付随する図面と併せて参照することにより、本発明の目的及び利点を更に理解できる。尚、類似するものは同様の番号によって示される。
【００１８】
ここで図１乃至図５を参照しながら本発明をより詳細に説明する。図１乃至図５は本発明の好適な実施形態を表す。本発明は、しかしながら、他の多くの形態で実施可能であり、ここで開示する実施例には限定されない。むしろ、これらの実施例は当業者がこの開示をより完全に理解できるようにするために示されるものである。
【００１９】
加えて、本発明の理解を完全なものとするために、本発明及び出願の譲受人が譲渡を受けた、或いは保有している他の係属中の出願を引用する。以下に示す出願がそのままの形でここに引用される。すなわち、米国特許出願第０９／９９６，３４２号（２００１年１１月２１日出願）、米国特許出願第１０／０９９，４８７号（２００２年３月１５日出願）、米国特許出願第１０／０９７，７０６号（２００２年３月１４日出願）及び本出願と同日付の出願である「Method and Apparatus for Measuring the Input Frequency Response of Receiver」が引用される。
【００２０】
本発明は特に高度な分析技術を実行するために閾値情報を収集並びに処理するためのメカニズムに関するものではない。むしろ本発明はどのようにレシーバＤＵＴの決定回路で遠隔的に決定が行われるかを開示するものである。本発明はまた、これら決定がその後どのようにして外部の計数比較回路に送られ、単一の分析結果にまとめられるかについても開示する。
【００２１】
検査される技術のデジタル・レシーバのインプットにおける状態は、これら別の方法で一般的に利用並びに理解されている解析ビューへのアクセスを含まないので、このようなことは全て重要であるといえる。例えば、アイ・ダイアグラムはデジタル・システムの通信能力を試験する上での主要な方法である。しかしながら本発明以前には、本発明のＤＵＴ内のレシーバ回路のインプットから見るようにアイ・ダイアグラムを見ることは不可能であった。更に、レシーバ回路に何が見えるかを知ることを希望したときに、アイ・ダイアグラムが市販のオシロスコープ或いは高度なビット・エラー・レイト・テスタのインプットにおいてどのように見えるかがわかっても有用とはいえない。特に今日では高度に統合されたレシーバ回路は、等化などの信号処理技術を備えるので、レシーバ・チップへのインプットにおけるアイはチップの深部にある最終決定回路へのインプットにおけるアイと一致しないことがある。
【００２２】
図１は試験用装置（device under test（ＤＵＴ））（１０）を表す概略ブロック線図である。試験用装置（１０）は例えば、１０Ｇｂイーサネット(登録商標)・トランシーバのような電気／光トランシーバ及びこれらに関連する決定回路（２０）である。決定回路（２０）は内部サポート要素を備える。内部サポート要素は、本発明にしたがって決定閾値（例えば電圧）回路（２１）及びサンプリング・タイミング回路（２２）を調節する。決定回路（２０）はまた、コンパレータ（１４）を備える。コンパレータ（１４）の第１インプットからインプット・データ信号（１２）が入力される。コンパレータ（１４）の制御インプットから閾値電圧値（例えば信号）（２９）が入力される。コンパレータ（１４）の第２インプットに第２インプット信号（１３）が提供されてもよい。これにより更なる比較が可能になる。コンパレータ（１４）のアウトプットは、例えばコンパレータ（１４）の対応する第１及び第２インプットに存在する信号の特性（例えば電圧）の違いを示す信号である。若しくはコンパレータ（１４）のアウトプットはインプット・データ信号が閾値（２９）を上回っているか或いは下回っていることを示す信号であってもよい。閾値（２９）は決定閾値制御回路（２１）によって提供される。コンパレータ（１４）のアウトプット信号はサンプリング・デバイス（１５）にインプット信号として提供される。サンプリング・デバイス（１５）（例えばＤ型フリップ・フロップ）はインプットにおいて提供された信号をサンプリングするように構築される。このようなサンプリングはサンプリング・クロック信号（２７）に応じて行われる。サンプリング・クロック信号（２７）はサンプリング時間制御調節回路（２２）によって提供される。このようにしてインプット・データ信号（１２）のサンプリングされる場所は所望の特定の解析に応じて変更される。
【００２３】
以下で詳細に示すように、サンプリング・クロック信号（２７）及び閾値制御信号（２９）が別々に提供されて、本発明を構成するレシーバ或いはその他のＤＵＴの求める様々な解析条件が満たされるようにしてもよい。このように、所望のサンプリング期間（例えばビット・ウィンドウ）及び閾値（１つ又は複数）が個別に設定される。この設定は対応するインプット・データ信号（１２）のサンプリングと同時に行われる。インプット・データ信号（１２）は変動可能であるとともに独立して制御される閾値に関連している。加えて、サンプリング時間制御調節回路（２２）及び決定閾値制御調節回路（２１）が決定回路（２０）の内部或いは決定回路（２０）の外部に配されてもよい。
【００２４】
サンプリング・データ（２５）は決定回路（２０）から出力されて、外部の比較計数ロジック回路（３０）に提供される。比較計数ロジック回路（３０）は制御回路（３２）にインターフェースで接続される。制御回路（３２）としては例えば、マイクロプロセッサ、マイクロコントローラ、或いは専用ハードウェア（例えばＡＳＩＣ）或いは1つ若しくはそれ以上のプロセッサ上で実行可能なソフトウェアが挙げられる。これにより、本発明の機能性が発揮されるようになる。制御回路（３２）によってサンプリング時間（２７）及びサンプリング電圧（２９）のオフセットが解析に必要なサンプリング位置に設定される。決定回路（２０）によって提供される結果はＤＵＴ自体によって用いられるのではなく、外部の比較計数ロジック（３０）に送られて解析される。このようにして、比較計数ロジックによってサポートされるプログラム可能な閾値電圧或いはサンプリング・タイミング（このような設定は例えばビット・エラー・テスタ内で見られる）は適宜、決定回路でなされる決定を単純に比較計数ロジック（３０）まで遅延するように条件を設定される。この決定を遅延するために、閾値電圧及びサンプリング時間（通常比較計数ロジック、すなわちＢＥＲテスタに見られる）は、決定を伝達する公称電圧及び設定時間に設定される。
【００２５】
サンプリング時間制御調節回路（２２）及び決定閾値制御調節回路（２１）により実行される分解能及びレンジは様々であってよい。また、必ずしも決定閾値電圧及びビット期間内のサンプリング時間の全てのレンジをカバーするものでなくてもよい。レンジが下げられると、遅延された解析について可能なレンジ量が制限される。同様に、分解能が下げられると、遅延された解析について可能な分解能の量が制限される。本発明の一実施例は、決定閾値電圧及び決定サンプリング時間について２つのみの設定を実行する。この場合、高い決定電圧閾値と低い決定電圧閾値及び早い決定サンプリング時間と遅い決定サンプリング時間を用いてレシーバＤＵＴ内の決定回路における公称動作ポイントに対応する。また、２通りの決定電圧閾値と決定サンプリング時間を用いると、レシーバ内の利用可能な空領域を評価することができる。
【００２６】
上述のごとく、制御回路（３２）はサンプリング制御信号（３７）を介してサンプリング時間制御調節回路（２２）に結合される。外部クロック（図示せず）は決定回路（２０）に向けての外部クロック信号（２４）を作り出す。比較計数ロジック回路（３０）がサンプリングされたインプット信号（２５）の結果を受信する。制御回路（３２）は比較計数回路（３０）に組み込まれてもよい。例えば、このような一体的な装置は、ビット・エラー・レイト・テスタを備える。その他のテスト専用機器も好適に利用可能である。別個の制御回路で決定回路（３２）と比較計数回路（３０）にそれぞれインターフェースで接続してもよい。
【００２７】
本発明においては比較計数回路（３０）に対するクロック或いはトリガ信号（３５）を生じさせる要素は様々であってよい。例えば、スイッチ（３４）によって生じさせられてもよい。クロック信号（３５）は、レシーバ決定回路（２０）によって既に下された遅延された決定（２５）と同期化されなければならない。このような同期は、レシーバ決定回路（２０）で用いられるのと同一のタイミング・リファレンス・クロック信号（２７）を用いることで可能となる。また、レシーバ決定回路（２０）によって回収された回収クロック信号（２６）を用いてもよい。多くの場合、サンプリングされたデータが比較計数ロジックに伝達される途中でサンプリング・データから回収された回収クロック信号を用いることもできる。サンプリング・データから回収された回収クロック信号は、正確なクロック回収を実行するのに十分なサンプリングされたデータ・コンテントをもたらすような決定閾値及びサンプリング時間を設定するような種類の解析にのみ使用できる。サンプリングされたデータ・コンテントを十分にもたらすということは一般的に、サンプリング時間信号（２７）及び決定閾値信号（２９）がまだ公称のアイの中心或いはその近辺の領域にあることを示す。アイの中心或いはその近辺の領域は１×１０ｅ−２よりも良好なビット・エラー・レイトをもたらす。例えば受信側決定回路（２０）の決定回路での決定閾値（２９）をロジック・ハイ・レベル以上に上げて、サンプリング・データからクロック信号を回収することはできない。これは、この場合、サンプリングされたデータは全てゼロとなる（閾値が全てのデータ・ビットを上回るので、全てのサンプルがゼロとして認識される）ためである。
【００２８】
サンプリング時間の設定及び決定回路（２０）内の閾値（２７）の決定に用いられるサンプリング時間制御調節回路（２２）はデジタル・コントロール・バス或いは専用のコントロール電圧の形態をとってもよい。例えば、本発明の一実施例においては、スリー・ワイヤ・シリアル・コントロール・バスをマネジメント・データ・インプット及びアウトプット（management data input and output (MDIO)）のために用いる。バス構造（パラレル或いはシリアル）が用いられる場合は決定閾値レベル（２９）及びサンプリング時間オフセット（２７）のためにアドレスが設けられる。これらのアドレスのいずれかに新規の値を書き込むと、設定が変更される。これらのアドレスへの書き込みは制御回路（３２）が行う。
【００２９】
計数比較ロジック回路（３０）は専用ハードウェアであってもよく、またより一般的な試験装置に用いられるハードウェアの形態をとってもよい。この機能（或いはこの機能の一部）を実行するために使用可能な機能を備える装置の例としては、ビット・エラー・レイト・テスタ及びデジタル・イベント・カウンタが挙げられる。本発明の一実施例においては市販のビット・エラー・レイト・テスタを用いる。このようにしてビット・エラー・レイト・テスタのエラー検知器はサンプリング・データ（２５）と同期化される。またサンプリング・データ（２５）及び期待されるデータ（１５１）（図５）の間の不一致がカウントされるとともに解析に用いられる。期待されるデータ（１５１）は同期後にエラー検知機内のリファレンス・パターン発生回路によって決定される。ビット・エラー検知器（３０）に用いられるパターンとしては例えば、試験中に決定回路（２０）に伝達されるデータ・パターン或いは全て「１」のパターン（all-ones pattern）若しくは全て「０」のパターン（all-zeros pattern）のいずれであってもよい。公称（nominal）アウトプット・サンプリング・データ（２５）はほぼＤＵＴテスト・パターンとして現れるので、受信されたテスト・パターンは決定閾値がアイ・ダイアグラム内にあるときに用いられる。サンプリング要素（１５）の決定閾値（２９）が主にデータ信号レベル以下に設定されているときに全て「１」のパターンは用いられる。これは、公称サンプリング・データ・レベルは全て「１」であるためである。同様に、決定回路（２０）の決定閾値（２９）が主にデータ信号レベルよりも高く設定されるとき、全て「０」のパターンが用いられる。この場合、サンプリングされたデータはほぼ全て「０」となる。
【００３０】
データ・インプット信号（１２）と決定回路（２０）の間のカップリングはＡＣ（直流）或いはＤＣ（交流）カップリングを容易に実行することができる。またＡＣ或いはＤＣカップリングのいずれが必要となるかは、決定回路（２０）の用途或いは仕様によって決定される。サンプリング・データ（２５）と比較計数回路（３０）の間のカップリングもまた、ＡＣ或いはＤＣカップリングのいずれであってもよい。但し、ＡＣカップリングが用いられた場合には決定回路（２０）内の決定閾値（２９）の設定は制限を受ける。これは十分なＡＣコンテントを維持することによりＡＣカップリングを通してサンプリング・データが伝達されるようにするためである。例えば、決定閾値信号（２９）の値がロジック・ハイ閾値より上に設定されていると、サンプリング・データ（２５）は全て「０」の状態に近づく。決定回路（２５）の出力における全て「０」の状態はＡＣコンテントを備えず、またＡＣカップリング・コンフィギュレーションに存在するＤＣブロックを通らない。このことは決定閾値を全体のデータ・レベル以上或いはそれ以下に設定することが必要な種類の解析を制限する。このことは例えば、ロジック・レイル（logic rail）より上或いは下にアイ・ダイアグラムを描く能力、若しくはロジック・レイルより上或いは下にマスク・テストを実行する能力を制限する。本発明によると、この制限を受けても、ユーザはロジック決定が行われるアイの開始領域を試験することが可能である。アイの開始領域を試験できれば、マージン及び決定を行う特性を決定することが可能となる。
【００３１】
図２は本発明の代替的な実施形態（２００）を表す概略ブロック線図である。この実施形態は、プログラム可能な電圧オフセット（１１０）を備える。プログラム可能な電圧オフセット（１１０）はデータ・パターン（１２）のＤＣレベルに導入される。データ・パターン（１２）は、レシーバＤＵＴの決定回路（２０）のデータ・インプットに提供されるのであって、上記の実施形態の決定閾値を直接制御するのではない。この代替的な実施形態（２００）の構造は第１の実施形態（１０）と同じ要素を多く備える。このような要素は以下に述べる相違点を除いては、上記で説明した実施形態と同様に接続される。
【００３２】
レシーバ決定回路（１２０）が上記の閾値として一定のＤＣ電圧（或いは差分インプットの場合には電圧の差）を利用する場合、及び一定のＤＣ電圧オフセット（１１０）が意図的にインプット信号（１２）に導入される場合に、この代替的な実施形態（２００）は適用可能である。この代替的な実施形態（２００）は試験用装置がレシーバ回路へのデータのインプットにおいてＡＣカップリングを利用する場合には適用できない。これは、導入された（パターン発生回路のテスト・パターン内に導入された）量のＤＣがＡＣカップリングを行うために用いられるＤＣブロックによって取り去られるからである。
【００３３】
この代替的な実施形態（２００）はＤＣカップリング・インプット及び一定の閾値に対応するような用途において、重要な利点を有する。これはＤＵＴ或いは対応する決定回路（１２０）のために追加的なコントロールを必要としないからである。制御回路（３２）はこの場合したがって、パターン発生回路のＤＣオフセットを、制御信号（３７）を介して制御することにより、遅延された決定の閾値を制御しなければならない。ＤＣオフセットはシングル・エンドの信号或いは差分信号のいずれに導入されてもよい。例えば、試験用装置において決定回路によってインプット信号のための閾値として用いられる一定電圧閾値を０Ｖに固定した場合に、シングル・エンドのデータ・パターンを１Ｖ上げると、波形上のマイナス１Ｖのスポットにおいてインプット信号についてのロジック決定が行われることになる。プログラム可能なＤＣオフセット回路（１１０）がプログラム可能な決定閾値を得るために提供される。
【００３４】
差分インプットについても同様のことがいえる。決定回路として一般的な差分インプットを用いる場合には、例えばレッグＡ（leg A）＞レッグＢ（leg B）であるとき、閾値の機能はロジック・トゥルー（logic true）を得られる。尚、決定回路においては、一方のレッグが他方のレッグより上にある場合にはロジック・ハイ（logic high）が得られ、他方のレッグが第１のレッグより上にある場合にはロジック・ロー（logic low）が得られる。ＤＣオフセットがレッグＢに導入される場合、ロジック・トゥルーを得るためには、レッグＡ＞レッグＢ＋オフセットとしなければならない。同様の閾値の移行が行われる間に対称性を保つために、対称なＤＣオフセットを各レッグに導入するとよい。これにより、レッグＡ−オフセット／２＞レッグＢ＋オフセット／２であるとき、ロジック・トゥルーを出力することが可能となる。いずれの方法によってもレシーバの決定回路（１２０）の決定閾値は調節可能である。
【００３５】
図３は、本発明の第３の実施形態（番号３００で示す）を示す概略ブロック線図である。上述のごとく、プログラム可能な遅延回路（１０５）は外部タイミング信号（２４）に用いられる。制御回路（３２）によって提供されるタイミング制御信号（３７）に応じて、遅延回路（１０５）はプログラム可能な遅延量をタイミング信号（２４）に導入する。これにより、結果として、遅延クロック信号（１０６）が、決定回路（２２０）のサンプリング要素（２１５）のクロック（clock （CLK））或いはトリガ・インプットに適用される。外部タイミング・リファレンス・インプットを実行すると、サンプリング時間制御並びに調節機能の実行する必要はなくなる。このことは直接的な外部サンプリング・タイミング制御を実行するシステムにおいては、非常に利便性が高い。外部サンプリング・タイミング制御を実行するデバイスの例としては、データ信号（１１２）及びサンプリング・クロック信号（１０６）の両方を受け入れるようなＤ型フリップ・フロップ（２１５）が挙げられる。サンプリング・クロック信号（１０６）を遅延させることにより、Ｄ型フリップ・フロップ（２１５）のサンプリング時間は遅延される。
【００３６】
これらの種類のシステムにおいては、外部タイミング信号（２４）を一定に保つ（遅延を付与しない）ことも同様に可能である。このような場合には代わりにデータ・インプット・パスに遅延を付与する。データ・インプット・パスへの遅延の付与にはプログラム可能なオフセット電圧回路（１１０）を用いる。どちらの方法でも同様にＤＵＴの決定回路（２２０）における可変のサンプリング時間機能を得ることができる。実際の使用場面においては、データ・パス内の遅延はしばしば劣化を招くが、このような劣化はクロック・パス内に遅延を挿入することにより回避できる。制御回路（３２）は外部遅延機能を制御することにより、所望の機能を得る。このとき、外部遅延機能はクロック・パス（１０５）或いはデータ・パスのいずれに配置されてもよい。
【００３７】
図３はまた、プログラム可能な遅延（１０５）上の外部コントロールがどのようにしてプログラム可能なオフセット電圧の外部コントロールと組み合わされるかを示す。このような組み合わせを行うと、レシーバ決定回路（２２０）に変更を加えることなく、遅延決定解析を行うことが可能となる。また、このことは決定閾値のＤＣカップリング、及びタイミング・リファレンス信号（或いはクロック）の外部インプットを実行するような種類の装置或いはシステムについてのみ可能である。これらのシステムでは、受信回路に追加的な負荷をかけることなく、遅延解析を行うことが可能である。
【００３８】
図４は本発明の第４の実施形態（番号４００で示す）を示す概略ブロック線図である。この第４の実施形態はインプット・コンパレータ回路（１４）を備える。インプット・コンパレータ回路（１４）としては例えば、オペレーショナル・アンプリファイア（Operational Amplifier）或いはその他の適切な装置が挙げられる。このような装置はサンプリング・インプット・データ（例えばコンパレータ（１４）のアウトプット）をサンプリング要素（１５）に提供する。コンパレータ回路（１４）はインプット信号（１２）に連結される第１インプットを備える。若しくは、インプット信号（１３）がコンパレータ（１４）の第２インプットに連結されることが選択されてもよい。これにより、インプット信号（１２）及び（１３）の間の相違を表すアウトプット信号が提供される。
【００３９】
第４の実施形態（４００）はまた、決定閾値（２１）及び決定タイミング（１０５）の有する独立した２つの機能を複合並びに調和させる能力を表す。２つの機能を複合並びに調和させることにより、内部から調節される決定閾値制御を用いて、外部からの決定タイミングの設定を実行することができる。この実施形態は、サンプリング・タイミング信号のための外部インプットを実行するシステムにのみ適用可能である。
【００４０】
この種の使用例として、外部からクロックされるとともに、クロック及びデータについてＡＣカップリングされた決定回路（１５）（例えばＤ型フリップ・フロップ）が挙げられる。外部クロック信号（２４）は可変遅延機能（１０５）を備えてもよい。これにより、（ＡＣカップリングされている場合においても）可変サンプリング時間機能（１０６）が得られる。しかしながら、外部電圧オフセットはデータのＡＣカップリングを行うために用いられるＤＣブロックによって取り去られる。代わりに、ＡＣカップリングのＤ型フリップ・フロップ側は閾値制御機能を用いて増強される必要がある。実際の制御閾値機能は制御回路（３２）によって制御される。
【００４１】
図４はまた、本発明にしたがって用いられた比較計数ロジック（３０）の別の例を示している。比較計数ロジックに対して、より低レベルかつ複雑性の低い解析を行うことが可能である。例えば、いくつかの解析機能では値「１」及び／又は値「０」の数がわかっていることが必要である。またインプット信号と期待される信号の間の不一致の数がわかっていることを必要とする解析機能もある（期待される信号は比較ロジック内のシンカブル（sync-able）・リファレンス・パターン発生回路を用いて知ることができる。これによってどのような値が探されるかを予め決定することができる）。シンカブル・リファレンス・パターンは通常、市販のトランシーバには予めビルトイン・セルフテスト・ビット・エラー・レイト機能として備えられている。この機能は、第４の実施形態（４００）が必要な比較計数ロジックを行うことを可能にする。本発明の範囲内で、その他の方法並びに装置もまた可能であることが理解できる。例えば、市販の装置（例えばビット・エラー・レイト・テスタ並びにカウンタ）を本発明の構造及び手順と併せて用いても、所望の機能性を得られる。
【００４２】
ビット・エラー・レイト・テスタは、直接的に、同期可能にエラーをチェック並びにカウントする。市販のカウンタ（例えばイベント・カウンタ）はロジック値を比較することも、期待される値を導き出すこともできない。しかしながら、市販のカウンタは通常、カウント・イネイブルを備える。カウント・イネイブルをパルス化することにより、遅延解析に必要なカウントを作り出すことができる。ビット・エラー測定（例えば、同期可能なリファレンス・パターン発生回路）による解析技術には、マスク・テスティング、ＢＥＲ輪郭、Ｑファクタ及びジッタ測定などがある。
【００４３】
図５は本発明にしたがって実施された比較計数ロジック（３０）を示す概略ブロック線図である。比較計数ロジック（３０）はＤＣカップリングされたフリップ・フロップ（１４０）を備える。フリップ・フロップ（１４０）は２つのインプットＡ及びＢを備える。第１インプット（Ａ）はＤＵＴ（４２５）のアウトプット（４２５）に接続される。第２のインプット（Ｂ）はリファレンス・パターン発生回路（１５０）のアウトプット（１５１）に接続される。サンプリング・クロック信号（１２７）はＤＵＴ（４１５）のクロック（ＣＬＫ）インプット、シンカブル・リファレンス・パターン発生回路（１５０）のクロック・インプット、及びカウンタ（１３０）のクロック・インプット或いはトリガ・インプットに提供される。サンプリングされたデータ（２５）はＤＵＴに送られて、ユーザが決定する閾値信号（２９）により調整される。データ（コンパレータ（４１４）のアウトプット）は、第１インプットでの閾値にしたがって「１」或いは「０」として受け取られる。第２インプットはシンカブル・リファレンス・パターン（１５１）をリファレンス・パターン発生回路から受け取る。フリップ・フロップ（１４０）によって実行される比較の結果（この場合は第１及び第２インプットにおいて等しい信号）はカウンタ（１３０）に送られる。この結果は試験用装置のアイ・ダイアグラムを作り出すのに用いられる。このようなアイ・ダイアグラムは、変更された１若しくはそれ以上の決定ポイントからのサンプリング結果を組み入れて作られる。このようにサンプリング結果を組み入れられるのは、このようなサンプリングがメモリ要素（４１５）によって遅延されるからである。従来の測定システムでは遅延されたサンプリング・データを組み入れることは不可能である。なぜならば、従来のシステムにおいては通常、変更された決定ポイントからのサンプリング情報は取り除かれるか、さもなければカウントされないからである。
【００４４】
上記のようにアイ・ダイアグラムは本発明にしたがって遅延決定手順を用いて作り出される。図５に示す実施例においては、ＤＣカップリングされたフリップ・フロップ（１４０）がイメージされる。フリップ・フロップ（１４０）は回路の内部で且つ他の方法ではプローブできない場所にある。図４を参照して説明したように、このアプリケーションをイメージする方法には、外部すなわちパターン発生回路（１５０）から制御される遅延を用いる。決定閾値（２９）はＡＣカップリングのフリップ・フロップ側で制御される。本発明の回路を実施すると、結果として、以前は実現不可能と考えられていた回路領域の診断及び検査が可能となる。
【００４５】
つまり、本発明は遅延決定回路及び対応する機能性を開示するものである。このような機能性によって、信号特性についての高度な解析が可能となる。このような解析は試験用トランシーバ・デバイスの受信側決定回路で行われる。ビット・ウィンドウ内の決定電圧閾値及び決定タイミングを変更することによって、高度な波形解析が実行可能になる。このような波形解析はトランシーバ内の受信回路の具体的な性質をより正確に反映するものである。高度な解析技術は少なくとも以下を含む。すなわち、ビット・エラーレイト・テスト、アイ・ダイアグラム、ジッタ測定、Ｑファクタ測定、アイ・ダイアグラム・テスト、高速４コーナー・マージン・テスト、周波数応答、ステップ応答を含む。加えて、ビット・エラー或いは発生可能性情報が得られる間にデジタル決定回路の決定ポイントを操作することによって行われるその他の解析も可能である。本発明の回路は、解析装置（例えば高度なビット・エラー・レイト・テスタ或いはオシロスコープ）へのインプット（通常の場所つまりトランスミッタ或いはチャネル・テスティングのために一般的に用いられる）から、試験用装置の決定ポイントまで、決定を遅らせるものである。試験用装置によってなされる決定は計数或いはその他の解析を行う装置に送られる。このような解析装置として、試験用装置内の専用ハードウェアを例示できる。専用ハードウェアは、高度なビット・エラー・レイトテスタ或いは計数／比較機能を行うために追加される。該専用ハードウェアは、高度な解析技術のために必要な最低限のデータを収集する。これらの遅延された決定は引き続いて更なる解析を行う解析装置に伝達されてもよい。これにより、全ての解析技術が試験用装置からの決定を用いることを可能にするものである。
【図面の簡単な説明】
【００４６】
【図１】試験用装置及びその対応する決定回路を表す概略ブロック線図である。該決定回路は、本発明の一実施例に係る内部タイミング及びサンプリング調節要素を備える。
【図２】本発明の第２の実施例を表す概略ブロック線図である。この実施例はカスタマイズされた受信側ＤＵＴ決定回路を備える。該決定回路は、決定閾値及び／又は決定タイミング・オフセットを、本発明とともに用いられるビット周期内に制御する。
【図３】本発明の第３の実施例を表す概略ブロック線図である。この実施例はカスタマイズされた受信側ＤＵＴ決定回路を備える。該決定回路は、決定閾値及び／又は決定タイミング・オフセットを本発明とともに用いられるビット周期内に制御する。
【図４】発明の第４の実施例を表す概略ブロック線図である。この実施例はカスタマイズされた受信側ＤＵＴ決定回路を備える。該決定回路は、決定閾値及び／又は決定タイミング・オフセットを本発明とともに用いられるビット周期内に制御する。
【図５】比較計数ロジックの一実施例を表す概略ブロック線図である。該比較計数ロジックは、本発明に係る高度な解析技術に必要なカウント情報を収集するために用いられる。
【図１】
2006115488.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006115488.tif 000007
【外国語明細書】
A METHOD AND APPARATUS FOR 
DEFERRED DECISION SIGNAL QUALITY ANALYSIS
Background of the Invention
The present application claims the benefit of U.S. Provisional Application Serial No. 61/614,366 having a filing date of September 27, 2004.
Field of the Invention:
The present invention generally relates to diagnostic and test equipment for analyzing high-speed data bit streams and, more particularly, to devices and methods capable of measuring, among other things, the signal quality of a data communications receiver by delaying the effective decision point of the device under test (DUT) to perform analysis such as bit error rate, eye diagramming, mask testing and other common measures of signal quality. 
Description of the Related Art:
In recent years, the performance of a high-speed communication facility or device has risen to a point that the ability of accurately measuring its quality has become an ever-increasing challenge.  In the area of data communication devices, for example, efforts to reduce size and power while increasing the throughput of a device have increased the possibility of error.  Network suppliers, integrators and users want assurances that such devices will perform reliably and can accommodate data transmission rates that routinely exceed several gigabits/second. Providing such assurance requires determining the effective error rate and signal quality of the data received by a high-speed communications device. 
In order to test a receiver, one needs the receiver in the testing path.  Receivers of modern, high-performance channels incorporate sophisticated input signal conditioning (both intended and non-intended) as well as advanced decision circuits.  Decision-making in the face of the applied signal conditioning is what must be tested.  Conventional methods for testing receivers include creating a stressed input to the receiver whereby the stress is meant to emulate the 努orst-case・applied input signal.  Logically, if the receiver was able to operate error-free in face of this 努orst-case・input signal, the receiver was assumed good.  Typically, using this worst case scenario to see whether the receiver is operating error-free is a far simpler task than doing a full diagnostic analysis using sophisticated receivers built inside commercial test equipment (used to test transmitters and communications channels).  
To test if a receiver is operating error-free, the result of the received decision can be sent to a bit error rate checking device and measured.  A bit error rate checking device is small enough that many receiver DUTs have them built-in as they are comprised of compact exclusive-OR and counting logic, internal to the DUT.  Alternatively, many receiver DUTs are actually transceiver devices (they have transmitters along side their receivers) and they support testing modes that re-transmit the received signal.  This re-transmitted signal can then be connected to an outside bit error rate testing instrument for testing.  
There are several commercially available testing systems that characterize and validate the performance of a data signal from a device or communications subsystem using bit error rate and eye diagramming oscilloscope measurement methods.  In these systems, the analysis is done at the input to the commercial test system.  This is ideal for testing transmitters and/or channels where an output of the device under test is available to inspect.  However, as noted above these techniques and structures are not useful for testing receivers where no output is readily available.
Drawbacks of these conventional systems include the real possibility that the stressed-eye condition does not represent the actual worst case application signal.  Clearly, then the entire assumption that a DUT was sound would be or at least could be false.  Additional drawbacks of these conventional system include that they provide insufficient data to have a diagnostic understanding as to what the receiver is actually.  Clearly, if one had such data many more issues would be understood and resolved and done so more efficiently.  Another drawback associated with conventional systems is the inability of using known extrapolation techniques for grading performance deeper than the measurement time.  For example if one could do so, it might well indicate an ability to use well-understood analysis techniques already developed for non-receiver testing for doing deeper diagnosis on receiver DUTs.
Digital receiver circuits are different than digital channel circuits.  Digital receiver circuits accept an input signal from a digital channel.  This input signal is an analog voltage that must be interpreted to determine what digital value was being sent.  This interpretation involves looking at the voltage levels and timing present on the analog signal.  One way of doing this is to use a voltage comparator to logically slice the analog input as being either above or below a pre-selected logic threshold and a D-flip flop to then sample the result of the comparator at time instants that correspond to proper bit periods of the data being carried by the analog voltage on the digital channel.  Once the decision is made, the output from the decision circuit is simply a logical output (high or low) and looses all other characteristics of the analog input signalcharacteristics that, if measured, provide numerous benefits in understanding and extrapolating performance.  Therefore, the normal result of the digital receiver circuit hides the ever-important information needed for diagnostic evaluation by transforming the analog input signal into digital ones and zeros.  
Other elements of a digital communications system (including digital channels circuits) have easy access to the analog voltages used to communicate digital information.  This easy access allows for easy measurement.  For example, a signal from the transmitter half of an Ethernet port can easily be measured on an Ethernet cable.  In this case, the Ethernet port is the transmitter and the cable is the digital channel circuit.  The voltages on the cable comprise the analog signal that is carrying the information and this can be presented to a measuring device (such as an oscilloscope) for analysis.  No such convenience exists if one wants to examine the receiver half of the Ethernet Port.  Analysis of the digital receiver is not possible as it is not accessible.
Typical techniques for analyzing channel circuit are not available in analyzing receiver circuits.  For example techniques such as bit error rate testing, eye diagramming, jitter measurement, Q-factor measurement, eye-diagram mask testing, fast 吐our-corners・margin testing, frequency response, step response all depend upon the ability to manipulate the decision point of a digital decision circuit while collecting bit error or probability of occurrence information. This cannot be done on receiver circuits.  It will be appreciated that specialized machines are available on specialized commercial test instruments with specialized receiver circuits intended for use only on transmitter and channel testing (not receiver testing).
SUMMARY OF THE INVENTION
A signal analysis circuit includes a sampling circuit operative to sample the characteristics of an input signal at various points within a bit window in response to a sample clock signal.  A sampling control circuit is coupled to the sampling circuit, and is operative to provide the sample clock signal in response to a sample control signal. The sampling clock signal provides a variable time function such that common input signal characteristics may be sampled at several or various times during the period of the input signal.  The signal analysis circuit also includes a control circuit that is operative to provide the sample control signal in response to the number of times the input signal is within or exhibits a signal characteristic of interest.
It is a general object of the present invention to provide a method and apparatus for measuring a receiver DUT at the decision point to provide useful data for performing a diagnostic analysis. 
It is an additional object of the present invention to provide a method and apparatus for measuring a receiver DUT at the decision point to provide useful data without causing dramatic or costly changes to the DUT.
It is an additional object of the present invention to provide a method and apparatus for measuring a receiver DUT at the decision point to provide useful data to serve the greatest spectrum possible of such devices to be tested.
The invention accomplishes its objects by, among other things, moving or the effective location of decision in the receiving circuit of the DUT. The method and apparatus of the invention passes or defers the results of these decisions to the necessary counting and comparing circuits in an outside counting logic or in an outside instrument such as advanced bit error rate testers as required to get the information necessary to perform advanced analysis techniques to implement receiver quality testing.  
Effecting the decision of the receiver DUT or decision circuit can be done in many ways including augmenting the receiver DUT decision circuit with special controls intended for this purpose.  For example in one exemplary embodiment of the invention the DUT is augmented with a variable threshold control and a variable sampling-time control.  An external clock and a sine wave generator are added for controlling the external signal level and clock timing.  
In another embodiment, the single decision point comparator used inside the receiver DUT is augmented with a second (and in other embodiments a plurality) of related threshold decisions.  The results from these decisions create a window or group of window comparison results.  These results are used as the deferred decision points to further enhance the analysis done at the input of the receiving circuit.
Brief Description of the Drawing
For a further understanding of the objects and advantages of the present invention, reference should be had to the following detailed description of the invention, taken in conjunction with the accompanying drawing, in which like parts are given like reference numerals and wherein:
Fig. 1 is a schematic block diagram of a device under test and its corresponding decision circuit with internal timing and sampling adjustment components according to an exemplary embodiment of the present invention;
Fig. 2 is a schematic block diagram of a second exemplary embodiment of the present invention including a customized receiver DUT decision circuit with enhancements for controlling decision threshold and/or decision timing offset within the bit period for use with this invention;
Fig. 3 is a schematic block diagram of a third exemplary embodiment of the present invention including a customized receiver DUT decision circuit with for controlling decision threshold and/or decision timing offset within the bit period for use with this invention;
Fig. 4 is a schematic block diagram of a fourth exemplary embodiment of the present invention including a customized receiver DUT decision circuit with enhancements for controlling decision threshold and/or decision timing offset within the bit period for use with this invention; and
Fig. 5 is a schematic block diagram of an exemplary embodiment of the comparing and counting logic used to collect count information necessary for advanced analysis techniques according to the present invention.
Detailed Description of the Invention
The present invention will now be described in greater detail with reference to Figures 1-5, in which the preferred embodiments of the present invention are shown. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiment set forth herein; rather these embodiments are provided so that this disclosure will be thorough and complete and will fully convey the invention to those skilled in the art. 
Additionally, in order to fully appreciate this invention reference is made to other pending applications, assigned or otherwise owned by the assignee of the present invention and application.  Each of the applications set forth below is specifically incorporated in their entirety herein by reference.  The disclosures are as follows: U.S. Patent Application, Serial Number 09/996,342, filed November 21, 2001; U.S.  Patent Application, Serial Number 10/099,487, filed March 15, 2002; U.S. Patent Application, Serial Number 10/097,706, filed March 14, 2002; and co-filed U.S. Patent Application, entitled 溺ethod and Apparatus for Measuring the Input Frequency Response of a Receiver・  
The present invention does not specifically relate to mechanisms for accumulating and processing threshold information to perform advanced analysis techniques.  Rather, the present invention discloses how the decisions can be made remotely at the receiver DUT's decision circuit and then passed along to outside counting and comparing circuits to affect the same analysis result.
All of this is significant because the state of the art in testing at the inputs of digital receivers does not include access to these otherwise well used and understood analysis views.  Eye diagrams, for instance, are a mainstay of testing the communication ability of a digital system; however, before the present invention, it was impossible to view the eye diagram as seen by the input of the receiver circuit in the DUT.  Further, knowing what the eye diagram looks like on the input of the commercial oscilloscope or advanced bit error rate tester is not helpful when what you want to know is what the receiver circuit would see.  Especially today with highly integrated receiver circuits that include signal-processing techniques such as equalization, the eye at the input to the receiver chip may not be the eye that is at the input to the final decision circuit deep within a chip.
Fig. 1 is a schematic block diagram of a device under test (DUT) 10, for example, an electrical or electrical/optical transceiver such as a 10Gb Ethernet transceiver and its corresponding decision circuit 20 with internal support components for adjusting the decision threshold (e.g. voltage) 21 and sample timing 22 according to the present invention.  The decision circuit 20 includes a comparator 14, having an input data signal 12 coupled to a first input thereof, and a threshold voltage value (e.g. signal) 29 coupled to a control input thereof.  A secondary input signal 13 may be provided to a second input of the comparator 14 to provide for additional comparison.  The output of the comparator 14 is a signal indicating, for example, the difference between the characteristics (e.g. voltage) of the signals present on the corresponding first and second inputs thereof.  Alternatively, the output of the comparator 14 may be a signal representing whether the input data signal exceeds or is below the threshold value 29 provided by a decision threshold control circuit 21.  The output of the comparator 14 is provided as an input to a sampling device 15, for example a D-type flip flop, configured to sample the signal provided at its input in response to a sample clock signal 27 provided by a sample time control and adjustment circuit 22.  In this manner, the decision point of where the input data signal 12 is sampled can be varied in response to the particular analysis of interest.  
As will be illustrated and discussed in greater detail below, the sample clock signal 27 and the threshold control signal 29 may be provided independently of one another to implement the various analysis requirements of a receiver or other DUT to which the present invention forms a part.  In this manner, the sampling period (e.g. bit window) and the threshold value(s) of interest may be independently set, with the corresponding sampling of the input data signal 12 relative to the threshold value being movable and independently controlled.  Additionally, the sample time and control circuit 22 and the decision threshold control and adjustment circuit 21 may be implemented internal to the decision circuit 20 or outside the decision circuit 20.
The sampled data 25 output from the decision circuit 20 is provided to an external comparing and counting logic circuit 30, which it interfaced to a control circuit 32, for example, a microprocessor, microcontroller, dedicated hardware (e.g. ASIC), or software executing on one or more processors, to affect the functionality of the present invention.  The sample time 27 and sample voltage 29 offsets are set by the control circuit 32 to the sample position required by the analysis.  The results provided by the decision circuit 20 are not used by the DUT, per se, but are forwarded to the external comparing and counting logic 30 to make the analysis.  In this manner, any programmable threshold voltage or sample timing supported by the comparing and counting logic (for example, such settings are found in bit error rate testers) must be set to conditions that simply defer the decision made at the decision circuit 20 to the comparing and counting logic 30.  To defer this decision, the threshold voltages and sampling times possibly found in the comparing and counting logic (i.e. BER tester) would be set to nominal voltage and setting times that would pass the decision along.
The resolution and range supported by the sample time control adjustment circuit 22 and the decision threshold control adjustment circuit 21 may vary and do not have to cover the entire range of the possible decision threshold voltage and sample time within a bit period.  Any reduced range will limit the amount of range available for the deferred analysis.  Similarly, any reduced resolution will limit the amount of resolution available for the deferred analysis.  It is anticipated that an exemplary embodiment of this invention will support as few as only two settings for the decision threshold voltage and decision sample time.  In this case, a high and a low decision voltage threshold and an early and late decision sample time can be used to bracket the nominal operating point of the decision circuit in the receiver DUT and can be used to assess available margin in the receiver.
As shown, the control circuit 32 is coupled to a sample time control and adjustment circuit 22 via the sample control signal 37.  An external clock (not shown) is provided for generating an external clock signal 24 to the decision circuit 20.   A comparing and counting logic circuit 30 is provided for receiving the results of the sampled input signal 25.  The control circuit 32 may be integrated with the comparing and counting logic circuit 30.  For example, such an integrated device comprise a bit error rate tester.  Other dedicated test instruments are also suitable.  A separate control circuit which interfaces to the decision circuit 32 and the comparing and counting circuit 30 is also suitable.
The clocking or triggering signal 35 for the comparing and counting circuit 30 can come from various sources in this invention, for example switch 34.  It is required that the clock signal 35 be synchronous with the deferred decisions 25 already made by the receiver decision circuit 20.  This is achieved by using the same external timing reference clock signal 27 as used by the receiver decision circuit 20 or by using the same recovered clock signal 26 as recovered by the receiver decision circuit 20.  It is also possible in many cases to use a recovered clock, which is recovered from the sampled data on the way into the comparing and counting logic.  This final option is restricted to analysis types, which set the decision threshold, and sample time to values that still yield sufficient sampled data content to support accurate clock recovery.  Generally, this means that the sample time signal 27 and decision threshold signal 29 are still nominally in the center of the eye or at nearby areas which still yield bit error rates better than 1x10e-2.  It would not be acceptable, for example, to move the decision threshold 29 above the logic high level in the decision circuit of the receiver decision circuit 20 and then try to recover a clock from the sampled data as the sampled data in this case would be all zeros (the threshold is above all the data bits so all samples look like zeros).
The sample time and adjustment circuit 22 for setting the sample time and decision threshold value 27in the decision circuit 20 may take the form of a digital control bus or dedicated control voltages.  For instance, in an exemplary embodiment of the present invention, a three-wire serial control bus also otherwise used for management data input and output (MDIO) can be used.  When a bus structure is used (parallel or serial) an address would be set aside for the decision threshold level 29 and the sample time offset 27.  Writing a new value to either of these addresses would change the setting.  Writing to these addresses is the responsibility of the control circuit 32.
The counting and comparing logic circuit 30 may be dedicated hardware or may be a configuration of hardware found in more general test instruments.  Examples of instruments that include functions that may be used to perform this function (or a sub-set of the function) include bit error rate testers and digital event counters.  In an exemplary embodiment of the present invention, a commercial bit error rate tester is used.  In this way the error detector of the bit error rate tester is synchronized to the sampled data 25 and mismatched between the sampled data 25 and the expected data (as determined by the reference pattern generator in the error detector after synchronization) 151 (FIG. 5) are counted and used in the analysis.  Examples of patterns that are used by the error detector 30 include either the data pattern being transmitted to the decision circuit 20 during the test or an all-ones pattern or an all-zeros pattern.  The received test pattern would be used when the decision threshold is 妬nside・the eye diagram as the nominal output sampled data 25 would appear predominantly as the DUT test pattern.  An all-ones pattern would be used when the decision threshold 29 of the sampling component 15  is set nominally below the data signal levels as the predominant sampled data level will also be all ones.  Similarly, the all-zeros pattern would be used when the decision threshold 29 of the decision circuit 20 is set nominally above the data signal levels.  In this case, the sampled data will predominantly be zeros.
Coupling between the data input signal 12 and the decision circuit 20 can easily support either AC or DC coupling and the requirement for either would be driven by the application and specification of the decision circuit 20.  The coupling between the sampled data 25 and the comparing and counting  circuit 30 also can be either AC or DC coupling; however, if AC coupling were used, limitations would exist on the legal settings for decision thresholds 29 in the decision circuit 20 to maintain sufficient AC-content to successfully pass the sampled data through the AC-coupling.  For example, if the decision threshold signal 29 value is set above the logic high threshold, the sampled data 25 would approach an all-zeros condition.  An all-zeros condition on the output of the decision circuit 25 would have no AC-content and would not pass through the DC-block present in the AC-coupling configuration.  This would limit analysis types that included a requirement to set the decision threshold above or below the entire data levels.  For example, this would limit the ability to draw eye diagrams above or below the logic rails or perform mask testing above or below the logic rails.  Even with this limitation, this invention still affords the user the ability to examine the opening area of the eye, which is where logic decisions are made.  This is sufficient to determine margin and decision-making quality.
Fig. 2 is a schematic block diagram of an alternate embodiment 200 of the present invention, including programmable voltage offset 110 injected into the DC level of the data pattern 12 presented to the data input of the decision circuit 20 of the receiver DUT rather than having direct control over the decision threshold value of the previous embodiment.  The architecture of this alternate embodiment 200 includes many of the same components as the first embodiment 10 and such components are connected in a manner consistent with the earlier described embodiment except for the differences described herein.  
This alternate embodiment 200 is applicable where the receiver decision circuit 120 uses a fixed DC voltage (or voltage difference in the case of differential inputs) for the threshold and where a fixed DC voltage offset 110 can be injected on purpose to the input signal 12, which will effectively shift the decision threshold.  This alternate embodiment 200 would not be applicable where the device under test uses an AC-coupling on the data inputs to the receiver circuit as the injected DC amount (put into the test pattern at the pattern generator) 110 would be stripped-off by the DC-blocks used to implement the AC-coupling.
This alternate embodiment 200 offers a significant advantage to those applications that support DC-coupled inputs and fixed thresholds because there is no added control requirement for the DUT or corresponding decision circuit 120.  The control circuit 32, in this case, must then control the deferred decision's threshold by controlling the pattern generator's DC offset via control signal 37.  DC offsets can be injected into either single-ended or differential signals.  For example, if a fixed voltage threshold of 0V is used as the threshold for an input signal by the decision circuit in the device under test, then shifting a single-ended data pattern upwards by 1V would mean that the logic decisions would be made on the input signal at a spot minus 1V down on the waveform.  A programmable DC-offset circuit 110 is provided for achieving a programmable decision threshold.
The same is true for differential inputs.  If a typical differential input is used as a decision circuit where you would get a logic hi if one leg is above the other leg and a logic low if the other leg is above the first leg, then the threshold functioning achieves a logic true if, say, LegA > LegB.  If a DC-offset is injected into Leg B, then, to get a logic true out, you would need to have, say, LegA > LegB + Offset.  To be symmetrical while achieving the same threshold shift, it may be useful to inject symmetrical DC-offsets to each leg, so you could implement a logic true output when LegA  Offset/2 > LegB + Offset/2.  In either way, the decision threshold of the receiver's decision circuit 120 is adjusted.
Fig. 3 is a schematic block diagram of a third embodiment of the present invention, generally indicated by the numeral 300.  As shown, a programmable delay circuit 105 is applied to the external timing signal 24.  the delay circuit 105 introduces a programmable amount of delay to the timing signal 24, in response to a timing control signal 37 provided by the control circuit 32; thereby, resulting in a delayed clock signal 106 being applied to the clock (CLK) or trigger input of the sampling component 215 of the decision circuit 220.  Supporting external timing reference inputs can replace the need to implement a sample time control and adjustment function inside the decision circuit 220.  This is a great convenience to systems that support direct external sample timing control.  An example of a device that supports external sample timing control is a d-type flip flop 215 that accepts both the data signal 112 and the sampling clock signal 106.  By delaying the sampling clock  signal 106, the sampling time of the d-type flip flop 215 is delayed.  
In these types of systems, it is equally possible to hold the external timing signal 24 constant (adding no delay) and instead add delay into the data input path using a programmable offset voltage circuit 110.  Both are equivalent and achieve a variable sampling time function at the DUT's decision circuit 220.  In real world applications, delay in a data path can often cause degradations that can be avoided by inserting delay 105 in the clock path.  The control circuit 32 controls the external delay function, whether it is in the clock path 105 or in the data path, to achieve the desired function.
Fig. 3 also illustrates how the external control over programmable delay 105 is combined with the external control of programmable offset voltage 110 to allow deferred decision analysis with no changes to the receiver decision circuit 220. Again, this is only available for those types of devices or systems that support the DC coupling of decision threshold and the external input of the timing reference signal (or clock).  For these systems, deferred analysis is available with no added burdens to the receiving circuit.
Fig. 4,  is a schematic block diagram of a fourth exemplary embodiment of the present invention, generally indicated by the numeral 400.  This fourth embodiment 400, includes an input comparator circuit 14, for example, an operational amplifier or other suitable device providing the sampling input data (e.g. output of the comparator 14) to the sampling component 15.  The comparator circuit 14 has a first input coupled to the input signal 12.  Alternatively, an optional input signal 13 may be coupled to the second input of the comparator 14; thereby, providing an output signal representing the difference between the input signals 12,13.   
The fourth embodiment 400 also illustrates the ability to mix and match the two independent functions of decision threshold 21 and decision timing 105 to support externally setting the decision timing while using internally adjusted decision threshold control.  It will be appreciated by those skilled in the art that this embodiment would be applicable only for systems that support an external input for the sample timing signal.  
An example of this type of application might be an externally clocked decision circuit 15 (e.g. d-type flip flop) that is AC-coupled for clock and data.  The externally applied clock signal 24 can have the variable delay function 105 applied and will achieve a variable sampling time function 106 (even with the AC-coupling).  However, an externally applied voltage offset would be stripped by the dc-block used to implement the ac-coupling of the data.  Instead, the d-flip flop side of the AC-coupling would need to be augmented with a threshold control function would.  The actual control threshold functioning is controlled by the control circuit 32.
Fig. 4 also illustrates another example of the comparison and counting logic 30 employed in accordance with this invention.  It is possible to implement lesser analysis functions with lesser complexity to the comparison and counting logic.  For example, some analysis functions require knowing counts of one-values and/or zero-values.  Other analysis functions require knowing counts of mismatches between the input signal and the expected signal (the expected signal would be known by using a sync-able reference pattern generator in the comparison logic to pre-determine what value is being sought.  A sync-able reference pattern is often already included in commercial transceivers as a built-in self-test bit error rate function.  This functionality enables the fourth embodiment 400 to do the necessary comparison and counting logic.  It will be appreciated that within the scope of this invention, it is contemplated that other methods and devices are also possible.  For example, commercial instruments, including bit error rate testers and counters can be used to achieve the desired functionality with the structure and methodology of the invention.
Bit error rate testers provide synchronizable error checking and counting directly.  Commercial counters (e.g. event counters) cannot compare logic values nor derive expected values; however, they typically do have count enables, which can be pulsed to create the counts necessary for deferred analysis.  Analysis techniques that depend on bit error rate measurements (e.g. synchronizable reference patterns generators) can include mask testing, BER contours, q-factor and jitter measurements.
Fig. 5 is a schematic block diagram of the comparison and counting logic 30 implemented in accordance with the present invention.  The comparing and counting logic 30 includes a DC coupled flip flop 140, which has two inputs A and B.  The first input (A) is coupled to the output 425 of the DUT 425.  The second input (B) is coupled to the output 151 of a reference pattern generator circuit 150.  A sampling clock signal 127 is  provided to the clock (CLK) input of the DUT 415, and the clock input of a sync-able reference pattern generator 150 as well as the clock or trigger input of a counter 130.              Sampled data 25 is sent to the DUT and regulated by a threshold value signal 29 determined by the user.  The data (output of the comparator 414) is received as a one or zero depending upon the threshold at the first input.  The second input receives the sync-able reference pattern 151 from the reference pattern generator circuit 150.  The results of the comparison (in this case are the signals on the first and second inputs equal) performed by the flip-flop 140 are sent to the counter 130.  The results may be used to generate an eye diagram of the device under test, incorporating the sample results from the one or more modified decision points as such samples are deferred by the memory component 415.  Incorporating the deferred sample data is not possible in conventional measurement systems as the sample information from the modified decisions points are typically discarded or otherwise not counted in conventional systems.
Thus an eye diagram is created using the deferred decision methodology in accordance with this invention.  In the exemplary embodiment shown in Fig. 5, the DC-coupled flip flop 140, which is internal to the circuit and at a location where it could otherwise not be probed, is imaged.  As described with reference to Fig. 4, the method for imaging this application employs the delay controlled externally, namely at the pattern generator circuit 150.  The decision threshold 29 is controlled on the flip-flop side of the AC-coupling.  As a result of implementing the circuit of the present invention, diagnosis and inspection in circuit areas previously considered impossible to obtain are now possible. 
In summary, the present invention discloses a deferred decision circuit and corresponding functionality that enables advanced analysis of the signal quality directly at the receiving decision circuit of a transceiver device under test.  By effecting the decision voltage threshold and decision timing within a bit window, advanced waveform analysis can be performed that reflects more accurately the exact nature of the receiving circuit in the transceiver when used to receive digital data in a live applications.  Advanced analysis techniques include at least: bit error rate testing, eye diagramming, jitter measurement, Q-factor measurement, eye-diagram mask testing, fast four-corners margin testing, frequency response, step response.  Additionally, other analyses that depend upon manipulating the decision point of a digital decision circuit while collecting bit error or probability of occurrence information are achieved.  The circuit of the present invention defers the decision from the usual place at the input to the analysis device commonly used for transmitter or channel testing (e.g. an advanced bit error rate tester or oscilloscope) to the decision point of the device under test.  Decisions made by the device under test are sent to a counting or other analyzing device (i.e. the advanced bit error rate tester or dedicated hardware inside the device under test added to implement the counting/comparing functions minimally needed to collect data for the advanced analysis techniques).  These deferred decisions may be transmitted to subsequent analysis devices allowing all analysis techniques to proceed using the decisions from the device under test.
CLAIMS
What is claimed is:
1.  A signal analysis circuit, comprising:
a sampling circuit operative to sample the characteristics of an input signal at various points within an adjustable bit window in response to a sample clock signal;
a sampling control circuit operative to provide the sample clock signal in response to a sample control signal, the sampling clock signal providing a variable time function such that common input signal characteristics may be sampled at several times during the bit window; and
a control circuit operative to provide the sample control signal in response to the number of times the input signal is within a signal characteristic of interest.
2.  The signal analysis circuit of Claim 1, further including a decision threshold control circuit operative to provide a programmable threshold control signal operative to adjust the sampling characteristic of the interest in response to a threshold signal, the threshold control signal applied independently of the sample clock signal.
3.  The signal analysis circuit of Claim 1, further including comparison and counting circuitry operative to determine the number of times sampled input signal data is equal to a reference signal pattern.
4.  The signal analysis circuit of Claim 3, wherein the reference signal pattern is synchronizable to the sampled input signal data.
5.  The signal analysis circuit of Claim 1, further including a delay circuit operative to insert a programmable amount of delay into the input signal path.
6.  The signal analysis circuit of Claim 1, further including a threshold delay circuit operative to insert a programmable amount of delay into the sample clock path, thereby delaying the sampling of the input signal.
7.  The signal analysis circuit of Claim 2, wherein the decision threshold circuit and the sampling control circuit are programmable independently of one another.
8.  The signal analysis circuit of Claim 7, wherein the decision threshold circuit and the sampling circuit are both external to the sampling circuit.
9.  The signal analysis circuit of Claim 1, wherein the sampling circuit is a memory component, and further includes a comparator operative to provide a signal that represents the result of a comparison between the input signal and the threshold control signal.
10.  The signal analysis circuit of Claim 3, wherein the comparison and counting circuit further includes a reference pattern generator operative to provide a synchronizable reference signal pattern in response to the sample clock signal; a comparator circuit operative to provide a signal in response to a sampled input signal having characteristics equal to the reference signal pattern; and a counting circuit operative to provide a count signal indicating the number of times the sampled input signal and the reference signal pattern are equal.
11.  The signal analysis circuit of Claim 10, wherein the control circuit generates the sample control signal and the threshold control signal in response to the count signal.
ABSTRACT
A signal analysis circuit includes a sampling circuit operative to sample the characteristics of an input signal at various points within a bit window in response to a sample clock signal.  A sampling control circuit is coupled to the sampling circuit and is operative to provide the sample clock signal in response to a sample control signal.  The sample clock signal provides a variable time function such that the input signal characteristics may be sampled at several times during the input signal or bit window period.  A control circuit is coupled to the sampling circuit and the sampling control circuit, and is operative to provide the sample control signal in response to the number of times the input signal is within a signal characteristic of interest.  In an exemplary embodiment, the characteristic of interest is a reference pattern that may be synchronized with the input data signal.  The reference pattern is provided a pattern generation circuit that is resident within a larger comparison and counting circuit.
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