(57)【要約】【課題】  低電源電圧で誤りなくデータ読み出しができる強誘電体メモリを提供する。【解決手段】  メモリセルアレイ１０に対する読み出し時、駆動制御回路５０によって該当するワード線ＷＬの駆動前にプレート線ＰＬを電源電位ＶＤＤに充電する。また、タイミング制御回路６０によってビット線ＢＬ，／ＢＬを電源電位ＶＤＤに充電し，その後ワード線ＷＬを駆動する。この時点で、リセット回路２０に所定パルス幅のイコライズ信号ＥＱを与えることにより、ビット線ＢＬ，／ＢＬを放電させる。これにより、ビット線ＢＬ，／ＢＬ間に現れる電位差がビット線の寄生容量に依存しなくなり、より大きな電位差を得ることができる。従って、低電源電圧ＶＤＤでセンスアンプ３０による読み出しマージンが増加し、低電源電圧でも誤りなくデータの読み出しが可能になる。【選択図】      図１
2006331516.tif 000002
【特許請求の範囲】
【請求項１】
相補的な第１と第２のビット線、該ビット線に交差して設けられた複数組のワード線とプレート線、及び該第１と第２のビット線と該プレート線との間に対応するワード線によってオン／オフ制御されるトランジスタを介して接続された強誘電体キャパシタを有するメモリセルアレイと、
イコライズ信号が与えられている間、前記第１と第２のビット線を接地電位に接続するリセット回路と、
プリチャージ信号が与えられている間、前記第１と第２のビット線を電源電位に接続するプリチャージ回路と、
イネーブル信号が与えられている間、前記第１と第２のビット線の間の電位差を増幅して相補的な第１及び第２の論理レベルの信号をこれらの第１と第２のビット線に出力するセンスアンプと、
前記メモリセルアレイに対する読み書きのアクセス時に、与えられたアドレス信号に従って該当する前記プレート線を駆動し、所定時間後に対応する前記ワード線を駆動する駆動制御手段と、
非アクセス時に前記イコライズ信号を出力し、前記アクセスが開始したときに該イコライズ信号を停止すると共に前記プリチャージ信号を出力し、前記所定時間の経過前に該プリチャージ信号を停止し、前記ワード線が駆動されて一定時間が経過した後、所定パルス幅の前記イコライズ信号を出力し、該イコライズ信号の停止後に前記イネーブル信号を出力するタイミング制御手段とを、
備えたことを特徴とする強誘電体メモリ。
【請求項２】
相補的な第１と第２のビット線、該ビット線に交差して設けられた複数組のワード線とプレート線、及び該第１と第２のビット線と該プレート線との間に対応するワード線によってオン／オフ制御されるトランジスタを介して接続された強誘電体キャパシタを有するメモリセルアレイと、
第１のイコライズ信号が与えられている間、前記第１と第２のビット線を接地電位に接続する第１のリセット回路と、
プリチャージ信号が与えられている間、前記第１と第２のビット線を電源電位に接続するプリチャージ回路と、
イネーブル信号が与えられている間、前記第１と第２のビット線の間の電位差を増幅して相補的な第１及び第２の論理レベルの信号をこれらの第１と第２のビット線に出力するセンスアンプと、
第２のイコライズ信号が与えられ、かつ前記第１と第２のビット線のレベルが共に一定レベル以上であるときに、第３のイコライズ信号を出力して該第１と第２のビット線を接地電位に接続する第２のリセット回路と、
前記メモリセルアレイに対する読み書きのアクセス時に、与えられたアドレス信号に従って該当する前記プレート線を駆動し、所定時間後に対応する前記ワード線を駆動する駆動制御手段と、
非アクセス時に前記第１のイコライズ信号を出力し、前記アクセスが開始したときに該第１のイコライズ信号を停止すると共に前記プリチャージ信号を出力し、前記所定時間の経過前に該プリチャージ信号を停止し、前記ワード線が駆動されて一定時間が経過した後、所定パルス幅の前記第２のイコライズ信号を出力し、該第２のイコライズ信号または前記第３のイコライズ信号の停止後に前記イネーブル信号を出力するタイミング制御手段とを、
備えたことを特徴とする強誘電体メモリ。
【請求項３】
それぞれ相補的な第１と第２のビット線、該ビット線に交差して設けられた複数組のワード線とプレート線、及び該第１と第２のビット線と該プレート線との間に対応するワード線によってオン／オフ制御されるトランジスタを介して接続された強誘電体キャパシタを有する第１から第ｍ（但し、ｍは複数）のメモリセルアレイと、
前記各メモリセルアレイに対応して設けられ、第１のイコライズ信号が与えられている間、前記第１と第２のビット線を接地電位に接続する第１のリセット回路と、
前記各メモリセルアレイに対応して設けられ、プリチャージ信号が与えられている間、前記第１と第２のビット線を電源電位に接続するプリチャージ回路と、
前記各メモリセルアレイに対応して設けられ、イネーブル信号が与えられている間、前記第１と第２のビット線の間の電位差を増幅して相補的な第１及び第２の論理レベルの信号をこれらの第１と第２のビット線に出力するセンスアンプと、
前記第１のメモリセルアレイに対応して設けられ、第２のイコライズ信号が与えられ、かつ前記第１と第２のビット線のレベルが共に一定レベル以上であるときに、第３のイコライズ信号を出力して該第１と第２のビット線を接地電位に接続する第２のリセット回路と、
前記第２から第ｍのメモリセルアレイに対応して設けられ、前記第３のイコライズ信号が与えられたときに前記第１と第２のビット線を接地電位に接続する第３のリセット回路と、
前記各メモリセルアレイに対する読み書きのアクセス時に、与えられたアドレス信号に従って該当する前記プレート線を駆動し、所定時間後に対応する前記ワード線を駆動する駆動制御手段と、
非アクセス時に前記第１のイコライズ信号を出力し、前記アクセスが開始したときに該第１のイコライズ信号を停止すると共に前記プリチャージ信号を出力し、前記所定時間の経過前に該プリチャージ信号を停止し、前記ワード線が駆動されて一定時間が経過した後、所定パルス幅の前記第２のイコライズ信号を出力し、該第２または第３のイコライズ信号の停止後に前記イネーブル信号を出力するタイミング制御手段とを、
備えたことを特徴とする強誘電体メモリ。
【請求項４】
相補的な第１と第２のビット線、該ビット線に交差して設けられた複数組のワード線とプレート線、及び該第１または第２のビット線と該プレート線との間に対応するワード線によってオン／オフ制御されるトランジスタを介して接続された強誘電体キャパシタを有するメモリセルアレイと、
イコライズ信号が与えられている間、前記第１または第２のビット線を接地電位に接続するリセット回路と、
プリチャージ信号が与えられている間、前記第１と第２のビット線を電源電位に接続するプリチャージ回路と、
イネーブル信号が与えられている間、前記第１と第２のビット線の間の電位差を増幅して相補的な第１及び第２の論理レベルの信号をこれらの第１と第２のビット線に出力するセンスアンプと、
前記第１と第２のビット線の論理レベルを判定するための基準電位を発生する基準電位発生回路と、
基準電位出力制御信号が与えられている間、前記第１または第２のビット線に前記基準電位を出力する基準電位充電回路と、
前記メモリセルアレイに対する読み書きのアクセス時に、与えられたアドレス信号に従って該当する前記プレート線を駆動し、所定時間後に対応する前記ワード線を駆動する駆動制御手段と、
非アクセス時に前記イコライズ信号を出力し、前記アクセスが開始したときに該イコライズ信号を停止すると共に前記プリチャージ信号を出力し、前記所定時間の経過前に該プリチャージ信号を停止し、前記ワード線が駆動されて一定時間が経過した後、所定パルス幅の前記イコライズ信号と前記基準電位出力制御信号を出力し、該イコライズ信号と該基準電位出力制御信号の停止後に前記イネーブル信号を出力するタイミング制御手段とを、  備えたことを特徴とする強誘電体メモリ。
【請求項５】
相補的な第１と第２のビット線、該ビット線に交差して設けられた複数組のワード線とプレート線、及び該第１と第２のビット線と該プレート線との間に対応するワード線によってオン／オフ制御されるトランジスタを介して接続された強誘電体キャパシタを有する第１のメモリセルアレイと、
相補的な第１と第２のビット線、該ビット線に交差して設けられた複数組のワード線とプレート線、及び該第１または第２のビット線と該プレート線との間に対応するワード線によってオン／オフ制御されるトランジスタを介して接続された強誘電体キャパシタを有する第２から第ｍのメモリセルアレイと、
前記各メモリセルアレイに対応して設けられ、第１のイコライズ信号が与えられている間、前記第１と第２のビット線を接地電位に接続する第１のリセット回路と、
前記各メモリセルアレイに対応して設けられ、プリチャージ信号が与えられている間、前記第１と第２のビット線を電源電位に接続するプリチャージ回路と、
前記各メモリセルアレイに対応して設けられ、イネーブル信号が与えられている間、前記第１と第２のビット線の間の電位差を増幅して相補的な第１及び第２の論理レベルの信号をこれらの第１と第２のビット線に出力するセンスアンプと、
前記第１のメモリセルアレイに対応して設けられ、第２のイコライズ信号が与えられ、かつ前記第１及び第２のビット線のレベルが共に一定レベル以上であるときに、第３のイコライズ信号を出力して該第１と第２のビット線を接地電位に接続する第２のリセット回路と、
前記第２から第ｍのメモリセルアレイに対応して設けられ、第３のイコライズ信号が与えられている間、前記第１または第２のビット線を接地電位に接続する第３のリセット回路と、
前記第２から第ｍのメモリセルアレイに対応して設けられ、基準電位出力制御信号が与えられている間、前記第１または第２のビット線に基準電位を出力する基準電位充電回路と、
前記第１及び第２のビット線の論理レベルを判定するために前記基準電位を発生する基準電位発生回路と、
前記各メモリセルアレイに対する読み書きのアクセス時に、与えられたアドレス信号に従って該当する前記プレート線を駆動し、所定時間後に対応する前記ワード線を駆動する駆動制御手段と、
非アクセス時に前記第１のイコライズ信号を出力し、前記アクセスが開始したときに該第１のイコライズ信号を停止すると共に前記プリチャージ信号を出力し、前記所定時間の経過前に該プリチャージ信号を停止し、前記ワード線が駆動されて一定時間が経過した後、所定パルス幅の前記第２のイコライズ信号を出力し、該第２または第３のイコライズ信号の停止後に前記イネーブル信号を出力するタイミング制御手段とを、
備えたことを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体を用いた不揮発性のメモリ、特に低電源電圧時の読み出し特性の向上技術に関するものである。
【背景技術】
【０００２】
図２は、従来の強誘電体メモリの概略の構成図である。
この強誘電体メモリは、１対の相補的なビット線ＢＬ，／ＢＬに対応して設けられたメモリセルアレイ１０、リセット回路２０及びセンスアンプ３０を有している。メモリセルアレイ１０は、ビット線ＢＬ，／ＢＬに交差して配置された複数のワード線ＷＬｉとプレート線ＰＬｉ（但し、ｉ＝０〜ｎ）を有している。ビット線ＢＬとプレート線ＰＬｉの間には、セルトランジスタＭａｉと強誘電体キャパシタＣａｉが直列に接続され、ビット線／ＢＬとプレート線ＰＬｉの間には、セルトランジスタＭｂｉと強誘電体キャパシタＣｂｉが直列に接続されている。セルトランジスタＭａｉ，Ｍｂｉのゲートは、ワード線ＷＬｉに接続されている。
【０００３】
強誘電体キャパシタＣａｉ，Ｃｂｉは、電極間に電界を印加した後、その電界を０にしても残留分極が生じるというヒステリシス特性を有するもので、この残留分極をデータの記憶に利用するものである。１本のワード線ＷＬｉに対応した１対の強誘電体キャパシタＣａｉ，Ｃｂｉに逆極性の残留分極を生じさせ、１ビットのデータを記憶するようになっている。
【０００４】
リセット回路２０は、データの読み出し前にビット線ＢＬ，／ＢＬを接地電位ＧＮＤにして、これらのビット線ＢＬ，／ＢＬと接地電位ＧＮＤとの間の寄生容量に蓄積された電荷を放電させるものである。センスアンプ３０は、データの読み出し時に、強誘電体キャパシタＣａｉ，Ｃｂｉからビット線ＢＬ，／ＢＬに出力された電位差を増幅し、このビット線ＢＬ，／ＢＬに所定の論理レベル“Ｈ”，“Ｌ”を有する相補的な信号を出力するものである。
【０００５】
図３は、図２の強誘電体メモリの読み出し動作を示す信号波形図である。
待機時（時刻ｔ０）は、ワード線ＷＬｉ及びプレート線ＰＬｉはいずれも選択されておらず、すべて“Ｌ”である。一方、リセット回路２０には、“Ｈ”のイコライズ信号ＥＱが与えられ、ビット線ＢＬ，／ＢＬは接地電位ＧＮＤに接続されて“Ｌ”となっている。また、センスアンプ３０には“Ｌ”のイネーブル信号ＳＥが与えられ、このセンスアンプ３０の動作は停止されている。
【０００６】
時刻ｔ１において読み出し動作が開始されると、イコライズ信号ＥＱが“Ｌ”にされると共に、図示しないアドレス信号に従って、１つのワード線（ここでは、ＷＬ０とする）が選択されてワード線電位ＶＷＬに駆動される。ワード線電位ＶＷＬは、電源電位ＶＤＤよりもセルトランジスタＭの閾値電圧以上高い電位である。イコライズ信号ＥＱが“Ｌ”になったことにより、リセット回路２０の動作は停止し、ビット線ＢＬ，／ＢＬはフローティング状態となる。
【０００７】
時刻ｔ２において、プレート線ＰＬ０が電源電位ＶＤＤに駆動される。これにより、ビット線ＢＬには、このビット線ＢＬと接地電位ＧＮＤ間の寄生容量と強誘電体キャパシタＣａ０とで分圧された電位が生じる。また、ビット線／ＢＬには、このビット線／ＢＬと接地電位ＧＮＤ間の寄生容量と強誘電体キャパシタＣｂ０とで分圧された電位が生じる。強誘電体キャパシタＣａ０，Ｃｂ０には、逆極性の残留分極が残っているため、２つのビット線ＢＬ，／ＢＬの電位上昇は異なる。
【０００８】
時刻ｔ３において、イネーブル信号ＳＥが“Ｈ”となり、センスアンプ３０の動作が開始すると、ビット線ＢＬ，／ＢＬ間の電位差が増幅され、これらのビット線ＢＬ，／ＢＬのレベルは、例えば“Ｈ”と“Ｌ”になる。これにより、ビット線ＢＬ，／ＢＬには、強誘電体キャパシタＣａ０，Ｃｂ０に記憶されていたデータが出力される。
【０００９】
時刻ｔ４において、プレート線ＰＬ０が接地電位ＧＮＤに戻される。これにより、ビット線ＢＬ，／ＢＬの電位が、それぞれ強誘電体キャパシタＣａ０，Ｃｂ０に印加され、これらの強誘電体キャパシタＣａ０，Ｃｂ０に対する再書き込みが行われる。
【００１０】
その後、時刻ｔ５において、イネーブル信号ＳＥが“Ｈ”となってセンスアンプ３０の動作が停止され、時刻ｔ６において、ワード線ＷＬ０が“Ｌ”となってデータの読み出し動作は終了する。
【００１１】
なお、下記特許文献１〜５には、いずれも上記のようなビット線ＢＬと接地電位ＧＮＤ間の寄生容量と強誘電体キャパシタＣａ０と分圧によってデータを読み出す方式の強誘電体メモリが記載されている。
【００１２】
【特許文献１】特開平５−１１４７４１号公報
【特許文献２】特開平６−２２３５８３号公報
【特許文献３】特開平７−１１１０８５号公報
【特許文献４】特開２０００−７６８７０号公報
【特許文献５】特許第３１１００３２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述のように、強誘電体メモリは、強誘電体キャパシタの分極を利用したもので、記憶したデータを読み出すときに、この強誘電体キャパシタに十分な電位差を与えることにより、データを読み出すことができる。しかしながら、消費電力を低減するために、電源電位ＶＤＤの低電圧化が進み、強誘電体キャパシタに十分な電位差を与えることが困難になってきている。
【００１４】
図４は、従来の強誘電体メモリにおける読み出し時の問題点の説明図である。
読み出し動作時、図２中のメモリセルの等価回路は、図４（ａ）に示すように、強誘電体キャパシタＣｆの一端が電源電位ＶＤＤのプレート線ＰＬに接続され、他端がビット線ＢＬに接続され、更にこのビット線ＢＬが寄生容量Ｃｂを介して接地電位ＧＮＤに接続された状態となる。読み出し動作が開始された時（例えば、図３における時刻ｔ２）、ビット線ＢＬは接地電位ＧＮＤでフローティング状態となり、プレート線ＰＬに電源電位ＶＤＤが印加される。これにより、プレート線ＰＬに印加された電源電位ＶＤＤが、強誘電体キャパシタＣｆとビット線ＢＬの寄生容量Ｃｂで分圧され、この寄生容量Ｃｂの電圧Ｖｂが読み出し電位となる。強誘電体キャパシタＣｆの電圧Ｖｆは、ＶＤＤ−Ｖｂである。この時、強誘電体キャパシタＣｆと寄生容量Ｃｂは直列に接続されているので、それぞれに蓄積される電荷Ｑｆ，Ｑｂは同一である。
【００１５】
強誘電体キャパシタＣｆに印加される電圧Ｖｆと電荷Ｑｆの関係は、図４（ｂ）に示すように、ヒステリシス特性を有する。ここで、データ“１”が記憶された初期状態Ａに対して読み出しのための電圧Ｖｆ１を印加すると、強誘電体キャパシタＣｆの電荷はＱｆ１だけ増加して状態Ｂに移る。従って、強誘電体キャパシタＣｆのキャパシタンスはＱｆ１／Ｖｆ１、即ち、点Ａ，Ｂを結ぶ直線の傾きとなる。一方、データ“０”が記憶された初期状態Ｃに対して、読み出しのための電圧Ｖｆ０を印加すると、強誘電体キャパシタＣｆの電荷はＱｆ０増加して、状態Ｄに移る。従って、強誘電体キャパシタＣｆのキャパシタンスはＱｆ０／Ｖｆ０、即ち、点Ｃ，Ｄを結ぶ直線の傾きとなる。このように、強誘電体キャパシタＣｆのキャパシタンスは、保持されている電荷と印加される電圧によって異なる値を呈する。
【００１６】
これに対し、ビット線ＢＬの寄生容量Ｃｂは、ヒステリシス特性を持たない常誘電体キャパシタンスであるので、印加される電圧に影響されない一定値である。従って、寄生容量Ｃｂに印加される電圧Ｖｂと電荷Ｑｂは、図４（ｂ）中に破線で示したように、一定の傾きを有する直線関係となる。
【００１７】
ここで、プレート線ＰＬに電源電位ＶＤＤが印加された時に，例えば、データ“１”が記憶されたビット線ＢＬに発生する電圧Ｖｂ（読み出し電位）を求めてみる。まず、強誘電体キャパシタＣｆの電圧Ｖｆと、寄生容量Ｃｂに発生する電圧Ｖｂとの和がＶＤＤで、かつ、これらの容量に蓄積される電荷Ｑｆ，Ｑｂが同一であるという条件から、図４（ｂ）に示すように、電圧がＶＤＤで電荷が点Ａと同じである点Ｘを通り、寄生容量Ｃｂと同じ大きさで負の傾きを有する補助線を引く。そして、補助線と強誘電体キャパシタＣｆのヒステリシス曲線との交点をＹとすると、点Ｘ，Ｙ間の電位差が、ビット線ＢＬに発生する電圧Ｖｂとなる。なお、データ“０”が記憶されたビット線／ＢＬに発生する読み出し電位も、同様の手順で求めることができる。
【００１８】
この図４（ｂ）では、プレート線ＰＬに印加する電源電位ＶＤＤが比較的大きい場合を示しており、データ“１”，“０”に対応してビット線ＢＬ，／ＢＬに出力される読み出し電位の差を比較的大きくすることができた。
【００１９】
しかしながら、図４（ｃ）に示すように、プレート線ＰＬに印加する電源電位ＶＤＤが低くなると、データ“１”，“０”に対応してビット線ＢＬ，／ＢＬに出力される読み出し電位の差Ｖｂ１−Ｖｂ０が小さくなり、読み出しマージンが減少して読み出し誤りを生ずるおそれがあった。
【００２０】
本発明は、低電源電圧でも誤りなくデータの読み出しができる強誘電体メモリを提供することを目的としている。
【課題を解決するための手段】
【００２１】
本発明の強誘電体メモリは、相補的な第１と第２のビット線、該ビット線に交差して設けられた複数組のワード線とプレート線、及び該第１と第２のビット線と該プレート線との間に対応するワード線によってオン／オフ制御されるトランジスタを介して接続された強誘電体キャパシタを有するメモリセルアレイと、イコライズ信号が与えられている間、前記第１と第２のビット線を接地電位に接続するリセット回路と、プリチャージ信号が与えられている間、前記第１と第２のビット線を電源電位に接続するプリチャージ回路と、イネーブル信号が与えられている間、前記第１と第２のビット線の間の電位差を増幅して相補的な第１及び第２の論理レベルの信号をこれらの第１と第２のビット線に出力するセンスアンプと、前記メモリセルアレイに対する読み書きのアクセス時に、与えられたアドレス信号に従って該当する前記プレート線を駆動し、所定時間後に対応する前記ワード線を駆動する駆動制御手段と、非アクセス時に前記イコライズ信号を出力し、前記アクセスが開始したときに該イコライズ信号を停止すると共に前記プリチャージ信号を出力し、前記所定時間の経過前に該プリチャージ信号を停止し、前記ワード線が駆動されて一定時間が経過した後、所定パルス幅の前記イコライズ信号を出力し、該イコライズ信号の停止後に前記イネーブル信号を出力するタイミング制御手段を備えたことを特徴としている。
【発明の効果】
【００２２】
本発明では、メモリセルアレイに対するアクセス時（特に、読み出し時）に、ワード線の駆動前にプレート線を駆動すると共にビット線を電源電位に充電してその後ワード線を駆動し、この時点で所定パルス幅のイコライズ信号によってビット線を放電させるようにしている。これにより、ビット線間に現れる電位差がビット線の寄生容量に依存しなくなり、より大きな電位差を得ることができる。従って、低電源電圧での読み出しマージンが増加し、低電源電圧でも誤りなくデータの読み出しができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
相補的な第１と第２のビット線とプレート線との間に同一のワード線によってオン／オフ制御されるトランジスタを介して接続された強誘電体キャパシタを有する所謂２Ｔ２Ｃ型のメモリセルアレイを基準の第１のメモリセルアレイとして設け、残りの第２から第ｍのメモリセルアレイを、第１または第２のビット線とプレート線との間にトランジスタを介して強誘電体キャパシタを接続した所謂１Ｔ１Ｃ型のメモリセルアレイにすることにより、並列ビットの強誘電体メモリを構成する。
【００２４】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２５】
図１は、本発明の実施例１を示す強誘電体メモリの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２６】
この強誘電体メモリは、１対の相補的なビット線ＢＬ，／ＢＬに対応して設けられたメモリセルアレイ１０、リセット回路２０、センスアンプ３０、及びプリチャージ回路４０を有すると共に、このメモリセルアレイ１０に対する駆動信号を生成する駆動制御回路５０と、リセット回路２０、センスアンプ３０及びプリチャージ回路４０に所定のタイミングで制御信号を出力するタイミング制御回路６０を有している。
【００２７】
メモリセルアレイ１０は、ビット線ＢＬ，／ＢＬに交差して配置された複数のワード線ＷＬｉとプレート線ＰＬｉ（但し、ｉ＝０〜ｎ）を有している。ビット線ＢＬとプレート線ＰＬｉの間には、セルトランジスタＭａｉと強誘電体キャパシタＣａｉが直列に接続され、ビット線／ＢＬとプレート線ＰＬｉの間には、セルトランジスタＭｂｉと強誘電体キャパシタＣｂｉが直列に接続されている。セルトランジスタＭａｉ，Ｍｂｉのゲートは、ワード線ＷＬｉに接続されている。これらのワード線ＷＬｉとプレート線ＰＬｉは、駆動制御回路５０に接続されている。駆動制御回路５０は、アドレス信号ＡＤを解読して、所定のタイミングでワード線ＷＬｉとプレート線ＰＬｉを駆動するものである。
【００２８】
リセット回路２０は、イコライズ信号ＥＱで駆動されたときに、ビット線ＢＬ，／ＢＬを接地電位ＧＮＤにして、これらのビット線ＢＬ，／ＢＬと接地電位ＧＮＤとの間の寄生容量に蓄積された電荷を放電させるものである。このリセット回路２０は、ビット線ＢＬ，／ＢＬと接地電位ＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２１，２２で構成され、これらのＮＭＯＳ２１，２２のゲートにイコライズ信号ＥＱが与えられるようになっている。
【００２９】
センスアンプ３０は、データの読み出し時に、強誘電体キャパシタＣａｉ，Ｃｂｉからビット線ＢＬ，／ＢＬに出力された電位差を増幅し、このビット線ＢＬ，／ＢＬに所定の論理レベル“Ｈ”，“Ｌ”を有する相補的な信号を出力するものである。このセンスアンプ３０は、ビット線ＢＬのレベルを反転してビット線／ＢＬに出力するＣＭＯＳインバータ３１と、ビット線／ＢＬのレベルを反転してビット線ＢＬに出力するＣＭＯＳインバータ３２と、これらのＣＭＯＳインバータ３１，３２への電源供給を制御するスイッチ用のＮＭＯＳ３３及びＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３４とで構成されている。ＮＭＯＳ３３とＰＭＯＳ３４のゲートには、相補的なイネーブル信号ＳＥ，／ＳＥが与えられるようになっている。
【００３０】
プリチャージ回路４０は、プリチャージ信号／ＰＣで駆動されたときに、ビット線ＢＬ，／ＢＬを電源電位ＶＤＤにして、これらのビット線ＢＬ，／ＢＬと接地電位ＧＮＤとの間の寄生容量を充電するものである。このプリチャージ回路４０は、ビット線ＢＬ，／ＢＬと電源電位ＶＤＤとの間に接続されたＰＭＯＳ４１，４２で構成され、これらのＰＭＯＳ４１，４２のゲートにプリチャージ信号／ＰＱが与えられるようになっている。
【００３１】
タイミング制御回路６０は、動作開始信号ＳＴが与えられたときに、所定のタイミングでイコライズ信号ＥＱ、イネーブル信号ＳＥ，／ＳＥ、及びプリチャージ信号／ＰＣを生成して、それぞれリセット回路２０、センスアンプ３０、及びプリチャージ回路４０に与えるものである。
【００３２】
図５は、図１の強誘電体メモリの読み出し動作を示す信号波形図である。
待機時（時刻Ｔ０）は、ワード線ＷＬｉ及びプレート線ＰＬｉはいずれも選択されておらず、すべて“Ｌ”である。一方、リセット回路２０には、“Ｈ”のイコライズ信号ＥＱが与えられ、ビット線ＢＬ，／ＢＬは接地電位ＧＮＤに接続されて“Ｌ”となっている。また、センスアンプ３０には、それぞれ“Ｌ”，“Ｈ”のイネーブル信号ＳＥ，／ＳＥが与えられ、このセンスアンプ３０の動作は停止されている。更に、プリチャージ回路４０には、“Ｈ”のプリチャージ信号／ＰＣが与えられ、このプリチャージ回路４０の動作は停止されている。
【００３３】
時刻Ｔ１において起動信号ＳＴによって読み出し動作が開始されると、駆動制御回路５０は、アドレス信号ＡＤを解読して、該当するプレート線（ここでは、ＰＬ０とする）を“Ｈ”に駆動する。一方、タイミング制御回路６０は、イコライズ信号ＥＱとプリチャージ信号／ＰＣを“Ｌ”にする。イコライズ信号ＥＱとプリチャージ信号／ＰＣが“Ｌ”になったことにより、リセット回路２０の動作が停止され、プリチャージ回路４０の動作が開始される。これにより、ビット線ＢＬ，／ＢＬは接地電位ＧＮＤから電源電位ＶＤＤに上昇する。
【００３４】
時刻Ｔ２において、プリチャージ信号／ＰＣが“Ｈ”にされて、プリチャージ回路４０の動作が停止する。これによってビット線ＢＬ，／ＢＬはフローティング状態となるが、これらのビット線ＢＬ，／ＢＬの寄生容量は“Ｈ”に充電されているので、ビット線ＢＬ，／ＢＬは“Ｈ”のレベルに維持される。
【００３５】
時刻Ｔ３において、駆動制御回路５０は、プレート線ＰＬ０に対応するワード線ＷＬ０をワード線電位ＶＷＬに駆動する。ワード線電位ＶＷＬは、電源電位ＶＤＤよりもセルトランジスタＭの閾値電圧以上高い電位である。これにより、セルトランジスタＭａ０，Ｍｂ０はオン状態になるが、プレート線ＰＬ０は“Ｈ”であり、ビット線ＢＬ，／ＢＬは“Ｈ”のフローティング状態であるので、電位の変動は生じない。
【００３６】
時刻Ｔ４において、タイミング制御回路６０によってイコライズ信号ＥＱが“Ｈ”にされる。これにより、リセット回路２０によってビット線ＢＬ，／ＢＬは接地電位ＧＮＤに接続され、これらのビット線ＢＬ，／ＢＬの寄生容量に充電されていた電荷が放電されてその電位が降下する。このとき、ビット線ＢＬ，／ＢＬには、それぞれオン状態となったセルトランジスタＭａ０，Ｍｂ０を介して、逆極性の残留分極が保持され強誘電体キャパシタＣａ０，Ｃｂ０が接続されている。このため、強誘電体キャパシタＣａ０，Ｃｂ０の残留分極によって、ビット線ＢＬ，／ＢＬの電位降下率が異なる。
【００３７】
時刻Ｔ５において、タイミング制御回路６０によってイコライズ信号ＥＱが“Ｌ”にされると共に、イネーブル信号ＳＥ，／ＳＥがそれぞれ“Ｌ”，“Ｈ”にされる。これにより、ビット線ＢＬ，／ＢＬは接地電位ＧＮＤから切り離され、このビット線ＢＬ，／ＢＬの電位差がセンスアンプ３０の入力信号として与えられる。センスアンプ３０によって、ビット線ＢＬ，／ＢＬ間の電位差が増幅され、これらのビット線ＢＬ，／ＢＬのレベルは、例えば“Ｈ”と“Ｌ”になる。これにより、ビット線ＢＬ，／ＢＬには、強誘電体キャパシタＣａ０，Ｃｂ０に記憶されていたデータが出力される。
【００３８】
時刻Ｔ６において、プレート線ＰＬ０が接地電位ＧＮＤに戻される。これにより、ビット線ＢＬ，／ＢＬの電位が、それぞれ強誘電体キャパシタＣａ０，Ｃｂ０に印加され、これらの強誘電体キャパシタＣａ０，Ｃｂ０に対する再書き込みが行われる。
【００３９】
その後、時刻Ｔ７において、イコライズ信号ＥＱが“Ｈ”にされると共に、イネーブル信号ＳＥ，／ＳＥがそれぞれ“Ｌ”，“Ｈ”にされる。これにより、ビット線ＢＬ，／ＢＬは“Ｌ”になり、センスアンプ３０の動作が停止される。更に、時刻Ｔ８において、駆動制御回路５０によってワード線ＷＬ０が“Ｌ”にされ、データの読み出し動作は終了する。
【００４０】
図６は、図１の強誘電体メモリの読み出し動作における状態遷移図であり、同図（ａ）は電源電位ＶＤＤが高い場合のヒステリシス遷移、及び同図（ｂ）は電源電位ＶＤＤが低い場合のヒステリシス遷移を示している。
【００４１】
時刻Ｔ４で、リセット回路２０によってビット線ＢＬ，／ＢＬが接地電位ＧＮＤに接続され、これらのビット線ＢＬ，／ＢＬに充電されていた電荷が放電されるとき、強誘電体キャパシタＣａ０，Ｃｂ０の電荷と電圧は、ヒステリシス曲線に従って変化する。
【００４２】
そして、時刻Ｔ５までに増減する電荷量ΔＱは、“０”のデータを記憶している強誘電体キャパシタ（例えば、Ｃａ０）と、“１”のデータを記憶している強誘電体キャパシタ（例えば、Ｃｂ０）とで同一の値である。従って、ヒステリシス曲線の傾きが小さい箇所では電位変化が大きくなり、傾きの大きい箇所では電位変化が小さくなる。このように、電位差の発生がビット線の寄生容量に依存しないので、電源電位ＶＤＤが低くても、ビット線ＢＬ，／ＢＬ間に、大きな電位差が得られる。
【００４３】
なお、データの書き込み動作は、図５の時刻Ｔ５〜Ｔ６の期間に、図示しないデータ書き込み回路（センスアンプ３０よりも大きな駆動能力を有する回路）から、書き込みデータに基づいて、ビット線ＢＬ，／ＢＬを強制的に相補的に駆動することによって行われる。
【００４４】
以上のように、この実施例１の強誘電体メモリは、読み出し動作開始時にワード線ＷＬｉを駆動する前にビット線ＢＬ，／ＢＬを電源電位ＶＤＤにプリチャージするプリチャージ回路４０、及びワード線ＷＬｉを駆動した後にビット線ＢＬ，／ＢＬを一定時間だけ接地電位ＧＮＤに接続するリセット回路２０を有している。これにより、ビット線ＢＬ，／ＢＬが一定時間だけ接地されたとき、このビット線ＢＬ，／ＢＬ間に発生する電位差がビット線の寄生容量に依存しなくなる。従って、電源電位ＶＤＤを下げても読み出しマージンを確保することができ、低電源電圧でも誤りなくデータの読み出しができるという利点がある。
【実施例２】
【００４５】
図７は、本発明の実施例２を示す強誘電体メモリの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４６】
この強誘電体メモリは、図１の強誘電体メモリに第２のリセット回路であるビット線拡張回路７０を追加すると共に、図１中のタイミング制御回路６０に代えて、若干異なるタイミングで制御信号を生成するタイミング制御回路６０Ａを設けたものである。
【００４７】
ビット線拡張回路７０は、タイミング制御回路６０Ａから第２のイコライズ信号であるビット線拡張信号ＳＰＥが与えられたときに、ビット線ＢＬ，／ＢＬが共に“Ｈ”である間、このビット線ＢＬ，／ＢＬを接地電位ＧＮＤに接続し、ビット線ＢＬ，／ＢＬの寄生容量に充電された電荷を放電させるための回路である。即ち、ビット線拡張回路７０は、それぞれビット線ＢＬ，／ＢＬと接地電位ＧＮＤの間に接続されたＮＭＯＳ７１，７２と、ビット線ＢＬ，／ＢＬ及びビット線拡張信号ＳＰＥの論理積を第３のイコライズ信号である信号ＳＰとして、ＮＭＯＳ７１，７２のゲートに与える３入力の論理積ゲート（以下、「ＡＮＤ」という）７３とで構成されている。
【００４８】
タイミング制御回路６０Ａは、ビット線拡張回路７０に対するビット線拡張信号ＳＰＥを生成すると共に、リセット回路２０に対するイコライズ信号ＥＱのタイミングを変更したものである。その他の構成は、図１と同様である。
【００４９】
図８は、図７の強誘電体メモリの読み出し動作を示す信号波形図である。
この図８において、時刻Ｔ０〜Ｔ３の動作は、図１の強誘電体メモリ（即ち、図５の信号波形）と同様である。なお、この間、タイミング制御回路６０Ａから出力されるビット線拡張信号ＳＰＥは“Ｌ”である。
【００５０】
時刻Ｔ４において、タイミング制御回路６０Ａから出力されるビット線拡張信号ＳＰＥが“Ｈ”となる。この時、ビット線ＢＬ，／ＢＬは共に“Ｈ”となっているので、ビット線拡張回路７０のＡＮＤ７３から出力される信号ＳＰは“Ｈ”となり、ＮＭＯＳ７１，７２はオン状態になる。これにより、ビット線ＢＬ，／ＢＬは接地電位ＧＮＤに接続され、これらのビット線ＢＬ，／ＢＬの寄生容量に充電されていた電荷が放電されてその電位が降下する。このとき、ビット線ＢＬ，／ＢＬには、それぞれオン状態となったセルトランジスタＭａ０，Ｍｂ０を介して、逆極性の残留分極が保持され強誘電体キャパシタＣａ０，Ｃｂ０が接続されている。このため、強誘電体キャパシタＣａ０，Ｃｂ０の残留分極によって、ビット線ＢＬ，／ＢＬの電位降下率が異なる。
【００５１】
時刻Ｔ４ａにおいて、ビット線ＢＬ，／ＢＬの内の一方の電位がＡＮＤ７３の論理閾値レベルよりも低下すると、このＡＮＤ７３から出力される信号ＳＰが“Ｌ”に変化する。これにより、ＮＭＯＳ７１，７２はオフ状態となり、ビット線ＢＬ，／ＢＬはフローティング状態となって、このビット線ＢＬ，／ＢＬの電位降下は停止する。
【００５２】
時刻Ｔ５において、タイミング制御回路６０Ａによってビット線拡張信号ＳＰＥが“Ｌ”にされると共に、イネーブル信号ＳＥ，／ＳＥがそれぞれ“Ｌ”，“Ｈ”にされる。これにより、ビット線ＢＬ，／ＢＬは接地電位ＧＮＤから切り離され、このビット線ＢＬ，／ＢＬの電位差がセンスアンプ３０の入力信号として与えられる。この後の動作は、図１と同様である。
【００５３】
以上のように、この実施例２の強誘電体メモリは、ビット線ＢＬ，／ＢＬを接地電位ＧＮＤに接続して電荷を放電させるときに、これらのビット線ＢＬ，／ＢＬのいずれか一方が“Ｌ”になった時点で放電を停止させるためのビット線拡張回路７０を有している。これにより、イコライズ信号ＥＱを用いてビット線ＢＬ，／ＢＬを接地電位ＧＮＤに接続する実施例１の方式に比べ、タイミング設定が容易になると共に、読み出しマージンを更に大きくすることができる。従って、低電源電圧でも誤りなくデータの読み出しができ、かつタイミング設定用の複雑な回路が不要であるので、回路設計が容易になるという利点がある。
【００５４】
なお、タイミング制御回路６０Ａでは、ビット線拡張信号ＳＰＥが“Ｌ”になった後、イネーブル信号ＳＥを出力するようにしているが、ビット線拡張回路７０から出力される信号ＳＰを監視して、この信号ＳＰが“Ｌ”になった時点で、直ちにイネーブル信号ＳＥを出力するように構成することができる。これにより、読み出し時間を短縮することが可能になる。
【実施例３】
【００５５】
図９は、本発明の実施例３を示す強誘電体メモリの構成図であり、図７中の要素と共通の要素には共通の符号が付されている。
【００５６】
図７の強誘電体メモリは、アドレス信号ＡＤで指定された１ビットのデータを記憶する構成となっているが、この図９の強誘電体メモリは、複数ビットのデータを並列に読み書きできるように構成したものである。
【００５７】
この強誘電体メモリは、カラムＣＯＬ０〜ＣＯＬｍに対応する複数のビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝０〜ｍ）を有しており、各ビット線対には図７と同様のメモリセルアレイ１０、リセット回路２０、センスアンプ３０、及びプリチャージ回路４０が設けられている。更に、これらの各ビット線対ＢＬｊ，／ＢＬｊには、それぞれに対応する第３のリセット回路であるビット線拡張回路７０ａが接続されている。ビット線拡張回路７０ａは、ビット線ＢＬｊ，／ＢＬｊと接地電位ＧＮＤの間に接続されたＮＭＯＳ７１，７２で構成されている。
【００５８】
また、ビット線ＢＬ０，／ＢＬ０は、３入力のＡＮＤ７３の第１及び第２の入力側に接続され、このＡＮＤ７３の第３の入力側にはタイミング制御回路６０Ａから第２のイコライズ信号であるビット線拡張信号ＳＰＥが与えられている。そして、ＡＮＤ７３から第３のイコライズ信号である信号ＳＰが出力され、この信号ＳＰがカラムＣＯＬ０〜ＣＯＬｍにおけるビット線拡張回路７０ａのＮＭＯＳ７１，７２のゲートに共通に与えられるようになっている。その他の構成は、図７と同様である。
【００５９】
この強誘電体メモリの動作は、カラムＣＯＬ０のビット線ＢＬ０，／ＢＬ０の電位降下に基づいて生成された信号ＳＰが、カラムＣＯＬ０〜ＣＯＬｍに共通に使用されること以外は、図７の強誘電体メモリと同様である。
【００６０】
以上のように、この実施例３の強誘電体メモリは実施例２と同様の利点に加えて、複数のカラムＣＯＬ０〜ＣＯＬｍに対して信号ＳＰを共通に与えるように構成しているので、カラム毎にビット線拡張回路７０を設ける場合に比べて回路規模を若干小さくすることができるという利点がある。
【実施例４】
【００６１】
図１０は、本発明の実施例４を示す強誘電体メモリの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６２】
図１の強誘電体メモリは、１ビットを記憶するために逆極性の残留分極を生じる１対の強誘電体キャパシタＣａｉ，Ｃｂｉと、これらとビット線ＢＬ，／ＢＬとの間の接続をオン／オフするための１対のセルトランジスタＭａｉ，Ｍｂｉを用いる２Ｔ２Ｃ型のメモリセルアレイ１０を有していたが、この実施例４の強誘電体メモリは、１Ｔ１Ｃ型のメモリセルアレイ１０Ａを有している。
【００６３】
メモリセルアレイ１０Ａは、ビット線ＢＬ，／ＢＬに交差して配置された複数のワード線ＷＬｉとプレート線ＰＬｉ（但し、ｉ＝０〜ｎ）を有している。ビット線／ＢＬと偶数番目のプレート線ＰＬｉの間には、セルトランジスタＭｉと強誘電体キャパシタＣｉが直列に接続され、このセルトランジスタＭｉのゲートがワード線ＷＬｉに接続されている。また、ビット線ＢＬと奇数番目のプレート線ＰＬｉの間には、セルトランジスタＭｉと強誘電体キャパシタＣｉが直列に接続され、このセルトランジスタＭｉのゲートがワード線ＷＬｉに接続されている。ワード線ＷＬｉとプレート線ＰＬｉは、図１と同様の駆動制御回路５０に接続され、アドレス信号ＡＤに基づいて所定のタイミングで駆動されるようになっている。
【００６４】
更に、この強誘電体メモリは、図１と同様のセンスアンプ３０及びプリチャージ回路４０と、図１とは機能が若干異なるリセット回路２０Ａ及びタイミング制御回路６０Ｂと、新たに設けられた基準電位充電回路８０及び基準電位発生回路９０を有している。
【００６５】
リセット回路２０Ａは、タイミング制御回路６０Ｂから与えられるイコライズ信号ＥＱ０，ＥＱ１によって駆動され、ビット線／ＢＬ，ＢＬを個別に接地電位ＧＮＤにして、対応するビット線／ＢＬ，ＢＬと接地電位ＧＮＤとの間の寄生容量に蓄積された電荷を放電させるものである。
【００６６】
基準電位充電回路８０は、タイミング制御回路６０Ｂから与えられる制御信号ＶＲＥ０，ＶＲＥ１に従って、ビット線ＢＬ，／ＢＬに基準電位ＶＲＥＦを与えるものである。基準電位充電回路８０は、それぞれビット線ＢＬ，／ＢＬとノードＮ８０との間に接続されたＮＭＯＳ８１，８２で構成され、これらのＮＭＯＳ８１，８２のゲートに、制御信号ＶＲＥ０，ＶＲＥ１がそれぞれ与えられるようになっている。
【００６７】
基準電位発生回路９０は、データ読み出しの基準となる基準電位ＶＲＥＦを発生するものである。基準電位ＶＲＥＦは、ビット線ＢＬ，／ＢＬの読み出し電位であるＶｂ０とＶｂ１の中間レベルに設定されている。基準電位発生回路９０の出力側は、基準電位充電回路８０のノードＮ８０に接続されている。
【００６８】
タイミング制御回路６０Ｂは、動作開始信号ＳＴが与えられたときに、所定のタイミングでイコライズ信号ＥＱ０，ＥＱ１、イネーブル信号ＳＥ，／ＳＥ、プリチャージ信号／ＰＣ、及び制御信号ＶＲＥ０，ＶＲＥ１を生成し、それぞれリセット回路２０Ａ、センスアンプ３０、プリチャージ回路４０、及び基準電位充電回路８０に与えるものである。
【００６９】
図１１は、図１０の強誘電体メモリの読み出し動作を示す信号波形図である。
待機時（時刻Ｔ０）、ワード線ＷＬｉ及びプレート線ＰＬｉは、すべて“Ｌ”である。リセット回路２０Ａには、“Ｈ”のイコライズ信号ＥＱ０，ＥＱ１が与えられ、ビット線ＢＬ，／ＢＬは接地電位ＧＮＤに接続されて“Ｌ”となっている。センスアンプ３０には、それぞれ“Ｌ”，“Ｈ”のイネーブル信号ＳＥ，／ＳＥが与えられ、プリチャージ回路４０には、“Ｈ”のプリチャージ信号／ＰＣが与えられ、いずれも動作が停止されている。また、基準電位発生回路９０には、“Ｌ”の制御信号ＶＲＥ０，ＶＲＥ１が与えられ、ビット線ＢＬ，／ＢＬへの基準電位ＶＲＥＦの出力は停止されている。
【００７０】
時刻Ｔ１において読み出し動作が開始されると、駆動制御回路５０は、アドレス信号ＡＤに従ってプレート線（ここでは、ＰＬ０とする）を“Ｈ”に駆動する。タイミング制御回路６０Ｂは、イコライズ信号ＥＱ０，ＥＱ１とプリチャージ信号／ＰＣを“Ｌ”にする。これにより、ビット線ＢＬ，／ＢＬは電源電位ＶＤＤに上昇する。
【００７１】
時刻Ｔ２において、プリチャージ信号／ＰＣが“Ｈ”にされ、ビット線ＢＬ，／ＢＬはフローティング状態となる。
【００７２】
時刻Ｔ３において、駆動制御回路５０は、ワード線ＷＬ０をワード線電位ＶＷＬに駆動する。これにより、セルトランジスタＭ０はオン状態になるが、ビット線ＢＬ，／ＢＬの電位は変化しない。
【００７３】
時刻Ｔ４において、タイミング制御回路６０Ｂによってイコライズ信号ＥＱ０と制御信号ＶＲＥ０が“Ｈ”にされる。これにより、ビット線／ＢＬが接地電位ＧＮＤに接続され、ビット線ＢＬには基準電位ＶＲＥＦが与えられる。ビット線ＢＬ，／ＢＬの寄生容量に充電されていた電荷は放電されてその電位が降下する。このとき、ビット線／ＢＬには、オン状態となったセルトランジスタＭ０を介して、強誘電体キャパシタＣ０が接続されている。このため、強誘電体キャパシタＣ０の残留分極の極性によって、ビット線／ＢＬの電位降下率が異なる。
【００７４】
時刻Ｔ５において、タイミング制御回路６０Ｂによってイコライズ信号ＥＱ０と制御信号ＶＲＥ０が“Ｌ”にされると共に、イネーブル信号ＳＥ，／ＳＥがそれぞれ“Ｌ”，“Ｈ”にされる。これにより、ビット線ＢＬ，／ＢＬは接地電位ＧＮＤ及び基準電位ＶＲＥＦから切り離され、このビット線ＢＬ，／ＢＬの電位差がセンスアンプ３０の入力信号として与えられる。センスアンプ３０によって、ビット線ＢＬ，／ＢＬ間の電位差が増幅され、これらのビット線ＢＬ，／ＢＬのレベルは、例えば“Ｈ”と“Ｌ”になる。これにより、ビット線ＢＬ，／ＢＬには、強誘電体キャパシタＣ０に記憶されていたデータが出力される。
【００７５】
時刻Ｔ６において、プレート線ＰＬ０が接地電位ＧＮＤに戻される。これにより、ビット線／ＢＬの電位が強誘電体キャパシタＣ０に印加され、再書き込みが行われる。その後、時刻Ｔ７において、イコライズ信号ＥＱ０，ＥＱ１が“Ｈ”にされてビット線ＢＬ，／ＢＬが“Ｌ”になると共に、イネーブル信号ＳＥ，／ＳＥがそれぞれ“Ｌ”，“Ｈ”にされてセンスアンプ３０の動作が停止される。そして、時刻Ｔ８において、ワード線ＷＬ０が“Ｌ”にされ、データの読み出し動作は終了する。
【００７６】
なお、データの書き込み動作は、図１１の時刻Ｔ５〜Ｔ６の期間に、図示しないデータ書き込み回路（センスアンプ３０よりも大きな駆動能力を有する回路）から、書き込みデータに基づいて、ビット線ＢＬ，／ＢＬを強制的に相補的に駆動することによって行われる。
【００７７】
以上のように、この実施例４の強誘電体メモリは、読み出し動作開始時にワード線ＷＬｉを駆動する前にビット線ＢＬ，／ＢＬを電源電位ＶＤＤにプリチャージするプリチャージ回路４０、ワード線ＷＬｉを駆動した後に読み出し側のビット線／ＢＬ（またはＢＬ）を一定時間だけ接地電位ＧＮＤに接続するリセット回路２０Ａ、及び読み出しとは反対側のビット線ＢＬ（または／ＢＬ）に基準電位ＶＲＥＦを与える基準電位充電回路８０を有している。これにより、ビット線／ＢＬ（または／ＢＬ）が一定時間だけ接地されたとき、ビット線ＢＬ，／ＢＬ間に発生する電位差がビット線の寄生容量に依存しなくなる。従って、実施例１と同様の利点がある。また、１個の強誘電体キャパシタＣで１ビットを記憶して読み出すことができるので、実施例１の強誘電体メモリに比べて大容量化ができるという利点がある。
【実施例５】
【００７８】
図１２は、本発明の実施例５を示す強誘電体メモリの構成図であり、図９及び図１０中の要素と共通の要素には共通の符号が付されている。
【００７９】
この強誘電体メモリは、実施例３の強誘電体メモリと同様に、カラムＣＯＬ０〜ＣＯＬｍに対応する複数のビット線対ＢＬｊ，／ＢＬｊ（但し、ｊ＝０〜ｍ）を有しており、複数ビットのデータを並列に読み書きできるように構成したものである。
【００８０】
カラムＣＯＬ０のビット線対ＢＬ０，／ＢＬ０には、図９と同様に、２Ｔ２Ｃ型のメモリセルアレイ１０、リセット回路２０、センスアンプ３０、プリチャージ回路４０、第２のリセット回路であるビット線拡張回路７０ａ及びＡＮＤ７３が設けられている。
【００８１】
一方、カラムＣＯＬ１〜ＣＯＬｍの各ビット線対ＢＬ，／ＢＬには、１Ｔ１Ｃ型のメモリセルアレイ１０Ａ、リセット回路２０、センスアンプ３０、プリチャージ回路４０、基準電位充電回路８０及び第３のリセット回路１００が設けられている。
【００８２】
リセット回路１００は、ＡＮＤ７３から出力される信号ＳＰが“Ｈ”の時に、タイミング制御回路６０Ｃから与えられる制御信号ＳＰ０，ＳＰ１に従って、ビット線ＢＬ，／ＢＬを選択的に接地電位ＧＮＤに接続するものである。その他の構成要素は、図９及び図１０と同様である。
【００８３】
図１３は、図１２の強誘電体メモリの読み出し動作を示す信号波形図である。
この図１３に示すように、この強誘電体メモリにおけるカラムＣＯＬ０（即ち、ビット線ＢＬ０，／ＢＬ０）の動作は、図７の強誘電体メモリ（即ち、図８）と同様である。一方、この強誘電体メモリにおけるカラムＣＯＬ１〜ＣＯＬｍ（例えば、ビット線ＢＬ１，／ＢＬ１）の動作は、図１０の強誘電体メモリ（即ち、図１１）とほぼ同様である。
【００８４】
但し、時刻Ｔ４ａにおいて、ビット線ＢＬ０，／ＢＬ０の内の一方の電位がＡＮＤ７３の論理閾値レベルよりも低下して、このＡＮＤ７３から出力される信号ＳＰが“Ｌ”に変化すると、制御信号ＳＰ０，ＳＰ１が“Ｈ”であっても、ビット線ＢＬ，／ＢＬはすべてフローティング状態となり、これらのビット線ＢＬ，／ＢＬの電位降下は停止する。
【００８５】
そして、時刻Ｔ５において、各カラムＣＯＬ０〜ＣＯＬｍのセンスアンプ３０によって、各ビット線ＢＬｊ，／ＢＬｊに、アドレス信号ＡＤによって指定されたアドレスのデータが読み出される。
【００８６】
以上のように、この実施例５の強誘電体メモリは、実施例３の強誘電体メモリにおけるカラムＣＯＬ１〜ＣＯＬｍを実施例４と同様の１Ｔ１Ｃ型のメモリセルアレイ１０Ａで構成しているので、実施例３と実施例４の利点を合わせ持つことができる。即ち、電源電位ＶＤＤを下げても読み出しマージンを確保することができ、低電源電圧でも誤りなくデータの読み出しができるという利点に加え、回路規模を増大させることなく大容量化が可能で、かつ、複雑なタイミング設定回路を必要としないという利点がある。
【００８７】
なお、タイミング制御回路６０Ｃでは、ビット線拡張信号ＳＰＥが“Ｌ”になった後、イネーブル信号ＳＥを出力するようにしているが、ＡＮＤ７３から出力される信号ＳＰを監視し、この信号ＳＰが“Ｌ”になった時点で、直ちにイネーブル信号ＳＥを出力するように構成することができる。これにより、読み出し時間を短縮することが可能になる。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施例１を示す強誘電体メモリの構成図である。
【図２】従来の強誘電体メモリの概略の構成図である。
【図３】図２の強誘電体メモリの読み出し動作を示す信号波形図である。
【図４】従来の強誘電体メモリにおける読み出し時の問題点の説明図である。
【図５】図１の強誘電体メモリの読み出し動作を示す信号波形図である。
【図６】図１の強誘電体メモリの読み出し動作における状態遷移図である。
【図７】本発明の実施例２を示す強誘電体メモリの構成図である。
【図８】図７の強誘電体メモリの読み出し動作を示す信号波形図である。
【図９】本発明の実施例３を示す強誘電体メモリの構成図である。
【図１０】本発明の実施例４を示す強誘電体メモリの構成図である。
【図１１】図１０の強誘電体メモリの読み出し動作を示す信号波形図である。
【図１２】本発明の実施例５を示す強誘電体メモリの構成図である。
【図１３】図１２の強誘電体メモリの読み出し動作を示す信号波形図である。
【符号の説明】
【００８９】
１０，１０Ａ    メモリセルアレイ
２０，２０Ａ，１００    リセット回路
３０    センスアンプ
４０    プリチャージ回路
５０    駆動制御回路
６０，６０Ａ，６０Ｂ，６０Ｃ    タイミング制御回路
７０，７０ａ    ビット線拡張回路
８０    基準電位充電回路
９０    基準電位発生回路
ＢＬ，／ＢＬ    ビット線
Ｃ    強誘電体キャパシタ
ＣＯＬ    カラム
Ｍ    セルトランジスタ
ＰＬ    プレート線
ＷＬ    ワード線
【図１】
2006331516.tif 000003
【図２】
2006331516.tif 000004
【図３】
2006331516.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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