(57)【要約】【課題】  スクリーニングテストにおいて、リテンション不良の不揮発性メモリセルを効率よく検出し、半導体装置の信頼性を向上させる。【解決手段】  プローブテストにおいて、メモリセルを故意に過消去状態にし（ステップＳ２０１）、メモリセル周辺に過剰に電子が存在する状態にする。その後、チェッカパターンを通常の書き込みレベルよりも浅い書き込みレベルで書き込みする（ステップＳ２０２）。続いて、書き込んだチェッカパターンの読み出を行い、半導体装置の良／不良の判定を行う（ステップＳ２０３）。再びメモリセルを過消去状態にした後（ステップＳ２０４）、ステップＳ２０２で書き込んだ反転データを浅い書き込みレベルで書き込んだ後（ステップＳ２０５）、ステップＳ２０５で書き込んだチェッカパターンの読み出しテストを行い、良／不良を判定する（ステップＳ２０５）。【選択図】  図２
2006127582.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを有するメモリアレイを備えた半導体装置の製造方法であって、
通常の消去ベリファイ電圧である第１の消去ベリファイ電圧よりも高い第２の消去ベリファイ電圧によって消去ベリファイを行い、前記不揮発性メモリセルの情報を消去する第１の消去テスト工程と、
前記第１の消去テスト工程で消去された前記不揮発性メモリセルを、通常の書き込みベリファイ電圧である第１の書き込み電圧よりも低い電圧の第２の書き込みベリファイ電圧によって書き込みベリファイを行い、前記不揮発性メモリセルに第１のテストデータを書き込む第１の書き込みテスト工程と、
前記第１の書き込みテスト工程で前記不揮発性メモリセルに書き込まれた前記第１の書き込みデータを読み出し、前記半導体装置の良品／不良品を判定する第１の読み出しテスト工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１のテストデータは、前記不揮発性メモリセルのメモリフィジカルマップ上において、’０’と’１’とが交互に配置された状態のデータであることを特徴とする半導体装置の製造方法。
【請求項３】
複数の不揮発性メモリセルを有するメモリセルアレイを備えた半導体装置の製造方法であって、
通常の消去ベリファイ電圧である第１の消去ベリファイ電圧よりも高い第２の消去ベリファイ電圧によって消去ベリファイを行い、前記不揮発性メモリセルの情報を消去する第１の消去テスト工程と、
前記第１の消去テスト工程で消去された前記不揮発性メモリセルを、通常の書き込みベリファイ電圧である第１の書き込み電圧よりも低い電圧の第２の書き込みベリファイ電圧によって書き込みベリファイを行い、前記不揮発性メモリセルに第１のテストデータを書き込む第１の書き込みテスト工程と、
前記第１の書き込みテスト工程で前記不揮発性メモリセルに書き込まれた前記第１の書き込みデータを読み出し、前記半導体装置の良品／不良品を判定する第１の読み出しテスト工程と、
前記第１の消去ベリファイ電圧よりも高い前記第２の消去ベリファイ電圧によって消去ベリファイを行い、前記不揮発性メモリセルの情報を消去する第２の消去テスト工程と、
前記第２の消去テスト工程で消去された前記不揮発性メモリセルを、前記第１の書き込み電圧よりも低い電圧の前記第２の書き込みベリファイ電圧によって書き込みベリファイを行い、前記不揮発性メモリセルに第２のテストデータを書き込む第２の書き込みテスト工程と、
前記第２の書き込みテスト工程で前記不揮発性メモリセルに書き込まれた前記第２の書き込みデータを読み出し、前記半導体装置の良品／不良品を判定する第２の読み出しテスト工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１のテストデータは、前記不揮発性メモリセルのメモリフィジカルマップ上において、’０’と’１’とが交互に配置された状態のデータであり、前記第２のテストデータは、前記第１のテストデータの反転データであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の読み出しテスト工程の後、前記半導体装置を任意の時間加熱して前記不揮発性メモリセルに熱ストレスを加えるベークを行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項３または４記載の半導体装置の製造方法において、
前記第２の読み出しテスト工程の後、前記半導体装置を任意の時間加熱して前記不揮発性メモリセルに熱ストレスを加えるベークを行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、不揮発性半導体メモリにおけるスクリーニングに適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、電子システムの高性能化、小型化などに伴い、制御用のプログラムやデータの書き換えが容易なフラッシュメモリなどの不揮発性メモリを内蔵した半導体装置に対するニーズも高まっている。
【０００３】
このような半導体装置においては、スクリーニングテストにより、不揮発性メモリなどが有する潜在欠陥を除去しており、該半導体装置のスクリーニングテストの１つとして、不揮発性メモリの消去テストが広く行われている。
【０００４】
不揮発性メモリの消去テストにおいては、たとえば、該不揮発性メモリの追加消去を行うことによって消去時のストレスを強くし、過消去ビットを検出するものがある（たとえば、特許文献１参照）。
【０００５】
この場合、消去テスト工程において、まず、フラッシュメモリに消去用の信号を入力して一括消去を行い、続いて、フラッシュメモリに消去用の信号を再入力して一括消去を行う。
【０００６】
その後、いわゆるカラムビットテストを行い、続いてブランクチェックテスト（読み出しテスト）によって消去不良を検出し、ＰＡＳＳ／ＦＡＩＬを判定している。
【特許文献１】特開平０６−１９６０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記のような半導体装置におけるスクリーニング技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
すなわち、前述したスクーリングテストによる消去テストでは、通常の消去電圧によって不揮発性メモリを消去しているので、メモリセルのしきい値電圧が高くならいために残留電子が少ない状態となり、残留電子のデトラップによるリテンション不良を検出することが困難となっている。
【０００９】
また、スクリーニングの効率を上げるために、消去動作、および書き込み動作を連続して行っており、書き込み後の放置時間もないために、残留電子のデトラップによるリテンション不良を検出することをより困難としている。
【００１０】
以下、スクリーニングテストで検出することが困難であると思われるメモリセルの不良モード例について説明する。
【００１１】
図５は、消去時における不揮発性メモリのメモリセルＳの電子の状態を示した説明図、図６は、書き込み時における不揮発性メモリのメモリセルＳの電子の状態を示した説明図、図７は、書き込み後放置した際の不揮発性メモリにおけるメモリセルＳの電子の状態を示した説明図である。
【００１２】
メモリセルＳは、たとえば、図５に示すように、半導体基板上に分離領域５０、およびＰ−ＷＥＬＬ５１が形成されており、該Ｐ−ＷＥＬＬ５１上にソース５２、ドレイン５３からなる拡散層が形成されている。
【００１３】
そして、ソース５２とドレイン５３との間に挟まれたＰ−ＷＥＬＬ５１の上方には、絶縁酸化膜を介してフローティングゲート５４、およびコントロールゲート５５がスタックド構造に構成されている。
【００１４】
フローティングゲート５４は、導体性の電荷蓄積層であり、該フローティングゲート５４に電荷を注入し、または引き抜くことでしきい値電圧を変化させ、しきい値電圧に対応して記録するデータを電気的に書き換え可能であり、データを書き換えるために書き込み／消去を行う。
【００１５】
ここで、スタックド構造のメモリセルＳにおいて想定される不良モードについて説明する。
【００１６】
消去時には、図５に示すように、Ｐ−ＷＥＬＬ５１側から電荷Ｑを引き抜く。その際、いわゆる過剰消去時においては、フローティングゲート５４へ電子を注入（図５、（１））、フローティングゲート５４とコントロールゲート５５との間に形成された絶縁酸化膜での電子のトラップ（図５、（２））、またはＰ−ＷＥＬＬ５１とフローティングゲート５４との間に形成された絶縁酸化膜での電子のトラップ（図５、（３））などの残留電子のデトラップが考えられる。
【００１７】
このような状態で書き込みを行った場合、ＦＮトンネル現象にて電流が引き抜かれるが、その他の電子は、図６に示すように残留してしまう恐れがある。その書き込み後に放置した際には、図６に示すように、ストレスなどによって残留電子が再注入され、メモリセルＳのしきい値電圧が上昇し、リテンション不良が発生してしまう恐れがある。
【００１８】
また、異物などの影響によって、図８に示すように、メモリセルＳを形成するトランジスタのチャネル領域ＣＡに形状異常Ｅｒが発生すると、チャネル領域ＣＡで電界集中が発生して抵抗となって充分な電流が流れず、該メモリセルＳのソース−ドレイン間電流（メモリ電流）Ｉｄｓの特性が劣化してしまう場合がある。
【００１９】
このような状態で書き込みなどを行うと、過剰書き込みとなり、書き込み済みビットへのディスターブストレスがかかり、メモリセルＳのしきい値電圧が上昇し、さらにメモリセル電流が劣化しているためにリード特性も悪化し、リテンション不良に至ってしまう可能性がある。
【００２０】
本発明の目的は、スクリーニングテストにおいて、リテンション不良の不揮発性メモリセルを効率よく検出し、半導体装置の信頼性を向上させることのできるテスト技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本発明は、複数の不揮発性メモリセルを有するメモリアレイを備えた半導体装置の製造方法であって、通常の消去ベリファイ電圧である第１の消去ベリファイ電圧よりも高い第２の消去ベリファイ電圧によって消去ベリファイを行い、不揮発性メモリセルの情報を消去する第１の消去テスト工程と、該第１の消去テスト工程で消去された不揮発性メモリセルを、通常の書き込みベリファイ電圧である第１の書き込み電圧よりも低い電圧の第２の書き込みベリファイ電圧によって書き込みベリファイを行い、不揮発性メモリセルに第１のテストデータを書き込む第１の書き込みテスト工程と、該第１の書き込みテスト工程で不揮発性メモリセルに書き込まれた第１の書き込みデータを読み出し、半導体装置の良品／不良品を判定する第１の読み出しテスト工程とを有するものである。
【００２４】
また、本願のその他の発明の概要を簡単に示す。
【００２５】
本発明は、前記第１のテストデータが、不揮発性メモリセルのメモリフィジカルマップ上において、’０’と’１’とが交互に配置された状態のデータよりなるものである。
【００２６】
また、本発明は、複数の不揮発性メモリセルを有するメモリアレイを備えた半導体装置の製造方法であって、通常の消去ベリファイ電圧である第１の消去ベリファイ電圧よりも高い第２の消去ベリファイ電圧によって消去ベリファイを行い、不揮発性メモリセルの情報を消去する第１の消去テスト工程と、該第１の消去テスト工程で消去された不揮発性メモリセルを、通常の書き込みベリファイ電圧である第１の書き込み電圧よりも低い電圧の第２の書き込みベリファイ電圧によって書き込みベリファイを行い、不揮発性メモリセルに第１のテストデータを書き込む第１の書き込みスト工程と、該第１の書き込みテスト工程で不揮発性メモリセルに書き込まれた第１の書き込みデータを読み出し、半導体装置の良品／不良品を判定する第１の読み出しテスト工程と、第１の消去ベリファイ電圧よりも高い電圧の第２の消去ベリファイ電圧によって消去ベリファイを行い、不揮発性メモリセルの情報を消去する第２の消去テスト工程と、該第２の消去テスト工程で消去された不揮発性メモリセルを、第１の書き込み電圧よりも低い電圧の第２の書き込みベリファイ電圧によって書き込みベリファイを行い、不揮発性メモリセルに第２のテストデータを書き込む第２の書き込みテスト工程と、該第２の書き込みテスト工程で不揮発性メモリセルに書き込まれた第２の書き込みデータを読み出し、半導体装置の良品／不良品を判定する第２の読み出しテスト工程とを有するものである。
【００２７】
さらに、本発明は、前記第１のテストデータが、不揮発性メモリセルのメモリフィジカルマップ上において、’０’と’１’とが交互に配置された状態のデータであり、前記第２のテストデータが、該第１のテストデータの反転データよりなるものである。
【００２８】
また、本発明は、前記第１の読み出しテスト工程の後に、半導体装置を任意の時間加熱して不揮発性メモリセルに熱ストレスを加えるベークを行うものである。
【００２９】
さらに、本発明は、前記第２の読み出しテスト工程の後に半導体装置を任意の時間加熱して不揮発性メモリセルに熱ストレスを加えるベークを行うものである。
【発明の効果】
【００３０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３１】
（１）残留電子のデトラップなどによる不揮発性メモリセルのしきい値電圧の上昇や、該不揮発性メモリセルのソース−ドレイン間電流の異常などを効率よく検出することができる。
【００３２】
（２）上記（１）により、不揮発性メモリセルのリテンション不良などを防止することができ、半導体装置の信頼性を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３４】
図１は、本発明の一実施の形態によるスクリーニングテストにおける処理の一例を示すフローチャート、図２は、図１のスクリーニングテストにおけるプローブテストの処理例を示したフローチャート、図３は、図２のプローブテストにおけるフラッシュメモリの書き込み／消去動作におけるメモリセルのしきい値電圧の分布を示した説明図、図４は、図１のプローブテストにおいてフラッシュメモリに書き込まれるチェッカパターンのフィジカルマップを示した説明図である。
【００３５】
本実施の形態において、図１は、たとえば、フラッシュメモリなどに例示される不揮発性メモリを内蔵した半導体装置のスクリーニング手順を示したものである。
【００３６】
スクリーニングは、図示するように、まず、プローブテストが行われた後（ステップＳ１０１）、ウエハベークが行われる。（ステップＳ１０２）。
【００３７】
ステップＳ１０１のプローブテストは、半導体ウエハに形成された半導体チップにおけるフラッシュメモリの書き込み、消去、読み出し、ディスターブ、および電源などの各種テストを高温（たとえば、約１１０℃程度）環境下で行い、該フラッシュメモリの初期故障を取り除くテストである。
【００３８】
また、ウエハベークは、ステップＳ１０１のプローブテストでフラッシュメモリを消去状態にした半導体ウエハを一定時間加熱（たとえば、約２５０℃程度で約８時間）し、フラッシュメモリのメモリセル（不揮発性メモリセル）に熱ストレスを加え、リテンション不良を抽出する。リテンション不良の判定は、次工程（ステップＳ１０３）で行われることになる。
【００３９】
そして、ステップＳ１０２のウエハベークの終了後、プローブテストを行い（ステップＳ１０３）、再びウエハベーク（ステップＳ１０４）、ならびにプローブテストを順次行う（ステップＳ１０５）。
【００４０】
ステップＳ１０３のプローブテストは、常温において、フラッシュメモリの書き込み、消去、および読み出しのテストをそれぞれ行い、該フラッシュメモリの温度特性不良を取り除くテストである。本発明では、このプローブテストにおいて、図５〜図７の想定される不良モードに示した残留電子のデトラップによるフラッシュメモリのリテンション不良を容易に検出する。
【００４１】
ステップＳ１０４のウエハベークは、ステップＳ１０３のプローブテストでフラッシュメモリを書き込み状態にした半導体ウエハを一定時間加熱（たとえば、約２５０℃程度で約２時間）し、フラッシュメモリのメモリセルに熱ストレスを加え、リテンション不良を抽出する。
【００４２】
ステップＳ１０５のプローブテストは、半導体装置のロジック部におけるテストであり、主にロジック部の動作確認（フラッシュメモリは読み出しのみ）を高温（たとえば、約１２５℃程度）環境下で行い、ロジック部の初期故障を取り除く。
【００４３】
ステップＳ１０５のプローブテストが終了すると、半導体ウエハを個々の半導体チップにダイシングにより個片化し、半導体装置が組み立てられる。そして、組み立てられた半導体装置の低温選別テスト（ステップＳ１０６）、エージング（ステップＳ１０７）がそれぞれ行う。
【００４４】
その後、ファンクションテストが行われ（ステップＳ１０８）、続いて、ベーク（ステップＳ１０９）、ファンクションテストが順次行われる（ステップＳ１１０）。
【００４５】
低温選別テストは、組み立てられた半導体装置、主にロジック部（フラッシュメモリは読み出しのみ）の動作確認を低温（たとえば、約−４０℃程度）環境下で行い、低温不良を取り除く。エージングは、高温（たとえば、約１２５℃程度で約１６時間）、高電圧環境下において、半導体装置にストレスを加え、劣化不良を抽出する。
【００４６】
ステップＳ１０８のファンクションテストは、常温により、フラッシュメモリの電気的特性テストを行い、ステップＳ１０７のエージングによって抽出された該フラッシュメモリの劣化不良、および組み立て不良などを取り除く。
【００４７】
ベークは、ステップＳ１０８のファンクションテストでフラッシュメモリが消去状態にされた半導体装置を一定時間加熱（たとえば、約１４０℃程度で約２４時間）し、メモリセルに熱ストレスを加えることによってリテンション不良を抽出する。
【００４８】
ステップＳ１１０のファンクションテストは、常温環境下で半導体装置のロジック部における動作確認（フラッシュメモリは読み出しのみ）を行い、該ロジック部の劣化性不良や組み立て不良などを取り除く。
【００４９】
次に、本実施の形態におけるスクリーニングにおけるプローブテスト（図１、ステップＳ１０３）の処理について詳細に説明する。
【００５０】
図２は、プローブテスト（図１、ステップＳ１０３）の処理を示したフローチャートであり、図３は、フラッシュメモリのメモリセルにおけるしきい値電圧Ｖｔｈの分布を示した説明図である。
【００５１】
まず、消去テスト（第１の消去テスト工程）において、フラッシュメモリのメモリセルを、図３の状態Ｄに示すように、故意に過消去させて、過消去状態にする（ステップＳ２０１）。これによって、メモリセル周辺に過剰に電子が存在する状態（書き込み後、デトラップが生じやすい状態）にする。
【００５２】
このステップＳ２０１における過消去状態では、たとえば、メモリセルのベリファイ電圧（第２の消去ベリファイ電圧）が約９．０ｖ程度であり、該メモリセルのしきい値電圧Ｖｔｈは、下限が約９．０Ｖ程度で、約１０Ｖ程度を中心に分布する。
【００５３】
その後、書き込みテスト（第１の書き込みテスト工程）を行う（ステップＳ２０２）。この場合、書き込みは、たとえば、チェッカパターン（第１のテストデータ）ＣＰのデータを書き込む。チェッカパターンＣＰは、図４に示すように、メモリフィジカルマップ上において、’０’と’１’とが交互に配置された状態のデータである。
【００５４】
このステップＳ２０２における書き込みは、図３の状態Ａに示すような通常の書き込みレベルよりも故意に浅い書き込みレベル（ソフトライト）で書き込みを行う。
【００５５】
通常の書き込みレベルは、ベリファイ電圧（第１の書き込みベリファイ電圧）が約２．３ｖ程度であり、メモリセルのしきい値電圧Ｖｔｈが上限約２．３Ｖ程度で、約２．１Ｖ程度を中心に分布する。
【００５６】
また、浅い書き込みレベルは、図３の状態Ｂに示すように、ベリファイ電圧（第２の書き込みベリファイ電圧）が２．８ｖ程度であり、メモリセルのしきい値電圧Ｖｔｈは上限約２．８Ｖ程度で、約２．６ｖ程度を中心に分布する。
【００５７】
これにより、メモリセルのソース−ドレイン間電流Ｉｄｓが流れにくい状態になり、メモリセルのソース−ドレイン間電流Ｉｄｓ異常を有するサンプルをスクリーニングし易くする。
【００５８】
その後、読み出しテスト（第１の読み出しテスト工程）において、ステップＳ２０２において書き込んだチェッカパターンＣＰの読み出しテストを行い、不良がある場合には、不良となった半導体チップをフェイル判定する（ステップＳ２０３）。
【００５９】
その後、消去テスト（第２の消去テスト工程）において、再びフラッシュメモリのメモリセルを過消去して過消去状態（図３の状態Ｄ）にし（ステップＳ２０４）、メモリセル周辺に過剰に電子が存在する状態にする。
【００６０】
続いて、フラッシュメモリの書き込みテスト（第２の書き込みテスト工程）を行う（ステップＳ２０５）。ステップＳ２０５においても、チェッカパターン（第２のテストデータ）のデータを書き込むが、この場合、ステップＳ２０２において書き込んだチェッカパターンＣＰの反転データが書き込まれることになる。
【００６１】
ここでも、ステップＳ２０２と同様に、通常の書き込みレベルよりも故意に浅い書き込みレベル（図３の状態Ｂ）で書き込みが行われる。これにより、メモリセルのソース−ドレイン間電流Ｉｄｓ異常を有するサンプルをスクリーニングし易くする。
【００６２】
そして、読み出しテスト（第２の読み出しテスト工程）において、ステップＳ２０５において書き込んだチェッカパターンの読み出しテストを行い、デトラップが生じ、メモリセルのしきい値電圧Ｖｔｈが上昇している、あるいはメモリセルのソース−ドレイン間電流Ｉｄｓに異常の見られるなどの不良がある場合には、それら不良となったフラッシュメモリを有する半導体チップをフェイル判定する（ステップＳ２０６）。
【００６３】
また、ステップＳ２０３、およびステップＳ２０５の処理の前に、半導体ウエハを高温下（たとえば、約２５０℃程度）において一定時間（２時間程度）加熱する工程を加えるようにしてもよい。
【００６４】
このように、フラッシュメモリのメモリセルに熱ストレスを加えることによって、リテンション不良をより効率よく抽出することが可能となる。
【００６５】
それにより、本実施の形態によれば、残留電子のデトラップによるメモリセルのしきい値電圧Ｖｔｈの上昇や、メモリセルのソース−ドレイン間電流Ｉｄｓの異常などを効率よく検出することができるので、フラッシュメモリのリテンション不良などを防止することが可能となり、半導体装置の信頼性を大幅に向上させることができる。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６７】
たとえば、前記実施の形態では、フラッシュメモリのメモリセルが、スタックド構造である場合について記載したが、本発明のテスト技術は、メモリセルの構造にかかわらず適用することが可能であり、たとえば、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型などに代表されるフローティングゲートに電荷をためる構造のメモリセルであっても適用することができる。
【産業上の利用可能性】
【００６８】
本発明の半導体装置の製造方法は、プローブテストにおける半導体装置の不良判別技術に適している。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態によるスクリーニングテストにおける処理の一例を示すフローチャートである。
【図２】図１のスクリーニングテストにおけるプローブテストの処理例を示したフローチャートである。
【図３】図２のプローブテストにおけるフラッシュメモリの書き込み／消去動作におけるメモリセルのしきい値電圧の分布を示した説明図である。
【図４】図１のプローブテストにおいてフラッシュメモリに書き込まれるチェッカパターンのフィジカルマップを示した説明図である。
【図５】本発明者の検討による消去時における不揮発性メモリのメモリセルの電子の状態を示した説明図である。
【図６】図５に続く書き込み時における不揮発性メモリのメモリセルの電子の状態を示した説明図である。
【図７】図６に続く書き込み後放置した際の不揮発性メモリにおけるメモリセルの電子の状態を示した説明図である。
【図８】本発明者が検討した異物などによるメモリ電流の特性劣化の一例を示すメモリセルのチャネル領域における説明図である。
【符号の説明】
【００７０】
５０  分離領域
５１  Ｐ−ＷＥＬＬ
５２  ソース
５３  ドレイン
５４  フローティングゲート
５５  コントロールゲート
５６  チャネル領域
５７  形状異常
Ｓ  メモリセル
【図１】
2006127582.tif 000003
【図２】
2006127582.tif 000004
【図３】
2006127582.tif 000005
【図４】
2006127582.tif 000006
【図５】
2006127582.tif 000007
【図６】
2006127582.tif 000008
【図７】
2006127582.tif 000009
【図８】
2006127582.tif 000010