(57)【要約】  【課題】  チップの角領域にバッファセルを配置することができる半導体集積回路装置の設計方法、該半導体集積回路装置の設計方法を用いて製造された半導体集積回路装置及び該半導体集積回路装置を製造するための半導体マスクを提供する。  【解決手段】  チップの角領域１にバッファセル２を配置した配線モデルを作成し、作成した配線モデルにより配線レイアウトを作成する。配線レイアウトに基づいて、角領域１とコア領域５との間に配線領域４を確保するための代替セル（３０）を作成し、代替セル（３０）をバッファセルとして配置することにより、配線領域４が他のバッファセル３で占められることを防止し、角領域１にバッファセル２を配置する。【選択図】      図１
2006303113.tif 000002
【特許請求の範囲】
【請求項１】
チップの周辺部に外部接続用パッドを有するセルを複数連設し、連設したセルへ配線した半導体集積回路装置の設計方法において、
前記チップの角領域に配置するセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設されるセル間に確保するための代替セルを作成する工程と、
前記配線領域に前記代替セルを配置する工程と、
前記角領域及び前記チップの周辺部にセルを配置する工程と、
前記代替セルで確保した配線領域内に配線する工程と、
前記配線領域及びセルへ配線する工程と
を含むことを特徴とする半導体集積回路装置の設計方法。
【請求項２】
前記代替セルを作成する工程は、
前記角領域に配置するセルに配線する配線レイアウトを作成する工程と、
作成した配線レイアウトに基づいて前記角領域の配線領域を決定する工程と
を有し、決定した配線領域に基づいて代替セルを作成することを特徴とする請求項１に記載の半導体集積回路装置の設計方法。
【請求項３】
前記配線領域内に配線する工程は、
前記配線レイアウトに基づいて前記配線領域内の配線を示すレイアウトデータを作成する工程を有し、
配置した代替セルを前記レイアウトデータに置き換えることを特徴とする請求項２に記載の半導体集積回路装置の設計方法。
【請求項４】
前記セルを配置する工程は、
前記チップの内部回路に電源を供給するための電源用バッファセル、前記チップの内部回路のグランドに接続するためのグランド用バッファセル、又は前記チップの内部回路と外部との間で信号を授受するための信号用バッファセルを配置することを特徴とする請求項１乃至請求項３のいずれかひとつに記載の半導体集積回路装置の設計方法。
【請求項５】
チップの周辺部に外部接続用パッドを有するセルを複数連設した半導体集積回路装置において、
前記チップの角領域に配置したセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設されたセル間に有することを特徴とする半導体集積回路装置。
【請求項６】
前記セルは、
前記内部回路に電源を供給するための電源用バッファセル、前記内部回路のグランドに接続するためのグランド用バッファセル、又は前記内部回路と外部との間で信号を授受するための信号用バッファセルであることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
チップの周辺部に外部接続用パッドを有するセルを複数連設した半導体集積回路装置を製造するための半導体マスクにおいて、
前記チップの角領域に配置するセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設するセル間に有することを特徴とする半導体マスク。
【請求項８】
前記セルは、
前記内部回路に電源を供給するための電源用バッファセル、前記内部回路のグランドに接続するためのグランド用バッファセル、又は前記内部回路と外部との間で信号を授受するための信号用バッファセルであることを特徴とする請求項７に記載の半導体マスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップの角領域にセルを配置する半導体集積回路装置の設計方法、該半導体集積回路装置の設計方法を用いて製造された半導体集積回路装置、及び該半導体集積回路装置を製造するための半導体マスクに関する。
【背景技術】
【０００２】
半導体集積回路装置（例えば、ＬＳＩ）は、回路基板にチップをマウントし、チップと外部との間で電気信号の授受を行うため、チップ表面外周部に配置されたパッドと回路基板側の電極とをワイヤーボンディングし、ワイヤーボンディングされたチップをモールド材で密封することにより製造される。
【０００３】
チップの中央部は、チップの内部回路を配置したコア領域と呼ばれ、コア領域には、ＡＮＤ、ＯＲなどの標準的な論理ゲートを組み合わせたブロックであるスタンダードセル（ユーザセル）と、マイクロプロセッサ、メモリなどのマクロブロックセルとを配置してある。また、チップの周辺部は、バッファセル領域と呼ばれ、外部接続用パッドを有するバッファセルを複数連設してある。半導体集積回路の設計は、スタンダードセルの論理ゲートを組み合わせて所望の回路を構成するとともに、構成した回路にマクロブロックセルを組み合わせることにより行われる。
【０００４】
近年、半導体製造における微細化技術の発展により、チップ内のスタンダードセル、又はマクロブロックセルの寸法は、大幅に縮小している。一方、バッファセルの寸法は、ボンディング装置の寸法上の制約、バッファセルの静電気などに対する保護強化、チップ内部への電気信号の駆動能力確保などのため、スタンダードセル又はマクロブロックセルなどの寸法に比べて小さくなっていない。
【０００５】
半導体集積回路が使用される製品の高機能化に伴って、チップ内部で処理するデータ量が増加し、チップの内外で大規模なデータの入出力を高速に行うために入出力するデータの並列化が行われている。このデータの並列化により、並列化するデータ数と同数の入出力信号用のバッファセルが必要となり、チップ当たりに要するバッファセルの数が増大している。このため、半導体回路開発において、チップの寸法を所定値に抑えつつ必要なバッファセルを確保するための検討によりチップの設計期間が長期化する場合があった。
【０００６】
また、自動レイアウトツールでバッファセルを配置する場合、チップの寸法を有効に活用するために、矩形状のバッファセルをチップの辺に沿って連設する。この場合、交差する辺夫々に沿って連設された最端のバッファセル同士が重ならず、かつ、できるだけ多くのバッファセルを配置するため、チップの角領域にバッファセルが配置されない無駄な領域が生じる。この最端のバッファセル同士が近接して配置されるため、チップの角領域とコア領域との間を配線できず、チップの角領域を有効に使用することができない。
【０００７】
そこで、半導体集積回路チップの角領域に、電源用ボンディングパッド及びグランド用ボンディングパッドを配置することにより、チップ寸法の増大を防止する半導体集積回路が提案されている（特許文献１参照）。
【特許文献１】特開平４−３０２４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の半導体集積回路にあっては、チップの周辺部に沿って連設されたバッファセルに電源又はグランドを接続するために、電源用ボンディングパッド及びグランド用ボンディングパッドを備えたバッファセルをチップの角領域に配置することができるものの、チップの角領域及びコア領域間の配線を行うことができないため、チップの角領域に、チップの内部回路との間で電気信号を授受するためのバッファセルを配置することはできず、バッファセルの配置上の制約があった。
【０００９】
本発明は、斯かる事情に鑑みてなされたものであり、チップの角領域に配置するセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設されたセル間に確保するための代替セルを作成し、作成した代替セルを前記角領域に配置することにより、チップの角領域から内部回路への配線領域にバッファセルを配置させずに、予め必要な配線領域を確保して、前記角領域にセルを配置することができる半導体集積回路装置の設計方法、該半導体集積回路装置の設計方法を用いて製造された半導体集積回路装置及び該半導体集積回路装置を製造するための半導体マスクを提供することを目的とする。
【００１０】
また、本発明の他の目的は、チップの角領域に配置するセルに配線する配線レイアウトを作成し、作成した配線レイアウトに基づいて前記角領域の配線領域を決定することにより、前記角領域に配置するセルに応じて所要の配線領域を確保することができる半導体集積回路装置の設計方法を提供することにある。
【００１１】
また、本発明の他の目的は、前記配線レイアウトに基づいて前記配線領域内の配線を示すレイアウトデータを作成し、配置した代替セルを前記レイアウトデータに置き換えることにより、確保した配線領域内の配線を確実にすることができる半導体集積回路装置の設計方法を提供することにある。
【００１２】
また、本発明の他の目的は、チップの角領域に配置するセルは、チップの内部回路に電源を供給するための電源用バッファセル、前記内部回路のグランドに接続するためのグランド用バッファセル、又は前記内部回路と外部との間で信号を授受するための信号用バッファセルであることにより、バッファセルの配置上の制約を低減することができる半導体集積回路装置の設計方法、該半導体集積回路装置の設計方法を用いて製造された半導体集積回路装置及び該半導体集積回路装置を製造するための半導体マスクを提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体集積回路装置の設計方法は、チップの周辺部に外部接続用パッドを有するセルを複数連設し、連設したセルへ配線した半導体集積回路装置の設計方法において、前記チップの角領域に配置するセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設されるセル間に確保するための代替セルを作成する工程と、前記配線領域に前記代替セルを配置する工程と、  前記角領域及び前記チップの周辺部にセルを配置する工程と、前記代替セルで確保した配線領域内に配線する工程と、前記配線領域及びセルへ配線する工程とを含むことを特徴とする。
【００１４】
本発明に係る半導体集積回路装置の設計方法は、前記代替セルを作成する工程は、前記角領域に配置するセルに配線する配線レイアウトを作成する工程と、作成した配線レイアウトに基づいて前記角領域の配線領域を決定する工程とを有し、決定した配線領域に基づいて代替セルを作成することを特徴とする。
【００１５】
本発明に係る半導体集積回路装置の設計方法は、前記配線領域内に配線する工程は、前記配線レイアウトに基づいて前記配線領域内の配線を示すレイアウトデータを作成する工程を有し、配置した代替セルを前記レイアウトデータに置き換えることを特徴とする。
【００１６】
本発明に係る半導体集積回路装置の設計方法は、前記セルを配置する工程は、前記チップの内部回路に電源を供給するための電源用バッファセル、前記チップの内部回路のグランドに接続するためのグランド用バッファセル、又は前記チップの内部回路と外部との間で信号を授受するための信号用バッファセルを配置することを特徴とする。
【００１７】
本発明に係る半導体集積回路装置は、チップの周辺部に外部接続用パッドを有するセルを複数連設した半導体集積回路装置において、前記チップの角領域に配置したセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設されたセル間に有することを特徴とする。
【００１８】
本発明に係る半導体集積回路装置は、前記セルは、前記内部回路に電源を供給するための電源用バッファセル、前記内部回路のグランドに接続するためのグランド用バッファセル、又は前記内部回路と外部との間で信号を授受するための信号用バッファセルであることを特徴とする。
【００１９】
本発明に係る半導体マスクは、チップの周辺部に外部接続用パッドを有するセルを複数連設した半導体集積回路装置を製造するための半導体マスクにおいて、前記チップの角領域に配置するセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設するセル間に有することを特徴とする。
【００２０】
本発明に係る半導体マスクは、前記セルは、前記内部回路に電源を供給するための電源用バッファセル、前記内部回路のグランドに接続するためのグランド用バッファセル、又は前記内部回路と外部との間で信号を授受するための信号用バッファセルであることを特徴とする。
【００２１】
本発明にあっては、チップの角領域に配置するセルと前記チップの内部回路とを配線する配線領域を、前記角領域に確保するための代替セルを作成する。作成した代替セルを前記配線領域に配置する。前記代替セルを配置することにより、自動レイアウトツールは、代替セルが配置された配線領域にはセルを配置せずに、前記角領域及びチップの周辺部にセルを配置する。これにより、前記角領域と内部回路との配線領域を、前記チップの交差する辺夫々に沿って連設されるセル間に確保する。前記代替セルで確保した配線領域内に配線し、前記配線領域及びセルへ配線をする。これにより、前記角領域に配置したセルとチップの内部回路との間を配線する。
【００２２】
本発明にあっては、前記代替セルを作成する工程は、チップの角領域にセルを配置する場合に、該セルに配線するために必要な配線レイアウトを作成し、作成した配線レイアウトに基づいて前記角領域の配線領域を決定する。これにより、決定された配線領域と同じ形状の代替セルを作成する。代替セルで画定される配線領域は、チップの角領域に配置されるセルの数、位置などに応じて決定する。
【００２３】
本発明にあっては、前記配線領域内を配線する工程は、前記配線レイアウトに基づいて前記配線領域内の配線を示すレイアウトデータ（例えば、電源配線、グランド配線、信号配線の形状、位置などの情報）を作成し、配置した代替セルを前記レイアウトデータに置き換える。これにより、前記代替セルを配置して確保した配線領域内を、作成された配線レイアウトで配線する。
【００２４】
本発明にあっては、チップの角領域に、前記チップの内部回路に電源を供給するための電源用バッファセル、前記内部回路のグランドに接続するためのグランド用バッファセル、又は前記内部回路と外部との間で信号を授受するための信号用バッファセルを配置する。
【００２５】
本発明にあっては、前記チップの角領域に配置されたセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設されたセル間に有する。これにより、前記角領域と内部回路との間の配線に要する配線領域を確保する。
【発明の効果】
【００２６】
本発明にあっては、チップの角領域に配置するセルと前記チップの内部回路とを配線する配線領域を、前記角領域であって、前記チップの交差する辺夫々に沿って連設されたセル間に確保するための代替セルを作成し、作成した代替セルを前記配線領域に配置した後に、前記角領域及びチップの周辺部にセルを配置することにより、前記チップの内部回路と配線されるセルを前記角領域に配置することができ、チップの角領域を有効に利用することができ、チップ面積を縮小することができるとともに、チップに配置可能なセル数を増加することができる。
【００２７】
本発明にあっては、チップの角領域に配置するセルに配線する配線レイアウトを作成し、作成した配線レイアウトに基づいて前記角領域の配線領域を決定して代替セルを作成することにより、前記角領域に配置するセルに応じて配線領域を確保することができる。
【００２８】
本発明にあっては、配置した代替セルをレイアウトデータに置き換えることにより、作成された配線レイアウトで前記配線領域内に配線を行うことができ、チップの角領域に配置したセルとチップの内部回路との間で確実に配線することができる。
【００２９】
本発明にあっては、チップの角領域に、前記チップの内部回路に電源を供給するための電源用バッファセル、前記内部回路のグランドに接続するためのグランド用バッファセル、又は前記内部回路と外部との間で信号を授受するための信号用バッファセルを配置することにより、チップの内部回路に電気信号を供給するためのバッファセルも配置することができ、バッファセルの配置上の制約を低減することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を実施の形態を示す図面に基づいて説明する。図１は本発明の半導体集積回路装置の設計方法を用いて製造された半導体集積回路装置のレイアウト図であり、図２及び図３は本発明の半導体集積回路を製造するための半導体マスクのマスクレイアウト図である。図１において、１００はチップである。チップ１００は、例えば、１０ｍｍ×１０ｍｍの正方形をなし、チップ１００の周辺部には、チップ１００の各辺に沿って外部接続用パッドを有する矩形状のバッファセル３、３、…を、バッファセル３の長手方向がチップ１００の辺に直交するように複数連設してある。
【００３１】
チップ１００の各四隅の矩形状の角領域１、１、…には、バッファセル３と同形状のバッファセル２、２、…を、バッファセル３、３、…に連設して設けてある。なお、バッファセル２とバッファセル３の違いは、バッファセル２が角領域１に設けられている点である。チップ１００の角領域及び周辺部に連設されたバッファセル２、２、…、３、３、…で囲まれたチップ１００の中央部には、正方形のコア領域５を有する。コア領域５には、ＡＮＤ、ＯＲなどの標準的な論理ゲートを組み合わせたブロックであって、所要寸法を有し矩形状のスタンダードセル１０（ユーザセル）と、マイクロプロセッサ、メモリなどを備えたブロックであって、所要寸法を有し矩形状のマクロブロックセル６、６とを配置してある。
【００３２】
チップ１００の角領域１、１、…及び周辺部に連設されたバッファセル２、２、…、３、３、…内には、チップ１００の各辺に沿って適長の離隔寸法で周設した適幅の電源配線９及びグランド配線８を配線し、バッファセル２、２、…、３、３、…夫々に電源配線９及びグランド配線８を接続している。また、電源配線９及びグランド配線８は、スタンダードセル１０及びマクロブロックセル６、６に所定の電圧を供給すべく、スタンダードセル１０及びマクロブロックセル６、６に接続してある（図示せず）。
【００３３】
バッファセル２、２、…、３、３、…のうち、所要の位置のバッファセル２（又は３）を電源用のバッファセル２（又は３）とし、電源用のバッファセル２（又は３）の外部接続用パッドにチップ１００外部からの電源線を接続している。また、別の所要の位置のバッファセル２（又は３）をグランド用のバッファセル２（又は３）とし、グランド用のバッファセル２（又は３）の外部接続用パッドにチップ１００外部のグランド線を接続している。これにより、各バッファセル２、２、…、３、３、…、スタンダードセル１０及びマクロブロックセル６、６に所定の電圧を供給する。
【００３４】
電源用及びグランド用のバッファセル２（又は３）を除いた他のバッファセル２、２、…、３、３、…は、信号用のバッファセル２、２、…３、３、…としてスタンダードセル１０及びマクロブロックセル６、６から所要の信号配線（図示せず）を接続してある。信号用のバッファセル２、２、…、３、３、…の外部接続用パッドには、チップ１００外部からの所要の信号線を接続してあり、これによりチップ１００内外で信号の授受を行う。
【００３５】
チップ１００の一辺に沿って連設されたバッファセル３、３、…、２の一端に位置し、角領域１に配置されたバッファセル２と、前記一辺と交差して前記角領域１を画成する他の辺に沿って連設されたバッファセル３、３、…、２の前記角領域１側の一端に配置されたバッファセル３との間には、前記バッファセル２、３の一辺同士で隔てられた矩形状の配線領域４を有する。配線領域４内には、チップ１００の角領域１に配置された前記バッファセル２と、スタンダードセル１０及びマクロブロックセル６、６などのチップ１００の内部回路との間を接続するための配線を施してある。また、チップ１００の他の角領域１、１、１にも同様の形状の配線領域４、４、４を設けている。
【００３６】
これにより、スタンダードセル１０及びマクロブロックセル６、６などのチップ１００の内部回路に電源、グランド、及び信号を供給できる電源配線、グランド配線、及び信号配線を、配線領域４、４、…を介して、角領域１、１、…に配置したバッファセル２、２、…に接続することができるため、チップ１００の角領域１、１、…を有効に利用することができ、チップ１００の面積を小さくすることができるとともに、チップ１００に配置するバッファセルの数を増加することができる。
【００３７】
また、図２及び図３に示すように、半導体マスクは、バッファセル２、２、…、３、３、…を配置したマスクパターンを有するマスク（図２（ａ））、グランド配線８を配置したマスクパターンを有するマスク（図２（ｂ））、電源配線９を配置したマスクパターンを有するマスク（図３（ｃ））、スタンダードセル１０及びマクロブロックセル６、６を配置したマスクパターンを有するマスク（図３（ｄ））などから構成される。なお、信号配線７を配置したマスクパターンを有するマスクは省略している。
【００３８】
次に本発明の半導体集積回路装置の設計方法について説明する。図４乃至図７は本発明の半導体集積回路装置の設計方法を示す説明図である。なお、図４乃至図７は角領域１を拡大表示してある。半導体集積回路装置のレイアウトは、自動レイアウトツールを用いることにより行うことができる。
【００３９】
自動レイアウトツールは、例えば、ブロックデータ、ネットリスト、セルライブラリ、テクノロジファイル情報などに基づいて、自動的に詳細な配置配線を行い、マスクデータを作成するツールである。自動レイアウトツールにより、まず、チップの角領域１にバッファセル２を配置し、配置したバッファセル２に電源配線９、グランド配線８、及び信号配線７を配線した配線モデルを作成する。配線モデルにより角領域１における配線レイアウトを作成し、作成した配線レイアウトに基づいて、矩形状の配線領域４を決定する（図４（ａ））。これにより、配線領域４と同形状をセル化した代替セル３０を作成する。
【００４０】
自動レイアウトツールは、配線領域４における配線に基づいて、該配線を示すレイアウトデータ（例えば、配線の種類、配線の形状、配線の位置など）を、ＬＳＩ設計において共通使用可能な設計データとしてセルライブラリ化するとともに、代替セル３０のレイアウトデータを作成する（図４（ｂ））。具体的には、代替セル３０のレイアウトデータは、バッファセル２、３、３、…への電源配線３９及びグランド配線３８、並びにコア領域５からバッファセル２への信号配線３７などで構成される。
【００４１】
自動レイアウトを行う場合、自動レイアウトツールは、代替セル３０のレイアウトデータから自動レイアウトに必要なセルの端子情報、セルサイズ情報などを抽出し、代替セル３０を、セルの端子情報、セルサイズ情報などを含むアブストラクトセルに変換する（図５（ｃ））。代替セル３０のアブストラクトセルには、電源配線用の電源端子３９ａ、３９ｂ、グランド配線用のグランド端子３８ａ、３８ｂ、信号配線用の信号端子３７ａなどの接続用端子情報、自動レイアウトに必要なセル枠などの情報を保持している。
【００４２】
自動レイアウトトールは、作成した代替セル３０を角領域１における配線領域４にバッファセルとして配置し（図５（ｄ））、配置した代替セル３０を、アブストラクトセルに変換する（図６（ｅ））。
【００４３】
自動レイアウトツールは、チップ１００の周辺部及び角領域１にバッファセル２、３、３、…を配置する場合に、代替セル３０がバッファセルとして既に配置されているため、代替セル３０を配置した領域には、バッファセル２、３を配置しない。また、自動レイアウトツールは、代替セル３０のアブストラクトセルに基づいて、コア領域５内のスタンダードセル１０又はマクロブロックセル６、６などからの配線を行い、代替セル３０、バッファセル３、３、…への信号配線７、７、…を行う（図６（ｆ））。
【００４４】
自動レイアウトツールは、信号配線７、７、…の配線が完了した後、代替セル３０をレイアウトデータへ置き換える（図７（ｇ））。これにより、配線領域４にコア領域５と角領域１との間の電源配線９、グランド配線８、信号配線７を行う。
【００４５】
角領域１に所望のバッファセル２を配置し、予め作成した配線モデルに従ってバッファセル２への電源配線９、グランド配線８を行う（図７（ｈ））。
【００４６】
これにより、配線領域４を介して、スタンダードセル１０及びマクロブロックセル６、６などのチップ１００の内部回路に信号配線７を接続できる信号用のバッファセル２を角領域１に配置することができる。
【００４７】
本発明の設計方法によりマスクデータを作成し、作成したマスクデータをフォトマスク用の描画データなどに変換して半導体マスクを製造することができる。また、本発明の設計方法により製造された半導体マスクを用いて、リソグラフィ工程を繰り返してシリコンウエハにマスクパターンを転写し、シリコンウエハ内部への半導体構造及び絶縁膜、金属配線などを形成して半導体集積回路装置（ＬＳＩ）を製造することができる。
【００４８】
上述のとおり、本発明にあっては、チップの角領域１にバッファセル２を配置した配線モデルを作成し、作成した配線モデルにより配線レイアウトを作成する。配線レイアウトに基づいて、角領域１とコア領域５との間に配線領域４を確保するための代替セル３０を作成し、代替セル３０をバッファセル３として配置することにより、配線領域４が他のバッファセル３で占められることを防止し、角領域１にバッファセル２を配置することを可能にする。これにより、半導体集積回路装置及び半導体マスクを製造する場合に、チップに配置できるバッファセルの数を増加させることができ、チップサイズを拡大することなく半導体集積回路の設計を行うことができる。
【００４９】
代替セル３０は、配線領域４と同一形状であって、自動レイアウトに必要な情報をバッファセルと同様に設定したセルである。また、代替セル３０は、配線領域４に配置することにより、自動レイアウト実行時に他のバッファセルや、角領域１とコア領域５とを接続する配線以外の配線を排除する機能も有する。すなわち、代替セル３０は、自動レイアウト実行時に、角領域１とコア領域５との間の配線に必要な配線領域４を確保しつつ、自動レイアウトを実行可能にすることができる。
【００５０】
図４乃至図７では、コア領域５からバッファセル２への信号配線７の例について説明したが、これに限定されるものではなく、電源配線、グランド配線についても同様に配線することができる。図８は角領域１のバッファセル２にコア領域５からの電源配線９を配線した場合のマスクレイアウト図である。図に示すように、角領域１に配置したバッファセル２には、配線領域４を介してコア領域５から電源配線９を接続してある。
【００５１】
上述の実施の形態においては、チップ１００の角領域１にバッファセル２を１つ配置するものであったが、バッファセル２の数は、これに限定されるものではなく、バッファセルのサイズに応じて、複数のバッファセル２を配置するものであってもよい。図９は角領域に２つのバッファセル２、２を配置したマスクレイアウト図である。図に示すように、バッファセル２、２夫々には、コア領域５から信号配線７、７を接続してある。
【００５２】
上述の実施の形態において、バッファセル、スタンダードセル、マクロブロックセルの形状、配置位置などのレイアウトは一例であって、これに限定されるものではない。
【図面の簡単な説明】
【００５３】
【図１】本発明の半導体集積回路装置の設計方法を用いて製造された半導体集積回路装置のレイアウト図である。
【図２】本発明の半導体集積回路を製造するための半導体マスクのマスクレイアウト図である。
【図３】本発明の半導体集積回路を製造するための半導体マスクのマスクレイアウト図である。
【図４】本発明の半導体集積回路装置の設計方法を示す説明図である。
【図５】本発明の半導体集積回路装置の設計方法を示す説明図である。
【図６】本発明の半導体集積回路装置の設計方法を示す説明図である。
【図７】本発明の半導体集積回路装置の設計方法を示す説明図である。
【図８】角領域のバッファセルにコア領域からの電源配線を配線した場合のマスクレイアウト図である。
【図９】角領域に２つのバッファセルを配置したマスクレイアウト図である。
【符号の説明】
【００５４】
１  角領域  
２、３  バッファセル
４  配線領域
５  コア領域
６  マクロブロックセル
７、３７  信号配線
８、３８  グランド配線
９、３９  電源配線
１０  スタンダードセル
３０  代替セル
３７ａ  信号端子
３８ａ、３８ｂ  グランド端子
３９ａ、３９ｂ  電源端子
【図１】
2006303113.tif 000003
【図２】
2006303113.tif 000004
【図３】
2006303113.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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