(57)【要約】【課題】電圧レベル変換回路において、出力信号の高レベルから低レベル、または低レベルから高レベルへの遷移期間の短縮化を図る。【解決手段】差動信号がゲートに入力されるトランジスタ13、14と、一端及びゲートが信号出力ノードに接続されたトランジスタ15と、一端及びゲートがトランジスタ14の他端に接続されたトランジスタ16と、VDD2とトランジスタ15の他端との間に接続され、ゲートがトランジスタ14及びトランジスタ16の共通接続ノードに接続されたトランジスタ17と、VDD2とトランジスタ16の他端との間に接続され、ゲートが信号出力ノードに接続されたトランジスタ18と、VDD2と信号出力ノードとの間に挿入され、ゲートがトランジスタ17のゲートに接続されたトランジスタ19と、VDD2とトランジスタ14及びトランジスタ16の共通接続ノードとの間に挿入され、ゲートがトランジスタ18のゲートに接続されたトランジスタ20とを具備する。【選択図】      図１
2006279517.tif 000002
【特許請求の範囲】
【請求項１】
それぞれソース・ドレイン間の電流通路の一端が第１の電圧の供給ノードに接続され、レベル変換を行う差動信号のそれぞれがゲートに入力される第１極性の第１及び第２のトランジスタと、
上記第１のトランジスタのソース・ドレイン間の電流通路の他端が接続され、レベル変換後の信号が出力される信号出力ノードと、
ソース・ドレイン間の電流通路の一端及びゲートが上記信号出力ノードに接続された第２極性の第３のトランジスタと、
ソース・ドレイン間の電流通路の一端及びゲートが上記第２のトランジスタのソース・ドレイン間の電流通路の他端に接続された第２極性の第４のトランジスタと、
ソース・ドレイン間の電流通路が第２の電圧の供給ノードと上記第３のトランジスタのソース・ドレイン間の電流通路の他端との間に接続され、ゲートが上記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードに接続された第２極性の第５のトランジスタと、
ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記第４のトランジスタのソース・ドレイン間の電流通路の他端との間に接続され、ゲートが上記信号出力ノードに接続された第２極性の第６のトランジスタと、
ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記信号出力ノードとの間に挿入され、ゲートが上記第５のトランジスタのゲートに接続された第２極性の第７のトランジスタと、
ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードとの間に挿入され、ゲートが上記第６のトランジスタのゲートに接続された第２極性の第８のトランジスタ
とを具備したことを特徴とする電圧レベル変換回路。
【請求項２】
前記第７のトランジスタのソース・ドレイン間の電流通路と前記信号出力ノードとの間に直列に接続された第１の高抵抗素子と、
前記第８のトランジスタのソース・ドレイン間の電流通路と前記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードとの間に直列に接続された第２の高抵抗素子
とをさらに具備したことを特徴とする請求項１記載の電圧レベル変換回路。
【請求項３】
前記第７及び第８のトランジスタの相互コンダクタンスが、前記第１及び第２のトランジスタの相互コンダクタンスよりも小さく設定されていることを特徴とする請求項１または２記載の電圧レベル変換回路。
【請求項４】
ソース・ドレイン間の電流通路が第１の電圧の供給ノードと信号出力端子との間に接続された第１極性の第１の出力トランジスタと、
ソース・ドレイン間の電流通路が第２の電圧の供給ノードと上記信号出力端子との間に接続された第２極性の第２の出力トランジスタと、
レベル変換を行う第１の差動信号が入力され、上記第１の差動信号の振幅よりも大きい振幅を持つ第１の信号を上記第１の出力トランジスタのゲートに供給する第１の電圧レベル変換回路と、
レベル変換を行う第２の差動信号が入力され、上記第２の差動信号の振幅よりも大きい振幅を持つ第２の信号を上記第２の出力トランジスタのゲートに供給する第２の電圧レベル変換回路とを具備し、
上記第１及び第２の電圧レベル変換回路はそれぞれ、
それぞれソース・ドレイン間の電流通路の一端が第１の電圧の供給ノードに接続され、レベル変換を行う差動信号のそれぞれがゲートに入力される第１極性の第１及び第２のトランジスタと、
上記第１のトランジスタのソース・ドレイン間の電流通路の他端が接続され、レベル変換後の信号が出力される信号出力ノードと、
ソース・ドレイン間の電流通路の一端及びゲートが上記信号出力ノードに接続された第２極性の第３のトランジスタと、
ソース・ドレイン間の電流通路の一端及びゲートが上記第２のトランジスタのソース・ドレイン間の電流通路の他端に接続された第２極性の第４のトランジスタと、
ソース・ドレイン間の電流通路が第２の電圧の供給ノードと上記第３のトランジスタのソース・ドレイン間の電流通路の他端との間に接続され、ゲートが上記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードに接続された第２極性の第５のトランジスタと、
ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記第４のトランジスタのソース・ドレイン間の電流通路の他端との間に接続され、ゲートが上記信号出力ノードに接続された第２極性の第６のトランジスタと、
ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記信号出力ノードとの間に挿入され、ゲートが上記第５のトランジスタのゲートに接続された第２極性の第７のトランジスタと、
ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードとの間に挿入され、ゲートが上記第６のトランジスタのゲートに接続された第２極性の第８のトランジスタ
とを有することを特徴とする半導体集積回路装置。
【請求項５】
前記第７及び第８のトランジスタの相互コンダクタンスが、前記第１及び第２のトランジスタの相互コンダクタンスよりも小さく設定されていることを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の異なる電源電圧で動作する半導体集積回路装置内に設けられる電圧レベル変換回路及び半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置、特にＣＭＯＳ型半導体集積回路装置では、低消費電力化のために電源電圧の低電圧化が進んでいる。このような半導体集積回路装置は、例えば0.9Ｖ〜1.1Ｖのような低い電圧で駆動され、この半導体集積回路装置に対して信号を供給する外部回路は例えば3.0Ｖ〜3.6Ｖの電源で駆動される。このように、半導体集積回路装置と、これを駆動する外部回路の電源が異なる場合、半導体集積回路装置内には、外部回路とのインターフェースを図るために、電圧レベルを変換する電圧レベル変換回路が設けられる。
【０００３】
この種の電圧レベル変換回路として、従来では、例えば特許文献１の図２（ｂ）に記載されているものが知られている。これに記載された電圧レベル変換回路は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなる一対の相補回路により構成され、低電圧レベルの信号が一対のＮＭＯＳトランジスタの各ゲートに供給され、一方のＰＭＯＳトランジスタを介して昇圧された高レベルの信号が出力される。
【０００４】
しかし、上記従来回路では、一方の相補回路内において、ＰＭＯＳトランジスタを介して高レベルの信号が出力されている状態から、次にＮＭＯＳトランジスタがオン状態にされて低レベルの信号が出力される際に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが同時にオン状態になる期間が長くなり、出力信号の高レベルから低レベルへの遷移期間が長くなる。
【０００５】
これを解決するために、特許文献１の図３に記載された電圧レベル変換回路では、一対の相補回路内の各ＰＭＯＳトランジスタに対して直列に、電流遮断用のＰＭＯＳトランジスタを接続している。
【０００６】
しかし、特許文献１の図３に記載された従来回路では、ＮＭＯＳトランジスタのゲートに供給される低電圧レベルの信号が下がれば、オン状態になるＮＭＯＳトランジスタのオン抵抗が減少するので、出力信号の高レベルから低レベルに変化する際の遷移期間の短縮改善を図ることができない。
【特許文献１】特開平１１−１９５９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情を考慮してなされたものであり、その目的は、出力信号が高レベルから低レベルに変化する際の遷移期間の短縮を図ることができる電圧レベル変換回路及び半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明の電圧レベル変換回路は、それぞれソース・ドレイン間の電流通路の一端が第１の電圧の供給ノードに接続され、レベル変換を行う差動信号のそれぞれがゲートに入力される第１極性の第１及び第２のトランジスタと、上記第１のトランジスタのソース・ドレイン間の電流通路の他端が接続され、レベル変換後の信号が出力される信号出力ノードと、ソース・ドレイン間の電流通路の一端及びゲートが上記信号出力ノードに接続された第２極性の第３のトランジスタと、ソース・ドレイン間の電流通路の一端及びゲートが上記第２のトランジスタのソース・ドレイン間の電流通路の他端に接続された第２極性の第４のトランジスタと、ソース・ドレイン間の電流通路が第２の電圧の供給ノードと上記第３のトランジスタのソース・ドレイン間の電流通路の他端との間に接続され、ゲートが上記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードに接続された第２極性の第５のトランジスタと、ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記第４のトランジスタのソース・ドレイン間の電流通路の他端との間に接続され、ゲートが上記信号出力ノードに接続された第２極性の第６のトランジスタと、ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記信号出力ノードとの間に挿入され、ゲートが上記第５のトランジスタのゲートに接続された第２極性の第７のトランジスタと、ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードとの間に挿入され、ゲートが上記第６のトランジスタのゲートに接続された第２極性の第８のトランジスタとを具備している。
【０００９】
この発明の半導体集積回路装置は、ソース・ドレイン間の電流通路が第１の電圧の供給ノードと信号出力端子との間に接続された第１極性の第１の出力トランジスタと、ソース・ドレイン間の電流通路が第２の電圧の供給ノードと上記信号出力端子との間に接続された第２極性の第２の出力トランジスタと、レベル変換を行う第１の差動信号が入力され、上記第１の差動信号の振幅よりも大きい振幅を持つ第１の信号を上記第１の出力トランジスタのゲートに供給する第１の電圧レベル変換回路と、レベル変換を行う第２の差動信号が入力され、上記第２の差動信号の振幅よりも大きい振幅を持つ第２の信号を上記第２の出力トランジスタのゲートに供給する第２の電圧レベル変換回路とを具備し、上記第１及び第２の電圧レベル変換回路はそれぞれ、それぞれソース・ドレイン間の電流通路の一端が第１の電圧の供給ノードに接続され、レベル変換を行う差動信号のそれぞれがゲートに入力される第１極性の第１及び第２のトランジスタと、上記第１のトランジスタのソース・ドレイン間の電流通路の他端が接続され、レベル変換後の信号が出力される信号出力ノードと、ソース・ドレイン間の電流通路の一端及びゲートが上記信号出力ノードに接続された第２極性の第３のトランジスタと、ソース・ドレイン間の電流通路の一端及びゲートが上記第２のトランジスタのソース・ドレイン間の電流通路の他端に接続された第２極性の第４のトランジスタと、ソース・ドレイン間の電流通路が第２の電圧の供給ノードと上記第３のトランジスタのソース・ドレイン間の電流通路の他端との間に接続され、ゲートが上記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードに接続された第２極性の第５のトランジスタと、ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記第４のトランジスタのソース・ドレイン間の電流通路の他端との間に接続され、ゲートが上記信号出力ノードに接続された第２極性の第６のトランジスタと、ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記信号出力ノードとの間に挿入され、ゲートが上記第５のトランジスタのゲートに接続された第２極性の第７のトランジスタと、ソース・ドレイン間の電流通路が上記第２の電圧の供給ノードと上記第２及び第４のトランジスタのソース・ドレイン間の電流通路の共通接続ノードとの間に挿入され、ゲートが上記第６のトランジスタのゲートに接続された第２極性の第８のトランジスタとを有する。
【発明の効果】
【００１０】
この発明の電圧レベル変換回路及び半導体集積回路装置では、出力信号が高レベルから低レベルに変化する際の遷移期間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る電圧レベル変換回路の回路図である。レベル変換を行う入力信号Inが、第１の電源電圧VDD1で動作する第１のインバータ回路11に供給される。第１のインバータ回路11の出力信号は、同じく第１の電源電圧VDD1で動作する第２のインバータ回路12に供給される。すなわち、第１及び第２のインバータ回路11、12により、第１の振幅（GND〜VDD1）を持つ差動信号In、/Inが生成される。なお、入力信号InはGND〜VDD1の振幅を持つ。
【００１２】
接地電圧GND（0Ｖ）の供給ノードには、ＮＭＯＳトランジスタ13のソース・ドレイン間の電流通路の一端が接続されている。上記ＮＭＯＳトランジスタ13のソース・ドレイン間の電流通路の他端は信号Outの出力ノードに接続されている。上記ＮＭＯＳトランジスタ13のゲートには上記差動信号In、/Inの一方の信号Inが供給される。接地電圧GNDの供給ノードには、ＮＭＯＳトランジスタ14のソース・ドレイン間の電流通路の一端が接続されている。上記ＮＭＯＳトランジスタ14のゲートには上記差動信号In、/Inの他方の信号/Inが供給される。
【００１３】
上記出力ノードには、ＰＭＯＳトランジスタ15のソース・ドレイン間の電流通路の一端及びゲートが接続されている。また、上記ＮＭＯＳトランジスタ14のソース・ドレイン間の電流通路の他端にはＰＭＯＳトランジスタ16のソース・ドレイン間の電流通路の一端及びゲートが接続されている。
【００１４】
第２の電源電圧VDD2の供給ノードと上記ＰＭＯＳトランジスタ15のソース・ドレイン間の電流通路の他端との間には、ＰＭＯＳトランジスタ17のソース・ドレイン間の電流通路が接続されている。上記ＰＭＯＳトランジスタ17のゲートは、上記ＮＭＯＳトランジスタ14及びＰＭＯＳトランジスタ16のソース・ドレイン間の電流通路の共通接続ノードに接続されている。
【００１５】
第２の電源電圧VDD2の供給ノードと上記ＰＭＯＳトランジスタ16のソース・ドレイン間の電流通路の他端との間には、ＰＭＯＳトランジスタ18のソース・ドレイン間の電流通路が接続されている。上記ＰＭＯＳトランジスタ18のゲートは、上記出力ノードに接続されている。
【００１６】
第２の電源電圧VDD2の供給ノードと上記出力ノードとの間には、ＰＭＯＳトランジスタ19のソース・ドレイン間の電流通路が接続されている。このＰＭＯＳトランジスタ19のゲートは上記ＰＭＯＳトランジスタ17のゲートに接続されている。
【００１７】
第２の電源電圧VDD2の供給ノードと上記ＮＭＯＳトランジスタ14及びＰＭＯＳトランジスタ16のソース・ドレイン間の電流通路の共通接続ノードとの間には、ＰＭＯＳトランジスタ20のソース・ドレイン間の電流通路が接続されている。このＰＭＯＳトランジスタ20のゲートは上記ＰＭＯＳトランジスタ18のゲートに接続されている。
【００１８】
ここで、上記ＰＭＯＳトランジスタ19の相互コンダクタンス（Gm）はＮＭＯＳトランジスタ13の相互コンダクタンスよりも小さく設定されており、かつＰＭＯＳトランジスタ20の相互コンダクタンスはＮＭＯＳトランジスタ14の相互コンダクタンスよりも小さく設定されている。また、例えば、第１の電源電圧VDD1の値は0.9Ｖであり、第２の電源電圧VDD2の値は3.6Ｖであるとする。
【００１９】
次に、上記構成でなる電圧レベル変換回路の動作を説明する。まず、入力信号Inが高レベル（VDD1=0.9Ｖ）から低レベル（GND）に反転すると、第１のインバータ回路11の出力信号/Inが高レベル（VDD1=0.9Ｖ）、第２のインバータ回路12の出力信号Inが低レベル（GND）になる。このとき、ＮＭＯＳトランジスタ13がオフし、ＮＭＯＳトランジスタ14がオンする。
【００２０】
ＮＭＯＳトランジスタ14がオンすると、このＮＭＯＳトランジスタ14のソース・ドレイン間の電流通路の他端が接地レベルに放電され、このノードにゲートが接続されているＰＭＯＳトランジスタ17、19がオンする。
【００２１】
一方、それ以前では出力ノードの信号Outは低レベル（GND）になっているので、ＰＭＯＳトランジスタ15はオンしている。従って、出力ノードは２個のＰＭＯＳトランジスタ17、15を直列に介した経路と、ＰＭＯＳトランジスタ19の経路とによって高レベル（VDD2）に向かって急速に充電される。出力ノードが充電されているとき、VDD2と信号Outのレベルとの差がＰＭＯＳトランジスタ15の閾値電圧の絶対値分よりも小さくなると、ＰＭＯＳトランジスタ15はオン状態からオフ状態になり、出力ノードの充電は相互コンダクタンスが小さいＰＭＯＳトランジスタ19のみによって行われる。ＰＭＯＳトランジスタ15がオフ状態になったとき、信号Outは十分にVDD2に近いレベルまで充電されている。
【００２２】
次に、入力信号Inが低レベル（GND）から高レベル（VDD1）に反転すると、第１のインバータ回路11の出力信号/Inが低レベル（GND）、第２のインバータ回路12の出力信号Inが高レベル（VDD1）となる。このとき、ＮＭＯＳトランジスタ13がオンし、ＮＭＯＳトランジスタ14がオフする。ＮＭＯＳトランジスタ13がオンすることにより、出力ノードはこのＮＭＯＳトランジスタ13を介して低レベル（GND）に放電される。しかし、ＰＭＯＳトランジスタ19は依然としてオンしており、第２の電源電圧VDD2の供給ノードと接地電圧（GND）の供給ノードとの間には貫通電流が流れる。このとき、ＰＭＯＳトランジスタ19のオン電流は、信号Outを低レベルに低下させる際の妨げとなる。ところが、ＰＭＯＳトランジスタ19の相互コンダクタンスはＮＭＯＳトランジスタ13の相互コンダクタンスと比べて小さく、ＰＭＯＳトランジスタ19に流れる電流が十分に少ないので、信号Outは急速に接地レベルまで低下する。
【００２３】
一方、信号Outが低レベルになると、ＰＭＯＳトランジスタ20がオンし、ＰＭＯＳトランジスタ16とＮＭＯＳトランジスタ14の共通接続ノードの信号は低レベル（GND）から高レベル（VDD2）に向かって順次上昇する。そして、VDD2とこの共通接続ノードのレベルとの差がＰＭＯＳトランジスタ16または17の閾値電圧の絶対値分よりも小さくなると、ＰＭＯＳトランジスタ16及び17がオン状態からオフ状態になる。さらに、これと同時にＰＭＯＳトランジスタ19もオフ状態になり、第２の電源電圧VDD2の供給ノードから出力ノードへの充電が停止する。
【００２４】
図２は、上記実施形態及び先の特許文献１の図２（ｂ）に記載されている電圧レベル変換回路の入出力特性を比較して示している。この場合、入力信号Inは共通であり、出力信号Outは、上記実施形態のものは特性Ａで示し、従来のものは特性Ｂで示している。
【００２５】
ＮＭＯＳトランジスタ13がオンして出力ノードが接地レベルに放電され、信号Outが高レベルから低レベルに変化する際、上記実施形態の場合には、相互コンダクタンスが小さく、駆動力の弱いＰＭＯＳトランジスタ19による微小な電流により出力ノードが充電されるので、特性Ａで示すように、信号Outは急速にVDD2レベルからGNDレベルに低下できる。すなわち、出力信号Outが高レベルから低レベルに変化する際の遷移期間の短縮を図ることができる。
【００２６】
これに対し、先の特許文献１の図２（ｂ）に記載されている従来回路の場合には、出力ノードを放電するＮＭＯＳトランジスタがオンしているときに、このＮＭＯＳトランジスタと同等の強い駆動力を持つＰＭＯＳトランジスタによる大きな電流により出力ノードが充電されるので、特性Ｂで示すように、信号OutがVDD2レベルからGNDレベルに低下する際に極めて長い遷移期間を要する。
【００２７】
（第２の実施形態）
図３は、第２の実施形態に係る電圧レベル変換回路の回路図である。この実施形態の電圧レベル変換回路は、図１に示した第１の実施形態のものと比べ、ＰＭＯＳトランジスタ19、20に流れる電流をさらに小さくするために、ＰＭＯＳトランジスタ19、20に対して高抵抗素子としてのＰＭＯＳトランジスタ21、22のソース・ドレイン間の電流通路を直列に接続した点のみが異なり、その他の構成は図１と同様である。
【００２８】
なお、新たに追加されたＰＭＯＳトランジスタ21、22のオン抵抗値を十分に高くするために、それぞれのゲートに供給されるバイアス電圧ＶBIASの値は、第２の電源電圧VDD2からＰＭＯＳトランジスタ21、22の閾値電圧の絶対値ＶthPを差し引いた値以下、つまり、（VDD2−|ＶthP|）以下とすることが好ましい。
【００２９】
この実施形態の電圧レベル変換回路では、第１の実施形態のものと同様に、出力信号Outが高レベルから低レベルに変化する際の遷移期間の短縮を図ることができるという効果が得られると共に、入力される差動信号In、/Inの振幅がより小さくなってもレベル変換が可能となる。つまり、差動信号が低電圧化されても、動作範囲を広く確保できる。
【００３０】
（第３の実施形態）
図４は、第３の実施形態に係る電圧レベル変換回路の回路図である。この実施形態の電圧レベル変換回路は、図１に示した第１の実施形態のものと比べ、ＰＭＯＳトランジスタ19、20に流れる電流をさらに小さくするために、ＰＭＯＳトランジスタ19、20に対して高抵抗素子23、24を直列に接続した点のみが異なり、その他の構成は図１と同様である。
【００３１】
この実施形態の電圧レベル変換回路でも、第２の実施形態の場合と同様の効果を得ることができる。
【００３２】
（第４の実施形態）
図５は、第４の実施形態に係る電圧レベル変換回路の回路図である。この実施形態の電圧レベル変換回路は、図１に示した第１の実施形態のものと比べ、差動信号が供給される一対のＮＭＯＳトランジスタ13、14の駆動力を高めるために、ＮＭＯＳトランジスタ13、14に対して閾値電圧が低いＮＭＯＳトランジスタ13´、14´を用いるようにした点のみが異なり、その他の構成は図１と同様である。
【００３３】
この実施形態の電圧レベル変換回路では、第１の実施形態のものと同様の効果を得ることができる上に、差動信号が低電圧化されても、動作範囲を広く確保できるという効果を得ることができる。なお、ＭＯＳトランジスタの閾値電圧は、一般に、チャネル領域への不純物イオンの注入量の制御、ゲート絶縁膜の膜厚の調整、トランジスタの素子サイズの調整、等の手段により設定できる。
【００３４】
なお、この第４の実施形態に係る電圧レベル変換回路に対して、図３中に示したＰＭＯＳトランジスタ21、22、または図４中に示した高抵抗素子23、24を追加することで、ＰＭＯＳトランジスタ19、20に流れる電流の値をさらに小さくするように構成してもよい。
【００３５】
（第５の実施形態）
図６は、先に説明した第１、第２、第３、及び第４の各実施形態に係る電圧レベル変換回路を出力部に備えた第５の実施形態に係る半導体集積回路装置の回路図である。
【００３６】
出力部30は、ＰＭＯＳトランジスタからなる第１の出力トランジスタ31と、ＮＭＯＳトランジスタからなる第２の出力トランジスタ32と、レベル変換を行う第１の差動信号が入力される第１の電圧レベル変換回路33と、レベル変換を行う第２の差動信号が入力される第２の電圧レベル変換回路34と、第１の電圧レベル変換回路33の出力信号を反転して第１の出力トランジスタ31のゲートに供給するインバータ回路35と、第２の電圧レベル変換回路34の出力信号を反転して第２の出力トランジスタ32のゲートに供給するインバータ回路36とを含む。
【００３７】
第１の出力トランジスタ31のソース・ドレイン間の電流通路は、第２の電源電圧（VDD2）の供給ノードと外部出力端子37との間に接続され、第２の出力トランジスタ32のソース・ドレイン間の電流通路は、接地電圧（GND）の供給ノードと上記外部出力端子37との間に接続されている。なお、インバータ回路35、36は第２の電源電圧VDD2で動作する。
【００３８】
第１、第２の電圧レベル変換回路33、34は、前記第１、第２、第３、及び第４の実施形態のうちいずれか１つの実施形態に係る電圧レベル変換回路から第１、第２のインバータ回路11、12を除いた構成を有する。第１、第２の電圧レベル変換回路33、34も第２の電源電圧VDD2で動作する。
【００３９】
インバータ回路41、42、43、44、45、ＮＯＲゲート回路46、及びＮＡＮＤゲート回路47からなる制御回路48は、入力信号Ａ及びイネーブル信号ＥＮに応じて、上記第１、第２の電圧レベル変換回路33、34に供給する第１、第２の差動信号を生成する。この制御回路48内の各ゲート回路はそれぞれ第１の電源電圧VDD1（VDD1＜VDD2）で動作する。
【００４０】
図６に示す半導体集積回路装置は、入力信号Ａをレベル変換して出力する出力バッファを構成している。
【００４１】
いま、イネーブル信号ＥＮが高レベル（VDD1）のとき、入力信号ＡのレベルにかかわらずにＮＯＲゲート回路46の出力信号が低レベル（GND）、及びＮＡＮＤゲート回路47の出力信号が高レベル（VDD1）となり、第１の電圧レベル変換回路33に対する先の差動信号/In、Inに相当する信号が低レベル、高レベル、第２の電圧レベル変換回路34に対する先の差動信号/In、Inに相当する信号が高レベル、低レベルとなる。
【００４２】
このとき、第１の電圧レベル変換回路33の出力信号が低レベル（GND）、第２の電圧レベル変換回路34の出力信号が高レベル（VDD2）となる。先に説明したように、第１、第２の電圧レベル変換回路33、34の出力信号の高レベルの信号はVDD1レベルからVDD2レベルにレベル変換されている。さらに、インバータ回路35の出力信号が高レベル（VDD2）、インバータ回路36の出力信号が低レベル（GND）となり、第１、第２の出力トランジスタ31、32は共にオフ状態になる。すなわち、この場合、外部出力端子37は高インピーダンス状態になる。
【００４３】
イネーブル信号ＥＮが低レベル（GND）のときは、ＮＯＲゲート回路46及びＮＡＮＤゲート回路47の出力信号は入力信号Ａに応じたレベルとなり、入力信号Ａのレベルに応じた第１、第２の差動信号が第１、第２の電圧レベル変換回路33、34に供給される。例えば、入力信号Ａが低レベル（GND）のときは、ＮＯＲゲート回路46及びＮＡＮＤゲート回路47の出力信号が共に低レベル（GND）となり、第１、第２の電圧レベル変換回路33、34の出力信号も共に低レベル（GND）となる。このとき、第１の出力トランジスタ31がオフ状態、第２の出力トランジスタ32がオン状態になる。すなわち、この場合、外部出力端子37の信号Ｚは低レベル（GND）になる。
【００４４】
他方、イネーブル信号ＥＮが低レベル（GND）で、かつ入力信号Ａが高レベル（VDD1）のときは、ＮＯＲゲート回路46及びＡＮＤゲート回路47の出力信号が共に高レベル（VDD1）となり、第１、第２の電圧レベル変換回路33、34の出力信号も共に高レベル（VDD2）となる。このとき、第１の出力トランジスタ31がオン状態、第２の出力トランジスタ32がオフ状態になる。すなわち、この場合、外部出力端子37の信号Ｚは高レベル（VDD2）になる。
【００４５】
このような構成の半導体集積回路装置では、第１、第２の電圧レベル変換回路33、34の出力信号が高レベルから低レベルに遷移する際の遷移期間の短縮を図ることができるので、出力バッファとしての入出力信号間の遅延時間が短縮できる。
【００４６】
図７は、図６に示す実施形態及び先の特許文献１の図２（ｂ）に記載されている電圧レベル変換回路を用いた出力バッファの入出力特性を比較して示している。なお、横軸は第１の電源電圧VDD1（Ｖ）を示し、縦軸は出力バッファの遅延時間（Delay Time）（nS）を示している。遅延時間は、上記実施形態のものは特性Ａで示し、従来のものは特性Ｂで示している。
【００４７】
図７から明らかなように、第１の電源電圧VDD1（Ｖ）の値が0.9Ｖにされている場合でも従来に比べて遅延時間の短縮化が達成されているが、第１の電源電圧VDD1（Ｖ）の値が低下するのに伴って、遅延時間の短縮化の効果がより顕著となる。
【図面の簡単な説明】
【００４８】
【図１】第１の実施形態に係る電圧レベル変換回路の回路図。
【図２】第１の実施形態及び従来の電圧レベル変換回路の入出力特性を比較して示す特性図。
【図３】第２の実施形態に係る電圧レベル変換回路の回路図。
【図４】第３の実施形態に係る電圧レベル変換回路の回路図。
【図５】第４の実施形態に係る電圧レベル変換回路の回路図。
【図６】第５の実施形態に係る半導体集積回路装置の回路図。
【図７】図６に示す実施形態及び従来の電圧レベル変換回路を用いた出力バッファの入出力特性を比較して示す特性図。
【符号の説明】
【００４９】
13、14…ＮＭＯＳトランジスタ、15、16、17、18、19、20…ＰＭＯＳトランジスタ、21、22…ＰＭＯＳトランジスタ、23、24…高抵抗素子、31…第1の出力トランジスタ、32…第２の出力トランジスタ、33…第1のレベル変換回路、34…第２のレベル変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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