(57)【要約】  【課題】スタブ前後にリアクタンス素子を接続することによりスタブ長を短くする構成が高周波回路でも提案されているが、１００ＭＨｚでも共振可能なスタブ長は５ｃｍ程度と大きく、設置スペースが限定されるデジタル基板への適用には不十分で、共振するオープンスタブ自身からの不要輻射にも改善が必要であった。  【解決手段】それぞれの長さが実質上等しく互いに向き合い、リアクタンス素子７ｂ、８ｂで連結されたスタブ対９ａ、９ｂで、帯域阻止フィルタ６が形成されているオープンスタブを備え、そのオープンスタブの一端は、リアクタンス素子７ａ、８ａを介して信号線４ａに接続されている配線基板とした。【選択図】図１
2006129215.tif 000002
【特許請求の範囲】
【請求項１】
それぞれの長さが実質上等しく互いに向き合い、リアクタンス素子で連結されたスタブ対で、帯域阻止フィルタが形成されているオープンスタブを備え、
前記オープンスタブの一端は、リアクタンス素子を介して信号線に接続されている、配線基板。
【請求項２】
前記オープンスタブは、前記スタブ対を複数有しており、
前記複数のスタブ対のそれぞれは、リアクタンス素子を介して他のスタブ対と連結されて前記帯域阻止フィルタを形成している、請求項１に記載の配線基板。
【請求項３】
それぞれの前記リアクタンス素子は、キャパシタ素子および／またはインダクタ素子である、請求項１または２に記載の配線基板。
【請求項４】
前記複数のスタブ対は、つづら折れ形状に配置されている、請求項２に記載の配線基板。
【請求項５】
前記スタブ対の２つのスタブは、いずれも、その配線基板の同一表層面に形成されている、請求項１または２に記載の配線基板。
【請求項６】
前記スタブ対の２つのスタブは、いずれも、その基板の同一内層面に形成されている、請求項１または２に記載の配線基板。
【請求項７】
前記スタブ対の２つのスタブは、その基板の異なる表層面に、向い合うように形成されている、請求項１または２に記載の配線基板。
【請求項８】
請求項１乃至７のいずれかに記載の配線基板を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板および電子機器に関するものである。例えば、クロストーク等によりデジタル信号配線に狭帯域ノイズが混入する配線基板、およびその配線基板を備えた電子機器に関するものである。
【背景技術】
【０００２】
近年の電子機器は小型化、高機能化、デジタル化が進み、これらに伴って、電子機器から放射される電磁波が他の電子機器に影響を与える不要輻射ノイズも増加しており、これらの不要輻射ノイズを低減する対策設計が年々技術的に困難化してきている。
【０００３】
特に、ＴＶチューナのＲＦ入力信号に混入する各チャンネル帯域内のノイズや、クロック信号に混入する基本周波数の１０倍以内のノイズは、伝送信号を減衰させずにノイズだけを低減させる必要があり、減衰特性が広帯域である従来のＥＭＣ対策部品ではその対策が非常に困難であった。
【０００４】
これに対し、ＧＨｚ以上を扱う高周波回路では、１／４波長の長さの配線を信号配線に一端開放状態で接続するオープンスタブを用いた狭帯域の帯域阻止フィルタ（ＢＥＦ）が用いられているが、不要輻射の対象となる３０ＭＨｚ〜１ＧＨｚでは、スタブを構成する１／４波長が基板上で１．１ｍ〜３．４ｃｍと非常に大きく、他の配線の妨げとなるため、伝送信号を減衰させずにノイズだけを低減させるという課題への適用は困難であった（例えば、特許文献１参照）。
【０００５】
また、共振長さを短くする手法として、ダイポールアンテナの給電部にインダクタを挿入してアンテナ長さを短くする方法が提案されているが、ダイポールアンテナは１直線形状のため大きなスペースが必要となり、デジタル基板への適用は困難であった（例えば、特許文献２参照）。
【０００６】
さらに、この改善策として、スタブの前後にリアクタンス素子を接続することによりスタブ長を短くする構成が高周波回路でも提案されている（例えば、特許文献３参照）。
【０００７】
図９は、特許文献３で提案されている、スタブの前後にリアクタンス素子を接続し、阻止帯域を非対称化した帯域阻止フィルタの回路構成図である。
【０００８】
１０はフィルタの阻止帯域を調整するためのリアクタンス素子、１１はフィルタへの入出力電圧を表す抵抗素子、１２は帯域通過フィルタを形成して阻止帯域を複数化するためのショートスタブ、１３は中心となる阻止帯域を形成するためのオープンスタブを示す。
【０００９】
このような構成において、ショートスタブ１２で形成される帯域通過フィルタとオープンスタブ１３で形成される帯域阻止フィルタの特性を組み合わせることにより、複数の阻止帯域を有する帯域阻止フィルタを形成している。そして、リアクタンス素子１０の値を調整することにより、ショートスタブ１２とオープンスタブ１３の共振周波数を変更し、全体としての帯域阻止フィルタの周波数特性を変更できる構成となっている。
【特許文献１】特開２００４−１３９００号公報
【特許文献２】特開平９−３６６３０号公報
【特許文献３】特開平１０−７５１０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献３に提案されるこの方法においても、不要輻射で問題となる１００ＭＨｚ付近に対応するスタブ長は５ｃｍ程度と大きく、リアクタンス素子の値による阻止帯域の調整範囲も狭いため、設置スペースが限定されるデジタル基板への適用には不十分であった。また、共振するオープンスタブ自身からの不要輻射にも配慮がされていないという課題があった。
【００１１】
本発明は、上述した従来の課題を解決するもので、不要輻射の対象となる３０ＭＨｚ〜１ＧＨｚの周波数帯における狭帯域の帯域阻止フィルタを基板上に構成できる、配線基板および電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、第１の本発明は、
それぞれの長さが実質上等しく互いに向き合い、リアクタンス素子で連結されたスタブ対で、帯域阻止フィルタが形成されているオープンスタブを備え、
前記オープンスタブの一端は、リアクタンス素子を介して信号線に接続されている、配線基板である。
【００１３】
第２の本発明は、
前記オープンスタブは、前記スタブ対を複数有しており、
前記複数のスタブ対のそれぞれは、リアクタンス素子を介して他のスタブ対と連結されて前記帯域阻止フィルタを形成している、第１の本発明の配線基板である。
【００１４】
第３の本発明は、
それぞれの前記リアクタンス素子は、キャパシタ素子および／またはインダクタ素子である、第１または第２の本発明の配線基板である。
【００１５】
第４の本発明は、
前記複数のスタブ対は、つづら折れ形状に配置されている、第２の本発明の配線基板である。
【００１６】
第５の本発明は、
前記スタブ対の２つのスタブは、いずれも、その配線基板の同一表層面に形成されている、第１または第２の本発明の配線基板である。
【００１７】
第６の本発明は、
前記スタブ対の２つのスタブは、いずれも、その基板の同一内層面に形成されている、第１または第２の本発明の配線基板である。
【００１８】
第７の本発明は、
前記スタブ対の２つのスタブは、その基板の異なる表層面に、向い合うように形成されている、第１または第２の本発明の配線基板である。
【００１９】
第８の本発明は、
第１乃至第７のいずれかの本発明の配線基板を備えた電子機器である。
【発明の効果】
【００２０】
本発明により、不要輻射の対象となる３０ＭＨｚ〜１ＧＨｚの周波数帯における狭帯域の帯域阻止フィルタを基板上に構成できる、配線基板および電子機器を提供できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１のデジタル基板に実装されたＩＣ間のクロック信号配線を示す接続図である。
【００２３】
１は信号を送る側の送信側ＩＣ、２は信号を受ける側の受信側ＩＣ、１ａおよび１ｂはＩＣ１内に形成された第一および第二のクロック発生部、３ａおよび３ｂはクロック発生部１ａおよび１ｂで発生したクロック信号、４ａおよび４ｂはクロック信号３ａおよび３ｂを他のＩＣへ伝送するクロック配線、５はクロック配線４ａに挿入されたダンピング抵抗、６はクロック配線４ａに接続されたつづら折れ形状の帯域阻止フィルタである。
【００２４】
７ａおよび７ｂは帯域阻止フィルタ６を構成するキャパシタ素子、８ａおよび８ｂは帯域阻止フィルタ６を構成するインダクタ素子、９ａおよび９ｂは帯域阻止フィルタ６を構成する、長さが等しく基板上の同一面に隣り合わせに配置された１対の分割スタブを示す。なお、説明の簡素化のためＩＣ１、ＩＣ２に接続される他の配線、およびクロック配線４ｂが接続するＩＣは省略している。
【００２５】
なお、分割スタブ９ａおよび９ｂが、本発明のスタブ対の一例である。また、キャパシタ素子７ａとインダクタ素子８ａの組み合わせ、および、キャパシタ素子７ｂとインダクタ素子８ｂの組み合わせは、いずれも、本発明のリアクタンス素子の一例である。また、帯域阻止フィルタ６が接続されるクロック配線４ａが、本発明の信号線の一例である。
【００２６】
図２（ａ）は、周波数４３ＭＨｚで３．３Ｖのクロック信号を発生するＩＣ１のクロック発生部１ａの信号波形を示しており、図２（ｂ）は、その周波数スペクトラムを示している。
【００２７】
図３（ａ）は、周波数１３３ＭＨｚで３．３Ｖのクロック信号を発生するＩＣ１のクロック発生部１ｂの信号波形を示しており、図３（ｂ）は、その周波数スペクトラムを示している。
【００２８】
図４は、クロック配線４ａに流れるクロック信号３ａの周波数スペクトラムを示している。クロック信号３ａには、ＩＣ１内部でのクロストークによりクロック信号３ｂが重畳し、図４の点線で示すようなクロック信号３ｂのスペクトラム成分が混入するため、信号波形劣化と不要輻射の要因となっている。クロック信号３ａの波形を構成する高調波は、最低でも６倍波程度までは必要であるため、クロック信号３ｂのスペクトラム成分だけを除去するためには、阻止帯域が４３ＭＨｚよりも狭い狭帯域の帯域阻止フィルタが必要となる。
【００２９】
図１の様に構成された本実施の形態１の配線基板上のＩＣ間のクロック信号配線４ａに対して、帯域阻止フィルタ６は、キャパシタ素子７ａ、７ｂおよびインダクタ素子８ａ、８ｂのリアクタンス成分が直列に加わるため、阻止帯域の中心周波数を分割スタブ９ａ、９ｂの合計長が１／４波長となる周波数よりも低くすることが出来る。
【００３０】
図５は、図１の本実施の形態１の配線基板における帯域阻止フィルタ６の通過特性のシミュレーション結果を示している。図５（ｂ）は、キャパシタおよびインダクタの値の組み合わせと阻止帯域の中心周波数との関係を示しており、図５（ａ）は、これらのキャパシタとインダクタの値の組み合わせに対する減衰量を示している。
【００３１】
図５（ａ）より、キャパシタ素子７ａ、７ｂおよびインダクタ素子８ａ、８ｂの値を選ぶことにより、分割スタブ９ａ、９ｂの長さをそれぞれ２０ｍｍに固定したままで、阻止帯域の中心周波数が２００ＭＨｚ以下では、その阻止帯域幅を数ＭＨｚ〜３０ＭＨｚ程度にすることができる。つまり、不要輻射の対象となる３０ＭＨｚ〜１ＧＨｚの範囲で阻止帯域の中心周波数が調整可能で、図４で問題となる１３０ＭＨｚ付近において阻止帯域幅が４３ＭＨｚ以下の帯域阻止フィルタを構成することが可能となる。
【００３２】
このように、本実施の形態１の帯域阻止フィルタ６では、キャパシタおよびインダクタの値を調整することにより、広い周波数範囲で阻止帯域の中心周波数を変更できる。
【００３３】
図６に、本実施の形態１の他の構成のデジタル基板に実装されたＩＣ間のクロック信号配線の接続図を示す。図１の構成とは、帯域阻止フィルタの構成が異なる。
【００３４】
図１の構成では、１対の分割スタブ９ａ、９ｂで構成されるオープンスタブにより帯域阻止フィルタ６を形成していたが、図６の構成では、３つの分割スタブ対を結合させたオープンスタブにより帯域阻止フィルタ１６を形成している。
【００３５】
帯域阻止フィルタ１６は、１９ａ〜１９ｆの分割スタブ、１７ａ〜１７ｆのキャパシタ素子、１８ａ〜１８ｆのインダクタ素子で構成されている。帯域阻止フィルタ１６は、図１に示す帯域阻止フィルタ６を３つ結合させた形状であり、図６に示すようにつづら折れ形状をしている。
【００３６】
図６の帯域阻止フィルタ１６の場合も、図１の帯域阻止フィルタ６と同様に、キャパシタおよびインダクタの値を調整することにより、広い周波数範囲で阻止帯域の中心周波数を変更できるが、図１の場合に比べて減衰量が最大となる周波数が低くなる。つまり、図１の構成の場合には、図５（ａ）に示すように５００ＭＨｚにおいて減衰量が最大となっているが、図６の構成の場合には、この減衰量が最大となる周波数が５００ＭＨｚよりも低い周波数となる。
【００３７】
また、帯域阻止フィルタ１６を構成する分割スタブ１９ａ〜１９ｆとキャパシタ素子１７ａ〜１７ｆおよびインダクタ素子１８ａ〜１８ｆはつづら折れ形状となっているため、基板上に形成される最大辺が小さくなり、帯域阻止フィルタ１６を基板上に形成し易くなる。
【００３８】
また、さらに帯域阻止フィルタ１６を構成する対になっている分割スタブ１９ａ、１９ｂは基板の同一面上で隣り合わせに配置されているため、分割スタブ１９ａ、１９ｂから放射される不要輻射ノイズが互いに打ち消されて低減されるという利点がある。同様に、それぞれ対になっている分割スタブ１９ｃと１９ｄ、１９ｅ１９ｆについても、同一面上で隣り合わせに配置されているため、それぞれ、互いの不要輻射ノイズが打ち消される。
【００３９】
図１及び図６に示すように、オープンスタブを、１対の長さが等しい１以上の対のスタブとキャパシタ素子およびインダクタ素子とでつづら折れ形状に接続させたことにより、基板上に形成し易い小型の帯域阻止フィルタ（ＢＥＦ）を構成でき、信号配線に混入した狭帯域ノイズを除去できる。また、対となるスタブ同士をそれぞれ隣り合わせることで、スタブ自身からの不要輻射も低減させることが可能となる。
【００４０】
なお、本実施の形態１では、リアクタンス素子としてキャパシタ素子とインダクタ素子の組み合わせを用いたが、リアクタンス成分を有していればよいので、キャパシタ素子またはインダクタ素子の一方のみの構成であってもよい。例えば、図１において、キャパシタ素子７ａ、７ｂが無くインダクタ素子８ａ、８ｂのみの構成であってもよいし、インダクタ素子８ａ、８ｂが無くキャパシタ素子７ａ、７ｂのみの構成であってもよい。また、キャパシタ素子７ａ、インダクタ素子８ｂが無く、キャパシタ素子７ｂ、インダクタ素子８ａのみの構成であってもよい。
【００４１】
（実施の形態２）
次に、本発明の実施の形態２の帯域阻止フィルタについて説明する。
【００４２】
図７は、本実施の形態２の帯域阻止フィルタの基板上におけるスタブの配置例を示す模式図である。図１に示す帯域阻止フィルタ６の各構成要素の、基板上における配置を示している。なお、図１と同じ構成要素については、同じ符号を用いている。
【００４３】
帯域阻止フィルタ６が形成されている基板は、多層基板であり、クロック配線４ａは、この多層基板の表面に形成されており、キャパシタ素子７ａ、７ｂ、インダクタ素子８ａ、８ｂは、この多層基板の表面に実装されている。そして、長さが等しい１対の分割スタブ９ａ、９ｂは、この多層基板の同一の内層面に隣り合わせに形成されている。そして、分割スタブ９ａとインダクタ素子８ａおよびキャパシタ素子７ｂ、分割スタブ９ｂとインダクタ素子８ｂは、それぞれビアホール２３によって電気的に接続されている。
【００４４】
図７に示すように、１対の長さが等しい対の分割スタブ９ａ、９ｂを、多層基板の内層に形成させることにより、誘電体による波長短縮効果を大きくできるので、帯域阻止フィルタ６をさらに小型化することが出来る。
【００４５】
なお、図７では、クロック配線４ａが、多層基板の表面に形成されることとしたが、内層面に形成されていてもよい。例えば、分割スタブ９ａ、９ｂと同一の内層面に形成されていてもよい。
【００４６】
図８は、本実施の形態２の帯域阻止フィルタの基板上におけるスタブの他の配置例を示す模式図である。図１に示す帯域阻止フィルタ６の各構成要素の、基板上における配置を示している。なお、図１と同じ構成要素については、同じ符号を用いている。
【００４７】
帯域阻止フィルタ６が形成されている基板は、両面基板であり、クロック配線４ａおよび分割スタブ９ａは、この両面基板の表面に形成されており、分割スタブ９ｂは、この両面基板の裏面に分割スタブ９ａと向かい合わせになるように形成されている。また、キャパシタ素子７ａ、７ｂ、インダクタ素子８ａは、この両面基板の表面に実装されており、インダクタ素子８ｂは、裏面に実装されている。そして、表面に実装されたキャパシタ素子７ｂと裏面に実装されたインダクタ素子８ｂは、ビアホール２３によって電気的に接続されている。
【００４８】
図８に示すように、１対の長さが等しい対の分割スタブ９ａ、９ｂを、両面基板の異なる面に形成させることにより、基板上の占有面積を半分にして帯域阻止フィルタ６をさらに小型化することが出来る。
【００４９】
なお、図８では、分割スタブ９ａ、９ｂを、両面基板の表面と裏面に形成させることとしたが、これらを多層基板の内層面に形成されるようにしてもよい。分割スタブ９ａと９ｂが、異なる表層面に隣り合うように形成されていれば、同様の効果が得られる。
【００５０】
以上に説明したように、本発明の配線基板は、１対の長さが等しく互いに隣り合う複数対のスタブ間にキャパシタ素子およびインダクタ素子を接続し、つづら折れ形状としたオープンスタブを有する帯域阻止フィルタを信号配線に接続したものである。
【００５１】
スタブ長を大幅に短くして基板上に構成させるためには、スタブとリアクタンス素子で構成する回路の共振周波数を大きく変更する必要がある。したがって、複数の短いスタブとリアクタンス素子の組み合わせが、小型化と周波数調整の両面で最も有効であると言える。本発明の配線基板は、この複数の短いスタブとリアクタンス素子の組み合わせの構成を実現するものである。
【００５２】
本発明の帯域阻止フィルタに用いたノイズ除去構造により、不要輻射の対象となる３０ＭＨｚ〜１ＧＨｚの周波数帯に対する、基板上で実装可能な長さのオープンスタブを用いた狭帯域の帯域阻止フィルタを構成させることができる。したがって、ＴＶチューナのＲＦ入力信号に混入する各チャンネル帯域内のノイズや、クロック信号に混入する基本周波数の１０倍以内のノイズを、伝送信号を減衰させずに低減させることができる。
【００５３】
また、各実施の形態の配線基板を備えることにより、不要輻射の対象となる３０ＭＨｚ〜１ＧＨｚの周波数帯における狭帯域のノイズを低減できる電子機器を提供することができる。
【産業上の利用可能性】
【００５４】
従来の低減方法では困難であった基板上に形成し易い小型の帯域阻止フィルタ（ＢＥＦ）を構成することが可能となり、信号配線に混入した狭帯域ノイズを除去するだけでなく、スタブ自身からの不要輻射も低減することが可能となるため、ＴＶチューナのＲＦ入力信号に混入する各チャンネル帯域内のノイズや、クロック信号に混入する基本周波数の１０倍以内のノイズ低減に応用できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１のデジタル基板の信号配線の接続図
【図２】（ａ）本発明の実施の形態１のＩＣ１のクロック発生部１ａで発生するクロック信号の信号波形を示す図、（ｂ）本発明の実施の形態１のＩＣ１のクロック発生部１ａで発生するクロック信号のスペクトラムを示す図
【図３】（ａ）本発明の実施の形態１のＩＣ１のクロック発生部１ｂで発生するクロック信号の信号波形を示す図、（ｂ）本発明の実施の形態１のＩＣ１のクロック発生部１ｂで発生するクロック信号のスペクトラムを示す図
【図４】本発明の実施の形態１のクロック配線４ａに流れる信号とノイズのスペクトラムを示す図
【図５】（ａ）本発明の実施の形態１の帯域阻止フィルタ特性のシミュレーションによる減衰量を示す図、（ｂ）本発明の実施の形態１の帯域阻止フィルタ特性のシミュレーションにおけるキャパシタとインダクタの値の組み合わせと阻止帯域の中心周波数との関係を示す図
【図６】本発明の実施の形態１の他の構成の帯域素子フィルタを備えたデジタル基板の信号配線の接続図
【図７】本発明の実施の形態２の帯域阻止フィルタの基板上におけるスタブの配置例を示す模式図
【図８】本発明の実施の形態２の帯域阻止フィルタの基板上におけるスタブの他の配置例を示す模式図
【図９】従来のスタブ長を短くした構成の帯域阻止フィルタの回路構成図
【符号の説明】
【００５６】
１  送信側ＩＣ
１ａ、１ｂ  送信側ＩＣのクロック発生部
２  受信側ＩＣ
３ａ、３ｂ  クロック信号
４ａ、４ｂ  クロック配線
５  ダンピング抵抗
６  帯域阻止フィルタ
７ａ、７ｂ  キャパシタ素子
８ａ、８ｂ  インダクタ素子
９ａ、９ｂ  分割スタブ
１０  リアクタンス素子
１１  抵抗
１２  ショートスタブ
１３  オープンスタブ
２３  ビアホール
【図１】
2006129215.tif 000003
【図２】
2006129215.tif 000004
【図３】
2006129215.tif 000005
【図４】
2006129215.tif 000006
【図５】
2006129215.tif 000007
【図６】
2006129215.tif 000008
【図７】
2006129215.tif 000009
【図８】
2006129215.tif 000010
【図９】
2006129215.tif 000011