(57)【要約】【課題】  テスト用に追加されたトランジスタの状態も含めてテストを容易に行うことができるデコーダ回路を提供する。【解決手段】  デコーダ２１を、通常のデコーダとしての機能をなすためのトランジスタ１〜４，５〜８の内、直列に接続されるトランジスタ５〜８側にテスト用トランジスタ２２を挿入し、このトランジスタ２２を含むトランジスタ群に対してテスト用トランジスタ１１を並列に接続する。そして、２つのテスト用トランジスタ２２，１１のＯＮ，ＯＦＦ状態の組み合わせによりトランジスタ１〜４のオープン不良を検出すると共に、トランジスタ１１のオープン，ショート不良、トランジスタ２２のショート不良も検出可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源とデコード信号出力線との間に直列又は並列に接続される複数の第１トランジスタと、この第１トランジスタと相補的なトランジスタであり、前記デコード信号出力線とグランドとの間に並列又は直列に接続される、前記第１トランジスタと同数の第２トランジスタとで構成されるデコーダ回路において、
前記第１，第２トランジスタの内、直列に接続されるトランジスタ側に挿入される第１テスト用トランジスタと、
この第１テスト用トランジスタを含むトランジスタ群に並列接続される第２テスト用トランジスタとを備えて構成されることを特徴とするデコーダ回路。
【請求項２】
電源とデコード信号出力線との間に直列又は並列に接続される複数の第１トランジスタと、この第１トランジスタと相補的なトランジスタであり、前記デコード信号出力線とグランドとの間に並列又は直列に接続される、前記第１トランジスタと同数の第２トランジスタとで構成されるデコーダ回路において、
前記第１，第２トランジスタの内、直列に接続されるトランジスタ側に挿入されるテスト用トランジスタと、
このテスト用トランジスタを含むトランジスタ群に並列接続されるテスト用抵抗素子とを備えて構成されることを特徴とするデコーダ回路。
【請求項３】
前記デコード信号出力線とグランド又は電源との間に、テスト用トランジスタとテスト用抵抗素子との直列回路を接続したことを特徴とする請求項２記載のデコーダ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源とデコード信号出力線との間に直列接続される複数の第１トランジスタと、前記デコード信号出力線とグランドとの間に並列接続される複数の第２トランジスタとで構成されるデコーダ回路に関する。
【背景技術】
【０００２】
ＲＯＭなどのメモリに内蔵されており、外部より与えられたアドレスに応じてメモリセルを選択するためにデコード信号を出力するデコーダ回路は、配線などにオープン不良が存在すると、異なるアドレスで同じメモリセルが選択されてしまう多重選択という不具合が発生する。この多重選択を検出するためのテストを行う場合、不具合によってビット線やワード線がハイインピーダンス状態になると、読み出しデータ値等がその前に実行されたサイクルの結果に依存することなどから、単純なデータの読み出しでは検出できない。そのため、不良の発生パターンを考慮したアドレス，データの組み合わせよりなるテストパターンを作成し、メモリセルの読み出しを行なってテストする必要がある
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクＲＯＭ等では、各ＲＯＭの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。
【０００３】
このような問題を解決する従来技術の１つとして、特許文献１に開示されている技術がある。この技術は、図４（ａ）に示すように、４つのｎチャネル型ＭＯＳトランジスタ１〜４と４つのｐチャネル型ＭＯＳトランジスタ５〜８との組み合わせによりデコーダ９として構成される４入力ＮＯＲゲートに対し、電源Ｖccとデコード信号出力線１０（Ｏｉ，ｉ＝１〜１６）との間にテスト用のｐチャネル型ＭＯＳトランジスタ１１（高オン抵抗）を接続し、トランジスタ１１のゲートにテスト用の信号を与えることでデコーダ９のテストを行うようにしたものである。
即ち、テスト用のトランジスタ１１をオンにした場合、４ビットの入力アドレスＡ０〜Ａ３，若しくはその反転信号が全てハイレベルであり４つのトランジスタ１〜４が全てオフであればデコード信号出力線はハイレベルとなり、それらの内何れか１つがオンすればデコード信号出力線のレベルはロウになるはずである。従って、上記のレベル変化が生じ無かった場合は、トランジスタのオープン故障を検出することができる（図４（ｂ）参照）。
【特許文献１】特開平６−１８６２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示されている技術では、テスト用のトランジスタ１１自体が正常に接続されていなかったり、正常に動作していない場合にも正常品と同一の出力結果が得られてしまうため、デコーダ９の不具合が確実に検出できない場合がある。そして、事前にトランジスタ１１が正常に接続されているか否かを検証する手段もない。
本発明は上記事情に鑑みてなされたものであり、その目的は、テスト用に追加されたトランジスタの状態も含めてテストを容易に行うことができるデコーダ回路を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載のデコーダ回路によれば、通常のデコーダとしての機能をなすための第１，第２トランジスタの内、直列に接続されるトランジスタ側に第１テスト用トランジスタを挿入し、この第１テスト用トランジスタを含むトランジスタ群に第２テスト用トランジスタを並列に接続する。上記構成において、第２テスト用トランジスタは、特許文献１におけるテスト用トランジスタに対応しており、第１テスト用トランジスタを追加することで、これら２つのテスト用トランジスタのＯＮ，ＯＦＦ状態を組合わせて以下のようにテストを行うことができる。
【０００６】
（１）第１，第２テスト用トランジスタＯＮ，ＯＦＦ
→第１テスト用トランジスタ：オープン不良検出
これは、デコーダ回路に通常のデコーダ動作をさせる場合と同様の設定でもあるが、第１テスト用トランジスタがＯＮ状態になっていれば、第１テスト用トランジスタを含むトランジスタ群が全てＯＮになる入力信号を与えた場合に、デコード信号出力線は、前記トランジスタ群の他端側に接続されている電源又はグランドの何れかのレベルに変化する。しかし、第１テスト用トランジスタがオープン不良であれば、デコード信号出力線のレベルは全く変化しない。従って、上記オープン不良の検出が可能である。
【０００７】
（２）第１，第２テスト用トランジスタＯＦＦ，ＯＮ
→（ａ）第２テスト用トランジスタ：オープン不良検出
→（ｂ）並列接続側トランジスタ群：オープン不良検出
（ａ）即ち、第２テスト用トランジスタがＯＮ状態になっていれば、並列接続側トランジスタ群が全てＯＦＦ状態の場合に、デコード信号出力線は第２テスト用トランジスタの他端側に接続されている電源又はグランドの何れかのレベルになるはずである。従って、その場合に第２テスト用トランジスタがＯＮしていなければ、デコード信号出力線のレベルは、その前に並列接続側トランジスタ群の何れか１つがＯＮした場合のレベルが保持されるので、第２テスト用トランジスタのオープン不良が検出される。
（ｂ）そして、第２テスト用トランジスタが正常である場合に、並列接続側トランジスタ群の何れか１つがＯＮ状態になれば、デコード信号出力線のレベルはグランド又は電源の何れかのレベルに変化する。従って、何れか１つがＯＮ状態になる入力信号を与えてもデコード信号出力線のレベルが変化しない場合には、そのトランジスタがオープン不良であることが検出される。尚、並列接続側トランジスタ群の何れか１つがＯＮ状態になった場合に電源−グランド間に短絡電流が流れることを防止するため、第２テスト用トランジスタは高いＯＮ抵抗を有することが必要となる。
【０００８】
（３）第１，第２テスト用トランジスタＯＦＦ，ＯＦＦ
→第１，第２テスト用トランジスタ：ショート不良検出
この場合、２つのテスト用トランジスタが双方ともＯＦＦであるから、並列接続側トランジスタ群が全てＯＦＦ状態の場合、デコード信号出力線はハイインピーダンスとなり、上記と同様にそれらの何れか１つがＯＮした場合のレベルが保持されるはずである。従って、並列接続側トランジスタ群が全てＯＦＦ状態の場合に、デコード信号出力線が上記レベルと逆のレベルになっていれば、第１，第２テスト用トランジスタの少なくとも一方がショート不良であることが検出される。
以上のように、第１，第２テスト用トランジスタのＯＮ，ＯＦＦ状態の組み合わせによって、通常のデコーダ機能をなすために動作する並列接続側トランジスタ群のオープン不良検出と共に、第１，第２テスト用トランジスタのオープン、ショート不良も検出することが可能となる。
【０００９】
請求項２記載のデコーダ回路によれば、通常のデコーダとしての機能をなすための第１，第２トランジスタの内、直列に接続されるトランジスタ側に第１テスト用トランジスタを挿入し、この第１テスト用トランジスタを含むトランジスタ群にテスト用抵抗素子を並列に接続する。すると、第１テスト用トランジスタをＯＦＦ状態に設定することで以下のようにテストを行うことができる。
【００１０】
（ａ）テスト用抵抗素子        ：オープン不良検出
（ｂ）並列接続側トランジスタ群：オープン不良検出
（ａ）即ち、テスト用抵抗素子が正常に接続されていれば、並列接続側トランジスタ群が全てＯＦＦ状態の場合に、デコード信号出力線はテスト用抵抗素子の他端側に接続されている電源又はグランドの何れかのレベルになるはずである。従って、その場合にテスト用抵抗素子がオープン状態になっていると、デコード信号出力線はハイインピーダンスとなり、そのレベルはそれ以前に並列接続側トランジスタ群の何れか１つがＯＮした場合のレベルが保持されるので、テスト用抵抗素子のオープン不良が検出される。
（ｂ）そして、テスト用抵抗素子が正常に接続されている場合に、並列接続側トランジスタ群の何れか１つがＯＮ状態になれば、デコード信号出力線のレベルはグランド又は電源の何れかのレベルに変化する。従って、何れか１つがＯＮ状態になる入力信号を与えてもデコード信号出力線のレベルが変化しない場合には、そのトランジスタがオープン不良であることが検出される。
以上のように、テスト用トランジスタをＯＦＦ状態にすることで、通常のデコーダとしての機能をなすために動作する並列接続側トランジスタ群のオープン不良検出と共に、テスト用抵抗素子のオープン不良も検出することが可能となる。
【００１１】
請求項３記載のデコーダ回路によれば、デコード信号出力線とグランド又は電源との間に、テスト用トランジスタとテスト用抵抗素子との直列回路を接続する（これらを、第２テスト用トランジスタ，第２テスト用抵抗素子と称する）。この場合、追加した第２テスト用トランジスタのＯＮ，ＯＦＦ状態を、請求項２におけるテスト用トランジスタ（第１テスト用トランジスタと称する）のＯＮ，ＯＦＦ状態と組み合わせることで、以下のようにテストを行うことができる。
（１）第１，第２テスト用トランジスタＯＦＦ，ＯＮ
→第１テスト用トランジスタ：ショート不良検出
この場合、第１テスト用トランジスタがＯＦＦであれば、デコード信号出力線の電位は、請求項２におけるテスト用抵抗素子（第１テスト用抵抗素子と称する）と第２テスト用抵抗素子とで分圧された電位となる筈だが、第１テスト用トランジスタにショート不良が発生していると、デコード信号出力線の電位は、電源又はグランドの何れかのレベルとなるので、ショート不良を検出することができる。
【００１２】
（２）第１，第２テスト用トランジスタＯＮ，ＯＮ
→第１テスト用トランジスタ：オープン不良検出
この場合、第１テスト用トランジスタがＯＮであれば、（１）とは逆に、デコード信号出力線の電位は、電源又はグランドの何れかのレベルとなる筈だが、第１テスト用トランジスタにオープン不良が発生していると、デコード信号出力線の電位は、第１テスト用抵抗素子と第２テスト用抵抗素子とで分圧された電位となるので、オープン不良を検出することができる。従って、第２テスト用の抵抗素子及びトランジスタを追加することで、第１テスト用トランジスタのショート不良及びオープン不良を検出することができる。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
以下、本発明をＮＯＲ型のデコーダ回路に適用した場合の第１実施例について図１を参照して説明する。尚、図４と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例のデコーダ（デコーダ回路）２１は、図４（ａ）に示すデコーダ９において、トランジスタ８とデコード信号出力線１０との間にもう１つのテスト用ｐチャネル型ＭＯＳトランジスタ２２（第１テスト用トランジスタ）を挿入したものである。その他の構成は、図４（ａ）に示すものと同様である。
【００１４】
次に、本実施例の作用について説明する。上記トランジスタ２２とトランジスタ１１（第２テスト用トランジスタ）とのＯＮ，ＯＦＦ状態を設定することで以下のようにテストを行うことができる。尚、前者のゲート信号をＴ２，後者のゲート信号をＴ１とする。
（１）トランジスタ２２：ＯＮ，トランジスタ１１：ＯＦＦ（Ｔ２：Ｌ，Ｔ１：Ｈ）
→トランジスタ２２：オープン不良検出
これは、デコーダ２１に通常のデコーダ動作をさせる場合と同様の設定であるが、トランジスタ２２がＯＮ状態になっていれば、当該トランジスタ２２及びトランジスタ５〜８（第１トランジスタ）を含むトランジスタ群が全てＯＮになる入力信号を与えた場合に、デコード信号出力線１０は、前記トランジスタ群の他端側に接続されている電源Ｖccのレベル（ハイ）に変化する。しかし、トランジスタ２２がオープン不良であれば、デコード信号出力線１０のレベルは全く変化しないので、トランジスタ２２のオープン不良を検出することができる。
【００１５】
（２）トランジスタ２２：ＯＦＦ，トランジスタ１１：ＯＮ（Ｔ２：Ｈ，Ｔ１：Ｌ）
→（ａ）トランジスタ１１：オープン不良検出
→（ｂ）トランジスタ１〜４：オープン不良検出
（ａ）即ち、トランジスタ１１がＯＮ状態になっていれば、並列接続側のトランジスタ群であるトランジスタ１〜４（第２トランジスタ）が全てＯＦＦ状態の場合に、デコード信号出力線１０はトランジスタ１１のソース側に接続されている電源Ｖccレベルになるはずである。即ち、図１（ｂ）のタイミングチャートに示すように、Ａ０〜Ａ３を全てロウレベルにした場合に対応する。
この時、トランジスタ１１にオープン不良が生じていると、デコード信号出力線１０のレベルは、その前にトランジスタ１〜４を全てＯＮさせた場合のグランドレベルが保持されることになり、トランジスタ１１のオープン不良が検出される（図１（ｂ）のタイミングチャートに破線で示す）。
（ｂ）そして、トランジスタ１１が正常である場合に、トランジスタ１〜４の何れか１つがＯＮ状態になれば、デコード信号出力線１０のレベルはグランドレベルに変化する。従って、何れか１つがＯＮ状態になる入力信号を与えてもデコード信号出力線１０のレベルが変化しない場合には、そのトランジスタがオープン不良であることが検出される。
【００１６】
（３）トランジスタ２２，１１：ＯＦＦ（Ｔ２：Ｈ，Ｔ１：Ｈ）
→トランジスタ２２，１１：ショート不良検出
この場合、２つのテスト用トランジスタ２２，１１が双方ともＯＦＦであるから、トランジスタ１〜４が全てＯＦＦ状態の場合、デコード信号出力線１０はハイインピーダンスとなるから、上記と同様にそれらの何れか１つがＯＮした場合のグランドレベルが保持されるはずである。従って、トランジスタ１〜４が全てＯＦＦ状態の場合に、デコード信号出力線１０が上記レベルと逆のレベルになっていれば、トランジスタ２２，１１の少なくとも一方がショート不良であることが検出される。
【００１７】
以上のように本実施例によれば、デコーダ２１を、通常のデコーダとしての機能をなすためのトランジスタ１〜４，５〜８の内、直列に接続されるトランジスタ５〜８側にトランジスタ２２を挿入し、このトランジスタ２２を含むトランジスタ群に対してトランジスタ１１を並列に接続したので、トランジスタ２２，１１のＯＮ，ＯＦＦ状態の組み合わせによって、トランジスタ１〜４のオープン不良を検出すると共に、トランジスタ１１のオープン、ショート不良、加えてトランジスタ２２のショート不良も検出することが可能となる。
【００１８】
（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のデコーダ２３は、第１実施例におけるデコーダ２１のトランジスタ１１を、テスト用抵抗素子２４に置き換えている。抵抗素子２４の抵抗値は、トランジスタ１１のＯＮ抵抗と同様の高い価に設定されている。また、デコード信号出力線１０とグランドとの間に、テスト用のｎチャネル型ＭＯＳトランジスタ２５及びテスト用抵抗素子２６の直列回路を接続している。尚、抵抗素子２４，２６の抵抗値は、一例として略同じ値に設定する。尚、トランジスタ２５のゲート信号をＴ３とする。
【００１９】
次に、第２実施例の作用について説明する。
（１）トランジスタ２２，２５：ＯＦＦ（Ｔ２：Ｈ，Ｔ３：Ｈ）
→（ａ）抵抗素子２４      ：オープン不良検出
→（ｂ）トランジスタ１〜４：オープン不良検出
（ａ）これは、デコーダ２３の通常動作時と同じ設定である。即ち、抵抗素子２４が正常に接続されていれば、トランジスタ１〜４が全てＯＦＦ状態の場合に、デコード信号出力線１０は抵抗素子２４の他端側に接続されている電源Ｖccレベルになるはずである。そして、その場合に抵抗素子２４がオープン状態になっていれば、デコード信号出力線１０はハイインピーダンスとなり、そのレベルはそれ以前にトランジスタ１〜４群の何れか１つがＯＮした場合のロウレベルが保持されるので、抵抗素子２４のオープン不良が検出される。
（ｂ）また、抵抗素子２４が正常に接続されている場合にトランジスタ１〜４の何れか１つがＯＮ状態になれば、デコード信号出力線１０のレベルはグランドレベルに変化する。従って、何れか１つがＯＮ状態になる入力信号を与えてもデコード信号出力線１０のレベルが変化しない場合には、そのトランジスタがオープン不良であることが検出される。
【００２０】
（２）トランジスタ２２：ＯＦＦ，トランジスタ２５：ＯＮ（Ｔ２：Ｈ，Ｔ３：Ｌ）
→トランジスタ２２：ショート不良検出
この場合、トランジスタ２２がＯＦＦであれば、デコード信号出力線１０の電位は抵抗素子２４及び２６で分圧された電位、即ちＶcc／２となる筈だが、トランジスタ２２にショート不良が発生していると、デコード信号出力線１０の電位は、電源Ｖccレベルとなるので、ショート不良を検出することができる。
【００２１】
（３）トランジスタ２２，２５：ＯＮ（Ｔ２：Ｌ，Ｔ３：Ｈ）
→トランジスタ２２：オープン不良検出
この場合、トランジスタ２２がＯＮであれば、（２）とは逆に、デコード信号出力線１０の電位は電源Ｖccレベルとなる筈だが、トランジスタ２２にオープン不良が発生していると、デコード信号出力線１０の電位は、抵抗素子２４及び２６により分圧された電位Ｖcc／２となるので、オープン不良を検出することができる。
尚、トランジスタ２５の機能テストについては、（１）のテスト中にトランジスタ２５をＯＮからＯＦＦへ、又はその逆に切り替えてデコード信号出力線１０のレベル変化を確認すれば行うことができる。
【００２２】
以上のように第２実施例によれば、テスト用トランジスタ２２を含む直列トランジスタ群にテスト用抵抗素子２４を並列に接続したので、トランジスタ２２をＯＦＦ状態にすることで、トランジスタ１〜４のオープン不良検出と共に、抵抗素子２４のオープン不良も検出することが可能となる。また、デコード信号出力線１０とグランドとの間に、テスト用トランジスタ２５及びテスト用抵抗素子２６の直列回路を接続したので、２つのテスト用トランジスタ２２，２５のＯＮ，ＯＦＦ状態を組み合わせることで、トランジスタ２２のショート不良，オープン不良を検出することができる。
【００２３】
（第３実施例）
図３は本発明の第３実施例を示すものである。第１，第２実施例はＮＯＲ型のデコーダに適用した例であるが、第３実施例は本発明をＮＡＮＤ型のデコーダ３１に適用した場合を示す。
即ち、デコーダ３１は、ソースが電源Ｖccに接続され、ドレインがデコード信号出力線３２に接続されるように並列接続された４個のｐチャネル型ＭＯＳトランジスタ（第２トランジスタ）３３〜３６と、ドレインがデコード信号出力線３２側に接続され、ソースがグランド側に接続されるように直列接続された４個のｎチャネル型ＭＯＳトランジスタ（第１トランジスタ）３７〜４０を基本構成とする。そして、トランジスタ４０とグランドとの間にテスト用のｎチャネル型ＭＯＳトランジスタ４１（第１テスト用トランジスタ）を挿入すると共に、デコード信号出力線３２とグランドとの間にｎチャネル型ＭＯＳトランジスタ４２（第２テスト用トランジスタ）を接続して構成されている。
以上のように構成されるデコーダ３１によれば、２つのテスト用トランジスタ４１，４２のＯＮ，ＯＦＦ状態を切り替えることで、第１実施例と同様のテストを行うことができる。
【００２４】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第１，第２トランジスタのｐチャネル，ｎチャネルの関係は逆であっても良い。
直列トランジスタ群に挿入されるテスト用トランジスタ２２，４１の挿入位置は、トランジスタ群の何処であっても良い。
第２実施例において、（１）のテストのみを行えば良い場合は、トランジスタ２５及び抵抗２６の直列回路は不要である。
第３実施例のＮＡＮＤ型デコーダ３１について、トランジスタ４２をテスト用抵抗素子に置き換え、電源Ｖccとデコード信号出力線３２との間に、テスト用トランジスタとテスト用抵抗素子との直列回路を加えれば、第２実施例と同様にテストを行うことができる。
【図面の簡単な説明】
【００２５】
【図１】本発明をＮＯＲ型のデコーダ回路に適用した場合の第１実施例であり、（ａ）はデコーダの構成を示す図、（ｂ）はデコーダの回路動作を示すタイミングチャート
【図２】本発明の第２実施例を示す図１（ａ）相当図
【図３】本発明をＮＡＮＤ型のデコーダに適用した場合の第３実施例を示す図２相当図
【図４】従来技術を示す図１相当図
【符号の説明】
【００２６】
図面中、１〜４はｎチャネル型ＭＯＳトランジスタ（第２トランジスタ）、５〜８はｐチャネル型ＭＯＳトランジスタ（第１トランジスタ）、１０はデコード信号出力線、１１はｐチャネル型ＭＯＳトランジスタ１１（第２テスト用トランジスタ）、２１はデコーダ（デコーダ回路）、２２はｐチャネル型ＭＯＳトランジスタ（第１テスト用トランジスタ）、２３はデコーダ（デコーダ回路）、２４はテスト用抵抗素子、２５はｎチャネル型ＭＯＳトランジスタ（テスト用トランジスタ）、２６はテスト用抵抗素子、３１はデコーダ（デコーダ回路）、３２はデコード信号出力線、３３〜３６はｐチャネル型ＭＯＳトランジスタ（第２トランジスタ）、３７〜４０はｎチャネル型ＭＯＳトランジスタ（第１トランジスタ）、４１はｎチャネル型ＭＯＳトランジスタ（第１テスト用トランジスタ）、４２はｎチャネル型ＭＯＳトランジスタ（第２テスト用トランジスタ）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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