(57)【要約】【課題】  チップ面積の増大を防ぎながら、回路動作時のクロストークノイズを抑制し、優れた性能を有する半導体装置を提供する。【解決手段】  第１の論理素子２０の出力部と第２の論理素子２１の入力部とを接続する信号配線に対し、第１の論理素子の出力部から第２の論理素子の入力部に至る途中まで、その信号線に沿って配置されたシールド配線を有することを特徴とする。【選択図】  図４
2006080311.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理素子と、
第２の論理素子と、
前記第１の論理素子の出力部と前記第２の論理素子の入力部を接続し、かつ、攻撃ネットとなる信号配線と、
前記信号線の、前記第１の論理素子の出力部から前記第２の論理素子の入力部に至る途中まで、前記信号線に沿って配置されたシールド配線と
を有することを特徴とする半導体装置。
【請求項２】
第１の論理素子と、
第２の論理素子と、
前記第１の論理素子の出力部と前記第２の論理素子の入力部を接続し、かつ、攻撃ネットとなる第１の信号配線と、
前記第１の信号線に沿って配置され、前記第１の信号線との距離が、前記第１の信号線の、前記第１の論理素子の出力部から前記第２の論理素子の入力部に至る途中部分までが第１の長さであり、前記途中部分から前記第２の論理素子の入力部までが第２の長さであり、第１の長さは第２の長さよりも長い第２の信号線と
を有することを特徴とする半導体装置。
【請求項３】
第１の論理素子と、
第２の論理素子と、
前記第１の論理素子の出力部と前記第２の論理素子の入力部を接続し、かつ、犠牲ネットとなる信号配線と、
前記信号線の、前記第２の論理素子の入力部から前記第１の論理素子の出力部に至る途中まで、前記信号線に沿って配置されたシールド配線と
を有することを特徴とする半導体装置。
【請求項４】
第１の論理素子と、
第２の論理素子と、
前記第１の論理素子の出力部と前記第２の論理素子の入力部を接続し、かつ、犠牲ネットとなる第１の信号配線と、
前記第１の信号線に沿って配置され、前記第１の信号線との距離が、前記第１の信号線の、前記第２の論理素子の入力部から前記第１の論理素子の出力部に至る途中部分までが第１の長さであり、前記途中部分から前記第２の論理素子の入力部までが第２の長さであり、第１の長さは第２の長さよりも長い第２の信号線と
を有することを特徴とする半導体装置。
【請求項５】
攻撃ネットとなる信号配線を抽出するステップと、
前記信号配線における信号遷移時間を解析するステップと、
前記信号遷移時間が、所定の閾値よりも小さい前記信号配線部分に対し、前記信号配線に沿ってシールド配線を生成するステップと
を有することを特徴とする半導体装置のパターン設計方法。
【請求項６】
攻撃ネットとなる信号配線を抽出する機能と、
前記信号配線における信号遷移時間を解析する機能と、
前記信号遷移時間が、所定の閾値よりも小さい前記信号配線部分に対し、前記信号配線に沿ってシールド配線を生成する機能と
を有することを特徴とする半導体装置のパターン設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置並びにそのパターン設計方法及びパターン設計プログラムに関する。
【背景技術】
【０００２】
近年、集積回路においては、微細化と低電圧化が進んでおり、それによるクロストークノイズやクロストーク遅延が問題になっている。クロストークは、信号配線上を信号が伝搬した際、その伝搬信号が変化したときに配線接続経路がアンテナとなり、他の信号配線に対して、信号伝搬遅延やグリッチの影響を与える現象である。集積回路の微細化と共に、信号配線間の間隔が小さくなるため、クロストークが発生するケースが増加している。また、集積回路の低消費電力化により、電源電圧が小さくなり、搭載された論理素子のオン、オフの閾値電圧が小さくなり、クロストークの影響を受け易くなっている。
【０００３】
集積回路のクロストークノイズを削減する手段として、信号配線の周辺にシールド配線を配置する方法、或いは、信号配線間の距離を大きくするワイドスペーシングの方法が知られている。
【０００４】
ここで、クロストークをもたらす信号配線を攻撃ネットと呼び、攻撃ネットの動作によって、クロストークが発生する信号配線を犠牲ネットと呼ぶ。この１対の配線に信号が伝達することによって発生するクロストークノイズを解析し、ノイズエラーが検出されると、その発生を防止するように配線間のスペースを広げるように修正する方法が提案されている（例えば、特許文献１参照。）。
【０００５】
この方法によって、パターン設計の観点から、クロストークノイズを避けることが可能になる。また、配線間のスペースを広げるだけでなく、クロストークをもたらす信号配線である攻撃ネットの周辺にシールド配線を配置することもできる。
【０００６】
しかし、このようなワイドスペーシングの方法及びシールド配線を配置する方法を用いる場合、例えば、通常の信号配線の場合と比較し、大きなエリアを必要とする。そのため、攻撃ネットが多数存在すると、信号配線の混雑度が増加し、配線が困難になる場合がある。また、混雑回避の為に、迂回配線が生じ、タイミングの悪化、チップ面積の増大という問題が生じる場合があった。
【特許文献１】特開２００４−２１７６６号公報（第９ページ、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チップ面積の増大を防ぎながら、回路動作時のクロストークノイズを抑制し、優れた性能を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、半導体装置として、第１の論理素子と、第２の論理素子と、前記第１の論理素子の出力部と前記第２の論理素子の入力部を接続し、かつ、攻撃ネットとなる信号配線と、前記信号線の、前記第１の論理素子の出力部から前記第２の論理素子の入力部に至る途中まで、前記信号線に沿って配置されたシールド配線とを有することを特徴とする。
【０００９】
また、本発明の第２の態様は、半導体装置として、第１の論理素子と、第２の論理素子と、前記第１の論理素子の出力部と前記第２の論理素子の入力部を接続し、かつ、攻撃ネットとなる信号配線と、前記信号線に沿って配置され、前記信号線との距離が、前記第１の信号線の、前記第１の論理素子の出力部から前記第２の論理素子の入力部に至る途中部分までが第１の長さであり、前記途中部分から前記第２の論理素子の入力部までが第２の長さであり、第１の長さは第２の長さよりも長い第２の信号線とを有することを特徴とする。
【００１０】
また、本発明の第３の態様は、半導体装置として、第１の論理素子と、第２の論理素子と、前記第１の論理素子の出力部と前記第２の論理素子の入力部を接続し、かつ、犠牲ネットとなる信号配線と、前記信号線の、前記第２の論理素子の入力部から前記第１の論理素子の出力部に至る途中まで、前記信号線に沿って配置されたシールド配線とを有することを特徴とする。
【００１１】
また、本発明の第４の態様は、半導体装置として、第１の論理素子と、第２の論理素子と、前記第１の論理素子の出力部と前記第２の論理素子の入力部を接続し、かつ、犠牲ネットとなる信号配線と、前記信号線に沿って配置され、前記信号線との距離が、前記第１の信号線の、前記第２の論理素子の入力部から前記第１の論理素子の出力部に至る途中部分までが第１の長さであり、前記途中部分から前記第２の論理素子の入力部までが第２の長さであり、第１の長さは第２の長さよりも長い第２の信号線とを有することを特徴とする。
【００１２】
また、本発明の第５の態様は、半導体装置のパターン設計方法として、攻撃ネットとなる信号配線を抽出するステップと、前記信号配線における信号遷移時間を解析するステップと、前記信号遷移時間が、所定の閾値よりも小さい前記信号配線部分に対し、前記信号配線に沿ってシールド配線を生成するステップとを有することを特徴とする。
【００１３】
また、本発明の第６の態様は、半導体装置のパターン設計プログラム、攻撃ネットとなる信号配線を抽出する機能と、前記信号配線における信号遷移時間を解析する機能と、前記信号遷移時間が、所定の閾値よりも小さい前記信号配線部分に対し、前記信号配線に沿ってシールド配線を生成する機能とを有することを特徴とする半導体装置のパターン設計プログラム。
【発明の効果】
【００１４】
本発明によれば、ノイズ解析によってクロストークの影響が大きい配線部分を抽出し、その部分に対策を施すことにより、チップ面積の増大を防ぎながら、回路動作時のクロストークノイズを抑制し、優れた性能を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１６】
第１の実施例は、論理素子を集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。
【００１７】
図１乃至図５を参照しながら、本実施例を説明する。図１は、本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置を示すブロック図である。次に、図２及び図３は、本実施形態にかかわる半導体装置の設計手順、特に本実施例のパターン設計方法を詳細に説明するフローチャートである。また、図４は、本実施例におけるパターン設計方法によって生成する半導体装置における論理素子の配置及び配線構造の一部を示すパターン設計模式図である。更に、図５は、本実施例パターン設計方法によって生成されたパターンを有する半導体装置の一部を示す断面の模式図である。
【００１８】
先ず、図１は本実施例における半導体装置のパターン設計方法を実行する際に使用するパターン設計装置の一例を示すブロック図である。パターン設計装置１０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、表示部１４、入力部１５、入出力インターフェイス１６，コントローラ１７、ネットワーク接続部１８等からなり、バスライン１９を介して、それらの回路は接続されている。
【００１９】
半導体装置のパターン設計を行うコンピュータプログラムであるパターン設計プログラム（図示せず）は、先ず、パターン設計装置１０の外部にある記憶媒体１７ａ、例えば磁気ディスク、光ディスク等、或いは、同様にパターン設計装置１０の外部にあるコンピュータ（図示せず）、例えばサーバコンピュータ、ワークステーション等、又は、パターン設計装置１０の内部にあるに記憶媒体、例えばＲＯＭ１２等のいずれかの記憶媒体に記憶されている。
【００２０】
記憶媒体１７ａに記憶されているコンピュータプログラムは、コントローラ１７を介し、また、外部のサーバコンピュータ等に記憶されているコンピュータプログラムはネットワーク接続部１８を介し、それぞれバスライン１９を通り、図１に示すようにＲＡＭ１３へロードされる。また、ＲＯＭ１２に記憶されている場合も、コンピュータプログラムはバスライン１９を通り、図１に示すようにＲＡＭ１３へロードされる。
【００２１】
ＣＰＵ１１はＲＡＭ１３内にロードされたパターン設計プログラムを実行し、入出力インターフェイス１６を介して、入力部１５である、例えばキーボード、タッチパネル、ポインティングデバイス、マウス等から必要なパラメータ等のデータ入力を要求する。また、ＣＰＵ１１は、例えば設計データ、設計図面等をディスプレイ、プリンタ、スピーカ等の表示部１４へ表示する。
【００２２】
図２は本実施例における半導体装置のパターン設計の手順を示すフローチャートである。図２に示すパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【００２３】
本実施例においては、開始後（Ｓ１０）、設計すべき電子回路の論理素子が入力され、所定の論理設計が行われる（Ｓ１１）。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【００２４】
論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理素子の配置が実行される（Ｓ１２）。続いて、論理素子の接続を含めた配線が行われる（Ｓ１３）。
【００２５】
図４（ａ）に設計パターンの一例として、論理セル内の一部における論理素子の配置の一例を示す。第１の論理素子２０及び第１の論理素子２０の次段の論理素子である第２の論理素子２１が配置されており、信号配線２２が第１の論理素子２０の出力側と第２の論理素子２１の入力側との間を接続する。
【００２６】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【００２７】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する（Ｓ１４）。図示しないが、タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【００２８】
一方、信号伝搬に伴う各論理素子の種々のノイズについて、ノイズ解析ツールを用いて解析する。本実施例では、クロストークノイズについて、その発生箇所である犠牲ネット及びクロストークノイズをもたらす信号配線を有する攻撃ネットを抽出する。図３にクロストークノイズ解析（Ｓ１５）の更に詳しい手順を示す。
【００２９】
クロストークノイズやクロストークディレイは、攻撃ネットの信号が変化した際に生じる。攻撃ネットの信号が変化し、攻撃ネットと犠牲ネット間の隣接容量に電荷が蓄積、または、放出された際に、犠牲ネットの信号配線にクロストークノイズが発生する。
【００３０】
電荷の蓄積、放出時に生じるこのクロストークの影響は、攻撃ネットの信号配線を流れる電流の、時間に対する変化率に関係する。攻撃ネットにおける時間当たりの電流の変化率が大きい場合、より大きいクロストークノイズが犠牲ネットにおいて発生する。即ち、攻撃ネットの信号遷移時間の短い信号配線領域で、犠牲ネットに大きな影響を与える。従って、攻撃ネットの信号配線領域に沿って信号遷移時間を解析する方法が、クロストークノイズを抑制する方法を得る上で、有効である。
【００３１】
信号遷移時間の解析として、分布定数モデルによる伝送線路解析手法を用いてスタートする（Ｓ２３）。図４（ａ）に示す第１の論理素子２０のゲート出力側の信号配線位置Ｓ１の信号遷移時間を算出後、簡易的な手法として、信号配線２２の配線抵抗、対地容量、隣接容量、第２の論理素子２１の入力容量をもとに、信号配線２２のＳ５の位置における信号の遷移時間を算出する方法を用いても良い。Ｓ１における信号配線の信号遷移時間及びＳ５における信号配線の信号遷移時間を算出した後、その結果から、Ｓ２、Ｓ３、Ｓ４における信号配線の信号遷移時間を算出する（Ｓ２４）。
【００３２】
図４（ａ）に示すように、Ｓ１からＳ５に向かって０．１ｎｓから０．９ｎｓへと信号遷移時間は長くなり、時間当たりの電流変化率は小さくなる。従って、攻撃ネットとなる信号配線２２における出力側の第１の論理素子２０に近い領域によって、犠牲ネットへ及ぼすクロストークノイズが支配される。
【００３３】
次に、信号遷移時間に対して、所定の閾値を設け、その閾値に対する大小関係を明らかにする（Ｓ２５）。閾値以下の信号遷移時間を示す信号配線領域はクロストークノイズ抑制のため、シールド配線が必要である（Ｓ２６）。これに対し、閾値以上の信号遷移時間を示す信号配線領域は、シールド配線を行わない。これによって、有効なクロストークノイズ抑制を行うと共に、シールド配線増加を防ぎ、チップ面積の増大を抑制する。
【００３４】
次に、上記の結果をもとに、図４（ｂ）に示すように、対象となるシールド配線２３を抑制し（Ｓ１６）、そのシールド配線２３を図示しない電源配線或いはグランド配線に接続する（Ｓ１７）。
【００３５】
シールド配線２３を形成した後、図２に示すように、例えば回路動作検証を実施しても良い（Ｓ１９）。この場合、回路動作上の問題が発生すれば、例えばシールド配線を追加するように抽出する。更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施し（Ｓ２０）、パターン設計を完了する（Ｓ２１）。
【００３６】
得られたパターン設計データは図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【００３７】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとする。次に、図５（ａ）に示すように、所定の製造工程によって作成されたパターン４１を有するマスク４０を作成する（Ｓ２１）。
【００３８】
マスク４０には、例えば１チップ分のパターンが形成されており、例えば、縮小投影露光法を用いて図５（ａ）に示すように、半導体基板４２へパターン４１を転写する。マスク４０と半導体基板４２とを相対的に移動させなからパターン４１を半導体基板４２へ転写させることにより、チップ領域４３が順次、半導体基板４２の上に形成される。このようなパターン形成と、薄膜形成、不純物導入とを繰り返すことにより、論理セルを集積した論理回路を含む半導体装置を製造する（Ｓ２２）。
【００３９】
得られた半導体装置の一例を図５（ｂ）に示す。本半導体装置４４は論理回路の基本構成単位の相補型ＭＯＳ素子から成っている。
【００４０】
Ｐ型のシリコン基板５０に素子分離領域５３によって分離されたＮ型ウェル５１及びＰ型ウェル５２が形成されている。Ｎ型ウェル５１内にはＰ型ＭＯＳ素子が形成されている。また、Ｐ型ウェル５２内にはＮ型ＭＯＳ素子が形成されている。例えば、シリコン酸化膜によるゲート絶縁膜５４、シリコン膜によるゲート電極膜５５を挟むようにシリコン基板５０の表面領域に不純物が導入されたエクステンション領域５７並びにソース及びドレイン領域５８が形成されている。
【００４１】
側壁絶縁膜５６及び第１層間絶縁膜５６ａを通して、例えば第１配線層５９とソース及びドレイン領域５８が接続する。図示しないが、第１配線層５９と第２配線層６１は第２層間絶縁膜６０を通して、第２配線層６１と第３配線層６３は第３層間絶縁膜６２を通して、それぞれ配線が貫通し、接続される。更に、第４層間絶縁膜６４よりも上層に配線層を設けても良い。
【００４２】
図５（ｂ）の半導体装置４４において、図４（ｂ）に示した半導体装置の設計パターンとの関係を以下に示す。即ち、論理素子２０乃至２１は、Ｎ型ウェル５１内のＰ型ＭＯＳ素子及びＰ型ウェル５２内のＮ型ＭＯＳ素子からなる。また、信号配線２２及びシールド配線２３は第２配線層６１によって形成される。更に、論理素子２０乃至２１と信号配線２２は図示しないビア配線によって接続される。
【００４３】
以上、本実施例において述べたように、攻撃ネットにおける信号遷移時間を解析し、犠牲ネットに対するクロトークノイズの影響が大きい信号配線領域をシールド配線によってシールドする。一方、クロトークノイズの影響が無視できる信号配線領域に対しては、シールド配線を行わず、シールド配線の増加を抑制する。これにより、クロストークノイズを抑制し、かつ、チップ面積が小さい半導体装置を得ることができる。
【実施例２】
【００４４】
第２の実施例は、第１の実施例と同様に、論理素子を集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。一方、第１の実施例と異なる点は、第１の実施例が攻撃ネットの信号配線へシールド配線を施したのに対し、本実施例は、犠牲ネットへシールド配線を施す例を示した点である。
【００４５】
図６を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【００４６】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２及び図３と同様である。従って、ここでは図示せず、図６の説明の際に手順も合わせて簡潔に説明する。
【００４７】
なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【００４８】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理素子が入力され、所定の論理設計が行われる。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【００４９】
論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理素子の配置が実行される。続いて、論理素子の接続を含めた配線が行われる。
【００５０】
図６（ａ）に設計パターンの一例として、論理セル内の一部における論理素子の配置の一例を示す。第１の論理素子２０及び第１の論理素子２０の次段の論理素子である第２の論理素子２１が配置されており、信号配線２２が第１の論理素子２０の出力側と第２の論理素子２１の入力側との間を接続する。
【００５１】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【００５２】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【００５３】
一方、信号伝搬に伴う各論理素子の種々のノイズについて、ノイズ解析ツールを用いて解析する。本実施例では、クロストークノイズについて、その発生箇所である犠牲ネット及びクロストークノイズをもたらす信号配線を有する攻撃ネットを抽出する。
【００５４】
クロストークノイズやクロストークディレイは、攻撃ネットの信号が変化した際に生じる。攻撃ネットの信号が変化し、攻撃ネットと犠牲ネット間の隣接容量に電荷が蓄積、または、放出された際に、犠牲ネットの信号配線にクロストークノイズが発生する。
【００５５】
電荷の蓄積、放出時に生じるこのクロストークの影響は、犠牲ネットの信号配線を流れる電流の、時間に対する電流の変化率に関係する。犠牲ネットにおける時間当たりの電流の変化率が小さい場合、より大きいクロストークノイズが犠牲ネットにおいて発生する。即ち、犠牲ネットの信号遷移時間の長い信号配線領域で、攻撃ネットが犠牲ネットに対し、大きな影響を与える。第１の実施例で示した手法と同様の手法を用いて、犠牲ネットの信号配線領域に沿って信号遷移時間を解析する。
【００５６】
図４（ａ）に示した場合と同様に、Ｓ１からＳ５に向かって信号遷移時間は長くなり、時間当たりの電流の変化率は小さくなる。従って、図６（ａ）に示した犠牲ネットにおける信号配線２２における入力側の第２の論理素子２１に近い領域によって、犠牲ネットへ及ぼすクロストークノイズが支配される。
【００５７】
次に、信号遷移時間に対して、所定の閾値を設け、その閾値に対する大小関係を明らかにする。閾値以上の信号遷移時間を示す信号配線領域はクロストークノイズ抑制のため、シールド配線が必要である。これに対し、閾値以下の信号遷移時間を示す信号配線領域は、シールド配線を行わない。これによって、有効なクロストークノイズ抑制を行うと共に、シールド配線増加を防ぎ、チップ面積の増大を抑制する。
【００５８】
次に、上記の結果をもとに、図６（ｂ）に示すように、必要とするシールド配線２３を生成し、そのシールド配線２３を図示しない電源配線或いはグランド配線に接続する。
【００５９】
シールド配線２３を形成した後、例えば回路動作検証を実施しても良い。この場合、回路動作上の問題が発生すれば、例えばシールド配線を追加するように抽出する。更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施し、パターン設計を完了する。
【００６０】
得られたパターン設計データは、第１の実施例と同様に、図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【００６１】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとし、所定の製造工程によってマスクを作成する。更に、得られたマスク等を用いて、論理素子を集積した論理回路を含む半導体装置を製造する。
【００６２】
以上、本実施例において述べたように、犠牲ネットにおける信号遷移時間を解析し、攻撃ネットからのクロトークノイズの影響が大きい信号配線領域をシールド配線によってシールドする。一方、クロトークノイズの影響が無視できる信号配線領域に対しては、シールド配線を行わず、シールド配線の増加を抑制する。これにより、クロストークノイズを抑制し、かつ、チップ面積が小さい半導体装置を得ることができる。
【実施例３】
【００６３】
第３の実施例は、第１の実施例と同様に、論理素子を集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。一方、第１の実施例と異なる点は、出力段の論理素子に対し、入力段の論理素子が複数接続されていることである。
【００６４】
図７を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【００６５】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２及び図３と同様である。従って、ここでは図示せず、図７の説明の際に手順も合わせて簡潔に説明する。
【００６６】
なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【００６７】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理素子が入力され、所定の論理設計が行われる。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【００６８】
論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理素子の配置が実行される。続いて、論理素子の接続を含めた配線が行われる。
【００６９】
図７（ａ）に設計パターンの一例として、論理セル内の一部における論理素子の配置の一例を示す。この回路は、攻撃ネットとなる回路である。第１の論理素子２０から信号が出力され、それを受ける次段の論理素子として、２個の第２の論理素子２１、２４が配置されている。また、信号配線２２が第１の論理素子２０の出力側と第２の論理素子２１、２４の入力側との間を接続する。
【００７０】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【００７１】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【００７２】
一方、信号伝搬に伴う各論理素子の種々のノイズについて、ノイズ解析ツールを用いて解析する。本実施例では、クロストークノイズについて、その発生箇所である犠牲ネット及びクロストークノイズをもたらす信号配線を有する攻撃ネットを抽出する。
【００７３】
クロストークノイズやクロストークディレイは、攻撃ネットの信号が変化した際に生じる。攻撃ネットの信号が変化し、攻撃ネットと犠牲ネット間の隣接容量に電荷が蓄積、または、放出された際に、犠牲ネットの信号配線にクロストークノイズが発生する。
【００７４】
電荷の蓄積、放出時に生じるこのクロストークの影響は、攻撃ネットの信号配線を流れる電流の、時間に対する電流の変化率に関係する。攻撃ネットにおける時間当たりの電流の変化率が大きい場合、より大きいクロストークノイズが犠牲ネットにおいて発生する。即ち、攻撃ネットの信号遷移時間の短い信号配線領域で、攻撃ネットが犠牲ネットに対し、大きな影響を与える。第１の実施例で示した手法と同様の手法を用いて、攻撃ネットの信号配線領域に沿って信号遷移時間を解析する。
【００７５】
次に、上記の解析結果をもとに、必要とするシールド配線２３を生成し、そのシールド配線２３を図示しない電源配線或いはグランド配線に接続する。
【００７６】
シールド配線２３を形成した後、例えば回路動作検証を実施しても良い。この場合、回路動作上の問題が発生すれば、例えばシールド配線を追加するように抽出する。更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施し、パターン設計を完了する。
【００７７】
得られたパターン設計データは、第１の実施例と同様に、図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【００７８】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとし、所定の製造工程によってマスクを作成する。更に、得られたマスク等を用いて、論理素子を集積した論理回路を含む半導体装置を製造する。
【００７９】
なお、更に入力段の論理素子が増加し、例えば３段の論理素子が接続した実施例について、図７（ｂ）に示す。シールド配線を配置する方法及び手順は、図７（ａ）の場合と基本的に同じである。
【００８０】
以上、本実施例において述べたように、出力段の論理素子に対し、入力段の論理素子が複数接続されている場合においても、攻撃ネットにおける信号遷移時間を解析し、攻撃ネットからのクロトークノイズの影響が大きい信号配線領域をシールド配線によってシールドすることが可能である。一方、クロトークノイズの影響が無視できる信号配線領域に対しては、シールド配線を行わず、シールド配線の増加を抑制する。これにより、クロストークノイズを抑制し、かつ、チップ面積が小さい半導体装置を得ることができる。
【実施例４】
【００８１】
第３の実施例は、第２の実施例と同様に、論理素子を集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。一方、第２の実施例と異なる点は、出力段の論理素子に対し、入力段の論理素子が複数接続されていることである。
【００８２】
図８を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【００８３】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２及び図３と同様である。従って、ここでは図示せず、図８の説明の際に手順も合わせて簡潔に説明する。
【００８４】
なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【００８５】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理素子が入力され、所定の論理設計が行われる。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【００８６】
論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理素子の配置が実行される。続いて、論理素子の接続を含めた配線が行われる。
【００８７】
図８（ａ）に設計パターンの一例として、論理セル内の一部における論理素子の配置の一例を示す。この回路は、犠牲ネットとなる回路である。第１の論理素子２０から信号が出力され、それを受ける次段の論理素子として、２個の第２の論理素子２１、２４が配置されている。また、信号配線２２が第１の論理素子２０の出力側と第２の論理素子２１、２４の入力側との間を接続する。
【００８８】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【００８９】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【００９０】
一方、信号伝搬に伴う各論理素子の種々のノイズについて、ノイズ解析ツールを用いて解析する。本実施例では、クロストークノイズについて、その発生箇所である犠牲ネット及びクロストークノイズをもたらす信号配線を有する攻撃ネットを抽出する。
【００９１】
クロストークノイズやクロストークディレイは、攻撃ネットの信号が変化した際に生じる。攻撃ネットの信号が変化し、攻撃ネットと犠牲ネット間の隣接容量に電荷が蓄積、または、放出された際に、犠牲ネットの信号配線にクロストークノイズが発生する。
【００９２】
電荷の蓄積、放出時に生じるこのクロストークの影響は、犠牲ネットの信号配線を流れる電流の、時間に対する電流の変化率に関係する。犠牲ネットにおける時間当たりの電流の変化率が小さい場合、より大きいクロストークノイズが犠牲ネットにおいて発生する。即ち、犠牲ネットの信号遷移時間の長い信号配線領域で、攻撃ネットが犠牲ネットに対し、大きな影響を与える。第１の実施例で示した手法と同様の手法を用いて、犠牲ネットの信号配線領域に沿って信号遷移時間を解析する。
【００９３】
次に、上記の解析結果をもとに、必要とするシールド配線２３を生成し、そのシールド配線２３を図示しない電源配線或いはグランド配線に接続する。
【００９４】
シールド配線２３を形成した後、例えば回路動作検証を実施しても良い。この場合、回路動作上の問題が発生すれば、例えばシールド配線を追加するように抽出する。更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施し、パターン設計を完了する。
【００９５】
得られたパターン設計データは、第１の実施例と同様に、図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【００９６】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとし、所定の製造工程によってマスクを作成する。更に、得られたマスク等を用いて、論理素子を集積した論理回路を含む半導体装置を製造する。
【００９７】
なお、更に入力段の論理素子が増加し、例えば３段の論理素子が接続した実施例について、図８（ｂ）に示す。シールド配線を配置する方法及び手順は、図８（ａ）の場合と基本的に同じである。
【００９８】
以上、本実施例において述べたように、出力段の論理素子に対し、入力段の論理素子が複数接続されている場合においても、犠牲ネットにおける信号遷移時間を解析し、攻撃ネットからのクロトークノイズの影響が大きい信号配線領域をシールド配線によってシールドすることが可能である。一方、クロトークノイズの影響が無視できる信号配線領域に対しては、シールド配線を行わず、シールド配線の増加を抑制する。これにより、クロストークノイズを抑制し、かつ、チップ面積が小さい半導体装置を得ることができる。
【実施例５】
【００９９】
第５の実施例は、第１の実施例と同様に、論理素子を集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。一方、第１の実施例と異なる点は、第１の実施例がクロストークノイズに対して、シールド配線を実施したのに対し、本実施例は、ワイドスペーシングの方法を用いたことである。
【０１００】
図９乃至図１１を参照しながら、本実施例を説明する。図９及び図１０は、本実施形態にかかわる半導体装置の設計手順、特に本実施例のパターン設計方法を詳細に説明するフローチャートである。また、図１１は、本実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図である。
【０１０１】
本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【０１０２】
図９は本実施例における半導体装置のパターン設計の手順を示すフローチャートである。図９に示すパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【０１０３】
本実施例においては、開始後（Ｓ３０）、設計すべき電子回路の論理素子が入力され、所定の論理設計が行われる（Ｓ３１）。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【０１０４】
論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理素子の配置が実行される（Ｓ３２）。続いて、論理素子の接続を含めた配線が行われる（Ｓ３３）。
【０１０５】
図１１（ａ）に設計パターンの一例として、論理セル内の一部における論理素子の配置の一例を示す。先ず、第１の論理素子３０及び第１の論理素子３０の次段の論理素子である第２の論理素子３１が配置されており、第１の信号配線３４が、第１の論理素子３０の出力側と第２の論理素子３１の入力側との間を接続する。この回路は、攻撃ネットとして働く。一方、この攻撃ネットとして働く回路と平行して、それとは反対方向へ信号が伝達する、回路が配置されている。即ち、第３の論理素子３２及び第２の論理素子３３が配置されており、第２の信号配線３５が第４の論理素子３３の出力側と第３の論理素子３２の入力側との間を接続する。この回路は、犠牲ネットとして働く。
【０１０６】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【０１０７】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する（Ｓ３４）。図示しないが、タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【０１０８】
一方、信号伝搬に伴う各論理素子の種々のノイズについて、ノイズ解析ツールを用いて解析する。本実施例では、クロストークノイズについて、その発生箇所である犠牲ネット及びクロストークノイズをもたらす信号配線を有する攻撃ネットを抽出する。図１０にクロストークノイズ解析（Ｓ３５）の更に詳しい手順を示す。
【０１０９】
クロストークノイズやクロストークディレイは、攻撃ネットの信号が変化した際に生じる。攻撃ネットの信号が変化し、攻撃ネットと犠牲ネット間の隣接容量に電荷が蓄積、または、放出された際に、犠牲ネットの信号配線にクロストークノイズが発生する。
【０１１０】
電荷の蓄積、放出時に生じるこのクロストークの影響は、攻撃ネットの信号配線を流れる電流の、時間に対する変化率に関係する。攻撃ネットにおける時間当たりの電流の変化率が大きい場合、より大きいクロストークノイズが犠牲ネットにおいて発生する。即ち、攻撃ネットの信号遷移時間の短い信号配線領域で、犠牲ネットに大きな影響を与える。従って、攻撃ネットの信号配線領域に沿って信号遷移時間を解析する方法が、クロストークノイズを抑制する方法を得る上で、有効である。
【０１１１】
信号遷移時間の解析として、分布定数モデルによる伝送線路解析手法を用いてスタートする（Ｓ４３）。図１１（ａ）に示す第１の論理素子３０のゲート出力側の信号配線位置Ｓ１の信号遷移時間を算出後、簡易的な手法として、第１の信号配線３４の配線抵抗、対地容量、隣接容量、第２の論理素子３１の入力容量をもとに、第１の信号配線３４のＳ５の位置における信号の遷移時間を算出する方法を用いても良い。Ｓ１における第１の信号配線３４の信号遷移時間及びＳ５における第１の信号配線３４の信号遷移時間を算出した後、その結果から、Ｓ２、Ｓ３、Ｓ４における第１の信号配線３４の信号遷移時間を算出する（Ｓ４４）。
【０１１２】
第１の実施例における図４（ａ）に示したように、Ｓ１からＳ５に向かって信号遷移時間は長くなり、時間当たりの電流の変化率は小さくなる。従って、攻撃ネットにおける第１の信号配線３４における出力側の第１の論理素子３０に近い領域によって、犠牲ネットへ及ぼすクロストークノイズが支配される。
【０１１３】
次に、信号遷移時間に対して、所定の閾値を設け、その閾値に対する大小関係を明らかにする（Ｓ４５）。閾値以下の信号遷移時間を示す信号配線領域はクロストークノイズ抑制のため、ワイドスペーシングが必要である（Ｓ４６）。これに対し、閾値以上の信号遷移時間を示す信号配線領域は、ワイドスペーシングを行わない。これによって、有効なクロストークノイズ抑制を行うと共に、ワイドスペーシングによる領域の増加を防ぎ、チップ面積の増大を抑制する。
【０１１４】
次に、上記の結果をもとに、図１１（ｂ）に示すように、ワイドスペーシングの対象となる配線領域を抽出し（Ｓ３６）、その配線領域がスペーシング距離Ｌ１になるように、ワイドスペーシング領域３５ａを設定し、配線領域の配置換えを実行する（Ｓ３７）。また、ワイドスペーシング化を実行する際、他の配線との関係で実行できない場合は、その配線位置の変更を行い、再度、ワイドスペーシング化を行う。
【０１１５】
図１１（ｂ）に示すように、ワイドスペーシング化を実施した後、図９に示すように、例えば回路動作検証を実施しても良い（Ｓ３９）。この場合、回路動作上の問題が発生すれば、例えばシールド配線を追加するように抽出する。更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施し（Ｓ４０）、パターン設計を完了する（Ｓ４１）。
【０１１６】
得られたパターン設計データは図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【０１１７】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとする。更に、図５に示すように、マスク４０を作成し（Ｓ４２）、そのマスクを用いて論理セルを集積した論理回路を含む半導体装置を製造する（Ｓ４３）。
【０１１８】
以上、本実施例において述べたように、攻撃ネットにおける信号遷移時間を解析し、犠牲ネットに対するクロトークノイズの影響が大きい信号配線領域をワイドスペーシング化する。一方、クロトークノイズの影響が無視できる信号配線領域に対しては、ワイドスペーシング化を行わず、スペースの増加を抑制する。これにより、クロストークノイズを抑制し、かつ、チップ面積が小さい半導体装置を得ることができる。
【実施例６】
【０１１９】
第６の実施例は、第５の実施例と同様に、論理素子を集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。一方、第１の実施例と異なる点は、第１の実施例が攻撃ネットの信号配線へワイドスペーシング化を実施したのに対し、本実施例は、犠牲ネットへワイドスペーシング化を実施する例を示した点である。
【０１２０】
図１２を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【０１２１】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図９及び図１０と同様である。従って、ここでは図示せず、図１２の説明の際に手順も合わせて簡潔に説明する。
【０１２２】
なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【０１２３】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理素子が入力され、所定の論理設計が行われる。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【０１２４】
論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理素子の配置が実行される。続いて、論理素子の接続を含めた配線が行われる。
【０１２５】
図１２（ａ）に設計パターンの一例として、論理セル内の一部における論理素子の配置の一例を示す。先ず、第１の論理素子３０及び第１の論理素子３０の次段の論理素子である第２の論理素子３１が配置されており、第１の信号配線３４が、第１の論理素子３０の出力側と第２の論理素子３１の入力側との間を接続する。この回路は、攻撃ネットとして働く。一方、この攻撃ネットの回路と平行して、それとは反対方向へ信号が伝達する、回路が配置されている。即ち、第３の論理素子３２及び第２の論理素子３３が配置されており、第２の信号配線３５が第４の論理素子３３の出力側と第３の論理素子３２の入力側との間を接続する。この回路は、犠牲ネットとなる。
【０１２６】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【０１２７】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【０１２８】
一方、信号伝搬に伴う各論理素子の種々のノイズについて、ノイズ解析ツールを用いて解析する。本実施例では、クロストークノイズについて、その発生箇所である犠牲ネット及びクロストークノイズをもたらす信号配線を有する攻撃ネットを抽出する。
【０１２９】
クロストークノイズやクロストークディレイは、攻撃ネットの信号が変化した際に生じる。攻撃ネットの信号が変化し、攻撃ネットと犠牲ネット間の隣接容量に電荷が蓄積、または、放出された際に、犠牲ネットの信号配線にクロストークノイズが発生する。
【０１３０】
電荷の蓄積、放出時に生じるこのクロストークの影響は、犠牲ネットの信号配線を流れる電流の、時間に対する電流の変化率に関係する。犠牲ネットにおける時間当たりの電流の変化率が小さい場合、より大きいクロストークノイズが犠牲ネットにおいて発生する。即ち、犠牲ネットの信号遷移時間の長い信号配線領域で、攻撃ネットが犠牲ネットに対し、大きな影響を与える。第１の実施例で示した手法と同様の手法を用いて、犠牲ネットの信号配線領域に沿って信号遷移時間を解析する。
【０１３１】
図４（ａ）に示した場合と同様に、Ｓ１からＳ５に向かって信号遷移時間は長くなり、時間当たりの電流の変化率は小さくなる。従って、図１２（ａ）に示した犠牲ネットの第２の信号配線３５は、攻撃ネットの入力側の第２の論理素子２１に近い領域において、攻撃ネットからのクロストークノイズが支配される。
【０１３２】
次に、信号遷移時間に対して、所定の閾値を設け、その閾値に対する大小関係を明らかにする。閾値以上の信号遷移時間を示す信号配線領域はクロストークノイズ抑制のため、ワイドスペーシング化が必要である。これに対し、閾値以下の信号遷移時間を示す信号配線領域は、ワイドスペーシング化を行わない。これによって、有効なクロストークノイズ抑制を行うと共に、ワイドスペーシング化によるスペース増加を防ぎ、チップ面積の増大を抑制する。
【０１３３】
次に、上記の結果をもとに、図１２（ｂ）に示すように、ワイドスペーシングの対象となる配線領域を抽出し、その配線領域がスペーシング距離Ｌ１になるように、ワイドスペーシング領域３５ａを設定し、配線領域の配置換えを実行する。また、ワイドスペーシング化を実行する際、他の配線との関係で実行できない場合は、その配線位置の変更を行い、再度、ワイドスペーシング化を行う。
【０１３４】
ワイドスペーシングを実施した後、例えば回路動作検証を実施しても良い。この場合、回路動作上の問題が発生すれば、例えばシールド配線を追加するように抽出する。更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施し、パターン設計を完了する。
【０１３５】
得られたパターン設計データは、第１の実施例と同様に、図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【０１３６】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとし、所定の製造工程によってマスクを作成する。更に、得られたマスク等を用いて、論理素子を集積した論理回路を含む半導体装置を製造する。
【０１３７】
以上、本実施例において述べたように、犠牲ネットにおける信号遷移時間を解析し、攻撃ネットからのクロトークノイズの影響が大きい信号配線領域をワイドスペーシング化する。一方、クロトークノイズの影響が無視できる信号配線領域に対しては、ワイドスペーシング化を行わず、スペースの増加を抑制する。これにより、クロストークノイズを抑制し、かつ、チップ面積が小さい半導体装置を得ることができる。
【実施例７】
【０１３８】
第７の実施例は、第５の実施例と同様に、論理素子を集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。一方、第５の実施例と異なる点は、出力段の論理素子に対し、入力段の論理素子が複数接続されていることである。
【０１３９】
図１３を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【０１４０】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２及び図３と同様である。従って、ここでは図示せず、図１３の説明の際に手順も合わせて簡潔に説明する。
【０１４１】
なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【０１４２】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理素子が入力され、所定の論理設計が行われる。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【０１４３】
論理設計の終了後、パターン設計に移る。先ず、フロアープランとして、論理素子の配置が実行される。続いて、論理素子の接続を含めた配線が行われる。
【０１４４】
図１３（ａ）に設計パターンの一例として、論理セル内の一部における論理素子の配置の一例を示す。先ず、第１の論理素子３０及び第１の論理素子３０からの出力を受ける次段の論理素子として２個の第２の論理素子３１、３１ａが配置されている。また、第１の信号配線３２が、第１の論理素子３０の出力側と第２の論理素子３１，３１ａの入力側との間を接続する。この回路は、攻撃ネットとして働く。一方、この攻撃ネットと平行して、それとは反対方向へ信号が伝達する第２の信号配線３５が犠牲ネットとして働く。
【０１４５】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【０１４６】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【０１４７】
一方、信号伝搬に伴う各論理素子の種々のノイズについて、ノイズ解析ツールを用いて解析する。本実施例では、クロストークノイズについて、その発生箇所である犠牲ネット及びクロストークノイズをもたらす信号配線を有する攻撃ネットを抽出する。
【０１４８】
クロストークノイズやクロストークディレイは、攻撃ネットの信号が変化した際に生じる。攻撃ネットの信号が変化し、攻撃ネットと犠牲ネット間の隣接容量に電荷が蓄積、または、放出された際に、犠牲ネットの信号配線にクロストークノイズが発生する。
【０１４９】
電荷の蓄積、放出時に生じるこのクロストークの影響は、攻撃ネットの信号配線を流れる電流の、時間に対する電流の変化率に関係する。攻撃ネットにおける時間当たりの電流の変化率が大きい場合、より大きいクロストークノイズが犠牲ネットにおいて発生する。即ち、攻撃ネットの信号遷移時間の短い信号配線領域で、攻撃ネットが犠牲ネットに対し、大きな影響を与える。第１の実施例で示した手法と同様の手法を用いて、攻撃ネットの信号配線領域に沿って信号遷移時間を解析する。
【０１５０】
次に、上記の結果をもとに、図１３（ａ）に示すように、ワイドスペーシングの対象となる配線領域を抽出し、その配線領域がスペーシング距離Ｌ１になるように、ワイドスペーシング領域３５ｂを設定し、配線領域の配置換えを実行する。また、ワイドスペーシング化を実行する際、他の配線との関係で実行できない場合は、その配線位置の変更を行い、再度、ワイドスペーシング化を行う。
【０１５１】
図１３（ａ）に示すように、ワイドスペーシングを実施した後、例えば回路動作検証を実施しても良い。この場合、回路動作上の問題が発生すれば、例えばワイドスペーシングを追加するように抽出する。更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施し、パターン設計を完了する。
【０１５２】
得られたパターン設計データは、第１の実施例と同様に、図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【０１５３】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとし、所定の製造工程によってマスクを作成する。更に、得られたマスク等を用いて、論理素子を集積した論理回路を含む半導体装置を製造する。
【０１５４】
なお、更に入力段の論理素子が増加し、例えば３段の論理素子が接続した実施例について、図１３（ｂ）に示す。ワイドスペーシング化する方法及び手順は、図１３（ａ）の場合と基本的に同じである。
【０１５５】
以上、本実施例において述べたように、出力段の論理素子に対し、入力段の論理素子が複数接続されている場合においても、攻撃ネットにおける信号遷移時間を解析し、攻撃ネットからのクロトークノイズの影響が大きい信号配線領域をワイドスペーシング化することが可能である。一方、クロトークノイズの影響が無視できる信号配線領域に対しては、ワイドスペーシング化を行わず、スペースの増加を抑制する。これにより、クロストークノイズを抑制し、かつ、チップ面積が小さい半導体装置を得ることができる。
【実施例８】
【０１５６】
第８の実施例は、第６の実施例と同様に、論理素子を集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。一方、第６の実施例と異なる点は、出力段の論理素子に対し、入力段の論理素子が複数接続されていることである。
【０１５７】
図１４を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【０１５８】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２及び図３と同様である。従って、ここでは図示せず、図１４の説明の際に手順も合わせて簡潔に説明する。
【０１５９】
なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【０１６０】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理素子が入力され、所定の論理設計が行われる。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【０１６１】
論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理素子の配置が実行される。続いて、論理素子の接続を含めた配線が行われる。
【０１６２】
図１４（ａ）に設計パターンの一例として、論理セル内の一部における論理素子の配置の一例を示す。先ず、第１の論理素子３０及び第１の論理素子３０からの出力を受ける次段の論理素子として２個の第２の論理素子３１、３１ａが配置されている。また、第１の信号配線３２が、第１の論理素子３０の出力側と第２の論理素子３１、３１ａの入力側との間を接続する。この回路は、犠牲ネットとして働く。一方、この攻撃ネットと平行して、それとは反対方向へ信号が伝達する第２の信号配線３５が攻撃ネットとして働く。
【０１６３】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【０１６４】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【０１６５】
一方、信号伝搬に伴う各論理素子の種々のノイズについて、ノイズ解析ツールを用いて解析する。本実施例では、クロストークノイズについて、その発生箇所である犠牲ネット及びクロストークノイズをもたらす信号配線を有する攻撃ネットを抽出する。
【０１６６】
クロストークノイズやクロストークディレイは、攻撃ネットの信号が変化した際に生じる。攻撃ネットの信号が変化し、攻撃ネットと犠牲ネット間の隣接容量に電荷が蓄積、または、放出された際に、犠牲ネットの信号配線にクロストークノイズが発生する。
【０１６７】
電荷の蓄積、放出時に生じるこのクロストークの影響は、犠牲ネットの信号配線を流れる電流の、時間に対する電流の変化率に関係する。犠牲ネットにおける時間当たりの電流の変化率が小さい場合、より大きいクロストークノイズが犠牲ネットにおいて発生する。即ち、犠牲ネットの信号遷移時間の長い信号配線領域で、攻撃ネットが犠牲ネットに対し、大きな影響を与える。第１の実施例で示した手法と同様の手法を用いて、犠牲ネットの信号配線領域に沿って信号遷移時間を解析する。
【０１６８】
次に、上記の結果をもとに、図１４（ａ）に示すように、ワイドスペーシングの対象となる配線領域を抽出し、その配線領域がスペーシング距離Ｌ１になるように、ワイドスペーシング領域を設定し、配線領域の配置換えを実行する。また、ワイドスペーシング化を実行する際、他の配線との関係で実行できない場合は、その配線位置の変更を行い、再度、ワイドスペーシング化を行う。
【０１６９】
図１４（ａ）に示すように、ワイドスペーシングを実施した後、例えば回路動作検証を実施しても良い。この場合、回路動作上の問題が発生すれば、例えばワイドスペーシングを追加するように抽出する。更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施し、パターン設計を完了する。
【０１７０】
得られたパターン設計データは、第１の実施例と同様に、図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【０１７１】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとし、所定の製造工程によってマスクを作成する。更に、得られたマスク等を用いて、論理素子を集積した論理回路を含む半導体装置を製造する。
【０１７２】
なお、更に入力段の論理素子が増加し、例えば３段の論理素子が接続した実施例について、図１４（ｂ）に示す。ワイドスペーシング化の方法及び手順は、図１４（ａ）の場合と基本的に同じである。
【０１７３】
以上、本実施例において述べたように、出力段の論理素子に対し、入力段の論理素子が複数接続されている場合においても、犠牲ネットにおける信号遷移時間を解析し、攻撃ネットからのクロトークノイズの影響が大きい信号配線領域をシールド配線によってシールドすることが可能である。一方、クロトークノイズの影響が無視できる信号配線領域に対しては、シールド配線を行わず、シールド配線の増加を抑制する。これにより、クロストークノイズを抑制し、かつ、チップ面積が小さい半導体装置を得ることができる。
【実施例９】
【０１７４】
第９の実施例は、論理素子を集積した論理回路を含む半導体装置のパターン形成方法であり、図１５を用いて説明する。図１５は、図３に示したフローチャートと同様、クロストークノイズ解析の詳しい手順を示す部分である。全体の手順は、図２に示したフローチャートと同様であり、ここでは説明を省略する。
【０１７５】
図１５において、先ず、攻撃ネットになりうる信号配線に対して、図２に示した第１の論理素子２０及び第２の論理素子２１の大きさ、信号配線２２の配線長を確認する（Ｓ５１）。また、入手した３つのパラメータに対する、シールド配線の配線長のリストを、あらかじめ作成しておき（Ｓ５３）、ステップＳ５１の配線情報をもとに、シールド配線長を決定する（Ｓ５２）。続いて、シールド配線を作成する（Ｓ５４）。
【０１７６】
シールド配線の配線長のリストを、あらかじめ作成しておくことで、効率的にパターン設計を行うことができる。
【実施例１０】
【０１７７】
第１０の実施例は、論理素子を集積した論理回路を含む半導体装置のパターン形成方法であり、図１６を用いて説明する。図１６は、図１０に示したフローチャートと同様、クロストークノイズ解析の詳しい手順を示す部分である。全体の手順は、図９に示したフローチャートと同様であり、ここでは説明を省略する。
【０１７８】
図１６において、先ず、攻撃ネットになりうる信号配線に対して、図１１に示した第１の論理素子３０及び第２の論理素子３１の大きさ、第１の配線３４の配線長を確認する（Ｓ６１）。また、入手した３つのパラメータに対する、ワイドスペーシングの適応領域のリストを、あらかじめ作成しておく（Ｓ６３）。ステップＳ６１の配線情報をもとに、ワイドスペーシングの適応領域を決定し（Ｓ６２）、ワイドスペーシングを設定する（Ｓ６４）。続いて、第２の配線３５のワイドスペーシング化を行なう（Ｓ６５）。
【０１７９】
ワイドスペーシング領域のリストを、あらかじめ作成しておくことで、効率的にパターン設計を行うことができる。
【０１８０】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【０１８１】
また、本発明は、以下の付記に記載されるような構成が考えられる。
【０１８２】
付記１として、犠牲ネットとなる信号配線を抽出するステップと、前記信号配線における信号遷移時間を解析するステップと、前記信号遷移時間が、所定の閾値よりも大きい前記信号配線部分に対し、前記信号配線に沿ってシールド配線を生成するステップとを有することを特徴とする半導体装置のパターン設計方法。
【０１８３】
付記２として、犠牲ネットとなる信号配線を抽出する機能と、前記信号配線における信号遷移時間を解析する機能と、前記信号遷移時間が、所定の閾値よりも大きい前記信号配線部分に対し、前記信号配線に沿ってシールド配線を生成する機能とを有することを特徴とする半導体装置のパターン設計プログラム。
【０１８４】
付記３として、攻撃ネットとなる信号配線を抽出するステップと、前記信号配線における信号遷移時間を解析するステップと、前記信号遷移時間が、所定の閾値よりも小さい前記信号配線部分に対し、前記信号配線に沿ってワイドスペーシング領域を設定するステップとを有することを特徴とする半導体装置のパターン設計方法。
【０１８５】
付記４として、攻撃ネットとなる信号配線を抽出する機能と、前記信号配線における信号遷移時間を解析する機能と、前記信号遷移時間が、所定の閾値よりも小さい前記信号配線部分に対し、前記信号配線に沿ってワイドスペーシング領域を設定する機能とを有することを特徴とする半導体装置のパターン設計プログラム。
【０１８６】
付記５として、犠牲ネットとなる信号配線を抽出するステップと、前記信号配線における信号遷移時間を解析するステップと、前記信号遷移時間が、所定の閾値よりも大きい前記信号配線部分に対し、前記信号配線に沿ってワイドスペーシング領域を設定するステップとを有することを特徴とする半導体装置のパターン設計方法。
【０１８７】
付記６として、犠牲ネットとなる信号配線を抽出する機能と、前記信号配線における信号遷移時間を解析する機能と、前記信号遷移時間が、所定の閾値よりも大きい前記信号配線部分に対し、前記信号配線に沿ってワイドスペーシング領域を設定する機能とを有することを特徴とする半導体装置のパターン設計プログラム。
【０１８８】
付記７として、第２の論理素子が複数個あることを特徴とする半導体装置。
【０１８９】
付記８として、所定のシールド配線長のリストを有し、前記シールド配線長のリストからシールド配線長を決定するステップを有することを特徴とするパターン設計方法。
【０１９０】
付記９として、所定のシールド配線長のリストを有し、前記シールド配線長のリストからシールド配線長を決定する機能を有することを特徴とするパターン設計プログラム。
【０１９１】
付記１０として、所定のワイドスペーシング領域面積のリストを有し、前記ワイドスペーシング領域面積のリストからワイドスペーシング領域面積を決定するステップを有することを特徴とするパターン設計方法。
【０１９２】
付記１１として、ワイドスペーシング領域面積のリストを有し、前記ワイドスペーシング領域面積のリストからワイドスペーシング領域面積を決定する機能を有することを特徴とするパターン設計プログラム。
【図面の簡単な説明】
【０１９３】
【図１】本発明による第１の実施例におけるパターン設計方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置を示すブロック図。
【図２】本発明による第１の実施例における半導体装置のパターン形成方法を説明するフローチャート。
【図３】本発明による第１の実施例における半導体装置のパターン形成方法を説明するフローチャート。
【図４】本発明による第１の実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図。
【図５】本発明による第１の実施例における（ａ）マスク及び半導体基板の平面模式図、（ｂ）半導体装置の断面模式図。
【図６】本発明による第２の実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図。
【図７】本発明による第３の実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図。
【図８】本発明による第４の実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図。
【図９】本発明による第５の実施例における半導体装置のパターン形成方法を説明するフローチャート。
【図１０】本発明による第５の実施例における半導体装置のパターン形成方法を説明するフローチャート。
【図１１】本発明による第５の実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図。
【図１２】本発明による第６の実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図。
【図１３】本発明による第７の実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図。
【図１４】本発明による第８の実施例におけるパターン設計方法によって生成する半導体装置の論理素子の配置及び配線構造の一部を示すパターン設計模式図。
【図１５】本発明による第９の実施例における半導体装置のパターン形成方法を説明するフローチャート。
【図１６】本発明による第１０の実施例における半導体装置のパターン形成方法を説明するフローチャート。
【符号の説明】
【０１９４】
１０  パターン設計装置
１１  ＣＰＵ
１２  ＲＯＭ
１３  ＲＡＭ
１４  表示部
１５  入力部
１６  入出力インターフェイス
１７  コントローラ
１７ａ  記憶媒体
１８  ネットワーク接続部
１９  バスライン
２０、３０  第１の論理素子
２１、２４、３１、３１ａ、３６  第２の論理素子
２２  信号配線
２３、６１ａ  シールド配線
３２  第３の論理素子
３３  第４の論理素子
３４  第１の信号配線
３５  第２の信号配線
３５ａ、３５ｂ  ワイドスペーシング領域
４０  マスク
４１  パターン
４２、５０  半導体基板
４３  チップ領域
４４  半導体装置
５１  Ｎ型ウェル領域
５２  Ｐ型ウェル領域
５３  素子分離領域
５４  ゲート絶縁膜
５５  ゲート電極膜
５６  側壁絶縁膜
５６ａ  第１層間絶縁膜
５７  エクステンション領域
５８  ソース及びドレイン領域
５９  第１配線層
６０  第２層間絶縁膜
６１  信号配線
６２  第３層間絶縁膜
６３  第３配線層
６４  第４層間絶縁膜
【図１】
2006080311.tif 000003
【図２】
2006080311.tif 000004
【図３】
2006080311.tif 000005
【図４】
2006080311.tif 000006
【図５】
2006080311.tif 000007
【図６】
2006080311.tif 000008
【図７】
2006080311.tif 000009
【図８】
2006080311.tif 000010
【図９】
2006080311.tif 000011
【図１０】
2006080311.tif 000012
【図１１】
2006080311.tif 000013
【図１２】
2006080311.tif 000014
【図１３】
2006080311.tif 000015
【図１４】
2006080311.tif 000016
【図１５】
2006080311.tif 000017
【図１６】
2006080311.tif 000018