(57)【要約】【課題】  フォトリソグラフィ工程を増やすことなく、メモリセルの信頼性向上のためのＳＴＩの肩落としのエッチングでシリコン基板が削れるのを防止する。【解決手段】  シリコン基板３上にゲート絶縁膜となるシリコン酸化膜１３、２５、２６、メモリセルトランジスタ１などのゲート電極６、７、１２ａ、１２ｂを形成する（（ａ）、（ｂ）参照）。セルの信頼性確保のためにシリコン酸化膜１９を全面に形成し、コンタクトホールおよび高耐圧トランジスタ９のゲート電極１２ｂ表面のシリコン酸化膜１９を剥離する。このとき、ゲート絶縁膜としてのシリコン酸化膜２６およびＳＴＩ１０のエッチングも同時に行う。【選択図】  図４
2006080129.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜を介してゲート電極が形成されると共に前記半導体基板の表面から突出した素子分離絶縁膜が形成された状態で、前記半導体基板の表面に酸化膜を形成する工程と、
自己整合型のコンタクトホールを形成する領域に形成されている前記酸化膜を除去するためのレジストパターンを用いて、前記自己整合型コンタクトホールの形成領域の前記酸化膜を除去すると共に、前記素子分離絶縁膜の前記半導体基板の表面から突出した部分を半導体基板の表面近傍の高さまでエッチングする工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、異なる膜厚のゲート絶縁膜が形成され、それぞれの絶縁膜上にゲート電極が形成されると共に、前記半導体基板の表面から突出した素子分離絶縁膜が形成された状態で、前記半導体基板全面に酸化膜を形成する工程と、
自己整合型のコンタクトホールの形成領域を開口すると共に、膜厚が厚い前記ゲート絶縁膜が形成されたゲート電極の周囲のゲート絶縁膜および前記素子分離絶縁膜の表面を露出させ、且つ膜厚が薄い前記ゲート絶縁膜が形成されたゲート電極の周囲の領域を覆う形状のレジストパターンを形成する工程と、
このレジストパターンをマスクとして前記コンタクトホールの形成領域の前記酸化膜を除去すると共に、前記露出されたゲート電極の周囲のゲート絶縁膜をエッチング除去し、かつ前記露出された素子分離絶縁膜の前記半導体基板の表面から突出した部分を半導体基板の表面近傍の高さまでエッチングする工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記レジストパターンを形成する工程に先立って、前記ゲート絶縁膜の膜厚の差を利用して薄いゲート絶縁膜が形成された前記ゲート電極の周囲の半導体基板の表層にその薄いゲート絶縁膜を通して不純物をイオン注入により選択的に導入する工程を設けたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる膜厚のゲート絶縁膜を有するトランジスタを備えた構成の半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリなどの半導体装置は、メモリセルトランジスタが多数形成されたメモリセル領域と、高耐圧トランジスタを含んで形成された周辺回路領域とから構成されている。これらのトランジスタは、その耐圧などに応じて異なる膜厚のゲート酸化膜が形成されると共に、素子間の分離をＳＴＩ（Shallow Trench Isolation）により行う構成のものが主流となっている。また、高集積化を図るために、コンタクトホールの形成工程では、セルフアラインコンタクト構造が採用されている。
【０００３】
この場合、ゲート電極の側壁に信頼性向上のために酸化膜を形成する構造のものでは、セルフアラインコンタクトでコンタクトホールを形成する場合にシリコン窒化膜をストッパとして使用する関係から発生する不具合がある。このため、従来では、特許文献１に示すような方法が採用されていた。これは、コンタクトホール形成領域の酸化膜を予め除去した上でシリコン窒化膜を成膜する方法である。
【０００４】
一方、上記したセルフアラインコンタクト構造を採用する構成では、他の問題点として、素子分離絶縁膜としてのＳＴＩ構造とシリコン基板との段差に起因したものがある。これは、ゲート電極を形成した後にシリコン酸化膜およびシリコン窒化膜を形成すると、ＳＴＩ構造の段差部分でシリコン窒化膜がスペーサ状に残るため、シリコン基板との接触面積が減少してコンタクト抵抗の上昇を招くという不具合である。
【０００５】
この不具合を解決する方法として、ストッパとしてのシリコン窒化膜を形成する前に、ＳＴＩ構造の溝内部に埋め込まれているシリコン酸化膜をエッチバック処理することにより、シリコン基板の表面との間の段差を少なくすることで解決している。
【特許文献１】特開２００２−５７２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記したような製造工程を経ることで、メモリセルトランジスタなどの薄いゲート酸化膜が形成されているゲート電極の周囲領域のシリコン基板は、その表層部がエッチングされてしまうようになり、このシリコン基板の表層の掘り込み状態がメモリセルの動作特性としてショートチャネル特性の悪化を招く一つの要因となっていた。
このような不具合の対策として、例えば、厚いゲート酸化膜とＳＴＩをシリコン基板の表面の高さまで落とし込むエッチングを行う前に、メモリセルトランジスタや低圧トランジスタなどの薄いゲート酸化膜が形成されている部分を、フォトレジストなどでマスクをすることでシリコン基板を掘り込まないようにすることが考えられる。しかし、この方法では、フォトリソグラフィ工程を追加することになるので製造工程の増加に加えてコストの上昇が避けられず、フォトリソグラフィ工程を追加しない方法が望まれていた。
【０００７】
本発明は上記事情を考慮してなされたもので、その目的は、新たなフォトリソグラフィ工程を追加することなく、自己整合型のコンタクトホール部分の素子分離絶縁膜の肩落としエッチング処理による半導体基板の削れをなくしてショートチャネル効果が悪化するのを抑制することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を介してゲート電極が形成されると共に前記半導体基板の表面から突出した素子分離絶縁膜が形成された状態で、前記半導体基板の表面に酸化膜を形成する工程と、自己整合型のコンタクトホールを形成する領域に形成されている前記酸化膜を除去するためのレジストパターンを用いて、前記自己整合型コンタクトホールの形成領域の前記酸化膜を除去すると共に、前記素子分離絶縁膜の前記半導体基板の表面から突出した部分を半導体基板の表面近傍の高さまでエッチングする工程とを有するところに特徴を有する。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板上に、異なる膜厚のゲート絶縁膜が形成され、それぞれの絶縁膜上にゲート電極が形成されると共に、前記半導体基板の表面から突出した素子分離絶縁膜が形成された状態で、前記半導体基板全面に酸化膜を形成する工程と、自己整合型のコンタクトホールの形成領域を開口すると共に、膜厚が厚い前記ゲート絶縁膜が形成されたゲート電極の周囲のゲート絶縁膜および前記素子分離絶縁膜の表面を露出させ、且つ膜厚が薄い前記ゲート絶縁膜が形成されたゲート電極の周囲の領域を覆う形状のレジストパターンを形成する工程と、このレジストパターンをマスクとして前記コンタクトホールの形成領域の前記酸化膜を除去すると共に、前記露出されたゲート電極の周囲のゲート絶縁膜をエッチング除去し、かつ前記露出された素子分離絶縁膜の前記半導体基板の表面から突出した部分を半導体基板の表面近傍の高さまでエッチングする工程とを備えたところに特徴を有する。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によれば、自己整合型のコンタクトホールの形成領域の素子分離絶縁膜について肩落とし構造を採用し、この部分のエッチング処理を既存の工程で行うパターニング工程を利用して行うことができ、これによって、トランジスタ特性の信頼性を向上させるための構成をコストの上昇を抑制しながら実現することができるようになる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明をフラッシュメモリに適用した場合の第１の実施形態について図１ないし図８を参照して説明する。
図１（ａ）〜（ｄ）および図２（ａ）、（ｂ）は、本実施形態におけるフラッシュメモリの各部を模式的な断面図および平面図で示したものである。フラッシュメモリは、図２（ａ）のメモリセル領域と、図２（ｂ）の周辺回路領域とから構成されている。メモリセル領域には記憶用の多数のメモリセルトランジスタ１と読み書き制御用の選択ゲートトランジスタ２が形成されている。なお、図１の断面は、フラッシュメモリの製造工程で、選択ゲートトランジスタ２の間のビット線コンタクトホールを形成してポリシリコン層を埋め込み処理してエッチバック処理を行った段階の状態を示している。
【００１２】
図２において、半導体基板であるシリコン基板３（図１参照）の表面部分にトレンチを形成して絶縁膜を埋め込むことで素子分離絶縁膜であるＳＴＩ（Shallow Trench Isolation）４を設け、このＳＴＩ４により分離したシリコン基板３の表層部分を活性領域５として分離形成している。ＳＴＩ４は素子分離領域として機能している。活性領域５には、上部に直交するように形成されたゲート電極６の部分にメモリセルトランジスタ１が形成され、このゲート電極６よりも幅広なゲート電極７の部分に選択ゲートトランジスタ２が形成されている。図１（ａ）および（ｂ）は、図２（ａ）のメモリセル領域１の部分の活性領域５上で切断した（図中Ａ−Ａで示す部分）断面図およびＳＴＩ４上で切断した（図中Ｂ−Ｂで示す部分）断面図である。
【００１３】
また、メモリセル領域を囲むように配置された駆動制御用の周辺回路領域には低耐圧トランジスタ８および高耐圧トランジスタ９が形成されている。図２（ｂ）において、シリコン基板３に素子分離絶縁膜としてのＳＴＩ１０を形成して活性領域１１を分離形成している。この活性領域１１はメモリセル領域の活性領域５よりも幅広に形成されており、活性領域１１に直交するように形成された幅広なゲート電極１２ａ、１２ｂにより上記トランジスタ８、９が構成されている。
【００１４】
図１（ｃ）、（ｄ）は、図２（ｂ）で示した低耐圧トランジスタ８および高耐圧トランジスタ９のそれぞれについて、ＳＴＩ１０上で切断した（図中Ｃ−Ｃで示す部分）断面図を左側に、活性領域１１上で切断した（図中Ｄ−Ｄで示す部分）断面図を右側に配置して一体に示したものである。これら低耐圧トランジスタ８と高耐圧トランジスタ９とは、耐圧の違いから後述するゲート絶縁膜の膜厚が異なるように形成されている。
【００１５】
次に、図１を参照して断面構造について説明する。図１（ａ）において、メモリセルトランジスタ１のゲート電極６および選択ゲートトランジスタ２のゲート電極７は、シリコン基板３上に、膜厚が８ｎｍのゲート絶縁膜としてのシリコン酸化膜１３を介して形成されている。各ゲート電極６、７は、下層からフローティングゲートの多結晶シリコン膜１４、ゲート絶縁膜としてのＯＮＯ膜１５、コントロールゲートの多結晶シリコン膜１６、ＷＳｉ（タングステンシリコン）膜１７、窒化シリコン膜１８を順次積層した構成である。
【００１６】
また、これらのゲート電極６、７を覆うように、熱酸化による薄いシリコン酸化膜が形成されると共に、信頼性確保のためにＬＰ−ＴＥＯＳ（Tetra-ethyl-ortho-silicate）などのシリコン酸化膜１９が形成されている。選択ゲートトランジスタ２のゲート電極７においては、セルフアラインコンタクトを形成するために、ゲート電極７の上面中央から隣接するゲート電極７の上面中央までの間のシリコン酸化膜１９が剥離されている。また、シリコン酸化膜１９の剥離に伴ってシリコン基板３の表面が若干エッチングされて凹部３ａが形成された状態となっている。
【００１７】
シリコン酸化膜１９をエッチングした表面には熱酸化による薄いシリコン酸化膜が残った状態となっている。上記の状態の上面には、バリヤーとしてのシリコン窒化膜２０が形成されている。これはエッチングのストッパおよびＣＭＰ（Chemical Mechanical Polishing）処理のストッパとして機能するものである。そして、ゲート電極６、７の間の凹部を埋めるようにＢＰＳＧ（Boro-phospho Silicate Glass）膜２１が形成されている。このＢＰＳＧ膜２１は、後述するようにＣＭＰ処理によりシリコン窒化膜２０をストッパとしてゲート電極６、７の上面の高さに形成されている。ＢＰＳＧ膜２１の上面に、ＴＥＯＳ膜２２が形成されている。
【００１８】
２つのゲート電極７の間に位置するＴＥＯＳ膜２２およびＢＰＳＧ膜２１にビット線コンタクトホール２３がセルフアライン方式で形成されている。これはＲＩＥ（Reactive Ion Etching）法によりＴＥＯＳ膜２２およびＢＰＳＧ膜２１をエッチングして形成するもので、シリコン窒化膜２０をストッパとして形成する。この場合に、エッチングの選択比の制約からシリコン窒化膜２０が部分的にオーバーエッチされている。ビット線コンタクトホール２３内には多結晶シリコンプラグ２４が埋め込み形成されている。
【００１９】
一方、図１（ｂ）に示すメモリセル領域のＳＴＩ４上においては、上記したのと同様のゲート電極６、７が下地となるＳＴＩ４の上に形成されている。ここで、図１（ｂ）の位置における断面は、前述のように図２（ａ）に示したＢ−Ｂ断面であり、この位置はフローティングゲートとなる多結晶シリコン膜１４が分断されている領域Ｓを外した部分に相当するものである。
【００２０】
また、図１（ａ）の構成で説明したセルフアラインコンタクトを形成するために剥離するシリコン酸化膜１９のエッチング処理では、エッチング時に露出しているＳＴＩ４の表面部分もエッチングにより掘り下げられ、凹部４ａが元の表面の高さよりもΔｈだけ低く形成された状態となっている。なお、ＳＴＩ４の形成工程の関係で、フローティングゲートとなる多結晶シリコン膜１４は、ＳＴＩ４上の部分ではシリコン基板３上の部分での膜厚よりも薄く形成されている。なお、上記したビット線コンタクトホール２３は、図示のＳＴＩ４上の部分では形成されない。
【００２１】
次に、図１（ｃ）、（ｄ）に示す低耐圧トランジスタ８および高耐圧トランジスタ９の構成について説明する。各ゲート電極１２ａ、１２ｂは、シリコン基板３上にゲート絶縁膜としてのシリコン酸化膜２５、２６を介した状態で形成されており、膜の積層構成についてはゲート電極６、７と同様である。この場合、低耐圧トランジスタ８に対応するシリコン酸化膜２５は、膜厚が８ｎｍでメモリセルトランジスタ１のシリコン酸化膜１３と同じであり、高耐圧トランジスタ９に対応するシリコン酸化膜２６は、膜厚が４０ｎｍで形成されている。
【００２２】
ゲート電極１２ａの上面には、これらを覆うように熱酸化による薄いシリコン酸化膜が形成されると共に、信頼性向上のためにＬＰ−ＴＥＯＳなどのシリコン酸化膜１９が形成されている。また、高耐圧トランジスタ９のゲート電極１２ｂは、シリコン酸化膜１９が形成された後に、イオン注入工程のためにそのシリコン酸化膜１９が剥離された状態である。メモリセル領域の構成と同様にしてＳＴＩ１０に段差Δｈが発生している。シリコン酸化膜１９が剥離された活性領域１１の領域にはイオン注入により拡散層が形成されている。
【００２３】
シリコン酸化膜１９が剥離されたゲート電極１２ｂおよびシリコン基板３の表面には、シリコン窒化膜２１が形成されている。さらに、ゲート電極１２ａ、１２ｂの凹部を埋め込むようにしてＢＰＳＧ膜２１が形成されると共に、ＴＥＯＳ膜２２が形成されている。なお、メモリセル領域の構成と異なり、周辺回路部のコンタクトホールは、ビット線コンタクトホール２３の形成工程よりも後の工程でコンタクトホールを形成するので、ここでは図示していない。
【００２４】
上記ゲート電極６、７、１２ａ、１２ｂを構成する各層の膜厚は、例えば次のように設定されている。フローティングゲートとなる多結晶シリコン膜１３は、活性領域５あるいは１１上においては、膜厚１００ｎｍ程度。ＳＴＩ４あるいは１０上においては膜厚６０ｎｍ程度である。ＯＮＯ膜１４は、酸化膜、窒化膜、酸化膜の三層構造として１５ｎｍ程度の膜厚である。コントロールゲートとなる多結晶シリコン膜１５は８０ｎｍ程度の膜厚であり、ＷＳｉ膜１６は７０ｎｍ程度の膜厚であり、窒化シリコン膜１７は成膜時で２００ｎｍ程度の膜厚、加工後で１５０ｎｍ程度の膜厚である。
【００２５】
次に、上記構成について製造工程の説明を図３ないし図８を参照して説明する。図３（ａ）〜（ｄ）は、ゲート電極６、７、１２ａ、１２ｂを形成するために、積層された膜構造をエッチングにより加工した直後の状態の断面を示している。この状態では、メモリセル領域のメモリセルトランジスタ６および選択ゲートトランジスタ７では、図３（ａ）、（ｂ）に示すように、シリコン基板３上にゲート酸化膜１３を介した状態あるいはシリコン基板３上のＳＴＩ４上にゲート電極６、７が加工形成されている。
【００２６】
また、同様にして、周辺回路領域の低耐圧トランジスタ８、高耐圧トランジスタ９についても、図３（ｃ）、（ｄ）に示すように、シリコン基板３上にゲート酸化膜２５、２６を介した状態あるいはＳＴＩ１０上にゲート電極１２ａ、１２ｂが加工形成された状態である。
この後、酸素雰囲気中で熱処理を行い、各ゲート電極６、７、１２ａ、１２ｂの端面に薄いシリコン酸化膜を形成し（図示せず）、さらに、メモリセル領域のメモリセルトランジスタ１、選択ゲートトランジスタ２および周辺回路領域の低耐圧トランジスタ８、高耐圧トランジスタ９の拡散領域を形成する。この場合、拡散層の形成工程では、それぞれのパターンに応じたマスクを用いてフォトレジストを開口し、パターニングしたフォトレジストをマスクとしてイオン注入を行い、通常のレジスト除去技術を用いてレジストを除去し、拡散層の形成を行う。
【００２７】
次に、図４（ａ）〜（ｄ）に示すように、メモリセルトランジスタの信頼性向上のために、ゲート電極６、７の周りにＬＰ−ＴＥＯＳなどのシリコン酸化膜１９を形成する。この後、シリコン酸化膜１９および厚いゲート酸化膜であるシリコン酸化膜２６を選択的にエッチバックする為にゲート電極７、７間と厚いシリコン酸化膜２６を有する周辺回路部の高耐圧トランジスタ９の部分をフォトリソグラフィ処理によりフォトレジストを開口してレジストパターン２７を形成する。
【００２８】
開口したレジストパターン２７をマスクとして、選択ゲートトランジスタ２のコンタクトホール形成領域のシリコン酸化膜１９を除去すると共に、厚いゲート絶縁膜すなわちシリコン酸化膜２６を有する高耐圧トランジスタ９のシリコン酸化膜２６をシリコン基板３が露出するまでエッチングする。この場合は、薄いゲート絶縁膜すなわちシリコン酸化膜２５を有する低耐圧トラジスタ８は、レジストパターン２７でカバーされているが、開口しても良い。
【００２９】
この後、選択ゲートトランジスタ２のゲート電極７側壁に残るシリコン酸化膜１９を除去するために、フッ酸系の薬液によりシリコン酸化膜１９をエッチバックし、続いて、通常のレジスト除去技術を用いてレジストパターン２７を除去する。
次に、図５に示すように、レジストパターン２７の除去後、酸素雰囲気中で熱処理を行ってゲート電極７側壁にシリコン酸化膜形成する。なお、拡散層の形成工程は、この熱処理後に行う場合も有り、その場合においても先と同様に各種トランジスタの拡散層を必要に応じて形成する。例えば、厚いゲート絶縁膜に相当するシリコン酸化膜２６を有する高耐圧トランジスタ９の拡散層形成の場合は、厚いシリコン酸化膜２６を有する高耐圧トランジスタ９の部分をレジストパターン２８を用いて開口し、イオン注入処理を行う。
【００３０】
この後、図６に示しているように、レジストパターン２８を除去し、全面にシリコン窒化膜２０を形成する。このシリコン窒化膜２０は、ＣＭＰ処理のストッパおよびコンタクトホール形成時のエッチングのストッパとして機能させるためのものである。
次に、ゲート電極６、７、１２ａ、１２ｂの間の隙間を埋めるように厚いＢＰＳＧ膜２１を成膜し、この後、ＣＭＰ処理によりシリコン窒化膜２０をストッパとして平坦化する。さらに、ＴＥＯＳ膜２２を成膜して図７のような構成を得る。ＢＰＳＧ膜２１およびＴＥＯＳ膜２２は層間絶縁膜として機能するものである。
【００３１】
次に、図８に示すようにビット線コンタクトホール２３を形成する。フォトリソグラフィ処理によりコンタクトホール形成用のレジストパターン２９を形成し、ＲＩＥ法によりＴＥＯＳ膜２２およびＢＰＳＧ膜２１をエッチングする。このとき、ＢＰＳＧ膜２１の下層に形成されたシリコン窒化膜２０がストッパとして機能する。続いて、シリコン窒化膜２０をエッチングすることでシリコン基板３の表面部分３ａが露出させる。このとき、ＲＩＥの選択比の制約やシリコン窒化膜２０のエッチング処理により、ゲート電極７の上面に形成されている部分がエッチングされ、これによって図示のように、肩が丸まった状態になる。
【００３２】
次に、上記のレジストパターン２９を除去し、前述した図１に示すように、多結晶シリコンプラグ２４をビット線コンタクトホール２３内に形成する。ここでは、まず全面に多結晶シリコン膜を形成し、この後エッチバック処理を行うことでビット線コンタクトホール２３内の所定高さの多結晶シリコンプラグ２４を形成する。なお、この後の工程としては、タングステン配線を形成するために、ダマシン技術を利用して溝を形成すると共に溝内タングステン膜を成膜し、ＣＭＰ処理でタングステンプラグを埋め込み形成する。
【００３３】
このような本実施形態によれば、厚いゲート絶縁膜に対応するシリコン酸化膜２１を備えた高耐圧トランジスタ９の部分のＳＴＩ１０の肩落としのエッチング処理を、セルの信頼性向上のためのシリコン酸化膜１９のエッチング処理工程と統合させたので、メモリセル領域のメモリセルトランジスタ１の活性領域５の表面にダメージを与えることなく、且つ、フォトリソグラフィ処理工程を増やすことなく肩落としの処理を行える。これにより、工程の短縮とコストの低減を図ることができるようになる。
【００３４】
（第２の実施形態）
図９は本発明の第２の実施形態を示すもので、この実施形態においては、メモリセルトランジスタ１の拡散層の形成に際して、第１の実施形態における図３に示した段階で実施することで、フォトリソグラフィ処理をなくしたところである。
すなわち、この実施形態においては、メモリセルトランジスタ１の拡散層の形成時に、ゲート絶縁膜としてのシリコン酸化膜１３、２５、２６の膜厚の差を利用して選択的にイオン注入を行うようにしている。ここでは、シリコン酸化膜２６は厚く形成されており、シリコン酸化膜１３、２５は薄く形成されている。イオン注入時の加速電圧を適当に選ぶことにより、シリコン酸化膜１３、２５の部分のみにシリコン基板３の活性領域５、１１中に不純物となるイオンを導入し、シリコン酸化膜２６の部分には導入を制限するものである。
【００３５】
具体的な製造工程としては、前述と同様にして、ゲート電極６、７、１２ａ、１２ｂまでを加工し、酸素雰囲気中で熱処理を行い、図３と同様の状態として、図９のような構成が得られる。続いて、この状態のままで全面にメモリセルトランジスタ１の活性領域５および低耐圧トランジスタ８の活性領域１１に選択的にイオンを注入する。
この場合、通常であればフォトリソグラフィ技術を用いて、選択的にセル部のみを開口させ、イオン注入を行うが、この工程では、上述のようにフォトレジストを用いないで全面にイオン注入を施す。このとき、厚いゲート絶縁膜となるシリコン酸化膜２６を有する高耐圧トランジスタ９においては、シリコン酸化膜２６がストッパとなり、トランジスタ特性に影響を与えるほどには、イオンが注入されない。
【００３６】
このことは、発明者らがシミュレーションにより検証を行っている。図１０はそのシミュレーション結果を示したものである。砒素イオンＡｓの注入加速電圧を２０ｋｅＶとした場合を例にとると、図１０（ａ）は、シリコン酸化膜が１０ｎｍ以下の薄い場合、つまり薄いシリコン酸化膜１３、２５の場合を示しており、注入されるイオン量のピークはシリコン基板内に位置することから、注入されたほとんどのイオンがシリコン基板内に注入されている。
【００３７】
また、図１０（ｂ）は、シリコン酸化膜が４０ｎｍの厚い場合、つまり厚いシリコン酸化膜２６の場合を示しており、注入されるイオン量のピークはシリコン酸化膜中に位置することから、注入されたほとんどのイオンがシリコン基板に到達することなく遮断されていることがわかる。
なお、上記の処理工程以降においては、第１の実施形態と同様であるので省略する。
【００３８】
このような第２の実施形態によれば、シリコン酸化膜１３、２５、２６の膜厚の差を利用してイオン注入により拡散層を選択的に形成することができるようになり、これによってもフォトリソグラフィ処理工程の回数を低減することができるようになる。この結果、工数の削減およびコストの低減を図ることができるようになる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００３９】
上記実施形態におけるフラッシュメモリとしては、ＮＡＮＤ型およびＮＯＲ型のいずれのフラッシュメモリにも適用することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態を示す各部の模式的な断面図
【図２】メモリセル領域および周辺回路領域に対応した活性領域とゲート電極の配置を示す平面図
【図３】製造工程の途中の段階における図１相当図（その１）
【図４】製造工程の途中の段階における図１相当図（その２）
【図５】製造工程の途中の段階における図１相当図（その３）
【図６】製造工程の途中の段階における図１相当図（その４）
【図７】製造工程の途中の段階における図１相当図（その５）
【図８】製造工程の途中の段階における図１相当図（その６）
【図９】本発明の第２の実施形態を示す各部の模式的な断面図
【図１０】酸化膜厚とイオン注入との関係を示す図
【符号の説明】
【００４１】
図面中、１はメモリセルトランジスタ、２は選択ゲートトランジスタ、３はシリコン基板（半導体基板）、４、１０はＳＴＩ（素子分離絶縁膜）、５、１１は活性領域、６、７、１２ａ、１２ｂはゲート電極、８は低耐圧トランジスタ、９は高耐圧トランジスタ、１３、２５、２６はシリコン酸化膜（ゲート絶縁膜）、１９はシリコン酸化膜、２０はシリコン窒化膜、２１はＢＰＳＧ膜、２２はＴＥＯＳ膜、２３はビット線コンタクトホール、２４は多結晶シリコンプラグ、２７〜２９はレジストパターンである。
【図１】
2006080129.tif 000003
【図２】
2006080129.tif 000004
【図３】
2006080129.tif 000005
【図４】
2006080129.tif 000006
【図５】
2006080129.tif 000007
【図６】
2006080129.tif 000008
【図７】
2006080129.tif 000009
【図８】
2006080129.tif 000010
【図９】
2006080129.tif 000011
【図１０】
2006080129.tif 000012