(57)【要約】【課題】セル領域のトランジスタ、ＶＰＰの発生及び経路に用いるトランジスタ、及びＶＤＤトランジスタのゲート酸化膜の厚さをそれぞれ異なるよう形成することにより、周辺回路領域トランジスタの動作速度を向上させ、ショートチャンネル効果を低減させることができる半導体素子の製造方法を提供する。【解決手段】フィンゲート構造を有する半導体素子においてセル領域のトランジスタ、ＶＰＰの発生及び経路に用いるトランジスタ、及びＶＤＤが印加されるトランジスタのゲート酸化膜の厚さをそれぞれ異なるよう形成することにより、セルトランジスタのしきい値電圧を望む値まで上昇させると共に、周辺回路領域トランジスタの動作速度を向上させ、ショートチャンネル効果を低減させる。【選択図】図２１
2006279010.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）セルトランジスタが形成されるセル領域と、ＶＰＰ電圧生成及び伝達のためのＶＰＰトランジスタが形成されるＶＰＰ周辺回路領域と、ＶＤＤトランジスタが形成されるＶＤＤ周辺回路領域を含む半導体基板を提供する段階と、
（ｂ）半導体基板の上部に活性領域を定義する素子分離絶縁膜を形成する段階と、
（ｃ）前記セル領域の素子分離絶縁膜をエッチングし、少なくともチャンネル領域に予定されている部分の活性領域の側壁を露出させる段階と、
（ｄ）前記露出した側壁を含むセル領域の活性領域の表面に第１のゲート酸化膜パターンを形成する段階と、
（ｅ）前記第１のゲート酸化膜パターン及び前記ＶＰＰ周辺回路領域の半導体基板の表面に第２のゲート酸化膜パターンを形成する段階と、
（ｆ）前記第２のゲート酸化膜パターンの表面及びＶＤＤ周辺回路領域の半導体基板の表面に第３のゲート酸化膜パターンを形成する段階と、
（ｇ）全体表面の上部に下部ゲート用導電層を形成して平坦化する段階と、
（ｈ）前記下部ゲート用導電層の上部に上部ゲート用導電層及びハードマスク層を順次形成する段階と、
（ｉ）前記下部ゲート用導電層、上部ゲート用導電層及びハードマスク層をパターニングして下部ゲート電極、上部ゲート電極及びハードマスクパターンの積層構造でなるゲート構造物を形成する段階と、
（ｊ）前記ゲート構造物の両側の半導体基板にソース／ドレーン領域を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記（ｂ）段階は、
（ｂ−１）前記半導体基板の表面にパッド酸化膜及びパッド窒化膜を形成する段階と、
（ｂ−２）前記パッド窒化膜、パッド酸化膜及び所定厚さの半導体基板をエッチングして素子分離用トレンチを形成する段階と、
（ｂ−３）全体表面の上部に側壁酸化膜及びライナ窒化膜を形成する段階と、
（ｂ−４）全体表面の上部に前記素子分離用トレンチを埋め込む素子分離用酸化膜を形成し、前記パッド窒化膜が露出するまで素子分離用酸化膜を平坦化エッチングして前記活性領域を定義する前記素子分離膜を形成する段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記（ｃ）段階は
（ｃ−１）セル領域の素子分離膜を露出させる感光膜パターンを形成する段階と、
（ｃ−２）前記感光膜パターンをマスクとして前記露出した素子分離膜をエッチングし、前記チャンネル予定領域の側壁の側壁酸化膜及びライナ窒化膜を露出させる段階と、
（ｃ−３）前記パッド窒化膜及びライナ窒化膜を取り除く段階と、
（ｃ−４）前記露出した側壁酸化膜及び所定厚さのパッド酸化膜をエッチングし、少なくとも前記チャンネル予定領域の側壁の半導体基板を露出させる段階と、
（ｃ−５）前記感光膜パターンを取り除く段階とを含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記（ｃ）段階は
（ｃ−１）前記チャンネル領域に予定されている活性領域、及びこれに隣接したセル領域の素子分離膜を露出させるアイランド型ウインドーを含む感光膜パターンを形成する段階と、
（ｃ−２）前記感光膜パターンをマスクとして前記露出した素子分離膜をエッチングし、前記チャンネル予定領域の側壁の側壁酸化膜及びライナ窒化膜を露出させる段階と、
（ｃ−３）前記パッド窒化膜及びライナ窒化膜を取り除く段階と、
（ｃ−４）前記露出した側壁酸化膜及び所定厚さのパッド酸化膜を取り除き、少なくとも前記チャンネル予定領域の側壁の半導体基板を露出させる段階と、
（ｃ−５）前記感光膜パターンを取り除く段階とを含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記アイランド型ウインドーは、前記ゲート構造物の幅（Ｆｘ）より左右にそれぞれＤほど小さく、前記活性領域の線幅（Ｆｙ）より上下にそれぞれＥほど大きい長方形、多角形又は楕円形であることを特徴とする請求項４に記載の半導体素子の製造方法（但し、０≦Ｄ＜０．５Ｆｘ、０＜Ｅ＜０．７５Ｆｙ）。
【請求項６】
前記（ｃ−２）段階で素子分離膜がエッチングされ形成された領域を埋め込む下部ゲート電極の線幅は、前記ゲート構造物の線幅より小さいことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記（ｄ）段階は
前記パッド酸化膜の表面を含む半導体基板の表面に第１のゲート酸化膜を形成する段階と、
前記周辺回路領域の一部の第１のゲート酸化膜を露出させる第１の感光膜パターンを形成する段階と、
前記第１の感光膜パターンをマスクとして前記露出した一部の第１のゲート酸化膜をエッチングし、前記周辺回路領域の第１のゲート酸化膜を取り除くことで第１のゲート酸化膜パターンを形成する段階と、
前記第１の感光膜パターンを取り除く段階とを含むことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項８】
前記（ｄ）段階は、前記第１のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記（ｅ）段階は
（ｅ−１）前記第１のゲート酸化膜パターンを含む半導体基板の表面に第２のゲート酸化膜を形成する段階と、
（ｅ−２）前記ＶＤＤ周辺回路領域の一部の第２のゲート酸化膜を露出させる第２の感光膜パターンを形成する段階と、
（ｅ−３）前記第２の感光膜パターンにより露出した一部の第２のゲート酸化膜をエッチングして取り除くことで第２のゲート酸化膜パターンを形成する段階と、
（ｅ−４）前記第２の感光膜パターンを取り除く段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記（ｅ）段階は、前記第２のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記（ｂ）段階を行なったあと、ウェル及びセルチャンネルイオン注入工程を行なう段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１２】
前記（ｃ）段階を行なったあと、ウェル及びセルチャンネルイオン注入工程を行なう段階をさらに含むことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項１３】
前記（ｅ−２）段階を行なったあと、前記露出したＶＤＤ周辺回路領域にしきい値電圧調整用のイオンを注入する段階をさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記（ｂ）段階は、前記素子分離用トレンチの上部コーナーをラウンディングする段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１５】
前記（ｂ）段階は、前記セル領域及び周辺回路領域の前記パッド窒化膜及びパッド酸化膜を取り除く段階と、
前記パッド酸化膜が取り除かれて露出した一部の半導体基板に第１の酸化膜を形成する段階とをさらに含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記（ｃ）段階は
（ｃ−１）前記チャンネル領域に予定されている活性領域と隣接したセル領域の一部の素子分離膜をエッチングし、前記チャンネル予定領域の側壁の一部の側壁酸化膜及び一部のライナ窒化膜を露出させる段階と、
（ｃ−２）前記露出した一部の側壁酸化膜及び一部のライナ窒化膜を取り除いて前記チャンネル予定領域の側壁の半導体基板を露出させる段階とを含むことを特徴とする請求項１５に記載に半導体素子の製造方法。
【請求項１７】
前記（ｃ−１）段階で素子分離膜がエッチングされ形成された領域を埋め込む下部ゲート電極の線幅は、前記ゲート構造物の線幅より大きいことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記（ｃ−１）段階は
前記チャンネル領域に予定されている活性領域、及びこれに隣接したセル領域の一部の素子分離膜を露出させる感光膜パターンを形成する段階と、
前記感光膜パターンにより露出した素子分離膜を所定厚さにエッチングする段階と、
前記感光膜パターンを取り除く段階とを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１９】
前記（ｃ−１）段階を行なったあと、セルチャンネル傾斜イオン注入工程を行なう段階をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２０】
前記（ｃ）段階は
（ｃ−１）前記セル領域の素子分離膜を所定厚さにエッチングし、前記セル領域の一部の側壁酸化膜及び一部のライナ窒化膜を露出させる段階と、
（ｃ−２）セルチャンネル傾斜イオン注入工程を行なう段階と、
（ｃ−３）前記露出した一部の側壁酸化膜及び一部のライナ窒化膜を取り除いて前記チャンネル予定領域の側壁の半導体基板を露出させる段階とを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２１】
前記（ｄ）段階は
半導体基板の表面に第１のゲート酸化膜を形成する段階と、
前記周辺回路領域の一部の第１のゲート酸化膜を露出させる第１の感光膜パターンを形成する段階と、
前記第１の感光膜パターンをマスクとして前記露出した一部の第１のゲート酸化膜をエッチングし、前記周辺回路領域の第１のゲート酸化膜を取り除くことで第１のゲート酸化膜パターンを形成する段階と、
前記第１の感光膜パターンを取り除く段階とを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２２】
前記（ｅ）段階は
（ｅ−１）前記第１のゲート酸化膜パターンを含む半導体基板の表面に第２のゲート酸化膜を形成する段階と、
（ｅ−２）前記ＶＤＤ周辺回路領域の一部の第２のゲート酸化膜を露出させる第２の感光膜パターンを形成する段階と、
（ｅ−３）前記第２の感光膜パターンをマスクとして前記露出した一部の第２のゲート酸化膜をエッチングし、前記ＶＤＤ周辺回路領域の第２のゲート酸化膜を取り除くことで第２のゲート酸化膜パターンを形成する段階と、
（ｅ−４）前記第２の感光膜パターンを取り除く段階とを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２３】
前記（ｄ）段階は、前記第１のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２４】
前記（ｅ）段階は、前記第２のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２５】
前記（ｅ−２）段階を行なったあと、前記露出したＶＤＤ周辺回路領域にしきい値電圧調節用のイオンを注入する段階をさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特にフィンゲート構造を有する半導体素子においてセル領域のトランジスタ、ＶＰＰの発生及び経路に用いるトランジスタ、及びＶＤＤが印加されるトランジスタのゲート酸化膜の厚さをそれぞれ異なるよう形成することにより、セルトランジスタのしきい値電圧を望む値まで上昇させると共に周辺回路領域トランジスタの動作速度を向上させ、ショートチャンネル効果を低減させる半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
集積回路内には、データ格納のためのセルトランジスタが形成されるセル領域、セルトランジスタに印加される電圧であるＶＰＰの発生及び経路に用いるトランジスタが形成される周辺回路領域（以下、「ＶＰＰ周辺回路領域」と記す）、及びＶＰＰより低い電圧であるＶＤＤ又はＶＣＯＲＥが印加されるトランジスタが形成される周辺回路領域（以下、「ＶＤＤ／ＶＣＯＲＥ周辺回路領域」と記す）などがある。以下では、各領域別に形成される従来の技術に係るトランジスタの構造及び製造方法を説明する。
【０００３】
図１及び図２は、従来の技術に係る半導体素子のセル領域のセルトランジスタを示した断面図等である。図１はワードライン方向と垂直な方向の断面図であり、図２はワードライン方向の断面図である。
図１及び図２に示されているように、半導体基板１０に活性領域を定義するリセスされた素子分離膜６５が備えられており、半導体基板１０とリセスされた素子分離膜６５の界面には側壁酸化膜４０及びライナ窒化膜５０が備えられている。下部ゲート電極１００、上部ゲート電極１１０及びハードマスク層パターン１２０の積層構造でなるワードラインであるゲート構造物１３０と半導体基板１０の界面には、第１のゲート酸化膜８０及び第２のゲート酸化膜９０の積層構造８０＋９０が備えられている。
【０００４】
図３及び図４は、従来の技術に係るＶＰＰ周辺回路領域のトランジスタを示した断面図等である。図３はゲート方向と垂直な方向の断面を示した断面図であり、図４はゲート方向と平行な断面を示した断面図である。
図３及び図４に示されているように、半導体基板１０に活性領域を定義する素子分離膜６０が備えられており、半導体基板１０と素子分離膜６０の界面には側壁酸化膜４０及びライナ窒化膜５０が備えられている。下部ゲート電極１００、上部ゲート電極１１０及びハードマスク層パターン１２０の積層構造でなるゲート構造物１３０と半導体基板１０の界面には、第１のゲート酸化膜８０及び第２のゲート酸化膜９０の積層構造８０＋９０が備えられている。
【０００５】
図５及び図６は、従来の技術に係るＶＤＤ周辺回路領域のトランジスタを示した断面図等である。図５はゲート方向と垂直な方向の断面を示した断面図であり、図６はゲート方向と平行な断面を示した断面図である。
図５及び図６に示されているように、ＶＤＤ周辺回路領域の半導体素子の構造は図３及び図４に示されているＶＰＰ周辺回路領域の半導体素子の構造と類似、下部ゲート電極１００、上部ゲート電極１１０及びハードマスク層パターン１２０の積層構造でなるゲート構造物１３０と半導体基板１０の界面には第２のゲート酸化膜９０が備えられている。即ち、ゲート酸化膜の厚さがセル領域又はＶＰＰ周辺回路領域の半導体素子と異なることが分かる。
【０００６】
ここで、図１及び図２に示されているセル領域の半導体素子と、図３及び図４に示されているＶＰＰ周辺回路領域の半導体素子のゲート酸化膜の厚さは同一であり、ＶＤＤ周辺回路領域の半導体素子のゲート酸化膜の厚さより厚い。
【０００７】
図７〜図１２は、従来の技術に係る半導体素子の製造方法を示した断面図等である。
図７〜図１２の（ａ）及び（ｂ）は、それぞれワードラインと垂直な方向のセルトランジスタ断面、及び平行な方向のセルトランジスタ断面を示した断面図である。図７〜１２の（ｃ）及び（ｄ）は、それぞれＶＰＰ周辺回路領域のゲート電極と垂直な方向のトランジスタ断面、及びＶＤＤ／ＶＣＯＲＥ周辺回路領域のゲート電極と垂直な方向のトランジスタ断面を示した断面図である。
【０００８】
図７に示されているように、セル領域、ＶＰＰ周辺回路領域及びＶＤＤ／ＶＣＯＲＥ周辺回路領域が備えられている半導体基板１０の上部にパッド酸化膜２０及びパッド窒化膜３０を積層し、素子分離領域に予定されている部分のパッド窒化膜３０、パッド酸化膜２０及び所定厚さの半導体基板１０をエッチングして素子分離トレンチ（図示省略）を形成する。その次に、前記素子分離トレンチの上部の半導体基板１０をエッチングしてラウンディングする。次は、全体表面の上部に側壁酸化膜４０及びライナ窒化膜５０を形成したあと、全体表面の上部に前記素子分離トレンチを埋め込む素子分離用酸化膜（図示省略）を形成する。その次に、パッド窒化膜３０が露出するまで平坦化エッチング工程を行ない活性領域１０ａを定義する素子分離膜６０を形成する。
【０００９】
図８に示されているように、素子分離膜６０をエッチングしてその高さを一定量低くしたあと、パッド窒化膜３０をエッチングして取り除く。パッド窒化膜３０のエッチング工程で側壁酸化膜４０及びライナ窒化膜５０が一定量エッチングされるようにする。次は、パッド酸化膜２０をエッチングして取り除き、露出した半導体基板１０の上部にバッファ酸化膜７０を形成する。その次に、半導体基板１０に不純物を選択的に注入して深いｎウェル（図示省略）、セルｐウェル（図示省略）、ｐウェル（図示省略）、ｎウェル（図示省略）などを形成し、しきい値電圧及びパンチスル電圧を調節するためのチャンネルインプラントを実施する。
【００１０】
図９に示されているように、セル領域を露出させる感光膜パターン（図示省略）を形成したあと、露出したセル領域の素子分離膜６０を所定厚さにエッチングしてリセスする。次は、前記感光膜パターンをマスクとしてセル領域の半導体基板１０に硼素系列の不純物を傾斜イオン注入し、チャンネル領域の濃度を適切に調節したあと前記感光膜パターンを取り除く。
【００１１】
図１０に示されているように、露出したライナ窒化膜５０をエッチングして取り除いたあと、露出したバッファ酸化膜７０及び側壁酸化膜４０をエッチングして取り除く。次は、露出した半導体基板１０の表面に第１のゲート酸化膜８０を形成してＶＤＤ／ＶＣＯＲＥ周辺回路領域を露出させる感光膜パターン（図示省略）を形成する。その次に、前記感光膜パターンをマスクとしてＶＤＤ／ＶＣＯＲＥ周辺回路領域にしきい値電圧の調節のための不純物注入工程を行なったあと、露出したＶＤＤ／ＶＣＯＲＥ周辺回路領域の第１のゲート酸化膜８０を取り除く。次は、前記感光膜パターンを取り除く。
【００１２】
図１１に示されているように、第１のゲート酸化膜８０の表面を洗浄したあと、第１のゲート酸化膜８０の表面及びＶＤＤ／ＶＣＯＲＥ周辺回路領域の半導体基板１０の表面に第２のゲート酸化膜９０を形成する。従って、セル領域及びＶＰＰ周辺回路領域のゲート酸化膜の厚さは第１のゲート酸化膜８０及び第２のゲート酸化膜９０の積層構造８０＋９０の厚さとなる。
【００１３】
図１２に示されているように、全体表面の上部に下部ゲート用導電層（図示省略）を形成して平坦化したあと、その上部に上部ゲート導電層（図示省略）及びハードマスク層（図示省略）を順次積層する。次は、ゲートマスクを利用した写真エッチング工程で前記下部ゲート用導電層（図示省略）、上部ゲート導電層（図示省略）及びハードマスク層（図示省略）をパターニングして下部ゲート電極１００、上部ゲート電極１１０及びハードマスク層パターン１２０の積層構造でなるゲート構造物１３０を形成する。次は、前記ゲート構造物１３０の両側の半導体基板１０にソース／ドレーン領域（図示省略）を形成する。
【００１４】
従来の技術に係る半導体素子は、周辺回路及びコア回路のＶＰＰ電圧発生回路及び経路を通じてセル領域の半導体素子にＶＰＰ電圧が印加され、他の回路にはＶＰＰ電圧より低いＶＤＤ又はＶＣＯＲＥ電圧が印加される。従って、ＶＰＰ電圧発生回路及び経路に用いられる半導体素子とセル領域の半導体素子は同一厚さのゲート酸化膜が備えられており、ＶＤＤ又はＶＣＯＲＥ電圧が印加される回路の半導体素子よりはその厚さが厚い。しかし、フィン（ｆｉｎ）構造のセルトランジスタではゲート電極により２面又は３面が囲まれているので、ゲート電圧によりシリコン基板が完全空乏になる場合、平面トランジスタに比べて一側のゲート電極に印加された電圧により空乏になる電荷量ＱＤ,ＭＡＸが半分以下に減少するのでしきい値電圧が低下する。しきい値電圧を上昇させるためにはチャンネルドーピング濃度（ＮＡ）を増加させてＱＤ,ＭＡＸを増加させるか、仕事関数の異なるゲート電極を用いてφＭＳを増加させるか、ゲート酸化膜内に電子トラップを追加して−ＱＯＸを増加させる方法などが利用されてきた。
【００１５】
しかし、チャンネルドーピング濃度を増加させる方法はｐｎ接合部位の電界の増加で接合漏洩電流を増加させ、且つリフレッシュ特性を悪化させるとの問題点があり、仕事関数の異なるゲート電極を用いる方法は工程数の増加、信頼性の低下などの問題点がある。さらに、ゲート酸化膜内に電子トラップを追加する方法は信頼性の低下を誘発するとの問題点がある。
【００１６】
従来の技術のように、セルトランジスタ、ＶＰＰ電圧発生回路及び経路に用いられるトランジスタのゲート酸化膜の厚さ（ＴＯＸ）が同一の場合、フィン構造のセルトランジスタのしきい値電圧を平面トランジスタと同一にすることができない。さらに、セルトランジスタのゲート酸化膜の厚さを増加させる場合、ＶＰＰ電圧発生回路及び経路に用いられる半導体素子の電流及び動作速度を低減させ、ショートチャンネル効果を増加させるとの問題点がある。
【非特許文献１】「６０ナノ級、それ以上のためのメガサイズワードライン動作を有する新しい本体が繋げられたフィンＦＥＴセルアレイトランジスタＤＲＡＭ（“Novel Body Tied FinFET Cell Array Transistor DRAM with Mega Size Word Line Operation for Sub 60nm Technology and beyond”）」、2004 Symposium on VLSI technology Digest of Technical Papers、１３０〜１３１頁
【発明の開示】
【発明が解決しようとする課題】
【００１７】
前記問題点を解決するため、セル領域のトランジスタ、ＶＰＰの発生及び経路に用いるトランジスタ、及びＶＤＤトランジスタのゲート酸化膜の厚さをそれぞれ異なるよう形成することにより、周辺回路領域トランジスタの動作速度を向上させ、ショートチャンネル効果を低減させることができる半導体素子の製造方法を提供する。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、請求項１に記載の発明は、
（ａ）セルトランジスタが形成されるセル領域と、ＶＰＰ電圧生成及び伝達のためのＶＰＰトランジスタが形成されるＶＰＰ周辺回路領域と、ＶＤＤトランジスタが形成されるＶＤＤ周辺回路領域を含む半導体基板を提供する段階と、
（ｂ）半導体基板の上部に活性領域を定義する素子分離絶縁膜を形成する段階と、
（ｃ）前記セル領域の素子分離絶縁膜をエッチングし、少なくともチャンネル領域に予定されている部分の活性領域の側壁を露出させる段階と、
（ｄ）前記露出した側壁を含むセル領域の活性領域の表面に第１のゲート酸化膜パターンを形成する段階と、
（ｅ）前記第１のゲート酸化膜パターン及び前記ＶＰＰ周辺回路領域の半導体基板の表面に第２のゲート酸化膜パターンを形成する段階と、
（ｆ）前記第２のゲート酸化膜パターンの表面及びＶＤＤ周辺回路領域の半導体基板の表面に第３のゲート酸化膜パターンを形成する段階と、
（ｇ）全体表面の上部に下部ゲート用導電層を形成して平坦化する段階と、
（ｈ）前記下部ゲート用導電層の上部に上部ゲート用導電層及びハードマスク層を順次形成する段階と、
（ｉ）前記下部ゲート用導電層、上部ゲート用導電層及びハードマスク層をパターニングして下部ゲート電極、上部ゲート電極及びハードマスクパターンの積層構造でなるゲート構造物を形成する段階と、
（ｊ）前記ゲート構造物の両側の半導体基板にソース／ドレーン領域を形成する段階とを含むことを特徴としている。
【００１９】
請求項２に記載の発明は、請求項１に記載の発明において、
前記（ｂ）段階は、
（ｂ−１）前記半導体基板の表面にパッド酸化膜及びパッド窒化膜を形成する段階と、
（ｂ−２）前記パッド窒化膜、パッド酸化膜及び所定厚さの半導体基板をエッチングして素子分離用トレンチを形成する段階と、
（ｂ−３）全体表面の上部に側壁酸化膜及びライナ窒化膜を形成する段階と、
（ｂ−４）全体表面の上部に前記素子分離用トレンチを埋め込む素子分離用酸化膜を形成し、前記パッド窒化膜が露出するまで素子分離用酸化膜を平坦化エッチングして前記活性領域を定義する前記素子分離膜を形成する段階とを含むことを特徴としている。
【００２０】
請求項３に記載の発明は、請求項２に記載の発明において、
前記（ｃ）段階は
（ｃ−１）セル領域の素子分離膜を露出させる感光膜パターンを形成する段階と、
（ｃ−２）前記感光膜パターンをマスクとして前記露出した素子分離膜をエッチングし、前記チャンネル予定領域の側壁の側壁酸化膜及びライナ窒化膜を露出させる段階と、
（ｃ−３）前記パッド窒化膜及びライナ窒化膜を取り除く段階と、
（ｃ−４）前記露出した側壁酸化膜及び所定厚さのパッド酸化膜をエッチングし、少なくとも前記チャンネル予定領域の側壁の半導体基板を露出させる段階と、
（ｃ−５）前記感光膜パターンを取り除く段階とを含むことを特徴としている。
【００２１】
請求項４に記載の発明は、請求項２に記載の発明において、
前記（ｃ）段階は
（ｃ−１）前記チャンネル領域に予定されている活性領域、及びこれに隣接したセル領域の素子分離膜を露出させるアイランド型ウインドーを含む感光膜パターンを形成する段階と、
（ｃ−２）前記感光膜パターンをマスクとして前記露出した素子分離膜をエッチングし、前記チャンネル予定領域の側壁の側壁酸化膜及びライナ窒化膜を露出させる段階と、
（ｃ−３）前記パッド窒化膜及びライナ窒化膜を取り除く段階と、
（ｃ−４）前記露出した側壁酸化膜及び所定厚さのパッド酸化膜を取り除き、少なくとも前記チャンネル予定領域の側壁の半導体基板を露出させる段階と、
（ｃ−５）前記感光膜パターンを取り除く段階とを含むことを特徴としている。
【００２２】
請求項５に記載の発明は、請求項４に記載の発明において、
前記アイランド型ウインドーは、前記ゲート構造物の幅（Ｆｘ）より左右にそれぞれＤほど小さく、前記活性領域の線幅（Ｆｙ）より上下にそれぞれＥほど大きい長方形、多角形又は楕円形であることを特徴としている（但し、０≦Ｄ＜０.５Ｆｘ、０＜Ｅ＜０.７５Ｆｙ）。
【００２３】
請求項６に記載の発明は、請求項４に記載の発明において、
前記（ｃ−２）段階で素子分離膜がエッチングされ形成された領域を埋め込む下部ゲート電極の線幅は、前記ゲート構造物の線幅より小さいことを特徴としている。
【００２４】
請求項７に記載の発明は、請求項３に記載の発明において、
前記（ｄ）段階は
前記パッド酸化膜の表面を含む半導体基板の表面に第１のゲート酸化膜を形成する段階と、
前記周辺回路領域の一部の第１のゲート酸化膜を露出させる第１の感光膜パターンを形成する段階と、
前記第１の感光膜パターンをマスクとして前記露出した一部の第１のゲート酸化膜をエッチングし、前記周辺回路領域の第１のゲート酸化膜を取り除くことで第１のゲート酸化膜パターンを形成する段階と、
前記第１の感光膜パターンを取り除く段階とを含むことを特徴としている。
【００２５】
請求項８に記載の発明は、請求項１に記載の発明において、
前記（ｄ）段階は、前記第１のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴としている。
【００２６】
請求項９に記載の発明は、請求項１に記載の発明において、
前記（ｅ）段階は
（ｅ−１）前記第１のゲート酸化膜パターンを含む半導体基板の表面に第２のゲート酸化膜を形成する段階と、
（ｅ−２）前記ＶＤＤ周辺回路領域の一部の第２のゲート酸化膜を露出させる第２の感光膜パターンを形成する段階と、
（ｅ−３）前記第２の感光膜パターンにより露出した一部の第２のゲート酸化膜をエッチングして取り除くことで第２のゲート酸化膜パターンを形成する段階と、
（ｅ−４）前記第２の感光膜パターンを取り除く段階とを含むことを特徴としている。
【００２７】
請求項１０に記載の発明は、請求項１に記載の発明において、
前記（ｅ）段階は、前記第２のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴としている。
【００２８】
請求項１１に記載の発明は、請求項１に記載の発明において、
前記（ｂ）段階を行なったあと、ウェル及びセルチャンネルイオン注入工程を行なう段階をさらに含むことを特徴としている。
【００２９】
請求項１２に記載の発明は、請求項３に記載の発明において、
前記（ｃ）段階を行なったあと、ウェル及びセルチャンネルイオン注入工程を行なう段階をさらに含むことを特徴としている。
【００３０】
請求項１３に記載の発明は、請求項９に記載の発明において、
前記（ｅ−２）段階を行なったあと、前記露出したＶＤＤ周辺回路領域にしきい値電圧調整用のイオンを注入する段階をさらに含むことを特徴としている。
【００３１】
請求項１４に記載の発明は、請求項１に記載の発明において、
前記（ｂ）段階は、前記素子分離用トレンチの上部コーナーをラウンディングする段階をさらに含むことを特徴としている。
【００３２】
請求項１５に記載の発明は、請求項１４に記載の発明において、
前記（ｂ）段階は、前記セル領域及び周辺回路領域の前記パッド窒化膜及びパッド酸化膜を取り除く段階と、
前記パッド酸化膜が取り除かれて露出した一部の半導体基板に第１の酸化膜を形成する段階とをさらに含むことを特徴としている。
【００３３】
請求項１６に記載の発明は、請求項１５に記載の発明において、
前記（ｃ）段階は
（ｃ−１）前記チャンネル領域に予定されている活性領域と隣接したセル領域の一部の素子分離膜をエッチングし、前記チャンネル予定領域の側壁の一部の側壁酸化膜及び一部のライナ窒化膜を露出させる段階と、
（ｃ−２）前記露出した一部の側壁酸化膜及び一部のライナ窒化膜を取り除いて前記チャンネル予定領域の側壁の半導体基板を露出させる段階とを含むことを特徴としている。
【００３４】
請求項１７に記載の発明は、請求項１６に記載の発明において、
前記（ｃ−１）段階で素子分離膜がエッチングされ形成された領域を埋め込む下部ゲート電極の線幅は、前記ゲート構造物の線幅より大きいことを特徴としている。
【００３５】
請求項１８に記載の発明は、請求項１６に記載の発明において、
前記（ｃ−１）段階は
前記チャンネル領域に予定されている活性領域、及びこれに隣接したセル領域の一部の素子分離膜を露出させる感光膜パターンを形成する段階と、
前記感光膜パターンにより露出した素子分離膜を所定厚さにエッチングする段階と、
前記感光膜パターンを取り除く段階とを含むことを特徴としている。
【００３６】
請求項１９に記載の発明は、請求項１６に記載の発明において、
前記（ｃ−１）段階を行なったあと、セルチャンネル傾斜イオン注入工程を行なう段階をさらに含むことを特徴としている。
【００３７】
請求項２０に記載の発明は、請求項１５に記載の発明において、
前記（ｃ）段階は
（ｃ−１）前記セル領域の素子分離膜を所定厚さにエッチングし、前記セル領域の一部の側壁酸化膜及び一部のライナ窒化膜を露出させる段階と、
（ｃ−２）セルチャンネル傾斜イオン注入工程を行なう段階と、
（ｃ−３）前記露出した一部の側壁酸化膜及び一部のライナ窒化膜を取り除いて前記チャンネル予定領域の側壁の半導体基板を露出させる段階とを含むことを特徴としている。
【００３８】
請求項２１に記載の発明は、請求項１５に記載の発明において、
前記（ｄ）段階は
半導体基板の表面に第１のゲート酸化膜を形成する段階と、
前記周辺回路領域の一部の第１のゲート酸化膜を露出させる第１の感光膜パターンを形成する段階と、
前記第１の感光膜パターンをマスクとして前記露出した一部の第１のゲート酸化膜をエッチングし、前記周辺回路領域の第１のゲート酸化膜を取り除くことで第１のゲート酸化膜パターンを形成する段階と、
前記第１の感光膜パターンを取り除く段階とを含むことを特徴としている。
【００３９】
請求項２２に記載の発明は、請求項１５に記載の発明において、
前記（ｅ）段階は
（ｅ−１）前記第１のゲート酸化膜パターンを含む半導体基板の表面に第２のゲート酸化膜を形成する段階と、
（ｅ−２）前記ＶＤＤ周辺回路領域の一部の第２のゲート酸化膜を露出させる第２の感光膜パターンを形成する段階と、
（ｅ−３）前記第２の感光膜パターンをマスクとして前記露出した一部の第２のゲート酸化膜をエッチングし、前記ＶＤＤ周辺回路領域の第２のゲート酸化膜を取り除くことで第２のゲート酸化膜パターンを形成する段階と、
（ｅ−４）前記第２の感光膜パターンを取り除く段階とを含むことを特徴としている。
【００４０】
請求項２３に記載の発明は、請求項１５に記載の発明において、
前記（ｄ）段階は、前記第１のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴としている。
【００４１】
請求項２４に記載の発明は、請求項１４に記載の発明において、
前記（ｅ）段階は、前記第２のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴としている。
【００４２】
請求項２５に記載の発明は、請求項２２に記載の発明において、
前記（ｅ−２）段階を行なったあと、前記露出したＶＤＤ周辺回路領域にしきい値電圧調節用のイオンを注入する段階をさらに含むことを特徴としている。
【発明の効果】
【００４３】
本発明に係る半導体素子の製造方法は、セル領域のトランジスタ、ＶＰＰの発生及び経路に用いるトランジスタ及びＶＤＤトランジスタのゲート酸化膜の厚さをそれぞれ異なるよう形成することにより、セルトランジスタのしきい値電圧を望む値まで上昇させると共に周辺回路領域トランジスタの動作速度を向上させ、ショートチャンネル効果を低減させるという効果が得られる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施の形態を図を参照して詳しく説明する。
【００４５】
＜第１の実施の形態＞
図１３〜図１５は、本発明の第１の実施の形態に係る半導体素子を示した断面図等である。図１３の（ａ）及び（ｂ）はそれぞれセル領域のワードラインと垂直な方向の断面図、及び平行な方向の断面を示した断面図である。図１４の（ａ）及び（ｂ）はそれぞれ高電圧ＶＰＰ周辺回路領域のゲート電極と垂直な方向の断面図及び平行な方向の断面を示した断面図である。図１５の（ａ）及び（ｂ）はそれぞれＶＤＤ（又はＶＣＯＲＥ）周辺回路領域のゲート電極と垂直な方向の断面図、及び平行な方向の断面を示した断面図である。
【００４６】
図１３〜図１５に示されているように、半導体基板２００に側壁酸化膜２３０及びライナ窒化膜２４０及び素子分離膜２５０が備えられており、半導体基板２００の上部にはゲート酸化膜２７０＋２８０＋２９０、２８０＋２９０、２９０が備えられており、ゲート酸化膜２７０＋２８０＋２９０、２８０＋２９０、２９０の上部には下部ゲート電極層パターン３００、上部ゲート電極層パターン３１０及びハードマスク層パターン３２０の積層構造でなるゲート構造物３３０が備えられている。ここで、セル領域のゲート酸化膜２７０＋２８０＋２９０の厚さが最も厚く、ＶＰＰ周辺回路領域のゲート酸化膜２８０＋２９０の厚さがＶＤＤ周辺回路領域のゲート酸化膜２９０より厚い。即ち、酸化膜の厚さはゲート酸化膜２７０＋２８０＋２９０＞ゲート酸化膜２８０＋２９０＞ゲート酸化膜２９０である。即ち、ゲート電極に印加される電圧に従いゲート酸化膜の厚さを異にするのである。
【００４７】
図１６〜図２１は、本発明の第１の実施の形態に係る半導体素子の製造方法を示した断面図等である。各断面図の（ａ）及び（ｂ）はそれぞれセル領域トランジスタのワードラインと垂直及び平行な断面を示した図であり、（ｃ）及び（ｄ）はそれぞれＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域のトランジスタのゲート電極と垂直な方向の断面を示した図である。
【００４８】
図１６に示されているように、セル領域、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域が備えられている半導体基板２００の上部にパッド酸化膜２１０及びパッド窒化膜２２０を積層し、ＳＴＩ（Shallow Trench Isolation）工程を行ない素子分離膜２５０を形成する。具体的には、素子分離領域に予定されている部分のパッド窒化膜２２０、パッド酸化膜２１０及び所定厚さの半導体基板２００をエッチングして素子分離トレンチ（図示省略）を形成する。その次に、前記素子分離トレンチの上部の半導体基板２００をエッチングしてラウンディングする。次は、全体表面の上部に側壁酸化膜２３０及びライナ窒化膜２４０を形成したあと、全体表面の上部に前記素子分離トレンチを埋め込む素子分離用酸化膜（図示省略）を形成する。その次に、パッド窒化膜２２０が露出するまで平坦化エッチング工程を行い活性領域２００ａを定義する素子分離膜２５０を形成する。
【００４９】
図１７に示されているように、素子分離膜２５０をエッチングしてその高さを一定量低くしたあと、パッド窒化膜２２０をエッチングして取り除く。パッド窒化膜２２０のエッチング工程で側壁酸化膜２３０及びライナ窒化膜２４０が一定量エッチングされるようにする。次は、パッド酸化膜２１０をエッチングして取り除き、露出した半導体基板２００の上部にバッファ酸化膜２６０を形成する。その次に、半導体基板２００に不純物を選択的に注入して深いｎウェル（図示省略）、セルｐウェル（図示省略）、ｐウェル（図示省略）、ｎウェル（図示省略）などを形成し、しきい値電圧及びパンチスルー電圧を調節するためのチャンネルインプラントを行なう。
【００５０】
図１８に示されているように、セル領域を露出させる感光膜パターン（図示省略）を形成したあと、露出したセル領域の素子分離膜２５０を所定厚さにエッチングしてリセスする。次は、前記感光膜パターンをマスクとしてセル領域の半導体基板２００に硼素系列の不純物を傾斜イオン注入し、チャンネル領域の濃度を適切に調節したあと前記感光膜パターンを取り除く。
【００５１】
図１９に示されているように、露出したセル領域のライナ窒化膜２４０を取り除く。次は、露出したセル領域のバッファ酸化膜２６０及び側壁酸化膜２３０を取り除き、セル領域の半導体基板２００の表面及び側面を露出させる。このとき、ＶＰＰ及びＶＤＤ周辺回路領域のバッファ酸化膜２６０も共にエッチングされ半導体基板２００の表面が露出する。次は、露出した半導体基板２００を酸化させその表面に第１のゲート酸化膜（図示省略）を形成したあと、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域を露出させる感光膜パターン（図示省略）を形成し、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域の第１のゲート酸化膜を湿式エッチング工程で取り除いてセル領域に第１のゲート酸化膜パターン２７０を形成する。その次に、前記感光膜パターンを取り除く。従って、セル領域の半導体基板２００の表面にのみ第１のゲート酸化膜パターン２７０が残留することになる。
【００５２】
図２０に示されているように、第１のゲート酸化膜パターン２７０を洗浄して、セル領域の第１のゲート酸化膜パターン２７０の表面と、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域の半導体基板２００の表面に第２のゲート酸化膜（図示省略）を形成する。次は、ＶＤＤ周辺回路領域の前記第２のゲート酸化膜を露出させる感光膜パターン（図示省略）を形成したあと、露出したトランジスタのしきい値電圧を調節するための不純物をＶＤＤ周辺回路領域に注入する。次は、露出したＶＤＤ周辺回路領域の前記第２のゲート酸化膜を取り除き、セル領域及びＶＰＰ周辺回路領域に第２のゲート酸化膜パターン２８０を形成したあと前記感光膜パターンを取り除く。ここで、セル領域のゲート酸化膜の厚さは第１のゲート酸化膜パターン２７０及び第２のゲート酸化膜パターン２８０の積層構造２７０＋２８０の厚さとなる。
【００５３】
図２１に示されているように、第１のゲート酸化膜パターン２７０及び第２のゲート酸化膜パターン２８０を洗浄したあと、第２のゲート酸化膜パターン２８０の表面と、ＶＤＤ周辺回路領域の半導体基板２００の表面に第３のゲート酸化膜パターン２９０を形成する。ここで、セル領域のゲート酸化膜の厚さは第１のゲート酸化膜パターン２７０、第２のゲート酸化膜パターン２８０及び第３のゲート酸化膜パターン２９０の積層構造２７０＋２８０＋２９０の厚さとなり、ＶＰＰ周辺回路領域のゲート酸化膜の厚さは第２のゲート酸化膜パターン２８０及び第３のゲート酸化膜パターン２９０の積層構造２８０＋２９０の厚さとなる。
【００５４】
次は、全体表面の上部に下部ゲート用導電層（図示省略）を形成して平坦化したあと、その上部に上部ゲート導電層（図示省略）及びハードマスク層（図示省略）を順次積層する。次は、ゲートマスクを利用した写真エッチング工程で前記下部ゲート用導電層（図示省略）、上部ゲート導電層（図示省略）及びハードマスク層（図示省略）をパターニングし、下部ゲート電極３００、上部ゲート電極３１０及びハードマスク層パターン３２０の積層構造でなるゲート構造物３３０を形成する。次は、前記ゲート構造物３３０の両側の半導体基板２００にソース／ドレーン領域（図示省略）を形成する。
【００５５】
＜第２の実施の形態＞
図２２は、本発明の第２の実施の形態に係る半導体素子のセル領域のレイアウトを示した平面図である。
図２２に示されているように、半導体基板の上部に素子分離膜２５０、活性領域２００ａ、及び活性領域２００ａと交差するワードラインであるゲート構造物３３０が形成されている。活性領域２００ａの線幅はＦｙで、ゲート構造物３３０間の間隔はＦｘである。フィンゲート領域（ＦＧ）は長方形のアイランド型（island type）でゲート構造物３３０の下部に備えられ、ゲート構造物３３０の幅（Ｆｘ）より左右にそれぞれＤほど小さく、活性領域２００ａの線幅（Ｆｙ）より上下にそれぞれＥほど大きい（但し、０≦Ｄ＜０．５Ｆｘ、０＜Ｅ＜０．７５Ｆｙ）。ここで、図２２には四角形のフィンゲート領域(ＦＧ)が示されているが、四角形にのみ局限されるものではなく、多角形や楕円形などの多様な形態が可能である。
【００５６】
図２３〜図２８は、本発明の第２の実施の形態に係る半導体素子の製造方法を示した断面図等である。各断面図の（ａ）及び（ｂ）はそれぞれセル領域トランジスタのワードラインと垂直及び平行な断面を示した図であり、（ｃ）及び（ｄ）はそれぞれＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域のトランジスタのゲート電極と垂直な方向の断面を示した図である。
【００５７】
図２３に示されているように、セル領域、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域が備えられている半導体基板２００の上部にパッド酸化膜２１０及びパッド窒化膜２２０を積層し、素子分離領域に予定されている部分のパッド窒化膜２２０、パッド酸化膜２１０及び所定厚さの半導体基板２００をエッチングして素子分離トレンチ（図示省略）を形成する。その次に、前記素子分離トレンチの上部の半導体基板２００をエッチングしてラウンディングする。次は、全体表面の上部に側壁酸化膜２３０及びライナ窒化膜２４０を形成したあと、全体表面の上部に前記素子分離トレンチを埋め込む素子分離用酸化膜（図示省略）を形成する。その次に、パッド窒化膜２２０が露出するまで平坦化エッチング工程を行ない活性領域２００ａを定義する素子分離膜２５０を形成する。
【００５８】
図２４に示されているように、素子分離膜２５０をエッチングしてその高さを一定量低くしたあと、パッド窒化膜２２０をエッチングして取り除く。パッド窒化膜２２０のエッチング工程で側壁酸化膜２３０及びライナ窒化膜２４０が一定量エッチングされるようにする。次は、パッド酸化膜２１０をエッチングして取り除き、露出した半導体基板２００の上部にバッファ酸化膜２６０を形成する。その次に、半導体基板２００に不純物を選択的に注入して深いｎウェル（図示省略）、セルｐウェル（図示省略）、ｐウェル（図示省略）、ｎウェル（図示省略）などを形成し、しきい値電圧及びパンチスルー電圧を調節するためのチャンネルインプラントを行なう。
【００５９】
図２５に示されているように、図２２のフィンゲート領域（ＦＧ）を露出させるアイランド型のウインドーを含む感光膜パターン（図示省略）を形成する。具体的には、ゲート構造物３３０の線幅より左右にそれぞれＤほど小さく、活性領域２００ａの短縮の線幅よりそれぞれＥほど大きいフィンゲート領域（ＦＧ）を定義するアイランド型パターンが備えられた露光マスクを利用した露光及び現像工程を行ない、チャンネル領域の一部及びチャンネル領域と隣接した側壁酸化膜２３０、ライナ窒化膜２４０及び素子分離膜２５０を露出させる感光膜パターン（図示省略）を形成する（０≦Ｄ＜０．５Ｆｘ、０＜Ｅ＜０．７５Ｆｙ）。次は、前記感光膜パターンをマスクとして露出したセル領域の素子分離膜２５０を所定厚さにエッチングしてフィンゲート領域（ＦＧ）を形成する。次は、前記感光膜パターンをマスクとしてセル領域の半導体基板２００に硼素系列の不純物を傾斜イオン注入し、チャンネル領域の濃度を適切に調節したあと前記感光膜パターンを取り除く。
【００６０】
図２６に示されているように、露出したセル領域のライナ窒化膜２４０を取り除く。次は、露出したセル領域のバッファ酸化膜２６０及び側壁酸化膜２３０を取り除き、セル領域の半導体基板２００の表面及び側面を露出させる。このとき、ＶＰＰ及びＶＤＤ周辺回路領域のバッファ酸化膜２６０も共にエッチングされて半導体基板２００の表面が露出する。次は、露出した半導体基板２００を酸化させてその表面に第１のゲート酸化膜（図示省略）を形成したあと、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域を露出させる感光膜パターン（図示省略）を形成し、これをマスクとしてＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域の前記第１のゲート酸化膜を湿式エッチング工程で取り除き、第１のゲート酸化膜パターン２７０を形成する。その次に、前記感光膜パターンを取り除く。従って、セル領域の半導体基板２００の表面にのみ第１のゲート酸化膜パターン２７０が残留することになる。
【００６１】
図２７に示されているように、第１のゲート酸化膜パターン２７０を洗浄し、セル領域の第１のゲート酸化膜パターン２７０の表面と、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域の半導体基板２００の表面に第２のゲート酸化膜（図示省略）を形成する。次は、ＶＤＤ周辺回路領域の前記第２のゲート酸化膜を露出させる感光膜パターン（図示省略）を形成したあと、露出したトランジスタのしきい値電圧を調節するための不純物をＶＤＤ周辺回路領域に注入する。次は、露出したＶＤＤ周辺回路領域の前記第２のゲート酸化膜を取り除き、セル領域及びＶＰＰ周辺回路領域に第２のゲート酸化膜パターン２８０を形成したあと、前記感光膜パターンを取り除く。ここで、セル領域のゲート酸化膜の厚さは第１のゲート酸化膜パターン２７０及び第２のゲート酸化膜パターン２８０の積層構造２７０＋２８０の厚さとなる。
【００６２】
図２８に示されているように、第１のゲート酸化膜パターン２７０及び第２のゲート酸化膜パターン２８０を洗浄したあと、第２のゲート酸化膜パターン２８０の表面と、ＶＤＤ周辺回路領域の半導体基板２００の表面に第３のゲート酸化膜２９０を形成する。ここで、セル領域のゲート酸化膜の厚さは第１のゲート酸化膜パターン２７０、第２のゲート酸化膜パターン２８０及び第３のゲート酸化膜パターン２９０の積層構造２７０＋２８０＋２９０の厚さとなり、ＶＰＰ周辺回路領域のゲート酸化膜の厚さは第２のゲート酸化膜パターン２８０及び第３のゲート酸化膜パターン２９０の積層構造２８０＋２９０の厚さとなる。
【００６３】
次は、全体表面の上部にフィンゲート領域（ＦＧ）を埋め込む下部ゲート用導電層（図示省略）を形成して平坦化したあと、その上部に上部ゲート導電層（図示省略）及びハードマスク層（図示省略）を順次積層する。次は、ゲートマスクを利用した写真エッチング工程で前記下部ゲート用導電層（図示省略）、上部ゲート導電層（図示省略）及びハードマスク層（図示省略）をパターニングし、下部ゲート電極３００、上部ゲート電極３１０及びハードマスク層パターン３２０の積層構造でなるゲート構造物３３０を形成する。次は、前記ゲート構造物３３０の両側の半導体基板２００にソース／ドレーン領域（図示省略）を形成する。
【００６４】
＜第３の実施の形態＞
図２９〜図３４は、本発明の第３の実施の形態に係る半導体素子の製造方法を示した断面図等である。各断面図の（ａ）及び（ｂ）はそれぞれセル領域トランジスタのワードラインと垂直及び平行な断面を示した図であり、（ｃ）及び（ｄ）はそれぞれＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域のトランジスタのゲート電極と垂直な方向の断面を示した図である。
【００６５】
図２９に示されているように、セル領域、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域が備えられている半導体基板２００の上部にパッド酸化膜２１０及びパッド窒化膜２２０を積層し、素子分離領域に予定されている部分のパッド窒化膜２２０、パッド酸化膜２１０及び所定厚さの半導体基板２００をエッチングして素子分離トレンチ（図示省略）を形成する。次は、全体表面の上部に側壁酸化膜２３０及びライナ窒化膜２４０を形成したあと、全体表面の上部に前記素子分離トレンチを埋め込む素子分離用酸化膜（図示省略）を形成する。その次に、パッド窒化膜２２０が露出するまで平坦化エッチング工程を行ない活性領域２００ａを定義する素子分離膜２５０を形成する。
【００６６】
図３０に示されているように、ウェル及びチャンネルインプラント工程を行ないセルトランジスタ領域をドーピングする。次は、図２２のフィンゲート領域（ＦＧ）を露出させる感光膜パターンを形成し、セル領域のチャンネル領域と隣接した側壁酸化膜２３０、ライナ窒化膜２４０及び素子分離膜２５０を露出させる。その次に、露出したセル領域の側壁酸化膜２３０及び素子分離膜２５０をエッチングする。側壁酸化膜２３０は露出した面積が素子分離膜２５０に比べて小さいので、素子分離膜２５０のエッチング速度は側壁酸化膜２３０のエッチング速度に比べてさらに速い。従って、側壁酸化膜２３０は初期に所定厚さがエッチングされ、それ以後には殆どエッチングされない反面、素子分離膜２５０は引き続きエッチングされて図３０に示されている形態となる。前記エッチング工程でパッド窒化膜２２０及びライナ窒化膜２４０もエッチング選択比に従い所定厚さエッチングされる。その次に、前記感光膜パターンを取り除く。
【００６７】
図３１に示されているように、エッチング工程を行なってパッド窒化膜２２０と、セル領域の露出したライナ窒化膜２４０及び側壁酸化膜２３０をエッチングする。前記エッチング工程でパッド窒化膜２２０は完全に取り除かれ、セル領域のライナ窒化膜２４０及び側壁酸化膜２３０は図３０のエッチング工程で素子分離膜２５０がエッチングされた深さまでエッチングされる。さらに、パッド酸化膜２１０は所定厚さがエッチングされ半導体基板２００の表面に残留することになる。即ち、セル領域では素子分離膜２５０、パッド窒化膜２２０、ライナ窒化膜２４０及び側壁酸化膜２３０がエッチングされて活性領域２００ａの側壁が露出し、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域ではパッド窒化膜２２０及び所定厚さのパッド酸化膜２１０のみエッチングされる。
【００６８】
図３２に示されているように、パッド酸化膜２１０の表面、及び露出した活性領域２００ａを酸化させて第１のゲート酸化膜（図示省略）を形成する。次は、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域を露出させる感光膜パターン（図示省略）を形成したあと、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域の第１のゲート酸化膜パターン２６０と、パッド酸化膜２１０を湿式エッチング工程で取り除き、セル領域に第１のゲート酸化膜パターン２６０を形成する。その次に、前記感光膜パターンを取り除く。従って、セル領域にのみ第１のゲート酸化膜パターン２６０が残留することになる。
【００６９】
図３３に示されているように、第１のゲート酸化膜パターン２６０を洗浄しセル領域の第１のゲート酸化膜パターン２６０の表面と、ＶＰＰ周辺回路領域及びＶＤＤ周辺回路領域の半導体基板２００の表面に第２のゲート酸化膜（図示省略）を形成する。次は、ＶＤＤ周辺回路領域の前記第２のゲート酸化膜を露出させる感光膜パターン（図示省略）を形成したあと、露出したトランジスタのしきい値電圧を調節するための不純物をＶＤＤ周辺回路領域に注入する。次は、露出したＶＤＤ周辺回路領域の第２のゲート酸化膜を取り除き、セル領域及びＶＰＰ周辺回路領域に第２のゲート酸化膜パターン２７０を形成したあと前記感光膜パターンを取り除く。ここで、セル領域の活性領域の上部面のゲート酸化膜の厚さはパッド酸化膜２１０、第１のゲート酸化膜パターン２６０及び第２のゲート酸化膜パターン２７０の積層構造の厚さとなり、活性領域２００ａの側壁のゲート酸化膜の厚さは第１のゲート酸化膜パターン２６０及び第２のゲート酸化膜パターン２７０の積層構造２６０＋２７０の厚さとなる。
【００７０】
図３４に示されているように、第１のゲート酸化膜パターン２６０及び第２のゲート酸化膜パターン２７０を洗浄したあと、第２のゲート酸化膜パターン２７０の表面と、ＶＤＤ周辺回路領域の半導体基板２００の表面に第３のゲート酸化膜パターン２８０を形成する。ここで、セル領域のゲート酸化膜の厚さは第１のゲート酸化膜パターン２６０、第２のゲート酸化膜パターン２７０及び第３のゲート酸化膜パターン２８０の積層構造２６０＋２７０＋２８０の厚さとなり、ＶＰＰ周辺回路領域のゲート酸化膜の厚さは第２のゲート酸化膜パターン２７０及び第３のゲート酸化膜パターン２８０の積層構造２７０＋２８０の厚さとなる。
【００７１】
次は、全体表面の上部にフィンゲート領域（ＦＧ）を埋め込む下部ゲート用導電層（図示省略）を形成して平坦化したあと、その上部に上部ゲート導電層（図示省略）及びハードマスク層（図示省略）を順次積層する。次は、ゲートマスクを利用した写真エッチング工程で前記下部ゲート用導電層（図示省略）、上部ゲート導電層（図示省略）及びハードマスク層（図示省略）をパターニングし、下部ゲート電極３００、上部ゲート電極３１０及びハードマスク層パターン３２０の積層構造でなるゲート構造物３３０を形成する。次は、前記ゲート構造物３３０の両側の半導体基板２００にソース／ドレーン領域（図示省略）を形成する。
【００７２】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００７３】
【図１】従来の技術に係る半導体素子のセル領域のトランジスタを示した断面図である。
【図２】従来の技術に係る半導体素子のセル領域のトランジスタを示した断面図である。
【図３】従来の技術に係るＶＰＰが印加される周辺回路領域のトランジスタを示した断面図である。
【図４】従来の技術に係るＶＰＰが印加される周辺回路領域のトランジスタを示した断面図である。
【図５】従来の技術に係るＶＤＤが印加される周辺回路領域のトランジスタを示した断面図である。
【図６】従来の技術に係るＶＤＤが印加される周辺回路領域のトランジスタを示した断面図である。
【図７】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図８】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図９】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１０】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１１】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１２】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１３】本発明の第１の実施の形態に係る半導体素子を示した断面図である。
【図１４】本発明の第１の実施の形態に係る半導体素子を示した断面図である。
【図１５】本発明の第１の実施の形態に係る半導体素子を示した断面図である。
【図１６】本発明の第１の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図１７】本発明の第１の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図１８】本発明の第１の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図１９】本発明の第１の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２０】本発明の第１の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２１】本発明の第１の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２２】本発明の第２の実施の形態に係る半導体素子のレイアウトを示した平面図である。
【図２３】本発明の第２の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２４】本発明の第２の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２５】本発明の第２の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２６】本発明の第２の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２７】本発明の第２の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２８】本発明の第２の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図２９】本発明の第３の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図３０】本発明の第３の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図３１】本発明の第３の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図３２】本発明の第３の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図３３】本発明の第３の実施の形態に係る半導体素子の製造方法を示した断面図である。
【図３４】本発明の第３の実施の形態に係る半導体素子の製造方法を示した断面図である。
【符号の説明】
【００７４】
２００  半導体基板
２００ａ  活性領域
２１０  パッド酸化膜
２２０  パッド窒化膜
２３０  側壁酸化膜
２４０  ライナ窒化膜
２５０  素子分離膜
２６０  バッファ酸化膜
２７０、２８０、２９０  ゲート酸化膜パターン
３００  下部ゲート電極層パターン
３１０  上部ゲート電極層パターン
３２０  ハードマスク層パターン
３３０  ゲート構造物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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