(57)【要約】【課題】電源電圧の変動を考慮しないで、制御信号の電位を広範囲に設定できるパワーダウン回路を提供する。【課題の解決手段】パワーダウン回路１は、制御信号ＰＤが入力する第１ＮチャネルＭＯＳトランジスタＭ１のドレインを、抵抗Ｒを介して電源ＶＤＤに接続するとともに、第２ＮチャネルＭＯＳトランジスタＭ２のゲートに接続し、この第２ＮチャネルＭＯＳトランジスタＭ２のソースを、バイアス電圧ＶＢが供給されるＮチャネルＭＯＳトランジスタＭ４のゲートに接続し、このＮチャネルＭＯＳトランジスタＭ４のドレインをＰチャネルＭＯＳトランジスタＭ３を介して電源ＶＤＤに接続し、制御信号ＰＤによって第１ＮチャネルＭＯＳトランジスタＭ１がオン、オフしたときに、第２ＮチャネルＭＯＳトランジスタＭ２はオフ、オンして、オフの時はバイアス回路２を通常動作し、オンの時はパワーダウン状態にする。【選択図】  図１
2006129224.tif 000002
【特許請求の範囲】
【請求項１】
ＮチャネルＭＯＳ型電界効果トランジスタと、このトランジスタのドレインと電源との間に設けられたＰチャネルＭＯＳ型電界効果トランジスタとを備えた回路に流れる電流をパワーダウン制御信号によって制御するパワーダウン回路であって、
ゲートにパワーダウン制御信号が入力してオン、オフ制御される第１ＮチャネルＭＯＳ型電界効果トランジスタのドレインを抵抗を介して電源に接続し、この第１ＮチャネルＭＯＳ型電界効果トランジスタのドレインと前記抵抗との間に第２ＮチャネルＭＯＳ型電界効果トランジスタのゲートを接続し、この第２ＮチャネルＭＯＳ型電界効果型トランジスタのドレインは前記第１ＮチャネルＭＯＳ型電界効果トランジスタのゲートに接続し、前記第１ＮチャネルＭＯＳ型電界効果トランジスタがオンしたときに前記第２ＮチャネルＭＯＳ型電界効果トランジスタがオフするように、前記抵抗の抵抗値と前記第１ＮチャネルＭＯＳ型電界効果トランジスタのオン抵抗値を設定する一方、前記第１ＮチャネルＭＯＳ型電界効果トランジスタがオフしたときに前記第２ＮチャネルＭＯＳ型電界効果トランジスタがオンしてパワーダウン制御信号を出力すべくなし、このパワーダウン制御信号の出力で前記電流を制御する回路のＮチャネルＭＯＳ型電界効果トランジスタをオフとするよう構成した
ことを特徴とするパワーダウン回路。
【請求項２】
パワーダウン制御信号でオフする、電流を制御する回路のトランジスタがＰチャネルＭＯＳ型トランジスタであり、パワーダウン制御信号は反転して前記ＰチャネルＭＯＳ型トランランジスタに入力することを特徴とする請求項１記載のパワーダウン回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路装置の消費電力を低減させるためのパワーダウン回路に関する。
【背景技術】
【０００２】
従来のパワーダウン回路は、大別すると、電子回路における特定ブロックのバイアス電圧を制御することによって消費電力を抑えるようにした第１の方式と、ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタという）によって形成されるスイッチを介して回路全体を電源に接続し、特定の期間において当該スイッチをオフにすることによって当該回路全体への電源供給を停止して消費電力を抑えるようにした第２の方式がある。
【０００３】
図３に示すのは、第１の方式による、従来のパワーダウン回路で制御されるバイアス回路の一例である。図３の構成において、ＭＯＳトランジスタＭ２１はしきい値電圧の低いトランジスタであり、パワーダウン制御信号（以下、制御信号という）ＰＤがハイレベルになった時には、ＭＯＳトランジスタＭ３１と、制御信号ＰＤが反転して入力するＭＯＳトランジスタＭ４１は共にオフとなり、当該バイアス回路は、通常動作とされ、バイアス電圧ＶＢに応じて後段回路のバイアス電流を制御する。一方、前記制御信号ＰＤがローレベルになった時には、ＭＯＳトランジスタＭ３１，Ｍ４１は共にオンとなって、ＭＯＳトランジスタＭ１１，Ｍ２１のゲート・ソース電圧（以下ＶＧＳという）が０ボルトになり、それによって回路の消費電流が低減されるパワーダウン状態となる。
【０００４】
また、従来、図４に示すように、図３の回路のＭＯＳトランジスタＭ４１に替えて、制御信号ＰＤの反転信号がゲートに入力するＭＯＳトランジスタＭ５１を、ＭＯＳトランジスタＭ２１のドレインとＭＯＳトランジスタＭ１１のゲートの間に接続した構成も知られている。この構成によると、制御信号ＰＤがハイレベルの場合は、ＭＯＳトランジスタＭ３１はオフとなり、ＭＯＳトランジスタＭ５１がオンとなって、ＭＯＳトランジスタＭ２１はオン状態となり、バイアス回路は通常動作状態となる。一方、制御信号ＰＤがローレベルになると、ＭＯＳトランジスタＭ３１はオンとなり、ＭＯＳトランジスタＭ５１がオフとなって、ＭＯＳトランジスタＭ２１はオフ状態となり、バイアス回路はパワーダウン状態となる。そして、ＭＯＳトランジスタＭ５１が介在することによって、しきい値電圧が低いＭＯＳトランジスタＭ２１を含む回路の特性を劣化させること無く、低ノイズのパワーダウン回路を実現できる。
【特許文献１】特開平５−１６０７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した図３、図４に示す従来の回路は、制御信号ＰＤがハイレベルになった時にバイアス回路を動作させるのであるが、電源電圧Ｖｄｄが変動すると制御信号ＰＤの電位Ｖｐｄも変動させる必要がある。その理由は、制御信号ＰＤがハイレベルになる条件は、Ｖｐｄ＞Ｖｄｄ−｜Ｖｔｈ３１｜になることだからである。ここにＶｔｈ３１はトランジスタＭ３１のしきい電位である。このため、電源電圧Ｖｄｄが高くなるとパワーダウン制御信号ＰＤも高くしなければならないので、制御信号ＰＤは広い電圧範囲に使えないことという問題があった。本発明は、この問題を解決した電源電圧変動の影響を受けないパワーダウン回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この目的を解決するために、本発明のパワーダウン回路は、制御信号に基づいてオン、オフ動作させる第１ＮチャネルＭＯＳトランジスタＭ１と電源ＶＤＤの間に抵抗Ｒを直結し、前記第１ＮチャネルＭＯＳトランジスタＭ１のドレインは第２ＮチャネルＭＯＳトランジスタＭ２のゲートに接続して、前記第１ＮチャネルＭＯＳトランジスタＭ１のオン、オフ動作に応じて、この動作とは反対に、前記第２ＮチャネルＭＯＳトランジスタＭ２をオフ、オン動作させ、この第２ＮチャネルＭＯＳトランジスタＭ２のオフ、オン動作によって、制御対象回路の電流を制御するよう構成することにより、制御信号の電位は、第１ＮチャネルＭＯＳトランジスタＭ１のしきい電位を考慮すれば足りるので、電源電圧ＶＤＤの変動を考慮しないで広範囲に設定できるものである。
【０００７】
より具体的には、本発明の請求項１に係るパワーダウン回路１は、ＮチャネルＭＯＳトランジスタＭ４と、このトランジスタＭ４のドレインと電源ＶＤＤとの間に設けられたＰチャネルＭＯＳトランジスタＭ３とを備えた回路２に流れる電流を制御信号ＰＤによって制御するパワーダウン回路１であって、ゲートに制御信号ＰＤが入力してオン、オフ制御される第１ＮチャネルＭＯＳトランジスタＭ１のドレインを抵抗Ｒを介して電源ＶＤＤに接続し、この第１ＮチャネルＭＯＳトランジスタＭ１のドレインと前記抵抗Ｒとの間に第２ＮチャネルＭＯＳトランジスタＭ２のゲートを接続し、この第２ＮチャネルＭＯＳトランジスタＭ２のドレインは前記第１ＮチャネルＭＯＳトランジスタＭ１のゲートに接続し、前記第１ＮチャネルＭＯＳトランジスタＭ１がオンしたときに前記第２ＮチャネルＭＯＳトランジスタＭ２がオフするように、前記抵抗Ｒの抵抗値と前記第１ＮチャネルＭＯＳトランジスタＭ１のオン抵抗値を設定する一方、前記第１ＮチャネルＭＯＳトランジスタＭ１がオフしたときに前記第２ＮチャネルＭＯＳトランジスタＭ２がオンして制御信号ＰＤ１を出力すべくなし、この制御信号ＰＤ１の出力で前記電流を制御する回路２のＮチャネルＭＯＳトランジスタＭ４をオフとし、パワーダウン状態とするものである。
【０００８】
また、本発明の請求項２に係るパワーダウン回路１は、請求項１の構成において、制御信号ＰＤでオフする、電流を制御する回路２のトランジスタがＰチャネルＭＯＳトランジスタＭ３であり、制御信号ＰＤは反転して前記ＰチャネルＭＯＳトランランジスタＭ３に入力することを特徴とする。
【発明の効果】
【０００９】
本願の請求項１及び請求項２に係る発明によれば、第１ＭＯＳトランジスタＭ１がオンすると、すなわち、制御信号ＰＤの電位Ｖｐｄが前記第１ＭＯＳトランジスタＭ１のしきい電位より高くなったときに、第２ＭＯＳトランジスタＭ２がオフして制御対象回路を通常動作とすることができ、前記第１ＭＯＳトランジスタＭ１がオフすると、第２ＭＯＳトランジスタＭ２がオンして制御対象回路をパワーダウンすることにより、電源電圧ＶＤＤの変動に影響されずに、常に確実に、制御対象回路の通常動作と、消費電力の低減とを可能にすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明をバイアス回路に適用した場合の好適な実施形態を添付図面に基づいて説明する。図１はパワーダウン回路１の第１実施形態を示すブロック図であり、ゲートに制御信号ＰＤが入力する第１ＮチャネルＭＯＳトランジスタＭ１のドレインに、抵抗Ｒを介して電源電圧ＶＤＤを供給する一方、ソースを接地している。この第１ＮチャネルＭＯＳトランジスタＭ１のドレインと前記抵抗Ｒの間に、第２ＮチャネルＭＯＳトランジスタＭ２のゲートを接続し、この第２ＮチャネルＭＯＳトランジスタＭ２のドレインは前記第１ＮチャネルＭＯＳトランジスタＭ１のゲートに接続している。
【００１１】
制御信号ＰＤの電位Ｖｐｄがハイレベルとなって、第１ＮチャネルＭＯＳトランジスタＭ１のしきい電位より高くなると、前記第１ＮチャネルＭＯＳトランジスタＭ１はオンするが、このとき、第２ＮチャネルＭＯＳトランジスタＭ２は、そのゲート電位がそのしきい電位より低くなってオフするように、抵抗Ｒの抵抗値と前記第１ＮチャネルＭＯＳトランジスタＭ１のオン抵抗値を設定している。そして、制御信号ＰＤの電位Ｖｐｄがローレベルとなって、前記第１ＮチャネルＭＯＳトランジスタＭ１がオフになると、前記第２ＮチャネルＭＯＳトランジスタＭ２は、そのゲート電位がハイレベルとなり、オンするよう構成している。
【００１２】
第２ＭＯＳトランジスタＭ２のソースは、制御対象回路であるバイアス回路２のバイアス電圧ＶＢが供給されるＮチャネルＭＯＳトランジスタＭ４のゲートに接続し、このＮチャネルＭＯＳトランジスタＭ４のドレインを、ＰチャネルＭＯＳトランジスタＭ３のゲートとソースに接続し、前記ＮチャネルＭＯＳトランジスタＭ４のソースは接地する一方、前記ＰチャネルＭＯＳトランジスタＭ３のドレインに電源電圧ＶＤＤを供給している。
【００１３】
したがって、制御信号ＰＤがハイレベルとなり、第１ＮチャネルＭＯＳトランジスタＭ１がオンして、第２ＮチャネルＭＯＳトランジスタＭ２がオフになると、この第２ＮチャネルＭＯＳトランジスタＭ２を介した制御信号ＰＤ１は出力されないので、バイアス電圧ＶＢが供給されるＮチャネルＭＯＳトランジスタＭ４はオンとなり、バイアス回路２は通常動作状態となる。
【００１４】
一方、制御信号ＰＤがローレベルとなり、第１ＮチャネルＭＯＳトランジスタＭ１がオフとなって、第２ＮチャネルＭＯＳトランジスタＭ２がオンになると、この第２ＮチャネルＭＯＳトランジスタＭ２を介したローレベルの制御信号ＰＤ１が出力されるので、バイアス電圧ＶＢが供給されるＮチャネルＭＯＳトランジスタＭ４のＶＧＳは０ボルトとなって同トランジスタＭ４はオフ状態となり、バイアス回路２は消費電力が低減するパワーダウン状態となる。
【００１５】
続いて、本発明の第２の実施形態を、図２に示すブロック図に基づいて説明する。本実施形態が上述の第１の実施形態と相違するのは、制御信号ＰＤをインバータＩＮＶを介して第２ＮチャネルＭＯＳトランジスタＭ２に供給し、ＰチャネルＭＯＳトランジスタＭ３のゲートを第２ＮチャネルＭＯＳトランジスタＭ２のソースに接続するとともに、前記ＰチャネルＭＯＳトランジスタＭ３のゲートにバイアス電圧ＶＢを供給するようになし、ＮチャネルＭＯＳトランジスタＭ４のゲートをそのドレインとともに前記ＰチャネルＭＯＳトランジスタＭ３のソースに接続し、前記第２ＮチャネルＭＯＳトランジスタＭ２を介して制御信号ＰＤを反転した制御信号ＰＤ２を前記ＰチャネルＭＯＳトランジスタＭ３のゲートに供給するように構成したところにある。第１ＮチャネルＭＯＳトランジスタＭ１と前記第２ＮチャネルＭＯＳトランジスタＭ２との接続関係は、第１の実施形態と同一である。
【００１６】
本実施形態にあっては、制御信号ＰＤがハイレベルとなり、第１ＮチャネルＭＯＳトランジスタＭ１がオンして、第２ＮチャネルＭＯＳトランジスタＭ２がオフになると、反転したローレベルの制御信号ＰＤ２はこの第２ＮチャネルＭＯＳトランジスタＭ２を介して出力されない。このとき、バイアス電圧ＶＢが供給される第３ＰチャネルＭＯＳトランジスタＭ３のゲート電位が下がってオンとなり、バイアス回路は通常動作状態となる。
【００１７】
一方、制御信号ＰＤがローレベルとなり、第１ＮチャネルＭＯＳトランジスタＭ１がオフとなって、第２ＮチャネルＭＯＳトランジスタＭ２がオンになると、この第２ＮチャネルＭＯＳトランジスタＭ２を介して、反転したハイレベルの制御信号ＰＤ２が出力されるので、バイアス電圧ＶＢが供給される第３ＰチャネルＭＯＳトランジスタＭ３のＶＧＳは０ボルトとなって同トランジスタＭ３はオフ状態となり、バイアス回路２は消費電力が低減するパワーダウン状態となる。
【００１８】
このように、上述の各実施形態によれば、電源電圧ＶＤＤに関係なく、制御信号ＰＤの電位Ｖｐｄが第１ＭＯＳトランジスタＭ１のしきい電位より高くなった時に、前記第１ＭＯＳトランジスタＭ１がオン動作して、第２ＭＯＳトランジスタＭ２をオフ動作し、バイアス回路２を通常動作とすることにより、バイアス電圧ＶＢに応じて後段回路のバイアス電流を制御することが可能である。
【００１９】
なお、本発明は上述の各実施形態に限定されるものではなく、例えば、第２の実施形態における制御信号ＰＤを反転させるインバータＩＮＶは、第２ＮチャネルＭＯＳトランジスタＭ２のソース側に設けてもよいものである。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態のパワーダウン回路を示すブロック図。
【図２】第２の実施形態のパワーダウン回路を示すブロック図。
【図３】従来のパワーダウン回路の一例を示すブロック図。
【図４】従来のパワーダウン回路の他の例を示すブロック図。
【符号の説明】
【００２１】
１      パワーダウン回路
２      バイアス回路
Ｍ１，Ｍ２，Ｍ４      ＮチャネルＭＯＳトランジスタ
Ｍ３      ＰチャネルＭＯＳトランジスタ
Ｒ      抵抗
ＩＮＶ      インバータ
【図１】
2006129224.tif 000003
【図２】
2006129224.tif 000004
【図３】
2006129224.tif 000005
【図４】
2006129224.tif 000006