(57)【要約】【課題】  遅延回路が、ハブによるフレーム整列の制御を可能にし、種々のノード−ハブ間のケーブル長により生ずるサイクル遅延を補償する。【解決手段】  ローカルエリアネットワークの如きデータ通信システムに、等時性データ伝送性能が備えられる。このシステムは等時性データと非等時性データの両者を、４ビットニブル単位で繰り返しフレーム構造へと時分割多重化することにより伝送する。到着したデータはハブにおいて脱多重化され、適切なハードウェアにより個別のデータストリームを処理すべく、個別のチャネルとされる。【選択図】  図１３
2006295953.tif 000002
【特許請求の範囲】
【請求項１】
ハブトランシーバとノードトランシーバを有するデータ通信システムにおけるデータ転送遅延補償システムであって、
前記ハブトランシーバから前記ノードトランシーバへサイクル基準信号を伝送するための手段であって、該サイクル基準信号に、伝送距離によって導入される待ち時間が生じる、手段と、
前記ノードトランシーバに結合され、前記ノードトランシーバで受信した前記サイクル基準信号と外部サイクル基準との位相差を測定して遅延値を更新するための手段と、
前記ノードトランシーバに結合され、前記遅延値を使用して、伝送距離により導入された待ち時間を補償するための手段
を備えるデータ転送遅延補償システム。
【請求項２】
少なくとも２本の電気的に導電性の線で互いに結合されたハブトランシーバとノードトランシーバとを有するデータ通信システムにおけるデータ転送遅延補償システムであって、
前記ハブトランシーバから前記ノードトランシーバへサイクル基準を伝送するための手段であって、該サイクル基準に、前記電気的に導電性の線を介した伝送により導入される待ち時間が生じる、手段と、
前記ノードトランシーバに結合され、前記ノードトランシーバで受信した前記サイクル基準と外部サイクル基準とのタイミング差を測定して遅延値を更新するための手段と、
前記ノードトランシーバに結合され、前記待ち時間を補償するための手段
を備えるデータ転送遅延補償システム。
【請求項３】
ハブトランシーバとノードトランシーバの間におけるデータ伝送間のスキューを減少させる方法であって、
前記ハブトランシーバから前記ノードトランシーバへサイクル基準を伝送するステップであって、該サイクル基準に、電気的に導電性のシステムケーブルによって引き起こされるサイクル不整合が生じる、ステップと、
前記サイクル基準を前記ノードトランシーバの受信機から前記ノードトランシーバの遅延回路へ伝送するステップと、
前記遅延回路から前記ノードトランシーバの送信機への前記サイクル基準の伝送を、遅延値に応じた所定量の時間だけ遅延させるステップ
を含む方法。
【請求項４】
電気的に導電性の物理媒体を介してハブトランシーバからデータ伝送を受信しているノードトランシーバにおいて、サイクルの到着を整列させるための方法であって、
前記ハブトランシーバから前記ノードトランシーバへ電気的に導電性の物理媒体を介してサイクル基準を伝送するステップと、
前記サイクル基準を前記ノードトランシーバの受信機から前記ノードトランシーバの遅延回路へ伝送するステップと、
前記遅延回路から前記ノードトランシーバの送信機への前記サイクル基準の伝送を、前記電気的に導電性の物理媒体によって生じる伝搬遅延に部分的に基づく時間だけ遅延させるステップ
を含む方法。
【請求項５】
前記遅延回路から前記ノードトランシーバの送信機への前記サイクル基準の伝送を、遅延値に部分的に基づく時間だけ遅延させるステップをさらに含む、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ローカルエリアネットワーク又はワイドエリアネットワークのようなデータ通信ネットワークに関し、詳しくは等時性データを転送するためのネットワークに関するものである。
【背景技術】
【０００２】
等時性（isochronous）データは一般的には、パケット化されていない、不確定な、潜在的に連続長であるデータとして記述することができる。等時性データソースには、イメージ及びそれに伴うサウンドを表すデータの実質的に連続的なストリームを出力するビデオカメラ、及び実質的に連続的な音声データのストリームを出力する電話がある。等時性データシンクの例は、表示を行うために、実質的に連続的なビデオデータのストリームを受信するビデオモニターである。
【０００３】
図１（Ａ）は、等時性データ転送を概略的に示している。データの転送は最初に、例えば電話での会話を開始し、又はビデオカメラ転送を開始12することによって開始される。データ転送が開始された後に、データの転送が、例えば電話会話又はビデオ伝送の終了14に至るまでの、不確定期間にわたって実質的に連続的にもたらされる。転送される全てのビットがデータビットを表す必要はない。宛先局及びタイミングを制御する「ハウスキーピング」ビットも転送されうる。さらにまた、転送されるデータが、電話での会話に際しての沈黙、又は空白のビデオイメージの転送といったように、「空」データからなることができる。等時性データ転送の１つの形式は、例えば1991年３月25日のFDDI-II Hybrid Multiplexer, Revision 2.4に記載された如き、ファイバ分散データインタフェース-II（FDDI-II）である。
【０００４】
非等時性ソース及びシンクに加えて等時性ソース及びシンクを含むマルチメディアコンピュータ及びワークステーションの利用可能性の増大により、ネットワーク環境において等時性データを伝送することについての関心が高まっている。多くの既存のネットワークは、ネットワーク上のステーション間で、非等時性データ通信を用いている。一般に用いられているデータ転送プロトコルは、パケット転送システム及びトークンリングシステムを含んでいる。
【０００５】
パケット化データ転送の１つの例は、一般に用いられているイーサネットシステムである。10BASE-Tとして知られている１つの実施形態が、1989年11月15日の、IEEE Standard 802.3に補充されたドラフト９に記述されている。図１（Ｂ）は、パケット伝送22を示している。
【０００６】
トークンリングシステムでは、ノードは電子的トークンを捕獲した後においてのみ、データを転送する。一般に用いられているトークンリングシステムの１つは、IEEE Standard 802.5に記述されている。図１（Ｃ）はトークンリングシステムにおけるデータ転送23を示している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これらの既存のデータネットワーク上に等時性データを適応させようとする従来の多くの試みは、不利な動作特性をもたらす結果となった。幾つかの従来の等時性デバイスにおいては、所与の等時性ソース又はシンクに利用可能な帯域幅は、ネットワーク上で送受信を行っている等時性ソース及びシンクの合計数に対し、直接的に比例して減少する。また、等時性ソース及びシンクの存在は、非等時性帯域幅を減少させる。さらにまた、双方向リンクを用いているどのような等時性システムにおいても、リンクケーブル長により、ノードからハブへと伝送されるデータと、ノードからハブにより受信されるデータとの間にはスキューが導入される。これらの遅延は望ましくないジッタを導入し、ビデオデータ及び電話によるデータのユーザを当惑させる。
【０００８】
加えて、既存の等時性システムはまた、在来のネットワークとの互換性を殆ど、又は全くもたらさない。この非互換性は、等時性及び非等時性トラヒックの両者に適応するために、ハードウェア又はソフトウェアの大規模な交換を必要とする。かくして、イーサネット性能及びビデオカメラを有するマルチメディアパソコンは、等時性及び非等時性ソース／シンクの両者を同時に利用することができない。
【課題を解決するための手段】
【０００９】
同日に出願されここで参照することによってその内容を本明細書に取り入れる「等時性能力を備えたデータ通信ネットワーク」と題する本出願人の米国特許出願第969916号は、等時性データソース及びシンクへ、またそれらからのデータ通信をもたらすシステムを記述している。等時性ソース／シンクについて利用可能な帯域幅は、ネットワーク上での非等時性要求の変化とは無関係である。さらにまた、各々のソース／シンクには等時性帯域幅が保証されており、これはネットワーク上でのソース／シンク帯域幅の変化とは無関係である。等時性通信システムはまた、従来の、多くは設置済のシステムとの高度の互換性を維持し、ハードウェア／ソフトウェアの交換は最小限しか必要とされない。
【００１０】
本発明のシステムは、スター形ネットワークとして実施され、その場合にデータソースは中央のハブへと転送を行い、この中央のハブが次いで、データをデータシンクへと転送する。ハブを例えばリング構造で相互接続することにより、幾つかのこのようなスター形システムを接続することができる。ハブに到着する多重化データは脱多重化されて、等時性ソースのデータ、非等時性ソースのデータ、及びＤチャネルとＭチャネルの情報が分離される。この非等時性ソースのデータは、非等時性データストリームを取り扱うよう特化されたハブ回路に提供されうる。好ましくは、ハブ中の回路は、分離された非等時性データストリームを、従来の非等時性ネットワーク上で利用可能な形式に実質的に類似した形式へと変換する。例えば、非等時性データがイーサネットＭＡＣに由来したものである場合には、ハブは分離された非等時性データを、標準的なイーサネットハブリピータ回路により処理される形態へと変換する。
【００１１】
本発明の１つの実施例によれば、ハブ−ノードシステムは、システムのケーブル接続により生じたサイクルの不整合を補償するための遅延回路を含む。この遅延システムは、必要とされるデータバッファリングの量を最小限とするように動作する。本発明の遅延システムにおいては、ハブがサイクルのスタートの伝送と、受信サイクルのスタートの到着との間の遅延を計時する。かくしてハブは、ノードのサイクルにおいて必要とされる調節を検出し、ノードに対して制御信号を出力する。ノードにおいては、遅延回路が遅延値を格納し、ノードの送信機に対して提供されるサイクル基準のスタートを遅延させる。ノードの送信機はかくして、サイクルの開始と同時にハブに到着するサイクルを出力し、それによってデータのスキューを最小限のものとする。
【００１２】
本発明の別の実施例によれば、ノード遅延回路は、ハブによって制御されたラッチを含む。このラッチはサイクル基準がノードの送信機に提供された場合にトリガされ、それによって伝送フレームを所望に応じて整列させる。
【実施例】
【００１３】
本明細書末尾の表１は、本発明の１つの実施例によりデータストリームを多重化するための時分割多重化方式の表である。また表２は、本発明の１つの実施例による４／５エンコードの形態をリストしている。
【００１４】
本発明の詳細な説明は、非等時性及び等時性の両者の通信をサポートするデータ転送システムに関して与えられる。ここで与えられる記述は従って、
１）同じハブに接続された非等時性ソースと非等時性シンクとの間での転送、及び
２）同じハブに接続された等時性ソースと等時性シンクとの間での転送
についてのネットワークシステムにおいて本発明が用いられる場合についての記述を行うものである。本明細書の記載は従って、本発明が使用されるであろうより一般的な状況の幾つかを示すことになる。
同日に出願されここで参照することによってその内容を本明細書に取り入れる「等時性能力を備えたデータ通信ネットワーク」と題する本出願人の米国特許出願第969916号は、スター形に配置され、リング又はツリー形に相互接続されることのできる、等時性データ用のデータ通信システムを記述している。このようなシステムが、図２、図３又は図４に示されている。図２に示された配置においては、ハブはリング形に接続されており、第１のハブ44aは第２のハブ44bへとデータを送出し、第２のハブ44bは第３のハブ44cへとデータを送出し、第３のハブはサイクル発生器及びリングレータンシイ（待ち時間）調節回路を介して、第１のハブ44aへと戻るようデータを送出する。ハブ相互間の接続は、タイムスロットインタチェンジ（ＴＳＩ）リング58f上で行われる。１つの実施例では、ＴＳＩリング58fとして、FDDI-IIシステムを用いることができる。図３は、単一のハブ内に多数の等時性回路を有するスター及びリング形でもって配置された、ハブ44a, 44b及び44cを示している。図３は、ツリー形の通信システムを示す。親ハブ44aが、大帯域幅のバックボーンへと接続している。ハブ44bは親ハブ44aの子ハブとして動作し、ハブ44aのポート２に取着されている。子ハブ44cが、子ハブ44bから縦続されている。
【００１５】
スター及びリング形は、大帯域幅のバス上で動作する単一のハブに取着された複数のノード42a, 42b, 42cを含む。ノードの正確な数は、データ伝送に対するニーズと、システムの目的とに応じて変化する。ノード42a-42cの各々は、厳格な等時性ソース及びシンク、厳格な非等時性ソース／シンク、或いは等時性及び非等時性双方のソース及びシンクといった、種々の形式のソース及びシンクを含むことができる。片方向ツイストペアケーブル46a-46rの如き、物理的なデータ伝送媒体からなるデータリンクが、各々のノードをハブ44a-44cの１つへと結合している。
【００１６】
図５は、ハブ44a及び関連するノード42a-42cをより詳細に示している。図５はそれ自体、完全なスター形システムを形成しうる。各々のノード42a, 42b, 42cは、回路50a, 50b, 50cを含んでいる。回路50a-cは、データを受信し、それを物理媒体46a, 46c, 46e上での伝送に適した形へと変換し、物理媒体46b, 46d, 46fから信号を受信し、データシンクにより用いられるのに適した形へと変換する。
【００１７】
ハブ44aは、物理媒体46a, 46c, 46eからデータを受信し、等時性データを非等時性データ並びにＤチャネル及び保守チャネルデータから分離し、分離したデータを下流のハブ回路56により処理するのに適した形へと変換するための回路54a, 54b, 54cを含んでいる。図示の実施例では、分離された等時性ソースからのデータは、データをＴＳＩバス上へと置くために、タイムスロットインタチェンジコントローラ58の如き等時性スイッチング回路へと供給され、かくして種々の宛先局ノード42a, 42b, 42cへと伝送すべく、そのハブにおける他の等価な回路54a-54cによって、他のハブへと伝送及びハブから回復可能である。分離された非等時性データは、宛先局ノード42a, 42b, 42cへと伝送するために、非等時性データを運ぶよう構成された回路60へと供給される。非等時性ソースからのデータがイーサネットデータを含む実施例では、ハブ回路60は標準的なイーサネットリピータプロセッサであり得る。このようにして、本発明のシステムは少なくとも部分的に、従前のイーサネットハブシステムと後方互換であり得る。
【００１８】
Ｄチャネル及び保守データは、シグナリングプロセッサ62へと供給される。シグナリングプロセッサ62は、種々の保守及び制御機能を営む。例えば、エラー状態を識別してユーザに警告し、例えばデータ経路64上で等時性及び非等時性コントローラ58, 60と通信することにより、要求された接続、即ちソース／宛先局経路をセットアップするものである。
【００１９】
上記した構成要素の動作は、等時性ソースであるビデオカメラ48dから、等時性シンク48bへのデータ転送、及び非等時性ソースであるイーサネットＭＡＣ48cから非等時性シンク48gへのデータ転送を記述することによって理解されよう。等時性デバイス48dから送出されるデータは、デジタル化データの連続ストリームであり、例えば米国「Ｔ１」標準である1.544Mbpsに等しいデータ転送速度を有する。イーサネットＭＡＣ48cからのデータ出力は、標準的な10BASE-Tイーサネット転送速度である10Mb/秒で供給される。Ｄチャネル情報は、好ましくはＭＡＣその他のシステム中の回路に含まれているＤチャネルデータストリームソースから、或いは例えば仮想キーパッド48fから、例えば約64Kbpsを越えない転送速度の如き、可変のデータ転送速度で提供される。
【００２０】
ライン66a, 66b, 66cは、ソース48d及び48cからのデータストリームを、ノード回路50bへと搬送する。図６は、この回路50bをより詳細に示している。ノード回路50bは、入力されるデータストリームについて動作するハードウェアを含み、データソースと宛先局との間での効率的な、互換性のある伝送を可能にしている。マルチプレクサ70は、一連のフレーム又はテンプレートの繰り返しを用いて、入力データを４ビット単位で時分割多重化する。この実施例においては、フレームは125マイクロ秒毎に繰り返される。
【００２１】
表１は、種々のデータストリーム、及び付加的なデータ及び制御バイトが時分割多重化される方式を示している。表１における各々の記号は４ビットのデータを表しており、２つの記号のグループ毎に８ビットの１データバイトが表されることになる。表１において、Ｅはイーサネットストリーム66aからの４ビットデータを表し、Ｂは等時性ストリーム66bからの４ビットデータを示し、Ｄはシグナリング又はＤチャネルストリーム66cからの４ビットデータを表す。Ｍは、好ましくは回路50bにより供給される４ビットのＭチャネルデータを表している。加えて、あるバイト長のパターンがもたらされる。ＪＫはフレーム同期パターンを表し、ＥＭ（表１のブロック３の最初の２つのバイト）はイーサネット「パッド（pad）」を表し、保守バイトがそれに続いている。
【００２２】
表１に見られるように、各々のフレームは256バイトを含み、これは各々８バイトの32のグループ、又は各々64バイトの４つのグループとして考えることができる。等時性ソース48dからの1.544Mb／秒のデータ転送速度での出力について、上記したフレーム構造は、6.144Mb／秒の等時性帯域幅能力をもたらす。従って、本実施例における単一の等時性ソース48dは、フレーム当たり192の「Ｂ」記号を48だけ用いて完全に適応することができる。等時性チャネル内の３つの64Kb／秒を用いることにより、基本速度のＩＳＤＮチャネルをサポートすることができる。かくして、利用可能な等時性帯域幅内に、各種の等時性ソースを割り当てることができる。このフレーム構造は、同日に出願されここで参照することによってその内容を本明細書に取り入れる「フレーム構造を有する等時性ソースデータの伝送用ネットワーク」と題する本出願人の米国特許出願第969911号に、より完全に記述されている。上述したフレーム構造とは異なる他のフレーム構造を用いて、特定の目的に適した帯域幅の割り当てをもたらすことも可能である。
【００２３】
時分割多重化データは次いで、エンコーダ72によりエンコードされ、２進０の長いストリングによって混乱される可能性のある、ケーブルのＡＣバランスが維持される。図示の実施例においては、エンコーダは４／５エンコードを行う。ANSII X3T9.5標準と部分的に合致する、４／５エンコードの１つの特定の形が、表２に示されている。これらのパターンは、適切に組み合わせられた場合には、最大で３ビット時間を有し、遷移はない。表２に示されたエンコード方式は、同日に出願されここで参照することによってその内容を本明細書に取り入れる「フレームベースのデータ伝送」と題する本出願人の米国特許出願第970329号に、より詳細に記述されている。
【００２４】
４／５エンコードの結果は次いで、Non-Return to Zero Inverted（ＮＲＺＩ）方式を用いて、図６のエンコーダ74によりさらにエンコードされる。この４／５−ＮＲＺＩエンコードは、非等時性ソースが10BASE-Tイーサネットソースであるネットワークにおいて、特に有用である。その理由は、このエンコードが、イーサネットＭＡＣにより提供され予想されるデータ転送速度と実質的に互換である、シグナリング速度での伝送をもたらすからである。しかしながら、８ビットを10ビットへとエンコードする方式などの、他の形式のエンコード又はデコードもまた用いることが可能である。
【００２５】
エンコードの後、データはプリエンファシス回路76及び送信機又はドライバ78bへと送られる。このプリエンファシス回路76は、物理媒体上を伝送される信号を補償して、ジッタを減少させる。信号は次いで、物理媒体46cを介してハブ44aへと伝送されるが、この物理媒体46cは、ツイストペアケーブル、同軸ケーブル、或いは光ファイバケーブルなどを含む。
【００２６】
図５に見られるハブ44aは、複数の回路デバイス54a, 54b, 54cを含み、これらは各々が物理媒体46によってノード42a, 42b, 42cの１つへと結合されている。図７に示されているように、物理媒体46を介して伝送されるデータは、非直列化回路／デコーダ80に直列的に到着する。非直列化回路／デコーダ80は、機能的には上述した多重化／エンコード回路の逆である回路を含み、４／５ＮＲＺＩエンコードをデコードして、等時性及び非等時性ソースのデータを分離するように動作する。非直列化回路／デコーダ80はまた、フレーム化タイミング発生器98により使用するため、ＪＫフレーム同期記号96から導いた同期信号を出力する。リンク検出回路82はまた、物理媒体46からのデータを受信して、ノードが動作しているモードを検出し（例えば10BASE-T、非等時性イーサネット又は等時性）、同日に出願されここで参照することによってその内容を本明細書に取り入れる「ネットワークリンク端点能力検出」と題する本出願人の米国特許出願第971018号により完全に記述されているようにして、モード選択信号を出力する。
【００２７】
非等時性ソースデータ94b及び等時性ソースデータ94aは両方とも、宛先局ノードへと伝送するために、必要に応じて各種のハブ回路成分54a, 54b, 54cに対して利用可能とされる。１つの実施例においては、分離された等時性データ94a及び非等時性データ94bは、それぞれインタフェース58, 60によって再構成されて、等時性出力102及び非等時性出力104が宛先局ノードへの伝送に適した形で提供される。１つの実施例では、非等時性データ94bはＥインタフェース60によって構成されて、ハブ回路54に備え、最終的に宛先局ノードへと伝送するために、出力データ104がリピータデバイスによって処理可能となるようにされる。非等時性データについてリピータを用いる代替として、メディアアクセスコントロール層ブリッジを介してパケット接続をリンクすることができる。
【００２８】
図８は、非等時性データ94bを受信し、従前から利用可能なリピータ回路60により処理可能な形式の出力106, 108をもたらす形式の、Ｅインタフェース59の１つの実施形態を示している。この非等時性データは、先入れ先出し（ＦＩＦＯ）バッファ112において受信され、データ転送速度が平滑化される。回路114は、イーサネットデータパケットをエミュレートするために提供される「キャリヤなし」記号を検出するが、これは論理回路又は状態マシン116により使用されて、キャリヤ検出信号が出力される。ＦＩＦＯ112からの出力118はマルチプレクサ120及び非直列化回路122へと提供され、データ出力106が生成される。マルチプレクサ120はプリアンブルストリーム124を受信することができ、出力データ106中に適切なプリアンブルビットをもたらす。ＦＩＦＯ112からの出力118はまた、デコード回路128へも提供され、データ衝突及びアライメントエラー記号が認識され、状態マシン116に対して適切な信号130, 132が出力される。受信インタフェース59の動作及び構成要素については、「フレームベースのデータ伝送」と題する米国特許出願第970329号において、より完全に記述されている。
【００２９】
本実施例の目的については、等時性ソース48d（図９）からのデータは、表１のブロック０において「Ｂ」記号で表された、各々のフレームの最初の24の等時性バイト（即ちフレーム構造中の最初の48の「Ｂ」記号）において伝送されると仮定している。図９は、本発明の１実施例によるＢインタフェース58を示している。図９の実施例においては、分離された等時性データ94aは、２つのバッファ132a, 132bの１つに格納されている。バッファ132a, 132bにおける格納のタイミングは、125マイクロ秒のフレーム伝送タイミングでもって調整されており、最初のフレームからのデータ94aが最初の125マイクロ秒の期間の間に第１のバッファ132aに格納され、次の125マイクロ秒の期間の間に、次のフレームからの等時性データ94aが第２のバッファ132bに格納されるようになっている。１つの実施例においては、データはバッファ132へと、受信したと同じ順序で格納されることができ、表１における最初の２つの「Ｂ」記号により表される８ビットがバッファ132aの第１の格納位置に格納され、表１の次の２つの「Ｂ」記号に対応するものがバッファ132aの第２の位置に格納され、といった具合になっている。表１に示したフレーム構造はフレーム当たりに96バイトの等時性データを含んでいるから、バッファ132a, 132bの各々は、サポートするノード当たりで96バイトのデータを格納する能力を有している。第１のフレームからの等時性データがバッファ132に格納された後、次の125マイクロ秒の期間の間に（次のフレームからのデータが第２のバッファ132bに格納されつつある間に）、第１のバッファ132aにおいて格納されたデータが、大帯域幅のバス134上へと伝送される。バッファ132のローディング及び順序付けは、ハブ44aによりサポートされているノードの数に依存している。バス134は、ハブ44aに接続された複数のノードからの等時性データ出力を搬送するのに十分な帯域幅を有している。ハブ44aが16のノードに接続されている実施例においては、バス134の帯域幅は、125マイクロ秒当たりに（即ちフレーム毎に）1536バイトのデータ（即ちノード当たり96バイト×16ノード）を受信するのに十分なものでなければならない。これは、約98304Kb／秒の帯域幅に対応する。
【００３０】
ハブに取着されたノードの数や等時性データ専用とされた帯域幅といったシステム構成の様相に応じて、本発明の他の実施例を、ＴＳＩバス134に代わる他の帯域幅について提供することができる。しかしながら、98304Kb／秒の帯域幅は特に有用なものである。なぜならそれはFDDI-IIにおいて用いられている帯域幅と実質的に合致し、ＴＳＩリング58がFDDI-IIシステムである構成において、ＴＳＩバス134上のデータをＴＳＩリング58（図５）へと受け渡すことを特に容易にするからである。
【００３１】
１つの実施例においては、データはバッファ132からバス134上のタイムスロット内へと、タイムスロットインタチェンジ様式で運ばれる。ＴＳＩバス134上で運ばれるデータは、1536のタイムスロットに分割された125マイクロ秒の時間フレームにおいて伝送され、その各々は約0.08138マイクロ秒の長さを有する。各々のタイムスロットは、データ及び関連する制御及びパリティを有する。かくして１バイトは、10ビットのタイムスロット情報を表すことができる。かくしてバッファ132aからのデータはＴＳＩバス134上へと、バッファ132aに格納された1536バイトの所与の１つを、125マイクロ秒の時間フレームの1536タイムスロットの適切なスロットにおいてＴＳＩバス134上へと伝送することによって置かれる。どのタイムスロットが「適切」であるかは、データが用いられる用途、及び特にＤチャネルを介しての接続セットアップにおいて予め定められたデータの宛先局に依存している。
【００３２】
図示の実施例においては、データの宛先局は、Ｄチャネル情報を用いて予め確立されている。このＤチャネル情報は、シグナリングプロセッサ138へと送られる。ソース、宛先局、及びその他の必要な情報を含むこのＤチャネル情報は、好ましくはスイッチテーブル140に値を格納するために用いられる。１つの例では、スイッチテーブル140は、この例におけるハブ回路58に関連する16のノードに対応する16の部分142a-142pへと分割される。各々の部分142は、ＴＳＩバスの時間フレームにある1536のタイムスロットに対応する1536ビットを含んでいる。これらのビットは、マルチプレクサ146に対する制御144として用いることができる。
【００３３】
この実施例においては、125マイクロ秒のフレーム当たりの等時性ソース48dからの24バイトのデータは、各々の等時性ソース48dのフレームの最初の24のＢスロットにおいて伝送される。従って、ソース48dからのデータは、等時性バッファ132に格納される。この例において等時性データの宛先局は、モニタ48bである。従ってデータの24のＢスロットはデータバッファ154aへと転送され、そして次のフレーム上で、その対応する最初の24のＢスロットにおいてシンク48bへと転送される。
【００３４】
24のＢスロットはＴＳＩバスに向けることができ、その場合には等時性バッファ132の24のＢスロットはＴＳＩバス上へと切り換えられる。スイッチテーブルの内容のビットがライン150を制御し、ＴＳＩのタイムスロット毎に１ビットの速度（即ち0.08138マイクロ秒毎に１ビット）でマルチプレクサ146を制御する。ＴＳＩバスの最初の10タイムスロットが、最初のＴＳＩタイムスロットに際して別のハブに取着されたノードに向けられているＢデータを受信しないと仮定すると、マルチプレクサ制御114は「０」であり、バッファ132からバス134へはデータは出力されない。マルチプレクサ146は単に、ＴＳＩバス134に沿って、最初のタイムスロットにおいて既にＴＳＩバス上にある何らかのデータを伝達するに過ぎない。この状態はＴＳＩバスの11番目のタイムスロットまで継続され、その時点で別のハブに取着されたノードに向けられたＢデータがＴＳＩバス上へと出力され始める。次の24のＴＳＩバスのタイムスロットの各々に際して、マルチプレクサ146に対する制御信号は「１」であり、バッファ132の適当なデータ位置に格納されたデータバイトは、マルチプレクサ146からバス134上へと出力される。バッファ132のどのデータ位置が「適当」であるかは、スイッチテーブルに含まれている読み取りポインタにより決定することができる。好ましくは、バッファ132はランダムアクセスメモリ（ＲＡＭ）であり、読み取りポインタは、ＴＳＩスロットフレームを表しているスイッチテーブル位置の内容に応じて決定される。24バイトのＴＳＩバス上への伝達が完了した後、このＴＳＩフレームの後続のタイムスロットに際してはバッファ132aからの出力はないが、これはこの例において、他の接続が確立されていないからである。このようにして、ＴＳＩバス上のフレームについてのタイムスロット11から35は、バッファ132aに格納されたデータ、即ち等時性ソース48dによる24バイトのデータ出力で満たされる。
【００３５】
図９はまた、ＴＳＩバス134から回復される等時性データの、宛先局ノードへの転送を示している。この実施例では、ハブ44aが、伝送されたフレームの最初の24の偶数タイムスロットに格納された24バイトのデータを回復することが必要である。ＴＳＩリングからのデータは、シンク48bに関連したＢインタフェース58により回復される。
【００３６】
ＴＳＩリングからの回復は、マルチプレクサ146の制御について記述したのと同様の仕方でもってテーブル162に依存して、信号プロセッサ138からライン160を介して出力される制御信号158により制御されたマルチプレクサ156によって達成される。
【００３７】
ハブ44aのＥインタフェース60は、非等時性シンク48gを意図するリピータ60からの非等時性データ（ソース48c）を回復する。Ｅ伝送インタフェース168の例が、図10に示されている。図10に示された伝送インタフェースは一般に、図８に示されたＥ受信インタフェースと機能的に逆である。並列インタフェースをもたらすことも可能であり、ＭＡＣにある場合にＦＩＦＯの必要はない。データ166は非直列化され、次いで何らかの必要なアライメントエラービット172とマルチプレクサ174において組み合わせられ、その出力はＦＩＦＯ176へと出力される。同期検出回路178はリピータ出力166から同期情報を抽出し、状態マシン180へと伝達する。状態マシン180はまた、キャリヤ検出情報184、フレーム化カウンタ情報186をも受信し、制御信号188をＦＩＦＯ176へと提供する。ＦＩＦＯ176からのデータ出力は、プリアンブルビット190及び「０キャリヤ」ビット194と、マルチプレクサ196によって多重化される。Ｅ伝送インタフェースの動作については、「フレームベースのデータ伝送」と題する米国特許出願第970329号において、より完全に記述されている。
【００３８】
Ｅ伝送インタフェース168から出力されるデータ198は、等時性データ出力164並びにＭチャネル及びＤチャネルデータ170と共に、図11に示すようにしてエンコーダ直列化回路202へと提供される。このエンコーダ／直列化回路202は、図６に示したエンコード回路と実質的に同様にして構成されている。詳しくは、エンコーダ／直列化回路202は、データ198, 170, 164の３つのストリームを組み合わせるためのマルチプレクサと、４／５エンコーダと、ＮＲＺＩエンコーダと、プリエンファシス回路とをもたらす。伝送のタイミングは、伝送タイミング回路204により制御される。エンコーダ／直列化回路からの出力206は、より完全には本出願人の米国特許出願第971018号に記述されているようにして、マルチプレクサ210により、リンク端点検出の目的で、リンクうなり（beat）発生器208からのリンクうなりと選択的に結合される。
【００３９】
ハブ44aからノード42へと送られる等時性及び非等時性の両方のデータは、上述したようにノード48からハブ44aへと送られるデータについて用いられるフレームフォーマットと実質的に同じであることが好ましいフレームフォーマットでもって送られる。ノード42において、回路50はデータをデコードし脱多重化するための、ハブにおいてこれらの機能を実行するとして上述したデバイスに類似のデバイス（図６）、主として位相同期デコード回路86、ＮＲＺＩデコード回路88、４／５デコード回路90及びデマルチプレクサ92を含む。デコードされ脱多重化されたデータは次いで、ノード42にある各種のデータシンクへと伝達される。
【００４０】
図12は、減衰、ジッタを減少し、上述したバッファリング動作を可能にするタイミングスキームを示している。図12に示されている如く、このタイミングは125マイクロ秒の基準クロック信号214と同期させることができ、基準信号214は125マイクロ秒毎に立ち上がるクロックエッジをもたらす。この基準信号は、ワイドエリアネットワーク又はFDDI-IIリング、或いは地域の電話会社により提供されているＴ１（1.544Mb／秒）の如き電話ソースからの基準信号の如き外部クロック基準との同期を含めて、多数のソースの何れにより供給することもできる。サイクルの開始に当たり、時間ライン216上のタイミングマークにより示されているように、ハブ44はノードへとフレームの伝送を開始する。時間ライン218により示されている如く、物理媒体におけるライン遅延の故に、ノードがハブにより伝送されたフレームを受信する時点は、それらがハブから送出された時点から遅れる。そこで、ノードがハブ222へと次のフレームの伝送を開始する前に、遅延220が導入される。この遅延220は、物理媒体46上での伝送により導入されるレータンシイ、及びハブにより導入されるエンコード遅延に対処するものであり、ハブがクロック信号214の立ち上がりエッジとほぼ一致する時点224において伝送されたフレームの受信を開始するような値を有している。
【００４１】
ハブは、ノードサイクル遅延に対して行われるべき調節の量を測定する。このことは、サイクルのスタートの伝送と、受信したサイクルのスタートとの間の遅延のタイミングを測ることによって行うことができる。この調節量は次いでノードに対し、ビットシリアルなストリームとして送ることができる。到着する値は現在の値に加えられ、修正された値がサイクル遅延として用いられる。
【００４２】
遅延を調節するための別の方式では、サイクル遅延を増大することを示す信号が、ノードに対して伝送される。この増大パラメータが受信される全てのサイクルで、ノードはサイクル遅延を増大させる。その利点は、サイクル遅延を保持するのにカウンタを用いることにあるが、しかしスキューを補正するために多数のサイクルを必要とする。
【００４３】
図13は、送信データと受信データとを整列させて、ライン遅延を補償するのに有用な遅延回路のブロック図である。図11の遅延回路は、データ制御回路226を含む。制御回路226は、有限状態マシン及び加算器、及び／又はレジスタ回路からなる。制御回路226は、ハブ44に結合されたノードの各々について、既知の、固定された遅延初期値を格納しうる。ラッチ236もまた、既知の固定した遅延に初期化されうる。100メートル未満のケーブル長については、このことと、小さなＦＩＦＯとが適切であることが判明している。調節可能な遅延は、光ファイバについての如き、より長い距離に適応している。この調節可能な遅延値は制御ビットのストリームとして、サイクル基準フレームと共に、ハブ送信機228によって物理媒体46を介してノード受信機230へと出力される。このサイクル基準フレームは、前述した多数の考えられるソースの何れによって供給されることもできる。
【００４４】
ノード受信機230においては、サイクル基準が抽出され、ノード遅延回路232へと供給される。遅延制御ビットは、ノードデータ制御回路234へと提供される。ノードデータ制御回路234はまた状態マシン、レジスタ、及び／又はカウンタ回路からなることができる。
【００４５】
ノード制御回路234の出力は、回路236を制御する。本発明の１つの実施例によれば、回路236はメモリ又はカウンタデバイスであり、現在の遅延値を格納し、この値を遅延回路232へと出力する。遅延回路232は次いで、ノードの送信回路238に対してサイクル基準フレームを伝送する前に、回路236の出力により与えられた時間周期ｔだけ待つ。ノードの送信機238からのデータは、サイクル基準フレームと同相で伝送される。
【００４６】
ノードの送信機238により伝送されたデータは、物理媒体46を介してハブ受信機240によって受信される。ハブ受信機240は伝送されたサイクル基準を抽出し、このデータを遅延測定回路244へと出力する。遅延測定回路244は、ノードから受信したサイクル基準を外部のサイクル基準に比較して、オフセット値246を得る。
【００４７】
オフセット値246は、ハブのデータ制御回路226へと提供される。オフセット値246は、受信したデータと送信したデータとを整列させるのに必要な遅延を示している。オフセット値がゼロの場合には、受信フレームと送信フレームとは同相である。オフセット値は、制御回路226に格納された初期遅延値をインクリメントするのに使用することができ、或いは制御回路226に格納された現在の遅延値に付加されて、ノードへと出力する新たな現在の遅延値を得るために使用することができる。
【００４８】
かくして本発明によれば、ノードからハブへと伝送されるデータと、ノードからハブにより受信されるデータとの間に導入されるスキューを回避することができる。従って望ましくないジッタの導入、それによるユーザの不具合の解消が図られるものである。
【００４９】
本発明の遅延回路は、遅延のサイクル基準長さに至るまでの、ケーブルの全ての長さに適応している。遅延の合計がフレームサイクルの整数である限り、他の遅延にも適応することができる。データは多重化されているから、本発明の遅延回路はまた、ノードに結合された多くの個々の等時性ソースの遅延に適応するという利点をも有する。
【００５０】
上述したタイミングスキームは、ノードから受信したサイクルが、ハブから次のサイクルが伝送されるよりも僅かに早く到着することを保証する。小さなＦＩＦＯをハブが受信したデータストリーム中に挿入し、サイクルの到着を正確に整列させることができる。同様のＦＩＦＯ構造をノードにおいても使用して、データを受信したサイクル基準と、それが転送されるまで同期させることができる。これらのＦＩＦＯを備えることについては、同日に出願されここで参照することによってその内容を本明細書に取り入れる「等時性ＦＩＦＯ化を用いてケーブル長遅延に適応する装置及び方法」と題する本出願人の米国特許出願第969917号により詳細に記述されている。
【００５１】
本発明は好ましい実施例、並びに特定の設計変更及び修正によって記述されたが、他の設計変更及び修正を使用することも可能であり、本発明は特許請求の範囲によって規定されるものである。
【００５２】
【表１】
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【００５３】
【表２】
2006295953.tif 000004
【図面の簡単な説明】
【００５４】
【図１】（Ａ）は等時性データ転送のタイミング図、（Ｂ）はパケット化データ転送のタイミング図、及び（Ｃ）はトークンリングデータ転送のタイミング図である。
【図２】本発明の１実施例による、スター及びリング形の通信システムのブロック図である。
【図３】本発明の１実施例による、単一のハブ内に多数の等時性回路を有するスター及びリング形の通信システムのブロック図である。
【図４】本発明の１つの実施例による、ツリー形の通信システムのブロック図である。
【図５】本発明の１つの実施例により構成された通信システムのブロック図である。
【図６】本発明の１つの実施例によるノード回路のブロック図である。
【図７】本発明の１つの実施例によるハブリピータ回路のブロック図である。
【図８】本発明の１つの実施例による非等時性データの受信インタフェースのブロック図である。
【図９】本発明の１つの実施例による等時性データの受信インタフェース及び関連するハブ回路のブロック図である。
【図１０】本発明の１つの実施例による非等時性データ用のハブ伝送インタフェースのブロック図である。
【図１１】本発明の１つの実施例による非等時性データ用のハブ送信機インタフェースのブロック図である。
【図１２】本発明の１つの実施例によるデータ転送の調整についてのタイミング図である。
【図１３】本発明の１つの実施例による遅延回路を有するノードのブロック図である。
【符号の説明】
【００５５】
42a, 42b, 42c  ノード
44a  ハブ
46a-f  物理媒体
48a, 48d  等時性ソース
48b, 48e  等時性シンク
48c  非等時性ソース
48g  非等時性シンク
48f  Ｄチャネルソース
50a, 50b, 50c  ノード回路
54a, 54b, 54c  ハブ成分
56  ハブ回路
226  制御回路
228  ハブ送信機
230  ノード受信機
232  遅延回路
234  ノード制御回路
236  ラッチ
238  ノード送信機
240  ハブ受信機
244  遅延測定回路
246  オフセット値
MUX  マルチプレクサ
DEMUX  デマルチプレクサ
Tx  送信
Rx  受信
isoPhy  等時性物理層
iso  等時性
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006295953.tif 000011
【図８】
2006295953.tif 000012
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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