(57)【要約】【課題】自動試験装置と被測定デバイスとの間におけるクロック同期のための優れた方法を提供する。【解決手段】本発明は、第１のユニット２１０の第１のクロック信号ＣＬＫ１を第２のユニット１００から受信されたデータ信号Ｄ１に同期させることによるソース同期サンプリングに関し、第１のクロック信号ＣＬＫ１と第２の信号ＤＣＬＫとの間の位相差を測定するステップと、対応するタイミング制御信号ＰＤＳを生成するステップと、タイミング制御信号ＰＤＳに対応して第１のクロック信号ＣＬＫ１のタイミングを調整することにより、調整されたクロック信号ＡＣＬＫ１を生成するステップと、調整されたクロック信号ＡＣＬＫ１を、受信したデータ信号Ｄ１をサンプリングするために用いることにより、サンプリングされたデータＤ１’を生成するステップと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース同期サンプリング方法であって、
第１のユニットの第１のクロック信号が、第２のユニットから受け取った第２の信号と同期され、該第２の信号が、クロック信号およびデータ信号のうちのいずれかであり、
前記第１のクロック信号と前記第２の信号とに基づいてタイミング制御信号を決定するステップと、
前記タイミング制御信号に対応して前記第１のクロック信号のタイミングを調整することにより、調整されたクロック信号を生成するステップと、
前記調整されたクロック信号を使用して、前記第２のユニットから受け取った信号をサンプリングするステップと、
を含む、方法。
【請求項２】
前記調整されたクロック信号が、前記第２のユニットから受け取った前記データ信号をサンプリングするために使用され、それにより、前記データ信号が、前記クロック信号に基づいている、請求項１に記載の方法。
【請求項３】
前記第２の信号が、前記第２のユニットから受け取ったクロック信号であり、前記調整されたクロック信号が、前記クロック信号自体をサンプリングするために使用され、対応するサンプリングされたクロック信号は、適切なクロック機能を示すように監視される、請求項１に記載の方法。
【請求項４】
前記第２の信号が、データ信号から回復されたクロック信号であり、前記第１のユニットが、前記データ信号の遷移の解析を行うことによって該データ信号から前記クロック信号を回復させる、請求項１に記載の方法。
【請求項５】
前記タイミング制御信号が、前記第１のユニットから１つまたは複数のさらなるユニットに分配され、該さらなるユニットがそれぞれ、前記タイミング制御信号に対応してさらなるクロック信号の位相を調整することによって、さらなる調整されたクロック信号を生成し、該さらなる調整されたクロック信号が、前記第２のユニットから受け取ったさらなるデータ信号をサンプリングするために使用される、請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記タイミング制御信号が、前記第１の調整されたクロック信号と前記信号との間の位相差および前記信号の信号エッジ間の時間差のうちのいずれかに比例するアナログ値である、請求項１から５のいずれか１項に記載の方法。
【請求項７】
前記タイミング制御信号が、前記第１の調整されたクロック信号と前記信号との間の位相差および前記信号の信号エッジ間の時間差のうちのいずれかに関する情報を含むディジタル値である、請求項１から５のいずれか１項に記載の方法。
【請求項８】
前記ディジタル値が、前記時間差または前記位相差に比例するアナログ値を変換することによって生成される、請求項７に記載の方法。
【請求項９】
前記ディジタル値が、複数のユニットのタイミング制御ユニットにそれぞれ分配され、各ユニットにおいて、１つのクロック信号のタイミングが、ローカルクロックユニットとデータ信号バッファとの間に接続された可変遅延線によって調整され、前記タイミング制御ユニットが、前記ディジタル値と前記可変遅延線のそれぞれの固有の特性とに基づく制御信号を前記可変遅延線に提供する、請求項７または８に記載の方法。
【請求項１０】
前記タイミング制御ユニットが、固有の制御信号値が前記タイミング制御信号のディジタル値に割り当てられているルックアップ表を含む、請求項９に記載の方法。
【請求項１１】
前記調整されたクロック信号が、該クロック信号が前記第２の信号に対して特定の時間または位相のオフセットを有するように調整される、請求項１から１０のいずれか１項に記載の方法。
【請求項１２】
前記第１のユニットと前記１つまたは複数のさらなるユニットが、自動試験装置のテストチャネルであり、前記第２のユニットが被測定デバイスであり、前記自動試験装置が、サンプリングした値を予想データと比較することによって前記被測定デバイスのテストを行う、請求項５に記載の方法。
【請求項１３】
第１のテストチャネルの前記第１のクロック信号と前記さらなるテストチャネルの前記さらなるクロック信号が、前記自動試験装置の中央クロックによって同期される、請求項１２に記載の方法。
【請求項１４】
第１のユニットの第１のクロック信号を被測定デバイスから受け取った第２の信号に同期させることによって前記被測定デバイスのソース同期サンプリングをテストする試験ユニットであって、
第１の調整されたクロック信号と第２の信号との間の位相差を決定し、対応するタイミング制御信号を生成するように適応された測定回路と、
前記第１のクロック信号に対して調整された位相を有するクロック信号を生成するように適応された調整回路であって、位相調整は、前記タイミング制御信号に基づいている、調整回路と、
前記調整されたクロック信号をトリガ入力に提供し、サンプリングされるべきデータをサンプリングユニットのデータ入力に提供することによって、サンプリングされたデータを生成するように適応されたサンプリング回路と、
を備えている、試験ユニット。
【請求項１５】
データ媒体上に記憶されることが好ましく、前記自動試験ユニットのデータ処理システムで実行されたときに、請求項１から１３のいずれか１項に記載の方法を実行するソフトウェアプログラムまたは製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に対するサンプリング信号の同期に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、適切な動作を保証するためにテストしなければならない。テストの際、ＩＣには、被測定デバイス（ＤＵＴ）として、自動試験装置（ＡＴＥ）の刺激データ信号が印加される。ＩＣは、対応する応答データをＡＴＥに戻す。ＡＴＥは、この応答データを測定し、処理し、通常は予想した応答と比較する。ＡＴＥは、通常、そのようなタスクをデバイス固有のテストプログラムに従って実行する。
【０００３】
テストの際にＤＵＴの複数のピンの各ピンが１つのＡＴＥピンエレクトロニクスに接続されるパーピンアーキテクチャに基づく分散リソースによるＡＴＥが知られている。このようなＡＴＥは、さらに、詳細には印加されるテスト刺激ベクトルのシーケンスとタイミングを制御するための中央リソースを含む。パーピンアーキテクチャは、一般に、高い性能と拡張性を可能にする。パーピンアーキテクチャを有するＡＴＥの例は、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社のＡｇｉｌｅｎｔ  ８３０００および９３０００系列の半導体テストシステムである。この系列の詳細は、例えば、ＥＰ−Ａ−８５９３１８、ＥＰ−Ａ−８６４９７７、ＥＰ−Ａ−８８６２１４、ＥＰ−Ａ−８８２９９１、ＵＳ−Ａ−５，４９９，２４８、およびＵＳ−Ａ−５，４５３，９９５に開示されている。
【０００４】
ディジタルデータ信号は、離散的な値またはデータのストリームを含む。２進データの場合、信号は、例えば値「０」と「１」の２つの値の特定のシーケンスを表し、これらの値はそれぞれ、例えばゼロ復帰（ＲＺ）フォーマットや非ゼロ復帰（ＮＲＺ）フォーマットを有する特定のフォーマットと特定の長さを有するパルスによって表される。ＮＲＺフォーマットの単純な例として、信号は、第１の定数値「０」と第２の定数値「１」をとる。ディジタル信号のデータを受信側で回復させるためには、受け取ったデータストリームを正確にサンプリングできるように、ディジタル信号のタイミングを知ること、すなわち各パルスの長さ（＝クロック周波数）と各パルスの始まり（＝クロック位相）を知る必要がある。したがって、データの送信側と受信側の間でクロック情報を交換しなければならない。
【０００５】
従来、データ信号の送信側は、送信データのビットレートに対応する周波数とビットエッジのタイミングに対応する位相とを有するクロック信号を付加的に送る。このクロックは、受け取った信号を直接サンプリングするかまたは受け取った信号をサンプリングする受信器のクロックを調整するために受信器側で使用される。後者の場合、クロック信号の周波数は、何分の１または何倍かのビットレートを有する可能性がある。
【０００６】
同期の問題は、データ信号とクロック信号が、位相ドリフトまたは位相ジッタをもたらす可能性のある外乱による影響を受けることである。最新のテストシステムのデータ速度は早いので、送出クロックに対する受取クロックの小さなずれが、受け取った信号の回復に誤りをもたらす可能性があった。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、クロック同期のための優れた方法を提供することである、目的は、独立請求項によって解決される。好ましい実施形態は、従属請求項によって示される。
【課題を解決するための手段】
【０００８】
本発明によれば、第１の（受信）ユニットの第１のクロック信号は、第２の（送信）ユニットから受け取った第２の信号と同期され、第２の信号は、クロック信号とデータ信号のいずれかである。タイミング制御信号は、第１のクロック信号（受信器のクロック）と第２の信号（例えば、送信器のクロックやデータ信号）との間の位相差または前記信号のエッジ間の時間差に基づいて生成される。第１のクロック信号のタイミングは、タイミング制御信号に対応して調整され、これにより、第２のユニットから受け取ったデータのサンプリングに使用される調整されたクロック信号が生成される。
【０００９】
本発明の利点は、タイミング制御信号の情報内容がゆっくりとしか変化しないことである。したがって、時間制御信号は、時間的にクリティカルなものとしては取り扱われない。情報は、例えば、低速のデータ信号に符号化される。この信号を、送信器のクロックに同期させなければならない１つまたは複数の受信器クロックに容易に分配することができる。
【００１０】
ひとつの実施形態において、調整されたクロック信号を使用して送信装置から受け取ったデータ信号をサンプリングする。
【００１１】
さらに他の実施形態において、第２の信号は、第２のユニットから受け取ったクロック信号である。調整されたクロック信号を使用してこのクロック信号をサンプリングし、サンプリングした結果が交互に高い値と低い値を示すかどうか、すなわちサンプリングした結果が適切にトグルするかどうかを確認する。
【００１２】
さらに他の実施形態において、タイミング制御信号は、第１の（受信）ユニットから１つまたは複数のさらなる（受信）ユニットに分配される。さらなるユニットはそれぞれ、受け取ったタイミング制御信号に対応するそのユニット自体のローカルクロック信号の位相をそれぞれ調整することによって、そのユニット自体のさらなる調整されたクロック信号を生成する。対応する調整されたクロック信号は、第１の（送信）ユニットから受け取ったさらなるデータ信号をそれぞれサンプリングするために使用される。
【００１３】
さらに他の実施形態において、第１のユニットとさらなるユニットは、自動試験装置（ＡＴＥ）のテストチャネルであり、第２のユニットは、被測定デバイス（ＤＵＴ）、例えば集積回路である。自動試験装置は、複数のＤＵＴピンに刺激データを送り、複数のＤＵＴピンから対応する応答データを受け取る。このデータは、前述のようにサンプリングされ、さらに予想データと比較される。
【００１４】
さらに他の実施形態において、第１のチャネルクロック信号とも呼ばれる第１のクロック信号とさらなるチャネルクロック信号が、自動試験装置上に配置された（あるいはアクセス可能な）中央クロックによって同期される。したがって、中央クロックは、チャネルクロックに送られる同期信号を生成することができる。
【００１５】
さらに他の実施形態において、タイミング制御信号は、調整されたクロック信号と第２の信号との位相差または前記信号のエッジ間の時間差に比例することが好ましい振幅を示すアナログ信号である。この値は、対応するローカルクロックによって生成される１つまたは複数の対応するクロック信号のタイミングを制御するために使用される。一般的に、特定のデータレートにおける位相差は、時間差と同等である。
【００１６】
さらに他の実施形態において、タイミング制御信号はディジタル値であり、それにより、この値は、例えば、絶対時間値時間差（例えば、前回のサンプルと異なる時間値）または相対時間値に対応し、時間差は、データまたはクロックレートと関連付けられる。
【００１７】
１つのチャネルクロック信号の位相は、対応するチャネルクロックユニットとデータ信号バッファ（フリップフロップ）との間に接続された可変遅延線によって調整される。位相制御ユニットは、ディジタル値と決定された可変遅延線の特性とに基づく制御値を可変遅延線に提供する。
【００１８】
本発明は、１つまたは複数の適切なソフトウェアプログラムによって部分的または全体的に実施または支援することができ、そのようなソフトウェアプログラムは、任意の種類のデータ媒体によって記憶するかあるいは提供することができ、また任意の適切なデータ処理ユニットで実行することができることが明らかである。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態の他の目的および付随する利点の多くは、添付図面と関連した好ましい実施形態の以下のより詳細な説明を参照することにより容易に理解され、よりよく理解されるであろう。実質的または機能的に等しいかまたは類似した特徴は、同じ参照符号で参照される。
【００２０】
次に図面を詳細に参照すると、図１は、自動試験装置（ＡＴＥ）２００と被測定デバイス（ＤＵＴ）１００を示す。ＤＵＴ１００は、位相ロックループ（ＰＬＬ）１３１と基準クロックユニット１３２を含むＤＵＴクロックユニット１３０を示す。さらに、ＤＵＴ１００は、例えば、ドライババッファ（フリップフロップ）１１１と、このドライバフリップフロップ１１１の出力に接続された増幅器１１２と、を有する１つのデータ信号ドライバ１１０を示す。ドライバフリップフロップ１１１のデータ入力には、この図には示していない刺激データに応じてＤＵＴによって生成された応答データＳ１が提供される。ドライバフリップフロップのクロック入力には、ＰＬＬ１３１によって生成されたＤＵＴクロック信号ＤＣＬＫが提供される。クロック信号ＤＣＬＫの立ち上がりエッジおよび／または立ち下りエッジのそれぞれの発生時に、応答データＳ１の実値が捕らえられ、ドライバフリップフロップ１１１の出力に渡され、ドライバフリップフロップ１１１はこのデータを入力増幅器１１２に提供する。増幅器１１２の出力は、さらに、第１のデータ信号Ｄ１とも呼ばれるＤＵＴ応答データ信号Ｄ１をＡＴＥ２００に提供する。さらに、ＤＵＴ１００からＡＴＥ２００にＤＵＴクロック信号ＤＣＬＫが送られる。
【００２１】
基準クロックユニット１３２は、ＰＬＬ１３１に、（等しいかまたは異なる周波数で）基準クロック信号ＲＥＦを提供し、ＰＬＬ１３１は、ＤＵＴクロック信号ＤＣＬＫ（例えば、１０ギガヘルツ（ＧＨｚ））を生成する。
【００２２】
ＡＴＥ２００は、例えば２つのテストチャネル２１０と２２０を示し、これらのチャネルは、ＤＵＴの１つのピンにそれぞれ接続され、したがってＤＵＴクロック信号ＤＣＬＫと第１のデータ信号Ｄ１を受け取る。図１の例において、各テストチャネルは、ＤＵＴの１つのピンを制御する。すなわち対応するピンを刺激し、刺激に対する電気的応答を検出する。
【００２３】
第１のテストチャネル２１０は、さらに、ＤＵＴクロック信号ＤＣＬＫを受け取る。第１のテストチャネル２１０は、第１のＡＴＥ（チャネル）クロックユニット２１１、第１の位相設定ユニット２１２、第１の受信器フリップフロップ２１３、および位相測定ユニット２１４を含む。位相測定ユニット２１４は、その入力において、ＤＵＴクロック信号ＤＣＬＫと、第１のＡＴＥクロックユニット２１１からの第１の調整されたクロック信号ＡＣＬＫ１と、を受け取る。クロック信号ＤＣＬＫとＣＬＫ１は両方とも同じ周波数を有するが、互いに対して任意の位相であることが好ましい。これは、特に、ＤＵＴクロック信号ＤＣＬＫが、ＡＴＥの第１のクロック信号ＣＬＫ１に基づいて生成される（すなわち、ＡＴＥがＤＵＴにマスタクロック信号を提供する）場合に当てはまる。位相測定ユニット２１４は、第１の調整されたクロック信号ＡＣＬＫ１とＤＵＴクロック信号ＤＣＬＫとの位相差により、位相制御信号ＰＤＳを決定する。それにより、前記クロック間の位相差がなくなった場合に位相制御信号ＰＤＳが「０」すなわち中立値を示すように閉制御ループが実現される。
【００２４】
代替として、パラメータ測定に対して、各テストチャネルは、位相制御信号にオフセットを追加することができる。
【００２５】
ここに示した例では、第１のテストチャネル２１０は、位相制御信号ＰＤＳを生成し、ＤＵＴクロックＤＣＬＫをテストする役割だけをする。調整されたクロック信号ＡＣＬＫ１は、ＤＵＴクロック信号ＤＣＬＫをサンプリングし、サンプリング結果ＤＣＬＫ’が交互に高い値と低い値を示すかどうか、すなわちサンプリング結果が適切にトグルしているかどうかを確認するために使用される。しかしながら、代替として、ＤＵＴクロック信号ＤＣＬＫをテストする代わりに、さらなるデータ信号をサンプリングするために第１のテストチャネル２１０を使用してもよい。
【００２６】
位相制御信号ＰＤＳは、クロック信号間の位相差または時間遅延に対応する信号振幅（例えば、電圧や電流）を有するアナログ信号でよい。代替として、位相制御信号ＰＤＳは、前回のサンプルに対する位相差または差値に対応する数値を含むディジタル信号である。
【００２７】
第１のＡＴＥクロックユニット２１１からの第１のローカルクロック信号ＣＬＫ１と位相制御信号ＰＤＳは共に、第１の位相設定ユニット２１２の入力に提供される。第１の位相設定ユニット２１２は、第１のローカルクロック信号ＣＬＫ１を取得し、この信号に時間遅延を提供することによって信号の位相を調整し、それにより、第１の位相設定ユニットの出力に提供される調整された第１のローカルクロック信号ＡＣＬＫ１は、ＤＵＴクロック信号ＤＣＬＫと正確に位相が合う。調整された第１のローカルクロック信号ＡＣＬＫ１は、第１の受信器フリップフロップ２１３のクロック入力に提供され、それにより、前記クロック信号の立ち上がりエッジおよび／または立ち下がりエッジの発生時に、前記フリップフロップのデータ入力に提供される第１のＤＵＴ応答データ信号Ｄ１の現行データビットが記憶される（捕らえられる）。フリップフロップの出力には、サンプリングされた応答データ信号Ｄ１’がある。遅延設定ユニット２１２は、様々な遅延を有する複数の遅延要素を含む調整可能な遅延線を含み、様々な一定の遅延要素を一緒に切り換えることで、特定の遅延が得られる。
【００２８】
ＤＵＴクロックＤＣＬＫを信号送信器から信号受信器に直接送る代りに、クロック信号は受信器側でデータ信号Ｄ１から回復される。データビットの変調（特定のデューティサイクルを有するＮＲＺ変調またはＲＺ変調）により、データ遷移の解析を行うことによってクロック信号を抽出することができる。特定の遷移密度を保証するために、送信器側でデータスクランブラまたはエンコーダを使用することが好ましい。したがって、受信器側にはデータデスクランブラが使用される。
【００２９】
第２のテストチャネル２２０は、第１のテストチャネル２１０と部分的に似ており、第１のテストチャネル２１０だけがＤＵＴクロック信号ＤＣＬＫを受け取る点が異なる。従って、第２のテストチャネル２２０は、位相測定ユニットを含まない。しかしながら、第２のテストチャネル２２０は、また、データ信号Ｄ１を正確にサンプリングするために同じクロック信号を必要とする。したがって、第２のテストチャネル２２０は、第２のＡＴＥクロックユニット２２１、第２の位相設定ユニット２２２、および第２の受信器フリップフロップ２２３を含む。
【００３０】
ここで、第１のクロック信号ＣＬＫ１とさらなるクロック信号ＣＬＫ２が互いに同期し、したがって同じ位相と同じ周波数を有すると仮定する。したがって、対応するＡＴＥチャネルクロック２１１と２２１が、この図には示していないＡＴＥ中央クロックユニットによって同期されてもよい。ＡＴＥの様々なディジタルクロックを同期する例は、例えば欧州特許出願第０４１０２９２３．２号に開示されている。
【００３１】
一般に、本発明は、また、異なる周波数で動作するＡＴＥクロックＣＬＫ１とＣＬＫ２を支援する。この場合、位相制御信号ＰＤＳは、位相差値ではなく時間差値を含むことが好ましい。前に述べたように、特定のデータレートの位相差は、時間差と同等である。
【００３２】
第２のローカルクロックユニット２２１によって生成された第２のローカルクロック信号ＣＬＫ２を調整するために、第１のテストチャネル２１０は、位相制御信号ＰＤＳをテストチャネルインタフェース２５０を介して第２のテストチャネル２２０に送る。第１のチャネル２１０に対応して、第２のローカルクロック信号ＣＬＫ２と位相制御信号ＰＤＳが両方とも、第２の位相設定ユニット２２２の入力に提供される。第２の位相設定ユニット２２２は、第２のローカルクロック信号ＬＣＬＫ２を取得し、第２のローカルクロック信号ＣＬＫ２に同じ時間遅延を提供することによってこの信号の位相を調整する。そのように調整された第２のローカルクロック信号ＡＣＬＫ２は、第２の受信器フリップフロップ２２３のクロック入力に提供され、したがって前記クロック信号の各立ち上がりエッジおよび／または立ち下がりエッジの発生時に、前記フリップフロップのデータ入力に提供される第２のＤＵＴ応答データ信号Ｄ１の現行データビットが記憶される。フリップフロップの出力には、回復されたデータ信号Ｄ１’が存在する。
【００３３】
点だけによって記号化されこの図には表されていないさらなるテストチャネルが、やはり点によって記号化された対応するＤＵＴピンをテストするために提供されてもよい。
【００３４】
テストチャネルに含まれるがここに図示されていない解析ユニットは、ＤＵＴ１００が予想通りに挙動しているかまたは誤りが起きているかを判定するために、回復させたデータＤ１’を予想応答データと比較する。これにより、ＤＵＴ１００からの応答信号のビット信号を正確にサンプリングすることができ、それにより、例えばＤＵＴおよび／またはＡＴＥの温度変化などのなんらかの位相ジッタまたは位相ドリフトによるＤＵＴ応答と予想応答信号の時間的不一致を確実になくすことができる。
【００３５】
さらに、第１のクロック信号（ＣＬＫ１）とさらなるクロック信号（ＣＬＫ２）は、ここに図示していない自動試験装置（２００）の中央クロックによって同期されることができる。
【００３６】
テストシナリオにおいて、ＡＴＥは、主クロックによるテストマスタとして働き、ＤＵＴはテストスレーブとして働く。したがって、ＡＴＥが基準クロック信号ＲＥＦをＤＵＴに提供する。したがって、ＡＴＥ上で測定される位相制御は、実質的に、ＤＵＴによって引き起こされる（温度変化やクロストークなどによって生じる）クロック変動によるものである。
【００３７】
図２は、図１と比べて互いに異なって接続された、図１の自動試験装置２００とＤＵＴ１００を示す。ＤＵＴクロック信号ＤＣＬＫを前記テストチャネルに提供する代わりに、第１のデータ信号Ｄ１が第１のテストチャネル２１０に提供される。
【００３８】
特定の遷移密度を保証するために、ＤＵＴ側のデータ信号ドライバ１１０の出力にデータスクランブラまたはエンコーダ（ここでは図示せず）が使用されることが好ましい。したがって、ＡＴＥ側の第１のテストチャネル２１０の入力にはデータデスクランブラ（ここでは図示せず）が提供される。
【００３９】
最新のＡＴＥシステムにおいて、ディジタルデータは、例えば最大１０ギガビット／秒（Ｇｂｉｔ／秒）のきわめて高速で測定される。したがって、同期クロックは、例えば１０ＧＨｚの高い周波数でなければならない。ディジタルデータを適切にサンプリングできるようにするには、クロック信号がきわめて正確でなければならず、クロックエッジが十分に高速（急峻）でなければならない。前述のようなＡＴＥシステムは、例えばそれぞれ８つのテストチャネルのグループに分けられた複数のテストチャネルを含む。そのようなグループはそれぞれ、ＤＵＴクロック信号を受け取る１つのクロックユニットを含み、位相制御を決定し、対応する位相制御信号を対応するグループのテストチャネルに分配する。
【００４０】
本発明は、位相制御信号が時間的にクリティカルでない低速の信号なので、例えば、クロックユニットから他のユニットへの位相制御信号の分配を低コストのインタフェース（例えば、ケーブルとプラグ）２５０によって実現できるという利点を有する。低コストの接続により、幅広い様々なＤＵＴに対してＡＴＥを容易に適合させることができる。高速クロック信号を様々なテストチャネルに任意に結合する手法と違い、本発明の解決策は、高価でかさばるケーブル、スイッチおよび／またはプラグを必要としない。
【００４１】
本発明によれば、１つのテストチャネルまたは少数のテストチャネルだけ（例えば、前述のように様々なサンプリングクロックを有するグループからのテストチャネルの１つのグループごとの）が、高速のＤＵＴクロック信号ＤＣＬＫを備えているだけでよい。そのようなテストチャネルはそれぞれ、通常の電気接続（例えば、銅線）を介して他のテストチャネルに提供することのできる「低速」の位相制御信号ＰＤＳを決定する。したがって、フレキシビリティ（柔軟性）を容易に実現することができる。
【００４２】
以下に、ディジタル位相制御を有する本発明によるＡＴＥの実施形態を示す。したがって、図３は、特定の機能ブロックを有する例示的なブロック図を示す。図１と類似したように、位相測定ユニット２１４は、ＤＵＴクロック信号ＤＣＬＫと第１の調整されたクロック信号ＡＣＬＫ１を受け取り、位相制御信号ＰＤＳを決定する。このアナログ信号は、アナログディジタル（Ａ／Ｄ）変換器３１０に提供され、アナログディジタル（Ａ／Ｄ）変換器３１０は、位相制御信号ＰＤＳの電圧レベルに対応するディジタル値を生成する。Ａ／Ｄ変換器３１０は、このディジタル数値を制御ユニット３２０に提供し、制御ユニット３２０は、異なるテストチャネルに提供される対応する位相信号を生成する。それぞれの受信テストチャネルにおいて、位相設定制御ユニット３３０または３４０はそれぞれ、要求遅延を特徴付けるディジタル値（例えば、ピコ秒で表した要求遅延値やクロック周期の何分の一かの値）を含むこの位相信号を受け取る。次に、それぞれの位相設定制御ユニット３３０と３４０が、ローカルクロック信号ＣＬＫ１とＣＬＫ２の位相がそれぞれ正確に調整されるように対応する位相設定ユニット２１２または２２２を制御する。
【００４３】
図１で説明したように、位相設定ユニット２１２または２２２は、複数の切り換え可能な遅延要素を備えた調整可能な遅延線を含み、対応するスイッチは、所望の遅延値によって設定される。しかしながら、そのような調整可能な遅延線は、完全に類似した挙動をするように製造できない。したがって、様々な遅延線の遅延時間は、同じ値に設定された（すなわち、同じ制御信号を受け取った）ときにわずかに異なることがある。したがって、位相設定制御ユニット３３０と３４０はそれぞれ、対応する位相設定ユニット２１２または２２２をそれぞれ特徴付ける（例えば、ルックアップ表に記憶された）特徴付けデータを含む（または、そのようなデータにアクセスする）。したがって、位相設定制御ユニット３３０と３４０は、制御される位相設定ユニット２１２と２２２の適正な設定を考慮する（すなわち、ある一定の遅延のために個別の遅延設定制御信号を選択する）。
【００４４】
さらに、特定の遅延を設定するために制御信号を決定するときに、周囲条件（例えば、温度）を測定し、その測定結果を考慮して、それにより周囲条件による変動を補償することができる。
【００４５】
図１と図２のブロック図のユニットが、（例えば、ＡＴＥ２００のすべての機能モジュールを１つのハードウェア構成要素に統合するか、各モジュールごとに提供するか、１つのモジュールの機能をいくつかのハードウェア構成要素に分割するために）任意の組み合わせのハードウェアに分けられた機能モジュールを示すに過ぎないことは明らかである。したがって、例えば、位相測定ユニット２１４はテストチャネル２１０上に一体化されても、位相測定ユニット２１４用にさらに他のハードウェア構成要素が提供されてもよい。さらに、それぞれの機能を、ハードウェアだけによって、またはコンピュータ（コントローラ）上で動作するソフトウェアだけによって、あるいはハードウェアとソフトウェアの混合物として実現することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明によるクロック同期を有する自動試験装置と被測定デバイスを有するテストシステムの第１の変形を示す図である。
【図２】自動試験装置と被測定デバイスが選択的に接続された図１のテストシステムのさらなる変形を示す図である。
【図３】ディジタル位相制御を有する代替の自動試験装置を備えたテストシステムを示す図である。
【符号の説明】
【００４７】
１００：被測定デバイス（ＤＵＴ）
１１０：データ信号ドライバ
１１１：ドライババッファ（フリップフロップ）
１１２：増幅器
１３０：ＤＵＴクロックユニット
１３１：位相ロックループ（ＰＬＬ）
１３２：基準クロックユニット
２００：自動試験装置（ＡＴＥ）
２１０、２２０：テストチャネル
２１１：第１のＡＴＥ（チャネル）クロックユニット
２１２：第１の位相設定ユニット
２１３：第１の受信器フリップフロップ
２１４：位相測定ユニット
２２１：第２のＡＴＥクロックユニット
２２２：第２の位相設定ユニット
２２３：第２の受信器フリップフロップ
【図１】
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【図２】
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【図３】
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