(57)【要約】【課題】本発明は半導体記憶装置とそのデータ書き込み回路に係り、特に、データ書き込み回路のリーク電流の削減を図るライトバッファ回路とこれを用いた半導体記憶装置を提供する。【解決手段】第１の制御信号とデータが供給され論理演算される第１の演算回路と、第１の演算回路の出力信号と第２の制御信号が供給されて論理演算する第２の演算回路と、第１の演算回路の出力と第２の演算回路の出力が供給され、第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部とを有し、遮断時の出力トランジスタのリーク電流を削減した。【選択図】      図３
2006092696.tif 000002
【特許請求の範囲】
【請求項１】
第１の制御信号とデータが供給され論理演算する第１の演算回路と、
前記第１の演算回路の出力信号と第２の制御信号が供給されて論理演算する第２の演算回路と、
複数のトランジスタを有し、第１の演算回路の出力と第２の演算回路の出力が供給され、前記第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部と
を有するバッファ回路。
【請求項２】
前記ドライブ部は相補トランジスタを有する
請求項１記載のバッファ回路。
【請求項３】
前記第１の演算回路はＡＮＤ回路を有し、前記第２の演算回路はＯＲ回路を有する
請求項１記載のバッファ回路。
【請求項４】
前記第２の制御信号は第１の状態のとき前記第１の制御信号と前記データが論理演算されて上記ドライブ部を動作させ、第２の状態のとき上記ドライブ部を遮断する
請求項１記載のバッファ回路。
【請求項５】
第１の制御信号とデータが供給され論理演算する第１の演算回路と、
前記第１の制御信号と異なる複数の制御信号が入力され該制御信号に応じて第２の制御信号を発生する制御信号発生回路と、
前記第１の演算回路の出力信号と前記制御信号発生回路からの第２の制御信号が供給されて論理演算する第２の演算回路と、
複数のトランジスタを有し、第１の演算回路の出力と第２の演算回路の出力が供給され、前記第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部と
を有するバッファ回路。
【請求項６】
前記ドライブ部は相補トランジスタを有する
請求項５記載のバッファ回路。
【請求項７】
前記第１の演算回路と前記制御信号発生回路はＡＮＤ回路を有し、前記第２の演算回路はＯＲ回路を有する
請求項５記載のバッファ回路。
【請求項８】
前記第２の制御信号は第１の状態のとき前記第１の制御信号と前記データが論理演算されて上記ドライブ部を動作させ、第２の状態のとき上記ドライブ部を遮断する
請求項５記載のバッファ回路。
【請求項９】
複数のビット線と、
上記複数のビット線を介してアクセスされる複数のメモリセルと、
上記メモリセルが上記ビット線を介してアクセスされるとき、当該メモリセルに保持される信号に応じた上記ビット線の信号をそれぞれ増幅する複数のセンス・アンプと、
上記メモリセルに書き込みを行う場合、書き込み対象のメモリセルのビット線に書き込み信号を入力するライトバッファ回路を有する書き込み回路と
を有し、
前記ライトバッファ回路は、
ライトイネーブル信号とデータが供給され論理演算される第１の演算回路と、
前記第１の演算回路の出力信号と第２の制御信号が供給されて論理演算する第２の演算回路と、
複数のトランジスタを有し、第１の演算回路の出力と第２の演算回路の出力が供給され、前記第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部と
を有する
半導体記憶装置。
【請求項１０】
前記ドライブ部は相補トランジスタを有する
請求項９記載の半導体記憶装置。
【請求項１１】
前記第１の演算回路はＡＮＤ回路を有し、前記第２の演算回路はＯＲ回路を有する
請求項９記載の半導体記憶装置。
【請求項１２】
前記第２の制御信号はスタンバイ信号またはローアドレスストローブ信号とし、第１の状態のとき前記第ライトイネーブル信号と前記データが論理演算されて上記ドライブ部を動作させ、第２の状態のとき上記ドライブ部を遮断する
請求項９記載の半導体記憶装置。
【請求項１３】
複数のビット線と、
上記複数のビット線を介してアクセスされる複数のメモリセルと、
上記メモリセルが上記ビット線を介してアクセスされるとき、当該メモリセルに保持される信号に応じた上記ビット線の信号をそれぞれ増幅する複数のセンス・アンプとを有する複数個のバンクと、
上記各バンクのメモリセルに書き込みを行う場合、書き込み対象のメモリセルのビット線に書き込み信号を入力するライトバッファ回路を具備する書き込み回路と
を有する半導体記憶装置であって、
上記ライトバッファ回路は、
第１の制御信号とデータが供給され論理演算される第１の演算回路と、
複数のバンク切り換え制御信号が入力され該バンク切り換え制御信号に応じて第２の制御信号を発生する制御信号発生回路と、
前記第１の演算回路の出力信号と前記制御信号発生回路からの第２の制御信号が供給されて論理演算する第２の演算回路と、
複数のトランジスタを有し、第１の演算回路の出力と第２の演算回路の出力が供給され、前記第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部と
を有する
半導体記憶装置。
【請求項１４】
前記ドライブ部は相補トランジスタを有する
請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１の演算回路はＡＮＤ回路を有し、前記第２の演算回路はＯＲ回路を有する
請求項１３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置とそのデータ書き込み回路に係り、特に、データ書き込み回路のリーク電流の削減を図ったＤＲＡＭ等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
図９に従来例であるＤＲＡＭ２００を例として、メモリの全体図を示す。マトリクス状に配置されたメモリセルが一定個まとめられたメモリセルアレイ（２１４，２１６，２１８，２２０，２２４，２２６，２２８，２３０）と、メモリセルアレイに記憶されたデータを増幅するためのセンス・アンプ（２１３，２１５，２１７，２１９，２２１，２２３，２２５，２２７，２２９，２３１）と、センス・アンプに対してデータを書き込むためのライトバッファ（２１２，２２２）が図中に示されている。
ライトバッファ（２１２，２２２）には制御信号（ライトイネーブルパルス）ＷＥｐが供給され書き込みタイミングを制御している。
【０００３】
図１０は、従来のＤＲＡＭ２００の構成例を示す図である。図１０の例では、理解を容易にするため、３つのメモリセル（ＭＣ１１〜ＭＣ１３）に関連する回路のみを抜き出して示している。
メモリセルＭＣ１１−１〜ＭＣ１３−１は、共通のワード線ＷＬ１−１に接続されている。
また、メモリセルＭＣ１１−１はビット線ＢＬ１−１に接続され、メモリセルＭＣ１２−１はビット線ＢＬ２−１に接続され、メモリセルＭＣ１３−１はビット線ＢＬ３−１に接続されている。
【０００４】
メモリセルＭＣ１１−１〜ＭＣ１３−１は、それぞれ、情報記憶用のキャパシタＣ（Ｃ１１，Ｃ１２，・・・）とアクセス用のトランジスタＱ（Ｑ１１，Ｑ１２，・・・）を有している。    
キャパシタＣは、トランジスタＱを介してビット線（ＢＬ１〜ＢＬ３）に接続されており、トランジスタＱのゲートはワード線ＷＬ１に接続されている。
【０００５】
ビット線ＢＬ１−１は、ビット線ＸＢＬ１−１と対を成しており、書き込みや読み出しのアクセスを行う前に図示しないプリチャージ回路によってそれぞれ所定電圧（例えば電源電圧ＶＤＤの半分（１／２ＶＤＤ）の電圧）にプリチャージされる。
同様に、ビット線ＢＬ２はビット線ＸＢＬ２−１、ビット線ＢＬ３−１はビット線ＸＢＬ３−１とそれぞれ対を成しており、何れもアクセスの前に上記の所定電圧にプリチャージされる。
【０００６】
センス・アンプＳＡ１−１はビット線対（ＢＬ１−１，ＸＢＬ１−１）、センス・アンプＳＡ２−１はビット線対（ＢＬ２−１，ＸＢＬ２−１）、センス・アンプＳＡ３−１はビット線対（ＢＬ３−１，ＸＢＬ３−１）の電圧差をそれぞれ増幅する。
【０００７】
書き込み回路ＷＣ１−１は、書き込みアクセスの際、制御信号ＷＡ１−１に従ってビット線対（ＢＬ１−１，ＸＢＬ１−１）に書き込み信号を入力する。すなわち、書き込みバッファによって書き込みデータ線対（ＷＤ１−１，ＸＷＤ１−１）の一方を電源電圧ＶＤＤ、他方をグランドレベルＧＮＤに駆動し、これを制御信号ＷＡ１−１に従ってビット線対（ＢＬ１−１，ＸＢＬ１−１）に接続する。
同様に、書き込み回路ＷＣ２−１は、制御信号ＷＡ２−１に従ってビット線対（ＢＬ２−１，ＸＢＬ２−１）に書き込み信号を入力する。書き込み回路ＷＣ３−１は、制御信号ＷＡ３に従ってビット線対（ＢＬ３−１，ＸＢＬ３−１）に書き込み信号を入力する。
【０００８】
書き込み（バッファ）回路ＷＣ１−１〜ＷＣ３−１，・・・についての具体回路例を図１１に示す。
ライトイネーブルパルス（ＷＥｐ）とデータ（ＤＡＴＡ）が入力されるＡＮＤ回路２５１の出力はＰＭＯＳトランジスタ２５６のゲートに接続されると共にＮＭＯＳトランジスタ２５７のゲートに接続される。ＰＭＯＳトランジスタ２５６のソースは電源ＶＤＤに、ドレインはＮＭＯＳトランジスタのドレインに接続される。また、ＮＭＯＳトランジスタ２５７のソースはグランドに接続される。
さらに、ＤＡＴＡはインバータ２５２を介してＡＮＤ回路２５３の一方の入力端子に接続され、他の入力端子はライトエネーブルパルス（ＷＥｐ）が入力される。このＡＮＤ回路２５３の出力はＰＭＯＳトランジスタ２５８のゲートに接続されると共にＮＭＯＳトランジスタ２５９のゲートに接続される。ＰＭＯＳトランジスタ２５８のソースは電源ＶＤＤに、ドレインはＮＭＯＳトランジスタ２５９のドレインドレインに共通接続される。ＮＭＯＳトランジスタ２５９のソースはグランドに接続される。
【０００９】
次にこのライトバッファ回路２５０の動作について図１１、図１２を用いて述べる。
外部から図示しないＲＡＳ（ロウ・アドレス・ストローブ）信号が供給され、時刻ｔ４１で“Ｌ”レベルから“Ｈ”レベルに遷移する。配線容量などのためワードライン（ＷＬ１）は立ち上がり時間がかかり時刻ｔ４２で“Ｌ”レベルから“Ｈ”レベルに遷移し、活性化される。次に、ＷＬ１が活性化された後センス・アンプ（ＳＡ１−１，・・・）が活性化される。
ワードラインが活性化されるとアクセストランジスタＱ１１Ａが導通しメモリキャパシタＣ１１Ａに蓄積された電荷に対応して電圧が僅かに変動する（図１２（Ｃ）の時刻ｔ４２〜ｔ４３）。
時刻ｔ４３になると、センス・アンプ（ＳＡ１−１，・・・）がビット線（ＢＬ−１，・・・）に読み出されたメモリデータを増幅する。時刻ｔ４４でＷＥｐのパルスが入力され、また書き込み用ビットデータ（ＤＡＴＡ）もライトバッファ回路２５０に供給される。
出力端子ＷＤ１−１の経路について述べる。
ＷＥｐとＤＡＴＡがともに“Ｈ”レベルで、ＡＮＤ回路２５１の出力が“Ｈ”レベルのとき、ＰＭＯＳトランジスタ２５６のゲートには“Ｈ”レベルが入力されるのでＯＦＦ状態になる。一方、ＮＭＯＳトランジスタ２５７はゲートに“Ｈ”レベルの電圧が入力されるのでＯＮ動作する。その結果ドレイン共通接続点（出力；ＷＤ１−１）は“Ｌ”レベルになる。
【００１０】
出力端子ＸＷＤ１−１の経路について述べる。
一方ＤＡＴＡが“Ｈ”レベルであるので、インバータ２５２の出力は“Ｌ”レベルになり、その時のＷＥｐは“Ｈ”レベルとなっていても、ＡＮＤ回路２５３の出力は“Ｌ”レベルとなる。この“Ｌ”レベルがＰＭＯＳトランジスタのゲートに入力されＯＮ状態となる。しかしＮＭＯＳトランジスタ２５９はゲートが“Ｌ”レベルであるのでＯＦＦ状態となる。その結果ドレイン出力（ＸＷＤ１−１）は“Ｈ”レベルになる。
即ちＰＭＯＳトランジスタ２５６とＮＭＯＳトランジスタ２５７の共通ドレイン出力のレベルとＰＭＯＳトランジスタ２５８とＮＭＯＳトランジスタ２５９の共通ドレイン出力のレベルはレベルが反対になっている。
次にＤＡＴＡのレベルが“Ｌ”のときについて述べる。
出力端子ＷＤ１−１の経路について述べる。
ＷＥｐが“Ｈ”レベルであるが、ＷＥｐが“Ｌ”レベルであるのでＡＮＤ回路２５１の出力は“Ｌ”レベルとなる。ＰＭＯＳトランジスタ２５６のゲートには“Ｌ”レベルの電圧が入力されるのでＯＮする。一方、ＮＭＯＳトランジスタ２５７はゲートに“Ｌ”レベルの電圧が入力されるのでＯＦＦ動作する。その結果ドレイン共通接続点（出力；ＷＤ１−１）は“Ｈ”レベルになる。
出力端子ＸＷＤ１−１の経路について述べる。
ＤＡＴＡが“Ｌ”レベル、ＷＥｐが“Ｌ”レベルであるので、インバータ２５２の出力は“Ｈ”レベルになる。ＷＥｐが“Ｌ”レベルであるのでＡＮＤ回路２５３の出力は“Ｌ”レベルとなる。この“Ｌ”レベルがＰＭＯＳトランジスタのゲートに入力されＯＮ状態となる。しかしＮＭＯＳトランジスタ２５９はゲートが“Ｌ”レベルであるのでＯＦＦ状態となる。その結果ドレイン出力（ＸＷＤ１−１）は“Ｈ”レベルになる。
【００１１】
このように、ＤＡＴＡが“Ｈ”レベルのとき、ＰＭＯＳトランジスタ２５６とＮＭＯＳトランジスタ２５７の共通ドレイン出力は“Ｈ”レベル、ＰＭＯＳトランジスタ２５８とＮＭＯＳトランジスタ２５９の共通ドレイン出力は“Ｌ”レベルとなり、ＤＡＴＡが“Ｌ”レベルのとき、ＰＭＯＳトランジスタ２５６とＮＭＯＳトランジスタ２５７の共通ドレイン出力と、ＰＭＯＳトランジスタ２５８とＮＭＯＳトランジスタ２５９の共通ドレイン出力はともに“Ｈ”レベルになる。
【００１２】
図１２（Ｄ）に示すように、時刻ｔ４４でＷＥｐのパルスが“Ｈ”レベルになると、ＤＡＴＡの“Ｈ”レベルまたは“Ｌ”レベルに応じて、ＷＤ１−１の出力は“Ｌ”レベル、“Ｈ”レベルとなり、一方ＸＷＤ１−１の出力は、“Ｈ”，“Ｌ”レベルとなる。そして回路２５０からの出力レベルの“Ｈ”または“Ｌ”レベルに応じてセンス・アンプＳＡ１−１が増幅する。この波形を図１２（Ｃ）の時刻ｔ４５〜ｔ４６に示す。
センス・アンプＳＡ１−１の回路構成はラッチ回路であるので、ＷＥｐが“Ｌ”レベルになっても時刻ｔ４５で増幅した時の値の“Ｈ”レベルまたは“Ｌ”レベルの電圧を保持する（図１２（Ｃ））。
【００１３】
時刻ｔ４６以降、ＷＥｐが“Ｌ”レベルになり、書き込みは禁止される。この条件において、ＡＮＤ回路２５１，２５３の出力はともに“Ｌ”レベルで，ＰＭＯＳトランジスタ２５６，２５８はＯＮ状態、ＮＭＯＳトランジスタ２５７，２５９はＯＦＦ状態となり、非動作状態となる。しかしこの状態においても書き込み回路経路が遮断されてもＰＭＯＳトランジスタ２５６，２５８はＯＮ状態であるのでリーク電流が流れる。
【００１４】
時刻ｔ４７でＲＡＳが“Ｈ”レベルから“Ｌ”レベレに変化すると、ワードラインＷＬも時定数を持っているので急激に“Ｌ”レベルに遷移することはできず、時刻ｔ４９で“Ｌ”レベルになる。
【００１５】
ワードラインＷＬが非活性化されると、時刻ｔ４９に示すように、それに伴いＢＬ１−１、ＸＢＬ１−１もたとえばプリチャージ電圧（１／２ＶＤＤ）に設定される。
【００１６】
図１１に示したライトバッファ回路２５０の最終段のトランジスタ・サイズは、長いライト・バスを駆動し、センス・アンプを反転するために、大きなトランジスタ・サイズを用いている。近年、半導体のシュリンクが進み、トランジスタのリーク電流が問題となっている。ライトバッファはトランジスタ・サイズが大きいため、リーク電流も大きくなる。また、ライトバッファはＩ／Ｏ数と同数配置されている。システム・オン・チップに用いられる混載メモリなどでは、Ｉ／Ｏ数も例えば１２８Ｂｉｔと非常に多い。このため、ライトバッファの合計リーク電流は莫大なものとなる。
【００１７】
これを回避するために、電源線と論理回路の間にトランジスタのスイッチを挿入した例を図１３に示す。ライトバッファ回路３００の最終段の電源線とバス  駆動トランジスタの間に電流をカットするためのＰＭＯＳトランジスタが配置されている。このトランジスタのゲートには、スタンバイ制御信号ＳＴＢｐが入力されている。ＤＲＡＭを低リーク状態にしたいときは、ＳＴＢｐを“Ｈ”レベルにすれば、このトランジスタでリークがカットされる。
ライトバッファ回路３００の構成と動作について述べる。
書き込み（バッファ）回路ＷＣ１−１〜ＷＣ３−１，・・・についての具体回路例を図１３に示す。
ライトイネーブルパルス（ＷＥｐ）とデータ（ＤＡＴＡ）が入力されるＡＮＤ回路３０１に出力はＰＭＯＳトランジスタ３０６のゲートに接続され、またＮＭＯＳトランジスタ３０７のゲートに接続される。ＰＭＯＳトランジスタ３０６のソースはＰＭＯＳトランジスタ３１０のドレインに接続され、ドレインはＮＭＯＳトランジスタ３０７のドレインに接続される。ＰＭＯＳトランジスタ３１０のソースは電源ＶＤＤに接続され、ゲートにはＳＴＢｐが入力される。また、ＮＭＯＳトランジスタ３０７のドレインはＰＭＯＳトランジスタ３０６のドレインに共通接続され、この共通接続点はセンス・アンプと接続される。またＮＭＯＳトランジスタ３０７のソースはグランドに接続されている。
さらに、ＤＡＴＡはインバータ３０２を介してＡＮＤ回路３０３の一方の入力端子に接続され、他方の入力端子はライトエネーブルパルス（ＷＥｐ）が入力される。このＡＮＤ回路３０３の出力はＰＭＯＳトランジスタ３０８のゲートに接続され、またＮＭＯＳトランジスタ３０９のゲートに接続される。ＰＭＯＳトランジスタ３０８のソースはＰＭＯＳトランジスタ３１０のドレインに、ドレインはＮＭＯＳトランジスタ３０９のドレインに接続されかつ出力のセンス・アンプに接続される。また、ＮＭＯＳトランジスタ３０９のソースはグランドに接続されている。
【００１８】
基本的動作は上述した図１１と同じであるが、ＰＭＯＳトランジスタ３１０を電源ＶＤＤとＰＭＯＳトランジスタ３０６と３０８の両ソースに間に並列接続して、ＳＴＢｐ制御信号をこのＰＭＯＳトランジスタ３１０のゲートに入力することによりライトバッファ回路の動作をＯＮ／ＯＦＦしている。
即ち、ＳＴＢｐパルスが“Ｈ”レベルのとき、ＰＭＯＳトランジスタ３１０はＯＦＦ状態になるから、ライトバッファ回路３００は完全にＯＦＦすることになり、図１１のライトバッファ回路２５０のリーク電流はカットされることになる。
一方ＳＴＢｐパルスが“Ｌ”レベルになると、ＰＭＯＳトランジスタ３１０はＯＮ状態になるから、図１１の回路と同じ構成になりまたその動作も同じである。
【００１９】
ところが、これらの方式のライトバッファ回路を用いても、ライトバッファ回路は書き込み時に大きな電流を流す必要がある。このため、電流削減効果を大きくするため、スイッチに使用するＰＭＯＳトランジスタのサイズを小さくすると、電流駆動力が不足し、回路速度が低下する。一方、スイッチトランジスタのサイズを大きくすると、レイアウトサイズが増大し、更に電流削減効果も低減する。
【特許文献１】特開平１１−１６３５５号公報
【特許文献２】特開平９−１３９０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、従来のライトバッファには以下に示すような問題点がある。ライトバッファ回路の最終段のトランジスタ・サイズは、長いライト・バスを駆動し、センス・アンプを反転するために、大きなトランジスタ・サイズを用いている。近年、半導体のシュリンクが進み、トランジスタのリーク電流が問題となっていて、ライトバッファ回路はトランジスタ・サイズが大きいため、リーク電流も大きくなる。また、ライトバッファ回路はＩ／Ｏ数と同数配置されている。システム・オン・チップに用いられる混載メモリなどでは、Ｉ／Ｏ数も例えば１２８Ｂｉｔと非常に多い。このため、ライトバッファ回路の合計リーク電流は莫大なものとなり、チップがアイドル状態にあっても、非常に多くの電力を消費してしまう。
【００２１】
さらに、電源線と論理回路の間にトランジスタのスイッチを挿入した例を図１３に示した。しかしながら、この方式を用いても更に問題点がある。ライトバッファ回路は書き込み時に大きな電流を流す必要がある。電流削減効果を大きくするため、スイッチに使用するＰＭＯＳトランジスタのサイズを小さくすると、電流駆動力が不足し、回路速度が低下する。一方、スイッチトランジスタのサイズを大きくすると、レイアウトサイズが増大し、更に電流削減効果も低減する。
このように従来手法を用いると、サイズ、速度、電流削減効果を全て満たすことが難しいという問題点があった。
【００２２】
本発明はかかる事情に鑑みてなされたものであり、その目的は、メモリのライトバッファ回路のリーク電流を削減することである。またこれと同時にパターンレイアウトサイズの増大を押さえ、回路の動作速度に影響を与えることなく大きなリーク電流の削減を行うことである。
【課題を解決するための手段】
【００２３】
本発明は、第１の制御信号とデータが供給され論理演算する第１の演算回路と、前記第１の演算回路の出力信号と第２の制御信号が供給されて論理演算する第２の演算回路と、複数のトランジスタを有し、第１の演算回路の出力と第２の演算回路の出力が供給され、前記第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部とを有する。
【００２４】
本発明は、第１の制御信号とデータが供給され論理演算する第１の演算回路と、前記第１の制御信号と異なる複数の制御信号が入力され該制御信号に応じて第２の制御信号を発生する制御信号発生回路と、前記第１の演算回路の出力信号と前記制御信号発生回路からの第２の制御信号が供給されて論理演算する第２の演算回路と、複数のトランジスタを有し、第１の演算回路の出力と第２の演算回路の出力が供給され、前記第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部とを有する。
【００２５】
本発明は、複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記メモリセルが上記ビット線を介してアクセスされるとき、当該メモリセルに保持される信号に応じた上記ビット線の信号をそれぞれ増幅する複数のセンス・アンプと、上記メモリセルに書き込みを行う場合、書き込み対象のメモリセルのビット線に書き込み信号を入力するライトバッファ回路を有する書き込み回路とを有し、前記ライトバッファ回路は、ライトイネーブル信号とデータが供給され論理演算する第１の演算回路と、前記第１の演算回路の出力信号と第２の制御信号が供給されて論理演算する第２の演算回路と、複数のトランジスタを有し、第１の演算回路の出力と第２の演算回路の出力が供給され、前記第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部とを有する。
【００２６】
本発明は、複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記メモリセルが上記ビット線を介してアクセスされるとき、当該メモリセルに保持される信号に応じた上記ビット線の信号をそれぞれ増幅する複数のセンス・アンプとを有する複数個のバンクと、上記各バンクのメモリセルに書き込みを行う場合、書き込み対象のメモリセルのビット線に書き込み信号を入力するライトバッファ回路を具備する書き込み回路とを有し、上記ライトバッファ回路は、第１の制御信号とデータが供給され論理演算する第１の演算回路と、複数のバンク切り換え制御信号が入力され該バンク切り換え制御信号に応じて第２の制御信号を発生する制御信号発生回路と、前記第１の演算回路の出力信号と前記制御信号発生回路からの第２の制御信号が供給されて論理演算する第２の演算回路と、複数のトランジスタを有し、第１の演算回路の出力と第２の演算回路の出力が供給され、前記第２の制御信号に応じて最終段の出力トランジスタを同時に遮断するドライブ部とを有する。
【発明の効果】
【００２７】
本発明を用いれば、メモリのライトバッファ回路のリーク電流を低減することができる。特にＤＲＡＭに適用した場合、レイアウトサイズの増大を押さえ、回路の動作速度に与える影響を最小限度に押さえつつ、大きなリーク電流削減効果を見込むことができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態について図面を参照しながら述べる。
図１は、本発明の実施形態に係る半導体記憶装置の構成例の概要を示す図である。
図１に示す半導体記憶装置は、メモリセルアレイＭＡ（１４，１６，１８，２０，２４，２６，２８，３０）と、センス・アンプ（Ｓｅｎｃｅ  Ａｍｐ）（１３，１５，１７，１９，２１，２３，２５，２７，２９，３１）と、ライトバッファ（Ｗｒｉｔｅ  Ｂｕｆｆｅｒ）回路１２，２２、その他図示しない行デコード回路、ビット線制御回路、データ入出力回路、Ｒ／ＷやＥＮ（イネーブル信号）が供給され各デコーダ回路を制御する制御回路などを有する。また、このライトバッファ回路１２，２２にはＷＥＰとＳＴＢｐの２個の制御信号化供給される。
【００２９】
上述した、メモリセルアレイＭＡ（１４，１６，１８，２０，２４，２６，２８，３０）は、ｍ行ｎ列の行列状に配列されたメモリセルＭＣ１１，…，ＭＣｍｎを含む。
第ｉ行（ｉは１≦ｉ≦ｍの整数を示す。以下同じ。）のメモリセルＭＣｉ１〜ＭＣｉｎは、共通のワード線ＷＬｉに接続される。
第ｊ列（ｊは１≦ｊ≦ｎの整数を示す。以下同じ。）のメモリセルＭＣ１ｊ〜ＭＣｍｊは、共通のビット線対（ＢＬｊ，ＸＢＬｊ）に接続される。
なお、メモリセルＭＣ１１〜ＭＣｍｎは、本発明のメモリセルの一実施形態である。
ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）は、本発明のビット線の一実施形態である。
【００３０】
制御回路は、メモリセルアレイＭＡ（１４，１６，１８，２０，２４，２６，２８，３０）に対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路、データ入出力回路、ビット線制御回路に供給する。例えば、選択信号Ｒ／Ｗに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号ＥＮがアクティブ状態に設定された場合に、当該選択した動作を実行するための種々の制御信号を生成する。
【００３１】
行デコード回路は、データの読み出しや書き込みを行う場合に、制御回路からの制御信号に従ってアドレスデータをデコードし、このデコード結果に応じて、ｍ本のワード線ＷＬ１〜ＷＬｍの中から１本を選択し活性化する。
【００３２】
データ入出力回路は、データの読み出しや書き込みを行う場合に、制御回路１からの制御信号に従ってアドレスデータをデコードし、このデコード結果に応じて、ｎ対のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の中から、所定データ長（例えば１バイト）のデータに対応する１群のビット線対を選択する。
そして、データの読み出しを行う場合、選択したビット線対に生じる電圧差もしくは電流差を内蔵するセンス・アンプにおいて増幅し、読み出しデータＤｏｕｔとして出力する。
データの書き込みを行う場合は、入力される書き込みデータＤｉｎに基づいて、内蔵する書き込み回路が上記選択したビット線対の２つのビット線を相補的に駆動する。すなわち、書き込みデータＤｉｎの値に応じてビット線対の一方をハイレベル、他方をローレベルに駆動する。
【００３３】
ビット線制御回路は、制御回路からの制御信号に従って、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）に供給する電圧や電流を制御する。
例えば、データの読み出しや書き込みを行う場合、ワード線ＷＬｉを活性化する前にビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を電源電圧ＶＤＤの半分の電圧‘ＶＤＤ／２’にプルアップする。その後、プルアップを解除しワード線ＷＬｉを活性化することにより、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）にはそれぞれメモリセルＭＣｉ１〜ＭＣｉｎの記憶データに応じた電圧差が生じる。データ入出力回路３のセンス・アンプは、このビット線対に生じる電圧差を増幅する。
【００３４】
次に、メモリセルアレイＭＡ（１４，１６，１８，２０，２４，２６，２８，３０）およびデータ入出力回路の要部、特にライトバッファ回路のより詳細な構成について、図２を参照しながら述べる。  
【００３５】
図２は、図１に示す半導体記憶装置におけるメモリセルアレイＭＡおよびデータ入出力回路の構成の一例を示す図である。図２においては、理解を容易にするため、３個のメモリセル（ＭＣ１１〜ＭＣ１３）に関連する回路のみを抜き出して示している。
【００３６】
図２の実施形態例において、メモリセルＭＣ１１は、情報記憶用のキャパシタＣ１１と、アクセス用のトランジスタＱ１１とを有している。キャパシタＣ１１は、トランジスタＱ１１を介してビット線ＢＬ１に接続されており、トランジスタＱ１１のゲートはワード線ＷＬ１に接続されている。
これと同様に、メモリセルＭＣｉｊは、情報記憶用のキャパシタＣｉｊと、アクセス用のトランジスタＱｉｊとを有している。キャパシタＣｉｊは、トランジスタＱｉｊを介してビット線ＢＬｊに接続されており、トランジスタＱｉｊのゲートはワード線ＷＬｉに接続されている。
【００３７】
また、図２の実施形態例において、データ入出力回路は、センス・アンプＳＡ１，ＳＡ２，ＳＡ３，…，ＳＡｎと、書き込み回路ＷＣ１，…，ＷＣｎとを有する。
【００３８】
センス・アンプＳＡｊは、第ｊ列のメモリセルＭＣ１ｊ〜Ｍｍｊがビット線対（ＢＬｊ，ＸＢＬｊ）を介してアクセスされるとき、このメモリセルに保持される信号に応じたビット線対（ＢＬｊ，ＸＢＬｊ）の信号を増幅する。
すなわち、ワード線の活性化によってメモリセルＭＣ１ｊ〜Ｍｍｊの何れかがビット線対（ＢＬｊ，ＸＢＬｊ）を介しアクセス可能になったときに、後述するセンス・アンプ駆動回路ＳＤｊからの電源供給を受けてビット線対（ＢＬｊ，ＸＢＬｊ）の電圧差を増幅する。
【００３９】
書き込み回路ＷＣｊは、第ｊ列のメモリセルＭＣ１ｊ〜ＭＣｍｊの何れかに書き込みを行う場合、制御回路１から与えられる制御信号ＷＡｊに従って、ビット線対（ＢＬｊ，ＸＢＬｊ）に書き込み信号を入力する。
【００４０】
図２の例において、書き込み回路ＷＣｊは、ＮＭＯＳトランジスタＱｎ５−ｊおよびＱｎ６−ｊと、書き込みバッファＷＢｊとを有する。
書き込みバッファＷＢｊは、データの書き込み時において図示しない書き込みデータの設定回路により書き込みデータを設定され、その設定値に応じて書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）の一方を電源電圧ＶＤＤ側、他方をグランドレベルＧＮＤ側に駆動する。
ＮＭＯＳトランジスタＱｎ５−ｊは、書き込みデータ線ＷＤｊとビット線ＢＬｊとの間に接続されており、ゲートに制御信号ＷＡｊが入力される。
ＮＭＯＳトランジスタＱｎ６−ｊは、書き込みデータ線ＸＷＤｊとビット線ＸＢＬｊとの間に接続されており、ゲートに制御信号ＷＡｊが入力される。
制御回路によって制御信号ＷＡｊがハイレベルに設定されると、ＮＭＯＳトランジスタＱｎ５−ｊおよびＱｎ６−ｊが共にオンして、ビット線対（ＢＬｊ，ＸＢＬｊ）と書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）とが接続される。
【００４１】
次に。ライトバッファ回路ＷＢ１〜ＷＢ３，・・・（ＷＢｊ）についての実施形態例を図３に示す。
ＴＳ１出力端子経路において、
ライトイネーブルパルス（ＷＥｐ）とデータ（ＤＡＴＡ）がＡＮＤ回路７１に入力され、出力はＯＲ回路７４の一方の入力端子に接続される。またこのＯＲ回路７４の他方の入力端子にはスタンバイ（ＳＴＢｐ）制御信号が入力される。ＡＮＤ回路７１の出力はさらにＮＭＯＳトランジスタ７７のゲートに接続される。ＯＲ回路７４の出力はＰＭＯＳトランジスタ７６のゲートに接続され、このＰＭＯＳトランジスタ７６のソースは電源ＶＤＤに、またドレインはＮＭＯＳトランジスタ７７のドレインに接続され、このドレインが出力端子ＴＳ１を介して書き込みデータライン（ＷＤ１，ＸＷＤ１）、（ＷＤ２，ＸＷＤ２）、（ＷＤ３，ＸＷＤ３）、…、（ＷＤｊ，ＸＷＤｊ）のたとえば正相端子（ＷＤｊ）にそれぞれ接続される。また、ＮＭＯＳトランジスタ７７のソースはグランドに接続される。
ＴＳ２出力端子経路において、
ＤＡＴＡはインバータ７２を介してＡＮＤ回路７３の一方の入力端子に接続される。ＡＮＤ回路７３の他の入力端子はライトイネーブルパルス（ＷＥｐ）が入力される。このＡＮＤ回路７３の出力はＯＲ回路７５の一方の入力端子に接続され、またこの他方の入力端子にはスタンバイ（ＳＴＢｐ）制御信号が入力される。ＡＮＤ回路７３の出力はさらにＮＭＯＳトランジスタ７９のゲートに接続される。ＯＲ回路７５の出力はＰＭＯＳトランジスタ７８のゲートに接続され、このＰＭＯＳトランジスタ７８のソースは電源ＶＤＤに、またドレインはＮＭＯＳトランジスタ７９のドレインに接続され、このドレインが出力端子ＴＳ２を介して書き込みデータライン（ＷＤ１，ＸＷＤ１）、（ＷＤ２，ＸＷＤ２）、（ＷＤ３，ＸＷＤ３）、…、（ＷＤｊ，ＸＷＤｊ）のたとえば反転端子（ＸＷＤｊ）にそれぞれ接続される。また、ＮＭＯＳトランジスタ７７のソースはグランドに接続される。
【００４２】
次にこのライトバッファ回路（ＷＢｊ）７０の動作について図４のタイミングチャートを参照して述べる。
外部から図示しないＳＴＢｐ（スタンバイ）制御信号が供給され、時刻ｔ０で“Ｈ”レベルから“Ｌ”レベルに遷移し時刻ｔ５までそのレベルを維持する。このレベルがＯＲ回路の一方の入力端子に入力されると、ＯＲ回路７４の出力結果は時刻ｔ５まで他方の入力レベルにより決定される。
また、書込みを行う前には、低リーク電力状態が解除された状態、すなわちＳＴＢｐ制御信号が“Ｌ”になっている必要がある。ＳＴＢｐ制御信号が“Ｌ”になると、ハイ・インピーダンス状態になっていたライト・バスがプリチャージレベルになるまでの復活期間が発生する。書込みはライト・バスのレベルが復帰してから行う。
【００４３】
Ｗｒｉｔｅ  Ｂｕｓが復帰し、“Ｈ”または“Ｌ”レベルの状態に安定した後、時刻ｔ１でＷＥｐが“Ｌ”レベルから“Ｈ”レベルに遷移する。
ＴＳ１出力端子経路について述べる。
ＷＥｐの“Ｈ”レベルとＤＡＴＡがＡＮＤ回路７１に入力される。ＤＡＴＡが“Ｈ”レベルのとき、ＡＮＤ回路７１からの出力は“Ｈ”レベルとなり、その“Ｈ”レベルがＯＲ回路７４に入力される。先ほど述べたように、ＯＲ回路７４は他方の入力の状態、即ちＡＮＤ回路７１の出力状態により決定されるから、ＯＲ回路の出力は“Ｈ”レベルとなる。
その結果、ＰＭＯＳトランジスタ７６のゲートには“Ｈ”レベルが、またＮＭＯＳトランジスタ７７のゲートにはＡＮＤ回路７１の出力の“Ｈ”レベルが入力され、ＰＭＯＳトランジスタ７６はＯＦＦ、ＮＭＯＳトランジスタ７７はＯＮの動作状態となる。従って、出力端子ＴＳ１は“Ｌ”レベルとなる。
データが“Ｌ”レベルのとき、ＡＮＤ回路７１の出力は“Ｌ”レベルとなる。ＳＴＢｐが“Ｌ”レベルであるのでＯＲ回路７４の出力は“Ｌ”レベルとなる。その結果ＰＭＯＳトランジスタ７６のゲートは“Ｌ”レベルが入力され、ＯＮ、またＮＭＯＳトランジスタ７７のゲートは“Ｌ”レベルが入力されるのでＯＦＦ動作状態になる。その結果ＴＳ１は“Ｈ”レベルになる。
ＴＳ２の出力端子経路について述べる。
ＤＡＴＡが“Ｈ”レベルであるので、インバータ７２で論理が反転されるから“Ｌ”レベルとなりその“Ｌ”レベルがＡＮＤ回路７３に入力される。ＡＮＤ回路７３からの出力は“Ｌ”レベルとなり、その“Ｌ”レベルがＯＲ回路７５に入力される。先ほど述べたように、ＯＲ回路７５は他方の入力の状態、即ちＡＮＤ回路７１の出力状態により決定されるから、ＯＲ回路７５の出力は“Ｌ”レベルとなる。
その結果、ＰＭＯＳトランジスタ７８のゲートには“Ｌ”レベルの電圧が、またＮＭＯＳトランジスタ７９のゲートにはＡＮＤ回路７１の出力の“Ｌ”レベルの電圧が入力され、ＰＭＯＳトランジスタ７６はＯＮ、ＮＭＯＳトランジスタ７７はＯＦＦの動作状態となる。
したがって、ＤＡＴＡが“Ｈ”レベルのとき、ＴＳ２の出力は“Ｈ”レベルとなる。
つぎに、ＤＡＴＡが“Ｌ”レベルのときは、上述した“Ｈ”レベルのときの結果と逆のデータとなり、出力端子ＴＳ１は“Ｈ”レベル、ＴＳ２端子は“Ｌ”レベルとなる。このときの波形を図４（Ｃ）の時刻ｔ１〜ｔ２に示す。
【００４４】
時刻ｔ２になると、ＷＥｐが“Ｈ”レベルから“Ｌ”レベルに遷移する。
ＴＳ１出力端子経路について述べる。
ＡＮＤ回路７１に入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルが入力される。その結果ＡＮＤ回路７１の出力は“Ｌ”レベルになる。時刻ｔ２〜ｔ３までの期間はＳＴＢｐ制御信号は“Ｌ”レベルであるから、ＯＲ回路７４の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路７４の“Ｌ”レベルがＰＭＯＳトランジスタ７６のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ７７のゲートにはＡＮＤ回路７１の出力レベル“Ｌ”が入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ１は“Ｈ”レベルになる。
次にＴＳ２の出力端子経路について述べる。
ＡＮＤ回路７３に入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルがインバータ７２で反転されたデータが入力され、その結果ＡＮＤ回路７３の出力は“Ｌ”レベルになる。時刻ｔ２〜ｔ３までの期間はＳＴＢｐ制御信号は“Ｌ”レベルであるから、ＯＲ回路７５の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路７５の“Ｌ”レベルがＰＭＯＳトランジスタ７８のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ７９のゲートにはＡＮＤ回路７３の出力レベル“Ｌ”の電圧が入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ２は“Ｈ”レベルになる（図４（Ｃ）時刻ｔ２〜ｔ３）。
しかしながら、ＴＳ１とＴＳ２が“Ｈ”レベルでかつＷＥｐが“Ｌ”レベルであるので、ＰＭＯＳトランジスタ７６，７８は動作せず、書き込み動作は行われない。しかし最終段のトランジスタのＰＭＯＳトランジスタ７６，７８はリーク電流がある。
以下同様に、ＷＥｐが“Ｌ”レベルのときでかつ出力端子ＴＳ１，ＴＳ２が“Ｈ”レベルのときがＰＭＯＳトランジスタ７６，７８はリーク電流が存在する可能性がある。
時刻ｔ３〜ｔ４は時刻ｔ１〜ｔ２と同じ動作を、また時刻ｔ４〜ｔ５は時刻ｔ２〜ｔ３と同じ動作をする。
【００４５】
そして、時刻ｔ５になると、ＳＴＢｐ制御信号が“Ｌ”レベルから“Ｈ”レベルに遷移する。
この条件において、ＯＲ回路７４、７５の出力レベルは他の入力条件に係わらず常に“Ｈ”レベルであるので、ＰＭＯＳトランジスタ７６，７８はＯＦＦ動作状態となり、バッファ回路としてのリーク電流は流れない。
ＴＳ１出力端子経路について述べる。
時刻ｔ５において、ＷＥｐが“Ｌ”レベルであるので、ＤＡＴＡのレベルに関係なくＡＮＤ回路７１の出力は“Ｌ”レベルとなり、ＯＲ回路７４とＮＭＯＳトランジスタ７７のゲートに入力される。
ＳＴＢｐ制御信号が“Ｈ”レベルであるので、上述したようにＰＭＯＳトランジスタ７６はＯＦＦの動作状態に、ＮＭＯＳトランジスタのゲートには“Ｌ”レベルが入力されるのでＯＦＦ状態となる。
この結果ＳＴＢｐ制御信号が“Ｌ”レベルでありかつＷＥｐが“Ｌ”レベルのとき、ＰＭＯＳトランジスタ７６とＮＭＯＳトランジスタ７７の両方のトランジスタは同時にＯＦＦ状態となり、リーク電流は大幅に削減される。
図１１に示した従来例のライトバッファ回路２５０においては、最終段の一方のトランジスタしかＯＦＦ状態にならずリーク電流を十分削減することができなかったが、図３に示したライトバッファ回路７０においては最終段のトランジスタを完全にＯＦＦ状態にすることができるので、リーク電流をさらに削減できる。
つぎにＴＳ２の出力端子経路について述べる。
ＳＴＢｐ制御信号が“Ｈ”レベルであるので、上述したようにＰＭＯＳトランジスタ７８はＯＦＦの動作状態になる。
いまＷＥｐが“Ｌ”レベルであるので、ＡＮＤ回路７３の他方の入力状態即ち、ＤＡＴＡのレベルが“Ｈ”または“Ｌ”レベルに係わり無くＡＮＤ回路７３の出力は“Ｌ”レベルとなる。
したがって、上述したように、ＰＭＯＳトランジスタ７８はＯＦＦの動作状態に、ＮＭＯＳトランジスタ７９のゲートには“Ｌ”レベルが入力されるのでＯＦＦ状態となる。
この結果ＳＴＢｐ制御信号が“Ｌ”レベルでありかつＷＥｐが“Ｌ”レベルのとき、ＰＭＯＳトランジスタ７８とＮＭＯＳトランジスタ７９の両方のトランジスタは同時にＯＦＦ状態となり、ＴＳ１経路の回路動作と同様にリーク電流は大幅に削減される。
【００４６】
この結果、ＳＴＢｐ制御信号がライトバッファ回路７０に入力されるとライトバッファ回路７０を構成する最終段のトランジスタは完全にＯＦＦ状態と成りリーク電流は大幅に削減されることになる。
このように、この発明は、ライトバッファ回路に論理回路を設け、これに制御信号を供給して、ライトバッファ回路の最終段のトランジスタをハイ側、ロー側ともにオフにすることである。
図３に示したように、ライトバッファ回路のハイ側トランジスタであるＰＭＯＳトランジスタ７６，７８の前段にＯＲ回路７４，７５が挿入されている。ＳＴＢｐ制御信号が“Ｌ”レベルのとき、ライトイネーブル（ＷＥｐ）信号が入力されると、外部から入力されたデータの論理にしたがって、ペアのライトバッファ（ＴＳ１とＴＳ２の出力端子経路）は、ライト・バスにデータを出力する。
上述したように、ＩＣチップを低リーク電力状態にするには、ＳＴＢｐを“Ｈ”レベルにする。この状態で、ライトイネーブル信号が“Ｌ”レベルであれば、ハイ側のＰＭＯＳトランジスタはＯＲ回路７４，７５によりオフ状態となる。また、ロー側のＮＭＯＳトランジスタはＡＮＤ回路７１，７３によりオフ状態となる。
【００４７】
この実施形態例を用いれば、レイアウトサイズはＯＲ回路挿入分のみである。ＯＲ回路は最終段よりも前にあるので、レイアウトサイズ増大は格段に押さえることができる。また、最終段は従来例と全く同じで構わないので、スピード劣化もＯＲ回路一段分と非常に小さい。更に、低リーク電力状態ではハイ側、ロー側のトランジスタが共にオフとなっているため、リーク電力も格段に下がる。
メモリとして動作していない非動作バンクに接続されたライトバッファ回路の出力回路の最段のトランジスタは完全にＯＦＦ状態に設定されるので、リーク電流は大幅に削減される。
【００４８】
このように、リーク電圧を大幅に削減されたライトバッファ回路７０からの出力データはＮＭＯＳトランジスタＱｎ５−１，Ｑｎ６−１、Ｑｎ５−２，Ｑｎ６−２、Ｑｎ５−３，Ｑｎ６−３，…を介してメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，…、に書き込まれる。
【００４９】
書き込み動作を実行する前の状態において、図示しない制御回路は、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を電源電圧ＶＤＤの半分の電圧“ＶＤＤ／２”にプリチャージするようにビット線制御回路を制御する。
制御回路は、制御信号ＷＡ１〜ＷＡｎを全てローレベルに設定し、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）と書き込みデータ線対（ＷＤ１，ＸＷＤ１）〜（ＷＤｎ，ＸＷＤｎ）とをそれぞれ切り離す。
【００５０】
この状態において、制御回路は、行のアドレスデータ（ＡＤＤ１）に応じた１本のワード線を活性化させるように行デコード回路を制御する。
【００５１】
ワード線ＷＬ１が活性化すると、メモリセルＭＣ１ｊのアクセス用トランジスタＱ１ｊが導通し、ビット線ＢＬｊの電圧はキャパシタＣ１ｊに蓄積される電荷に応じて電圧‘ＶＤＤ／２’から僅に上昇もしくは低下する。
図２の例において、たとえばメモリセルＭＣ１２のキャパシタＣ１２はハイレベルの電圧を有しており、ビット線ＢＬ２の電圧は‘ＶＤＤ／２’より僅に高くなっている。
また、そのとき、他のメモリセルＭＣ１１，ＭＣ１３のキャパシタＣ１１，Ｃ１３はそれぞれローレベルの電圧を有しており、ビット線ＢＬ１，ＢＬ３の電圧は‘ＶＤＤ／２’より僅に低くなっている。
【００５２】
一方、制御回路は、行デコード回路による行のアドレスデータのデコードと並行して、データ入出力回路に含まれる図示しない列デコード回路において列のアドレスデータのデコードを実行させる。そして、この列デコードの結果に応じて選択される一群のビット線対に接続された書き込み回路において、データの書き込み準備を開始させる。すなわち、選択された列の書き込みバッファＷＢｊに書き込みデータを設定し、書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）の一方を電源電圧ＶＤＤ側、他方をグランドレベルＧＮＤ側に駆動させる。
たとえば、アドレスデータのデコード結果によって第２列が書き込み対象として選択されており、その後、書き込み回路ＷＣ２においてデータの書き込み準備が開始されている。すなわち、書き込みバッファＷＢ２によって書き込みデータ線ＸＷＤ２が電源電圧ＶＤＤ側に駆動され、書き込みデータ線ＷＤ２がグランドレベルＧＮＤ側に駆動されている。
【００５３】
書き込み回路においてデータの書き込み準備を開始させると、次に制御回路は、書き込み対象の列のビット線対に対して書き込み回路から書き込み信号を入力させる。書き込み時は全てのビット線がセンスされ、書き込み準備時刻から所定時間が経過した後、第２列の制御信号ＷＡ２を用いて活性化して、ビット線対（ＢＬ２，ＸＢＬ２）と書き込みデータ線対（ＷＤ２，ＸＷＤ２）とを接続させる。センスアンプＳＡ２で書き込みデータを増幅し、ビット線ＸＢＬ２が電源電圧ＶＤＤ側に駆動され、ビット線ＢＬ２がグランドレベルＧＮＤ側に駆動される。
このとき、制御信号ＷＡ１，ＷＡ３は不活性化されたままであり、ビット線対（ＢＬ１，ＸＢＬ１）および（ＢＬ３，ＸＢＬ３）は微小な電圧差をそのまま保っていて、そのビット線対の電圧レベルはクロスしない。
【００５４】
ビット線ＸＢＬ２が電源電圧ＶＤＤ側に駆動され、ビット線ＢＬ２がグランドレベルＧＮＤ側に駆動された後、前述のビット線ＢＬ２のグランドレベルＧＮＤ側に駆動されたデータは、既に書き込みトランジスタとして選択されているＭＯＳトランジスタＱ１２を介してメモリを構成するキャパシタＣ１２に記憶される。
【００５５】
次に、他の実施形態例であるライトバッファ回路９０について図５を用いて述べる。
図５において、本実施形態例は対象をＤＲＡＭと仮定し、ＤＲＡＭのローアドレスストローブ信号ＲＡＳｎにより低リーク電力状態を制御することを特徴としている。
具体回路構成のライトバッファ回路９０は、図３に示したライトバッファ回路７０の回路構成と同じである。しかしながら、ＯＲ回路９４，９５の一方の入力端子に供給される信号がＲＡＳｎ（ローアドレスストローブ）信号であることが図３のＳＴＢｐ（スタンバイ）制御信号と異なる。
回路構成とその動作は図３に示したライトバッファ回路７０のＳＴＢｐ制御信号がＲＡＳｐ信号に置き換わるだけなので詳細な説明は省略する。ＲＡＳｎ信号が“Ｈ”レベルのとき、ＯＲ回路９４，９５の出力は、他の入力端子の“Ｈ”レベルまたは“Ｌ”レベルの状態に係らず“Ｈ”レベルとなる。これによりＰＭＯＳトランジスアタ９６，９８はいずれもＯＦＦ動作状態と成る。
【００５６】
ＲＳＡｎが“Ｈ”レベルでＷＥｐ制御信号が“Ｌ”レベルのとき、ＡＮＤ回路９１，９３の出力はいずれも“Ｌ”レベルとなり、ＮＭＯＳトランジスタ９７，９９のゲートには“Ｌ”レベルの電圧が入力されるのでいずれのトランジスタもＯＦＦ動作状態で有る。
したがって、ＲＡＳｎ信号が“Ｈ”レベルでＷＥｐ制御信号が“Ｌ”レベルのとき、このライトバッファ回路９０の最終段のＰＭＯＳトランジスタ９６，９８とＮＭＯＳトランジスタ９７，９９は同時にＯＦＦとなるからリーク電流が大幅に削減されることになる。
すなわち、この実施形態例のライトバッファ回路９０を用いると、図３のライトバッファ回路７０に比べて更に以下の点で有利となる。
上述したＲＡＳｎ信号とＷＥｐ制御信号の論理が上述した以外の論理以外の条件のときは、ＳＴＢｐをＲＡＳｎと置き換えて説明すればよく、図３、図４に関する説明と同じである。
【００５７】
ＤＲＡＭが動作するときは、ローアドレスストローブ信号入力から、データ書込み時間までの間には一定の遅延時間が必須である。このため、ライト・バスの復活はローアドレスストローブ信号入力からライトイネーブル信号入力までの間に完了していればよい。  
更に、ＤＲＡＭに書込みが発生する前にはローアドレスストローブ信号が入力済みであることが必須である。すなわち、本実施形態例を適用すれば、低リーク電流状態への遷移と低リーク電流状態からの復活に特別な信号を必要としない。また、ライト・バスの復活も外部から隠蔽することが可能である。
【００５８】
次に他の実施形態例について図６と図７を用いて述べる。
図６に多ｂａｎｋ構成のＤＲＡＭ全体の回路構成例を示す。この実施形態例ではＤＲＡＭが多バンク動作することを想定して、説明を簡単にするためこのＤＲＡＭはｂａｎｋ０〜ｂａｎｋ３の４バンク構成とする。ここで、各バンクに独立してローアドレスストローブ信号入力が可能である。制御信号ＲＡＳ１〜３（ＲＡＳｎ）が各ｂａｎｋに供給されていて、このＲＡＳｎにより切り換えられて特定のｂａｎｋが選択され動作状態となる。またライトバッファ回路１１２，１３２は全ｂａｎｋ０〜３（ｂａｎｋｎ）に共通して使用する。この場合、1つのバンクが選択されている状態でも、ライトバッファは通常状態に戻しておく必要がある。
【００５９】
図６に示す多ｂａｎｋ構成のＤＲＡＭ装置は、各ライトバッファ１１２，１３２に対して、バンクが４個存在している。ＤＲＡＭ回路全体は、メモリセルアレイＭＡ（１１４，１１７，１２０，１２３，１３４，１３７，１４３，１４０）と、センス・アンプ（Ｓｅｎｓｅ  Ａｍｐ）（１１３，１１５，１１６，１１８，１１９，１２１，１２２，１２４，１３３，１３５，１３６，１３８，１３９，１４１，１４２，１４４）と、ライトバッファ（Ｗｒｉｔｅ  Ｂｕｆｆｅｒ）回路１１２，１３２、その他図示しない行デコード回路、ビット線制御回路、データ入出力回路、Ｒ／ＷやＥＮｐ（イネーブル信号）が供給され各デコーダ回路を制御する制御回路などで構成されている。また各ｂａｎｋ０〜３はメモリセルアレイＭＡ１１４，１１７，１２０，１２３，１３４，１３７，１４０，１４３の各両サイド（対として）にＳｅｎｓｅ  Ａｍｐ（１１３，１１５、１１６，１１８、１１９，１２１、１２２，１２４、；１３３，１３５、１３６，１３８、１３９，１４１、１４２，１４４）を配置する構成となっている。
メモリセルアレイＭＡやビット線対などについは図２に示した回路構成と同じである。
【００６０】
上述した、メモリセルアレイＭＡ（１１４，１１７，１２０，１２３，１３４，１３７，１４０，１４３）は、ｍ行ｎ列の行列状に配列されたメモリセルＭＣ１１，…，ＭＣｍｎを含む。
第ｉ行（ｉは１≦ｉ≦ｍの整数を示す。以下同じ。）のメモリセルＭＣｉ１〜ＭＣｉｎは、共通のワード線ＷＬｉに接続される。
第ｊ列（ｊは１≦ｊ≦ｎの整数を示す。以下同じ。）のメモリセルＭＣ１ｊ〜ＭＣｍｊは、共通のビット線対（ＢＬｊ，ＸＢＬｊ）に接続される。
【００６１】
制御回路は、メモリセルアレイＭＡ（１１４，１１７，１２０，１２３，１３４，１３７，１４０，１４３）に対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路、データ入出力回路、ビット線制御回路に供給する。例えば、選択信号Ｒ／Ｗに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号ＥＮがアクティブ状態に設定された場合に、当該選択した動作を実行するための種々の制御信号を生成する。
【００６２】
行デコード回路は、データの読み出しや書き込みを行う場合に、制御回路からの制御信号に従ってアドレスデータをデコードし、このデコード結果に応じて、ｍ本のワード線ＷＬ１〜ＷＬｍの中から１本を選択し活性化する。
【００６３】
データ入出力回路は、データの読み出しや書き込みを行う場合に、制御回路からの制御信号に従ってアドレスデータをデコードし、このデコード結果に応じて、ｎ対のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の中から、所定データ長（例えば１バイト）のデータに対応する１群のビット線対を選択する。
そして、データの読み出しを行う場合、選択したビット線対に生じる電圧差もしくは電流差を内蔵するセンス・アンプにおいて増幅し、読み出しデータＤｏｕｔとして出力する。
データの書き込みを行う場合は、入力される書き込みデータＤｉｎに基づいて、内蔵する書き込み回路が上記選択したビット線対の２つのビット線を相補的に駆動する。すなわち、書き込みデータＤｉｎの値に応じてビット線対の一方をハイレベル、他方をローレベルに駆動する。
【００６４】
ビット線制御回路は、制御回路からの制御信号に従って、ビット線対  （ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）に供給する電圧や電流を制御する。
例えば、データの読み出しや書き込みを行う場合、ワード線ＷＬｉを活性化する前にビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を電源電圧ＶＤＤの半分の電圧‘ＶＤＤ／２’にプルアップする。その後、プルアップを解除しワード線ＷＬｉを活性化することにより、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）にはそれぞれメモリセルＭＣｉ１〜ＭＣｉｎの記憶データに応じた電圧差が生じる。データ入出力回路のセンス・アンプは、このビット線対に生じる電圧差を増幅する。
【００６５】
書き込み回路ＷＣ１は、書き込みアクセスの際、制御信号ＷＡ１に従ってビット線対（ＢＬ１，ＸＢＬ１）に書き込み信号を入力する。すなわち、書き込みバッファによって書き込みデータ線対（ＷＤ１−１，ＸＷＤ１−１）の一方を電源電圧ＶＤＤ、他方をグランドレベルＧＮＤに駆動し、これを制御信号ＷＡ１−１に従ってビット線対（ＢＬ１，ＸＢＬ１）に接続する。
図１と同様に、ライトバッファ回路１１２，１３２を有する書き込み回路は、制御信号に従ってビット線対に書き込み信号を入力する。この書き込み回路は、制御信号に従ってビット線対に書き込み信号を入力する。
【００６６】
書き込み回路１１２，１３２を構成するライトバッファ回路１７０についての具体回路例を図７に示す。図５に示すライトバッファ回路９０のＯＲ回路の前段に、全てのバンク信号のローアドレスストローブ信号ＲＡＳｎのＡＮＤ演算を行うＡＮＤ回路が設けられており、どれか一つのバンクが選択されて動作状態になっていたら低リーク電流状態が解除されるようになっている。
ＴＳ１１出力端子経路について、
ライトイネーブルパルス（ＷＥｐ）とデータ（ＤＡＴＡ）が入力されるＡＮＤ回路１７１に出力はＯＲ回路１７４の一方の入力端子に接続され、またＮＭＯＳトランジスタ１７７のゲートに接続される。各ｂａｎｋ０〜ｎのＲＡＳｎ信号がＡＮＤ回路１８１に入力されて論理演算された結果がＯＲ回路１７４の他方の入力端子に供給される。ＯＲ回路１７４の出力はＰＭＯＳトランジスタ１７６のゲートに接続され、このＰＭＯＳトランジスタ１７６のソースは電源ＶＤＤに、またドレインはＮＭＯＳトランジスタ１７７のドレインに接続され、このドレインが出力端子ＴＳ１１を介して書き込みデータラインのたとえば正相端子（ＷＤｊ）にそれぞれ接続される。また、ＮＭＯＳトランジスタ１７７のソースはグランドに接続される。
ＴＳ２１出力端子経路について、
ＤＡＴＡはインバータ１７２を介してＡＮＤ回路１７３の一方の入力端子に接続され、他の入力端子はライトイネーブルパルス（ＷＥｐ）制御信号が入力される。このＡＮＤ回路１７３の出力はＯＲ回路１７５の一方の入力端子に接続されると共にＮＭＯＳトランジスタ１７９のゲートに接続される。ＲＡＳｎ（ｂａｎｋ０〜ｎ）信号がＡＮＤ回路１８２に入力され、ＡＮＤ論理演算される。ＡＮＤ回路１８２の出力はＯＲ回路１７５の他方の入力に接続される。
ＯＲ回路１７５の出力はＰＭＯＳトランジスタ１７８のゲートに接続され、このＰＭＯＳトランジスタ１７８のソースは電源ＶＤＤに、またドレインはＮＭＯＳトランジスタ１７９のドレインに接続され、このドレインが出力端子ＴＳ２１を介して書き込みデータラインのたとえば反転端子（ＸＷＤｊ）にそれぞれ接続される。また、ＮＭＯＳトランジスタ１７９のソースはグランドに接続される。
【００６７】
次にこのライトバッファ回路（ＷＢｊ）１７０の動作について図８のタイミングチャートを参照して述べる。
時刻ｔ１０〜ｔ１３までＲＡＳｎ（ｂａｎｋ０）が“Ｌ”レベル、ＲＡＳｎ（ｂａｎｋ３）は時刻ｔ１０〜ｔ１４まで“Ｈ”レベルである。
また時刻ｔ１０〜ｔ１１までＷＥｐは“Ｌ”レベルである。
ＴＳ１１の出力経路について述べる。
ＲＡＳｎのｂａｎｋ０が“Ｈ”レベル、ＲＡＳｎのｂａｎｋ３が“Ｌ”レベルであるからＡＮＤ回路１８１の出力は“Ｌ”レベルとなり、またＷＥｐが“Ｌ”レベルであるのでＡＮＤ回路１７１の出力も“Ｌ”レベルとなる。その結果ＯＲ回路１７４の出力は“Ｌ”レベルである。ＯＲ回路１７４の出力が“Ｌ”レベルであるのでＰＭＯＳトランジスタ１７６のゲートに“Ｌ”レベルが入力されるのでＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の出力の“Ｌ”レベルが入力されるのでＯＦＦ動作状態となる。したがって、出力端子ＴＳ１１は“Ｈ”レベルになる。
またＷＥｐが“Ｌ”レベルのとき、書き込みができないので、回路動作上ＤＡＴＡのレベルは関係ない。
ＴＳ２１の出力経路について述べる。
ＲＡＳｎのｂａｎｋ０が“Ｈ”レベル、ＲＡＳｎのｂａｎｋ３が“Ｌ”であるからＡＮＤ回路１８２の出力は“Ｌ”レベルとなり、またＷＥｐが“Ｌ”レベルであるのでＡＮＤ回路１７３の出力も“Ｌ”レベルとなる。その結果ＯＲ回路１７５の出力は“Ｌ”レベルである。ＯＲ回路１７５の出力が“Ｌ”レベルであるのでＰＭＯＳトランジスタ１７８のゲートに“Ｌ”レベルが入力されＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７９のゲートにはＡＮＤ回路１７３の出力の“Ｌ”レベルが入力されるのでＯＦＦ動作状態となる。したがって、出力端子ＴＳ２１は“Ｈ”レベルになる。
またＷＥｐが“Ｌ”レベルのとき、書き込みができないので、回路動作上ＤＡＴＡのレベルは関係ない。
【００６８】
Ｗｒｉｔｅ  Ｂｕｓが復帰し、“Ｈ”または“Ｌ”レベルの状態に安定した後、時刻ｔ１１でＷＥｐが“Ｌ”レベルから“Ｈ”レベルに遷移する。
ＴＳ１１の出力経路について述べる。
時刻ｔ１１でＷＥｐの“Ｈ”レベルがＡＮＤ回路１７１，１７３に入力され、またＤＡＴＡがＡＮＤ回路１７１とＤＡＴＡがインバータ１７２で反転されてＡＮＤ回路１７３にそれぞれ入力される。ＤＡＴＡが“Ｈ”レベルのとき、ＡＮＤ回路１７１には“Ｈ”レベルの電圧が入力される。
ＤＡＴＡが“Ｈ”レベルのとき、ＡＮＤ回路１７１からの出力は“Ｈ”レベルとなり、その“Ｈ”レベルがＯＲ回路１７４に入力される。それに伴って、ＯＲ回路１７４の出力は“Ｈ”レベルとなる。
ＰＭＯＳトランジスタ１７６のゲートには“Ｈ”レベルが、またＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の出力の“Ｈ”レベルの電圧が入力され、ＰＭＯＳトランジスタ１７６はＯＦＦ、ＮＭＯＳトランジスタ１７７はＯＮの動作状態となる。従って、出力端子ＴＳ１１は“Ｌ”レベルとなる。
ＤＡＴＡが“Ｌ”レベルのとき、ＡＮＤ回路１７１の出力は“Ｌ”レベルとなり、ＯＲ回路１７４のへ入力は“Ｌ”レベルとなる。ＲＡＳｎのｂａｎｋ３が“Ｌ”レベルでＡＮＤ回路１８１の出力から“Ｌ”レベルが出力される。その結果ＯＲ回路１７４の出力は“Ｌ”レベルとなる。
よって、ＰＭＯＳトランジスタ１７６のゲートには“Ｌ”レベルが入力されるのでＯＮ動作状態となる。
一方ＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の“Ｌ”レベルの電圧が入力されるのでＯＦＦ動作状態となる。
つぎにＴＳ２１の出力端子経路について述べる。
ＤＡＴＡが“Ｈ”レベルのとき、インバータ１７２で論理が反転されるから“Ｌ”レベルとなりその“Ｌ”レベルがＡＮＤ回路１７３に入力される。ＡＮＤ回路１７３からの出力は“Ｌ”レベルとなり、その“Ｌ”レベルがＯＲ回路１７５に入力される。また、ＲＡＳｎのｂａｎｋ３が“Ｌ”レベルでＡＮＤ回路１８２から“Ｌ”レベルが出力されるのでＯＲ回路１７５はＡＮＤ回路１７３の出力状態により決定され、ＯＲ回路１７５の出力は“Ｌ”レベルとなる。
その結果、ＰＭＯＳトランジスタ１７８のゲートには“Ｌ”レベルが、またＮＭＯＳトランジスタ１７９のゲートにはＡＮＤ回路１７３の出力の“Ｌ”レベルが入力され、ＰＭＯＳトランジスタ１７８はＯＮ、ＮＭＯＳトランジスタ１７９はＯＦＦの動作状態となる。このときＴＳ２１の出力端子は“Ｈ”レベルとなる。
一方ＤＡＴＡが“Ｌ”レベルのときは、ＩＮＶ回路１７２の出力は“Ｈ”レベルとなり、ＷＥｐも“Ｈ”レベルであるからＡＮＤ回路１７３の出力は“Ｈ”レベルとなる。
ＡＮＤ回路１８２の出力は“Ｌ”レベルであるが、ＡＮＤ回路１７３の出力が“Ｈ”レベルであるのでＯＲ回路１７５の出力は“Ｈ”レベルとなる。その結果ＰＭＯＳトランジスタ１７８のゲートには“Ｈ”レベルが入力され、ＯＦＦ動作状態となり、一方ＮＭＯＳトランジスタ１７９のゲートには“Ｈ”レベルが入力されるのでＯＮ動作状態となる。このとき、出力端子は“Ｌ”レベルになる。
時刻ｔ１１〜ｔ１２の期間ＤＡＴＡの“Ｈ”または“Ｌ”レベルにより、Ｗｒｉｔｅ  ＢＵＳが“Ｈ”または“Ｌ”レベルに遷移する（図８（Ｄ））。
【００６９】
時刻ｔ１２になると、ＲＡＳｎのｂａｎｋ０は“Ｈ”，ｂａｎｋ３は“Ｌ”レベルのままであるが、ＷＥｐが“Ｈ”レベルから“Ｌ”レベルに遷移する。
ＴＳ１１出力経路について述べる。
ＡＮＤ回路１７１に入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルが入力される。その結果ＡＮＤ回路１７１の出力は“Ｌ”レベルになる。時刻ｔ１２〜ｔ１３までの期間はＡＮＤ回路１８１の出力は“Ｌ”レベルであるから、ＯＲ回路１７４の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路１７４の“Ｌ”レベルがＰＭＯＳトランジスタ１７６のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の出力レベル“Ｌ”が入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ１１は“Ｈ”レベルになる。
ＴＳ２１の出力端子経路について述べる。
ＡＮＤ回路１７３の入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルをインバータ１７２で反転したデータが入力される。その結果ＡＮＤ回路１７３の出力は“Ｌ”レベルになる。時刻ｔ１２〜ｔ１３までの期間、ＲＡＳｎのｂａｎｋ０は“Ｈ”レベルで、ＲＡＳｎのｂａｎｋ３は“Ｌ”レベルであるから、ＡＮＤ回路１８２の出力信号は“Ｌ”レベルとなり、ＯＲ回路１７５の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路１７５の“Ｌ”レベルがＰＭＯＳトランジスタ１７８のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７９のゲートにはＡＮＤ回路１７３の出力レベル“Ｌ”が入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ２１は“Ｈ”レベルとなる（図８（Ｄ）。
この期間出力端子ＴＳ１１，ＴＳ２１は“Ｈ”レベルであるが、ＷＥｐが“Ｌ”レベルであるので書き込み動作は行われない。またＰＭＯＳトランジスタ１７６，１７８は実際動作しないが、リーク電流が流れる可能性がある。
【００７０】
時刻ｔ１３になるとＲＡＳｎのｂａｎｋ０が“Ｈ”レベルから“Ｌ”レベルに遷移するがＲＡＳｎのｂａｎｋ３は“Ｌ”レベルのままである。
ＴＳ１１出力経路について述べる。
ＡＮＤ回路１７１の入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルが入力される。その結果ＡＮＤ回路１７１の出力は“Ｌ”レベルになる。時刻ｔ１３〜ｔ１４までの期間はＲＡＳｎのｂａｎｋ０とｂａｎｋ３がともに“Ｌ”レベルであるのでＡＮＤ回路１８１の出力は“Ｌ”レベルとなる。その結果ＯＲ回路１７４の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路１７４の“Ｌ”レベルがＰＭＯＳトランジスタ１７６のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の出力の“Ｌ”レベルが入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ１１は“Ｈ”レベルになる。
ＴＳ２１の出力端子経路について述べる。
ＡＮＤ回路１７３の入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルをインバータ１７２で反転したデータが入力される。その結果ＡＮＤ回路１７３の出力は“Ｌ”レベルになる。時刻ｔ１３〜ｔ１４までの期間、ＲＡＳｎのｂａｎｋ０は“Ｌ”レベルで、ＲＡＳｎのｂａｎｋ３は“Ｌ”レベルであるから、ＡＮＤ回路１８２の出力信号は“Ｌ”レベルとなり、ＯＲ回路１７５の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路１７５の“Ｌ”レベルがＰＭＯＳトランジスタ１７８のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７９のゲートにはＡＮＤ回路１７３の出力レベル“Ｌ”が入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ２１は“Ｈ”レベルとなる（図８（Ｄ）。
この期間出力端子ＴＳ１１，ＴＳ２１は“Ｈ”レベルであるが、ＷＥｐが“Ｌ”レベルであるので書き込み動作は行われない。またＰＭＯＳトランジスタ１７６，１７８は実際動作しないが、リーク電流が流れる可能性がある。
【００７１】
時刻ｔ１４になるとＲＡＳｎのｂａｎｋ３が“Ｌ”レベルから“Ｈ”レベルに遷移するが、ＲＡＳｎのｂａｎｋ０は“Ｌ”レベルのままである。この期間の動作は時刻ｔ１３の動作と同じである。
ＴＳ１１出力経路について述べる。
ＡＮＤ回路１７１の入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルが入力される。その結果ＡＮＤ回路１７１の出力は“Ｌ”レベルになる。時刻ｔ１４においてＲＡＳｎのｂａｎｋ０は“Ｌ”レベル、ＲＡＳｎのｂａｎｋ３は“Ｈ”レベルであるのでＡＮＤ回路１８１の出力は“Ｌ”レベルとなる。その結果ＯＲ回路１７４の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路１７４の“Ｌ”レベルがＰＭＯＳトランジスタ１７６のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の出力レベル“Ｌ”が入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ１１は“Ｈ”レベルになる。
ＴＳ２１の出力端子経路について述べる。
ＡＮＤ回路１７３の入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルをインバータ１７２で反転したデータが入力される。その結果ＡＮＤ回路１７３の出力は“Ｌ”レベルになる。時刻ｔ１４において、ＲＡＳｎのｂａｎｋ０は“Ｌ”レベルで、ＲＡＳｎのｂａｎｋ３は“Ｈ”レベルであるから、ＡＮＤ回路１８２の出力信号は“Ｌ”レベルとなり、ＯＲ回路１７５の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路１７５の“Ｌ”レベルがＰＭＯＳトランジスタ１７８のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７９のゲートにはＡＮＤ回路１７３の出力レベル“Ｌ”が入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ２１は“Ｈ”レベルとなる（図８（Ｄ）。
この期間出力端子ＴＳ１１，ＴＳ２１は“Ｈ”レベルであるが、ＷＥｐが“Ｌ”レベルであるので書き込み動作は行われない。またＰＭＯＳトランジスタ１７６，１７８は実際動作しないが、リーク電流が流れる可能性がある。
【００７２】
時刻ｔ１６になると、ＲＡＳｎのｂａｎｋ０は“Ｌ”レベル、ｂａｎｋ３は“Ｈ”レベルのままであるが、ＷＥｐが“Ｌ”レベルから“Ｈ”レベルへ遷移する。時刻ｔ１６〜ｔ１７の期間は時刻ｔ１１〜ｔ１２と同じ動作をする。
ＴＳ１１の出力経路について述べる。
時刻ｔ１６でＷＥｐの“Ｈ”レベルがＡＮＤ回路１７１，１７３に入力され、またＤＡＴＡがＡＮＤ回路１７１とＤＡＴＡがインバータ１７２で反転されてＡＮＤ回路１７３にそれぞれ入力される。
ＤＡＴＡが“Ｈ”レベルのとき、ＡＮＤ回路１７１からの出力は“Ｈ”レベルとなり、その“Ｈ”レベルがＯＲ回路１７４に入力される。その結果、ＯＲ回路１７４の出力は“Ｈ”レベルとなる。
ＰＭＯＳトランジスタ１７６のゲートには“Ｈ”レベルが、またＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の出力の“Ｈ”レベルが入力され、ＰＭＯＳトランジスタ１７６はＯＦＦ、ＮＭＯＳトランジスタ１７７はＯＮの動作状態となる。従って、出力端子ＴＳ１１は“Ｌ”レベルとなる。
ＤＡＴＡが“Ｌ”レベルのとき、ＡＮＤ回路１７１の出力は“Ｌ”レベルとなり、ＯＲ回路１７４の入力は“Ｌ”レベルとなる。またＡＮＤ回路１８１の出力から“Ｌ”レベルがＯＲ回路１７４に入力されるので、ＯＲ回路１７４の出力は“Ｌ”レベルとなる。
よって、ＰＭＯＳトランジスタ１７６のゲートには“Ｌ”レベルが入力されるのでＯＮ動作状態となる。
一方ＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の“Ｌ”レベルが入力されるのでＯＦＦ動作状態となる。このときの出力端子ＴＳ１１は“Ｈ”レベルとなる。
つぎにＴＳ２１の出力端子経路について述べる。
ＤＡＴＡが“Ｈ”レベルのとき、インバータ１７２で論理が反転されるから“Ｌ”レベルとなりその“Ｌ”レベルがＡＮＤ回路１７３に入力される。ＡＮＤ回路１７３からの出力は“Ｌ”レベルとなり、その“Ｌ”レベルがＯＲ回路１７５に入力される。また、ＲＡＳｎのｂａｎｋ０が“Ｌ”レベルでＡＮＤ回路１８２から“Ｌ”レベルが出力される。ＯＲ回路１７５はＡＮＤ回路１７３の出力状態により決定され、“Ｌ”レベルとなる。
その結果、ＰＭＯＳトランジスタ１７８のゲートには“Ｌ”レベルが入力されＯＮ動作状態となり、またＮＭＯＳトランジスタ１７９のゲートにはＡＮＤ回路１７３の出力の“Ｌ”レベルが入力されるのでＯＦＦ状態となる。このときＴＳ２１の出力端子は“Ｈ”レベルとなる。
一方ＤＡＴＡが“Ｌ”レベルのときは、ＩＮＶ回路１７２の出力は“Ｈ”レベルとなり、ＷＥｐも“Ｈ”レベルであるからＡＮＤ回路１７３の出力は“Ｈ”レベルとなる。
ＡＮＤ回路１８２の出力は“Ｌ”レベルであるが、ＡＮＤ回路１７３の出力が“Ｈ”レベルであるのでＯＲ回路１７５の出力は“Ｈ”レベルとなる。その結果ＰＭＯＳトランジスタ１７８のゲートには“Ｈ”レベルが入力され、ＯＦＦ動作状態となり、一方ＮＭＯＳトランジスタ１７９のゲートには“Ｈ”レベルが入力されるのでＯＮ動作状態となる。このとき、出力端子は“Ｌ”レベルになる（図８（Ｄ））。
【００７３】
時刻ｔ１７になると、ＷＥｐが“Ｈ”レベルから“Ｌ”レベルへ遷移する。しかし、時刻ｔ１７〜ｔ１８の期間ＲＡＳｎのｂａｎｋ０とｂａｎｋ３の論理レベルは変化しない。
時刻ｔ１４〜ｔ１５の期間の動作と同じである。
ＴＳ１１出力経路について述べる。
ＡＮＤ回路１７１の入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルが入力される。その結果ＡＮＤ回路１７１の出力は“Ｌ”レベルになる。時刻ｔ１７においてＲＡＳｎのｂａｎｋ０は“Ｌ”レベル、ｂａｎｋ３は“Ｈ”レベルであるのでＡＮＤ回路１８１の出力は“Ｌ”レベルとなる。その結果ＯＲ回路１７４の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路１７４の“Ｌ”レベルがＰＭＯＳトランジスタ１７６のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７７のゲートにはＡＮＤ回路１７１の出力レベル“Ｌ”が入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ１１は“Ｈ”レベルになる。
ＴＳ２１の出力端子経路について述べる。
ＡＮＤ回路１７３に入力にはＷＥｐの“Ｌ”レベルとＤＡＴＡの“Ｈ”または“Ｌ”レベルをインバータ１７２で反転したデータが入力される。その結果ＡＮＤ回路１７３の出力は“Ｌ”レベルになる。時刻ｔ１７において、ＲＡＳｎのｂａｎｋ０は“Ｌ”レベルで、ＲＡＳｎのｂａｎｋ３は“Ｈ”レベルであるから、ＡＮＤ回路１８２の出力信号は“Ｌ”レベルとなり、ＯＲ回路１７５の入力はいずれも“Ｌ”レベルであり、その出力は“Ｌ”レベルとなる。
ＯＲ回路１７５の“Ｌ”レベルがＰＭＯＳトランジスタ１７８のゲートに入力され、その結果ＯＮ動作状態となる。一方ＮＭＯＳトランジスタ１７９のゲートにはＡＮＤ回路１７３の出力“Ｌ”レベルが入力されるので、ＯＦＦ動作状態となる。したがって、出力端子ＴＳ２１は“Ｈ”レベルとなる（図８（Ｄ）。
この期間出力端子ＴＳ１１，ＴＳ２１は“Ｈ”レベルであるが、ＷＥｐが“Ｌ”レベルであるので書き込み動作は行われない。またＰＭＯＳトランジスタ１７６，１７８は実際動作しないが、リーク電流が流れる可能性がある。
【００７４】
時刻ｔ１８になると、ＲＡＳｎのｂａｎｋ０〜ｂａｎｋ３とも“Ｈ”レベルとなる。この状態はたとえば、図１におけるＷｒｉｔｅ  Ｂｕｆｆｅｒ−Ｂ１で駆動するメモリ領域は非活性化状態とし、Ｗｒｉｔｅ  Ｂｕｆｆｅｒ−Ｂ２を活性化することに相当する。
ＴＳ１１の出力経路について述べる。
ｂａｎｋ０〜ｂａｎｋ３が“Ｈ”レベルであるので、ＡＮＤ回路１８１の出力は“Ｈ”レベルとなり、ＯＲ回路１７４の出力もＡＮＤ回路１７１の結果の係らず“Ｈ”レベルとなる。ＷＥｐ制御信号が“Ｌ”レベルであるので、ＡＮＤ回路１７１の出力は“Ｌ”レベルとなる。その結果ＰＭＯＳトランジスタ１７６はＯＦＦ，ＮＭＯＳトランジスタ１７７はＯＦＦとなり、出力端子ＴＳ１１はハイインピーダンス状態を保つ。またこの期間出力トランジスタは全てＯＦＦ状態となるので、リーク電流は流れない。
ＴＳ２１出力経路について述べる。
ＡＮＤ回路１８２の入力は全て“Ｈ”レベルであるので、出力は“Ｈ”レベルとなる。ＷＥｐ制御信号が“Ｌ”レベルであるので、ＡＮＤ回路１７３の出力は“Ｌ”レベルとなる。その結果、ＰＭＯＳトランジスタ１７８のゲートには“Ｈ”レベルが入力されＯＦＦ動作状態になり、ＮＭＯＳトランジスタ１７９のゲートには“Ｌ”レベルが入力されるのでＯＦＦ動作状態に成る。したがって、出力端子ＴＳ２１はハイインピーダンス状態となる。またこの期間出力トランジスタは全てＯＦＦ状態となるので、リーク電流は流れない。
すなわち、この時刻ｔ１８以降は最終段のトランジスタは全てＯＦＦ状態になり、最終段のどちらか一方のトランジスタのみがＯＦＦされた場合と異なり、リーク電流は大幅に削減される。
【００７５】
以上述べた回路においてＯＲ回路とＡＮＤ回路を追加してリーク電流を大幅に削減した。このライトバッファ回路のレイアウトサイズはＯＲ回路とＡＮＤ回路挿入分のみである。ＯＲ回路とＡＮＤ回路は最終段よりも前にあるので、レイアウトサイズ増大は格段に押さえることができる。また、最終段は従来例と全く同じで構わないので、スピード劣化もＯＲ回路とＡＮＤ回路の各一段分と非常に小さい。更に、低リーク電力状態ではハイ側、ロー側のトランジスタが共にオフとなっているため、リーク電力も格段に下がる。
【００７６】
したがって、上述したライトバッファ回路により、メモリのライトバッファのリーク電流を低減することができる。特にＤＲＡＭに適用した場合、レイアウトサイズの増大を押さえ、回路の動作速度に与える影響を最小限度に押さえつつ、大きなリーク電流削減効果を見込むことができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【図２】図１に示す半導体記憶装置におけるメモリセルアレイおよびデータ入出力回路の構成の一例を示す図である。
【図３】図１に示すライトバッファ回路の構成の一例を示す図である。
【図４】図３に示すライトバッファ回路を説明するための各部のタイミング信号の一例を示す図である。
【図５】他の実施形態のライトバッファ回路の構成の一例を示す図である。
【図６】他の実施形態例に係る半導体記憶装置の構成の一例を示す図である。
【図７】図６に示すライトバッファ回路の構成の一例を示す図である。
【図８】図７に示すライトバッファ回路を説明するための各部のタイミング信号の一例を示す図である。
【図９】従来例の半導体記憶装置の構成の一例を示す図である。
【図１０】図１０に示す半導体記憶装置におけるメモリセルアレイおよびデータ入出力回路の構成の一例を示す図である。
【図１１】図１０に示す従来例のライトバッファ回路を示す図である。
【図１２】図１０に示す従来例のライトバッファ回路を説明するための各部のタイミング信号の一例を示す図である。
【図１３】他の従来例のライトバッファ回路の構成の一例を示す図である。
【符号の説明】
【００７８】
１０，１００，２００…半導体記憶装置、１３，１５，１７，１９，２１…センスアンプ（Ｓｅｎｃｅ  Ａｍｐ）、１４，１６，１８，２０…メモリセルアレイ（ＭＡ）、１２，２２，７０，９０，１７０，２５０，３００…ライトバッファ（Ｗｒｉｔｅ  Ｂｕｆｆｅｒ）回路、７２，１７２，２５２，３０２…インバータ回路、７４，７５，９４，９５，１７４，１７５…ＯＲ回路、７１，７３，９１，９３，１７１，１７３，１８１，１８２，１５１，２５３，３０１，３０３…ＡＮＤ回路、７６，７８，９６，９８，１７６，１７８，２５６，２５８，３０６，３０８，３１０…ＰＭＯＳトランジスタ、７７，７９，９７，９９，１７７，１７９，２５７，２５９，３０７，３０９，Ｑｎ５−１〜Ｑｎ５−ｎ，Ｑｎ６−１〜Ｑｎ６−ｎ…ＮＭＯＳトランジスタ、ＭＣ１１〜ＭＣｍｎ…メモリセル、ＳＡ１〜ＳＡｎ…センス・アンプ、ＷＣ１〜ＷＣｎ…書き込み回路、ＷＢ１〜ＷＢｎ…書き込みバッファ、ＷＬ１〜ＷＬｍ…ワード線、ＢＬ１〜ＢＬｎ，ＸＢＬ１〜ＸＢＬｎ…ビット線、ＷＤ１〜ＷＤｎ，ＸＷＤ１〜ＸＷＤｎ…書き込みデータ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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