(57)【要約】    【課題】簡易な構成で誤放電を防止した良好な画像表示が可能なプラズマディスプレイ装置を提供することを目的とする。  【解決手段】プラズマディスプレイパネルの前面基板及び背面基板の少なくとも１にその全面を覆う補助電極を設け、プラズマディスプレイパネルの放電空間内に電界を生じさせるべき電圧を発生してこれを上記補助電極に印加する。  【選択図】  図１
2006106399.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板上において夫々行方向に伸長して配列されている複数の行電極対と、前記行電極各々に交叉する方向に伸長して配列されている複数の列電極とを有し、前記電極対と前記列電極との各交叉部に放電セルが形成されているプラズマディスプレイパネルを搭載したプラズマディスプレイ装置であって、
前記前面基板及び前記背面基板の少なくとも１の全面を覆う補助電極と、
前記放電空間内に電界を生じさせるべき電圧を発生しこれを前記補助電極に印加する電圧発生回路と、
前記電圧発生回路が発生する電圧を制御する制御回路と、を備えたことを特徴とするプラズマディスプレイ装置。
【請求項２】
入力映像信号における単位表示期間を夫々がアドレス期間とサスティン期間とを含む複数のサブフィールドに分割し、前記アドレス期間において前記行電極対各々の一方の行電極に走査パルスを印加しつつ前記列電極に前記入力映像信号に対応した画素データパルスを印加することにより前記放電セル各々を点灯モード状態及び消灯モード状態のいずれか一方に設定し、前記サスティン期間において前記行電極対各々にサスティンパルスを繰り返し印加することにより前記点灯モード状態にある前記放電セルのみを繰り返しサスティン放電させる駆動手段を備えたことを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
前記制御回路は、前記アドレス期間内において前記背面基板側から前記前面基板側に向けた方向に電界を生じさせる電圧を発生させるべく前記電圧発生回路を制御することを特徴とする請求項２記載のプラズマディスプレイ装置。
【請求項４】
前記制御回路は、前記サスティン期間内において前記前面基板側から前記背面基板側に向けた方向に電界を生じさせる電圧を発生させるべく前記電圧発生回路を制御することを特徴とする請求項２記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
近年、表示画像の大型面化に伴い、薄型の表示装置が要求され、各種の薄型の表示装置が提供されている。その１つにプラズマディスプレイパネルを搭載したプラズマディスプレイ装置が知られている。プラズマディスプレイパネルは、表示画面を担う前面透明基板と背面基板とを備えており、前面透明基板上には画面の水平方向に伸長している行電極が複数形成されており、背面基板上には行電極と交叉する方向に伸長している列電極が複数形成されている。これら前面透明基板と背面基板との間には放電ガスが封入された放電空間が形成されており、この放電空間を含む各行電極及び列電極の交叉部に画素を担う画素セルが形成される構造を採る。尚、放電空間において生起される放電からこれら行電極及び列電極を保護する為に行電極及び列電極は誘電体層で被覆されている。
【０００３】
かかるプラズマディスプレイ装置としては、映像信号の単位表示期間（１フィールド又は１フレーム）を、夫々がリセット期間、アドレス期間、維持放電期間、消去期間を含む複数のサブフィールドで構成することにより階調表示を行う、いわゆるサブフィールド法を採用したものが知られている（例えば、特許文献１の図３参照）。
【０００４】
このプラズマディスプレイ装置では、先ず、リセット期間において、立ち上がりの電圧推移が緩やかな正電圧のリセットパルスＲＰxを全ての行電極Ｘに印加すると同時に、負電圧のリセットパルスＲＰyを全ての行電極Ｙに印加する。
【０００５】
次に、アドレス期間において、各行毎との画素データに対応した正電圧の画素データパルスＤＰ1 〜ＤＰn を順次、列電極Ｄ1 〜Ｄm に印加する。この際、上記画素データパルスＤＰ1 〜ＤＰn の各印加タイミングに同期して、小なるパルス幅の走査パルスＳＰを行電極Ｙ1 〜Ｙn へ順次印加する。ここで、係る走査パルスＳＰを各行電極Ｙ1 〜Ｙn の各々に印加する直前に、正電圧のプライミングパルスＰＰを行電極Ｙ1 〜Ｙn 各々に印加する。そして走査パルスＳＰの印加により画素データの書き込みが行われ、各画素セルは、所定量の壁電荷が残留する点灯モードの状態、又は壁電荷が存在しない消灯モードの状態に設定される。
【０００６】
次に、維持放電期間において、正電圧の維持パルスＩＰｘを行電極Ｘ1 〜Ｘn の夫々に印加する。更に、この維持パルスＩＰx の印加タイミングとはずれたタイミングにて正電圧の維持パルスＩＰyを行電極Ｙ1 〜Ｙnに印加する。係る維持パルスが連続して行電極Ｘ及びＹ に交互に印加されている期間にわたり、壁電荷が残留している画素セルのみが繰り返し放電しその放電に伴う発光状態を維持する。この際、維持パルスＩＰx 、ＩＰy が数パルス印加された後、列電極Ｄ1 〜Ｄm 上の電位を０Ｖから徐々に負電位（Ｖａ）にまで低下させ、所定期間に亘りこの負電位（Ｖａ）一定の状態を維持した後に再び０Ｖに戻している。この際、列電極Ｄ1 〜Ｄm 上の電位を低下させる速度は、維持パルスの数パルス分の時間を要して行われる。このように列電極Ｄの電位を低下させて列電極及び行電極間の電位差を増強させる期間（電位差増強期間）を設けることにより、隣接セルの誤放電を防止しているのである。
【０００７】
しかしながら、前述した如く維持放電期間において列電極Ｄに印加する電位を低下させることにより放電空間内の電界を制御して隣接セルの誤放電を防止する為には、列電極駆動回路全体の基準電位を徐々に変化させる回路が必要となり、回路規模が大きく複雑になるという問題が生じる。
【０００８】
また、放電空間内の電界の方向を制御する方法として、画素セル内に補助電極を設けることも考えられるが、電極を増やそうとするとセル構造が複雑になり製造が困難となってしまう問題があった。
【特許文献１】特開平１０−２２２１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、かかる問題を解決すべく為されたものであり、簡易な構成で誤放電を防止した良好な画像表示が可能なプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に係るプラズマディスプレイ装置は、放電ガスが封入された放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板上において夫々行方向に伸長して配列されている複数の行電極対と、前記行電極各々に交叉する方向に伸長して配列されている複数の列電極とを有し、前記電極対と前記列電極との各交叉部に放電セルが形成されているプラズマディスプレイパネルを搭載したプラズマディスプレイ装置であって、前記前面基板及び前記背面基板の少なくとも１の全面を覆う補助電極と、前記放電空間内に電界を生じさせるべき電圧を発生しこれを前記補助電極に印加する電圧発生回路と、前記電圧発生回路が発生する電圧を制御する制御回路と、を備える。
【発明を実施するための最良の形態】
【００１１】
プラズマディスプレイパネルの前面基板及び背面基板の少なくとも１に、その全面を覆う補助電極を設け、プラズマディスプレイパネルの放電空間内に電界を生じさせるべき電圧を発生してこれを上記補助電極に印加する。
【実施例】
【００１２】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１３】
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【００１４】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１００、行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、列電極駆動回路５５、駆動制御回路５６及び電界制御電圧発生回路６０から構成される。
【００１５】
ＰＤＰ１００には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に夫々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）、（Ｘ３，Ｙ３）、・・・、（Ｘｎ，Ｙｎ）の各々が、ＰＤＰ１００における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セルＰＣが形成されている。
【００１６】
図２は、ＰＤＰ１００の一部を抜粋してその内部構造を模式的に示す図であり、図３は、図２のＶ１−Ｖ１線におけるＰＤＰ１００の断面を示す図である。
【００１７】
図２において、ＰＤＰ１００の表示面を担う前面透明基板１と、背面基板２ととの間には、ネオンに少量のキセノンを混合した放電ガスの封入された放電空間７が形成されている。
【００１８】
前面透明基板１の表示面に対する裏面上には、上記の如き行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎ各々が、ＸＹ交互に配列して形成されている。壁電荷形成用の誘電体層５がこれら行電極Ｘ及びＹを覆うように形成されており、更に、この誘電体層５を被覆するように、酸化マグネシウム（ＭｇＯ）からなる保護層６が形成されている。尚、行電極Ｘ及びＹは、夫々幅の広い帯状の透明導電膜からなる透明電極４とその導電性を補うために積層された幅の狭い帯状の金属膜からなるバス電極（金属電極）３とから構成されている。一方、背面基板２の内面上には、上記の如き列電極Ｄ１〜Ｄｍと、これら列電極Ｄ各々の間に形成されており且つ各列電極Ｄと同一方向に伸長して形成されて放電空間７を区画する障壁１０と、各列電極及び障壁１０の側面を覆う蛍光体層８とが夫々設けられている。尚、蛍光体層８としては、赤色発光を行う蛍光体層８（Ｒ）、緑色発光を行う蛍光体層８（Ｇ）、及び青色発光を行う蛍光体層８（Ｂ）が存在する。
【００１９】
又、前面透明基板１の表示面上には、この表示面全体を覆うように透明で且つ板状の補助電極１２が形成されている。尚、補助電極１２としては、酸化スズ、酸化インジウム等からなる透明な導電膜、あるいは、表示を妨げない程度の金属メッシュ等を用いる。更に、背面基板２の外面上には、この外面全体を覆うように板状の補助電極１３が設けられている。尚、補助電極１３は、アルミニウム等の金属板、又は金属フィルム、あるいは上記補助電極１２と同一の材料からなる。
【００２０】
駆動制御回路５６は、入力映像信号に応じて、ＰＤＰ１００に対して各種駆動パルス（後述する）を印加させるべき各種制御信号を生成して行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、列電極駆動回路５５及び電界制御電圧発生回路６０の各々に供給する。
【００２１】
行電極Ｘ駆動回路５１は、リセットパルス発生回路、及びサスティンパルス発生回路からなる。行電極Ｘ駆動回路５１のリセットパルス発生回路は、ＰＤＰ１００の行電極Ｘに印加すべきリセットパルス（後述する）を発生する。行電極Ｘ駆動回路５１のサスティンパルス発生回路は、行電極Ｘに印加すべきサスティンパルス（後述する）及びプライミングパルス（後述する）を発生する。行電極Ｙ駆動回路５３は、リセットパルス発生回路、スキャンパルス発生回路及びサスティンパルス発生回路からなる。行電極Ｙ駆動回路５３のリセットパルス発生回路は、ＰＤＰ１００の行電極Ｙに印加すべきリセットパルス（後述する）を発生する。行電極Ｙ駆動回路５３のスキャンパルス発生回路は、ＰＤＰ１００の行電極Ｙに印加すべき走査パルス（後述する）を発生する。行電極Ｙ駆動回路５３のサスティンパルス発生回路は、行電極Ｙに印加すべきサスティンパルス（後述する）を発生する。列電極駆動回路５５は、ＰＤＰ１００の列電極Ｄに印加すべき画素データパルスを発生する。  
【００２２】
電界制御電圧発生回路６０は、正電圧の第１電界制御電圧（後述する）を発生してこれをＰＤＰ１００の補助電極１３に印加する。又、電界制御電圧発生回路６０は、立ち上がり時の電圧推移が緩やかな正電圧の第２電界制御電圧（後述する）を発生してこれを補助電極１２に印加する。尚、電界制御電圧発生回路６０は、上記第１電界制御電圧の非印加期間中は、かかる補助電極１３に所定の低電位（０ボルト）を印加する。又、電界制御電圧発生回路６０は、上記第２電界制御電圧の非印加期間中は、かかる補助電極１２に所定の低電位（０ボルト）を印加する。
【００２３】
図４は、サブフィールド法に基づいてＰＤＰ１００を階調駆動する際に、各サブフィールド内においてＰＤＰ１００の列電極Ｄ、行電極Ｘ及びＹ、並びに補助電極１２及び１３に印加される各種駆動パルスの印加タイミングを示す図である。
【００２４】
先ず、リセット期間Ｒにおいて、行電極Ｘ駆動回路５１は、行電極Ｘ上の電圧が０ボルトから時間経過に伴い緩やかに上昇して所定の正電圧値に到る波形を有するリセットパルスＲＰＸを生成し、これを行電極Ｘ1〜Ｘnに一斉に印加する。かかるリセットパルスＲＰＸの同一の印加タイミングにて、行電極Ｙ駆動回路５３は、行電極Ｙ上の電圧が０ボルト時間経過に伴い緩やかに下降して所定の負電圧値に到る波形を有するリセットパルスＲＰＹを生成し、これを行電極Ｙ1〜Ｙnに一斉に印加する。これらリセットパルスＲＰＹ及びＲＰＸの同時印加に応じて、全ての放電セルＰＣ各々内の行電極Ｘ及びＹ間において微弱な書込リセット放電が生起され、この書込リセット放電の終息後、各放電セルＰＣの誘電体層５には所定量の壁電荷が形成される。
【００２５】
次に、アドレス期間Ｗにおいて、列電極駆動回路５５は、入力映像信号に基づきそのサブフィールドで各放電セルＰＣを発光させるか否かを設定する為の画素データパルスを生成する。例えば、列電極駆動回路５５は、放電セルＰＣを発光させる場合には低電圧（０ボルト）、発光させない場合には正極性の高電圧の画素データパルスを各放電セルＰＣ毎に生成する。そして、列電極駆動回路５５は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ１、ＤＰ２、・・・、ＤＰｎとして順次、列電極Ｄ1〜Ｄmに印加して行く。この間、行電極Ｙ駆動回路５３は、上記画素データパルス群ＤＰ１〜ＤＰn各々のタイミングに同期させて小なるパルス幅を有する負極性の走査パルスＳＰを生成し、これを行電極Ｙ1〜Ｙnに順次印加して行く。尚、行電極Ｙ駆動回路５３は、行電極Ｙ1〜Ｙn各々に上記走査パルスＳＰを印加する直前に、正電圧のプライミングパルスＰＰを生成し、これを図４に示す如く行電極Ｙ1〜Ｙnに順次印加して行く。この際、走査パルスＳＰが印加され且つ高電圧の画素データパルスが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間においてアドレス放電が生起され、その放電セルＰＣ内に形成されていた壁電荷が消去される。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルＰＣ内では上記の如きアドレス放電は生起されないので、その直前までの壁電荷の形成状態が維持される。すなわち、アドレス期間Ｗにおいて、各放電セルＰＣは、所定量の壁電荷が存在する点灯モードの状態、又は壁電荷が存在しない消灯モードの状態のいずれか一方に設定されるのである。
【００２６】
更に、上記アドレス期間Ｗにおいて、電界制御電圧発生回路６０は、図４に示す如く、画素データパルス群ＤＰ１〜ＤＰnが印加されている期間Ｔ１に亘り、正電圧の第１電界制御電圧ＶＥ１を補助電極１３に印加すると共に、補助電極１２上の電位を０ボルトに設定する。これにより、補助電極１３を正極側、補助電極１２を負極側とした図５に示す如き電界Ｅｈが、これら補助電極１２及び１３間に挟まれている放電空間７内に生じる。この際、図５に示されるように、電界Ｅｈの方向は、アドレス放電を生起させるべく列電極Ｄ及び行電極Ｙ間に印加される正極性の画素データパルスと負極性の走査パルスＳＰとによる電界Ｅの方向と同一となる。よって、かかる電界Ｅｈの印加により、列電極Ｄ及び行電極Ｙ間での放電が促進され、上記アドレス放電が生起され易くなる。
【００２７】
次に、サスティン期間Ｉにおいて、行電極Ｘ駆動回路５１及び行電極Ｙ駆動回路５３の各々は、図４に示す如く、交互に繰り返し正極性のサスティンパルスＩＰＸ及びＩＰＹを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。尚、サスティンパルスＩＰＸ及びＩＰＹを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスＩＰＸ及びＩＰＹが印加される度に、所定量の壁電荷が形成されている上記点灯モードの状態に設定されている放電セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。
【００２８】
更に、上記サスティン期間Ｉ内において、電界制御電圧発生回路６０は、図４に示す如く、上記サスティンパルスＩＰＸ及びＩＰＹ各々が所定回数だけ印加された後、期間Ｔ２に亘り正電圧の第２電界制御電圧ＶＥ２をＰＤＰ１００の補助電極１２に印加すると共に、この間、補助電極１３上の電位を０ボルトに設定する。
尚、かかる第２電界制御電圧ＶＥ２の立ち上がり時の電圧推移は図４に示す如く緩やかである。又、期間Ｔ２に亘る第２電界制御電圧ＶＥ２の印加後も、数パルス分のサスティンパルスＩＰＸ及びＩＰＹが行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される。このような第２電界制御電圧ＶＥ２の印加により、補助電極１３を負極側、補助電極１２を正極側とした図６に示す如き電界Ｅｈが、補助電極１２及び１３間に挟まれている放電空間７内に生じる。この際、放電空間７内ではサスティンパルスＩＰＸ又はＩＰＹの印加によって行電極Ｘ及びＹ間に電界Ｅが生じているが、上記補助電極１２及び１３間で生じる電界Ｅｈの影響で、この電界Ｅは図６に示す如く補助電極１３側に湾曲する。これにより、行電極Ｘ及びＹ間での放電が抑制されるので、点灯モード状態に設定されている放電セルＰＣに隣接しており且つ消灯モード状態に設定されている放電セルＰＣが、誤ってサスティン放電してしまうという誤放電が防止される。
【００２９】
以上の如く、図１に示されるプラズマディスプレイ装置は、画像の表示面を担う前面透明基板１の表示面上に補助電極１２、背面基板２の外面上に補助電極１３を設け、これら補助電極１２及び１３間に電圧を印加することにより、放電促進又は誤放電防止の為の電界Ｅｈを放電空間７内に発生させるようにしている。
【００３０】
しかしながら、かかる補助電極としては、図７に示す如く補助電極１２及び１３の内の補助電極１２のみ、或いは図８に示す如く補助電極１３のみでも放電空間７内に電界Ｅｈを発生させることが可能である。
【００３１】
この際、図７に示す如き構造を採用した場合には、電界制御電圧発生回路６０は、図９に示す如く、アドレス期間Ｗ内において画素データパルス群ＤＰ１〜ＤＰnが印加されている期間Ｔ１に亘り、負電圧の第１電界制御電圧ＶＥ１を補助電極１２に印加する。このような負電圧の第１電界制御電圧ＶＥ１の印加により、列電極Ｄを正極側、補助電極１２を負極側とした図５に示す如き電界Ｅｈが放電空間７内に生じる。この際、図５に示されるように、電界Ｅｈの方向は、アドレス放電を生起させるべく列電極Ｄ及び行電極Ｙ間に印加される正極性の画素データパルスと負極性の走査パルスＳＰとによる電界Ｅの方向と同一となる。よって、かかる電界Ｅｈの印加により、列電極Ｄ及び行電極Ｙ間での放電が促進され、上記アドレス放電が生起され易くなる。
【００３２】
一方、図８に示す如き構造を採用した場合には、電界制御電圧発生回路６０は、図１０に示す如く、サスティン期間Ｉ内において上記サスティンパルスＩＰＸ及びＩＰＹ各々が所定回数だけ印加された後、期間Ｔ２に亘り負電圧の第２電界制御電圧ＶＥ２を補助電極１３に印加する。このような第２電界制御電圧ＶＥ２の印加により、補助電極１３を負極側、行電極Ｘ及びＹを正極側とした図６に示す如き電界Ｅｈが放電空間７内に生じる。この際、放電空間７内ではサスティンパルスＩＰＸ又はＩＰＹの印加によって行電極Ｘ及びＹ間に電界Ｅが生じているが、上記電界Ｅｈの影響で、この電界Ｅは図６に示す如く補助電極１３側に湾曲する。これにより、行電極Ｘ及びＹ間での放電が抑制されるので、点灯モード状態に設定されている放電セルＰＣに隣接し且つ消灯モード状態に設定されている放電セルＰＣが、誤ってサスティン放電してしまうという誤放電が防止される。
【図面の簡単な説明】
【００３３】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１のプラズマディスプレイ装置に搭載されているＰＤＰ１００の一部の内部構造を模式的に示す図である。
【図３】図２のＶ１−Ｖ１線におけるＰＤＰ１００の断面を示す図である。
【図４】ＰＤＰ１００に印加される各種駆動パルスとその印加タイミングの一例を示す図である。
【図５】アドレス期間Ｗにおいて、列電極Ｄ及び行電極Ｙ間に生じる電界Ｅと、補助電極１２及び１３間で生じる電界Ｅｈとを表す図である。
【図６】サスティン期間Ｉにおいて、行電極Ｘ及びＹ間に生じる電界Ｅと、補助電極１２及び１３間で生じる電界Ｅｈとを表す図である。
【図７】補助電極として補助電極１２及び１３の内の補助電極１２のみを用いた場合のＰＤＰ１００の内部構造を模式的に示す図である。
【図８】補助電極として補助電極１２及び１３の内の補助電極１３のみを用いた場合のＰＤＰ１００の内部構造を模式的に示す図である。
【図９】図７に示される構造のＰＤＰ１００を採用した場合に、このＰＤＰ１００に印加される各種駆動パルスとその印加タイミングの一例を示す図である。
【図１０】図８に示される構造のＰＤＰ１００を採用した場合に、このＰＤＰ１００に印加される各種駆動パルスとその印加タイミングの一例を示す図である。
【符号の説明】
【００３４】
１２，１３  補助電極  
５１        行電極Ｘ駆動回路
５３        行電極Ｙ駆動回路
５５        列電極駆動回路
５６        駆動制御回路
６０        電界制御電圧発生回路
１００      ＰＤＰ
【図１】
2006106399.tif 000003
【図２】
2006106399.tif 000004
【図３】
2006106399.tif 000005
【図４】
2006106399.tif 000006
【図５】
2006106399.tif 000007
【図６】
2006106399.tif 000008
【図７】
2006106399.tif 000009
【図８】
2006106399.tif 000010
【図９】
2006106399.tif 000011
【図１０】
2006106399.tif 000012