(57)【要約】【課題】  ドレインコンタクトの形成時にＳＴＩと活性領域との段差に起因したエッチング残りでコンタクト面積の縮小で抵抗が高くなるのを防止する。【解決手段】  ＮＯＲ型フラッシュメモリにおいて、ゲート電極４の形成後にスペーサとして第１のシリコン窒化膜１５を形成する。この後、ドレインコンタクトの形成領域のＳＴＩ２の高さをエッチングにより低くして活性領域３との段差を小さくする（ΔＨ＜Δｈ）ことで、第２のシリコン窒化膜１６形成後のコンタクト形成で、段差部分に残渣が少なくなりコンタクト面積の減少を防止できる。これにより、コンタクト抵抗の低減を図れ、しかもゲート絶縁膜であるシリコン酸化膜７の端面が保護されているので悪影響を与えることがない。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板の素子形成領域を分離する素子分離絶縁膜と、
前記素子形成領域に形成されゲート電極を備えた複数のメモリセルトランジスタと、
これら各メモリセルトランジスタのゲート電極の側壁に形成されると共に前記ゲート電極間の前記素子分離絶縁膜上に形成されたコンタクト形成用ストッパ膜とを備え、
前記素子分離絶縁膜は、前記ゲート電極間のドレインコンタクト形成領域における前記素子形成領域の前記半導体基板表面との段差寸法が、前記ゲート電極部分の前記素子形成領域の前記半導体基板表面との段差寸法よりも小さくなるように形成され、前記ドレインコンタクト形成領域の前記半導体基板の表面は前記ゲート電極部分の前記半導体基板の表面より低く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ドレインコンタクトの径は、素子形成領域の幅寸法よりも大きい寸法に設定されていることを特徴とする半導体装置。
【請求項３】
半導体基板に素子分離絶縁膜を形成して設けた素子形成領域にゲート電極を形成する工程と、
前記ゲート電極の側面をスペーサ絶縁膜で覆う工程と、
前記ゲート電極間に露出している素子分離絶縁膜をエッチングして前記半導体基板表面との段差を小さくする工程と、
コンタクト形成用のストッパ膜を形成する工程と、
前記ゲート電極間を埋め込むように層間絶縁膜を形成する工程と、
この層間絶縁膜を平坦化処理してコンタクトホールを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記ゲート電極間に露出している素子分離絶縁膜をエッチングして素子形成領域との段差を小さくする工程では、素子形成領域に露出している半導体基板も同時にエッチングすることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記ストッパ膜は、前記素子分離絶縁膜のエッチング時に同時にエッチングされた半導体基板の側面にも形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルトランジスタが素子分離絶縁膜により分離形成された構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳＴＩ（Shallow Trench Isolation）構造を採用するメモリとして、例えばＮＯＲ型フラッシュメモリがある。これは、多数のメモリセルトランジスタの各ドレインにコンタクトホールを形成して電極を接続する構成である。また、一般的にＬＤＤ（Lightly Doped Drain）構造を採用することから、ゲート電極の端面にはスペーサと言われるシリコン窒化膜を形成する構成となっている。
【０００３】
このような構成を採用したものとして、例えば特許文献１に示すものがある。この特許文献１には、特に図５に示されているように、ゲート電極の側壁にシリコン窒化膜をスペーサとして形成し、コンタクトホールを形成してコンタクトを形成するものが示されている。
【０００４】
この特許文献１に記載された半導体装置の製造工程は以下のとおりである。
まず、シリコン基板上にゲート絶縁膜、浮遊ゲート電極となる第１の多結晶シリコン膜、第１のシリコン窒化膜、シリコン酸化膜を順次堆積する。フォトリソグラフィ処理により素子分離領域形成用のレジストパターンを形成し、これをマスクにしてＲＩＥ法によりシリコン酸化膜、第１のシリコン窒化膜を加工し、レジストパターンを除去する。シリコン酸化膜をマスクにして第１の多結晶シリコン膜を加工し、さらに、ゲート絶縁膜およびシリコン基板を加工してシリコン基板中に溝を形成する。
【０００５】
溝の内壁にシリコン酸化膜を形成し、ＨＤＰ（High Density Plasma）法により埋め込み用のシリコン酸化膜を堆積させ、ＣＭＰ（Chemical Mechanical Polish）法により第１のシリコン窒化膜をストッパとして平坦化する。リン酸処理により第１のシリコン窒化膜を除去する。減圧ＣＶＤ法によりリンが添加された第２の多結晶シリコン膜を堆積し、この第２の多結晶シリコン膜をフォトレジストをマスクにしてＲＩＥ法を用い加工する。
【０００６】
減圧ＣＶＤ法でＯＮＯ膜、リンが添加された制御ゲートとしての第３の多結晶シリコン膜、ＷＳｉ膜、シリコン酸化膜を堆積し、この後、フォトリソグラフィ処理により、レジストパターンを形成し、ＲＩＥ法によりシリコン酸化膜、ＷＳｉ膜、第３の多結晶シリコン膜、ＯＮＯ膜、第２の多結晶シリコン膜、第１の多結晶シリコン膜を加工し、ゲート電極を形成する。
【０００７】
この後、イオン注入法によりソース／ドレイン領域に不純物を導入し、減圧ＣＶＤ法により第２のシリコン窒化膜を堆積し、ＲＩＥ法でスペーサを形成する。これに重ねるように第３のシリコン窒化膜を堆積させ、常圧ＣＶＤ法により絶縁膜を堆積させＣＭＰ法により第３のシリコン窒化膜が露出するまで削り平坦化を行う。以下、ゲート電極間を埋める層間絶縁膜を形成し、コンタクトホールの形成、電極パターンの形成工程などを経てウエハ工程が終了する。
【特許文献１】特開２００２−１５８３００号公報（図５参照）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記した特許文献１に示す構成のもの、すなわち、メモリセルトランジスタをＬＤＤ構造にするためにゲート電極の側壁にシリコン窒化膜によるスペーサを形成する構成のものでは、ゲート構造の一部を先に形成してから素子分離のためのＳＴＩ構造を形成する製造工程を採用する場合に、次のような不具合がある。
【０００９】
すなわち、上記した製造工程において、ゲート電極を形成した直後においては、ゲート電極となる層をエッチングにより除去した部分では、シリコン基板の表面つまり活性領域（素子形成領域）の高さと素子分離領域であるＳＴＩの上面との間に段差が生じている。そして、パターン幅が微細化されるほど、活性領域の幅寸法も狭くなるので、第３のシリコン窒化膜を埋め込んだ後のＲＩＥ法による加工では、段差の大きさに対応して側壁の上部から下部に向かってエッチングされない部分が残る量が増える。これが活性領域へのドレインコンタクトを形成する場合にコンタクト面積を制限することになり、ドレインコンタクト抵抗を高くしてしまう原因となっていた。
【００１０】
本発明は、上記した事情を考慮してなされたもので、ゲート電極の形成後にドレインコンタクトの形成領域の素子分離領域の絶縁膜と素子形成領域との段差を小さくすることでコンタクト抵抗の低減を図れ、しかもゲート絶縁膜に悪影響を与えることのない半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板と、この半導体基板の素子形成領域を分離する素子分離絶縁膜と、前記素子形成領域に形成されゲート電極を備えた複数のメモリセルトランジスタと、これら各メモリセルトランジスタのゲート電極の側壁に形成されると共に前記ゲート電極間の前記素子分離絶縁膜上に形成されたコンタクト形成用ストッパ膜とを備え、前記素子分離絶縁膜は、前記ゲート電極間のドレインコンタクト形成領域における前記素子形成領域の前記半導体基板表面との段差寸法が、前記ゲート電極部分の前記素子形成領域の前記半導体基板表面との段差寸法よりも小さくなるように形成され、前記ドレインコンタクト形成領域の前記半導体基板の表面は前記ゲート電極部分の前記半導体基板の表面より低く形成されているところに特徴を有する。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板に素子分離絶縁膜を形成して設けた素子形成領域にゲート電極を形成する工程と、前記ゲート電極の側面をスペーサ絶縁膜で覆う工程と、前記ゲート電極間に露出している素子分離絶縁膜をエッチングして前記半導体基板表面との段差を小さくする工程と、コンタクト形成用のストッパ膜を形成する工程と、前記ゲート電極間を埋め込むように層間絶縁膜を形成する工程と、この層間絶縁膜を平坦化処理してコンタクトホールを形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１３】
本発明の半導体装置によれば、スペーサ形成後に半導体基板と素子分離絶縁膜との段差を低減することにより、半導体基板に導通させるコンタクトの抵抗を下げる事ができ、且つゲート絶縁膜の劣化を防止してメモリセルの特性を低下させることを防止できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明をＮＯＲ型フラッシュメモリに適用した場合の一実施形態について図面を参照して説明する。
図１および図２は、ＮＯＲ型フラッシュメモリのメモリセル領域におけるメモリセルトランジスタの模式的な断面図およびその切断位置を示す平面図である。まず、図２において、半導体基板としてのシリコン基板１には、素子分離絶縁膜としてのＳＴＩ２が形成されており、これによって素子形成領域としての活性領域３が分離形成されている。
【００１５】
これら分離形成された各活性領域３を直交するようにワード線ＷＬが所定間隔で形成されている。ワード線ＷＬは、各メモリセルトランジスタに形成されるゲート電極４のうちの、ＳＴＩ２を挟んで隣接するメモリセルトランジスタ間に形成される制御ゲート電極部分に相当するものである。また、隣接するワード線ＷＬ間に露出する活性領域３には、ドレイン領域とソース領域が１つ置きに形成されており、シリコン基板１の各ドレイン領域とビット線ＢＬとを接続するドレインコンタクト５が形成されている。このドレインコンタクト５の径寸法は、活性領域３の幅寸法よりも大きく設定されている。また、ソース領域は、隣接するもの同士が電気的に接続されるようにワード線ＷＬに平行に形成したソース線ＬＩが配置形成されている。ソース線ＬＩには、配線層との間を電気的に接続するためのソースコンタクト６が形成されている。
【００１６】
図１（ａ）、（ｂ）、（ｃ）は、図２中に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿って切断したときの縦断面を模式的に示した図である。すなわち、図１（ａ）は、活性領域３の形成方向に沿って切断した断面を示し、図１（ｂ）は、ワード線ＷＬの形成方向に沿って切断した断面を示し、図１（ｃ）は、ドレインコンタクト５が並ぶ方向に沿って切断した断面を示している。
【００１７】
まず、活性領域３の断面を示す図１（ａ）において、シリコン基板１の表面にはゲート絶縁膜としての第１のシリコン酸化膜７を介してゲート電極４が所定間隔で形成されている。ゲート電極４は、下層から第１の多結晶シリコン膜８、第２の多結晶シリコン膜９、ＯＮＯ（Oxide-Nitride-Oxide）膜１０、第３の多結晶シリコン膜１１、ＷＳｉ（タングステンシリサイド）膜１２、第２のシリコン酸化膜１３が順次積層された構成である。
【００１８】
ゲート電極４の側面およびゲート電極４間の一部には第３のシリコン酸化膜１４が形成されており、その第３のシリコン酸化膜１４に側面から積層されるようにスペーサとして形成された第１のシリコン窒化膜１５が設けられ、さらにゲート電極４の上面部およびシリコン窒化膜１５に側面から覆うようにコンタクト形成用のストッパ膜である第２のシリコン窒化膜１６が形成されている。ゲート電極４の上面と、前述したコンタクトホール部分以外のゲート電極４間には絶縁膜としての第４のシリコン酸化膜１７が埋め込み形成されている。
【００１９】
隣接するゲート電極４間には、前述のように左側にドレインコンタクト、右側にソースコンタクトが形成されている。コンタクトを形成する部分のシリコン基板１の表面は、図示のようにやや掘り下げられている。これは後述する製造工程でＳＴＩ２の段差を小さくするためにＳＴＩ２のエッチング処理を行う工程で、シリコン基板１が同時に掘り下げられてこのような構造となるためである。
【００２０】
ここで、掘り下げられた部分には、第２のシリコン窒化膜１６、絶縁膜１７の下端部が位置する構成となっている。これは、第２のシリコン窒化膜１６の形成工程の直前にシリコン基板１のエッチング処理が行われていることに起因している。掘り下げられたシリコン基板１の表面部には、ドレイン拡散領域およびソース拡散領域が形成されている。これらの各拡散領域に電気的に接触するようにバリアメタルとしてのチタン膜１８およびドレインコンタクト５としてのタングステンプラグ１９、ソース線ＬＩとしてのタングステン膜２０が形成されている。
【００２１】
これらが形成された上面部分は平坦化処理されており、この上に層間絶縁膜としての第５のシリコン酸化膜２１が形成されている。この第５のシリコン酸化膜２１には、ドレインコンタクト５に対応する位置およびソースコンタクト６の位置にビアホールが形成され、バリアメタルとしてのチタン膜２２およびタングステンプラグ２３が埋め込み形成されている。この上部に、ビット線ＢＬが図中左右方向に形成されている。ビット線ＢＬは、たとえばバリアメタルとなるチタン膜２４ａ、２４ｂで金属層２５を挟んだ状態に形成したものである。
【００２２】
次に、ゲート電極４に沿う図２中Ｂ−Ｂ方向に切断して示した図１（ｂ）において、シリコン基板１には、溝を形成して絶縁膜を埋め込むことで形成したＳＴＩ２が設けられており、シリコン基板１を複数の活性領域３に分離形成している。ＳＴＩ２は、活性領域３に形成している第１の多結晶シリコン膜８の上面の高さと一致するように形成されている。
【００２３】
第２の多結晶シリコン膜９は、ＳＴＩ２上で分離されており、下層の第１の多結晶シリコン膜８と共にフローティングゲート電極を形成している。これによりフローティングゲート電極は上部が横方向に張り出したＴ字状の断面を有する構成とされており、これによってカップリング比を高めることができる構成となっている。
【００２４】
ＯＮＯ膜１０は、フローティングゲート電極を構成している第２の多結晶シリコン膜９の上面に沿うように形成され、これがコントロールゲート電極と対向するゲート絶縁膜として機能する。コントロールゲート電極は、第３の多結晶シリコン膜１１、ＷＳｉ膜１２、第２のシリコン酸化膜１３を積層した部分により構成される。この上に第２のシリコン窒化膜１６および第４のシリコン酸化膜１７が形成され、さらに層間絶縁膜としての第５のシリコン酸化膜２１が形成されている。
【００２５】
次に、ドレインコンタクト５の部分で切断して示す図１（ｃ）において、シリコン基板１に埋め込み形成しているＳＴＩ２は、シリコン基板１との高さの差つまり段差の寸法ΔＨが、図１（ｂ）に示す同じ部分の段差の寸法Δｈに比べて小さくなるように形成されている。これは、後述する製造工程で示すように、ＳＴＩ２のエッチング処理を行っているからである。
【００２６】
そして、ＳＴＩ２の上には第２のシリコン窒化膜１６および第４のシリコン酸化膜１７が積層形成されており、活性領域３の上にはドレインコンタクト５を構成するチタン膜１８およびタングステンプラグ１９が形成されている。これらを形成した上面部は平坦化されており、この上に層間絶縁膜としての第５のシリコン酸化膜２１が形成され、ドレインコンタクト５の部分には上層のビット線ＢＬと電気的に接続するチタン膜２２およびタングステンプラグ２３が形成されている。
【００２７】
図３は、上記した図１（ｂ）と（ｃ）との構成部分を立体的に示したもので、図１（ｃ）に示した部分のＳＴＩ２と活性領域３との段差ΔＨの大きさをわかりやすくするために、ＳＴＩ２の上部の構造を省略して示している。この図から理解できるように、図中、２ａで示す部分が後述するエッチング加工により除去される部分である。
【００２８】
上記構成において、図３あるいは図１（ｃ）に示したように、シリコン基板１の活性領域３とＳＴＩ２との段差寸法ΔＨを図１（ｂ）に示す相当部分の段差寸法Δｈに比べて小さくなるように構成しているので、ドレインコンタクト５を形成する際に、シリコン窒化膜１６を形成してこれをエッチングする際に、段差の大きさに起因したスペーサ状のエッチング残渣の発生を抑制することができ、これによって、活性領域３のコンタクト面積を狭められることがなくなり、良好なオーミックコンタクトを形成することができるようになる。
【００２９】
次に、上記構成の製造工程について図４ないし図１２を参照して説明する。なお、図４ないし図１２中、（ａ）は図１（ａ）に対応する断面図、（ｂ）は図１（ｂ）に対応する断面図、（ｃ）は図１（ｃ）に対応する断面図を示している。
【００３０】
まず、図４（ａ）〜（ｃ）に示すように、シリコン基板１の主表面に第１のシリコン酸化膜７、第１の多結晶シリコン膜８を形成すると共に、第３のシリコン窒化膜２６および第６のシリコン酸化膜２７を形成する。なお、第１のシリコン酸化膜７は、図示のメモリセル領域においては８ｎｍ程度の薄い膜厚に形成されるが、図示しない周辺回路領域の高耐圧トランジスタについてはたとえば４０ｎｍ程度の厚い膜厚のものが別途のプロセスを経て形成される。
【００３１】
次に、図５に示すように、ＳＴＩ２を形成する部分にトレンチ２８を形成する。まず、フォトリソグラフィ処理によりＳＴＩ２のパターンにフォトレジストをパターニングし、これをマスクにしてＲＩＥ法により第６のシリコン酸化膜２７と第３のシリコン窒化膜２６をエッチング加工する。続いて、加工した第６のシリコン酸化膜２７と第３のシリコン窒化膜２６とをマスクにして同じくＲＩＥ法により第１の多結晶シリコン膜８、第１のシリコン酸化膜７およびシリコン基板１をエッチング加工して所定深さのトレンチ２８を形成する。
【００３２】
次に、エッチング加工したトレンチ２８の表面に図示しないシリコン酸化膜を形成し、続いて、図６に示すように、トレンチ２８内を埋めるように第７のシリコン酸化膜２９を形成する。この第７のシリコン酸化膜２９は、たとえばＨＤＰ法により形成している。
【００３３】
この後、図７に示しているように、ＣＭＰ法により第７のシリコン酸化膜２９を研磨して平坦化処理を行う。このＣＭＰ処理では、第３のシリコン窒化膜２６をストッパとして用い、第３のシリコン窒化膜２６の上面の第６のシリコン酸化膜２７がなくなるまで削る。
【００３４】
次に、図８に示すように、ゲート電極４の形成の前段階まで加工する。上述の図７の状態から、リン酸処理により第３のシリコン窒化膜２６を除去する。次に減圧ＣＶＤ法によりリンが添加された第２の多結晶シリコン膜９を堆積する。この第２の多結晶シリコン膜９をフォトリソグラフィ処理により、フォトレジストをマスクにしてＲＩＥ法を用いＳＴＩ２の中央部で分離するように加工する。フローティングゲート電極は第１および第２の多結晶シリコン膜８、９から構成され、断面がＴ字状型に構成されている。続いて、減圧ＣＶＤ法でＯＮＯ膜１０、リンが添加された第３の多結晶シリコン膜１１、ＷＳｉ膜１２、第２のシリコン酸化膜１３を順次堆積する。
【００３５】
次に、図９に示すようにゲート電極４を形成する。まず、フォトリソグラフィ法により図示しないフォトレジストを所望の形にパターンニングし、このフォトレジストをマスクにして第２のシリコン酸化膜１３をＲＩＥ法により加工する。次に第２のシリコン酸化膜１３をマスクに、ＷＳｉ膜１２、第３の多結晶シリコン膜１１、ＯＮＯ膜１０、第２の多結晶シリコン膜９、第１の多結晶シリコン膜８をＲＩＥ法で加工してゲート電極４を形成する。
【００３６】
次に、図１０に示すように、ゲート電極４の側壁にスペーサ１５を形成する。まず、ゲート電極４の側壁に第３のシリコン酸化膜１４を形成する。次にイオン注入法によりソース／ドレイン領域に不純物を注入して図示しない不純物領域を形成する。続いて、減圧ＣＶＤ法により第１のシリコン窒化膜を堆積し、この後ＲＩＥ法でエッチバックすることによりゲート電極４の側壁部にスペーサとしての第１のシリコン窒化膜１５を形成する。次に、隣接するゲート電極４間に露出しているＳＴＩ２の上面をエッチバックすることでシリコン基板１との段差寸法をΔｈから図示のΔＨとなるまで小さくする。
【００３７】
この場合、ＳＴＩ２のエッチングは、ＲＩＥ法を用いて行うが、このとき同時に露出しているシリコン基板１も若干エッチングにより掘り下げられた状態になる。また、このとき、ゲート電極４上の第１のシリコン窒化膜１５がエッチバックで除去された後に、残った第３のシリコン酸化膜１４がさらにエッチングされることで、スペーサとして残った第１のシリコン窒化膜１５の上端部はゲート電極４の短面から上部にやや突出した形状となって残っている。
【００３８】
また、上記のシリコン基板１の表面が掘り下げられる処理では、ゲート電極４にスペーサとしての第２のシリコン窒化膜１５を形成した後に行うので、これによってゲート電極４の端面が直接露出することがないので、ゲート絶縁膜としての第１のシリコン酸化膜７の端面部分が保護された状態となり、後の工程でダメージを受けることがなくなる。
【００３９】
次に、図１１に示すように、ストッパとして機能する第２のシリコン窒化膜１６を形成すると共に、その上に常圧ＣＶＤ法により絶縁膜として第４のシリコン酸化膜１７をゲート電極４間の隙間を埋める程度の十分な膜厚で形成する。この後、ＣＭＰ法により第２のシリコン窒化膜１６をストッパとして上面が露出するまで削り平坦化を行う。
【００４０】
次に、図１２に示すようにコンタクトホールを形成してコンタクトプラグ１９、２０を埋め込む。図１１に示した状態で、プラズマＣＶＤ法によりシリコン酸化膜を堆積させフォトリソグラフィ法によりフォトレジストをドレインコンタクト５とソース線６の形状に対応したパターンに形成し、これをマスクとしてＲＩＥ法にて上記したシリコン酸化膜および第４のシリコン酸化膜１４を加工し図２に示すソース線６とドレインコンタクト５のコンタクトホールを同時に形成する。
【００４１】
なお、上記のコンタクトホールの形成では、ドレインコンタクト５のコンタクトホールが、上面の開口部においては活性領域３の幅寸法よりも大きい径に設定されている。これは、図１２（ａ）に示したようにゲート電極４間の活性領域３の部分はスペーサとしての第１のシリコン窒化膜１５などによって自己整合的に位置決めされる形状となっていることを利用しているからである。
【００４２】
この後、フォトレジスト除去し、第２のシリコン窒化膜１６をＲＩＥ法によりシリコン基板１が露出するまで加工し、続いてＰＶＤ法によりチタン膜（もしくはＴｉＮ膜）とタングステン膜を堆積させ、ＣＭＰ法によりタングステン膜とチタン膜を第４のシリコン酸化膜１７が露出するまで削り平坦化を行う。
【００４３】
次に、図１に示すように、第５のシリコン酸化膜２１を堆積させフォトリソグラフィ処理によりフォトレジストを所定のパターンに形成し、ＲＩＥ法にて第５のシリコン酸化膜２１を加工しビット線のメタル配線層とＣＳ／ＬＩを導通させるチタン膜２２およびタングステンプラグ２３を形成する。その後ビット線のメタル配線層２５を形成することでウエハ工程が終了する。
【００４４】
このような本実施形態によれば、第２のシリコン窒化膜１６を堆積する際に、シリコン基板１の素子形成領域３とＳＴＩ２との段差を小さくする処理を実施しているので、ドレインコンタクト５の形成時に、上記段差に起因したスペーサ状の残渣が低減でき、これによってコンタクト面積が減少するのを抑制しコンタクト抵抗を低減することができるようになる。
【００４５】
また、上記の処理をゲート電極４の側壁に第１のシリコン窒化膜１５によるスペーサを形成した後に実施するので、ＳＴＩ２のエッチング処理によりゲート電極４にダメージを与えることを防止でき、これによってゲート絶縁膜としての第１のシリコン酸化膜７への悪影響を防止して特性の劣化を抑制することができる。
【００４６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００４７】
ゲート電極に形成するスペーサとしてシリコン窒化膜を用いる場合で説明したが、他の絶縁膜を用いることもできる。
本実施形態ではＮＯＲ型フラッシュメモリに適用した場合で説明したが、ＳＴＩで分離された活性領域にゲート絶縁膜を備えるトランジスタを有する構成の半導体装置に適用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態を示す模式的断面図
【図２】図１の切断面を示す平面図
【図３】ゲート電極形成後の状態を示す模式的な斜視図
【図４】製造工程の各段階で示す模式的断面図（その１）
【図５】製造工程の各段階で示す模式的断面図（その２）
【図６】製造工程の各段階で示す模式的断面図（その３）
【図７】製造工程の各段階で示す模式的断面図（その４）
【図８】製造工程の各段階で示す模式的断面図（その５）
【図９】製造工程の各段階で示す模式的断面図（その６）
【図１０】製造工程の各段階で示す模式的断面図（その７）
【図１１】製造工程の各段階で示す模式的断面図（その８）
【図１２】製造工程の各段階で示す模式的断面図（その９）
【符号の説明】
【００４９】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離絶縁膜）、３は活性領域（素子形成領域）、４はゲート電極、５はドレインコンタクト、６はソース線、７は第１のシリコン酸化膜（ゲート絶縁膜）、８は第１の多結晶シリコン膜、９は第２の多結晶シリコン膜、１０はＯＮＯ膜、１１は第３の多結晶シリコン膜、１２はＷＳｉ膜、１６は第２のシリコン窒化膜（コンタクト形成用ストッパ膜）である。
【図１】
2006303009.tif 000003
【図２】
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【図３】
2006303009.tif 000005
【図４】
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【図５】
2006303009.tif 000007
【図６】
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【図７】
2006303009.tif 000009
【図８】
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【図９】
2006303009.tif 000011
【図１０】
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【図１１】
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【図１２】
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