(57)【要約】【課題】論理修正や特性改善等のために配線やビアホールのパターンが変更される層と同一の層の配線やビアホールのパターンを変更することによって、チップ情報を更新すること。【解決手段】第１層目の配線層の第１の配線部２１ｐを開始端２０とし、この開始端２０を接地電位ＶＳＳに接続する。第１の配線部２１ｐと第２層目の配線層の第２の配線部２２ｐとを第１の接続部３１ｐで接続する。第２の配線部２２ｐと第３層目の配線層の第３の配線部２３ｐとを第２の接続部３２ｐで接続する。第３の配線部２３ｐと一続きの第４の配線部２４ｐと第２層目の配線層の第５の配線部２５ｐとを第３の接続部３３ｐで接続する。第５の配線部２５ｐと第１層目の配線層の第６の配線部２６ｐとを第４の接続部３４ｐで接続する。このような山状の導電経路を連結して、開始端２０から出力端３９まで一続きに接続された導電経路１００を形成する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
複数の配線層のうちのいずれかの配線層に設けられた配線部よりなる開始端と、
各配線層にそれぞれ設けられた配線部と、
異なる配線層の配線部同士を電気的に接続する接続部と、を具備し、
前記開始端は、第１の電位レベルに接続されており、
前記接続部は、マスクパターンの変更により、形成される場合と形成されない場合とに選択可能であり、
前記配線部は、マスクパターンの変更により、形成される場合と形成されない場合とに選択可能であるとともに、第１の電位レベルまたは第２の電位レベルに接続可能であり、かつ前記接続部を介して前記開始端または任意の配線部から出力端まで一続きに接続された導電経路を形成し、
前記導電経路は、前記開始端側から前記出力端側へ向かって下側の配線層からより上側の配線層へ至る第１の経路と、前記開始端側から前記出力端側へ向かって上側の配線層からより下側の配線層へ至る第２の経路との組み合わせでできており、
前記出力端が、第１の電位レベルまたは第２の電位レベルとなることを特徴とする半導体装置。
【請求項２】
各配線層に、第１の電位レベルに接続された第１の電源線と、第２の電位レベルに接続された第２の電源線を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線部は、マスクパターンの変更により、当該配線部を有する配線層に設けられた第１の電源線または第２の電源線に接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記導電経路は、前記開始端と前記出力端との間で、２以上の前記第１の経路と１以上の前記第２の経路とが交互に組み合わされてできていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記導電経路は、前記開始端と前記出力端との間で、１以上の前記第１の経路と２以上の前記第２の経路とが交互に組み合わされてできていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項６】
前記導電経路を構成する複数の配線層のうち、最も下の第１の配線層と最も上の第２の配線層との間の第３の配線層では、該第３の配線層に設けられた前記第１の電源線および前記第２の電源線が前記導電経路の下まで伸びており、当該第１の電源線および第２の電源線の、前記導電経路の下まで伸びた部分の下まで、前記第１の配線層の配線部が前記出力端側から伸びていることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記導電経路を構成する複数の配線層のうち、最も下の第１の配線層と最も上の第２の配線層との間の第３の配線層では、該第３の配線層に設けられた前記第１の電源線および前記第２の電源線が前記導電経路の上まで伸びており、当該第１の電源線および第２の電源線の、前記導電経路の上まで伸びた部分の上まで、前記第２の配線層の配線部が前記出力端側から伸びていることを特徴とする請求項４または５に記載の半導体装置。
【請求項８】
マスクパターンの変更により、前記第３の配線層に設けられた前記第１の電源線または前記第２の電源線の、前記導電経路の下まで伸びる部分と、その上下に位置する前記第２の配線層の配線部または前記出力端側から伸びる前記第１の配線層の配線部とが、接続部により接続されることを特徴とする請求項６に記載の半導体装置。
【請求項９】
マスクパターンの変更により、前記第３の配線層に設けられた前記第１の電源線または前記第２の電源線の、前記導電経路の上まで伸びる部分と、その上下に位置する前記第１の配線層の配線部または前記出力端側から伸びる前記第２の配線層の配線部とが、接続部により接続されることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
外部からのリード要求に応じて第１の電位レベルまたは第２の電位レベルのデータを出力する複数のチップコード作成ユニットを有し、
前記チップコード作成ユニットの各々は、複数の配線層のうちのいずれかの配線層に設けられた配線部よりなる開始端と、各配線層にそれぞれ設けられた配線部と、異なる配線層の配線部同士を電気的に接続する接続部と、を具備し、
前記開始端は、第１の電位レベルに接続されており、
前記接続部は、マスクパターンの変更により、形成される場合と形成されない場合とに選択可能であり、
前記配線部は、マスクパターンの変更により、形成される場合と形成されない場合とに選択可能であるとともに、第１の電位レベルまたは第２の電位レベルに接続可能であり、かつ前記接続部を介して前記開始端または任意の配線部から出力端まで一続きに接続された導電経路を形成し、
前記導電経路は、前記開始端側から前記出力端側へ向かって下側の配線層からより上側の配線層へ至る第１の経路と、前記開始端側から前記出力端側へ向かって上側の配線層からより下側の配線層へ至る第２の経路との組み合わせでできており、
前記出力端が、第１の電位レベルまたは第２の電位レベルとなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に改版履歴等を表すチップ情報を有する半導体装置に関する。
【０００２】
一般に、半導体チップの開発、製造過程において、論理の修正や特性の改善などを目的として、論理やレイアウトなどの改版が何度か行われる。改版の履歴は、半導体チップの製造メーカによって保存される。そして、半導体チップ内には、版数を表すチップ情報が格納される。ユーザまたはメーカは、半導体チップからチップ情報を読み出し、それを改版履歴と照合することによって、どのような改版履歴を有するチップであるかということを知ることができる。
【背景技術】
【０００３】
従来、チップ情報は、チップ内のＲＯＭ等のメモリに格納されている。従って、チップ情報を知る必要がある場合には、このメモリからチップ情報を読み出すことになる。このチップ情報を構成する数ビットの「０」または「１」のデータは、メモリを構成する多層配線構造の特定の配線層、例えば、第１層目の配線層の一部の配線を用いて作成される。すなわち、例えば、第１層目の配線層において、チップ情報を格納する数ビット分の配線が、チップ情報として予め決められた「０」または「１」のデータを出力するように、形成されている。
【０００４】
このチップ情報を格納する数ビット分の配線パターンは、実際の半導体チップの製造プロセスにおいて、半導体表面に第１層目の配線層の配線を形成するために用いられるマスクのパターンに基づいて決まる。従って、改版を行う場合には、版数を更新した新たなチップ情報をメモリに格納するために、第１層目の配線層の配線を形成するためのマスクのパターンを変更する必要がある。
【０００５】
ところで、入力端子および出力端子を２個ずつ有し、一方の入力端子に「０」が入力され、他方の入力端子に「１」が入力され、一方の出力端子から「０」を出力し、他方の出力端子から「１」を出力し、内部の配線を変更することにより、２個の出力端子の出力が反転する構成のプログラマブルセルを、１−Ｎ層に対応してＮ個形成して直列に接続した装置が公知である（例えば、特許文献１参照。）。この装置では、一つの層の配線を変更するだけで、装置の出力値を「０」または「１」に切り替えることができる。
【０００６】
【特許文献１】特開平８−１８１０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した従来技術では、論理修正や特性改善等を目的とした改版を行うために配線パターンを変更する必要のある配線層が、メモリのチップ情報を格納する数ビット分の配線が形成された配線層（例えば、第１層目の配線層）と同じである場合には、論理修正や特性改善等のための配線パターンの変更と、チップ情報の更新のための配線パターンの変更とを同時に行うことができる。すなわち、この場合は、第１層目の配線層の配線を形成するためのマスクのパターンを変更するだけでよい。
【０００８】
しかしながら、チップ情報を格納する数ビット分の配線が形成される配線層が固定であり、例えば、第１層目の配線層であるため、論理修正や特性改善等のために配線パターンが変更される配線層が、第１層目の配線層と異なる場合には、その両方の配線層について、マスクのパターンを変更する必要がある。そのため、改版に伴って作製し直さなければならないマスクの数が１枚多くなるので、コストが高くなるという問題点がある。なお、本明細書においては、「マスク」には、ステッパーと呼ばれる露光装置による縮小投影を投影位置をずらしながらウェハ全面に対して繰り返し行う際に使用される「レチクル」が含まれるものとする。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、論理修正や特性改善等のために配線パターンまたはビアホールパターンが変更される層と同一の層の配線パターンやビアホールパターンを変更することによって、チップ情報を更新することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、本発明は、以下の構成を特徴とする。例えば３層配線構造において、第１の配線層（第１層目の配線層）に設けられた第１の配線部を開始端とし、この開始端を第１の電位レベルに接続する。そして、第１の配線部と、第３の配線層（第２層目の配線層）に設けられた第２の配線部とを、第１の接続部で接続する。第２の配線部と、第２の配線層（第３層目の配線層）に設けられた第３の配線部とを、第２の接続部で接続する。さらに、第２の配線層（第３層目の配線層）において第３の配線部と一続きに設けられた第４の配線部と、第３の配線層（第２層目の配線層）に設けられた第５の配線部とを、第３の接続部で接続する。第５の配線部と、第１の配線層（第１層目の配線層）に設けられた第６の配線部とを、第４の接続部で接続する。このような山状の導電経路を一つ設けるか、または二つ以上連結することによって、開始端から出力端まで一続きに接続された導電経路を形成する。各配線層には、それぞれ第１の電位レベルに接続された第１の電源線と、第２の電位レベルに接続された第２の電源線を設ける。
【００１１】
以上の構成によれば、初版では、出力端から第１の電位レベルが出力される。第２版として、論理修正や特性改善等のために第１の配線層（第１層目の配線層）の配線パターンを変更する場合には、例えば第６の配線部が形成されないで、第１の配線層（第１層目の配線層）において第６の配線部よりも出力端側の部分が第２の電位レベルに接続されるように、第１の配線層（第１層目の配線層）用のマスクのパターンを変更する。それによって、出力端が、第１の電位レベルに接続された開始端から切り離されるとともに、第６の配線部よりも出力端側の部分を介して第２の電位レベルに接続されることになり、出力端から第２の電位レベルが出力される。
【００１２】
第２版として、論理修正や特性改善等のために第３の配線層（第２層目の配線層）の配線パターンを変更する場合には、例えば第２の配線部が形成されないで、第５の配線部が第２の電位レベルに接続されるように、第３の配線層（第２層目の配線層）用のマスクのパターンを変更する。それによって、出力端が、第１の電位レベルに接続された開始端から切り離されるとともに、第５の配線部を介して第２の電位レベルに接続されることになり、出力端から第２の電位レベルが出力される。
【００１３】
第２版として、論理修正や特性改善等のために第２の配線層（第３層目の配線層）の配線パターンを変更する場合には、例えば第３の配線部が形成されないで、第４の配線部が第２の電位レベルに接続されるように、第２の配線層（第３層目の配線層）用のマスクのパターンを変更する。それによって、出力端が、第１の電位レベルに接続された開始端から切り離されるとともに、第４の配線部を介して第２の電位レベルに接続されることになり、出力端から第２の電位レベルが出力される。
【００１４】
また、第３の配線層（第２層目の配線層）では、第１の電源線と第２の電源線を第３および第４の配線部の下まで伸ばし、その伸ばした第１の電源線と第２の電源線の下まで第１の配線層（第１層目の配線層）の第６の配線部を伸ばす。同様に、第３の配線層（第２層目の配線層）では、第１の電源線と第２の電源線を第６の配線部の上と、当該山状の導電経路に出力端側で隣接する別の山状の導電経路（以下、後段の山状の導電経路とする）の第１の配線部に相当する部分の上まで伸ばし、その伸ばした第１の電源線と第２の電源線の上まで、後段の山状の導電経路の第３の配線部に相当する部分を伸ばす。なお、第６の配線部と、後段の山状の導電経路の第１の配線部に相当する部分とは、第１の配線層（第１層目の配線層）において一続きに設けられている。
【００１５】
以上の構成によれば、第２版として、論理修正や特性改善等のために第１の配線層（第１層目の配線層）の配線と第３の配線層（第２層目の配線層）の配線とを接続する接続部を形成するためのビアホールのパターンを変更する場合には、例えば第１の接続部または第４の接続部が形成されないで、第３の配線層（第２層目の配線層）において第３および第４の配線部の下まで伸びる第２の電源線と、その第２の電源線の下まで伸びる第６の配線部の延長部分とを接続するためのビアホールが新たに形成されるように、第３の配線層（第２層目の配線層）の配線を形成する前のビアホール用のマスクのパターンを変更する。それによって、出力端が、第１の電位レベルに接続された開始端から切り離されるとともに、新たに形成される接続部を介して第２の電位レベルに接続されることになり、出力端から第２の電位レベルが出力される。
【００１６】
第２版として、論理修正や特性改善等のために第３の配線層（第２層目の配線層）の配線と第２の配線層（第３層目の配線層）の配線とを接続する接続部を形成するためのビアホールのパターンを変更する場合には、例えば第２の接続部が形成されないで、第３の配線層（第２層目の配線層）において第３および第４の配線部の下まで伸びる第２の電源線と、第３または第４の配線部とを接続するためのビアホールが新たに形成されるように、第２の配線層（第３層目の配線層）の配線を形成する前のビアホール用のマスクのパターンを変更する。それによって、出力端が、第１の電位レベルに接続された開始端から切り離されるとともに、新たに形成される接続部を介して第２の電位レベルに接続されることになり、出力端から第２の電位レベルが出力される。
【００１７】
第３版以降の改版についても同様であり、論理修正や特性改善等のために配線パターンやビアホールパターンを変更する層と同一の層において、山状の導電経路における配線パターンやビアホールパターンの変更を行い、出力端からの出力の電位レベルを切り替える。以上のような構成のチップコード作成ユニットをチップ情報として必要な数だけ並べてチップ情報生成回路を構成する。それによって、例えば、チップ情報の改版を表すビット数を３ビットとした場合に、初版のチップ情報が「０００」となり、第２版のチップ情報が「００１」となり、第３版のチップ情報が「０１０」となるようにすることができる。
【発明の効果】
【００１８】
本発明によれば、論理修正や特性改善等のためにパターンが変更される配線層と同一の配線層において、チップ情報を作成するための配線パターンを変更することができるので、いずれか１層の配線層のパターンを変更するだけでチップ情報も変更することができる。論理修正や特性改善等のためにビアホールのパターンを変更する場合も同様である。従って、改版に伴って作製し直すマスクの数が減るので、コストが高くなるのを防ぐことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。以下の説明では、多層配線構造において、チップ情報の作成に供される配線層数を３層とし、その３層の配線層を下から順に第１層目の配線層（第１の配線層）、第２層目の配線層（第３の配線層）および第３層目の配線層（第２の配線層）とする。
【００２０】
図１は、本発明の実施の形態にかかる半導体チップの構成を示すブロック図である。図１に示すように、チップ情報生成回路１、ＣＰＵ（演算処理装置）２およびＲＯＭ等のメモリ３が、アドレス／データバス４，５，６を介してＣＰＵバス７に接続されている。また、チップ情報生成回路１とＣＰＵ２とは、リード信号線８により直接、接続されている。ＣＰＵ２からチップ情報生成回路１にリード信号を出力し、チップ情報のアドレスにアクセスすると、チップ情報生成回路１は、ＣＰＵ２にチップ情報を出力する。このようにして、チップ情報を取り出すことができる。
【００２１】
図２は、チップ情報生成回路１の構成を示すブロック図である。図２に示すように、チップ情報生成回路１には、チップ情報として必要なビット数分の「０」または「１」が出力されるように、複数、特に限定しないが、例えば８個のチップコード作成ユニット１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈが設けられている。各チップコード作成ユニット１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈの出力端には、例えば１個ずつバッファ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈが接続されている。各バッファ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈは、ＣＰＵ２から送られてきたリード信号に基づいて、各チップコード作成ユニット１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈの出力値（「０」または「１」）を出力する。例えば、８ビットのチップ情報のうち、１〜３ビット目をレイアウトの改版数を表す領域とし、４〜６ビット目を論理の改版数を表す領域とすることができる、
【００２２】
次に、チップコード作成ユニット１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈの配線構造について説明する。ここでは、８個のチップコード作成ユニット１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈの配線構造はすべて同じであるとする。図３は、チップコード作成ユニット１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈの配線構造を模式的に示す断面図である。図３では、便宜上、配線構造が２つの図に分かれて示されているが、上段の図においてＡ−Ａで示す端部と、下段の図においてＡ−Ａで示す端部とはつながっている。
【００２３】
図３に示すように、第１層目の配線層に形成された第１の配線部２１ｐを開始端２０とする。開始端２０は、第１層目の配線層に形成されている第１の接続用配線部４０を介して接地電位ＶＳＳに接続されている。第１の配線部２１ｐは、第１の接続部３１ｐを介して、第２層目の配線層においてより出力端側に形成された第２の配線部２２ｐに接続されている。第２の配線部２２ｐは、第２の接続部３２ｐを介して、第３層目の配線層においてより出力端側に形成された第３の配線部２３ｐに接続されている。第３層目の配線層において、第３の配線部２３ｐの出力端側には、第４の配線部２４ｐが、第３の配線部２３ｐと一続きに形成されている。
【００２４】
第４の配線部２４ｐは、第３の接続部３３ｐを介して、第２層目の配線層においてより出力端側に形成された第５の配線部２５ｐに接続されている。第５の配線部２５ｐは、第４の接続部３４ｐを介して、第１層目の配線層においてより出力端側に形成された第６の配線部２６ｐに接続されている。このような山状の導電経路を単位構造とし、この単位構造が開始端２０と出力端３９の間に、一つ、あるいは二つ以上連結されて設けられていることによって、開始端２０から出力端３９まで一続きに接続された導電経路１００が形成されている。第１の接続部３１ｐ、第２の接続部３２ｐ、第３の接続部３３ｐおよび第４の接続部３４ｐは、上下に隣り合う配線層間の層間絶縁膜（図示せず）を貫通するビアホール内に金属等の導電材が充填されてできている。
【００２５】
第１層目の配線層において、上述した１段目の第６の配線部２６ｐの出力端側には、２段目の単位構造である山状の導電経路の第１の配線部２１ｑが、第６の配線部２６ｐと一続きに形成されている。２段目の山状の導電経路における配線構造は、第１の配線部２１ｑが接地電位ＶＳＳに接続されていないことを除いて、１段目の山状の導電経路の構造と同じであるので、重複する説明を省略する。なお、以下の説明および添付図面では、１段目の山状の導電経路と２段目の山状の導電経路を区別するため、２段目の構造の各部の符号については、１段目の構造の説明において各部に付した符号のアルファベット「ｐ」を「ｑ」に付け替えた符号（２１ｑ、２２ｑ、２３ｑ、２４ｑ、２５ｑ、２６ｑ、３１ｑ、３２ｑ、３３ｑ、３４ｑ）とする。
【００２６】
図３に示すように、本実施の形態では、開始端２０と出力端３９の間に、特にその数を限定しないが、例えば４個の山状の導電経路が連結されている。３段目の山状の導電経路および４段目の山状の導電経路を、１段目の山状の導電経路および２段目の山状の導電経路と区別するため、３段目の構造の各部の符号については、アルファベット部分を「ｒ」に付け替えた符号（２１ｒ、２２ｒ、２３ｒ、２４ｒ、２５ｒ、２６ｒ、３１ｒ、３２ｒ、３３ｒ、３４ｒ）とし、４段目の構造の各部の符号については、アルファベット部分を「ｓ」に付け替えた符号（２１ｓ、２２ｓ、２３ｓ、２４ｓ、２５ｓ、２６ｓ、３１ｓ、３２ｓ、３３ｓ、３４ｓ）とする。
【００２７】
第１層目の配線層には、図には現れていないが、前記第１の接続用配線部４０が接続された接地電位ＶＳＳの第１の電源線と、電源電位ＶＣＣの第２の電源線が設けられている。同様に図には現れていないが、第３層目の配線層には、接地電位ＶＳＳの第１の電源線と電源電位ＶＣＣの第２の電源線が設けられている。第２層目の配線層にも接地電位ＶＳＳの第１の電源線と電源電位ＶＣＣの第２の電源線が設けられているが、第２層目の配線層では、第１の電源線および第２の電源線は、それぞれ、図には現れていない主配線部と、主配線部から分岐する枝配線部とで構成されている。そして、第１の電源線の枝配線部５５と第２の電源線の枝配線部５６は、それぞれの主配線から分岐して、前記第３の配線部２３ｐおよび前記第４の配線部２４ｐの下まで伸びている。
【００２８】
第６の配線部２６ｐは、第１層目の配線層において開始端２０側へ延長されており、枝配線部５５，５６の下まで伸びている。また、第２層目の配線層において、第１の電源線の枝配線部５５と第２の電源線の枝配線部５６は、前記第６の配線部２６ｐおよびその後段の山状の導電経路の前記第１の配線部２１ｑの上まで伸びている。そして、後段の山状の導電経路の第３の配線部２３ｑは、第３層目の配線層において開始端２０側へ延長されており、枝配線部５５，５６の上まで伸びている。
【００２９】
このように、第２層目の配線層において第１の電源線および第２の電源線に枝配線部５５，５６が設けられており、その下または上まで第６の配線部２６ｐまたは第３の配線部２３ｑが延長されていることは、２段目の山状の導電経路、３段目の山状の導電経路および４段目の山状の導電経路においても同じである。ただし、図示例では、４段目の山状の導電経路において、第６の配線部２６ｓは、出力端３９に接続されている。また、この第６の配線部２６ｓの上には、第１の電源線および第２の電源線の各枝配線部５５，５６と、第３層目の配線層の配線部からの延長部分は、設けられていない。
【００３０】
次に、チップ情報生成回路１の機能について、図４〜図１６を参照しながら説明する。図４〜図１３は、導電経路１００を上から見た平面図であり、図１４、図１５および図１６は、それぞれ図５、図６および図７の一部の配線構造を示す断面図である。ここでは、便宜上、図２に示すチップコード作成ユニット１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈのうち、ＬＳＢから３ビット分の値の変化について説明し、４ビット目からＭＳＢまでについては省略する。
【００３１】
初版では、１ビット目のチップコード作成ユニット１１ａ、２ビット目のチップコード作成ユニット１１ｂおよび３ビット目のチップコード作成ユニット１１ｃのいずれにおいても、図４に示すように、開始端２０となる第１の配線部２１ｐが、第１の接続用配線部４０を介して接地電位ＶＳＳの第１の電源線５０に接続されるように、各配線層のマスクおよびビアホールのマスクのパターンを作成する。それによって、図４に示す構成の導電経路１００が形成される。このときにできる導電経路１００の断面構成は、図３に示す構成となる。
【００３２】
従って、１〜３ビット目までのチップコード作成ユニット１１ａ，１１ｂ，１１ｃのいずれにおいても、その出力端３９の電位レベルは接地電位ＶＳＳとなる。従って、電位レベルが接地電位ＶＳＳまたはそれに近い電位であるときの値を「０」とし、電位レベルが電源電位ＶＣＣまたはそれに近い電位であるときの値を「１」とすれば、３ビット目、２ビット目および１ビット目の値は、それぞれ「０」、「０」および「０」となる。
【００３３】
第２版として、論理修正や特性改善等のために第３層目の配線層の配線パターンを変更したとする。この場合には、１ビット目のチップコード作成ユニット１１ａにおいて、図５および図１４に示すように、１段目の山状の導電経路の第３の配線部２３ｐが形成されないで、第４の配線部２４ｐが第２の接続用配線部４１を介して電源電位ＶＣＣの第２の電源線５１に接続されるように、第３層目の配線層用のマスクのパターンを変更する。
【００３４】
それによって、１ビット目のチップコード作成ユニット１１ａでは、図５に示す構成の導電経路１００が形成されるので、出力端３９が、接地電位ＶＳＳに接続された開始端２０から切り離されるとともに、第４の配線部２４ｐを介して電源電位ＶＣＣに接続されることになり、出力端３９の電位レベルは電源電位ＶＣＣとなる。２ビット目のチップコード作成ユニット１１ｂおよび３ビット目のチップコード作成ユニット１１ｃについては、初版と同じである。従って、３ビット目、２ビット目および１ビット目の値は、それぞれ「０」、「０」および「１」となる。
【００３５】
第３版として、論理修正や特性改善等のために第２層目の配線層の配線パターンを変更したとする。この場合には、１ビット目のチップコード作成ユニット１１ａにおいて、図６および図１５に示すように、１段目の山状の導電経路の第５の配線部２５ｐが形成されないで、２段目の山状の導電経路の第２の配線部２２ｑが第３の接続用配線部４２を介して第１の電源線５０に接続されるように、第２層目の配線層用のマスクのパターンを変更する。それによって、１ビット目のチップコード作成ユニット１１ａでは、図６に示す構成の導電経路１００が形成されるので、出力端３９が、電源電位ＶＣＣに接続された第４の配線部２４ｐから切り離されるとともに、第２の配線部２２ｑを介して接地電位ＶＳＳに接続されることになり、出力端３９の電位レベルは接地電位ＶＳＳとなる。
【００３６】
また、２ビット目のチップコード作成ユニット１１ｂについては、図１１に示すように、１段目の山状の導電経路の第２の配線部２２ｐが形成されないで、第５の配線部２５ｐが第４の接続用配線部４７を介して電源電位ＶＣＣの第２の電源線５３に接続されるように、第２層目の配線層用のマスクのパターンを変更する。それによって、２ビット目のチップコード作成ユニット１１ｂでは、図１１に示す構成の導電経路１００が形成されるので、出力端３９が、接地電位ＶＳＳに接続された開始端２０から切り離されるとともに、第５の配線部２５ｐを介して電源電位ＶＣＣに接続されることになり、出力端３９の電位レベルは電源電位ＶＣＣとなる。３ビット目のチップコード作成ユニット１１ｃについては、第２版、すなわち初版と同じである。従って、３ビット目、２ビット目および１ビット目の値は、それぞれ「０」、「１」および「０」となる。
【００３７】
第４版として、論理修正や特性改善等のために第１層目の配線層の配線パターンを変更したとする。この場合には、１ビット目のチップコード作成ユニット１１ａにおいて、図７および図１６に示すように、２段目の山状の導電経路の第６の配線部２６ｑが形成されないで、３段目の山状の導電経路の第１の配線部２１ｒが第５の接続用配線部４３を介して第２の電源線５１に接続されるように、第１層目の配線層用のマスクのパターンを変更する。
【００３８】
それによって、１ビット目のチップコード作成ユニット１１ａでは、図７に示す構成の導電経路１００が形成されるので、出力端３９が、接地電位ＶＳＳに接続された第２の配線部２２ｑから切り離されるとともに、第１の配線部２１ｒを介して電源電位ＶＣＣに接続されることになり、出力端３９の電位レベルは電源電位ＶＣＣとなる。２ビット目のチップコード作成ユニット１１ｂおよび３ビット目のチップコード作成ユニット１１ｃについては、第３版と同じである。従って、３ビット目、２ビット目および１ビット目の値は、それぞれ「０」、「１」および「１」となる。
【００３９】
第５版として、論理修正や特性改善等のために第２層目の配線層の配線パターンを変更したとする。この場合には、１ビット目のチップコード作成ユニット１１ａにおいて、図８に示すように、３段目の山状の導電経路の第２の配線部２２ｒが形成されないで、第５の配線部２５ｒが第６の接続用配線部４４を介して第１の電源線５０に接続されるように、第２層目の配線層用のマスクのパターンを変更する。それによって、１ビット目のチップコード作成ユニット１１ａでは、図８に示す構成の導電経路１００が形成されるので、出力端３９が、電源電位ＶＣＣに接続された第１の配線部２１ｒから切り離されるとともに、第５の配線部２５ｒを介して接地電位ＶＳＳに接続されることになり、出力端３９の電位レベルは接地電位ＶＳＳとなる。
【００４０】
また、２ビット目のチップコード作成ユニット１１ｂについては、図１２に示すように、２段目の山状の導電経路の第２の配線部２２ｑが形成されないで、第５の配線部２５ｑが第７の接続用配線部４８を介して接地電位ＶＳＳの第１の電源線５２に接続されるように、第２層目の配線層用のマスクのパターンを変更する。それによって、２ビット目のチップコード作成ユニット１１ｂでは、図１２に示す構成の導電経路１００が形成されるので、出力端３９が、電源電位ＶＣＣに接続された第５の配線部２５ｐから切り離されるとともに、第５の配線部２５ｑを介して接地電位ＶＳＳに接続されることになり、出力端３９の電位レベルは接地電位ＶＳＳとなる。また、３ビット目のチップコード作成ユニット１１ｃについては、図１１に示す構成と同じになる。従って、３ビット目、２ビット目および１ビット目の値は、それぞれ「１」、「０」および「０」となる。
【００４１】
第６版として、論理修正や特性改善等のために第２層目の配線層の配線パターンを変更したとする。この場合には、１ビット目のチップコード作成ユニット１１ａにおいて、図９に示すように、４段目の山状の導電経路の第２の配線部２２ｓが形成されないで、第５の配線部２５ｓが第８の接続用配線部４５を介して第２の電源線５１に接続されるように、第２層目の配線層用のマスクのパターンを変更する。
【００４２】
それによって、１ビット目のチップコード作成ユニット１１ａでは、図９に示す構成の導電経路１００が形成されるので、出力端３９が、接地電位ＶＳＳに接続された第５の配線部２５ｒから切り離されるとともに、第５の配線部２５ｓを介して電源電位ＶＣＣに接続されることになり、出力端３９の電位レベルは電源電位ＶＣＣとなる。２ビット目のチップコード作成ユニット１１ｂおよび３ビット目のチップコード作成ユニット１１ｃについては、第５版と同じである。従って、３ビット目、２ビット目および１ビット目の値は、それぞれ「１」、「０」および「１」となる。
【００４３】
第７版として、論理修正や特性改善等のために第１層目の配線層の配線パターンを変更したとする。この場合には、１ビット目のチップコード作成ユニット１１ａにおいて、図１０に示すように、４段目の山状の導電経路の第６の配線部２６ｓが形成されないで、出力端３９が第９の接続用配線部４６を介して第１の電源線５０に接続されるように、第１層目の配線層用のマスクのパターンを変更する。それによって、１ビット目のチップコード作成ユニット１１ａでは、図１０に示す構成の導電経路１００が形成されるので、出力端３９が、電源電位ＶＣＣに接続された第５の配線部２５ｓから切り離され、かつ接地電位ＶＳＳに接続されることになり、出力端３９の電位レベルは接地電位ＶＳＳとなる。
【００４４】
また、２ビット目のチップコード作成ユニット１１ｂについては、図１３に示すように、２段目の山状の導電経路の第６の配線部２６ｑが形成されないで、３段目の山状の導電経路の第１の配線部２１ｒが第１０の接続用配線部４９を介して第２の電源線５３に接続されるように、第１層目の配線層用のマスクのパターンを変更する。それによって、２ビット目のチップコード作成ユニット１１ｂでは、図１３に示す構成の導電経路１００が形成されるので、出力端３９が、接地電位ＶＳＳに接続された第５の配線部２５ｑから切り離されるとともに、第１の配線部２１ｒを介して電源電位ＶＣＣに接続されることになり、出力端３９の電位レベルは電源電位ＶＣＣとなる。
【００４５】
３ビット目のチップコード作成ユニット１１ｃについては、第６版と同じである。従って、３ビット目、２ビット目および１ビット目の値は、それぞれ「１」、「１」および「０」となる。以上例示したように、論理修正や特性改善等のために配線パターンを変更する配線層と同じ配線層において、導電経路１００の配線の変更を行い、チップ情報の更新を行う。なお、上述した改版のパターンは一例であり、本発明はこれに限定されるものではない。
【００４６】
例えば、第２版として、論理修正や特性改善等のために第２層目の配線層の配線パターンを変更する場合には、次のようにすればよい。１ビット目のチップコード作成ユニット１１ａにおいて、図１７に示すように、第２の配線部２２ｐが形成されないで、第５の配線部２５ｐが第２の接続用配線部４１を介して第１の電源線５０、すなわち電源電位ＶＣＣに接続されるように、第２層目の配線層用のマスクのパターンを変更する。それによって、１ビット目のチップコード作成ユニット１１ａでは、図６に示す構成の導電経路１００が形成される。２ビット目のチップコード作成ユニット１１ｂおよび３ビット目のチップコード作成ユニット１１ｃについては、初版と同じである。
【００４７】
また、第２版として、論理修正や特性改善等のために第１層目の配線層の配線パターンを変更する場合には、次のようにすればよい。１ビット目のチップコード作成ユニット１１ａにおいて、図１８に示すように、第６の配線部２６ｐが形成されないで、２段目の山状の導電経路の第１の配線部２１ｑが第２の接続用配線部４１を介して第１の電源線５０、すなわち電源電位ＶＣＣに接続されるように、第２層目の配線層用のマスクのパターンを変更する。それによって、１ビット目のチップコード作成ユニット１１ａでは、図１８に示す構成の導電経路１００が形成される。２ビット目のチップコード作成ユニット１１ｂおよび３ビット目のチップコード作成ユニット１１ｃについては、初版と同じである。
【００４８】
また、第２版として、論理修正や特性改善等のために第１層目の配線層の配線と第２層目の配線層の配線とを接続する接続部を形成するためのビアホールのパターンを変更する場合には、次のようにすればよい。１ビット目のチップコード作成ユニット１１ａにおいて、図１９に示すように、第４の接続部３４ｐ（第１の接続部３１ｐでもよい）が形成されないで、新たな接続部３５が形成されるように、第１層目の配線層と第２層目の配線層との間のビアホール用のマスクのパターンを変更する。新たな接続部３５は、第２層目の配線層において第３および第４の配線部２３ｐ，２４ｐの下まで伸びる第２の電源線５３の枝配線部５６と、その枝配線部５６の下まで伸びる第６の配線部２６ｐの延長部分とを接続する。
【００４９】
このようにすることによって、１ビット目のチップコード作成ユニット１１ａでは、図１９に示す構成の導電経路１００が形成されるので、出力端３９が、接地電位ＶＳＳに接続された開始端２０から切り離されるとともに、新たに形成される接続部３５を介して電源電位ＶＣＣに接続されることになり、出力端３９から電源電位ＶＣＣが出力される。２ビット目のチップコード作成ユニット１１ｂおよび３ビット目のチップコード作成ユニット１１ｃについては、初版と同じである。
【００５０】
また、第２版として、論理修正や特性改善等のために第２層目の配線層の配線と第３層目の配線層の配線とを接続する接続部を形成するためのビアホールのパターンを変更する場合には、次のようにすればよい。１ビット目のチップコード作成ユニット１１ａにおいて、図２０に示すように、第２の接続部３２ｐが形成されないで、新たな接続部３６が形成されるように、第２層目の配線層と第３層目の配線層との間のビアホール用のマスクのパターンを変更する。新たな接続部３６は、第３または第４の配線部２３ｐ，２４ｐとその下まで伸びる第２層目の配線層の枝配線部５６とを接続する。
【００５１】
このようにすることによって、１ビット目のチップコード作成ユニット１１ａでは、図２０に示す構成の導電経路１００が形成されるので、出力端３９が、接地電位ＶＳＳに接続された開始端２０から切り離されるとともに、新たに形成される接続部３６を介して電源電位ＶＣＣに接続されることになり、出力端３９から電源電位ＶＣＣが出力される。２ビット目のチップコード作成ユニット１１ｂおよび３ビット目のチップコード作成ユニット１１ｃについては、初版と同じである。
【００５２】
第３版以降の改版についても同様であり、論理修正や特性改善等のために配線パターンやビアホールパターンを変更する層と同一の層において、山状の導電経路における配線パターンやビアホールパターンの変更を行い、出力端３９からの出力の電位レベルを切り替えればよい。以上説明したように、論理修正や特性改善等のためにパターンが変更される配線層またはビアホールの層と同一の層において、チップ情報を作成するための配線パターンやビアホールパターンを変更することができるので、いずれか１層の配線層やビアホールの層のパターンを変更するだけでチップ情報も変更することができる。従って、改版に伴って作製し直すマスクの数を減らすことができるので、改版に伴うコストの増大を防ぐことができる。
【００５３】
以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、各チップコード作成ユニットにおいて、山状の導電経路の数は、１〜３個でもよいし、５個以上でもよい。また、一部または全部のチップコード作成ユニットにおいて、山状の導電経路の数が異なっていてもよい。また、チップ情報の作成に供される配線層の数は、２層でもよいし、４層以上でもよい。また、第２層目または第３層目の配線層に形成された配線部を開始端２０としてもよいし、出力端３９を第２層目または第３層目の配線層に設けてもよい。また、第１の電位レベルを電源電位ＶＣＣとし、第２の電位レベルを接地電位ＶＳＳとしてもよい。
【００５４】
（付記１）複数の配線層のうちのいずれかの配線層に設けられた配線部よりなる開始端と、
各配線層にそれぞれ設けられた配線部と、
異なる配線層の配線部同士を電気的に接続する接続部と、を具備し、
前記開始端は、第１の電位レベルに接続されており、
前記接続部は、マスクパターンの変更により、形成される場合と形成されない場合とに選択可能であり、
前記配線部は、マスクパターンの変更により、形成される場合と形成されない場合とに選択可能であるとともに、第１の電位レベルまたは第２の電位レベルに接続可能であり、かつ前記接続部を介して前記開始端または任意の配線部から出力端まで一続きに接続された導電経路を形成し、
前記導電経路は、前記開始端側から前記出力端側へ向かって下側の配線層からより上側の配線層へ至る第１の経路と、前記開始端側から前記出力端側へ向かって上側の配線層からより下側の配線層へ至る第２の経路との組み合わせでできており、
前記出力端が、第１の電位レベルまたは第２の電位レベルとなることを特徴とする半導体装置。
【００５５】
（付記２）各配線層に、第１の電位レベルに接続された第１の電源線と、第２の電位レベルに接続された第２の電源線を有することを特徴とする付記１に記載の半導体装置。
【００５６】
（付記３）前記配線部は、マスクパターンの変更により、当該配線部を有する配線層に設けられた第１の電源線または第２の電源線に接続されることを特徴とする付記２に記載の半導体装置。
【００５７】
（付記４）前記導電経路は、前記開始端と前記出力端との間で、２以上の前記第１の経路と１以上の前記第２の経路とが交互に組み合わされてできていることを特徴とする付記１〜３のいずれか一つに記載の半導体装置。
【００５８】
（付記５）前記導電経路は、前記開始端と前記出力端との間で、１以上の前記第１の経路と２以上の前記第２の経路とが交互に組み合わされてできていることを特徴とする付記１〜３のいずれか一つに記載の半導体装置。
【００５９】
（付記６）前記導電経路を構成する複数の配線層のうち、最も下の第１の配線層と最も上の第２の配線層との間の第３の配線層では、該第３の配線層に設けられた前記第１の電源線および前記第２の電源線が前記導電経路の下まで伸びており、当該第１の電源線および第２の電源線の、前記導電経路の下まで伸びた部分の下まで、前記第１の配線層の配線部が前記出力端側から伸びていることを特徴とする付記４または５に記載の半導体装置。
【００６０】
（付記７）前記導電経路を構成する複数の配線層のうち、最も下の第１の配線層と最も上の第２の配線層との間の第３の配線層では、該第３の配線層に設けられた前記第１の電源線および前記第２の電源線が前記導電経路の上まで伸びており、当該第１の電源線および第２の電源線の、前記導電経路の上まで伸びた部分の上まで、前記第２の配線層の配線部が前記出力端側から伸びていることを特徴とする付記４または５に記載の半導体装置。
【００６１】
（付記８）マスクパターンの変更により、前記第３の配線層に設けられた前記第１の電源線または前記第２の電源線の、前記導電経路の下まで伸びる部分と、その上下に位置する前記第２の配線層の配線部または前記出力端側から伸びる前記第１の配線層の配線部とが、接続部により接続されることを特徴とする付記６に記載の半導体装置。
【００６２】
（付記９）マスクパターンの変更により、前記第３の配線層に設けられた前記第１の電源線または前記第２の電源線の、前記導電経路の上まで伸びる部分と、その上下に位置する前記第１の配線層の配線部または前記出力端側から伸びる前記第２の配線層の配線部とが、接続部により接続されることを特徴とする付記７に記載の半導体装置。
【００６３】
（付記１０）外部からのリード要求に応じて第１の電位レベルまたは第２の電位レベルのデータを出力する複数のチップコード作成ユニットを有し、
前記チップコード作成ユニットの各々は、複数の配線層のうちのいずれかの配線層に設けられた配線部よりなる開始端と、各配線層にそれぞれ設けられた配線部と、異なる配線層の配線部同士を電気的に接続する接続部と、を具備し、
前記開始端は、第１の電位レベルに接続されており、
前記接続部は、マスクパターンの変更により、形成される場合と形成されない場合とに選択可能であり、
前記配線部は、マスクパターンの変更により、形成される場合と形成されない場合とに選択可能であるとともに、第１の電位レベルまたは第２の電位レベルに接続可能であり、かつ前記接続部を介して前記開始端または任意の配線部から出力端まで一続きに接続された導電経路を形成し、
前記導電経路は、前記開始端側から前記出力端側へ向かって下側の配線層からより上側の配線層へ至る第１の経路と、前記開始端側から前記出力端側へ向かって上側の配線層からより下側の配線層へ至る第２の経路との組み合わせでできており、
前記出力端が、第１の電位レベルまたは第２の電位レベルとなることを特徴とする半導体装置。
【００６４】
（付記１１）各配線層に、第１の電位レベルに接続された第１の電源線と、第２の電位レベルに接続された第２の電源線を有することを特徴とする付記１０に記載の半導体装置。
【００６５】
（付記１２）前記配線部は、マスクパターンの変更により、当該配線部を有する配線層に設けられた第１の電源線または第２の電源線に接続されることを特徴とする付記１１に記載の半導体装置。
【００６６】
（付記１３）前記導電経路は、前記開始端と前記出力端との間で、２以上の前記第１の経路と１以上の前記第２の経路とが交互に組み合わされてできていることを特徴とする付記１０〜１２のいずれか一つに記載の半導体装置。
【００６７】
（付記１４）前記導電経路は、前記開始端と前記出力端との間で、１以上の前記第１の経路と２以上の前記第２の経路とが交互に組み合わされてできていることを特徴とする付記１０〜１２のいずれか一つに記載の半導体装置。
【００６８】
（付記１５）前記導電経路を構成する複数の配線層のうち、最も下の第１の配線層と最も上の第２の配線層との間の第３の配線層では、該第３の配線層に設けられた前記第１の電源線および前記第２の電源線が前記導電経路の下まで伸びており、当該第１の電源線および第２の電源線の、前記導電経路の下まで伸びた部分の下まで、前記第１の配線層の配線部が前記出力端側から伸びていることを特徴とする付記１３または１４に記載の半導体装置。
【００６９】
（付記１６）前記導電経路を構成する複数の配線層のうち、最も下の第１の配線層と最も上の第２の配線層との間の第３の配線層では、該第３の配線層に設けられた前記第１の電源線および前記第２の電源線が前記導電経路の上まで伸びており、当該第１の電源線および第２の電源線の、前記導電経路の上まで伸びた部分の上まで、前記第２の配線層の配線部が前記出力端側から伸びていることを特徴とする付記１３または１４に記載の半導体装置。
【００７０】
（付記１７）マスクパターンの変更により、前記第３の配線層に設けられた前記第１の電源線または前記第２の電源線の、前記導電経路の下まで伸びる部分と、その上下に位置する前記第２の配線層の配線部または前記出力端側から伸びる前記第１の配線層の配線部とが、接続部により接続されることを特徴とする付記１５に記載の半導体装置。
【００７１】
（付記１８）マスクパターンの変更により、前記第３の配線層に設けられた前記第１の電源線または前記第２の電源線の、前記導電経路の上まで伸びる部分と、その上下に位置する前記第１の配線層の配線部または前記出力端側から伸びる前記第２の配線層の配線部とが、接続部により接続されることを特徴とする付記１６に記載の半導体装置。
【産業上の利用可能性】
【００７２】
以上のように、本発明にかかる半導体装置は、チップ情報を有する半導体装置に有用であり、特に、配線層やビアホールのパターンを変更することによってチップ情報の更新を行う半導体装置に適している。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態にかかる半導体チップの構成を示すブロック図である。
【図２】本発明の実施の形態にかかるチップ情報生成回路の構成を示すブロック図である。
【図３】本発明の実施の形態にかかるチップコード作成ユニットの配線構造を模式的に示す断面図である。
【図４】チップ情報生成回路の機能を説明するための平面図である。
【図５】チップ情報生成回路の機能を説明するための平面図である。
【図６】チップ情報生成回路の機能を説明するための平面図である。
【図７】チップ情報生成回路の機能を説明するための平面図である。
【図８】チップ情報生成回路の機能を説明するための平面図である。
【図９】チップ情報生成回路の機能を説明するための平面図である。
【図１０】チップ情報生成回路の機能を説明するための平面図である。
【図１１】チップ情報生成回路の機能を説明するための平面図である。
【図１２】チップ情報生成回路の機能を説明するための平面図である。
【図１３】チップ情報生成回路の機能を説明するための平面図である。
【図１４】チップ情報生成回路の機能を説明するための断面図である。
【図１５】チップ情報生成回路の機能を説明するための断面図である。
【図１６】チップ情報生成回路の機能を説明するための断面図である。
【図１７】チップ情報生成回路の機能を説明するための断面図である。
【図１８】チップ情報生成回路の機能を説明するための断面図である。
【図１９】チップ情報生成回路の機能を説明するための断面図である。
【図２０】チップ情報生成回路の機能を説明するための断面図である。
【符号の説明】
【００７４】
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ  チップコード作成ユニット
２０  開始端
２１ｐ，２１ｑ，２１ｒ，２１ｓ  第１の配線部
２２ｐ，２２ｑ，２２ｒ，２２ｓ  第２の配線部
２３ｐ，２３ｑ，２３ｒ，２３ｓ  第３の配線部
２４ｐ，２４ｑ，２４ｒ，２４ｓ  第４の配線部
２５ｐ，２５ｑ，２５ｒ，２５ｓ  第５の配線部
２６ｐ，２６ｑ，２６ｒ，２６ｓ  第６の配線部
３１ｐ，３１ｑ，３１ｒ，３１ｓ  第１の接続部
３２ｐ，３２ｑ，３２ｒ，３２ｓ  第２の接続部
３３ｐ，３３ｑ，３３ｒ，３３ｓ  第３の接続部
３４ｐ，３４ｑ，３４ｒ，３４ｓ  第４の接続部
３５，３６  接続部
３９  出力端
５０，５２  第１の電源線
５１，５３  第２の電源線
１００  導電経路
【図１】
2006080283.tif 000003
【図２】
2006080283.tif 000004
【図３】
2006080283.tif 000005
【図４】
2006080283.tif 000006
【図５】
2006080283.tif 000007
【図６】
2006080283.tif 000008
【図７】
2006080283.tif 000009
【図８】
2006080283.tif 000010
【図９】
2006080283.tif 000011
【図１０】
2006080283.tif 000012
【図１１】
2006080283.tif 000013
【図１２】
2006080283.tif 000014
【図１３】
2006080283.tif 000015
【図１４】
2006080283.tif 000016
【図１５】
2006080283.tif 000017
【図１６】
2006080283.tif 000018
【図１７】
2006080283.tif 000019
【図１８】
2006080283.tif 000020
【図１９】
2006080283.tif 000021
【図２０】
2006080283.tif 000022