(57)【要約】【課題】電源ノイズ発生の主要因のひとつである、内部ロジックでのゲートの出力変化による電源電流変動を低減すること。【解決手段】ゲート回路１０５−１の出力変化を受けてゲート回路１０６−１、２の出力が変化するとき、ゲート回路１０６−１とゲート回路１０６−２ではスレッショルド電圧が異なるため、出力変化が発生するタイミングが異り、また、ゲート回路１０６−１、２の出力変化を受けてゲート回路１０７−１〜４の出力が変化するとき、ゲート回路１０７−１、３とゲート回路１０７−２、４ではスレッショルド電圧が異なるため、出力変化が発生するタイミングが異なることにより、電源電流の変化は分散し、各電源ラインに発生する電源電流のピークが低減され、電源ノイズを抑制することができる。【選択図】図１
2006115076.tif 000002
【特許請求の範囲】
【請求項１】
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続した出力回路において、
共通の入力端子に接続された少なくとも２つ以上のゲートを備え、
前記ゲートのうち少なくとも１つのゲートのスレッショルド電圧は、その他のゲートのスレッショルド電圧と異なることを特徴とする半導体集積回路。
【請求項２】
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続した出力回路において、
共通の入力端子に接続された少なくとも２つ以上のゲートと、
第１のゲートの出力を受けて変化する第３のゲートと、
第２のゲートの出力を受けて変化する第４のゲートを備え、
第４のゲートと第１のゲートのスレッショルド電圧が等しく、また第２のゲートと第３のゲートのスレッショルド電圧が等しいことを特徴とする、請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源系のノイズを低減した半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路としては、高速化の目的等で出力回路の負荷駆動能力を大きく設定するために複数個の出力回路群を有した集積回路において、個々の出力回路群のスレッショルド電圧に差をもたせるというものがあった（例えば、特許文献１参照）。図２は、前記特許文献１に記載された従来の半導体集積回路を示すものである。
【０００３】
図２において、２０１は入力電圧Ｖｉが供給される入力端子、２０２は出力電圧Ｖｏが取り出される出力端子、２０３は電源電圧Ｖｃｃが供給される電源ライン、２０４はグランド、２０５、２０６、２０７は、それぞれスレッショルド電圧の異なるゲート回路である。
【０００４】
ゲート回路２０５、２０６、２０７の出力はそれぞれ出力端子２０２へ接続されている。
【特許文献１】特開昭６０−３０１５２号公報（第６頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の構成では、出力端子が共通なゲート回路によって構成された、同時スイッチングが頻発する出力回路にしか適用することができない。電源ノイズの発生要因としては、出力回路の変動のみならず、例えばＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ）回路のように常にＭＯＳのスイッチングが発生するようなクロック系のバッファによる電源変動もその主要因のひとつとして挙げられる。従来の構成では、このような出力端子の接続先が異なっていながら、同時スイッチングが発生するゲート回路の出力変化による電源ノイズの発生を抑えることができないという課題を有していた。
【０００６】
本発明は、前記従来の課題を解決するもので、例えばＣＴＳ回路のような内部ロジックにおいて、ゲートの出力変化によって発生する電源電流変動のピークを低減し、電源ノイズの発生を抑制する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記従来の課題を解決するために、本発明の半導体集積回路は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列に接続した出力回路において、共通の入力端子に接続された少なくとも２つ以上のゲートを備え、前記ゲートのうち少なくとも１つのゲートのスレッショルド電圧は、その他のゲートのスレッショルド電圧と異なる。
【０００８】
本構成によって、入力信号の電圧変化による、各ゲート回路の出力変化のタイミングは、スレッショルド電圧が異なることによってそれぞれ異なり、複数のゲート回路が引き起こす電源変動の重ねあわせとして現れる、電源ラインにおける電源電流変動のピークを低減し、電源ノイズを低減することができる。
【発明の効果】
【０００９】
本発明の半導体集積回路によれば、同一の入力信号によって出力が変化するゲート回路について、その出力変化による電源変動のタイミングをずらし、電源ラインにおける電源電流変動のピークを低減して電源ノイズの発生を抑えることができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路のブロック図である。
【００１２】
図１において、ＣＴＳ回路部１１０は、３段の回路ブロック１０５、１０６、１０７によって構成され、回路ブロック１０５は、ゲート回路１０５−１によって構成され、回路ブロック１０６は、ゲート回路１０６−１〜２によって構成され、回路ブロック１０７は、ゲート回路１０７−１〜４によって構成されている。また、各ゲート回路は、電源ライン１０３およびグランド１０４に接続されている。また、ＣＴＳ回路部１１０は、クロック入力端子１０１を持ち、クロック出力端子１０２−１〜４を持っている。ＣＴＳ回路部１１０のクロック入力端子１０１より入力されたクロック信号は、１段目の回路ブロック１０５へと伝達される。回路ブロック１０５内のゲート回路１０５−１は、標準よりも高いスレッショルド電圧としたＭＯＳトランジスタによって構成されている。１段目の回路ブロック１０５から出力されたクロック信号は、２段目の回路ブロック１０６へと伝達され、回路ブロック１０６内のゲート回路１０６−１〜２へ入力される。２段目の回路ブロック１０６内のゲート回路１０６−１は、標準よりも高いスレッショルド電圧としたＭＯＳトランジスタによって構成されており、ゲート回路１０６−２は、標準よりも低いスレッショルド電圧としたＭＯＳトランジスタによって構成されている。２段目の回路ブロック１０６から出力されたクロック信号は、３段目の回路ブロック１０７へと伝達され、回路ブロック１０７内のゲート回路１０７−１〜４へ入力される。３段目の回路ブロック内のゲート回路１０７−１、３は、標準よりも低いスレッショルド電圧としたＭＯＳトランジスタで構成され、ゲート回路１０７−２、４は、標準よりも高いスレッショルド電圧としたＭＯＳトランジスタで構成されている。回路ブロック１０７から出力されたクロック信号は、それぞれクロック出力端子１０２−１〜４へと伝達され、ロジック回路ブロックのクロック信号として入力される（実施の形態１の構成）。
【００１３】
かかる構成によれば、ゲート回路１０５−１の出力変化を受けてゲート回路１０６−１、２の出力が変化するとき、ゲート回路１０６−１とゲート回路１０６−２ではスレッショルド電圧が異なるため、出力変化が発生するタイミングが異なる。また、ゲート回路１０６−１、２の出力変化を受けてゲート回路１０７−１〜４の出力が変化するとき、ゲート回路１０７−１、３とゲート回路１０７−２、４ではスレッショルド電圧が異なるため、出力変化が発生するタイミングが異なる。図３はゲート回路１０５−１、１０６−１、２、１０７−１〜４の出力変化の例を示したグラフである。
【００１４】
図３において、曲線３０１は、ゲート回路１０５−１の出力電圧の時間変化をプロットしたものであり、曲線３０２、３０３は、ゲート回路１０６−１、２の出力電圧の時間変化をプロットしたものであり、曲線３０４はゲート回路１０７−１の出力電圧の時間変化をプロットしたものであり、曲線３０５はゲート回路１０７−２、３の出力電圧の時間変化をプロットしたものであり、曲線３０６はゲート回路１０７−４の出力電圧の時間変化をプロットしたものである。ゲート回路１０５−１の出力がＬｏｗからＨｉｇｈに変化するとき、まずスレッショルド電圧の低いゲート回路１０６−２の出力が変化し、次にスレッショルド電圧の高いゲート回路１０６−１の出力が変化する。ゲート回路１０６−１、２の出力変化によって発生する電源電流変動は、電源ライン１０３に発生し、ゲート回路１０６−１の出力変化によって発生する電源電流変動と、ゲート回路１０６−２の出力変化によって発生する電源電流変動のタイミングは異なるため、同時に変化した時と比較してピーク電流が低下する。また、同様にして、ゲート回路１０６−１の出力変化を受けて出力が変化するゲート回路１０７−１とゲート回路１０７−２ではスレッショルド電圧が異なるため、出力変化が発生するタイミングが異なり、ゲート回路１０７−１、２の出力変化によって電源ライン１０３に発生する電源電流変動のタイミングもずれるために同時に変化したときと比較してピーク電流が低下する。ゲート回路１０６−２の出力変化を受けて出力が変化するゲート回路１０７−３、４についても同様である。
【００１５】
図３に示されるように、同一の入力信号によって出力が変化するゲート回路について、その出力変化による電源変動のタイミングをずらし、電源ラインにおける電源電流変動のピークを低減して電源ノイズの発生を抑えることができる。
【００１６】
なお、本実施の形態において、スレッショルド電圧の違いは２種類としたが、それ以上であってもよい。
【００１７】
（実施の形態２）
図４は、本発明の実施の形態２における半導体集積回路のブロック図である。図４において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
【００１８】
図４において、回路ブロック４０１は複数のゲート回路１０７−１〜４、４０７−１〜４、４０８−１〜４によって構成されている。回路ブロック４０１は、回路ブロック１０５、１０６および４０１において、各ゲート回路のスレッショルド電圧の違いによって発生する遅延により、出力端子１０２−１〜４間で発生するクロック信号のスキューを調整するために、高いスレッショルド電圧としたＭＯＳトランジスタで構成されたゲート回路と、低いスレッショルド電圧としたＭＯＳトランジスタで構成されたゲート回路の数が、各クロック信号の経路において同一となるように、ゲート回路が多段に接続されている。図４においては、入力端子１０１から出力端子１０２−１間では、高いスレッショルド電圧のゲート回路が３つ、低いスレッショルド電圧のゲート回路が２つで構成されており、入力端子１０１から出力端子１０２−２〜４においても同様である（実施の形態２の構成）。
【００１９】
かかる構成によれば、各クロック信号の経路において、高いスレッショルド電圧としたＭＯＳトランジスタで構成されたゲート回路と、低いスレッショルド電圧としたＭＯＳトランジスタで構成されたゲート回路の数が、各クロック信号の経路において同一となり、通過するゲート回路のスレッショルド電圧の違いによって発生するスキューを整合し、且つ同一の入力信号によって出力が変化するゲート回路について、その出力変化による電源変動のタイミングをずらし、電源ラインにおける電源電流変動のピークを低減して電源ノイズの発生を抑えることができる。
【産業上の利用可能性】
【００２０】
本発明にかかる半導体集積回路は、不要輻射を低減するという効果が必要な、車載用ＬＳＩ等として有用である。また、通信・受像品質が必要とされる携帯電話やデジタルＴＶ用のＬＳＩ等の用途にも適用できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における半導体集積回路のブロック図
【図２】従来の半導体集積回路のブロック図
【図３】本発明の実施の形態１における半導体集積回路の構成要素であるゲート回路の出力電圧の時間変化を示すグラフ
【図４】本発明の実施の形態２における半導体集積回路のブロック図
【符号の説明】
【００２２】
１０１，２０１    入力端子
１０２−１，１０２−２，１０２−３，１０２−４，２０２    出力端子
１０３，２０３    電源ライン
１０４，２０４    グランド
１０５，１０６，１０７，４０１    回路ブロック
１０５−１，１０６−１，１０６−２，１０７−１，１０７−２，１０７−３，１０７−４，２０５，２０６，２０７，４０７−１，４０７−２，４０７−３，４０７−４，４０８−１，４０８−２，４０８−３，４０８−４    ゲート回路
１１０    ＣＴＳ回路部
３０１，３０２，３０３，３０４，３０５，３０６    出力電力時間変化曲線
３１０，３１１，３１２，３１３    スレッショルド電圧
【図１】
2006115076.tif 000003
【図２】
2006115076.tif 000004
【図３】
2006115076.tif 000005
【図４】
2006115076.tif 000006