(57)【要約】【課題】  パンチスルー現象を抑えた半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法が、シリコン基板を準備する工程と、シリコン基板に、ゲート電極と、ゲート電極の両側に配置されるソース領域およびドレイン領域を形成し、ソース領域とドレイン領域で挟まれた領域をチャネル領域とするチャネル領域形成工程と、ソース領域とドレイン領域を覆う金属膜を形成する金属膜形成工程と、金属膜と、ソース領域およびドレイン領域とを反応させ、ソース領域およびドレイン領域の表面に金属シリサイド層を形成するシリサイド工程と、金属シリサイド層をイオン注入マスクに用いてチャネル領域にイオンを注入し、ソース領域およびドレイン領域とは導電型の異なるパンチスルーストッパ領域を、ソース領域およびドレイン領域に隣接するように形成する注入工程とを含む。【選択図】図１
2006080136.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板を準備する工程と、
該シリコン基板に、ゲート電極と、該ゲート電極の両側に配置されるソース領域およびドレイン領域を形成し、該ソース領域と該ドレイン領域で挟まれた領域をチャネル領域とするチャネル領域形成工程と、
該ソース領域と該ドレイン領域を覆う金属膜を形成する金属膜形成工程と、
該金属膜と、該ソース領域および該ドレイン領域とを反応させ、該ソース領域および該ドレイン領域の表面に金属シリサイド層を形成するシリサイド工程と、
該金属シリサイド層をイオン注入マスクに用いて該チャネル領域にイオンを注入し、該ソース領域および該ドレイン領域とは導電型の異なるパンチスルーストッパ領域を、該ソース領域および該ドレイン領域に隣接するように形成する注入工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記チャネル領域形成工程が、上記ゲート電極をイオン注入マスクに用いたイオン注入により、上記シリコン基板にエクステンション領域を形成する工程と、
該ゲート電極の両側にサイドウォールを形成し、該ゲート電極と該サイドウォールとをイオン注入マスクに用いて該エクステンション領域に重ねてイオンを注入し、ＬＤＤ構造の上記ソース領域および上記ドレイン領域を形成する工程であることを特徴とする請求項１に記載の製造方法。
【請求項３】
上記金属膜形成工程が、シリコンからなるゲート電極上にも上記金属膜を形成する工程であり、
上記シリサイド工程が、該金属膜と該ゲート電極とを反応させて、該ゲート電極上にも上記金属シリサイド層を形成する工程であることを特徴とする請求項１又は２に記載の製造方法。
【請求項４】
上記注入工程が、上記シリコン基板の法線方向より上記ソース領域側に傾斜した方向からイオンを注入し、該ソース領域に隣接したソース側パンチスルーストッパ領域を形成する工程と、
上記シリコン基板の法線方向より上記ドレイン領域側に傾斜した方向からイオンを注入し、該ドレイン領域に隣接したドレイン側パンチスルーストッパ領域を形成する工程とを含むことを特徴とする請求項１〜３のいずれかに記載の製造方法。
【請求項５】
シリコン基板と、
該シリコン基板上に設けられたゲート電極と、
該ゲート電極の両側に配置されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域とに挟まれたチャネル領域と、
該ソース領域と該ドレイン領域との表面に形成された金属シリサイド層と、
該ソース領域と該ドレイン領域とに隣接するように該チャネル領域に形成された、該ソース領域および該ドレイン領域とは導電型の異なるパンチスルーストッパ領域とを含むことを特徴とする半導体装置。
【請求項６】
上記パンチスルーストッパ領域が、上記ソース領域に隣接したソース側パンチスルーストッパ領域と、上記ドレイン領域に隣接したドレイン側パンチスルーストッパ領域からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
上記ソース領域および上記ドレイン領域のそれぞれが上記チャネル領域近傍の低濃度領域とその外方の高濃度領域とを含む、ＬＤＤ構造からなることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、簡単な工程でパンチスルーを防止する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴでは、第１導電型のイオンを注入してソース／ドレイン領域を作製した後に、ゲート長が短くなることに伴って発生するパンチスルー現象を防止すべく、ソース／ドレイン領域の全体に、第２導電型のイオンを注入（Ｈａｌｏ注入）していた（例えば、非特許文献１）。
【非特許文献１】タウア・ニン：”最新ＶＬＳＩの基礎”，丸善，pp.53
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来技術では、ソース／ドレイン領域全体にイオン注入を行うため、ドーピング濃度（Ｎａ）が高くなり、以下の式（１）で表される接合容量Ｃｊが大きくなった。
【０００４】
2006080136.tif 000003
ここで、Ｗｄｊ：空乏層幅、Ｎａ：ドーピング濃度、Ｖｊ：接合にかかる逆方向バイアス電圧、ψｂｉ：内蔵電圧、ε：誘電率、ｑ：電子の電荷量（１．６×１０−１９クーロン）である。
【０００５】
このため、接合容量Ｃｊの増大に伴い、ＭＯＳＦＥＴのスイッチング速度の遅延等の問題が発生した。
【０００６】
そこで、本発明は、パンチスルー現象を抑えた半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明は、シリコン基板を準備する工程と、シリコン基板に、ゲート電極と、ゲート電極の両側に配置されるソース領域およびドレイン領域を形成し、ソース領域とドレイン領域で挟まれた領域をチャネル領域とするチャネル領域形成工程と、ソース領域とドレイン領域を覆う金属膜を形成する金属膜形成工程と、金属膜と、ソース領域およびドレイン領域とを反応させ、ソース領域およびドレイン領域の表面に金属シリサイド層を形成するシリサイド工程と、金属シリサイド層をイオン注入マスクに用いてチャネル領域にイオンを注入し、ソース領域およびドレイン領域とは導電型の異なるパンチスルーストッパ領域を、ソース領域およびドレイン領域に隣接するように形成する注入工程とを含むことを特徴とする半導体装置の製造方法である。
【０００８】
また、本発明は、シリコン基板と、シリコン基板上に設けられたゲート電極と、ゲート電極の両側に配置されたソース領域およびドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域と、ソース領域とドレイン領域との表面に形成された金属シリサイド層と、ソース領域とドレイン領域とに隣接するようにチャネル領域に形成された、ソース領域およびドレイン領域とは導電型の異なるパンチスルーストッパ領域とを含むことを特徴とする半導体装置でもある。
【発明の効果】
【０００９】
このように、本発明にかかる半導体装置の製造方法を用いることにより、製造工程を増加させることなく、パンチスルー現象を抑えた半導体装置の製造が可能となる。
【発明を実施するための最良の形態】
【００１０】
図１は、本実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図であり、かかる製造方法は、以下の工程１〜６を含む。
【００１１】
工程１：図１（ａ）に示すように、ｐ型のシリコン半導体基板１を準備し、シリコン酸化物からなる絶縁領域２と、絶縁領域２に挟まれたウエル領域３とを形成する。ウエル領域３は、例えば、ホウ素などのｐ型不純物を拡散することで形成し、更にトランジスタのしきい値を決めるホウ素などのチャネル不純物をイオン注入法等で導入する（図示せず）。
【００１２】
工程２：図１（ｂ）に示すように、ウエル領域３上に、ゲート酸化膜４を介してゲート電極５を作製する。ゲート電極５は、例えば多結晶シリコンからなる。続いて、ゲート電極５をイオン注入のマスクに用いて、ｎ型イオン６を注入する。これにより、ＬＤＤ（Lightly Doped Drain）構造のエクステンション領域であるｎ型領域７’が形成される。
【００１３】
工程３：図１（ｃ）に示すように、シリコン窒化膜を全面に形成した後、ドライエッチングし、残ったシリコン窒化膜からサイドウォール８を形成する。続いて、ゲート電極５およびサイドウォール８をイオン注入のマスクに用いて、ｎ型イオン９を注入する。これにより、ｎ型領域７’より不純物濃度の高いｎ型領域７が形成される。ｎ型領域７とｎ型領域７’から、ＬＤＤ構造を有するソース／ドレイン領域が形成される。
【００１４】
工程４：図１（ｄ）に示すように、例えばＣｏ、Ｔｉ、Ｎｉ等の金属膜１０を全面に堆積させる。Ｃｏを金属膜１０に用いた場合、膜厚は約７０Åとする。
【００１５】
工程５：図１（ｅ）に示すように、ＲＴＡ（Rapid Thermal Anneal）のような熱処理を行うことにより、金属膜１０がシリコンと接した部分にシリサイド膜１１を形成する。具体的には、例えば４３０℃のような低温で１回目のＲＴＡを行い、シリコンとコバルトを共晶させてＣｏＳｉを形成する。続いて、ウェットエッチング等で、共晶化していない金属膜１０を除去し、更に、例えば７６０℃のような高温で２回目のＲＴＡを行い、シリコンとコバルトを共晶させてＣｏＳｉを形成する。これにより、ｎ型領域７、ゲート電極５の上に低抵抗のＣｏＳｉ２からなるシリサイド膜１１が形成される。
【００１６】
なお、シリサイド化に伴う、金属１原子あたりのシリコン原子の消費量は、ＣｏＳｉ２が形成される場合は３．６４原子、ＴｉＳｉ２が形成される場合は２．２７原子、ＮｉＳｉ２が形成される場合は３．６５原子である。例えばＣｏからなる金属膜８の膜厚が７０Åの場合、シリサイド化したＣｏＳｉ２からなるシリサイド膜１１の膜厚は２５４．８Åとなる。
【００１７】
工程６：図１（ｆ）に示すように、例えばホウ素のようなｐ型イオン１２を、斜め方向からチャネル領域（ｐ型のウエル領域３内で、ｎ型領域７及び７’に挟まれた領域、図示せず）に注入（Ｈａｌｏ注入）する。
ここで、ボロンイオンを、注入エネルギ１０ｋｅＶで注入した場合、投影飛程Ｒｐは、シリコン中で約４００Å、ＣｏＳｉ中で約２４３Å、ＳｉＮ中で約５３４Åとなる。従って、ＳｉＮからなるサイドウォール８中を通ったホウ素イオン等が、ちょうどチャネル領域でパンチスルーストッパ領域１３を形成するように、注入角度、注入エネルギ、サイドウォール８の膜厚等を調整する。
【００１８】
適当な注入角度／注入エネルギ等を用いてステップ回転注入を行うことにより、シリサイド膜１１では、注入される領域の元素が重いため、投影飛程Ｒｐは浅くなり、シリコン基板１にはイオンはほとんど注入されない。
一方、サイドウォール８やゲート電極５直下では、注入される領域の元素が軽いため、投影飛程Ｒｐが深くなり、注入されたイオン種はチャネル領域に到達してパンチスルーストッパ領域１３が形成される。
以上の工程で、全体が１００で表されるＭＯＳＦＥＴが完成する。
【００１９】
このように、本実施の形態にかかる半導体装置の製造方法では、通常の製造工程においても形成されるシリサイド膜１１を注入マスクに用いてＨａｌｏ注入を行うことにより、製造工程を増やすことなくチャネル領域でソース／ドレイン領域に隣接したパンチスルーストッパ領域（ソース側パンチスルーストッパ領域とドレイン側パンチスルーストッパ領域）１３の形成が可能となる。
【００２０】
図２（ａ）は、全体が１００で表される本実施の形態にかかるＭＯＳＦＥＴの断面図であり、図２（ｂ）は、全体が２００で表される従来構造のＭＯＳＦＥＴの断面図である。
図２（ａ）に示すように、ＭＯＳＦＥＴ１００では、ソース／ドレイン領域を構成するｎ型領域７’に挟まれたチャネル領域にのみパンチスルーストッパ領域１３が形成されている。一方、従来のＭＯＳＦＥＴ２００では、ソース／ドレイン領域（ｎ型領域７、７’）を包み込むように、広範囲に渡ってパンチスルーストッパ領域１４が形成されている。
【００２１】
図３（ａ）は、本実施の形態にかかるＭＯＳＦＥＴ１００のｎ型領域７に注入された、ｎ型およびｐ型イオン濃度プロファイルであり、図３（ｂ）は、従来のＭＯＳＦＥＴ２００のｎ型領域７における濃度プロファイルである。
図３（ａ）（ｂ）に示す濃度プロファイルは、それぞれ、図２（ａ）のＡ−Ａ、図２（ｂ）のＢ−Ｂの断面におけるプロファイルとなっている。
図３（ａ）、（ｂ）では、ｐ型不純物によりウエル領域（Ｐウエル）３、ｎ型不純物によりｎ型領域（Ｎ＋）７がそれぞれ形成されている。また、図３（ｂ）では、パンチスルーストッパ領域（Ｈａｌｏ）１４が形成されているが、図３（ａ）では形成されていない。
【００２２】
このように、本実施の形態にかかるＭＯＳＦＥＴ１００では、チャネル領域にｐ型のパンチスルーストッパ領域１３を形成することにより、パンチスルー現象を抑え、短チャネル効果の影響を低減することができる。
特に、ＭＯＳＦＥＴ１００では、ｐ型のパンチスルーストッパ領域１３を形成するために注入されるイオンの量が少なくなり、上記式（１）においてＮａの値が小さくなる。この結果、本発明の構造を用いることで、短チャネル効果を抑えつつ、Ｎ＋層（ＰＭＯＳの場合はＰ＋層）下のｐ型不純物濃度（ＰＭＯＳの場合はｎ型不純物濃度）を低減することが可能となるため、接合容量Ｃｊを低減可能となる。接合容量は、高速製品で製品遅延を決定する抵抗、容量、インダクタンスの容量を決定する要素となる。これを低減することにより、製品遅延を抑えることが可能となり、スイッチング速度等のＭＯＳＦＥＴ１００の特性が向上する。
【００２３】
なお、本実施の形態では、ｎチャネルのＭＯＳＦＥＴ１００について説明したが、ｐチャネルＭＯＳＦＥＴにも適用することができる。この場合、Ｈａｌｏ注入には、リン等のｎ型イオンが注入イオンとして用いられる。
【００２４】
また、ソース／ドレイン領域は、ＬＤＤ構造とせずに、通常のソース／ドレイン構造としても良い。この場合、サイドウォールは特に形成しなくても良い。
【００２５】
更に、ＭＥＳＦＥＴ等、ＭＯＳＦＥＴ以外の半導体装置にも適用できる。
【００２６】
図４は、本実施の形態にかかるＭＯＳＦＥＴを組み合わせたＣＭＯＳインバータの概略図である。このようなＣＭＯＳインバータの遅延時間は、以下の式（式２）〜（式４）で表すことができる。
【００２７】
2006080136.tif 000004
【００２８】
2006080136.tif 000005
【００２９】
2006080136.tif 000006
式（２）〜式（４）において、
τ    ：ＰＭＯＳ＋ＮＭＯＳの遅延時間
τｎ  ：ＮＭＯＳの遅延時間
τｐ  ：ＰＭＯＳの遅延時間
Ｉｎｓａｔ：ＮＭＯＳ飽和電流
Ｉｐｓａｔ：ＰＭＯＳ飽和電流
Ｗｎ      ：ＮＭＯＳ活性領域幅
Ｗｐ    ：ＮＭＯＳ活性領域幅
Ｖｄｄ  ：電源電圧
を表す。
【００３０】
ここで、ＮＭＯＳ、ＰＭＯＳにおいて、上記式中の容量Ｃは、
１）ＮＭＯＳ、ＰＭＯＳのドレインの接合容量：Ｃｊ
２）配線容量：Ｃｗ
３）ゲート容量：Ｃｇ
４）ミラー容量（ゲートとドレインとのオーバーラップに起因する容量）：Ｃｍのような成分を持つ。
本実施の形態にかかるＣＭＯＳインバータでは、接合容量Ｃｊの値を大幅に低減することが可能となり、結果としてインバータの遅延時間を短縮することができる。
【図面の簡単な説明】
【００３１】
【図１】本実施の形態にかかるＭＯＳＦＥＴの製造工程の断面図である。
【図２】（ａ）本実施の形態にかかるＭＯＳＦＥＴの断面図であり、（ｂ）従来のＭＯＳＦＥＴの断面図である。
【図３】（ａ）本実施の形態にかかるＭＯＳＦＥＴのソース／ドレイン領域の濃度プロファイルであり、（ｂ）従来のＭＯＳＦＥＴのソース／ドレイン領域の濃度プロファイルである。
【図４】本実施の形態にかかるＭＯＳＦＥＴを用いたＣＭＯＳインバータの概略図である。
【符号の説明】
【００３２】
１  シリコン基板、２  絶縁領域、３  ウエル領域、４  ゲート酸化膜、５  ゲート電極、６  ｎ型イオン、７、７’  ｎ型領域、８  サイドウォール、９  ｎ型イオン、１０  金属膜、１１  シリサイド膜、１２  ｐ型イオン、１３、１４  パンチスルーストッパ領域、１００、２００  ＭＯＳＦＥＴ。
【図１】
2006080136.tif 000007
【図２】
2006080136.tif 000008
【図３】
2006080136.tif 000009
【図４】
2006080136.tif 000010