(57)【要約】【課題】  半導体メモリ素子において、ビットラインセンスアンプの純粋なオフセット電位を測定できる構成を提供する。【解決手段】  センスアンプのオフセット電位を測定するための構成は、半導体メモリ素子のデータ読出し時に、メモリセルに格納されたデータが載せられるビットライン及び反転ビットラインの電位差を増幅するためのビットラインセンスアンプブロックと、１つ以上のスイッチを経由し、ビットライン及び反転ビットラインに接続されるコア領域内部のデータ入出力ライン及び反転データ入出力ラインと、データ入出力ラインと接続される第１外部電位供給パッドと、反転データ入出力ラインと接続される第２外部電位供給パッドと、データ入出力ラインと第１外部電位供給パッドとの接続及び反転データ入出力ラインと第２外部電位供給パッドとの接続をスイッチングする外部電位供給制御部とを備えてなる。【選択図】図３
2006127725.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプオフセット電位を測定する構成を備えてなる半導体メモリ素子であって、
データ読出し時に、メモリセルに格納されたデータが載せられるビットライン及び反転ビットラインの電位差を増幅するためのビットラインセンスアンプブロックと、
１つ以上のスイッチを経由し、前記ビットライン及び前記反転ビットラインに接続されるコア領域内部のデータ入出力ライン及び反転データ入出力ラインと、
前記データ入出力ラインと接続される第１外部電位供給パッドと、
前記反転データ入出力ラインと接続される第２外部電位供給パッドと、
前記データ入出力ラインと前記第１外部電位供給パッドとの接続及び前記反転データ入出力ラインと前記第２外部電位供給パッドとの接続をスイッチングする外部電位供給制御部と
を備えてなる半導体メモリ素子。
【請求項２】
前記外部電位供給制御部が、
前記データ入出力ラインと前記第１外部電位供給パッドとを接続させるための第１スイッチと、
前記反転データ入出力ラインと前記第２外部電位供給パッドとを接続させるための第２スイッチと、
前記第１スイッチ及び前記第２スイッチをターンオンさせる外部電位供給命令を生成するための外部電位供給命令の発生部とを含む
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１スイッチ及び前記第２スイッチがＭＯＳトランジスタである
ことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記第１外部電位供給パッド及び前記第２外部電位供給パッドが、一般のメモリチップのデータ、命令またはアドレスの入出力のための外部端子接続用パッドと区別される別のパッドである
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記外部電位供給命令の発生部が、
メモリ素子内で生成されるローアクティブパルスとテストモード信号とを受け取って、前記外部電位供給命令をイネーブルさせるためのイネーブルトリガと、
メモリ素子内で生成される書込みコラムアドレスストローブ信号を受け取って、前記外部電位供給命令をディセーブルさせるためのディセーブルトリガーと、
前記外部電位供給命令の出力タイミングを調節するためのタイミング制御部とを含む
ことを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記タイミング制御部が、前記外部電位供給命令の立下りエッジを、所定時間遅延させるための立下りエッジ遅延器を含む
ことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
さらに、オフセット電圧テストを行うようにするテスト遂行命令を出力するためのテストモード設定部を備えてなる
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記テストモード設定部が、テスト遂行命令だけでなく複数のテストモード信号を出力し、オフセット電圧テストをするための方法を変更できる
ことを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
さらに、周辺領域から供給される電位を前記データ入出力ライン及び前記反転データ入出力ラインの電位差として提供するための書込み駆動部を備えてなり、
前記書込み駆動部は、オフセット電圧テストを行う時には非アクティブになる
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
さらに、メモリ素子内で生成される書込みコラムアドレスストローブ信号を入力され、書込み駆動部イネーブル信号を出力する書込み駆動部制御部を備えてなり、
前記書込み駆動部イネーブル信号は、オフセット電圧テストを行う時にはディセーブルされる
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１１】
さらに、前記外部電位供給制御部が接続動作を行う時には、センスアンプイネーブル信号（センスアンプに対する駆動制御信号である）を非アクティブ化させるセンスアンプ制御部を備えてなる
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
さらに、オフセット電圧テスト時に、別の外部入力信号によってセンスアンプイネーブル信号（センスアンプに対する駆動制御信号である）を発生させるセンスアンプ制御部を備えてなる
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１３】
さらに、オフセット電圧テスト時に、非アクティブ化されるＸデコーダ（アクティブになった前記Ｘデコーダが、アクセスすべきメモリセルを選択する）を備えてなる
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１４】
さらに、メモリセルを有する上位ビットラインと前記ビットラインセンスアンプとを接続するための上位ビットライン選択スイッチと、
メモリセルを有する下位ビットラインと前記ビットラインセンスアンプとを接続するための下位ビットライン選択スイッチと、
オフセット電圧テストを行う時には、前記上位ビットライン選択スイッチ及び前記下位ビットライン選択スイッチを全て遮断するビットライン選択スイッチ制御部とを備えてなる
ことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１５】
外部と接続する接触パッドからコア領域内部のデータ入出力ラインにテスト電圧を印加し、前記データ入出力ラインに対する均等化信号を非アクティブ化し、テストするセンスアンプに接続された複数のメモリセルのうちテストするメモリセルを選択する第１ステップと、
前記テスト電圧の印加を中断させる第２ステップと、
前記センスアンプをアクティブ化する第３ステップと、
前記センスアンプによって増幅されたデータを、メモリ素子の読み出し経路を用いて読み出す第４ステップと
を含んでなるセンスアンプのオフセット電圧測定方法。
【請求項１６】
前記第１ステップの後に、さらに、
テストする前記センスアンプを前記データ入出力ラインと接続させる第５ステップを含んでなる
ことを特徴とする請求項１５に記載のセンスアンプのオフセット電圧測定方法。
【請求項１７】
前記第２ステップは、前記データ入出力ラインと前記テストするセンスアンプとの接続を遮断する第６ステップを含み、
前記第２ステップの後に、さらに、前記データ入出力ラインに対するプリチャージを行う第７ステップと、
前記第３ステップの後に、さらに、前記データ入出力ラインとテストするセンスアンプとを接続させる第８ステップとを含んでなる
ことを特徴とする請求項１７に記載のセンスアンプのオフセット電圧測定方法。
【請求項１８】
前記第１ステップが、外部のアクティブ命令によって行われ、
前記第４ステップが、外部の読出し命令によって行われる
ことを特徴とする請求項１７に記載のセンスアンプのオフセット電圧測定方法。
【請求項１９】
前記第３ステップが、外部命令によって行われる
ことを特徴とする請求項１７に記載のセンスアンプのオフセット電圧測定方法。
【請求項２０】
前記第１ステップが、テストするセンスアンプに上下に接続されたビットラインのうち、テストするメモリセルが接続されたビットラインを選択する第９ステップを含む
ことを特徴とする請求項１７に記載のセンスアンプのオフセット電圧測定方法。
【請求項２１】
外部と接続される接触パッドからコア領域内部のデータ入出力ラインにテスト電圧を印加し、前記データ入出力ラインに対する均等化信号を非アクティブ化し、テストするセンスアンプに接続させた全てのメモリセルを遮断する第１ステップと、
前記テスト電圧の印加を中断させる第２ステップと、
センスアンプをアクティブ化する第３ステップと、
前記センスアンプによって増幅されたデータをメモリ素子の読出し経路を用いて読み出す第４ステップと
を含んでなるセンスアンプのオフセット電圧測定方法。
【請求項２２】
前記第１ステップの後に、さらに、テストする前記センスアンプを前記データ入出力ラインと接続させる第５ステップを含んでなる
ことを特徴とする請求項２１に記載のセンスアンプのオフセット電圧測定方法。
【請求項２３】
前記第２ステップが、前記データ入出力ラインと前記テストするセンスアンプとの接続を遮断する第６ステップを含み、
前記第２ステップの後に、さらに、前記データ入出力ラインに対するプリチャージを行う第７ステップと、
前記第３ステップの後に、さらに、前記データ入出力ラインとテストするセンスアンプとをさらに接続させる第８ステップとを含んでなる
ことを特徴とする請求項２２に記載のセンスアンプのオフセット電圧測定方法。
【請求項２４】
前記第１ステップが、外部のアクティブ命令によって行われ、前記第４ステップが、外部の読出し命令によって行われる
ことを特徴とする請求項２３に記載のセンスアンプのオフセット電圧測定方法。
【請求項２５】
前記第３ステップが、外部命令によって行われる
ことを特徴とする請求項２３に記載のセンスアンプのオフセット電圧測定方法。
【請求項２６】
前記第１ステップが、テストするセンスアンプに上下に接続されたビットラインのうちの何れかを選択する第９ステップを含む
ことを特徴とする請求項２３に記載のセンスアンプのオフセット電圧測定方法。
【請求項２７】
前記第１ステップが、テストするセンスアンプに上下に接続されたビットラインの全てを遮断する第１０ステップを含む
ことを特徴とする請求項２３に記載のセンスアンプのオフセット電圧測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ素子、特にセンスアンプのオフセット電位を容易に測定できる半導体メモリ素子に関する。
【背景技術】
【０００２】
半導体メモリ素子、特にＤＲＡＭから、その各メモリセルに格納されたビット値データを読み出すためには、メモリセルアレイを形成する各メモリセルに格納されたエネルギの弱いデータを外部に出力できるように増幅しなければならないが、そのための構成要素がビットラインセンスアンプ（ＢＬＳＡ）である。
【０００３】
図１の回路図は、従来の技術に係る半導体メモリのコア領域上でデータ読出し／書込み経路を示している。図１に示されているように、半導体メモリ装置は、メモリセル５１０、ビットラインセンスアンプブロック５２０、ビットラインセンスアンプ制御部６２０、ワードライン駆動部（Ｘデコーダ）６１０、ＩＯセンスアンプ５９４、書込み駆動部５９２、ローカルＩ／Ｏラインプリチャージ部５７０、Ｙデコーダ６３０を備えている。さらに、半導体メモリ装置は、前記ビットラインセンスアンプ制御部６２０を制御するためのビットライン制御部６５０、前記ローカルＩ／Ｏラインプリチャージ部５７０を制御するためのローカルプリチャージ制御部５３０、前記書込み駆動部５９２を制御するための書込み駆動部制御部５８０、前記Ｙデコーダ６３０を制御するためのＹデコーダ制御部６４０を備えている。
【０００４】
前記メモリ装置において、書込み動作の際には、入出力パッドＤＱから伝送されるデータは、Ｉ／Ｏ駆動部５９８を経てグローバル入出力ラインＧＩＯを介して書込み駆動部５９２に伝送され、読出し動作時には、メモリセルに格納されていたデータは、ＩＯセンスアンプ５９４を介してグローバル入出力ラインＧＩＯに沿ってＩ／Ｏ駆動部５９８に伝送され、入出力パッドＤＱを介して出力される。
【０００５】
前記書込み駆動部５９２及び前記Ｉ／Ｏセンスアンプ５９４は、ローカル入出力ラインＬＩＯ、ＬＩＯＢを介してビットラインセンスアンプブロック５２０と接続されており、制御信号Ｙｉが前記接続を制御する。制御信号Ｙｉは、Ｙデコーダ６３０で生成される。また、前記ローカルＩ／Ｏラインプリチャージ部５７０は、ローカル入出力ラインＬＩＯ及びＬＩＯＢをプリチャージする。
【０００６】
ここで、半導体メモリ装置内のセルアレイからビットラインセンスアンプブロックまでのデータの移動過程、すなわちセンシング、増幅、入力などの過程は、当業者に自明な事実であるため、説明を省略する。
【０００７】
センスアンプ５２２を駆動させるためのＢＬＳＡ制御部６２０を構成する複数の細部回路の中から、図２Ａはビットライン選択部６２２を示し、図２Ｂはビットラインプリチャージ制御部６２４を示し、図２Ｃはセンスアンプ駆動部６２６を示す。
【０００８】
ビットラインセンスアンプ５２２の出力において、構成ＭＯＳトランジスタ素子のしきい電位差、トランスコンダクタンスの差、ビットラインと反転ビットラインとのキャパシタンスの差などの様々な原因による所定のオフセット電位が発生する特徴がある。セル５１０に格納されたデータがビットラインに印加される時に、ビットライン上の信号としての電位変化は相当小さいため、センスアンプ５２２のオフセット電位が大きいと、メモリ素子からの安定したデータ読出し動作を保障することは難しくなる。よって、半導体メモリ素子の安定した動作を保障するためには、前記センスアンプのオフセット電位を測定しなければならない。
【０００９】
一般に、センスアンプのオフセット電位を測定するためには、セルストレージノードの反対側電極のバイアス電位ＶＣＰ(voltage of cell plate)を変化させて、データを読み出して、エラーがあるか否かを判定しており、理論的な計算式を採用してオフセット電位を算出していた。そのような従来の方法では、セルキャパシタンス値とビットラインキャパシタンス値とを精密に区別して測定するのが難しいため、純粋なビットラインセンスアンプのオフセット電位を算出するのが難しいという問題があった。また、実際の測定値ではなく、近似値による計算値であったため、実際の回路動作上の正確性を保障することはできなかった。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、純粋なビットラインセンスアンプのオフセット電位を算出できる半導体メモリ素子を提供することにある。
【００１１】
また、この発明の他の目的は、ビットラインセンスアンプの入力ラインに直接テスト電位を印加し、オフセット電位を測定できる半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、この発明による、センスアンプのオフセット電位を測定する構成を備えた半導体メモリ素子は、データ読出し時に、メモリセルに格納されたデータが載せられるビットライン及び反転ビットラインの電位差を増幅するためのビットラインセンスアンプブロックと、１つ以上のスイッチを経由し、前記ビットライン及び反転ビットラインに接続されるコア領域内部のデータ入出力ライン及び反転データ入出力ラインと、前記データ入出力ラインと接続される第１外部電位供給パッドと、前記反転データ入出力ラインと接続される第２外部電位供給パッドと、前記データ入出力ラインと第１外部電位供給パッドとの接続及び、前記反転データ入出力ラインと第２外部電位供給パッドとの接続をスイッチングする外部電位供給制御部とを備えてなる。
【発明の効果】
【００１３】
この発明によれば、上記構成の半導体メモリ素子を実施することによって、計算による推定値でなく、ビットラインセンスアンプに直接テスト電位を印加して増幅の如何を判定することによって、より正確なビットラインセンスアンプのオフセット電位を測定できるという効果が得られる。また、テスト電位の印加時に、ビットラインや入出力ラインを遮断させることができ、純粋なビットラインセンスアンプだけのオフセット電位を測定するなど、様々な場合のオフセット電圧を測定することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付の図面を参照しながら、この発明の最も好ましい実施の形態を説明する。
【００１５】
［実施形態１］
第１の実施形態としての半導体メモリ素子は、この発明の思想をＤＲＡＭ（ダイナミックＲＡＭ）素子に採用したものである。
【００１６】
一般に、ＤＲＡＭ素子の場合、データが格納されるメモリセルの領域は、複数のセルアレイブロックに区分されており、各セルアレイブロックは、複数のセルアレイと、セルアレイ間に位置するビットラインセンスアンプアレイとを含んで構成されている。１つのセルアレイは、複数のセルカラムからなり、１つのセルカラムは、ビットライン対を共有するメモリセルからなり、１つのビットラインセンスアンプアレイは、複数のビットラインセンスアンプからなる。
【００１７】
１つのビットラインセンスアンプアレイは、上、下に接続したセルアレイから出力されたデータを増幅する構造であって、シェアドセンスアンプ(shared sense amp)構造と称するが、シェアドセンスアンプ構造内で１つのビットラインセンスアンプは、上位ビットライン選択スイッチを経由して上側のセルアレイに属するセルカラムのビットライン対（上位ビットライン対）と接続し、下位ビットライン選択スイッチを経由して下側のセルアレイに属するセルカラムのビットライン対（下位ビットライン対）に接続する。
【００１８】
図３は、この発明の第１実施形態に係る半導体メモリ素子のデータ入出力経路上の構造を示したブロック図である。
【００１９】
この実施形態の半導体メモリ素子は、データ読出し時にメモリセルアレイ１１０に書き込まれたデータが載せられるビットラインＢＬ及び反転ビットラインＢＬＢの電位差を増幅するためのビットラインセンスアンプ１２２を含むビットラインセンスアンプブロック１２０と、１つ以上のスイッチを経由して前記ビットライン及び前記反転ビットラインに接続するコア領域内部のローカル入出力ラインＬＩＯ及び反転ローカル入出力ラインＬＩＯＢと、前記ローカル入出力ラインＬＩＯと接続する第１外部電位供給パッド１６２と、前記反転ローカル入出力ラインＬＩＯＢと接続する第２外部電位供給パッド１６４と、前記ローカル入出力ラインＬＩＯと前記第１外部電位供給パッド１６２との接続及び前記反転ローカル入出力ラインＬＩＯＢと前記第２外部電位供給パッド１６４との接続をスイッチングする外部電位供給制御部１５０と備えてなっている。
【００２０】
ここで、外部電位供給制御部１５０は、外部電位供給命令の発生部１４０から出力される外部電位供給命令LIO_forceによって制御される。
【００２１】
また、示された半導体メモリ素子は、Ｘアドレスに応じて選択されたワードラインをアクティブ化する（アクティブレベルにする）ためのＸデコーダ２１０と、ビットラインＢＬ及び反転ビットラインＢＬＢのプリチャージ、ビットラインセンスアンプの駆動などを制御するためのビットラインセンスアンプ制御部２２０と、ビットラインセンスアンプ制御部２２０の制御動作遂行のタイミングを調節するためのＸ経路制御部２５０と、ビットラインとローカル入出力ラインとを接続するＹｉスイッチを制御するためのＹデコーダ２３０と、Ｙデコーダ２３０の駆動を制御するためのＹデコーダ制御部２４０と、テスト遂行命令TM_Fを出力するためのテストモード決定部２９０とを、さらに備えている。
【００２２】
さらに、半導体メモリ素子は、ローカル入出力ラインＬＩＯ、ＬＩＯＢをプリチャージするためのローカルラインプリチャージブロック１７０、前記ローカルラインプリチャージブロック１７０を制御するためにローカルラインプリチャージ命令LIO_PSTBを生成するローカルラインプリチャージ制御部１３０を備えてなっている。
【００２３】
この発明に係る半導体メモリ装置において、書込み動作の際は、入出力パッドＤＱ１９８から伝送されるデータは、Ｉ／Ｏ駆動部１９６を経てグローバル入出力ラインＧＩＯを介して書込み駆動部１９２に伝送され、読出し動作時の際は、メモリセルに格納されていたデータは、ＩＯセンスアンプ１９４を介してグローバル入出力ラインＧＩＯに沿ってＩ／Ｏ駆動部１９６に伝送され、入出力パッドＤＱ１９８を介して出力される。ここで、書込み駆動部は、書込み駆動部制御部１８０により制御される。
【００２４】
Ｘ経路制御部２５０は、図４Ａに示すセンスアンプ断続部２６０、図４Ｂに示すタイミング制御部２７０、図４Ｃに示すＸデコーダ断続部２８０、及び図４Ｄに示すブロック制御信号発生部２９０を含む。図示のセンスアンプ断続部２６０は、センスアンプアクティブ信号act_saによりセンスアンプイネーブル信号saenをアクティブ化するイネーブルトリガ２６１、センスアンププリチャージ信号pcg_saによりセンスアンプイネーブル信号saenを非アクティブ化する（非アクティブレベルにする）ディセーブルトリガ２６２、トグルされた状態を維持させるためのラッチ部２６５、及び外部電位供給命令LIO_forceに応じて、センスアンプイネーブル信号saenの出力の如何を断続する出力制御部２６６を含む。出力制御部２６６は、前記ラッチ部２６５の出力及び外部電位供給命令LIO_forceを受け取るＮＯＲゲート及び反転器を含み、外部電位供給命令LIO_forceが「ハイ」にアクティブになると、常にセンスアンプイネーブル信号saenを「ロー」に非アクティブ化する。
【００２５】
図４Ｂのタイミング制御部２７０は、ローアクティブパルスratvpに対応して、ビットラインアクティブ信号act_bl、ワードラインアクティブ信号act_wl及びセンスアンプアクティブ信号act_saを出力し、ロープリチャージパルスrpcgpに対応してビットラインプリチャージ信号pcg_bl、ワードラインプリチャージ信号pcg_wl、及びセンスアンププリチャージ信号pcg_saを出力する。前記信号のうち、センスアンプアクティブ信号act_sa及びセンスアンププリチャージ信号pcg_saに対応してセンスアンプ断続部２６０がセンスアンプイネーブル信号saenを生成するようになる。
【００２６】
図５は、この実施形態の外部電位供給命令の発生部１４０及びローカルラインプリチャージ制御部１３０の構造を示すものである。外部電位供給命令の発生部１４０は、テスト時において、ローアクティブパルスが発生するとき、外部電位供給命令LIO_forceを「ハイ」にアクティブ化するためのイネーブルトリガ１４４、書込みコラムアドレスストローブパルスが発生するとき、外部電位供給命令LIO_forceを「ロー」に非アクティブ化するためのディセーブルトリガ１４２、テストモードでない時において、外部電位供給命令の発生部１４０の駆動を停止させるための駆動制御部１４６、及び外部電位供給命令LIO_forceの出力タイミングを調節するためのラッチ遅延部１４８を含む。前記ラッチ遅延部１４８は、ディセーブルトリガ１４２による外部電位供給命令LIO_forceの立下りエッジを遅延させるための立下りエッジ遅延器１４９を含むことが好ましい。
【００２７】
ローカルラインプリチャージ制御部１３０は、一般に、書込みコラムアドレスストローブパルスcasp_wt、または読出しコラムアドレスストローブパルスcasp_rdによってローカルラインプリチャージ信号LIO_RSTBを所定時間「ハイ」に非アクティブを維持させ、外部電位供給命令LIO_forceがアクティブになった区間でもまた「ハイ」に非アクティブになる。前記ローカルラインプリチャージ信号LIO_RSTBによって、ローカル入出力ライン対は、読出し、書込み及びテストなど、ローカル入出力ラインにデータが載せられる時間を除いた時間には、所定のプリチャージ電圧にプリチャージされた状態を維持するようになる。
【００２８】
図６は、図３のブロック図に含まれた書込み駆動部制御部１８０の内部構造及びローカル入出力ライン対に接続する構成を示すものである。書込み駆動部制御部１８０は、一般に書込みコラムアドレスストローブパルスcasp_wtの入力に対応して書込み動作に必要な所定時間の間アクティブになる書込み駆動部イネーブル信号enを発生させるが、示された構造の場合には、テスト信号TM_Fが「ハイ」である場合には、常に書込み駆動部イネーブル信号enを「ロー」に非アクティブ化する。すなわち、この発明によるセンスアンプオフセット電圧テスト時には、書込み駆動部１９２を非アクティブ化する。
【００２９】
図７は、この実施形態に係る半導体メモリ素子のテストモードにおける各種内部信号などを示すタイミング波形図である。以下、図７を参照しながら、この実施形態の動作を説明する。
【００３０】
この実施形態の半導体メモリ素子において、オフセット電圧テストを行う場合には、テストモード決定部からアクティブレベルを呈するテスト遂行命令TM_Fが出力される。これによって、テストモード信号TM_Fに応じて駆動／停止するＸ経路断続部２５０、外部電圧印加命令発生部１４０及び書込み駆動部制御部１８０によって、テストモードに応じる駆動がなされる。テストモード時にも、一般の動作の場合と同様に、外部のアクティブ命令（正確には、外部制御信号などの解析）に応じて一連の動作が行われる。アクティブ命令時に、図示しないコメントデコーダでアクティブパルスを発生させると、外部電位供給命令LIO_forceが「ハイ」にアクティブ化され、ビットライン均等化信号bleqが「ロー」に非アクティブ化され、Ｘアドレスに応じてテストを行うメモリセルが選択されるように適宜にワードライン信号WLiが与えられる（以下、「ステップＳ１２０」と参照する）。
【００３１】
シェアドセンスアンプ構造である場合、上記ステップＳ１２０で２個のビットライン均等化スイッチのうち必要な１つを選択するように、ビットライン選択信号bish／bislが遷移される。外部電位供給命令LIO_forceに応じて、第１外部電位供給パッド１６２及び第２外部電位供給パッド１６４を介して印加される外部テスト電位によって、ステップＳ１２０を遂行後、プリチャージ電圧に均等化されていたビットライン及び反転ビットラインに外部電位だけの電位差が与えられる。
【００３２】
この発明によるオフセット電圧のテスト時には、オフセット電圧を測定するために所定レベルの電圧を、テストするメモリセルに印加する動作、すなわちテスト電圧でメモリセルに書き込む動作を行わなければならない。メモリセルにテスト電圧で書き込むときは、一般の動作の場合と同様に、書込み命令を使用することが好ましく、書込み命令を表示するために前記コマンドデコーダは、書込みコラムアドレスストローブパルスcasp_wtを発生させる。書込みコラムアドレスストローブパルスcasp_wdを受け取った図５のディセーブルトリガ１４２は、所定遅延時間の間、外部電位供給命令LIO_forceを非アクティブにする。
【００３３】
テスト電圧が載せられたローカル入出力ライン対に接続するセンスアンプ（及びビットライン対）を選択するためのＹアドレスにより決定されるYi信号は、外部電位供給命令LIO_forceのアクティブレベル区間に対応する区間の間、アクティブレベルを呈するように構成することもでき、書込みコラムアドレスストローブパルスcasp_wdに対応して、所定の遅延時間の間、アクティブレベルを呈するように構成することができる。また、テスト遂行時に、Ｙアドレスがテスト電圧でテストを行うセンスアンプを特定して行うように構成することもでき、テストを遂行しようとするローカル入出力ライン対に接続した全てのセンスアンプにテスト電圧を印加するように構成することもできる。
【００３４】
図８は、外部電位供給命令LIO_forceに対応して、１つのローカル入出力ライン対に接続した全てのセンスアンプにテスト電圧を印加する態様を構成する場合のＹ経路制御部２４０の実施形態を示すものである。テストするメモリセルに対してテスト電位印加が十分になされると、テスト電位の印加を中断し、センスアンプをアクティブにして検出されるデータを読み出さなければならない。このために、まず外部電位供給命令LIO_forceを「ロー」に非アクティブ化して、ローカル入出力ライン対に外部電位供給を中断させる（以下、「ステップＳ１４０」と参照する）。図４Ａのセンスアンプ断続部２６０は、外部電位供給命令LIO_forceが「ロー」に遷移すると、センスアンプイネーブル信号saenを「ハイ」にアクティブ化し、センスアンプをアクティブ化する（以下、「ステップＳ１６０」と参照する）。
【００３５】
次いで、センスアンプによって増幅された値を読み出さなければならない（以下、「ステップＳ１８０」と参照する）が、この実施形態ではメモリ素子で読出し経路を使用してデータを読み出す過程を採用する。したがって、テスト時に検出値を読み出すときにも一般の読出し動作と同様に、前記コマンドデコーダが読出しコラムアドレスストローブパルスcasp_rdを出力する。読出しコラムアドレスストローブパルスcasp_rdが発生すれば、ローカル入出力ライン対に接続されるセンスアンプを選択するためにYi信号をアクティブ化し、該当Ｙｉスイッチをターンオンさせる。テスト電位を印加する時は、１つのローカル入出力ライン対にいくつかのセンスアンプ（ビットライン）を接続してもよいが、テスト検出値を読み出す時には、１つのローカル入出力ライン対には１つのセンスアンプ（ビットライン）が接続されなければならない。
【００３６】
上記ステップＳ１８０の読出し動作は、センスアンプの増幅動作によって前記デジタル値にビットラインが増幅された状態で、必要なＹｉスイッチをターンオンしてローカル入出力ラインと接続し、ＩＯセンスアンプに増幅してＧＩＯラインを経由し、外部入出力フィンに前記デジタル値を出力する方式である。
【００３７】
外部から印加したテスト電位差が、前記センスアンプのオフセット電圧より大きければ、テスト電位を印加したとおりのデジタル値が最終的に読み出され、センスアンプのオフセット電圧がさらに大きければプリチャージ（リセット）状態が読み出されて読出し動作に失敗する。この実施形態において、測定しようとする前記オフセット電圧は、ワードライン信号WLiによって選択されたメモリセルとビットライン、センスアンプとによって発生したものである。
【００３８】
ステップＳ１８０の読出し動作が完了すれば、プリチャージ時点で判断したコマンドデコーダが出力するロープリチャージパルスによって、センスアンプイネーブル信号saen、ワードライン信号WLiなどがディセーブルされ、上位及び下位のビットライン選択スイッチをターンオンさせた状態で、ビットライン対及び／またはローカル入出力ライン対に対するプリチャージが行われる。
【００３９】
［実施形態２］
この実施形態の半導体メモリ素子は、前記実施形態１の構成とほとんど類似しているが、６種類のオフセット電圧テストモードの組合せについての動作を行い、各テストモードを採用するための部分の構成において、実施形態１とは違いがある。
【００４０】
図９に示すこの実施形態の半導体メモリ素子内のテストモード決定部２９０′は、１個のテスト遂行命令TM_Fと３個のテストモード信号TM_0、TM_1、TM_2を出力する。TM_0は、０番テストモード時にアクティブレベルを呈する信号であり、TM_1は、１番テストモード時にアクティブレベルを呈する信号であり、TM_2は、２番テストモード時にアクティブレベルを呈する信号である。
【００４１】
０番テストモードでは、Ｙｉスイッチ及びＸデコーダによって選択されたメモリセルにテスト電圧を印加した後、外部命令に対応して読み出す動作を遂行し、１番テストモードではテストするセンスアンプに１つのビットラインだけ接続し、全てのメモリセルを遮断した状態でテスト電圧を印加した後、読み出す動作を行い、２番テストモードではテストするセンスアンプにビットラインを遮断した状態でテスト電圧を印加した後、読み出す動作を行う。
【００４２】
TM_Fは、全てのテストモード時に同時にアクティブレベルを呈し、TM_2信号がアクティブレベルになった時はTM_1信号は特別な意味を持たない関係を有する。したがって、組合せ可能なテストモードの場合の数は、「TM_0＝オン、TM_1＝オフ、TM_2＝オフ」、「TM_0＝オン、TM_1＝オン、TM_2＝オフ」、「TM_0＝オン、TM_2＝オン」、「TM_0＝オフ、TM_1＝オフ、TM_2＝オフ」、「TM_0＝オフ、TM_1＝オン、TM_2＝オフ」、「TM_0＝オフ、TM_2＝オン｝の全部で６種類となる。
【００４３】
１番テストモード及び２番テストモードでは、印加されたテスト電位を格納する手段がないため、外部電位供給命令を非アクティブ化するやいなや、センスアンプイネーブル信号をアクティブ化して、印加されたテスト電位をすぐに増幅することが好ましい。一旦センスアンプが増幅動作を行うと、センスアンプが駆動する限り増幅されたデジタル値をラッチするようになる。したがって、１番テストモード及び／または２番テストモードの遂行においても、１つのローカル入出力ライン対に接続された全てのセンスアンプに対し一括してテスト電圧を印加した後、センスアンプを１つずつ読み出す方式でテストを行うことができる。
【００４４】
図１０は、０番テストモードを採用するためのこの実施形態のセンスアンプ断続部２６０′を示すものである。センスアンプ断続部２６０′は、図４Ａに示すセンスアンプ断続部２６０と類似の構造を有し、内部断続部２６２′、外部信号In_extによってセンスアンプイネーブル信号saenをアクティブ化するためのイネーブルトリガ２６３′、センスアンププリチャージ信号pcg_saによってセンスアンプイネーブル信号saenを非アクティブ化するためのディセーブルトリガ２６４′、前記イネーブルトリガ２６３′とディセーブルトリガ２６４′とによるトグル結果をラッチするためのラッチ部２６５′、及び０番テストモードである場合、前記ラッチ部２６５′の出力でセンスアンプイネーブル信号saenの出力を断続ための出力制御部２６６′で構成されている。
【００４５】
タイミング制御部２７０、Ｘデコーダ断続部２８０及びビットライン制御部２９０の構造は、図４Ｂないし図４Ｄに示すように前記実施形態１と同様である。
【００４６】
図１１は、この実施形態において１番テストモードを採用するためのＸデコーダ２１０′を示すものである。Ｘデコーダ２１０′の構造は、従来の技術と類似しているが、Ｘデコーダ２１０′をアクティブ化するＸデコーダイネーブル信号xdenがそのまま入力されておらず、入力制御部２１２′を経由して入力される。１番テストモードである場合、前記入力制御部２１２′は、Ｘデコーダイネーブル信号xdenの入力を遮断し、Ｘデコーダ２１０′を非アクティブ化する。
【００４７】
図１２は、この実施形態において２番テストモードを採用するためのビットライン選択スイッチ制御部２２２を示すものである。このビットライン選択スイッチ制御部２２２は、ビットラインに対するプリチャージ時には、「ロー」であるビットライン制御信号blctlを受け取って、上位及び下位のビットラインスイッチを全てターンオンさせ、２番テストモードである場合には、ビットラインプリチャージ時でないときには、常に上位及び下位のビットラインスイッチを全てターンオフさせる。
【００４８】
図１３は、この実施形態に係る半導体メモリ素子に対して、０番テストモードでテストを行う時の各信号などのタイミング波形図であり、以下、各信号を中心に、０番テストモードでのこの実施形態の動作の過程を説明する。
【００４９】
この実施形態の半導体メモリ素子において、０番テストモードでテストを行う場合には、テストモード決定部２９０′からアクティブレベルを呈するテスト遂行命令TM_F及びテストモード信号TM_0が出力される。これによって、テスト遂行命令TM_Fにより駆動／停止するＸ経路断続部２５０、外部電圧印加命令発生部１４０及び書込み駆動部制御部１８０によってテストモードに応じる駆動が行われる。この実施形態に係る半導体メモリ素子でのオフセット電圧テスト時にも、一般の動作の場合と同様に、外部のアクティブ命令（正確には外部制御信号などの解析）によって一連の動作が行われることが好ましい。アクティブ命令時にコメントデコーダで（図示せず）アクティブパルスratopを発生させると、外部電位供給命令LIO_forceが「ハイ」にアクティブ化され、ビットライン均等化信号bleqが「ロー」に非アクティブ化され、Ｘアドレスによってテストを行うメモリセルが選択されるように、適宜にワードライン信号WLiが与えられる（ステップＳ１２０）。シェアドセンスアンプ構造である場合には、ステップＳ１２０で２個のビットライン均等化スイッチのうち必要な１つを選択するように、ビットライン選択信号bish／bislが遷移される。
【００５０】
外部電位供給命令LIO_forceによって、第１外部電位供給パッド１６２及び第２外部電位供給パッド１６４を介して外部テスト電位が印加され、これによって、ステップＳ１２０遂行後にプリチャージ電圧に均等化されていたビットライン及び反転ビットラインに外部電圧の電位差が与えられる。
【００５１】
この発明によるオフセット電圧のテスト時には、オフセット電圧を測定するためにテストするメモリセルに所定レベルの電圧を印加する動作、すなわちテスト電圧でメモリセルに書込み動作を遂行しなければならない。メモリセルにテスト電圧で書き込む時は、一般の動作の場合と同様に書込み命令を使用することが好ましく、書込み命令を表示するために前記コマンドデコーダは、書込みコラムアドレスストローブパルスcasp_wtを発生させる。書込みコラムアドレスストローブパルスcasp_wdを受け取った図５のディセーブルトリガ１４２は、所定遅延時間の間、外部電位供給命令LIO_forceを非アクティブ化する。
【００５２】
テスト電圧が載せられたローカル入出力ライン対に接続されるセンスアンプ（及びビットライン対）を選択するためのＹアドレスにより決定されるYi信号は、外部電位供給命令LIO_forceのアクティブ区間に対応する区間の間、アクティブ化されるように具現することもでき、書込みコラムアドレスストローブパルスcasp_wdに対応し、所定の遅延時間の間、アクティブ化されるように具現することもできる。また、テスト遂行時にＹアドレスがテスト電圧でテストを行うセンスアンプを特定して行うように具現することもでき、図８のＹデコーダ制御部を使用して、テストを遂行しようとするローカル入出力ライン対に接続された全てのセンスアンプにテスト電圧を印加するように具現することもできる。
【００５３】
テストするメモリセルに対してテスト電位印加が十分になされると、テスト電位の印加を中断し、センスアンプをアクティブにし、検出されるデータを読み出さなければならない。このために、まず外部電位供給命令LIO_forceを「ロー」に非アクティブ化し、ローカル入出力ライン対に外部電位供給を中断させる（ステップＳ１４０）。
【００５４】
図１０のセンスアンプ断続部２６０′は、外部電位供給命令LIO_forceが「ロー」である状態において素子外部からイネーブル命令In_extが入力されると、センスアンプイネーブル信号saenを「ハイ」にアクティブ化してセンスアンプをアクティブにする（ステップＳ１６０）。次いで、センスアンプによって増幅された値を読み出す過程（ステップＳ１８０）は、メモリ素子で読出し経路を使用してデータを読み出す過程を採用する。したがって、テスト時に検出値を読み出すときにも、一般の読出し動作と同様に、前記コマンドデコーダから読出しコラムアドレスストローブパルスcasp_rdが出力され、Yi信号がアクティブレベルになって該当Ｙｉスイッチがターンオンされる。テスト電位を印加するときは、１つのローカル入出力ライン対にいくつかのセンスアンプ（ビットライン）を接続してもよいが、テスト検出値を読み出すときには、１つのローカル入出力ライン対には１つのセンスアンプ（ビットライン）が接続されなければならない。
【００５５】
ステップＳ１８０の読出し動作において、外部から印加したテスト電位差がセンスアンプのオフセット電圧より大きければ、テスト電位を印加したとおりのデジタル値が最終的に読み出され、センスアンプのオフセット電圧がさらに大きければ、プリチャージ（リセット）状態が読み出されて、読出し動作に失敗する。このテストモードにおいて測定しようとする前記オフセット電圧は、ワードライン信号WLiによって選択されたメモリセルとビットライン、センスアンプとによって発生したものである。Ｓ１８０ステップの読出し動作が完了すると、プリチャージ時点で判断したコマンドデコーダが出力するロープリチャージパルスによって、センスアンプイネーブル信号saen、ワードライン信号WLiなどがディセーブルされ、上位及び下位のビットライン選択スイッチをターンオンさせた状態でビットライン及び／またはローカル入出力ラインに対するプリチャージが行われる。
【００５６】
図１４は、この実施形態に係る半導体メモリ素子に対して、１番テストモードでテストを行う時の各信号などのタイミング波形図であり、以下これら信号を中心に１番テストモードにおけるこの実施形態の動作の過程を説明する。
【００５７】
この実施形態の半導体メモリ素子において１番テストモードでテストを行う場合には、テストモード決定部でアクティブになったテスト遂行命令TM_F及びテストモード信号TM_1が出力される。これによって、テスト遂行命令TM_Fによって駆動／停止するＸ経路断続部２５０、外部電圧印加命令発生部１４０及び書込み駆動部制御部１８０によって決定されたテストに応じた駆動がなされる。アクティブ命令によってコメントデコーダ（図示せず）からアクティブパルスratvpを発生させると、外部電位供給命令LIO_forceが「ハイ」にアクティブ化され、ビットライン均等化信号bleqが「ロー」に非アクティブ化される（ステップＳ１２０）。シェアドセンスアンプ構造である場合には、ステップＳ１２０で２個のビットライン均等化スイッチのうち必要な１つを選択するようにビットライン択信号bish／bislが遷移される。図９のＸデコーダ２１０′は、１番テストモード信号TM_1が入力されると、イネーブル信号enが「ロー」に非アクティブ化される構造になっており、ステップＳ１２０でＸデコーダ２１０′は非アクティブになる。
【００５８】
外部電位供給命令LIO_forceによって、第１外部電位供給パッド１６２及び第２外部電位供給パッド１６４を介して印加される外部テスト電位によって、ステップＳ１２０を遂行後に、プリチャージ電圧に均等化されていたビットライン及び反転ビットラインに外部電位だけの電位差が与えられる。
【００５９】
１番テストモードは、センスアンプに接続されたビットライン対に如何なるメモリセルも接続されない状態で行われる。したがって、書込み動作の過程は必要ではないが、タイミングを合せるために、他のモードと同様に書込みコラムアドレスストローブパルスcasp_wtを使用することが好ましい。
【００６０】
書き込みカスパルスcasp_wdを受け取った図３のディセーブルトリガ１４２は、所定遅延時間の間、外部電位供給命令LIO_forceを非アクティブレベルにする。
【００６１】
テスト電圧が載せられたローカル入出力ライン対に接続されるセンスアンプ（及びビットライン対）を選択するためのＹアドレスにより決定されるYi信号は、外部電位供給命令LIO_forceのアクティブ区間に対応する区間の間、アクティブになるように具現することもでき、書込みコラムアドレスストローブパルスcasp_wdに対応して、所定の遅延時間の間、アクティブになるように具現することもできる。また、テスト遂行時にＹアドレスがテスト電圧でテストを行うセンスアンプを特定して行うように具現することもでき、図８のＹデコーダ制御部を使用し、テストを遂行しようとするローカル入出力ライン対に接続された全てのセンスアンプにテスト電圧を印加するように具現することもできる。
【００６２】
書込みコラムアドレスストローブパルスcasp_wdのアクティブ化時点から、所定遅延時間が経過した後、外部電位供給命令LIO_forceを「ロー」に非アクティブ化し、ローカル入出力ラインに外部電位供給を中断させる（ステップＳ１４０）。次いで、センスアンプイネーブル信号saenに対するアクティブ化が行われるが（ステップＳ１６０）、TM_0信号が非アクティブになった場合には、図１４のように、外部電位供給命令LIO_forceの非アクティブ遷移がセンスアンプイネーブル信号saenをアクティブにし、TM_0信号がアクティブ化された場合には、図１３のように、別の外部命令によってセンスアンプイネーブル信号saenがアクティブになる。
【００６３】
次いで、センスアンプによって増幅された値を読み出す過程（ステップＳ１８０）は、メモリ素子読出し経路を使用してセンシングされたデータを読み出す過程を採用するため、前記コマンドデコーダから読出しコラムアドレスストローブパルスcasp_rdが出力され、Yi信号がアクティブレベルになって該当Ｙｉスイッチがターンオンされる。
【００６４】
ステップＳ１８０の読出し動作において、外部から印加したテスト電位差が該当センスアンプのオフセット電圧より大きければ、テスト電位を印加したとおりのデジタル値が最終的に読み出され、センスアンプのオフセット電圧がさらに大きければ、プリチャージ（リセット）状態が読み出されて、読出し動作に失敗する。このテストモードにおいて、前記オフセット電圧は、該当センスアンプ及びこれに接続された１つのビットライン対によって起因したオフセット電圧である。
【００６５】
ステップＳ１８０の読出し動作が完了すると、プリチャージ時点で判断したコマンドデコーダが出力するロープリチャージパルスによって、センスアンプイネーブル信号saenがディセーブルされ、上位及び下位のビットライン選択スイッチをターンオンさせた状態でビットライン及び／またはローカル入出力ラインに対するプリチャージが行われる。
【００６６】
図１５は、この実施形態に係る半導体メモリ素子に対し、２番テストモードでテストを行う時の各信号などのタイミング波形図であり、以下、信号を中心に２番テストモードでのこの実施形態の動作の過程を説明する。
【００６７】
この実施形態の半導体メモリ素子において、２番テストモードでテストを行う場合には、テストモード決定部からアクティブレベルのテスト遂行命令TM_F及びテストモード信号TM_2が出力される。これによって、テスト遂行命令TM_Fに応じて駆動／停止するＸ経路断続部２５０、外部電圧印加命令発生部１４０及び書込み駆動部制御部１８０によってテストに応じた駆動が行われる。アクティブ命令によってコメントデコーダ（図示せず）からアクティブパルスratvpを発生させると、外部電位供給命令LIO_forceが「ハイ」にアクティブになり、ビットライン均等化信号bleqが「ロー」に非アクティブになる（ステップＳ１２０）。このテストモードでは、ステップＳ１２０で２個のビットライン均等化スイッチを全てターンオフさせて、テストするセンスアンプに対するビットライン接続を遮断する。
【００６８】
外部電位供給命令LIO_forceによって、第１外部電位供給パッド１６２及び第２外部電位供給パッド１６４を介して印加される外部テスト電位によって、ステップＳ１２０遂行後に、プリチャージ電圧に均等化されていたビットライン及び反転ビットラインに外部電位だけの電位差が与えられる。
【００６９】
２番テストモードでも、書込み動作の過程は必要ではないが、タイミングを合せるために他のモードと同様に書込みコラムアドレスストローブパルスcasp_wtを使用することが好ましい。
【００７０】
書込みコラムアドレスストローブパルスcasp_wdを受け取った図３のディセーブルトリガ１４２は、所定遅延時間の間、外部電位供給命令LIO_forceを非アクティブ化する。
【００７１】
テスト電圧が載せられたローカル入出力ライン対に接続されるセンスアンプを選択するためのＹアドレスにより決定されるYi信号は、外部電位供給命令LIO_forceのアクティブ区間に対応する区間の間、アクティブレベルになるように具現することもでき、書込みコラムアドレスストローブパルスcasp_wdに対応して所定の遅延時間の間、アクティブになるように具現することもできる。また、テスト遂行時にＹアドレスがテスト電圧を印加されテストを行うセンスアンプを特定して行うように具現することもでき、図８のＹデコーダ制御部を使用して、テストを遂行しようするローカル入出力ライン対に接続された全てのセンスアンプにテスト電圧を印加するように具現することもできる。
【００７２】
書き込みコラムアドレスストローブパルスcasp_wdのアクティブ化時点から所定遅延時間が経過した後、外部電位供給命令LIO_forceを「ロー」に非アクティブ化してローカル入出力ラインに外部電位供給を中断させる（ステップＳ１４０）。次いで、センスアンプイネーブル信号に対するアクティブ化が行われるが（ステップＳ１６０）、TM_0信号の論理状態によって外部命令In_extの使用の如何が決定される。
【００７３】
次いで、センスアンプによって増幅された値を読み出す過程（ステップＳ１６０）は、メモリ素子において、読出し経路を用いて、センシングされたデータを読み出す過程を採用する。したがって、テスト時に検出値を読み出すときにも、一般の読出し動作と同様に、前記コマンドデコーダから読出しコラムアドレスストローブパルスcasp_rdが出力され、Yi信号がアクティブレベルになって、該当Ｙｉスイッチがターンオンされる。
【００７４】
ステップＳ１８０の読出し動作において、外部から印加したテスト電位差が該センスアンプのオフセット電圧より大きければ、テスト電位を印加したとおりのデジタル値が最終的に読み出され、センスアンプのオフセット電圧がさらに大きければ、プリチャージ（リセット）状態が読み出されて、読出し動作に失敗する。このテストモードでは、前記オフセット電圧は、該当センスアンプ自体によって起因したオフセット電圧である。
【００７５】
ステップＳ１８０の読出し動作が完了すると、プリチャージ時点で判断したコマンドデコーダが出力するロープリチャージパルスによって、センスアンプイネーブル信号saenがディセーブルされ、上位及び下位のビットライン選択スイッチをターンオンさせた状態でビットライン及び／またはローカル入出力ラインに対するプリチャージが行われる。
【００７６】
なお、この発明は、上記したこれらの実施形態に限られるものではなく、この発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらもこの発明の技術的範囲に属する。
【図面の簡単な説明】
【００７７】
【図１】従来の半導体メモリ素子のデータ入出力経路上の回路構成を示す回路図である。
【図２Ａ】図１のＢＬＳＡ制御部に含まれるビットライン選択制御部を示す論理回路図である。
【図２Ｂ】図１のＢＬＳＡ制御部に含まれるビットラインプリチャージ制御部を示す論理回路図である。
【図２Ｃ】図１のＢＬＳＡ制御部に含まれるセンスアンプ駆動部を示す論理回路図である。
【図３】この発明の第１実施形態に係る半導体メモリ素子のデータ入出力経路上の回路構成を示す回路図である。
【図４Ａ】図３のＸ経路制御部に含まれるセンスアンプ断続部を示す論理回路図である。
【図４Ｂ】図３のＸ経路制御部に含まれるタイミング制御部を示す論理回路図である。
【図４Ｃ】図３のＸ経路制御部に含まれるＸデコーダ断続部を示す論理回路図である。
【図４Ｄ】図３のＸ経路制御部に含まれるブロック制御信号発生部を示す論理回路図である。
【図５】図３の外部電位供給命令の発生部及びローカルラインプリチャージ制御部を示す論理回路図である。
【図６】図３の書込み駆動部断続部及びその周辺構成を示した論理回路図である。
【図７】この発明の第１実施形態に係る半導体メモリ素子に対するセンスアンプオフセット電圧テスト時の各信号を示すタイミング波形図である。
【図８】この発明の半導体メモリ素子を構成するＹデコーダ断続部の回路構成の実施形態を示す論理回路図である。
【図９】この発明の第２実施形態に係る半導体メモリ素子を構成するテストモード決定部を示す構成図である。
【図１０】この発明の第２実施形態に係る半導体メモリ素子を構成するＸ経路制御部に含まれるセンスアンプ断続部を示す論理回路図である。
【図１１】この発明の第２実施形態に係る半導体メモリ素子を構成するＸデコーダの回路構成を示す回路図である。
【図１２】この発明の第２実施形態に係る半導体メモリ素子を構成するＢＬＳＡ制御部に含まれるビットライン選択制御部を示す論理回路図である。
【図１３】この発明の第２実施形態に係る半導体メモリ素子に対する０番テストモードのセンスアンプオフセット電圧テスト時の各信号を示すタイミング波形図である。
【図１４】この発明の第２実施形態に係る半導体メモリ素子に対する１番テストモードのセンスアンプオフセット電圧テスト時の各信号を示すタイミング波形図である。
【図１５】この発明の第２実施形態に係る半導体メモリ素子に対する２番テストモードのセンスアンプオフセット電圧テスト時の各信号を示すタイミング波形図である。
【符号の説明】
【００７８】
１２２…ビットラインセンスアンプ
１５０…外部電位供給制御部
１６２…第１外部電位供給パッド
１６４…第２外部電位供給パッド
１３０…ローカルラインプリチャージ制御部
１４０…外部電位供給命令の発生部
１７０…ローカルラインプリチャージ部
２１０…Ｘデコーダ
２２０…ＢＬＳＡ制御部
２３０…Ｙデコーダ
２９０…テストモード決定部
【図１】
2006127725.tif 000003
【図２Ａ】
2006127725.tif 000004
【図２Ｂ】
2006127725.tif 000005
【図２Ｃ】
2006127725.tif 000006
【図３】
2006127725.tif 000007
【図４Ａ】
2006127725.tif 000008
【図４Ｂ】
2006127725.tif 000009
【図４Ｃ】
2006127725.tif 000010
【図４Ｄ】
2006127725.tif 000011
【図５】
2006127725.tif 000012
【図６】
2006127725.tif 000013
【図７】
2006127725.tif 000014
【図８】
2006127725.tif 000015
【図９】
2006127725.tif 000016
【図１０】
2006127725.tif 000017
【図１１】
2006127725.tif 000018
【図１２】
2006127725.tif 000019
【図１３】
2006127725.tif 000020
【図１４】
2006127725.tif 000021
【図１５】
2006127725.tif 000022