(57)【要約】【課題】  電源供給開始時におけるリセット信号の出力を保証する。電源電圧が安定した以降の雑音に基づく誤リセットを防止する。【解決手段】  本発明のリセット回路は、電源電圧の供給開始時に、電源電圧が十分な値になるまでリセットを指示し、その後、リセット解除を指示する信号を出力するリセット回路本体と、電源電圧が急峻に立ち上がるような場合を考慮し、リセット回路本体の出力信号におけるリセット解除の指示開始を遅延させた信号を出力する遅延回路を有する。また、リセット回路本体の出力信号が、瞬間的にリセットを指示するものとなった場合に、その瞬間的な信号変化を除去する瞬間的リセット指示除去回路を有することは好ましい。遅延回路及び瞬間的リセット指示除去回路を有するときは、そのいずれかの出力信号を選択する選択回路を設ける。【選択図】      図１
2006129049.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の供給開始時に、電源電圧が十分な値になるまでリセットを指示し、その後、リセット解除を指示する信号を出力するリセット回路本体と、
上記電源電圧の供給開始時において電源電圧が急峻に立ち上がったと仮定した場合に応じた時間だけ、上記リセット回路本体の出力信号におけるリセット解除の指示開始を遅延させた信号を出力する、上記リセット回路本体の後段に設けられた遅延回路と
を有することを特徴とするリセット回路。
【請求項２】
電源電圧の供給開始時に、電源電圧が十分な値になるまでリセットを指示し、その後、リセット解除を指示する信号を出力するリセット回路本体と、
上記電源電圧が立ち上がった以降において、上記リセット回路本体の出力信号が、瞬間的にリセットを指示するものとなった場合に、その瞬間的な信号変化を除去する、上記リセット回路本体の後段に設けられた瞬間的リセット指示除去回路と
を有することを特徴とするリセット回路。
【請求項３】
電源電圧の供給開始時に、電源電圧が十分な値になるまでリセットを指示し、その後、リセット解除を指示する信号を出力するリセット回路本体と、
上記電源電圧の供給開始時において電源電圧が急峻に立ち上がったと仮定した場合に応じた時間だけ、上記リセット回路本体の出力信号におけるリセット解除の指示開始を遅延させた信号を出力する、上記リセット回路本体の後段に設けられた遅延回路と、
上記電源電圧が立ち上がった以降において、上記リセット回路本体の出力信号が、瞬間的にリセットを指示するものとなった場合に、その瞬間的な信号変化を除去する、上記リセット回路本体の後段に設けられた瞬間的リセット指示除去回路と、
上記電源電圧の供給開始時においては、上記遅延回路からの出力信号を当該リセット回路からの出力とし、上記電源電圧が立ち上がった以降においては、上記瞬間的リセット指示除去回路からの出力信号を当該リセット回路からの出力とする選択回路と
を有することを特徴とするリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の供給開始時に電子回路などに与えるリセット信号を発生するリセット回路に関するものである。
【背景技術】
【０００２】
従来のこの種の技術としては、例えば、特許文献１に開示されているものがある。以下、従来のリセット回路を図２を用いて説明する。
【０００３】
従来のリセット回路は、電源端子１、グランド端子４間に直列に配置された２個の抵抗２及び３により、電源電圧ＶＤＤを線形分割して該分割点での電圧Ａの信号を出力する電源分割回路１０と、基準電圧Ｂの信号を出力する基準電圧回路６と、電源分割回路１０の出力電圧Ａと基準電圧回路６の基準電圧Ｂとを互いに比較する比較回路５と、出力端子８とで構成される。
【０００４】
ここで、電源分割回路１０の出力電圧Ａは、電源電圧ＶＤＤを抵抗分割した電圧であるため、図３（ａ）に示すように、電源供給開始時において、電源電圧ＶＤＤに比例して変化する。一方、基準電圧回路６の基準電圧Ｂは、電源供給開始時において、電源電圧ＶＤＤが一定値以上になった以降は、電源電圧ＶＤＤの変化に拘わらず一定である。そして、比較回路５での比較結果に基づき、一般には、出力電圧（分割電圧）Ａが基準電圧Ｂ以下であるときに、電源電圧ＶＤＤが所定電圧Ｖｏ以下と見なして出力端子８より、図３（ｂ）に示すように、リセット信号を出力（出力“Ｌ”）する一方、出力電圧Ａが基準電圧Ｂ以上であるときに、電源電圧ＶＤＤが所定電圧Ｖｏ以上と見なして出力端子８よりリセット解除信号を出力（出力“Ｈ”）する。
【０００５】
すなわち、電源供給開始時において、出力電圧Ａの波形と基準電圧Ｂの波形とは、電源電圧ＶＤＤが所定電圧Ｖｏの値をとる位置で互いに交差して交点を形成するようになされており、その交点をはさんで、当該リセット回路からの出力Ｃの論理レベルが切り替わるようになっている。
【特許文献１】特開２００２−２２８６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、基準電圧回路６は、一般に電源の立ち上がりと同時に基準電圧Ｂの信号を出力するようになされているが、安定した一定の基準電圧Ｂの信号を出力するようになるには、電源供給開始時点から基準電圧回路６の回路構成（一般的には時定数が長いコンデンサが利用されている）で定められる一定の時間が必要である。
【０００７】
そのため、電源電圧ＶＤＤの急峻な立上り時には、電源分割回路１０の出力電圧Ａが基準電圧Ｂを常に上回って立ち上がり、図４（ａ）に示すように、出力電圧Ａの波形と基準電圧Ｂの波形との間に交点が形成されなくなり、このために、図４（ｂ）に示すように、比較回路５からの出力Ｃ（＝出力電圧Ａ−基準電圧Ｂ）は電源供給開始時点から正の出力となって出力端子８からリセット信号を出力しないという欠点があった。
【０００８】
上記特許文献１は、この欠点に対する対策方法も提案しているが、基準電圧回路６の回路構成や電源電圧の立上り条件などによっては、上述した欠点を解決できない場合があった。
【０００９】
また、雑音などにより、所定電圧Ｖｏを超えて安定した電源電圧ＶＤＤが瞬間的に所定電圧Ｖｏ以下に下がった場合に、リセット回路がリセット信号を出力して、電子回路を誤ってリセットしてしまう場合もあった。
【００１０】
本発明は、以上の点を考慮してなされたものであり、電源供給開始時におけるリセット信号の出力を保証し得るリセット回路や、電源電圧の安定した以降における雑音に基づく誤リセットを防止し得るリセット回路を提供しようとしたものである。
【課題を解決するための手段】
【００１１】
第１の本発明のリセット回路は、電源電圧の供給開始時に、電源電圧が十分な値になるまでリセットを指示し、その後、リセット解除を指示する信号を出力するリセット回路本体と、上記電源電圧の供給開始時において電源電圧が急峻に立ち上がったと仮定した場合に応じた時間だけ、上記リセット回路本体の出力信号におけるリセット解除の指示開始を遅延させた信号を出力する、上記リセット回路本体の後段に設けられた遅延回路とを有することを特徴とする。
【００１２】
第２の本発明のリセット回路は、電源電圧の供給開始時に、電源電圧が十分な値になるまでリセットを指示し、その後、リセット解除を指示する信号を出力するリセット回路本体と、上記電源電圧が立ち上がった以降において、上記リセット回路本体の出力信号が、瞬間的にリセットを指示するものとなった場合に、その瞬間的な信号変化を除去する、上記リセット回路本体の後段に設けられた瞬間的リセット指示除去回路とを有することを特徴とする。
【００１３】
第３の本発明のリセット回路は、電源電圧の供給開始時に、電源電圧が十分な値になるまでリセットを指示し、その後、リセット解除を指示する信号を出力するリセット回路本体と、上記電源電圧の供給開始時において電源電圧が急峻に立ち上がったと仮定した場合に応じた時間だけ、上記リセット回路本体の出力信号におけるリセット解除の指示開始を遅延させた信号を出力する、上記リセット回路本体の後段に設けられた遅延回路と、上記電源電圧が立ち上がった以降において、上記リセット回路本体の出力信号が、瞬間的にリセットを指示するものとなった場合に、その瞬間的な信号変化を除去する、上記リセット回路本体の後段に設けられた瞬間的リセット指示除去回路と、上記電源電圧の供給開始時においては、上記遅延回路からの出力信号を当該リセット回路からの出力とし、上記電源電圧が立ち上がった以降においては、上記瞬間的リセット指示除去回路からの出力信号を当該リセット回路からの出力とする選択回路とを有することを特徴とする。
【発明の効果】
【００１４】
第１及び第３の本発明によれば、電源供給開始時におけるリセット信号の出力を保証し得るリセット回路を提供できる。
【００１５】
また、第２及び第３の本発明によれば、電源電圧の安定した以降における雑音に基づく誤リセットを防止し得るリセット回路を提供できる。
【発明を実施するための最良の形態】
【００１６】
（Ａ）第１の実施形態
以下、本発明によるリセット回路の第１の実施形態を、図面を参照しながら詳述する。
【００１７】
（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態のリセット回路を示すブロック図であり、上述した図２に示す従来のリセット回路との同一、対応部分には、同一符号を付して示している。
【００１８】
図１において、第１の実施形態のリセット回路は、従来と同様な電源分割回路１０、基準電圧回路６及び比較回路５でなるリセット回路本体に加え、立上り遅延回路７を有している。立上り遅延回路７は、比較回路５からの出力信号Ｃの立上りを遅延させた信号Ｄを出力端子８に出力するものである。
【００１９】
立上り遅延回路７は、例えば、図５に示す詳細構成を有する。図５において、立上り遅延回路７は、５個のインバータ２１、２３、２５、２６、２８と、２個のコンデンサ２２、２４と、２入力ＮＡＮＤゲート２７とで構成されている。
【００２０】
４個のインバータ２１、２３、２５及び２６は縦続接続されており、入力端子２０から入力された、比較回路５からの出力信号Ｃ（図５では信号Ｅで示している）が、初段のインバータ２１に入力されるようになされている。インバータ２１及び２３の接続点と、電源端子との間にはコンデンサ２２が接続されている。また、インバータ２３及び２５の接続点と、グランド端子との間にはコンデンサ２３が接続されている。２入力ＮＡＮＤゲート２７には、インバータ２６の出力Ｈと、入力端子２０から入力された比較回路５からの出力信号Ｃとが入力されるようになされている。ＮＡＮＤゲート２７の出力端子はインバータ２８の入力端子に接続され、インバータ２８からの出力Ｉが当該立上り遅延回路７の出力端子２９に与えられるようになされている。
【００２１】
（Ａ−２）第１の実施形態の動作
次に、第１の実施形態のリセット回路の動作を、図６及び図７のタイミングチャートをも参照しながら詳述する。
【００２２】
この第１の実施形態のリセット回路においても、電源分割回路１０、基準電圧回路６及び比較回路５の動作は、従来のリセット回路（図２）の場合と同様である（図３及び図４参照）。
【００２３】
第１の実施形態のリセット回路においては、比較回路５の出力信号Ｃをそのままリセット信号にするのではなく、その出力信号Ｃの立上りを立上り遅延回路７で遅延させた信号Ｄをリセット信号（“Ｌ”）として出力する。すなわち、立上り遅延回路７は、電源が立ち上がる際には、一定の遅延時間の間“Ｌ”を出力し、その後、入力信号Ｃに従った信号Ｄを出力する。
【００２４】
図７のタイミングチャートは、従来のリセット回路で課題が生じていた、電源電圧ＶＤＤが急峻に立ち上がった場合に対応するものである。電源電圧ＶＤＤの急峻な立上り時に、電源分割回路１０の出力電圧Ａが基準電圧Ｂを上回って立ち上がったときにも、立上り遅延回路７により、一定の遅延時間（図７のｔ１〜ｔ２）の間だけ、“Ｌ”レベルの信号Ｄ（すなわちリセット信号）が当該リセット回路から出力され、その後、“Ｈ” レベルの信号Ｄ（すなわちリセット解除信号）が当該リセット回路から出力される。
【００２５】
すなわち、リセット信号（“Ｌ”レベルの信号Ｄ）の出力が保証され、電源投入時の各部の電子回路のリセットが保証される。
【００２６】
図５に例示する立上り遅延回路７においては、以下のように、比較回路５の出力信号Ｃの立上りを遅延させた信号Ｄを形成する。なお、図６のタイミングチャートの前半部分も、従来のリセット回路で課題が生じていた、電源電圧ＶＤＤが急峻に立ち上がった場合に対応するものである。
【００２７】
電源電圧ＶＤＤが立ち上がる前においては、コンデンサ２２や２４には当然に電荷は充電されておらず、電源電圧ＶＤＤが急峻に立ち上がり始めた直後では、コンデンサ２２が充電されていないためにインバータ２１の出力点Ｆの電位は電源電圧ＶＤＤに近い値となり、また、比較回路５の出力電位Ｃ（入力端子２０の電位Ｅ）も接地電位（ＧＮＤ）に近い電位となる。その結果、インバータ２１の反転動作に拘わらず、電源電圧ＶＤＤが急峻に立ち上がった際には、インバータ２１の出力点Ｆの電位は上昇していく。
【００２８】
その後、比較回路５の出力電位Ｃ（入力端子２０の電位Ｅ）が “Ｈ”にほぼ達するようになるタイミングになると、コンデンサ２２や２４の充電も進んでおり、また、各インバータ２１、２３、２５、２６、２８やＮＡＮＤゲート２７も所定の動作を正常に実行できるようになっている。そのため、各インバータ２１、２３、２５、２６、２８やＮＡＮＤゲート２７は、比較回路５の出力電位Ｃ（入力端子２０の電位Ｅ）の基づいた自己への入力の変化から、各素子定数で決まる遅延時間後に出力電位を変化させる。
【００２９】
例えば、インバータ２１、２３、２６の出力Ｆ、Ｇ、Ｈは、図６に示すように、比較回路５の出力電位Ｃの立上りから、徐々に遅延したタイミングで立ち下がり、又は、立ち上がる。例えば、インバータ２３の出力点Ｇの電位は、インバータ２３の入力点Ｆの電位の立下りを遅延させて立ち上がる。ＮＡＮＤゲート２７の一方の入力端子には、比較回路５の出力電位Ｃ（入力端子２０の電位Ｅ）が入力されているので、この出力電位Ｃが“Ｈ”に達した以降においては、インバータ２６の出力Ｈを反転出力するインバータとして機能する。ＮＡＮＤゲート２７の反転動作時においても、素子定数で決まる伝搬遅延が生じる。また例えば、インバータ２８も入力電位を反転出力させて出力端子２９に与えるが、図６に示すように、その動作の際に素子定数で決まる伝搬遅延が生じる。
【００３０】
以上のような立上りエッジ又は立下りエッジのインバータ群（ＮＡＮＤゲートを含む）による反転した遅延伝搬により、最終段のインバータ２８の出力Ｉ（すなわち、立上り遅延回路７の出力Ｄ）は、比較回路５の出力電位Ｃの立上りをかなり遅らしたものとなる。なお、この遅延量は、インバータの段数を選定することにより所定量に設定することができる。
【００３１】
ここで、“Ｈ”レベルに到達して安定した比較回路５の出力電位Ｃ（入力端子２０の電位Ｅ）が、何らかの原因によって、“Ｌ”レベルに変化したとする。図６の後半部分は、この場合の各部タイミングチャートを示している。
【００３２】
インバータ２１、２３、２６は、この変化に対して、自己の素子定数で決まる遅延時間などに応じて順次追従する。しかしながら、ＮＡＮＤゲート２７の一方の入力端子には、入力端子２０の“Ｌ”の電位Ｅ（比較回路５の出力電位Ｃ））が入力されているので、ＮＡＮＤゲート２７は、インバータ２６の出力Ｈに関係なく、比較回路５の出力電位Ｃが“Ｌ”への立下りに対して、自己の素子定数などで決まる僅かな遅延時間（図６のｔ３〜ｔ４）で入力電位Ｅに追従する。
【００３３】
すなわち、立上り遅延回路７は、電源が立ち上がる際には、一定の遅延時間の間“Ｌ”（リセット信号）を出力し、その後に、入力電位Ｅに従った電位を出力するが、その後の入力電位Ｅの立下りに対しては、僅かな遅延時間で入力電位Ｅに追従する。
【００３４】
（Ａ−３）第１の実施形態の効果
以上のように、第１の実施形態のリセット回路によれば、比較回路５と出力端子８の間に立上り遅延回路７を追加したので、電源電圧が急峻に立ち上がった場合にも、正常なリセット信号を出力するリセット回路を実現することができる。
【００３５】
（Ｂ）第２の実施形態
次に、本発明によるリセット回路の第２の実施形態を、図面を参照しながら詳述する。
【００３６】
（Ｂ−１）第２の実施形態の構成
図８は、第２の実施形態のリセット回路の構成を示すブロック図であり、第１の実施形態に係る図１との同一、対応部分には同一符号を付して示している。
【００３７】
図８において、第２の実施形態のリセット回路は、第１の実施形態（や従来）と同様な電源分割回路１０、基準電圧回路６及び比較回路５でなるリセット回路本体に加え、立下り遅延回路９を有している。立下り遅延回路９は、比較回路５からの出力信号Ｃの立上りを遅延させた信号Ｐを出力端子８に出力するものである。
【００３８】
立下り遅延回路９は、例えば、図９に示す詳細構成を有する。図９において、立下り遅延回路９は、５個のインバータ３１、３３、３５、３６、３８と、２個のコンデンサ３２、３４と、２入力ＮＯＲゲート３７とで構成されている。
【００３９】
４個のインバータ３１、３３、３５及び３６は縦続接続されており、入力端子３０から入力された、比較回路５からの出力信号Ｃ（図９では信号Ｊで示している）が、初段のインバータ３１に入力されるようになされている。インバータ３１及び３３の接続点と、電源端子との間にはコンデンサ３２が接続されている。また、インバータ３３及び３５の接続点と、グランド端子との間にはコンデンサ３３が接続されている。２入力ＮＯＲゲート３７には、インバータ３６の出力Ｍと、入力端子３０から入力された比較回路５からの出力信号Ｃとが入力されるようになされている。ＮＯＲゲート３７の出力端子はインバータ３８の入力端子に接続され、インバータ３８からの出力Ｎが当該立下り遅延回路９の出力端子３９に与えられるようになされている。
【００４０】
なお、ＮＯＲゲート３７及びインバータ３８とでＯＲ回路が構成されていることになる。
【００４１】
（Ｂ−２）第２の実施形態の動作
次に、第２の実施形態のリセット回路の動作を、図１０及び図１１のタイミングチャートをも参照しながら詳述する。
【００４２】
この第２の実施形態のリセット回路においても、電源分割回路１０、基準電圧回路６及び比較回路５の動作は、従来のリセット回路（図２）の場合と同様である（図３及び図４参照）。
【００４３】
この第２の実施形態のリセット回路は、図１１の前半部分に示すように、比較回路５の出力Ｃが“Ｈ”に安定した以降に、雑音などにより、比較回路５の出力Ｃが、瞬間的に“Ｌ”に変化しても、当該リセット回路からの出力Ｐ（図９ではＮで示している）には、“Ｌ”が生じないようにする立下り遅延回路９の動作に特徴を有するものである。
【００４４】
そこで、以下では、立下り遅延回路９におけるこのような動作を説明する。
【００４５】
雑音により電源電圧ＶＤＤが瞬間的（例えば５０ｎｓ）に所定電圧Ｖｏ以下に下がり、比較回路出力Ｃが“Ｌ”を出力しても、立下り遅延回路９で、このような短時間の“Ｌ”期間は消滅する。
【００４６】
ＮＯＲゲート３７の前段側のインバータ３１、３３、３５、３６においては、比較回路出力Ｃ（立下り遅延回路９への入力Ｊ）のこのような変化に対し追従して変化し、２入力ＮＯＲゲート３７の一方の入力端子には、図１０の前半部分に示すように、比較回路出力Ｃ（立下り遅延回路９への入力Ｊ）の変化時点から、所定の遅延時間（ｔ５〜ｔ６）後に変化しているインバータ３６からの出力Ｍが入力される。この出力Ｍが“Ｌ”に変化している期間では、比較回路出力Ｃ（立下り遅延回路９への入力Ｊ）は、“Ｈ”に復帰している。２入力ＮＯＲゲート３７の他方の入力端子には、このような比較回路出力Ｃ（立下り遅延回路９への入力Ｊ）が入力されている。上述したように、ＮＯＲゲート３７及びインバータ３８とでＯＲ回路が構成している。インバータ３６からの出力Ｍが “Ｌ”に変化している期間でも、“Ｈ”に復帰している比較回路出力Ｃ（立下り遅延回路９への入力Ｊ）がＮＯＲゲート３７に入力されているので、ＯＲ回路の出力Ｎは“Ｈ”となる。
【００４７】
すなわち、比較回路出力Ｃにおける短時間の“Ｌ”を消去した出力Ｎを、立下り遅延回路９は出力する。
【００４８】
なお、電源電圧ＶＤＤが継続的に所定電圧Ｖｏ以下に下がり、比較回路出力Ｃ（立下り遅延回路９への入力Ｊ）が、上述のような瞬間的な“Ｌ”への変化ではなく、継続する“Ｌ”へ変化した場合には、図１０や図１１の後半部分に示すように、比較回路出力Ｃ（立下り遅延回路９への入力Ｊ）が“Ｈ”に復帰することはないので、変化時点から多少の時間を経過したとき以降、ＮＯＲゲート３７への２入力が共に“Ｌ”となり、立下り遅延回路９での所定の遅延分だけ遅れて出力Ｎ（図１１ではｐ）が立ち下がる。
【００４９】
（Ｂ−３）第２の実施形態の効果
以上のように、第２の実施形態のリセット回路によれば、雑音などにより、電源電圧が瞬間的に所定電圧Ｖｏ以下に下がり、比較回路出力Ｃが“Ｌ”を出力しても、リセット信号を出力しないので、リセットが頻繁に発生してシステム全体の動作が異常になってしまうようなことを防止することができる。
【００５０】
（Ｃ）第３の実施形態
次に、本発明によるリセット回路の第３の実施形態を、図面を参照しながら詳述する。
【００５１】
（Ｃ−１）第３の実施形態の構成
図１２は、第３の実施形態のリセット回路の構成を示すブロック図であり、第１や第２の実施形態に係る図１や図８との同一、対応部分には同一符号を付して示している。
【００５２】
図１２において、第３の実施形態のリセット回路は、電源分割回路１０、基準電圧回路６及び比較回路５でなるリセット回路本体に加え、立上り遅延回路７、立下り遅延回路９及び選択回路４０を有している。
【００５３】
立上り遅延回路７は第１の実施形態で説明したものと同様なものであり（図５参照）、立下り遅延回路９は第２の実施形態で説明したものと同様なものである（図９参照）。選択回路４０は、立上り遅延回路７の出力Ｑと立下り遅延回路９の出力Ｒとの一方を、当該リセット回路からの出力信号Ｓとして選択するものである。
【００５４】
上述のように、立上り遅延回路７は、電源電圧ＶＤＤの供給開始時の不都合を解決すべく設けられたものであり、立下り遅延回路９は、電源電圧ＶＤＤが安定した以降の瞬停による不都合を解決すべく設けられたものであり、有効に機能するタイミングが異なっており、選択回路４０が、立上り遅延回路７の出力Ｑと立下り遅延回路９の出力Ｒとの一方を選択するようにしても問題となることはない。
【００５５】
図１３は、選択回路４０の具体的な構成例を示すブロック図である。図１３において、選択回路４０は、３個の２入力ＮＡＮＤゲート４３〜４５と、２個のインバータ４６、４７とを有する。
【００５６】
ＮＡＮＤゲート４３には、当該選択回路４０の第１の入力端子４１から入力された立上り遅延回路７の出力Ｑと、インバータ４６の出力Ｗとが入力され、その出力ＴがＮＡＮＤゲート４５の一方の入力端子に入力される。ＮＡＮＤゲート４４には、当該選択回路４０の第２の入力端子４２から入力された立下り遅延回路９の出力Ｒと、ＮＡＮＤゲート４５の出力Ｖとが入力され、その出力ＵがＮＡＮＤゲート４５の他方の入力端子に入力される。ＮＡＮＤゲート４５の出力Ｖは、インバータ４６に入力されると共に、上述のように、ＮＡＮＤゲート４４に入力される。インバータ４６の出力Ｗは、インバータ４７に入力されると共に、上述のように、ＮＡＮＤゲート４３に入力される。インバータ４７の出力Ｓは、当該選択回路４０の出力端子４８から出力される。
【００５７】
（Ｃ−２）第３の実施形態の動作
次に、第３の実施形態のリセット回路の動作を、図１４のタイミングチャートをも参照しながら詳述する。
【００５８】
なお、立上り遅延回路７や立下り遅延回路９が出力Ｑ、Ｒを形成させるまでの、電源分割回路１０、基準電圧回路６、比較回路５、立上り遅延回路７及び立下り遅延回路９の動作は、第１又は第２の実施形態で説明した場合と同様であるので、以下では、選択回路４０の動作を説明する。
【００５９】
図１４のタイミングチャートの前半部分は電源電圧ＶＤＤが供給開始された場合の変化を示しており、タイミングチャートの後半部分は瞬停が生じることもあるが電源電圧ＶＤＤが安定している期間を示している。
【００６０】
上述のように、前者の場合には、電源電圧ＶＤＤの急峻な立上り時の不都合を解決するため立上り遅延回路７の出力Ｑを選択することが好ましく、後者の場合には、電源電圧ＶＤＤの安定期間での瞬停ではリセットが生じないようにすべく立下り遅延回路９の出力Ｒを選択することが好ましい。
【００６１】
立上り遅延回路７の出力Ｑと立下り遅延回路９の出力Ｒは、電源電圧ＶＤＤの供給が開始された直後の初期値は共に“Ｌ”となる。これにより、図１４の前半部分に示すように、ＮＡＮＤゲート４３及び４４の出力Ｔ及びＵは“Ｈ”となるので、ＮＡＮＤゲート４５の出力Ｖは“Ｌ”となり、インバータ４６の出力Ｗは“Ｈ”となり、インバータ４７の出力Ｓは“Ｌ”となる。立上り遅延回路７が立上りを遅延するため、立下り遅延回路９の出力Ｒの立上りの方が早いが、ＮＡＮＤゲート４５の出力Ｖが“Ｌ”なので、立下り遅延回路９の出力Ｒの立上りは無視される。
【００６２】
その後、立上り遅延回路７の出力Ｑが立ち上がると、ＮＡＮＤゲート４３の出力Ｔが“Ｌ”に変化し、ＮＡＮＤゲート４５の出力Ｖは“Ｈ”となり、インバータ４６の出力Ｗは“Ｌ”となり、インバータ４７の出力Ｓは“Ｈ”となる。
【００６３】
インバータ４６の出力ＷがＮＡＮＤゲート４３にフィードバックされ、 ＮＡＮＤゲート４５の出力ＵがＮＡＮＤゲート４４にフィードバックされている。ＮＡＮＤゲート４５の出力Ｖとインバータ４６の出力Ｗとは論理レベルは基本的には逆である。インバータ４６からの“Ｌ”の出力ＷがＮＡＮＤゲート４３にフィードバックされることで、立上り遅延回路７の出力Ｑの立上りによってＮＡＮＤゲート４３の出力Ｔが“Ｌ”に変化しても直ちに出力Ｔは“Ｈ”に復帰する。一方、ＮＡＮＤゲート４５の“Ｈ”の出力ＵがＮＡＮＤゲート４４にフィードバックされることで、ＮＡＮＤゲート４４の出力Ｕは“Ｌ”に変化する。
【００６４】
ＮＡＮＤゲート４３の出力Ｔが“Ｈ”、ＮＡＮＤゲート４４の出力Ｕは“Ｌ”になると、フィードバックを利用していても、選択回路４０は、各出力の論理レベルが変化しない安定状態となる。
【００６５】
図１４の前半部分から明らかなように、立上り遅延回路７の出力Ｑが立ち上がると当該選択回路４０の出力Ｓが多少遅れて立ち上がり、立ち上がった後では、“Ｈ”を維持するので、電源電圧ＶＤＤが供給開始された場合には、立上り遅延回路７の出力Ｑを、選択回路４０が選択したと同様に見なすことができる。
【００６６】
上述したような選択回路４０が安定な状態に入った場合において、図１４の後半部分に示すように、例えば、電源電圧ＶＤＤの瞬停によって、立上り遅延回路７の出力Ｑに瞬間的なで“Ｌ”が生じても、立上り遅延回路７の出力Ｑが入力されるＮＡＮＤゲート４３の他方の入力Ｗが既に“Ｌ”になっているので、ＮＡＮＤゲート４３の出力Ｔは変化せず、選択回路４０は安定状態を継続する。この場合は、立上り遅延回路７の出力Ｑの変化を無視しているので、また、選択回路４０の出力Ｓと立下り遅延回路９の出力Ｒとの論理レベルが一致しているので、立下り遅延回路９の出力Ｒを選択していると見なすことができる。
【００６７】
（Ｃ−３）第３の実施形態の効果
以上のように、第３の実施形態のリセット回路によれば、電源立上り時には立上り遅延回路７の出力をリセット回路の出力とし、リセット解除状態のときは、立下り遅延回路９の出力をリセット回路の出力としたので、電源電圧が急峻に立ち上がった場合にも正常なリセット信号を出力でき、かつ、雑音などにより電源電圧が瞬間的に所定電圧Ｖｏ以下に下がってもリセット信号を出力することを防止できるリセット回路を実現できる。
【００６８】
（Ｄ）他の実施形態
上記第３の実施形態では、立上り遅延回路７と立下り遅延回路９とが完全に別回路のものを示したが、一部の構成要素を共用するようにしても良い。例えば、図５のインバータ２１、２３、２５、２６、コンデンサ２２、２４と、図９のインバータ３１、３３、３５、３６、コンデンサ３２、３４とを共用させるようにしても良い。
【００６９】
また、立上り遅延回路、立下り遅延回路及び又は選択回路は、第１〜第３の実施形態と同等の機能を有すれば、具体的な構成は他の回路方式のものであっても良い。また、立上り遅延回路や立下り遅延回路は、同等の回路（７、９）を縦続に接続することにより、または、その内部のインバータなどの段数を増やすことにより、遅延時間を増やすようにしても良い。
【００７０】
立上り遅延回路や立下り遅延回路に入力する信号の形成構成は、上記各実施形態のものに限定されるものではない。例えば、上述した特許文献１に記載されている図２以外の構成のものであっても良い。また、基準電圧回路を使わない方式のリセット回路に対し、立上り遅延回路、立下り遅延回路及び又は選択回路を追加するようにしても良い。例えば、立上り遅延回路が立下りをも遅延させるものであっても良い。
【００７１】
上記各実施形態においては、そのリセット回路からの出力信号において“Ｌ”レベルがリセットを指示するものであったが、リセットを指示する有意な論理レベルは逆レベルであっても良い。また、追加する前の従来のリセット回路が、リセットを指示する有意な論理レベルが“Ｈ”レベルであっても良く、この場合には、第１や第２の実施形態の立上り遅延回路に代えて、立下り遅延回路を適用し、第１や第３の実施形態の立下り遅延回路に代えて、立上り遅延回路を適用することとなる。
【図面の簡単な説明】
【００７２】
【図１】第１の実施形態のリセット回路の全体構成を示すブロック図である。
【図２】従来のリセット回路の全体構成を示すブロック図である。
【図３】図２のリセット回路の各部タイミングチャート（１）である。
【図４】図２のリセット回路の各部タイミングチャート（２）である。
【図５】第１の実施形態の立上り遅延回路の内部構成を示すブロック図である。
【図６】第１の実施形態の立上り遅延回路の各部タイミングチャートである。
【図７】第１の実施形態のリセット回路の各部タイミングチャートである。
【図８】第２の実施形態のリセット回路の全体構成を示すブロック図である。
【図９】第２の実施形態の立下り遅延回路の内部構成を示すブロック図である。
【図１０】第２の実施形態の立下り遅延回路の各部タイミングチャートである。
【図１１】第２の実施形態のリセット回路の各部タイミングチャートである。
【図１２】第３の実施形態のリセット回路の全体構成を示すブロック図である。
【図１３】第３の実施形態の選択回路の内部構成を示すブロック図である。
【図１４】第３の実施形態の選択回路の各部タイミングチャートである。
【符号の説明】
【００７３】
５…比較回路、６…基準電圧回路、７…立上り遅延回路、８…選択回路、９…立下り遅延回路、１０…電源分割回路１０。
【図１】
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【図２】
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【図３】
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【図４】
2006129049.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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