(57)【要約】【課題】ビット誤り率（ＢＥＲ）決定部におけるディジタル信号解析器の出力信号の評価に必要な、高速ハードウェア部品数及び／またはソフトウェア・ルーチン実行時間を減少させることのできる方法およびシステムを提供する。【解決手段】本発明は、ディジタル信号Ｖ１を解析するための方法および対応するシステムに関し、特に、ディジタル信号Ｖ１のビット誤り率を求める方法に関する。本方法は、ディジタル信号Ｖ１、または該ディジタル信号Ｖ１のサンプル値信号Ｖ４を、サンプリング装置１６６を使用して、制御可能な移相が施されるサンプリング・ポイントにおいてサンプリングするステップを含む。本方法は、サンプリング装置１６６の出力Ｖ５が各移相に対してディジタル信号Ｖ１の妥当性に関する情報を含むように、サンプリング・ポイントをマスキングするステップによって特徴付けられる。【選択図】図２
2006129489.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号を解析するための方法、とりわけ、ディジタル信号のビット誤り率を求める方法であって、
制御可能な移相が施されるサンプリング・ポイントにおいて、サンプリング装置を用いて、前記ディジタル信号、または、該ディジタル信号のサンプル値信号をサンプリングするステップと、
前記サンプリング・ポイントをマスキングするステップであって、該マスキングするステップは、前記ディジタル信号から得られるマスキング制御信号によって制御される、ステップと、
前記サンプリング装置の出力を解析して、各移相に対するエラー情報を得るステップと、
を含む、方法。
【請求項２】
前記マスキング制御信号が前記ディジタル信号であるか、または、該ディジタル信号の相補信号である、請求項１に記載の方法。
【請求項３】
前記サンプリング・ポイントのマスキングが、ゼロ復帰（ＲＺ）フォーマッタによって前記マスキング制御信号をゼロ復帰データ・ストリームに変換すること基づいている、請求項１または２に記載の方法。
【請求項４】
前記サンプリング・ポイントのマスキングが、前記ディジタル信号の高状態及び／または低状態に基づいている、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記サンプリング・ポイントが、クロック信号ｃｌｋ２に基づいており、該クロック信号ｃｌｋ２は、前記制御可能な移相より前に、クロック回復装置によって前記ディジタル信号に位相ロックされる、請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記サンプリング装置が、双安定トリガ回路、とりわけフリップ・フロップであり、低状態の妥当性評価と高状態の妥当性評価との間の切り替えが、前記ディジタル信号を、通常／相補・極性スイッチを介して、ゼロ復帰フォーマッタに経路指定することに基づいている、請求項１から５のいずれか１項に記載の方法。
【請求項７】
前記サンプリング装置が、その出力信号をＡＮＤ素子に送り込み、該ＡＮＤ素子のもう１つの入力が、前記サンプリング装置用のクロック信号ｃｌｋ３に切り替え可能である、請求項１から６のいずれか１項に記載の方法。
【請求項８】
第１のモードにおいて、前記ＡＮＤ素子の前記もう１つの入力が、クロック信号ｃｌｋ３によって、第２のスイッチを介して供給され、前記クロック信号ｃｌｋ３に関連した前記ＡＮＤ素子の出力信号が、ビット誤り率の直接計算を可能にし、これにより、第２のモードにおいて、前記第２のスイッチが、前記ＡＮＤ素子の前記もう１つの入力を静的「１」に結合し、前記第２のモードにおいて、前記ＡＮＤ素子の出力信号がその入力信号に等しくなる、請求項７に記載の方法。
【請求項９】
少なくとも１つの比較器の第１の入力に入力信号を供給するステップをさらに含み、前記比較器の第２の入力は、第１のしきい値電圧に設定され、前記比較器は、前記ディジタル信号である第１の比較信号を出力する、請求項１から８のいずれか１項に記載の方法。
【請求項１０】
コンピュータのようなデータ処理システム上での実行時に、請求項１から９のいずれか１項に記載の方法を実行するために、好ましくは、データ記憶媒体に記憶される、ソフトウェア・プログラムまたは製品。
【請求項１１】
ディジタル信号を解析するためのシステム、とりわけ、ディジタル信号のビット誤り率を求めるためのシステムであって、
サンプリング・ポイントにおいて、前記ディジタル信号、または、該ディジタル信号のサンプル値信号をサンプリングするためのサンプリング装置と、
制御可能な移相を有するサンプリング・ポイントを発生するためのサンプリング・ポイント発生回路と、
マスキング制御信号によって制御される前記サンプリング・ポイントをマスキングするためのマスキング回路であって、前記マスキング制御信号は前記ディジタル信号から得られる、マスキング回路と、
前記サンプリング装置の出力を解析して、各移相に対するエラー情報を得る解析装置と、
を備えている、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号を解析するための改良式方法に関するものであり、とりわけ、ディジタル信号の特性を解明して、ビット誤り率を求めるための方法に関するものである。
【背景技術】
【０００２】
この方法は、被測定電子デバイス（ＤＵＴ）の出力信号をテストするためのビット誤り率テスタ（ＢＥＲＴ）の一部として用いることが可能である。典型的なＢＥＲＴには、米国、カリフォルニア州  ９４３０６、パロアルトにあるアジレント・テクノロジーズ社のＢＥＲＴ  ８６１３０Ａ  ＢｉｔＡｎａｌｙｚｅｒまたはＰａｒＢＥＲＴ  ８１２５０がある。こうしたシステムによれば、サンプリング・ポイントの遅延に相当する、制御可能な移相に応じてサンプリング・ポイントを変更し、ディジタル信号に関する論理的高または論理的低を判定するためのしきい値を変更することによって、ディジタル信号の解析が可能になる。結果として、ビット誤り率は、移相及び／またはしきい値の変更値の関数として求めることが可能である。こうしたシステムによって実施される典型的な測定は、次の通りである。
・ある特定のしきい値における位相余裕を測定するためのサンプリング・ポイントの遅延に対するビット誤り率、
・サンプリング・ポイントのある特定の遅延におけるしきい値余裕とＱファクタとを測定するための、ビット誤り率対しきい値、
・ビット誤り率の等しいポイントを結合する等高線を含むアイ・ダイアグラムを生じることになる、サンプリング・ポイントの遅延及びしきい値に対するビット誤り率。
【０００３】
それらの測定に関して必要とされるのは、ディジタル信号を表わすデータ・ストリームが既知のものであるか、または、ＢＥＲＴアナライザが、データ・ストリームを再現できるということであり、さもなければ、比較が不可能であり、従って、ディジタル信号の解析を成し遂げることは不可能である。
【０００４】
ＥＰ １ ３８５ ０１４ Ａ２には、基準チャネル及び測定チャネルが設けられた二重入力構造を備えており、予想データ・ストリームの再現を必要とせずに、データ・ストリームの解析を可能にする、従って、未知のデータ・ストリーム解析を可能にする、システムが開示されている。このシステムは、入力データ・ストリームを測定チャネル並びに基準チャネルに伝達する。測定チャネルの出力及び基準チャネルの出力は、ビット誤り率（ＢＥＲ）決定部に供給される。測定チャネル内において、第１の比較器が、入力データ・ストリームと第１の可変しきい値電圧との比較を行う。第１の比較器の出力は、サンプリング・ポイントが制御可能な移相を施される、第１のサンプリング装置に入力される。基準チャネル内において、第２の比較器が、入力データ・ストリームと、調整可能であるが解析サイクル中は固定される第２のしきい値電圧との比較を行う。第２の比較器の出力は、サンプリング・ポイントが固定された、第２のサンプリング装置に入力される。第１のサンプリング装置の出力と第２のサンプリング装置の出力は、ＢＥＲ決定部に供給され、２つの信号の比較が行われて、実際の可変移相及び実際の可変しきい値に対するビット誤り率（ＢＥＲ）が出力される。
【０００５】
既知のシステムでは、２つのデマルチプレクサ装置と、２つのクロック経路と、２つのクロック信号と２つのｎビット幅データ・ストリームを処理しなければならない論理装置と、を含むＢＥＲ決定部の入力において、倍のデータ幅が必要になるので、とりわけ、高ビット・レートに関してかなりのハードウェア及びソフトウェアが必要とされる。
【０００６】
【特許文献１】欧州特許出願公開第１  ３８５  ０１４  Ａ２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ディジタル信号の解析を改良することにある。本発明のもう１つの目的は、ディジタル信号の解析に必要なハードウェア及び／またはソフトウェア資源、とりわけ、ＢＥＲ決定部におけるディジタル信号解析器の出力信号の評価に必要な、高速ハードウェア部品数及び／またはソフトウェア・ルーチン実行時間を減少させることにある。本発明のさらにもう１つの目的は、本発明のサンプリング技法を取り入れた、画期的なハードウェア機構を提供することにある。
【課題を解決するための手段】
【０００８】
これらの目的は、独立請求項による定義のように実現される。さらなる実施態様については、従属請求項によって定義されている。
【０００９】
本発明の実施態様によれば、前記サンプリング装置の出力には、既に、ディジタル信号の妥当性に関する情報が含まれているので、ディジタル信号自体、または、例えば、ディジタル信号のサンプル値信号（sampled signal）といった、ディジタル信号から導き出される信号は、先行技術から既知の２つのデータ・チャネルの比較が冗長になるようなやり方でマスキングされるサンプリング・ポイントでサンプリングされる。ディジタル信号が妥当であるということは、それぞれの実際のサンプリング・ポイントにおいてサンプリングされる値が、理想的なサンプリング・ポイントにおいてサンプリングされる値に等しいことを表わしている。それぞれの実際のサンプリング・ポイントには、サンプリング・ポイントに関する制御可能な遅延時間に相当する制御可能な移相が生じる。移相、従って、時間遅延は、正、ゼロ、または、負とすることが可能である。移相及び時間遅延がゼロの場合、実際のサンプリング・ポイントは、理想的なサンプリング・ポイントに相当する。
【００１０】
マスキング制御信号が用いられるもう１つの実施態様では、マスキング制御信号は、ディジタル信号か、または、ディジタル信号の相補または反転信号である。マスキング制御信号がディジタル信号である場合、ディジタル信号の高状態を解析することが可能である、すなわち、高状態のビット誤り率だけを求めることが可能である。マスキング制御信号がディジタル信号の反転信号である場合、ディジタル信号の低状態を解析することが可能である、すなわち、低状態のビット誤り率だけを求めることが可能である。
【００１１】
本発明のもう１つの実施態様では、ディジタル信号の解析は、さらに単純化され、ＢＥＲ（ビット誤り率）は、本発明のシステム内において得られる２つの信号の、例えば、ビットが高になるといった事象をカウントすることによって求められる。この実施態様には、加算素子が含まれており、従って、ＢＥＲを求める計算は、第１及び第２の信号の前記カウントされた事象数を割ることに限定される。場合によっては、ＢＥＲを求めるのに、１からこの割算結果を引かなければならないこともある。ある実施態様では、サンプリング装置は、その出力信号をＡＮＤ素子に供給する。第１の態様において、前記ＡＮＤ素子のもう１つの入力が、前記サンプリング装置のクロック信号によって、第２のスイッチを介して供給される。前記ＡＮＤ素子の出力は、クロック信号と共に、出力信号及びクロック信号に基づくＢＥＲ（ビット誤り率）の直接計算を可能にする。第２の態様において、前記第２のスイッチは、前記ＡＮＤ素子の前記もう１つの入力を静的「１」に結合することが可能であり、前記第２の態様において、前記ＡＮＤ素子の出力信号は、その入力信号に等しくなる。
【００１２】
ディジタル信号を反転する場合、通常／相補・極性スイッチが用いられる。マスキング制御信号は、ＲＺフォーマッタの入力としてクロック回復装置から得られるクロック信号を利用することにより、ＲＺフォーマッタによってゼロ復帰（ＲＺ）フォーマットで変換される。クロック回復装置のビット・レートは、ディジタル信号の最大ビット・レートに等しい。
【００１３】
サンプリング・ポイントの遅延によって左右されるビット誤り率だけが問題となる場合には、ディジタル信号は、ＤＵＴの出力信号とすることが可能である。また、高状態または低状態を決める信号レベルによって左右されるビット誤り率が問題となる場合には、ディジタル信号は、ＤＵＴの出力信号とすることが可能な入力信号と、高状態または低状態を決める信号レベルに相当するしきい値電圧とを比較する比較手段の出力である。しきい値電圧は可変であり得る。高状態または低状態を決める信号レベルによって左右されるビット誤り率だけが問題となる場合には、例えば、制御可能な移相を０°または３６０°の値に固定することが可能である。
【００１４】
本発明は、また、コンピュータのようなデータ処理システムで実行される場合に、ディジタル信号の解析方法を実行するためのソフトウェア・プログラムまたは製品に関するものである。プログラムまたは製品は、データ記憶媒体に記憶されるのが望ましい。さらに、本発明は、本発明によるディジタル信号の解析システムに関するものである。
【発明を実施するための最良の形態】
【００１５】
本発明のその他の目的及び付随する利点の多くは、添付の図面に関連してなされる下記の詳細な説明を参照することによって、分りやすくなり、より理解が深まるであろう。実質的にまたは機能的に等しいか、あるいは、同様の特徴は、同じ参照符号で参照される。
【００１６】
図１には、先行技術によるアナライザ１０が示されている。入力信号４８は、入力信号４８をビット誤り率（ＢＥＲ）決定部３４に接続する第１の経路１８と第２の経路２０に分割される。第１の経路１８は、測定経路に相当し、一方、第２の経路２０は、基準経路に相当する。第１の経路１８の出力、すなわち、第１のデータ・ストリーム４０及び第１のクロック４２は、ＢＥＲ決定部３４に供給される。同様に、第２の経路２０の出力、すなわち、第２のデータ・ストリーム４４及び第２のクロック４６は、ＢＥＲ決定部３４に供給される。従って、２つのｎビット幅データ・ストリーム４０、４４及び２つのクロック信号４２、４６が、ＢＥＲ決定部３４に供給され、両方のデータ・ストリーム４０、４４の比較が行われる。ＢＥＲ決定部３４で行われる比較によって、第１のデータ・ストリーム４０の妥当性に関する情報が得られ、従って、ビット誤り率の計算が可能になる。
【００１７】
第１の比較ブロック１２は、入力信号４８と第１の経路１８との間に相互接続されている。第１の比較ブロック１２には、第１の比較器２４と、第１の可変しきい値電圧を生じる第１のしきい値電圧装置２２が含まれている。入力信号４８は、第１の比較器２４の入力の一方に供給され、一方、しきい値電圧は、第１の比較器２４の入力のもう一方に供給される。比較器２４の出力は、第１の経路１８に送られる。第１の経路１８には、第１のサンプリング装置２６、第１のデマルチプレクサ２８、及び第１の除算器３０が含まれている。第１の経路１８の出力において、第１のデータ・ストリーム４０及び第１のクロック４２は、ＢＥＲ決定部３４に供給される。
【００１８】
前記第１の比較ブロック１２と同様の構成要素を含む第２の比較ブロック１４の出力は、前記第１の経路１８と同様の構成要素を含む第２の経路２０に送り込まれる。第２の経路２０の出力において、第２のデータ・ストリーム４４及び第２のクロック４６は、ＢＥＲ決定部３４に供給される。
【００１９】
第１のＲＡＭ（ランダム・アクセス・メモリ）３６、第２のＲＡＭ３８、クロック回復装置１６、サンプリング・クロック入力３２、及び移相器５０によって、先行技術によるアナライザ１０が完成する。
【００２０】
図２には、本発明によるアナライザ１１０の第１の実施態様が示されている。入力信号１４８は、第１のしきい値電圧装置１２２を備えた第１の比較ブロック１１２に供給される。前記第１の比較ブロック１１２の出力信号Ｖ１は、第１の解析機構１５６の第１のサンプリング装置１２６に送り込まれる。入力信号１４８は、第２のしきい値電圧装置を備えた第２の比較ブロック１１４に供給される。前記第２の比較ブロック１１４の出力信号Ｖ２は、極性スイッチ１６２及びクロック位相検出器１７２に送り込まれる。
【００２１】
前記第１のサンプリング装置１２６の出力信号Ｖ４は、第２のサンプリング装置１６６に送り込まれる。クロック信号ｃｌｋ２は、第１の移相器１５８に送られ、前記第１の移相器１５８の出力ｃｌｋ１は、前記第１のサンプリング装置１２６に送られるが、ここで、ｃｌｋ１は、前記第１のサンプリング装置１２６を制御するサンプリング・ポイントを表している。第２の移相器１６０の移相は、点線１６８で表示のように、前記第１の移相器１５８の移相に結合される。通常／相補・極性スイッチ１６２は、第２のディジタル信号Ｖ２を受信する。極性スイッチ１６２の出力Ｖ３は、第２のサンプリング装置１６６のサンプリング・ポイントをマスキングするためのマスキング制御信号に相当する。極性スイッチ１６２の出力Ｖ３は、ゼロ復帰（ＲＺ）フォーマッタ１６４に供給されるが、前記ＲＺフォーマッタ１６４は、前記クロック信号ｃｌｋ２も受信する。前記ＲＺフォーマッタ１６４の出力信号は、前記第２の移相器１６０に供給される。前記第２の移相器１６０の出力信号ｃｌｋ３は、前記第２のサンプリング装置１６６を制御する。前記第２のサンプリング装置１６６の出力信号Ｖ５は、ＡＮＤ素子１６７に供給され、前記ＡＮＤ素子１６７の出力信号Ｖ６は、第１の１：ｎデマルチプレクサ１２８に供給される。第２のスイッチ１６９が図２に示す位置にある場合、前記ＡＮＤ素子１６７の第２の入力には、信号ｃｌｋ３が供給される。前記第２のスイッチ１６９が、他方の位置にある場合、前記ＡＮＤ素子１６７の前記第２の入力には、論理「１」が供給され、従って、出力信号Ｖ６は前記ＡＮＤ素子１６７の入力信号Ｖ５に等しくなる。第１の除算器１３０は、前記第２の移相器１６０の出力信号ｃｌｋ３によって駆動され、除算器１３０は、前記第１のデマルチプレクサ１２８を制御する。前記除算器１３０のもう１つの出力によって、ＢＥＲ決定部１３４にＢＥＲ決定素子用クロック１５４が供給される。デマルチプレクサ１２８の出力は、単一ｎビット幅データ・ストリーム１５２としてＢＥＲ決定部１３４に供給される。
【００２２】
ＢＥＲ決定部１３４の第１の出力１８２は、第１のランダム・アクセス・メモリ（ＲＡＭ）１３６に接続されており、ＢＥＲ決定部１３４は、前記第１のＲＡＭ１３６からのライン１８４によってデータを得ることも可能である。第２のＲＡＭ１３８は、ライン１８６及びライン１８８を介してＢＥＲ決定部１３４とのデータ交換を行う。ＲＡＭ１３６、１３８は、前記入力信号１４８及び／またはデータ・プロトコルに関連したデータを記憶している。
【００２３】
クロック回復装置１１６には、電圧制御発振器ＶＣＯ１７８、第１のスイッチ１７０、第３の移相器１７４、及びクロック位相検出器１７２、並びにフィルタ素子１７６が含まれている。第１のスイッチ１７０が図２に示す位置にあると仮定すると、ＶＣＯ１７８の出力は、第３の移相器１７４に送られ、移相器１７４は、内部的には、クロック位相検出器１７２にクロック信号ｃｌｋ２を出力し、外部的には、前記第１の解析機構１５６にクロック信号ｃｌｋ２を出力する。第２の比較ブロック１１４の出力信号Ｖ２は、クロック位相検出器１７２に入力される。クロック位相検出器１７２の出力は、フィルタ素子１７６に供給される。フィルタ素子１７６の出力信号は、ＶＣＯ１７８を制御する。従って、クロック信号ｃｌｋ２は、理想的にはゼロの固定位相差を備える出力信号Ｖ２、前記入力信号１４８、及び第１の比較ブロック１１２の前記出力信号Ｖ１に対して位相ロックされる。
【００２４】
第１のスイッチ１７０が、図２に示す以外の他方の位置にあるものと仮定すると、クロック入力１３２は、増幅素子１８０に供給される。増幅素子１８０の出力は、第１のスイッチ１７０に供給される。第１のスイッチ１７０の出力は、第３の移相器１７４に供給される。この場合、クロック回復装置１１６の他の部分は利用されていない。
【００２５】
図３〜図６には、ディジタル信号Ｖ１がディジタル信号Ｖ２に等しい場合の、図２に示す本発明の第１の実施態様に関する信号図が示されている。図３〜図６における時点ｔ１、ｔ２、ｔ３、．．．、ｔ８は、ディジタル信号Ｖ２に等しいディジタル信号Ｖ１の状態の開始を示している。図３〜図６に示す事例に関して、マークｔ１、ｔ３、ｔ５、及びｔ７は、信号Ｖ１及び信号Ｖ２の高状態の開始を示している。マークｔ２、ｔ４、ｔ６、及びｔ８は、信号Ｖ１及び信号Ｖ２の低状態の開始を示している。マークｔ０は、図３に用いられている時間目盛の開始を示しているが、ここで、図３及び図４に示す全ての信号は、ｔ０において低状態を示している。
【００２６】
図３〜図６において、後続信号の低状態及び高状態と遷移が、図の上から下へ示されている。
・Ｖ１＝Ｖ２：第１の比較ブロック１１２の出力におけるディジタル信号Ｖ１、第２の比較ブロック１１４の出力におけるディジタル信号Ｖ２。
・ｃｌｋ１：第１のサンプリング装置１２６のサンプリング・ポイントを制御するクロック信号。
・Ｖ３：極性スイッチ１６２によって得られるＲＺフォーマッタ１６４への入力信号。
・ｃｌｋ２：第２のサンプリング装置１６６のサンプリング・ポイントを制御するクロック信号。
・Ｖ４：第２のサンプリング装置１６６への入力として加えられる、第１のサンプリング装置１２６の出力信号。
・ｃｌｋ３：第２のサンプリング装置１６６のサンプリング・ポイントを制御するクロック信号。
・Ｖ５：第２のサンプリング装置１６６の出力信号。
【００２７】
図３〜図４におけるｃｌｋ３の個々の高状態内の円は、妥当であると認められるであろうビットを示している。図５〜図６におけるｃｌｋ３の個々の高状態内の円は、妥当であると認められないであろうビットを示している。これらのマーク付きビットは、前記第２のスイッチ１６９が図２に示す位置にある場合、ＡＮＤ素子１６７の出力信号Ｖ６として利用可能であり、ＢＥＲ（ビット誤り率）の単純で直接的な計算を可能にする。
【００２８】
図３及び図４には、前記入力信号１４８の高状態を解析する事例が示されているが、図５及び図６には、前記入力信号１４８の低状態を解析する事例が示されている。図示のディジタル信号Ｖ１は、単なる一例であり、図２の実施態様によって、可能性のある他の任意の２進信号を解析することが可能である。
【００２９】
図３に示す事例の場合、移相器１５８による移相の導入がなく、従って、クロック信号ｃｌｋ２とｃｌｋ１の間に位相差または遅延は生じない。図３に示す事例の場合、移相器１６０による移相の導入がなく、従って、クロック信号ｃｌｋ３はＲＺフォーマッタ１６４の出力信号と同相をなす。
【００３０】
第１のサンプリング装置１２６に対する入力信号Ｖ１は、ｔ１において低から高に変化している。第１のサンプリング装置１２６は、クロック信号ｃｌｋ１に制御されて、入力信号Ｖ１のサンプリングを行う。第１のサンプリング装置１２６の出力信号Ｖ４は、ｔ１後のｃｌｋ１の最初の前縁で低から高に変化する。第２のサンプリング装置１６６は、ｃｌｋ３に制御されて、出力信号Ｖ４のサンプリングを行う。第２のサンプリング装置１６６の出力信号Ｖ５は、ｔ１後のｃｌｋ３の最初の前縁で、低状態から高状態に変化する。図３に示すエラーのない事例の場合、クロック信号ｃｌｋ３が、第２のサンプリング装置１６６によるサンプリングを起動する各時点において、第２のサンプリング装置１６６への入力信号Ｖ４は高であるので、出力Ｖ５は高にとどまることになる。
【００３１】
図３に示す事例の場合、ＢＥＲは、ＢＥＲ＝１−（Ｖ６でカウント可能なビット数／ｃｌｋ３でカウント可能なビット数）＝１−１０／１０＝０によって計算することが可能である。
【００３２】
図４に示す事例の場合、ｃｌｋ２と比較したｃｌｋ１の遅延によって明らかなように、移相器１５８によって導入される移相が生じている。移相結合１６８により、第２の移相器１６０によって、ＲＺフォーマッタ１６４の出力信号とｃｌｋ３との間に対応する移相が導入される。この場合、第２のサンプリング装置１６６の出力電圧Ｖ５は、図３に示すように、最初に低から高に遷移し、その後、高にとどまるのではなく、数回の遷移を示している。それらの遷移は、導入される移相に起因するビット誤りを示している。
【００３３】
第１のサンプリング装置１２６のｃｌｋ１の移相を変化させ、これにより、第２のサンプリング装置１６６を制御するｃｌｋ３の結合移相または遅延も変化させ、第１の比較ブロック１１２におけるしきい値を変化させることによって、出力信号Ｖ５を利用して、データ遷移、及び入力信号１４８の高ビット期間のアナログ性能を測定することが可能になる。
【００３４】
ＲＺフォーマッタ１６４の前に、通常／相補・極性スイッチ１６２を利用することによって、入力信号１４８の低ビット期間の解析が可能になるが、これについては、図５及び図６に関連して後述する。
【００３５】
図４に示す事例の場合、ＢＥＲは、ＢＥＲ＝１−（Ｖ６でカウント可能なビット数／ｃｌｋ３でカウント可能なビット数）＝１−６／１０＝４／１０によって計算することが可能である。Ｖ６でカウント可能なビットは、クロック信号ｃｌｋ３の曲線内における円によって示されている。
【００３６】
図５には、この場合、極性スイッチ１６２がディジタル信号Ｖ１の低状態の特性を示すように設定されている事例に関する、ディジタル信号図の一例が示されているが、ここで、ディジタル信号Ｖ１は、入力信号１４８をベースにしている。この場合、Ｖ５は、エラーが検出されない限り、低状態にとどまる。図５と図３を比較すると明らかなように、図５の場合、極性スイッチ１６２の出力信号Ｖ３は反転され、第２のサンプリング装置１６６を制御するｃｌｋ３は、図３の場合には存在しなかった前縁から構成されている。図５のクロック信号ｃｌｋ３は、図３の場合には遷移が生じた時点において低のままである。従って、ここでは、入力信号１４８の低状態を解析することが可能である。
【００３７】
図５に示す事例の場合、移相器１５８によって導入される移相はなく、従って、クロック信号ｃｌｋ２とｃｌｋ１との間に位相差または遅延は生じない。図５に示す事例の場合、移相器１６０は、移相を導入しないので、クロック信号ｃｌｋ３はＲＺフォーマッタ１６４の出力信号と同相である。
【００３８】
第１のサンプリング装置１２６への入力信号Ｖ１は、ｔ１において低から高に変化している。第１のサンプリング装置１２６は、クロック信号ｃｌｋ１に制御されて、入力信号Ｖ１のサンプリングを行う。第１のサンプリング装置１２６の出力信号Ｖ４が、ｔ１後のｃｌｋ１の最初の前縁で低から高に変化する。第２のサンプリング装置１６６は、クロック信号ｃｌｋ３に制御されて、出力信号Ｖ４のサンプリングを行う。クロック信号ｃｌｋ３のｔ０後の最初の前縁において、第２のサンプリング装置１６６の出力Ｖ５は、低状態にとどまる。図５に示すエラーのない事例の場合、ｃｌｋ３が第２のサンプリング装置１６６によるサンプリングを起動する各時点において、第２のサンプリング装置１６６への入力信号Ｖ４は低であるので、出力Ｖ５は低にとどまる。
【００３９】
図５に示す事例の場合、ＢＥＲは、ＢＥＲ＝（Ｖ６でカウント可能なビット数）／（ｃｌｋ３でカウント可能なビット数）＝０／１０＝０によって計算することが可能である。
【００４０】
図６に示す事例の場合、ｃｌｋ２に対するｃｌｋ１の遅延から明らかなように、移相器１５８によって導入される移相が生じる。移相結合１６８により、第２の移相器１６０によって、ＲＺフォーマッタ１６４の出力信号とｃｌｋ３との間に対応する移相が導入される。この場合、第２のサンプリング装置１６６の出力電圧Ｖ５は、図５に示すように低にとどまるのではなく、数回の遷移を示している。それらの遷移は、導入される移相に起因するビット誤りを示している。
【００４１】
第１のサンプリング装置１２６のｃｌｋ１の移相を変化させ、これにより、第２のサンプリング装置１６６を制御するｃｌｋ３の結合移相または遅延も変化させ、第１の比較ブロック１１２におけるしきい値を変化させることによって、出力信号Ｖ５を利用して、データ遷移、及び入力信号１４８の低ビット期間のアナログ性能を測定することが可能になる。
【００４２】
データ・ストリームの検出された高期間及び検出された低期間の結果を組み合わせることにより、ランダムなまたは予期せぬデータ・ストリームで、最新技術によるビット誤り率テストの全測定を実施することが可能になる。例えば、高ビットのビット誤り率は、カウントされた信号Ｖ５のエラー数をカウントされたＲＺパルス数で割ることによって求めることが可能である。この演算は、プロトコル、受信部、及びＢＥＲ論理回路を含むＢＥＲ決定部１３４において実施しなければならない。
【００４３】
図６に示す事例の場合、ＢＥＲは、ＢＥＲ＝（Ｖ６でカウント可能なビット数）／（ｃｌｋ３でカウント可能なビット数）＝４／９によって計算することが可能である。Ｖ６におけるビットは、クロック信号ｃｌｋ３の曲線内の円によって示されている。
【００４４】
図７には、本発明によるアナライザ２１０の第２の実施態様が示されている。図７と図２を比較すると明らかなように、図７の場合、ここでは、前記第１の比較ブロック２１２の出力を前記第２のサンプリング装置２６６に結合する移相器２５９が、前記第２のサンプリング装置２６６より前にくる。図２に示す第１の実施態様の第１のサンプリング装置１２６は存在しない。代わりに、フリップ・フロップとして実現可能な第２のサンプリング装置２６６が、第１のサンプリング装置の機能も実施する。第２の移相器２６０は、やはり、図２に示す第１の実施態様と同様にその入力信号を受信するが、前記第２の移相器２６０の移相がそれ以上他の移相器に結合することはない。第２の実施態様の場合、移相器２５９と第２の移相器２６０の移相のいずれかは可変であり、もう一方は固定されて、ＲＺフォーマッタ２６４の整定を可能にする遅延の働きをする。回路の残りの構成要素は、図２の第１の実施態様内のものと同じであり、これ以上の説明は不要である。この第２の実施態様の利点は、アナライザ２１０の回路がさらに単純化されるという点である。
【００４５】
図８には、比較ブロック３１２を１つだけしか設けず、従って、この場合、移相器３５９及び極性スイッチ３６２にディジタル信号が１つだけしか供給されないようにすることにより、さらに単純化された、本発明によるアナライザ３１０の第３の実施態様が示されている。さらに、ＲＺフォーマッタ３６４は、増幅素子３８０及び第３の移相器３７４を介して、サンプリング・クロック入力３３２からそのクロック信号を受信する。この第３の実施態様１００の利点は、ディジタル入力信号が１つだけしかない既知の信号入力ＢＥＲ解析機構の一部として用いることができるという点にある。
【００４６】
本発明によれば、前記ＡＮＤ素子１６７、２６７、３６７の出力には、各移相及び各しきい値に関する、前記ディジタル信号Ｖ１の妥当性についての情報が含まれる。
【００４７】
差動入力信号の場合、前記比較器の前に、入力信号のレベル・シフトが行われる可能性がある。
【図面の簡単な説明】
【００４８】
【図１】先行技術によるアナライザを示す図である。
【図２】本発明の第１の実施態様を示す図である。
【図３】高状態の特性を示す事例における、本発明の第１の実施態様に関するデータ信号図である。
【図４】高状態の特性を示す事例における、本発明の第１の実施態様に関する移相を伴うデータ信号図である。
【図５】低状態の特性を示す事例における、本発明の第１の実施態様に関する極性スイッチを用いたデータ信号図である。
【図６】低状態の特性を示す事例における、本発明の第１の実施態様に関する移相を伴うデータ信号図である。
【図７】本発明の第２の実施態様を示す図である。
【図８】本発明の第３の実施態様を示す図である。
【符号の説明】
【００４９】
２４：比較器
６６：サンプリング装置
１１６：クロック回復装置
１２４：比較器
１４８：入力信号
１６２：通常／相補・極性スイッチ
１６４：ゼロ復帰フォーマッタ
１６６：サンプリング装置
１６７：ＡＮＤ素子
１６９：第２のスイッチ
２１６：クロック回復装置
２４８：入力信号
２６２：通常／相補・極性スイッチ
２６４：ゼロ復帰フォーマッタ
２６６：サンプリング装置
２６７：ＡＮＤ素子
２６９：第２のスイッチ
３４８：入力信号
３６２：通常／相補・極性スイッチ
３６４：ゼロ復帰フォーマッタ
３６６：サンプリング装置
３６７：ＡＮＤ素子
３６９：第２のスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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