(57)【要約】    【課題】  入力信号に対する出力信号の立ち上がりと立ち下がりの各遅延時間の差を小さくできるレベルシフト回路を得る。    【解決手段】  入力信号Ｓｉｎが入力された、第１電源電圧ＶＣＣ１を電源とするインバータ２と、インバータ２の出力信号が入力された、第１電源電圧ＶＣＣ１を電源とするインバータＩＮＶ１と、第１電源電圧ＶＣＣ１と出力端ＯＵＴとの間に直列に接続された、ゲートにインバータＩＮＶ１の出力信号が入力されたＰＭＯＳトランジスタＰ１１及びゲートにインバータ２の出力信号が入力されたＰＭＯＳトランジスタＰ１２と、出力端ＯＵＴと接地電圧との間に接続され、ゲートにインバータ２の出力信号が入力されたＮＭＯＳトランジスタＮ１１と、第２電源電圧ＶＣＣ２と出力端ＯＵＴとの間に接続され、ゲートにインバータ２の出力信号が入力されたＰＭＯＳトランジスタＰ１３とを備えた。【選択図】  図１
2006129361.tif 000002
【特許請求の範囲】
【請求項１】
所定の負側電源電圧から所定の第１正側電源電圧の振幅を有する２値の入力信号に対して、ハイレベルのみの電圧を該第１正側電源電圧よりも小さい所定の第２正側電源電圧にレベルシフトさせて出力端から出力するレベルシフト回路において、
前記入力信号の信号レベルを反転させて出力する、前記第１正側電源電圧を電源として作動する第１インバータ回路と、
該第１インバータ回路の出力信号の信号レベルを反転させて出力する、第１正側電源電圧を電源として作動する第２インバータ回路と、
前記第１正側電源電圧と前記出力端との間に直列に接続された、制御電極に前記第２インバータ回路の出力信号が入力された第１ＰＭＯＳトランジスタ及び制御電極に前記第１インバータ回路の出力信号が入力された第２ＰＭＯＳトランジスタと、
前記出力端と負側電源電圧との間に接続され、制御電極に前記第１インバータ回路の出力信号が入力されたＮＭＯＳトランジスタと、
前記第２正側電源電圧と前記出力端との間に接続され、制御電極に前記第１インバータ回路の出力信号が入力された第３ＰＭＯＳトランジスタと、
を備えることを特徴とするレベルシフト回路。
【請求項２】
所定の負側電源電圧から所定の第１正側電源電圧の振幅を有する２値の入力信号に対して、信号レベルを反転させると共に該反転させた信号のハイレベルのみの電圧を該第１正側電源電圧よりも小さい所定の第２正側電源電圧にレベルシフトさせて出力端から出力するレベルシフト回路において、
前記入力信号の信号レベルを反転させて出力する、第１正側電源電圧を電源として作動する第２インバータ回路と、
前記第１正側電源電圧と前記出力端との間に直列に接続された、制御電極に前記第２インバータ回路の出力信号が入力された第１ＰＭＯＳトランジスタ及び制御電極に前記入力信号が入力された第２ＰＭＯＳトランジスタと、
前記出力端と負側電源電圧との間に接続され、制御電極に前記入力信号が入力されたＮＭＯＳトランジスタと、
前記第２正側電源電圧と前記出力端との間に接続され、制御電極に前記入力信号が入力された第３ＰＭＯＳトランジスタと、
を備えることを特徴とするレベルシフト回路。
【請求項３】
前記第２インバータ回路、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、前記第１正側電源電圧以上の耐圧を有する素子で構成されることを特徴とする請求項１又は２記載のレベルシフト回路。
【請求項４】
前記第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタの各サブストレートゲートは、前記第１正側電源電圧にそれぞれ接続され、前記第３ＰＭＯＳトランジスタのサブストレートゲートは、前記第２正側電源電圧に接続され、前記ＮＭＯＳトランジスタのサブストレートゲートは、前記負側電源電圧に接続されることを特徴とする請求項１、２又は３記載のレベルシフト回路。
【請求項５】
前記第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタの各サブストレートゲートは、前記第１正側電源電圧にそれぞれ接続され、前記ＮＭＯＳトランジスタのサブストレートゲートは、前記負側電源電圧に接続されることを特徴とする請求項３記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の第１正側電源電圧と所定の負側電源電圧との振幅を有する信号を第１正側電源電圧よりも小さい第２正側電源電圧と該負側電源電圧との振幅を有する信号に変換するレベルシフト回路に関する。
【背景技術】
【０００２】
従来、所定の第１電源電圧ＶＣＣ１と接地電圧との振幅を有する信号Ｓｉを第１電源電圧ＶＣＣ１よりも小さい第２電源電圧ＶＣＣ２と接地電圧との振幅を有する信号Ｓｏに変換するレベルシフト回路は、図８に示すように、第２電源電圧ＶＣＣ２を電源として作動するインバータ１０２によってレベルシフトさせていた（例えば、特許文献１参照。）。インバータ１０２は、第１電源電圧ＶＣＣ１を電源として作動するインバータ１０１から出力された、第１電源電圧ＶＣＣ１と接地電圧との振幅を有する信号ＳＡを、第２電源電圧ＶＣＣ２と接地電圧との振幅を有する信号Ｓｏに変換する。
また、従来のレベルシフト回路において、図９で示すように、インバータ１０２の電源電圧を第１電源電圧ＶＣＣ１にし、インバータ１０２の出力端と接地電圧との間に、抵抗とダイオード等を直列に接続し、インバータ１０２の出力端の電圧を低下させるものがあった（例えば、特許文献１参照。）。
【特許文献１】特開２００２−３４４３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、図８のようなレベルシフト回路では、第１電源電圧ＶＣＣ１の耐圧を有するトランジスタをインバータ１０２に使用する必要があり、このような耐圧を有するトランジスタを低電圧の第２電源電圧ＶＣＣ２で動作させていた。
また、インバータ１０１のしきい値電圧ＶｔｈＡは、接地電圧と第１電源電圧ＶＣＣ１との間にあり、通常はＶＣＣ１／２近辺である。また、インバータ１０２のしきい値電圧ＶｔｈＢが接地電圧と第２電源電圧ＶＣＣ２との間にあり、通常はＶＣＣ２／２近辺である。これらのことから、第２電源電圧ＶＣＣ２と第１電源電圧ＶＣＣ１との電圧差が大きくなれば、インバータ１０１及び１０２の各しきい値電圧ＶｔｈＡ，ＶｔｈＢの電圧差が大きくなり、図１０で示すように、入力信号Ｓｉに対する出力信号Ｓｏにおける、立ち上がりの遅延時間Ｔｒと立ち下がりの遅延時間Ｔｆとの差が大きくなる。なお、図１０のＧＮＤは接地電圧を示している。
【０００４】
図１０において、インバータ１０１のしきい値電圧ＶｔｈＡはＶＣＣ１／２であり、インバータ１０２のしきい値電圧ＶｔｈＢはＶＣＣ２／２である。入力信号Ｓｉの立ち下がりに対して、インバータ１０１の出力信号ＳＡは、入力信号ＳｉがＶＣＣ１／２の電圧になると立ち上がり始める。次に、出力信号ＳＡが入力されるインバータ１０２の出力信号Ｓｏは、インバータ１０１の出力信号ＳＡがＶＣＣ２／２の電圧になると立ち下がり始める。このため、入力信号Ｓｉの立ち下がりに対する出力信号Ｓｏの立ち下がり遅延時間はＴｆとなる。次に、入力信号Ｓｉの立ち上がりに対して、インバータ１０１の出力信号ＳＡは、入力信号ＳｉがＶＣＣ１／２の電圧になると立ち下がり始める。次に、出力信号ＳＡが入力されるインバータ１０２の出力信号Ｓｏは、インバータ１０１の出力信号ＳＡがＶＣＣ２／２の電圧になると立ち上がり始める。このため、入力信号Ｓｉの立ち上がりに対する出力信号Ｓｏの立ち上がり遅延時間はＴｒとなる。
【０００５】
図１０から分かるように、インバータ１０１の出力信号ＳＡが立ち上がり始めてインバータ１０２のしきい値電圧ＶｔｈＢに至るまでに要する時間に対して、インバータ１０１の出力信号ＳＡが立ち下がり始めてからインバータ１０２のしきい値電圧ＶｔｈＢに至るまでの時間が長いため、遅延時間ＴｒとＴｆに差ができるという問題があった。
また、図９のようなレベルシフト回路では、インバータ１０２の出力端に接続された抵抗及びダイオードの影響で、出力信号Ｓｏの信号レベルの立ち上がりが遅くなるという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、入力信号の立ち上がりに対する出力信号の信号レベルの変化の遅延時間と、入力信号の立ち下がりに対する出力信号の信号レベルの変化の遅延時間との差を小さくすることができるレベルシフト回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るレベルシフト回路は、所定の負側電源電圧から所定の第１正側電源電圧の振幅を有する２値の入力信号に対して、ハイレベルのみの電圧を該第１正側電源電圧よりも小さい所定の第２正側電源電圧にレベルシフトさせて出力端から出力するレベルシフト回路において、
前記入力信号の信号レベルを反転させて出力する、前記第１正側電源電圧を電源として作動する第１インバータ回路と、
該第１インバータ回路の出力信号の信号レベルを反転させて出力する、第１正側電源電圧を電源として作動する第２インバータ回路と、
前記第１正側電源電圧と前記出力端との間に直列に接続された、制御電極に前記第２インバータ回路の出力信号が入力された第１ＰＭＯＳトランジスタ及び制御電極に前記第１インバータ回路の出力信号が入力された第２ＰＭＯＳトランジスタと、
前記出力端と負側電源電圧との間に接続され、制御電極に前記第１インバータ回路の出力信号が入力されたＮＭＯＳトランジスタと、
前記第２正側電源電圧と前記出力端との間に接続され、制御電極に前記第１インバータ回路の出力信号が入力された第３ＰＭＯＳトランジスタと、
を備えるものである。
【０００８】
また、この発明に係るレベルシフト回路は、所定の負側電源電圧から所定の第１正側電源電圧の振幅を有する２値の入力信号に対して、信号レベルを反転させると共に該反転させた信号のハイレベルのみの電圧を該第１正側電源電圧よりも小さい所定の第２正側電源電圧にレベルシフトさせて出力端から出力するレベルシフト回路において、
前記入力信号の信号レベルを反転させて出力する、第１正側電源電圧を電源として作動する第２インバータ回路と、
前記第１正側電源電圧と前記出力端との間に直列に接続された、制御電極に前記第２インバータ回路の出力信号が入力された第１ＰＭＯＳトランジスタ及び制御電極に前記入力信号が入力された第２ＰＭＯＳトランジスタと、
前記出力端と負側電源電圧との間に接続され、制御電極に前記入力信号が入力されたＮＭＯＳトランジスタと、
前記第２正側電源電圧と前記出力端との間に接続され、制御電極に前記入力信号が入力された第３ＰＭＯＳトランジスタと、
を備えるものである。
【０００９】
具体的には、前記第２インバータ回路、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第３ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、前記第１正側電源電圧以上の耐圧を有する素子で構成されるようにした。
【００１０】
また、前記第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタの各サブストレートゲートは、前記第１正側電源電圧にそれぞれ接続され、前記第３ＰＭＯＳトランジスタのサブストレートゲートは、前記第２正側電源電圧に接続され、前記ＮＭＯＳトランジスタのサブストレートゲートは、前記負側電源電圧に接続されるようにした。
【００１１】
また、前記第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタの各サブストレートゲートは、前記第１正側電源電圧にそれぞれ接続され、前記ＮＭＯＳトランジスタのサブストレートゲートは、前記負側電源電圧に接続されるようにしてもよい。
【発明の効果】
【００１２】
本発明のレベルシフト回路によれば、しきい値電圧が、第１正側電源電圧から電源供給される第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタ、並びに第２正側電源電圧から電源供給される第３ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの電流駆動能力によって決定されることから、前記出力端から出力される信号が負側電源電圧と第２正側電源電圧との間で振幅するにもかかわらず、レベルシフト回路のしきい値電圧は、負側電源電圧と第１正側電源電圧との間になり、該しきい値電圧を容易に負側電源電圧と第１正側電源電圧との電圧差の１／２近辺にすることができる。このため、入力信号の立ち上がりに対する出力信号の変化の遅延時間と、入力信号の立ち下がりに対する出力信号の変化の遅延時間との差を小さくすることができる。
【００１３】
また、第３ＰＭＯＳトランジスタは、前記出力端に第２正側電源電圧を出力するためのものであることから、サブストレートゲートを第１正側電源電圧に接続することもできるため、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタの各サブストレートゲートを共通接続することができ、セル面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の構成例を示した図である。
図１において、レベルシフト回路１は、負側電源電圧である接地電圧と第１正側電源電圧（以下、第１電源電圧と呼ぶ）ＶＣＣ１との振幅を有する、入力端ＩＮに入力された２値の入力信号Ｓｉｎに対して、ハイレベルのみを第１電源電圧ＶＣＣ１よりも小さい第２正側電源電圧（以下、第２電源電圧と呼ぶ）ＶＣＣ２にレベルシフトさせて、接地電圧と第２電源電圧ＶＣＣ２との振幅を有する２値の出力信号Ｓｏｕｔを生成して出力端ＯＵＴから出力する。
【００１５】
レベルシフト回路１は、入力信号Ｓｉｎが入力された、第１電源電圧ＶＣＣ１を電源として作動するインバータ２と、インバータ２の出力信号Ｓｏ１の信号レベルを反転し接地電圧と第２電源電圧ＶＣＣ２との振幅を有する２値の出力信号Ｓｏｕｔを生成して出力するレベルシフト回路部３とを備えている。
インバータ２は、第１電源電圧ＶＣＣ１と接地電圧との間にＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１が直列に接続されてなり、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の各ゲートは接続され、該接続部に入力信号Ｓｉｎが入力されている。また、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続部から出力信号Ｓｏ１が出力される。
【００１６】
レベルシフト回路部３は、ＰＭＯＳトランジスタＰ１１〜Ｐ１３、ＮＭＯＳトランジスタＮ１１及び第１電源電圧ＶＣＣ１を電源として作動するインバータＩＮＶ１で構成されている。なお、インバータ２は第１インバータ回路を、ＰＭＯＳトランジスタＰ１１は第１ＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ１２は第２ＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ１３は第３ＰＭＯＳトランジスタを、インバータＩＮＶ１は第２インバータ回路をそれぞれなす。
【００１７】
第１電源電圧ＶＣＣ１と接地電圧との間には、ＰＭＯＳトランジスタＰ１１、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１１が直列に接続され、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１１との接続部は、出力端ＯＵＴに接続されている。また、第２電源電圧ＶＣＣ２と出力端ＯＵＴとの間にはＰＭＯＳトランジスタＰ１３が接続され、ＰＭＯＳトランジスタＰ１２，Ｐ１３及びＮＭＯＳトランジスタＮ１１の各ゲート並びにインバータＩＮＶ１の入力端にはインバータ２の出力信号Ｓｏ１がそれぞれ入力されている。また、ＰＭＯＳトランジスタＰ１１のゲートには、インバータＩＮＶ１の出力信号が入力されている。
【００１８】
このような構成において、入力信号Ｓｉｎがロー（Ｌｏｗ）レベルになってインバータ２の出力信号Ｓｏ１がハイ（Ｈｉｇｈ）レベルになると、ＮＭＯＳトランジスタＮ１１がオンすると共にインバータＩＮＶ１の出力端はローレベルになり、ＰＭＯＳトランジスタＰ１１がオンし、ＰＭＯＳトランジスタＰ１２及びＰ１３はそれぞれオフする。このため、出力端ＯＵＴはローレベルになる。次に、入力信号Ｓｉｎがハイレベルになってインバータ２の出力信号Ｓｏ１がローレベルになると、ＮＭＯＳトランジスタＮ１１がオフすると共にインバータＩＮＶ１の出力端は第１電源電圧ＶＣＣ１の電圧のハイレベルになり、ＰＭＯＳトランジスタＰ１１がオフし、ＰＭＯＳトランジスタＰ１２及びＰ１３はそれぞれオンする。
【００１９】
インバータＩＮＶ１の出力信号の信号レベルがハイレベルになってＰＭＯＳトランジスタＰ１１がオフするまでの時間は、ＰＭＯＳトランジスタＰ１１がオンしていることから、ＰＭＯＳトランジスタＰ１１〜Ｐ１３によって出力端ＯＵＴの電圧が上昇し、ＰＭＯＳトランジスタＰ１１がオフすると、ＰＭＯＳトランジスタＰ１３のみにより、出力端ＯＵＴは第２電源電圧ＶＣＣ２の電圧のハイレベルになる。
レベルシフト回路１のしきい値電圧は、第１電源電圧ＶＣＣ１から電源供給されるＰＭＯＳトランジスタＰ１１，Ｐ１２及び第２電源電圧ＶＣＣ２から電源供給されるＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１１の各電流駆動能力によって決定される。
【００２０】
このことから、出力信号Ｓｏｕｔが接地電圧と第２電源電圧ＶＣＣ２との間で振幅するにもかかわらず、レベルシフト回路１のしきい値電圧は、接地電圧と第１電源電圧ＶＣＣ１との間になり、容易にＶＣＣ１／２近辺にすることができる。このため、図２に示すようにレベルシフト回路１の出力信号Ｓｏｕｔの立ち上がり時間Ｔｒと立ち下がり時間Ｔｆとの差を小さくすることができる。また、第１電源電圧ＶＣＣ１の耐圧を有するＰＭＯＳトランジスタＰ１１及びＰ１２に第１電源電圧ＶＣＣ１を供給して出力信号Ｓｏｕｔの立ち上がり動作を行うことから、従来の第２電源電圧ＶＣＣ２を供給して出力信号Ｓｏｕｔの立ち上がり動作を行うよりも出力信号Ｓｏｕｔの立ち上がりを速くすることができる。更に、接地電圧と出力端ＯＵＴとの間に接続された抵抗やダイオード等によって出力信号Ｓｏｕｔの立ち上がりが遅くなることをなくすことができる。なお、図２のＧＮＤは接地電圧を示している。
【００２１】
一方、ＮＭＯＳトランジスタＮ１１のサブストレートゲート（バックゲートともいう）は接地電圧に接続され、ＰＭＯＳトランジスタＰ１１及びＰ１２の各サブストレートゲートは第１電源電圧ＶＣＣ１に、ＰＭＯＳトランジスタＰ１３のサブストレートゲートは第２電源電圧ＶＣＣ２にそれぞれ接続されている。
図３は、ＰＭＯＳトランジスタＰ１１，Ｐ１３及びＮＭＯＳトランジスタＮ１１をＰ−基板のウェハ上に形成した場合の断面図を示している。図３では、ＰＭＯＳトランジスタＰ１１，Ｐ１３の各ソース及び各ドレインを構成するＰ＋フィールド、ＮＭＯＳトランジスタＮ１１のソース及びドレインを構成するＮ＋フィールド、各ＭＯＳトランジスタのゲート電極、ＰＭＯＳトランジスタＰ１１及びＰ１３の各サブストレートゲートを構成するＮ−ウェル、対応する電源電圧が供給されるＮ＋フィールド、ＮＭＯＳトランジスタＮ１１のサブストレートゲートを構成するＰ−ウェル、並びに接地電圧が供給されるＰ＋フィールドのみを図示している。
【００２２】
図１では、ＰＭＯＳトランジスタＰ１１及びＰ１３のサブストレートゲートに供給される電圧が異なるため、図３で示すようにＮ−ウェルは分離されており、第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２が対応するＮ＋フィールドに供給されている。
ここで、図１では、ＰＭＯＳトランジスタＰ１１及びＰ１３の各サブストレートゲートに供給する電圧が異なっていたため、図３で示すように、Ｎ−ウェルは分離され、各Ｎ＋フィールドに第１電源電圧ＶＣＣ１及び第２電源電圧ＶＣＣ２が対応して入力されるようにした。ＰＭＯＳトランジスタＰ１３は、出力端ＯＵＴに第２電源電圧ＶＣＣ２を出力するためのものであることから、サブストレートゲートを第１電源電圧ＶＣＣ１に接続することもできる。この場合、ＰＭＯＳトランジスタＰ１１〜Ｐ１３の各サブストレートゲートを共通にすることができ、図３は、図４のようにすることができるため、セル面積を縮小させることができる。
【００２３】
次に、図５〜図７は、前記レベルシフト回路１の使用例を示した図である。
図５では、レベルシフト回路１は、ＩＣチップの外部から入力された、接地電圧と第１電源電圧ＶＣＣ１との電圧幅の振幅を有する入力信号Ｓｉｎを、接地電圧と第２電源電圧ＶＣＣ２との電圧幅の振幅を有する信号に変換し出力している。また、図５では、レベルシフト回路１は、ＩＣチップの外部から入力された、接地電圧と第１電源電圧ＶＣＣ１との電圧幅の振幅を有する入力信号Ｓｉｎが入力された第１電源電圧を電源として作動する高電圧系回路２１の出力信号を、接地電圧と第２電源電圧ＶＣＣ２との電圧幅の振幅を有する信号に変換し出力している場合を示している。
【００２４】
一方、図６では、レベルシフト回路１を３ステート出力回路に使用した場合を例にして示しており、ＩＣチップ内部で生成された第１電源電圧ＶＣＣ１の振幅を有する信号を、第２電源電圧ＶＣＣ２の振幅を有する信号にレベルシフトさせて、第２電源電圧ＶＣＣ２で作動する外部回路２２へ出力している。また、図７では、ＩＣチップ内に、第１電源電圧ＶＣＣ１で作動する高電圧系回路２５と、第２電源電圧ＶＣＣ２で作動する低電圧系回路２６が形成されている場合を例にして示しており、レベルシフト回路１は、高電圧系回路２５から出力された第１電源電圧ＶＣＣ１の振幅を有する信号を、第２電源電圧ＶＣＣ２の振幅を有する信号にレベルシフトさせて低電圧系回路２６に出力している。
【００２５】
また、前記説明では、レベルシフト回路１はバッファをなしていたが、レベルシフト回路１がインバータをなすようにしてもよい。この場合、図１において、インバータ２を削除し、入力信号Ｓｉｎは、レベルシフト回路部３の入力端に入力され、すなわちＰＭＯＳトランジスタＰ１２，Ｐ１３及びＮＭＯＳトランジスタＮ１１の各ゲート並びにインバータＩＮＶ１の入力端にそれぞれ入力される。このようにすることにより、レベルシフト回路１は、接地電圧と第１電源電圧ＶＣＣ１との振幅を有する２値の入力信号Ｓｉｎに対して、信号レベルを反転させると共に該反転させた信号のハイレベルのみを第１電源電圧ＶＣＣ１よりも小さい第２電源電圧ＶＣＣ２にレベルシフトさせて、接地電圧と第２電源電圧ＶＣＣ２との振幅を有する２値の出力信号Ｓｏｕｔを生成して出力端ＯＵＴから出力し、図１の場合と同様の効果を得ることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施の形態におけるレベルシフト回路の構成例を示した図である。
【図２】図１の各信号例を示したタイミングチャートである。
【図３】図１のＰＭＯＳトランジスタＰ１１，Ｐ１３及びＮＭＯＳトランジスタＮ１１をウェハ上に形成した場合の例を示した断面図である。
【図４】図１のＰＭＯＳトランジスタＰ１１，Ｐ１３及びＮＭＯＳトランジスタＮ１１をウェハ上に形成した場合の他の例を示した断面図である。
【図５】図１のレベルシフト回路１の使用例を示した図である。
【図６】図１のレベルシフト回路１の他の使用例を示した図である。
【図７】図１のレベルシフト回路１の他の使用例を示した図である。
【図８】従来のレベルシフト回路の回路例を示した図である。
【図９】従来のレベルシフト回路の他の回路例を示した図である。
【図１０】図８の各信号例を示したタイミングチャートである。
【符号の説明】
【００２７】
１  レベルシフト回路
２，ＩＮＶ１  インバータ
３  レベルシフト回路部
Ｐ１，Ｐ１１〜Ｐ１３  ＰＭＯＳトランジスタ
Ｎ１，Ｎ１１  ＮＭＯＳトランジスタ
【図１】
2006129361.tif 000003
【図２】
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【図３】
2006129361.tif 000005
【図４】
2006129361.tif 000006
【図５】
2006129361.tif 000007
【図６】
2006129361.tif 000008
【図７】
2006129361.tif 000009
【図８】
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【図９】
2006129361.tif 000011
【図１０】
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