(57)【要約】【課題】１チャネルのフォトカプラを用いたアナログ情報の絶縁回路で、デジタル情報化化された１ビットデータとクロックとを同時に送ることを可能とする。【解決手段】送信側チップ１０では、ＰＷＭエンコーダ１３が、所定周期Ｔのクロックによる１ビットデータの符号「０」にパルス幅「Ｔ／４」の、そして符号「１」にパルス幅「３Ｔ／４」の、それぞれを有するパルスを生成し上記クロックの立上りを一致させて送信するＰＷＭ方式を用いる。受信チップ２０では、ＰＷＭデコーダ２３がクロックの立上りから「Ｔ／２」のタイミングでデータを検出する。従って、「Ｔ／４」の時間的な余裕がある。すなわち、送信側からパルス幅でデータそしてパルスの立上りでクロック情報それぞれを１チャンネルで同時に送るので、受信側でデジタルデータの再生および出力が可能になる。【選択図】図１
2006303663.tif 000002
【特許請求の範囲】
【請求項１】
１ビットバイナリデータを符号化し所定周期Ｔにより出力する符号化回路において、出力される符号「０」、「１」の一方の信号幅を短く、他方の信号幅を長くするパルス幅変調（ＰＷＭ）方式を採用したことを特徴とするバイナリデータ符号化回路。
【請求項２】
請求項１に記載のバイナリデータ符号化回路において、短い方の信号幅はクロック周期Ｔの「１／２」より所定のオフセット値だけ短く、長い方の信号幅はクロック周期Ｔの「１／２」より所定のオフセット値だけ長いことを特徴とするバイナリデータ符号化回路。
【請求項３】
請求項１に記載のバイナリデータ符号化回路において、短い方の信号幅はクロック周期Ｔの「１／４」であり、かつ長い方の信号幅はクロック周期Ｔの「３／４」であることを特徴とするバイナリデータ符号化回路。
【請求項４】
ＰＷＭ方式で符号化された１ビットバイナリデータを復号し出力する復号回路において、符号「０」、「１」のパルス幅の和の「１／２」長のタイミングにおけるＰＷＭ信号のレベルから符号「０」、「１」を判定し、復号することを特徴とするバイナリデータ復号回路。
【請求項５】
請求項４に記載のバイナリデータ復号回路において、クロック周期の「１／２」のタイミングで、クロック周期Ｔの「１／２」以下の短い方の信号幅と、クロック周期Ｔの「１／２」以上の長い方の信号幅とを符号「０」、「１」に判定し復号することを特徴とするバイナリデータ復号回路。
【請求項６】
入力側チップで、入力のアナログ信号を１ビットのバイナリパルスデータ信号に変換するデルタシグマＡＤ変換器と、この１ビット信号に２値のパルス幅を持たせ、立上りが前記デルタシグマＡＤ変換器のクロックに同期したＰＷＭ（パルス幅変調）信号に符号化する符号化回路と、このＰＷＭ信号で発光素子を駆動し、光パルス信号に変えて送信する発光素子とを備え、
受信側チップで、前記光パルス信号を受信する光検出器と、その光パルス信号を電気信号に変換する光信号受信回路と、パルス幅を１ビットバイナリデータに復号し、立上りまたは立下りのタイミングからクロックを抽出し、このバイナリデータとクロックとを出力する復号回路とを備える
ことを特徴とする光結合型絶縁回路。
【請求項７】
請求項６に記載の光結合型絶縁回路において、前記復号回路から出力されるデコード後の１ビットデータをデルタシグマＤＡ変換器とアナログフィルタとによりアナログ信号に変換して出力することを特徴とする光結合型絶縁回路。
【請求項８】
請求項６に記載の光結合型絶縁回路において、前記符号化回路は、２値のパルス幅を有するＰＷＭ信号の立上りをクロックの立ち上がりに同期させ、かつ前記復号回路は、受信したＰＷＭ信号の立上りで動作するＤＬＬ（Delay Locked Loop）回路を用いて、長いパルス幅と短いパルス幅の「１／２」パルス幅に相当するタイミングを生成し、このタイミングでＰＷＭ信号のレベルから符号「０」、「１」を検出することを特徴とする光結合型絶縁回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の入力部と出力部に電気的絶縁が求められ、かつ高精度なアナログ情報の伝達が求められる分野に用いられ、ワンビットデータが確実に容易に伝達される光結合型絶縁回路に関するものである。
【背景技術】
【０００２】
最近の絶縁回路、例えば絶縁型増幅器（以後、アイソレーションアンプと呼称する）は、大きなコモンモードノイズの排除または安全の確保を目的として、工場、プラント、更に、医療器具の備えられる病院など様々な場所で用いられる。特に大きなコモンモードノイズは、工場またはプラントなど、大電力の機器と高感度の電子機器とが混在する場所で、双方に１０００Ｖ以上の電源差をもって頻繁に発生する。フォトカプラを使ったアイソレーションアンプは、光学的に信号を伝達し、電気的には完全に絶縁されているため、磁気を使ったアイソレーションアンプなどよりも、ノイズ耐量に優れた特徴をもつ。近年では、工場またはプラントで用いられるＡＣサーボまたはインバータの、より高精度な制御を可能にするために、例えばマイクロコンピュータのような精密機器とモータとの間にアイソレーションアンプが使われている。アイソレーションアンプには、高精度なアナログ情報伝達のために、アナログ信号出力だけでなく、デルタシグマ変調信号およびクロック信号のようなデジタル信号による出力があり、また低コスト化が求められている。
【０００３】
従来の光結合型絶縁回路には、例えば、特許第３１７４２００号公報（特許文献１）に開示された「シグマデルタ変調による光学分離増幅器」がある。
【０００４】
これについて、図７を参照して説明する。送信側１０および受信側２０は、共にＩＣ（集積回路）で形成されている。
【０００５】
まず、送信側チップ１１０でアナログ信号は、パッドからデルタシグマＡＤ（アナログデジタル）変換機１１１に電圧Ｖin＋，Ｖin−により差動入力される。デルタシグマＡＤ変換機１１１は、チョッパー安定型デルタシグマ回路であり、基準電圧生成回路１１２から基準電圧を受け、先の入力を１ビットバイナリデータに変換してエンコーダ１１３に出力する。エンコーダ１１３は、入力されたバイナリデータを、パルスが「１」から「０」に変化し、または「０」から「１」に変化する際のみにパルスを発生するエッジエンコード方式で符号化している。符号化されたパルス波形は、電流源１１４を介してＬＥＤ（発光ダイオード）１１５から１チャネルのフォトカプラで受信側に光学伝送されている。フォトカプラは、光信号を発するＬＥＤ１１５と、ＬＥＤ１１５から発せられた光信号を検出する光検出器１２１とで構成される。
【０００６】
受信側チップ１２０では、光検出器１２１で検出された符号化パルス波形が光信号受信回路１２２内のトグル回路またはフリップフロップ回路の状態を変化させる。トグル回路は、パルスのアップエッジのタイミングにのみ反応する。従って、伝送されるパルスのパルス幅ひずみは、デコーダ１２３によって無視され、送信データに影響を与えることはない。また、エンコーダ１１３の「パルス引き伸ばし回路」またはデコーダ１２３の「ツーショット回路」により、正確な信号位相が形成される。デコーダ１２３で復号された信号は、クロック情報の不要なＤＡ変換器１２４とアナログフィルタ１２５とを使用し、アナログ信号として電圧Ｖout＋，Ｖout−により差動出力される。
【０００７】
受信側でデジタルデータとしてデルタシグマ変調信号またはクロック信号などのデジタル信号を受信し再生しようとした場合、上述したように、送信側からクロック情報が必須である。従来のエッジエンコードによる符号化ではクロック情報の送信ができないという問題点が挙げられる。
【０００８】
また、クロック信号を送るための解決策として、パルスの立上りと立下りとの両方を用い、そのパルスのほぼ中央で立上りと立下りとを変化させるマンチェスタ符号化によるエンコード方式も考えられるが、光パルスの立上りと立下りとがそろっていないと、ジッターが発生する。ＬＥＤの経時変化、光の強度による受信回路の応答特性変動などにより、一般に光伝送システムでは、立上りと立下りとの特性を安定させて揃えることが必要である。また、経済的な理由からも、低速なＬＥＤの採用が望ましいため、マンチェスタ符号化によるエンコード方式では、ＬＥＤの広帯域化が問題点となる。
【０００９】
また、特開平６−２０９２６１号公報（特許文献２）に、Ｄ／Ａ変換装置としてＰＷＭ（パルス幅変調）方式を用いた絶縁型装置が開示されている。
【００１０】
その本体は、入力部からバスを介して入力されるディジタルデータをそのデータに比例したパルス幅のパルス幅変調波信号に変調して出力するＰＷＭコンバータと、このＰＷＭコンバータから出力される電気信号のパルス幅変調波をフォトダイオードが一旦、光信号に変換してフォトトランジスタへ伝達し、この伝達先のフォトトランジスタで電気信号のパルス幅変調波に戻して出力するフォトカプラと、このフォトカプラから出力されるパルス幅変調波信号を、平滑回路によって直流電圧信号として出力するローパスフィルタと、更に、このローパスフィルタから出力されるアナログ電圧信号を増幅して出力するバッファ増幅器とを備えている。
【００１１】
また、別に備えられるパルス幅変調部は、出力されるアナログ電圧信号が正しくＤ／Ａ変換されているか否かを確認するために、上記バッファ増幅器から出力されるアナログ電圧信号を抽出して所定の基準電圧で二値化することによってパルス幅変調を行い、パルス幅変調波信号に変換して出力するものである。
【００１２】
上記パルス幅変調方式では、ＬＥＤ（発光ダイオード）によるフォトダイオードと光検出器であるフォトトランジスタとの間の立上りエッジと立下りエッジとのジッタがＰＷＭ変調波信号のゆらぎとなり、Ｄ／Ａ変換後のアナログ信号に重畳してアナログ信号のゆらぎになるという問題が挙げられる。
【００１３】
【特許文献１】特許第３１７４２００号公報
【特許文献２】特開平６−２０９２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
解決しようとする課題は、１チャネルのフォトカプラを用いたアナログ情報の絶縁回路で、デジタル化されたデータを高速転送するために、１ビットデータとクロックとを同時に送ることができないことである。
【００１５】
すなわち、デジタル信号を高速受信し再生しようとした場合、送信側からクロック情報が必須である。しかしながら、従来のエッジエンコードによる符号化ではクロック情報の送信ができない。また、マンチェスタ符号化によるエンコード方式を考えた場合、光パルスの立上りと立下りとが揃っていることが必要である。また、一般に光伝送システムでは、立上りと立下りとの特性を安定させて揃えることが必要であり、更に、経済的な面からも問題がある。
【課題を解決するための手段】
【００１６】
本発明は、符号「０」、「１」の１ビットバイナリデータの符号化回路において、受信側で符号「０」および符号「１」のデータ検出を容易にするため、符号「０」または符号「１」の一方を、例えばクロック信号幅Ｔの「１／４」のように「Ｔ／２」よりオフセット値分だけ短く、他方を例えばクロック信号幅Ｔの「３／４」のように「Ｔ／２」よりオフセット値分だけ長くするパルス幅変調（ＰＷＭ）方式を採用することを主要な特徴とする。
【００１７】
上述した符号化方式に対応して、復号回路では、クロック信号の立上りからクロック信号幅Ｔの「１／２」のタイミングでデータを読み出すことにより、オフセット分の余裕が得られるので、安定した正確な復号データを容易に得ることができる。
【発明の効果】
【００１８】
本発明の光結合型絶縁回路は、送信側で、符号「０」または符号「１」の一方を、例えばクロック信号幅Ｔの「１／２」よりオフセット値分だけ十分に短く、他方を例えばクロック信号幅Ｔの「１／２」よりオフセット値分だけ十分に長くするパルス幅変調（ＰＷＭ）方式を採用するため、受信側で、クロック信号の立上りからクロック信号幅Ｔの「Ｔ／２」のタイミングでデータを読み出すことにより、オフセット値分だけの余裕ができるので、安定した復号データを容易に得ることができるという利点がある。
【発明を実施するための最良の形態】
【００１９】
１ビットバイナリデータの符号化回路において、受信側で符号「０」および符号「１」のデータ検出を容易にするため、符号「０」または符号「１」の一方を、例えばクロック信号幅Ｔの「１／４」のように「１／２」よりオフセット値分だけ十分に短く、他方を例えばクロック信号幅Ｔの「３／４」のように「１／２」よりオフセット値分だけ十分に長くするパルス幅変調（ＰＷＭ）方式を採用している。一方、この符号化方式に対応する復号回路では、クロック信号の立上りからクロック信号幅Ｔの「１／２」のタイミングでデータを読み出すことにより、オフセット値分の余裕が得られるので、安定した正確な復号データを容易に得ることができる。上記オフセット値と読出しタイミングとは、安定した復号データを容易に得るため、適切に選択される。
【実施例１】
【００２０】
本発明の実施例１について図１を参照して説明する。
【００２１】
図１は、本発明による絶縁回路の機能ブロックを実施の一形態で示す説明図である。
【００２２】
図示されるように、送信側チップ１０は、入力用パッド（Ｖin＋、Ｖin−）、デルタシグマＡＤ変換器（以後、ＡＤ変換器と略称する）１１、クロック発生回路１２、ＰＷＭ（パルス幅変調）エンコーダ１３、およびＬＥＤ（発光ダイオード）ドライバ１４、並びにＬＥＤ１５により構成される。受信側チップ２０は、光検出器２１、光信号受信回路２２、ＰＷＭデコーダ（ＤＬＬ回路）２３、ＤＡ変換回路２４、出力回路２５、アナログ信号出力用パッド（Ｖout＋、Ｖout−)、およびデジタル信号出力用パッド（ＤATA、Ｃlock）により構成される。
【００２３】
次に、図２に図１を併せ参照し、基本機能について説明する。図２では、クロック周期Ｔに対して、送信側で1ビットバイナリデータが、符号「０」の場合にはパルス幅を「Ｔ／４」に、また符号「１」の場合にはパルス幅を「３Ｔ／４」に変調される２値のＰＷＭ信号により出力される。このＰＷＭ信号の立上りは周期Ｔのクロックの立上りに同期している。
【００２４】
すなわち、入力用パッドから入力したアナログ信号は、クロック発生回路１２の発生したクロック信号と共にＡＤ変換器１１に入力されてデジタル変換され、ＰＷＭエンコーダ１３へ出力される。ＰＷＭエンコーダ１３は、クロック発生回路１２のクロックから、クロック周期Ｔに対し「Ｔ／４」の短パルス幅、または「３Ｔ／４」の長パルス幅に対応するパルスを生成する。そして、ＰＷＭエンコーダ１３は、データ「０」に短パルス幅、データ「１」に長パルス幅それぞれを選択してＬＥＤドライバ１４に出力する。
【００２５】
このようにして、ＰＷＭエンコーダ１３により符号化された信号は、立上りのタイミングにクロック情報（周期Ｔ）、時間軸方向のパルス幅にデータ情報を持つことができる。そして、ＬＥＤ１５と光検出器２１とが組み合わされたフォトカプラにより、パルス幅変調された信号が送信側から受信側へ転送される。
【００２６】
図２に示されるように、受信側では、時間軸方向の情報を抽出するために、受け取ったパルスの立上りから半周期「Ｔ／２」だけ遅延したタイミングでのＰＷＭ信号が「０」か「１」かを検出することによりバイナリデータに戻すことができる。図示される例では、パルスの立上りから「Ｔ／２」のタイミングでＰＷＭ信号が「Ｌ：ロー」であれば受信データ「０」を、また、ＰＷＭ信号が「Ｈ：ハイ」であれば受信データ「１」を受けたことが判定できる。
【００２７】
すなわち、受信側チップ２０では、エンコーダ１３で得られたＰＷＭ信号はフォトカプラの光検出器２１から光信号受信回路２２で電気信号に変換され、ＰＷＭデコーダ２３に入力される。ＰＷＭデコーダ２３は、クロック情報をＰＷＭ信号パルスの立上り信号のみを使って再生し出力する。このため、ＬＥＤ経時変化または光強度といったフォトカプラ伝送によるパルス幅歪の影響は受けない。
【００２８】
デジタル出力の要求に対応するには、上記の通りＰＷＭデコーダ２３の出力であるクロック信号とデルタシグマ変調信号とを、出力用パッド（ＤATA、Ｃlock）へ接続すればよい。また、差動アナログ信号を得るためには、ＰＷＭデコーダ２３の後に１ビットのＤＡ変換回路２４およびＬＰＦ（低域濾波器）による出力回路２５を介して出力用パッド（Ｖout＋、Ｖout−)に接続すればよい。
【００２９】
このような構成を採用したので、受信側では送信側からクロックを受信することなく、クロック周期Ｔの「１／４」のマージンを有して送信された信号を正確に受信できる。マージンとなる「Ｔ／４」をオフセット値として変化させることができるので、短パルスの識別が可能な限りマージンを増加させることができ、その識別はさらに確実で容易になる。
【実施例２】
【００３０】
本発明の実施例２について図３および図４を併せ参照して説明する。
【００３１】
実施例２では、実施例１のＰＷＭエンコーダ１３で使用されるＤＬＬ（Delay Locked Loop）回路の実施の一形態を説明する。
【００３２】
図３のＤＬＬ回路は、ＰＦＤ（Phase Frequency Detector：周波数位相比較器）３１、ＣＰ（Charge Pump：チャージポンプ回路）３２、ＶＣＤＬ（Voltage Controled Delay Line：電圧制御遅延回路）３３、およびＬＤ（Lock Detector：ロック検出回路）３４で構成される。
【００３３】
図４で示されるように、ＤＬＬ回路を動作させるため、入力信号のデューティレシオ（Duty Ratio）は５０％であることが望ましい。そこで、受信パルス入力信号Ｓig_encを「１／２」分周器に通し、デューティレシオ５０％の信号Ｓig_inを生成する。したがって、信号Ｓig_inの１周期は信号Ｓig_encの２周期分の時間「２Ｔ」と一致する。そのため、ＤＬＬ回路のロックに用いる信号Ｓig_inの１周期の間には、信号Ｓig_encの２周期分の信号が含まれている。
【００３４】
ＶＣＤＬ３３は、差動遅延回路により構成しているので、インバータを利用して単相信号Ｓig_inから差動信号(Ｓig_in, Ｓig_in_)を生成し、差動インバータで構成される遅延回路を通過させることで一定の遅延を持った差動信号を生成する。ＶＣＤＬ３３は、それを差動シングル変換し、信号Ｓig_inから遅延した信号Ｓig_vcdl-outを生成する。また、各遅延回路を通過した後の信号を差動シングル変換したものを、信号Ｓig_vcdl-N（N：1〜M）とする。ここで「Ｍ」は総遅延段数であり、信号Ｓig_vcdl-Mは、上記信号Ｓig_vcdl-outと一致する。
【００３５】
ＰＦＤ３１及びＣＰ３２は、信号Ｓig_inと信号Ｓig_vcdl-outとの周波数及びその位相差が一致するＶＣＤＬ３３の制御電圧ＶＣＴＲＬを生成するように動作する。
【００３６】
ＬＤ３４では、信号Ｓig_vcdl-Nを利用して、ＤＬＬ回路が正常にロックしていることを検出する。そして、ＶＣＤＬ３３の遅延量が小さすぎる場合には、ＰＦＤ３１の出力結果に依らずＶＣＤＬ３３の遅延量が大きくなる制御電圧ＶＣＴＲＬを生成するようにＣＰ３２を制御する。また、ＶＣＤＬ３３の遅延量が大きすぎる場合には、ＰＦＤ３１の出力結果に依らずＶＣＤＬ３３の遅延量が小さくなる制御電圧ＶＣＴＲＬを生成するようにＣＰ３２を制御する。
【００３７】
ＤＬＬ回路がロック状態になると、信号Ｓig_inと信号Ｓig_vcdl-outとの周波数及び位相差が等しくなる。この場合、信号Ｓig_vcdl-outは信号Ｓig_inから１周期分遅延した信号となる。また、各遅延段での遅延量を「ΔＴ」とすると、信号Ｓig_vcdl-Nは信号Ｓig_inが「ΔＴ×Ｎ」だけ遅延した信号となる。例えば、ロック状態である全遅延量Ｔの場合、信号Ｓig_vcdl（M/2）は全遅延量Ｔの半分の時間「Ｔ／２」だけ信号Ｓig_inから遅延した信号になる。
【００３８】
そこで、信号Ｓig_vcdl（M/4）の立上りエッジを利用して、信号Ｓig_encを判定すると、信号Ｓig_inの１周期に含まれる１番目のデータを復号することが可能となる。また、信号Ｓig_vcdl（3M/4）の立上りエッジを利用して、信号Ｓig_encを判定すると、信号Ｓig_inの１周期に含まれる２番目のデータを復号することが可能となる。
【００３９】
このように、ＤＬＬ回路を利用することにより、符号化されたＰＷＭ信号を復号して符号化前のデータを抽出することが可能となる。
【００４０】
また、信号Ｓig_encの立上りでクロック信号Ｃlockを立ち上げ、信号Ｓig_vcdl（M/4）及び信号Ｓig_vcdl（3M/4）の立下りでクロック信号Ｃlockを立ち下げることで、デューティレシオが５０％で周期Ｔのクロック信号Ｃlockを抽出することが可能となる。
【実施例３】
【００４１】
本発明の実施例３について図５および図６を併せ参照して説明する。
【００４２】
実施例３では、実施例２のＰＷＭエンコーダ１３で使用されるＤＬＬ回路をＰＬＬ（Phase Locked Loop）回路に代替えして実施する一形態を説明する。
【００４３】
図５のＰＬＬ回路は、ＰＦＤ（Phase Frequency Detector：周波数位相比較器）４１、ＣＰ（Charge Pump：チャージポンプ回路）４２、ループフィルタ(Loop Filter)４３、ＶＣＯ (Voltage Controlled Oscillator：電圧制御発振器)４４、およびデバイダ（Divider：分周器）４５で構成される。
【００４４】
図６にＰＬＬ回路内の分周率を「１」にした場合のＰＷＭデコーダのタイムチャートを示す。
【００４５】
受信パルス入力信号Ｓig_encにＰＬＬ回路がロックすると、信号Ｓig_encと信号Ｓig_pllとの周波数及び位相差が等しくなる。そこで、信号Ｓig_pllの立下りエッジを利用して信号Ｓig_encを判定すると、データを復号することが可能となる。
【００４６】
このようにして、ＰＬＬ回路を利用することにより、符号化されたＰＷＭ信号を復号して符号化前のデータを抽出することが可能となる。また、信号Ｓig_pllは信号Ｓig_encからクロック成分を抽出している。
【００４７】
上述したように、送信側からパルス幅でデータ、そしてパルスの立上りでクロック情報、それぞれを１チャンネルで同時に送るので、受信側でデジタルデータの再生および出力が可能になる。また、転送信号のパルス幅と識別タイミングとが適切に設定された場合、発光素子に要求される特性が緩和される。
【産業上の利用可能性】
【００４８】
ＰＷＭ（パルス幅変調）方式を用いて１ビットのバイナリデータを所定の周波数のもとで転送し、パルスの立上りまたは立下りの一方のエッジのみで重畳されることにより、データとクロックとを容易に同時転送ができ、上記周波数周期Ｔの「１／２」のタイミングでデータを判定することによって、伝送回線数の制限が必要かつ不可欠な用途に適用できる。
【図面の簡単な説明】
【００４９】
【図１】本発明の光結合型絶縁回路における機能ブロックの実施の一形態を示した説明図である。（実施例１）
【図２】本発明による光結合型絶縁回路の符号化および復号におけるタイムチャートの実施の一形態を示した説明図である。（実施例１）
【図３】図１のＰＷＭエンコーダで使用されるＤＬＬ回路における機能ブロックの実施の一形態を示した説明図である。（実施例２）
【図４】図３のＤＬＬ回路の符号化におけるタイムチャートの実施の一形態を示した説明図である。（実施例２）
【図５】図１のＰＷＭエンコーダで使用されるＰＬＬ回路における機能ブロックの実施の一形態を示した説明図である。（実施例３）
【図６】図５のＰＬＬ回路の符号化におけるタイムチャートの実施の一形態を示した説明図である。（実施例３）
【図７】従来の光結合型絶縁回路における機能ブロックの一例を示した説明図である。
【符号の説明】
【００５０】
１０    送信側チップ
１１    デルタシグマＡＤ変換器（ＡＤ変換器）
１２    クロック発生回路
１３    ＰＷＭ（パルス幅変調）エンコーダ
１４    ＬＥＤ（発光ダイオード）ドライバ
１５    ＬＥＤ
２０    受信側チップ
２１    光検出器
２２    光信号受信回路
２３    ＰＷＭデコーダ（ＤＬＬ回路）
２４    ＤＡ変換回路
２５    出力回路
３１、４１    ＰＦＤ（周波数位相比較器）
３２、４２    ＣＰ（チャージポンプ回路）
３３    ＶＣＤＬ（電圧制御遅延回路）
３４    ＬＤ（ロック検出回路）
４３    ループフィルタ
４４    ＶＣＯ (電圧制御発振器)
４５    デバイダ（分周器）
【図１】
2006303663.tif 000003
【図２】
2006303663.tif 000004
【図３】
2006303663.tif 000005
【図４】
2006303663.tif 000006
【図５】
2006303663.tif 000007
【図６】
2006303663.tif 000008
【図７】
2006303663.tif 000009