(57)【要約】    【課題】  素早く確実に且つ容易に省電力化を実現することを可能としたデータ処理デバイス、省電力制御方法、及びプログラムを提供する。    【解決手段】  リコンフィギュアラブル・プロセッサ１０００は、ＣＰＵコア１００１、制御回路１００２、通常モードで機能させるための回路構成が書き込まれるプレーン１００３、省電力モード時に通常モードへの復帰に必要な回路構成が書き込まれるプレーン１００４、制御回路１００５を備える。通常モード時には、プレーン１００３を制御回路１００２、１００５によりＣＰＵコア１００１及び外部と接続しプレーン１００３に電源供給及びクロック供給を行い、プレーン１００４とＣＰＵコア１００１及び外部との接続を切り離す。省電力モード時には、プレーン１００４を制御回路１００２、１００５によりＣＰＵコア１００１及び外部と接続しプレーン１００４に電源供給及びクロック供給を行い、プレーン１００３とＣＰＵコア１００１及び外部との接続を切り離す。【選択図】      図１
2006343962.tif 000002
【特許請求の範囲】
【請求項１】
通常モードで機能させるための回路構成が書き込まれる第１の回路集合体と、
省電力モード時に通常モードへの復帰に必要な回路構成が書き込まれる第２の回路集合体と、
通常モード時には、前記第１の回路集合体に電源供給及びクロック供給を行うと共に、前記第２の回路集合体と外部との接続を切り離し、省電力モード時には、前記第２の回路集合体に電源供給及びクロック供給を行うと共に、前記第１の回路集合体と外部との接続を切り離す制御を行う制御手段と、
を備えることを特徴とするデータ処理デバイス。
【請求項２】
前記第１の回路集合体を複数備え、
前記制御手段は、通常モード時に処理速度が要求されない場合、前記複数の第１の回路集合体を１つずつ順次切り替えて動作させることで回路構成の書き込みを行うことを特徴とする請求項１記載のデータ処理デバイス。
【請求項３】
前記第１の回路集合体を複数備え、
前記制御手段は、通常モード時に処理速度が要求される場合、前記複数の第１の回路集合体を全て使用して回路構成の書き込みを行うことを特徴とする請求項１記載のデータ処理デバイス。
【請求項４】
前記制御手段は、省電力モードに移行する場合、前記第２の回路集合体に省電力モードから通常モードへの復帰に必要な回路構成を書き込むことを特徴とする請求項１記載のデータ処理デバイス。
【請求項５】
前記省電力モードは、スリープモード、アイドルモード、バッテリ駆動モードを含むことを特徴とする請求項４記載のデータ処理デバイス。
【請求項６】
前記第１の回路集合体及び前記第２の回路集合体に対する回路構成の再書き込み時には、電源の再投入及びリセット信号の切り替えが不要であり、回路構成の書き換えを短時間で完了可能であることを特徴とする請求項１記載のデータ処理デバイス。
【請求項７】
前記第１の回路集合体及び前記第２の回路集合体は、演算器がマトリックス状に複数配置された集合であることを特徴とする請求項１記載のデータ処理デバイス。
【請求項８】
前記第２の回路集合体のサイズは、任意に設定可能であることを特徴とする請求項１記載のデータ処理デバイス。
【請求項９】
リコンフィギュアラブル技術を用いたプロセッサに適用されることを特徴とする請求項１乃至８の何れかに記載のデータ処理デバイス。
【請求項１０】
通常モードで機能させるための回路構成が書き込まれる第１の回路集合体と、省電力モード時に通常モードへの復帰に必要な回路構成が書き込まれる第２の回路集合体とを備えたデータ処理デバイスの省電力制御方法であって、
通常モード時には、前記第１の回路集合体に電源供給及びクロック供給を行うと共に、前記第２の回路集合体と外部との接続を切り離し、省電力モード時には、前記第２の回路集合体に電源供給及びクロック供給を行うと共に、前記第１の回路集合体と外部との接続を切り離す制御を行うことを特徴とする省電力制御方法。
【請求項１１】
通常モードで機能させるための回路構成が書き込まれる第１の回路集合体と、省電力モード時に通常モードへの復帰に必要な回路構成が書き込まれる第２の回路集合体とを備えたデータ処理デバイスの省電力制御方法をコンピュータに実行させるプログラムであって、
通常モード時に、前記第１の回路集合体に電源供給及びクロック供給を行うと共に、前記第２の回路集合体と外部との接続を切り離す制御を行うモジュールと、
省電力モード時に、前記第２の回路集合体に電源供給及びクロック供給を行うと共に、前記第１の回路集合体と外部との接続を切り離す制御を行うモジュールと、
を備えることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リコンフィギュアラブル・プロセッサを用いた場合のデバイスレベルでの省電力化を可能とするデータ処理デバイス、省電力制御方法、及びプログラムに関する。
【背景技術】
【０００２】
近年、アプリケーションプログラム（以下アプリケーションと略称）の実行時に、必要に応じて瞬時に回路構成を切り替えることが可能な、動的に再構成可能であるプロセッサに関する技術、いわゆるダイナミック・リコンフィギュアラブル技術が開発されている。リコンフィギュアラブル技術では、ソフトウェアがハードウェア構造をほとんど意識せずに、専用論理並みの性能を容易に実現できる環境を作り出すことが可能となる。
【０００３】
これに伴い、従来のような、ＡＳＩＣ（Application Specific Integrated Circuit）を設計する場合のような複雑な設計作業を簡素化し、ＩＣやＬＳＩ等の開発期間を短縮化できる仕組みが用意されつつある。アプリケーションの開発時のシミュレーションさえ通過すれば、リコンフィギュアラブル・プロセッサの実チップでの実行が完全に保証される。このため、ＦＰＧＡ（Field Programmable Gate Array）やＤＳＰ（Digital Signal Processor）向けの開発で見られるような、コードの最適化や開発工程の後戻りなどは発生せず、また、ＡＳＩＣの検証作業といった煩雑な作業に振り回されこともなくなる。
【０００４】
また、リコンフィギュアラブル技術では、回路構成を高速に切り替えることが可能となることで、同じ１つのチップを様々な専用ＬＳＩに瞬時に作り変えることができる。つまり、コンピュータの仮想記憶のように、その時々で必要な回路構成に切り替ることができるということである。
【０００５】
従来のＡＳＩＣにおいては、一度作成した回路は変更が利かない上、テープ・アウト（製造メーカからユーザに対する設計データの提出）したサンプル・チップは動作しないことも多く、そのため設計作業をもう一度やり直すことも珍しくなかった。これに対し、リコンフィギュアラブル・プロセッサは、構成情報を入れ替えるだけで容易に且つ瞬時に回路構成を切り替えることができるため、従来のＡＳＩＣにおける上記のような設計作業のやり直しといった問題も解決できるようになってきている。
【０００６】
上述したリコンフィギュアラブル技術に関しては各種の文献で開示されている（例えば、非特許文献１参照）。
【非特許文献１】日経エレクトロニクス  2003.1.6
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記リコンフィギュアラブル技術においては、瞬時に回路構成を切り替えることができるという柔軟性に加え、電力消費を節減する省電力化についても検討がされてきている。リコンフィギュアラブル・プロセッサの内部は、主に２つの部分、即ち、ＣＰＵコアと、演算器がマトリックス状に配置されたデータ処理部とから構成されている。回路構成に必要な演算器にのみクロックを供給し、使用しない演算器についてはいわゆるクロックをゲーティングすることで、デバイス（チップ）を稼動させることにより、無駄な電力消費を抑制することを可能としている。
【０００８】
上記のような、回路構成に必要な箇所のみにクロックを供給するという方法でも、ある程度の省電力の効果を得ることは可能である。しかし、デバイスを動作させる環境において、例えばバッテリからデバイスに電力を供給して駆動するバッテリ駆動時などのように、限りなく低く消費待機電力を抑制しなくてはならない時において、更に省電力を実現する必要がある場合が生じてきている。
【０００９】
本発明の目的は、素早く確実に且つ容易に省電力化を実現することを可能としたデータ処理デバイス、省電力制御方法、及びプログラムを提供することにある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するために、本発明のデータ処理デバイスは、通常モードで機能させるための回路構成が書き込まれる第１の回路集合体と、省電力モード時に通常モードへの復帰に必要な回路構成が書き込まれる第２の回路集合体と、通常モード時には、前記第１の回路集合体に電源供給及びクロック供給を行うと共に、前記第２の回路集合体と外部との接続を切り離し、省電力モード時には、前記第２の回路集合体に電源供給及びクロック供給を行うと共に、前記第１の回路集合体と外部との接続を切り離す制御を行う制御手段と、を備えることを特徴とする。
【００１１】
上述の目的を達成するために、本発明の省電力制御方法は、通常モードで機能させるための回路構成が書き込まれる第１の回路集合体と、省電力モード時に通常モードへの復帰に必要な回路構成が書き込まれる第２の回路集合体とを備えたデータ処理デバイスの省電力制御方法であって、通常モード時には、前記第１の回路集合体に電源供給及びクロック供給を行うと共に、前記第２の回路集合体と外部との接続を切り離し、省電力モード時には、前記第２の回路集合体に電源供給及びクロック供給を行うと共に、前記第１の回路集合体と外部との接続を切り離す制御を行うことを特徴とする。
【００１２】
上述の目的を達成するために、本発明のプログラムは、通常モードで機能させるための回路構成が書き込まれる第１の回路集合体と、省電力モード時に通常モードへの復帰に必要な回路構成が書き込まれる第２の回路集合体とを備えたデータ処理デバイスの省電力制御方法をコンピュータに実行させるプログラムであって、通常モード時に、前記第１の回路集合体に電源供給及びクロック供給を行うと共に、前記第２の回路集合体と外部との接続を切り離す制御を行うモジュールと、省電力モード時に、前記第２の回路集合体に電源供給及びクロック供給を行うと共に、前記第１の回路集合体と外部との接続を切り離す制御を行うモジュールと、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、通常モード時は、第１の回路集合体に電源及びクロックを供給し、第２の回路集合体と外部の接続を切り離し、省電力モード時は、第２の回路集合体に電源及びクロックを供給し、第１の回路集合体と外部の接続を切り離す。即ち、当該動作に必要ないプレーンについてはクロック供給のみならず電源供給をも停止することが可能となり、動作するモードに対応して最適に省電力化を考慮した回路構成に書き換えることが可能となる。これにより、素早く確実に且つ容易に省電力化を実現することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面を参照して説明する。
【００１５】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るデータ処理デバイスとしてのリコンフィギュアラブル・プロセッサの構成を示すブロック図である。
【００１６】
図１において、リコンフィギュアラブル・プロセッサ１０００は、ＣＰＵコア１００１、制御回路１００２、回路構成用プレーン１・１００３、回路構成用プレーン２・１００４、制御回路１００５を備えている。尚、以下の説明では、回路構成用プレーン１・１００３、回路構成用プレーン２・１００４を、それぞれプレーン１００３、プレーン１００４と略記する。
【００１７】
ＣＰＵコア１００１は、外部と信号を送受する回路等を除いた核となる部分である。プレーン１００３及びプレーン１００４は、演算器がマトリックス状に複数個配置された集合体である。ＣＰＵコア１００１とプレーン１００３、１００４との間には、制御回路１００２が接続され、プレーン１００３、１００４と外部との間には、制御回路１００５が接続されている。制御回路１００２、１００５は、電源部からの電源の供給／遮断、クロック発生部からのクロックの供給／遮断、リコンフィギュアラブル・プロセッサ１０００と外部回路（以上不図示）との間の信号の入出力等の制御を行う。
【００１８】
プレーン１００３及びプレーン１００４は、いずれも回路構成を書き換え可能である。ただし、プレーン１００３においては、通常モードで機能させるための（通常全ての機能をサポートした）回路構成を書き込むことになり、プレーン１００４においては、省電力モード時に回路構成を書き込むことになる。尚、プレーン１００４には、省電力モード時から通常モード時へ復帰するために必要な回路構成が書き込まれる。
【００１９】
通常モード時には、プレーン１００３が、制御回路１００２を介してＣＰＵコア１００１と接続され、制御回路１００５を介して外部と接続される。これに伴い、不図示の電源部とクロック発生部からリコンフィギュアラブル・プロセッサ１０００に対し、それぞれ電源供給とクロック供給が行われる。プレーン１００４は、制御回路１００２及び制御回路１００５によりＣＰＵコア１００１及び外部には一切接続されない構成となる。
【００２０】
他方、省電力モード時には、上記通常モード時とは逆に、プレーン１００４が、制御回路１００２を介してＣＰＵコア１００１と接続され、制御回路１００５を介して外部と接続される。これに伴い、不図示の電源部とクロック発生部からリコンフィギュアラブル・プロセッサ１０００に対し、それぞれ電源供給とクロック供給が行われる。プレーン１００３は、制御回路１００２及び制御回路１００５によりＣＰＵコア１００１及び外部には一切接続されない構成となる。これにより、デバイスレベルでの省電力を容易に実現することが可能となる。
【００２１】
尚、本実施の形態では、プレーン１００４については、プレーン１００４のサイズ（具体的には、プレーンを構成する演算器の数など）を任意に設定することができる構成も可能とする。また、プレーン１００４については、省電力モードから通常モードへの復帰処理を行う復帰回路のみの回路構成の書き換えを目的としており、処理速度を要求した仕様ではなく、低消費電力を考慮したものとなっている。
【００２２】
また、本実施の形態では、プレーンに対する回路構成の再書き込み時には、電源を再投入する必要が無く且つリセット信号を切り替える必要も無く、更に回路構成の書き換えは短時間（例えば約１クロック）で完了することが可能である。後述の第２乃至第４の実施の形態でも同様である。
【００２３】
以上説明したように、本実施の形態によれば、通常モード時には、プレーン１００３を制御回路１００２、１００５によりＣＰＵコア１００１及び外部と接続して電源供給及びクロック供給を行い、プレーン１００４とＣＰＵコア１００１及び外部との接続を切り離す。省電力モード時には、プレーン１００４を制御回路１００２、１００５によりＣＰＵコア１００１及び外部と接続して電源供給及びクロック供給を行い、プレーン１００３とＣＰＵコア１００１及び外部との接続を切り離す。
【００２４】
即ち、当該動作に必要ないプレーンについてはクロック供給のみならず電源供給をも停止することが可能となり、動作するモードに対応して最適に省電力化を考慮した回路構成に書き換えることが可能となる。これにより、素早く確実に且つ容易に省電力化を実現することが可能となる。
【００２５】
［第２の実施の形態］
本発明の第２の実施の形態は、上述した第１の実施の形態に対して、リコンフィギュアラブル・プロセッサが図２に示す構成を有する点において相違する。本実施の形態のその他の要素は、上述した第１の実施の形態（図１）の対応するものと同一なので、説明を省略または簡略にする。
【００２６】
図２は、本実施の形態に係るデータ処理デバイスとしてのリコンフィギュアラブル・プロセッサの構成を示すブロック図である。
【００２７】
図２において、リコンフィギュアラブル・プロセッサ２０００は、ＣＰＵコア１００１、制御回路１００２、回路構成用プレーン１・１００３、回路構成用プレーン２・１００４、回路構成用プレーン３・１００６、回路構成用プレーン４・１００７、回路構成用プレーン５・１００８、制御回路１００５を備えている。尚、以下の説明では、回路構成用プレーン１・１００３〜回路構成用プレーン５・１００８を、それぞれプレーン１００３〜プレーン１００８と略記する。
【００２８】
ＣＰＵコア１００１は、外部と信号を送受する回路等を除いた核となる部分である。プレーン１００３、１００６、１００７、１００８、プレーン１００４は、演算器がマトリックス状に複数個配置された集合体である。ＣＰＵコア１００１とプレーン１００３、１００４、１００６、１００７、１００８との間には、制御回路１００２が接続され、プレーン１００３、１００４、１００６、１００７、１００８と外部との間には、制御回路１００５が接続されている。制御回路１００２、１００５は、電源部からの電源の供給／遮断、クロック発生部からのクロックの供給／遮断、リコンフィギュアラブル・プロセッサ１０００と外部回路（以上不図示）との間の信号の入出力等の制御を行う。
【００２９】
プレーン１００３、１００６〜１００８、及びプレーン１００４は、いずれも、回路構成を書き換え可能である。ただし、プレーン１００３、１００６〜１００８においては、通常モードで機能させるための（通常全ての機能をサポートした）回路構成を書き込むことになり、プレーン１００４においては、省電力モード時に回路構成を書き込むことになる。なお、プレーン１００４には、省電力時から通常動作時へ復帰するために必要な回路構成が書き込まれる。
【００３０】
通常モード時には、プレーン１００３、１００６〜１００８に機能回路の構成が書き込まれることになる。ただし、機能回路において処理速度が要求されない場合、プレーン１００３→プレーン１００６→プレーン１００７→プレーン１００８→プレーン１００３→・・・といったように、１プレーンずつ順次切り替えて回路構成の書き込みを行う。動作するプレーンは常に１つである。
【００３１】
１つのプレーンは、制御回路１００２を介してＣＰＵコア１００１と接続され、制御回路１００５を介して外部と接続される。これに伴い、不図示の電源部とクロック発生部からリコンフィギュアラブル・プロセッサ２０００に対し、それぞれ電源供給とクロック供給が行われる。プレーン１００４は、制御回路１００２及び制御回路１００５によりＣＰＵコア１００１及び外部には一切接続されない構成となる。
【００３２】
他方、省電力モード時には、上記通常モード時とは逆に、プレーン１００４が、制御回路１００２を介してＣＰＵコア１００１と接続され、制御回路１００５を介して外部と接続される。これに伴い、不図示の電源部とクロック発生部からリコンフィギュアラブル・プロセッサ２０００に対し、それぞれ電源供給とクロック供給が行われる。プレーン１００３、１００６〜１００８は、制御回路１００２及び制御回路１００５によりＣＰＵコア１００１外部には一切接続されない構成となる。これにより、デバイスレベルでの省電力が容易に実現可能となる。
【００３３】
尚、本実施の形態では、上記第１の実施の形態と同様に、プレーン１００４については、プレーン１０４のサイズを任意に設定することができる構成も可能とする。また、プレーン１００４については、省電力モードから通常モードへの復帰処理を行う復帰回路のみの回路構成の書き換えを目的としており、処理速度を要求した仕様ではなく、低消費電力を考慮したものとなっている。
【００３４】
以上説明したように、本実施の形態によれば、通常モード時に、処理速度が要求されない場合、プレーン１００３、１００６〜１００８を１プレーンずつ順次切り替えて動作させることで回路構成の書き込みを行う。１つのプレーンを制御回路１００２、１００５によりＣＰＵコア１００１及び外部と接続して電源供給及びクロック供給を行い、プレーン１００４とＣＰＵコア１００１及び外部との接続を切り離す。省電力モード時には、プレーン１００４を制御回路１００２、１００５によりＣＰＵコア１００１及び外部と接続して電源供給及びクロック供給を行い、プレーン１００３、１００６〜１００８とＣＰＵコア１００１及び外部との接続を切り離す。
【００３５】
即ち、当該動作に必要ないプレーンについてはクロック供給のみならず電源供給をも停止することが可能となり、動作するモードに対応して最適に省電力化を考慮した回路構成に書き換えることが可能となる。これにより、素早く確実に且つ容易に省電力化を実現することが可能となる。
【００３６】
［第３の実施の形態］
本発明の第３の実施の形態は、上述した第２の実施の形態に対して、機能回路において処理速度が要求される処理に関する点において相違する。本実施の形態のその他の要素は、上述した第２の実施の形態（図２）の対応するものと同一なので、説明を省略する。本実施の形態では、通常モード時と省電力モード時の動作を中心に説明する。
【００３７】
通常モード時には、プレーン１００３、１００６〜１００８に機能回路の構成が書き込まれることになる。ただし、機能回路において処理速度が要求される処理の場合、プレーン１００３、１００６〜１００８の全てを使用して、回路構成の書き込み及びプレーンの切り替えを行う。動作するプレーンを複数にすることで、高速性を持たせることが可能となる。
【００３８】
プレーン１００３、１００６〜１００８は、制御回路１００２を介してＣＰＵコア１００１と接続され、制御回路１００５を介して外部と接続される。これに伴い、不図示の電源部とクロック発生部からリコンフィギュアラブル・プロセッサ２０００に対し、それぞれ電源供給とクロック供給が行われる。プレーン１００４は、制御回路１００２及び制御回路１００５によりＣＰＵコア１００１及び外部には一切接続されない構成となる。
【００３９】
他方、省電力モード時には、上記通常モード時とは逆に、プレーン１００４が、制御回路１００２を介してＣＰＵコア１００１と接続され、制御回路１００５を介して外部と接続される。これに伴い、不図示の電源部とクロック発生部からリコンフィギュアラブル・プロセッサ２０００に対し、それぞれ電源供給とクロック供給が行われる。プレーン１００３、１００６〜１００８は、制御回路１００２及び制御回路１００５によりＣＰＵコア１００１外部には一切接続されない構成となる。これにより、デバイスレベルでの省電力が容易に実現可能となる。
【００４０】
尚、本実施の形態では、上記第１の実施の形態と同様に、プレーン１００４については、プレーン１０４のサイズを任意に設定することができる構成も可能とする。また、プレーン１００４については、省電力モードから通常モードへの復帰処理を行う復帰回路のみの回路構成の書き換えを目的としており、処理速度を要求した仕様ではなく、低消費電力を考慮したものとなっている。
【００４１】
以上説明したように、本実施の形態によれば、通常モード時に、処理速度が要求される場合、プレーン１００３、１００６〜１００８の全てのプレーンを使用して回路構成の書き込みを行う。プレーン１００３、１００６〜１００８を制御回路１００２、１００５によりＣＰＵコア１００１及び外部と接続して電源供給及びクロック供給を行い、プレーン１００４とＣＰＵコア１００１及び外部との接続を切り離す。省電力モード時には、プレーン１００４を制御回路１００２、１００５によりＣＰＵコア１００１及び外部と接続して電源供給及びクロック供給を行い、プレーン１００３、１００６〜１００８とＣＰＵコア１００１及び外部との接続を切り離す。
【００４２】
即ち、当該動作に必要ないプレーンについてはクロック供給のみならず電源供給をも停止することが可能となり、動作するモードに対応して最適に省電力化を考慮した回路構成に書き換えることが可能となる。これにより、素早く確実に且つ容易に省電力化を実現することが可能となる。
【００４３】
［第４の実施の形態］
本発明の第４の実施の形態は、上述した第１乃至第３の実施の形態に対して、省電力動作移行処理の具体例を示したものである。本実施の形態のその他の要素は、上述した第１乃至第３の実施の形態（図１、図２）の対応するものと同一なので、説明を省略する。
【００４４】
図３は、本実施の形態に係るデータ処理デバイスとしてのリコンフィギュアラブル・プロセッサにおける省電力動作移行処理の流れを示すフローチャートである。本処理はＣＰＵコア１００１がプログラムに基づいて実行する。
【００４５】
図３において、まず、リコンフィギュアラブル・プロセッサに電源が供給され起動すると、ＣＰＵコア１００１は、通常モードで機能させるための回路構成をプレーンに書き込む（ステップＳ３００）。プレーンに対する回路構成の書き込みについては、上述した第１乃至第３の実施の形態で示したものとなる。プレーンに対する回路構成の書き込み処理が終了すると、ＣＰＵコア１００１は、プレーンと電源及び信号線を切り替え、通常モードに移行する（ステップＳ３０１）。
【００４６】
次に、通常モードで機能させるための回路構成の書き込み処理が終了した後、ＣＰＵコア１００１は、スタンバイモードに移行するか（ステップＳ３０２）、スリープモードに移行するか（ステップＳ３０３）、バッテリ駆動モードに移行するか（ステップＳ３０４）を判定する。省電力モードモード（スリープモード、バッテリ駆動モード）に移行する場合、ＣＰＵコア１００１は、省電力用に設けられたプレーンに対し、上記各モードに対応した、省電力モードから通常モードへ復帰するための回路構成のみを書き込む（ステップＳ３０６）。
【００４７】
上記回路構成の書き込み処理が終了した後、ＣＰＵコア１００１は、プレーンと電源及び信号線を切り替え、省電力モード（スリープモード、バッテリ駆動モード）に移行する（ステップＳ３０７）。次に、通常モードに復帰する場合（ステップＳ３０８でＹＥＳ）、ＣＰＵコア１００１は、通常モードで機能させるための回路構成を再度、通常のプレーンに書き込む。
【００４８】
他方、省電力モード（スリープモード、バッテリ駆動モード）に移行しない場合、ＣＰＵコア１００１は、書き込まれた機能回路の通常動作を行う（ステップＳ３０５）。その後、次の通常モードで機能させるための回路を書き込む場合（ステップＳ３０９でＹＥＳ）、ＣＰＵコア１００１は、再度、回路構成をプレーンに書き込む（ステップＳ３００）。
【００４９】
尚、本実施の形態では、省電力モードとしてスリープモード、バッテリ駆動モードを例に挙げたが、アイドルモードを追加してもよい。
【００５０】
以上説明したように、本実施の形態によれば、通常モードで機能させるための回路構成の書き込み処理が終了した後、省電力モードに移行した場合、省電力用に設けられたプレーンに対し、省電力モードから通常モードへ復帰するための回路構成のみを書き込む。
【００５１】
即ち、動作するモードに対応して最適に省電力化を考慮した回路構成に書き換えることが可能となる。これにより、素早く確実に且つ容易に省電力化を実現することが可能となる。
【００５２】
［他の実施の形態］
また、本発明の目的は、実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出して実行することによりも達成される。
【００５３】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００５４】
また、プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。または、プログラムコードをネットワークを介してダウンロードしてもよい。
【００５５】
また、コンピュータが読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理により前述した実施形態の機能が実現される場合も含まれる。
【００５６】
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理により前述した実施形態の機能が実現される場合も含まれる。
【００５７】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した各実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳなどが実際の処理の一部または全部を行い、その処理により前述した各実施の形態の機能が実現される場合も、本発明に含まれることは言うまでもない。
【００５８】
この場合、上記プログラムは、該プログラムを記憶した記憶媒体から直接、又はインターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続された不図示の他のコンピュータやデータベース等からダウンロードすることにより供給される。
【００５９】
上記プログラムの形態は、オブジェクトコード、インタプリタにより実行されるプログラムコード、ＯＳ（オペレーティングシステム）に供給されるスクリプトデータ等の形態から成ってもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係るデータ処理デバイスとしてのリコンフィギュアラブル・プロセッサの構成を示すブロック図である。
【図２】本発明の第２及び第３の実施の形態に係るデータ処理デバイスとしてのリコンフィギュアラブル・プロセッサの構成を示すブロック図である。
【図３】本発明の第４の実施の形態に係るデータ処理デバイスとしてのリコンフィギュアラブル・プロセッサにおける省電力動作移行処理の流れを示すフローチャートである。
【符号の説明】
【００６１】
１０００、２０００  リコンフィギュアラブル・プロセッサ（データ処理デバイス）
１００１  ＣＰＵコア（制御手段）
１００２、１００５  制御回路
１００３  プレーン１（第１の回路集合体）
１００４  プレーン２（第２の回路集合体）
１００６  プレーン３（第１の回路集合体）
１００７  プレーン４（第１の回路集合体）
１００８  プレーン５（第１の回路集合体）
【図１】
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【図２】
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【図３】
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