(57)【要約】【課題】  スイッチング素子やスイッチング回路を構成する素子のオン抵抗を低減する。【解決手段】  半導体装置１には、インバータＩＮＶ１、インバータＩＮＶ２、負電圧発生回路４、レベルシフタ１１、及びＰｃｈ  ＭＯＳトランジスタＰ１が設けられている。インバータＩＮＶ２は、高電位側電源Ｖｄｄと負電圧発生回路４から出力される低電位側電源としての負電圧−Ｖｎの間に設けられている。Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ３が入力され、入力端子２から、高電位側電源Ｖｄｄが供給される。そして、制御信号ＳＧ３の信号レベルが“Ｌｏｗ”レベル（−Ｖｎ）のときに、Ｐｃｈ  ＭＯＳトランジスタＰ１はオンして、出力端子３側に設けられた負荷に電力を供給する。【選択図】  図１
2006115422.tif 000002
【特許請求の範囲】
【請求項１】
負電圧を出力する負電圧発生回路と、
高電位側電源と前記負電圧発生回路の出力との間に設けられ、第１の制御信号を入力し、前記第１の制御信号を反転した第２の制御信号を出力するインバータと、
前記高電位側電源が供給される入力端子にソースが接続され、出力端子にドレインが接続され、ゲートに前記第２の制御信号が入力され、前記第２の制御信号の信号レベルが前記負電圧であるときにオンし、前記出力端子側に設けられた負荷に電力を供給するＰｃｈ  ＭＯＳトランジスタと
を具備することを特徴とする半導体装置。
【請求項２】
負電圧を出力する負電圧発生回路と、
一端が前記負電圧発生回路の出力に接続された抵抗と、
高電位側電源と前記抵抗の他端との間に設けられ、第１の制御信号を入力し、前記第１の制御信号を反転した第２の制御信号を出力するインバータと、
前記高電位側電源が供給される入力端子にソースが接続され、出力端子にドレインが接続され、ゲートに前記第２の制御信号が入力され、前記第２の制御信号の信号レベルが前記負電圧であるときにオンし、前記出力端子側に設けられた負荷に電力を供給するＰｃｈ  ＭＯＳトランジスタと
を具備することを特徴とする半導体装置。
【請求項３】
負電圧を出力する負電圧発生回路と、
高電位側電源と前記負電圧発生回路の出力との間に設けられ、第１の制御信号を入力し、前記第１の制御信号を反転した第２の制御信号を出力するインバータと、
前記高電位側電源が供給される入力端子にソースが接続され、出力端子にドレインが接続され、ゲートに前記第２の制御信号が入力され、前記第２の制御信号の信号レベルが前記負電圧であるときにオンし、前記出力端子側に設けられた負荷に電力を供給するＰｃｈ  ＭＯＳトランジスタと、
一端が前記インバータの入力に接続され、他端が前記インバータの出力と前記Ｐｃｈ  ＭＯＳトランジスタのゲートとの間の接続ノードに接続されるコンデンサと
を具備することを特徴とする半導体装置。
【請求項４】
高電位側電源電圧よりも高い電圧の正電圧を出力する正電圧発生回路と、
負電圧を出力する負電圧発生回路と、
前記正電圧発生回路の出力と負電圧発生回路の出力との間に設けられ、第１の制御信号を入力し、前記第１の制御信号を反転した第２の制御信号を出力する第１のインバータと、
前記正電圧発生回路の出力と負電圧発生回路の出力との間に設けられ、前記第２の制御信号を入力し、第２の制御信号を反転した第３の制御信号を出力する第２のインバータと、
前記高電位側電源が供給される入力端子にソースが接続され、出力端子にドレインが接続され、ゲートに前記第３の制御信号が入力されるＰｃｈ  ＭＯＳトランジスタと、前記高電位側電源が供給される前記入力端子にドレインが接続され、前記出力端子にソースが接続され、ゲートに前記第２の制御信号が入力されるＮｃｈ  ＭＯＳトランジスタから構成され、前記第３の制御信号の信号レベルが前記負電圧であるときに前記Ｐｃｈ  ＭＯＳトランジスタがオンし、且つ前記第２の制御信号の信号レベルが前記正電圧であるハイレベルのときに前記Ｎｃｈ  ＭＯＳトランジスタがオンするアナログスイッチ回路と
を具備することを特徴とする半導体装置。
【請求項５】
高電位側電源と低電位側電源の間に設けられ、第１の制御信号及び前記第１の制御信号よりも周期の短い第２の制御信号が入力され、論理動作して第３の制御信号を出力する２入力ＮＡＮＤ回路と、
外部に負電圧を送信する出力にアノードが接続され、前記低電位側電源にカソードが接続されるダイオードと、
一端が前記２入力ＮＡＮＤ回路の出力に接続され、他端が前記ダイオードのアノードに接続され、前記第３の制御信号の信号レベルがハイレベルのときに電荷を蓄積し、前記第３の制御信号の信号レベルがローレベルのときに前記負電圧を出力するコンデンサと
を具備し、前記第２の制御信号の１周期の時間が前記コンデンサの放電時間よりも短いことを特徴とする電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタから構成される半導体装置に係り、特にスイッチング素子やスイッチング回路を設けた半導体装置及びそれに用いられる電圧発生回路に関する。
【背景技術】
【０００２】
各種電子機器及び電源等には、電源で負荷が駆動されるように動作するスイッチング素子としてのＰｃｈ  ＭＯＳトランジスタ或いはＮｃｈ  ＭＯＳトランジスタが設けられている。また、デジタル信号をアナログ信号に変換するＤＡＣ（Digital-to-Analog  Converter）やアナログ信号をデジタル信号に変換するＡＤＣ（Analog-to-Digital  Converter）等には、入力電源端子と出力電源端子の間のオン・オフ制御を行うＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタから構成されるアナログスイッチ回路が設けられている（例えば、特許文献１参照。）。
【０００３】
近年、ＬＳＩ等の半導体デバイスの微細化が進展し、電源電圧の低電圧化とともにＭＯＳトランジスタの閾値電圧（Ｖｔｈ）は低下の一途を辿っている。スイッチング素子やアナログスイッチ回路においても、電源電圧及びゲートに入力される制御信号の振幅レベルが低下している。ＬＳＩに内蔵されたＭＯＳトランジスタのＶｔｈの低下に同期してスイッチング素子のＶｔｈを低下させた場合、オフ時のリーク電流が増大して電力ロスが発生するという問題点がある。また、Ｖｔｈを低下させない場合、動作時のＭＯＳトランジスタのオン抵抗を充分低減できず電力ロスが発生するという問題点がある。
【特許文献１】特開平７−２２１６４２号公報（頁６、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電力ロスの少ないスイッチング素子やスイッチング回路及びそれに用いられる電圧発生回路を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体装置は、負電圧を出力する負電圧発生回路と、高電位側電源と前記負電圧発生回路の出力との間に設けられ、第１の制御信号を入力し、前記第１の制御信号を反転した第２の制御信号を出力するインバータと、前記高電位側電源が供給される入力端子にソースが接続され、出力端子にドレインが接続され、ゲートに前記第２の制御信号が入力され、前記第２の制御信号の信号レベルが前記負電圧であるときにオンし、前記出力端子側に設けられた負荷に電力を供給するＰｃｈ  ＭＯＳトランジスタとを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の電圧発生回路は、高電位側電源と低電位側電源の間に設けられ、第１の制御信号及び前記第１の制御信号よりも周期の短い第２の制御信号が入力され、論理動作して第３の制御信号を出力する２入力ＮＡＮＤ回路と、外部に負電圧を送信する出力にアノードが接続され、前記低電位側電源にカソードが接続されるダイオードと、一端が前記２入力ＮＡＮＤ回路の出力に接続され、他端が前記ダイオードのアノードに接続され、前記第３の制御信号の信号レベルがハイレベルのときに電荷を蓄積し、前記第３の制御信号の信号レベルがローレベルのときに前記負電圧を出力するコンデンサとを具備し、前記第２の制御信号の１周期の時間が前記コンデンサの放電時間よりも短いことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電力ロスの少ないスイッチング素子やスイッチング回路及びそれに用いられる電圧発生回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す回路図、図２は負電圧発生回路を示す回路図、図３はインバータを示す回路図、図４はインバータに入力される制御信号及び出力される制御信号の波形を示す図である。
【００１０】
図１に示すように、半導体装置１には、インバータＩＮＶ１、インバータＩＮＶ２、負電圧発生回路４、レベルシフタ１１、及びＰｃｈ  ＭＯＳトランジスタＰ１が設けられている。
【００１１】
インバータＩＮＶ１は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられ、図示しないＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタから構成され、制御信号ＳＧ１をＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタのゲートに入力し、制御信号ＳＧ１を反転した制御信号ＳＧ２を出力する。
【００１２】
負電圧発生回路４は、図２に示すように、２入力ＮＡＮＤ回路ＮＡＮＤ１、チャージポンプ部５から構成されている。２入力ＮＡＮＤ回路ＮＡＮＤ１は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられ、インバータＩＮＶ１から出力された制御信号ＳＧ２、及び制御信号ＳＧ２よりも周期の短い制御信号ＳＧ４が入力され、論理処理（ＮＡＮＤ処理）された信号を出力する。なお、制御信号ＳＧ４の“Ｈｉｇｈ”及び“Ｌｏｗ”の信号レベルは、制御信号ＳＧ２と同一である。
【００１３】
チャージポンプ部５は、コンデンサＣ１、ダイオードＤ１から構成され、電荷を蓄積する。コンデンサＣ１は、一端が２入力ＮＡＮＤ回路ＮＡＮＤ１の出力側に接続され、他端が負電圧発生回路４の出力である負電圧−Ｖｎ側に接続され、論理処理された信号の信号レベルが“Ｈｉｇｈ”レベルのときに電荷を蓄積し、信号レベルが“Ｌｏｗ”レベルのときに負電圧発生回路４としての負電圧−Ｖｎを出力する。ダイオードＤ１は、アノードがコンデンサＣ１の他端と負電圧発生回路４の出力である負電圧−Ｖｎ側の間の接続ノードに接続され、カソードが低電位側電源Ｖｓｓに接続されている。なお、論理処理された信号の信号レベルが“Ｌｏｗ”レベルのときに、ダイオードＤ１は逆バイアス状態となり負電圧−Ｖｎの低下を防止する。
【００１４】
ここで、制御信号ＳＧ４の周期をコンデンサＣ１の放電時間よりも充分短い時間にしている。このため、コンデンサＣ１が放電を開始する前に、論理処理された信号の“Ｈｉｇｈ”レベルがコンデンサＣ１に入力され、コンデンサＣ１が充電されるので、負電圧−Ｖｎを一定に保つことができる。負電圧−Ｖｎの絶対値｜−Ｖｎ｜は、チャージポンプ部５で電力ロスが発生するため、高電位側電源Ｖｄｄ電圧よりも若干低くなる。なお、チャージポンプ部５の出力電圧を安定させるために、チャージポンプ部５の負電圧−Ｖｎと低電位側電源Ｖｓｓの間に、コンデンサを追加するのが好ましい。
【００１５】
レベルシフタ１１は、高電位側電源Ｖｄｄと低電位側としての負電圧−Ｖｎ（負電圧発生回路４の出力側）との間に設けられ、インバータＩＮＶ１から出力された制御信号ＳＧ２を入力し、制御信号ＳＧ２のレベルをシフトした制御信号ＳＧ２ａを出力する。
【００１６】
インバータＩＮＶ２は、図３に示すように、高電位側電源Ｖｄｄと低電位側としての負電圧−Ｖｎ（負電圧発生回路４の出力側）との間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＰ１１、Ｎｃｈ  ＭＯＳトランジスタから構成されている。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＰ１１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１１のドレインに接続され、ゲートに制御信号ＳＧ２ａが入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１１は、ソースが低電位側としての負電圧−Ｖｎに接続され、ゲートに制御信号ＳＧ２ａが入力される。そして、Ｐｃｈ  ＭＯＳトランジスタのドレインとＮｃｈ  ＭＯＳトランジスタのドレインの間の接続ノードから、制御信号ＳＧ２ａを反転した制御信号ＳＧ３が出力される。
【００１８】
制御信号ＳＧ２、制御信号ＳＧ３は、図４に示すように、制御信号ＳＧ２が“Ｌｏｗ”レベル（０Ｖ）のときに、制御信号ＳＧ３は“Ｈｉｇｈ”レベル（Ｖｄｄ）となり、制御信号ＳＧ２が“Ｈｉｇｈ”レベル（Ｖｄｄ）のときに、制御信号ＳＧ３は“Ｌｏｗ”レベル（−Ｖｎ）となる。このため、制御信号ＳＧ３の論理振幅は、論理振幅Ｖｄｄの制御信号ＳＧ２よりも｜（−Ｖｎ）｜分だけ大きくなる。
【００１９】
Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ３が入力され、入力端子２から、高電位側電源Ｖｄｄが供給される。そして、制御信号ＳＧ３の信号レベルが“Ｌｏｗ”レベル（−Ｖｎ）のときに、Ｐｃｈ  ＭＯＳトランジスタＰ１はオンして、出力端子３側に設けられた図示しない負荷に電力を供給する。
【００２０】
ここで、ＭＯＳトランジスタのオン抵抗（Ｒｏｎ）は、
Ｒｏｎ＝∂Ｉｄ／∂Ｖｄｓ・・・・・（式１）
で表され、∂Ｉｄはドレイン電流の変化分、Ｖｄｓはドレイン−ソース間電圧の変化分である。
【００２１】
そして、∂Ｉｄは、
∂Ｉｄ＝１／２｛μ×Cｏ×（Ｗｇ／Ｌｇ）×（Ｖｇｓ−Ｖｔｈ）２｝・・・（式２）
で表され、μは反転層中のキャリアの移動度、Ｃｏはトランジスタのゲート容量、Ｗｇはゲート幅、Ｌｇはゲート長、Ｖｇｓはゲート−ソース間電圧、ＶｔｈはＭＯＳトランジスタの閾値電圧である。そして、１／２×μ×Cｏ×（Ｗｇ／Ｌｇ）は定数なので、これをＡと表現すれば（式１）は、
Ｒｏｎ＝Ａ×∂（Ｖｇｓ−Ｖｔｈ）２／∂Ｖｄｓ・・・・・（式３）
と表すことができる。つまり、ＭＯＳトランジスタのオン抵抗（Ｒｏｎ）は、Ｖｇｓ−Ｖｔｈの２乗の変化分に比例し、Ｖｄｓの変化分に反比例する。
【００２２】
ＭＯＳトランジスタの閾値電圧Ｖｔｈと高電位側電源Ｖｄｄ電圧の関係は、微細化が進展していない世代では、例えば、高電位側電源Ｖｄｄ電圧が５Ｖ程度に対して、Ｎｃｈ  ＭＯＳトランジスタのＶｔｈが約１Ｖ程度、Ｐｃｈ  ＭＯＳトランジスタのＶｔｈが約−１Ｖ程度である。一方、微細化が進展した世代では、例えば、高電位側電源Ｖｄｄ電圧が約２．５Ｖ程度に対して、Ｎｃｈ  ＭＯＳトランジスタのＶｔｈが約０．５Ｖ程度、Ｐｃｈ  ＭＯＳトランジスタのＶｔｈが約−０．５Ｖ程度である。（式３）から明白なようにＭＯＳトランジスタの微細化が進展するにしたがって、ＭＯＳトランジスタのオン抵抗（Ｒｏｎ）は増大する方向に変化する。
【００２３】
ここで、上述した微細化が進展した世代のＭＯＳトランジスタのオン抵抗（Ｒｏｎ）を微細化が進展していない世代のオン抵抗（Ｒｏｎ）と同一な値にするには、（式３）から明白なようにゲート−ソース間に、例えば、更にＶｔｈの２倍以上の電圧を印加（ゲートに印加）すればよいことがわかる。なお、負電圧−Ｖｎの絶対値｜−Ｖｎ｜は、高電位側電源Ｖｄｄ電圧とほぼ同じなので、Ｐｃｈ  ＭＯＳトランジスタＰ１の閾値電圧の絶対値｜−Ｖｔｈ｜の２倍よりも大きい。そして、Ｐｃｈ  ＭＯＳトランジスタＰ１がオンするときのゲート−ソース間電圧Ｖｇｓは、−（Ｖｄｄ＋Ｖｎ）であり、微細化が進展した世代のＭＯＳトランジスタにおいても充分オン抵抗を低減することができる。
【００２４】
上述したように、本実施例の半導体装置では、ソースが高電位側電源Ｖｄｄ電圧が供給される入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ３が入力されるＰｃｈ  ＭＯＳトランジスタＰ１が設けられている。そして、制御信号ＳＧ３の信号レベルが“Ｌｏｗ”（負電圧−Ｖｎ）レベルのときに、オンして出力端子３側の負荷に電力を供給する。このとき、Ｐｃｈ  ＭＯＳトランジスタＰ１のゲート−ソース間電圧Ｖｇｓは、−（Ｖｄｄ＋Ｖｎ）であり、ＭＯＳトランジスタの微細化が進行してもＰｃｈ  ＭＯＳトランジスタＰ１のオン抵抗を充分低減することができ、電力ロスを抑制することができる。
【００２５】
なお、本実施例では、スイッチング素子としてＰｃｈ  ＭＯＳトランジスタを用いているが、Ｎｃｈ  ＭＯＳトランジスタを用いてもよい。Ｎｃｈ  ＭＯＳトランジスタを用いた場合、スイッチング素子として負電圧発生回路の代わりに高電位側電源よりも電圧の高い電圧を発生する正電圧発生回路（昇圧回路とも呼称される）を用いれば同等の効果がえられる。
【００２６】
また、ゲート絶縁膜にシリコン酸化膜を用いたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタを用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用いたＰｃｈ  ＭＩＳトランジスタ及びＮｃｈ  ＭＩＳトランジスタを用いてもよい。なお、この高誘電体膜としては、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタニウム）の酸化物、或いはそのシリケート物(例えばＨｆＳｉＯＮ)等を用いる。
【００２７】
そして、負電圧発生回路４を高電位側電源Ｖｄｄに接続しているが、高電位側をＶｄｄと異なる電源に接続してもよい。この場合、負電圧発生回路４から出力される負電圧の絶対値は、高電位側電源Ｖｄｄ電圧とは異なる値になる。
【００２８】
更に、負電圧−Ｖｎの絶対値｜−Ｖｎ｜をほぼ高電位側電源Ｖｄｄ電圧にしているが、高電位側電源Ｖｄｄ電圧よりも大きな値、或いは小さな値に適宜設定してもよい。
【実施例２】
【００２９】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図５は負電圧発生回路を示す回路図である。本実施例では負電圧発生回路の回路構成を変更している。
【００３０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３１】
図５に示すように、負電圧発生回路４ａには、２入力ＮＡＮＤ回路ＮＡＮＤ１、２入力ＮＡＮＤ回路ＮＡＮＤ２、チャージポンプ部５、チャージポンプ部５ａ、及び位相シフト回路１０から構成されている。
【００３２】
２入力ＮＡＮＤ回路ＮＡＮＤ２は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられ、インバータＩＮＶ１から出力された制御信号ＳＧ２、及び位相シフト回路１０により制御信号ＳＧ４の位相を９０度（１／４周期）ずらした制御信号ＳＧ５が入力され、論理処理（ＮＡＮＤ処理）された信号を出力する。
【００３３】
チャージポンプ部５ａは、コンデンサＣ２、ダイオードＤ２から構成され、電荷を蓄積する。なお、チャージポンプ部５及びチャージポンプ部５ａは２段構成になっている。
【００３４】
コンデンサＣ２は、一端が２入力ＮＡＮＤ回路ＮＡＮＤ２の出力側に接続され、他端が負電圧発生回路４の出力である負電圧−Ｖｎ側に接続され、論理処理された信号の信号レベルが“Ｈｉｇｈ”レベルのときに電荷を蓄積し、信号レベルが“Ｌｏｗ”レベルのときに負電圧−Ｖｎを出力する。ダイオードＤ２は、アノードがコンデンサＣ２の他端と負電圧発生回路４の出力である負電圧−Ｖｎ側の間の接続ノードに接続され、カソードが低電位側電源Ｖｓｓに接続されている。なお、論理処理された信号の信号レベルが“Ｌｏｗ”レベルのときに、ダイオードＤ２は逆バイアス状態となり負電圧−Ｖｎの低下を防止する。
【００３５】
ここで、制御信号ＳＧ５の周期はコンデンサＣ２の放電時間よりも充分短い時間にしている。このため、コンデンサＣ２が放電を開始する前に、論理処理された信号の“Ｈｉｇｈ”レベルがコンデンサＣ２に入力されて充電されるので、負電圧−Ｖｎを一定に保つことができる。
【００３６】
そして、制御信号ＳＧ５は、位相を制御信号ＳＧ４よりも９０度（１／４周期）ずらしているので、チャージポンプ５から出力される負電圧とチャージポンプ５ａから出力される負電圧の出力電圧変動が相殺されてリップルを抑制することができ、安定した出力電圧をえることができる。なお、チャージポンプ部５と同様に、チャージポンプ部５ａで電力ロスが発生するため、負電圧発生回路４ａから出力される負電圧−Ｖｎａの絶対値は、｜−Ｖｄｄ｜よりも若干小さくなる。なお、インバータＩＮＶ２から出力される制御信号３ａは、信号レベルが“Ｌｏｗ”レベルのとき負電圧−Ｖｎａとなる。
【００３７】
上述したように、本実施例の半導体装置では、ソースが高電位側電源Ｖｄｄ電圧が供給される入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ３ａが入力されるＰｃｈ  ＭＯＳトランジスタＰ１が設けられている。そして、制御信号ＳＧ３ａの信号レベルが“Ｌｏｗ”（負電圧−Ｖｎａ）レベルのときに、オンして出力端子３側の負荷に電力を供給する。このとき、Ｐｃｈ  ＭＯＳトランジスタＰ１のゲート−ソース間電圧Ｖｇｓは、−（Ｖｄｄ＋Ｖｎａ）であり、ＭＯＳトランジスタの微細化が進行してもＰｃｈ  ＭＯＳトランジスタＰ１のオン抵抗を充分低減することができ、電力ロスを抑制することができる。更に、負電圧発生回路４ａの出力電圧である負電圧−Ｖｎａは、リップルが抑制されているので、Ｐｃｈ  ＭＯＳトランジスタＰ１がオンしたとき、電力を安定して負荷に出力することができる。
【実施例３】
【００３８】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図６は半導体装置を示す回路図である。本実施例では負電圧発生回路の出力側に抵抗を設けている。
【００３９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４０】
図６に示すように、半導体装置１ａには、インバータＩＮＶ１、インバータＩＮＶ２、負電圧発生回路４、レベルシフタ１１、Ｐｃｈ  ＭＯＳトランジスタＰ１、及び抵抗Ｒ１が設けられている。
【００４１】
抵抗Ｒ１は、一端が負電圧発生回路４の出力である負電圧−Ｖｎ側（負電圧発生回路４の出力側）に接続され、他端がインバータＩＮＶ２に接続されている。そして、抵抗Ｒ１は、Ｐｃｈ  ＭＯＳトランジスタＰ１のゲートに負電圧−Ｖｎが印加され、Ｐｃｈ  ＭＯＳトランジスタＰ１がオンするとき、制御信号ＳＧ３の立ち上がり時間を遅くして、Ｐｃｈ  ＭＯＳトランジスタＰ１のターンオン時間を遅くする。また、Ｐｃｈ  ＭＯＳトランジスタＰ１のゲートに負電圧−Ｖｎの印加が終了し、Ｐｃｈ  ＭＯＳトランジスタＰ１がオフするとき、制御信号ＳＧ３の立ち下がり時間を遅くして、Ｐｃｈ  ＭＯＳトランジスタＰ１のターンオフ時間を遅くする。
【００４２】
上述したように、本実施例の半導体装置では、一端が負電圧発生回路４の出力電圧−Ｖｎ側に接続され、他端がインバータＩＮＶ２の低電位側電源に接続された抵抗Ｒ１と、制御信号ＳＧ３を出力するインバータＩＮＶ２と、ソースが高電位側電源Ｖｄｄ電圧が供給される入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ３が入力されるＰｃｈ  ＭＯＳトランジスタＰ１が設けられている。そして、制御信号ＳＧ３の信号レベルが“Ｌｏｗ”（負電圧−Ｖｎ）レベルのときに、オンして出力端子３側の負荷に電力を供給する。このとき、Ｐｃｈ  ＭＯＳトランジスタＰ１のゲート−ソース間電圧Ｖｇｓは、−（Ｖｄｄ＋Ｖｎ）であり、ＭＯＳトランジスタの微細化が進行してもＰｃｈ  ＭＯＳトランジスタＰ１のオン抵抗を充分低減することができ、電力ロスを抑制することができる。更に、抵抗Ｒ１を設けているので、Ｐｃｈ  ＭＯＳトランジスタＰ１から負荷へのターンオン時の過電流を抑制することができ、ターンオフ時のＰｃｈ  ＭＯＳトランジスタＰ１のアンダーシュート電流を抑制することができる。
【実施例４】
【００４３】
次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図７は半導体装置を示す回路図である。本実施例ではインバータの入力側と出力側の間にコンデンサを設けている。
【００４４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４５】
図７に示すように、半導体装置１ｂには、インバータＩＮＶ１、インバータＩＮＶ２、負電圧発生回路４、レベルシフタ１１、Ｐｃｈ  ＭＯＳトランジスタＰ１、及びコンデンサＣ１１が設けられている。
【００４６】
コンデンサＣ１１は、一端がインバータＩＮＶ１の出力側とインバータＩＮＶ２の入力側の間の接続ノードに接続され、他端がインバータＩＮＶ２の出力側とＰｃｈ  ＭＯＳトランジスタＰ１のゲートの間の接続ノードに接続されている。そして、コンデンサＣ１１は、Ｐｃｈ  ＭＯＳトランジスタＰ１のゲートに負電圧−Ｖｎが印加され、Ｐｃｈ  ＭＯＳトランジスタＰ１がオンするとき、制御信号ＳＧ３の立ち上がり時間を遅くして、Ｐｃｈ  ＭＯＳトランジスタＰ１のターンオン時間を遅くする。また、Ｐｃｈ  ＭＯＳトランジスタＰ１のゲートに負電圧−Ｖｎの印加が終了し、Ｐｃｈ  ＭＯＳトランジスタＰ１がオフするとき、制御信号ＳＧ３の立ち下がり時間を遅くして、Ｐｃｈ  ＭＯＳトランジスタＰ１のターンオフ時間を遅くする。
【００４７】
上述したように、本実施例の半導体装置では、一端がインバータＩＮＶ１の出力側とインバータＩＮＶ２の入力側の間の接続ノードに接続され、他端がインバータＩＮＶ２の出力側とＰｃｈ  ＭＯＳトランジスタＰ１のゲートの間の接続ノードに接続されたコンデンサＣ１１と、制御信号ＳＧ３を出力するインバータＩＮＶ２と、ソースが高電位側電源Ｖｄｄ電圧が供給される入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ３が入力されるＰｃｈ  ＭＯＳトランジスタＰ１が設けられている。そして、制御信号ＳＧ３の信号レベルが“Ｌｏｗ”（負電圧−Ｖｎ）レベルのときに、オンして出力端子３側の負荷に電力を供給する。このとき、Ｐｃｈ  ＭＯＳトランジスタＰ１のゲート−ソース間電圧Ｖｇｓは、−（Ｖｄｄ＋Ｖｎ）であり、ＭＯＳトランジスタの微細化が進行してもＰｃｈ  ＭＯＳトランジスタＰ１のオン抵抗を充分低減することができ、電力ロスを抑制することができる。更に、コンデンサＣ１１を設けているので、Ｐｃｈ  ＭＯＳトランジスタＰ１から負荷へのターンオン時の過電流を抑制することができ、ターンオフ時のＰｃｈ  ＭＯＳトランジスタＰ１のアンダーシュート電流を抑制することができる。
【実施例５】
【００４８】
次に、本発明の実施例５に係る半導体装置について、図面を参照して説明する。図８は半導体装置を示す回路図、図９は正電圧発生回路を示す回路図、図１０はアナログスイッチ回路に入力される制御信号波形を示す図である。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図８に示すように、半導体装置１ｃには、インバータＩＮＶ１、インバータＩＮＶ２、インバータＩＮＶ３、負電圧発生回路４、正電圧発生回路６、及びアナログスイッチ回路７が設けられている。
【００５１】
インバータＩＮＶ２は、高電位側としての正電圧＋Ｖｍ（正電圧発生回路６の出力側）と低電位側としての負電圧−Ｖｎ（負電圧発生回路４の出力側）との間に設けられ、制御信号ＳＧ２を入力し、制御信号ＳＧ６を出力する。インバータＩＮＶ３は、高電位側としての正電圧＋Ｖｍ（正電圧発生回路６の出力側）と低電位側としての負電圧−Ｖｎ（負電圧発生回路４の出力側）との間に設けられ、制御信号ＳＧ６を入力し、制御信号ＳＧ６を反転した制御信号ＳＧ７を出力する。
【００５２】
正電圧発生回路６は、図９に示すように、２入力ＮＡＮＤ回路ＮＡＮＤ３、チャージポンプ部５ｂから構成されている。２入力ＮＡＮＤ回路ＮＡＮＤ３は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられ、インバータＩＮＶ１から出力された制御信号ＳＧ２、及び制御信号ＳＧ２よりも周期の短い制御信号ＳＧ４が入力され、論理処理（ＮＡＮＤ処理）された信号を出力する。
【００５３】
チャージポンプ部５ｂは、コンデンサＣ３、ダイオードＤ３から構成され、電荷を蓄積する。コンデンサＣ３は、一端が２入力ＮＡＮＤ回路ＮＡＮＤ３の出力側に接続され、他端が正電圧発生回路６の出力である正電圧＋Ｖｍ側に接続され、論理処理された信号の信号レベルが“Ｌｏｗ”レベルのときに電荷を蓄積し、信号レベルが“Ｈｉｇｈ”レベルのときに正電圧発生回路６としての正電圧＋Ｖｍを出力する。ダイオードＤ３は、アノードが高電位側電源Ｖｄｄに接続され、カソードが２入力ＮＡＮＤ回路ＮＡＮＤ３の出力側と正電圧発生回路６の出力である正電圧＋Ｖｍ側の間の接続ノードに接続されている。なお、論理処理された信号の信号レベルが“Ｈｉｇｈ”レベルのときに、ダイオードＤ３は逆バイアス状態となり正電圧＋Ｖｍの低下を防止する。
【００５４】
ここで、制御信号ＳＧ４の周期をコンデンサＣ３の放電時間よりも充分短い時間にしている。このため、コンデンサＣ３が放電を開始する前に、論理処理された信号の“Ｌｏｗ”レベルがコンデンサＣ３に入力されて充電されるので、正電圧＋Ｖｍを一定に保つことができる。なお、正電圧＋Ｖｍはチャージポンプ部５ｂで電力ロスが発生するため、高電位側電源Ｖｄｄ電圧の２倍よりも若干低くなる。
【００５５】
アナログスイッチ回路７は、入力端子２と出力端子３の間に設けられ、Ｐｃｈ  ＭＯＳトランジスタＰ２１及びＮｃｈ  ＭＯＳトランジスタＮ２１から構成され、入力端子２側から高電位側電源Ｖｄｄが供給される。
【００５６】
Ｐｃｈ  ＭＯＳトランジスタＰ２１は、ソースが入力端子２に接続され、ドレインが出力端子３に接続され、ゲートに制御信号ＳＧ７が入力される。そして、Ｐｃｈ  ＭＯＳトランジスタＰ２１は、制御信号ＳＧ７の信号レベルが“Ｌｏｗ”レベルのときにオンし、制御信号ＳＧ７の信号レベルが“Ｈｉｇｈ”レベルのときにオフする。
【００５７】
Ｎｃｈ  ＭＯＳトランジスタＮ２１は、ドレインが入力端子２に接続され、ソースが出力端子３に接続され、ゲートに制御信号ＳＧ６が入力される。そして、Ｎｃｈ  ＭＯＳトランジスタＮ２１は、制御信号ＳＧ６の信号レベルが“Ｈｉｇｈ”レベルのときにオンし、制御信号ＳＧ６の信号レベルが“Ｌｏｗ”レベルのときにオフする。
【００５８】
制御信号ＳＧ６、制御信号ＳＧ７は、図１０に示すように、制御信号ＳＧ６が“Ｈｉｇｈ”レベル（＋Ｖｍ）のときに、制御信号ＳＧ７は“Ｌｏｗ”レベル（−Ｖｎ）となり、制御信号ＳＧ６が“Ｌｏｗ”レベル（−Ｖｎ）のときに、制御信号ＳＧ７は“Ｈｉｇｈ”レベル（＋Ｖｍ）となる。このため、制御信号ＳＧ６及び制御信号ＳＧ７の論理振幅は、論理振幅Ｖｄｄの制御信号ＳＧ２及び制御信号ＳＧ４よりも｜（−Ｖｎ）｜＋（＋Ｖｍ−Ｖｄｄ）分だけ大きくなる。なお、Ｐｃｈ  ＭＯＳトランジスタＰ２１の閾値電圧Ｖｔｈｐの絶対値及びＮｃｈ  ＭＯＳトランジスタＮ２１の閾値電圧Ｖｔｈｎは、負電圧−Ｖｎの絶対値、高電位側電源Ｖｄｄ電圧、及び正電圧＋Ｖｍよりも小さい。また、負電圧−Ｖｎの絶対値｜−Ｖｎ｜をＰｃｈ  ＭＯＳトランジスタＰ２１の閾値電圧Ｖｔｈｐの絶対値及びＮｃｈ  ＭＯＳトランジスタＮ２１の閾値電圧Ｖｔｈｎの２倍以上に設定するのが好ましい。
【００５９】
そして、Ｐｃｈ  ＭＯＳトランジスタＰ２１がオンするときのゲート−ソース間電圧Ｖｇｓは、−（Ｖｄｄ＋Ｖｎ）であり、微細化が進展した世代のＭＯＳトランジスタにおいても充分オン抵抗を低減することができ、且つＰｃｈ  ＭＯＳトランジスタＰ２１がオフするときのゲート−ソース間電圧Ｖｇｓは、＋Ｖｍ−Ｖｄｄであり、オフ時のリーク電流を大幅に低減できる。一方、Ｎｃｈ  ＭＯＳトランジスタＮ２１がオンするときのゲート−ソース間電圧Ｖｇｓは、高電位側電源Ｖｄｄの約２倍の＋Ｖｍであり、微細化が進展した世代のＭＯＳトランジスタにおいても充分オン抵抗を低減することができ、且つＮｃｈ  ＭＯＳトランジスタＮ２１がオンするときのゲート−ソース間電圧Ｖｇｓは、−Ｖｎであり、オフ時のリーク電流を大幅に低減できる。
【００６０】
上述したように、本実施例の半導体装置では、高電位側である正電圧＋Ｖｍと低電位側である負電圧−Ｖｎの間に設けられ、制御信号ＳＧ６を出力するインバータＩＮＶ２と、高電位側である正電圧＋Ｖｍと低電位側である負電圧−Ｖｎの間に設けられ、制御信号ＳＧ６を反転した制御信号ＳＧ７を出力するインバータＩＮＶ３と、制御信号ＳＧ７をゲートに入力するＰｃｈ  ＭＯＳトランジスタＰ２１及び制御信号ＳＧ６をゲートに入力するＮｃｈ  ＭＯＳトランジスタＮ２１から構成され、入力端子２と出力端子３の間に形成されたアナログスイッチ回路７が設けられている。そして、アナログスイッチ回路７は、制御信号ＳＧ７の信号レベルが“Ｌｏｗ”レベル（−Ｖｎ）で、且つ制御信号ＳＧ６の信号レベルが“Ｈｉｇｈ”レベル（＋Ｖｍ）のときにオンする。このため、ＭＯＳトランジスタの微細化が進行しても、Ｐｃｈ  ＭＯＳトランジスタＰ２１及びＮｃｈ  ＭＯＳトランジスタＮ２１のオン抵抗を充分低減することができる。
【００６１】
また、アナログスイッチ回路７は、制御信号ＳＧ７の信号レベルが“Ｈｉｇｈ”レベル（＋Ｖｍ）で、且つ制御信号ＳＧ６の信号レベルが“Ｌｏｗ”レベル（−Ｖｎ）のときにオフする。このため、ＭＯＳトランジスタの微細化が進行しても、Ｐｃｈ  ＭＯＳトランジスタＰ２１及びＮｃｈ  ＭＯＳトランジスタＮ２１のオフ時リーク電流を充分低減することができる。
【００６２】
したがって、アナログスイッチ回路７は、オン時のオン抵抗を低減することができ電力ロスを抑制することができ、且つオフ時のリーク電流を大幅に低減することができる。
【００６３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６４】
例えば、実施例では、インバータＩＮＶ１を設けているが、インバータＩＮＶ１を省略してもよい。その場合、インバータＩＮＶ２に入力される制御信号を反転した信号にすればよい。また、実施例５では、アナログスイッチ回路に適用したが、Ｐｃｈ  ＭＯＳトランジスタ或いはＮｃｈ  ＭＯＳトランジスタを用いたスイッチング素子に適用することができる。更に、実施例５では、正電圧＋Ｖｍの値を高電位側電源Ｖｄｄ電圧のほぼ２倍にしているが、高電位側電源Ｖｄｄ電圧の２倍よりも大きな値、或いは小さな値に適宜設定してもよい。
【００６５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  負電圧を出力する負電圧発生回路と、高電位側電源と前記負電圧発生回路の出力との間に設けられ、第１の制御信号を入力し、前記第１の制御信号を反転した第２の制御信号を出力するインバータと、前記高電位側電源が供給される入力端子にソースが接続され、出力端子にドレインが接続され、ゲートに前記第２の制御信号が入力され、前記第２の制御信号の信号レベルが前記負電圧であるときにオンし、前記出力端子側に設けられた負荷に電力を供給するＰｃｈ  ＭＯＳトランジスタとを具備し、前記第２の制御信号のローレベルのときの信号電圧の絶対値が前記Ｐｃｈ  ＭＯＳトランジスタの閾値電圧の絶対値の２倍以上である半導体装置。
【００６６】
（付記２）  高電位側電源電圧よりも高い電圧の正電圧を出力する正電圧発生回路と、前記正電圧発生回路の出力と低電位側電源との間に設けられ、第１の制御信号を入力し、前記第１の制御信号を反転した第２の制御信号を出力するインバータと、前記高電位側電源が供給される入力端子にドレインが接続され、出力端子にソースが接続され、ゲートに前記第２の制御信号が入力され、前記第２の制御信号の信号レベルが前記正電圧であるときにオンするＮｃｈ  ＭＯＳトランジスタとを具備する半導体装置。
【００６７】
（付記３）  高電位側電源電圧よりも高い電圧の正電圧を出力する正電圧発生回路と、負電圧を出力する負電圧発生回路と、前記正電圧発生回路の出力と前記負電圧発生回路の出力との間に設けられ、第１の制御信号を入力し、前記第１の制御信号を反転した第２の制御信号を出力するインバータと、前記高電位側電源が供給される入力端子にドレインが接続され、出力端子にソースが接続され、ゲートに前記第２の制御信号が入力され、前記第２の制御信号の信号レベルが前記正電圧であるときにオンするＮｃｈ  ＭＯＳトランジスタとを具備する半導体装置。
【００６８】
（付記４）  前記負電圧の絶対値は、前記Ｎｃｈ  ＭＯＳトランジスタの閾値電圧の２倍以上である付記３に記載の半導体装置。
【００６９】
（付記５）  高電位側電源と低電位側電源の間に設けられ、第１の制御信号及び前記第１の制御信号よりも周期の短い第２の制御信号が入力され、論理動作して第３の制御信号を出力する第１の２入力ＮＡＮＤ回路と、外部に負電圧を送信する出力にアノードが接続され、前記低電位側電源にカソードが接続される第１のダイオードと、一端が前記第１の２入力ＮＡＮＤ回路の出力に接続され、他端が前記第１のダイオードのアノードに接続され、前記第３の制御信号の信号レベルがハイレベルのときに電荷を蓄積し、前記第３の制御信号の信号レベルがローレベルのときに前記負電圧を出力する第１のコンデンサと、前記高電位側電源と前記低電位側電源の間に設けられ、前記第１の制御信号及び前記第２の制御信号を９０度位相をずらした第４の制御信号が入力され、論理動作して第５の制御信号を出力する第２の２入力ＮＡＮＤ回路と、前記出力にアノードが接続され、前記低電位側電源にカソードが接続される第２のダイオードと、一端が前記第２の２入力ＮＡＮＤ回路の出力に接続され、他端が前記第２のダイオードのアノードに接続され、前記第５の制御信号の信号レベルがハイレベルのときに電荷を蓄積し、前記第５の制御信号の信号レベルがローレベルのときに前記負電圧を出力する第２のコンデンサとを具備し、前記第２の制御信号の１周期の時間が前記第１及び第２のコンデンサの放電時間よりも短い電圧発生回路。
【００７０】
（付記６）  高電位側電源と低電位側電源の間に設けられ、第１の制御信号及び前記第１の制御信号よりも周期の短い第２の制御信号が入力され、論理動作して第３の制御信号を出力する２入力ＮＡＮＤ回路と、外部に正電圧を送信する出力にカソードが接続され、前記高電位側電源にアノードが接続される第１のダイオードと、一端が前記２入力ＮＡＮＤ回路の出力に接続され、他端が前記出力に接続され、前記第３の制御信号の信号レベルがローレベルのときに電荷を蓄積し、前記第３の制御信号の信号レベルがハイレベルのときに前記正電圧を出力するコンデンサとを具備し、前記第２の制御信号の１周期の時間が前記コンデンサの放電時間よりも短いことを特徴とする電圧発生回路。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係る半導体装置を示す回路図。
【図２】本発明の実施例１に係る負電圧発生回路を示す回路図。
【図３】本発明の実施例１に係るインバータを示す回路図。
【図４】本発明の実施例１に係るインバータに入力される制御信号及び出力される制御信号の波形を示す図。
【図５】本発明の実施例２に係る負電圧発生回路を示す回路図。
【図６】本発明の実施例３に係る半導体装置を示す回路図。
【図７】本発明の実施例４に係る半導体装置を示す回路図。
【図８】本発明の実施例５に係る半導体装置を示す回路図。
【図９】本発明の実施例５に係る正電圧発生回路を示す回路図。
【図１０】本発明の実施例５に係るアナログスイッチ回路に入力される制御信号波形を示す図。
【符号の説明】
【００７２】
１、１ａ、１ｂ、１ｃ  半導体集積回路
２  入力端子
３  出力端子
４  負電圧発生回路
５、５ａ、５ｂ  チャージポンプ部
６  正電圧発生回路
７  アナログスイッチ回路
１０  位相シフト回路
１１  レベルシフタ
Ｃ１、Ｃ２、Ｃ３、Ｃ１１  コンデンサ
Ｄ１、Ｄ２、Ｄ３  ダイオード
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３  ２入力ＮＡＮＤ回路
Ｎ１１、Ｎ２１  Ｎｃｈ  ＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３  インバータ
Ｐ１、Ｐ１１、Ｐ２１  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１  抵抗
ＳＧ１〜７  制御信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
＋Ｖｍ  正電圧
−Ｖｎ、−Ｖｎａ  負電圧
【図１】
2006115422.tif 000003
【図２】
2006115422.tif 000004
【図３】
2006115422.tif 000005
【図４】
2006115422.tif 000006
【図５】
2006115422.tif 000007
【図６】
2006115422.tif 000008
【図７】
2006115422.tif 000009
【図８】
2006115422.tif 000010
【図９】
2006115422.tif 000011
【図１０】
2006115422.tif 000012