(57)【要約】【課題】  耐圧を向上し得る半導体装置を提供する。【解決手段】  導電プレート２６を直流的にフローティング電位にし、ソース電極２８と埋込み酸化膜２１との間にトレンチプレート２４を設けることにより、トレンチプレート２４を介して導電プレート２６をソース電極２８側に接続する。これにより、ソース電極２８に対する埋込み酸化膜２１の静電容量が減少するため、埋込み酸化膜２１を厚くして静電容量を減少させた場合と同等の効果を実質的に得ることができる。また、ソース電極２８が外部回路のアースに接続されることで、トレンチプレート２４がＧＮＤ電位をとるので、導電プレート２６を電気的に安定させることもできる。したがって、高耐圧トランジスタ２０の耐圧を向上させることができる。【選択図】  図１
2006080200.tif 000002
【特許請求の範囲】
【請求項１】
支持層と素子形成層と間に埋込み酸化膜を備えた半導体装置であって、
前記素子形成層に形成される第１導電型の第１の半導体層と、
前記第１の半導体層に設けられるドレイン電極と、
前記第１の半導体層上に形成される第２導電型の第２の半導体層と、
前記ドレイン電極から離れた前記第２の半導体層上の所定位置から前記埋込み酸化膜まで達して形成されるトレンチと、
前記トレンチに接続されて前記第２の半導体層に設けられるソース電極と、
前記支持層を介して前記埋込み酸化膜に対向可能に配置され直流的に外部に接続不能に構成される導電板と、
を備えることを特徴とする半導体装置。
【請求項２】
前記埋込み酸化膜の厚さと前記トレンチの厚さとの比は、２：１以上３：１以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記トレンチは、複数形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１の半導体層の厚さは、３０μｍ以上であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、支持層と素子形成層と間に埋込み酸化膜を備えた半導体装置に関するもので、例えば、ＳＯＩ（Silicon on Insulator）基板に形成される高耐圧トランジスタに好適なものである。
【背景技術】
【０００２】
数百Ｖ程度の電圧差をレベルシフトしたり、スイッチングする半導体装置の構成として、例えば図５(A) に示すように、ＳＯＩ基板に形成される高耐圧トランジスタ１００がある。この高耐圧トランジスタ１００では、埋込み酸化膜１２１の一方側、つまり素子形成層にＮ−層１２２を形成するとともに、このＮ−層１２２上にＰ−層１２３を形成する。その一方で埋込み酸化膜１２１の他方側、つまり支持層には支持基板１２５を介して導電プレート１２６を配置する。この導電プレート１２６には、ＧＮＤ電極１２９が設けられ、支持基板１２５の電位を安定させる働きをする。なお、この支持基板１２５は、通常、Ｎ−層１２２に比べ厚さ方向に長く形成されるが、図５(A) に示す構成例は図５(B) に示すブレークダウン時における電位分布を計算機シミュレーションするための構成モデルであるため、支持基板１２５の厚さを素子形成層よりも薄く表現している。
【０００３】
ところで、図５(A) に示すような高耐圧トランジスタ１００では、埋込み酸化膜１２１の他方側に導電プレート１２６を配置している。このため、例えばドレイン−ソース間の電位差が６００Ｖ以上に達した場合には、ブレークダウン電圧に達することから、ブレークダウン時には図５(B) に示すような電位分布になる。即ち、Ｎ−層１２２間の電気力線（図５(B) に示すγ）のすべてが埋込み酸化膜１２１の厚さ方向に集中して（図５(B) に示すγ’）、ドレイン電極１２７寄りの埋込み酸化膜１２１の両面間で高圧の電位差が発生する。したがって、ＳＯＩ構造の高耐圧トランジスタ１００により、６００Ｖ以上の電位差のレベルシフトやスイッチングを可能にするためには、一般に、ドレイン電極１２７側の、Ｎ−層１２２または埋込み酸化膜１２１の厚さを極力厚く構成して耐圧を向上させる必要があると考えられている。
【０００４】
そこで、例えば、下記特許文献１に開示される「誘電体分離半導体装置」では、埋込み酸化膜１２１として機能する誘電体層(３)の厚さを比較的厚い第１の領域(3a)と比較的薄い第２の領域(3b)とから構成することにより、耐圧が決定される第１の領域(3a)に大きな電圧降下を負担させることで耐圧の向上を可能にしている。なお、（  ）内の数字等は、下記特許文献１に記載されている符号に対応するものである（［背景技術］および［発明が解決しようとする課題］の欄において同じ）。
【０００５】
即ち、ＳＯＩ構造の高耐圧トランジスタ１００の耐圧を向上させるためには、Ｎ−層１２２または埋込み酸化膜１２１が厚くなるように構成する必要がある。ところが、Ｎ−層１２２を厚くすると、埋込み酸化膜１２１を形成することが困難になり、埋込み酸化膜１２１を厚くすると、Ｎ−層１２２と埋込み酸化膜１２１との熱膨張係数の相違からＳＯＩ基板に反りが生じる。そのため、特許文献１による開示技術では、比較的厚い第１の領域(3a)と比較的薄い第２の領域(3b)とから誘電体層(３)を構成することで耐圧の向上を技術的に可能にしている。
【特許文献１】特開平６−１８８４３８号公報（第６頁〜第９頁、図２、図５３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１の開示技術によると、誘電体層(３)を比較的厚い第１の領域(3a)と比較的薄い第２の領域(3b)とから構成するため、例えば、誘電体層(３)を埋込み酸化膜により実現する場合、製造工程が複雑なＳＯＩ技術を用いる必要がある。このため、埋込み酸化膜の一部だけを厚くするには、ＳＯＩの製造工程をさらに複雑にし得ることから、製造コストの増加を考慮すると、現実的であるとは言い難い。
【０００７】
また、埋込み酸化膜１２１とＮ−層１２２の両方を厚くすることが技術的に可能であるとしても、埋込み酸化膜１２１を厚く形成するためには数時間を要する。そのため、製造工程数は増えることがなくても、時間的なコスト面から製造コストの増加を招いてしまうという技術的課題がある。
【０００８】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、耐圧を向上し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、特許請求の範囲に記載の請求項１の手段を採用する。この手段によると、支持層［２５］と素子形成層との間に埋込み酸化膜［２１］を備えた半導体装置［２０］であって、素子形成層に形成される第１導電型の第１の半導体層［２２］と、第１の半導体層［２２］に設けられるドレイン電極［２７］と、第１の半導体層［２２］上に形成される第２導電型の第２の半導体層［２３］と、ドレイン電極［２７］から離れた第２の半導体層［２３］上の所定位置から埋込み酸化膜［２１］まで達して形成されるトレンチ［２４］と、トレンチ［２４］に接続されて第２の半導体層［２３］に設けられるソース電極［２８］と、支持層［２５］を介して埋込み酸化膜［２１］に対向可能に配置され直流的に外部に接続不能に構成される導電板［２６］と、を備える。なお、［  ］内の数字等は、［発明を実施するための最良の形態］の欄で説明する符号に対応し得るものである（以下同じ）。
【００１０】
これにより、支持層［２５］を介して埋込み酸化膜［２１］に対向可能に配置される導電板［２６］は、直流的にフローティング電位になる一方で、支持層［２５］および埋込み酸化膜［２１］を介して静電容量的に第１の半導体層［２２］に結合（以下「容量結合」という。）される。また、ソース電極［２８］と埋込み酸化膜［２１］とは、トレンチ［２４］を介して容量結合される。そのため、ソース電極［２８］から導電板［２６］までの間は、例えば等価回路として、トレンチ［２４］を介して容量結合されるソース電極［２８］と埋込み酸化膜［２１］とからなる第１のコンデンサＣ１、ならびに支持層［２５］および埋込み酸化膜［２１］を介して容量結合される第１の半導体層［２２］と導電板［２６］とからなる第２のコンデンサＣ２が、直列に接続されたように回路を構成するので、当該トレンチ［２４］を形成しない場合の前記第２のコンデンサＣ２だけからなる、ソース電極［２８］から導電板［２６］までの間の等価回路に比べて、静電容量を減少させることができる。
【００１１】
また、特許請求の範囲に記載の請求項２の手段を採用することによって、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比を、２：１以上３：１以下とする。例えば、図２に示すように、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比は、２：１以上３：１以下が好適であることが計算機シミュレーション等から判明している。ここで、図２に示すk1の特性は、第１の半導体層［２２］の厚さが２０μｍで、埋込み酸化膜［２１］の厚さが４μｍの場合のもので、トレンチ［２４］の厚さが２μｍ前後において耐圧は最大値（９００Ｖ）になる。これにより、特性k1の場合、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比は、４μｍ：２μｍ＝２：１である。また、図２に示すk2の特性は、第１の半導体層［２２］の厚さ［tc］が２０μｍで、埋込み酸化膜［２１］の厚さ［ta］が３μｍの場合のもので、トレンチ［２４］の厚さ［tb］が１μｍ前後において耐圧は最大値（６００Ｖ）になる。これにより、特性k2の場合、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比は、３μｍ：１μｍ＝３：１である。つまり、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比は、２：１以上３：１以下が好適である。
【００１２】
さらに、特許請求の範囲に記載の請求項３の手段を採用することによって、トレンチ［２４］は複数形成される。例えば、埋込み酸化膜［２１］の厚さ［ta］が４μｍである場合には、トレンチ［２４］の厚さ［tb］は２μｍが好適であることが計算機シミュレーション等から判明しているが（図２）、埋込み酸化膜［２１］を厚く形成するには長時間を要する。そこで、例えば、厚さ［tb］が１μｍのトレンチ［２４］を２本形成することで、厚さ［tb］が２μｍのトレンチ［２４］を１本形成した場合と、ほぼ同等の効果を得ることができる。つまり、トレンチ［２４］を複数形成することで、トレンチ［２４］を介して容量結合されるソース電極［２８］と埋込み酸化膜［２１］とからなる第１のコンデンサＣ１が複数形成され、それらが並列に接続される構成になるので、当該第１のコンデンサＣ１の静電容量を増加させることができ、厚いトレンチ［２４］を１本形成した場合と実質的に同等になる。これにより、薄いトレンチ［２４］を複数形成することで、トレンチ［２４］の製造工程において長時間を要することなく、厚いトレンチ［２４］を１本形成した場合と同等の効果を実質的に得ることができる。
【００１３】
また、特許請求の範囲に記載の請求項４の手段を採用することによって、第１の半導体層［２２］の厚さ［tc］を３０μｍ以上とする。例えば、図３に示すように、第１の半導体層［２２］の厚さ［tc］が３０μｍ以上の場合、本発明の効果が顕著に現れることが計算機シミュレーション等から判明している。なお図３では、半導体装置（高耐圧トランジスタ）の空乏層の分布状態を示す説明図で、色の薄い（白色に近い）領域ほど空乏化していることを表し、色の濃い（黒色に近い）領域ほど空乏化していないことを表している。
【００１４】
例えば、第１の半導体層［２２，１２２］の厚さ［tc］を３０μｍ以上（例えば４５μｍ）に設定すると、図３(A) に示すように、トレンチ［２４］を設けている半導体装置［２０］では、空乏化している領域が占めている。一方、トレンチ［２４］を設けていない半導体装置［１００］では、図３(B) に示すように、ドレイン電極側から、ソース電極および支持基板［１２５］側に向かって拡がる太破線で囲んだ範囲Ｘにおいて空乏化が進んでいない領域が占める。このため、図３(B) に示す半導体装置［１００］においては、第１の半導体層［１２２］が同図中の矩形で囲まれた範囲（幅９５μｍ、厚さ３０μｍ）でしか有効に機能しないため、耐圧の著しい低下を招く。この例で示す計算機シミュレーションでは、図３(A) に示す半導体装置［２０］の耐圧が９５０Ｖであるのに対し、図３(B) に示す半導体装置［１００］の耐圧は４５０Ｖに留まることが判明している。これにより、第１の半導体層［２２］の厚さ［tc］が３０μｍ以上で、トレンチ［２４］を設けていない場合には、ドレイン電極側から、ソース電極および支持基板［１２５］側に向かって空乏化していない領域の拡大化が進むので、実質的に機能する第１の半導体層［１２２］が幅方向および厚さ方向において減少する。そのため、ドレイン−ソース間の耐圧を低下させてしまう。したがって、埋込み酸化膜［２１］が厚くなったのと同等の効果が実質的に得られるため、ドレイン−ソース間の耐圧を向上させることが可能となる。
【発明の効果】
【００１５】
請求項１の発明では、支持層［２５］を介して埋込み酸化膜［２１］に対向可能に配置される導電板［２６］は、直流的にフローティング電位になる一方で、支持層［２５］および埋込み酸化膜［２１］を介して静電容量的に第１の半導体層［２２］に結合（以下「容量結合」という。）される。また、ソース電極［２８］と埋込み酸化膜［２１］とは、トレンチ［２４］を介して容量結合される。そのため、ソース電極［２８］から導電板［２６］までの間は、例えば等価回路として、トレンチ［２４］を介して容量結合されるソース電極［２８］と埋込み酸化膜［２１］とからなる第１のコンデンサＣ１、ならびに支持層［２５］および埋込み酸化膜［２１］を介して容量結合される第１の半導体層［２２］と導電板［２６］とからなる第２のコンデンサＣ２が、直列に接続されたように回路を構成するので、当該トレンチ［２４］を形成しない場合の前記第２のコンデンサＣ２だけからなる、ソース電極［２８］から導電板［２６］までの間の等価回路に比べて、静電容量を減少させることができる。したがって、埋込み酸化膜［２１］が厚くなったのと同等の効果が実質的に得られるため、ドレイン−ソース間の耐圧を向上させることが可能となる。
【００１６】
請求項２の発明では、図２に示すように、特性k1の場合、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比は、４μｍ：２μｍ＝２：１である。また、特性k2の場合、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比は、３μｍ：１μｍ＝３：１である。つまり、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比は、２：１以上３：１以下が好適である。したがって、埋込み酸化膜［２１］の厚さ［ta］とトレンチ［２４］の厚さ［tb］との比がこのような値の場合に、ドレイン−ソース間の耐圧を一層向上させることが可能となる。
【００１７】
請求項３の発明では、薄いトレンチ［２４］を複数形成することで、トレンチ［２４］の製造工程において長時間を要することなく、厚いトレンチ［２４］を１本形成した場合と同等の効果を実質的に得ることができる。したがって、製造コストの増加を抑制しつつ、トレンチ［２４］を好適な厚さに設定できるので、ドレイン−ソース間の耐圧を一層向上させることが可能となる。
【００１８】
請求項４の発明では、図３(B) に示すように、第１の半導体層［２２］の厚さ［tc］が３０μｍ以上で、トレンチ［２４］を設けていない場合には、ドレイン電極側から、ソース電極および支持基板［１２５］側に向かって空乏化していない領域の拡大化が進むので、実質的に機能する第１の半導体層［２２］が幅方向および厚さ方向において減少する。そのため、ドレイン−ソース間の耐圧を低下させてしまう。したがって、第１の半導体層［２２］の厚さ［tc］が３０μｍ以上の場合に、ドレイン−ソース間の耐圧を効果的に向上させることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の半導体装置の実施形態について図を参照して説明する。なお、図１〜図３は、第１実施形態に関するもので、図４は第２実施形態に関するものである。
【００２０】
［第１実施形態］
図１(A) に示すように、第１実施形態に係る高耐圧トランジスタ２０は、ＳＯＩ基板に形成されるＰチャネル型のＭＯＳトランジスタで、シリコン酸化膜ＳiＯ２からなる埋込み酸化膜２１を素子形成層と支持基板２５（支持層）との間に備えている。この埋込み酸化膜２１の厚さtaは、例えば４μｍに設定されている。また素子形成層および支持基板２５（支持層）は、シリコン基板である。なお、この図１(A) に示す構成例は、図１(C) に示すブレークダウン時における電位分布を計算機シミュレーションする際に用いられる構成モデルであるため、支持基板２５の厚さを素子形成層よりも薄く表現している。
【００２１】
高耐圧トランジスタ２０の素子形成層には、Ｎ型の低濃度不純物が拡散されるＮ−層２２が形成されているとともにこのＮ−層２２上にドレイン電極２７が設けられている。またＮ−層２２上には、Ｐ型の低濃度不純物が拡散されるＰ−層２３が形成されているとともにドレイン電極２７から極力離れた位置（所定の位置）のＰ−層２３上にソース電極２８が設けられている。なお、Ｎ−層２２の厚さtcは、例えば２０μｍに設定されている。
【００２２】
一方、高耐圧トランジスタ２０の支持基板２５には、埋込み酸化膜２１とは反対側の面に導電プレート２６が配置されている。この導電プレート２６は、平板状構造をなすもので、支持基板２５および埋込み酸化膜２１を介してＮ−層２２に対向するように、例えば支持基板２５の表面に密着されている。これにより、導電プレート２６は、支持基板２５および埋込み酸化膜２１を介して、Ｎ−層２２に対し容量結合可能となる。通常、このような導電プレート２６には、ＧＮＤ電極を設けて外部と電気的（直流的）に接続可能にすることで、支持基板２５の電位の安定化を図るが、本実施形態では、このようなＧＮＤ電極を導電プレート２６に設けていない。導電プレート２６を直流的にフローティング電位にするためである。
【００２３】
このように導電プレート２６は、直流的に外部に接続不能に構成されるため、直流的にフローティング電位をとり得るが、このままでは、導電プレート２６を電気的に安定させ難い。そこで、本実施形態では、ドレイン電極２７から極力離れた位置のＰ−層２３上に設けられるソース電極２８から、埋込み酸化膜２１まで達するトレンチプレート２４を設ける。このトレンチプレート２４は、Ｎ−層２２およびＰ−層２３からなる素子形成層の厚さ方向に延びる溝を掘った後、その溝内に長板状のシリコン酸化膜ＳiＯ２を成長させるもので、公知のトレンチ技術によって形成される。なお、トレンチプレート２４の厚さtbは、例えば２μｍに設定されている。
【００２４】
このトレンチプレート２４を、ソース電極２８と埋込み酸化膜２１との間に形成することにより、当該トレンチプレート２４を介してソース電極２８と埋込み酸化膜２１とは、容量結合可能となる。ここで、このトレンチプレート２４による容量結合を第１のコンデンサＣ１とし、前述した支持基板２５および埋込み酸化膜２１を介した導電プレート２６とＮ−層２２との容量結合を第２のコンデンサＣ２とすると、ソース電極２８と導電プレート２６との間には、図１(B) に示される回路が等価的に形成されている。
【００２５】
即ち、ソース電極２８から導電プレート２６までの間は、トレンチプレート２４を介して容量結合されるソース電極２８と埋込み酸化膜２１とからなる第１のコンデンサＣ１、ならびに支持基板２５および埋込み酸化膜２１を介して容量結合されるＮ−層２２と導電プレート２６とからなる第２のコンデンサＣ２が、直列に接続されたように回路を構成する。一方、トレンチプレート２４を形成しない場合には、図１(B) に示す回路中の第１のコンデンサＣ１が存在しないため、ソース電極２８と導電プレート２６との間に形成される回路は等価的に第２のコンデンサＣ２だけで構成される。
【００２６】
したがって、トレンチプレート２４を設けることにより、第２のコンデンサＣ２に第１のコンデンサＣ１を直列接続したような等価回路を構成するため、トレンチプレート２４を設けない場合に比べ、ソース電極２８と導電プレート２６との間に形成されるコンデンサの静電容量を小さくすることができる。つまり、このトレンチプレート２４を介して導電プレート２６をソース電極２８側に接続することで、ソース電極２８に対する埋込み酸化膜２１の静電容量が減少するため、埋込み酸化膜２１を厚くして静電容量を減少させた場合と同等の効果を実質的に得ることができる。また、ソース電極２８が外部回路のアースに接続されることで、トレンチプレート２４がＧＮＤ電位をとるので、導電プレート２６を電気的に安定させることもできる。よって、ドレイン−ソース間の耐圧を向上させることができる。
【００２７】
ここで、図１(C) を参照してブレークダウン時における高耐圧トランジスタ２０の電位分布を計算機シミュレーションした結果を説明する。高耐圧トランジスタ２０では、前述したように、導電プレート２６を直流的にフローティング電位にするとともに、ドレイン電極２７から極力離れたＰ−層２３上のソース電極２８から埋込み酸化膜２１まで達するトレンチプレート２４を設けている。このため、Ｎ−層１２２間の電気力線のうち、トレンチプレート２４が形成される付近を通過するものは（図１(C) に示すα１）、ドレイン電極２７方向に向かうことなく、埋込み酸化膜２１からトレンチプレート２４方向、つまりソース電極２８方向に向かう（図１(C) に示すα１’）。そして、それ以外の電気力線は（図１(C) に示すβ１）、ドレイン電極２７方向に向かう（図１(C) に示すβ１’）。
【００２８】
これにより、図５(B) を参照して説明したように、従来の高耐圧トランジスタ１００では、Ｎ−層１２２間の電気力線のすべてがドレイン電極１２７方向に向かって埋込み酸化膜１２１の厚さ方向に集中していたが、本実施形態の高耐圧トランジスタ２０では、このような電気力線の一部（図１(C) に示すα１）をソース電極２８側に分散させ、その残部（図１(C) に示すβ１）がドレイン電極２７側に集める。
【００２９】
例えば、図１(C) に示す電位分布の例では、３０本の電気力線のうち、８本の電気力線がソース電極２８側に集まり、残りの２２本の電気力線がドレイン電極２７側に集まっている。これに対し、図５(B) に示す従来の高耐圧トランジスタ１００による電位分布の例では、３０本の電気力線のすべてがドレイン電極２７側に集まっている。つまり、高耐圧トランジスタ１００に対して、高耐圧トランジスタ２０ではドレイン電極２７側に集まる電気力線の本数を約７０％に減少させている。このため、計算機シミュレーションによると、高耐圧トランジスタ１００では６４０Ｖであったブレークダウン電圧を、高耐圧トランジスタ２０では９００Ｖ程度に高め得る結果が得られている。したがって、耐圧を６４０Ｖから９００Ｖに向上させることが可能となる。
【００３０】
次に、トレンチプレート２４の厚さtbと耐圧との関係を図２に基づいて説明する。前述したように、本実施形態では、ソース電極２８と埋込み酸化膜２１との間を接続するトレンチプレート２４を設けることにより、トレンチプレート２４を介してソース電極２８と埋込み酸化膜２１とを容量結合可能に構成したが、このトレンチプレート２４の厚さtbには、最適値が存在することが計算機シミュレーションにより判明している。なお、以下説明する最適値の例は、Ｎ−層２２の厚さtcが２０μｍ、またＮ−層２２の幅方向の長さが１５０μｍにそれぞれ設定されている場合である。
【００３１】
例えば、前述した例では、埋込み酸化膜２１の厚さtaは４μｍに設定されているので、この場合には、トレンチプレート２４の厚さtbに対する耐圧の特性として図２に示すk1のカーブが得られる。即ち、埋込み酸化膜２１の厚さtaが４μｍの場合には、特性k1が示すように、トレンチプレート２４の厚さtbが２μｍのときに耐圧の最大値として９００Ｖを得ることができる。因みにトレンチプレート２４の厚さtbが１μｍのときには７５０Ｖの耐圧、トレンチプレート２４の厚さtbが３μｍのときには７１０Ｖの耐圧、トレンチプレート２４の厚さtbが４μｍのときには６３０Ｖの耐圧、トレンチプレート２４の厚さtbが８μｍのときには６７０Ｖの耐圧、がそれぞれ得られている。
【００３２】
また、他の例として、埋込み酸化膜２１の厚さtaが３μｍに設定されている場合には、トレンチプレート２４の厚さtbに対する耐圧の特性として図２に示すk2のカーブが得られる。この場合には、特性k2が示すように、トレンチプレート２４の厚さtbが１μｍのときに耐圧の最大値として６００Ｖを得ることができる。因みにトレンチプレート２４の厚さtbが０．５μｍのときには４６０Ｖの耐圧、トレンチプレート２４の厚さtbが１．５μｍのときには５８０Ｖの耐圧、トレンチプレート２４の厚さtbが２μｍのときには５７０Ｖの耐圧、トレンチプレート２４の厚さtbが３μｍのときには４８０Ｖの耐圧、がそれぞれ得られている。
【００３３】
このようにソース電極２８と埋込み酸化膜２１との間に形成されるトレンチプレート２４の厚さtbは、埋込み酸化膜２１の厚さtaに対して薄くなるように変動させるその変動途中において耐圧の最大値を得ることができる。例えば、埋込み酸化膜２１の厚さtaとトレンチプレート２４の厚さtbとの比が２：１（＝４μｍ：２μｍ）のときに耐圧の最大値９００Ｖを得ることができる。同様に、埋込み酸化膜２１の厚さtaとトレンチプレート２４の厚さtbとの比が３：１（＝３μｍ：１μｍ）のときに耐圧の最大値６００Ｖを得ることができる。したがって、埋込み酸化膜２１の厚さtaとトレンチプレート２４の厚さtbとの比が２：１以上３：１以下の場合に、ドレイン−ソース間の耐圧を一層向上させることが可能となる。
【００３４】
続いて、Ｎ−層２２の厚さtcが３０μｍ以上、例えば４５μｍに設定されている場合の空乏層分布を図３に基づいて説明する。なお、図３(A) および図３(B) には、計算機シミュレーションにより得られた空乏層の分布状態が示されており、色の薄い（白色に近い）領域ほど空乏化していることを表し、色の濃い（黒色に近い）領域ほど空乏化していないことを表している。図３(A) は、このように設定された高耐圧トランジスタ２０の空乏層分布状態、図３(B) は、同様に設定された従来の高耐圧トランジスタ１００の空乏層の分布状態、がそれぞれ示されている。
【００３５】
Ｎ−層１２２の厚さtcを４５μｍに設定すると、ソース電極Ｓ（１２８）と埋込み酸化膜１２１との間にトレンチプレート２４を設けていない高耐圧トランジスタ１００では、ドレイン電極Ｄ（１２７）側から、ソース電極Ｓおよび支持基板１２５側に向かって拡がる空乏化していない領域（太破線で囲んだ範囲Ｘ）の存在が図３(B) から確認される。これに対し、図３(A) に示すように、高耐圧トランジスタ２０には、図３(B) に示すような空乏化していない領域の拡がりは確認されず、空乏化の進んいる領域がＮ−層２２のほぼ全体を占めていることがわかる。
【００３６】
即ち、Ｎ−層の厚さを厚く設定すれば、高耐圧トランジスタの厚さ方向の耐圧を向上させることが可能となるが、その反面、図３(B) に示すように、厚く設定したＮ−層の空乏化が困難になるため、Ｎ−層の電位分布が不均一となる。このため、ドレイン電極Ｄ側から、ソース電極Ｓおよび支持基板１２５側に向かって空乏化していない領域の拡大化が進むので、実質的に機能するＮ−層１２２が幅方向および厚さ方向において減少する。
【００３７】
具体的には、Ｎ−層の厚さtcが３０μｍ以上の場合には、Ｎ−層が幅９５μｍ、厚さ３０μｍの範囲でしか有効に機能しないため（図３(B) に示す実線矩形範囲）、トレンチプレート２４を設けない限り、その耐圧も幅９５μｍ、厚さ３０μｍのＮ−層で確保できるものに留まってしまう。例えば、Ｎ−層１２２の厚さtcを４５μｍに設定すると、耐圧が４５０Ｖに下がってしまい、Ｎ−層１２２の厚さtcを２０μｍに設定した場合の６４０Ｖよりも耐圧が１９０Ｖ低下することが計算機シミュレーションにより判明している。
【００３８】
このようなＮ−層の非空乏化は、Ｐ−層を厚く設定することにより防止することができるが、Ｐ−層の厚さ（深さ）を１０μｍを超えて設定することは製造技術および製造コスト上の理由から一般に現実的ではないとされている。そこで、本実施形態による高耐圧トランジスタ２０のように、ソース電極Ｓ（２８）と埋込み酸化膜２１との間にトレンチプレート２４を設け、ソース電極２８（２８）を外部回路のアースに接続することにより、トレンチプレート２４がＧＮＤ電位をとるように設定する。これにより、埋込み酸化膜２１もＧＮＤ電位をとるので、埋込み酸化膜２１から空乏化が進み、その範囲が拡大することで、耐圧の向上が可能になる。
【００３９】
図３(A) に示す例では、Ｎ−層２２の厚さtcを４５μｍに設定しても、トレンチプレート２４によりＮ−層２２内のほぼ全域において空乏化を促進することができる。これにより、トレンチプレート２４を設けていない場合（図３(B) ）の耐圧４５０Ｖに比べ、高耐圧トランジスタ２０の耐圧を２倍以上に向上させ、９５０Ｖの耐圧を確保可能であることが計算機シミュレーションにより判明している。
【００４０】
したがって、Ｎ−層２２の厚さtcが３０μｍ以上の場合には、導電プレート２６を直流的にフローティング電位にし、ソース電極２８と埋込み酸化膜２１との間にトレンチプレート２４を設けることによって、Ｎ−層２２内のほぼ全域を空乏化できるので、Ｎ−層２２の幅方向の耐圧を向上させ、ドレイン−ソース間の耐圧を向上させることが可能となる。つまり、Ｎ−層２２の厚さtcが３０μｍ以上の場合、本発明の効果が顕著に現れる。
【００４１】
［第２実施形態］
前述した第１実施形態では、ソース電極２８と埋込み酸化膜２１との間にトレンチプレート２４を１本設けたが、本第２実施形態ではそれを複数本設ける。この点が、第１実施形態に係る高耐圧トランジスタ２０と本第２実施形態に係る高耐圧トランジスタ３０との相違である。そのため、実質的に同一の構成部分については、同一符号を付し説明を省略する。
【００４２】
図４(A) に示すように、第２実施形態の高耐圧トランジスタ３０では、ソース電極２８と埋込み酸化膜２１との間に、２本のトレンチプレート３４ａ、３４ｂを設けている。これらのトレンチプレート３４ａ、３４ｂは、その厚さが前述のトレンチプレート２４よりも薄く設定されており、このほかの形状やその形成方法等については、トレンチプレート２４と同様である。
【００４３】
即ち、図２を参照して説明したように、トレンチプレート２４の厚さtbと耐圧との関係には、耐圧を向上させるために最適なトレンチプレート２４の厚さtbが存在し、例えば、埋込み酸化膜２１の厚さtaが４μｍの場合、トレンチプレート２４の厚さtbが２μｍのときに最大９００Ｖの耐圧が得られる。しかし、埋込み酸化膜２１を厚く形成するには長時間を要する。そこで、本第２実施形態では、厚さの薄い（例えば１μｍ）トレンチプレート３４ａ、３４ｂを２本形成することで、図１(B) に示す第１のコンデンサＣ１を２つ並列に接続した構成を採る。これにより、第１のコンデンサＣ１の静電容量を増加させることができるので、厚さの厚い（例えば２μｍ）トレンチ２４を１本形成した場合と実質的に同等の静電容量を第１のコンデンサＣ１として得ることができる。
【００４４】
例えば、前述した図１(C) と同様、ブレークダウン時における高耐圧トランジスタ３０の電位分布を計算機シミュレーションした結果から、高耐圧トランジスタ３０でも、図１(C) に示す高耐圧トランジスタ２０のものとほぼ同様の電位分布が得られていることがわかる。即ち、図４(B) に示す電位分布の例では、３０本の電気力線のうち、１０本の電気力線がソース電極２８側に集まり（α２→α２’）、残りの２０本の電気力線がドレイン電極２７側に集まっている（β２→β２’）。このため、計算機シミュレーションによると、高耐圧トランジスタ１００では６４０Ｖであったブレークダウン電圧を、高耐圧トランジスタ３０では９４０Ｖ程度に高め得る結果が得られている。したがって、耐圧を６４０Ｖから９４０Ｖに向上させることが可能となる。
【００４５】
このように本第２実施形態では、複数本のトレンチプレート３４ａ、３４ｂをソース電極２８と埋込み酸化膜２１との間に設けたので、トレンチプレート３４ａ、３４ｂの厚さが薄くてもその本数を調整することで、並列接続により得られる第１のコンデンサＣ１の静電容量として最適値を設定できる。したがって、製造コストの増加を抑制しつつ、ドレイン−ソース間の耐圧を一層向上させることが可能となる。
【００４６】
なお、本第２実施形態では、２本のトレンチプレート３４ａ、３４ｂを設けたが、例えば、厚さが１μｍのトレンチプレートを３本以上設けることで、ドレイン−ソース間の耐圧をさらに向上させることが可能となる。また、厚さが１μｍ未満（例えば０．５μｍ）のトレンチプレートを３本以上（例えば４本）設けるように構成しても、高耐圧トランジスタ３０と同等の効果を期待できる。
【００４７】
また、以上説明した各実施形態では、Ｐチャネル型のＭＯＳトランジスタを例に説明したが、本発明ではこれに限られることはなく、第１導電型としてＰ型、第２導電型としてＮ型の、不純物を用いることにより、Ｎチャネル型のＭＯＳトランジスタを構成し得る場合にも適用することができる。そしてこの場合においても上述同様の作用および効果を得ることができる。
【図面の簡単な説明】
【００４８】
【図１】図１(A) は、本発明の第１実施形態に係る高耐圧トランジスタの電位分布を計算機シミュレーションする際に用いられる構成モデルで、高耐圧トランジスタの主要構成を断面図的に表したものである。図１(B) は、ソース電極と導電プレートの間に形成される回路を等価的に表したものである。図１(C) は、図１(A) に示す構成モデルを計算機シミュレーションして得られたブレークダウン時における電位分布を示す説明図である。
【図２】第１実施形態に係る高耐圧トランジスタのトレンチプレートの厚さに対する耐圧の関係を埋込み酸化膜の厚さの違いによって表したものである。
【図３】図３(A) は、第１実施形態の高耐圧トランジスタのＮ−層を４５μｍに設定した場合における空乏層の分布状態を示す説明図で、図３(B) は、従来の高耐圧トランジスタのＮ−層を４５μｍに設定した場合における空乏層の分布状態を示す説明図である。
【図４】図４(A) は、本発明の第２実施形態に係る高耐圧トランジスタの電位分布を計算機シミュレーションする際に用いられる構成モデルで、高耐圧トランジスタの主要構成を断面図的に表したものである。図４(B) は、図４(A) に示す構成モデルを計算機シミュレーションして得られたブレークダウン時における電位分布を示す説明図である。
【図５】図５(A) は、従来の高耐圧トランジスタの電位分布を計算機シミュレーションする際に用いられる構成モデルで、高耐圧トランジスタの主要構成を断面図的に表したものである。図５(B) は、図５(A) に示す構成モデルを計算機シミュレーションして得られたブレークダウン時における電位分布を示す説明図である。
【符号の説明】
【００４９】
２０、３０…高耐圧トランジスタ（半導体装置）
２１…埋込み酸化膜
２２…Ｎ−層（素子形成層、第１の半導体層）
２３…Ｐ−層（素子形成層、第２の半導体層）
２４…トレンチプレート（トレンチ）
２５…支持基板（支持層）
２６…導電プレート（導電板）
２７…ドレイン電極
２８…ソース電極
３４ａ…第１トレンチプレート（トレンチ）
３４ｂ…第２トレンチプレート（トレンチ）
ta…埋込み酸化膜の厚さ
tb…トレンチプレートの厚さ
tc…Ｎ−層の厚さ
【図１】
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【図２】
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【図４】
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【図５】
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【図３】
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