(57)【要約】【課題】ＳＲＡＭのスタンドバイ電圧を効果的に緩和してリークを削減する。【解決手段】半導体記憶装置は、第１及び第２の駆動電位ＶＤＤ、ＶＳＳをＳＲＡＭの各メモリセル２４に供給する電位線ＤＬ、ＳＬの一方の上に並列に配設された第１及び第２の追加ＦＥＴ・Ｎ１、Ｐ１を有する。メモリセルの選択時に、第１の追加ＦＥＴをオン状態とする選択信号ＳＥＬを、選択信号供給線Ｌ１を介して第１の追加ＦＥＴ・Ｎ１のゲート端子に供給する。メモリセルの非選択及び選択に夫々対応して第１及び第２のレベルを有するバイアス電位Ｖｂｓを、バイアス供給線Ｌ２を介して第２の追加ＦＥＴ・Ｐ１のゲート端子に供給する。【選択図】図６
2006331519.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルを選択する複数のワード線と、
前記メモリセルに対するデータの送受を行う複数のデータ線と、
第１の駆動電位を各メモリセルに供給する第１の電位線と、
前記第１の駆動電位よりも低い第２の駆動電位を各メモリセルに供給する第２の電位線と、
前記第１及び第２の電位線の一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第１の追加ＦＥＴ（FET: Field-Effect Transistor）と、
前記メモリセルの選択時に前記第１の追加ＦＥＴをオン状態とする選択信号を、前記第１の追加ＦＥＴのゲート端子に供給する選択信号供給線と、
前記第１の追加ＦＥＴと並列となるように前記一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第２の追加ＦＥＴと、
前記メモリセルの非選択及び選択に夫々対応して第１及び第２のレベルを有するバイアス電位を前記第２の追加ＦＥＴのゲート端子に供給するバイアス供給線と、前記第２の追加ＦＥＴは、前記メモリセルに生じる電圧降下により前記バイアス電位を基準としてオン状態となることと、前記バイアス電位の第１のレベルは前記第１及び第２の駆動電位間の電位であり、前記バイアス電位の第２のレベルは、前記一方の電位線に対応する前記第１及び第２の駆動電位の内の一方の電位であることと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記選択信号供給線に接続された遅延回路を更に具備し、前記遅延回路は、前記メモリセルの非選択から選択への遷移時において、前記第１の追加ＦＥＴをオン状態とする前記選択信号のレベルを前記第１の追加ＦＥＴのゲート端子に供給するタイミングを遅延させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の追加ＦＥＴと並列となるように前記一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第３の追加ＦＥＴと、前記の第３の追加ＦＥＴは前記第１の追加ＦＥＴよりも電流駆動力が小さいことと、
前記メモリセルの選択時に前記第３の追加ＦＥＴをオン状態とする選択信号を、前記遅延回路を経ずに前記第３の追加ＦＥＴのゲート端子に供給する選択信号供給線と、
を更に具備することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記選択信号供給線に接続されたインバータ回路を更に具備し、前記インバータ回路は、電流駆動力が異なるプルアップＦＥＴとプルダウンＦＥＴとを具備し、前記第２の追加ＦＥＴのオフ状態からオン状態への切り替えが、オン状態からオフ状態への切り替えよりも遅くなるように設定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルの夫々は、第１乃至第４のＮＭＩＳ（MIS: Metal-Insulator-Semiconductor）ＦＥＴと第１及び第２のＰＭＩＳＦＥＴとを含むことと、前記第１のＮＭＩＳＦＥＴのドレイン端子と前記第１のＰＭＩＳＦＥＴのドレイン端子とが接続されることと、前記第２のＮＭＩＳＦＥＴのドレイン端子と前記第２のＰＭＩＳＦＥＴのドレイン端子とが接続されることと、前記第１のＮＭＩＳＦＥＴ及び前記第１のＰＭＩＳＦＥＴのゲート端子は、前記第２のＮＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴの前記ドレイン端子と前記第３のＮＭＩＳＦＥＴのソース端子とに接続されることと、前記第２のＮＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴのゲート端子は、前記第１のＮＭＩＳＦＥＴ及び前記第１のＰＭＩＳＦＥＴの前記ドレイン端子と前記第４のＮＭＩＳＦＥＴのソース端子とに接続されることと、
前記メモリセルを選択する複数のワード線と、各ワード線は前記第３のＮＭＩＳＦＥＴ及び前記第４のＮＭＩＳＦＥＴのゲート端子に接続されることと、
前記メモリセルに対するデータの送受を行う複数のデータ線と、各データ線は前記第３のＮＭＩＳＦＥＴ及び前記第４のＮＭＩＳＦＥＴのドレイン端子に夫々接続されることと、
前記第１のＰＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴのソース端子を第１の駆動電位の供給源に接続する第１の電位線と、
前記第１のＮＭＩＳＦＥＴ及び前記第２のＮＭＩＳＦＥＴのソース端子を前記第１の駆動電位よりも低い第２の駆動電位の供給源に接続する第２の電位線と、
前記第２の電位線上に配設され、前記第２の電位線を選択的に導通させる第５のＮＭＩＳＦＥＴと、
前記メモリセルの選択時に前記第５のＮＭＩＳＦＥＴをオン状態とする選択信号を、前記第５のＮＭＩＳＦＥＴのゲート端子に供給する選択信号供給線と、
前記第５のＮＭＩＳＦＥＴと並列となるように前記第２の電位線上に配設され、前記第２の電位線を選択的に導通させる第３のＰＭＩＳＦＥＴと、
前記メモリセルの非選択及び選択に夫々対応して第１及び第２のレベルを有するバイアス電位を前記第３のＰＭＩＳＦＥＴのゲート端子に供給するバイアス供給線と、前記バイアス電位の第１のレベルは前記第１及び第２の駆動電位間の電位であり、前記バイアス電位の第２のレベルは前記第２の駆動電位であることと、
前記メモリセルの非選択及び選択を切替えるモード切替え信号によって駆動され、前記バイアス電位の第１及び第２のレベルを前記バイアス供給線に選択的に供給する選択回路と、
前記バイアス電位の第１のレベルを生成すると共に、前記選択回路の一方の入力に供給するバイアス生成回路と、
を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、スタティック型半導体記憶装置、即ちＳＲＡＭ（SRAM: Static Random Access Memory）のスタンドバイ電流の低減に関する。
【背景技術】
【０００２】
ＳＲＡＭ（典型的には６個のトランジスタで１ビットを記憶する）は、ＬＳＩ（LSI: Large Scale Integrated circuit）全般で広く使用されている。しかし、ＳＲＡＭでは、ＬＳＩの微細化及び低電圧化に伴って、スタンドバイ時のメモリセルにおけるリーク電流増加が問題となっている。ここで、スタンドバイ時とは、メモリセルが非選択状態にある時を意味する。
【０００３】
即ち、ＬＳＩの微細化及び高集積化に伴って、ＳＲＡＭ内で使用されるＭＯＳＦＥＴ（MOSFET: Metal-Oxide-Semiconductor Field-Effect Transistor）のゲート酸化膜の膜厚が減少している。このため、ゲート酸化膜をトンネルして流れるリーク電流（ゲートリーク）が大きくなり、スタンドバイ時のリーク電流全体が増大する原因となっている。また、ＬＳＩの低電圧化に伴い、ＭＯＳＦＥＴの閾値電圧も低下し、オフ時の漏れ電流（サブスレッショルドリーク）も大きくなっている。
【０００４】
ＳＲＡＭにおけるスタンドバイリークを減少させるための対策として、回路的な観点から、スタンドバイ時にセルアレイの電位を制御して、ＭＯＳＦＥＴに掛る電界を緩和する方法が用いられている（例えば、非特許文献１参照）。
【０００５】
また、同一発明者に係る未公開の関連出願として、下記の特許文献１が存在する。
【非特許文献１】Masanao Yamada et al.、” A 300MHz 25μA/Mb Leakage On-Chip SRAM Module ...”, ISSCC 2004/ SESSION 27/ SRAM/ 27.2, pp. 494-495.
【特許文献１】特願2004-253221号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧）を効果的に緩和し、スタンドバイリークを削減することが可能なＳＲＡＭ型の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の視点は、半導体記憶装置であって、複数のメモリセルが配列されたメモリセルアレイと；前記メモリセルを選択する複数のワード線と；前記メモリセルに対するデータの送受を行う複数のデータ線と；第１の駆動電位を各メモリセルに供給する第１の電位線と；前記第１の駆動電位よりも低い第２の駆動電位を各メモリセルに供給する第２の電位線と；前記第１及び第２の電位線の一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第１の追加ＦＥＴ（FET: Field-Effect Transistor）と；前記メモリセルの選択時に前記第１の追加ＦＥＴをオン状態とする選択信号を、前記第１の追加ＦＥＴのゲート端子に供給する選択信号供給線と；前記第１の追加ＦＥＴと並列となるように前記一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第２の追加ＦＥＴと；前記メモリセルの非選択及び選択に夫々対応して第１及び第２のレベルを有するバイアス電位を前記第２の追加ＦＥＴのゲート端子に供給するバイアス供給線と、前記第２の追加ＦＥＴは、前記メモリセルに生じる電圧降下により前記バイアス電位を基準としてオン状態となることと、前記バイアス電位の第１のレベルは前記第１及び第２の駆動電位間の電位であり、前記バイアス電位の第２のレベルは、前記第１のレベルと比較して、前記一方の電位線に対応する前記第１及び第２の駆動電位の内の一方の電位に近いことと、を具備することを特徴とする。
【０００８】
本発明の第２の視点は、半導体記憶装置であって、複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルの夫々は、第１乃至第４のＮＭＩＳ（MIS: Metal-Insulator-Semiconductor）ＦＥＴと第１及び第２のＰＭＩＳＦＥＴとを含むことと、前記第１のＮＭＩＳＦＥＴのドレイン端子と前記第１のＰＭＩＳＦＥＴのドレイン端子とが接続されることと、前記第２のＮＭＩＳＦＥＴのドレイン端子と前記第２のＰＭＩＳＦＥＴのドレイン端子とが接続されることと、前記第１のＮＭＩＳＦＥＴ及び前記第１のＰＭＩＳＦＥＴのゲート端子は、前記第２のＮＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴの前記ドレイン端子と前記第３のＮＭＩＳＦＥＴのソース端子とに接続されることと、前記第２のＮＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴのゲート端子は、前記第１のＮＭＩＳＦＥＴ及び前記第１のＰＭＩＳＦＥＴの前記ドレイン端子と前記第４のＮＭＩＳＦＥＴのソース端子とに接続されることと；前記メモリセルを選択する複数のワード線と、各ワード線は前記第３のＮＭＩＳＦＥＴ及び前記第４のＮＭＩＳＦＥＴのゲート端子に接続されることと；前記メモリセルに対するデータの送受を行う複数のデータ線と、各データ線は前記第３のＮＭＩＳＦＥＴ及び前記第４のＮＭＩＳＦＥＴのドレイン端子に夫々接続されることと；前記第１のＰＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴのソース端子を第１の駆動電位の供給源に接続する第１の電位線と；前記第１のＮＭＩＳＦＥＴ及び前記第２のＮＭＩＳＦＥＴのソース端子を前記第１の駆動電位よりも低い第２の駆動電位の供給源に接続する第２の電位線と；前記第２の電位線上に配設され、前記第２の電位線を選択的に導通させる第５のＮＭＩＳＦＥＴと；前記メモリセルの選択時に前記第５のＮＭＩＳＦＥＴをオン状態とする選択信号を、前記第５のＮＭＩＳＦＥＴのゲート端子に供給する選択信号供給線と；前記第５のＮＭＩＳＦＥＴと並列となるように前記第２の電位線上に配設され、前記第２の電位線を選択的に導通させる第３のＰＭＩＳＦＥＴと；前記メモリセルの非選択及び選択に夫々対応して第１及び第２のレベルを有するバイアス電位を前記第３のＰＭＩＳＦＥＴのゲート端子に供給するバイアス供給線と、前記バイアス電位の第１のレベルは前記第１及び第２の駆動電位間の電位であり、前記バイアス電位の第２のレベルは前記第２の駆動電位であることと；前記メモリセルの非選択及び選択を切替えるモード切替え信号によって駆動され、前記バイアス電位の第１及び第２のレベルを前記バイアス供給線に選択的に供給する選択回路と；前記バイアス電位の第１のレベルを生成すると共に、前記選択回路の一方の入力に供給するバイアス生成回路と、を具備する。
【０００９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１０】
本発明に係る半導体記憶装置によれば、スタンドバイ電圧を効果的に緩和し、スタンドバイリークを削減することが可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明者は、本発明の開発の過程において、ＳＲＡＭにおけるスタンドバイリークを減少させるための回路的な対策について研究を行った。その結果、以下に述べるような知見を得た。
【００１２】
図１は、本発明の開発の過程において本発明者によって提案された、ＳＲＡＭにおけるスタンドバイリークを減少させるための回路的な対策の一例を示す図である（特許文献１参照）。ＳＲＡＭのメモリセルアレイＭＣＡには、複数のメモリセルがマトリックス状に配列される。しかし、図１においては、便宜上、１つのメモリセルのみを拡大した状態で示す。
【００１３】
図１に示すように、各メモリセルは、６つのトランジスタ、即ち２つのドライバトランジスタＤＶ１、ＤＶ２と、２つのロードトランジスタＬＤ１、ＬＤ２と、２つのトランスファーゲートトランジスタＸＦ１、ＸＦ２を含む。トランジスタＤＶ１、ＤＶ２、ＸＦ１、ＸＦ２はＮ（Ｎチャネル型）ＭＯＳＦＥＴからなり、トランジスタＬＤ１、ＬＤ２はＰ（Ｐチャネル型）ＭＩＳＦＥＴからなる。ドライバトランジスタＤＶ１、ＤＶ２とロードトランジスタＬＤ１、ＬＤ２とは、交差帰還回路を形成するように接続される。
【００１４】
メモリセルの選択時には、トランジスタＬＤ１、ＬＤ２のソース電位（高電位側）ＶＤＤ＿ｃｅｌｌ、及びトランジスタＤＶ１、ＤＶ２のソース電位（低電位側）ＶＳＳ＿ｃｅｌｌが、夫々電源電位ＶＤＤ及び接地電位ＶＳＳとなる。スタンドバイリークを減少させるための回路的な対策のない通常のＳＲＡＭでは、スタンドバイ時でも、電位ＶＤＤ＿ｃｅｌｌ及び電位ＶＳＳ＿ｃｅｌｌが、夫々電源電位ＶＤＤ及び接地電位ＶＳＳのままである。しかし、図１に示す装置では、スタンドバイ時に、低電位ＶＳＳ＿ｃｅｌｌのレベル（高電位ＶＤＤ＿ｃｅｌｌのレベルであってもよい）を制御することにより、スタンドバイリークを減少させる。
【００１５】
具体的には、低電位ＶＳＳ＿ｃｅｌｌ側のノードとＶＳＳ電位源とを接続する電位線上に、これを選択的に導通させる第１の追加トランジスタ（ＮＭＯＳＦＥＴ）ＮＡ及び第２の追加トランジスタ（ＰＭＯＳＦＥＴ）ＰＡが並列に配設される。一方の追加トランジスタＮＡは、メモリセルの選択（アクティブモード）時にオン状態となり、非選択（スリープモード）時にオフ状態となるように、そのゲート端子にモード切替え信号／ＳＬＰが供給される。また、他方の追加トランジスタＰＡのゲート端子には、バイアス回路ＢＣからバイアス電位Ｖｃｇが供給される。バイアス電位Ｖｃｇは、一方のトランジスタＮＡのオフ状態において、トランジスタＰＡが、対応するメモリセルに生じる電圧降下によりバイアス電位Ｖｃｇを基準としてオン状態となるように設定される。
【００１６】
図２は、図１に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図である。メモリセルの選択時には、オン状態のトランジスタＮＡを通して、低電位ＶＳＳ＿ｃｅｌｌ側のノードに接地電位ＶＳＳが印加される。一方、メモリセルの非選択時に、トランジスタＮＡがオフ状態となると、リークにより、低電位ＶＳＳ＿ｃｅｌｌ側のノードの電位レベルは、ＶＳＳから次第に上昇する。低電位ＶＳＳ＿ｃｅｌｌがバイアス電位ＶｃｇとトランジスタＰＡの閾値電圧Ｖｔｈ（ＰＡ）との和を越えると、トランジスタＰＡがターンオンする。その結果、このターンオンしたトランジスタＰＡによって、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）がクランプされる。
【００１７】
図１に示す装置においては、しかし、モード遷移時（メモリセルの選択から非選択への遷移時、及び非選択から選択への遷移時）に、メモリセルに記憶されたデータがノイズの悪影響を受ける可能性がある。図３は、図１に示す装置における信号波形を示す図であり、図３を参照してこの問題を説明する。
【００１８】
メモリセルの選択（アクティブモード）から非選択（スリープモード）への遷移時に、図３に示すように、モード切替え信号／ＳＬＰがＨレベルからＬレベルに変わってトランジスタＮＡがオフ状態となると、メモリセルに生じる電圧降下により低電位ＶＳＳ＿ｃｅｌｌのレベルが上昇する。この際、図３の部分Ｚ１に示すように、クランプ用のＰＭＯＳトランジスタＰＡのゲートＰＡＧの電位が、同トランジスタＰＡの寄生容量（Ｃ３）による容量結合により、本来のバイアス電位Ｖｃｇからわずかに上昇する。ゲートＰＡＧの電位がバイアス電位Ｖｃｇから上昇すると、低電位ＶＳＳ＿ｃｅｌｌのクランプレベルが高くなる。このため、メモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）が一時的に低下し、保持データが破壊される恐れがある。
【００１９】
また、メモリセルの非選択（スリープモード）から選択（アクティブモード）への遷移時に、図３に示すように、モード切替え信号／ＳＬＰがＬレベルからＨレベルに変わってトランジスタＮＡがオン状態となると、低電位ＶＳＳ＿ｃｅｌｌのレベルが接地電位ＶＳＳにディスチャージされる。この際、図３の部分Ｚ２に示すように、セルの内部ノードｎ１、ｎ２に、メモリセルを構成するＮＭＯＳトランジスタＤＶ１、ＤＶ２の寄生容量（Ｃ１、Ｃ２）によるカップリングノイズが発生する。このため、このようなカップリングノイズによりセルデータが誤って反転してしまう恐れがある。
【００２０】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２１】
（第１の実施形態）
図４は、本発明の第１の実施形態に係るＳＲＡＭ（半導体記憶装置）を示すブロック図である。このＳＲＡＭは、マトリクス状に配置されたアドレス毎に、メモリセル２４が配設されたメモリセルアレイ２１を有する。メモリセルアレイ２１の行毎にメモリセルを選択するワード線ＷＬが接続される。また、メモリセルアレイ２１の列毎にメモリセルに対するデータの送受を行う相補対のデータ線ＢＬ、／ＢＬが接続される。
【００２２】
ワード線ＷＬを選択するため、行アドレスバッファ１１及び行デコーダ１３が配設される。データ線ＢＬ、／ＢＬを選択するため、列アドレスバッファ１５及び列デコーダ１７が配設される。また、データ線ＢＬ、／ＢＬには、記憶データの読み出しを行うためのセンス回路１９が接続される。行アドレスバッファ１１及び列アドレスバッファ１２は、アドレス信号及びデータ信号等を生成する制御部ＣＳ１に接続される。制御部ＣＳ１は、メモリセルアレイ２１等と同一基板上に混載されるか、或いはメモリセルアレイ２１等とは別の素子として形成される。
【００２３】
図５は、図４に示すメモリセルアレイ２１内の１つのメモリセル２４を拡大して示す図である。図５に示すように、各メモリセルは、６つのトランジスタ、即ち２つのドライバトランジスタＤＶ１、ＤＶ２と、２つのロードトランジスタＬＤ１、ＬＤ２と、２つのトランスファーゲートトランジスタＸＦ１、ＸＦ２とを含む。トランジスタＤＶ１、ＤＶ２、ＸＦ１、ＸＦ２は、ＮＭＩＳ（MIS: Metal-Insulator-Semiconductor）ＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。トランジスタＬＤ１、ＬＤ２は、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。
【００２４】
ドライバトランジスタＤＶ１、ＤＶ２とロードトランジスタＬＤ１、ＬＤ２とは、交差帰還回路を形成するように接続される。即ち、トランジスタＤＶ１、ＬＤ１のドレイン端子が互いに接続される。トランジスタＤＶ２、トランジスタＬＤ２のドレイン端子が互いに接続される。トランジスタＤＶ１、ＬＤ１のゲート端子が、トランジスタＤＶ２、ＬＤ２のドレイン端子とトランスファーゲートトランジスタＸＦ２のソース端子とに接続される。トランジスタＤＶ２、ＬＤ２のゲート端子が、トランジスタＤＶ１、ＬＤ１のドレイン端子とトランスファーゲートトランジスタＸＦ１のソース端子とに接続される。
【００２５】
ワード線ＷＬの夫々は、トランジスタＸＦ２、ＸＦ１のゲート端子に接続される。相補対のデータ線ＢＬ、／ＢＬの各対は、トランジスタＸＦ２、ＸＦ１のドレイン端子に夫々接続される。トランジスタＬＤ１、ＬＤ２のソース端子は、電位線ＤＬを介して、電源電位（第１の駆動電位）ＶＤＤの供給源に接続される。トランジスタＤＶ１、ＤＶ２のソース端子は、電位線ＳＬを介して、接地電位（第１の駆動電位よりも低い第２の駆動電位）ＶＳＳの供給源に接続される。
【００２６】
図６は、第１の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。図６に示すように、接地電位ＶＳＳに接続された電位線ＳＬ上に、電位線ＳＬを選択的に導通させる第１の追加トランジスタＮ１が配設される。トランジスタＮ１は、ＮＭＩＳＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。トランジスタＮ１のゲート端子には、メモリセルの選択時に、トランジスタＮ１をオン状態とする選択信号ＳＥＬが、選択信号供給線Ｌ１を介して供給される。即ち、トランジスタＮ１は、概略的には、メモリセルの選択時にオン状態となり、非選択時にオフ状態となる。メモリセルの選択時には、オン状態のトランジスタＮ１を通して、低電位ＶＳＳ＿ｃｅｌｌ側のノードに接地電位ＶＳＳが印加される。
【００２７】
選択信号供給線Ｌ１には、遅延素子４２及びＡＮＤゲート４４を含む遅延回路４０が配設される。ＡＮＤゲート４４の一方の入力にはモード切替え信号／ＳＬＰが供給され、他方の入力には遅延素子４２を介してモード切替え信号／ＳＬＰが供給される。遅延回路４０は、メモリセルの非選択から選択への遷移時において、トランジスタＮ１をオン状態とする選択信号ＳＥＬのレベルをトランジスタＮ１のゲート端子に供給するタイミングを時間ｔｄだけ遅延させるように構成される。この点に関する動作の詳細は後述する。
【００２８】
電位線ＳＬ上にはまた、電位線ＳＬを選択的に導通させる第２の追加トランジスタＰ１が、第１の追加トランジスタＮ１と並列となるように配設される。トランジスタＰ１は、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。トランジスタＰ１のゲート端子には、メモリセルの非選択及び選択に夫々対応して第１及び第２のレベルを有するバイアス電位Ｖｂｓが、バイアス供給線Ｌ２を介して供給される。第２の追加トランジスタＰ１は、第１の追加トランジスタＮ１のオフ状態において、メモリセルに生じる電圧降下によりバイアス電位Ｖｂｓを基準としてオン状態となる。バイアス電位Ｖｂｓの第１のレベルは、電源電位（第１の駆動電位）ＶＤＤと接地電位（第１の駆動電位よりも低い第２の駆動電位）ＶＳＳとの間の電位である。バイアス電位Ｖｂｓの第２のレベルは、バイアス電位Ｖｂｓの第１のレベルと比較して、接地電位ＶＳＳに近い電位であり、本実施形態においては、接地電位ＶＳＳからなる。
【００２９】
バイアス供給線Ｌ２には、バイアス電位Ｖｂｓの第１及び第２のレベルを選択的に供給するため、マルチプレクサ５２を含む選択回路５０が配設される。マルチプレクサ５２の一方の入力にはバイアスジェネレータ３１の出力（バイアス電位Ｖｂｓの第１のレベル）が供給され、他方の入力には接地電位ＶＳＳ（バイアス電位Ｖｂｓの第２のレベル）が供給される。更に、マルチプレクサ５２の制御端子にはモード切替え信号／ＳＬＰが供給される。即ち、マルチプレクサ５２は、モード切替え信号／ＳＬＰによって駆動され、バイアス供給線Ｌ２にバイアス電位Ｖｂｓの第１及び第２のレベルを選択的に供給する。
【００３０】
バイアスジェネレータ３１は、バイアス電位Ｖｂｓの第１のレベル（ここでは、仮にバイアス電位Ｖｂｓ１とする）が、電源電位（第１の駆動電位）ＶＤＤと接地電位（第２の駆動電位）ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。このため、バイアスジェネレータ３１は、電源電位ＶＤＤ及び接地電位ＶＳＳを両端に供給されるパス（バイアス生成回路）３３を有し、パス３３上には、下記のような所定のデバイスが配設される。バイアス電位Ｖｂｓ１は、電源電位ＶＤＤ及び接地電位ＶＳＳ間の電位であり、パス３３上の可変的に位置設定される出力ノードＯ１から出力される。
【００３１】
具体的には、パス３３上には、電源電位ＶＤＤの供給端側から順に、トランジスタＲｅｐＬＤ、ＲｅｐＰ１、複数の抵抗器Ｒｍが直列に配設される。トランジスタＲｅｐＬＤ、ＲｅｐＰ１は、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。各トランジスタＲｅｐＬＤ、ＲｅｐＰ１は、そのゲート端子とドレイン端子とが接続されたダイオード接続状態でパス３３上に配設される。
【００３２】
トランジスタＲｅｐＬＤは、メモリセルの交差帰還回路を形成するロードトランジスタ（ＬＤ１またはＬＤ２）のレプリカトランジスタからなる。トランジスタＲｅｐＰ１は、電位線ＳＬ上に配設された追加トランジスタＰ１のレプリカトランジスタからなる。即ち、トランジスタＲｅｐＬＤ、ＲｅｐＰ１は、夫々、トランジスタＬＤ１（またはＬＤ２）、Ｐ１と同じ仕様（サイズ、レイアウトパターンなど）で同じ閾値電圧を有するように設計される（同じプロセス工程で形成される）。
【００３３】
ここで、本発明の理解を容易にするため、先ず、図６に示す装置において、スタンドバイ時にメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）が決定される原理について説明する。図７は、図６に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図である。メモリセルの選択時には、オン状態のトランジスタＮ１を通して、低電位ＶＳＳ＿ｃｅｌｌ側のノードに接地電位ＶＳＳが印加される。一方、メモリセルの非選択時に、トランジスタＮ１がオフ状態となると、リークにより、低電位ＶＳＳ＿ｃｅｌｌ側のノードの電位レベルは、ＶＳＳから次第に上昇する。低電位ＶＳＳ＿ｃｅｌｌがバイアス電位Ｖｂｓ１とトランジスタＰ１の閾値電圧Ｖｔｈ（Ｐ１）との和を越えると、トランジスタＰ１がターンオンする。その結果、このターンオンしたトランジスタＰ１によって、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）がクランプされる。
【００３４】
より具体的には、上述のように、ダイオード接続されたレプリカトランジスタＲｅｐＬＤは、ロードトランジスタ（ＬＤ１またはＬＤ２）と同じ閾値電圧を有する（Ｖｔｈ（ＲｅｐＬＤ）＝Ｖｔｈ（ＬＤ））。ダイオード接続されたレプリカトランジスタＲｅｐＰ１は、追加トランジスタＰ１と夫々同じ閾値電圧を有する（Ｖｔｈ（ＲｅｐＰ１）＝Ｖｔｈ（Ｐ１））。更に、トランジスタＲｅｐＰ１と出力ノードＯ１との間には、総数Ｘの抵抗器Ｒｍの内で所定数（Ｙ）が介在する。
【００３５】
このため、電源電位ＶＤＤと出力ノードＯ１の電位との差は、閾値電圧Ｖｔｈ（ＬＤ）、Ｖｔｈ（Ｐ１）の和に、抵抗分割によるマージン（ＩＲm×Ｒｍ×（Ｙ／Ｘ））を加えた値となる。ここで、ＩＲmは抵抗器Ｒｍに流れる電流を示す。従って、パス３３によって生成されるバイアス電位Ｖｂｓ１は、以下の式（１）で表される。  
Ｖｂｓ１＝ＶＤＤ−Ｖｔｈ（ＬＤ）−Ｖｔｈ（Ｐ１）−ＩＲm×Ｒｍ×（Ｙ／Ｘ）  …（１）  
ここで、Ｖｔｈ（ＬＤ）、Ｖｔｈ（Ｐ１）、ＩＲm×Ｒｍ×（Ｙ／Ｘ）はトランジスタＬＤ１（またはＬＤ２）の閾値電圧、トランジスタＰ１の閾値電圧、抵抗分割によるマージンを夫々表す。
【００３６】
バイアス電位Ｖｂｓ１がゲート端子に印加されたトランジスタＰ１は、メモリセルの低電位ＶＳＳ＿ｃｅｌｌが以下の式（２）を満足するようになった時にターンオンする。  
ＶＳＳ＿ｃｅｌｌ−Ｖｂｓ１＞Ｖｔｈ（Ｐ１）  …（２）  
この結果、低電位ＶＳＳ＿ｃｅｌｌのレベルは、以下の式（３）で表されるように、バイアス電位Ｖｂｓ１及び閾値電圧Ｖｔｈ（Ｐ１）によってクランプされる。  
ＶＳＳ＿ｃｅｌｌ＝Ｖｂｓ１＋Ｖｔｈ（Ｐ１）  
＝ＶＤＤ−Ｖｔｈ（ＬＤ）−Ｖｔｈ（Ｐ１）−ＩＲm×Ｒｍ×（Ｙ／Ｘ）＋Ｖｔｈ（Ｐ１）  …（３）  
従って、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）は、以下の式（４）で表される値にクランプされる。  
ＶＳＢ＝ＶＤＤ−ＶＳＳ＿ｃｅｌｌ＝Ｖｔｈ（ＬＤ）＋ＩＲm×Ｒｍ×（Ｙ／Ｘ）  …（４）
バイアス電位Ｖｂｓ１は、対応するメモリセルに記憶されたデータが破壊されるほど低電位ＶＳＳ＿ｃｅｌｌのレベルの上昇（即ちメモリセルの電圧降下）が進行する前に、トランジスタＰ１の一方がオン状態となるように設定される。スタンドバイ（ＷＬ＝Ｌ）時にＳＲＡＭのメモリセルがデータ保持できる条件は、一方のロードトランジスタＬＤ１（またはＬＤ２）と、他方のドライバトランジスタＤＶ２（またはＤＶ１）とがオン状態を維持することである。従って、バイアス電位Ｖｂｓ１は、トランジスタＬＤ１、ＬＤ２、ＤＶ１、ＤＶ２の１つが電圧降下によりターンオフする前に、トランジスタＰ１の一方がオン状態となって電圧降下を止めるように設定されることが望ましい。また、製造上のばらつきにより同一アレイを構成するメモリセルであっても、閾値電圧にはばらつきが生じる。このため、トランジスタＬＤ１、ＬＤ２の閾値電圧のばらつきを考慮し、抵抗分割によるマージン（ＩRm×Ｒｍ×（Ｙ／Ｘ））を設定することができる。
【００３７】
上述のように、図６に示す構成では、バイアスジェネレータ３１は、バイアス電位Ｖｂｓ１が、電源電位（第１の駆動電位）ＶＤＤと接地電位（第２の駆動電位）ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。このため、ＶＤＤ変動、閾値電圧Ｖｔｈ変動などがあった場合でも、ＶＳＳ＿ｃｅｌｌはそれら変動に追随して変化するので、メモリセルに印加されるスタンドバイ電圧は常に適切な値となる。この場合、従来のように、大きなマージン確保する必要がないため、スタンドバイ電圧を効果的に緩和することが可能となり、スタンドバイリークを更に削減することが可能となる。
【００３８】
図６示す構成では、バイアスジェネレータ３１は、ロードトランジスタＬＤ１、ＬＤ２を対象としたパス（即ち、第１のパスまたはバイアス生成回路）３３のみを有する。しかし、同様な構成で、ドライバトランジスタＤＶ１、ＤＶ２を対象としたパス（即ち、第２のパスまたはバイアス生成回路）を、第１のパスに対して並列にバイアスジェネレータ３１に形成することができる（特許文献１参照）。この場合、電位線ＳＬ上に、第２の追加トランジスタＰ１と並列に第３の追加トランジスタ（ＰＭＩＳＦＥＴ）Ｐ２（図示せず）を配設し、そのゲートに第２のパスで生成したバイアス電圧を付与する。
【００３９】
このような２パスの構成の場合、実際の低電位ＶＳＳ＿ｃｅｌｌのレベルは、２つのＰ型トランジスタＰ１、Ｐ２の内、より低いほうのレベルでターンオンするトランジスタによってクランプされる。このため、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）は、この際に有効となる一方のパス（一方のバイアス生成回路）のバイアス電圧を基準として決定される。なお、典型的には、２パスの抵抗分割によるマージン（ＩRm×Ｒｍ×（Ｙ／Ｘ））は同じ値に設定することができる。この場合、２つのＰ型トランジスタＰ１、Ｐ２の内でスタンドバイ電圧ＶＳＢをクランプするのに有効となるトランジスタは、ロードトランジスタＬＤ１、ＬＤ２及びドライバトランジスタＤＶ１、ＤＶ２の閾値電圧の高低関係で決定されることとなる。
【００４０】
このような２パスの構成により、スタンドバイ電圧ＶＳＢの設定を、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）をより確実に反映して行うことができる。なお、このような２パスの構成は、ロードトランジスタＬＤ１、ＬＤ２及びドライバトランジスタＤＶ１、ＤＶ２の内で閾値電圧Ｖｔｈの高低が予め把握できていないことを想定している。もし、閾値電圧Ｖｔｈの高低が予め把握できている場合は、閾値電圧Ｖｔｈが高い方のトランジスタ用のパスのみを配設すればよいこととなる。
【００４１】
次に、図６に示す装置において、モード遷移時に、クランプ用のＰＭＯＳトランジスタＰ１の寄生容量（図１のＣ３参照）やメモリセルを構成するＮＭＯＳトランジスタＤＶ１、ＤＶ２の寄生容量（図１のＣ１、Ｃ２参照）が、メモリセルに記憶されたデータに悪影響を及ぼすことを回避することができる理由ついて説明する。図８は、図６に示す装置における信号波形を示す図である。上述のように、図６に示す装置においては、図１に示す装置と異なり、クランプ用のトランジスタＰ１のゲート端子には、メモリセルの非選択時及び選択時に、夫々バイアス電位Ｖｂｓの第１のレベル（上述の電位Ｖｂｓ１）及び第２のレベル（接地電位ＶＳＳ）が供給される。また、接地電位ＶＳＳ供給用のトランジスタＮ１のゲート端子には、メモリセルの非選択から選択への遷移時に、選択信号ＳＥＬが遅延されたタイミングで供給される。
【００４２】
具体的には、図８に示すように、メモリセルの選択（アクティブモード）時において、モード切替え信号／ＳＬＰはＨレベルにある。この時、トランジスタＮ１のゲート端子に供給される選択信号ＳＥＬはＨレベルとなり、トランジスタＮ１がオン状態にあることから、低電位ＶＳＳ＿ｃｅｌｌがＬレベル（接地電位ＶＳＳ）となる。なお、この時、トランジスタＰ１のゲート端子に供給されるバイアス電位Ｖｂｓは第２のレベル即ちＬレベル（接地電位ＶＳＳ）にある。
【００４３】
メモリセルの選択（アクティブモード）から非選択（スリープモード）への遷移時に、モード切替え信号／ＳＬＰがＨレベルからＬレベルに変わると、選択信号ＳＥＬはＡＮＤゲート４４によってＨレベルからＬレベルに切替えられる。この信号の変化はトランジスタＮ１のゲート端子に速やかに伝達され、トランジスタＮ１がターンオフされる。一方、トランジスタＰ１のゲート端子に供給されるバイアス電位Ｖｂｓは、マルチプレクサ５２によって第２のレベル即ちＬレベル（接地電位ＶＳＳ）から第１のレベル即ちＨレベル（上述の電位Ｖｂｓ１）に切替えられる。しかし、この時、トランジスタＰ１のゲート端子における電位Ｐ１Ｇは、図８に示すように、ＬレベルからＨレベルへ緩やかに変化する（低い変化レートで）。
【００４４】
この低い変化レートは、バイアスジェネレータ３１の低駆動能力や、トランジスタＰ１のゲート端子に至るまでのバイアス電位Ｖｂｓに対する大きな抵抗（典型的には配線長が長いこと）を要素として設定される。必要であれば、バイアス供給線Ｌ２に、意図的に抵抗素子Ｒｄを付加することで、変化レートを更に低くすることができる。換言すると、いずれの場合も、マルチプレクサ５２からトランジスタＰ１のゲート端子に至るまでのバイアス供給線Ｌ２上におけるバイアス電位Ｖｂｓの伝達レートは、ＡＮＤゲート４４からトランジスタＮ１のゲート端子に至るまでの選択信号供給線Ｌ１上における選択信号ＳＥＬの伝達レートより十分に低くなるように設定される。
【００４５】
トランジスタＰ１のゲート端子の電位Ｐ１Ｇの変化レートは、このゲート電位Ｐ１Ｇ及び低電位ＶＳＳ＿ｃｅｌｌにオーバーシュートノイズを発生させない程度に低い。具体的には、メモリセルの選択から非選択への遷移時において、ゲート電位Ｐ１Ｇは、バイアス電位ＶｂｓのＬレベルからＨレベルまで単調変化する一方、一方の低電位ＶＳＳ＿ｃｅｌｌは、接地電位ＶＳＳからクランプ電位まで単調変化するように設定される。また、ゲート電位Ｐ１Ｇがバイアス電位ＶｂｓのＨレベルで安定するタイミングと、低電位ＶＳＳ＿ｃｅｌｌがクランプ電位で安定するタイミングとが実質的に一致するように設定される。
【００４６】
前述のように、メモリセルの非選択時に、トランジスタＮ１がオフ状態となると、メモリセルに生じる電圧降下により低電位ＶＳＳ＿ｃｅｌｌのレベルが上昇する。この際、トランジスタＰ１は、そのゲート端子の電位Ｐ１Ｇ（定常状態では、これに付与されたバイアス電位ＶｂｓのＨレベル即ち第１のレベルＶｂｓ１）を基準として、メモリセルに生じる電圧降下によりオン状態となる。これにより、低電位ＶＳＳ＿ｃｅｌｌのレベルがクランプされ、そのレベルは、トランジスタＰ１のゲート端子の電位Ｐ１ＧとトランジスタＰ１の閾値電圧との和で表される。
【００４７】
本実施形態において、メモリセルの選択から非選択への遷移時に、トランジスタＰ１のゲート端子の電位Ｐ１Ｇは、直ぐにＨレベル（第１のレベルＶｂｓ１）に到達するのではなく、ＬレベルからＨレベルへ緩やかに変化する。このため、低電位ＶＳＳ＿ｃｅｌｌのレベルも、ゲート電位Ｐ１Ｇに先導された状態で緩やかに変化する。これにより、ゲート電位Ｐ１Ｇ及び低電位ＶＳＳ＿ｃｅｌｌに、トランジスタＰ１の寄生容量（図１のＣ３参照）に起因するオーバーシュートノイズが発生するのが防止される。
【００４８】
一方、メモリセルの非選択（スリープモード）から選択（アクティブモード）への遷移時に、モード切替え信号／ＳＬＰがＬレベルからＨレベルに変わると、トランジスタＰ１のゲート端子に供給されるバイアス電位Ｖｂｓは、マルチプレクサ５２によって第１のレベル即ちＨレベル（上述の電位Ｖｂｓ１）から第２のレベル即ちＬレベル（接地電位ＶＳＳ）に切替えられる。しかし、上述のように、トランジスタＰ１のゲート端子における電位Ｐ１Ｇは、図８に示すように、ＨレベルからＬレベルへ緩やかに変化する（低い変化レートで）。一方、トランジスタＮ１のゲート端子に供給される選択信号ＳＥＬは、モード切替え信号／ＳＬＰがＬレベルからＨレベルに変わっても、遅延回路４０によって、しばらくの間（遅延時間ｔｄの間）はＬレベルに維持される。
【００４９】
上述のように、トランジスタＮ１がオフ状態の時、低電位ＶＳＳ＿ｃｅｌｌのレベルは、トランジスタＰ１のゲート端子の電位Ｐ１ＧとトランジスタＰ１の閾値電圧との和で表される。従って、メモリセルの非選択から選択への遷移時において、遅延回路４０によって選択信号ＳＥＬがＬレベルに維持され、トランジスタＮ１がオフ状態である間は、低電位ＶＳＳ＿ｃｅｌｌのレベルは、ゲート電位Ｐ１Ｇと共に変化する。即ち、ゲート電位Ｐ１Ｇは、ＨレベルからＬレベルへ緩やかに変化するため、低電位ＶＳＳ＿ｃｅｌｌのレベルも、ゲート電位Ｐ１Ｇに先導された状態でクランプ電位から緩やかに低下する。ゲート電位Ｐ１Ｇがバイアス電位Ｖｂｓの第２のレベル即ちＬレベル（接地電位ＶＳＳ）に到達すると、低電位ＶＳＳ＿ｃｅｌｌのレベルがトランジスタＰ１の閾値電圧に対応する電位まで低下する。
【００５０】
次に、遅延時間ｔｄの経過後に選択信号ＳＥＬがＨレベルとなり、トランジスタＮ１がオン状態となると、低電位ＶＳＳ＿ｃｅｌｌのレベルが、トランジスタＰ１の閾値電圧に対応する電位から更に接地電位ＶＳＳにディスチャージされる。このようにＶＳＳ＿ｃｅｌｌのレベルが緩やかに変化することにより、セルの内部ノードｎ１、ｎ２の電位レベルも緩やかに変化する。従って、ノードｎ１、ｎ２に、メモリセルを構成するＮＭＯＳトランジスタＤＶ１、ＤＶ２の寄生容量（図１のＣ１、Ｃ２参照）によるカップリングノイズが発生するのが防止される。なお、この効果を十分に得るため、遅延時間ｔｄによって決定される選択信号ＳＥＬがＨレベルとなるタイミングは、ゲート電位Ｐ１Ｇがバイアス電位Ｖｂｓの第２のレベル即ちＬレベル（接地電位ＶＳＳ）に到達した以降であることが望ましい。
【００５１】
（第２の実施形態）
図９は、本発明の第２の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。図９に示す装置では、接地電位ＶＳＳに接続された電位線ＳＬ上に、図６に示す第１の追加トランジスタＮ１に代えて、２つのトランジスタＮ１１、Ｎ１２が並列に配設される。これらの２つのトランジスタＮ１１、Ｎ１２に関連する点を除いて、図９に示す装置は、図６に示す装置と同じ構成を有する。
【００５２】
具体的には、トランジスタＮ１１、Ｎ１２は共に、ＮＭＩＳＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。しかし、トランジスタＮ１２は、トランジスタＮ１１よりも電流駆動力が小さくなるように設定される。トランジスタＮ１１、Ｎ１２のゲート端子には、メモリセルの選択時に、トランジスタＮ１１、Ｎ１２をオン状態とする選択信号ＳＥＬ１１、ＳＥＬ１２が、選択信号供給線Ｌ１１、Ｌ１２を介して供給される。即ち、トランジスタＮ１１、Ｎ１２は、概略的には、メモリセルの選択時にオン状態となり、非選択時にオフ状態となる。メモリセルの選択時には、オン状態のトランジスタＮ１１、Ｎ１２を通して、低電位ＶＳＳ＿ｃｅｌｌ側のノードに接地電位ＶＳＳが印加される。
【００５３】
選択信号供給線Ｌ１１には、遅延素子４２及びＡＮＤゲート４４を含む遅延回路４０が配設される。ＡＮＤゲート４４の一方の入力にはモード切替え信号／ＳＬＰが供給され、他方の入力には遅延素子４２を介してモード切替え信号／ＳＬＰが供給される。遅延回路４０は、メモリセルの非選択から選択への遷移時において、トランジスタＮ１１をオン状態とする選択信号ＳＥＬ１１のレベルをトランジスタＮ１１のゲート端子に供給するタイミングを時間ｔｄだけ遅延させるように構成される。一方、選択信号供給線Ｌ１１には、遅延回路４０を経ずに、モード切替え信号／ＳＬＰがそのまま選択信号ＳＥＬ１２として供給される。
【００５４】
図１０は、図９に示す装置における信号波形を示す図である。図９に示す装置において、メモリセルの選択（アクティブモード）から非選択（スリープモード）への遷移時には、図６に示す装置と同じ態様で、ゲート電位Ｐ１Ｇ及び低電位ＶＳＳ＿ｃｅｌｌに、トランジスタＰ１の寄生容量（図１のＣ３参照）に起因するオーバーシュートノイズが発生するのが防止される。一方、メモリセルの非選択から選択への遷移時には、図６に示す装置よりもより効果的に、セルの内部ノードｎ１、ｎ２に、メモリセルを構成するＮＭＯＳトランジスタＤＶ１、ＤＶ２の寄生容量（図１のＣ１、Ｃ２参照）によるカップリングノイズが発生するのが防止される。
【００５５】
即ち、第１の実施形態に係る図６に示す装置においては、メモリセルの選択から非選択への遷移時には、低電位ＶＳＳ＿ｃｅｌｌのレベルが、ゲート電位Ｐ１Ｇに先導された状態でトランジスタＰ１の閾値電圧に対応する電位まで緩やかに低下する。しかし、次に、選択信号ＳＥＬがＨレベルとなり、トランジスタＮ１がオン状態となると、低電位ＶＳＳ＿ｃｅｌｌのレベルは、比較的高い変化レートで、更に接地電位ＶＳＳにまで低下する。トランジスタＰ１の閾値電圧が大きい（即ち、低電位ＶＳＳ＿ｃｅｌｌのレベルの最後の段階の変化幅が大きい）場合には、この比較的高い変化レートにより生ずるカップリングノイズは無視できなくなる。
【００５６】
これに対して、第２の実施形態に係る図９に示す装置においては、メモリセルの非選択（スリープモード）から選択（アクティブモード）への遷移時に、モード切替え信号／ＳＬＰがＨレベルになると、先ず、電流駆動力が小さいトランジスタＮ１２のみがターンオンされる。低電位ＶＳＳ＿ｃｅｌｌのレベルは、ゲート電位Ｐ１Ｇの低下に連動して低下するが、トランジスタＮ１２がオン状態にあることから、トランジスタＰ１の閾値電圧に対応する電位でクランプされずに、そのままＬレベル（接地電位ＶＳＳ）まで低下する。その後、電流駆動力が大きいトランジスタＮ１１もターンオンされるが、その際に、低電位ＶＳＳ＿ｃｅｌｌのレベルの変化は実質的にないため、セルの内部ノードｎ１、ｎ２に、カップリングノイズが発生することはない。
【００５７】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。図１１に示す装置では、トランジスタＮ１のゲート端子に接続された選択信号供給線Ｌ１上に、図６に示す遅延回路４０に代えて、インバータ回路６０が配設される。このインバータ回路６０に関連する点を除いて、図１１に示す装置は、図６に示す装置と同じ構成を有する。なお、効果の面からみると、図１１に示す装置は、図９に示す装置と類似するが、より簡便な回路で同様の効果を得ることができる。
【００５８】
具体的には、インバータ回路６０は、ＮＯＴゲート６４と、夫々電源電位ＶＤＤ及び接地電位ＶＳＳに接続されたプルアップトランジスタＮ６１及びプルダウントランジスタＮ６２とを具備する。トランジスタＮ６１、Ｎ６２は共に、ＮＭＩＳＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。しかし、プルアップトランジスタＮ６１は、プルダウントランジスタＮ６２よりも電流駆動力が小さくなるように設定される。これにより、トランジスタＮ１のオフ状態からオン状態への切り替えが、オン状態からオフ状態への切り替えよりも遅くなる。
【００５９】
図１２は、図１１に示す装置における信号波形を示す図である。図１１に示す装置において、メモリセルの選択（アクティブモード）から非選択（スリープモード）への遷移時には、プルダウントランジスタＮ６２の電流駆動力が大きいため、トランジスタＮ１のゲート端子の電位は、速やかに選択信号ＳＥＬのＬレベルへと変化する。これに対して、トランジスタＰ１のゲート端子の電位Ｐ１Ｇは、前述のようにＬレベルからＨレベルへ緩やかに変化する。このため、図１１に示す装置においても、図６に示す装置と実質的に同じ態様で、ゲート電位Ｐ１Ｇ及び低電位ＶＳＳ＿ｃｅｌｌに、トランジスタＰ１の寄生容量（図１のＣ３参照）に起因するオーバーシュートノイズが発生するのが防止される。
【００６０】
一方、メモリセルの非選択から選択への遷移時には、プルアップトランジスタＮ６１の電流駆動力が小さいため、選択信号ＳＥＬは緩やかにＨレベルへと変化する。この際、低電位ＶＳＳ＿ｃｅｌｌのレベルは、トランジスタＰ１のゲート電位Ｐ１Ｇの低下に連動して低下するが、トランジスタＮ１が弱いオン状態にあることから、トランジスタＰ１の閾値電圧に対応する電位でクランプされずに、そのままＬレベル（接地電位ＶＳＳ）まで低下する。その後、選択信号ＳＥＬがＨレベルとなり、トランジスタＮ１が完全なオン状態となるが、その際に、低電位ＶＳＳ＿ｃｅｌｌのレベルの変化は実質的にないため、セルの内部ノードｎ１、ｎ２にカップリングノイズが発生することはない。
【００６１】
（第４の実施形態）
図１３は、本発明の第４の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。第１乃至第３の実施形態では、スタンドバイ電圧をクランプするため（即ち、スタンドバイリークを減少させるため）、メモリセルの低電位ＶＳＳ＿ｃｅｌｌのレベルを制御しているが、同様な思想で高電位ＶＤＤ＿ｃｅｌｌのレベルを制御することもできる。図１３に示すＳＲＡＭはかかる観点に基づいて構成される。なお、このＳＲＡＭのメモリセルアレイ２１及びメモリセル２４の構成は、図４及び図５に示すそれらと同一である。
【００６２】
図１３に示すように、電源電位ＶＤＤに接続された電位線ＤＬ上に、電位線ＤＬを選択的に導通させる第１の追加トランジスタＰ２１が配設される。トランジスタＰ２１は、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。トランジスタＰ２１のゲート端子には、メモリセルの選択時に、トランジスタＰ２１をオン状態とする選択信号ＳＥＬ２１が、選択信号供給線Ｌ２１を介して供給される。即ち、トランジスタＰ２１は、概略的には、メモリセルの選択時にオン状態となり、非選択時にオフ状態となる。メモリセルの選択時には、オン状態のトランジスタＰ２１を通して、高電位ＶＤＤ＿ｃｅｌｌ側のノードに電源電位ＶＤＤが印加される。
【００６３】
選択信号供給線Ｌ２１には、遅延素子１４２及びＯＲゲート１４４を含む遅延回路１４０が配設される。ＯＲゲート１４４の一方の入力にはモード切替え信号ＳＬＰ（第１の実施形態の信号／ＳＬＰの反転信号）が供給され、他方の入力には遅延素子１４２を介してモード切替え信号ＳＬＰが供給される。遅延回路１４０は、メモリセルの非選択から選択への遷移時において、トランジスタＰ２１をオン状態とする選択信号ＳＥＬ２１のレベルをトランジスタＰ２１のゲート端子に供給するタイミングを遅延させるように構成される。この点に関する動作の詳細は、第１実施形態に係る図６に示す装置と実質的に同じである。
【００６４】
電位線ＤＬ上にはまた、電位線ＤＬを選択的に導通させる第２の追加トランジスタＮ２１が、第１の追加トランジスタＰ２１と並列となるように配設される。トランジスタＮ２１は、ＮＭＩＳＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。トランジスタＮ２１のゲート端子には、メモリセルの非選択及び選択に夫々対応して第１及び第２のレベルを有するバイアス電位Ｖｂｓｘが、バイアス供給線Ｌ２２を介して供給される。第２の追加トランジスタＮ２１は、第１の追加トランジスタＰ２１のオフ状態において、メモリセルに生じる電圧降下によりバイアス電位Ｖｂｓｘを基準としてオン状態となる。バイアス電位Ｖｂｓｘの第１のレベルは、電源電位（第１の駆動電位）ＶＤＤと接地電位（第１の駆動電位よりも低い第２の駆動電位）ＶＳＳとの間の電位である。バイアス電位Ｖｂｓｘの第２のレベルは、バイアス電位Ｖｂｓｘの第１のレベルと比較して、電源電位ＶＤＤに近い電位であり、本実施形態においては、電源電位ＶＤＤからなる。
【００６５】
バイアス供給線Ｌ２２には、バイアス電位Ｖｂｓｘの第１及び第２のレベルを選択的に供給するため、マルチプレクサ１５２を含む選択回路１５０が配設される。マルチプレクサ１５２の一方の入力にはバイアスジェネレータ１３１の出力（バイアス電位Ｖｂｓｘの第１のレベル）が供給され、他方の入力には電源電位ＶＤＤ（バイアス電位Ｖｂｓｘの第２のレベル）が供給される。更に、マルチプレクサ１５２の制御端子にはモード切替え信号ＳＬＰが供給される。即ち、マルチプレクサ１５２は、モード切替え信号ＳＬＰによって駆動され、バイアス供給線Ｌ２にバイアス電位Ｖｂｓｘの第１及び第２のレベルを選択的に供給する。
【００６６】
図１３に示す装置においても、メモリセルの選択から非選択への遷移時には、図６に示す装置と同じ態様で（極性は反転するが）、トランジスタＮ２１のゲート端子の電位及び高電位ＶＤＤ＿ｃｅｌｌに、トランジスタＮ２１の寄生容量に起因するオーバーシュートノイズが発生するのが防止される。一方、メモリセルの非選択から選択への遷移時には、図６に示す装置と同じ態様で（極性は反転するが）、セルの内部ノードｎ１、ｎ２に、メモリセルを構成するＰＭＯＳトランジスタＬＤ１、ＬＤ２の寄生容量によるカップリングノイズが発生するのが防止される。
【００６７】
（第１乃至第４の実施形態に共通の事項）
上述の実施形態において、ＳＲＡＭのメモリセル２４は、図５に示すように、６個のトランジスタにより形成される。しかし、上述の実施形態に示された思想は、他のタイプのＳＲＡＭ、例えば、２つのロードトランジスタを置換する２個の抵抗器と４個のトランジスタとでメモリセルが形成されるタイプのＳＲＡＭにも同様に適用することができる。また、バイアスジェネレータ３１は、バイアス電位Ｖｂｓの第１のレベルが、電源電位（第１の駆動電位）ＶＤＤと接地電位（第２の駆動電位）ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。しかし、上述の実施形態に示された思想は、バイアスジェネレータがこれらの変動を反映しないように構成されている場合にも同様に適用することができる。
【００６８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００６９】
【図１】本発明の開発の過程において本発明者によって提案された、ＳＲＡＭにおけるスタンドバイリークを減少させるための回路的な対策の一例を示す図
【図２】図１に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図。
【図３】図１に示す装置における信号波形を示す図。
【図４】本発明の第１の実施形態に係るＳＲＡＭ（半導体記憶装置）を示すブロック図。
【図５】図４に示すメモリセルアレイ内の１つのメモリセルを拡大して示す図。
【図６】第１の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図。
【図７】図６に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図。
【図８】図６に示す装置における信号波形を示す図。
【図９】本発明の第２の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図。
【図１０】図９に示す装置における信号波形を示す図。
【図１１】本発明の第３の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図。
【図１２】図１１に示す装置における信号波形を示す図。
【図１３】本発明の第４の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図。
【符号の説明】
【００７０】
２１…メモリセルアレイ；２４…メモリセル；ＷＬ…ワード線；ＢＬ、／ＢＬ…相補対のデータ線；ＤＶ１、ＤＶ２…ドライバトランジスタ；ＬＤ１、ＬＤ２…ロードトランジスタ、ＸＦ１、ＸＦ２…トランスファーゲートトランジスタ；ＳＬ…接地電位に接続された電位線；ＤＬ…電源電位に接続された電位線；３１、１３１…バイアスジェネレータ；４０、１４０…遅延回路；４２、１４２…遅延素子；５０、１５０…選択回路；５２、１５２…マルチプレクサ；６０…インバータ回路；Ｎ１、Ｐ１、Ｎ１１、Ｎ１２…接地電位とメモリセルの低電位ノードとの間に配設されたトランジスタ；Ｐ２１、Ｎ２１…電源電位とメモリセルの高電位ノードとの間に配設されたトランジスタ；Ｎ６１…プルアップトランジスタ；Ｎ６２…プルダウントランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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