(57)【要約】【課題】  不揮発性記憶装置のデータの不正利用を防止するとともに、当該データ不正利用防止に要する回路規模及び製造コストの増大を抑制できる不揮発性記憶装置を提供する。【解決手段】  メモリセルアレイ１内にデータを書き込み、メモリセルアレイ１内のデータを消去する書き込み消去手段６と、メモリセルアレイ１内のデータを読み出す読み出し手段５を備えてなる不揮発性記憶装置であって、電源電圧ＶＣＣが所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段１２と、電源電圧検知手段１２からの検知信号を受けてセキュリティフラグ１１がセットされる不揮発性レジスタ１０と、セキュリティフラグ１１がセットされた状態で電源投入された後に、メモリセルアレイ１に対する少なくともデータの読み出し動作を含むアクセス動作が実行されると、メモリセルアレイ１内のデータの消去動作を実行する不正アクセス制御手段８を更に備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイと、前記メモリセルアレイ内にデータを書き込み、前記メモリセルアレイ内のデータを消去する書き込み消去手段と、前記メモリセルアレイ内のデータを読み出す読み出し手段と、を備えてなる不揮発性記憶装置であって、
電源電圧が所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段と、
前記電源電圧検知手段からの前記検知信号を受けてセキュリティフラグがセットされる不揮発性レジスタと、
前記セキュリティフラグがセットされた状態で電源投入された後に、前記メモリセルアレイに対する少なくともデータの読み出し動作を含むアクセス動作が実行されると、前記メモリセルアレイ内のデータの消去動作を実行する不正アクセス制御手段と、
を更に備えることを特徴とする不揮発性記憶装置。
【請求項２】
不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイと、前記メモリセルアレイ内にデータを書き込み、前記メモリセルアレイ内のデータを消去する書き込み消去手段と、前記メモリセルアレイ内のデータを読み出す読み出し手段と、を備えてなる不揮発性記憶装置であって、
電源電圧が所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段と、
前記電源電圧検知手段からの前記検知信号を受けてセキュリティフラグがセットされる不揮発性レジスタと、
前記セキュリティフラグがセットされた状態で電源投入された後に、前記セキュリティフラグをリセットする動作以外のアクセス動作が実行されると、前記メモリセルアレイ内のデータの消去動作を実行する不正アクセス制御手段と、
を更に備えることを特徴とする不揮発性記憶装置。
【請求項３】
外部から入力されるコマンドに従ってアクセス動作が制御可能に構成され、
前記セキュリティフラグがセットされた状態で電源投入された後に、前記セキュリティフラグをリセットするリセットコマンドが入力された場合にのみ、前記セキュリティフラグがリセットされ、
前記セキュリティフラグがリセットされた状態においてのみ、前記リセットコマンド以外の通常コマンドが実行可能に構成されていることを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
請求項１〜３の何れか１項に記載の不揮発性記憶装置を備えてなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に着脱可能に実装される不揮発性記憶装置に関し、特に、秘諾データを記憶する不揮発性記憶装置に関する。
【背景技術】
【０００２】
従来、メモリカード等に内蔵される不揮発性記憶装置は、制御部の電源をオフしてもその記憶内容を保持しているので、電源オフ時に消えてはいけないデータを書き込む媒体として使用されている。また、消えてはいけないデータとしては、例えばセキュリティ上、第三者等に盗まれて解析されてはいけない秘諾データ等が含まれる。従って、電源オフ時において、データ等の保持機能を持ったメモリカード等の不揮発性記憶装置を搭載した電子機器のデータが盗まれるような事態になったときには、その不揮発性記憶装置に保持されているデータ等を自動的に消去する装置の開発が望まれていた。
【０００３】
このため、例えば、下記の特許文献１では、電子機器の電源オフ状態においても、筐体が不正に開けられた場合には不揮発性記憶装置のデータをクリアする方式が採用されている。この特許文献１に開示されている電子機器（情報処理端末）について図５を参照して説明する。
【０００４】
図５に示すように、特許文献１に開示されている電子機器３３は、メインＣＰＵ３１、記憶装置（メモリカード）３２、筐体３３、サブＣＰＵ３６、バス切替部３７、不正処理部３８、リチウム電池３９、及び、不正開放検知スイッチ３０を備えて構成されている。不正処理部３８は、リチウム電池３９から電圧供給されており、電源のオンオフに拘らず駆動状態になっている。不正開放検知スイッチ３０は、筐体３３がこじ開けられたりして不正に開放された場合にそれを検知する機械的なスイッチである。この電子機器の電源がオフになっている状態で、筐体３３が不正に開けられた場合には、不正開放検知スイッチ３０が作動し、そのことが不正処理部３８に対して通知される。不正処理部３８はその通知があると、リチウム電池３９の電圧を、それ自身を介してサブＣＰＵ３６に供給し、それと同時に、割込も通知する。更に、この不正処理部３８は、バス切替部３７を制御して、サブＣＰＵ３６側から記憶装置３２に対してアクセス可能となるようにバスを切り替える。サブＣＰＵ３６は、不正処理部３８を介してリチウム電池３９の電圧が供給されると駆動状態となり、そして、その状態において不正処理部３８からの割り込みを検知すると、記憶装置３２のデータをクリアすることにより、記憶装置３２の記憶内容を解析したり、データを改竄したりすることが防止できるようになっている。
【特許文献１】特開平９−３１１８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、電子機器に対して上述のような対策を施すためには、サブＣＰＵ、バス切替部、不正処理部、リチウム電池、不正開放検知スイッチ等が必要となり、回路規模及び製造コストの増大を来たす結果となる。
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、第三者によって不正に取り外された不揮発性記憶装置のデータが不正に利用されることを防止するとともに、当該データ不正利用を防止するために、リチウム電池、不正開放検知スイッチ等を追加することなく、回路規模及び製造コストの増大を抑制することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係る不揮発性記憶装置は、不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイと、前記メモリセルアレイ内にデータを書き込み、前記メモリセルアレイ内のデータを消去する書き込み消去手段と、前記メモリセルアレイ内のデータを読み出す読み出し手段と、を備えてなる不揮発性記憶装置であって、電源電圧が所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段と、前記電源電圧検知手段からの前記検知信号を受けてセキュリティフラグがセットされる不揮発性レジスタと、前記セキュリティフラグがセットされた状態で電源投入された後に、前記メモリセルアレイに対する少なくともデータの読み出し動作を含むアクセス動作が実行されると、前記メモリセルアレイ内のデータの消去動作を実行する不正アクセス制御手段と、を更に備えることを特徴とする。
【０００８】
また、上記目的を達成するための本発明に係る不揮発性記憶装置は、不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイと、前記メモリセルアレイ内にデータを書き込み、前記メモリセルアレイ内のデータを消去する書き込み消去手段と、前記メモリセルアレイ内のデータを読み出す読み出し手段と、を備えてなる不揮発性記憶装置であって、電源電圧が所定電圧以下になったことを検知して検知信号を出力する電源電圧検知手段と、前記電源電圧検知手段からの前記検知信号を受けてセキュリティフラグがセットされる不揮発性レジスタと、前記セキュリティフラグがセットされた状態で電源投入された後に、前記セキュリティフラグをリセットする動作以外のアクセス動作が実行されると、前記メモリセルアレイ内のデータの消去動作を実行する不正アクセス制御手段と、を更に備えることを特徴とする。
【０００９】
上記何れかの特徴の本発明に係る不揮発性記憶装置は、更に、外部から入力されるコマンドに従ってアクセス動作が制御可能に構成され、前記セキュリティフラグがセットされた状態で電源投入された後に、前記セキュリティフラグをリセットするリセットコマンドが入力された場合にのみ、前記セキュリティフラグがリセットされ、前記セキュリティフラグがリセットされた状態においてのみ、前記リセットコマンド以外の通常コマンドが実行可能に構成されていることを特徴とする。
【００１０】
本発明に係る不揮発性記憶装置によれば、電源投入後、不正なアクセス入力があれば、記憶データを消去することにより、第三者によって不正にデータが利用されることを防止できる。更に、電子機器側に、上述の従来の不揮発性記憶装置を用いた電子機器のようにリチウム電池、不正開放検知スイッチ等を追加することなく、回路規模の小さな電源電圧検知回路及び不揮発性レジスタを不揮発性記憶装置側に追加するだけで済むので、製造コストの増大を抑制することができる。
【００１１】
また、本発明に係る電子機器は、何れかの特徴の本発明に係る不揮発性記憶装置を備えてなることを特徴とする。
【００１２】
本発明に係る電子機器によれば、本発明に係る不揮発性記憶装置による上記作用効果によって、電子機器内のデータが不正に利用されることを防止できる。また、電子機器側に、上述の従来の不揮発性記憶装置を用いた電子機器のようにリチウム電池、不正開放検知スイッチ等を追加することなく、回路規模の小さな電源電圧検知回路及び不揮発性レジスタを不揮発性記憶装置側に追加するだけで済むので、製造コストの増大を抑制することができる。
【００１３】
尚、本発明に係る不揮発性記憶装置を備えてなる電子機器としては、メモリカード、ＩＣカード、種々の情報処理装置等が想定される。
【発明を実施するための最良の形態】
【００１４】
次に、本発明に係る不揮発性記憶装置（以下、適宜「本発明装置」と称す。）の一実施形態につき、図面に基づいて説明する。
【００１５】
図１に、本発明装置の概略の回路構成を示す。図１に示すように、本発明装置は、フラッシュメモリセル、強誘電体メモリセル、或いは、ＭＲＡＭセル等の不揮発性メモリセルをアレイ状に配列してなるメモリセルアレイ１、Ｘデコーダ２、Ｙデコーダ３、アドレスバッファ４、読み出し回路５、消去／書き込み回路６、入出力回路７、制御回路８、コマンドデコーダ９、不揮発性レジスタ１０、及び、電源電圧検知回路１２を備えて構成される。
【００１６】
メモリセルアレイ１の周辺にＸデコーダ２とＹデコーダ３が設けられ、Ｘデコーダ３とＹデコーダ２にはアドレスバッファ４が接続され、外部から入力されたアドレス信号１３がアドレスバッファ４と制御回路８に入力される。
【００１７】
また、メモリセルアレイ１にはＹデコーダ３を介して読み出し回路５と消去／書き込み回路６とが接続されている。読み出し回路５と消去／書き込み回路６には入出力回路７が接続されている。
【００１８】
コマンドデコーダ９には、外部からデータ信号１４や制御信号／ＷＥ、／ＣＥ、／ＯＥが入力され、それらの信号の組み合わせによって、コマンドデコーダ９においてコマンドの種類が判定され、コマンドの種類を示すコマンド信号１５を制御回路８に送る。尚、各制御信号の先頭の記号「／」は、その制御信号の信号レベルが低電圧状態で活性化状態（アクティブ）となる制御信号であることを意味している。制御回路８では、このコマンドデコーダ９から出力されるコマンド信号１５及び外部から入力されるアドレス信号１３に応じてコマンド動作が制御され、読み出し回路５には読み出し制御信号が出力され、消去／書き込み回路６には消去／書き込み制御信号が出力される。
【００１９】
ここで、本発明装置で用いられるコマンドデコーダ９が判定するコマンドの一部を図２の表に示す。尚、後述の説明の便宜のために、各コマンドには１から７までの番号を付している。図２に示す「アレイ読み出し」以外の各コマンドは、２回のバスサイクルを用いて入力される。各バスサイクルでは、チップイネーブル信号／ＣＥ及びライトイネーブル信号／ＷＥはともにアクティブ（低電圧レベル）になる。例えば、この図２において、１回目のバスサイクルで送られてきたデータがＦＦＨ（以下、データの最後尾の「Ｈ」はそのデータが１６進表記であることを示す）であった場合には、コマンドデコーダ９はアレイ読み出しコマンドであると判定して、制御回路８に、１回目のバスサイクルで送られてきたアドレスＸで指定されるメモリセルアレイ１内のメモリセルからのデータ読み出し動作を実行させる。
【００２０】
また、１回目のバスサイクルで送られてきたデータが４０Ｈであった場合には、コマンドデコーダ９は書き込み（ワード書き込み）コマンドであると判定して、制御回路８に、２回目のバスサイクルで送られてきた書き込みアドレスＷＡと書き込みデータＷＤに基づいて、書き込みアドレスＷＡで指定されるメモリセルアレイ１内のメモリセルへのデータＷＤの書き込み動作を実行させる。
【００２１】
また、１回目のバスサイクルと２回目のバスサイクルで送られてきたデータが各々２０ＨとＤ０Ｈであった場合には、コマンドデコーダ９はブロック消去コマンドであると判定して、制御回路８に、２回目のバスサイクルで送られてきたブロックアドレスＢＡに基づいて、メモリセルアレイ１のブロックアドレスＢＡで指定された消去ブロック内のデータのブロック消去動作を実行させる。
【００２２】
また、１回目のバスサイクルで送られてきたデータが９０Ｈであった場合には、コマンドデコーダ９はＩＤコード読み出しコマンドであると判定して、制御回路８に、２回目のバスサイクルで送られてきたＩＤコードアドレスＩＡに基づいて所定の不揮発性記憶領域に記憶されたＩＤデータの読み出し動作を実行させる。
【００２３】
また、１回目のバスサイクルで送られてきたデータが７０Ｈであった場合には、コマンドデコーダ９はステータス読み出しコマンドであると判定して、制御回路８に、２回目のバスサイクルで指定されたステータスレジスタからのデータＳＲＤの読み出し動作を実行させる。
【００２４】
また、１回目のバスサイクルと２回目のバスサイクルで送られてきたデータが各々６０Ｈと０１Ｈであった場合には、コマンドデコーダ９はブロックロックビット設定コマンド（保護状態設定コマンド）であると判定して、制御回路８に２回目のバスサイクルで送られてきたブロックアドレスＢＡに基づいて、メモリセルアレイ１のブロックアドレスＢＡで指定された消去ブロックに書き換え保護状態を設定させる。
【００２５】
更に、１回目のバスサイクルと２回目のバスサイクルで送られてきたデータが各々６０ＨとＤ０Ｈであった場合には、コマンドデコーダ９はブロックロックビット解除コマンド（保護状態解除コマンド）であると判定して、制御回路８に、全ての消去ブロックに書き換え保護状態を解除させる。
【００２６】
尚、図２において、アレイ読み出しコマンド及びブロックロックビット解除コマンドのアドレスＸは、その値が任意で良いことを示す。
【００２７】
また、図１において、電源電圧検知回路１２は内部の電源電圧ＶＣＣに接続し、電源電圧検知回路１２からの出力が不揮発性レジスタ１０の所定のビット１１（Ｓフラグと呼ぶ）に入力され、ビット１１のＳフラグに電源電圧ＶＣＣの検知結果が保存される。ここで、本発明装置における電源電圧検知回路１２と不揮発性レジスタ１０以外の構成要素は、従来の不揮発性記憶装置に一般的に備えられているものと同じ機能及び同様の回路構成のものである。
【００２８】
図３に、電源電圧検知回路１２の一回路構成例を示す。図３に示すように、内部電源電圧ＶＣＣとグラウンド（接地電圧）との間に、抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１及びＲ２の接続点Ｃに比較器２０の一方の入力が接続され、比較器の他方の入力に基準電圧ＶＲＥＦ（例えば、０．６Ｖ）が入力される。内部電源電圧ＶＣＣが通常の電圧範囲にある場合には、接続点Ｃの電圧が基準電圧ＶＲＥＦより高くなるように、抵抗Ｒ１及びＲ２の抵抗値または基準電圧ＶＲＥＦの電圧値が設定されているため、比較器２０の出力は高レベルとなり、電源電圧検知回路１２の出力ＬＶは低レベルとなる。内部電源電圧ＶＣＣが所定の電圧以下に低下すると、抵抗Ｒ１及びＲ２の接続点Ｃの電圧は基準電圧ＶＲＥＦより低くなり、電源電圧検知回路１２の出力ＬＶは高レベルとなる。従って、本発明装置の電源がオフ状態になると、不揮発性レジスタ１０のＳフラグがセットされる。
【００２９】
一方、電源電圧ＶＣＣが低下したことを検知した後、メモリセルアレイ１の全データを消去するには、大きな消費電流が流れ、電源電圧ＶＣＣがより急激に低下するので、その短時間に全データを消去することはほとんど不可能である。これに対して、このＳフラグをセットする動作は非常に短時間（フラッシュメモリセルを用いた場合は数μｓｅｃ、強誘電体メモリセル或いはＭＲＡＭセルを用いた場合１００ｎｓｅｃ程度）で行なわれ、その場合の消費電流も非常に少ない。また、図３より明らかなように、電源電圧検知回路１２と不揮発性レジスタ１０の回路規模は小さなものである。つまり、従来の不揮発性記憶装置に対して、大きな回路を追加することなく、製造コストの増大を抑制することができる。但し、本発明装置の場合は、電源がオフ状態になっても、メモリセルアレイ１に記憶されているデータは消去されていない。従って、電源がオフ状態で本発明装置が盗まれた場合、従来であれば、不揮発性記憶装置に電源を供給して、通常の読み出し方法で記憶データを読み出したり、書き換えたりすることが可能であった。
【００３０】
次に、電源電圧ＶＣＣが低下し一旦Ｓフラグがセットされた本発明装置に対して電源投入した時の制御回路８における処理手順の一例を、図４のフローチャートを参照して説明する。図４において、最初、電源をオンした後、コマンド番号として変数ｎ及びＮ（図４の例では、夫々４と６）を設定しておき、外部からのコマンド入力を待つ。第１番目のコマンドが入力されると、Ｓフラグがセットされているかどうかを判定する。電源オフ時にＳフラグがセットされおり、電源投入直後においてＳフラグはセットされたままであるため、ここで入力されたコマンド番号ｎを判定し、入力されたコマンドがコマンド４でなければ、制御回路８（不正アクセス制御手段に相当）が信号からＳフラグのリセット用のコマンド入力でないと判断して、この時点でデータを消去する。このコマンドがコマンド４であれば、変数ｎを１だけインクリメントする。第２番目のコマンドが入力されても、まだＳフラグはセットされたままであるので、ここで入力されたコマンド番号ｎを判定し、この第２番目のコマンドがコマンド５でなければ、制御回路８が信号からＳフラグのリセット用のコマンド入力でないと判断して、この時点でデータを消去する。この第２番目のコマンドがコマンド５であれば、変数ｎを１だけインクリメントする。第３番目のコマンドが入力されても、まだＳフラグはセットされたままであるので、ここで入力されたコマンド番号ｎを判定し、この第３番目のコマンドがコマンド６でなければ、制御回路８が信号からＳフラグのリセット用のコマンド入力でないと判断して、この時点でデータを消去する。この第３番目のコマンドがコマンド６であれば、コマンドＮと一致するので、Ｓフラグをリセットし、次のコマンド入力を待つ。次のコマンドが入力され、Ｓフラグがリセットされているかどうかが判定され、Ｓフラグがリセットされている場合には、通常のコマンド入力と判断し、そのコマンドの内容を実行する。
【００３１】
即ち、電源投入直後には、コマンド４（ＩＤコード読み出し）、コマンド５（ステータス読み出し）、コマンド６（ロックビットセット）の順にコマンド入力されない限り、不正なコマンドが入力されたと判断されてデータが消去され、メモリセルアレイ１からデータを読み出したり、書き換えたりできなくなるのである。そして、コマンド４、コマンド５、コマンド６の順にコマンド入力されて初めてＳフラグがリセットされ、次のコマンド入力から正常なコマンド入力と看做され、そのコマンドが実行されるのである。
【００３２】
但し、上記のＳフラグのリセット用のコマンド入力例は一例に過ぎず、コマンド４、コマンド５、コマンド６の順にコマンド入力される場合に限定されることはない。即ち、ｎ及びＮを夫々４と６以外の初期値を用いて電源投入直後のコマンドシーケンスを変えることもできるし、例えば、コマンド５、コマンド５、コマンド３、コマンド４、コマンド７、コマンド６の順に変えることもできる。
【００３３】
また、Ｓフラグのリセット用のコマンド入力を規定する変数ｎ及びＮの設定は、予め設定されたデフォルト値を使用しても構わないし、或いは、Ｓフラグがリセット状態において、任意の値に変更可能にするのも好ましい。
【００３４】
上記実施形態においては、Ｓフラグのリセット用のコマンド入力以外のコマンド入力に対して、全てメモリセルアレイ１のデータを消去する場合を説明したが、Ｓフラグがセット状態において、特定のコマンド、例えば、アレイ読み出しコマンド及び書き込みコマンドが入力された場合に、当該コマンドをアレイ消去コマンドと看做して、メモリセルアレイ１のデータを消去するようにしても構わない。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る不揮発性記憶装置の一実施形態における概略の回路構成を示すブロック図
【図２】本発明に係る不揮発性記憶装置の一実施形態において用いられるコマンドの一部を示す表
【図３】本発明に係る不揮発性記憶装置の一実施形態における電源電圧検知回路の一回路構成例を示す回路図
【図４】本発明に係る不揮発性記憶装置の一実施形態における電源投入後の処理手順の一例を示すフローチャート
【図５】従来の不揮発性記憶装置を備える電子機器の構成例を示すブロック図
【符号の説明】
【００３６】
１：        メモリセルアレイ
２：        Ｘデコーダ
３：        Ｙデコーダ
４：        アドレスバッファ
５：        読み出し回路
６：        消去／書き込み回路
７：        入出力回路
８：        制御回路
９：        コマンドデコーダ
１０：      不揮発性レジスタ
１１：      Ｓフラグ
１２：      電源電圧検知回路
１３：      アドレス信号
１４：      データ信号
１５：      コマンド信号
２０：      比較器
ＬＶ：      電源電圧検知回路の出力
Ｒ１：      抵抗
Ｒ２：      抵抗
ＶＣＣ：    電源電圧
ＶＲＥＦ：  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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