(57)【要約】【課題】高速縦型バイポーラ接合トランジスタの性能に類似の性能を有する横型バイポーラ接合トランジスタを提供すること。【解決手段】横型バイポーラ接合トランジスタ１００のベース領域１１０とのコンタクト領域１１２を形成するＰＳＷＳ（ポリシリコン側壁スペーサ）を含み、そのため、比較的狭いベース領域１１０にコンタクトマスクを位置合わせする加工ステップがなくなる。この側壁スペーサにより、ベース／エミッタ領域の自己整合が可能になり、ベース抵抗及び接合容量が小さくなる。したがって、遮断周波数（ｆτ）を向上させ、振動周波数（ｆmax）を最大にすることができる。さらに、この新規なトポロジにより、ＳＯＩなどの絶縁基板上でＢｉＣＭＯＳ（バイポーラＣＭＯＳ）技術を実施することができる。【選択図】図１
2006080508.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
該基板上に設けられた半導体層と、
該半導体層内に設けられた第１の導電型のコレクタ領域と、
該コレクタ領域から横方向に離間して前記半導体層内に設けられた前記第１の導電型のエミッタ領域と、
該エミッタ領域と前記コレクタ領域の間に設けられ、第２の導電型の第１の濃度の不純物を有する該第２の導電型のベース領域と、
該ベース領域内に設けられ、前記第２の導電型の第２の濃度の不純物を有し、該第２の濃度は前記第１の濃度よりも高いコンタクト領域と、
前記基板の表面上に設けられた、側壁を有する第１の導電層と、
第１部分は前記側壁に接触し、第２部分は前記コンタクト領域に接触している第２の導電層と
を備えていることを特徴とする半導体デバイス。
【請求項２】
前記第２の導電層の前記第１部分は第１表面を有し、さらに前記第２の導電層は第２表面を有し、前記第２の導電層の前記第２表面上に設けられた絶縁層を備えていることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記エミッタ領域の縁部は、前記第２の導電層の前記第２表面と自己整合することを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記第１の導電層と前記半導体層の表面の間に設けられた絶縁層を備えていることを特徴とする請求項１に記載の半導体デバイス。
【請求項５】
前記第１の導電層と前記半導体層の表面の間に設けられた第１の絶縁層と、前記第１の導電層上に設けられた第２の絶縁層とを備えていることを特徴とする請求項１に記載の半導体デバイス。
【請求項６】
前記第１の導電層及び第２の導電層は、ポリシリコンを含んでいることを特徴とする請求項１に記載の半導体デバイス。
【請求項７】
前記基板は、絶縁性基板であることを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記絶縁層は、窒化シリコンを含んでいることを特徴とする請求項２に記載の半導体デバイス。
【請求項９】
前記ベース領域の縁部は、前記第１の導電層の前記側壁と自己整合することを特徴とする請求項１に記載の半導体デバイス。
【請求項１０】
前記第２の導電層の前記第１部分は第１表面を有し、さらに前記第２の導電層は第２表面を有し、前記ベース領域の縁部は、前記第２の導電層の前記第２表面と自己整合することを特徴とする請求項１に記載の半導体デバイス。
【請求項１１】
前記コレクタ領域は、第１の不純物濃度の第１部分と、前記第１の不純物濃度よりも低い第２の不純物濃度の第２部分とを有し、前記コレクタ領域の前記第２部分は、前記コレクタ領域の前記第１部分と前記ベース領域の間に設けられていることを特徴とする請求項１に記載の半導体デバイス。
【請求項１２】
前記第１の導電層は、前記コレクタ領域の前記第２部分の上部に設けられていることを特徴とする請求項１１に記載の半導体デバイス。
【請求項１３】
基板と、
前記基板上に設けられた半導体層と、
該半導体層内に設けられた第１の導電型のコレクタ領域と、
前記半導体層内に設けられた第２の導電型のベース領域を備え、前記コレクタ領域は、前記ベース領域を取り囲んでおり、
前記半導体層内に設けられたエミッタ領域を備え、前記ベース領域は、前記エミッタ領域を取り囲んでいることを特徴とする半導体デバイス。
【請求項１４】
前記ベース領域は、前記第２の導電型の第１の濃度の不純物を有し、
前記ベース領域内に設けられ、前記第２の導電型の第２の濃度の不純物を有し、該第２の濃度は前記第１の濃度よりも高いコンタクト領域と、
前記基板の表面上に設けられ、側壁を有する第１の導電層と、
該第１の導電層の前記側壁及び前記コンタクト領域に接触する第２の導電層と
を備えていることを特徴とする請求項１３に記載の半導体デバイス。
【請求項１５】
前記エミッタ領域は、第１の不純物濃度の第１部分と、該第１の不純物濃度よりも低い第２の不純物濃度の第２部分とを有し、前記エミッタ領域の前記第２部分は、前記エミッタ領域の前記第１部分と前記ベース領域の間に設けられていることを特徴とする請求項１３に記載の半導体デバイス。
【請求項１６】
基板と、
該基板上に設けられた半導体層と、
該半導体層内に設けられた第１の導電型のエミッタ領域と、
前記半導体層内に設けられたベース領域を備え、前記エミッタ領域は、前記ベース領域を取り囲んでおり、
前記半導体層内に設けられたコレクタ領域を備え、前記ベース領域は、前記コレクタ領域を取り囲んでいることを特徴とする半導体デバイス。
【請求項１７】
前記ベース領域は、第２の導電型の第１濃度の不純物を有し、
前記ベース領域内に設けられ、前記第２の導電型の第２の濃度の不純物を有し、該第２の濃度は前記第１の濃度よりも高いコンタクト領域と、
前記基板の表面上に設けられた、側壁を有する第１の導電層と、
該第１の導電層の前記側壁及び前記コンタクト領域に接触する第２の導電層と
を備えていることを特徴とする請求項１６に記載の半導体デバイス。
【請求項１８】
前記エミッタ領域は、第１の不純物濃度の第１部分と、該第１の不純物濃度よりも低い第２の不純物濃度の第２部分とを有し、前記エミッタ領域の前記第２部分は、前記エミッタ領域の前記第１部分と前記ベース領域の間に設けられていることを特徴とする請求項１６に記載の半導体デバイス。
【請求項１９】
基板上に、第１の導電型の第１の濃度の不純物を含む前記第１の導電型の半導体層を形成するステップと、
前記基板の表面上に絶縁層を形成するステップと、
前記絶縁層上に第１の導電層を形成するステップと、
前記第１の導電層の側壁が、前記絶縁層の側壁に整列するように、前記絶縁層及び第１の導電層をパターン化するステップと、
前記絶縁層及び第１の導電層の前記側壁上に第２の導電層を形成するステップと、
前記半導体層内に、前記第２の導電層に接触する、第２の導電型の第１のドープした領域を形成するステップと、
前記半導体層内に、前記第１の導電型の第２のドープした領域を形成するステップとを有し、
前記第２のドープした領域は、前記第１の導電型の第２の濃度の不純物を含み、かつ前記第１の導電型の前記第１の濃度の不純物を含む前記半導体層の一部分から離間され、前記第１のドープした領域は、前記第２のドープした領域と前記半導体層の前記部分の間に設けられることを特徴とする半導体デバイスの製造方法。
【請求項２０】
前記第２の導電層は、前記第２の導電型の不純物を有するポリシリコンを含み、前記第１のドープした領域を形成するステップは、前記第２の導電型の前記不純物を、前記第２の導電層から前記半導体層内に拡散させるステップを有することを特徴とする請求項１９に記載の半導体デバイスの製造方法。
【請求項２１】
前記第２の導電層を形成するステップは、
前記パターン化した絶縁層及び第１の導電層上に導電材料を被着させるステップと、
前記導電材料を異方性エッチングするステップと
を有することを特徴とする請求項１９に記載の半導体デバイスの製造方法。
【請求項２２】
前記導電材料は、ポリシリコンであることを特徴とする請求項２１に記載の半導体デバイスの製造方法。
【請求項２３】
前記パターン化した絶縁層は第１の絶縁層であり、
該第１の絶縁層及び前記パターン化した第１の導電層上に絶縁材料を被着させるステップと、
前記絶縁材料を異方性エッチングして、前記第１の導電層の表面上に第２の絶縁層を形成するステップと
を有することを特徴とする請求項１９に記載の半導体デバイスの製造方法。
【請求項２４】
前記第２のドープ領域の前記第１の導電型の前記不純物を注入するステップをさらに有し、前記第２のドープ領域の前記第１の導電型の前記注入された不純物の縁部は、前記第２の絶縁層の表面に整列することを特徴とする請求項２３に記載の半導体デバイスの製造方法。
【請求項２５】
ドーパントを注入して、前記半導体層内に第２の導電型の領域を形成するステップをさらに有し、前記第２の導電型の領域の縁部は、前記絶縁層及び第１の導電層の前記側壁に整列することを特徴とする請求項１９に記載の半導体デバイスの製造方法。
【請求項２６】
ドーパントを注入して、前記半導体層内に第２の導電型の領域を形成するステップをさらに有し、前記第２の導電型の領域の縁部は、前記第２の導電層の表面に整列することを特徴とする請求項１９に記載の半導体デバイスの製造方法。
【請求項２７】
前記基板は絶縁性であり、前記半導体層を形成するステップは、前記基板上に前記半導体層を被着させるステップを有することを特徴とする請求項１９に記載の半導体デバイスの製造方法。
【請求項２８】
前記半導体層内に、前記第１の導電型の第３のドープした領域を形成するステップをさらに有し、前記第１のドープした領域は、前記第２のドープした領域と前記第３のドープした領域の間に設けられることを特徴とする請求項１９に記載の半導体デバイスの製造方法。
【請求項２９】
前記第１、第２及び第３のドープした領域は、それぞれバイポーラトランジスタのベース、エミッタ及びコレクタの一部を形成することを特徴とする請求項２８に記載の半導体デバイスの製造方法。
【請求項３０】
前記第１の導電層と接触するシリサイド層をさらに備えていることを特徴とする請求項１に記載の半導体デバイス。
【請求項３１】
前記第１の導電層と接触するシリサイド層を形成するステップをさらに有することを特徴とする請求項１９に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法に関し、より詳細には、ＳＯＩ上のポリシリコン側壁スペーサを有する横型バイポーラ接合トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
本出願は、２００４年８月２７日に出願の米国特許仮出願第６０／６０４７１４号明細書の特典を主張する。この内容を参照により本明細書に組み込まれている。
【０００３】
無線通信の大きな発展により、より小型で高速なトランジスタの必要性が促されている。その結果、シリコンチップ上にできるだけ多くのサブシステムを集積化することによって、ＲＦ（ラジオ周波数）ＩＣ（集積回路）技術を向上させるためにかなりの努力がなされている。しかし、１つのチップ上にＲＦシステム全体を集積化するために（ＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ；システムオンチップ））、デバイスのさらなる小型化が求められており、このようなＲＦ  ＳｏＣが商業的に実現可能になるには、製造効率を改善することが必要である。
【０００４】
シリコンを基礎とした技術では、ＣＭＯＳ（相補型金属酸化膜半導体）デバイス及びバイポーラデバイスの進歩により、これらのタイプのデバイスの高周波性能が改善し、そのため、これらのデバイスはともに、継続して高速なＲＦ用途に使用されている。例えば、ｎ−ＭＯＳＦＥＴ（ｎチャネル金属酸化膜半導体電界効果トランジスタ）及びＳｉＧｅ−ＨＢＴ（シリコン−ゲルマニウムヘテロ接合バイポーラトランジスタ）では、遮断周波数（ｆτ）を、それぞれ１００ＧＨｚ及び２００ＧＨｚよりも大きくすることができる。両方のタイプのデバイスを効果的に使用するために、従来の手法では、同じチップ上により複雑な回路を集積化することができるＢｉＣＭＯＳ（バイポーラＣＭＯＳ）プロセスが必要とされる。しかし、ＢｉＣＭＯＳデバイスはスピードを向上させるために縮小するので、より微細な分解能のリソグラフィ技術を開発するコストが増えるために、このようなプロセスは、ますます高価なものになりつつある。これに加えて、ＳｉＧｅ（シリコン−ゲルマニウム）ＨＢＴ（ヘテロ接合バイポーラトランジスタ）の出現により、ＢｉＣＭＯＳデバイスを作製するのに必要とされるマスクステップの数が増えた。さらに、インダクタ及びコンデンサなどの受動ＲＦコンポーネントを組み込むために、追加のマスステップが必要とされる。その結果、ウエハコストが、リソグラフィの世代が１つ進むごとに約１．３倍増大する。したがって、０．１３μｍのＳｉＧｅ  ＢｉＣＭＯＳを実施するコストは、０．３５μｍプロセスの実施コストの５倍よりも高くなり、９０ｎｍ又は７０ｎｍのリソグラフィプロセスを実施するにはさらに大きくコストがかかる。このように加工コストが高くなることは、経済的なＲＦ  ＳｏＣを実現する大きな障害である。
【０００５】
ＳｏＣ用途では、ＳＯＩ（Ｓｉｌｉｃｐｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）が望ましい基板である。というのは、それによって、電気的な分離が得られ、クロストークが少なくなり、基板ノイズが小さくなるからである。また、ＳＯＩ基板を使用すると、インダクタ及びコンデンサなどの受動コンポーネントの性能が向上することになる。ＳＯＩ上ではＣＭＯＳトランジスタも、寄生容量が小さくなるためにスピードが向上する。しかし、ＳｉＧｅ  ＨＢＴデバイス及びＳＯＩ−ＣＭＯＳデバイスに関連する縦型（ｖｅｒｔｉｃａｌ）バイポーラ構造では、ＳＯＩ層の厚さが少なくとも数ミクロンであることが必要とされ、それによって、これらのデバイスの集積化が難しくなる。ＳｉＧｅ−ＨＢＴは、薄膜ＳＯＩ上に製作されてきたが、これらの性能は、シリコン基板上で実現される性能とはほど遠いものである。さらに、ＳＯＩウエハのコストが追加されることにより、このようなＢｉＣＭＯＳプロセスがさらに魅力的でなくなる。
【０００６】
他の代替手段は、横型（ｌａｔｅｒａｌ）バイポーラ構造を伴うものである。この構造では電流が同じ水平面内を流れ、ＣＭＯＳトランジスタとともに集積化される場合には、ＣＭＯＳトランジスタと同じ面内を電流が流れる。この構成により、ＳＯＩ層の厚さ及び／又はドープを調整して、バイポーラデバイスの性能を損なわずに、ＣＭＯＳトランジスタを最適化することができる。さらに、ＳＯＩ横型バイポーラトランジスタでは、シミュレーションにより、効果的に寄生が少なくなり、遮断周波数（ｆτ）及び最大振動周波数（ｆmax）がともに改善することが示されている。具体的には、横型ＳＯＩ  ＳｉＧｅ  ＨＢＴは、理論的に５００ＧＨｚよりも高いｆmaxを実現することができる。これは、最高速の縦型ＨＢＴの一部に勝るものである。さらに、ＬＢＪＴ（ｌａｔｅｒａｌ  ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ；横型バイポーラ接合トランジスタ）の製作に伴う追加のマスクの数は最小限に抑えられ、そのため、コスト効果が高い。
【０００７】
【非特許文献１】T. Suligoj et al., ”Fabrication of Horizontal Current Bipolar Transistor (HCBT)”, IEEE Trans. Electron Devices, vol. 50, pp. 1645-1651, July 2003
【非特許文献２】H. Nii et al., ”A novel lateral bipolar transistor with 67 GHz fmax on thin-film SOI for RF analog applications”, IEEE Trans. Electron Devices, vol. 47, pp. 1536-1541, July, 2000
【非特許文献３】T. Shino et al., ”A 31 GHz fmax lateral BJT on SOI using self-aligned external base formation technology”, IEDM Tech. Dig., 1998, pp. 953-956
【非特許文献４】R. Dekker et al., ”An ultra low power lateral bipolar polysilicon emitter technology on SOI”, IEDM Tech. Dig., 1998, pp. 953-956
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、大部分のＲＦ用途に対して十分に高速な横型バイポーラトランジスタは、これまでいくつかの成功例があるだけである。具体的には、ｆτが４〜１５ＧＨｚの範囲であり、最大ｆmaxが６７ＧＨｚであるコバルトシリサイドベースコンタクトを備えたデバイスが製作されている。比較として、市販の縦型ＢＪＴは、約２０／３０ＧＨｚのｆτ／ｆmaxで動作する。
【０００９】
したがって、ＲＦ用途に適した性能特性を有するＬＢＪＴ（横型バイポーラ接合トランジスタ）が求められている。
【００１０】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、ＳＯＩ上のポリシリコン側壁スペーサを有する横型バイポーラ接合トランジスタである半導体デバイス及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の実施形態によれば、基板と、この基板上に設けられた半導体層とを備える半導体デバイスが提供される。この半導体層内には、第１の導電型のコレクタ領域が設けられ、このコレクタ領域から横方向に離間した半導体層内に第１の導電型のエミッタ領域が設けられている。これらエミッタ領域とコレクタ領域の間には、第２の導電型のベース領域が設けられている。このベース領域は、第２の導電型の第１の濃度の不純物を有する。この半導体デバイスは、ベース領域内に設けられたコンタクト領域も含んでいる。このコンタクト領域は、第２の導電型の第２の濃度の不純物を有し、第２の濃度は第１の濃度よりも高い。これに加えて、側壁を有する第１の導電層が、基板の表面上に設けられている。さらに、この側壁に接触する第１部分及びコンタクト領域に接触する第２部分を有する第２の導電層が設けられている。
【００１２】
本発明の他の実施形態によれば、基板と、この基板上に設けられた半導体層と、この半導体層内に設けられた第１の導電型のコレクタ領域とを備える半導体デバイスが提供される。この半導体層内には、第２の導電型のベース領域も設けられ、コレクタ領域はこのベース領域を取り囲んでいる。この半導体層内にはさらに、ベース領域に取り囲まれるようにエミッタ領域が設けられている。
【００１３】
本発明のさらに他の実施形態によれば、基板と、この基板上に設けられた半導体層と、この半導体層内に設けられたエミッタ領域とを備える半導体デバイスが提供される。このエミッタ領域は、第１の導電型のものであり、この半導体層内に設けられるベース領域を取り囲んでいる。この半導体層内には、ベース領域に取り囲まれるようにコレクタ領域も設けられている。
【００１４】
本発明のさらに他の実施形態によれば、第１の導電型を有し、かつこの第１の導電型の第１の濃度の不純物を含む半導体層を基板上に形成するステップを有する半導体デバイスの製造方法が提供される。この製造方法は、この基板の表面上に絶縁層を形成するステップと、この絶縁層上に第１の導電層を形成するステップも有している。この製造方法は、さらに、第１の導電層の側壁が絶縁層の側壁に整列するように、絶縁層及び第１の導電層をパターン化するステップと、絶縁層及び第１の導電層の側壁上に第２の導電層を形成するステップを有している。さらに、この製造方法は、半導体層内に、第２の導電層に接触する、第２の導電型の第１のドープした領域を形成するステップと、この半導体層内に、第１の導電型の第２のドープした領域を形成するステップを有している。この第２のドープした領域は、第１の導電型の第２の濃度の不純物を含み、第１の導電型の第１の濃度の不純物を含む半導体層の一部分から離間される。第１のドープした領域は、第２のドープした領域と半導体層の前記部分の間に設けられている。
【００１５】
本発明のさらに他の実施形態及び利点は、部分的には以下の説明で述べられ、部分的にはこの説明から明らかであろう。あるいはこれらは、本発明を実施することにより習得することができよう。本発明の実施形態及び利点は、添付の特許請求の範囲で具体的に示す要素及びそれらの組合せによって実施かつ実現されよう。
【００１６】
上述した全般的な説明及び以下の詳細な説明はともに、単に例示的かつ説明的なものであり、特許請求する本発明を限定するものではない。
【００１７】
本明細書に組み込まれ、その一部を構成する添付の図面に、本発明のいくつかの実施形態を示す。これらの図面を以下の説明と併せ読めば、本発明の原理を説明するのに役立つ。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。  
本発明の実施形態によれば、高速縦型バイポーラ接合トランジスタの性能に類似の性能を示す横型バイポーラ接合トランジスタが提供される。この横型バイポーラ接合トランジスタは、このトランジスタのベースとのコンタクトを形成するＰＳＷＳ（ポリシリコン側壁スペーサ）を含み、そのため、コンタクトマスクを比較的狭いベース領域に位置合わせする加工ステップがなくなる。この側壁スペーサにより、ベース／エミッタ領域の自己整合（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）が可能になり、ベース抵抗及び接合容量が小さくなる。したがって、ｆτ及びｆmaxを改善することができる。本発明による横型バイポーラ接合トランジスタは、ＦｉｎＦＥＴなどのＳＯＩ−ＣＭＯＳデバイス及びその他のＣＭＯＳデバイスと同じ基板上に製作することができる。
【００１９】
次に、本発明の現時点で好ましい実施形態を詳細に参照すると、添付の図面にそれらの例が示されている。図面全体を通じて可能な限り、同じ参照数字を用いて、同じ又は類似の部分を示している。
【００２０】
図１は、本発明の実施形態による横型バイポーラ接合トランジスタを含む半導体デバイスの斜視図である。この横型バイポーラ接合トランジスタ１００は、一般に、基板１０２上に設けられている。この基板１０２は典型的には、埋込酸化膜基板又はいわゆるＢｏｘ酸化膜基板などの絶縁基板であるが、半導体基板などの他の基板も使用し得る。典型的には単結晶シリコンでできている半導体層１０５は、基板１０２上に設けられている。ｎ＋エミッタ領域１０４は、半導体層１０５内に形成されている。この半導体層１０５内には、濃くドープしたｎ＋コレクタ部分１２０及び薄くドープしたｎコレクタ（ｎ−ＬＤＣ）部分１１８を含むコレクタ領域１０７が形成されている。ｐ型の比較的薄くドープした、あるいは内因性のベース領域１１０は、エミッタ領域１０４とコレクタ領域１０７の間に設けられている。ベース領域１１０への電気的な接続を容易にするために、ｐ型ベース領域１１０よりもｐ型不純物濃度が高いｐ＋コンタクト領域又はｐ＋にドープした領域１１２がｐ型ベース内に設けられている。ベース領域１１０、コレクタ領域１０７及びエミッタ領域１０４はドープした領域であり、半導体層１０５内で横方向に形成されている。
【００２１】
第１の絶縁層１２２（典型的には二酸化シリコン）、第１の導電層１２４（典型的にはｐ＋ポリシリコン）及び第２の絶縁層１１４（典型的には二酸化シリコン）を含む３層スタック２２９が、半導体層１０５の表面上に設けられている。ただし、第２の絶縁層１１４は、以下で説明するように、シリサイドコンタクトの形成を容易にするために除去することができる。第１の導電層１２４は、典型的にはｐ＋のＰＳＷＳ（ポリシリコン側壁スペーサ）である第２の導電層１１６を介してコンタクト領域１１２に電気的に結合されている。第２の導電層１１６の第１表面１２７は、第１の導電層１２４の側壁１２６及び第１の絶縁層１２２の側壁１０１上に設けられている。
【００２２】
典型的には窒化シリコンである絶縁層１０６−１は、第２の導電層１１６の第２表面１２８上に設けられている。やはり典型的には窒化物である追加の絶縁層１０６−２は、第１の絶縁層１２２、第１の導電層１２４及び第２の絶縁層１１４を含む３層スタック２２９の反対側の面上に設けられている。ｎ＋コレクタ部分１２０は、絶縁層１０６−２の表面１４５に自己整合し、ｎ＋エミッタ領域１０４の縁部１３０は、絶縁層１０６−１の表面１４７に自己整合し得る。本発明による「ＨＶ」（高電圧）デバイスでは、ベース領域１１０の縁部１３２は、第１の導電層１２４の側壁１２６に自己整合し、「ＨＳ」（高速）用途では、縁部１３２は、第２の導電層１１６の表面１２８に自己整合し得る。ただし、このような自己整合を実現することができても、不純物の横方向の拡散が生じることがあり、それによって、ｎ型ドーパントが、自己整合コレクタ部分１２０からｎ−ＬＤＣ部分１１８内に、かつエミッタ領域１０４からベース領域１１０内に拡散する恐れがある。例えば、ベース領域１１０とエミッタ領域１０４の間に、ｎ型横拡散領域１０８が形成されることがある。そうではあるが、上述した領域は自己整合しているとみなされる。というのは、これらの領域を形成するのに利用する注入は、以下で説明するように、自己整合するように実施されるからである。
【００２３】
トランジスタ１００のエミッタ領域１０４は、エミッタ領域の幅（ＷE）と、エミッタ領域のサイズ（ＳE）に等しいシリコン層１０５によって構成されている。
【００２４】
上述したように、第２の導電層１１６により、外因性ベース導電層１２４と、トランジスタ１００のベース領域１１０又は内因性ベース領域との間の接続が容易になる。さらに、エミッタ領域１０４及びベース領域１１０は、ほとんどの従来方式のリソグラフィ技術で実現可能な分解能よりも小さい寸法で横方向に自己整合し得る。
【００２５】
従来方式のバイポーラ接合トランジスタの設計では、（濃くドープしたｐ型ポリシリコン又は拡散した領域を含む）外因性ベース領域は、内因性ベース領域に接触することになるが、マスク位置合わせの限界及び関連する誤差のために、コレクタ領域にも接触することがある。このようなベース−コレクタの接触は、これら２つの領域間の容量を大きく増大させることがある。しかし、本発明の実施形態によれば、ベース−コレクタの容量は、ベース酸化膜絶縁層１２２を比較的厚く形成することによってかなり小さくなる。さらに、こうすると、第１の導電層１２４から、トランジスタ１００のｎ−ＬＤＣ領域１１８又は内因性コレクタ内に外方拡散するドーパントによる汚染がなくなる。
【００２６】
これに加えて、ベース領域の寄生容量が小さくなる。というのは、導電層１１６及び下にあるコンタクト領域１１２の厚さを比較的薄くし、１００ｎｍ以内になるように制御することができるからである。さらに、第２の導電層１１６はベース領域１１０に自己整合し、それによってベース領域の寄生容量がさらに小さくなる。従来型の横型バイポーラ接合トランジスタでは、ベース領域の幅は、ｐベース領域の横幅によって構成されるが、エミッタイオン注入の横方向の散在及び後続の熱アニール処理を、いくらか不精確ではあるが制御することによって、このベース領域の幅がより狭くなる。本発明の他の実施形態によれば、ベース領域及びエミッタ領域の注入は、以下で説明するように、第２の導電層１１６及び絶縁層１０６−１の形成に自己整合する。この技術により、ベース領域１１０とエミッタ領域１０４は、０．１５μｍ未満で自己整合させることができ、ベース領域の幅は比較的狭くなることがあっても、正確に制御される。
【００２７】
上述したように、本発明の一実施形態では、ＨＶ（高電圧）用途には、ベース領域の幅をより広くし、ＨＳ（高速）用途にはより狭くすることができる。ただし、いずれのタイプのデバイスも、同じ半導体ウエハ上に集積化することができ、ＡＫＭ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社が用いるものなどの従来方式の０．３５ミクロンプロセスで作製することができる。最初に、図２Ａから図２Ｊを参照して、ＨＶ用途に適したトランジスタ１００の製造方法について説明し、次いで、図３Ａ及び図３Ｂを参照して、ＨＳ用途のトランジスタ１００の製造方法について説明する。
【００２８】
図２Ａに示すように、ＨＶ用途のトランジスタ１００を製作するプロセスは、ｐ型基板２１０、例えば、厚さ４００ｎｍの絶縁又はＢｏｘ酸化膜の層２０２、及び例えば厚さが１９０ｎｍであり、典型的なドープ濃度が約１０15ｃｍ-3のｐ型半導体層２１２を含む貼合せ（ｕｎｉ−ｂｏｎｄ）ＳＯＩ基板を提供することによって開始される。
【００２９】
（図示しない）ＩＦＯ（ｉｎｉｔｉａｌ  ｆｉｅｌｄ  ｏｘｉｄｅ；初期フィールド酸化膜）を被着させた後で、半導体層２１２の表面全体に、リンなどのｎ型ドーパントを１２０ｋｅＶのエネルギーで注入する。このエネルギーは、リンが半導体層２１２に完全に貫入し得るように選択し、それによってｎ型半導体層２１４が形成される（図２Ｂ）。半導体層２１４全体にわたってｎ型とし、半導体層２１４／絶縁層２０２の界面のところにｐ型領域が残らないことが好ましい。半導体層２１４の一部は、完成したデバイス内でＬＤＣ（薄くドープしたコレクタ）部分１１８を形成する。２×１０12ｃｍ-2のドーズレベルを用いて、約１０17ｃｍ-3の濃度を作り出すことができる。ＩＦＯを除去した後で、ベース酸化膜又は絶縁層１２２を、厚さ２００ｎｍまで被着させる。その後、厚さ３５０ｎｍのドープしないポリシリコン層を被着させ、次いで、（５×１０15ｃｍ-2のドーズの）ホウ素を注入して、濃くドープしたベース−ポリシリコン層又は導電層１２４を形成する。導電層１２４によって、外因性ベース抵抗が最小限に抑えられる。次に、９５０℃の熱アニール処理を３０秒間適用して、半導体層２１４及び導電層１２４にともにドーパントを送り込む（ｄｒｉｖｅ−ｉｎ）。
【００３０】
次いで、導電層１２４の上面に２００ｎｍの追加の酸化膜（上部酸化膜又は絶縁層１１４）を被着させる。第１フォトリソグラフィステップで、半導体層２１４の一部を露光することによって、ＰＢＳ（ポリ−ベース）マスクにより横方向のベース−エミッタ領域が形成される。次いで、好ましくは一回のエッチングステップで、絶縁層１２２、導電層１２４及び絶縁層１１４の対応する部分を除去して、スタック２２９を形成する。さらに、各絶縁層１２２、導電層１２４及び絶縁層１１４の側壁が自己整合する。図２Ｂに、得られた構造を示す。簡単にするために、この構造の左側は切り取られているが、切り取らない場合にはこの構造は左側に延び、そこで同様のエッチングが行われることになる。
【００３１】
図２Ｃでは、第２マスクを適用して、ＨＶ用途に適したトランジスタ１００の活動領域を露光する。具体的には、（図示しない）フォトレジスト層を選択的にパターン化して、半導体層２１４の一部を露光する。次に、ｐ型領域２１６全体にわたって均一なドーププロフィールが得られるように、好ましくは、ＢＦ2（１２０ｋｅＶ、７×１０12ｃｍ-2）及びホウ素（５０ｋｅＶ、５×１０12ｃｍ-2）の２重イオン注入２１８によってｐ型領域２１６を形成する。角度７°に基板を向ける従来方式の注入と異なり、シャドウイングの影響を最小限に抑えるために、注入２１８中に、典型的には基板２１０を傾けない（すなわち、基板の傾きは０°である）。その結果、各垂直ベース領域は、同じドーズを受け取る。しかし、角度が７°では、注入ドーズはオフセットされ、ベース領域の幅にばらつきが生じる。そうではあるが、傾きを０°にするのは難しいので、その代わりにゼロでない小さな角度を用いて、その精確な角度を最適化した状態で注入を行い、それによって最大の歩留まりが得られる。
【００３２】
図４は、注入２１８に関連するＳＩＭＳ（２次イオン質量分析）データを示す（曲線４１２）図である。ｐ型ドーパント濃度は、領域２１６の幅全体、すなわち、半導体層２１４の厚さ全体にわたって実質的に一定のままである。
【００３３】
ｐ型領域２１６は、その一部が完成したデバイス内でベース領域１１０を形成することになり、導電層１２４の側壁１２６に整列する。フォトレジストを除去した後で、１００ｎｍのドープしないポリシリコンをウエハ全体にわたって被着させる（図２Ｄ）。このポリシリコンに、４５°傾けた浅い注入２２０で、ホウ素（１０14ｃｍ-2、２０ｋｅＶ）及びＢＦ2（１０14ｃｍ-2、８０ｋｅＶ）をドープして、このポリシリコン層に十分なドーパントを貫入させる。スタック２２９の４つの側面はすべてポリシリコン側壁で取り囲まれているので、注入２２０は、４つの入射角度（０°、９０°、１８０°、２７０°）で実施され、各角度で、ｐ型不純物がスタック２２９の異なる面に注入される。その結果、スタック２２９の各側面に被着されたポリシリコンは、十分なドーズを受け取り、それによってｐ型ポリシリコン層２２２が形成される。図２Ｄに示すように、この段階では、ポリシリコン層２２２は完全な状態のままである。
【００３４】
次に、基板２１０を、ＲＴＡ（急速熱アニール）ステップにかけて、ポリシリコン層２２２内の注入されたｐ型ドーパントを活性化する。さらに、領域２１６内へのｐ＋の外方拡散が生じ、それによって導電層１１６とベース領域１１０の間の接触抵抗を小さくするコンタクト領域１１２が形成される（図２Ｅ）。このようなアニール処理の後で、異方性エッチバックステップを実施して、絶縁層１１４及び領域２１６の大部分の上の１００ｎｍのポリシリコン層２２２を（１０％オーバエッチングするように）除去し、それによってポリシリコン層２２２の垂直部分、すなわち、導電層１１６及び隣接する絶縁層１２２、導電層１２４及び絶縁層１１４だけが残る（図２Ｆ）。
【００３５】
第３フォトリソグラフィステップでは、ＣＯＰ（コレクタオープン）マスクにより、ｎ＋コレクタ部分１２０が形成される。具体的には、図２Ｇに示すように、フォトレジスト２３０を被着させ、パターン化し、その後、絶縁層１１４、導電層１２４及び絶縁層１２２を貫通してエッチングして、半導体層２１４内の指定されたコレクタ領域を露光する。このフォトリソグラフィステップにより、導電層１２４の最終的な幅及びＬＤＣ部分１１８の幅が形成される。この幅は、トランジスタのスピードと降伏電圧が釣り合うように選択し得る。
【００３６】
導電層１２４のエッチング中、デバイスの分離を改善するために、追加のマスク処理又は加工のステップなしで、フォトレジスト２３０又は導電層１２４で覆われていない半導体層の部分も除去されることになる。その結果、本発明の実施形態によれば、追加のトレンチ分離形成ステップが不要になる。
【００３７】
ＰＢＳ及びＣＯＰのマスクは、コレクタ部分１２０及びエミッタ１０４の面積が、少なくとも１つのコンタクトホールを収容するのに十分に広いが、寄生容量及び全体的なデバイスの面積を小さくするのに十分に狭くなるように設計するのが好ましい。
【００３８】
次に、図２Ｈで、フォトレジスト２３０を除去し、絶縁層２３２を被着させる。この絶縁層２３２は、厚さ１５０ｎｍの窒化シリコンとし得る。図２Ｉで、１０％のオーバエッチングで絶縁層２３２をエッチバックして、３０ｎｍ幅の絶縁層１０６−１及び１０６−２を形成する（図２Ｉ）。上述したように、かつ図２Ｉにさらに示すように、絶縁層１０６−１及び１０６−２を、エッチングしたスタック２２９の両側に設ける。
【００３９】
図２Ｉで、ヒ素（４０ｋｅＶ、１０15ｃｍ-2）及びリン（９０ｋｅＶ、５×１０15ｃｍ-2）の２重注入２３４によって、ｎ＋コレクタ部分１２０及びエミッタ領域１０４を同時に形成する。窒化シリコン絶縁層２５０は、エミッタ領域１０４に隣接したままであり、それによってデバイスが分離される。ヒ素を注入することにより、後で形成される金属のこれらの領域に対する接触抵抗が小さくなり、リンの注入により、コレクタ部分１２０及びエミッタ領域１０４の活性化濃度（ａｃｔｉｖｅ  ｃｏｎｃｅｎｔｒａｔｉｏｎ）が形成される。エミッタ領域１０４は、絶縁層１０６−１に自己整合し、この絶縁層１０６−１は、導電層１１６及びスタック２２９に整列する。したがって、エミッタ領域１０４は、ベース領域１１０に自己整合する。比較すると、従来型の縦型バイポーラ接合トランジスタでは、エミッタ領域及びベース領域の深さは、注入エネルギー及び垂直拡散によって形成される。しかし、本発明の実施形態によれば、このベースプロフィールを、導電層１１６及び絶縁層１０６−１の厚さに応じて精確に調整することができる。
【００４０】
注入２３４の後で、９５０℃のＲＴＡを３０秒間実施して、すべてのドーパントを活性化させ、ベース領域１１０とエミッタ領域１０４の間でより急峻な接合部が得られるように、横方向の拡散を最小限に抑える。好ましくは、このようなボックス様の、すなわち急峻な接合部により、ベース領域の幅が最小限に抑えられ、トランジスタのスピードが向上する。
【００４１】
製作プロセスの最終段階で、好ましくは、コレクタ部分１２０、エミッタ領域１０４及びベース領域１１０に接続された導電層１２４に対する接触抵抗を小さくするために、シリサイド層２３８を被着させる（図２Ｊ）。シリサイド層２３８を被着させる前に、典型的には、絶縁層１１４を除去することによって導電層１２４を露出させる。ただし、こうすると、絶縁層１１４の厚さにほぼ等しい厚さのＢｏｘ酸化膜層２０２の同程度の部分も除去され、それによって、下にあるシリコン基板が露出する。したがって、絶縁層１１４の厚さは、完成したデバイスの半導体層１０５で覆われていない（上述したｐ型半導体層２１２及びｎ型半導体層２１４に対応する）領域内から、このＢｏｘ酸化膜２０２が完全にエッチング除去されないように選択することが好ましい。
【００４２】
シリサイド層２３８を形成するために、チタンをスパッタし、その後、アニールを行うことによってサリサイド処理（ｓａｌｉｃｉｄａｔｉｏｎ）を実施して、すべての露出したシリコン及びポリシリコンの区域全体にわたって自己整合ＴｉＳｉx（チタンシリサイド）を形成する。反応しなかったチタンは除去される。例えば、絶縁層又は窒化シリコン層２５０が存在するために、隣接するデバイス間ではＴｉＳｉxは形成されず、そのため、すべてのデバイスが分離される。
【００４３】
次いで、ＢＰＳＧ（ホウ素リンケイ酸ガラス）の厚い層２４０又はその他の適切な絶縁体を被着させる。ＣＮＴ（コンタクト）マスクによってコンタクトホール２５２を開ける。導電層１２４、エミッタ領域１０４及びコレクタ部分１２０の横方向の長さは、コンタクトホール２５２の少なくとも１つが収容されるリソグラフィの分解能によって制限される。次いで、従来の方式で、アルミニウムの厚い層２３６又はその他の適切な導電体をスパッタし、パターン化する。図２Ｊに、デバイスの反対側を含めて、完成した構造を示す。
【００４４】
上述したプロセスを用いて、ＨＶ用途に適したトランジスタ１００を製作することができる。このような用途では、ベース領域の幅は、ＨＳ（高速）用途の場合よりも広いことが好ましい。このような用途のトランジスタ１００を形成する改変されたプロセス（以下、「ＨＳプロセス」）は、上述したプロセスに類似している。ただし、図２Ｃの初期注入２１８は割愛される。その代わりに、図２Ｆで導電層１１６を形成した後で、ＢＦ2（１２０ｋｅＶ、１．５×１０13ｃｍ-2）及びホウ素（５０ｋｅＶ、１０13ｃｍ-2）の２重注入３１０を、基板の傾きが０°の状態で実施する（図３Ａ）。図４に示す曲線４１０は、注入３１０に関連するＳＩＭＳデータを表す。
【００４５】
ＨＳプロセスの残りのステップは、図２Ａから図２Ｊに示すプロセスの場合と同じであり、図３Ｂに、完成したＨＳデバイスを示す。ベース領域３１２は、それぞれ導電層１１６の表面１２７に自己整合する縁部３２０及び３２２を有する。したがって、ベース領域３１２は、その代わりに導電層１２４の側壁１２６に自己整合する縁部１３２を有するベース領域１１０よりも狭い（図１及び図２Ｊ参照）。
【００４６】
図５Ａ、図５Ｂ及び図６Ａ、図６Ｂは、本発明の他の実施形態による代替トランジスタ構成を示す図である。図５Ａ及び図５Ｂは、それぞれ、エミッタ領域１０４がベース領域１１０を包囲する、すなわち取り囲む共通エミッタ構成５００の斜視図及び平面図である。ベース領域１１０は、コレクタ領域１０７を包囲する、すなわち取り囲んでいる。導電層１２４及び導電層１１６はそれぞれ、ＬＤＣ部分１１８及びベース領域１１０に重なり合う。図５Ａ及び図５Ｂにさらに示すように、エミッタ領域１０４は、どの平面方向からもアクセス可能である。そのため、エミッタ領域１０４の外側部分を共有することによって、２つのトランジスタを互いに接続することができる。コンタクト領域５１０、５１２及び５１４によりそれぞれ、エミッタ領域１０４、導電層１２４（したがってベース領域１１０）、及びコレクタ部分１２０への電気的な接続がもたらされる。
【００４７】
図６Ａ及び図６Ｂは、それぞれ薄くドープした部分６３５及び濃くドープした部分６１２を含むコレクタ領域６０７がベース領域１１０を取り囲み、すなわち包囲し、また、ベース領域１１０がエミッタ領域６１０を取り囲む、すなわち包囲する共通コレクタ構成６００の斜視図及び平面図である。コンタクト領域６１４、６１６及び６１８によりそれぞれ、コレクタ部分６１２、ベース領域１１０、及びエミッタ領域６１０への電気的な接続がもたらされる。有利には、導電層１２４の内側及び外側の縁部の下の半導体層１０５の縦断面積は、従来型バイポーラ接合トランジスタ内の活動区域の縦断面積と同程度である。
【００４８】
図５Ａ、図５Ｂ、図６Ａ及び図６Ｂでは、導電層１２４及び導電層１１６は、（ｘ−ｙ面、ｙ−ｚ面の）垂直面内でともに物理的に同じなので、任意方向の水平断面積は、ほぼ同じである。例えば、コーナ部５５５及び６５５のところでは、そこだけ導電層１１６の厚さがわずかに厚くなり、それによって自己整合ベース１１０の幅が広くなる。その結果、これらの区域では電流が小さくなり、デッドゾーンが形成される。ただし、このようなデッドゾーンは、トランジスタ１００内にはほとんどなく、それによって、従来方式の縦型及び横型のバイポーラ接合トランジスタの設計で普通なら存在する全体的な３次元寄生接合部が小さくなる。また、共通エミッタ構成５００及び共通コレクタ構成６００のいずれの構成でも、ＡE／ＡB（エミッタ面積とベース面積の比）は、ほぼ１に等しい。ただし、従来の縦型設計では、この比は０．５〜０．８である。
【００４９】
さらに、共通エミッタ構成５００及び共通コレクタ構成６００では、電流は水平に流れ、導電層１２４の長さ及び幅により、ＣＭＯＳトランジスタの場合と同様に、伝導電流の量が制御される。ただし、ＣＭＯＳでは、電流増幅係数は（Ｗ／Ｌ）と定義されるが、本発明の実施形態によれば、電流増幅係数は、エミッタ領域１０４（図５Ａ）又はエミッタ領域６１０（図６Ａ）の区域の周囲長であり、この値は、（２×（ＬE＋ＷE））である。４つの面すべてが電流の伝導に使用されるので、共通エミッタ構成５００及び共通コレクタ構成６００の構成を流れるチップ面積当たりの電流は、より大きくなることがある。２つ以上の面又は方向には電流が伝導するバイポーラトランジスタは、他にはないと考えられる。
【００５０】
本発明の他の実施形態によれば、より大きな電流を駆動し、チップ面積をより小さくし、設計の柔軟性をより大きくし、かつコンパクトにすることができる。比較すると、典型的なＲＦ  ＢＪＴ（バイポーラ接合トランジスタ）は、２μｍ2（４×０．５）のエミッタ区域及び約８０μｍ2の活動区域を有する。本発明による等価なエミッタ区域では、半導体層１０５の厚さが、約０．１９μｍであると仮定すると、４０μｍ2の活動区域しか必要としない。当然の事ながら、半導体層１０５の厚さが薄くなるとこの利点はなくなるが、このような半導体層、すなわち薄膜ＳＯＩ層は一般に、低電力用途に用いられ、電流駆動量は、それにしたがって設計することができる。回路設計者にとっては、ＣＭＯＳに類似してトランジスタのサイズを設定するのにより多くの柔軟性が得られる。また、共通エミッタ構成５００及び共通コレクタ構成６００がともに利用可能なことから、コレクタ又はエミッタの共有区域を介してデバイスを接続することができ、それによって、よりコンパクトな、より相互接続寄生が少ない設計が実現される。
【００５１】
図７は、本発明による共通コレクタ構成の例のＳＥＭ顕微鏡写真を示す図である。導電層１１６に対応する「ＰＳＷＳ」（ポリシリコン側壁スペーサ）が、（それぞれ絶縁層１２２及び導電層１２４に対応する）「ベース−ポリ」及び「ベース−酸化膜」を含むポリ−ベーススタックに押し付けられて垂直に形成され、スタックの両側で（絶縁層１０６−１及び１０６−２に対応する）ＮＳＷＳによって挟まれる。このＰＳＷＳは、ベース−ポリ領域とｐベース領域を接続する。図７には、エミッタ領域、コレクタ領域及びベース領域の拡散領域が示されている。ＰＳＷＳ及びＮＳＷＳをともに形成するのに必要とされるオーバエッチングのために（図２Ｆ及び図２Ｉ参照）、（半導体層１０５に対応し、半導体層２１４としても表す）ＳＯＩのわずかなオーバエッチングが観察される。（図７の黒い区域で示す）ＴｉＳｉxを形成するサリサイド化プロセス（図２Ｊも参照）でも、いくらかの追加のシリコンが消費される。したがって、コレクタ／エミッタ区域のＳＯＩ層の厚さは、はるかに薄くなる。
【００５２】
有利には、例えば、図２Ａから図２Ｊ、図３Ａ及び図３Ｂに関して上述したプロセスでは、従来の縦型ＢＪＴで必要とされる形状であるトレンチ分離、エピタキシ、及びｎ＋埋込層がなくなる。さらに、トランジスタ１００は、ＨＳデバイスとＨＶデバイスを分離するステップを含めて、５つのマスク又はフォトリソグラフィのステップだけで作製し得る。これは、あらゆる縦型又は横型ＢＪＴの中で、最も少ないステップ数である。また、１つのタイプのデバイス（ＨＳ又はＨＶ）しか必要とされない場合には、さらに１つのマスクステップをなくすことができ、共通エミッタ構成５００及び共通コレクタ構成６００がともに実施される。さらに、上述したように、本発明の実施形態によれば、トランジスタ１００は自己分離し、したがって、トレンチ分離プロセスは不要になる。
【００５３】
ＰＮＰバイポーラ及びＣＭＯＳによるトランジスタを、本発明によるトランジスタと集積化して、完全に相補的なＢｉＣＭＯＳプロセスを作り上げることもできる。この場合、ＰＮＰデバイスの加工中にＮＰＮデバイスを遮蔽するために追加のマスクを必要とする。ただし、ＰＳＷＳ層（導電層１１６）及びはるかに厚いゲート酸化膜が存在する場合には、図７に示すトランジスタの構造は、ＣＭＯＳデバイスで見られる構造と類似したものになる。このような類似性のために、本発明によるトランジスタは、いわゆる「ゲートとともにベースを形成する（Ｂａｓｅ−Ｗｉｔｈ−Ｇａｔｅ）」トポロジで製作することができる。さらに、複数ゲート−酸化膜プロセスを利用して、ゲート／ベース酸化膜でともに異なる厚さが得られる。その後、ＣＭＯＳ／バイポーラデバイス用のゲート／ベース−ポリを形成するために、同じポリを被着させることができる。ただし、ＰＳＷＳ（導電層１１６）が、横型バイポーラ接合トランジスタ上にのみ形成され、ＣＭＯＳデバイス上に形成されないようにするために、余分なブランケットマスクが必要になることがある。残りの加工ステップをさらに経済的にし、マスクステップ及び／又は加工ステップの全体的な数を減らすことができる。
【００５４】
ＳｉＧｅ  ＨＢＴ  ＢｉＣＭＯＳ技術と同様に、いわゆる「ゲート後にベースを形成する（Ｂａｓｅ−Ａｆｔｅｒ−Ｇａｔｅ）」トポロジを使用して、本発明によるトランジスタとＣＭＯＳデバイスを集積化することができる。まず、ＣＭＯＳゲート構造を構築し、その後、ブランケットマスクでＣＭＯＳ領域を覆う。次いで、本発明によるトランジスタをマスクしていない領域に構築することができ、その後、ブランケットマスクを取り外し、バイポーラデバイス及びＣＭＯＳデバイスに対して熱アニール処理を行う。比較すると、ゲートとともにベースを形成するトポロジの利点により、コスト及び加工時間が削減されるが、このようにプロセスが簡略化されることによってバイポーラ／ＣＭＯＳトランジスタの特徴が損なわれる。ゲート後にベースを形成するトポロジの利点は、マスクステップ及び加工ステップの数がより多くなるという代償を払って、デバイスを最適化する柔軟性がより大きくなることである。そうではあるが、いずれのトポロジでも、完全なＢｉＣＭＯＳ集積化を実現し得る。
【００５５】
次に、本発明によるトランジスタの電気的特性について説明する。具体的には、ＨＳバージョン及びＨＶバージョンについて、ならびに共通エミッタ構成及び共通コレクタ構成について電気的特性を測定した。共通コレクタ型及び共通エミッタ型のデバイスは類似の特性を示し、図５Ａ、図５Ｂ、図６Ａ及び図６Ｂに関して上述した異なる配置のために活動区域だけが異なるので、便宜上、共通エミッタタイプのデバイスについて説明する。表１に、ＨＶ及びＨＳ用のデバイスの性能の概要を示す。表１には、ＨＳデバイスのｆτとして１７ＧＨｚが示されているが、これは、これまでに報告されたＬＢＪＴについて２番目に高いｆτと考えられる。このようにｆτが高くなるのは、本発明によるトランジスタにおいて寄生が小さいことに起因すると考えられる。また、ＨＶデバイスでは、１２ＧＨｚのｆτ及び２７．５Ｖのコレクタ−エミッタ降伏電圧（ＢＶCEO）が実現される。これにより、ジョンソン積（Ｊｏｈｎｓｏｎ’ｓ  ｐｒｏｄｕｃｔ）が３３０ＧＨｚ−Ｖになる。このＢＶCEOの値は、１０ＧＨｚよりも高いところで動作するデバイスでは最も高いと考えられ、このジョンソン積は、３２０〜３４０ＧＨｚ−Ｖの理論限界値に匹敵する。ＨＳデバイスについてのＢＶCEOの測定値は、ＨＶデバイスについてのものよりも小さい。これは明らかに、より速いスピードを得るために薄いベースを使用したことによる早期パンチスルー降伏（ｐｒｅｍａｔｕｒｅ  ｐｕｎｃｈｔｈｒｏｕｇｈ  ｂｒｅａｋｄｏｗｎ）によるものである。
【００５６】
【表１】
2006080508.tif 000003
【００５７】
表１では、ＢＶCBO及びＢＶEBOはそれぞれ、コレクタ−ベース降伏電圧及びエミッタ−ベース降伏電圧に相当する。
【００５８】
図８は、本発明の実施形態によるデバイスのコレクタ及びベースの電流とベース電圧の関係をグラフに示す図で、共通エミッタ構成におけるＨＳ及びＨＶ用のトランジスタについての、コレクタ及びベースの電流とベース電圧との関係をグラフに示す図で、ガンメルプロット（Ｇｕｍｍｅｌ  ｐｌｏｔ）８００を示している。測定したＨＳ及びＨＶ用のデバイスについての活動区域はそれぞれ、２．２８μｍ2及び２．８５μｍ2である。
【００５９】
図９Ａ及び図９Ｂは、共通コレクタ構成及び共通エミッタ構成の電圧−電流特性の比較を示す図で、図９Ａは、本発明の実施形態によるデバイスのコレクタ電流とベース電圧の関係をグラフに示す図で、図９Ｂは、本発明の実施形態によるデバイスのコレクタ電流とベース電圧の関係をグラフに示す図である。この例では、対応する共通コレクタタイプのデバイスの活動区域はそれぞれ、３．８μｍ2及び５．７μｍ2である。図９Ａ及び図９Ｂのガンメルプロット９００及び９１０から明らかなように、共通コレクタ構成及び共通エミッタ構成は、活動区域のサイズに関して良好に比例している。
【００６０】
図１０は、本発明の実施形態によるデバイスのコレクタ電流とコレクタ電圧の関係をグラフに示す図で、本発明によるトランジスタの出力特性（ＩC−ＶCE）の例１０１０及び１０１２を示している。ＨＳデバイスはベース領域が薄いために、アバランシェ降伏電圧ＶAは、ＨＶデバイスの１２．６Ｖに比べて、４Ｖしかない。
【００６１】
図１１は、本発明の実施形態によるデバイスの電流と降伏電圧の関係をグラフに示す図で、このトランジスタのＢＶCEO、ＢＶCBO、及びＢＶEBOの３つの降伏特性１１００を示している。ＨＳデバイスについてのＢＶCEOは比較的低いが、２〜３Ｖの電源で動作するシステムには十分である。皮肉にも、ＨＶデバイスのＢＶCEOは、大部分のＲＦ用途についてのＢＶCEOよりも大きい。ベース領域の幅が比較的狭い場合にはＰＳＷＳ（導電層１１６）の厚さを薄くすることや、ベース領域のドープが比較的低い場合にはベース注入ドーズを低くすることなど、ベース領域を適切に最適化することにより、同程度のジョンソン積を維持しながら、ＢＶCEOを小さくし得るが、ｆτ及びｆmaxが大きくなる。トランジスタの反射及び透過したマイクロ波のエネルギーを表すＳパラメータを、２００ＭＨｚから１５ＧＨｚまで評価した。ｆτは、抽出したＳパラメータの１つ、すなわち、Ｈ21パラメータに基づいて計算し、ｆmaxは、単方向電力利得から計算する。
【００６２】
図１２は、本発明の実施形態によるデバイスのＦτ及びＦmaxをグラフに示す図で、両方のトランジスタについてのｆτ−ＩC及びｆmax−ＩCの特性１２００のグラフを示している。ｆτ及びｆmaxが１７ＧＨｚ及び２８ＧＨｚのピーク値に達するのは、ＨＳデバイスについては、ＩCが０．４ｍＡのところである。同程度の電流レベルで、ＨＶデバイスについてのｆτ及びｆmaxのピーク値である１２ＧＨｚ及び３０ＧＨｚが得られる。
【００６３】
本発明によれば、ＣＭＯＳに適合し、ＳＯＩ上に製作し得る横型バイポーラ接合トランジスタが提供される。この技術では、高性能デバイスを実現するために、簡単なＰＳＷＳ（導電層１１６）構造を必要とし、５つのリソグラフィマスクだけで製作することができる。新規な配置方法を利用して、共通エミッタ及び共通コレクタのいずれの構成でも面積効率のよいデバイスが形成され、そのため、設計のコンパクトさと柔軟性が増す。本明細書で開示するトランジスタは、複数の面内でエミッタ電流が注入される最初のものと考えられる。
【００６４】
表２に、電気的特性を測定し、それらをまとめたものを、以前に刊行されたＬＢＪＴ（横型バイポーラ接合トランジスタ）からのデータ（例えば、非特許文献１、非特許文献２、非特許文献３、非特許文献４参照）と比較して示す。特に、外部ベース幅（ＷＢext）は、フォトリソグラフィによって制限されず、０．１μｍの最小幅が実現される。新規なＰＳＷＳ設計により、寄生容量がかなり小さくなり、それによってより高い周波数の性能が得られる。ｆτの測定値１７ＧＨｚは、報告されたものの中で２番目に高いものであり、約３０ＧＨｚのｆmaxは、従来型の材料を使用して本発明によるトランジスタを製作し得たことを考慮に入れると高いと考えられる。
【００６５】
図１３は、本発明の実施形態によるデバイス及び既知のバイポーラ接合トランジスタの降伏電圧の値とピークｆτの関係をグラフに示す図である。ＨＶデバイスについてのジョンソン積は、（図１３に示す）シリコンＢＪＴについて報告されているものの中で最も高く、従来型の横型ＢＪＴだけでなく、比較的分解能の高いリソグラフィプロセス及びエピタキシャルベースプロセスを組み込んだ従来型の縦型ＢＪＴよりも大きい。ベース抵抗を改善し、ベース領域のドープを最適化することによって、さらに高いｆτ／ｆmaxが得られることが当業者には理解されよう。本発明によるこの低コストバイポーラトランジスタは、ＳＯＩ−ＣＭＯＳ集積化だけでなく、今後のＲＦ  ＳｏＣ用途のＢｉＣＭＯＳプロセスにも適している。
【００６６】
【表２】
2006080508.tif 000004
【００６７】
本発明の他の実施形態は、本明細書を考察し、本明細書で開示した本発明を実施することにより、当業者には明らかであろう。本明細書及び実施例は、単なる例とみなし、本発明の真の範囲及び趣旨は、添付の特許請求の範囲によって示すものとする。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態による横型バイポーラ接合トランジスタを含む半導体デバイスの斜視図である。
【図２Ａ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その１）である。
【図２Ｂ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その２）である。
【図２Ｃ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その３）である。
【図２Ｄ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その４）である。
【図２Ｅ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その５）である。
【図２Ｆ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その６）である。
【図２Ｇ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その７）である。
【図２Ｈ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その８）である。
【図２Ｉ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その９）である。
【図２Ｊ】本発明の他の実施形態によるトランジスタを形成する加工ステップを示す図（その１０）である。
【図３Ａ】本発明のさらに他の実施形態によるトランジスタを形成する加工ステップを示す図（その１）である。
【図３Ｂ】本発明のさらに他の実施形態によるトランジスタを形成する加工ステップを示す図（その２）である。
【図４】本発明の実施形態によるドープ濃度をグラフに示す図である。
【図５Ａ】本発明のさらに他の実施形態によるトランジスタの斜視図である。
【図５Ｂ】本発明のさらに他の実施形態によるトランジスタの平面図である。
【図６Ａ】本発明のさらに他の実施形態によるトランジスタの斜視図である。
【図６Ｂ】本発明のさらに他の実施形態によるトランジスタの平面図である。
【図７】本発明の実施形態によるトランジスタの断面のＳＥＭ（走査電子顕微）写真を示す図である。
【図８】本発明の実施形態によるデバイスのコレクタ及びベースの電流とベース電圧の関係をグラフに示す図である。
【図９Ａ】本発明の実施形態によるデバイスのコレクタ電流とベース電圧の関係をグラフに示す図である。
【図９Ｂ】本発明の実施形態によるデバイスのベース電流とベース電圧の関係をグラフに示す図である。
【図１０】本発明の実施形態によるデバイスのコレクタ電流とコレクタ電圧の関係をグラフに示す図である。
【図１１】本発明の実施形態によるデバイスの電流と降伏電圧の関係をグラフに示す図である。
【図１２】本発明の実施形態によるデバイスのＦτ及びＦmaxをグラフに示す図である。
【図１３】本発明の実施形態によるデバイス及び既知のバイポーラ接合トランジスタの降伏電圧の値とピークｆτの関係をグラフに示す図である。
【符号の説明】
【００６９】
１００  横型バイポーラ接合トランジスタ
１０１  側壁
１０２  基板
１０４  エミッタ領域
１０５  半導体層
１０６−１，１０６−２  絶縁層
１０７  コレクタ領域
１０８  ｎ型横拡散領域
１１０  ベース領域
１１２  コンタクト領域
１１４  第２の絶縁層
１１６  第２の導電層
１１８  コレクタ（ｎ−ＬＤＣ）部分
１２０  コレクタ部分
１２２  第１の絶縁層
１２４  第１の導電層
１２６  側壁
１２７  第１表面
１２８  第２表面
１３０，１３２  縁部
１４５，１４７  表面
２０２  絶縁層
２１０  基板
２１２  ｐ型半導体層
２１４  ｎ型半導体層
２１６  ｐ型領域
２１８  ２重イオン注入
２２２  ｐ型ポリシリコン層
２２９  ３層スタック
２３０  フォトレジスト
２３２  絶縁層
２３４，３１０  ２重注入
２３６，２４０  厚い層
２３８  シリサイド層
２５０  窒化シリコン絶縁層
２５２  コンタクトホール
３１２  ベース領域
３２０，３２２  縁部
【図１】
2006080508.tif 000005
【図２Ａ】
2006080508.tif 000006
【図２Ｂ】
2006080508.tif 000007
【図２Ｃ】
2006080508.tif 000008
【図２Ｄ】
2006080508.tif 000009
【図２Ｅ】
2006080508.tif 000010
【図２Ｆ】
2006080508.tif 000011
【図２Ｇ】
2006080508.tif 000012
【図２Ｈ】
2006080508.tif 000013
【図２Ｉ】
2006080508.tif 000014
【図２Ｊ】
2006080508.tif 000015
【図３Ａ】
2006080508.tif 000016
【図３Ｂ】
2006080508.tif 000017
【図４】
2006080508.tif 000018
【図５Ａ】
2006080508.tif 000019
【図５Ｂ】
2006080508.tif 000020
【図６Ａ】
2006080508.tif 000021
【図６Ｂ】
2006080508.tif 000022
【図７】
2006080508.tif 000023
【図８】
2006080508.tif 000024
【図９Ａ】
2006080508.tif 000025
【図９Ｂ】
2006080508.tif 000026
【図１０】
2006080508.tif 000027
【図１１】
2006080508.tif 000028
【図１２】
2006080508.tif 000029
【図１３】
2006080508.tif 000030
【外国語明細書】
2006080508000001.pdf