(57)【要約】 【課題】      メモリ部の素子の歩留まり及び信頼性を向上でき、ロジック部の素子の微細化が可能な半導体装置及び半導体装置の製造方法を提供する【解決手段】  メモリ部１とメモリ部１の周囲に配置されたロジック部２を有する半導体基板１１と、メモリ部１に埋め込まれ上面の幅Ｌｔ1が下面の幅Ｌｂ1より大きい第１素子分離絶縁膜２３と、ロジック部２に埋め込まれ半導体基板１１の主面に略垂直な側壁を有し幅Ｌ２が第１素子分離絶縁膜２３の上面の幅Ｌｔ1より小さい第２素子分離絶縁膜２２と、第１素子分離絶縁膜２３に挟まれた半導体基板上１１に配置されたトンネル絶縁膜２５ａと、トンネル絶縁膜２５ａ上の浮遊ゲート電極２７ａと、浮遊ゲート電極２７ａ上に絶縁して配置された第１制御ゲート電極３０ａと、第２素子分離絶縁膜２２に挟まれた半導体基板上１１のゲート絶縁膜２９ｂと、ゲート絶縁膜２９ｂ上の第２制御ゲート電極３０ｂとを備える。【選択図】    図３
2006303024.tif 000002
【特許請求の範囲】
【請求項１】
メモリ部と該メモリ部の周囲に配置されたロジック部を有する半導体基板と、
前記メモリ部に埋め込まれ、上面の幅が下面の幅より大きい第１素子分離絶縁膜と、
前記ロジック部に埋め込まれ、前記半導体基板の主面に略垂直な側壁を有し、幅が前記第１素子分離絶縁膜の上面の幅より小さい第２素子分離絶縁膜と、
前記第１素子分離絶縁膜により挟まれた前記半導体基板上に配置されたトンネル絶縁膜と、
前記トンネル絶縁膜上の浮遊ゲート電極と、
前記浮遊ゲート電極上に前記浮遊ゲート電極と絶縁して配置された第１制御ゲート電極と、
前記第２素子分離絶縁膜により挟まれた前記半導体基板上のゲート絶縁膜と、
前記ゲート絶縁膜上の第２制御ゲート電極
とを備えることを特徴とする半導体装置。
【請求項２】
前記第１素子分離絶縁膜は、前記上面から前記下面に向かって幅が次第に狭くなるように形成された曲面からなる第１側壁部及び前記第１側壁部に連続し前記主面に略垂直な平面部からなる第２側壁部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１素子分離絶縁膜の下の前記半導体基板内にチャネルストップ領域が配置されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上のメモリ部に、開口部の幅が底面の幅より大きい第１の溝を形成し、前記第１の溝に第１素子分離絶縁膜を埋め込むステップと、
前記メモリ部の周辺に配置されたロジック部に、開口部の幅が前記第１の溝の開口部の幅より小さく、略垂直な側壁を有した第２の溝を形成し、前記第２の溝に第２素子分離絶縁膜をそれぞれ埋め込むステップと、
前記第１素子分離絶縁膜に挟まれた前記半導体基板上にトンネル絶縁膜を形成するステップと、
前記トンネル絶縁膜上に浮遊ゲート電極を形成するステップと、
前記浮遊ゲート電極上にゲート間絶縁膜を形成するステップと、
前記ゲート間絶縁膜上に第１制御ゲート電極を形成するステップと、
前記第２素子分離絶縁膜に挟まれた前記半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に第２制御ゲート電極を形成するステップ
とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の溝を形成するステップは、
曲面状の第１側壁部により溝幅が次第に狭くなる上方溝を形成するステップと、
前記上方溝の底面から前記主面に略垂直な平面状の第２側壁部を有する下方溝を形成するステップ
と含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に、シャロートレンチアイソレーション（ＳＴＩ）技術により素子分離をした半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
システムの大規模化に伴い、ＣＭＯＳ技術の微細化が進んでいる。デザインルール０．２５μｍ世代以降の半導体装置では、ロジック部のゲート長だけでなく、素子分離領域幅の縮小化が必要となる。このため、プロセス変換差の大きいシリコンの局所酸化（ＬＯＣＯＳ）の替わりに、シャロートレンチアイソレーション（ＳＴＩ）による素子分離形成技術が主要技術として用いられている（例えば、特許文献１参照）。
【０００３】
ＳＴＩは、反応性イオンエッチング（ＲＩＥ）技術により半導体基板をエッチングして溝を形成し、その溝に絶縁膜を埋め込んで素子分離領域を形成する。ＳＴＩは、プロセス変換差が０に近く、理想的な素子分離形状が得られる点で、ＬＯＣＯＳによる分離に比べて微細化に有利とされている。しかしながら、例えば、不揮発性メモリを搭載する領域においては、厚さ約８ｎｍもの薄いトンネル酸化膜をＳＴＩの厚い埋込酸化膜に接して形成する。このため、埋込酸化膜と接する領域が酸素供給不足になり、酸素供給不足領域におけるトンネル酸化膜の薄膜化が生じる。薄膜化が生じると、１０〜１５ＭＶ／ｃｍもの高電界を印加した場合に、ＬＯＣＯＳによる分離の場合に比べて耐久性が著しく劣化する。また、トンネル酸化膜の薄膜化によりストレス誘起リーク電流が発生し、信頼性が低下する問題もある。
【０００４】
さらに、ＬＯＣＯＳの替わりにＳＴＩによる素子分離形成技術を用いた場合は、埋込酸化膜の上面又は下面のコーナー近傍に応力が発生し、結晶欠陥が発生する場合がある。結晶欠陥が発生すると、不揮発性メモリの消去／書き込み動作時に１０〜２０Ｖの高電圧（Ｖｐｐ）を基板に印加する際にリークが生じるため、消去／書き込み動作が十分にできず、歩留まりが低下する。
【０００５】
【特許文献１】特開平２００４−５６０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリ部の素子の歩留まり及び信頼性を向上でき、ロジック部の素子の微細化が可能な半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様は、（イ）メモリ部とメモリ部の周囲に配置されたロジック部を有する半導体基板と、（ロ）メモリ部に埋め込まれ、上面の幅が下面の幅より大きい第１素子分離絶縁膜と、（ハ）ロジック部に埋め込まれ、半導体基板の主面に略垂直な側壁を有し、幅が第１素子分離絶縁膜の上面の幅より小さい第２素子分離絶縁膜と、（ニ）第１素子分離絶縁膜により挟まれた半導体基板上に配置されたトンネル絶縁膜と、（ホ）トンネル絶縁膜上の浮遊ゲート電極と、（ヘ）浮遊ゲート電極上に浮遊ゲート電極と絶縁して配置された第１制御ゲート電極と、（ト）第２素子分離絶縁膜により挟まれた半導体基板上のゲート絶縁膜と、（チ）ゲート絶縁膜上の第２制御ゲート電極とを備える半導体装置であることを要旨とする。
【０００８】
本発明の更に他の態様は、（イ）半導体基板上のメモリ部に、開口部の幅が底面の幅より大きい第１の溝を形成し、第１の溝に第１素子分離絶縁膜を埋め込むステップと、（ロ）メモリ部の周辺に配置されたロジック部に、開口部の幅が第１の溝の開口部の幅より小さく、略垂直な側壁を有した第２の溝を形成し、第２の溝に第２素子分離絶縁膜をそれぞれ埋め込むステップと、（ハ）第１素子分離絶縁膜に挟まれた半導体基板上にトンネル絶縁膜を形成するステップと、（ニ）トンネル絶縁膜上に浮遊ゲート電極を形成するステップと、（ホ）浮遊ゲート電極上にゲート間絶縁膜を形成するステップと、（ヘ）ゲート間絶縁膜上に第１制御ゲート電極を形成するステップと、（ト）第２素子分離絶縁膜に挟まれた半導体基板上にゲート絶縁膜を形成するステップと、（チ）ゲート絶縁膜上に第２制御ゲート電極を形成するステップとを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、メモリ部の素子の歩留まり及び信頼性を向上でき、ロジック部の素子の微細化が可能な半導体装置及び半導体装置の製造方法が提供できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、各ブロックの寸法等は現実のものとは異なることに留意すべきである。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【００１１】
（第１の実施の形態）
第１の実施の形態に係る半導体装置は、図１示すように、メモリ部１とメモリ部１の周囲に配置されたロジック部２を有する半導体基板１１を備える。
【００１２】
メモリ部１は、図２に示すように、断面図上複数の領域として埋め込まれた第１素子分離絶縁膜２３、複数の第１素子分離絶縁膜２３に挟まれた半導体基板１１上に配置されたトンネル絶縁膜２５ａ、トンネル絶縁膜２５ａ上の浮遊ゲート電極２７ａ、浮遊ゲート電極２７ａ上のゲート間絶縁膜２８ａ、及びゲート間絶縁膜２８ａ上に配置された第１制御ゲート電極３０ａを有する。第１制御ゲート電極３０ａは、ゲート間絶縁膜２８ａにより浮遊ゲート電極２７ａから絶縁されている。
【００１３】
トンネル絶縁膜２５ａの直下の半導体基板１１の表面領域の周囲には、ソース領域３１及びドレイン領域３２がそれぞれ形成されている。トンネル絶縁膜２５ａ、浮遊ゲート電極２７ａ、ゲート間絶縁膜２８ａ、第１制御ゲート電極３０ａ、ソース領域３１、及びドレイン領域３２は、図１に示すように、メモリ部１のメモリセル４０ａを構成する。即ち、「断面図上複数の領域として埋め込まれ」とは、図２に示すようなメモリセル４０ａのチャネル領域（或いはゲート長方向）に沿った断面図上に複数の領域として埋め込まれているように見かけ上見える場合を許容するものであり、現実には、図２の紙面の手前又は紙面の奥で連続し、一体の領域でもよい。
【００１４】
図３に示すように、第１素子分離絶縁膜２３は、半導体基板１１の主面と同一レベルに位置する上面の幅Ｌｔ1が下面の幅Ｌｂ1より大きい。ここで、上面及び下面の幅Ｌｔ1，Ｌｂ1は、図３の断面図上、半導体基板１１の主面に対して並行な方向に定義される。また、トンネル絶縁膜２５ａに接する第１素子分離絶縁膜２３の上面のコーナー部における、第１素子分離絶縁膜２３の上面と側壁とのなす角度αは、９０度より小さくなっている。第１素子分離絶縁膜２３のコーナー部の角度αは、８０度以下が好ましく、より好ましくは７０〜８０度程度である。
【００１５】
第１素子分離絶縁膜２３の下の半導体基板１１内には、チャネルストップ領域２６が配置されている。チャネルストップ領域２６は、１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度のアクセプタをドープした不純物拡散層である。図１に示すように、チャネルストップ領域２６は、メモリセル４０ａの高電圧の印加方向に対して垂直に埋設されている。図１に示すチャネルストップ領域２６の配置は、バイト型ＥＥＰＲＯＭをメモリ部１として採用する場合に好適である。メモリ部１がフラッシュＥＥＰＲＯＭの場合は、チャネルストップ領域２６は、特に配置しなくてもよい。
【００１６】
ロジック部２は、図２の断面図上、複数の領域として埋め込まれた第２素子分離絶縁膜２２、断面図上複数の第２素子分離絶縁膜２２により挟まれた半導体基板１１上に配置されたゲート絶縁膜２９ｂ、及びゲート絶縁膜２９ｂ上の第２制御ゲート電極３０ｂを有する。ゲート絶縁膜２９ｂの直下の半導体基板１１の表面領域の周囲には、ソース領域３３及びドレイン領域３４が形成されている。
【００１７】
ゲート絶縁膜２９ｂ、第２制御ゲート電極３０ｂ、ソース領域３３、及びドレイン領域３４は、図１に示すように、ロジックセル５０ａを構成する。即ち、「断面図上複数の領域として埋め込まれた第２素子分離絶縁膜２２」とは、図２に示すように、ロジックセル５０ａを構成するトランジスタのチャネル方向（ゲート長方向）に沿った断面図上で、見かけ上複数の領域として埋め込まれたように見える場合を許容する意味であり、現実には図１に示すように、ロジックセル５０ａを構成するトランジスタの周囲で連続した一体の領域でもよい。
【００１８】
図２に示すように、第２素子分離絶縁膜２２は、半導体基板１１の主面に略垂直な側壁を有する。ここで、「略垂直な側壁」とは、ソース領域３３及びドレイン領域３４にそれぞれ接する第２素子分離絶縁膜２２の上面のコーナー部における、第２素子分離絶縁膜２２の上面と側壁とのなす角度βが８０〜９０度であることを指す。略垂直な側壁であるため、半導体基板１１の主面と同一レベルに位置する第２素子分離絶縁膜２２の上面の幅Ｌｔ2は、下面の幅Ｌｂ2とほぼ同一の大きさである。このため、第２素子分離絶縁膜２２は、共通の幅Ｌ２＝Ｌｔ2＝Ｌｂ2で定義される。
【００１９】
ここで、第２素子分離絶縁膜２２の幅Ｌ２は、第１素子分離絶縁膜２３の上面の幅Ｌｔ1より小さい。即ち、幅Ｌ２は、図２の断面図上の半導体基板１１の主面に対して並行な方向に定義される。なお、第２素子分離絶縁膜２２の幅Ｌｔ2及びＬｂ2は、図３の断面上の半導体基板１１の主面に対して並行な方向に定義しても、一定の目的を達成可能である。
【００２０】
図２及び図３に示す半導体装置によれば、メモリ部１の第１素子分離絶縁膜２３の上面の幅Ｌｔ1が、底面の幅Ｌｂ1に比べて大きい。第１素子分離絶縁膜２３の側壁は、半導体基板１１の主面に対して９０度以下に傾斜して形成されるため、一般的に用いられるＳＴＩの埋込絶縁膜のように、半導体基板１１の主面に対して垂直な側壁が形成される場合に比べて、第１素子分離絶縁膜２３のコーナー部の結晶欠陥が生じにくくなる。この結果、メモリ部１の消去／書き込み動作時に１０〜２０Ｖの高電圧を印加しても、結晶欠陥の存在による高電圧によるリーク電流を防止でき、歩留まりを向上できる。
【００２１】
一方、ロジック部２のロジックセル５０ａは、メモリセル４０ａに比べて低電圧が印加されるため、第２制御ゲート電極３０ｂを絶縁するゲート絶縁膜２９ｂの厚さがトンネル絶縁膜２５ａに比べて薄く形成されている。よって、トンネル絶縁膜２５ａ形成時の酸素供給不足による薄膜化現象は生じにくい。このため、図２及び図３に示す半導体装置においては、第２素子分離絶縁膜２２の上面の幅Ｌｔ2を第１素子分離絶縁膜２３の上面の幅Ｌｔ1より狭くし、主面に略垂直の側壁を有して埋め込むことにより、ロジックセル５０ａの微細化が実現できる。この結果、メモリ部１のメモリセル４０ａの歩留まり及び信頼性を高くすると共に、ロジック部２のロジックセル５０ａの構造を微細化した半導体装置が提供できる。
【００２２】
図４〜図１７を用いて、第１の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の組立方法により実現可能であることは勿論である。なお、図４〜図１２のメモリ部１は、図１のＢ−Ｂ方向からみた断面を示す。図１３〜図１７のメモリ部１は、図１のＡ−Ａ方向からみた断面を示す。図４〜図１７のロジック部２は、図１のＡ−Ａ方向からみた断面を示す。
【００２３】
（ａ）半導体基板１１の表面に、約５ｎｍの第１酸化膜１２を堆積させる。第１酸化膜１２の表面には、約１００ｎｍの窒化膜１３を堆積させる。窒化膜１３の表面には、第１酸化膜１２より十分に厚い膜、例えば約１５０ｎｍの第２酸化膜１４を堆積させる。次に、第２酸化膜１４の表面にレジスト膜１５を塗布し、フォトリソグラフィ技術によりレジスト膜１５をパターニングし、図４に示すように、第２酸化膜１４を一部露出させる。
【００２４】
（ｂ）図５に示すように、レジスト膜１５から一部露出した第２酸化膜１４をＲＩＥ等の異方性エッチングにより除去する。その後、残存するレジスト膜１５を剥離する。パターニングされた第２酸化膜１４をマスクとして、図６に示すように、窒化膜１３及び第１酸化膜１２の一部をＲＩＥにより選択的に除去する。図７に示すように、メモリ部１上にレジスト膜１６を選択的に被覆し、ロジック部２の半導体基板１１の一部をエッチングし、溝（第２の溝）１７を形成する。このとき、第２の溝１７の側壁が略垂直となるように、即ち、半導体基板１１の主面からみた側壁の角度βが９０度又は８０〜９０度となるように、ＲＩＥ等により第２の溝１７を形成する。
【００２５】
（ｃ）図８に示すように、ロジック部２上にレジスト膜１８を塗布し、メモリ部１の半導体基板１１の一部をエッチングし、溝（第１の溝）２０を形成する。エッチングは、エッチングガスの流量を減らす、又はガスを排出させる時間を減らすこと等により、第１の溝２０の側壁に反応生成物を徐々に堆積させながら、幅Ｌｔ1が幅Ｌｂ1に比べて広くなるように、ＲＩＥ等により形成する。その後、第１の溝２０の側壁に残存する反応生成物を除去する。ここで、図８の断面上、半導体基板１１の主面側からみた第１の溝２０の側壁の角度αは、８０度以下、若しくは７０〜８０度程度が好ましい。さらに、第１の溝２０の開口部の幅Ｌｔ1は、ロジック部２の第２の溝１７の開口部の幅Ｌｔ2に比べて広く形成されるのが好ましい。例えば、第１の溝２０の開口部の幅Ｌｔ1は０．７〜０．８μｍ程度、第２の溝１７の開口部の幅Ｌ２は０．２〜０．４μｍ程度に形成できる。なお、図７及び図８に示す例では、第２の溝１７を先に形成する例を示しているが、第２の溝１７の形成前に、第１の溝２０を先に形成してもよいことは勿論である。
【００２６】
（ｄ）図９に示すように、半導体基板１１の表面全面に約５５０ｎｍの第３酸化膜２１を堆積する。窒化膜１３をストッパ層として、化学機械研磨（ＣＭＰ）法等により窒化膜１３の表面が露出するまで平坦化する。図１０に示すように、メモリ部１の第１の溝２０に第１素子分離絶縁膜２３を、ロジック部２の第２の溝１７に第２素子分離絶縁膜２２をそれぞれ埋め込む。そして、窒化膜１３及び第１素子分離絶縁膜２３及び第２素子分離絶縁膜２２の表面にレジスト膜２４を塗布する。フォトリソグラフィ技術により、図１１に示すように、メモリ部１の第１素子分離絶縁膜２３の中央部にマスク合わせをし、レジスト膜２４の一部に開口部を設ける。開口部から例えばボロン（Ｂ）等のｐ型不純物イオンを、半導体基板１１内部に選択的に注入する。このようにして、第１素子分離絶縁膜２３の下の半導体基板１１内においてメモリセル４０ａの高電圧の印加方向に方向に延伸するチャネルストップ領域２６を形成する。その後、レジスト膜２４を除去する。
【００２７】
（ｅ）さらに、半導体基板１１表面の窒化膜１３、第１酸化膜１２を全面剥離し、メモリ部１の半導体基板１１の表面に約８ｎｍのトンネル絶縁膜２５を形成する。トンネル絶縁膜２５としては、酸化膜、オキシナイトライド（ＳｉＯxＮy）膜等が好適である。トンネル絶縁膜２５の表面には、図１２に示すように、浮遊ゲートとなる第１のポリシリコン膜２７を約１００ｎｍ堆積する。第１のポリシリコン膜２７及びトンネル絶縁膜２５をＲＩＥによりエッチングし、メモリセル４０ａのトンネル絶縁膜予定領域２５Ａ及び浮遊ゲート電極予定領域２７Ａのパターンを形成する。その後、半導体基板１１の表面に、図１３に示すように、ゲート間絶縁膜２８を約１５ｎｍ堆積する。ゲート間絶縁膜２８としては、例えば酸化膜、ＯＮＯ膜等が好適である。
【００２８】
（ｆ）図１４に示すように、ロジック部２に堆積されたゲート間絶縁膜２８、第１のポリシリコン膜２７及びトンネル絶縁膜２５をそれぞれ選択的に剥離する。図１５に示すように、ロジック部２の半導体基板１１の表面にゲート絶縁膜２９を約３ｎｍ堆積し、ゲート絶縁膜２９の表面及びメモリ部１の表面の全面に約２００ｎｍの第２のポリシリコン膜３０を堆積する。その後、メモリ部１の第２のポリシリコン膜３０、ゲート間絶縁膜２８、浮遊ゲート電極予定領域２７Ａ、トンネル絶縁膜予定領域２５Ａを一括でエッチングする。この結果、図１６に示すように、半導体基板１１上にトンネル絶縁膜２５ａ、浮遊ゲート電極２７ａ、ゲート間絶縁膜２８ａ及び第１制御ゲート電極３０ａが形成される。ロジック部２においては、第２のポリシリコン膜３０及びゲート絶縁膜２９をＲＩＥによりエッチングし、ロジックセル５０ａのゲート絶縁膜２９ｂ及び第２制御ゲート電極３０ｂを形成する。図１７に示すように、燐（Ｐ）やヒ素（Ａｓ）等のｎ型不純物イオンを半導体基板１１内部に選択的に注入し、この注入されたイオンを熱処理で活性化すれば、ソース領域３１，３３及びドレイン領域３２，３４が形成され、図１〜図３に示す半導体装置が完成する。
【００２９】
第１の実施の形態に係る半導体装置の製造方法によれば、半導体基板１１の主面と第１素子分離絶縁膜２３の側壁とのなす角度αが９０度以下となる第１の溝２０をＳＴＩにより形成し、この第１の溝２０に第１素子分離絶縁膜２３を埋め込む。このため、半導体基板１１上のメモリ部１に約８ｎｍのトンネル絶縁膜２５を形成する場合においても、半導体基板１１に対して垂直に埋め込んで形成したＳＴＩの埋込絶縁膜に比べて、酸素不足領域の発生を抑制できる。この結果、第１素子分離絶縁膜２３との接触領域のトンネル絶縁膜２５の薄膜化現象を抑制でき、半導体基板１１上に均一な厚さのトンネル絶縁膜２５を形成できる。よって、図４〜１７に示す半導体装置の製造方法によれば、メモリ部１にＳＴＩを用いた場合においても、ＬＯＣＯＳ分離と同程度以上の信頼性及び歩留まりを確保でき、高電圧印加時のストレス誘起リーク電流の発生を防止できる。
【００３０】
図８に示すように、第１素子分離絶縁膜２３の幅Ｌｔ1は、幅Ｌｂ1に比べて大きく形成される。この結果、半導体基板１１に対して垂直に埋め込まれるＳＴＩの埋込絶縁膜に比べて、第１素子分離絶縁膜２３の上面及び下面のコーナー部の結晶欠陥を生じにくくでき、信頼性を向上させることができる。
【００３１】
メモリ部１に比べて低電界で動作するロジック部２のゲート絶縁膜２９は、トンネル絶縁膜２５に比べて薄く形成されるため、ゲート絶縁膜２９の薄膜化現象が生じにくい。第１の実施の形態に係る半導体装置の製造方法によれば、半導体基板１１の主面に対して略垂直な第２の溝１７をＳＴＩにより形成し、且つ、第２素子分離絶縁膜２２の幅Ｌｔ2を第１素子分離絶縁膜２３の幅Ｌｔ1より狭く形成することで、ロジックセル５０ａをより微細化することができる。
【００３２】
（第２の実施の形態）
第２の実施の形態に係る半導体装置は、図１８に示すように、第１素子分離絶縁膜３８が、上面から下面に向かって幅が次第に狭くなるように形成された曲面からなる第１側壁部２３１ａ及び第１側壁部２３１ａに連続し、半導体基板１１の主面に略垂直な平面部からなる第２側壁部２３１ｂを有する点が、第１の実施の形態に係る半導体装置と異なる。図１８に示す半導体装置は、図３に示す半導体装置と同様に、第１素子分離絶縁膜３８の上面の幅Ｌｔ1が底面の幅Ｌｂ１に比べて広くなっている。また、図１８の断面上、第１素子分離絶縁膜３７の上面と半導体基板１１の主面と第１側壁部２３１ａのなす角度αが、９０度以下、好ましくは７０〜７８度である。なお、図１８においては幅Ｌｔ1、Ｌｂ１を図１のＡ−Ａ方向からみた断面に並行な方向に定義しているが、幅Ｌｔ1、Ｌｂ１は、図１のＢ−Ｂ方向に並行な断面に定義することも可能である。他は、第１の実施の形態に係る半導体装置と実質的に同様であるので説明を省略する。
【００３３】
第２の実施の形態に係る半導体装置によれば、第１素子分離絶縁膜２３の上面の幅Ｌｔ1が下面の幅Ｌｂ１に比べて広いため、半導体基板１１上に配置するトンネル絶縁膜２５ａを均一に形成することができ、歩留まり及び信頼性を向上させることができる。
【００３４】
図１９〜図２２を用いて、第２の実施の形態に係る半導体装置の製造方法を説明する。半導体基板１１上に第１酸化膜１２、窒化膜１３、第２酸化膜１４を順次堆積させ、半導体基板１１の一部を露出させるまでの工程は、図４〜図６に示す工程と同様であるので、説明を省略する。
【００３５】
（ａ）ロジック部２上にレジスト膜３５を塗布し、メモリ部１の半導体基板１１の一部を、ケミカルドライエッチング（ＣＤＥ）等の等方性イオンエッチングし、図１９に示すように、曲面状の第１側壁部２３１ａにより溝幅が次第に狭くなる上方溝３６を形成する。その後、レジスト膜３５を除去する。図２０に示すように、上方溝３６の底面をＲＩＥ等により異方的にエッチングすることにより、第１側壁部２３１ａに連続し、半導体基板１１の主面に略垂直な平面部からなる第２側壁部２３１ｂを有する下方溝３７をする。ロジック部２は、第２の溝１７の側壁が略垂直となるように、即ち、半導体基板１１の主面からみた側壁の角度βが９０度又は８０〜９０度となるように、ＲＩＥ等により形成する。
【００３６】
（ｂ）図２１に示すように、半導体基板１１の表面全面に約５５０ｎｍの第３酸化膜２１を堆積し、ＲＩＥ等によりエッチバックする。ＣＭＰ法等により窒化膜１３の表面を平坦化して、図２２に示すように、メモリ部１の上方溝３６及び下方溝３７に第１素子分離絶縁膜２３を埋め込む。ロジック部２の第２の溝１７には、第２素子分離絶縁膜２２を埋め込む。その後は、図１１〜図１７に示すステップと実質的に同様であるので、説明を省略する。
【００３７】
第２の実施の形態に係る半導体装置の製造方法によれば、メモリ部１の第１素子分離絶縁膜３８をＳＴＩにより形成する際に、図１８に示すように、曲面状の第１側壁部２３１ａにより溝幅が次第に狭くなる上方溝３６を、等方性イオンエッチングにより予め形成する。そして、上方溝３６の底面から半導体基板１１の主面に略垂直な平面状の第２側壁部２３１ｂを有する下方溝３７を、異方性イオンエッチングにより形成する。この時、ロジック部２の第２の溝１７も同時に形成する。この結果、上方溝３６に接する半導体基板１１上に厚いトンネル絶縁膜２５を堆積しても、垂直状のＳＴＩの埋込絶縁膜を用いた場合に比べて酸素不足領域の発生を抑制でき、均一な膜厚のトンネル絶縁膜２５を堆積できる。よって、メモリ部１のメモリセル４０ａに高電圧を印加した場合においても、高歩留まりで信頼性の高い半導体装置を製造できる。
【００３８】
（その他の実施の形態）
本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３９】
第１及び第２の実施の形態に係る半導体装置の構造は、例えば、図２３に示すように、不揮発性メモリ１０１を含む半導体集積回路１００を搭載したＩＣカード１０に適用できる。半導体集積回路１００は、不揮発性メモリ１０１、ロジック１０２、ＲＯＭ１０３、ＲＡＭ１０４、ＣＰＵ１０５、Ｉ／Ｏ部１０６を含む。ＩＣカード１０は、接触型ＩＣカードでも非接触型ＩＣカードであっても構わない。ＩＣカード１０が非接触型ＩＣカードの場合は、半導体集積回路１００の外部のＩＣカード１０上にＩ／Ｏ部１０６として機能するアンテナ部が配置される。
【００４０】
図３及び図１８に示す半導体装置の構成は、ロジック部２のゲート絶縁膜２９ｂより厚く酸化膜を堆積するＩ／Ｏ部１０６、或いは高耐圧ＭＯＳＦＥＴ部を搭載する半導体集積回路１００上のいずれにも適用可能であることは勿論である。
【００４１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態に係る半導体装置の概要を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の例を示し、図１のＡ−Ａ方向からみた断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の例を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＣ−Ｃ方向からみた断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、メモリ部１は図１のＢ−Ｂ方向、ロジック部２は図１のＡ−Ａ方向からみた工程断面図である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図１８】本発明の第２の実施の形態に係る半導体装置を示し、図１のＡ−Ａ方向からみた断面図である。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図２０】本発明の第２の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図２１】本発明の第２の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図２２】本発明の第２の実施の形態に係る半導体装置の製造方法を示し、図１のＡ−Ａ方向からみた工程断面図である。
【図２３】本発明の実施の形態に係る半導体装置に好適なＩＣカードの一例を示すブロック図である。
【符号の説明】
【００４３】
１…メモリ部
２…ロジック部
１１…半導体基板
１７…第２の溝
２０…第１の溝
２２…第２素子分離絶縁膜
２３…第１素子分離絶縁膜
２５ａ…トンネル絶縁膜
２６…チャネルストップ領域
２７ａ…浮遊ゲート電極
２８ａ…ゲート間絶縁膜
２９ｂ…ゲート絶縁膜
３０ａ…第１制御ゲート電極
３０ｂ…第２制御ゲート電極
３１，３３…ソース領域
３２，３４…ドレイン領域
３６…上方溝
３７…下方溝
３８…第１素子分離絶縁膜
４０ａ…メモリセル
５０ａ…ロジックセル
２３１ａ…第１側壁部
２３１ｂ…第２側壁部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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