(57)【要約】【課題】二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子及びその製造方法を提供する。【解決手段】シリコンの中央に‘Ｕ’字形状が互いに対向するハードマスクを形成した後にエッチングして、基板の中央に残されたシリコンピンを中心にその両端部にソース領域とドレイン領域とを形成し、ハードマスクを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成し、膜構造の上にポリシリコンまたは金属物質のゲート物質を蒸着し、シリコンピンの上部に蒸着されたゲート物質をエッチングして、ゲート領域を分離し、シリコンピンの上にゲートマスクを形成した後、ゲートマスクでゲート領域をパターニングし、シリコンピンにソース／ドレイン領域を形成するために不純物を注入する。【選択図】図１ｇ
2006303511.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板、下部絶縁膜及びシリコンを順次に形成するステップと、
（ｂ）前記シリコンの中央で‘Ｕ’字形状が互いに対向するように、マスクを用いてハードマスクパターンとシリコンを形成して、前記基板の中央のシリコンを中心にその両端部にソース領域とドレイン領域が形成されたシリコンピンを形成するステップと、
（ｃ）前記ハードマスクパターンを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、前記トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成するステップと、
（ｄ）前記膜構造の上にポリシリコンまたは金属物質のゲート物質を付着させるステップと、
（ｅ）前記シリコンピンの上部に付着されたゲート物質をエッチングして前記（ｄ）ステップで相互接合された前記ゲート領域を分離するステップと、
（ｆ）前記シリコンピンの上にゲートマスクを形成した後、前記ゲートマスクでゲート領域をパターニングするステップと、
（ｇ）前記シリコンピンにソース／ドレイン領域を形成するために不純物を注入するステップと
を含む二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項２】
前記（ｂ）ステップでのハードマスクパターンは、中心部に‘Ｕ’字形状が互いに対向してパターニングされたＨ字形状であることを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項３】
前記（ｂ）ステップでは、前記シリコンピンと前記ソース／ドレイン領域の連結部位を、コーナーを有する形態で形成することを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項４】
前記（ｂ）ステップは、前記シリコンピンの厚さがその位置によって各々異なるように形成されるステップであることを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項５】
前記（ｃ）ステップのトンネリング酸化膜成長の際、注入角度を調節して、前記シリコンピンを中心にして両側に酸素イオンを注入することを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項６】
前記（ｃ）ステップのトンネリング酸化膜成長の際、互いに異なる誘電定数を有するhigh-k物質を前記シリコンピンを中心にした両面に各々傾斜するように蒸着することを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項７】
前記（ｃ）ステップでの電荷捕獲膜は、
前記トンネリング酸化膜の上に窒化膜及び制御酸化膜を順次に付着させてＯＮＯ構造で形成することを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項８】
前記（ｃ）ステップでの電荷捕獲膜は、
シリコン、ゲルマニウム、金属ナノクリスタルのうち、いずれか１つ以上を利用してフローティングゲートメモリ構造を形成することを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項９】
前記（ｄ）ステップは、
注入角度を調節して、前記シリコンピンを中心とした一側ゲートにｎ＋タイプの不純物を注入し、注入角度を調節して、前記シリコンピンを中心にした他側ゲートにはｐ＋タイプの不純物を注入することを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１０】
前記不純物の注入の際、前記二重ゲート上に遮断酸化層を付着させイオンを注入するステップと、
前記遮断酸化層をまた除去するステップとを含むことを特徴とする
請求項９に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１１】
前記（ｄ）ステップの金属物質注入ステップでは、
互いに異なる仕事関数を有する金属物質を、前記シリコンピンを中心にした両面に各々傾斜するように蒸着することを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１２】
前記互いに異なる仕事関数を有する金属物質として、仕事関数が５ｅＶ以上である金属物質と、仕事関数が４ｅＶ以下である金属物質を各々蒸着することを特徴とする
請求項１１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１３】
請求項１の（ｄ）ステップであって、
前記不純物の注入角度を調節して、前記シリコンピンを中心にして両側にｎ型またはｐ型の互いに異なるタイプの不純物を注入するステップと、
後続の熱工程を行うステップとを含むことを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１４】
請求項１の（ｄ）ステップであって、
前記不純物の注入角度を調節して前記シリコンピンを基準にした両側に互いに異なるタイプの不純物を注入するステップと、
前記ゲート物質の上に前記金属物質を付着させるステップと、
後続の熱工程を通じて異なる仕事関数を有するシリサイドを形成するステップとを含むことを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１５】
請求項１の（ｄ）ステップであって、
前記シリコンピンを中心にして両側にｎタイプ不純物及びｐタイプ不純物をドーピングしたゲート物質にニッケルを付着させるステップと、
後続の熱工程でＮｉＳｉを形成して、一側には４ｅＶの仕事関数を有する金属電極を形成し、他側には５ｅＶの仕事関数を有する金属電極を形成させるステップとを含むことを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１６】
前記（ｄ）ステップの二重ゲート形成のための不純物注入ステップで非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、
薄い等価トンネリング酸化膜を成長させる二重ゲートが形成されるシリコンピンに、注入角度を調節して、ｎ＋タイプの高濃度のｎタイプ不純物を、深く注入するステップと、
注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに、ｐ−タイプの低濃度を有するｐタイプ不純物を深く注入するステップと、
注入角度を調節して、同一ゲートが形成されるシリコンピンに、ｐ＋タイプの高濃度を有するｐタイプ不純物を、薄く注入するステップとを含むことを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１７】
前記（ｄ）ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、
注入角度を調節して、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンにｐ＋タイプの高濃度のｐタイプ不純物を深く注入するステップと、
前記ステップの後に、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンにｎ−タイプの低濃度を有するｎタイプ不純物を深く注入するステップと、
ｎ＋タイプの高濃度を有するｎタイプ不純物を、注入角度を調節して、同一ゲートが形成されるシリコンピンに薄く注入するステップとを含むことを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１８】
前記非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために不純物を注入するステップは、
前記二重ゲートの上に遮断酸化層を付着させてイオンを注入するステップと、
前記遮断酸化層をまた除去するステップとを更に含むことを特徴とする
請求項１７に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項１９】
前記（ｇ）ステップのソース／ドレイン領域形成のための不純物注入ステップは、
前記シリコンピンを中心にソース／ドレイン領域を形成する一側方向のみに不純物を注入するステップであることを特徴とする
請求項１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項２０】
シリコン基板と、
前記シリコン基板上に形成された下部絶縁膜と、
前記下部絶縁膜上に形成され、シリコンの中心部にはシリコンピン領域を有し、両端部には各々ソースとドレイン領域とを有し、前記シリコンピン領域と前記ソース／ドレイン領域とが繋がれる部位にシリコンピンコーナーを有するシリコン層と、
前記シリコンピンの両側面に各々順次に形成されたトンネリング酸化膜、電子捕獲膜、制御酸化膜と、
前記シリコンピンの両側面に形成された前記制御膜上に各々形成されたゲート物質と
を含むことを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項２１】
前記ソース領域と前記ドレイン領域とは非対称であり、シリコンチャンネルとシリコンピンが、ドレイン領域よりソース領域での方で広くなるように形成されることを特徴とする
請求項２０に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項２２】
前記シリコンピンの両側面に形成された前記トンネリング酸化膜の幅又は誘電定数が互いに異なることを特徴とする
請求項２０に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項２３】
前記シリコンピンの両側面に形成された前記トンネリング酸化膜の幅又は誘電定数が互いに異なることを特徴とする
請求項２１に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項２４】
請求項２０に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に電子を注入するプログラム動作の際、電子を捕獲しようとするソースまたはドレインに高電圧を印加して熱電子を発生させ、ゲート電圧を通じて発生された熱電子をゲート側に引き寄せて前記電子をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲することを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項２５】
請求項２０に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に捕獲された電子の消去動作の際、電子を消去しようとするソースまたはドレインに高電圧を印加し、前記ゲートにマイナス電圧を印加してトンネリングにより発生された正孔をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲させ、捕獲された前記正孔をプログラム動作の際に捕獲された電子と結合させて消去する方法を利用した
二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項２６】
請求項２０に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に捕獲された電子の読み取り動作の際、前記電子が捕獲されている位置によって正方向の読み取り条件と逆方向の読み取り条件間のスレッショルド電圧の値が異なることを利用した
二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項２７】
前記ドレイン側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合、プログラムの動作電圧と反対方向である逆方向の読み取り条件を利用し、前記ソース側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合にはプログラムの動作電圧と反対方向である正方向の読み取り条件を利用することを特徴とする
請求項２６に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項２８】
請求項２０に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、正方向及び逆方向読み取り条件を全て用いて２ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項２９】
請求項２１に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向または逆方向読み取り条件のうち、いずれか１つのみを利用して２ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項３０】
前記読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して３ビット動作を具現可能なことを特徴とする
請求項２９に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項３１】
請求項２０に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して４ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項３２】
請求項２１に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向または逆方向読み取り条件のうち、いずれか１つのみを利用して４ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項３３】
前記読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して５ビット動作を具現可能なことを特徴とする
請求項３２に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子及びその製造方法に関し、より詳しくは、二重ゲートを有する多重ビット不揮発性メモリ素子とその製造方法及び多重ビット動作のための動作方法に関する。
【背景技術】
【０００２】
電気的にデータのプログラム（program）／消去（erase）／読み取り（read）が可能な不揮発性記憶素子であるフラッシュメモリは高集積が可能であり、不揮発性でデータ格納性が優れるので、システムの補助メモリに使われることができ、ＤＲＡＭインターフェースにも適用可能である。
【０００３】
このようなフラッシュメモリは、集積率は増加させ、大きさは縮小させる方向に設計されている。ところが、既存の２次元チャンネルの素子構造を利用する場合、素子の大きさ縮小の際、漏洩電流の増加のような短チャンネル効果（short channel effect）が発生する。従って、集積化が制限されるために問題が生じる。このような短チャンネル効果を減少させるために、多重ゲートピン電界効果トランジスタ構造、ＭＮＯＳ（Metal Nitride Oxide Semiconductor）、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）等の電荷トラッピングタイプ（charge trapping type）の構造、ＳＯＮＯＳ（Poly-Silicon Oxide Nitride Oxide Semiconductor）構造を使用した３０ｎｍ級三重ゲート不揮発性メモリセルが製作された。しかしながら、従来のゲート構造では短チャンネル効果を十分減少させることができないという問題がある。
【０００４】
また、従来の三重ゲート不揮発性メモリセルは１ビット動作するが、ビット当たりの費用を下げ、集積度を増加させるためには、セル毎に２ビット以上のデータを格納することができる多重ビット技術が切実に要求されている。
【０００５】
即ち、メモリ高集積化のためには、短チャンネル効果を減少させることができるゲート構造と、セル毎に２ビット以上のデータを格納することができる多重ビット構造が必要である。
【０００６】
なお、本発明に関連する技術を記載した文献として、特許文献１が挙げられる。
【０００７】
【特許文献１】韓国公開特許公報特１９９７−０００４０３２号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、前述した必要性を解決するために案出したものであって、二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子及びその製造方法を提供することをその目的とする。
【０００９】
本発明の他の目的は、二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子の多重ビット動作のためのプログラム（program）／消去（erase）／読み取り（read）の条件を提供することにある。
【課題を解決するための手段】
【００１０】
前述した目的を達成するための本発明の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法は、（ａ）シリコン基板、下部絶縁膜及びシリコンを順次に形成するステップと、（ｂ）前記シリコンの中央で‘Ｕ’字形状が互いに対向するように、マスクを用いてハードマスクパターンとシリコンを形成して、前記基板の中央のシリコンを中心にその両端部にソース領域とドレイン領域とが形成されたシリコンピンを形成するステップと、（ｃ）前記ハードマスクパターンを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、前記トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成するステップと、（ｄ）前記膜構造の上にポリシリコンまたは金属物質のゲート物質を付着させるステップと、（ｅ）前記シリコンピンの上部に付着されたゲート物質をエッチングして前期（ｄ）ステップで相互接合された前記ゲート領域を分離するステップと、（ｆ）前記シリコンピンの上にゲートマスクを形成した後、前記ゲートマスクでゲート領域をパターニングするステップと、（ｇ）前記シリコンピンにソース／ドレイン領域を形成するために不純物を注入するステップと、を含むことを特徴とする。
【００１１】
そして、前記（ｂ）ステップでのハードマスクパターンは、中心部に‘Ｕ’字形状が互いに対向されてパターニングされたＨ字形状であることが可能である。
【００１２】
また、前記（ｂ）ステップでは、コーナー現象（corner effect）を利用した局地的な電荷捕獲のために、ソース／ドレイン領域の連結部位でコーナーを有する形態で前記シリコンピンを形成することが可能である。
【００１３】
また、前記（ｂ）ステップでは、厚さ現象（widefin effect）を利用した局地的な電荷捕獲のために、位置によって前記シリコンピンの幅を異なるように形成することが可能である。
【００１４】
一方、前記（ｃ）ステップのトンネリング酸化膜成長の際、非対称的な厚さを有するトンネリング酸化膜を成長させるために、注入角度を調節して、前記シリコンピンを中心に両側に追加のマスク形成作業なしに酸素イオン（oxygen ion）を注入した後、酸化過程を利用することができる。
【００１５】
また、前記（ｃ）ステップのトンネリング酸化膜成長の際、非対称的な有効酸化膜厚さ（ＥＯＴ、effective oxide thickness）を有するトンネリング酸化膜形成のために互いに異なる誘電定数を有するhigh-k物質を前記シリコンピンを中心にした両面に追加的なマスク形成作業なしに各々傾斜するように蒸着する方法（oblique sputtering or evaporation）を利用することができる。
【００１６】
前記high-k物質は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のうち、いずれか１つであり、前記シリコンピンを中心にした両面に蒸着される２つのhigh-k物質間の誘電定数の比を調節して各ビット間のスレッショルド電圧差を調節可能である。
【００１７】
そして、前記high-k物質を傾斜するように蒸着する場合、前記シリコン基板を金属蒸着装備に傾斜するように挿入したり、または、前記シリコン基板を装着させたチャックを回して蒸着させる方法を利用することができる。
【００１８】
そして、前記（ｃ）ステップでの電荷捕獲膜は、前記トンネリング酸化膜の上に窒化膜及び制御酸化膜を順次に付着させてＯＮＯ（Oxide/Nitride/Oxide）構造で形成することが可能である。
【００１９】
前記（ｃ）ステップでの電荷捕獲膜は、シリコン、ゲルマニウム、金属ナノクリスタル（nano crystal）のうち、いずれか１つ以上を利用してフローティングゲートメモリ（Floating Gate Memory）構造を形成することが可能である。
【００２０】
一方、前記（ｄ）ステップの二重ゲート形成のための不純物注入ステップでは、（ｄ−１）非対称的な仕事関数を有する二重ゲート形成のためにドーピングされていないゲート物質を蒸着した後、追加的なマスクの形成作業なしに、注入角度を調節して、前記シリコンピンを中心とした一側のゲートにｎ＋タイプの不純物を注入し、注入角度を調節して、前記シリコンピンを中心にした他側ゲートにはｐ＋タイプの不純物を注入することができる。
【００２１】
ここで、前記ゲート物質はポリシリコンであり、前記ｎ＋タイプ不純物はＡｓまたはＰであり、前記ｐ＋タイプ不純物はＢまたはＢＦ２であることが可能である。
【００２２】
また、前記不純物を注入の際、イオンが二重ゲートを通過して前記シリコン基板まで到達するチャネリング（Channeling）効果を除去するために、前記二重ゲート上に遮断酸化層（Screen Oxide）を付着させ、イオンを注入した後、前記遮断酸化層をまた除去するステップを更に含むことが可能である。
【００２３】
一方、前記（ｄ）ステップの二重ゲート形成のための金属物質注入ステップでは、（ｄ−２）非対称的な仕事関数を有する二重ゲート形成のために互いに異なる仕事関数を有する金属物質を、前記シリコンピンを中心にした両面に各々傾斜するように蒸着する方法（oblique sputtering or evaporation）を利用することができる。
【００２４】
ここで、前記互いに異なる仕事関数を有する金属物質は相互仕事関数差が大きいことが可能であり、前記互いに異なる仕事関数を有する金属物質として、仕事関数が５ｅＶ以上の金属物質と、仕事関数が４ｅＶ以下の金属物質を各々蒸着することが可能である。
【００２５】
そして、前記（ｄ−２）ステップで金属物質を傾斜するように蒸着する場合、前記シリコン基板を金属蒸着装備に傾斜するように挿入したり、または、前記シリコン基板を装着させたチャックを回して蒸着する方法を利用したことが可能である。
【００２６】
また、前記（ｄ−２）ステップで互いに異なる仕事関数を有する二重ゲートを形成するためにドーピングされていないゲート物質と前記金属物質を順次に蒸着した後、不純物の注入角度を調節して（Large Angle Tilted Implantation）、前記シリコンピンを中心にして両側にｎ型またはｐ型の互いに異なるタイプの不純物を注入し、後続の熱工程をすることが可能である。
【００２７】
また、前記（ｄ−２）ステップにおいて互いに異なる仕事関数を有する二重ゲートを形成するためにドーピングされていないゲート物質を蒸着した後、まず不純物の注入角度を調節して前記シリコンピンを基準にした両側に互いに異なるタイプの不純物を注入し、前記ゲート物質の上に前記金属物質を付着させた後、後続の熱工程を通じて異なる仕事関数を有するシリサイドを形成することが可能である。
【００２８】
また、前記（ｄ−２）ステップにおいて互いに異なる仕事関数を有する二重ゲートを形成するためにｎタイプ及びｐタイプで注入角度を調節してドーピングしたゲート物質にニッケルを付着させた後、後続の熱工程でＮｉＳｉを形成して、一側には４ｅＶの仕事関数を有する金属電極を形成し、他側には５ｅＶの仕事関数を有するシリサイド電極を形成させることが可能である。
【００２９】
一方、前記（ｄ）ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、ｎ＋タイプの高濃度のｎタイプ不純物を薄い等価トンネリング酸化膜を成長させる二重ゲートが形成されるシリコンピンに注入角度を調節して深く注入した後、ｐ−タイプの低濃度を有するｐタイプ不純物を注入角度を調節して厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに深く注入し、ｐ＋タイプの高濃度を有するｐタイプ不純物を注入角度を調節して同一ゲートが形成されるシリコンピンに薄く注入することが可能である。
【００３０】
ここで、前記（ｄ）ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、ｐ＋タイプの高濃度のｐタイプ不純物を薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに注入角度を調節して深く注入した後、ｎ−タイプの低濃度を有するｎタイプ不純物を注入角度を調節して厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに深く注入することができる
【００３１】
そして、前記非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために不純物を注入するステップにおいて、イオンが二重ゲートを通過して前記シリコン基板まで到達するチャネリング（Channeling）効果を除去できるように前記二重ゲートの上に遮断酸化層（Screen Oxide）を蒸着しイオンを注入した後、前記遮断酸化層をまた除去するステップを更に含むことが可能である。
【００３２】
一方、前記（ｇ）ステップのソース／ドレイン領域形成のための不純物注入ステップは、非対称的なソース／ドレイン領域を形成するために前記シリコンピンを中心にしてソース／ドレイン領域を形成する一側方向のみに追加的なマスクの形成作業なしに各々の不純物を注入することができる。
【００３３】
一方、前述の目的は、本発明の別の観点によれば、請求項１の不揮発性メモリ素子の製造方法により製作された二重ゲート構造を有する多重ビット不揮発性メモリ素子によっても達成されることができる。
【００３４】
また、前述の目的は、本発明の更に他の観点によれば、請求項１の製造方法によりシリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に電子を注入するプログラム（program）動作の際、電子を捕獲しようとするソースまたはドレインに高電圧を印加して熱電子（hot electron）を発生させ、ゲート電圧を通じて発生された熱電子をゲート側に引き寄せて前記電子をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲することを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【００３５】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に捕獲された電子の消去（earse）動作の際、電子を消去しようとするソースまたはドレインに高電圧を印加し、前記ゲートにマイナス（−）電圧を印加してトンネリングにより発生された正孔（hole）をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲させ、捕獲された前記正孔をプログラム動作の際、捕獲されていた電子と結合させて消去する方法を利用した二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【００３６】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に捕獲された電子の読み取り（read）動作の際、前記電子が捕獲されている位置によって正方向の読み取り（normal direction read;ＶＤ＞ＶＳ）条件と逆方向の読み取り（reverse direction read;ＶＤ＜ＶＳ）条件間のスレッショルド電圧の値が異なることを利用した二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【００３７】
ここで、前記ドレイン側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合、プログラムの動作電圧（ＶＤ＞ＶＳ）と反対方向である逆方向の読み取り（reverse direction read;ＶＤ＜ＶＳ）条件を利用し、前記ソース側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合にはプログラムの動作電圧（ＶＤ＜ＶＳ）と反対方向である正方向の読み取り（normal direction read;ＶＤ＞ＶＳ）条件を利用することが可能である。
【００３８】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にＨ字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に連結された二重ゲート、前記シリコンチャンネルに対称的（symmetric）で形成されるソース／ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、正方向（normal）及び逆方向読み取り（reverse direction read）条件を全て用いて２ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【００３９】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にＨ字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に連結した二重ゲート、前記シリコンチャンネルに非対称的（asymmetric）で形成されるソース／ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向（normal）または逆方向読み取り（reverse direction read）条件のうち、いずれか１つのみを利用して２ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【００４０】
ここで、前記読み取り動作の際、正方向（normal）及び逆方向読み取り（reverse direction read）条件を全て利用して３ビット動作具現が可能である。
【００４１】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にＨ字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に分離されたりまたは、非対称的な仕事関数を有する二重ゲート、前記シリコンチャンネルに対称的（symmetric）で形成されるソース／ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、正方向（normal）及び逆方向読み取り（reverse direction read）条件を全て利用して４ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【００４２】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にＨ字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に分離されたりまたは、非対称的な仕事関数を有する二重ゲート、前記シリコンチャンネルに非対称的（asymmetric）で形成されるソース／ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向（normal）または逆方向読み取り（reverse direction read）条件のうち、いずれか１つのみを利用して４ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【００４３】
ここで、前記読み取り動作の際、正方向（normal）及び逆方向読み取り（reverse direction read）条件を全て利用して５ビット動作具現が可能である。
【発明の効果】
【００４４】
本発明に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法は、その工程が簡単で、再現性が高くて、３次元構造のＦｉｎＦＥＴ構造を利用することによって、高密度集積が可能である。さらに、既存のシリコン素子製作工程と互換可能であるという長所を有しているという効果がある。
【００４５】
また、多重ビット素子を製作することができ、素子の性能を向上させることができ、メモリ素子の大きさを持続的に縮めることができるため、次世代のメモリ開発に大きく寄与できる効果がある。さらに、多重ビット素子を高密度集積できるので、メモリ素子の大きさを持続的に縮めることができ、その結果、テラ級メモリの開発が可能であるので、半導体産業の全般に亘って波及効果が大きい。
【発明を実施するための最良の形態】
【００４６】
以下では、添付の図面を参照しつつ本発明の好ましい実施形態を詳細に説明する。
【００４７】
図１ａ乃至図１ｇは、本発明に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法を順次に示す工程透視図である。
【００４８】
図１ａを参照すれば、二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造のために、シリコン基板１、下部絶縁膜２、シリコン３及びハードマスク４を順次に積層する。ここで、ハードマスク４は後に行われるシリコン異方性エッチングの際、エッチングされない物質から構成される。
【００４９】
図１ｂを参照すれば、ハードマスク４パターンをマスクにしてシリコン３を異方性エッチングして、チャンネルが形成されるシリコンピン３とソース／ドレインが形成されるシリコン領域のパターンを形成する。これによって、平面図から見て、基板の中央でＵ字型が互いに対向するパターンが除去されてシリコンピン３が“Ｈ”形状で形成される。したがって、チャンネルの幅が位置によって異なり、中心部位のチャンネル幅がソースやドレイン側のチャンネル幅より狭くなる。
【００５０】
図１ｃを参照すれば、ハードマスク４を除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、電子の捕獲のために窒化膜と制御酸化膜を順次に蒸着させる。このように、トンネリング酸化膜と窒化膜及び制御酸化膜が順次に蒸着された構造（以下、‘ＯＮＯ（Oxide/Nitride/Oxide）構造’と称する）は電子の捕獲のための膜構造であって、シリコンピン３と以後の工程で形成されるゲートとの間に形成させるようにする。
【００５１】
また、同一な厚さのトンネリング酸化膜を成長させる方法の他にも、非対称的な厚さを有するトンネリング酸化膜を成長させるために、厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン３に酸素イオン（oxygen ion）の注入角度を調節して酸素イオン（oxygen ion）を注入して、シリコンピン３を酸化する方法を利用することが可能である。この際、注入角度は４５゜以上であることが可能である。
【００５２】
また、同一な厚さのトンネリング酸化膜を成長させる方法の他にも、非対称的な有効酸化膜厚さ（ＥＯＴ、effective oxide thickness）を有するトンネリング酸化膜形成のために、互いに異なる誘電定数を有するhigh-k（高い誘電定数）物質を前記シリコンピン３を中心にしたシリコンピン３の両面に各々傾斜するように蒸着する方法（oblique sputtering or evaporation）を利用することが可能である。この際、蒸着角度は４５゜以上としてよい。
【００５３】
high-k物質としては、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２などを使用することができ、使われる２つのhigh-k物質の誘電定数比が大きいものが好ましい。そして、high-k物質を傾斜するように蒸着する代わりに、基板をhigh-k物質蒸着装置に傾斜するように挿入したり、または、基板を装着させたチャックを回す方法を使用することができる。
【００５４】
また、電子の捕獲のために、窒化膜を利用するＯＮＯ構造の代わりに、シリコン、ゲルマニウム、金属ナノクリスタル（nano crystal）を利用したフローティングゲートメモリ（floating gate memory）構造を使用することが可能である。
【００５５】
図１ｄを参照すれば、ゲート物質５を蒸着した後、同一な仕事関数を有する二重ゲートを形成するために不純物を注入する。
【００５６】
ゲート形成のために不純物を注入するステップにおいて非対称的な仕事関数を有する二重ゲート形成のために、ドーピングされていないゲート物質５を蒸着した後、ｎ＋タイプの不純物を注入角度を調節して、選択された一側のゲートに追加的なマスク作業なしに注入する。ｐ＋タイプの不純物を注入角度を調節して、ｎ＋タイプと反対側のゲートに追加的なマスク作業なしに注入するステップで不純物を注入することが可能である。この際、注入角度は４５゜以上とすることが可能である。
【００５７】
この際、ゲート物質５はポリシリコンを使用し、ｎタイプの不純物はＡｓまたはＰを注入し、ｐタイプの不純物はＢまたはＢＦ２を注入することが好ましい。
【００５８】
そして、不純物注入の際、イオンがゲートを通過して基板まで到達するチャネリング効果を除去するために、遮断酸化層（screen oxide）を前記ゲート上に蒸着した後、前記互いに異なるタイプの不純物イオンを注入し、また前記遮断酸化層を除去するステップを含むことが可能である。
【００５９】
また、ゲートを形成するステップにおいて、非対称的な仕事関数を有する二重ゲート形成のために互いに異なる仕事関数を有する金属物質を前記シリコンピン３を中心にした両面に各々傾斜するように蒸着する方法（oblique sputtering or evaporation）を利用することが可能である。この際、蒸着角度は４５゜以上のものが可能であり、シリコンピン３を中心にして各々蒸着される２つの金属物質は仕事関数差が大きいことが好ましい。
【００６０】
一例として、シリコンピン３を中心にして、一側は４ｅＶ以下の仕事関数を有する金属を蒸着させ、他側は５ｅＶ以上の仕事関数を有する金属を蒸着させる。
【００６１】
この場合にも金属物質を傾斜するように蒸着する代わりに、基板を金属蒸着装置に傾斜するように挿入したり、または、基板を装着させたチャックを回す方法を使用することができる。
【００６２】
この際、ドーピングされていないポリシリコンと金属を順次に蒸着した後、不純物注入角度を調節して（Large Angle Tilted Implantation）、シリコンピン３を中心にして両側にｎ型またはｐ型の互いに異なるタイプの不純物を注入した後、後続の熱工程を使用することができる。
【００６３】
この際、ドーピングされていないポリシリコンを蒸着した後、先に不純物注入角度を調節してシリコンピン３を基準としてゲート物質であるポリシリコンの両側に互いに異なるタイプの不純物を注入し、ゲート物質であるポリシリコンの上に金属を蒸着した後、後続熱の工程を通じて互いに異なる仕事関数を有するシリサイドを形成することができる。
【００６４】
例えば、注入角度を調節して、ｎタイプ及びｐタイプのゲートをドーピングしたポリシリコンにニッケルを蒸着した後、後続の熱工程でＮｉＳｉを形成することによって、一側には４ｅＶの仕事関数を有する金属電極を形成し、他側には５ｅＶの仕事関数を有するシリサイド電極を形成することができる。
【００６５】
また、ゲート形成のために不純物を注入するステップにおいて、非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン３に、注入角度を調節して、ｎ＋タイプの高濃度のｎタイプ不純物を深く注入する。そして、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン３に、ｐ−タイプの低濃度のｐタイプ不純物を深く注入する。そして、注入角度を調節して、同一ゲートが形成されるシリコンピン３に、ｐ＋タイプの高濃度のｐタイプ不純物を薄く注入することが可能である。この際、各不純物の注入角度は４５゜以上のものが可能である。このように、ｐ−とｐ＋で二重注入（dual implantation）されたＰＭＯＳ界面でのゲートドーピング濃度は、充分な濃度とエネルギーのｎ＋タイプで注入されたＮＭＯＳに比べて低い。そのため、poly空乏現象（depletion effect）が大きく起って、ＰＭＯＳのゲートの等価トンネリング酸化膜厚さがＮＭＯＳに比べて厚くなる。
【００６６】
逆に、非対称的な等価トンネリング酸化膜と対称的な仕事関数を有する二重ゲート形成のために、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン３に、注入角度を調節して、ｐ＋タイプの高濃度のｐタイプ不純物を深く注入した後、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン３に、ｎ−タイプの低濃度のｎタイプ不純物を深く注入し、注入角度を調節して、同一ゲートが形成されるシリコンピン３に、ｎ＋タイプの高濃度のｎタイプ不純物を薄く注入する方法を使用することができる。
【００６７】
図１ｅを参照すれば、化学的、機械的研磨方法を通じてシリコンピン３の上部に残されたゲート物質５をエッチングすることによって接合されていたゲートを分離させる。ゲート領域を形成するためにゲートマスク６をパターニングする。
【００６８】
図１ｆを参照すれば、パターニングされたゲートマスク６を利用してゲート領域を形成する。この際、トンネリング酸化膜の成長時にシリコン領域３に形成された酸化膜を利用してゲート物質５を選択的にエッチングすることができる。
【００６９】
次に、ソース／ドレイン領域形成のために不純物を注入する。
【００７０】
この際、非対称的なソース／ドレイン領域を形成するためにソース／ドレイン領域を基準として一側方向からのみ不純物を注入する方法を利用することができ、注入角度は４５゜以下のものが可能である。
【００７１】
このような過程により、図１ｇに示すように、本発明の一実施形態に係る二重ゲートを有する多重ビット不揮発性メモリ素子を製作することが可能になる。
【００７２】
図２ａ乃至図２ｃは、本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件（正方向／逆方向の読み取り条件）を利用した二重ゲート構造の２ビット不揮発性メモリ素子の断面図と、動作のためのプログラム／消去／読み取り（program/erase/read）の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【００７３】
まず、図２ａには、シリコンピン２３がＨ字型に形成され、このようなシリコンピン２３のコーナーを二重ゲート２５が覆いかぶせ、二重ゲート２５とシリコンピン２３との間にＯＮＯ（Oxide/Nitride/Oxide）構造を形成することによって、電荷が捕獲（trap）される２ビット不揮発性メモリ素子の断面図が示されている。
【００７４】
この構造では、シリコンピン２３のコーナーに電界（E-field）が集中される現象（corner effect）と、シリコンピン２３が厚いほどホットキャリア注入（hot carrier injection）がよりたくさん起こる現象とを利用した熱電子注入（hot electron injection）を利用することによって、プログラム（program）動作の際、シリコンピン２３のコーナー２Ａ、２Ｂ、２Ｃ、２Ｄに電子が局地的に捕獲される特徴を有している。
【００７５】
二重ゲート２５には同一の電圧が印加される。ドレイン２３ｂ側のシリコンコーナー２Ｃ、２Ｄに電子が捕獲される場合をＢｉｔ１、ソース２３ａ側のシリコンコーナー２Ａ、２Ｂに電子が捕獲される場合をＢｉｔ２と定義する。
【００７６】
図２ｂを参照すれば、動作のためのプログラム（program;Ｐ）／消去（erase;Ｅ）／読み取り（read;Ｒ）条件を説明した図表である。パラメータを定義すれば次の通りである。
【００７７】
−プログラム（Program）動作のために二重ゲート２５にかかる電圧をＶＷＰと定義する。
−プログラム（Program）動作のためにソース２３ａまたはドレイン２３ｂにかかる電圧をＶＢＰと定義する。
−消去（Erase）動作のために二重ゲート２５にかかる電圧をＶＷＥと定義する。
−消去（Erase）動作のためにソース２３ａまたはドレイン２３ｂにかかる電圧をＶＢＥと定義する。
−読み取り（Read）動作のために二重ゲート２５にかかる電圧をＶＷＲと定義する。
−読み取り（Read）動作のためにソース２３ａまたはドレイン２３ｂにかかる電圧をＶＤＤと定義する。
【００７８】
ここで、プログラム（program）動作は、熱電子を捕獲したい所（ドレインまたはソース側）に高いＶＢＰ電圧を掛けてやることによって熱電子（hot electron）を発生させ、高いゲート電圧をかけてやることによって発生された熱電子（hot electron）が二重ゲート２５側に引き寄せられることにより、電子をソース２３ａまたはドレイン２３ｂ側シリコンコーナーの窒化膜に捕獲される方法を利用する。
【００７９】
消去（Erase）動作は高いＶＢＥ電圧を電子を捕獲したい所（ドレインまたはソース側）に高いＶＢＥ電圧をかけてやり、二重ゲート２５にマイナス（minus）電圧をかけてやって、band-to-band（ＢＴＢ）トンネリング（tunneling）により発生された電子を二重ゲート２５側に引き寄せてソース２３ａまたはドレイン２３ｂ側のシリコンコーナーの窒化膜に捕獲されるようにすることによって、既存の捕獲されている電子と再結合（recombination）する方法を利用する。
【００８０】
読み取り（Read）動作は、正方向（normal direction read（ＶＤ＞ＶＳ））と逆方向（reverse direction read（ＶＤ＜ＶＳ））に区分されることができる。ドレイン２３ｂ側のシリコンコーナー２Ｃ、２Ｄに電子が捕獲されたＢｉｔ１を読み取るためには、プログラム（program）の動作電圧（ＶＤ＞ＶＳ）と反対方向の逆方向読み取り（reverse direction read）を利用する。ソース２３ａ側のシリコンコーナー２Ａ、２Ｂに電子が捕獲されたＢｉｔ２を読み取るためにはプログラム（program）動作電圧（ＶＤ＜ＶＳ）と反対方向である正方向読み取り（normal direction read）方式を利用する。
【００８１】
プログラム（Program）動作を通じて電子が捕獲された領域にグラウンド（ground）電圧を印加し、電子が捕獲されていない領域に動作電圧（ＶＤＤ）をかけてやる場合のスレッショルド電圧をＶＴＲ２とし、プログラム（program）以前のスレッショルド電圧をＶＴＲ１とする時と、プログラム（program）動作を通じて電子が捕獲された領域に動作電圧（ＶＤＤ）をかけてやり、電子が捕獲されていない領域にグラウンド（ground）電圧を印加する場合のスレッショルド電圧をＶＴＮ２とし、プログラム（program）以前のスレッショルド電圧をＶＴＮ１とする場合、下記の数式を満たす方式を利用する。
【００８２】
ＶＴＲ２−ＶＴＲ１＞ＶＴＮ２−ＶＴＮ１                                    数式１
【００８３】
このような原理はホットキャリア現象（hot carrier effect）が生じたかどうかを決定するための「ソース／ドレイン交換（swapping）」という方法でよく知られている。ゲート電圧（ＶＷＲ）は読み取り（read）動作のための電圧なので熱電子の注入のために使われていたＶＷＰよりはその大きさが小さい。
【００８４】
図２ｃを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフが図示されている。ここでは、ｂｉｔ２に該当するソース２３ａ側のシリコンコーナー２Ａ、２Ｂに捕獲される電子の量がｂｉｔ１に該当するドレイン２３ｂ側のシリコンコーナー２Ｃ、２Ｄに捕獲される電子の量より少ないものと仮定する。
【００８５】
したがって、論理“００”は、ソース２３ａ側のシリコンコーナー２Ａ、２Ｂ及びドレイン２３ｂ側のシリコンコーナー２Ｃ、２Ｄの酸化膜界面または窒化膜に捕獲された電子の量が非常に少ないので、消去（erase）状況と類似なスレッショルド電圧を呈することになる。また、ドレイン２３ｂとソース２３ａ側のドーピングプロファイル（doping profile）と電子捕獲状況が同一であるので正方向読み取り（normal direction read）と逆方向読み取り（reverse direction read）で同一なスレッショルド電圧を呈することになる。
【００８６】
論理“０１”は、ｂｉｔ２に該当するソース２３ａ側のシリコンコーナー２Ａ、２Ｂの酸化膜界面または窒化膜に電子が捕獲されている場合（programの際、ＶＤ＜ＶＳ）に相当する。スレッショルド電圧の増加は、正方向読み取り（normal direction read（ＶＤ＞ＶＳ））の場合が逆方向読み取り（reverse direction read（ＶＤ＜ＶＳ））の場合より大きい。
【００８７】
論理“１０”は、ｂｉｔ１に該当するドレイン２３ｂ側のシリコンコーナー２Ｃ、２Ｄの酸化膜界面または窒化膜に電子が捕獲されている場合（programの際、ＶＤ＞ＶＳ）に相当する。スレッショルド電圧の増加は、正方向読み取り（normal direction read（ＶＤ＞ＶＳ））の場合より逆方向読み取り（reverse direction read（ＶＤ＜ＶＳ））の場合が大きい。また、ｂｉｔ１に該当するドレイン２３ｂ側のシリコンコーナー２Ｃ、２Ｄに捕獲される電子の量がｂｉｔ２に該当するソース２３ａ側のシリコンコーナー２Ａ、２Ｂに捕獲される電子の量より多いので、論理“１０”の スレッショルド電圧は、論理“０１”に比べて高い。
【００８８】
論理“１１”はｂｉｔ１とｂｉｔ２に該当するドレイン２３ｂとソース２３ａ側のシリコンコーナー２Ａ、２Ｂ、２Ｃ、２Ｄの酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、スレッショルド電圧は、最も高くなる。また、ｂｉｔ１に該当するドレイン２３ｂ側のシリコンコーナー２Ｃ、２Ｄに捕獲される電子の量がｂｉｔ２に該当するソース２３ａ側のシリコンコーナー２Ａ、２Ｂに捕獲される電子の量より多いので、正方向読み取り（normal direction read（ＶＤ＞ＶＳ））の場合より逆方向読み取り（reverse direction read（ＶＤ＜ＶＳ））の場合の方が、スレッショルド電圧の増加が大きい。
【００８９】
したがって、図２ａのメモリ構造を利用した２−ビットオペレーション（operation）のためには論理“００”の読み取りの際、正方向（normal）または逆方向（reverse direction read）条件を利用し、論理“０１”を読み取る場合には正方向読み取り（normal direction read）条件を、論理“１０”及び論理“１１”を読み取る場合には逆方向読み取り（reverse direction read）条件を利用することで、各論理の区別を容易にすることができる。
【００９０】
図３ａ乃至図３ｃは、本発明の実施形態に係る二重ゲート構造の局地的な電荷捕獲と正方向読み取り（normal direction read）条件のみを利用した２ビットの不揮発性メモリ素子の断面図と、動作のためのプログラム／消去／読み取り（program/erase/read）の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【００９１】
まず、図３ａには、シリコンピン３３がＨ字型に形成され、このようなシリコンピン３３のコーナーを二重ゲート３５が覆いかぶせ、二重ゲート３５とシリコンピン３３との間に順次に形成されたＯＮＯ（Oxide/Nitride/Oxide）構造を形成することによって、電荷が捕獲される２−ビット不揮発性メモリ素子の断面図が示されている。
【００９２】
図示された２−ビット不揮発性メモリ素子の構造は二重ゲート３５に同一の電圧がかかっている構造であって、図２ａと類似の構造であるが、ソース３３ａとドレイン３３ｂ領域が非対称（asymmetric）に形成されているので、ドレイン３３ｂ領域のみシリコンピン３３のコーナーに電荷が捕獲される現象（corner effect）を利用しており、ドレイン３３ｂ側のシリコンピン３３がソース３３ａ側のシリコンピン３３より厚く形成されているので、ホットキャリア注入（hot carrier injection）がより多く起こることになっている。
【００９３】
したがって、ｂｉｔ１に該当するドレイン３３ｂ側の接合点（junction edge;３Ｃ、３Ｄ）である局地的な酸化膜界面または窒化膜に捕獲される電子の量は、ｂｉｔ２に該当するソース３３ａ側接合点（junction edge;３ａ、３ｂ）である酸化膜界面または窒化膜に捕獲される電子の量より多い。
【００９４】
図３ｂを参照すれば、図３ａに図示された不揮発性メモリ素子の動作のためのプログラム（program;Ｐ）／消去（erase;Ｅ）／読み取り（read;Ｒ）条件を説明した図表である。ここで、パラメータと動作原理は図２ｂに説明した内容と同一である。
【００９５】
図２ａの構造がソース２３ａとドレイン２３ｂ側の接合点（２Ａ、２Ｂ、２Ｃ、２Ｄ）である酸化膜界面または窒化膜に捕獲される電子の量の差が大きくない対称（symmetric）的なソース／ドレイン構造であるのに対して、図３ａの構造はドレイン３３ｂ側に捕獲される電子の量とソース３３ａ側に捕獲される電子の量の差が大きい非対称（asymmetric）的なソース／ドレイン構造である。そのため、正方向及び逆方向の両方を利用した２−読み取り条件（read condition）ではなく、１−読み取り条件（read condition）である正方向読み取り（normal direction read）のみを利用することによって、読み取る全体速度を上げることができる。
【００９６】
図３ｃを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフが図示されている。ここでは、ｂｉｔ２に該当するソース３３ａ側の接合点３Ａ、３Ｂの局地的な酸化膜界面または窒化膜に捕獲される電子の量が、ｂｉｔ１に該当するドレイン３３ｂ側の接合点３Ｃ、３Ｄの局地的な酸化膜界面または窒化膜に捕獲される電子の量より少ないと仮定する。
【００９７】
すると、論理“００”では、ソース３３ａ側の接合点３Ａ、３Ｂ及びドレイン３３ｂ側の接合点３Ｃ、３Ｄの局地的な酸化膜界面または窒化膜に捕獲される電子の量が非常に少ないため、消去（erase）状況と類似の素子全体のスレッショルド電圧を呈することになる。
【００９８】
論理“０１”では、ｂｉｔ２に該当するソース３３ａ側の接合点３ａ、３ｂの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。従って、読み取り動作の際、論理“０１”でのスレッショルド電圧は、論理“００”に比べて高い。
【００９９】
論理“１０”では、Ｂｉｔ１であるドレイン３３ｂの側接合点３Ｃ、３Ｄの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。ｂｉｔ１に該当するドレイン３３ｂ側のシリコンコーナーに捕獲される電子の量は、コーナー効果（corner effect）及びワイドフィン効果（wide fin effect）により、Ｂｉｔ２に該当するソース３３ａ側のシリコンコーナーに捕獲される電子の量より多い。従って、論理“１０”でのスレッショルド電圧は、論理“０１”に比べて高い。
【０１００】
論理“１１”は、ｂｉｔ１とｂｉｔ２に該当するドレイン３３ｂとソース３３ａ側の接合点３Ａ、３Ｂ、３Ｃ、３Ｄの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、最も大きいスレッショルド電圧の増加を呈することになる。
【０１０１】
したがって、前述のような不揮発性メモリ素子の構造は、ソース３３ａ側とドレイン３３ｂ側の接合点３Ａ、３Ｂ、３Ｃ、３Ｄに捕獲される電子の量の差を大きくする非対称的な（asymmetric）ソース／ドレイン構造を利用して正方向読み取り（normal direction read）を利用することによって、既存の２−読み取り条件（read condition）を利用する場合より読み取り速度を向上させることができるという長所を有している。
【０１０２】
図４ａ乃至図４ｃは、本発明の実施形態に局地的な電荷捕獲とnormal/reverse direction read条件（正方向／逆方向の読み取り条件）を利用した二重ゲート構造の３ビット不揮発性メモリ素子の断面図と、動作のためのプログラム／消去／読み取り（program/erase/read）の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【０１０３】
まず、図４ａは、図３ａに図示された構造と同様に、シリコンピン４３がＨ字型で形成され、このようなシリコンピン４３のコーナーを二重ゲート４５が覆いかぶせ、二重ゲート４５とシリコンピン４３との間に順次に形成されたＯＮＯ（Oxide/Nitride/Oxide）構造と、非対称（asymmetric）的に形成されたソース／ドレイン構造とを利用して電子が捕獲される３−ビット不揮発性メモリ素子の断面図である。
【０１０４】
図４ｂを参照すれば、動作のためのプログラム（program;Ｐ）／消去（erase;Ｅ）／読み取り（read;Ｒ）条件を説明した図表が図示されている。ここでのパラメータと動作原理は、図２ｂに説明した内容と同様に、２−読み取り条件（read condition）である正方向（normal direction read）と逆方向読み取り（reverse direction read）方式を利用する。
【０１０５】
これによれば、図４ａに図示された不揮発性メモリ素子の構造は非対称的なソース／ドレイン構造であるため、ドレイン４３ｂ側に捕獲される電子の量とソース４３ａ側に捕獲される電子の量の差を大きくすることができ、２−読み取り条件（read condition）を利用することによって、３−ビット動作（operation）をすることができる。
【０１０６】
図４ｃを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフである。ここでは、ｂｉｔ２に該当するソース４３ａ側の接合点４Ａ、４Ｂの局地的な酸化膜界面または窒化膜に捕獲される電子の量が、ｂｉｔ１に該当するドレイン４３ｂ側の接合点４Ｃ、４Ｄの局地的な酸化膜界面または窒化膜に捕獲される電子の量より少ない。
【０１０７】
したがって、論理“００”は、ソース４３ａとドレイン４３ｂ側の接合点４Ａ、４Ｂ、４Ｃ、４Ｄの局地的な酸化膜界面または窒化膜に捕獲される電子の量が非常に少ないため、消去（erase）状況と類似の素子全体のスレッショルド電圧を呈することになる。この際、ドレイン４３ｂとソース４３ａ側のドーピングプロファイル（doping profile）が異なる非対称的な構造を利用することによって、論理“１００”の正方向読み取り（normal direction read）条件と論理“０００”の逆方向読み取り（reverse direction read）条件で互いに異なるスレッショルド電圧を呈することになる。
【０１０８】
論理“０１”は、ｂｉｔ２のソース４３ａ側の接合点４Ａ、４Ｂの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合（programの際、ＶＤ＜ＶＳ）に相当する。この場合、スレッショルド電圧の増加は、論理“１０１”の正方向読み取り（normal direction read（ＶＤ＞ＶＳ））の場合の方が、論理“００１”の逆方向読み取り（reverse direction read（ＶＤ＜ＶＳ））の場合より大きい。
【０１０９】
論理“１０”は、Ｂｉｔ１のドレイン４３ｂ側の接合点４Ｃ、４Ｄの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合（programの際、ＶＤ＞ＶＳ）に相当する。この場合、スレッショルド電圧の増加は、論理“１１０”の正方向の読み取り（normal direction read（ＶＤ＞ＶＳ））の場合より、論理“０１０”の逆方向読み取り（reverse direction read（ＶＤ＜ＶＳ））の場合の方が大きい。また、コーナー効果（corner effect）及びシリコンピンの厚さ効果（wide fin effect）により、ｂｉｔ１に該当するドレイン４３ｂ側のシリコンコーナー４Ｃ、４Ｄに捕獲された電子の量が、ｂｉｔ２に該当するソース４３ａ側のシリコンコーナー４Ａ、４Ｂに捕獲された電子の量より多い。従って、スレッショルド電圧は、論理“１０”の場合の方が、論理“０１”の場合よりも高く、論理“１０”でのスレッショルド電圧の量は図２ｃのスレッショルド電圧差より大きい。
【０１１０】
論理“１１”は、ｂｉｔ１とｂｉｔ２に該当するドレイン４３ｂとソース４３ａ側の接合点４Ａ、４Ｂ、４Ｃ、４Ｄの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、スレッショルド電圧の増加は最も大きくなる。また、ｂｉｔ１に該当するドレイン４３ｂ側の接合点４Ｃ、４Ｄに捕獲される電子の量がｂｉｔ２に該当するソース４３ａ側の接合点４Ａ、４Ｂに捕獲される電子の量より多い。従って、論理“１１１”の正方向読み取り（normal direction read（ＶＤ＞ＶＳ））の場合より、論理“０１１”の逆方向読み取り（reverse direction read（ＶＤ＜ＶＳ））の場合が、スレッショルド電圧の増加は大きい。
【０１１１】
したがって、前述のように動作する３−ビット不揮発性メモリ素子は、ソース４３ａ側とドレイン４３ｂ側の接合点４Ａ、４Ｂ、４Ｃ、４Ｄに捕獲される電子の量の差を大きくする非対称（asymmetric）的なソース／ドレイン構造と、正方向の読み取り及び逆方向の読み取り条件を利用することによって、３−ビット動作特性を表すことができる。
【０１１２】
図５ａ及び図５ｂは、本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件（正方向／逆方向の読み取り条件）を利用した二重ゲート構造の４ビットの不揮発性メモリ素子の断面図及び動作のためのプログラム／読み取り（program/read）の条件を説明した図表である。
【０１１３】
図５ａを参照すれば、図示された不揮発性メモリ素子は、シリコンピン５３がＨ字型で形成され、このようなシリコンピン５３のコーナーを二重ゲート５５ａ、５５ｂが覆いかぶせ、二重ゲート５５ａ、５５ｂとシリコンピン５３との間に順次に形成されたＯＮＯ（Oxide/Nitride/Oxide）構造と、対称（symmetric）的で形成されたソース／ドレイン構造とを利用して電子が捕獲される４−ビットの不揮発性メモリ素子の断面図である。
【０１１４】
このような４−ビットの不揮発性メモリ素子は、図２ａと同一な構造であるが、各々の二重ゲート５５ａ、５５ｂに互いに異なる電圧を印加できる構造である。したがって、ゲート（１）５５ａのドレイン５３ｂ側のシリコンコーナー５Ｃの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ１、ゲート（１）５５ａのソース５３ａ側のシリコンコーナー５Ａの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ２、ゲート（２）５５ｂのドレイン５３ｂ側のシリコンコーナー５Ｄの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ３、ゲート（２）５５ｂのソース５３ａ側のシリコンコーナー５Ｂの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ４と定義する。
【０１１５】
図５ｂを参照すれば、図５ａに図示された不揮発性メモリ素子の動作のためのプログラム（program;Ｐ）／読み取り（read;Ｒ）条件を説明した図表である。ここで、パラメータを定義すれば次の通りである。
【０１１６】
−ゲート（１）５５ａのスレッショルド電圧をＶＴ１と定義する。
−ゲート（２）５５ｂのスレッショルド電圧をＶＴ２と定義する。
−Program動作のためにゲート（１）５５ａにかかる電圧をＶＷＰ１と定義する。
−Program動作のためにゲート（２）５５ｂにかかる電圧をＶＷＰ２と定義する。
−Program動作のためにドレイン５３ｂまたはソース５５ａにかかる電圧をＶＢＰと定義する。
−Read動作のためにゲート（１）５５ａにかかる電圧をＶＷＲ１=ＶＴ１+ＶＤＤと定義する。
−Read動作のためにゲート（２）５５ｂにかかる電圧をＶＷＲ２=ＶＴ２+ＶＤＤと定義する。
−Read動作のためにドレイン５３ｂまたはソース５３ａにかかる電圧をＶＤＤと定義する。
【０１１７】
図２ａの構造と同様に、ソース５３ａ及びドレイン５３ｂ側の接合点（junction edge;５Ａ、５Ｂ、５Ｃ、５Ｄ）の局地的な酸化膜界面または窒化膜に捕獲される電子の量の差が大きくない対称（symmetric）的なソース／ドレイン構造を利用する。従って、ｂｉｔ１とｂｉｔ２、ｂｉｔ３とｂｉｔ４の各々を区分するに、２−読み取り条件（read condition）の正方向読み取り（normal direction read）条件と逆方向読み取り（reverse direction read）条件を全て利用することによって、各論理値のＶＴ−windowを広めた。
【０１１８】
したがって、図５ａに図示された４−ビット不揮発性メモリ素子は、ゲート（１）５５ａとゲート（２）５５ｂにかかる電圧を調節できるので、ゲート（１）５５ａのソース５３ａ側に捕獲される電子の量とゲート（２）５５ｂのソース５３ａ側に捕獲される電子の量を区分することによって４−ビット動作特性を表す。また、対称的なソース／ドレイン構造を利用してｂｉｔ１とｂｉｔ２、ｂｉｔ３とｂｉｔ４を区別し難いという問題を解決するために、正方向の読み取り（normal direction read）条件と逆方向の読み取り（reverse direction read）条件を利用することによって、各論理を容易に区別した。
【０１１９】
ゲート（１）５５ａにより調節されるｂｉｔ１とゲート（２）５５ｂにより調節されるｂｉｔ３、またはゲート（１）５５ａにより調節されるｂｉｔ２とゲート（２）５５ｂにより調節されるｂｉｔ４のスレッショルド電圧の差を大きくするために、厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン５３に酸素イオン（oxygen ion）注入を通じて非対称的なトンネリング酸化膜厚さを有するようにする方法、非対称的な有効酸化膜厚さ（ＥＯＴ、effective oxide thickness）を有するトンネリング酸化膜形成のために互いに異なる誘電定数を有するhigh-k物質をシリコンピン５３の両面に各々傾斜するように蒸着（oblique sputtering or evaporation）する方法、非対称的なトンネリング酸化膜を形成するために両側ゲートのドーピングプロファイル（doping profile）を異にしてポリ空乏現象（poly depletin effect）を利用する方法などを使用することができる。また、互いに異なる仕事関数を有する非対称（asymmetric）的な二重ゲート構造を利用して互いに異なるスレッショルド電圧を有するようにするために、一側ゲートにはｎ＋タイプの不純物を注入角度を調節して注入し、他側ゲートには追加的なマスク作業なしにｐ＋タイプの不純物を注入角度を調節して注入する方法、または、互いに異なる仕事関数を有する金属物質をシリコンピン５３の両面に各々傾斜するように蒸着（oblique sputtering or evaporation）する方法を利用することができる。
【０１２０】
図６ａ及び図６ｂは、本発明の実施形態に局地的な電荷捕獲とnormal direction read条件（正方向の読み取り条件）のみを利用した二重ゲート構造の４ビット不揮発性メモリ素子の断面図及び動作のためのプログラム／読み取り（program/read）の条件を説明した図表である。
【０１２１】
図６ａは、シリコンピン６３がＨ字型で形成され、このようなシリコンピン６３の中央コーナーを二重ゲート６５ａ、６５ｂが覆いかぶせ、二重ゲート６５ａ、６５ｂとシリコンピン６３との間に順次に形成されたＯＮＯ（Oxide/Nitride/Oxide）構造と、非対称（asymmetric）的に形成されたソース／ドレイン構造とを利用して電子が捕獲される４−ビット不揮発性メモリ素子の断面図である。
【０１２２】
このような４−ビット不揮発性メモリ素子は図３ａと同一な構造であるが、各々の二重ゲート６５ａ、６５ｂに互いに異なる電圧を印加できる構造である。したがって、ゲート（１）６５ａのドレイン６３ｂ側のシリコンコーナー６Ｃの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ１、ゲート（１）６５ａのソース６３ａ側のシリコンコーナー６Ａの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ２、ゲート（２）６５ｂのドレイン６３ｂ側のシリコンコーナー６Ｄの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ３、ゲート（２）６５ｂのソース６３ａ側のシリコンコーナー６Ｂの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ４と定義する。
【０１２３】
図６ｂを参照すれば、動作のためのプログラム（program;Ｐ）／読み取り（read;Ｒ）条件を説明した図表が図示されている。ここで、パラメータと動作原理は図５ｂに説明した内容と同一である。
【０１２４】
このように、図６ａに図示された不揮発性メモリ素子の構造が非対称的なソース／ドレイン構造をなしているので、ドレイン６３ｂ側に捕獲された電子の量とソース６３ａ側に捕獲された電子の量の差を大きくすることができる。これにより、２−読み取り条件（read condition）ではなく１−読み取り条件（read condition）の正方向の読み取り（normal direction read）条件のみを利用することによって、読み取り速度を上げることができる。
【０１２５】
したがって、図６ａに図示された４−ビット不揮発性メモリ素子はゲート（１）６５ａとゲート（２）６５ｂにかかる電圧を調節できる。従って、ゲート（１）６５ａのソース６３ａ側に捕獲される電子の量とゲート（２）６５ｂのソース６３ｂ側に捕獲される電子の量を区分することによって、４−ビット動作特性を表す。また、非対称的なソース／ドレイン構造を利用して正方向の読み取り（normal directin read）動作の際、ｂｉｔ１／ｂｉｔ２とｂｉｔ３／ｂｉｔ４の差を区別することができる。
【０１２６】
ゲート（１）６５ａにより調節されるｂｉｔ１とゲート（２）６５ｂにより調節されるｂｉｔ３、または、ゲート（１）６５ａにより調節されるｂｉｔ２とゲート（２）６５ｂにより調節されるｂｉｔ４のスレッショルド電圧の差を大きくするための方法は次の通りである。厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン６３に酸素イオン（oxygen ion）注入を通じて非対称的なトンネリング酸化膜厚さを有するようにする方法、非対称的な有効酸化膜厚さ（ＥＯＴ、effective oxide thickness）を有するトンネリング酸化膜形成のために、互いに異なる誘電定数を有するhigh-k物質をシリコンピン６３の両面に各々傾斜するように蒸着（oblique sputtering or evaporation）する方法、非対称的なトンネリング酸化膜を形成するために両側ゲートのドーピングプロファイル（doping profile）を異にしてポリ空乏現象（poly depletin effect）を用いる方法などを使用することができる。また、互いに異なる仕事関数を有する非対称（asymmetric）的な二重ゲート構造を利用して互いに異なるスレッショルド電圧を有するようにするために、一側ゲートにはｎ＋タイプの不純物を注入角度を調節して注入し、他側ゲートには追加的なマスク作業なしにｐ＋タイプの不純物を注入角度を調節して注入する方法、または、互いに異なる仕事関数を有する金属物質をシリコンピン６３の両面に各々傾斜するように蒸着（oblique sputtering or evaporation）する方法を利用することができる。
【０１２７】
図７ａ及び図７ｂは、本発明の実施形態に局地的な電荷捕獲とnormal/reverse direction read条件（正方向／逆方向の読み取り条件）を利用した二重ゲート構造の５ビット不揮発性メモリ素子の断面図及び動作のためのプログラム／読み取り（program/read）の条件を説明した図表である。
【０１２８】
図７ａを参照すれば、図示された不揮発性メモリ素子はシリコンピン７３がＨ字型で形成されている。このようなシリコンピン７３のコーナーを二重ゲート７５ａ、７５ｂが覆いかぶせ、二重ゲート７５ａ、７５ｂとシリコンピン７３との間に順次に形成されたＯＮＯ（Oxide/Nitride/Oxide）構造と、非対称的で形成されたソース／ドレイン構造とを利用して各々の二重ゲート７５ａ、７５ｂに互いに異なる電圧を印加できる図６ａと同一な構造である。
【０１２９】
したがって、ゲート（１）７５ａのドレイン７３ｂ側のシリコンコーナー７Ｃの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ１、ゲート（１）７５ａのソース７３ａ側のシリコンコーナー７ａの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ２、ゲート（２）７５ｂのドレイン７３ｂ側のシリコンコーナー７Ｄの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ３、ゲート（２）７５ｂのソース７３ａ側のシリコンコーナー７Ｂの酸化膜界面または窒化膜に電子が捕獲される場合をＢｉｔ４と定義する。
【０１３０】
図７ｂを参照すれば、図７ａに図示された不揮発性メモリ素子の動作のためのプログラム（program;Ｐ）／読み取り（read;Ｒ）条件を説明した図表である。
【０１３１】
この際、パラメータと動作原理は、図５ｂに説明した内容と同一な２−読み取り条件（read condition）の正方向（normal direction read）と逆方向の読み取り（reverse direction read）条件を利用する。即ち、図７ａに図示された不揮発性メモリ素子は非対称的なソース／ドレイン構造を利用するため、ｂｉｔ１／ｂｉｔ３のようにドレイン７３ｂ側のシリコンコーナー７Ｃ、７Ｄに捕獲される電子の量と、ｂｉｔ２／ｂｉｔ４のようにソース７３ａ側のシリコンコーナー７Ａ、７Ｂに捕獲される電子の量の差を大きくすることができる。したがって、２−読み取り条件（read condition）を利用することによって、５−ビット動作（operation）をすることができる。
【０１３２】
特に好ましい実施の形態に関して本発明を説明してきたが、本発明は実施の形態ではなく、添付した特許請求の範囲によって規定される。前述した本発明の技術的構成は、本発明が属する技術分野の当業者が本発明のその技術的思想や必須的な特徴を変更しなくて、他の具体的な形態で実施できるということが理解される。
【０１３３】
以上、前述した実施形態は全ての点において例示的なものであり、限定的でないものとして理解されなければならなくて、本発明の範囲は前記の詳細な説明よりは特許請求範囲により表れ、特許請求範囲の意味及び範囲、そしてその等価概念から導出される全ての変更または変形された形態が本発明の範囲に含まれることと解されなければならない。
【図面の簡単な説明】
【０１３４】
【図１ａ】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図１ｂ】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図１ｃ】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図１ｄ】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図１ｅ】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図１ｆ】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図１ｇ】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図２】本発明の第１実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件を利用した二重ゲート構造の２ビット不揮発性メモリ素子の断面図と、動作のためのプログラム／消去／読み取り（program/erase/read）の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図３】本発明の実施形態に係る局地的な電荷捕獲と正方向読み取り（normal direction read）条件のみを利用した二重ゲート構造の２ビット不揮発性メモリ素子の断面図と、動作のためのプログラム／消去／読み取り（program/erase/read）の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図４】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件（正方向／逆方向の読み取り条件）を利用した二重ゲート構造の３ビット不揮発性メモリ素子の断面図と、動作のためのプログラム／消去／読み取り（program/erase/read）の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図５】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件（正方向／逆方向の読み取り条件）を利用した二重ゲート構造の４ビット不揮発性メモリ素子の断面図と、動作のためのプログラム／読み取り（program/read）の条件を説明した図表である。
【図６】本発明の実施形態に係る局地的な電荷捕獲とnormal direction read条件（正方向の読み取り条件）のみを利用した二重ゲート構造の４ビット不揮発性メモリ素子の断面図と、動作のためのプログラム／読み取り（program/read）の条件を説明した図表である。
【図７】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件（正方向／逆方向の読み取り条件）を利用した二重ゲート構造の５ビット不揮発性メモリ素子の断面図と、動作のためのプログラム／読み取り（program/read）の条件を説明した図表である。
【符号の説明】
【０１３５】
１    シリコン基板
２    下部絶縁膜
３    シリコンピン
４    ハードマスク
５    ゲート物質
６    ゲートマスク
２３，３３，４３，５３，６３    シリコンチャンネル
２３ａ，３３ａ，４３ａ，５３ａ，６３ａ    ソース
２３ｂ，３３ｂ，４３ｂ，５３ｂ，６３ｂ    ドレイン
２５，３５，４５    二重ゲート
５５ａ，６５ａ，７５ａ    ゲート１
５５ｂ，６５ｂ，７５ｂ    ゲート２
【図２】
2006303511.tif 000003
【図３】
2006303511.tif 000004
【図４】
2006303511.tif 000005
【図５】
2006303511.tif 000006
【図６】
2006303511.tif 000007
【図７】
2006303511.tif 000008
【図１ａ】
2006303511.tif 000009
【図１ｂ】
2006303511.tif 000010
【図１ｃ】
2006303511.tif 000011
【図１ｄ】
2006303511.tif 000012
【図１ｅ】
2006303511.tif 000013
【図１ｆ】
2006303511.tif 000014
【図１ｇ】
2006303511.tif 000015