(57)【要約】  【課題】  無効電流の発生を防止することを可能とした不揮発性半導体記憶装置を提供する。  【解決手段】電気的に書き換え可能な不揮発性メモリセルがマトリックス状に配置されたメモリセルアレイと、アドレス入力に応じて前記メモリセルのワード線を選択する複数のワード線選択回路と、前記ワード線に所定の電位を供給する電位供給回路と、書き込み動作において前記ワード線を放電する複数個の放電回路と、を具備し、前記放電回路は放電条件を切り替え可能であることを特徴とする。  【選択図】  図１０
2006331476.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性メモリセルがマトリックス状に配置されたメモリセルアレイと、
アドレス入力に応じて前記メモリセルのワード線を選択する複数のワード線選択回路と、
前記ワード線に所定の電位を供給する電位供給回路と、
書き込み動作において前記ワード線を放電する複数個の放電回路と、
を具備し、前記放電回路は放電条件を切り替え可能であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き換え可能な不揮発性メモリセルがマトリックス状に配置されたメモリセルアレイと、
アドレス入力に応じて前記メモリセルのワード線を選択する複数のワード線選択回路と、
前記ワード線に所定の電位を供給する電位供給回路と、
書き込み動作において前記ワード線を放電する複数個の放電回路と、
を具備し、前記放電回路は独立して放電制御可能な複数の回路群からなることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ワード線の放電回路の放電時間は、前記メモリセルに対する複数種類の書き込み動作でそれぞれ異なる所望の時間に設定可能であることを特徴とする請求項１ないし請求項２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数種類の書き込み動作は、前記メモリセルアレイを構成する所定のブロック単位でおこなわれるものと、
複数の前記所定のブロック単位で同時におこなわれるものと、が含まれ、
前記複数の前記所定のブロック単位で同時におこなわれる書き込み動作のワード線の放電回路の放電時間は、前記所定のブロック単位でおこなわれるワード線の放電回路の放電時間よりも長いことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数種類の書き込み動作は、前記ブロック内の所定数のワード線を同時選択するものと、前記ブロック内の所定数のワード線を同時選択し、かつ、所定数の複数のブロックを同時選択するものと、
が含まれることを特徴とする請求項３ないし請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリの不揮発性メモリセルは、半導体基板上に絶縁膜を介して形成された、浮遊ゲートと呼ばれる電荷蓄積層とさらに絶縁膜を介して積層された制御ゲートとを有する。ＮＡＮＤ型フラッシュメモリでは、複数の不揮発性メモリセルを直列接続し、その両端にビット線につながる選択トランジスタと、共通ソース線につながる選択トランジスタをそれぞれ配したＮＡＮＤ列を複数集積してメモリセルアレイが構成されている。このためＮＡＮＤ型フラッシュメモリは集積密度が高く、大容量の記憶装置として適している。このためＮＡＮＤ型フラッシュメモリは、デジタルスチルカメラ、デジタルビデオカメラ、携帯型音楽端末、映像端末などに用いる記録メディアとして需要が拡大している。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、複数のＮＡＮＤ列を集積してブロックが形成され、通常、消去単位とされている。通常複数のブロックが集積されてメモリセルアレイが形成されている。  
ＮＡＮＤ型フラッシュメモリのデータ書込みの動作は、主にビット線から最も離れた位置のメモリセルから順に行う。まず、データ書込み動作が開始されると、書込みデータに応じてビット線には０Ｖ(“０”データ書き込み)又は電源電圧Ｖｃｃ(“１”データ書き込み)が印加され、選択されたビット線側選択ゲート線にはＶｃｃが与えられる。この場合、ビット線が０Ｖの時、接続された選択ＮＡＮＤセルでは、選択ゲートトランジスタを介してＮＡＮＤセル内のチャネル部が０Ｖに固定される。ビット線がＶｃｃである時、接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部は、選択ゲートトランジスタを介して［Ｖｃｃ−Ｖｔｓｇ］(ただし、Ｖｔｓｇは選択ゲートトランジスタのしきい値電圧)まで充電された後、フローティング状態となる。
【０００４】
続いて、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線を０ＶからＶｐｐ（＝２０Ｖ程度：書き込み用高電圧）とし、選択ＮＡＮＤセル内の非選択メモリセルの制御ゲート線を０ＶからＶｍｇ（＝１０Ｖ程度：中間電圧)とする。
【０００５】
ここで、ビット線が０Ｖ時、接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部が０Ｖに固定されているため、選択ＮＡＮＤセル内の選択メモリセルのゲート（＝Ｖｐｐ電位）とチャネル部（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生し、チャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択メモリセルのしきい値は正方向にシフトする。この状態がデータ“０”である。
【０００６】
一方、ビット線がＶｃｃ時、接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部がフローティング状態にあるため、選択ＮＡＮＤセル内の制御ゲート線とチャネル部の間の容量カップリングの影響による制御ゲート線の電圧上昇（０Ｖ→Ｖｐｐ、Ｖｍｇ）に伴い、チャネル部の電位がフローティング状態を維持したまま［Ｖｃｃ−Ｖｔｓｇ］電位からＶｍｃｈ（＝８Ｖ程度）に上昇する。この時には、選択ＮＡＮＤセル内の選択メモリセルのゲート（＝Ｖｐｐ電位)とチャネル部（＝Ｖｍｃｈ）の間の電位差が１２Ｖ程度と比較的小さいため、電子注入が起こらず、従って選択メモリセルのしきい値は変化せず、負の状態に維持される。この状態がデータ“１”である。
【０００７】
ＮＡＮＤ型のフラッシュメモリのデータ消去は、選択されたＮＡＮＤセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全ての制御ゲートを０Ｖとし、ビット線、ソース線、非選択ＮＡＮＤセルブロック中の制御ゲート及び全ての選択ゲートをフローティングとし、ｐ型ウェル（又はｐ型基板）に２０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮＤセルブロック中の全てのメモリセルにおいて浮遊ゲートの電子がp型ウェル（又はp型基板)に放出され、しきい値電圧は負方向にシフトする。このように、ＮＡＮＤセル型フラッシュメモリにおいては、データ消去動作はブロック単位で一括して行われる。
【０００８】
データ読み出しは、選択されたメモリセルの制御ゲート０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを読み出し動作時のストレスから規定される電圧（例えば５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００９】
通常、“０”データ書き込み後のしきい値は約０Ｖから約４Ｖの間に制御しなければならない。このため、書き込みベリファイが行われ、“０”書き込み不足のメモリセルのみを検出し、“０”データ書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。  “０”データ書き込み不足のメモリセルは、選択された制御ゲートを、例えば、０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。つまり、メモリセルのしきい値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“０”データ書き込み不足と検出される。
【００１０】
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され、“０”データ書き込み後のしきい値は０Ｖから約４Ｖの間に制御される。
【００１１】
通常、書き込み動作はブロック単位で管理される。しかしながら複数のブロックに一括で書き込みを行うことが要求される場合があり、例えば特許文献１に開示されている。このような全ブロック、全メモリセルに対する一括書き込みを本明細書ではフラッシュライトと称する。
【特許文献１】特開２００３−２０８７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この発明は、書き込み動作不良を防止した不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
電気的に書き換え可能な不揮発性メモリセルがマトリックス状に配置されたメモリセルアレイと、アドレス入力に応じて前記メモリセルのワード線を選択する複数のワード線選択回路と、前記ワード線に所定の電位を供給する電位供給回路と、書き込み動作において前記ワード線を放電する複数個の放電回路と、を具備し、前記放電回路は放電条件を切り替え可能であることを特徴とする。
【発明の効果】
【００１４】
この発明によれば、消費電流の少ない不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１６】
（第１の実施形態）
図１は、この発明の第１の実施形態に係る半導体集積回路装置のチップレイアウト例を示す平面図である。図１に示す半導体集積回路装置は、例えば、ＮＡＮＤ型フラッシュメモリである。
【００１７】
図１に示すように、半導体チップ、例えば、シリコンチップ１００には、メモリセルアレイ１１０が、例えば、２つ配置される。メモリセルアレイ１１０のカラム方向に沿った両端部には、例えば、ロウデコーダ１０２がそれぞれ配置される。メモリセルアレイ１０１のロウ方向に沿った両端部の一つには、例えば、ページバッファ３、メモリ周辺回路１０４、チャージポンプ回路１０６、パッド１０８が順次配置される。メモリ周辺回路１０４には、コマンドデコーダ、メモリセルアレイ制御回路等の回路が配置され、チャージポンプ回路１０６には、昇圧回路（チャージポンプ回路）に利用されるキャパシタとトランジスタが配置される。パッド１０８には、チップ１００と外部との接続点となる端子（パッド）が配置される。図示したように本実施例では、メモリセルアレイに対して、端子、チャージポンプ回路等はその１辺側のみに配置されている。
【００１８】
図１の半導体記憶装置の詳細構成を図２、図３を用いて説明する。本発明のＮＡＮＤ列の例を図２に示す。ここに示されるように、例えばＮＡＮＤ型メモリセルＭＣはＭＣ０からＭＣ１５まで、直列接続されている。ＭＣ０は選択ゲートＳＧ１を介して、共通ソース線ＣＥＬＳＲＣに接続されている。また、ＭＣ１５は選択ゲートＳＧ２を介してビット線ＢＬに接続されている。
【００１９】
図３に本実施の形態にかかる不揮発性半導体記憶装置のブロック図を示す。図２の構成が、図３のＮＡＮＤ型セル１０に対応する。図３のＮＡＮＤ型セル１０は、ビット線ＢＬ０〜ＢＬｉ（iは、０以上の整数）側の選択トランジスタＳＴ２と共通ソース線ＣＥＬＳＲＣ側の選択トランジスタＳＴ１とその二つの選択トランジスタＳＴ１、ＳＴ２の間に直列に接続されるメモリセルＭＣによって構成されている。さらにワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＳＧ１、ＳＧ２を共有する形で配列されてブロック１２（ＢＬＯＣＫ  ｎ）を形成し、ブロック１２が複数配列されてメモリセルアレイが形成されている。図３中には隣接するブロック１１、ブロック１３を簡略化して記載している。このメモリセルアレイが図１のメモリセルアレイ１１０に対応する。また、このブロック１２等が図１のメモリセルアレイ中のブロック１２０に対応する。
【００２０】
ＮＡＮＤ型セル内のワード線や選択ゲートに所望の電圧を出力するため、選択ゲート線ＳＧ１に対してＳＧＳドライバ７、選択ゲート線ＳＧ２に対してＳＧＤドライバ５、複数のワード線に対して複数のＣＧドライバ６及びワード線放電制御回路１５が転送トランジスタ９を介して接続されている。これらのドライバ回路５ないし７、およびワード線制御回路１５は何れも図１の周辺回路１０４に配置されている。
【００２１】
ワード線選択はロウアドレス信号が入力されるデコーダ１、ＶＴドライバ２、転送トランジスタ９から構成されるロウデコーダ１４によって行われる。ロウデコーダは図１中のロウデコーダ１０２中に配置されている。
【００２２】
また、ＣＧドライバ６には、ＶＰＰポンプからＶＰＧＭ電位が、ＶＰＡＳＳポンプからＶＰＡＳＳ電位が、転送トランジスタ９には、ＶＰＰポンプ３からＶＴドライバ２を介してＶＴＧＡＴＥ電位が入力されている。各ポンプは図１中のチャージポンプ回路１０６領域に配置されている。
【００２３】
ここで、ＮＡＮＤ型のメモリセルへの書き込み動作を、図２、図３を参照しつつ、図４を用いて説明する。図４は書き込み動作のタイミングチャートを示している。
【００２４】
メモリセルに閾値シフトをする書き込みを行う場合、ビット線ＢＬを０Ｖに設定する。
【００２５】
ここで、選択トランジスタＳＴ２のゲートには、ＶＤＤ電位を与えると、選択トランジスタＳＴ２がオン状態となり、非書き込みメモリセルＭＣ０、ＭＣ２〜ＭＣ１５のそれぞれのゲートにはＶＰＡＳＳ電位が与えられ、書き込みが行われるメモリセルＭＣ１のゲートにはＶＰＧＭ電位が与えられ、それぞれのメモリセルはオン状態となる。ＣＥＬＳＲＣ信号線には１〜２Ｖの電位が与えられているが、選択トランジスタＳＴ１のゲートには０Ｖが与えられ、この選択トランジスタＳＴ１はカットオフ状態となっている。ビット線から０Ｖの電位が選択ゲートＳＴ２及びメモリセルＭＣ２〜ＭＣ１５を介してメモリセルＭＣ１まで転送されるため、メモリセルＭＣ１では、ゲートとチャネル間にＶＰＧＭの電位差が生じる。
【００２６】
よって浮遊ゲートに電子が注入されて書き込みが行われる。メモリセルＭＣ０、ＭＣ２〜ＭＣ１５のゲートには、中間電位であるＶＰＡＳＳ電位が与えられているので、これらのメモリセルに対しての書き込みは行われない。
【００２７】
一方で、閾値シフトを行わない書き込みを行う場合には、ビット線ＢＬをＶＤＤ電位に設定する。この場合、選択トランジスタＳＴ２は、ＶＤＤ−Ｖｔ（Ｖｔは、選択トランジスタＳＴ２の閾値）の電位をＮＡＮＤ型セル内に転送した後、カットオフする。従って、メモリセルＭＣ０、ＭＣ２〜ＭＣ１５のゲートにＶＰＡＳＳ電位を与え、メモリセルＭＣ１のゲートにＶＰＧＭ電位を与えると、フローティングとなったＮＡＮＤ型セル内全てのチャネル電位がカップリングによって、ＶＤＤ−Ｖｔよりも高い電位に上昇する。これにより、選択メモリセルＭＣ１のゲートとチャネル間には、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流が生じない電位差が与えられることになり、閾値シフトが生じない。
【００２８】
時刻Ｔ０で書き込み動作を開始すると、転送ゲート９にＶＰＧＭ＋Ｖｔｎの電位が与えられオン状態となり、時刻Ｔ１で選択ワード線にＶＰＧＭ電位、非選択ワード線にＶＰＡＳＳ電位が与えられる。時刻Ｔ２において、選択ワード線電位は降下を開始する。次に、時刻Ｔ３で、非選択ワード線の電位は降下を開始する。時刻Ｔ４で転送ゲートが降下を開始する。選択ビット線ＢＬは、”１”がプログラムされる場合、ＶＤＤレベルとなり、”０”がプログラムされる場合、ＶＳＳレベルとなる。選択ゲートＳＧＤ、ＳＧＳは時刻Ｔ０にて、それぞれＶＤＤと０Ｖとなり、時刻Ｔ４において、共に０Ｖとなる。
【００２９】
上記説明の書き込み動作は通常、所定のブロック単位で行われる。一方、別の機能として、不揮発性半導体記憶装置の全ブロックの全メモリセルに対する書き込み動作がある。この動作を、以下フラッシュライト（Ｆｌａｓｈ  Ｗｒｉｔｅ）動作と称する。以下、図５を用いてフラッシュライト動作について説明する。図５はフラッシュライト時の書き込みタイミングチャートである。
【００３０】
図５に示すように時刻Ｔ０’（例えば０μｓとする）で書き込み動作を開始する。すると、転送ゲート９にＶＰＧＭ＋Ｖｔｎの電位が与えられオン状態となり、時刻Ｔ１’（例えばＴ０’の５μｓ後）で全ワード線にＶＰＧＭ電位が与えられる。この時全ワード線が選択されるため、転送ゲートの電位は一時的に低下する。その後、徐々に元の電位にまで戻る。次に、時刻Ｔ２’ （例えばＴ０’の２０μｓ後）において、選択ワード線電位は降下を開始する。
【００３１】
ここで、本発明者は、上記に引続く以下の動作において問題が発生する可能性があることを見出した。以下に、本発明者が見出した問題点と、その対応方法について説明する。
【００３２】
図５のＴ２’において、選択ワード線電位は降下を開始する。この時、全ワード線の電位を急激にＶＰＧＭ電位から０Ｖへ引き抜くことになる。これにより、時刻Ｔ３’ （例えばＴ０’の２１μｓ後）に電位降下が完了する。このカップリングを受けてＶＤＤ電位になっていた選択ゲートＳＧＤと０ＶになっていたＳＧＳは、図に示すように、ともに、−０．５Ｖ程度まで負電位に降下してしまう可能性があることがわかった。この現象は、特に、不揮発性メモリセルのゲート長が９０ｎｍ以下である場合に発生する可能性が高いことがわかった。この場合に発生する可能性のある現象を、図７にフラッシュライト時の電位関係を示す回路図、図６にフラッシュライト時の電位関係をしめすセル部断面の概念図を示して説明する。ここに示すように、例えば高電位（例えば２０Ｖ）となっているロウデコーダのｎチャネル領域（図６のＧａｔｅ３部分）から各トランジスタを区画するＳＴＩ領域下部のＰウエル領域を介して負電位（例えば−０．５Ｖ）となっている選択ゲートＳＧＤやＳＧＳのｎチャネル領域（図６のＧａｔｅ１部分）に、電流が流れる可能性があることがわかった。すなわちこの領域で予期せぬバイポーラ動作が発生する可能性があることがわかった。このような電流の発生は半導体装置の所望の動作に寄与しない無効電流であるばかりでなく、誤動作につながる可能性があり、好ましくない。
【００３３】
以下、上記の知見に基づいて、この発明の第２の実施の形態について図面を参照して説明する。  
（第２の実施の形態）
図８乃至図１０に基づいて、本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。図８は不揮発性半導体記憶装置の概要構成図、図９は上記の図８に示した不揮発性半導体記憶装置の具体的な回路例、図１０はフラッシュライトの動作波形を示している。
【００３４】
図８は上記第１の実施形態の図３に示した不揮発性半導体記憶装置と比較して、ワード線の放電制御回路１５の構成が異なっているほかは上記の第１の実施形態と同様である。よって、同一部分には同一の符号を付して説明を省略する。本実施の形態では、図８のワード線の放電制御回路１５に対応するワード線の放電制御回路８は、所定のブロック単位で行われる書き込み動作と、全ブロックの全メモリセルに対する書き込み動作（フラッシュライト）とで放電方法を切り替え可能な構成となっている。
【００３５】
ワード線放電回路制御８は、通常の書き込み動作の時にオンするＤＩＳＣＨＡＲＧＥ＿Ａ、ＤＩＳＣＨＡＲＧＥ＿Ｂ信号で制御するワード線放電回路制御８Ａとフラッシュライトの時にオンするＤＩＳＣＨＡＲＧＥ＿Ｃ信号で制御するワード線放電回路制御８Ｂとから構成される。
【００３６】
図９を用いて、本実施の形態のワード線の放電制御回路についてさらに詳細に説明する。図９のワード線の放電制御回路は、ゲートにＶＤＤが供給され、ドレイン側にＣＧｎが接続されたＤ型（デプレッション型）トランジスタＴ２０と、それに接続されたゲートに信号ＤＩＳＣＨＡＲＧＥ＿Ａが供給されたトランジスタＴ２６が直列に接続された単位が複数セット（図９ではそれぞれＴ２０，Ｔ２１，Ｔ２２を含む３セット）と、ゲートにＶＤＤが供給され、ドレイン側にＣＧｎが接続されたＤ型トランジスタＴ２３とゲートに信号ＤＩＳＣＨＡＲＧＥ＿Ｂが供給されたトランジスタＴ２７が直列に接続された単位が複数セット（図９ではＴ２３，Ｔ２４をそれぞれ含む２セット）と、ゲートにＶＤＤが供給され、ドレイン側にＣＧｎが接続されたＤ型トランジスタＴ２５とゲートに信号ＤＩＳＣＨＡＲＧＥ＿Ｃが供給されたトランジスタＴ３１が直列に接続された単位とから構成されている。
【００３７】
この回路は、ゲートにＶＤＤが供給されているＤ型トランジスタＴ２０〜Ｔ２５は常にオン状態となっており、トランジスタＴ２６〜Ｔ３１に入力されているＤＩＳＣＨＡＲＧＥ＿Ａ〜Ｃ信号がＶＤＤレベルとなった個数によりＣＧｎのレベルの放電能力が変化する構成となっている。
【００３８】
例えば、通常の書き込み動作の時は、ＤＩＳＣＨＡＲＧＥ＿Ａ、Ｂ信号全てをＶＤＤレベルとする。これにより、トランジスタＴ２６〜Ｔ３０をオン状態とする。一方、ＤＩＳＣＨＡＲＧＥ＿Ｃ信号をＶＳＳレベルにする。これにより、トランジスタＴ３１をオフ状態とする。以上により、ＣＧｎの電位はトランジスタＴ２６〜Ｔ３０までの寸法で決まる速度で放電される。
【００３９】
また、フラッシュライトの時はＤＩＳＣＨＡＲＧＥ＿Ｃ信号のみＶＤＤレベルにする。これにより、トランジスタＴ３１のみオン状態となる。一方、ＤＩＳＣＨＡＲＧＥ＿Ａ信号及びＤＩＳＣＨＡＲＧＥ＿Ｂ信号をＶＳＳレベルとする。これにより、トランジスタＴ２６〜Ｔ３０まではオフ状態となる。従って、ＣＧｎの電位はトランジスタＴ３１の寸法で決まる速度で放電される。
【００４０】
本構成によれば、トランジスタＴ３１の寸法をＴ２６〜Ｔ３０の寸法の合計よりも小さくしておくことで、通常の書き込み動作と比べフラッシュライト動作時の選択ワード線電位の放電速度を遅くすることができる。図１０は本実施形態のフラッシュライト動作を示すものでＴ２’’までは図５で示した従来のフラッシュライト動作と同じである。時刻Ｔ２’’において、選択ワード線電位は降下を開始するがこの立ち下げ方が従来とは異なる。
【００４１】
従来は通常の書き込み動作と同じ速度（Ｔ２〜Ｔ３＝Ｔ２’〜 Ｔ３’）でワード線の放電を行っていたが、本実施形態では通常の書き込み動作より遅い速度（Ｔ２〜Ｔ３＜Ｔ２’’〜Ｔ３’’)で ワード線の放電を行なう。例えば、Ｔ３’が２１μs後であったのに対し、Ｔ３’’は２３μｓ程度であれば有効である。
【００４２】
これにより、従来のフラッシュライト動作で起きる可能性のあるード線放電時の選択ゲートＳＧＤ及びＳＧＳが負電位に降下してしまう状態が起きない。
【００４３】
本発明の第２の実施の形態では、通常のブロックライト動作とフラッシュライト動作においての二つの場合のワード線の放電方法の切り替えについて述べた。が、本発明の構成はこの切り替えに限定されるわけではなく、例えばブロック内の所定数のワード線を同時選択した場合や、ブロック内の所定数のワード線を同時選択し、かつ、所定数の複数のブロックを同時選択した場合にも適用してよい。
【００４４】
この場合それぞれ複数個以上のワード線放電制御回路を具備し、ＤＩＳＣＨＡＲＧＥ信号を複数個以上具備し、それぞれ所望のワード線放電方法を切り替えることが可能な構成であればよい。
【００４５】
少なくとも複数のワード線放電方法が具備されていればよい。
【００４６】
以上のようにこの実施の形態によれば、不揮発性メモリの寸法が小さくなった場合でも、無効な電流が増えない不揮発性半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【００４７】
【図１】この発明の第一の実施の形態におけるチップレイアウトの一例を示す図である。
【図２】この発明の第一の実施の形態におけるＮＡＮＤ列の構成の一例を示す図である。
【図３】この発明の第一の実施の形態における回路ブロックの一例を示す図である。
【図４】この発明の第一の実施の形態における書き込みタイミングチャートの一例を示す図である。
【図５】この発明の第一の実施の形態におけるフラッシュライト時の書き込みタイミングチャートの一例を示す図である。
【図６】この発明の第一の実施の形態におけるフラッシュライト時のセル部断面での電位関係を示す概念図である。
【図７】この発明の第一の実施の形態におけるフラッシュライト時の電位関係を示す回路図である。
【図８】この発明の第二の実施の形態における回路ブロックの一例を示す図である。
【図９】この発明の第二の実施の形態における放電回路の一例を示す回路図である。
【図１０】この発明の第二の実施の形態におけるフラッシュライト時の書き込みタイミングチャートの一例を示す図である。
【符号の説明】
【００４８】
１…デコーダ
２…ＶＴドライバ
３…ＶＰＰポンプ
４…ＶＰＡＳＳポンプ
５…ＳＧＤドライバ
６…ＣＧドライバ
７…ＳＧＳドライバ
８、１５…ワード線放電制御回路
９…転送トランジスタ
１１、１２、１３…セルブロック
【図１】
2006331476.tif 000003
【図２】
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【図３】
2006331476.tif 000005
【図４】
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【図５】
2006331476.tif 000007
【図６】
2006331476.tif 000008
【図７】
2006331476.tif 000009
【図８】
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【図９】
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【図１０】
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