(57)【要約】【課題】タングステンの異常酸化を発生させず且つ素子の電気的特性の劣化を防止することが可能な半導体素子の製造方法を提供する。【解決手段】半導体基板上の一領域上に、金属膜を含むゲートを形成する段階と、前記金属膜の酸化を誘発させないＬＰＣＶＤ法によって全表面上にＬＰＣＶＤ酸化膜を形成する段階とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板上の一領域上に、金属膜を含んだゲートを形成する段階と、
（ｂ）前記金属膜の酸化を誘発させないＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法により全表面上にＬＰＣＶＤ酸化膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲートを金属膜の単一膜で形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記金属膜は、タングステン膜であることを特徴とする請求項２記載の半導体素子の製造方法。
【請求項４】
前記ゲートをポリシリコン膜と金属膜の積層膜で形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記金属膜は、タングステン膜であることを特徴とする請求項４記載の半導体素子の製造方法。
【請求項６】
前記ポリシリコン膜と前記金属膜との間に、前記ポリシリコン膜と前記金属膜とのシリサイド反応を抑制させるためのシリサイド防止膜をさらに形成することを特徴とする請求項４記載の半導体素子の製造方法。
【請求項７】
前記シリサイド防止膜は、ＷＮｘ、ＴｉＮ、ＷＳｉｘのいずれか一つであることを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
前記（ａ）段階の後、（ｂ）段階を行う前に、前記金属膜は酸化させず、前記半導体基板の表面、および前記ゲートを構成する物質中のポリシリコンの表面を酸化させる選択酸化工程により選択酸化膜を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項９】
前記選択酸化工程は、Ｈ２雰囲気中でＨ２とＨ２Ｏの割合を調整して行うことを特徴とする請求項８記載の半導体素子の製造方法。
【請求項１０】
前記選択酸化工程は、プラズマ方式を用いて行うことを特徴とする請求項８記載の半導体素子の製造方法。
【請求項１１】
前記選択酸化工程は、６００〜１０００℃の温度で行うことを特徴とする請求項８記載の半導体素子の製造方法。
【請求項１２】
前記（ａ）段階の後、（ｂ）段階を行う前に、窒素系およびアルゴン系のガス雰囲気中で熱処理する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１３】
前記（ｂ）段階の後、前記金属膜は酸化させず、前記半導体基板の表面、および前記ゲートを構成する物質中のポリシリコンの表面を酸化させる選択酸化工程により選択酸化膜を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１４】
前記選択酸化工程は、Ｈ２雰囲気中でＨ２とＨ２Ｏの割合を調整して行うことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１５】
前記選択酸化工程は、プラズマ方式によって行うことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１６】
前記選択酸化工程は６００〜１０００℃の温度で行うことを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１７】
前記（ｂ）段階の後、窒素系およびアルゴン系のガス雰囲気中で熱処理する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１８】
前記（ｂ）段階は、
前記（ａ）段階の工程が完了した半導体基板を酸素ガスの除去されたＬＰＣＶＤ装置内にローディングする段階と、
前記ＬＰＣＶＤ装置の温度を酸化膜の蒸着のための温度に安定化させる段階と、
酸素ソースガスとシリコンソースガスをフローさせて前記ＬＰＣＶＤ酸化膜を形成する段階とを含んでなることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１９】
前記半導体基板のローディングは、前記金属膜の酸化が発生しない２５〜４００℃の温度範囲で行うことを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２０】
前記酸化膜の蒸着のための温度は、６００〜１０００℃であることを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２１】
前記ＬＰＣＶＤ装置内の酸素ガスは、窒素ガスをパージおよびングして除去することを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２２】
前記窒素ガスのパージおよびポンピングは、Ｎ２パージボックスまたはロードロック装置を用いて行うことを特徴とする請求項２１記載の半導体素子の製造方法。
【請求項２３】
前記酸素ソースガスをまずフローさせた後、前記シリコンソースガスをフローさせることを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２４】
前記酸素ソースガスと前記シリコンソースガスを同時にフローさせることを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２５】
前記酸素ソースガスはＮ２Ｏであり、前記シリコンソースガスはＭＳ（ＳｉＨ４）、ＤＣＳ（ＳｉＨ２Ｃｌ２）であることを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２６】
前記ＬＰＣＶＤ酸化膜の形成時の圧力は１ｍＴｏｒｒ〜１０Ｔｏｒｒに設定することを特徴とする請求項１８記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、素子の物理的な特性および電気的特性を向上させることが可能な半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高くなり、回路線幅が小さくなるにつれて、素子のスピードを向上させるためにはゲートを低抵抗の物質で形成しなければならない。
【０００３】
現在、ゲート物質として最も広く用いられているものがタングステン（Ｗ）である。タングステン（Ｗ）は、既存のタングステンシリサイド（ＷＳｉｘ）よりゲートの抵抗を減らすことができるという利点があるが、いろいろの問題点も持つ。
【０００４】
その中でも最も大きい問題点は、以後の熱工程および酸化物質含有の熱処理工程または蒸着工程の際に異常酸化が発生し易いことである。
【０００５】
特に、ゲートを形成した後、バッファまたはサイドウォールなどの役割をする絶縁膜を形成しなければならないが、一般的なＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)方式による酸化膜は、タングステンの異常酸化なしで蒸着することが不可能である。
【０００６】
このようなタングステン異常酸化問題を防止するために現在使用している技術としては、ＬＰＣＶＤ方式を用いてＬＰＣＶＤ窒化膜を蒸着する方法や、ＡＬＤ(Atomic Layer Deposition)方式を用いて低温でＡＬＤ酸化膜を蒸着する方法などがある。
【０００７】
このような技術は、タングステンの酸化を誘発させないため、物理的には問題なく具現可能であるが、ＬＰＣＶＤ窒化膜の場合には膜質に含有されている水素または応力の影響により素子の電気的特性が劣化するという問題があり、ＡＬＤ酸化膜の場合にはＡＬＤ酸化膜の形成の際に用いられる触媒およびソースガスに含有された炭素と塩素による影響により素子の電気的特性が劣化するという問題がある。
【０００８】
このため、物理的にはタングステンの異常酸化を防止することができ、電気的には素子の特性を劣化させない代替物質が必要な状況である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的とするところは、タングステンの異常酸化を発生させず且つ素子の電気的特性の劣化を防止することが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、（ａ）半導体基板上の一領域上に、金属膜を含むゲートを形成する段階と、（ｂ）前記金属膜の酸化を誘発させないＬＰＣＶＤ法によって全表面上にＬＰＣＶＤ酸化膜を形成する段階とを含むことを特徴とする、半導体素子の製造方法を提供する。
【００１１】
前記ゲートを金属膜の単一膜で形成することが好ましい。
【００１２】
前記金属膜はタングステン膜であることが好ましい。
【００１３】
前記ゲートをポリシリコン膜と金属膜の積層膜で形成することが好ましい。
【００１４】
前記ポリシリコン膜と前記金属膜との間に、前記ポリシリコン膜と金属膜間のシリサイド反応を抑制させるためのシリサイド防止膜をさらに形成することが好ましい。
【００１５】
前記シリサイド防止膜は、ＷＮｘ、ＴｉＮ、ＷＳｉｘのいずれか一つからなることが好ましい。
【００１６】
前記（ａ）段階の後、（ｂ）段階を行う前に、前記金属膜は酸化させず、前記半導体基板の表面、および前記ゲートを構成する物質中のポリシリコンの表面を酸化させる選択酸化工程で選択酸化膜を形成する段階をさらに含むことが好ましい。
【００１７】
前記選択酸化工程は、Ｈ２雰囲気中でＨ２とＨ２Ｏの割合を調整して行うことが好ましい。
【００１８】
前記選択酸化工程は、プラズマ方式を用いて行うことが好ましい。
【００１９】
前記選択酸化工程は６００〜１０００℃の温度で行うことが好ましい。
【００２０】
前記（ａ）段階の後、（ｂ）段階を行う前に、窒素系およびアルゴン系のガス雰囲気中で熱処理する段階をさらに含むことが好ましい。
【００２１】
前記（ｂ）段階の後、前記金属膜は酸化させず、前記半導体基板の表面、および前記ゲートを構成する物質中のポリシリコンの表面を酸化させて選択酸化膜を形成する段階をさらに含むことが好ましい。
【００２２】
前記選択酸化工程は、Ｈ２雰囲気中でＨ２とＨ２Ｏの割合を調整して行うことが好ましい。
【００２３】
前記選択酸化工程は、プラズマ方式によって行うことが好ましい。
【００２４】
前記選択酸化工程は６００〜１０００℃の温度で行うことが好ましい。
【００２５】
前記（ｂ）段階の後、窒素系およびアルゴン系のガス雰囲気中で熱処理する段階をさらに含むことが好ましい。
【００２６】
前記（ｂ）段階は、前記（ａ）段階の工程が完了した半導体基板を、酸素ガスが除去されたＬＰＣＶＤ装置内にローディングする段階と、前記ＬＰＣＶＤ装置の温度を酸化膜の蒸着のための温度で安定化させる段階と、酸素ソースガスとシリコンソースガスをフローさせて前記ＬＰＣＶＤ酸化膜を形成する段階とを含んでなることが好ましい。
【００２７】
前記半導体基板のローディングは、前記金属膜の酸化が発生しない２５〜４００℃の温度範囲で行うことが好ましい。
【００２８】
前記酸化膜の蒸着のための温度は６００〜１０００℃であることが好ましい。
【００２９】
前記ＬＰＣＶＤ装置内の酸素ガスは、窒素ガスをパージおよびポンピングして除去することが好ましい。
【００３０】
前記窒素ガスのパージおよびポンピングは、Ｎ２パージボックス(purge box)またはロードロック(load lock)装置を用いて行うことが好ましい。
【００３１】
前記酸素ソースガスをまずフローさせた後、前記シリコンソースガスをフローさせることが好ましい。
【００３２】
前記酸素ソースガスと前記シリコンソースガスを同時にフローさせることが好ましい。
【００３３】
前記酸素ソースガスはＮ２Ｏであり、前記シリコンソースガスはＭＳ（ＳｉＨ４）、ＤＣＳ（ＳｉＨ２Ｃｌ２）であることが好ましい。
【００３４】
前記ＬＰＣＶＤ酸化膜の形成時の圧力は、１ｍＴｏｒｒ〜１０Ｔｏｒｒに設定することが好ましい。
【発明の効果】
【００３５】
本発明によれば、ゲートの側面に絶縁膜を形成する際に金属膜の酸化を誘発させないＬＰＣＶＤ法を形成することにより、物理的には金属膜の酸化を予防することができ、電気的な素子特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００３６】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００３７】
図１は本発明の第１実施例に係る半導体素子の製造工程断面図である。図面において、同一の参照符号はお互い同一の機能をする同一の構成要素を示す。
【００３８】
まず、図１（ａ）に示すように、半導体基板１０上にゲート誘電膜１１とポリシリコン膜１２を形成し、前記ポリシリコン膜１２上に金属膜、例えばタングステン膜１３を形成する。
【００３９】
前記ポリシリコン膜１２とタングステン膜１３はゲート電極物質であって、前記ポリシリコン膜１２を形成せず、タングステン膜１３のみでゲート電極を構成しても構わない。また、前記ポリシリコン膜１２とタングステン膜１３との反応によるタングステンシリサイド（ＷＳｉｘ）の形成を防止するためには、前記ポリシリコン膜１２とタングステン膜１３との界面にシリサイド防止膜、例えばＷＮｘ、ＴｉＮ、ＷＳｉｘなどを追加することが良い。
【００４０】
その後、前記タングステン膜１３上にハードマスク膜１４を形成する。
【００４１】
図１（ｂ）に示すように、フォトおよびエッチング工程で前記ハードマスク膜１４をパターニングし、パターニングされたハードマスク膜１４を用いて前記タングステン膜１３とポリシリコン膜１２とゲート誘電膜１１をエッチングしてゲート１５を形成する。
【００４２】
その後、図１（ｃ）に示すように、前記タングステン膜１３の酸化を発生させないＬＰＣＶＤ方式により、前記ゲート１５を含んだ半導体基板１０の全表面上にＬＰＣＶＤ酸化膜１６を形成する。
【００４３】
前記ＬＰＣＶＤ酸化膜１６の形成は、バッチタイプのＬＰＣＶＤ装備または枚葉式ＬＰＣＶＤ装備を用いて行うことができる。各装備によるＬＰＣＶＤ酸化膜１６の製造方法は次のとおりである。
【００４４】
まず、バッチタイプの装備を使用する場合には、バッチタイプ装備の炉内にタングステンの酸化が発生しない温度範囲、すなわち２５〜４００℃の低温で窒素系のガスをフローさせて炉内の酸素ガスを除去する。前記窒素系のガスをフローさせるために、Ｎ２ファージボックスとロードロック装置を用いる。
【００４５】
すなわち、ＬＰＣＶＤ装置内の酸素ガスは、窒素ガスをパージおよびポンピングして除去する。窒素ガスのパージおよびポンピングは、Ｎ２パージボックスとロードロック装置を用いる。
【００４６】
そして、前記炉内に前記ゲート１５が形成された半導体基板１０をローディングさせる。
【００４７】
ローディングが完了すると、炉内の温度を酸化膜の蒸着のための温度６００〜１０００℃に上昇させ、１ｍＴｏｒｒ〜１０Ｔｏｒｒの低圧状態で酸素ソースガスのＮ２ＯとシリコンソースガスのＭＳ（ＳｉＨ４）、ＤＣＳ（ＳｉＨ２Ｃｌ２）をフローさせ、前記タングステン膜１３の異常酸化を発生させないＬＰＣＶＤ酸化膜１６を形成する。
【００４８】
前記ソースガスをフローさせる方法としては、酸素ソースガスのＮ２Ｏをまずフローさせた後、シリコンソースガスのＭＳ（ＳｉＨ４）、ＤＣＳ（ＳｉＨ２Ｃｌ２）をフローさせる方法、前記Ｎ２ＯとＭＳ（ＳｉＨ４）、ＤＣＳ（ＳｉＨ２Ｃｌ２）を同時にフローさせる方法のいずれも可能である。
【００４９】
一方、枚葉式装備を使用する場合には、ロードロック装置を用いて多数の半導体基板１０がロードされるカセットローディング部内の酸素ガスを除去し、パージ用ガスを用いて、前記カセットローディング部からチャンバに移動するために通過しなければならないトランスファ部内の酸素ガスを除去し、窒素系のガスをフローさせて、チャンバ内に存在する酸素ガスを除去する。
【００５０】
枚葉式装備を使用する場合には、バッチタイプの装備を使用する場合とは異なり、前記カセットローディング部とトランスファ部とチャンバの温度を低温に維持させる必要がないため、酸化膜の蒸着温度まで上昇させてもよい。
【００５１】
その後、チャンバ内の温度を酸化膜蒸着温度６００〜１０００℃の範囲内で安定化させ、１ｍＴｏｒｒ〜５００Ｔｏｒｒの圧力下で酸素ソースガスのＮ２ＯとシリコンソースガスのＭＳ（ＳｉＨ４）、ＤＣＳ（ＳｉＨ２Ｃｌ２）をフローさせ、前記タングステン膜１３の異常酸化を発生させないＬＰＣＶＤ酸化膜１６を形成する。
【００５２】
前記ソースガスをフローさせる方法としては、酸素ソースガスＮ２Ｏをまずフローさせた後、シリコンソースガスのＭＳ（ＳｉＨ４）、ＤＣＳ（ＳｉＨ２Ｃｌ２）をフローさせる方法や、前記Ｎ２ＯとＭＳ（ＳｉＨ４）、ＤＣＳ（ＳｉＨ２Ｃｌ２）を同時にフローさせる方法のいずれも可能である。
【００５３】
ゲートスペーサを別途形成せず、本発明のＬＰＣＶＤ酸化膜でタングステン膜のシーリング(sealing)とスペーサを同時に形成する場合には、前記ゲート１５の両側面に残るように前記ＬＰＣＶＤ酸化膜１６をエッチバックしてスペーサを形成する。このような場合、前記ＬＰＣＶＤ酸化膜１６の形成膜厚を大きく制限しない。
【００５４】
一方、ゲートスペーサを窒化膜で構成する場合には、前記ＬＰＣＶＤ酸化膜１６は、ゲート１５と窒化膜スペーサとの間でバッファの役割をする。このような場合、前記ＬＰＣＶＤ酸化膜１６を１０〜５０Åの膜厚に形成することが好ましい。
【００５５】
以上、本発明の第１実施例に係る半導体素子の製造を完了する。
【００５６】
図２は、本発明の第２実施例に係る半導体素子の製造工程断面図である。本発明の第２実施例では、前記第１実施例よりゲートエッチング時のエッチングダメージを緩和し且つ安定的な電気的特性を確保するために、ゲート形成工程の後に選択酸化工程または熱工程を追加した。
【００５７】
より具体的に考察すると、図２（ａ）に示すように、半導体基板１０上にゲート誘電膜１１とポリシリコン膜１２を形成し、前記ぽシリコン膜１２上に金属膜、例えばタングステン膜１３を形成する。
【００５８】
前記ポリシリコン膜１２とタングステン膜１３はゲート電極物質であって、前記ポリシリコン膜１２を形成せずにタングステン膜１３のみでゲート電極を構成してもよい。
【００５９】
また、前記ポリシリコン膜１２とタングステン膜１３との反応によるタングステンシリサイド（ＷＳｉｘ）の形成を防止するためには、前記ポリシリコン膜１２とタングステン膜１３との界面にシリサイド防止膜、例えばＷＮｘ、ＴｉＮ、ＷＳｉｘなどを追加することが良い。
【００６０】
その後、前記タングステン膜１３上にハードマスク膜１４を形成する。
【００６１】
図２（ｂ）に示すように、フォトおよびエッチング工程で前記ハードマスク膜１４をパターニングし、パターニングされたハードマスク膜１４を用いて前記タングステン膜１３とポリシリコン膜１２とゲート誘電膜１１をエッチングしてゲート１５を形成する。
【００６２】
その後、ゲートエッチング工程によるエッチングダメージを緩和し且つ安定的な電気的特性を確保するために、選択酸化工程により、前記タングステン膜１３は酸化せずに前記ポリシリコン膜１２と半導体基板１０のみが選択的に酸化するように温度６００〜１０００℃のＨ２雰囲気中でＨ２とＨ２Ｏの割合を調整して前記ポリシリコン膜１２の側面と半導体基板１０の表面に選択酸化膜１７を形成する。前記選択酸化工程の際にＨ２とＨ２Ｏの割合を調整する方法の代わりにプラズマ方式を使用してもよい。
【００６３】
一方、前記選択酸化工程の代わりに、窒素ガスおよびアルゴンガスによる熱処理工程を行ってもよい。
【００６４】
その後、図２（ｃ）に示すように、前記タングステン膜１３の酸化を発生させないＬＰＣＶＤ方式により、前記ゲート１５を含んだ半導体基板１０の全表面上にＬＰＣＶＤ酸化膜１６を形成する。
【００６５】
前記ＬＰＣＶＤ酸化膜１６の蒸着方法と前記ＬＰＣＶＤ酸化膜１６蒸着後の工程は、前述した第１実施例と同様である。
【００６６】
図３は本発明の第３実施例に係る半導体素子の製造工程断面図である。本発明の第３実施例では、前記第１実施例よりゲート１５のエッチング時のエッチングダメージを緩和し且つ安定的な電気的特性を確保するために、ＬＰＣＶＤ酸化膜１６の形成後、選択酸化工程または熱処理工程を追加した。
【００６７】
より具体的に考察すると、図３（ａ）に示すように、半導体基板１上にゲート誘電膜１１とポリシリコン膜１２を形成し、前記ポリシリコン膜１２上に金属膜、例えばタングステン膜１３を形成する。
【００６８】
前記ポリシリコン膜１２とタングステン膜１３はゲート用物質であって、前記ポリシリコン膜１２を形成した積層膜とせずに、タングステン膜１３のみの単一膜を形成してもよい。
【００６９】
また、前記ポリシリコン膜１２と前記タングステン膜１３との反応によるタングステンシリサイド（ＷＳｉｘ）の形成を防止するため（シリサイド反応を抑制するため）には、前記ポリシリコン膜１２とタングステン膜１３との界面にシリサイド防止膜、例えばＷＮｘ、ＴｉＮ、ＷＳｉｘなどを追加することが良い。
【００７０】
その後、前記タングステン膜１３上にハードマスク膜１４を形成する。
【００７１】
図３（ｂ）に示すように、フォトおよびエッチング工程で前記ハードマスク１４をパターニングし、パターニングされたハードマスク膜１４を用いて前記タングステン膜１３とポリシリコン膜１２とゲート誘電膜１１をエッチングしてゲート１５を形成する。
【００７２】
その後、前記タングステン膜１３の酸化を発生させないＬＰＣＶＤ方式により、前記ゲート１５を含んだ半導体基板１０の全表面上にＬＰＣＶＤ酸化膜１６を形成する。
【００７３】
前記タングステン膜１３の酸化を発生させないＬＰＣＶＤ方式によりＬＰＣＶＤ酸化膜１６を形成する方法は、前述した第１実施例と同様である。
【００７４】
次に、図３（ｃ）に示すように、ゲートエッチング工程によるエッチングダメージを緩和し且つ安定的な電気的特性を確保するために、選択酸化工程により、前記タングステン膜１３は酸化せずに前記ポリシリコン膜１２と半導体基板１０が選択的に酸化するように温度６００〜１０００℃のＨ２雰囲気中でＨ２とＨ２Ｏの割合を調整して前記ポリシリコン膜１２の側面と半導体基板１０の表面に選択酸化膜１７を形成する。前記選択酸化工程の際にＨ２とＨ２Ｏの割合を調整する方法の代わりにプラズマ方式を使用してもよい。
【００７５】
一方、前記選択酸化工程の代わりに、窒素ガスおよびアルゴンガスによる熱処理工程を行ってもよい。
【００７６】
以上、本発明の第３実施例に係る半導体素子の製造を完了する。
【００７７】
図４は従来のＬＰＣＶＤ法によって酸化膜を形成する場合と本発明のＬＰＣＶＤ法によって酸化膜を形成した場合のそれぞれに対するＸＲＤ分析結果を示す図である。
【００７８】
図４によれば、従来のＬＰＣＶＤ法によって酸化膜を蒸着した場合には、タングステンがいずれも酸化したが、本発明に係るＬＰＣＶＤ法によって酸化膜を蒸着した場合には、タングステン膜の酸化が全く発生していないことを確認することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施例に係る半導体素子の製造工程断面図である。
【図２】本発明の第２実施例に係る半導体素子の製造工程断面図である。
【図３】本発明の第３実施例に係る半導体素子の製造工程断面図である。
【図４】従来のＬＰＣＶＤ法によって酸化膜を形成した場合と本発明のＬＰＣＶＤ法によって酸化膜を形成した場合のそれぞれに対するＸＲＤ分析結果を示す図である。
【符号の説明】
【００８０】
１０    半導体基板
１１    ゲート誘電膜
１２    ポリシリコン膜
１３    タングステン膜
１４    ハードマスク膜
１５    ゲート
１６    ＬＰＣＶＤ酸化膜
１７    選択酸化膜 
【図１】
2006303404.tif 000003
【図２】
2006303404.tif 000004
【図３】
2006303404.tif 000005
【図４】
2006303404.tif 000006