(57)【要約】      （修正有）【課題】データ検証回路を用いて、マルチレベルセルのプログラム動作を実行することにより、その占有面積を減らすことが可能なページバッファ回路の提供。【解決手段】ビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ装置のページバッファ回路において、センシングノードの電圧をセンシングして上位センシングデータを格納する上位ビットレジスタと、センシングノードの電圧をセンシングして第１下位センシングデータを格納し、第２下位センシングデータを格納する下位ビットレジスタと、上位センシングデータと、入力データのいずれか一つを受信し、そのデータに応答して上位検証データを出力する上位ビット検証回路と、前記第１下位センシングデータまたは反転された第２下位センシングデータを受信し、その受信されたデータに応答して下位検証データを出力する下位ビット検証回路とを含む、ページバッファ回路を提供する。【選択図】図３
2006331614.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ装置のページバッファ回路において、
第１読み出し制御信号に応答してセンシングノードの電圧をセンシングして上位センシングデータを格納し、反転された上位センシングデータを出力するか、あるいは入力データを格納し、反転された入力データを出力する上位ビットレジスタと、
第２読み出し制御信号に応答して、前記センシングノードの電圧をセンシングして第１下位センシングデータを格納し、反転された第１下位センシングデータを出力するか、あるいは第３読み出し制御信号に応答して、前記センシングノードの電圧をセンシングして第２下位センシングデータを格納し、反転された第２下位センシングデータを出力する下位ビットレジスタと、
前記反転された上位センシングデータと前記反転された入力データのいずれか一つを受信し、その受信されたデータに応答して上位検証データを出力する上位ビット検証回路と、
前記第１下位センシングデータまたは前記反転された第２下位センシングデータを受信し、その受信されたデータに応答して下位検証データを出力する下位ビット検証回路とを含むことを特徴とするページバッファ回路。
【請求項２】
ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインを前記センシングノードに連結するビットライン選択回路と、
プリチャージ制御信号に応答して、前記センシングノードを内部電圧でプリチャージするプリチャージ回路と、
データ入力信号に応答して、データ入出力ノードを介してＹゲート回路から受信される前記入力データを前記上位ビットレジスタに出力するデータ入力回路と、
第１プログラム制御信号と第２プログラム制御信号に応答して、前記反転された入力データを前記センシングノードに出力するか、または前記反転された第２下位センシングデータを前記センシングノードに出力するデータ伝送回路と、
第１データ出力信号と第２データ出力信号に応答して、前記反転された上位センシングデータを前記データ入出力ノードを介して前記Ｙゲート回路に出力するか、または前記反転された第２下位センシングデータを前記データ入出力ノードを介して前記Ｙゲート回路に出力するデータ出力回路とをさらに含むことを特徴とする請求項１に記載のページバッファ回路。
【請求項３】
前記上位ビット検証回路は、受信したデータがロジックローのとき、第１データ検証ラインに内部電圧を供給することにより、前記上位検証データをロジック「１」として出力し、受信したデータがロジックハイのとき、前記第１データ検証ラインに前記内部電圧の供給を停止することにより、前記上位検証データをロジック「０」として出力し、
前記下位ビット検証回路は、受信したデータがロジックローのとき、第２データ検証ラインに前記内部電圧を供給することにより、前記第１下位センシングデータまたは前記下位検証データをロジック「１」として出力し、受信したデータがロジックハイのとき、前記第２データ検証ラインに前記内部電圧の供給を停止することにより、前記下位検証データをロジック「０」として出力することを特徴とする請求項１に記載のページバッファ回路。
【請求項４】
前記上位ビットレジスタは、
前記第１読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、前記上位センシングデータを発生するセンシング回路と、
前記上位センシングデータをラッチし、前記反転された上位センシングデータを出力するか、または前記入力データをラッチし、前記反転された入力データを出力するラッチ回路と、
リセット制御信号に応答して、前記ラッチ回路を初期化するラッチリセット回路とを含むことを特徴とする請求項２に記載のページバッファ回路。
【請求項５】
前記第１読み出し制御信号がイネーブルされるとき、前記センシング回路は、前記選択されたビットラインに連結された前記複数のマルチレベルセルのいずれか一つから読み出される上位ビットデータによって決定される前記センシングノードの電圧をセンシングし、前記上位センシングデータを出力することを特徴とする請求項４に記載のページバッファ回路。
【請求項６】
前記下位ビットレジスタは、
前記第２または第３読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、前記第１または第２下位センシングデータを発生するセンシング回路と、
前記第１下位センシングデータをラッチし、前記反転された第１下位センシングデータを出力するか、または前記第２下位センシングデータをラッチし、前記反転された第２下位センシングデータを出力するラッチ回路とを含むことを特徴とする請求項２に記載のページバッファ回路。
【請求項７】
前記第３読み出し制御信号がイネーブルされるとき、前記センシング回路は、前記選択されたビットラインに連結された前記複数のマルチレベルセルのいずれか一つから読み出される下位ビットデータによって決定される前記センシングノードの電圧をセンシングし、前記第２下位センシングデータを出力するか、または前記反転された入力データによって決定される前記センシングノードの電圧をセンシングし、前記第２下位センシングデータを出力することを特徴とする請求項６に記載のページバッファ回路。
【請求項８】
前記データ伝送回路は、
前記第１プログラム制御信号に応答して、前記反転された入力データを前記センシングノードに出力する第１伝送回路と、
前記第２プログラム制御信号に応答して、前記反転された第２下位センシングデータを前記センシングノードに出力する第２伝送回路とを含み、
前記データ出力回路は、
前記第１データ出力信号に応答して、前記反転された上位センシングデータを前記データ入出力ノードを介して前記Ｙゲート回路に出力する第１出力回路と、
前記第２データ出力信号に応答して、前記反転された第２下位センシングデータを前記データ入出力ノードを介して前記Ｙゲート回路に出力する第２出力回路とを含むことを特徴とする請求項２に記載のページバッファ回路。
【請求項９】
複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルを含むメモリセルアレイと、
前記複数のビットライン対それぞれに一つずつ対応するように配置され、それぞれが、プログラム動作の際に、対応する一対のビットラインに連結されたマルチレベルセルのいずれか一つにプログラムされるべきデータを出力し、上位検証データおよび下位検証データを発生し、読み出し動作の際に、前記一対のビットラインに連結されたマルチレベルセルのいずれか一つから読み出されたデータを格納する複数のページバッファ回路と、
前記複数のページバッファ回路それぞれに一つずつ対応するように連結され、データ入出力ラインにさらに連結され、それぞれが、前記プログラム動作の際に、入出力制御信号のいずれか一つに応答して前記データ入出力ラインを介して受信される前記プログラムされるべきデータを対応するページバッファ回路に出力し、前記読み出し動作の際に、前記対応するページバッファ回路から受信される前記読み出されたデータを前記データ入出力ラインに出力する複数のＹゲート回路と、
第１データ検証ラインを介して前記複数のページバッファ回路からそれぞれ受信される前記上位検証データのロジック値を判断し、その判断結果に応じて第１検証信号を出力し、第２データ検証ラインを介して前記複数のページバッファ回路からそれぞれ受信される前記下位検証データのロジック値を判断し、その判断結果に応じて第２検証信号を出力する検証データ判断部とを含むことを特徴とするフラッシュメモリ装置。
【請求項１０】
プログラムまたは読み出し命令に応答して、ローアドレス信号をデコードし、そのデコーディング結果に応じて前記複数のワードラインのいずれか一つを活性化させ、前記第１または第２検証信号に応答して前記活性化されたワードラインにプログラム電圧を供給しまたは供給しないＸデコーダと、
前記プログラムまたは読み出し命令に応答して、カラムアドレス信号をデコードし、そのデコーディング結果に応じてページバッファ制御信号と前記入出力制御信号を出力するＹデコーダとをさらに含むことを特徴とする請求項９に記載のフラッシュメモリ装置。
【請求項１１】
前記ページバッファ制御信号は、第１〜第３読み出し制御信号、ビットライン選択信号、ディスチャージ信号、プリチャージ制御信号、データ入力信号、第１プログラム制御信号、第２プログラム制御信号、第１データ出力信号および第２データ出力信号を含み、
前記複数のページバッファ回路それぞれは、
第１読み出し制御信号に応答して、センシングノードの電圧をセンシングして上位センシングデータを格納し、反転された上位センシングデータを出力するか、あるいは入力データを格納し、反転された入力データを出力する上位ビットレジスタと、
第２読み出し制御信号に応答して、前記センシングノードの電圧をセンシングして第１下位センシングデータを格納し、反転された第１下位センシングデータを出力するか、または第３読み出し制御信号に応答して、前記センシングノードの電圧をセンシングして第２下位センシングデータを格納し、反転された第２下位センシングデータを出力する下位ビットレジスタと、
前記反転された上位センシングデータと前記反転された入力データのいずれか一つを受信し、その受信されたデータに応答して上位検証データを出力する上位ビット検証回路と、
前記第１下位センシングデータまたは前記反転された第２下位センシングデータを受信し、その受信されたデータに応答して下位検証データを出力する下位ビット検証回路とを含むことを特徴とする請求項１０に記載のフラッシュメモリ装置。
【請求項１２】
前記複数のページバッファ回路それぞれは、
前記ビットライン選択信号と前記ディスチャージ信号に応答して、前記対応する一対のビットラインのいずれか一方を選択し、その選択されたビットラインを前記センシングノードに連結するビットライン選択回路と、
前記プリチャージ制御信号に応答して、前記センシングノードを内部電圧でプリチャージするプリチャージ回路と、
前記データ入力信号に応答して、データ入出力ノードを介してＹゲート回路から受信される前記入力データを前記上位ビットレジスタに出力するデータ入力回路と、
前記第１プログラム制御信号と前記第２プログラム制御信号に応答して、前記反転された入力データを前記センシングノードに出力するか、または前記反転された第２下位センシングデータを前記センシングノードに出力するデータ伝送回路と、
前記第１データ出力信号と前記第２データ出力信号に応答して、前記反転された上位センシングデータを前記データ入出力ノードを介して前記Ｙゲート回路に出力するか、または前記反転された第２下位センシングデータを前記データ入出力ノードを介して前記Ｙゲート回路に出力するデータ出力回路とをさらに含み、
前記プログラムされるべきデータは、前記一対のビットラインに連結されたマルチレベルセルのいずれか一つの下位ビットデータプログラム動作の際には、前記反転された第２下位センシングデータであり、前記一対のビットラインに連結されたマルチレベルセルのいずれか一つの上位ビットデータプログラム動作の際には、前記反転された入力データであり、
前記読み出されたデータは、前記一対のビットラインに連結されたマルチレベルセルのいずれか一つの下位ビットデータ読み出し動作の際には、前記反転された第２下位センシングデータであり、前記一対のビットラインに連結されたマルチレベルセルのいずれか一つの上位ビットデータ読み出し動作の際には、前記反転された上位センシングデータであることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記上位ビット検証回路は、受信したデータがロジックローのとき、第１データ検証ラインに内部電圧を供給することにより、前記上位検証データをロジック「１」として出力し、受信したデータがロジックハイのとき、前記第１データ検証ラインに前記内部電圧の供給を停止することにより、前記上位検証データをロジック「０」として出力し、
前記下位ビット検証回路は、受信したデータがロジックローのときには、第２データ検証ラインに前記内部電圧を供給することにより、前記下位検証データをロジック「１」として出力し、受信したデータがロジックハイのときには、前記第２データ検証ラインに前記内部電圧の供給を停止することにより、前記下位検証データをロジック「０」として出力することを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１４】
前記上位ビットレジスタは、
前記第１読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、前記上位センシングデータを発生するセンシング回路と、
前記上位センシングデータをラッチし、前記反転された上位センシングデータを出力するか、または前記入力データをラッチし、前記反転された入力データを出力するラッチ回路と、
リセット制御信号に応答して、前記ラッチ回路を初期化するラッチリセット回路とを含むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１５】
前記第１読み出し制御信号がイネーブルされるとき、前記センシング回路は、前記選択されたビットラインに連結された前記複数のマルチレベルセルのいずれか一つから読み出される上位ビットデータによって決定される前記センシングノードの電圧をセンシングし、前記上位センシングデータを出力することを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項１６】
前記下位ビットレジスタは、
前記第２または第３読み出し制御信号に応答して、前記センシングノードの電圧をセンシングし、前記第１または第２下位センシングデータを発生するセンシング回路と、
前記第１下位センシングデータをラッチし、前記反転された第１下位センシングデータを出力するか、または前記第２下位センシングデータをラッチし、前記反転された第２下位センシングデータを出力するラッチ回路とを含むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１７】
前記第３読み出し制御信号がイネーブルされるとき、前記センシング回路は、前記選択されたビットラインに連結された前記複数のマルチレベルセルのいずれか一つから読み出される下位ビットデータによって決定される前記センシングノードの電圧をセンシングし、前記第２下位センシングデータを出力するか、または前記反転された入力データによって決定される前記センシングノードの電圧をセンシングし、前記第２下位センシングデータを出力することを特徴とする請求項１６に記載のフラッシュメモリ装置。
【請求項１８】
前記データ伝送回路は、
前記第１プログラム制御信号に応答して、前記反転された入力データを前記センシングノードに出力する第１伝送回路と、
前記第２プログラム制御信号に応答して、前記反転された第２下位センシングデータを前記センシングノードに出力する第２伝送回路とを含み、
前記データ出力回路は、
前記第１データ出力信号に応答して、前記反転された上位センシングデータを前記データ入出力ノードを介して前記Ｙゲート回路に出力する第１出力回路と、
前記第２データ出力信号に応答して、前記反転された第２下位センシングデータを前記データ入出力ノードを介して前記Ｙゲート回路に出力する第２出力回路とを含むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１９】
複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置のプログラム動作方法において、
プログラム命令に応答して、Ｘデコーダによってローアドレス信号をデコードし、そのデコーディング結果に応じて前記複数のワードラインのいずれか一つを活性化させる段階と、
前記プログラム命令に応答して、Ｙデコーダによってカラムアドレス信号をデコードし、そのデコーディング結果に応じてページバッファ制御信号を発生する段階と、
前記ページバッファ制御信号にそれぞれ応答して、前記複数のビットライン対それぞれに一つずつ連結され、センシングノードにそれぞれさらに連結される複数のページバッファそれぞれによって対応する一対のビットラインのいずれか一方を選択する段階と、
前記ページバッファ制御信号にそれぞれ応答して、複数のページバッファそれぞれに下位プログラムデータを格納する段階と、
前記複数のページバッファそれぞれによって、前記選択されたビットラインと前記活性化されたワードラインに連結されたプログラムされるべきマルチレベルセルから読み出される下位ビットデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルに前記下位プログラムデータをプログラムしまたはプログラムしない段階と、
前記ページバッファ制御信号にそれぞれ応答して、前記複数のページバッファそれぞれに上位プログラムデータを格納する段階と、
前記複数のページバッファそれぞれによって前記上位プログラムデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータをプログラムしまたはプログラムしない段階とを含むことを特徴とするフラッシュメモリ装置のプログラム動作方法。
【請求項２０】
前記ページバッファ制御信号は、第１〜第３読み出し制御信号、ビットライン選択信号、ディスチャージ信号、プリチャージ制御信号、データ入力信号、第１プログラム制御信号、第２プログラム制御信号、第１データ出力信号および第２データ出力信号を含み、
前記下位プログラムデータを格納する段階は、
前記第１読み出し制御信号に応答して、前記複数のページバッファそれぞれの上位ビットレジスタを初期化させる段階と、
前記データ入力信号に応答して、Ｙゲート回路からそれぞれ受信される入力データを前記複数のページバッファそれぞれの前記上位ビットレジスタに格納する段階と、
前記第２読み出し制御信号に応答して、前記複数のページバッファそれぞれの下位ビットレジスタを初期化させる段階と、
前記第１プログラム制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタに格納された前記入力データを前記複数のページバッファそれぞれの前記下位ビットレジスタに伝達する段階と、
前記第３読み出し制御信号に応答して、前記入力データをセンシングし、そのセンシングデータを前記下位プログラムデータとして前記複数のページバッファそれぞれの前記下位ビットレジスタに格納する段階とを含むことを特徴とする請求項１９に記載のフラッシュメモリ装置のプログラム動作方法。
【請求項２１】
前記下位プログラムデータをプログラムしまたはプログラムしない段階は、
前記複数のページバッファそれぞれによって前記プログラムされるべきマルチレベルセルから読み出される前記下位ビットデータに応答して下位検証データを出力する段階と、
検証データ判断部によって前記複数のページバッファそれぞれの前記下位検証データのロジック値を判断する段階と、
前記複数のページバッファの一部または全体の前記下位検証データのロジック値が「１」のとき、前記プログラムされるべきマルチレベルセルが前記下位プログラムデータをプログラムする段階と、
前記複数のページバッファの前記下位検証データが全てロジック「０」になるまで、前記下位検証データを出力する段階、前記判断する段階、および前記下位プログラムデータをプログラムする段階を繰り返し行う段階と、
前記下位検証データのロジック値が「０」のとき、前記プログラムされるべきマルチレベルセルに前記下位プログラムデータのプログラム動作を停止する段階とを含むことを特徴とする請求項２０に記載のフラッシュメモリ装置のプログラム動作方法。
【請求項２２】
前記下位検証データを出力する段階は、
前記第３読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記下位ビットレジスタによって、前記プログラムされるべきマルチレベルセルから読み出される前記下位ビットデータをセンシングし、そのセンシングされたデータを格納する段階と、
前記下位ビットレジスタに格納されたデータに応答して、前記複数のページバッファそれぞれの前記下位ビット検証回路によって、前記下位検証データを出力する段階とを含むことを特徴とする請求項２１に記載のフラッシュメモリ装置のプログラム動作方法。
【請求項２３】
前記上位プログラムデータを格納する段階は、
前記第１読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタを初期化させる段階と、
前記データ入力信号に応答して、Ｙゲート回路からそれぞれ受信される追加の入力データを前記上位プログラムデータとして前記複数のページバッファそれぞれの前記上位ビットレジスタに格納する段階と、
前記第２読み出し制御信号に応答して、前記複数のページバッファそれぞれの下位ビットレジスタを初期化させる段階と、
前記第３読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記下位ビットレジスタによって、前記プログラムされるべきマルチレベルセルから読み出される前記下位ビットデータをセンシングし、そのセンシングされたデータを格納する段階と、
前記第１プログラム制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタに格納された前記追加の入力データを前記複数のページバッファそれぞれの前記下位ビットレジスタに伝達する段階と、
前記第３読み出し制御信号に応答して、前記追加の入力データをセンシングし、そのセンシングされたデータを追加の下位プログラムデータとして前記複数のページバッファそれぞれの前記下位ビットレジスタに格納する段階とを含むことを特徴とする請求項２０に記載のフラッシュメモリ装置のプログラム動作方法。
【請求項２４】
前記上位プログラムデータをプログラムしまたはプログラムしない段階は、
前記上位プログラムデータに応答して第１上位検証データを出力する段階と、
検証データ判断部によって前記複数のページバッファそれぞれの前記第１上位検証データのロジック値を判断する段階と、
前記複数のページバッファの一部または全体の前記第１上位検証データのロジック値が「１」のとき、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータをプログラムする段階と、
前記複数のページバッファそれぞれによって前記プログラムされるべきマルチレベルセルから読み出される前記上位ビットデータに応答して第２上位検証データを出力する段階と、
前記検証データ判断部によって前記複数のページバッファそれぞれの前記第２上位検証データのロジック値を判断する段階と、
前記複数のページバッファの一部または全体の前記第２上位検証データのロジック値が「１」のとき、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータをプログラムする段階と、
前記複数のページバッファの前記第２上位検証データが全てロジック「０」になるまで、前記上位プログラムデータをプログラムする段階、前記第２上位検証データを出力する段階、および前記第２上位検証データのロジック値を判断する段階を繰り返し行う段階と、
前記第１上位検証データのロジック値が「０」のとき、前記プログラムされるべきマルチレベルセルに前記上位プログラムデータのプログラム動作を停止する段階とを含むことを特徴とする請求項２３に記載のフラッシュメモリ装置のプログラム動作方法。
【請求項２５】
前記上位プログラムデータをプログラムしまたはプログラムしない段階は、前記複数のページバッファそれぞれと前記検証データ判断部によって、前記プログラムされるべきマルチレベルセルから読み出される下位ビットデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルに前記追加の下位プログラムデータをプログラムしまたはプログラムしない段階をさらに含むことを特徴とする請求項２４に記載のフラッシュメモリ装置のプログラム動作方法。
【請求項２６】
前記追加の下位プログラムデータをプログラムしまたはプログラムしない段階は、
前記複数のページバッファそれぞれによって前記プログラムされるべきマルチレベルセルから読み出される前記下位ビットデータに応答して下位検証データを出力する段階と、
前記検証データ判断部によって前記複数のページバッファそれぞれの前記下位検証データのロジック値を判断する段階と、
前記複数のページバッファの一部または全体の前記下位検証データのロジック値が「１」のとき、前記プログラムされるべきマルチレベルセルに前記追加の下位プログラムデータをプログラムする段階と、
前記複数のページバッファの前記下位検証データが全てロジック「０」になるまで、前記下位検証データを出力する段階、前記下位検証データのロジック値を判断する段階、および前記追加の下位プログラムデータをプログラムする段階を繰り返し行う段階と、
前記下位検証データのロジック値が「０」のとき、前記プログラムされるべきマルチレベルセルに前記追加の下位プログラムデータのプログラム動作を停止する段階とを含むことを特徴とする請求項２５に記載のフラッシュメモリ装置のプログラム動作方法。
【請求項２７】
前記第１上位検証データを出力する段階において、前記上位プログラムデータに応答して、前記複数のページバッファそれぞれの前記上位ビット検証回路が前記第１上位検証データを出力し、
前記第２上位検証データを出力する段階は、
前記第１読み出し制御信号に応答して、前記複数のページバッファそれぞれの前記上位ビットレジスタによって、前記プログラムされるべきマルチレベルセルから読み出される前記上位ビットデータをセンシングし、そのセンシングされたデータを格納する段階と、
前記上位ビットレジスタに格納されたデータに応答して、前記複数のページバッファそれぞれの前記上位ビット検証回路によって前記上位検証データを出力する段階とを含むことを特徴とする請求項２４に記載のフラッシュメモリ装置のプログラム動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特にフラッシュメモリ装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、短時間内に大容量のデータのプログラムまたは読み出しを行うためにページバッファを含む。これにより、ページバッファ(page buffer)によってページ単位でフラッシュメモリ装置のプログラム動作または読み出し動作が実行される。一方、最近は、フラッシュメモリ装置の集積度をさらに向上させるために、複数のビットのデータを格納することが可能なマルチレベルセル（Multi-LevelCell；ＭＬＣ）を含むフラッシュメモリ装置が開発されている。通常、マルチレベルセルには、２ビットのデータがプログラムできるので、一つのマルチレベルセルが４つのデータ、すなわち［１１］、［１０］、［００］、［０１］のいずれか一つを格納することができる。また、マルチレベルセルは、格納されたデータ（［１１］、［１０］、［００］、［０１］のいずれか一つ）に対応するしきい値電圧（Ｖｔ１〜Ｖｔ４のいずれか一つ）を持つ。逆に、単一ビットのデータを格納することが可能なメモリセルを通常シングルレベルセル（Single-LevelCell；ＳＬＣ）という。図１は従来のフラッシュメモリ装置のページバッファ回路を示す概略図であって、マルチレベルセルのプログラム動作および読み出し動作のためのページバッファ回路を示す。図１を参照すると、ページバッファ回路１０は、ビットライン選択回路１１、プリチャージ回路１２、上位ビットレジスタ回路１３、下位ビットレジスタ回路１４、データ比較回路１５、上位データ伝送回路１６、および下位データ伝送回路１７を含む。前記ページバッファ回路１０によってマルチレベルセル（図示せず）に下位ビットデータがプログラムされる過程を簡略に説明すると、次の通りである。まず、前記上位ビットレジスタ１３と前記下位ビットレジスタ１４が初期化され、前記上位ビットレジスタ１３にプログラムされるべきデータが格納される。その後、前記上位ビットレジスタ１３に格納されたデータは、前記下位ビットレジスタ１４に伝送され、前記下位ビットレジスタ１４に格納される。前記下位データ伝送回路１７は、前記下位ビットレジスタ１４に格納されたデータをセンシングノードＳＮに出力する。その結果、前記下位ビットレジスタ１４に格納されたデータが前記ビットライン選択回路１１によって前記センシングノードＳＮに連結されたビットラインＢＬｅまたはＢＬｏに伝達され、前記ビットラインＢＬｅまたはＢＬｏに連結されたマルチレベルセルにプログラムされる。上述した過程により、前記マルチレベルセルへの下位ビットデータのプログラム動作が完了する。また、前記マルチレベルセルに上位ビットデータがプログラムされる過程を考察すると、次のとおりである。まず、前記上位ビットレジスタ１３と前記下位ビットレジスタ１４が初期化され、前記下位ビットレジスタ１３にプログラムされるべきデータが格納される。前記下位ビットレジスタ１４には、前記マルチレベルセルから読み出された下位ビットデータが格納される。その後、前記上位ビットレジスタ１３に格納されたデータは、前記下位ビットレジスタ１４に伝送され、前記下位ビットレジスタ１４に格納される。前記データ比較回路１５は、前記上位ビットレジスタ１３に格納されたデータと前記下位ビットレジスタ１４に格納されたデータと���比較し、その比較結果に基づいて、前記上位ビットレジスタ１３または前記下位ビットレジスタ１４に格納されたデータを前記センシングノードＳＮに出力する。その結果、前記データ比較回路１５から出力されるデータが、前記ビットライン選択回路１１によって、前記センシングノードＳＮに連結されたビットラインＢＬｅまたはＢＬｏに伝達されることにより、前記ビットラインＢＬｅまたはＢＬｏに連結されたマルチレベルセルにプログラムされる。上述した過程により、前記マルチレベルセルに上位ビットデータのプログラム動作が完了する。上述したように、前記ページバッファ回路１０は、マルチレベルセルに下位ビットデータをプログラムした後、上位ビットデータをプログラムするために、前記データ比較回路１５を必ず備えなければならないので、その占有面積が増加し、半導体メモリ装置の大きさを増加させるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明が解決しようとする技術的課題は、データ検証回路を用いて、データ比較回路を備えなくてもマルチレベルセルのプログラム動作を実行することにより、その占有面積を減らすことが可能なページバッファ回路を提供することにある。
【０００４】
また、本発明が解決しようとする他の技術的課題は、データ検証回路を用いて、データ比較回路を備えなくてもマルチレベルセルのプログラム動作を実行することにより、その占有面積を減らすことが可能なページバッファ回路を含むフラッシュメモリ装置を提供することにある。
【０００５】
また、本発明が解決しようとする別の技術的課題は、データ検証回路を用いて、データ比較回路を備えなくてもマルチレベルセルのプログラム動作を実行することにより、フラッシュメモリ装置の大きさを減らすことが可能なフラッシュメモリ装置のプログラム動作方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記技術的課題を達成するための本発明に係るページバッファ回路は、少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ装置のページバッファ回路において、上位ビットレジスタ、下位ビットレジスタ、上位ビット検証回路、および下位ビット検証回路を含む。上位ビットレジスタは、第１読み出し制御信号に応答してセンシングノードの電圧をセンシングして上位センシングデータを格納し、反転された上位センシングデータを出力するか、あるいは入力データを格納し、反転された入力データを出力する。下位ビットレジスタは、第２読み出し制御信号に応答して、センシングノードの電圧をセンシングして第１下位センシングデータを格納し、反転された第１下位センシングデータを出力するか、あるいは第３読み出し制御信号に応答して、センシングノードの電圧をセンシングして第２下位センシングデータを格納し、反転された第２下位センシングデータを出力する。上位ビット検証回路は、反転された上位センシングデータと反転された入力データのいずれか一つを受信し、その受信されたデータに応答して上位検証データを出力する。下位ビット検証回路は、第１下位センシングデータまたは反転された第２下位センシングデータを受信し、その受信されたデータに応答して下位検証データを出力する。
【０００７】
また、上記他の技術的課題を達成するための本発明に係るフラッシュメモリ装置は、メモリセルアレイ、複数のページバッファ回路、複数のＹゲート回路、および検証データ判断部を含む。メモリセルアレイは、複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルを含む。メモリセルアレイは、複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルを含む。複数のページバッファ回路は、複数のビットライン対それぞれに一つずつ対応するように配置される。複数のページバッファ回路それぞれは、プログラム動作の際、対応する一対のビットラインに連結されたマルチレベルセルのいずれか一つにプログラムされるべきデータを出力し、上位検証データおよび下位検証データを発生する。また、複数のページバッファ回路それぞれは、読み出し動作の際、一対のビットラインに連結されたマルチレベルセルのいずれか一つから読み出されたデータを格納する。複数のＹゲート回路は、複数のページバッファ回路それぞれに一つずつ対応するように連結され、データ入出力ラインにさらに連結される。複数のＹゲート回路それぞれは、プログラム動作の際、入出力制御信号のいずれか一つに応答してデータ入出力ラインを介して受信されるプログラムされるべきデータを、対応するページバッファ回路に出力する。また、複数のＹゲート回路それぞれは、読み出し動作の際に、対応するページバッファ回路から受信される読み出されたデータをデータ入出力ラインに出力する。検証データ判断部は、第１データ検証ラインを介して複数のページバッファ回路からそれぞれ受信される上位検証データのロジック値を判断し、その判断結果に応じて第１検証信号を出力する。また、検証データ判断部は、第２データ検証ラインを介して複数のページバッファ回路からそれぞれ受信される下位検証データのロジック値を判断し、その判断結果に応じて第２検証信号を出力する。
【０００８】
また、上記別の技術的課題を達成するための本発明に係るフラッシュメモリ装置のプログラム動作方法は、複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルを含むフラッシュメモリ装置のプログラム動作方法において、プログラム命令に応答して、Ｘデコーダによってローアドレス信号をデコードし、そのデコーディング結果に応じて複数のワードラインのいずれか一つを活性化させる段階と、プログラム命令に応答して、Ｙデコーダによってカラムアドレス信号をデコードし、そのデコーディング結果に応じてページバッファ制御信号を発生する段階と、ページバッファ制御信号にそれぞれ応答して、複数のビットライン対それぞれに一つずつ連結され、センシングノードにそれぞれさらに連結される複数のページバッファそれぞれによって対応する一対のビットラインのいずれか一つを選択する段階と、ページバッファ制御信号にそれぞれ応答して、複数のページバッファそれぞれに下位プログラムデータを格納する段階と、複数のページバッファそれぞれによって選択されたビットラインと活性化されたワードラインに連結されたプログラムされるべきマルチレベルセルから読み出される下位ビットデータを検証し、その検証結果に基づいて、プログラムされるべきマルチレベルセルに下位プログラムデータをプログラムしまたはプログラムしない段階と、ページバッファ制御信号にそれぞれ応答して、複数のページバッファそれぞれに上位プログラムデータを格納する段階と、複数のページバッファそれぞれによって上位プログラムデータを検証し、その検証結果に基づいて、プログラムされるべきマルチレベルセルに上位プログラムデータをプログラムしまたはプログラムしない段階とを含む。
【発明の効果】
【０００９】
上述したように、本発明によれば、ページバッファ回路がデータ比較回路を備えなくても、データ検証回路を用いて、マルチレベルセルのプログラム動作を実行するので、その占有面積が減少でき、フラッシュメモリ装置の大きさが減少できる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００１１】
図２は本発明の一実施例に係るページバッファ回路を含むフラッシュメモリ装置の概略ブロック図である。図２を参照すると、フラッシュメモリ装置１００は、メモリセルアレイ１１０、複数のページバッファ回路ＰＢ１〜ＰＢＫ（Ｋは整数）、複数のＹゲート回路ＹＧ１〜ＹＧＫ、Ｘデコーダ１２０、Ｙデコーダ１３０、および検証データ判断部１４０を含む。前記メモリセルアレイ１１０は、ビットラインＢＬｅ１〜ＢＬｅＫ、ＢＬｏ１〜ＢＬｏＫ（Ｋは整数）とワードラインＷＬ１〜ＷＬＪ（Ｊは整数）を共有する複数のマルチレベルセル（図示せず）を含む。
前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれには一対のビットラインが連結される。例えば、前記ページバッファ回路ＰＢ１には前記ビットラインＢＬｅ１、ＢＬｏ１が連結される。前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれは、前記フラッシュメモリ装置１００のプログラム動作の際に、自分と連結された一対のビットラインに連結された前記マルチレベルセルのいずれか一つにプログラムされるべきデータ（図示せず）を出力する。また、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれは、前記フラッシュメモリ装置１００の読み出し動作の際に、自分と連結された一対のビットラインに連結された前記マルチレベルセルのいずれか一つから読み出されたデータ（図示せず）を格納する。前記Ｙゲート回路ＹＧ１〜ＹＧＫは、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれに一つずつ対応するように連結され、データ入出力ラインＤＩ０にさらに連結される。前記Ｙゲート回路ＹＧ１〜ＹＧＫは、前記フラッシュメモリ装置１００のプログラム動作の際に、入出力制御信号ＹＳ１〜ＹＳＫにそれぞれ応答して前記データ入出力ラインＤＩ０を介して受信される前記プログラムされるべきデータを対応するページバッファ回路に出力する。また、前記フラッシュメモリ装置１００の読み出し動作の際に、前記Ｙゲート回路ＹＧ１〜ＹＧＫは、それぞれ対応するページバッファ回路から受信される前記読み出されたデータを前記データ入出力ラインＤＩ０に出力する。
【００１２】
前記Ｘデコーダ１２０は、プログラム命令ＰＧＭまたは読み出し命令ＲＥＡＤに応答して、ローアドレス信号ＲＡＤＤをデコードし、そのデコーディング結果に応じて前記ワードラインＷＬ１〜ＷＬＪのいずれか一つを活性化させる。また、前記Ｘデコーダ１２０は、検証信号ＦＭＶＲ、ＳＭＶＲ、ＬＶＲのいずれか一つを受信し、その受信された検証信号ＦＭＶＲ、ＳＭＶＲ、ＬＶＲのいずれか一つを受信し、その受信された検証信号ＦＭＶＲ、ＳＭＶＲ、ＬＶＲのいずれかに応答して、前記活性化されたワードラインにプログラム電圧を供給しまたは供給しない。さらに詳しくは、前記受信された検証信号ＦＭＶＲ、ＳＭＶＲ、ＬＶＲのいずれか一つがイネーブルされるとき、前記Ｘデコーダ１２０が前記活性化されたワードラインに前記プログラム電圧を供給する。
【００１３】
前記Ｙデコーダ１３０は、前記プログラム命令ＰＧＭまたは前記読み出し命令ＲＥＡＤに応答して、カラムアドレス信号ＣＡＤＤをデコードし、そのデコーディング結果に応じてページバッファ制御信号ＰＢＣＴＬを出力する。前記ページバッファ制御信号ＰＢＣＴＬは、ディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏ、ビットライン選択信号ＢＳＬｅ、ＢＳＬｏ、プリチャージ制御信号ＰＲＣＨ、プログラム制御信号ＭＰＧＭ、ＳＰＧＭ、読み出し制御信号ＲＥＡＤ、ＬＲＥＡＤ１、ＬＲＥＡＤ２、データ入力信号ＤＩ１〜ＤＩＫ、ｎＤＩ１〜ｎＤＩＫ（Ｋは整数）、およびデータ出力信号ＭＢＤ０、ＳＢＤ０を出力する。また、前記Ｙデコーダ１３０は、前記デコーディング結果に応じて前記入出力制御信号ＹＳ１〜ＹＳＫを出力する。
【００１４】
前記検証データ判断部１４０は、第１データ検証ラインＭＶＬ１〜ＭＶＬＫ（Ｋは整数）を介して前記複数のページバッファ回路ＰＢ１〜ＰＢＫからそれぞれ受信される第１または第２上位検証データＦＭＶＤ１〜ＦＭＶＤＫまたはＳＭＶＤ１〜ＳＭＶＤＫ（Ｋは整数）のロジック値を判断し、その判断結果に応じて前記検証信号ＦＭＶＲまたはＳＭＶＲを出力する。より詳しくは、前記第１または第２上位検証データＦＭＶＤ１〜ＦＭＶＤＫまたはＳＭＶＤ１〜ＳＭＶＤＫ（Ｋは整数）の一部または全体がロジック「１」のとき、前記検証信号ＦＭＶＲまたはＳＭＶＲをイネーブルさせる。また、前記検証データ判断部１４０は、第２データ検証ラインＬＶＬ１〜ＬＶＬＫ（Ｋは整数）を介して前記複数のページバッファ回路ＰＢ１〜ＰＢＫからそれぞれ受信される下位検証データＬＶＤ１〜ＬＶＤＫ（Ｋは整数）のロジック値を判断し、その判断結果に応じて検証信号ＬＶＲを出力する。より詳しくは、前記下位検証データＬＶＤ１〜ＬＶＤＫの一部または全体がロジック「１」のとき、前記検証信号ＬＶＲをイネーブルさせる。
【００１５】
次に、図３を参照して、前記ページバッファ回路ＰＢ１〜ＰＢＫの構成及び具体的な動作を詳細に説明する。前記ページバッファ回路ＰＢ１〜ＰＢＫの構成および具体的な動作は実質的に類似なので、前記ページバッファ回路ＰＢ１を中心として説明する。一方、図３には前記ビットラインＢＬｅ１、ＢＬｏ１を介して前記ページバッファ回路ＰＢ１に連結される前記メモリセルアレイ１１０の一部分が示される。前記メモリセルアレイ１１０は、マルチレベルセルＭＬＣ、ドレイン選択トランジスタＤＳＴおよびソース選択トランジスタＳＳＴを含む。前記マルチレベルセルＭＬＣのゲートは、前記ワードラインＷＬ１〜ＷＬＪにそれぞれ連結される。また、前記ドレイン選択トランジスタＤＳＴそれぞれと前記ソース選択トランジスタＳＳＴそれぞれとの間に、設定された数の前記マルチレベルセルＭＬＣが直列に連結される。また、前記ドレイン選択トランジスタＤＳＴは、前記ビットラインＢＬｅ１、ＢＬｏ１にそれぞれ一つずつ連結される。
【００１６】
前記ページバッファ回路ＰＢ１は、ビットライン選択回路２１０、上位ビットレジスタ２２０、下位ビットレジスタ２３０、データ入力回路２４０、上位ビット検証回路２５０、下位ビット検証回路２６０、データ伝送回路２７０、データ出力回路２８０およびプリチャージ回路２９０を含む。前記ビットライン選択回路２１０は、ビットライン選択信号ＢＳＬｅ、ＢＳＬｏとディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏに応答して、前記ビットラインＢＬｅ１、ＢＬｏ１のいずれか一つを選択し、その選択されたビットラインＢＬｅ１またはＢＬｏ１をセンシングノードＳＯに連結する。前記ビットライン選択回路２１０は、ＮＭＯＳトランジスタ２１１〜２１４を含み、これらの詳細な動作説明は、本技術分野における通常の知識を有する者であればよく理解できるので省略する。前記上位ビットレジスタ２２０は、センシング回路２２１、ラッチ回路２２２およびラッチリセット回路２２３を含む。前記センシング回路２２１は、ＮＭＯＳトランジスタ２２４、２２５を含み、読み出し制御信号ＭＲＥＡＤに応答して、前記センシングノードＳＯの電圧をセンシングし、ノードＱ１に上位センシングデータＳＭＢを発生する。前記ラッチ回路２２２は、ラッチ２２６とインバータ２２７を含む。前記ラッチ２２６は、前記ノードＱ１に発生した前記上位センシングデータＳＭＢをラッチし、反転された上位センシングデータＳＭをノードＱ２に出力する。また、前記ラッチ２２６は、入力データＤ１ＢまたはＤ２をラッチし、反転された入力データＤ１またはＤ２Ｂを前記ノードＱ２またはＱ１に出力する。前記インバータ２２７は、前記ノードＱ１を介して前記ラッチ２２６から前記上位センシングデータＳＭＢまたは前記入力データＤ１ＢまたはＤ２Ｂを受信し、その受信されたデータＳＭＢ、Ｄ１Ｂ、Ｄ２Ｂのいずれか一つを反転させて出力する。前記ラッチリセット回路２２３は、リセット制御信号ＭＲＳＴに応答して、前記ラッチ回路２２２を初期化させる。
【００１７】
前記下位ビットレジスタ２３０は、センシング回路２３１とラッチ回路２３２を含む。前記センシング回路２３１は、ＮＭＯＳトランジスタ２３３〜２３５を含み、読み出し制御信号ＬＲＥＡＤ１またはＬＲＥＡＤ２に応答して、前記センシングノードＳＯの電圧をセンシングし、下位センシングデータＳＬ１またはＳＬ２ＢをノードＱ４またはＱ３に発生する。前記ラッチ回路２３２は、ラッチ２３６とインバータ２３７を含む。前記ラッチ２３６は、前記下位センシングデータＳＬ１またはＳＬ２Ｂをラッチし、前記ノードＱ３またはＱ４に反転された下位センシングデータＳＬ１ＢまたはＳＬ２を出力する。前記インバータ２３７は、前記ノードＱ３を介して前記ラッチ２２６から前記反転された下位センシングデータＳＬ１Ｂまたは前記下位センシングデータＳＬ２Ｂを受信し、その受信されたデータＳＬ１ＢまたはＳＬ２Ｂを反転させて出力する。
【００１８】
前記データ入力回路２４０は、ＮＭＯＳトランジスタ２４１、２４２を含み、データ入力信号ＤＩ１、ｎＤＩ１に応答して、データ入出力ノードＩＯＮを介してＹゲート回路ＹＧ１から受信される前記入力データＤ１ＢまたはＤ２を前記ノードＱ１またはＱ２を介して前記上位ビットレジスタ２２０の前記ラッチ２２６に出力する。
【００１９】
前記上位ビット検証回路２５０は、前記ノードＱ２に連結され、前記ラッチ２２６から前記反転された上位センシングデータＳＭ、前記反転された入力データＤ１、および前記入力データＤ２のいずれか一つを受信する。前記上位ビット検証回路２５０は、受信されたデータＳＭ、Ｄ１、Ｄ２のいずれか一つに応答して第２または第１上位検証データＳＭＶＤ１またはＦＭＶＤ１を第１データ検証ラインＭＶＬ１に出力する。好ましくは、前記上位ビット検証回路２５０は、ＰＭＯＳトランジスタで実現できる。この場合、前記受信されたデータＳＭ、Ｄ１、Ｄ２のいずれか一つがロジックロー（すなわち、「０」）のとき、前記ＰＭＯＳトランジスタ２５０が前記第１データ検証ラインＭＶＬ１に内部電圧ＶＣＣを供給することにより、前記第２または第１上位検証データＳＭＶＤ１またはＦＭＶＤ１をロジック「１」として出力する。逆に、前記受信されたデータＳＭ、Ｄ１、Ｄ２のいずれか一つがロジックハイ（すなわち、「１」）のとき、前記ＰＭＯＳトランジスタ２５０が前記第１データ検証ラインＭＶＬ１に前記内部電圧ＶＣＣを供給しない。したがって、前記第２または第１上位検証データＳＭＶＤ１またはＦＭＶＤ１がロジック「０」になる。初期に、前記第１データ検証ラインＭＶＬ１はグラウンド電圧レベルに設定される。
【００２０】
前記下位ビット検証回路２６０は、前記ノードＱ４に連結され、前記ラッチ２３６から前記反転された下位センシングデータＳＬ２または下位センシングデータＳＬ１を受信する。前記下位ビット検証回路２６０は、前記反転された下位センシングデータＳＬ２または前記下位センシングデータＳＬ１に応答して下位検証データＬＶＤ１を第２データ検証ラインＬＶＬ１に出力する。好ましくは、前記下位ビット検証回路２６０は、ＰＭＯＳトランジスタで実現できる。この場合、ロジックロー（すなわち、「０」）の前記下位センシングデータＳＬ１が受信されるとき、前記ＰＭＯＳトランジスタ２６０が前記第２データ検証ラインＬＶＬ１に前記内部電圧ＶＣＣを供給することにより、前記下位検証データＦＬＶＤ１またはＳＬＶＤ１をロジック「１」として出力する。逆に、ロジックハイ（すなわち「１」）の前記反転された下位センシングデータＳＬ２が受信されるとき、前記ＰＭＯＳトランジスタ２６０が前記第２データ検証ラインＬＶＬ１に前記内部電圧ＶＣＣを供給しない。したがって、前記下位検証データＬＶＤ１がロジック「０」になる。初期に、前記第２データ検証ラインＬＶＬ１はグラウンド電圧レベルに設定される。
【００２１】
前記データ伝送回路２７０は、第１伝送回路２７１と第２伝送回路２７２を含む。前記第１および第２伝送回路２７１、２７２は、ＮＭＯＳトランジスタでそれぞれ実現できる。前記第１伝送回路２７１は、プログラム制御信号ＭＰＧＭに応答して前記上位ビットレジスタ２２０のインバータ２２７から受信される前記反転された入力データＤ１または前記入力データＤ２を前記センシングノードＳＯに出力する。前記第２伝送回路２７２は、プログラム制御信号ＳＰＧＭに応答して、前記下位ビットレジスタ２３０のインバータ２３７から受信される前記反転された下位センシングデータＳＬ２を前記センシングノードＳＯに出力する。
【００２２】
前記データ出力回路２８０は、第１出力回路２８１と第２出力回路２８２を含む。前記第１および第２出力回路２８１、２８２は、ＮＭＯＳトランジスタでそれぞれ実現できる。前記第１出力回路２８１は、データ出力信号ＭＢＤ０に応答して、前記反転された上位センシングデータＳＭを前記データ入出力ノードＩＯＮを介して前記Ｙゲート回路ＹＧ１に出力する。前記第２出力回路２８２は、データ出力信号ＳＢＤＯに応答して、前記反転された下位センシングデータＳＬ２を前記データ入出力ノードＩＯＮを介して前記Ｙゲート回路ＹＧ１に出力する。前記プリチャージ回路２９０は、プリチャージ制御信号ＰＲＣＨに応答して、前記センシングノードＳＯを内部電圧ＶＣＣでプリチャージする。
【００２３】
次に、前記フラッシュメモリ装置１００のプログラム動作を詳細に説明する。図４は図３に示したページバッファ回路によるメモリセルの下位ビットデータプログラム過程を示す流れ図である。図４を参照すると、プログラム命令ＰＧＭに応答して、前記Ｘデコーダ１２０がローアドレス信号ＲＡＤＤをデコードし、そのデコーディング結果に応じてワードラインＷＬ１〜ＷＬＪのいずれか一つを活性化させる（３１０）。前記プログラム命令ＰＧＭに応答して、前記Ｙデコーダ１３０がカラムアドレス信号ＣＡＤＤをデコードし、そのデコーディング結果に応じてページバッファ制御信号ＰＢＣＴＬを発生する（３２０）。ここで、ページバッファ制御信号ＰＢＣＴＬ１はディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏ、ビットライン選択信号ＢＳＬｅ、ＢＳＬｏ、プリチャージ制御信号ＰＲＣＨ、プログラム制御信号ＭＰＧＭ、ＳＰＧＭ、読み出し制御信号ＭＲＥＡＤ、ＬＲＥＡＤ１、ＬＲＥＡＤ２、データ入力信号ＤＩ１〜ＤＩＫ、ｎＤＩ１〜ｎＤＩＫ、およびデータ出力信号ＭＢＤＯ、ＳＢＤＯを含む。また、前記Ｙデコーダ１３０は、前記デコーディング結果に応じて入出力制御信号ＹＳ１〜ＹＳＫを出力する。前記ディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏと前記ビットライン選択信号ＢＳＬｅ、ＢＳＬｏに応答して、複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれが自分と連結された一対のビットラインのいずれか一方を選択する（３３０）。すなわち、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれのビットライン選択回路２１０が一対のビットラインのいずれか一方をセンシングノードＳＯに連結する。
【００２４】
その後、前記プリチャージ制御信号ＰＲＣＨ、前記プログラム制御信号ＭＰＧＭ、および前記読み出し制御信号ＭＲＥＡＤ、ＬＲＥＡＤ１、ＬＲＥＡＤ２に応答して、複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれが下位プログラムデータを格納する（３４０）。図５および図７を参照して、前記段階（３４０）をより詳しく説明すると、次の通りである。まず、前記プリチャージ制御信号ＰＲＣＨと読み出し制御信号ＭＲＥＡＤに応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの上位ビットレジスタ２２０が初期化される（３４１）。これをより詳しく説明すると、図７の上位ビットレジスタ初期化区間Ｐ１を参照すると、前記プリチャージ制御信号ＰＲＣＨがディスエーブルされ、前記読み出し制御信号ＭＲＥＡＤがイネーブルされる。前記プリチャージ制御信号ＰＲＣＨに応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれのプリチャージ回路２９０が前記センシングノードＳＯを内部電圧ＶＣＣでプリチャージする。前記読み出し制御信号ＭＲＥＡＤに応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記上位ビットレジスタ２２０のセンシング回路２２１が前記センシングノードＳＯの電圧をセンシングし、上位センシングデータＳＭＢをノードＱ１に発生する。この際、前記センシングノードＳＯが前記内部電圧ＶＣＣレベルなので、前記センシング回路２２１のＮＭＯＳトランジスタ２２４、２２５が全てターンオンされ、前記ノードＱ１にはグラウンド電圧ＶＳＳレベルの前記上位センシングデータＳＭＢが発生する。その結果、前記上位ビットレジスタ２２０のラッチ回路２２２がロジックローの前記上位センシングデータＳＭＢをラッチすることにより、初期化される。
【００２５】
次に、図７のデータ入力区間Ｐ２を参照すると、前記データ入力信号ＤＩ１〜ＤＩＫ、ｎＤＩ１〜ｎＤＩＫに応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記上位ビットレジスタ２２０に入力データＤ１ＢまたはＤ２が格納される（３４２）。より詳しくは、入出力制御信号ＹＳ１〜ＹＳＫがイネーブルされるとき、Ｙゲート回路ＹＧ１〜ＹＧＫが前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれのデータ入出力ノードＩＯＮをデータ入出力ラインＤＩ０に連結する。この際、前記データ入出力ラインＤＩ０はグラウンド電圧ＶＣＣレベルに設定される。また、前記データ入力信号ＤＩ１〜ＤＩＫ、ｎＤＩ１〜ｎＤＩＫに応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれのデータ入力回路２４０がノードＱ１、Ｑ２のいずれか一方をデータ入出力ノードＩＯＮに連結し、その結果、前記ノードＱ１、Ｑ２のいずれか一方が前記グラウンド電圧ＶＳＳレベルになる。したがって、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記上位ビットレジスタ２２０にロジック「０」の前記入力データＤ１Ｂが格納されるか、またはロジック「０」の前記入力データＤ２が格納される。例えば、前記データ入力信号ＤＩ１、ｎＤＩ２がイネーブルされ、前記データ入力信号ｎＤＩ１、ＤＩ２がディスエーブルされると、前記ページバッファ回路ＰＢ１の上位ビットレジスタ２２０に前記入力データＤ１Ｂが格納され、前記ページバッファ回路ＰＢ２の上位ビットレジスタ２３０に前記入力データＤ２が格納される。言い換えれば、前記ページバッファ回路ＰＢ１の上位ビットレジスタ２２０のラッチ回路２２２が前記入力データＤ１Ｂをラッチし、前記ページバッファ回路ＰＢ２の上位ビットレジスタ２３０のラッチ回路２２２が前記入力データＤ２をラッチする。その結果、前記ページバッファ回路ＰＢ１のラッチ回路２２２がノードＱ２にロジック「１」の反転された入力データＤ１を出力し、前記ページバッファ回路ＰＢ２のラッチ回路２２２がノードＱ２にロジック「０」の入力データＤ２を出力する。したがって、図７に示すように、前記データ入力信号ＤＩ１〜ＤＩＫの一部と、前記データ入力信号ｎＤＩ１〜ｎＤＩＫの一部が選択的にイネーブルされることにより、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれのノードＱ２に前記反転された入力データＤ１または前記入力データＤ２が出力される。
【００２６】
図７の下位ビットレジスタ初期化区間Ｐ３を参照すると、前記プリチャージ制御信号ＰＲＣＨと読み出し制御信号ＬＲＥＡＤ１に応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの下位ビットレジスタ２３０が初期化されることにより、ノードＱ４にロジック「０」の下位センシングデータＳＬ１を出力する（３４３）。前記下位ビットレジスタ２３０が初期化される過程についての説明は、上述した上位ビットレジスタ２２０の初期化過程と類似なので省略する。
【００２７】
図７のデータ伝達区間Ｐ４を参照すると、前記プリチャージ制御信号ＰＲＣＨ、プログラム制御信号ＭＰＧＭおよび読み出し制御信号ＬＲＥＡＤ２に応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの上位ビットレジスタ２２０に格納されたデータが下位ビットレジスタ２３０に伝達される（３４４）。これをより詳しく説明すると、まず、図７に示すように、前記プリチャージ制御信号ＰＲＣＨがディスエーブルされた後、前記プログラム制御信号ＭＰＧＭと前記読み出し制御信号ＬＲＥＡＤ２が同時にイネーブルされる。前記プリチャージ制御信号ＰＲＣＨに応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記プリチャージ回路２９０が前記センシングノードＳＯを前記内部電圧ＶＣＣでプリチャージする。また、前記プログラム制御信号ＭＰＧＭに応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれのデータ伝送回路２７０が前記ノードＱ２から受信される前記反転された入力データＤ１または前記入力データＤ２を前記センシングノードＳＯを介して前記下位ビットレジスタ２３０に出力する。前記読み出し制御信号ＬＲＥＡＤ２に応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記下位ビットレジスタ２３０が前記センシングノードＳＯの前記反転された入力データＤ１または前記入力データＤ２をセンシングし、そのセンシングされたデータを前記下位プログラムデータとして格納する（３４５）。これをより詳しく説明すると、前記読み出し制御信号ＬＲＥＡＤ２に応答して、前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記下位ビットレジスタ２３０のセンシング回路２３１が前記反転された入力データＤ１または前記入力データＤ２をセンシングし、下位センシングデータＳＬ２ＢをノードＱ３に発生する。前記複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記下位ビットレジスタ２３０のラッチ回路２３２は、下位センシングデータＳＬ２Ｂをラッチし、ノードＱ４に反転された下位センシングデータＳＬ２を出力する。例えば、前記データ伝送回路２７０が前記センシングノードＳＯにロジック「１」の前記反転された入力データＤ１を出力する場合、前記センシング回路２３１のＮＭＯＳトランジスタ２３５がターンオンされることにより、前記ノードＱ３にロジック「０」の前記下位センシングデータＳＬ２Ｂを発生する。その結果、前記ラッチ回路２３２は、前記ノードＱ４にロジック「１」の前記反転された下位センシングデータＳＬ２を出力する。また、前記データ伝送回路２７０が前記センシングノードＳＯにロジック「０」の前記入力データＤ２を出力する場合、前記ＮＭＯＳトランジスタ２３５がターンオフ状態に維持されるので、前記ラッチ回路２３２が初期化された状態に維持され、前記ノードＱ４にロジック「０」の前記下位センシングデータＳＬ１を連続して出力する。したがって、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記下位ビットレジスタ２３０には、前記下位センシングデータＳＬ１または前記反転された下位センシングデータＳＬ２が前記下位プログラムデータとして格納される。
【００２８】
さらに図４を参照すると、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれは、選択されたビットラインＢＬｅ１〜ＢＬｅＫのいずれか一つまたはＢＬｏ１〜ＢＬｏＫのいずれか一つに連結されたプログラムされるべきマルチレベルセルＭＬＣから読み出す下位ビットデータＬＲＤを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルＭＬＣに前記下位プログラムデータをプログラムしあるいはプログラムしない（３５０）。ここで、図６〜図８を参照して、前記段階３５０をより詳しく説明する。まず、図７の下位ビットデータ読み出し区間Ｐ５を参照すると、まず、上述と類似に、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれのプリチャージ回路２９０が前記センシングノードＳＯを前記内部電圧ＶＣＣでプリチャージする。また、前記検証電圧ＰＶＶ１が活性化された（すなわち、選択された）ワードライン（例えば、ＷＬ１）に印加され、読み出し電圧ＶＲＥＡＤが選択されていないワードライン（例えば、ＷＬ２〜ＷＬＪ）、ドレイン選択ラインＤＳＬ、およびソース選択ラインＳＳＬに印加される。図８を参照すると、前記読み出し電圧ＶＲＥＡＤは、前記検証電圧ＰＶＶ１よりさらに大きく、前記検証電圧ＰＶＶ１は、プログラムされていないマルチレベルセルＭＬＣ（すなわち、データ「１１」が格納されたマルチレベルセル）のしきい値電圧よりさらに大きい。その結果、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれのセンシングノードＳＯには前記選択されたワードラインＷＬ１と選択されたビットライン（例えば、ＢＬｅ１〜ＢＬｅＫのいずれか一つ）に連結されたプログラムされるべきマルチレベルセルＭＬＣから読み出された前記下位ビットデータＬＲＤが出力される。この際、前記プログラムされるべきマルチレベルセルＭＬＣに「１１」のデータが格納された場合、前記プログラムされるべきマルチレベルセルＭＬＣがターンオンされて前記センシングノードＳＯにロジック「０」の下位ビットデータＬＲＤを出力する。また、前記プログラムされるべきマルチレベルセルＭＬＣに「１１」を除いたデータ（「１０」または「００」または「０１」）が格納された場合、前記プログラムされるべきマルチレベルセルＭＬＣがターンオフされて前記センシングノードＳＯにロジック「１」の下位ビットデータＬＲＤを出力する。
【００２９】
その後、前記読み出し制御信号ＬＲＥＡＤ２がイネーブルされるとき、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記センシング回路２３１が前記センシングノードＳＯの前記下位ビットデータＬＲＤをセンシングし、前記ノードＱ３に前記下位センシングデータＳＬ２Ｂを発生する。この際、前記下位ビットデータＬＲＤがロジック「１」のとき、前記センシング回路２３１は前記ノードＱ３にロジック「０」の前記下位センシングデータＳＬ２Ｂを発生する。例えば、前記段階３４５において、前記下位ビットレジスタ２３０に前記下位センシングデータＳＬ１が前記下位プログラムデータとして格納された場合、前記下位ビットレジスタ２３０は、前記下位センシングデータＳＬ２Ｂでアップデートされる。また、前記段階３４５において、前記下位ビットレジスタ２３０に前記反転された下位センシングデータＳＬ２が前記下位プログラムデータとして格納された場合、前記下位ビットレジスタ２３０は、前記反転された下位センシングデータＳＬ２を保つ。逆に、前記下位ビットデータＬＲＤがロジック「０」のとき、前記センシング回路２３１のＮＭＯＳトランジスタ２３４がターンオフ状態に維持され、前記下位ビットレジスタ２３０は、前記段階３４５で格納された前記下位プログラムデータＳＬ１またはＳＬ２を維持する。結果的に、前記下位ビットデータＬＲＤのロジックレベルに応じて、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれのラッチ回路２３２に前記センシング回路２３１によってセンシングされた前記下位センシングデータＳＬ２Ｂが格納されるか、または前記下位センシングデータＳＬ１が格納される（３５１）。
【００３０】
図７の下位データ検証区間Ｐ６を参照すると、前記プリチャージ制御信号ＰＲＣＨがディスエーブルされ、前記ディスチャージ信号ＤＩＳＣＨｅ、ＤＩＳＣＨｏがイネーブルされる。その結果、前記ページバッファ回路ＰＢ１〜ＰＢＫがそれぞれセンシングノードＳＯを前記内部電圧ＶＣＣでプリチャージし、前記ビットラインＢＬｅ１〜ＢＬｅＫ、ＢＬｏ１〜ＢＬｏＫを電圧ＶＩＲＰＷＲでプリチャージする。また、前記区間Ｐ６の間、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの下位ビット検証回路２６０がノードＱ４を介して受信される前記下位センシングデータＳＬ１またはＳＬ２に応答して、下位検証データＬＶＤ１〜ＬＶＤＫのいずれか一つを第２データ検証ラインＬＶＬ１〜ＬＶＬＫのいずれか一つに出力する（３５２）。例えば、前記ページバッファ回路ＰＢ１において、前記下位ビット検証回路２６０が前記下位センシングデータＳＬ１を受信する場合、前記下位検証データＬＶＤ１をロジック「１」として前記第２データ検証ラインＬＶＬ１に出力する。また、前記下位ビット検証回路２６０が前記下位センシングデータＳＬ２を受信する場合、前記下位検証データＬＶＤ１をロジック「０」として前記第２データ検証ラインＬＶＬ１に出力する。
【００３１】
一方、前記区間Ｐ６の間、検証データ判断部１４０が前記第２データ検証ラインＬＶＬ１〜ＬＶＬＫを介して受信される前記下位検証データＬＶＤ１〜ＬＶＤＫが全てロジック「０」なのか否かを判断する（３５３）。前記検証データ判断部１４０は、前記下位検証データＬＶＤ１〜ＬＶＤＫの一部または全体がロジック「１」のとき、検証信号ＬＶＲをイネーブルさせる。その結果、図７の下位ビットプログラム区間Ｐ７から参照されるように、前記検証信号ＬＶＲに応答して、Ｘデコーダ１２０が前記選択されたワードラインＷＬにプログラム電圧ＶＰＧＭを供給し、前記選択されていないワードラインＷＬ２〜ＷＬＪにパス電圧ＶＰＡＳＳを供給する。この際、プログラム制御信号ＳＰＧＭがイネーブルされると、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記データ伝送回路２７０が前記下位ビットレジスタ２３０に格納された前記下位プログラムデータＳＬ１またはＳＬ２を前記センシングノードＳＯに出力する。したがって、前記下位プログラムデータＳＬ１またはＳＬ２が前記ワードラインＷＬ１と選択されたビットラインＢＬｅ１〜ＢＬｅＫのいずれか一つに連結された前記プログラムされるべきマルチレベルセルＭＬＣにプログラムされる（３５４）。その後、図７の区間Ｐ５’、Ｐ６’、Ｐ７に示すように、前記下位検証データＬＶＤ１〜ＬＶＤＫが全てロジック「０」になるまで、前記段階３５１〜３５４が繰り返し行われる。また、前記検証データ判断部１４０は、前記下位検証データＬＶＤ１〜ＬＶＤＫが全てロジック「０」のとき、検証信号ＬＶＲをディスエーブルさせる。その結果、前記検証信号ＬＶＲに応答して、Ｘデコーダ１２０が前記選択されたワードラインＷＬにプログラム電圧ＶＰＧＭを供給しなくなり、前記プログラムされるべきマルチレベルセルＭＬＣの下位ビットプログラム動作が停止される（３５５）（図７の区間Ｐ８参照）。結局、図８に示すように、前記プログラムされるべきマルチレベルセルＭＬＣのしきい値電圧が、データ「１０」に対応する電圧レベルになる。
【００３２】
さらに図４を参照すると、前記プリチャージ制御信号ＰＲＣＨ、前記プログラム制御信号ＭＰＧＭ、ＳＰＧＭ、および読み出し制御信号ＭＲＥＡＤ、ＬＲＥＡＤ１、ＬＲＥＡＤ２に応答して、複数のページバッファ回路ＰＢ１〜ＰＢＫそれぞれが上位プログラムデータ（すなわち、入力データＤ１またはＤ２）を格納する（３６０）。図８、図９および図１１を参照して前記段階３６０をより詳しく説明すると、次の通りである。まず、図１１の区間Ｔ１〜Ｔ３、Ｔ５から参照されるように、段階３６４を除き、段階３６１〜３６３、３６５、３６６において、前記ページバッファ回路ＰＢ１〜ＰＢＫの動作は、図５を参照して上述した前記段階３４１〜３４５における前記ページバッファ回路ＰＢ１〜ＰＢＫの動作と類似なので、これについての詳細な説明は省略される。図１１の区間Ｔ４を参照すると、前記段階３６４において、選択されたワードラインＷＬ１に読み出し電圧ＲＤＶ１が供給され、前記読み出し電圧ＶＲＥＡＤが選択されていないワードラインＷＬ２〜ＷＬＪ、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬに供給される。図８を参照すると、前記読み出し電圧ＲＤＶ１は、前記検証電圧ＰＶＶ１よりさらに小さく、プログラムされていないマルチレベルセルＭＬＣ（すなわち、データ「１１」が格納されたマルチレベルセル）のしきい値電圧よりさらに大きい。前記ワードラインＷＬ１に供給される前記読み出し電圧ＲＤＶ１を除き、前記段階（３６４）において、前記ページバッファ回路ＰＢ１〜ＰＢＫの動作は、図６を参照して上述した前記段階（３５１）で前記ページバッファ回路ＰＢ１〜ＰＢＫの動作と類似なので、これについての詳細な説明は省略される。
【００３３】
さらに図４を参照すると、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれは、前記上位プログラムデータを検証し、その検証結果に基づいて、前記プログラムされるべきマルチレベルセルＭＬＣに前記上位プログラムデータをプログラムしまたはプログラムしない（３７０）。図８、図１０および図１１を参照して、前記段階３７０をより詳しく説明すると、次の通りである。まず、図１１の区間Ｔ６の間、上述した段階３５２と類似に、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの上位ビット検証回路２５０がノードＱ２を介して受信される前記上位プログラムデータＤ１またはＤ２に応答して、第１上位検証データＦＭＶＤ１〜ＦＭＶＤＫのいずれか一つを第１データ検証ラインＭＶＬ１〜ＭＶＬＫのいずれか一つに出力する（３７１）。前記区間Ｔ６の間、前記検証データ判断部１４０が前記第１データ検証ラインＭＶＬ１〜ＭＶＬＫを介して受信される前記第１上位検証データＦＭＶＤ１〜ＦＭＶＤＫが全てロジック「０」なのか否かを判断する（３７２）。前記検証データ判断部１４０は、前記第１上位検証データＦＭＶＤ１〜ＦＭＶＤＫの一部または全体がロジック「１」のとき、検証信号ＦＭＶＲをイネーブルさせる。その結果、図１１の上位ビットプログラム区間Ｔ７から参照されるように、前記検証信号ＦＭＶＲに応答して、前記Ｘデコーダ１２０が前記選択されたワードラインＷＬにプログラム電圧ＶＰＧＭを供給し、前記選択されていないワードラインＷＬ２〜ＷＬＪにパス電圧ＶＰＡＳＳを供給する。この際、プログラム制御信号ＭＰＧＭがイネーブルされると、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記データ伝送回路２７０が、前記上位ビットレジスタ２２０に格納された前記上位プログラムデータＤ１またはＤ２を前記センシングノードＳＯに出力する。したがって、前記上位プログラムデータＤ１またはＤ２が、前記ワードラインＷＬ１と選択されたビットラインＢＬｅ１〜ＢＬｅＫのいずれか一つに連結された前記プログラムされるべきマルチレベルセルＭＬＣにプログラムされる（３７３）。その後、図１１の上位ビットデータ読み出し区間Ｔ８において、前記ページバッファ回路ＰＢ１〜ＰＢＫの動作は、上述した下位ビットデータ読み出し区間Ｐ５における動作と類似である。より詳しくは、検証電圧ＰＶＶＭが選択されたワードラインＷＬ１に印加され、読み出し電圧ＶＲＥＡＤが選択されていないワードラインＷＬ２〜ＷＬＪ、ドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬに印加される。図８を参照すると、前記検証電圧ＰＶＶＭは、前記読み出し電圧ＶＲＥＡＤはよりさらに小さく、下位ビットデータがプログラムされたマルチレベルセルＭＬＣ（すなわち、データ「１０」が格納されたマルチレベルセル）のしきい値電圧よりさらに大きい。その結果、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれのセンシングノードＳＯには、前記選択されたワードラインＷＬ１と選択されたビットラインＢＬｅ１〜ＢＬｅＫのいずれか一つに連結されたプログラムされるべきマルチレベルセルＭＬＣから読み出された前記上位ビットデータＭＲＤが出力される。この際、前記プログラムされるべきマルチレベルセルＭＬＣに「１０」のデータが格納された場合、前記プログラムされるべきマルチレベルセルＭＬＣがターンオンされて前記センシングノードＳＯにロジック「０」の上位ビットデータＭＲＤを出力する。また、前記プログラムされるべきマルチレベルセルＭＬＣに「１１」、「１０」を除いたデータ（「００」または「０１」）が格納された場合、前記プログラムされるべきマルチレベルセルＭＬＣがターンオフされて前記センシングノードＳＯにロジック「１」の上位ビットデータＭＲＤを出力する。
【００３４】
その後、前記読み出し制御信号ＭＲＥＡＤがイネーブルされるとき、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの前記センシング回路２２１が前記センシングノードＳＯの前記上位ビットデータＭＲＤをセンシングし、前記ノードＱ１に前記上位センシングデータＳＭＢを発生する。この際、前記上位ビットデータＭＲＤがロジック「１」のとき、前記センシング回路２２１は前記ノードＱ１にロジック「０」の前記上位センシングデータＳＭＢを発生し、ラッチ回路２２２は前記上位センシングデータＳＭＢをラッチしてロジック「１」の反転された上位センシングデータＳＭをノードＱ２に出力する。また、前記上位ビットデータＭＲＤがロジック「０」のとき、前記センシング回路２２１のＮＭＯＳトランジスタ２２５がターンオフ状態に維持され、その結果、前記ラッチ回路２２２が以前に（すなわち、前記段階３６２で）ラッチされたデータ（すなわち、前記上位プログラムデータＤ１またはＤ２）を維持する。
【００３５】
次いで、図１１の区間Ｔ６’の間、前記ページバッファ回路ＰＢ１〜ＰＢＫそれぞれの上位ビット検証回路２５０が、ノードＱ２を介して受信される前記上位ビットデータＭＲＤまたは前記上位プログラムデータＤ１またはＤ２に応答して、第２上位検証データＳＭＶＤ１〜ＳＭＶＤＫのいずれか一つを第１データ検証ラインＭＶＬ１〜ＭＶＬＫのいずれか一つに出力する（３７４）。また、前記区間Ｔ６’の間、前記検証データ判断部１４０が、前記第１データ検証ラインＭＶＬ１〜ＭＶＬＫを介して受信される前記第２上位検証データＳＭＶＤ１〜ＳＭＶＤＫが全てロジック「０」なのか否かを判断する（３７５）。前記検証データ判断部１４０は、前記第２上位検証データＳＭＶＤ１〜ＳＭＶＤＫの一部または全体がロジック「１」のとき、検証信号ＳＭＶＲをイネーブルさせる。
【００３６】
その後、図１１の区間Ｔ６’、Ｔ７、Ｔ８に示すように、前記第２上位検証データＳＭＶＤ１〜ＳＭＶＤＫが全てロジック「０」になるまで、前記段階３７３〜３７５が繰り返し行われる。また、前記段階３７２において、前記第１上位検証データＦＭＶＤ１〜ＦＭＶＤＫが全てロジック「０」であるか、または前記段階３７５において、前記第２上位検証データＳＭＶＤ１〜ＳＭＶＤＫが全てロジック「０」のとき、前記検証データ判断部１４０が前記検証信号ＦＭＶＲまたはＳＭＶＲをディスエーブルさせる。その結果、前記検証信号ＦＭＶＲまたはＳＭＶＲに応答して、Ｘデコーダ１２０が前記選択されたワードラインＷＬにプログラム電圧ＶＰＧＭを供給しなくなり、前記プログラムされるべきマルチレベルセルＭＬＣの上位ビットプログラム動作が停止される（３７６）。結局、図８に示すように、前記プログラムされるべきマルチレベルセルＭＬＣのしきい値電圧が、データ「００」に対応する電圧レベルになる。
【００３７】
択一的に、前記プログラムされるべきマルチレベルセルＭＬＣにデータ「０１」がプログラムされなければならない場合、前記段階（３７６）の以後、段階（３７７）がさらに実行できる。ところが、前記プログラムされるべきマルチレベルセルＭＬＣにデータ「００」がプログラムされなければならない場合、前記段階（３７７）は実行されない。前記段階（３７７）における前記ページバッファ回路ＰＢ１〜ＰＢＫの動作は、図１１の区間Ｔ９、Ｔ１０、Ｔ９’、Ｔ１０’’から参照されるように、一つの差異点を除き、図６を参照して上述した前記段階（３５０）における前記ページバッファ回路ＰＢ１〜ＰＢＫの動作と類似である。したがって、前記段階（３７７）についての詳細な説明は省略する。前記段階３５０、３７７の差異点は、上位ビットデータ読み出し区間Ｔ９、Ｔ９’で、選択されたワードラインＷＬ１に検証電圧ＰＶＶ２が供給される。図８を参照すると、前記検証電圧ＰＶＶ２は、前記読み出し電圧ＶＲＥＡＤより小さく、プログラムされたマルチレベルセル（ＭＬＣ）（すなわち、データ「００」が格納されたマルチレベルセル）のしきい値電圧よりさらに大きい。上述したように、前記ページバッファ回路ＰＢ１〜ＰＢＫを含む前記半導体メモリ装置１００は、データ比較回路を備えなくても、前記データ検証回路２５０、２６０を用いてマルチレベルセルのプログラム動作を行うことができる。
【００３８】
上述した本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、様々な実施例に想到し得ることを理解するであろう。
【図面の簡単な説明】
【００３９】
【図１】従来のフラッシュメモリ素子のページバッファ回路を示す概略ブロック図である。
【図２】本発明の一実施例に係るページバッファ回路を含むフラッシュメモリ装置の概略ブロック図である。
【図３】図２に示したページバッファ回路を詳細に示す図である。
【図４】図３い示したページバッファ回路によるマルチレベルセルのプログラム過程を示す流れ図である。
【図５】図４に示した処理過程（３４０）の詳細な流れ図である。
【図６】図４に示した処理過程（３５０）の詳細な流れ図である。
【図７】図５および図６に示した処理過程（３４０、３５０）に関連した信号のタイミング図である。
【図８】本発明に係るフラッシュメモリ装置のページバッファ回路によってプログラムされたデータに対応するマルチレベルセルのしきい値電圧分布を示す図である。
【図９】図４に示した処理過程（３６０）の詳細な流れ図である。
【図１０】図４に示した処理過程（３７０）の詳細な流れ図である。
【図１１】図９および図１０に示した処理過程（３６０、３７０）に関連した信号のタイミング図である。
【符号の説明】
【００４０】
１００    フラッシュメモリ装置
１１０    メモリセルアレイ
１２０    Ｘデコーダ
１３０    Ｙデコーダ
ＰＢ１〜ＰＢＫ    ページバッファ回路
ＹＧ１〜ＹＧＫ    Ｙゲート回路
１４０    検証データ判断部
２１０    ビットライン選択回路
２２０    上位ビットレジスタ
２３０    下位ビットレジスタ
２４０    データ入力回路
２５０    上位ビット検証回路
２６０    下位ビット検証回路
２７０    データ伝送回路
２８０    データ出力回路
２９０    プリチャージ回路
【図１】
2006331614.tif 000003
【図２】
2006331614.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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