(57)【要約】【課題】  半導体メモリの動作マージンを向上し、半導体メモリの高速化を実現する。【解決手段】  複数のビット線対ＢＬＰは、複数のメモリセルＭＣにそれぞれ接続される。複数のプリチャージ回路ＰＣは、複数のビット線対にそれぞれ対応する。各プリチャージ回路は、半導体メモリＳＣＭの非アクセス時に、対応するビット線対のプリチャージを実施する。各プリチャージ回路は、半導体メモリのアクセス時に、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対である場合、対応するビット線対のプリチャージを解除し、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対ではない場合、対応するビット線対のプリチャージを継続する。センスアンプＳＡは、複数のビット線対に直接かつ共通に接続され、アクセス対象のメモリセルに接続されるビット線対の電圧差を増幅する。【選択図】    図１
2006127696.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続される複数のビット線対と、
前記複数のビット線対にそれぞれ対応し、半導体メモリの非アクセス時に、対応するビット線対のプリチャージを実施し、半導体メモリのアクセス時に、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対である場合、対応するビット線対のプリチャージを解除し、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対ではない場合、対応するビット線対のプリチャージを継続する複数のプリチャージ回路と、
前記複数のビット線対に直接かつ共通に接続され、アクセス対象のメモリセルに接続されるビット線対の電圧差を増幅するセンスアンプとを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記センスアンプは、
ソースが電源線に接続され、半導体メモリのリードアクセス時に活性化するセンスアンプ起動信号をゲートで受ける第１ｐ型トランジスタと、
双方のソースが接地線に接続され、一方のゲートが他方のドレインに接続される第１および第２ｎ型トランジスタと、
前記第１ｐ型トランジスタのドレインと前記第１ｎ型トランジスタのドレインとの間に、前記複数のビット線対にそれぞれ対応して並列に接続され、各々のゲートが対応するビット線対の一方のビット線に接続される複数の第２ｐ型トランジスタと、
前記第１ｐ型トランジスタのドレインと前記第２ｎ型トランジスタのドレインとの間に、前記複数のビット線対にそれぞれ対応して並列に接続され、各々のゲートが対応するビット線対の他方のビット線に接続される複数の第３ｐ型トランジスタとを備えていることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記センスアンプは、
ソースが接地線に接続され、半導体メモリのリードアクセス時に活性化されるセンスアンプ起動信号をゲートで受ける第１ｎ型トランジスタと、
双方のソースが電源線に接続され、一方のゲートが他方のドレインに接続される第１および第２ｐ型トランジスタと、
前記第１ｎ型トランジスタのドレインと前記第１ｐ型トランジスタのドレインとの間に、前記複数のビット線対にそれぞれ対応して並列に接続され、各々のゲートが対応するビット線対の一方のビット線に接続される複数の第２ｎ型トランジスタと、
前記第１ｎ型トランジスタのドレインと前記第２ｐ型トランジスタのドレインとの間に、前記複数のビット線対にそれぞれ対応して並列に接続され、各々のゲートが対応するビット線対の他方のビット線に接続される複数の第３ｎ型トランジスタとを備えていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記センスアンプは、
ソースが接地線に接続され、半導体メモリのリードアクセス時に活性化されるセンスアンプ起動信号をゲートで受ける第１ｎ型トランジスタと、
双方のソースが電源線に接続され、一方のゲートが他方のドレインに接続される第１および第２ｐ型トランジスタと、
前記第１ｎ型トランジスタのドレインと前記第１ｐ型トランジスタのドレインとの間に、前記複数のビット線対にそれぞれ対応して直列に接続され、各々のゲートが対応するビット線対の一方のビット線に接続される複数の第２ｎ型トランジスタと、
前記第１ｎ型トランジスタのドレインと前記第２ｐ型トランジスタのドレインとの間に、前記複数のビット線対にそれぞれ対応して直列に接続され、各々のゲートが対応するビット線対の他方のビット線に接続される複数の第３ｎ型トランジスタとを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記各プリチャージ回路は、前記複数のビット線対にそれぞれ対応する複数のプリチャージ信号のうち対応するプリチャージ信号の活性化中に、対応するビット線対を電源線にそれぞれ接続する第１および第２スイッチを備え、
前記各プリチャージ信号は、半導体メモリのアクセス時に、対応するビット線対に接続されるメモリセルがアクセス対象のメモリセルである場合に活性化することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に、半導体メモリの動作速度を向上させる技術に関する。
【背景技術】
【０００２】
一般に、ＳＲＡＭ（Static Random Access Memory）等の半導体メモリは、リードアクセス時に、概ね以下のように動作する。まず、外部から供給されるアドレス信号に対応するワード線が活性化される。ワード線の活性化に伴って、そのワード線に接続されるメモリセルの記憶ノードとビット線対とが接続される。なお、ワード線の活性化中に、全てのビット線対のプリチャージが解除される。メモリセルの記憶ノードに接続されたビット線対の電圧は、メモリセルが保持しているデータに応じて変化する。このビット線対は、トランジスタで構成されるコラムスイッチ回路により選択されてセンスアンプに接続され、このビット線対の電圧差がセンスアンプにより増幅される。そして、センスアンプにより増幅されたデータが出力バッファから出力される。この後、全てのビット線対は、所定電圧にプリチャージされる。
【０００３】
また、特許文献１には、ダイレクトセンス方式を採用する半導体記憶装置において、より少ない回路素子で構成される列選択ゲートによって読み出し動作を実施し、半導体記憶装置のレイアウト面積を低減する技術が開示されている。
【特許文献１】特開２０００−２４３０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体メモリでは、アドレス信号に対応するビット線対とセンスアンプとは、コラムスイッチ回路（トランジスタ）を介して接続される。このため、センスアンプに供給されるビット線対の電圧差は、実際のビット線対の電圧差よりコラムスイッチ回路による電圧降下分だけ小さくなってしまう。この結果、センスアンプの増幅動作に要する時間が長くなり、半導体メモリの動作マージンが低下してしまう。換言すれば、半導体メモリの高速化が妨げられてしまう。
【０００５】
本発明は、このような従来の問題点に鑑みてなされたものであり、半導体メモリの動作マージンを向上し、半導体メモリの高速化を実現することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体メモリの一形態では、複数のビット線対は、複数のメモリセルにそれぞれ接続される。複数のプリチャージ回路は、複数のビット線対にそれぞれ対応する。各プリチャージ回路は、半導体メモリの非アクセス時に、対応するビット線対のプリチャージを実施する。各プリチャージ回路は、半導体メモリのアクセス時に、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対である場合、対応するビット線対のプリチャージを解除し、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対ではない場合、対応するビット線対のプリチャージを継続する。すなわち、半導体メモリのアクセス時に、複数のビット線対のうち、アクセス対象のメモリセルに接続されるビット線対のプリチャージのみが解除される。センスアンプは、複数のビット線対に直接かつ共通に接続され、アクセス対象のメモリセルに接続されるビット線対の電圧差を増幅する。
【０００７】
以上のような構成の半導体メモリでは、センスアンプは、複数のビット線対に直接接続されるため、半導体メモリのアクセス時に、アクセス対象のメモリセルに接続されるビット線対の電圧差が縮小されることなくセンスアンプに供給される。このため、センスアンプの増幅動作に要する時間を短縮でき、半導体メモリの動作マージンを向上できる。従って、半導体メモリの安定した動作が可能になり、半導体メモリの高速化に寄与できる。
【０００８】
本発明の半導体メモリの前記一形態の好ましい例では、センスアンプは、第１ｐ型トランジスタ、第１および第２ｎ型トランジスタ、複数の第２ｐ型トランジスタ、複数の第３ｐ型トランジスタを有している。第１ｐ型トランジスタのソースは、電源線に接続される。第１ｐ型トランジスタのゲートは、センスアンプ起動信号を受ける。センスアンプ起動信号は、半導体メモリのリードアクセス時に活性化する。第１および第２ｎ型トランジスタのソースは、共に接地線に接続される。第１ｎ型トランジスタのドレインは、第２ｎ型トランジスタのゲートに接続される。第２ｎ型トランジスタのドレインは、第１ｎ型トランジスタのゲートに接続される。複数の第２ｐ型トランジスタは、第１ｐ型トランジスタのドレインと第１ｎ型トランジスタとの間に、複数のビット線対にそれぞれ対応して並列に接続される。各第２ｐ型トランジスタのゲートは、対応するビット線対の一方のビット線に接続される。複数の第３ｐ型トランジスタは、第１ｐ型トランジスタのドレインと第２ｎ型トランジスタとの間に、複数のビット線対にそれぞれ対応して並列に接続される。各第３ｐ型トランジスタのゲートは、対応するビット線対の他方のビット線に接続される。
【０００９】
半導体メモリのリードアクセス時に、アクセス対象のメモリセルに接続されるビット線対における一方および他方のビット線の電圧は、それぞれ電源電圧および接地電圧に変化する。一方、アクセス対象のメモリセルに接続されるビット線対を除くビット線対における一方および他方のビット線の電圧は、共に電源電圧（プリチャージ電圧）にプリチャージされたままである。従って、アクセス対象のメモリセルに接続されるビット線対に対応する第２または第３ｐ型トランジスタのみが、ゲートに接続されるビット線の接地電圧へのディスチャージに伴って即座にオンする。第１ｐ型トランジスタがセンスアンプ起動信号の活性化に応答してオンすると、例えば、アクセス対象のメモリセルに接続されるビット線対に対応する第３ｐ型トランジスタがオンした場合、第２ｎ型トランジスタのドレイン電圧が電源電圧に変化する。第２ｎ型トランジスタのドレインと第１ｎ型トランジスタのゲートとは互いに接続されているため、第１ｎ型トランジスタのゲート電圧が電源電圧に変化し、第１ｎ型トランジスタがオンする。この結果、第１ｎ型トランジスタのドレイン電圧が接地電圧に変化する。従って、第１または第２ｎ型トランジスタのドレイン側で生成される信号を、アクセス対象のメモリセルの保持データとして出力できる。
【００１０】
本発明の半導体メモリの前記一形態の好ましい例では、センスアンプは、第１ｎ型トランジスタ、第１および第２ｐ型トランジスタ、複数の第２ｎ型トランジスタ、複数の第３ｎ型トランジスタを有している。第１ｎ型トランジスタのソースは、接地線に接続される。第１ｎ型トランジスタのゲートは、センスアンプ起動信号を受ける。センスアンプ起動信号は、半導体メモリのリードアクセス時に活性化する。第１および第２ｐ型トランジスタのソースは、共に電源線に接続される。第１ｐ型トランジスタのドレインは、第２ｐ型トランジスタのゲートに接続される。第２ｐ型トランジスタのドレインは、第１ｐ型トランジスタのゲートに接続される。複数の第２ｎ型トランジスタは、第１ｎ型トランジスタのドレインと第１ｐ型トランジスタとの間に、複数のビット線対にそれぞれ対応して並列に接続される。各第２ｎ型トランジスタのゲートは、対応するビット線対の一方のビット線に接続される。複数の第３ｎ型トランジスタは、第１ｎ型トランジスタのドレインと第２ｐ型トランジスタとの間に、複数のビット線対にそれぞれ対応して並列に接続される。各第３ｎ型トランジスタのゲートは、対応するビット線対の他方のビット線に接続される。
【００１１】
半導体メモリのリードアクセス時に、アクセス対象のメモリセルに接続されるビット線対における一方および他方のビット線の電圧は、それぞれ電源電圧および接地電圧に変化する。一方、アクセス対象のメモリセルに接続されるビット線対を除くビット線対における一方および他方のビット線の電圧は、共に電源電圧（プリチャージ電圧）にプリチャージされたままである。従って、アクセス対象のメモリセルに接続されるビット線対に対応する第２または第３ｎ型トランジスタのみが、ゲートに接続されるビット線の接地電圧へのディスチャージに伴って徐々にオフする。センスアンプは、差動構成を有しているため、第１ｎ型トランジスタがセンスアンプ起動信号の活性化に応答してオンすると、第１または第２ｐ型トランジスタのドレイン電圧の一方および他方は、それぞれ電源電圧および接地電圧に変化する。従って、第１または第２ｐ型トランジスタのドレイン側で生成される信号を、アクセス対象のメモリセルの保持データとして出力できる。
【００１２】
本発明の半導体メモリの前記一形態の好ましい例では、センスアンプは、第１ｎ型トランジスタ、第１および第２ｐ型トランジスタ、複数の第２ｎ型トランジスタ、複数の第３ｎ型トランジスタを有している。第１ｎ型トランジスタのソースは、接地線に接続される。第１ｎ型トランジスタのゲートは、センスアンプ起動信号を受ける。センスアンプ起動信号は、半導体メモリのリードアクセス時に活性化する。第１および第２ｐ型トランジスタのソースは、共に電源線に接続される。第１ｐ型トランジスタのドレインは、第２ｐ型トランジスタのゲートに接続される。第２ｐ型トランジスタのドレインは、第１ｐ型トランジスタのゲートに接続される。複数の第２ｎ型トランジスタは、第１ｎ型トランジスタのドレインと第１ｐ型トランジスタとの間に、複数のビット線対にそれぞれ対応して直列に接続される。各第２ｎ型トランジスタのゲートは、対応するビット線対の一方のビット線に接続される。複数の第３ｎ型トランジスタは、第１ｎ型トランジスタのドレインと第２ｐ型トランジスタとの間に、複数のビット線対にそれぞれ対応して直列に接続される。各第３ｎ型トランジスタのゲートは、対応するビット線対の他方のビット線に接続される。
【００１３】
半導体メモリのリードアクセス時に、アクセス対象のメモリセルに接続されるビット線対における一方および他方のビット線の電圧は、それぞれ電源電圧および接地電圧に変化する。一方、アクセス対象のメモリセルに接続されるビット線対を除くビット線対における一方および他方のビット線の電圧は、共に電源電圧（プリチャージ電圧）にプリチャージされたままである。従って、アクセス対象のメモリセルに接続されるビット線対に対応する第２または第３ｎ型トランジスタのみが、ゲートに接続されるビット線の接地電圧へのディスチャージに伴って徐々にオフする。センスアンプは、差動構成を有しているため、第１ｎ型トランジスタがセンスアンプ起動信号の活性化に応答してオンすると、第１または第２ｐ型トランジスタのドレイン電圧の一方および他方は、それぞれ電源電圧および接地電圧に変化する。従って、第１または第２ｐ型トランジスタのドレイン側で生成される信号を、アクセス対象のメモリセルの保持データとして出力できる。
【００１４】
本発明の半導体メモリの前記一形態の好ましい例では、各プリチャージ回路の第１および第２スイッチは、複数のプリチャージ信号のうち対応するプリチャージ信号の活性化中に、対応するビット線対を電源線にそれぞれ接続する。複数のプリチャージ信号は、複数のビット線対にそれぞれ対応する。各プリチャージ信号は、半導体メモリのアクセス時に、対応するビット線対に接続されるメモリセルがアクセス対象のメモリセルである場合に活性化する。これにより、プリチャージ回路を容易に構成できる。
【発明の効果】
【００１５】
本発明の半導体メモリでは、半導体メモリのアクセス時に、アクセス対象のメモリセルに接続されるビット線対の電圧差が縮小されることなくセンスアンプに供給されるため、センスアンプの増幅動作に要する時間を短縮できる。このため、半導体メモリの動作マージンを向上でき、半導体メモリの高速化を実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いて本発明の実施形態を説明する。図中、太線で示す信号は、複数ビットで構成される信号である。”／”を付した信号は、負論理の信号である。二重丸で示す外部端子と外部端子を介して入力または出力される信号とには、同一の符号を付している。図１は、本発明の半導体メモリの基本原理を示している。半導体メモリＳＣＭは、複数のメモリセルＭＣ、ビット線ＢＬ、／ＢＬでそれぞれ構成される複数のビット線対ＢＬＰ、複数のビット線対ＢＬＰにそれぞれ対応する複数のプリチャージ回路ＰＣ、センスアンプＳＡを有している。
【００１７】
複数のビット線対ＢＬＰ（すなわち、ビット線ＢＬ、／ＢＬ）は、複数のメモリセルＭＣにそれぞれ接続される。各プリチャージ回路ＰＣは、半導体メモリＳＣＭの非アクセス時に、対応するビット線対ＢＬＰのプリチャージを実施する。各プリチャージ回路ＰＣは、半導体メモリＳＣＭのアクセス時に、対応するビット線対ＢＬＰがアクセス対象のメモリセルＭＣに接続されるビット線対ＢＬＰである場合、対応するビット線対ＢＬＰのプリチャージを解除する。各プリチャージ回路ＰＣは、半導体メモリＳＣＭのアクセス時に、対応するビット線対ＢＬＰがアクセス対象のメモリセルＭＣに接続されるビット線対ＢＬＰではない場合、対応するビット線対ＢＬＰのプリチャージを継続する。センスアンプＳＡは、複数のビット線対ＢＬＰに直接かつ共通に接続され、アクセス対象のメモリセルＭＣに接続されるビット線対ＢＬＰの電圧差を増幅する。
【００１８】
図２は、本発明の半導体メモリの第１実施形態を示している。半導体メモリＳＣＭ１（例えば、ＳＲＡＭ）は、メモリセルアレイＭＣＡ、複数のプリチャージ回路ＰＣ、複数のコラムスイッチ回路ＣＳＷ、複数のセンスアンプＳＡ１、複数のライトアンプＷＡ、入出力回路ＩＯＣ、デコーダＤＥＣ、制御回路ＣＴＬ１を有している。メモリセルアレイＭＣＡは、複数のメモリセルＭＣを有している。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬ、／ＢＬとの交差位置にマトリクス状に配置されている。
【００１９】
各プリチャージ回路ＰＣは、ビット線ＢＬ、／ＢＬでそれぞれ構成されるビット線対ＢＬＰ０（ＢＬＰ１）毎に設けられ、制御回路ＣＴＬ１から出力されるコラム選択信号ＣＳ０（ＣＳ１）の活性化中に、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬ、／ＢＬを電源電圧にプリチャージする。なお、ビット線対ＢＬＰ０、ＢＬＰ１は、複数本のデータ入出力端子ＤＱにそれぞれ対応している。
【００２０】
各コラムスイッチ回路ＣＳＷは、ビット線対ＢＬＰ０（ＢＬＰ１）毎に設けられ、コラム選択信号ＣＳ０（ＣＳ０）の活性化中に、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬ、／ＢＬをライトデータバスＷＤＢ、／ＷＤＢにそれぞれ接続する。なお、図中、ビット線対ＢＬＰ０、ＢＬＰ１のビット線ＢＬ、／ＢＬは、コラムスイッチ回路ＣＳＷを介してセンスアンプＳＡ１に接続されているが、実際には、後述するように直接センスアンプＳＡ１に接続されている。
【００２１】
各センスアンプＳＡ１は、ビット線対ＢＬＰ０、ＢＬＰ１毎に設けられ、制御回路ＣＴＬ１から出力されるセンスアンプイネーブル信号／ＳＡＥ（センスアンプ起動信号）の活性化中に、アクセス対象のメモリセルＭＣに接続されるビット線ＢＬ、／ＢＬの電圧差を増幅してリードデータとして入出力回路ＩＯＣに出力する。なお、プリチャージ回路ＰＣ、コラムスイッチ回路ＣＳＷおよびセンスアンプＳＡの詳細については、図５で説明する。
【００２２】
入出力回路ＩＯＣは、制御回路ＣＴＬ１から出力されるアウトプットイネーブル信号ＯＥの活性化中に、センスアンプＳＡ１から出力されるリードデータを反転させた後にラッチし、ラッチしたリードデータをデータ入出力端子ＤＱに出力する。また、入出力回路ＩＯＣは、データ入出力端子ＤＱを介して入力されるライトデータをラッチし、ラッチしたライトデータをライトアンプＷＡに出力する。
【００２３】
各ライトアンプＷＡは、ビット線対ＢＬＰ０、ＢＬＰ１毎に設けられ、制御回路ＣＴＬ１から出力されるライトアンプイネーブル信号ＷＡＥの活性化中に、入出力回路ＩＯＣから出力されるライトデータを増幅してライトデータバスＷＤＢ、／ＷＤＢに出力する。デコーダＤＥＣは、制御回路ＣＴＬ１から出力される行アドレス信号ＹＡＤをデコードし、ワード線ＷＬのいずれかを活性化させる。
【００２４】
制御回路ＣＴＬ１は、クロック信号ＣＫ、アドレス信号ＡＤ、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥを、クロック入力端子ＣＫ、アドレス入力端子ＡＤ、チップイネーブル端子／ＣＥ、ライトイネーブル端子／ＷＥを介して受信する。アドレス信号ＡＤは、アクセス対象のメモリセルＭＣを選択するために入力される。チップイネーブル信号／ＣＥは、半導体メモリＳＣＭ１のアクセス時に、低レベルに活性化される。ライトイネーブル信号／ＷＥは、半導体メモリＳＣＭ１のライトアクセス時に低レベルに活性化され、半導体メモリＳＣＭ１のリードアクセス時に高レベルに非活性化される。
【００２５】
制御回路ＣＴＬ１は、例えば、クロック信号ＣＫの立ち上がりエッジに同期して、アドレス信号ＡＤ、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥをそれぞれラッチし、ラッチした信号に基づいて、行アドレス信号ＹＡＤ、コラム選択信号ＣＳ０、ＣＳ１（プリチャージ信号）、センスアンプイネーブル信号／ＳＡＥ、ライトアンプイネーブル信号ＷＡＥおよびアウトプットイネーブル信号ＯＥをそれぞれ生成する。
【００２６】
具体的には、制御回路ＣＴＬ１は、ラッチしたチップイネーブル信号／ＣＥの活性化中に、ラッチしたアドレス信号ＡＤに応じて、メモリセルアレイＭＣＡの行アドレスを示す行アドレス信号ＹＡＤを出力する。制御回路ＣＴＬ１は、ラッチしたチップイネーブル信号／ＣＥの活性化中に、ラッチしたアドレス信号ＡＤに応じてコラム選択信号ＣＳ０、ＣＳ１のいずれかを活性化させる。制御回路ＣＴＬ１は、ラッチしたライトイネーブル信号／ＷＥの非活性化中かつラッチしたチップイネーブル信号／ＣＥの活性化中に、センスアンプイネーブル信号／ＳＡＥおよびアウトプットイネーブル信号ＯＥを活性化させる。制御回路ＣＴＬ１は、ラッチしたライトイネーブル信号／ＷＥの活性化中かつラッチしたチップイネーブル信号／ＣＥの活性化中に、ライトアンプイネーブル信号ＷＡＥを活性化させる。
【００２７】
図３は、図２の半導体メモリＳＣＭ１のリード動作を示している。図３（ａ）において、半導体メモリＳＣＭ１にリード動作を実施させるために、アドレス信号ＡＤは、アクセス対象のメモリセルＭＣ（データを読み出すメモリセルＭＣ）を示すレベルに設定される。この例では、アドレス信号ＡＤは、ビット線対ＢＬＰ０に接続されるメモリセルＭＣを示すレベルに設定されている。チップイネーブル信号／ＣＥは、低レベル（活性レベル）に設定される。ライトイネーブル信号／ＷＥは、高レベル（非活性レベル）に設定される。
【００２８】
図３（ｂ）において、制御回路ＣＴＬ１は、クロック信号ＣＫの立ち上がりエッジに同期してラッチしたチップイネーブル信号／ＣＥが低レベルであるため、ラッチしたアドレス信号ＡＤに応じて行アドレス信号ＹＡＤをデコーダＤＥＣに出力する。このため、デコーダＤＥＣにより、アクセス対象のメモリセルＭＣに接続されるワード線ＷＬが活性化される。また、制御回路ＣＴＬ１は、ラッチしたアドレス信号ＡＤがビット線対ＢＬＰ０に接続されるメモリセルＭＣを示しているため、アクセス対象のメモリセルＭＣに接続されるビット線対ＢＬＰ０に対応するコラム選択信号ＣＳ０のみを高レベルに活性化させ、コラム選択信号ＣＳ１を低レベルに維持する。このため、プリチャージ回路ＰＣによるビット線対ＢＬＰ０のプリチャージのみが解除され、ビット線対ＢＬＰ１のプリチャージは継続される。これにより、ビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬは、アクセス対象のメモリセルＭＣの保持データに応じて、電源電圧および接地電圧のいずれかに変化する。
【００２９】
図３（ｃ）において、制御回路ＣＴＬ１は、クロック信号ＣＫの立ち上がりエッジに同期してラッチしたライトイネーブル信号／ＷＥが高レベルであり、かつクロック信号ＣＫの立ち上がりエッジに同期してラッチしたチップイネーブル信号／ＣＥが低レベルであるため、センスアンプイネーブル信号／ＳＡＥを低レベルに活性化させる。このため、センスアンプＳＡ１により、ビット線ＢＬＰ０の電圧差が増幅されてリードデータとして入出力回路ＩＯＣに出力される。
【００３０】
図３（ｄ）において、制御回路ＣＴＬ１は、クロック信号ＣＫの立ち上がりエッジに同期してラッチしたライトイネーブル信号／ＷＥが高レベルであり、かつクロック信号ＣＫの立ち上がりエッジに同期してラッチしたチップイネーブル信号／ＣＥが低レベルであるため、アウトプットイネーブル信号ＯＥを高レベルに活性化させる。このため、入出力回路ＩＯＣにより、センスアンプＳＡ１から出力されるリードデータが反転された後にラッチされ、ラッチされたリードデータがデータ信号ＤＱとしてデータ入出力端子ＤＱを介して出力される。
【００３１】
図４は、図２の半導体メモリＳＣＭ１のライト動作を示している。図４（ａ）において、半導体メモリＳＣＭ１にライト動作を実施させるために、アドレス信号ＡＤは、アクセス対象のメモリセルＭＣ（データを書き込むメモリセルＭＣ）を示すレベルに設定される。この例では、アドレス信号ＡＤは、ビット線対ＢＬＰ０に接続されるメモリセルＭＣを示すレベルに設定されている。チップイネーブル信号／ＣＥは、低レベル（活性レベル）に設定される。ライトイネーブル信号／ＷＥは、低レベル（活性レベル）に設定される。データ信号ＤＱは、ライトデータを示すレベルに設定される。
【００３２】
図４（ｂ）において、制御回路ＣＴＬ１は、クロック信号ＣＫの立ち上がりエッジに同期してラッチしたチップイネーブル信号／ＣＥが低レベルであるため、ラッチしたアドレス信号ＡＤに応じて行アドレス信号ＹＡＤをデコーダＤＥＣに出力する。このため、デコーダＤＥＣにより、アクセス対象のメモリセルＭＣに接続されるワード線ＷＬが活性化される。また、制御回路ＣＴＬ１は、ラッチしたアドレス信号ＡＤがビット線対ＢＬＰ０に接続されるメモリセルＭＣを示しているため、アクセス対象のメモリセルＭＣに接続されるビット線対ＢＬＰ０に対応するコラム選択信号ＣＳ０のみを高レベルに活性化させ、コラム選択信号ＣＳ１を低レベルに維持する。このため、プリチャージ回路ＰＣによるビット線対ＢＬＰ０のプリチャージのみが解除され、ビット線対ＢＬＰ１のプリチャージは継続される。また、コラムスイッチ回路ＣＳＷにより、ライトデータバスＷＤＢ、／ＷＤＢがそれぞれビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬに接続される。
【００３３】
図４（ｃ）において、制御回路ＣＴＬ１は、クロック信号ＣＫの立ち上がりエッジに同期してラッチしたライトイネーブル信号／ＷＥが低レベルであり、かつクロック信号ＣＫの立ち上がりエッジに同期してラッチしたチップイネーブル信号／ＣＥが低レベルであるため、ライトアンプイネーブル信号ＷＡＥを高レベルに活性化させる。このため、ライトアンプＳＡ１により、入出力回路ＩＯＣから出力されるライトデータが増幅されライトデータバスＷＤＢ、／ＷＤＢに出力される。なお、データ信号ＤＱは、入出力回路ＩＯＣにより、クロックＣＫの立ち上がりエッジに同期してラッチされてライトデータとしてライトアンプＷＡに出力される。これにより、ライトデータがビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬを介してアクセス対象のメモリセルＭＣに書き込まれる。
【００３４】
図５は、図２の半導体メモリＳＣＭ１の要部を示している。各プリチャージ回路ＰＣは、ｐＭＯＳトランジスタＱ１、Ｑ２（第１および第２スイッチ）、ｐＭＯＳトランジスタＱ３を有している。ｐＭＯＳトランジスタＱ１、Ｑ２のソースは、共に電源線に接続されている。ｐＭＯＳトランジスタＱ１、Ｑ２のドレインは、それぞれビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬ、／ＢＬに接続されている。ｐＭＯＳトランジスタＱ３は、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬ、／ＢＬ間に接続されている。ｐＭＯＳトランジスタＱ１〜Ｑ３のゲートは、共に制御回路ＣＴＬ１（図２）から出力されるコラム選択信号ＣＳ０（ＣＳ１）を受けている。従って、ｐＭＯＳトランジスタＱ１、Ｑ２は、コラム選択信号ＣＳ０（ＣＳ１）の非活性化中にオンし、それぞれビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬ、／ＢＬを電源線に接続する。ｐＭＯＳトランジスタＱ３は、コラム選択信号ＣＳ０（ＣＳ１）の非活性化中にオンし、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬ、／ＢＬを互いに接続する。これにより、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬ、／ＢＬは、半導体メモリＳＣＭ１の非アクセス時に、共に電源電圧にプリチャージされる。
【００３５】
各コラムスイッチ回路ＣＳＷは、ｎＭＯＳトランジスタＱ４、Ｑ５を有している。ｎＭＯＳトランジスタＱ４は、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬとライトデータバスＷＤＢとの間に接続されている。ｎＭＯＳトランジスタＱ５は、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線／ＢＬとライトデータバス／ＷＤＢとの間に接続されている。ｎＭＯＳトランジスタＱ４、Ｑ５のゲートは、コラム選択信号ＣＳ０（ＣＳ１）を共通して受けている。従って、ｎＭＯＳトランジスタＱ４は、コラム選択信号ＣＳ０（ＣＳ１）の活性化中にオンし、ライトデータバスＷＤＢをビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬに接続する。同様に、ｎＭＯＳトランジスタＱ５は、コラム選択信号ＣＳ０（ＣＳ１）の活性化中にオンし、ライトデータバ／ＷＤＢをビット線対ＢＬＰ０（ＢＬＰ１）のビット線／ＢＬに接続する。
【００３６】
各センスアンプＳＡ１は、ｐＭＯＳトランジスタＱ１１（第１ｐ型トランジスタ）、ｐＭＯＳトランジスタＱ１２、Ｑ１３（第２ｐ型トランジスタ）、ｐＭＯＳトランジスタＱ１４、Ｑ１５（第３ｐ型トランジスタ）、ｎＭＯＳトランジスタＱ１６（第１ｎ型トランジスタ）、ｎＭＯＳトランジスタＱ１７（第２ｎ型トランジスタ）、インバータＩＶ１を有している。
【００３７】
ｐＭＯＳトランジスタＱ１１のソースは、電源線に接続されている。ｐＭＯＳトランジスタＱ１１のゲートは、制御回路ＣＴＬ１から出力されるセンスアンプイネーブル信号／ＳＡＥを受けている。ｎＭＯＳトランジスタＱ１６、Ｑ１７のソースは、共に接地線に接続されている。ｎＭＯＳトランジスタＱ１６のドレインは、ｎＭＯＳトランジスタＱ１７のゲートに接続されている。ｎＭＯＳトランジスタＱ１７のドレインは、ｎＭＯＳトランジスタＱ１６のゲートに接続されている。
【００３８】
ｐＭＯＳトランジスタＱ１２、Ｑ１３のドレインは、共にｎＭＯＳトランジスタＱ１６のドレインに接続されている。ｐＭＯＳトランジスタＱ１２、Ｑ１３のソースは、共にｐＭＯＳトランジスタＱ１１のドレインに接続されている。ｐＭＯＳトランジスタＱ１２、Ｑ１３のゲートは、ビット線対ＢＬＰ０、ＢＬＰ１のビット線ＢＬにそれぞれ直接接続されている。すなわち、ｐＭＯＳトランジスタＱ１２、Ｑ１３は、ｐＭＯＳトランジスタＱ１１のドレインとｎＭＯＳトランジスタＱ１６のドレインとの間に、ビット線対ＢＬＰ０、ＢＬＰ１にそれぞれ対応して並列に接続されている。
【００３９】
ｐＭＯＳトランジスタＱ１４、Ｑ１５のドレインは、共にｎＭＯＳトランジスタＱ１７のドレインに接続されている。ｐＭＯＳトランジスタＱ１４、Ｑ１５のソースは、共にｐＭＯＳトランジスタＱ１１のドレインに接続されている。ｐＭＯＳトランジスタＱ１４、Ｑ１５のゲートは、ビット線対ＢＬＰ０、ＢＬＰ１のビット線／ＢＬにそれぞれ直接接続されている。すなわち、ｐＭＯＳトランジスタＱ１４、Ｑ１５は、ｐＭＯＳトランジスタＱ１１のドレインとｎＭＯＳトランジスタＱ１７のドレインとの間に、ビット線対ＢＬＰ０、ＢＬＰ１にそれぞれ対応して並列に接続されている。インバータＩＶ１は、ｎＭＯＳトランジスタＱ１７のドレイン側で生成させる信号を反転させて入出力回路ＩＯＣ（図２）に出力する。
【００４０】
ここで、半導体メモリＳＣＭ１のリード動作時のプリチャージ回路ＰＣおよびセンスアンプＳＡ１の動作について説明する。なお、図３で示したように、アドレス信号ＡＤがビット線対ＢＬＰ０に接続されるメモリセルＭＣを示すレベルに設定された場合について説明する。
コラム選択信号ＣＳ０が高レベルに活性化すると、ビット線対ＢＬＰ０に対応するプリチャージ回路ＰＣのｐＭＯＳトランジスタＱ１〜Ｑ３は、共にオフする。すなわち、ビット線対ＢＬＰ０のプリチャージが解除される。また、ワード線ＷＬの活性化に伴い、ビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬは、アクセス対象のメモリセルＭＣ（例えば、データ”１”を保持）に接続されるため、ビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬの電圧は、それぞれ電源電圧および接地電圧に変化する。
【００４１】
一方、コラム選択信号ＣＳ１は低レベルから変化しないため、ビット線対ＢＬＰ１に対応するプリチャージ回路ＰＣのｐＭＯＳトランジスタＱ１〜Ｑ３は、オンしたままである。すなわち、ビット線対ＢＬＰ１のプリチャージが継続され、ビット線対ＢＬＰ１のビット線ＢＬ、／ＢＬの電圧は、共に電源電圧から変化しない。このため、センスアンプＳＡ１のｐＭＯＳトランジスタＱ１４のみが、ビット線対ＢＬＰ０のビット線／ＢＬのディスチャージに伴って即座にオンする。
【００４２】
そして、センスアンプイネーブル信号／ＳＡＥが低レベルに活性化すると、センスアンプＳＡ１において、ｐＭＯＳトランジスタＱ１１がオンする。このため、ｎＭＯＳトランジスタＱ１７のドレイン電圧が電源電圧に変化する。ｎＭＯＳトランジスタＱ１７のドレインとｎＭＯＳトランジスタＱ１６のゲートとは互いに接続されているため、ｎＭＯＳトランジスタＱ１６のゲート電圧が電源電圧に変化し、ｎＭＯＳトランジスタＱ１６がオンする。この結果、ｎＭＯＳトランジスタＱ１６のドレイン電圧が接地電圧に変化する。すなわち、ｎＭＯＳトランジスタＱ１７のドレイン側で生成される信号は高レベルに変化する。従って、”１”を示すリードデータがインバータＩＶ１を介して入出力回路ＩＯＣに出力される。
【００４３】
以上のような構成の半導体メモリＳＣＭ１では、センスアンプＳＡ１は、ビット線対ＢＬＰ０、ＢＬＰ１のビット線ＢＬ、／ＢＬに直接接続されるため、半導体メモリＳＣＭ１のアクセス時に、アクセス対象のメモリセルＭＣに接続されるビット線対の電圧差が縮小されることなくセンスアンプＳＡ１に供給される。このため、センスアンプＳＡ１の増幅動作に要する時間が短縮され、半導体メモリＳＣＭ１の動作マージンが向上する。
【００４４】
図６は、図２の半導体メモリＳＣＭ１の比較例を示している。図１および図２で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。半導体メモリＳＣＭａは、制御回路ＣＴＬ１、コラムスイッチ回路ＣＳＷおよびセンスアンプＳＡ１に代えて制御回路ＣＴＬａ、コラムスイッチ回路ＣＳＷａおよびセンスアンプＳＡａを有することを除いて、図２の半導体メモリＳＣＭ１と同一である。
【００４５】
制御回路ＣＴＬａは、コラム選択信号ＣＳ０、ＣＳ１に代えてプリチャージイネーブル信号／ＰＥを全てのプリチャージ回路ＰＣに共通して出力すること、および正論理のセンスアンプイネーブル信号ＳＡＥを出力することを除いて、図２の制御回路ＣＴＬ１と同一である。制御回路ＣＴＬａは、例えば、クロック信号ＣＫの立ち上がりエッジに同期してラッチしたチップイネーブル信号／ＣＥの非活性化中に、プリチャージイネーブル信号／ＰＥを活性化させる。プリチャージイネーブル信号／ＰＥの活性化タイミングおよび非活性化タイミングは、例えばワード線ＷＬのタイミング（図３および図４）と同一である。
【００４６】
図７は、図６の半導体メモリＳＣＭａの要部を示している。各コラムスイッチ回路ＣＳＷａは、図５のコラムスイッチ回路ＣＳＷにｐＭＯＳトランジスタＱ６、Ｑ７およびインバータＩＮＶを加えて構成されている。ｐＭＯＳトランジスタＱ６は、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬとリードデータバスＲＤＢとの間に接続されている。ｐＭＯＳトランジスタＱ７は、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線／ＢＬとリードデータバス／ＲＤＢとの間に接続されている。ｐＭＯＳトランジスタＱ６、Ｑ７のゲートは、インバータＩＮＶを介してコラム選択信号ＣＳ０（ＣＳ１）を受けている。従って、ｐＭＯＳトランジスタＱ６は、コラム選択信号ＣＳ０（ＣＳ１）の活性化中にオンし、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線ＢＬをリードデータバスＲＤＢに接続する。同様に、ｐＭＯＳトランジスタＱ７は、コラム選択信号ＣＳ０（ＣＳ１）の活性化中にオンし、ビット線対ＢＬＰ０（ＢＬＰ１）のビット線／ＢＬをリードデータバス／ＲＤＢに接続する。
【００４７】
各センスアンプＳＡａは、ｎＭＯＳトランジスタＱ０１〜Ｑ０３、ｐＭＯＳトランジスタＱ０４、Ｑ０５、インバータＩＶ０を有している。ｎＭＯＳトランジスタＱ０１のソースは、接地線に接続されている。ｐＭＯＳトランジスタＱ０４、Ｑ０５のソースは、共に電源線に接続されている。ｐＭＯＳトランジスタＱ０４のゲートは、ｐＭＯＳトランジスタＱ０５のドレインに接続されている。ｐＭＯＳトランジスタＱ０５のゲートは、ｐＭＯＳトランジスタＱ０４のドレインに接続されている。
【００４８】
ｎＭＯＳトランジスタＱ０２は、ｎＭＯＳトランジスタＱ０１のドレインとｐＭＯＳトランジスタＱ０４のドレインとの間に接続されている。ｎＭＯＳトランジスタＱ０２のゲートは、リードデータバスＲＤＢに接続されている。ｎＭＯＳトランジスタＱ０３は、ｎＭＯＳトランジスタＱ０１のドレインとｐＭＯＳトランジスタＱ０５のドレインとの間に接続されている。ｎＭＯＳトランジスタＱ０３のゲートは、リードデータバス／ＲＤＢに接続されている。インバータＩＶ０は、ｐＭＯＳトランジスタＱ０５のドレイン側で生成される信号を反転させて入出力回路ＩＯＣ（図６）に出力する。
【００４９】
このような構成の半導体メモリＳＣＭａでは、アクセス対象のメモリセルＭＣに接続されるビット線対のビット線ＢＬ、／ＢＬとセンスアンプＳＡａとは、コラムスイッチ回路ＣＳＷａのｐＭＯＳトランジスタＱ６、Ｑ７を介してそれぞれ接続される。このため、センスアンプＳＡａに供給されるビット線対の電圧差は、コラムスイッチＣＳＷａのｐＭＯＳトランジスタＱ６、Ｑ７による電圧降下分だけ実際のビット線対の電圧差より小さくなってしまう。この結果、センスアンプＳＡａの増幅動作に要する時間が長くなり、半導体メモリＳＣＭａの動作マージンが低下してしまう。換言すれば、半導体メモリＳＣＭａの高速化が妨げられてしまう。
【００５０】
以上、第１実施形態では、センスアンプＳＡ１は、ビット線対ＢＬＰ０、ＢＬＰ１のビット線ＢＬ、／ＢＬに直接接続されるため、半導体メモリＳＣＭ１のアクセス時に、アクセス対象のメモリセルＭＣに接続されるビット線対の電圧差が縮小されることなくセンスアンプＳＡ１に供給される。このため、センスアンプＳＡ１の増幅動作に要する時間を短縮できる。この結果、半導体メモリＳＣＭ１の動作マージンを向上させることができ、半導体メモリＳＣＭ１の高速化を実現できる。
【００５１】
図８は、本発明の半導体メモリの第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を使用し、詳細な説明を省略する。半導体メモリＳＣＭ２は、第１実施形態（図２）の制御回路ＣＴＬ１およびセンスアンプＳＡ１に代えて、制御回路ＣＴＬ２およびセンスアンプＳＡ２を有することを除いて、第１実施形態の半導体メモリＳＣＭ１と同一である。制御回路ＣＴＬ２は、正論理のセンスアンプイネーブル信号ＳＡＥを出力することを除いて、第１実施形態の制御回路ＣＴＬ１と同一である。
【００５２】
図９は、図８の半導体メモリＳＣＭ２の要部を示している。各センスアンプＳＡ２は、ｎＭＯＳトランジスタＱ２１（第１ｎ型トランジスタ）、ｎＭＯＳトランジスタＱ２２、２３（第２ｎ型トランジスタ）、ｎＭＯＳトランジスタＱ２４、Ｑ２５（第３ｎ型トランジスタ）、ｐＭＯＳトランジスタＱ２６（第１ｐ型トランジスタ）、ｐＭＯＳトランジスタＱ２７（第２ｐ型トランジスタ）、インバータＩＶ２を有している。
【００５３】
ｎＭＯＳトランジスタＱ２１のソースは、接地線に接続されている。ｎＭＯＳトランジスタＱ２１のゲートは、制御回路ＣＴＬ２（図８）から出力されるセンスアンプイネーブル信号ＳＡＥを受けている。ｐＭＯＳトランジスタＱ２６、Ｑ２７のソースは、共に電源線に接続されている。ｐＭＯＳトランジスタＱ２６のゲートは、ｐＭＯＳトランジスタＱ２７のドレインに接続されている。ｐＭＯＳトランジスタＱ２７のゲートは、ｐＭＯＳトランジスタＱ２６のドレインに接続されている。
【００５４】
ｎＭＯＳトランジスタＱ２２、Ｑ２３のドレインは、共にｐＭＯＳトランジスタＱ２６のドレインに接続されている。ｎＭＯＳトランジスタＱ２２、Ｑ２３のソースは、共にｎＭＯＳトランジスタＱ２１のドレインに接続されている。ｎＭＯＳトランジスタＱ２２、Ｑ２３のゲートは、ビット線対ＢＬＰ０、ＢＬＰ１のビット線ＢＬにそれぞれ直接接続されている。すなわち、ｎＭＯＳトランジスタＱ２２、Ｑ２３は、ｎＭＯＳトランジスタＱ２１のドレインとｐＭＯＳトランジスタＱ２６のドレインとの間に、ビット線対ＢＬＰ０、ＢＬＰ１にそれぞれ対応して並列に接続されている。
【００５５】
ｎＭＯＳトランジスタＱ２４、Ｑ２５のドレインは、共にｐＭＯＳトランジスタＱ２７のドレインに接続されている。ｎＭＯＳトランジスタＱ２４、Ｑ２５のソースは、共にｎＭＯＳトランジスタＱ２１のドレインに接続されている。ｎＭＯＳトランジスタＱ２４、Ｑ２５のゲートは、ビット線対ＢＬＰ０、ＢＬＰ１のビット線／ＢＬにそれぞれ直接接続されている。すなわち、ｎＭＯＳトランジスタＱ２４、Ｑ２５は、ｎＭＯＳトランジスタＱ２１のドレインとｐＭＯＳトランジスタＱ２７のドレインとの間に、ビット線対ＢＬＰ０、ＢＬＰ１にそれぞれ対応して並列に接続されている。インバータＩＶ２は、ｐＭＯＳトランジスタＱ２７のドレイン側で生成される信号を反転させて入出力回路ＩＯＣ（図８）に出力する。
【００５６】
ここで、半導体メモリＳＣＭ２のリード動作時のプリチャージ回路ＰＣおよびセンスアンプＳＡ２の動作について説明する。なお、図３で示したように、アドレス信号ＡＤがビット線対ＢＬＰ０に接続されるメモリセルＭＣを示すレベルに設定された場合について説明する。
コラム選択信号ＣＳ０が高レベルに活性化すると、ビット線対ＢＬＰ０に対応するプリチャージ回路ＰＣのｐＭＯＳトランジスタＱ１〜Ｑ３は、共にオフする。すなわち、ビット線対ＢＬＰ０のプリチャージが解除される。また、ワード線ＷＬの活性化に伴い、ビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬは、アクセス対象のメモリセルＭＣ（例えば、データ”１”を保持）に接続されるため、ビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬの電圧は、それぞれ電源電圧および接地電圧に変化する。
【００５７】
一方、コラム選択信号ＣＳ１は低レベルから変化しないため、ビット線対ＢＬＰ１に対応するプリチャージ回路ＰＣのｐＭＯＳトランジスタＱ１〜Ｑ３は、オンしたままである。すなわち、ビット線対ＢＬＰ１のプリチャージが継続され、ビット線対ＢＬＰ１のビット線ＢＬ、／ＢＬの電圧は、共に電源電圧から変化しない。このため、センスアンプＳＡ２のｎＭＯＳトランジスタＱ２４のみが、ビット線対ＢＬＰ０のビット線／ＢＬのディスチャージに伴って徐々にオフする。
【００５８】
そして、センスアンプイネーブル信号ＳＡＥが高レベルに活性化すると、センスアンプＳＡ２において、ｎＭＯＳトランジスタＱ２１がオンする。センスアンプＳＡ２は、差動構成を有しているため、ｐＭＯＳトランジスタＱ２６、Ｑ２７のドレイン電圧は、それぞれ接地電圧および電源電圧に変化する。すなわち、ｐＭＯＳトランジスタＱ２７のドレイン側で生成される信号は高レベルに変化する。従って、”１”を示すリードデータがインバータＩＶ２を介して入出力回路ＩＯＣに出力される。以上、第２実施形態でも、第１実施形態と同様の効果が得られる。
【００５９】
図１０は、本発明の半導体メモリの第３実施形態を示している。第３実施形態を説明するにあたって、第１および第２実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。半導体メモリＳＣＭ３は、第２実施形態（図８）のセンスアンプＳＡ２に代えてセンスアンプＳＡ３を有することを除いて、第２実施形態の半導体メモリＳＣＭ２と同一である。
【００６０】
各センスアンプＳＡ３は、ｎＭＯＳトランジスタＱ３１（第１ｎ型トランジスタ）、ｎＭＯＳトランジスタＱ３２、Ｑ３３（第２ｎ型トランジスタ）、ｎＭＯＳトランジスタＱ３４、Ｑ３５（第３ｎ型トランジスタ）、ｐＭＯＳトランジスタＱ３６（第１ｐ型トランジスタ）、ｐＭＯＳトランジスタＱ３７（第２ｐ型トランジスタ）、インバータＩＶ３を有している。
【００６１】
ｎＭＯＳトランジスタＱ３１のソースは、接地線に接続されている。ｎＭＯＳトランジスタＱ３１のゲートは、制御回路ＣＴＬ２（図８）から出力されるセンスアンプイネーブル信号ＳＡＥを受けている。ｐＭＯＳトランジスタＱ３６、Ｑ３７のソースは、共に電源線に接続されている。ｐＭＯＳトランジスタＱ３６のゲートは、ｐＭＯＳトランジスタ３２７のドレインに接続されている。ｐＭＯＳトランジスタＱ３７のゲートは、ｐＭＯＳトランジスタＱ３６のドレインに接続されている。
【００６２】
ｎＭＯＳトランジスタＱ３２ドレインは、ｐＭＯＳトランジスタＱ３６のドレインに接続されている。ｎＭＯＳトランジスタＱ３２のソースは、ｎＭＯＳトランジスタＱ３３のドレインに接続されている。ｎＭＯＳトランジスタＱ３３のソースは、ｎＭＯＳトランジスタＱ３１のドレインに接続されている。ｎＭＯＳトランジスタＱ３２、Ｑ３３のゲートは、ビット線対ＢＬＰ０、ＢＬＰ１のビット線ＢＬにそれぞれ直接接続されている。すなわち、ｎＭＯＳトランジスタＱ３２、Ｑ３３は、ｎＭＯＳトランジスタＱ３１のドレインとｐＭＯＳトランジスタＱ３６のドレインとの間に、ビット線対ＢＬＰ０、ＢＬＰ１にそれぞれ対応して直列に接続されている。
【００６３】
ｎＭＯＳトランジスタＱ３４ドレインは、ｐＭＯＳトランジスタＱ３７のドレインに接続されている。ｎＭＯＳトランジスタＱ３４のソースは、ｎＭＯＳトランジスタＱ３５のドレインに接続されている。ｎＭＯＳトランジスタＱ３５のソースは、ｎＭＯＳトランジスタＱ３１のドレインに接続されている。ｎＭＯＳトランジスタＱ３４、Ｑ３５のゲートは、ビット線対ＢＬＰ０、ＢＬＰ１のビット線ＢＬにそれぞれ直接接続されている。すなわち、ｎＭＯＳトランジスタＱ３４、Ｑ３５は、ｎＭＯＳトランジスタＱ３１のドレインとｐＭＯＳトランジスタＱ３７のドレインとの間に、ビット線対ＢＬＰ０、ＢＬＰ１にそれぞれ対応して直列に接続されている。インバータＩＶ３は、ｐＭＯＳトランジスタＱ３７のドレイン側で生成される信号を反転させて入出力回路ＩＯＣ（図８）に出力する。
【００６４】
ここで、半導体メモリＳＣＭ３のリード動作時のプリチャージ回路ＰＣおよびセンスアンプＳＡ３の動作について説明する。なお、図３で示したように、アドレス信号ＡＤがビット線対ＢＬＰ０に接続されるメモリセルＭＣを示すレベルに設定された場合について説明する。
コラム選択信号ＣＳ０が高レベルに活性化すると、ビット線対ＢＬＰ０に対応するプリチャージ回路ＰＣのｐＭＯＳトランジスタＱ１〜Ｑ３は、共にオフする。すなわち、ビット線対ＢＬＰ０のプリチャージが解除される。また、ワード線ＷＬの活性化に伴い、ビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬは、アクセス対象のメモリセルＭＣ（例えば、データ”１”を保持）に接続されるため、ビット線対ＢＬＰ０のビット線ＢＬ、／ＢＬの電圧は、それぞれ電源電圧および接地電圧に変化する。
【００６５】
一方、コラム選択信号ＣＳ１は低レベルから変化しないため、ビット線対ＢＬＰ１に対応するプリチャージ回路ＰＣのｐＭＯＳトランジスタＱ１〜Ｑ３は、オンしたままである。すなわち、ビット線対ＢＬＰ１のプリチャージが継続され、ビット線対ＢＬＰ１のビット線ＢＬ、／ＢＬの電圧は、共に電源電圧から変化しない。このため、センスアンプＳＡ３のｎＭＯＳトランジスタＱ３４のみが、ビット線対ＢＬＰ０のビット線／ＢＬのディスチャージに伴って徐々にオフする。
【００６６】
そして、センスアンプイネーブル信号ＳＡＥが高レベルに活性化すると、センスアンプＳＡ３において、ｎＭＯＳトランジスタＱ３１がオンする。センスアンプＳＡ３は、差動構成を有しているため、ｐＭＯＳトランジスタＱ３６、Ｑ３７のドレイン電圧は、それぞれ接地電圧および電源電圧に変化する。すなわち、ｐＭＯＳトランジスタＱ３７のドレイン側で生成される信号は高レベルに変化する。従って、”１”を示すリードデータがインバータＩＶ３を介して入出力回路ＩＯＣに出力される。以上、第３実施形態でも、第１実施形態と同様の効果が得られる。
【００６７】
なお、第１〜第３実施形態では、各センスアンプを２つのビット線対ＢＬＰ０、ＢＬＰ１に共通して設けた例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、各センスアンプにおいて、ゲートがビット線ＢＬ、／ＢＬに接続されるトランジスタの数を増加させ、各センスアンプを３つ以上のビット線対に共通して設けてもよい。
【００６８】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００６９】
【図１】本発明の半導体メモリの原理ブロック図である。
【図２】本発明の半導体メモリの第１実施形態を示すブロック図である。
【図３】図２の半導体メモリのリード動作を示すタイミング図である。
【図４】図２の半導体メモリのライト動作を示すタイミング図である。
【図５】図２の半導体メモリの要部を示すブロック図である。
【図６】図２の半導体メモリの比較例を示すブロック図である。
【図７】図６の半導体メモリの要部を示すブロック図である。
【図８】本発明の半導体メモリの第２実施形態を示すブロック図である。
【図９】図８の半導体メモリの要部を示すブロック図である。
【図１０】本発明の半導体メモリの第３実施形態を示すブロック図である。
【符号の説明】
【００７０】
ＡＤ  アドレス信号、アドレス入力端子
ＢＬ、／ＢＬ  ビット線
ＢＬＰ、ＢＬＰ０、ＢＬＰ１  ビット線対
ＣＫ  クロック信号、クロック入力端子
ＣＳ０、ＣＳ１  コラム選択信号
ＣＳＷ  コラムスイッチ回路
ＣＴＬ１、ＣＴＬ２  制御回路
ＤＥＣ  デコーダ
ＤＱ  データ信号、データ入出力端子
ＩＶ１、ＩＶ２、ＩＶ３  インバータ
ＩＯＣ  入出力回路
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
ＯＥ  アウトプットイネーブル信号
ＰＣ  プリチャージ回路
ＳＡ、ＳＡ１、ＳＡ２、ＳＡ３  センスアンプ
ＳＡＥ、／ＳＡＥ  センスアンプイネーブル信号
ＳＣＭ、ＳＣＭ１、ＳＣＭ２、ＳＣＭ３  半導体メモリ
ＷＡ  ライトアンプ
ＷＡＥ  ライトアンプイネーブル信号
ＷＤＢ、／ＷＤＢ  ライトデータバス
ＷＬ  ワード線
／ＣＥ  チップイネーブル信号
／ＷＥ  ライトイネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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