(57)【要約】 【課題】  複雑な制御を要せず、チップ面積も増大させずに、多値読出しに対して２値読出しのデータ出力レートが減少することを抑制する。【解決手段】  不揮発性メモリブロック（２）は２値及び多値で情報を記憶することができる不揮発性メモリセルを複数個有する。揮発性メモリブロック（１１）は不揮発性メモリブロックに接続され、情報を２値で書き換え可能に記憶する揮発性メモリセルを複数個有する。データ経路選択回路（１９）は２値データの読出し経路を変更して外部に出力する。制御回路は、２値情報を記憶した不揮発性メモリセルから読み出した情報を外部に出力するとき、前記揮発性メモリブロックの出力動作速度を、多値情報を記憶した不揮発性メモリセルから読み出した情報を外部に出力する場合よりも速くするように制御して、２値で記憶された情報の外部出力と４値で記憶された情報の外部出力とを同じ情報出力レートで行なう。【選択図】        図１
2006331564.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリブロック、揮発性メモリブロック、入出力回路、及び制御回路を有し、
前記不揮発性メモリブロックは２値及び多値で情報を記憶することができる不揮発性メモリセルを複数個有し、
前記揮発性メモリブロックは前記不揮発性メモリブロックに接続され、情報を２値で書き換え可能に記憶する揮発性メモリセルを複数個有し、
前記入出力回路は前記揮発性メモリブロックに接続され、外部との間で情報の入出力を行ない、
前記制御回路は、２値情報を記憶した不揮発性メモリセルから読み出した情報を外部に出力するとき、前記揮発性メモリブロックの出力動作速度を、多値情報を記憶した不揮発性メモリセルから読み出した情報を外部に出力する場合よりも速くするように制御して、２値で記憶された情報の外部出力と４値で記憶された情報の外部出力とを同じ出力レートで行なう不揮発性半導体メモリ。
【請求項２】
前記不揮発性メモリブロックは規定数の不揮発性メモリセルをアクセス単位として前記規定数のビット数単位で情報を読み出し、
前記揮発性メモリブロックは多値で情報を記憶している前記アクセス単位数の不揮発性メモリセルから読み出された情報を前記規定数のビット数単位で記憶するバッファ領域を複数個有し、
前記制御回路は、不揮発性メモリセルによる記憶情報を多値の情報記憶として読み出すときは複数の前記バッファ領域の出力を並列に取り出して前記入出力回路から外部に並列出力させ、不揮発性メモリセルによる記憶情報を２値の記憶情報として読み出すときは一つの前記バッファ領域の出力を前記並列出力に対して前記並列数倍の速度で取り出し、取り出した情報を前記並列出力と同じ並列ビット数及び速度で前記入出力回路から外部に並列出力させる請求項1記載の不揮発性半導体メモリ。
【請求項３】
前記不揮発性メモリセルは多値として４値の情報記憶を行い、
前記不揮発性メモリブロックは規定数の不揮発性メモリセルをアクセス単位として前記規定数のビット数単位で情報を読み出し、
前記揮発性メモリブロックは４値で情報を記憶している前記アクセス単位数の不揮発性メモリセルから読み出された情報を前記規定数のビット数単位で記憶するバッファ領域を有し、
前記揮発性メモリブロックはクロックの立ち上がり又は立ち下がりの一方のエッジに同期して出力動作を行なうシングルデータレート出力動作と、クロックの立ち上がり及び立ち下がりの双方のエッジに同期して出力動作を行なうダブルデータレート出力動作との選択が可能とされ、
前記入出力回路は、複数の前記バッファ領域の出力を並列に出力する第１の出力経路と、一つの前記バッファ領域の出力を前記第１の出力経路の転送レートに落として出力する第２の出力経路とを有し、
前記制御回路は、不揮発性メモリセルに２値で記憶された情報を読み出すときは前記揮発性メモリブロックにはダブルデータレート出力動作を指示すると共に前記入出力回路には第２の出力経路の選択を指示し、不揮発性メモリセルに４値で記憶された情報を読み出すときは前記揮発性メモリブロックにはシングルデータレート出力動作を指示すると共に前記入出力回路には第１の出力経路の選択を指示する請求項1記載の不揮発性半導体メモリ。
【請求項４】
入出力回路、入出力回路に接続された複数個のメモリバンク、及び制御回路を有し、
前記入出力回路は外部との間で情報の入出力を行ない、
前記メモリバンクは、揮発性メモリブロックと不揮発性メモリブロックを有し、
前記揮発性メモリブロックは前記入出力回路に接続され、情報を２値で書き換え可能に記憶する揮発性メモリセルを複数個有し、
前記不揮発性メモリブロックは対応するメモリバンクの前記揮発性メモリブロックに接続され、２値及び多値で情報を記憶することができる不揮発性メモリセルを複数個有し、
前記制御回路は、不揮発性メモリセルに２値で記憶された情報を外部に読み出すとき、選択した１個のメモリバンクの不揮発性メモリブロックから多値情報を記憶した不揮発性メモリセルの記憶情報を読出すときの読出し情報ビット数と同じになるように、複数個の不揮発性メモリブロックを選択して各々の不揮発性メモリブロックの不揮発性メモリセルから記憶情報を読み出し、読み出した情報を入出力回路から並列的に外部に出力させる不揮発性半導体メモリ。
【請求項５】
前記制御回路は、不揮発性メモリセルに２値で記憶された情報を読み出すとき、前記選択された複数個の不揮発性メモリブロックの各々から読み出した記憶情報を対応するメモリバンクの揮発性メモリブロックに蓄積させ、夫々の揮発性メモリブロックから出力した情報を前記入出力回路で結合して並列的に外部に出力させる請求項４記載の不揮発性半導体メモリ。
【請求項６】
前記入出力回路は、複数の揮発性メモリブロックから出力した情報を結合するためのセレクタを有する請求項５記載の不揮発性半導体メモリ。
【請求項７】
前記制御回路は、不揮発性メモリセルに２値で記憶された情報を読み出すとき、前記選択された複数個の不揮発性メモリブロックの各々から読み出された記憶情報を結合して対応する一つのメモリバンクの揮発性メモリブロックにまとめて蓄積させ、蓄積した情報を前記入出力回路から外部に出力させる請求項４記載の不揮発性半導体メモリ。
【請求項８】
前記不揮発性メモリブロックと揮発性メモリブロックとの間に、複数の不揮発性メモリブロックから読み出された記憶情報を結合するためのセレクタを有する請求項７記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２値及び多値で情報を記憶することができる不揮発性メモリセルを有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
電気的に情報を書き込み可能な不揮発性半導体メモリとしてフラッシュメモリがある。フラッシュメモリの不揮発性メモリトランジスタは電荷蓄積領域を持ち、電荷蓄積領域に電荷が注入されることによって比較的高い閾値電圧が設定される。電荷蓄積領域から電荷が放出されることによって閾値電圧が低くされる。この閾値電圧の相違によって情報を記憶する。２値で情報を記憶する不揮発性メモリトランジスタには相対的に高い閾値電圧又は低い閾値電圧を設定する。フラッシュメモリの記憶密度を上げるには多値で情報記憶を行うようにすれば良い。例えば、２ビットのデータに応ずる４値で情報記憶を行う場合、不揮発性メモリトランジスタには２ビットデータに応じた４種類の閾値電圧分布の何れかの分布を設定する。不揮発性メモリトランジスタの閾値電圧はその電荷蓄積領域に蓄積される電荷量に応じて決まる。例えば電荷蓄積領域から電子を放出させた “１１”状態に対して、順次電子の蓄積量を多くした“１０”状態、“００”状態及び“０１”状態の合計４状態によって２ビットのデータを記憶することができる。読出し動作では、例えば“１０”状態の閾値電圧分布と“００”状態の閾値電圧分布との間のワード線電圧によって読出し動作を行なうことによって２ビットの記憶情報の上位ビットを決定する。上位ビットが論理値“１”の場合には“１１”状態の閾値電圧分布と“１０”状態の閾値電圧分布との間のワード線電圧によって読出し動作を行なうことによって２ビットの記憶情報の下位ビットを決定する。上位ビットが論理値“０”の場合には“００”状態の閾値電圧分布と“０１”状態の閾値電圧分布との間のワード線電圧によって読出し動作を行なうことによって２ビットの記憶情報の下位ビットを決定する。従って、４値の記憶情報の読出しでは上位ビットを判定するためのワード線選択及びセンス動作と、下位ビットを判定するためのワード線選択及びセンス動作を分けて行なわなければならない。このため、４値の記憶情報を読出すときのレイテンシは２値の記憶情報を読出す場合よりも大きくなる。従って、高速読出しを必要とする用途では２値による情報記憶が有利である。このため、４値による情報記憶と２値による情報記憶の双方に対応できるフラッシュメモリが提供されている。
【０００３】
特許文献1には２値による情報記憶と多値による情報記憶とを選択可能な不揮発性メモリセルを有するフラッシュメモリについて記載されている。
【０００４】
【特許文献１】特開２００１−６３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は２値及び４値の双方で情報記憶を行うことが可能なフラッシュメモリにおいて２値で記憶された情報の読出しを行なったとき、４値で記憶された情報の読出しに対応して設けられたバッファメモリや入出力端子の半分が活用されず、データの出力レートが半減してしまうことについて検討した。例えば不揮発性メモリセルのワード線選択を1ページ８Ｋ個単位で行なう場合、４値で記憶された情報を読み出すときは第1回目のワード線選択動作で選択した各不揮発性メモリセルに対して上位ビットの記憶情報を検出して上位側バッファメモリに格納する。次に其れと同じワード線の第２回目の選択動作で選択した各不揮発性メモリセルに対して下位ビットの記憶情報を検出して下位側バッファメモリに格納する。各不揮発性メモリセルについて上位及び下位２ビットの記憶情報が全部で２Ｋバイト揃ったところでバイト単位などによって記憶情報を外部に出力する。２値で記憶された情報を読み出すときも読出し手順は基本的に４値読み出しと同じであるが、実質的に行うワード線動作は第一回目だけであり、実質的に利用されるバッファも上位側バッファだけである。このため、出力動作では上位側バッファの保持データだけが出力されることになり、データ出力レートが半減してしまう。
【０００６】
本発明者は、多値読出しと２値読出しのデータ出力レートを揃えるために２値読出しの読出しシーケンスを大幅に変更したり、フラッシュメモリのセンスラッチとバッファメモリとの間にビット対応で上位下位を入れ替え可能にするアライナを配置したりすることも検討したが、其れによって制御が複雑化すると結局、２値読出しによる高速アクセスが阻害される虞がある。また、物理的な回路規模が増大すれば、チップ面積の増大につながり、４値記憶による記憶密度の向上効果が低減する。
【０００７】
本発明の目的は、多値読出しに対して２値読出しのデータ出力レートが減少することを抑制可能な不揮発性半導体メモリを提供することにある。
【０００８】
本発明の目的は、複雑な制御を要せず、チップ面積も増大させずに、多値読出しに対して２値読出しのデータ出力レートが減少することを抑制可能な不揮発性半導体メモリを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕不揮発性半導体メモリ（１）は、不揮発性メモリブロック（２）、揮発性メモリブロック（３）、入出力回路（４）、及び制御回路（５）を有する。前記不揮発性メモリブロックは２値及び多値で情報を記憶することができる不揮発性メモリセル（１５）を複数個有する。前記揮発性メモリブロックは前記不揮発性メモリブロックに接続され、情報を２値で書き換え可能に記憶する揮発性メモリセルを複数個有する。前記入出力回路は前記揮発性メモリブロックに接続され、外部との間で情報の入出力を行なう。前記制御回路は、２値情報を記憶した不揮発性メモリセルから読み出した情報を外部に出力するとき、前記揮発性メモリブロックの出力動作速度を、多値情報を記憶した不揮発性メモリセルから読み出した情報を外部に出力する場合よりも速くするように制御する。これにより、２値で記憶された情報の外部出力と４値で記憶された情報の外部出力とを同じ出力レートで行なう。
【００１２】
上記手段によれば、多値読出しに対して２値読出しの場合に読出し情報ビット数が少なくなっても、揮発性メモリブロックの出力動作速度を上げることによって、４値読出しの場合と同じ出力レートで読出しデータを外部に出力することができる。複雑な制御を要せず、不揮発性メモリブロックのメモリアレイに沿って大規模なアライナのような回路を追加することも要しない。
【００１３】
本発明の一つの具体的な形態として、前記不揮発性メモリブロックは規定数の不揮発性メモリセルをアクセス単位として前記規定数のビット数単位で情報を読み出す。前記揮発性メモリブロックは多値で情報を記憶している前記アクセス単位数の不揮発性メモリセルから読み出された情報を前記規定数のビット数単位で記憶するバッファ領域（ＵＢＭ，ＬＢＭ）を有する。前記制御回路は、不揮発性メモリセルによる記憶情報を多値の情報記憶として読み出すときは複数の前記バッファ領域の出力を並列に取り出して前記入出力回路から外部に並列出力させ、不揮発性メモリセルによる記憶情報を２値の記憶情報として読み出すときは一つの前記バッファ領域の出力を前記並列出力に対して前記並列数倍の速度で取り出し、取り出した情報を前記並列出力と同じ並列ビット数及び速度で前記入出力回路から外部に並列出力させる。
【００１４】
本発明の別の一つの具体的な形態として、前記不揮発性メモリセルは多値として４値の情報記憶を行う。前記不揮発性メモリブロックは規定数の不揮発性メモリセルをアクセス単位として前記規定数のビット数単位で情報を読み出す。前記揮発性メモリブロックは４値で情報を記憶している前記アクセス単位数の不揮発性メモリセルから読み出された情報を前記規定数のビット数単位で記憶するバッファ領域（ＵＢＭ，ＬＢＭ）を有する。前記揮発性メモリブロックはクロックの立ち上がり又は立ち下がりの一方のエッジに同期して出力動作を行なうシングルデータレート（ＳＤＲ）出力動作と、クロックの立ち上がり及び立ち下がりの双方のエッジに同期して出力動作を行なうダブルデータレート（ＤＤＲ）出力動作との選択が可能とされる。前記入出力回路は、複数の前記バッファ領域の出力を並列に出力する第１の出力経路と、一つの前記バッファ領域の出力を前記第１の出力経路の転送レートに落として出力する第２の出力経路（２１〜２３）とを有する。前記制御回路は、不揮発性メモリセルに２値で記憶された情報を読み出すときは前記揮発性メモリブロックにはダブルデータレート出力動作を指示すると共に前記入出力回路には第２の出力経路の選択を指示し、不揮発性メモリセルに４値で記憶された情報を読み出すときは前記揮発性メモリブロックにはシングルデータレート出力動作を指示すると共に前記入出力回路には第１の出力経路の選択を指示する。
【００１５】
〔２〕本発明の別の観点による不揮発性半導体メモリは、入出力回路（３０，３０Ａ）、入出力回路に接続された複数個のメモリバンク（ＢＮＫ０〜ＢＮＫ３）、及び制御回路（３１、３１Ａ、３４）を有する。前記入出力回路は外部との間で情報の入出力を行なう。前記メモリバンクは、揮発性メモリブロック（３３）と不揮発性メモリブロック（３２）を有する。前記揮発性メモリブロックは前記入出力回路に接続され、情報を２値で書き換え可能に記憶する揮発性メモリセルを複数個有する。前記不揮発性メモリブロックは対応するメモリバンクの前記揮発性メモリブロックに接続され、２値及び多値で情報を記憶することができる不揮発性メモリセルを複数個有する。前記制御回路は、不揮発性メモリセルに２値で記憶された情報を読み出すとき、選択した１個のメモリバンクの不揮発性メモリブロックから多値情報を記憶した不揮発性メモリセルの記憶情報を読出すときの読出し情報ビット数と同じになるように、複数個の不揮発性メモリブロックを選択して各々の不揮発性メモリブロックの不揮発性メモリセルから記憶情報を読み出し、読み出した情報を入出力回路から並列的に外部に出力させる。
【００１６】
上記手段によれば、多値読出しに対して２値読出しの場合にはメモリバンク単位では読出し情報ビット数が少なくなっても、複数のメモリバンクの読出しデータをまとめて並列出力することによって、４値読出しの場合と同じ出力レートで読出しデータを外部に出力することができる。複雑な制御を要せず、不揮発性メモリブロックのメモリアレイに沿って大規模なアライナのような回路を追加することも要しない。
【００１７】
本発明の一つの具体的な形態として、前記制御回路は、不揮発性メモリセルに２値で記憶された情報を読み出すとき、前記選択された複数個の不揮発性メモリブロックの各々から読み出した記憶情報を対応するメモリバンクの揮発性メモリブロックに蓄積させ、夫々の揮発性メモリブロックから出力した情報を前記入出力回路で結合して、並列的に外部に出力させる。例えば、前記入出力回路は複数の揮発性メモリブロックから出力した情報を結合するためのセレクタ（４２，４３）を有する。複数の揮発性メモリブロックに蓄積した情報の結合は入出力回路が行なうので、それに必要な回路の修正は、揮発性メモリブロックと入出力回路とをインタフェースする情報ビット数の範囲で行なえば良いから規模は小さい。
【００１８】
本発明の別の一つの具体的な形態として、前記制御回路は、不揮発性メモリセルに２値で記憶された情報を読み出すとき、前記選択された複数個の不揮発性メモリブロックの各々から読み出された記憶情報を結合して対応する一つのメモリバンクの揮発性メモリブロックにまとめて蓄積させ、蓄積した情報を前記入出力回路から外部に出力させる。例えば、前記不揮発性メモリブロックと揮発性メモリブロックとの間に、複数の不揮発性メモリブロックから読み出された記憶情報を結合するためのセレクタ（５０，５１）を有する。不揮発性メモリブロックから読み出した情報の結合はメモリバンク内において揮発性メモリブロックとの間の信号インタフェース規模に従って行なうことが必要になる。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、複雑な制御を要せず、チップ面積も増大させずに、多値読出しに対して２値読出しのデータ出力レートが減少することを抑制することができる。
【発明を実施するための最良の形態】
【００２１】
《フラッシュメモリ》
図２にはフラッシュメモリのブロック図が示される。フラッシュメモリ１（ＬＳＩ）は、特に制限されないが、単結晶シリコンのような１個の半導体基板に相補型ＭＯＳなどの集積回路製造技術によって形成される。このフラッシュメモリ１は、不揮発性メモリブロックとしてのフラッシュメモリブロック（ＦＬＡＳＨ）２、揮発性メモリブロックとしてのバッファＲＡＭ（ＢＭＲＹ）３、入出力回路（Ｉ／Ｏ）４、及び制御回路（ＣＯＮＴ）５を有する。
【００２２】
前記フラッシュメモリブロック２はメモリアレイ（ＭＡＲＹ）１０、センスラッチ（ＳＬ）１１と、メインアンプ（ＭＡ）１２、電源回路（ＶＰＧＥＮ）１３、及び高電圧ドライバ（ＶＰＤＲＶ）１４を有する。
【００２３】
メモリアレイ１０は閾値電圧の初期化とプログラムにより情報を書き込み可能にされる複数の不揮発性メモリセル１５を有する。不揮発性メモリセル１５は、特に制限されないが電荷蓄積領域に絶縁膜を介してメモリゲートを重ねたスタックドゲート構造のメモリトランジスタによって構成される。例えばメモリセル１５のドレインがビット線ＢＬに、ソースがソース線ＳＬに、メモリゲートがワード線ＷＬに接続される。ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬは実際には多数配置され、その選択はアドレス信号をデコードするデコーダ（図示を省略）の出力によって行なわれる。
【００２４】
メモリセル１５のソース、ドレイン及びウェルに回路の接地電位を印加し、メモリゲートに負の高電圧を印加して電荷蓄積領域の電子を放出させる方向に移動させることで閾値電圧を低くすることができる。ここでは、メモリセル７の閾値電圧を低くすることを初期化（消去）と称する。また、メモリセル１５のドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させ、これをメモリゲートの高電圧による電界で電荷蓄積領域に注入することで閾値電圧を高くすることができる。メモリセル１５の閾値電圧を高くすることをプログラムと称する。プログラムによる情報の書き込みは２値又は４値で行なうことができる。消去やプログラムに必要な高電圧は電源回路１３で生成され、動作に必要な高電圧が選択されて高電圧ドライバ１４に供給される。高電圧ドライバの出力は前記アドレスデコーダで選択されたワード線などに供給される。記憶情報の読出しは、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとしてメモリトランジスタを選択し、ビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を判定する。ビット線にはセンスラッチ１１が接続され、センスラッチ１１はビット線に読み出されたデータをラッチする。また、センスラッチ１１は書き込みデータをラッチする。メインアンプ１２はセンスラッチ１１にラッチされて出力が選択されたデータを増幅してバッファＲＡＭ３に出力する。
【００２５】
前記バッファＲＡＭ３は例えばスタティックＲＡＭ（ＳＲＡＭ）で構成される。ＳＲＡＭはメモリセルとして例えばＣＭＯＳスタティックラッチを有し、その記憶ノードに２値で情報を記憶する。バッファＲＡＭ３はクロックＣＬＫに同期動作し、その出力動作は、クロックＣＬＫの立ち上がり又は立ち下がりの何れか一方に同期してデータ出力動作を行なうシングルデータレート（ＳＤＲ）動作、又はクロックＣＬＫの立ち上がり及び立ち下がりの双方に同期してデータ出力動作を行なうダブルデータレート（ＤＤＲ）動作を選択的に行なうことができる。ＤＤＲ動作ではＳＤＲ動作の２倍の速度でデータを入出力することが可能である。
【００２６】
前記入出力回路４は、データ入出力バッファ（ＤＡＴＢ）１７、コマンド入出力バッファ（ＣＭＤＢ）１８、及びデータ経路選択回路（ＤＰＳ）１９を有する。データ入出力バッファ１７及びコマンド入出力バッファ１８は外部とインタフェースされる。データ経路選択回路１９はデータ入出力バッファ１７とバッファＲＡＭ３との接続形態を選択可能にする。コマンド入出力バッファ１８は制御回路５に接続される。コマンド入出力バッファ１８は、データ入出力バッファ１７及びコマンド入出力バッファ１８を介して外部から供給されるコマンド及びアドレス信号を制御回路５に供給する。
【００２７】
制御回路５は、外部から供給されるコマンドに従ってフラッシュメモリ1の動作を全体的に制御する。入出力コマンドに対して制御回路５はバッファＲＡＭ３のリード・ライトを制御する。アクセスコマンドに対して制御回路５はフラッシュメモリブロック２のメモリセル１５に対するプログラム、消去、読出しの各動作手順をそのコマンドに応じて制御する。アクセスコマンドには入出力コマンドが付随する。例えばフラッシュメモリブロック２に対するデータの書き込みでは、書き込みデータをバッファＲＡＭ３に格納する入出力コマンドが先行し、その後に、バッファＲＡＭ３の書き込みデータを用いてフラッシュメモリブロック２に対する消去及びプログラムを行なうアクセスコマンドが付随する。アクセスコマンドは２値による情報記憶と読出しを行なうコマンドと４値による情報記憶と読出しを行なうコマンドに大別される。２値で記憶された情報を読み出すためのアクセスコマンドと入出力コマンドが指定されても、４値で記憶された情報を読み出すためのアクセスコマンドと入出力コマンドが指定されても、制御回路５はデータ入出力バッファ１７から同じ出力レートでデータを出力するようにバッファＲＡＭ３をＤＤＲ動作させ、データ経路選択回路１９に速度変換動作させるように制御する。この制御内容の詳細は後述する。
【００２８】
図３には４値による記憶情報とその閾値電圧分布が例示される。４値による記憶情報は、“１１”データ、“０１”データ、“００”データ、“１０”データとされる。“１１”データは消去によって得る。“０１”データ、“００”データ、“１０”データはプログラムによって得る。記憶情報“１０”、“００”、“０１”に応じてメモリセルの閾値電圧が相違される。その相違は夫々のデータ値に対するプログラムにおいて高電圧パルスの印加時間又は印加レベルを相違されることによって制御される。読出し動作では、“１１”データ、“０１”データ、“００”データ、“１０”データを識別するための読出しワード線電圧としてのワード線選択レベルをＶＲＷ１，ＶＲＷ２，ＶＲＷ３を相違させる。２値による情報記憶は消去によって“１”データを記憶し、“０１“データのプログラムによって“０”データを記憶する。“１１”データの閾値電圧分布と“０１”データの閾値電圧分布は相互に離れているので、４値記憶よりも２値記憶の方が情報記憶の信頼性が高い。
【００２９】
図４には４値でデータを書き込むときのデータ経路が例示される。特に制限されないが、メモリアレイ１０に対する書き込みデータは２Ｋバイト単位とされる。４値記憶を行う構成上、不揮発性メモリセルの書き込み単位は８Ｋ個である。センスラッチ１１は８Ｋ個配置されている。バッファＲＡＭ３は２Ｋバイトのデータを上位４ビットの部分と下位４ビット部分に分けて各々１Ｋバイトづつ格納する上位バッファ領域（ＵＢＭ）３Ｕと、下位バッファ領域（ＬＢＭ）３Ｌを有する。外部から供給される書き込みデータは、８ビット単位で供給され、上位４ビットは上位バッファ領域３Ｕに格納され、下位４ビットは下位バッファ領域３Ｌに格納される。書き込みデータは書き込みアドレスに従ってバッファメモリに格納される。最初に上位バッファ領域（ＵＢＭ）３Ｕの書き込みデータに従ってプログラム対象の８Ｋ個の不揮発性メモリセルに対して“００”又は“０１”データのプログラムを行なう。次に下位バッファ領域（ＬＢＭ）３Ｌの書き込みデータに従ってプログラム対象の８Ｋ個の不揮発性メモリセルに対して選択的に“１０”データのプログラムを行なう。
【００３０】
図５には不揮発性メモリに４値で記憶されたデータ（４値データ）の読出し動作フローが示される。この読出しフローは、上位ビットと下位ビットで分けた図４のプログラム方式に対応される。先ずワード線選択レベルをＶＲＷ２として読み出し動作を行なう（Ｓ１）。選択されたメモリセルがオン状態であれば４値データの上位ビットが“０”、オフ状態であれば４値データの上位ビットが“１”とされる。これによって上位ビットの判定を行なうことができる。センスラッチ１１にラッチされた上位ビットデータはバッファＲＡＭ３の上位ビットの記憶領域に格納される（Ｓ２）。次に、ワード線選択レベルをＶＲＷ１として読み出し書動作を行ない（Ｓ３）、読出しデータをセンスラッチ１１にラッチする（Ｓ４）。更にワード線選択レベルをＶＲＷ３として読み出し書動作を行ない（Ｓ５）、今回読み出した読出しデータと先にセンスラッチにラッチ１１にラッチされている読出しデータの演算を行なって下位ビットを判定する（Ｓ６）。判定された下位ビットデータはセンスラッチ１１からバッファＲＡＭ３の下位ビットの記憶領域に格納される（Ｓ７）。バッファＲＡＭ１１に格納された読出しデータは８ビット単位で外部に出力される。
【００３１】
図６には不揮発性メモリに２値で記憶されたデータ（２値データ）の読出し動作フローが示される。ワード線選択レベルをＶＲＷ２として読み出し動作を行なう（Ｓ１１）。選択されたメモリセルがオン状態であれば４値データの上位ビットが“０”、オフ状態であれば４値データの上位ビットが“１”とされる。これによって２値データの判定を行なうことができる。センスラッチ１１にラッチされたデータはバッファＲＡＭ３の上位ビットの記憶領域（ＵＢＭ）３Ｕに格納される（Ｓ１２）。バッファＲＡＭ１１に格納された読出しデータは外部に出力される（Ｓ１３）。２値データの読出しでは読出しデータはバッファＲＡＭの上位領域３Ｕだけに格納される。２値データの読出しを４値データの読出しと同じように行なう場合には、データ入出力バッファ１７の８ビット並列出力（×８）中下位４ビットの出力は無効になる。例えば図７のタイミングチャートに示されるように４値データの出力動作ではデータ入出力バッファ１７の上位及び下位は共に有効になるが、図８では下位４ビットの出力は無効になる。このままでは、２値データのリード動作は４値データのリード動作に比べてデータ出力レートが半減してしまう。
【００３２】
《速度変換制御による２値データリードの改善》
以下、２値データの読み出し動作と４値データの読み出し動作のデータ出力レートを等しくするための構成について説明する。
【００３３】
図１には２値データの読出し経路が例示される。２値データのリード動作では、制御回路５がバッファＲＡＭ３をＤＤＲ動作させてその出力動作を２倍にする。データ経路選択回路（ＤＰＳ）１９には、２値データのリード動作においてバッファＲＡＭ３の上位ビットの記憶領域（ＵＢＭ）３Ｕからの出力データの速度を半減して並列数を２倍にするための変換回路を備える。この変換回路は、ラッチ回路（ＬＴ１〜ＬＴ３）２１〜２３及びセレクタ（ＳＥＬ）２４を有する。クロックＣＬＫの立ち上がりと立ち下がり両エッジに同期して４ビット並列で上位記憶領域（ＵＢＭ）３Ｕからデータが出力される。ラッチ回路２１はその出力データをクロックＣＬＫの立ち上がりエッジに同期する制御信号φ１のパルス変化によってラッチする。ラッチ回路２２はその出力データをクロックＣＬＫの立ち下がりエッジに同期する制御信号φ２のパルス変化によってラッチする。ラッチ回路２３は双方のラッチ回路２１，２２のラッチデータをクロックＣＬＫの立ち上がりエッジに同期する制御信号φ３のパルス変化によってラッチする。セレクタ２４は２値データのリード動作において制御信号φ４によりラッチ回路２３の出力を選択する。これにより、図１０のように２値データのリード動作においてもデータ入出力バッファ１７の×８並列出力が全て有効になり、図９の４値データのリード動作と同じデータの出力レートを得ることができる。４値データのリード動作ではセレクタ２４はバッファメモリ３のデータ出力端子に接続する方の入力を選択する。前記制御信号φ１〜φ４は制御回路５が出力する。
【００３４】
特に図示はしないが、２値データの書き込み経路として図１の読出し経路とデータ転送方向が逆にされた変換回路が設けられる。即ち、２値データの書き込み動作では×８ビットで書き込みデータが供給され、これを図示しないセレクタで２値データ書き込み経路に導く。２値データ書き込み経路には、×８ビットの書き込みデータをクロックＣＬＫのサイクルに同期して第１のラッチ回路にラッチし、第１のラッチ回路によるラッチデータの上位４ビットをクロックＣＬＫの立ち上がりに同期して第２のラッチ回路にラッチし、前記第１のラッチ回路のラッチデータの下位４ビットをクロックＣＬＫの立ち上がりに同期して第３のラッチ回路にラッチする。第２のラッチ回路の×４出力と第３のラッチ回路の×４出力とトランスファゲートを介してバッファメモリ１１のデータ入出力端子の上位４ビットに接続する。２値データの書き込みにおいてバッファメモリ１１の入力動作をＤＤＲ動作させる。これにより、２値データを書き込むときも４値データの書き込みと同様に書き込みデータを×８ビットでフラッシュメモリ１に供給することができる。
【００３５】
図１１には相互に独立動作可能なメモリバンク（ＢＮＫ）を４個備えたフラッシュメモリのレイアウト構成が示される。４個のセレクタ２４の出力は共通ＩＯバス３０を介してデータ入出力バッファ４に接続される。入出力動作において４個のセレクタ２４は何れか１個が選択されて動作され、残りは出力が高インピーダンス状態にされる。夫々のメモリバンク（ＢＮＫ）３１〜３４はフラッシュメモリブロック（ＦＬＡＳＨ）２、揮発性メモリブロックとしてのバッファＲＡＭ（ＢＭＲＹ）３、入出力回路（Ｉ／Ｏ）４、及びバンク制御回路（ＣＯＮＴＳ）３４を備え、独立して動作可能に構成される。図１１より明らかなように、２値データの読出し動作において４値データの読出しの場合と同じ出力レートで読出しデータを外部に出力するために、大規模なフラッシュメモリアレイ１０に沿って大規模なアライナのような回路を追加することを要しない。幾つかのラッチ回路２１〜２４とその制御線を設けるだけで済む。制御に関しては２値データ読出しに同期してバッファメモリ３をＤＤＲ動作させ、幾つかのラッチ回路２１〜２４とセレクタ２４を制御すれば済む。複雑な制御を要しない。
【００３６】
《マルチバンク動作による２値データリードの改善》
図１２には２値データの読み出し動作と４値データの読み出し動作のデータ出力レートをマルチバンク制御によって等しくするための構成が示される。
【００３７】
図１２ではフラッシュメモリ１Ａは４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有する。各メモリバンクＢＮＫ０〜ＢＮＫ３は図１と基本的な構成は同じであるが、入出力回路（Ｉ／Ｏ）３０は各メモリバンクＢＮＫ０〜ＢＮＫ３を代表して設けられる。また、メモリバンクＢＮＫ０〜ＢＮＫ３を全体に制御するメイン制御回路（ＣＯＮＴＭ）３１が設けられている。各メモリバンクＢＮＫ０〜ＢＮＫ３は、不揮発性メモリブロックとしてのフラッシュメモリブロック（ＦＬＡＳＨ）３２、揮発性メモリブロックとしてのバッファＲＡＭ（ＢＭＲＹ）３３、バンク制御回路（ＣＯＮＴＳ）３４を有する。フラッシュメモリブロック３２は図１で説明したものと基本的に同じ構成を有する。図にはメモリアレイ（ＭＡＲY）３５とセンスラッチ（ＳＬ）３６を代表的に図示している。特にここでは、メモリアレイはＰＧ０〜ＰＧ３の４ページに分割され、アクセスに際して何れか１個のページが選択されて、消去、プログラム又は読出しが行なわれる。ＰＧ０〜ＰＧ３の各ページにおいて、ワード線による不揮発性メモリセルの選択単位は図１の場合と同じように８Ｋ個とされる。センスラッチ３６は上記同様に８Ｋ個配置されている。バッファＲＡＭ３３も同じく２Ｋバイトのデータを上位４ビットの部分と下位４ビットの部分に分けて各々１Ｋバイトづつ格納する上位バッファ領域（ＵＢＭ）３３Ｕと下位バッファ領域（ＵＢＭ）３３Ｌとを有する。
【００３８】
メイン制御回路３１は入出力回路３０から供給されるコマンドを入力する。メイン制御回路３１はコマンドによる指定に従って対応するメモリバンクＢＮＫ０〜ＢＮＫ３のバンク制御回路３４へバンク制御信号ＢＡＣＫ０〜ＢＡＣＫ３を出力する。バンク制御回路３４は入力コマンドに応ずるバンク制御信号に従って対応メモリバンクのバッファＲＡＭ３３の入出力を制御する。バンク制御回路３４はアクセスコマンドに応ずるバンク制御信号に従って対応するメモリバンクのフラッシュメモリブロック３２に対して消去、プログラム又は読出しの動作を制御する。ここでは前記バッファＲＡＭ３３はＤＤＲ動作の機能を備えることを要しない。
【００３９】
入出力回路３０は、データ入出力バッファ（ＤＡＴＢ）４０、コマンド入出力バッファ（ＣＭＤＢ）４１及びセレクタ（ＳＥＬ）４２，４３を有する。データ入出力バッファ（ＤＡＴＢ）４０は８ビット並列（×８）で入出力を行なう。ＨＢＵＳは上位４ビットバス、ＬＢＵＳは下位４ビットバスである。セレクタ４２はメモリバンクＢＮＫ１の上位バッファ領域ＵＢＭ又は下位バッファ領域ＬＢＭを制御信号φ５に従って選択的に下位４ビットバスＬＢＵＳに接続する。セレクタ４３はメモリバンクＢＮＫ３の上位バッファ領域ＵＢＭ又は下位バッファ領域ＬＢＭを制御信号φ５に従って選択的に下位４ビットバスＬＢＵＳに接続する。
【００４０】
４値データの読出しは図５で説明した通りデータ入出力バッファ４０から８ビット並列出力される。メイン制御回路３１は２値データの読出しを指示するアクセスコマンドＴＶＣＯＭを受け取ると、そのアクセスコマンドで指定されるバンクアドレスがバンクＢＮＫ０を指定するときメモリバンクＢＮＫ０及びメモリバンクＢＮＫ１の動作を制御信号ＢＡＣＫ０，ＢＡＣＫ１で指示することにより、メモリバンクＢＮＫ０，ＢＮＫ１を並列動作させる。これにより、フラッシュメモリブロック３２からバッファＲＡＭ３３の上位バッファ領域ＵＢＭに１Ｋバイトのデータが蓄えられる。この動作は図１で説明したフラッシュメモリと同じである。相違点は２個のメモリバンクＢＮＫ０、ＢＮＫ１の各々の上位バッファ領域ＵＢＭに１Ｋバイトのデータが蓄えられることである。このとき、この２値データ読み出しのアクセスコマンドに付随する入出力コマンドに応答する処理では、メイン制御回路３１はセレクタ４２に上位バッファ領域ＵＢＭからの入力を選択させる。これにより、当該入出力コマンドに応答してデータ入出力バッファ４０から８ビット並列に２値データが出力される。そのアクセスコマンドで指定されるバンクアドレスがバンクＢＮＫ１を指定するときメモリバンクＢＮＫ２及びメモリバンクＢＮＫ３の動作を制御信号ＢＡＣＫ２，ＢＡＣＫ３で指示することにより、メモリバンクＢＮＫ２，ＢＮＫ３を並列動作させる。これにより、２個のメモリバンクＢＮＫ２、ＢＮＫ３の各々の上位バッファ領域ＵＢＭに１Ｋバイトのデータが蓄えられる。このとき、この２値データ読み出しのアクセスコマンドに付随する入出力コマンドに応答する処理では、メイン制御回路３１はセレクタ４３に上位バッファ領域ＵＢＭからの入力を選択させる。これにより、当該入出力コマンドに応答してデータ入出力バッファ４０から８ビット並列に２値データが出力される。従って、２値データの出力レートを４値データの出力レートを同じにすることができる。メモリバンクＢＮＫ２，ＢＮＫ３のバンクアドレスを指定した２値データの読出しアクセスコマンドは無効とされる。
【００４１】
２値データの書き込みは２値データ読出しの経路を用いて同様に行えばよい。
【００４２】
図１３には読出し動作のフローチャートが示される。読出し動作において２値データ読出しモードの時はワード線選択レベルＶＲＷ２による選択動作だけを行なう。２値データ読出しでは実際に２個のメモリバンクで並列動作されるので、最終的には４値データの読出しの場合と同様に最大２Ｋバイトのデータを同じ転送レートで出力することができる。
【００４３】
図１４には書き込み動作のフローチャートが示される。書き込み動作において２値データのプログラムモードの時は第１分布目の“０１”データの選択動作だけを行なう。２値データのプログラム動作では実際に２個のメモリバンクで並列動作されるので、最終的に２個のメモリバンクに対して２値データを書き込むことができる。
【００４４】
図１５にはフラッシュメモリのレイアウト構成が示される。図１５より明らかなように、２値データの読出し動作において４値データの読出しの場合と同じ出力レートで読出しデータを外部に出力するために、大規模なフラッシュメモリアレイ１０に沿って大規模なアライナのような回路を追加することを要しない。バッファＲＡＭ３３から下位側共通バスＬＢＵＳへのセレクタ４２，４３と制御回路３１に２値データ読出しと書き込みのための僅かな制御論理を追加するだけで済む。制御内容に関してもセレクタの選択制御とメモリバンクの動作指定を追加するだけであり、複雑な制御の追加を要しない。
【００４５】
図１６には図１２の構成に対してセレクタの配置を変更したフラッシュメモリ１Ｂが例示される。セレクタ５０，５１をセンスラッチ３６とバッファＲＡＭ３３との間に配置した。セレクタ５０はメモリバンクＢＮＫ０のセンスラッチ３６を又はメモリバンクＢＮＫ１のセンスラッチ３６を選択的にメモリバンクＢＮＫ０のバッファＲＡＭ３３に接続する。セレクタ５１はメモリバンクＢＮＫ２のセンスラッチ３６又はメモリバンクＢＮＫ３のセンスラッチ３６を選択的にメモリバンクＢＮＫ２のバッファＲＡＭ３３に接続する。接続制御は制御信号φ６が行なう。
【００４６】
メイン制御回路３１Ａは２値データの読出しを指示するアクセスコマンドＴＶＣＯＭを受け取ると、そのアクセスコマンドで指定されるバンクアドレスがバンクＢＮＫ０を指定するときメモリバンクＢＮＫ０及びメモリバンクＢＮＫ１の動作を制御信号ＢＡＣＫ０，ＢＡＣＫ１で指示することにより、メモリバンクＢＮＫ０，ＢＮＫ１を並列動作させる。これにより、双方のメモリバンクＢＮＫ０，ＢＮＫ１のセンスラッチに読出しデータが蓄えられる。このとき、この２値データ読み出しのアクセスコマンドに付随する入出力コマンドに応答する処理では、最初に、メイン制御回路３１Ａはセレクタ５０にメモリバンクＢＮＫ０のセンスラッチの出力を選択させて当該メモリバンクＢＮＫ０のバッファＲＡＭ３３の入力に接続する。そして、メモリバンクＢＮＫ０のセンスラッチ３６のデータを当該メモリバンクＢＮＫ０の上位バッファ領域ＵＢＭに格納する。次に、メイン制御回路３１Ａはセレクタ５０にメモリバンクＢＮＫ１のセンスラッチ３６の出力を選択させてメモリバンクＢＮＫ０のバッファＲＡＭ３３の入力に接続する。そして、メモリバンクＢＮＫ１のセンスラッチ３６のデータをメモリバンクＢＮＫ０の下位バッファ領域LＢＭに格納する。これにより、当該入出力コマンドに応答してデータ入出力バッファ４０から８ビット並列に２値データが出力される。一方、そのアクセスコマンドで指定されるバンクアドレスがバンクＢＮＫ１を指定するときメイン制御回路３１ＡはメモリバンクＢＮＫ２及びメモリバンクＢＮＫ３の動作を制御信号ＢＡＣＫ２，ＢＡＣＫ３で指示することにより、メモリバンクＢＮＫ２，ＢＮＫ３を並列動作させる。これにより、２個のメモリバンクＢＮＫ２、ＢＮＫ３の各々のセンスラッチ３６に１Ｋバイトのデータが蓄えられる。この２値データ読み出しのアクセスコマンドに付随する入出力コマンドに応答する処理では、メイン制御回路３１Ａはセレクタ５１にメモリバンクＢＮＫ３のセンスラッチ３６の出力を選択させてメモリバンクＢＮＫ２のバッファＲＡＭ３３の入力に接続する。そして、メモリバンクＢＮＫ３のセンスラッチ３６のデータをメモリバンクＢＮＫ２の下位バッファ領域ＬＢＭに格納する。これにより、当該入出力コマンドに応答してデータ入出力バッファ４０から８ビット並列に２値データが出力される。従って、２値データの出力レートを４値データの出力レートを同じにすることができる。メモリバンクＢＮＫ２，ＢＮＫ３のバンクアドレスを指定した２値データの読出しアクセスコマンドは無効とされる。
【００４７】
図１７には図１６の構成における読出し動作のフローチャートが示される。読出し動作において２値データ読出しモードの時はワード線選択レベルＶＲＷ２による選択動作だけを行なう。２値データ読出しでは実際に２個のメモリバンクで並列動作されるので、最終的には４値データの読出しの場合と同様に最大２Ｋバイトのデータを同じ転送レートで出力することができる。但し、２個のメモリバンクのセンスラッチ３６に並列的にラッチされたラッチデータを１個のメモリバンクのバッファＲＡＭ３３に転送するにはその転送動作を直列的に行なわなければならない。この点で、２値データ読出しのレイテンシは図１２の場合よりも大きくなる。
【００４８】
図１８には図１６の構成における書き込み動作のフローチャートが示される。書き込み動作において２値データのプログラムモードの時は第１分布目の“０１”データの選択動作だけを行なう。但し、１個のバッファＲＡＭ３３から異なるメモリバンクのセンスラッチ３６に書き込みデータを供給するには転送動作を直列的に行なわなければならない。双方のメモリバンクに書き込みデータが転送された後、当該２個のメモリバンクでは並列的にプログラム動作が行なわれ、最終的に２個のメモリバンクに対して２値データを書き込むことができる。
【００４９】
図１９にはフラッシュメモリ１Ｂのレイアウト構成が示される。図１５より明らかなように、セレクタ５０，５１の論理規模はセンスラッチ３６とバッファＲＡＭ３３とのインタフェース規模によって決まる。インタフェースの規模が１Ｋバイトであればセレクタ５０，５１の規模は図１５の場合よりも大きくなる。また、制御回路３１Ａによる制御論理においても入出力コマンドに応答する処理の最中にセレクタ５０，５１の状態を切り換えなければならない。図１５の場にはその動作の最中に切換えを行なうことを要しない。従って、図１９の構成は、図１５の構成に比べて、論理規模が大きくなり、制御内容が複雑になる。
【００５０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５１】
例えば、不揮発性メモリセルはスタックゲート構造に限定されず、選択トランジスタ部とメモリトランジスタ部とを分離したスプリットゲート構造のメモリトランジスタを採用することができる。メモリセルのプログラムはホットエレクトロンによる電子の注入に限定されずトンネル酸化膜を介して基板側から電子を注入する形式などであってもよい。またメモリセルに対する初期化もＦＮトンネルに限定されず、基板側からのホットホールの注入で行なってもよい。また、不揮発性メモリブロックはフラッシュメモリに限定されず、ＥＥＰＲＯＭなどその他の不揮発性メモリであってもよい。多値記憶は４値に限定されず８値記憶などであってもよい。不揮発性半導体メモリは他の論理機能を一緒にオンチップした半導体集積回路にも広く適用することができる。
【図面の簡単な説明】
【００５２】
【図１】速度変換制御による２値データの読出し経路を例示するブロック図である。
【図２】フラッシュメモリを全体的に例示するブロック図である。
【図３】４値による記憶情報とその閾値電圧分布を例示する説明図である。
【図４】４値データを書き込むときのデータ経路を例示するブロック図である。
【図５】４値データの読出し動作フローを例示するフローチャートである。
【図６】２値データの読出し動作フローを例示するフローチャートである。
【図７】４値データの出力動作においてデータ入出力バッファの上位及び下位が共に有効になる様子を示すタイミングチャートである。
【図８】２値データの読出し動作において下位４ビットの出力が無効になる様子を示すタイミングチャートである。
【図９】４値データの読出し動作におけるデータ経路選択回路の制御形態を示すタイミングチャートである。
【図１０】２値データの読出し動作におけるデータ経路選択回路の制御形態を示すタイミングチャートである。
【図１１】相互に独立動作可能なメモリバンクを４個備えたフラッシュメモリのレイアウト構成の概略を示す説明図である。
【図１２】２値データの読み出し動作と４値データの読み出し動作のデータ出力レートをマルチバンク制御によって等しくするための構成を採用したフラッシュメモリのブロック図である。
【図１３】図１２のフラッシュメモリにける読出し動作のフローチャートである。
【図１４】図１２のフラッシュメモリにける書き込み動作のフローチャートである。
【図１５】図１２のフラッシュメモリのレイアウト構成を概略的に示す説明図である。
【図１６】図１２の構成に対してセレクタの配置を変更した別のフラッシュメモリのブロック図である。
【図１７】図１５のフラッシュメモリにける読出し動作のフローチャートである。
【図１８】図１５のフラッシュメモリにける書き込み動作のフローチャートである。
【図１９】図１５のフラッシュメモリのレイアウト構成を概略的に示す説明図である。
【符号の説明】
【００５３】
１、１Ａ、１Ｂ  フラッシュメモリ
２  フラッシュメモリブロック
３  バッファＲＡＭ
ＵＢＭ  上位バッファ領域
ＬＢＭ  下位バッファ領域
４  入出力回路
５  制御回路
１０  メモリアレイ
１１  センスラッチ
１５  不揮発性メモリセル
１７  データ出力バッファ
１８  コマンド入出力バッファ
１９  データ経路選択回路
２１〜２３  ラッチ回路
２４  セレクタ
３１〜３４  メモリバンク
ＢＮＫ０〜ＢＮＫ３  メモリバンク
３０  入出力回路
３１、３１Ａ  メイン制御回路
３２  フラッシュメモリブロック
３３  バッファＲＡＭ
３４  バンク制御回路
３５  メモリアレイ
３６  センスラッチ
４０  データ入出力バッファ
４１  コマンド入出力バッファ
４２、４３  セレクタ
φ５  制御信号
５０，５１  セレクタ
φ６  制御信号
【図１】
2006331564.tif 000003
【図２】
2006331564.tif 000004
【図３】
2006331564.tif 000005
【図４】
2006331564.tif 000006
【図５】
2006331564.tif 000007
【図６】
2006331564.tif 000008
【図７】
2006331564.tif 000009
【図８】
2006331564.tif 000010
【図９】
2006331564.tif 000011
【図１０】
2006331564.tif 000012
【図１１】
2006331564.tif 000013
【図１２】
2006331564.tif 000014
【図１３】
2006331564.tif 000015
【図１４】
2006331564.tif 000016
【図１５】
2006331564.tif 000017
【図１６】
2006331564.tif 000018
【図１７】
2006331564.tif 000019
【図１８】
2006331564.tif 000020
【図１９】
2006331564.tif 000021