(57)【要約】【課題】タイミング設計が容易な回路で、所望の周期の試験信号を生成することができ、高精度のジッタを試験信号に印加することができるクロック乗替装置を提供する。【解決手段】基準クロックに同期したパターン信号を、基準クロックと異なる発振源に基づく可変クロックに同期させるクロック乗替装置であって、基準クロックのパルスを間引くことにより、所定の期間内におけるパルス数が、所定の期間内における可変クロックのパルス数と略同一のレートクロックを生成するレートクロック発生部と、レートクロックのパルスに応じてパターン信号を生成するパターン発生部と、パターン信号のデータを、レートクロックのパルスに応じて格納し、格納したデータを、可変クロックのパルスに応じて出力するＦＩＦＯメモリとを備えるクロック乗替装置を提供する。【選択図】図３
2006279336.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックに同期したパターン信号を、前記基準クロックと異なる発振源に基づく可変クロックに同期させるクロック乗替装置であって、
前記基準クロックのパルスを間引くことにより、所定の期間内におけるパルス数が、前記所定の期間内における前記可変クロックのパルス数と略同一のレートクロックを生成するレートクロック発生部と、
前記レートクロックのパルスに応じて前記パターン信号を生成するパターン発生部と、
前記パターン信号のデータを、前記レートクロックのパルスに応じて格納し、格納した前記データを、前記可変クロックのパルスに応じて出力するＦＩＦＯメモリと
を備えるクロック乗替装置。
【請求項２】
前記ＦＩＦＯメモリに前記パターン信号が供給されるまで、前記ＦＩＦＯメモリに格納した前記データを出力させず、前記ＦＩＦＯメモリに前記パターン信号が供給されてから、前記ＦＩＦＯメモリに格納した前記データを出力させる時間差吸収部を更に備える
請求項１に記載のクロック乗替装置。
【請求項３】
前記可変クロックを生成する可変クロック発生部と、
前記レートクロック発生部及び前記可変クロック発生部に、前記レートクロック及び前記可変クロックの出力を開始させる開始信号を供給する開始タイミング制御部と
を更に備え、
前記時間差吸収部は、前記レートクロック発生部が前記開始信号を受け取ってから、前記ＦＩＦＯメモリに前記レートクロックが供給されるまでの第１の時間と、前記可変クロック発生部が前記開始信号を受け取ってから、前記ＦＩＦＯメモリに前記可変クロックが供給されるまでの第２の時間との差分時間に基づいて、前記ＦＩＦＯメモリが前記データの出力を開始する時間を制御する
請求項２に記載のクロック乗替装置。
【請求項４】
前記時間差吸収部は、
前記第１の時間と前記第２の時間との差分時間情報が与えられ、前記差分時間情報を前記可変クロックの周期で除算する除算部と、
与えられる前記可変クロックのパルス数を計数し、計数値が前記除算部における除算結果の小数点以下を切り上げた値と一致した場合に、前記ＦＩＦＯメモリが格納した前記データの出力を開始させるＦＩＦＯ制御部と
を有する請求項３に記載のクロック乗替装置。
【請求項５】
前記可変クロック発生部が生成する前記可変クロックにジッタを印加するジッタ印加部を更に備える
請求項３に記載のクロック乗替装置。
【請求項６】
前記可変クロック発生部は、
前記可変クロックを生成する電圧制御発振器と、
前記可変クロックを分周する分周器と、
前記分周器が分周した前記可変クロックと、与えられる比較クロックとの位相差を検出する位相比較器と、
前記位相比較器が検出した前記位相差に応じた制御電圧を生成し、前記電圧制御発振器が生成する前記可変クロックの周波数を制御するチャージポンプと
を有し、
前記ジッタ印加部は、前記位相比較器が検出した前記位相差、又は前記チャージポンプが生成する前記制御電圧にジッタ信号を重畳することにより、前記可変クロックにジッタを印加する
請求項５に記載のクロック乗替装置。
【請求項７】
前記ＦＩＦＯメモリが出力する前記パターン信号の位相を制御するための位相制御信号を、前記位相比較器が検出した前記位相差、又は前記チャージポンプが生成する前記制御電圧に重畳する位相制御部を更に備える
請求項６に記載のクロック乗替装置。
【請求項８】
前記可変クロック発生部は、
前記ジッタ信号及び前記位相制御信号を加算する加算器と、
前記加算器が出力する信号を、前記位相差又は前記制御電圧に重畳する重畳器と
を更に有する請求項７に記載のクロック乗替装置。
【請求項９】
被試験デバイスを試験する試験装置であって、
基準クロックを生成する基準クロック発生部と、
前記基準クロックと異なる周期の第１の試験信号を生成し、前記被試験デバイスに供給する第１の試験モジュールと、
前記基準クロックに同期した第２の試験信号を生成し、前記被試験デバイスに供給する第２の試験モジュールと
を備え、
前記第１の試験モジュールは、
前記基準クロックと異なる周期の可変クロックを生成する可変クロック発生部と、
前記基準クロックのパルスを間引くことにより、所定の期間内におけるパルス数が、前記所定の期間内における前記可変クロックのパルス数と同一のレートクロックを生成するレートクロック発生部と、
前記レートクロックのパルスに応じてパターン信号を生成するパターン発生部と、
前記パターン信号のデータを、前記レートクロックのパルスに応じて格納し、格納した前記データを、前記可変クロックのパルスに応じて、前記第１の試験信号として出力するＦＩＦＯメモリと
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン信号を、パターン信号と異なる発振源に基づく可変クロックに同期させるクロック乗替装置、及びクロック乗替装置を備える試験装置に関する。
【背景技術】
【０００２】
従来、半導体回路等の被試験デバイスを試験する試験装置として、被試験デバイスに供給する試験信号にジッタを印加し、被試験デバイスが正常に動作できなくなるジッタ量を測定する試験装置が知られている。試験装置は、基準クロックに基づいて試験信号を生成するが、試験信号にジッタを印加する場合、基準クロックにジッタを印加する方法と、生成した試験信号にジッタを印加する方法が知られている。
【０００３】
図１は、従来の試験装置２００を説明する図である。図１（ａ）は、基準クロックにジッタを印加する試験装置２００の構成を示し、図１（ｂ）は、試験信号にジッタを印加する試験装置２００の構成を示す。図１（ａ）に示す試験装置２００は、基準クロック発生部２０２、パターン発生部２０４、及び可変遅延回路２０６を備える。基準クロック発生部２０２は、被試験デバイスＤＵＴに印加するべき試験信号の周期と略同一の周期を有する基準クロックを生成し、試験装置２００のそれぞれの構成要素に供給する。
【０００４】
パターン発生部２０４は、与えられる基準クロックに応じて、被試験デバイスＤＵＴに印加する試験信号を生成する。つまり、与えられる基準クロックのパルスに応じて試験信号のパルスを生成する。このため、基準クロックの周期を制御することにより、所望の周期の試験信号を生成することができる。また、基準クロック発生部２０２において、ジッタが印加された基準クロックを生成することにより、試験信号にジッタを印加する。可変遅延回路２０６は、試験信号を所望の位相に制御して被試験デバイスＤＵＴに印加する。
【０００５】
図１（ｂ）に示す試験装置２００は、基準クロック発生部２０８、パターン発生部２０４、粗遅延部２１０、可変遅延回路２０６、及び加算部２１２を備える。基準クロック発生部２０８は、予め定められた周期の基準クロックを発生し、パターン発生部２０４は、与えられる基準クロックに応じて試験信号を生成する。粗遅延部２１０及び可変遅延回路２０６は、試験信号のそれぞれのパルスを遅延させ、試験信号に周期及び位相を制御する。粗遅延部２１０は、試験信号のそれぞれのパルスを遅延させるべき遅延量のうち、基準クロックの周期の整数倍の遅延を生じさせ、可変遅延回路２０６は、当該遅延量のうち、基準クロックの周期より小さい遅延を生じさせる。また、加算部２１２は、試験信号の周期と、基準クロックの周期との差分を累積加算して、可変遅延回路２０６の遅延量を制御する。また、試験装置２００は、出力端に電圧変動回路を設け、又は可変遅延回路２０６の遅延量を制御することにより、試験信号にジッタを印加する。
【０００６】
関連する特許文献等は、現在認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図１（ａ）に示した試験装置２００は、各構成要素に供給される基準クロックの周期が可変であるので、タイミング設計が困難である。つまり、動作クロックとして与えられる基準クロックの周期が変動するので、基準クロックのそれぞれの周期において動作できるように、各構成要素のタイミング設計を行う必要がある。また、基準クロックにジッタを印加して各構成要素に供給するので、タイミング設計はより困難となる。
【０００８】
また、図１（ｂ）に示した試験装置２００は、電圧変動回路等により試験信号にジッタを印加するが、基準クロック発生部２０８においてジッタを印加する場合に比べ、精度のよいジッタを印加することが困難である。
【０００９】
このため本発明は、上述した課題を解決することのできるクロック乗替装置、及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の第１の形態においては、基準クロックに同期したパターン信号を、基準クロックと異なる発振源に基づく可変クロックに同期させるクロック乗替装置であって、基準クロックのパルスを間引くことにより、所定の期間内におけるパルス数が、所定の期間内における可変クロックのパルス数と略同一のレートクロックを生成するレートクロック発生部と、レートクロックのパルスに応じてパターン信号を生成するパターン発生部と、パターン信号のデータを、レートクロックのパルスに応じて格納し、格納したデータを、可変クロックのパルスに応じて出力するＦＩＦＯメモリとを備えるクロック乗替装置を提供する。
【００１１】
クロック乗替装置は、ＦＩＦＯメモリにパターン信号が供給されるまで、ＦＩＦＯメモリに格納したデータを出力させず、ＦＩＦＯメモリにパターン信号が供給されてから、ＦＩＦＯメモリに格納したデータを出力させる時間差吸収部を更に備えてよい。
【００１２】
クロック乗替装置は、可変クロックを生成する可変クロック発生部と、レートクロック発生部及び可変クロック発生部に、レートクロック及び可変クロックの出力を開始させる開始信号を供給する開始タイミング制御部とを更に備え、時間差吸収部は、レートクロック発生部が開始信号を受け取ってから、ＦＩＦＯメモリにレートクロックが供給されるまでの第１の時間と、可変クロック発生部が開始信号を受け取ってから、ＦＩＦＯメモリに可変クロックが供給されるまでの第２の時間との差分時間に基づいて、ＦＩＦＯメモリがデータの出力を開始する時間を制御してよい。
【００１３】
時間差吸収部は、第１の時間と第２の時間との差分時間情報が与えられ、差分時間情報を可変クロックの周期で除算する除算部と、与えられる可変クロックのパルス数を計数し、計数値が除算部における除算結果の小数点以下を切り上げた値と一致した場合に、ＦＩＦＯメモリが格納したデータの出力を開始させるＦＩＦＯ制御部とを有してよい。クロック乗替装置は、可変クロック発生部が生成する可変クロックにジッタを印加するジッタ印加部を更に備えてよい。
【００１４】
可変クロック発生部は、可変クロックを生成する電圧制御発振器と、可変クロックを分周する分周器と、分周器が分周した可変クロックと、与えられる比較クロックとの位相差を検出する位相比較器と、位相比較器が検出した位相差に応じた制御電圧を生成し、電圧制御発振器が生成する可変クロックの周波数を制御するチャージポンプとを有し、ジッタ印加部は、位相比較器が検出した位相差、又はチャージポンプが生成する制御電圧にジッタ信号を重畳することにより、可変クロックにジッタを印加してよい。
【００１５】
クロック乗替装置は、ＦＩＦＯメモリが出力するパターン信号の位相を制御するための位相制御信号を、位相比較器が検出した位相差、又はチャージポンプが生成する制御電圧に重畳する位相制御部を更に備えてよい。可変クロック発生部は、ジッタ信号及び位相制御信号を加算する加算器と、加算器が出力する信号を、位相差又は制御電圧に重畳する重畳器とを更に有してよい。
【００１６】
本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、基準クロックを生成する基準クロック発生部と、基準クロックと異なる周期の第１の試験信号を生成し、被試験デバイスに供給する第１の試験モジュールと、基準クロックに同期した第２の試験信号を生成し、被試験デバイスに供給する第２の試験モジュールとを備え、第１の試験モジュールは、基準クロックと異なる周期の可変クロックを生成する可変クロック発生部と、基準クロックのパルスを間引くことにより、所定の期間内におけるパルス数が、所定の期間内における可変クロックのパルス数と同一のレートクロックを生成するレートクロック発生部と、レートクロックのパルスに応じてパターン信号を生成するパターン発生部と、パターン信号のデータを、レートクロックのパルスに応じて格納し、格納したデータを、可変クロックのパルスに応じて、第１の試験信号として出力するＦＩＦＯメモリとを有する試験装置を提供する。
【００１７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図２は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の被試験デバイスＤＵＴを試験する装置であって、本体部１０、第１の試験モジュール２０、及び第２の試験モジュール３０を備える。本例において試験装置１００は、２つの試験モジュールを備えるが、他の例においては、試験装置１００は被試験デバイスＤＵＴの入出力ピンに応じて、更に多数の試験モジュールを備えていてもよい。
【００２０】
本体部１０は、第１の試験モジュール２０及び第２の試験モジュール３０を制御する。本体部１０は、基準クロック発生部１４、オクターブクロック発生部１２、及び開始タイミング制御部１６を備える。基準クロック発生部１４は、第１の試験モジュール２０及び第２の試験モジュールの動作周波数を規定する、所定の周波数の基準クロックを生成する。オクターブクロック発生部１２は、基準クロック発生部１４とは異なるクロック発振源を有し、周波数が可変のオクターブクロックを生成する。また、開始タイミング制御部１６は、被試験デバイスＤＵＴの試験を開始するタイミングを規定する開始信号を生成する。開始信号は、当該開始タイミングから試験終了まで、Ｈ論理を示す信号である。
【００２１】
第１の試験モジュール２０は、例えば被試験デバイスＤＵＴのジッタ試験を行うためのモジュールであって、被試験デバイスＤＵＴのピンに接続され、当該ピンにジッタを印加した第１の試験信号を供給する。例えば、第１の試験信号に印加するジッタ量を順次増加させることにより、被試験デバイスＤＵＴが正常に動作できなくなるジッタ量を検出する。被試験デバイスＤＵＴの動作が正常か否かは、他の試験モジュールが検出する被試験デバイスＤＵＴの出力信号と、予め定められた期待値信号とを比較することにより判定してよい。
【００２２】
第１の試験モジュール２０は、クロック乗替装置２２及びドライバ２８を有する。クロック乗替装置２２は、基準クロックと異なる発振源に基づく可変クロックに同期した第１の試験信号を生成し、ドライバ２８を介して被試験デバイスＤＵＴに供給する。
【００２３】
第２の試験モジュール３０は、例えば被試験デバイスＤＵＴの機能試験を行うためのモジュールであって、被試験デバイスＤＵＴの他のピンに接続され、当該ピンに所望のパターンを有する第２の試験信号を供給する。例えば、所定の動作を行わせるための第２の試験信号を被試験デバイスＤＵＴに供給し、被試験デバイスＤＵＴの出力信号と予め定められた期待値信号とを比較することにより、被試験デバイスＤＵＴの機能試験を行う。
【００２４】
第２の試験モジュール３０は、周期発生部３２、パターン発生部３４、遅延部３６、論理比較部３８、ドライバ４０、及びコンパレータ４２を有する。これらの構成要素には、基準クロックが与えられ、基準クロックのそれぞれのパルスに応じて動作する。
【００２５】
周期発生部３２は、第２の試験信号の周期を規定する周期信号を発生する。パターン発生部３４は、与えられる周期信号に応じて、第２の試験信号のパターンを示すパターン信号を生成する。遅延部３６は、パターン信号を受け取り、パターン信号のそれぞれのパルスを遅延させることにより、第２の試験信号を生成する。ドライバ４０は、第２の試験信号を被試験デバイスＤＵＴに供給する。また、コンパレータ４２は、被試験デバイスＤＵＴの出力信号を受け取り、論理比較部３８に供給する。論理比較部３８は、被試験デバイスＤＵＴの出力信号と、期待値信号とを比較し、被試験デバイスＤＵＴの良否を判定する。期待値信号は、パターン発生部３４が生成してよい。また、本体部１０は、論理比較部３８の判定結果を格納する。
【００２６】
このような構成により、被試験デバイスＤＵＴのジッタ試験及び機能試験を並行して行うことができる。第１の試験モジュール２０及び第２の試験モジュール３０は、同一の被試験デバイスＤＵＴを試験してよく、また異なる被試験デバイスＤＵＴを試験してもよい。
【００２７】
図３は、クロック乗替装置２２の構成の一例を示す図である。クロック乗替装置２２は、可変クロック発生部４４、レートクロック発生部４６、パターン発生部４８、セット側回路５０、リセット側回路６６、及びセットリセットラッチ６８を有する。
【００２８】
可変クロック発生部４４は、オクターブクロック発生部１２から与えられるオクターブクロックに基づいて、可変クロックを生成する。また、可変クロック発生部４４は、開始タイミング制御部１６から開始信号を受け取ってから、可変クロックを出力する。また、可変クロック発生部４４は、可変クロックに、予め定められた振幅のジッタを印加して出力する。可変クロック発生部４４は、例えばＰＬＬ回路であって、所望の周波数の可変クロックを生成する。本例において可変クロック発生部４４は、被試験デバイスＤＵＴに供給するべき第１の試験信号の周期と略同一の周期を有する可変クロックを生成する。
【００２９】
レートクロック発生部４６は、基準クロックが与えられ、当該基準クロックのパルスを間引くことにより、所定の期間内におけるパルス数が、当該所定の期間内における可変クロックのパルス数と略同一のレートクロックを生成する。また、レートクロック発生部４６は、開始タイミング制御部１６から開始信号を受け取ってから、レートクロックを出力する。本例において、レートクロック発生部４６は、平均周波数が、予め定められた試験周波数と略同一となるレートクロックを生成し、可変クロック発生部４４は、当該試験周波数と略同一の周波数を有するレートクロックを生成する。当該試験周波数は、レートクロック発生部４６及び可変クロック発生部４４に予め設定されてよい。
【００３０】
パターン発生部４８は、レートクロック発生部４６が出力するレートクロックのパルスに応じて、第１の試験信号のパターンを示すパターン信号を生成する。パターン信号は、例えば１及び０のデータ値を配列した信号である。パターン発生部４８は、第１の試験信号のパターンを予め格納してよい。本例においてパターン発生部４８は、基準クロックを動作クロックとして受け取り、レートクロックをイネーブル信号として受け取る。このような構成により、パターン発生部４８は、レートクロックのパルスに応じて、パターン信号を出力する。
【００３１】
セット側回路５０は、レートクロックに同期して与えられるパターン信号を、可変クロックに同期させ、セットリセットラッチ６８のセット端子に供給する。また、リセット側回路６６は、セット側回路５０と同一の構成を有し、パターン信号を可変クロックに同期させ、セットリセットラッチ６８のリセット端子に供給する。パターン発生部４８は、セット側回路５０及びリセット側回路６６に同一のパターン信号を供給してよく、また異なるパターン信号を生成して、セット側回路５０及びリセット側回路６６に供給してもよい。セットリセットラッチ６８は、セット側回路５０及びリセット側回路６６から与えられる信号に基づいて、第１の試験信号を生成する。
【００３２】
セット側回路５０及びリセット側回路６６は、パイプライン５２、ＦＩＦＯメモリ５４、時間差吸収部５６、遅延制御部５８、粗遅延部６０、論理積回路６２、及び可変遅延回路６４をそれぞれ有する。パイプライン５２は、パターン信号及びレートクロックが与えられ、基準クロックに応じてＦＩＦＯメモリ５４に供給する。これにより、セット側回路５０及びリセット側回路６６を同期して動作させる。パイプライン５２は、例えば直列に接続されたフリップフロップである。
【００３３】
ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリ５４は、与えられるパターン信号のデータを、レートクロックのパルスに応じて格納し、格納したデータを、可変クロックのパルスに応じて出力する。ＦＩＦＯメモリ５４は、格納したデータを、先に格納したデータから順に出力するメモリである。本例においてＦＩＦＯメモリ５４は、基準クロックをデータ格納の動作クロックとして受け取り、レートクロックをライトイネーブル端子ＷＥに受け取る。ＦＩＦＯメモリ５４は、ライトイネーブル端子ＷＥにＨ論理の信号を受け取った場合に、与えられるデータを基準クロックに応じて格納する。このような構成により、ＦＩＦＯメモリ５４は、パターン信号のデータを、レートクロックのパルスに応じて格納する。
【００３４】
また、ＦＩＦＯメモリ５４は、可変クロックをデータ出力の動作クロックとして受け取り、時間差吸収部５６から与えられる信号を、リードイネーブル端子ＲＥに受け取る。ＦＩＦＯメモリ５４は、リードイネーブル端子ＲＥにＨ論理の信号を受け取った場合に、最も先に格納したデータを可変クロックに応じて出力する。このような構成により、格納したデータを、可変クロックのパルスに応じて出力する。
【００３５】
本例におけるクロック乗替装置２２においては、可変クロック及びレートクロックの所定期間内におけるパルス数が略同一であるので、所定期間内にＦＩＦＯメモリ５４が格納するデータ数と、所定期間内にＦＩＦＯメモリ５４が出力するデータ数は略同一となる。このため、ＦＩＦＯメモリ５４が格納するべきデータが溢れること、及びＦＩＦＯメモリ５４が格納するデータが欠乏すること無く、可変クロックに同期したパターン信号を出力することができる。
【００３６】
レートクロック及びパターン信号は、パイプライン５２等を介してＦＩＦＯメモリ５４に伝送されるので、レートクロック発生部４６が開始信号を受け取ってから、ＦＩＦＯメモリ５４にレートクロックが供給されるまでの第１の時間と、可変クロック発生部４４が開始信号を受け取ってから、ＦＩＦＯメモリ５４に可変クロックが供給されるまでの第２の時間とは異なる。時間差吸収部５６は、当該差分時間により生じる、ＦＩＦＯメモリ５４にデータが入力されるタイミングと、ＦＩＦＯメモリ５４がデータを出力するタイミングとのタイミング差を無くすように、ＦＩＦＯメモリ５４又はパイプライン５２を制御する。
【００３７】
例えば、第１の時間が第２の時間より大きい場合、時間差吸収部５６は、ＦＩＦＯメモリ５４にパターン信号が供給されるまで、ＦＩＦＯメモリ５４にデータを出力させず、ＦＩＦＯメモリ５４にパターン信号が供給されてから、ＦＩＦＯメモリ５４にデータを出力させる。本例において、時間差吸収部５６は、ＦＩＦＯメモリ５４に、データ読出しを行うか否かを制御するリードイネーブル信号を供給することにより、ＦＩＦＯメモリ５４がデータ出力を開始する時間を制御する。また、第１の時間が第２の時間より小さい場合、時間差吸収部５６は、パイプライン５２における遅延時間を制御することにより、当該時間差を吸収する。
【００３８】
粗遅延部６０及び可変遅延回路６４は、ＦＩＦＯメモリ５４が出力するデータを受け取り、ＦＩＦＯメモリ５４が出力するデータを所望の位相に遅延させる。粗遅延部６０は、当該データを、可変クロックの周期の整数倍の遅延量で遅延させる。本例において粗遅延部６０は、可変クロックのパルスを計数し、当該計数値が遅延制御部５８から与えられる設定値と一致した場合に、ＦＩＦＯメモリ５４から受け取ったデータを出力する。可変遅延回路６４は、当該データを、可変クロックの周期より小さい遅延量で遅延させる。粗遅延部６０及び可変遅延回路６４における遅延量は、遅延制御部５８が制御する。
【００３９】
本例におけるクロック乗替装置２２によれば、生成するべき試験信号の周期、及び試験信号に印加するジッタ量によらず、一定の周期の基準クロックに基づいて、レートクロック発生部４６及びパターン発生部４８等が動作するので、タイミング設計が容易となる。また、可変クロック発生部４４において、可変クロックの位相を制御してジッタを印加することができるので、容易に高精度のジッタを印加することができる。
【００４０】
図４は、時間差吸収部５６の構成の一例を示す図である。時間差吸収部５６は、除算部７０及びＦＩＦＯ制御部７１を有する。また、ＦＩＦＯ制御部７１は、カウンタ７２、フリップフロップ７４、論理和回路７８、選択部７６、及び分周器８０を有する。
【００４１】
除算部７０は、レートクロック発生部４６が開始信号を受け取ってから、ＦＩＦＯメモリ５４にレートクロックが供給されるまでの第１の時間と、可変クロック発生部４４が開始信号を受け取ってから、ＦＩＦＯメモリ５４に可変クロックが供給されるまでの第２の時間との差分を示す差分時間情報ｔ１、及び可変クロックの周期を示す周期情報ｔ２が与えられる。本例においては、当該第１の時間が当該第２の時間より大きい場合について説明する。除算部７０は、差分時間情報ｔ１を周期情報ｔ２で除算し、得られた商及び余をそれぞれ出力する。本例において商及び余は２進数のデジタル信号として出力される。
【００４２】
ＦＩＦＯ制御部７１は、開始タイミング制御部１６から開始信号を受け取った場合に、与えられる可変クロックのパルス数を計数する。そして、計数値が除算部７０における除算結果の小数点以下を切り上げた値と一致した場合に、ＦＩＦＯメモリ５４が格納したデータの出力を開始させる。
【００４３】
カウンタ７２は、開始タイミング制御部１６から開始信号を受け取った場合に、可変クロックのパルス数の計数を開始し、当該計数値が、除算部７０から受け取る商と一致した場合に、パルスを出力する。また、フリップフロップ７４は、カウンタ７２が出力するパルスを、可変クロックの１周期遅延させて出力する。論理和回路７８は、除算部７０が出力する余の各ビットの論理和を出力する。つまり、論理和回路７８は、除算部７０が出力する余が零である場合を除き、１を出力する。
【００４４】
選択部７６は、論理和回路７８が０を出力した場合に、カウンタ７２が出力するパルスを通過させ、論理和回路７８が１を出力した場合に、フリップフロップ７４が出力するパルスを通過させる。分周器８０は、選択部７６を介して受け取るパルスを分周し、リードイネーブル信号としてＦＩＦＯメモリ５４に出力する。分周器８０は、クロック乗替装置２２が出力するべき試験信号のサイクル数に応じた分周比で、当該パルスを分周する。つまり、分周器８０は、試験信号を生成するためにＦＩＦＯメモリ５４からデータを出力するべき期間、Ｈ論理のリードイネーブル信号を出力する。
【００４５】
図５は、クロック乗替装置２２の動作の一例を示すタイミングチャートである。図５において、レートクロック及び可変クロックは、ＦＩＦＯメモリ５４に入力される波形を示す。
【００４６】
前述したように、レートクロックがＦＩＦＯメモリ５４に入力されるタイミングと、可変クロックがＦＩＦＯメモリ５４に入力されるタイミングとは、差分時間ｔ１ずれている。時間差吸収部５６は、当該差分時間を吸収するべく、分周器８０が出力するリードイネーブル信号のタイミングを前述したように制御する。
【００４７】
ＦＩＦＯメモリ５４には、レートクロックに同期してライトイネーブルアドレス（ＷＥアドレス）が与えられる。本例においてＦＩＦＯメモリ５４は、４つのアドレス領域を有しており、パターン発生部４８は、パターン信号として、ＦＩＦＯメモリ５４のそれぞれのアドレスに対応するデータ＃０からデータ＃３までを並列に出力してよい。ＦＩＦＯメモリ５４は、ライトイネーブルアドレスで指定されるアドレスに対応するデータを順次格納する。
【００４８】
また、ＦＩＦＯメモリ５４には、可変クロックに同期してリードイネーブルアドレス（ＲＥアドレス）が与えられ、リードイネーブルアドレスで指定されるアドレスに格納したデータを出力する。例えば、当該アドレスにデータ値１が格納されている場合、可変クロックのパルスに応じて、所定のパルス幅のパルスを出力し、当該アドレスにデータ値０が格納されている場合、Ｌ論理の信号を出力する。
【００４９】
図６は、可変クロック発生部４４の構成の一例を示す図である。可変クロック発生部４４はＰＬＬ回路であって、ジッタ印加部８２、加算器８６、位相比較器８８、重畳器９０、チャージポンプ９２、電圧制御発振器９４、論理積回路９６、分周器９８、フリップフロップ１０２、及びフリップフロップ１０４を有する。
【００５０】
電圧制御発振器９４は、可変クロックを生成する。分周器９８は、電圧制御発振器９４が出力する可変クロックを分周し、位相比較器８８に供給する。位相比較器８８は、オクターブクロックが比較クロックとして与えられ、分周器９８が分周した可変クロックと、当該比較クロックとの位相差を検出する。
【００５１】
チャージポンプ９２は、位相比較器が検出した位相差に応じた制御電圧を生成し、電圧制御発振器９４が生成する可変クロックの周波数を制御する。また、論理積回路９６は、直列に接続されたフリップフロップ１０２及びフリップフロップ１０４を介して開始信号を受け取り、開始信号と可変クロックとの論理積を出力する。つまり、可変クロック発生部４４は、開始信号で規定される開始タイミングから、可変クロックを出力する。フリップフロップ１０２は、分周器９８が出力する信号を動作クロックとして受け取り、フリップフロップ１０４は、オクターブクロックを動作クロックとして受け取る。
【００５２】
ジッタ印加部８２は、可変クロック発生部４４が生成する可変クロックにジッタを印加する。例えば、ジッタ印加部８２は、位相比較器８８が検出した位相差、又はチャージポンプが生成する制御電圧にジッタ信号を重畳することにより、電圧制御発振器９４が生成する可変クロックの周波数を変動させ、ジッタを印加する。本例においてジッタ印加部８２は、加算器８６及び重畳器９０を介して、位相比較器８８が出力する位相差信号に、ジッタ信号を重畳する。このような構成により、容易に可変クロックに高精度のジッタを印加することができる。
【００５３】
また、可変クロック発生部４４は、図６に示すように、位相制御部８４を更に有してもよい。位相制御部８４は、位相比較器８８が検出した位相差、又はチャージポンプが生成する制御電圧に、位相制御信号を更に重畳することにより、ＦＩＦＯメモリ５４が出力するパターン信号の位相を制御する。この場合、加算器８６は、ジッタ信号及び位相制御信号を加算する。また重畳器９０は、加算器８６が出力する信号を、位相比較器８８が出力する位相差又はチャージポンプ９２が出力する制御電圧に重畳する。
【００５４】
このような構成により、ＦＩＦＯメモリ５４が出力するパターン信号の位相を、所望の位相に容易に調整できる。また、可変クロック発生部４４が位相制御部８４を有する場合、試験信号の位相を制御することができるので、セット側回路５０及びリセット側回路６６は、粗遅延部６０、論理積回路６２、可変遅延回路６４、及び遅延制御部５８を有さなくてよい。これにより、簡易な構成で試験信号の位相を制御することができる。
【００５５】
図７は、クロック乗替装置２２の構成の他の例を示す図である。本例におけるクロック乗替装置２２は、図３に関連して説明したクロック乗替装置２２の構成と比較して、２つの可変クロック発生部４４を有する点で異なる。
【００５６】
２つの可変クロック発生部４４は、セット側回路５０及びリセット側回路６６に対応して設けられる。それぞれの可変クロック発生部４４は、セット側回路５０及びリセット側回路６６のうち、対応する回路に可変クロックを供給する。それぞれの可変クロック発生部４４が生成する可変クロックの周期は略同一である。
【００５７】
本例におけるクロック乗替装置２２によれば、セット側回路５０及びリセット側回路６６に対応して２つの可変クロックを独立して生成できるので、試験信号の立ち上がりエッジ及び立ち下がりエッジにおいて、異なるジッタを印加することができる。
【００５８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００５９】
以上から明らかなように、本発明によれば、タイミング設計が容易な回路で、所望の周期の試験信号を生成することができる。また、タイミング設計が容易な回路で、高精度のジッタを試験信号に印加することができる。
【図面の簡単な説明】
【００６０】
【図１】従来の試験装置２００を説明する図である。図１（ａ）は、基準クロックにジッタを印加する試験装置２００の構成を示し、図１（ｂ）は、試験信号にジッタを印加する試験装置２００の構成を示す。
【図２】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図３】クロック乗替装置２２の構成の一例を示す図である。
【図４】時間差吸収部５６の構成の一例を示す図である。
【図５】クロック乗替装置２２の動作の一例を示すタイミングチャートである。
【図６】可変クロック発生部４４の構成の一例を示す図である。
【図７】クロック乗替装置２２の構成の他の例を示す図である。
【符号の説明】
【００６１】
１０・・・本体部、１２・・・オクターブクロック発生部、１４・・・基準クロック発生部、１６・・・開始タイミング制御部、２０・・・第１の試験モジュール、２２・・・クロック乗替装置、２８・・・ドライバ、３０・・・試験モジュール、３２・・・周期発生部、３４・・・パターン発生部、３６・・・遅延部、３８・・・論理比較部、４０・・・ドライバ、４２・・・コンパレータ、４４・・・可変クロック発生部、４６・・・レートクロック発生部、４８・・・パターン発生部、５０・・・セット側回路、５２・・・パイプライン、５４・・・ＦＩＦＯメモリ、５６・・・時間差吸収部、５８・・・遅延制御部、６０・・・粗遅延部、６２・・・論理積回路、６４・・・可変遅延回路、６６・・・リセット側回路、６８・・・セットリセットラッチ、７０・・・除算部、７１・・・ＦＩＦＯ制御部、７２・・・カウンタ、７４・・・フリップフロップ、７６・・・選択部、７８・・・論理和回路、８０・・・分周器、８２・・・ジッタ印加部、８４・・・位相制御部、８６・・・加算器、８８・・・位相比較器、９０・・・重畳器、９２・・・チャージポンプ、９４・・・電圧制御発振器、９６・・・論理積回路、９８・・・分周器、１００・・・試験装置、１０２・・・フリップフロップ、１０４・・・フリップフロップ、２００・・・従来の試験装置、２０２・・・基準クロック発生部、２０４・・・パターン発生部、２０６・・・可変遅延回路、２０８・・・基準クロック発生部、２１０・・・粗遅延部、２１２・・・加算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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