(57)【要約】【課題】  回路の特性を、トランジスタの特性に基づいて制御することができる回路特性制御装置を提供する。【解決手段】  回路特性制御装置１０は、回路１２の特性を制御するため、回路１２内の少なくとも１つのトランジスタの特性に基づいて回路１２への給電電圧を変化させる。１実施形態においては、補償用電源は、回路１２内のトランジスタのしきい値を検知するためのしきい値センサと、回路１２内のトランジスタの温度を検知するための温度センサとを備える。これらセンサは、例えばトランジスタで構成することができる。【選択図】  図１
2006343253.tif 000002
【特許請求の範囲】
【請求項１】
回路の特性を制御するため、前記回路内の少なくとも１つのトランジスタの特性に基づいて前記回路への給電電圧を変化させる回路特性制御装置。
【請求項２】
前記トランジスタの特性は、１つの制御電極と２つの他の電極の３つの電極をもつトランジスタの電極間抵抗に関する特性、およびしきい値電圧に関する特性のうちの少なくとも一方を含む、
請求項１記載の回路特性制御装置。
【請求項３】
前記回路内の少なくとも１つのトランジスタと関連して設けた、前記回路外の少なくとも１つの制御用のトランジスタを備え、
該少なくとも１つの制御用のトランジスタの特性に基づいて前記給電電圧を変化させる、
請求項１乃至２の何れかに記載の回路特性制御装置。
【請求項４】
前記少なくとも１つの制御用のトランジスタは、該トランジスタが関連する前記回路内の少なくとも１つのトランジスタと同じあるいは類似の環境にある、
請求項３記載の回路特性制御装置。
【請求項５】
前記制御は、前記回路特性の変動を低減する制御である、
請求項１乃至４の何れかに記載の回路特性制御装置。
【請求項６】
前記回路特性の変動は、前記回路の製造プロセスにおける変動および前記回路の温度変動の少なくとも一方に起因したものである、
請求項５記載の回路特性制御装置。
【請求項７】
請求項１乃至６の何れかに記載の回路特性制御装置を備えた回路装置。
【請求項８】
前記回路装置は、バッファを構成する、
請求項７記載の回路装置。
【請求項９】
所定の位相差を有する複数の制御信号を生成する信号生成回路と、
製造プロセス、温度等に対する特性変化が上記信号生成回路の回路要素と同様となる回路要素を有し、上記信号生成回路に対して電源電圧を供給する電圧生成回路と、
を有する制御信号供給回路。
【請求項１０】
上記信号生成回路が回路要素としてのトランジスタを含む複数のインバータ回路を有し、
上記電圧生成回路が回路要素としてのトランジスタを有する、
請求項９に記載の制御信号供給回路。
【請求項１１】
上記電圧生成回路が、所定の定電流を供給する定電流回路と、上記定電流の電流路に接続された第１のトランジスタとを有し、
上記第１のトランジスタがダイオード接続とされている、
請求項９又は１０に記載の制御信号供給回路。
【請求項１２】
上記電圧生成回路が、上記定電流の電流路に接続された第２のトランジスタを有し、
上記第２のトランジスタの制御端子に基準電圧が供給されている、
請求項１１に記載の制御信号供給回路。
【請求項１３】
上記第１のトランジスタがｐＭＯＳトランジスタであり、上記第２のトランジスタがｎＭＯＳトランジスタである請求項１２に記載の制御信号供給回路。
【請求項１４】
所定の位相差を有する複数の制御信号を生成する信号生成回路と、
製造プロセス、温度等に対する特性変化が上記信号生成回路の回路要素と同様となる回路要素を有し、上記信号生成回路に対して電源電圧を供給する電圧生成回路と、
信号出力端子に接続され、その制御端子に所定の位相差を有する上記制御信号がそれぞれ印加される複数の出力トランジスタを有する出力回路と、
を有する信号出力回路。
【請求項１５】
上記信号生成回路が回路要素としてのトランジスタを含む複数のインバータ回路を有し、
上記電圧生成回路が回路要素としてのトランジスタを有する、
請求項１４に記載の信号出力回路。
【請求項１６】
上記電圧生成回路が、所定の定電流を供給する定電流回路と、上記定電流の電流路に接続された第１のトランジスタとを有し、
上記第１のトランジスタがダイオード接続とされている、
請求項１４又は１５に記載の信号出力回路。
【請求項１７】
上記電圧生成回路が、上記定電流の電流路に接続された第２のトランジスタを有し、
上記第２のトランジスタの制御端子に基準電圧が供給されている、
請求項１６に記載の信号出力回路。
【請求項１８】
上記第１のトランジスタがｐＭＯＳトランジスタであり、上記第２のトランジスタがｎＭＯＳトランジスタである請求項１７に記載の信号出力回路。
【請求項１９】
上記出力回路が、第１の信号出力端子に接続された第１のトランジスタ群と、第２の信号出力端子に接続された第２のトランジスタ群とを有し、
上記第１及び第２の信号出力端子から差動信号が出力される、
請求項１４乃至１８の何れかに記載の信号出力回路。
【請求項２０】
上記第１のトランジスタ群が、第１導電型のトランジスタと第２導電型のトランジスタとで構成されるトランジスタ対を複数含み、上記複数のトランジスタ対に対して所定の位相差を有する上記制御信号がそれぞれ供給され、
上記第２のトランジスタ群が、第１導電型のトランジスタと第２導電型のトランジスタとで構成されるトランジスタ対を複数含み、上記複数のトランジスタ対に対して所定の位相差を有する上記制御信号がそれぞれ供給され、
上記第１のトランジスタ群のトランジスタ対に供給される上記制御信号の位相と上記第２のトランジスタ群のトランジスタ対に供給される上記制御信号の位相とが反転状態にある、
請求項１９に記載の信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の特性を制御する装置、特に、電源電圧を介して回路の特性を制御する装置に関するものである。
【背景技術】
【０００２】
従来のＬＶＤＳ（LVDS: Low Voltage Differential Signaling）トランスミッタは、一例として、2個の電流源、オペアンプ（OPAMP）、ドライブ電流方向をコントロールするためのＰチャンネル（PCH）スイッチ／Ｎチャンネル（NCH）スイッチ、これらスイッチの制御を行うタイミング・コントロール部からなっている。電流源はドライブ電流を供給し、OPAMPは、トランスミッタ出力のコモンモード電圧を制御するために使用される。PCH・NCHスイッチは、ドライブ電流の流れる方向をコントロールする。タイミング・コントロール部は、ドライブ電流方向を切り替える際に、急激なドライブ電流変化がないように、スイッチング・タイミングをスイッチ毎にずらしている。このタイミングをずらす間隔によって、立ち上がり時間および立ち下がり時間がある程度決まってしまう。しかし、従来のタイミング・コントロール部は、通常のインバータ・チェーン（インバータを複数個直列接続したもの）で構成していたため、電源、製造プロセス、温度におけるバラツキによって、タイミング・コントロール信号のスイッチング・タイミングのバラツキが大きくなり、その結果、トランスミッタ出力の立ち上がり時間および立ち下がり時間のバラツキが多かった。
【０００３】
従来、ＬＳＩが自らの特性に応じて低消費電力化などの目的を実現するため、ＬＳＩチップに自律機能を持たせる技術が知られている（非特許文献１参照）。特に、携帯型情報端末コントローラにおいて採用されている低消費電力化を図る電力制御技術においては、低消費電力化の追求のため、“遅延シンセサイザ回路”が設けられている（第１２３頁の図３参照）。この遅延シンセサイザ回路は、クリティカル・パスにおける遅延時間を擬似的に再現する。この擬似的に再現された遅延時間は目標値と比較され、遅延時間が目標値よりも短ければ、ＬＳＩチップに供給する電源電圧をさらに下げる制御が行われる。これにより、最低限必要な電源電圧がＬＳＩに供給される。
【非特許文献１】“自律するＬＳＩ  脱均質主義”、「日経エレクトロニクス」、２００４年３月２９日号、Ｐ１０９〜１２９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の遅延シンセサイザ回路を用いて低消費電力化を図る電力制御技術においては、遅延時間の発生、測定および比較を行う回路が必要であり、低消費電力化を実現するために必要な回路の規模は比較的大きなものとなる。
【０００５】
したがって、本発明の目的は、大規模な回路を用いることなく、トランジスタの特性に基づいて回路の特性を制御することができる回路特性制御装置を提供することである。
また、本発明の別の目的は、上記の回路特性制御装置を備えた回路装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明による回路特性制御装置は、回路の特性を制御するため、前記回路内の少なくとも１つのトランジスタの特性に基づいて前記回路への給電電圧を変化させる。
また、本発明による回路装置は、上記の回路特性制御装置を備える。
【０００７】
また、本発明による制御信号供給回路は、所定の位相差を有する複数の制御信号を生成する信号生成回路と、製造プロセス、温度等に対する特性変化が上記信号生成回路の回路要素と同様となる回路要素を有し、上記信号生成回路に対して電源電圧を供給する電圧生成回路と、を有する。
【０００８】
さらにまた、本発明による信号出力回路は、所定の位相差を有する複数の制御信号を生成する信号生成回路と、製造プロセス、温度等に対する特性変化が上記信号生成回路の回路要素と同様となる回路要素を有し、上記信号生成回路に対して電源電圧を供給する電圧生成回路と、信号出力端子に接続され、その制御端子に所定の位相差を有する上記制御信号がそれぞれ印加される複数の出力トランジスタを有する出力回路と、を有する。
【発明の効果】
【０００９】
本発明の回路特性制御装置によれば、製造プロセスや温度等の環境により影響を受けるトランジスタの特性に基づいて回路の特性を制御することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の種々の実施形態にについて、図面を参照して説明する。
先ず、図１は、本発明による回路特性補正装置の１実施形態を示す図である。図示のように、本発明による回路特性制御装置１０は、制御対象である回路１２の特性を制御するため、少なくとも１つのトランジスタを備えており、この少なくとも１つのトランジスタは、回路１２に含まれた少なくとも１つのトランジスタ（Ｔｒ）と同一または類似の環境にある。ここで、回路１２には、製造プロセスや温度によって入出力応答特性等の特性が変化する任意の回路が含まれる。また、環境とは、回路の製造プロセス、回路の温度、その他の回路の特性に影響を与える条件、状態等が含まれる。尚、回路特性制御装置１０が含む上記の少なくとも１つのトランジスタは、回路１２に含まれる全てのトランジスタと同一または類似の環境にあってもよい。
【００１１】
この構成により、回路特性制御装置１０は、回路１２に対する給電電圧について、回路特性制御装置１０内の少なくとも１つのトランジスタの特性、延いてはこのトランジスタと同一または類似の環境にある、回路１２内の対応する少なくとも１つのトランジスタの特性に基づいて変化させる。例えば、製造プロセスのバラツキによってトランジスタのしきい値電圧が変動する場合、このトランジスタのしきい値電圧の変動は、トランジスタを含む回路１２の入出力応答時間（例えば、立ち上がり時間や立ち下がり時間）を変化させるように作用する。この場合、給電電圧を変化させると、回路１２の応答強度、例えばシンク電流やソース電流等の回路内のドライブ電流の大きさが変化する。ドライブ電流の変化は、入出力応答時間の変動を補償するように作用する。製造プロセスだけでなく回路の温度が変化する場合も、トランジスタのしきい値電圧やトランジスタに関連する抵抗の大きさを変化させるが、このような変化も、給電電圧の変化によるドライブ電流の変化によって同様に補償することができる。トランジスタに関連する抵抗としては、トランジスタの電極または端子間の温度依存の抵抗成分、例えばドレイン−ソース間の電流路における抵抗等が含まれる。このようにして、本発明による回路特性制御装置１０は、回路１２の特性を制御することができる。
【００１２】
次に、図２を参照して、本発明をより具体化した１実施形態の回路特性補償用電源２０について説明する。この実施形態においては、回路特性補償用電源２０は、図１の回路特性制御装置１０を具体化した１例であり、またタイミング回路２２は、図１の回路１２を具体化した１例である。詳細には、回路特性補償用電源２０は、別の電源２４からの電源電圧を受け、そして回路特性の補償対象のタイミング回路２２に対し給電電圧を供給する。タイミング回路２２は、バッファ２６に対し、これを動作させるためもしくはその動作を制御するための少なくとも１つのタイミング信号を生成または供給する。尚、バッファ２６は、電源２４からの電源電圧を受けて動作するものである。回路特性補償用電源２０は、この補償用電源２０内の少なくとも１つのトランジスタの特性にしたがって、すなわち、このトランジスタと同一または類似の環境にあるタイミング回路２２内の少なくとも１つのトランジスタの特性に基づいて、タイミング回路２２に供給する給電電圧を変化させる。
【００１３】
図２のこの実施形態においては、タイミング回路２２がバッファ２６に対し供給するタイミング信号は、製造プロセスや温度によって立ち上がり時間や立ち下がり時間が変動するが、この変動は、回路特性補償用電源２０が供給する給電電圧の大きさを変化させることによって、図１の実施形態と同様に補償される。
【００１４】
次に、図３を参照して、図２の実施形態の動作について詳細に説明する。図３は、図２のタイミング回路２２の一例として１つのインバータと負荷であるキャパシタＣとからなる遅延モデルを使用する。この遅延モデルは、図３（ａ）に示してあり、また、インバータの回路の詳細は、図３（ｂ）に示すように、電源電圧とグランドとの間に直列接続された導電型がｐ型のトランジスタすなわちｐＭＯＳトランジスタと導電型がｎ型のトランジスタすなわちｎＭＯＳトランジスタとで構成されている。また、図３（ｃ）には、インバータ入力電圧、インバータ出力電圧、およびシンク電流のタイミング図を示している。図示のように、インバータ入力電圧が図示のように変化するとした場合、ｎＭＯＳトランジスタのしきい値電圧Ｖｔｈを超えるとｎＭＯＳトランジスタがＯＮしてシンク電流が流れ始め、これに伴いインバータ出力電圧が低下し始める。このインバータの入力電圧と出力電圧との間の遅延時間は、５０％位置間の時間遅れである。尚、実線で示したインバータ出力電圧は、実線で示したシンク電流に対応している。インバータへの給電電圧を大きくすると、ドライブ電流として作用するｎＭＯＳトランジスタを流れるシンク電流は、点線で示したように、実線で示したものよりも傾斜がより急峻でしかもピーク値が大きくなり、この結果、インバータ出力は、点線で示すようにより急峻に立ち下がるため、遅延時間を短くする方向に作用する。尚、一点鎖線は、給電電圧を逆に小さくしたときの傾斜が緩やかでしかもピーク値が低いシンク電流を示しており、これにより、インバータ出力は、一点鎖線で示すようにより緩やかに立ち下がって、遅延時間は長くなる。このことから、例えばプロセス変動によりしきい値電圧Ｖｔｈが高くなったとした場合、ｎＭＯＳトランジスタのターンオン時点が遅くなり、したがって、入力電圧と出力電圧間の遅延時間が大きくなる。しかし、インバータへの給電電圧を大きくすると、ｎＭＯＳトランジスタを流れるシンク電流は、急峻でしかもピーク値が大きくなってインバータ出力がより急峻に立ち下がるため、遅延時間を短くする方向に作用する。尚、しきい値電圧が低くなるときは、上記とは逆に作用する。
【００１５】
次に、トランジスタの電極間の抵抗成分、例えばドレイン−ソース間抵抗ＲＤＳの値が変化する場合について検討すると、例えば温度変動によりＲＤＳが大きくなると、シンク電流が減少し、これによってもインバータの入力電圧と出力電圧間の遅延時間が大きくなる。この場合も、インバータへの給電電圧を大きくすることにより、ドライブ電流として作用するｎＭＯＳトランジスタを流れるシンク電流は、点線で示したように、実線で示したものよりも傾斜がより急峻でしかもピーク値が大きくなり、この結果、遅延時間を短くする方向に作用する。上記のことは、インバータ入力が立ち下がる（したがってインバータ出力は立ち上がる）場合に、ｐＭＯＳトランジスタを流れるソース電流についても同様に当てはまり、同様の補償動作を実現することができる。
【００１６】
したがって、図２の本発明の１実施形態では、タイミング回路の発生する少なくとも１つのタイミング信号の遅延時間の変動を補償することができ、これによってタイミング信号が製造プロセスや温度の変動にかかわらずほぼ一定の遅延時間を有するようにすることもできる。
【００１７】
次に、図４を参照して、図２の実施形態をより具体化した回路について説明する。すなわち、補償用電源４０と、スイッチ（ＳＷ）タイミング回路４２は、それぞれ図２の回路特性補償用電源２０とタイミング回路２２とに対応するものであり、そして同一の集積回路チップ上において互いに近接して設けられている。先ず、補償用電源４０は、電源電圧端子VDDと給電電圧出力端子ＯＵＴとの間に接続された電流源Ｉと、出力端子ＯＵＴとグランドＧＮＤとの間に直列に接続されたｐＭＯＳトランジスタＴｒ１およびｎＭＯＳトランジスタＴｒ２とを備えている。電源電圧端子ＶＤＤは、図２の電源２４からの電源電圧を受けるように結合されている。ｐＭＯＳトランジスタＴｒ１は、ゲートとドレインが互いに接続、すなわちダイオード接続されることにより、しきい値電圧Ｖｔｈセンサを構成し、そしてｎＭＯＳトランジスタＴｒ２は、ゲートがある基準電圧Ｖref（例えば１．２ボルト）に接続されることにより温度センサを構成している。したがって、これらＭＯＳトランジスタＴｒ１とＴｒ２とは、検知対象のＳＷタイミング回路４２内の対応するトランジスタに対してより近接して設けることが好ましい。基準電圧Ｖrefは、例えばバンドギャップ回路で発生することができる。詳細には、ダイオード接続されたトランジスタＴｒ１は、電流源Ｉによってこのダイオードに流れる電流が一定のため、ゲート−ソース間電圧ＶＧＳは、ｐＭＯＳトランジスタのしきい値電圧Ｖｔｈに強く依存する。尚、このしきい値電圧、延いてはゲート−ソース間電圧ＶＧＳは、製造プロセスがＷＥＡＫ（弱）になると大きくなる。一方、トランジスタＴｒ２は、線形領域で動作しているために抵抗のような動作をし、そしてその抵抗値すなわちドレイン−ソース間抵抗ＲＤＳ、延いてはドレイン−ソース間電圧ＶＤＳは、易動度の温度依存に強く依存する。このため、温度が上昇するとＶＤＳは増大する。給電電圧ＶＲＥＧＯの大きさは、これらゲート−ソース間電圧ＶＧＳ（またはしきい値電圧Ｖｔｈ）とドレイン−ソース間電圧ＶＤＳの和となる。
【００１８】
この給電電圧ＶＲＥＧＯを電源電圧として受けるＳＷタイミング回路４２は、２組のインバータ・チェーン(バッファ、インバータの一方のみ、又は双方を有する回路チェーンを含む。)を備えている。上側の組みは、４つの反転バッファすなわちインバータが直列接続され、そして２番目のインバータと４番目のインバータが、タイミング信号ＰＨ１とＰＨ２を発生する。一方、下側のインバータ・チェーンは、４つのバッファが直列接続されているが、１番目は非反転バッファで２番目ないし４番目は反転バッファすなわちインバータである。同様に、２番目のインバータと４番目のインバータが、タイミング信号ＰＨ１ＺとＰＨ２Ｚを発生する。図５に示したように、信号ＰＨ１ＺとＰＨ２Ｚは、それぞれ、信号ＰＨ１とＰＨ２の反転したものである。８個のバッファは、すべて、図４に示した通り、電源電圧としてＶＲＥＧＯを受けるように結合されている。また、各バッファは、例えば、図３（ｂ）に示したような回路構成のものとすることができる。
【００１９】
次に、図６を参照して、図４の補償用電源４０とＳＷタイミング回路４２の全体の動作について詳細に説明する。先ず、ＳＷタイミング回路４２内の各バッファにおける遅延時間は、バッファに供給される電源電圧が一定であるとしたとき、図６（ａ）に示すように、製造プロセスがＷＥＡＫ（弱）になるとトランジスタのしきい値電圧、延いてはゲート−ソース間電圧ＶＧＳは大きくなり、この結果、図３（ｃ）からも分かるように、インバータ出力の遅延時間は長くなる。製造プロセスがＳＴＲＯＮＧ（強）になると、逆の作用が生じる。一方、温度が高くなると、しきい値電圧が下がるが、トランジスタのドレイン−ソース間抵抗ＲＤＳが高くなり、この抵抗値の増大が大きく影響してインバータ内のドライブ電流が小さくなる結果、インバータ出力の遅延時間は長くなる。温度が低下すると、これと逆のことが生じる。
【００２０】
このような動きをするＳＷタイミング回路４２に対し、一定の電源電圧ではなく、補償用電源４０が発生する給電電圧ＶＲＥＧＯを供給することにより、上記のような遅延時間の変動を減少させることができる。すなわち、図６（ｂ）に示すように、上述のように、ＳＷタイミング回路４２のプロセスがＷＥＡＫになると、ＳＷタイミング回路４２と同一または類似の環境にある補償用電源４０のプロセスもＷＥＡＫになり、この結果、Ｔｒ１のしきい値電圧、延いてはＶＧＳが大きくなり、これにより給電電圧ＶＲＥＧＯは大きくなる。この結果、しきい値電圧の増大がインバータ出力の遅延時間を増大する方向に作用しても、給電電圧ＶＲＥＧＯの上昇によってドライブ電流が増大して、これが遅延時間を減少させる方向に作用する。したがって、図６（ｃ）に示すように遅延時間の変動をキャンセルないしは減少させることができる。同じように、図６（ｂ）に示すようにＳＷタイミング回路４２の回路の温度が上昇すると、同じく補償用電源４０の回路温度も上昇し、これによりドレイン−ソース間電圧ＶＤＳが増大して、これにより給電電圧ＶＲＥＧＯは大きくなる。この結果、温度上昇がインバータ出力の遅延時間を増大する方向に作用しても、給電電圧ＶＲＥＧＯの上昇によってドライブ電流が増大して、これが遅延時間を減少させる方向に作用し、したがって図６（ｃ）に示すように遅延時間の変動をキャンセルないしは減少させることができる。このようにして、図４に示した回路構成によれば、プロセス変動ないしは温度変動にかかわらず、図５に示したように、遅延時間がほぼ一定のタイミング信号あるいは位相差信号を発生することができる。
【００２１】
次に、図７〜図１０を参照して、本発明により得られる利点について、シミュレーション結果にしたがってより詳細に説明する。このシミュレーションにおいては、６個のインバータを直列接続したインバータ・チェーンを用い、そして図７〜図１０のタイミング図は、その入力側から５番目のインバータにおけるドレイン電流と、３つの異なった条件でのその５番目のインバータの入力と出力の波形を示している。また、図７および図８は、温度が一定（２７℃）でプロセスが変動する場合（Process dependence）におけるシミュレーション結果であって、図７は、本発明を用いない場合（without supply voltage compensation）を示し、そして図８は、本発明を用いた場合（with supply voltage compensation）すなわち本発明による給電電圧調整を用いた場合を示している。さらに、図９と図１０は、プロセスが一定（ＮＯＭＩＮＡＬ（中間）で温度が変動する場合（Temperature dependence）におけるシミュレーション結果であって、図９は、本発明を用いない場合を示し、そして図１０は、本発明を用いた場合を示している。
【００２２】
先ず、図７の本発明を用いない場合のプロセス変動においては、プロセスがＷＥＡＫのときはしきい値電圧が高くなるため、最上段のドレイン電流（Nch Id）（図３（ｂ）のｎＭＯＳトランジスタを流れるシンク電流に相当）は、プロセスがＮＯＭＩＮＡＬのときと比べ、傾斜が緩やかでしかもピークが低い。また、このドレイン電流は、５番目のインバータのものであるため、プロセスがＮＯＭＩＮＡＬのときと比べ、全体として時間方向に遅れている。このＷＥＡＫ時のインバータの遅延時間、すなわちインバータの入力電圧（In）と出力電圧（Out）との間の時間差は、上から２段目の波形図に示すように１７１．１７ピコ秒である。この遅延時間は、最下段のＮＯＭＩＮＡＬの場合の遅延時間１３９．２４ピコ秒よりもほぼ３２ピコ秒長い。一方、プロセスがＳＴＲＯＮＧのときはしきい値電圧が低くなるため、最上段のドレイン電流は、プロセスがＮＯＭＩＮＡＬのときと比べ、傾斜が急峻でしかもピークが高く、また全体として時間方向に進んでいる。このＳＴＲＯＮＧ時のインバータの遅延時間は、上から３段目の波形図に示すように１１６．３９ピコ秒である。この遅延時間は、最下段のＮＯＭＩＮＡＬ（中間）の場合の遅延時間よりもほぼ２３ピコ秒短い。さらに、プロセス変動時の遅延時間は、ほぼ１１６ｐｓ〜１７１ｐｓであって、変動幅はほぼ６５ピコ秒である。
【００２３】
これに対し、図８の本発明を用いた場合のプロセス変動においては、プロセスがＷＥＡＫのときは、最上段のドレイン電流は、プロセスがＮＯＭＩＮＡＬのときとほぼ同様の傾斜およびピークを有するものとなっている。また、プロセスがＮＯＭＩＮＡＬのときと比べたときのこのドレイン電流の時間方向の遅れは、図７に示したものと比べ半分以下になっている。このＷＥＡＫ時のインバータの遅延時間は、上から２段目の波形図に示すように１５０．９ピコ秒である。この遅延時間は、最下段のＮＯＭＩＮＡＬの場合の遅延時間１３６．４８ピコ秒よりもほぼ１５ピコ秒長いが、図７の場合の３２ピコ秒と比べると半分以下に減少している。また、プロセスがＳＴＲＯＮＧのときも、最上段のドレイン電流は、プロセスがＮＯＭＩＮＡＬのときとほぼ同じ傾斜およびピーク値である。さらに、ドレイン電流の全体としての時間方向の進みは、図７の場合と比べ半分以下である。このＳＴＲＯＮＧ時のインバータの遅延時間は、上から３段目の波形図に示すように１２５．４ピコ秒である。この遅延時間は、最下段のＮＯＭＩＮＡＬ（中間）の場合の遅延時間よりもほぼ１１ピコ秒短いが、図７の場合の２３ピコ秒と比べると半分以下に減少している。さらに、プロセス変動時の遅延時間は、ほぼ１２５ｐｓ〜１５１ピコ秒であって、変動幅はほぼ２５ピコ秒であり、図７の場合の６５ピコ秒と比べ半分以下に減少している。
【００２４】
同様に、図９および図１０に示すように、本発明を用いないときと本発明を用いたときにおける温度変動（−４０℃から１２５℃）の場合も、上記と同様に遅延時間の短縮が確認された。すなわち、図９から分かるように、温度変動に対し遅延時間は１２０．７２ピコ秒から１６２．４７ピコ秒まで変化し、その変化幅は、ほぼ４１ピコ秒であった。これに対し、図１０に示されるように、遅延時間は、１２０．０７ピコ秒から１４０．３９ピコ秒の変動で、変化幅は、２０ピコ秒であり、図９の場合と比べ半分以下に減少している。以上の図７〜図１０から明らかなように、本発明を用いた場合に、インバータの遅延時間の変動が大きく低減している。
【００２５】
次に、図１１を参照して、図２のバッファ２６の一例であるＬＶＤＳトランスミッタ１１０について説明する。このＬＶＤＳトランスミッタ１１０は、図２のタイミング回路２２の一例である図４のＳＷタイミング回路４２からのタイミング信号ＰＨ１、ＰＨ２、ＰＨ１ＺおよびＰＨ２Ｚを受ける。尚、図１１のＬＶＤＳトランスミッタに対しては、これらタイミング信号は、図５ではなく、図１２のタイミング図に示すようなタイミング関係を有し、そしてこのタイミング関係を実現するようにＳＷタイミング回路４２が設計される。
【００２６】
詳細には、ＬＶＤＳトランスミッタは、図示のように、電流源Ｉ１およびＩ２、４つのスイッチＳＷ１〜４、抵抗器Ｒ１およびＲ２、並びにオペアンプ（ＯＰＡＭＰ）を備えている。尚、抵抗器Ｒ３は、終端抵抗である。電流源Ｉ１は、電源電圧端子ＶＤＤとノードｎ１との間に接続され、電流源Ｉ２は、ノードｎ２とグランド端子ＧＮＤとの間に接続されている。スイッチＳＷ１およびＳＷ２は、ノードｎ１とｎ２との間に直列に接続され、またスイッチＳＷ３およびＳＷ４も、ノードｎ１とｎ２との間に直列に接続されている。ＳＷ１とＳＷ２との間のノードｎ３とＳＷ３とＳＷ４との間のノードｎ４との間には、抵抗器Ｒ１およびＲ２が直列に接続されている。オペアンプは、その出力が、抵抗器Ｒ１とＲ２との間のノードｎ５に接続され、その入力は、コモンモード制御電圧Ｖｃｍを受けるように接続されている。このトランスミッタは、正側出力端子ＯＵＴ＋がノードｎ４に、そして負側出力端子ＯＵＴ−がノードｎ３に接続されている。図１１においては、それら出力端子間に終端抵抗Ｒ３を接続している。また、スイッチＳＷ１とＳＷ２は、タイミング信号ＰＨ１およびＰＨ２を受け、スイッチＳＷ３とＳＷ４は、タイミング信号ＰＨ１ＺおよびＰＨ２Ｚを受けるように接続されている。このＬＶＤＳトランスミッタでは、出力電圧のスイング幅が、例えば、１５０ミリボルトとなるように抵抗器Ｒ１，Ｒ２，Ｒ３の値を決める。例えば、ＶＤＤが１．５ボルトでＩ１，Ｉ２が３ミリアンペアのとき、Ｒ１，Ｒ２が５０オーム、Ｒ３が１００オームである。
【００２７】
この構成のトランスミッタにおいては、ＳＷ１とＳＷ４は同時にＯＮまたはＯＦＦとなり、またＳＷ３とＳＷ２とは同時にＯＮまたはＯＦＦとなる。例えば、図１２に示すように、ＰＨ１およびＰＨ２が立ち上がると、ＳＷ３とＳＷ２がＯＮとなるため、電流は、ＶＤＤから電流源Ｉ１、ＳＷ３、抵抗器Ｒ３、ＳＷ２、電流源Ｉ２の経路と、ＶＤＤから電流源Ｉ１、ＳＷ３、抵抗器Ｒ２、Ｒ１、ＳＷ２、電流源Ｉ２の経路とに流れる。これに伴ない、出力端子ＯＵＴ＋がハイレベルとなり、出力端子ＯＵＴ−がローレベルとなる。逆に、ＰＨ１およびＰＨ２が立ち下がると、ＳＷ１およびＳＷ４を電流が流れることにより、出力端子ＯＵＴ＋がローレベルとなり、出力端子ＯＵＴ−がハイレベルとなる。
【００２８】
尚、スイッチＳＷ１〜４の各スイッチは、１つのＭＯＳトランジスタで構成することもできるが、本例では、２つのＭＯＳトランジスタ・スイッチの並列接続で構成している。この構成では、２つのＭＯＳトランジスタ・スイッチの一方をターンオン（またはターンオフ）させ、そしてこの一方のターンオン（またはターンオフ）の完了時に他方のＭＯＳトランジスタのターンオン（またはターンオフ）を開始させる制御を行う。この制御の実現のため、ＳＷタイミング回路４２は、図１２のタイミング図に示したように、タイミング信号ＰＨ１とＰＨ２間の遅延時間、ＰＨ１ＺとＰＨ２Ｚ間の遅延時間を正確に制御する。１例として、ＰＨ１とＰＨ２との間の遅延時間は、図１２に示したようにほぼ２００ピコ秒である。
【００２９】
この場合の個々のスイッチＳＷの動作について説明すると、例えば、ＳＷ２の場合で説明すると、ＰＨ１が立ち上がると、このＰＨ１をゲートに受ける一方のｎＭＯＳトランジスタがターンオンを開始し、そしてこのターンオンが完了すると、直ちに、ＰＨ２をゲートに受ける他方のｎＭＯＳトランジスタのターンオンが開始する。このように、２つのｎＭＯＳトランジスタが合わさることによって、より大きな電流を扱える１つのスイッチとして機能することができる。この構成および制御により、１つのＭＯＳトランジスタ・スイッチで実現する場合と比べ、スイッチングにおける過渡現象の問題を低減することができる。
【００３０】
尚、スイッチＳＷ１〜４の各々を、３つ以上のＭＯＳトランジスタの並列接続で構成することもできる。図１２には、各スイッチＳＷを３つのＭＯＳトランジスタで構成した場合の第３のタイミング信号ＰＨ３およびＰＨ３Ｚも、一例として示している。タイミング信号のこのような追加は、図４のＳＷタイミング回路４２において、インバータ・チェーン内のバッファまたはインバータの数を単に増やすことによって実現することができる。
【００３１】
以上のように、ＬＶＤＳトランスミッタ１１０を駆動するためのタイミング信号として、図４の補償用電源４０およびＳＷタイミング回路４２の組み合わせにより発生するタイミング信号を使用すれば、トランスミッタの出力波形、例えば、立ち上がり時間、立ち下り時間の変動を低減することができる。
【００３２】
次に、図１３〜図１５を参照して、図４の補償用電源４０の別の実施形態について説明する。
先ず、図１３に示した補償用電源１３０は、図４に示したものとほぼ同じであり、異なっているのは、ｎＭＯＳトランジスタＴｒ２ａをダイオード接続してしきい値センサを構成する一方、出力端子ＯＵＴ側のｐＭＯＳトランジスタＴｒ１ａのゲートを基準電圧Ｖｇｓ−Ｐに接続して温度センサを構成した点である。
【００３３】
また、図１４に示した補償用電源１４０は、図４に示したものとほぼ同じであり、異なっているのは、ｎＭＯＳトランジスタの代わりに、抵抗値が温度依存の抵抗器ＲＴで使用した点にある。この抵抗器は、ＭＯＳトランジスタの温度依存の抵抗成分と同じ特性を有することが好ましいが、異なった温度依存特性を有していてもかまわない。図１５は、図１４に示したものと同様、温度センサとして温度依存抵抗器ＲＴを使用するとともに、図１３のものと同じようにｎＭＯＳトランジスタＴｒ１ｃをダイオード接続している。図１３〜図１５に示した回路構成の電源によっても、回路特性を補償する給電電圧ＶＲＥＧＯを生成することができる。
【００３４】
次に、図１６〜図１９を参照して、図１１に示したものとは異なる、図２に示したバッファ２６の別の例について説明する。尚、図１６〜図１９では、図４および図１１における要素と同じあるいは対応する要素には同じ記号を付してある。また、図１６〜図１９では、図４のＳＷタイミング回路に対応する回路要素も図示してある。詳細には、図１６は、差動出力型の電流出力バッファ１６０を示している。このバッファ１６０が図４および図１１のものと異なっているのは、ＬＶＤＳに必要な抵抗器Ｒ１、Ｒ２およびＲ３、並びにオペアンプを単に削除した点である。図１７に示す単一出力型の電流出力バッファ１７０は、図１６のものに類似しているが、異なっているのは、単一出力すなわちシングルエンドにするため、インバータ・チェーンを１組削除し、また左側の１組のスイッチを削除した点である。尚、反対側のインバータ・チェーンおよびスイッチ組みを削除することもできる。
【００３５】
図１８は、差動出力型の電圧出力バッファ１８０を示している。このバッファ１８０は、図１６のバッファ１６０と異なっているのは、電流源Ｉ１およびＩ２を含まない点である。また、図１９の単一出力型の電圧出力バッファ１９０は、図１８の電圧バッファ１８０のものと類似しているが、単一出力すなわちシングルエンドにするため、インバータ・チェーンを１組削除し、また左側の１組のスイッチを削除した点である。尚、反対側のインバータ・チェーンおよびスイッチ組みを削除することもできる。
【００３６】
以上のように、図１６〜図１９に示した構成のバッファに対しても、その動作制御のためにＳＷタイミング回路４２が発生するタイミング信号を供給することができ、これによって、出力バッファの出力波形、例えば、立ち上がり時間、立ち下り時間の変動を低減することができる。
【００３７】
最後に、図４に示した補償用電源４０においては、しきい値センサまたは温度センサとして、ＭＯＳトランジスタを１つ使用した例について説明したが、場合によっては、図２０および図２１に示すように、２個のＭＯＳトランジスタＴｒ１−１およびＴｒ１−２、あるいはＴｒ２−１およびＴｒ２−２、あるいはそれ以上の個数のＭＯＳトランジスタを使用することもできる。この点は、図１３〜図１５に示した補償用電源についても同様であって、各センサを構成する要素の個数を増やすことができる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明による回路特性補正装置の１実施形態を示すブロック図。
【図２】図２は、本発明をより具体化した１実施形態の回路特性補償用電源を示すブロック図。
【図３】図３は、図２の回路特性補償用電源の動作を説明するための、インバータ遅延モデルとインバータ回路を示す回路図と、インバータの入力と出力およびインバータ内のシンク電流を示すタイミング図。
【図４】図４は、図２の回路特性補償用電源とタイミング回路をより具体化した補償用電源とＳＷタイミング回路を示す回路図。
【図５】図５は、図４のＳＷタイミング回路が発生する４つのタイミング信号の波形を示すタイミング図。
【図６】図６は、図４の補償用電源とＳＷタイミング回路の全体の動作を説明するためのグラフである。
【図７】図７は、インバータ・チェーンにおける１つのインバータについて、本発明を用いない場合に、プロセス変動に対するドレイン電流と入力および出力の波形を示すタイミング図。
【図８】図８は、インバータ・チェーンにおける１つのインバータについて、本発明を用いた場合に、プロセス変動に対するドレイン電流と入力および出力の波形を示すタイミング図。
【図９】図９は、インバータ・チェーンにおける１つのインバータについて、本発明を用いない場合に、温度変動に対するドレイン電流と入力および出力の波形を示すタイミング図。
【図１０】図１０は、インバータ・チェーンにおける１つのインバータについて、本発明を用いた場合に、温度変動に対するドレイン電流と入力および出力の波形を示すタイミング図。
【図１１】図１１は、図２のバッファの一例であるＬＶＤＳトランスミッタを示す回路図。
【図１２】図１２は、図１１のスイッチＳＷ１〜４に対し図４のＳＷタイミング回路が供給するタイミング信号の波形を示すタイミング図。
【図１３】図１３は、図４の補償用電源の別の実施形態を示す回路図。
【図１４】図１４は、図４の補償用電源のさらに別の実施形態を示す回路図。
【図１５】図１５は、図４の補償用電源のさらに別の実施形態を示す回路図。
【図１６】図１６は、図２に示したバッファの別のより具体的な例である、差動出力型の電流出力バッファを示す回路図。
【図１７】図１７は、図２に示したバッファのさらに別のより具体的な例である、単一出力型の電流出力バッファを示す回路図。
【図１８】図１８は、図２に示したバッファのさらに別のより具体的な例である、差動出力型の電圧出力バッファを示す回路図。
【図１９】図１９は、図２に示したバッファのさらに別のより具体的な例である、単一出力型の電圧出力バッファを示す回路図。
【図２０】図２０は、図４のしきい値センサの別の実施形態を示す回路図。
【図２１】図２１は、図４の温度センサの別の実施形態を示す回路図。
【符号の説明】
【００３９】
１０  回路特性制御装置
１２  回路
２０  回路特性補償用電源
２２  タイミング回路
２４  電源
２６  バッファ
【図１】
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【図２】
2006343253.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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