(57)【要約】【課題】  クロック線が不要で且つ回路構成が簡素化されたシリアルデータ送信装置およびシリアルデータ受信装置を提供する。【解決手段】  ヘッダ生成部１３で、ヘッダであることを表わす第１の信号Ａと、ビット単位のデータ送信周期と一致した周期のクロック波形からなる第２の信号Ｂとを含むヘッダＨｅａｄｅｒを生成し、また、送信データ生成部１３で送信すべきシリアルデータＤａｔａを生成し、それらヘッダＨｅａｄｅｒとシリアルデータＤａｔａとをマルチプレクサ１６で結合してシリアルの送信データＴＸ＿ＤＡＴＡを生成する。【選択図】    図１
2006303688.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータを送信するシリアルデータ送信装置において、
ヘッダであることを表わす第１の信号と、該第１の信号に続く、ビット単位のデータ送信周期と一致した周期のクロック波形からなる第２の信号とを含むヘッダを生成するヘッダ生成部と、
送信すべきシリアルデータを生成する送信データ生成部と、
前記ヘッダ生成部で生成されたヘッダと前記送信データ生成部で生成されたシリアルデータとを結合してシリアルの送信データを生成するデータ結合部とを備えたことを特徴とするシリアルデータ送信装置。
【請求項２】
シリアルデータを受信するシリアルデータ受信装置において、
送信されてきた、ヘッダであることを表わす第１の信号と、該第１の信号に続く、ビット単位のデータ送信周期と一致した周期のクロック波形からなる第２の信号とを含むヘッダ、および、該ヘッダに続くシリアルデータからなる受信データのうちの、該第１の信号に基づいてヘッダを判別するヘッダ判別部と、
前記ヘッダ判別部でヘッダであることが判別されたことを受けて前記受信データのうちの前記第２の信号を入力データとすることにより前記受信データのうちの前記ヘッダに続くシリアルデータを取り込むためのクロックを生成する受信クロック生成部と、
前記受信データのうちの前記ヘッダに続くシリアルデータを、前記受信クロック生成部で生成されたクロックを用いて検出する受信データ検出部とを備えたことを特徴とするシリアルデータ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータを送信するシリアルデータ送信装置、およびシリアルデータを受信するシリアルデータ受信装置に関する。
【背景技術】
【０００２】
従来より、シリアルデータ送信装置とシリアルデータ受信装置との間にデータ線およびクロック線を設け、それらデータ線およびクロック線を経由して、シリアルデータ送信装置からシリアルデータ受信装置に向けてシリアルデータおよびクロックを伝送し、シリアルデータ受信装置において、クロックに同期させながらシリアルデータを取り込むということが行なわれている。このため、シリアルデータ送信装置とシリアルデータ受信装置との間でシリアルデータを伝送するにあたり、データ線とクロック線との双方の線が必要とされる。
【０００３】
そこで、シリアルデータ送信装置とシリアルデータ受信装置との間にデータ線のみ設け、シリアルデータ送信装置においてデータを１ビット毎にデータ部と同期部からなる符号にエンコードし、このデータを上記データ線を経由してシリアルデータ受信装置に伝送する技術が提案されている（特許文献１参照）。この技術によれば、シリアルデータ受信装置において、シリアルデータ送信装置から送信されてきたデータを上記同期部に基づいて１ビット毎に判別して取り込むことができる。従って、シリアルデータ送信装置とシリアルデータ受信装置との間でシリアルデータを伝送するにあたり、クロック線は不要である。
【特許文献１】特開２００４―３４３８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した特許文献１に提案された技術では、多数のタイマやレベル発生器等を備えたシリアルデータ送信装置、および、立ち上がりエッジ検出器，立ち下がりエッジ検出器，レベル測定器，複数の計測時間発生回路等を備えたシリアルデータ受信装置が必要とされる。従って、回路構成が複雑であるという問題がある。
【０００５】
本発明は、上記事情に鑑み、クロック線が不要で且つ回路構成が簡素化されたシリアルデータ送信装置およびシリアルデータ受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成する本発明のシリアルデータ送信装置は、シリアルデータを送信するシリアルデータ送信装置において、
ヘッダであることを表わす第１の信号と、その第１の信号に続く、ビット単位のデータ送信周期と一致した周期のクロック波形からなる第２の信号とを含むヘッダを生成するヘッダ生成部と、
送信すべきシリアルデータを生成する送信データ生成部と、
上記ヘッダ生成部で生成されたヘッダと上記送信データ生成部で生成されたシリアルデータとを結合してシリアルの送信データを生成するデータ結合部とを備えたことを特徴とする。
【０００７】
ここで、上記第２の信号はビット単位のデータ送信周期と一致した周期のクロック１周期分の波形からなるものであるのが好ましい。
【０００８】
本発明のシリアルデータ送信装置は、ヘッダであることを表わす第１の信号と、その第１の信号に続く、ビット単位のデータ送信周期と一致した周期のクロック波形からなる第２の信号とを含むヘッダを生成し、そのヘッダとシリアルデータとを結合してシリアルの送信データを送信するものである。このため、相手側のシリアルデータ受信装置では、第１の信号でヘッダである旨を受け、その第１の信号に続く第２の信号に基づいて、シリアルデータを取り込むためのクロックを生成することができる。従って、実施形態で説明するようにクロック線が不要で且つ回路構成が簡素化されたシリアルデータ送信装置を実現することができる。
【０００９】
また、上記目的を達成する本発明のシリアルデータ受信装置は、シリアルデータを受信するシリアルデータ受信装置において、
送信されてきた、ヘッダであることを表わす第１の信号と、その第１の信号に続く、ビット単位のデータ送信周期と一致した周期のクロック波形からなる第２の信号とを含むヘッダ、および、そのヘッダに続くシリアルデータからなる受信データのうちの、その第１の信号に基づいてヘッダを判別するヘッダ判別部と、
上記ヘッダ判別部でヘッダであることが判別されたことを受けて上記受信データのうちの上記第２の信号を入力データとすることにより上記受信データのうちの上記ヘッダに続くシリアルデータを取り込むためのクロックを生成する受信クロック生成部と、
上記受信データのうちの上記ヘッダに続くシリアルデータを、上記受信クロック生成部で生成されたクロックを用いて検出する受信データ検出部とを備えたことを特徴とする。
【００１０】
本発明のシリアルデータ受信装置は、ヘッダであることを表わす第１の信号と、その第１の信号に続く、ビット単位のデータ送信周期と一致した周期のクロック波形からなる第２の信号とを含むヘッダのうちの、第１の信号に基づいてヘッダを判別し、ヘッダであることが判別されたことを受けて、第２の信号に基づいてシリアルデータを取り込むためのクロックを生成し、そのクロックを用いてシリアルデータを検出するものである。このため、シリアルデータを取り込むためのクロックを簡単に生成することができる。従って、クロック線が不要で且つ回路構成が簡素化されたシリアルデータ受信装置を提供することができる。
【発明の効果】
【００１１】
本発明によれば、クロック線が不要で且つ回路構成が簡素化されたシリアルデータ送信装置およびシリアルデータ受信装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態を説明する。
【００１３】
図１は、本発明の一実施形態のシリアルデータ送信装置を示す図、図２は、図１に示すシリアルデータ送信装置のタイミングチャートである。
【００１４】
図１に示すシリアルデータ送信装置１０には、図２に示す源クロックＶＣＬＫを生成する発振器１１と、その源クロックＶＣＬＫを４分周してデータ転送クロックＤＣＬＫを生成する分周器１２が備えられている。
【００１５】
また、このシリアルデータ送信装置１０には、ヘッダ生成部１３が備えられている。このヘッダ生成部１３は、源クロックＶＣＬＫとデータ転送クロックＤＣＬＫ、および後述するヘッダイネーブル信号Ｈｅａｄｅｒ  Ｅｎａｂｌｅ＿Ｌを入力し、図２に示す、ヘッダであることを表わす第１の信号Ａと、第１の信号Ａに続く、ビット単位のデータ送信周期と一致した周期のクロックであるデータ転送クロックＤＣＬＫ１周期分の波形からなる第２の信号Ｂとを含むヘッダＨｅａｄｅｒを生成する。詳細には、第２の信号Ｂは、後述するシリアルデータ受信装置がシリアルデータをサンプリングするクロック（シリアルデータ受信装置側のデータ受信クロックＤ’ＣＬＫ）の立ち上がりエッジに同期するためのエッジ部分（図２に示す第２の信号Ｂにおける矢印ｂで示す部分）を有する。
【００１６】
さらに、このシリアルデータ送信装置１０には、送信データ生成部１４が備えられている。この送信データ生成部１４は、データ転送クロックＤＣＬＫおよび後述するデータイネーブル信号Ｄａｔａ  Ｅｎａｂｌｅ＿Ｌを入力し、送信すべきシリアルデータＤａｔａを生成する。
【００１７】
また、このシリアルデータ送信装置１０には、源クロックＶＣＬＫおよびデータ転送クロックＤＣＬＫを入力し、ヘッダイネーブル信号Ｈｅａｄｅｒ  Ｅｎａｂｌｅ＿Ｌ、データイネーブル信号Ｄａｔａ  Ｅｎａｂｌｅ＿Ｌ、セレクト信号Ｍｕｘ＿ｓｅｌを生成するタイミング調整信号生成部１５が備えられている。
【００１８】
さらに、このシリアルデータ送信装置１０には、ヘッダ生成部１３で生成されたヘッダＨｅａｄｅｒと送信データ生成部１４で生成されたシリアルデータＤａｔａとを結合してシリアルの送信データＴＸ＿ＤＡＴＡを生成するマルチプレクサ１６（本発明にいうデータ結合部の一例に相当）が備えられている。
【００１９】
このように構成されたシリアルデータ送信装置１０では、初期状態において、タイミング調整信号生成部１５から、図２に示すように、共にＨレベルのヘッダイネーブル信号Ｈｅａｄｅｒ  Ｅｎａｂｌｅ＿Ｌ，データイネーブル信号Ｄａｔａ  Ｅｎａｂｌｅ＿Ｌ，セレクト信号Ｍｕｘ＿ｓｅｌが出力される。このため、ヘッダ生成部１３，送信データ生成部１４，マルチプレクサ１６から出力されるヘッダＨｅａｄｅｒ，データＤａｔａ，送信データＴＸ＿ＤＡＴＡは共にＨレベルにある。
【００２０】
次いで、ヘッダイネーブル信号Ｈｅａｄｅｒ  Ｅｎａｂｌｅ＿ＬがＨレベルからＬレベルに遷移する。すると、ヘッダ生成部１３で、第１の信号Ａと、ビット単位のデータ送信周期と一致した周期のクロックであるデータ転送クロックＤＣＬＫ１周期分の波形からなる第２の信号Ｂとを含むヘッダＨｅａｄｅｒが生成される。ここで、第２の信号Ｂは、シリアルデータ受信装置側がデータをサンプリングするデータ転送クロックＤＣＬＫの立ち上がりエッジに同期するための矢印ｂで示すエッジ部分を有する。ここで第１の信号Ａは源クロックＶＣＬＫを２分周したもので、初期状態において、ヘッダＨｅａｄｅｒはＨレベルにあるので、第１の信号ＡはＬレベルから始まるようにされている。
【００２１】
マルチプレクサ１６には、Ｈレベルのセレクト信号Ｍｕｘ＿ｓｅｌが入力されているため、そのマルチプレクサ１６から、そのマルチプレクサ１６の入力端子１に入力されている上述した第１の信号Ａと第２の信号Ｂとを含むヘッダＨｅａｄｅｒが、送信データＴＸ＿ＤＡＴＡとして出力される。
【００２２】
次いで、ヘッダイネーブル信号Ｈｅａｄｅｒ  Ｅｎａｂｌｅ＿ＬがＬレベルからＨレベルに遷移するとともに、データイネーブル信号Ｄａｔａ  Ｅｎａｂｌｅ＿ＬがＨレベルからＬレベルに遷移する。また、セレクト信号Ｍｕｘ＿ｓｅｌがＨレベルからＬレベルに遷移する。すると、マルチプレクサ１６から、そのマルチプレクサ１６の入力端子０に入力されている送信データ生成部１４で生成されたシリアルデータＤａｔａが、送信データＴＸ＿ＤＡＴＡとして出力される。
【００２３】
本実施形態のシリアルデータ送信装置１０は、シリアルデータＤａｔａの送信に先立って、ヘッダ生成部１３で、第１の信号Ａと、ビット単位のデータ送信周期と一致した周期のクロックであるデータ転送クロックＤＣＬＫ１周期分の波形からなる第２の信号Ｂとを含むヘッダＨｅａｄｅｒが生成される。ここで、第２の信号Ｂは、シリアルデータ受信装置側がデータをサンプリングするデータ転送クロックＤＣＬＫの立ち上がりエッジに同期するための矢印ｂで示すエッジ部分を有する。このため、相手側のシリアルデータ受信装置では、矢印ｂで示すエッジ部分に同期してシリアルデータＤａｔａを１ビット毎に判別して取り込むことができる。また、本実施形態のシリアルデータ送信装置１０は、図１に示すように簡素な回路構成で済む。従って、クロック線が不要で且つ回路構成が簡素化されたシリアルデータ送信装置１０が実現される。
【００２４】
本実施形態では、第２の信号Ｂは転送クロック１周期分としたが、複数クロック分であってもよい。また第１の信号Ａは源クロックＶＣＬＫの２分周の信号を用いているが、ヘッダであることを認識できさえすれば任意の波形であってもよい。
【００２５】
図３は、本発明の一実施形態のシリアルデータ受信装置を示す図、図４は、図３に示すシリアルデータ受信装置のタイミングチャートである。
【００２６】
図３に示すシリアルデータ受信装置２０は、図１に示す実施形態のシリアルデータ送信装置から送信されてきたシリアルデータを受信するものであり、図４に示す源クロックＶ’ＣＬＫを生成する発振器２１が備えられている。
【００２７】
ここで、源クロックＶ’ＣＬＫはシリアルデータ送信装置１０の源クロックと同じ周波数をもつように設定されているが、発振器が異なるため厳密に同じ周波数である必要はない。また、その発振位相があっている必要もない。
【００２８】
また、このシリアルデータ受信装置２０には、源クロックＶ’ＣＬＫおよび受信データＲＸ＿ＤＡＴＡ（即ち、図１に示す送信データＴＸ＿ＤＡＴＡ）が入力されるヘッダ判別部２２が備えられている。このヘッダ判別部２２は、送信されてきた、ヘッダであることを表わす第１の信号Ａと、第１の信号Ａに続く、ビット単位のデータ送信周期と一致した周期のクロック１周期分の波形からなる第２の信号Ｂとを含むヘッダ、および、そのヘッダに続くシリアルデータからなる受信データＲＸ＿ＤＡＴＡのうちの、第１の信号Ａに基づいてヘッダを判別し、受信データＲＸ＿ＤＡＴＡを取り込むためのデータ受信クロックＤ’ＣＬＫを生成する際に必要なデータイネーブル信号ＤＡＴＡ＿ＥＮＬ，セレクト信号ＳＥＬ＿１ＳＴＨ，トリガ信号ＤＣＬＫ＿ＯＮＨを生成する。
【００２９】
ここで、セレクト信号ＳＥＬ＿１ＳＴＨは、第１の信号Ａによりヘッダであることを認識した後の、源クロックＶ’ＣＬＫの最初の立ち上がりでＨレベルとなり、例えば２．５周期後の立ち下がりでＬレベルとなるように、転送クロックＤＣＬＫの立ち上がりエッジｂをカバーするように生成する。
【００３０】
また、シリアルデータ受信装置２０には、受信クロック生成部２３が備えられている。この受信クロック生成部２３は、詳細は後述するが、トリガ信号ＤＣＬＫ＿ＯＮＨを遅延して出力信号を生成しその出力信号を再びトリガ信号ＤＣＬＫ＿ＯＮＨとすることによりデータ受信クロックＤ’ＣＬＫを生成するリングオシレータを有する。さらに、この受信クロック生成部２３は、ヘッダ判別部２２でヘッダであることが判別されたことを受けて受信データＲＸ＿ＤＡＴＡのうちの第２の信号Ｂをリングオシレータの最初のトリガ信号ＤＣＬＫ＿ＯＮＨ（詳細には、矢印ｂで示すトリガ信号ＤＣＬＫ＿ＯＮＨの立ち上りエッジ）とすることにより、受信データＲＸ＿ＤＡＴＡのうちのヘッダに続くシリアルデータＤａｔａを取り込むためのデータ受信クロックＤ’ＣＬＫを生成する。
【００３１】
さらに、シリアルデータ受信装置２０には、受信データ検出部２４が備えられている。この受信データ検出部２４は、受信データＲＸ＿ＤＡＴＡのうちのヘッダに続くシリアルデータＤａｔａを、受信クロック生成部２３で生成されたデータ受信クロックＤ’ＣＬＫを用いて検出する。検出されたシリアルデータＤａｔａは、図示しないメモリ等に向けて出力される。
【００３２】
図５は、図３に示す受信クロック生成部を示す図、図６は、図５に示す受信クロック生成部のタイミングチャートである。
【００３３】
図５に示す受信クロック生成部２３には、リングオシレータ２３＿１とアンドゲート２３＿２が備えられている。リングオシレータ２３＿１は、マルチプレクサ２３１，２３２と、インバータ２３３，２３４，２３５と、ｎ−７個の遅延素子２３６からなる第１の遅延素子群，…，ｎ個の遅延素子２３６からなる第８の遅延素子群，…，ｎ＋８個の遅延素子２３６からなる第１６の遅延素子群とが備えられている。ここで、ｎ個の遅延素子２３６からなる第８の遅延素子群が、あらかじめ判明しているデータ転送クロックＤＣＬＫの周波数を実現するためのものであり、その前後のものは周波数微調整用のものであり、必要に応じて周波数調整データを所望の値に設定することによりその周波数を微調整することができる。
【００３４】
最初の時点では、図６に示すように、セレクト信号ＳＥＬ＿１ＳＴＨ，トリガ信号ＤＣＬＫ＿ＯＮＨは共にＬレベルにある。ここで、セレクト信号ＳＥＬ＿１ＳＴＨがＨレベルに遷移する。マルチプレクサ２３１の入力端子１には、Ｌレベルのトリガ信号ＤＣＬＫ＿ＯＮＨが入力されているため、そのマルチプレクサ２３１の出力であるノードＢはＬレベルにある。次いで、トリガ信号ＤＣＬＫ＿ＯＮＨがＨレベルに遷移する。すると、ノードＢは、ＬレベルからＨレベルに遷移する。また、インバータ２３３の出力であるノードＣは、そのインバータ２３３が有する遅延値ｄ１だけ遅れてＬレベルに遷移する。
【００３５】
一方、マルチプレクサ２３２の制御端子には、４ビットの周波数調整データが入力されている。マルチプレクサ２３２では、４ビットの周波数調整データに応じた入力端子０〜１５が選択され、これによりノードＣ’は、その選択された入力端子に接続されている遅延素子群で遅延された遅延値ｄ２だけ遅れてＬレベルに遷移する。尚、セレクト信号ＳＥＬ＿１ＳＴＨは、ＨレベルからＬレベルに遷移する。
【００３６】
さらに、ノードＤは、インバータ２３４が有する遅延値だけ遅れてＨレベルに遷移する。また、ノードＥは、インバータ２３５が有する遅延値だけ遅れてＬレベルに遷移する。このＬレベルがマルチプレクサ２３１の入力端子０に入力され、これによりリングオシレータ２３＿１で図６に示すノードＥにおけるクロックが生成される。このクロックはアンドゲート２３＿２の一方に入力される。ここで、アンドゲート２３＿２の他方にＬレベルのデータイネーブル信号ＤＡＴＡ＿ＥＮＬが入力される。すると、アンドゲート２３＿２から、図６に示すデータ受信クロックＤ’ＣＬＫが出力される。このクロックＤ’ＣＬＫの立ち上がりエッジで図６に示すシリアルデータＤＡＴＡが取り込まれる。
【００３７】
本実施形態のシリアルデータ受信装置２０は、図４に示す、ヘッダであることを表わす第１の信号Ａと、その第１の信号Ａに続く、ビット単位のデータ送信周期と一致した周期のクロック１周期分の波形からなる第２の信号Ｂとを含むヘッダのうちの、第１の信号Ａに基づいてヘッダを判別し、ヘッダであることが判別されたことを受けて、第２の信号Ｂに基づいて受信クロック生成部２３でシリアルデータＤＡＴＡを取り込むためのデータ受信クロックＤ’ＣＬＫを生成し、そのデータ受信クロックＤ’ＣＬＫを用いてシリアルデータＤＡＴＡを取り込むものである。このため、クロック線を必要とせずに、シリアルデータＤＡＴＡを取り込むためのデータ受信クロックＤ’ＣＬＫを簡単な回路で生成することができる。従って、クロック線が不要で且つ回路構成が簡素化されたシリアルデータ受信装置２０が実現される。
【００３８】
ここで、比較例として、スレーブ（シリアルデータ受信装置）側でクロックを生成する方式としてＰＬＬ回路を使用する方式があるが、その場合の問題点について記述する。
【００３９】
例えば、本実施形態におけるトリガ信号ＤＣＬＫ＿ＯＮＨの立ち上がりエッジを、位相比較のためのクロック（以下、参照クロックＲＥＦＣＬＫと称する）としてＰＬＬ回路に入力し、逓倍したクロックをデータ受信クロックＤ’ＣＬＫとする方式がある。
【００４０】
この場合、データ数が常に一定でない場合、あるいは待機期間が不特定である場合、参照クロックＲＥＦＣＬＫの周期が一定でなくなり、その結果、ＰＬＬ回路を再度ロックさせるためのロックタイム（通常、数ｍｓｅｃ程度）が必要になり、その間シリアル転送が出来なくなる。
【００４１】
本発明では、あらかじめ判明しているデータ転送周波数に基づき、ヘッダの入力毎に転送データを取り込むための受信クロックを新たに生成する方式であるため、上記問題点が無い。従って、本発明によれば、クロック線が不要で且つ回路構成が簡素化されたシリアルデータ送信装置およびシリアルデータ受信装置を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態のシリアルデータ送信装置を示す図である。
【図２】図１に示すシリアルデータ送信装置のタイミングチャートである。
【図３】本発明の一実施形態のシリアルデータ受信装置を示す図である。
【図４】図３に示すシリアルデータ受信装置のタイミングチャートである。
【図５】図３に示す受信クロック生成部を示す図である。
【図６】図５に示す受信クロック生成部のタイミングチャートである。
【符号の説明】
【００４３】
１０  シリアルデータ送信装置
１１，２１  発振器
１２  分周器
１３  ヘッダ生成部
１４  送信データ生成部
１５  タイミング調整信号生成部
１６，２３１，２３２  マルチプレクサ
２０  シリアルデータ受信装置
２２  ヘッダ判別部
２３  受信クロック生成部
２３＿１  リングオシレータ
２３＿２  アンドゲート
２４  受信データ検出部
２３３，２３４，２３５  インバータ
２３６  遅延素子
【図１】
2006303688.tif 000003
【図２】
2006303688.tif 000004
【図３】
2006303688.tif 000005
【図４】
2006303688.tif 000006
【図５】
2006303688.tif 000007
【図６】
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