(57)【要約】【課題】ＡＤ変換ブロックに入力されるアナログ信号をサンプルして少なくとも保持するための回路に入力される信号のセトリングタイムは、遅延しがちであった。【解決手段】アナログデジタル変換器３において、ＡＤ変換回路１８は、アナログ信号をサンプルし、目標ビット数より少ない所定ビット数のデジタル値に変換する。増幅回路１６は、ＡＤ変換回路１８と並列に設けられ、ＡＤ変換回路１８がサンプルするアナログ信号を保持、または所定の増幅率で増幅する。サンプルホールド回路１０の出力側に、増幅回路１６用の第１ソースフォロワ回路１２と、ＡＤ変換回路１８用の第２ソースフォロワ回路１４を個別に設けた。【選択図】図３
2006279936.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
入力されたアナログ信号をサンプルし、前記所定のビット数よりも少ないビット数のデジタル値に変換するＡＤ変換回路と、
前記入力されたアナログ信号を保持する第１の保持回路と、
前記ＡＤ変換回路の入力側と前記第１の保持回路の入力側とを結ぶ経路に設けられたバッファ回路と、
を備えることを特徴とするアナログデジタル変換器。
【請求項２】
入力すべき複数のアナログ信号のそれぞれをサンプルしてホールドする複数の第２の保持回路と、
前記複数の第２の保持回路の出力のいずれかを選択して前記ＡＤ変換回路および前記第１の保持回路に出力する信号選択部と、
をさらに備えることを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記複数の第２の保持回路のそれぞれは、ホールドしたアナログ信号を前記ＡＤ変換回路用の経路および前記第１の保持回路用の経路に分岐して出力し、
前記バッファ回路は、前記ＡＤ変換回路用の経路に設けられていることを特徴とする請求項２に記載のアナログデジタル変換器。
【請求項４】
前記バッファ回路は、前記ＡＤ変換回路用の経路に加えて、前記第１の保持回路用の経路にも設けられていることを特徴とする請求項３に記載のアナログデジタル変換器。
【請求項５】
アナログ信号の入力側からみて前記バッファ回路よりも後ろの回路素子の電源電圧を、前記バッファ回路および前記バッファ回路よりも前の回路素子の電源電圧よりも小さくしたことを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換器。
【請求項６】
前記バッファ回路は、入力されたアナログ信号を所定のレベル降圧する電圧変換回路として機能することを特徴とする請求項５に記載のアナログデジタル変換器。
【請求項７】
アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、
アナログ信号を出力する所定の回路素子と、
前記所定の回路素子から出力されたアナログ信号をサンプルし、目標ビット数より少ない所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路と並列に設けられ、前記ＡＤ変換回路がサンプルするアナログ信号を少なくとも保持する第１の保持回路と、
を備え、
前記所定の回路素子の出力側に、前記第１の保持回路用のバッファ回路と、前記ＡＤ変換回路用のバッファ回路を個別に設けたことを特徴とするアナログデジタル変換器。
【請求項８】
前記ＡＤ変換回路の出力信号をアナログ信号に変換するＤＡ変換回路と、
前記第１の保持回路の出力信号から前記ＤＡ変換回路の出力信号を減算する減算回路と、
をさらに備え、
前記第１の保持回路は、サンプルしたアナログ信号を保持期間中に、所定の増幅率で増幅し、
前記減算回路は、前記増幅率と同一の増幅率で増幅された、前記ＤＡ変換回路の出力信号を減算することを特徴とする請求項１から７のいずれかに記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関し、特に、パイプライン型など、アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器に関する。
【背景技術】
【０００２】
デジタル信号処理技術の進展に応じて、分解能が高く、高速なアナログデジタル変換器が求められている。このようなアナログデジタル変換器（以下、ＡＤ変換器という。）として、パイプライン型のアナログデジタル変換器が提案されている。例えば、特許文献１の図１には、４段構成のパイプライン型ＡＤ変換器が開示されている。各Ａ／Ｄコンバータブロックにて、４ビット、３ビット、３ビット、３ビットを出力し、合計１０ビットのデジタル値を出力する。
【特許文献１】特開平９−２７５３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１の図１３には、複数の電圧比較回路７．３〜７．１３を含むフラッシュ型Ａ／Ｄコンバータ４２が開示されており、また、上記特許文献１の図１４には、電圧比較回路７．３の構成として、電位比較器５５とその入力端子に接続されたキャパシタ５１〜５４が開示されている。
【０００４】
このようなスイッチトキャパシタ型コンパレータは、容量に電荷を蓄えるための電圧をスイッチにより切り替える必要がある。その構成にて、そのスイッチが切り替わると、上記容量に蓄えられていた電荷の影響で、Ａ／Ｄコンバータと並列に設けられるサンプル／ホールド回路への入力アナログ信号が変化し、セトリングタイムが遅くなってしまう。上記特許文献１の図２には、Ａ／Ｄコンバータ１２と並列にサンプル／ホールド回路１４を設ける回路構成が開示されている。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、ＡＤ変換ブロックに入力されるアナログ信号をサンプルして少なくとも保持するための回路に入力される信号のセトリングタイムの遅れを抑制するアナログデジタル変換器を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、所定のアナログ信号をサンプルし、目標ビット数より少ない所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路がサンプルするアナログ信号を少なくとも保持する第１の保持回路と、ＡＤ変換回路の入力側と第１の保持回路の入力側とを結ぶ経路に設けられたバッファ回路と、を備える。「バッファ回路」は、ソースフォロワ回路であってもよい。「第１の保持回路」は、サンプルしたアナログ信号を増幅しながら、保持し、サンプルしたアナログ信号の所定倍のアナログ信号を出力してもよい。また、サンプルしたアナログ信号を保持し、そのアナログ信号から、ＡＤ変換回路の出力デジタル値をＤＡ変換した信号を減算し、その減算した信号を所定の増幅率で増幅してもよい。この場合、減算回路とは別に「第１の保持回路」があってもよいし、あるいは、減算回路が保持機能を有してもよい。
【０００７】
この態様によると、ＡＤ変換回路の入力側と第１の保持回路の入力側とを結ぶ経路にバッファ回路を介在させることにより、ＡＤ変換回路から発生するノイズの影響を低減することができ、第１の保持回路への入力信号のセトリングタイムの遅れを抑制することができる。
【０００８】
入力された複数のアナログ信号のそれぞれをサンプルしてホールドする複数の第２の保持回路と、複数の第２の保持回路の出力のいずれかを選択してＡＤ変換回路および第１の保持回路に出力する信号選択部とをさらに備えてもよい。これによれば、バッファ回路により、信号選択部における選択が切り替えられた際に、切替前に生じたＡＤ変換回路のノイズ成分が切替後に第１の保持回路に入力されるアナログ信号に与える影響を低減できる。したがって、アナログデジタル変換器が多チャンネルの入力に対して動作する場合に、チャンネル間においてＡＤ変換回路から発生するノイズの影響が伝わるリスクを低減でき、アナログデジタル変換器の変換精度を向上させることができる。
【０００９】
複数の第２の保持回路のそれぞれは、ホールドしたアナログ信号をＡＤ変換回路用の経路および第１の保持回路用の経路に分岐して出力し、バッファ回路は、ＡＤ変換回路用の経路に設けられてもよい。この場合、ＡＤ変換回路用の経路に設けられたバッファ回路により、ＡＤ変換回路から発生するノイズが第１の保持回路への入力信号に与える影響を低減することができる。
【００１０】
バッファ回路は、ＡＤ変換回路用の経路に加えて、第１の保持回路用の経路にも設けられてもよい。この場合、第１の保持回路から発生するノイズがＡＤ変換回路への入力信号に与える影響を低減することができ、アナログデジタル変換器の変換精度が高められる。
【００１１】
アナログ信号の入力側からみてバッファ回路よりも後ろの回路素子の電源電圧を、バッファ回路およびバッファ回路よりも前の回路素子の電源電圧よりも小さくしてもよい。バッファ回路は、入力されたアナログ信号を所定のレベル降圧する電圧変換回路として機能してもよい。この場合、アナログデジタル変換器における消費電力を低減することができる。また、バッファ回路が電圧変換回路として機能することで、別途電圧の変換のための回路を設ける必要がなくなるので、回路規模を抑えつつ消費電力を低減できる。
【００１２】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、アナログ信号を複数回に分けてデジタル値に変換するアナログデジタル変換器であって、アナログ信号を出力する所定の回路素子と、出力されたアナログ信号をサンプルし、目標ビット数より少ない所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路と並列に設けられ、ＡＤ変換回路がサンプルするアナログ信号を少なくとも保持する第１の保持回路と、を備える。所定の回路素子の出力側に、第１の保持回路用のバッファ回路と、ＡＤ変換回路用のバッファ回路を個別に設けた。「所定の回路素子」は、サンプルホールド回路であってもよい。
【００１３】
この態様によると、第１の保持回路用のバッファ回路と、ＡＤ変換回路用のバッファ回路を個別に設けることにより、ＡＤ変換回路から発生するノイズの影響を低減することができ、第１の保持回路への入力信号のセトリングタイムの遅れを抑制することができる。また、バッファ回路を一つ設ける場合のそのバッファ回路に流す電流より、各バッファ回路に流す電流の和を低減させることができる。
【００１４】
第１の保持回路用のバッファ回路は、所定の回路素子と第１の保持回路を結ぶ経路に設けられ、ＡＤ変換用のバッファ回路は、所定の回路素子と第１の保持回路用のバッファ回路の接続点と、ＡＤ変換回路を結ぶ経路に設けられてもよい。この態様によると、ＡＤ変換回路からのノイズ成分が少なくとも２つのバッファ回路を通ることになり、そのノイズ成分による第１の保持回路への入力信号への影響を低減させることができる。
【００１５】
ＡＤ変換回路は、入力側に接続された容量の一端でアナログ信号を受け、容量の他端に現れるアナログ信号をサンプルする容量結合入力型の電圧比較素子を含んでもよい。この態様によると、ＡＤ変換器にスイッチトキャパシタ型コンパレータを含めた場合、その電圧比較素子の入力に接続される容量から流出する電荷に起因するノイズ成分を低減することができる。
【００１６】
第１の保持回路およびＡＤ変換回路は、アナログ信号がデジタル値に最初に変換されるブロックに含まれてもよい。デジタル値への最初の変換は次回以降の変換より高い精度が要求されるが、この態様によると、最初に変換されるブロックに設けられる第１の保持回路の特性劣化を抑制することができ、ＡＤ変換器全体の特性劣化を効率よく抑制することができる。
【００１７】
ＡＤ変換回路の出力信号をアナログ信号に変換するＤＡ変換回路と、第１の保持回路の出力信号からＤＡ変換回路の出力信号を減算する減算回路と、をさらに備え、第１の保持回路は、サンプルしたアナログ信号を保持期間中に、所定の増幅率で増幅し、減算回路は、増幅率と同一の増幅率で増幅された、ＤＡ変換回路の出力信号を減算してもよい。「同一」とは、温度や電圧変動などの環境によって、仕様で決められた値から若干変動する「実質的に同一」の場合を含んでもよい。この態様によると、増幅前の信号の特性劣化を抑制することにより、ＡＤ変換器全体の特性劣化を効率よく抑制することができる。
【００１８】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明によれば、ＡＤ変換ブロックに入力されるアナログ信号をサンプルして少なくとも保持するための回路に入力される信号のセトリングタイムの遅れを抑制することができる。
【発明を実施するための最良の形態】
【００２０】
（実施形態１）
実施形態１は、パイプライン型および後述するサイクリック型ＡＤ変換器にて、初段のＡＤ変換ブロックから発生するノイズの影響を低減するため、当該ＡＤ変換ブロックと、それに入力されるアナログ信号を少なくとも保持するための保持回路として機能する増幅回路とが繋がる経路上にソースフォロワ回路を設ける例を説明する。
【００２１】
図１は、実施形態１におけるＡＤ変換器１の部分回路を示す。この部分回路は、パイプライン型および後述するサイクリック型ＡＤ変換器の初段の構成を示す。
【００２２】
サンプルホールド回路１０は、外部から入力されるアナログ信号Ｖｉｎ、すなわち、増幅回路１６およびＡＤ変換回路１８に入力すべきアナログ信号をサンプルし、所定の期間ホールドする。例えば、ＣＣＤ（Charge Coupled Device）により光電変換され、ＣＤＳ（Correlated Double Sampling）、可変増幅器などを経たアナログ信号をサンプルする。なお、複数の入力がある場合、それに対応して複数のサンプルホールド回路が設けられ、図示しないスイッチにより一つが選択される。サンプルホールド回路１０は、ホールドしているアナログ信号を増幅回路１６に出力し、ソースフォロワ回路１１を介してＡＤ変換回路１８に同じ信号を出力する。
【００２３】
ソースフォロワ回路１１は、一般的には、負荷インピーダンスが大きい増幅段が低インピーダンスを駆動する場合、信号電圧の損失が無視できるように、バッファとして挿入される。ＡＤ変換器１では、低電流化および後述するノイズ保護のために使用される。
【００２４】
増幅回路１６はサンプルホールド回路１０の出力アナログ信号を、ＡＤ変換回路１８はソースフォロワ回路１１の出力アナログ信号を、同じタイミングでサンプルする。増幅回路１６は、サンプルしたアナログ信号を所定の期間ホールドし、またはサンプルしたアナログ信号を所定の増幅率で増幅し、所定のタイミングで、減算回路２２に出力することができる。この所定のタイミングは、並列に設けられるＡＤ変換回路１８およびＤＡ変換回路２０を含む経路における、ＡＤ変換およびＤＡ変換の完了タイミングに対応する。
【００２５】
ＡＤ変換回路１８は、フラッシュ型を用いることができる。その分解能、即ち変換ビット数は、ＡＤ変換器１全体で変換するビット数よりも少ないビット数である。例えば、全体で１０または１３ビットを変換する場合、４ビットであってもよい。ＡＤ変換回路１８は、入力されたアナログ信号を変換したデジタル信号を図示しないエンコーダおよびＤＡ変換回路２０に出力する。
【００２６】
ＤＡ変換回路２０は、ＡＤ変換回路１８により変換されたデジタル値をアナログ値に変換し、減算回路２２に出力する。ＤＡ変換回路２０は、増幅回路１６の増幅率に応じて、増幅して、アナログ値を出力する。例えば、増幅回路１６が２倍に増幅した場合、ＤＡ変換回路２０も２倍に増幅する。減算回路２２は、増幅回路１６の出力からＤＡ変換回路２０の出力を減算し、図示しない後段回路に出力する。
【００２７】
ここで、ＤＡ変換回路２０の出力を２倍に増幅する手法の一例について簡単に説明する。ＡＤ変換回路１８およびＤＡ変換回路２０には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢが供給されている。ＡＤ変換回路１８は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される基準電圧レンジを利用してリファレンス電圧を生成する。容量アレイ方式のＤＡ変換を行う場合にて、ＤＡ変換回路２０は、図示しない複数設けられる各々の容量に高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを、ＡＤ変換回路１８からの制御により選択的に供給することで、出力電圧を得ている。このように一般的に、ＤＡ変換回路２０の基準電圧レンジも、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される。このとき、２倍増幅するには、ＡＤ変換回路１８の基準電圧レンジと、ＤＡ変換回路２０の基準電圧レンジとの比を１：２に設定すればよい。例えば、ＡＤ変換回路１８のリファレンス電圧の入力をシングルで行い、ＤＡ変換回路２０の出力を差動で構成すれば、１：２に設定することができる。
【００２８】
（比較例）
図２は、図１との比較例におけるＡＤ変換器２の部分回路を示す。このＡＤ変換器２の構成は、基本的に図１のＡＤ変換器１の構成と同様である。サンプルホールド回路１０とＡＤ変換回路１８との間に、ソースフォロワ回路１１が設けられない点が異なる。
【００２９】
ＡＤ変換回路１８に上述したスイッチトキャパシタ型コンパレータを含めて構成した場合、入力されるアナログ信号をチョッパして、所定の時刻のアナログ信号をサンプルするため、その入力端子に接続された容量に電荷が蓄えられる。そして、それをコンパレータに入力するためスイッチをオンすると、その容量から流出した電荷が増幅回路１６にも流れ込み、ノイズ成分となる。比較例におけるＡＤ変換器２では、バッファとして機能するソースフォロワ回路１１が挿入されておらず、流出した電荷がそのまま、増幅回路１６に影響を与える。
【００３０】
比較例におけるＡＤ変換器２の構成にて、上記ノイズ成分の影響を低減するには、増幅回路１６を構成するオペアンプに流す電流を大きくする必要がある。しかし、この手法では、消費電流が増大する。
【００３１】
これに対し、実施形態１におけるＡＤ変換器１では、ＡＤ変換回路１８と増幅回路１６とを結ぶ経路に、ソースフォロワ回路１１が介される構成としてある。ソースフォロワ回路は高インピーダンスな回路であるため、ＡＤ変換回路１８から増幅回路１６の入力端子に流入するノイズ成分は、ソースフォロワ回路１１の入力端子であるＭＯＳのゲート電位にほとんど影響を与えない。したがって、増幅回路１６に対する上記ノイズ成分の影響はほとんどなくなり、サンプルホールド回路１０から増幅回路１６に入力される信号のセトリングタイムへの影響もほとんどなくすことができる。
【００３２】
このように、実施形態１におけるＡＤ変換器１では、ノイズ保護の観点から、増幅回路１６に流す電流を大きくする必要がない。したがって、実施形態１におけるＡＤ変換器１と比較例におけるＡＤ変換器２とで、ＡＤ変換回路１８からのノイズ成分の影響を同程度に抑えようとする場合、増幅回路１６に流す電流を、ソースフォロワ回路１１に流す電流より小さくすることができる。したがって、実施形態１におけるＡＤ変換器１のほうが、低消費電流で増幅回路１６のセトリングタイムの遅れを抑制することができる。
【００３３】
以上説明したように実施形態１によれば、ＡＤ変換回路から、それと並列に設けられた増幅回路への経路に流入するノイズ成分の影響を低減し、その増幅回路に入力される信号のセトリングタイムが遅延することを抑制することができる。すなわち、当該ＡＤ変換回路と当該増幅回路とを結ぶ経路中に、ソースフォロワ回路を介したことにより、ノイズ成分の影響を低減することができる。すなわち、そのソースフォロワ回路で、当該ＡＤ変換回路から発生するノイズ成分を低減するができ、当該増幅回路の入力端子に上記ノイズ成分がほとんど流入しなくなる。よって、当該増幅回路に流す電流を大きくする必要がなく、低電流化とセトリングタイムの遅延防止を両立することができる。当該増幅回路は当該ＡＤ変換回路より高い精度を必要とするため、このセトリングタイムの遅延防止の効果は、ＡＤ変換器全体の特性維持に大きく貢献する。
【００３４】
（実施形態２）
実施形態２は、パイプライン型および後述するサイクリック型ＡＤ変換器にて、初段のＡＤ変換ブロックから発生するノイズの影響を低減するため、アナログ信号を出力するサンプルホールド回路の出力と後段の回路素子との間に接続されるソースフォロワ回路を２つ並列に設ける例を説明する。
【００３５】
図３は、実施形態２におけるＡＤ変換器３の部分回路を示す。この部分回路は、パイプライン型および後述するサイクリック型ＡＤ変換器の初段の構成を示す。
【００３６】
サンプルホールド回路１０は、外部から入力されるアナログ信号をサンプルし、所定の期間ホールドする。例えば、ＣＣＤ（Charge Coupled Device）により光電変換され、ＣＤＳ（Correlated Double Sampling）、可変増幅器などを経たアナログ信号をサンプルする。なお、複数の入力がある場合、それに対応して複数のサンプルホールド回路が設けられ、図示しないスイッチにより一つが選択される。サンプルホールド回路１０は、第１ソースフォロワ回路１２を介して増幅回路１６にホールドしているアナログ信号を出力し、第２ソースフォロワ回路１４を介してＡＤ変換回路１８に同じ信号を出力する。
【００３７】
第１ソースフォロワ回路１２および第２ソースフォロワ回路１４は、一般的には、負荷インピーダンスが大きい増幅段が低インピーダンスを駆動する場合、信号電圧の損失が無視できるように、バッファとして挿入される。ＡＤ変換器３では、低電流化および後述するノイズ保護のために使用される。以下、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４の構成例について説明する。
【００３８】
図４は、サンプルホールド回路１０内の増幅段１０２の出力に、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４を接続した構成を示す。サンプルホールド回路１０はオペアンプを含み、そのオペアンプは複数の増幅段で入力信号を増幅する。図４中の増幅段１０２は、その複数の増幅段の最終段を示す。
【００３９】
図４では、増幅回路１６およびＡＤ変換回路１８に出力すべきアナログ信号を差動信号でそれらに伝達する例を示す。なお、シングルエンド信号で伝達する場合、図４中で増幅段１０２を中心に対象形となっている回路の半分のみを使用する。第１ソースフォロワ回路１２は、対をなすＮチャネルＭＯＳ型トランジスタ（以下、単にＮＭＯＳという。）１２２、１２６を備える。ＮＭＯＳ１２２、１２６のドレインは、電源電圧ＶＤＤに接続される。そのゲートには、増幅段１０２の出力電圧が印加される。そして、そのソース電位が出力電圧となり、増幅回路１６に出力信号として印加される。
【００４０】
また、ＮＭＯＳ１２２、１２６のソースは、定電流源として用いられるＮＭＯＳ１２４、１２８に接続される。入出力特性の精度が余り要求されない場合、ＮＭＯＳ１２４、１２８の代わりに抵抗を用いてもよい。このＮＭＯＳ１２４、１２８のドレインは、上記ＮＭＯＳ１２２、１２６のソースに接続し、ＮＭＯＳ１２４、１２８のソースは接地する。ＮＭＯＳ１２４、１２８のゲートには、所定のバイアス電圧が印加される。この回路では、ＮＭＯＳ１２２、１２６のゲート電圧に対して、そのソース電位が追従する。
【００４１】
第２ソースフォロワ回路１４も、ＮＭＯＳ１４２、１４６、１４４、１４８を用いて、第１ソースフォロワ回路１２と同様の回路構成となる。ＮＭＯＳ１４２、１４６のソース電位が出力電圧となり、ＡＤ変換回路１８に出力信号として印加される。
【００４２】
増幅回路１６は第１ソースフォロワ回路１２の出力アナログ信号を、ＡＤ変換回路１８は第２ソースフォロワ回路１４の出力アナログ信号を、同じタイミングでサンプルする。増幅回路１６は、サンプルしたアナログ信号を所定の期間ホールドし、またはサンプルしたアナログ信号を所定の増幅率で増幅し、所定のタイミングで、減算回路２２に出力することができる。この所定のタイミングは、並列に設けられるＡＤ変換回路１８およびＤＡ変換回路２０を含む経路における、ＡＤ変換およびＤＡ変換の完了タイミングに対応する。
【００４３】
ＡＤ変換回路１８は、フラッシュ型を用いることができる。その分解能、即ち変換ビット数は、ＡＤ変換器３全体で変換するビット数よりも少ないビット数である。例えば、全体で１０または１３ビットを変換する場合、４ビットであってもよい。ＡＤ変換回路１８は、入力されたアナログ信号を変換したデジタル信号を図示しないエンコーダおよびＤＡ変換回路２０に出力する。
【００４４】
ＤＡ変換回路２０は、ＡＤ変換回路１８により変換されたデジタル値をアナログ値に変換し、減算回路２２に出力する。ＤＡ変換回路２０は、増幅回路１６の増幅率に応じて、増幅して、アナログ値を出力する。例えば、増幅回路１６が２倍に増幅した場合、ＤＡ変換回路２０も２倍に増幅する。減算回路２２は、増幅回路１６の出力からＤＡ変換回路２０の出力を減算し、図示しない後段回路に出力する。
【００４５】
（比較例）
図５は、図３との比較例におけるＡＤ変換器４の部分回路を示す。このＡＤ変換器４の構成は、基本的に図３のＡＤ変換器３の構成と同様である。以下、相違点について説明する。サンプルホールド回路１０の出力は、一つの第３ソースフォロワ回路１３に接続される。第３ソースフォロワ回路１３は、サンプルホールド回路１０および増幅回路１６に同一のアナログ信号を出力する。
【００４６】
図６は、増幅回路１６に入力されるアナログ信号の特性を比較するための図である。図６の上のアナログ波形は、実施形態２におけるＡＤ変換器３の増幅回路１６に入力される波形を、図６の下のアナログ波形は、比較例におけるＡＤ変換器４のそれに入力される波形を示す。
【００４７】
ＡＤ変換回路１８に上述したスイッチトキャパシタ型コンパレータを含めて構成した場合、入力されるアナログ信号をチョッパして、所定の時刻のアナログ信号をサンプルするため、その入力端子に接続された容量に電荷が蓄えられる。そして、それをコンパレータに入力するためスイッチをオンすると、その容量から流出した電荷が増幅回路１６への入力経路にも流れ込み、ノイズ成分となる。比較例におけるＡＤ変換器４では、ＡＤ変換回路１８と増幅回路１６とを結ぶ経路に回路素子が挿入されておらず、流出した電荷がそのまま、第３ソースフォロワ回路１３の出力信号のノイズ成分となる。図６の下のアナログ波形には、このノイズ成分により大きな歪みａ２が発生し、セトリングタイムが遅くなる。
【００４８】
比較例におけるＡＤ変換器４の構成にて、上記ノイズ成分の影響を低減するには、第３ソースフォロワ回路１３に流す電流を大きくして、回路動作を速め、当該ノイズ成分の影響を受けた第３ソースフォロワ回路１３の出力信号の補正を速める必要がある。しかし、この手法では、消費電流が増大する。
【００４９】
これに対し、実施形態２におけるＡＤ変換器３では、ＡＤ変換回路１８と増幅回路１６とを結ぶ経路に、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４が介される構成としてある。ソースフォロワ回路は高インピーダンスな回路であるため、ＡＤ変換回路１８から第２ソースフォロワ回路１４の出力端子に流入するノイズ成分は、第２ソースフォロワ回路１４の入力端子であるＭＯＳのゲート電位にほとんど影響を与えない。したがって、第１ソースフォロワ回路１２に対する上記ノイズ成分の影響はほとんどなくなり、第１ソースフォロワ回路１２から増幅回路１６に入力される信号のセトリングタイムへの影響もほとんどなくすことができる。図６の上のアナログ波形には、上記歪みａ２より小さな歪みａ１しか発生しておらず、セトリングタイムへの影響も限定的である。
【００５０】
このように、実施形態２におけるＡＤ変換器３では、ノイズ保護の観点から、第１ソースフォロワ回路１２に流す電流を大きくする必要がない。したがって、実施形態２におけるＡＤ変換器３と比較例におけるＡＤ変換器４とで、ＡＤ変換回路１８からのノイズ成分の影響を同程度に抑えようとする場合、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４に流す電流の和を、第３ソースフォロワ回路１３に流す電流より小さくすることができる。したがって、実施形態２におけるＡＤ変換器３のほうが、低消費電流で増幅回路１６のセトリングタイムの遅れを抑制することができる。
【００５１】
以上説明したように実施形態２によれば、ＡＤ変換回路から、それと並列に設けられた増幅回路への経路に流入するノイズ成分の影響を低減し、その増幅回路に入力される信号のセトリングタイムが遅延することを抑制することができる。すなわち、当該ＡＤ変換回路と当該増幅回路とを結ぶ経路中に、２つのソースフォロワ回路を介したことにより、ノイズ成分の影響を低減することができる。すなわち、ＡＤ変換回路側のソースフォロワ回路で、当該ＡＤ変換回路から発生するノイズ成分を低減するができ、前段のサンプルホールド回路などの回路素子と当該増幅回路との間に設けられるソースフォロワ回路の入力端子に上記ノイズ成分がほとんど流入しなくなる。よって、当該ソースフォロワ回路に流す電流を大きくする必要がなく、低電流化とセトリングタイムの遅延防止を両立することができる。当該増幅回路は当該ＡＤ変換回路より高い精度を必要とするため、このセトリングタイムの遅延防止の効果は、ＡＤ変換器全体の特性維持に大きく貢献する。
【００５２】
（実施形態３）
図７は、実施形態３におけるＡＤ変換器５の部分回路を示す。このＡＤ変換器５の構成は、基本的に図３のＡＤ変換器３の構成と同様である。以下、相違点について説明する。サンプルホールド回路１０の出力は、第１ソースフォロワ回路１２に接続される。第１ソースフォロワ回路１２は、増幅回路１６および第２ソースフォロワ回路１４に同一のアナログ信号を出力する。第２ソースフォロワ回路１４は、ＡＤ変換回路１８にアナログ信号を出力する。
【００５３】
実施形態３によれば、ＡＤ変換回路と増幅回路とを結ぶ経路中に、第２ソースフォロワ回路１４を介したことにより、実施形態２の比較例より、ＡＤ変換回路からのノイズ成分の影響を低減することができ、実施形態２と同等の効果を得ることができる。
【００５４】
（実施形態４）
図８は、実施形態４におけるＡＤ変換器６の部分回路を示す。このＡＤ変換器６の構成は、基本的に図３のＡＤ変換器３の構成と同様である。以下、相違点について説明する。実施形態４におけるＡＤ変換器６は、サンプルホールド回路１０と減算回路２２との間の増幅回路１６を省略した構成である。減算増幅回路２６は、サンプルホールド回路１０の出力信号からＤＡ変換回路２０の出力信号を減算する減算回路２２としての機能と、その減算結果を所定の増幅率で増幅する増幅回路２４としての機能を備える。この減算増幅回路２６は、保持機能を有する。本機能は、タイミングを調整することで実現できる。例えば、減算増幅回路２６がサンプルホールド回路１０の出力アナログ信号を、ＡＤ変換回路１８のサンプルタイミングとほぼ同じタイミングでサンプルすればよい。これにより、回路構成の簡略化が可能になる。
【００５５】
実施形態４によれば、ＡＤ変換回路と減算増幅回路とを結ぶ経路中に、ソースフォロワ回路１１を介したことにより、ＡＤ変換回路から、減算増幅回路への経路に流入するノイズ成分の影響を低減し、その減算増幅回路に入力される信号のセトリングタイムが遅延することを抑制することができる。
【００５６】
（実施形態５）
実施形態５は、実施形態２に説明した部分回路をサイクリック型のＡＤ変換器７に適用した例である。このＡＤ変換器７は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力する。
【００５７】
図９は、実施形態５におけるＡＤ変換器７の構成を示す。このＡＤ変換器７において、サンプルホールド回路１０は、外部から入力されるアナログ信号をサンプルし、所定の期間ホールドする。そして、第１ソースフォロワ回路１２を介して増幅回路１６にホールドしているアナログ信号を出力し、第２ソースフォロワ回路１４を介してＡＤ変換回路１８に同アナログ信号を出力する。
【００５８】
次に、前段ステージについて説明する。第１ＡＤ変換回路１８は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路１８は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路２０に出力する。第１ＤＡ変換回路２０は、第１ＡＤ変換回路１８により変換されたデジタル値をアナログ値に変換する。第１増幅回路１６は、入力されたアナログ信号をサンプルし、２倍に増幅して、第１減算回路２２に出力する。第１減算回路２２は、第１増幅回路１６の出力から、第１ＤＡ変換回路２０の出力を減算する。ここで、第１ＤＡ変換回路２０の出力は、２倍に増幅されている。第２増幅回路２４は、第１減算回路２２の出力を２倍に増幅する。第２ＡＤ変換回路３０は、２ビット変換のため、実質４（２の２乗）倍に増幅しなければならない。なお、第１減算回路２２および第２増幅回路２４は、一体型の第１減算増幅回路２６であってもよい。これによれば、回路を簡素化することができる。
【００５９】
次に、後段ステージについて説明する。第１スイッチＳＷ２および第２スイッチＳＷ４は、交互にオンオフするスイッチである。第１スイッチＳＷ２がオン、第２スイッチＳＷ４がオフの状態において、前段ステージから第１スイッチＳＷ２を介して入力されるアナログ信号は、第３増幅回路２８および第２ＡＤ変換回路３０に入力される。第２ＡＤ変換回路３０も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含まないビット数は２ビットである。第２ＡＤ変換回路３０は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）、冗長ビットを含めて３ビット分を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路３２に出力する。第２ＤＡ変換回路３２は、第２ＡＤ変換回路３０により変換されたデジタル値をアナログ値に変換する。
【００６０】
第３増幅回路２８は、入力されたアナログ信号を２倍に増幅して、第２減算回路３４に出力する。第２減算回路３４は、第３増幅回路２８の出力から第２ＤＡ変換回路３２の出力を減算して、第４増幅回路３６に出力する。第２ＤＡ変換回路３２の出力は、実質２倍に増幅されている。なお、第２減算回路３４および第４増幅回路３６は、一体型の第２減算増幅回路３８であってもよい。
【００６１】
第４増幅回路３６は、第２減算回路３４の出力を２倍に増幅する。この段階において、第１スイッチＳＷ２がオフ、第２スイッチＳＷ４がオンの状態に遷移している。第４増幅回路３６において増幅されたアナログ信号は、第２スイッチＳＷ４を介して第３増幅回路２８および第２ＡＤ変換回路３０へフィードバックされる。以下、上記の処理が繰り返され、第２ＡＤ変換回路３０は、上位から７，８ビット（Ｄ３〜Ｄ２）、冗長ビットを含めて３ビット分および上位から９，１０ビット（Ｄ１〜Ｄ０）、冗長ビットを含めて３ビット分を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。
【００６２】
以上説明したように実施形態５によれば、前段ステージのＡＤ変換回路から、それと並列に設けられた同ステージの増幅回路への経路に流入するノイズ成分の影響を低減し、その増幅回路に入力される信号のセトリングタイムが遅延することを抑制することができる。この増幅回路のように、最初のステージのＡＤ変換回路と並列に設けられる同ステージの増幅回路は、同ステージのＡＤ変換回路、それ以降のステージの増幅回路およびＡＤ変換回路より高い精度が要求される。実施形態５のＡＤ変換器７では、第１増幅回路１６は１０ビット精度が要求され、同ステージの第１ＡＤ変換回路１８は４ビット精度が要求される。また、ＡＤ変換回路と並列に設けられる増幅回路がサンプルホールド回路として機能するだけでなく、増幅作用も持つ場合、さらに高い精度が要求される。したがって、このような増幅回路へのノイズ成分を低減する構成を持つ場合、ＡＤ変換器全体の特性劣化を抑制する効果が大きい。また、サイクリック型のＡＤ変換器を使用すると、パイプライン型より小型化、省電力化することができる。
【００６３】
（実施形態６）
実施形態６では、図８に示される実施形態４の構成を基本とし、大きさが異なった電圧を供給する２つの電源を用いる。具体的には、アナログ信号Ｖｉｎの入力側からみて第１ソースフォロワ回路１２および第２ソースフォロワ回路１４の後ろの回路素子の電源電圧を小さくする。これにより、アナログデジタル変換器における消費電力を低減できる。
【００６４】
図１０は、実施形態６にかかるＡＤ変換器６ａの構成を示す。図１０において、図８と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。
図１０のＡＤ変換器６ａは、図８のＡＤ変換器６と比較して、第１回路素子群６２に高電圧Ｖｄｄ１を供給する電源と、第２回路素子群６４に低電圧Ｖｄｄ２を供給する電源とが別々に設けられている点において相違する。高電圧Ｖｄｄ１は、たとえば、３．３Ｖ程度である。低電圧Ｖｄｄ２は、たとえば、１．８Ｖ程度である。なお、電源の図示は省略している。
【００６５】
第１回路素子群６２は、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４と、アナログ信号Ｖｉｎの入力側からみて第１ソースフォロワ回路１２および第２ソースフォロワ回路１４よりも前にある回路素子により構成される。第２回路素子群６４は、アナログ信号Ｖｉｎの入力側からみて第１ソースフォロワ回路１２および第２ソースフォロワ回路１４よりも後ろの回路素子により構成される。
【００６６】
本実施の形態も、実施形態４と同様の作用効果を奏する。さらに、本実施の形態によれば、アナログ信号Ｖｉｎのレンジに合わせて第１回路素子群６２の電源電圧を高電圧Ｖｄｄ１とする。一方、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４によりトランジスタの閾値電圧以上の一定レベル降圧されたアナログ信号を扱う第２回路素子群６４の電源電圧を低電圧Ｖｄｄ２とする。これにより、第１回路素子群６２および第２回路素子群６４に同じ大きさの電圧を供給する場合と比較して、第２回路素子群６４における消費電力を低減できる。すなわち、ＡＤ変換器６ａにおける消費電力を低減することができる。また、第２回路素子群６４を低電圧Ｖｄｄ２にて動作させようとする場合に、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４による降圧を利用できるので、降圧のために特別な電圧変換回路を設ける必要がなくなる。したがって、第２回路素子群６４を低電圧Ｖｄｄ２にて動作させようとする場合の回路規模の増大を抑えることができる。
【００６７】
（実施形態７）
実施形態７では、図１０に示される実施形態６の構成を基本とし、多チャンネル入力、すなわち、複数のアナログ信号がひとつのＡＤ変換器に入力される。複数のアナログ信号は、たとえば、直交変調された信号のＩ成分およびＱ成分、あるいは、ダイバーシチ受信装置における複数のアンテナの受信信号のそれぞれである。ＡＤ変換器は、同時にサンプルされた複数のアナログ信号を時分割で順次ＡＤ変換して出力する。
【００６８】
図１１は、実施形態７にかかるＡＤ変換器８の構成を示す。図１１において、図１０と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。以下、図１０との相違点を中心に説明する。
【００６９】
図１１のＡＤ変換器８では、ｍ個のアナログ信号Ｖｉｎ１〜Ｖｉｎｍの入力を受ける。サンプルホールド回路１０は、第１サンプルホールド回路ＳＨ１〜第ｍサンプルホールド回路ＳＨｍを含む。第１サンプルホールド回路ＳＨ１〜第ｍサンプルホールド回路ＳＨｍのそれぞれは、アナログ信号Ｖｉｎ１〜Ｖｉｎｍのを同時にサンプルしてホールドする。マルチプレクサ７６は、第１サンプルホールド回路ＳＨ１〜第ｍサンプルホールド回路ＳＨｍの出力のいずれかを選択して第１減算増幅回路２６およびＡＤ変換回路１８に出力する。マルチプレクサ７６における選択は、たとえば、クロックごとに順次アナログ信号Ｖｉｎ１〜Ｖｉｎｍまで切り替えられ、循環される。
【００７０】
第１サンプルホールド回路ＳＨ１は、差動増幅器７４と、帰還ソースフォロワ回路６６と、第１キャパシタ６８と、第２キャパシタ７２とを含む。第２キャパシタ７２は、アナログ信号Ｖｉｎ１が差動増幅器７４の入力端子に至る経路に設けられる。帰還ソースフォロワ回路６６および第１キャパシタ６８は、差動増幅器７４の出力端子と差動増幅器７４の入力端子との間に直列に接続される。
【００７１】
第１キャパシタ６８および第２キャパシタ７２は、同じ大きさの容量を有する。第１サンプルホールド回路ＳＨ１は、第１キャパシタ６８と並列に設けられたスイッチ（図示せず）がオンからオフに切り替えられた時のアナログ信号Ｖｉｎ１をサンプルする。第１サンプルホールド回路ＳＨ１は、サンプルしたアナログ信号Ｖｉｎ１を上記のスイッチがオフである期間ホールドする。
【００７２】
帰還ソースフォロワ回路６６は、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４に対応して設けられる。すなわち、帰還ソースフォロワ回路６６は、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４の出力端子における電圧の大きさと、差動増幅器７４の出力から第１キャパシタ６８に印加される電圧の大きさとの差を小さくするために設けられる。
【００７３】
本実施の形態も、実施形態６と同様の作用効果を奏する。さらに、本実施の形態によれば、多チャンネルの入力に対して時分割にて動作するＡＤ変換回路１８からのノイズ成分が第１減算増幅回路２６に入力されるアナログ信号に与える影響を低減することができる。すなわち、マルチプレクサ７６における選択が隣接チャンネルに切り替えられた際に、切替前に生じたＡＤ変換回路１８のノイズ成分が切替後に第１減算増幅回路２６に入力されるアナログ信号に与える影響を低減できる。これにより、隣接チャンネル間でノイズの伝搬してしまうリスクが抑えられる。すなわち、マルチプレクサ７６における選択の切替前の変換が切替後の変換に与える影響を抑えることができ、多チャンネルの入力に対して動作するＡＤ変換器８の変換精度を向上させることができる。
【００７４】
また、本実施の形態によれば、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４の特性と、帰還ソースフォロワ回路６６の特性とを揃えることで、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４の出力端子における電圧の大きさと、差動増幅器７４の出力から第１キャパシタ６８に印加される電圧の大きさとの差を小さくすることができる。これにより、ＡＤ変換器８の変換精度が高められる。また、本実施の形態では、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４をマルチプレクサ７６の後段に設けて多チャンネルの入力に共用する。したがって、回路規模を抑えた構成により、隣接チャンネル間でノイズの伝搬してしまうリスクが抑えられる。
【００７５】
（実施形態８）
実施形態８では、図１１に示される実施形態７の構成を基本とし、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４を、第１サンプルホールド回路ＳＨ１〜第ｍサンプルホールド回路ＳＨｍのそれぞれの出力段に設ける場合を説明する。
【００７６】
図１２は、実施形態８にかかるＡＤ変換器９の構成を示す。図１２において、図１１と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。以下、図１１との相違点を中心に説明する。
【００７７】
図１２のＡＤ変換器９において、第１サンプルホールド回路ＳＨ１〜第ｍサンプルホールド回路ＳＨｍのそれぞれは、ホールドしたアナログ信号をＡＤ変換回路１８用の経路および第１減算増幅回路２６用の経路に分岐し、第１減算増幅回路２６用の出力段およびＡＤ変換回路１８用の出力段からマルチプレクサ７６に出力する。第１ソースフォロワ回路１２は、第１サンプルホールド回路ＳＨ１〜第ｍサンプルホールド回路ＳＨｍのそれぞれの第１減算増幅回路２６用の出力段に設けられる。第２ソースフォロワ回路１４は、第１サンプルホールド回路ＳＨ１〜第ｍサンプルホールド回路ＳＨｍのそれぞれのＡＤ変換回路１８用の出力段に設けられる。
【００７８】
本実施の形態も、実施形態７と同様の作用効果を奏する。さらに、本実施の形態では、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４は、マルチプレクサ７６の前段に設けられる。これにより、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４がマルチプレクサ７６の後段に設けられる場合と比較して、差動増幅器７４と第１ソースフォロワ回路１２あるいは第２ソースフォロワ回路１４とを接続する経路を短くすることができ、その経路にて受けるノイズや配線抵抗による影響を低減できる。よって、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４に入力される信号と、帰還ソースフォロワ回路６６に入力される信号との差を小さくできる。また、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４は、マルチプレクサ７６の前段に設けたことで、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４の特性と、帰還ソースフォロワ回路６６の特性とをより正確に揃えることが可能となる。したがって、第１ソースフォロワ回路１２および第２ソースフォロワ回路１４の出力端子における電圧の大きさと、差動増幅器７４の出力から第１キャパシタ６８に印加される電圧の大きさとの差をさらに小さくすることができ、ＡＤ変換器９の変換精度がさらに高められる。また、マルチプレクサ７６を低電圧Ｖｄｄ２で動作させているので、ＡＤ変換器９の消費電力を低減できる。
【００７９】
上記の実施形態７によれば、多チャンネルの入力に対して回路規模を抑えた構成により、隣接チャンネル間でノイズの伝搬してしまうリスクが抑えられる。一方、本実施の形態によれば、ノイズ伝搬のリスクが抑えられるとともに、さらなる変換精度の向上を実現できる。ＡＤ変換器の設計する際には、要求される性能や許容される回路規模を考慮して上記の形態のいずれかを適宜選択することができる。
【００８０】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８１】
各実施形態にて、バッファ回路としてソースフォロワ回路を用いた。この点、バイポーラトランジスタで構成されるエミッタフォロワ回路やボルテージフォロワ回路などに代替することも可能である。
【００８２】
実施形態５にて、ソースフォロワ回路を前段ステージに設ける例を説明した。この点、初段ステージ以降の後段ステージのＡＤ変換回路と、それと並列に設けられた増幅回路への入力にそれぞれ、ソースフォロワ回路などのバッファ回路を設けてもよい。これによれば、そのステージの増幅回路へ入力されるアナログ信号のセトリングタイムが遅くなることを抑制することができる。
【００８３】
実施形態７および８において高電圧Ｖｄｄ１を供給する電源と低電圧Ｖｄｄ２を供給する電源とを別々に設けたが、電源は、高電圧Ｖｄｄ１だけあれば足りる。この場合でも、多チャンネルの入力対して動作するＡＤ変換器の変換精度を向上させることができる。また、実施形態７および８において、バッファ回路として第１ソースフォロワ回路１２および第２ソースフォロワ回路１４の双方を設けたが、バッファ回路は第２ソースフォロワ回路１４だけであってもよい。この場合であっても、ＡＤ変換回路１８によるノイズが第１減算増幅回路２６への入力に与える影響を低減することができる。
【００８４】
また、各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、ステージ数は、１段や２段に限るものではなく、３段以上にも適用可能である。そして、それらのステージの１段以上がサイクリック型の構成であってもよい。
【図面の簡単な説明】
【００８５】
【図１】実施形態１におけるＡＤ変換器の部分構成を示す図である。
【図２】実施形態１の比較例におけるＡＤ変換器の部分構成を示す図である。
【図３】実施形態２におけるＡＤ変換器の部分構成を示す図である。
【図４】実施形態２におけるサンプルホールド回路内の増幅段の出力に、第１ソースフォロワ回路および第２ソースフォロワ回路を接続した構成を示す図である。
【図５】実施形態２の比較例におけるＡＤ変換器の部分構成を示す図である。
【図６】増幅回路に入力されるアナログ信号の特性を比較するための図である。
【図７】実施形態３におけるＡＤ変換器の部分構成を示す図である。
【図８】実施形態４におけるＡＤ変換器の部分構成を示す図である。
【図９】実施形態５におけるＡＤ変換器の構成を示す図である。
【図１０】実施形態６にかかるＡＤ変換器の構成を示す図である。
【図１１】実施形態７にかかるＡＤ変換器の構成を示す図である。
【図１２】実施形態８にかかるＡＤ変換器の構成を示す図である。
【符号の説明】
【００８６】
３  ＡＤ変換器、  １０  サンプルホールド回路、  １２  第１ソースフォロワ回路、  １４  第２ソースフォロワ回路、  １６  増幅回路、  １８  ＡＤ変換回路、  ２０  ＤＡ変換回路、  ２２  減算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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