(57)【要約】【課題】  電源電圧の立ち上がり時間が長い場合或いはトランジスタの製造のばらつきがある場合であっても内部回路を確実にリセットする。【解決手段】  パワーオンリセット回路１は、充電用のＰチャネルＭＯＳトランジスタ３に、ＰチャネルＭＯＳトランジスタ４のドレインとＮチャネルＭＯＳトランジスタ６のドレインとの接続点（ノードＲＧ）を接続する。充電用のＰチャネルＭＯＳトランジスタ３に供給する電圧（ノードＲＧの電位）を電源電圧より小さい値にすることによって、ＰチャネルＭＯＳトランジスタ３のオンするタイミングを電源電圧ＶｃｃがＰチャネルＭＯＳトランジスタ３の閾値に達するよりも遅くする。【選択図】  図１
2006279370.tif 000002
【特許請求の範囲】
【請求項１】
時定数回路と、入力部が当該時定数回路の出力部に接続されたインバータ回路とを備えたパワーオンリセット回路において、
前記時定数回路は、第１〜第４のＰチャネルＭＯＳトランジスタと、ダイオード素子と、容量素子とを備え、
前記第１のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソースとは夫々電源に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのゲートは前記第４のＰチャネルＭＯＳトランジスタのドレインに接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートは前記第２のＰチャネルＭＯＳトランジスタのドレインに接続され、前記第１のＰチャネルＭＯＳトランジスタのゲートは前記第２のＰチャネルＭＯＳトランジスタのドレインに接続され、前記第３のＰチャネルＭＯＳトランジスタのゲートは前記第４のＰチャネルＭＯＳトランジスタのドレインに接続され、
前記ダイオード素子のアノード側は前記第４のＰチャネルＭＯＳトランジスタのドレインに接続され、前記ダイオード素子のカソード側は接地され、
前記容量素子の一方は前記第２のＰチャネルＭＯＳトランジスタのドレインに接続され、前記容量素子の他方が接地され、
前記容量素子の一方と前記第２のＰチャネルＭＯＳトランジスタのドレインとの接続点が前記時定数回路の出力部であることを特徴とするパワーオンリセット回路。
【請求項２】
時定数回路と、入力部が当該時定数回路の出力部に接続されたインバータ回路とを備えたパワーオンリセット回路において、
前記時定数回路は、第１〜第４のＮチャネルＭＯＳトランジスタと、ダイオード素子と、容量素子とを備え、
前記第１のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタのソースとは夫々接地され、前記第１のＮチャネルＭＯＳトランジスタのドレインは前記第２のＮチャネルＭＯＳトランジスタのソースに接続され、前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第４のＮチャネルＭＯＳトランジスタのドレインに接続され、前記第４のＮチャネルＭＯＳトランジスタのゲートは前記第２のＮチャネルＭＯＳトランジスタのドレインに接続され、前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第２のＮチャネルＭＯＳトランジスタのドレインに接続され、前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第４のＮチャネルＭＯＳトランジスタのドレインに接続され、
前記ダイオード素子のアノード側は電源に接続され、前記ダイオード素子のカソード側は前記第４のＮチャネルＭＯＳトランジスタのドレインに接続され、
前記容量素子の一方は電源に接続され、前記容量素子の他方は前記第２のＮチャネルＭＯＳトランジスタのドレインに接続され、
前記容量素子の他方と前記第２のＮチャネルＭＯＳトランジスタのドレインとの接続点が前記時定数回路の出力部であることを特徴とするパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、供給電源をオンしたとき、内部回路を初期化するためのリセット信号を生成するためのパワーオンリセット回路に関する。
【背景技術】
【０００２】
従来から様々なパワーオンリセット回路が提供されている（例えば、特許文献１、特許文献２参照）。
図４は特許文献１に開示されたパワーオンリセット回路の回路図である。図４に示すパワーオンリセット回路１００は、一端が電源電圧Ｖｃｃの電源に接続されたレジスタ１０１と、一方の電極がレジスタ１０１の他端に接続され、他方の電極が接地されたコンデンサ１０２と、入力部がレジスタ１０１とコンデンサ１０２との接続点（ノードＮ１００）に接続されたインバータ回路１０３と、ソースがノードＮ１００に接続され、ドレインが接地され、ゲートが電源に接続されたＰチャネルＭＯＳトランジスタ１０４とにより構成されている。なお、レジスタ１０１とコンデンサ１０２とはＣＲ回路を構成する。
【０００３】
電源をオンすると、レジスタ１０１の抵抗値とコンデンサ１０２の容量値とによって決まる時定数に従って、インバータ回路１０３の入力電位（ノードＮ１００の電位）の上昇が電源の電源電圧Ｖｃｃの上昇（立ち上がり）に比べて遅れる。このノードＮ１００の電位がコンデンサ１０２の充電に伴って上昇し、インバータ回路１０３の閾値を超えるとき、インバータ回路１０３の出力が反転し（“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり）、電源オンからの遅れ時間をパルス幅としたリセット信号を出力する。
【０００４】
電源をオフすると、ＰチャネルＭＯＳトランジスタ１０４がオン状態になり、コンデンサ１０２に充電されていた電荷が速やかに放電される。
【０００５】
図５は特許文献２に開示されたパワーオンリセット回路の回路図である。図５に示すパワーオンリセット回路２００は、ＰチャネルＭＯＳトランジスタ２０１と、レジスタ２０２と、ＰチャネルＭＯＳトランジスタ２０３と、コンデンサ２０４と、インバータ回路２０５、２０６、２０７とにより構成されている。インバータ回路２０５、２０６、２０７は、ＰチャネルＭＯＳトランジスタ２０５ａ、２０６ａ、２０７ａと、ＮチャネルＭＯＳトランジスタ２０５ｂ、２０６ｂ、２０７ｂとにより構成される。
【０００６】
電源がオンして電源電圧ＶｃｃがＰチャネルＭＯＳトランジスタ２０３の閾値に達するとコンデンサ２０４が充電され、インバータ回路２０５の出力が反転し（“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり）、インバータ回路２０６の出力が反転し（“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになり）、インバータ回路２０７の出力が反転し（“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり）、所定のパルス幅を持ったリセット信号を出力する。
【特許文献１】実開平７−１６４３２号公報
【特許文献２】特表２００２−５１６５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１のパワーオンリセット回路１００では、電源電圧Ｖｃｃの立ち上がり時間がレジスタ１０１とコンデンサ１０２とにより構成されるＣＲ回路の時定数より長い場合リセットパルスが出力されない。このため、電源電圧Ｖｃｃの立ち上がり時間よりＣＲ回路の時定数の値を大きくする必要があり、電源電圧Ｖｃｃの立ち上がり時間が長い場合には大きなサイズの抵抗素子或いは容量素子によりＣＲ回路を構成する必要がある。
【０００８】
また、上記特許文献２のパワーオンリセット回路２００では、トランジスタの製造のばらつきによりＰチャネルＭＯＳトランジスタ２０３の閾値Ｖｔｈｐよりパワーオンリセット回路２００の後段に設けられたＮチャネルＭＯＳトランジスタの閾値Ｖｔｈｎが大きくなってしまうとそのＮチャネルＭＯＳトランジスタをオンすることができず、内部回路をリセットすることができない。
【０００９】
そこで、本発明は、電源電圧の立ち上がり時間が長い場合或いはトランジスタの製造のばらつきがある場合であっても内部回路を確実にリセットすることができるパワーオンリセット回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のパワーオンリセット回路は、時定数回路と、入力部が当該時定数回路の出力部に接続されたインバータ回路とを備えたパワーオンリセット回路において、前記時定数回路は、第１〜第４のＰチャネルＭＯＳトランジスタと、ダイオード素子と、容量素子とを備え、前記第１のＰチャネルＭＯＳトランジスタおよび前記第３のＰチャネルＭＯＳトランジスタのソースとは夫々電源に接続され、前記第１のＰチャネルＭＯＳトランジスタのドレインは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのゲートは前記第４のＰチャネルＭＯＳトランジスタのドレインに接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートは前記第２のＰチャネルＭＯＳトランジスタのドレインに接続され、前記第１のＰチャネルＭＯＳトランジスタのゲートは前記第２のＰチャネルＭＯＳトランジスタのドレインに接続され、前記第３のＰチャネルＭＯＳトランジスタのゲートは前記第４のＰチャネルＭＯＳトランジスタのドレインに接続され、前記ダイオード素子のアノード側は前記第４のＰチャネルＭＯＳトランジスタのドレインに接続され、前記ダイオード素子のカソード側は接地され、前記容量素子の一方は前記第２のＰチャネルＭＯＳトランジスタのドレインに接続され、前記容量素子の他方が接地され、前記容量素子の一方と前記第２のＰチャネルＭＯＳトランジスタのドレインとの接続点が前記時定数回路の出力部であることを特徴とする。
【００１１】
また、本発明のパワーオンリセット回路は、時定数回路と、入力部が当該時定数回路の出力部に接続されたインバータ回路とを備えたパワーオンリセット回路において、前記時定数回路は、第１〜第４のＮチャネルＭＯＳトランジスタと、ダイオード素子と、容量素子とを備え、前記第１のＮチャネルＭＯＳトランジスタおよび前記第３のＮチャネルＭＯＳトランジスタのソースとは夫々接地され、前記第１のＮチャネルＭＯＳトランジスタのドレインは前記第２のＮチャネルＭＯＳトランジスタのソースに接続され、前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第４のＮチャネルＭＯＳトランジスタのドレインに接続され、前記第４のＮチャネルＭＯＳトランジスタのゲートは前記第２のＮチャネルＭＯＳトランジスタのドレインに接続され、前記第１のＮチャネルＭＯＳトランジスタのゲートは前記第２のＮチャネルＭＯＳトランジスタのドレインに接続され、前記第３のＮチャネルＭＯＳトランジスタのゲートは前記第４のＮチャネルＭＯＳトランジスタのドレインに接続され、前記ダイオード素子のアノード側は電源に接続され、前記ダイオード素子のカソード側は前記第４のＮチャネルＭＯＳトランジスタのドレインに接続され、前記容量素子の一方は電源に接続され、前記容量素子の他方は前記第２のＮチャネルＭＯＳトランジスタのドレインに接続され、前記容量素子の他方と前記第２のＮチャネルＭＯＳトランジスタのドレインとの接続点が前記時定数回路の出力部であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、電源電圧Ｖｃｃが充電用のトランジスタ（第２のＰチャネルＭＯＳトランジスタ、第２のＮチャネルＭＯＳトランジスタ）の閾値に達するまでのある時間は充電用のトランジスタがオフしているので、当該ある時間はインバータ回路の出力が同じ状態に維持され、インバータ回路の出力を大きくすることができるので、電源電圧の立ち上がり時間が長くなっても後段の各トランジスタの閾値以上のリセット信号を確実に出力することができ、トランジスタの製造のばらつきがあっても内部回路を確実にリセットすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態について図面を参照しつつ説明する。
【００１４】
まず、本発明の実施の形態におけるパワーオンリセット回路１の回路構成について図１を参照しつつ説明する。図１は本実施の形態のパワーオンリセット回路の回路図である。なお、ＰチャネルＭＯＳトランジスタをＰｃｈトランジスタと記載し、ＮチャネルＭＯＳトランジスタをＮｃｈトランジスタと記載する。
【００１５】
図１に示すパワーオンリセット回路１は、Ｐｃｈトランジスタ２〜５とＮｃｈトランジスタ６とを備えている。Ｐｃｈトランジスタ２、４のソースは電源電圧Ｖｃｃの電源に接続されている。Ｐｃｈトランジスタ２のドレインはＰｃｈトランジスタ３のソースに接続され、Ｐｃｈトランジスタ４のドレインはＰｃｈトランジスタ５のソースに接続されている。Ｐｃｈトランジスタ３のゲートはＰｃｈトランジスタ５のドレイン（ノードＲＧ）に接続され、Ｐｃｈトランジスタ５のゲートはＰｃｈトランジスタ３のドレインに接続されている。Ｐｃｈトランジスタ２のゲートはＰｃｈトランジスタ３のドレインに接続され、Ｐｃｈトランジスタ４のゲートはＰｃｈトランジスタ５のドレインに接続されている。Ｎｃｈトランジスタ６は、ドレインとゲートとが接続されており（ダイオード接続）、ドレインとゲートとはＰｃｈトランジスタ５のドレインに接続され、ソースは接地されている。ただし、Ｐｃｈトランジスタ４、５、Ｎｃｈトランジスタ６の回路部のみを取り出した場合において、Ｐｃｈトランジスタ４、５、Ｎｃｈトランジスタ６の全てがオンすると、ノードＲＧの電位が電源電圧の１／２になるＰｃｈトランジスタ４、５、Ｎｃｈトランジスタ６を使用しているものとする。なお、ノードＲＧの電位を電源電圧の１／３などにすることは設計事項の範囲内である。
【００１６】
また、パワーオンリセット回路１は、ソースとドレインとが接地され、ゲートがＰｃｈトランジスタ３のドレインに接続されたＮｃｈトランジスタ７ａ〜７ｄとを備えている。ただし、Ｐｃｈトランジスタ３のドレインとＮｃｈトランジスタ７ａ〜７ｄのゲートとの接続点が時定数回路の出力部である。
Ｐｃｈトランジスタ２は抵抗素子として機能し、Ｎｃｈトランジスタ７ａ〜７ｄは容量素子として機能する。
Ｐｃｈトランジスタ２〜５、Ｎｃｈトランジスタ６、７ａ〜７ｄにより時定数回路が構成されている。
【００１７】
また、パワーオンリセット回路１は、入力部がＰｃｈトランジスタ３のドレインとＮｃｈトランジスタ７ａ〜７ｄのゲートとの接続点（ノードＲＣＯＵＴ）に接続されたインバータ回路８を備え、インバータ回路８はＰｃｈトランジスタ８ａとＮｃｈトランジスタ８ｂとにより構成されている。Ｐｃｈトランジスタ８ａのゲートとＮｃｈトランジスタ８ｂのゲートとが接続され、その接続点がインバータ回路８の入力部である。Ｐｃｈトランジスタ８ａのドレインとＮｃｈトランジスタ８ｂのドレインとが接続され、その接続点がインバータ回路８の出力部である。Ｐｃｈトランジスタ８ａのソースが電源に接続され、Ｎｃｈトランジスタ８ｂのソースが接地されている。
パワーオンリセット回路１は、入力部がインバータ回路８の出力部に接続されたインバータ回路９と、夫々の入力部がインバータ回路９の出力部に接続されたインバータ回路１０、１１とを備え、インバータ回路１０、１１の出力がパワーオンリセット回路１の出力（ノードＡＣＬ）である。
【００１８】
パワーオンリセット回路１は、ソースが電源に接続されたＰｃｈトランジスタ１３を備え、Ｐｃｈトランジスタ１３のゲートにはインバータ回路１０、１１の出力が接続され、ドレインはノードＲＣＯＵＴに接続されている。
パワーオンリセット回路１は、ドレインがＮｃｈトランジスタ６のドレインに接続されたＮｃｈトランジスタ１４を備え、Ｎｃｈトランジスタ１４のゲートにはインバータ回路９の出力が接続され、ソースは接地されている。
パワーオンリセット回路１は、ソースがノードＲＣＯＵＴに接続され、ゲートが電源に接続され、ドレインが接地されたＰｃｈトランジスタ１５を備えている。
【００１９】
次に、図１に回路構成を示したパワーオンリセット回路１の回路動作について図２を参照しつつ説明する。図２は図１のパワーオンリセット回路１の回路動作を示す波形図であり、（ａ）は電源電圧Ｖｃｃ、（ｂ）ノードＲＧの電位、（ｃ）ノードＲＣＯＵＴの電位、（ｄ）はノードＡＣＬの電位である。ただし、電源電圧Ｖｃｃの立ち上がり時間が上記の時定数回路の時定数より長い場合である。
【００２０】
電源電圧Ｖｃｃが上昇してＰｃｈトランジスタ４、Ｎｃｈトランジスタ６が動作し始める電圧になると、このときノードＲＣＯＵＴの電位が“Ｌｏｗ”レベルであるのでＰｃｈトランジスタ５はオンしており、Ｐｃｈトランジスタ４、５、Ｎｃｈトランジスタ６に電流が流れ始め、ノードＲＧの電位が（Ｖｃｃ／２）となり（図２（ｂ）中区間２１）、それ以降ノードＲＧの電位が（Ｖｃｃ／２）に保持される（図２（ｂ）中区間２２）。
【００２１】
さらに、電源電圧Ｖｃｃが上昇し、電源電圧がＰｃｈトランジスタ３の閾値Ｖｔｈｐに達し、さらに電源電圧Ｖｃｃが上昇してＰｃｈトランジスタ３の閾値Ｖｔｈｐの２倍（２×Ｖｔｈｐ）に達するまでは、Ｐｃｈトランジスタ３のソース電圧Ｖｃｃとそのゲート電圧Ｖｃｃ／２（ノードＲＧの電位）との差（Ｖｃｃ−ノードＲＧの電位＝Ｖｃｃ−Ｖｃｃ／２＝Ｖｃｃ／２）がＰｃｈトランジスタ３の閾値Ｖｔｈｐ未満であり、Ｐｃｈトランジスタ３がオンせず、Ｎｃｈトランジスタ７ａ〜７ｄが充電されず、ノードＲＣＯＵＴの電位が上昇しない（図２（ｃ）中区間２３）。
【００２２】
また、電源電圧Ｖｃｃがインバータ回路８を構成するＰｃｈトランジスタ８ａの閾値Ｖｔｈｐ未満のときは、Ｐｃｈトランジスタ８はオフしており、インバータ回路８の出力はほぼ０（Ｖ）で、インバータ回路９で反転され、さらにインバータ回路１０、１１で反転され、インバータ回路１０、１１の出力は“Ｌｏｗ”レベルとなる。さらに、電源電圧Ｖｃｃが上昇してＰｃｈトランジスタ８ａの閾値Ｖｔｈｐに達すると、Ｐｃｈトランジスタ８ａがオンして、インバータ回路８の出力はほぼＶｃｃレベルとなり、インバータ回路９で反転され、さらにインバータ回路１０、１１で反転され、インバータ回路１０、１１の出力は“Ｈｉｇｈ”レベルとなる。さらに、電源電圧Ｖｃｃが上昇してＰｃｈトランジスタ３の閾値Ｖｔｈｐの２倍（２×Ｖｔｈｐ）に達するまでは、ノードＲＣＯＵＴがほぼ０（Ｖ）であるので、Ｐｃｈトランジスタ８ａはオンしたままで、インバータ回路１０、１１の出力は“Ｈｉｇｈ”レベルに維持される（図２（ｄ）中区間２４）。
【００２３】
さらに、電源電圧Ｖｃｃが上昇し、電源電圧ＶｃｃがＰｃｈトランジスタ３の閾値Ｖｔｈｐの２倍（２×Ｖｔｈｐ）に達すると、Ｐｃｈトランジスタ３のソース電圧Ｖｃｃとそのゲート電圧Ｖｃｃ／２（ノードＲＧの電位）との差（Ｖｃｃ−ノードＲＧの電位＝Ｖｃｃ／２）がＰｃｈトランジスタ３の閾値Ｖｔｈｐ以上になり、Ｐｃｈトランジスタ３がオンし、このときＰｃｈトランジスタ２がオンしているので、Ｐｃｈトランジスタ２、３に電流が流れてＮｃｈトランジスタ７ａ〜７ｄが充電され、ノードＲＣＯＵＴの電位が上昇し、ノードＲＣＯＵＴの電位がインバータ回路８を反転させる電位に達する（図２（ｃ）中区間２５）。
【００２４】
ノードＲＣＯＵＴの電位がインバータ回路８を反転させる電位に達すると、Ｐｃｈトランジスタ８ａがオフし、Ｎｃｈトランジスタ８ｂがオンするので、インバータ回路８の出力はほぼ０（Ｖ）となり、インバータ回路９で反転され、さらにインバータ回路１０、１１で反転され、インバータ回路１０、１１の出力は“Ｌｏｗ”レベルになる（図２（ｄ）中２６）。
【００２５】
ノードＡＣＬが“Ｌｏｗ”レベルになると、Ｐｃｈトランジスタ１３がオンし、これによりＰｃｈトランジスタ２がオフしＰｃｈトランジスタ２を介しての電流が流れなくなる。
また、ノードＡＣＬの出力が“Ｌｏｗ”レベル（インバータ回路９の出力は“Ｈｉｇｈ”レベル）になると、Ｎｃｈトランジスタ１４がオンし、ノードＲＧの電位がほぼ０（Ｖ）となり（図２（ｂ）中区間２７）、Ｎｃｈトランジスタ６がオフしてＮｃｈトランジスタ６を介しての電流が流れなくなる。
これにより、パワーオンリセット回路１の出力（リセット信号）が“Ｌｏｗ”レベルになった後に、パワーオンリセット回路１において不要な電流が流れることがなくなって不要な電力が消費されることがなくなる。
【００２６】
電源がオフすると、Ｐｃｈトランジスタ１５がオンし、Ｎｃｈトランジスタ７ａ〜７ｄに充電されていた電荷の放電経路が形成され、速やかにＮｃｈトランジスタ７ａ〜７ｄに充電されていた電荷が放電される。
これにより、次に電源がオンしたときにＮｃｈトランジスタ７ａ〜７ｄに電荷が充電されたままの状態を防ぐことができ、確実にリセット信号がパワーオンリセット回路１から出力される。
【００２７】
以上説明した実施の形態のパワーオンリセット回路１によれば、電源電圧ＶｃｃがＰチャネルトランジスタ３の閾値Ｖｔｈｐに達しても電源電圧Ｖｃｃが（２×Ｖｔｈｐ）に達するまではＰｃｈトランジスタ３がオフしたままなので、電源電圧の立ち上がり時間が長くなってもリセット信号を出力することができ、トランジスタの製造のばらつきがあっても内部回路をリセットすることができる。
【００２８】
さらに、他の実施の形態におけるパワーオンリセット回路５１について図３を参照しつつ説明する。図３は他の実施の形態におけるパワーオンリセット回路の回路構成図である。
図３に示すパワーオンリセット回路５１は、Ｎｃｈトランジスタ５２〜５５とＰｃｈトランジスタ５６とを備えている。Ｎｃｈトランジスタ５２、５４のソースは接地されている。Ｎｃｈトランジスタ５２のドレインはＮｃｈトランジスタ５３のソースに接続され、Ｎｃｈトランジスタ５４のドレインはＮｃｈトランジスタ５５のソースに接続されている。Ｎｃｈトランジスタ５３のゲートはＮｃｈトランジスタ５５のドレイン（ノードＲＧ１）に接続され、Ｎｃｈトランジスタ５５のゲートはＮｃｈトランジスタ５３のドレインに接続されている。Ｎｃｈトランジスタ５２のゲートはＮｃｈトランジスタ５３のドレインに接続され、Ｎｃｈトランジスタ５４のゲートはＮｃｈトランジスタ５５のドレインに接続されている。Ｐｃｈトランジスタ５６は、ドレインとゲートとが接続されており（ダイオード接続）、ドレインとゲートとはＮｃｈトランジスタ５５のドレインに接続され、ソースは電源電圧Ｖｃｃの電源に接続されている。ただし、Ｎｃｈトランジスタ５４、５５、Ｐｃｈトランジスタ５６の回路部のみを取り出した場合において、Ｎｃｈトランジスタ５４、５５、Ｐｃｈトランジスタ５６の全てがオンすると、ノードＲＧ１の電位が電源電圧の１／２になるＮｃｈトランジスタ５４、５５、Ｐｃｈトランジスタ５６を使用しているものとする。なお、ノードＲＧ１の電位を電源電圧の１／３などにすることは設計事項の範囲内である。
【００２９】
また、パワーオンリセット回路５１は、ソースとドレインとが電源電圧Ｖｃｃの電源に接続され、ゲートがＮｃｈトランジスタ５３のドレインに接続されたＰｃｈトランジスタ５７とを備えている。ただし、Ｎｃｈトランジスタ５３のドレインとＰｃｈトランジスタ５７のゲートとの接続点が時定数回路の出力部である。
Ｎｃｈトランジスタ５２、５３は抵抗素子として機能し、Ｐｃｈトランジスタ５７は容量素子として機能する。
Ｎｃｈトランジスタ５２〜５５、Ｐｃｈトランジスタ５６、５７により時定数回路が構成されている。
【００３０】
また、パワーオンリセット回路５１は、入力部がＮｃｈトランジスタ５３のドレインとＰｃｈトランジスタ５７のゲートとの接続点（ノードＲＣＯＵＴ１）に接続されたインバータ回路５８を備え、インバータ回路５８はＰｃｈトランジスタ５８ａとＮｃｈトランジスタ５８ｂとにより構成されている。Ｐｃｈトランジスタ５８ａのゲートとＮｃｈトランジスタ５８ｂのゲートとが接続され、その接続点がインバータ回路５８の入力部である。Ｐｃｈトランジスタ５８ａのドレインとＮｃｈトランジスタ５８ｂのドレインとが接続され、その接続点がインバータ回路５８の出力部である。Ｐｃｈトランジスタ５８ａのソースが電源に接続され、Ｎｃｈトランジスタ５８ｂのソースが接地されている。
パワーオンリセット回路５１は、入力部がインバータ回路５８の出力部に接続されたインバータ回路６０、６１を備え、インバータ回路６０、６１の出力がパワーオンリセット回路５１の出力（ノードＡＣＬ１）である。
パワーオンリセット回路５１は、入力部がインバータ回路６０、６１の出力に接続されたインバータ回路５９と、ソースが接地されたＮｃｈトランジスタ６３を備え、Ｎｃｈトランジスタ６３のゲートにはインバータ回路５９の出力が接続され、ドレインはノードＲＣＯＵＴ１に接続されている。
パワーオンリセット回路５１は、ドレインがＰｃｈトランジスタ５６のドレインに接続されたＰｃｈトランジスタ６４を備え、Ｐｃｈトランジスタ６４のゲートにはインバータ回路６０、６１の出力が接続され、ソースは電源に接続されている。
パワーオンリセット回路５１は、ソースがノードＲＣＯＵＴ１に接続され、ゲートが接地され、ドレインが電源に接続されたＮｃｈトランジスタ６５を備えている。
【００３１】
図３に回路構成を示したパワーオンリセット回路５１の動作を説明する。
パワーオンリセット５１において、まずノードＲＣＯＵＴ１の電位はほぼＶＣＣ（電源電圧Ｖｃｃの最大値）（Ｖ）である。電源電圧Ｖｃｃが上昇してＮｃｈトランジスタ５４、Ｐｃｈトランジスタ５６が動作し始める電圧になると、このときノードＲＣＯＵＴ１の電位が“Ｈｉｇｈ”レベルであるのでＮｃｈトランジスタ５５はオンしており、Ｎｃｈトランジスタ５４、５５、Ｐｃｈトランジスタ５６に電流が流れ始め、ノードＲＧ１の電位が（Ｖｃｃ／２）となり、それ以降ノードＲＧの電位が（Ｖｃｃ／２）に保持される。
【００３２】
さらに、電源電圧Ｖｃｃが上昇し、電源電圧がＮｃｈトランジスタ５３の閾値Ｖｔｈｎに達し、さらに電源電圧Ｖｃｃが上昇してＮｃｈトランジスタ５３の閾値Ｖｔｈｎの２倍（２×Ｖｔｈｎ）に達するまでは、Ｎｃｈトランジスタ５３のゲート電圧Ｖｃｃ／２（ノードＲＧ１の電位）がＮｃｈトランジスタ５３の閾値Ｖｔｈｎ未満であり、Ｎｃｈトランジスタ５３がオンせず、ノードＲＣＯＵＴ１の電位はＶｃｃレベルを維持する。
【００３３】
また、電源電圧ＶｃｃがＮｃｈトランジスタ５３の閾値Ｖｔｈｎに達してもＮｃｈトランジスタ５３の閾値Ｖｔｈｎの２倍（２×Ｖｔｈｎ）に達するまでは、ノードＲＣＯＵＴ１の電位はＶｃｃレベルであるので、インバータ回路５８のＮｃｈトランジスタ５８ｂがオンしており、インバータ回路５８の出力がほぼ０（Ｖ）であり、インバータ回路６０、６１とにより順次反転され、インバータ回路６１、６２の出力（ノードＡＣＬ１）は“Ｈｉｇｈ”レベルとなる。
【００３４】
さらに、電源電圧Ｖｃｃが上昇し、電源電圧ＶｃｃがＮｃｈトランジスタ５３の閾値Ｖｔｈｎの２倍（２×Ｖｔｈｎ）に達すると、Ｎｃｈトランジスタ５３のゲート電圧Ｖｃｃ／２（ノードＲＧ１の電位）がＮｃｈトランジスタ５３の閾値Ｖｔｈｎ以上になり、Ｎｃｈトランジスタ５３がオンし、Ｎｃｈトランジスタ５２、５３に電流が流れて、ノードＲＣＯＵＴ１の電位が下がる。ノードＲＣＯＵＴ１の電位がインバータ回路５８を反転させる電位まで下がると、インバータ回路５８の出力はほぼＶｃｃ（Ｖ）となり、インバータ回路６０、６１の出力（ノードＡＣＬ１）は“Ｌｏｗ”レベルになる。
ノードＡＣＬ１が“Ｌｏｗ”レベルになると、インバータ回路５９の出力は“Ｈｉｇｈ”レベルとなり、Ｎｃｈトランジスタ６３がオンし、これによりＮｃｈトランジスタ５２がオフしＮｃｈトランジスタ５２を介しての電流が流れなくなる。
また、ノードＡＣＬ１の出力が“Ｌｏｗ”レベルになると、Ｐｃｈトランジスタ６４がオンし、ノードＲＧ１の電位がほぼＶｃｃ（Ｖ）となり、Ｐｃｈトランジスタ５６がオフしてＰｃｈトランジスタ５６を介しての電流が流れなくなる。
これにより、パワーオンリセット回路５１の出力（リセット信号）が“Ｌｏｗ”レベルになった後に、パワーオンリセット回路５１において不要な電流が流れることがなくなって不要な電力が消費されることがなくなる。
【００３５】
以上説明した実施の形態のパワーオンリセット回路５１によれば、電源電圧ＶｃｃがＮチャネルトランジスタ５３の閾値Ｖｔｈｎに達しても電源電圧ＶｃｃがＮチャネルトランジスタ５３の閾値Ｖｔｈｎの２倍（２×Ｖｔｈｎ）に達するまではＮｃｈトランジスタ５３がオフしたままなので、電源電圧の立ち上がり時間が長くなってもリセット信号を出力することができ、トランジスタの製造のばらつきがあっても内部回路をリセットすることができる。
【００３６】
以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態におけるパワーオンリセット回路の回路図。
【図２】図１のパワーオンリセット回路の動作を示す波形図。
【図３】本発明の他の実施の形態におけるパワーオンリセット回路の回路図。
【図４】従来のパワーオンリセット回路の回路図。
【図５】従来のパワーオンリセット回路の回路図。
【符号の説明】
【００３８】
１  パワーオンリセット回路
２〜５  ＰチャネルＭＯＳトランジスタ（Ｐｃｈトランジスタ）
６、７ａ〜７ｄ  ＮチャネルＭＯＳトランジスタ（Ｎｃｈトランジスタ）
８  インバータ回路
【図１】
2006279370.tif 000003
【図２】
2006279370.tif 000004
【図３】
2006279370.tif 000005
【図４】
2006279370.tif 000006
【図５】
2006279370.tif 000007