(57)【要約】【課題】半導体基板にキャパシタを形成した場合に発生するキャパシタ周辺部分の誘電体膜の膜厚変動を考慮し、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができるキャパシタの信頼性判定方法を提供する。【解決手段】半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐを求める（Ｓ１−１）。次に、試作品に形成されたキャパシタの周辺部分の膜厚から、半導体基板に形成されるキャパシタの周辺部分の中央部分に対する寿命比１／ｒを求める（Ｓ１−２）。次に、半導体基板に形成される全キャパシタの中央部分の合計面積Ａと周辺部分の合計面積Ｂを求め（Ｓ１−３）、Ａ、Ｂが信頼性判定式「Ａ＋Ｂ×ｒ≦Ｓｐ」を満足するか否かを判定し（Ｓ１−４）、満足する場合には、レイアウト設計に従って半導体基板に形成されるキャパシタは、信頼性ありと判定し、満足しない場合には信頼性なしと判定する。【選択図】          図１
2006080186.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されるキャパシタの信頼性判定方法であって、
前記キャパシタの寿命上の許容面積Ｓｐ及び周辺部分の中央部分に対する寿命比１／ｒを求める工程と、
前記許容面積Ｓｐ及び前記寿命比１／ｒを考慮した所定の信頼性判定式により前記キャパシタの信頼性を判定する工程を有することを特徴とするキャパシタの信頼性判定方法。
【請求項２】
前記所定の信頼性判定式は、「Ａ＋Ｂ×ｒ≦Ｓｐ」（但し、Ａは前記半導体基板に形成されるキャパシタの中央部分の合計面積、Ｂは前記半導体基板に形成されるキャパシタの周辺部分の合計面積である。）であることを特徴とする請求項１記載のキャパシタの信頼性判定方法。
【請求項３】
前記所定の信頼性判定式は、「Ａ＋ａ×Ｌ×ｒ≦Ｓｐ」（但し、Ａは前記半導体基板に形成されるキャパシタの中央部分の合計面積、Ｌは前記半導体基板に形成されるキャパシタの周辺部分の合計長、ａは前記半導体基板に形成されるキャパシタの誘電体膜の膜厚が変動する周辺部分の幅である。）であることを特徴とする請求項１記載のキャパシタの信頼性判定方法。
【請求項４】
前記所定の信頼性判定式は、「Ａ≦Ｓｐ／２、かつ、Ｌ≦Ｘ」（但し、Ａは前記半導体基板に形成されるキャパシタの中央部分の合計面積、Ｌは前記半導体基板に形成されるキャパシタの周辺部分の合計長、Ｘは前記半導体基板に形成されるキャパシタの周辺部分の許容長である。）であることを特徴とする請求項１記載のキャパシタの信頼性判定方法。
【請求項５】
前記所定の信頼性判定式は、「Ａ＋Ｂ×ｒ´≦Ｓｐ´」（但し、Ａは前記半導体基板に形成されるキャパシタの中央部分の合計面積、Ｂは前記半導体基板に形成されるキャパシタの周辺部分の合計面積、Ｓｐ´は前記許容面積Ｓｐを使用電圧及び使用温度の下に補正した値、ｒ´は前記寿命比ｒを使用電圧及び使用温度の下に補正した値である。）であることを特徴とする請求項１記載のキャパシタの信頼性判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成されるキャパシタの信頼性判定方法に関する。
【背景技術】
【０００２】
図８は半導体基板に形成されるキャパシタの信頼性判定方法の従来例を示す流れ図である。即ち、従来例では、半導体基板に形成されるキャパシタの信頼性判定を行う場合、まず、レイアウト設計に従って半導体基板に形成されるキャパシタの寿命上、許容される面積、即ち、寿命上の許容面積が求められ（ステップＳ８−１）、次に、半導体基板にレイアウト設計されたキャパシタの面積、即ち、半導体基板に形成されるキャパシタの面積が寿命上の許容面積以下であるか否かが判断される（ステップＳ８−２）。
【０００３】
そして、半導体基板に形成されるキャパシタの面積が寿命上の許容面積以下の場合には、レイアウト設計に従って半導体基板に形成されるキャパシタは信頼性ありと判定され、寿命上の許容面積を超える場合には、信頼性なしと判定されていた。なお、信頼性なしと判定された場合には、レイアウト設計のやり直しが行われる。
【特許文献１】特開平５−２５９３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図９は図８に示す従来のキャパシタの信頼性判定方法が有する問題点を説明するための図である。（Ａ）は半導体基板にレイアウト設計されたキャパシタの概略的平面図、（Ｂ）及び（Ｃ）は（Ａ）に示すキャパシタを半導体基板に形成した場合の（Ａ）に示すＸ−Ｘ線に沿った概略的断面図であり、（Ｂ）は理想的に形成された場合、（Ｃ）はキャパシタの周辺部分の誘電体膜の膜厚に変動が発生した場合を示している。
【０００５】
図９中、１は半導体基板、２は素子分離領域、３は電極、４はキャパシタが構成されている領域（素子領域）であり、３Ａは電極３中、キャパシタを構成する電極、５はキャパシタを構成する誘電体膜である。なお、この例では、半導体基板１の電極３Ａの対向する部分には不純物が注入され、電極３Ａの対向電極とされている。
【０００６】
ここで、図９（Ａ）に示すように半導体基板にレイアウト設計されたキャパシタを実際に半導体基板に形成した場合に、図９（Ｂ）に示すように理想的に形成されるとは限らず、例えば、図９（Ｃ）に示すように、素子分離領域２と接するキャパシタの周辺部分において誘電体膜５の膜厚に変動が発生してしまう場合がある。
【０００７】
このように、半導体基板にレイアウト設計されたキャパシタを実際に半導体基板に形成した場合、キャパシタの周辺部分の誘電体膜の膜厚に変動が発生してしまう場合があり、このような事態が予想される場合には、この膜厚変動を考慮して、半導体基板に形成されるキャパシタの信頼性を判定する必要がある。
【０００８】
しかしながら、図８に示す従来のキャパシタの信頼性判定方法では、半導体基板にキャパシタを形成した場合に発生するキャパシタ周辺部分の膜厚変化を考慮することなく、半導体基板に形成されるキャパシタの信頼性を判定するとしているので、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができないという問題点があった。
【０００９】
本発明は、かかる点に鑑み、半導体基板にキャパシタを形成した場合に発生するキャパシタ周辺部分の誘電体膜の膜厚変動を考慮し、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができるようにしたキャパシタの信頼性判定方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板に形成されるキャパシタの信頼性判定方法であって、前記キャパシタの寿命上の許容面積及び周辺部分の中央部分に対する寿命比を求める工程と、許容面積及び寿命比を考慮した所定の信頼性判定式により前記キャパシタの信頼性を判定する工程を有するというものである。
【発明の効果】
【００１１】
本発明によれば、半導体基板に形成されるキャパシタの寿命上の許容面積及び周辺部分の中央部分に対する寿命比を考慮した所定の信頼性判定式により半導体基板に形成されるキャパシタの信頼性が判定されるので、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができる。
【発明を実施するための最良の形態】
【００１２】
（第１実施形態）
図１は本発明の第１実施形態を示す流れ図である。本発明の第１実施形態においては、まず、レイアウト設計に従って半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐを求める（ステップＳ１−１）。
【００１３】
図２はレイアウト設計に従って半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐを求める手順を示す流れ図である。即ち、レイアウト設計に従って半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐは、例えば、周辺部分を含まないキャパシタを形成したテスト・デバイスを作成し（ステップＳ２−１）、テスト・デバイスに対する加速試験から、テスト・デバイスに形成したキャパシタの寿命を求め（ステップＳ２−２）、次に、後述する所定の関係式による演算を行う（ステップＳ２−３）ことにより求めることができる。
【００１４】
ここで、周辺部分を含まないキャパシタとは、誘電体膜の膜厚変動の原因となる素子分離領域に誘電体膜が接触しないようにしたものであり、図３は周辺部分を含まないキャパシタの構成例を示す図である。図３において、（Ａ）は概略的平面図、（Ｂ）は（Ａ）のＹ−Ｙ線に沿った断面図であり、６は半導体基板、７はキャパシタを構成する誘電体膜、８はキャパシタを構成する電極である。
【００１５】
また、テスト・デバイスのキャパシタの寿命は、例えば、ワイブル（Weibull）解析を行い、キャパシタの故障出現確率と加速試験時間との関係を求めた上で、キャパシタの故障出現確率が所定値となった加速試験時間と定義することができ、故障は、キャパシタのリーク電流が所定値倍になった状態と定義することができる。
【００１６】
例えば、テスト・デバイスのキャパシタの寿命は、キャパシタの故障出現確率が０.１％となる加速試験時間（即ち、キャパシタ１０００個につき、１個が故障となる加速試験時間）と定義することができ、故障は、キャパシタのリーク電流が初期値の１００倍になった状態と定義することができる。図４はワイブル・プロット（Weibull Plot）の一例を示す図である。
【００１７】
また、半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐは、数１に示す関係式を用いて求めることができる。但し、ＳTはテスト・デバイスのキャパシタの面積、τTはテスト・デバイスのキャパシタの寿命、τｐは半導体基板に形成されるキャパシタの寿命、ｍはワイブル・プロットの傾きである。
【００１８】
【数１】
2006080186.tif 000003
【００１９】
例えば、半導体基板に形成されるキャパシタの寿命Ｓｐを故障出現確率が０.１％となる動作時間と定義し、１０年保障とする場合には、τｐ＝１０5［時間］（＝約１０年）、τT＝故障出現確率が０.１％となる加速試験時間として、半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐを求めることができる。
【００２０】
本発明の第１実施形態においては、ステップＳ１−１の次に、試作品に形成されたキャパシタの周辺部分の誘電体膜の膜厚から、キャパシタの周辺部分の寿命を求め、半導体基板に形成されるキャパシタの周辺部分の中央部分に対する寿命比（許容面積比）＝周辺部分の寿命／中央部分の寿命＝１／ｒを求める（ステップＳ１−２）。
【００２１】
ここで、試作品に形成されたキャパシタの周辺部分の誘電体膜の膜厚は、例えば、断面ＴＥＭ（透過型電子顕微鏡）観察により求めることができ、周辺部分の寿命は、例えば、数２、数３又は数４に示す式により求めることができる。但し、Ａ、γ、βは係数、Ｅaは寿命の温度依存性を示す活性化エネルギー、ｋはボルツマン定数、Ｔは温度、Ｅはキャパシタの誘電体膜に印加される電界、Ｖgはキャパシタの電極に印加される電圧である。
【００２２】
【数２】
2006080186.tif 000004
【００２３】
【数３】
2006080186.tif 000005
【００２４】
【数４】
2006080186.tif 000006
【００２５】
次に、例えば、デザイン・ルール・チェッカー（design rule checker）を用いて、レイアウト・データから、半導体基板に形成される全キャパシタの中央部分の合計面積Ａと周辺部分の合計面積Ｂを求める（ステップＳ１−３）。
【００２６】
次に、Ａ、Ｂが信頼性判定式「Ａ＋Ｂ×ｒ≦Ｓｐ」を満足するか否かを判定し（ステップＳ１−４）、満足する場合には、レイアウト設計に従って半導体基板に形成されるキャパシタは、信頼性ありと判定し、満足しない場合には、信頼性なしと判定する。なお、信頼性なしと判定した場合には、レイアウト設計のやり直しを行う。
【００２７】
以上のように、本発明の第１実施形態によれば、許容面積Ｓｐ及び寿命比１／ｒを考慮した信頼性判定式「Ａ＋Ｂ×ｒ≦Ｓｐ」によりキャパシタの信頼性を判定するとしているので、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができる。
【００２８】
即ち、本発明の第１実施形態によれば、半導体基板に形成されるキャパシタの寿命見積もりに用いる面積を（Ａ＋Ｂ）ではなく、寿命比１／ｒを考慮して（Ａ＋Ｂ×ｒ）として寿命上、実質的に把握し、この（Ａ＋Ｂ×ｒ）と許容面積Ｓｐとの大小関係から、半導体基板に形成されるキャパシタの信頼性を判定するとしているので、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができる。
【００２９】
（第２実施形態）
図５は本発明の第２実施形態を示す流れ図である。本発明の第２実施形態においては、まず、本発明の第１実施形態と同様に、レイアウト設計に従って半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐと、半導体基板に形成されるキャパシタの周辺部分の中央部分に対する寿命比１／ｒを求める（ステップＳ５−１、Ｓ５−２）。
【００３０】
次に、例えば、デザイン・ルール・チェッカーを用いて、レイアウト・データから、半導体基板に形成される全キャパシタの中央部分の合計面積Ａと周辺部分の合計長Ｌを求めると共に、例えば、試作品の断面ＴＥＭ観察から、キャパシタの誘電体膜の膜厚が変動する周辺部分の幅（誘電体膜の膜厚変動がある領域の周辺部分のエッジからの長さ）ａを求める（ステップＳ５−３）。
【００３１】
次に、Ａ、Ｌが信頼性判定式「Ａ＋ａ×Ｌ×ｒ≦Ｓｐ」を満足するか否かを判定し（ステップＳ５−４）、満足する場合には、レイアウト設計に従って半導体基板に形成されるキャパシタは、信頼性ありと判定し、満足しない場合には、信頼性なしと判定する。なお、信頼性なしと判定した場合には、レイアウト設計のやり直しを行う。
【００３２】
以上のように、本発明の第２実施形態によれば、許容面積Ｓｐ及び寿命比１／ｒを考慮した信頼性判定式「Ａ＋ａ×Ｌ×ｒ≦Ｓｐ」によりキャパシタの信頼性を判定するとしているので、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができる。
【００３３】
即ち、本発明の第２実施形態によれば、半導体基板に形成されるキャパシタの寿命見積もりに用いる面積を（Ａ＋ａ×Ｌ）ではなく、寿命比１／ｒを考慮して（Ａ＋ａ×Ｌ×ｒ）として寿命上、実質的に把握し、この（Ａ＋ａ×Ｌ×ｒ）と許容面積Ｓｐとの大小関係から、半導体基板に形成されるキャパシタの信頼性を判定するとしているので、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができる。
【００３４】
（第３実施形態）
図６は本発明の第３実施形態を示す流れ図である。本発明の第３実施形態においては、まず、本発明の第１実施形態と同様に、レイアウト設計に従って半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐを求め（ステップＳ６−１）。但し、本発明の第３実施形態では、Ｓｐ／所定値（例えば、２）を周辺部分に割り当てると決める。
【００３５】
次に、本発明の第１実施形態と同様に、試作品に形成されたキャパシタの周辺部分の誘電体膜の膜厚から、キャパシタの周辺部分の寿命を求め、半導体基板に形成されるキャパシタの周辺部分の中央部分に対する寿命比（許容面積比）１／ｒを求める（ステップＳ６−２）。
【００３６】
次に、キャパシタの周辺部分の寿命上の許容長Ｘを求める（ステップＳ６−３）。ここで、例えば、半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐの１／２を周辺部分に割り当てるとすると、キャパシタの周辺部分の寿命上の許容長Ｘは、キャパシタの誘電体膜の膜厚が変動する周辺部分の幅ａの場合、Ｘ＝Ｓｐ／２ａｒとなる。なお、ａは断面ＴＥＭ観察により求めることができる。
【００３７】
次に、デザイン・ルール・チェッカーを用いて、レイアウト・データから、半導体基板に形成される全キャパシタの中央部分の合計面積Ａと周辺部分の合計長Ｌを求める（ステップＳ６−４）。
【００３８】
次に、Ａ、Ｌが信頼性判定式「Ａ≦Ｓｐ／２、かつ、Ｌ≦Ｘ」を満足するか否かを判定し（ステップＳ６−５）、満足する場合には、レイアウト設計に従って半導体基板に形成されるキャパシタは、信頼性ありと判定し、満足しない場合には、信頼性なしと判定する。なお、信頼性なしと判定された場合には、レイアウト設計のやり直しを行う。
【００３９】
以上のように、本発明の第３実施形態によれば、許容面積Ｓｐ及び寿命比１／ｒを考慮した信頼性判定式「Ａ≦Ｓｐ／２、かつ、Ｌ≦Ｘ（＝Ｓｐ／２ａｒ）」を満足するか否かを判定するようにしているので、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができる。
【００４０】
即ち、本発明の第３実施形態によれば、半導体基板に形成されるキャパシタの寿命見積もりに用いる周辺部分の許容長をＳｐ／２ａではなく、寿命比１／ｒを考慮してＳｐ／２ａｒとして寿命上、実質的に把握し、「Ａ≦Ｓｐ／２、かつ、Ｌ≦Ｘ（＝Ｓｐ／２ａｒ）」を満足するか否かを判定するようにしているので、半導体基板に形成されるキャパシタの信頼性判定を高精度に行うことができる。
【００４１】
（第４実施形態）
図７は本発明の第４実施形態を示す流れ図である。本発明の第４実施形態においては、まず、本発明の第１実施形態と同様に、レイアウト設計に従って半導体基板に形成されるキャパシタの寿命上の許容面積Ｓｐと、半導体基板に形成されるキャパシタの周辺部分の中央部分に対する寿命比１／ｒを求める（ステップＳ７−１、Ｓ７−２）。
【００４２】
次に、補正式より許容面積Ｓｐ及び寿命比１／ｒを補正し、使用電圧及び使用温度における許容面積Ｓｐ´及び寿命比１／ｒ´を求め（ステップＳ７−３）、更に、例えば、デザイン・ルール・チェッカーを用いて、レイアウト・データから、半導体基板に形成される全キャパシタの中央部分の合計面積Ａと周辺部分の合計面積Ｂを求める（ステップＳ７−４）。
【００４３】
次に、Ａ、Ｂが信頼性判定式「Ａ＋Ｂ×ｒ´≦Ｓｐ´」を満足するか否かを判定し（ステップＳ７−５）、満足する場合には、レイアウト設計に従って半導体基板に形成されるキャパシタは、信頼性ありと判定し、満足しない場合には、信頼性なしと判定する。なお、信頼性なしと判定した場合には、レイアウト設計のやり直しを行う。
【００４４】
以上のように、本発明の第４実施形態によれば、許容面積Ｓｐ、寿命比１／ｒ及び使用電圧、使用温度を考慮した信頼性判定式「Ａ＋Ｂ×ｒ´≦Ｓｐ´」によりキャパシタの信頼性を判定するとしているので、半導体基板に形成されるキャパシタの信頼性判定をより高精度に行うことができる。
【００４５】
即ち、本発明の第４実施形態によれば、半導体基板に形成されるキャパシタの寿命見積もりに用いる面積を（Ａ＋Ｂ）ではなく、寿命比１／ｒ及び使用電圧、使用温度を考慮して（Ａ＋Ｂ×ｒ´）として寿命上、実質的に把握し、（Ａ＋Ｂ×ｒ´）と許容面積Ｓｐ´との大小関係から、半導体基板に形成されるキャパシタの信頼性を判定するとしているので、半導体基板に形成されるキャパシタの信頼性判定をより高精度に行うことができる。
【００４６】
なお、特許文献１には、破壊寿命を超えないように絶縁膜の面積を設定する技術が開示されているが、半導体基板に形成されるキャパシタの周辺部分の誘電体膜の膜厚の変動を考慮したキャパシタの信頼性判定に関する技術は開示されていない。したがって、本発明の構成は、特許文献１から示唆されるものではない。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態を示す流れ図である。
【図２】本発明の第１実施形態で行われるレイアウト設計に従って半導体基板に形成されるキャパシタの寿命上の許容面積を求める手順を示す流れ図である。
【図３】本発明の第１実施形態で用いるテスト・デバイスに形成する周辺部分を含まないキャパシタの構成例を示す図である。
【図４】ワイブル・プロット（Weibull Plot）の一例を示す図である。
【図５】本発明の第２実施形態を示す流れ図である。
【図６】本発明の第３実施形態を示す流れ図である。
【図７】本発明の第４実施形態を示す流れ図である。
【図８】半導体基板に形成されるキャパシタの信頼性判定方法の従来例を示す流れ図である。
【図９】図８に示す従来のキャパシタの信頼性判定方法が有する問題点を説明するための図である。
【符号の説明】
【００４８】
１…半導体基板
２…素子分離領域
３…誘電体膜
４、５…電極
６…半導体基板
７…誘電体膜
８…電極
【図１】
2006080186.tif 000007
【図２】
2006080186.tif 000008
【図３】
2006080186.tif 000009
【図４】
2006080186.tif 000010
【図５】
2006080186.tif 000011
【図６】
2006080186.tif 000012
【図７】
2006080186.tif 000013
【図８】
2006080186.tif 000014
【図９】
2006080186.tif 000015