(57)【要約】  【課題】製造工程を増加させることなく、エッチング工程においてコンタクトホールを形成するに際し、第１酸化膜と第２酸化膜との界面に切込み部が形成されず、コンタクトホールに形成される配線の断線を有効に回避することができるようにする。  【解決手段】第１酸化膜５と、この第１酸化膜５上に成膜された第２酸化膜８とを有する半導体装置において、第２酸化膜８が少なくともボロンを含む酸化シリコン膜であり、第２酸化膜８の第１酸化膜５との界面に形成される界面層８ａのボロン濃度が高く設定されている。界面層８ａのボロン濃度を高く設定することで、ウエットエッチングレートが遅くなり、両酸化膜５，８の界面に切込み部が形成されることが防止される。【選択図】図１
2006080120.tif 000002
【特許請求の範囲】
【請求項１】
基板上に半導体素子が形成された半導体装置であって、
第１酸化膜と、
上記第１酸化膜上に成膜された第２酸化膜と、
上記第１酸化膜の下層側に形成された第１導電膜と、
上記第２酸化膜の上層側に形成された第２導電膜と
を有し、
上記第２酸化膜が少なくともボロンを含み、
上記第２酸化膜の上記第１酸化膜との界面付近の領域のボロン濃度が他の領域のボロン濃度より高く設定されており、
上記第１及び第２酸化膜を貫通し、上記第１導電膜と上記第２導電膜とを電気的に接続するコンタクトホールが形成されている
ことを特徴とする半導体装置。
【請求項２】
上記第２酸化膜はボロンを含むシリコン酸化膜である
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記第２酸化膜内において、上記ボロン濃度は上記第１酸化膜との界面に近づくに連れ高くなる
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記第２酸化膜内において、ボロン濃度が厚さ方向に連続的に変化していることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
上記界面付近の領域の膜厚が数〜数十ナノメートルである
ことを特徴とする請求項１乃至４のいずれか記載の半導体装置。
【請求項６】
上記半導体素子の第１導電膜は少なくともソース・ドレイン領域の一方であり、
上記第１酸化膜と上記第２酸化膜とを貫通して上記ソース・ドレイン領域に開口する上記コンタクトホールが形成される
ことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
第１酸化膜を成膜する工程と、
上記第１酸化膜上に、少なくともボロンを含む酸化シリコン膜にて第２酸化膜を成膜する工程と
を備える半導体装置の製造方法において、
上記第２酸化膜の成膜工程では、該第２酸化膜を常圧ＣＶＤ法を用いて成膜すると共に、成膜初期のボロン濃度を所定値に設定して界面層を形成し、該界面層を成膜した後は上記酸化シリコン膜のボロン濃度を上記所定値よりも低い濃度で成膜を継続する
ことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電膜を形成する工程と、
上記第１導電膜の上層側に第１酸化膜を成膜する工程と、
上記第１酸化膜上に、少なくともボロンを含む酸化シリコン膜にて第２酸化膜を成膜する工程と、
上記第２酸化膜と上記第１酸化膜を貫通してコンタクトホールを形成する工程と、
上記第２酸化膜の上層側に第２導電膜を形成する工程と
を備える半導体装置の製造方法において、
上記第２酸化膜の成膜工程では、該第２酸化膜を常圧ＣＶＤ法を用いて成膜すると共に、成膜初期のボロン濃度を所定値に設定して界面層を形成し、該界面層を成膜した後は上記酸化シリコン膜のボロン濃度を上記所定値より低い濃度にして成膜し、
上記コンタクトホールの形成工程では、該コンタクトホールをウエットエッチングにより形成し、或いはドライエッチングによりコンタクトホールを形成した後その表面をウエットエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項９】
上記第２酸化膜の成膜工程では、ボロン濃度を時間に反比例して連続的に減少させる
ことを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
上記請求項１乃至６の何れかに記載の半導体装置を用いて構成されている
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッチングによりコンタクトホールを形成する際に、酸化膜間の界面に発生する切り込みを防止する半導体装置、その製造方法、及び電子機器に関する。
【背景技術】
【０００２】
従来、この種の半導体装置の製造方法において、トランジスタの製造に際しては、例えば図４（ａ）に示すように、半導体基板１０１の表面に、ソース・ドレイン領域１０３を所定間隔を置いて形成すると共に、ゲート電極１０４を形成する。次いで、これらを覆うように第１酸化膜１０５を形成する。
【０００３】
次いで、ゲート電極１０４上にコンタクトホール１０６を、ドライエッチングやウエットエッチングにより形成し、その後、第１酸化膜１０５上、及びコンタクトホール１０６内にＡｌ（アルミ）金属膜をスパッタ法、或いは蒸着等により成膜し、フォトリソグラフィ及びエッチング法を用いてパターンニングし、コンタクトホール１０６にＡｌ（アルミ）配線１０７を形成する。
【０００４】
その後、第１酸化膜１０５上に、第２酸化膜１０８を形成する。次いで、この第２酸化膜１０８に、ソース・ドレイン領域１０３上に開口するコンタクトホール１０９を、フォトリソグラフィ及びエッチング法を用いて形成する。
【０００５】
そして、図４（ｂ）に示すように、第２酸化膜１０８上、及びコンタクトホール１０９内にスパッタ法、又は蒸着等によりＡｌ膜を成膜し、フォトリソグラフィ及びエッチング法を用いてパターンニングし、コンタクトホール１０９内にＡｌ配線１０２を形成して、トランジスタ構造を完成する。
【０００６】
ところで、第２酸化膜１０８を成膜するに際しては、第１酸化膜１０５にＡｌ配線１０７が形成されているため、高温処理を必要とする減圧ＣＶＤ（Chemical Vapor Deposition）法を用いることはできず、従って、プラズマＣＶＤ法が採用されている。しかし、プラズマＣＶＤ法は、コンタクトホール１０６内（特に段差部）に対する定着性があまり良好ではない。
【０００７】
これに対し、常圧ＣＶＤ法を用いて第２酸化膜１０８を形成した場合は、コンタクトホール１０６内に良好な定着性を得ることができるばかりでなく、低温下での処理で良いため、Ａｌ配線１０７に悪影響を及ぼすこともない。
【０００８】
常圧ＣＶＤ法を用いて第２酸化膜１０８を成膜する場合、低温で比較的平坦な膜を成膜することの可能な、Ｂ（ボロン）とＰ（リン）とを含有する酸化シリコン（ＢＰＳＧ ）膜を採用する場合が多い。
【０００９】
又、ソース・ドレイン領域１０３上にコンタクトホール１０９を形成するに際しては、ドライエッチングが一般的に用いられている。又、ドライエッチングではソース・ドレイン領域１０３上にわずかに残る残留物までは完全に除去することができないため、ドライエッチングに加えてウエットエッチングを若干行い、ソース・ドレイン領域１０３上の残留物を取り除く場合もある。或いはドライエッチングのみでコンタクトホール１０９を形成する場合もある。
【００１０】
ところで、第２酸化膜１０８が酸化シリコン（ＢＰＳＧ）膜で形成されている場合、第２酸化膜の界面は、下地である第１酸化膜１０５の影響を受け易く、成膜初期にウエットエッチングレートの比較的早い膜が成膜され易い傾向がある。このような状態のままコンタクトホール１０９を形成すると、ウエットエッチング、若しくはコンタクトホール１０９の内面を、ウエットエッチングによりライトエッチングする際に、第１酸化膜と第２酸化膜との界面のエッチングが横方向に進み、図４（ａ）に示すように、コンタクトホール１０９内にノッチ状の切込み部１０８ａが発生する。
【００１１】
コンタクトホール１０９内に切込み部１０８ａが発生すると、このコンタクトホール１０９に形成されるＡｌ配線１０２が切込み部１０８ａ付近で成膜され難くなり、Ａｌ配線１０２のコンタクト抵抗が不安定化し、或いは断線する等、製品不良を起因してしまう。
【００１２】
これに対処するに、例えば特許文献１（特開平５−３３５４２６公報）では、エッチングされ易いＢＰＳＧ膜をコンタクトホールの側壁から予め除いておくことで、エッチングの際にノッチ状の切込み部が形成されないようにする技術が開示されている。
【００１３】
又、特許文献２（特開平７−３２６６６８号公報）では、コンタクトホールを形成した後、このコンタクトホールの側壁をウエットエッチングレートの遅い膜で被覆することで、この部位をウエットエッチングしても、下地の酸化膜とＢＰＳＧ膜との界面にノッチ状の切込み部が形成されることがなく、膜界面付近でのＡｌ配線の断線を防止することのできる技術が開示されている。
【特許文献１】特開平５−３３５４２６号公報
【特許文献２】特開平７−３２６６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、特許文献１に開示されている技術では、コンタクトホールの側壁からＢＰＳＧ膜を除くための工程が別途必要となり、又、特許文献２に開示されている技術では、コンタクトホールの内壁にウエットエッチングレートの遅い膜を成膜する工程が別途必要となる。
【００１５】
従って、特許文献１，２に開示されている技術では、従来の半導体の製造方法に比し、工程が複雑化し、製品コストがアップしてしまう不都合がある。
【００１６】
本発明は、上記事情に鑑み、製造工程を増加させることなく、エッチング工程においてコンタクトホールを形成するに際し、第１酸化膜と第２酸化膜との界面付近に切込み部が形成されず、コンタクトホールに形成される配線の断線を有効に回避することのできる半導体装置、その製造方法、及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため第１発明は、基板上に半導体素子が形成された半導体装置であって、第１酸化膜と、上記第１酸化膜上に成膜された第２酸化膜と、上記第１酸化膜の下層側に形成された第１導電膜と、上記第２酸化膜の上層側に形成された第２導電膜とを有し、上記第２酸化膜が少なくともボロンを含み、上記第２酸化膜の上記第１酸化膜との界面付近の領域のボロン濃度が他の領域のボロン濃度より高く設定されており、上記第１及び第２酸化膜を貫通し、上記第１導電膜と上記第２導電膜とを電気的に接続するコンタクトホールが形成されていることを特徴とする。
【００１８】
このような構成では、第１酸化膜の下層側に形成された第１導電膜と第２酸化膜の上層側に形成された第２導電膜とを有し、第２酸化膜の第１酸化膜との界面付近の領域のボロン濃度を他の領域のボロン濃度より高く設定したので、エッチング工程において、第１及び第２酸化膜を貫通してコンタクトホールを形成するに際し、第１酸化膜と第２酸化膜との界面付近の領域のエッチングレートが遅くなり、ウエットエッチングの際に界面付近に切込み部が形成されず、コンタクトホール内の断線を有効に回避することができる。
【００１９】
第２発明は、第１発明において、上記第２酸化膜はボロンを含むシリコン酸化膜であることを特徴とする。
【００２０】
このような構成では、第２酸化膜をボロンを含むシリコン酸化膜としたので、第２酸化膜の第１酸化膜との境界付近のポロン濃度を高くすることで、両酸化膜の界面付近のエッチングレートを簡単に遅くすることができ、その結果、界面付近に切込み部が形成されず、コンタクトホール内の断線を有効に回避することができる。
【００２１】
第３発明は、第１、第２発明において、上記第２酸化膜内において、上記ボロン濃度は上記第１酸化膜との界面に近づくに連れ高くなることを特徴とする。
【００２２】
このような構成では、第２酸化膜内におけるボロン濃度を、第１酸化膜との界面に近づくに連れて高くなるように設定することで、第２酸化膜内においてポロン濃度が連続的に変化するので、界面が形成されず物理的に安定した膜を形成することができる。
【００２３】
第４発明は、第１乃至第３発明において、上記第２酸化膜内において、ボロン濃度が厚さ方向に連続的に変化していることを特徴とする。
【００２４】
このような構成では、第２酸化膜内において、ボロン濃度が厚さ方向に連続的に変化させるようにしたので、厚さ方向に界面が形成されず物理的に安定した膜を形成することができる。
【００２５】
第５発明は、第１乃至第４発明において、上記界面付近の領域の膜厚が数〜数十ナノメートルであることを特徴とする。
【００２６】
このような構成では、界面付近の領域の膜厚を数〜数十ナノメートルとすることで、コンタクトホールを形成するに際し、切込み部の形成を有効に防止することができる。
【００２７】
第６発明は、第１乃至第５発明において、上記半導体素子の第１導電膜は少なくともソース・ドレイン領域の一方であり、上記第１酸化膜と上記第２酸化膜とを貫通して上記ソース・ドレイン領域に開口する上記コンタクトホールが形成されることを特徴とする。
【００２８】
このような構成では、コンタクトホールを形成するに際し、第１酸化膜と第２酸化膜との界面付近の領域に切込み部が形成されないので、コンタクトホール内の断線を有効に防止することができると共に、安定したコンタクト抵抗を得ることができる。
【００２９】
第７発明は、第１酸化膜を成膜する工程と、上記第１酸化膜上に、少なくともボロンを含む酸化シリコン膜にて第２酸化膜を成膜する工程とを備える半導体装置の製造方法において、上記第２酸化膜の成膜工程では、該第２酸化膜を常圧ＣＶＤ法を用いて成膜すると共に、成膜初期のボロン濃度を所定値に設定して界面層を形成し、該界面層を成膜した後は上記酸化シリコン膜のボロン濃度を上記所定値よりも低い濃度で成膜を継続することを特徴とする。
【００３０】
このような構成では、半導体装置を製造するに際し、先ず、第１酸化膜を成膜し、次いで、第１酸化膜上に、少なくともボロンを含む酸化シリコン膜にて第２酸化膜を成膜する。第２酸化膜は、常圧ＣＶＤ法を用いて成膜すると共に、成膜初期のボロン濃度を所定値に設定して界面層を形成し、この界面層を成膜した後は、酸化シリコン膜のボロン濃度を所定値よりも低い濃度で成膜を継続する。第２酸化膜は界面層から連続して成膜するため、製造工程が複雑化せず、製造コストのアップを抑制することができる。
【００３１】
第８発明は、第１導電膜を形成する工程と、上記第１導電膜の上層側に第１酸化膜を成膜する工程と、上記第１酸化膜上に、少なくともボロンを含む酸化シリコン膜にて第２酸化膜を成膜する工程と、上記第２酸化膜と上記第１酸化膜を貫通してコンタクトホールを形成する工程と、上記第２酸化膜の上層側に第２導電膜を形成する工程とを備える半導体装置の製造方法において、上記第２酸化膜の成膜工程では、該第２酸化膜を常圧ＣＶＤ法を用いて成膜すると共に、成膜初期のボロン濃度を所定値に設定して界面層を形成し、該界面層を成膜した後は上記酸化シリコン膜のボロン濃度を上記所定値より低い濃度にして成膜し、上記コンタクトホールの形成工程では、該コンタクトホールをウエットエッチングにより形成し、或いはドライエッチングによりコンタクトホールを形成した後その表面をウエットエッチングすることを特徴とする。
【００３２】
このような構成では、半導体装置を製造するに際し、先ず、第１導電膜を形成し、次いで、第１導電膜の上層側に第１酸化膜を成膜し、その後、この第１酸化膜上に、少なくともボロンを含む酸化シリコン膜にて第２酸化膜を成膜し、更に、この第２酸化膜と第１酸化膜を貫通してコンタクトホールを形成し、この第２酸化膜の上層側に第２導電膜形成する。第２酸化膜は、常圧ＣＶＤ法を用いて成膜すると共に、成膜初期のボロン濃度を所定値に設定して界面層を形成し、この界面層を成膜した後は、酸化シリコン膜のボロン濃度を所定値よりも低い濃度にて成膜する。又、コンタクトホールは、ウエットエッチングにより形成し、或いはドライエッチングによりコンタクトホールを形成した後その表面をウエットエッチングする。第２酸化膜は界面層から連続して成膜するため、製造工程が複雑化せず、製造コストのアップを抑制することができる。又、コンタクトホールをウエットエッチングするに際し、第２酸化膜の界面層のボロン濃度を所定値に設定したので、この所定値を高くすることで界面層のエッチングレートが遅くなり、横方向へのエッチングの進行が阻止される。
【００３３】
第９発明は、第７、第８発明において、上記第２酸化膜の成膜工程では、ボロン濃度を時間に反比例して連続的に減少させることを特徴とする。
【００３４】
このような構成では、第２酸化膜の成膜工程において、ボロン濃度を時間に反比例して連続的に減少させるようにすることで、第２酸化膜に界面が形成されず物理的に安定した膜を形成することができる。
【００３５】
第１０発明は、電子機器を、第１乃至第６発明による半導体装置を用いて構成したことを特徴とする。
【００３６】
このような構成では、第１乃至第６発明による半導体装置を用いて電子機器を構成したことで、良好な動作状態を得ることができる。
【発明を実施するための最良の形態】
【００３７】
以下、図面に基づいて本発明の一形態を説明する。図１、図２は本発明の形態を示し、図１は半導体装置を模式的に示す断面図、図２は半導体装置の製造工程を示す説明図である。尚、以下において説明する半導体装置には、基板上に半導体素子が形成されたものを含む。例えば画素スイッチング用の半導体素子として薄膜トランジスタが基板上に形成されたアクティブマトリクス型の液晶装置などの電気光学装置、あるいはＬＳＩなど、薄膜トランジスタなどの半導体素子を用いた装置が含まれる。
【００３８】
図１の符号１は半導体基板であり、この半導体基板１の表面にソース・ドレイン領域３が所定間隔を開けて形成されていると共に、その間にチャネル領域１１が形成され、更に、このチャネル領域１１上にゲート絶縁膜２を介してゲート電極４が形成されている。
【００３９】
又、半導体基板１の表面に第１酸化膜５が成膜されている。この第１酸化膜５は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）を原料とした減圧ＣＶＤにより成膜したＮＳＧ（Non-doped Silicate glass）酸化膜、或いはリフロー工程を行った酸化シリコン（ＢＰＳＧ：Borophosphosilicate glass ）膜などである。
【００４０】
この第１酸化膜５に、ゲート電極４に連通するコンタクトホール６が開口され、このコンタクトホール６にＡｌ配線７が形成されている。更に、第１酸化膜５上に、第２酸化膜８が成膜されている。この第２酸化膜８は、Ｂ（ボロン）とＰ（リン）とを含有するＢＰＳＧ膜で構成されている。ＢＰＳＧ膜は、第１酸化膜５に形成されているＡｌ配線７との定着性が良好で、成膜は常圧ＣＶＤ法により行われる。
【００４１】
この第２の酸化膜８の、第１酸化膜５との界面付近の成膜初期段階の層（以下「界面層」と称する）８ａでは、Ｐ（リン）とＢ（ボロン）との濃度が、通常のＢＰＳＧ膜の濃度に比し、Ｐが薄く、Ｂが濃く設定されている。
【００４２】
ＢＰＳＧ膜は、Ｂ（ボロン）の濃度を、通常のＢＰＳＧ膜の濃度に比し高くすることで、ウエットエッチングレートが遅くなることが解っている。本形態では、第１酸化膜５の影響を受け易く、成膜初期段階でウエットエッチングレートの早い膜が成膜され易い、界面層８ａのボロン濃度を、通常のＢＰＳＧ膜の濃度に比し高く設定することで、界面層８ａのエッチングレートを遅くし、この界面層８ａに切込み部（図４参照）が形成されないようにしている。
【００４３】
又、第２酸化膜８と第１酸化膜５とを貫通してソース・ドレイン領域３に開口するコンタクトホール９がフォトリソグラフィ及びエッチング法を用いて形成されており、このコンタクトホール９にＡｌ配線１０が形成されている。
【００４４】
尚、第２酸化膜８内のボロン濃度は第１酸化膜５に近い位置ほど高くなっていても良い。例えば、ボロン濃度が第２酸化膜８内で連続的に変化していもあるいは離散的に変化していても良い。
【００４５】
ボロン濃度が離散的に変化する場合は、ボロン濃度が異なる箇所で界面が形成されてしまうが、ボロン濃度が連続的に変化する場合は界面が存在せず、物理的に安定した膜が形成される。
【００４６】
次に、このような構成による半導体装置の製造方法について、図２の工程図を参照しながら説明する。
【００４７】
（ａ）先ず、半導体基板１の表面にソース・ドレイン領域３、チャネル領域１１、及びゲート絶縁膜２を介してゲート電極４を、従来技術と同様の方法で作成する。
【００４８】
（ｂ）次いで、半導体基板１上に第１酸化膜５を、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）を原料とした減圧ＣＶＤにより成膜したＮＳＧ（Non-doped Silicate glass）酸化膜、或いはリフロー工程を行った酸化シリコン（ＢＰＳＧ：Borophosphosilicate glass ）膜などで形成する。
【００４９】
その後、第１酸化膜５に、ゲート電極４に連通するコンタクトホール６をフォトリソグラフィ及びエッチング法を用いて形成する。
【００５０】
（ｃ）そして、第１酸化膜５及びコンタクトホール６にＡｌ金属膜をスパッタ法、蒸着等で成膜し、フォトリソグラフィ及びエッチング法を用いてパターンニングし、コンタクトホール６にＡｌ配線７を形成する。
【００５１】
（ｄ）次いで、第１酸化膜５及びＡｌ配線７上に、第２酸化膜８を成膜する。第２酸化膜８は、本形態ではＢ（ボロン）とＰ（リン）とを含有するＢＰＳＧ膜であり、常圧ＣＶＤ法を用いて成膜する。その際、成膜初期段階の層である界面層８ａでは、通常のＢＰＳＧ膜の濃度に比し、リンが薄く、ボロンが濃く成るようにキャリアガスに供給するリン、ボロンの濃度を制御する。
【００５２】
この界面層８ａの膜厚は、従来のノッチ状の切込み部（図４参照）が発生する領域に対応して設定されている。上述したように、ボロン濃度を、通常のＢＰＳＧ膜の濃度に比し高く設定することで、ウエットエッチングレートを遅くすることができるため、界面層８ａのボロン濃度を高く設定することで、切込み部（図４参照）を防止することができる。因みに、本形態による界面層８ａの膜厚は、数〜数十ｎｍ程度であり、ガスの供給時間としては５〜１０ｓｅｃ程度である。
【００５３】
そして、界面層８ａが所望の膜厚に生成されたとき、換言すれば、キャリアガスの供給時間が設定時間に達したとき、成膜は終了させず、キャリアガスガスに含まれているリンの濃度とボロンの濃度とを通常の濃度に戻した状態で成膜を継続させて、所定膜厚の第２酸化膜８を成膜する。
【００５４】
このように、第２酸化膜８は界面層８ａから連続して成膜するようにしたので、製造工程が増加せず、良好な生産性を得ることができる。
【００５５】
（ｅ）その後、第２酸化膜８上にフォトレジストマスクを形成し、ウエットエッチングにより、ソース・ドレイン領域３上にコンタクトホール９を形成する。或いはドライエッチングによりコンタクトホール９を形成する。ドライエッチングによりコンタクトホール９を形成した場合は、コンタクトホール９のソース・ドレイン領域３上にある残留物、シリケートガラス（ＳｉＯ2）の粉や有機物のポリマー粉等を、ウエットエッチングで除去する。尚、図においては、コンタクトホール９が順テーパ状に形成されているが、ストレート状であっても良い。
【００５６】
ウエットエッチングするに際し、或いはドライエッチングにてコンタクトホール９を形成した後、このコンタクトホール９の表面をウエットエッチングするに際しては、第２酸化膜８の第１酸化膜５に接する界面層８ａのボロン濃度が、通常のＢＰＳＧ膜の濃度に比し高く設定されているため、ウエットエッチングレートが遅くなり、従って、第１酸化膜５の影響を受け易い界面層８ａの横方向へのエッチングの進行が抑制される。
【００５７】
その結果、第１酸化膜５と第２酸化膜８との界面に、切込み部が形成されず、コンタクトホール９の内周が滑らかになり、コンタクトホール９に成膜されるＡｌ配線１０のコンタクト抵抗が安定すると共に、Ａｌ配線１０の断線を未然に防止することができ、更には、スループットの向上を実現させることができる。
【００５８】
その後、第２酸化膜８及びコンタクトホール９にＡｌ金属膜をスパッタ法、或いは蒸着等で成膜する。そして、第２酸化膜８に成膜されたＡｌ金属膜を、フォトリソグラフィ及びエッチング法を用いてパターンニングし、コンタクトホール９にＡｌ配線１０を形成して、トランジスタ構造を完成する（図１参照）。
【００５９】
尚、第２酸化膜８を成膜する際のボロン濃度は成膜時間の経過と共に連続的あるいは離散的に減少するようにしても良い。
【００６０】
このように、本形態では、第１酸化膜５上に成膜する第２酸化膜８をＢＰＳＧ膜とし、このＢＰＳＧ膜を常圧ＣＶＤを用いて成膜するに際し、第１酸化膜５との界面層８ａのボロン濃度を、通常のＢＰＳＧ膜の濃度に比し高く設定してウエットエッチングレートを遅くしたので、この界面層８ａ付近での横方向へのエッチングの進行が抑制され、界面付近における切込み部の形成を未然に防止することができる。その結果、ドライ方式やウエット方式に捕らわれないエッチングでコンタクトホール９を形成することが可能となり、製造が容易となる。
【００６１】
又、コンタクトホール９に切込み部が形成されないので、このコンタクトホール９に成膜されるＡｌ配線１０のコンタクト抵抗が安定すると共に、断線を未然に防止することができ、更にはスループットの向上を実現させることができ、製品に対する高い信頼性を得ることができる。
【００６２】
更に、第２酸化膜８は、キャリアガスに供給するリン濃度を薄くし、ボロン濃度を濃くすることで、界面層８ａを成膜し、続いて、リン濃度とボロン濃度とを、通常のＢＰＳＧ膜の濃度に戻して成膜を継続することで、第２酸化膜８全体を連続して形成するようにしているため、製造工程が増加せず、良好な生産性を得ることができる。
【００６３】
更に、リン濃度とボロン濃度とを界面層８ａのみ変化させ、他の第２酸化膜８は通常の濃度のＢＰＳＧ膜としたので、デポレートの遅延が最小限となり、成膜時間の遅延化を抑制することができる。
【００６４】
ところで、本発明による半導体基板は、液晶装置を構成する素子基板に適用することができる。図３に１つの画素に着目した素子基板１１０の模式的断面図を示す。
【００６５】
同図に示すように、石英ガラス等から成る素子基板１１０上には、走査線を兼用する下側遮光膜１１１が形成され、その上層に第１層間絶縁膜１１２を介してＬＤＤ（Lightly Doped Drain）構造をなすＴＦＴ３０が形成されている。更に、ＴＦＴ３０上には第２層間絶縁膜１４１が積層され、この第２層間絶縁膜１４１上に蓄積容量１７０が配設されている。更に、この蓄積容量１７０の上層に第３層間絶縁膜１４２が形成され、この第３層間絶縁膜１４２上にデータ線１０６ａが形成されている。又、このデータ線１０６ａ上に第１平坦化絶縁膜１４３を介して、遮光膜を兼用する容量線４００が形成されている。そして、この容量線４００上に第２平坦化絶縁膜１４４を介して画素電極９ａが形成され、更に、その上層に所定方向にラビング処理された配向膜１６が形成されている。尚、ＴＦＴ３０のドレイン領域から画素電極９ａまではコンタクトホール等を介して電気的に接続されている。
【００６６】
ここで、データ線１０６ａがＡｌ配線の場合、その上層の第１平坦化絶縁膜１４３を、第１形態の第１酸化膜５と同様、Ｂ（ボロン）とＰ（リン）とを含有するＢＰＳＧ膜とし、常圧ＣＶＤ法を用いて成膜することで、データ線１０６ａとの定着性が良くなる。尚、この場合、第１平坦化絶縁膜１４３が、本発明の第２酸化膜となる。
【００６７】
従って、この場合においても、この第１平坦化絶縁膜１４３の、第３層間絶縁膜１４２との界面層１４３ａをＰ（リン）とＢ（ボロン）との濃度が、通常のＢＰＳＧ膜の濃度に比し、Ｐが薄く、Ｂが濃く設定することで、第１平坦化絶縁膜１４３と第３層間絶縁膜１４２とを貫通してコンタクトホールを形成するに際し、界面層１４３ａのエッチングレートを遅くし、この界面層１４３ａに切込み部（図４参照）が形成されないようにして、コンタクトホールに形成される配線の断線等を有効に回避することができる。
【００６８】
又、容量線４００がＡｌ配線の場合は、その上層の第２平坦化絶縁膜１４３をＢ（ボロン）とＰ（リン）とを含有するＢＰＳＧ膜とし、常圧ＣＶＤ法を用いて成膜することで定着性を良好にする。
【００６９】
従って、この場合においても、この第２平坦化絶縁膜１４４と第１平坦化絶縁膜１４３との界面層をＰ（リン）とＢ（ボロン）との濃度が、通常のＢＰＳＧ膜の濃度に比し、Ｐが薄く、Ｂが濃く設定することで、第１平坦化絶縁膜１４３と第２平坦化絶縁膜１４４とを貫通してコンタクトホールを形成するに際し、その界面層のエッチングレートを遅くして、コンタクトホールに形成される配線の断線等を有効に回避することができる。尚、この場合、第１平坦化絶縁膜１４３、或いは第２平坦化絶縁膜１４４において、その両者間の界面層のＢ濃度を濃く設定した側の絶縁膜１４３或いは１４４が、本発明の第２酸化膜となる。
【産業上の利用可能性】
【００７０】
本発明による半導体装置は、種々の電子機器、電気光学装置の表示画素のスイッチング素子及び周辺回路に組み込むことができる。例えば、電子機器では、それを構成するトランスファーゲート、インバータ、クロックドインバータ、論理ゲート（ＮＡＮＤ，ＮＯＲ等）、シフトレジスタ、レベルシフタ、バッファ回路、差動増幅器、カレントミラーオペアンプ、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ、ＤＲＡＭ，ＳＲＡＭ、算術回路加算器、マイコン、ＤＳＰ（Digital Signal Processor）、アナログスイッチ、及びＣＰＵに組み込むことができる。
【００７１】
又、電気光学装置では、例えば、ＴＦＴアクティブマトリクス駆動方式の液晶装置、パッシブマトリックス型の液晶装置、ＴＦＤ（薄型ダイオード）をスイッチング素子として備えた液晶装置等の液晶装置以外に、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出素子を用いた装置（Field Emission Dispiay、及びSurface-Conductin Electron-Emitter Display）、更には、ＤＬＰ（Digital Light Processing）やＤＭＤ（Digital Micromirror Device）等に組み込むことが可能である。
【図面の簡単な説明】
【００７２】
【図１】半導体装置を模式的に示す断面図
【図２】半導体装置の製造工程を示す説明図
【図３】液晶装置を構成する素子基板の一つの画素に着目した状態での模式的断面図
【図４】従来の半導体装置を模式的に示す断面図
【符号の説明】
【００７３】
１…半導体基板、２…ゲート絶縁膜、３…ドレイン領域、４…ゲート電極、５…第１酸化膜、６，９…コンタクトホール、７，１０…Ａｌ配線、８…第２酸化膜、８ａ，１４３ａ…界面層、１１０…素子基板、１４３…第１平坦化絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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