(57)【要約】【課題】増幅器とトランジスタの間の経路に対して影響を与えず、電源回路の飽和を検出できる電源回路を提供する。【解決手段】電源電圧＋Ｖｃｃを制御して出力負荷２０へ出力電圧Ｖｏｕｔを印加する制御部１と、電源電圧＋Ｖｃｃが基準電圧Ｖｓ１以下になったことを検出する飽和防止回路５と、制御部１を制御する制御電圧Ｐｃと飽和防止回路５の出力とを乗算し前記制御部１へ入力する乗算回路６とを備え、制御部１の出力電圧を制御する制御電圧と前記飽和防止回路５の出力電圧を乗算し、制御部１へ出力する電圧を減少させることにより前記制御部１の飽和を防止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧を制御して出力負荷へ出力電圧を印加する制御部と、
電源電圧が基準電圧以下になったことを検出する飽和防止回路と、
前記制御部を制御する制御電圧と前記飽和防止回路の出力とを乗算し前記制御部へ入力する乗算回路と
を備え、電源電圧が基準電圧以下になったときに前記制御部の飽和を防止するように飽和防止回路が前記乗算回路の出力電圧を制御するよう構成した
電源回路。
【請求項２】
前記乗算回路を介して供給される前記制御電圧に比例して出力電圧を変化させる制御部を、
電源出力と出力負荷との間に出力回路が直列に接続されたトランジスタと、
前記トランジスタの出力を減衰して出力する帰還回路と、
一方の入力端子に前記乗算回路の出力電圧が印加され他方の入力端子に前記帰還回路の出力電圧が印加され出力端子が前記トランジスタの制御入力に接続されたオペアンプと
で構成した請求項１記載の電源回路。
【請求項３】
前記飽和防止回路を、
電源電圧と外部からの基準電圧とを比較する比較回路と、
前記比較回路の出力に応じて電源電圧と外部からの基準電圧とを除算する除算回路と
を設け、前記除算回路の出力を前記乗算回路への出力信号とした
請求項１記載の電源回路。
【請求項４】
前記飽和防止回路を、
電源電圧と外部からの基準電圧とを比較する比較回路と、
前記制御部を制御する制御電圧を乗算する乗算回路と、
前記乗算回路の出力電圧と前記制御部の出力電圧を比較する比較回路と
前記比較回路の出力と前記比較回路の出力
に応じて電源電圧と外部からの基準電圧とを除算する除算回路と
を設け、前記除算回路の出力を前記乗算回路への出力信号とした
請求項１記載の電源回路。
【請求項５】
入力信号を増幅して出力する増幅器の電源ラインに、請求項１〜請求項４の何れかの電源回路から給電した
飽和防止機能付き増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関し、特に電源回路の飽和時における電源回路の電源電圧と外部からの基準電圧を比較することにより飽和を検出して、電源回路の飽和を防止する機能を備える電源回路に関する。
【背景技術】
【０００２】
従来、この種の電源回路は（特許文献１）のように構成されている。
図６に示すこの電源回路は、基準電圧Ｄを増幅する増幅器１３と、増幅器１３の出力と抵抗１４を介して接続されるトランジスタ１５と、抵抗１４の両端の電圧差を検出する差動増幅器１６と、差動増幅器１６の出力電圧と基準電圧Ｅを比較する比較器１７とを有している。この構成により、抵抗１４の両端の電圧差を検出することによりトランジスタ１５の飽和を防止することができる。
【特許文献１】特開平５−１９１１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の電源回路は、電源回路の飽和を検出するために、増幅器１３とトランジスタ１５の間に抵抗１４を挿入した構成となっている。そのため、抵抗１４がたとえ低抵抗であっても、その抵抗値により電圧の低下、遅延、狭帯域化が生じるという問題がある。
【０００４】
本発明は、増幅器とトランジスタの間の経路に対して影響を与えず、電源回路の飽和を防止できる電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の請求項１記載の電源回路は、電源電圧を制御して出力負荷へ出力電圧を印加する制御部と、電源電圧が基準電圧以下になったことを検出する飽和防止回路と、前記制御部を制御する制御電圧と前記飽和防止回路の出力とを乗算し前記制御部へ入力する乗算回路とを備え、電源電圧が基準電圧以下になったときに前記制御部の飽和を防止するように飽和防止回路が前記乗算回路の出力電圧を制御するよう構成したことを特徴とする。
【０００６】
本発明の請求項２記載の電源回路は、請求項１において、前記乗算回路を介して供給される前記制御電圧に比例して出力電圧を変化させる制御部を、電源出力と出力負荷との間に出力回路が直列に接続されたトランジスタと、前記トランジスタの出力を減衰して出力する帰還回路と、一方の入力端子に前記乗算回路の出力電圧が印加され他方の入力端子に前記帰還回路の出力電圧が印加され出力端子が前記トランジスタの制御入力に接続されたオペアンプとで構成したことを特徴とする。
【０００７】
本発明の請求項３記載の電源回路は、請求項１において、前記飽和防止回路を、電源電圧と外部からの基準電圧とを比較する比較回路と、前記比較回路の出力に応じて電源電圧と外部からの基準電圧とを除算する除算回路とを設け、前記除算回路の出力を前記乗算回路への出力信号としたことを特徴とする。
【０００８】
本発明の請求項４記載の電源回路は、請求項１において、前記飽和防止回路を、電源電圧と外部からの基準電圧とを比較する比較回路と、前記制御部を制御する制御電圧を乗算する乗算回路と、前記乗算回路の出力電圧と前記制御部の出力電圧を比較する比較回路と前記比較回路の出力と前記比較回路の出力に応じて電源電圧と外部からの基準電圧とを除算する除算回路とを設け、前記除算回路の出力を前記乗算回路への出力信号としたことを特徴とする。
【発明の効果】
【０００９】
本発明の電源回路は、基準電圧としては制御部がこの電圧以下になると飽和する電圧を与え、電源電圧が基準電圧以下になったときに電源電圧と基準電圧の電圧差を飽和防止回路で検出して、前記制御部の入力側に配置された乗算回路を制御するので、前記制御部１に影響を与えることなく電源回路の飽和の有無を判断して制御できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の各実施の形態を図１〜図５に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。
【００１１】
電源電圧を制御電圧に応じて制御して出力負荷２０に給電する図１の電源回路は、電源電圧＋Ｖｃｃを制御して出力負荷２０へ出力電圧Ｖｏｕｔを印加する制御部１と、電源電圧＋Ｖｃｃが基準電圧Ｖｓ１以下になったことを検出する飽和防止回路５と、前記制御部１を制御する制御電圧Ｐｃと前記飽和防止回路５の出力とを乗算し前記制御部１へ入力する乗算回路６とを備え、電源電圧＋Ｖｃｃが基準電圧Ｖｓ１以下になったときに前記制御部１の飽和を防止するように飽和防止回路５が前記乗算回路６の出力電圧を制御するよう構成されている。
【００１２】
具体的には、飽和防止回路５は電源電圧＋Ｖｃｃと基準電圧Ｖｓ１を比較し、電源電圧＋Ｖｃｃが基準電圧Ｖｓ１にまで低下したことを検出したときに、電圧低下分に応じた電圧を乗算回路６に出力する。乗算回路６では、制御電圧Ｐｃと飽和防止回路５からの出力電圧を乗算し、乗算した電圧を制御部１へ出力する。
【００１３】
制御部１は、図２に示すように、オペアンプ２と、トランジスタ３と、抵抗器Ｒ１，Ｒ２の直列回路で構成される帰還回路４とで構成されており、乗算回路６を介して供給される前記制御電圧Ｐｃに比例して、前記出力負荷２０へ給電する出力電圧Ｖｏｕｔを制御することができる。電源電圧＋Ｖｃｃ（入力電圧）に対する出力電圧の傾きは帰還回路４の増幅率により変更することができる。乗算回路６はオペアンプ等により実現される。
【００１４】
図２において飽和防止回路５は、比較回路７と除算回路８で構成されている。比較回路７では電源電圧＋Ｖｃｃと前記基準電圧とが比較される。基準電圧は、制御部１におけるトランジスタ３がこの電源電圧以下になると飽和する電圧を外部より任意に与える。
【００１５】
比較回路７は、比較した結果において飽和を検出した場合は、Ｈレベル電圧を除算回路８に与え、飽和を検出しない場合はＬレベル電圧を除算回路８に与える。比較回路７は図２に示すようにオペアンプ等により実現される。
【００１６】
除算回路８は、比較回路７からの飽和検出結果に応じた値を乗算回路６に出力する。具体的には、飽和が検出された場合の除算回路８は、電源電圧＋Ｖｃｃを基準電圧で除算した値を乗算回路６に出力する。この値は、電源電圧が基準電圧以下となった場合であるため１ボルト以下となる。飽和が検出されない場合の除算回路８は、１ボルトを乗算回路６に出力する。乗算回路６では、除算回路８からの出力電圧を乗算し、乗算した電圧を制御部１へ出力する。
【００１７】
制御部１の飽和が検出されない状態では、比較回路７において、電源電圧が基準電圧よりも高いため、比較回路７はＬレベル電圧を除算回路８に出力する。除算回路８では、比較回路７よりＬレベル電圧が入力されたため、１ボルトの電圧を乗算回路６に出力する。乗算回路６では、除算回路８から１ボルトの電圧が入力されるため、外部からの制御電圧と同じ電圧を制御部１に出力する。
【００１８】
制御部１の飽和が検出される状態では、比較回路７において、電源電圧＋Ｖｃｃが基準電圧よりも低いため、比較回路７はＨレベル電圧を除算回路８に出力する。除算回路８では、比較回路７よりＨレベル電圧が入力されたため、電源電圧＋Ｖｃｃを基準電圧Ｖｓ１で除算し、除算した電圧を乗算回路６に出力する。除算した電圧は、電源電圧＋Ｖｃｃが基準電圧よりも低いため１ボルト以下となる。乗算回路６では、前記制御電圧と除算回路８の出力電圧を乗算し、乗算した電圧を制御部１へ出力する。従って、制御電圧と除算回路８の１ボルト以下の出力電圧が乗算されるため、制御部１に入力される電圧が減少することにより飽和を防止できる。
【００１９】
（実施の形態２）
図３は本発明の（実施の形態２）を示している。
図２では飽和防止回路５を比較回路７と除算回路８とで構成したが、図３に示した電源回路の飽和防止回路５は、乗算回路９と帰還回路１０と比較回路１１とが追加されている。また、除算回路８は比較回路７の出力だけでコントロールされるのではなく、比較回路７の出力と比較回路１１の出力とに基づいてコントロールされている。その他は図１に示した（実施の形態１）と同様であるため同一の符号を付けて説明する。
【００２０】
図３の飽和防止回路５を詳しく説明する。
オペアンプ等により実現される比較回路７は、電源電圧＋Ｖｃｃと前記基準電圧Ｖｓ１と比較する。基準電圧Ｖｓ１は制御部１におけるトランジスタ３がこの電源電圧以下になると飽和する電圧を外部より任意に与える。比較回路７は比較した結果において飽和を検出した場合は、Ｈレベル電圧を除算回路８に与え、飽和を検出しない場合はＬレベル電圧を除算回路８に与える。乗算回路９の一方の入力端子（＋）には前記制御電圧Ｐｃが印加され、乗算回路９の出力と乗算回路９の他方の入力端子（−）の間には、前記帰還回路４と同じ増幅率の帰還回路１０が接続されている。乗算回路９は前記制御電圧Ｐｃを制御部１と同じ増幅率で乗算し、オペアンプ等により実現される比較回路１１に出力する。
【００２１】
比較回路１１の一方の入力端子（＋）には乗算回路９の出力電圧が印加され、比較回路１１の他方の入力端子（−）には制御部１の出力電圧が入力され比較されている。制御部１が飽和しない状態では、制御部１の出力電圧と乗算回路９の出力電圧とが同じであり、比較回路１１はＬレベル電圧を除算回路８に出力する。制御部１が飽和の状態では、制御部１の出力電圧が乗算回路９の出力電圧より小さくなり、比較回路１１はＨレベル電圧を除算回路８に出力する。
【００２２】
図３の除算回路８は、電源電圧を基準電圧で除算した値を、比較回路７の出力電圧がＨレベル、かつ比較回路１１からの出力電圧がＨレベルの時に限って乗算回路６に出力する。従って、電源電圧および制御電圧に応じて飽和防止回路５が動作することにより、より精度の高い飽和防止機能を有することができる。
【００２３】
（実施の形態３）
図４と図５は本発明の（実施の形態３）を示している。
図４は図２に示した出力負荷２０として増幅器１２の電源回路を接続して増幅器１２に給電した飽和防止機能付き増幅装置であって、図５は増幅器１２が時分割で動作する場合の時間対出力の規格である。
【００２４】
増幅器１２の入力信号レベルが一定の場合の増幅器１２の出力レベルは、制御部１に乗算回路６を介して入力される制御電圧に比例して出力が変化する。また、制御部１に乗算回路６を介して入力される制御電圧Ｐｃとしてパルス状の電圧を入力することによって増幅器１２は時分割で動作し、図５に示すような時間対出力の規格がある場合、制御部１が飽和していない状態での時間対出力の波形は図５の非飽和時の波形に示すように規格を満足する。
【００２５】
制御部１が飽和防止の機能を有しておらずに飽和した場合には、増幅器１２の時間対出力の特性において、出力の立ち上がりは非飽和時と同様に立ち上がる。しかし、制御部１が飽和しているため、出力の最大値は非飽和時よりも下がる。また、出力の最大値から出力を下げようと制御電圧を下げ始めても、制御部１が飽和しているため、制御電圧の下げ始めは、制御部１の出力電圧が制御電圧に比例して下がらず、増幅器１２の出力も下がらないため、図５の点線で示すようにＰ部において時間対出力の規格を逸脱する。
【００２６】
従って、制御部１に飽和を検出する機能を有することにより、増幅器１２の時間対出力の規格を逸脱することを防止できる。
なお、図２から図４では、トランジスタ３としてＭＯＳトランジスタとしているが、バイポーラトランジスタを用いても良い。
【００２７】
また、（実施の形態３）では図２の場合を例に挙げて説明したが、図３の場合にも同様に実施できる。
【産業上の利用可能性】
【００２８】
本発明は、増幅器とトランジスタの間の経路に対して影響を与えず、電源回路の飽和を防止することのできる電源回路として有用である。
【図面の簡単な説明】
【００２９】
【図１】本発明の（実施の形態１）における電源回路のブロック図
【図２】同実施の形態の電源回路の回路図
【図３】本発明の（実施の形態２）における電源回路の回路図
【図４】本発明の（実施の形態３）における増幅装置の回路図とこの増幅装置が時分割で動作する場合の時間対出力の規格図
【図５】同実施の形態の増幅装置が時分割で動作する場合の時間対出力の規格図
【図６】従来の電源回路の回路図
【符号の説明】
【００３０】
１  制御部
２  オペアンプ
３  トランジスタ
４  帰還回路
５  飽和防止回路
６  乗算回路
７  比較回路
８  除算回路
９  乗算回路
１０  帰還回路
１１  比較回路
１２  増幅器
２０  出力負荷
Ｐｃ    制御電圧
Ｖｓ１    基準電圧
Ｖｏｕｔ    出力電圧
＋Ｖｃｃ    電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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