(57)【要約】【課題】書き込み動作により蓄積された書き込み電圧の放電電流を小さく平坦化することができ、書き込み電圧の放電電流によって生じる電源ノイズが読み出し回路に与える影響を低減できる。【解決手段】データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置であって、ビット線はメモリセルに接続され、メモリセルに書き込み電圧を供給するために使用される。書き込み負荷回路２０は、メモリセルにビット線を介して書き込み電圧を供給し、書き込み放電回路２１はビット線に蓄積された書き込み電圧を放電する。書き込み放電回路２１は、放電トランジスタＤＴと抵抗Ｒ０を有し、放電トランジスタＤＴの基板バイアスは基準電位ＶSSに設定され、放電トランジスタＤＴのドレインにはビット線の電圧が供給され、ソースには抵抗Ｒ０を介して基準電位ＶSSが供給されている。【選択図】      図１
2006331543.tif 000002
【特許請求の範囲】
【請求項１】
データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、
前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、
前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、
前記放電回路は、放電トランジスタと抵抗素子を有し、前記放電トランジスタの基板バイアスは基準電位に設定され、前記放電トランジスタの電流通路の一端には前記ビット線の電圧が供給され、前記電流通路の他端には前記抵抗素子を介して前記基準電位が供給されていることを特徴とする半導体記憶装置。
【請求項２】
データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、
前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、
前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、
前記放電回路は、第１、第２の放電トランジスタを有し、前記第１の放電トランジスタのゲートには第１の放電制御信号が入力され、前記第２の放電トランジスタのゲートには第２の放電制御信号が入力されていることを特徴とする半導体記憶装置。
【請求項３】
データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、
前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、
前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、
前記放電回路は、第１、第２の放電トランジスタと抵抗素子を有し、前記第１、第２の放電トランジスタの基板バイアスは基準電位に設定され、前記第１、第２の放電トランジスタの電流通路の一端には前記ビット線の電圧が供給され、前記電流通路の他端には前記抵抗素子を介して前記基準電位が供給され、
前記第１の放電トランジスタのゲートには第１の放電制御信号が入力され、前記第２の放電トランジスタのゲートには第２の放電制御信号が入力されていることを特徴とする半導体記憶装置。
【請求項４】
データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、
前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、
前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、
前記放電回路は、放電トランジスタ、抵抗素子、及びコンデンサを有し、前記放電トランジスタのゲートには前記抵抗素子及び前記コンデンサが接続されていることを特徴とする半導体記憶装置。
【請求項５】
データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、
前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、
前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、
前記放電回路は、放電トランジスタ、第１、第２の抵抗素子、及びコンデンサを有し、前記放電トランジスタの基板バイアスは基準電位に設定され、前記放電トランジスタの電流通路の一端には前記ビット線の電圧が供給され、前記電流通路の他端には前記第１の抵抗素子を介して前記基準電位が供給され、
前記放電トランジスタのゲートには前記第２の抵抗素子及び前記コンデンサが接続されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データの一括消去及び再書き込みが可能なフラッシュメモリ等を含む半導体記憶装置に関し、例えばデータの書き込みまたは消去動作中に、同時にデータの読み出し動作が可能な半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、データの書き込みまたは消去動作中に、同時にデータの読み出し動作が可能なデュアルオペレーション機能を有するフラッシュメモリが注目されている。このフラッシュメモリでは、データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書き込み又は消去動作と、他の任意のコアでのデータ読み出し動作とを同時に実行することが可能である（例えば、特許文献１参照）。
【０００３】
しかしながら、このようなデータの書き込みと読み出しとが同時に実行可能なフラッシュメモリにおいては、書き込み動作にて使用した書き込み電圧を放電する際に発生する電源ノイズが読み出し動作に悪影響を及ぼすという問題が生じている。
【０００４】
書き込み電圧を放電する際には、通常、放電トランジスタが設けられ、放電トランジスタによって放電電流が調整される。放電トランジスタのオン電流は、温度とゲート電圧に対する依存性が大きい。例えば、ゲート電圧に内部昇圧（例えば、５Ｖ）の一定電圧を供給してゲート電圧の依存性を無くしたとしても、低温では放電電流が増加し電源ノイズが大きくなる。一方、放電時間は逆に高温で長くなるため、電源ノイズを低減するために、放電トランジスタのサイズを小さくして放電電流を低下させれば、放電時間を長くとる必要がある。また、放電トランジスタのゲート電圧を低く設定して、放電電流を低下させようとする場合、外部電源であるＶDD（例えば、２．３〜３．３Ｖ）を供給していたが、この場合、放電電流には、温度特性に加えて外部電源による依存性も入り、書き込み及び消去時間の増大を招くという欠点がある。
【０００５】
また、前述のような電源ノイズとそれが読み出し回路に与える影響は、デバイスの環境に大きく影響を受けるため、設計後の評価段階で問題が発覚することもあり、評価結果を見て放電トランジスタのサイズを調整する場合も多い。やむなく、放電トランジスタのサイズを可変できるように、トランジスタを多めに埋め込んでおくと、チップ面積が増大しコスト高となるという問題がある。
【特許文献１】特開２００１−３２５７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこでこの発明は、データの書き込みまたは消去動作中に同時に行うデータの読み出し動作において、書き込み動作により蓄積された書き込み電圧の放電電流を小さく平坦化することができ、書き込み電圧の放電電流によって生じる電源ノイズが読み出し回路に与える影響を低減することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の第１の実施態様の半導体記憶装置は、データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、前記放電回路は、放電トランジスタと抵抗素子を有し、前記放電トランジスタの基板バイアスは基準電位に設定され、前記放電トランジスタの電流通路の一端には前記ビット線の電圧が供給され、前記電流通路の他端には前記抵抗素子を介して前記基準電位が供給されていることを特徴とする。
【０００８】
この発明の第２の実施態様の半導体記憶装置は、データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、前記放電回路は、第１、第２の放電トランジスタを有し、前記第１の放電トランジスタのゲートには第１の放電制御信号が入力され、前記第２の放電トランジスタのゲートには第２の放電制御信号が入力されていることを特徴とする。
【０００９】
この発明の第３の実施態様の半導体記憶装置は、データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、前記放電回路は、第１、第２の放電トランジスタと抵抗素子を有し、前記第１、第２の放電トランジスタの基板バイアスは基準電位に設定され、前記第１、第２の放電トランジスタの電流通路の一端には前記ビット線の電圧が供給され、前記電流通路の他端には前記抵抗素子を介して前記基準電位が供給され、また、前記第１の放電トランジスタのゲートには第１の放電制御信号が入力され、前記第２の放電トランジスタのゲートには第２の放電制御信号が入力されていることを特徴とする。
【００１０】
この発明の第４の実施態様の半導体記憶装置は、データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、前記放電回路は、放電トランジスタ、抵抗素子、及びコンデンサを有し、前記放電トランジスタのゲートには前記抵抗素子及び前記コンデンサが接続されていることを特徴とする。
【００１１】
この発明の第５の実施態様の半導体記憶装置は、データの書き込みあるいは消去のいずれかの動作中に並行してデータの読み出しが可能な半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルに書き込み電圧を供給するために使用されるビット線と、前記メモリセルに前記ビット線を介して前記書き込み電圧を供給する書き込み回路と、前記ビット線に蓄積された前記書き込み電圧を放電する放電回路とを具備し、前記放電回路は、放電トランジスタ、第１、第２の抵抗素子、及びコンデンサを有し、前記放電トランジスタの基板バイアスは基準電位に設定され、前記放電トランジスタの電流通路の一端には前記ビット線の電圧が供給され、前記電流通路の他端には前記第１の抵抗素子を介して前記基準電位が供給され、また、前記放電トランジスタのゲートには前記第２の抵抗素子及び前記コンデンサが接続されていることを特徴とする。
【発明の効果】
【００１２】
この発明によれば、データの書き込みまたは消去動作中に同時に行うデータの読み出し動作において、書き込み動作により蓄積された書き込み電圧の放電電流を小さく平坦化することができ、書き込み電圧の放電電流によって生じる電源ノイズが読み出し回路に与える影響を低減することができる半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施形態］
まず、この発明の第１の実施形態の半導体記憶装置について説明する。
【００１５】
図１は、第１の実施形態の半導体記憶装置の構成を示すブロック図である。
【００１６】
この半導体記憶装置は、図１に示すように、複数のバンクＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３を含むメモリセルアレイ、カラムデコーダ１１、ロウデコーダ１２、電源スイッチ１３、データ線スイッチ１４、アドレススイッチ１５、アドレスバッファ１６、コマンドレジスタ１７、入出力（Ｉ／Ｏ）回路１８、電源回路１９、書き込み負荷回路２０、書き込み放電回路２１、リード用センスアンプ２２、ベリファイ用センスアンプ２３、及び制御回路２４を備えている。
【００１７】
メモリセルアレイは前述したように複数のバンクＢＫ０〜ＢＫ３を含み、各々のバンクはデータを記憶するメモリセルを複数有している。各々のバンクには、カラムデコーダ１１、ロウデコーダ１２、電源スイッチ１３、データ線スイッチ１４、及びアドレススイッチ１５がそれぞれ配置されている。図示しないが、メモリセルには、ビット線と、このビット線に直交するように配置されたワード線が接続されている。
【００１８】
カラムデコーダ１１は、アドレスバッファ１６から出力されたアドレスに基づいてビット線を選択する。ロウデコーダ１２は、アドレスに基づいてワード線を選択し駆動する。電源スイッチ１３は、対応するバンクを稼働状態にすべきとき、電源回路１９から供給される電源電圧を取り込む。データ線スイッチ１４は、対応するバンクが稼働状態であるとき、書き込み負荷回路２０から供給される書き込み電圧を取り込み、またビット線及びデータ線に蓄積された書き込み電圧を書き込み放電回路２１へ出力する。データ線スイッチ１４は、また、対応するバンクが稼働状態であるとき、バンク内のメモリセルに書き込まれたデータをベリファイ用センスアンプ２３へ出力する。さらに、アドレススイッチ１５は、アドレスバッファ１６から出力されるアドレスをカラムデコーダ１１に取り込む。
【００１９】
アドレスバッファ１６は、外部から入力されたアドレスを一時的に記憶し、そのアドレスをアドレススイッチ１５、コマンドレジスタ１７、及び制御回路２４に出力する。入出力回路１８は、外部から入力されたデータを取り込み、そのデータを書き込み負荷回路２０、及びコマンドレジスタ１７へ出力する。コマンドレジスタ１７は、アドレスバッファ１６から出力されたアドレスと入出力回路１８から出力されたデータより、コマンドを認識し、そのコマンドを制御回路２４、及びアドレススイッチ１５へ出力する。
【００２０】
電源回路１９は、制御回路２４により制御され、必要な電源電圧を電源スイッチ１３へ供給する。書き込み負荷回路２０は、書き込み動作時に書き込み電圧をデータ線スイッチ１４へ出力する。書き込み放電回路２１は、書き込み負荷回路２０による書き込み電圧の供給後に、ビット線及びデータ線に蓄積された書き込み電圧を放電する。リード用センスアンプ２２は、読み出し動作時に、バンク内のメモリセルに記憶されたデータを検知し増幅する。ベリファイ用センスアンプ２３は、書き込みあるいは消去動作時に、データの書き込みあるいは消去を検証するために、バンク内のメモリセルに記憶されたデータを検知し増幅する。さらに、制御回路２４は、前述した各回路の動作を制御する。
【００２１】
次に、第１の実施形態の半導体記憶装置において、書き込みと読み出しを同時に実行した場合の動作について説明する。
【００２２】
書き込みコマンドがコマンドレジスタ１７に入力され認識されると、書き込みアドレスがアドレスバッファ１６にラッチされる。すると、書き込みアドレスに基づいて選択される書き込み対象のバンクは稼働状態となり、書き込み対象のバンクに設けられたデータ線スイッチ１４とアドレススイッチ１５に、書き込み電圧とアドレスがそれぞれ供給される。その他のバンクは待機状態のままで、読み出し用の電圧とアドレスがそのバンクに設けられたデータ線スイッチ１４とアドレススイッチ１５にそれぞれ供給される。
【００２３】
コマンドレジスタ１７にラッチされた書き込みコマンドが制御回路２４に入力されて、以下のような書き込み動作が制御回路２４により実行される。
【００２４】
まず、書き込み電圧が書き込み負荷回路２０に設定される。続いて、制御回路２４は、書き込み対象バンクが書き込みまたは消去を禁止されたプロテクトブロックか否かを判定する。プロテクトブロックで無いことを確認したら、書き込み電圧が安定するまで所定の設定時間だけ待った後、書き込み負荷回路２０はビット線へ書き込み電圧を供給し、メモリセルへの書き込みを行う。その後、書き込み放電回路２１によりビット線の書き込み電圧を放電する。
【００２５】
次に、ベリファイ電圧が設定され、ベリファイ電圧が安定するまで所定の設定時間だけ待った後、ベリファイ用センスアンプ２３によりメモリセルのデータを読み出し、読み出したデータと書き込むべきデータの比較を行う。読み出したデータと書き込むべきデータとが一致すれば次のステップへ進み、不一致であればＮＧビットだけに再度、書き込みを行う。ここまでの書き込み動作の詳細は、例えば特開平１１−３０６７７４号公報に記載されている。
【００２６】
次に、読み出し電圧がリード用センスアンプ２２に設定され、読み出し電圧が安定するまで所定の設定時間だけ待った後、書き込み動作を終了する。
【００２７】
前述した書き込み動作中でも、待機状態のバンクをアドレスで指定すれば、読み出し動作が可能である。書き込みと読み出しは非同期で動作するため、書き込み動作時に発生する電源ノイズ、詳述すると書き込み動作においてビット線に蓄積された書き込み電圧の放電電流により生じる電源ノイズが読み出し回路に影響を与える。
【００２８】
そこで、この発明の実施形態では、リード用センスアンプ２２への電源ノイズの影響を低減するために、ビット線に蓄積された書き込み電圧を放電する書き込み放電回路２１に改良を加えるものである。
【００２９】
図２は、第１の実施形態の半導体記憶装置における書き込み負荷回路２０及び書き込み放電回路２１の回路図である。
【００３０】
図２に示すように、書き込みデータ線Ａ−ＤＬ＜７：０＞には書き込みトランジスタＷＴ＜７：０＞のソースがそれぞれ接続され、書き込みトランジスタＷＴ＜７：０＞のドレインには書き込み電圧ＶDDPがそれぞれ供給されている。同様に、書き込みデータ線Ａ−ＤＬ＜１５：８＞には書き込みトランジスタＷＴ＜１５：８＞のソースがそれぞれ接続され、書き込みトランジスタＷＴ＜１５：８＞のドレインには書き込み電圧ＶDDPがそれぞれ供給されている。さらに、書き込みトランジスタＷＴ＜７：０＞のゲートには書き込み負荷信号ＰＲＧＨＢ＜７：０＞がそれぞれ印加され、書き込みトランジスタＷＴ＜１５：８＞のゲートには書き込み負荷信号ＰＲＧＨＢ＜１５：８＞がそれぞれ印加されている。
【００３１】
また、書き込みデータ線Ａ−ＤＬ＜７：０＞には放電トランジスタＤＴ＜７：０＞のドレインがそれぞれ接続され、書き込みデータ線Ａ−ＤＬ＜１５：８＞には放電トランジスタＤＴ＜１５：８＞のドレインがそれぞれ接続されている。放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のソースには、抵抗Ｒ０を介して基準電位（例えば、接地電位）ＶSSが供給されている。放電トランジスタＤＴ＜１５：０＞の基板には基準電位ＶSSが供給され、基板バイアスは基準電位ＶSSに設定されている。さらに、放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のゲートには、昇圧電圧ＲＳＴＨがそれぞれ印加されている。
【００３２】
図２において、書き込みトランジスタＷＴ＜７：０＞、及び書き込みトランジスタＷＴ＜１５：８＞は書き込み負荷回路２０を構成している。書き込みトランジスタＷＴ＜７：０＞のゲートに書き込み負荷信号ＰＲＧＨＢ＜７：０＞が印加されると、書き込み電圧ＶDDPが書き込みデータ線Ａ−ＤＬ＜７：０＞に供給され、書き込みトランジスタＷＴ＜１５：８＞のゲートに書き込み負荷信号ＰＲＧＨＢ＜１５：８＞が印加されると、書き込み電圧ＶDDPが書き込みデータ線Ａ−ＤＬ＜１５：８＞に供給される。
【００３３】
また、放電トランジスタＤＴ＜７：０＞、放電トランジスタＤＴ＜１５：８＞、及び抵抗Ｒ０は書き込み放電回路２１を構成している。放電トランジスタＤＴ＜７：０＞、及び放電トランジスタＤＴ＜１５：８＞のゲートに昇圧電圧ＲＳＴＨが印加されると、ビット線に蓄積された書き込み電圧ＶDDPが抵抗Ｒ０を通って基準電位ＶSSへ放電される。
【００３４】
なおここでは、書き込みデータ線Ａ−ＤＬ＜７＞、Ａ−ＤＬ＜６＞、…、Ａ−ＤＬ＜０＞の８本のデータ線を、データ線Ａ−ＤＬ＜７：０＞にて示し、書き込みデータ線Ａ−ＤＬ＜１５＞、Ａ−ＤＬ＜１４＞、…、Ａ−ＤＬ＜８＞の８本のデータ線を、データ線Ａ−ＤＬ＜１５：８＞にて示している。また、書き込みトランジスタＷＴ＜７＞、ＷＴ＜６＞、…、ＷＴ＜０＞の８個のトランジスタを、トランジスタＷＴ＜７：０＞にて示し、書き込みトランジスタＷＴ＜１５＞、ＷＴ＜１４＞、…、ＷＴ＜８＞の８個のトランジスタを、トランジスタＷＴ＜１５：８＞にて示している。さらに、放電トランジスタＤＴ＜７＞、ＤＴ＜６＞、…、ＤＴ＜０＞の８個のトランジスタを、トランジスタＤＴ＜７：０＞にて示し、放電トランジスタＤＴ＜１５＞、ＤＴ＜１４＞、…、ＤＴ＜８＞の８個のトランジスタを、トランジスタＤＴ＜１５：８＞にて示している。そして、ｎを０、１、２、…、１５としたとき、書き込みデータ線Ａ−ＤＬ＜ｎ＞、書き込みトランジスタＷＴ＜ｎ＞、及び放電トランジスタ＜ｎ＞が、図２に示すような回路構成をそれぞれ持つことを示している。その他の図面及びその表記についても同様である。
【００３５】
次に、図２に示した書き込み負荷回路２０及び書き込み放電回路２１の動作について説明する。
【００３６】
書き込み負荷回路２０内の書き込みトランジスタＷＴ＜１５：０＞に接続された書き込みデータ線Ａ−ＤＬ＜１５：０＞は１６ビット構成となっており、書き込み負荷信号ＰＲＧＨＢ＜１５：０＞はビット毎に独立して入力されている。書き込みデータ線Ａ−ＤＬ＜１５：０＞は、またカラムデコーダ１１を介してバンク内のメモリセルのビット線に接続されている。書き込み動作時に、書き込み負荷信号ＰＲＧＨＢ＜１５：０＞として、例えば“５Ｖ＋閾値”が供給される。これにより、書き込みトランジスタＷＴ＜１５：０＞がオンし、データ線Ａ−ＤＬ＜１５：０＞からビット線を介して書き込み電圧ＶDDP（５Ｖ程度）がメモリセルへ供給される。
【００３７】
なお、書き込み電流を減らすために、書き込み負荷回路２０を複数回に分けてオンさせる場合もある。例えば、２回に分けて書き込みを行う場合は以下のような制御も可能である、制御回路２４は、最初に書き込み負荷信号ＰＲＧＨＢ＜７：０＞により書き込みトランジスタＷＴ＜７：０＞をオンさせ、かつ書き込み負荷信号ＰＲＧＨＢ＜１５：８＞により書き込みトランジスタＷＴ＜１５：８＞をオフさせて、１回目の書き込みを行う。次に、制御回路２４は、書き込みトランジスタＷＴ＜７：０＞をオフし、かつ書き込みトランジスタＷＴ＜１５：８＞をオンさせて、２回目の書き込みを行う。
【００３８】
書き込み時間が終了すると、制御回路２４は、書き込み負荷回路２０をオフ、すなわち書き込み負荷信号ＰＲＧＨＢ＜１５：０＞により書き込みトランジスタＷＴ＜１５：０＞をオフさせる。その後、制御回路２４は、昇圧電圧ＲＳＴＨにより放電トランジスタＤＴ＜１５：０＞をオンさせ、書き込み放電回路２１を動作させる。放電トランジスタＤＴ＜１５：０＞がオンすると、ビット線に蓄積された書き込み電圧ＶDDPが抵抗Ｒ０を通って基準電位ＶSSへ放電される。
【００３９】
このとき、書き込み放電電流をＩ、抵抗Ｒ０の抵抗値をＲとすれば、放電トランジスタＤＴ＜１５：０＞のソース電圧Ｖsoは、Ｖso＝ＶSS＋Ｉ×Ｒとなる。ここで、基板電圧は基準電位ＶSSであるため、ソース電圧Ｖsoと基板電圧との間には、Ｉ×Ｒの電位差が生じ、トランジスタの基板バイアス効果により、放電電流Ｉが低減する。書き込み放電電流のピークが大きい条件ほど、基板バイアス効果が強くなり、図７に示すように放電電流Ｉのピークを押さえることができるため、書き込み放電回路２１の温度特性及び電圧特性を低減する効果が得られる。
【００４０】
以上説明したように第１の実施形態では、データの書き込みまたは消去動作中に同時に行うデータの読み出し動作において、書き込み動作により蓄積された書き込み電圧の放電電流を小さく平坦化でき、書き込み電圧の放電電流によって生じる電源ノイズが読み出し回路に与える影響を低減することができる。
【００４１】
［第２の実施形態］
次に、この発明の第２の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００４２】
第２の実施形態の半導体記憶装置のブロック構成は、図１に示した第１の実施形態のブロック構成と同様である。図３に、第２の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図を示す。書き込み負荷回路２０の構成は第１の実施形態と同様であるが、書き込み放電回路２１は第１の実施形態と異なり以下のような構成を有する。
【００４３】
図３に示すように、書き込みデータ線Ａ−ＤＬ＜７：０＞には放電トランジスタＤＴ＜７：０＞のドレインがそれぞれ接続され、放電トランジスタＤＴ＜７：０＞のソースには基準電位ＶSSがそれぞれ供給されている。同様に、書き込みデータ線Ａ−ＤＬ＜１５：８＞には放電トランジスタＤＴ＜１５：８＞のドレインがそれぞれ接続され、放電トランジスタＤＴ＜１５：８＞のソースには基準電位ＶSSがそれぞれ供給されている。放電トランジスタＤＴ＜１５：０＞の基板には基準電位ＶSSが供給され、基板バイアスは基準電位ＶSSに設定されている。さらに、放電トランジスタＤＴ＜７：０＞のゲートには、昇圧電圧ＲＳＴＨ１がそれぞれ印加されている。また、放電トランジスタＤＴ＜１５：８＞のゲートには、昇圧電圧ＲＳＴＨ２がそれぞれ印加されている。
【００４４】
次に、図３に示した書き込み負荷回路２０及び書き込み放電回路２１の動作について説明する。書き込み負荷回路２０の動作は第１の実施形態と同様であり、以下に書き込み放電回路２１の動作を述べる。
【００４５】
書き込み時間が終了すると、制御回路２４は、書き込み負荷回路２０をオフ、すなわち書き込み負荷信号ＰＲＧＨＢ＜１５：０＞により書き込みトランジスタＷＴ＜１５：０＞をオフさせる。その後、制御回路２４は、昇圧電圧ＲＳＴＨ１により放電トランジスタＤＴ＜７：０＞をオンさせ、続いて昇圧電圧ＲＳＴＨ２により放電トランジスタＤＴ＜１５：８＞をオンさせる。放電トランジスタＤＴ＜７：０＞がオンすると、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続されたビット線の書き込み電圧ＶDDPが基準電位ＶSSへ放電され、続いて、放電トランジスタＤＴ＜１５：８＞がオンすると、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続されたビット線の書き込み電圧ＶDDPが基準電位ＶSSへ放電される。
【００４６】
このように第２の実施形態では、放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のゲートに印加する信号を、昇圧電圧ＲＳＴＨ１と昇圧電圧ＲＳＴＨ２とに分離し、放電トランジスタＤＴ＜７：０＞及びＤＴ＜１５：８＞のゲートへの印加タイミングをずらしている。これにより、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続されたビット線と、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続されたビット線からの放電タイミングをずらすことができ、放電電流のピークを低くして、放電電流を平坦化することができる。放電電流のピークは放電開始直後に最も大きくなるため、いくつかのビット線毎に放電するタイミングをずらすことで放電電流のピークが低く押さえられる。なおここでは、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続された８本のビット線と、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続された８本のビット線とで放電タイミングをずらす例を示したが、その他の本数のビット線毎に放電タイミングをずらすようにしてもよい。
【００４７】
以上説明したように第２の実施形態では、所定数のビット線毎に放電タイミングずらすことにより、放電電流のピークを低く押さえ、放電電流を平坦化している。これにより、書き込み動作により蓄積された書き込み電圧の放電電流を小さく平坦化でき、書き込み電圧の放電電流によって生じる電源ノイズが読み出し回路に与える影響を低減することができる。
【００４８】
［第３の実施形態］
次に、この発明の第３の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００４９】
第３の実施形態の半導体記憶装置のブロック構成は、図１に示した第１の実施形態のブロック構成と同様である。図４に、第３の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図を示す。書き込み負荷回路２０の構成は第１の実施形態と同様であるが、書き込み放電回路２１は第１の実施形態と異なり以下のような構成を有する。
【００５０】
図４に示すように、書き込みデータ線Ａ−ＤＬ＜７：０＞には放電トランジスタＤＴ＜７：０＞のドレインがそれぞれ接続され、書き込みデータ線Ａ−ＤＬ＜１５：８＞には放電トランジスタＤＴ＜１５：８＞のドレインがそれぞれ接続されている。放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のソースには、抵抗Ｒ０を介して基準電位ＶSSがそれぞれ供給されている。放電トランジスタＤＴ＜１５：０＞の基板には基準電位ＶSSが供給され、基板バイアスは基準電位ＶSSに設定されている。さらに、放電トランジスタＤＴ＜７：０＞のゲートには、昇圧電圧ＲＳＴＨ１がそれぞれ印加されている。また、放電トランジスタＤＴ＜１５：８＞のゲートには、昇圧電圧ＲＳＴＨ２がそれぞれ印加されている。
【００５１】
次に、図４に示した書き込み負荷回路２０及び書き込み放電回路２１の動作について説明する。書き込み負荷回路２０の動作は第１の実施形態と同様であり、以下に書き込み放電回路２１の動作を述べる。
【００５２】
書き込み時間が終了すると、制御回路２４は、書き込み負荷回路２０をオフ、すなわち書き込み負荷信号ＰＲＧＨＢ＜１５：０＞により書き込みトランジスタＷＴ＜１５：０＞をオフさせる。その後、制御回路２４は、昇圧電圧ＲＳＴＨ１により放電トランジスタＤＴ＜７：０＞をオンさせ、続いて昇圧電圧ＲＳＴＨ２により放電トランジスタＤＴ＜１５：８＞をオンさせる。放電トランジスタＤＴ＜７：０＞がオンすると、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続されたビット線の書き込み電圧ＶDDPが抵抗Ｒ０を通って基準電位ＶSSへ放電され、続いて、放電トランジスタＤＴ＜１５：８＞がオンすると、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続されたビット線の書き込み電圧ＶDDPが抵抗Ｒ０を通って基準電位ＶSSへ放電される。
【００５３】
このとき、第１の実施形態と同様に、書き込み放電電流をＩ、抵抗Ｒ０の抵抗値をＲとすれば、放電トランジスタＤＴ＜１５：０＞のソース電圧Ｖsoは、Ｖso＝ＶSS＋Ｉ×Ｒ  となる。ここで、基板電圧は基準電位ＶSSであるため、ソース電圧Ｖsoと基板電圧との間にはＩ×Ｒの電位差が生じ、トランジスタの基板バイアス効果により、放電電流Ｉが低減する。書き込み放電電流のピークが大きい条件ほど、基板バイアス効果が強くなり、図７に示すように放電電流Ｉのピークを押さえることができるため、書き込み放電回路２１の温度特性及び電圧特性を低減する効果が得られる。
【００５４】
さらに、第２の実施形態と同様に、放電トランジスタＤＴ＜７：０＞及びＤＴ＜１５：８＞のゲートへ、昇圧電圧ＲＳＴＨ１と昇圧電圧ＲＳＴＨ２の印加タイミングをずらしている。これにより、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続されたビット線と、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続されたビット線からの放電タイミングをずらすことができ、放電電流のピークを低くして、放電電流を平坦化することができる。なおここでは、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続された８本のビット線と、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続された８本のビット線とで放電タイミングをずらす例を示したが、その他の本数のビット線毎に放電タイミングをずらすようにしてもよい。
【００５５】
以上説明したように第３の実施形態では、放電トランジスタと基準電位ＶSSとの間に抵抗素子を配置し、基板電圧を基準電位ＶSSに固定することにより、さらに、所定数のビット線毎に放電タイミングずらすことにより、放電電流のピークを低く押さえ、放電電流を平坦化している。これらにより、書き込み動作により蓄積された書き込み電圧の放電電流を小さく平坦化でき、書き込み電圧の放電電流によって生じる電源ノイズが読み出し回路に与える影響を低減することができる。
【００５６】
［第４の実施形態］
次に、この発明の第４の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００５７】
第４の実施形態の半導体記憶装置のブロック構成は、図１に示した第１の実施形態のブロック構成と同様である。図５に、第４の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図を示す。書き込み負荷回路２０の構成は第１の実施形態と同様であるが、書き込み放電回路２１は第１の実施形態と異なり以下のような構成を有する。
【００５８】
図５に示すように、書き込みデータ線Ａ−ＤＬ＜７：０＞には放電トランジスタＤＴ＜７：０＞のドレインがそれぞれ接続され、書き込みデータ線Ａ−ＤＬ＜１５：８＞には放電トランジスタＤＴ＜１５：８＞のドレインがそれぞれ接続されている。放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のソースには、基準電位ＶSSがそれぞれ供給されている。放電トランジスタＤＴ＜１５：０＞の基板には基準電位ＶSSが供給され、基板バイアスは基準電位ＶSSに設定されている。さらに、放電トランジスタＤＴ＜７：０＞のゲートには抵抗Ｒ１の一端がそれぞれ接続され、抵抗Ｒ１の他端には昇圧電圧ＲＳＴＨがそれぞれ印加されている。放電トランジスタＤＴ＜７：０＞のゲートには、またコンデンサＣ０を介して基準電位ＶSSが供給されると共に、抵抗Ｒ２の一端が接続されている。さらに、放電トランジスタＤＴ＜１５：８＞のゲートには、抵抗Ｒ２の他端が接続されると共に、コンデンサＣ１を介して基準電位ＶSSが供給されている。
【００５９】
次に、図５に示した書き込み負荷回路２０及び書き込み放電回路２１の動作について説明する。書き込み負荷回路２０の動作は第１の実施形態と同様であり、以下に書き込み放電回路２１の動作を述べる。
【００６０】
書き込み時間が終了すると、制御回路２４は、書き込み負荷回路２０をオフ、すなわち書き込み負荷信号ＰＲＧＨＢ＜１５：０＞により書き込みトランジスタＷＴ＜１５：０＞をオフさせる。その後、制御回路２４は、昇圧電圧ＲＳＴＨにより放電トランジスタＤＴ＜１５：０＞をオンさせる。放電トランジスタＤＴ＜１５：０＞がオンすると、書き込みデータ線Ａ−ＤＬ＜１５：０＞に接続されたビット線の書き込み電圧ＶDDPが基準電位ＶSSへ放電される。
【００６１】
ここで、放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のゲートには、図５に示すように、抵抗Ｒ１、Ｒ２及びコンデンサＣ０、Ｃ１が接続されているため、放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のゲートに昇圧電圧ＲＳＴＨが印加されるタイミングがずれる。これにより、放電トランジスタＤＴ＜７：０＞と放電トランジスタＤＴ＜１５：８＞はオンするタイミングがずれる。この結果、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続されたビット線と、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続されたビット線からの放電タイミングをずらすことができ、放電電流のピークを低くして、放電電流を平坦化することができる。なおここでは、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続された８本のビット線と、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続された８本のビット線とで放電タイミングをずらす例を示したが、その他の本数のビット線毎に放電タイミングをずらすようにしてもよい。
【００６２】
以上説明したように第４の実施形態では、所定数の放電トランジスタ毎にゲートに異なるＣＲを接続して所定数のビット線毎に放電タイミングずらすことにより、放電電流のピークを低く押さえ、放電電流を平坦化している。これにより、書き込み動作により蓄積された書き込み電圧の放電電流を小さく平坦化でき、書き込み電圧の放電電流によって生じる電源ノイズが読み出し回路に与える影響を低減することができる。
【００６３】
［第５の実施形態］
次に、この発明の第５の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００６４】
第５の実施形態の半導体記憶装置のブロック構成は、図１に示した第１の実施形態のブロック構成と同様である。図６に、第５の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図を示す。書き込み負荷回路２０の構成は第１の実施形態と同様であるが、書き込み放電回路２１は第１の実施形態と異なり以下のような構成を有する。
【００６５】
図６に示すように、書き込みデータ線Ａ−ＤＬ＜７：０＞には放電トランジスタＤＴ＜７：０＞のドレインがそれぞれ接続され、書き込みデータ線Ａ−ＤＬ＜１５：８＞には放電トランジスタＤＴ＜１５：８＞のドレインがそれぞれ接続されている。放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のソースには、抵抗Ｒ０を介して基準電位ＶSSがそれぞれ供給されている。放電トランジスタＤＴ＜１５：０＞の基板には基準電位ＶSSが供給され、基板バイアスは基準電位ＶSSに設定されている。さらに、放電トランジスタＤＴ＜７：０＞のゲートには抵抗Ｒ１の一端がそれぞれ接続され、抵抗Ｒ１の他端には昇圧電圧ＲＳＴＨがそれぞれ印加されている。放電トランジスタＤＴ＜７：０＞のゲートには、またコンデンサＣ０を介して基準電位ＶSSが供給されると共に、抵抗Ｒ２の一端が接続されている。さらに、放電トランジスタＤＴ＜１５：８＞のゲートには、抵抗Ｒ２の他端が接続されると共に、コンデンサＣ１を介して基準電位ＶSSが供給されている。
【００６６】
次に、図６に示した書き込み負荷回路２０及び書き込み放電回路２１の動作について説明する。書き込み負荷回路２０の動作は第１の実施形態と同様であり、以下に書き込み放電回路２１の動作を述べる。
【００６７】
書き込み時間が終了すると、制御回路２４は、書き込み負荷回路２０をオフ、すなわち書き込み負荷信号ＰＲＧＨＢ＜１５：０＞により書き込みトランジスタＷＴ＜１５：０＞をオフさせる。その後、制御回路２４は、昇圧電圧ＲＳＴＨにより放電トランジスタＤＴ＜１５：０＞をオンさせる。放電トランジスタＤＴ＜１５：０＞がオンすると、書き込みデータ線Ａ−ＤＬ＜１５：０＞に接続されたビット線の書き込み電圧ＶDDPが抵抗Ｒ０を通って基準電位ＶSSへ放電される。
【００６８】
このとき、第１の実施形態と同様に、書き込み放電電流をＩ、抵抗Ｒ０の抵抗値をＲとすれば、放電トランジスタＤＴ＜１５：０＞のソース電圧Ｖsoは、Ｖso＝ＶSS＋Ｉ×Ｒ  となる。ここで、基板電圧は基準電位ＶSSであるため、ソース電圧Ｖsoと基板電圧との間にはＩ×Ｒの電位差が生じ、トランジスタの基板バイアス効果により、放電電流Ｉが低減する。書き込み放電電流のピークが大きい条件ほど、基板バイアス効果が強くなり、図７に示すように放電電流Ｉのピークを押さえることができるため、書き込み放電回路２１の温度特性及び電圧特性を低減する効果が得られる。
【００６９】
さらに、第４の実施形態と同様に、放電トランジスタＤＴ＜７：０＞及び放電トランジスタＤＴ＜１５：８＞のゲートには、図６に示すように、抵抗Ｒ１、Ｒ２及びコンデンサＣ０、Ｃ１が接続されているため、放電トランジスタＤＴ＜７：０＞と放電トランジスタＤＴ＜１５：８＞はオンするタイミングがずれる。この結果、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続されたビット線と、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続されたビット線からの放電タイミングをずらすことができ、放電電流のピークを低くして、放電電流を平坦化することができる。なおここでは、書き込みデータ線Ａ−ＤＬ＜７：０＞に接続された８本のビット線と、書き込みデータ線Ａ−ＤＬ＜１５：８＞に接続された８本のビット線とで放電タイミングをずらす例を示したが、その他の本数のビット線毎に放電タイミングをずらすようにしてもよい。
【００７０】
以上説明したように第５の実施形態では、放電トランジスタと基準電位ＶSSとの間に抵抗素子を配置し、基板電圧を基準電位ＶSSに固定することにより、さらに、所定数の放電トランジスタ毎にゲートに異なるＣＲを接続して所定数のビット線毎に放電タイミングずらすことにより、放電電流のピークを低く押さえ、放電電流を平坦化している。これにより、書き込み動作により蓄積された書き込み電圧の放電電流を小さく平坦化でき、書き込み電圧の放電電流によって生じる電源ノイズが読み出し回路に与える影響を低減することができる。
【００７１】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００７２】
【図１】この発明の第１〜第５の実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】第１の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図である。
【図３】第２の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図である。
【図４】第３の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図である。
【図５】第４の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図である。
【図６】第５の実施形態の半導体記憶装置における書き込み負荷回路及び書き込み放電回路の回路図である。
【図７】この発明の実施形態の書き込み放電回路における放電電流を示す図である。
【符号の説明】
【００７３】
１１…カラムデコーダ、１２…ロウデコーダ、１３…電源スイッチ、１４…データ線スイッチ、１５…アドレススイッチ、１６…アドレスバッファ、１７…コマンドレジスタ、１８…入出力（Ｉ／Ｏ）回路、１９…電源回路、２０…書き込み負荷回路、２１…書き込み放電回路、２２…リード用センスアンプ、２３…ベリファイ用センスアンプ、２４…制御回路、ＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３…バンク。
【図１】
2006331543.tif 000003
【図２】
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【図３】
2006331543.tif 000005
【図４】
2006331543.tif 000006
【図５】
2006331543.tif 000007
【図６】
2006331543.tif 000008
【図７】
2006331543.tif 000009