(57)【要約】【課題】  メモリへの意図しない書き込み及び消去を防止する。【解決手段】  無線通信によって外部のリーダ／ライタと情報の送受信を行い、コントローラ１８の制御のもとで内部のメモリ１９に必要なデータを書き込むＲＦＩＤタグにおいて、メモリ１９のアドレスレジスタは、リードアドレスを格納するリードアドレスレジスタ２４とライトアドレスを格納するライトアドレスレジスタ２３の２つを含んでおり、コントローラ１８は、リードアドレスレジスタ２４とライトアドレスレジスタ２３の格納値が等しいときのみコマンドレジスタ１７に格納されたコマンドに基づくメモリ１９に対する書き込み又は消去を実行する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
無線通信によって外部のリーダ／ライタと情報の送受信を行う通信手段と、
この通信手段を介して受信されたコマンドを格納するコマンドレジスタと、
前記通信手段を介して前記リーダ／ライタからデータが書き込まれる書換可能な不揮発性のメモリと、
このメモリのアドレスを格納するアドレスレジスタと、
このアドレスレジスタに格納されるアドレスと同一のアドレスが格納可能な冗長レジスタと、
前記コマンドレジスタに格納されたコマンドをデコードして各部を制御するコントローラと、
前記リーダ／ライタからの電波を受信することにより内部の動作に必要な電力を生成する電源回路と
を備えたＲＦＩＤ等の個体認識無線装置において、
前記コントローラは、前記アドレスレジスタと前記冗長レジスタの格納値が等しいときのみ前記コマンドレジスタに格納されたコマンドに基づく前記メモリに対する書き込み又は消去を実行する
ことを特徴とする個体認識無線装置。
【請求項２】
前記アドレスレジスタは、ライトアドレスを格納するライトアドレスレジスタであり、
前記冗長レジスタは、リードアドレスを格納するリードアドレスレジスタである
ことを特徴とする請求項１記載の個体認識無線装置。
【請求項３】
前記メモリに対する書き込み又は消去のコマンドを実行するに先立って、前記アドレスレジスタ及び冗長レジスタに同一のメモリアドレスを格納する
ことを特徴とする請求項１記載の個体認識無線装置。
【請求項４】
前記アドレスレジスタの格納値と、前記冗長レジスタの格納値とを比較して、両者が一致したときに前記メモリへのアクセス許可を前記コントローラに与えるコンパレータを備えたことを特徴とする請求項１記載の個体認識無線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、識別すべき対象物に装着されるタグ状又はラベル状の個体認識無線装置（以下、「ＲＦＩＤ（Radio Frequency Identification）装置」とも呼ぶ。）に関する。
【背景技術】
【０００２】
従来より、この種のＲＦＩＤ装置は、例えば無線ＩＣタグ等の形態で識別対象物に装着され、物流管理や駅の入退場管理などに利用されている。中でもパッシブ型のＲＦＩＤ装置は、電池を内蔵せずに、外部のリーダ／ライタからの電波によって内部に必要な電力を生成し、リーダ／ライタの呼びかけに応答する形でリーダ／ライタと交信するため、小型化及び動作の恒久化が可能である。
【０００３】
パッシブ型のタグの一例は、例えば非特許文献１に開示されている。ここに開示されたタグは、通信機能及び受信電波により電力を生成する機能を有するフロント・エンド回路と、必要なデータを記憶するメモリと、データ１、データ２、マスクデータ及びアドレスをそれぞれ格納するレジスタと、受信されたコマンドに基づいて各部を制御するコントローラとを備えて構成されている。
【非特許文献１】ISO/IEC WD 18000-4 (22 February, 2000), P34, Figure 2-4 Tag block diagram
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したパッシブ型のＲＦＩＤ装置では、受信電波から動作に必要な電力を生成している関係上、リーダ／ライタとの交信範囲に入ると電源がオンし、交信範囲から外れると電源がオフする。内部のメモリには、電源オフ時にも記憶内容が消失しないように、書換可能な不揮発性のメモリが使用される。このメモリに対するライト動作は、リーダ／ライタから与えられるライトコマンドを内部のコントローラが解読することにより実行される。リーダ／ライタから送られて来るコマンドは、コマンドレジスタに格納され、コントローラはこのコマンドレジスタに格納されたコマンドを解読する。電源がオンになったときには、各レジスタの内容がリセット信号でクリアされる。
【０００５】
しかし、上述したＲＦＩＤ装置では、リーダ／ライタからの電波の受信可能範囲に入った直後では、電源電圧が安定に供給されないため、リセット信号の生成の有無が不安定になり、この結果、レジスタが確実にリセットされない不具合が生じることがある。このため、コマンドレジスタの値は不定になることがある。従って、この値が、もしメモリに対するライトコマンドや消去コマンドであった場合には、メモリへの意図しない書き込み動作又は消去動作が開始され、重要な情報が消失してしまうという問題がある。特に、上述した非特許文献に開示されたＩＳＯ１８０００−４で規定されているコマンドは４ビットで構成されるため、１／１６の高い確率でメモリへのライトコマンドが発生する。
【０００６】
本発明は、このような問題点に鑑みてなされたもので、メモリへの意図しない書き込み及び消去を防止することができる個体認識無線装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る個体認識無線装置は、無線通信によって外部のリーダ／ライタと情報の送受信を行う通信手段と、この通信手段を介して受信されたコマンドを格納するコマンドレジスタと、前記通信手段を介して前記リーダ／ライタからデータが書き込まれる書換可能な不揮発性のメモリと、このメモリのアドレスを格納するアドレスレジスタと、このアドレスレジスタに格納されるアドレスと同一のアドレスが格納可能な冗長レジスタと、前記コマンドレジスタに格納されたコマンドをデコードして各部を制御するコントローラと、前記リーダ／ライタからの電波を受信することにより内部の動作に必要な電力を生成する電源回路とを備えた個体認識無線装置において、前記コントローラは、前記アドレスレジスタと前記冗長レジスタの格納値が等しいときのみ前記コマンドレジスタに格納されたコマンドに基づく前記メモリに対する書き込み又は消去を実行することを特徴とする。
【０００８】
なお、ここで、前記アドレスレジスタは、例えばライトアドレスを格納するライトアドレスレジスタであり、前記冗長レジスタは、例えばリードアドレスを格納するリードアドレスレジスタである。
【発明の効果】
【０００９】
本発明によれば、アドレスレジスタと冗長レジスタとに同一のアドレスが格納されるようになっており、コントローラが、アドレスレジスタと冗長レジスタの格納値が等しいときのみコマンドレジスタに格納されたライトコマンドを実行するようにしているので、コマンドレジスタの値がたまたまメモリに対するライトコマンドであっても、これと同時に、アドレスレジスタと冗長レジスタの格納値が等しくなる確率は極めて低い。このため、本発明によれば、メモリへの意図しない書き込みを防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
【００１１】
図１は、本発明の一実施形態に係るＲＦＩＤ装置としてのタグの構成を示すブロック図である。
【００１２】
このタグは、認識対象、例えば商品、荷物の搬送用パレット等に装着され、例えば２．４５ＧＨｚの無線通信によって図示しないリーダ／ライタとの間で必要な情報がリード／ライトされるものであり、具体的には次のように構成されている。
【００１３】
即ち、アンテナ１１が、例えばループ状のプリント印刷回路の形態で外部のリーダ／ライタに送受信するために設けられている。このアンテナ１１を介してリーダ／ライタとデータの交信を行うための検波機能及び送信機能、並びに２．４５ＧＨｚの電波を整流及び昇圧して定電圧を生成する電源供給機能を有するアナログ・フロント・エンド（ＡＦＥ）回路１３が設けられている。このＡＦＥ回路１３を介して受信されたデータは、選択回路（ＳＥＬ）１４の一方の入力を介してシリアル／パラレル変換シフトレジスタ（Ｓ／Ｐ−ＳＲ）１５に格納される。また、ＳＥＬ１４の他方の入力には、シリアル入出力インタフェース（ＳＩＯ）１６を介して入力されたデータが供給され、Ｓ／Ｐ−ＳＲ１５に格納される。Ｓ／Ｐ−ＳＲ１５に格納されたデータのうち、コマンドの部分は、コマンドレジスタ（ＣＭＤ）１７に格納される。Ｓ／Ｐ−ＳＲ１５及びＣＭＤ１７に格納されたデータは、コントローラ（ＣＮＴ）１８に供給され、ＣＮＴ１８は、入力されたコマンドをデコードして各レジスタ値の設定やメモリ１９への書き込み動作等を制御する。メモリ１９には、タグの識別ＩＤの他、必要な情報が格納される。メモリ１９は、電源オフ時でも記憶内容を消失しないように、書換可能な不揮発性メモリにて構成される。
【００１４】
データ１レジスタ（Ｄ１）２１には、メモリ１９に書き込むデータが格納され、データ２レジスタ（Ｄ２）２２には、メモリ１９から読み出されたデータが格納される。ライトアドレスレジスタ（ＷＡ）２３には、メモリ１９の書き込みアドレスが格納される。リードアドレスレジスタ（ＲＡ）２４には、メモリ１９の読み出しアドレスが格納される。これらのアドレスレジスタ２３，２４は、格納値を歩進させるためのインクリメント機能を有している。選択回路（ＳＥＬ）２５は、ライトアドレスとリードアドレスとを選択してメモリ１９に供給する。コンパレータ（ＣＭＰ）２６は、ライトアドレスとリードアドレス、データ１とデータ２とを比較する。その比較結果は、コントローラ１８への制御信号として与えられている。
【００１５】
マスクレジスタ（ＭＳＫ）２７には、データ１とデータ２をマスクして、その結果をコンパレータ（ＣＭＰ）２６で比較するためのマスクデータが格納される。ステータスレジスタ（ＳＴ）２８には、Sleep, Isolate, Low-Voltage等のタグの状態を示すフラグが格納される。送信データレジスタ（Ｔ−ＤＡＴＡ）２９には、外部のリーダ／ライタに送信する送信データが格納される。パラレル／シリアル変換シフトレジスタ（Ｐ／Ｓ−ＳＲ）３０は、送信データをシリアルデータに変換する。シリアルデータに変換された送信データは、マンチェスタコード・エンコーダ３１にてマンチェスタコードに変換される。マンチェスタコードは、ＡＦＥ回路１３に内蔵された発振回路（ＯＳＣ）１３５で生成された発振信号を周波数分割回路（Ｆ−ＤＩＶ）３２によって分割して得られた４００ｋＨｚのキャリアを変調し、ＡＦＥ回路１３で応答信号として受信電波の反射波に重畳され、外部のリーダ／ライタに送信される。
【００１６】
図２は、ＡＦＥ回路１３の詳細を示すブロック図である。
【００１７】
アンテナ１１から受信される電波は、倍電圧整流回路１３１にて整流及び昇圧され、シャント型定電圧回路１３２で定電圧化され、各部に供給される。
【００１８】
また、アンテナ１１から受信された信号は、検波回路１３３にて検波され、シリアルデータが抽出される。検波回路１３３が２．４５ＧＨｚの電波を検出したら、スタートアップ回路１３５が起動され、これによって定電流回路１３６が動作して各回路に電流を供給する。この結果、検波回路１３３がリセット回路１３４を起動する。ＭＩＸ回路１３８は、アンテナ１１から反射される受信信号の応答パルスの部分にマンチェスタコード・エンコーダ３１からの送信データを重畳する。
【００１９】
次に、このように構成されたタグの動作を説明する。
【００２０】
図３は、リーダ／ライタからタグに与えられるコマンドの例を示している。図示の例は、メモリ１９に対する書き込み時のコマンド例である。
【００２１】
まず、リーダ／ライタから“Initial”コマンドが与えられる。これにより、タグの内部の全レジスタがクリアされる。このとき、Sleep Flag=1のスリープ状態で、 Isolate Flag =0のメモリ書き込み不可状態となる。次に、“Wake up”コマンドが与えられる。これにより、Sleep Flag=0のアクティブ状態で、 Isolate Flag =1のメモリアクセス可能状態となる。続いて、“Load Read Address”コマンドが与えられる。これにより、受信されたデータがリードアドレスとしてＲＡレジスタ２４に格納される。次に、“Load Write Address”コマンドが与えられる。これにより、受信されたデータがライトアドレスとしてＷＡレジスタ２４に格納される。なお、このとき、リードアドレスとライトアドレスとは、同じアドレスが与えられる。次に、“Write Data”コマンドが与えられる。これにより、Ｄ１レジスタ２１に格納されている値がメモリ１９のＷＡレジスタ２３に格納されたライトアドレスの場所に書き込まれる。ライトアドレスとリードアドレスは共にインクリメントされる。
【００２２】
以上の処理の中で、リーダ／ライタから“Initial”コマンドが与えられる前は、各レジスタの値が不定であるため、たまたまＣＭＤレジスタ１７に、“Write Data”コマンドと同一のコードが格納され、Isolate Flag =1になっていた場合には、ＣＮＴ１８がメモリ１９に対して書き込み動作を実行してしまう。
【００２３】
そこで、本実施形態では、ＷＡレジスタ２３の内容とＲＡレジスタ２４の内容とが一致したときに限り、ＣＭＰ２６からメモリアクセス許可信号をＣＮＴ１８に出力し、それ以外ではメモリアクセスを許可しないようにしている。仮に、ライトアドレス及びリードアドレスが共に１０ビットであったとすると、アドレスがたまたま一致する確率は、１／１０２４２であり、メモリ１９に対する誤書き込み及び誤消去の発生確率は極めて小さくなる。
【００２４】
なお、以上の実施形態では、アドレスレジスタと、これと同一のアドレスが格納される冗長レジスタとが、それぞれライトアドレスレジスタ２３及びリードアドレスレジスタ２４である例を示したが、リーダ／ライタがアクセス可能なレジスタ（例えばＤ１，Ｄ２，ＭＳＫ）であれば、冗長レジスタとして他のレジスタを用いても良い。しかし、上述した用途には、最もビット長が長いアドレスレジスタ２３，２４が最適であることは言うまでもない。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係るタグの構成を示すブロック図である。
【図２】同タグにおけるアナログ・フロント・エンド（ＡＦＥ）回路の構成を示すブロック図である。
【図３】リーダ／ライタからタグに送信されるコマンドの例を示すフローチャートである。
【符号の説明】
【００２６】
１１…アンテナ、１３…アナログ・フロント・エンド（ＡＦＥ）回路、１４，２５…選択回路、１５…シリアル／パラレル変換シフトレジスタ、１６…シリアル入出力インタフェース、１７…コマンドレジスタ、１８…コントローラ、１９…メモリ、２１…データ１レジスタ、２２…データ２レジスタ、２３…ライトアドレスレジスタ、２４…リードアドレスレジスタ、２６…コンパレータ、２７…マスクレジスタ、２８…ステータスレジスタ、２９…送信データレジスタ、３０…パラレル／シリアル変換シフトレジスタ、３１…マンチェスタコード・エンコーダ、３２…周波数分割回路。
【図１】
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【図２】
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【図３】
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