(57)【要約】 【課題】素子分離領域のトレンチ内壁のシリコン格子構造が損傷された部分に不純物イオンを注入してフォトダイオードが損傷されるのを防止してフォトダイオード領域の表面を保護し、低照度特性などの受光特性を向上させることができるＣＭＯＳイメージセンサ及びその製造方法を提供する。【解決手段】 アクティブ領域と素子分離領域が形成されるｐ型半導体基板に少なくとも第１、第２パッド膜を形成する段階と、素子分離領域の少なくとも第１、第２パッド膜を除去して露出された半導体基板を選択的に除去してトレンチを形成する段階と、トレンチ内壁の第１Ｐ型不純物領域を形成する段階と、トレンチを満たすように基板の全面に素子分離用絶縁膜を形成する段階と、トレンチ領域にだけ残るように素子分離用絶縁膜を除去し、第２パッド膜を除去する段階と、アクティブ領域にｎ型イオンを注入してフォトダイオード領域を形成する段階とを含む。【選択図】図４ｄ
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【特許請求の範囲】
【請求項１】
素子分離領域とアクティブ領域を有する半導体基板と、
前記半導体基板のアクティブ領域にｐ型不純物領域に取り囲まれるように形成され、光の照射により光電荷を生成するフォトダイオードと、
前記フォトダイオードの垂直線上に形成されるカラーフィルタ層及びマイクロレンズとを含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
素子分離領域とアクティブ領域を有するＰ−型半導体基板と、
前記素子分離領域の前記半導体基板に形成されるトレンチと、
前記トレンチの内壁に形成される第１Ｐ型不純物領域と、
前記トレンチ内に形成される素子分離膜と、
前記第１Ｐ型不純物領域に隣接した前記アクティブ領域に形成されるｎ型フォトダイオード領域と、
前記フォトダイオード領域の表面に形成される第２Ｐ型不純物領域と、
前記フォトダイオードの垂直線上に形成されるカラーフィルタ層及びマイクロレンズとを含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項３】
前記素子分離膜は高密度プラズマ酸化膜で形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
アクティブ領域と素子分離領域が形成されたｐ型半導体基板に少なくとも第１、第２パッド膜を形成する段階と、
前記素子分離領域の前記少なくとも第１、第２パッド膜を除去し、露出された前記半導体基板を選択的に除去してトレンチを形成する段階と、
前記トレンチ内壁の前記半導体基板に第１Ｐ型不純物領域を形成する段階と、
前記トレンチを満たすように前記基板の全面に素子分離用絶縁膜を形成する段階と、
前記トレンチ領域にだけ残るように前記素子分離用絶縁膜を除去し、前記第２パッド膜を除去する段階と、
前記アクティブ領域にｎ型イオンを注入してフォトダイオード領域を形成する段階とを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項５】
前記第１パッド膜は酸化膜であり、前記第２パッド膜は窒化膜または窒化膜とＴＥＯＳ酸化膜が積層されたものであることを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項６】
前記トレンチ内壁の前記半導体基板に第１Ｐ型不純物領域を形成する前に、前記トレンチ内壁に犠牲絶縁膜を形成する段階を更に含むことを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記犠牲絶縁膜は熱酸化工程により形成することを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記第１Ｐ型不純物領域を形成する方法は、ｐ型不純物をチルトイオン注入して形成することを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記素子分離用絶縁膜は高密度プラズマ酸化膜で形成することを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記素子分離用絶縁膜及び第２パッド膜は化学機械的研磨(ＣＭＰ)工程で除去することを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記フォトダイオード領域の表面に第１Ｐ型不純物領域を形成する段階を更に含むことを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記半導体基板上にゲート絶縁膜及びゲート電極を形成する段階と、
ソース/ドレイン領域を形成する段階と、
前記フォトダイオード領域の上側にカラーフィルタ層とマイクロレンズを形成する段階とを更に含むことを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサ及びその製造方法に関し、特に素子隔離膜(ＳＴＩ；Shallow Trench Isolation)の境界とフォトダイオードの表面でのダメージを防止して受光特性を向上させたＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
一般に、イメージセンサは光学的映像を電気的信号に変換させる半導体素子で、電荷結合素子(ＣＣＤ)と相補型金属酸化物半導体(ＣＭＯＳ)イメージセンサとに分けられる。
【０００３】
電荷結合素子はマトリックス状に配列されて光の信号を電気的信号に変換する複数のフォトダイオード(ＰＤ)と、そのマトリックス状に配列された各垂直方向のフォトダイオード間に形成され、各フォトダイオードから生成された電荷を垂直方向に伝送する複数の垂直方向の電荷伝送領域(ＶＣＣＤ)と、各垂直方向の電荷伝送領域により伝送された電荷を水平方向に伝送する水平方向の電荷伝送領域(ＨＣＣＤ)と、水平方向に伝送された電荷をセンシングして電気的な信号を出力するセンス増幅器とを備えている。
【０００４】
しかし、このようなＣＣＤは駆動方式が複雑で、電力消費が多いだけでなく、多段階のフォトリソグラフィが要求されるため、製造工程が複雑であると言う短所を有している。また、電荷結合素子は制御回路、信号処理回路、アナログ/デジタル変換回路などを電荷結合素子チップに集積させることが難しいため、製品の小型化が困難であるという短所を有する。
【０００５】
最近、電荷結合素子の短所を克服するための次世代イメージセンサとしてＣＭＯＳイメージセンサが注目を浴びている。ＣＭＯＳイメージセンサはＣＭＯＳ技術を使用して、制御回路及び信号処理回路などを周辺回路として形成し、さらに、、単位画素の数量に該当するＭＯＳトランジスタを半導体基板に形成することにより、ＭＯＳトランジスタにより各単位画素の出力を順次検出するスイッチング方式を採用した素子である。即ち、ＣＭＯＳイメージセンサは単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることにより、スイッチング方式で各単位画素の電気的信号を順次検出して映像を表現する。
【０００６】
ＣＭＯＳイメージセンサはＣＭＯＳ製造技術を用いるため、低い電力消耗、少ないフォトリソグラフィのステップによる単純な製造工程などのような長所を有する。また、ＣＭＯＳイメージセンサは制御回路、信号処理回路、アナログ/デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができるため、製品の小型化が容易であるという長所を有している。したがって、ＣＭＯＳイメージセンサは現在デジタルスチールカメラ、デジタルビデオカメラなどのような様々な応用部分で広く使われている。
【０００７】
ＣＭＯＳイメージセンサはトランジスタの個数により３Ｔ型、４Ｔ型、５Ｔ型等に区分される。３Ｔ型は１つのフォトダイオードと３つのトランジスタとで構成され、４Ｔ型は１つのフォトダイオードと４つのトランジスタとで構成される。３Ｔ型ＣＭＯＳイメージセンサの単位画素に対する等価回路及びレイアウトを説明すると、次の通りである。
図１は一般的な３Ｔ型ＣＭＯＳイメージセンサの等価回路図であり、図２は一般的な３Ｔ型ＣＭＯＳイメージセンサの単位画素を示したレイアウト図である。
【０００８】
一般的な３Ｔ型ＣＭＯＳイメージセンサの単位画素は、図１に示したように、１つのフォトダイオードＰＤと３つのｎＭＯＳトランジスタＴ１、Ｔ２、Ｔ３とで構成される。フォトダイオードＰＤのカソードは第１ｎＭＯＳトランジスタＴ１のドレイン及び第２ｎＭＯＳトランジスタＴ２のゲートに接続されている。そして、第１、第２ｎＭＯＳトランジスタＴ１、Ｔ２のソースは全て基準電圧ＶＲを供給する電源線に接続されており、第１ｎＭＯＳトランジスタＴ１のゲートはリセット信号ＲＳＴが供給されるリセット線に接続されている。また、第３ｎＭＯＳトランジスタＴ３のソースは第２ｎＭＯＳトランジスタのドレインに接続され、第３ｎＭＯＳトランジスタＴ３のドレインは信号線を通して読取り回路(図示せず)に接続され、第３ｎＭＯＳトランジスタＴ３のゲートは選択信号ＳＬＣＴが供給される列選択線に接続されている。したがって、第１ｎＭＯＳトランジスタＴ１はリセットトランジスタＲｘ、第２ｎＭＯＳトランジスタＴ２はドライブトランジスタＤｘ、第３ｎＭＯＳトランジスタＴ３は選択トランジスタＳｘとする。
【０００９】
一般的な３Ｔ型ＣＭＯＳイメージセンサの単位画素は、図２に示したように、アクティブ領域１０のうちの、幅が広い部分に１つのフォトダイオード２０を形成し、残り部分の細長いアクティブ領域１０に各々オーバーラップするように３つのトランジスタのゲート電極１２０、１３０、１４０を形成する。即ち、ゲート電極１２０によりリセットトランジスタＲｘが形成され、ゲート電極１３０によりドライブトランジスタＤｘが形成され、ゲート電極１４０により選択トランジスタＳｘが形成される。各トランジスタのアクティブ領域１０には各ゲート電極１２０、１３０、１４０の下を除外した部分に不純物イオンが注入されて各トランジスタのソース/ドレイン領域が形成される。したがって、リセットトランジスタＲｘとドライブトランジスタＤｘとの間のソース/ドレイン領域には電源電圧Ｖｄｄが印加され、セレクトトランジスタＳｘの一方のソース/ドレイン領域は読取り回路(図示せず)に接続される。
【００１０】
このような構成を有する従来のＣＭＯＳイメージセンサの製造方法を説明すると、次の通りである。
【００１１】
図３ａ〜３ｆは従来技術に係るＣＭＯＳイメージセンサの工程断面図であり、図２のＩ−Ｉ’線上の断面図である。
図３ａに示したように、ｐ型半導体基板１に低濃度のＰ型(Ｐ-)エピ層(p-type epitaxial layer)２を形成し、エピ層２上にパッド酸化膜３、パッド窒化膜４、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)酸化膜５を順に形成し、ＴＥＯＳ酸化膜５上に感光膜６を形成する。
【００１２】
図３ｂに示したように、アクティブ領域と素子分離領域を区画するマスクを用いて露光して現像し、素子分離領域の感光膜６を除去する。そして上記のようにパターニングされた感光膜６をマスクとして用いて素子分離領域のパッド酸化膜３、パッド窒化膜４、ＴＥＯＳ酸化膜５を選択的に除去する。
図３ｃに示したように、パターニングされたパッド酸化膜３、パッド窒化膜４、ＴＥＯＳ酸化膜５をマスクとして用いて素子分離領域のエピ層２を所定深さでエッチングしてトレンチ７を形成する。その後、感光膜６を全て除去する。
【００１３】
図３ｄに示したように、トレンチ７が形成された基板の全面に犠牲酸化膜８を薄く形成し、トレンチ７を満すように基板にＯ3 ＴＥＯＳ膜９を形成する。この時、犠牲酸化膜８はトレンチの内壁にも形成され、Ｏ3 ＴＥＯＳ膜９は約１０００℃以上の温度で形成される。 
図３ｅに示したように、化学機械的研磨(ＣＭＰ)工程でトレンチ７領域にだけ残るようにＯ3 ＴＥＯＳ膜９を除去する。そして、パッド酸化膜３、パッド窒化膜４、ＴＥＯＳ酸化膜５を除去する。
その後、図には示さなかったが、該当領域のエピ層２にｐ型ウェル及びｎ型ウェルを形成する。
【００１４】
図３ｆに示したように、基板の全面にゲート絶縁膜及び導電層を順に形成してゲート絶縁膜及び導電層を選択的に除去し、ゲート電極１１及びゲート絶縁膜１０を形成する。全面に絶縁膜を堆積させてエッチバックしてゲート電極１１の側面に側壁絶縁膜１２を形成し、フォトダイオード領域にｐ型不純物イオンとｎ型不純物イオンを注入してフォトダイオードを形成する。
その後、図面には示さなかったが、ｐ型ウェル及びｎ型ウェル内に各々反対導電型の不純物をイオン注入して各々トランジスタのソース/ドレイン領域を形成し、フォトダイオードの上側に該当カラーフィルタ層とマイクロレンズを形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記のような従来のＣＭＯＳイメージセンサ及び製造方法においては次のような問題点があった。
【００１６】
第１に、素子分離領域にトレンチを形成する時、素子分離領域の周辺のエピ層のシリコン格子構造が損傷され、フォトダイオードの漏洩電流が発生する。その結果、フォトダイオードの受光特性が低下する。
第２に、パッド酸化膜の除去工程及び犠牲酸化膜の形成工程などでフォトダイオード領域の表面が損傷を受けてシリコンダングリングボンドによる不要なインターフェーストラップが発生するため、フォトダイオードの受光特性が低下する。
【００１７】
本発明は上記の問題点を解決するためのもので、その目的は、素子分離領域のトレンチ内壁のシリコン格子構造が損傷した部分に不純物イオンを注入してフォトダイオードが損傷されるのを防止し、製造過程中に損傷を受けることがあるフォトダイオード領域の表面を保護して低照度特性などの受光特性を向上させることができるＣＭＯＳイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、素子分離領域とアクティブ領域を有する半導体基板と、前記半導体基板のアクティブ領域にｐ型不純物領域によって囲まれるように形成され、光の照射により光電荷を生成するフォトダイオードと、前記フォトダイオードの垂直線上に形成されるカラーフィルタ層及びマイクロレンズを含むことを特徴とする。
【００１９】
また、上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、素子分離領域とアクティブ領域を有するＰ−型半導体基板と、前記素子分離領域において前記半導体基板に形成されるトレンチと、前記トレンチの内壁に形成される第１Ｐ型不純物領域と、前記トレンチ内に形成される素子分離膜と、前記第１Ｐ型不純物領域に隣接した前記アクティブ領域に形成されるｎ型フォトダイオード領域と、前記フォトダイオード領域の表面に形成される第２Ｐ型不純物領域と、前記フォトダイオードの垂直線上に形成されるカラーフィルタ層及びマイクロレンズを含むことをも特徴とする。
【００２０】
前記素子分離膜は高密度プラズマ酸化膜で形成されることが望ましい。
【００２１】
また、上記目的を達成するための、本発明に係るＣＭＯＳイメージセンサの製造方法は、アクティブ領域と素子分離領域が形成されたｐ型半導体基板に少なくとも第１、第２パッド膜を形成する段階と、前記素子分離領域の少なくとも第１、第２パッド膜を除去し、露出された前記半導体基板を選択的に除去してトレンチを形成する段階と、前記トレンチ内壁の前記半導体基板に第１Ｐ型不純物領域を形成する段階と、前記トレンチを満たすように前記基板の全面に素子分離用絶縁膜を形成する段階と、前記トレンチ領域にだけ残るように前記素子分離用絶縁膜を除去し、前記第２パッド膜を除去する段階と、前記アクティブ領域にｎ型イオンを注入してフォトダイオード領域を形成する段階とを含むことを特徴とする。
【００２２】
前記第１パッド膜は酸化膜であり、前記第２パッド膜は窒化膜または窒化膜とＴＥＯＳ酸化膜が積層されたものであることが望ましい。
【００２３】
前記トレンチ内壁の前記半導体基板に第１Ｐ型不純物領域を形成する前に、前記トレンチ内壁に犠牲絶縁膜を形成する段階を更に含むことが望ましい。
【００２４】
前記犠牲絶縁膜は熱酸化工程により形成することが望ましい。
【００２５】
前記第１Ｐ型不純物領域はｐ型不純物をチルトイオン注入して形成することが望ましい。
【００２６】
前記素子分離用絶縁膜は高密度プラズマ酸化膜で形成することが望ましい。
【００２７】
前記素子分離用絶縁膜及び第２パッド膜は化学機械的研磨(ＣＭＰ)工程で除去することが望ましい。
【００２８】
前記フォトダイオード領域の表面に第１Ｐ型不純物領域を形成する段階を更に含むことが望ましい。
【００２９】
前記半導体基板上にゲート絶縁膜及びゲート電極を形成する段階と、ソース/ドレイン領域を形成する段階と、前記フォトダイオード領域の上側にカラーフィルタ層とマイクロレンズを形成する段階とを更に含むことが望ましい。
【発明の効果】
【００３０】
本発明のＣＭＯＳイメージセンサの製造方法には次のような効果がある。
【００３１】
第１に、素子分離領域にトレンチを形成してトレンチ内壁にｐ型不純物イオンを注入してトレンチ側面周囲のｐ-型エピ層にｐ+不純物領域を形成するため、トレンチの形成時にｐ-型エピ層のシリコン格子構造が損傷してもフォトダイオードの漏洩電流が発生しない。したがって、フォトダイオードの受光特性が向上する。
第２に、素子隔離膜を形成するためのＣＭＰ工程後のパッド酸化膜がフォトダイオードの表面に残っているため、従来のように別の犠牲酸化膜を基板全面に形成する必要がなく、Ｐ型ウェル及びｎ型ウェルの形成などの工程でパッド酸化膜がフォトダイオードの表面が損傷されることを防止するため、フォトダイオードの受光特性が向上する。特に低照度の受光特性が向上する。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係るＣＭＯＳイメージセンサ及びその製造方法の好適な実施の形態について、添付の図面に基づいて詳細に説明する。
【００３３】
図４ａ〜４ｇは本発明の実施形態に係るＣＭＯＳイメージセンサの工程の断面図である。
図４ａに示したように、ｐ型半導体基板３１に低濃度のＰ型(Ｐ-)エピ層３２を形成し、エピ層３２上にパッド酸化膜３３、パッド窒化膜３４、ＴＥＯＳ酸化膜３５を順に形成し、ＴＥＯＳ酸化膜３５上に感光膜３６を形成する。
【００３４】
図４ｂに示したように、アクティブ領域と素子分離領域を決めるマスクを用いる露光、現像工程で素子分離領域の部分の感光膜３６を除去する。そして、上記のようにパターニングされた感光膜３６をマスクとして用いて素子分離領域のパッド酸化膜３３、パッド窒化膜３４、ＴＥＯＳ酸化膜３５を選択的に除去してエピ層３２を露出させる。
図４ｃに示したように、パターニングされたパッド酸化膜３３、パッド窒化膜３４、ＴＥＯＳ酸化膜３５をマスクとして用いて素子分離領域の露出されたエピ層３２を所定深さにエッチングしてトレンチ３７を形成する。
【００３５】
図４ｄに示したように、熱酸化工程でトレンチ３７内壁に犠牲酸化膜３８を薄く形成し、トレンチ３７内壁に高濃度のＰ型(Ｐ+)不純物イオンを注入して高濃度のＰ型不純物領域３９を形成する。この時、高濃度のＰ型不純物イオン注入はチルトイオン注入方法を用いる。
図４ｅに示したように、感光膜３６を全て除去し、トレンチを満たすように基板の全面にＨＤＰ(高密度プラズマ)酸化膜４０を堆積させる。
【００３６】
図４ｆに示したように、化学機械的研磨工程でトレンチ３７領域にだけ残るようにＨＤＰ酸化膜４０を除去する。そして、パッド窒化膜３４及びＴＥＯＳ酸化膜３５を除去する。しかし、パッド酸化膜３３はエピ層３２の表面に残っている。これは後続工程のイオン注入工程でバッファー酸化膜として用いるためである。
そして、図には示さなかったが、該当領域のエピ層３２にｐ型ウェル及びｎ型ウェルを形成する。
【００３７】
図４ｇに示したように、パッド酸化膜３３を除去して基板の全面にゲート絶縁膜及び導電層を順に形成し、ゲート絶縁膜及び導電層を選択的に除去してゲート電極４２及びゲート絶縁膜４１を形成し、フォトダイオード領域にｎ型不純物イオンを注入してフォトダイオード４４を形成する。勿論、アクティブ領域のソース/ドレイン領域にＬＤＤを形成する。
そして、全面に絶縁膜を成膜してエッチバックしてゲート電極４２の側面に側壁絶縁膜４３を形成する。さらに、図面には示さなかったが、ｐ型ウェル及びｎ型ウェル内に各々反対導電型の高濃度不純物をイオン注入して各々トランジスタのソース/ドレイン領域を形成する。また、フォトダイオード４４の表面にｐ型(Ｐ0)不純物イオンを注入してＰ0型不純物領域４５を形成する。
その後、通常の方法でフォトダイオード４４の上側に該当カラーフィルタ層とマイクロレンズを各々形成する。
【００３８】
したがって、本実施形態に係るＣＭＯＳイメージセンサのフォトダイオードの構造は、図４ｇに示したように、素子分離領域に高濃度のｐ+型不純物領域が形成され、フォトダイオードの表面にＰ0不純物領域が形成され、下側はｐ-型エピ層が形成されるため、フォトダイオードはｐ型不純物領域に取り囲まれる構造となっている。
【図面の簡単な説明】
【００３９】
【図１】一般的なＣＭＯＳイメージセンサの１画素の等価回路図である。
【図２】一般的なＣＭＯＳイメージセンサの１画素のレイアウト図である。
【図３ａ】従来技術に係るＣＭＯＳイメージセンサの工程断面図である。
【図３ｂ】従来技術に係るＣＭＯＳイメージセンサの工程断面図である。
【図３ｃ】従来技術に係るＣＭＯＳイメージセンサの工程断面図である。
【図３ｄ】従来技術に係るＣＭＯＳイメージセンサの工程断面図である。
【図３ｅ】従来技術に係るＣＭＯＳイメージセンサの工程断面図である。
【図３ｆ】従来技術に係るＣＭＯＳイメージセンサの工程断面図である。
【図４ａ】本発明の実施形態に係るＣＭＯＳイメージセンサの工程断面図である。
【図４ｂ】本発明の実施形態に係るＣＭＯＳイメージセンサの工程断面図である。
【図４ｃ】本発明の実施形態に係るＣＭＯＳイメージセンサの工程断面図である。
【図４ｄ】本発明の実施形態に係るＣＭＯＳイメージセンサの工程断面図である。
【図４ｅ】本発明の実施形態に係るＣＭＯＳイメージセンサの工程断面図である。
【図４ｆ】本発明の実施形態に係るＣＭＯＳイメージセンサの工程断面図である。
【図４ｇ】本発明の実施形態に係るＣＭＯＳイメージセンサの工程断面図である。
【符号の説明】
【００４０】
３１ 半導体基板、３２ Ｐ型エピ層、３３ パッド酸化膜、３４ パッド窒化膜、３５ ＴＥＯＳ酸化膜、３６ 感光膜、３７ トレンチ、３８ 犠牲酸化膜、３９ 高濃度のＰ型不純物領域、４０ ＨＤＰ酸化膜、４１ ゲート絶縁膜、４２ ゲート電極、４３ 側壁絶縁膜、４４ フォトダイオード、４５ p0型不純物領域
【図１】
2006080476.tif 000003
【図２】
2006080476.tif 000004
【図３ａ】
2006080476.tif 000005
【図３ｂ】
2006080476.tif 000006
【図３ｃ】
2006080476.tif 000007
【図３ｄ】
2006080476.tif 000008
【図３ｅ】
2006080476.tif 000009
【図３ｆ】
2006080476.tif 000010
【図４ａ】
2006080476.tif 000011
【図４ｂ】
2006080476.tif 000012
【図４ｃ】
2006080476.tif 000013
【図４ｄ】
2006080476.tif 000014
【図４ｅ】
2006080476.tif 000015
【図４ｆ】
2006080476.tif 000016
【図４ｇ】
2006080476.tif 000017