(57)【要約】【課題】選択回路部で選択する遅延クロック信号を切り替える時に生じるジッタを抑制することができるクロック遅延回路を提供する。【解決手段】本発明のクロック遅延回路は、クロック信号を遅延させた遅延クロック信号を出力する遅延回路部と、遅延回路部から出力される遅延クロック信号を任意に選択して出力する選択回路部とを有しており、遅延回路部と選択回路部との間に直列にジッタ抑制素子が接続されている。【選択図】図１
2006129180.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を互いに異なる遅延量で遅延させた複数の遅延クロック信号を出力する遅延回路部と、前記遅延回路部から出力される複数の遅延クロック信号を任意に選択して出力する選択回路部とを有してなるクロック遅延回路において、
前記遅延回路部と前記選択回路部との間に直列にジッタ抑制素子が接続されていることを特徴とするクロック遅延回路。
【請求項２】
前記遅延回路部は、クロックを単位遅延量だけ遅延させる遅延回路が複数接続されていて、複数の遅延回路のそれぞれから出力される遅延クロック信号の遅延量が互いに異なる構成になっており、
前記選択回路部は、複数の前記遅延回路にそれぞれ対応して設けられ、対応する遅延回路から出力された遅延クロックを選択して出力する選択回路が複数接続された構成になっており、
前記ジッタ抑制素子は、複数の前記遅延回路および前記選択回路にそれぞれ対応して複数設けられており、対応する遅延回路と選択回路との間に直列に接続されている、請求項１に記載のクロック遅延回路。
【請求項３】
前記選択回路は、対応する遅延回路からの遅延クロック信号を導通または遮断する第１のトランスファーゲートと、他の選択回路にて選択された遅延クロック信号を導通または遮断する第２のトランスファーゲートとを備え、外部入力される信号に応じて第１および第２のトランスファーゲートのいずれかを導通した遅延クロック信号を出力する構成になっており、
前記ジッタ抑制素子は、前記選択回路の前記第１のトランスファーゲートと前記遅延回路との間に直列に接続されている、請求項２に記載のクロック遅延回路。
【請求項４】
前記ジッタ抑制素子がインバータである、請求項１から３のいずれか１項に記載のクロック遅延回路。
【請求項５】
前記ジッタ抑制素子がＮＡＮＤ素子である、請求項１から３のいずれか１項に記載のクロック遅延回路。
【請求項６】
前記クロック遅延回路は、半導体記憶装置に搭載されたＤＬＬ回路に設けられたクロック遅延回路である、請求項１から５のいずれか１項に記載のクロック遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック遅延回路に関し、特に、半導体記憶装置に搭載されるＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）回路に設けられるクロック遅延回路に関する。
【背景技術】
【０００２】
半導体記憶装置の中には、高速動作を可能とするために、クロックの立ち上がり（Ｒｉｓｅ）エッジと立ち下がり（Ｆａｌｌ）エッジの双方のエッジに同期してデータを出力するものがある。このような半導体記憶装置は特許文献１〜４に開示されている。
【０００３】
上述の半導体記憶装置においては、データ信号ＤＱを出力するためのデータ出力用クロックＱＣＬＫ＃Ｔ，ＱＣＬＫ＃Ｂを生成し、データ出力用クロックＱＣＬＫ＃Ｔに基づいてクロックの立ち上がりエッジに同期してデータ信号ＤＱを出力するとともに、データ出力用クロックＱＣＬＫ＃Ｂに基づいてクロックの立ち下がりエッジに同期してデータ信号ＤＱを出力するＤＬＬ回路が搭載されている。
【０００４】
上述の半導体記憶装置においては、クロックが高周波になるほど、ＤＬＬ回路で生成されるデータ出力用ＱＣＬＫ＃Ｔ，ＱＣＬＫ＃Ｂのジッタのデータ信号ＤＱへの影響が顕著になる。そのため、半導体記憶装置の設計上、データ出力用ＱＣＬＫ＃Ｔ，ＱＣＬＫ＃Ｂのジッタを低減することは非常に重要である。
【０００５】
図３に、一般的なＤＬＬ回路の一構成例を示す。また、図４に、ＤＬＬ回路に設けられる従来のクロック遅延回路の一構成例を示す。
【０００６】
図３に示すＤＬＬ回路は、入力バッファ（ＩＮ）１０１と、クロック遅延回路（Ｄｅｌａｙ  Ｌｉｎｅ）１０２Ｒ，１０２Ｆと、インタポレータ回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０３Ｒ，１０３Ｆと、レベルシフト回路（Ｌｅｖｅｌ  Ｓｈｉｆｔｅｒ）１０４と、出力バッファ（ＯＵＴ）１０５と、レプリカ回路（Ｒｅｐｌｉｃａ）１０６Ｒ，１０６Ｆと、Ｐ／Ｄ（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）回路１０７Ｒ，１０７Ｆと、Ｒｉｓｅ制御回路（Ｒｉｓｅ  Ｃｏｎｔｒｏｌ）１０８Ｒと、Ｆａｌｌ制御回路（Ｆａｌｌ  Ｃｏｎｔｒｏｌ）１０８Ｆと、Ｒｉｓｅカウンタ（Ｒｉｓｅ  Ｃｏｕｎｔｅｒ）１０９Ｒと、Ｆａｌｌカウンタ（Ｆａｌｌ  Ｃｏｕｎｔｅｒ）１０９Ｆと、プリデコード回路（Ｐｒｅ  Ｄｅｃ）１１０Ｒ，１１０Ｆと、５ビットＤＡＣ回路１１１Ｒ，１１１Ｆと、から構成されている。
【０００７】
入力バッファ１０１は、互いに相補の外部クロック信号ＣＬＫ，ＣＬＫＢを入力とし、Ｒｉｓｅ  ＣＬＫ用の内部クロック信号ＩＣＬＫ＃Ｒと、Ｆａｌｌ  ＣＬＫ用の内部クロック信号ＩＣＬＫ＃Ｆとを出力する。
【０００８】
クロック遅延回路１０２Ｒは、内部クロック信号ＩＣＬＫ＃Ｒを遅延させた遅延クロック信号ＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅを出力する。また、クロック遅延回路１０２Ｆは、内部クロック信号ＩＣＬＫ＃Ｆを遅延させた遅延クロック信号ＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅを出力する。
【０００９】
インタポレータ回路１０３Ｒは、ＢＩＡＳＲＥ／Ｏに応じたミックス比で、遅延クロック信号ＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅをミックスする。また、インタポレータ回路１０３Ｆは、ＢＩＡＳＦＥ／Ｏに応じたミックス比で、遅延クロックＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅをミックスする。
【００１０】
レベルシフト回路１０４は、インタポレータ回路１０３Ｒ，１０３Ｆからの出力に基づきデータ出力用クロックＱＣＬＫ＃Ｔ，ＱＣＬＫ＃Ｂを生成するとともに、生成したデータ出力用クロックＱＣＬＫ＃Ｔ，ＱＣＬＫ＃Ｂのレベル変換を行う。具体的には、遅延クロック信号ＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅがミックスされた出力の立ち上がりエッジを基に、データ出力用クロックＱＣＬＫ＃Ｔの立ち上がりエッジを決定し、遅延クロック信号ＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅがミックスされた出力の立ち上がりエッジを基に、データ出力用クロックＱＣＬＫ＃Ｂの立ち上がりエッジを決定する。なお、上記のレベル変換動作は、クロック遅延回路１０２Ｒ，１０２Ｆ、インタポレータ回路１０３Ｒ，１０３Ｆ、および５ビットＤＡＣ回路１１１Ｒ，１１１Ｆが外部電圧を使用すると電圧変動やノイズの影響を受けるために内部電圧（定電圧）を使用し、これ以外の構成要素が外部電圧を使用しているために行われる動作である。
【００１１】
出力バッファ１０５は、データ出力用クロックＱＣＬＫ＃Ｔに基づきクロックの立ち上がりエッジに同期してデータ信号ＤＱを出力するとともに、データ出力用クロックＱＣＬＫ＃Ｂに基づきクロックの立ち下がりエッジに同期してデータ信号ＤＱを出力する。
【００１２】
レプリカ回路１０６Ｒは、データ出力用クロックＱＣＬＫ＃Ｔのレプリカ信号ＲＣＬＫを生成する。また、レプリカ回路１０６Ｆは、データ出力用クロックＱＣＬＫ＃Ｂのレプリカ信号ＦＣＬＫを生成する。
【００１３】
Ｐ／Ｄ回路１０７Ｒは、外部クロック信号ＣＬＫとレプリカ信号ＲＣＬＫの立ち上がりエッジの位相を比較し、レプリカ信号ＲＣＬＫの位相が外部クロック信号ＣＬＫよりも早いか遅いかを判定する。また、Ｐ／Ｄ回路１０７Ｆは、外部クロック信号ＣＬＫＢとレプリカ信号ＦＣＬＫの立ち上がりエッジの位相を比較し、レプリカ信号ＦＣＬＫの位相が外部クロック信号ＣＬＫＢよりも早いか遅いかを判定する。
【００１４】
Ｒｉｓｅ制御回路１０８Ｒは、Ｐ／Ｄ回路１０７Ｒの判定結果に基づきＲｉｓｅカウンタ１０９Ｒのカウント値を制御する。具体的には、レプリカ信号ＲＣＬＫの位相が外部クロック信号ＣＬＫよりも早い場合にはカウント値をインクリメントすることで、レプリカ信号ＲＣＬＫの位相を遅らせ、レプリカ信号ＲＣＬＫの位相が外部クロック信号ＣＬＫよりも早い場合にはカウント値をデクリメントすることで、レプリカ信号ＲＣＬＫの位相を早める。また、Ｆａｌｌ制御回路１０８Ｆは、Ｐ／Ｄ回路１０７Ｆの判定結果に基づきＦａｌｌカウンタ１０９Ｆのカウント値を制御する。Ｆａｌｌ制御回路１０８Ｆの制御方法は、Ｒｉｓｅ制御回路１０８Ｒと同じである。
【００１５】
Ｒｉｓｅカウンタ１０９Ｒは、Ｒｉｓｅ制御回路１０８Ｒによりカウント値が制御されるアップダウンカウンタである。Ｒｉｓｅカウンタ１０９Ｒのカウント値の上位５ビットは、クロック遅延回路１０２Ｒにおける遅延量を決定するための値としてプリデコード回路１１０Ｒに出力され、下位５ビットは、インタポレータ回路１０３Ｒにおける遅延クロック信号ＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅのミックス比を決定するための値として５ビットＤＡＣ回路１１１Ｒに出力される。また、Ｆａｌｌカウンタ１０９Ｆは、Ｆａｌｌ制御回路１０８Ｆによりカウント値が制御されるアップダウンカウンタである。Ｆａｌｌカウンタ１０９Ｆのカウント値の上位５ビットは、クロック遅延回路１０２Ｆにおける遅延量を決定するための値としてプリデコード回路１１０Ｆに出力され、下位５ビットは、インタポレータ回路１０３Ｆにおける遅延クロック信号ＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅのミックス比を決定するための値として５ビットＤＡＣ回路１１１Ｆに出力される。
【００１６】
プリデコード回路１１０Ｒは、Ｒｉｓｅカウンタ１０９Ｒのカウント値の上位５ビットのプリデコーディング処理を行って、クロック遅延回路１０２Ｒにおける遅延量を決定するプリデコーディング信号ＰＲＥＤＥＣＲを出力する。また、プリデコード回路１１０Ｆは、Ｆａｌｌカウンタ１０９Ｆのカウント値の上位５ビットのプリデコーディング処理を行って、クロック遅延回路１０２Ｆにおける遅延量を決定するプリデコーディング信号ＰＲＥＤＥＣＦを出力する。
【００１７】
５ビットＤＡＣ回路１１１Ｒは、Ｒｉｓｅカウンタ１０９Ｒのカウント値の下位５ビットをデジタル信号からアナログ信号に変換し、インタポレータ回路１０３Ｒにおける遅延クロック信号ＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅのミックス比を決定するバイアス電圧ＢＩＡＳＲＥ／Ｏを生成する。また、５ビットＤＡＣ回路１１１Ｆは、Ｆａｌｌカウンタ１０９Ｆのカウント値の下位５ビットを入力として、インタポレータ回路１０３Ｆにおける遅延クロック信号ＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅのミックス比を決定するバイアス電圧ＢＩＡＳＦＥ／Ｏを生成する。
【００１８】
上記のように構成されたＤＬＬ回路においては、外部クロックＣＬＫ，ＣＬＫＢから発生した内部クロックＩＣＬＫ＃Ｒ、ＩＣＬＫ＃Ｆは、クロック遅延回路１０２Ｒ，１０２Ｒにてカウンタ制御による遅延量の粗調整が行われる。それにより、クロック遅延回路１０２Ｒ，１０２Ｆからは、単位遅延量の遅延差をもつ遅延クロックＯＵＴＲ＿Ｏ，ＯＵＴＲ＿ＥおよびＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅが出力される。これらの遅延クロックＯＵＴＲ＿Ｏ，ＯＵＴＲ＿ＥおよびＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅは、インタポレータ回路１０３Ｒ，１０３Ｆにてそれぞれミックスされることで遅延量の微調整が行われ、レベルシフト回路１０４にて外部クロックＣＬＫ，ＣＬＫＢにあわせてデータ信号ＤＱを出力するためのデータ出力用クロックＱＣＬＫ＃Ｔ，ＱＣＬＫ＃Ｂが生成されて出力される。
【００１９】
図４に示す従来のクロック遅延回路は、図３に示したＲｉｓｅ  ＣＬＫ用のクロック遅延回路１０２Ｒの構成要素として、内部クロックＩＣＬＫ＃Ｒを互いに異なる遅延量で遅延させた複数の遅延クロックを出力する遅延回路部４１Ｒと、遅延回路部４１Ｒから出力される複数の遅延クロックを任意に選択して、遅延クロックＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅとして出力する選択回路部４２Ｒとを有している。また、このクロック遅延回路は、図３に示したＦａｌｌ  ＣＬＫ用のクロック遅延回路１０２Ｆの構成要素として、内部クロックＩＣＬＫ＃Ｆを互いに異なる遅延量で遅延させた複数の遅延クロックを出力する遅延回路部４１Ｆと、遅延回路部４１Ｆから出力される複数の遅延クロックを任意に選択して、遅延クロックＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅとして出力する選択回路部４２Ｆとを有している。なお、Ｒｉｓｅ  ＣＬＫ用の回路構成と、Ｆａｌｌ  ＣＬＫ用の回路構成とは構成が同じであるため、以下では、代表して、Ｆａｌｌ  ＣＬＫ用の回路構成について説明する。
【００２０】
遅延回路部４１Ｆは、内部クロックＩＣＬＫ＃Ｆを単位遅延量だけ遅延させる遅延回路４１１が複数接続されており、それにより複数の遅延回路４１１のそれぞれから出力される遅延クロックの遅延量が互いに異なる構成になっている。
【００２１】
遅延回路４１１のそれぞれは、インバータＮＶ４１２と、コンデンサ（図４ではＮＭＯＳトランジスタで構成されている）４１３と、コンデンサ（図４ではＰＭＯＳトランジスタで構成されている）４１４とから構成されている。このように、遅延回路４１１は、インバータＮＶ４１２の出力部分にコンデンサ４１３，４１４による容量の負荷を設けることによって、単位遅延量の調整を行っている。
【００２２】
選択回路部４２Ｆは、複数の遅延回路４１１にそれぞれ対応して設けられ、対応する遅延回路４１１から出力された遅延クロックを選択して、遅延クロックＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅとして出力する選択回路４２１が複数接続された構成になっている。なお、選択回路部４２Ｆにおいては、奇数段目の選択回路４２１のいずれかが選択した遅延クロックが遅延クロックＯＵＴＦ＿Ｏとして出力され、偶数段目の選択回路４２１のいずれかが選択した遅延クロックが遅延クロックＯＵＴＦ＿Ｅとして出力される。
【００２３】
選択回路４２１のそれぞれは、ＮＡＮＤ素子ＮＡ４２２と、インバータＮＶ４２３と、クロックドインバータＣＶ４２４，４２５とから構成されている。
【００２４】
例えば、図４の選択回路部４２Ｆを構成する選択回路４２１の中で、偶数となる２段目の選択回路４２１内の各構成要素は、次のような動作を行う。ＮＡＮＤ素子ＮＡ４２２は、プリデコード回路１０１Ｆからの自段（２段目）の選択回路４２１に対するプリデコーディング信号ＰＲＥＤＥＣＦ<１>と前段（１段目）の選択回路４２１に対するプリデコーディング信号ＰＲＥＤＥＣＦ<０>とのＮＡＮＤを演算する。インバータＮＶ４２３は、ＮＡＮＤ素子ＮＡ４２２の出力を反転出力する。クロックドインバータＣＶ４２４は、ＮＡＮＤ素子ＮＡ４２２の反転出力に応じて、次の偶数段目（４段目）の選択回路からの遅延クロックを反転出力する。クロックドインバータ４２５は、ＮＡＮＤ素子ＮＡ４２２の出力に応じて、自段（２段目）の対応する遅延回路４１１からの遅延クロックを反転出力する。このように、選択回路４２１は、外部入力されるプリデコーディング信号ＰＲＥＤＥＣＦに応じて、クロックドインバータ４２４，４２５のいずれかから反転出力された遅延クロックを出力する構成になっている。なお、選択回路４２１間は、インバータを介して接続されている。
【００２５】
以下、図４に示した従来のクロック遅延回路を設けたＤＬＬ回路の各部（図３のブロック図参照）における信号波形について、図５を参照して説明する。なお、以下の記載では、図４のｍ−１段目、ｍ段目、ｍ＋１段目の遅延回路４１１に設けられたインバータＮＶ４１２を、それぞれ、インバータＮＶ＃０，ＮＶ＃１，ＮＶ＃２として説明する。また、図４のｍ−１段目、ｍ段目、ｍ＋１段目の選択回路４２１に設けられたクロックドインバータＣＶ４２５を、それぞれ、クロックドインバータＣＶ＃０，ＣＶ＃１，ＣＶ＃２とし、また、ＮＡＮＤ素子ＮＡ４２２を、それぞれ、ＮＡＮＤ素子ＮＡ＃０，ＮＡ＃１，ＮＡ＃２として説明する。
【００２６】
図５において、時刻ｔ１までの区間では、プリデコーディング信号ＰＲＥＤＥＣＦ＜ｍ−１＞は“Ｈｉｇｈ”で、その他のプリデコーディング信号は全て“Ｌｏｗ”である。即ち、ｍ−１段目のＮＡＮＤ素子ＮＡ＃０から出力されるセレクト信号ＳＥＬＦＢ＜ｍ−１＞とｍ段目のＮＡＮＤ素子ＮＡ＃１から出力されるセレクト信号ＳＥＬＦＢ＜ｍ＞が“Ｌｏｗ”で、その他のセレクト信号は全て“Ｈｉｇｈ”であるため、ｍ−１段目のクロックドインバータＣＮ＃０と、ｍ段目のクロックドインバータＣＮ＃１とが選択されている。この場合、ｍ−１段目のインバータＮＶ＃０の出力が遅延クロックＯＵＴＦ＿Ｏとして出力され、ｍ段目のインバータＮＶ＃１の出力が遅延クロックＯＵＴＦ＿Ｅとして出力される。Ｒｉｓｅ  ＣＬＫ用の選択回路部４２Ｒからも、同様の動作で遅延クロックＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅが出力される。遅延クロックＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅは、インタポレータ回路１０３Ｒにてバイアス電圧ＢＩＡＳＲＥ／Ｏに応じたミックス比でミックスされ、それにより、立ち上がりエッジに同期してデータ信号ＤＱを出力するためのデータ出力用クロックＱＣＬＫ＃Ｔが生成される。また、遅延クロックＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅは、インタポレータ回路１０３Ｆにてバイアス電圧ＢＩＡＳＦＥ／Ｏに応じたミックス比でミックスされ、それにより、立ち下がりエッジに同期してデータ信号ＤＱを出力するためのデータ出力用クロックＱＣＬＫ＃Ｂが生成される。
【００２７】
以降、インタポレータ回路１０３Ｒ，１０３Ｆに対するミックス比がＯＵＴＦ＿Ｅ：ＯＵＴＦ＿Ｏ＝１００％：０％になると、時刻ｔ１において、プリデコーディング信号ＰＲＥＤＥＣＦ＜ｍ＞は“Ｈｉｇｈ”で、その他のプリデコーディング信号は全て“Ｌｏｗ”になる。即ち、ｍ段目のＮＡＮＤ素子ＮＡ＃１から出力されるセレクト信号ＳＥＬＦＢ＜ｍ＞とｍ＋１段目のＮＡＮＤ素子ＮＡ＃２から出力されるセレクト信号ＳＥＬＦＢ＜ｍ＋１＞が“Ｌｏｗ”で、その他のセレクト信号は全て“Ｈｉｇｈ”になるため、ｍ段目のクロックドインバータＣＮ＃１と、ｍ＋１段目のクロックドインバータＣＮ＃２とが選択され、ｍ−１段目のクロックドインバータＣＮ＃０は非選択となる。このとき、ｍ−１段目のインバータＮＶ＃０の出力部分に相当するノードＡにおける遅延クロックの立ち上がりエッジと選択信号ＳＥＬＦＢ＜ｍ−１＞の切替ノイズとが重なると、ノードＡにジッタが発生する。すると、このジッタが、ｍ段目のインバータＮＶ＃１の出力部分に相当するノードＢ、遅延クロックＯＵＴＦ＿Ｅ、出力データ用クロックＱＣＬＫ＃Ｂへと伝播してしまう。
【００２８】
以降、同様に、インタポレータ回路１０３Ｒ，１０３Ｆに対するミックス比がＯＵＴＦ＿Ｅ：ＯＵＴＦ＿Ｏ＝１００％：０％になると、時刻ｔ２において、再度、ｍ−１段目のＮＡＮＤ素子ＮＡ＃０から出力されるセレクト信号ＳＥＬＦＢ＜ｍ−１＞とｍ段目のＮＡＮＤ素子ＮＡ＃１から出力されるセレクト信号ＳＥＬＦＢ＜ｍ＞が“Ｌｏｗ”で、その他のセレクト信号は全て“Ｈｉｇｈ”になるため、ｍ−１段目のクロックドインバータＣＮ＃０と、ｍ段目のクロックドインバータＣＮ＃１とが選択され、ｍ＋１段目のクロックドインバータＣＮ＃２は非選択となる。このとき、ノードＡにおける遅延クロックの立ち上がりエッジと選択信号ＳＥＬＦＢ＜ｍ−１＞の切替ノイズとが重なると、ノードＡにジッタが発生する。すると、このジッタが、ノードＢ、遅延クロックＯＵＴＦ＿Ｅ、出力データ用クロックＱＣＬＫ＃Ｂへと伝播してしまう。
【００２９】
また、ノードＡにおける遅延クロックに着目すると、ｍ−１段目の選択回路４２１のクロックドインバータＣＮ＃１が選択状態か非選択状態かに応じてノイズが発生して負荷が変動するため、ｍ−１段目の遅延回路４１１の遅延量がばらつき、ジッタの要因となる。
【特許文献１】特開２００１−０５６７２３号公報
【特許文献２】特開２００１−１１１３９４号公報
【特許文献３】特開２００３−１０１４０９号公報
【特許文献４】特開２００４−１７１０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
以上述べたように、従来のクロック遅延回路では、選択回路部で選択する遅延クロック信号を切り替える時に、ジッタが発生し、そのジッタが遅延回路部へ伝播してしまうという課題がある。
【００３１】
そこで本発明の目的は、選択回路部で選択する遅延クロック信号を切り替える時に生じるジッタを抑制することができるクロック遅延回路を提供することにある。
【課題を解決するための手段】
【００３２】
上記目的を達成するために本発明のクロック遅延回路は、
クロック信号を互いに異なる遅延量で遅延させた複数の遅延クロック信号を出力する遅延回路部と、前記遅延回路部から出力される複数の遅延クロック信号を任意に選択して出力する選択回路部とを有してなるクロック遅延回路において、
前記遅延回路部と前記選択回路部との間に直列にジッタ抑制素子が接続されていることを特徴とする。
【００３３】
この構成によれば、遅延回路部と選択回路部との間に直列に接続されたジッタ抑制素子により、選択回路部で選択する遅延クロック信号を切り替える時に発生したジッタが、遅延回路部に伝播されることが防止される。
【発明の効果】
【００３４】
以上説明したように本発明によれば、遅延回路部と選択回路部との間にジッタ抑制素子を直列に接続する構成としたため、選択回路部で選択する遅延クロック信号を切り替える時に発生したジッタが、遅延回路部に伝播されることが抑制され、ジッタを低減することができる。
【発明を実施するための最良の形態】
【００３５】
以下に、本発明を実施するための最良の形態について図面を参照して説明する。なお、以下の記載では、本実施形態のクロック遅延回路が、図３に示したＤＬＬ回路にクロック遅延回路１０２Ｒ，１０２Ｆとして設けられたものとして説明する。
【００３６】
図１に、本発明の一実施形態のクロック遅延回路の構成を示す。
【００３７】
図１に示す本実施形態のクロック遅延回路は、図３に示したＲｉｓｅ  ＣＬＫ用のクロック遅延回路１０２Ｒの構成要素として、内部クロックＩＣＬＫ＃Ｒを互いに異なる遅延量で遅延させた複数の遅延クロックを出力する遅延回路部１１Ｒと、遅延回路部１１Ｒから出力される複数の遅延クロックを任意に選択して、遅延クロックＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅとして出力する選択回路部１２Ｒと、遅延回路部１１Ｒと選択回路部１２Ｒとの間に直列に接続されたジッタ抑制素子ＮＶ１３Ｒとを有している。また、本実施形態のクロック遅延回路は、図３に示したＦａｌｌ  ＣＬＫ用のクロック遅延回路１０２Ｆの構成要素として、内部クロックＩＣＬＫ＃Ｆを互いに異なる遅延量で遅延させた複数の遅延クロックを出力する遅延回路部１１Ｆと、遅延回路部１１Ｆから出力される複数の遅延クロックを任意に選択して、遅延クロックＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅとして出力する選択回路部１２Ｆと、遅延回路部１１Ｆと選択回路部１２Ｆとの間に直列に接続されたジッタ抑制素子ＮＶ１３Ｆとを有している。なお、Ｒｉｓｅ  ＣＬＫ用の回路構成と、Ｆａｌｌ  ＣＬＫ用の回路構成とは構成が同じであるため、以下では、代表して、Ｆａｌｌ  ＣＬＫ用の回路構成について説明する。
【００３８】
遅延回路部１１Ｆは、内部クロックＩＣＬＫ＃Ｆを単位遅延量だけ遅延させる遅延回路１１１が複数接続されており、それにより複数の遅延回路１１１のそれぞれから出力される遅延クロックの遅延量が互いに異なる構成になっている。
【００３９】
遅延回路１１１のそれぞれは、インバータＮＶ１１２と、コンデンサ（図１ではＮＭＯＳトランジスタで構成されている）１１３と、コンデンサ（図４ではＰＭＯＳトランジスタで構成されている）１１４とから構成されている。このように、遅延回路１１１は、インバータＮＶ１１２の出力部分にコンデンサ１１３，１１４による容量負荷を設けることによって、単位遅延量の調整を行っている。
【００４０】
選択回路部１２Ｆは、複数の遅延回路１１１の各々に対応して設けられ、対応する遅延回路１１１から出力された遅延クロックを選択して、遅延クロックＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅとして出力する選択回路１２１が複数接続された構成になっている。なお、選択回路部１２Ｆにおいては、奇数段目の選択回路１２１のいずれかが選択した遅延クロックが遅延クロックＯＵＴＦ＿Ｏとして出力され、偶数段目の選択回路１２１のいずれかが選択した遅延クロックが遅延クロックＯＵＴＦ＿Ｅとして出力される。
【００４１】
選択回路１２１のそれぞれは、ＮＡＮＤ素子ＮＡ１２２と、インバータＮＶ１２３と、トランスファーゲートＴＧ１２４，ＴＧ１２５とから構成されている。
【００４２】
例えば、図４の選択回路部１２Ｆを構成する選択回路１２１の中で、偶数となる２段目の選択回路１２１内の各構成要素は、次のような動作を行う。ＮＡＮＤ素子ＮＡ１２２は、プリデコード回路１１０Ｆからの自段（２段目）の選択回路１２１に対するプリデコーディング信号ＰＲＥＤＥＣＦ<１>と前段（１段目）の選択回路１２１に対するプリデコーディング信号ＰＲＥＤＥＣＦ<０>とのＮＡＮＤを演算する。インバータＮＶ１２３は、ＮＡＮＤ素子ＮＡ１２２の出力を反転出力する。トランスファーゲートＴＧ１２４は、ＮＡＮＤ素子ＮＡ１２２の出力に応じて、次の偶数段目（４段目）の選択回路１２１からの遅延クロックを導通または遮断する。トランスファーゲートＴＧ１２５は、ＮＡＮＤ素子ＮＡ１２２の反転出力に応じて、自段（２段目）の対応する遅延回路１１１からの遅延クロックを導通または遮断する。このように、選択回路１２１は、外部入力されるプリデコーディング信号ＰＲＥＤＥＣＦに応じて、トランスファーゲートＴＧ１２４，１２５のいずれかを導通した遅延クロックを出力する構成になっている。なお、選択回路１２１間は、インバータを介して接続されている。
【００４３】
ジッタ抑制素子ＮＶ１３Ｆは、複数の遅延回路１１１および選択回路１２１にそれぞれ対応して複数設けられており、対応する遅延回路１１１と選択回路１２１とを直列に接続する素子である。なお、図１においては、ジッタ抑制素子ＮＶ１３Ｆは、インバータとなっているが、本発明はこれに限らずＮＡＮＤ素子としても良い。
【００４４】
以下、図１に示した本実施形態のクロック遅延回路を設けたＤＬＬ回路の各部（図３のブロック図参照）における信号波形について図２を参照して説明する。なお、以下の記載では、図１のｍ−１段目、ｍ段目、ｍ＋１段目のジッタ抑制素子ＮＶ１３Ｆを、それぞれ、ジッタ抑制素子ＮＶ＃０，ＮＶ＃１，ＮＶ＃２として説明する。また、図１のｍ−１段目、ｍ段目、ｍ＋１段目の遅延回路１１１に設けられたインバータＮＶ１１２を、それぞれ、インバータＮＶ＃３，ＮＶ＃４，ＮＶ＃５として説明する。また、図１のｍ−１段目、ｍ段目、ｍ＋１段目の選択回路１２１に設けられたトランスファーゲートＴＧ１２５を、それぞれ、トランスファーゲートＴＧ＃０，ＴＧ＃１，ＴＧ＃２とし、ＮＡＮＤ素子ＮＡ１２２を、それぞれ、ＮＡＮＤ素子ＮＡ＃０，ＮＡ＃１，ＮＡ＃２として説明する。
【００４５】
図２において、時刻ｔ１までの区間では、プリデコーディング信号ＰＲＥＤＥＣＦ＜ｍ−１＞は“Ｈｉｇｈ”で、その他のプリデコーディング信号は全て“Ｌｏｗ”である。即ち、ｍ−１段目のＮＡＮＤ素子ＮＡ＃０から出力されるセレクト信号ＳＥＬＦＢ＜ｍ−１＞とｍ段目のＮＡＮＤ素子ＮＡ＃１から出力されるセレクト信号ＳＥＬＦＢ＜ｍ＞が“Ｌｏｗ”で、その他のセレクト信号は全て“Ｈｉｇｈ”であるため、ｍ−１段目のトランスファーゲートＴＧ＃０と、ｍ段目のトランスファーゲートＴＧ＃１とが選択されている。この場合、ｍ−１段目のインバータＮＶ＃３の出力が遅延クロックＯＵＴＦ＿Ｏとして出力され、ｍ段目のインバータＮＶ＃４の出力が遅延クロックＯＵＴＦ＿Ｅとして出力される。Ｒｉｓｅ  ＣＬＫ用の選択回路部１２Ｒからも、同様の動作で遅延クロックＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅが出力される。遅延クロックＯＵＴＲ＿Ｏ，ＯＵＴＲ＿Ｅは、インタポレータ回路１０３Ｒにてバイアス電圧ＢＩＡＳＲＥ／Ｏに応じたミックス比でミックスされ、それにより、立ち上がりエッジに同期してデータ信号ＤＱを出力するためのデータ出力用クロックＱＣＬＫ＃Ｔが生成される。また、遅延クロックＯＵＴＦ＿Ｏ，ＯＵＴＦ＿Ｅは、インタポレータ回路１０３Ｆにてバイアス電圧ＢＩＡＳＦＥ／Ｏに応じたミックス比でミックスされ、それにより、立ち下がりエッジに同期してデータ信号ＤＱを出力するためのデータ出力用クロックＱＣＬＫ＃Ｂが生成される。
【００４６】
以降、インタポレータ回路１０３Ｒ，１０３Ｆに対するミックス比がＯＵＴＦ＿Ｅ：ＯＵＴＦ＿Ｏ＝１００％：０％になると、時刻ｔ１において、プリデコーディング信号ＰＲＥＤＥＣＦ＜ｍ＞は“Ｈｉｇｈ”で、その他のプリデコーディング信号は全て“Ｌｏｗ”になる。即ち、ｍ段目のＮＡＮＤ素子ＮＡ＃１から出力されるセレクト信号ＳＥＬＦＢ＜ｍ＞とｍ＋１段目のＮＡＮＤ素子ＮＡ＃２から出力されるセレクト信号ＳＥＬＦＢ＜ｍ＋１＞が“Ｌｏｗ”で、その他のセレクト信号は全て“Ｈｉｇｈ”になるため、ｍ段目のトランスファーゲートＴＧ＃１と、ｍ＋１段目のトランスファーゲートＴＧ＃２とが選択され、ｍ−１段目のトランスファーゲートＴＧ＃０は非選択となる。このとき、ｍ−１段目のトランスファーゲートＴＧ＃０の入力部分に相当するノードＢにおける遅延クロックの立ち上がりエッジと選択信号ＳＥＬＦＢ＜ｍ−１＞の切替ノイズとが重なると、ノードＢにジッタが発生する。しかしながら、ジッタ抑制インバータＮＶ＃０の存在によって、ノードＢに発生したジッタが、ｍ−１段目のインバータＮＶ＃３の出力部分に相当するノードＡに伝播するのが阻止される。そのため、ノードＢに発生したジッタが、ｍ段目のインバータＮＶ＃４の出力部分に相当するノードＣ、遅延クロックＯＵＴＦ＿Ｅ、出力データ用クロックＱＣＬＫ＃Ｂへと伝播することは無い。
【００４７】
以降、同様に、インタポレータ回路１０３Ｒ，１０３Ｆに対するミックス比がＯＵＴＦ＿Ｅ：ＯＵＴＦ＿Ｏ＝１００％：０％になると、時刻ｔ２において、再度、ｍ−１段目のＮＡＮＤ素子ＮＡ＃０から出力されるセレクト信号ＳＥＬＦＢ＜ｍ−１＞とｍ段目のＮＡＮＤ素子ＮＡ＃１から出力されるセレクト信号ＳＥＬＦＢ＜ｍ＞が“Ｌｏｗ”で、その他のセレクト信号は全て“Ｈｉｇｈ”になるため、ｍ−１段目のトランスファーゲートＴＧ＃０と、ｍ段目のトランスファーゲートＴＧ＃１とが選択され、ｍ＋１段目のトランスファーゲートＴＧ＃２は非選択となる。このとき、ノードＢにおける遅延クロックの立ち上がりエッジと選択信号ＳＥＬＦＢ＜ｍ−１＞の切替ノイズとが重なると、ノードＢにジッタが発生する。しかしながら、ジッタ抑制インバータＮＶ＃０の存在によって、ノードＢに発生したジッタが、ｍ−１段目のインバータＮＶ＃３の出力部分に相当するノードＡに伝播するのが阻止される。そのため、ノードＢに発生したジッタが、ノードＣ、遅延クロックＯＵＴＦ＿Ｅ、出力データ用クロックＱＣＬＫ＃Ｂへと伝播することは無い。
【００４８】
また、ノードＡにおける遅延クロックに着目すると、ｍ−１段目の選択回路１２１のトランスファーゲートＴＧ＃１が選択状態か非選択状態かに関わらず、ノードＡにノイズは発生せず、負荷は一定である。このように、どの選択回路１２１のトランスファーゲートが選択されても、遅延回路１１１の１つ当たりの遅延量は一定に保たれるため、出力データ用クロックＱＣＬＫ＃Ｔ，ＱＣＬＫ＃Ｂのジッタ低減に寄与することができる。
【図面の簡単な説明】
【００４９】
【図１】本実施形態のクロック遅延回路の構成を示す図である。
【図２】図１に示したクロック遅延回路を用いたＤＬＬ回路内の各部における信号波形の一例を示す図である。
【図３】一般的なＤＬＬ回路の一構成例を示すブロック図である。
【図４】従来のクロック遅延回路の一構成例を示す図である。
【図５】図４に示したクロック遅延回路を用いたＤＬＬ回路内の各部における信号波形の一例を示す図である。
【符号の説明】
【００５０】
１１Ｒ，１１Ｆ    遅延回路部
１２Ｒ，１２Ｆ    選択回路部
ＮＶ１３Ｒ，ＮＶ１３Ｆ    ジッタ抑制素子
１１１    遅延回路
ＮＶ１１２    インバータ
１１３，１１４    コンデンサ
１２１    選択回路
ＮＡ１２２    ＮＡＮＤ素子
ＮＶ１２３    インバータ
ＴＧ１２４，ＴＧ１２５    トランスファーゲート
【図１】
2006129180.tif 000003
【図２】
2006129180.tif 000004
【図３】
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【図４】
2006129180.tif 000006
【図５】
2006129180.tif 000007