(57)【要約】【課題】製造工程の数を少なくすることが出来る半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、第１導電型素子領域１ｂ、第２導電型素子領域１ａ、及び素子分離膜２上に、第１導電型の不純物が導入されたポリシリコン膜４を形成し、ポリシリコン膜４をパターニングすることにより、第１ゲート電極４ｂ、第２ゲート電極４ａ、及び抵抗素子４ｃを形成する。第１ゲート電極４ｂ及び抵抗素子４ｃを第１のマスクで覆い、第２導電型の不純物を注入することにより、第２の不純物領域を形成するとともに、第２ゲート電極４ａを低抵抗化する。また、第２導電型素子領域１ａ及び抵抗素子４ｃを第２のマスクで覆い、第１導電型の不純物を注入することにより、第１の不純物領域を形成するとともに、第１ゲート電極４ｂを低抵抗化する。【選択図】      図１
2006080219.tif 000002
【特許請求の範囲】
【請求項１】
下地膜上に、不純物が導入されたポリシリコン膜を堆積する工程と、
前記ポリシリコン膜をパターニングすることにより、ゲート電極を形成するとともに抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１導電型素子領域、第２導電型素子領域、及び前記第１及び第２導電型素子領域それぞれを分離する素子分離膜上に、第１導電型の不純物が導入されたポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングすることにより、前記第１導電型素子領域に位置する第１ゲート電極、前記第２導電型素子領域に位置する第２ゲート電極、及び前記素子分離膜上に位置する抵抗素子を形成する工程と、
前記第１ゲート電極及び前記抵抗素子を第１のマスクで覆う工程と、
前記第１のマスクが存在する状態で前記第２導電型素子領域及び前記第２ゲート電極に第２導電型の不純物を注入することにより、前記第２導電型素子領域にソース及びドレインとなる第２の不純物領域を形成するとともに、前記第２ゲート電極を低抵抗化する工程と、
前記第１のマスクを除去する工程と、
前記第２ゲート電極及び前記抵抗素子を第２のマスクで覆う工程と、
前記第２のマスクが存在する状態で前記第１導電型素子領域及び前記第１ゲート電極に第１導電型の不純物を注入することにより、前記第１導電型素子領域にソース及びドレインとなる第１の不純物領域を形成するとともに、前記第１ゲート電極を低抵抗化する工程と、
を具備する半導体装置の製造方法。
【請求項３】
下地膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に不純物を導入する工程と、
前記ポリシリコン膜をパターニングすることにより、ゲート電極を形成するとともに抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項４】
第１導電型素子領域、第２導電型素子領域、及び前記第１及び第２導電型素子領域それぞれを分離する素子分離膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に第１導電型の不純物を導入する工程と、
前記ポリシリコン膜をパターニングすることにより、前記第１導電型素子領域に位置する第１ゲート電極、前記第２導電型素子領域に位置する第２ゲート電極、及び前記素子分離膜上に位置する抵抗素子を形成する工程と、
前記第１ゲート電極及び前記抵抗素子を第１のマスクで覆う工程と、
前記第１のマスクが存在する状態で前記第２導電型素子領域及び前記第２ゲート電極に第２導電型の不純物を注入することにより、前記第２導電型素子領域にソース及びドレインとなる第２の不純物領域を形成するとともに、前記第２ゲート電極を低抵抗化する工程と、
前記第１のマスクを除去する工程と、
前記第２ゲート電極及び前記抵抗素子を第２のマスクで覆う工程と、
前記第２のマスクが存在する状態で前記第１導電型素子領域及び前記第１ゲート電極に第１導電型の不純物を注入することにより、前記第１導電型素子領域にソース及びドレインとなる第１の不純物領域を形成するとともに、前記第１ゲート電極を低抵抗化する工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記ポリシリコン膜に導入された不純物の濃度は、前記第２の不純物領域における前記第２導電型の不純物濃度の２０％以下である請求項２または４に記載の半導体装置の製造方法。
【請求項６】
前記ポリシリコン膜に導入された不純物の濃度は、２×１０１４／ｃｍ３以上８×１０１４／ｃｍ３以下である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ポリシリコン膜に導入される不純物はＮ型不純物である請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記抵抗素子の抵抗は、１００Ω／□以上１０００Ω／□以下である請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
第１ゲート電極を有する第１導電型トランジスタと、
第２ゲート電極を有する第２導電型トランジスタと、
前記第１及び第２導電型トランジスタそれぞれを分離する素子分離膜と、
前記素子分離膜上に形成されたポリシリコン抵抗と、
を具備し、
前記ポリシリコン抵抗には第１導電型の不純物が導入されており、
前記第１ゲート電極には、前記ポリシリコン抵抗より高い濃度で第１導電型の不純物が導入されており、
前記第２ゲート電極には、第１導電型の不純物、及び該第１導電型の不純物より高い濃度の第２導電型の不純物それぞれが導入されている半導体装置。
【請求項１０】
前記ポリシリコン抵抗における第１導電型の不純物濃度と、前記第２ゲート電極における第１導電型の不純物濃度は略等しい請求項９に記載の半導体装置。
【請求項１１】
前記ポリシリコン抵抗に導入された第1導電型の不純物は、前記ポリシリコン抵抗となる膜が堆積されるときに、該膜中に導入されている請求項９または１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、製造工程の数を少なくすることが出来る半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図３及び図４の各図は、従来の半導体装置の製造方法を説明するための断面図である。この方法で製造される半導体装置は、Ｐ型トランジスタ、Ｎ型トランジスタ及びポリシリコン抵抗を有する。
【０００３】
まず、図３（Ａ）に示すように、シリコン基板１０１上に素子分離膜１０２を形成し、Ｐ型素子領域１０１ａ及びＮ型素子領域１０１ｂを互いに分離する。次いで、Ｐ型素子領域１０１ａ及びＮ型素子領域１０１ｂそれぞれにゲート酸化膜１０３ａ，１０３ｂを形成する。次いで、全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜１０３ａ，１０３ｂそれぞれ上にはゲート電極１０４ａ，１０４ｂが形成され、素子分離膜１０２上にはポリシリコン抵抗１０４ｃが形成される。
【０００４】
次いで、図３（Ｂ）に示すように、Ｎ型素子領域１０１ｂ上及びポリシリコン抵抗１０４ｃ上それぞれを覆うように、レジストパターン１１０ａを形成する。次いで、レジストパターン１１０ａ、素子分離膜１０２及びゲート電極１０４ａをマスクとしてシリコン基板１０１にＰ型不純物を注入する。これにより、Ｐ型素子領域１０１ａにはＰ型低濃度不純物領域１０６ａが形成される。
【０００５】
その後、図３（Ｃ）に示すように、レジストパターン１１０ａを除去する。次いで、Ｐ型素子領域１０１ａ上及びポリシリコン抵抗１０４ｃ上それぞれを覆うように、レジストパターン１１０ｂを形成する。次いで、レジストパターン１１０ｂ、素子分離膜１０２及びゲート電極１０４ｂをマスクとしてシリコン基板１０１にＮ型不純物を注入する。これにより、Ｎ型素子領域１０１ｂには低濃度Ｎ型不純物領域１０６ｂが形成される。
【０００６】
その後、図４（Ａ）に示すように、レジストパターン１１０ｂを除去する。次いで、ゲート電極１０４ａ，１０４ｂの側壁にサイドウォール１０５ａ，１０５ｂを形成する。このとき、ポリシリコン抵抗１０４ｃの側壁にもサイドウォール１０５ｃが形成される。
【０００７】
次いで、Ｎ型素子領域１０１ｂ上及びポリシリコン抵抗１０４ｃ上それぞれを覆うように、レジストパターン１１１ａを形成する。次いで、レジストパターン１１１ａ、素子分離膜１０２、ゲート電極１０４ａ、及びサイドウォール１０５ａをマスクとしてシリコン基板１０１にＰ型不純物を注入する。これにより、Ｐ型素子領域１０１ａには、ソース及びドレインとなるＰ型不純物領域１０７ａが形成される。このようにして、Ｐ型トランジスタが形成される。また、ゲート電極１０４ａにもＰ型不純物が注入され、ゲート電極１０４ａが低抵抗化する。
【０００８】
その後、図４（Ｂ）に示すように、レジストパターン１１１ａを除去する。次いで、Ｐ型素子領域１０１ａ上及びポリシリコン抵抗１０４ｃ上それぞれを覆うように、レジストパターン１１１ｂを形成する。次いで、レジストパターン１１１ｂ、素子分離膜１０２、ゲート電極１０４ｂ、及びサイドウォール１０５ｂをマスクとしてシリコン基板１０１にＮ型不純物を注入する。これにより、Ｎ型素子領域１０１ｂには、ソース及びドレインとなるＮ型不純物領域１０７ｂが形成される。このようにして、Ｎ型トランジスタが形成される。また、ゲート電極１０４ｂにもＮ型不純物が注入され、ゲート電極１０４ｂが低抵抗化する。
【０００９】
その後、図４（Ｃ）に示すように、レジストパターン１１１ｂを除去する。次いで、Ｐ型素子領域１０１ａ及びＮ型素子領域１０１ｂそれぞれ上を覆うように、レジストパターン１１１ｃを形成する。次いで、レジストパターン１１１ｃをマスクとして、ポリシリコン抵抗１０４ｃにＮ型の不純物を導入し、ポリシリコン抵抗１０４ｃの抵抗値を所望の値に調整する。なお、ポリシリコン抵抗１０４ｃに導入されるＮ型不純物の濃度は、Ｎ型不純物領域１０７ｂに導入されている不純物の濃度より低く、また、低濃度Ｎ型不純物領域１０６ｂに導入されている不純物の濃度とも異なる。その後、レジストパターン１１１ｂを除去する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記した従来技術では、ポリシリコン抵抗の抵抗値を所望の値に調整するために、ポリシリコン抵抗に不純物を導入する工程（レジストパターンを形成する工程、不純物を導入する工程、及びレジストパターンを除去する工程）を、他の工程から独立して設けていた。
【００１１】
一方、半導体装置の微細化が進むにつれて、ポリシリコン抵抗も微細化している。この場合、同一の抵抗値を得るためには、ポリシリコン抵抗に導入される不純物の量が少なくして、ポリシリコン抵抗のシート抵抗値を高くする必要がある。ポリシリコン抵抗に導入される不純物の量が少なくなると、上記した従来方法とは別の方法で半導体装置を形成し、半導体装置の製造工程数を少なくできる可能性がある。
【００１２】
本発明は上記のような事情を考慮してなされたものであり、その目的は、製造工程の数を少なくすることが出来る半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、下地膜上に、不純物が導入されたポリシリコン膜を堆積する工程と、
前記ポリシリコン膜をパターニングすることにより、ゲート電極を形成するとともに抵抗素子を形成する工程と、
を具備する。
【００１４】
この半導体装置の製造方法によれば、不純物が導入されているポリシリコン膜を堆積することにより、パターニング直後に、不純物が導入された抵抗素子を形成することができる。従って、ポリシリコンからなる抵抗素子に不純物を導入して抵抗値を調整する工程を省略することが出来るため、半導体装置の製造工程数を少なくすることができる。
【００１５】
本発明に係る他の半導体装置の製造方法は、第１導電型素子領域、第２導電型素子領域、及び前記第１及び第２導電型素子領域それぞれを分離する素子分離膜上に、第１導電型の不純物が導入されたポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングすることにより、前記第１導電型素子領域に位置する第１ゲート電極、前記第２導電型素子領域に位置する第２ゲート電極、及び前記素子分離膜上に位置する抵抗素子を形成する工程と、
前記第１ゲート電極及び前記抵抗素子を第１のマスクで覆う工程と、
前記第１のマスクが存在する状態で前記第２導電型素子領域及び前記第２ゲート電極に第２導電型の不純物を注入することにより、前記第２導電型素子領域にソース及びドレインとなる第２の不純物領域を形成するとともに、前記第２ゲート電極を低抵抗化する工程と、
前記第１のマスクを除去する工程と、
前記第２ゲート電極及び前記抵抗素子を第２のマスクで覆う工程と、
前記第２のマスクが存在する状態で前記第１導電型素子領域及び前記第１ゲート電極に第１導電型の不純物を注入することにより、前記第１導電型素子領域にソース及びドレインとなる第１の不純物領域を形成するとともに、前記第１ゲート電極を低抵抗化する工程と、
を具備する。
【００１６】
この半導体装置の製造方法によれば、ポリシリコン膜には予め不純物が導入されているため、この不純物の濃度を調整することにより、パターニング直後の抵抗素子に、所望の抵抗値をもたせることができる。また、第２ゲート電極にも第１導電型の不純物が導入されてしまうが、第２の不純物領域を形成するときに、十分な量の第２導電型の不純物が導入されるため、十分に低抵抗化する。
従って、ポリシリコンからなる抵抗素子に不純物を導入して抵抗値を調整する工程を省略することが出来るため、半導体装置の製造工程数を少なくすることができる。
【００１７】
本発明に係る他の半導体装置の製造方法は、下地膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に不純物を導入する工程と、
前記ポリシリコン膜をパターニングすることにより、ゲート電極を形成するとともに抵抗素子を形成する工程と、
を具備する。
【００１８】
本発明に係る他の半導体装置の製造方法は、第１導電型素子領域、第２導電型素子領域、及び前記第１及び第２導電型素子領域それぞれを分離する素子分離膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に第１導電型の不純物を導入する工程と、
前記ポリシリコン膜をパターニングすることにより、前記第１導電型素子領域に位置する第１ゲート電極、前記第２導電型素子領域に位置する第２ゲート電極、及び前記素子分離膜上に位置する抵抗素子を形成する工程と、
前記第１ゲート電極及び前記抵抗素子を第１のマスクで覆う工程と、
前記第１のマスクが存在する状態で前記第２導電型素子領域及び前記第２ゲート電極に第２導電型の不純物を注入することにより、前記第２導電型素子領域にソース及びドレインとなる第２の不純物領域を形成するとともに、前記第２ゲート電極を低抵抗化する工程と、
前記第１のマスクを除去する工程と、
前記第２ゲート電極及び前記抵抗素子を第２のマスクで覆う工程と、
前記第２のマスクが存在する状態で前記第１導電型素子領域及び前記第１ゲート電極に第１導電型の不純物を注入することにより、前記第１導電型素子領域にソース及びドレインとなる第１の不純物領域を形成するとともに、前記第１ゲート電極を低抵抗化する工程と、
を具備する。
【００１９】
ポリシリコン膜に導入された不純物の濃度は、第２の不純物領域における第２導電型の不純物濃度の２０％以下であるのが好ましい。また、ポリシリコン膜に導入された不純物の濃度は、２×１０１４／ｃｍ３以上８×１０１４／ｃｍ３以下であるのが好ましい。
ポリシリコン膜に導入される不純物は、例えばＮ型不純物である。また、抵抗素子の抵抗は、例えば１００Ω／□以上１０００Ω／□以下である。
【００２０】
本発明に係る半導体装置は、第１ゲート電極を有する第１導電型トランジスタと、
第２ゲート電極を有する第２導電型トランジスタと、
前記第１及び第２導電型トランジスタそれぞれを分離する素子分離膜と、
前記素子分離膜上に形成されたポリシリコン抵抗と、
を具備し、
前記ポリシリコン抵抗には第１導電型の不純物が導入されており、
前記第１ゲート電極には、前記ポリシリコン抵抗より高い濃度で第１導電型の不純物が導入されており、
前記第２ゲート電極には、第１導電型の不純物、及び該第１導電型の不純物より高い濃度の第２導電型の不純物それぞれが導入されている。
【００２１】
この半導体装置において、例えば、ポリシリコン抵抗における第１導電型の不純物濃度と、第２ゲート電極における第１導電型の不純物濃度は略等しい。また、ポリシリコン抵抗に導入された第1導電型の不純物は、前記ポリシリコン抵抗となる膜が堆積されるときに、該膜中に導入されている。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本方法で製造される半導体装置は、Ｐ型トランジスタ、Ｎ型トランジスタ及び中抵抗（例えば１００Ω／□以上１０００Ω／□以下）のポリシリコン抵抗を有する。
【００２３】
まず、図１（Ａ）に示すように、シリコン基板１上に素子分離膜２を形成し、Ｐ型素子領域１ａ及びＮ型素子領域１ｂを互いに分離する。素子分離膜２は、例えばＬＯＣＯＳ法により形成されるが、トレンチアイソレーション法によりシリコン基板１に埋め込まれてもよい。次いで、シリコン基板１を熱酸化する。これにより、Ｐ型素子領域１ａ及びＮ型素子領域１ｂそれぞれにはゲート酸化膜３ａ，３ｂが形成される。
【００２４】
次いで、素子分離膜２上、及びゲート酸化膜３ａ，３ｂそれぞれ上を含む全面上に、ポリシリコン膜４をＣＶＤ法により形成する。ここで用いられる原料ガスには、ＳｉＨ４の他にＰＨ３が含まれている。このため、ポリシリコン膜４には、形成時にＮ型の不純物であるＰが導入される。ポリシリコン膜４のＰの濃度は、ポリシリコン抵抗に導入されるべきＰの濃度に等しい。その濃度は、後述するＰ型トランジスタまたはＮ型トランジスタのソース及びドレインの不純物濃度の２０％以下であるのが好ましく、例えば２×１０１４〜８×１０１４個／ｃｍ３である。
【００２５】
次いで、図１（Ｂ）に示すように、ポリシリコン膜４上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜４上にはレジストパターン１０が形成される。次いで、レジストパターン１０をマスクとしてポリシリコン膜４をエッチングする。これにより、ポリシリコン膜４がパターニングされ、ゲート酸化膜３ａ，３ｂそれぞれ上にはゲート電極４ａ，４ｂが形成され、素子分離膜２上にはポリシリコン抵抗４ｃが形成される。
【００２６】
ポリシリコン膜４には、予めＰが導入されており、その濃度は、ポリシリコン抵抗に導入されるべきＰの濃度に等しい。このため、ポリシリコン抵抗４ｃは、この段階で所望の抵抗値（例えば１００Ω／□以上１０００Ω／□以下）を有する。
【００２７】
その後、図１（Ｃ）に示すように、レジストパターン１０を除去する。次いで、ゲート電極４ａ，４ｂそれぞれの上及びポリシリコン抵抗４ｃ上を含む全面上に、フォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、レジストパターン１１ａを形成する。レジストパターン１１ａは、Ｎ型素子領域１ｂ上及びポリシリコン抵抗４ｃ上それぞれを覆っているが、Ｐ型素子領域１ａ上には開口部を有する。
【００２８】
次いで、レジストパターン１１ａ、素子分離膜２及びゲート電極４ａをマスクとしてシリコン基板１にＰ型不純物を注入する。これにより、Ｐ型素子領域１ａにはＰ型低濃度不純物領域６ａが形成される。また、ゲート電極４ａにもＰ型不純物が導入される。なお、Ｐ型低濃度不純物領域６ａ及びゲート電極４ａに導入されるＰ型不純物の濃度は、例えば１×１０１５〜４×１０１５個／ｃｍ２である。
【００２９】
その後、図１（Ｄ）に示すように、レジストパターン１１ａを除去する。次いで、ゲート電極４ａ，４ｂそれぞれの上及びポリシリコン抵抗４ｃ上を含む全面上に、フォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、レジストパターン１１ｂを形成する。レジストパターン１１ｂは、Ｐ型素子領域１ａ上及びポリシリコン抵抗４ｃ上それぞれを覆っているが、Ｎ型素子領域１ｂ上には開口部を有する。
【００３０】
次いで、レジストパターン１１ｂ、素子分離膜２及びゲート電極４ｂをマスクとしてシリコン基板１にＮ型不純物を注入する。これにより、Ｎ型素子領域１ｂにはＮ型低濃度不純物領域６ｂが形成される。また、ゲート電極４ｂにもＮ型不純物が導入される。なお、Ｎ型低濃度不純物領域６ｂ及びゲート電極４ｂに導入されるＮ型不純物の濃度は、例えば１×１０１５〜４×１０１５個／ｃｍ２である。
【００３１】
その後、図２（Ａ）に示すように、レジストパターン１１ｂを除去する。次いで、ゲート電極４ａ，４ｂ上を含む全面上に、酸化シリコン膜をＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ，４ｂそれぞれの側壁には、サイドウォール５ａ，５ｂが形成される。このとき、ポリシリコン抵抗４ｃの側壁にもサイドウォール５ｃが形成される。
【００３２】
次いで、図２（Ｂ）に示すように、ゲート電極４ａ，４ｂそれぞれの上及びポリシリコン抵抗４ｃ上を含む全面上に、フォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、レジストパターン１２ａを形成する。レジストパターン１２ａは、Ｎ型素子領域１ｂ上及びポリシリコン抵抗４ｃ上それぞれを覆っているが、Ｐ型素子領域１ａ上には開口部を有する。
【００３３】
次いで、レジストパターン１２ａ、素子分離膜２、ゲート電極４ａ及びサイドウォール５ａをマスクとして、シリコン基板１にＰ型不純物を注入する。これにより、Ｐ型素子領域１ａには、Ｐ型トランジスタのソース及びドレインとなるＰ型不純物領域７ａが形成される。また、ゲート電極４ａにもＰ型不純物が導入される。
【００３４】
なお、Ｐ型不純物領域７ａ及びゲート電極４ａに導入されるＰ型不純物の濃度は、例えば１×１０１５〜４×１０１５個／ｃｍ２である。ゲート電極４ａには予めＮ型の不純物であるＰが、ポリシリコン抵抗４ｃと略同じ濃度で導入されているが、導入されるＰ型不純物の濃度が十分に大きいため、ゲート電極４ａは十分に低抵抗化できるようになる。このようにして、Ｐ型トランジスタが形成される。
【００３５】
その後、図２（Ｃ）に示すように、レジストパターン１２ａを除去する。次いで、Ｐ型素子領域１ａ上及びポリシリコン抵抗４ｃ上を含む全面上に、フォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、レジストパターン１２ｂを形成する。レジストパターン１２ｂは、Ｐ型素子領域１ａ上及びポリシリコン抵抗４ｃ上それぞれを覆っているが、Ｎ型素子領域１ｂ上には開口部を有する。
【００３６】
次いで、レジストパターン１２ｂ、素子分離膜２、ゲート電極４ｂ、及びサイドウォール５ｂをマスクとしてシリコン基板１にＮ型不純物を注入する。これにより、Ｎ型素子領域１ｂには、Ｎ型トランジスタのソース及びドレインとなるＮ型不純物領域７ｂが形成される。また、ゲート電極４ｂにもＮ型不純物が導入されるため、ゲート電極４ｂは低抵抗化できるようになる。なお、Ｎ型不純物領域７ｂに導入されるＮ型不純物の濃度は、例えば１×１０１５〜４×１０１５個／ｃｍ２である。このようにして、Ｎ型トランジスタが形成される。
その後、レジストパターン１２ｂを除去し、全体に所定の熱処理を行うことにより、導入された不純物を活性化する。
【００３７】
以上、本実施形態によれば、ポリシリコン膜４を形成するときに、ポリシリコン膜４にはＮ型の不純物であるＰが導入されており、その濃度は、ポリシリコン抵抗４ｃに導入されるべきＰの濃度に等しい。このため、ポリシリコン抵抗４ｃのみに不純物を導入する工程を設ける必要はなく、半導体装置を製造するために必要な工程の数が少なくなる。
【００３８】
次に、本発明の第２の実施形態について説明する。本実施形態は、ポリシリコン膜４に不純物を導入する方法が、第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３９】
まず、シリコン基板１に素子分離膜２、及びゲート酸化膜３ａ，３ｂを形成する。次いで、ポリシリコン膜４をＣＶＤ法により形成する。ここで原料ガスにはＰＨ３が含まれていないため、ポリシリコン膜４には不純物が導入されない。
【００４０】
次いで、Ｎ型の不純物であるＰを、例えば熱拡散法またはイオン注入法によりポリシリコン膜４全面に導入する。次いで、第１の実施形態と同一の方法によりポリシリコン膜４をパターニングし、ゲート電極４ａ，４ｂ及びポリシリコン抵抗４ｃを形成する。
【００４１】
これ以降の工程は、第１の実施形態と同一であるため、説明を省略する。この第２の実施形態においても、レジストパターンを形成する工程、及びレジストパターンを除去する工程が不要になるため、半導体装置を製造するために必要な工程の数が少なくなる。
【００４２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ポリシリコン膜４に導入する不純物としてＰを用いたが、当然他のＮ型不純物を用いてもよいし、Ｐ型不純物を用いてもよい。Ｐ型不純物を用いる場合、例えばポリシリコン膜４を形成するＣＶＤにおいて、原料ガスとしてＰＨ３の代わりにＢ２Ｈ６を用いる。
【図面の簡単な説明】
【００４３】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｄ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図３】（Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図４】（Ａ）は図３（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【符号の説明】
【００４４】
１，１０１…シリコン基板、１ａ，１０１ａ…Ｐ型素子領域、１ｂ，１０１ｂ…Ｎ型素子領域、２，１０２…素子分離膜、３ａ，３ｂ，１０３ａ，１０３ｂ…ゲート酸化膜、４…ポリシリコン膜、４ａ，４ｂ，１０４ａ，１０４ｂ…ゲート電極、４ｃ，１０４ｃ…ポリシリコン抵抗、５ａ，５ｂ，５ｃ，１０５ａ，１０５ｂ，１０５ｃ…サイドウォール、６ａ，１０６ａ…Ｐ型低濃度不純物領域、６ｂ，１０６ｂ…Ｎ型低濃度不純物領域、７ａ，１０７ａ…Ｐ型不純物領域、７ｂ，１０７ｂ…Ｎ型不純物領域、１０，１１ａ，１１ｂ，１２ａ，１２ｂ，１１０ａ，１１０ｂ，１１１ａ，１１１ｂ，１１１ｃ…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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