(57)【要約】【課題】内部のスイッチングデバイスの遮断タイミング信号を生成するのに電流の検出が用いられ、かつその電流検出において効率低下を小さく抑えることが可能なＤＣ−ＤＣコンバータを提供すること。【解決手段】１次側から２次側へ流す電流をオンオフ制御する第１のスイッチング素子と、第１のスイッチング素子に並列に設けられ、第１のスイッチング素子のオンオフタイミングと同じタイミングでオンオフ制御され、かつ第１のスイッチング素子より電流定格の小さい第２のスイッチング素子と、第２のスイッチング素子の１次側ノードと第１のスイッチング素子の前記１次側との間に挿入・接続された電流検出用抵抗とを具備する。【選択図】図１
2006345628.tif 000002
【特許請求の範囲】
【請求項１】
１次側から２次側へ流す電流をオンオフ制御する第１のスイッチング素子と、
前記第１のスイッチング素子に並列に設けられ、前記第１のスイッチング素子のオンオフタイミングと同じタイミングでオンオフ制御され、かつ前記第１のスイッチング素子より電流定格の小さい第２のスイッチング素子と、
前記第２のスイッチング素子の１次側ノードと前記第１のスイッチング素子の前記１次側との間に挿入・接続された電流検出用抵抗と
を具備することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記電流検出用抵抗の両端電圧を前記１次側の電圧を基準に検知して前記電流検出用抵抗を流れる電流を検出する電流値検出回路と、
前記検出された電流の大きさに応じて電流を発生する電圧電流変換回路と、
前記発生された電流の大きさに応じて電圧を、グラウンドを基準で発生する電流電圧変換回路と、
前記電流電圧変換回路に接続され、前記発生された電圧がある所定の電圧に達したときに前記第１のスイッチング素子および前記第２のスイッチング素子をオフ状態に移行させる信号を発生する遮断タイミング信号発生回路と
をさらに具備することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記電流電圧変換回路が、抵抗であることを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記電圧電流変換回路の近傍に設けられ、前記電圧電流変換回路と同じ構成を有する第１のダミー回路と、
前記電流電圧変換回路の近傍に設けられ、前記電流電圧変換回路と同じ構成を有し、前記電圧電流変換回路と前記電流電圧変換回路との接続関係に似せて前記第１のダミー回路に接続された第２のダミー回路と、
前記電流電圧変換回路が発生する前記電圧を前記第２のダミー回路が発生する電圧により補正して前記遮断タイミング信号発生回路に導く電圧補正回路と
をさらに具備することを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記第１のスイッチング素子および前記第２のスイッチング素子が、ともにＭＯＳＦＥＴであり、前記電流定格の違いがそれらのチャネル幅で規定されていることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１次側直流電圧を降圧して２次側電圧として出力するＤＣ−ＤＣコンバータに係り、特に、内部のスイッチングデバイスの遮断タイミング信号を生成するのに電流の検出が用いられるＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
年々機器の小型化が進み、電源回路においてはその小型化と高効率化が求められている。電源回路を小型化するためには受動部品を小さくすることが重要であり、スイッチング周波数を高くすることで受動部品を小さくすることが可能になる。個別半導体素子で電源回路を構成した場合、基板の配線やボンディングワイヤによるインダクタンス等により高速に動作することができない。そこで１チップでＤＣ−ＤＣコンバータを構成することによりこれらの影響を極力減らすことができる。
【０００３】
ところで、ＤＣ−ＤＣコンバータには、出力側に設けられるインダクタの電流を検出しそのピーク値が基準値に達したタイミングで内部のスイッチングデバイスを遮断（オフ）する構成のものがある（いわゆるカレントモードＤＣ−ＤＣコンバータ）。ここで基準値には、負荷側の電圧の変動を加味したものを用いるとＤＣ−ＤＣコンバータとして応答性が良好になる。
【０００４】
カレントモードＤＣ−ＤＣコンバータでは、インダクタの電流検出がほぼ必須であるがそのため抵抗をインダクタに直列に挿入すると効率に影響する。すなわち、負荷に流れる電流がすべてこの抵抗を流れるため、損失を小さくするには抵抗値は小さくしなければならない。抵抗値を小さくすると、発生する電圧降下が小さくなり電流検出が難しくなる。また検出抵抗には寄生インダクタンスがあり、それにより発生する電圧の検出誤差が少なからず存在する。
【０００５】
なお、関連するＤＣ−ＤＣコンバータは例えば下記特許文献１に開示されている。この開示のＤＣ−ＤＣコンバータは、電流検出がインダクタと直列の抵抗によっておらず、検出抵抗で発生する損失の低減という意味で、通常のカレントモードＤＣ−ＤＣコンバータに比較してある程度は改善されている。
【特許文献１】特開２００１−２４５４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＤＣ−ＤＣコンバータにおいて、内部のスイッチングデバイスの遮断タイミング信号を生成するのに電流の検出が用いられ、かつその電流検出において効率低下を小さく抑えることが可能なＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係るＤＣ−ＤＣコンバータは、１次側から２次側へ流す電流をオンオフ制御する第１のスイッチング素子と、前記第１のスイッチング素子に並列に設けられ、前記第１のスイッチング素子のオンオフタイミングと同じタイミングでオンオフ制御され、かつ前記第１のスイッチング素子より電流定格の小さい第２のスイッチング素子と、前記第２のスイッチング素子の１次側ノードと前記第１のスイッチング素子の前記１次側との間に挿入・接続された電流検出用抵抗とを具備する。
【発明の効果】
【０００８】
本発明によれば、ＤＣ−ＤＣコンバータにおいて、内部のスイッチングデバイスの遮断タイミング信号を生成するための電流検出における効率低下を小さく抑えることができる。
【発明を実施するための最良の形態】
【０００９】
本発明の一態様に係るＤＣ−ＤＣコンバータによれば、１次側から２次側へ流す電流をオンオフ制御する第１のスイッチング素子に並列に第２のスイッチング素子が設けられ、この第２のスイッチング素子の１次側ノードと第１のスイッチング素子の１次側との間に電流検出用抵抗が挿入・接続されている。よって、電流の検出において、２次側（負荷）に流す電流の一部がこの電流検出用抵抗に流れることになる。したがって、電流検出で発生する効率低下を小さく抑えることができる。
【００１０】
実施態様として、前記第１のスイッチング素子の２次側ノードとグラウンドとの間に接続され、前記第１のスイッチング素子の前記オンオフタイミングとほぼ逆位相でオンオフ制御され得る第３のスイッチング素子をさらに具備する、としてもよい。第１のスイッチング素子がオフのとき第３のスイッチング素子をオンとすることで、負荷電流を途切れさせずかつ第３のスイッチング素子の低オン抵抗により損失を小さく抑えることができる。
【００１１】
また、実施態様として、前記電流検出用抵抗の両端電圧を前記１次側の電圧を基準に検知して前記電流検出用抵抗を流れる電流を検出する電流値検出回路と、前記検出された電流の大きさに応じて電流を発生する電圧電流変換回路と、前記発生された電流の大きさに応じて電圧を、グラウンドを基準で発生する電流電圧変換回路と、前記電流電圧変換回路に接続され、前記発生された電圧がある所定の電圧に達したときに前記第１のスイッチング素子および前記第２のスイッチング素子をオフ状態に移行させる信号を発生する遮断タイミング信号発生回路とをさらに具備する、としてもよい。第１のスイッチング素子および第２のスイッチング素子のオフタイミング制御を行うための具体的な構成例である。
【００１２】
ここで、前記電流電圧変換回路は、抵抗である、とすることができる。電流電圧変換回路として容易な構成の例である。
【００１３】
また、ここで、前記電圧電流変換回路の近傍に設けられ、前記電圧電流変換回路と同じ構成を有する第１のダミー回路と、前記電流電圧変換回路の近傍に設けられ、前記電流電圧変換回路と同じ構成を有し、前記電圧電流変換回路と前記電流電圧変換回路との接続関係に似せて前記第１のダミー回路に接続された第２のダミー回路と、前記電流電圧変換回路が発生する前記電圧を前記第２のダミー回路が発生する電圧により補正して前記遮断タイミング信号発生回路に導く電圧補正回路とをさらに具備する、とすることができる。このような構成によれば、電流電圧変換回路で発生し得るノイズを、第２のダミー回路が発生する電圧により効率的に除去することが可能である。ＤＣ−ＤＣコンバータとして半導体１チップで構成されノイズ発生が避けられない場合に向いている。
【００１４】
また、実施態様として、前記第１のスイッチング素子および前記第２のスイッチング素子が、ともにｐチャネルＭＯＳＦＥＴであり、それらのドレインが前記２次側に接続される、とすることができる。ｐチャネルＭＯＳＦＥＴは１例である。
【００１５】
また、実施態様として、前記第１のスイッチング素子および前記第２のスイッチング素子が、ともにＭＯＳＦＥＴであり、前記電流定格の違いがそれらのチャネル幅で規定されている、とすることができる。ＭＯＳＦＴＴではチャネル幅を異ならせる（サイズを異ならせる）ことで所望の電流定格の違いを有するほかは特性の揃ったデバイスとすることができる。
【００１６】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。図１に示すように、このＤＣ−ＤＣコンバータは、第１のスイッチング素子としてのｐチャネルＭＯＳＦＥＴ１２、第２のスイッチング素子としてのｐチャネルＭＯＳＦＥＴ１４、第３のスイッチング素子としてのｎチャネルＭＯＳＦＥＴ１３、電流検出用抵抗１５、電流値検出回路としての増幅回路１６、電圧電流変換回路としての電圧制御電流源１７、電流電圧変換回路としての抵抗１８、コンパレータ１９、オンオフ制御信号発生回路２０、オシレータ２１、誤差増幅回路２２、基準電圧源２３、インダクタ２４、コンデンサ２５を有する。
後述するが、コンパレータ１９、オンオフ制御信号発生回路２０、誤差増幅回路２２は、遮断タイミング信号発生回路としても機能する。
【００１７】
インダクタ２４とコンデンサ２５との接続ノードがＤＣ−ＤＣコンバータとしての出力端子（２次側端子）であり、ｐチャネルＭＯＳＦＥＴ１２のソース端子に接続される１次側電源１１がＤＣ−ＤＣコンバータへの入力側電源である。出力端子には、図示しない負荷が接続され、その印加電圧は例えば＋１．５Ｖ、これに対して１次側電源１１の電圧は例えば＋１２Ｖである。入力側、出力側の電圧比は、ｐチャネルＭＯＳＦＥＴ１２のスイッチング（チョッピング）デューティ比で設定され得る。
【００１８】
ｐチャネルＭＯＳＦＥＴ１２のドレイン側とグラウンドとの間に設けられるｎチャネルＭＯＳＦＥＴ１３は、ｐチャネルＭＯＳＦＥＴ１２がオフ状態にされるときに逆にオン状態に制御される。これにより、ｐチャネルＭＯＳＦＥＴ１２がオフのときインダクタ２４を介する負荷への出力電流が途切れないようになっている。このｎチャネルＭＯＳＦＥＴ１３は、一般的には、アノードがグラウンドに接続されるダイオードに代えてもよいが、ＭＯＳＦＥＴを用いるとオン抵抗が減少し低損失のＤＣ−ＤＣコンバータとすることができる。
【００１９】
ｐチャネルＭＯＳＦＥＴ１２のドレインに一端が接続されるインダクタ２４と、インダクタ２４の他端とグラウンドとの間に接続されるコンデンサ２５とは、ローパスフィルタを構成する。このローパスフィルタを介して不図示の負荷に印加される出力電圧は、直接または適当な分圧回路を介して誤差増幅回路２２の一方の入力に、フィードバックとして導かれる。
【００２０】
誤差増幅回路２２では、負荷側から導かれた電圧の、基準電圧源２３の電圧からの誤差を検出し、この誤差分の電圧を高利得で増幅する。増幅され得られた電圧はコンパレータ１９の一方の入力として導かれる。コンパレータ１９の他方の入力には、抵抗１８に発生するグラウンド基準の電圧が供給されている。コンパレータ１９は、抵抗１８に発生する電圧が、コンパレータ１９の上記一方の入力電圧より大きくなるときに、ゼロレベルから立ち上がる信号を発生する。このコンパレータ１９の出力は、オンオフ制御信号発生回路２０のＲ（リセット）入力に供給される。
【００２１】
オンオフ制御信号発生回路２０には、Ｓ（セット）入力としてオシレータ２１からの発信出力が供給されている。オンオフ制御信号発生回路２０は、オシレータ２１からの信号が立ち上がるタイミングでセット状態にされ、コンパレータ１９からの信号が立ち上がるタイミングでリセット状態にされる。オンオフ制御信号発生回路２０のＱ＊バー出力は、第１、第２のスイッチング素子としてのｐチャネルＭＯＳＦＥＴ１２、１４の両ゲートに供給される。また、オンオフ制御信号発生回路２０のＱ＊＊バー出力は、第３のスイッチング素子としてのｎチャネルＭＯＳＦＥＴ１３のゲートに供給される。
【００２２】
オンオフ制御信号発生回路２０のＱ＊出力ではなく、Ｑ＊バー出力をｐチャネルＭＯＳＦＥＴ１２、１４の両ゲートに導いているのは、これらのゲートがロー状態にされるとオンするからである。Ｑ＊バー出力とＱ＊＊バー出力とのやや厳密なタイミング関係は、図示するように、Ｑ＊バー出力のロー状態を包含するようにＱ＊＊バー出力のロー状態の期間の方がやや長くなっている。これによりｐチャネルＭＯＳＦＥＴ１２、１４およびｎチャネルＭＯＳＦＥＴ１３を貫通する電流を防止（ショート期間を発生させないように）する。このようなＱ＊バー出力、Ｑ＊＊バー出力は、オンオフ制御信号発生回路２０内部で、供給されたＳ入力およびＲ入力を適当に遅延させるなどすれば生成可能である。
【００２３】
ｐチャネルＭＯＳＦＥＴ１２とｐチャネルＭＯＳＦＥＴ１４とは並列に接続されており、それらのゲートおよびドレインは共通接続になっている。また、ｐチャネルＭＯＳＦＥＴ１２とｐチャネルＭＯＳＦＥＴ１４とは電流定格が異なったトランジスタであり、具体的には、例えば、ｐチャネルＭＯＳＦＥＴ１４の方がチャネル幅が狭い。このようなふたつのトランジスタを図示するように接続することで、チャネル幅に応じたオン時の電流比とすることができる。すなわち、ほぼチャネル幅の比を電流の比とすることができる。
【００２４】
ｐチャネルＭＯＳＦＥＴ１４の１次側ノード（ソース）とｐチャネルＭＯＳＦＥＴのソース（すなわち１次側電源１１）との間には、電流検出用抵抗１５が挿入・接続されている。すなわちｐチャネルＭＯＳＦＥＴ１４および電流検出用抵抗１５は、電流センス回路用として特に設けられたものである。電流検出用抵抗１５の両端電圧は、１次側電源１１電圧を基準に増幅回路１６で増幅される。このような増幅により、電流検出用抵抗１５の抵抗値は必要最小限とすることができる。また、ｐチャネルＭＯＳＦＥＴ１２とｐチャネルＭＯＳＦＥＴ１４との整合のとれた動作を乱す要因を取り除くことができる（電流検出用抵抗１５が大き過ぎるとｐチャネルＭＯＳＦＥＴ１２とｐチャネルＭＯＳＦＥＴ１４とでゲートソース間電圧が大きく異なってしまう。）。なお、電流検出用抵抗１５は例えば数十Ωとすることができる。
【００２５】
増幅回路１６の増幅出力は、電圧制御電流源１７の電圧入力として供給される。電圧制御電流源１７では、その電圧入力を１次側電源１１電圧を基準にして電流変換する。その電流は抵抗１８に流し込まれる。抵抗１８の電流入力端の反対側はグラウンドに接続されており、抵抗１８に流し込まれた電流は、グラウンド基準で電流電圧変換がなされる。その出力電圧はコンパレータ１９の他方の入力に供給される。
【００２６】
以上概略的に構成を説明したが、さらに説明を続ける。誤差増幅回路２２の出力は、定常状態においては、平均して基準電圧源２３の電圧と例えば同じになる。この基準電圧源２３と同じ電圧がコンパレータ１９の一方の入力にされているので、ｐチャネルＭＯＳＦＥＴ１２およびｐチャネルＭＯＳＦＥＴ１４がオンとなっておりインダクタ２４により電流が増加する過程では、電流検出用抵抗１５の両端電圧が徐々に増加、→増幅回路１６の出力電圧が徐々に低下、→電圧制御電流源１７の電流が徐々に増加、→抵抗１８の両端電圧が徐々に増加、の各作用が発生する。
【００２７】
そして、抵抗１８の両端電圧がコンパレータ１９の一方の入力電圧より大きくなると、オンオフ制御信号発生回路２０はリセット状態とされ、Ｑ＊バー出力がハイ状態となってｐチャネルＭＯＳＦＥＴ１２およびｐチャネルＭＯＳＦＥＴ１４はオフ状態に遷移される。そしてオンオフ制御信号発生回路２０のセット状態への遷移はオシレータ２１からの信号の立ち上がり時点である。以上のようなｐチャネルＭＯＳＦＥＴ１２およびｐチャネルＭＯＳＦＥＴ１４のオンオフのサイクルにより、ＤＣ−ＤＣコンバータとしての降圧電圧が出力端子に発生する。
【００２８】
出力側電圧の誤差増幅回路２２へのフィードバックは、この電圧が基準電圧源２３の電圧と等しくなるように意図してなされている。すなわち、これらがほぼ等しくなると、その誤差分の高利得の増幅により、誤差増幅回路２２の平均の出力電圧は例えば基準電圧源２３の電圧と同じになって、以下、上記説明のような作用を発生させる。なお、例えば、ＤＣ−ＤＣコンバータとしての出力電圧が所定の規定電圧より過渡的に低い状態においては、誤差増幅回路２２の出力電圧は通常より高くなり、このためコンパレータ１９の出力が立ち上がるのは通常より遅くなる。すなわち、その分、ｐチャネルＭＯＳＦＥＴ１２およびｐチャネルＭＯＳＦＥＴ１４のオン状態が長く続き、ＤＣ−ＤＣコンバータとしていち早く所定の規定電圧が出力されるように動作する。応答性の改善である。
【００２９】
ｐチャネルＭＯＳＦＥＴ１２とｐチャネルＭＯＳＦＥＴ１４とは、オンオフのタイミングがほとんど同一である。また、それらの電流比が、電流検出用抵抗１５が接続された方のｐチャネルＭＯＳＦＥＴ１４で小さくなるようになっている。したがって、電流検出用抵抗１５に流す電流を小さくすることが可能であり、電流を検出するための抵抗による、ＤＣ−ＤＣコンバータとしての効率低下を極めて効率的に抑制することができる。
【００３０】
次に、本発明の別の実施形態に係るＤＣ−ＤＣコンバータを図２を参照して説明する。図２は、本発明の別の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。図２において、すでに説明した構成要素には同一符号を付し、その説明を省略する。
【００３１】
この実施形態では、ダミーの増幅回路３１、第１のダミー回路としての電圧制御電流源３２、第２のダミー回路としての抵抗３３、電圧補正回路としての減算回路３４をその構成要素として加えている。これらの構成を加えた意図は、抵抗１８の両端に発生する電圧に重畳するノイズを除去することにある。抵抗１８の電圧発生側ノードはある程度インピーダンスが高いので、例えばＤＣ−ＤＣコンバータとして半導体装置内に１チップで構成された場合には、オシレータ２１などの発振出力が容量性または誘導性カップリングしてノイズとして抵抗１８の電圧発生側ノードに重畳することがあり得る。
【００３２】
そこで、増幅回路１６、電圧制御電流源１７、抵抗１８と同じ構成の、増幅回路３１、電圧制御電流源３２、抵抗３３をそれぞれそれらのごく近傍に配置し、抵抗３３の両端にも同様のノイズを意図的に発生させる。そして減算回路３４において、抵抗１８に発生している電圧から抵抗３３に発生している電圧を減算しノイズの影響を除去する。そのノイズ除去された電圧があらためてコンパレータ１９に導かれる。このような構成によれば、ノイズに影響されることなく、ｐチャネルＭＯＳＦＥＴ１２とｐチャネルＭＯＳＦＥＴ１４のオンオフ制御（特にオフ制御）を行うことが可能になる。
【００３３】
以上の各実施形態では、第１、第２のスイッチング素子として、ｐチャネルＭＯＳＦＥＴ１２、ｐチャネルＭＯＳＦＥＴ１４をそれぞれ挙げたが、これらをほぼそのままの接続関係でｎチャネルＭＯＳＦＥＴに代えることも可能である。この場合においても、電流検出用抵抗１５は１次側電源１１の側に設けることができる。それらのゲートへのオンオフ制御信号は、上記各実施形態の場合とはハイローが逆になる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図。
【図２】本発明の別の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図。
【符号の説明】
【００３５】
１１…１次側電源、１２…ｐチャネルＭＯＳＦＥＴ（第１のスイッチング素子）、１３…ｎチャネルＭＯＳＦＥＴ（第３のスイッチング素子）、１４…ｐチャネルＭＯＳＦＥＴ（第２のスイッチング素子）、１５…電流検出用抵抗、１６…増幅回路（電流値検出回路）、１７…電圧制御電流源（電圧電流変換回路）、１８…抵抗（電流電圧変換回路）、１９…コンパレータ、２０…オンオフ制御信号発生回路、２１…オシレータ、２２…誤差増幅回路、２３…基準電圧源、２４…インダクタ、２５…コンデンサ、３１…増幅回路（ダミー）、３２…電圧制御電流源（第１のダミー回路）、３３…抵抗（第２のダミー回路）、３４…減算回路（電圧補正回路）。
【図１】
2006345628.tif 000003
【図２】
2006345628.tif 000004