(57)【要約】【課題】  配線工程以前におけるプラズマ処理工程等で発生する電磁波が与える不揮発性半導体記憶装置へのダメージに対して、不揮発性半導体記憶装置を十分に保護する。【解決手段】  半導体基板１上に、電荷を蓄積することにより情報を記憶するトラップ膜２をゲート絶縁膜として形成する。次に、トラップ膜２上にゲート電極材料を堆積する。次に、ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極５を形成する。次に、ゲート電極５間を含む半導体基板１上に絶縁膜２０１を堆積する。次に、絶縁膜２０１上に遮光膜２０２を堆積する。次に、隣接するゲート電極５間に遮光膜２０２を残存させるように、遮光膜２０２をエッチングしてゲート電極５の上部を露出する。これにより、トランジスタへのダメージは遮光膜によって防止できる。【選択図】  図２
2006080137.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜として形成された、電荷を蓄積することにより情報を記憶するトラップ膜と、前記トラップ膜上に形成されたゲート電極とを備えた複数の不揮発性半導体記憶装置であって、隣接する前記ゲート電極間に遮光膜が形成されており、少なくとも前記ゲート電極上の中央部には前記遮光膜が形成されていないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記遮光膜上に、前記遮光膜の膜減り防止膜が形成されている請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート電極側面と前記遮光膜との間に、前記ゲート電極の側壁絶縁膜が形成されている請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記トラップ膜は、シリコン酸化膜とシリコン窒化膜の積層構造またはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層構造からなる請求項１，２または３記載の不揮発性半導体記憶装置。
【請求項５】
前記遮光膜は、シリコン窒化膜の単層構造またはシリコン酸化膜とシリコン窒化膜の積層構造からなる請求項１，２，３または４記載の不揮発性半導体記憶装置。
【請求項６】
前記遮光膜の膜厚は、５ｎｍ以上かつ１００ｎｍ以下である請求項１，２，３，４または５記載の不揮発性半導体記憶装置。
【請求項７】
前記遮光膜の膜減り防止膜は、絶縁膜、絶縁膜と導電体の積層構造および導電体の単層構造のうちのいずれか一つからなる請求項２，３，４，５または６記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、
前記トラップ膜上にゲート電極材料を堆積する工程と、
前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、
前記ゲート電極間を含む前記半導体基板上に遮光膜を堆積する工程と、
隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、
前記トラップ膜上にゲート電極材料を堆積する工程と、
前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、
前記ゲート電極間を含む前記半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜上に遮光膜を堆積する工程と、
隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜および前記絶縁膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項１０】
半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、
前記トラップ膜上にゲート電極材料を堆積する工程と、
前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、
前記ゲート電極間を含む前記半導体基板上に遮光膜を堆積する工程と、
前記遮光膜上に前記遮光膜の膜減り防止膜を堆積する工程と、
隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜の膜減り防止膜および前記遮光膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項１１】
半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、
前記トラップ膜上にゲート電極材料を堆積する工程と、
前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、
前記ゲート電極間を含む前記半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜上に遮光膜を堆積する工程と、
前記遮光膜上に前記遮光膜の膜減り防止膜を堆積する工程と、
隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜の膜減り防止膜、前記遮光膜および前記絶縁膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項１２】
半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、
前記トラップ膜上にゲート電極材料を堆積する工程と、
前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、
前記ゲート電極を覆うように側壁絶縁膜形成用絶縁膜を堆積する工程と、
前記側壁絶縁膜形成用絶縁膜をエッチバックして前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記ゲート電極間を含む前記半導体基板上に遮光膜を堆積する工程と、
隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項１３】
半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、
前記トラップ膜上にゲート電極材料を堆積する工程と、
前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、
前記ゲート電極を覆うように側壁絶縁膜形成用絶縁膜を堆積する工程と、
前記側壁絶縁膜形成用絶縁膜をエッチバックして前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記ゲート電極間を含む前記半導体基板上に遮光膜を堆積する工程と、
前記遮光膜上に前記遮光膜の膜減り防止膜を堆積する工程と、
隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜の膜減り防止膜および前記遮光膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記トラップ膜は、シリコン酸化膜とシリコン窒化膜の積層構造またはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層構造からなる請求項８，９，１０，１１，１２または１３記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記遮光膜は、シリコン窒化膜の単層構造またはシリコン酸化膜とシリコン窒化膜の積層構造からなる請求項８，９，１０，１１，１２，１３または１４記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記遮光膜の膜厚は、５ｎｍ以上１００ｎｍ以下である請求項８，９，１０，１１，１２，１３，１４または１５記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置の製造に関し、プロセス中に発生する電磁波による半導体回路の損傷に対する保護についての不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ型不揮発性半導体記憶装置は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造からなるＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶装置である。これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶装置が提案されているが、中でも、半導体基板中にビットラインを有し、チャネル領域上に絶縁膜を有し、ビットラインと直交する形でワードラインを有し、絶縁膜中に局所的に電荷を蓄積することにより情報を記憶する、不揮発性半導体記憶素子が注目されている。また前述の不揮発性半導体記憶装置は、製造工程での電磁波等の影響による特性劣化が起こりやすいため、これまで、製造工程途中の電磁波等に対する様々な保護構造が提案されてきた。
【０００３】
以下に、不揮発性半導体記憶装置の、従来の製造方法について説明する（例えば、特許文献１）。
【０００４】
まず、図１０は、従来の不揮発性半導体装置の平面図であり、その構成は半導体基板１上に、ゲート電極５からなるワードラインと、拡散層からなるビットライン３から構成されている。また、図１０におけるＡ−Ａ'の工程断面図を図１１（ａ）〜（ｅ）、図１２（ａ）〜（ｄ）に、図１０におけるＢ−Ｂ'の工程断面図を図１１（ａ’）〜（ｅ’）、図１２（ａ’）〜（ｄ’）に示す。以下、図１１〜１２を参照しながら説明する。
【０００５】
まず、図１１（ａ）（ａ’)に示すように、半導体基板１上に例えばＯＮＯ膜からなるトラップ膜２を形成する。次に、図１１（ｂ）（ｂ’）に示すように、トラップ膜２上にビットラインを定義するフォトレジストマスク１０１をリソグラフィー技術により形成し、ドライエッチング技術によりトラップ膜２の一部を除去する。次に、このフォトレジストマスクを用いて、イオン注入技術を使用してトラップ膜２の開口部より半導体基板１中に拡散層からなるビットライン３を形成する。その後、フォトレジストマスクを除去する。
【０００６】
次に、図１１（ｃ）（ｃ’）に示すように、前記拡散層からなるビットライン３表面を増速酸化し、拡散層上およびトラップ膜２の開口部側壁にシリコン酸化膜４を形成する。このとき同時に拡散層中の不純物は活性化されビットラインが形成される。次に、図１１（ｄ）（ｄ’）に示すように、例えばポリシリコン膜からなるゲート電極５をＣＶＤ技術により２００ｎｍ程度堆積する。次に、図１１（ｅ）（ｅ’）に示すように、ゲート電極加工用マスク１０２を形成し、ドライエッチング技術により、ゲート電極５を形成した後、マスクを除去する。
【０００７】
次に、図１２（ａ）（ａ’）に示すように、ＣＶＤ技術により側壁酸化膜形成用のシリコン酸化膜７を約３００ｎｍ程度堆積する。次に、図１２（ｂ）（ｂ’）に示すように、異方性ドライエッチング技術により、ゲート電極５の側面上に側壁酸化膜７を形成する。次に、図１２（ｃ）（ｃ’）に示すように、サリサイド技術により、ゲート電極５の上部にサリサイド層６を形成する。次に、図１２（ｄ）（ｄ’）に示すように、ＣＶＤ技術により、遮光膜となるシリコン窒化膜２０２を堆積する。
【０００８】
その後、図示しないが、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁膜としてシリコン酸化膜がＣＶＤ技術により形成され、次いで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部及び絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【特許文献１】特開２００３−２４３５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記、従来の不揮発性半導体記憶装置の製造方法では、製造工程でのプラズマ処理工程等で発生する電磁波が与える、不揮発性半導体記憶装置へのダメージに対する保護は十分ではないという課題を有している。
【００１０】
なぜなら、従来の不揮発性半導体記憶装置の製造方法では、配線工程の直前で遮光膜を形成するため、配線工程以前の製造工程では不揮発性半導体記憶装置を保護できず、従来の不揮発性半導体記憶装置ではその特性劣化を十分に防止することが難しくなる。
【００１１】
したがって、この発明の目的は、上記従来の課題を解決するものであり、配線工程以前でのプラズマ処理工程等で発生する電磁波が与える不揮発性半導体記憶装置へのダメージに対して、不揮発性半導体記憶装置を十分に保護することを可能とし、微細化・駆動電圧の低電圧化に対応した不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、この発明の請求項１記載の不揮発性半導体記憶装置は、半導体基板上に、ゲート絶縁膜として形成された、電荷を蓄積することにより情報を記憶するトラップ膜と、前記トラップ膜上に形成されたゲート電極とを備えた複数の不揮発性半導体記憶装置であって、隣接する前記ゲート電極間に遮光膜が形成されており、少なくとも前記ゲート電極上の中央部には前記遮光膜が形成されていない。
【００１３】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、前記遮光膜上に、前記遮光膜の膜減り防止膜が形成されている。
【００１４】
請求項３記載の不揮発性半導体記憶装置は、請求項１または２記載の不揮発性半導体記憶装置において、前記ゲート電極側面と前記遮光膜との間に、前記ゲート電極の側壁絶縁膜が形成されている。
【００１５】
請求項４記載の不揮発性半導体記憶装置は、請求項１，２または３記載の不揮発性半導体記憶装置において、前記トラップ膜は、シリコン酸化膜とシリコン窒化膜の積層構造またはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層構造からなる。
【００１６】
請求項５記載の不揮発性半導体記憶装置は、請求項１，２，３または４記載の不揮発性半導体記憶装置において、前記遮光膜は、シリコン窒化膜の単層構造またはシリコン酸化膜とシリコン窒化膜の積層構造からなる。
【００１７】
請求項６記載の不揮発性半導体記憶装置は、請求項１，２，３，４または５記載の不揮発性半導体記憶装置において、前記遮光膜の膜厚は、５ｎｍ以上かつ１００ｎｍ以下である。
【００１８】
請求項７記載の不揮発性半導体記憶装置は、請求項２，３，４，５または６記載の不揮発性半導体記憶装置において、前記遮光膜の膜減り防止膜は、絶縁膜、絶縁膜と導電体の積層構造および導電体の単層構造のうちのいずれか一つからなる。
【００１９】
請求項８記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、前記トラップ膜上にゲート電極材料を堆積する工程と、前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、前記ゲート電極間を含む前記半導体基板上に遮光膜を堆積する工程と、隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含む。
【００２０】
請求項９記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、前記トラップ膜上にゲート電極材料を堆積する工程と、前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、前記ゲート電極間を含む前記半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜上に遮光膜を堆積する工程と、隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜および前記絶縁膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含む。
【００２１】
請求項１０記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、前記トラップ膜上にゲート電極材料を堆積する工程と、前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、前記ゲート電極間を含む前記半導体基板上に遮光膜を堆積する工程と、前記遮光膜上に前記遮光膜の膜減り防止膜を堆積する工程と、隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜の膜減り防止膜および前記遮光膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含む。
【００２２】
請求項１１記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、前記トラップ膜上にゲート電極材料を堆積する工程と、前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、前記ゲート電極間を含む前記半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜上に遮光膜を堆積する工程と、前記遮光膜上に前記遮光膜の膜減り防止膜を堆積する工程と、隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜の膜減り防止膜、前記遮光膜および前記絶縁膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含む。
【００２３】
請求項１２記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、前記トラップ膜上にゲート電極材料を堆積する工程と、前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、前記ゲート電極を覆うように側壁絶縁膜形成用絶縁膜を堆積する工程と、前記側壁絶縁膜形成用絶縁膜をエッチバックして前記ゲート電極の側面に側壁絶縁膜を形成する工程と、前記ゲート電極間を含む前記半導体基板上に遮光膜を堆積する工程と、隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含む。
【００２４】
請求項１３記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜をゲート絶縁膜として形成する工程と、前記トラップ膜上にゲート電極材料を堆積する工程と、前記ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、前記ゲート電極を覆うように側壁絶縁膜形成用絶縁膜を堆積する工程と、前記側壁絶縁膜形成用絶縁膜をエッチバックして前記ゲート電極の側面に側壁絶縁膜を形成する工程と、前記ゲート電極間を含む前記半導体基板上に遮光膜を堆積する工程と、前記遮光膜上に前記遮光膜の膜減り防止膜を堆積する工程と、隣接する前記ゲート電極間に前記遮光膜を残存させるように、前記遮光膜の膜減り防止膜および前記遮光膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含む。
【００２５】
請求項１４記載の不揮発性半導体記憶装置の製造方法は、請求項８，９，１０，１１，１２または１３記載の不揮発性半導体記憶装置の製造方法において、前記トラップ膜は、シリコン酸化膜とシリコン窒化膜の積層構造またはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層構造からなる。
【００２６】
請求項１５記載の不揮発性半導体記憶装置の製造方法は、請求項８，９，１０，１１，１２，１３または１４記載の不揮発性半導体記憶装置の製造方法において、遮光膜は、シリコン窒化膜の単層構造またはシリコン酸化膜とシリコン窒化膜の積層構造からなることが好ましい。
【００２７】
請求項１６記載の不揮発性半導体記憶装置の製造方法は、請求項８，９，１０，１１，１２，１３，１４または１５記載の不揮発性半導体記憶装置の製造方法において、前記遮光膜の膜厚は、５ｎｍ以上１００ｎｍ以下である。
【発明の効果】
【００２８】
この発明の請求項１記載の不揮発性半導体記憶装置によれば、配線工程以前でプラズマ工程等の電磁波が与える不揮発性半導体記憶装置へのダメージに対して、不揮発性半導体記憶装置を十分に保護することを可能とし、微細化、駆動電圧の低電圧化に対応できる。
【００２９】
請求項２では、請求項１記載の不揮発性半導体記憶装置において、遮光膜上に、遮光膜の膜減り防止膜が形成されていることが好ましい。これによりゲート電極を露出させる工程において、遮光膜の膜減りを防止することができる。
【００３０】
請求項３では、請求項１または２記載の不揮発性半導体記憶装置において、ゲート電極側面と遮光膜との間に、ゲート電極の側壁絶縁膜が形成されていることが好ましい。
【００３１】
請求項４では、請求項１，２または３記載の不揮発性半導体記憶装置において、トラップ膜は、シリコン酸化膜とシリコン窒化膜の積層構造またはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層構造からなることが好ましい。
【００３２】
請求項５では、請求項１，２，３または４記載の不揮発性半導体記憶装置において、遮光膜は、シリコン窒化膜の単層構造またはシリコン酸化膜とシリコン窒化膜の積層構造からなることが好ましい。
【００３３】
請求項６では、請求項１，２，３，４または５記載の不揮発性半導体記憶装置において、遮光膜の膜厚は、５ｎｍ以上かつ１００ｎｍ以下であることが好ましい。電磁波を吸収しこれにより不揮発性半導体記憶装置にダメージを与えることはない。
【００３４】
請求項７では、請求項２，３，４，５または６記載の不揮発性半導体記憶装置において、遮光膜の膜減り防止膜は、絶縁膜、絶縁膜と導電体の積層構造および導電体の単層構造のうちのいずれか一つからなることが好ましい。導電体を用いた場合には、遮光性をより強固にでき、かつ膜減り防止膜自体の洗浄等による膜減りレートが低いため、上層における平坦性が保たれる。
【００３５】
この発明の請求項８記載の不揮発性半導体記憶装置の製造方法によれば、ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、ゲート電極間を含む半導体基板上に遮光膜を堆積する工程と、隣接するゲート電極間に遮光膜を残存させるように、遮光膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含むので、ゲート電極形成直後に遮光膜を形成することが可能となり、請求項１と同様の効果が得られる。
【００３６】
この発明の請求項９記載の不揮発性半導体記憶装置の製造方法によれば、ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、ゲート電極間を含む半導体基板上に絶縁膜を堆積する工程と、絶縁膜上に遮光膜を堆積する工程と、隣接するゲート電極間に遮光膜を残存させるように、遮光膜および絶縁膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含むので、ゲート電極形成直後に遮光膜を形成することが可能となり、請求項１と同様の効果が得られる。また、絶縁膜により遮光膜のゲート電極に与える応力の影響を緩和できる。
【００３７】
この発明の請求項１０記載の不揮発性半導体記憶装置の製造方法によれば、ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、ゲート電極間を含む半導体基板上に遮光膜を堆積する工程と、遮光膜上に遮光膜の膜減り防止膜を堆積する工程と、隣接するゲート電極間に遮光膜を残存させるように、遮光膜の膜減り防止膜および遮光膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含むので、ゲート電極形成直後に遮光膜を形成することが可能となり、請求項１と同様の効果が得られる。また、遮光膜の膜減り防止膜が形成されることにより、ゲート電極を露出させる工程において、遮光膜の膜減りを防止することができる。そのため、ゲート電極上部の遮光膜を選択的に除去し、ゲート電極上部を露出させることが可能となるため、ゲート電極の形状を安定させることができる。
【００３８】
この発明の請求項１１記載の不揮発性半導体記憶装置の製造方法によれば、ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、ゲート電極間を含む半導体基板上に絶縁膜を堆積する工程と、絶縁膜上に遮光膜を堆積する工程と、遮光膜上に遮光膜の膜減り防止膜を堆積する工程と、隣接するゲート電極間に遮光膜を残存させるように、遮光膜の膜減り防止膜、遮光膜および絶縁膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含むので、ゲート電極形成直後に遮光膜を形成することが可能となり、請求項１と同様の効果が得られる。また、遮光膜の膜減り防止膜が形成されることにより請求項１０と同様の効果が得られる。
【００３９】
この発明の請求項１２記載の不揮発性半導体記憶装置の製造方法によれば、ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、ゲート電極を覆うように側壁絶縁膜形成用絶縁膜を堆積する工程と、側壁絶縁膜形成用絶縁膜をエッチバックしてゲート電極の側面に側壁絶縁膜を形成する工程と、ゲート電極間を含む半導体基板上に遮光膜を堆積する工程と、隣接するゲート電極間に遮光膜を残存させるように、遮光膜をエッチングして少なくとも前記ゲート電極上面の中央部を露出する工程とを含むので、側壁絶縁膜形成直後に遮光膜を形成することが可能となり、請求項１と同様の効果が得られる。また、ロジック部のトランジスタの側壁絶縁膜と、メモリ部の側壁絶縁膜とを同時に加工し、メモリトランジスタの遮光膜形成を実現できる。
【００４０】
この発明の請求項１３記載の不揮発性半導体記憶装置の製造方法によれば、ゲート電極材料を、加工用マスクを用いてパターニングし、複数のゲート電極を形成する工程と、ゲート電極を覆うように側壁絶縁膜形成用絶縁膜を堆積する工程と、側壁絶縁膜形成用絶縁膜をエッチバックしてゲート電極の側面に側壁絶縁膜を形成する工程と、ゲート電極間を含む半導体基板上に遮光膜を堆積する工程と、遮光膜上に遮光膜の膜減り防止膜を堆積する工程と、隣接するゲート電極間に遮光膜を残存させるように、遮光膜の膜減り防止膜および遮光膜を除去して少なくとも前記ゲート電極上面の中央部を露出する工程とを含むので、側壁絶縁膜形成直後に遮光膜を形成することが可能となり、請求項１と同様の効果が得られる。また、ロジック部のトランジスタの側壁絶縁膜と、メモリ部の側壁絶縁膜とを同時に加工し、メモリトランジスタの遮光膜形成を実現できる。また、遮光膜の膜減り防止膜が形成されることにより請求項１０と同様の効果が得られる。
【００４１】
請求項１４では、請求項８，９，１０，１１，１２または１３記載の不揮発性半導体記憶装置の製造方法において、トラップ膜は、シリコン酸化膜とシリコン窒化膜の積層構造またはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の３層構造からなることが好ましい。
【００４２】
請求項１５では、請求項８，９，１０，１１，１２，１３または１４記載の不揮発性半導体記憶装置の製造方法において、前記遮光膜は、シリコン窒化膜の単層構造またはシリコン酸化膜とシリコン窒化膜の積層構造からなる
請求項１６では、請求項８，９，１０，１１，１２，１３，１４または１５記載の不揮発性半導体記憶装置の製造方法において、遮光膜の膜厚は、５ｎｍ以上１００ｎｍ以下であることが好ましい。
【発明を実施するための最良の形態】
【００４３】
この発明の第１の実施の形態を図１および図２に基づいて説明する。なお、不揮発性半導体装置の平面図として図１０を用いる。その構成は半導体基板１上に、ゲート電極５からなるワードラインと、拡散層からなるビットライン３から構成されている。図１（ａ）〜（ｄ）および図２（ａ）〜（ｄ）は本発明の第１の実施形態の不揮発性半導体記憶装置の製造方法を示す図１０に示したＡ−Ａ'の工程断面図である。図１（ａ’）〜（ｄ’）および図２（ａ’）〜（ｄ’）は本発明の第１の実施形態の不揮発性半導体記憶装置の製造方法を示す図１０に示したＢ−Ｂ'の工程断面図である。
【００４４】
まず、図１（ａ）（ａ’）に示すように、半導体基板１上に、電荷を蓄積することにより情報を記憶するトラップ膜２をゲート絶縁膜として形成する。トラップ膜２は、例えば熱酸化技術により形成されたシリコン酸化膜５ｎｍと、ＣＶＤ技術により形成されたシリコン窒化膜７ｎｍと、熱酸化膜技術により形成されたシリコン酸化膜１０ｎｍからなるＯＮＯ膜である。
【００４５】
次に、図１（ｂ）（ｂ’）に示すようにトラップ膜２上にリソグラフィー技術によりビットラインを定義するマスク１０１を形成し、ドライエッチング技術により選択的にトラップ膜２の一部を除去する。次に、このマスクを用いて、トラップ膜の開口部に例えば砒素５０ｋｅＶ、３×１０15ｃｍ-2の条件でイオン注入を行い、ｎ型拡散層からなるビットライン３を形成する。次に、このマスクを除去する。
【００４６】
次に、図１（ｃ）（ｃ’）に示すように、ｎ型拡散層からなるビットライン３上を例えば９００℃雰囲気で熱酸化することにより増速酸化してビットライン上にシリコン酸化膜４を形成する。尚、ビットライン上のシリコン酸化膜４の膜厚は例えば５０ｎｍとする。このとき同時に拡散層中の不純物は活性化されビットラインが形成される。
【００４７】
次に、図１（ｄ）（ｄ’）に示すように、例えばポリシリコン膜からなるゲート電極材料５をＣＶＤ技術により２００ｎｍ程度堆積する。
【００４８】
次に、図２（ａ）（ａ’）に示すように、リソグラフィー技術を用いて、ゲート電極加工用マスク１０２を形成し、ドライエッチング技術により、ゲート電極５を形成した後、マスクを除去する。
【００４９】
次に、図２（ｂ）（ｂ’）に示すように、ＣＶＤ技術により半導体基板１及びゲート電極５を覆うようにシリコン酸化膜（絶縁膜）２０１を約１００ｎｍ程度堆積する。次に、ＣＶＤ技術により、シリコン酸化膜２０１上に遮光膜となるシリコン窒化膜２０２を４００ｎｍ程度堆積する。ここでは、必要に応じて例えば研磨技術等を利用して、隣接するゲート電極５間において、各ゲート電極上よりもシリコン窒化膜２０２の膜厚が厚くなるように形成する。
【００５０】
遮光膜は、紫外線吸収体を含むＵＶ光などの電磁波を吸収する特性を有したものであり、本実施形態で一例としたシリコン窒化膜に限定はしない。また、下地のシリコン酸化膜２０１は無くても良いが、シリコン窒化膜２０２のゲート電極５に与える応力の影響を考慮した場合、堆積した方が好ましい。
【００５１】
次に、図２（ｃ）（ｃ’）に示すように、異方性のドライエッチング法により、シリコン窒化膜２０２及びシリコン酸化膜２０１を順次エッチングし、ゲート電極５の上部を露出する。このとき、隣接するゲート電極５間は、このエッチング前において、各ゲート電極上よりもシリコン窒化膜２０２の膜厚が厚く形成されているため、シリコン窒化膜２０２が残存することになり、トラップ膜２が露出することはない。このため、配線工程以前でのプラズマ工程等の電磁波が不揮発性半導体記憶装置にダメージを与えることはない。
【００５２】
次に、図２（ｄ）（ｄ’）に示すように、サリサイド技術により、ゲート電極５の上部にサリサイド層６を形成する。
【００５３】
その後、図示しないが、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用のシリコン酸化膜がＣＶＤ技術により形成され、次いで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部及び絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【００５４】
なお、本実施形態では遮光膜がゲート電極間全体を覆う場合を一例として説明したが、これに限るものではなく、遮光膜はゲート電極側面上をサイドウォール形状で覆っておればダメージ低減効果を有するものであり、ゲート電極間の中央部では必ずしも遮蔽膜を必要とはしない。
【００５５】
本実施形態の製造方法によれば、ゲート電極形成直後に遮光膜を形成することが可能となるため、従来の不揮発性半導体記憶装置に比べ、配線工程以前でのプラズマ工程等の電磁波が与える不揮発性半導体記憶装置へのダメージに対して、十分に保護することを可能とし、微細化・駆動電圧の低電圧化に対応した不揮発性半導体記憶装置が提供できる。このため、不揮発性半導体記憶装置の信頼性を高めることが可能となる。
【００５６】
また、メモリトランジスタのゲート電極上部のみにサリサイド層を形成することができるため、メモリトランジスタの高速化を実現できる。
【００５７】
この発明の第２の実施の形態を図３〜図４に基づいて説明する。なお、不揮発性半導体装置の平面図として図１０を用いる。その構成は半導体基板１上に、ゲート電極５からなるワードラインと、拡散層からなるビットライン３から構成されている。図３（ａ）〜（ｅ）および図４（ａ）〜（ｅ）は本発明の第２の実施形態の不揮発性半導体記憶装置の製造方法を示す図１０に示したＡ−Ａ'の工程断面図である。図３（ａ’）〜（ｅ’）および図４（ａ’）〜（ｅ’）は本発明の第２の実施形態の不揮発性半導体記憶装置の製造方法を示す図１０に示したＢ−Ｂ'の工程断面図である。
【００５８】
まず、図３（ａ）（ａ’）に示すように、半導体基板１上に、電荷を蓄積することにより情報を記憶するトラップ膜２をゲート絶縁膜として形成する。トラップ膜２は、例えば熱酸化技術により形成されたシリコン酸化膜５ｎｍと、ＣＶＤ技術により形成されたシリコン窒化膜７ｎｍと、熱酸化膜技術により形成されたシリコン酸化膜１０ｎｍからなるＯＮＯ膜である。
【００５９】
次に、図３（ｂ）（ｂ’）に示すように、トラップ膜２上にリソグラフィー技術によりビットラインを定義するマスク１０１を形成し、ドライエッチング技術により選択的にトラップ膜２の一部を除去する。次に、このマスクを用いて、トラップ膜の開口部に例えば砒素５０ｋｅＶ、３×１０15ｃｍ-2の条件でイオン注入を行い、ｎ型拡散層からなるビットライン３を形成する。次に、マスクを除去する。
【００６０】
次に、図３（ｃ）（ｃ’）に示すように、ｎ型拡散層からなるビットライン３上を例えば９００℃雰囲気で熱酸化することにより増速酸化してビットライン上にシリコン酸化膜４を形成する。尚、ビットライン上のシリコン酸化膜４の膜厚は例えば５０ｎｍとする。このとき同時に拡散層中の不純物は活性化されビットラインが形成される。
【００６１】
次に、図３（ｄ）（ｄ’）に示すように、例えばポリシリコン膜からなるゲート電極材料５をＣＶＤ技術により２００ｎｍ程度堆積する。
【００６２】
次に、図３（ｅ）（ｅ’）に示すように、リソグラフィー技術を用いて、ゲート電極加工用マスク１０２を形成し、ドライエッチング技術により、ゲート電極５を形成した後、マスクを除去する。
【００６３】
次に、図４（ａ）（ａ’）に示すように、ＣＶＤ技術により半導体基板１及びゲート電極３を覆うようにシリコン酸化膜（絶縁膜）２０１を約１００ｎｍ程度堆積する。次に、ＣＶＤ技術により、シリコン酸化膜２０１上に遮光膜となるシリコン窒化膜２０２を１００ｎｍ程度堆積する。
【００６４】
遮光膜は、紫外線吸収体を含むＵＶ光などの電磁波を吸収する特性を有したものであり、本実施形態で一例としたシリコン窒化膜に限定はしない。また、下地のシリコン酸化膜２０１は無くても良いが、シリコン窒化膜２０２のゲート電極５に与える応力の影響を考慮した場合、堆積した方が好ましい。
【００６５】
次に、図４（ｂ）（ｂ’）に示すように、ＣＶＤ技術によりシリコン窒化膜２０２上に遮光膜の膜減り防止膜３０１を４００ｎｍ程度堆積する。ここで、遮光膜の膜減り防止膜３０１は絶縁膜、例えばシリコン酸化膜であることが好ましいが、導電体の単層構造、または絶縁膜／導電体の積層構造であっても良い。
【００６６】
なお、例えば導電体などの材料を用いた場合には、遮光性をより強固にできる。さらに導電体などの材料を用いた場合には、膜減り防止膜自体の洗浄等による膜減りレートが低いため、上層における平坦性が保たれる。
【００６７】
ここでは、必要に応じて例えば研磨技術等を利用して、隣接するゲート電極５間において、各ゲート電極上よりも遮光膜の膜減り防止膜３０１の膜厚が厚くなるように形成する。
【００６８】
次に、図４（ｃ）（ｃ’）に示すように、ドライエッチング技術により、遮光膜の膜減り防止膜３０１をエッチングし、シリコン窒化膜２０２の上部を露出する。この場合、シリコン窒化膜２０２の上部を露出する方法は、ＣＭＰ技術であっても良い。
【００６９】
次に、図４（ｄ）（ｄ’）に示すように、熱燐酸溶液を用いてシリコン窒化膜２０２を選択的に除去し、次いで、図４（ｅ）（ｅ’）に示すように、シリコン酸化膜２０１をエッチングし、ゲート電極５の上部を露出する。
【００７０】
次に、サリサイド技術により、ゲート電極上部にサリサイド層６を形成する。
【００７１】
その後、図示しないが、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用のシリコン酸化膜がＣＶＤ技術により形成され、次いで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部及び絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【００７２】
なお、本実施形態では遮光膜がゲート電極間全体を覆う場合を一例として説明したが、これに限るものではなく、遮光膜はゲート電極側面上をサイドウォール形状で覆っておればダメージ低減効果を有するものであり、ゲート電極間の中央部では必ずしも遮蔽膜を必要とはしない。
【００７３】
本実施形態の製造方法によれば、ゲート電極形成直後に遮光膜を形成することが可能となるため、従来の不揮発性半導体記憶装置に比べ、配線工程以前でのプラズマ工程（シリコン窒化膜２０２及びシリコン酸化膜２０１をエッチングする工程）等の電磁波が与える不揮発性半導体記憶装置へのダメージに対して、十分に保護することを可能とし、微細化・駆動電圧の低電圧化に対応した不揮発性半導体記憶装置が提供できる。このため、不揮発性半導体記憶装置の信頼性を高めることが可能となる。
【００７４】
さらに、本実施形態の製造方法によれば、ゲート電極上部のシリコン窒化膜を選択的に除去し、ゲート電極上部を露出させることが可能となるため、ゲート電極の形状を安定させて製造することを実現できる。
【００７５】
また、遮光膜をカバーするシリコン酸化膜が形成されているため、ゲート電極を露出させる工程において、遮光膜の膜減りを防止することが実現できる。
【００７６】
また、メモリトランジスタのゲート電極上部のみにサリサイド層を形成することができるため、メモリトランジスタの高速化を実現できる。
【００７７】
この発明の第３の実施の形態を図５〜図６に基づいて説明する。なお、不揮発性半導体装置の平面図として図１０を用いる。その構成は半導体基板１上に、ゲート電極５からなるワードラインと、拡散層からなるビットライン３から構成されている。図５（ａ）〜（ｅ）および図６（ａ）〜（ｅ）は本発明の第３の実施形態の不揮発性半導体記憶装置の製造方法を示す図１０に示したＡ−Ａ'の工程断面図である。図５（ａ’）〜（ｅ’）および図６（ａ’）〜（ｅ’）は本発明の第３の実施形態の不揮発性半導体記憶装置の製造方法を示す図１０に示したＢ−Ｂ'の工程断面図である。
【００７８】
まず、図５（ａ）（ａ’）に示すように、半導体基板１上に、電荷を蓄積することにより情報を記憶するトラップ膜２をゲート絶縁膜として形成する。トラップ膜２は、例えば熱酸化技術により形成されたシリコン酸化膜５ｎｍと、ＣＶＤ技術により形成されたシリコン窒化膜７ｎｍと、熱酸化膜技術により形成されたシリコン酸化膜１０ｎｍからなるＯＮＯ膜である。
【００７９】
次に、図５（ｂ）（ｂ’）に示すようにトラップ膜２上にリソグラフィー技術によりビットラインを定義するマスク１０１を形成し、ドライエッチング技術により選択的にトラップ膜２の一部を除去する。次に、このマスクを用いて、トラップ膜の開口部に例えば砒素５０ｋｅＶ、３×１０15ｃｍ-2の条件でイオン注入を行い、ｎ型拡散層からなるビットライン３を形成する。次に、マスクを除去する。
【００８０】
次に、図５（ｃ）（ｃ’）に示すように、ｎ型拡散層からなるビットライン３上を例えば９００℃雰囲気で熱酸化することにより増速酸化してビットライン上にシリコン酸化膜４を形成する。尚、ビットライン上のシリコン酸化膜４の膜厚は例えば５０ｎｍとする。尚、ビット線酸化膜のシリコン酸化膜厚は例えば５０ｎｍとする。このとき同時に拡散層中の不純物は活性化されビットラインが形成される。
【００８１】
次に、図５（ｄ）（ｄ’）に示すように、例えばポリシリコン膜からなるゲート電極材料５をＣＶＤ技術により２００ｎｍ程度堆積する。
【００８２】
次に、図５（ｅ）（ｅ’）に示すように、リソグラフィー技術を用いて、ゲート電極加工用マスク１０２を形成し、ドライエッチング技術により、ゲート電極５を形成した後、マスクを除去する。
【００８３】
次に、図６（ａ）（ａ’）に示すように、ＣＶＤ技術により側壁酸化膜形成用のシリコン酸化膜７を約３００ｎｍ程度堆積する。
【００８４】
次に、図６（ｂ）（ｂ’）に示すように、異方性のドライエッチング技術により、側壁酸化膜形成用のシリコン酸化膜７をエッチングして側壁酸化膜７を形成する。
【００８５】
次に、図６（ｃ）（ｃ’）に示すように、ＣＶＤ技術により半導体基板１及びゲート電極５と側壁酸化膜７を覆うように、遮光膜となるシリコン窒化膜２０２を約４００ｎｍ程度堆積する。ここでは、必要に応じて例えば研磨技術等を利用して、隣接するゲート電極５間において、各ゲート電極上よりもシリコン窒化膜２０２の膜厚が厚くなるように形成する。
【００８６】
遮光膜は、紫外線吸収体を含むＵＶ光などの電磁波を吸収する特性を有したものであり、本実施形態で一例としたシリコン窒化膜に限定はしない。
【００８７】
次に、図６（ｄ）（ｄ’）に示すように、ドライエッチング技術により、シリコン窒化膜２０２をエッチングし、ゲート電極５の上部を露出する。この場合、ＣＭＰ技術により、ゲート電極５の上部を露出させても良い。このとき、隣接するゲート電極５間は、このエッチング前において、各ゲート電極上よりもシリコン窒化膜２０２の膜厚が厚く形成されているため、シリコン窒化膜２０２が残存することになり、トラップ膜２が露出することはない。このため、配線工程以前でのプラズマ工程等の電磁波が不揮発性半導体記憶装置にダメージを与えることはない。
【００８８】
次に、図６（ｅ）（ｅ’）に示すように、サリサイド技術により、ゲート電極上部にサリサイド層６を形成する。
【００８９】
その後、図示しないが、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用のシリコン酸化膜がＣＶＤ技術により形成され、次いで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部及び絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【００９０】
なお、本実施形態では遮光膜がゲート電極間全体を覆う場合を一例として説明したが、これに限るものではなく、遮光膜はゲート電極側面上をサイドウォール形状で覆っておればダメージ低減効果を有するものであり、ゲート電極間の中央部では必ずしも遮蔽膜を必要とはしない。
【００９１】
なお、本実施形態では遮光膜がゲート電極間全体を覆う場合を一例として説明したが、これに限るものではなく、遮光膜は少なくともゲート電極側面上をサイドウォール形状で覆っておればダメージ低減効果を有するものである。
【００９２】
本実施形態の製造方法によれば、側壁酸化膜形成直後に遮光膜を形成することが可能となるため、従来の不揮発性半導体記憶装置に比べ、配線工程以前でのプラズマ工程等の電磁波が与える不揮発性半導体記憶装置へのダメージに対して、十分に保護することを可能とし、微細化・駆動電圧の低電圧化に対応した不揮発性半導体記憶装置が提供できる。このため、不揮発性半導体記憶装置の信頼性を高めることが可能となる。
【００９３】
また、本実施形態の製造方法によれば、図示しないロジック部のトランジスタの側壁酸化膜と、メモリ部の側壁酸化膜とを同時に加工し、メモリトランジスタの遮光膜形成を実現できる。
【００９４】
また、メモリトランジスタのゲート電極上部のみにサリサイド層を形成することができるため、メモリトランジスタの高速化を実現できる。
【００９５】
この発明の第４の実施の形態を図７〜図９に基づいて説明する。なお、不揮発性半導体装置の平面図として図１０を用いる。その構成は半導体基板１上に、ゲート電極５からなるワードラインと、拡散層からなるビットライン３から構成されている。図７（ａ）〜（ｅ）および図８（ａ）〜（ｅ）および図９（ａ）（ｂ）は本発明の第４の実施形態の不揮発性半導体記憶装置の製造方法を示す図１０に示したＡ−Ａ'の工程断面図である。図７（ａ’）〜（ｅ’）および図８（ａ’）〜（ｅ’）および図９（ａ’）（ｂ’）は本発明の第４の実施形態の不揮発性半導体記憶装置の製造方法を示す図１０に示したＢ−Ｂ'の工程断面図である。
【００９６】
まず、図７（ａ）（ａ’）に示すように、半導体基板１上に、電荷を蓄積することにより情報を記憶するトラップ膜２をゲート絶縁膜として形成する。トラップ膜２は、例えば熱酸化技術により形成されたシリコン酸化膜５ｎｍと、ＣＶＤ技術により形成されたシリコン窒化膜７ｎｍと、熱酸化膜技術により形成されたシリコン酸化膜１０ｎｍからなるＯＮＯ膜である。
【００９７】
次に、図７（ｂ）（ｂ’）に示すように、トラップ膜２上にリソグラフィー技術によりビットラインを定義するマスク１０１を形成し、ドライエッチング技術により選択的にトラップ膜２の一部を除去する。次に、このマスクを用いて、トラップ膜の開口部に例えば砒素５０ｋｅＶ、３×１０15ｃｍ-2の条件でイオン注入を行い、ｎ型拡散層からなるビットライン３を形成する。次に、マスクを除去する。
【００９８】
次に、図７（ｃ）（ｃ’）に示すようにｎ型拡散層からなるビットライン３上を例えば９００℃雰囲気で熱酸化することにより増速酸化してビットライン上にシリコン酸化膜４を形成する。尚、ビットライン上のシリコン酸化膜４の膜厚は例えば５０ｎｍとする。尚、ビット線酸化膜のシリコン酸化膜厚は例えば５０ｎｍとする。このとき同時に拡散層中の不純物は活性化されビットラインが形成される。
【００９９】
次に、図７（ｄ）（ｄ’）に示すように、例えばポリシリコン膜からなるゲート電極材料５をＣＶＤ技術により２００ｎｍ程度堆積する。
【０１００】
次に、図７（ｅ）（ｅ’）に示すように、リソグラフィー技術を用いて、ゲート電極加工用マスク１０２を形成し、ドライエッチング技術により、ゲート電極５を形成した後、マスクを除去する。
【０１０１】
次に、図８（ａ）（ａ’）に示すように、ＣＶＤ技術により側壁酸化膜形成用のシリコン酸化膜７を約３００ｎｍ程度堆積する。
【０１０２】
次に、図８（ｂ）（ｂ’）に示すように、異方性のドライエッチング技術により、側壁酸化膜形成用のシリコン酸化膜７をエッチングして側壁酸化膜７を形成する。
【０１０３】
次に、図８（ｃ）（ｃ’）に示すように、ＣＶＤ技術により半導体基板１及びゲート電極５と側壁酸化膜７を覆うように、遮光膜となるシリコン窒化膜２０２を約１００ｎｍ程度堆積する。
【０１０４】
遮光膜は、紫外線吸収体を含むＵＶ光などの電磁波を吸収する特性を有したものであり、本実施形態で一例としたシリコン窒化膜に限定はしない。
【０１０５】
次に、図８（ｄ）（ｄ’）に示すように、ＣＶＤ技術によりシリコン窒化膜２０２上に遮光膜の膜減り防止膜３０１を４００ｎｍ程度堆積する。ここで、遮光膜の膜減り防止膜３０１は絶縁膜、例えばシリコン酸化膜であることが好ましいが、導電体の単層構造、または絶縁膜／導電体の積層構造であっても良い。
【０１０６】
なお、例えば導電体などの材料を用いた場合には、遮光性をより強固にできる。さらに導電体などの材料を用いた場合には、膜減り防止膜自体の洗浄等による膜減りレートが低いため、上層における平坦性が保たれる。
【０１０７】
ここでは、必要に応じて例えば研磨技術等を利用して、隣接するゲート電極５間において、各ゲート電極上よりも遮光膜の膜減り防止膜３０１の膜厚が厚くなるように形成する。
【０１０８】
次に、図８（ｅ）（ｅ’）に示すように、ドライエッチング技術により、遮光膜の膜減り防止膜３０１をエッチングし、シリコン窒化膜２０２の上部を露出する。この場合、シリコン窒化膜２０２の上部を露出する方法は、ＣＭＰ技術であっても良い。
【０１０９】
次に、図９（ａ）（ａ’）に示すように、熱燐酸溶液を用いてシリコン窒化膜２０２を選択的に除去し、ゲート電極５の上部を露出する。
【０１１０】
次に、図９（ｂ）（ｂ’）に示すように、サリサイド技術により、ゲート電極上部にサリサイド層６を形成する。
【０１１１】
その後、図示しないが、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用のシリコン酸化膜がＣＶＤ技術により形成され、次いで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部及び絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【０１１２】
なお、本実施形態では遮光膜がゲート電極間全体を覆う場合を一例として説明したが、これに限るものではなく、遮光膜はゲート電極側面上をサイドウォール形状で覆っておればダメージ低減効果を有するものであり、ゲート電極間の中央部では必ずしも遮蔽膜を必要とはしない。
【０１１３】
本実施形態の製造方法によれば、側壁酸化膜形成直後に遮光膜を形成することが可能となるため、従来の不揮発性半導体記憶装置に比べ、配線工程以前でのプラズマ工程等の電磁波が与える不揮発性半導体記憶装置へのダメージに対して、十分に保護することを可能とし、微細化・駆動電圧の低電圧化に対応した不揮発性半導体記憶装置が提供できる。このため、不揮発性半導体記憶装置の信頼性を高めることが可能となる。
【０１１４】
また、本実施形態の製造方法によれば、図示しないロジック部のトランジスタの側壁酸化膜と、メモリ部の側壁酸化膜とを同時に加工し、メモリトランジスタの遮光膜形成を実現できる。
【０１１５】
さらに、本実施形態の製造方法によれば、ゲート電極上部のシリコン窒化膜を選択的に除去し、ゲート電極上部を露出させることが可能となるため、ゲート電極の形状を安定させて製造することを実現できる。
【０１１６】
また、遮光膜をカバーするシリコン酸化膜が形成されているため、ゲート電極を露出させる工程において、遮光膜の膜減りを防止することが実現できる。
【０１１７】
また、メモリトランジスタのゲート電極上部のみにサリサイド層を形成することができるため、メモリトランジスタの高速化を実現できる。
【０１１８】
なお、各実施形態において、トラップ膜は、シリコン酸化膜とシリコン窒化膜の積層構造でもよい。また、遮光膜の膜厚は、５ｎｍ以上かつ１００ｎｍ以下であればよい。
【産業上の利用可能性】
【０１１９】
本発明に係る不揮発性半導体記憶装置の製造方法は、配線工程以前でのプラズマ工程等の電磁波が与える不揮発性半導体記憶装置へのダメージに対して、不揮発性半導体記憶装置を十分に保護することを可能とするものであり、特に、ＭＯＮＯＳ型不揮発性半導体記憶装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１２０】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図、（ａ’）〜（ｄ’）は他の切断面を示す工程断面図である。
【図２】（ａ）〜（ｄ）は図１の次の工程断面図、（ａ’）〜（ｄ’）は他の切断面を示す工程断面図である。
【図３】（ａ）〜（ｅ）は本発明の第２の実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図、（ａ’）〜（ｅ’）は他の切断面を示す工程断面図である。
【図４】（ａ）〜（ｅ）は図３の次の工程断面図、（ａ’）〜（ｅ’）は他の切断面を示す工程断面図である。
【図５】（ａ）〜（ｅ）は本発明の第３の実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図、（ａ’）〜（ｅ’）は他の切断面を示す工程断面図である。
【図６】（ａ）〜（ｅ）は図５の次の工程断面図、（ａ’）〜（ｅ’）は他の切断面を示す工程断面図である。
【図７】（ａ）〜（ｅ）は本発明の第４の実施形態の不揮発性半導体記憶装置の製造方法を示す工程断面図、（ａ’）〜（ｅ’）は他の切断面を示す工程断面図である。
【図８】（ａ）〜（ｅ）は図７の次の工程断面図、（ａ’）〜（ｅ’）は他の切断面を示す工程断面図である。
【図９】（ａ）（ｂ）は図８の次の工程断面図、（ａ’）（ｂ’）は他の切断面を示す工程断面図である。
【図１０】不揮発性半導体記憶装置の平面図である。
【図１１】（ａ）〜（ｅ）は従来例における工程断面図、（ａ’）〜（ｅ’）は他の切断面を示す工程断面図である。
【図１２】（ａ）〜（ｄ）は図１１の次の工程断面図、（ａ’）〜（ｄ’）は他の切断面を示す工程断面図である。
【符号の説明】
【０１２１】
１  半導体基板
２  トラップ膜
３  拡散層からなるビットライン
４  ビットライン上にシリコン酸化膜
５  ゲート電極
６  サリサイド層
７  側壁酸化膜
１０１  ビットラインを定義するマスク
１０２  ゲート電極加工用マスク
２０１  シリコン酸化膜
２０２  シリコン窒化膜
３０１  遮光膜の膜減り防止膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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