(57)【要約】【課題】  画像データのビット数に対して、データラッチ部のデータ配線本数少なくし、パネルに占める面積を削減できる画像データ制御装置を提供することを目的とする。【解決手段】  外部から入力されたｍ（ｍは２以上の整数）ビットの画像データ（Ｄ＿ＩＮ）をシリアル変換し、ｋ（ｍ／ｎから整数になるように小数点以下１位を切り上げた整数）（ｎは２以上の整数）ビットの画像データ（Ｄ＿ＯＵＴ）として出力するデータ制御部２と、データ取り込みタイミングを制御するＸ（Ｘは２以上の整数）×ｎ本のデータ取り込み信号（Ｇ０１＿１〜Ｇ０ｎ＿１…Ｇ０１＿Ｘ〜Ｇ０ｎ＿Ｘ）を出力するシフトレジスタ部３と、データ制御部２から出力されたｋビットの画像データ（Ｄ＿ＯＵＴ）を、シフトレジスタ部３からのＸ×ｎ本のデータ取り込み信号（Ｇ０１〜Ｇ０ｎ…Ｇ０１＿Ｘ〜Ｇ０ｎ＿Ｘ）により順次取り込み、保持するデータラッチ部４を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部から入力されたｍ（ｍは２以上の整数）ビットの画像データをシリアル変換し、ｋ（ｍ／ｎから整数になるように小数点以下１位を切り上げた整数）（ｎは２以上の整数）ビットの画像データとして出力するデータ制御部と、
データ取り込みタイミングを制御するデータ取り込み信号を出力するシフトレジスタ部と、
前記データ制御部から出力されたｋビットの画像データを、前記シフトレジスタ部からのデータ取り込み信号により順次取り込み、保持するデータラッチ部
を備えることを特徴とする画像データ制御装置。
【請求項２】
前記シフトレジスタ部を、
シリアル変換された各ｋビットの画像データを取り込むための、それぞれ位相の異なるｎ本のデータ取り込み信号を出力する個別シフトレジスタ部を、Ｘ（Ｘは２以上の整数）個、順次接続し、
データ取り込み開始信号が入力された後、前記Ｘ個の個別シフトレジスタ部のうち第一の個別シフトレジスタ部のデータ取り込み信号を順次出力し、データ取り込み信号を出力後、さらに次段以降の前記個別シフトレジスタも順次、前記第一の個別シフトレジスタと同様にデータ取り込み信号を順次出力する構成とすること
を特徴とする請求項１に記載の画像データ制御装置。
【請求項３】
前記個別シフトレジスタ部を、
クロック信号を入力することにより順次データがシフトするようにｎ個のフリップフロップを接続し、これらｎ個のフリップフロップの出力からデータ取り込み信号を順次出力する構成とすること
を特徴とする請求項２に記載の画像データ制御装置。
【請求項４】
前記個別シフトレジスタ部を、
クロック信号に同期して順次、イネーブル位置がシフトするｎ相のデータ切り換え信号と、データ取り込み開始信号もしくは両隣個別シフトレジスタ部の出力により形成される個別イネーブル信号との論理積によりｎ本のデータ取り込み信号を順次出力する構成とすること
を特徴とする請求項２に記載の画像データ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データ制御装置に関するものである。
【背景技術】
【０００２】
従来の画像データ制御装置の構成の一例を図１１に基づいて説明する。
図１１に示すように、従来の画像データ制御装置５１は、シフトレジスタ部５２とデータラッチ部５３とを備えている。
【０００３】
前記シフトレジスタ部５２は、シフト方向切り換え信号（ＲＬ）、データ取り込み開始信号（ＳＴＨ）、クロック信号（ＦＹＳ）、およびリセット信号（ＲＳＴ）を入力し、データ取り込みタイミングを決めるＸ本（Ｘ≧２）のデータ取り込み信号（Ｇ１〜ＧＸ）をデータラッチ部５３へ順次出力している。
【０００４】
データラッチ部５３は、シフトレジスタ部５２から出力されたＸ本のデータ取り込み信号（Ｇ１〜ＧＸ）に応じて、Ｘ個の画像データＤ＿ＩＮを保持する。
上記構成による動作説明を行う。
【０００５】
シフトレジスタ部５２は、シフト方向切り換え信号（ＲＬ）に従い、データ取り込み開始信号（ＳＴＨ）を左シフトさせるか、右シフトさせるか選択し、データ取り込み信号（Ｇ１〜ＧＸ）をＧ１→ＧＸの順か、ＧＸ→Ｇ１の順で出力する。データラッチ部５３はシフトレジスタ部５２からのデータ取り込み信号（Ｇ１〜ＧＸ）に従って、入力された画像データＤ＿ＩＮを保持する。
【０００６】
このように、従来の画像データ制御装置５１は、シフトレジスタ部５２とデータラッチ部５３から構成されており、データラッチ部５３へのデータ配線は、画像データＤ＿ＩＮのビット数と同様の本数を必要としている。
【０００７】
このようなデータラッチ部へのデータ配線の本数を削減することを可能とした画像データ制御装置（液晶表示装置の駆動回路）が、特許文献１に開示されている。
この特許文献１では、赤色Ｒ、緑色Ｇ、及び青色Ｂのディジタル値の映像信号Ｒｄ，Ｇｄ，及びＢｄを入力して液晶表示パネルの複数本のデータラインを駆動するデータドライバを備え、映像信号Ｒｄ，Ｇｄ，及びＢｄの３倍の周波数の制御クロックに基づき、パラレルに与えられる映像信号Ｒｄ，Ｇｄ，及びＢｄをシリアル変換してデータドライバに供給するパラレルシリアル変換手段を備え、データドライバに、パラレルシリアル変換手段から供給されるシリアルデータを元のパラレルデータに戻すシリアルパラレル変換手段を設けている。この構成により、データドライバの入力ビット数が多くなっても、入力端子数を増やすことなく構成でき、各色のデータの並び変えを実現している。
【特許文献１】特開平７−５６５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１１を用いて説明した従来の画像データ制御装置５１では、データラッチ部５３へのデータ配線が、画像データのビット数と同様の本数必要となるため、データラッチ部５３へのデータ配線本数が多くなり、液晶パネルに占める面積が増大するという課題があった。
【０００９】
また特許文献１では、３倍の周波数の制御クロックを発生する特殊なクロック発生装置が必要となり、パラレルシリアル変換手段とシリアルパラレル変換手段を設けるコストに加え、特殊なクロック発生装置のためにさらにコストが膨らむという課題があった。
【００１０】
そこで、本発明は、特殊なクロック発生装置を必要とせず、画像データのビット数に対して、データラッチ部のデータ配線本数少なくし、液晶パネルに占める面積を削減できる画像データ制御装置を提供することを目的としたものである。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明の画像データ制御装置は、外部から入力されたｍ（ｍは２以上の整数）ビットの画像データをシリアル変換し、ｋ（ｍ／ｎから整数になるように小数点以下１位を切り上げた整数）（ｎは２以上の整数）ビットの画像データとして出力するデータ制御部と、データ取り込みタイミングを制御するデータ取り込み信号を出力するシフトレジスタ部と、前記データ制御部から出力されたｋビットの画像データを、前記シフトレジスタ部からのデータ取り込み信号により順次取り込み、保持するデータラッチ部を備えることを特徴としている。
【００１２】
上記構成により、データ制御部において、外部から入力されたｍビットの画像データをシリアル変換してｋビットの画像データを形成し、データラッチ部へ画像データを供給することにより、特殊なクロック発生装置を必要とせずに、データラッチ部の画像データ配線本数を減らすことを可能としている。
【００１３】
また本発明の画像データ制御装置は、上記シフトレジスタ部を、シリアル変換された各ｋビットの画像データを取り込むための、それぞれ位相の異なるｎ本のデータ取り込み信号を出力する個別シフトレジスタ部を、Ｘ（Ｘは２以上の整数）個順次接続し、データ取り込み開始信号が入力された後、前記Ｘ個の個別シフトレジスタ部のうち第一の個別シフトレジスタ部のデータ取り込み信号を順次出力し、データ取り込み信号を出力後、さらに次段以降の前記個別シフトレジスタも順次、前記第一の個別シフトレジスタと同様にデータ取り込み信号を順次出力する構成とすることを特徴としている。
【００１４】
上記構成により、シフトレジスタ部を、ｎ本の位相の異なるデータ取り込み信号を出力する個別シフトレジスタをＸ個、順次接続する構成とし、各個別シフトレジスタから出力されたデータ取り込み信号を順次出力し、データラッチ部に供給することにより、シリアル変換されたｋビットの画像データをデータラッチ部で順次取り込み、保持することを可能としている。
【００１５】
また本発明の画像データ制御装置は、前記個別シフトレジスタ部を、クロック信号を入力することにより順次データがシフトするようにｎ個のフリップフロップを接続し、これらｎ個のフリップフロップの出力からデータ取り込み信号を順次出力する構成とすることを特徴としている。
【００１６】
また本発明の画像データ制御装置は、前記個別シフトレジスタ部を、クロック信号に同期して順次、イネーブル位置がシフトするｎ相のデータ切り換え信号と、データ取り込み開始信号もしくは両隣個別シフトレジスタ部の出力により形成される個別イネーブル信号との論理積によりｎ本のデータ取り込み信号を順次出力する構成とすることを特徴としている。
【発明の効果】
【００１７】
本発明の画像データ制御装置は、画像データをシリアル変換してデータラッチ部に転送する構成をすることにより、特殊なクロック発生装置を必要とせずに、データラッチ部のデータ配線本数を、画像データのビット数に対し減らすことができ、液晶パネルに占める面積を削減することが可能となる、という効果を有している。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施の形態１］
図１は、本発明の実施形態１における画像データ制御装置の内部ブロックを表した図である。
【００１９】
図１に示すように、画像データ制御装置１は、外部から入力されたｍ（ｍは２以上の整数）ビットの画像データをシリアル変換し、ｋ（ｍ／ｎから整数になるように小数点以下１位を切り上げた整数）（ｎは２以上の整数）ビットの画像データとして出力するデータ制御部２と、データ取り込みタイミングを制御するデータ取り込み信号を出力するシフトレジスタ部３と、データ制御部２から出力されたｋビットの画像データを、シフトレジスタ部３からのデータ取り込み信号により順次取り込み、保持するデータラッチ部４から構成されている（詳細は後述する）。
【００２０】
データ制御部２は、ｍビットの画像データ（Ｄ＿ＩＮ）、外部入力リセット信号（ＲＳＴ＿ＩＮ）、クロック信号（ＦＹ）、右シフト時の最終画像データ取り込み信号（ＧＯｎ＿Ｘ）、左シフト時の最終画像データ取り込み信号（ＧＯｎ＿１）、およびシフト方向切り換え信号（ＲＬ）を入力し、リセット信号（ＲＳＴ）をシフトレジスタ部３に出力し、ｍビットの画像データ（Ｄ＿ＩＮ）をシリアル変換したｋ（ｍ／ｎから整数になるように小数点以下１位を切り上げた整数）ビットの画像データ（Ｄ＿ＯＵＴ）をデータラッチ部４に出力する。
【００２１】
またシフトレジスタ部３は、シフト方向切り換え信号（ＲＬ）、データ取り込み開始信号（ＳＴＨ）、クロック信号（ＦＹ）、およびリセット信号（ＲＳＴ）を入力し、右シフト時の最終画像取り込み信号（ＧＯｎ＿Ｘ）、左シフト時の最終画像データ取り込み信号（ＧＯｎ＿１）をデータ制御部２に出力し、Ｘ×ｎ本のデータ取り込み信号（Ｇ０１＿１〜Ｇ０ｎ＿１…Ｇ０１＿Ｘ〜Ｇ０ｎ＿Ｘ）をデータラッチ部４に出力する。
【００２２】
またデータラッチ部４は、シフトレジスタ部３からのデータ取り込み信号（Ｇ０１＿１〜Ｇ０ｎ＿１…Ｇ０１＿Ｘ〜Ｇ０ｎ＿Ｘ）に応じて、データ制御部２からの画像データ（Ｄ＿ＯＵＴ）を順次取り込み、保持する。
【００２３】
以下、図２から図６を用いて上記構成を詳細を説明する。ただし、データラッチ部４は、従来と同様のものであるので、詳細な説明を省略する。
図２は、本発明の実施形態１におけるデータ制御部２の回路図である。
【００２４】
データ制御部２は、図２に示すように、データ切り換え信号生成回路２１と、リセット信号生成回路２２と、（ｎ＋１）個のＮＡＮＤゲート（ＮＡ２＿０〜ＮＡ２＿ｎ）により構成されている。
【００２５】
データ切り換え信号生成回路２１は、クロック信号（ＦＹ）、リセット信号生成回路２２より出力されるリセット信号（ＲＳＴ）を入力し、クロック信号（ＦＹ）に同期して順次、イネーブル位置がシフトするｎ相（ｎ本）のデータ切り換え信号（Ｇ１〜Ｇｎ）を出力する回路であり、ｎ本のデータ切り換え信号（Ｇ１〜Ｇｎ）はそれぞれＮＡＮＤゲート（ＮＡ２＿１〜ＮＡ２＿ｎ）に入力されている。
【００２６】
リセット信号生成回路２２は、シフト方向切り換え信号（ＲＬ）、外部入力リセット信号（ＲＳＴ＿ＩＮ）、右シフト用最終画像データ取り込み信号（ＧＯｎ＿Ｘ）、左シフト用最終画像データ取り込み信号（ＧＯｎ＿１）、クロック信号（ＦＹ）を入力し、データ切り換え生成回路２１のデータ切り換え信号の出力タイミング（Ｇ１〜Ｇｎ）を制御するリセット信号（ＲＳＴ）を出力する回路であり、リセット信号（ＲＳＴ）は、データ切り換え生成回路２１に入力されている。
【００２７】
また、ｎ個のＮＡＮＤゲート（ＮＡ２＿１〜ＮＡ２＿ｎ）にはそれぞれ、ｍビット画像データ（Ｄ＿ＩＮ）をｋビットｎ個に分割したデータ（Ｄ＿１〜Ｄ＿ｎ）とデータ切り換え信号生成回路２１から入力されたｎ本のデータ切り換え信号（Ｇ１〜Ｇｎ）が入力され、これらｎ個のＮＡＮＤゲート（ＮＡ２＿１〜ＮＡ２＿ｎ）の出力がＮＡＮＤゲート（ＮＡ２＿０）に入力されており、ｍビット画像データ（Ｄ＿ＩＮ）をシリアル変換し、ｋビットの画像データ（Ｄ＿ＯＵＴ）を順次出力している。
【００２８】
上記構成のデータ制御部２の作用を図３のタイミングチャートに基づいて説明する。
データ切り換え信号生成回路２１は、リセット解除期間｛リセット信号（ＲＳＴ）が解除された期間｝には、クロック信号（ＦＹ）に同期して順次、イネーブル位置がシフトするｎ相（ｎ本）のデータ切り換え信号（Ｇ１〜Ｇｎ）を出力し、リセット期間｛リセット信号（ＲＳＴ）がオンの期間｝は全てのデータ切り換え信号（Ｇ１〜Ｇｎ）を“０”固定とする。
【００２９】
リセット信号生成回路２２は、外部リセット信号（ＲＳＴ＿ＩＮ）が入力されると、データ切り換え生成回路２１へのリセット信号（ＲＳＴ）を解除し、シフト方向切り換え信号（ＲＬ）に従って、右シフト用最終画像データ取り込み信号（ＧＯｎ＿Ｘ）、左シフト用最終画像データ取り込み信号（ＧＯｎ＿１）のうち一方を選択し生成した信号により、データ取り込み終了信号（ＣＲＹ）を生成し、この生成されたデータ取り込み終了信号（ＣＲＹ）により、データ切り換え信号生成回路２１へのリセット信号（ＲＳＴ）をオン（リセット状態）にする。これにより、画像データを取り込んでいる期間以外は、データ切り換え信号（Ｇ１〜Ｇｎ）を全て“０”固定としている。
【００３０】
ＮＡＮＤゲート（ＮＡ２＿０〜ＮＡ２＿ｎ）は、入力されるｍビット画像データ（Ｄ＿ＩＮ）を、ｋビットｎ個のデータ（Ｄ＿１〜Ｄ＿ｎ）に分け、データ切り換え信号（Ｇ１〜Ｇｎ）のタイミングで、ｎ本のデータ切り替え信号（Ｇ１〜Ｇｎ）で選択された、それぞれのｋビットｎ個の画像データ（Ｄ＿１〜Ｄ＿ｎ）をｋビット画像データ（Ｄ＿ＯＵＴ）として出力する。これにより、ｍビットの画像データをシリアル変換し、ｋビットの画像データ（Ｄ＿ＯＵＴ）を出力することができる。
【００３１】
このように、データ制御部２は、外部から入力されたｍ（ｍは２以上の整数）ビットの画像データをシリアル変換し、ｋ（ｍ／ｎから整数になるように小数点以下１位を切り上げた整数）（ｎは２以上の整数）ビットの画像データとしてデータラッチ部４へ画像データを供給することにより、特殊なクロック発生装置を必要とせずに、データラッチ部４の画像データ配線本数を減らすことができ、パネルに占める面積を削減することができる。
【００３２】
図４は、本発明の実施形態１におけるシフトレジスタ部３の内部ブロックを表した図である。
図４に示すように、シフトレジスタ部３は、個別シフトレジスタ部をＸ個有することにより構成されている。個別シフトレジスタ部（４１＿１〜４１＿Ｘ）は、シフト方向切り換え信号（ＲＬ）、クロック信号（ＦＹ）、リセット信号（ＲＳＴ）、およびデータ取り込み開始信号信号（ＳＴＨ）もしくは両隣個別シフトレジスタ部の出力を入力し、それぞれｎ本のデータ取り込み信号を出力している。
【００３３】
個別シフトレジスタ部（４１＿１〜４１＿Ｘ）を図５の回路図により詳細に説明する。
各個別シフトレジスタ部（４１＿１〜４１＿Ｘ）は、シリアル変換された各画像データｋビットの画像データ（Ｄ＿ＯＵＴ）を取り込むための、それぞれ位相の異なるｎ本のデータ取り込み信号（ＧＯ１〜ＧＯｎ）を出力するレジスタであり、図５に示すように、シフトレジスタ部３のシフト方向を切り換えるセレクタＳＥＬ５と、データ取り込み信号をそれぞれ生成するｎ個のフリップフロップ（ＦＦ５−１〜ＦＦ５−ｎ）により構成されている。
【００３４】
シフト方向を切り換えるセレクタＳＥＬ５は、シフト方向切り換え信号（ＲＬ）を入力し、データ取り込み開始信号信号（ＳＴＨ）もしくは両隣個別シフトレジスタ部４１の出力｛左シフト用開始信号（ＳＬＩ）および右シフト用開始信号（ＳＲＩ）｝を入力し、スタートパルス信号を１段目のフリップフロップ（ＦＦ５−１）に出力している。
【００３５】
また、ｎ個の各フリップフロップ（ＦＦ５−１〜ＦＦ５−ｎ）はそれぞれ、クロック信号（ＦＹ）、リセット信号（ＲＳＴ）、前段からのフリップフロップ出力（Ｑ）を入力し、それぞれデータ取り込み信号（ＧＯ１〜ＧＯｎ）を出力している。
【００３６】
このような個別シフトレジスタ部の作用を図６のタイミングチャートに基づいて説明する。
セレクタＳＥＬ５は、シフト方向切り換え信号（ＲＬ）の方向により左シフト用開始信号（ＳＬＩ）または右シフト用開始信号（ＳＲＩ）の一方をセレクトしてスタートパルス信号を出力し、このスタートパルス信号を、クロック信号ＦＹに同期して１段目のフリップフロップ（ＦＦ５−１）で取り込み、１段目のフリップフロップ（ＦＦ５−１）、２段目のフリップフロップ（ＦＦ５−２）・・・と順次シフトさせることにより、ｎ個のフリップフロップ（ＦＦ５−１〜ＦＦ５−ｎ）の出力からｎ本のデータ取り込み信号（ＧＯ１〜ＧＯｎ）が順次出力される。
【００３７】
このように、シフトレジスタ部３は、シリアル変換された各ｋビットの画像データを取り込むための、それぞれ位相の異なるｎ本のデータ取り込み信号（ＧＯ１〜ＧＯｎ）を出力する個別シフトレジスタ部４１をＸ（Ｘは２以上の整数）個、順次接続し、データ取り込み開始信号が入力された後、Ｘ個の個別シフトレジスタ部４１のうち第一の個別シフトレジスタ部（４１＿１または４１＿Ｘ）のデータ取り込み信号（ＧＯ１〜ＧＯｎ）を順次出力し、データ取り込み信号を出力後、さらに次段以降の前記個別シフトレジスタ４１も順次、前記第一の個別シフトレジスタと同様にデータ取り込み信号を順次出力する構成とされている。
【００３８】
上記データラッチ部４は、シフトレジスタ部３より順次出力されるＸ×ｎ本のデータ取り込み信号（Ｇ０１＿１〜Ｇ０ｎ＿１…Ｇ０１＿Ｘ〜Ｇ０ｎ＿Ｘ）に応じて、シリアル変換されたｋ（ｍ／ｎから整数になるように小数点以下１位を切り上げた整数）ビットの画像データ（Ｄ＿ＯＵＴ）を順次取り込み、ｍビット画像データ（Ｄ＿ＩＮ）をＸ個（個別シフトレジスタ４１の個数分）保持する。
［実施の形態２］
図７は、本発明の実施の形態２における画像データ制御装置の内部ブロックを表した図である。なお、実施の形態１と同一の構成には同一の符号を付して説明を省略する。
【００３９】
図７に示すように、画像データ制御装置１’は、実施の形態１のシフトレジスタ部３に代えて、シフトレジスタ部５を備えている。
なお、データ制御部２から、ｍビットの画像データをシリアル変換した、ｋビットの画像データ（Ｄ＿ＯＵＴ）およびリセット信号（ＲＳＴ）以外に、データ切り換え信号（Ｇ１〜Ｇｎ）（図２、図３参照）をシフトレジスタ部５へ出力している。
【００４０】
シフトレジスタ部５は、シフト方向切り換え信号（ＲＬ）、データ取り込み開始信号（ＳＴＨ）、データ切り換え信号（Ｇ１〜Ｇｎ）、リセット信号（ＲＳＴ）を入力し、右シフト時の最終画像取り込み信号（ＧＯｎ＿Ｘ）、左シフト時の最終画像データ取り込み信号（ＧＯｎ＿１）をデータ制御部２へ出力し、Ｘ×ｎ本のデータ取り込み信号（Ｇ０１＿１〜Ｇ０ｎ＿１…Ｇ０１＿Ｘ〜Ｇ０ｎ＿Ｘ）をデータラッチ部４に出力する。
【００４１】
以下、図７から図１０を用いてシフトレジスタ部５を詳細を説明する。
図８は、本発明の実施形態２におけるシフトレジスタ部５の内部ブロックを表した図である。同図に示すように、シフトレジスタ部５は、個別シフトレジスタ部をＸ個を順次接続することにより構成されている。個別シフトレジスタ部（８１＿１〜８１＿Ｘ）は、シフト方向切り換え信号（ＲＬ）、データ切り換え信号（Ｇ１〜Ｇｎ）、リセット信号（ＲＳＴ）、データ取り込み開始信号（ＳＴＨ）もしくは両隣個別シフトレジスタの出力を入力し、それぞれｎ本のデータ取り込み信号（ＧＯ１〜ＧＯｎ）を出力している。
【００４２】
各個別シフトレジスタ部（８１＿１〜８１＿Ｘ）を図９の回路図により説明する。
個別シフトレジスタ部８１は、図９に示すように、シフトレジスタ部５のシフト方向を切り換えるセレクタＳＥＬ９と、データ取り込み信号の出力を制御するイネーブル信号を生成するフリップフロップＦＦ９と、データ取り込み信号（ＧＯ１〜ＧＯｎ）にそれぞれ接続されたＡＮＤゲート（Ａ９−１〜Ａ９−ｎ）によって構成されている。
【００４３】
シフト方向を切り換えるセレクタＳＥＬ９は、データ取り込み開始信号信号（ＳＴＨ）もしくは両隣個別シフトレジスタ部４１の出力｛左シフト用開始信号（ＳＬＩ）および右シフト用開始信号（ＳＲＩ）｝を入力し、スタートパルス信号をフリップフロップ（ＦＦ９）に入力している。
【００４４】
フリップフロップ９は、スタートパルス信号、リセット信号（ＲＳＴ）、データ切り換え信号（Ｇ１）を入力し、データ取り込み信号出力のイネーブル信号を形成し、ＡＮＤゲート（Ａ９−１〜Ａ９−ｎ）に入力している。また、ＡＮＤゲート（Ａ９−１〜Ａ９−ｎ）は、イネーブル信号、データ切り換え信号（Ｇ１〜Ｇｎ）をそれぞれ入力し、データ取り込み信号（ＧＯ１〜ＧＯｎ）を出力している。
【００４５】
個別シフトレジスタ部８１の作用を、図１０のタイミングチャートに基づいて説明する。
セレクタＳＥＬ９は、シフト方向切り換え信号（ＲＬ）の方向により左シフト用開始信号（ＳＬＩ）または右シフト用開始信号（ＳＲＩ）の一方をセレクトしてスタートパルス信号を出力し、このスタートパルス信号をフリップフロップＦＦ９で取り込み、出力イネーブル信号（個別イネーブル信号）を生成する。そのイネーブル信号と入力されるデータ切り換え信号（Ｇ１〜Ｇｎ）との論理積をとることにより、ｎ本のデータ取り込み信号（ＧＯ１〜ＧＯｎ）を順次出力する。
【００４６】
このように、個別シフトレジスタ部８１は、クロック信号ＦＹに同期して順次、イネーブル位置がシフトするｎ相のデータ切り換え信号（Ｇ１〜Ｇｎ）と、データ取り込み開始信号（ＳＴＨ）もしくは両隣個別シフトレジスタ部の出力により形成される個別イネーブル信号（フリップフロップＦＦ９の出力イネーブル信号）との論理積により出力されるｎ本のデータ取り込み信号を出力する構成とされている。
【００４７】
上記データラッチ部４は、シフトレジスタ部５より順次出力されるＸ×ｎ本のデータ取り込み信号（Ｇ０１＿１〜Ｇ０ｎ＿１…Ｇ０１＿Ｘ〜Ｇ０ｎ＿Ｘ）により、データ制御部２によりシリアル変換されたｋ（ｍ／ｎから整数になるように小数点以下１位を切り上げた整数）ビットの画像データ（Ｄ＿ＯＵＴ）を順次取り込み、ｍビット画像データ（Ｄ＿ＩＮ）をＸ個（個別シフトレジスタ４１の個数分）保持する。
【産業上の利用可能性】
【００４８】
本発明にかかる画像データ制御装置は、入力された画像データビット数に対して少ない配線で内部データラッチ部へ画像データを転送することができ、パネルに占める面積の削減が可能となるので、画像データビット数を多く有する画像データ制御装置として有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１における画像データ制御装置の内部ブロック図である。
【図２】同画像データ制御装置のデータ制御部の詳細回路図である。
【図３】同画像データ制御装置のデータ制御部のタイミングチャートである。
【図４】同画像データ制御装置のシフトレジスタ部の内部ブロック図である。
【図５】同画像データ制御装置のシフトレジスタ部の詳細回路図である。
【図６】同画像データ制御装置のシフトレジスタ部のタイミングチャートである。
【図７】本発明の実施の形態２における画像データ制御装置の内部ブロック図である。
【図８】同画像データ制御装置のシフトレジスタ部の内部ブロック図である。
【図９】同画像データ制御装置のシフトレジスタ部の詳細回路図である。
【図１０】同画像データ制御装置のシフトレジスタ部のタイミングチャートである。
【図１１】従来の画像データ制御装置の内部ブロック図である。
【符号の説明】
【００５０】
１，１’    画像データ制御装置
２    データ制御部
３，５    シフトレジスタ部
４    データラッチ部
２１  データ切り換え信号生成回路
２２  リセット信号生成回路
４１，８１  個別シフトレジスタ部
ＮＡ２−０〜ＮＡ２−ｎ  ＮＡＮＤゲート
ＳＥＬ５，ＳＥＬ９  セレクタ
ＦＦ５−１〜ＦＦ５−ｎ，ＦＦ９  フリップフロップ
Ａ９−１〜Ａ９−ｎ  ＡＮＤゲート
ＧＯ１＿１〜ＧＯｎ＿ｎ  データ取り込み信号
ＲＬ  シフト方向切り換え信号
ＳＬＩ，ＳＲＩ  開始信号
ＦＹ  クロック信号
ＳＴＨ  データ取り込み開始信号
ＣＲＹ  データ取り込み終了信号
ＲＳＴ  リセット信号
Ｇ１〜Ｇｎ  データ切り換え信号
Ｄ＿ＩＮ  入力画像データ
Ｄ＿ＯＵＴ  データ制御部出力画像データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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