(57)【要約】【課題】  トレンチの下部の外方以外に対して不純物の付着を抑制できるようにする。【解決手段】  シリカガラス２６をトレンチ４の下部４ａ側に形成した後、シリコン窒化膜２７をラジカル窒化処理することによりトレンチ４の上部４ｂ側に形成する。このとき、低温（２００℃以上６００℃未満、例えば４００℃）の一定温度条件下で形成できるため、シリカガラス２６から砒素がトレンチ４の上部４ｂに付着することを抑制できる。その後、熱処理することでシリカガラス２６から砒素を拡散しプレート拡散層５を形成する。【選択図】  図８
2006303010.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
不純物含有膜を前記トレンチ下部側の内面に形成する工程と、
前記トレンチの上部側壁を覆うようにシリコン窒化膜を形成する工程と、
熱処理することにより前記不純物含有膜から前記トレンチの外方に不純物を拡散する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にトレンチを形成する工程と、
不純物含有膜をトレンチ内面に形成する工程と、
前記トレンチの下部側に形成された前記不純物含有膜を残存させるようにトレンチの上部側壁に形成された不純物含有膜を除去する工程と、
前記トレンチの上部側壁を覆うようにシリコン窒化膜を形成する工程と、
熱処理することにより前記不純物含有膜から前記トレンチの外方に不純物を拡散する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板にトレンチを形成する工程と、
前記トレンチの上部側壁を覆うようにシリコン窒化膜を形成する工程と、
前記形成されたシリコン窒化膜を覆うように、不純物含有膜を前記トレンチの下部側の内面に形成する工程と、
熱処理することにより前記不純物含有膜から前記トレンチの外方に不純物を拡散する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
プラズマ窒化もしくはラジカル窒化することにより前記シリコン窒化膜を形成することを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【請求項５】
トレンチが形成された半導体基板と、
前記トレンチの下部側の内面に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜の内側に埋込み形成された導電層と、
前記トレンチおよび前記キャパシタ絶縁膜間に介在して設けられると共にラジカル窒化処理されることにより形成されたシリコン窒化膜とを備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型ＤＲＡＭセル（Dynamic Random Access Memory Cell）構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、集積度がますます向上してきており、特に半導体記憶装置においてはその向上度も著しい。特に１個のトランジスタおよび１個のキャパシタを備えたＤＲＡＭセルにおいては、各要部の占める割合を低下させつつ所望の特性を満たすように構成することが要求されている。トレンチ型のＤＲＡＭセルは、トレンチの下部側にキャパシタが形成されている。このキャパシタを形成するため、トレンチの下部側に３価もしくは５価の不純物含有膜を形成し、熱処理することによりトレンチの外方に不純物を拡散しプレート電極（プレート拡散層、キャパシタの電極）を形成するようにしている（例えば、特許文献１参照）。
【０００３】
この特許文献１によれば、キャパシタのプレート電極を形成するため、砒素を導入したシリカガラスをトレンチ内に堆積しこの上にＴＥＯＳ膜を堆積し、次に、このＴＥＯＳ膜の上のトレンチの下部側にフォトレジストを埋込み、このフォトレジストの上に形成されたＴＥＯＳとシリカガラスを除去する。次に、トレンチ内の下部側のフォトレジストとＴＥＯＳ膜を除去し、熱処理することによりＡｓをトレンチの外方に拡散し、プレート電極を形成するようにしている。
【特許文献１】特開２００２−２０３９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されている方法では、不純物をトレンチの下部側の外方に拡散するときに、不純物が飛散しシリコン半導体基板の特にトレンチ上部に付着しデバイスの諸特性に悪影響を及ぼすことを防ぐために、トレンチの下部側に不純物を拡散するときにトレンチの上部側壁に形成されたシリカガラスを除去すると共にＴＥＯＳ膜をその上に形成する必要がある。しかし、ＴＥＯＳ膜を成膜するときにその温度を高温条件（特にＡｓの場合、６００℃〜７００℃）で成膜する必要があるため、熱処理効果を生じてしまいＴＥＯＳを成膜する時点で不純物がデバイスの諸特性に悪影響を及ぼす箇所に飛散してしまう。
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、トレンチの下部の外方以外に対する不純物の付着を抑制できる半導体装置の製造方法、およびその製造方法を使用して形成された半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、不純物含有膜を前記トレンチ下部側の内面に形成する工程と、トレンチの上部側壁を覆うようにシリコン窒化膜を形成する工程と、熱処理することにより前記不純物含有膜から前記トレンチの外方に不純物を拡散する工程とを備えたことを特徴としている。
【０００７】
本発明の半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、不純物含有膜をトレンチ内面に形成する工程と、トレンチの下部側に形成された不純物含有膜を残存させるようにトレンチの上部側壁に形成された不純物含有膜を除去する工程と、トレンチの上部側壁を覆うようにシリコン窒化膜を形成する工程と、熱処理することにより前記不純物含有膜から前記トレンチの外方に不純物を拡散する工程とを備えたことを特徴としている。
【０００８】
本発明の半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、トレンチの上部側壁を覆うようにシリコン窒化膜を形成する工程と、形成されたシリコン窒化膜を覆うように、不純物含有膜を前記トレンチの下部側の内面に形成する工程と、熱処理することにより不純物含有膜からトレンチの外方に不純物を拡散する工程とを備えたことを特徴としている。
【０００９】
本発明の半導体装置は、トレンチが形成された半導体基板と、トレンチの下部側の内面に形成されたキャパシタ絶縁膜と、キャパシタ絶縁膜の内側に埋込み形成された導電層と、トレンチおよびキャパシタ絶縁膜間に介在して設けられると共にラジカル窒化処理されることにより形成されたシリコン窒化膜とを備えていることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、トレンチの下部の外方以外に対する不純物の付着を抑制できるようになる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
本発明の第１の実施形態について、図１ないし図２２を参照しながら説明する。
＜構造について＞
まず、図１および図２を参照しながら第１の実施形態に係る構造について説明する。図１および図２は、半導体装置としてのトレンチ型のＤＲＡＭ半導体記憶装置の縦断側面図および平面図を模式的に示している。本実施形態においては、Ｐ型のシリコン半導体基板にＤＲＡＭセルを形成した例を示すが、必要に応じてＰウェル領域に形成しても良い。
【００１２】
図２は、ＤＲＡＭ半導体記憶装置を構成するメモリセルの配置状態を概略的に示している。この図２に示すように、トレンチキャパシタ型のＤＲＡＭセル（以下メモリセルと称す）を備えた半導体記憶装置２は、シリコン半導体基板（半導体基板）１に、メモリセル３が複数配列されたメモリセル領域を備えている。尚、図２中、符号ＡＡは、メモリセル３のアクティブエリア（活性領域）を示している。
図１は、図２のＸ−Ｘ線に沿う縦断側面図を模式的に示している。この図１に示すように、このメモリセル３は、１個のトレンチキャパシタＣおよび１個のセルトランジスタＴｒにより構成されている。
【００１３】
以下、メモリセル３の構成を説明する。このメモリセル３には、深いトレンチ４が形成されており、このトレンチ４の下部４ａ側にトレンチキャパシタＣが形成されている。トレンチ４の外周には、当該トレンチ４の下部４ａ（ボトム）側からある所定の高さまでプレート拡散層５が形成されている。このプレート拡散層５は、メモリセル３を構成するトレンチキャパシタＣのプレート電極として機能する。トレンチ４の下部４ａ側の内側壁で且つプレート拡散層５との接触面上には、キャパシタ絶縁膜６が形成されている。キャパシタ絶縁膜６は、例えばＳｉＮ−ＳｉＯ2膜またはＡｌ2Ｏ3−ＳｉＯ2またはＨｆＯ2−ＳｉＯ2等によりトレンチ４の下部４ａ側の内面に対して等方的に形成されている。キャパシタ絶縁膜６は、トレンチキャパシタＣの両プレート電極分離用の膜として機能する。また、トレンチ４の内側で且つキャパシタ絶縁膜６の内側には第１の導電層７が形成されている。この第１の導電層７は、例えば不純物を含有した多結晶シリコン、アモルファスシリコンあるいはポリサイドにより形成されており、トレンチキャパシタＣのプレート電極として機能する。
【００１４】
キャパシタ絶縁膜６は、その上部６ａがトレンチ４の所定深さに位置するように形成されている。このキャパシタ絶縁膜６の上部６ａは、トレンチ４の内面から内側に反るように形成されている。このキャパシタ絶縁膜６の上部６ａとトレンチ４の内面との間に介在してシリコン窒化膜８が形成されている。このシリコン窒化膜８は、トレンチ４の上部内面にラジカル窒化されることにより形成されている。この場合、シリコン窒化膜８は、トレンチ４の内面に対して下部４ａ側に至るほど薄く形成されている。
【００１５】
このシリコン窒化膜８の内周面で、且つ、キャパシタ絶縁膜６および第１の導電層７の上部には、側壁絶縁膜９が形成されている。この側壁絶縁膜９は、縦型寄生トランジスタのリーク電流抑制のため少なくともキャパシタ絶縁膜６の厚さよりも厚く形成されており、カラー絶縁膜として機能する。この側壁絶縁膜９の内側には、第２の導電層１０が形成されている。この第２の導電層１０は、不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイドにより形成されている。この第２の導電層１０の上の一部には、素子分離膜１１が例えばシリコン酸化膜により形成されている。この素子分離膜１１は、トレンチ４内に埋込み形成される導電層と他のメモリセル（図示せず）とを電気的に絶縁分離するように形成されている。また素子分離膜１１は、当該素子分離膜１１上を通過するゲート電極ＧＣとの間の電気的絶縁を図るように設けられている。
【００１６】
また、第２の導電層１０の上で且つ素子分離膜１１の側部には、第３の導電層１２が形成されている。この第３の導電層１２は、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイドにより形成されており、埋込みストラップ層として機能する。
【００１７】
セルトランジスタＴｒは、トレンチキャパシタＣに隣接するようにトレンチ４の水平面所定の一方向側に形成されている。図１に示すように、トレンチ４に埋込み形成された第３の導電層１１とセルトランジスタＴｒとの間の界面の一部外周にはストラップ部１３が形成されている。このストラップ部１３は、ドナー型の不純物がトレンチ４との間の界面を介して第３の導電層１２から外方拡散されることによりトレンチ４の上部外周の一部に形成される。
【００１８】
セルトランジスタＴｒは、ゲート電極１４、ゲート絶縁膜１５、ｎ型の拡散層１６および１７（ドレイン拡散層およびソース拡散層）を備えて形成されている。拡散層１６は、第３の導電層１２と電気的に導通接続するように形成されている。また、拡散層１７には、コンタクトプラグ１８を介してビット線１９が電気的に導通接続されている。このビット線１９と、トランジスタＴｒおよびトレンチキャパシタＣとを電気的に分離するように層間絶縁膜２０が例えばシリコン酸化膜により形成されている。尚、ゲート電極１４を覆うように絶縁膜２１が形成されている。この絶縁膜２１は、例えばシリコン窒化膜により形成されている。
このようにして、トレンチキャパシタＣは、トレンチ４内に第１ないし第３の導電層７１０および１２を備えると共に、プレート拡散層５、キャパシタ絶縁膜６を備えて構成されている。このようにして１つのメモリセル３が構成されている。図２に示すように、このメモリセル３が千鳥足状に配設されていると共に、トレンチ４は楕円柱状に形成されている。
【００１９】
本実施形態の構造によれば、キャパシタ絶縁膜６がトレンチ４の下部４ａ側に所定の深さまで形成されていると共に、シリコン窒化膜８がトレンチ４の内面に対して下部４ａ側に至るほど薄く形成され、トレンチ４の内面およびキャパシタ絶縁膜６の上部６ａ間に介在するように形成されているため、シリコン窒化膜８がトレンチ４およびキャパシタ絶縁膜６間に介在しない構成に比較して第１の導電層７の上部の面積を狭くすることができ、第１の導電層７中の不純物が上部へ抜ける経路を狭めることができる。これにより、信頼性の高いメモリセル３を形成できる。
【００２０】
＜製造工程について＞
このように構成されるトレンチ型のＤＲＡＭ半導体記憶装置２の製造方法について、図３ないし図２２をも参照しながら説明する。尚、本実施形態の特徴的な製造工程について説明するが、本発明を実現できれば必要に応じて以下に説明する工程を省いても良いし一般的な工程であれば付加しても良い。図３ないし図２２は、製造方法の一連の流れを模式的な縦断側面図により示している。
【００２１】
図３に示すように、シリコン半導体基板１上にシリコン酸化膜２２を堆積し、この上にシリコン窒化膜２３を堆積する。また、このシリコン窒化膜２３上にＢＳＧ(Boron Silicate Glass)膜２４を堆積し、この上にＴＥＯＳ膜２５を堆積して形成する。
【００２２】
次に、図４に示すように、ＴＥＯＳ膜２５上にフォトレジスト（図示せず）を塗布し、トレンチ４を形成するためフォトレジストをパターン形成し、異方性エッチングによりシリコン酸化膜２２、シリコン窒化膜２３、ＢＳＧ膜２４およびＴＥＯＳ膜２５をエッチングしトレンチ４を形成した後、レジストパターンを除去する。
【００２３】
次に、図５に示すように、ＢＳＧ膜２４およびＴＥＯＳ膜２５をマスクとして異方性エッチングによりシリコン半導体基板１を所定の深さまでエッチングすることにより深いトレンチ４を形成する。その後、ＴＥＯＳ膜２５およびＢＳＧ膜２４を除去する。
次に、図６に示すように、トレンチ４の下部４ａ側の内面に不純物（Ａｓ）がドープされたシリカガラス２６（ＡｓＳＧ膜：不純物含有膜に相当）を等方的に形成する。
次に、図７に示すように、レジスト（図示せず）を塗布し、ＣＤＥ(Chemical Dry Etching)法によりレジスト（図示せず）をリセスし、さらにバッファードフッ酸（ＢＨＦ）溶液によりトレンチ４の上部に形成されたシリカガラス２６を除去する。
【００２４】
次に、硫酸と過酸化水素薬液によりレジスト（図示せず）を除去した後、図８に示すように、例えば２００［℃］以上６００［℃］未満の範囲の一定温度の低温条件下で、且つ、最低１０ｍ［Ｔｏｒｒ］〜最高１０［Ｔｏｒｒ］のうちの一定圧力条件下でプラズマ窒化（ラジカル窒化）することにより、シリコン半導体基板１のトレンチ４内の上部４ｂの側壁を覆うようにシリコン窒化膜２７を形成する。これにより、図８に示すように、シリコン半導体基板１の表面部１ａ側からトレンチ４の下部４ａ側に向けてシリコン窒化膜２７を連続的に薄く形成することができる。この場合、成膜時間、圧力、温度、ガス流量パラメータ等を調整することにより膜厚を調整し、プレート拡散層の深さを調整することができる。
【００２５】
プラズマ窒化処理時の条件が異なれば、成膜時の粗密状態や成膜速度も異なるため、最適なプラズマ窒化処理条件を一条件に決定することは困難であるが、発明者らが実験を繰り返したところ、圧力は低い方が良い傾向が得られている。
【００２６】
本実施形態においては、４００℃、圧力５０ｍ［Ｔｏｒｒ］、Ｎ2：４０［ｓｃｃｍ］、Ａｒ：１０００［ｓｃｃｍ］、マイクロ波のパワー１０００［ｗ］の条件下においてラジカル窒化することで、シリコン半導体基板１の表面部１ａ側からトレンチ４の下部４ａ側に向けて連続的に薄くなるようにシリコン窒化膜２７を形成した。
【００２７】
ここで、［ｓｃｃｍ］は、standard cc/minの略であり、流量の単位を示している。尚、シリコン窒化膜２７を形成した後、必要に応じて、Ｈ3ＰＯ4やＨＦ／Ｇｌｙなどを使用しシリコン窒化膜２７の膜厚を薄膜化するようにしても良い。
【００２８】
次に、図９に示すように、シリカガラス２６およびシリコン窒化膜２７を覆うようにキャップ用のＴＥＯＳ膜２８を等方的に形成する。このＴＥＯＳ膜２８は、砒素がシリカガラス２６からトレンチ４内に付着することを防止するための膜であると共に、トレンチ４内（特に上方）に対する砒素の飛散をさらに防止するために成膜される膜である。
【００２９】
このＴＥＯＳ膜２８を成膜するときに６００℃〜７００℃の温度条件下で成膜することになるが、この成膜時にシリカガラス２６に含有する砒素がトレンチ４内を浮遊することがある。しかし、ＴＥＯＳ膜２８の成膜前には、トレンチ４内の上部にシリコン窒化膜２７が形成されているため、トレンチ４の内面に砒素が付着しない。これにより、シリコン半導体基板１に対する砒素の混入を防止することができ、隣接して形成されるセルトランジスタＴｒのデバイス特性の安定化を図ることができる。この後、熱処理することによりシリコン半導体基板１に砒素を拡散させることにより、トレンチ４の外方周囲にトレンチキャパシタＣのプレート拡散層５を形成する。
【００３０】
次に、図１０に示すように、トレンチ４内のＴＥＯＳ膜２８およびシリカガラス２６をウェットエッチング処理することで剥離する。次に、図１１に示すように、トレンチ４の内面に対して等方的に絶縁膜２９を形成する。この絶縁膜２９は、ＳｉＮ−ＳｉＯ2膜、またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨｆＯ2−ＳｉＯ2膜等により形成されている。
【００３１】
次に、図１２に示すように、トレンチ４の絶縁膜２９の内側に導電層３０を形成する。この導電層３０は、例えば砒素もしくはリンがドープされた多結晶シリコン、アモルファスシリコンあるいはポリサイド材料により形成されている。
【００３２】
次に、図１３に示すように、トレンチ４の上部に形成された導電層３０および絶縁膜２９をエッチングし除去する。この場合、シリコン窒化膜２７の下端部２７ａのトレンチ４内側を覆うように導電層３０および絶縁膜２９をトレンチ４内に残存させる。これにより、トレンチ４の下部４ａ側に第１の導電層７およびキャパシタ絶縁膜６を形成する。
【００３３】
次に、図１４に示すように、トレンチ４内におけるシリコン窒化膜２７の内周面で、且つ、キャパシタ絶縁膜２９および第１の導電層７の上に、絶縁膜３１をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により等方的に形成する。この絶縁膜３１は、例えばシリコン酸化膜により形成されるもので、トレンチ４の下部４ａ側の内面に形成されるキャパシタ絶縁膜６の厚さよりも少なくとも厚く形成される。
【００３４】
次に、図１５に示すように、絶縁膜３１をＲＩＥ（Reactive Ion Etching)法により除去する。これにより、第１の導電層７の直上に形成された絶縁膜３１と半導体基板１の表面上方に形成された絶縁膜３１とを除去することができる。
【００３５】
次に、図１６に示すように、第１の導電層７の直上に構造的に接触すると共に電気的に導通接続するように、導電層３２をトレンチ４内に埋込み形成する。この導電層３２は、ドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくはポリサイド材料により形成されている。そして、この導電層３２をシリコン半導体基板１の表面部１ａ付近までエッチングする。
【００３６】
次に、図１７に示すように、絶縁膜３１およびシリコン窒化膜２７の上部を等方性エッチングにより導電層３２の少し深い位置まで選択的に除去する。具体的には、導電層３２の上面より下方で且つ第１の導電層７の上面の上方まで絶縁膜３１およびシリコン窒化膜２７の上部を除去する。
【００３７】
次に、図１８に示すように、トレンチ４内に導電層３３を埋込み形成すると共に、シリコン半導体基板１の表面部１ａ付近までエッチングして除去する。この導電層３３は、砒素やリン等の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイドにより形成されるものである。図１８に示すように、導電層３２、絶縁膜３１およびシリコン窒化膜２７の直上に位置してトレンチ４内に導電層３３が埋込み形成されるようになる。
【００３８】
次に、図１９に示すように、熱処理を行うことにより導電層３３からトレンチ４の上部４ｂの外周囲のシリコン半導体基板１にドナー型の不純物を拡散させ、ストラップ部１３を形成する。このストラップ部１３は、セルトランジスタＴｒの拡散層１６およびトレンチキャパシタＣ間の電気抵抗を抑制するために形成される。次に、トレンチ４の側部に素子分離領域形成用の溝部３４を形成する。この溝部３４は、水平面方向においては、トレンチキャパシタＣと対で形成されるセルトランジスタＴｒの形成領域側とは逆側に形成される。
【００３９】
次に、図２０に示すように、溝部３４内に素子分離膜３５を埋込み形成する。この素子分離膜３５は、例えばシリコン酸化膜により形成されている。次に、図２１に示すように、素子分離膜３５をシリコン半導体基板１の表面部１ａ付近まで除去する。これにより、この素子分離膜３５が導電層３３の側部および直上に形成されるようになる。次に、シリコン酸化膜２２およびシリコン窒化膜２３を剥離し、シリコン半導体基板１の表面部１ａにゲート絶縁膜１５を形成する。
【００４０】
次に、図２２に示すように、ゲート絶縁膜１５上にゲート電極１４を形成するとともに、素子分離膜３５上にゲート電極ＧＣを形成する。次に、ゲート電極１４およびＧＣを覆うように絶縁膜２１を形成する。この絶縁膜２１は、ゲート側壁絶縁膜として機能するものである。次に、図１に示すように、層間絶縁膜２０およびコンタクトプラグ１８並びにビット線１９を形成する。このようにして、セルトランジスタＴｒおよびトレンチキャパシタＣを備えたメモリセル３を製造することができる。
【００４１】
このような実施形態に係る製造方法は、次に示す特徴を備えている。シリコン半導体基板１に深いトレンチ４を形成する。トレンチ４の全内面にシリカガラス２６を等方的に形成する。トレンチ４の下部４ａ側の内面にシリカガラス２６を残存させるようにトレンチ４の上部４ｂの側壁に形成されたシリカガラス２６を除去する。トレンチ４の上部４ａの側壁を覆うようにシリコン窒化膜２７を形成する。シリカガラス２６およびシリコン窒化膜２７を覆うようにキャップ用のＴＥＯＳ膜２８をトレンチ４内に等方的に形成する。トレンチ４の下部４ａ側の外方周囲に砒素（不純物）を拡散させることによりプレート拡散層５を形成する。
【００４２】
この場合、シリコン窒化膜２７がトレンチ４の上部４ｂの側壁に形成されていると共に、ＴＥＯＳ膜２８がシリカガラス２６およびシリコン窒化膜２７を覆うように形成されているため、ＴＥＯＳ膜２８を成膜するときやシリカガラス２６から不純物をシリコン半導体基板１に拡散するときに高温の熱処理が行われたとしても、トレンチ４の上部４ｂの側壁に砒素が付着することがない。これにより、トレンチ４の下部４ａ側の外方以外に対して砒素の付着を抑制することができ、セルトランジスタＴｒの諸特性に対する悪影響を抑制できる。
【００４３】
シリカガラス２６をトレンチ４の下部４ａ側に形成し、トレンチ４の外方周囲に砒素を拡散した後、シリコン窒化膜２７を薄膜化もしくは全剥離した場合にはシリコン窒化膜２７のデバイス特性に対する影響を回避できるようになる。
【００４４】
プラズマ窒化もしくはラジカル窒化することでシリコン窒化膜２３を形成しているため、トレンチ４の上部４ｂ側壁のみに低温条件下（好ましくは、２００℃以上６００℃未満の範囲の一定温度条件下、特に４００℃）において形成することができ、たとえシリカガラス２６がトレンチ４内面に形成されていたとしてもシリカガラス２６に含有する砒素がトレンチ４内に付着することがなく、デバイス特性を保持することができる。
【００４５】
（第２の実施形態）
図２３は、本発明の第２の実施形態の説明を示すもので、第１の実施形態と異なるところは、トレンチの上部側壁にラジカル窒化してシリコン窒化膜を形成した後に当該シリコン窒化膜を覆うようにＡｓＳＧ膜を形成したところにある。第１の実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００４６】
第１の実施形態で説明した図５に示すように、深いトレンチ４を形成した後、本実施形態においては、次のような工程を経てプレート拡散層５を形成する。すなわち、図２３に示すように、トレンチ４の上部４ｂの側壁にラジカル窒化（もしくはプラズマ窒化）することでシリコン窒化膜２３を形成し、その後、シリコン窒化膜２３を覆うようにシリカガラス２６をトレンチ４内に等方的に形成する。このとき、ラジカルがトレンチ４の下部４ａまで達しないため、トレンチ４の上部４ｂのみが窒化される。
【００４７】
次に、熱処理することによりシリカガラス２６からトレンチ４の外方周囲に砒素を拡散させる。これによりプレート拡散層５を形成できる。この場合、トレンチ４ｂの上部４ｂの側壁内面にシリコン窒化膜２３が形成されているため、たとえシリコン窒化膜２３の内側にシリカガラス２６が形成されたとしても、トレンチ４の上部４ｂの外方に対する砒素（不純物）の拡散を抑制することができ、特にセルトランジスタＴｒのデバイス特性を保持することができるようになる。その他の製造工程は第１の実施形態と略同様である。このような第２の実施形態においても、略同様の作用効果を奏する。
【００４８】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、例えば、次のように変形または拡張できる。
半導体基板としてシリコン半導体基板１に適用した実施形態を示したが、他材料の半導体基板を適用しても良い。
第１の実施形態においてＴＥＯＳ膜２８をトレンチ４内に成膜した後に砒素（不純物）をトレンチ４の外方周囲に拡散するようにしたが、ＴＥＯＳ膜２８は必要に応じて成膜すれば良い。すなわち、シリコン窒化膜２７がトレンチ４の上部４ｂの側壁に成膜されていればＴＥＯＳ膜２８を成膜してもしなくても良い。
【００４９】
トレンチ４の外方周囲に砒素を拡散してプレート拡散層５を形成した後、シリコン窒化膜２７を残存させたままキャパシタ絶縁膜６として機能させるための絶縁膜２９を形成した実施形態を示したが、これに限定されるものではなく、絶縁膜２９を形成する前にシリコン窒化膜２７を薄膜化したり全剥離したりするようにしても良い。この場合、トレンチ４の内面にシリコン窒化膜２７を残存させることなく形成できるため、デバイスの信頼性を向上できる。
【００５０】
導電層３２を埋込み形成してエッチングして第２の導電層１０を形成するようにしたが、導電層３２に代えてレジスト（図示せず）を適用しても良い。すなわち、図１５に示す構造を形成した後、レジストを塗布し図１６に示す導電層３２の形成領域までレジストを落とし込み、さらに、ウェットエッチングにより側壁絶縁膜９としての絶縁膜３１を除去すると共に、シリコン窒化膜２７を除去するようにしても良い。この場合、多結晶シリコン膜をトレンチに対して埋込形成する工程を２回行うだけでよくなりコストの低減効果を奏する。
【００５１】
図１６および図１７において、絶縁膜３１を等方的エッチング法により除去する前に当該絶縁膜３１にインプランテーションによりダメージを与えるようにしても良い。
トレンチキャパシタＣの電極としてプレート拡散層５を形成するときに、シリカガラス２６から砒素をシリコン半導体基板１に拡散させるようにしたが、これに限定されるものではなく、リン（Ｐ）等の５価の不純物原子を含む不純物含有膜をトレンチ４の下部４ａ側に形成し拡散させるようにしても良い。また、シリコン半導体基板１の導電型が異なれば、必要に応じて、ボロン（ホウ素（Ｂ））等の３価の不純物原子を含む不純物含有膜をトレンチ４の下部４ａ側に形成し不純物拡散させるようにしても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態を示す模式的な構造図（図２のＸ−Ｘ線に沿う断面図）
【図２】メモリセル領域の平面図
【図３】要部の製造工程を示す図（その１）
【図４】要部の製造工程を示す図（その２）
【図５】要部の製造工程を示す図（その３）
【図６】要部の製造工程を示す図（その４）
【図７】要部の製造工程を示す図（その５）
【図８】要部の製造工程を示す図（その６）
【図９】要部の製造工程を示す図（その７）
【図１０】要部の製造工程を示す図（その８）
【図１１】要部の製造工程を示す図（その９）
【図１２】要部の製造工程を示す図（その１０）
【図１３】要部の製造工程を示す図（その１１）
【図１４】要部の製造工程を示す図（その１２）
【図１５】要部の製造工程を示す図（その１３）
【図１６】要部の製造工程を示す図（その１４）
【図１７】要部の製造工程を示す図（その１５）
【図１８】要部の製造工程を示す図（その１６）
【図１９】要部の製造工程を示す図（その１７）
【図２０】要部の製造工程を示す図（その１８）
【図２１】要部の製造工程を示す図（その１９）
【図２２】要部の製造工程を示す図（その２０）
【図２３】本発明の第２の実施形態を示す図８相当図
【符号の説明】
【００５３】
図面中、１はシリコン半導体基板（半導体基板）、２はＤＲＡＭ半導体記憶装置（半導体装置）、４はトレンチ、４ａはトレンチの下部、４ｂはトレンチの上部、６はキャパシタ絶縁膜、７は第１の導電層（導電層）、８はシリコン窒化膜、２６はシリカガラス（不純物含有膜）、２７はシリコン窒化膜を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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