(57)【要約】【課題】ゲート絶縁膜に高誘電体膜を用いても短チャネル効果の抑制を図る。【解決手段】シリコン基板１０１と、このシリコン基板１０１上に形成されたゲート絶縁膜１０８と、このゲート絶縁膜１０８上に形成されたゲート電極１０９，１１０と、このゲート電極１０９，１１０を挟むようにシリコン基板１０１から形成され、シリサイド１１５，２０２からなるソース及びドレインとをそれぞれ具備したＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを具備する半導体装置であって、ゲート絶縁膜１０８の材料は高誘電体膜であること、及びゲート電極の材料は金属であることの少なくとも一方の条件を満たし、且つＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成するシリサイドの材料は、それぞれ異なる。【選択図】図６
2006303532.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
このシリコン基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
このゲート電極を挟むように前記シリコン基板から形成され、シリサイドからなるソース及びドレインとをそれぞれ具備したＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを具備する半導体装置であって、
前記ゲート絶縁膜の材料は高誘電体膜であること、及び前記ゲート電極の材料は金属であることの少なくとも一方の条件を満たし、
且つ前記ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成するシリサイドの材料は、それぞれ異なること特徴とする半導体装置。
【請求項２】
前記ＰＭＩＳＦＥＴのソース及びドレインを構成するシリサイドの材料は、該ＰＭＩＳＦＥＴのチャネルに対して仕事関数が大きく、
前記ＮＭＩＳＦＥＴのソース及びドレインを構成するシリサイドの材料は、該ＮＭＩＳＦＥＴのチャネルに対して仕事関数が小さいことを特徴する請求項１に記載の半導体装置。
【請求項３】
前記シリコン基板が、ＳＯＩ基板であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極下のチャネル領域と前記ソース及びドレインとの間の半導体基板に前記チャネル領域と反対導電型のエクステンション領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記エクステンション領域の不純物濃度が、０より大，且つ３×１０19ｃｍ-3以下であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
シリコン基板上に、層間絶縁膜を形成する工程と、
ＰＭＩＳＦＥＴ及びＮＭＩＳＥＴのソース及びドレインの形成予定領域間の前記層間絶縁膜を選択的に除去して、ゲート溝を形成する工程と、
前記ゲート溝の側壁に側壁絶縁膜を形成する工程と、
前記ゲート溝の底面に前記シリコン基板を露出させ、露出するシリコン基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート溝内にゲート電極を埋め込み形成する工程と、
ＰＭＩＳＦＥＴのソース及びドレインの形成予定領域の前記層間絶縁膜を除去して、底部に前記シリコン基板の表面が露出するＰＭＩＳ側ソース／ドレイン溝を形成する工程と、
前記ＰＭＩＳ側ソース／ドレイン溝内に、第１の金属膜を埋め込み形成し、ＰＭＩＳＦＥＴのソース電極及びドレイン電極を形成する工程と、
前記シリコン基板と前記ＰＭＩＳＦＥＴのソース電極及びドレイン電極とを反応させて、該基板とショットキー接合するシリサイド膜を形成して、ＰＭＩＳＦＥＴのソース及びドレインを形成する工程と、
ＮＭＩＳＦＥＴのソース及びドレインの形成予定領域の前記層間絶縁膜を除去して、底部に前記シリコン基板の表面が露出するＮＭＩＳ側ソース／ドレイン溝を形成する工程と、
前記ＮＭＩＳ側ソース／ドレイン溝内に、第１の金属膜と異なる材料からなる第２の金属膜を埋め込み形成し、ＮＭＩＳＦＥＴのソース電極及びドレイン電極を形成する工程と、
前記シリコン基板とＮＭＩＳＦＥＴのソース電極及びドレイン電極とを反応させて、該基板とショットキー接合するシリサイド膜を形成して、ＮＭＩＳＦＥＴのソース及びドレインを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極及びゲート絶縁膜は、金属材料及び高誘電体で形成され、前記シリコン基板と前記金属膜との反応は、４５０℃以下の温度で行われることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板とショットキー接合するシリサイドをソース及びドレインに用いたＭＩＳＦＥＴを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴにメタルゲートや高誘電体ゲート絶縁膜を適用するために、ダミーゲートを用いるプロセス（Rep1acement gate process, Damascene gate process）が提案されている（例えば、非特許文献１，２参照）。
【０００３】
ここでダミーゲートプロセスとは、将来ゲートを形成する領域に後で除去する使い捨てのゲートを形成し、これにセルフアラインでソース／ドレインを形成したのち、ダミーゲートを除去した後、ダミーゲートを除去して形成された溝にダマシンプロセスを用いて本来のゲートに置き換えるプロセスである。
【０００４】
ダミーゲートプロセスを用いれば、高温熱処理の必要なソース／ドレインをゲートより先に形成してしまうので、ゲート形成後の熱工程を４５０℃以下に低温化できる。したがって、熱耐性に乏しいメタルゲート電極や高誘電体ゲート絶縁膜をＭＯＳＦＥＴに適用することが容易になる。
【０００５】
メタルゲート、ｈｉｇｈ−ｋゲート絶縁膜を用いたダマシンゲート（またはリプレイスメントゲート）トランジスタの問題点は、
（１）ダミーゲート形成および除去のために工程数が大幅に増加してしまうこと、
（２）ゲート電界のフリンジ（しみだし）効果で短チャネル効果が劣化すること（例えば、非特許文献３参照）、
（３）用いられる多くのメタルゲートの仕事関数がシリコンのミッドギャップ付近に位置するため、その影響でしきい値電圧（絶対値）が上昇すること、
である。
【非特許文献１】A.Chatterjee et al., IEDM Tech. Dig., (1997), p.821
【非特許文献２】A. Yagishita et al., IEDM Tech Dig, (1998), p.785）
【非特許文献３】Baohong Cheng et al., IEEE Transactions on ELECTRON DEVICES, Vol.46, No.7,(1999), p.1537）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ダミーゲートの形成及び除去のために工程数が大幅に増加するという問題があった。また、ゲート電界のフリンジ（しみだし）効果で短チャネル効果が劣化するとういう問題があった。
【０００７】
本発明の目的は、ゲート絶縁膜及びゲート電極にそれぞれ高誘電体膜及び金属を用いたＭＩＳＦＥＴの工程数の抑制を図り得る半導体装置及びその製造方法を提供することにある。
【０００８】
また、本発明の別の目的は、ゲート絶縁膜に高誘電体膜を用いても短チャネル効果の抑制を図り得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１０】
本発明に係わる半導体装置は、シリコン基板と、このシリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極を挟むように前記シリコン基板から形成され、シリサイドからなるソース及びドレインとをそれぞれ具備したＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを具備する半導体装置であって、前記ゲート絶縁膜の材料は高誘電体膜であること、及び前記ゲート電極の材料は金属であることの少なくとも一方の条件を満たし、且つ前記ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成するシリサイドの材料は、それぞれ異なること特徴とする。
【００１１】
この半導体装置においては、前記ＰＭＩＳＦＥＴのソース及びドレインを構成するシリサイドの材料は、該ＰＭＩＳＦＥＴのチャネルに対して仕事関数が大きく、前記ＮＭＩＳＦＥＴのソース及びドレインを構成するシリサイドの材料は、該ＮＭＩＳＦＥＴのチャネルに対して仕事関数が小さいことが好ましい。
【００１２】
上記の半導体装置において、前記シリコン基板が、ＳＯＩ基板であることが好ましい。
【００１３】
本発明に係わる半導体素子の製造方法は、シリコン基板上に、層間絶縁膜を形成する工程と、ＰＭＩＳＦＥＴ及びＮＭＩＳＥＴのソース及びドレインの形成予定領域間の前記層間絶縁膜を選択的に除去して、ゲート溝を形成する工程と、前記ゲート溝の側壁に側壁絶縁膜を形成する工程と、前記ゲート溝の底面に前記シリコン基板を露出させ、露出するシリコン基板の表面にゲート絶縁膜を形成する工程と、前記ゲート溝内にゲート電極を埋め込み形成する工程と、ＰＭＩＳＦＥＴのソース及びドレインの形成予定領域の前記層間絶縁膜を除去して、底部に前記シリコン基板の表面が露出するＰＭＩＳ側ソース／ドレイン溝を形成する工程と、前記ＰＭＩＳ側ソース／ドレイン溝内に、第１の金属膜を埋め込み形成し、ＰＭＩＳＦＥＴのソース電極及びドレイン電極を形成する工程と、前記シリコン基板と前記ＰＭＩＳＦＥＴのソース電極及びドレイン電極とを反応させて、該基板とショットキー接合するシリサイド膜を形成して、ＰＭＩＳＦＥＴのソース及びドレインを形成する工程と、ＮＭＩＳＦＥＴのソース及びドレインの形成予定領域の前記層間絶縁膜を除去して、底部に前記シリコン基板の表面が露出するＮＭＩＳ側ソース／ドレイン溝を形成する工程と、前記ＮＭＩＳ側ソース／ドレイン溝内に、第１の金属膜と異なる材料からなる第２の金属膜を埋め込み形成し、ＮＭＩＳＦＥＴのソース電極及びドレイン電極を形成する工程と、前記シリコン基板とＮＭＩＳＦＥＴのソース電極及びドレイン電極とを反応させて、該基板とショットキー接合するシリサイド膜を形成して、ＮＭＩＳＦＥＴのソース及びドレインを形成する工程とを含む。
【００１４】
上記の半導体装置の製造方法において、前記ゲート電極及びゲート絶縁膜は、金属材料及び高誘電体で形成され、前記シリコン基板と前記金属膜との反応は、４５０℃以下の温度で行われることが好ましい。
【００１５】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００１６】
以上のようにすると、ダミーゲートの形成および除去が不要になるため、従来のダマシンゲートプロセスよりも工程数を大幅に削減できる。またソースおよびドレイン活性化のための高温熱工程（通常１０００℃程度）を行う必要がないので製造が容易になる。さらに、ｐｎ接合でなくショットキー接合によるソースおよびドレインを用いているため、ゲート絶縁膜に高誘電体膜を用いていても短チャネル効果を防止できる。短チャネル効果が抑えられれば、チャネル濃度を薄くできるのでＳ−ｆａｃｔｏｒ改善、しきい値電圧低減の効果も得られる。
【００１７】
また、ソース／ドレイン材料として、ＮＭＯＳとＰＭＯＳでそれぞれ異なるメタル材料を用いたため、以下のようなメリットが生じる。すなわち、ショットキー接触（接合）をソースおよびドレインに用いたトランジスタでは、電流駆動能力の低下を避けるために、Ｎチャネルに対しては小さな、またＰチャネルに対しては大きな仕事関数を持つショットキー接触材料が必要であるが、ＮＭＯＳに対しては仕事関数の小さな材料、ＰＭＯＳに対しては仕事関数の大きな材料を用いることができるので、ＮＭＯＳ，ＰＭＯＳ両方の駆動電流を大きくすることが可能になる。また、ショットキー接触材料を選ぶことにより、ＮＭＯＳ，ＰＭＯＳそれぞれのしきい値電圧を別々に制御できる。
【００１８】
また、ＳＯＩ−ＭＯＳＦＥＴのソース／ドレインにショットキー接合を適用することで、接触の特徴を活かしてＳＯＩ素子の欠点を補うことができ、また、ＳＯＩを利用することでショットキー接触のもつ欠点を取り除くことが出来る。すなわち、ソース／ドレインの双方におけるショットキー障壁の効果で、ＳＯＩ−ＭＯＳＦＥＴの基板浮遊問題を抑制でき、また、ＳＯＩ構造の採用により、ドレイン接触でのリーク電流を抑制できるため、トランジスタのオフ電流（消費電力）を小さくできる。
【発明の効果】
【００１９】
本発明によれば、ダミーゲートを用いずに、ゲートとソース／ドレインとをセルフアラインで形成できるため、大幅な工程数削減効果がある。また、ソース／ドレイン活性化のための高温熱工程をやる必要がなく、製造が容易である。また、ショットキー接合によるメタルソースおよびメタルドレインを用いているため、ＤＩＢＬがおさえられ、短チャネル効果を防止できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面図である。なお、図１は、ゲート長方向の断面を示している。
【００２２】
図１に示すように、半導体シリコン基板１０１の素子領域の周囲に素子分離絶縁膜１０２が形成されている。シリコン基板１０１上に、チャネル領域の周囲を覆うようにシリコン窒化膜からなる側壁絶縁膜１０７が形成されている。
【００２３】
側壁が側壁絶縁膜からなる溝の内部に、Ｔａ2Ｏ5膜１０８，バリアメタルＴｉＮ膜１０９，Ａｌ膜１１０が埋め込み形成されている。Ｔａ2Ｏ5膜１０８がゲート絶縁膜であり、バリアメタルＴｉＮ膜１０９及びＡｌ膜１１０がメタルゲート電極１１１である。
【００２４】
素子分離絶縁膜１０２上に層間絶縁膜１０４が形成されている。側壁が側壁絶縁膜１０７及び層間絶縁膜からなる溝の底部のシリコン基板１０１上にシリサイドからなるショットキー接合・ソース／ドレイン１１５が形成されている。ショットキー接合・ソース／ドレイン１１５上にソース／ドレイン電極１１４が形成されている。
【００２５】
このＮＭＯＳＦＥＴは、シリコン基板との接合がｐｎ接合でなくショットキー接合によるソースおよびドレインを用いたトランジスタ（Schottky barrier tunne1 transistor（ＳＢＴＴ））である。ＳＢＴＴは、ソース及びドレイン領域の接合部分で、空乏層幅が小さい。また、ショットキー接合の障壁高さは、鏡像効果を除けば電界によって変化することはないため、ＤＩＢＬ（Drain-Induced Barrier Lowering）を避けることが出来る。したがって、このトランジスタ構造ではショートチャネル効果を抑制することができる。短チャネル効果が抑制されることにより、チャネル濃度を薄くできるのでＳ−ｆａｃｔｏｒ改善、しきい値電圧低減の効果も得られる。
【００２６】
次に、このＮＭＯＳＦＥＴの製造方法について図２〜図５を参照して説明する。図２〜図５は、図１に示したＮＭＯＳＦＥＴの製造工程を示す工程断面図である。工程順に説明を行うと、まず、図２（ａ）に示すように、半導体シリコン基板１０１を用意する。次いで、図２（ｂ）に示すように、ＳＴＩ（Shallow-trench-iso1ation）による素子分離を行うため、素子分離領域に深さ２００ｎｍ程度の溝を形成し、溝にＴＥＯＳ−ＳｉＯ2 膜を埋め込み形成して素子分離絶縁膜１０２を形成する。
【００２７】
次いで、図２（ｃ）に示すように、シリコン基板１０１表面に５ｎｍ程度の熱酸化によりＳｉＯ2 膜１０３を形成した後、１５０ｎｍ程度のＴＥＯＳ−ＳｉＯ2 膜をＬＰＣＶＤ法により堆積して層間絶縁膜１０４を形成する。この層間絶縁膜は、後の工程でＣＭＰのストッパーとして使用される。
【００２８】
次いで、図２（ｄ）に示すように、ＥＢ直描やリソグラフィーによりＭＩＳＦＥＴのチャネル形成領域に開口を有するレジスト膜１０５を形成した後、レジスト膜１０５をマスクにソース及びドレインの形成予定領域間の層間絶縁膜１０４をエッチングして、ゲート溝１０６を形成する。
【００２９】
次いで、図３（ｅ）に示すように、レジスト膜１０５を除去した後、シリコン窒化膜の堆積，ＲＩＥ法によるエッチングを行って、ゲート溝１０６の内側に側壁絶縁膜１０７を形成する。ここでチャネル領域に、トランジスタのしきい値電圧調整用のイオン注入を行う（図示せず）。このゲート溝１０６がゲート形成予定領域となる。
【００３０】
本発明のトランジスタではソース／ドレインをショットキー接合にて低温で（例えば４５０℃以下で）形成する予定なので、ゲート形成後４５０℃以上の高温熱処理工程が存在しない。したがって、高誘電率膜や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、Ｓｉ3Ｎ4膜、（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＨｆＯ2 ，ＺｒＯ2 ，Ｌａ2Ｏ3，Ｇｄ2Ｏ3，Ｙ2Ｏ3，ＣａＦ2 ，ＣａＳｎＦ2 ，ＣｅＯ2 ，YttriaStabi1ized Zirconia，Ａｌ2Ｏ3，ＺｒＳｉＯ4 ，ＨｆＳｉＯ4 ，Ｇｄ2ＳｉＯ5，２Ｌａ2Ｏ3・３ＳｉＯ2 、など）をゲート絶縁膜に使用することができ、またゲート電極にはメタル材料（ＴｉＮ，ＷＮ，Ａｌ，Ｗ，Ｒｕ等）を使用することができる。
【００３１】
もしゲート形成後に８００〜１０００℃程度の高温工程が存在すると、メタルゲート原子がゲート絶縁膜中に拡散してゲート耐圧が劣化したり、Ｈｉｇｈ−ｋ膜とシリコンの間の界面に誘電率の低い薄膜層が形成され、実効的なゲート絶縁膜厚が著しく増大してしまう。
【００３２】
ここではゲート絶縁膜材料としてＴａ2Ｏ5膜、メタルゲート材料としてバリアメタルＴｉＮとＡｌの積層構造を用いた場合を説明する。詳しく製造方法を述べると、図３（ｆ）に示すように、例えばゲート溝１０６底部にシリコン基板１０１を露出させ、１ｎｍ以下のシリコン窒化膜（ＮＯ窒化オキシナイトライド膜）を形成する。その上にＴａ2Ｏ5膜（ゲート絶縁膜）１０８を約４ｎｍ，ＣＶＤ法で成膜する。このときゲート絶縁膜の酸化膜換算膜厚は２ｎｍ以下となる。その後、バリアメタルとして例えば膜厚５ｎｍ程度のバリアメタルＴｉＮ膜１０９をＣＶＤ法にて形成し、例えば膜厚３００ｎｍ程度のＡｌ膜１１０をスパッタ法で堆積する。
【００３３】
次いで、図３（ｇ）に示すように、Ａｌ膜１１０，バリアメタルＴｉＮ膜１０９及びＴａ2Ｏ5膜１０８に対して順次ＣＭＰを行うことによって、ゲート溝１０６内にメタルゲート電極１１１を埋め込み形成する。
【００３４】
次いで、図４（ｈ）に示すように、リソグラフィー等により、素子領域に開口を有するレジスト膜１１２を形成した後、レジスト膜１１２をマスクに層間絶縁膜１０４及びＳｉＯ2 膜１０３をエッチングし、ソース／ドレイン溝１１３を形成する。
【００３５】
層間絶縁膜１０４をエッチングする際、層間絶縁膜１０４を構成するシリコン窒化膜，Ｔａ2Ｏ5膜１０８及びメタルゲート電極１１１がエッチングされず、選択的にＳｉＯ2 膜がエッチングされる条件で行うことにより、自己整合的にメタルゲート電極１１１を挟むようなソース／ドレイン溝１１３を形成することができる。
【００３６】
次いで、図４（ｉ）に示すように、レジスト膜１１２を除去した後、ソース／ドレイン溝１１３内が埋め込まれるように、Ｅｒ膜１１４を堆積する。次いで、図４（ｊ）に示すように、ＣＭＰでＥｒ膜１１４の表面を平坦化して、層間絶縁膜１０４の表面を露出させると共に、ソース／ドレイン溝１１３内にソース／ドレイン電極１１４を形成する。
【００３７】
次いで、図５（ｋ）に示すように、４５０℃以下の温度でアニールを行って、シリコン基板１０１とソース及びドレイン電極１１４とを反応させて、ＥｒＳｉ2 等のシリサイドからなるショットキー接合・ソース／ドレイン１１５を形成する。
【００３８】
ソースおよびドレイン形成後は通常のＬＳＩ製造プロセスと同様である。すなわち、図５（ｌ）に示すように、ＴＥＯＳーＳｉＯ2 膜からなる層間絶縁膜１１６をＣＶＤ法で形成し、ソース／ドレイン電極１１４及びメタルゲート電極１１１上にコンタクトホールを開孔し、Ａｌ配線（上層金属配線）１１７をデュアルダマシン法にて形成する。
【００３９】
以上のようにすると、ダミーゲートの形成および除去が不要になるため、従来のダマシンゲートプロセスよりも工程数を大幅に削減できる。またソースおよびドレイン活性化のための高温熱工程（通常１０００℃程度）を行う必要がないので製造が容易になる。
【００４０】
さらに、ｐｎ接合でなくショットキー接合によるソース及びドレインを用いているため、ｈｉｇｈ−ｋゲート絶縁膜を用いていても短チャネル効果を防止できる。短チャネル効果が抑えられれば、チャネル濃度を薄くできるのでＳ−ｆａｃｔｏｒ改善、しきい値電圧低減の効果も得られる。
【００４１】
しかも、以下のようなダマシンゲートプロセスのメリットもそのまま存続する。すなわち、［１］ゲートをＲＩＥでなくＣＭＰで加工するため、ゲート絶縁膜にプラズマダメージが導入されない。［２］薄いゲート絶縁膜上でメタルゲートをＲＩＥ加工するのは大変困難であるが本発明のプロセスではその必要がない。［３］ゲート加工後、表面が完全平坦化されるため、以降の製造工程が容易になる。［４］ソースおよびドレインとゲートの位置はセルフアラインで形成される。
【００４２】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わるＣＭＯＳＦＥＴの構成を示す断面図である。なお、図６は、ゲート長方向の断面を示している。図１と同一な部分には同一符号を付し、その説明を省略する。
【００４３】
本実施形態では、ＮＭＯＳとＰＭＯＳでショットキー接合・ソース／ドレインを構成する形成材料が異なる。すなわち、ＮＭＯＳＦＥＴ形成領域では、ソース／ドレイン電極１１４にＥｒを用い、ショットキー接合・ソース／ドレイン１１５にＥｒＳｉ2 を用いている。ＰＭＯＳＦＥＴ形成領域では、ソース／ドレイン電極２０１にＰｔを用い、ショットキー接合・ソース／ドレイン２０２にＰｔＳｉを用いている。
【００４４】
本実施形態ではソース／ドレイン材料として、ＮＭＯＳとＰＭＯＳでそれぞれ異なるメタル材料を用いたため、以下のようなメリットが生じる。すなわち、ショットキー接触（接合）をソース及びドレインに用いたトランジスタでは、電流駆動能力の低下を避けるために、Ｎチャネルに対しては小さな、またＰチャネルに対しては大きな仕事関数を持つショットキー接触材料が必要である。
【００４５】
本実施形態では、ＮＭＯＳＦＥＴに対しては仕事関数の小さなエルビウムシリサイド（ＥｒＳｉ2 ）、ＰＭＯＳＦＥＴに対しては仕事関数の大きなＰｔＳｉを用いることができるので、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴ両方の駆動電流を大きくすることが可能になる。また、ショットキー接触材料を選ぶことにより、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴそれぞれのしきい値電圧を別々に制御できる。
【００４６】
次に、図６に示したＣＭＯＳＦＥＴの製造方法を説明する。図７〜図９は、図６に示したＣＭＯＳＦＥＴの製造工程を示す工程断面図である。
【００４７】
図７（ａ）に示す構造は、第１の実施形態において図２（ａ）〜図３（ｅ）を用いて説明した工程と同様な工程を経て形成されるで説明を省略する。
【００４８】
次いで、図７（ｂ）に示すように、ＰＭＯＳチャネル形成領域の表面に選択的にレジスト膜２１１を形成した後、ＮＭＯＳチャネル形成領域に露出するシリコン基板１０１の表面にトランジスタしきい値電圧調整用のイオンを注入する。次いで、図７（ｃ）に示すように、ＰＭＯＳチャネル形成領域表面のレジスト膜２１１を除去した後、ＮＭＯＳチャネル形成領域の表面にレジスト膜２１２を形成して、ＰＭＯＳチャネル形成領域に露出するシリコン基板１０１表面にトランジスタしきい値電圧調整用のイオンを注入する。
【００４９】
本発明のトランジスタではソース／ドレインをショットキー接合にて低温で（例えば４５０℃以下で）形成する予定なので、ゲート形成後４５０℃以上の高温熱処理工程が存在しない。したがって、高誘電率膜や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、Ｓｉ3Ｎ4膜、（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＨｆＯ2 ，ＺｒＯ2 ，Ｌａ2Ｏ3，Ｇｄ2Ｏ3，Ｙ2Ｏ3，ＣａＦ2 ，ＣａＳｎＦ2 ，ＣｅＯ2 ，YttriaStabi1ized Zirconia，Ａｌ2Ｏ3，ＺｒＳｉＯ4 ，ＨｆＳｉＯ4 ，Ｇｄ2ＳｉＯ5，２Ｌａ2Ｏ3・３ＳｉＯ2 、など）をゲート絶縁膜に使用することができ、またゲート電極にはメタル材料（ＴｉＮ，ＷＮ，Ａｌ，Ｗ，Ｒｕ等）を使用することができる。
【００５０】
次いで、図７（ｄ）に示すように、レジスト膜を除去した後、第１の実施形態と同様に、ゲート絶縁膜材料としてＴａ2Ｏ5膜１０８、バリアメタルＴｉＮ１０９とＡｌ膜１１０とが積層されたメタルゲート電極１１１を形成する。
【００５１】
次いで、図８（ｅ）に示すように、ＮＭＯＳチャネル形成領域の素子領域に開口部を有するレジスト膜２１３を形成した後、レジスト膜２１３をマスクに層間絶縁膜１０４を選択的にエッチングし、ＮＭＯＳ側ソース／ドレイン溝２１４を形成する。次いで、図７（ｆ）に示すように、ＮＭＯＳ側ソース／ドレイン溝２１４内を埋め込むように、全面にＥｒ膜１１４を堆積する。
【００５２】
次いで、図７（ｇ）に示すように、Ｅｒ膜１１４に対して化学的機械研磨を行って、層間絶縁膜１０４の表面を露出させて、ソース／ドレイン電極１１４を形成する。そして、例えば４５０℃以下の低温でシリサイド反応を起こさせて、ソース／ドレイン電極１１４とシリコン基板１０１との界面に、ＮＭＯＳ側ショットキー接合・ソース／ドレイン１１５を形成する。
【００５３】
次いで、図９（ｈ）に示すように、ＰＭＯＳチャネル形成領域の素子領域に開口部を有するレジスト膜２１５を形成した後、レジスト膜２１５をマスクに層間絶縁膜１０４を選択的にエッチングし、ＰＭＯＳ側ソース／ドレイン溝２１６を形成する。次いで、図９（ｉ）に示すように、ＰＭＯＳ側ソース／ドレイン溝２１６内を埋め込むように、全面にＰｔ膜２０１を堆積する。
【００５４】
次いで、図９（ｊ）に示すように、Ｐｔ膜２０１に対して化学的機械研磨を行って、層間絶縁膜の表面を露出させて、ＰＭＯＳ側ソース／ドレイン溝２１６内にソース／ドレイン電極２０１を形成する。そして、例えば４５０℃以下の低温でシリサイド反応を起こさせて、ＰＭＯＳ側ソース／ドレイン電極２０１とシリコン基板１０１との界面に、ＰＭＯＳ側ショットキー接合・ソース／ドレイン２０２を形成する。
【００５５】
ショットキー接合・ソース及びドレインの形成後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜ＴＥＯＳをＣＶＤで堆積し、ソース／ドレイン電極１１４，２０１およびメタルゲート電極１１１上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）１１７をデュアルダマシン法にて形成する。これらの断面図は第１の実施形態と同様であるから省略する。
【００５６】
以上のようにすると、ダミーゲートの形成および除去が不要になるため、従来のダマシンゲートプロセスよりも工程数を大幅に削減できる。またソースおよびドレイン活性化のための高温熱工程（通常１０００℃程度）を行う必要がないので製造が容易になる。
【００５７】
さらに、ｐｎ接合でなくショットキー接合によるソースおよびドレインを用いているため、ｈｉｇｈ−ｋゲート絶縁膜を用いていても短チャネル効果を防止できる。短チャネル効果が抑えられれば、チャネル濃度を薄くできるのでＳ−ｆａｃｔｏｒ改善、しきい値電圧低減の効果も得られる。
【００５８】
しかも、本実施形態ではソース／ドレイン材料として、ＮＭＯＳとＰＭＯＳでそれぞれ異なるメタル材料を用いたため、以下のようなメリットが生じる。すなわち、ショットキー接触（接合）をソースおよびドレインに用いたトランジスタでは、電流駆動能力の低下を避けるために、Ｎチャネルに対しては小さな、またＰチャネルに対しては大きな仕事関数を持つショットキー接触材料が必要である。
【００５９】
本実施形態では、ＮＭＯＳＦＥＴに対しては仕事関数の小さなエルビウムシリサイド（ＥｒＳｉ2 ）、ＰＭＯＳＦＥＴに対しては仕事関数の大きなＰｔＳｉを用いることができるので、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴ両方の駆動電流を大きくすることが可能になる。また、ショットキー接触材料を選ぶことにより、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴそれぞれのしきい値電圧を別々に制御できる。
【００６０】
なお、本実施形態においては、ＮＭＩＳソース／ドレインとＰＭＩＳソース／ドレインと製造の順番を逆にしてもよい。
【００６１】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面図である。なお、図１０は、ゲート長方向の断面を示している。図１０において、図１と同一な部分には同一符号を付し、その説明を省略する。本実施形態の特徴は、支持シリコン基板３０１，埋め込み酸化膜３０２，及びシリコン層３０３からなるＳＯＩ基板３００を用いている点である。その他の構成は第１の実施形態と同様であるから、製造方法の説明は省略する。本実施形態によれば、第１の実施形態と同様の効果（メリット）が得られると共に、それ以外にも以下のようなメリットが得られる。すなわち、ＳＯＩ−ＭＯＳＦＥＴのソース／ドレインにショットキー接合を適用することで、接触の特徴を活かしてＳＯＩ基板を用いた半導体素子の欠点を補うことができると共に、ＳＯＩ基板を利用することでショットキー接触のもつ欠点を取り除くことが出来るのである。
【００６２】
詳しく述べると、［１］ソース／ドレインの双方におけるショットキー障壁の効果で、ＳＯＩ−ＭＯＳＦＥＴの基板浮遊問題を抑制できる、［２］ＳＯＩ構造の採用により、ドレイン接触でのリーク電流を抑制できるため、トランジスタのオフ電流（消費電力）を小さくできる。
【００６３】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面図である。なお、図１１は、ゲート長方向の断面を示している。本実施形態の特徴は、ショットキー接合・ソース／ドレイン１１５が側壁絶縁膜１０７の下まで伸びて形成されていることにある。
【００６４】
本実施形態によれば、第１の実施形態と同様の効果（メリット）が得られる。それ以外にも以下のようなメリットが得られる。すなわち、ゲート電極とソース／ドレインとの距離を短くすることにより、トランジスタの寄生抵抗を低減し、高い駆動能力を実現できる。
【００６５】
次に、図１１に示すＮＭＯＳＦＥＴの製造工程を説明する。図１２（ａ）に示す構造は、第１の実施形態において図２（ａ）〜図４（ｈ）を用いて説明した工程を経て形成されるので、説明を省略する。その後の工程を順に説明すると、図１２（ｂ）に示すように、ソース／ドレイン溝１１３の底部に露出するシリコン基板を３０ｎｍ程度ＣＤＥでエッチングすることにより、ゲート側壁の下にアンダーカット４０１を形成する。
【００６６】
次いで、図１２（ｃ）示すように、アンダーカット４０１が出来たソース／ドレイン溝１１３内を埋め込むようにＥｒ膜を形成する。次いで、図１２（ｄ）に示すように、ＣＭＰでＥｒ膜１１４の表面を平坦化して、層間絶縁膜１０４の表面を露出させると共に、ソース／ドレイン溝１１３内にソース／ドレイン電極１１４を形成する。そして、４５０℃以下の温度でアニールを行って、シリコン基板１０１とソース及びドレイン電極１１４とを反応させて、ＥｒＳｉ2 からなるショットキー接合・ソース／ドレイン１１５を形成する。
【００６７】
本実施形態によれば、第１の実施形態と同様の効果（メリット）が得られる。それ以外にも以下のようなメリットが得られる。すなわち、ゲートとソース／ドレインの問のオフセット量（またはオーバーラップ量）を制御することが出来るようになり、トランジスタの寄生抵抗を低減し、高い駆動能力を実現できる。なお、ソース／ドレインのシリサイド化反応時にシリコン基板が侵食される場合、上記のようなＣＤＥを行わなくても、ゲート側壁下にソース／ドレインメタル材料が回り込むことがある。
【００６８】
（５の実施形態）
図１３（ａ）〜図１４（ｈ）は、本発明の第５の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図である。なお、図１３（ａ）〜図１４（ｈ）ではゲート長方向の断面を示している。工程順に説明を行うと、まず、図１３（ａ）に示すように、半導体シリコン基板１０１を用意する。次いで、図１３（ｂ）に示すように、ＳＴＩ（Shallow-trench-iso1ation）による素子分離を行うため、素子分離領域に深さ２００ｎｍ程度の溝を形成し、溝にＴＥＯＳ−ＳｉＯ2 膜を埋め込み形成して素子分離絶縁膜１０２を形成する。そして、シリコン基板１０１の表面に熱酸化により５ｎｍ程度のＳｉＯ2 膜１０３を形成した後、全面に１０ｎｍ程度のシリコン窒化膜５０１を形成する。次いで、図１３（ｃ）に示すように、シリコン窒化膜５０１上に、１５０ｎｍ程度の膜厚のＴＥＯＳ−ＳｉＯ2 膜をＬＰＣＶＤ法を用いて堆積し、層間絶縁膜１０４を形成する。
【００６９】
次いで、図１３（ｄ）に示すように、ＥＢ直描やリソグラフィーによりチャネル形成領域に開口を有するレジスト膜１０５を形成し、ゲート形成予定領域の層間絶縁膜１０４をＲＩＥ法でエッチングし、ゲート溝１０６を形成する。このとき、シリコン窒化膜５０１が、ＲＩＥストッパーの役目を果たし、シリコン基板１０１がエッチングされるのを防ぐ。
【００７０】
次いで、図１４（ｅ）に示すように、レジスト膜１０５を除去した後、シリコン窒化膜の堆積、ＲＩＥ法によるエッチングを行うことで、ゲート溝１０６内側に例えばシリコン窒化膜からなる側壁絶縁膜１０７を形成する。側壁絶縁膜１０７形成のためのＲＩＥの時、溝底部に露出するシリコン窒化膜５０１も同時に除去されるが、もし残留しているようであれば、ホットリン酸かＲＩＥで除去する。
【００７１】
次いで、図１４（ｆ）に示すように、チャネル領域にトランジスタのしきい値電圧調整用のイオン注入を行ない（図示せず）、ＨＦ処理でＳｉＯ2 膜１０３を除去する。
【００７２】
この後は他の実施形態と同様である。すなわち、図１４（ｇ）に示すように、ダマシンプロセスを用いて、ゲート絶縁膜材料のＴａ2Ｏ5膜１０８、バリアメタルＴｉＮ膜１０９とＡｌ膜１１０との積層構造からなるメタルゲート電極１１１をゲート溝１０６に埋め込み形成する。
【００７３】
そして、図１４（ｈ）に示すように、ソース／ドレイン溝を形成した後、ソース／ドレイン溝内にＥｒ膜からなるソース／ドレイン電極１１４を埋め込み形成した後、４５０℃以下の温度でアニールすることによって、ソース／ドレイン電極１１４とシリコン基板１０１との界面に、ショットキー接合・ソース／ドレイン１１５を形成する。
【００７４】
本実施形態によれば、第１の実施形態と同様の効果（メリット）が得られる。それ以外にも以下のようなメリットが得られる。すなわち、層間絶縁膜１０４と５ｎｍ程度のＳｉＯ2 膜１０３との間に形成された１０ｎｍ程度のシリコン窒化膜５０１により、ゲート形成予定領域の層間絶縁膜１０４をＲＩＥ法でエッチングし、ゲート溝１０６を形成するとき、シリコン窒化膜５０１が、ＲＩＥストッパーの役目を果たし、シリコン基板１０１がエッチングされたり、ＲＩＥダメージを受けたりするのを防ぐことができる。従って、ＭＯＳ界面の特性が著しく改善する。
【００７５】
（第６の実施形態）
図１５（ａ）〜（ｄ）は、本発明の第６の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図である。なお、図１５（ａ）〜（ｄ）ではゲート長方向の断面を示している。本実施形態では、メタルゲートをダマシン法ではなく、ＲＩＥプロセスで形成している。工程順に説明を行うと、まず、図１５（ａ）に示すように、半導体シリコン基板１０１にＳＴＩ技術を用いた素子分離絶縁膜１０２を形成し、チャネル領域にトランジスタのしきい値電圧調整用のイオン注入を行う。そして、シリコン基板表面にゲート絶縁膜材料としてＴａ2Ｏ5膜１０８を形成する。
【００７６】
次いで、図１５（ｂ）に示すように、メタルゲート材料としてバリアメタルＴｉＮ膜１０９とＡｌ膜１１０とを順次堆積した後、ＥＢ直描やリソグラフィーとＲＩＥ法によりによりゲートパターンにパターニングし、メタルゲート電極１１１を形成する。次に、メタルゲート電極１１１の側面に例えばシリコン窒化膜による側壁絶縁膜１０７を形成する。次いで、図１５（ｃ）に示すように、２００ｎｍ程度のＴＥＯＳ−ＳｉＯ2 膜を堆積した後、ＣＭＰで平坦化して、層間絶縁膜１０４を形成する。
【００７７】
この後は他の実施形態と同様である。図１５（ｄ）に示すように、ソース／ドレイン領域の層間絶縁膜１０４をエッチング除去した後、ソース／ドレイン電極１０４及びショットキー接合・ソース／ドレイン１１５を形成する。
【００７８】
本実施形態によれば、ダミーゲートの形成および除去が不要になるため、ダマシンゲートプロセスよりも工程数を大幅に削減できる。またソースおよびドレイン活性化のための高温熱工程（通常１０００℃程度）を行う必要がないので製造が容易になる。さらに、ｐｎ接合でなくショットキー接合によるソースおよびドレインを用いているため、ｈｉｇｈ−ｋゲート絶縁膜を用いていても短チャネル効果を防止できる。短チャネル効果が抑えられれば、チャネル濃度を薄くできるのでＳ−ｆａｃｔｏｒ改善、しきい値電圧低減の効果も得られる。当然、ソースおよびドレインとゲートの位置はセルフアラインで形成される。
【００７９】
（第７の実施形態）
第１の実施形態では、図１に示すＮＭＯＳＦＥＴの製造方法を図２〜５を用いて説明した。本発明では、図２〜５を用いて説明した製造方法と異なるＮＭＩＳＦＥＴの製造方法を説明する。
【００８０】
図１６，１７は、本発明の第７の実施形態に係わるＮＭＩＳＦＥＴの製造工程を示す工程断面図である。先ず、図１６（ａ）に示す構造は、第１の実施形態において図２（ａ）〜図２（ｃ）を用いて説明した工程を経て形成されるので、説明を省略する。次いで、図１６（ｂ）に示すように、ＭＩＳＦＥＴのソース及びドレインが形成される領域に開口部を有するレジスト膜を形成した後、レジスト膜をマスクに層間絶縁膜１０４及びＳｉＯ2 膜１０３を選択的にエッチングし、ソース／ドレイン溝１１３を形成する。
【００８１】
次いで、図１６（ｃ）に示すように、ダマシン法を用いて、ソース／ドレイン溝内にシリコンと反応してシリサイドを形成するメタル材１１４を埋め込み形成する。次いで、図１６（ｄ）に示すように、メタル材１１４とシリコン基板１０１とを反応させてシリサイドからなるショットキー接合・ソース／ドレイン１１５を形成する。
【００８２】
なお、図１６（ｂ）に示した工程において、ソース／ドレイン溝１１３の底部に露出するシリコン基板を３０ｎｍ程度ＣＤＥでエッチングすることにより、ゲート側壁の下にアンダーカットを形成し、アンダーカットを埋め込むようにＥｒ膜を埋め込み形成しても良い。すると、ショットキー接合・ソース／ドレイン１１５が後で経営する側壁絶縁膜１０７の下まで伸びて形成されるので、ゲート電極とソース／ドレインとの距離を短くすることにより、トランジスタの寄生抵抗を低減し、高い駆動能力を実現できる。
【００８３】
次いで、図１７（ｅ）に示すように、ショットキー接合・ソース／ドレイン１１５上のメタル材１１４及びソース／ドレイン１１５間の層間絶縁膜１０４上に開口を有するレジスト膜７０１を形成する。そして、レジスト膜７０１をマスクに層間絶縁膜１０４を選択的にエッチングし、ソース／ドレイン電極の対向する側面が露出するゲート溝１０６を形成する。
【００８４】
次いで、図１７（ｆ）に示すように、レジスト膜７０１を除去した後、シリコン窒化膜の堆積，ＲＩＥ法によるエッチングを行って、ゲート溝１０６の内側に側壁絶縁膜１０７を形成する。ここで必要で有ればチャネル領域のシリコン基板１０１に、ＳｉＯ2 膜１０３を介して、トランジスタのしきい値電圧調整用のイオン注入を行う（図示せず）。
【００８５】
次いで、図１７（ｇ）に示すように、第１の実施形態と同様に、ゲート絶縁膜材料としてＴａ2Ｏ5膜１０８、バリアメタルＴｉＮ膜１０９とＡｌ膜１１０とが積層されたメタルゲート電極１１１を形成する。
【００８６】
本実施形態では、ソース／ドレイン溝内に埋め込むメタル材は、第１の実施形態と異なり、シリコンと反応してシリサイドを形成するものであれば、任意の金属を用いることができる。第１の実施形態では、ゲート絶縁膜及びメタルゲート電極を形成した後に、ソース及びドレインを形成するために、４５０℃以下でシリサイドを形成するメタルをソース／ドレインに埋め込み形成しなければならなかった。本実施形態の場合、ソース／ドレインの形成後にゲート電極を形成するので、高い温度でシリサイドを形成するメタル材を用いることができる。
【００８７】
また、ソース／ドレイン電極１１４が露出する溝を形成した後、溝の側壁に側壁絶縁膜を形成してゲート溝の形成を行うことによって、ソース／ドレインに対してゲート電極を自己整合的に形成することができる。
【００８８】
（第８の実施形態）
第２の実施形態では、図６に示すＣＭＯＳＦＥＴの製造方法を図７〜９を用いて説明した。本発明では、図７〜９を用いて説明した製造方法と異なるＣＭＩＳＦＥＴの製造方法を説明する。
【００８９】
図１８〜図２０は、本発明の第８の実施形態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図である。まず、図１８（ａ）に示す断面図は、図２（ａ）〜図２（ｂ）を用いて説明した工程で形成されるので、その説明を省略する。
【００９０】
次いで、図１８（ｂ）に示すように、ＮＭＯＳソース／ドレイン形成領域に開口部を有するレジスト膜８０１を形成した後、レジスト膜８０１をマスクに層間絶縁膜１０４を選択的にエッチングし、ＮＭＯＳ側ソース／ドレイン溝８０２を形成する。次いで、図１８（ｃ）に示すように、ＮＭＯＳ側ソース／ドレイン溝８０２内を埋め込むように、全面にＥｒ膜１１４を堆積する。
【００９１】
次いで、図１８（ｄ）に示すように、Ｅｒ膜１１４に対して化学的機械研磨を行って、層間絶縁膜１０４の表面を露出させて、ソース／ドレイン電極１１４を形成する。そして、ソース／ドレイン電極１１４とシリコン基板１０１との界面に、ＮＭＯＳ側ショットキー接合・ソース／ドレイン１１５を形成する。
【００９２】
次いで、図１９（ｅ）に示すように、ＰＭＯＳソース／ドレイン形成領域に開口部を有するレジスト膜８０３を形成した後、レジスト膜８０３をマスクに層間絶縁膜１０４を選択的にエッチングし、ＰＭＯＳ側ソース／ドレイン溝８０４を形成する。次いで、図１９（ｆ）に示すように、ＰＭＯＳ側ソース／ドレイン溝８０４内を埋め込むように、全面にＰｔ膜２０１を堆積する。
【００９３】
次いで、図１９（ｇ）に示すように、Ｐｔ膜２０１に対して化学的機械研磨を行って、層間絶縁膜の表面を露出させて、ＰＭＯＳ側ソース／ドレイン溝８０４内にソース／ドレイン電極２０１を形成する。そして、例えば４５０℃以下の低温でシリサイド反応を起こさせて、ＰＭＯＳ側ソース／ドレイン電極２０１とシリコン基板１０１との界面に、ＰＭＯＳ側ショットキー接合・ソース／ドレイン２０２を形成する。
【００９４】
次いで、図１９（ｈ）に示すように、ソース／ドレイン電極１１４，２０１の一部、及びソース／ドレイン１１５，２０２間の層間絶縁膜１０４上に開口を有するレジスト膜８０５を形成する。そして、レジスト膜８０５をマスクに、ＰＭＯＳ側及びＮＭＯＳ側のソース／ドレイン電極１１４，２０１の対向する側面が露出するゲート溝８０６ａ，８０６ｂを形成する。次いで、図２０（ｉ）に示すように、シリコン窒化膜の堆積，ＲＩＥ法によるエッチングを行って、ゲート溝１０６の内側に側壁絶縁膜８０７を形成する。
【００９５】
次いで、図２０（ｊ）に示すように、ＰＭＯＳチャネル形成領域の表面に選択的にレジスト膜８０８を形成した後、ＮＭＯＳチャネル形成領域のゲート溝８０６ａ底面に露出するシリコン基板１０１の表面にトランジスタしきい値電圧調整用のイオンを注入する。次いで、図２０（ｋ）に示すように、ＰＭＯＳチャネル形成領域表面のレジスト膜８０８を除去した後、ＮＭＯＳチャネル形成領域の表面にレジスト膜８００を形成して、ＰＭＯＳチャネル形成領域のゲート溝８０６ｂ底面に露出するシリコン基板１０１表面にトランジスタしきい値電圧調整用のイオンを注入する。
【００９６】
次いで、図２０（ｌ）に示すように、第１の実施形態と同様に、ゲート絶縁膜材料としてＴａ2Ｏ5膜１０８、バリアメタルＴｉＮ膜１０９とＡｌ膜１１０とが積層されたメタルゲート電極１１１を形成する。
【００９７】
（第９の実施形態）
図２１は、本発明の第９の実施形態に係わるＮＭＩＳＦＥＴの構成を示す断面図である。図２１において、図１と同一な部分には同一符号を付し、その説明を省略する。なお、図２１は、ゲート長方向をの断面を示している。このＮＭＩＳＦＥＴは、図２１に示すように、ショットキー接合・ソース／ドレイン１１５とｐ型のチャネル領域２１１１との間に、Ｎ型のエクステンション領域２１１２が形成されている。なお、半導体基板として、Ｓｉ支持基板２１０１とＢＯＸ酸化膜２１０２とＳｉ半導体層（チャネル領域２１１１，エクステンション領域２１１２）とが積層されたＳＯＩ基板を用いている。
【００９８】
ショットキー接合・ソース／ドレイン１１５とｐ型のチャネル領域２１１１との間にエクステンション層２１１２を形成する事により、ショットキー障壁（barrier）の高さを低減して、トランジスタの電流駆動力を向上させることができる。ただし、エクステンション層の不純物濃度には、上限があり、通常３×１０19ｃｍ-3程度である。この濃度は、ソース・ドレインにＥｒＳｉやＰｔＳｉを用いた場合に、ショットキー接合部でバリスティック（ballistic）伝導が起こる限界点である。また、この構造では、チャネル領域におけるエクステンション領域と反対導電型の不純物濃度が、エクステンション領域の不純物濃度と同程度かそれ以上に濃くなるため、エクステンション領域の不純物濃度が濃すぎると、しきい値電圧Ｖthが高くなりすぎてしまうためである。従って、望むしきい値電圧Ｖthの値によっては、上記濃度より低い濃度に抑える必要がありうる。又、エクステンション領域及びチャネル領域の濃度が濃すぎると、両者のｐｎ接合耐圧が低下する問題もあり、この問題がエクステンション領域の上限を決めることもある。
【００９９】
次に、図２１に示すＮＭＩＳＦＥＴの製造工程を図２２（ａ）〜図２５（ｍ）を用いて説明する。工程順に説明を行なうと、まず、図２２（ａ）に示すように、Ｓｉ支持基板２１０１，ＢＯＸ酸化膜２１０２，及びＳｉ半導体層２１０３が積層された半導体ＳＯＩ基板を用意する。
【０１００】
次いで、図２２（ｂ）に示すように、ＳＴＩ（Shallow-trench-isolation）技術を用いた素子分離を行なうため、素子分離領域のＳｉ半導体層２１０３を除去して深さ１００ｎｍ程度の溝を形成し、この溝内にＴＥＯＳ膜を埋め込み形成し、素子分離絶縁膜１０２を形成する。次に、Ｓｉ半導体層２１０３の表面に５ｎｍ程度の熱酸化によりＳｉＯ2 膜１０３を形成する。そして、Ｓｉ半導体層２１０３に後でソースおよびドレインとなるエクステンション領域の形成のためのイオン注入を行って、Ｎ型のエクステンション領域２１１２を形成する。例えば、Ａｓを１×１０19ｃｍ-3程度の濃度となるようにイオン注入する。
【０１０１】
次いで、図２２（ｃ）に示すように、その上に１５０ｎｍ程度のＴＥＯＳ膜をＬＰＣＶＤ法により堆積して、層間絶縁膜１０４を形成する。この層間絶縁膜１０４は、後にＣＭＰのストッパーとして使用される。
【０１０２】
次いで、図２２（ｄ）に示すように、電子ビームの直描やリソグラフィーによりレジスト膜１０５を形成し、レジスト膜１０５をマスクにゲート形成予定領域の層間絶縁膜１０４をＲＩＥ（Reactive-ion-etching）法でエッチングし、ゲート溝１０６を形成する。
【０１０３】
次いで、図２３（ｅ）に示すように、レジスト膜１０５を除去した後、ゲート溝１０６の内側に例えばシリコン窒化膜による側壁絶縁膜１０７を形成する。次いで、図２３（ｆ）に示すように、ここで先ほど全面に注入したｎ型のエクステンション領域２１１２を打ち消すように、逆導電型のイオン（ボロンなど）をイオン注入し、ｐ型イオン注入領域２２０１を形成する。例えば、チャネル領域がｐ型半導体になるようにエクステンション領域よりも高濃度（＞１×１０19ｃｍ-3）のイオン注入を行う。このイオン注入で、トランジスタのしきい値電圧調整も同時に行なう。そして、図２３（ｇ）に示すように、ｐ型イオン注入領域２２０１を活性化し、Ｐ型のチャネル領域２１１１を形成する。
【０１０４】
本実施形態のトランジスタではソース／ドレイン電極をエクステンション領域とショットキー接合するシリサイド電極の形成を低温（例えば４５０℃以下）で形成する（高濃度不純物を用いたＤｅｅｐ接合は形成しない）予定なので、ゲート形成後４５０℃以上の高温熱処理工程が存在しない。したがって、高誘電率膜や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、Ｓｉ3Ｎ4膜、（Ｂａ，Ｓｒ）ＴｉＯ3、ＨｆＯ2 、ＺｒＯ2 、Ｌａ2Ｏ3、Ｇｄ2Ｏ3、Ｙ2Ｏ3、ＣａＦ2 、ＣａＳｎ2 、ＣｅＯ2 、Yttria Stabilized Zirconia、Ａｌ2Ｏ3、ＺｒＳｉＯ4、ＨｆＳｉＯ4、Ｇｄ2ＳｉＯ5、２Ｌａ2Ｏ3・３ＳｉＯ2、など）をゲート絶縁膜に使用することができ、またゲート電極にはメタル材料（ＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ、Ｍｏ等）を使用することができる。
【０１０５】
もしゲート形成後に８００〜１０００℃程度の高温工程が存在すると、メタルゲート原子がゲート絶縁膜中に拡散してゲート耐圧が劣化したり、Ｈｉｇｈ−ｋ膜とシリコンの間の界面に誘電率の低い薄膜層が形成されたり、実効的なゲート絶縁膜厚が著しく増大し素子性能が劣化してしまう。
【０１０６】
本実施形態ではゲート絶縁膜材料としてＴａ2Ｏ5膜、メタルゲート材料としてバリアメタルＴｉＮとＷの積層構造を用いた場合を説明する。詳しく製造方法を述べると、図２４（ｈ）に示すように、例えばゲート溝１０６底部のＳｉＯ2 膜１０３を除去してチャネル領域２１１１を露出させる。そして、ゲート溝１０６底部に１ｎｍ以下のシリコン窒化膜（ＮＯ窒化オキシナイトライド膜）、及びＴａ2Ｏ5膜１０８を約４ｎｍ、ＣＶＤ成膜する。このときゲート絶縁膜の酸化膜換算膜厚は１．５ｎｍ以下となる。その後、バリアメタルとして、例えば膜厚５ｎｍ程度のＴｉＮ膜１０９をＣＶＤにて形成し、例えば膜厚３００ｎｍ程度のＷ膜１１０を成膜する。
【０１０７】
次いで、図２４（ｉ）に示すように、ＴｉＮ膜１０９とＷ膜１１０の積層構造をＣＭＰ法により研磨して、ダマシン法によるＴＥＯＳ膜１０４上のＴｉＮ膜１０９及びＷ膜１１０のパターニングを行って、メタルゲート電極１１１を形成する。
【０１０８】
その後、図２４（ｊ）に示すように、リソグラフィー等により素子領域に開口を有するレジスト膜２２０２を形成した後、レジスト膜２２０２をマスクにソース／ドレイン領域の層間絶縁膜１０４を選択的にエッチング除去し、ソース／ドレイン溝２２０３を形成する。
【０１０９】
次いで、図２５（ｋ）に示すように、ソース／ドレイン溝２２０３内が埋め込まれるように、例えばＥｒからなるソース／ドレイン電極１１４を堆積する。次いで、図２５（ｌ）に示すように、層間絶縁膜１０４上のソース／ドレイン電極１１４をＣＭＰ法により研磨して、ソース／ドレイン溝２２０３内にソース／ドレイン電極１１４を埋め込み形成する。さらに、図２５（ｍ）に示すように、低温で（例えば４５０℃以下で）シリサイド反応を起こさせて、シリサイドメタル（ＥｒＳｉ2 ）を形成し、ショットキー接合ソース／ドレイン１１５を形成する。
【０１１０】
ソースおよびドレインの形成後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜ＴＥＯＳをＣＶＤ法で堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＣｕ配線）をデュアルダマシン法にて形成する。
【０１１１】
以上のようにすると、従来のダマシンゲートで必要であった「ダミーゲートの形成および除去」が不要になるため、工程数を大幅に削減できる。またソースおよびドレインのＤｅｅｐ拡散層活性化のための高温熱工程（通常１０００℃程度）を行なう必要がないので製造が容易になる。
【０１１２】
さらに、以下のようなダマシンゲートプロセスのメリットもそのまま存続する。すなわち、［１］ゲートをＲＩＥでなくＣＭＰで加工するため、ゲート絶縁膜にプラズマダメージが導入されない。［２］薄いゲート絶縁膜上でメタルゲートをＲＩＥ加工するのは大変困難であるが本発明のプロセスではその必要がない。［３］ゲート加工後、表面が完全平坦化されるため、以降の製造工程が容易になる。［４］ソースおよびドレインとゲートの位置はセルフアラインで形成される。
【０１１３】
さらにまた、ＳＯＩ−ＭＯＳＦＥＴのソース／ドレインにショットキー接合を適用することで、接触の特徴を活かしてＳＯＩ素子の欠点を補うことができ、また、ＳＯＩを利用することでショットキー接触のもつ欠点を取り除くことが出来る。詳しく述べると、［１］ソース／ドレインの双方におけるショットキー障壁の効果で、ＳＯＩ−ＭＯＳＦＥＴの基板浮遊問題を抑制できる、［２］ＳＯＩ構造の採用により、ドレイン接触でのリーク電流を抑制できるため、トランジスタのオフ電流（消費電力）を小さくできる。
【０１１４】
（第１０の実施形態）
本実施形態では、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとでショットキー接合・ソース／ドレインを構成する形成材料が異なるＣＭＯＳＦＥＴの製造方法について説明する。
【０１１５】
次に、ＣＭＯＳＦＥＴの製造方法を説明する。図２６〜図２８は、本発明の第１０の実施形態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図である。
【０１１６】
図２３（ａ）〜図２３（ｅ）までは、第９の実施形態と同様なので説明を省略する。但し、ｎＭＯＳ、ｐＭＯＳ領域にそれぞれｎ型とｐ型のエクステンション領域２１１２ａ，２１１２ｂを形成しておく。その後の工程を順に説明すると、図２６（ａ）に示すように、ゲート形成予定領域の層間絶縁膜１０４にゲート溝２６０１ａ，２６０１ｂを形成し、その内側に例えばシリコン窒化膜による側壁絶縁膜１０７を形成する。
【０１１７】
次いで、図２６（ｂ）に示すように、ＰＭＯＳＦＥＴ形成領域の表面を覆い、ＮＭＯＳＦＥＴ形成領域に開口を有するレジスト膜２６０２を形成した後、エクステンション領域２１１２ａに導入されている不純物を打ち消すように、逆導電型のイオン注入を行い、ゲート溝２６０１ａに底部に露出するエクステンション領域２１１２ａにｐ型イオン注入領域２２０１ａを形成する。例えば、チャネル領域がｐ型半導体になるように、ｎ型エクステンション領域２１１２ａよりも高濃度（＞１×１０19ｃｍ-3）のチャネルイオン注入を行なう。このイオン注入で、トランジスタのしきい値電圧調整も同時に行なう。
【０１１８】
次いで、図２６（ｃ）に示すように、レジスト膜２６０２を除去した後、ＮＭＯＳＦＥＴ形成領域の表面を覆い、ＰＭＯＳＦＥＴ形成領域に開口を有するレジスト膜２６０３を形成した後、エクステンション領域２１１２ｂに導入されている不純物を打ち消すように、逆導電型のイオン注入を行い、ゲート溝２６０１ｂに底部に露出するエクステンション領域２１１２ｂにｎ型イオン注入領域２２０１ｂを形成する。例えば、チャネル領域がｎ型半導体になるように、ｐ型エクステンション領域２１１２ｂよりも高濃度（＞１×１０19ｃｍ-3）のチャネルイオン注入を行なう。このイオン注入で、トランジスタのしきい値電圧調整も同時に行なう。
【０１１９】
次いで、図２６（ｄ）に示すように、レジスト膜２６０３を除去した後、イオン注入領域２２０１ａ，ｂに注入されたイオンの活性化を行う熱処理を行い、Ｐ型チャネル領域２１１１ａ、Ｎ型チャネル領域２１１１ｂを形成する。
【０１２０】
本発明のトランジスタではソース／ドレイン電極をエクステンション領域２１１２ａ，２１１２ｂとシリサイドの（ショットキー）接合にて低温で（例えば４５０℃以下で）形成する（高濃度不純物を用いたＤｅｅｐ接合は形成しない）予定なので、ゲート形成後４５０℃以上の高温熱処理工程が存在しない。したがって、高誘電率膜や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、Ｓｉ3Ｎ4膜、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＨｆＯ2 、ＺｒＯ2 、Ｌａ2Ｏ3 、Ｇｄ2Ｏ3 、Ｙ2Ｏ3、ＣａＦ2、ＣａＳｎＦ2、ＣｅＯ2 、YttriaStabilizedZirconia、Ａｌ2Ｏ3、ＺｒＳｉＯ4、ＨｆＳｉＯ4、Ｇｄ2ＳｉＯ5、２Ｌａ2Ｏ3・３ＳｉＯ2 、など）をゲート絶縁膜に使用することができ、またゲート電極にはメタル材料（ＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ、Ｍｏ等）を使用することができる。
【０１２１】
ここでは第９の実施形態と同様に、ゲート絶縁膜材料としてＴａ2Ｏ5膜、メタルゲート材料としてバリアメタルＴｉＮとＷの積層構造を用いる。図２７（ｅ）に示すように、ゲート溝の内部に、Ｔａ2Ｏ5膜１０８及び、ＴｉＮ膜とＷ膜とが積層されたメタルゲート電極１１１を形成する。
【０１２２】
その後、図２７（ｆ）に示すように、リソグラフィー等によりＮＭＯＳ側の素子領域に開口を有するレジスト膜２６０４を形成した後、レジスト膜２２０２をマスクにＮＭＯＳのソース／ドレイン領域の層間絶縁膜１０４を選択的にエッチング除去してＮＭＯＳ側ソース及びドレイン溝２６０５ａを形成する。次いで、図２７（ｇ）に示すように、ＮＭＯＳ側ソース及びドレイン溝２６０５ａ内にメタル材料、例えばＥｒ膜１１４を堆積する。次いで、図２７（ｈ）に示すように、層間絶縁膜１０４上のＥｒ膜１１４を除去した後、低温で（例えば４５０℃以下で）Ｅｒ膜１１４とエクステンション領域２１１２ａとのシリサイド反応を起こさせてシリサイドメタル（ＥｒＳｉ2 ）を形成し、ショットキー接合ソース／ドレイン１１５を形成する。
【０１２３】
その後、図２８（ｉ）に示すように、リソグラフィー等により、リソグラフィー等によりＰＭＯＳ側の素子領域に開口を有するレジスト膜２６０６を形成した後、レジスト膜２２０２をマスクにＰＭＯＳのソース／ドレイン領域の層間絶縁膜１０４を選択的にエッチング除去してＰＭＯＳ側ソース及びドレイン溝２６０５ｂを形成する。次いで、図２８（ｊ）に示すように、ＰＭＯＳ側ソース及びドレイン溝２６０５ｂ内にメタル材料、例えばＰｔ膜２０１を堆積する。次いで、図２８（ｋ）に示すように、層間絶縁膜１０４上のＰｔ膜を除去した後、低温で（例えば４５０℃以下で）シリサイド反応を起こさせてシリサイドメタル（ＰｔＳｉ）を形成し、ショットキー接合ソース／ドレイン２０２ｂを形成する。
【０１２４】
ソースおよびドレイン形成後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜ＴＥＯＳをＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＣｕ配線）をデュアルダマシン法にて形成する。これらの断面図は第８の実施形態と同様であるから省略する。
【０１２５】
以上のようにすると、従来のダマシンゲートで必要であった「ダミーゲートの形成および除去」が不要になるため、工程数を大幅に削減できる。またソースおよびドレインのＤｅｅｐ拡散層活性化のための高温熱工程（通常１０００℃程度）を行なう必要がないので製造が容易になる。
【０１２６】
さらに、本実施形態ではソース／ドレイン材料として、ＮＭＯＳとＰＭＯＳでそれぞれ異るメタル材料を用いたため、以下のようなメリットが生じる。すなわち、ショットキー接触（接合）をソースおよびドレインに用いたトランジスタでは、電流駆動能力の低下を避けるために、Ｎチャネルに対しては小さな、またＰチャネルに対しては大きな仕事関数を持つショットキー接触材料が必要である。本実施例では、ＮＭＯＳに対しては仕事関数の小さなエルビウムシリサイド（ＥｒＳｉ２）、ＰＭＯＳに対しては仕事関数の大きなＰｔＳｉを用いることができるので、ＮＭＯＳ、ＰＭＯＳ両方の駆動電流を大きくすることが可能になる。また、ショットキー接触材料を選ぶことにより、ＮＭＯＳ、ＰＭＯＳそれぞれのしきい値電圧を別々に制御できる。
【０１２７】
（第１１の実施形態）
図２９は、本発明の第１１の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図である。なお、図２９では説明するためのゲート長方向の断面を示している。本実施例の特徴は、ＳＯＩでなく、バルクシリコン基板を用いている点である。その他は第９の実施形態と同様であるから、製造方法の詳細な説明は省略する。
【０１２８】
本実施例によれば、ＳＯＩ起因のメリットを除けば第９の実施形態と同様の効果（メリット）が得られる。
【０１２９】
図２９（ｄ）では、メタルシリサイドの底面がエクステンション層２１０１の内部に含まれた構造を示している。このようにすると、接合リークを低減させることができる。
【０１３０】
（第１２の実施形態）
図３０〜３２は、本発明の第１２の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図である。なお、図３０〜３２では説明するためのゲート長方向の断面を示している。本実施形態では、層間膜ＴＥＯＳの下に１０ｎｍ程度のシリコン窒化膜と５ｎｍ程度のＳｉＯ2 膜の積層膜を形成している。工程順に説明を行なうと、まず、図３０（ａ）に示すように、Ｓｉ支持基板２１０１，ＢＯＸ酸化膜２１０２，及びＳｉ半導体層２１０３が積層された半導体ＳＯＩ基板を用意する。
【０１３１】
次いで、図３０（ｂ）に示すように、ＳＴＩ（Shallow-trench-isolation）技術を用いた素子分離を行なうため、素子分離領域のＳｉ半導体層２１０３を除去して深さ１００ｎｍ程度の溝を形成し、この溝内にＴＥＯＳ膜を埋め込み形成し、素子分離絶縁膜１０２を形成する。次に、Ｓｉ半導体層２１０３の表面に５ｎｍ程度の熱酸化によりＳｉＯ2 膜１０３を形成する。そして、Ｓｉ半導体層２１０３に後でソースおよびドレインとなるエクステンション領域の形成のためのイオン注入を行って、Ｎ型のエクステンション領域２１１２を形成する。例えば、Ａｓを１×１０19ｃｍ-3程度の濃度となるようにイオン注入する。
【０１３２】
次いで、図３０（ｃ）に示すように、その上に酸化膜上に１０ｎｍ程度のシリコン窒化膜３００１を堆積した後、１５０ｎｍ程度のＴＥＯＳ膜１０４をＬＰＣＶＤ法により堆積する。
【０１３３】
次いで、図３０（ｄ）に示すように、電子ビームの直描やリソグラフィーによりレジスト膜１０５を形成し、レジスト膜１０５をマスクにゲート形成予定領域の層間絶縁膜１０４をＲＩＥ（Reactive-ion-etching）法でエッチングし、ゲート溝１０６を形成する。このとき、シリコン窒化膜３００１が、エッチングストッパーの役目を果たし、エクステンション領域２１１２がエッチングされるのを防ぐ。
【０１３４】
次いで、図３１（ｅ）に示すように、レジスト膜１０５を除去した後、ゲート溝１０６の内側に例えばシリコン窒化膜による側壁絶縁膜１０７を形成する。そして、ここで先ほど全面に注入したｎ型のエクステンション領域２１１２を打ち消すように、逆導電型のイオン（ボロンなど）をイオン注入した後、ｐ型イオン注入領域を活性化し、Ｐ型のチャネル領域２１１１を形成する。このイオン注入で、トランジスタのしきい値電圧調整も同時に行なう次いで、図３１（ｆ），（ｇ）に示すように、チャネル領域２１１１上のＳｉＯ2 膜１０３をＨＦなどで除去した後、ダマシン法を用いて、ゲート溝１０６内に、Ｔａ2Ｏ5膜１０８，ＴｉＮ膜１０９及びＷ膜１１０（メタルゲート電極１１１）を形成する。
【０１３５】
次いで、図３２（ｈ）に示すように、レジスト膜１１２をマスクにソース／ドレイン溝１１３を形成する。そして、図３２（ｉ）に示すように、レジスト膜１１２を除去した後、ダマシン法を用いてソース／ドレイン溝１１３内にＥｒ膜１１４を形成する。そして、低温で（例えば４５０℃以下で）Ｅｒ膜１１４とエクステンション領域２１１２ａとのシリサイド反応を起こさせてシリサイドメタル（ＥｒＳｉ2 ）を形成し、ショットキー接合ソース／ドレイン１１５を形成する。
【０１３６】
本実施例によれば、第９の実施例と同様の効果（メリット）が得られる。それ以外にも以下のようなメリットが得られる。すなわち、層間膜ＴＥＯＳの下に１０ｎｍ程度のシリコン窒化膜と５ｎｍ程度のＳｉＯ2 膜の積層膜を形成しているため、ゲート形成予定領域のＴＥＯＳをＲＩＥ（Reactive-ion-etching）法でエッチングしゲート溝を形成するとき、シリコン窒化膜が、ＲＩＥストッパーの役目を果たし、シリコン基板がエッチングされたり、ＲＩＥダメージを受けたりするのを防ぐことができる。従って、ＭＯＳ界面の特性が著しく改善する。
【０１３７】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ゲート絶縁膜の材料が高誘電体膜であり、ゲート電極の材料が金属であったが、ゲート絶縁膜の材料が高誘電体膜で、ゲート電極の材料は金属でなくても良い。また、ゲート電極の材料が金属で、ゲート絶縁膜の材料が高誘電体膜でなくても良い。
【０１３８】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【０１３９】
【図１】第１の実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面図。
【図２】図１に示したＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図３】図１に示したＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図４】図１に示したＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図５】図１に示したＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図６】第２の実施形態に係わるＣＭＯＳＦＥＴの構成を示す断面図。
【図７】図６に示したＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図８】図６に示したＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図９】図６に示したＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１０】第３の実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面図。
【図１１】第４の実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面図。
【図１２】図１１に示したＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１３】第５の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１４】第５の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１５】第６の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１６】第７の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１７】第７の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１８】第８の実施形態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図１９】第８の実施形態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図２０】第８の実施形態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図２１】第９の実施形態に係わるＮＭＩＳＦＥＴの構成を示す断面図。
【図２２】図２１に示したＮＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２３】図２１に示したＮＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２４】図２１に示したＮＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２５】図２１に示したＮＭＩＳＦＥＴの製造工程を示す工程断面図。
【図２６】第１０の実施形態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図２７】第１０の実施形態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図２８】第１０の実施形態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図。
【図２９】第１１の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図３０】第１２の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図３１】第１２の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【図３２】第１２の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す工程断面図。
【符号の説明】
【０１４０】
１０１…シリコン基板
１０２…素子分離絶縁膜
１０３…ＳｉＯ2 膜
１０４…層間絶縁膜
１０５…レジスト膜
１０６…ゲート溝
１０７…側壁絶縁膜
１０８…Ｔａ2Ｏ5膜
１０９…バリアメタルＴｉＮ膜
１１０…Ａｌ膜
１１１…メタルゲート電極
１１２…レジスト膜
１１３…ソース／ドレイン溝
１１４…ソース／ドレイン電極
１１５…ショットキー接合・ソース／ドレイン
１１６…層間絶縁膜
１１７…Ａｌ配線
【図１】
2006303532.tif 000003
【図２】
2006303532.tif 000004
【図３】
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【図４】
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【図５】
2006303532.tif 000007
【図６】
2006303532.tif 000008
【図７】
2006303532.tif 000009
【図８】
2006303532.tif 000010
【図９】
2006303532.tif 000011
【図１０】
2006303532.tif 000012
【図１１】
2006303532.tif 000013
【図１２】
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【図１３】
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【図１４】
2006303532.tif 000016
【図１５】
2006303532.tif 000017
【図１６】
2006303532.tif 000018
【図１７】
2006303532.tif 000019
【図１８】
2006303532.tif 000020
【図１９】
2006303532.tif 000021
【図２０】
2006303532.tif 000022
【図２１】
2006303532.tif 000023
【図２２】
2006303532.tif 000024
【図２３】
2006303532.tif 000025
【図２４】
2006303532.tif 000026
【図２５】
2006303532.tif 000027
【図２６】
2006303532.tif 000028
【図２７】
2006303532.tif 000029
【図２８】
2006303532.tif 000030
【図２９】
2006303532.tif 000031
【図３０】
2006303532.tif 000032
【図３１】
2006303532.tif 000033
【図３２】
2006303532.tif 000034