(57)【要約】【課題】サブフィールドを奇数行と偶数行との２グループに分類した場合、表示データの転送速度を１／２に低減できるものの、それ以上の大幅な低減は見込めない。【解決手段】パルス幅変調で階調表示を行うデジタル駆動の液晶表示装置において、デジタル映像データを１行ごと（１走査ラインごと）に、低階調サブフィールドから高階調サブフィールド（本例では、１ビットから３ビット）を１ブロック単位とするサブブロック構成にし、当該デジタル映像データの転送速度を均一化して液晶パネル１４に転送する一方、画素への書き込みを順次走査ではなく、サブブロックＳＢ１〜ＳＢ８の各データを、走査線１〜８の各々に接続された各画素に対して行単位で順番に書き込むように飛び越し走査で行う。【選択図】図５
2006343609.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子を含むメモリ内蔵の画素が行列状に配置され、当該行列状の画素配列に対して行ごとに走査線が配線され、列ごとに信号線が配線されてなる画素アレイ部と、
前記画素の階調を規定する表示データの各ビットに対応しかつ当該対応ビットの重みに応じた期間のサブフィールドについて、１走査ラインごとに低階調サブフィールドから高階調サブフィールドを１ブロック単位とする表示データを入力とし、当該表示データをサンプリングラッチしかつ複数段のロードラッチ回路で前記サブフィールドの期間長に応じて順次転送して前記信号線の各々に供給する水平駆動手段と、
前記画素アレイ部の各画素を行単位で選択走査するとともに、前記水平駆動手段から前記１ブロック単位で供給される前記表示データを、前記画素アレイ部の各画素に行単位で順番に書き込むように行を飛び越して走査する垂直駆動手段と
を具備することを特徴とする表示装置。
【請求項２】
前記水平駆動手段は、前記ロードラッチ回路を前記サブフィールドの数だけ有する
ことを特徴とする請求項１記載の表示装置。
【請求項３】
電気光学素子を含むメモリ内蔵の画素が行列状に配置され、当該行列状の画素配列に対して行ごとに走査線が配線され、列ごとに信号線が配線されてなる画素アレイ部を有する表示装置の駆動方法であって、
前記画素の階調を規定する表示データの各ビットに対応しかつ当該対応ビットの重みに応じた期間のサブフィールドについて、１走査ラインごとに低階調サブフィールドから高階調サブフィールドを１ブロック単位とする表示データを入力する第１ステップと、
前記第1ステップで入力される前記表示データをサンプリングラッチしかつ複数段のロードラッチ回路で前記サブフィールドの期間長に応じて順次転送して前記信号線の各々に供給する第２ステップと、
前記１ブロック単位で供給される前記表示データを、前記画素アレイ部の各画素に行単位で順番に書き込むように行を飛び越して走査する第３ステップと
を有することを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の駆動方法に関し、特にパルス幅変調で階調表示を行うデジタル駆動の表示装置および当該表示装置の駆動方法に関する。
【背景技術】
【０００２】
パルス幅変調（ＰＷＭ）で階調表示を行うデジタル駆動の表示装置では、例えば３ビット（８階調）の場合を例に採ると、図９に示すように、例えば２．４ｍｓ幅の１ビットのデータを単位として、当該単位データを１階調乃至７階調の各々に対応させて組み合わせて８階調を表示する階調表示法が理想的である。
【０００３】
ただし、この理想的な階調表示法では、データ数が７個と多すぎる。そのため、実際には、図１０に示すように、期間長の比が１（１ｂｉｔ目）：２（２ｂｉｔ目）：４（３ｂｉｔ目）の３個のデータを用意し、これら３個のデータの組み合わせによって８階調を表示する階調表示法が用いられる。
【０００４】
ここで、後者の階調表示法を用いたデジタル駆動の表示装置について、図１１を用いて説明する。図１１は、従来の一般的なデジタル駆動における順次走査の信号線出力と、データが書き込まれる画素との関係を時間スケールで示したタイミングチャートである。ここでは、説明の都合上、走査線が８本の場合を示している。
【０００５】
図１１から明らかなように、従来の一般的なデジタル駆動の表示装置では、画素の階調を規定する階調データの各ビット（本例では、１ｂｉｔ、２ｂｉｔ、３ｂｉｔ）に対応し、かつ、対応ビットの重みに応じた期間長となるサブフィールドＳＦ１，ＳＦ２，ＳＦ３で１フレーム（１Ｆ）期間を分割し、各サブフィールドＳＦ１，ＳＦ２，ＳＦ３において対応するビットにしたがって画素の電気光学素子をオンまたはオフさせることで、１フレームに占める駆動するオン期間またはオフ期間の割合を段階的に制御するサブフィールド駆動法が用いられている。そして、画素へのデータの書き込みは、サブフィールドＳＦ１，ＳＦ２，ＳＦ３ごとに線順次走査で行われる。
【０００６】
図１２に、表示装置に転送される表示データがサンプリングラッチされ、次いでロードラッチされ、信号線に書き込まれるまでの流れを時間スケールで示している。このように、サブフィールド駆動法を用いたデジタル駆動の表示装置では、画素へのデータの書き込みが各サブフィールドごとに線順次走査で行われることから、表示装置に転送される表示データの転送速度（サンプリング時間）は、低階調側が最も高速となっており、最小ビット（１ｂｉｔ）の転送速度で階調数が律束されるために、階調数を増加させることが困難となり、低階調側を十分に表現することができない。
【０００７】
そのため、従来は、画素を奇数行と偶数行との２グループに分類する一方、１フレーム期間を、４ビットの階調データのうち、最下位ビットの重みに対応する期間である１５個のサブフレームに分割し、電気光学素子をオンまたはオフさせる期間の単位であるサブフィールドを、奇数行および偶数行グループの各々に対応させ、かつ、階調データの各ビットに対して割り当てるとともに、その期間長を、割り当てたビットの重みに相当するようにサブフレームを単位として規定し、さらに、奇数行および偶数行グループの各々に割り当てたサブフィールドの先頭期間同士が、互いに異なるサブフレームに属するように配置させていた（例えば、特許文献１参照）。
【０００８】
【特許文献１】特開２００３−２１６１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来技術では、サブフィールドを奇数行と偶数行との２グループに分類しているため、表示装置に転送される表示データの転送速度を１／２に低減できるものの、それ以上の大幅な転送速度の低減は見込めない。
【００１０】
そこで、本発明は、表示データの転送速度を大幅に低減可能とした表示装置および表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明では、電気光学素子を含むメモリ内蔵の画素が行列状に配置され、当該行列状の画素配列に対して行ごとに走査線が配線され、列ごとに信号線が配線されてなる画素アレイ部を有する表示装置において、前記画素の階調を規定する表示データの各ビットに対応しかつ当該対応ビットの重みに応じた期間のサブフィールドについて、１走査ラインごとに低階調サブフィールドから高階調サブフィールドを１ブロック単位とする表示データを入力する。そして、この入力された表示データをサンプリングラッチしかつ複数段のロードラッチ回路で前記サブフィールドの期間長に応じて順次転送して前記信号線の各々に供給する一方、前記１ブロック単位で供給される前記表示データを、前記画素アレイ部の各画素に行単位で順番に書き込むように行を飛び越して走査する飛び越し走査を行う。
【００１２】
パルス幅変調で階調表示を行うデジタル駆動の表示装置において、画素の階調を規定する表示データを、１走査ラインごとに低階調サブフィールドから高階調サブフィールドを１ブロック単位とすることで、当該表示データの転送速度を均一化して転送することができる。そして、当該表示データをサンプリングラッチしかつ複数段のロードラッチ回路でサブフィールドの期間長に応じて順次転送しつつ、飛び込み走査によって各画素に書き込むことで、サブブロックを単位としてデータの書き込みが行われるために、サンプリング時間はビットに依存せず一定となる。
【発明の効果】
【００１３】
本発明によれば、表示データの転送速度を均一化して転送することができるために、表示データの転送速度を大幅に低減することができ、またサンプリング時間がビットに依存せず一定となるために、最小ビットの転送速度で階調数が律束されることがない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
図１は、本発明の一実施形態に係る表示装置の構成の概略を示すブロック図である。ここでは、表示装置として、例えば、画素の電気光学素子として液晶セルを用い、パルス幅変調（ＰＷＭ）で階調表示を行うデジタル駆動のアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。
【００１６】
本実施形態に係るアクティブマトリクス型液晶表示装置１０は、画素アレイ部１１とその周辺駆動回路、即ち垂直駆動回路１２および水平駆動回路１３を有し、これら周辺駆動回路が画素アレイ部１１と同一の基板（以下、「液晶パネル」と記述する）１４上に集積された構成となっている。
【００１７】
画素アレイ部１１は、電気光学素子である液晶セルを含むメモリ内蔵の画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状に２次元配置され、当該行列状の画素配列に対して画素行ごとに走査線３１が配線され、画素列ごとに信号線３２が配線された構成となっている。第１のガラス基板に対して、第２のガラス基板が所定の間隙を持って対向配置され、これら２枚のガラス基板間の間隙に液晶材料が封止されることによって上記液晶パネル１４が構成されている。
【００１８】
（画素回路）
ここで、メモリ内蔵の画素２０の具体的な回路構成について説明する。
【００１９】
図２は、ＳＲＡＭ(Static Random Access Memory)構成の画素２０Ａの構成を示す回路図である。本例に係る画素２０Ａは、液晶セル２１、ＳＲＡＭ２２、極性セレクタ２３およびバッファ２４を有する構成となっている。
【００２０】
ＳＲＡＭ２２は、走査線３１に各制御電極が共通に接続され、信号線３２Ａ，３２Ｂに各一方の主電極が接続された例えばＮｃｈの画素トランジスタ２２１，２２２と、これら画素トランジスタ２２１，２２２の各他方の主電極間に互いに逆向きに並列に接続されてラッチ回路を形成するインバータ２２３，２２４とから構成されている。
【００２１】
極性セレクタ２３は、ＳＲＡＭ２２の一方の出力端に一方の主電極が接続されたＮｃｈの選択トランジスタ２３１と、ＳＲＡＭ２２の他方の出力端に一方の主電極が接続され、他方の主電極が選択トランジスタ２３１の他方の主電極と共通に接続されたＰｃｈの選択トランジスタ２３２から構成されている。選択トランジスタ２３１，２３２の各制御電極には極性選択信号Ｓｅｌｅｃｔが与えられる。
【００２２】
バッファ２４は、その入力端が極性セレクタ２３の出力端、即ち選択トランジスタ２３１，２３２の各他方の主電極の共通接続ノードに接続され、その出力端が液晶セル２１の一方の電極、即ち画素電極に接続されている。液晶セル２１の他方の電極、即ち対向電極にはコモン電位Ｖｃｏｍが各画素共通に与えられる。
【００２３】
図３は、ＤＲＡＭ(Dynamic Random Access Memory)構成の画素２０Ｂの構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。本例に係る画素２０Ｂは、液晶セル２１、ＤＲＡＭ２５、極性セレクタ２６およびバッファ２４を有する構成となっている。
【００２４】
ＤＲＡＭ２５は、走査線３１に制御電極が接続され、信号線３２に一方の主電極が接続された例えばＮｃｈの画素トランジスタ２５１と、この画素トランジスタ２５１の他方の主電極と接地間に接続されたメモリ容量２５２とから構成されている。
【００２５】
極性セレクタ２６は、ＤＲＡＭ２２の出力端に一方の主電極が接続されたＮｃｈの選択トランジスタ２６１と、ＳＲＡＭ２２の出力端に入力端が接続されたインバータ２６２と、このインバータ２６２の出力端に一方の主電極が接続され、他方の主電極が選択トランジスタ２６１の他方の主電極と共通に接続されたＰｃｈの選択トランジスタ２６３とから構成されている。選択トランジスタ２６１，２６３の各制御電極には極性選択信号Ｓｅｌｅｃｔが与えられる。
【００２６】
バッファ２４は、その入力端が極性セレクタ２６の出力端、即ち選択トランジスタ２６１，２６３の各他方の主電極の共通接続ノードに接続され、その出力端が液晶セル２１の画素電極に接続されている。液晶セル２１の対向電極にはコモン電位Ｖｃｏｍが各画素共通に与えられる。
【００２７】
上記構成のＳＲＡＭ画素２０ＡまたはＤＲＡＭ画素２０Ｂをメモリ内蔵の画素２０として用いる本実施形態に係る液晶表示装置１０では、液晶セル２１の駆動法として、例えばコモン電位Ｖｃｏｍの極性を１フィールドごとに反転するいわゆるコモン反転駆動法が採られるものとする。
【００２８】
図４に、コモン反転駆動法を採る場合の各部の信号波形を示す。ここでは、コモン電位Ｖｃｏｍ、映像信号（黒）、極性選択信号Ｓｅｌｅｃｔ、走査線３１の電位、画素２０の電位および液晶セル２１への実効印加電圧の各波形を示している。この波形図から明らかなように、メモリ内蔵の画素２０であるために、コモン電位Ｖｃｏｍの極性が反転する際には画素電位の極性も反転する。
【００２９】
図１に説明を戻す。垂直駆動回路１２は、例えばロウデコーダ１２１およびバッファ１２２によって構成されている。この垂直駆動回路１２において、ロウデコーダ１２１は、液晶パネル１４の外部から入力されるアドレスデータに基づいて、画素アレイ部１１の各画素２０を行単位で選択するための走査パルスを出力する。
【００３０】
本発明では、ロウデコーダ１２１による選択行の選択順を特徴の一つとしている。その詳細については後述する。バッファ１２２は、ロウデコーダ１２１から出力される走査パルスに基づいて、画素アレイ部１１の選択行の走査線３１を介して当該選択行の各画素２０を選択駆動する。
【００３１】
水平駆動回路１３は、シフトレジスタ１３１、サンプリングラッチ回路１３２、例えば３段の第１，第２，第３ロードラッチ回路１３３，１３４，１３５およびバッファ１３６を有する構成となっている。ここで、ロードラッチ回路１３３，１３４，１３５は、１行（１ライン）分の画素データを一時的に格納するラインメモリとして機能する。ロードラッチ回路の段数は、液晶パネル１４の外部から水平駆動回路１３に入力されるデジタル映像データ（表示データ）のサブフィールドの数によって決まる。
【００３２】
ここで、サブフィールドとは、画素２０の階調を規定する表示データの各ビットに対応しかつ当該対応ビットの重みに応じた期間の単位を言うものとする。本例では、表示データとして、ビット数、即ちサブフィールド数が例えば３（８階調）のデジタル映像データを用いており、したがってロードラッチ回路の段数が３段となっている。
【００３３】
なお、図１では、説明の都合上、画素アレイ部１１のサイズに対して水平駆動回路１３のサイズが非常に大きく描かれているが、上述したように、第１，第２，第３ロードラッチ回路１３３，１３４，１３５の各々はラインメモリであり、その一つがメモリ内蔵の画素２０の１行分に相当することから、実際には、水平駆動回路１３は上下方向のサイズが画素アレイ部１１に対して非常に小さなものとなる。
【００３４】
デジタル映像データは、３個のサブフィールド（１ビット、２ビット、３ビット）の期間長の比が１：２：４に設定されており、これらサブフィールドの組み合わせによって８階調を表示する。このデジタル映像データはサブフィールドについて、１行ごと、即ち１走査ラインごとに、低階調サブフィールドから高階調サブフィールド（本例では、１ビットから３ビット）を表示データの１ブロック単位（以下、「サブブロック」と記述する）とする構成となっている。これにより、サブブロックの表示データは、信号線の本数（水平方向の画素数）をＨとすると、１ビット目のＨ個のシリアルデータと、２ビット目のＨ個のシリアルデータと、３ビット目のＨ個のシリアルデータの集合からなる。
【００３５】
そして、本発明においては、このサブブロック構成のデジタル映像データを、行（走査線３１）を順次走査するのではなく、行を飛び越して走査する飛び越し走査によって各画素２０に書き込むことを特徴としている。図５に、飛び越し走査の信号出力と書き込まれる画素との関係を時間スケールで示している。ここでは、理解を容易にするために、走査線３１の本数を８本としている。したがって、デジタル映像データは、８本の走査線１〜８に対応して８個のサブブロックＳＢ１〜ＳＢ８を単位として構成され、サブブロックＳＢ１〜ＳＢ８の期間が１フィールド期間となる。
【００３６】
そして、サブブロックＳＢ１〜ＳＢ８の各データを、走査線１〜８の各々に接続された各画素２０に行単位で順番に書き込むように、具体的には、図５において、走査線１〜８上の○で囲んだ数字１，４，７，１０，１３，１６，１９，２２の各タイミング位置にサブブロックＳＢ１〜ＳＢ８の各低階調サブフィールド（１ビット目）のデータが並ぶように、サブブロックＳＢ１〜ＳＢ８の各データを走査線１〜８の各々に接続された各画素２０に書き込むことによって１画面を構築することができる。
【００３７】
このように、デジタル映像データをサブブロック構成とし、当該サブブロック構成のデータを用いて画像表示を実現するために、本発明では、行を飛び越して走査する飛び越し走査によってサブブロックＳＢ１〜ＳＢ８の各データを、走査線１〜８の各々に接続された各画素２０に行単位で順番に書き込むようにしている。図５において、○で囲んだ数字が、行を飛び越して各画素２０に書き込むデータの順番を示している。
【００３８】
具体的には、先ずサブブロックＳＢ１について、１ビット目のデータ群を走査線１に、２ビット目のデータ群を走査線８に、３ビット目のデータ群を走査線６にそれぞれ飛び越し走査によって書き込む（図中、○で囲んだ数字１，２，３の順番）。次いで、サブブロックＳＢ２について、１ビット目のデータ群を走査線２に、２ビット目のデータ群を走査線１に、３ビット目のデータ群を走査線７にそれぞれ飛び越し走査によって書き込む（図中、○で囲んだ数字４，５，６の順番）。
【００３９】
次いで、サブブロックＳＢ３について、１ビット目のデータ群を走査線３に、２ビット目のデータ群を走査線２に、３ビット目のデータ群を走査線８にそれぞれ飛び越し走査によって書き込む（図中、○で囲んだ数字７，８，９の順番）。次いで、サブブロックＳＢ４について、１ビット目のデータ群を走査線４に、２ビット目のデータ群を走査線３に、３ビット目のデータ群を走査線１にそれぞれ飛び越し走査によって書き込む（図中、○で囲んだ数字１０，１１，１２の順番）。
【００４０】
次いで、サブブロックＳＢ５について、１ビット目のデータ群を走査線５に、２ビット目のデータ群を走査線４に、３ビット目のデータ群を走査線２にそれぞれ飛び越し走査によって書き込む（図中、○で囲んだ数字１３，１４，１５の順番）。次いで、サブブロックＳＢ６について、１ビット目のデータ群を走査線６に、２ビット目のデータ群を走査線５に、３ビット目のデータ群を走査線３にそれぞれ飛び越し走査によって書き込む（図中、○で囲んだ数字１６，１７，１８の順番）。
【００４１】
次いで、サブブロックＳＢ７について、１ビット目のデータ群を走査線７に、２ビット目のデータ群を走査線６に、３ビット目のデータ群を走査線４にそれぞれ飛び越し走査によって書き込む（図中、○で囲んだ数字１９，２０，２１の順番）。次いで、サブブロックＳＢ８について、１ビット目のデータ群を走査線８に、２ビット目のデータ群を走査線７に、３ビット目のデータ群を走査線５にそれぞれ飛び越し走査によって書き込む（図中、○で囲んだ数字２２，２３，２４の順番）。
【００４２】
上述した一連の飛び越し走査により、サブブロックＳＢ１〜ＳＢ８の各データを、走査線１〜８の各々に接続された各画素２０に行単位で順番に書き込むことによって１画面が構築される。この飛び越し走査は、垂直駆動回路１２のロウデコーダ１２１による制御の下に実行される。
【００４３】
続いて、水平駆動回路１３の動作について、図６のタイミングチャートを用いて説明する。ここでは、サブブロックＳＢ５の場合のタイミング関係を例に挙げて示している。
【００４４】
水平駆動回路１３において、シフトレジスタ１３１は、液晶パネル１４の外部から水平スタートパルスＨＳＴが入力されると、同じく液晶パネル１４の外部から与えられる水平クロックＨＣＫに同期してシフト動作を開始し、各転送段（シフト段）からサンプリングパルスを順に出力する。
【００４５】
サンプリングラッチ回路１３２は、１走査ラインごとに３ビットのデータを１ブロックとするサブブロック構成のデジタル映像データを、シフトレジスタ１３１から順に出力されるサンプリングパルスに同期してサンプリングすることで、サブブロックＳＢ５内における１ビット目のＨ個のシリアルデータをＨ個のパラレルデータに変換する。ここで、シリアルデータを１個サンプリングするのに要する時間が最小サンプリング時間となる。なお、ここでは、理解を容易にするために、信号線３２の本数Ｈを６本としている。
【００４６】
１ビット目のＨ個のパラレルデータは、１ビット目についてのサンプリング終了のタイミングでシフトレジスタ１３１から出力されるロード信号ＬＯＡＤ１に同期して第１ロードラッチ回路１３３にロードされる。この第１ロードラッチ回路１３３にラッチされた１ビット目のＨ個のパラレルデータは、以降、液晶パネル１４の外部から入力されるロード信号ＬＯＡＤ２，３に同期して第２，第３ロードラッチ回路１３４，１３５に順にロードされ、バッファ１３６を介して画素アレイ部１１の信号線３２の各々に書き込まれる。
【００４７】
サンプリングラッチ回路１３２は、１ビット目のＨ個のシリアルデータについてのシリアル−パラレル変換が終了したら、１ビット目と同様にして、２ビット目、３ビット目のＨ個のシリアルデータについてシリアル−パラレル変換を行う。第１〜第３ロードラッチ回路１３３〜１３５およびバッファ１３６についても、１ビット目と同様の回路動作が行われる。この１つのサブブロックについての一連の処理に要する時間がサブブロック時間となる。
【００４８】
上述したように、パルス幅変調で階調表示を行うデジタル駆動の表示装置、例えば液晶表示装置１０において、デジタル映像データのサブフィールドについて、１走査ラインごと（１行ごと）に、低階調サブフィールドから高階調サブフィールド（本例では、１ビットから３ビット）を１ブロック単位とするサブブロック構成にし、当該デジタル映像データの転送速度を均一化して液晶パネル１４に転送する一方、画素２０への書き込みを順次走査ではなく、サブブロックＳＢ１〜ＳＢ８の各データを、走査線１〜８の各々に接続された各画素に行単位で順番に書き込むように飛び越し走査で行うことで、最小ビットの転送速度で階調数が律束されることがないために、低階調側を十分に表現することができるようになる。
【００４９】
より具体的には、水平駆動回路１３の構成が、デジタル映像データのサブフィールド数に対応した段数（本例では、３段）のロードラッチ回路１３３〜１３５を有する構成となっており、液晶パネル１４に転送された表示データであるデジタル映像データをサブフィールドの期間長に応じて順次ロードラッチ回路１３３〜１３５に転送させつつ、飛び込み走査によって各画素２０に書き込むことで、サブブロックを単位としてデータの書き込みが行われるために、サンプリング時間（表示データの転送時間）はビットに依存せず一定となる。したがって、最小ビットの転送速度で階調数が律束されることはなく、階調数を容易に増加させることができるために、低階調側を十分に表現することが可能になる。
【００５０】
図７は、液晶パネル１４に入力される表示データの転送速度について、順次走査の場合（Ａ）と飛び越し走査の場合（Ｂ）とを比較した結果を示す図である。
【００５１】
走査線３１の本数（＝サブブロック数）をＶ［本］、信号線３２の本数をＨ［本］、ビット数（＝サブフィールド数）をＢ［ｂｉｔ］、フレーム周波数をＦ［Ｈｚ］、並列映像データ数をＮ［個］、サブフィールド時間(最小)を（１／Ｆ）×１／（２B −１）［ｓｅｃ］、サブブロック時間を（１／Ｆ）×（１／Ｖ）［ｓｅｃ］とすると、順次走査の場合（Ａ）の最小サンプリング時間Ｔａは、
Ｔａ＝（Ｎ／Ｈ）×（１／Ｖ）×（１／Ｆ）×１／（２B −１）［ｓｅｃ］
となり、飛び越し走査の場合（Ｂ）の最小サンプリング時間Ｔｂは、
Ｔｂ＝（Ｎ／Ｈ）×（１／Ｖ）×（１／Ｆ）×（１／Ｂ）［ｓｅｃ］
となる。
【００５２】
すなわち、順次走査（Ａ）では、高ビットでサブフィールド数を分割する場合、データ数は増加するが、最小サンプリング時間Ｔａは同じである。一方、飛び越し走査（Ｂ）では、高ビットでサブフィールド数を分割する場合、最小サンプリング時間Ｔｂの式でＢ→（Ｂ＋増加分）となる。
【００５３】
この比較結果から明らかなように、順次走査（Ａ）に対して飛び越し走査（Ｂ）では、表示データの転送速度を大幅に低減させることができる。また、液晶パネル１４に入力される表示データを並列化する、並列映像データ数Ｎを増加することで、表示データの転送速度を低減できる。
【００５４】
図８に、信号線数１３６６×走査線数７６８、即ちＷＸＧＡ（ＷｉｄｅＸＧＡ）の解像度における順次走査（Ａ）と飛び越し走査（Ｂ）の並列化数と転送速度の関係を示す。
【００５５】
図８から、順次走査（Ａ）でも、液晶パネル１４に入力される表示データを並列化することで、飛び越し走査（Ｂ）と同等の転送速度を実現することが可能であることが判る。ただし、図８から明らかなように、同等の転送速度を実現しようとすると、並列映像データ数が順次走査（Ａ）では２３００本必要であるのに対して、飛び越し走査（Ｂ）では３２本で良いために、接続点数を大幅に削減できる利点がある。
【００５６】
なお、上記実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、ＤＬＰ(Digital Light Processing)やＥＬ(electro luminescence) 等のパルス幅変調で階調表示を行うデジタル駆動の表示装置全般に適用可能である。
【００５７】
また、上記実施形態では、低階調サブフィールドから高階調サブフィールドを表示データの１ブロックとしたが、本発明は必ずしもこのサブブロック構成に限定されるものではなく、例えば複数の低階調サブフィールドから高階調サブフィールドを表示データの１ブロックとするサブブロック構成でも良い。
【００５８】
さらに、上記実施形態では、低階調側から高階調側までを順次転送する場合を例に挙げて説明したが、必ずしも低階調側から高階調側に順次転送する必要はなく、サブブロックの中で任意にデータを並び替えつつ転送することも可能である。このように、サブブロックの中で任意にデータを並び替えつつ転送する構成を採ることで、ロードラッチ回路（ラインメモリ）の数を低減できる利点がある。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【図２】ＳＲＡＭ構成の画素の構成を示す回路図である。
【図３】ＤＲＡＭ構成の画素の構成を示す回路図である。
【図４】コモン反転駆動法を採る場合の各部の信号波形を示す波形図である。
【図５】飛び越し走査の信号出力と書き込まれる画素との関係を時間スケールで示したタイミングチャートである。
【図６】水平駆動回路の動作説明のためのタイミングチャートである。
【図７】入力される表示データの転送速度について、順次走査の場合（Ａ）と飛び越し走査の場合（Ｂ）とを比較した結果を示す図である。
【図８】ＷＸＧＡの解像度における順次走査（Ａ）と飛び越し走査（Ｂ）の並列化数と転送速度の関係を示す図である。
【図９】デジタル駆動での理想的な階調表示法の説明図である。
【図１０】デジタル駆動での実際的な階調表示法の説明図である。
【図１１】従来の一般的なデジタル駆動における順次走査の信号線出力と、データが書き込まれる画素との関係を時間スケールで示したタイミングチャートである。
【図１２】表示装置に転送される表示データがサンプリングラッチされ、次いでロードラッチされ、信号線に書き込まれるまでの流れを時間スケールで示したタイミングチャートである。
【符号の説明】
【００６０】
１０…アクティブマトリクス型液晶表示装置、１１…画素アレイ部、１２…垂直駆動回路、１３…水平駆動回路、１４…液晶パネル、２０，２０Ａ，２０Ｂ…画素、２１…液晶セル、２２…ＳＲＡＭ、２３，２６…極性セレクタ、２５…ＤＲＡＭ、３１…走査線、３２，３２Ａ，３２Ｂ…信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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