(57)【要約】  【課題】  配線の電圧降下に起因する画質不良を改善し、特に、大型の画像表示装置の画質を改善する。  【解決手段】  複数の画素回路５の動作を制御するための走査回路４と、走査回路の信号を各画素回路へ伝えるための複数の走査配線と、走査配線と交差し、各画素回路に画像信号および電源を供給するための互いに平行に配置された複数の第１および第２の配線ＳＬ１，ＳＬ２と、第１および第２の配線に画像信号および電源を供給する駆動回路１１とが、ガラス基板１上に設けられ、駆動回路は、発光素子２５が画像信号に応じて発光するときに、第１および第２の配線の両方に電源を供給する回路構成とする。【選択図】  図１
2006106522.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、発光素子と前記発光素子の発光強度を制御する回路素子とで構成された複数の画素回路がマトリクス状に配置された画像表示装置であって、
前記複数の画素回路の動作を制御するための走査回路と、
前記走査回路の信号を前記複数の画素回路へ伝えるための複数の走査配線と、
前記走査配線と交差し、前記複数の画素回路に画像信号および電源を供給するための互いに平行に配置された複数の第１の配線および複数の第２の配線と、
前記第１の配線および前記第２の配線に画像信号および電源を供給する駆動回路とを具備し、
前記発光素子が前記画像信号に応じて発光するときに、前記駆動回路により前記第１の配線と前記第２の配線の両方に電源が供給されることを特徴とする画像表示装置。
【請求項２】
請求項１の画像表示装置において、
１列分の前記画素回路の一部には前記第１の配線を介して電源が供給され、
前記１列分の前記画素回路の残りには前記第２の配線を介して電源が供給される構成であることを特徴とする画像表示装置。
【請求項３】
請求項１の画像表示装置において、
１列分の前記画素回路のうち奇数行目の画素回路には前記第１の配線を介して電源が供給され、
前記１列分の画素回路のうち偶数行目の画素回路には前記第２の配線を介して電源が供給される構成であることを特徴とする画像表示装置。
【請求項４】
請求項１の画像表示装置において、
前記画素回路は画像信号電圧を記憶するためのキャパシタを具備し、
１列分の前記画素回路の一部の画素回路では前記キャパシタの片方の電極が前記第２の配線に接続され、
前記１列分の画素回路のうち残りの画素回路では前記キャパシタの片方の電極が前記第１の配線に接続されていることを特徴とする画像表示装置。
【請求項５】
請求項１の画像表示装置において、
前記画素回路は前記発光素子に流れる電流を制御するための薄膜トランジスタを具備し、
１列分の画素回路のうち一部の画素回路では前記薄膜トランジスタのソース電極が前記第１の配線に接続され、
前記１列分の画素回路のうち残りの画素回路では前記薄膜トランジスタのソース電極が前記第２の配線に接続されていることを特徴とする画像表示装置。
【請求項６】
請求項１の画像表示装置において、
前記駆動回路は、電源電圧と画像信号電圧を選択し、前記第１の配線および前記第２の配線に供給するための選択スイッチ回路を具備していることを特徴とする画像表示装置。
【請求項７】
請求項１の画像表示装置において、
前記第１の配線と前記第２の配線はツイストペア構造に形成されていることを特徴とする画像表示装置。
【請求項８】
請求項１の画像表示装置において、
前記画素回路のアクティブ素子は薄膜トランジスタを用いて形成されていることを特徴とする画像表示装置。
【請求項９】
基板上に、発光素子と前記発光素子の発光強度を制御する回路素子とで構成された複数の画素回路を、マトリクス状に配置された画像表示装置であって、
前記複数の画素回路の動作を制御するための走査回路と、
前記走査回路の信号を前記複数の画素回路へ伝えるための複数の走査配線と、
前記走査配線と交差し、前記複数の画素回路に画像信号および電源を供給するための互いに平行に配置された複数の第１の配線および複数の第２の配線と、
前記第１の配線および前記第２の配線に画像信号および電源を供給する駆動回路と、
前記複数の画素回路の間に配置され、前記第１の配線と前記第２の配線の間を接続する複数のスイッチ回路とを具備することを特徴とする画像表示装置。
【請求項１０】
請求項９の画像表示装置において、
前記発光素子が前記画像信号に応じて発光するときに、前記スイッチ回路がオン状態にされることを特徴とする画像表示装置。
【請求項１１】
請求項９の画像表示装置において、
前記スイッチ回路は１つの薄膜トランジスタで形成され、前記薄膜トランジスタのドレイン電極とソース電極がそれぞれ前記第１の配線と前記第２の配線に接続されていることを特徴とする画像表示装置。
【請求項１２】
請求項９の画像表示装置において、
前記画素回路は信号電圧を記憶するためのキャパシタと、
前記発光素子に流れる電流を制御するための薄膜トランジスタとを具備し、
前記キャパシタの片方の電極が前記第１の配線に接続され、
前記薄膜トランジスタのソース電極が前記第２の配線に接続されていることを特徴とする画像表示装置。
【請求項１３】
請求項９の画像表示装置において、
前記画素回路のアクティブ素子は薄膜トランジスタを用いて形成されていることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自発光型の画像表示装置に関する。
【背景技術】
【０００２】
画素に発光素子を使用した画像表示装置として、エレクトロルミネッセンス（以下、ＥＬと略す）素子を用いたＥＬディスプレイが知られている。アクティブマトリクス型のＥＬディスプレイでは、信号や電流を伝える配線をマトリクス状に配線し、画素にはＥＬ素子の他に、アクティブ素子である薄膜トランジスタ（以下ＴＦＴと略す）で形成した画素回路が内蔵されている。ＥＬ素子の発光輝度の制御は、ＥＬ素子へ供給する電流を制御することによって行われる。画素回路が電流を制御する方法は、例えば特許文献１に開示されている。また、電流量に比例して発光輝度が変化するＥＬ素子として、有機ＥＬダイオードが知られている。
【０００３】
図１３は、ＥＬ素子を使った従来の画像表示装置の構成例である。ガラス基板９１の表面には、画像表示領域９２、走査回路９４が構成されている。画像表示領域９２にはマトリクス状に配列された複数の画素回路９５、複数のリセット信号線９６、複数の点灯信号線９７、信号線ＳＬ、電源線ＰＬが構成されている。リセット信号線９６は１行分の画素回路９５のリセット信号入力ｒに、点灯信号線９７は１行分の画素回路９５の点灯信号入力ｉにそれぞれ接続されている。リセット信号線９６および点灯信号線９７は、走査回路９４の出力信号を、１行分の画素回路９５に伝える働きをする。信号線ＳＬは１列分の画素回路９５の画像信号入力Ｓに、電源線ＰＬは１列分の画素回路９５の電源入力Ｐにそれぞれ接続されている。
【０００４】
ガラス基板９１上には、圧着技術によりドライバＩＣ９３が貼り付けられている。ドライバＩＣ９３は、外部からシリアルに入力されたデジタル画像信号を電圧信号に変換して出力Ｄ（１）〜Ｄ（ｘ）に出力する機能を持つ。電源バス９８は全ての電源線ＰＬに接続され、外部から入力される電源電圧ＶＤＤｅｘを供給している。走査回路９４はＴＦＴで形成された論理回路であり、全てのリセット信号配線９６および点灯信号線９７を駆動する機能を持つ。
【０００５】
画素回路９５の構成は、後述する本発明の実施例で使用している画素回路５と同じである。画素回路５の詳細な構成と動作の説明は実施例で説明するので、画素回路９５の詳細な動作の説明は省略し、以下に簡単に説明する。
【０００６】
画素回路９５への書き込み動作によって、キャパシタ２４には信号電圧ＶｄａｔａとＴＦＴ２１の閾値電圧の絶対値Ｖｔｈの和の電圧（Ｖｄａｔａ＋Ｖｔｈ）が記憶される。画像を表示するときには、画素回路の画像信号入力Ｓを一定に、ＴＦＴ２３をＯＮにする。すると、ＴＦＴ２１のゲート−ソース間には（Ｖｄａｔａ＋Ｖｔｈ）の電圧が発生し、ＥＬ素子２５に電流が流れる。ＥＬ素子２５に流れる電流量は画像信号電圧Ｖｄａｔａによって制御されるので、画素回路９５はＥＬ素子２５の発光輝度を制御することができる。各画素回路９５に書き込む画像信号電圧Ｖｄａｔａを画像に合わせて変化させることで、目的の画像を表示することができる。
【０００７】
【特許文献１】特開２００３−１２２３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１３において、画像を表示しているとき（点灯モード）、各画素回路９５内のＥＬ素子２５が点灯するために、電源線ＰＬには大電流が流れる。すると電源線ＰＬが持つ抵抗によって電圧降下が発生する。図１４に、電源線ＰＬと信号線ＳＬの電圧降下と、それらに接続した画素回路９５内のノードａの電圧とＴＦＴ２１のゲート−ソース間電圧Ｖｇｓ（＃１）〜Ｖｇｓ（＃ｎ）を示す。横軸は紙面縦方向（ｙ方向）、縦軸は電圧を表している。ただし、図１４は、説明を分かりやすくするために、Ｖｄａｔａが全ての画素回路で等しい場合（一定の明るさでかつ一様に画像表示装置を光らせる場合）を選択して描かれている。電源線ＰＬは１列分の画素回路９５の電源入力Ｐに接続されている。そのため、ＥＬ素子２５が発光すると、電源線ＰＬには電圧降下Ｖｄｒｏｐが発生する。ｙ方向に進むに従って、電源線ＰＬの電圧は降下する。一方、信号線ＳＬは１列分の画素回路９５の画像信号入力Ｓに接続されている。
【０００９】
信号線ＳＬには電流が流れないので、信号線ＳＬには電圧降下が発生しない。１行目の画素回路９５内のＴＦＴ２１のゲート−ソース間電圧は、Ｖｇｓ（＃１）＝（ＶＤＤｅｘ）−（ＶＤＤｅｘ−Ｖｄａｔａ−Ｖｔｈ）＝Ｖｔｈ＋Ｖｄａｔａである。一方、ｎ行目の画素回路９５内のＴＦＴ２１のゲート−ソース間電圧は、Ｖｇｓ（＃ｎ）＝（ＶＤＤｅｘ−Ｖｄｒｏｐ）−（ＶＤＤｅｘ−Ｖｄａｔａ−Ｖｔｈ）＝Ｖｔｈ＋Ｖｄａｔａ−Ｖｄｒｏｐである。つまり、ｙ方向に進むに従って、ＴＦＴ２１のゲート−ソース間電圧の絶対値はＶｄｒｏｐ分だけ低くなる。したがって、ｙ方向に進むに従ってＥＬ素子２５に流れる電流が減少するので、画面の上下で明るさが異なり、画質不良となる。
【００１０】
また、図１５に示すように画像表示領域９２に白いバックグラウンドに黒い長方形ＢＫ（便宜的に、斜線で示す）を表示した場合、ラインＫの電源線での電圧降下Ｖｄｒｏｐは、ラインＪの電圧降下より小さくなるため、領域ｋは領域ｊよりも明るく発光する。そのために、ラインｑおよびラインｑ’の位置に明るさの不連続性が発生する。これが観測者に観測されると、スメアと呼ばれる画質不良になる。特に、画像表示装置が大型化すると、配線抵抗が長くなるため、以上の画質不良はより顕著に観測されることとなる。
【００１１】
そこで、本発明の目的は、以上のような電源配線の電圧降下に起因する画質不良を改善した画像表示装置を提供することにある。
【課題を解決するための手段】
【００１２】
本明細書において開示される発明のうち代表的なものの一例を示せば、以下の通りである。すなわち、本発明に係る画像表示装置は、基板上に、発光素子と前記発光素子の発光強度を制御する回路素子とで構成された複数の画素回路がマトリクス状に配置された画像表示装置であって、前記複数の画素回路の動作を制御するための走査回路と、前記走査回路の信号を前記複数の画素回路へ伝えるための複数の走査配線と、前記走査配線と交差し、前記複数の画素回路に画像信号および電源を供給するための複数の互いに平行に配置された第１の配線および複数の第２の配線と、前記第１の配線および前記第２の配線に画像信号および電源を供給する駆動回路とを具備し、前記駆動回路は、前記発光素子が前記画像信号に応じて発光するときに、前記第１の配線と前記第２の配線の両方に電源が供給されることを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、ＥＬ素子の発光輝度が電源配線の電圧降下の影響を受けないため、スメアなどの画質不良が発生しにくくなる。また、本発明を適用したＴＶやモニタは良好な画像を表示することができる。特に配線の電圧降下が大きくなる大型ＴＶや大型モニタに対して効果的である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る画像表示装置の実施例について、添付図面を参照しながら詳細に説明する。
【実施例１】
【００１５】
図１に本発明に係る画像表示装置の第１の実施例の構成を示す。ガラス基板１の表面には、画像表示領域２、駆動回路３、走査回路４が構成されている。画像表示領域２にはマトリクス状に配列された複数の画素回路５、複数のリセット信号線６、複数の点灯信号線７、複数の配線ＳＬ１，ＳＬ２が構成されている。リセット信号線６は１行分の画素回路５のリセット信号入力ｒに、点灯信号線７は１行分の画素回路５の点灯信号入力ｉにそれぞれ接続されている。リセット信号線６および点灯信号線７は、走査回路４の出力信号を、１行分の画素回路５に伝える働きをする。配線ＳＬ１，ＳＬ２は、１列分の画素回路５の画像信号入力Ｓおよび電源入力Ｐに接続されている。
【００１６】
ただし、奇数行（＃１，＃３，・・・）の画素回路５では画像信号入力Ｓは配線ＳＬ１に、電源入力Ｐは配線ＳＬ２に接続され、偶数行（＃２，＃４，・・・）の画素回路５では画像信号入力Ｓは配線ＳＬ２に、電源入力Ｐは配線ＳＬ１に接続されている。画素回路５の個数が２列×３行＝６個、リセット信号線と点灯信号線の本数が３本、配線ＳＬ１，ＳＬ２の本数が２本である理由は、単に説明をしやすくするためである。例えば、画面の解像度がカラーＶＧＡ（Video Graphics Array）の場合、画素回路５の列数は１９２０列、行数は４８０行であり、リセット信号線と点灯信号線の本数は４８０本、配線ＳＬ１，ＳＬ２の本数は各１９２０本になる。
【００１７】
駆動回路３は、ガラス基板１上に圧着技術により貼り付けられたドライバＩＣ１１、選択スイッチ回路１２、インバータ１３，１４、電源バス１５で構成されている。選択スイッチ回路１２とインバータ１３，１４は、ＴＦＴで形成されている。ドライバＩＣ１１は、外部からシリアルに入力されたデジタル画像信号を電圧信号に変換して出力Ｄ（１）〜Ｄ（ｘ）に出力する機能を持つ。電源バス１５には、外部から電源電圧ＶＤＤｅｘが供給されている。選択スイッチ回路１２は、ドライバＩＣ１１の出力電圧信号と、電源バス１５の電源電圧ＶＤＤｅｘを選択する機能を持つ。インバータ１３，１４は、外部から入力される選択スイッチ回路１２の切り替え信号ＳＳ１およびＳＳ２を論理反転する機能を持つ。走査回路４はＴＦＴで形成された論理回路であり、全てのリセット信号配線６および点灯信号線７を駆動する機能を持つ。
【００１８】
画素回路５は、ＰチャネルＴＦＴ２１、ＮチャネルＴＦＴ２２，２３、キャパシタ２４、ＥＬ素子２５で構成されている。画素回路５は、画像信号入力Ｓ、電源入力Ｐ、リセット信号入力ｒ、点灯信号入力ｉ、および共通電極２６を通して外部の回路と接続されている。奇数行の画素回路５では、画像信号入力Ｓおよび電源入力ＰはＳＬ１とＳＬ２にそれぞれ接続されている。偶数行の画素回路５では、画像信号入力Ｓおよび電源入力ＰはＳＬ２とＳＬ１にそれぞれ接続されている。リセット信号入力ｒはリセット信号線６に接続されている。点灯信号入力ｉは点灯信号線７に接続されている。全ての画素回路５の共通電極２６は互いに接続され、また外部の接地電位に接続されている。
【００１９】
図２に画素回路５の回路図、図３に画素回路５の駆動波形および画素回路５の内部電圧を示す。１フレーム（１ＦＲＭ）期間において、駆動波形は書き込みモード（ＷＲＴ）と点灯モード（ＩＬＭＩ）の２つのモードから構成されている。書き込みモードでは、所定の画素回路５にデータが書き込まれる“書き込み時間Ｔ”が存在する。書き込み時間Ｔでは、所定の画素回路５に書き込む画像信号電圧Ｖｄａｔａが信号入力Ｓに供給される。なお、画像信号電圧Ｖｄａｔａは、電源電圧ＶＤＤを基準とするため、信号入力Ｓに供給される電圧はＶＤＤ＋Ｖｄａｔａとなる。画像信号電圧Ｖｄａｔａの供給と同期してリセット信号入力ｒにパルスが供給される。また、リセットパルスの立ち上がり付近で、リセットパルスより短い幅を持ったパルスが点灯信号入力ｉに供給される。電源入力Ｐには、書き込み時間Ｔにおいて、電源電圧ＶＤＤが供給されている。点灯モードでは、点灯信号入力ｉのみをハイ（Ｈ）レベルとする。また、信号入力Ｓと電源入力Ｐには、電源電圧ＶＤＤが供給されている。以上の駆動信号により画素回路５は次のような動作をする。
【００２０】
書き込み時間Ｔの始まりでは、リセット信号入力ｒがハイ（Ｈ）レベル、点灯信号入力ｉもハイレベルであるので、ＴＦＴ２２，２３がオン（ＯＮ）になり、ＴＦＴ２１，２３を通してＥＬ素子２５に電流が流れる。
【００２１】
このとき、ＴＦＴ２１のドレインｄ−ソースｓ間に電流が流れるために、ＴＦＴ２１のゲートｇ−ソースｓ間電圧の絶対値ＶｇｓはＶｔｈより高い電圧となる。ここで、ＶｔｈはＴＦＴ２１の閾値電圧の絶対値を表している。ノードａがＴＦＴ２１のゲートｇに接続しているため、ノードａの電圧Ｖａは、ＶＤＤ−Ｖｔｈより低い電圧となる。
【００２２】
続いて、点灯信号入力ｉがロー（Ｌ）レベルになると、ＴＦＴ２３がオフ（ＯＦＦ）になるために、ノードａとＥＬ素子２５が電気的に切り離される。ノードａの電圧はＴＦＴ２１を通して電源入力Ｐから正電荷が供給されて上昇するが、それに伴って、ＴＦＴ２１のゲートｇ−ソースｓ間電圧の絶対値Ｖｇｓが減少する。やがて、Ｖｇｓ＝ＶｔｈとなったところでＴＦＴ２１のドレインｄ−ソースｓ間に電流がほとんど流れなくなり、ノードａの電圧はＶＤＤ−Ｖｔｈで安定する。このとき、キャパシタ２４の左側の電極には信号電圧ＶＤＤ＋Ｖｄａｔａ、右側の電極にはノードａの電圧ＶＤＤ−Ｖｔｈが印加されるので、キャパシタ２４の電極間にはＶｄａｔａ＋Ｖｔｈの電圧が発生する。
【００２３】
書き込み時間Ｔが終了すると、リセット信号入力ｒがローレベルになるので、キャパシタ２４の右側の電極はノードａと電気的に切り離され、キャパシタ２４の電極間電圧Ｖｄａｔａ＋Ｖｔｈは保存される。
【００２４】
次に、点灯モードＩＬＭＩでは、リセット信号入力ｒがローレベルになっているので、ＴＦＴ２２はＯＦＦであり、キャパシタ２４は書き込みモードＷＲＴで印加された電圧Ｖｄａｔａ＋Ｖｔｈを保持している。このとき、キャパシタ２４は書き込み時間Ｔで印加された電圧Ｖｄａｔａ＋Ｖｔｈを保持しているので、ノードａはＶＤＤ−Ｖｄａｔａ−Ｖｔｈの電圧になっている。ＴＦＴ２１のソースｓの電圧は電源電圧ＶＤＤ、ゲートｇの電圧はノードａの電圧と同じであるから、ゲートｇ−ソースｓ間電圧の絶対値Ｖｇｓ＝（ＶＤＤ）−（ＶＤＤ−Ｖｄａｔａ−Ｖｔｈ）＝Ｖｔｈ＋Ｖｄａｔａとなる。点灯信号入力ｉがハイレベルになっているので、ＴＦＴ２３はＯＮであり、ＴＦＴ２１のゲート−ソース間電圧Ｖｇｓに従ってＥＬ素子２５に電流ｉＬＥＤが流れることになる。画像信号電圧Ｖｄａｔａ＝０ＶでＶｇｓ＝Ｖｔｈになり、電流ｉＬＥＤ＝０となり、Ｖｄａｔａを０Ｖより高くすると電流ｉＬＥＤを一様に増加することができる。したがって画素回路５は、画像信号電圧Ｖｄａｔａによって、ＥＬ素子２５に流れる電流量を制御し、ＥＬ素子２５の発光輝度を制御することができる。
【００２５】
以上のように画素回路５を制御するために、本実施例の駆動回路３と走査回路４は、図４に示す波形を発生する。書き込みモードＷＲＴにおいて、ドライバＩＣ１１の出力Ｄ（１）〜Ｄ（ｘ）は画像信号電圧Ｖｄａｔａを発生する。Ｔ１〜Ｔｎは各行の画素回路５での書き込み時間Ｔであり、Ｔ１〜Ｔｎに同期して出力Ｄ（１）〜Ｄ（ｘ）は画像信号電圧Ｖｄａｔａを発生する。選択スイッチ回路１２の切り替え信号線ＳＳ１は偶数行にある画素回路の書き込み時間（Ｔ２，Ｔ４，・・・）でハイレベルになり、切り替え信号線ＳＳ２は奇数行にある画素回路の書き込み時間（Ｔ１，Ｔ３，・・・）でハイレベルとなる。これによって、奇数行にある画素回路５の書き込み時間では、配線ＳＬ１にはドライバＩＣからの画像信号電圧Ｖｄａｔａが、配線ＳＬ２には電源電圧ＶＤＤｅｘが供給される。偶数行にある画素回路書き込み時間では、配線ＳＬ１には電源電圧ＶＤＤｅｘが、配線ＳＬ２には画像信号電圧Ｖｄａｔａが供給される。
【００２６】
走査回路４の出力Ｒ（１）〜Ｒ（ｎ）とＩ（１）〜Ｒ（ｎ）は、対応する行の書き込み時間Ｔ１〜Ｔｎにおいてそれぞれパルスを発生する。これによって、各行の画素回路５は、対応する書き込み期間Ｔ１〜Ｔｎで、電圧Ｖｄａｔａ＋Ｖｔｈをキャパシタ２４へ書き込む。
【００２７】
点灯モードＩＬＭＩにおいて、切り替え信号線ＳＳ１とＳＳ２はローレベル（Ｌ）に、走査回路４の出力Ｉ（１）〜Ｉ（ｎ）はハイレベル（Ｈ）にする。すると、配線ＳＬ１とＳＬ２の両方に外部の電源電圧ＶＤＤｅｘが供給され、全ての画素回路５の電源入力Ｐに電流が供給される。全ての画素回路５内のＴＦＴ２３はオン状態であるから、全ての画素回路５は各画素回路５のキャパシタ２４が記憶している電圧に従ってＥＬ素子２５の発光輝度を制御する。したがって、本実施例の画像表示装置はドライバＩＣ１１が出力した画像信号電圧に対応した画像を表示する。
【００２８】
画像を表示しているとき（点灯モード）、各画素回路５内のＥＬ素子２５が点灯するために、図１の配線ＳＬ１および配線ＳＬ２には大電流が流れる。すると配線ＳＬ１，ＳＬ２が持つ抵抗によって電圧降下が発生する。図５に配線ＳＬ１の電圧降下と、配線ＳＬ１，ＳＬ２に接続された画素回路５内のノードａの電圧とＴＦＴ２１のゲート−ソース間電圧Ｖｇｓ（＃１）〜Ｖｇｓ（＃ｎ）を示す。横軸は図１の紙面縦方向（ｙ方向）、縦軸は電圧を表している。ただし、図５は、説明を分かりやすくするために、Ｖｄａｔａが全ての画素回路で等しい場合（一定の明るさでかつ一様に画像表示装置を光らせる場合）を選択して描かれている。また、配線ＳＬ２の電圧降下は配線ＳＬ１と同程度となるので、図５では配線ＳＬ１だけを示している。
【００２９】
配線ＳＬ１は偶数行の画素回路５の電源入力Ｐ、配線ＳＬ２は奇数行の画素回路５の電源入力Ｐに接続している。そのため、通常の映像を表示した場合、配線ＳＬ１とＳＬ２には、１列分のＥＬ素子２５を発光するのに必要な電流が、ほぼ半分ずつ流れる。したがって、１本の配線に電流を流していた場合に比べて電圧降下Ｖｄｒｏｐが軽減される。さらに、配線ＳＬ１とＳＬ２の電圧降下Ｖｄｒｏｐは同程度発生し、配線ＳＬ１とＳＬ２の電圧はｙ方向の位置が同じならば配線ＳＬ１とＳＬ２の電圧は等しくなる。このため、画素回路５の電源入力Ｐと信号入力Ｓの電圧は同じ電圧、ＶＤＤ＝ＶＤＤｅｘ−Ｖｄｒｏｐとなる。このとき、ＴＦＴ２１のゲート−ソース間電圧の絶対値は、Ｖｇｓ＝（ＶＤＤｅｘ−Ｖｄｒｏｐ）−（ＶＤＤｅｘ−Ｖｄｒｏｐ−Ｖｄａｔａ−Ｖｔｈ）＝Ｖｔｈ＋Ｖｄａｔａとなり、電圧降下Ｖｄｒｏｐに影響されなくなる。
【００３０】
したがって、配線の電圧降下に影響を受けずにＥＬ素子２５に流れる電流を制御し、ＥＬ素子２５の発光輝度を制御することができる。ＥＬ素子の発光輝度が配線での電圧降下の影響を受けないため、図１５に示すようなスメアなどの画質不良が発生しにくくなる。
【００３１】
図６に、ガラス基板１上に形成された画素回路５の第１のレイアウト図を示す。配線ＳＬ１とＳＬ２は、１層目の金属膜配線３１，３２で形成される。点灯信号配線７およびリセット信号線６は、２層目の金属膜配線３３，３４で形成される。ＴＦＴ２１はポリシリコン膜３５と２層目の金属膜配線３８、ＴＦＴ２２はポリシリコン膜３６と２層目の金属膜配線３４、ＴＦＴ２３はポリシリコン膜３７と２層目の金属膜配線３３のオーバーラップ部に形成される。キャパシタ２４は２層目の金属配線膜３８と１層目の金属配線膜３１および３２とのオーバーラップ部に形成される。金属配線層３９〜４１は異なる層間を接続するための配線である。複数のコンタクトホール４２はオーバーラップした異層間を接続している。導電性透明膜４３の上には、有機ＥＬ層が成膜され、開口部４４を覆う領域で電気的に接続している。有機ＥＬ発光層の上には３層目の金属膜がすべての画素回路を覆う領域に蒸着され、共通電極２６を形成している。奇数行の画素回路５と偶数行の画素回路５では左右対称にレイアウトされているため、奇数行の画素回路５では、画像信号入力Ｓおよび電源入力Ｐは配線ＳＬ１とＳＬ２にそれぞれ接続している。また、偶数行の画素回路５では、画像信号入力Ｓおよび電源入力Ｐは配線ＳＬ２とＳＬ１にそれぞれ接続している。
【００３２】
図６中のＡ−Ａ’線に沿った部分の断面構造を図７に示す。ガラス基板１の上に絶縁膜１０１が形成されている。その上にはポリシリコン膜３７が形成されている。その上に絶縁膜１０２を挟んで、２層目の金属配線膜３３，３４が形成されている。その上に絶縁膜１０３を挟んで、１層目の金属配線膜３９、４１が形成されている。その上に絶縁膜１０４を挟んで導電性透明膜４３が形成されている。その上に、絶縁膜１０５が形成されている。絶縁膜１０５の開口部が開口部４４になり、その近辺に有機ＥＬ層４５が蒸着されている。さらに、その上に３層目の金属配線膜が蒸着され、共通電極２６になっている。コンタクトホール４２では、絶縁膜に穴があけられ、金属配線膜や導電性透明膜がコンタクトしている。開口部４４を通して導電性透明膜４３と共通電極２６の間に電流が流れると、有機ＥＬ層４５は発光する。発光はガラス基板１を通して紙面下方向から観測することができる。なお、図７では電子輸送層や正孔輸送層など発光特性に関わる層は有機ＥＬ層４５にまとめて記述しているものとする。
【００３３】
図８に、ガラス基板１上に形成された画素回路５の第２のレイアウト図を示す。１層目の金属膜配線３９，４０，４１、２層目の金属膜配線３３，３４，３８、ポリシリコン膜３５，３６，３７、コンタクトホール４２、導電性透明膜４３、開口部４４、有機ＥＬ発光層、３層目の金属膜の構成は、図６と同じである。配線ＳＬ１は１層目の金属膜配線３１ａ，３１ｂおよび２層目の金属膜配線３１ｃで形成され、配線ＳＬ２は１層目の金属膜配線３２ａ，３２ｂおよび２層目の金属膜配線３２ｃで形成され、配線ＳＬ１とＳＬ２は画素回路の間で配線が互いに交差する構成、すなわちツイストペア構造となっている。第２のレイアウトでは、奇数行の画素回路と偶数行の画素回路のレイアウトを同じにできる利点がある。
【実施例２】
【００３４】
図９に、本発明に係る画像表示装置の第２の実施例の構成を示す。ガラス基板５１の表面には、画像表示領域５２、走査回路５４が構成されている。画像表示領域５２にはマトリクス状に配列された複数の画素回路５５、複数のリセット信号線５６、複数の点灯信号線５７、配線ＳＬ１、ＳＬ２が構成されている。リセット信号線５６は１行分の画素回路５５のリセット信号入力ｒに、点灯信号線５７は１行分の画素回路５５の点灯信号入力ｉにそれぞれ接続されている。リセット信号線５６および点灯信号線５７は、走査回路５４の出力信号を、１行分の画素回路５５に伝える働きをする。配線ＳＬ１は１列分の画素回路５５の画像信号入力Ｓに、配線ＳＬ２は１列分の画素回路５５の電源入力Ｐにそれぞれ接続されている。画素回路５５の個数が２列×３行＝６個、リセット信号線と点灯信号線の本数が３本、配線ＳＬ１，ＳＬ２の本数が２本である理由は、単に説明をしやすくするためである。例えば画面の解像度がカラーＶＧＡの場合、画素回路５５の列数は１９２０列、行数は４８０行であり、リセット信号線５６と点灯信号線５７の本数は４８０本、配線ＳＬ１，ＳＬ２の本数は各１９２０本になる。ガラス基板５１上には、圧着技術によりドライバＩＣ５３が貼り付けられている。ドライバＩＣ５３は、外部からシリアルに入力されたデジタル画像信号を電圧信号に変換して出力Ｄ（１）〜Ｄ（ｘ）に出力する機能を持つ。
【００３５】
電源バス６０は全ての配線ＳＬ２に接続され、外部から入力される電源電圧ＶＤＤｅｘを配線ＳＬ２に供給している。走査回路５４はＴＦＴで形成された論理回路であり、全てのリセット信号配線５６および点灯信号線５７を駆動する機能を持つ。画素回路５５の間に複数のＰチャネルＴＦＴ５９が配置されている。ＴＦＴ５９のドレインとソースはそれぞれ配線ＳＬ１と配線ＳＬ２に接続されている。全てのＴＦＴ５９のゲートは信号線５８に接続され、外部から入力される信号ＩＬＭを全てのＴＦＴ５９のゲート電極に伝える機能を持つ。
【００３６】
画素回路５５の回路構成は図２と同じであり、第１の実施例に示した画素回路５と同一である。そのため、画素回路５５の駆動波形および内部電圧は図３に示した通りであり、第１の実施例に示した画素回路５と同一である。
【００３７】
画素回路５５を制御するために、本実施例のドライバＩＣ５３と走査回路５４は図１０に示す波形を発生する。また、配線５８には図１０に示す信号ＩＬＭが供給される。書き込みモードＷＲＴにおいて、ドライバＩＣ１１の出力Ｄ（１）〜Ｄ（ｘ）は画像信号電圧Ｖｄａｔａを発生し、それぞれ複数の配線ＳＬ１に供給される。Ｔ１〜Ｔｎは各行の画素回路５での書き込み時間Ｔであり、Ｔ１〜Ｔｎに同期して出力Ｄ（１）〜Ｄ（ｘ）は画像信号電圧Ｖｄａｔａを発生する。走査回路５４の出力Ｒ（１）〜Ｒ（ｎ）とＩ（１）〜Ｒ（ｎ）は、対応する行の書き込み時間Ｔ１〜Ｔｎにおいてそれぞれパルスを発生する。これによって、各行の画素回路５５は、対応する書き込み期間Ｔ１〜Ｔｎで、電圧Ｖｄａｔａ＋Ｖｔｈをキャパシタ２４へ書き込む。信号ＩＬＭはハイ（Ｈ）レベルであるので、ＴＦＴ５９はＯＦＦであり、配線ＳＬ１とＳＬ２は電気的に切り離されている。点灯モードＩＬＭＩにおいて、走査回路の出力Ｉ（１）〜Ｉ（ｎ）をハイレベル、信号ＩＬＭをロー（Ｌ）レベルにする。全ての画素回路５５のＴＦＴ２３はＯＮであるから、全ての画素回路５５は各画素回路のキャパシタ２４が記憶している電圧に従ってＥＬ素子２５の発光輝度を制御する。また、ＴＦＴ５９はＯＮであるから、配線ＳＬ１とＳＬ２はＴＦＴ５９が接続される部分ごとに電気的に接続された状態となり、配線ＳＬ１とＳＬ２の両方を通してＥＬ素子２５に電流が供給されるようになる。
【００３８】
画像を表示しているとき（点灯モード）、各画素回路５５内のＥＬ素子２５が点灯するために、図９の配線ＳＬ１および配線ＳＬ２には大電流が流れる。すると配線ＳＬ１，ＳＬ２が持つ抵抗によって電圧降下が発生し、第１の実施例と同じにＶｄａｔａが全ての画素回路５５で等しい場合とすれば、図５と同様の特性が得られる。配線ＳＬ１と配線ＳＬ２の電圧降下と、それらに接続された画素回路５５内のノードａの電圧とＴＦＴ２１のゲート−ソース間電圧Ｖｇｓも第１の実施例と同様の特性である。
【００３９】
配線ＳＬ２は画素回路５５の電源入力Ｐに接続されているため、配線ＳＬ２にはＥＬ素子２５を点灯するための電流が流れる。前述した通り、点灯モードＩＬＭＩではＴＦＴ５９によって配線ＳＬ１とＳＬ２は電気的に接続されているため、配線ＳＬ１にもほぼ同量の電流が流れる。すなわち、配線ＳＬ１とＳＬ２には、１列分のＥＬ素子２５を発光するのに必要な電流が、ほぼ電流が半分ずつ流れる。したがって、従来例のように１本の配線に電流を流していた場合に比べて電圧降下Ｖｄｒｏｐは軽減される。さらに、配線ＳＬ１とＳＬ２の電圧降下は同程度発生し、配線ＳＬ１とＳＬ２の電圧はｙ方向（図９の紙面縦方向）の位置が同じならば配線ＳＬ１とＳＬ２の電圧は等しくなる。このため、画素回路５５の電源入力Ｐと信号入力Ｓの電圧は同じ電圧、ＶＤＤ＝ＶＤＤｅｘ−Ｖｄｒｏｐとなる。このとき、ＴＦＴ２１のゲート−ソース間電圧の絶対値はＶｇｓ＝（ＶＤＤｅｘ−Ｖｄｒｏｐ）−（ＶＤＤｅｘ−Ｖｄｒｏｐ−Ｖｄａｔａ−Ｖｔｈ）＝Ｖｔｈ＋Ｖｄａｔａとなり、電圧降下Ｖｄｒｏｐに影響されなくなる。したがって、本実施例の構成でも配線の電圧降下に影響を受けずにＥＬ素子２５に流れる電流を制御し、ＥＬ素子２５の発光輝度を制御することができる。
【００４０】
したって、ＥＬ素子の発光輝度が配線での電圧降下の影響を受けないため、図１５に示すようなスメアなどの画質不良が発生しにくくなる。
【００４１】
図１１に、ガラス基板５１上に形成された画素回路５５のレイアウト図を示す。１層目の金属膜配線３９，４０，４１、２層目の金属膜配線３３，３４，３８、ポリシリコン膜３５，３６，３７、コンタクトホール４２、導電性透明膜４３、開口部４４、有機ＥＬ発光層、３層目の金属膜の構成は、第１の実施例の図６と同じである。配線ＳＬ１は１層目の金属膜配線３１で形成され、配線ＳＬ２は１層目の金属膜配線３２で形成されている。配線５８は２層目の金属膜配線４７で形成され、配線ＳＬ１とＳＬ２を接続するＴＦＴ５９は、ポリシリコン膜４６と２層目の金属膜配線４７のオーバーラップ部に形成されている。
【００４２】
図１２は、第１の実施例および第２の実施例のいずれかを適用したＴＶまたは映像モニタの構造を示している。フレーム７１の内部に第１および第２の実施例で示したいずれか構成の画像表示装置７２が搭載されている。図１２のＴＶまたは映像モニタは、配線の電圧降下に起因したスメアなどの画質不良が発生しにくいために、良好なＴＶ映像やＰＣ画面を表示することができる。図１２の画像表示装置が大型である場合、配線抵抗が大きくなるため電圧降下が大きくなる。しかしながら、従来例のようにＥＬ素子の発光輝度が配線の電圧降下の影響を受けにくいため、大型のＴＶや映像モニタでは、本発明の構成は特に効果的である。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る画像表示装置の第１の実施例の構成を示す図。
【図２】図１に示した画素回路の構成図。
【図３】図１に示した画素回路の駆動波形および内部電圧を示す図。
【図４】本発明の第１の実施例の駆動回路と走査回路が発生する波形を示す図。
【図５】第１および第２の実施例の配線ＳＬ１，ＳＬ２の電圧降下と、画素回路内のノードａの電圧とＴＦＴ２１のＶｇｓ（＃１）〜Ｖｇｓ（＃ｎ）を示す図。
【図６】第１の実施例のガラス基板上に形成された画素回路の第１のレイアウトを示す図。
【図７】図６に示したＡ−Ａ’線に沿った部分の断面図。
【図８】第１の実施例のガラス基板上に形成された画素回路の第２のレイアウトを示す図。
【図９】本発明に係る画像表示装置の第２の実施例の構成を示す図。
【図１０】第２の実施例のドライバＩＣと走査回路が発生する波形および信号の波形を示す図。
【図１１】第２の実施例のガラス基板上に形成された画素回路のレイアウトを示す図。
【図１２】第１および第２の実施例のいずれかを適用したＴＶまたは映像モニタの構造を示す図。
【図１３】ＥＬ素子を使った従来の画像表示装置の構成を示す図。
【図１４】従来例の画像表示装置の電源線と信号線の電圧と、画素回路内のノードａの電圧とＴＦＴ２１のＶｇｓ（＃１）〜Ｖｇｓ（＃ｎ）を示す図。
【図１５】電源線の電圧降下による画質不良（スメア）を説明するための図。
【符号の説明】
【００４４】
１…ガラス基板、２…画像表示領域、３…駆動回路、４…走査回路、５…画素回路、６…リセット信号線、７…点灯信号線、１１…ドライバＩＣ、１２…選択スイッチ回路、１３，１４…インバータ、１５…電源バス、２１…ＰチャネルＴＦＴ、２２，２３…ＮチャネルＴＦＴ、２４…キャパシタ、２５…ＥＬ素子、２６…共通電極、３１，３１ａ，３１ｂ，３２，３２ａ，３２ｂ…１層目の金属膜配線、３３，３４…２層目の金属膜配線、３５〜３７…ポリシリコン膜、３８…２層目の金属膜配線、３９〜４１…１層目の金属膜配線、４２…コンタクトホール、４３…導電性透明膜、４４…開口部、４５…有機ＥＬ層、４６…ポリシリコン膜、４７…２層目の金属膜配線、５１…ガラス基板、５２…画像表示領域、５３…ドライバＩＣ、５４…走査回路、５５…画素回路、５６…リセット信号線、５７…点灯信号線、５８…配線、５９…ＰチャネルＴＦＴ、６０…電源バス、７１…フレーム、７２…本発明の実施例の画像表示装置、９１…ガラス基板、９２…画像表示領域、９３…ドライバＩＣ、９４…走査回路、９５…画素回路、９６…リセット信号線、９７…点灯信号線、９８…電源バス、１０１〜１０５…絶縁膜、ａ…ノード、ｉ…点灯信号入力、ｒ…リセット信号入力、ＦＲＭ…フレーム期間、ＩＬＭＩ…発光モード、ＩＬＭ…信号線、Ｐ…電源入力、ＰＬ…電源線、Ｓ…画像信号入力、ＳＬ…信号線、ＳＬ１，ＳＬ２…配線、ＷＲＴ…書き込みモード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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