(57)【要約】    【課題】  データコーダごとにデータ入力ストローブ信号発生部を配置し、内部のレイアウト効率を向上させることができる半導体記憶素子を提供すること。    【解決手段】  入力される複数のｓｏｓｅｂコード信号（ｓｏｓｅｂ０＿ｗｔ、ｓｏｓｅｂ１＿ｗｔ）を用いて、複数の制御信号（ｄｉｎｔｂ＿ｒ０＿０〜ｄｉｎｔｂ＿ｒ０＿３、ｄｉｎｔｂ＿ｆ０＿０〜ｄｉｎｔｂ＿ｆ０＿３、ｄｉｎｔｂ＿ｒ１＿０〜ｄｉｎｔｂ＿ｒ１＿３、ｄｉｎｔｂ＿ｆ１＿０〜ｄｉｎｔｂ＿ｆ１＿３）を出力する複数のデータ入力ストローブ信号発生手段（４０１〜４０４）と、複数の前記制御信号に制御されて入力されるデータ信号（ｄｉｎ０ｒ、ｄｉｎ０ｆ、ｄｉｎ１ｒ、ｄｉｎ１ｆ）をコーディングする複数のデータコーダ（４０５〜４０８）とを備え、複数のデータ入力ストローブ信号発生手段（４０１〜４０４）は、複数のデータコーダ（４０５〜４０８）と１対１に接続される。【選択図】    図４
2006127726.tif 000002
【特許請求の範囲】
【請求項１】
入力される複数のｓｏｓｅｂコード信号を用いて、複数の制御信号を出力する複数のデータ入力ストローブ信号発生手段と、
複数の前記制御信号によって制御され、入力されるデータ信号をコーディングする複数のデータコーダとを備え、
複数の前記データ入力ストローブ信号発生手段が、複数の前記データコーダと１対１に対応させて接続されることを特徴とする半導体記憶素子。
【請求項２】
前記データ入力ストローブ信号発生手段が、
入力される複数の前記ｓｏｓｅｂコード信号をデコードし、複数のｓｏｓｅｂ信号を出力するｓｏｓｅｂデコーダと、
複数の前記ｓｏｓｅｂ信号、モード信号及び内部クロックパルスを受信して、複数の前記制御信号を出力するデータ入力ストローブ信号発生部とを備えることを特徴とする請求項１に記載の半導体記憶素子。
【請求項３】
前記データ入力ストローブ信号発生部と前記データコーダとが、それぞれ対応するデータ入出力パッドの近くに位置することを特徴とする請求項２に記載の半導体記憶素子。
【請求項４】
前記データ入力ストローブ信号発生部から出力される複数の前記制御信号の数が、１６であることを特徴とする請求項２に記載の半導体記憶素子。
【請求項５】
前記データ入力ストローブ信号発生部から出力される複数の前記制御信号の数が、６４であることを特徴とする請求項２に記載の半導体記憶素子。
【請求項６】
４ビットプリフェッチ動作を行うことを特徴とする請求項２に記載の半導体記憶素子。
【請求項７】
８ビットプリフェッチ動作を行うことを特徴とする請求項２に記載の半導体記憶素子。
【請求項８】
１６ビットプリフェッチ動作を行うことを特徴とする請求項２に記載の半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子に関し、特に信号ラインの共有を避けることによって、レイアウト面積を縮少することができる半導体記憶素子に関する。
【背景技術】
【０００２】
現在、商用化されている半導体記憶素子においては、データ入出力パッドを介して外部から入力される連続データ（シリアルデータ）がプリフェッチ部を経由し、複数のラインに並列に出力される。そして、複数のラインに出力されたデータをグローバル入出力ラインに出力してコア領域まで伝送するには充分な伝送能力を備えていないため、データコーディング部が、複数のラインに出力されたデータを受信してデータの伝送能力を向上させ、複数のグローバル入出力ラインに並列に出力する。ところが、データコーディング部に入力された並列データと複数のグローバル入出力ラインとの間のインタフェースに要求される仕様は、半導体記憶素子を使用する顧客によって異なる。すなわち、バーストタイプ（ｂｕｒｓｔ  ｔｙｐｅ）がシーケンシャル方式であるか、あるいはインターリーブ方式であるかによって、データコーディング部に入力される並列データと複数のグローバル入出力ラインとのインタフェースにおける仕様が異なる。このため、従来の技術においては、１つのデータ入力ストローブ信号発生部が、データコーディング部を構成するそれぞれのデータコーディング器に複数の制御信号を提供する。以下に、このことを、半導体記憶素子ＤＤＲ２  ＳＤＲＡＭの書き込み（以下、ライトと記す）動作を一例に説明する。
【０００３】
ＤＤＲ２  ＳＤＲＡＭでは、入力される第１クロックの立ち上がりエッジに同期してライト命令とカラムアドレスとが入力され、第２クロックの立ち上がりエッジ及び立ち下がりエッジで第１データ及び第２データが入力されると、第３クロックからはクロックの立ち上がりエッジ及び立ち下がりエッジごとにバースト長（ｂｕｒｓｔ  ｌｅｎｇｔｈ）と同じだけのデータが入力される。
【０００４】
特定のデータピンを介して、クロックの立ち上がりエッジ及び立ち下がりエッジで順に入力されたデータは、４つの内部レジスタに分けて格納される。例えば、第１及び第５データはレジスタ１に、第２及び第６データはレジスタ２に、第３及び第７データはレジスタ３に、第４及び第８データはレジスタ４にそれぞれ格納される。レジスタに格納されたデータは、それぞれ４つのデータノードに４つずつクロックに同期して出力される。例えば、第１〜第４データは第２クロックの立ち下がりエッジに、第５〜第８データは第４クロックの立ち下がりエッジに、それぞれ同期して出力される。
【０００５】
また、ＤＤＲ２  ＳＤＲＡＭでは、１つのデータパッドに４つのグローバルデータバスｇｉｏが対応する。
【０００６】
一方、データコーディング部への入力である４つのデータノード１、２、３、４に設定されたデータを、グローバル入出力ラインｇｉｏ０、１、２、３に対応させる方法は、ライト命令時に入力されるカラムアドレスの最下位２ビットの情報と、シーケンシャルまたはインターリーブを表す情報を用いて決定される。
【０００７】
従来の技術によると、半導体記憶素子内のｓｏｓｅｂ信号発生回路は、モードレジスタセット動作時に設定されたアドレスレイテンシ（ＡＬ）情報とＣＡＳ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）レイテンシ（ＣＬ）情報とを受信し、ライト時に入力される最下位２ビットのアドレス（ａ０及びａ１）をＡＬ＋ＣＬクロック分だけシフトさせ、内部クロックに同期させて第１ｓｏｓｅｂコード信号ｓｏｓｅｂ０＿ｗｔと第２ｓｏｓｅｂコード信号ｓｏｓ−ｅｂ１＿ｗｔとして出力する。
【０００８】
また、モードレジスタは、モードレジスタセット動作時に設定されたシーケンシャルまたはインターリーブ動作を表す情報を出力する。例えば、データの出力がシーケンシャルモードであれば、「Ｌ（ローレベル）」であるモード信号ｓｅｑｂ＿ｉｎｔを、インターリーブモードであれば、「Ｈ（ハイレベル）」であるモード信号ｓｅｑｂ＿ｉｎｔを出力する。
【０００９】
また、内部クロック発生部は、印加されるライト命令に対応して内部クロックパルスｄｉｎｃｌｋｐを出力する。
【００１０】
また、半導体記憶素子は複数のデータ整列ブロックを備える。ここで、データ整列ブロックは、クロックの立ち上がりエッジと立ち下がりエッジとに同期して、時間的に連続するシリアルデータを入力とし、入力されたシリアルデータを４つずつ同じクロックに同期して、４つの並列のデータ出力に伝送する構成である。例えば、最初のクロックの立ち上がりエッジで入力されたデータは、第１ライジング（ｒｉｓｉｎｇ）データ出力ｄｉｎ０ｒに、最初のクロックの立ち下がりエッジで入力されたデータは、第１フォーリング（ｆａｌｌｉｎｇ）データ出力ｄｉｎ０ｆに、２番目のクロックの立ち上がりエッジで入力されたデータは、第２ライジングデータ出力ｄｉｎ１ｒに、２番目のクロックの立ち下がりエッジで入力されたデータは、第２フォーリングデータ出力ｄｉｎ１ｆに出力される。
【００１１】
図１は、従来の技術に係る半導体記憶素子のライトデータ伝送経路のうちの一部を示すブロック図である。
【００１２】
従来の技術に係るライトデータ伝送経路は、入力される第１ｓｏｓｅｂコード信号ｓｏｓｅｂ０＿ｗｔ及び第２ｓｏｓｅｂコード信号ｓｏｓｅｂ１＿ｗｔをデコードして第１〜第４ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞〜ｓｏｓｅｂ０１ｗｔ＜３＞を出力するｓｏｓｅｂデコーダ１００と、第１〜第４ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞〜ｓｏｓｅｂ０１ｗｔ＜３＞、モード信号ｓｅｑｂ＿ｉｎｔ、及び内部クロックパルスｄｉｎｃｌｋｐを受信して、複数の制御信号ｄｉｎｓｔｂ＿ｒ０＿０〜ｄｉｎｓｔｂ＿ｒ０＿３、ｄｉｎｓｔｂ＿ｆ０＿０〜ｄｉｎｓｔｂ＿ｆ０＿３、ｄｉｎｓｔｂ＿ｒ１＿０〜ｄｉｎｓｔｂ＿ｒ１＿３、ｄｉｎｓｔｂ＿ｆ１＿０〜ｄｉｎｓｔｂ＿ｆ１＿３、及びｄｉｎｓｔｂ＿ｐｃｇ＿０〜ｄｉｎｓｔｂ＿ｐｃｇ＿３を出力するデータ入力ストローブ信号発生部１１０と、データ入力ストローブ信号発生部１１０から出力される複数の制御信号によって制御され、各データ整列ブロックから入力されるデータ信号をグローバル入出力ラインに対応させるためのデータコーディング部１２０とを備えている。
【００１３】
データ入力ストローブ信号発生部１１０は、第１〜第４ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞〜ｓｏｓｅｂ０１ｗｔ＜３＞、モード信号ｓｅｑｂ＿ｉｎｔ、及び、内部クロックパルスｄｉｎｃｌｋｐを受信して、複数の制御信号を出力する第１及び第２スイッチング部１１１、１１２と、第１〜第４データ入力ストローブ信号発生器１１３、１１４、１１５、１１６とを備えている。
【００１４】
第１スイッチング部１１１及び第２スイッチング部１１２は、入力されるモード信号ｓｅｑｂ＿ｉｎｔに応じて、入力される第４ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜３＞及び第２ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜１＞をスイッチングして出力する。
【００１５】
即ち、第１及び第２スイッチング部１１１、１１２は、モード信号ｓｅｑｂ＿ｉｎｔが「Ｌ」である場合には、入力される信号をそのまま出力側に伝送するが、「Ｈ」である場合には、入力される信号を互い違いに出力側に、即ち「Ｌ」の場合と逆の出力端に伝送する。
【００１６】
第１データ入力ストローブ信号発生器１１３は、内部クロックパルスｄｉｎｃｌｋｐ、第１ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞、第１スイッチング部の第１出力、第３ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜２＞、及び第１スイッチング部の第２出力を入力されて、ｄｉｎｓｔｂ＿ｒ０＿０信号、ｄｉｎｓｔｂ＿ｆ０＿０信号、ｄｉｎｓｔｂ＿ｒ１＿０信号、ｄｉｎｓｔｂ＿ｆ１＿０信号及びｄｉｎｓｔｂ＿ｐｃｇ＿０信号を出力する。
【００１７】
即ち、第１データ入力ストローブ信号発生器１１３は、内部クロックパルスｄｉｎｃｌｋｐが発生すると、これに同期して、第１ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞がイネーブルになっていれば、ハイレベルの第１出力信号ｄｉｎｓｔｂ＿ｒ０＿０を出力し、第１ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞がディセーブルであれば、ローレベルの第１出力信号ｄｉｎｓｔｂ＿ｒ０＿０を出力する。そして、同様に内部クロックパルスｄｉｎｃｌｋｐに同期して、第１スイッチング部１１１の第１出力がイネーブルになっていれば、ハイレベルの第２出力信号ｄｉｎｓｔｂ＿ｆ０＿０を出力し、第１スイッチング部１１１の第１出力がディセーブルであれば、ローレベルの第２出力信号ｄｉｎｓｔｂ＿ｆ０＿０を出力する。そして、内部クロックパルスｄｉｎｃｌｋｐに同期して、第３ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜２＞がイネーブルであれば、ハイレベルの第３出力信号ｄｉｎｓｔｂ＿ｒ１＿０を出力し、第３ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜２＞がディセーブルであれば、ローレベルの第３出力信号ｄｉｎｓｔｂ＿ｒ１＿０を出力する。そして、内部クロックパルスｄｉｎｃｌｋｐに同期して、第１スイッチング部の第２出力がイネーブルであれば、ハイレベルの第４出力信号ｄｉｎｓｔｂ＿ｆ１＿０を出力し、第１スイッチング部の第２出力がディセーブルであれば、ローレベルの第４出力信号ｄｉｎｓｔｂ＿ｆ１＿０を出力する。さらに、内部クロックパルスｄｉｎｃｌｋｐと同期して、ハイレベルの第５出力信号ｄｉｎｓｔｂ＿ｐｃｇ＿０を出力する。
【００１８】
第２データ入力ストローブ信号発生器１１４は、内部クロックパルスｄｉｎｃｌｋｐ、第２ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜１＞、第１ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞、第４ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜３＞、及び第３ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜２＞を入力されて、ｄｉｎｓｔｂ＿ｒ０＿１信号、ｄｉｎｓｔｂ＿ｆ０＿１信号、ｄｉｎｓｔｂ＿ｒ１＿１信号、ｄｉｎｓｔｂ＿ｆ１＿１信号及びｄｉｎｓｔｂ＿ｐｃｇ＿１信号を出力する。第２データ入力ストローブ信号発生器１１４の動作は、第１データ入力ストローブ信号発生器１１３と同様である。
【００１９】
第３データ入力ストローブ信号発生器１１５は、内部クロックパルスｄｉ−ｎｃｌｋｐ、第３ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜２＞、第２スイッチング部の第１出力、第１ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞、及び第２スイッチング部の第２出力を受信して、ｄｉｎｓｔｂ＿ｒ０＿２信号、ｄｉｎｓｔｂ＿ｆ０＿２信号、ｄｉｎｓｔｂ＿ｒ１＿２信号、ｄｉｎｓｔｂ＿ｆ１＿２信号及びｄｉｎｓｔｂ＿ｐｃｇ＿２信号を出力する。第３データ入力ストローブ信号発生器１１５の動作は、第１データ入力ストローブ信号発生器１１３と同様である。
【００２０】
第４データ入力ストローブ信号発生器１１６は、内部クロックパルスｄｉｎｃｌｋｐ、第４ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜３＞、第３ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜２＞、第２ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜１＞、及び第１ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞を受信して、ｄｉｎｓｔｂ＿ｒ０＿３信号、ｄｉｎｓｔｂ＿ｆ０＿３信号、ｄｉｎｓｔｂ＿ｒ１＿３信号、ｄｉｎｓｔｂ＿ｆ１＿３信号及びｄｉｎｓｔｂ＿ｐｃｇ＿３信号を出力する。第４データ入力ストローブ信号発生器１１６の動作は、第１データ入力ストローブ信号発生器１１３と同様である。
【００２１】
データコーディング部１２０において、第１〜第４データコーダ１２１、１２２、１２３、１２４のそれぞれは、並列に入力されるデータ入力ストローブ信号発生部１１０から出力される制御信号を用いて、入力される複数のデータ信号を、それぞれのグローバル入出力ラインに対応させて出力する。
【００２２】
第１データコーダ１２１は、データ入力ストローブ信号発生部１１０から出力される２０の出力を受信し、これらを制御信号とし、第１〜第４データ入力ｄｉｎ０ｒ＜０＞、ｄｉｎ０ｆ＜０＞、ｄｉｎ１ｒ＜０＞、ｄｉｎ１ｆ＜０＞を、４つの第０グローバル入出力ラインｇｉｏ＿０＜０＞〜ｇｉｏ＿３＜０＞に出力する。
【００２３】
第２データコーダ１２２は、データ入力ストローブ信号発生部１１０から出力される２０の出力を受信し、これらを制御信号とし、第１〜第４データ入力ｄｉｎ０ｒ＜１＞、ｄｉｎ０ｆ＜１＞、ｄｉｎ１ｒ＜１＞、ｄｉｎ１ｆ＜１＞を、４つの第１グローバル入出力ラインｇｉｏ＿０＜１＞〜ｇｉｏ＿３＜１＞に出力する。
【００２４】
第３データコーダ１２３は、データ入力ストローブ信号発生部１１０から出力される２０の出力を受信し、これらを制御信号とし、第１〜第４データ入力ｄｉｎ０ｒ＜２＞、ｄｉｎ０ｆ＜２＞、ｄｉｎ１ｒ＜２＞、ｄｉｎ１ｆ＜２＞を、４つの第２グローバル入出力ラインｇｉｏ＿０＜２＞〜ｇｉｏ＿３＜２＞に出力する。
【００２５】
第４データコーダ１２４は、データ入力ストローブ信号発生部１１０から出力される２０の出力を受信し、これらを制御信号とし、第１〜第４データ入力ｄｉｎ０ｒ＜３＞、ｄｉｎ０ｆ＜３＞、ｄｉｎ１ｒ＜３＞、ｄｉｎ１ｆ＜３＞を、４つの第３グローバル入出力ラインｇｉｏ＿０＜３＞〜ｇｉｏ＿３＜３＞に出力する。
【００２６】
図２は、図１に示した第１データ入力ストローブ信号発生器１１３の内部構成を示すブロック図である。第２〜第４データ入力ストローブ信号発生器１１４〜１１６の内部構成も同様である。
【００２７】
第１データ入力ストローブ信号発生器１１３は、内部クロックパルスｄｉｎｃｌｋｐ、第１ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜０＞、第１スイッチング部の第１出力、第３ｓｏｓｅｂ信号ｓｏｓｅｂ０１ｗｔ＜２＞、及び第１スイッチング部の第２出力を受信して、ｎ１〜ｎ５を出力するデータ入力ストローブ信号ロジック発生器２０１、及びデータ入力ストローブ信号ロジック発生器２０１の出力ｎ１〜ｎ５を受信して、ｄｉｎｓｔｂ＿ｒ０＿０信号、ｄｉｎｓｔｂ＿ｆ０＿０信号、ｄｉｎｓｔｂ＿ｒ１＿０信号、ｄｉｎｓｔｂ＿ｆ１＿０信号及びｄｉｎｓｔｂ＿ｐｃｇ＿０信号を出力するデータ入力ストローブ信号ドライバ２０２とを備ている。ここで、データ入力ストローブ信号ドライバ２０２は、面積が大きい複数のインバータから構成される。
【００２８】
図３は、図１に示した第１データコーダ１２１、１２２、１２３、１２４の内部構成を示すブロック図である。第２〜第４データコーダの内部構成も同様である。
【００２９】
第１データコーダ１２１は、第１〜第４データ入出力ＩＯＳＡ３３１、３３２、３３３、３３４を備えている。
【００３０】
第１データ入出力ＩＯＳＡ３３１は、第１データ入力ストローブ信号発生器１１３の５つの出力信号を制御信号（第１入出力パッド＜０＞関連第１〜第５制御信号）として、第１〜第４データ入力ｄｉｎ０ｒ＜０＞、ｄｉｎ０ｆ＜０＞、ｄｉｎ１ｒ＜０＞、ｄｉｎ１ｆ＜０＞（図３では、ｄｉｎ０ｒ、ｄｉｎ０ｆ、ｄｉｎ１ｒ、ｄｉｎ１ｆと省略して記載。以下同様）のうちいずれか１つを第１グローバル入出力ラインｇｉｏ＿０＜０＞に出力する。
【００３１】
第２データ入出力ＩＯＳＡ３３２は、第２データ入力ストローブ信号発生器１１４の５つの出力信号を制御信号（第２入出力パッド＜１＞関連第１〜第５制御信号）として、第１〜第４データ入力ｄｉｎ０ｒ、ｄｉｎ０ｆ、ｄｉｎ１ｒ、ｄｉｎ１ｆのうちいずれか１つを第２グローバル入出力ラインｇｉｏ＿１＜０＞に出力する。
【００３２】
第３データ入出力ＩＯＳＡ３３３は、第３データ入力ストローブ信号発生器１１５の５つの出力信号を制御信号（第３入出力パッド＜２＞関連第１〜第５制御信号）として、第１〜第４データ入力ｄｉｎ０ｒ、ｄｉｎ０ｆ、ｄｉｎ１ｒ、ｄｉｎ１ｆのうちいずれか１つを第３グローバル入出力ラインｇｉｏ＿２＜０＞に出力する。
【００３３】
第４データ入出力ＩＯＳＡ３３４は、第４データ入力ストローブ信号発生器１１６の５つの出力信号を制御信号（第４入出力パッド＜３＞関連第１〜第５制御信号）として、第１〜第４データ入力ｄｉｎ０ｒ、ｄｉｎ０ｆ、ｄｉｎ１ｒ、ｄｉｎ１ｆのうちいずれか１つを第４グローバル入出力ラインｇｉｏ＿３＜０＞に出力する。
【００３４】
第１〜第４データ入出力ＩＯＳＡ３３１〜３３４は、第１制御信号ｄｉｎｓｔｂ＿ｒ０＿ｉ（ｉ＝０〜３）がイネーブルされると、第１データ入力ｄｉｎ０ｒ＜０＞を増幅して出力し、第２制御信号ｄｉｎｓｔｂ＿ｆ０＿ｉ（ｉ＝０〜３）がイネーブルされると、第２データ入力ｄｉｎ０ｆ＜０＞を増幅して出力し、第３制御信号ｄｉｎｓｔｂ＿ｒ１＿ｉ（ｉ＝０〜３）がイネーブルされると、第３データ入力ｄｉｎ１ｒ＜０＞を増幅して出力し、第４制御信号ｄｉｎｓｔｂ＿ｆ１＿ｉ（ｉ＝０〜３）がイネーブルされると、第４データ入力ｄｉｎ１ｆ＜０＞）を増幅して出力する。そして、第５制御信号ｄｉｎｓｔｂ＿ｐｃｇ＿ｉ（ｉ＝０〜３）は、差動増幅器をプリチャージするための信号として用いられる。
【発明の開示】
【発明が解決しようとする課題】
【００３５】
上記のように、従来の技術では、半導体記憶素子内で１つのデータ入力ストローブ信号発生部１１０から出力される２０の制御信号を、複数のデータコーダが共有する。すなわち、データコーダは、データピンごとに１つずつあるため、例えば、ｘ１６  ＤＤＲ２の場合、１６のデータコーダが２０の制御信号を共有しなければならない。これによって、２０の制御信号を伝送するための信号ラインを、それぞれ数千マイクロメートル（μｍ）以上の長さのグローバルラインとして配置しならなければならず、これがレイアウト上大きい面積を占め、半導体記憶素子の高集積化が困難になる問題があった。
【００３６】
すなわち、図１に示したように、ｓｏｓｅｂデコーダ１００とデータ入力ストローブ信号発生部１１０とが特定の場所に配置され、１６のデータコーダがデータ入出力パッドの近くに配置される。この場合、データ入力ストローブ信号発生部１１０から出力され、１６のデータコーダに入力される制御信号はグローバル信号であるが、この信号ラインが長くなり、半導体記憶素子全体の略半分を占めるようになる。
【００３７】
本発明は、上述した従来の技術の問題を解決するためになされたものであって、その目的とするところは、データコーダごとにデータ入力ストローブ信号発生部を配置し、レイアウト効率を向上させることができる半導体記憶素子を提供することにある。
【課題を解決するための手段】
【００３８】
上記目的を達成するため、本発明に係る半導体記憶素子は、入力される複数のｓｏｓｅｂコード信号を用いて、複数の制御信号を出力する複数のデータ入力ストローブ信号発生手段と、複数の前記制御信号によって制御され、入力されるデータ信号をコーディングする複数のデータコーダとを備え、複数の前記データ入力ストローブ信号発生手段が、複数の前記データコーダと１対１に対応させて接続される。
【００３９】
好ましくは、前記データ入力ストローブ信号発生手段が、入力される複数のｓｏｓｅｂコード信号をデコードして、複数のｓｏｓｅｂ信号を出力するｓｏｓｅｂデコーダと、複数の前記ｓｏｓｅｂ信号、モード信号及び内部クロックパルスを受信して、複数の前記制御信号を出力するデータ入力ストローブ信号発生部とを備える。
【００４０】
好ましくは、前記データ入力ストローブ信号発生部と前記データコーダとが、それぞれ対応するデータ入出力パッドの近くに位置する。
【００４１】
好ましくは、前記データ入力ストローブ信号発生部から出力される複数の前記制御信号の数が、１６である。
【００４２】
好ましくは、前記データ入力ストローブ信号発生部から出力される複数の前記制御信号の数が、６４である。
【００４３】
好ましくは、前記半導体記憶素子が、４ビットプリフェッチ動作を行う。
【００４４】
好ましくは、前記半導体記憶素子が、８ビットプリフェッチ動作を行う。
【００４５】
好ましくは、前記半導体記憶素子が、１６ビットプリフェッチ動作を行う。
【発明の効果】
【００４６】
本発明は、１対１に対応するデータ入力ストローブ信号発生手段とデータコーダデータ入出力パッドとが隣接した場所に配置され、１６のデータ入力ストローブ信号発生手段から出力され、１６のデータコーダをそれぞれ制御する１６×２０本の信号はローカル信号であるため、レイアウト上の占有面積が大幅に減少する。すなわち、データ入力ストローブ信号発生手段が１６であるため、回路数は増加するがグローバル信号を伝送する信号ライン長の減少による面積の減少の効果がはるかに大きい。
【００４７】
そして、グローバル信号が減少するために、消費される電流が減少するという利点もある。よって、回路が高集積化されても、グローバル信号ラインの数が減少し、消費電力が減少する効果が大きい。補足すれば、周辺領域（peripheral domain）で消費される電流の大部分は、グローバル信号をドライブするためのものである。
【発明を実施するための最良の形態】
【００４８】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００４９】
図４は、本発明の実施の形態に係る半導体素子のライトデータ伝送経路のうちの一部を示す回路図である。図４には、図１に示した構成部分に相当する部分を示し、図１と同じ符号は同じ意味を表す。
【００５０】
本実施の形態では、第１〜第４データコーダ４０５、４０６、４０７、４０８の各々に１対１に対応させて、第１〜第４データ入力ストローブ信号発生手段４０１、４０２、４０３、４０４を配置している。
【００５１】
第１〜第４データ入力ストローブ信号発生手段４０１、４０２、４０３、４０４はそれぞれ、図１に示したｓｏｓｅｂデコーダ１００及びデータストローブ信号発生部１１０と同等のｓｏｓｅｂデコーダ及びデータストローブ信号発生部を含んで構成される。ｓｏｓｅｂデコーダ及びデータストローブ信号発生部の動作については、背景技術で説明したので、重複説明を省略する。
【００５２】
また、第１〜第４データコーダ４０５、４０６、４０７、４０８は、図１に示した第１〜第４データコーダ１２１、１２２、１２３、１２４に相当し、それらと同等の機能を有する。
【００５３】
これによって、第１〜第４データ入力ストローブ信号発生手段４０１、４０２、４０３、４０４の各々から出力される２０の制御信号（合計２０×４）は、それぞれ対応する第１〜第４データコーダを、従来技術として説明したのと同様に制御する。
【００５４】
上記では、従来の技術と本発明のレイアウトとの差を説明するために、データコーダが４つである場合を挙げたが、別の実施の形態では、１６のデータコーダを有し得る。
【００５５】
その場合、１対１に接続される１６のデータ入力ストローブ信号発生手段と１６のデータコーダとが、対応するデータ入出力パッドに隣接した位置に配置されることが好ましい。
【００５６】
一方、８ビットプリフェッチ動作を行う半導体メモリＤＤＲ３  ＳＤＲＡＭの場合、従来の技術では６４本（＝８×８）の信号ラインをグローバルラインとして、各々のデータコーダに並列に接続しなければならないが、本発明をこれに適用すると、６４本の信号ラインをローカルラインとして実現できるので、さらに一層効率的である。
【００５７】
また、１６ビット、３２ビットとプリフェッチの数が増加すれば、それに応じて信号ライン数を増大させればよい。
【００５８】
尚、本発明は、上記した実施の形態に限定されず、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５９】
【図１】従来の技術に係る半導体記憶素子のライトデータ伝送経路の一部を示すブロック図である。
【図２】図１のデータ入力ストローブ信号発生器の内部接続を示すブロック図である。
【図３】図１のデータコーダの内部接続を示すブロック図である。
【図４】本発明の実施の形態に係る半導体記憶素子のライトデータ伝送経路の一部を示すブロック図である。
【符号の説明】
【００６０】
１００      ｓｏｓｅｂデコーダ
１１０      データ入力ストローブ信号発生部
１２０      データコーディング部
４０１      第１データ入力ストローブ信号発生手段
４０２      第２データ入力ストローブ信号発生手段
４０３      第３データ入力ストローブ信号発生手段
４０４      第４データ入力ストローブ信号発生手段
４０５      第１データコーダ
４０６      第２データコーダ
４０７      第３データコーダ
４０８      第４データコーダ
【図１】
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【図２】
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【図３】
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【図４】
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