(57)【要約】【課題】メモリモジュール内でのインターフェースタイミングを制御するシステム及び方法を提供する。【解決手段】データを保存する複数のメモリ装置と、メモリ情報及びメモリ信号情報によって複数のメモリ装置と関連したインターフェースタイミングを制御するメモリモジュール制御部と、を備えるメモリモジュールと、一つ以上の入力／出力装置と連結され、メモリモジュールからメモリ情報を受信するインターフェース制御部と、インターフェース制御部からメモリ情報を受信し、メモリ情報及びメモリ信号情報をメモリモジュールに提供するメモリ制御部と、を備え、メモリ情報は、メモリ初期化情報及び複数のメモリ装置のインターフェースタイミング情報を含むことを特徴とする。これにより、メモリ情報保存部にタイミング調節情報を保存することによって、メモリ装置のインターフェースタイミングを調節できる。【選択図】図２
2006127515.tif 000002
【特許請求の範囲】
【請求項１】
データを保存する複数のメモリ装置と、メモリ情報及びメモリ信号情報によって前記複数のメモリ装置と関連したインターフェースタイミングを制御するメモリモジュール制御部と、を備えるメモリモジュールと、
一つ以上の入力／出力装置と連結され、前記メモリモジュールから前記メモリ情報を受信するインターフェース制御部と、
前記インターフェース制御部から前記メモリ情報を受信し、前記メモリ情報及び前記メモリ信号情報を前記メモリモジュールに提供するメモリ制御部と、を備え、
前記メモリ情報は、メモリ初期化情報及び前記複数のメモリ装置のインターフェースタイミング情報を含むことを特徴とするメモリシステム。
【請求項２】
前記メモリモジュールは、
前記メモリ情報を保存し、前記メモリ情報を前記インターフェース制御部に提供するメモリ情報保存部をさらに備えることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記メモリモジュール制御部は、
前記メモリ制御部から前記メモリ信号情報を受信し、前記メモリ信号情報を前記メモリモジュール制御部に提供する送受信部と、
前記メモリ制御部から提供された前記メモリ情報を検出し、前記メモリ情報を前記メモリ装置制御部に提供するメモリ情報検出部と、
前記メモリ情報及び前記メモリ信号情報を利用して、メモリ信号のタイミングを発生させて制御するメモリ装置制御部と、
前記複数のメモリ装置と前記メモリモジュール制御部とを連結するメモリインターフェース部と、を備えることを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記メモリ装置制御部は、
前記メモリ信号情報を利用して前記メモリ信号を発生させるメモリ信号発生部と、
前記メモリ情報と関連した前記メモリ信号のタイミングを制御するメモリ信号タイミング制御部と、
前記メモリ信号をバッファリングして、前記メモリ信号を前記メモリインターフェース部に提供するメモリ信号バッファ部と、を備えることを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記メモリ信号タイミング制御部は、
前記インターフェースタイミング情報に応答してクロック信号のタイミングを制御するクロック信号タイミング制御部と、
前記インターフェースタイミング情報に応答して命令信号のタイミングを制御する命令信号タイミング制御部と、
前記インターフェースタイミング情報に応答してアドレス信号のタイミングを制御するアドレスタイミング制御部と、
前記インターフェースタイミング情報に応答してデータストローブ信号のタイミングを制御するデータストローブタイミング制御部と、を備えることを特徴とする請求項４に記載のメモリシステム。
【請求項６】
前記インターフェースタイミング情報は、
クロック信号タイミング情報、命令信号タイミング情報、アドレス信号タイミング情報、及びデータストローブ信号タイミング情報を備えることを特徴とする請求項５に記載のメモリシステム。
【請求項７】
前記メモリ信号バッファ部は、
前記クロック信号をバッファリングして、前記クロック信号を前記メモリインターフェース部に供給するクロック信号バッファ部と、
前記命令信号をバッファリングして、前記命令信号を前記メモリインターフェース部に供給する命令信号バッファ部と、
前記アドレス信号をバッファリングして、前記アドレス信号を前記メモリインターフェース部に供給するアドレスバッファ部と、
前記データストローブ信号をバッファリングして、前記データストローブ信号を前記メモリインターフェース部に供給するデータストローブバッファ部と、を備えることを特徴とする請求項６に記載のメモリシステム。
【請求項８】
前記メモリモジュールは、
インターフェースタイミング情報を保存して、前記インターフェースタイミング情報を前記インターフェース制御部に提供する追加メモリ情報保存部をさらに備えることを特徴とする請求項７に記載のメモリシステム。
【請求項９】
データを保存する複数のメモリ装置、メモリ情報を保存し、前記メモリ情報をメモリモジュール制御部に提供するメモリ情報保存部、及び前記メモリ情報及びメモリ信号情報によって前記複数のメモリ装置と関連されたインターフェースタイミングを制御するメモリモジュール制御部を備えるメモリモジュールと、
前記メモリモジュールと一つ以上の入力／出力装置との連結を制御するインターフェース制御部と、
前記メモリ信号情報を前記メモリモジュールに提供するメモリ制御部と、を備え、
前記メモリ情報は、メモリ初期化情報及び前記複数のメモリ装置のインターフェースタイミング情報を含むことを特徴とするメモリシステム。
【請求項１０】
前記メモリモジュール制御部は、
前記メモリ情報及び前記メモリ信号情報を利用して、メモリ信号のタイミングを発生させて制御するメモリ装置制御部と、
前記メモリ制御部から前記メモリ信号情報を受信し、前記メモリ信号情報を前記メモリモジュール制御部に提供する送受信部と、
前記メモリ情報保存部から提供された前記メモリ情報を検出し、前記メモリ情報を前記メモリ装置制御部に提供するメモリ情報検出部と、
前記複数のメモリ装置と前記メモリモジュール制御部とを連結するメモリインターフェース部と、を備えることを特徴とする請求項９に記載のメモリシステム。
【請求項１１】
前記メモリ装置制御部は、
前記メモリ信号情報を利用して前記メモリ信号を発生させるメモリ信号発生部と、
前記メモリ情報に基づいて前記メモリ信号のタイミングを制御するメモリ信号タイミング制御部と、
前記メモリ信号をバッファリングして、前記メモリ信号を前記メモリインターフェース部に提供するメモリ信号バッファ部と、を備えることを特徴とする請求項１０に記載のメモリシステム。
【請求項１２】
前記メモリ信号タイミング制御部は、
前記インターフェースタイミング情報に応答してクロック信号のタイミングを制御するクロック信号タイミング制御部と、
前記インターフェースタイミング情報に応答して命令信号のタイミングを制御する命令信号タイミング制御部と、
前記インターフェースタイミング情報に応答してアドレス信号のタイミングを制御するアドレスタイミング制御部と、
前記インターフェースタイミング情報に応答してデータストローブ信号のタイミングを制御するデータストローブタイミング制御部と、を備えることを特徴とする請求項１１に記載のメモリシステム。
【請求項１３】
前記インターフェースタイミング情報は、
クロック信号タイミング情報、命令信号タイミング情報、アドレス信号タイミング情報、及びデータストローブ信号タイミング情報を含むことを特徴とする請求項１２に記載のメモリシステム。
【請求項１４】
前記メモリ信号バッファ部は、
前記クロック信号をバッファリングして、前記クロック信号を前記メモリインターフェース部に供給するクロック信号バッファ部と、
前記命令信号をバッファリングして、前記命令信号を前記メモリインターフェース部に供給する命令信号バッファ部と、
前記アドレス信号をバッファリングして、前記アドレス信号を前記メモリインターフェース部に供給するアドレスバッファ部と、
前記データストローブ信号をバッファリングして、前記データストローブ信号を前記メモリインターフェース部に供給するデータストローブバッファ部と、を備えることを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記メモリモジュールは、
インターフェースタイミング情報を保存し、前記インターフェースタイミング情報を前記インターフェース制御部に提供する追加メモリ情報保存部をさらに備えることを特徴とする請求項１４に記載のメモリシステム。
【請求項１６】
メモリ情報保存部及びメモリモジュール制御部を備えるメモリモジュールに装着された複数のメモリ装置と関連したインターフェースタイミングを制御する方法において、
前記メモリ情報保存部に保存されたメモリ情報をインターフェース制御部に提供するステップと、
前記メモリ情報をメモリ制御部に提供するステップと、
前記メモリ情報及びメモリ信号情報を前記メモリモジュール制御部に提供するステップと、
前記メモリ信号情報に応答してメモリ信号を発生させるステップと、
前記メモリ情報及び前記メモリ信号情報を利用して前記メモリ信号のタイミングを制御するステップであり、前記メモリ情報は、メモリ初期化情報及び前記複数のメモリ装置のインターフェースタイミング情報を含む、前記メモリ信号のタイミングを制御するステップと、
前記メモリ信号を前記複数のメモリ装置に提供するステップと、を含むことを特徴とするタイミング制御方法。
【請求項１７】
前記メモリ情報保存部に保存されたメモリ情報をインターフェース制御部に提供するステップは、
追加メモリ情報保存部に保存されたインターフェースタイミング情報を前記インターフェース制御部に提供するステップをさらに含むことを特徴とする請求項１６に記載のタイミング制御方法。
【請求項１８】
メモリ情報保存部及びメモリモジュール制御部を備えるメモリモジュールに装着された複数のメモリ装置と関連したインターフェースタイミングを制御する方法において、
前記メモリ情報保存部に保存されたメモリ情報を前記メモリモジュール制御部に提供するステップと、
メモリ制御部により提供されたメモリ信号情報を受信するステップと、
前記メモリ信号情報に応答してメモリ信号を発生させるステップと、
前記メモリ情報及び前記メモリ信号情報を利用して前記メモリ信号のタイミングを制御するステップであり、前記メモリ情報は、メモリ初期化情報及び前記複数のメモリ装置のインターフェースタイミング情報を含む、前記メモリ信号のタイミングを制御するステップと、
前記メモリ信号を前記複数のメモリ装置に提供するステップと、を含むことを特徴とするタイミング制御方法。
【請求項１９】
前記メモリ情報保存部に保存されたメモリ情報を前記メモリモジュール制御部に提供するステップは、
追加メモリ情報保存部に保存されたインターフェースタイミング情報を前記メモリモジュール制御部に提供するステップをさらに含むことを特徴とする請求項１８に記載のタイミング制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリ装置を備えるメモリモジュールを備えるメモリシステムに関する。さらに詳細に、本発明は、メモリ情報保存部にタイミング調節情報を保存することによってメモリ装置のインターフェースタイミングを調節できるメモリシステムに関する。
【背景技術】
【０００２】
本発明は、特許文献１に対する優先権の利益を主張し、前記特許文献１に開示された内容全体は、本明細書内で参照として含まれる。
【０００３】
コンピュータシステムの性能は向上し続けており、このような性能向上と共にメモリシステムの設計に当っても変化しつつある。現在大部分のメモリシステムは複数のメモリモジュールを備えており、現在大部分のメモリモジュールは複数のメモリ装置を備える。従来のメモリモジュールには、ＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＤＩＭＭ（Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＦＢＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ ＤＩＭＭ）などがある。
【０００４】
ＳＩＭＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような一つ以上のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップが装着される小さなＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）である。また、ＳＩＭＭは、コンピュータマザーボードとの連結に利用されるピンを備える。ＤＩＭＭは普通２個のＳＩＭＭを備え、ＤＩＭＭも小さなＰＣＢ及びマザーボード連結ピンに付着される複数のＲＡＭチップを備える。
【０００５】
一般的なＳＩＭＭの３２ビット幅のデータワードを記録／再生し、たびたび７２ピンコネクタを備えるシステム内に使われることもある。ＤＩＭＭは、６４ビット幅のデータを記録／再生し、１６８ピンコネクタを備えるシステムに使われる。現在のＳＤＲＡＭは６４ビット幅のデータを記録／再生し、したがって、ＳＤＲＡＭは少なくとも２つのＳＩＭＭまたは一つのＤＩＭＭが必要である。
【０００６】
一般的なＤＩＭＭは、ＤＩＭＭ外部のメモリ制御部により制御される。例示的なシステムで、ＣＰＵに連結されたノースブリッジ（Ｎｏｒｔｈ Ｂｒｉｄｇｅ：ＮＢ）がメモリ制御部の役割を行える。しかし、外部制御部の使用は、動作速度を減少させてＤＩＭＭの性能を制限する。
【０００７】
ＦＢＤＩＭＭは、このような問題点を解決するためのメモリモジュールである。ＦＢＤＩＭＭは、メモリモジュール内に装着される制御部を備え、ＡＭＢ（Ａｄｖａｎｃｅｄ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ）を備えることができるメモリモジュールの動作を制御するように適用される。
【０００８】
前述したように、複数のメモリ装置がメモリモジュール（特に、ＤＩＭＭ／ＦＢＤＩＭＭ）に使われ、複数のメモリモジュールがメモリシステムに使われるために、メモリシステム内のメモリモジュールに／からデータを適切に記録／再生するために、メモリモジュール及びメモリモジュール内のメモリ装置を初期化してタイミングを設定する必要がある。
【０００９】
従来には、メモリ初期化及びタイミング情報などを含むメモリ情報は、メモリモジュールと関連したＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）のようなメモリ情報保存部に保存される。メモリ制御部は、ＳＰＤに保存されたメモリ情報を収集して、メモリ制御部がメモリモジュールを初期化するかテストする場合、収集されたメモリ情報を利用してメモリモジュールを初期化するか、タイミングを設定する。
ＳＰＤは、メモリモジュール及び／またはメモリ装置と関連した情報を保存し、メモリモジュール内に位置する。ＳＰＤに保存された情報は、メモリモジュール及び／またはメモリ装置の速度、電圧、ロー／カラムアドレス、リフラッシュレート、ＡＣパラメータ（クロックサイクル時間ｔＣＣ、ＣＡＳ遅延時間ｔＣＬ、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ、ローフリー次知時間ｔＲＰ）、製作者など、メモリモジュールについての全般的な情報を含む。
【００１０】
図１は、メモリモジュールを備える例示的なメモリシステムのブロックダイアグラムである。
図１に図示されたメモリシステム１００は、ＣＰＵ １１０、メモリ制御部１３０、インターフェース制御部１５０、及びメモリモジュール１７０を備える。インターフェース制御部１５０は、メモリモジュール１７０内のメモリ情報保存部１７１に保存されたメモリ情報Ｍ＿ＩＮＦを読み出してメモリ制御部１３０に提供する。メモリ制御部１３０は、インターフェース制御部１５０から伝送されたメモリ情報Ｍ＿ＩＮＦを内部のメモリタイミングレジスタに保存しておき、それを利用してメモリモジュール１７０を初期化してメモリモジュールのタイミングを設定する。その後、メモリ制御部１３０は、クロック信号ＣＬＫ、命令信号ＣＭＤ、アドレス信号ＡＤＤ、データストローブ信号ＤＱＳなどを備えるメモリ信号Ｍ＿ＳＩＧをメモリ装置１７９−１ないし１７９−８に提供する。
【００１１】
コンピュータシステムで、メモリ制御部１３０は、ＣＰＵをメモリモジュールとＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）及びＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスに連結するＮＢ内に具現でき、インターフェース制御部１５０は、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）バス、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ ＢＵＳ）、プラグアンドプレイ支援、キーボード／マウスコントローラ、電源管理などの機能を制御するサウスブリッジ（Ｓｏｕｔｈ Ｂｒｉｄｇｅ：ＳＢ）内に具現されることもある。
【００１２】
コンピュータシステムで具現される場合には、ＳＢがメモリ情報保存部１７１からメモリ情報Ｍ＿ＩＮＦを読み出した後、ＮＢにインタラプトを要請すれば、ＮＢは、インタラプト要請に応答して現在実行中の動作をしばらく中断してＳＢからメモリ情報Ｍ＿ＩＮＦを受信し、それを内部のメモリタイミングレジスタに保存した後、中断された動作を再び行う。
【００１３】
しかし、一般的なメモリシステム１００では、外部のメモリ制御部１３０に保存されたメモリタイミング情報を利用してメモリモジュール１７０が初期化され、かつメモリタイミングが設定されるために、メモリモジュールの初期化に長時間がかかり、メモリ装置のインターフェースタイミングを調節し難い。
【００１４】
多様なメモリ装置が開発される現在の勢いによって、メモリモジュールはセットアップタイム及びホールドタイムのようなインターフェースタイミングの相異なる多様なメモリ装置を使用せねばならない。したがって、メモリシステムの誤動作を防止するために、他のインターフェースタイミングを適切に制御する必要がある。
【特許文献１】韓国特許出願第１０−２００４−００８５３８１号（２００４年１０月２５日出願）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前述したように、メモリモジュールの初期化に長時間がかかり、メモリ装置のインターフェースタイミングを調節し難いので、メモリシステムの誤動作を防止するために他のインターフェースタイミングを適切に制御する必要がある。
【００１６】
前述した問題点を解決するために、本発明は、メモリ情報保存部にタイミング調節情報を保存することによって、メモリ装置のインターフェースタイミングを調節できるメモリシステムを提供する。
【課題を解決するための手段】
【００１７】
本発明の実施形態によるメモリシステムは、データを保存する複数のメモリ装置と、メモリ情報及びメモリ信号情報によって前記複数のメモリ装置と関連したインターフェースタイミングを制御するメモリモジュール制御部と、を備えるメモリモジュールと、一つ以上の入力／出力（Ｉ／Ｏ）装置と連結され、前記メモリモジュールから前記メモリ情報を受信するインターフェース制御部と、前記インターフェース制御部から前記メモリ情報を受信し、前記メモリ情報及び前記メモリ信号情報を前記メモリモジュールに提供するメモリ制御部と、を備え、前記メモリ情報は、メモリ初期化情報及び前記複数のメモリ装置のインターフェースタイミング情報を含む。
【００１８】
本発明の他の実施形態によるメモリシステムは、データを保存する複数のメモリ装置、メモリ情報を保存し、前記メモリ情報をメモリモジュール制御部に提供するメモリ情報保存部、及び前記メモリ情報及びメモリ信号情報によって前記複数のメモリ装置と関連されたインターフェースタイミングを制御するメモリモジュール制御部を備えるメモリモジュールと、前記メモリモジュールと一つ以上のＩ／Ｏ装置との連結を制御するインターフェース制御部と、前記メモリ信号情報を前記メモリモジュールに提供するメモリ制御部と、を備え、前記メモリ情報は、メモリ初期化情報及び前記複数のメモリ装置のインターフェースタイミング情報を含む。
【００１９】
本発明の実施形態によるタイミング制御方法は、メモリ情報保存部及びメモリモジュール制御部を備えるメモリモジュールに装着された複数のメモリ装置と関連したインターフェースタイミングを制御し、前記メモリ情報保存部に保存されたメモリ情報をインターフェース制御部に提供するステップと、前記メモリ情報をメモリ制御部に提供するステップと、前記メモリ情報及びメモリ信号情報を前記メモリモジュール制御部に提供するステップと、前記メモリ信号情報に応答してメモリ信号を発生させるステップと、前記メモリ情報及び前記メモリ信号情報を利用して前記メモリ信号のタイミングを制御するステップであり、前記メモリ情報は、メモリ初期化情報及び前記複数のメモリ装置のインターフェースタイミング情報を含む、前記メモリ信号のタイミングを制御するステップと、前記メモリ信号を前記複数のメモリ装置に提供するステップと、を含む。
【００２０】
本発明の他の実施形態によるタイミング制御方法は、メモリ情報保存部及びメモリモジュール制御部を備えるメモリモジュールに装着された複数のメモリ装置と関連したインターフェースタイミングを制御し、前記メモリ情報保存部に保存されたメモリ情報を前記メモリモジュール制御部に提供するステップと、メモリ制御部により提供されたメモリ信号情報を受信するステップと、前記メモリ信号情報に応答してメモリ信号を発生させるステップと、前記メモリ情報及び前記メモリ信号情報を利用して前記メモリ信号のタイミングを制御するステップであり、前記メモリ情報は、メモリ初期化情報及び前記複数のメモリ装置のインターフェースタイミング情報を含む、前記メモリ信号のタイミングを制御するステップと、前記メモリ信号を前記複数のメモリ装置に提供するステップと、を含む。
【発明の効果】
【００２１】
本発明の実施形態によるメモリシステム、メモリモジュール、及びメモリ装置のタイミング制御方法は、メモリインターフェースタイミング情報を利用してメモリ信号のタイミングを調節し、メモリ装置のインターフェースタイミングを調節することによって相異なるインターフェースタイミング特性を持つメモリ装置についてもメモリの量産が可能である。
【００２２】
また、本発明の実施形態によるメモリシステム、メモリモジュール、及びメモリ装置のタイミング制御方法は、メモリ装置のインターフェースタイミングを調節して誤動作するメモリ装置のタイミングを調節することによって、メモリ装置のデバッグ作業などを容易に行える。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の例示的な実施形態は、図面を参照してさらに詳細に説明される。図面全体を通じて同じ参照番号は同じ部材を表す。
【００２４】
図２は、本発明の実施形態によるメモリシステム２００のブロック図である。
メモリシステム２００は、メモリモジュール２７０、メモリ制御部２３０、及びインターフェース制御部２５０を備える。インターフェース制御部２５０は、メモリモジュール２７０に保存されたメモリ情報Ｍ＿ＩＮＦを受信してメモリ制御部２３０に提供する。メモリ制御部２３０は、メモリ情報Ｍ＿ＩＮＦ及びメモリ信号情報ＭＳＩＧ＿ＩＮＦをメモリモジュール２７０に伝送する。メモリ制御部２３０からメモリモジュール２７０にデータを提供する方式として、従来の並列方式の代わりにパケット形態のシリアル方式が利用される。
【００２５】
メモリ情報Ｍ＿ＩＮＦは、メモリ初期化情報とクロック信号ＣＬＫ、命令信号ＣＭＤ、アドレス信号ＡＤＤ、データストローブ信号ＤＱＳなどのタイミングを制御するためのメモリ装置のインターフェースタイミング情報を含む。
【００２６】
図１の従来技術と同様に、本発明のインターフェース制御部２５０及びメモリ制御部２３０は、コンピュータシステムでそれぞれＳＢ及びＮＢ内に具現されうる。この場合、ＳＢは、メモリモジュール２７０からメモリ情報Ｍ＿ＩＮＦを読み出した後、ＮＢにメモリ情報Ｍ＿ＩＮＦの提供のためのインタラプトを要請し、ＮＢは、ＳＢからのインタラプト要請に応答して実行中の作業を中断し、メモリ信号情報ＭＳＩＧ＿ＩＮＦ及びメモリ情報Ｍ＿ＩＮＦをメモリモジュール２７０に提供する。
【００２７】
メモリモジュール２７０はメモリ装置２７９−１ないし２７９−８、メモリモジュール制御部２７５、及びメモリ情報保存部２７１を備え、追加メモリ情報保存部２７３をさらに備えられる。
【００２８】
メモリシステムで、メモリモジュール２７０はＤＩＭＭ、望ましくは、ＦＢＤＩＭＭである。メモリ装置２７９−１ないし２７９−８それぞれは、ＲＡＭ、望ましくはＳＤＲＡＭである。メモリ情報保存部２７１及びメモリモジュール制御部２７５は、それぞれ望ましくはＳＰＤ及びＡＭＢである。しかし、本発明はそれに制限されるものではない。
【００２９】
従来技術と違って、メモリ情報保存部２７１は、従来のメモリ情報に追加してメモリ情報Ｍ＿ＩＮＦの一部として、メモリ装置２７９−１ないし２７９−８のインターフェースタイミングを調節するためのインターフェースタイミング情報を保存する。
【００３０】
インターフェースタイミング情報は、メモリ情報保存部２７１の領域のうち従来のメモリ情報が保存された領域を除外したメモリ情報保存部２７１の使われない領域に保存されうる。他の方法として、インターフェースタイミング情報のみを保存する追加メモリ情報保存部２７３に保存されてもよい。
【００３１】
メモリ情報Ｍ＿ＩＮＦは、インターフェース制御部２５０及びメモリ制御部２３０を通じてメモリモジュール制御部２７５に提供される。メモリモジュール制御部２７５は、伝送されたメモリ情報Ｍ＿ＩＮＦによって内部のメモリタイミングレジスタを設定してメモリモジュール２７０を初期化する。また、メモリモジュール制御部２７５は、伝送されたメモリ信号情報ＭＳＩＧ＿ＩＮＦを利用してメモリ信号Ｍ＿ＳＩＧを発生させる。
【００３２】
メモリ信号Ｍ＿ＳＩＧが発生した後、メモリモジュール制御部２７５は、インターフェースタイミング情報を利用してメモリモジュール内部の信号（メモリ信号Ｍ＿ＳＩＧ）タイミングを調節する。メモリモジュール制御部２７５で発生してタイミングが調節されたメモリ信号Ｍ＿ＳＩＧは、並列にそれぞれのメモリ装置２７９−１ないし２７９−８に提供される。
【００３３】
図３は、図２のメモリモジュール制御部を示すブロック図である。
メモリモジュール制御部２７５は、メモリインターフェース部３１１、メモリ装置制御部３１３、位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）３１５、送受信部３１７、及びメモリ情報検出部３１９を備える。
【００３４】
送受信部３１７は、メモリ制御部２３０とメモリモジュール２７０との間に信号を送受信する。一方、メモリ制御部２３０とメモリモジュール２７０との間に送受信される信号は、メモリ情報Ｍ＿ＩＮＦだけでなく、クロック信号ＣＬＫ、命令信号ＣＭＤ、アドレス信号ＡＤＤ及びデータストローブ信号ＤＱＳなどの信号を発生させるためのメモリ信号情報ＭＳＩＧ＿ＩＮＦなど、メモリの記録／再生のためのあらゆる信号を含む。
【００３５】
メモリ情報検出部３１９は、メモリ制御部２３０から受信された信号のうちメモリ情報Ｍ＿ＩＮＦを検出してメモリ装置制御部３１３に提供する。メモリ装置制御部３１３は、検出されたメモリ情報Ｍ＿ＩＮＦ及びメモリ制御部２３０から受信されたメモリ信号情報ＭＳＩＧ＿ＩＮＦに応答して、それぞれのメモリ装置２７９−１ないし２７９−８に提供されるメモリ信号Ｍ＿ＳＩＧを制御する。
【００３６】
さらに具体的に、メモリ装置制御部３１３は、内部のメモリタイミングレジスタを設定してメモリ情報Ｍ＿ＩＮＦによってメモリモジュール２７０を初期化し、メモリ信号情報ＭＳＩＧ＿ＩＮＦに応答して記録動作または再生動作のためのメモリ信号Ｍ＿ＳＩＧを発生させる。また、メモリ装置制御部３１３は、インターフェースタイミング情報を利用してメモリ信号Ｍ＿ＳＩＧのタイミングを調節する。
【００３７】
メモリインターフェース部３１１は、メモリバスを通じてメモリモジュール制御部２７５とそれぞれのメモリ装置２７９−１ないし２７９−８との間にメモリ信号Ｍ＿ＳＩＧの通信を提供する。ＰＬＬ ３１５は、全体システムクロック信号ＲＣＬＫを利用してメモリモジュールで使われるクロック信号ＣＬＫを発生させる。
【００３８】
図４は、図３のメモリ装置制御部を示すブロック図である。
メモリ装置制御部３１３は、メモリ信号発生部４５０、メモリタイミング制御部４３０、及びメモリ信号バッファ部４１０を備える。メモリ信号情報ＭＳＩＧ＿ＩＮＦを利用してメモリ信号発生部４５０は、メモリ装置２７９−１ないし２７９−８に提供されるメモリ信号Ｍ＿ＳＩＧを発生させる。メモリ信号Ｍ＿ＳＩＧは、クロック信号ＣＬＫ、命令信号ＣＭＤ、アドレス信号ＡＤＤ、データストローブ信号ＤＱＳを含む。
【００３９】
メモリタイミング制御部４３０は、メモリ情報Ｍ＿ＩＮＦを利用してメモリ信号Ｍ＿ＳＩＧのタイミングを制御する。メモリ信号バッファ部４１０は、メモリ信号Ｍ＿ＳＩＧをバッファリングし、メモリタイミング制御部４３０により提供されるタイミング制御器情報によってメモリ信号Ｍ＿ＳＩＧのタイミングを調節する。
【００４０】
メモリタイミング制御部４３０は、クロック信号タイミング制御部４３１、命令信号タイミング制御部４３３、アドレスタイミング制御部４３５、及びデータストローブタイミング制御部４３７を備える。
【００４１】
クロック信号タイミング制御部４３１は、メモリ情報Ｍ＿ＩＮＦに含まれたクロック信号タイミング情報を利用して、ＰＬＬ ３１５で発生したクロック信号ＣＬＫのタイミングを制御する。命令信号タイミング制御部４３３は、メモリ情報Ｍ＿ＩＮＦに含まれた命令信号タイミング情報を利用して命令信号ＣＭＤのタイミングを制御する。アドレスタイミング制御部４３５は、メモリ情報Ｍ＿ＩＮＦに含まれたアドレス信号タイミング情報を利用して、アドレス信号ＡＤＤのタイミングを制御する。データストローブタイミング制御部４３５は、メモリ情報Ｍ＿ＩＮＦに含まれたデータストローブ信号タイミング情報を利用して、データストローブ信号ＤＱＳのタイミングを制御する。
【００４２】
メモリ信号バッファ部４１０は、クロック信号バッファ部４１１、命令信号バッファ部４１３、アドレスバッファ部４１５、及びデータストローブバッファ部４１７を備える。クロック信号バッファ部４１１は、クロック信号制御部４３１により提供されるクロックタイミング制御器情報によってクロック信号ＣＬＫのタイミングを制御して、クロック信号ＣＬＫをメモリインターフェース部３１１に提供する。
【００４３】
命令信号バッファ部４１３は、命令信号制御部４３３により提供される命令タイミング制御器情報によって命令信号ＣＭＤのタイミングを制御して、命令信号ＣＭＤをメモリインターフェース部３１１に提供する。アドレス信号バッファ部４１５は、アドレス制御部４３５により提供されるアドレスタイミング制御器情報によってアドレス信号ＡＤＤのタイミングを制御して、アドレス信号ＡＤＤをメモリインターフェース部３１１に提供する。
【００４４】
データストローブバッファ部４１７は、データストローブ制御部４３１により提供されるデータストローブタイミング情報によってデータストローブ信号ＤＱＳのタイミングを制御して、データストローブ信号ＤＱＳをメモリインターフェース部３１１に提供する。
【００４５】
図５は、インターフェースタイミング情報の一例を示す図面である。
図５に図示されたインターフェースタイミング情報５００は、メモリ情報保存部２７１に保存される。インターフェースタイミング情報は、クロック信号ＣＬＫ、命令信号ＣＭＤ、アドレス信号ＡＤＤ、及びデータストローブ信号ＤＱＳ（図示せず）のインターフェースタイミング情報を含む。
【００４６】
図５の実施形態で、クロック信号ＣＬＫのインターフェースタイミング情報はメモリ情報保存部２７１の１２６番目バイトに、命令信号ＣＭＤのインターフェースタイミング情報はメモリ情報保存部２７１の１２７番目バイトに、そして、アドレス信号ＡＤＤのインターフェースタイミング情報はメモリ情報保存部２７１の１２８番目バイトにそれぞれ保存される。しかし、インターフェースタイミング情報が保存される位置がそれに制限されるものではない。
【００４７】
メモリ情報保存部２７１の１２６番目バイトに保存された値が“０Ｆ”である場合をデフォルト値として、クロック信号ＣＬＫのインターフェースタイミングが図５に図示された値によって調節される。例えば、メモリ情報保存部２７１の１２６番目バイトに保存された値が“０Ｅ”である場合、クロック信号ＣＬＫのインターフェースタイミングは＋１００ｐｓ（ｐｉｃｏ ｓｅｃｏｎｄ）ほど調節されて、クロック信号ＣＬＫが基準クロック信号に比べて１００ｐｓほど先立つように調節される。
【００４８】
命令信号ＣＭＤのインターフェースタイミングも、メモリ情報保存部２７１の１２７番目バイトに保存される値が“０Ｆ”である場合をデフォルト値として調節される。例えば、保存された値が“１０”である場合、命令信号ＣＭＤのインターフェースタイミングは−１００ｐｓほど調節されて、命令信号ＣＭＤが基準命令信号に比べて１００ｐｓほど遅れるように調節される。
【００４９】
図５に示すように、アドレス信号ＡＤＤのインターフェースタイミングの調節のために保存された値が“０Ｄ”である場合、アドレス信号ＡＤＤは＋２００ｐｓほど調節されて、アドレス信号ＡＤＤが基準アドレス信号に比べて２００ｐｓほど先立つように調節される。
【００５０】
図６は、図５のインターフェースタイミング情報によって制御されるクロック信号のタイミングダイヤグラムである。
図６のタイミングダイヤグラムには、基準クロック信号ＯＲＩＧＩＮＡＬ ＣＬＫ、右側に遷移されたクロック信号ＳＨＩＦＴ ＲＩＧＨＴ、左側に遷移されたクロック信号ＳＨＩＦＴ ＬＥＦＴ、及び記録命令ＷＲＩＴＥとデータ信号Ｄ０ないしＤ３とが現れている。
メモリ保存装置２７１に保存された値が“０Ｆ”である場合を基準に（ＯＲＩＧＩＮＡＬ ＣＬＫ）クロック信号ＣＬＫのインターフェースタイミングが調節される。すなわち、”０Ｆ”より小さな値が保存された場合にクロック信号ＣＬＫは正の遷移量を持ち、クロック信号ＣＬＫは右側に遷移される（ＳＨＩＦＴ ＲＩＧＨＴ）。一方、”０Ｆ”より大きい値が保存された場合、クロック信号ＣＬＫは負の遷移量を持ち、クロック信号ＣＬＫは左側に遷移される（ＳＨＩＦＴ ＬＥＦＴ）。
【００５１】
図６で、命令信号である記録命令ＷＲＩＴＥ及びデータ信号Ｄ０ないしＤ３は、基準クロックＯＲＩＧＩＮＡＬ ＣＬＫに同期されるように設定されている。しかし、命令信号及びデータ信号Ｄ０ないしＤ３は、メモリ装置２７９−１ないし２７９−８の初期化にかかる時間及び信号の遅延により基準クロックＯＲＩＧＩＮＡＬ ＣＬＫとの同期が外れる場合が発生でき、このような場合、本発明によってクロック信号ＣＬＫのインターフェースタイミングを調節することによって、クロック信号ＣＬＫと同期できる。
【００５２】
図７は、本発明の実施形態によるメモリモジュール内でのインターフェースタイミング制御方法を示すフローチャートである。
図７を参照して、メモリ装置２７９−１ないし２７９−８に提供されるメモリ信号Ｍ＿ＳＩＧのタイミングを調節する方法について詳述する。
【００５３】
一旦、電源がオンになれば（Ｓ７０１）、インターフェース制御部２５０は、メモリ情報保存部２７１に保存されたメモリ情報Ｍ＿ＩＮＦを読み出した後（Ｓ７０３）、読み出されたメモリ情報Ｍ＿ＩＮＦをメモリ制御部２３０に提供する。メモリ制御部２３０は、インターフェース制御部２５０からメモリ情報Ｍ＿ＩＮＦを受信して、メモリ情報Ｍ＿ＩＮＦをメモリモジュール制御部２７５に提供する（Ｓ７０５）。
【００５４】
メモリモジュール制御部２７５はメモリ情報Ｍ＿ＩＮＦを読み出し、メモリ情報Ｍ＿ＩＮＦを利用してメモリ信号Ｍ＿ＳＩＧを発生させ、メモリ信号Ｍ＿ＳＩＧのタイミングを制御する（Ｓ７０７）。メモリ制御部２７５は、メモリバスを通じてメモリ信号Ｍ＿ＳＩＧをメモリ装置２７９−１ないし２７９−８に伝送する（Ｓ７０９）。
【００５５】
一方、メモリモジュール制御部２７５は、インターフェースタイミング情報を利用してクロック信号ＣＬＫ、命令信号ＣＭＤ、アドレス信号ＡＤＤ、及びデータストローブ信号ＤＱＳのインターフェースタイミングを制御する。
【００５６】
図８は、本発明のさらに他の実施形態によるメモリシステムを示すブロック図である。
メモリシステム８００は、メモリモジュール制御部８７５がメモリ情報保存部８７１からメモリ情報Ｍ＿ＩＮＦを直接受信することを除いて、図２に図示されたメモリシステム２００と同じ構成を持つ。本発明の他の実施形態で、メモリモジュール制御部８７５は、メモリ情報保存部８７１及び／または追加メモリ情報保存部８７３からメモリ情報Ｍ＿ＩＮＦを直接受信する。
【００５７】
メモリ情報保存部８７１に保存されたメモリ情報Ｍ＿ＩＮＦは、メモリモジュール制御部８７５がインターフェース制御部８５０及びメモリ制御部８３０を通じてメモリ情報保存部８７１からメモリ情報Ｍ＿ＩＮＦを受信する過程なく、メモリモジュール制御部８７５に直接提供される。
【００５８】
図９は、図８のメモリモジュール制御部を示すブロック図である。
メモリモジュール制御部８７５は、メモリ情報検出部９１９がメモリ情報Ｍ＿ＩＮＦをメモリ制御部８３０ではないメモリ情報保存部８７１から直接受信することを除いては、図２のメモリモジュール制御部２７５と構成が同一である。
【００５９】
したがって、メモリ情報Ｍ＿ＩＮＦは、メモリインターフェース制御部８５０及びメモリ制御部８３０を通じてメモリモジュール制御部８７５に提供されるものではなく、メモリ情報保存部８７１からメモリモジュール制御部８７５に直接提供される。メモリ情報検出部９１９は、メモリ情報保存部８７１により提供されたメモリ情報Ｍ＿ＩＮＦを検出し、メモリ情報Ｍ＿ＩＮＦをメモリ装置制御部９１３に提供する。
【００６０】
一方、メモリ装置制御部９１３がメモリ情報Ｍ＿ＩＮＦを利用してメモリ信号Ｍ＿ＳＩＧのタイミングを制御する構成は、本発明の図２と同一であり、したがって、メモリ装置制御部９１３の構成も本発明の図３のメモリ装置制御部３１３の構成と同一である。
図１０は、メモリ装置８００内でのインターフェースタイミング制御方法を示すフローチャートである。
【００６１】
電源がオンになれば（Ｓ１００１）、メモリモジュール制御部８７５は、メモリ情報保存部８７１からメモリ情報Ｍ＿ＩＮＦを受信する（Ｓ１００３）。メモリモジュール制御部８７５は、メモリ情報Ｍ＿ＩＮＦを利用してメモリ信号Ｍ＿ＳＩＧのタイミングを制御し（Ｓ１００５）、メモリバスを通じてメモリ信号Ｍ＿ＳＩＧをメモリ装置８７９−１ないし８７９−８に伝送する（Ｓ１００７）。
【００６２】
図４を参照して前述したことと同じ方式で、メモリモジュール制御部８７５は、インターフェースタイミング情報を利用してクロック信号ＣＬＫ、命令信号ＣＭＤ、アドレス信号ＡＤＤ、及びデータストローブ信号ＤＱＳのインターフェースタイミングを制御する。
本発明は、図面に図示された一実施形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変更及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００６３】
本発明は、メモリシステムの関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００６４】
【図１】メモリモジュールを備える従来のメモリシステムを示すブロック図である。
【図２】本発明の実施形態によるメモリシステムを示すブロック図である。
【図３】図２のメモリモジュール制御部を示すブロック図である。
【図４】図３のメモリ装置制御部を示すブロック図である。
【図５】インターフェースタイミング情報の一例を示す図面である。
【図６】図５のインターフェースタイミング情報によって制御されるクロック信号のタイミングダイヤグラムである。
【図７】本発明の他の実施形態によるメモリモジュール内でのインターフェースタイミング制御方法を示すフローチャートである。
【図８】本発明のさらに他の実施形態によるメモリシステムを示すブロック図である。
【図９】図８のメモリモジュール制御部を示すブロック図である。
【図１０】本発明のさらに他の実施形態によるメモリ装置内でのインターフェースタイミング制御方法を示すフローチャートである。
【符号の説明】
【００６５】
２００  メモリシステム
２１０  ＣＰＵ
２３０  メモリ制御部
２５０  インターフェース制御部
２７０  メモリモジュール
２７１  メモリ情報保存部
２７３  追加メモリ情報保存部
２７５  メモリモジュール制御部
２７９−１〜２７９−８  メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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