(57)【要約】【課題】  ノイズの低減を図った順序回路を提供する。【解決手段】  この順序回路（フリップフロップ）は、インバータ２、クロックドインバータ３によって構成されるマスタ側フリップフロップと、ナンドゲート５、１２およびトランスファゲート１１によって構成されるスレーブ側フリップフロップと、それらを接続するトランスファゲートチ４および入力側のトランスファゲート１とから構成される。そして、ナンドゲート５の出力点ＩＱから出力ＱＮを、ナンドゲート１２とトランスファゲート１１の接続点ＩＱＮからインバータ７を介して出力Ｑを得るようになっている。この回路はナンドゲート５の入力側にノイズが発生するが、上記の出力の取り方によって出力信号Ｑ、ＱＮにノイズが発生することを防止している。【選択図】    図１
2006279621.tif 000002
【特許請求の範囲】
【請求項１】
入力信号がクロックパルスによって第１の回路から第２の回路へ順次伝達される順序回路において、
前記第２の回路を、
前記第１の回路からの信号を反転して出力する第１のゲート回路と、
前記第１のゲート回路の出力を反転する第２のゲート回路と、
前記第２のゲート回路の出力を前記クロックパルスに基づいて開閉制御して前記第１のゲート回路の入力に戻すスイッチ手段とから構成し、
前記第１のゲート回路の出力を反転した信号および前記第２のゲート回路の出力を反転した信号を各々次回路へ出力することを特徴とする順序回路。
【請求項２】
入力信号がクロックパルスによって第１の回路から第２の回路へ順次伝達される順序回路において、
前記第２の回路を、
前記第１の回路からの信号を反転して出力する第１のゲート回路と、
前記第１のゲート回路の出力を反転すると共に、前記クロックパルスに従って開閉制御し前記第１のゲート回路の入力に戻すクロックドゲート回路とから構成し、
前記第１のゲート回路の出力と同相の信号および前記第１のゲート回路の出力信号を反転した信号各々次回路へ出力することを特徴とする順序回路。
【請求項３】
入力信号がクロックパルスによって第１の回路から第２の回路へ順次伝達され、リセット信号によって初期状態にリセットされる順序回路において、
前記第１の回路を、
入力信号を反転すると共に、前記クロックパルスに従って開閉制御して出力する第１のクロックドインバータと、
前記第１のクロックドインバータの出力を反転して出力する第１のゲート回路と、
前記第１のゲート回路の出力を反転すると共に、前記クロックパルスに従って開閉制御し前記第１のゲート回路の入力に戻す第２のクロックドインバータと、
前記第１のクロックドインバータの出力をリセット信号に基づいて特定電圧に接続するスイッチ手段と、
から構成したことを特徴とする順序回路。
【請求項４】
前記第１、第２のクロックドインバータの接地ラインを前記リセット信号に基づいて開閉制御するスイッチ手段を設けたことを特徴とする請求項３に記載の順序回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に半導体集積回路によって作成される順序回路に係り、特に、ノイズの低減を図った順序回路に関する。
【背景技術】
【０００２】
図１１は従来の順序回路の一例であるマスタスレーブ・フリップフロップの構成を示す回路図である。この図において、符号Ｄは入力信号、符号１はＰチャネルＦＥＴ（電界効果トランジスタ）とＮチャネルＦＥＴを並列接続して構成したトランスファゲート（スイッチとして働く）、２はナンドゲート、３はクロックドナンドゲートである。ナンドゲート２およびクロックドナンドゲート３によってマスタ側フリップフロップが構成され、また、ＲＥＳＥＴ信号がナンドゲート２の入力端へ、ＳＥＴ信号がクロックドナンドゲート３の入力端へ加えられるようになっている。
【０００３】
４はトランスファゲート、５はナンドゲート、６はクロックドナンドゲートである。ナンドゲート５およびクロックドナンドゲート６によってスレーブ側フリップフロップが構成され、また、ＳＥＴ信号がナンドゲート５の入力端へ、ＲＥＳＥＴ信号がクロックドナンドゲート６の入力端へ加えられるようになっている。また、７、８はインバータであり、インバータ７の出力が正論理の出力信号Ｑとして、インバータ８の出力が負論理の出力信号ＱＮとして次段へ出力される。また、９はクロックパルスＣＫを反転するインバータ、１０はインバータ９の出力を反転するインバータであり、インバータ９、１０の出力がそれぞれ信号ＣＫＮ、ＣＫＪとしてトランスファゲート１、４およびクロックドナンドゲート３、６へ加えられる。
【０００４】
次に、上述したマスタスレーブ・フリップフロップにおいてノイズが発生する過程を図１２〜図１５の信号遷移を示す図および図１６の波形図を参照して説明する。
まず、図１２において、入力信号ＤおよびクロックパルスＣＫが”Ｌ（ローレベル）”の時、入力信号Ｄが図に示す点ＩＰ、点ＩＰＮと伝搬し、点ＩＰが”Ｌ”、点ＩＰＮが”Ｈ（ハイ）”となる。また、ＳＥＴ信号が”Ｌ”、ＲＥＳＥＴ信号が”Ｈ”の時、点ＩＱＮが”Ｌ”となる。
【０００５】
このような状態からクロックパルスＣＫが”Ｈ”に立ち上がると、以後、回路各部の電圧が次のように変化し、これにより、出力信号Ｑにノイズが発生する。なお、以下の説明における(1)〜(3)は図１３〜図１５に示す同番号に対応する。
(1) 図１３において、点ＩＰＮの信号が遷移して点ＩＱＮが”Ｈ”となり、また、点ＩＰはクロックドナンドゲート３の出力が遷移して”Ｈ”となる（図１６参照）。
(2) (1)の変化により点ＩＰが”Ｈ”となり、図１４に示すように、この”Ｈ”が遷移して点ＩＰＮが”Ｌ”となる。
(3) (2)の変化により点ＩＰＮが”Ｌ”となり、図１５に示すように、この”Ｌ”が遷移して点ＩＱＮが”Ｌ”となる（図１６参照）。
【０００６】
このように、クロックパルスＣＫが”Ｈ”に立ち上がると、その直後において、図１６に示すように、点ＩＱＮが短時間”Ｈ”となり、この”Ｈ”がインバータ７を介して出力信号Ｑに”Ｌ”レベルのノイズを発生させる。このノイズのパルス幅およびレベルは内部素子の形状によって決まる。
なお、半導体集積回路のノイズの低減を図った従来技術として特許文献１、２に記載される技術が知られている。
【特許文献１】特公平6-11103号公報
【特許文献２】特開平10-255479号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、従来の順序回路においては、信号伝搬遅れが原因でノイズが発生する。
本発明は上記事情を考慮してなされたもので、その目的は、ノイズの低減を図った順序回路を提供することにある。
【課題を解決するための手段】
【０００８】
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、入力信号がクロックパルスによって第１の回路から第２の回路へ順次伝達される順序回路において、前記第２の回路を、前記第１の回路からの信号を反転して出力する第１のゲート回路と、前記第１のゲート回路の出力を反転する第２のゲート回路と、前記第２のゲート回路の出力を前記クロックパルスに基づいて開閉制御して前記第１のゲート回路の入力に戻すスイッチ手段とから構成し、前記第１のゲート回路の出力を反転した信号および前記第２のゲート回路の出力を反転した信号を各々次回路へ出力することを特徴とする順序回路である。
【０００９】
請求項２に記載の発明は、入力信号がクロックパルスによって第１の回路から第２の回路へ順次伝達される順序回路において、前記第２の回路を、前記第１の回路からの信号を反転して出力する第１のゲート回路と、前記第１のゲート回路の出力を反転すると共に、前記クロックパルスに従って開閉制御し前記第１のゲート回路の入力に戻すクロックドゲート回路とから構成し、前記第１のゲート回路の出力と同相の信号および前記第１のゲート回路の出力信号を反転した信号各々次回路へ出力することを特徴とする順序回路である。
【００１０】
請求項３に記載の発明は、入力信号がクロックパルスによって第１の回路から第２の回路へ順次伝達され、リセット信号によって初期状態にリセットされる順序回路において、前記第１の回路を、入力信号を反転すると共に、前記クロックパルスに従って開閉制御して出力する第１のクロックドインバータと、前記第１のクロックドインバータの出力を反転して出力する第１のゲート回路と、前記第１のゲート回路の出力を反転すると共に、前記クロックパルスに従って開閉制御し前記第１のゲート回路の入力に戻す第２のクロックドインバータと、前記第１のクロックドインバータの出力をリセット信号に基づいて特定電圧に接続するスイッチ手段とから構成したことを特徴とする順序回路である。
【００１１】
請求項４に記載の発明は、請求項３に記載の順序回路において、前記第１、第２のクロックドインバータの接地ラインを前記リセット信号に基づいて開閉制御するスイッチ手段を設けたことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、順序回路の出力に発生するノイズを低減することができる効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態による順序回路（マスタスレーブ・フリップフロップ）の構成を示すブロック図であり、この図において、図１１に示す従来の回路の各部と同一構成の部分には同一の符号を付しその説明を省略する。この図に示す回路が図１１の回路と異なる点は、図１１におけるクロックドナンドゲート６に代えて、トランスファゲート１１およびナンドゲート１２の直列回路を設けた点、および、トランスファゲート１１およびナンドゲート１２の接続点ＩＱＮにインバータ７の入力端を接続した点である。
このような構成によれば、図１１の回路と同様に、トランスファゲート４およびナンドゲート５の接続点にはノイズが発生するが、このノイズはナンドゲート５の出力には表れず、したがって、ナンドゲート１２の出力にも表れず、出力信号Ｑにノイズが生じることはない。図２に図１の各部の波形を示す。
【００１４】
上述した第１の実施形態の問題点は、クロックパルスＣＫが変化した後、出力信号Ｑが変化するまでのパス遅延時間が大きくなることであるが、出力信号ＱＮの使用を考え、出力信号Ｑ、ＱＮのロジックを入れ替えることによってＣＫ−Ｑのパス遅延を短くすることが可能である。但しこの場合、ＣＫ−ＱＮのパス遅延は長くなる。
【００１５】
次に、この発明の第２の実施形態について説明する。図３はこの発明の第２の実施形態による順序回路（マスタスレーブ・フリップフロップ）の構成を示すブロック図であり、この図において、図１１に示す従来の回路の各部と同一構成の部分には同一の符号を付しその説明を省略する。この図に示す回路が図１１の回路と異なる点は、ナンドゲート２およびクロックドナンドゲート３によるマスタ側フリップフロップの前段にクロックドインバータ１３が設けられ、また、インバータ８の出力端にインバータ１４が接続され、さらに、スレーブ側フリップフロップを構成するナンドゲート５の出力端（点ＩＱＮ）にインバータ７の入力端が接続されている点である。この回路においては、インバータ１４、７の出力が各々出力信号ＱＮ、Ｑとなる。
【００１６】
この回路によれば、上記第１の実施形態と同様に、トランスファゲート４およびナンドゲート１５の接続点ＩＱにノイズが発生する。しかし、このノイズはＲＥＳＥＴ信号が”Ｌ”の場合にのみ発生し、この時、点ＩＱＮは”Ｈ”に固定されているため、接続点ＩＱのノイズが点ＩＱＮに伝搬することはなく、この結果、点ＩＱＮに接続されているインバータ８、１４の直列回路の出力信号ＱＮおよびインバータ７の出力信号Ｑにノイズが発生することはない。
【００１７】
次に、上述した第２の実施形態の動作を図４〜図７の信号遷移を示す図および図８の波形図を参照して説明する。
まず、図４において、入力信号Ｄが”Ｈ”、クロックパルスＣＫが”Ｌ”の場合、入力信号Ｄの”Ｈ”が、ゲート開の状態にあるクロックドインバータ１３を介して点ＩＰＮに伝搬され、さらに、ナンドゲート２を介して点ＩＰに伝搬され、これにより、点ＩＰが”Ｈ”となる。また、ＲＥＳＥＴ信号が”Ｌ”、ＳＥＴ信号が”Ｈ”の場合に、トランスファゲート４およびナンドゲート１５の接続点ＩＱが”Ｌ”となる。
【００１８】
この図４の状態から、クロックパルスＣＫが”Ｈ”に立ち上がると、図５に示すように、クロックドインバータ１３、クロックドナンドゲート６がゲート閉、トランスファゲート４、クロックドナンドゲート３がゲート開となり、以後、回路各部の電圧が次のように変化する。なお、以下の説明における(1)〜(3)は図５〜図７に示す同番号に対応する。
(1) 図５において、点ＩＰＮはクロックドナンドゲート３の出力信号が遷移して”Ｈ”となり、また、点ＩＱは点ＩＰの電圧が遷移して”Ｈ”となる（図８参照）。
(2) (1)の変化により点ＩＰＮが”Ｈ”となると、図６に示すように、この”Ｈ”が遷移して点ＩＰが”Ｌ”となる。
(3) (2)の変化により点ＩＰが”Ｌ”となると、図７に示すように、この”Ｌ”が遷移して点ＩＱが”Ｌ”となる（図８参照）。
【００１９】
このような過程によって図３の回路の内部ノード（点ＩＱ）にノイズが発生する。この内部ノードのノイズを出力に伝搬させないためには、ノイズ幅等を制御する必要がある。ノイズ幅等は内部素子の遅延やＰ／Ｎトランジスタの比率で左右されるため、素子設計時に内部ノードのノイズの状態および出力にノイズが生じないことの確認が必要である。
【００２０】
次に、この発明の第３の実施形態について説明する。図９はこの発明の第３の実施形態による順序回路（マスタスレーブ・フリップフロップ）の構成を示すブロック図であり、この図において、図３に示す第２の実施形態の各部と同一構成の部分には同一の符号を付しその説明を省略する。この図に示す回路が図３の回路と異なる点は、マスタ側フリップフロップのＲＥＳＥＴ信号の回路および出力信号ＱＮの回路である。
【００２１】
すなわち、クロックドインバータ１３の出力端（点ＩＰＮ）および正電源の間にＰチャネルＦＥＴ１７が接続され、クロックドインバータ１３の接地ラインにＮチャネルＦＥＴ１８が挿入されている。また、図３のクロックドナンドゲート３に代えて、ナンドゲート２の出力端と入力端の間にクロックドインバータ１９が接続され、また、クロックドインバータ１９の接地ラインにＮチャネルＦＥＴ２０が介挿されている。また、トランスファゲート４およびナンドゲート５の接続点ＩＱにインバータ１６が接続され、このインバータ１６の出力が出力信号ＱＮとして次段へ出力される。
【００２２】
このような構成によれば、ＲＥＳＥＴ信号が”Ｌ”になった時点でＦＥＴ１７がオンとなり、点ＩＰＮが”Ｈ”に引き上げられる。図３の回路においては、ＲＥＳＥＴ信号および点ＩＰＮが共に”Ｌ”の時にクロックパルスＣＫが立ち上がると、前述したように回路内部においてノイズが発生するが、上述した図９の回路によれば、ＲＥＳＥＴ信号が”Ｌ”の時は点ＩＰＮが必ず”Ｈ”となるので、回路内部においてもノイズが発生することがない。従って、出力信号ＱＮを、点ＩＰからインバータ１６を介して得ることが可能となる。図１０は図３の回路において内部ノイズが発生する場合と同じ信号を図９の回路に加えた時の各部の波形図であり、図８において発生した点ＩＱのノイズが図１０においては発生しない。
【００２３】
図３の回路が内部ノイズを発生する原因は、クロックパルスＣＫが”Ｌ”、入力信号Ｄが”Ｈ”、ＳＥＴ信号が”Ｈ”の場合に、ＲＥＳＥＴ信号が”Ｌ”に変化しても、クロックドナンドゲート３がオフにあるため、ＲＥＳＥＴ信号の”Ｌ”が点ＩＰまで伝わらないことにある。上述した図９に回路によれば、クロックパルスＣＫが”Ｌ”、入力信号Ｄが”Ｈ”、ＳＥＴ信号が”Ｈ”の場合でも、ＲＥＳＥＴ信号が”Ｌ”になった時、その変化を点ＩＰまで即座に伝達することができる。
【００２４】
なお、ＦＥＴ１８およびＦＥＴ２０は、ＲＥＳＥＴ信号が”Ｌ”になった時、クロックドインバータ１３、２０の接地ラインを即座にオフとし、これにより、クロックドインバータ１３、２０を過電流から保護するためである。
【産業上の利用可能性】
【００２５】
この発明は、フリップフロップ等の半導体集積回路による順序回路に用いられる。
【図面の簡単な説明】
【００２６】
【図１】この発明の第１の実施形態による順序回路の構成を示すブロック図である。
【図２】同実施形態の動作を説明するための波形図である。
【図３】この発明の第２の実施形態による順序回路の構成を示すブロック図である。
【図４】同第２の同実施形態の動作説明図である。
【図５】同第２の同実施形態の動作説明図である。
【図６】同第２の同実施形態の動作説明図である。
【図７】同第２の同実施形態の動作説明図である。
【図８】同第２の実施形態の動作を説明するための波形図である。
【図９】この発明の第３の実施形態による順序回路の構成を示すブロック図である。
【図１０】同実施形態の動作を説明するための波形図である。
【図１１】従来の順序回路の構成を示すブロック図である。
【図１２】従来の順序回路の動作説明図である。
【図１３】従来の順序回路の動作説明図である。
【図１４】従来の順序回路の動作説明図である。
【図１５】従来の順序回路の動作説明図である。
【図１６】従来の順序回路の動作を説明するための波形図である。
【符号の説明】
【００２７】
１、４、１１…トランスファゲート、２、５、１２…ナンドゲート、３…クロックドナンドゲート、７〜１０、１４、１６…インバータ。１３…クロックドインバータ、１７…ＰチャネルＦＥＴ、１８、２０…ＮチャネルＦＥＴ。
【図１】
2006279621.tif 000003
【図２】
2006279621.tif 000004
【図３】
2006279621.tif 000005
【図４】
2006279621.tif 000006
【図５】
2006279621.tif 000007
【図６】
2006279621.tif 000008
【図７】
2006279621.tif 000009
【図８】
2006279621.tif 000010
【図９】
2006279621.tif 000011
【図１０】
2006279621.tif 000012
【図１１】
2006279621.tif 000013
【図１２】
2006279621.tif 000014
【図１３】
2006279621.tif 000015
【図１４】
2006279621.tif 000016
【図１５】
2006279621.tif 000017
【図１６】
2006279621.tif 000018