(57)【要約】【課題】  第１発明は、記憶内容の書込み入力電流の大きさがその読出し出力電流容量に影響されない様に構成するとき、部品節約、構成簡単化、入力静電容量や電力消費の増加抑制、入力信号の立上り・立下り速度低下防止、記憶動作に同期信号不要、及び、書込み・読出しタイミングが自由、という効果を持つ多値記憶手段を提供すること。【解決手段】  「２値ＮＯＴ手段群を入力部に持つ非反転型の多値バッファ手段」２つのうち、一方の入力端子と出力端子を接続して入出力端子共通の多値記憶手段を構成し、その多値記憶手段の２値ＮＯＴ手段群と他方の２値ＮＯＴ手段群を共通化して１つにまとめ、２値ＮＯＴ手段群１個を節約する。これでその入出力共通の端子は新たな多値記憶手段の入力端子Ｉｎになる一方、他方の出力端子は新たな多値記憶手段の出力端子Ｏｕｔになり、入力端子Ｉｎと出力端子Ｏｕｔは分離、独立し、上記課題を達成する。【選択図】  図８
2006345468.tif 000002
【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＮで表わしたとき、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段」と、
「番号で隣同士となる２つの前記電位供給手段の間それぞれに１つずつ設けられ、そこから入力信号を入力する各入口手段を１つにまとめて共通入口手段とした（Ｎ−１）個の２値ＮＯＴ手段から成る入力電位判別手段」と、
「前記第１電位供給手段〜前記第Ｎ電位供給手段それぞれと前記共通入口手段の間に１つずつ設けられ、前記入力電位判別手段の出力信号に基づき、そのいずれか１つがプル・アップ又はプル・ダウン動作するＮ個のプル手段から成る第１のプル手段群」と、
「そこから記憶内容に対応した出力信号を出力する出口手段と前記第１電位供給手段〜前記第Ｎ電位供給手段それぞれの間に１つずつ設けられ、前記入力電位判別手段の出力信号に基づき、そのいずれか１つがプル・アップ又はプル・ダウン動作するＮ個のプル手段から成る第２のプル手段群」を有することを特徴とする多値記憶手段。
【請求項２】
３又は３以上の所定の複数をＮで表わしたとき、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段」と、
「外部から与えられる、上り階段と下り階段を組み合わせた階段波の同期信号の電位が『前記第２電位から前記第（Ｎ−１）電位のうちの第１の特定電位のマイナス側しきい値電位』と『前記第１の特定電位から前記第（Ｎ−１）電位のうちの第２の特定電位のプラス側しきい値電位』の間にあるかどうかを判別する同期信号電位判別手段」と、
「双方向にスイッチングを行う双方向性スイッチング手段」と、
「前記同期信号電位判別手段の出力信号に従って動作し、前記同期信号電位判別手段がその同期信号電位がその両しきい値電位の間にあると判別するとき、又は、ないと判別するとき前記双方向性スイッチング手段をオン駆動し、そう判別しないときオフ駆動するオン・オフ駆動手段」を有することを特徴とする多値トランスファー・ゲート手段。
【請求項３】
請求項１記載の多値記憶手段の前記共通入口手段に多値トランスファー・ゲート手段または請求項２記載の多値トランスファー・ゲート手段の双方向性スイッチング手段の一端を接続したことを特徴とする多値同期式ラッチ手段。
【請求項４】
請求項３記載の多値同期式ラッチ手段２つを前段と後段にして両方を接続し、マスター・スレーブ型にしたことを特徴とする多値同期式ラッチ手段。
【請求項５】
３又は３以上の所定の複数をＮで表わしたとき、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段」と、
「そこから多値同期信号を出力する出口手段」と、
「前記第１電位供給手段〜前記第Ｎ電位供給手段それぞれと前記出口手段の間に１つずつ設けられ、前記出口手段の電位をプル・アップ又はプル・ダウンして前記多値同期信号を出力するＮ個のプル手段」と、
「外部から与えられる２値同期信号に基づいて２（Ｎ−１）種類のカウンター信号を順々に繰返し出力する２値カウンター手段」と、
「前記２（Ｎ−１）種類のカウンター信号に従って動作し、『前記第１電位から順々に上がって前記第Ｎ電位まで、そのつぎ順々に下だって前記第（Ｎ−１）電位から前記第２電位まで、そして、前記第１電位に戻るリング状の繰返し順序の２（Ｎ−１）段階の電位』と前記２（Ｎ−１）種類のカウンター信号を順々に１対１ずつ対応させ、前記２値カウンター手段が出力するカウンター信号に対応する前記電位に前記出口手段の電位をプル・アップ又はプル・ダウンする前記プル手段をオン駆動し、残りの前記プル手段すべてをオフ駆動するオン・オフ駆動手段」を有することを特徴とする多値同期信号発生手段。
【請求項６】
３又は３以上の所定の複数をＮで表わしたとき、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段」と、
「そこから多値同期信号を出力する出口手段」と、
「前記第１電位供給手段〜前記第Ｎ電位供給手段それぞれと前記出口手段の間に１つずつ設けられ、前記出口手段の電位をプル・アップ又はプル・ダウンして前記多値同期信号を出力するＮ個のプル手段」と、
「外部から与えられる２値同期信号に基づいてＮ種類のカウンター信号を順々に繰返し出力する２値カウンター手段」と、
「前記Ｎ種類のカウンター信号に従って動作し、このカウンター信号出力順序と前記Ｎ個の電位の順々に高くなって行く順序または低くなって行く順序を１対１ずつ対応させ、前記２値カウンター手段が出力するカウンター信号に対応する前記電位に前記出口手段の電位をプル・アップ又はプル・ダウンする前記プル手段をオン駆動し、残りの前記プル手段すべてをオフ駆動するオン・オフ駆動手段」を有することを特徴とする多値同期信号発生手段。
【発明の詳細な説明】
【技術分野】
【０００１】  第１発明は、その記憶可能な数値（又は意味まなは内容）が３通り又は３通り以上で、その数値等に応じた電圧もしくは電位を保持まなは入出力でき、別に新しく出口手段（例：出力端子）を独立して設けな多値記憶手段に関する。この為、この多値記憶手段は「入出力が共通の出入口手段（例：入出力端子）しか持たないスタティック型の多値記憶手段」の様に記憶内容の書込み入力電流の大きさはその読出し出力電流容量に影響されないし、２値コンデンサ型ＤＲＡＭの様に読出し用にセンス・アンプなどの読出し手段を別に設ける必要が無い。従って、第１発明は多値メモリー・セル、多値メモリー、多進法メモリー・セル、多進法メモリー又は多安定回路として利用できるが、さらに多値トランスファー・ゲート手段を前段に接続すれば『多値同期式ラッチ手段』を構成できる。尚、多値の場合、２値と違って、２つの安定状態しか無いフリップ・フロップという呼び名はそぐわないので、以後『多値同期式ラッチ手段』と呼ぶことにする。【０００２】  第２発明は、例えば上り階段と下り階段を組み合わせた階段波形（例：図４）等の多値同期信号波形に対応できる多値トランスファー・ゲート手段に関する。従来の矩形（くけい）波の２値同期信号ではスイッチング等のタイミングをその同期信号の立上り時と立下り時の２つしか取ることができない。一方、多値同期信号を階段波形にすると、例えば１周期中あるいは単一波形中に立上り時点と立下り時点どちらも複数に有るので、スイッチング等のタイミングを多様化できるので、スイッチング制御の幅が広がる。
第３発明は、第１発明の多値記憶手段の入口手段（例：入力端子）に多値トランスファー・ゲート手段を接続した多値同期式ラッチ手段に関する。もちろん第２発明の多値トランスファー・ゲート手段を第３発明の構成要素として利用することができる。
第４発明は、上り階段と下り階段を組み合わせた階段波形（例：図４）をディジタル的に発生する多値同期信号発生手段に関する。アナログ式に比べて電力損失が少ない。
各発明は、多値（又は多進法）論理回路、多値（又は多進法）演算回路、多値コンピューター（又は多進法コンピューター、特に４、８、『１０』、１６、３２、６４、「１００」、１２８進法コンピュータ）、多値（又は多進法）変調通信手段、多値（又は多進法）記録手段あるいは多値（又は多進法）制御手段の構成要素として利用できる。
【第１発明の背景技術】
【０００３】  特開２００５−１１６１６８号公報に開示された多値記憶手段の１例を図２左半分に示す。この多値記憶手段は「図２右半分に示す多値バッファ手段の入力端子と出力端子を接続した、入出力端子が共通の多値記憶手段」である為、記憶内容の書込み時の入力電流の大きさはその読出し出力電流容量に影響される。その出力電流容量が大きいと、その入出力端子に接続されるデータ線の電荷やその接続トランジスタの駆動電流などによって記憶内容の読出し時に記憶内容の変化や誤読出しが無くて良い一方、記憶内容の書込み時の入力電流を大きくする必要が有る。その書込み入力電流を小さくするにしても、２値コンデンサ型ＤＲＡＭで使うセンス・アンプ等の読出し手段を使って記憶内容が変化しない様に慎重に読出し動作を行うか、あるいは、読出し後に改めて書込み動作を行う必要が有る。この第１の解決方法に図２の様に多値記憶手段の入出力端子と多値バッファ手段の入力端子を接続して別に新しく出力端子Ｏｕｔを設けて、入力端子Ｉｎと出力端子Ｏｕｔを独立、分離させる方法が有る。しかし、この改良・多値記憶手段には『部品点数が多く、構成が複雑になる』という問題点が有る。                            （第１の問題点）
そして、入力端子Ｉｎには改良前の多値記憶手段の２値ＮＯＴ手段群の全入力端子と多値バッファ手段の２値ＮＯＴ手段群の全入力端子が接続されることになるので、その改良・多値記憶手段には『入力静電容量もしくは入力電流が２倍になる』という問題点が有る。                                                            （第２の問題点）
この事は『絶縁ゲート型トランジスタ（例：ＭＯＳ・ＦＥＴ、ＩＧＢＴ等。）を使う多値記憶手段の場合、その前段にとって容量性負荷（その総ゲート・ソース間静電容量など）が２倍になるので、その充放電に伴う電力消費が倍増する上に、その入力信号の立上り速度、立下り速度が遅くなる』ことに結び付く。バイポーラ・トランジスタ等を使う多値記憶手段の場合も当然その２倍の総駆動電流による電力消費が倍増する。
【０００４】  そして、その第２の解決方法に「図３の回路（特開２００５−８０２５８号公報開示。）においてトランスファー・ゲート手段ＧＡ１を取り外したスタティック型３値記憶手段」の様に３値バッファ手段の入力端子と出力端子の間にトランスファー・ゲート手段ＧＡ２を接続して、書込み時にトランスファー・ゲート手段ＧＡ２をオフにして入力端子から書込み信号を入力する一方、読出し時にトランスファー・ゲート手段ＧＡ２をオンにして出力端子から読出し信号を出力する方法が有る。ただし、トランスファー・ゲート手段ＧＡ２のオン・オフを切り換える時にはその構成要素である入力側ＭＯＳ・ＦＥＴ数個のゲート・ソース間静電容量の充電電荷によって記憶内容を保持している。
しかし、上記の「図３の回路でトランスファー・ゲート手段ＧＡ１を取り外した３値記憶手段」及び「同様に図２右半分の多値バッファ手段にトランスファー・ゲート手段を接続して正帰還したり、しなかったりする多値記憶手段」には『その多値記憶動作にトランスファー・ゲート手段を制御する同期信号（例：クロック・パルス、単一パルス等）や同期信号線が必ず必要である』という問題点が有る。                （第３の問題点）
この事は『書込みタイミングと読出しタイミングが同期信号の立上り時と立下り時に限定されることになり、書込み・読出し動作をその立上り・立下り時まで待たなければならないので、回路動作の遅れ』に繋がる。
【特許文献１】  特開２００５−８０２５８（３値記憶手段と３値同期式ラッチ手段）
【特許文献２】  特開２００５−１１６１６８（本発明者の多値記憶手段）
【特許文献３】  特開２００４−８８７６３（同上）
【特許文献４】  特願２００５−７５９０９（同上）
【特許文献５】  特願２００５−１０９１６３（同上）
【第１発明の開示】
【第１発明が解決しようとする課題】
【０００５】  従って、従来回路等には下記６つの問題点が有る。
ａ）部品点数が多く、構成が複雑になる。
ｂ）入力静電容量もしくは入力電流が倍増してしまう。
ｃ）その入力静電容量もしくは入力電流の倍増により電力消費が増えてしまう。
ｄ）絶縁ゲート型スイッチング手段を使う多値記憶手段では入力静電容量の倍増により入力信号の立上り速度、立下り速度が遅くなってしまう。つまり、動作遅れ。
ｅ）その多値記憶動作（書込み、読出し）に同期信号や同期信号線が必ず必要である。
ｆ）その同期動作の為に書込みタイミングと読出しタイミングが限定され、タイミング合わせによる回路動作遅れが有る
（課      題）
そこで、第１発明は、上記課題すなわち上記ａ）〜ｆ）の６つの問題点を解決できる多値記憶手段を提供することを目的としている。                  （第１発明の目的）
【第１発明の、問題を解決するための手段】
【０００６】  即ち、第１発明は請求項１に記載した多値記憶手段である。その構成手段となる多値記憶手段と多値バッファ手段を組み合わせて第１発明の多値記憶手段を構成するときに、前者の入力電位判別手段と後者の入力電位判別手段を共通化して１つにまとめ、入力電位判別手段を１個節約している。
【第１発明の効果】
【０００７】  このことによって、入力静電容量または入力電流の倍増原因となる入力電位判別手段を１個節約したので、部品点数を少なくできて、構成を簡単化することができ、さらに「入力静電容量または入力電流の倍増」、「入力静電容量または入力電流の倍増による入力側の電力消費の増加」及び「絶縁ゲート型スイッチング手段を使う多値記憶手段の場合、入力信号の立上り速度や立下り速度の低下、動作遅れ」を抑えることができる。
しかも、その構成手段としてトランスファー・ゲート手段を必要としないので、その多値記憶動作（書込み、読出し）に同期信号や同期信号線は不要で、書込みタイミングと読出しタイミングが限定されず、各タイミング限定による回路動作遅れが無い。
【第２発明の背景技術】
【０００８】  これまで多値（又は多進法）回路、手段に最適な多値トランスファー・ゲート手段は無かった。例えば図３の回路（特開２００５−８０２５８号公報開示。）では矩形波（くけいは）状の同期信号（例：クロック・パルス、単一パルス等）を使って両トランスファー・ゲート手段ＧＡ１、ＧＡ２を制御している。この場合、その１周期または単一パルス期間などの間にその矩形波同期信号の立上り時点と立下り時点の２つしかタイミング時点を取ることができない。これはまだ多値（又は多進法）回路に相応（ふさわ）しい多値同期信号波形が提案されていないことに起因する。ここで本発明者は多値同期信号の１例として例えば「図４に示す上り階段と下り階段を組み合わせた階段波形」の多値同期信号（電位ｖ０〜ｖ５の６値）等を提案する。勿論６値に限らない。この階段波形の多値同期信号では１周期の間に立上り時点と立下り時点が多数有り、しかも、多値トランスファー・ゲート手段のターン・オン時点をどの時点（立上り時と立下り時どちらでも良い。）に設定し、そのターン・オフ時点をどの時点（立上り時と立下り時どちらでも良い。）に設定するかで、多値トランスファー・ゲート手段のスイッチング・タイミング、オン期間およびオフ期間等を多種多様化できるので、スイッチング制御の幅、延（ひ）いては論理処理・設計手法の幅の拡大や処理時間の短縮に繋がる。従って、その様な多値同期信号に対応できる多値トランスファー・ゲート手段が必要である。
【特許文献１】  特開２００５−８０２５８（３値記憶手段と３値同期式ラッチ手段）
【第２発明の開示】
【第２発明が解決しようとする課題】
【０００９】  従来の問題点は『本発明者が提案する新・多値同期信号（例：周期型または単一型の階段波。）に適合して、スイッチング・タイミング、オン期間、オフ期間の多種多様化が可能な多値トランスファー・ゲート手段が望まれる』ことである。      （課      題）
そこで、第２発明は『新しい多値同期信号に適合して、スイッチング・タイミング、オン期間もしくはオフ期間の多種多様化が可能な』多値トランスファー・ゲート手段を提供することを目的としている。                                  （第２発明の目的）
【第２発明の、問題を解決するための手段】
【００１０】  すなわち、第２発明は請求項２に記載しな多値トランスファー・ゲート手段である。その階段波状の同期信号が「その階段波の第２電位の水平部分である期間から順々に第（Ｎ−１）電位の水平部分である期間のうちの１期間または続けて複数の期間」にほぼある時、「その同期信号電位判別手段が制御するそのオン・オフ駆動手段」がその双方向性スイッチング手段をオン駆動し、無い時オフ駆動するが、あるいは、それと正反対にオン・オフ駆動する。その「オン又はオフ」の「開始時点または終了時点」を決める為に、その同期信号の電位が「その第２電位からその第（Ｎ−１）電位のうちの第１の特定電位を基準にしたマイナス側オン・オフしきい値電位」と同じかどうか、「その第１の特定電位からその第（Ｎ−１）電位のうちの第２の特定電位を基準にしたプラス側オン・オフしきい値電位」と同じかどうか、その同期信号電位判別手段が判別する。
【第２発明の効果】
【００１１】  このことによって、その階段波状の同期信号に適合して、「その『オン又はオフ』の『開始時点または終了時点』」および「オン期間とオフ期間」の選択肢が増えるので、第２発明の多値トランスファー・ゲート手段は『新しい多値同期信号に適合して、スイッチング・タイミング、オン期間、オフ期間の多種多様化することができる。』
【第３発明の背景技術】
【００１２】  当然の事ながら、第１発明の多値記憶手段を利用した多値同期式ラッチ手段は、従来無かった。その様な多値同期式ラッチ手段が有れば、第１発明の長所などを活用できる。尚、前述通り多値の場合２値と違い、２つの安定状態しか無いフリップ・フロップという呼び名はそぐわないので、『多値同期式ラッチ手段』という名前を採用している。
【第３発明の開示】
【第３発明が解決しようとする課題】
【００１３】  従って、問題点は『第１発明の多値記憶手段を利用した多値同期式ラッチ手段が望まれる』ことである。                                                （課      題）
そこで、第３発明は『第１発明の多値記憶手段を利用した多値同期式ラッチ手段』を提供することを目的としている。                                （第３発明の目的）
【第３発明の、問題を解決するための手段】
【００１４】  即ち、第３発明は請求項３に記載した多値同期式ラッチ手段である。第１発明の多値記憶手段の前段として、その多値トランスファー・ゲート手段もしくは請求項２に記載の多値トランスファー・ゲート手段が接続されている。
このことによって、その接続した多値トランスファー・ゲート手段がオンの間、その接続多値トランスファー・ゲート手段の入力信号がそのままその多値記憶手段に入力され、その入力信号の内容がその多値記憶手段に書き込まれる。しかし、その接続多値トランスファー・ゲート手段がオフの間、その入力信号の内容がどう変わろうとも、そのターン・オフ前に書き込まれた内容をその多値記憶手段は保持し続ける。
【第３発明の効果】
【００１５】  その結果、『第３発明の多値同期式ラッチ手段は第１発明の多値記憶手段を利用した多値同期式ラッチ手段であることができる。』
【第４発明の背景技術】
【００１６】  例えば図４に示す様な、上り階段と下り階段を組み合わせた階段波形をディジタル的に（ディジタル凹路を使って）発生する多値同期信号発生手段は従来無かった。ただし、６値に限定されない。３値または３値以上である。
尚、オペ・アンプ等を使ってアナログ的に階段波を発生する従来の階段波発生回路はパルス回路分野では存るが、当然、電力損失が大きくなる。また、その電源もアナログ回路専用に電圧精度の高いものが必要である。さらに、アナログ式の階段波発生回路が例えば最低電位ｖ０と最高電位ｖ５を出力するには、アナログ電源電位は最低電位ｖ０より低い電源電位と最高電位ｖ５より高い電源電位を供給できる必要が有るので、電源電位・電圧の種類を増やさなければならず、部品点数が増え、コスト高の要因となる。
【非特許文献１】  『トランジスタ回路入門講座４  パルス回路の考え方』、昭和６０年２月２０日に（株）オーム社が発行。ｐ．１３１〜ｐ．１３２記載の『ブートストラップ階段波発生回路』。雨宮好文ほか監修・著作。
【第４発明の開示】
【第４発明が解決しようとする課題】
【００１７】  従って、問題点は『上り階段と下り階段を組み合わせな階段波形をディジタル的に（ディジタル回路を使って）発生する多値同期信号発生手段が望まれる』ことである。
（課      題）
そこで、第４発明は『上り階段と下り階段を組み合わせた階段波形をディジタル的に（ディジタル回路を使って）発生する多値同期信号発生手段』を提供することを目的としている。                                                      （第４発明の目的）
【第４発明の、問題を解決するための手段】
【００１８】  即ち、第４発明は請求項５に記載した多値同期信号発生手段である。上り階段と下り階段を組み合わせた階段波形の水平部分の総数と等しい総数の種類のカウンター信号を同じ順序で繰返し出力する２値カウンター手段を用意し、その階段波形の各水平部分と各カウンター信号を１対１ずつ対応させる。具体的には、それらのカウンター信号に従って動作するオン・オフ駆動手段を用意する。また、第１電位供給手段〜第Ｎ電位供給手段（例：電位の異なるＮ本の電源線）それぞれと「そこから多値同期信号を出力する出口手段（例：出力端子）」の間に「プル・アップ又はプル・ダウンするプル手段」を１つずつ接続する。さらに、そのオン・オフ駆動手段が、「その出力されるカウンター信号に対応する階段波形の水平部分の電位」にその出口手段の電位をプル・アップ又はプル・ダウンするプル手段だけをオン駆動し、残りのプル手段すべてをオフ駆動する。その結果、その順々に出力される異なるカウンター信号に従って多値同期信号の電位は階段状に上がったり下がったりする。
【第４発明の効果】
【００１９】  このことによって、その順々に出力される異なるカウンター信号に従って出力される多値同期信号の電位は、階段状に上がったり下がったりするので、第４発明の多値同期信号発生手段は『上り階段と下り階段を組み合わせた階段波形をディジタル的に（ディジタル回路を使って）発生する』ことができる。
【各発明を実施するなめの最良の形態】
【００２０】  各発明をより詳細に説明するために以下添附図面に従ってこれらを説明する。なお、電源線Ｖ０の電位を電位ｖ０で表わし、電源線Ｖ１の電位を電位ｖ１で表わし、あとは同様に電源線Ｖ２から電源線Ｖ（ｎ−１）まで電位ｖ２〜電位ｖ（ｎ１−１）で表わす。また、電位ｖ０から電位ｖ（ｎ−１）まで順々に電位は高くなって行く。
【実施例１】
【００２１】  図１に示す実施例１は５値の多値記憶手段で、前述したＮは５である。図１の各構成手段などは以下の通り請求項１記載中の各構成手段などに相当する。
ａ）電位ｖ０から電位ｖ４それぞれが順々に同項記載中の第１電位〜第Ｎ電位それぞれに。
ｂ）電源線Ｖ０〜電源線Ｖ４それぞれが順々に同項記載中の第１電位供給手段〜第Ｎ電位供給手段それぞれに。
ｃ）入力端子１ｎと出力端子Ｏｕｔそれぞれが同項記載中の入口手段と出口手段それぞれに。
ｄ）図１の上下方向にＭＯＳ・ＦＥＴ等が３列並んでいるが、「図１の左から１列目のＭＯＳ・ＦＥＴ列の接続体」が同項記載中の入力電位判別手段に。
ｅ）「電源線Ｖ０〜電源線Ｖ４で、番号で隣同士となる２電源線間それぞれに１つずつ設けられな２値ＮＯＴ手段４つ」が同項記載中の（Ｎ−１）個の２値ＮＯＴ手段に。
ｆ）「同じく図１中央列のＭＯＳ・ＦＥＴ８つとダイオード６つの接続体」が同項記載中の第１のプル手段群に。
ｇ）「同じく図１の右から１列目のＭＯＳ・ＦＥＴ８つとダイオード６つの接続体」が同項記載中の第２のプル手段群に。【００２２】  ただし、上記の図１中央列において電源線Ｖ１に接続された「ダイオードとＮＭＯＳ・ＦＥＴの直列回路」と「ＰＭＯＳ・ＦＥＴとダイオードの直列回路」は、よく見ると、電源線Ｖ１・入力端子Ｉｎ間で並列接続されており、この並列回路が実質的に双方向性のプル手段として機能する。このため、本発明者はこの並列回路を１つのプル手段と見なしている。同様に、電源線Ｖ２〜電源線Ｖ３それぞれにも同じ様な双方向性のプル手段が１つずつ接続されている。さらに同様に、上記の図１の右から１列目においても電源線Ｖ１に接続された「ダイオードとＮＭＯＳ・ＦＥＴの直列回路」と「ＰＭＯＳ・ＦＥＴとダイオードの直列回路」も、よく見ると、電源線Ｖ１・出力端子Ｏｕｔ間で並列接続されており、この並列回路が実質的に双方向性のプル手段として機能する。このため、本発明者はこの並列回路も１つのプル手段と見なしている。同様に、電源線Ｖ２〜電源線Ｖ３それぞれにも同じ様な双方向性のプル手段が１つずつ接続されている。【００２３】  前述の通り図１の上下方向にＭＯＳ・ＦＥＴ等が３列並んでいるが、右から１列目のＭＯＳ・ＦＥＴ８つとダイオード６つを取り外すと、図１の回路は「入出力共通の入出力端子（＝入力端子Ｉｎ）を持つ従来の多値記憶手段（対比：図２左半分の回路）」になる。また、中央列のＭＯＳ・ＦＥＴ８つとダイオード６つを取り外すと、図１の回路は多値バッファ手段（対比：図２右半分の回路）になる。さらに、この多値バッファ手段の入力端子（＝入力端子Ｉｎ）と出力端子（＝出力端子Ｏｕｔ）を接続すると、その多値バッファ手段はその従来の多値記憶手段と同じになる。従って、図１の実施例は、言い換えると、その従来の多値記憶手段とその多値バッファ手段を組み合わせる際に、両方の入力電位判別手段（図１左側の２値ＮＯＴ手段４つの接続体）を共通化して１つにまとめ、入力電位判別手段を１個節約した多値記憶手段である。【００２４】  その結果、入力端子Ｉｎから出力端子Ｏｕｔを分離、独立させるときに下記の効果が生じた。
ａ）入力電位判別手段を１個節約できたので、『部品点数が少なく、構成が簡単。』
ｂ）入力電位判別手段１個の節約により『入力静電容量と入力電流（総ゲート・ソース間静電容量の充放電電流）は倍増せず、そのままである。』
ｃ）『入力静電容量や入力電流の倍増による電力消費の増加が無い。』
ｄ）入力静電容量が倍増せず、そのままなので、『入力信号の立上り速度、立下り速度が遅くならない。つまり、動作遅れが無い。』
ｅ）第１発明の段階ではまだ多値トランスファー・ゲート手段を使用していないので、『その多値記憶動作（書込み、読出し）に同期信号や同期信号線は必要無い。』
ｆ）その多値記憶動作に同期信号は不要だから『その同期動作の為に書込みタイミングや読出しタイミングは限定されず、タイミング合わせによる回路動作遅れが無い。』【００２５】  尚、全ＭＯＳ・ＦＥＴはノーマリィ・オフ型つまりエンハンスメント・モードＦＥＴである。また、各ＰＭＯＳ・ＦＥＴのバックゲートはそのソース又は「そのソース電位より電位の高い電源線」に接続される一方、各ＮＭＯＳ・ＦＥＴのバックゲートはそのソース又は「そのソース電位より電位の低い電源線」に接続される。また、各ダイオードは「電位的に上下関係にあるＣＭＯＳメモリー同士が各電源（図示せず。各２電源線間に在る。）を短絡する」のを阻止するが、各ダイオードの代わりにＰＮ接合や、各種ダイオード手段、例えば「そのコレクタとベースを直結したバイポーラ・トランジスタ」、「そのドレインとソースを直結した接合型ＦＥＴ」、「そのドレインとゲートを直結したバイポーラ・モードのＳＩＴ又はＧＴＢＴ」、「そのゲート、バック・ゲート及びソースを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」、「そのゲートとバック・ゲート、ソースとドレインをそれぞれ接続したノーマリィ・オフ型またはオン型ＭＯＳ・ＦＥＴ」又は「そのドレイン・バックゲート間、そのソース・バックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。さらに、オン駆動電圧極性が各ＭＯＳ・ＦＥＴと同じなら、それぞれの代わりにノーマリィ・オフの電圧駆動型スイッチング手段（例：ＩＧＢＴ等）を１つずつ使用できるし、オン駆動電圧極性が各１方向性可制御スイッチング手段（ＭＯＳ・ＦＥＴとダイオードの各直列回路のこと。）と同じなら、それぞれの代わりに１方向性ＩＧＢＴ等を１つずつ使用できる。
【実施例２】
【００２６】  図５に示す実施例２（第１発明）では各１方向性可制御スイッチング手段として「通常スイッチング動作のＭＯＳ・ＦＥＴとダイオードの様な１方向性スイッチング作用（逆阻止作用）のＭＯＳ・ＦＥＴの直列回路」を１つずつ使っている。そのバックゲートとソースを接続した各ＭＯＳ・ＦＥＴがそのダイオードの様な１方向性スイッチング作用を担い、そのソースとドレインはその印加電圧方向によって互いの機能が入れ換わるが、そのドレイン・バックゲート間ＰＮ接合を内蔵ダイオードとして機能させても良い。但し、その各直列回路のオン電圧をできるだけ小さくする為、その１方向性スイッチング作用のＭＯＳ・ＦＥＴのソース・ゲート間にその通常スイッチング動作のＭＯＳ・ＦＥＴが接続されている。尚、図５中で接続が図示されていない各バックゲートに関しては各ＰＭＯＳ・ＦＥＴのバックゲートはそのソース又は電源線Ｖ３に接続される一方、各ＮＭＯＳ・ＦＥＴのバックゲートはそのソース又は電源線Ｖ０に接続される。また、そのバックゲートとソースを接続した各ＭＯＳ・ＦＥＴのバックゲートに関して、各ＰＭＯＳ・ＦＥＴのバックゲートをソースから電源線Ｖ３に接続し直しても構わないし、各ＮＭＯＳ・ＦＥＴのバックゲートをソースから電源線Ｖ０に接続し直しても構わない。これらバックゲートの接続と接続変更は後述の実施例３、４についても言える。
【実施例３】
【００２７】  図６に示す実施例３（第１発明）では１方向性スイッチング作用のＭＯＳ・ＦＥＴは通常スイッチング動作のＭＯＳ・ＦＥＴのソース側に接続されているが、後者のオフ駆動時に前者はオン駆動されて双方向にオンだから、前者は後者のオフ駆動を妨げない。
【実施例４】
【００２８】  図７に示す実施例４（第１発明）では「通常スイッチング動作のＭＯＳ・ＦＥＴと１方向性スイッチング作用（逆阻止作用）のＭＯＳ・ＦＥＴの各直列回路」のオン電圧を更に小さくする為、各１方向性スイッチング作用のＭＯＳ・ＦＥＴを積極的にオン・オフ駆動している。具体的には「図７の左から１列目の２値ＮＯＴ手段３つの接続体」が逆阻止用ＭＯＳ・ＦＥＴを通常動作のＭＯＳ・ＦＥＴと共にオン・オフ駆動する。
【実施例５】
【００２９】  図８に示す実施例５（第１発明）は「図７の実施例４において４値記憶から６値記憶に変更し、機能のだぶった複数のＭＯＳ・ＦＥＴを取り外し、部品点数の削減と構成の簡単化を実現した６値記憶手段」である。図７の実施例４では「逆阻止用ＭＯＳ・ＦＥＴと通常スイッチング動作のＭＯＳ・ＦＥＴの直列回路」は双方向性スイッチング手段として機能するので、電源線Ｖ１、Ｖ２それぞれに「同じ機能を果たす両ＭＯＳ・ＦＥＴの直列回路」が２つずつ接続されていることになり、同じ構成がだぶっている。
尚、図８の左から１列目の２値ＮＯＴ手段５つの各ＭＯＳ・ＦＥＴのバックゲートに関して各ＰＭＯＳ・ＦＥＴのバックゲートはそのソース又は「そのソース電位より電位の高い電源線」に接続される一方、各ＮＭＯＳ・ＦＥＴのバックゲートはそのソース又は「そのソース電位より電位の低い電源線」に接続される。また、他の「バックゲートとソースを接続した各ＭＯＳ・ＦＥＴ」のバックゲートに関してはＰＭＯＳ・ＦＥＴのバックゲートをソースから電源線Ｖ５に接続し直しても構わないし、ＮＭＯＳ・ＦＥＴのバックゲートをソースから電源線Ｖ０に接続し直しても構わない。これらバックゲートの接続と接続変更は前述の実施例４についても同様に言うことができる。
【実施例６】
【００３０】  図９に示す実施例６（第２発明）は請求項２記載の多値トランスファー・ゲート手段に対応し、ｍは５＞ｍ＞０の条件を満たす所定の整数である。また、請求項２記載中の第１、第２の特定電位は同電位（＝電源線Ｖｍの電位ｖｍ）で、「電源線Ｖｍに接地のＭＯＳ・ＦＥＴ３つと抵抗１つの接続体」が請求項２記載中の同期信号電位判別手段に相当する。さらに、「入力端子Ｉｎと出力端子Ｏｕｔの間に並列接続されたＰＭＯＳ・ＦＥＴとＮＭＯＳ・ＦＥＴ」が請求項２記載中の双方向性スイッチング手段に相当し、「あと残りのＭＯＳ・ＦＥＴ、ダイオード及び抵抗の接続体」が請求項２記載中のオン・オフ駆動手段に相当する。同期信号用入力端子ＳＳｉｎには例えば「後述する図１４、１５両図に示す多値同期信号発生手段の同期信号用出力端子ＳＳｏｕｔ」から例えば「図４に示す多値同期信号」が入力される。【００３１】  図９の実施例６の多値トランスファー・ゲート手段では多値同期信号の電位が「電位ｖｍを基準にしたプラス側オン・オフしきい値電位とマイナス側オン・オフしきい値電位」の間に在ると上記の同期信号電位判別手段が判別するとき、「この判別出力信号に従って動作する上記のオン・オフ駆動手段」が上記の双方向性スイッチング手段をオン駆動する。しかし、その間に無いとその同期信号電位判別手段が判別するとき、そのオン・オフ駆動手段はその双方向性スイッチング手段をオフ駆動する。
なお、そのプラス側オン・オフしきい値電位は電位ｖｍと「電源線Ｖｍにゲート接地したＰＭＯＳ・ＦＥＴのオン・オフしきい値電圧」で決まる一方、そのマイナス側オン・オフしきい値電位は電位ｖｍと「電源線Ｖｍにソース接地したＰＭＯＳ・ＦＥＴのオン・オフしきい値電圧」で決まる。また、「入力端子Ｉｎと出力端子Ｏｕｔの間に並列接続されなＰＭＯＳ・ＦＥＴとＮＭＯＳ・ＦＥＴ」の両ゲート信号を互いに入れ換えると、多値同期信号の電位が上記両しきい値電位の間に在る時その双方向性スイッチング手段をオフ駆動され、その間に無い時オン駆動され、そのオン駆動とオフ駆動が正反対に入れ換わる。この「両ゲート信号を互いに入れ換えると、そのオン駆動とオフ駆動が正反対に入れ換わる」ことは後述する実施例７〜９（図１０〜１２）や図１３の両多値トランスファー・ゲート手段でも同様に当てはまる。さらに、階段波の多値同期信号には上り階段と下り階段が有るので、その１周期中もしくは単一パルス中にオン期間が２回有ることになる。
【実施例７】
【００３２】  図１０に示す実施例７（第２発明）の多値トランスファー・ゲート手段では図９の実施例６と違う同期信号電位判別手段が使われており、「電源線Ｖｋと電源線Ｖｍの間に接続されたＭＯＳ・ＦＥＴ３つと抵抗１つの接続体」が請求項２記載中の同期信号電位判別手段に相当する。ｋ＝ｍ＋２である時その同期信号電位判別手段は多値同期信号の電位が「電位ｖ（ｍ＋１）を基準にしたプラス側オン・オフしきい値電位とマイナス側オン・オフしきい値電位」の間に在るかどうかを判別する。その為に電源線Ｖｋつまり電源線Ｖ（ｍ＋２）に接地のＰＭＯＳ・ＦＥＴのオン・オフしきい値電圧は大き目で、電位ｖ（ｍ＋２）と電位ｖ（ｍ＋１）の電位差より少し小さく設定される。一方、電源線Ｖｍに接地のＮＭＯＳ・ＦＥＴのオン・オフしきい値電圧も大き目で、電位ｖ（ｍ＋１）と電位ｖｍの電位差より少し小さく設定される。ところで、ｋ＝ｍ＋３、ｋ＝ｍ＋４等に設定することも可能で、例えばｋ＝４、ｍ＝１の場合その同期信号電位判別手段は、多値同期信号の電位が「電位ｖ３を基準にしたプラス側オン・オフしきい値電位」と「電位ｖ２を基準にしたマイナス側オン・オフしきい値電位」の間に在るがどうかを判別する。この場合もその両ＭＯＳ・ＦＥＴのオン・オフしきい値電圧は同様に大き目に設定される。どの場合も、その１周期中または単一パルス中にオン期間が２回有る。
【実施例８】
【００３３】  図１１に示す実施例８（第２発明）の多値トランスファー・ゲート手段では、２つの同期信号電位判別手段を組み合わせた同期信号電位判別手段を使用しているので、同期信号電位判別手段が判別する電位の範囲を２つに分離、独立することができる。例えばｋ＝７、ｍ＝３に設定すると、同期信号の電位が「電位ｖ３及びその近辺」又は「電位ｖ７及びその近辺」に在る時その双方向性スイッチング手段はオン駆動され、どちらの電位にもどちらの近辺にも無い時オフ駆動される。さらに組み合わせる同期信号電位判別手段の数を増やすと、判別する電位範囲の数も３つ、４つ等に増やすことができる。特に数十値や１００値など多値論理回路などの場合、便利で、有効活用できる。
【実施例９】
【００３４】  図１２に示す実施例９（第２発明）の多値トランスファー・ゲート手段は、図９の実施例６において同期信号電位判別手段が判別する電位の範囲を広げ、抵抗手段として各抵抗を「ゲート、バックゲート及びソースを接続したノーマリィ・オン型ＮＭＯＳ・ＦＥＴ」で１つずつ置き換え、ダイオード手段として各ダイオードを「ゲートとバックゲートを接続し、ソースとドレインを接続したノーマリィ・オフ型ＮＭＯＳ・ＦＥＴ」で１つずつ置き換えた多値トランスファー・ゲート手段である。
【実施例１０】
【００３５】  第３発明の多値同期式ラッチ手段の実施例は、第１発明の実施例１〜５（図１、図５〜８）のいずれか１つの多値記憶手段の入力端子Ｉｎに第２発明の実施例６〜９（図９〜１２）のいずれか１つの多値トランスファー・ゲート手段の出力端子Ｏｕｔを接続すれば良いのであるが、両方の多値数（Ｎ値のＮのこと。以後こう呼ぶことにする。）を一致させるのが普通である。多値記憶手段の多値数の方が小さくても構わないが。
なお、その多値記憶手段は実施例１〜５（図１、図５〜８）の派生実施例のいずれか１つでも良いし、その多値トランスファー・ゲート手段は実施例６〜９（図９〜１２）の派生実施例のいずれか１つでも良い。【００３６】  ここで『派生実施例』とは「元の実施例において１つ又は複数の構成手段を別の等価構成手段で置き換えた実施例」あるいは「元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例」等のことである。そして、『元の実施例に対して電圧方向もしくは電圧極性に関して対称的な関係に有る実施例』とは、元の各実施例において各電源電位の高低を正反対にし、各可制御スイッチング手段を「それと相補関係に有る可制御スイッチング手段（例：ＮＭＯＳ・ＦＥＴに対するＰＭＯＳ・ＦＥＴ等）」で１つずつ置き換え、方向性もしくは極性の有る各構成手段（例：ダイオード等）の向きを逆にした実施例のことである。
【実施例１１】
【００３７】  第３発明の多値同期式ラッチ手段の実施例は、第１発明の実施例１〜５（図１、図５〜８）のいずれか１つの多値記憶手段の入力端子Ｉｎに図１３（ａ）、（ｂ）のいずれか１つの多値トランスファー・ゲート手段の出力端子Ｏｕｔを接続すれば良いのであるが、両方の多値数に関しては上述と同様である。尚、その多値記憶手段は実施例１〜５（図１、図５〜８）の派生実施例のいずれか１つでも良いし、その多値トランスファー・ゲート手段は図１３（ａ）、（ｂ）の手段の派生例のいずれか１つでも良い。【００３８】  ここで、図１３（ａ）、（ｂ）の多値トランスファー・ゲート手段について説明する。どちらの多値トランスファー・ゲート手段も２値トランスファー・ゲート手段と同様に「最低の電位ｖ０を基準にしたプラス側オン・オフしきい値電位」を境目にしてオン駆動、オフ駆動される。図１３（ｂ）の多値トランスファー・ゲート手段は、図１３（ａ）の多値トランスファー・ゲート手段においてオン・オフ駆動手段の構成を簡単にし、抵抗手段として各抵抗を「ゲートとドレインを接続し、バックゲートとソースを接続したノーマリィ・オフ型ＮＭＯＳ・ＦＥＴ」で１つずつ置き換え、ダイオード手段として各ダイオードを「ゲート、バックゲート及びソースを接続したノーマリィ・オフ型ＮＭＯＳ・ＦＥＴ」で１つずつ置き換えた多値トランスファー・ゲート手段である。
【実施例１２】
【００３９】  第３発明の多値同期式ラッチ手段の実施例１２について。図１３（ａ）、（ｂ）どちらの多値トランスファー・ゲート手段も前述（段落番号００３６）の通り「そのゲート手段に対して電圧方向または電圧極性に関して対称的な関係に有る多値トランスファー・ゲート手段」が存在するが、これら派生の多値トランスファー・ゲート手段は「最高の電位ｖ５を基準にしたマイナス側オン・オフしきい値電位」を境目にしてオン駆動、オフ駆動される。当然の事ながら、これら派生の多値トランスファー・ゲート手段のどちらかと前述した第１発明の多値記憶手段の実施例と派生実施例のいずれが１つを組み合わせて第３発明の多値同期式ラッチ手段を構成することができる。
【実施例１３】
【００４０】  第３発明の多値同期式ラッチ手段の実施例１３について。図９の実施例６において「電源線Ｖｍにゲート接地したＰＭＯＳ・ＦＥＴ」、「電源線Ｖｍにドレイン接地したＮＭＯＳ・ＦＥＴ」及びそのゲート・ソース間抵抗を取り外すと、その派生の多値トランスファー・ゲート手段は「電位ｖｍを基準にしたマイナス側オン・オフしきい値電位」を境目にしてオン駆動、オフ駆動される。一方、図９の実施例６において「電源線Ｖｍにソース接地したＰＭＯＳ・ＦＥＴ」を取り外すと、その派生の多値トランスファー・ゲート手段は「電位ｖｍを基準にしたプラス側オン・オフしきい値電位」を境目にしてオン駆動、オフ駆動される。当然の事ながら、これら派生の多値トランスファー・ゲート手段のどちらかと前述した第１発明の多値記憶手段の実施例と派生実施例のいずれか１つを組み合わせて第３発明の多値同期式ラッチ手段を構成することができる。
【実施例１４】
【００４１】  第３発明の多値同期式ラッチ手段（マスター・スレーブ型）の実施例１４について。『図１２の実施例９において多値数を１０に変更し、ｋ＝８、ｍ＝１に設定し、双方向性スイッチング手段のオン、オフ駆動を正反対にした第２発明の多値トランスファー・ゲート手段（１０値）と第１発明の多値記憶手段（１０値）を組み合わせた第３発明の多値同期式ラッチ手段（１０値）』と『図９の実施例６において多値数を１０に変更し、ｍ＝５に設定した第２発明の多値トランスファー・ゲート手段（１０値）と第１発明の多値記憶手段（１０値）を組み合わせた第３発明の多値同期式ラッチ手段（１０値）』を前段と後段で接続すれば、マスター・スレーブ型の多値同期式ラッチ手段（１０値）を構成できる（請求項４）。前者の双方向性スイッチング手段は、多値同期信号の電位が「電位ｖ８を基準にしたプラス側オン・オフしきい値電位」と「電位ｖ１を基準にしたマイナス側オン・オフしきい値電位」の間に在る時オフ駆動され、無い時オン駆動される。一方、後者の双方向性スイッチング手段は、多値同期信号の電位が「電位ｖ５を基準にしたプラス側オン・オフしきい値電位とマイナス側オン・オフしきい値電位」の間に在る時オン駆動され、無い時オフ駆動される。その結果このマスター・スレーブ型の多値同期式ラッチ手段は同期階段波の１周期中に２回書換えを行うことができる。
【実施例１５】
【００４２】  図１４、図１５両図に示す実施例１５（第４発明）は請求項５に記載の多値同期信号発生手段に対応し、Ｎ＝６である。同期信号用出力端子ＳＳｏｕｔが同項記載中の出口手段に相当し、「ＰＭＯＳ・ＦＥＴ２つのソース同士、ゲート同士それぞれを接続した双方向性スイッチング手段４つ」と「同期信号用出力端子ＳＳｏｕｔに接続された図１５で上端と下端のＭＯＳ・ＦＥＴ２つ」が同項記載中のＮ（＝６）個のプル手段に相当し、図１５で「残りのＮＭＯＳ・ＦＥＴ５つ、抵抗５つ及び２値ＯＲ回路４つの接続体等」が同項記載中のオン・オフ駆動手段に相当する。図１４に示す「初期値設定回路１付きリング・カウンター手段」が同項記載中の２値カウンター手段に相当する。その２値カウンター手段は「セルフ・スタート回路付きリング・カウンター手段」でも良い。
参考：『トランジスタ回路入門講座５  ディジタル回路の考え方』、昭和５６年５月２０日に（株）オーム社が発行。ｐ．１３６〜ｐ．１４９記載の『リング・カウンター等』。雨宮好文ほか監修・著作。【００４３】  図１４の２値リング・カウンター手段では１０個の２値Ｄ型フリップ・フロップがリング状に接続され、１０種類のカウンター信号ｕ０〜ｕ４、ｄ５〜ｄ１が形成される。ただし１０という数字は２（Ｎ−１）、Ｎ＝６から導かれる。１０のカウンター信号のうち１つだけ２値の「１」で、残りは「０」で、１０のカウンター信号が順々に「１」になって行くことを繰り返す。初期値設定回路１は例えばパワー・オン・リセット回路で、初期値設定時に２値ＮＯＴ回路を通じて「カウンター信号ｕ０を出力する２値Ｄ型フリップ・フロップ」だけをセットし、残りの２値Ｄ型フリップ・フロップすべてをリセットする。上り階段と下り階段を組み合わせた階段波（例：図４）の場合、その電位は最低電位と最高電位を除いた他の電位に２回ずつなるので、図１５のオン・オフ駆動手段では２入力の２値ＯＲ凹路が４つ使われており、そのオン・オフ駆動手段は電源線Ｖ１〜Ｖ４に接続される双方向性スイッチング手段（＝双方向性プル手段）４つを１周期中に２回ずつオン駆動する。なお、使用する２値カウンター手段は２（Ｎ−１）進カウンター、アップ・カウンター、ダウン・カウンター又はジョンソン・カウンター等でも良いが、順々に繰返し出力される２（Ｎ−１）種類のカウンター信号を２値ＡＮＤ回路などで判別して、それらカウンター信号とＮ個のプル手段を対応させる必要が有る。
【実施例１６】
【００４４】  第５発明（請求項６記載）の多値同期信号発生手段の実施例１６について。上り階段波の同期信号発生。図１４、図１５両図に示す実施例１５（第４発明）の多値同期信号発生手段において、「カウンター信号ｄ４〜ｄ１を出力するＤ型フリップ・フロップ」を取り外し、カウンター信号ｄ５を直接「カウンター信号ｕ０を出力するＤ型フリップ・フロップ」に入力し、２値ＯＲ回路４つを取り外し、カウンター信号ｕ１〜ｕ４それぞれを各オン・オフ駆動用ＮＭＯＳ・ＦＥＴに直接入力すれば、上り階段波の同期信号発生手段を構成することができる。この場合、多値同期信号の電位は電位ｖ５後に電位ｖ０に急降下する。尚、下り階段波の同期信号を発生するには、この上り階段波の多値同期信号発生手段において、カウンター信号ｕ０〜ｕ４、ｄ５の入力を入れ換えるだけで実現できる。上り階段波の場合カウンター信号ｕ０〜ｕ４、ｄ５は順々に電位ｖ０〜ｖ５のプル手段に入力されているが、下り階段波の場合、正反対にカウンター信号ｄ５、ｕ４〜ｕ０を順々に電位ｖ０〜ｖ５のプル手段に入力すれば発生することができる。【００４５】  最後に補足説明をする。説明の便宜上、入力端子、出力端子（特許請求の範囲中での入口手段や出口手段に相当。）、入出力端子と呼んだが、実際には端子として存在せず、単なる導線、電極または導電板などである場合が多い。これは例えば「トランジスタのベース端子、ベース電極、ベース・リード線あるいは単にベース」等という呼び方がされるのと同様である。また、第１発明の多値記憶手段の多値数（Ｎ値のＮのこと。）の変更は容易である。例えば図１の実施例において電源線Ｖ１・電源線Ｖ２間の全トランジスタと全ダイオードを取り外し、電源線Ｖ１と電源線Ｖ２を直結、共通化して１つにまとめれば、５値記憶から４値記憶に変更できる。さらに電源線Ｖ２・電源線Ｖ３間でも構成部品の取外しと両電源線の共通１本化をすれば、４値記憶から３値記憶に変更できる。正反対に、５値記憶から６値記憶以上に変更するには、図１の実施例において「正反対に電源線Ｖ１〜電源線Ｖ３のいずれか１本の電源線を２本化し、その両電源線間に同様な構成部品を同様な構成で追加すること」を繰り返せば、多値数をいくらでも増やせる。この多値数の変更は他の実施例やその派生実施例についても言える。【００４６】  ここで、第１発明の独特な効果について補足説明する。通常の４トランジスタの２値ＣＭＯＳスタティック・メモリーの場合、図２左半分に示す多値記憶手段が持つ『記憶内容の書込み入力電流の大きさがその読出し出力電流容量の大きさに影響される』という独特の問題点は無い。具体的に言うと、その２値ＣＭＯＳメモリーでは入出力端子（又は出入口手段）は左右２が所有るので、一方を入力専用にし、他方を出力専用にし、出力側ＣＭＯＳ・ＮＯＴ回路の出力電流容量を大きくし、入力側ＣＭＯＳ・ＮＯＴ回路の出力電流容量を小さくすれば、その書込み入力電流を小さくし、その読出し出力電流を大きくできる。対比：段落番号（０００３）。従って、上記の問題点は上記の多値記憶手段が持つ独特の問題点で、第１発明の多値記憶手段は『その独特の問題点を解決できる』という独特の効果を持つ。なお、書込み入力電流が大きいと、入力電流容量の大きさに合わせてデータ線などを太くする必要が有り、ＩＣの集積度が下がる。
【図面の簡単な説明】
【００４７】
【図１】  多値記憶手段の１実施例を示す回路図である。
【図２】  解決すべき問題点を説明する回路を示す回路図である。
【図３】  従来の多値記憶手段と多値同期式ラッチ手段を示す回路図である。
【図４】  多値同期信号の１波形例を示す波形図である。
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【図１３】  多値同期式ラッチ手段の実施例の構成要素となる多値トランスファー・ゲート手段を２つ示す回路図である。
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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