(57)【要約】【課題】抵抗メモリセル、その形成方法及びこれを利用した抵抗メモリ配列を提供する。【解決手段】本発明は光化学線照射によってパターニングされて区別可能な抵抗状態の間で可逆的にスイッチング可能な写真現像型スイッチング可能物質をメモリ素子で使う抵抗メモリセル及びその形成方法を提供する。本発明の写真現像型スイッチング可能物質は光化学線照射によって直接的にパターニングされるから、単純な工程を通じて抵抗メモリセルを製造することができる。【選択図】図３Ｂ
2006303493.tif 000002
【特許請求の範囲】
【請求項１】
光化学線照射によってパターニングされることができ、区別可能な抵抗状態の間でスイッチング可能な写真現像型スイッチング可能メモリ素子パターン、
前記写真現像型スイッチング可能メモリ素子パターンの向い合う両面に配置された二つの電極を含む抵抗メモリセル。
【請求項２】
前記写真現像型スイッチング可能メモリ素子パターンはテトラシアノ-キノ-ジ-メタン（ｔｅｔｒａｃｙａｎｏｑｕｉｎｏｄｉｍｅｔｈａｎｅ）、ポリ[３-６-メトキシヘキシル]チオフェン、ローズベンガル（ＲｏｓｅＢｅｎｇａｌ）、またはポリ３，４-エチレン-ジ-オキシチオフェンと光増感剤を混合して形成された写真現像型スイッチング可能物質膜を露光及び現像することによって形成されたことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項３】
前記写真現像型スイッチング可能メモリ素子パターンはナノ粒子、金属イオンまたは金属塩のうちで少なくともいずれか一つ以上が均一に分散した写真現像型高分子膜を露光及び現像することによって形成されたことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項４】
前記ナノ粒子はＡｌ、Ｃｕ、Ｎｉ、Ｆｅ、Ｃｏ、金、銀、Ｍｇ、Ｉｎ、Ｃａ、Ｌｉ、Ｃｒ、Ｔｉ、Ｔａ、これらの合金、そして導電性金属酸化物を含む金属性ナノ粒子、３，４-ポリエチレン-ジオキシ-チオフェンポリスチレン-サルフォネート、ドーピングされたポリアニリン含む導電性ポリマーナノ粒子、バックミンスターフラーレン、デンドリマー、炭素ナノチューブを含む導電性有機性ナノ粒子、または前記金属性ナノ粒子、導電性ポリマーナノ粒子、導電性有機性ナノ粒子をアルキルチオールが取り囲む有機/無機複合ナノ粒子を含むことを特徴とする請求項３に記載の抵抗メモリセル。
【請求項５】
前記写真現像型高分子膜はポリイミド、ポリアミド、ポリメチルメタクリルレート、ポリベンゾオキサゾール、ポリスチレン、ポリカーボネート、ポリオレフィン、ポリエステル、ポリウレタン、ポリアセタール、ポリシリコン、ポリサルフォネートを含む絶縁性ポリマー、ポリフェニレンビニレン、ポリチオフェン、ポリアセチレン、ポリパラフェニレン、ポリアニリン、ポリピロール、ポリフルオレン、ポリパラフェニレン、これらの誘導体及び共重合体（コポリマー）を含む半導体性ポリマーを含む請求項３に記載の抵抗メモリセル。
【請求項６】
前記写真現像型スイッチング可能メモリ素子パターンはナノ粒子膜、金属イオン層及び金属塩膜のうちでいずれか一つの膜と写真現像型高分子膜が積層されて成り立った写真現像型スイッチング可能物質膜、または、１階以上のナノ粒子膜、金属イオン膜及び金属塩膜のうちでいずれか一つの膜と１階以上の写真現像型高分子膜の組合膜で成り立った写真現像型スイッチング可能物質膜を露光及び現像することによって形成されたことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項７】
前記ナノ粒子膜はＡｌ、銅、Ｎｉ、Ｆｅ、Ｃｏ、金、銀、Ｍｇ、Ｉｎ、Ｃａ、Ｌｉ、Ｃｒ、Ｔｉ、Ｔａ、これらの合金、導電性金属酸化物を含む金属性ナノ粒子膜、３，４-ポリエチレン-ジオキシ-チオフェンポリスチレン-サルフォネート、ドーピングされたポリアニリンを含む導電性ポリマーナノ粒子膜、バックミンスターフラーレン、デンドリマー、炭素ナノチューブを含む導電性有機性ナノ粒子膜、または前記金属性ナノ粒子、導電性ポリマーナノ粒子、導電性有機性ナノ粒子をアルキルチオールが取り囲む有機/無機複合ナノ粒子を含むことを特徴とする請求項６に記載の抵抗メモリセル。
【請求項８】
前記二つの電極のうちで少なくともいずれか一つの電極と前記写真現像型スイッチング可能メモリ素子パターンの間に平坦化高分子膜をさらに含むことを特徴にする請求項１乃至請求項７のうちいずれか一項に記載の抵抗メモリセル。
【請求項９】
前記平坦化高分子膜はポリイミド、ポリアミド、ポリメチルメタクリレート、ポリベンゾオキサゾール、ポリスチレン、ポリカーボネート、ポリオレフィン、ポリエステル、ポリウレタン、ポリアセタール、ポリシリコン、ポリサルフォネートを含む絶縁性ポリマーであることを特徴とする請求項８に記載の抵抗メモリセル。
【請求項１０】
前記二つの電極のうちである一電極は絶縁膜内に形成された第１コンタクトホールを満たすプラグ形態で、
前記二つの電極のうちで他の電極は前記写真現像型スイッチング可能メモリ素子パターン及び前記絶縁膜を覆うことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項１１】
前記光現像型スイッチング可能メモリ素子パターン、及び前記絶縁膜を覆う前記光現像型スイッチング可能メモリ素子パターンを露出する第２コンタクトホールを具備する光現像型物質パターンをさらに含み、
前記二つの電極のうちある一電極は絶縁膜内に形成された第１コンタクトホールを満たすプラグ形態を有し、前記二つの電極のうち他の一つの電極は前記光現像型物質パターン上に配置される一方で前記第２コンタクトホールを満たすことを特徴とする請求項１に記載の抵抗メモリセル。
【請求項１２】
前記二つの電極のうちである一電極及び前記写真現像型スイッチング可能メモリ素子パターンは第１方向に延在するライン形態で、
前記二つの電極の他の一つの電極は前記第１方向と交差する第２方向に延在するライン形態であることを特徴とする請求項１に抵抗メモリセル。
【請求項１３】
前記第１方向に延在する電極及び光現像型スイッチング可能メモリ要素パターンを覆う平坦な上部面を有する光現像型物質膜をさらに含み、
前記第２方向に延在する電極は前記光現像型物質膜の上に配置されて前記光現像型物質膜を貫いて前記光現像型スイッチング可能メモリ要素パターンに連結されることを特徴とする請求項１２に抵抗メモリセル。
【請求項１４】
前記第１方向に延在する電極及び光現像型スイッチング可能メモリ素子パターンを覆う平坦な上部面を有する平坦化高分子膜をさらに含み、
前記第２方向に延在する電極は前記平坦化高分子膜上に配置されることを特徴とする請求項１２に記載の抵抗メモリセル。
【請求項１５】
基板上に第１電極を形成し、
前記第１電極の上に区別可能な抵抗状態の間でスイッチング可能で光化学線照射によってパターニングされることができる写真現像型スイッチング可能メモリ素子パターンを形成し、
前記写真現像型スイッチング可能メモリ素子パターンの上に第２電極を形成することを含む抵抗メモリセル形成方法。
【請求項１６】
前記写真現像型スイッチング可能メモリ素子パターンを形成することは、
前記第１電極の上に区別可能な二つの抵抗状態の間でスイッチング可能でパターニングされることができる写真現像型スイッチング可能物質膜を形成し、
前記写真現像型スイッチング可能物質膜を露光して現像することを含む請求項１５に記載の抵抗メモリセル形成方法。
【請求項１７】
前記写真現像型スイッチング可能物質膜を形成することは、
高分子物質と光増感剤を反応させて写真現像型高分子物質を準備し、
前記写真現像型高分子物質にナノ粒子、金属イオンまたは金属塩のうちでいずれか一つ以上を均一に分散させて写真現像型スイッチング可能高分子物質を準備し、
前記写真現像型スイッチング可能高分子物質をスピンコーティングすることを含む請求項１６に記載の抵抗メモリセル形成方法。
【請求項１８】
前記写真現像型スイッチング可能物質膜を形成することは:
高分子物質にナノ粒子、金属イオンまたは金属塩のうちでいずれか一つ以上を均一に分散させてスイッチング可能高分子物質を準備し、
前記スイッチング可能高分子物質と光増感剤を混合して写真現像型スイッチング可能高分子物質を準備し、
写真現像型スイッチング可能高分子物質をスピンコーティングすることを含む請求項１６に記載の抵抗メモリセル形成方法。
【請求項１９】
前記写真現像型スイッチング可能物質膜を形成することは:
スイッチング可能高分子物質と光増感剤を混合して写真現像型スイッチング可能物質を準備し、
前記写真現像型スイッチング可能高分子物質をスピンコーティングすることを含む請求項１６に記載の抵抗メモリセル形成方法。
【請求項２０】
前記写真現像型スイッチング可能メモリ素子パターンを形成することは、
前記第１電極の上に写真現像型物質膜を形成し、
熱処理工程を進行して前記写真現像型物質膜と前記第１電極の間の界面にナノクラスター膜または金属薄膜を形成し、
前記写真現像型物質膜に対して露光及び現像工程を進行することを含むことを特徴とする請求項１５に記載の抵抗メモリセル形成方法。
【請求項２１】
前記写真現像型スイッチング可能メモリ素子パターンを形成することは、
前記第１電極の上に少なくとも１回以上交替しながら写真現像型物質膜及び金属塩膜を形成し、
前記写真現像型物質膜に対して露光及び現像工程を進行することを含むことを特徴とする請求項１５に記載の抵抗メモリセル形成方法。
【請求項２２】
前記写真現像型スイッチング可能メモリ素子パターンを形成した後、前記第２電極を形成する前に平坦化高分子を形成することをさらに含む請求項１５乃至請求項２１のうちいずれか一項に記載の抵抗メモリセル形成方法。
【請求項２３】
前記第１電極は前記基板上に第１コンタクトホールを具備する絶縁膜を形成し、前記第１コンタクトホールを第１導電物質で満たすことによって形成され、
前記第２電極は前記絶縁膜及び前記写真現像型スイッチング可能メモリ素子パターン上に前記写真現像型スイッチング可能メモリ素子パターンを露出する第２コンタクトホールを具備する写真現像型物質膜を形成し、前記第２コンタクトホール及び前記写真現像型物質膜上に前記第２電極のための第２導電物質を形成してパターニングすることによって形成されることを特徴とする請求項１６、１９、２０または、２１項中にいずれか一項に記載の抵抗メモリセル形成方法。
【請求項２４】
前記基板上にコンタクトホールを具備する絶縁膜を形成して、前記コンタクトホールを第１導電物質で満たして前記第１電極を形成し、
前記第２電極は前記絶縁膜及び前記写真現像型スイッチング可能メモリ素子パターン上に前記第２電極のための第２導電物質を形成し、前記第２導電物質をパターニングして前記第２電極を形成し、前記写真現像型スイッチング可能メモリ素子パターンの上部及び側面を覆うように前記第２電極を形成することを特徴とする請求項１６、１９、２０、２１のうちいずれか一項に記載の抵抗メモリセル形成方法。
【請求項２５】
前記第１電極は前記基板上に絶縁膜及び前記第１電極のための第１導電物質を蒸着した後、前記写真現像型スイッチング可能メモリ素子パターンをエッチングマスクとして前記第１導電物質をエッチングすることによって形成され、
前記第２電極は前記絶縁膜及び前記写真現像型スイッチング可能メモリ素子パターン上に前記写真現像型スイッチング可能メモリ素子パターンを露出する第２コンタクトホールを具備する写真現像型物質膜を形成し、前記第２コンタクトホール及び前記写真現像型物質膜上に前記第２電極のための第２導電物質を形成してパターニングすることによって形成されることを特徴とする請求項１６、１９、２０、２１のうちいずれか一項に記載の抵抗メモリセル形成方法。
【請求項２６】
前記第１電極は前記基板上に絶縁膜及び前記第１電極のための第１導電物質を蒸着した後、前記写真現像型スイッチング物質膜パターンをエッチングマスクとして前記第１導電物質をエッチングすることによって形成され、
前記第２電極は前記絶縁膜及び前記写真現像型スイッチング可能メモリ素子パターン上に平坦化高分子膜及び前記第２電極のための第２導電物質を形成して前記第２導電物質をパターニングすることによって形成されることを特徴とする請求項１６、１９、２０、２１のうちいずれか一項に記載の抵抗メモリセル形成方法。
【請求項２７】
複数階の電極ラインと、
前記電極ラインの隣接する階の間に配置され、かつ前記電極ラインの隣接する階が互いに交差し同一階の前記電極が互いに平行となるようにした絶縁膜と、
各階の電極ラインの一つと絶縁膜の間に配置され、前記電極ラインと同じ形態である光現像型スイッチング可能メモリ素子ラインと、を含む多層抵抗メモリ配列。
【請求項２８】
前記絶縁膜は平坦化高分子膜であることを特徴とする請求項２７に記載の多層抵抗メモリ配列。
【請求項２９】
前記絶縁膜は写真現像型物質膜で、
前記写真現像型物質膜は交差する電極ラインの交点部分にそれぞれの写真現像型スイッチング可能メモリ素子パターンを露出するコンタクトホールを具備し、
前記写真現像型物質膜の上に形成された電極ラインは前記写真現像型物質膜のコンタクトホールを満たして前記写真現像型スイッチング可能メモリ素子パターンに連結されることを特徴とする請求項２７に記載の多層抵抗メモリ配列。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置に係り、より詳細には抵抗メモリセル及びその形成方法、そして抵抗メモリ配列に関する。
【背景技術】
【０００２】
通常的に半導体製造工程は薄膜蒸着工程、拡散工程、酸化工程、イオン注入工程、フォトリソグラフィ工程、エッチング工程などの単位工程を含む。このうち、フォトリソグラフィ工程はあらかじめドーピングされた回路パターンに対応するフォトレジストパターンを基板上に形成することを含む。基板上に形成されたフォトレジストパターンをエッチングマスクとして用いて、それによって露出した下部の薄膜をエッチングすることによって回路パターンが基板に移される。
【０００３】
フォトレジストパターンを基板上に形成するフォトリソグラフィ工程はフォトレジスト物質のコーティング、光露出及び現像工程を含む。光によって露出したフォトレジスト物質が光化学的（ｐｈｏｔｏｃｈｅｍｉｃａｌｌｙ）に変わるようになり、これによって光によって露出した部分と、そうではない部分が化学的に異なる構成を示すようになる。よって、適切な現像溶液によって二つの部分のうちの一部分が選択的に除去されて現像液によって除去されない部分がフォトレジストパターンになる。
【０００４】
光露出及び現像工程によって形成されたフォトレジストパターンは下部膜質をエッチングするためのエッチングマスクとして用いられた後にアッシング（ａｓｈｉｎｇ）、ストリッピング（ｓｔｒｉｐｐｉｎｇ）などの工程を通じて除去されなければならない。アッシングはプラズマエッチング装備内で酸素プラズマを利用してフォトレジストパターンを除去するものであり、ストリッピングは硫酸及び酸化剤の混合溶液を用いて約１２５℃程度でフォトレジストパターンを除去するものである。フォトレジストパターンを除去するのにおいて、その下部に形成されたパターンにどのような影響も与えず、できる限りはやく除去されることが要求される。
【０００５】
このようなフォトレジストパターン除去工程に係る問題をメモリセル製造の観点から説明する。
【０００６】
最近、有機物をメモリ素子として採択して抵抗メモリセルを製造しようとする試みが行われており、図１に従来の有機物をメモリ素子として採択した交点メモリ配列が概略的に図示されている。図１を参照すると、有機メモリセル配列で互いに平行な複数個の上部電極１５が互いに平行な複数個の下部電極１１と互いに交差する。上部電極１５及び下部電極１１の間にメモリ素子として作用する有機物薄膜１３が位置する。したがって、上部電極１５及び下部電極１１、そしてこれらの交差領域に位置する有機物薄膜が単位メモリセルを形成する。図１の交点メモリ配列は、下部電極１１を形成した後、有機物薄膜１３を形成して、次に、上部電極のために導電膜を蒸着した後、上部電極のための導電膜に対するパターニング工程を進行して上部電極１５を形成することを含んでなされる。上部電極１５形成のためのパターニング工程はフォトリソグラフィ工程、アッシング及びストリッピング工程のようなフォトレジスト除去工程が要求される。
【０００７】
有機物を利用した抵抗メモリセルを集積化するためには、上述のようなフォトリソグラフィ工程及びフォトレジストパターン除去工程を進行した後、有機物のようなメモリ素子が劣化されないほどの熱的、機械的、化学的安全性を有するのが非常に重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、メモリ素子として使われる有機物はフォトリソグラフィ工程とフォトレジストパターン除去工程のアッシング工程時の高温の酸化工程、プラズマ粒子エネルギー及び反応性ラジカル、そしてストリッピング工程での化学溶液などのようなフォトリソグラフィ工程及びフォトレジスト除去環境から劣化されやすい。フォトレジスト除去工程による有機物質の劣化は抵抗メモリセルの動作特性の劣化につながる。例えば、二つの抵抗状態の区別が曖昧になるか、スイッチング動作時、漏洩電流が増加するか、スイッチング動作のために高電圧が要求される劣化された動作特性が惹起される。
【０００９】
また、メモリ素子として用いる有機物薄膜がメモリセル単位に分離しなければ、隣接したメモリセルの間で漏洩電流が発生して集積度を高めるのに限界が発生することができる。
【００１０】
少なくともこのような事情を勘案して本発明が提案され、本発明はアッシング及びストリッピング工程を実行せず、セル単位に分離した抵抗メモリ素子を含む抵抗メモリセル製造方法及びそれによる抵抗メモリセルを提供することを目的とする。
【００１１】
本発明の他の目的は、良好な特性の抵抗メモリセルを含む抵抗メモリ配列及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記本発明の目的を解決するために本発明の抵抗メモリセルは、光化学線照射（ａｃｔｉｎｉｃ  ｉｒｒａｄｉａｔｉｏｎ）によってパターニングされ、区別可能な抵抗状態の間で可逆的にスイッチング可能な“写真現像型スイッチング可能物質（ｐｈｏｔｏｉｍａｇｅａｂｌｅ  ｓｗｉｔｃｈａｂｌｅ  ｍａｔｅｒｉａｌ）”をメモリ素子として用いられることを一特徴とする。
【００１３】
本発明の“写真現像型スイッチング可能物質”はその用語から認識することができるように、光、電子ビームなどを利用した光化学線照射によって直接的にパターニングされることができ、また、印加された電気的信号によって区別可能な抵抗状態の間で可逆的にスイッチング可能な任意の物質である。前記写真現像型スイッチング可能物質をスイッチングするために印加される電気的信号は例えば電圧または電流などとすることができ、これらは前記写真現像型スイッチング可能物質に連結された向き合う二つの電極を媒介にして前記写真現像型スイッチング可能物質に印加される。例えば、印加される電圧の極性または大きさに応じて前記写真現像型スイッチング可能物質が互いに区別される抵抗状態を有するようになる。
【００１４】
本発明の写真現像型スイッチング可能物質はフォトレジストの助力なしに直接的な光露出及び現像によってパターニングされ、またパターニングされた写真現像型スイッチング可能物質がメモリ素子として用いられる。したがって、本発明によると、従来と異なり、フォトレジストパターンの除去のためのアッシング、ストリッピング工程などが基本的に必要ではないから、特性劣化なしに写真現像型スイッチング可能メモリ素子パターンを形成することができる。
【００１５】
本発明の一実施形態において、前記写真現像型スイッチング可能メモリ素子パターンはおよそ１０００ナノメートル以下の厚さを有し、前記写真現像型スイッチング可能物質を電極が形成された基板上にスピンコーティングした後、光露出及び現像することによって形成することができる。
【００１６】
前記写真現像型スイッチング可能物質は、スイッチング特性を示すスイッチング可能高分子物質（ｓｗｉｔｃｈｉｎｇ  ｏｒｇａｎｉｃ  ｐｏｌｙｍｅｒ）と光酸発生剤（ｐｈｏｔｏａｃｉｄ  ｇｅｎｅｒａｔｏｒ）、光酸化合物（ｐｈｏｔｏａｃｉｄ  ｃｏｍｐｏｕｎｄ）のような光増感剤（ｐｈｏｔｏｓｅｎｓｉｔｉｚｅｒ）を混合するか、化学反応させることによって形成することができる。前記スイッチング可能高分子物質は光、電子ビームなどを利用した光化学線照射によって直接的にパターニングされることができる高分子物質である。例えば、前記スイッチング可能高分子物質は、特別にこれに限定されないが、ＴＣＮＱ（ｔｅｔｒａｃｙａｎｏｑｕｉｎｏｄｉｍｅｔｈａｎｅ）、ポリ[３-６-メトキシヘキシル]チオフェン、ローズベンガルＲｏｓｅＢｅｎｇａｌ、ポリ３，４-エチレン-ジ-オキシチオフェン{ｐｏｌｙ３，４-ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ}などを含むことができる。
【００１７】
また、前記写真現像型スイッチング可能物質は、写真現像型有機高分子物質（ｐｈｏｔｏｉｍａｇｅａｂｌｅ  ｏｒｇａｎｉｃ  ｐｏｌｙｍｅｒ）にスイッチング特性を提供する成分（ｓｗｉｔｃｈｉｎｇ  ｃｏｍｐｏｎｅｎｔ）を均一に分散させることによって形成することができる。前記スイッチング特性を提供する成分は、例えばこれに特別に限定されないが、ナノ粒子、金属イオンまたは金属塩を含む。前記ナノ粒子は特別にこれに限定されないが、アルミニウム、銅、ニッケル、鉄、コバルト、金、銀、マグネシウム、インジウム、カルシウム、リチウム、クロム、チタン、タンタルなどの金属とこれらの合金、導電性金属酸化物を含むおよそ１００ナノメートル以下の大きさを有する金属性ナノ粒子、３，４-ポリエチレン-ジオキシ-チオフェンポリスチレン-サルフォネート（３，４-ｐｏｌｙｅｔｈｙｌｅｎｅｄｉｏｘｙ-ｔｈｉｏｐｈｅｎｅｐｏｌｙｓｔｙｒｅｎｅ-ｓｕｌｆａｔｅ）、ポリアニリン（ｄｏｐｅｄｐｏｌｙａｎｉｌｉｎｅ）を含むおよそ１００ナノメートル以下の大きさを有する導電性ポリマーナノ粒子、バックミンスターフラーレン（ｂｕｃｋｍｉｎｓｇｔｅｒｆｕｌｌｅｒｅｎｅ）、デンドリモｄｅｎｄｒｉｍｅｒ、炭素ナノチューブを含むおよそ１００ナノメートル以下の大きさを有する導電性有機性ナノ粒子、または前記金属性ナノ粒子、導電性ポリマーナノ粒子、導電性有機性ナノ粒子をアルキルチオールが取り囲むおよそ１００ナノメートル以下の大きさを有する有機／無機複合ナノ粒子を含む。前記金属塩は電圧が印加される時、陽イオン及び陰イオンに分解されることができる金属塩として、これに限定されるのではないが、塩化ナトリウム、塩化セシウムを含む。前記金属イオンはこれに限定されるのではないが、アルミニウム、銅、銀、金、ニッケル、クロム、チタン、タンタル、亜鉛、すずなどの金属イオンを含む。
【００１８】
例えば銅イオンの場合、前駆物質としてＣｕ（ＢＦ４）２を用いて、Ｃｕ（ＢＦ４）２を写真現像型有機高分子物質にＴＨＦ（ｔｅｔｒａ  ｈｙｄｒｏｆｕｒａｎｅ）のような適切な溶媒を用いて混合することによって、前記写真現像型スイッチング可能物質を形成することができる。
【００１９】
前記写真現像型有機高分子物質は光、電子ビームなどを利用した光化学線照射によって直接的にパターニングされることができる物質である。例えば前記写真現像型有機高分子物質は光酸発生剤（Ｐｈｏｔｏａｃｉｄ  ｇｅｎｅｒａｔｏｒ）、光酸化合物（ｐｈｏｔｏａｃｉｄ  ｃｏｍｐｏｕｎｄ）のような光増感剤（ｐｈｏｔｏｓｅｎｓｉｔｉｚｅｒ）が含まれた有機高分子物質である。前記有機高分子物質はおよそ１００℃以上の高い硝子転移温度を有する耐熱性有機高分子物質であることが望ましい。前記有機高分子物質はこれに限定されないが、例えば、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリアミド（ｐｏｌｙａｍｉｄｅ）、ポリメチルメタクリルレート（ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ）、ポリベンゾオキサゾール（ｐｏｌｙｂｅｎｚｏｘａｓｏｌ）、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）、ポリカーボネート（ｐｏｌｙｃａｒｂｏｎａｔｅ）、ポリオレフィン（ｐｏｌｙｏｌｅｆｉｎｅ）、ポリエステル（ｐｏｌｙｅｓｔｅｒ）、ポリウレタン（ｐｏｌｙｕｒｅｔｈａｎｅ）、ポリアセタール（ｐｏｌｙａｃｅｔａｌ）、ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）、ポリサルフォネート（ｐｏｌｙｓｕｌｆｏｎａｔｅ）などの絶縁性ポリマーと、ポリフェニレンビニレン（ｐｏｌｙｐｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ）、ポリチオフェン（ｐｏｌｙｔｈｉｏｐｈｅｎｅ）、ポリアセチレン（ｐｏｌｙａｃｅｔｈｙｌｅｎｅ）、ポリパラフェニレン（ｐｏｌｙｐａｒａｐｈｅｎｙｌｅｎｅ）、ポリアニリン（ｐｏｌｙａｎｉｌｉｎｅ）、ポリピロール（ｐｏｌｙｐｙｒｒｏｌｅ）、ポリフルオレン（ｐｏｌｙｆｌｕｏｒｅｎｅ）、ポリパラフェニレン（ｐｏｌｙｐａｒａｐｈｅｎｙｌｅｎｅ）、これらの誘導体及び共重合体などの半導体性ポリマーを含む。前記光増感剤と前記有機高分子物質を混合したり化学反応させることによって前記有機高分子物質の主鎖（ｍａｉｎｃｈａｉｎ）または側鎖（ｓｉｄｅｃｈａｉｎ）が適切に変更されて、これによって前記写真現像型有機高分子物質を形成することができる。
【００２０】
光に露出した写真現像型スイッチング可能物質は、光増感剤によって例えば架橋結合（ｃｒｏｓｓｌｉｎｋ：クロスリンク）が発生し、光に露出しない部分とは異なる化学的構造を有するようになって、これによって適切な現像液によって光に露出しない部分が選択的に除去され、光に露出した部分は残存してメモリ素子パターンが形成される。またはその反対に光によって露出しない部分が残存してメモリ素子パターンを形成することができる。
【００２１】
前記写真現像型スイッチング可能物質膜と前記電極が形成された基板の間にスイッチング可能有機高分子膜をさらに形成することができる。前記スイッチング可能有機高分子膜は例えば前記列挙されたような有機高分子物質に前記スイッチング機能を提供する成分を均一に分散させることによって形成することができる。この時、光露出及び現像によって形成された写真現像型スイッチング可能メモリ素子パターンをエッチングマスクとして用いて、下部のスイッチング可能有機高分子膜がパターニングされる。パターニングされたスイッチング可能有機高分子膜と前記写真現像型スイッチング可能メモリ素子パターンがともにメモリ素子と作用する。
【００２２】
本発明の他の実施形態において、前記写真現像型スイッチング可能メモリ素子パターンは上述の写真現像型有機高分子物質を電極が形成された基板上にスピンコーティングした後、光露出、現像、熱処理を進行することによって形成することができる。前記熱処理は前記現像の前または現像の後または現像前後に実施することができ、これによって前記電極と前記写真現像型有機高分子物質膜との間の界面にスイッチング特性を提供するナノクラスター層（ｎａｎｏｃｌｕｓｔｅｒ  ｌａｙｅｒ）が形成される。前記熱処理は例えば３００℃以上で進行することができる。ここで、前記写真現像型有機高分子物質と前記電極が形成された基板の間に有機高分子膜をさらに形成することができる。この時、前記有機高分子膜と前記電極との間に前記ナノクラスター層が形成され、光露出及び現像によって形成された写真現像型有機高分子物質膜パターンをエッチングマスクとして用いて下部の前記有機高分子膜及び前記ナノクラスター層がパターニングされる。
【００２３】
本発明のさらに他の実施形態において、前記写真現像型スイッチング可能メモリ素子パターンは電極が形成された基板に前記写真現像型有機高分子薄膜及びスイッチング特性を提供する金属薄膜を少なくとも１回以上積層した後、光露出、現像工程を進行することによって形成することができる。ここで、最上層の写真現像型有機高分子薄膜をエッチングマスクとして使うことができることを考慮すれば、前記最上層の写真現像型有機高分子膜を除いた他の層の有機高分子薄膜は写真現像特性を具備する必要はないであろう。また、熱処理工程を追加的に進行する場合、前記写真現像型有機高分子薄膜及び前記スイッチング特性を提供する金属薄膜の間の界面にナノ粒子を生成することができる。
【００２４】
前記抵抗メモリセルの二つの電極は前記写真現像型スイッチング可能メモリ素子パターンに電圧または電流を印加するためのものであり、多様な物質及び多様な方法を通じて形成することができる。
【００２５】
例えば、前記二つの電極は、これに限定されないが、独立的にＡｌ、Ｃｕ、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、銀、金、多結晶シリコン、タングステン（Ｗ）などで形成することができる。
【００２６】
前記抵抗メモリセルの下部電極は、前記スイッチング可能メモリ素子パターンが形成される前にあらかじめ決められたとおりの形状を有するように形成されるか、前記スイッチング可能メモリ素子パターンが形成された後、これをエッチングマスクとして用いるエッチング工程によって形成することができる。一方、前記抵抗メモリセルの上部電極は前記スイッチング可能メモリ素子パターンが形成された後に形成される。
【００２７】
一つの実施形態において、前記抵抗メモリセルの下部電極は導電物質を蒸着した後、上述のように形成された写真現像型スイッチング可能メモリ素子パターンをエッチングマスクとして用いるエッチング工程を進行することによって形成することができる。すなわち、前記下部電極のために導電物質を蒸着して上述のような方法で前記下部電極用導電物質上に第１方向に伸張しながら互いに離れた写真現像型スイッチング可能メモリ素子ラインを形成する。前記写真現像型スイッチング可能メモリ素子ラインをエッチングマスクとして用いて下部に露出した導電物質をパターニングして下部電極ラインを形成する。平坦化高分子物質を形成した後、前記平坦化高分子物質上に前記下部電極ライン及びメモリ素子ラインと交差する第２方向に伸張する互いに離れた上部電極ラインを形成する。これによって、前記上部電極ライン及び下部電極ラインが交差する部分のそれぞれに単位抵抗メモリセルが定義される交点メモリ配列が形成される。前記平坦化高分子物質は熱的、機械的、化学的、電気的安全性が優れた物質で形成することができる。例えば前記平坦化高分子物質はポリイミド、ポリアミド、ポリメチルメタクリレート、ポリベンゾオキサゾール、ポリスチレン、ポリカーボネート、ポリオレフィン、ポリエステル、ポリウレタン、ポリアセタール、ポリシリコン、ポリサルフォネートを含む絶縁性ポリマーを含む。このような平坦化高分子物質はスピンコーティングによって、別途の平坦化工程なしに、前記下部電極ライン及びメモリ素子ラインの間の空間を満たしながら平坦な上部表面を有するように形成することができる。また、前記平坦化高分子物質は熱的、機械的、化学的及び電気的特性が優れており、前記上部電極ラインを形成するための写真工程、アッシング及びストリッピング工程で前記メモリ素子ラインを保護する。前記上部電極ライン及びメモリ素子ラインが交差する部分に形成された高分子物質は非常に薄く形成される。しかし隣接したメモリ素子ラインの間に形成された高分子物質は、上部電極ライン及びメモリ素子ラインが交差する部分に形成された高分子物質より前記下部電極ライン及びメモリ素子ラインの厚さに該当する厚さだけ厚い。したがって、隣接したメモリ素子ラインの間に形成された高分子物質は厚くてスイッチング機能を提供せず、隣接メモリセルによる動作妨害は発生しない。
【００２８】
ここで、前記平坦化高分子物質を形成しないこともでき、この場合、前記上部電極ラインは前記写真現像型スイッチング可能メモリ素子ラインを完全に囲むように、すなわち前記メモリ素子ラインの上部面及び両側面を覆うように形成される。よって、前記メモリ素子ラインが前記上部電極ラインのための写真工程、アッシング及びストリッピング工程から保護される。または前記平坦化高分子物質に代えて写真現像型物質膜を形成することができる。この場合、前記写真現像型物質膜が直接的にパターニングされて前記写真現像型スイッチング可能メモリ素子ラインを露出するビアホールが形成され、上部電極ラインのための導電物質が前記ビアホールの内部及び前記写真現像型物質膜上に形成された後、パターニング工程が進行され、上部電極ラインが形成される。前記写真現像型物質膜はスピンコーティングによって、別途の平坦化工程なしに、前記下部電極ライン及びメモリ素子ラインの間の空間を満たしながら平坦な上部表面を有するように形成することができる。また、前記写真現像型物質膜はパターニングされた後に除去されず、残存するので、根本的に前記パターニングされた写真現像型物質膜に対するアッシング及びストリッピング工程が実行されない。また、パターニングされた残存する写真現像型物質膜は前記上部電極ラインのための写真工程、アッシング及びストリッピング工程で前記メモリ素子ラインを保護する。
前記下部電極、メモリ素子パターン及び上部電極を多層形成することによって多層交点メモリ配列を形成することができる。これによる多層交点メモリ配列は絶縁膜によって絶縁されながら積層され、そして上下に隣接する層の間で互いに交差するように配置される互いに平行な複数個の電極ラインと、各層の電極ラインと絶縁膜との間に位置し、前記電極ラインと同一の形状の写真現像型スイッチングメモリ素子パターンを含む。
【００２９】
前記多層交点メモリ配列で前記絶縁膜は前記平坦化高分子物質や前記写真現像型物質膜である。前記絶縁膜が前記写真現像型物質である場合、前記写真現像型物質膜上に形成された電極ラインは前記写真現像型物質膜のビアホールを満たして前記写真現像型スイッチングメモリ素子ラインに連結される。
【００３０】
一実施形態において、前記抵抗メモリセルの二つの電極のうち少なくともいずれか一電極例えば下部電極はプラグ形態に形成することができる。前記下部電極プラグは前記絶縁膜内にコンタクトホールを形成して、ここに導電物質を満たすことによって形成することができる。前記コンタクトホール内に導電物質を満たすことは導電物質を蒸着して、平坦化工程を使うことによって行うことができる。前記下部電極プラグを形成した後、前記絶縁膜上にそれぞれ前記第１方向に配列された下部電極プラグに連結される写真現像型スイッチング可能メモリ素子ラインを形成する。平坦化高分子物質を形成した後、前記平坦化高分子物質上に、前記メモリ素子ラインと交差する第２方向に伸張し、互いに離れた上部電極ラインを形成する。ここで、前記平坦化高分子物質を形成しないこともでき、この場合、前記上部電極は前記写真現像型スイッチング可能メモリ素子ライン及びその両側の絶縁膜を覆うように形成される。または前記平坦化高分子物質に代えてフォトレジスト膜のような写真現像型物質膜を形成することができる。この場合、前記写真現像型物質膜がパターニングされて前記写真現像型スイッチング可能メモリ素子ラインを露出するビアホールが形成され、上部電極ラインのための導電物質が前記ビアホールの内部及び前記写真現像型物質膜上に形成された後、パターニング工程が進行されて上部電極ラインが形成される。
【００３１】
前記下部電極プラグのそれぞれは選択トランジスタのソース（またはドレイン）に連結することができ、この時、前記選択トランジスタのドレイン（またはソース）はドレインラインまたはソースラインに連結される。このようなメモリ配列構造は通常的なＣＭＯＳ工程を通じて容易に製造することができる。すなわち、上述の通常のＭＯＳ工程を通じて前記選択トランジスタが形成され、前記選択トランジスタのソースに連結されるソースラインが形成された後に上述の方法で下部電極プラグ、メモリ素子ライン及び上部電極ラインが形成される。
【００３２】
または前記第１方向に配列された下部電極ラインは導電性ラインに連結することができる。すなわち、前記導電性ライン及び前記メモリ素子ラインは前記第１方向に伸張し、前記絶縁膜内に形成された下部電極プラグによって互いに連結され、前記上部電極ラインは前記第２方向に伸張して前記下部電極プラグが形成された位置で前記メモリ素子ラインと交差する。このような交点メモリ配列は選択トランジスタを要しない。
【００３３】
一実施形態において、前記電極のうち少なくともいずれか一電極、例えば（下部電極）は、ダマシン工程を通じて形成することができる。絶縁膜をパターニングして下部電極を限定するライン型溝（ｇｒｏｏｖｅ  ｏｒ  ｔｒｅｎｃｈ）を形成して、前記ライン型溝を導電物質で満たして下部電極を形成する。次に、上述のような方法で写真現像型スイッチング可能メモリ素子パターン及び上部電極を形成する。
【発明の効果】
【００３４】
本発明によると、光化学線照射によって直接的にパターニングすることができ、印加された電圧によって互いに区別される抵抗状態の間で、可逆的にスイッチングされる写真現像型スイッチング可能物質をメモリ素子として採択するので、簡単でかつ効率的に抵抗メモリ装置を実現することができる。
【００３５】
また写真現像型スイッチング可能物質は、既存の半導体製造工程でフォトレジストとして広く知られた物質に本発明に係る方式でスイッチング特性を提供する成分を追加することによって容易に写真現像型スイッチング可能物質を製造することができる。
【発明を実施するための最良の形態】
【００３６】
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の様々な実施形態を通じて容易に理解されるであろう。
【００３７】
図において、層（電極、薄膜、膜、ライン、パターンを含む）及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成することができるものであり、またはそれらの間に第３の層を介在させることができるものでもある。明細書の全体にわたって同一の参照番号は同一の構成素子を示す。また、本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために使われたが、これら領域、膜がこのような用語によって限定されてはならない。また、これら用語はただある所定領域または膜を他の領域または膜と区別させるために使われただけである。よって、ある一実施形態への第１膜として言及された膜が、他の実施形態では第２膜として言及することもできる。
【００３８】
本明細書で使われた“基板”は露出した半導体表面を有する半導体に基づいて任意の構造を含むことができる。そのような構造はシリコン、絶縁層上のシリコン、サファイア上のシリコン、ドーピング、そしてドーピングされないシリコン、基礎半導体層に支持されるエピタキシャル層、他の半導体構造を含むものと理解されなければならない。また、半導体はシリコンに基づくことはなく、シリコン-ゲルマニウム、ゲルマニウム、ゲルマニウムヒ化物（ｇｅｒｍａｎｉｕｍ  ａｒｓｅｎｉｄｅ）などでありうる。また、基板を言及する時、前記基板は所定の半導体工程が進行されて領域、導電層、絶縁層、またはこれらのパターン、接合領域が形成された状態の基板でありうる。
【００３９】
本明細書では、薄膜、層、物質、ラインまたはパターンの前に記載した“スイッチング可能”という用語は、その薄膜、層、物質、ラインまたはパターンが印加された電圧によって区別可能な抵抗状態の間で、可逆的にスイッチングすることができるということを意味する。そして薄膜、層、または物質の前に記載した“写真現像型”であるという用語はその薄膜、層、または物質が光化学線照射及び現像によって、あらかじめ決まった形状の通り直接的にパターニングされることができるということを意味する。また、そのような写真現像型薄膜、層、または物質に対する光化学線照射及び現像によって形成されたパターンを、通常のフォトレジストパターンを用いたエッチングによって形成されたパターンと区別するため“写真現像型”という用語を用いる。
【００４０】
写真現像型スイッチング可能物質の製造
本発明は写真現像型スイッチング可能物質（ｐｈｏｔｏｉｍａｇｅａｂｌｅ  ｓｗｉｔｃｈａｂｌｅ  ｍａｔｅｒｉａｌ）を用いて抵抗メモリセルのメモリ素子を形成する。本発明の写真現像型スイッチング可能物質は有機高分子物質に基づいている。有機高分子物質はポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリアミド（ｐｏｌｙａｍｉｄｅ）、ＰＭＭＡ（ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌ）、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）、ポリカーボネート（ｐｏｌｙ ｃａｒｂｏｎａｔｅ ）、ポリオレフィン、ポリエステル、ポリウレタン、ポリアセタール、ポリシリコン、ポリスルホネート（ｐｏｌｙ ｓｕｌｆｏｎａｔｅ）などの絶縁性ポリマーと、ポリ（フェニレンビニレン）、ポリチオフェン、ポリアセチレン、ポリパラフェニレン、ポリアニリン、ポリピロール、ポリフルオレン、ポリパラフェニレン、これらの誘導体及び共重合体などの半導体性ポリマーを含む。ところで半導体製造工程は熱的環境で進行されることを考慮すれば、耐熱性有機高分子物質がより望ましいだろう。
【００４１】
上で並べたような有機高分子物質を形成した後、現像工程を通じてパターニングすることができるようにするために有機高分子物質に光増感剤を添加し、有機高分子物質がメモリとしての機能を示すようにするためにナノ粒子、金属イオンまたは、金属塩を添加する。有機高分子物質とＰＡＧ（Ｐｈｏｔｏａｃｉｄｇｅｎｅｒａｔｏｒ）または光酸化合物（ｐｈｏｔｏａｃｉｄｃｏｍｐｏｕｎｄ）のような光増感剤を混合したり化学反応させることによって前記有機高分子物質の主鎖（ｍａｉｎｃｈａｉｎ）または側鎖（ｓｉｄｅｃｈａｉｎ）が適切に変更され、これによって写真現像型有機高分子物質を形成することができる。一方、有機高分子物質にナノ粒子、金属イオンまたは、金属塩を適切な溶媒を使って分散させることによってスイッチング可能有機高分子物質を形成することができる。前記ナノ粒子は特別これに限定されるのではないが、Ａｌ、Ｃｕ、Ｎｉ、Ｆｅ、Ｃｏ、金、銀、Ｍｇ、Ｉｎ、Ｃａ、Ｌｉ、導電性属酸化物を含むおよそ１００ナノメートル以下の大きさを有する金属性ナノ粒子、３，４-ポリエチレン-ジオキシ-チオフェンポリスチレン-サルフォネート（３，４-ｐｏｌｙｅｔｈｙｌｅｎｅ  ｄｉｏｘｙ-ｔｈｉｏｐｈｅｎｅｐｏｌｙｓｔｙｒｅｎｅ-ｓｕｌｆｏｎａｔｅ）、ドーピングされたポリアニリンを含むおよそ１００ナノメートル以下の大きさを有する導電性ポリマーナノ粒子、バックミンスターフラーレン、デンドリマー、炭素ナノチューブを含むおよそ１００ナノメートル以下の大きさを有する導電性有機性ナノ粒子、または前記金属性ナノ粒子、導電性ポリマーナノ粒子、導電性有機性ナノ粒子をアルキルチオールが取り囲むおよそ１００ナノメートル以下の大きさを有する有機/無機複合ナノ粒子を含む。前記金属塩は電圧が印加される時、陽イオン及び陰イオンに分解されることができる金属塩として、これに限定されるのではないが、ＮａＣｌ、ＣｓＣｌを含む。前記金属イオンはこれに限定されるのではないが、Ａｌ、Ｃｕ、銀、金、Ｎｉ、Ｃｒ、Ｔｉ、Ｔａ、Ｚｎ、Ｓｎなどの金属イオンを含む。
【００４２】
前記ような方式に形成された写真現像型有機高分子物質にナノ粒子、金属イオンまたは金属塩を分散させることによって、写真現像型スイッチング可能有機高分子物質を形成することができる。または前記のような方式に形成されたスイッチング可能有機高分子物質と光増感剤を混合するか化学反応させることによって写真現像型スイッチング可能有機高分子物質を形成することができる。
【００４３】
このように形成された写真現像型スイッチング可能物質を基板上にスピンコーティングなどの方法を使って形成した後、光化学線照射及び現像工程を進行することによって所望の形態のメモリ素子パターンを形成することができる。
【００４４】
他の方式として基板上に写真現像型物質膜と、上述の金属の薄膜のような薄い導電性薄膜を相互に積層することによって、写真現像型スイッチング可能物質膜を形成することができる。続いて、光化学線照射及び現像工程を進行することによって所望の形態のメモリ素子パターンを形成することができる。前記薄膜は非常に薄くて前記写真現像型物質膜のための現像液で除去される。ところで、もしそうではない場合、現像工程を経た写真現像型物質膜パターンをエッチングマスクとして用いて前記導電性薄膜をエッチングすることもできる。
【００４５】
また他の方式として、基板上に写真現像型物質膜を形成した後、熱処理工程を進行することによって写真現像型物質膜がスイッチング特性を有するようにできる。熱処理工程によって写真現像型物質膜と基板との界面にスイッチング特性を提供する薄いナノクラスター層が形成される。写真現像型物質膜が電極の上に形成される点を考慮すれば、ナノクラスター層は導電性を有するであろう。前記熱処理工程はおよそ３００℃以上で進行されるので、既に述べたように写真現像型物質膜は写真現像型耐熱性有機高分子物質であることが望ましいだろう。同様に、所望の形態のメモリ素子パターンを形成するためには光化学線照射及び現像工程を進行する。電極と写真現像型物質膜との間の界面に形成されるナノクラスター層は非常に薄いので、現像工程で除去することができ、光化学線照射及び現像工程と熱処理工程の間の工程進行順序は大きく関係がないが、望ましくは先に露光及び現像工程を進行した後、熱処理工程を進行する。このようにすることで、自体整列的な方式でナノクラスター層が上下の電極が交差する領域に限定されるであろう。
【００４６】
メモリセル形成
抵抗メモリセルは上述したような方法などで形成されたメモリ素子パターンに電気的な信号を供給するための二つの電極を含むために、電極の形態は多様な方式を通じて多様に形成されることができる。以下では多様な電極形態を有する抵抗メモリセル形成方法に対して図面を参照しながら説明をする。以下の多く実施形態で特別に言及しなければ、メモリ素子またはメモリ素子パターンは上述した写真現像型スイッチング可能物質に形成されたものを示す。
【００４７】
第１実施形態
図２Ａ乃至図２Ｅは本発明の一実施形態による抵抗メモリセル形成方法を説明するための基板の一部断面図である。
【００４８】
図２Ａを参照すれば、基板１０１上に絶縁膜１０３を形成する。絶縁膜１０３は通常的な薄膜蒸着工程を通じて形成され、例えばシリコン酸化膜または、シリコン酸化膜及シリコン窒化膜の組合による多層膜でありうる。通常的な写真工程及びエッチング工程を進行して絶縁膜１０３内にコンタクトホール（ｃｏｎｔａｃｔｈｏｌｅ）を形成した後、ここに導電物質を満たして第１電極１０５を形成する。コンタクトホール内に導電物質を満たすことは導電物質を蒸着した後、化学的機械的研磨または、エッチ・バック（ｅｔｃｈ-ｂａｃｋ）などの平坦化工程を進行することによって成り立たせることができる。第１電極１０５はＡｌ、Ｃｕ、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、銀、金、多結晶シリコン、Ｗなどで形成させることができる。
【００４９】
続いて、図２Ａを参照すれば、絶縁膜１０３及び第１電極１０５上に写真現像型スイッチング可能物質膜１０７を形成する。所望のメモリ素子パターンの形態に対応する不透明パターン１０９ａを有する透明な第１石英基板１０９を通じて光、または電子ビームのような光化学線照射１１０を進行する。これによって、写真現像型スイッチング可能物質膜１０７で光化学線照射を受けた部分と、そうでない部分の間で化学構造上の差が発生する。
【００５０】
図２Ｂを参照すれば、適切な現像液を使ってある一部分を、本実施形態では光化学線照射を受けた部分を選択的にとり除いて、第１電極１０５に連結されるメモリ素子パターン１０７ａを形成する。本発明によれば、光化学線照射によって、自体的にパターニングされることができる物質がメモリ素子パターンで使われるから、メモリ素子パターン１０７ａは従来と違って、根本的にアッシング及びストリッピング工程の環境にさらされない。メモリ素子パターン１０７ａの形態は述べる説明から明確になるが、適用しようとするメモリ配列によって多様に決まる。
【００５１】
図２Ｃを参照すれば、メモリ素子パターン１０７ａを覆うように絶縁膜１０３上に光化学的露出によって直接的にパターニングすることができる絶縁膜、例えば写真現像型物質膜１１１を形成する。写真現像型物質膜１１１は、後述するように有機高分子物質と光増感剤を混合したり、反応させることによって形成される。この時、写真現像型物質膜１１１はスピンコーティングなどの方法で形成されて、別途の平坦化工程の助けなしにその上部が平坦になる。開口部１１５を定義する不透明パターン１１３ａを有する透明な第２石英基板１１３を通じて光化学的照射１１４を進行する。これによって写真現像型物質膜１１１で光化学線照射を受けた部分と、そうではない部分の間で化学構造上の差が発生する。
【００５２】
図２Ｄを参照すれば、適切な現像液を使って、ある一部分を、本実施形態では光化学線照射を受けた写真現像型物質膜を、選択的にとり除いて、メモリ素子パターン１０７ａを露出するコンタクトホール１１７を写真現像型物質膜１１１に形成する。写真現像型物質膜１１１は光化学線照射よって自体的にパターニングされるから、アッシング及びストリッピング工程が必要ではなく、コンタクトホール１１７によって露出したメモリ素子パターン１０７ａが根本的にアッシング及びストリッピング工程にさらされない。
【００５３】
図２Ｅを参照すれば、第２電極のための導電物質を蒸着し、通常的な写真工程及びエッチング工程を進行して第２電極１１９ａを形成する。この時、メモリ素子パターン１０７ａは写真現像型物質膜１１１によって保護されるから、第２電極１１９ａを形成するための導電物質に対するエッチング工程、そして第２電極１１９ａの形成に使われたフォトレジストパターンの除去のためのアッシング及びストリッピング工程からメモリ素子パターン１０７ａが保護される。第２電極１１９ａはＡl、Ｃｕ、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、銀、金、多結晶シリコン、Ｗなどで形成されることができる。
【００５４】
第２実施形態
図３Ａ及び図３Ｂは本発明の他の実施形態による抵抗メモリセル形成方法を説明するための基板の一部に対する断面図である。
【００５５】
本実施形態によれば、第２電極１１９ａがメモリ素子パターン１０７ａの側面及び上部面を覆うように形成される。したがって、本実施形態では図２Ａ乃至図２Ｅを参照して説明をした方法で写真現像型物質膜１１１が形成されないものと推測することができ、以後の説明からより明確になるであろう。
【００５６】
図３Ａを参照すれば、上述の図２Ａ乃至図２Ｂを参照して説明した工程を進行して、第１電極１０５及びメモリ素子パターン１０７ａを形成する。第１実施形態と違って、写真現像型物質膜を形成しないで第２電極のための導電膜１１９をメモリ素子パターン１０７ａを覆うように絶縁膜１０３上に形成する。導電膜１１９は、Ａl、Ｃｕ、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、銀、金、多結晶シリコン、Ｗなどで形成することができる。導電膜１１９上に通常的な光露出及び露光工程を進行して第２電極を限定するフォトレジストパターン１２１ａを形成する。フォトレジストパターン１２１ａの幅がメモリ素子パターン１０７ａの幅よりさらに広くなるように形成される。
【００５７】
図３Ｂを参照すれば、フォトレジストパターン１２１ａをエッチングマスクとして用いて露出した導電膜１１９をエッチングしてメモリ素子パターン１０７ａを取り囲む第２電極１１９ａを形成した後、フォトレジストパターン１２１ａをとり除く。
【００５８】
本の実施形態でも、第１実施形態と同様に光化学線照射によって自体的にパターニングされることができる物質がメモリ素子パターンで使われるから、メモリ素子パターン１０７ａは従来と違って、根本的にアッシング及びストリッピング工程環境に露出しない。
【００５９】
また、本実施形態によれば、第２電極１１９ａがメモリ素子パターン１０７ａを取り囲むから、フォトレジストパターン１２１ａをとり除くためのアッシング及びストリッピング工程にメモリ素子パターン１０７ａがさらされない。
【００６０】
これまでのメモリセル形成方法は二つの電極のうちでいずれか一つの第１電極１０５がコンタクトホールを満たすコンタクトプラグ（ｃｏｎｔａｃｔｐｌｕｇ）形態を示す場合に対して詳細に見てきた。このような構造の抵抗メモリセルを実際適用するためのメモリ配列は多様な形態を有することができるが、一つの例として特にシーモス（ＣＭＯＳ）工程を使って容易にメモリ配列を製造することができる。このようなメモリ配列の一例では単位メモリセルが選択トランジスタを含む。この時、選択トランジスタのドレイン（またはソース）が一つの電極１０５に電気的に連結され、ソース（またはドレイン）はソース（またはドレイン）ラインに連結され、ゲートは特定メモリセルを選択するワードラインで動作する。一方、第２電極１１９ａはビットラインで動作をする。このようなメモリ配列構造に対しては、図８乃至図１１を参照してさらに詳しく説明されるであろう。
【００６１】
第３実施形態
図４Ａ乃至図４Ｄを参照して本発明のさらに他の実施形態による抵抗メモリセル形成方法を説明する。
【００６２】
本実施形態によって形成された抵抗メモリセルでは、第１電極がコンタクトプラグ形態ではなく、第１電極とメモリ素子パターンが同一な形態を有する。製造工程的な側面では、メモリ素子パターンをエッチングマスクとして用いてエッチング工程を進行することによって第１電極が形成される。
【００６３】
図４Ａを参照すれば、基板２０３上に第１電極のための第１導電膜２０５及びメモリ素子パターンのための写真現像型スイッチング可能物質膜２０７を形成する。所望のメモリ素子パターンに対応する不透明パターン２０９ａを有する透明石英基板２０９を通じて、光化学線照射２１０を写真現像型スイッチング可能物質膜２０７に対して進行する。これによって光化学線照射が達成された部分と、そうではない部分の間に互いに化学的構造の差があるようになる。
【００６４】
適切な現像液を使って光化学線照射を受けた部分を選択的にとり除いて、図４Ｂに図示されたようにメモリ素子パターン２０７ａを形成する。本実施形態では光化学線照射を受けた部分が現像液で除去されることを説明したが、写真現像型スイッチング可能物質の感光性と係わるパターンまたは、現像液にしたがって光学的照射を受けない部分を除去することができるということは当業者にとって自明だろう。
【００６５】
図４Ｃを参照すれば、メモリ素子パターン２０７ａをエッチングマスクとして用いて露出した第１導電膜２０５をエッチングして第１電極２０５ａを形成する。第１電極２０５ａ及びメモリ素子パターン２０７ａの形態は、適用しようとするメモリ配列によって多様に決まり、交点抵抗メモリ配列に適用する場合、メモリ素子パターン２０７ａは第１方向に伸びる所定幅を有するライン形態であり、第１電極２０５ａも第１方向に伸びるライン形態を示す。
【００６６】
続いて、第１実施形態と同様に第１写真現像型物質膜２１１を形成した後、光化学線照射及び現像工程を進行してメモリ素子パターン２０７ａを露出するコンタクトホール２１７を形成する。
【００６７】
図４Ｄを参照すれば、コンタクトホール２１７を満たすように第１写真現像型物質膜２１１上に第２電極のための第２導電膜を形成し、第２写真現像型物質膜を形成した後、光化学線照射及び現像工程を進行して第２写真現像型物質膜パターン２２１ａを形成する。第２写真現像型物質膜パターン２２１ａをエッチングマスクと用いて下部の第２エッチングして第２電極２１９ａを形成する。ここで、第２電極２１９ａの形態は適用しようとするメモリ配列によって多様に決まるところ、交点抵抗メモリ配列に適用する場合、第２電極２１９ａはメモリ素子パターン２０７ａ及び第１電極２０５ａと交差する方向、例えば第２方向に伸びて所定幅を有するライン形態で、コンタクトホール２１７を満たすプラグ部分２２０によってメモリ素子パターン２０７ａに連結される。
【００６８】
したがって、交点メモリ配列において、第２電極２１９ａ及び第１電極２０５ａが交差する部分で単位抵抗メモリセルが形成される。
【００６９】
一方、交点メモリ配列の場合、第１電極、メモリ素子パターン及び第２電極構造を少なくとも１階以上層をスタック形成することによって、多層交点メモリ配列を形成することができるであろう。この時、第２写真現像型物質膜パターン２２１ａはスイッチング特性を提供することができる写真現像型スイッチング可能物質膜で形成されることが望ましい。これを図５を参照して説明をする。図５を参照すれば、第２電極２１９ａ及びメモリ素子パターン２２１ａを形成した後、コンタクトホール２２６を具備する第３写真現像型物質膜２２３を形成する。続いて、第３電極のための第３導電膜及び写真現像型スイッチング可能物質膜を形成して、光化学線照射及び現像工程を進行して下部のメモリ素子パターン２２１ａに交差する第１方向に伸びる上部メモリ素子パターン２２９ａを形成する。上部メモリ素子パターン２２９ａをエッチングマスクとして用いてその下部の第３導電膜をエッチングして第３電極２２７ａを形成する。第３電極２２９ａはコンタクトホール２２６を満たすプラグ部分２２５を通じてメモリ素子パターン２２１ａに連結される。
【００７０】
第４実施形態
図６Ａ乃至図６Ｂを参照して本発明のさらに他の実施形態による抵抗メモリセル形成方法を説明する。本実施形態は上述の第３実施形態と違って、第２電極２１９ａとメモリ素子パターン２０７ａの間に平坦化高分子物質膜２１１が介在し、それらが重畳する部分での平坦化高分子物質膜２１１の厚さｔが非常に薄く形成される。
【００７１】
図６Ａを参照すれば、第３実施形態と同様に基板２０３上に第１電極２０５ａ及びメモリ素子パターン２０７ａを形成する。続いて、第１電極２０５ａ及びメモリ素子パターン２０７ａを覆うように平坦化高分子物質膜２１１を基板２０３上に形成する。この時、平坦化高分子物質膜２１１はスピンコーティングによって形成されてその上部が平坦である。したがって追加的な平坦化工程が必要ではない。一方、メモリ素子パターン２０７ａ上部表面で測定される時、平坦化高分子物質膜２１１は非常に薄い厚さｔを有するように形成され、第１電極２０５ａと後続工程に形成される第２電極２１９ａが交差領域に定義される抵抗メモリセルのスイッチング特性に影響を与えない程度にその厚さが決まる。
【００７２】
図６Ｂを参照すれば、平坦化高分子物質膜２１１上に第２電極のための第２導電膜及び写真現像型スイッチング可能物質膜を順に形成する。写真現像型スイッチング可能物質膜に対して光化学的露出及び現像工程を進行して写真現像型スイッチング可能物質膜パターン２２１ａを形成し、これをエッチングマスクとして用いて露出した第２導電膜をエッチングして第２電極２１９ａを形成する。
【００７３】
本実施形態で第１電極２０５ａ及びメモリ素子パターン２０７ａを第１方向に走るライン形態で形成し、第２電極２１９ａを第１電極２０５ａ及びメモリ素子パターン２０７ａに交差する第２方向に走るライン形態で形成する場合、交点メモリ配列に適合したメモリセル構造になるであろう。この時、第１電極、メモリ素子パターン及び第２電極構造を少なくとも１階以上層をスタック形成することによって多層交点メモリ配列を形成することができ、そのような多層交点メモリ配列に対する断面構造が図７に図示されている。図７を参照すれば、第２電極２１９ａ及びメモリ素子パターン２２１ａを形成した後、さらに平坦化高分子物質膜２２３を形成した後、第３電極のための導電膜及びメモリ素子パターンのための写真現像型スイッチング可能物質膜を形成する。光化学線照射及び現像工程をメモリ素子パターンのための写真現像型スイッチング可能物質膜に対して進行して、第１方向に伸びるメモリ素子パターン２２９ａを形成し、これをエッチングマスクとして用いて下部の第３電極をエッチングして第１方向に伸びる第３電極２２７ａを形成する。
【００７４】
上述のように、第３実施形態及び第４実施形態のメモリセル構造及びその形成方法は交点メモリ配列形成に有用に適用することができる。
【００７５】
メモリ配列
第５実施形態
図８は図２Ａ乃至図２Ｅ及び図３Ａ乃至図３Ｂを参照して説明をしたメモリセル形成方法及びメモリセル構造により適応可能なメモリ配列に対する等価回路図である。図８を参照すれば、抵抗メモリセル８０５が行列で二次元的に配列され、行方向に配列された抵抗メモリセル８０５の第２電極１１９ａは同一なビットライン８０３に連結され、それぞれの抵抗メモリセルの一端（第１電極）１０５に選択トランジスタ８０７のドレインが連結される。選択トランジスタのソースは接地電圧が印加されるソースラインに連結され、選択トランジスタ８０７のゲートは列方向に伸びてワードライン８０１として作用する。
【００７６】
したがって、ワードライン８０１で作用するゲートには選択トランジスタを’オンＯＮ’させることができるスレッショルド電圧以上のワードライン電圧を加え、ビットライン８０３に適切な極性及び大きさを有するプログラムビットライン電圧を印加することによって前記プログラムビットライン電圧が加えられたビットライン及び前記ワードライン電圧が加えられたワードラインが交差する部分に形成された抵抗メモリセルが低い抵抗状態（セット状態）または高い抵抗状態（リセット状態）になる。一方、ビットライン８０３に読み取りビットライン電圧を印加する場合、選択された抵抗メモリセルを通じて流れる電流の大きさに基づいて、選択された抵抗メモリセルに貯蔵された情報がデータ’０’なのかデータ’１’なのか決まる。
【００７７】
図９Ａ及び図９Ｂは図４Ａ乃至図４Ｄのメモリセルを適用したメモリ配列に対する断面図であって、図９Ａは第１方向（図８のワードライン方向に対応）を切断した時の断面図で、図９Ｂは第２方向（図８のビットライン方向に対応）に従って切断した時の断面図である。
【００７８】
図９Ａ及び図９Ｂを参照すれば、基板９０１に素子分離膜９０３が形成されている。素子分離膜９０３は、例えば、薄いトレンチ隔離技術を使う通常的な方法を通じて形成される。素子分離膜９０３によって取り囲まれた部分の基板は通常的に活性領域と呼ばれ、ここに電気的な連結が形成される。活性領域上にワードラインとして作用をするゲート９０５が配置され、その両側の活性領域にソース９０７s及びドレイン９０７ｄが形成される。ビットライン方向に隣接した二つのゲートはソース９０７sを共有する。ゲート９０５及びその両側のソース/ドレインが選択トランジスタを構成する。このような選択トランジスタは通常的なＭＯＳ工程を通じて形成される。
【００７９】
選択トランジスタを絶縁させる第１絶縁膜９０９が基板９０１上に配置される。第１絶縁膜９０９はよく知られた薄膜蒸着工程を使って形成され、例えば、多様な種類のシリコン酸化膜で形成するか、または、シリコン酸化膜及びシリコ窒化膜の組合によって形成することができる。選択トランジスタのソース９０７sには第１絶縁膜９０９を貫くソースプラグ９１３sを通じてソースライン９１５sが連結される。一方、選択トランジスタのドレイン９０７ｄには第１絶縁膜９０９を貫くドレインプラグ９１３ｄを通じてドレインコンタクトパッド９１５ｄに連結される。ゲート９０５及びソースライン９１５sは同一な方向で伸びるライン形態に形成される。ソースライン９１５ｓ及びドレインコンタクトパッド９１５ｄはコンタクトホール形成工程、導電物質蒸着工程及び蒸着された導電物質に対するパターニング工程を進行することによって形成することができる。
【００８０】
ドレインコンタクトパッド９１５ｄ及びソースライン９１５sを絶縁させる第２絶縁膜９１７が第１絶縁膜９０９上に配置される。第２絶縁膜９１７は第１絶縁膜９０９と同一な方法を使って同一な物質で形成することができる。
【００８１】
抵抗メモリセルの下部電極９２１はコンタクトプラグ形態として、第２絶縁膜９１７を貫いてドレインコンタクトパッド９１５ｄに連結される。下部電極９２１はドレインコンタクトパッド９１５ｄ及びドレインコンタクトプラグ９１３ｄを通じて選択トランジスタのドレイン９０７ｄに連結される。下部電極９２１は第２絶縁膜９１７をパターニングしてコンタクトホールを形成した後、ここに導電物質を満たすことによって形成することができる。
【００８２】
第２絶縁膜９１７上に下部電極９２１に連結されるメモリ素子パターン９２３が配置される。メモリ素子パターン９２３は隣接したメモリ素子パターンと物理的に離れて配置される。光化学線照射及び現像によって直接的にパターニングされてメモリ素子パターン９２３を露出するコンタクトホール９２６を具備した写真現像型第３絶縁膜９２５が、メモリ素子パターン９２３及び第２絶縁膜９１７上に配置される。コンタクトホール９２６を満たしながら写真現像型第３絶縁膜９２５上に上部電極９２７が配置される。
【００８３】
図面に図示されてはいないが、第２方向に配置された上部電極は対応するビットラインに連結される。
【００８４】
一方、図１０Ａ及び図１０Ｂに図示されたように、上部電極１０２７が第２方向に延びるライン形態として、それ自体がビットラインとしての機能を遂行できる。これと同時にメモリ素子パターン１０２３も上部電極１０２７と同様に第２方向で伸びるライン形態を呈することができる。
【００８５】
また、図９Ａ及び図９Ｂのメモリ配列で、上部電極９２７がメモリ素子パターン９２３に直接接触しないようにもできる。すなわち、図６Ａ及び図６Ｂで示したように上部電極９２７とメモリ素子パターン９２３の間に薄い平坦化高分子物質膜が配置することもできる。
【００８６】
図１１Ａ及び図１１Ｂは図５のメモリセルを適用したメモリ配列に対する断面図であって、図１１Ａは第１方向（図８のワードライン方向）を切断した時の断面図、図１１Ｂは第２方向（図８のビットライン方向）に沿って切断した時の断面図である。
【００８７】
図１１Ａ及び図１１Ｂを参照すれば、基板９０１からメモリ素子パターン９２３までの構造は図９Ａ及び図９Ｂと同一である。上部電極１１２７が第２絶縁膜９１７上に配置されてメモリ素子パターン９２３を取り囲む。
【００８８】
図１２は図８のメモリ配列と違って選択トランジスタを要しない交点メモリ配列に対する等価回路図である。
【００８９】
第１方向で複数個のワードライン１２０１が配列されて、第２方向で複数個のビットライン１２０３が配列される。ワードライン及びビットラインが交差する部分に情報貯蔵を担当する抵抗メモリ素子１２０５が形成される。ワードライン１２０１は図４Ａ〜図４Ｄ、図５、図６Ａ〜図６Ｂ、そして図７の第１電極２０５ａに対応し、ビットライン１２０３は第２電極２１９ａに対応する。
【００９０】
特定ワードライン及び特定ビットラインを選択することによって、これら選択されたワードライン及びビットラインに交差する部分で情報貯蔵を担当する抵抗メモリセルが選択される。適切なワードラインを選択し、適切なビットラインを選択して適切な極性及び大きさを有するビットライン電圧を印加することによって、選択されたビットライン及び選択されたワードラインの交差領域に形成された抵抗メモリ素子１２０５の抵抗値が可逆的にスイッチングされるか、抵抗メモリ素子１２０５に貯蔵された情報が判別される。
【００９１】
選択された抵抗メモリセル以外の他の抵抗メモリセルに漏洩電流が流れることを防止するために、抵抗メモリセル配列はダイオードをさらに含むことができる。このようなダイオードは、第１電極とメモリ素子パターンの間に互いに違う導電型の不純物がドーピングされた有機膜を介在させることによって得ることができる。
【００９２】
図１３は図４Ａ乃至図４Ｄのメモリセルを利用した交点メモリ配列の一部分を示す斜視図である。図１３を参照すれば、基板１３０１上に互いに離れて第１方向で伸びる複数個の第１電極１３０３が配置され、それぞれの第１電極１３０３上にメモリ素子パターン１３０５が配置される。前記第１電極１３０３及び写真現像型スイッチング可能メモリ素子パターン１３０５を覆って、前記写真現像型スイッチング可能メモリ素子パターン１３０５を露出する複数個のコンタクトホール１３０９を具備する絶縁膜１３０７が、前記基板１３０１上に配置される。それぞれが第２方向に配置された複数個のコンタクトホール１３０９を満たしながら前記絶縁膜１３０７上に前記第２方向に伸びる複数個の第２電極１３１３が配置される。前記第２電極１３１３上にメモリ素子パターン１３１５が位置する。
【００９３】
図１４は図６Ａ及び図６Ｂのメモリセルを利用した交点メモリ配列の一部分を示す斜視図である。本実施形態の交点抵抗メモリ配列は、図１３を参照して説明したような交点抵抗メモリ配列の写真現像型物質で成り立ったコンタクトホール１３０９を有する絶縁膜１３０７を相対的に薄い平坦化高分子物質膜１４０７ｒに取り替えたことを除いては、実質的に同一である。第２電極１４１３及びメモリ素子パターン１４０５の間に介在する前記平坦化高分子物質膜１４０７ｒの厚さｔは、前記第２電極１４１３及び第１電極１４０３が交差する領域で正義される抵抗メモリセルのスイッチング動作に影響を与えない程度に決まる。前記平坦化高分子物質膜１４０７ｒはスピンコーティングによって平坦化が成り立つので追加的な平坦化工程が要求されない。
【００９４】
実施例
実施例１
通常的にフォトレジストに多く使われるポリメチルメタクリレート（ＰＭＭＡ:ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｎｃｒｒｙｌａｔｅ）とＣｕ（ＢＦ４）２を使って、写真現像型スイッチング可能メモリ素子を製造してスイッチング特性を確認した。
【００９５】
ポリメチルメタクリレートと光増感剤を反映させ、写真現像型ポリメチルメタクリレートを形成した。写真現像型ポリメチルメタクリレートに約２０重量パーセントのＣｕ（ＢＦ４）２を混ぜた後、テトラヒドロフラン（ＴＨＦ:ｔｅｔｒａ  ｈｙｄｒｏｆｕｒａｎ）溶媒に完全に溶解して写真現像型スイッチング可能ポリメチルメタクリレートを形成した。続いて、基板にアルミニウム下部電極を形成した後、用意した写真現像型スイッチング可能ポリメチルメタクリレートを２０００ｒｐｍで約３０秒間スピンコーティングを進行してアルミニウム下部電極上に形成した後、約６０℃でベーキング工程を進行した。ベーキング工程を進行して写真現像型スイッチング可能ポリメチルメタクリレートで成り立ったメモリ素子薄膜を完成した後に、アルミニウム上部電極を形成してメモリセルサンプル（ｓａｍｐｌｅ）を完成した。
【００９６】
このように準備したメモリセルサンプルを使ってスイッチング特性を確認した。その結果を図１５及び図１６に表す。図１５及び図１６で横軸はメモリセルの二つの電極に印加される電圧を、縦軸はメモリセルを通じて流れる電流をそれぞれ示す。
【００９７】
図１５を参照すれば、メモリセルの二つの電極に陽の極性の電圧、例えば約３．５ボルトの電圧を印加した時、急に電流が増加した。これは低い抵抗状態（セット状態）へのスイッチングを意味する。
【００９８】
図１６を参照すれば、二つの電極に陰の極性の電圧、例えば約-１．５ボルトを印加した時、急に電流が減少した。これは高い抵抗状態（リセット状態）へのスイッチングを意味する。
【００９９】
また、メモリセルの耐久性（ｅｎｄｕｒａｎｃｅ）特性を調べるために、このような低い抵抗状態及び高い抵抗状態の間のスイッチングを数回実施した。図１７にその結果が概略的に図示されている。図１７で横軸はスイッチング回数を、縦軸はセット状態及びリセット状態での抵抗に対する対数値である。
【０１００】
図１７を参照すれば、反復的なスイッチングにもかかわらず、セット状態及びリセット状態での抵抗分布が良好に維持されていることを確認することができる。
【０１０１】
実施例２
本実験例では、写真現像型スイッチング可能物質を形成するための出発物質として高分子物質のポリイミドを使った。ポリイミドはポリアミド酸（ｐｏｌｙａｍｉｃａｃｉｄ）を製造した後、化学的方法または、熱的方法を通じてポリアミド酸に対するイミド化反応を進行することによって形成することができる。次いで、ポリイミドと光増感剤を混合して写真現像型ポリイミドを製造した。実験例１と同様な方法で形成されたアルミニウム下部電極上に写真現像型ポリイミドを数十ナノメートル厚さにスピンコーティングした後、約１５０℃で約３０分間ソフトベーキング（ｓｏｆｔｂａｋｅ）を実施した。継いで約３５０℃の窒素雰囲気で約３０分間キュアリング（ｃｕｒｉｎｇ）工程を進行してポルリイミド膜を完成した。ポルリイミド膜上に上述の実験例１と同様な方法でアルミニウム上部電極を形成した。
【０１０２】
本実験によるメモリセルのスイッチング特性は先に説明した実験例１と大同小異であった。
【０１０３】
ポリイミドに対するキュアリング工程では、ポリイミドとその下のアルミニウム下部電極の間のイミド化反応（ｉｍｉｄｉｚａｔｉｏｎ）により、ポリイミドとアルミニウム下部電極の界面に薄い金属膜または、金属酸化物ナノクラスター層が形成される。このようなナノクラスター層または、薄い金属膜は二つのアルミニウム電極に電圧が印加される時、電荷捕獲（ｔｒａｐ）をすることによってスイッチングが起きることと推測される。または、非常に薄いポリイミド薄膜が、電気場によって静電気的に充電（ｃｈａｒｇｅ）または、放電（ｄｉｓｃｈａｒｇｅ）を繰り返すことによってスイッチングが起きることと推測される。
【図面の簡単な説明】
【０１０４】
【図１】従来技術による有機メモリセル配列を示す斜視図である。
【図２Ａ】本発明の一実施形態による抵抗メモリセル形成方法を説明するための基板の一部の断面図である。
【図２Ｂ】本発明の一実施形態による抵抗メモリセル形成方法を説明するための基板の一部の断面図である。
【図２Ｃ】本発明の一実施形態による抵抗メモリセル形成方法を説明するための基板の一部の断面図である。
【図２Ｄ】本発明の一実施形態による抵抗メモリセル形成方法を説明するための基板の一部の断面図である。
【図２Ｅ】本発明の一実施形態による抵抗メモリセル形成方法を説明するための基板の一部の断面図である。
【図３Ａ】本発明の他の実施形態による抵抗メモリセル形成方法を説明するための基板一部に対する断面図である。
【図３Ｂ】本発明の他の実施形態による抵抗メモリセル形成方法を説明するための基板一部に対する断面図である。
【図４Ａ】本発明のさらに他の実施形態による抵抗メモリセル形成方法を説明するための基板一部に対する断面図である。
【図４Ｂ】本発明のさらに他の実施形態による抵抗メモリセル形成方法を説明するための基板一部に対する断面図である。
【図４Ｃ】本発明のさらに他の実施形態による抵抗メモリセル形成方法を説明するための基板一部に対する断面図である。
【図４Ｄ】本発明のさらに他の実施形態による抵抗メモリセル形成方法を説明するための基板一部に対する断面図である。
【図５】本発明のさらに他の実施形態による多層抵抗メモリ配列の一部を図示する基板の断面図である。
【図６Ａ】本発明のさらに他の実施形態による抵抗メモリセル形成方法を説明するための基板一部の断面図である。
【図６Ｂ】本発明のさらに他の実施形態による抵抗メモリセル形成方法を説明するための基板一部の断面図である。
【図７】本発明による多層交点メモリ配列の一部を示す基板の断面図である。
【図８】図２Ａ乃至図２Ｄ、及び図３Ａ乃至図３Ｂを参照して説明したメモリセル形成方法及びそれに係るメモリセル構造に対して、より相応しいメモリ配列に対する等価回路図である。
【図９Ａ】図４Ａ乃至図４Ｄのメモリセルを適用したメモリ配列に対する断面図であって、図９Ａはワードライン方向に従って切断した時の断面図である。
【図９Ｂ】ビットライン方向に従って切断した時の断面図である。
【図１０Ａ】図９Ａのメモリセルで上部電極がライン形態である時のメモリ配列を示す断面図である。
【図１０Ｂ】図９Ｂのメモリセルで上部電極がライン形態である時のメモリ配列を示す断面図である。
【図１１Ａ】図５のメモリセルを適用したメモリ配列に対する断面図であって、図１１Ａはワードライン方向に従って切断した時の断面図である。
【図１１Ｂ】ビットライン方向に従って切断した時の断面図である。
【図１２】図８のメモリ配列と違い選択トランジスタを要しない交点メモリ配列に対する等価回路図である。
【図１３】図４Ａ乃至図４Ｄのメモリセルを利用した交点メモリ配列の一部分を示す斜視図である。
【図１４】図６Ａ及び図６Ｂのメモリセルを利用した交点メモリ配列の一部分を示す斜視図である。
【図１５】本発明の一つの実施例によるメモリセルのスイッチング特性を示すグラフである。
【図１６】本発明の一つの実施例によるメモリセルのスイッチング特性を示すグラフである。
【図１７】本発明の一つの実施例によるメモリセルに対する繰り返し的なスイッチングによる抵抗メモリセルの抵抗分布を示すグラフである。
【符号の説明】
【０１０５】
１０１  基板
１０３  絶縁膜
１０５  第１電極
１０７  写真現像型スイッチング可能物質膜
１０７ａ  メモリ素子パターン
１１１  写真現像型物質膜
１１７  コンタクトホール
１１９  導電膜
１１９ａ  第２電極
１２１ａ  フォトレジストパターン
２０３  基板
２０７  写真現像型スイッチング可能物質膜
２０７ａ  メモリ素子パターン
２１１  平坦化高分子物質膜
２１７  コンタクトホール
２２０  プラグ部分
２２１ａ  写真現像型スイッチング可能物質膜パターン（メモリ素子パターン）
２２３  平坦化高分子物質膜
２２５  プラグ部分
２２６  コンタクトホール
２２９ａ  上部メモリ素子パターン
８０１  ワードライン
８０３  ビットライン
８０５  抵抗メモリセル
８０７  選択トランジスタ
９０１  基板
９０３  素子分離膜
９０５  ゲート
９０７ｄ  ドレイン
９１３ｄ  ドレインコンタクトプラグ
９１５ｄ  ドレインコンタクトパッド
９２１  下部電極
９２３  メモリ素子パターン
９２６  コンタクトホール
９２７  上部電極
１０２３  メモリ素子パターン
１０２７  上部電極
１２０１  ワードライン
１２０３  ビットライン
１２０５  抵抗メモリ素子
１３０１  基板
１３０５  写真現像型スイッチング可能メモリ素子パターン（メモリ素子パターン）
１３０７  絶縁膜
１３０９  コンタクトホール
１３１５  メモリ素子パターン
１４０５  メモリ素子パターン
１４０７ｒ  平坦化高分子物質膜
【図１】
2006303493.tif 000003
【図２Ａ】
2006303493.tif 000004
【図２Ｂ】
2006303493.tif 000005
【図２Ｃ】
2006303493.tif 000006
【図２Ｄ】
2006303493.tif 000007
【図２Ｅ】
2006303493.tif 000008
【図３Ａ】
2006303493.tif 000009
【図３Ｂ】
2006303493.tif 000010
【図４Ａ】
2006303493.tif 000011
【図４Ｂ】
2006303493.tif 000012
【図４Ｃ】
2006303493.tif 000013
【図４Ｄ】
2006303493.tif 000014
【図５】
2006303493.tif 000015
【図６Ａ】
2006303493.tif 000016
【図６Ｂ】
2006303493.tif 000017
【図７】
2006303493.tif 000018
【図８】
2006303493.tif 000019
【図９Ａ】
2006303493.tif 000020
【図９Ｂ】
2006303493.tif 000021
【図１０Ａ】
2006303493.tif 000022
【図１０Ｂ】
2006303493.tif 000023
【図１１Ａ】
2006303493.tif 000024
【図１１Ｂ】
2006303493.tif 000025
【図１２】
2006303493.tif 000026
【図１３】
2006303493.tif 000027
【図１４】
2006303493.tif 000028
【図１５】
2006303493.tif 000029
【図１６】
2006303493.tif 000030
【図１７】
2006303493.tif 000031