(57)【要約】【課題】  ｕｎｔｉｍｅｄ記述で設計されたシステムＬＳＩで動作するプログラムを、ｔｉｍｅｄ記述で設計されたシステムＬＳＩ上でも動作することを保証する。【解決手段】  プログラムとＣＰＵインターフェースの間に、ＣＰＵのコマンドを解析してプログラムへの応答順番を調停するインターフェースを設ける。【選択図】  図１
2006127380.tif 000002
【特許請求の範囲】
【請求項１】
中央制御回路（以下、ＣＰＵ）の動作モデルと、時間精度のない動作記述（以下、ｕｎｔｉｍｅｄ記述）で設計されたハードウエアモデルと、該ＣＰＵ動作モデルと論理的に接続された複数の該ハードウエアモデルを内蔵したことを特徴とする集積回路（以下、システムＬＳＩ）と、該システムＬＳＩの擬似動作環境（以下、テストベンチ）と、該テストベンチ上の該ＣＰＵ動作モデル上でプログラムを実行する機構と、該ＣＰＵ動作モデルから並列に実行させた該ハードウエアモデルからの応答の順番を調停する機構とを具備することで、ｕｎｔｉｍｅｄ記述された該ハードウエアモデルで構成された該システムＬＳＩ上で動作するプログラムを時間精度のある動作記述（以下、ｔｉｍｅｄ記述）上で動作することを保証するプログラム開発環境。
【請求項２】
請求項１における、該ハードウエアモデルからの応答の順番を調停する機構において、ハードウエアの仕様を格納するデータベースと、該データベースの情報から並列に実行させた該ハードウエアモデルの割込み処理応答順番を機構を具備することで、ｕｎｔｉｍｅｄ記述された該ハードウエアモデルからの割込み処理応答順番をｔｉｍｅｄ記述されたハードウエアモデルからの割込み処理応答順番と同じであることを保証するプログラム開発環境。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｕｎｔｉｍｅｄ記述されたシステムＬＳＩにおけるプログラム開発環境に関するものである。
【背景技術】
【０００２】
論理設計されたシステムＬＳＩでのプログラム開発環境として、ＣＰＵ動作モデル上でプログラムを実行させて、検証対象となるハードウエアモデルを動作させる方法が知られている。例えば以下のような方法がある。
【０００３】
１  インストラクション・セット・シミュレーター
Ｃ言語などで記述されたプログラムをコンパイルし、実行形式となったオブジェクトを解析してＣＰＵの動作モデルに入力するインストラクション・セット・シミュレータを介し、ＣＰＵと同等のトランザクションを発行する方法。
【０００４】
２  プログラム専用インターフェース
Ｃ言語などで記述するプログラムに、ＣＰＵ動作モデルとインターフェースを取るＣＰＵコマンドを定義し、プログラムの中でＣＰＵコマンドを実行したら、ＣＰＵ動作モデルとのインターフェースを介して、ＣＰＵと同等のトランザクションを発行する方法。
【０００５】
又、別の従来例としては、テストベンチ上に実際に起こるよりも厳しい条件を簡単に発生させ、検証対象回路のバグ出しを行ない設計品質の向上を図る課題に対して、テストベンチ上に実際の回路とは異なるマスタモデルやスレーブモデルを複数配置し各種データ転送をランダムに発生させる論理検証手法（例えば特許文献１参照）をあげることが出来る。
【特許文献１】特開２００３−１５７１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記従来例では、
１  抽象度の高い記述で設計されたシステムＬＳＩの機能検証では、機能検証速度が早く設計期間も短いが、システムＬＳＩからプログラムに対する応答時間の精度が低い。
【０００７】
２  抽象度の低い記述で設計されたシステムＬＳＩの機能検証では、システムＬＳＩからプログラムに対する応答時間の精度は高いが、機能検証速度が遅く設計期間も長い。
という問題点があった。ハードウエアモデルには、設計記述方法により段階的な抽象度が存在する。以下は一例である。
【０００８】
１  ビヘイビュア記述モデル：動作機能のみを記述したハードウエアモデル。直接関数を呼出すことにより、モデル間を接続する。応答時間は考慮されない。
【０００９】
２  トランザクション・レベル（以下、ＴＬ）記述モデル：ビヘイビュア記述モデルに対し、モデル間の接続に関しては書き込み・読み出しなど一連のトランザクション単位で行うハードウエアモデル。応答時間は考慮されない。
【００１０】
３  バス・サイクル・アキュリット（以下、ＢＣＡ）記述モデル：ＴＬ記述モデルに対し、トランザクションに要する応答時間を記述したハードウエアモデル。
【００１１】
４  レジスタ・トランスファー・レベル（以下、ＲＴＬ）記述モデル：ＢＣＡ記述モデルに対し、動作機能もレジスタ転送レベル制御で記述したハードウエアモデル。
【００１２】
上記定義では、ビヘイビュア記述モデルおよびＴＬ記述モデルは時間精度のないｕｎｔｉｍｅｄ記述、ＢＣＡ記述モデルおよびＲＴＬ記述モデルは時間精度のあるｔｉｍｅｄ記述である。プログラムからシステムＬＳＩに内蔵された複数のハードウエアモデルを同時動作させる場合、プログラムへの応答時間は時間精度のあるｔｉｍｅｄ記述で設計されたハードウエアモデルでは保証されるが、時間精度のないｕｎｔｉｍｅｄ記述で設計されたハードウエアモデルでは保証されない。よって、ｕｎｔｉｍｅｄ記述で設計されたハードウエアモデルで開発されたプログラムがハードウエアの実行時間に依存性のある場合、実際のハードウエア上での動作は保証されない。
【００１３】
本発明の目的は、ｕｎｔｉｍｅｄ記述で設計されたシステムＬＳＩにおいても、時間精度のあるシステムＬＳＩでの動作が保証されるプログラム開発環境を構築することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本出願に係わる第１の発明は、ＣＰＵ動作モデル上で実行されるプログラムのＣＰＵコマンドを解析し、複数のハードウエアが並列に動作する場合の処理時間を予測し、ＣＰＵ動作モデルからプログラムへの応答の順番を、各コマンドの処理時間の予測に従って調停する機構、を特徴とする。
【発明の効果】
【００１５】
以上説明したように、本出願に係わる発明によれば、ｕｎｔｉｍｅｄ記述されたハードウエア上で実行したプログラムが、ｔｉｍｅｄ記述されたハードウエアでも動作保証されるプログラム開発環境が構築できる。
【発明を実施するための最良の形態】
【００１６】
図１は本発明の特徴を最もよく表す図である。
【００１７】
１０１はシステムＬＳＩ、１０２はＣＰＵの動作モデル、１０３はＣＰＵ動作モデル１０２上で実行されるプログラム、１０４および１０５はプログラム１０３で使用されるサブルーチン・プログラム、１０６はプログラム１０３のＣＰＵコマンドを解析して応答の順番を調停する応答順番調停インターフェース、１０７はＣＰＵコマンドをＣＰＵ動作モデル１０２上で実行してＣＰＵ動作モデル１０２で受け付けられた割込みもプログラムに通知するためのＣＰＵインターフェース、１０８はＣＰＵ動作モデル１０２に論理的に接続されるＣＰＵバス、１０９はＣＰＵバス１０８に論理的に接続されるｕｎｔｉｍｅｄ記述のメモリ制御ハードウエアモデル（以下、メモリコントローラ）、１１０はＣＰＵバス１０８に論理的に接続されるｕｎｔｉｍｅｄ記述の割り込み制御ハードウエアモデル（以下、割り込みコントローラ）、１１１はＣＰＵバス１０８に論理的に接続されるｕｎｔｉｍｅｄ記述のＤＭＡ制御ハードウエアモデル（以下、ＤＭＡコントローラ）、１１２はＤＭＡコントローラ１１１に論理的に接続されるｕｎｔｉｍｅｄ記述のＵＳＢデバイス制御ハードウエアモデル（以下、ＵＳＢデバイスコントローラ）、１１３はＤＭＡコントローラ１１１に論理的に接続されるｕｎｔｉｍｅｄ記述のＵＳＢホスト制御ハードウエアモデル（以下、ＵＳＢホストコントローラ）、１１４はメモリコントローラ１０９により読書きされる検証用メモリ動作モデル、１１５はＵＳＢデバイスコントローラ１１２に論理的に接続される検証用ＵＳＢホスト動作モデル、１１６はＵＳＢホストコントローラ１１３に論理的に接続される検証用ＵＳＢデバイス動作モデル、１１７は応答順番調停インターフェース１０６で使用されるハードウエア仕様のデータベース、である。本発明では、ｕｎｔｉｍｅｄ記述のハードウエアモデルはＴＬ記述とする。
【００１８】
プログラム１０３に記述されたＣＰＵコマンドは、応答順番調停インターフェース１０６に渡され、並行同時動作するハードウエアモデルがない場合は、ＣＰＵインターフェース１０７を介してＣＰＵ動作モデル１０２に渡される。例えばメモリモデル１１４上のアドレスＡ番地にデータＤを書き込むＣＰＵコマンドが発行された場合、ＣＰＵ動作モデル１０２はＣＰＵバス１０８を介してメモリコントローラ１０９にメモリモデル１１４上のアドレスＡ番地へのデータＤを書き込み要求を行う。要求を受けたメモリコントローラ１０９はメモリモデル１１４にアクセスし、データを書き込み、ＣＰＵ動作モデル１０２には書き込み完了を通知する。するとＣＰＵ動作モデル１０２は、ＣＰＵインターフェース１０７を介して、メモリモデル１１３への書き込み要求を行ったソフトウエア１０３に書き込み完了を通知する。
【００１９】
このようにプログラム１０３からＣＰＵ動作モデル１０２を使用することで、システムＬＳＩ１０１内のハードウエアモデルの制御が可能となる。
【００２０】
次に、プログラム１０３が複数のハードウエアモデルを並行動作させる場合について述べる。１０４は、ＵＳＢホストモデル１１５から送信されるデータを、ＤＭＡコントローラ１１１を使用して、メモリモデル１１４に書き込むサブルーチン・プログラム（以下、ＵＳＢ受信ルーチン）とする。また１０５は、メモリモデル１１４のデータを読み出して、ＤＭＡコントローラ１１１を使用して、ＵＳＢデバイスモデル１１６に送信するサブルーチン（以下、ＵＳＢ送信ルーチン）とする。１０３は、ＵＳＢホストモデル１１５からの送信要求が生じたら、ＵＳＢ受信ルーチン１０４を起動し、所定のデータがメモリモデル１１４に書き込まれたら、ＵＳＢ送信ルーチン１０５を並行動作させることで、ＵＳＢホストモデル１１５から送信されるデータを、ＵＳＢデバイスモデル１１６に転送するプログラムとする。
【００２１】
まずプログラム１０３は、ＵＳＢデバイスコントローラ１１２の割込み待ちを行う。ＵＳＢホストモデル１１５からＵＳＢデバイスコントローラ１１２に対し送信要求が行われると、ＵＳＢデバイスコントローラ１１２から割込みコントローラ１１０、ＣＰＵ動作モデル１０２を介してプログラム１０３に割込みが通知される。割込みを受け付けたプログラム１０３は、特定の転送先アドレスＡ番地とＤＭＡ転送長Ｌワードを指定して、ＵＳＢ受信ルーチン１０４を起動する。起動されたＵＳＢ受信ルーチン１０４は、ＤＭＡコントローラ１１１に対し転送先アドレスＡ番地とＤＭＡ転送長Ｌワードを指定してＤＭＡを起動し、ＵＳＢデバイスコントローラ１１２にデータ転送開始要求を行う。これにより、ＵＳＢホストモデル１１５から送信されるデータは、ＵＳＢデバイスコントローラ１１２およびＤＭＡコントローラ１１１を介し、アドレスＡから転送長Ｌワード分のデータがメモリモデル１１４に書き込まれる。ＤＭＡ転送長Ｌワード分のデータ転送が完了すると、ＤＭＡコントローラ１１１から割込みコントローラ１１０、ＣＰＵ動作モデル１０２を介してプログラム１０４にＤＭＡ完了割込みが通知され、プログラム１０３に知らされる。
【００２２】
するとプログラム１０３は、転送先アドレス（Ａ＋Ｌ）番地とＤＭＡ転送長に残りの全データ転送長（Ｌａ−Ｌ）ワードを指定してＵＳＢ受信ルーチン１０４を再度起動すると同時に、転送元アドレスＡ番地とＤＭＡ転送長に全データの転送長Ｌａワードを指定してＵＳＢ送信ルーチン１０５を起動する。ＵＳＢ受信ルーチン１０４は転送先アドレス（Ａ＋Ｌ）番地に対し、前回と同様のＤＭＡ転送を行う。一方ＵＳＢ送信ルーチン１０５は、ＤＭＡコントローラ１１１に対し転送元アドレスＡ番地とＤＭＡ転送長にすべての転送データ長Ｌａワードを指定してＤＭＡを起動し、ＵＳＢホストコントローラ１１３にデータ転送開始要求を行う。これにより、メモリモデル１１４から読み出されるデータは、ＤＭＡコントローラ１１１およびＵＳＢホストコントローラ１１３を介し、アドレスＡ番地からのデータが、ＵＳＢデバイスモデル１１６に送信される。サブルーチン１０４、１０５ともに、全データのＤＭＡ転送が完了すると、ＤＭＡコントローラ１１１から割込みコントローラ１１０、ＣＰＵ動作モデル１０２を介してＤＭＡ完了割込みが通知され、プログラム１０３に知らされる。これにより、ＵＳＢホストモデル１１５から送信される全データが、ＵＳＢデバイスモデル１１６により受信されることとなる。
【００２３】
このプログラム１０３を実際のハードウエア上で実行した場合、最初のＵＳＢ受信ルーチン１０４実行時の、ＤＭＡ転送長Ｌワードの値が小さいほど性能の高いプログラムとなる。つまり、ＵＳＢ送信ルーチン１０５を起動するまでの時間が早まるため、全体のデータ転送完了時間が短くなる。しかしＵＳＢデバイスモデル１１６へのデータ送信速度が、ＵＳＢホストモデル１１５からのデータ受信速度よりも早い場合、ＤＭＡ転送長Ｌワードが短すぎると、ＵＳＢホストモデル１１５からの送信データがメモリモデル１１４上に書き込まれるより以前のデータがＵＳＢデバイスモデル１１６に誤って送信されることとなり、エラーとなる。１０９〜１１３のハードウエアモデルは時間精度のないｕｎｔｉｍｅｄ記述で設計されているため、応答順番制御インターフェース１０６が機能しない場合、プログラム１０３における上記Ｌの値の確からしさを確認することはできない。
【００２４】
そこで、応答順番調停インターフェース１０６は、サブルーチン１０４と１０５に対する、全データＬａワード分の送信完了割込みの順番を調停する。ＵＳＢ受信ルーチン１０４のＤＭＡがデータ転送長が（Ｌａ−Ｌ）ワードで起動されたこと、と同時にＵＳＢ送信ルーチン１０５のＤＭＡがデータ転送長がＬａワードで起動されたことを検知すると、応答順番調停インターフェース１０６は、ハードウエア仕様のデータベース１１７より、ＵＳＢホストモデル１１５からメモリモデル１１４への１ワード分のＤＭＡ転送速度Ｒｓと、メモリモデル１１４からＵＳＢデバイスモデル１１６への１ワード分のＤＭＡ転送速度Ｒｄの情報を問い合わせる。そしてＵＳＢ受信ルーチン１０４の残りの全データ転送に要する時間＝（Ｒｓ）×（Ｌａ−Ｌ）と、ＵＳＢ送信ルー新１０５の全データ転送に要する時間＝（Ｒｄ）×（Ｌａ）を比較し、データ転送に要する時間が短いサブルーチンに対し先に、全データの転送完了割り込みを通知する。
【００２５】
これにより、ｕｎｔｉｍｅｄ記述で設計されたハードウエア上で実行したプログラム１０３が、ｔｉｍｅｄ記述で設計されたハードウエア上で実行可能であることが保証される。ただし、ハードウエア仕様データベース１１７に登録された情報を満たしたｔｉｍｅｄ記述のハードウエアが実現できる必要はある。
【００２６】
図２は、本発明の応答順番調停インターフェースのアルゴリズムの例を示したものである。
【００２７】
２０１はプログラムからのＣＰＵコマンド有り無しの判定、２０２はＣＰＵインターフェースへのＣＰＵコマンド発行、２０３はＣＰＵインターフェースからの応答有り無し判定、２０４はハードウエアの応答エラー通知、２０５はＣＰＵコマンドの解析、２０６は割込みが発生する処理かどうかの判定、２０７はハードウエア仕様データベースへの処理時間問い合わせ、２０８は割込みが発生するまでの時間の演算と割込み待ち処理の登録、２０９は割込み待ちの処理有り無しの判定、２１０はＣＰＵインターフェースからの割込み応答有り無しの判定、
２１１は割込みが発生するまでの応答順番の調停、２１２は調停された応答順番ごとの割込みのプログラムへの通知、である。
【００２８】
例えば、プログラム１０３がＵＳＢ受信ルーチン１０４のＤＭＡ起動シーケンスのＣＰＵコマンドを発行した場合、ＣＰＵコマンドは２０１で検知され、２０２でＣＰＵインターフェースに発行される。２０３でＣＰＵインターフェースからの応答を待ち、応答がない場合は２０４でハードウエアのエラーがプログラムに通知されて終了する。応答があった場合は、２０５でＣＰＵコマンドが解析され、２０６で割込み処理が発生する処理か否かが判定される。割込みが発生しない処理の場合は次のＣＰＵコマンド待ちとなるが、ＤＭＡ起動シーケンスのＣＰＵコマンドは割込みが発生するため、２０７でハードウエア仕様データベースに処理時間を問い合わせ、１ワードＤＭＡ転送時間Ｒｓが通知され、２０８でＤＭＡ転送長分の処理時間が演算されて割込み待ち処理として登録される。
【００２９】
ここで、プログラム１０３によりＵＳＢ送信ルーチン１０５が並行して起動された場合、同様にＤＭＡ転送分の処理時間が演算されて割込み待ち処理として登録される。
【００３０】
このあとプログラム１０３はサブルーチン１０４および１０５の割込み完了待ちとなるため、２０１でプログラムからのＣＰＵコマンドがなくなるため、割込み待ちの処理の有無が２０９で判断される。ＵＳＢ送信完了割込み完了割込み待ちと、ＵＳＢ受信割込み完了割込み待ちがあるため、２１０でハードウエアからの割込みのＣＰＵインターフェースからの応答を待ち、応答がない場合は２０４でハードウエアのエラーがプログラムに通知されて終了する。応答があった場合は、２１１で割込みが発生するまでの応答順番を登録された演算結果から判定され、２１２で応答順番ごとに割込みをプログラムに通知する。すべての割込みが通知されると、２０１でＣＰＵコマンドがないこと、２０９で割り込み待ちの処理がないことが確認されたうえで、プログラム終了となる。
【００３１】
図３は、本発明のプログラム開発環境でのプログラム例を示したものである。
【００３２】
３０１はＣＰＵインターフェースのソースコードの抜粋である。
【００３３】
１〜６行目の構造体により、ＣＰＵインターフェースとプログラムが通信する例である。８〜３４行目がＣＰＵとのインターフェースであり、プログラムから９行目のｉｎｔｅｒｆａｃｅ＿ｍｅｔｈｏｄ（）が起動されることで、ＣＰＵ動作モデルへの通信を行う。
【００３４】
プログラムがＣＰＵコマンド読み出し要求を行う場合は、構造体のｔａｄｄｒにアドレス番地を、ｔｔｙｐｅに１を設定してｉｎｔｅｒｆａｃｅ＿ｍｅｔｈｏｄ（）を起動し、ｔｓｔａｔがＤＯＮＥ＿ＦＬＡＧとなるまで待ってからｔｄａｔａよりデータを読み出す。ＣＰＵインターフェースは１６〜２０行目でＣＰＵ動作モデルへの読み出し要求を発生し、読み出したデータをｔｄａｔａに入れたのちｔｓｔａｔにＤＯＮＥ＿ＦＬＡＧを設定して終了する。
【００３５】
プログラムがＣＰＵコマンド書き込み要求を行う場合は、構造体のｔａｄｄｒにアドレス番地を、ｔｄａｔａに書き込みデータを、ｔｔｙｐｅに１を設定してｉｎｔｅｒｆａｃｅ＿ｍｅｔｈｏｄ（）を起動し、ｔｓｔａｔがＤＯＮＥ＿ＦＬＡＧとなるまで待つ。ＣＰＵインターフェースは２１〜２４行目でＣＰＵ動作モデルへの書き込み要求を発生し、ｔｓｔａｔにＤＯＮＥ＿ＦＬＡＧを設定して終了する。
【００３６】
プログラムが割込み待ちする場合は、構造体のｔｔｙｐｅに３を設定してｉｎｔｅｒｆａｃｅ＿ｍｅｔｈｏｄ（）を起動し、ｔｓｔａｔが所望のＩＮＴＲ＿ＦＬＡＧとなるまで待つ。ＣＰＵインターフェースは２５〜２８行目でＣＰＵ動作モデルからの割込みを待ち、ｔｓｔａｔにＩＮＴＲ＿ＦＬＡＧを設定して終了する。
【００３７】
３０２はプログラムのＣＰＵコマンドのソースコードの抜粋である。
【００３８】
１〜５行目の構造体により、ＣＰＵインターフェースとプログラムが通信する例である。６〜１２行目はＣＰＵインターフェースへのＣＰＵコマンド書き込み要求を示しており、アドレスＡ番地へのデータＤを書き込み要求が発生する。
【００３９】
１３〜１９行目はＣＰＵインターフェースへのＣＰＵコマンド読み出し要求を示しており、アドレスＡ番地の読み出し要求が発生しｒｅａｄ＿ｄａｔａとして返される。
【００４０】
２０〜２５行目はＣＰＵインターフェースへの割込み確認を示しており、割込み要因がｉｎｔ＿ｆａｃｔとして返される。
【００４１】
ここでＡ番地を応答順番調停インターフェースが解析することにより、ハードウエア仕様のデータベースをもとに、応答の順番が図２のアルゴリズムのもとで解析される。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例に係わる、プログラム開発環境を表す図である。
【図２】本発明の実施例に係わる、応答順番調停インターフェースのアルゴリズムの例である。
【図３】本発明の実施例に係わる、プログラム例である。
【符号の説明】
【００４３】
１０１  システムＬＳＩ
１０２  ＣＰＵの動作モデル
１０３  ＣＰＵ動作モデル１０２上で実行されるプログラム
１０４、１０５  プログラム１０３で使用されるサブルーチン・プログラム
１０６  プログラム１０３のＣＰＵコマンドを解析して応答の順番を調停する応答順番調停インターフェース
１０７  ＣＰＵコマンドをＣＰＵ動作モデル１０２上で実行してＣＰＵ動作モデル１０２で受け付けられた割込みもプログラムに通知するためのＣＰＵインターフェース
１０８  ＣＰＵ動作モデル１０２に論理的に接続されるＣＰＵバス
１０９  ＣＰＵバス１０８に論理的に接続されるｕｎｔｉｍｅｄ記述のメモリ制御ハードウエアモデル（以下、メモリコントローラ）
１１０  ＣＰＵバス１０８に論理的に接続されるｕｎｔｉｍｅｄ記述の割り込み制御ハードウエアモデル（以下、割り込みコントローラ）
１１１  ＣＰＵバス１０８に論理的に接続されるｕｎｔｉｍｅｄ記述のＤＭＡ制御ハードウエアモデル（以下、ＤＭＡコントローラ）
１１２  ＤＭＡコントローラ１１１に論理的に接続されるｕｎｔｉｍｅｄ記述のＵＳＢデバイス制御ハードウエアモデル（以下、ＵＳＢデバイスコントローラ）
１１３  ＤＭＡコントローラ１１１に論理的に接続されるｕｎｔｉｍｅｄ記述のＵＳＢホスト制御ハードウエアモデル（以下、ＵＳＢホストコントローラ）
１１４  メモリコントローラ１０９により読書きされる検証用メモリ動作モデル
１１５  ＵＳＢデバイスコントローラ１１２に論理的に接続される検証用ＵＳＢホスト動作モデル
１１６  ＵＳＢホストコントローラ１１３に論理的に接続される検証用ＵＳＢデバイス動作モデル
１１７  応答順番調停インターフェース１０６で使用されるハードウエア仕様のデータベース
２０１  プログラムからのＣＰＵコマンド有り無しの判定
２０２  ＣＰＵインターフェースへのＣＰＵコマンド発行
２０３  ＣＰＵインターフェースからの応答有り無し判定
２０４  ハードウエアの応答エラー通知
２０５  ＣＰＵコマンドの解析
２０６  割込みが発生する処理かどうかの判定
２０７  ハードウエア仕様データベースへの処理時間問い合わせ
２０８  割込みが発生するまでの時間の演算と割込み待ち処理の登録
２０９  割込み待ちの処理有り無しの判定
２１０  ＣＰＵインターフェースからの割込み応答有り無しの判定
２１１  割込みが発生するまでの応答順番の調停
２１２  調停された応答順番ごとの割込みのプログラムへの通知
３０１  ＣＰＵインターフェース
３０３  プログラムの例
【図１】
2006127380.tif 000003
【図２】
2006127380.tif 000004
【図３】
2006127380.tif 000005