(57)【要約】【課題】階層構造を有する半導体メモリ装置のレイアウト構造及びそのレイアウト方法を提供する。【解決手段】グローバルワードライン及びローカルワードラインと、グローバルビットライン及びローカルビットラインを備える半導体メモリ装置のラインレイアウト構造において、グローバルワードライン、ローカルワードライン、グローバルビットライン、及びローカルビットラインの全てを少なくとも３層以上の配線層に配置するにあたり、グローバルワードライン、ローカルワードライン、グローバルビットライン、及びローカルビットラインのうち少なくとも２つは任意の１つの配線層に共に並んで配置する。【選択図】図４
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【特許請求の範囲】
【請求項１】
グローバルワードライン及びローカルワードラインと、グローバルビットライン及びローカルビットラインと、を備える半導体メモリ装置のラインレイアウト構造において、
前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインの全てを少なくとも３層以上の配線層に配置し、
前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインのうちの少なくとも２つは前記配線層の任意の１つに共に並んで配置する、ことを特徴とする半導体メモリ装置のラインレイアウト構造。
【請求項２】
前記半導体メモリ装置を構成するメモリセルは、アクティブ領域上に形成されるダイオードと、該ダイオードとはコンタクトを通じて接続される可変抵抗体と、を備える、ことを特徴とする請求項１に記載の半導体メモリ装置のラインレイアウト構造。
【請求項３】
前記ダイオードのカソード領域は前記アクティブ領域と接続され、アノード領域は前記可変抵抗体と接続される、ことを特徴とする請求項２に記載の半導体メモリ装置のラインレイアウト構造。
【請求項４】
前記可変抵抗体は相変化物質からなる、ことを特徴とする請求項３に記載の半導体メモリ装置のラインレイアウト構造。
【請求項５】
前記ローカルビットラインは、前記配線層の最下部層の第１配線層に第１方向を長手方向として配置され、前記メモリセルを構成する可変抵抗体とはコンタクトを通じて接続され、
前記ローカルワードラインは、前記第１配線層の上部層である第２配線層に前記第１方向と交差する第２方向を長手方向として配置され、前記アクティブ領域とはコンタクトを通じて接続され、
前記グローバルワードラインは、前記第２配線層に前記ローカルワードラインとは離れて平行に配置され、
前記グローバルビットラインは、前記第２配線層の上部層である第３配線層に前記第１方向を長手方向として配置される、ことを特徴とする請求項４に記載の半導体メモリ装置のラインレイアウト構造。
【請求項６】
前記ローカルビットラインは、前記配線層の最下部層である第１配線層に第１方向を長手方向として配置され、前記メモリセルを構成する可変抵抗体とはコンタクトを通じて接続され、
前記グローバルビットラインは、前記第１配線層に前記ローカルビットラインとは離されて平行に配置され、
前記ローカルワードラインは、前記第１配線層の上部層である第２配線層に前記第１方向とは交差する第２方向を長手方向として配置され、前記アクティブ領域とはコンタクトを通じて接続され、
前記グローバルワードラインは、前記第２配線層の上部層である第３配線層に前記第２方向を長手方向として配置される、ことを特徴とする請求項４に記載の半導体メモリ装置のラインレイアウト構造。
【請求項７】
一定間隔を置いて配列されるアクティブ領域上に設けられた複数個のメモリセルを備える半導体メモリ装置において、
前記メモリセルの上部の第１配線層に第１方向を長手方向として一定間隔を置いて配列される複数本のローカルビットラインと、
前記第１配線層の上部の第２配線層に前記第１方向とは交差する第２方向を長手方向として互いに離されて配列され、前記アクティブ領域とはコンタクトを通じて接続される複数本のローカルワードラインと、
前記第２配線層に前記ローカルワードラインとは離され、一定個数の前記ローカルワードラインごとに少なくとも１つ介されるように、前記第２方向を長手方向として配列される複数本のグローバルワードラインと、
前記第２配線層の上部の第３配線層に前記第１方向を長手方向として一定間隔を置いて配列される複数本のグローバルビットラインと、を備えることを特徴とする半導体メモリ装置。
【請求項８】
前記半導体メモリ装置は、前記メモリセルと同じ構造を有し、前記第１方向に任意の個数のメモリセルごとに少なくとも１つ配置され、前記第２方向には互いに隣接して配列されて前記複数本のグローバルワードラインと垂直方向に重なる複数個のダミーセルをさらに備える、ことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記グローバルビットラインは、前記ローカルビットラインより少ない本数で設けられ、１つのグローバルビットラインは一定本数のローカルビットラインのうちのいずれか１つと垂直方向に重なる、ことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記各メモリセル及び各ダミーセルは、前記アクティブ領域上に形成されるダイオードと、該ダイオードとはコンタクトを通じて接続される可変抵抗体を備える、ことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記ダイオードのカソード領域は前記アクティブ領域と接続され、アノード領域は前記可変抵抗体と接続される、ことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ローカルビットラインは、前記メモリセルを構成する可変抵抗体とコンタクトを通じて接続される、ことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１３】
一定間隔を置いて配列されるアクティブ領域上に設けられた複数個のメモリセルを備える半導体メモリ装置において、
前記メモリセルの上部の第１配線層に、第１方向を長手方向にして互いに離されて配列される複数本のローカルビットラインと、
前記第１配線層に前記ローカルビットラインとは離され、一定個数の前記ローカルビットラインごとに少なくとも１つ介されるように、前記第１方向を長手方向として配列される複数本のグローバルビットラインと、
前記第１配線層の上部の第２配線層に、前記第１方向とは交差する第２方向を長手方向として一定間隔を置いて配列され、前記アクティブ領域とはコンタクトを通じて接続される複数本のローカルワードラインと、
前記第２配線層の上部の第３配線層に、前記第２方向を長手方向として一定間隔を置いて配列される複数本のグローバルワードラインと、を備える、ことを特徴とする半導体メモリ装置。
【請求項１４】
前記半導体メモリ装置は、前記メモリセルと同じ構造を有し、前記第１方向には互いに隣接して配列され、前記第２方向には任意の個数のメモリセルごとに少なくとも１つ配置され、前記複数本のグローバルビットラインと垂直方向に重なる複数個のダミーセルをさらに具備する、ことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記グローバルワードラインは、前記ローカルワードラインより少ない本数で具備され、１つのグローバルワードラインは一定本数のローカルワードラインのうちいずれか１つと垂直方向に重なる、ことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記メモリセル及びダミーセルは、前記アクティブ領域上に形成されるダイオードと、該ダイオードとはコンタクトを通じて接続される可変抵抗体を具備する、ことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記ダイオードのカソード領域は前記アクティブ領域と接続され、アノード領域は前記可変抵抗体と接続される、ことを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記ローカルビットラインは、前記メモリセルを構成する可変抵抗体とはコンタクトを通じて接続される、ことを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
半導体メモリ装置におけるレイアウト方法において、
半導体基板上に一定間隔を置いて配列されるアクティブ領域上に任意の個数のメモリセルごとに少なくとも１つずつダミーセルが配置されるようにして同一構造の複数個のメモリセルとダミーセルを配置する第１段階と、
前記メモリセル及びダミーセルの上部の、少なくとも３層以上の配線層にグローバルワードライン、ローカルワードライン、グローバルビットライン、及びローカルビットラインの全てを配置し、前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインのうちの少なくとも２つは任意の１つの配線層に共に並んで配置する第２段階と、を備える、ことを特徴とする半導体メモリ装置におけるレイアウト方法。
【請求項２０】
前記第１段階は、前記アクティブ領域上に該アクティブ領域と接続されるダイオードを一定間隔を置いて配置する段階と、
前記ダイオードの上部に、前記ダイオードとコンタクトを通じて接続される可変抵抗体を配置する段階と、を備える、ことを特徴とする請求項１９に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２１】
前記可変抵抗体は相変化物質からなる、ことを特徴とする請求項２０に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２２】
前記第２段階は、前記少なくとも３層以上の配線層のうち最下部層の第１配線層に第１方向を長手方向にするローカルビットラインを一定間隔を置いて配列する段階と、
前記第１配線層の上部の第２配線層に前記第１方向とは交差する第２方向を長手方向とするローカルワードライン、及び一定間隔を置いて配列される任意の個数のローカルワードラインごとに少なくとも１つ介されるグローバルワードラインを互いに平行に配列する段階と、
前記第２配線層の上部の第３配線層に前記第１方向を長手方向とするグローバルビットラインを一定間隔を置いて配列する段階と、を備える、ことを特徴とする請求項２０に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２３】
前記グローバルビットラインは、前記ローカルビットラインより少ない個数で具備され、１つのグローバルビットラインは一定個数のローカルビットラインのうちいずれ１つと垂直方向に重なるように配列される、ことを特徴とする請求項２２に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２４】
前記ローカルビットラインは、前記ローカルビットラインの下部に垂直方向に重なる可変抵抗体とコンタクトを通じて接続され、前記ローカルワードラインは該ローカルワードラインと垂直方向に重なる下部のアクティブ領域とコンタクトを通じて接続される、ことを特徴とする請求項２３に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２５】
前記グローバルワードラインは、前記ダミーセルとの垂直方向に重なる部分に配列される、ことを特徴とする請求項２４に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２６】
前記第２段階は、前記少なくとも３層以上の配線層の最下部層の第１配線層に第１方向を長手方向にするローカルビットライン、及び一定間隔を置いて配列される任意の本数のローカルビットラインごとに１つ介されるグローバルビットラインを互いに平行に配列する段階と、
前記第１配線層の上部の第２配線層に前記第１方向とは交差する第２方向を長手方向とするローカルワードラインを一定間隔を置いて配列する段階と、
前記第２配線層の上部の第３配線層に前記第２方向を長手方向にするグローバルワードラインを一定間隔を置いて配列する段階と、を備える、ことを特徴とする請求項２０に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２７】
前記グローバルワードラインは、前記ローカルワードラインより少ない本数で具備され、１つのグローバルワードラインは一定本数のローカルワードラインのうちのいずれか１つと垂直方向に重なって配列される、ことを特徴とする請求項２６に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２８】
前記ローカルビットラインは、該ローカルビットラインの下部で垂直方向に重なる可変抵抗体とコンタクトを通じて接続され、
前記ローカルワードラインは、該ローカルワードラインの下部で垂直方向に重なるアクティブ領域とコンタクトを通じて接続される、ことを特徴とする請求項２７に記載の半導体メモリ装置におけるレイアウト方法。
【請求項２９】
前記グローバルビットラインは、前記ダミーセルと垂直方向に重なる部分に配列される、ことを特徴とする請求項２８に記載の半導体メモリ装置におけるレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置のレイアウト構造及びそのレイアウト方法に関するもので、特に、階層構造を有する半導体メモリ装置のレイアウト構造及びそのレイアウト方法に関する。
【背景技術】
【０００２】
一般に、半導体素子が高集積化されるに従いメモリセルの個数は多くなり、それに伴いメモリセルの大きさは小さくなる。そのため、メモリセルと接続されるワードライン及びビットラインの長さと本数はますます増加する。このようなワードライン及びビットラインの長さと本数の増加はワードライン及びビットラインのキャパシタンスの増加を伴い、半導体メモリ装置の高速化及び低電力化に限界を与えている。
【０００３】
そこで、６４Ｍ−ＤＲＡＭ以後の２５６Ｍ−ＤＲＡＭからはチップサイズの増加に起因して従来のようなワードライン及びビットライン構造では高速化及び低電力化に限界があると認識されているので、回路の配置と配線のレイアウトに階層化の概念が導入されている。
【０００４】
通常、階層構造を有する半導体メモリ装置においては、グローバルビットライン（またはメインビットライン、マスタビットライン）、ローカルビットライン（またはサブビットライン、スレーブビットライン）、グローバルワードライン（またはメインワードライン）、及びローカルワードライン（またはサブワードライン）などが互いに異なった配線層に配置される。
【０００５】
特に、ＤＲＡＭにおけるビットライン及び／又はワードラインの階層構造の例が米国特許第６、０６９、８１５に開示されている。
【０００６】
一方、半導体メモリ装置の高性能化及び低電力化のその他の方向は、揮発性のＤＲＡＭのような半導体メモリ装置とは異り、リフレッシュ動作を必要としない次世代メモリ装置の開発である。このような次世代メモリ装置の一例として相変化物質を用いたＰＲＡＭ（Phase change Random Access Memory）がある。
【０００７】
ここで、前記の相変化物質とは、温度変化に応じて相が変化するのに伴い抵抗も変わるカルコゲナイドのような物質を指し、一般にゲルマニウム、アンチモン（antimony）、及びテルル（tellurium）の合金であるＧｅｘＳｂｙＴｅｚ（以下、‘ＧＳＴ’）のような物質が用いられる。
【０００８】
前記の相変化物質は温度に従い相が非晶質化状態または結晶化状態の２つの状態に速く変化する性質のため、半導体メモリ装置に有効に利用することができる。
【０００９】
相変化物質は非晶質状態では高抵抗状態になり、結晶化状態では低抵抗状態になるため、非晶質状態の場合を‘リセット’または論理‘１’と定義し、相変化物質が結晶化状態の場合を‘セット’または論理‘０’に定義するか、或いはこれと反対に定義することにより、半導体メモリ装置に応用される。
【００１０】
上述のようなＰＲＡＭを構成するメモリセルはトランジスタ構造とダイオード構造に分かれる。トランジスタ構造は相変化物質とアクセストランジスタを直列に連結したメモリセル構造を意味し、ダイオード構造は相変化物質とダイオードを直列に連結したメモリセル構造を意味する。上述のようなトランジスタ構造及びダイオード構造のメモリセルが採用されたＰＲＡＭの例は米国特許第６，７８０，０１７号に開示されている。
【００１１】
メモリセル構造にトランジスタ構造を採用するＰＲＡＭに比べ、ダイオード構造を採用するＰＲＡＭは、印加される電圧に従い指数関数的に増加する大きい書込み電流を流すことができ、この理由でトランジスタのサイズ限界の制約から外れるので、メモリセル及び全体のチップサイズを縮小する場合に柔軟性がある長所を有する。従って、高集積化、高速化及び低電力化の求められる半導体メモリ装置において、メモリセルとしてダイオード構造を採用するＰＲＡＭがますます増加することが予想されている。
【００１２】
図１０は一般的なＰＲＡＭにダイオード構造を有するメモリセル構造を示す。
【００１３】
図１０に示すように、ＰＲＡＭのメモリセル５０は、1つのダイオードＤと1つの可変抵抗体ＧＳＴから構成される。ここで、可変抵抗体ＧＳＴは上述したような相変化物質からなる。
【００１４】
メモリセル５０を構成するダイオードＤは、ワードラインＷＬと可変抵抗体ＧＳＴとの間に接続されており、そのカソード端子がワードラインＷＬに接続され、そのアノード端子が可変抵抗体ＧＳＴの一端に接続される。可変抵抗体ＧＳＴの他端はビットラインＢＬに接続される。
【００１５】
上述のような構造を有するダイオード構造のメモリセル５０が採用された半導体メモリ装置においては、可変抵抗体ＧＳＴをデータ貯蔵素子とし、ビットラインＢＬを通じてメモリセル５０に印加される電圧に従って流れる電流の大きさにより可変抵抗体ＧＳＴの可逆的特性を用いた書込み動作が行われる。即ち、任意のメモリセル５０に書込み動作を行うときにビットラインＢＬを通じて電流が供給され、ワードラインＷＬがローレベルまたは接地レベルに遷移すると、ダイオードＤには順方向バイアスが印加されてビットラインＢＬからワードラインＷＬ方向への電流パスが形成される。このとき、ダイオードＤのアノード端子と接続された可変抵抗体ＧＳＴに相変化が発生し、低抵抗状態の‘セット’または高抵抗状態の‘リセット’状態となる。
【００１６】
一方、読出し動作はメモリセル５０の状態、即ち、‘セット’状態または‘リセット’状態に従いメモリセル５０に流れる電流の量を区分してデータを判断する。即ち、メモリセル５０内部の可変抵抗体ＧＳＴが‘リセット’状態であれば、メモリセル５０は高抵抗値を有し、一定なレベルが維持されているビットラインＢＬから少量の電流が流れ、反対に‘セット’状態であれば、メモリセル５０は低抵抗値を有し、相対的に多量の電流が流れる。
【００１７】
上述したようなメモリセル５０をダイオード構造とするＰＲＡＭも、高集積化、高性能化、及び低電力化されるに従い、メモリセル５０の上部に形成される配線のレイアウトに階層化の概念を導入することが必須になると予想されている。このような階層化構造は、上述したものと同じ大きさのメモリセル構成においても、ビットライン及びワードラインを階層的に配置することで、一層小さいサイズのチップの実現が可能であり、したがって高集積化に有利になり、信号を伝送するラインのローディングキャパシタンスの分散効果により一層速い性能を有することで、高速化及び高性能化に有利な長所を有する。
【特許文献１】米国特許第６、０６９、８１５号
【発明の開示】
【発明が解決しようとする課題】
【００１８】
このような階層化の概念をＰＲＡＭに導入する場合、メモリセルをトランジスタ構造として有するＰＲＡＭの場合には、貯蔵素子を可変抵抗体とする点を除いて、一般のＤＲＡＭとその構造が類似なので、一般のＤＲＡＭにおける配線の階層化と同一または類似させて行うことが可能である。
【００１９】
しかし、メモリセルをダイオード構造とするＰＲＡＭの場合には、一般のＤＲＡＭとは明らかに異なったメモリセル構造を有するため、配線の階層化もこれに対応して行う必要がある。
【００２０】
本発明の目的は、従来の問題点を克服することが可能な半導体メモリ装置のレイアウト構造及びそのレイアウト方法を提供することである。
【００２１】
本発明の他の目的は、高集積化、高性能化、及び低電力化に適合した半導体メモリ装置におけるレイアウト構造及びそのレイアウト方法を提供することである。
【００２２】
本発明のさらに他の目的は、階層構造を有する半導体メモリ装置のレイアウト構造及びそのレイアウト方法を提供することである。
【００２３】
本発明のさらに他の目的は、工程の単純化を図ることが可能な半導体メモリ装置のレイアウト構造及びそのレイアウト方法を提供することである。
【課題を解決するための手段】
【００２４】
このような目的を達成するため本発明の一実施例に従い、グローバルワードライン及びローカルワードラインと、グローバルビットライン及びローカルビットラインを備える半導体メモリ装置のラインレイアウト構造は、前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインの全てを少なくとも３層以上の配線層に配置するに際し、前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインのうち少なくとも２つは任意の１つの配線層に共に並んで配置することを特徴とする。
【００２５】
前記半導体メモリ装置を構成するメモリセルは、アクティブ領域上に形成される１つのダイオード及び該ダイオードとはコンタクトを通じて接続される１つの可変抵抗体を備え、前記ダイオードのカソード領域は前記アクティブ領域と接続され、アノード領域は前記可変抵抗体と接続することができる。
【００２６】
前記ローカルビットラインは前記配線層の最下部層の第１配線層に第１方向を長手方向として配置されて、前記メモリセルを構成する可変抵抗体とはコンタクトを通じて接続され、前記ローカルワードラインは前記第１配線層近くの上部層の第２配線層に前記第１方向と交差する第２方向を長手方向として配置されて、前記アクティブ領域とはコンタクトを通じて接続され、前記グローバルワードラインは前記第２配線層に前記ローカルワードラインとは離されて平行に配置され、前記グローバルビットラインは前記第２配線層近くの上部層の第３配線層に前記第１方向を長手方向として配置されることができる。
【００２７】
前記ローカルビットラインは前記配線層の最下部層の第１配線層に第１方向を長手方向として配置されて、前記メモリセルを構成する可変抵抗体とはコンタクトを通じて接続され、前記グローバルビットラインは前記第１配線層に前記ローカルビットラインとは離されて平行に配置され、前記ローカルワードラインは前記第１配線層近くの上部層の第２配線層に前記第１方向とは交差する第２方向を長手方向として配置されて、前記アクティブ領域とはコンタクトを通じて接続され、前記グローバルワードラインは前記第２配線層近くの上部層の第３配線層に前記第２方向を長手方向として配置されることができる。
【００２８】
また、本発明の他の実施形態に従い、一定間隔に配列されるアクティブ領域上にそれぞれ設けられる複数個のメモリセルを備える半導体メモリ装置は、前記メモリセルの上部の第１配線層に前記第１方向を長手方向として一定間隔にそれぞれ配列される複数本のローカルビットラインと、前記第１配線層の上部の第２配線層に前記第１方向とは交差する第２方向を長手方向として互いに離されてそれぞれ配列され、前記アクティブ領域とはそれぞれのコンタクトを通じてそれぞれ接続される複数本のローカルワードラインと、前記第２配線層に前記ローカルワードラインとは離され、一定本数の前記ローカルワードラインごとに少なくとも１つ介されるように、前記第２方向を長手方向としてそれぞれ配列される複数本のグローバルワードラインと、前記第２配線層の上部の第３配線層に前記第１方向を長手方向として一定間隔にそれぞれ配列される複数本のグローバルビットラインと、を備える。
【００２９】
前記半導体メモリ装置は、前記メモリセルと同じ構造を有し、前記第１方向に任意の個数のメモリセルごとに少なくとも１つ配置され、前記第２方向には互いに隣接して配列されて前記複数本のグローバルワードラインと垂直方向に重なる複数個のダミーセルをさらに備え、前記グローバルビットラインは前記ローカルビットラインより少ない本数で具備され、１つのグローバルビットラインは一定本数のローカルビットラインのうちいずれか１つと垂直方向に重なるように配置されることができる。
【００３０】
また、本発明の他の実施形態に従い、一定間隔に配列されるアクティブ領域上にそれぞれ設けられる複数個のメモリセルを備える半導体メモリ装置は、前記メモリセルの上部の第１配線層に前記第１方向を長手方向として互いに離されてそれぞれ配列される複数本のローカルビットラインと、前記第１配線層に前記ローカルビットラインとは離され、一定本数の前記ローカルビットラインごとに少なくとも１つ介されるように、第１方向を長手方向としてそれぞれ配列される複数本のグローバルビットラインと、前記第１配線層の上部の第２配線層に前記第１方向とは交差する第２方向を長手方向として一定間隔を置いてそれぞれ配列され、前記アクティブ領域とはそれぞれのコンタクトを通じてそれぞれ接続される複数本のローカルワードラインと、前記第２配線層の上部の第３配線層に前記第２方向を長手方向として一定間隔にそれぞれ配列される複数本のグローバルワードラインと、を備える。
【００３１】
前記半導体メモリ装置は、前記メモリセルと同じ構造を有し、前記第１方向には互いに隣接して配列され、前記第２方向には任意の個数のメモリセルごとに少なくとも１つ配置されて、前記複数本のグローバルビットラインと垂直方向に重なる複数個のダミーセルをさらに備えることができる。
【００３２】
前記グローバルワードラインは前記ローカルワードラインより少ない本数で設けられ、１つのグローバルワードラインは一定本数のローカルワードラインのうちのいずれか１つと垂直方向に重なることができる。
【００３３】
また、本発明の他の実施形態による半導体メモリ装置のレイアウト方法は、半導体基板上に一定間隔を置いて配列されるアクティブ領域上に任意の個数のメモリセルごとに少なくとも１つダミーセルが配置されるようにして同じ構造の複数個のメモリセルとダミーセルを配置する第１段階と、前記メモリセル及びダミーセルの上部の少なくとも３層以上の配線層にグローバルワードライン、ローカルワードライン、グローバルビットライン、及びローカルビットラインの全てを配置し、前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインのうちの少なくとも２つは任意の１つの配線層に共に並んで配置する第２段階と、を備える。
【００３４】
前記第１段階は、前記アクティブ領域の上部に前記アクティブ領域と接続されるダイオードを一定間隔を置いて配置する段階と、前記ダイオードのそれぞれの上部に前記ダイオードとコンタクトを通じてそれぞれ接続される可変抵抗体をそれぞれ配置する段階とを備える。そして、前記第２段階は、前記少なくとも３層以上の配線層のうち最下部層の第１配線層に第１方向を長手方向とするローカルビットラインを一定間隔を置いてそれぞれ配列する段階と、前記第１配線層の上部の第２配線層に前記第１方向とは交差する第２方向を長手方向とするローカルワードラインと、一定間隔を置いて配列される任意の本数のローカルワードラインごとに少なくとも１つ介されるグローバルワードラインを互いに平行にそれぞれ配列する段階と、前記第２配線層の上部の第３配線層に前記第１方向を長手方向とするグローバルビットラインを一定間隔を置いてそれぞれ配列する段階と、を備えることができる。前記グローバルビットラインは前記ローカルビットラインより少ない本数で具備され、１つのグローバルビットラインは一定本数のローカルビットラインのうちのいずれか１つと垂直方向に重なるように配列され、前記ローカルビットラインは前記ローカルビットラインの下部に垂直方向に重なる可変抵抗体とそれぞれのコンタクトを通じてそれぞれ接続され、前記ローカルワードラインは前記ローカルワードラインと垂直方向に重なる下部のアクティブ領域とそれぞれのコンタクトを通じてそれぞれ接続されることができる。また、前記グローバルワードラインは前記ダミーセルと垂直方向に重なる部分にそれぞれ配列されることができる。
【００３５】
一方、前記第２段階は、前記少なくとも３層以上の配線層の最下部層の第１配線層に第１方向を長手方向とするローカルビットライン、及び一定間隔を置いて配列される任意の本数のローカルビットラインごとに少なくとも１つ介されるグローバルビットラインを互いに平行にそれぞれ配列する段階と、前記第１配線層の上部の第２配線層に前記第１方向とは交差する第２方向を長手方向としてローカルワードラインを一定間隔を置いて配列する段階と、前記第２配線層の上部の第３配線層に前記第２方向を長手方向とするグローバルワードラインを一定間隔を置いてそれぞれ配列する段階と、を備えることができる。
【００３６】
また、前記グローバルワードラインは前記ローカルワードラインより少ない本数で具備され、１つのグローバルワードラインは一定本数のローカルワードラインのうちいずれ１つと垂直方向に重ねて配列されることができる。そして、前記ローカルビットラインは前記ローカルビットラインの下部に垂直方向に重なる可変抵抗体とそれぞれのコンタクトを通じてそれぞれ接続され、前記ローカルワードラインは前記ローカルワードライン下部に垂直方向に重なるアクティブ領域とそれぞれのコンタクトを通じてそれぞれ接続されることができる。また、前記グローバルビットラインは前記ダミーセルとの垂直方向に重なる部分にそれぞれ配列することができる。
【発明の効果】
【００３７】
本発明によれば、半導体メモリ装置のレイアウトにあたり、メモリセル及びダミーセルを一定間隔を置いて配置し、これらの上部に３個以上の配線層を備えて任意の配線層にグローバルワードライン及びローカルワードラインを共に配置する、またはグローバルビットライン及びローカルビットラインを共に配置することにより工程の単純化を図り、階層化構造を実現することができる。従って、高集積、高速化、及び高性能化に有利な半導体メモリ装置の実現が可能になる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の好ましい実施例が、本発明の属する技術分野における通常の知識を有する当業者が、本発明を十分理解出来るように提供されている添付図を参照して詳しく説明される。
【００３９】
図１は本発明の一実施例による半導体メモリ装置のレイアウトを示す。図１においては、メモリセル上部のラインの配置構造を詳しく示すためにメモリセル上部の信号ラインの配置だけを示し、信号ラインが互いに重なる場合には、区別のために互いに隣接して表示される。
【００４０】
図１に示すように、本発明の一実施例による半導体メモリ装置を構成するラインは、グローバルワードラインＧＷＬ、ローカルワードラインＬＷＬ、グローバルビットラインＧＢＬ、及びローカルビットラインＬＢＬを備える。
【００４１】
グローバルワードラインＧＷＬ及びローカルワードラインＬＷＬを含むワードラインＧＷＬ、ＬＷＬはローラインであり、グローバルビットラインＧＢＬ及びローカルビットラインＬＢＬを含むビットラインＧＢＬ、ＬＢＬはコラムラインである。ワードラインＧＷＬ、ＬＷＬとビットラインＧＢＬ、ＬＢＬは互いに交差して配列される。
【００４２】
グローバルワードラインＧＷＬ及びローカルワードラインＬＷＬを含むワードラインＧＷＬ、ＬＷＬと、グローバルビットラインＧＢＬ及びローカルビットラインＬＷＬを含むビットラインＧＢＬ、ＬＢＬのすべては、少なくとも３層以上の配線層に配置され、任意の１つの配線層には前記ワードラインＧＷＬ、ＬＷＬが共に並んで配置される構造を有する。即ち、半導体基板を構成するアクティブ領域ＡＣＴの上部の１つの配線層にワードラインＧＷＬ、ＬＷＬがそれぞれ配置され、残りの配線層にローカルビットラインＬＢＬ及びグローバルビットラインＧＢＬがそれぞれ配置される構成を有する。
【００４３】
図２は図１の一部分を拡大したレイアウト構造図であり、図３は図２のI−I’断面図であり、図４は図２のII−II’断面図である。
【００４４】
図２乃至図４を参照すると、半導体基板１００上に複数個のアクティブ領域ＡＣＴが配置される。アクティブ領域ＡＣＴは一定幅を第１方向に有し、第１方向とは交差する第２方向を長手方向として、それぞれ一定間隔だけ離されて配列される。アクティブ領域ＡＣＴは高濃度の不純物（例えば、Ｎ型の不純物）がドーピングされて配置される。
【００４５】
アクティブ領域ＡＣＴの上部には、複数個のメモリセル５０ａ及び複数個のダミーセル５０ｂがそれぞれ配置される。
【００４６】
メモリセル５０ａは、それぞれのアクティブ領域ＡＣＴ上で第２方向に一定間隔を置いて離されて複数個配置される。また、第１方向においては一定個数のメモリセル５０ａごとに、少なくとも１つダミーセル５０ｂが介在されるように配置される。
【００４７】
ダミーセル５０ｂはメモリセル５０ａと同じ構造を有し、第１方向には任意の個数のメモリセル５０ａごとに少なくとも１つ配置され、第２方向には互いに隣接して配置される。例えば、複数個のダミーセル５０ｂは、アクティブ領域ＡＣＴのうちのいずれか１つのアクティブ領域ＡＣＴ上で前記第２方向に一定間隔だけ離されながら互いに隣接されるように配置される。
【００４８】
ダミーセル５０ｂは、このダミーセル５０ｂの上部にグローバルワードラインＧＷＬを配置するため、隣接メモリセル５０ａとの段差合わせのために配置される。
【００４９】
メモリセル５０ａ及びダミーセル５０ｂのそれぞれは、１つのダイオードＤと可変抵抗体ＧＳＴが接続された構造を有する。例えば、アクティブ領域ＡＣＴ上にダイオードＤのカソード領域ｃ及びこのカソード領域ｃの上部にアノード領域ａを半導体基板１００に対し垂直方向に配置する。このダイオードＤは選択的エピタキシャル成長法などで形成し、配置することができる。
【００５０】
ダイオードＤの上部には、ダイオードＤと可変抵抗体ＧＳＴを電気的に接続するためのコンタクトが配置され、このコンタクトＢＥＣの上部に相変化物質からなる可変抵抗体ＧＳＴが配置される。
【００５１】
メモリセル５０ａ及びダミーセル５０ｂの上部には信号ラインが配置されるため、配線層Ｌ１、Ｌ２、Ｌ３が設けられる。
【００５２】
前記の配線層Ｌ１、Ｌ２、Ｌ３のうちで、最下部層である第１配線層Ｌ１にはローカルビットラインＬＢＬが配置される。
【００５３】
ローカルビットラインＬＢＬは、メモリセル５０ａを構成する可変抵抗体ＧＳＴと各コンタクトＢＥＣを通じて接続される。また、ローカルビットラインＬＢＬは、第１配線層Ｌ１に前記の第１方向を長手方向として一定間隔を置いて配列される。即ち、ローカルビットラインＬＢＬは、アクティブ領域ＡＣＴの長手方向とは互いに交差する方向を長手方向とし、半導体基板１００の垂直方向に対しローカルビットラインＬＢＬの長手方向である第１方向に重なるメモリセル５０ａとはコンタクトＴＥＣを通じて接続され、ダミーセル５０ｂと重なる部分があっても電気的に互いに接続されない。
【００５４】
第１配線層Ｌ１の上部の第２配線層Ｌ２には、ローカルワードラインＬＷＬ及びグローバルワードラインＧＷＬが配置される。
【００５５】
ローカルワードラインＬＷＬは前記の第２方向を長手方向として互いに離されて配列され、アクティブ領域ＡＣＴとは各コンタクトＣ０を通じて夫々接続される。即ち、ローカルワードラインＬＷＬは、アクティブ領域ＡＣＴの長手方向と同一の方向を長手方向とし、半導体基板１００に対し垂直方向にメモリセル５０ａと重なるように配置され、ダミーセル５０ｂとは重ならないように配置される。
【００５６】
ローカルワードラインＬＷＬは、実際にローカルワードラインの役割を行うアクティブ領域ＡＣＴの抵抗が大きいため、高速動作のために配置される。
【００５７】
グローバルワードラインＧＷＬは、第２配線層Ｌ２のダミーセル５０ｂとの重なる部分に、ローカルワードラインＬＷＬとは離され、ローカルワードラインＬＷＬと同一の方向である第２方向を長手方向としてそれぞれ配列される。グローバルワードラインＧＷＬは、半導体基板１００に対し垂直方向にダミーセル５０ｂと重なるように配置され、ダミーセル５０ｂとは電気的に接続はされない。
【００５８】
ここで、グローバルワードラインＧＷＬはローカルワードラインＬＷＬより少ない本数とされ、一定本数のローカルワードラインＬＷＬごとに少なくとも１つ介される配置構造を有する。
【００５９】
ローカルワードラインＬＷＬ及びグローバルワードラインＧＷＬは同じ工程により形成され、実際に製造するときに工程の単純化を図ることができる。
【００６０】
第２配線層Ｌ２の上部の第３配線層Ｌ３には、グローバルビットラインＧＢＬが第１方向を長手方向として一定間隔を置いてそれぞれ配列される。グローバルビットラインＧＢＬはローカルビットラインＬＢＬより少ない本数とされ、１つのグローバルビットラインＧＢＬは一定本数のローカルビットラインＬＢＬのうちのいずれか１つと半導体基板１００の垂直方向に重なるように配置される。
【００６１】
ワードラインＧＷＬ、ＬＷＬ及びビットラインＧＢＬ、ＬＢＬは、導電性に優れた金属を材質にして設けることができる。
【００６２】
上述のように、本発明の一実施例による半導体メモリ装置のレイアウト構造は、ダイオード構造のメモリセル５０ａ及びダミーセル５０ｂの上部に配置される第１配線層Ｌ１にはローカルビットラインＬＢＬを配置し、第２配線層Ｌ２にはローカルワードラインＬＷＬ及びグローバルワードラインＧＷＬを配置し、第３配線層Ｌ３にはグローバルビットラインＧＢＬを配置することで階層化を実現した。従って、ＰＲＡＭにおいてもこのような階層的構造を実現することにより、高集積化、高速化、及び高性能化が可能になった。
【００６３】
図５は本発明の他の実施例による半導体メモリ装置のレイアウト図を示す。図５においては、メモリセル上部のラインの配置構造を詳しく示すためメモリセル上部の信号ラインの配置だけを示し、信号ラインが互いに重なる場合にはその区別のために互いに隣接して表示される。
【００６４】
図５に示すように、本発明の他の実施例による半導体メモリ装置を構成するラインは、グローバルワードラインＧＷＬ、ローカルワードラインＬＷＬ、グローバルビットラインＧＢＬ、及びローカルビットラインＬＢＬを備える。
【００６５】
グローバルワードラインＧＷＬ及びローカルワードラインＬＷＬを含むワードラインＧＷＬ、ＬＷＬはローラインであり、グローバルビットラインＧＢＬ及びローカルビットラインＬＢＬを含むビットラインＧＢＬ、ＬＢＬはコラムラインである。ワードラインＧＷＬ、ＬＷＬとビットラインＧＢＬ、ＬＢＬは互いに交差して配列される。
【００６６】
グローバルワードラインＧＷＬ及びローカルワードラインＬＷＬを含むワードラインＧＷＬ、ＬＷＬと、グローバルビットラインＧＢＬ及びローカルビットラインＬＷＬを含むビットラインＧＢＬ、ＬＢＬの全ては少なくとも３層以上の配線層に配置され、任意の１つの配線層には、ビットラインＧＢＬ、ＬＢＬが共に並んで配置される構成となる。即ち、半導体基板を構成するアクティブ領域ＡＣＴの上部の１つの配線層にビットラインＧＢＬ、ＬＢＬが配置され、ビットラインＧＢＬ、ＬＢＬが配置された配線層の上部配線層にローカルワードラインＬＷＬが配置され、ローカルワードラインＬＷＬが配置された上部配線層にグローバルワードラインＧＷＬが配置される構成となる。
【００６７】
図６は図５の一部分を拡大したレイアウト構造図であり、図７は図６のIII−III’断面図であり、図８は図６のIV−IV’断面図である。
【００６８】
図６ないし図８を参照すると、半導体基板１００上に複数個のアクティブ領域ＡＣＴが配置される。アクティブ領域ＡＣＴは第１方向に一定幅を有し、第１方向とは交差する第２方向を長手方向としてそれぞれ一定間隔だけ離されて配列される。アクティブ領域ＡＣＴは高濃度の不純物（例えば、Ｎ型の不純物）がドーピングされて配置される。
【００６９】
アクティブ領域ＡＣＴ上に複数個のメモリセル５０ａ及び複数個のダミーセル５０ｂがそれぞれ配置される。
【００７０】
メモリセル５０ａはそれぞれのアクティブ領域ＡＣＴ上に第２方向に一定個数ごとに少なくとも１つのダミーセル５０ｂを介して複数個互いに離されて配置される。また、メモリセル５０ａは第１方向に一定間隔を置いて互いに隣接されて配置される。
【００７１】
ダミーセル５０ｂはメモリセル５０ａと同じ構造を有し、第１方向には一定間隔を置いて互いに隣接して配列され、第２方向には任意の個数の前記メモリセル５０ａごとに少なくとも１つ配置される。
【００７２】
ダミーセル５０ｂは、このダミーセル５０ｂの上部にグローバルビットラインＧＢＬを配置するため、隣接するメモリセル５０ａとの段差合わせのために配置される。
【００７３】
メモリセル５０ａ及びダミーセル５０ｂのそれぞれは、１つのダイオードＤと可変抵抗体ＧＳＴが接続された構造を有する。例えば、アクティブ領域ＡＣＴ上にダイオードＤのカソード領域ｃ及びこのカソード領域ｃの上部にアノード領域ａを半導体基板１００に対し垂直の方向に配置する。ダイオードＤは選択的エピタキシャル成長法ＳＥGなどで形成して配置することができる。
【００７４】
ダイオードＤの上部には、ダイオードＤと可変抵抗体ＧＳＴを電気的に接続するためのコンタクトＢＥＣが配置され、コンタクトＢＥＣの上部に相変化物質からなる可変抵抗体ＧＳＴが配置される。
【００７５】
メモリセル５０ａ及びダミーセル５０ｂの上部には信号ラインが配置されるための配線層Ｌ１、Ｌ２、Ｌ３が設けられる。
【００７６】
配線層Ｌ１、Ｌ２、Ｌ３の最下部層の第１配線層Ｌ１にはローカルビットラインＬＢＬが配置される。
【００７７】
ローカルビットラインＬＢＬは、メモリセル５０ａをそれぞれ構成する可変抵抗体ＧＳＴと各コンタクトＴＥＣを通じて接続される。また、ローカルビットラインＬＢＬは第１配線層Ｌ１に第１方向を長手方向として互いに離されてそれぞれ配列される。即ち、ローカルビットラインＬＢＬは、アクティブ領域ＡＣＴの長手方向とは互いに交差する方向を長手方向として配置され、半導体基板１００の垂直方向に対しローカルビットラインＬＢＬの長手方向である第１方向に互いに重なるメモリセル５０ａとはコンタクトＴＥＣを通じて接続されるが、ダミーセル５０ｂとは重ならず、且つ電気的にも接続されない。
【００７８】
半導体基板１００を基準とし、第１配線層Ｌ１におけるダミーセル５０ｂと垂直方向に重なる部分に複数本のグローバルビットラインＧＢＬが配置される。また、グローバルビットラインＧＢＬはローカルビットラインＬＢＬとは離され、ローカルビットラインＬＢＬの長手方向である第１方向を長手方向としてそれぞれ配列される。即ち、グローバルビットラインＧＢＬは、一定本数のローカルビットラインＬＢＬごとに少なくとも１つ介されて配置される構造を有する。
【００７９】
グローバルビットラインＧＢＬはローカルビットラインＬＢＬより少ない本数で設けられる。
【００８０】
ローカルビットラインＬＢＬ及びグローバルビットラインＧＢＬは、同じ工程により形成され、実際の工程で製造するときに工程の単純化を図ることが出来る。
【００８１】
第１配線層Ｌ１近くの上部の第２配線層Ｌ２にはローカルワードラインＬＷＬが配置される。
【００８２】
ローカルワードラインＬＷＬは、第２方向を長手方向として一定間隔を置いて互いに離されてそれぞれ配列され、アクティブ領域ＡＴＣとは各コンタクトＣ０を通じてそれぞれ接続される。即ち、ローカルワードラインＬＷＬはアクティブ領域ＡＣＴの長手方向と同じ第２方向を長手方向とし、半導体基板１００に対し垂直方向にアクティブ領域ＡＣＴと重なるように配置される。
【００８３】
ローカルワードラインＬＷＬは、実際のローカルワードラインの役割を果たすアクティブ領域ＡＣＴの抵抗が大きいため、高速動作のために配置される。
【００８４】
第２配線層Ｌ２近くの上部の第３配線層Ｌ３には、第２方向を長手方向として一定間隔を置いてそれぞれ配列される複数本のグローバルワードラインＧＷＬが配置される。グローバルワードラインＧＷＬはローカルワードラインＬＷＬより少ない本数で設けられ、１つのグローバルワードラインＧＷＬは一定本数のローカルワードラインＬＷＬのうちのいずれか１つと半導体基板１００に対し垂直方向に互いに重なるように配置される。
【００８５】
ワードラインＧＷＬ、ＬＷＬ及びビットラインＧＢＬ、ＬＢＬは導電性に優れた金属を材質にして設けることができる。
【００８６】
上述したように、本発明の一実施例による半導体メモリ装置のレイアウト構造は、ダイオード構造のメモリセル５０ａ及びダミーセル５０ｂの上部に配置される第１配線層Ｌ１にはローカルビットラインＬＢＬ及びグローバルビットラインＧＢＬを配置し、第２配線層Ｌ２にはローカルワードラインＬＷＬを配置し、第３配線層Ｌ３にはグローバルワードラインＧＷＬを配置して階層構造を実現した。従って、ＰＲＡＭであっても、このような階層的構造を実現することにより、高集積化、高速化、及び高性能化が可能になった。
【００８７】
図９は図１乃至図８のレイアウト構造が適用された本発明による半導体メモリ装置の等価回路の例を概略的に示す。
【００８８】
図９を参照すると、本発明の一実施例による半導体メモリ装置は、メモリセル５０、グローバルビットラインＧＢＬ（ＧＢＬ０ないしＧＢＬｍ：ｍは１以上の自然数）、ローカルビットラインＬＢＬ（ＬＢＬ０ないしＬＢＬｋ：ｋは１以上の自然数）、グローバルワードラインＧＷＬ（ＧＷＬ０ないしＧＷＬｎ：ｎは１以上の自然数）、ローカルワードラインＬＷＬ（ＬＷＬ０ないしＬＷＬｉ：ｉは１以上の自然数）、メインローデコーダー(ＭＤＥＣ：Main Row Decoder)２０、サブローデコーダー(ＳＤＥＣ：Sub Row Decoder)１０、ローカルコラムデコーダー(ＬＹＤＥＣ：Local Column Decoder)３０、及びグローバルコラムデコーダー(ＧＹＤＥＣ;Global Column Decoder)４０を備える。
【００８９】
半導体メモリ装置は、既に本発明の技術分野において通常の知識を有したものによく知られたマルチバンク構造またはマルチマット構造を有することができる。
【００９０】
ここで、メインローデコーダー２０はグローバルローデコーダーとも呼ばれ、サブローデコーダー１０はローカルローデコーダーとも呼ばれる。また、グローバルコアムデコーダー４０はメインコラムデコーダーとも呼ばれ、ローカルコラムデコーダー３０はサブコラムデコーダーとも呼ばれる。また、ローデコーダー１０、２０はワードラインドライバ回路を含むことができる。
【００９１】
メモリセル５０、グローバルビットラインＧＢＬ、ローカルビットラインＬＢＬ、グローバルワードラインＧＷＬ、及びローカルワードラインＬＷＬは、図１乃至図４で説明したレイアウト構造または、図５乃至図８で説明したレイアウト構造を有することができる。また、図９に示すように、グローバルビットラインＧＢＬのうちのいずれか１つと選択的に接続される複数本のローカルビットライン（ＬＢＬ０ないしＬＢＬｋ）で構成されたローカルビットライングループ（ＢＧ０ないしＢＧｍ）を、グローバルビットラインＧＢＬの本数だけ有することができる。また、グローバルワードラインＧＷＬのうちのいずれか１つにより制御される複数本のローカルワードライン（ＬＷＬ０ないしＬＷＬｉ）で構成されたローカルワードライングループ（ＷＧ０ないしＷＧｎ）を、グローバルワードラインＧＷＬの本数だけ有することができる。
【００９２】
各メモリセル５０は図１０に示したようなダイオード構造を有する。
【００９３】
さらに、各メモリセル５０はコラムラインのローカルビットラインＬＢＬのうちのいずれか１つと直接接続され、ローラインのローカルワードラインＬＷＬのうちのいずれか１つと直接接続される。メモリセル５０は、各メモリセル５０に接続されたローカルビットラインＬＢＬとローカルワードラインＬＷＬの活性化により選択される。例えば、図面に表示されたメモリセル５０が選択される場合、第１ローカルビットライングループＢＧ０内の第ｋローカルビットラインＬＢＬｋ及び第１ローカルワードライングループＷＧ０内の第１ローカルワードラインＬＷＬ０が活性化される。
【００９４】
メインローデコーダー２０は、外部から印加されるローアドレス信号に応じてグローバルワードラインＧＷＬ０〜ＧＷＬｎのうちのいずれか１つが活性化されるように制御する。
【００９５】
サブローデコーダー１０は、グローバルワードラインＧＷＬ０〜ＧＷＬｎのうちのいずれか１つが活性化されると、活性化されたグローバルワードラインのイネーブル信号及びアドレス信号に応じてローカルワードラインＬＷＬ０〜ＬＷＬｉのうちのいずれか１つの活性化を制御する。例えば、第１グローバルワードラインＧＷＬ０が活性化されると、図面上で上部に位置する第１ローカルワードライングループＷＧ０内の複数本のローカルワードラインＬＷＬ０〜ＬＷＬｉのうちのいずれか１つが活性化され、第ｎグローバルワードラインＧＷＬｎが活性化されると、図面上で下部に位置する第ｎローカルグループＷＧｎ内の複数本のローカルワードラインＬＷＬ０、ＬＷＬｉのうちのいずれか１つが活性化される。
【００９６】
ローカルコラムデコーダー３０は、コラムアドレス信号に応じて、複数個のメモリセル５０にそれぞれ接続されたローカルビットラインＬＢＬ０〜ＬＢＬｋのうちのいずれか１つと、グローバルビットラインＧＢＬ０〜ＧＢＬｍのうちのいずれか１つとが互いに選択的に接続されるように制御する。従って、読出しまたは書込み動作の際にデータの伝送を制御する。例えば、図面上で左側の第１ローカルビットライングループＢＧ０内の複数本のローカルビットラインＬＢＬ０〜ＬＢＬｋのうちのいずれか１つは第１グローバルビットラインＧＢＬ０と選択的に接続され、図面上で右側の第ｍローカルビットライングループＢＧｍ内の複数本のローカルビットラインＬＢＬ０〜ＬＢＬｋのうちのいずれか１つは第ｍグローバルビットラインＧＢＬｍと選択的に接続される。
【００９７】
グローバルコラムデコーダー４０は、コラムアドレス信号に応じてグローバルビットラインＧＢＬ０〜ＧＢＬｍのうちのいずれか１つがデータライン（図示せず）またはセンスアンプ（図示せず）と選択的に接続されるように制御する。
【００９８】
上述したように、本発明の実施例による半導体メモリ装置においては、グローバルワードラインＧＷＬ及びローカルワードラインＬＷＬ、ローカルビットラインＬＢＬ及びグローバルビットラインＧＢＬを駆動することにより、選択されたメモリセルに貯蔵されたデータを読出しまたは書込みできる階層構造を有する。
【００９９】
上述の本発明の実施例はＰＲＡＭに適用される場合のみを説明したが、本発明による半導体メモリ装置におけるレイアウト構造およびそのレイアウト方法は、上述のメモリセル構造と同一または類似なセル構造を有する場合、ＭＲAＭ（Magnetic Random AccessMemory）、ＦＲＡＭ（FerroelectricRandom Access Memory）、ＤＲＡＭ及びそのほかの揮発性または不揮発性メモリを含む他の半導体メモリ装置にも若干の変形及び応用させることで適用することができる。
【０１００】
上述の実施例の説明は、本発明を十分に理解してもらうために本発明による多くの実施例のうちの少なくとも１つを図面を参照し例としたが、本発明の権利範囲を限定するものとして解釈されるものではない。また、本発明が属する技術分野において通常の知識を有したものにとって本発明の基本的原理を逸脱しない範囲内で多様な変形及び変更が可能であることは明らかである。例えば、本発明の一実施例において、３つの配線層に４つの配線またはライン（グローバルビットライン、ローカルビットライン、グローバルワードライン、及びローカルワードライン）を配置する場合を例を挙げて説明したが、本発明が属する技術分野において通常の知識を有した者によれば、これ以上の複数個の配線層に複数本の配線またはラインを配置する場合にも応用される。
【図面の簡単な説明】
【０１０１】
【図１】本発明の一実施例による半導体メモリ装置のレイアウト図を示す。
【図２】図１の半導体メモリ装置の一部拡大図を示す。
【図３】図２の一部拡大図のI−I’断面図を示す。
【図４】図２の一部拡大図のII−II’断面図を示す。
【図５】本発明の他の実施例による半導体メモリ装置のレイアウト図を示す。
【図６】図５の他の実施例による半導体メモリ装置の一部拡大図を示す。
【図７】図５の一部拡大図III−III’断面図を示す。
【図８】図５の一部拡大図IV−IV’断面図を示す。
【図９】図１ないし図８が適用された半導体メモリ装置の等価回路図を示す。
【図１０】一般的なダイオード構造を有するＰＲＡＭにおけるメモリセル構造を示す。
【符号の説明】
【０１０２】
ＡＣＴ：アクティブ領域
ＬＷＬ：ローカルワードライン
ＧＷＬ：グローバルワードライン
ＬＢＬ：ローカルビットライン
ＧＢＬ：グローバルビットライン
５０ａ：メモリセル
５０ｂ：ダミーセル
Ｄ：ダイオード
ＧＳＴ：可変抵抗体
ＴＥＣ、ＢＥＣ、ＣＯ：コンタクト
１００：半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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