(57)【要約】【課題】  冗長セルアレイを必要としない簡単な構成であり、アクセス時間が遅延する虞もなく、構成が複雑化することもない、欠陥メモリセル救済手段を備えた半導体記憶装置を提供する。【解決手段】  冗長セルアレイを持たず、所謂ランダム欠陥による各個の欠陥メモリセル（単ビット欠陥）に関して、この欠陥メモリセルに格納されようとするデータを、列データ１２と入出力バッファ２１との間に設けられたラッチ回路２２によってデータを保持し、また、該保持されたデータを欠陥メモリセルのデータに替えて出力するようにした。【選択図】  図１
2006331505.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数のメモリセルを含むメモリセルアレイと、行アドレス信号に従って前記メモリセルアレイにおけるいずれかのメモリセル行を選択する行デコーダと、列アドレス信号に従って前記メモリセルアレイにおけるいずれかのメモリセル列を選択する列デコーダと、前記メモリセルアレイにおける前記行デコーダおよび前記列デコーダによって選択されたメモリセルに関して外部とのデータの授受を行なう入出力バッファと、外部から与えられるアドレス信号に基づいて前記行アドレス信号および列アドレス信号を生成し出力するアドレスバッファと、を有する半導体記憶装置であって、前記メモリセルアレイにおける欠陥メモリセルを特定する欠陥メモリセルアドレス情報を保持する欠陥メモリセルアドレス情報保持手段と、前記アドレスバッファから出力される当該行アドレス信号および列アドレス信号によって表されたアドレス情報と前記欠陥メモリセルアドレス情報保持手段に保持された欠陥メモリセルアドレス情報とを比較し当該アドレス情報と欠陥メモリセルアドレス情報との一致を検出したときには自己の出力である禁止信号をアクティブにするアドレス情報比較回路と、前記入出力バッファと前記列デコーダとの間に配され、且つ、前記アドレス情報比較回路が発する禁止信号を受信するようになされ、被記憶データの書き込みに際しては、当該禁止信号がアクティブであるときに前記アドレス情報によって特定されるメモリセルに格納されるべきデータを保持し、被記憶データの読み出しに際しては、当該禁止信号がアクティブであるときに前記アドレス情報によって特定されるメモリセルに格納されているデータに替えて自己が保持したデータを出力するラッチ回路と、を備えたことを特徴とする半導体記憶装置。
【請求項２】
被記憶データの読み出しに際して、前記禁止信号が非アクティブであるときには前記アドレス情報によって特定されるメモリセルに格納されているデータを出力し、前記禁止信号がアクティブであるときには前記メモリセルアレイの該当するメモリセルに格納されているデータの出力を禁止して前記ラッチ回路が保持しているデータを出力させる出力選択回路を含んで構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記入出力バッファと、前記ラッチ回路と、被記憶データの読み出しに際して前記禁止信号が非アクティブであるときには前記アドレス情報によって特定されるメモリセルに格納されているデータを出力し前記禁止信号がアクティブであるときには前記メモリセルアレイの該当するメモリセルに格納されているデータの出力を禁止して前記ラッチ回路が保持しているデータを出力させる出力選択回路とを含んで一の入出力回路が構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記入出力回路は、当該半導体記憶装置の入出力のビット数に等しい数設けられていることを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは欠陥メモリセルを救済する手段を備えた半導体記憶装置の改良に関する。
【背景技術】
【０００２】
従来より、半導体記憶装置の欠陥メモリセルを救済する手段として、半導体記憶装置に冗長記憶部を設け、欠陥メモリセルを含む行または列を冗長メモリセル行または列と置換する方法が採られていた。しかし、この方法では、所謂ランダム欠陥に対しては救済効率が悪くなり、また、行または列の冗長ビット判定回路の為にメモリアクセスが遅くなるといった問題があった。このような問題に対処するべく、欠陥ビットのみ行および列の交点で指定し、予備の行または列に用意された冗長の為のビットと１対１に対応して置換する回路手段を設ける技術も提案されていた（例えば、特許文献１参照）。
【０００３】
一方、メモリセルアレイ中に不良セルがある場合、冗長選択手段で第１不良セル位置情報記憶手段を選択し、一の方法によって、冗長セルアレイが置換すべきメモリセルアレイ中の不良セルの位置情報を保持させて、不良セルを良好な他のメモリセルに置き換え、更に、一の方法による冗長回路部分たる第１不良セル位置情報記憶手段等に不良が発生した場合には、冗長選択手段で第２不良セル位置情報記憶手段を選択し、他の方法によって、冗長セルアレイが置換すべきメモリセルアレイ中の不良セルの位置情報を保持させるようにし、このように複数種の方法による冗長回路を備えて、一の方法による冗長関連の回路部分に不良が発生した場合にも、他の方法による冗長関連の回路部分を使用して、製造工程における歩留りを更に向上させる半導体記憶装置も提案されている。
【０００４】
この半導体記憶装置の歩留り向上は、半導体記憶装置の低価格化に寄与するところが大きいとされている（例えば、特許文献２参照）。
【特許文献１】特開平１−３０３６９９号公報（第１頁左下欄、図１）
【特許文献２】特開平７−３２６１９８号公報（段落００５２、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した既定案の方法は、何れも冗長セルアレイを持った構造を採り、欠陥メモリセルをアクセスするタイミングに到ったときにこのことを認識して当該欠陥メモリセルを冗長セルアレイにおける該当するメモリセルと置換するようにするものである。このため、メモリセルアレイの規模が増大してしまうことが不可避である。また、欠陥メモリセルのアドレスをアクセスしようとしていることを識別し、この識別がなされてより上述の置換を行うといった処理を実行するためにアクセス速度の低下を招来してしまうことになる。
【０００６】
本発明は上記のような問題点に鑑みてなされたものであり、冗長セルアレイを必要としない簡単な構成であり、且つ、アクセス速度を犠牲にすることのない欠陥メモリセル救済手段を備えた半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
（１）行列状に配列された複数のメモリセルを含むメモリセルアレイと、行アドレス信号に従って前記メモリセルアレイにおけるいずれかのメモリセル行を選択する行デコーダと、列アドレス信号に従って前記メモリセルアレイにおけるいずれかのメモリセル列を選択する列デコーダと、前記メモリセルアレイにおける前記行デコーダおよび前記列デコーダによって選択されたメモリセルに関して外部とのデータの授受を行なう入出力バッファと、外部から与えられるアドレス信号に基づいて前記行アドレス信号および列アドレス信号を生成し出力するアドレスバッファと、を有する半導体記憶装置であって、前記メモリセルアレイにおける欠陥メモリセルを特定する欠陥メモリセルアドレス情報を保持する欠陥メモリセルアドレス情報保持手段と、前記アドレスバッファから出力される当該行アドレス信号および列アドレス信号によって表されたアドレス情報と前記欠陥メモリセルアドレス情報保持手段に保持された欠陥メモリセルアドレス情報とを比較し当該アドレス情報と欠陥メモリセルアドレス情報との一致を検出したときには自己の出力である禁止信号をアクティブにするアドレス情報比較回路と、前記入出力バッファと前記列デコーダとの間に配され、且つ、前記アドレス情報比較回路が発する禁止信号を受信するようになされ、被記憶データの書き込みに際しては、当該禁止信号がアクティブであるときに前記アドレス情報によって特定されるメモリセルに格納されるべきデータを保持し、被記憶データの読み出しに際しては、当該禁止信号がアクティブであるときに前記アドレス情報によって特定されるメモリセルに格納されているデータに替えて自己が保持したデータを出力するラッチ回路と、を備えたことを特徴とする半導体記憶装置。
【０００８】
上記（１）の半導体記憶装置によれば、被記憶データの書き込みに際しては、外部から与えられるアドレス信号により表わされるアドレスが欠陥メモリセルアドレス情報保持手段に保持された欠陥メモリセルアドレス情報によるアドレスと一致したときには、アドレス情報比較回路の出力がアクティブとなって当該アドレス情報によって特定されるメモリセルに格納されるべきデータがラッチ回路に保持される。
【０００９】
一方、被記憶データの読み出しに際しては、外部から与えられるアドレス信号により表わされるアドレスが欠陥メモリセルアドレス情報保持手段に保持された欠陥メモリセルアドレス情報によるアドレスと一致して該禁止信号がアクティブとなったときに当該アドレス情報によって特定されるメモリセルに格納されているデータに替えてラッチ回路が保持したデータが出力される。
また、ラッチ回路は外部とのデータの授受を行なう入出力バッファと列デコーダとの間に配置されているため、本半導体記憶装置の入出力のビット数（入出力の配線数）のみ設ければよく、構成を小規模に留めることができる。
【００１０】
（２）被記憶データの読み出しに際して、前記禁止信号が非アクティブであるときには前記アドレス情報によって特定されるメモリセルに格納されているデータを出力し、前記禁止信号がアクティブであるときには前記メモリセルアレイの該当するメモリセルに格納されているデータの出力を禁止して前記ラッチ回路が保持しているデータを出力させる出力選択回路を含んで構成されていることを特徴とする（１）に記載の半導体記憶装置。
【００１１】
上記（２）の半導体記憶装置によれば（１）の半導体記憶装置による作用に加えて、被記憶データの読み出しに際して、前記禁止信号が非アクティブであるとき、即ち、外部から与えられるアドレス信号により表わされるアドレスが欠陥メモリセルのアドレスでなく正常なメモリセルのアドレスであるときには、当該アドレス信号により表わされるアドレスのメモリセルに格納されているデータを出力するように出力選択回路が作用する。
【００１２】
一方、前記禁止信号がアクティブであるとき、即ち、当該アドレス信号により表わされるアドレスが欠陥メモリセルのアドレスであるときには、その欠陥メモリセルに格納されているデータの出力を禁止して前記ラッチ回路が保持しているデータを出力させるように出力選択回路が作用する。このため、出力選択回路からは常に正常なデータが出力されることになる。
【００１３】
（３）前記入出力バッファと、前記ラッチ回路と、被記憶データの読み出しに際して前記禁止信号が非アクティブであるときには前記アドレス情報によって特定されるメモリセルに格納されているデータを出力し前記禁止信号がアクティブであるときには前記メモリセルアレイの該当するメモリセルに格納されているデータの出力を禁止して前記ラッチ回路が保持しているデータを出力させる出力選択回路とを含んで一の入出力回路が構成されていることを特徴とする（１）に記載の半導体記憶装置。
【００１４】
上記（３）の半導体記憶装置によれば（１）の半導体記憶装置による作用に加えて、出力選択回路の作用により、被記憶データの読み出しに際して、前記禁止信号が非アクティブであるとき、即ち、外部から与えられるアドレス信号により表わされるアドレスが欠陥メモリセルのアドレスでなく正常なメモリセルのアドレスであるときには、当該アドレス信号により表わされるアドレスのメモリセルに格納されているデータを出力するように出力選択回路が作用する。
【００１５】
一方、前記禁止信号がアクティブであるとき、即ち、当該アドレス信号により表わされるアドレスが欠陥メモリセルのアドレスであるときには、その欠陥メモリセルに格納されているデータの出力を禁止して前記ラッチ回路が保持しているデータを出力させるように出力選択回路が作用する。このため、出力選択回路からは常に正常なデータが出力されることになる。
【００１６】
更に、上述のような出力選択回路が入出力バッファ及びラッチ回路と共に一の入出力回路を構成しているため、この入出力回路を構成単位とする各一の回路ブロックによって当該半導体記憶装置の各一の入出力ビットにおける欠陥メモリセルに関する記憶データの正規データへの置換を適切に実行することができる。
【００１７】
（４）前記入出力回路は、当該半導体記憶装置の入出力のビット数に等しい数設けられていることを特徴とする（３）の半導体記憶装置。
上記（４）の半導体記憶装置によれば（３）の半導体記憶装置による作用に加えて、当該半導体記憶装置の各一の入出力ビットにおける欠陥メモリセルに関する記憶データの正規データへの置換を適切に実行するに必要となる回路の構成を最小限の規模のものに留めることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について図面を参照して説明する。尚、以下に参照する図においては、便宜上、説明の主題となる要部は適宜誇張し、要部以外については適宜簡略化し乃至省略されている。
図１は、本発明の実施の形態としての半導体記憶装置（ＳＲＡＭ）の構成を示す図である。この図１では、信号の流れが実線で、データの流れが破線によって表されている。図１において、行列状に配列された複数のメモリセル（図示書略）を含むメモリセルアレイ１０が設けられ、このメモリセルアレイ１０に対して行アドレス信号Ｒａに従っていずれかのメモリセル行を選択する行デコーダ１１、列アドレス信号Ｃａに従っていずれかのメモリセル列を選択する列デコーダ１２とが附設されている。また、メモリセルアレイ１０と列デコーダ１２との間には各メモリセルに格納されたデータ読み出す公知のセンスアンプ１３が設けられている。
【００１９】
更に、メモリセルアレイ１０における行デコーダ１１および列デコーダ１２によって選択されたメモリセルに関して外部とのデータの授受を行なう入出力バッファ２１と、外部から与えられるアドレス信号に基づいて行アドレス信号Ｒａおよび列アドレス信号Ｃａを生成し出力するアドレスバッファ３１が設けられている。
メモリセルアレイ１０における欠陥メモリセルを特定する欠陥メモリセルアドレス情報を保持する欠陥メモリセルアドレス情報保持手段４１が設けられている。この欠陥メモリセルアドレス情報保持手段４１は、例えば不良のメモリセルのアドレスがフューズ等によりプログラムされる公知の態様のものである。
【００２０】
アドレスバッファ３１から出力される行アドレス信号Ｒａおよび列アドレス信号Ｃａによって表されたアドレス情報と欠陥メモリセルアドレス情報保持手段４１に保持された欠陥メモリセルアドレス情報Ｄａとを比較し当該アドレス情報（Ｒａ，Ｃａ）と欠陥メモリセルアドレス情報Ｄａとの一致を検出したときには自己の出力である禁止信号Ｐｒをアクティブにするアドレス情報比較回路４２が設けられている。
【００２１】
また、入出力バッファ２１と列デコーダ１２との間にラッチ回路２２が配されている。このラッチ回路２２は、上述のアドレス情報比較回路４２が発する禁止信号Ｐｒを受信するようになされ、当該禁止信号Ｐｒがアクティブであるときにアドレス情報によって特定されるメモリセルに格納されるべきデータを保持し、被記憶データの読み出しに際しては、禁止信号Ｐｒがアクティブであるときにアドレス情報（Ｒａ，Ｃａ）によって特定されるメモリセルに格納されているデータに替えて自己が保持しているデータを出力する。
【００２２】
本実施の形態では、上述のラッチ回路２２の後段に、被記憶データの読み出しに際して、禁止信号Ｐｒが非アクティブであるときにはアドレス情報によって特定されるメモリセルに格納されているデータを出力し、禁止信号Ｐｒがアクティブであるときにはメモリセルアレイ１０の該当するメモリセルに格納されているデータの出力を禁止してラッチ回路２２が保持しているデータを出力させる出力選択回路２３が設けられている。
【００２３】
また、入出力バッファ２１、ラッチ回路２２、及び、出力選択回路２３を含んで一の入出力回路２０（図１では一点鎖線により図示）が構成されている。この入出力回路２０は、次に図２を参照して説明するように、この半導体記憶装置の入出力ビット数に相応した数設けられている。
図２は、図１の入出力回路２０と列デコーダ１２との配置関係を示す図である。図２において半導体記憶装置がｎビット（例えば、８ビット乃至３２ビット）であるとき、入出力回路は図示のように２０-1，２０-2，２０-3，２０-4，２０-5，…，２０-nのｎ個設けられ、夫々、列デコーダ１２に接続されている。列デコーダ１２のメモリセルアレイ１０側（センスアンプ１３側）は上述のｎビットがデコードされた信号（データ）のビット数（一行のメモリセル数分）に相応する極めて多数の配線（例えば、２０４８本）が設けられる。
【００２４】
尚、各入出力回路２０-1，２０-2，２０-3，２０-4，２０-5，…，２０-nは図１を参照して説明したように、入出力バッファ２１、ラッチ回路２２、及び、出力選択回路２３（図２では、各参照符号に添え字を付加してある）を含んで構成されている。
本実施形態では、各入出力回路２０-1，２０-2，２０-3，２０-4，２０-5，…，２０-nと列デコーダ１２との配置関係を図２に示されたように選択することによって、入出力回路の所要数（従って、ラッチ回路の数）を徒に増大させることのない構成をとることが可能になっている。
【００２５】
図３は、図１の入出力回路２０の要部の回路構成の詳細を例示する図である。図３において書込み指令信号Ｗｒと禁止信号Ｐｒとが入力されるアンドゲート回路２０１の出力がＦＥＴ等で構成されたスイッチ回路２０２の制御端子に接続され、該スイッチ回路２０２の入力側に入力データが供給されるようになされている。この入力データ（通常の通りメモリセルに供給されてそこに記憶されるデータであり「正規データ」と表記）は上述のようにスイッチ回路２０２の入力端に供給されると共に図１では破線図示の該当する情報伝達配線を通して入力データＤinとして本記憶装置に供給される。尚、出力データはＤoutと表記してある。
【００２６】
スイッチ回路２０２の出力側にラッチ回路２２が接続され、更にその後段に出力選択回路２３が設けられている。出力選択回路２３は２つのアンド回路２３１及び２３２とこれら２つのアンド回路２３１及び２３２の出力が自己への入力として供給されるオア回路２３３との組み合わせによって構成されている。
図示の通り、アンド回路２３１の一方の入力端にはメモリセルから読み出されたデータ（通常の通りメモリセルから読み出されるデータであり「正規データ」と表記）が供給され、他方の入力端にはアドレス情報比較回路４２の出力である禁止信号Ｐｒが反転されて供給される。もう一つのオア回路２３２の一方の入力端にはラッチ回路２２の出力が供給され、他方の入力端には禁止信号Ｐｒが供給される。
【００２７】
次に、図１乃至図３を参照して、本実施の形態の動作について説明する。先ず、被記憶データの記憶動作（被記憶データの書き込み動作）について説明する。アドレスバッファ３１にアドレス信号ＡＤＤが供給され行デコーダ１１および列デコーダ１２の出力によってメモリセルアレイ１０における特定のメモリセルが選択される。
上述のようにして選択されたメモリセルのアドレスが、欠陥メモリセルアドレス情報保持手段４１に保持された欠陥メモリセルアドレス情報Ｄａによって表された欠陥メモリセルのアドレスと一致するものでないときには、アドレス情報比較回路４２の出力である禁止信号Ｐｒは非アクティブの状態を維持する。
【００２８】
このとき、図３のアンドゲート回路２０１は、その一方の入力である書込み指令信号Ｗｒがアクティブとなっても他方の入力である禁止信号Ｐｒが非アクティブとなっているため出力は非アクティブであるため、スイッチ回路２０２は開状態を維持する。このため、外部から供給された被記録データはラッチ回路２２には到らず、専ら正規データとしてメモリセルアレイ１０における上記のようにアドレス信号ＡＤＤで特定されたアドレスのメモリセルに書き込まれる（記憶される）。
【００２９】
一方、アドレス信号ＡＤＤに基づいて選択されたメモリセルのアドレスが、欠陥メモリセルアドレス情報保持手段４１に保持された欠陥メモリセルアドレス情報Ｄａによって表された欠陥メモリセルのアドレスと一致するものであるときには、アドレス情報比較回路４２の出力である禁止信号Ｐｒはアクティブとなる。
このとき、図３のアンドゲート回路２０１は、その一方の入力である書込み指令信号Ｗｒがアクティブとなっていれば、他方の入力である禁止信号Ｐｒもアクティブとなっているため出力はアクティブとなり、スイッチ回路２０２は閉成状態となる。このため、外部から供給された被記録データはラッチ回路２２にも供給されて、ここでラッチされる。
【００３０】
尚、メモリセルアレイ１０において上述のようにアドレス信号ＡＤＤで特定されたアドレスのメモリセル（この場合は、欠陥メモリセル）にもデータは書き込まれる（乃至は、書込みのための動作が一応実行される）。但し、後述するように、このようにして欠陥メモリセルに書き込まれた（乃至は、書込まれようとした）データが最終的に外部に取り出されることはない。
【００３１】
次に、被記憶データの読み出し動作について説明する。アドレスバッファ３１にアドレス信号ＡＤＤが供給され行デコーダ１１および列デコーダ１２の出力によってメモリセルアレイ１０における読み出しの対象とされる特定のメモリセルが選択される。上述のようにして選択されたメモリセルのアドレスが、欠陥メモリセルアドレス情報保持手段４１に保持された欠陥メモリセルアドレス情報Ｄａによって表された欠陥メモリセルのアドレスと一致するものでないときには、アドレス情報比較回路４２の出力である禁止信号Ｐｒは非アクティブの状態を維持する。
【００３２】
このとき、出力選択回路２３のアンド回路２３１の一方の入力端には非アクティブの禁止信号Ｐｒが反転されて供給されるため、アンド回路２３１の他方の入力端に供給されているメモリセルから読み出されたデータがこのアンド回路２３１の出力端に現れ、オア回路２３３を通して出力される（図１の入出力バッファ２１に供給される）。他方のアンド回路２３２の一方の入力端には非アクティブの禁止信号Ｐｒがそのまま供給されるため、該アンド回路２３２の他方の入力端に供給されているラッチ回路２２の出力はこのアンド回路２３２の出力端に現れず、結果的に、この状態では、専ら、上述の正規データがオア回路２３８を通して出力されることになる。
【００３３】
一方、アドレス信号ＡＤＤに基づいて選択されたメモリセルのアドレスが、欠陥メモリセルアドレス情報保持手段４１に保持された欠陥メモリセルアドレス情報Ｄａによって表された欠陥メモリセルのアドレスと一致するものであるときには、アドレス情報比較回路４２の出力である禁止信号Ｐｒはアクティブとなる。
このとき、出力選択回路２３のアンド回路２３１の一方の入力端にはアクティブの禁止信号Ｐｒが反転されて供給されるため、アンド回路２３１の他方の入力端に供給されているメモリセルから読み出されたデータがこのアンド回路２３１を通して出力端に現れることがない。
【００３４】
他方のアンド回路２３２の一方の入力端にはアクティブの禁止信号Ｐｒがそのまま供給されるため、該アンド回路２３２の他方の入力端に供給されているラッチ回路２２の出力がこのアンド回路２３２を通してその出力端に現れる。このため、欠陥メモリセルがアクセスされようとする場合には、上述のメモリセルからのデータ（「正規データ」）に替えてデータの書き込み時にラッチ回路２２にラッチされていたデータがオア回路２３８を通して出力されることになる。
【００３５】
以上を総じて、本発明の実施の形態によれば、従来におけるような冗長セルアレイを持たず、所謂ランダム欠陥による各個の欠陥メモリセル（単ビット欠陥）に関して、この欠陥メモリセルに格納されようとするデータをラッチ回路によって保持し、また、該保持されたデータを欠陥メモリセルのデータに替えて出力するようにしたため、アクセス時間が遅延する虞もなく、構成が複雑化することもない、欠陥メモリセル救済手段を備えた半導体記憶装置を提供することが可能となる。
【００３６】
即ち、既述の通り、欠陥メモリセルがアクセスされようとするに際して、この欠陥メモリセルへのアクセス自体は許容されても、結果的に禁止信号によってこのような欠陥メモリセルへ書き込まれようとするデータは直ちにラッチ回路によってラッチされ、且つ、この欠陥メモリセルにアクセスしてデータを読み出そうとするに際しては、このメモリセルからのデータに替えてラッチ回路にラッチされたデータが出力される。換言すれば、ラッチ回路が正規の当該メモリセルの如く機能するように構成されているため、半導体記憶装置のメモリセルの欠陥が効果的に救済され得る。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態としての半導体記憶装置（ＳＲＡＭ）の構成を示す図である。
【図２】図１の入出力回路と列デコーダとの配置関係を示す図である。
【図３】図１の入出力回路の要部の回路構成の詳細を例示する図である。
【符号の説明】
【００３８】
１０…メモリセルアレイ  １１…行デコーダ  １２…列データ  １３…センスアンプ  ２０…入出力回路  ２１…入出力バッファ  ２２…ラッチ回路  ２３…出力選択回路  ３１…アドレスバッファ  ４１…欠陥メモリセルアドレス情報保持手段  ４２…アドレス情報比較回路  ２３１，２３２…アンド回路  ２３３…オア回路
【図１】
2006331505.tif 000003
【図２】
2006331505.tif 000004
【図３】
2006331505.tif 000005