(57)【要約】【課題】  製造に多くの工数を必要とせず、回路特性変動を抑制することが可能である半導体装置を提供する。【解決手段】  シリコン基板１に形成されたＮＰＮトランジスタＱ１と、シリコン基板１に形成された複数の抵抗領域８から構成され、ＮＰＮトランジスタＱ１にＮＰＮトランジスタＱ１のｈＦＥに対応したバイアス電圧を与えるための抵抗素子と、複数の抵抗領域８のうちの、抵抗素子の抵抗として機能する抵抗領域８とＮＰＮトランジスタＱ１とを接続する配線２３ａとを備える。【選択図】        図３
2006303185.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトランジスタ素子と、
前記半導体基板に形成された複数の抵抗領域から構成され、前記トランジスタ素子にバイアス電圧を与えるための抵抗素子と、
前記複数の抵抗領域のうちの前記抵抗素子の抵抗として機能する抵抗領域と前記トランジスタ素子とを接続する配線とを備える
ことを特徴とする半導体装置。
【請求項２】
前記半導体基板上面には、複数の帯状の抵抗領域が並列に配置された上面パターンが形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗素子は、同一の抵抗値を有し、並列接続可能な複数の抵抗領域から構成される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記抵抗素子は、異なる抵抗値を有する複数の抵抗領域から構成される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記バイアス電圧は、前記トランジスタ素子のｈＦＥに対応した電圧である
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板にトランジスタ素子を形成するトランジスタ素子形成工程と、
前記半導体基板に複数の抵抗領域を形成し、前記複数の抵抗領域から構成され、前記トランジスタ素子にバイアス電圧を与えるための抵抗素子を形成する抵抗素子形成工程と、
前記複数の抵抗領域のうちの前記抵抗素子の抵抗として機能する抵抗領域と前記トランジスタ素子とを接続する配線を形成する配線形成工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記バイアス電圧は、前記トランジスタ素子のｈＦＥに対応した電圧である
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記トランジスタ素子形成工程は、前記半導体基板にベース層を形成するベース層形成工程と、前記ベース層上にエミッタ電極を形成するエミッタ電極形成工程とを含み、
前記半導体装置の製造方法は、さらに、
前記ベース層の厚み及びシート抵抗と、前記エミッタ電極の不純物濃度と、前記エミッタ電極と前記ベース層との間の界面酸化膜の厚みとをパラメータとして測定するパラメータ測定工程と、
前記パラメータから前記トランジスタ素子のｈＦＥを算出するｈＦＥ算出工程とを含む
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも抵抗素子とトランジスタ素子とが同一半導体基板上に形成されたバイアス回路に関し、特に、高周波用途のＮＰＮシリコンバイポーラトランジスタを用いたバイアス回路及びその製造方法に関するものである。
【背景技術】
【０００２】
ＮＰＮトランジスタを用いたバイアス回路の重要な要素として、バイアスの安定化が挙げられるが、ＮＰＮトランジスタのｈＦＥバラツキによってコレクタ電流が変動し、回路特性が変動するという課題がある。この課題に対して、ピンチ抵抗を用いてＮＰＮトランジスタのｈＦＥバラツキに依存する回路特性変動を抑制するバイアス回路の提案もいくつかなされている（例えば、特許文献１参照）。
【０００３】
図５は、特許文献１において提案された発明の一実施例にかかるバイアス回路を示す図である。
【０００４】
このバイアス回路において、半導体集積回路中に作り込まれるＮＰＮトランジスタＱ１０１には抵抗Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１０４と電源Ｖ１０１とでバイアス電圧が与えられている。抵抗Ｒ１０２はＮＰＮトランジスタＱ１０１のベース拡散領域およびエミッタ拡散領域と同時に拡散形成されたピンチ抵抗である。抵抗Ｒ１０３、Ｒ１０４は半導体集積回路内の任意の構造の抵抗または半導体集積回路外部の抵抗である。かかる回路構成において、電源Ｖ１０１で電圧が供給されている。抵抗Ｒ１０１は負荷抵抗である。
【０００５】
図６（ａ）、（ｂ）は、従来のバイアス回路の構造を示すバイアス回路の平面図及び断面図（ＮＰＮトランジスタＱ１０１及び抵抗Ｒ１０２から構成される部分の平面図及び断面図）である。
【０００６】
図６（ａ）、（ｂ）に示されるように、ＮＰＮトランジスタＱ１０１のベース拡散領域１０２と抵抗Ｒ１０２の帯状の抵抗領域１０３とがＮ型シリコン基板１０１にＰ型不純物を同時に拡散させて形成されている。また、ＮＰＮトランジスタＱ１０１のエミッタ拡散領域１１０と、コレクタコンタクト用のＮ+型拡散領域１０６とがＮ型不純物を同時に拡散させて形成されている。さらに、そのエミッタ拡散領域１１０及びＮ+型拡散領域１０６と同時に、抵抗Ｒ１０２のＮ+型拡散領域１０５が、Ｐ型の帯状の抵抗領域１０３内に、抵抗領域１０３の両端を除いて全部を覆う如くＮ型不純物を拡散させて形成されている。さらにまた、Ｎ型シリコン基板１０１表面上の酸化膜１０７には、ＮＰＮトランジスタＱ１０１及び抵抗Ｒ１０２それぞれの拡散領域に電極を付加するためのコンタクトホール１０８が形成されている。
【０００７】
この構成によれば、抵抗領域１０３及びＮ+型拡散領域１０５により形成されるピンチ抵抗の断面構造が、ＮＰＮトランジスタＱ１０１のベース拡散領域１０２及びエミッタ拡散領域１１０と同一となるため、抵抗Ｒ１０２の抵抗値はＮＰＮトランジスタＱ１０１のｈＦＥに対して正の相関を得る。ＮＰＮトランジスタＱ１０１のｈＦＥが大きいほどＮＰＮトランジスタＱ１０１のコレクタ電流は大きくなろうとする。しかし、ＮＰＮトランジスタＱ１０１のｈＦＥが大きくなると、ｈＦＥと正の相関がある抵抗Ｒ１０２の抵抗値も大きくなり、それに伴って抵抗Ｒ１０２による電圧降下が大きくなって抵抗Ｒ１０２がＮＰＮトランジスタＱ１０１のベース−エミッタ間の電圧を下げるように働く。この結果、ＮＰＮトランジスタＱ１０１へ流れるコレクタ電流は変化しない。
【特許文献１】特開昭５６−３５４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ｈＦＥがＮＰＮトランジスタの断面構造で決定されている場合は特許文献１等に記載の従来の構成で回路特性の変動を抑制できるが、高周波用途で広く用いられているＳＳＴ（super self-aligned technology）等のダブルポリシリコン型のＮＰＮトランジスタ（例えば、永田  穣編「超高速バイポーラ・デバイス」、１９８５年培風館発行、pp.278−285）においては、エミッタ電極に多結晶シリコン層が用いられており、その多結晶シリコン層と半導体基板（ベース拡散層表面）との間に介在する自然酸化膜がベース領域からエミッタ領域への少数キャリアの注入を阻害し、結果としてＮＰＮトランジスタのｈＦＥが増大するという問題がある。つまり、抵抗素子をＮＰＮトランジスタのベース、エミッタと略同一断面構造にしてもＮＰＮトランジスタのｈＦＥと抵抗素子の抵抗値との間には相関が得られず、ＮＰＮトランジスタのｈＦＥ変動によりバイアス回路の回路特性が変動し、バイアス回路の回路特性変動を抑制できないという課題がある。
【０００９】
また、バイアス回路にトリミング回路を内蔵させて、抵抗素子の抵抗値を調整することも良く行われているが、製造に多くの工数が必要とされ、またチップ面積が大きくなってしまう。
【００１０】
そこで、本発明は、かかる問題点に鑑み、製造に多くの工数を必要とせず、回路特性変動を抑制することができるバイアス回路としての半導体装置を提供することを第１の目的とする。
【００１１】
また、チップ面積の拡大を必要とせず、回路特性変動を抑制することができる半導体装置を提供することを第２の目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の半導体装置は、半導体基板に形成されたトランジスタ素子と、前記半導体基板に形成された複数の抵抗領域から構成され、前記トランジスタ素子にバイアス電圧を与えるための抵抗素子と、前記複数の抵抗領域のうちの前記抵抗素子の抵抗として機能する抵抗領域と前記トランジスタ素子とを接続する配線とを備えることを特徴とする。ここで、前記半導体基板上面には、複数の帯状の抵抗領域が並列に配置された上面パターンが形成されてもよいし、前記抵抗素子は、同一の抵抗値を有し、並列接続可能な複数の抵抗領域から構成されてもよいし、前記抵抗素子は、異なる抵抗値を有する複数の抵抗領域から構成されてもよい。また、前記バイアス電圧は、前記トランジスタ素子のｈＦＥに対応した電圧であってもよい。
【００１３】
これによって、抵抗領域の接続関係を変えることによりバイアス電圧を調整することができる。つまり、配線マスク１枚だけを差し替えるだけでバイアス電圧を調整することができる。よって、複雑な作業や工程数を増やすことなくｈＦＥに対応した任意のバイアス電圧を得ることができるので、製造に多くの工数を必要とせず、回路特性変動を抑制することが可能な半導体装置を実現することができる。また、トリミング回路等を用いることなく回路特性の変動を抑制することができるので、チップ面積の拡大を必要とせず、回路特性変動を抑制することが可能な半導体装置を実現することができる。また、抵抗値の変更をより容易に行うことのできる抵抗素子レイアウトを提案することができる。
【００１４】
また、本発明は、半導体基板にトランジスタ素子を形成するトランジスタ素子形成工程と、前記半導体基板に複数の抵抗領域を形成し、前記複数の抵抗領域から構成され、前記トランジスタ素子にバイアス電圧を与えるための抵抗素子を形成する抵抗素子形成工程と、前記複数の抵抗領域のうちの前記抵抗素子の抵抗として機能する抵抗領域と前記トランジスタ素子とを接続する配線を形成する配線形成工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。ここで、前記バイアス電圧は、前記トランジスタ素子のｈＦＥに対応した電圧であってもよいし、前記トランジスタ素子形成工程は、前記半導体基板にベース層を形成するベース層形成工程と、前記ベース層上にエミッタ電極を形成するエミッタ電極形成工程とを含み、前記半導体装置の製造方法は、さらに、前記ベース層の厚み及びシート抵抗と、前記エミッタ電極の不純物濃度と、前記エミッタ電極と前記ベース層との間の界面酸化膜の厚みとをパラメータとして測定するパラメータ測定工程と、前記パラメータから前記トランジスタ素子のｈＦＥを算出するｈＦＥ算出工程とを含んでもよい。
【００１５】
これによって、製造に多くの工数を必要とせず、更にチップ面積の拡大も必要とせず、回路特性変動を抑制することが可能な半導体装置を実現することができる。
【発明の効果】
【００１６】
本発明に係る半導体装置によれば、回路特性変動を抑制するために、抵抗トリミング等のコスト高となるプロセス変更や工程追加を必要とせず、更にはチップ面積の拡大を必要としない。また、配線マスクを差し替えるだけで抵抗素子の抵抗値を変更し回路特性変動を抑制することができる。その結果、量産性を落とすことなく、更には製品歩留の向上も可能な半導体装置を実現できるという効果が奏される。
【００１７】
よって、本発明により、ダブルポリシリコン型のＮＰＮトランジスタが抱える製造ロット毎に生じるｈＦＥバラツキに対して、配線マスクの差し替えだけで回路特性変動を抑制することが可能な半導体装置を提供することが可能となり、実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００１９】
図１は、本発明の実施の形態の半導体装置としてのバイアス回路を示す図である。
このバイアス回路において、半導体基板上に作り込まれるＮＰＮトランジスタＱ１には抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と電源Ｖ１とでバイアス電圧が与えられている。ＮＰＮトランジスタＱ１と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４とは同一半導体基板上に形成されており、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４はＮ型またはＰ型の不純物が添加された多結晶シリコン層からなる。ここで、電源Ｖ１はＮＰＮトランジスタＱ１が作り込まれる半導体集積回路中の他の回路から与えられるものでも良いし、半導体集積回路外部のものでも可能である。また、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は拡散抵抗であっても問題は無い。
【００２０】
図２（ａ）〜（ｊ）は、本発明の実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図（ＮＰＮトランジスタＱ１と抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３あるいは抵抗Ｒ４とから構成される部分の断面図）である。
【００２１】
まず、Ｐ型シリコン基板１の所定の部分に、砒素等のＮ型不純物を添加して埋め込みコレクタ領域２を形成した後に、リン等のＮ型不純物を添加してシリコンエピタキシャル層３を形成する（図２（ａ））。
【００２２】
次に、ＬＯＣＯＳ（local oxidation of silicon）酸化膜やトレンチ溝等の素子分離領域４、５を形成した後、コレクタ層３ａを形成する。その後、シリコン基板１表面から埋め込みコレクタ領域２まで到達するように、リン等のＮ型不純物を添加してコレクタ引き出し層６を形成する（図２（ｂ））。
【００２３】
次に、シリコン基板１表面を全面覆うようにシリコン酸化膜７及び多結晶シリコン層を積層した後、多結晶シリコン層内にボロン等のＰ型不純物をイオン注入により打ち込む。その後、フォトリソグラフィ技術及び異方性エッチング技術により帯状の上面形状を有するように多結晶シリコン層をパターニングして抵抗領域８を形成する（図２（ｃ））。
【００２４】
次に、シリコン基板１表面を全面覆うようにシリコン酸化膜９を形成した後、抵抗領域８中の不純物を活性化させるためにアニール処理を行う。そして、シリコン酸化膜９及びシリコン酸化膜７の所定の部分を開口し、コレクタ層３ａ表面を露出させる。その後、露出したコレクタ層３ａ表面に選択的にシリコンをエピタキシャル成長させてベース層１０を形成する（図２（ｄ））。ベース層１０中にはボロン等のＰ型不純物が添加されている。なお、ベース層１０はゲルマニウム、更には炭素が少量添加されたものでも良いし、コレクタ層３ａへボロン等のＰ型不純物を添加し、熱処理により拡散形成したものでも問題無い。
【００２５】
次に、ベース層１０の表面に、ベース層１０の両端が露出するようにパターニングされたシリコン酸化膜１１を形成し、シリコン基板１表面を全面覆うように多結晶シリコン層１２を形成する。その後、多結晶シリコン層１２の表面からボロン等のＰ型不純物をイオン注入により打ち込んだ後、多結晶シリコン層１２表面を全面覆うようにシリコン酸化膜１３を形成し、Ｐ型不純物を活性化させるためのアニール処理を行う（図２（ｅ））。
【００２６】
次に、シリコン酸化膜１３および多結晶シリコン層１２の所定の部分を開口した後、その開口部側壁にシリコン酸化膜１４およびリン等のＮ型不純物が添加された非晶質シリコン層からなるサイドウォール１５を形成する。その後、開口部の底部のシリコン酸化膜１１をウェットエッチングにより開口させ、ベース層１０表面を露出させる（図２（ｆ））。このとき、サイドウォール１５はシリコン酸化膜１１のウェットエッチング処理時に除去されない材質の膜、例えばシリコン窒化膜から構成される。
【００２７】
次に、リン等のＮ型不純物が添加された非晶質シリコン層を開口部内に埋め込むように形成する。このとき、ベース層１０と非晶質シリコン層との界面に界面酸化膜１６が介在する。そして、フォトリソグラフィ技術及びドライエッチングにより、非晶質シリコン層およびシリコン酸化膜１３をパターニングしてエミッタ電極１７を形成した後、多結晶シリコン層１２をフォトリソグラフィ技術およびドライエッチングによりパターニングしてベース電極１２ａを形成する。その後、ウェットエッチング処理によりシリコン酸化膜９を除去して抵抗領域８を露出させる（図２（ｇ））。
【００２８】
次に、シリコン基板１表面を全面覆うようにシリコン酸化膜１８を形成した後、更にアニール処理をすることにより、エミッタ電極１７に含まれたリン等のＮ型不純物をベース層１０内に拡散させエミッタ層１９を形成する。このとき非晶質であったエミッタ電極１７は多結晶化する（図２（ｈ））。
【００２９】
次に、フォトリソグラフィ技術およびドライエッチングにより、抵抗領域８の両端、ベース電極１２ａ、エミッタ電極１７及びコレクタ引き出し層６が露出するようにシリコン酸化膜１８をパターニングする。その後、コレクタ引き出し層６、ベース電極１２ａ、エミッタ電極１７及び抵抗領域８の表面が露出した部分にＴｉ等の低融点金属からなるシリサイド層２０を形成して低抵抗化を図る（図２（ｉ））。
【００３０】
次に、シリコン基板１表面を全面覆うようにＢＰＳＧ（BoroPhosphoSilicate glass）膜やＴＥＯＳ（TetraEthylOrthoSilicate）膜等の層間絶縁膜２１を形成する。その後、コレクタ引き出し層６、ベース電極１２ａ、エミッタ電極１７及び抵抗領域８に各々接続されたコンタクトホール２２を、層間絶縁膜２１を貫通させて形成した後、各々のコンタクトホール２２に例えばＡＬ合金等の配線層２３を形成する（図２（ｊ））。
【００３１】
以上のような工程を経て製造されるバイアス回路においては、エミッタ電極１７とベース層１０との間に界面酸化膜１６が存在するため、この界面酸化膜１６による影響でＮＰＮトランジスタＱ１のｈＦＥが大きく変動し、回路特性が変動する。そこで、本実施の形態のバイアス回路においては、バイアス回路を構成する抵抗素子（抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３あるいは抵抗Ｒ４）の抵抗値を変更し、バイアス電圧を調整することで回路特性の変動を抑制している。すなわち、抵抗素子によりバイアス電圧を制御することで回路特性の変動を抑制している。なお、抵抗値を変更するのは図１中の抵抗Ｒ２でも良いし、抵抗Ｒ３、Ｒ４でも良い。
【００３２】
次に、バイアス回路を構成する抵抗素子の抵抗値を設定する詳細な方法について説明する。
【００３３】
抵抗素子の抵抗値を設定する方法として、ＮＰＮトランジスタ素子Ｑ１の「ｈＦＥ」を基にする方法と、「ｈＦＥと相関のある製造工程中の管理パラメータ」を基にする方法の２通りが考えられる。
【００３４】
まず、ＮＰＮトランジスタＱ１の「ｈＦＥ」を基にする方法について詳しく説明する。
まず、上記バイアス回路が複数形成された製品ウェハを配線マスク工程前で待機させる。次に、製品ウェハを本体ウェハと１〜数枚の先行ウェハとに分割し、先行ウェハだけを完成させる。最後に、完成させた先行ウェハのＰＣＭ測定を行い、ＮＰＮトランジスタＱ１のｈＦＥデータから抵抗素子の抵抗値を決定し、本体ウェハにフィードバックし、本体ウェハを完成させる。
【００３５】
しかしながら、以上で述べたような「ｈＦＥ」を基にする方法では、先行ウェハの歩留が悪くなることが考えられ、且つ、本体ウェハを待機させておく時間がロスになってしまうということも考えられる。
【００３６】
次に、「ｈＦＥと相関のある製造工程中の管理パラメータ」を基にする方法について詳しく説明する。
【００３７】
先ず、ＮＰＮトランジスタＱ１のベース層１０の管理すべきパラメータである「厚み」と「シート抵抗」とを測定する。すなわち、ベース層１０となるシリコンエピタキシャル層が成長されたモニターウェハまたは製品ウェハに設けられたモニターパターンを、分光エリプソ装置等を用いて測定することで「厚み」を測定する。また、そのモニターウェハを、４探針法等を用いて測定することで、「シート抵抗」を測定する。
【００３８】
次に、エミッタ電極１７の管理すべきパラメータである「濃度」と「界面酸化膜１６の厚み」とを測定する。すなわち、エミッタ電極１７となる非晶質シリコン層が形成されたモニターウェハを、蛍光Ｘ線等を用いて測定することで、「濃度」を測定する。また、そのモニターウェハをアニールして多結晶化させた後に、分光エリプソ装置等で測定することで、「界面酸化膜１６の厚み」を測定する。
【００３９】
最後に、上記測定で得られたパラメータからｈＦＥを想定して抵抗素子の抵抗値を決定する。すなわち、測定で得られたパラメータからｈＦＥを算出して抵抗素子の抵抗値を決定する。
【００４０】
この方法によれば、本体ウェハを待機させておく待機時間が必要無くなるので、「ｈＦＥ」を基にする方法よりも製造歩留を向上させることができる。
【００４１】
次に、バイアス回路の抵抗素子の構成例について説明する。
【００４２】
（第１の抵抗素子の構成例）
図３（Ａ）、（Ｂ）は、本発明の実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の上面図及び断面図（抵抗素子から構成される部分の上面図及び断面図）である。
【００４３】
この抵抗素子において、シリコン基板１上面には帯状の抵抗領域８が並列に複数個配置された上面パターンが形成されている。また、抵抗領域８の両端を開口するようにシリコン酸化膜１８が配置されている。すなわち、同一の抵抗値を有し、並列接続可能な抵抗領域８が複数個配置されている。具体的には、シリコン酸化膜１８によって１ｋΩの抵抗値に調整された抵抗領域８が複数個配置され、基本抵抗領域群が形成されている。ここで、シリコン酸化膜１８で覆われていない抵抗領域８の両端にはＴｉ等の低融点金属を用いたシリサイド層２０が形成されており、抵抗領域８の低抵抗化が図られている。全ての抵抗領域８において、抵抗領域８の両端に形成されたシリサイド層２０上にはコンタクトホール２２が形成されており、抵抗領域８全てのコンタクトホール２２は配線層２３で覆われている。
【００４４】
上記のような構造を有する抵抗素子においては、ＮＰＮトランジスタＱ１のｈＦＥに対応したバイアス電圧を与える抵抗値となるように、配線２３ａにより抵抗素子の抵抗として機能する抵抗領域８を基本抵抗領域群から選択してＮＰＮトランジスタＱ１と接続し、ＮＰＮトランジスタＱ１と接続された抵抗領域８が抵抗素子の抵抗値を決定する。つまり、選択された抵抗領域８が抵抗素子の抵抗値を決定し、ＮＰＮトランジスタＱ１にバイアス電圧を与える。よって、必要とする抵抗値によって、抵抗領域８間を接続する配線２３ａのパターンが差し替えられる。例えば１．２ｋΩの抵抗値が必要な場合、図３（Ｃ）のように抵抗領域８間を配線接続する配線２３ａを形成する配線マスクが使用される。また、１．９ｋΩの抵抗値が必要な場合、図３（Ｄ）のように抵抗領域８間を配線接続する配線２３ａを形成する配線マスクが使用される。このように、配線マスク１枚だけを差し替えるだけで所望の抵抗値を得ることが可能となり、複雑な作業や工程数を増やすことなく任意の抵抗値を得ることができる。その結果、複雑な作業や工程数を増やすことなくｈＦＥに対応した任意のバイアス電圧を得ることができるので、製造に多くの工数を必要とせず、回路特性変動を抑制することが可能なバイアス回路を実現することができる。また、トリミング回路等を用いることなく回路特性の変動を抑制することができるので、チップ面積の拡大を必要とせず、回路特性変動を抑制することが可能なバイアス回路を実現することができる。
【００４５】
（第２の抵抗素子の構成例）
図４（Ａ）、（Ｂ）は、本発明の実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の上面図及び断面図（抵抗素子から構成される部分の上面図及び断面図）である。
【００４６】
この抵抗素子において、シリコン基板１上面には帯状の抵抗領域８が並列に複数個配置された上面パターンが形成されている。また、抵抗領域８の両端を開口するようにシリコン酸化膜１８が配置されている。すなわち、異なる抵抗値を有する抵抗領域８が複数個配置され、複数の抵抗領域８から構成される抵抗領域群が形成されている。このとき、基本抵抗値を持つ抵抗領域８と、それとは別に基本抵抗値よりも小さいあるいは大きい抵抗値を持つ抵抗領域８とを同時に形成するため、各抵抗領域８でシリコン酸化膜１８の長さがそれぞれ調整されている。具体的には、１．０ｋΩの基準抵抗領域（図４（Ａ）の抵抗領域３０）の他に、０．６ｋΩ〜０．９ｋΩの間の０．１ｋΩステップで調整された調整抵抗領域（図４（Ａ）の抵抗領域３１）、１．１ｋΩ〜１．４ｋΩの間の０．１ｋΩステップで調整された調整抵抗領域（図４（Ａ）の抵抗領域３２）が並列形成されている。ここで、シリコン酸化膜１８で覆われていない領域の抵抗領域８の両端にはＴｉ等の低融点金属を用いたシリサイド層２０が形成されており、抵抗領域８の低抵抗化が図られている。全ての抵抗領域８において、抵抗領域８の両端に形成されたシリサイド層２０上にはコンタクトホール２２が形成されており、抵抗領域８全てのコンタクトホール２２は配線層２３で覆われている。
【００４７】
上記のような構造を有する抵抗素子においては、ＮＰＮトランジスタＱ１のｈＦＥに対応したバイアス電圧を与える抵抗値となるように、配線２３ａにより抵抗素子の抵抗として機能する抵抗領域８を抵抗領域群から選択してＮＰＮトランジスタＱ１と接続し、ＮＰＮトランジスタＱ１と接続された抵抗領域８が抵抗素子の抵抗値を決定する。つまり、選択された抵抗領域８が抵抗素子の抵抗値を決定し、ＮＰＮトランジスタＱ１にバイアス電圧を与える。よって、必要とする抵抗値によって、抵抗領域８間を接続する配線２３ａのパターンが差し替えられる。例えば１．２ｋΩの抵抗値が必要な場合、図４（Ｃ）のように抵抗領域８間を配線接続する配線マスクが使用される。また、１．９ｋΩの抵抗値が必要な場合、図４（Ｄ）のように抵抗領域８間を配線接続する配線マスクが使用される。このように、配線マスク１枚だけを差し替えるだけで所望の抵抗値を得ることが可能となり、複雑な作業や工程数を増やすことなく任意の抵抗値を得ることができる。その結果、複雑な作業や工程数を増やすことなくｈＦＥに対応した任意のバイアス電圧を得ることができるので、製造に多くの工数を必要とせず、回路特性変動を抑制することが可能なバイアス回路を実現することができる。また、トリミング回路等を用いることなく回路特性の変動を抑制することができるので、チップ面積の拡大を必要とせず、回路特性変動を抑制することが可能なバイアス回路を実現することができる。さらに、図３に示される抵抗素子の構成のように多くの並列接続を必要としないため、抵抗領域数を最小にすることが可能となるので、チップ内レイアウトの自由度を高くすることが可能なバイアス回路を実現することができる。
【００４８】
以上、本発明を実施の形態に基づき具体的に説明したが、本実施の形態の半導体装置は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることは言うまでもない。
【００４９】
例えば、上記実施の形態のバイアス回路において、バイアス電圧が与えられるトランジスタとしてＮＰＮトランジスタを例示して説明を行ったが、このトランジスタはＰＮＰトランジスタであっても勿論よい。また、同バイアス回路において、抵抗素子が全て同一基板上に形成されると説明したが、バイアス電圧を調整する抵抗素子以外の抵抗素子は外付けで形成されても勿論よい。
【産業上の利用可能性】
【００５０】
本発明は、抵抗を内蔵したバイアス回路に利用でき、特にバイポーラトランジスタを用いた移動体通信端末や無線ＬＡＮ端末等に利用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態のバイアス回路を示す図である。
【図２】（ａ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｂ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｃ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｄ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｅ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｆ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｇ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｈ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｉ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。（ｊ）同実施の形態のバイアス回路の製造工程を示すバイアス回路の断面図である。
【図３】（Ａ）同実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の上面図である。（Ｂ）同実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の断面図である。（Ｃ）同実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の上面図である。（Ｄ）同実施の形態のバイアス回路内に形成された抵抗素子の第１の構成例を示すバイアス回路の上面図である。
【図４】（Ａ）同実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の上面図である。（Ｂ）同実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の断面図である。（Ｃ）同実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の上面図である。（Ｄ）同実施の形態のバイアス回路内に形成された抵抗素子の第２の構成例を示すバイアス回路の上面図である。
【図５】従来のバイアス回路を示す図である。
【図６】（ａ）従来のバイアス回路の平面図である。（ｂ）従来のバイアス回路の断面図である。
【符号の説明】
【００５２】
１    シリコン基板
２    埋め込みコレクタ領域
３    シリコンエピタキシャル層
３ａ    コレクタ層
４、５    素子分離領域
６    コレクタ引き出し層
７、９、１１、１３、１４、１８    シリコン酸化膜
８、３１、３２、３３    抵抗領域
１０    ベース層
１２    多結晶シリコン層
１２ａ    ベース電極
１５    サイドウォール
１６    界面酸化膜
１７    エミッタ電極
１９    エミッタ層
２０    シリサイド層
２１    層間絶縁膜
２２、１０８    コンタクトホール
２３、    配線層
２３ａ    配線
１０１    Ｎ型シリコン基板
１０２    ベース拡散領域
１０３    抵抗領域
１０３    エミッタ領域
１０５、１０６    Ｎ+型拡散領域
１０７    酸化膜
１１０    エミッタ拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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