(57)【要約】【課題】温度ドリフトが存在せず、外部からの抵抗値の調整が不要である抵抗素子を得ること。【解決手段】この発明は、基準抵抗２からの電流とＭＯＳトランジスタ３からの電流とを積分する積分器９からなるマスター回路１１と、ＭＯＳトランジスタ５からなるスレーブ回路１２とを備えている。ＭＯＳトランジスタ３およびＭＯＳトランジスタ５の各ゲートに積分器９の出力をそれぞれ印加させ、ＭＯＳトランジスタ３とＭＯＳトランジスタ５が同様または同じ比率の抵抗素子として動作させるようになっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基準抵抗からの電流と第１ＭＯＳトランジスタからの電流とを積分する積分器からなるマスター回路と、
第２ＭＯＳトランジスタからなるスレーブ回路とを備え、
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ゲートに前記積分器の出力をそれぞれ印加させ、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタが同様または同じ比率の抵抗素子として動作させることを特徴とする抵抗回路。
【請求項２】
ｎ個のマスター回路と、
前記ｎ個のマスター回路の出力に応じて動作するｎ個の第１ＭＯＳトランジスタからなるスレーブ回路とを備え、
前記ｎ個の各マスター回路は、基準抵抗と第２ＭＯＳトランジスタとを有し、前記基準抵抗からの電流と前記第２ＭＯＳトランジスタからの電流とを積分する積分器から構成するとともに、１つ目のマスター回路は前記第２ＭＯＳトランジスタを１つ有し、２つ目以後の各マスター回路は前記第２ＭＯＳトランジスタが並列接続されかつその接続個数が順に追加されるように構成し、
前記各マスター回路が有する第２ＭＯＳトランジスタのうち、１つの第２ＭＯＳトランジスタのゲートには自己の積分器の出力を印加させ、
前記各マスター回路が有する第２ＭＯＳトランジスタのうち、残余の第２ＭＯＳトランジスタのゲートには、残余の第２ＭＯＳトランジスタが属するマスター回路の序数よりも小さな序数のマスター回路の積分器からの出力を印加させ、
かつ、前記スレーブ回路の各第１ＭＯＳトランジスタの各ゲートには、対応する前記各マスター回路の積分器の出力をそれぞれ印加させるようになっていることを特徴とする抵抗回路。
【請求項３】
基準抵抗からの電流と第１ＭＯＳトランジスタからの電流とを積分する積分器からなるマスター回路と、
第２ＭＯＳトランジスタからなるスレーブ回路とを備え、
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ウエル制御端子に前記積分器の出力をそれぞれ印加させるとともに、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ゲートは所定の電圧に固定させ、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタが同様または同じ比率の抵抗素子として動作させることを特徴とする抵抗回路。
【請求項４】
ｎ個のマスター回路と、
前記ｎ個のマスター回路の出力に応じて動作するｎ個の第１ＭＯＳトランジスタからなるスレーブ回路とを備え、
前記ｎ個の各マスター回路は、基準抵抗と第２ＭＯＳトランジスタとを有し、前記基準抵抗からの電流と前記第２ＭＯＳトランジスタからの電流とを積分する積分器から構成するとともに、１つ目のマスター回路は前記第２ＭＯＳトランジスタを１つ有し、２つ目以後の各マスター回路は前記第２ＭＯＳトランジスタが並列接続されかつその接続個数が順に追加されるように構成し、
前記各マスター回路が有する第２ＭＯＳトランジスタのうち、１つの第２ＭＯＳトランジスタのウエル制御端子には自己の積分器の出力を印加させ、
前記各マスター回路が有する第２ＭＯＳトランジスタのうち、残余の第２ＭＯＳトランジスタのウエル制御端子には、残余の第２ＭＯＳトランジスタが属するマスター回路の序数よりも小さな序数のマスター回路の積分器からの出力を印加させ、
前記スレーブ回路の各第１ＭＯＳトランジスタの各ウエル制御端子には、対応する前記各マスター回路の積分器の出力をそれぞれ印加させ、
かつ、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ゲートは所定の電圧に固定させるようになっていることを特徴とする抵抗回路。
【請求項５】
前記各基準抵抗からの各電流を、１つの基準電流源からカレントミラー回路によって得るようにしたことを特徴とする請求項２または請求項４に記載の抵抗回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外付け抵抗を用いることで、精度の良い抵抗をＭＯＳトランジスタで実現できるようにした抵抗回路に関するものである。
【背景技術】
【０００２】
ＣＭＯＳプロセスによる集積回路（ＩＣ回路）において、しばしば抵抗素子を用いる場合がある。特に、アナログ回路において、抵抗素子は不可欠である。
従来、このような抵抗素子を実現するためには、基板に拡散抵抗を形成したり、基板上にポリシリコンを形成するようにしていた（例えば、非特許文献１参照）。
これらの抵抗素子は、基板またはポリシリコン中に注入される不純物の量によって抵抗値を制御している。すなわち、不純物量の増減によって抵抗値も増減する。また、これらの抵抗素子は、温度によってキャリアの移動度が変化するため、温度によって抵抗値が変動する。
【０００３】
このように、抵抗値の絶対値変動および温度依存性のある抵抗素子は、集積回路などによっては使用できない場合がある。この場合には、外付けの抵抗を用いることで問題を回避することができる。
しかし、外付け抵抗を使用すると、集積回路は抵抗素子１つに対して１ピンまたは２ピン余分に必要になり、これによってパッケージのピン数の増大などにより、対応できない場合がある。また、抵抗素子を実装することで素子が増え、結果として実装ボードの製造コストおよび実装ボードの信頼性の低下を招くという不具合がある。さらに、外付けのピンは、必然的に大きな寄生容量を伴うので、抵抗を外付けすることで、集積回路の高速性能を低下させるという不具合がある。
【０００４】
そこで、抵抗を外付けとせずに、集積回路に含ませる１つの方法としては、図９に示すようにＭＯＳトランジスタ（ＭＯＳＦＥＴ）を用いて実現するものがある。
図９は、Ｎ型のＭＯＳトランジスタ１２０を抵抗素子として使用する場合であり、ＭＯＳトランジスタ１２０のゲート端子１２４にＤ／Ａコンバータ１２１でＤ／Ａ変換されたアナログ電圧が印加され、ＭＯＳトランジスタ１２０のソース端子１２２とドレイン端子１２３を抵抗素子の両端の端子として使用するようになっている。
【０００５】
次に、ＭＯＳトランジスタ１２０を用いた抵抗素子の動作について説明する。
Ｎ型のＭＯＳトランジスタのリニア領域における電流、電圧特性は、次の（１）式で表すことができる。
Ｉｄｓ＝（Ｗ／Ｌ）×Ｃｏｘ×μ×（Ｖｇｓ−Ｖｔｈ−０．５Ｖｄｓ）×Ｖｄｓ・・・（１）
ここで、Ｉｄｓは、ＭＯＳトランジスタ１２０の端子１２２、１２３間に流れる電流値である。また、Ｗ，Ｌ，Ｃｏｘ，μ，Ｖｔｈ、Ｖｇｓ，Ｖｄｓは、それぞれＭＯＳトランジスタのチャネル幅、チャネル長、単位面積あたりのゲート容量、キャリアの移動度、しきい値電圧、ゲート・ソース間電圧、ドレイン・ソース間電圧である。
【０００６】
（１）式において、（Ｖｇｓ−Ｖｔｈ）に比べて、Ｖｄｓが十分に小さい場合には、ＩｄｓはＶｄｓに比例する。すなわち、Ｎ型のＭＯＳトランジスタは、抵抗値Ｒが次の（２）式からなる抵抗とみなすことができる。
Ｒ＝１／｛（Ｗ／Ｌ）×Ｃｏｘ×μ×（Ｖｇｓ−Ｖｔｈ−０．５Ｖｄｓ）×Ｖｄｓ｝・・・（２）
（２）式によれば、抵抗値ＲはＶｇｓを大きくすれば小さくなり、逆にＶｇｓを小さくすれば大きくなる。従って、図９に示すように、ＭＯＳトランジスタ１２０のゲート電圧をＤ／Ａコンバータ１２１から出力されるアナログ電圧で制御すれば、任意の抵抗値を得ることができる。
【０００７】
しかし、（２）式中のしきい値電圧Ｖｔｈ、ゲート容量Ｃｏｘ、移動度μはプロセスによってばらつくので、Ｄ／Ａコンバータまたは外部からの信号による調整を欠かすことはできない。
また、移動度μは温度依存性があるため、温度が変動すると、図９で実現するＭＯＳトランジスタを用いた抵抗素子の抵抗値は温度によって変動する。従って、何らかの方法でＤ／Ａコンバータによって抵抗値をＭＯＳトランジスタに設定したとしても、抵抗値は温度によって変動するという欠点を有することになる。
【０００８】
さらに、Ｄ／Ａコンバータに設定する制御に関しても、例えば、回路の特性を観測しながら外部からデータを書き込むという手間が必要という不具合がある。
【非特許文献１】高木  茂孝著「ＭＯＳアナログ回路」昭晃堂、１９９８年６月１６日．ｐ．７４−７５
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、上記の点に鑑み、温度ドリフトが存在せず、外部からの抵抗値の調整が不要である抵抗素子を得ることができる抵抗回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項５に係る各発明は、以下のように構成した。
すなわち、請求項１に係る発明は、基準抵抗からの電流と第１ＭＯＳトランジスタからの電流とを積分する積分器からなるマスター回路と、第２ＭＯＳトランジスタからなるスレーブ回路とを備え、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ゲートに前記積分器の出力をそれぞれ印加させ、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタが同様または同じ比率の抵抗素子として動作させるようにしたものである。
【００１１】
請求項２に係る発明は、ｎ個のマスター回路と、前記ｎ個のマスター回路の出力に応じて動作するｎ個の第１ＭＯＳトランジスタからなるスレーブ回路とを備え、前記ｎ個の各マスター回路は、基準抵抗と第２ＭＯＳトランジスタとを有し、前記基準抵抗からの電流と前記第２ＭＯＳトランジスタからの電流とを積分する積分器から構成するとともに、１つ目のマスター回路は前記第２ＭＯＳトランジスタを１つ有し、２つ目以後の各マスター回路は前記第２ＭＯＳトランジスタが並列接続されかつその接続個数が順に追加されるように構成し、前記各マスター回路が有する第２ＭＯＳトランジスタのうち、１つの第２ＭＯＳトランジスタのゲートには自己の積分器の出力を印加させ、前記各マスター回路が有する第２ＭＯＳトランジスタのうち、残余の第２ＭＯＳトランジスタのゲートには、残余の第２ＭＯＳトランジスタが属するマスター回路の序数よりも小さな序数のマスター回路の積分器からの出力を印加させ、かつ、前記スレーブ回路の各第１ＭＯＳトランジスタの各ゲートには、対応する前記各マスター回路の積分器の出力をそれぞれ印加させるようになっている。
【００１２】
請求項３に係る発明は、基準抵抗からの電流と第１ＭＯＳトランジスタからの電流とを積分する積分器からなるマスター回路と、第２ＭＯＳトランジスタからなるスレーブ回路とを備え、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ウエル制御端子に前記積分器の出力をそれぞれ印加させるとともに、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ゲートは所定の電圧に固定させ、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタが同様または同じ比率の抵抗素子として動作させるようにしたものである。
【００１３】
請求項４に係る発明は、ｎ個のマスター回路と、前記ｎ個のマスター回路の出力に応じて動作するｎ個の第１ＭＯＳトランジスタからなるスレーブ回路とを備え、前記ｎ個の各マスター回路は、基準抵抗と第２ＭＯＳトランジスタとを有し、前記基準抵抗からの電流と前記第２ＭＯＳトランジスタからの電流とを積分する積分器から構成するとともに、１つ目のマスター回路は前記第２ＭＯＳトランジスタを１つ有し、２つ目以後の各マスター回路は前記第２ＭＯＳトランジスタが並列接続されかつその接続個数が順に追加されるように構成し、前記各マスター回路が有する第２ＭＯＳトランジスタのうち、１つの第２ＭＯＳトランジスタのウエル制御端子には自己の積分器の出力を印加させ、前記各マスター回路が有する第２ＭＯＳトランジスタのうち、残余の第２ＭＯＳトランジスタのウエル制御端子には、残余の第２ＭＯＳトランジスタが属するマスター回路の序数よりも小さな序数のマスター回路の積分器からの出力を印加させ、前記スレーブ回路の各第１ＭＯＳトランジスタの各ウエル制御端子には、対応する前記各マスター回路の積分器の出力をそれぞれ印加させ、かつ、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ゲートは所定の電圧に固定させるようになっている。
請求項５に係る発明は、請求項２または請求項４に記載の抵抗回路において、前記各基準抵抗からの各電流を、１つの基準電流源からカレントミラー回路によって得るようにした。
【発明の効果】
【００１４】
本発明によれば、温度ドリフトが存在せず、外部からの抵抗値の調整が不要である抵抗素子を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。
［第１実施形態］
図１は、本発明の抵抗回路の第１実施形態の構成を示す回路図である。
この第１実施形態に係る抵抗回路は、図１に示すように、マスター回路１１と、このマスター回路１１により制御されるスレーブ回路１２とから構成される。これらは、その一部を除いて集積回路で構成されている。
【００１６】
マスター回路１１は、積分器９から構成される。積分器９は、図１に示すように、演算増幅器１と、基準抵抗（標準抵抗）２と、Ｎ型のＭＯＳトランジスタ３と、キャパシタ（容量）４とからなる。
すなわち、基準抵抗２は、その一端側が基準信号が供給される端子９に接続され、その他端側が演算増幅器１の反転入力端子（−）に接続されている。端子９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗２は、外付けされるようになっている。
ＭＯＳトランジスタ３は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器１の反転入力端子（−）に接続されている。端子１０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。
【００１７】
演算増幅器１の反転入力端子（−）と出力端子との間に、キャパシタ４が接続されている。また、演算増幅器１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器１の出力端子は、ＭＯＳトランジスタ３および後述のＭＯＳトランジスタ５の各ゲート端子に接続されている。すなわち、ＭＯＳトランジスタ３および後述のＭＯＳトランジスタ５の各ゲート端子には、積分器９の出力が印加されるようになっている。
スレーブ回路１２は、図１に示すように、Ｎ型のＭＯＳトランジスタ５からなり、そのＭＯＳトランジスタ５を抵抗素子として使用するようになっている。このため、ＭＯＳトランジスタ５は、ゲートに積分器９の出力電圧が印加され、そのソースとドレインの両端子を抵抗素子の両端子として使用するようになっている。
【００１８】
次に、このような構成からなる第１実施形態の動作例について、図１を参照して説明する。
図１に示すように、演算増幅器１の非反転入力端子には基準電圧Ｖｒｅｆを供給し、端子９、１０には基準電圧Ｖｒｅｆ−Δ２，Ｖｒｅｆ＋Δ１を供給するものとする。また、ＭＯＳトランジスタ３の動作は、説明をわかりやくするために、抵抗領域と仮定する。
このとき、基準抵抗２からの電流とＭＯＳトランジスタ３からの電流とがキャパシタ４に蓄積されていくので、演算増幅器１の出力端子の電圧Ｖｏｕｔは、次の（３）式のようになる。
Ｖｏｕｔ＝−（１／Ｃ）∫（Ｉ２＋Ｉ３）ｄｔ・・・（３）
ここで、Ｃはキャパシタ４の容量値、Ｉ２，Ｉ３は基準抵抗２およびＭＯＳトランジスタ３から供給される電流である。
【００１９】
演算増幅器１の反転入力端子（−）の電圧は、その非反転入力端子（＋）の電圧に等しくなるので、基準電圧Ｖｒｅｆになる。従って、基準抵抗２の抵抗値をＲ２、ＭＯＳトランジスタ３の抵抗値をＲ３とすると、基準抵抗２およびＭＯＳトランジスタ３から供給される電流Ｉ２，Ｉ３は、次の（４）（５）式のようになる。
Ｉ２＝−（Δ２／Ｒ２）・・・（４）
Ｉ３＝Δ１／Ｒ３      ・・・（５）
ここで、仮に（Ｉ２＋Ｉ３）が０よりも大きい場合は、（３）式により積分器９の出力電圧Ｖｏｕｔは低くなる。すると、ＭＯＳトランジスタ３のゲート電圧は低下して抵抗値が大きくなる。抵抗値が大きくなると、（５）式によりＩ３は小さくなり、最終的に（Ｉ２＋Ｉ３）は０になる。
【００２０】
一方、（Ｉ２＋Ｉ３）が０よりも小さい場合は、（３）式により積分器９の出力電圧Ｖｏｕｔは高くなる。すると、ＭＯＳトランジスタ３のゲート電圧は上昇して抵抗値が小さくなる。抵抗値が小さくなると、（５）式によりＩ３は大きくなり、最終的に次の（６）式のようになる。
Ｉ２＋Ｉ３＝０・・・（６）
この結果、（４）（５）（６）式により、ＭＯＳトランジスタ３の抵抗値Ｒ３は、次の（７）式で表される。
Ｒ３＝（Δ１／Δ２）×Ｒ２・・・（７）
【００２１】
これからわかるように、積分器９を構成するＭＯＳトランジスタ３の抵抗値Ｒ３は、基準抵抗２の抵抗値Ｒ２および電圧Δ１に比例し、また電圧Δ２に反比例する。
ここで、スレーブ回路１２のＭＯＳトランジスタ５のサイズと、マスター回路１１のＭＯＳトランジスタ３のサイズの比がＭとすれば、ＭＯＳトランジスタ５の抵抗値Ｒ５は、次の（８）式のようになる。
Ｒ５＝Ｒ３／Ｍ・・・（８）
このため、スレーブ回路１２を構成するＭＯＳトランジスタ５の抵抗値Ｒ５は、ＭＯＳトランジスタ３の抵抗値Ｒ３に常に比例する。言い換えれば、基準抵抗２に比例した抵抗値を有している。
【００２２】
このように、ＭＯＳトランジスタ５により実現する抵抗素子の抵抗値Ｒ５は、外付けの基準抵抗２、基準電圧Δ１、Δ２、およびＭＯＳトランジスタ３、５のサイズ比Ｍによってのみ決まる。
従って、外付け抵抗である基準抵抗２に温度依存性がない場合には、ＭＯＳトランジスタ５の抵抗値Ｒ５は温度の変動にかかわらず常に一定となる。しかも、ＭＯＳトランジスタ５の端子の両端には、抵抗を外付けするときのような大きな容量が付加されることもない。
【００２３】
以上説明したように、第１実施形態によれば、ＭＯＳトランジスタを用いることにより、温度ドリフトが存在せず、外部からの抵抗値の調整が不要である抵抗素子を得ることができる。
なお、第１実施形態では、スレーブ回路１２は１つのＭＯＳトランジスタ５から構成するようにしたが、２以上のＭＯＳトランジスタから構成するようにしても良い。この場合には、その２以上のＭＯＳトランジスタの各ゲートに積分器９の出力電圧を供給し、各ＭＯＳトランジスタの抵抗値をそれぞれ制御する。
【００２４】
［第２実施形態］
図１に示す第１実施形態において、マスター回路１１側の基準抵抗２を可変抵抗とし、スレーブ回路１２側のＭＯＳトランジスタ５が抵抗素子として広い範囲で抵抗値を可変できるものを実現する必要がある場合には、以下のような不都合が考えられる。
例えば、基準抵抗２の抵抗値が小さい場合には、ＭＯＳトランジスタ３の抵抗値も小さくするため、ＭＯＳトランジスタ３のゲート電圧を高くしなければならない。ゲート電圧の上限は、正の電源電圧Ｖｄｄである。従って、ＭＯＳトランジスタ３のゲート電圧の上限値は、可変抵抗の下限値Ｒ１に対応する。
【００２５】
一方、基準抵抗２の抵抗値が大きな場合には、ＭＯＳトランジスタ３のゲート電圧は低くなる。仮に、ゲート電圧Ｖｇｓが低くなりすぎて、（Ｖｇｓ−Ｖｔｈ）がＶｄｓよりも小さくなると、ＭＯＳトランジスタ３は飽和領域で動作するので、Ｖｄｓに関係なくＭＯＳトランジスタ３には一定電流しか流れず、正常に動作させることができない。
【００２６】
そこで、第２実施形態は、第１実施形態における基準抵抗２の可変範囲が広くても、正常に動作するようにしたものであり、図２に示すように構成される。
すなわち、第２実施形態は、図２に示すように、第１マスター回路１１と、第２マスター回路３１と、マスター回路１１、３１によりそれぞれ制御されるスレーブ回路３２と、から構成される。
【００２７】
ここで、この第２実施形態では、マスター回路が２つからなり、第１マスター回路１１が１つ目（１番目）で、第２マスター回路３１が２つ目（２番目）となる。
第１マスター回路１１は、図１に示すマスター回路１１と同様に構成されるので、同一の構成要素には同一符号を付してその説明を省略する。
第２マスター回路３１は、積分器２９から構成される。積分器２９は、図２に示すように、演算増幅器２１と、基準抵抗２２と、Ｎ型のＭＯＳトランジスタ２３、２５と、キャパシタ２４とからなる。
【００２８】
すなわち、基準抵抗２２は、その一端側が基準信号が供給される端子９に接続され、その他端側が演算増幅器２１の反転入力端子（−）に接続されている。端子９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗２２は、外付けされるようになっている。また、基準抵抗２２は、第１マスター回路１１の基準抵抗２と同じものを使用する。
【００２９】
ＭＯＳトランジスタ２３は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器２１の反転入力端子に接続されている。端子１０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。ＭＯＳトランジスタ２３のゲート端子には、第１マスター回路１１を構成する積分器９の出力電圧が印加されるようになっている。また、ＭＯＳトランジスタ２３は、第１マスター回路１１のＭＯＳトランジスタ３と同じものを使用する。
【００３０】
ＭＯＳトランジスタ２５は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器２１の反転入力端子に接続されている。すなわち、ＭＯＳトランジスタ２５は、ＭＯＳトランジスタ２３に並列に接続されている。
演算増幅器２１の反転入力端子と出力端子との間に、キャパシタ２４が接続されている。また、演算増幅器２１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器２１の出力端子は、ＭＯＳトランジスタ２５および後述のＭＯＳトランジスタ３４の各ゲート端子に接続されている。すなわち、ＭＯＳトランジスタ２５および後述のスレーブ回路３２を構成するＭＯＳトランジスタ３４の各ゲート端子には、積分器２９の出力電圧が印加されるようになっている。
【００３１】
スレーブ回路３２は、図２に示すように、Ｎ型のＭＯＳトランジスタ３３、３４からなり、これらが並列接続されている。そして、ＭＯＳトランジスタ３３、３４は抵抗素子として使用され、ＭＯＳトランジスタ３３のゲートには第１マスター回路１１を構成する積分器９の出力電圧が印加され、ＭＯＳトランジスタ３４のゲートには第２マスター回路３１を構成する積分器２９の出力電圧が印加されるようになっている。
【００３２】
次に、このような構成からなる第２実施形態の動作例について、図２および図３を参照して説明する。
この動作例においては、第１マスター回路１１の基準抵抗２および第２マスター回路３１の基準抵抗２２の各抵抗値を、同時に下限値、上限値の範囲内で変動させた場合を想定する。
まず、基準抵抗２、２２の抵抗値が上限の場合について説明する。この場合には、第１マスター回路１１のＭＯＳトランジスタ３のゲート電圧は、低い電圧レベルで平衡している。
【００３３】
ここで、第２マスター回路３１を、第１マスター回路１１と比較すると、図２に示すように、ＭＯＳトランジスタ２５が追加されている点が異なり、他の点は同じである。
いま、第１マスター回路１１の出力は安定して平衡状態にあるので、第２マスター回路においても、ＭＯＳトランジスタ２５がオフした状態で平衡状態にある。すなわち、演算増幅器２１の出力電圧は、ＭＯＳトランジスタ２５がオフになるような出力レベルにあるということになる。
【００３４】
ここで、基準抵抗２および基準抵抗２２の各抵抗値を同時に小さくしていくと、実施形態１で述べたように、第１マスター回路１１の演算増幅器１の出力電圧が上昇していく。このとき、第１マスター回路１１の基準抵抗２とＭＯＳトランジスタ３に流れる電流が同じであれば、第２マスター回路３１の基準抵抗２２とＭＯＳトランジスタ２３に流れる電流も同じである。このため、ＭＯＳトランジスタ２５はオフのままで良く、演算増幅器２１の出力はＭＯＳトランジスタ２５がオフになるようなレベルにある。
【００３５】
図３は、演算増幅器１と演算増幅器２１の出力電圧の様子を示している。図３において、横軸は基準抵抗２および基準抵抗２２の抵抗値を示し、左側が高抵抗、右側にいくに従って抵抗が低くなる。縦軸は、出力電圧である。また、ＭＯＳトランジスタがオフする限界値である（Ｖｒｅｆ＋Ｖｔｈ）を点線で示している。
図３によれば、基準抵抗２および基準抵抗２２の抵抗値が高いときには、演算増幅器１の出力電圧は、（Ｖｒｅｆ＋Ｖｔｈ）あたりで抵抗が高い領域にある（図３の符号４０参照）。基準抵抗２および基準抵抗２２の抵抗値を低くしていくと、演算増幅器１の出力電圧は図３の符号４０で示すように上昇していくが、演算増幅器２１の出力電圧は低いままである（図３の符号４１を参照）。
【００３６】
さらに、基準抵抗２および基準抵抗２２の抵抗値が下がり、演算増幅器１の出力がＶｄｄに達すると、ＭＯＳトランジスタ３の抵抗値はこれ以上下げることができなくなる。このため、ＭＯＳトランジスタ２３のみでは、基準抵抗２２と同じ抵抗値を実現できなくなる。
しかし、このとき、ＭＯＳトランジスタ２３と並列に接続されるＭＯＳトランジスタ２５にも電流が流れることによって、キャパシタ２４に流れる電流のトータルが０になり、基準抵抗２２と同じ抵抗値を実現できる。
このように、第２実施形態では、第１マスター回路１１と第２マスター回路３１とを用いることにより、可変抵抗値の使用可能範囲を広くすることができる。
【００３７】
［第３実施形態］
図４は、本発明の抵抗回路の第３実施形態の構成を示す回路図である。
この第３実施形態に係る抵抗回路は、図２に示す第２実施形態に第３マスター回路を追加し、可変抵抗値の使用可能範囲をさらに広くなるようにしたものである。
すなわち、第３実施形態は、図４に示すように、第１マスター回路１１と、第２マスター回路３１と、第３マスター回路６０と、これらのマスター回路１１、３１、６０によりそれぞれ制御されるスレーブ回路６４と、から構成される。
ここで、この第３実施形態では、マスター回路が３つからなり、第１マスター回路１１が１つ目、第２マスター回路３１が２つ目、第３マスター回路６０が３つ目となる。
【００３８】
第１マスター回路１１は、図１に示すマスター回路１１と同様に構成されるので、同一の構成要素には同一符号を付してその説明を省略する。第２マスター回路３１は、図２に示す第２マスター回路３１と同様に構成されるので、同一の構成要素には同一符号を付してその説明を省略する。
第３マスター回路６０は、積分器５９から構成される。積分器５９は、図４に示すように、演算増幅器５１と、基準抵抗５２と、Ｎ型のＭＯＳトランジスタ５３、５５、５６と、キャパシタ５４とからなる。
【００３９】
すなわち、基準抵抗５２は、その一端側が基準信号が供給される端子９に接続され、その他端側が演算増幅器５１の反転入力端子（−）に接続されている。端子９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗５２は、外付けされるようになっている。また、基準抵抗５２は、第１マスター回路１１の基準抵抗２と同じものを使用する。
【００４０】
ＭＯＳトランジスタ５３は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器５１の反転入力端子（−）に接続されている。端子１０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。ＭＯＳトランジスタ５３のゲート端子には、第１マスター回路１１を構成する積分器９の出力電圧が印加されるようになっている。また、ＭＯＳトランジスタ５３は、第１マスター回路１１のＭＯＳトランジスタ３と同じものを使用する。
【００４１】
ＭＯＳトランジスタ５５は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器５１の反転入力端子（−）に接続されている。すなわち、ＭＯＳトランジスタ５５は、ＭＯＳトランジスタ５３に並列に接続されている。ＭＯＳトランジスタ５５のゲート端子には、第２マスター回路３１を構成する積分器２９の出力電圧が印加されるようになっている。また、ＭＯＳトランジスタ５５は、第２マスター回路３１のＭＯＳトランジスタ２５と同じものを使用する。
【００４２】
ＭＯＳトランジスタ５６は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器５１の反転入力端子（−）に接続されている。すなわち、ＭＯＳトランジスタ５６は、ＭＯＳトランジスタ５５に並列に接続されている。ＭＯＳトランジスタ５６のゲート端子には、第３マスター回路６０を構成する積分器５９の出力電圧が印加されるようになっている。
【００４３】
演算増幅器５１の反転入力端子（−）と出力端子との間に、キャパシタ５４が接続されている。また、演算増幅器５１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器５１の出力端子は、ＭＯＳトランジスタ５６および後述のＭＯＳトランジスタ６３の各ゲート端子に接続されている。すなわち、ＭＯＳトランジスタ５６および後述のスレーブ回路６４を構成するＭＯＳトランジスタ６３の各ゲート端子には、積分器５９の出力電圧が印加されるようになっている。
【００４４】
スレーブ回路６４は、図４に示すように、Ｎ型のＭＯＳトランジスタ６１、６２、６３からなり、これらが並列接続されている。そして、ＭＯＳトランジスタ６１、６２、６３は抵抗素子として使用され、ＭＯＳトランジスタ６１のゲートには第１マスター回路１１を構成する積分器９の出力電圧が印加され、ＭＯＳトランジスタ６２のゲートには第２マスター回路３１を構成する積分器２９の出力電圧が印加され、ＭＯＳトランジスタ６３のゲートには第３マスター回路６０を構成する積分器５９の出力電圧が印加されるようになっている。
【００４５】
次に、このような構成からなる第３実施形態の動作例について、図４および図５を参照して説明する。
この動作例においては、第１マスター回路１１の基準抵抗２、第２マスター回路３１の基準抵抗２２、および第３マスター回路６０の基準抵抗５２の各抵抗値を、同時に下限値、上限値の範囲内で変動させた場合を想定する。
まず、基準抵抗２、２２、５２の抵抗値が上限の場合について説明する。この場合には、第１マスター回路１１のＭＯＳトランジスタ３のゲート電圧は、低い電圧レベルで平衡している。
【００４６】
図４に示す第３マスター回路６０を、図２に示す第２マスター回路３１と比較すると、ＭＯＳトランジスタ５６が追加されている点が異なり、他の点は同じである。また、図４に示す第３マスター回路６０を、図１に示す第１マスター回路１１と比較すると、ＭＯＳトランジスタＭ５５およびＭＯＳトランジスタ５６が追加されている点が異なり、他の点は同じである。
【００４７】
ここで、各マスター回路１１、３１、６０の演算増幅器１、２１、５１の各出力状態を、図３と同様に図５を用いて説明する。
図５の領域４７では、第２実施形態で説明したように、ＭＯＳトランジスタ５３のみの出力電圧が変動しており、他のＭＯＳトランジスタ５５、５６のゲート電圧はオフ状態にある。
このとき、第３マスター回路６０中のＭＯＳトランジスタ５３と基準抵抗５２に流れる電流は等しく、またＭＯＳトランジスタ５５に電流が流れていないので、追加されたＭＯＳトランジスタ５６もオフ状態にある。
【００４８】
図５の領域４８では、ＭＯＳトランジスタ５３のゲート電圧は電源電圧、すなわちＶｄｄに達している。この領域４８では、第２マスター回路３１が動作して、抵抗変動によって第２マスター回路３１からの出力電圧が変動する。この領域４８においても、ＭＯＳトランジスタ５３、５５を流れる電流と基準抵抗５２を流れる電流が同じであるため、ＭＯＳトランジスタ５６はオフ状態のままである。
【００４９】
基準抵抗２、２２、５２の抵抗値がさらに低下して、第２マスター回路３１の出力電圧がＶｄｄに到達し、これによりＭＯＳトランジスタ５５のゲート電圧がＶｄｄまで到達してさらに抵抗が下がるものとする。この結果、演算増幅器５１は、ＭＯＳトランジスタ５３、５５、５６に流れる電流と基準抵抗５２に流れる電流が等しくなるようにするために、演算増幅器５１の出力電圧は図５の領域４９に示すように上昇する。
【００５０】
スレーブ回路６４内のＭＯＳトランジスタ６１、６２、６３は第３マスター回路６０のＭＯＳトランジスタ５３、５５、５６と同じであるため、基準抵抗２、２２、５２と同じ抵抗値を有するＭＯＳトランジスタによる抵抗素子を実現できる。
ここで、第３マスター回路６０のＭＯＳトランジスタ５３、５５、５６とスレーブ回路６４のＭＯＳトランジスタ６１、６２、６３のサイズ比をＫ倍にすれば、スレーブ回路６４側のＭＯＳトランジスタは抵抗値が１／Ｋ倍の抵抗素子を実現できる。
【００５１】
すなわち、上記のサイズ比を任意に選ぶことにより任意の抵抗値の抵抗素子を実現することができる。
なお、第３実施形態では、スレーブ回路６４が１つの場合について説明したが、スレーブ回路６４が２以上になるようにしても良い。この場合には、その２以上の各スレーブ回路６４のＭＯＳトランジスタ６１、６２、６３の各ゲートに、マスター回路１１、３１、６０からの各出力電圧をそれぞれ印加し、その複数のスレーブ回路の各ＭＯＳトランジスタの各抵抗値を制御する。このように構成すれば、上記のサイズ比を任意に選択することにより、あらゆる値の抵抗素子を複数個作ることができる。
【００５２】
また、第３実施形態は、マスター回路が３つの場合であるが、さらにマスター回路を追加するようにしても良い。このようにすれば、抵抗値の可変範囲をさらに広げることができる。
ところで、図２の第２実施形態および図４の実施形態では、基準抵抗が２つまたは３つというように複数必要となり、これらを可変抵抗として用いる場合には、その複数の基準抵抗について同時に抵抗値を変化させることは取り扱い上面倒である。
【００５３】
図６は、そのような不都合を解消する回路である。
この回路は、図４に示す基準抵抗２、２２、５２を置き換えたものであり、図６に示すように、定電流源６７と、カレントミラー回路６８とから構成する。そして、カレントミラー回路６８の各出力電流が、マスター回路１１、３１、６０の各演算増幅器１、２１、５１の各反転入力端子（−）に供給されるように構成する。
定電流源６７は、図示のように、基準抵抗（標準抵抗）７０、演算増幅器７１、およびＰ型のＭＯＳトランジスタ７２からなる。
【００５４】
さらに詳述すると、基準抵抗７０は、その一端側が正の電源（高圧側の電源）Ｖｄｄに接続され、その他端側が演算増幅器７１の反転入力端子（−）およびＭＯＳトランジスタ７２のソースに接続されている。演算増幅器７１の非反転入力端子（＋）には、基準電圧Ｖｄｄ−Δ２が供給されるようになっている。また、演算増幅器７１の出力端子は、ＭＯＳトランジスタ７２のゲートに接続されている。ＭＯＳトランジスタ７２のドレインは、後述のＭＯＳトランジスタ７３のドレインに接続されている。
【００５５】
カレントミラー回路６８は、図示のように、４つのＮ型のＭＯＳトランジスタ７３〜７６により構成されている。
さらに詳述すると、ＭＯＳトランジスタ７３は、ドレインがＭＯＳトランジスタ７２のドレインと接続され、ゲートが自己のドレインに接続され、ソースが負の電源（低圧側の電源）Ｖｓｓに接続されている。ＭＯＳトランジスタ７４、７５、７６の各ゲートは、ＭＯＳトランジスタ７３のゲートに共通に接続されている。また、ＭＯＳトランジスタ７４、７５、７６の各ソースは、負の電源Ｖｓｓにそれぞれ接続されている。さらに、ＭＯＳトランジスタ７４、７５、７６の各ドレインは、対応する、マスター回路１１、３１、６０の各演算増幅器１、２１、５１の各反転入力端子（−）に接続されている。
【００５６】
次に、このような構成からなる図６の回路の動作について説明する。
いま、高圧側の電源から電圧Ｖｄｄが供給され、演算増幅器７１の非反転入力端子（＋）には基準電圧Ｖｄｄ−Δ２が供給されているものとする。
この場合に、ＭＯＳトランジスタ７２のソースの電圧はＶｄｄ−Δ２になるので、基準抵抗７０の両端の電圧はΔ２となり、抵抗７０に流れる電流Ｉは抵抗７０の抵抗値をＲ２とすると、Ｉ＝Δ２／Ｒ２となる。この電流ＩがＭＯＳトランジスタ７３にも流れるので、ＭＯＳトランジスタ７３に流れる電流Ｉ７３は、次の（９）式のようになる。
Ｉ７３＝Δ２／Ｒ２・・・（９）
【００５７】
カレントミラー回路６８を構成するＭＯＳトランジスタ７３、７４、７５、７６のトランジスタサイズが同じであれば、カラントミラー回路６８から出力される各電流も電流Ｉ７３と同じ値になる。
すなわち、マスタ回路１１において基準抵抗２を使用する場合には、その基準抵抗２に流れる電流はその端子間電圧Δ２とその抵抗値Ｒ２により、基準抵抗２に流れる電流Ｉ１１は次の（１０）式のようになる。
Ｉ１１＝Δ２／Ｒ２・・・（１０）
【００５８】
このため、マスター回路１１において、基準抵抗２を図６の回路に置き換えても、基準抵抗２の場合と同じ電流が演算増幅器１に供給され、その動作は変わらない。同様に、マスター回路３１、６０において、基準抵抗２２、５２を図６の回路に置き換えても、その動作は変わらない。
以上の説明からわかるように、図６の回路を用いることで、基準抵抗７０は１つだけで良く、可変抵抗のみならず、固定抵抗として使用する場合でも、図６の回路を使用すると、本発明に係るＭＯＳトランジスタからなる抵抗素子を容易に実現できる。
【００５９】
［第４実施形態］
図７は、本発明の抵抗回路の第４実施形態の構成を示す回路図である。
図１に示す第１実施形態では、ＭＯＳトランジスタ３、５のゲート端子に演算増幅器１の出力電圧を印加させ、その抵抗値を変化させるようにした。しかし、これに代えて、  ＭＯＳトランジスタ３、５のウエル制御端子に演算増幅器１の出力電圧を印加させ、その抵抗値を変化させることができる。第４実施形態は、このような着想の下に具体化したものである。
【００６０】
この第４実施形態に係る抵抗回路は、図７に示すように、マスター回路９１と、このマスター回路９１により制御されるスレーブ回路９２とから構成される。これらは、その一部を除いて集積回路から構成される。
マスター回路９１は、積分器８８から構成される。積分器８８は、図７に示すように、演算増幅器８１と、基準抵抗８２と、Ｎ型のＭＯＳトランジスタ８３と、キャパシタ８４とからなる。
【００６１】
すなわち、基準抵抗８２は、その一端側が基準信号が供給される端子８９に接続され、その他端側が演算増幅器８１の反転入力端子（−）に接続されている。端子８９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗８２は、外付けされるようになっている。
ＭＯＳトランジスタ８３は、ソース端子が基準信号が供給される端子９０に接続され、ドレイン端子が演算増幅器８１の反転入力端子（−）に接続されている。端子９０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。ＭＯＳトランジスタ８３のゲート端子には、固定された正の電源電圧Ｖｄｄが印加されるようになっている。また、ＭＯＳトランジスタ８３のウエル制御端子には、演算増幅器８１の出力電圧が印加されるようになっている。
【００６２】
演算増幅器８１の反転入力端子（−）と出力端子との間に、キャパシタ８４が接続されている。また、演算増幅器８１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器８１の出力端子は、ＭＯＳトランジスタ８３および後述のＭＯＳトランジスタ８５の各ウエル制御端子に接続されている。すなわち、ＭＯＳトランジスタ８３および後述のＭＯＳトランジスタ８５の各ウエル制御端子には、積分器８８の出力電圧が印加されるようになっている。
【００６３】
スレーブ回路９２は、図７に示すように、Ｎ型のＭＯＳトランジスタ８５からなり、そのＭＯＳトランジスタ８５を抵抗素子として使用するようになっている。このため、ＭＯＳトランジスタ８５は、ゲート端子に固定された電源電圧Ｖｄｄが印加され、ウエル制御端子に積分器８８の出力電圧が印加され、ソース端子とドレイン端子の両端子を抵抗素子の両端子として使用するようになっている。
【００６４】
次に、このような構成からなる第４実施形態の動作例について、図７を参照して説明する。
図７に示すように、演算増幅器８１の非反転入力端子（＋）には基準電圧Ｖｒｅｆを供給し、端子８９、９０には基準電圧Ｖｒｅｆ−Δ２，Ｖｒｅｆ＋Δ１を供給するものとする。また、ＭＯＳトランジスタ８３の動作は、説明をわかりやくするために、抵抗領域と仮定する。
【００６５】
このとき、基準抵抗８２から供給される電流とＭＯＳトランジスタ８３から供給されるの電流とがキャパシタ８４に蓄積されていくので、演算増幅器８１の出力端子の電圧Ｖｏｕｔは、次の（１１）式のようになる。
Ｖｏｕｔ＝−（１／Ｃ）∫（Ｉ２＋Ｉ３）ｄｔ・・・（１１）
ここで、Ｃはキャパシタ８４の容量値、Ｉ２，Ｉ３は基準抵抗８２およびＭＯＳトランジスタ８３から供給される電流である。
【００６６】
演算増幅器８１の反転入力端子（−）の電圧は、その非反転入力端子（＋）の電圧に等しくなるので、基準電圧Ｖｒｅｆになる。従って、基準抵抗８２の抵抗値をＲ２、ＭＯＳトランジスタ８３の抵抗値をＲ３とすると、基準抵抗８２およびＭＯＳトランジスタ８３から供給される電流Ｉ２，Ｉ３は、次の（１２）（１３）式のようになる。
Ｉ２＝−（Δ２／Ｒ２）・・・（１２）
Ｉ３＝Δ１／Ｒ３      ・・・（１３）
【００６７】
ここで、仮に（Ｉ２＋Ｉ３）が０よりも大きい場合は、（１１）式により積分器８８の出力電圧Ｖｏｕｔは低くなる。すると、ＭＯＳトランジスタ８３のウエル電圧は低下する。ウエル電圧が低下すると、ＭＯＳトランジスタ特有のバルク効果によってしきい値電圧が大きくなる。すなわち、（１）式からわかるように、抵抗値が大きくなる。これは、抵抗値Ｒ３が大きくなったことになるので、（１３）式によりＩ３は小さくなり、最終的に（Ｉ２＋Ｉ３）は０になる。
【００６８】
一方、（Ｉ２＋Ｉ３）が０よりも小さい場合は、（１１）式により積分器８８の出力電圧Ｖｏｕｔは高くなる。すると、ＭＯＳトランジスタ８３のウエル電圧は上昇して抵抗値Ｒ３が小さくなる。抵抗値Ｒ３が小さくなると、（１３）式によりＩ３は大きくなり、最終的に次の（１４）式のようになる。
Ｉ２＋Ｉ３＝０・・・（１４）
このような動作によれば、演算増幅器８１の出力電圧Ｖｏｕｔを、ＭＯＳトランジスタ８３、８５のゲート端子に供給する代わりにウエル制御端子に供給しても、同じ作用があることがわかる。
【００６９】
それは、ゲート電圧を高くすると、（１）式により抵抗値が下がる。また、ウエル電圧を高くするとしきい値電圧が下がり、抵抗値が下がる。このため、ゲート電圧で制御してもウエル電圧で制御しても同じ作用があることが簡単に理解できる。
ただし、ウエル制御端子を制御する場合には、ゲートを制御する場合に比べて抵抗値Ｒ３の変化が少ない。これは、しきい値電圧Ｖｔｈとウエル電圧Ｖｗとの関係は第１近似で表現すると、次の（１５）式のようになるからである。
Ｖｔｈ＝Ｖｔｈ０＋γ（Ｖｓ−Ｖｗ）・・・（１５）
【００７０】
すなわち、しきい値電圧Ｖｔｈは、ウエル電圧Ｖｗによって変化するが、γは一般に０．２〜０．４程度と１よりも小さい値であることによる。従って、ＭＯＳトランジスタ抵抗として、可変範囲はゲート電圧制御の場合に比べて狭くなる。
しかし、図２または図４に示す回路のように、マスター回路を複数有することにより、可変範囲を拡大することは可能である。
【００７１】
また、ウエル電圧Ｖｗがソース電圧Ｖｓよりも大きくなると、内部の寄生ダイオードがオンして正常な動作をしなくなるという不具合があるので、演算増幅器８１の出力電圧はソース電圧Ｖｓを超えないように制限する必要がある。しかし、ＭＯＳトランジスタ８３、８５の各ゲートには常に電圧Ｖｄｄが印加されており、（Ｖｇｓ−Ｖｔｈ）がＶｄｓに比べていつも常に十分大きい状態に保つことができる。
換言すると、いつも線形性能の優れたＭＯＳトランジスタによる抵抗素子を実現できるという長所があるので、より線形性能が優れた抵抗が必要なときには、図７に示す第４実施形態はより好適である。
【００７２】
［第５実施形態］
第５実施形態は、図２に示す第２実施形態に対応するものである。
すなわち、この第５実施形態は、第４実施形態における基準抵抗８２の可変範囲が広くても、正常に動作するようにしたものであり、図８に示すように構成される。
すなわち、第５実施形態は、図８に示すように、第１マスター回路９１と、第２マスター回路１１１と、マスター回路９１、１１１によりそれぞれ制御されるスレーブ回路１１２と、から構成される。
ここで、この第５実施形態では、マスター回路が２つからなり、第１マスター回路９１が１つ目で、第２マスター回路１１１が２つ目となる。
【００７３】
第１マスター回路９１は、図７に示すマスター回路９１と同様に構成されるので、同一の構成要素には同一符号を付してその説明を省略する。
第２マスター回路１１１は、積分器１０９から構成される。その積分器１０９は、図８に示すように、演算増幅器１０１と、基準抵抗１０２と、Ｎ型のＭＯＳトランジスタ１０３、１０５と、キャパシタ１０４とからなる。
【００７４】
すなわち、基準抵抗１０２は、その一端側が基準信号が供給される端子８９に接続され、その他端側が演算増幅器１０１の反転入力端子（−）に接続されている。端子８９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗１０２は、外付けされるようになっている。また、基準抵抗１０２は、第１マスター回路９１の基準抵抗８２と同じものを使用する。
【００７５】
ＭＯＳトランジスタ１０３は、ソース端子が基準信号が供給される端子９０に接続され、ドレイン端子が演算増幅器１０１の反転入力端子（−）に接続されている。端子９０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。ＭＯＳトランジスタ１０３のゲート端子には、固定された正の電源電圧Ｖｄｄが印加されるようになっている。また、ＭＯＳトランジスタ１０３のウエル制御端子には、第１マスター回路９１を構成する積分器８８の出力電圧が印加されるようになっている。さらに、ＭＯＳトランジスタ１０３は、第１マスター回路９１のＭＯＳトランジスタ８３と同じものを使用する。
【００７６】
ＭＯＳトランジスタ１０５は、ソース端子が基準信号が供給される端子９０に接続され、ドレイン端子が演算増幅器１０１の反転入力端子（−）に接続されている。すなわち、ＭＯＳトランジスタ１０５は、ＭＯＳトランジスタ１０３に並列に接続されている。また、ＭＯＳトランジスタ１０５のゲート端子には、固定された正の電源電圧Ｖｄｄが印加されるようになっている。
【００７７】
演算増幅器１０１の反転入力端子（−）と出力端子との間に、キャパシタ１０４が接続されている。また、演算増幅器１０１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器１０１の出力端子は、ＭＯＳトランジスタ１０５および後述のＭＯＳトランジスタ１１４の各ウエル制御端子に接続されている。すなわち、ＭＯＳトランジスタ１０５および後述のスレーブ回路１１２を構成するＭＯＳトランジスタ１１４の各ウエル制御端子には、積分器１０９の出力電圧が印加されるようになっている。
【００７８】
スレーブ回路１１２は、図８に示すように、Ｎ型のＭＯＳトランジスタ１１３、１１４からなり、これらが並列接続されている。そして、ＭＯＳトランジスタ１１３、１１４は抵抗素子として使用されされるようになっている。
すなわち、ＭＯＳトランジスタ１１３、１１４のゲート端子には、固定された正の電源電圧Ｖｄｄが印加されるようになっている。また、ＭＯＳトランジスタ１１３のウエル制御端子には、第１マスター回路９１を構成する積分器８８の出力電圧が印加され、ＭＯＳトランジスタ１１４のウエル制御端子には、第２マスター回路１１１を構成する積分器１０９の出力電圧が印加されるようになっている。
【００７９】
図８に示す抵抗８２、抵抗１０２ついても第３実施形態で説明した図６の回路で置き換えることで、実際に必要とする基準抵抗は１つだけで良い。なお、図６は、マスター回路が３つある場合の回路なので、マスター回路が２つである図８の場合には、図６に示すＭＯＳトランジスタ７６は不要である。
なお、この第５実施形態は、図８に示すように、マスター回路が２つでスレーブ回路が１つの場合について説明したが、マスター回路を３つ以上でスレーブ回路を２つ以上にするようにしても良い。この場合には、第３実施形態で説明したと同様の考えによりその構成を拡張することができる。
【産業上の利用可能性】
【００８０】
本発明に係る抵抗素子は集積回路内に含ませることができるので、その抵抗素子の両側または一方に、ピン端子のような大きな容量が存在せず、しかも高い精度のものが得られ、かつ温度変動を対して影響を受けないので、アナログ回路において広く利用することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の抵抗回路の第１実施形態の構成を示す回路図である。
【図２】本発明の抵抗回路の第２実施形態の構成を示す回路図である。
【図３】その第２実施形態の動作を説明するための図である。
【図４】本発明の抵抗回路の第３実施形態の構成を示す回路図である。
【図５】その第３実施形態の動作を説明するための図である。
【図６】基準抵抗を減らすための回路の一例を示す回路図である。
【図７】本発明の抵抗回路の第４実施形態の構成を示す回路図である。
【図８】本発明の抵抗回路の第５実施形態の構成を示す回路図である。
【図９】従来回路の回路図である。
【符号の説明】
【００８２】
１、２１、５１、８１、１０１  演算増幅器
２、２２、５２、８２、１０２  基準抵抗
３、２３、２５、５３、５５、５６、１０３、１０５  ＭＯＳトランジスタ
１１、９１  第１マスター回路
３１、１１１  第２マスター回路
６０  第３マスター回路
１２、３２、６４、９２、１１２  スレーブ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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