(57)【要約】【課題】  差動入力回路において、差動入力信号間の差電圧に応じた入出力応答特性に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答特性を含んで、論理表現可能な差動入力回路の論理表記ライブラリを提供することである。【解決手段】  論理表記ライブラリ１ａは、第１検出論理プリミティブＤＰＲ１および出力制御論理プリミティブＯＰＲを備える。トライステートバッファＴＢＦは、第１検出信号ＩＳ１がローレベルの際はバッファ機能を奏し、第１検出信号ＩＳ１がハイレベルの際はフローティング状態に制御される。正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルである場合には、インバータＩＮＶ３から出力される第１検出信号ＩＳ１は不定レベルとされる。よって出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる。【選択図】  図１
2006048154.tif 000002
【特許請求の範囲】
【請求項１】
差動入力回路の入出力応答を、論理シミュレータにおいてシミュレーション可能に表現する差動入力回路の論理表記ライブラリであって、
少なくとも何れか一方の差動入力信号が不定状態である場合に、出力期待値として不定状態を出力する第１論理プリミティブを備えることを特徴とする差動入力回路の論理表記ライブラリ。
【請求項２】
前記差動入力信号が、共にローレベルである場合に、前記出力期待値としてローレベルを出力する第２論理プリミティブを備えることを特徴とする請求項１に記載の差動入力回路の論理表記ライブラリ。
【請求項３】
前記差動入力信号が、共にローレベルである場合に、前記出力期待値としてハイレベルを出力する第３論理プリミティブを備えることを特徴とする請求項１に記載の差動入力回路の論理表記ライブラリ。
【請求項４】
前記差動入力信号が、共にローレベルである場合に、前記出力期待値として不定状態を出力する第４論理プリミティブを備えることを特徴とする請求項１に記載の差動入力回路の論理表記ライブラリ。
【請求項５】
前記差動入力信号が、共にハイレベルである場合に、前記出力期待値としてローレベルを出力する第５論理プリミティブを備えることを特徴とする請求項１に記載の差動入力回路の論理表記ライブラリ。
【請求項６】
前記差動入力信号が、共にハイレベルである場合に、前記出力期待値としてハイレベルを出力する第６論理プリミティブを備えることを特徴とする請求項１に記載の差動入力回路の論理表記ライブラリ。
【請求項７】
前記差動入力信号が、共にハイレベルである場合に、前記出力期待値として不定状態を出力する第７論理プリミティブを備えることを特徴とする請求項１に記載の差動入力回路の論理表記ライブラリ。
【請求項８】
前記第１論理プリミティブは、前記差動入力信号のうち少なくとも何れか一方が不定状態であるか否かを検出する検出論理プリミティブを備えることを特徴とする請求項１に記載の差動入力回路の論理表記ライブラリ。
【請求項９】
前記検出論理プリミティブが前記差動入力信号の不定状態を検出することに応じて、前記出力期待値として不定状態を出力する出力制御論理プリミティブを備えることを特徴とする請求項８に記載の差動入力回路の論理表記ライブラリ。
【請求項１０】
前記差動入力信号の確定した論理レベルに対して、所定の入出力応答に応じた出力期待信号を生成する応答論理プリミティブを備え、
前記出力制御論理プリミティブは、前記検出論理プリミティブが前記差動入力信号の確定した論理レベルを検出することに応じて、前記出力期待信号を前記出力期待値として出力することを特徴とする請求項９に記載の差動入力回路の論理表記ライブラリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力回路を論理シミュレータで扱う際の論理表記ライブラリに関するものであり、特に、論理表記が論理プリミティブにより表現される差動入力回路の論理表記ライブラリに関するものである。
【背景技術】
【０００２】
一般的な差動入力回路では、差動入力信号間の電圧差に応じて出力信号が応答することをもって有効な入出力応答であるとして機能している。すなわち、正側の差動入力信号ＶＩＮ＋と負側の差動入力信号ＶＩＮ−との電圧差に応じて、正側の電圧が負側に比して高い場合と、負側の電圧が正側に比して高い場合とで、出力信号の論理レベルを反転する入出力応答が、一般的な差動入力回路の応答特性である。個々の差動入力信号の電圧レベル自体は特定の意味を有しておらず、差動入力回路における有効な入出力応答としては扱われない。
【０００３】
上記のような差動入力回路を備える回路装置を試験するに当たっては、差動入力信号ＶＩＮ＋、ＶＩＮ−として、差電圧ΔＶＩＮを有する差動信号を入力して試験すれば足り、図１３に示すような電圧印加方法が採用されている。すなわち例えば、負側の差動入力信号ＶＩＮ−をリファレンス電圧Ｖｒｅｆに固定しながら、正側の差動入力信号ＶＩＮ＋をリファレンス電圧Ｖｒｅｆに対して増減させて入出力応答を試験する。これにより、差動入力信号ＶＩＮ＋、ＶＩＮ−として、差電圧ΔＶＩＮを有する差動信号とすることができる。負側の差動入力信号ＶＩＮ−に比して正側の差動入力信号ＶＩＮ＋が高い場合に、出力期待値として例えばハイレベルが出力される。差動入力信号ＶＩＮ＋、ＶＩＮ−のうち一方をリファレンス電圧Ｖｒｅｆに固定して電圧印加してやれば十分であった。
【０００４】
このとき、正側の差動入力信号ＶＩＮ＋と出力期待値とは、同相の入出力応答となる。この関係から、試験において印加される差動入力信号ＶＩＮ＋、ＶＩＮ−のテストパターンの作動入力回路動作を確認するために、図１４に示す差動入力回路の論理表記ライブラリが従来の論理シミュレータにおいて使用されていた。なお、テストパターンはテストパターンジェネレータ等で生成される。図１５は、図１４の論理表記ライブラリにおける真理値表である。
【０００５】
図１４および図１５によれば、負側の差動入力信号ＶＩＮ−の論理表記信号である負側の論理入力信号ＤＩＮＭに関わらず、正側の差動入力信号ＶＩＮ＋の論理表記信号である正側論理入力信号ＤＩＮＰの論理レベルがそのまま出力期待値ＤＯＵＴとして出力されることとなる。論理入力信号における（ＤＩＮＰ、ＤＩＮＭ）＝（０、１）、（１、０）の組み合わせは、正側の差動入力信号ＶＩＮ＋に比して負側の差動入力信号ＶＩＮ−が高電圧の場合、正側の差動入力信号ＶＩＮ＋に比して負側の差動入力信号ＶＩＮ−が低電圧の場合、に各々対応するが、それぞれに対して出力期待値がローレベル（Ｌ）、ハイレベル（Ｈ）となり、差動入力に対する正常な入出力応答が実現されている。
【０００６】
尚、一般的な差動入力回路では、差動入力信号間の差電圧に対して有効な入出力応答特性が得られるのであり、個々の差動入力信号の電圧レベル自体は特定の意味を有さない。このことより、図１４の論理表記ライブラリについての真理値表（図１５）のうち、何れか一方の論理入力信号に対して論理レベルが確定しながら（図１５における状態”０”、”１”）、他方の論理入力信号について論理レベルが不定（図１５における状態”Ｘ”）である状態は考慮する必要がない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年普及されてきている、ＵＳＢインターフェースに代表される新たな仕様がサポートされた差動入力回路では、単に差動入力信号間の有する差動信号のみが有効な入力信号であることに留まらない。差動入力信号が共に所定の電圧レベルにある場合にも有意な意味を有する場合がある。
【０００８】
図１４および図１５に示す差動入力回路の論理表記ライブラリでは、差動入力信号ＶＩＮ＋、ＶＩＮ−が、共にローレベルである場合や共にハイレベルである場合が、（ＤＩＮＰ、ＤＩＮＭ）＝（０、０）、（１、１）で表現されており、各々の出力期待値がローレベル（Ｌ）、ハイレベル（Ｈ）となっている。この入出力応答はＵＳＢインターフェースに対応するものである。（ＤＩＮＰ、ＤＩＮＭ）＝（０、１）、（１、０）に対する入出力応答である差動信号に対する応答特性と合わせ、正側／負側の差動入力信号ＶＩＮ＋、ＶＩＮ−の電圧レベルが確定されているという条件のもとでは、上記の論理表記ライブラリをＵＳＢインターフェースに使用される差動入力回路に対応させることが可能ではある。
【０００９】
しかしながら、上記の論理表記ライブラリにおいては、正側の論理入力信号ＤＩＮＰの論理レベルが出力期待値として出力されてしまう結果、負側の論理入力信号ＤＩＮＭが不定である場合においても、論理入力信号ＤＩＮＰの論理レベルが確定している場合には、出力期待値として確定された論理レベルが出力されてしまうという問題がある。回路装置において、正側の差動入力信号ＶＩＮ＋が所定電圧レベルにある場合に、負側の差動入力信号ＶＩＮ−が所定電圧レベルに満たない場合に、差動入力信号ＶＩＮ−が不定な電圧レベルであることより、出力信号として不定信号が出力されるべきところ、上記の論理表記ライブラリを使用した論理シミュレータでは、出力期待値が確定されて誤ったテストパターンが生成されてしまい問題である。
【００１０】
本発明は前記背景技術の課題を解消するためになされたものであり、差動入力回路において、差動入力信号間の差電圧に応じた入出力応答特性に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答特性を含んで、論理表現可能な差動入力回路の論理表記ライブラリを提供することが可能となる。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明に係る差動入力回路の論理表記ライブラリは、差動入力回路の入出力応答を、論理シミュレータにおいてシミュレーション可能に表現する差動入力回路の論理表記ライブラリであって、少なくとも何れか一方の差動入力信号が不定状態である場合に、出力期待値として不定状態を出力する第１論理プリミティブを備えることを特徴とする。
【００１２】
本発明の差動入力回路の論理表記ライブラリでは、差動入力回路を論理シミュレータにおいてシミュレーション可能に表現する際、第１論理プリミティブを備えて、少なくとも何れか一方の差動入力信号が不定状態である場合に、出力期待値として不定状態を出力する。
【発明の効果】
【００１３】
本発明によれば、差動入力回路を論理表現する論理表記ライブラリを第１論理プリミティブにより構成して、差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。この論理表記ライブラリを使用した論理シミュレーションにより、差動入力回路に入力されるあらゆる組み合わせのテストパターンに対して、正しい出力期待値を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の差動入力回路の論理表記ライブラリについて具体化した実施形態を図１乃至図１２に基づき図面を参照しつつ詳細に説明する。
【００１５】
第１実施形態に係る論理表記ライブラリ１ａを図１に、その真理値表を図２に示す。論理表記ライブラリ１ａは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値ＤＯＵＴとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ１ａは、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが、共にローレベルである場合には出力期待値ＤＯＵＴがローレベルとされ、共にハイレベルである場合には出力期待値ＤＯＵＴがハイレベルとされる論理表記ライブラリである。
【００１６】
論理表記ライブラリ１ａは、第１検出論理プリミティブＤＰＲ１および出力制御論理プリミティブＯＰＲを備える。第１検出論理プリミティブＤＰＲ１は、ノアゲートＮＲ１、アンドゲートＡＤ１乃至ＡＤ３、オアゲートＯＲ１、インバータＩＮＶ１乃至ＩＮＶ３を備える。正側論理入力信号ＤＩＮＰは、ノアゲートＮＲ１、アンドゲートＡＤ２およびＡＤ３に入力され、またインバータＩＮＶ１を介してアンドゲートＡＤ１に入力される。負側論理入力信号ＤＩＮＭは、ノアゲートＮＲ１、アンドゲートＡＤ１およびＡＤ３に入力され、またインバータＩＮＶ２を介してアンドゲートＡＤ２に入力される。ノアゲートＮＲ１およびアンドゲートＡＤ１乃至ＡＤ３の各出力は、オアゲートＯＲ１に入力される。オアゲートＯＲ１の出力は、インバータＩＮＶ３を介して、第１検出信号ＩＳ１として出力制御論理プリミティブＯＰＲのトライステートバッファＴＢＦへ入力される。
【００１７】
出力制御論理プリミティブＯＰＲは、トライステートバッファＴＢＦおよびバッファＢＦを備える。トライステートバッファＴＢＦには正側論理入力信号ＤＩＮＰが入力され、またインバータＩＮＶ３の出力信号である第１検出信号ＩＳ１が制御信号として入力される。トライステートバッファＴＢＦは、第１検出信号ＩＳ１がローレベルの際はバッファ機能を奏し、第１検出信号ＩＳ１がハイレベルの際はフローティング状態に制御される。いわゆる負アクティブ制御である。トライステートバッファＴＢＦの出力は、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される。なお図１において、ノアゲートＮＲ１、オアゲートＯＲ１、インバータＩＮＶ３、トライステートバッファＴＢＦ、バッファＢＦによって、第２論理プリミティブの一例が構成される。また、アンドゲートＡＤ３、オアゲートＯＲ１、インバータＩＮＶ３、トライステートバッファＴＢＦ、バッファＢＦによって、第６論理プリミティブの一例が構成される。また、第１検出論理プリミティブＤＰＲ１と出力制御論理プリミティブＯＰＲとによって、第１論理プリミティブの一例が構成される。また、第１検出論理プリミティブＤＰＲ１は検出論理プリミティブの一例であり、出力制御論理プリミティブＯＰＲは出力制御論理プリミティブの一例である。
【００１８】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にローレベルである場合における論理表記ライブラリ１ａの動作を、図２の真理値表を用いて説明する。トライステートバッファＴＢＦにはローレベルの正側論理入力信号ＤＩＮＰが入力される。ノアゲートＮＲ１の出力はハイレベルとされる。そしてノアゲートＮＲ１からハイレベルの信号が入力されるため、オアゲートＯＲ１の出力はハイレベルに確定される。よってインバータＩＮＶ３でローレベルに反転された第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。トライステートバッファＴＢＦは負アクティブ制御され、ローレベルの第１検出信号ＩＳ１によってバッファ動作するため、正側論理入力信号ＤＩＮＰと同相のローレベル信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図２）。
【００１９】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にハイレベルである場合を説明する。トライステートバッファＴＢＦにはハイレベルの正側論理入力信号ＤＩＮＰが入力される。アンドゲートＡＤ３の出力はハイレベルとされる。アンドゲートＡＤ３からハイレベルの信号が入力されるため、オアゲートＯＲ１の出力はハイレベルに確定される。よってＩＮＶ３でローレベルに反転された第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。トライステートバッファＴＢＦは負アクティブ制御され、ローレベルの第１検出信号ＩＳ１によってバッファ動作するため、正側論理入力信号ＤＩＮＰと同相のハイレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図２）。
【００２０】
正側論理入力信号ＤＩＮＰがローレベル、負側論理入力信号ＤＩＮＭがハイレベルである場合を説明する。トライステートバッファＴＢＦにはローレベルの正側論理入力信号ＤＩＮＰが入力される。アンドゲートＡＤ１の出力はハイレベルとされる。そしてアンドゲートＡＤ１からハイレベルの信号が入力されるため、オアゲートＯＲ１の出力はハイレベルに確定される。よってＩＮＶ３でローレベルに反転された第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力されるため、正側論理入力信号ＤＩＮＰと同相のローレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図２）。
【００２１】
一方、正側論理入力信号ＤＩＮＰがハイレベル、負側論理入力信号ＤＩＮＭがローレベルである場合を説明する。トライステートバッファＴＢＦにはハイレベルの正側論理入力信号ＤＩＮＰが入力される。アンドゲートＡＤ２の出力はハイレベルとされる。そしてアンドゲートＡＤ２からハイレベルの信号が入力されるため、オアゲートＯＲ１の出力はハイレベルに確定される。よってＩＮＶ３でローレベルに反転された第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力されるため、正側論理入力信号ＤＩＮＰと同相のハイレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図２）。
【００２２】
また、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定な論理レベル（不定レベル）である場合の論理表記ライブラリ１ａの動作を説明する。まず、正側論理入力信号ＤＩＮＰがローレベル、負側論理入力信号ＤＩＮＭが不定レベルである場合を説明する。ノアゲートＮＲ１の出力信号は不定レベルとされる。アンドゲートＡＤ１には、ハイレベルの信号と不定レベルの信号が入力されるため、その出力は不定レベルとされる。アンドゲートＡＤ２およびＡＤ３にはローレベルの正側論理入力信号ＤＩＮＰが入力されるため、その出力は共にローレベルに確定される。よってオアゲートＯＲ１には不定レベルおよびローレベルの信号が入力されるため、オアゲートＯＲ１の出力は不定レベルとされ、インバータＩＮＶ３を介して出力される第１検出信号ＩＳ１も不定レベルとされる。よって出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図２）。
【００２３】
また、正側論理入力信号ＤＩＮＰがハイレベル、負側論理入力信号ＤＩＮＭが不定レベルである場合を説明する。ノアゲートＮＲ１およびアンドゲートＡＤ１の出力信号は、ローレベルに確定される。アンドゲートＡＤ２およびＡＤ３にはハイレベルの信号と不定レベルの信号が入力されるため、出力信号は共に不定レベルとされる。よってオアゲートＯＲ１には不定レベルおよびローレベルの信号が入力されるため、オアゲートＯＲ１の出力およびインバータＩＮＶ３を介して出力される第１検出信号ＩＳ１は不定レベルとされ、出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図２）。
【００２４】
また、正側論理入力信号ＤＩＮＰが不定レベル、負側論理入力信号ＤＩＮＭがローレベルである場合を説明する。ノアゲートＮＲ１の出力信号は不定レベルとされる。アンドゲートＡＤ２には、ハイレベルの信号と不定レベルの信号が入力されるため、その出力は不定レベルとされる。アンドゲートＡＤ１およびＡＤ３にはローレベルの信号と不定レベルの信号が入力されるため、その出力は共にローレベルに確定される。よってオアゲートＯＲ１には不定レベルおよびローレベルの信号が入力されるため、インバータＩＮＶ３を介して出力される第１検出信号ＩＳ１は不定レベルとされ、出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図２）。
【００２５】
また、正側論理入力信号ＤＩＮＰが不定レベル、負側論理入力信号ＤＩＮＭがハイレベルである場合を説明する。ノアゲートＮＲ１の出力信号はローレベルとされる。アンドゲートＡＤ１およびＡＤ３には、ハイレベルの信号と不定レベルの信号が入力されるため、その出力は不定レベルとされる。アンドゲートＡＤ２にはローレベルの信号と不定レベルの信号が入力されるため、その出力はローレベルに確定される。よってオアゲートＯＲ１には不定レベルおよびローレベルの信号が入力されるため、インバータＩＮＶ３を介して出力される第１検出信号ＩＳ１は不定レベルとされ、出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図２）。
【００２６】
また正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共に不定レベルである場合には、第１検出信号ＩＳ１は不定レベルとされるため、出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図２）。
【００２７】
よって、負側論理入力信号ＤＩＮＭが不定レベルの場合に、正側論理入力信号ＤＩＮＰのレベルに関わらず、出力期待値ＤＯＵＴとして不定レベルの信号が出力される。また、正側論理入力信号ＤＩＮＰが不定レベルの場合に、負側論理入力信号ＤＩＮＭのレベルに関わらず、出力期待値ＤＯＵＴとして不定レベルの信号が出力される。すなわち、第１検出論理プリミティブＤＰＲ１によって、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであることが検出されることに応じて、出力制御論理プリミティブＯＰＲは、出力期待値ＤＯＵＴとして不定レベルの信号を出力する。
【００２８】
これにより、論理表記ライブラリ１ａを使用した論理シミュレータでは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力させることができる。更に、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共にローレベルである場合に、ローレベルの出力期待値ＤＯＵＴが出力され、また正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共にハイレベルである場合に、ハイレベルの出力期待値ＤＯＵＴが出力される。よって図２の真理値表の動作を実現することができる。よって、正側論理入力信号ＤＩＮＰの論理レベルが出力期待値として出力されてしまう結果、負側の論理入力信号ＤＩＮＭが不定である場合においても、論理入力信号ＤＩＮＰの論理レベルが確定している場合には、出力期待値として確定された論理レベルが出力されてしまうという問題を回避することができる。よってテストパターンジェネレータによって生成された、実動作レベルに近いテストパターンにおける正しい作動入力回路動作を、本発明に係る論理シミュレータによって確認することができるため、テストデータとしての確度を向上させることが可能となる。
【００２９】
これにより論理表記ライブラリ１ａによって、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ１ａを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。論理表記ライブラリ１ａを適用して表現される差動入力回路としては、例えばＵＳＢインターフェースや小振幅作動インターフェース等の仕様に合致した差動信号が入力される差動入力信号がある。
【００３０】
図１に示した差動入力回路の論理表記ライブラリ１ａを使用した場合における、差動入力回路の試験時の電圧印加方法を図３に示す。論理表記ライブラリ１ａを使用すれば、図２の真理値表に示すとおり、正側／負側の論理入力信号ＤＩＮＰ／ＤＩＮＭの各々に対して、正／負の各論理レベル“０”、“１”と不定レベル“Ｘ”とを、個別に入力することができる。よって差動入力信号ＶＩＮ＋、ＶＩＮ−のうち一方をリファレンス電圧Ｖｒｅｆに固定するのではなく、テストパターンジェネレータによって生成された実動作レベルに近いテストパターンに基づく差動入力信号ＶＩＮ＋、ＶＩＮ−における正しい作動入力回路動作を、論理表記ライブラリ１ａを使用した論理シミュレータによって確認することができる。すなわち図３に示すように、差動入力信号ＶＩＮ＋、ＶＩＮ−の各々に対して個別に電圧レベルを設定することが可能となる。これにより、差動入力信号が共に所定の電圧レベルにある場合にも有意な意味を有するＵＳＢインターフェースや小振幅作動インターフェース、その他の新たな仕様がサポートされた差動入力回路に対して、有効な試験を行うことができる。
【００３１】
第２実施形態に係る論理表記ライブラリ１ｂを図４に、その真理値表を図５に示す。論理表記ライブラリ１ｂは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値ＤＯＵＴとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ１ｂは、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが、共にローレベルである場合にも、共にハイレベルである場合にも、出力期待値ＤＯＵＴがハイレベルとされる論理表記ライブラリである。
【００３２】
論理表記ライブラリ１ｂは、第１実施形態における第１検出論理プリミティブＤＰＲ１、出力制御論理プリミティブＯＰＲに加えて、第１応答論理プリミティブＲＰＲ１を備える。第１応答論理プリミティブＲＰＲ１は、アンドゲートＡＤ４乃至ＡＤ６、インバータＩＮＶ４乃至ＩＮＶ６、オアゲートＯＲ２を備える。正側論理入力信号ＤＩＮＰは、アンドゲートＡＤ５およびＡＤ６に入力され、またインバータＩＮＶ４を介してアンドゲートＡＤ４に入力される。負側論理入力信号ＤＩＮＭは、アンドゲートＡＤ６に入力され、またインバータＩＮＶ５およびＩＮＶ６を介してそれぞれアンドゲートＡＤ４およびＡＤ５に入力される。アンドゲートＡＤ４乃至ＡＤ６の各出力は、オアゲートＯＲ２に入力される。オアゲートＯＲ２からは出力期待信号ＯＳが出力され、トライステートバッファＴＢＦへ入力される。また、その他の構成は第１実施形態と同様であるため、ここでは説明を省略する。なお図４において、アンドゲートＡＤ４、インバータＩＮＶ４およびＩＮＶ５、オアゲートＯＲ２、トライステートバッファＴＢＦ、バッファＢＦ、ノアゲートＮＲ１、オアゲートＯＲ１、インバータＩＮＶ３によって第３論理プリミティブの一例が構成される。また、第１検出論理プリミティブＤＰＲ１と出力制御論理プリミティブＯＰＲとによって、第１論理プリミティブの一例が構成される。また、第１検出論理プリミティブＤＰＲ１は検出論理プリミティブの一例であり、出力制御論理プリミティブＯＰＲは出力制御論理プリミティブの一例であり、第１応答論理プリミティブＲＰＲ１は応答論理プリミティブの一例である。
【００３３】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にローレベルである場合における論理表記ライブラリ１ｂの動作を、図５の真理値表を用いて説明する。アンドゲートＡＤ４には、インバータＩＮＶ４およびＩＮＶ５から共にハイレベルの信号が入力され、アンドゲートＡＤ４の出力はハイレベルとされる。アンドゲートＡＤ４からハイレベルの信号が入力されるため、オアゲートＯＲ２から出力される出力期待信号ＯＳはハイレベルに確定される。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のハイレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図５）。
【００３４】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にハイレベルである場合における論理表記ライブラリ１ｂの動作を説明する。アンドゲートＡＤ６には共にハイレベルの正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭ信号が入力され、アンドゲートＡＤ６の出力はハイレベルとされる。アンドゲートＡＤ６からハイレベルの信号が入力されるため、オアゲートＯＲ２から出力される出力期待信号ＯＳはハイレベルに確定される。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のハイレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図５）。
【００３５】
正側論理入力信号ＤＩＮＰがローレベル、負側論理入力信号ＤＩＮＭがハイレベルである場合を説明する。アンドゲートＡＤ４乃至ＡＤ６からの出力は全てローレベルとなるため、オアゲートＯＲ２から出力される出力期待信号ＯＳはローレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のローレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図５）。
【００３６】
正側論理入力信号ＤＩＮＰがハイレベル、負側論理入力信号ＤＩＮＭがローレベルである場合を説明する。アンドゲートＡＤ５の出力はハイレベルとされるため、オアゲートＯＲ２から出力される出力期待信号ＯＳはハイレベルに確定される。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のハイレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図５）。
【００３７】
なお正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルである場合には、第１実施形態と同様にして、インバータＩＮＶ３から出力される第１検出信号ＩＳ１は不定レベルとされる。よって出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図５）。
【００３８】
すなわち、第１応答論理プリミティブＲＰＲ１によって、正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭの確定した所定の論理レベル（ＤＩＮＰ、ＤＩＮＭ）＝（１、１）（０、０）（１、０）（０、１）に応じて、図５の真理値表を実現する出力期待信号ＯＳが生成される。そして第１検出論理プリミティブＤＰＲ１が、正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭの確定した論理レベルを検出することに応じて、出力制御論理プリミティブＯＰＲは、第１応答論理プリミティブＲＰＲ１から入力される出力期待信号ＯＳを、出力期待値ＤＯＵＴとして出力する。また第１検出論理プリミティブＤＰＲ１が、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであることを検出すること応じて、出力制御論理プリミティブＯＰＲは、不定レベルの信号を出力期待値ＤＯＵＴとして出力する。
【００３９】
これにより、論理表記ライブラリ１ｂを使用した論理シミュレータでは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力することができる。更に図５の真理値表に示すように、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共にローレベルである場合に、ハイレベルの出力期待値ＤＯＵＴが出力される動作を実現することができる。すなわち、論理表記ライブラリ１ｂを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
【００４０】
これにより論理表記ライブラリ１ｂによって、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ１ｂを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。論理表記ライブラリ１ｂを適用して表現される差動入力回路としては、例えばＵＳＢインターフェースや小振幅作動インターフェース等の仕様に合致した差動信号が入力される差動入力信号がある。
【００４１】
第３実施形態に係る論理表記ライブラリ１ｃを図６に、その真理値表を図７に示す。論理表記ライブラリ１ｃは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値ＤＯＵＴとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ１ｃは、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが、共にローレベルである場合にも、共にハイレベルである場合にも、出力期待値ＤＯＵＴがローレベルとされる論理表記ライブラリである。
【００４２】
論理表記ライブラリ１ｃは、第１実施形態における第１検出論理プリミティブＤＰＲ１、出力制御論理プリミティブＯＰＲに加えて、第２応答論理プリミティブＲＰＲ２を備える。第２応答論理プリミティブＲＰＲ２は、アンドゲートＡＤ７、インバータＩＮＶ７を備える。正側論理入力信号ＤＩＮＰは、アンドゲートＡＤ７に入力される。負側論理入力信号ＤＩＮＭは、インバータＩＮＶ７を介してアンドゲートＡＤ７に入力される。アンドゲートＡＤ７からは出力期待信号ＯＳが出力され、トライステートバッファＴＢＦへ入力される。また、その他の構成は第１実施形態と同様であるため、ここでは説明を省略する。なお図６において、インバータＩＮＶ７、アンドゲートＡＤ７、トライステートバッファＴＢＦ、アンドゲートＡＤ３、オアゲートＯＲ１、インバータＩＮＶ３によって第５論理プリミティブの一例が構成される。また、第１検出論理プリミティブＤＰＲ１と出力制御論理プリミティブＯＰＲとによって、第１論理プリミティブの一例が構成される。また、第１検出論理プリミティブＤＰＲ１は検出論理プリミティブの一例であり、出力制御論理プリミティブＯＰＲは出力制御論理プリミティブの一例であり、第２応答論理プリミティブＲＰＲ２は応答論理プリミティブの一例である。
【００４３】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にローレベルである場合における論理表記ライブラリ１ｃの動作を、図７の真理値表を用いて説明する。アンドゲートＡＤ７から出力される出力期待信号ＯＳはローレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のローレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図７）。
【００４４】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にハイレベルである場合における論理表記ライブラリ１ｃの動作を説明する。アンドゲートＡＤ７から出力される出力期待信号ＯＳはローレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のローレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図７）。
【００４５】
正側論理入力信号ＤＩＮＰがローレベル、負側論理入力信号ＤＩＮＭがハイレベルである場合を説明する。アンドゲートＡＤ７から出力される出力期待信号ＯＳはローレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のローレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図７）。
【００４６】
正側論理入力信号ＤＩＮＰがハイレベル、負側論理入力信号ＤＩＮＭがローレベルである場合を説明する。アンドゲートＡＤ７から出力される出力期待信号ＯＳはハイレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のハイレベル信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図７）。
【００４７】
なお正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルである場合には、第１実施形態と同様にして、インバータＩＮＶ３から出力される第１検出信号ＩＳ１は不定レベルとされる。よって出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図７）。
【００４８】
すなわち、第２応答論理プリミティブＲＰＲ２によって、正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭの確定した所定の論理レベル（ＤＩＮＰ、ＤＩＮＭ）＝（１、１）（０、０）（１、０）（０、１）に応じて、図７の真理値表を実現する出力期待信号ＯＳが生成される。そして第１検出論理プリミティブＤＰＲ１が、正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭの確定した論理レベルを検出することに応じて、出力制御論理プリミティブＯＰＲは、第２応答論理プリミティブＲＰＲ２から入力される出力期待信号ＯＳを、出力期待値ＤＯＵＴとして出力する。また第１検出論理プリミティブＤＰＲ１が、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであることを検出すること応じて、出力制御論理プリミティブＯＰＲは、不定レベルの信号を出力期待値ＤＯＵＴとして出力する。
【００４９】
これにより、論理表記ライブラリ１ｃを使用した論理シミュレータでは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力することができる。更に図７の真理値表に示すように、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共にハイレベルである場合に、ローレベルの出力期待値ＤＯＵＴが出力される動作を実現することができる。すなわち、論理表記ライブラリ１ｃを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
【００５０】
これにより論理表記ライブラリ１ｃによって、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ１ｃを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。
【００５１】
第４実施形態に係る論理表記ライブラリ１ｄを図８に、その真理値表を図９に示す。論理表記ライブラリ１ｄは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値ＤＯＵＴとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ１ｄは、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが、共にローレベルである場合には出力期待値ＤＯＵＴがハイレベルとされ、共にハイレベルである場合には出力期待値ＤＯＵＴがローレベルとされる論理表記ライブラリである。
【００５２】
論理表記ライブラリ１ｄは、第１実施形態における第１検出論理プリミティブＤＰＲ１、出力制御論理プリミティブＯＰＲに加えて、第３応答論理プリミティブＲＰＲ３を備える。第３応答論理プリミティブＲＰＲ３は、アンドゲートＡＤ８、インバータＩＮＶ８、ノアゲートＮＲ２、オアゲートＯＲ３を備える。正側論理入力信号ＤＩＮＰは、アンドゲートＡＤ８およびノアゲートＮＲ２に入力される。負側論理入力信号ＤＩＮＭは、ノアゲートＮＲ２に入力されると共に、インバータＩＮＶ８を介してアンドゲートＡＤ８にも入力される。ノアゲートＮＲ２およびアンドゲートＡＤ８の出力は共にオアゲートＯＲ３に入力される。オアゲートＯＲ３からは出力期待信号ＯＳが出力され、トライステートバッファＴＢＦへ入力される。また、その他の構成は第１実施形態と同様であるため、ここでは説明を省略する。なお、第１検出論理プリミティブＤＰＲ１と出力制御論理プリミティブＯＰＲとによって、第１論理プリミティブの一例が構成される。また、第１検出論理プリミティブＤＰＲ１は検出論理プリミティブの一例であり、出力制御論理プリミティブＯＰＲは出力制御論理プリミティブの一例であり、第３応答論理プリミティブＲＰＲ３は応答論理プリミティブの一例である。
【００５３】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にローレベルである場合における論理表記ライブラリ１ｄの動作を、図９の真理値表を用いて説明する。アンドゲートＡＤ８の出力信号はローレベルとされ、ノアゲートＮＲ２の出力信号はハイレベルとされる。よってオアゲートＯＲ３から出力される出力期待信号ＯＳはハイレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のハイレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図９）。
【００５４】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にハイレベルである場合における論理表記ライブラリ１ｄの動作を説明する。アンドゲートＡＤ８およびノアゲートＮＲ２の出力信号は共にローレベルとされる。よってオアゲートＯＲ３から出力される出力期待信号ＯＳはローレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のローレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図９）。
【００５５】
正側論理入力信号ＤＩＮＰがローレベル、負側論理入力信号ＤＩＮＭがハイレベルである場合を説明する。アンドゲートＡＤ８およびノアゲートＮＲ２の出力信号は共にローレベルとされる。よってオアゲートＯＲ３から出力される出力期待信号ＯＳはローレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のローレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図９）。
【００５６】
正側論理入力信号ＤＩＮＰがハイレベル、負側論理入力信号ＤＩＮＭがローレベルである場合を説明する。アンドゲートＡＤ８の出力信号はハイレベルとされ、ノアゲートＮＲ２の出力信号はローレベルとされる。よってオアゲートＯＲ３から出力される出力期待信号ＯＳはハイレベルとされる。また第１実施形態と同様にして、インバータＩＮＶ３から出力されたローレベルの第１検出信号ＩＳ１が、トライステートバッファＴＢＦに入力される。よって出力期待信号ＯＳと同相のハイレベルの信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図９）。
【００５７】
なお正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルである場合には、第１実施形態と同様にして、インバータＩＮＶ３から出力される第１検出信号ＩＳ１は不定レベルとされる。よって出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図９）。
【００５８】
すなわち、第３応答論理プリミティブＲＰＲ３によって、正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭの確定した所定の論理レベル（ＤＩＮＰ、ＤＩＮＭ）＝（１、１）（０、０）（１、０）（０、１）に応じて、図９の真理値表を実現する出力期待信号ＯＳが生成される。そして第１検出論理プリミティブＤＰＲ１が、正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭの確定した論理レベルを検出することに応じて、出力制御論理プリミティブＯＰＲは、第３応答論理プリミティブＲＰＲ３から入力される出力期待信号ＯＳを、出力期待値ＤＯＵＴとして出力する。また第１検出論理プリミティブＤＰＲ１が、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであることを検出すること応じて、出力制御論理プリミティブＯＰＲは、不定レベルの信号を出力期待値ＤＯＵＴとして出力する。
【００５９】
これにより、論理表記ライブラリ１ｄを使用した論理シミュレータでは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号が出力される。更に図９の真理値表に示す、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共にローレベルである場合には、出力期待値ＤＯＵＴがハイレベルとされ、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共にハイレベルである場合には、出力期待値ＤＯＵＴがローレベルとされる動作を実現することができる。すなわち、論理表記ライブラリ１ｄを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
【００６０】
これにより論理表記ライブラリ１ｄによって、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ１ｄを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。
【００６１】
第５実施形態に係る論理表記ライブラリ１ｅを図１０に、その真理値表を図１１に示す。論理表記ライブラリ１ｅは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値ＤＯＵＴとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ１ｅは、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが、共にローレベルである場合または共にハイレベルである場合には、出力期待値ＤＯＵＴが不定レベルとされる論理表記ライブラリである。
【００６２】
論理表記ライブラリ１ｅは、第２検出論理プリミティブＤＰＲ２、出力制御論理プリミティブＯＰＲ、第２応答論理プリミティブＲＰＲ２を備える。第２検出論理プリミティブＤＰＲ２は、第１検出論理プリミティブＤＰＲ１に加えて、アンドゲートＡＤ９およびＡＤ１０、インバータＩＮＶ９およびＩＮＶ１０、オアゲートＯＲ４およびＯＲ５を備えている。正側論理入力信号ＤＩＮＰは、アンドゲートＡＤ１０に入力され、またインバータＩＮＶ９を介してアンドゲートＡＤ９に入力される。負側論理入力信号ＤＩＮＭは、アンドゲートＡＤ１０に入力され、またインバータＩＮＶ１０を介してアンドゲートＡＤ９に入力される。アンドゲートＡＤ９およびＡＤ１０の出力は、オアゲートＯＲ４に入力される。オアゲートＯＲ４の出力およびインバータＩＮＶ３の出力は、オアゲートＯＲ５に入力される。オアゲートＯＲ５の出力は、第２検出信号ＩＳ２として、出力制御論理プリミティブＯＰＲのトライステートバッファＴＢＦへ入力される。また、その他の構成は第３実施形態（図６）と同様であるため、ここでは説明を省略する。なお図１０において、インバータＩＮＶ９およびＩＮＶ１０、アンドゲートＡＤ９、オアゲートＯＲ４およびＯＲ５、トライステートバッファＴＢＦ、バッファＢＦによって第４論理プリミティブの一例が構成される。また、アンドゲートＡＤ１０、オアゲートＯＲ４およびＯＲ５、トライステートバッファＴＢＦ、バッファＢＦによって第７論理プリミティブの一例が構成される。また、第２検出論理プリミティブＤＰＲ２と出力制御論理プリミティブＯＰＲとによって、第１論理プリミティブの一例が構成される。また、第２検出論理プリミティブＤＰＲ２は検出論理プリミティブの一例であり、出力制御論理プリミティブＯＰＲは出力制御論理プリミティブの一例であり、第２応答論理プリミティブＲＰＲ２は応答論理プリミティブの一例である。
【００６３】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にローレベルである場合における論理表記ライブラリ１ｅの動作を説明する。アンドゲートＡＤ９の出力信号はハイレベルとされるため、オアゲートＯＲ４の出力はハイレベルに確定される。よってオアゲートＯＲ５の出力信号である第２検出信号ＩＳ２は、ハイレベルに確定される。トライステートバッファＴＢＦは、ハイレベルの第２検出信号ＩＳ２が入力されるとバッファ機能が停止され、ハイインピーダンス状態とされるため、出力期待値ＤＯＵＴは不定レベルとされる（図１１）。
【００６４】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にハイレベルである場合における論理表記ライブラリ１ｅの動作を、図１１の真理値表を用いて説明する。アンドゲートＡＤ１０の出力信号はハイレベルとされるため、オアゲートＯＲ４の出力はハイレベルに確定され、オアゲートＯＲ５の出力信号である第２検出信号ＩＳ２もハイレベルに確定される。トライステートバッファＴＢＦには、ハイレベルの第２検出信号ＩＳ２が入力され、ハイインピーダンス状態とされるため、出力期待値ＤＯＵＴは不定レベルとされる（図１１）。
【００６５】
正側論理入力信号ＤＩＮＰがローレベル、負側論理入力信号ＤＩＮＭがハイレベルである場合を説明する。アンドゲートＡＤ１の出力信号はハイレベルとされるため、オアゲートＯＲ２の出力はハイレベルに確定され、インバータＩＮＶ３からはローレベルの信号が出力される。またアンドゲートＡＤ９およびＡＤ１０の出力信号は共にローレベルとされるため、オアゲートＯＲ４の出力はローレベルに確定される。オアゲートＯＲ５には共にローレベルの信号が入力されるため、ローレベルの第２検出信号ＩＳ２が出力される。また第２応答論理プリミティブＲＰＲ２に備えられたアンドゲートＡＤ７から出力される出力期待信号ＯＳは、ローレベルとされる。よって出力期待信号ＯＳと同相のローレベル信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図１１）。
【００６６】
正側論理入力信号ＤＩＮＰがハイレベル、負側論理入力信号ＤＩＮＭがローレベルである場合を説明する。アンドゲートＡＤ２の出力信号はハイレベルとされるため、オアゲートＯＲ２の出力はハイレベルに確定され、インバータＩＮＶ３からはローレベルの信号が出力される。またアンドゲートＡＤ９およびＡＤ１０の出力信号は共にローレベルとされるため、オアゲートＯＲ４の出力はローレベルに確定される。オアゲートＯＲ５には共にローレベルの信号が入力されるため、ローレベルの第２検出信号ＩＳ２が出力される。また第２応答論理プリミティブＲＰＲ２に備えられたアンドゲートＡＤ７から出力される出力期待信号ＯＳは、ハイレベルとされる。よって出力期待信号ＯＳと同相のハイレベル信号が、バッファＢＦを介して出力期待値ＤＯＵＴとして出力される（図１１）。
【００６７】
なお正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルである場合には、第１実施形態と同様にして、インバータＩＮＶ３の出力信号が不定レベルとされる。またオアゲートＯＲ４の出力も不定レベルとされる。するとオアゲートＯＲ５には共に不定レベルの信号が入力されるため、オアゲートＯＲ５から出力される第２検出信号ＩＳ２は不定レベルとされる。よって出力制御論理プリミティブＯＰＲから出力される出力期待値ＤＯＵＴは不定レベルとされる（図１１）。
【００６８】
すなわち、第２応答論理プリミティブＲＰＲ２によって、正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭの確定した所定の論理レベル（ＤＩＮＰ、ＤＩＮＭ）＝（１、１）（０、０）（１、０）（０、１）に応じて、図１１の真理値表を実現する出力期待信号ＯＳが生成される。そして第２検出論理プリミティブＤＰＲ２が、所定の論理レベル（（ＤＩＮＰ、ＤＩＮＭ）＝（０、１）（１、０））を検出し、ローレベルの第２検出信号ＩＳ２を出力することに応じて、出力制御論理プリミティブＯＰＲは、出力期待値ＤＯＵＴとして出力期待信号ＯＳを出力する。また、第２検出論理プリミティブＤＰＲ２が、所定の論理レベル（（ＤＩＮＰ、ＤＩＮＭ）＝（１、１）（０、０））を検出し、ハイレベルの第２検出信号ＩＳ２を出力することに応じて、出力制御論理プリミティブＯＰＲは、不定レベルの出力期待値ＤＯＵＴを出力する。また、第２検出論理プリミティブＤＰＲ２が、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方の不定な論理レベルを検出し、不定レベルの第２検出信号ＩＳ２を出力することに応じて、出力制御論理プリミティブＯＰＲは、不定レベルの出力期待値ＤＯＵＴを出力する。
【００６９】
これにより、論理表記ライブラリ１ｅを使用した論理シミュレータでは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力できる。更に図１１の真理値表に示すように、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが、共にローレベルである場合および共にハイレベルである場合には、出力期待値ＤＯＵＴが不定レベルとされる動作を実現することができる。すなわち、論理表記ライブラリ１ｅを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
【００７０】
これにより論理表記ライブラリ１ｅによって、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ１ｅを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。論理表記ライブラリ１ｅを適用して表現される差動入力回路としては、例えばＬＶＤＳインターフェースの仕様に合致した差動信号が入力される差動入力信号がある。
【００７１】
第６実施形態に係る論理表記ライブラリ１ｆを図１２に、その真理値表を図５に示す。論理表記ライブラリ１ｆは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定な論理レベルである場合に、出力期待値ＤＯＵＴとして不定信号が出力される論理表記ライブラリである。また論理表記ライブラリ１ｆは、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが、共にローレベルである場合にも、共にハイレベルである場合にも、出力期待値ＤＯＵＴがハイレベルとされる論理表記ライブラリである。また論理表記ライブラリ１ｆは、論理表記ライブラリ１ｂ（図４）と同じ図５の真理値表を実現し、かつ、論理表記ライブラリ１ｂに比してトライステートバッファＴＢＦを省略することが可能な簡易な論理表記ライブラリである。
【００７２】
論理表記ライブラリ１ｆは、アンドゲートＡＤ１１乃至ＡＤ１４、インバータＩＮＶ１１乃至ＩＮＶ１４、オアゲートＯＲ６およびＯＲ７を備える。正側論理入力信号ＤＩＮＰは、オアゲートＯＲ６、アンドゲートＡＤ１２およびＡＤ１３に入力され、またインバータＩＮＶ１２を介してアンドゲートＡＤ１１に入力される。負側論理入力信号ＤＩＮＭは、アンドゲートＡＤ１３に入力され、またインバータＩＮＶ１１、ＩＮＶ１３およびＩＮＶ１４を介してそれぞれオアゲートＯＲ６、アンドゲートＡＤ１１およびＡＤ１２に入力される。アンドゲートＡＤ１１乃至ＡＤ１３の各出力は、オアゲートＯＲ７に入力される。オアゲートＯＲ６およびＯＲ７の出力はアンドゲートＡＤ１４に入力される。アンドゲートＡＤ１４からは出力期待値ＤＯＵＴが出力される。
【００７３】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共にローレベルである場合を説明する。オアゲートＯＲ６およびアンドゲートＡＤ１１の出力はハイレベルとされる。アンドゲートＡＤ１１からハイレベルの信号が入力されるため、オアゲートＯＲ７の出力はハイレベルに確定される。アンドゲートＡＤ１４には、オアゲートＯＲ６およびＯＲ７から共にハイレベルの信号が入力されるため、出力期待値ＤＯＵＴはハイレベルとされる（図５）。
【００７４】
正側論理入力信号ＤＩＮＰ、負側論理入力信号ＤＩＮＭが、共ハイレベルである場合を説明する。オアゲートＯＲ６およびアンドゲートＡＤ１３の出力はハイレベルとされる。アンドゲートＡＤ１３からハイレベルの信号が入力されるため、オアゲートＯＲ７の出力はハイレベルに確定される。アンドゲートＡＤ１４には、オアゲートＯＲ６およびＯＲ７から共にハイレベルの信号が入力されるため、出力期待値ＤＯＵＴはハイレベルとされる（図５）。
【００７５】
正側論理入力信号ＤＩＮＰがローレベル、負側論理入力信号ＤＩＮＭがハイレベルである場合を説明する。オアゲートＯＲ６、アンドゲートＡＤ１１乃至ＡＤ１３の出力はローレベルとされる。オアゲートＯＲ７の出力はローレベルに確定される。アンドゲートＡＤ１４には、オアゲートＯＲ６およびＯＲ７から共にローレベルの信号が入力されるため、出力期待値ＤＯＵＴはローレベルとされる（図５）。
【００７６】
正側論理入力信号ＤＩＮＰがハイレベル、負側論理入力信号ＤＩＮＭがローレベルである場合を説明する。オアゲートＯＲ６およびアンドゲートＡＤ１２の出力はハイレベルとされる。アンドゲートＡＤ１２からハイレベルの信号が入力されるため、オアゲートＯＲ７の出力はハイレベルに確定される。アンドゲートＡＤ１４には、オアゲートＯＲ６およびＯＲ７から共にハイレベルの信号が入力されるため、出力期待値ＤＯＵＴはハイレベルとされる（図５）。
【００７７】
また、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルである場合の論理表記ライブラリ１ｆの動作を説明する。正側論理入力信号ＤＩＮＰがローレベル、負側論理入力信号ＤＩＮＭが不定レベルである場合を説明する。オアゲートＯＲ６の出力信号は不定レベルとされる。アンドゲートＡＤ１１には、ハイレベルの信号と不定レベルの信号が入力されるため、その出力は不定レベルとされる。アンドゲートＡＤ１２およびＡＤ１３にはローレベルの正側論理入力信号ＤＩＮＰが入力されるため、その出力は共にローレベルに確定される。よってオアゲートＯＲ７には不定レベルおよびローレベルの信号が入力されるため、オアゲートＯＲ７の出力は不定レベルとされる。アンドゲートＡＤ１４には、オアゲートＯＲ６およびＯＲ７から共に不定レベルの信号が入力されるため、出力期待値ＤＯＵＴは不定レベルとされる（図５）。
【００７８】
また、正側論理入力信号ＤＩＮＰがハイレベル、負側論理入力信号ＤＩＮＭが不定レベルである場合を説明する。オアゲートＯＲ６の出力信号はハイレベルとされる。アンドゲートＡＤ１１の出力信号はローレベルとされる。アンドゲートＡＤ１２およびＡＤ１３にはハイレベルの信号と不定レベルの信号が入力されるため、出力信号は共に不定レベルとされる。よってオアゲートＯＲ７の出力は不定レベルとされる。アンドゲートＡＤ１４には、オアゲートＯＲ６からハイレベル、オアゲートＯＲ７から不定レベルの信号が入力されるため、出力期待値ＤＯＵＴは不定レベルとされる（図５）。
【００７９】
また、正側論理入力信号ＤＩＮＰが不定レベル、負側論理入力信号ＤＩＮＭがローレベルである場合を説明する。オアゲートＯＲ６の出力信号はハイレベルとされる。アンドゲートＡＤ１３の出力信号はローレベルとされる。アンドゲートＡＤ１１およびＡＤ１２にはハイレベルの信号と不定レベルの信号が入力されるため、出力信号は共に不定レベルとされる。よってオアゲートＯＲ７の出力は不定レベルとされる。アンドゲートＡＤ１４には、オアゲートＯＲ６からハイレベル、オアゲートＯＲ７から不定レベルの信号が入力されるため、出力期待値ＤＯＵＴは不定レベルとされる（図５）。
【００８０】
また、正側論理入力信号ＤＩＮＰが不定レベル、負側論理入力信号ＤＩＮＭがハイレベルである場合を説明する。オアゲートＯＲ６の出力信号は不定レベルとされる。アンドゲートＡＤ１１およびＡＤ１２の出力信号はローレベルとされる。アンドゲートＡＤ１３にはハイレベルの信号と不定レベルの信号が入力されるため、出力信号は不定レベルとされる。よってオアゲートＯＲ７の出力は不定レベルとされる。アンドゲートＡＤ１４には、オアゲートＯＲ６およびオアゲートＯＲ７から不定レベルの信号が入力されるため、出力期待値ＤＯＵＴは不定レベルとされる（図５）。
【００８１】
また正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共に不定レベルである場合には、アンドゲートＡＤ１４には、オアゲートＯＲ６およびオアゲートＯＲ７から不定レベルの信号が入力されるため、出力期待値ＤＯＵＴは不定レベルとされる（図５）。
【００８２】
これにより、論理表記ライブラリ１ｆを使用した論理シミュレータでは、正側論理入力信号ＤＩＮＰまたは負側論理入力信号ＤＩＮＭのうち少なくとも何れか一方が不定レベルであり、出力期待値として不定レベルが出力されるべき場合に、不定信号を出力することができる。更に図５の真理値表に示すように、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭが共にローレベルである場合に、ハイレベルの出力期待値ＤＯＵＴが出力される動作を、論理表記ライブラリ１ｂ（図４）と比較して、トライステートバッファＴＢＦを省略することが可能な簡易な論理表記ライブラリで実現することができる。すなわち、論理表記ライブラリ１ｆを使用した論理シミュレータでは、テストパターンのシミュレーション時に、出力信号として不定信号が出力されるべきところ、誤って確定した出力期待値が出力される事態を防止することが可能となる。
【００８３】
これにより論理表記ライブラリ１ｆによって、正側論理入力信号ＤＩＮＰおよび負側論理入力信号ＤＩＮＭの差動入力信号間の差電圧に基づく入出力応答に加えて、個々の差動入力信号の電圧レベルに応じた入出力応答を正しく表現することができる。そして論理表記ライブラリ１ｆを使用した論理シミュレーションにより、テストパターンジェネレータによって生成されるテストパターンに対し、差動入力回路に入力される差動入力信号のあらゆる組み合わせに対して、正しい出力期待値を得ることが可能となる。
【００８４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【図面の簡単な説明】
【００８５】
【図１】第１実施形態に係る論理表記ライブラリ１ａである。
【図２】図１の真理値表である。
【図３】本発明における差動入力回路の試験時の電圧印加方法を示す図である。
【図４】第２実施形態に係る論理表記ライブラリ１ｂである。
【図５】図４および図１２の真理値表である。
【図６】第３実施形態に係る論理表記ライブラリ１ｃである。
【図７】図６の真理値表である。
【図８】第４実施形態に係る論理表記ライブラリ１ｄである。
【図９】図８の真理値表である。
【図１０】第５実施形態に係る論理表記ライブラリ１ｅである。
【図１１】図１０の真理値表である。
【図１２】第６実施形態に係る論理表記ライブラリ１ｆである。
【図１３】背景技術における差動入力回路の試験時の電圧印加方法を示す図である。
【図１４】背景技術における差動入力回路の論理表記ライブラリである。
【図１５】図１４の真理値表である。
【符号の説明】
【００８６】
１ａ乃至１ｆ  論理表記ライブラリ
ＤＰＲ１  第１検出論理プリミティブ
ＤＰＲ２  第２検出論理プリミティブ
ＲＰＲ１  第１応答論理プリミティブ
ＲＰＲ２  第２応答論理プリミティブ
ＲＰＲ３  第３応答論理プリミティブ
ＯＰＲ  出力制御論理プリミティブ
ＢＦ  バッファ
ＩＮＶ１乃至ＩＮＶ１４  インバータ
ＡＤ１乃至ＡＤ１４  アンドゲート
ＮＲ１、ＮＲ２  ノアゲート
ＯＲ１乃至ＯＲ７  オアゲート
ＴＢＦ  トライステートバッファ
ＤＩＮＭ  負側論理入力信号
ＤＩＮＰ  正側論理入力信号
ＤＯＵＴ  出力期待値
ＩＳ１  第１検出信号
ＩＳ２  第２検出信号
ＯＳ  出力期待信号
【図１】
2006048154.tif 000003
【図２】
2006048154.tif 000004
【図３】
2006048154.tif 000005
【図４】
2006048154.tif 000006
【図５】
2006048154.tif 000007
【図６】
2006048154.tif 000008
【図７】
2006048154.tif 000009
【図８】
2006048154.tif 000010
【図９】
2006048154.tif 000011
【図１０】
2006048154.tif 000012
【図１１】
2006048154.tif 000013
【図１２】
2006048154.tif 000014
【図１３】
2006048154.tif 000015
【図１４】
2006048154.tif 000016
【図１５】
2006048154.tif 000017