(57)【要約】      （修正有）【課題】埋設されたＳｉＧｅ層を有し、そのＳｉＧｅ層の浅い部分がＰＦＥＴチャネルに近く、ＳｉＧｅ層の深い部分がＰＦＥＴチャネルからさらに離れているＰＦＥＴを含むデバイスと、その製造方法を提供する。【解決手段】ＳｉＧｅ層はテーパーされているチャネル方向に面する側面に境界を有している。このような形状によって、ＰＦＥＴチャネルは実質的に拡張接合特性を劣化させる必要なく、大きい圧縮応力を受けることができる。テーパーされたＳｉＧｅ境界は複数のディスクリートなステップとして構成される。例えば２、３以上のディスクリートなステップが形成される。【選択図】なし【特許請求の範囲】
【請求項１】
ＰＦＥＴを有する半導体装置において、
ＰＦＥＴチャネルを有するシリコン本体と、
前記チャネルの第１の側面に配置され、前記チャネルに面した多段の境界を有する第１のＳｉＧｅ層部と、
前記チャネルの反対側の第２の側面に配置され、前記チャネルに面した多段の境界を有する第２のＳｉＧｅ層部と
を具備する半導体装置。
【請求項２】
前記シリコン本体は前記第１及び第２の側面のそれぞれ上に多段の境界を有し、前記第１及び第２の各ＳｉＧｅ層部の前記多段の境界は前記シリコン本体の前記多段の境界上に直接配置されている請求項１記載の半導体装置。
【請求項３】
前記ＰＦＥＴは、前記シリコン本体に配置され、側壁を有するゲートをさらに含み、前記第１及び第２のＳｉＧｅ層部のそれぞれの前記多段の境界は、
互いに実質的に平行な第１の側面境界及び第２の側面境界と、
互いに実質的に平行な第１の下部境界及び第２の下部境界とを含み、
前記第１の側面境界は前記第２の側面境界よりもチャネルに近接し、
前記第１の下部境界は前記第２の下部境界よりもゲートに近接されている
請求項１記載の半導体装置。
【請求項４】
前記ゲートの前記第１の側面上の前記シリコン本体上に配置された第１の酸化物スペーサと、前記ゲートの前記第２の側面上の前記シリコン本体上に配置された第２の酸化物スペーサとをさらに含み、前記第１および第２のＳｉＧｅ層部の前記第１の側面境界は、実質的に前記第１又は第２の酸化物スペーサの外部境界とそれぞれ整列している請求項３記載の半導体装置。
【請求項５】
ＰＦＥＴを有する半導体装置であって、
ゲートと、
前記ゲートが配置され、前記ゲートの２つの対向する側面上に、
第１の表面と、
前記第１の表面から角度を成して延在する第２の表面と、
前記第２の表面から角度を成して延在し、少なくとも前記第２の表面だけ前記第１の表面から離れた第３の表面と、
前記第３の表面から角度を成して延在し、少なくとも前記第３の表面だけ前記第１及び第２の表面から離れた第４の表面とを有するシリコン本体と、
前記ゲートの２つの対向する側面上の前記シリコン本体の前記第１、第２、第３、第４の表面上に配置されたＳｉＧｅ層と
を具備する半導体装置。
【請求項６】
前記ゲートは側壁を有し、前記２つの対向する両側面上の前記第１及び第３の表面は前記ゲートの前記側壁に実質的に平行である請求項５記載の半導体装置。
【請求項７】
前記ＰＦＥＴは、前記ゲートの前記側壁上に酸化物スペーサをさらに含み、前記２つの対向する側面上の前記第１の表面は、酸化物スペーサのそれぞれ１つの外部境界と実質的に整列している請求項６記載の半導体装置。
【請求項８】
前記第１及び第３の表面は、互いに実質的に平行であり、前記第２及び第４の表面は、互いに実質的に平行である請求項５記載の半導体装置。
【請求項９】
前記第２及び第４の表面は、実質的に平坦である請求項５記載の半導体装置。
【請求項１０】
前記ＳｉＧｅ層は、前記第１、第２、第３、第４の表面上に直接配置されている請求項５記載の半導体装置。
【請求項１１】
シリコン本体を設け、
前記シリコン本体上にゲートを形成し、
前記ゲートの２つの対向する各側面上に多段の境界を有するように前記シリコン本体の一部分を除去し、
前記ゲートの前記２つの対向する側面上の前記シリコン本体の前記多段の境界上にＳｉＧｅ層を形成する半導体装置の製造方法。
【請求項１２】
前記ゲートはその２つの対向する前記側面に側壁を有し、前記製造方法は、前記シリコン本体と前記ゲートの前記側壁上に配置される第１のスペーサを形成する工程をさらに含み、前記除去する工程は、少なくとも前記第１のスペーサをマスクとして使用して、前記シリコン本体をエッチングすることを含む請求項１１記載の方法。
【請求項１３】
前記第１のスペーサは酸化物層である請求項１２記載の方法。
【請求項１４】
前記シリコン本体と前記第１のスペーサのそれぞれ上に配置された第２のスペーサを形成する工程をさらに含み、前記除去する工程は、少なくとも前記第２のスペーサをマスクとして使用し、前記シリコン本体をエッチングする工程をさらに含む請求項１２記載の方法。
【請求項１５】
少なくとも前記第２のスペーサをマスクとして使用し、前記シリコン本体をエッチングする前に、前記ゲートの２つの対向する前記側面にソース／ドレイン領域を導入する工程をさらに含む請求項１４記載の方法。
【請求項１６】
前記第２のスペーサは、ＳｉＮ層である請求項１４記載の方法。
【請求項１７】
前記第２のスペーサを除去する工程をさらに含む請求項１４記載の方法。
【請求項１８】
前記ＳｉＧｅ層を形成する工程は、前記第２のスペーサが前に占有した前記シリコン本体の表面部分上に前記ＳｉＧｅ層を形成する工程をさらに含む請求項１７記載の方法。
【請求項１９】
半導体装置の製造方法であって、
シリコン本体を設け、
前記シリコン本体上にゲートを形成し、
前記シリコン本体が前記ゲートの２つの対向する側面のそれぞれ上に、
第１の表面と、
前記第１の表面から角度を成して延在する第２の表面と、
前記第２の表面から角度を成して延在し、少なくとも前記第２の表面だけ前記第１の表面から離れた第３の表面と、
前記第３の表面から角度を成して延在し、少なくとも前記第３の表面だけ前記第１及び第２の表面から離れた第４の表面とを有するように前記シリコン本体の一部を除去し、
前記ゲートの２つの対向する前記側面のそれぞれ上の前記シリコン本体の第１、第２、第３、第４の表面上にＳｉＧｅ層を形成する工程を含む半導体装置の製造方法。
【請求項２０】
前記ゲートは、その２つの対向する前記側面に側壁を有し、前記製造方法は、
前記ゲートの前記第２の表面と前記各側壁上に配置された第１のスペーサを形成し、前記除去する工程は少なくとも前記第１のスペーサをマスクとして使用し、前記シリコン本体をエッチングして、前記第１及び第２の表面を形成し、
前記ゲートの前記第２の表面と前記第１の各スペーサ上に配置された第２のスペーサを形成し、前記除去する工程は少なくとも前記第２のスペーサをマスクとして使用し、前記シリコン本体をエッチングして、前記第３及び第４の表面を形成する工程をさらに含む請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の特徴は、ＰＦＥＴ中に埋設されたＳｉＧｅの使用に関し、特に圧縮チャネル応力を増加させるため、ＰＦＥＴのチャネルからスムースなテーパーか段階的な手法で埋設されたＳｉＧｅ層を形成することに関する。
【背景技術】
【０００２】
従来から認識されているように、埋設されたシリコンゲルマニウム（ＳｉＧｅ）技術は、シリコンの高性能Ｐ型電界効果トランジスタ（ＰＦＥＴ）を製造するための有望な技術となっている。特に、ＰＦＥＴのチャネルに隣接するシリコン基板中にＳｉＧｅを埋設した場合、チャネルに圧縮応力が生じ、それによってホールの移動度が増加し、ＰＦＥＴの性能を高めることができる。この圧縮応力特性は例えば文献名（“35% Drive Current Improvement From Recessed-SiGe Drain Extensions on 37nm Gate Length PMOS”、P. R. Chidambaram等、2004 Symposium on VLSI Technology, Digest of Technical Papers、48乃至49頁）で議論されている。
【０００３】
実質的に上記参考文献から引用した図２３を参照すると、通常、チャネル応力はチャネルからＳｉＧｅ層までの相対距離に関連することが認められる。具体的には、図２３の（ａ）部は、ソース／ドレイン（ＳＤ）領域の範囲でチャネル方向にのみ延在する深さ３０ｎｍのＳｉＧｅ層を示している。（ｃ）部は同じくチャネル方向に延在する深さ３０ｎｍのＳｉＧｅ層を示しているが、この図ではさらにドレインエクステンション（ＤＥ）領域まで（したがってチャネルにさらに近づいて）延在している。（ｂ）部のグラフにおいて見られるように、チャネルの中心（距離＝０）での応力は、（ａ）部の構造において約２５０ＭＰａであり、（ｃ）部の構造においてチャネルの中心の応力は、約９００ＭＰａである。したがって、チャネル応力はチャネルの近くにＳｉＧｅ層を形成するほど増加されることが分かる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＰＦＥＴにおける圧縮チャネル応力は、チャネルにおけるホールの移動度を増加するために有効であり、チャネル応力をより増加できることが望ましい。しかしながら、克服すべき多くの問題において、そのような最良の結果を試みることが、以下に議論される。したがって、エクステンション接合特性を劣化させることなく、チャネル応力を増加する新技術を開発する必要がある。
【課題を解決するための手段】
【０００５】
本発明の特徴は、上記複数の課題を解決する。例えば本発明の特徴は、ＳｉＧｅ層の浅い部分がＰＦＥＴチャネルに近く、ＳｉＧｅ層の深い部分がＰＦＥＴチャネルから離れて埋設されたＳｉＧｅ層を有するＰＦＥＴを形成することである。したがって、ＳｉＧｅ層はテーパーとされたチャネルと対向する側に境界を有している。このような構造によって、ＰＦＥＴチャネルは必ずしも実質的にエクステンション接合特性を劣化せずに、大きな圧縮応力を受けることができる。
【０００６】
さらに、本発明の特徴は複数のステップ（段）としてのテーパーとされたＳｉＧｅ境界を形成することにある。例えば２、３又はそれ以上のステップが形成される。これらの特徴はテーパーとされたＳｉＧｅ境界を構成する実際的な方法を与える。
【０００７】
本発明のこれら及びその他の特徴は、以下の例示的な実施形態の詳細な説明を考慮することによって、明らかとなる。
【発明を実施するための最良の形態】
【０００８】
添付図面を考慮した以下の説明を参照することにより、本発明のより完全な理解及びその利点が理解されるであろう。図面における同様の参照符号は同様の特徴を示している。
【０００９】
図１において、ステップ状に埋設されたステップ埋め込みＳｉＧｅ構造を有するＰＦＥＴデバイス１が示されている。特に、デバイス部分１は、ポリシリコンＰＦＥＴゲート１１がその上に形成されるシリコン本体１０を含んでいる。シリコン本体１０はソース／ドレイン領域３と、ゲート１１の下でソース／ドレイン領域３のほぼ間にあるチャネル領域２（図１に示す垂直の破線のほぼ間に存在する）とを有している。ゲート１１の上部は酸化物層１２で覆われている。ゲート１１はその両側の側面を酸化物スペーサ１３によって囲まれている。さらに、ＳｉＧｅ層１４は、ゲート１１とチャネル２の両側でソース／ドレイン領域の上方のシリコン本体１０上に形成されている。シリコン本体１０とＳｉＧｅ層１４は、両側のそれぞれにおいてＳｉＧｅ層１４が２つのステップ１５と１６を有するように成形されている。ステップ１５はステップ１６と比較して比較的浅いレベルで形成されている。さらに、ステップ１５はステップ１６と比較してゲート１１の横方向に近く形成されている。したがって、ＰＦＥＴ１は、両側のそれぞれに浅く近いステップ１５と深く遠いステップ１６を有しているものと考えられる。ＳｉＧｅ層１４が堆積されているシリコン本体１０の表面は、ＳｉＧｅ層１４のステップ１５、１６と互いに一致するように成形されている。
【００１０】
シリコン本体１０とＳｉＧｅ層１４との境界をさらに具体的に示すと、第１及び第２のステップ１５、１６のそれぞれは、ゲート１１の側壁のそれぞれに実質的に平行で実質的に平坦な境界１７、１９を有している。しかし、ステップ１５の側面境界１７は、ステップ１６の側面境界１９よりもゲート１１及び／又はチャネル２の近くに位置している。例えば側面境界１７は、最も近い酸化物スペーサ１３の外部エッジにほぼ整列され、一方、境界１９の側面は距離Ｌ＞０だけ、例えば約Ｌ＝４０ｎｍ又は、例えば４０乃至６０ｎｍの範囲内で最も近い酸化物スペーサ１３の外部エッジから横方向に離間されている。さらに、ステップ１５は、ステップ１６の実質的に平坦な下部境界５と実質的に平行で、それよりも浅い実質的に平坦な下部境界１８を有している。４つの境界／表面の構造を要約すると、図１に示すように、下部境界１８は側面境界１７から（例えば約９０度のような）ある角度で延在し、側面境界１９は下部境界１８から（例えば約９０度のような）ある角度で延在し、少なくとも下部境界１８によって側面境界１７から離間され、下部境界５は側面境界１９から（例えば約９０度のような）ある角度で延在し、少なくとも側面境界１９によって側面境界１７と下部境界１８から離間されている。例示的な実施形態において、ステップ１５の下部境界１８は、約Ｄ１＝２０ｎｍ又は例えば１５乃至２５ｎｍの範囲内でゲート１１の下部から測定された深さを有し、ステップ１６の下部境界５は、Ｄ２＝５０乃至６０ｎｍの範囲内でゲート１１の下部から測定された深さを有している。通常、深さＤ１は深さＤ２の約４０％である。前記寸法は単なる例示であり、ＳｉＧｅ層１４の特定の寸法はＰＦＥＴ１の所望の特性に依存する。
【００１１】
チャネル応力は、ＳｉＧｅ層がチャネルに近接し、ＳｉＧｅ層が深くなる程増加することが知られている。このため、チャネル応力は深く近いＳｉＧｅ層を単に形成することにより増加させることができることが結論である。残念ながら、そのような構造はエクステンション接合ジャンクションリーク電流を著しく劣化させ、ＳｉＧｅエピタキシャル層の結晶欠陥が増加する。しかし、図１に示す特別なＳｉＧｅ構造により、必ずしもこれらの拡張接合及び結晶欠陥の問題なく、圧縮チャネル応力を増加できる。これはＳｉＧｅ層１４の下部が上部よりもＰＦＥＴチャネルから離れているためである。換言すると、図示されたＳｉＧｅ構造は２つの最良の大事なこと、即ちＳｉＧｅが浅いレベルでゲート１１及び／又はチャネル１５に近いこと、及びＳｉＧｅが深いレベルでゲート１１及び／又はチャネル２から離れていることを可能としている。
【００１２】
２つのステップ１５、１６を示しているが、２以上のステップを使用してもよい。例えば３、４又はそれ以上のステップを形成してもよく、各ステップが先のステップよりもシリコン本体１０中へさらに深く位置し、ゲート１１及び／又はチャネル２からさらに離れていてもよい。図１及びここでの種々の他の図面は、先鋭な直角の境界を有する理想的なステップのセットを示しているが、実際に使用されるステップ１５、１６は丸みをつけてもよい。さらに、ここで記載した種々の例示的な実施形態は、ディスクリートなステップを含んでいるが、ＳｉＧｅ層１４は代わりに（又は付加的に）鋭い角度のない簡単又は複雑な湾曲した境界を有してスムースなテーパー状に形成されてもよい。さらに、ディスクリートなステップが使用される場合、ステップの側面及び下部境界の相互は、約９０度のような任意の角度、又はその他の角度でもよい。ステップが設けられた境界及び／又は比較的スムースで湾曲された境界が形成されているか否かにかかわりなく、重要なことはＳｉＧｅ層１４が浅い位置でＰＦＥＴチャネルに近接した境界を有し、深い位置でＰＦＥＴチャネルから離間するように形成されることである。
【００１３】
ステップを有するＳｉＧｅ埋設層を有するＰＦＥＴを形成するための第１の例に係るプロセスについて、図２乃至１２を参照して説明する。図２において、シリコン・オン・絶縁体（ＳＯＩ）ウェハは、シリコン本体２０と、シリコン本体２０の下に埋設された酸化物（ＢＯＸ）層（図示せず）と、ＢＯＸ層の下の基板（図示せず）を有している。シリコン本体２０は、例えば５０乃至７０ｎｍの膜厚であり、ＢＯＸ層は例えば約１５０ｎｍの膜厚であってもよい。ポリシリコンＰＦＥＴゲート２１は、通常の方法でシリコン本体２０上に形成され、ゲート２１の上部は例えば厚さ約５０ｎｍの酸化物層２２で覆われている。ゲート２１は、例えば約１００ｎｍだけシリコン本体２０から突出している。ゲート２１の側壁を再酸化した後、ゲート２１は酸化物スペーサ２３により側面が囲まれる。酸化物スペーサ２３は例えば幅約１０ｎｍであってもよい。
【００１４】
図３において、ハロー・インプラントプロセスがＮ型の拡散領域（図示せず）の形成に使用され、エクステンション・インプラントプロセスが酸化物スペーサ２３及び／又はゲート２１の下のＰ型の拡散領域３０の形成に使用される。
【００１５】
図４において、酸化物スペーサ２３とキャップ２２をマスクとして使用し、通常の反応性イオンエッチング（ＲＩＥ）プロセスのようなエッチングプロセスを用いて、領域３０中にステップ領域４１を有する浅い凹部がエッチングにより形成される。このステップ領域４１は、ＳｉＧｅ層の上方のステップを形成するためのプロセスの補助として後に使用される。
【００１６】
図５において、第１のＳｉＮスペーサ５０が、酸化物スペーサ２３上と、ステップ領域４１を規定する領域３０の部分を少なくとも含む浅い凹部領域３０の一部分上に形成される。
【００１７】
図６において、ソース領域６０とドレイン領域６１が注入される。
【００１８】
図７において、第１のＳｉＮスペーサ５０とキャップ２２をマスクとして、（ソース／ドレイン領域６０、６１の露出部分を含む）シリコン本体２０の露出部分が通常のＲＩＥプロセスのようなエッチングプロセスを使用してエッチングされ、これにより、シリコン本体２０にステップ領域７１を有する比較的深い凹部を形成する。このステップ領域７１はＳｉＧｅ層の下方のステップを形成する補助として後のプロセスで使用される。
【００１９】
図８において、第１のＳｉＮスペーサ５０は、ステップ領域４１、７１上にＳｉＧｅ層を形成する準備のために除去される。スペーサ５０はホットＨ３ＰＯ４ウェットエッチングにより除去することができる。
【００２０】
図９において、ＳｉＧｅ層９０は、ソース／ドレイン領域６０、６１及びシリコン本体２０により規定されている凹部のステップ領域４１、７１上にエピタキシャル成長される。したがって、ステップ領域４１、７１の形状により、ＳｉＧｅ層９０は、それ自体が上方のステップ９１と下方のステップ９２を有する形状に形成される。勿論、プロセスに応じて、任意の数のステップを形成することができる。
【００２１】
図１０において、第２のＳｉＮスペーサ１００が、例えば通常のブランケットＲＩＥを使用して、酸化物スペーサ２３とＳｉＧｅ層９０の一部上に形成される。
【００２２】
図１１において、ゲート２１とソース／ドレイン領域６０、６１は、通常のインプランテーションおよびアニールによりドープされ、結果として、ドープされたゲート１１１とドープされた領域１１０が得られる。
【００２３】
図１２において、ニッケルシリサイド層１２０がドープされたゲート１１１と、ドープされた領域１１０上（すなわち、ソース／ドレイン領域６０、６１）に形成される。
【００２４】
ステップを有するＳｉＧｅ埋設層を有するＰＦＥＴを形成するための第２の例示的なプロセスを図１３乃至２２を参照にして説明する。図１３において、シリコン本体１３００は２０乃至３０ｎｍのＰ型の拡散領域１３０５を有し、これは第１のＳｉＮスペーサ１３０４及び／又はポリシリコンゲート１３０１下にエクステンション・インプラントプロセスにより形成される。エクステンション・インプラントプロセスは、第１のＳｉＮスペーサ１３０４から外方向に拡散領域１３０５が拡張するように、例えば３ＫｅＶ、ドーズ１Ｅ１５ｃｍ−２のホウ素フッ化物（ＢＦ２）注入を使用できる。６０ＫｅＶ、ドーズ５Ｅ１３ｃｍ−２、角度３０°の砒素（Ａ）注入のような、ハロー・インプラントプロセスも使用できる。第１のＳｉＮスペーサ１３０４は、ゲート１３０１を囲み、ゲート１３０１はゲート１３０１とＳｉＮスペーサ１３０４とに挟まれた再酸化層１３０６を有している。またＳｉＮキャップ１３０２はゲート１３０１の上部に配置されている。
【００２５】
図１４において、第１のＳｉＮスペーサ１３０４とキャップ１３０２をマスクとして使用し、通常のＳｉ  ＲＩＥプロセスのようなエッチングプロセスを用いて、拡散領域１３０５中にステップ領域１４０１を有する浅い凹部をエッチングにより形成する。このステップ領域１４０１はＳｉＧｅ層の上方のステップを形成するため、後のプロセスで使用される。
【００２６】
図１５において、酸化物スペーサ１５０１が第１のＳｉＮスペーサ１３０４上と、ステップ領域１４０１を規定する領域１３０５の部分を少なくとも含む浅い凹部のＰ型拡散領域１３０５の一部分上とに形成される。酸化物スペーサ１５０１は厚さ約３０ｎｍであり、酸化物の堆積と、それに続くブラケットＲＩＥにより形成される。
【００２７】
図１６において、ソース領域およびドレイン領域１３０５が注入される。この例において、ＢＦ２の注入は、約２０ＫｅＶ、１×１０１５ｃｍ−２が適用される。注入されていないシリコン１３００の薄い層が、ソース及びドレイン領域１３０５下に残る。この薄い層は例えば厚さ約１０ｎｍである。
【００２８】
図１７において、酸化物スペーサ１５０１とキャップ１３０２をマスクとして使用し、（ソース／ドレイン領域１３０５の露出部分を含む）シリコン本体１３００の露出された部分が通常のＲＩＥプロセスのようなエッチングプロセスによりエッチングされ、これにより、シリコン本体１３００中にステップ領域１７０１を有する比較的深い凹部が形成される。このステップ領域１７０１はＳｉＧｅ層の下方のステップを形成するため、後のプロセスで使用される。シリコン本体１３００は残りのシリコンの薄い層（例えば約１０ｎｍ）を残すようにエッチングされる。
【００２９】
図１８において、酸化物スペーサ１５０１はステップ領域１４０１、１７０１上にＳｉＧｅ層を形成する準備のために（例えば希釈されたＨＦのウェットエッチングを使用して）除去される。
【００３０】
図１９において、ホウ素がドープされたＳｉＧｅが、凹部のステップ領域１４０１、１７０１上のその位置にエピタキシャル成長され、結果として、厚さ約６０乃至７０ｎｍのＳｉＧｅ層１９０１が得られる。ＳｉＧｅ中のホウ素はシリコン本体１３００中に拡散され、その後、Ｐ型拡散層１３０５がＢＯＸ（図示せず）へ向かって下方向に広がる。したがって、ステップ領域１４０１、１７０１の形状により、ＳｉＧｅ層１９０１それ自体は、上方のステップ１９０２と下方のステップ１９０３を有する形状に形成される。勿論、プロセスに応じて、任意の数のステップを形成することができる。
【００３１】
図２０において、第１のＳｉＮスペーサ１３０４とＳｉＮキャップ１３０２はポリシリコンゲート１３０１の上部を露出するために（例えばホットＨ３ＰＯ４により）除去される。
【００３２】
図２１において、第２のＳｉＮスペーサ２１０１が、例えば通常のブラケットＲＩＥを使用して、再酸化層１３０６と、ＳｉＧｅ層１９０１の一部の上に形成され、ゲート１３０１をソース／ドレイン領域１３０５から分離する。
【００３３】
図２２において、ニッケルシリサイド２２０１が、ゲート１３０１と、再酸化層１３０６と、ソース／ドレイン領域１３０５との上に形成され、その後、シリサイド化  アニールが行われる。残りの未反応のニッケルは、例えばウェットエッチングにより除去される。
【００３４】
以上のように、必然的にＰＦＥＴチャネル特性を実質的に劣化することなしにＰＦＥＴのチャネルに実質的な圧縮応力を与えることを可能にする新しい構造と、このような構造を製造するための方法を説明した。
【図面の簡単な説明】
【００３５】
【図１】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態の側面図。
【図２】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図３】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図４】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図５】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図６】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図７】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図８】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図９】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図１０】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図１１】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図１２】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図１３】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１４】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１５】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１６】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１７】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１８】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１９】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図２０】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図２１】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図２２】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図２３】従来のＳｉＧｅ構造の説明図。
【図１】
2006303501.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006303501.tif 000007
【図７】
2006303501.tif 000008
【図８】
2006303501.tif 000009
【図９】
2006303501.tif 000010
【図１０】
2006303501.tif 000011
【図１１】
2006303501.tif 000012
【図１２】
2006303501.tif 000013
【図１３】
2006303501.tif 000014
【図１４】
2006303501.tif 000015
【図１５】
2006303501.tif 000016
【図１６】
2006303501.tif 000017
【図１７】
2006303501.tif 000018
【図１８】
2006303501.tif 000019
【図１９】
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【図２０】
2006303501.tif 000021
【図２１】
2006303501.tif 000022
【図２２】
2006303501.tif 000023
【図２３】
2006303501.tif 000024
【手続補正書】
【提出日】平成18年6月28日(2006.6.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＰＦＥＴを有する半導体装置において、
ＰＦＥＴチャネルを有するシリコン本体と、
前記チャネルの第１の側面に配置され、前記チャネルに面した多段の境界を有する第１のＳｉＧｅ層部と、
前記チャネルの反対側の第２の側面に配置され、前記チャネルに面した多段の境界を有する第２のＳｉＧｅ層部と
を具備する半導体装置。
【請求項２】
前記シリコン本体は前記第１及び第２の側面のそれぞれ上に多段の境界を有し、前記第１及び第２の各ＳｉＧｅ層部の前記多段の境界は前記シリコン本体の前記多段の境界上に直接配置されている請求項１記載の半導体装置。
【請求項３】
前記ＰＦＥＴは、前記シリコン本体に配置され、側壁を有するゲートをさらに含み、前記第１及び第２のＳｉＧｅ層部のそれぞれの前記多段の境界は、
互いに実質的に平行な第１の側面境界及び第２の側面境界と、
互いに実質的に平行な第１の下部境界及び第２の下部境界とを含み、
前記第１の側面境界は前記第２の側面境界よりもチャネルに近接し、
前記第１の下部境界は前記第２の下部境界よりもゲートに近接されている
請求項１記載の半導体装置。
【請求項４】
前記ゲートの前記第１の側面上の前記シリコン本体上に配置された第１の酸化物スペーサと、前記ゲートの前記第２の側面上の前記シリコン本体上に配置された第２の酸化物スペーサとをさらに含み、前記第１および第２のＳｉＧｅ層部の前記第１の側面境界は、実質的に前記第１又は第２の酸化物スペーサの外部境界とそれぞれ整列している請求項３記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の特徴は、ＰＦＥＴ中に埋設されたＳｉＧｅの使用に関し、特に圧縮チャネル応力を増加させるため、ＰＦＥＴのチャネルからスムースなテーパーか段階的な手法で埋設されたＳｉＧｅ層を形成することに関する。
【背景技術】
【０００２】
従来から認識されているように、埋設されたシリコンゲルマニウム（ＳｉＧｅ）技術は、シリコンの高性能Ｐ型電界効果トランジスタ（ＰＦＥＴ）を製造するための有望な技術となっている。特に、ＰＦＥＴのチャネルに隣接するシリコン基板中にＳｉＧｅを埋設した場合、チャネルに圧縮応力が生じ、それによってホールの移動度が増加し、ＰＦＥＴの性能を高めることができる。この圧縮応力特性は例えば非特許文献１で議論されている。
【０００３】
実質的に上記参考文献から引用した図２３を参照すると、通常、チャネル応力はチャネルからＳｉＧｅ層までの相対距離に関連することが認められる。具体的には、図２３の（ａ）部は、ソース／ドレイン（ＳＤ）領域の範囲でチャネル方向にのみ延在する深さ３０ｎｍのＳｉＧｅ層を示している。（ｃ）部は同じくチャネル方向に延在する深さ３０ｎｍのＳｉＧｅ層を示しているが、この図ではさらにドレインエクステンション（ＤＥ）領域まで（したがってチャネルにさらに近づいて）延在している。（ｂ）部のグラフにおいて見られるように、チャネルの中心（距離＝０）での応力は、（ａ）部の構造において約２５０ＭＰａであり、（ｃ）部の構造においてチャネルの中心の応力は、約９００ＭＰａである。したがって、チャネル応力はチャネルの近くにＳｉＧｅ層を形成するほど増加されることが分かる。
【非特許文献１】（“35% Drive Current Improvement From Recessed-SiGe Drain Extensions on 37nm Gate Length PMOS”、P. R. Chidambaram等、2004 Symposium on VLSI Technology, Digest of Technical Papers、48乃至49頁）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＰＦＥＴにおける圧縮チャネル応力は、チャネルにおけるホールの移動度を増加するために有効であり、チャネル応力をより増加できることが望ましい。しかしながら、克服すべき多くの問題において、そのような最良の結果を試みることが、以下に議論される。したがって、エクステンション接合特性を劣化させることなく、チャネル応力を増加する新技術を開発する必要がある。
【課題を解決するための手段】
【０００５】
本発明の特徴は、上記複数の課題を解決する。例えば本発明の特徴は、ＳｉＧｅ層の浅い部分がＰＦＥＴチャネルに近く、ＳｉＧｅ層の深い部分がＰＦＥＴチャネルから離れて埋設されたＳｉＧｅ層を有するＰＦＥＴを形成することである。したがって、ＳｉＧｅ層はテーパーとされたチャネルと対向する側に境界を有している。このような構造によって、ＰＦＥＴチャネルは必ずしも実質的にエクステンション接合特性を劣化せずに、大きな圧縮応力を受けることができる。
【０００６】
さらに、本発明の特徴は複数のステップ（段）としてのテーパーとされたＳｉＧｅ境界を形成することにある。例えば２、３又はそれ以上のステップが形成される。これらの特徴はテーパーとされたＳｉＧｅ境界を構成する実際的な方法を与える。
【０００７】
本発明のこれら及びその他の特徴は、以下の例示的な実施形態の詳細な説明を考慮することによって、明らかとなる。
【発明を実施するための最良の形態】
【０００８】
添付図面を考慮した以下の説明を参照することにより、本発明のより完全な理解及びその利点が理解されるであろう。図面における同様の参照符号は同様の特徴を示している。
【０００９】
図１において、ステップ状に埋設されたステップ埋め込みＳｉＧｅ構造を有するＰＦＥＴデバイス１が示されている。特に、デバイス部分１は、ポリシリコンＰＦＥＴゲート１１がその上に形成されるシリコン本体１０を含んでいる。シリコン本体１０はソース／ドレイン領域３と、ゲート１１の下でソース／ドレイン領域３のほぼ間にあるチャネル領域２（図１に示す垂直の破線のほぼ間に存在する）とを有している。ゲート１１の上部は酸化物層１２で覆われている。ゲート１１はその両側の側面を酸化物スペーサ１３によって囲まれている。さらに、ＳｉＧｅ層１４は、ゲート１１とチャネル２の両側でソース／ドレイン領域の上方のシリコン本体１０上に形成されている。シリコン本体１０とＳｉＧｅ層１４は、両側のそれぞれにおいてＳｉＧｅ層１４が２つのステップ１５と１６を有するように成形されている。ステップ１５はステップ１６と比較して比較的浅いレベルで形成されている。さらに、ステップ１５はステップ１６と比較してゲート１１の横方向に近く形成されている。したがって、ＰＦＥＴ１は、両側のそれぞれに浅く近いステップ１５と深く遠いステップ１６を有しているものと考えられる。ＳｉＧｅ層１４が堆積されているシリコン本体１０の表面は、ＳｉＧｅ層１４のステップ１５、１６と互いに一致するように成形されている。
【００１０】
シリコン本体１０とＳｉＧｅ層１４との境界をさらに具体的に示すと、第１及び第２のステップ１５、１６のそれぞれは、ゲート１１の側壁のそれぞれに実質的に平行で実質的に平坦な境界１７、１９を有している。しかし、ステップ１５の側面境界１７は、ステップ１６の側面境界１９よりもゲート１１及び／又はチャネル２の近くに位置している。例えば側面境界１７は、最も近い酸化物スペーサ１３の外部エッジにほぼ整列され、一方、境界１９の側面は距離Ｌ＞０だけ、例えば約Ｌ＝４０ｎｍ又は、例えば４０乃至６０ｎｍの範囲内で最も近い酸化物スペーサ１３の外部エッジから横方向に離間されている。さらに、ステップ１５は、ステップ１６の実質的に平坦な下部境界５と実質的に平行で、それよりも浅い実質的に平坦な下部境界１８を有している。４つの境界／表面の構造を要約すると、図１に示すように、下部境界１８は側面境界１７から（例えば約９０度のような）ある角度で延在し、側面境界１９は下部境界１８から（例えば約９０度のような）ある角度で延在し、少なくとも下部境界１８によって側面境界１７から離間され、下部境界５は側面境界１９から（例えば約９０度のような）ある角度で延在し、少なくとも側面境界１９によって側面境界１７と下部境界１８から離間されている。例示的な実施形態において、ステップ１５の下部境界１８は、約Ｄ１＝２０ｎｍ又は例えば１５乃至２５ｎｍの範囲内でゲート１１の下部から測定された深さを有し、ステップ１６の下部境界５は、Ｄ２＝５０乃至６０ｎｍの範囲内でゲート１１の下部から測定された深さを有している。通常、深さＤ１は深さＤ２の約４０％である。前記寸法は単なる例示であり、ＳｉＧｅ層１４の特定の寸法はＰＦＥＴ１の所望の特性に依存する。
【００１１】
チャネル応力は、ＳｉＧｅ層がチャネルに近接し、ＳｉＧｅ層が深くなる程増加することが知られている。このため、チャネル応力は深く近いＳｉＧｅ層を単に形成することにより増加させることができることが結論である。残念ながら、そのような構造はエクステンション接合ジャンクションリーク電流を著しく劣化させ、ＳｉＧｅエピタキシャル層の結晶欠陥が増加する。しかし、図１に示す特別なＳｉＧｅ構造により、必ずしもこれらの拡張接合及び結晶欠陥の問題なく、圧縮チャネル応力を増加できる。これはＳｉＧｅ層１４の下部が上部よりもＰＦＥＴチャネルから離れているためである。換言すると、図示されたＳｉＧｅ構造は２つの最良の大事なこと、即ちＳｉＧｅが浅いレベルでゲート１１及び／又はチャネル２に近いこと、及びＳｉＧｅが深いレベルでゲート１１及び／又はチャネル２から離れていることを可能としている。
【００１２】
２つのステップ１５、１６を示しているが、２以上のステップを使用してもよい。例えば３、４又はそれ以上のステップを形成してもよく、各ステップが先のステップよりもシリコン本体１０中へさらに深く位置し、ゲート１１及び／又はチャネル２からさらに離れていてもよい。図１及びここでの種々の他の図面は、先鋭な直角の境界を有する理想的なステップのセットを示しているが、実際に使用されるステップ１５、１６は丸みをつけてもよい。さらに、ここで記載した種々の例示的な実施形態は、ディスクリートなステップを含んでいるが、ＳｉＧｅ層１４は代わりに（又は付加的に）鋭い角度のない簡単又は複雑な湾曲した境界を有してスムースなテーパー状に形成されてもよい。さらに、ディスクリートなステップが使用される場合、ステップの側面及び下部境界の相互は、約９０度のような任意の角度、又はその他の角度でもよい。ステップが設けられた境界及び／又は比較的スムースで湾曲された境界が形成されているか否かにかかわりなく、重要なことはＳｉＧｅ層１４が浅い位置でＰＦＥＴチャネルに近接した境界を有し、深い位置でＰＦＥＴチャネルから離間するように形成されることである。
【００１３】
ステップを有するＳｉＧｅ埋設層を有するＰＦＥＴを形成するための第１の例に係るプロセスについて、図２乃至１２を参照して説明する。図２において、シリコン・オン・絶縁体（ＳＯＩ）ウェハは、シリコン本体２０と、シリコン本体２０の下に埋設された酸化物（ＢＯＸ）層（図示せず）と、ＢＯＸ層の下の基板（図示せず）を有している。シリコン本体２０は、例えば５０乃至７０ｎｍの膜厚であり、ＢＯＸ層は例えば約１５０ｎｍの膜厚であってもよい。ポリシリコンＰＦＥＴゲート２１は、通常の方法でシリコン本体２０上に形成され、ゲート２１の上部は例えば厚さ約５０ｎｍの酸化物層２２で覆われている。ゲート２１は、例えば約１００ｎｍだけシリコン本体２０から突出している。ゲート２１の側壁を再酸化した後、ゲート２１は酸化物スペーサ２３により側面が囲まれる。酸化物スペーサ２３は例えば幅約１０ｎｍであってもよい。
【００１４】
図３において、ハロー・インプラントプロセスがＮ型の拡散領域（図示せず）の形成に使用され、エクステンション・インプラントプロセスが酸化物スペーサ２３及び／又はゲート２１の下のＰ型の拡散領域３０の形成に使用される。
【００１５】
図４において、酸化物スペーサ２３とキャップ２２をマスクとして使用し、通常の反応性イオンエッチング（ＲＩＥ）プロセスのようなエッチングプロセスを用いて、領域３０中にステップ領域４１を有する浅い凹部がエッチングにより形成される。このステップ領域４１は、ＳｉＧｅ層の上方のステップを形成するためのプロセスの補助として後に使用される。
【００１６】
図５において、第１のＳｉＮスペーサ５０が、酸化物スペーサ２３上と、ステップ領域４１を規定する領域３０の部分を少なくとも含む浅い凹部領域３０の一部分上に形成される。
【００１７】
図６において、ソース領域６０とドレイン領域６１が注入される。
【００１８】
図７において、第１のＳｉＮスペーサ５０とキャップ２２をマスクとして、（ソース／ドレイン領域６０、６１の露出部分を含む）シリコン本体２０の露出部分が通常のＲＩＥプロセスのようなエッチングプロセスを使用してエッチングされ、これにより、シリコン本体２０にステップ領域７１を有する比較的深い凹部を形成する。このステップ領域７１はＳｉＧｅ層の下方のステップを形成する補助として後のプロセスで使用される。
【００１９】
図８において、第１のＳｉＮスペーサ５０は、ステップ領域４１、７１上にＳｉＧｅ層を形成する準備のために除去される。スペーサ５０はホットＨ３ＰＯ４ウェットエッチングにより除去することができる。
【００２０】
図９において、ＳｉＧｅ層９０は、ソース／ドレイン領域６０、６１及びシリコン本体２０により規定されている凹部のステップ領域４１、７１上にエピタキシャル成長される。したがって、ステップ領域４１、７１の形状により、ＳｉＧｅ層９０は、それ自体が上方のステップ９１と下方のステップ９２を有する形状に形成される。勿論、プロセスに応じて、任意の数のステップを形成することができる。
【００２１】
図１０において、第２のＳｉＮスペーサ１００が、例えば通常のブランケットＲＩＥを使用して、酸化物スペーサ２３とＳｉＧｅ層９０の一部上に形成される。
【００２２】
図１１において、ゲート２１とソース／ドレイン領域６０、６１は、通常のインプランテーションおよびアニールによりドープされ、結果として、ドープされたゲート１１１とドープされた領域１１０が得られる。
【００２３】
図１２において、ニッケルシリサイド層１２０がドープされたゲート１１１と、ドープされた領域１１０上（すなわち、ソース／ドレイン領域６０、６１）に形成される。
【００２４】
ステップを有するＳｉＧｅ埋設層を有するＰＦＥＴを形成するための第２の例示的なプロセスを図１３乃至２２を参照にして説明する。図１３において、シリコン本体１３００は２０乃至３０ｎｍのＰ型の拡散領域１３０５を有し、これは第１のＳｉＮスペーサ１３０４及び／又はポリシリコンゲート１３０１下にエクステンション・インプラントプロセスにより形成される。エクステンション・インプラントプロセスは、第１のＳｉＮスペーサ１３０４から外方向に拡散領域１３０５が拡張するように、例えば３ＫｅＶ、ドーズ１Ｅ１５ｃｍ−２のホウ素フッ化物（ＢＦ２）注入を使用できる。６０ＫｅＶ、ドーズ５Ｅ１３ｃｍ−２、角度３０°の砒素（Ａ）注入のような、ハロー・インプラントプロセスも使用できる。第１のＳｉＮスペーサ１３０４は、ゲート１３０１を囲み、ゲート１３０１はゲート１３０１とＳｉＮスペーサ１３０４とに挟まれた再酸化層１３０６を有している。またＳｉＮキャップ１３０２はゲート１３０１の上部に配置されている。
【００２５】
図１４において、第１のＳｉＮスペーサ１３０４とキャップ１３０２をマスクとして使用し、通常のＳｉ  ＲＩＥプロセスのようなエッチングプロセスを用いて、拡散領域１３０５中にステップ領域１４０１を有する浅い凹部をエッチングにより形成する。このステップ領域１４０１はＳｉＧｅ層の上方のステップを形成するため、後のプロセスで使用される。
【００２６】
図１５において、酸化物スペーサ１５０１が第１のＳｉＮスペーサ１３０４上と、ステップ領域１４０１を規定する領域１３０５の部分を少なくとも含む浅い凹部のＰ型拡散領域１３０５の一部分上とに形成される。酸化物スペーサ１５０１は厚さ約３０ｎｍであり、酸化物の堆積と、それに続くブラケットＲＩＥにより形成される。
【００２７】
図１６において、ソース領域およびドレイン領域１３０５が注入される。この例において、ＢＦ２の注入は、約２０ＫｅＶ、１×１０１５ｃｍ−２が適用される。注入されていないシリコン１３００の薄い層が、ソース及びドレイン領域１３０５下に残る。この薄い層は例えば厚さ約１０ｎｍである。
【００２８】
図１７において、酸化物スペーサ１５０１とキャップ１３０２をマスクとして使用し、（ソース／ドレイン領域１３０５の露出部分を含む）シリコン本体１３００の露出された部分が通常のＲＩＥプロセスのようなエッチングプロセスによりエッチングされ、これにより、シリコン本体１３００中にステップ領域１７０１を有する比較的深い凹部が形成される。このステップ領域１７０１はＳｉＧｅ層の下方のステップを形成するため、後のプロセスで使用される。シリコン本体１３００は残りのシリコンの薄い層（例えば約１０ｎｍ）を残すようにエッチングされる。
【００２９】
図１８において、酸化物スペーサ１５０１はステップ領域１４０１、１７０１上にＳｉＧｅ層を形成する準備のために（例えば希釈されたＨＦのウェットエッチングを使用して）除去される。
【００３０】
図１９において、ホウ素がドープされたＳｉＧｅが、凹部のステップ領域１４０１、１７０１上のその位置にエピタキシャル成長され、結果として、厚さ約６０乃至７０ｎｍのＳｉＧｅ層１９０１が得られる。ＳｉＧｅ中のホウ素はシリコン本体１３００中に拡散され、その後、Ｐ型拡散層１３０５がＢＯＸ（図示せず）へ向かって下方向に広がる。したがって、ステップ領域１４０１、１７０１の形状により、ＳｉＧｅ層１９０１それ自体は、上方のステップ１９０２と下方のステップ１９０３を有する形状に形成される。勿論、プロセスに応じて、任意の数のステップを形成することができる。
【００３１】
図２０において、第１のＳｉＮスペーサ１３０４とＳｉＮキャップ１３０２はポリシリコンゲート１３０１の上部を露出するために（例えばホットＨ３ＰＯ４により）除去される。
【００３２】
図２１において、第２のＳｉＮスペーサ２１０１が、例えば通常のブラケットＲＩＥを使用して、再酸化層１３０６と、ＳｉＧｅ層１９０１の一部の上に形成され、ゲート１３０１をソース／ドレイン領域１３０５から分離する。
【００３３】
図２２において、ニッケルシリサイド２２０１が、ゲート１３０１と、再酸化層１３０６と、ソース／ドレイン領域１３０５との上に形成され、その後、シリサイド化  アニールが行われる。残りの未反応のニッケルは、例えばウェットエッチングにより除去される。
【００３４】
以上のように、必然的にＰＦＥＴチャネル特性を実質的に劣化することなしにＰＦＥＴのチャネルに実質的な圧縮応力を与えることを可能にする新しい構造と、このような構造を製造するための方法を説明した。
【００３５】
尚、請求項の記載に関連して本発明はさらに次の態様をとり得る。
（５）  ＰＦＥＴを有する半導体装置であって、
ゲートと、
前記ゲートが配置され、前記ゲートの２つの対向する側面上に、
第１の表面と、
前記第１の表面から角度を成して延在する第２の表面と、
前記第２の表面から角度を成して延在し、少なくとも前記第２の表面だけ前記第１の表面から離れた第３の表面と、
前記第３の表面から角度を成して延在し、少なくとも前記第３の表面だけ前記第１及び第２の表面から離れた第４の表面とを有するシリコン本体と、
前記ゲートの２つの対向する側面上の前記シリコン本体の前記第１、第２、第３、第４の表面上に配置されたＳｉＧｅ層と
を具備する半導体装置。
（６）  前記ゲートは側壁を有し、前記２つの対向する両側面上の前記第１及び第３の表面は前記ゲートの前記側壁に実質的に平行である（５）記載の半導体装置。
（７）  前記ＰＦＥＴは、前記ゲートの前記側壁上に酸化物スペーサをさらに含み、前記２つの対向する側面上の前記第１の表面は、酸化物スペーサのそれぞれ１つの外部境界と実質的に整列している（６）記載の半導体装置。
（８）  前記第１及び第３の表面は、互いに実質的に平行であり、前記第２及び第４の表面は、互いに実質的に平行である（５）記載の半導体装置。
（９）  前記第２及び第４の表面は、実質的に平坦である（５）記載の半導体装置。
（１０）  前記ＳｉＧｅ層は、前記第１、第２、第３、第４の表面上に直接配置されている（５）記載の半導体装置。
（１１）  シリコン本体を設け、
前記シリコン本体上にゲートを形成し、
前記ゲートの２つの対向する各側面上に多段の境界を有するように前記シリコン本体の一部分を除去し、
前記ゲートの前記２つの対向する側面上の前記シリコン本体の前記多段の境界上にＳｉＧｅ層を形成する半導体装置の製造方法。
（１２）  前記ゲートはその２つの対向する前記側面に側壁を有し、前記製造方法は、前記シリコン本体と前記ゲートの前記側壁上に配置される第１のスペーサを形成する工程をさらに含み、前記除去する工程は、少なくとも前記第１のスペーサをマスクとして使用して、前記シリコン本体をエッチングすることを含む（１１）記載の方法。
（１３）  前記第１のスペーサは酸化物層である（１２）記載の方法。
（１４）  前記シリコン本体と前記第１のスペーサのそれぞれ上に配置された第２のスペーサを形成する工程をさらに含み、前記除去する工程は、少なくとも前記第２のスペーサをマスクとして使用し、前記シリコン本体をエッチングする工程をさらに含む（１２）記載の方法。
（１５）  少なくとも前記第２のスペーサをマスクとして使用し、前記シリコン本体をエッチングする前に、前記ゲートの２つの対向する前記側面にソース／ドレイン領域を導入する工程をさらに含む（１４）記載の方法。
（１６）  前記第２のスペーサは、ＳｉＮ層である（１４）記載の方法。
（１７）  前記第２のスペーサを除去する工程をさらに含む（１４）記載の方法。
（１８）  前記ＳｉＧｅ層を形成する工程は、前記第２のスペーサが前に占有した前記シリコン本体の表面部分上に前記ＳｉＧｅ層を形成する工程をさらに含む（１７）記載の方法。
（１９）  半導体装置の製造方法であって、
シリコン本体を設け、
前記シリコン本体上にゲートを形成し、
前記シリコン本体が前記ゲートの２つの対向する側面のそれぞれ上に、
第１の表面と、
前記第１の表面から角度を成して延在する第２の表面と、
前記第２の表面から角度を成して延在し、少なくとも前記第２の表面だけ前記第１の表面から離れた第３の表面と、
前記第３の表面から角度を成して延在し、少なくとも前記第３の表面だけ前記第１及び第２の表面から離れた第４の表面とを有するように前記シリコン本体の一部を除去し、
前記ゲートの２つの対向する前記側面のそれぞれ上の前記シリコン本体の第１、第２、第３、第４の表面上にＳｉＧｅ層を形成する工程を含む半導体装置の製造方法。
（２０）  前記ゲートは、その２つの対向する前記側面に側壁を有し、前記製造方法は、
前記ゲートの前記第２の表面と前記各側壁上に配置された第１のスペーサを形成し、前記除去する工程は少なくとも前記第１のスペーサをマスクとして使用し、前記シリコン本体をエッチングして、前記第１及び第２の表面を形成し、
前記ゲートの前記第２の表面と前記第１の各スペーサ上に配置された第２のスペーサを形成し、前記除去する工程は少なくとも前記第２のスペーサをマスクとして使用し、前記シリコン本体をエッチングして、前記第３及び第４の表面を形成する工程をさらに含む（１９）記載の方法。
【図面の簡単な説明】
【００３６】
【図１】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態の側面図。
【図２】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図３】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図４】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図５】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図６】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図７】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図８】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図９】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図１０】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図１１】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図１２】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の例示的な実施形態を製造するためのプロセスにおける種々の工程中の構造の側面図。
【図１３】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１４】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１５】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１６】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１７】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１８】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図１９】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図２０】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図２１】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図２２】本発明の少なくとも１つの特徴によるステップが埋設されたＳｉＧｅ構造の別の例示的な実施形態を製造するためのプロセスにおける種々の工程中の別の構造の側面図。
【図２３】従来のＳｉＧｅ構造の説明図。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2006303501.tif 000025
【外国語明細書】
2006303501000001.pdf