(57)【要約】【課題】ＬＳＩから制御可能な汎用ポートの“Ｈ”レベルのレベルが、トランスミッションゲートの“Ｈ”レベルを認識する最小許容値を満足しない可能性が発生し、水晶振動子の発振安定に時間かかる。【解決手段】電源起動時はＮＰＮトランジスタＱＮ１を遮断状態にして、第１のトランスミッションゲートＧ１を導通状態に、第２のトランスミッションゲートＧ２を遮断状態にし、電源電圧ＶＤＤを第１のトランスミッションゲートＧ１を介して電圧制御発振回路１００の制御入力端子ｎ３に印加する。水晶振動子Ｘの発振安定後は汎用端子１２への制御信号によりＮＰＮトランジスタＱＮ１を導通状態に切り替えることを通じて第１のトランスミッションゲートを遮断状態に、第２のトランスミッションゲートを導通状態に切り替え、電圧制御端子１１の電圧を第２のトランスミッションゲートＧ２を介して電圧制御発振回路の制御入力端子に印加する。【選択図】図１
2006295362.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振回路の制御入力端子と電源端子との間に挿入された第１のトランスミッションゲートと、
前記電圧制御発振回路の制御入力端子と電圧制御端子との間に挿入された第２のトランスミッションゲートと、
前記電源端子と前記第１のトランスミッションゲートとの接続点と接地端子との間に挿入され、外部制御の汎用端子に印加の制御信号で制御される印加電圧切替用のＮＰＮトランジスタとを備え、
前記ＮＰＮトランジスタのコレクタが前記第１のトランスミッションゲートのＮＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＰＭＯＳトランジスタのゲートに接続され、さらに、インバータを介して前記第１のトランスミッションゲートのＰＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＮＭＯＳトランジスタのゲートに接続され、
電源起動時は前記ＮＰＮトランジスタを遮断状態にすることにより、前記第１のトランスミッションゲートを導通状態に、前記第２のトランスミッションゲートを遮断状態にして、前記電源端子の電源電圧を導通状態の前記第１のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加し、
前記電圧制御発振回路の発振安定後は前記汎用端子への制御信号により前記ＮＰＮトランジスタを導通状態に切り替えることを通じて前記第１のトランスミッションゲートを遮断状態に、前記第２のトランスミッションゲートを導通状態に切り替え、前記電圧制御端子の電圧を導通状態の前記第２のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加するように構成されている電圧制御発振回路用の印加電圧制御回路。
【請求項２】
電圧制御発振回路の制御入力端子に一端が接続された第１のトランスミッションゲートと、
前記第１のトランスミッションゲートの他端と電源端子との間に挿入されたＰＮＰトランジスタと、
前記電圧制御発振回路の制御入力端子と電圧制御端子との間に挿入された第２のトランスミッションゲートと、
前記電源端子と前記ＰＮＰトランジスタの接続点と接地端子との間に挿入され、外部制御の汎用端子に印加の制御信号で制御される第１のＮＰＮトランジスタと、
ベースが前記第１のＮＰＮトランジスタのコレクタに接続され、コレクタが前記ＰＮＰトランジスタのベースに接続され、エミッタが接地された第２のＮＰＮトランジスタとを備え、
前記第２のＮＰＮトランジスタのコレクタが前記第１のトランスミッションゲートのＰＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＮＭＯＳトランジスタのゲートに接続され、さらに、インバータを介して前記第１のトランスミッションゲートのＮＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＰＭＯＳトランジスタのゲートに接続され、
電源起動時は前記第１のＮＰＮトランジスタを遮断状態にし、前記第２のＮＰＮトランジスタを導通状態にし、前記ＰＮＰトランジスタを導通状態にすることにより、前記第１のトランスミッションゲートを導通状態に、前記第２のトランスミッションゲートを遮断状態にして、前記電源端子の電源電圧を導通状態の前記ＰＮＰトランジスタおよび前記第１のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加し、
前記電圧制御発振回路の発振安定後は前記汎用端子への制御信号により前記第１のＮＰＮトランジスタを導通状態に切り替えることを通じて前記第１のトランスミッションゲートを遮断状態に、前記第２のトランスミッションゲートを導通状態に切り替え、前記電圧制御端子の電圧を導通状態の前記第２のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加するように構成されている電圧制御発振回路用の印加電圧制御回路。
【請求項３】
電圧制御発振回路の制御入力端子と電源端子との間に挿入された第１のトランスミッションゲートと、
前記電圧制御発振回路の制御入力端子と電圧制御端子との間に挿入された第２のトランスミッションゲートと、
外部制御の汎用端子と前記電圧制御発振回路の制御入力端子との接続ラインに接続されたプルアップ抵抗とを備え、
外部制御の汎用端子が前記第１のトランスミッションゲートのＰＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＮＭＯＳトランジスタのゲートに接続され、さらに、インバータを介して前記第１のトランスミッションゲートのＮＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＰＭＯＳトランジスタのゲートに接続され、
電源起動時は前記汎用端子に“Ｌ”レベルを印加することにより、前記第１のトランスミッションゲートを導通状態に、前記第２のトランスミッションゲートを遮断状態にして、前記電源端子の電源電圧を導通状態の前記第１のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加し、
前記電圧制御発振回路の発振安定後は前記汎用端子への制御信号を切り替えることを通じて前記第１のトランスミッションゲートを遮断状態に、前記第２のトランスミッションゲートを導通状態に切り替え、前記電圧制御端子の電圧を導通状態の前記第２のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加するように構成されている電圧制御発振回路用の印加電圧制御回路。
【請求項４】
電圧制御発振回路の制御入力端子に接続される外部制御の汎用端子と、
前記汎用端子と前記電圧制御発振回路の制御入力端子との接続ラインと電源電圧が印加される電源電圧端子との間に挿入された充放電用のコンデンサと抵抗との直列回路とを備えた電圧制御発振回路用の印加電圧制御回路。
【請求項５】
電圧制御発振回路の制御入力端子に接続される外部制御の汎用端子と、
前記汎用端子と前記電圧制御発振回路の制御入力端子との接続ラインと電源電圧が印加される電源電圧端子との間に挿入された充放電用のコンデンサと抵抗とスイッチング素子との直列回路と、
前記電圧制御発振回路における発振クロックのエッジを検出し、その検出信号に基づいて前記スイッチング素子を制御するエッジ検出回路とを備えた電圧制御発振回路用の印加電圧制御回路。
【請求項６】
前記各トランジスタの導電型を反対にし、制御のための電圧の論理を反対にしている請求項１から請求項４までのいずれかに記載の電圧制御発振回路用の印加電圧制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振回路（ＶＣＯ）用の印加電圧制御回路に関するものである。
【背景技術】
【０００２】
図１０に示す従来の電圧制御発振回路１００は、２つの端子ｎ１，ｎ２間に接続された水晶振動子Ｘと、端子ｎ１とグラウンドＧＮＤとの間に直列接続されたキャパシタＣ１およびバリキャップ（電圧可変容量ダイオード）ＶＣ１と、端子ｎ２とグラウンドＧＮＤとの間に直列接続されたキャパシタＣ２およびバリキャップＶＣ２と、キャパシタＣ１およびバリキャップＶＣ１の接続点とキャパシタＣ２およびバリキャップＶＣ２の接続点との間に直列接続された抵抗素子Ｒ１，Ｒ２と、抵抗素子Ｒ１，Ｒ２の接続点に接続された制御入力端子ｎ３とを備えている。制御入力端子ｎ３には制御信号の電圧レベルＶｃが印加される。また、端子ｎ１，ｎ２間に直列接続された抵抗素子Ｒ３，Ｒ４と、入力側が端子ｎ１に接続されるとともに出力側が抵抗素子Ｒ３，Ｒ４の接続点に接続されたインバータＩｎ１と、そのインバータＩｎ１の出力側に直列接続されたインバータＩｎ２，Ｉｎ３と、インバータＩｎ３の出力側に接続された出力端子ｎ４とを備えている。
【０００３】
電圧制御発振回路１００に電源が投入されると、制御入力端子ｎ３に制御信号の電圧レベルＶｃが印加される。この電圧レベルＶｃは抵抗素子Ｒ１，Ｒ２を経由してバリキャップＶＣ１，ＶＣ２に印加される。そして、電圧レベルＶｃに応じてバリキャップＶＣ１，ＶＣ２の容量値が変化し、水晶振動子Ｘに固有の共振による発振周波数が所定範囲内で変化する。このようにして、制御信号の電圧レベルＶｃに応じた発振周波数の信号がインバータＩｎ１から出力され、インバータＩｎ２，Ｉｎ３を経由して波形整形され、増幅されて出力端子ｎ４から外部に出力される。
【０００４】
上述した電圧制御発振回路１００では、制御入力端子ｎ３に印加される制御信号の電圧レベルＶｃが比較的小さい場合、バリキャップＶＣ１，ＶＣ２の容量値は比較的大きくなる。そして、その結果として、発振起動に長い時間を必要とする。
【０００５】
これに対して、電源起動時に通常発振時における制御信号の電圧レベルよりも発振を安定させることができる開始電圧を与え、発振安定後に通常の電圧制御端子からの制御へ切り替える方法が知られている（例えば、特許文献１参照）。
【０００６】
つまり、図１１に示すように、電圧制御発振回路用の印加電圧制御回路７０を構成する。電源起動時に、発振起動認識回路７１は、電圧制御発振回路１００の発振を検出するまでは制御信号ＳＴとして“Ｌ”レベルを出力する。このとき、トランスミッションゲートＧ３のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは遮断状態であり、トランスミッションゲートＧ３は遮断状態となっている。制御信号ＳＴが“Ｌ”レベルであることから、ＰＭＯＳトランジスタＰ４が導通状態となり、電源電圧ＶＤＤが電圧制御発振回路１００の制御入力端子ｎ３に印加される。電源電圧ＶＤＤは制御信号の電圧レベルＶｃよりも充分に高いので、水晶振動子Ｘの発振起動時間は短縮化される。そして、電圧制御発振回路１００の発振が安定したことを発振起動認識回路７１が検出して、制御信号ＳＴを“Ｈ”レベルに反転すると、ＰＭＯＳトランジスタＰ４は遮断状態になり、代わりにトランスミッションゲートＧ３が導通状態となり、電圧制御端子７２からの制御信号の電圧レベルＶｃがトランスミッションゲートＧ３を介して制御入力端子ｎ３に印加され、通常の制御状態に移行する。
【特許文献１】特開２００２−２３７７２２号公報（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＬＳＩの集積化に伴い、ＬＳＩ自体の消費電力、内部電源電圧が低減される。それに伴って、デジタル端子用電源電圧のレベルも低減されることが予想される。そこで、第１の課題として、ＬＳＩや外部マイコンから制御可能な汎用ポートの“Ｈ”レベルのレベルが、トランスミッションゲートの“Ｈ”レベルを認識する最小許容値を満足しない可能性が発生する。その結果、発振安定後、トランスミッションゲートを導通できず、電圧制御端子からの制御ができなくなる。
【０００８】
第２の課題として、電源起動直後と発振安定後におけるＰＭＯＳトランジスタとトランスミッションゲートのゲート切り替え時において、信号を反転するためのインバータの遅延等による影響により、ＰＭＯＳトランジスタおよびトランスミッションゲートの双方が同時導通状態となる期間が発生し、その結果、電源電圧が電圧制御端子へ印加され、ＬＳＩや外部マイコンの制御ポートに対して過剰負荷を引き起こす可能性がある。
【課題を解決するための手段】
【０００９】
本発明による電圧制御発振回路用の印加電圧制御回路は、
電圧制御発振回路の制御入力端子と電源端子との間に挿入された第１のトランスミッションゲートと、
前記電圧制御発振回路の制御入力端子と電圧制御端子との間に挿入された第２のトランスミッションゲートと、
前記電源端子と前記第１のトランスミッションゲートとの接続点と接地端子との間に挿入され、外部制御の汎用端子に印加の制御信号で制御される印加電圧切替用のＮＰＮトランジスタとを備え、
前記ＮＰＮトランジスタのコレクタが前記第１のトランスミッションゲートのＮＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＰＭＯＳトランジスタのゲートに接続され、さらに、インバータを介して前記第１のトランスミッションゲートのＰＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＮＭＯＳトランジスタのゲートに接続され、
電源起動時は前記ＮＰＮトランジスタを遮断状態にすることにより、前記第１のトランスミッションゲートを導通状態に、前記第２のトランスミッションゲートを遮断状態にして、前記電源端子の電源電圧を導通状態の前記第１のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加し、
前記電圧制御発振回路の発振安定後は前記汎用端子への制御信号により前記ＮＰＮトランジスタを導通状態に切り替えることを通じて前記第１のトランスミッションゲートを遮断状態に、前記第２のトランスミッションゲートを導通状態に切り替え、前記電圧制御端子の電圧を導通状態の前記第２のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加するように構成されている。
【００１０】
この構成において、電源起動時に汎用端子に印加される制御信号の電圧レベルがトランスミッションゲートの“Ｈ”レベルを認識する最小許容値を満足しない場合であっても、ＮＰＮトランジスタの増幅作用を利用して、ＮＰＮトランジスタのコレクタ側をトランスミッションゲートの“Ｈ”レベルを認識できる電圧レベルにまで上昇させ、トランスミッションゲートの切り替えを可能とすることができる。その結果、電源起動時に、第１のトランスミッションゲートを導通して、制御信号の電圧レベルよりも高い電源電圧を与え、電圧制御発振回路における水晶振動子の安定発振までの時間を短縮し、安定発振後は外部制御の汎用端子の極性を反転させることで、電圧制御端子からの制御へ切り替え、安定発振を継続させることができる。
【００１１】
また、本発明による電圧制御発振回路用の印加電圧制御回路は、
電圧制御発振回路の制御入力端子に一端が接続された第１のトランスミッションゲートと、
前記第１のトランスミッションゲートの他端と電源端子との間に挿入されたＰＮＰトランジスタと、
前記電圧制御発振回路の制御入力端子と電圧制御端子との間に挿入された第２のトランスミッションゲートと、
前記電源端子と前記ＰＮＰトランジスタの接続点と接地端子との間に挿入され、外部制御の汎用端子に印加の制御信号で制御される第１のＮＰＮトランジスタと、
ベースが前記第１のＮＰＮトランジスタのコレクタに接続され、コレクタが前記ＰＮＰトランジスタのベースに接続され、エミッタが接地された第２のＮＰＮトランジスタとを備え、
前記第２のＮＰＮトランジスタのコレクタが前記第１のトランスミッションゲートのＰＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＮＭＯＳトランジスタのゲートに接続され、さらに、インバータを介して前記第１のトランスミッションゲートのＮＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＰＭＯＳトランジスタのゲートに接続され、
電源起動時は前記第１のＮＰＮトランジスタを遮断状態にし、前記第２のＮＰＮトランジスタを導通状態にし、前記ＰＮＰトランジスタを導通状態にすることにより、前記第１のトランスミッションゲートを導通状態に、前記第２のトランスミッションゲートを遮断状態にして、前記電源端子の電源電圧を導通状態の前記ＰＮＰトランジスタおよび前記第１のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加し、
前記電圧制御発振回路の発振安定後は前記汎用端子への制御信号により前記第１のＮＰＮトランジスタを導通状態に切り替えることを通じて前記第１のトランスミッションゲートを遮断状態に、前記第２のトランスミッションゲートを導通状態に切り替え、前記電圧制御端子の電圧を導通状態の前記第２のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加するように構成されている。
【００１２】
この構成において、電源起動時に汎用端子に印加される制御信号の電圧レベルがトランスミッションゲートの“Ｈ”レベルを認識する最小許容値を満足しない場合であっても、第１および第２のＮＰＮトランジスタの増幅作用を利用して、第２のＮＰＮトランジスタのコレクタ側をトランスミッションゲートの“Ｈ”レベルを認識できる電圧レベルにまで上昇させ、トランスミッションゲートの切り替えを可能とすることができる。その結果、電源起動時に、第１のトランスミッションゲートを導通して、制御信号の電圧レベルよりも高い電源電圧を与え、電圧制御発振回路における水晶振動子の安定発振までの時間を短縮し、安定発振後は外部制御の汎用端子の極性を反転させることで、電圧制御端子からの制御へ切り替え、安定発振を継続させることができる。加えて、第１および第２のＮＭＯＳトランジスタおよびＰＮＰトランジスタを有することにより、水晶振動子の発振開始タイミングに対して充分に時間的余裕を持って第１のトランスミッションゲートを導通し、制御信号の電圧レベルよりも高い電源電圧を印加することが可能なため、発振信頼度をさらに向上できる。
【００１３】
また、本発明による電圧制御発振回路用の印加電圧制御回路は、
電圧制御発振回路の制御入力端子と電源端子との間に挿入された第１のトランスミッションゲートと、
前記電圧制御発振回路の制御入力端子と電圧制御端子との間に挿入された第２のトランスミッションゲートと、
外部制御の汎用端子と前記電圧制御発振回路の制御入力端子との接続ラインに接続されたプルアップ抵抗とを備え、
外部制御の汎用端子が前記第１のトランスミッションゲートのＰＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＮＭＯＳトランジスタのゲートに接続され、さらに、インバータを介して前記第１のトランスミッションゲートのＮＭＯＳトランジスタのゲートおよび前記第２のトランスミッションゲートのＰＭＯＳトランジスタのゲートに接続され、
電源起動時は前記汎用端子に“Ｌ”レベルを印加することにより、前記第１のトランスミッションゲートを導通状態に、前記第２のトランスミッションゲートを遮断状態にして、前記電源端子の電源電圧を導通状態の前記第１のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加し、
前記電圧制御発振回路の発振安定後は前記汎用端子への制御信号を切り替えることを通じて前記第１のトランスミッションゲートを遮断状態に、前記第２のトランスミッションゲートを導通状態に切り替え、前記電圧制御端子の電圧を導通状態の前記第２のトランスミッションゲートを介して前記電圧制御発振回路の制御入力端子に印加するように構成されている。
【００１４】
第１のトランスミッションゲートの導通状態から第２のトランスミッションゲートの導通状態へ切り替える際に、インバータにおける遅延時間や内部配線遅延などにより、第１と第２のトランスミッションゲートの双方が同時に導通状態となり、電源電圧が両トランスミッションゲートを介して外部マイコンやＬＳＩの制御ポートに印加される可能性がある。そこで、上記のようにプルアップ抵抗を追加することにより、“Ｈ”レベルから“Ｌ”レベルへの遷移期間を、前記遅延時間以上延ばし、両トランスミッションゲートが同時導通状態となる期間を回避し、外部マイコンやＬＳＩの制御ポートに過剰負荷がかかるのを防止することができる。
【００１５】
また、本発明による電圧制御発振回路用の印加電圧制御回路は、
電圧制御発振回路の制御入力端子に接続される外部制御の汎用端子と、
前記汎用端子と前記電圧制御発振回路の制御入力端子との接続ラインと電源電圧が印加される電源電圧端子との間に挿入された充放電用のコンデンサと抵抗との直列回路とを備えている。
【００１６】
これによれば、電源起動直後からコンデンサに充電を開始し、電圧制御発振回路における水晶振動子の発振余裕度を満足する電圧まで昇圧し、放電までの昇圧電圧を利用して水晶振動子の発振安定を確保することができる。
【００１７】
また、本発明による電圧制御発振回路用の印加電圧制御回路は、
電圧制御発振回路の制御入力端子に接続される外部制御の汎用端子と、
前記汎用端子と前記電圧制御発振回路の制御入力端子との接続ラインと電源電圧が印加される電源電圧端子との間に挿入された充放電用のコンデンサと抵抗とスイッチング素子との直列回路と、
前記電圧制御発振回路における発振クロックのエッジを検出し、その検出信号に基づいて前記スイッチング素子を制御するエッジ検出回路とを備えている。
【００１８】
この構成において、電圧制御発振回路における水晶振動子の発振開始直後に、発振クロックの立ち下がりエッジまたは立ち上がりエッジを検出し、スイッチング素子を遮断することでコンデンサの放電を開始し、電圧制御端子からの制御へ切り替える。
【００１９】
なお、上記構成において、前記各トランジスタの導電型を反対にし、制御のための電圧の論理を反対にした状態で構成された電圧制御発振回路用の印加電圧制御回路であってもよい。
【発明の効果】
【００２０】
本発明によれば、外部マイコンやＬＳＩから制御可能な汎用端子に印加される制御信号の電圧レベルがトランスミッションゲートの“Ｈ”レベルを認識する最小許容値を満足しない場合であっても、電源起動時に、トランジスタの増幅作用により制御信号の電圧レベルよりも高い電源電圧を与えることができ、電圧制御発振回路における水晶振動子の安定発振までの時間を短縮し、安定発振後は外部制御の汎用端子の極性を反転させることで、電圧制御端子からの制御へ切り替え、安定発振を継続させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明にかかわる電圧制御発振回路用の印加電圧制御回路の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１における電圧制御発振回路用の印加電圧制御回路１０および電圧制御発振回路１００の構成を示す回路図である。
【００２３】
電圧制御発振回路１００は従来の技術と同様の構成となっている。電源回路１０は、主要素として、第１のトランスミッションゲートＧ１と第２のトランスミッションゲートＧ２と印加電圧切替用のＮＰＮトランジスタＱＮ１とを備えている。第１のトランスミッションゲートＧ１は、電圧制御発振回路１００の制御入力端子ｎ３に対する電源電圧ＶＤＤの印加・遮断を決めるものであり、第２のトランスミッションゲートＧ２は、電圧制御発振回路１００の制御入力端子ｎ３に対する電圧制御端子１１からの制御信号の電圧レベルＶｃの印加・遮断を決めるものである。ＮＰＮトランジスタＱＮ１は、汎用端子１２への印加電圧制御によって第１のトランスミッションゲートＧ１の導通・遮断と第２のトランスミッションゲートＧ２の導通・遮断を背反的に切り替えるものである。電源電圧ＶＤＤは、電圧制御発振回路１００における水晶振動子Ｘの発振安定を満足させるのに充分な電圧を維持するものとする。
【００２４】
第１のトランスミッションゲートＧ１は、電源電圧ＶＤＤが印加される電源電圧端子１３と電圧制御発振回路１００の制御入力端子ｎ３との接続ラインに挿入されている。第２のトランスミッションゲートＧ２は、電圧制御端子１１と制御入力端子ｎ３との接続ラインに挿入されている。
【００２５】
ＮＰＮトランジスタＱＮ１は、そのコレクタが抵抗Ｒ６を介して電源電圧ＶＤＤの端子１３に接続され、エミッタが接地され、ベースが抵抗Ｒ５を介して汎用端子１２に接続されている。ＮＰＮトランジスタＱＮ１のコレクタが第１のトランスミッションゲートＧ１のＮＭＯＳトランジスタＮ１のゲートおよび第２のトランスミッションゲートＧ２のＰＭＯＳトランジスタＰ２のゲートに接続されている。また、同じＮＰＮトランジスタＱＮ１のコレクタがインバータＩｎ４を介して第１のトランスミッションゲートＧ１のＰＭＯＳトランジスタＰ１のゲートおよび第２のトランスミッションゲートＧ２のＮＭＯＳトランジスタＮ２のゲートに接続されている。
【００２６】
次に、上記のように構成された印加電圧制御回路１０の動作を説明する。
【００２７】
電源を起動した直後に、外部マイコンやＬＳＩの汎用ポートからの制御信号により汎用端子１２には“Ｌ”レベルの電圧が印加される。これにより、ＮＰＮトランジスタＱＮ１は遮断状態のままであり、ＮＰＮトランジスタＱＮ１のコレクタは電源電圧ＶＤＤによって“Ｈ”レベルとなり、インバータＩｎ４の出力レベルは“Ｌ”レベルとなる。その結果、ゲートに“Ｈ”レベルが印加されたＮＭＯＳトランジスタＮ１が導通し、ゲートに“Ｌ”レベルが印加されたＰＭＯＳトランジスタＰ１も導通するので、第１のトランスミッションゲートＧ１が導通状態となる。一方、ゲートに“Ｌ”レベルが印加されたＮＭＯＳトランジスタＮ２は遮断し、ゲートに“Ｈ”レベルが印加されたＰＭＯＳトランジスタＰ２も遮断するので、第２のトランスミッションゲートＧ２は遮断状態のままである。以上の結果として、電圧制御発振回路１００の制御入力端子ｎ３には、第１のトランスミッションゲートＧ１を介して電源電圧ＶＤＤが印加される。この電源電圧ＶＤＤは、電圧制御端子１１に印加される制御信号の電圧レベルＶｃよりも充分に高い電圧であり、この充分に高い電源電圧ＶＤＤが電圧制御発振回路１００のバリキャップＶＣ１，ＶＣ２に印加される。したがって、電源起動直後において、発振起動時間を短縮することができ、安定した水晶振動子の発振を行うことができる。
【００２８】
上記のように電源を起動して発振を開始し、その発振が安定すると、外部マイコンやＬＳＩがその汎用の制御ポートの極性を反転させ、汎用端子１２の状態が“Ｌ”レベルから“Ｈ”レベルへ遷移する。このときの“Ｈ”レベルは、ＮＰＮトランジスタＱＮ１を導通させるための最低電圧０．６（Ｖ）以上でありさえすればよい。ＮＰＮトランジスタＱＮ１が導通し、そのコレクタは“Ｌ”レベルとなるため、第１のトランスミッションゲートＧ１が遮断されるとともに、第２のトランスミッションゲートＧ２が導通状態となる。これにより、電圧制御端子１１からの通常制御の状態へ切り替えることができる。
【００２９】
外部マイコンやＬＳＩの汎用の制御ポートから出力される制御信号の“Ｈ”の電圧レベルが、ＮＰＮトランジスタＱＮ１を導通させるための最低電圧０．６（Ｖ）以上あれば、水晶振動子Ｘの発振安定後に、このＮＰＮトランジスタＱＮ１の動作を通じて、より電圧レベルの高い電源電圧ＶＤＤを第１および第２のトランスミッションゲートＧ１，Ｇ２のゲートに印加することができるため、両トランスミッションゲートＧ１，Ｇ２を反転動作させることができる。このように、汎用ポートからの制御信号は、その電圧レベルが、第１および第２のトランスミッションゲートＧ１，Ｇ２において“Ｈ”レベルを認識する最小許容値を下回っていても有効となる。
【００３０】
もし、第１および第２のトランスミッションゲートＧ１，Ｇ２の導通・遮断を、直接的に外部マイコンやＬＳＩからの制御信号で制御するとなれば、この汎用ポートからの制御信号の電圧不足により安定良く制御することがむずかしい。汎用ポートからの制御信号の電圧レベルが、両トランスミッションゲートＧ１，Ｇ２のゲートにおいて“Ｈ”レベルを認識する最小許容値を満足しない可能性があるからである。そこで、外部マイコンやＬＳＩの汎用の制御ポートからの制御信号の電圧レベルをＮＰＮトランジスタＱＮ１により電圧レベル変換しているのである。これにより、第１および第２のトランスミッションゲートＧ１，Ｇ２が“Ｈ”レベルを認識する最小許容値を満足させることできるのである。
【００３１】
（実施の形態２）
本発明の実施の形態２は、実施の形態１に比べて、より高速な動作を実現するものである。
【００３２】
図２は、本発明の実施の形態２における電圧制御発振回路用の印加電圧制御回路２０および電圧制御発振回路１００の構成を示す回路図である。
【００３３】
実施の形態１の場合のインバータＩｎ４がなく、その代わりに、ＮＰＮトランジスタＱＮ２とＰＮＰトランジスタＱＰ１とインバータＩｎ５が追加されている。
【００３４】
ＮＰＮトランジスタＱＮ２は、そのベースが抵抗Ｒ７を介してＮＰＮトランジスタＱＮ１のコレクタに接続され、そのエミッタが接地され、そのコレクタが抵抗Ｒ８を介してＰＮＰトランジスタＱＰ１のベースに接続されている。ＰＮＰトランジスタＱＰ１は、そのエミッタが電源電圧ＶＤＤの電源電圧端子１３に接続され、そのコレクタが抵抗Ｒ９を介して第１のトランスミッションゲートＧ１のソースに接続されている。ＮＰＮトランジスタＱＮ２のコレクタは第１のトランスミッションゲートＧ１のＰＭＯＳトランジスタＰ１のゲートおよび第２のトランスミッションゲートＧ２のＮＭＯＳトランジスタＮ２のゲートに接続され、また、インバータＩｎ５を介して第１のトランスミッションゲートＧ１のＮＭＯＳトランジスタＮ１のゲートおよび第２のトランスミッションゲートＧ２のＰＭＯＳトランジスタＰ２のゲートに接続されている。その他の構成については実施の形態１の場合と同様であり、説明を省略する。
【００３５】
次に、上記のように構成された印加電圧制御回路２０の動作を説明する。
【００３６】
電源を起動した直後に、外部マイコンやＬＳＩの汎用の制御ポートからの制御信号により汎用端子１２には“Ｌ”レベルの電圧が印加される。これにより、ＮＰＮトランジスタＱＮ１は遮断状態のままであり、ＮＰＮトランジスタＱＮ１のコレクタは電源電圧ＶＤＤによって“Ｈ”レベルとなり、ＮＰＮトランジスタＱＮ２のベースに“Ｈ”レベルが印加される。その結果、ＮＰＮトランジスタＱＮ２が導通し、ＮＰＮトランジスタＱＮ２のコレクタが“Ｌ”レベルとなるため、ＰＮＰトランジスタＱＰ１が導通し、第１のトランスミッションゲートＧ１のソースに電源電圧ＶＤＤが印加される。また、ＮＰＮトランジスタＱＮ２のコレクタが“Ｌ”レベルとなるため、第１のトランスミッションゲートＧ１が導通し、第２のトランスミッションゲートＧ２が遮断状態のままとなる。
【００３７】
以上の結果、電圧制御発振回路１００の制御入力端子ｎ３には、ＰＮＰトランジスタＱＰ１および第１のトランスミッションゲートＧ１を介して電源電圧ＶＤＤが印加される。この電源電圧ＶＤＤは、電圧制御端子１１に印加される制御信号の電圧レベルＶｃよりも充分に高い電圧であり、この充分に高い電源電圧ＶＤＤが電圧制御発振回路１００のバリキャップＶＣ１，ＶＣ２に印加される。
【００３８】
図３のように、実施の形態１の場合の印加電圧制御回路１０では、第１のトランスミッションゲートＧ１が導通するタイミングＴ２から水晶振動子Ｘの発振開始タイミングＴ３までの期間が非常に短く、時間的に余裕のないものになっている。
【００３９】
これに対して本実施の形態の印加電圧制御回路２０では、第２のＮＰＮトランジスタＱＮ２とＰＮＰトランジスタＱＰ１の追加と、インバータＩｎ５により、第１のトランスミッションゲートＧ１が導通するタイミングＴ１を実施の形態１の場合のタイミングＴ２に比べて充分に早いタイミングとすることができる。そのため、水晶振動子Ｘの発振開始タイミングＴ３までに充分に時間的余裕を持たせることができる。
【００４０】
上記のように電源を起動して発振を開始し、その発振が安定し、外部マイコンやＬＳＩが起動する。そして、外部マイコンやＬＳＩがその汎用の制御ポートの極性を反転させ、汎用端子１２の状態が“Ｌ”レベルから“Ｈ”レベルへ遷移する。このときの“Ｈ”レベルは、ＮＰＮトランジスタＱＮ１を導通させるための最低電圧０．６（Ｖ）以上でありさえすればよい。ＮＰＮトランジスタＱＮ１が導通し、そのコレクタは“Ｌ”レベルとなるため、第１のトランスミッションゲートＧ１が遮断されるとともに、第２のトランスミッションゲートＧ２が導通状態となる。これにより、電圧制御端子１１からの制御信号の電圧レベルＶｃを印加する通常制御の状態へ切り替えることができる。
【００４１】
以上の結果として、起動初期から通常制御の状態への切り替えを、実施の形態１の印加電圧制御回路１０よりも高速に実現することができる。したがって、外部マイコンやＬＳＩからの制御を開始するまでの時間を短縮できる。
【００４２】
（実施の形態３）
図４は、本発明の実施の形態３における電圧制御発振回路用の印加電圧制御回路３０および電圧制御発振回路１００の構成を示す回路図である。
【００４３】
電圧制御発振回路１００の制御入力端子ｎ３と電源電圧ＶＤＤが印加される電源電圧端子１３との間に第１のトランスミッションゲートＧ１が挿入され、また、制御入力端子ｎ３と制御信号の電圧レベルＶｃが印加される電圧制御端子１１との間に第２のトランスミッションゲートＧ２が挿入されている。そして、外部制御の汎用端子１２が第１のトランスミッションゲートＧ１のＰＭＯＳトランジスタＰ１のゲートおよび第２のトランスミッションゲートＧ２のＮＭＯＳトランジスタＮ２のゲートに接続されている。また、同じ汎用端子１２がインバータＩｎ６を介して第１のトランスミッションゲートＧ１のＮＭＯＳトランジスタＮ１のゲートおよび第２のトランスミッションゲートＧ２のＰＭＯＳトランジスタＰ２のゲートに接続されている。
【００４４】
さらに、本実施の形態においては、汎用端子１２につながるトランスミッションゲートの切り替え線にプルアップ抵抗Ｒ１０が接続された構成となっている。このプルアップ抵抗Ｒ１０は、汎用端子１２の電圧レベルＶｐが“Ｈ”レベルから“Ｌ”レベルへと遷移する過程において、積分回路の機能を発揮し、信号波形の変化を緩やかなものにする。
【００４５】
次に、上記のように構成されたプルアップ抵抗Ｒ１０を有する印加電圧制御回路３０の動作を説明する。
【００４６】
電源起動時に、汎用端子１２の電圧レベルＶｐが“Ｌ”レベルにあるとする。このとき、第１のトランスミッションゲートＧ１においては、ＰＭＯＳトランジスタＰ１が導通状態にあり、ＮＭＯＳトランジスタＮ１も導通状態にあって、結局、第１のトランスミッションゲートＧ１は導通状態となっている。また、第２のトランスミッションゲートＧ２においては、ＮＭＯＳトランジスタＮ２が遮断状態にあり、ＰＭＯＳトランジスタＰ２も遮断状態にあって、結局、第２のトランスミッションゲートＧ２は遮断状態となっている。以上の結果として、電圧制御発振回路１００の制御入力端子ｎ３には、第１のトランスミッションゲートＧ１を介して電源電圧ＶＤＤが印加される。この電源電圧ＶＤＤは、電圧制御端子１１に印加される制御信号の電圧レベルＶｃよりも充分に高い電圧であり、この充分に高い電源電圧ＶＤＤが電圧制御発振回路１００のバリキャップＶＣ１，ＶＣ２に印加される。したがって、電源起動直後において、発振起動時間を短縮することができ、安定した水晶振動子Ｘの発振を行うことができる。
【００４７】
ここで、図５を用いてプルアップ抵抗Ｒ１０の効果を説明する。
【００４８】
図５（ａ），（ｂ）はプルアップ抵抗Ｒ１０を接続しない場合の動作を示す。図５（ｃ），（ｄ）はプルアップ抵抗Ｒ１０を接続した本実施の形態の動作を示す。
【００４９】
プルアップ抵抗Ｒ１０を接続しない図５（ａ），（ｂ）の場合、タイミングＴ４までは、外部制御の汎用端子１２の電圧は“Ｌ”レベルであり、第１のトランスミッションゲートＧ１が導通状態にあり、第２のトランスミッションゲートＧ２は遮断状態にある。このとき、電源電圧端子１３からの電源電圧ＶＤＤが電圧制御発振回路１００の制御入力端子ｎ３に印加されている。
【００５０】
電圧制御発振回路１００における水晶振動子Ｘが安定発振し、次いでタイミングＴ４において、汎用端子１２の電圧を“Ｌ”レベルから“Ｈ”レベルに切り替える。タイミングＴ４において、第１のトランスミッションゲートＧ１のＮＭＯＳトランジスタＮ１が遮断状態になり、第２のトランスミッションゲートＧ２のＰＭＯＳトランジスタＰ２が導通状態になる。
【００５１】
遅延時間τ１が経過したタイミングＴ５において、第１のトランスミッションゲートＧ１のＰＭＯＳトランジスタＰ１が遮断状態になり、第２のトランスミッションゲートＧ２のＮＭＯＳトランジスタＮ２が導通状態になる。
【００５２】
タイミングＴ４からタイミングＴ５の期間において、第１のトランスミッションゲートＧ１の状態と第２のトランスミッションゲートＧ２の状態を見ると、遅延時間τ１のために第１のトランスミッションゲートＧ１のＰＭＯＳトランジスタＰ１が導通状態を保った状態のまま、第２のトランスミッションゲートＧ２のＰＭＯＳトランジスタＰ２が導通状態に切り替わっている。したがって、第１のトランスミッションゲートＧ１と第２のトランスミッションゲートＧ２との同時導通状態が生じている。その結果、電源電圧端子１３からの電源電圧ＶＤＤが導通状態にある第１のトランスミッションゲートＧ１と第２のトランスミッションゲートＧ２とを介して、電圧制御端子１１に印加され、さらに、外部マイコンやＬＳＩの制御ポートに過剰な負荷を与えてしまうおそれがある。
【００５３】
これに対して、プルアップ抵抗Ｒ１０を有する本実施の形態の場合には、図５（ｃ），（ｄ）のようになる。
【００５４】
電圧制御発振回路１００における水晶振動子Ｘが安定発振し、次いでタイミングＴ４において、汎用端子１２の電圧を“Ｌ”レベルから“Ｈ”レベルに切り替える。このとき、プルアップ抵抗Ｒ１０による電圧変化緩和の作用により、第１のトランスミッションゲートＧ１のＮＭＯＳトランジスタＮ１のゲート電圧および第２のトランスミッションゲートＧ２のＰＭＯＳトランジスタＰ２のゲート電圧の“Ｈ”レベルから“Ｌ”レベルへの変化は充分にゆっくりしたものとなる。したがって、タイミングＴ４では、ＮＭＯＳトランジスタＮ１の導通状態とＰＭＯＳトランジスタＰ２の遮断状態は継続されている。ＰＭＯＳトランジスタＰ２の遮断状態継続がポイントである。ＮＭＯＳトランジスタＮ１の導通状態継続は、以下の説明で明らかとなるように影響はない。すなわち、第１のトランスミッションゲートＧ１の導通状態は継続されるが、第２のトランスミッションゲートＧ２の遮断状態も継続される。
【００５５】
遅延時間τ１が経過したタイミングＴ５よりさらに所定の時間が経過したタイミングＴ６において、第１のトランスミッションゲートＧ１のＮＭＯＳトランジスタＮ１が遮断状態になり、第２のトランスミッションゲートＧ２のＰＭＯＳトランジスタＰ２が導通状態になる。
【００５６】
以上のようにして、印加電圧切り替えの遷移において、第１のトランスミッションゲートＧ１と第２のトランスミッションゲートＧ２との同時導通状態を回避することができる。プルアップ抵抗Ｒ１０の抵抗値は、この同時導通を回避するに最適な時定数をもつように設定されるものとする。
【００５７】
本実施の形態によれば、両トランスミッションゲートＧ１，Ｇ２が同時導通状態となる期間を回避し、外部マイコンやＬＳＩの制御ポートに過剰負荷がかかるのを防止することができる。
【００５８】
（実施の形態４）
図６は、本発明の実施の形態４における電圧制御発振回路用の印加電圧制御回路４０および電圧制御発振回路１００の構成を示す回路図である。
【００５９】
電圧制御端子１１から電圧制御発振回路１００の制御入力端子ｎ３への接続ラインに、電源電圧ＶＤＤが印加される電源電圧端子１３に直列に接続された抵抗Ｒ１１とコンデンサＣ３とが接続されている。
【００６０】
図７は本実施の形態の動作を示すタイミングチャートである。電源起動時に、電圧制御端子１１に印加された制御信号の電圧レベルＶｃによりコンデンサＣ３が充電される。コンデンサＣ３が電源電圧ＶＤＤまで上昇すると充電完了となり、同時に放電が開始する。これに連動して、電圧制御発振回路１００が発振を開始する。コンデンサＣ３については、発振余裕度を満足する電圧Ｖｘよりも高い電圧を供給可能な期間τ２内に水晶振動子Ｘの発振が開始するような容量を選択するものとする。
【００６１】
（実施の形態５）
図８は、本発明の実施の形態５における電圧制御発振回路用の印加電圧制御回路５０および電圧制御発振回路１００の構成を示す回路図である。
【００６２】
これは、図６の電圧制御回路４０において、さらに、抵抗Ｒ１１と電源電圧端子１３との間にＰＭＯＳトランジスタＰ３を挿入するとともに、電圧制御発振回路１００におけるインバータＩｎ２とインバータＩｎ３との接続点へ接続したエッジ検出回路６０からの出力されるエッジ検出信号ＳｅによりＰＭＯＳトランジスタＰ３のゲートを制御するように構成したものである。エッジ検出回路６０は、水晶振動子Ｘの発振後のクロック波形における立ち下がりあるいは立ち上がり波形を検出する回路であり、検出前はエッジ検出信号Ｓｅとして“Ｌ”レベルを出力し、検出後は“Ｈ”レベルを出力する。
【００６３】
次に、上記のように構成された印加電圧制御回路５０の動作を説明する。
【００６４】
電源起動直後において、電圧制御発振回路１００における水晶振動子Ｘの発振後のクロック波形における立下りあるいは立ち上がり波形を検出するまでは、エッジ検出回路６０はエッジ検出信号Ｓｅとして“Ｌ”レベルを出力する。すなわち、ＰＭＯＳトランジスタＰ３を導通する。これにより、図９に示すように、電圧制御端子１１に印加される制御信号の電圧レベルＶｃは、コンデンサＣ３への充電により電源電圧ＶＤＤまで上昇する。制御信号の電圧レベルＶｃが電源電圧ＶＤＤに達しない場合でも、水晶振動子Ｘの発振が開始し、エッジ検出回路６０が発振クロックの立ち下がりあるいは立ち上がり波形を検出した時点で、エッジ検出回路６０から出力されるエッジ検出信号Ｓｅは“Ｌ”レベルから“Ｈ”レベルへ変化し、ＰＭＯＳトランジスタＰ３は遮断される。その結果、コンデンサＣ３が放電を開始し、制御信号の電圧レベルＶｃは次第に降下する。また、ＰＭＯＳトランジスタＰ３が遮断されるため、電圧制御端子１１からの制御へ影響を及ぼすことはない。
【００６５】
本実施の形態によれば、水晶振動子Ｘの発振安定後、即座に電圧制御端子１１からの制御へ切り替えることができるため、実施の形態４の場合の印加電圧制御回路４０に比べて時間を短縮できる。水晶振動子Ｘが発振を開始し、クロックの立ち下がりあるいは立ち上がり波形を検出するタイミングＴ７は、制御信号の電圧レベルＶｃが発振余裕度を満足する電圧レベルＶｘに到達するタイミングＴ６よりも遅く、またタイミングＴ７における制御信号の電圧レベルＶｃは電圧レベルＶ１以上の電圧値となるコンデンサ容量を選択する。
【産業上の利用可能性】
【００６６】
本発明の電圧制御発振回路用の印加電圧制御回路は、外部マイコンやＬＳＩ等から制御可能な電圧制御発振回路に対する印加電圧制御回路として有用である。また、電源起動中の電圧と電源起動後の電圧を切り替える回路全般にも応用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１における電圧制御発振回路用の印加電圧制御回路および電圧制御発振回路の構成を示す回路図
【図２】本発明の実施の形態２における電圧制御発振回路用の印加電圧制御回路および電圧制御発振回路の構成を示す回路図
【図３】本発明の実施の形態２における電圧制御発振回路用の印加電圧制御回路の動作を示すタイミングチャート
【図４】本発明の実施の形態３における電圧制御発振回路用の印加電圧制御回路および電圧制御発振回路の構成を示す回路図
【図５】本発明の実施の形態３における電圧制御発振回路用の印加電圧制御回路の動作を示すタイミングチャート
【図６】本発明の実施の形態４における電圧制御発振回路用の印加電圧制御回路および電圧制御発振回路の構成を示す回路図
【図７】本発明の実施の形態４における電圧制御発振回路用の印加電圧制御回路の動作を示すタイミングチャート
【図８】本発明の実施の形態５における電圧制御発振回路用の印加電圧制御回路および電圧制御発振回路の構成を示す回路図
【図９】本発明の実施の形態５における電圧制御発振回路用の印加電圧制御回路の動作を示すタイミングチャート
【図１０】従来の技術における電圧制御発振回路の構成を示す回路図
【図１１】改良された従来の技術における電圧制御発振回路用の印加電圧制御回路および電圧制御発振回路の構成を示す回路図
【符号の説明】
【００６８】
１０，２０，３０，４０，５０  電圧制御発振回路用の印加電圧制御回路
１１  電圧制御端子
１２  外部制御の汎用端子
１３  電源電圧端子
６０  エッジ検出回路
１００  電圧制御発振回路
Ｃ３  コンデンサ
Ｇ１  第１のトランスミッションゲート
Ｇ２  第２のトランスミッションゲート
Ｉｎ４，Ｉｎ５，Ｉｎ６  インバータ
Ｎ１，Ｎ２  ＮＭＯＳトランジスタ
ｎ３  電圧制御発振回路の制御入力端子
Ｐ１，Ｐ２，Ｐ３  ＰＭＯＳトランジスタ
ＱＮ１，ＱＮ２  ＮＰＮトランジスタ
ＱＰ１  ＰＮＰトランジスタ
Ｒ１０  プルアップ抵抗
ＶＣ１，ＶＣ２  バリキャップ
Ｘ  水晶振動子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006295362.tif 000009
【図８】
2006295362.tif 000010
【図９】
2006295362.tif 000011
【図１０】
2006295362.tif 000012
【図１１】
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