(57)【要約】【課題】    スキャン型露光装置のスキャン動作にともなう振動に対して、配線のプロセスマージンを広げる。【解決手段】    本発明の半導体装置においては、多層配線を有する半導体装置の配線幅もしくは配線ピッチが最小となる配線層において、データ量の優位な配線（使用頻度の高い配線）の長さ方向をスキャン型露光装置のスキャン方向と同じくする。すなわち、振動の方向をパターンの長さ方向とすることで、振動によるズレの影響を最小限に抑えることができる。【選択図】    図３
2006100491.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成される複数の素子と、
前記素子上にそれぞれ絶縁膜を介して形成される複数の配線層と、
を備え、
前記複数の配線層のうち、配線幅もしくは配線ピッチが最小である配線層において、使用率の高い配線の長さ方向が半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一であることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成される複数の素子と、
前記素子上に絶縁膜を介して形成され、前記素子どうしを接続する第1の配線層と、
前記第1の配線層上に絶縁膜を介して形成され、前記第1の配線層どうしを接続する第２の配線層と、
前記第２の配線層上に絶縁膜を介して形成され、前記第２の配線層どうしを接続する第３の配線層と、
を備え、
前記第１の配線層において、使用率の高い配線の長さ方向が半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一であることを特徴とする半導体装置。
【請求項３】
外部との信号のやりとりを行うＩＯ部と、信号処理を行うロジック部と、を備え、前記ロジック部は、1対のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタより構成される複数の基本セルが規則的に配列されて構成される２以上のロジックブロックを有し、それぞれのロジックブロックにおいて前記基本セルのサイズが統一されている半導体装置であって、
少なくとも１以上のロジックブロックにおいて、前記基本セル間を接続する複数の配線層のうち、配線幅もしくは配線ピッチが最小である第1の配線層において、使用率の高い配線の長さ方向が半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一であることを特徴とする半導体装置。
【請求項４】
前記基本セルを構成するＰ型ＭＯＳトランジスタもしくはＮ型ＭＯＳトランジスタの拡散層の長さが、前記第1の配線層上に絶縁膜を介して形成される第２の配線層における電源配線もしくは基準電位配線のピッチより小さいロジックブロックにおいて、前記第１の配線層における使用率の高い配線の長さ方向が前記トランジスタの拡散層の長さ方向と同じであることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記基本セルを構成するトランジスタの拡散層の長さが、前記第1の配線層上に絶縁膜を介して形成される第２の配線層における電源配線もしくは基準電位配線のピッチより大きいロジックブロックにおいて、前記第１の配線層における使用率の高い配線の長さ方向が前記トランジスタの拡散層の長さ方向と直交すること特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の配線層において、前記使用率の高い配線と直交する配線の幅もしくは配線間隔は、前記使用率の高い配線の幅もしくは間隔より大きいことを特徴とする請求項１〜５いずれか１つに記載の半導体装置。
【請求項７】
前記使用率の高い配線の最小配線幅が０．１５マイクロメータ以下であり、
前記使用率の高い配線の最小配線間隔が０．１５マイクロメータ以下であることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記使用率の高い配線の最小配線ピッチが０．３マイクロメータ以下であることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項９】
円形の外周の一部に切り欠きもしくはオリフラを有するウェーハであって、
前記ウェーハ上に形成される複数の半導体装置の配線層のうち、配線幅もしくは配線ピッチが最小である配線層において使用率の高い配線の長さ方向が、前記切り欠きもしくはオリフラが形成される接線方向に対して直交することを特徴とするウェーハ。
【請求項１０】
複数のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが交互に配置される複数の回路ブロックを有する半導体装置の設計方法であって、
少なくとも１つの前記回路ブロックにおいて前記Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ間を接続する配線層のうち、配線幅もしくは配線ピッチが最小である第1の配線層において使用率の高い配線の長さ方向を半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一方向とすることを特徴とする半導体装置の設計方法。
【請求項１１】
複数のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが交互に配置される複数の回路ブロックを有する半導体装置の製造方法であって、
少なくとも１つの前記回路ブロックにおいて前記Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ間を接続する配線層のうち、配線幅もしくは配線ピッチが最小である第1の配線層において使用率の高い配線の長さ方向を半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一方向として露光を実行することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、ウェーハ、半導体装置の設計方法及び製造方法に関し、特に、２層以上の多層配線層を有する半導体装置の最小配線幅もしくは最小配線ピッチを有する配線層における配線のレイアウトに独特の特徴を有する半導体装置、この半導体装置を製造するためのウェーハ、この半導体装置の設計方法及び製造方法に関する。
【背景技術】
【０００２】
ＡＳＩＣ（Application Specific Integrated Circuit：特定用途向けＩＣ）製品におけるマクロブロックは、Ｉ／Ｏ（Input／Output：入出力）部とゲートアレイ部とＰＬＬ（Phase Locked Loop：位相同期ループ）の３つの機能よりなる。このうち、ゲートアレイ部はＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのペアからなる複数の基本セルより構成される。この基本セルは、一般的にプリミティブセルと呼ばれている。Ｉ／Ｏ部は、規格化された信号で外部とのやりとりを行うペリフェラルＩ／Ｏ（Peripheral  I/O）が用いられる。
【０００３】
図１１は一般的なＡＳＩＣ製品の概要を表す模式図であり、マクロブロックのレイアウトが表されている。  
製品の周辺部には、入出力インターフェースとなるＩ／Ｏブロック１１０１が配置される。内部には、プリミティブブロック１１０２、１１０３が配置され、プリミティブブロック１１０３内にはメモリー機能を有するＳＲＡＭ１１０４が存在する。最近では、このＳＲＡＭ１１０４も高速ＳＲＡＭと高密度ＳＲＡＭの２段で構成される場合が一般的である。  
プリミティブブロックにおいては、プリミティブセルの配線に２層以上の多層配線が採用される。以下に、ＡＳＩＣ製品の多層配線について図面を用いて説明する。
【０００４】
図１２は、図１１に表すＡＳＩＣ製品のプリミティブブロック１１０２の一部領域１１０５の拡大図である。図１２には、プリミティブセルと第２金属配線層(以下、Ｍ２配線層）と第３金属配線層（以下、Ｍ３配線層）のみが表されており、それ以外の配線層は省略されている。  
Ｎ型ＭＯＳトランジスタ１２０１とＰ型ＭＯＳトランジスタ１２０２より構成されるプリミティブセル１２０３の大きさは製品毎に重要なファクターであり、セル高さ１２０４と呼ばれている。このセル高さ１２０４はトランジスタの駆動能力を決定するため、最適に設計されるべき基本ユニットである。セル高さ１２０４は、トランジスタの基本寸法の整数倍かまたは、５０ナノメータ程度のＩ／Ｏマクロ幅１２０５を整数で割った寸法が採用される。
【０００５】
Ｍ２配線層には電源配線１２０６と信号線１２０７が形成され、Ｍ３配線層には電源配線１２０８と信号線１２０９が形成されている。プリミティブブロックにおける配線は、主に電源配線、クロックツリー系タイミング配線、信号伝送配線、ファンクション機能を構成するローカル配線の４つに分けられ、これらがレイアウトの効率を左右する。
【０００６】
図１３は、図１２に表すプリミティブセル１２０３の拡大図である。図１３には、プリミティブセル１２０３と第１金属配線層（以下、Ｍ１配線層）とＭ２配線層のみが表されており、それ以外の配線層は省略されている。  
プリミティブセル１２０３においては、Ｐ型ＭＯＳトランジスタ１２０１とＮ型ＭＯＳトランジスタ１２０２各々に対して、Ｍ２配線層の電源配線であるＶＤＤ１３０とＶＳＳ１３０２が配置されている。これらＭ２配線の電源メッシュにビア１３０４を介して第１金属配線（以下、Ｍ１配線）１３０３が接続される。Ｍ１配線は電源配線も細かく分割され、一般的にローカル配線と呼ばれている。
【０００７】
図１４は、プリミティブセルを用いた２段インバータの構成を表す模式図である。図１４には、Ｐ型ＭＯＳトランジスタ１４０１とＭ型ＭＯＳトランジスタ１４０２を構成する拡散層１４０３とゲート電極１４０４とＭ１配線１４０６のみが表されており、それ以外の配線層は省略されている。  
ゲート電極１４０４は、Ｐ型ＭＯＳトランジスタ１４０１とＮ型ＭＯＳトランジスタ１４０２のゲート電極として以外に配線としても利用されている。拡散層１４０３にはＶＤＤもしくはＶＳＳの電源が供給されるが、これらはＭ１配線のローカル配線１４０６よりコンタクト１４０５を介して供給される。
【０００８】
これまで、図１２〜１４を用いてＡＳＩＣ製品における多層配線に関して説明してきた。次に、この３層配線で構成されるＡＳＩＣ製品の製造方法を説明する。
【０００９】
図１５は、３層配線で構成されるＡＳＩＣ製品の製造工程を表す模式図である。  
まず、図１５（ａ）に表すように、Ｐ型シリコン基板１５０１上に周知のフォトリソグラフィー法およびイオン注入を等を用いて、Ｎ型ソース領域１５０２、Ｎ型ドレイン領域１５０３と、ゲート絶縁膜１５０４およびゲート電極１５０５を形成し、この上にＣＶＤ（Chemical Vapor Deposition）法により全面にシリコン酸化膜等からなる第１層間絶縁膜１５０６を形成する。このようにして形成される複数のＭＯＳ型トランジスタは以降の工程を経て配線される。
【００１０】
次に、図１５（ｂ）表すように、フォトリソグラフィ法により第１層間絶縁膜１５０６にビアを成形した後、ビア内にタングステン（Ｗ）等を埋め込んでプラグ導体１５０７を形成する。  
次に、図１５（ｃ）に表すように、ＣＶＤ法等により第１層間絶縁膜１５０６上にシリコン酸化膜等からなる絶縁膜１５０８を形成した後、フォトリソグラフィ法によりこの絶縁膜１５０８をパターンニングして所望の位置に配線用溝１５０９を形成する。  
次に、図１５（ｄ）に表すように、ＣＶＤ法等により配線用溝１５０９を含む絶縁膜１５０８上全面に銅（Ｃｕ）、アルミニウム（Ａｌ）等の導体膜１５１０を成膜する。  
次に、図１５（ｅ）に表すように、ＣＭＰ（Chemical Mechanical Polishing）により第２層間絶縁膜１５０８の表面を平坦化する。平坦化された第２層間絶縁膜１５０８の所望の位置には、ダマシン（damascene)構造の帯状のＭ１配線が形成される。
【００１１】
以降、図１５（ｆ）に表すように、図１５（ａ）〜（ｅ）と同様のステップを繰り返し、Ｍ１配線層１５１１上に第２層間絶縁膜１５１２、Ｍ２配線層１５１３、第３層間絶縁膜１５１４、Ｍ３配線層１５１５、第４層間絶縁膜１５１６を形成する。第４層間絶縁膜１５１６はＭＯＳ型トランジスタを外部雰囲気から保護する。最後に、電極１５１７を形成して３層配線で構成される半導体装置が完成する。
【００１２】
次に、上記製造方法で用いられたフォトリソグラフィ技術について説明する。  
半導体装置の露光技術は、デバイスの微細化にともなって進化してきた（例えば、非特許文献１及び２）。露光方法も、レチクル像を縮小してウェーハ上にステップ・アンド・リピートして露光するステッパ方式から、レチクルとウェーハを相対運動させて露光するスキャン方式へと移行してきた。これは、ステッパ型露光装置では、デバイス回路パターン微細化による厳しい要求に応じられなくなってきたからである。スキャン露光装置を用いることで、パターンサイズが１００ナノメータ以下の露光技術における光源の短波長化および高ＮＡ化のみならず、寸法精度、重ね合わせ精度に対応することが可能となった。
【００１３】
図１６は、一般的なスキャン型露光装置の概略を表す模式図である。  
光源１６０１より照射される波長１．７２５ナノメータのフッ化アルゴン（ＡｒＦ）光は、レチクル１６０２を透過してウェーハ１６０３に投影される。このときに、レチクル上に形成されるパターンは、２つのレンズ系１６０４、１６０５によって１／４に縮小される。レチクル・スキャン・ステージ１６０６とウェーハ・スキャン・ステージ１６０７は同期走査され、相対位置ズレ量の制御が行われる。ステッパ型露光装置においては逐次一括露光方式であるため露光中のステージは静止していたが、スキャン型露光装置の場合はステージがスキャン移動している最中もリアルタイムで露光される。
【００１４】
図１７はステッパ型露光装置とスキャン型露光装置におけるレンズと露光領域の関係を表した模式図である。  
図１７（ａ）に表すように、ステッパ方式においてはレンズ１７０１の内に露光領域１７０２が収まるようになっており、レンズ１７０１の大部分が露光に使用される。これに対して、図１７（ｂ）に表すスキャン方式の場合は、レンズ１７０３の一部にスリット１７０３を設けて、この部分をスキャンさせることにより露光領域１７０５をカバーする。レンズの収差が良好な部分だけを露光に使うことができるので、良好な露光特性を得ることができる。
【非特許文献１】東木達彦著、「光リソグラフィ技術：実践的基礎と課題」、ＥＤリサーチ社、２００２年７月１日
【非特許文献２】東木達彦著、「光リソグラフィ技術ＩＩ：実践的基礎と課題」、ＥＤリサーチ社、２００３年６月１０日
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上説明してきたように、スキャン型露光装置は露光特性が優れるため、微細な配線仕様を満足するためには不可欠なものとなっている。  
しかしながら、スキャン型露光装置の場合、スキャン中にも露光されるためスキャン移動中の振動が露光に影響を与えやすいという問題点がある。このときの位置精度を同期精度と呼ぶ。同期精度はレチクル上のスリットがウェーハに対して相対移動する際のスリットの移動距離の平均値（ＭＥＡＮ値）と移動距離の分散値（ＭＳＤ値：Moving Standard Deviation）によって決定される。  
図１８はレチクルの相対移動にともなう位置ズレの様子を表す模式図である。  
レチクル上のスリット１８０１がスキャン移動して、位置１８０２まで移動するものとする。このとき、振動等の要因によって実際の移動位置（１８０３、１８０４）には、ばらつきが生じる。このときの移動距離（１８０５、１８０６）は、その平均値１８０７に対して、それぞれズレ１８０８、１８０９を含んでいる。ズレのばらつきが、移動距離の分散値となって現れる。この移動距離の平均値が設計値に対して離れるほどはパターンの重ね合わせ精度は低下し、移動距離の分散値が大きくなるほど、画像のコントラストは低下することになる。この振動による同期精度の問題は、従来のステッパにはなかったスキャン型露光装置固有の問題である。
【００１６】
同期精度の向上のためには、振動制御が挙げられる。振動には、装置外部の要因で発生する外部振動だけでなく、先に説明したスキャン運動にともなって発生する振動も含まれる。スキャン運動にともなって発生する振動の制御については、１００ナノメータレベルの配線となると、装置のスペックにも大きな負担を課さなければならなくなる。つまり、装置のスループットと同期精度はトレードオフの関係にあると言える。
【００１７】
また、配線が１００ナノメータレベルの微細化リソグラフィーになると、レチクルのマスクパターンの寸法変が露光パターン変動と線形でなくなるという現象が生じる。これは、マスク寸法変動とウェーハ寸法変動の非線形成（ＭＥＥＦ：Mask Error Enhancement Factor）と呼ばれる。図１７（ｂ）に表すように、スキャン方式の場合、露光光はレンズの１部分しか透過しない。このため、部分コヒーレントな露光となり解像限界においてはウェーハ上に結像するパターン像のコントラストが低下してしまう。一般的に、ＭＥＥＦとマスクパターンの寸法との間には、微細化が進むことによりＭＥＥＦが増加し、これにともなってレジストパターンの寸法変動も増加するという傾向がある。  
縮小倍率１／４のスキャン型露光装置においては、レチクルに形成されるパターンがウェーハ上に１／４に縮小転写される。ＥＭＭＦが１の場合、レチクル上の寸法変動が１０ナノメータであれば、ウェーハ上では２．５ナノメータに低減されることになる。しかし、ＥＭＭＦが５の場合、１２．５ナノメータも変動してしまうことになる。
【００１８】
このように、１００ナノメータレベルの微細化リソグラフィーにおいて、寸法バジェット（budget）を考える上でＭＥＥＦによるフォーカス変動による誤差が大きな割合をしめている。これは、先に説明した同期精度をさらに深刻化するものであり、同期精度の改善がますます必要となってくる。
【００１９】
本発明はかかる課題の認識に基づいてなされたものであり、その目的は、スキャン移動中の振動により影響を受けにくく寸法バラツキなどが低減された半導体装置、ウェーハ、半導体装置の設計方法及び製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
半導体装置においては、配線幅もしくは配線ピッチが最小となる配線層において、データ量の優位な配線（使用頻度の高い配線）の配線方向をそろえ、この長さ方向をスキャン型露光装置のスキャン方向と同一方向とする。また、半導体装置が複数搭載されるウェーハにおいても、個々の半導体装置において同様となる。
【００２１】
すなわち、本発明の第１の態様によれば、
半導体基板上に形成される複数の素子と、
前記素子上にそれぞれ絶縁膜を介して形成される複数の配線層と、
を備え、
前記複数の配線層のうち、配線幅もしくは配線ピッチが最小である配線層において、使用率の高い配線の長さ方向が半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一である半導体装置を提供する。
なお、完成した半導体装置のチップ（ダイ）の形状が長方形の場合には、その半導体装置を製造する際に用いる露光装置のウェーハステージのスキャン方向は、通常、チップの長手方向に対して平行な方向である。
【００２２】
また、半導体基板上に形成される複数の素子と、
前記素子上に絶縁膜を介して形成され、前記素子どうしを接続する第1の配線層と、
前記第1の配線層上に絶縁膜を介して形成され、前記第1の配線層どうしを接続する第２の配線層と、
前記第２の配線層上に絶縁膜を介して形成され、前記第２の配線層どうしを接続する第３の配線層と、
を備え、
前記第１の配線層において、使用率の高い配線の長さ方向が半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一である半導体装置を提供する。
【００２３】
また、外部との信号のやりとりを行うＩＯ部と、信号処理を行うロジック部とを備え、前記ロジック部は、1対のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタより構成される複数の基本セルが規則的に配列されて構成される２以上のロジックブロックを有し、それぞれのロジックブロックにおいて前記基本セルのサイズが統一されている半導体装置であって、
少なくとも１以上のロジックブロックにおいて、前記基本セル間を接続する複数の配線層のうち、配線幅もしくは配線ピッチが最小である第1の配線層において、使用率の高い配線の長さ方向が半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一である半導体装置を提供する。
【００２４】
ここで、前記基本セルを構成するＰ型ＭＯＳトランジスタもしくはＮ型ＭＯＳトランジスタの拡散層の長さが、前記第1の配線層上に絶縁膜を介して形成される第２の配線層における電源配線もしくは基準電位配線のピッチより小さいロジックブロックにおいて、前記第１の配線層における使用率の高い配線の長さ方向が前記トランジスタの拡散層の長さ方向と同じであることを特徴とする半導体装置を提供する。
【００２５】
ここで、前記基本セルを構成するトランジスタの拡散層の長さが、前記第1の配線層上に絶縁膜を介して形成される第２の配線層における電源配線もしくは基準電位配線のピッチより大きいロジックブロックにおいて、前記第１の配線層における使用率の高い配線の長さ方向が前記トランジスタの拡散層の長さ方向と直交する半導体装置を提供する。
【００２６】
さらに、前記第１の配線層において、前記使用率の高い配線と直交する配線の幅もしくは配線間隔は、前記使用率の高い配線の幅もしくは間隔より大きいの半導体装置を提供する。
【００２７】
さらに、前記使用率の高い配線の最小配線幅が０．１５マイクロメータ以下であることを特徴とする半導体装置を提供する。
【００２８】
さらに、前記使用率の高い配線の最小配線間隔が０．１５マイクロメータ以下である半導体装置を提供する。
【００２９】
さらに、前記使用率の高い配線の最小配線ピッチが０．３マイクロメータ以下である半導体装置を提供する。
【００３０】
また、本発明の別の態様によると、円形の外周の一部に切り欠きもしくはオリフラを有するウェーハであって、
前記ウェーハ上に形成される複数の半導体装置の配線層のうち、配線幅もしくは配線ピッチが最小である配線層において使用率の高い配線の長さ方向が、前記切り欠きもしくはオリフラが形成される接線方向に対して直交するウェーハを提供する。
【００３１】
また、本発明のさらに別の態様によると、複数のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが交互に配置される複数の回路ブロックを有する半導体装置の設計方法であって、
少なくとも１つの前記回路ブロックにおいて前記Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ間を接続する配線層のうち、配線幅もしくは配線ピッチが最小である第1の配線層において使用率の高い配線の長さ方向を半導体装置の製造に用いる露光装置のウェーハステージのスキャン方向と同一方向とする半導体装置の設計方法を提供する。
【００３２】
ここで、前記第１の配線層において、前記使用率の高い配線と直交する配線の幅もしくは配線間隔は、前記使用率の高い配線の幅もしくは間隔より大きい半導体装置の設計方法を提供する。
【発明の効果】
【００３３】
本発明によれば、多層配線を有する半導体装置の配線幅もしくは配線ピッチが最小となる配線層において、データ量の優位な配線（使用頻度の高い配線）の長さ方向をスキャン型露光装置のスキャン方向と同じくする。すなわち、振動の方向をパターンの長さ方向とすることで、ズレの影響を最小限に抑えることができる。データ量の優位な配線は通常、パターンの縦横比が大きいので、隣接するパターンとのマージンが厳しくなる配線の長さ方向でのＭＥＡＮ値およびＭＳＤ値を低減することにより、プロセスマージンを大きくすることができる。
【発明を実施するための最良の形態】
【００３４】
本発明者は、スキャン型露光装置におけるプロセスマージンを改善するために、配線と振動、言い換えれば配線とスキャン方向の関係を精査した。  
図１は、ＭＳＤ値をずらして撮影したスキャン露光後の配線の写真である。図１（ａ）は長さ方向がスキャン方向と同じ配線（以下、縦方向配線）、図１（ｂ）は長さ方向がスキャン方向と直交する配線（以下、横方向配線）の写真をそれぞれ表す。ＭＳＤ値はそれぞれ、上段が２０、下段が１５となっている。図１（ｂ）に表す横方向配線は全体にパターンのコントラスト値が低く、ＭＳＤ値を１５から２０にすることでその違いはさらに明白になる。これに対して、図１（ｂ）に表す縦方向配線は横方向配線に比べてコントラスト値は高く、ＭＳＤ値を１５から２０にしてもパターン形状に大差がない。
【００３５】
この現象について図面を用いて説明する。  
図２は、レチクルのスキャン方向とレジスト形状の関係を説明する模式図である。この場合のスキャン方向とは、ステージが移動する方向である。  
図２（ａ）は、縦方向配線のスリットとレジスト形状を表している。レチクルに形成されるスリット２０１の移動には、その移動方向の振動によるＭＥＡＮ値とＭＳＤで決まるズレ２０２がともなう。こうして露光されたレジスト２０３は、設計寸法よりも振動の方向に広がった形状となる。  
図２（ｂ）は、横方向配線のスリットとレジストの形状を表している。レチクルに形成されるスリット２０４の移動には、その移動方向の振動によるＭＥＡＮ値とＭＳＤで決まるズレ２０５がともなう。こうして露光されたレジスト２０６は、設計寸法よりも振動の方向に広がった形状となる。
【００３６】
図２（ａ）と（ｂ）を比較して分かるように、同じ同期精度であっても横方向配線の方がパターン形状の変動が激しい。また、パターン幅が広がってしまうことにより、レチクル上での配線間隔２０７がウェーハ上での配線間隔２０８になってしまい、配線間隔がつつぶれてしまう。このような現象が例えば図１３に表すＭ１配線層で生じた場合、配線間隔が極めて小さいため、隣接する配線が接触して製品不良の原因となる。
【００３７】
このように、配線の長さ方向とスキャン方向の関係を確認した発明者らは、従来限定されていなかった配線方向を見直し、ＡＳＩＣの配線設計を行うことにした。  
先に、図１１を用いて説明したが、一般的なＡＳＩＣはいくつかのプリミティブブロック１１０２、１１０３を有しており、これらのプリミティブブロックはブロック毎の特徴がある。ブロックの特徴に応じて、いろいろなセル高さ（図１２、１２０４）が用意される。プリミティブブロックは、多機能ロジックブロックと高性能ロジックブロックに大別される。  
多機能ロジックブロックにおいては、セル高さは電源ピッチより小さい場合が多いためめ、セルどうしを接続する配線が多用される。すなわち、使用頻度の高い配線はセル高さ方向に直交する。一方、高性能ロジックブロックにおいては、ドライブ能力を要求されるセルが多く、セル高さは大きくなる傾向にある。このような場合、使用頻度の高い配線はセル高さ方向と平行して形成されている。この使用頻度の高い配線の長さ方向は、配線長さが優位な方向と呼ばれ、プリミティブセルの配置から決定される。
【００３８】
本発明者は、これまで分かってきた内容を踏まえて、プロセスウインドウを広げるべく、配線長さが優位な方向と露光装置のスキャン方向を同じくする半導体装置の設計を行った。
【００３９】
以下に、本発明の第1の実施の形態を図面を参照に説明する。  
図３は、本発明の第1の実施の形態にかかる半導体装置の多機能ロジックブロックにおけるＭ１配線層の一部を拡大した模式図である。最小配線幅３０１と最小配線間隔３０２は、ともに９０ナノメータである。このような高密度プリミティブでは、セルの高さが電源メッシュより低くなる。この場合にはセルの高さ方向を図３中で示すＸ方向に配置する。こうすることで、配線の優位な長さ方向がＹ方向となり、Ｙ方向がスキャン方向になる。
なお、完成した半導体装置のチップ（ダイ）の形状が長方形の場合には、その半導体装置を製造する際に用いる露光装置のウェーハステージのスキャン方向は、通常、チップの長手方向に対して平行な方向である。
【００４０】
図４は、本発明の第1の実施の形態にかかる半導体装置の高性能ロジックブロックにおけるＭ１配線層の一部を拡大した模式図である。最小配線幅４０１と最小配線間隔４０２は、図３と同様、９０ナノメータである。高性能ロジックブロックでは、セルの高さが電源メッシュより高くなることが多い。このような場合、セルの高さ方向を図４中で示すＹ方向に配置する。こうすることで、配線の優位な長さ方向もＹ方向となり、Ｙ方向がスキャン方向となる。
【００４１】
ＡＳＩＣは複数のロジックブロックより構成されるが、ブロック毎にセル高さと電源メッシュとの関係を調べて、セルの配置を決定する。こうすることで配線の優位な長さ方向をそろえることが可能となり、この方向にスキャンを行うことで、プロセスマージンを大きくすることができる。配線の優位な長さ方向に伸びる配線は使用頻度の高い配線と言うことができる。一般的に、不良は配線の使用頻度とも大きな相関関係があるので、この配線におけるプロセスの精度を向上させることで、歩留まりも向上する。  
図５は、本発明の第１の実施の形態にかかる半導体装置と、従来の半導体装置のＴＥＧ（Test Element Group：特性評価用素子）における不良発生頻度を比較した図表である。従来３０〜３５パーセント程度であった歩留まりが、７０〜８０パーセントまで向上しているのが分かる。
【００４２】
次に、本発明の第２の実施の形態を図面を参照に説明する。  
図６は、本発明の第２の実施の形態にかかる半導体装置の多機能ロジックブロックにおけるＭ１配線層の一部を拡大した模式図、図７は、本発明の第２の実施の形態にかかる半導体装置の高性能ロジックブロックにおけるＭ１配線層の一部を拡大した模式図である。図６、７ともにセルの配置に関しては、図３、４と同様である。また、Ｙ方向の最小配線幅６０１、７０１と最小配線間隔６０２、７０２についても、図３、４同様、９０ナノメータである。これに対して、Ｘ方向の配線の最小配線幅６０３、７０３を１２０ナノメータと大きめに設定する。
【００４３】
このように、スキャン方向に直交する配線の配線幅のマージンを大きくすることで、さらにプロセスマージンを大きくすることができる。  
図８は、本発明の第１の実施の形態にかかる半導体装置と、本発明の第２の実施の形態にかかる半導体装置のＴＥＧにおける不良発生頻度を比較した図表である。第１の実施の形態において７０〜８０パーセントであった歩留まりが、第２の実施の形態においては１００パーセントまで改善されることがわかる。このように、スキャン方向に直交する配線のプロセスマージンを見直すことで、パターンの崩壊による不良発生を抑えることが可能となる。
【００４４】
図９は、最小設計寸法と本発明の実施の形態にかかる半導体装置の歩留まり改善率との相関関係を表した図表である。図より明らかなように、最小設計寸法が０．１５ナノメータより小さい場合に改善効果が顕著に現れている。これは、先に説明したＭＥＥＦ値と設計寸法の感度が、このレベルに達した際に大きな効果をもたらすからであると考えられる。
【００４５】
図１０は、半導体装置が搭載されるウェーハとスキャン方向の関係を表す模式図である。ウェーハ１００１上には複数の半導体装置１００２がＸＹ方向に整然と形成される。これら半導体装置１００２には幾層もの金属配線が絶縁膜を介して形成されている。一般的に、配線幅および配線間隔が最小となる配線を有するＭ１配線層において、使用頻度の高い配線の長さ方向は統一されており、これがＹ方向、すなわちスキャン方向となっている。ウェーハには、オリフラ１００４もしくは切り欠き１００５と呼ばれる製造上の目印が設けられているが、これらが設けられた円周の接線方向と直交する方向をスキャン方向とすることが、半導体露光装置においては一般的である。
【００４６】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００４７】
例えば、半導体装置を構成する各要素の具体的な形状やサイズ、レイアウト、材質、ウェーハのサイズ、製造に必要とされるプロセスなどに関しては、本発明の実施の形態として前述したもの以外にも当業者が適宜設計したものも本発明の範囲に包含される。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、ウェーハおよび半導体装置の製造方法は、本発明の範囲に包含される。
【図面の簡単な説明】
【００４８】
【図１】ＭＳＤ値をずらして撮影したスキャン露光後の配線の写真である。
【図２】レチクルのスキャン方向とレジスト形状の関係を説明する模式図である。
【図３】本発明の第1の実施の形態にかかる半導体装置の多機能ロジックブロックにおけるＭ１配線層の一部を拡大した模式図である。
【図４】本発明の第1の実施の形態にかかる半導体装置の高性能ロジックブロックにおけるＭ１配線層の一部を拡大した模式図である。
【図５】本発明の第１の実施の形態にかかる半導体装置と、従来の半導体装置のＴＥＧにおける不良発生頻度を比較した図表である。
【図６】本発明の第２の実施の形態にかかる半導体装置の多機能ロジックブロックにおけるＭ１配線層の一部を拡大した模式図である。
【図７】本発明の第２の実施の形態にかかる半導体装置の高性能ロジックブロックにおけるＭ１配線層の一部を拡大した模式図である。
【図８】本発明の第１の実施の形態にかかる半導体装置と、第２の実施の形態にかかる半導体装置のＴＥＧにおける不良発生頻度を比較した図表である。
【図９】最小設計寸法と本発明の実施の形態にかかる半導体装置の歩留まり改善率との相関関係を表した図表である。
【図１０】半導体装置が搭載されるウェーハとスキャン方向の関係を表す模式図である。
【図１１】一般的なＡＳＩＣ製品の概要を表す模式図である。
【図１２】図１１に表すＡＳＩＣ製品のプリミティブブロック１１０２の一部領域１１０５の拡大図である。
【図１３】図１２に表すプリミティブセル１２０３の拡大図である。
【図１４】プリミティブセルを用いた２段インバータの構成を表す模式図である。
【図１５】３層配線で構成されるＡＳＩＣ製品の製造工程を表す模式図である。
【図１６】一般的なスキャン型露光装置の概略を表す模式図である。
【図１７】ステッパ型露光装置とスキャン型露光装置におけるレンズと露光領域の関係を表した模式図である。
【図１８】レチクルの相対移動にともなう位置ズレの様子を表す模式図である。
【符号の説明】
【００４９】
２０１、２０４、１７０４、１８０１、１８０２、１８０３、１８０４    スリット
２０２、２０５    ズレ
２０３、２０６    レジスト
２０７、２０８    配線間隔
３０１、４０１    最小配線幅
３０２、４０２、６０２、７０２    最小配線間隔
６０１、７０１    Ｙ方向配線の最小配線幅
６０３、７０３    Ｘ方向配線の最小配線幅
１００１    ウェーハ
１００２    半導体装置
１００４    オリフラ
１００５    切り欠き
１１０１    Ｉ／Ｏブロック
１１０２、１１０３    プリミティブブロック
１１０５    一部領域
１２０１、１２０２、１４０１、１４０２    トランジスタ
１２０３    プリミティブセル
１２０４    セル高さ
１２０５    マクロ幅
１２０６、１２０８    電源配線
１２０７、１２０９    信号線
１３０４    ビア
１４０３    拡散層
１４０４、１５０５    ゲート電極
１４０６    ローカル配線
１５０１    Ｐ型シリコン基板
１５０２    Ｎ型ソース領域
１５０３    Ｎ型ドレイン領域
１５０４    ゲート絶縁膜
１５０６、１５０８、１５１２、１５１４、１５１６    層間絶縁膜
１５０７    プラグ導体
１５０８    絶縁膜
１５０９    配線用溝
１５１０    導体膜
１５１１、１５１３、１５１５    配線層
１５１７    電極
１６０１    光源
１６０２    レチクル
１６０３    ウェーハ
１６０４    レンズ系
１６０６    レチクル・スキャン・ステージ
１６０７    ウェーハ・スキャン・ステージ
１７０１、１７０３  レンズ
１７０２、１７０５    露光領域
１８０５、１８０６、１８０７    移動距離
１８０８、１８０９ズレ
【図２】
2006100491.tif 000003
【図３】
2006100491.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１】
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