(57)【要約】【課題】  ＭＯＳ型ダイオード素子等を用いた工程中チャージアップ保護素子のゲート絶縁膜の定電圧ＴＤＤＢ寿命を確保する。【解決手段】  Ｎ型半導体基板１上に、Ｎ型ウェル２で互いに電気的に分離された、第１のＰ型ウェル３と第２のＰ型ウェル４および素子分離膜５が形成されている。第１のＰ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタが形成され、第２のＰ型ウェル４上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。第２のＰ型ウェル４に印加する第１の電圧を、第１のゲート電極８に印加する第２の電圧と第１のＰ型ウェル３に印加する第３の電圧との間の電圧に設定する回路を備えている。【選択図】  図１
2006100617.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され、互いに電気的に絶縁分離された第１導電型の第１のウェル領域および第１導電型の第２のウェル領域と、
前記第１のウェル領域内に形成された、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、
前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、
前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、
前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続され、
前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えていることを特徴とする半導体装置。
【請求項２】
半導体基板に形成され、互いに電気的に絶縁分離された第１導電型の第１のウェル領域および第２導電型の第２のウェル領域と、
前記第１のウェル領域内に形成された、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、
前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、
前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、
前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続され、
前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えていることを特徴とする半導体装置。
【請求項３】
前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子である請求項１または２記載の半導体装置。
【請求項４】
半導体基板に形成された第１のウェル領域および第２のウェル領域と、前記第１のウェル領域内に形成された第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続された半導体装置の駆動方法であって、
前記第１のウェル領域と前記第２のウェル領域は同じ導電型で互いに電気的に絶縁分離され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定することを特徴とする半導体装置の駆動方法。
【請求項５】
半導体基板に形成された第１のウェル領域および第２のウェル領域と、前記第１のウェル領域内に形成された第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続された半導体装置の駆動方法であって、
前記第１のウェル領域と前記第２のウェル領域は異なる導電型で互いに電気的に絶縁分離され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定することを特徴とする半導体装置の駆動方法。
【請求項６】
前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子である請求項４または５記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその駆動方法に関し、特に、絶縁膜の工程中におけるチャージアップダメージを低減する半導体装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、ＭＯＳ型トランジスタのゲート絶縁膜が薄膜化されている。しかしながら、拡散工程中におけるチャージアップダメージにより、ゲート絶縁膜が破壊されることが懸念される。
【０００３】
そこで、保護したいＭＯＳ型トランジスタ素子のゲート絶縁膜よりもさらに薄いゲート絶縁膜を有するＭＯＳ型ダイオード素子をＭＯＳ型トランジスタのゲート電極に接続することにより、拡散工程中のチャージアップダメージを防止する方法が提案されている。
【０００４】
以下、図６を参照しながら、特許文献１に示されている方法について説明する。
【０００５】
図６のように、従来例では、Ｎ型半導体基板１上に、第１のＰ型ウェル３、素子分離膜５が形成され、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタ素子と、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。
【０００６】
ここで、第２のゲート絶縁膜７の膜厚は、第１のゲート絶縁膜６の膜厚よりも薄く（約半分）設定されている。このため、第２のゲート絶縁膜７の耐圧（実線）は、第１のゲート絶縁膜６の耐圧（点線）よりも低い（実施形態の図２参照）。この特性差により、拡散工程中のチャージアップが起こった場合、ＭＯＳ型トランジスタの第１のゲート絶縁膜６が破壊耐圧に至る前に、ＭＯＳ型ダイオード素子の第２のゲート絶縁膜７からチャージアップされた電荷が逃げるので、ＭＯＳ型トランジスタの第１のゲート絶縁膜６が破壊することを防止することができる。
【０００７】
一般には、拡散層型ダイオード素子で拡散工程中におけるチャージアップダメージを防止するが、上記したＭＯＳ型ダイオード素子を用いることには、以下の２点の利点がある。１点目は、耐圧を低めに設定しやすいことであり、２点目は、ゲート電極形成工程でＭＯＳ型トランジスタ素子とＭＯＳ型ダイオード素子を電気的に接続でき、このゲート電極形成工程以降の工程において拡散工程中のチャージアップダメージを防止できることである。
【０００８】
一方、拡散層型ダイオード素子を用いる場合には、第１層メタル配線工程に至るまでＭＯＳ型トランジスタ素子のゲート電極８と拡散層型ダイオード素子とを電気的に接続できず、ゲート電極形成工程から第１層メタル配線工程までの間、拡散工程中のチャージアップダメージを防止できないので、デバイスによっては致命的な問題となりうる。
【特許文献１】特開平５−６７７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記した従来例では、拡散完了後の使用状態における電源電圧に対し、ＭＯＳ型ダイオード素子を構成する第２のゲート絶縁膜の定電圧ＴＤＤＢ寿命がもたないという問題が起きる。
【００１０】
したがって、この発明の目的は、前記に鑑み、ＭＯＳ型ダイオード素子等を用いた工程中チャージアップ保護素子のゲート絶縁膜の定電圧ＴＤＤＢ寿命を確保することができる半導体装置およびその駆動方法を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体基板に形成され、互いに電気的に絶縁分離された第１導電型の第１のウェル領域および第１導電型の第２のウェル領域と、前記第１のウェル領域内に形成された、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えている。
【００１２】
請求項２記載の半導体装置は、半導体基板に形成され、互いに電気的に絶縁分離された第１導電型の第１のウェル領域および第２導電型の第２のウェル領域と、前記第１のウェル領域内に形成された、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えている。
【００１３】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子である。
【００１４】
請求項４記載の半導体装置の駆動方法は、半導体基板に形成された第１のウェル領域および第２のウェル領域と、前記第１のウェル領域内に形成された第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続された半導体装置の駆動方法であって、前記第１のウェル領域と前記第２のウェル領域は同じ導電型で互いに電気的に絶縁分離され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する。
【００１５】
請求項５記載の半導体装置の駆動方法は、半導体基板に形成された第１のウェル領域および第２のウェル領域と、前記第１のウェル領域内に形成された第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された第２のゲート絶縁膜および第２のゲート電極を有するＭＯＳ型半導体素子とからなり、前記第２のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１のゲート電極と前記第２のゲート電極は互いに電気的に接続された半導体装置の駆動方法であって、前記第１のウェル領域と前記第２のウェル領域は異なる導電型で互いに電気的に絶縁分離され、前記第２のウェル領域に印加する第１の電圧を、前記第１のゲート電極に印加する第２の電圧と前記第１のウェル領域に印加する第３の電圧との間の電圧に設定する。
【００１６】
請求項６記載の半導体装置の駆動方法は、請求項４または５記載の半導体装置の駆動方法において、前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子である。
【発明の効果】
【００１７】
この発明の請求項１記載の半導体装置によれば、ＭＯＳ型ダイオード素子等の半導体素子が配置されている第１の導電型の第２のウェル領域に印加する第１の電圧を、第１のゲート電極に印加する第２の電圧と、ＭＯＳ型トランジスタ素子が配置されている第１の導電型の第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えているので、ダイオード素子を構成する第２のゲート絶縁膜にかかる電圧を緩和することができる。このため、第２のゲート絶縁膜の定電圧ＴＤＤＢ寿命を十分に確保することが可能となる。第２の電圧と第３の電圧との間の電圧の発生は、電源電圧から、複数個のトランジスタを介すことにより、そのしきい値電圧分だけ降下する回路方式など、比較的簡便な回路で実現可能である。
【００１８】
この発明の請求項２記載の半導体装置によれば、ＭＯＳ型ダイオード素子等の半導体素子が配置されている第２の導電型の第２のウェル領域に印加する第１の電圧を、第１のゲート電極に印加する第２の電圧と、ＭＯＳ型トランジスタ素子が配置されている第１の導電型の第１のウェル領域に印加する第３の電圧との間の電圧に設定する回路を備えているので、請求項１と同様の効果が得られる。
【００１９】
請求項３では、請求項１または２記載の半導体装置において、第１のゲート絶縁膜はトラップ特性を有し、第１のゲート絶縁膜と第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子であることが好ましい。
【００２０】
この発明の請求項４記載の半導体装置の駆動方法によれば、ＭＯＳ型トランジスタ素子が配置されている第１のウェル領域とＭＯＳ型ダイオード素子等の半導体素子が配置されている第２のウェル領域は同じ導電型で互いに電気的に絶縁分離され、第２のウェル領域に印加する第１の電圧を、第１のゲート電極に印加する第２の電圧と第１のウェル領域に印加する第３の電圧との間の電圧に設定するので、ダイオード素子を構成する第２のゲート絶縁膜にかかる電圧を緩和することができ、第２のゲート絶縁膜の定電圧ＴＤＤＢ寿命を十分に確保することが可能となる。
【００２１】
この発明の請求項５記載の半導体装置の駆動方法によれば、ＭＯＳ型トランジスタ素子が配置されている第１のウェル領域とＭＯＳ型ダイオード素子等の半導体素子が配置されている第２のウェル領域は異なる導電型で互いに電気的に絶縁分離され、第２のウェル領域に印加する第１の電圧を、第１のゲート電極に印加する第２の電圧と第１のウェル領域に印加する第３の電圧との間の電圧に設定するので、請求項４と同様の効果が得られる。
【００２２】
請求項６では、請求項４または５記載の半導体装置の駆動方法において、第１のゲート絶縁膜はトラップ特性を有し、第１のゲート絶縁膜と第１のゲート電極を有するＭＯＳ型トランジスタ素子は電荷トラップ型メモリ素子であることが好ましい。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の第１の実施形態を図１および図２に基づいて説明する。図１は本発明の第１の実施形態の半導体装置の断面図、図２はゲート絶縁膜の電流特性図である。
【００２４】
まず、図１に示すように、本実施形態の半導体装置では、Ｎ型半導体基板１上に、Ｎ型ウェル２で互いに電気的に分離される第１のＰ型ウェル３と第２のＰ型ウェル４、素子分離膜５が形成され、第１のＰ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタ素子が、第２のＰ型ウェル４上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。ＭＯＳ型トランジスタ素子のゲート電極（第１のゲート電極）８とＭＯＳ型ダイオード素子のゲート電極（第２のゲート電極）８は互いに電気的に接続されている。
【００２５】
また、従来技術と同様に第２のゲート絶縁膜７の膜厚は、第１のゲート絶縁膜６の膜厚よりも薄く（約半分）設定されている。このため、図２に示すように、第２のゲート絶縁膜７の耐圧（実線）は、第１のゲート絶縁膜６の耐圧（点線）よりも低く設定されている。また、第２のＰ型ウェル４に印加する第１の電圧を、第１のゲート電極８に印加する第２の電圧と第１のＰ型ウェル３に印加する第３の電圧との間の電圧に設定する回路を備えている。好ましくは第１の電圧を第２の電圧と第３の電圧のほぼ中間の電圧に設定する。
【００２６】
このように、本実施形態においては、ＭＯＳ型トランジスタ素子が形成される第１のＰ型ウェル３とＭＯＳ型ダイオード素子が形成される第２のＰ型ウェル４とが電気的に絶縁されていることが特徴である。
【００２７】
以下、本発明の第１の実施形態に係る半導体装置の駆動方法について、一例として０.１８μｍレベルの半導体装置の場合について、具体的に説明する。
【００２８】
０.１８μｍレベルのＭＯＳ型トランジスタ素子は、電源電圧１.８Ｖに対し、第１のゲート絶縁膜６を約３.５ｎｍの厚さに、第２のゲート絶縁膜７を約１.８ｎｍの厚さに設定される。動作中には、電源電圧１.８ＶをＭＯＳ型トランジスタ素子のゲート電極８に、接地電位０Ｖを第１のＰ型ウェル３に印加する。この場合、もし、第２のＰ型ウェル４にも接地電位０Ｖを印加した場合には、
（１）第１のゲート絶縁膜６にかかる電界＝１.８Ｖ／３.５ｎｍ≒５.０ＭＶ／ｃｍ
（２）第２のゲート絶縁膜７にかかる電界＝１.８Ｖ／１.８ｎｍ≒１０.０ＭＶ／ｃｍ
となる。
【００２９】
一般的に、シリコン酸化膜で形成されるゲート絶縁膜の定電圧ＴＤＤＢ寿命は、約５ＭＶ／ｃｍで１０年強の寿命になり、１０.０ＭＶ／ｃｍでは１年未満となる。すなわち、この場合、第２のゲート絶縁膜７は、１０年の製品保証ができない。
【００３０】
この課題を解決するため、本実施形態では、ＭＯＳ型トランジスタ素子のゲート電極８に１.８Ｖ、第１のＰ型ウェル３に０Ｖを印加する場合に、第２のＰ型ウェル４にたとえば０.９Ｖを印加することにより、ＭＯＳ型ダイオード素子のゲート電極８と第２のＰ型ウェル４の間にかかる電圧を１.８Ｖ−０.９Ｖ＝０.９Ｖと、ＭＯＳ型トランジスタ素子のゲート電極８と第２のＰ型ウェル４の間にかかる電圧１.８Ｖの半分に低減する。
【００３１】
なお、上記の駆動方法を行なうための回路としては、０.９Ｖの発生は、１.８Ｖの電源から、複数個のトランジスタを介すことにより、そのしきい値電圧分だけ降下する回路方式など、比較的簡便な回路で実現可能である。
【００３２】
これにより、
（３）第２のゲート絶縁膜７にかかる電界＝０.９Ｖ／１.８ｎｍ≒５.０ＭＶ／ｃｍ
に低減することができ、第２のゲート絶縁膜７の定電圧ＴＤＤＢ寿命を１０年以上確保可能になる。
【００３３】
なお、本実施形態では電源電圧の約１／２を第２のＰ型ウェル４に印加した場合について説明したが、これに限定されるものではなく、第２の電圧と第３の電圧との間の電圧であって、第２のゲート絶縁膜７の定電圧ＴＤＤＢ寿命を製品保証時間以上にできる電圧であれば良い。
【００３４】
以下、本発明の第２の実施形態を図３に基づいて説明する。図３は本発明の第２の実施形態の半導体装置の断面図である。
【００３５】
まず、図３に示すように、本実施形態の半導体装置では、Ｐ型半導体基板１０上に、Ｎ型ウェル２および深いＮ型ウェル９により互いに電気的に分離される第１のＰ型ウェル３と第２のＰ型ウェル４、素子分離膜５が形成され、第１のＰ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタ素子が、第２のＰ型ウェル４上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。
【００３６】
このように、本実施形態においても、ＭＯＳ型トランジスタ素子が形成される第１のＰ型ウェル３とＭＯＳ型ダイオード素子が形成される第２のＰ型ウェル４とが電気的に絶縁されていることが特徴である。
【００３７】
なお、本発明の第２の実施形態に係る半導体装置の駆動方法およびそのための回路構成については、上記した第１の実施形態と全く同様な電圧駆動方法および回路構成が可能であり、ここでの説明は省略する。
【００３８】
第２の実施形態に拠れば、一般的なＣＭＯＳロジック製品で使用されているＰ型半導体基板１０においても、本発明を適用することが可能になる。
【００３９】
以下、本発明の第３の実施形態を図４および図５に基づいて説明する。図４は本発明の第３の実施形態の半導体装置の断面図、図５は第３の実施形態におけるゲート絶縁膜の電流特性図である。
【００４０】
まず、図４に示すように、本実施形態の半導体装置では、Ｐ型半導体基板１０上に、Ｎ型ウェル２とＰ型ウェル３、素子分離膜５が形成され、Ｐ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタ素子が、Ｎ型ウェル２上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。
【００４１】
この実施形態でも、ＭＯＳ型トランジスタ素子とＭＯＳ型ダイオード素子の形成されるウェルが電気的に絶縁されており、第１の実施形態と同様な電圧駆動方法および回路構成が可能である。ただし、この場合は、工程中のチャージアップ保護時の電流特性が図５のようになる。図５において、第２のゲート絶縁膜７の耐圧は実線、第１のゲート絶縁膜６の耐圧は点線で示す。すなわち、負電圧方向の工程中のチャージアップ保護能力は低下するが、正電圧方向の工程中のチャージアップ保護能力は向上する。
【００４２】
本実施形態によれば、深いＮ型ウェルを形成することなく、一般的なＣＭＯＳロジック製品で使用されているＰ型半導体基板１０においても、本発明を適用することが可能になる。また、特に、正方向のチャージアップが気になるデバイスに対しては、第１および第２の実施形態よりも、より有効な保護手段になる。
【００４３】
なお、上記した第１乃至第３の実施形態では、保護されるＭＯＳ型トランジスタ素子をＰ型ウェル内に配置したＮＭＯＳ型トランジスタ素子で説明したが、Ｎ型ウェル内に配置したＰＭＯＳ型トランジスタであってもよい。
【００４４】
また、保護されるＭＯＳ型トランジスタ素子は、トラップ特性を有するゲート絶縁膜を用いた電荷トラップ型メモリ素子でも良い。この場合、電荷トラップ型メモリ素子のゲート絶縁膜耐圧は、電荷がトラップされ始める電圧で定義される。
【００４５】
特に、電荷トラップ型メモリにおいては、拡散終了後のしきい値電圧で動作が決まる方式もあり、本実施形態のように、ゲート電極形成工程以降の工程におけるチャージアップ保護手段が極めて有効になる。
【００４６】
また、ＭＯＳ型トランジスタ素子とＭＯＳ型ダイオード素子のゲート電極は、ゲート電極形成工程ではなく、メタル配線工程で接続しても良い。
【００４７】
また、ＭＯＳ型ダイオード素子は、ソース・ドレイン拡散層を有するＭＯＳ型トランジスタ素子であっても良い。
【産業上の利用可能性】
【００４８】
本発明に係る半導体装置およびその駆動方法は、保護ダイオード素子を構成する第２のゲート絶縁膜にかかる電圧を緩和することができ、第２のゲート絶縁膜の定電圧ＴＤＤＢ寿命を十分に確保することが可能となるものであり、絶縁膜の工程中におけるチャージアップダメージを低減する半導体装置およびその駆動方法等に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態の半導体装置の断面図である。
【図２】図１，３，６に対応するゲート絶縁膜の電流特性図である。
【図３】本発明の第２の実施形態の半導体装置の断面図である。
【図４】本発明の第３の実施形態の半導体装置の断面図である。
【図５】図４に対応するゲート絶縁膜の電流特性図である。
【図６】従来例の半導体装置の断面図である。
【符号の説明】
【００５０】
１  Ｎ型半導体基板
２  Ｎ型ウェル
３  第１のＰ型ウェル
４  第２のＰ型ウェル
５  素子分離膜
６  第１のゲート絶縁膜
７  第２のゲート絶縁膜
８  ゲート電極
９  深いＮ型ウェル
１０  Ｐ型半導体基板
【図１】
2006100617.tif 000003
【図２】
2006100617.tif 000004
【図３】
2006100617.tif 000005
【図４】
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【図５】
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【図６】
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