(57)【要約】【課題】ディープ・サブミクロン・レイアウトを最適化する方法および装置【解決手段】集積回路（ＩＣ）設計の構成要素（例えばゲート）を、位相シフト処理を使用して識別および製造し、位相シフト処理を使用せずに製造した回路に比べて回路の密度および／または性能を改善することができる。一実施形態では、位相シフト処理を使用して製造される構成要素を含む第１のマスク（例えば位相シフトマスク）を製造する。第１のマスクを使用して作成した構造をさらに処理するための第２のマスク（例えばトリム・マスク）も生成する。これらのマスクはともに、集積回路レイアウトの、位相シフト処理で作成している構造（例えばゲート）とは異なる層中の領域（例えば拡散領域）に基づいて区画される。【選択図】図８
2006178498.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を製造するための１組のマスクのデータを生成する方法であって、該方法は、
互いに隣接する複数の位相シフト領域を定義することにより、該集積回路の第１の層に構造を作成する第１のマスクのデータを生成するステップであって、該互いに隣接する複数の位相シフト領域は、複数のエッジを有し、該複数のエッジは、該作成されるべき構造の一部の上方にある少なくとも１つのエッジを含み、該複数のエッジのうち、該構造の一部の上方にある該少なくとも１つのエッジを除くすべてのエッジが、該集積回路の他の層にある拡散領域の境界から外側に所定の量だけずらされている、ステップと、
該第１のマスクによって生成されたアーチファクトを除去するトリムマスクのデータを生成するステップと
を包含し、
該互いに隣接する複数の位相シフト領域は、異なる量の位相シフトを生じさせる、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は集積回路処理に関する。詳細には、本発明は、ディープ・サブミクロ
ン（＜０．２５μｍ）集積回路処理のための光学修正に関する。
【背景技術】
【０００２】
（発明の背景）
集積回路（ＩＣ）が高密度になると、線および構成要素の幅ならびに線間の隔
離距離はますます小さくなる。現在は、ディープ・サブミクロン（＜０．２５μ
ｍ）処理が行われている。ただし、ディープ・サブミクロン処理では、レチクル
／マスクのパターンの忠実度や光近接効果、レジストおよびエッチング処理中の
拡散およびローディングといったいくつかの要因により、シリコンの歩留りが影
響を受ける。代表的な問題としては、局所的なパターン密度およびトポロジなら
びに線端引き戻しによる線幅の変動がある。
【０００３】
図１ａは、ディープ・サブミクロンの設計レイアウト例である。図１ａは、所
期のレイアウトを表現しているが、ディープ・サブミクロン処理の物理的特性に
より、その結果として生じる回路はこの設計レイアウトとは異なる。図１ｂに、
図１ａの設計に基づく構造の修正前の状態を示す。
【０００４】
図１ｂの構造では、トポロジおよび密度によって線幅が異なり、これが動作の
速度および確度に悪影響を及ぼす恐れがある。また、線の縁部も短くかつ丸めら
れており、これにより接続が断たれたり回路が故障したりする恐れがある。Ｗａ
ｎｇ他に発行された米国特許第５８５８５８０号（「５８０号特許」）には、ゲ
ート幅を、元のサイズからサブミクロン・レベルにすることができる縮小サイズ
まで縮小する方法および装置が開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
’５８０号特許では、第１の実現可能な最小寸法を持つ第１の製造処理から第
２の実現可能な最小寸法を持つ第２の製造処理までの間でゲート・サイズを縮小
する。第２の実現可能な最小寸法は第１の実現可能な最小寸法より小さい。しか
し、’５８０号特許では、第１の処理について集積回路のレイアウトを作成し、
その後、これを第２の処理で使用するために縮小する必要がある。元の回路レイ
アウトに手を加えることができるように改善したディープ・サブミクロン処理が
必要とされている。
【課題を解決するための手段】
【０００６】
（発明の要旨）
集積回路を製造するための位相シフトマスクおよびトリム・マスクを生成する
方法および装置について述べる。集積回路の第１の層に第１の領域を区画する第
１のマスクを生成する。第１の領域は、少なくとも部分的には、集積回路の第２
の層中の領域に基づいている。集積回路の第１の層に第２の領域を区画する第２
のマスクを生成する。第２の領域も、少なくとも部分的には、集積回路の第２の
層中の領域に基づいている。第２のマスクは、第１のマスクによって発生したア
ーチファクトも除去する。
【０００７】
同じ要素を同じ参照番号で示す添付の図面の各図に、限定ではなく例示を目的
として本発明を図示する。
【発明を実施するための最良の形態】
【０００８】
（詳細な説明）
集積回路を製造するための位相シフトマスクおよびトリム・マスクを生成する
方法および装置について述べる。以下の記述には、説明を目的として、本発明が
完全に理解されるように多数の特定の詳細が記載してある。ただし、こうした特
定の詳細を用いずに本発明を実施することができることは、当業者には明らかで
あろう。その他、本発明が曖昧にならないように、構造および装置はブロック図
の形態で示した。
【０００９】
本明細書における「一実施形態」または「ある実施形態」という記述は、その
実施形態と関連づけて説明される特定の特徴、構造、または特性が、本発明の少
なくとも１つの実施形態に含まれる、ということを意味する。また、本明細書中
の様々な箇所に「一実施形態では」という文句が出てくるが、これらは全てが必
ずしも同一の実施形態を指しているわけではない。
【００１０】
ディープ・サブミクロン・レイアウトを最適化する方法および装置について述
べる。集積回路（ＩＣ）設計の構成要素（例えばゲート）を位相シフト処理を使
用して識別および製造し、位相シフト処理を使用せずに製造した回路に比べて回
路の密度および／または性能を改善することができる。一実施形態では、位相シ
フト処理を使用して製造される構成要素を含む第１のマスク（例えば位相シフト
マスク）を生成する。また、第１のマスクを使用して作製した構造をさらに処理
するための第２のマスク（例えばトリム・マスク）も生成する。これらのマスク
はともに、集積回路レイアウトの、位相シフト処理で作製している構造（例えば
ゲート）とは異なる層中の領域（例えば拡散領域）に基づいて決められる。
【００１１】
図２は、集積回路処理装備の一実施形態を示している。図２の装備は本発明で
使用するのに適しており、以下で述べるように、これを使用して構成要素のサイ
ズを縮小することができる。図２の各構成要素の一般的な用途は当技術分野では
既知である。以下では、修正形態についてより詳細に述べる。例えば、レチクル
および／またはマスクの特定の構成および修正形態を図２の残りの構成要素とと
もに使用することができる。
【００１２】
光源２００は、ウェハ２３０に向かう光を供給する。マスク／レチクル２１０
は、ウェハ２３０の所定部分に対して光を遮断する。ステッパ・スキャナ２２０
は、ウェハ２３０上で現像中の複数の集積回路の１つにマスク／レチクル２１０
のパターンを向ける。
【００１３】
図３は、拡散領域の上に２つのゲートを有する設計レイアウトを示している。
本明細書では、図３のレイアウトを使用して本発明を説明する。ただし、本発明
は、図３の設計に限定されることなく使用することができる。
【００１４】
例えば、トランジスタのコレクタおよびエミッタを形成するために、拡散領域
３１０を使用する。拡散領域３１０は、当技術分野で既知の任意の方法で形成す
ることができる。例えば、イオン注入によって拡散領域３１０を形成することが
できる。
【００１５】
金属（またはポリシリコン）領域３００は、各構成要素間の電気的接続をもた
らす。例えば、金属領域３００は、拡散領域３１０を横切る２つのゲート、およ
びこれら２つのゲートの別のデバイス（図３には図示せず）へ接続部する。金属
領域３００は、例えばアルミニウムや銅などで構成することができる。
【００１６】
図４は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスク
の生成に使用される線分指示を備えた図３の設計レイアウトを示している。一実
施形態では、線分を使用して位相シフトマスクの領域を区画する。代替実施形態
では、線分からのずれを使用して位相シフトマスクを区画する。
【００１７】
線分４０５、４４５は、拡散領域３１０の両端の外側にある。線分４００、４
３０は、金属領域３００の各ゲートの中心に対応する。線分４１５、４１０、４
３５、４４０は、各末端線分（すなわち４０５、４４５）とゲート線分（すなわ
ち４００、４３０）とを接続している。線分４２０、４２５は、ゲート線分どう
しを接続している。代替実施形態では、ゲート線分は、金属領域３００の各ゲー
トの中心にはない。
【００１８】
一実施形態では、図４の線分は、拡散領域３１０の境界から所定量だけずれて
いる。一実施形態では、このずれは、０．２５λ／ＮＡより大きい。ただし、λ
は使用する光の波長、ＮＡは使用する開口数である。したがって、ずれはゲート
の幅より大きい。以下でより詳細に述べるように、図４の線分は、拡散領域３１
０の上に製造された位相シフト領域の寸法を示す。拡散領域３１０に基づいて位
相シフト領域を形成することにより、位相シフト技術を使用して生成されるゲー
トその他の領域に基づいて形成する場合より容易に位相シフトマスクを形成する
ことができる。
【００１９】
図５は、本発明の一実施形態による、図３のレイアウトの場合の位相シフトマ
スクを示している。図５に関連して述べる実施形態では、図４に関連して述べた
線分を使用して位相シフトマスクを形成し、本発明によるゲートを生成する。
【００２０】
線分４００、４０５、４１０、４１５は、位相シフトマスクの第１の露光領域
を区画する。線分４３０、４３５、４４０、４４５は、位相シフトマスクの第２
の露光領域を区画する。代替実施形態では、図５の線分からのずれを使用して第
１および第２の露光領域を区画する。
【００２１】
線分４００、４０５、４１０、４１５、ならびに線分４３０、４３５、４４０
、４４５は、位相シフトマスク内の位相シフト領域を決める。一実施形態では、
これらの線分が光を１８０度位相シフトさせる領域を区画し、隣接する領域は光
をシフトさせない。別法として、これらの線分の外部領域を１８０度位相シフト
領域とし、内部領域をゼロ度位相シフト領域とすることもできる。
【００２２】
その他の位相シフト領域および非位相シフト領域を、位相シフトマスクに含め
ることもできる。代替実施形態では、ゼロ度および１８０度以外の位相シフトを
使用することもできる。位相シフトマスクを使用して、位相シフト技術を使用し
て作製されるゲートその他の領域以外に、この金属層に付加的な構造を設けるこ
ともできる。
【００２３】
図６は、本発明の一実施形態による、図３のレイアウトの場合のトリム・マス
クを示している。このトリミング領域は、位相シフトマスクによって発生した、
製造するトランジスタのゲートの一部ではないアーチファクトを除去する。
【００２４】
位相シフトマスクの位相シフト領域に対応するトリミング領域は、線分５００
、５０５、５１０、５１５ならびに線分５３０、５３５、５４０、５４５によっ
て形成される。一実施形態では、トリミング領域を区画する線分は、位相シフト
領域を区画する対応する線分から所定量だけずれている。その他の構造領域（図
６には図示せず）をトリミング・マスクに含めることもできる。
【００２５】
図７は、図３のレイアウトに基づく、結果として生じる回路を示している。拡
散領域３１０は、図３のレイアウトと同じサイズである。一実施形態では、拡散
領域３１０の上の２つのトランジスタ・ゲートの寸法が、図３の元の回路レイア
ウトに比べて小さくなっている。一実施形態では、ゲート間の接続部の寸法が小
さくなっている。したがって、金属またはポリシリコンの領域７００の一部また
は全体の寸法が、図３の回路レイアウトに比べて小さくなっている。
【００２６】
図８は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスク
を生成する流れ図である。ステップ８１０で、設計レイアウトを生成し、かつ／
またはこれにアクセスする。例えば、設計レイアウトは、製造しようとする回路
のＧＤＳ−II記述にすることができる。その他のレイアウト・フォーマットもサ
ポートすることができる。
【００２７】
ステップ８１０で、設計レイアウトにアクセスする。一実施形態では、設計レ
イアウトは、ＧＤＳ−IIフォーマットの回路記述であるが、その他のフォーマッ
トを使用することもできる。設計レイアウトは、その設計レイアウトが記述する
回路を実現するようにマスクおよび／またはレチクルを設計する際の元になる回
路設計を記述したものである。
【００２８】
ステップ８２０で、設計レイアウトに基づいて、位相割当てを行う。一実施形
態では、位相割当ては、使用する集積回路製造処理で実現可能な最小寸法より小
さな寸法を有するゲート構造を作製するために行う。
【００２９】
上述のように、位相割当ては、位相シフト処理を適用する層以外の回路層中の
回路構造に基づいて行う。例えば、位相シフトを使用してゲート構造を作製する
場合には、ゲート構造に対する位相割当ては、ゲート構造をその上に製造する拡
散領域に基づいて行う。位相シフトマスクは位相割当てに基づいて生成する。
【００３０】
ステップ８３０で、トリム・マスクを生成する。トリム・マスクは、位相シフ
トマスクによって生じたアーチファクトを除去する働きをする。一実施形態では
、トリム・マスクは、位相シフトマスクと同じ回路構造に基づいている。トリム
・マスクは、本明細書に記載の２マスク位相シフト処理を使用して作製される構
造以外の構造を形成することもできる。例えば、トリム・マスクは、位相シフト
マスクおよびトリム・マスクを使用して作製されるゲート領域の間に、金属その
他の接続構造を形成することができる。
【００３１】
ステップ８４０で、設計検証を実行する。一実施形態では、設計検証は、位相
割当てを行った後で実行する。通常、設計検証は、設計規則検査および／または
電気的連続性検査を含み、レイアウト対スキーマチック（ＬＶＳ）検査(layout 
versus schematic checking)と呼ばれる。一実施形態では、位相シフトマスクの
レイアウトによって生成された物理ゲート幅では従来の設計検証が失敗する恐れ
があるので、人工ゲート幅を設計検証に使用する。必要なら、設計検証に基づい
て設計に修正を加え、従来のＬＶＳ検査を実行することができる元のレイアウト
・トポロジと一致するようにする。ステップ８５０で、集積回路を製作するため
に使用する複数のマスクを製作する。
【００３２】
図９は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスク
を生成する流れ図である。図９の実施形態では、位相割当ての前に設計検証を実
行する。この実施形態では、縮小したゲート幅が設計検証の失敗を引き起こすこ
とはない。
【００３３】
ステップ９１０で、設計レイアウトにアクセスする。上述のように、このレイ
アウトは、ＧＤＳ−IIフォーマットにすることも、その他任意の適当なフォーマ
ットにすることもできる。ステップ９２０で、設計レイアウトを使用して設計検
証を行う。元の設計レイアウトについて設計検証を実行するので、上述のデュア
ル・マスク位相シフト作製によって生じる縮小寸法により設計検証が失敗するこ
とはない。
【００３４】
ステップ９３０で、位相割当てを行う。一実施形態では、位相割当ては、位相
シフトマスクを適用する層とは異なる回路層中の回路構造に基づいて実行する。
ステップ９４０で、上述の位相割当てに対応する回路層についてトリム・マスク
を生成する。ステップ９５０で、適切なマスクを作製する。
【００３５】
図１０は、一実施形態による、本発明のシミュレーション・ツールと一体化さ
れたＥＤＡツールを示す図である。図示のように、ＥＤＡツール・スーツ１００
０は、前述のように本発明の教示に組み込まれるシミュレーション・ツール１０
０２を含む。さらに、ＥＤＡツール・スーツ１０００は、その他のツール・モジ
ュール１００４を含む。これらのその他のツール・モジュール１００２の例とし
ては、合成モジュールやレイアウト検証モジュールなどがあるが、これらに限定
されない。
【００３６】
図１１は、本発明の実施に使用するのに適したコンピュータ・システムの一実
施形態を示す図である。図示のように、コンピュータ・システム１１００は、シ
ステム・バス１１０６を介して互いに結合されたプロセッサ１１０２およびメモ
リ１１０４を含む。システム・バス１１０６には、ハード・ディスクやフロッピ
ィ・ディスクなどの不揮発性大容量記憶装置１１０８、キーボードやディスプレ
イなどの入出力デバイス１１１０、およびＬＡＮインタフェースなどの通信イン
タフェース１１１２も結合される。これらの要素はそれぞれ、当技術分野で既知
の従来通りの機能を実行する。
【００３７】
特に、システム・メモリ１１０４および不揮発性大容量記憶装置１１０８は、
上述した本発明の教示を実施するプログラム命令の作業コピーおよび永久コピー
を格納するために利用される。システム・メモリ１１０４および不揮発性大容量
記憶装置１１０６は、ＩＣ設計を格納するために利用することもできる。本発明
を実施するためのプログラム命令の永久コピーは、配布元／媒体１１１４および
任意選択で通信インタフェース１１１２を使用して、工場でも現場でも不揮発性
大容量記憶装置にロードすることができる。配布媒体１１１４の例としては、テ
ープやＣＤ−ＲＯＭ、ＤＶＤなどの記録可能媒体がある。一実施形態では、プロ
グラム命令は、図１０のＥＤＡツール１０００を実装するプログラム命令の集合
の一部である。要素１１０２から１１１４の構成は周知であるので、これ以上の
説明はしない。
【００３８】
前述の明細書では、特定の実施形態を参照して本発明について述べた。しかし
、本発明のより広範な主旨および範囲を逸脱することなく、本発明に様々な修正
および変更を加えることができることは明らかであろう。したがって、本明細書
および図面は、限定的な意味ではなく、例示的なものとして解釈すべきものであ
る。
【図面の簡単な説明】
【００３９】
【図１ａ】図１ａは、ディープ・サブミクロン設計レイアウト例を示す図である。
【図１ｂ】図１ｂは、図１ａの設計に基づく構造の修正前の状態を示す図である。
【図２】図２は、集積回路処理装備の一実施形態を示す図である。
【図３】図３は、拡散領域の上に２つのゲートを有する設計レイアウトを示す図である。
【図４】図４は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクの生成に使用される線分指示を備えた図３の設計レイアウトを示している。
【図５】図５は、本発明の一実施形態による、図３のレイアウトの場合の位相シフトマスクを示す図である。
【図６】図６は、本発明の一実施形態による、図３のレイアウトの場合のトリム・マスクを示す図である。
【図７】図７は、図３のレイアウトに基づく、結果として生じる回路を示す図である。
【図８】図８は、本発明の一実施形態による位相シフトマスクおよびトリム・マスクを生成する流れ図である。
【図９】図９は、本発明の一実施形態による位相シフトマスクおよびトリム・マスクを生成する流れ図である。
【図１０】図１０は、一実施形態による、本発明のシミュレーション・ツールと一体化されたＥＤＡツールを示す図である。
【図１１】図１１は、本発明の実施に使用するのに適したコンピュータ・システムの一実施形態を示す図である。
【図１ａ】
2006178498.tif 000003
【図１ｂ】
2006178498.tif 000004
【図２】
2006178498.tif 000005
【図３】
2006178498.tif 000006
【図４】
2006178498.tif 000007
【図５】
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【図６】
2006178498.tif 000009
【図７】
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【図８】
2006178498.tif 000011
【図９】
2006178498.tif 000012
【図１０】
2006178498.tif 000013
【図１１】
2006178498.tif 000014