(57)【要約】【課題】  電流ドライバと低インピーダンス負荷とを接続する回路において、簡単で実用的なインピーダンス整合を実現することを目的とする。【解決手段】  電流ドライバと低インピーダンス負荷とを接続する線路を複数に分割する点にキャパシタを接続する構成とし、線路の特性インピーダンスを低減することにより、低インピーダンス負荷とのインピーダンス整合をとることにより、高速な駆動電流で低インピーダンス負荷を駆動できるようにした。【選択図】      図１
2006135396.tif 000002
【特許請求の範囲】
【請求項１】
動作抵抗の低い負荷を駆動するための回路であって、
出力抵抗の大きいドライバと、該出力抵抗の大きいドライバと前記負荷とを接続する線路とを有し、
前記線路を分割する点と接地電位との間に、少なくとも１のキャパシタを接続することを特徴とする、動作抵抗の低い負荷を駆動するための回路。
【請求項２】
少なくとも２のキャパシタを、前記線路上で相互離間して配置することを特徴とする請求項１記載の回路。
【請求項３】
前記線路上において、前記ドライバと前記負荷との中間点より負荷側に、１のキャパシタを設けることを特徴とする請求項１記載の回路。
【請求項４】
前記線路を分割する点に、前記キャパシタと直列に抵抗を挿入することを特徴とする請求項１乃至３記載の回路。
【請求項５】
抵抗を、前記負荷に直列に接続することを特徴とする請求項１乃至４記載の回路。
【請求項６】
抵抗とキャパシタとからなる直列回路を、前記ドライバに並列に接続することを特徴とする請求項１乃至４記載の回路。
【請求項７】
抵抗を、前記負荷に直列に接続し、且つ、抵抗とキャパシタとからなる前記直列回路を、前記ドライバに並列に接続することを特徴とする請求項１乃至４記載の回路。
【請求項８】
前記負荷が、レーザダイオード、又は、発光ダイオードであることを特徴とする請求項１乃至７記載の回路。
【請求項９】
前記ドライバと前記負荷を接続する前記線路の特性インピーダンスをZ0とし、単位長あたりの遅延時間をｔｄとし、線長をｘ、負荷抵抗をRloadとするときに、前記線路に接続されるキャパシタの合成容量が、（（Z0／Rload）２−ｌ）（ｔｄ・ｘ／Z0）であることを特徴とする請求項１乃至４記載の回路。
【請求項１０】
前記ドライバと前記負荷を接続する前記線路の特性インピーダンスをZ0とし、単位長あたりの遅延時間をｔｄとし、線長をｘ、負荷抵抗をRloadとするときに、前記線路に接続されるキャパシタの合成容量が、（（Z0／Rload）２−ｌ）（ｔｄ・ｘ／Z0）であることを特徴とする請求項５記載の回路。
【請求項１１】
前記出力抵抗の大きいドライバが電流ドライバであることを特徴とする請求項１乃至１０記載の回路。
【請求項１２】
ドライバを載置する基板と、低動作抵抗の負荷を載置する基板と、前記これら基板を接続するプリント基板と、前記ドライバと前記プリント基板とを接続する第１の線路と、前記プリント基板と前記負荷を接続する第２の線路と、一端が前記第１の線路又は前記プリント基板の線路又は前記第２の線路を分割する点に接続され、他端が接地電位に接続されるキャパシタとを有する、前記低動作抵抗の負荷を駆動するための回路装置。
【請求項１３】
前記ドライバが電流ドライバである請求項１１記載の回路装置。
【請求項１４】
前記低動作抵抗の負荷がレーザダイオード、又は、発光ダイオードであることを特徴とする請求項１１記載の回路装置。
【請求項１５】
前記プリント基板が、フレキシブルプリント基板であることを特徴とする請求項１１記載の回路装置。
【請求項１６】
前記キャパシタがセラミックキャパシタであることを特徴とする請求項１１記載の回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作抵抗の小さい負荷抵抗を駆動するための回路に係り、殊に、レーザダイオード等を駆動する際の立上り特性を改善するための回路に関する。
【背景技術】
【０００２】
現在、多くのＩＴ技術分野においては、光を利用して、大量のデータの書込み、読出し、転送を高速に行っている。発光ダイオード、殊にレーザダイオードを用いた光通信、ＣＤ、ＤＶＤ等の光ディスク駆動装置は、その例である。青色レーザを使うDVD装置に見られるように、現在、更に、データの書込み、読出し、転送の高速化が進められている。
【０００３】
大量のデータを、高速に書込み、読出し、転送を行う為には、前記ダイオードにクロック周波数の高い信号を供給しなければならない。パルス波の伝送の問題点は、伝送波形の遷移時間（立上り時間）の高速化である。一般に、波形の遷移時間は周期の５−１０％とされている。例えば、５％とすると、１００MHｚの伝送では、その周期は、１／１００MHｚ＝１０ナノ秒であるから、立ち上がり時間は、１０ns×５％＝０．５ナノ秒となる。つまり、０．５ナノ秒の遷移時間をもつドライバが必要になる。
【０００４】
こうした高速のドライバを使って、高速の信号電流をダイオードに供給すると、電流の波形が乱れ、均一な光が出力されず、前記ダイオードを用いる機器として実用にならないという問題が発生している。
【０００５】
従来、データ転送を高速化する為には、前記ダイオードと、これに電流を供給する電流ドライバとの距離を短くすることにより、この問題に対応してきた。しかし、前記のとおり、ＩＴ技術の進展に伴い、データ転送は、更なる高速化が求められており、前記従来の対応では、限界があることが認識されて始めた。
【０００６】
従来、例えば、ＤＶＤの回路設計者は、電流ドライバ、レーザダイオード、これらを接続する配線（以下線路と呼ぶ）とからなる回路を、集中定数回路として扱ってきた。本発明の発明者は、前記回路を「集中定数回路として扱うこと」が前記高速化の限界をもたらしているものと分析し、この限界を超える為の研究を進めてきた。つまり、高速化を更に進める為には、回路を分布定数回路として扱わねばならないとして、高速化のための回路条件の解析を行ってきた。（参考文献１）。
【０００７】
そこで、従来の技術について説明する。
図２０は、周知の、レーザダイオードを駆動させるための回路である。１１は、レーザダイオードに電流を供給する為の電流ドライバである。１２は線路、１３はレーザダイオード、Aは配線の終端部である。電流ドライバ１１は、プリント配線板、フレキシブルプリント基板上の配線１２等を経て配線の終端部Ａで、負荷であるレーザダイオード13に接続されている。
【０００８】
図２１は、レーザダイオード13の動作特性を示すグラフである。同図に示されるとおり、レーザダイオード13の動作抵抗は、例えば、破線で示すように約７Ωである。負荷側でインピーダンス整合を取ろうとすると、線路インピーダンスは数Ωに設定しなければならない。しかし、線路インピーダンスは数Ωに設定することは、現実の問題として、困難である。
【０００９】
前記回路において、線路12の特性インピーダンスＺ0は、例えば、100Ω、レーザダイオード13の動作抵抗は、例えば、10Ω程度である。
この場合、終端部Ａにおける反射係数を計算すると、（10−100）／（10+100）＝−0.8となる。つまり進行波の８割が極性を反転し、反射して、ドライバ側に戻ることになる。この反射波が、負荷であるレーザダイオードに有害な現象をもたらすのである。
【００１０】
図２２は、立上り時間100ピコ秒の信号と、立上り時間１ナノ秒の信号を電流ドライバから供給した時に、図２０で示される回路の終端部Ａに流れる電流の時間的変化を示すグラフである。横軸は、時間ナノ秒を表し、縦軸は、測定される電流値を、電流ドライバから供給される電流の大きさで正規化(割算)したものを表す。波形Aは、前記立上り時間100ピコ秒の信号を供給した時、前記回路の負荷に流れる電流を表し、波形Bは、立上り時間１ナノ秒の信号を供給した時、前記回路の負荷に流れる電流を表す。
【００１１】
このグラフから、前記波形Bは、立ち上がりが緩やかであり、微小な変動はあるものの1．５ナノ秒付近では、安定するという特性を示している。他方、波形Aは、初期に大きな振動を繰り返し、約２ナノ秒後、安定するものであることが分かる。
【００１２】
（振動の発生について）
前記のとおり、波形Ａのようにノコギリ状に振動するのは、立上り時間が高速である信号が、線路の反射波と合成されて、振動するからである。プリント配線板（以下ボードという）上のパターンを高速で伝播する信号を扱う時に、線路を分布定数線路として扱うべきであることは、本願発明の発明者が既に指摘している（参考文献２）。
【００１３】
信号源から供給され線路を伝播する、立上がりの速い信号をインピーダンスを整合させずに伝播させると、反射を引き起こす。反射波形は、信号が線路を往復する往復時間をパルス幅として振動する波形となる。つまり、信号が線路を往復する往復時間と信号の立上り時間（換言すれば、信号の遷移時間）との大小関係により反射波の形状が異なる。
（分布定数回路と集中定数回路とを分ける基準について）
一般に、信号が変化する際の遷移時間（立上り時間）をｔｒ、信号が線路を伝播する時間をτとすると、τ＝ｔｒ／２付近に、分布定数回路と集中定数回路とを区別する境界がある。これ以上、立上り時間が短くなると、分布定数回路として扱わねばならない。
【００１４】
以下、回路が分布定数線路であるとして、図２２の波形の生成を以下説明する。
信号が線路を往復する往復時間が信号の立上り時間と比較して、かなり小さい場合には、反射波が引き起こす振動波形は、十分に振動しないまま定常レベルに達する。
【００１５】
従って、図２２において、電流ドライバから供給される信号の立上り時間ｔｒが１ナノ秒（ｔｒ=１nsec）で、例えば、線路が１cmで、前記往復時間が100ピコ秒の場合（波形Aの場合）は、前記往復時間が前記立上り時間より１桁小さいので、反射波は振動しない。
【００１６】
これに反して、電流ドライバから供給される信号の立上り時間ｔｒが100ピコ秒（ｔｒ＝100psec）の場合（波形Bの場合）には、負荷端における信号の波形はノコギリ波のような振動波形を呈する。
【００１７】
（反射防止策について）
図２０で示す回路において、反射を防止する為には、原理的には、ドライバ１１の出力抵抗と線路の特性インピーダンスZ0とを整合させるか、線路のインピーダンスと負荷であるレーザダイオード１３の動作抵抗を一致させる必要がある。
【００１８】
初めに、電流ドライバ１１の出力抵抗と線路の特性インピーダンスZ0とを整合させる点について考えると次のとおりである。
電流ドライバ１１の出力抵抗は無限大である。従って、電流ドライバ１１と線路の特性インピーダンスZ0とインピーダンス整合を取ることは不可能である。
【００１９】
次に、線路のインピーダンスと負荷であるレーザダイオード１３の動作抵抗を一致させる点について、検討すると次のとおりである。
負荷のレーザダイオード１３の動作抵抗は、１０Ω又はそれ以下であるが、線路の特性インピーダンスは、通常５０〜１００Ω程度であり、これを１０Ωに迄低減させることも、極めて困難である。
【００２０】
以上のとおり、通常の方法では、反射を防止することは、困難とされてきた。
【００２１】
参考文献１：「高速システム設計における線路損失の考えかた」（碓井有三  Design Wave Magazine、2003年9月号、P37-53、ＣＱ出版）
参考文献２：「ボード設計者のための分布定数回路のすべて」（１−10頁、162頁  碓井有三、自費出版、（http://home.wondernet.ne.jp/~usuiy/）、2000年5月31日）
【００２２】
（従来の対策１）
前記記載によれば、振動波形を振動させず定常レベルに到達させるためには、信号が線路を往復する往復時間を短くすることが必要であることは、明らかである。往復時間を短くするためには、線路長を短くすればよい。これが第１の対策であり、従来から行われてきた対策である。
しかし、この対策は、伝播信号の立上り時間が短くなる、又は、周波数が高くなるにつれて、困難になることは、前記説明から明らかである。
【００２３】
（従来の対策２）
従来の第２の対策として、ドライバ側において、整合をとるためには、図２３のように、電流ドライバ１１と並列に線路インピーダンスZ0と等しい抵抗１４（Ｒｐ）を接続する方法が知られている。
しかし、この方法では、電流が並列接続の抵抗１４と線路１２に分流するので、電流の利用効率が低下するという問題がある。殊にレーザダイオード１３にバイアス電流（小電流）を流そうとする場合に問題が起こる。
【００２４】
（従来の対策３）
従来の第３の対策として、負荷側において、インピーダンス整合を取るように、図２４に示すように、負荷に直列に抵抗１５を接続する方法が考えられていた。つまり、該抵抗１５と負荷のレーザダイオードの動作抵抗との和が、線路の特性インピーダンスZ0と等しくなるようにするのである。しかし、この場合も、直列接続した抵抗による電圧降下があるために、負荷の電圧の利用効率が低下するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上記の通り、電流ドライバを、プリント配線板、フレキシブルプリント基板等ボード上の配線（以下、線路という）を介して、低インピーダンスの負荷と接続して、高速信号で負荷を駆動する場合に、振動したり、オーバーシュートしたりして、負荷に流れる電流の波形の乱れを引き起こし、レーザ光が使えないという問題があった。
【００２６】
電流ドライバと低インピーダンス負荷とを接続する回路において、該回路を分布定数回路として見ると、上記の通り、該回路が不整合であることは明らかである。しかし、ドライバ側、負荷側の何れの場合においても、電流又は電圧の利用効率が低下するために実用的な解決手段がなく、インピーダンス整合をとることは困難であったし、現在まで、解決手段は見出されていない。
【００２７】
本願発明は、電流ドライバと低インピーダンス負荷とを接続する回路において、簡単で実用的なインピーダンス整合を実現することを目的とする。
この目的のために、本発明の発明者は、線路の特性インピーダンスを負荷の動作抵抗まで低下させることが、電流又は電圧の利用効率を低下させない唯一の手段であると考え、線路の特性インピーダンスを低く設定する構成の回路を工夫し、発明した。
【課題を解決するための手段】
【００２８】
電流ドライバ（出力抵抗の大きいドライバ）と低インピーダンス負荷とを接続する線路を複数に分割する点にキャパシタを接続する構成とし、この構成により線路の特性インピーダンスを低減させ、低インピーダンス負荷とのインピーダンス整合をとることにより、高速な駆動電流で低インピーダンス負荷を駆動できるようにした。
【００２９】
本発明の第１の発明は、動作抵抗の低い負荷を駆動するための回路であって、
出力抵抗の大きいドライバと、該出力抵抗の大きいドライバと前記負荷とを接続する線路とを有し、前記線路を分割する点と接地電位との間に、少なくとも１のキャパシタを接続することを特徴とする。
【００３０】
本発明の第２の発明は、前記第１の発明において、少なくとも２のキャパシタを、前記線路上で相互離間して配置することを特徴とする。
【００３１】
本発明の第３の発明は、第１の発明において、前記線路上で、前記ドライバと前記負荷との中間点より負荷側に、１のキャパシタを設けることを特徴とする。
【００３２】
本発明の第４の発明は、前記第１乃至３の発明において、前記線路を分割する点に、前記キャパシタと直列に抵抗を挿入することを特徴とする。
【００３３】
本発明の第５の発明は、前記第１乃至４の発明において、前記負荷に抵抗を直列に接続することを特徴とする。
【００３４】
本発明の第６の発明は、前記第１乃至４の発明において、抵抗とキャパシタとからなる前記直列回路を、前記ドライバに並列に接続することを特徴とする。
【００３５】
本発明の第７の発明は、前記第１乃至４の発明において、前記負荷に直列に抵抗を接続し、且つ、抵抗とキャパシタとからなる前記直列回路を、前記ドライバに並列に接続することを特徴とする。
【００３６】
本発明の第８の発明は、前記第１乃至７の発明において、前記負荷が、レーザダイオード又は発光ダイオードであることを特徴とする。
【００３７】
本発明の第９の発明は、前記第１乃至４の発明において、前記ドライバと前記負荷を接続する前記線路の特性インピーダンスをZ0とし、単位長あたりの遅延時間をｔｄとし、線長をｘ、負荷抵抗をRloadとするときに、線路に接続されるキャパシタの合成容量が、（（Z0／Rload）２−ｌ）（ｔｄ・ｘ／Z0）であることを特徴とする。
【００３８】
本発明の第１０の発明は、前記第５の発明において、前記ドライバと前記負荷を接続する前記線路の特性インピーダンスをZ0とし、単位長あたりの遅延時間をｔｄとし、線長をｘ、負荷抵抗をRloadとするときに、前記線路に接続されるキャパシタの合成容量が、（（Z0／Rload）２−ｌ）（ｔｄ・ｘ／Z0）であることを特徴とする。
【００３９】
本発明の第１１の発明は、前記第１乃至１０の発明において、前記出力抵抗の大きいドライバが電流ドライバであることを特徴とする。
【００４０】
本発明の第１２の発明は、ドライバを載置する基板と、低動作抵抗の負荷を載置する基板と、前記これら基板を接続するプリント基板と、前記ドライバと前記プリント基板とを接続する第１の線路と、前記プリント基板と前記負荷を接続する第２の線路と、一端が前記第１の線路又は前記プリント基板の線路又は前記第２の線路を分割する点に接続され、他端が接地電位に接続されるキャパシタとを有する回路装置である。
【００４１】
本発明の第１３の発明は、第１１の発明において、前記ドライバが電流ドライバであることを特徴とする。
【００４２】
本発明の第１４の発明は、第１１の発明において、前記低動作抵抗の負荷がレーザダイオード、又は、発光ダイオードであることを特徴とする。
【００４３】
本発明の第１５の発明は、第１１の発明において、前記プリント基板が、フレキシブルプリント基板であることを特徴とする。
【００４４】
本発明の第１６の発明は、第１１の発明において、前記キャパシタがセラミックキャパシタであることを特徴とする。
【発明の効果】
【００４５】
今後、数１００Ｍｂｐｓ以上の、伝送速度の速い信号を扱う装置が出現すると予想されるが、この高速化に対しても、本発明の技術を実施することで、忠実に波形を伝送することができる。このように、本発明は、データの高速化を支える極めて重要な技術となるものである。
【００４６】
本発明によれば、低動作抵抗の負荷を駆動する際に、線路インピーダンスを低く設計するという困難な技術的課題を克服でき、また、キャパシタを追加するだけで、簡単に、安価に、実用的なインピーダンス整合を実現することができる。殊に、電流ドライバで低インピーダンスの負荷を駆動する場合に、本発明は、等価的な低い特性インピーダンスを提供できるという格別な効果を奏するものである。殊に、光記録、読取り用のレーザダイオードを駆動する回路、発光ダイオードを駆動する回路において、その効果は顕著である。
【発明を実施するための最良の形態】
【００４７】
（本発明の原理について）
図１は、本発明の基本的な実施の形態を示す回路図であり、これにより、本発明の原理を説明する。
入力側、出力側を、夫々、１対１とする伝送においては、ドライバ側、又は、負荷側のいずれか一方をインピーダンス整合させれば反射はないから、一方のみの整合を検討すればよい。
同図において、１は電流ドライバ、２は伝送線路、Aは前記伝送線路を中央で分割する点、３は負荷抵抗であるレザーダイオード、４はキャパシタであり、キャパシタ４の一端は、前記点Aに接続され、他端は接地電位に接続される。なお、この図では、分割する点の数を１としたが、一般に、線路をｎ個に分割することができる。
【００４８】
図２は、線路を分布回路とする時の、線路の等価回路である。同図において、前記線路の特性インピーダンスをZ0、線路の単位長あたりのインダクタンスをL、キャパシタンスをCとすると、Z0=（L／C）１／２である。
従って、特性インピーダンスZ0を低くするためには、容量Cを大きくすればよい。具体的には、プリント配線基板の場合、パターン幅を広くし、且つグラウンドとの距離を狭くすればよい。又は、プリント配線板に誘電率の高い材料を用いることが考えられる。しかし、これらは、物理的に、コスト的に限界があり、実現が困難である。
【００４９】
そこで、本発明の発明者は、前記容量Cを大きくするために、線路を複数に分割して、その分割点にキャパシタを接続する構成を考えた。こうすることにより、線路の容量値が等価的に増加したことになり、従って、特性インピーダンスが低下するからである。
なお、線路の分割数は、信号の立上がり時間に応じて増減させればよく、信号の立上がりが速いほど、分割数を増加させればよい。
【００５０】
次に、線路を複数に分割して、その分割点A、B、・・・とし、前記分割点にそれぞれキャパシタ２、２’、・・・を接続することを考える。線路長ｘ当りキャパシタをｎ個接続するとし、キャパシタ２、２’、・・・の容量を共通に容量Cpとすると、単位長さ当りの増加容量Caddは、
Cadd=ｎCｐ／ｘ
となる。該容量Caddが、線路の容量Cに対して、並列に接続されるので、単位長さあたりの、線路の新しい容量Cnewは、これらの総和で、
Cnew＝C＋ｎCp／ｘ  となる。
従って、前記キャパシタンスを追加した線路の等価な特性インピーダンスZ0newは、Z0new＝（L／（C＋ｎCp））１／２
【００５１】
このように、単純に、線路を分割し、分割点に容量を追加するという単純な構成で、線路の特性インピーダンスを10Ωにまで小さい値に、低下させることができる。このようにすれば、負荷のレーザダイオードの動作抵抗とほぼ等しくすることができ、負荷側におけるインピーダンス整合を取ることができる。
【００５２】
（負荷抵抗の大きさから追加するキャパシタの容量を求める式）
次に、接続するキャパシタの容量の大きさをどのように決定するか、つまり、負荷抵抗Rloadが与えられた時、追加するキャパシタの容量の大きさをどのように求めるかを説明する。このためには、前記の逆を行えばよい。
【００５３】
前記のとおり、線路の特性インピーダンスの式は、次のとおりである。
Z0=（L／C）１／２
線路の遅延時間ｔｄは、
ｔｄ＝（LC）１／２      で与えられる。
これら２つの式から、単位長あたりのインダクタンスLと容量Cは、次のようになる。
L=Z0・ｔｄ          （１）
C＝ｔｄ／Z0          （２）
ｎ個のキャパシタンスCpが線路長ｘの線路に追加接続されるので、これらのキャパシタンスによる線路への寄与は、単位長当りｎCｐ／ｘとなる。この追加キャパシタンスと、元の線路の容量との総和に基づいて計算される線路の特性インピーダンスZnewが、負荷抵抗Rloadに等しいのであるから、
（L／（C＋ｎCｐ／ｌ））１／２＝Rload        （３）
【００５４】
これらの式から、キャパシタンスを求めると、
ｎCｐ＝（（Z0／Rload）２−ｌ）（ｔｄ・ｘ／Z0）
従って、Cp＝（（Z0／Rload）２−ｌ）（ｔｄ・ｘ／Z0）／ｎ    となる。
【００５５】
（第１の実施例：基本的実施例）
図１は、前記したとおり基本的な実施例を示す回路である。該回路は、ＤＶＤ用のレーザダイオードを駆動する回路として使用できるものである。
原理は前述のとおりであるが、以下具体的な数値を用いて、線路の特性インピーダンスを低下させることができることを説明する。
図において、線路の単位長さあたりのインダクタンスLと容量Cを、夫々、L＝650ｎH／ｍ、C=65ｐFとすると、Z0＝100Ωとなる。
【００５６】
線路長を1ｃｍ、分割数を１（線路を２つに分割する）とし、この線路に容量Cｐ＝64．35ｐFのキャパシタを設けると、等価容量は、C’＝Ｃ＋Cp＝65ｐF／ｍ+64．35ｐF／1ｃｍ＝6．5ｎＦ／ｍとなる。この時の等価的特性インピーダンスZ’0＝（L／C’）１／２＝10Ωとなり、前記容量が追加されない元の線路の特性インピーダンスZ0＝100Ωと比して、小さくなることが分かる。
【００５７】
（第１実施例における解析結果）
図３は、図１の回路において、ドライバ１から立上り時間ｔｒ＝100ピコ秒の電流を入力した時の、Cp＝64.35ｐFのキャパシタを線路の中間点に接続した場合と、該キャパシタを接続しない場合の、負荷側における電流波形を示す。実線が、該キャパシタを線路の中間点に接続した場合の電流波形で、破線が、該キャパシタを線路の中間点に接続しない場合の電流波形である。
図から明らかなように、キャパシタを接続しない場合（破線）、電流波形は、振動しているが、キャパシタを接続する場合（実線）は、電流波形は、滑らかに定常電流となっており、振動波形が改善されていることが分かる。
【００５８】
（キャパシタの実装について）
前記キャパシタを実装する例を図４に示す。同図において、２１は、ドライバ実装基板であり、２２はレーザダイオード実装基板、２３はドライバ実装基板上のドライバ２５側のコネクタであり、２４は、レーザダイオード実装基板２２側のコネクタである。２５はドライバで、図１の電流ドライバ１に対応する。２６はレーザダイオードで、図１におけるレーザダイオード３に対応し、２７はキャパシタで、図１におけるキャパシタ４に対応する。２８は前記ドライバ２５と前記コネクタ２３を接続する配線（線路）であり、２９はドライバ実装基板２１とレーザダイオード実装基板２２を接続する基板間接続フレキシブルプリント基板であり、３０は、前記コネクタ２４とレーザダイオード２６を接続する配線（線路）である。なお、前記コネクタ２３は、前記フレキシブルプリント基板２９のコネクタ２３’と接続され、前記コネクタ２４は前記フレキシブルプリント基板２９のコネクタ２４’と接続されている。
【００５９】
同図に示される通り、ドライバ２５とレーザダイオード２６を夫々の基板に載置し、これらを夫々のコネクタ２３、２４を介して接続する。線路の特性インピーダンスを下げる為のキャパシタ２７は、例えば、１ｍｍ×０．５ｍｍの大きさで、周知のセラミックキャパシタを用い、ドライバ実装基板２１上で、ドライバ２５とドライバ側コネクタ２３の間でコネクタに近い位置に配置する。該キャパシタ２７の一端はドライバ２５とコネクタ２３を接続する線路に接続され、他端は、ドライバ実装基板２１のグランドに接地される。本実装例は、キャパシタ２７をドライバ実装基板２１上に配置した例であるが、キャパシタ２７は、前記基板間接続フレキシブルプリント基板２９上に配置してもよいし、レーザダイオード実装基板２上で、コネクタ２４とレーザダイオード２６を接続する線路３０の間に配置してもよいことは、当業者に明らかである。なお、本実施例を含め、以下の実施例においても、キャパシタとして、この発明に適したものであれば、セラミックキャパシタ以外のキャパシタを用いることができることは当然である。
【００６０】
念のために、図４に示すキャパシタ２７を実装する回路の等価回路を図５に示すが、該等価回路は、図１と同一である。
なお、実施例１においては、負荷として、レーザダイオードを用いたが、発光ダイオードでも同様に構成することができる。このことは、以下説明する他の実施例においても同様である。
【００６１】
（第２実施例）
第１実施例においては、分割数を１としたが、第２実施例は、均等な距離で分割し、分割数ｎを増加させた例である。この際、キャパシタの容量については、１個のキャパシタを接続する場合の容量をCpとすると、２つのキャパシタを接続する場合は、Cp／２とし、ｎ個のキャパシタを接続する場合は、Cｐ／ｎとするものである。ｎを、２、３、１０として、負荷側の電流特性を測定すると、立上り特性が改善されることが確認された。
【００６２】
図６は、キャパシタンスを、２、３、１０個接続した場合の回路図(a)、（ｂ）、(c)を示す。図７は、キャパシタを、１、２、３、１０個接続した場合の負荷側の電流波形を表す。図において、実線は、キャパシタを１個接続した場合、粗い破線は、キャパシタを２個接続した場合、細かい破線は、キャパシタを３個接続した場合、一点鎖線は、キャパシタを１０個接続した場合を表す。
図を見て分かるように、キャパシタの数が多くなるほど、立ち上がりが早くなり、忠実に信号を伝播できることが分かる。１０個のキャパシタを接続する例では、2.5ｎｓまで、電流は振動するが、振動の周期は短くなることが分かる。
振動、立上り時間等から総合的に判断すると、キャパシタを３個挿入した（ｂ）の回路例が、更に好ましい実施例であると考えられる。
【００６３】
（複数キャパシタの実装について）
複数キャパシタを基板間接続フレキシブルプリント基板上に実装する例を図８に示す。同図において、３１は、ドライバ実装基板側のコネクタであり、３２はレーザダイオード実装基板側のコネクタであり、３３はドライバ実装基板とレーザダイオード実装基板とを接続する基板間接続フレキシブルプリント基板である。３４、３５、３６はキャパシタで、図６におけるキャパシタ４、４’、４’’に対応する。
【００６４】
前記キャパシタ３４、３５、３６として、周知のセラミックキャパシタを用い、基板間接続フレキシブルプリント基板３３上に配置する。前記キャパシタ３４、３５、３６の一端は、前記フレキシブルプリント基板の配線（線路）に接続され、他の一端は、前記フレキシブルプリント基板のグラウンド用の配線（接地電位）に接続される。
本実装例では、複数キャパシタとして、３つの例を示したが、本実装の手法を用いて、この数を増減できることは明らかである。また、本実装例では、複数キャパシタを基板間接続フレキシブルプリント基板３３上に配置したが、図４における、ドライバ２５とコネクタ２３とを接続する配線（28）間に、及び／又はコネクタ２４とレーザダイオード２６とのとを接続する配線（30）間に接続することができることは勿論である。
【００６５】
念のために、図８に示すキャパシタ３４，３５，３６を実装する回路の等価回路を図９に示すが、該等価回路は、図６（ｂ）の回路構成と同一である。
【００６６】
（第３実施例）
本発明は、負荷側の電流特性を改善することを目的にしているものであるから、キャパシタを１個接続する場合、その接続点を、線路の中間点から負荷側に移動させることは、技術的に意義があり、実際、移動させることで、電流特性が改善されることが実証された。
図１０は、キャパシタを１個接続する場合に、接続箇所を、負荷から見て線路の１／３の点にした回路構成を示す。図１１は線路の中間点にする場合（実線）と、負荷に近い（負荷からみて線路の1／3）点にした場合（破線）とを比較したものである。
図１１を見ると分かるように、負荷に近い点にキャパシタを接続すると、立ち上がりが早くなると共に、オーバーシュートが発生しないことが分かる。
【００６７】
（キャパシタの実装について）
本実施例において、前記キャパシタ４を実装する場合、前記図４においてキャパシタ２７を、基板間接続フレキシブルプリント基板２９上に、又はコネクタ２４とレーザダイオード２６の間の配線間に、ドライバ２５とレーザダイオード２６をつなぐ線路の中央位置より、レーザダイオード２６により近い位置に配置すればよい。
【００６８】
（第４実施例）
図１２は、基本実施例において、前記キャパシタ４に、直列に抵抗５を接続した回路構成を示す。基本回路の実施例と同じ条件の下に、２Ωの抵抗５を挿入して、負荷側電流波形を測定した。図１３において、実線は、前記抵抗を挿入しない場合、破線は２Ωの抵抗を挿入した場合の電流の測定値を示す。
図から分かるように、抵抗がある場合は、抵抗が無い場合に比して、立上り特性が改善されており、更に、オーバーシュートも発生しない。
（キャパシタと抵抗からなる直列回路の実装について）
本実施例において、前記キャパシタ４と抵抗５とからなる直列回路を実装する場合、前記図４においてキャパシタ４と抵抗５の直列回路を、コネクタ２３、２４の間に、又はコネクタ２４とレーザダイオード２６の間のような、レーザダイオード２６に近い位置に配置すればよい。
【００６９】
（第５実施例）
図１４は、第５実施例の回路を示すもので、基本実施例において、負荷3に直列に抵抗6を挿入した回路構成である。
図１５は、基本実施例（直列抵抗のない例）の場合と、図１４の回路において直列抵抗を10Ωとした場合の、負荷側における電流特性を比較した結果を示すグラフである。実線のグラフは、直列抵抗のない場合で、破線のグラフは、直列抵抗を10Ωとした場合の、負荷側における電流を示す。負荷抵抗３に抵抗６を挿入すると、立ち上がり特性が改善されることが分かる。
【００７０】
（直列抵抗６の実装について）
本実施例において、前記直列抵抗６を実装する場合、前記図４において直列抵抗６を、コネクタ２４とレーザダイオード２６とを接続する配線間で、レーザダイオード２６に近接した位置にレーザダイオード２６と直列に配置すればよい。
【００７１】
（第６実施例）
以上は、容量を、線路又は負荷側に設けた回路構成を説明した。
次に、容量をドライバ側に設ける構成によっても、特性が改善される例を示す。
図１６は、基本実施例において、ドライバー側において、ドライバと並列に、抵抗７とキャパシタ８の直列回路を挿入した例である。同図において、キャパシタ４の容量を32.175ｐF、とし、直列抵抗７の抵抗値を100Ω、直列キャパシタ８の容量を100ｐFとした時の、負荷抵抗３に流れる電流の変化を測定した。図１７は、上記の条件の下に測定した結果であり、実線がキャパシタ８のみをドライバに並列に設ける（抵抗を挿入しない）場合の、破線が、ドライバと並列に、抵抗７とキャパシタ８の直列回路を挿入した場合の、負荷抵抗３に流れる電流の変化を示すグラフである。両者を比較すると、ドライバと並列に、抵抗７とキャパシタ８の直列回路を挿入した回路は、実線がキャパシタ８のみをドライバに並列に設ける構成に比して、オーバーシュートが改善されていることが分かる。
【００７２】
（抵抗７とキャパシタ８の直列回路の実装について）
本実施例において、前記抵抗７とキャパシタ８の直列回路を実装する場合、前記図４において抵抗７とキャパシタ８を、ドライバ２５とコネクタ２４とを接続する配線上でレーザダイオード２６に隣接した位置に配置すればよい。
（第７実施例）
図１８は、第５実施例と第６実施例を組合わせた回路構成を示す。基本実施例の回路において、ドライバー側でドライバと並列に、抵抗７とキャパシタ８の直列回路を挿入し、負荷側で負荷3に直列に抵抗6を挿入した回路である。
図１９は、この回路において、負荷側の抵抗６を５Ωに設定し、線路の中間点に接続されるキャパシタの容量を14ｐF、ドライバに並列に設ける抵抗７の抵抗値を100Ω、キャパシタ８の容量を100ｐFとして測定すると、負荷３に流れる電流は、図中の破線のような、立ち上がりのよい曲線を描く。これに比して、基本実施例における、負荷３に流れる電流は、実線の曲線を描く。
両者を比較すると、図１８で示される回路（第７実施例の回路）は、基本実施例に比して立上り特性が、大幅に改善されていることが分かる。
【００７３】
（実装例）
本実施例は、前記の通り、第５実施例と第６実施例を組合わせたものであり、実装に当り、２つの実装例を組合わせて実現できることは、当業者に明らかである。
【産業上の利用可能性】
【００７４】
今後、伝送速度が100Ｍｂｐｓのような高速の信号を使うような、通信、機器の開発が、更に進められるが、本発明は、このように高速の通信に欠くことのできない、基盤的な技術であり、広範囲に使用されるものである。
【図面の簡単な説明】
【００７５】
【図１】本発明の原理を説明する回路図であり、線路中央部にキャパシタを１つ設けた、ドライバ、線路、負荷抵抗からなる本願発明の回路である（第１実施例）。
【図２】線路を分布回路とする時の、容量なる線路の等価回路である。
【図３】〔図２〕の回路における負荷側の電流波形を示すグラフである。
【図４】〔図１〕の回路を実装した斜視図である。
【図５】〔図４〕の等価回路である。
【図６】線路の分割点を、２、３、１０とし、各分割点にキャパシタを設ける、ドライバ、線路、負荷抵抗からなる本願発明の回路である（第２実施例）。
【図７】〔図６〕の回路における負荷側の電流波形を示すグラフである。
【図８】〔図６〕の回路を接続部分を実装した斜視図である。
【図９】〔図６〕の等価回路である。
【図１０】負荷側、線路の１／３の位置にキャパシタを設けた、、ドライバ、線路、負荷抵抗からなる本願発明の回路である（第３実施例）。
【図１１】〔図１０〕の回路における負荷側の電流波形を示すグラフである。
【図１２】線路中央部にキャパシタと抵抗とから構成される直列回路を接続する、ドライバ、線路、負荷抵抗からなる本願発明の回路である（第４実施例）。
【図１３】〔図１２〕の回路における負荷側の電流波形を示すグラフである。
【図１４】負荷抵抗に直列に抵抗を接続する、ドライバ、線路、負荷抵抗からなる本願発明の回路である（第５実施例）。
【図１５】〔図１４〕の回路における負荷側の電流波形を示すグラフである。
【図１６】ドライバ側に、抵抗とキャパシタの直列回路をドライバと並列に設けた、ドライバ、線路、負荷抵抗からなる本願発明の回路である（第６実施例）。
【図１７】〔図１６〕の回路における負荷側の電流波形を示すグラフである。
【図１８】ドライバ側に、抵抗とキャパシタの直列回路をドライバと並列に設け、負荷抵抗に直列に抵抗を接続した、ドライバ、線路、負荷抵抗からなる本願発明の回路である（第７実施例）。
【図１９】〔図１８〕の回路における負荷側の電流波形を示すグラフである。
【図２０】ドライバ、線路、レーザダイオード（負荷抵抗）からなる、レーザダイオードを駆動する為の、従来の回路である。
【図２１】レーザダイオードの動作特性を示すグラフである。
【図２２】〔図２０〕の回路における、立上り時間が、１００ピコ秒と、１ナノ秒の時の駆動電流に対応する、負荷側の電流波形を示すグラフである。
【図２３】従来の回路構成（〔図２０〕）において、ドライバ側に並列抵抗を設けた回路である。
【図２４】従来の回路構成（〔図２０〕）において、負荷に直列抵抗を設けた回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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