(57)【要約】【課題】  互いに通信を行うデバイス間の設定の整合性をとるために実行する処理を簡易にして、そのためのソフトウェアの単純化、データ量の低減を図る。【解決手段】  PCI-express規格のデータ転送システム１１において、Switch１５、End Point１４の対向するポート１６間の設定を変更するときは、この対向するポート１６の一方であるEnd Point１４のポート１６に設定変更をConfiguration Requestで通知する。この通知を受けたポート１６は、設定変更を実行する。また、対向するSwitch１５のポート１６に設定変更の通知をMessage Requestで行なう。この通知を受けたSwitch１５のポート１６は、設定変更を実行する。【選択図】    図１７
2006195870.tif 000002
【特許請求の範囲】
【請求項１】
データ転送経路がツリー構造をなし、当該ツリー構造のノード間はPoint to Pointで接続され、対向する当該ノード間の通信は当該各ノードに設けられ互いに対向するポート間で設定の整合性をとって行うデータ転送システムにおいて、
前記対向するポート間の設定を変更するときは当該対向するポートの一方に当該設定変更を通知する第１通知手段を備え、
前記通知を受けたポートは、
当該通知を受けた前記設定変更を実行する第１設定変更手段と、
対向する前記ポートに当該設定変更を通知する第２通知手段と、
を備え、
前記第２の通知手段から前記通知を受けたポートは、当該通知を受けた前記設定変更を実行する第２設定変更手段を備えている、
ことを特徴とするデータ転送システム。
【請求項２】
前記第２通知手段は、設定変更の通知を、前記対向するポート間の設定変更を当該対向する両ポートに当該設定変更の通知を行って実行する場合とは異なる形式のパケットで行う、ことを特徴とする請求項１に記載のデータ転送システム。
【請求項３】
前記第２通知手段は、設定変更の通知を、前記対向するポート間の接続において有効で、他の対向するポート間の接続では有効ではないパケットで行う、ことを特徴とする請求項１又は２に記載のデータ転送システム。
【請求項４】
PCI-express規格に準拠している、ことを特徴とする請求項１〜３のいずれかの一項に記載のデータ転送システム。
【請求項５】
前記対向するノードは、SwitchとEnd Pointとである、ことを特徴とする請求項４に記載のデータ転送システム。
【請求項６】
前記第１通信手段は、Root ComplexのＣＰＵが実行する、ことを特徴とする請求項４又は５に記載のデータ転送システム。
【請求項７】
前記第１通信手段は、Configuration Requestにより設定変更の通知を行い、
前記第２通信手段は、Message Requestにより設定変更の通知を行なう、
ことを特徴とする請求項４〜６のいずれかの一項に記載のデータ転送システム。
【請求項８】
前記第２通信手段は、前記Message Requestをリンクローカルのルーティング規則により送信する、ことを特徴とする請求項７に記載のデータ転送システム。
【請求項９】
前記第１設定変更手段及び前記第２通知手段を備えた前記ポートは前記第１通信手段の実行先にその旨を通知する第３通知手段を備え、
前記第２設定変更手段備えた前記ポートは前記第１通信手段の実行先にその旨を通知する第４通知手段を備えている、
ことを特徴とする請求項４〜８のいずれかの一項に記載のデータ転送システム。
【請求項１０】
内部で通信を行う電子機器において、
前記通信を行う請求項１〜９のいずれかの一項に記載のデータ転送システムを備えている、ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを送信するデータ転送システム及びデータ転送システムを備えた電子機器に関する。
【背景技術】
【０００２】
高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインターフェイスが提案されている（例えば、非特許文献１参照）。
【０００３】
ＵＴＰ使用のイーサネット（登録商標）のオートネゴシエーションは、相互に通信を行うリンクごとに、転送速度や通信形態（full duplexかhalf duplexか）について独立にネゴシエーションして、相互の設定の整合性をとっている。
【０００４】
【非特許文献１】“PCI Express 規格の概要”Interface誌、July’2003 里見尚志
【発明の開示】
【発明が解決しようとする課題】
【０００５】
PCI Express規格においては、リンクにおける最大ペイロードサイズや、Virtual channelに関する設定など、通信を行う対向ポート間で設定の整合性がとれていないと正常に機能しないパラメータがある。
【０００６】
PCI Express規格で通信を行う各デバイス（switchやEnd point）には、この設定の整合性をとるための機能は規定されておらず、これらデバイスを制御するＣＰＵ（Root ComplexのＣＰＵ）が、ソフトウェアに基づいて設定の整合性をとるように管理しなければならない。
【０００７】
そして、従来は、ＣＰＵが通信を行う対向ポートの各々に設定の整合性をとるための指令を送信しなければならなかった。
【０００８】
また、PCI Express規格のこれらデバイスは、バス番号、デバイス番号で一意に識別されるが、特定のデバイスの対向ポートがもつバス番号、デバイス番号は自明ではなく（End pointにとって、対向するswitchのポートがもつバス番号、デバイス番号は自明でない）、そのため、ＣＰＵは、PCI Express規格の各デバイスで構築されるツリー構造を探索するなどの複雑な手順を実行しなければならなかった。
【０００９】
そのため、ＣＰＵが互いに通信を行うデバイス間の設定の整合性をとるために実行する処理は煩雑なものとなり、そのためのソフトウェアは煩雑でデータ量の多いものになってしまうという問題があった。
【００１０】
本発明の目的は、互いに通信を行うデバイス間の設定の整合性をとるために実行する処理を簡易にして、そのためのソフトウェアの単純化、データ量の低減を図ることである。
【課題を解決するための手段】
【００１１】
本発明は、データ転送経路がツリー構造をなし、当該ツリー構造のノード間はPoint to Pointで接続され、対向する当該ノード間の通信は当該各ノードに設けられ互いに対向するポート間で設定の整合性をとって行うデータ転送システムにおいて、前記対向するポート間の設定を変更するときは当該対向するポートの一方に当該設定変更を通知する第１通知手段を備え、前記通知を受けたポートは、当該通知を受けた前記設定変更を実行する第１設定変更手段と、対向する前記ポートに当該設定変更を通知する第２通知手段と、を備え、前記第２の通知手段から前記通知を受けたポートは、当該通知を受けた前記設定変更を実行する第２設定変更手段を備えている、ことを特徴とするデータ転送システムである。
【発明の効果】
【００１２】
本発明によれば、第１通知手段で対向するポートの一方にのみ通知を行えば、この対向するポートの両方の設定変更を行うことができるので、対向するポート間の設定の整合性をとるために実行する処理を簡易にし、そのためのソフトウェアの単純化、データ量の低減を図ることができる。
【発明を実施するための最良の形態】
【００１３】
本発明を実施するための最良の形態について図面を参照して説明する。
【００１４】
以下では、PCI Expressの詳細について、［PCI Express規格の概要］〜［PCI Express のアーキテクチャの詳細］の欄で説明し、その後、本実施の形態のデジタル複写機について［デジタル複写機］の欄で説明する。
【００１５】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインターフェイスを意味する。
【００１６】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００１７】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００１８】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００１９】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット（イーサネットは登録商標）１３６、アドインカード１３７が接続されている。
【００２０】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００２１】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポイント・ツー・ポイント）するインターフェイスを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている（将来的には、５Ｇｂｐｓや１０Ｇｂｐｓが想定されている）。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００２２】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００２３】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）で基本的にＩ／Ｏポートリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００２４】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００２５】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００２６】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００２７】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００２８】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００２９】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００３０】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインターフェイス動作に必要な回路を含んでいる。また、論理的な機能としてインターフェイスの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００３１】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロス・ポイントを基にクロックを抽出する方式とされている。
【００３２】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００３３】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability, Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００３４】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。
【００３５】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００３６】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００３７】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００３８】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００３９】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００４０】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００４１】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００４２】
仮想チャネル（ＶＣ：Virtual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００４３】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００４４】
ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００４５】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバーフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。
【００４６】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００４７】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００４８】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００４９】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００５０】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００５１】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００５２】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００５３】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレルバスのようにみえるが、レーン毎に独立した転送を行うので、パラレルバスで問題となるスキューが大幅に緩和される。
【００５４】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、図１４に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００５５】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１５に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００５６】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００５７】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【００５８】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【００５９】
［デジタル複写機］
次に、本実施形態のデジタル複写機について説明する。
【００６０】
図１６は、デジタル複写機の概略構成を説明する説明図である。図１６に示すように、デジタル複写機１は、本発明の電子機器、画像形成装置を実施する原稿の画像を読み取るスキャナ２と、この読み取った原稿の画像データに基づいて用紙などの媒体の上に画像形成を行うプロッタ３と、デジタル複写機１を集中的に制御するコントローラ４とを備えている。プロッタ３の印刷方式は、電子写真方式のほか、インクジェット方式、昇華型熱転写方式、銀塩写真方式、直接感熱記録方式、溶融型熱転写方式など、様々な方式を用いることができる。
【００６１】
デジタル複写機１は、図１７にブロック図で示すようなPCI-express規格のデータ転送システム１１を用いて、内部で通信を行う。
【００６２】
すなわち、コントローラ４がRoot Complex１２となり、コントローラ４のＣＰＵがRoot Complex１２のＣＰＵ１３となり、スキャナ２、プロッタ３がそれぞれEnd Point１４となる。符号１５はSwitchである。
【００６３】
そして、データ転送システム１１は、データ転送経路がツリー構造をなし、当該ツリー構造のノード間、すなわち、Root Complex１２、Switch１５間、また、Switch１５、End Point１４間は、Point to Pointで接続されている。そして、対向するノード間の通信は、当該各ノードに設けられ互いに対向するポート（Port）１６間で、設定の整合性をとって行う。
【００６４】
図１８は、データ転送システム１１の通信シーケンス図である。図１８において、対向ポート１６とあるのは、End Point１４のポート１６と通信を行うSwitch１５のポート１６である。
【００６５】
次に、図１７、図１８を参照して、データ転送システム１１が実行する処理について説明する。
【００６６】
互いに通信を行うSwitch１５とEnd Point１４との設定の変更を行おうとするときは、まず、ＣＰＵ１３が所定のソフトウェアに基づいて、Switch１５とEnd Point１４の対向する２つのポート１６の一方、この例では、End Point１４のポート１６に設定の変更を通知する（第１通知手段）。
【００６７】
この通知を受けたEnd Point１４は、そのポート１６から対向するSwitch１５のポート１６に設定の変更を通知する（第２通知手段）。この通知は、Message Request（Configuration Message）により行う。この通知は、この２つの対向するポート１６間の接続において有効で、他の対向するポート１６間の接続では有効ではないパケットで行ない、また、Message Requestはリンクローカルのルーティング規則により送信する。
【００６８】
この通知を受けたSwitch１５のポート１６は、当該通知を受けた内容での設定の変更（Configurationの変更）を実行する（第２設定変更手段）。そして、Message Requestにより設定の変更を行った旨の通知（Configuration Message）を対向するEnd Point１４のポート１６に行う。
【００６９】
この通知を受けたEnd Point１４は、同様の内容の設定の変更（Configurationの変更）を実行する（第１設定変更手段）。そして、設定の変更が終了した旨の通知（Completion）をRoot Complex１２に送信する。
【００７０】
以上の処理をフローチャートに整理して説明する。
【００７１】
図１９に示すように、End Point１４がＣＰＵ１３からConfiguration Requestを受け取ったときに、対向するSwitch１５のポート１６の設定変更も必要なレジスタであったときは（ステップＳ１のＹ）、そのポート１６の設定変更（Configurationの変更）を行い（ステップＳ２）、自らのポート１６の設定変更（Configurationの変更）も行う（ステップＳ３）。そして、ConfigurationをＣＰＵ１３に返す（ステップＳ４）。
【００７２】
図２０にサブルーチンを示すように、ステップＳ２では、End Point１４は、具体的には、そのポート１６からMessage Requestを対向するSwitch１５のポート１６に送信し（ステップＳ１１）、その送信先からポート１６の設定変更（Configurationの変更）を行なった旨のConfiguration Messageを待つものである（ステップＳ１２）。
【００７３】
図２１は、Configuration Messageを受け取ったEnd Point１４、Switch１５の各ポート１６が実行する処理を示している。すなわち、自ポート１６のConfigurationの変更を実行し（ステップＳ２１）、RequestをEnd Point１４又はＣＰＵ１３に返す（ステップＳ２２）。これは、Message RequestがPosted Requestなので、Completion用のMessageを定義して、擬似的にNon-Posted Requestと同様の動作をさせるものである。
【００７４】
図２２のブロック図、図２３の通信シーケンス図は、図１７、図１８の場合と同様の設定変更を行う際の従来のPCI-express規格における処理手順を説明するものである。なお、図２２、図２３で同一符号のデバイスなどは、図１７、図１８と対応するデバイスなどである。
【００７５】
同図に明らかなように、従来は、ＣＰＵ１３がSwitch１５、End Point１４の両方にConfiguration Requestを送信して、Switch１５、End Point１４の各々で設定の変更（Configurationの変更）を実行し、Switch１５、End Point１４のそれぞれから設定の変更が終了した旨の通知（Completion）を受け取っていた。
【００７６】
このように、本実施形態では、従来のように設定変更の通知を、対向するポート１６間の設定変更を当該対向する両ポート１６に設定変更の通知を行って実行する場合（Configuration Request）とは異なる形式のパケット（Message Request）で行うものである。
【００７７】
従来のPCI-express規格では、Switch１５、End Point１４の両方にConfiguration Requestを送信し、この両方からCompletionを受信しなければならない分、ＣＰＵ１３の処理負担は図１７、図１８の本実施形態の例より重いといえる。
【００７８】
また、ＣＰＵ１３は、PCI Express規格のデータ転送システム１１のツリー構造を探索して、Switch１５のポート１６がもつバス番号、デバイス番号を検出するなどの複雑な手順を実行する必要があった。
【００７９】
これに対し、図１７、図１８に示す本実施形態のデータ転送システム１１によれば、ＣＰＵ１３は、End Point１４だけにConfiguration Requestを送信すればよく、また、switch１５のポート１６がもつバス番号、デバイス番号を検出するなどの複雑な手順を実行する必要はない。よって、対向するポート１６間の設定の整合性をとるために実行する処理を簡易にし、そのためのソフトウェアの単純化、データ量の低減を図ることができる。
【００８０】
なお、ＣＰＵ１３が、Switch１５、End Point１４が図２２、図２３に示すような従来構成のデバイスなのか、図１７、図１８の本実施形態の構成のデバイスなのかを判断できるように、予めSwitch１５、End Point１４の各ポート１６から第１通信手段の実行先であるＣＰＵ１３に対して、どちらの構成のデバイスであるかを報告する機能（第３通知手段、第４通知手段）を備えるようにしてもよい。
【図面の簡単な説明】
【００８１】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７】（ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートの定義について説明する説明図である。
【図１５】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１６】本発明の一実施形態であるデジタル複写機の概略構成を示すブロック図である。
【図１７】デジタル複写機で用いるPCI-express規格のデータ転送システムのブロック図である。
【図１８】図１７のデータ転送システムの通信シーケンス図である。
【図１９】図１７のデータ転送システムが実行する処理のフローチャートである。
【図２０】図１７のデータ転送システムが実行する処理のフローチャートである。
【図２１】図１７のデータ転送システムが実行する処理のフローチャートである。
【図２２】従来のPCI-express規格のデータ転送システムのブロック図である。
【図２３】図２２のデータ転送システムの通信シーケンス図である。
【符号の説明】
【００８２】
１  電子機器
１１  データ転送システム
１２  ノード
１３  ＣＰＵ
１４  ノード、End Point
１５  ノード、Switch
１６  ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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