(57)【要約】【課題】  抵抗素子を用いることなく、トランジスタの特性変動による遅延時間のばらつきを押えることができる補正回路を提供する。【解決手段】  半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を生成する補正回路１０であって、電源端子と制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタ２ｂを、制御ノードと接地端子との間にＮチャネル型トランジスタ２ａを夫々備え、Ｐチャネル型トランジスタ２ｂのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、Ｎチャネル型トランジスタ２ａのゲートに電源電圧を入力する。【選択図】  図２
2006197180.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を生成する補正回路であって、
電源端子と前記制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタを、前記制御ノードと接地端子との間にＮチャネル型トランジスタを夫々備え、
前記Ｐチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記Ｎチャネル型トランジスタのゲートに電源電圧を入力することを特徴とする補正回路。
【請求項２】
前記電源端子と前記中間電圧を取り出す中間ノードとの間にＰチャネル型トランジスタを、前記中間ノードと前記接地端子との間にＮチャネル型トランジスタを夫々備えることを特徴とする請求項１に記載の補正回路。
【請求項３】
半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を生成する補正回路であって、
電源端子と前記制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタを、前記制御ノードと接地端子との間にＮチャネル型トランジスタを夫々備え、
前記Ｎチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記Ｐチャネル型トランジスタのゲートに接地電圧を入力することを特徴とする補正回路。
【請求項４】
前記電源端子と前記中間電圧を取り出す中間ノードとの間にＰチャネル型トランジスタを、前記中間ノードと前記接地端子との間にＮチャネル型トランジスタを夫々備えることを特徴とする請求項３に記載の補正回路。
【請求項５】
電源端子と半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタを、前記制御ノードと接地端子との間にＮチャネル型トランジスタを夫々備え、前記Ｐチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記Ｎチャネル型トランジスタのゲートに電源電圧を入力する補正回路と、
Ｐチャネル型トランジスタとＮチャネル型トランジスタのドレインを夫々出力ノードに、前記Ｐチャネル型トランジスタと前記Ｎチャネル型トランジスタのゲートを夫々入力ノードに接続し、前記Ｎチャネル型トランジスタのソースを前記接地端子に接続してなる論理反転回路部と、ゲートが前記補正回路の制御ノードに接続され、ソースが前記電源端子に接続され、ドレインが前記論理反転回路部のＰチャネル型トランジスタのソースに接続されたＰチャネル型トランジスタとからなるインバータ回路と、を備えることを特徴とする遅延回路。
【請求項６】
電源端子と半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタを、前記制御ノードと接地端子との間にＮチャネル型トランジスタを夫々備え、前記Ｎチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記Ｐチャネル型トランジスタのゲートに接地電圧を入力する補正回路と、
Ｐチャネル型トランジスタとＮチャネル型トランジスタのドレインを夫々出力ノードに、前記Ｐチャネル型トランジスタと前記Ｎチャネル型トランジスタのゲートを夫々入力ノードに接続し、前記Ｐチャネル型トランジスタのソースを前記電源端子に接続してなる論理反転回路部と、ゲートが前記補正回路の制御ノードに接続され、ソースが前記接地端子に接続され、ドレインが前記論理反転回路部のＮチャネル型トランジスタのソースに接続されたＮチャネル型トランジスタとからなるインバータ回路と、を備えることを特徴とする遅延回路。
【請求項７】
電源端子と半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を取り出す第１制御ノードとの間に第１Ｐチャネル型トランジスタを、前記第１制御ノードと接地端子との間に第１Ｎチャネル型トランジスタを夫々備え、前記第１Ｐチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記第１Ｎチャネル型トランジスタのゲートに電源電圧を入力する第１補正回路と、
前記電源端子と第２制御ノードとの間に第２Ｐチャネル型トランジスタを、前記第２制御ノードと前記接地端子との間に第２Ｎチャネル型トランジスタを夫々備え、前記第２Ｎチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記第２Ｐチャネル型トランジスタのゲートに接地電圧を入力する第２補正回路と、
Ｐチャネル型トランジスタとＮチャネル型トランジスタのドレインを夫々出力ノードに、前記Ｐチャネル型トランジスタと前記Ｎチャネル型トランジスタのゲートを夫々入力ノードに接続してなる論理反転回路部と、ゲートが前記第１補正回路の第１制御ノードに接続され、ソースが前記電源端子に接続され、ドレインが前記論理反転回路部のＰチャネル型トランジスタのソースに接続されたＰチャネル型トランジスタと、ゲートが前記第２補正回路の第２制御ノードに接続され、ソースが前記接地端子に接続され、ドレインが前記論理反転回路部のＮチャネル型トランジスタのソースに接続されたＮチャネル型トランジスタとからなるインバータ回路と、を備えることを特徴とする遅延回路。
【請求項８】
請求項５乃至７の少なくとも何れか１項に記載の遅延回路の前記インバータ回路を任意に選択して奇数段直列接続し、最終段の前記論理反転回路部の前記出力ノードを初段の前記論理反転回路部の前記入力ノードに接続した帰還直列接続部を備えることを特徴とするリングオシレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を生成する補正回路、当該補正回路を備えた遅延回路及びリングオシレータ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ半導体集積回路において、タイミング発生回路等として利用される遅延回路には、ＣＭＯＳトランジスタを用いたものがある。このＣＭＯＳトランジスタを用いた遅延回路は、トランジスタ（ＭＯＳＦＥＴ）の駆動負荷、トランジスタのＯＮ抵抗、トランジスタの駆動電流等によって決定されるトランジスタの信号伝達遅延特性を利用している。
【０００３】
ここで、図１０は、トランジスタの信号伝達遅延特性を利用した従来の遅延回路１００の一構成例を示す回路図である。
【０００４】
この遅延回路１００は、論理反転回路１０３を直列に複数接続して構成されている。各論理反転回路１０３は、Ｐチャネル型（以下、Ｐｃｈと略記する）トランジスタ１０１とＮチャネル型（以下、Ｎｃｈと略記する）トランジスタ１０２のドレインを夫々出力ノードに、ゲートを夫々入力ノードに接続して構成されており、Ｐｃｈトランジスタ１０１のソースが電源端子（電源電圧）に接続され、Ｎｃｈトランジスタのソースが接地端子（接地電圧：アース）に接続されている。遅延回路１００において、初段の論理反転回路１０３の入力ノードには、入力端子から入力される信号が入力され、他の各論理反転回路１０３の入力ノードには、前段の論理反転回路１０３から出力される信号が夫々入力される。言い換えると、各論理反転回路１０３の出力ノードが、後段の論理反転回路１０３の入力ノードに接続され、最終段の論理反転回路１０３の出力ノードが出力端子に接続されている。
【０００５】
詳細には、例えば、各論理反転回路１０３の入力ノードに入力される信号がＨレベル（電源電位レベル）の信号である場合には、Ｐｃｈトランジスタ１０１がオフ状態（非導通状態）となり、Ｎｃｈトランジスタ１０２がオン状態（導通状態）となる。この場合には、論理反転回路１０３の出力ノードには、Ｌレベル（接地電位レベル）の信号が出力される。また、各論理反転回路１０３の入力ノードに入力される信号がＬレベルの信号である場合には、Ｐｃｈトランジスタ１０１がオン状態となり、Ｎｃｈトランジスタ１０２がオフ状態となる。この場合には、論理反転回路１０３の出力ノードには、Ｈレベルの信号が出力される。
【０００６】
次に、このように構成された遅延回路１００における遅延時間について説明する。尚、遅延時間は、遅延回路において、入力信号の所定の遷移が出力信号に現れるまでの時間間隔として規定される。
【０００７】
図１１は、上記遅延回路１００における入力信号電圧と出力信号電圧とのタイミングを示すタイミング図である。この図１１では、電源電圧をＶＣＣ、接地電圧をＧＮＤとしている。また、ここでの遅延時間は、遅延回路１００において、入力信号の電圧が１／２ＶＣＣとなった時間から出力信号の電圧が１／２ＶＣＣとなる時間までの時間間隔として規定している。
【０００８】
ここで、一般に、遅延回路１００の遅延時間は、遅延回路を構成するトランジスタのトランジスタ特性（駆動電流、閾値）等によって大きく変動する。また、一般に、トランジスタ特性は、遅延回路に使用される電源電圧、遅延回路の周囲温度、遅延回路の製造時に発生するトランジスタのゲート膜厚、ゲート幅、ゲート長等の各種製造プロセスのばらつき等によって変動する。このため、図１０に示すような単純な論理反転回路１０３からなる遅延回路１００では、図１１に示す遅延時間が、電源電圧、周囲温度等によって変動する。このような遅延時間の変動は、半導体集積回路を構成するその他の回路に対して、必ずしもよい結果をもたらすとは限らない。例えば、ある条件下において適切な遅延時間を設定した場合に、他の条件下では不要な遅延時間（長すぎる遅延時間）となる場合もあり、その反対に、短すぎる遅延時間となる場合もある。
【０００９】
このような問題に対し、遅延時間の変動をコントロールするために、抵抗素子を用いて構成された補正回路を設けた遅延回路が提案されている（例えば、特許文献１参照）。ここで、図１２は、このような補正回路２１０及び補正回路２２０を設けた遅延回路２００の一構成例を示す回路図である。
【００１０】
この遅延回路２００は、補正回路２１０及び補正回路２２０を備えると共に、インバータ回路２０５ａとインバータ回路２０５ｂとが、交互に複数段（ここでは２段ずつ４段）直列に接続されて構成されている。インバータ回路２０５ａは、Ｐｃｈトランジスタ２０１とＮｃｈトランジスタ２０２とで構成され、Ｐｃｈトランジスタ２０１及びＮｃｈトランジスタ２０２のゲートが夫々入力ノードに接続され、ドレインが夫々出力ノードに接続されたインバータ２０３ａと、このインバータ２０３ａと電源端子との間に接続されたＰｃｈトランジスタ２０４ａとを備えている。更に、Ｐｃｈトランジスタ２０４ａのゲートには第１補正回路２１０で生成された電圧（制御信号）が供給される。インバータ回路２０５ｂは、インバータ２０３ａと同じ構成のインバータ２０３ｂと、インバータ２０３ｂと接地端子との間に接続されたＮｃｈトランジスタ２０４ｂとを備えている。更に、インバータ回路２０５ｂを構成するＮｃｈトランジスタ２０４ｂのゲートには第２補正回路２２０で生成された電圧（制御信号）が供給されるようになっている。各インバータ２０３の入力ノードには入力端子から入力される信号若しくは前段のインバータ２０３から出力される信号が夫々入力され、各インバータ２０３の出力ノードから後段のインバータ２０３または出力端子に信号が出力されるようになっている。
【００１１】
この遅延回路２００においては、Ｐｃｈトランジスタ２０４ａとＮｃｈトランジスタ２０４ｂとによって遅延時間が支配的にコントロールされるように、各トランジスタの駆動能力等を調整する。これによって、第１補正回路２１０及び第２補正回路２２０からの出力電圧（制御信号）に応じて遅延時間をコントロールすることが可能となる。
【００１２】
次に、遅延回路２００に設けられた第１補正回路２１０及び第２補正回路２２０の構成について説明する。ここで、図１３（ａ）及び図１３（ｂ）は、夫々、第１補正回路２１０及び第２補正回路２２０の回路構成を示している。第１補正回路２１０は、電源端子とＰＯノードとの間に、ゲートが接地電位に接続されたＰｃｈトランジスタ３０１を、ＰＯノードと接地端子との間に、抵抗３０２を夫々備えており、ＰＯノードからＰＯ電圧（制御信号）が出力されるようになっている。また、第２補正回路２２０は、電源端子とＮＯノードとの間に、抵抗３０４を、ＮＯノードと接地端子との間に、Ｎｃｈトランジスタ３０３を夫々備えており、ＮＯノードからＮＯ電圧（制御信号）が出力されるようになっている。更に、図２０は、この第１補正回路２１０及び第２補正回路２２０を用いて構成されたスタンバイ機能付き補正回路を示している。
【００１３】
続いて、第１補正回路２１０及び第２補正回路２２０の動作について説明する。第１補正回路２１０及び第２補正回路２２０の出力電圧は、トランジスタの電流―電圧特性と抵抗の電流―電圧特性とによって決定される。
【００１４】
先ず、遅延回路２００に供給される電源電圧が一定であり、周囲温度が変化する場合における第１補正回路２１０及び第２補正回路２２０の動作について説明する。
【００１５】
尚、特許文献１では、抵抗が温度特性を持たない場合について説明されているが、実際の抵抗は温度特性を持つ。これに対し、抵抗の温度特性が遅延回路に与える影響を抑えるため、正の温度特性を持つ抵抗と負の温度特性を持つ抵抗とを直列に接続した補正回路がある（例えば、特許文献２参照）。ここで、図１３（ｃ）は、正の温度特性を持つ抵抗３０５と負の温度特性を持つ抵抗３０６とを直列に接続することで、抵抗素子全体としては温度特性が打ち消されるように構成した第１補正回路２３０を示している。同様に、図１３（ｄ）は、正の温度特性を持つ抵抗３０８と負の温度特性を持つ抵抗３０９とを直列に接続することで、抵抗素子全体としては温度特性が打ち消されるように構成した第２補正回路２４０を示している。そして、ここでは、正の温度特性を持つ抵抗３０５と負の温度特性を持つ抵抗３０６とを直列に接続したものを抵抗３０２と等価として考え、同様に、正の温度特性を持つ抵抗３０８と負の温度特性を持つ抵抗３０９とを直列に接続したものを抵抗３０４と等価として考えることで、第１補正回路２１０の抵抗３０２及び第２補正回路２２０の抵抗３０４が温度特性を持たないものとして説明する。
【００１６】
図１４（ａ）及び図１４（ｂ）は、夫々、第１補正回路２１０及び第２補正回路２２０を構成する夫々の素子（トランジスタ及び抵抗）単体の電流−電圧特性を示している。
【００１７】
図１４（ａ）において、特性４０１は、第１補正回路２１０を構成するＰｃｈトランジスタ３０１の電流−電圧特性を示している。横軸は、所定のゲート電圧におけるソースとドレインとの間の電圧（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合にはソースとドレインとの間の電圧は（ＶＣＣ−ＧＮＤ）となり、ＰＯ電圧がＶＣＣの場合にはソースとドレインとの間の電圧は０となる。また、縦軸は、ソースとドレインとの間に流れる電流を示している。特性４０２は、第１補正回路２１０を構成する抵抗３０２の電流−電圧特性を示している。横軸は、抵抗３０２の両端部の電圧（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合には抵抗３０２の両端部の電圧は０となり、ＰＯ電圧がＶＣＣの場合には抵抗３０２の両端部の電圧は（ＶＣＣ−ＧＮＤ）となる。また縦軸は、抵抗３０２に流れる電流を示している。
【００１８】
図１４（ｂ）において、特性４０３は、第２補正回路２２０を構成するＮｃｈトランジスタ３０３の電流−電圧特性を示している。横軸は、所定のゲート電圧におけるソースとドレインとの間の電圧（ＮＯ電圧）を示している。ＮＯ電圧がＧＮＤの場合にはソースとドレインとの間の電圧は０となり、ＮＯ電圧がＶＣＣの場合にはソースとドレインとの間の電圧は（ＶＣＣ−ＧＮＤ）となる。また、縦軸は、ソースとドレインとの間に流れる電流を示している。特性４０４は、第２補正回路２２０を構成する抵抗３０４の電流−電圧特性を示している。横軸は、抵抗３０４の両端部の電圧（ＮＯ電圧）を示している。ＮＯ電圧がＧＮＤの場合には抵抗の両端部の電圧は（ＶＣＣ−ＧＮＤ）となり、ＮＯ電圧がＶＣＣの場合には抵抗３０４の両端部の電圧は０となる。また、縦軸は、抵抗３０４に流れる電流を示している。
【００１９】
第１補正回路２１０及び第２補正回路２２０においては、トランジスタと抵抗とが直列に接続されているため、図１４（ａ）に示すトランジスタの電流―電圧特性４０１と抵抗の電流―電圧特性４０２との交点ａが第１補正回路２１０からの出力電圧及び出力電流となる。同様に、図１４（ｂ）に示すトランジスタの電流―電圧特性４０３と抵抗の電流―電圧特性４０４との交点ｂが、第２補正回路２２０からの出力電圧及び出力電流となる。
【００２０】
続いて、上記遅延回路２００における遅延時間のコントロールについて図面を基に説明する。尚、以下の説明において、トランジスタの能力が上がる（または下がる）とは、トランジスタのソース−ドレイン間に流れる電流が増加する（または減少する）ことを示すものとする。
【００２１】
図１２及び図１３（ａ）に示すように、第１補正回路２１０のＰＯノードから出力される電圧（ＰＯ電圧）は、制御信号としてＰｃｈトランジスタ２０４ａに入力されるように構成されている。同様に、図１２及び図１３（ｂ）に示すように、第２補正回路２２０のＮＯノードから出力される電圧（ＮＯ電圧）は、制御信号としてＮｃｈトランジスタ２０４ｂに入力されるように構成されている。具体的には、例えば、第１補正回路２１０のＰＯノードの電位が高くなると、ゲートに入力されるＰＯ電圧の電位が高くなるので、Ｐｃｈトランジスタ２０４ａのＯＮ抵抗が高くなる。この結果、Ｐｃｈトランジスタ２０４ａの能力が下がり、遅延時間が長くなる。反対に、第１補正回路２１０のＰＯノードの電位が低くなると、Ｐｃｈトランジスタ２０４ａのＯＮ抵抗が低くなる。この結果、Ｐｃｈトランジスタ２０４ａの能力が上がり、遅延時間が短縮される。一方、第２補正回路２２０のＮＯノードの電位が低くなると、ゲートに入力されるＮＯ電圧の電位が低くなるので、Ｎｃｈトランジスタ２０４ｂのＯＮ抵抗が高くなる。この結果、Ｎｃｈトランジスタ２０４ｂの能力が下がり、遅延時間が長くなる。反対に、第２補正回路２２０のＮＯノードの電位が高くなると、Ｎｃｈトランジスタ２０４ｂのＯＮ抵抗が低くなる。この結果、Ｎｃｈトランジスタ２０４ｂの能力が上がり、遅延時間が短縮される。
【００２２】
遅延回路２００の遅延時間を考えると、Ｐｃｈトランジスタ２０４ａまたはＮｃｈトランジスタ２０４ｂの能力が下がると遅延時間が長くなり、Ｐｃｈトランジスタ２０４ａまたはＮｃｈトランジスタ２０４ｂの能力が上がると遅延時間が短縮される。
【００２３】
以上の点を考慮して、遅延回路２００の周囲温度のばらつきと遅延時間との関係について説明する。一般に、回路の周囲温度が低温になると、その回路に含まれるトランジスタの閾値電圧は高くなるものの、トランジスタを構成するソース領域、ドレイン領域及びチャネル型領域等の半導体特性から、トランジスタ能力は上がる。この場合には、第１補正回路２１０のＰＯノードまたは第２補正回路２２０のＮＯノードの電位が一定であれば、遅延回路２００による遅延時間は短縮される。
【００２４】
引き続き、第１補正回路２１０及び第２の補正２２０の周辺温度が低温になった場合について、遅延回路２００の動作を考える。
【００２５】
図１５（ａ）は、第１補正回路２１０の周辺温度が低温になった場合の電流−電圧特性の変化を示すグラフである。図１５（ａ）に示すように、補正回路２１０の周辺温度が低温になると、Ｐｃｈトランジスタ３０１の能力が上がる。この結果、図１５（ａ）に示すように、Ｐｃｈトランジスタ３０１の電流−電圧特性４０１ａが、特性４０１ｂに変化して、ＰＯ電圧が電圧Ａから電圧Ｂに上がり、ＰＯノードから出力される電圧（制御信号）が高くなる。図１５（ｂ）は、第２補正回路２２０の周辺温度が低温になった場合の電流−電圧特性の変化を示すグラフである。図１５（ｂ）に示すように、補正回路２２０の周辺温度が低温になると、Ｎｃｈトランジスタ３０３の能力が上がる。この結果、図１５（ｂ）に示すように、Ｎｃｈトランジスタ３０３の電流−電圧特性４０３ａが、特性４０３ｂに変化して、ＮＯ電圧が電圧Ｃから電圧Ｄに下がり、ＮＯノードから出力される電圧（制御信号）が低くなる。
【００２６】
ここで、ＰＯ電圧はＰｃｈトランジスタ２０４ａのゲートに入力され、ＮＯ電圧はＮｃｈトランジスタ２０４ｂのゲートに入力されていることから、周囲温度が低温になると、Ｐｃｈトランジスタ２０４ａ及びＮｃｈトランジスタ２０４ｂのＯＮ抵抗が上り、Ｐｃｈトランジスタ２０４ａ及びＮｃｈ２０４ｂの能力が低下する。従って、遅延回路の周囲温度が低温になると、第１補正回路２１０及び第２補正回路２２０は、遅延回路２００の遅延時間が長くなるように作用する。
【００２７】
上述したように、遅延回路２００の電源電圧が一定である場合には、遅延回路２００の周囲温度が低温になると遅延時間が短縮されるが、第１補正回路２１０から出力されるＰＯ電圧、及び第２補正回路２２０から出力されるＮＯ電圧が、遅延回路２００の遅延時間を延ばすように変化するため、夫々の遅延時間を短縮する作用、及び延ばす作用が相殺されて、遅延時間を一定にすることが可能となる。
【００２８】
図１６（ａ）及び図１６（ｂ）は、第１補正回路２１０及び第２補正回路２２０の出力電圧と温度との関係（出力電圧の温度依存特性）を夫々示すグラフである。図１６に示すような温度依存特性を有する第１補正回路２１０及び第２補正回路２２０によれば、図１２に示す遅延回路２００において、温度変化に対して遅延時間をコントロールすることが可能となる。
【００２９】
また、半導体集積回路の製造時に発生するプロセスばらつきに関しても、上記説明と同様に、Ｐｃｈトランジスタ２０４ａ及びＮｃｈトランジスタ２０４ｂに特性のばらつきが発生すると、第１補正回路２１０及び第２補正回路２２０は、遅延回路２００において遅延時間が一定になる方向に、その出力電圧（ＰＯ電圧及びＮＯ電圧）が変化する。更に、Ｎｃｈトランジスタにのみ特性のばらつきが発生した場合には、Ｎｃｈトランジスタ２０４ｂの特性のばらつきに対し、第２補正回路２２０を構成するＮｃｈトランジスタ３０３によって、遅延回路２００の遅延時間が一定になる方向にＮＯ電圧が変化する。この場合、第１補正回路２１０はＮｃｈトランジスタを備えていないため、ＰＯノードに出力されるＰＯ電圧は変化せず、第２補正回路２２０のＮＯノードに出力されるＮＯ電圧のみが変化する。同様に、Ｐｃｈトランジスタにのみ特性のばらつきが発生した場合についても、第１補正回路２１０のＰＯノードに出力されるＰＯ電圧のみが変化する。このため、半導体集積回路の製造時にプロセスのばらつきが発生した場合でも、遅延回路２００の遅延時間をほぼ一定とすることができる。
【００３０】
次に、遅延回路２００に供給される電源電圧が変化した場合における第１補正回路２１０及び第２補正回路２２０の動作について説明する。
【００３１】
図１７（ａ）は、第１補正回路２１０に供給される電源電圧が変化した場合の電流−電圧特性の変化を示すグラフである。図１７（ａ）に示すように、第１補正回路２１０に供給される電源電圧が電圧１から電圧２に変化した場合、補正回路２１０を構成するＰｃｈトランジスタ３０１のゲート−ソース間の電圧が大きくなる。この結果、図１７（ａ）に示すように、Ｐｃｈトランジスタの電流−電圧特性４０１ａが特性４０１ｃに変化して、ＰＯ電圧が電圧Ａから電圧Ｂに上がり、ＰＯノードから出力される電圧（制御信号）が高くなる。
【００３２】
図１７（ｂ）は、第２補正回路２２０に供給される電源電圧が変化した場合の電流−電圧特性の変化を示すグラフである。図１７（ｂ）に示すように、第２補正回路２２０に供給される電源電圧が電圧１から電圧２に変化した場合、第２補正回路２２０を構成する抵抗３０４の両端部の電圧が大きくなる。この結果、図１７（ｂ）に示すように、抵抗３０４の電流−電圧特性４０４ａが特性４０４ｂに変化する。また、Ｎｃｈトランジスタ３０３の電流−電圧特性４０３ａは特性４０３ｃに変化する。このため、第２補正回路２２０においては、ＮＯノードから出力されるＮＯ電圧を、電源電圧に依存せず、ほぼ一定の電圧Ｃにすることも可能である。
【００３３】
ここで、図１８（ａ）及び図１８（ｂ）は、図１３に示す第１補正回路２１０及び第２補正回路２２０の出力電圧と電源電圧との関係（出力電圧の電源電圧依存特性）を夫々示すグラフである。
【００３４】
上述したように、ＰＯノード及びＮＯノードの電位が一定である場合には、遅延回路２００に供給される電源電圧が高くなると遅延時間が短縮されるが、図１８（ａ）に示すように、第１補正回路２１０から出力されるＰＯ電圧が、遅延回路２００においてインバータ回路２０５ａの遅延時間を延ばすように変化するため、夫々の遅延時間を短縮する作用、及び延ばす作用が相殺されて、遅延時間を一定にすることが可能となる。
【００３５】
以上説明したように、遅延回路２００では、第１補正回路２１０及び第２補正回路２２０を設けることによって、周囲温度、電源電圧等に起因する遅延時間のばらつきを抑えるか、または、周囲温度、電源電圧等に対する遅延時間の依存性を任意にコントロールすることができる。
【特許文献１】特開平０７−３８３９４号公報
【特許文献２】特開２００３−３４７９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
しかしながら、特許文献１及び特許文献２に記載の遅延回路では、補正回路に抵抗素子を使用していることから、抵抗素子の温度特性を相殺するため、正の温度特性を持つ抵抗素子と負の温度特性を持つ抵抗素子の両方を用いる必要がある。ここで、一般的に、単純な拡散やポリシリコンで形成される抵抗素子は正の温度特性を持つ。負の温度特性を持つ抵抗素子としては、例えば、図１９に示すような２層ポリシリコンで形成される特殊な抵抗素子がある。フラッシュＥＥＰＲＯＭのような浮遊ゲートを備えた不揮発性半導体記憶装置の場合、記憶素子を形成するため必然的に２層のポリシリコンが存在し、それを利用して負の温度特性を持つ抵抗素子を形成できる。しかし、２層のポリシリコンを持たない半導体装置では、負の温度特性を持つ抵抗素子の形成が困難であるという問題がある。
【００３７】
一方、負の温度特性を持つ抵抗を形成できたとしても、以下に述べるような問題も生じる。補正回路に抵抗素子を使用した場合、補正回路は必ず直流電流を流すこととなるため、場合によっては回路の内部で電源電圧の降下を招く恐れがある。半導体集積回路は、技術の進歩に伴い電源電圧が低くなる傾向にあり、近年では、１．２Ｖや１．６Ｖの電源電圧で動作する半導体集積回路がある。このような低電圧電源の半導体集積回路では、回路内部で僅かな電圧降下が生じただけで、内部電圧がトランジスタの閾値以下になり正常に動作しなくなる虞がある。このため、補正回路に流す直流電流はできるだけ削減すべきである。しかし、補正回路の出力電圧を使用する回路が多くなれば、ＰＯノードやＮＯノードに接続される寄生負荷が大きくなり、ＰＯノード或いはＮＯノードの充放電速度が要求されるときには電流をより多く流す工夫が必要となる。
【００３８】
尚、特許文献２には、ＰＯノード或いはＮＯノードの充放電開始時にのみ急速に電流を供給し、定常状態（動作時）には低電流で補正回路を動作させる技術が開示されている。しかし、遅延回路２００において、Ｐｃｈトランジスタ２０４ａ及びインバータ回路２０５ａを構成するトランジスタが駆動し電流を流す際のカップリングの影響を軽減するため、その影響を無視できる程度に駆動電流を押える必要がある。動作時に低電流で補正回路を動作させるため、動作時の直流電流による電圧降下が発生する可能性がある。
【００３９】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、抵抗素子を用いることなく、トランジスタの特性変動による遅延時間のばらつきを押えることができる補正回路を提供することにある。
【課題を解決するための手段】
【００４０】
上記目的を達成するための本発明に係る補正回路は、半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を生成する補正回路であって、電源端子と前記制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタを、前記制御ノードと接地端子との間にＮチャネル型トランジスタを夫々備え、前記Ｐチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記Ｎチャネル型トランジスタのゲートに電源電圧を入力することを特徴とする。
【００４１】
上記特徴の本発明に係る補正回路は、更に、前記電源端子と前記中間電圧を取り出す中間ノードとの間にＰチャネル型トランジスタを、前記中間ノードと前記接地端子との間にＮチャネル型トランジスタを夫々備えることを特徴とする。
【００４２】
上記目的を達成するための本発明に係る補正回路は、半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を生成する補正回路であって、電源端子と前記制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタを、前記制御ノードと接地端子との間にＮチャネル型トランジスタを夫々備え、前記Ｎチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記Ｐチャネル型トランジスタのゲートに接地電圧を入力することを特徴とする。
【００４３】
上記特徴の本発明に係る補正回路は、更に、前記電源端子と前記中間電圧を取り出す中間ノードとの間にＰチャネル型トランジスタを、前記中間ノードと前記接地端子との間にＮチャネル型トランジスタを夫々備えることを特徴とする。
【００４４】
上記目的を達成するための本発明に係る遅延回路は、電源端子と半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタを、前記制御ノードと接地端子との間にＮチャネル型トランジスタを夫々備え、前記Ｐチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記Ｎチャネル型トランジスタのゲートに電源電圧を入力する補正回路と、Ｐチャネル型トランジスタとＮチャネル型トランジスタのドレインを夫々出力ノードに、前記Ｐチャネル型トランジスタと前記Ｎチャネル型トランジスタのゲートを夫々入力ノードに接続し、前記Ｎチャネル型トランジスタのソースを前記接地端子に接続してなる論理反転回路部と、ゲートが前記補正回路の制御ノードに接続され、ソースが前記電源端子に接続され、ドレインが前記論理反転回路部のＰチャネル型トランジスタのソースに接続されたＰチャネル型トランジスタとからなるインバータ回路と、を備えることを特徴とする。
【００４５】
上記目的を達成するための本発明に係る他の遅延回路は、電源端子と半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタを、前記制御ノードと接地端子との間にＮチャネル型トランジスタを夫々備え、前記Ｎチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記Ｐチャネル型トランジスタのゲートに接地電圧を入力する補正回路と、Ｐチャネル型トランジスタとＮチャネル型トランジスタのドレインを夫々出力ノードに、前記Ｐチャネル型トランジスタと前記Ｎチャネル型トランジスタのゲートを夫々入力ノードに接続し、前記Ｐチャネル型トランジスタのソースを前記電源端子に接続してなる論理反転回路部と、ゲートが前記補正回路の制御ノードに接続され、ソースが前記接地端子に接続され、ドレインが前記論理反転回路部のＮチャネル型トランジスタのソースに接続されたＮチャネル型トランジスタとからなるインバータ回路と、を備えることを特徴とする。
【００４６】
更に、他の上記目的を達成するための本発明に係る遅延回路は、電源端子と半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を取り出す第１制御ノードとの間に第１Ｐチャネル型トランジスタを、前記第１制御ノードと接地端子との間に第１Ｎチャネル型トランジスタを夫々備え、前記第１Ｐチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記第１Ｎチャネル型トランジスタのゲートに電源電圧を入力する第１補正回路と、前記電源端子と第２制御ノードとの間に第２Ｐチャネル型トランジスタを、前記第２制御ノードと前記接地端子との間に第２Ｎチャネル型トランジスタを夫々備え、前記第２Ｎチャネル型トランジスタのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、前記第２Ｐチャネル型トランジスタのゲートに接地電圧を入力する第２補正回路と、Ｐチャネル型トランジスタとＮチャネル型トランジスタのドレインを夫々出力ノードに、前記Ｐチャネル型トランジスタと前記Ｎチャネル型トランジスタのゲートを夫々入力ノードに接続してなる論理反転回路部と、ゲートが前記第１補正回路の第１制御ノードに接続され、ソースが前記電源端子に接続され、ドレインが前記論理反転回路部のＰチャネル型トランジスタのソースに接続されたＰチャネル型トランジスタと、ゲートが前記第２補正回路の第２制御ノードに接続され、ソースが前記接地端子に接続され、ドレインが前記論理反転回路部のＮチャネル型トランジスタのソースに接続されたＮチャネル型トランジスタとからなるインバータ回路と、を備えることを特徴とする。
【００４７】
上記目的を達成するための本発明に係るリングオシレータ回路は、上記何れかの特徴に係る遅延回路の前記インバータ回路を任意に選択して奇数段直列接続し、最終段の前記論理反転回路部の前記出力ノードを初段の前記論理反転回路部の前記入力ノードに接続した帰還直列接続部を備えることを特徴とする。
【００４８】
尚、ここでの直列接続は、信号の伝播方向に対して接続するものである。
【００４９】
上記特徴の補正回路、遅延回路及びリングオシレータ回路によれば、ＰｃｈトランジスタとＮｃｈトランジスタのみで補正回路を構成し、抵抗素子を用いないことから、正の温度特性を持つ抵抗素子と負の温度特性を持つ抵抗素子の相反する温度特性を持つ２つの抵抗素子を形成することが不可能なプロセスを使用している半導体集積回路においても、半導体集積回路を構成するトランジスタの特性変動により生じる遅延回路の特性変動を補正するための制御信号を生成する補正回路を実現することができる。これによって、半導体集積回路を構成するトランジスタの製造上の条件、電源電圧・温度等の物理的条件に起因する特性変動を補正することができる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明に係る補正回路及び遅延回路の実施の形態について、図面を用いて説明する。
【００５１】
本実施形態では、本発明に係る補正回路を備えた遅延回路は、半導体集積回路上に形成される。図１は、本発明に係る遅延回路４０の一実施形態を示している。この遅延回路４０は、補正回路１０及び補正回路２０を備えると共に、インバータ回路２０５ａとインバータ回路２０５ｂとが、交互に複数段（ここでは２段ずつ４段）直列に接続されて構成されている。尚、インバータ回路２０５ａ及びインバータ回路２０５ｂの構成は、図１２に示す従来技術に係る遅延回路２００におけるインバータ回路２０５ａ及びインバータ回路２０５ｂの構成と同じである。そして、インバータ回路２０５ａを構成するＰｃｈトランジスタ２０４ａのゲートに第１補正回路１０で生成された電圧（制御信号）が供給され、インバータ回路２０５ｂを構成するＮｃｈトランジスタ２０４ｂのゲートに第２補正回路２０で生成された電圧（制御信号）が供給されるようになっている。
【００５２】
先ず、本発明に係る遅延回路４０の補正回路の構成について、図面を基に説明する。ここで、図２は、本実施形態に係る補正回路システム３０（第１補正回路１０及び第２補正回路）の構成を示している。尚、この補正回路システム３０は、従来技術に係る補正回路システム２３０の第１補正回路２１０及び第２補正回路２２０の代りに、第１補正回路１０及び第２補正回路２０が設けられている。
【００５３】
第１補正回路１０は、電源端子（電源電圧）と制御信号を取り出す制御ノードとの間にＰｃｈトランジスタ２ｂを、制御ノードと接地端子（接地電圧：アース）との間にＮｃｈトランジスタ２ａを備え、Ｐｃｈトランジスタ２ｂのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、Ｎｃｈトランジスタ２ａのゲートに電源電圧を入力するように構成されている。そして、制御ノードであるＰＯノードから制御電圧であるＰＯ電圧が出力される。更に、本実施形態の第１補正回路１０は、電源端子と中間電圧を取り出す中間ノードとの間にＰｃｈトランジスタ１ｂを、中間ノードと接地端子との間にＮｃｈトランジスタ１ａを夫々備えている。Ｎｃｈトランジスタ１ａのゲートには、ＣＥＢ信号をインバータによって反転させた信号が入力され、Ｐｃｈトランジスタ１ｂのゲートには、接地端子が入力されている。そして、中間ノードからＰＯ−Ｂｉａｓ電圧が出力されＰｃｈトランジスタ２ｂのゲートに入力されるように構成されている。ここで、ＣＥＢ信号は、半導体集積回路をスタンバイ状態にするか動作状態にするか切り替える信号であり、ＣＥＢ信号がＨレベルのとき半導体集積回路はスタンバイ状態になり、逆にＬレベルのとき半導体集積回路は動作状態になる。
【００５４】
第２補正回路２０は、電源端子と制御信号を取り出す制御ノードとの間にＰｃｈトランジスタ４ｂを、制御ノードと接地端子との間にＮｃｈトランジスタ４ａを夫々備え、Ｎｃｈトランジスタ４ａのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、Ｐｃｈトランジスタ４ｂのゲートに接地電圧を入力するように構成されている。そして、制御ノードであるＮＯノードから制御電圧であるＮＯ電圧が出力される。更に、本実施形態の第２補正回路２０は、電源端子と中間電圧を取り出す中間ノードとの間にＰｃｈトランジスタ３ｂを、中間ノードと接地端子との間にＮｃｈトランジスタ３ａを夫々備えている。Ｐｃｈトランジスタ３ｂのゲートには、ＣＥＢ信号が入力され、Ｎｃｈトランジスタ３ａのゲートには、電源端子が入力されている。そして、中間ノードからＮＯ−Ｂｉａｓ電圧が出力されＮｃｈトランジスタ４ａのゲートに入力されるように構成されている。
【００５５】
続いて、第１補正回路１０及び第２補正回路２０の動作について説明する。
【００５６】
先ず、第１補正回路１０のスタンバイ状態時の動作について説明する。ＣＥＢ信号がＨレベル（電源電圧）で半導体集積回路がスタンバイ状態であるとき、第１補正回路１０のＮｃｈトランジスタ１ａのゲートには、ＣＥＢ信号をインバータによって反転したＬレベル（接地電圧）の信号が入力される。このときＮｃｈトランジスタ１ａはオフ状態になる。第１補正回路１０のＰｃｈトランジスタ１ｂのゲートには接地電圧が入力されているため常にオン状態となる。従って、スタンバイ状態における中間ノードの電圧（ＰＯ−Ｂｉａｓ電圧）は電源電圧になる。更に、ＰＯ−Ｂｉａｓ電圧はＰｃｈトランジスタ２ｂのゲートに入力されるため、Ｐｃｈトランジスタ２ｂはオフ状態となる。Ｎｃｈトランジスタ２ａのゲートには電源電圧が入力されているので常にオン状態となる。従って、スタンバイ状態において、ＰＯノードからは接地電圧が出力される。
【００５７】
このように、ＣＥＢ信号がＨレベルのときは、第１補正回路１０において電源端子−接地端子間で直流電流を流さないためスタンバイ状態での消費電流を低減することが可能である。尚、本実施形態において、スタンバイ状態のときに、ＰＯノードが接地電圧を出力するようにしているのは、遅延回路４０の誤作動を防ぐためである。詳細には、スタンバイ時にＰＯノードが電源電圧であると、半導体集積回路がスタンバイ状態から動作状態に切り替わる際に、遅延回路４０のＰｃｈトランジスタ２０４ａがオフ状態からオン状態に切り替わる。仮に、オフ状態で入力信号が遷移し始めた時にＰｃｈトランジスタ２０４ａのオン動作が遅れると、インバータ回路２０５ａの動作が遅れることとなり、次段への出力が不定状態になる。この結果、動作開始時に、遅延回路４０の出力信号が不定となり半導体集積回路に誤作動や電源端子−接地端子間の直流電流を招く虞がある。このようなＰＯノードと入力信号の遷移タイミングによる誤作動を防ぐために、ＰＯノードはスタンバイ時に接地電圧を出力する構成とすることが好ましい。
【００５８】
次に、第１補正回路１０の動作状態時の動作について説明する。
動作状態時における第１補正回路１０のＰＯ−Ｂｉａｓ電圧の動作について説明する。図３は、第１補正回路１０のＮｃｈトランジスタ１ａとＰｃｈトランジスタ１ｂの電流−電圧特性を示している。図３の曲線１ａは第１補正回路１０のＮｃｈトランジスタ１ａのＶｄｓ−Ｉｄｓ特性(ドレイン−ソース間に電圧を印加したときのドレイン−ソース間に流れる電流の特性)を示している。同様に、図３の曲線１ｂは第１補正回路１０のＰｃｈトランジスタ１ｂのＶｄｓ−Ｉｄｓ特性を示している。Ｎｃｈトランジスタ１ａとＰｃｈトランジスタ１ｂの動作安定点は２つのトランジスタの電流が等しくなる点であり、このときのＮｃｈトランジスタ１ａとＰｃｈトランジスタ１ｂのドレイン電圧がＰＯ−Ｂｉａｓ電圧となる。
【００５９】
尚、本実施形態では、仕様上、半導体集積回路の電源電圧が一定の幅を持つ場合について説明する。ここでは、例えば１．６Ｖから２．０Ｖの電圧範囲を持つ場合について説明する。電源電圧が一定の電圧範囲を持つ場合、第１補正回路１０のＰｃｈトランジスタ２ｂが、低電圧側で動作するときはオフ状態になるように、高電圧側で動作するときはオン状態になるように構成するのが好ましい。具体的には、例えば、半導体集積回路が低電圧側で動作するときのＰＯ−Ｂｉａｓ電圧はＰｃｈトランジスタ２ｂの閾値電圧以下にし、高電圧側で動作するときはそれ以上の電圧が出力されるようにする。
【００６０】
同様に、第２補正回路２０のスタンバイ状態時の動作について説明する。ＣＥＢ信号がＨレベル（電源電圧）で半導体集積回路がスタンバイ状態であるとき、第２補正回路２０のＰｃｈトランジスタ３ｂのゲートには、Ｈレベル（電源電圧）の信号が入力される。このときＰｃｈトランジスタ３ｂはオフ状態になる。第２補正回路２０のＮｃｈトランジスタ３ａのゲートには電源電圧が入力されているため常にオン状態となる。従って、スタンバイ状態における中間ノードの電圧（ＮＯ−Ｂｉａｓ電圧）は接地電圧になる。更に、ＮＯ−Ｂｉａｓ電圧はＮｃｈトランジスタ４ａのゲートに入力されるため、Ｎｃｈトランジスタ４ａはオフ状態となる。Ｐｃｈトランジスタ４ｂのゲートには接地電圧が入力されているので常にオン状態となる。従って、スタンバイ状態において、ＮＯノードからは電源電圧が出力される。
【００６１】
このように、ＣＥＢ信号がＨレベルのときは第２補正回路２０において電源端子−接地端子間で直流電流を流さないためスタンバイ状態での消費電流を低減することが可能である。また、本実施形態において、スタンバイ状態のときに、ＮＯノードが電源電圧を出力するようにしているのは、遅延回路４０の誤作動を防ぐためである。詳細には、スタンバイ時にＮＯノードが接地電圧であると、半導体集積回路がスタンバイ状態から動作状態に切り替わる際に、遅延回路４０のＮｃｈトランジスタ２０５ａはオフ状態からオン状態に切り替わる。仮に、オフ状態で入力信号が遷移し始めた時にＮｃｈトランジスタ２０５ａのオン動作が遅れると、インバータ回路２０５ｂの動作が遅れることとなり、次段への出力が不定状態になる。この結果、動作開始時に、結果遅延回路４０の出力信号が不定となり半導体集積回路に誤作動や電源端子−接地端子間の直流電流を招く虞がある。このようなＮＯノードと入力信号の遷移タイミングによる誤作動を防ぐために、ＮＯノードはスタンバイ時に電源電圧を出力する構成とすることが好ましい。
【００６２】
次に、第２補正回路２０の動作状態時の動作について説明する。
動作状態時における第２補正回路２０のＮＯ−Ｂｉａｓ電圧の動作について説明する。図３は、第２補正回路２０のＮｃｈトランジスタ３ａとＰｃｈトランジスタ３ｂの電流−電圧特性を示している。図３の曲線３ａは第２補正回路２０のＮｃｈトランジスタ３ａのＶｄｓ−Ｉｄｓ特性を示している。同様に、図３の曲線３ｂは第２補正回路２０のＮｃｈトランジスタ３ｂのＶｄｓ−Ｉｄｓ特性を示している。Ｎｃｈトランジスタ３ａとＰｃｈトランジスタ３ｂの動作安定点は２つのトランジスタの電流が等しくなる点であり、このときのＮｃｈトランジスタ３ａとＰｃｈトランジスタ３ｂのドレイン電圧がＮＯ−Ｂｉａｓ電圧となる。
【００６３】
尚、本実施形態では、仕様上、半導体集積回路の電源電圧が、例えば１．６Ｖから２．０Ｖのような一定の電圧範囲持つため、第２補正回路２０のＮｃｈトランジスタ４ａが、低電圧側でオフ状態になるように、高電圧側でオン状態になるように構成するのが好ましい。ここでは、例えば、低電圧側でＮＯ−Ｂｉａｓ電圧はＮｃｈトランジスタ４ａの閾値電圧以下にし、高電圧側ではそれ以上の電圧が出力されるようにする。
【００６４】
ここで、図３ではＮｃｈトランジスタ１ａとＮｃｈトランジスタ３ａが、またＰｃｈトランジスタ１ｂとＰｃｈトランジスタ３ｂが同じ特性を示し、ＰＯ−Ｂｉａｓ電圧とＮＯ−Ｂｉａｓ電圧が等しくなるように示しているが、当然半導体集積回路の仕様、トランジスタの特性等を考慮し、最適な出力が得られるようにＰＯ−Ｂｉａｓ電圧とＮＯ−Ｂｉａｓ電圧を制御してもよい。
【００６５】
続いて、電源電圧が変化したときの影響について説明する。
【００６６】
先ず、第１補正回路１０のＮｃｈトランジスタ２ａとＰｃｈトランジスタ２ｂについて、低電圧時及び高電圧時の動作を説明する。
【００６７】
図４(ａ)は、電源電圧が低電圧（例えば１．６Ｖ）となる場合の第１補正回路１０のＮｃｈトランジスタ２ａとＰｃｈトランジスタ２ｂのＶｄｓ−Ｉｄｓ特性を示している。Ｎｃｈトランジスタ２ａは常時ゲートに電源電圧が入力されているため常時オン状態となり、曲線２ａｌのような特性を示す。一方、Ｐｃｈトランジスタ２ｂのゲートにはＰＯ−Ｂｉａｓ電圧が入力されている。本実施形態では、電源電圧が低い状態にある場合、ＰＯ−Ｂｉａｓ電圧がＰｃｈトランジスタ２ｂの閾値電圧以下の電圧を出力するように制御されているため、Ｐｃｈトランジスタ２ｂはほとんど電流を流さず曲線２ｂｌのような特性を示す。ＰＯ電圧は、Ｎｃｈトランジスタ２ａとＰｃｈトランジスタ２ｂの電流が等しくなる点で出力される電圧であり、低電圧の状態ではＰＯノードの電圧は、ほぼ接地電圧に等しくなる。このＰＯ電圧は、遅延回路４０のＰｃｈトランジスタ２０４ａを始めとする電流制限をするＰｃｈトランジスタのゲートに入力される。つまり、電源電圧が低電圧のときには、Ｐｃｈトランジスタは、その電源電圧で得られる最大の電流能力を得られる。加えて、Ｎｃｈトランジスタ２ａとＰｃｈトランジスタ２ｂによって電源端子−接地端子間に流れる直流電流を大幅に低減することができるため、低電圧時の電源電圧の降下を防ぐことが可能となる。
【００６８】
次に、図４(ｂ)は、電源電圧が高電圧（例えば２．０Ｖ）となる場合の第１補正回路１０のＮｃｈトランジスタ２ａとＰｃｈトランジスタ２ｂのＶｄｓ−Ｉｄｓ特性を示している。Ｎｃｈトランジスタ２ａのゲートには電源電圧が入力されているが、この電源電圧が高くなるため、結果として電流能力が増加し、その特性は曲線２ａｈのようになる。一方、Ｐｃｈトランジスタ２ｂのゲートにはＰＯ−Ｂｉａｓ電圧が入力される。本実施形態では、電源電圧が高い状態にある場合、ＰＯ−Ｂｉａｓ電圧がＰｃｈトランジスタ２ｂの閾値電圧以上となるように制御されることから、第１補正回路１０の中間ノードにはＰｃｈトランジスタ２ｂの閾値電圧以上の電圧が出力される。このため、Ｐｃｈトランジスタ２ｂはオン状態で制御されることとなり、このときＰｃｈトランジスタ２ｂの特性は曲線２ｂｈのようになる。従って、高電圧時には、Ｎｃｈトランジスタ２ａとＰｃｈトランジスタ２ｂの電流が等しくなる点で出力される電圧、即ち、曲線２ａｈと曲線２ｂｈの交点によって示される電圧が出力される。この電圧は、遅延回路４０のＰｃｈトランジスタ２０４ａ等に所望の電流制限を行うことが可能な電圧に制御することが可能である。具体的には、例えば、電源電圧が２．０ＶならＰＯ電圧は０．８Ｖから１．０Ｖ程度になるようにする。
【００６９】
低電圧時と比較すると、高電圧時はＮｃｈトランジスタ２ａとＰｃｈトランジスタ２ｂによって電源端子−接地端子間に流れる直流電流が発生してしまい、電圧降下を招く可能性があるが、内部電源電圧が仕様範囲以下にならなければ問題ない。
【００７０】
次に、第２補正回路２０のＮｃｈトランジスタ４ａとＰｃｈトランジスタ４ｂについて、低電圧時及び高電圧時の動作を説明する。
【００７１】
図５(ａ)は、電源電圧が低電圧（例えば１．６Ｖ）となる場合の第２補正回路２０のＮｃｈトランジスタ４ａとＰｃｈトランジスタ４ｂのＶｄｓ−Ｉｄｓ特性を示している。Ｐｃｈトランジスタ４ｂは常時ゲートに接地電圧が入力されているため常時オン状態となり、曲線４ｂｌのような特性を示す。一方、Ｎｃｈトランジスタ４ａのゲートにはＮＯ−Ｂｉａｓ電圧が入力されている。本実施形態では、電源電圧が低い状態にある場合、ＮＯ−Ｂｉａｓ電圧がＮｃｈトランジスタ４ａの閾値電圧以下の電圧を出力するように制御されているため、ほとんど電流を流さず曲線４ａｌのような特性を示す。ＮＯ電圧は、Ｎｃｈトランジスタ４ａとＰｃｈトランジスタ４ｂの電流が等しくなる点で出力される電圧であり、低電圧の状態ではＮＯノードの電圧は、ほぼ電源電圧に等しくなる。このＮＯ電圧は、遅延回路４０のＮｃｈトランジスタ２０５ａを始めとする電流制限をするＮｃｈトランジスタに入力される。つまり、電源電圧が低電圧のときには、Ｎｃｈトランジスタは、その電源電圧で得られる最大の電流能力を得られる。加えて、Ｎｃｈトランジスタ４ａとＰｃｈトランジスタ４ｂによって電源端子−接地端子間に流れる直流電流を大幅に低減することができるため、低電圧時の電源電圧の降下を防ぐことが可能となる。
【００７２】
次に、図５（ｂ）は、電源電圧が高電圧（例えば２．０Ｖ）となる場合の第２補正回路２０のＮｃｈトランジスタ４ａとＰｃｈトランジスタ４ｂのＶｄｓ−Ｉｄｓ特性を示している。Ｐｃｈトランジスタ４ｂのソースには電源電圧が入力されているが、この電源電圧が高くなるため、結果としてゲート−ソース間の電流能力が増加し、その特性は曲線４ｂｈのようになる。一方、Ｎｃｈトランジスタ４ａのゲートにはＮＯ−Ｂｉａｓ電圧が入力される。本実施形態では、電源電圧が高い状態にある場合、ＮＯ−Ｂｉａｓ電圧がＮｃｈトランジスタ４ａの閾値電圧以上になるように制御されることから、第２補正回路２０の中間ノードには、Ｎｃｈトランジスタ４ａの閾値電圧以上の電圧が出力される。このため、Ｎｃｈトランジスタ４ａはオン状態で制御されることとなり、このときＮｃｈトランジスタ４ａの特性は曲線４ａｈのようになる。従って、高電圧時には、Ｎｃｈトランジスタ４ａとＰｃｈトランジスタ４ｂの電流が等しくなる点で出力される電圧、即ち、曲線４ａｈと曲線４ｂｈの交点によって示される電圧が出力される。この電圧は、遅延回路４０のＮｃｈトランジスタ２０５ａ等に所望の電流制限を行うことが可能な電圧に制御することが可能である。具体的には、例えば、電源電圧が２．０ＶならＮＯ電圧は１．０Ｖから１．２Ｖ程度になるようにする。
【００７３】
低電圧時と比較すると、高電圧時はＮｃｈトランジスタ４ａとＰｃｈトランジスタ４ｂによって電源端子−接地端子間に流れる直流電流が発生してしまい、電圧降下を招く可能性があるが、内部電源電圧が仕様範囲以下にならなければ問題ない。
【００７４】
引き続き、周囲温度が変化したときの影響について説明する。
【００７５】
Ｎｃｈトランジスタの温度による電流―電圧特性を図６に示す。図６の横軸はＮｃｈトランジスタのゲート−ソース間の電圧（ＶＧＳ）、縦軸はドレイン−ソース間に流れる電流（ＩＤＳ）である。電源電圧付近で比較すると、トランジスタは周囲温度が高くなるに伴い電流駆動能力が減少し、逆に、周囲温度が低くなるに伴い電流駆動能力が増加するという特性を持つ。
【００７６】
しかしながら、トランジスタの閾値電圧は、周囲温度が高くなるに伴い低下し、周囲温度が低くなるに伴い高くなる。従って、閾値電圧付近（閾値電圧が０．７Ｖ程度のトランジスタの場合、約１．０Ｖ以下）で比較すると高温で電流駆動能力が増加し、低温で電流駆動能力が減少するという特性を持つ。
【００７７】
この特性に鑑み、周囲温度が変化したときの第１補正回路１０の動作を説明する。Ｎｃｈトランジスタ１ａとＰｃｈトランジスタ１ｂによって出力されるＰＯ−Ｂｉａｓ電圧は、Ｐｃｈトランジスタ２ｂの閾値電圧付近の電圧となる。従って、Ｐｃｈトランジスタ２ｂは、高温時に電流駆動能力が増加し、低温時に電流駆動能力が減少する。一方、Ｎｃｈトランジスタ２ａは、ゲート電圧に電源電圧が入力されているため、高温時に電流駆動能力が減少し、低温時に電流駆動能力が増加する。よって、周囲温度が変化したときのＰＯ電圧（制御信号）は、図７に示すような電流−電圧特性によって決定される。図７（ａ）に示すように、高温時はＰＯノードの出力電圧は高くなり、逆に、図７（ｂ）に示すように、低温時はＰＯノードの出力電圧は低くなる。このため、第１補正回路１０は、見かけ上、電源電圧で駆動されるトランジスタの温度特性とは逆の方向に作用する。尚、１．６Ｖ〜２．０Ｖのような低電圧電源を使用する場合、ＰＯ電圧は０．８Ｖ〜１．０Ｖ付近に制御する。これは、１．０Ｖ以上の電圧を電流制限を行うＰｃｈトランジスタに入力するとＰｃｈトランジスタのゲート電圧が閾値電圧以下となり、Ｐｃｈトランジスタがオフしてしまうためである。また、逆に、０．８Ｖ以下にすると電源電圧との差が少なくなり、電流制限の効果が少なくなるためである。
【００７８】
従って、遅延回路４０のＰｃｈトランジスタ２０４ａは、閾値電圧付近で駆動されるため、周囲温度の影響は閾値電圧の温度特性に依存する。ここで、前述したように第１補正回路１０は高温で高電圧を出力し低温で低電圧を出力するため、Ｐｃｈトランジスタ２０４ａは、高温で電流駆動能力が増加し、低温で電流駆動能力が減少することとなる。つまり、第１補正回路１０から出力されるＰＯ電圧は、Ｐｃｈトランジスタ２０４ａの温度依存性を低減するように動作し、結果的に遅延回路４０の温度依存性を低減することが可能となる。
【００７９】
同様に、周囲温度が変化したときの第２補正回路２０の動作を説明する。Ｎｃｈトランジスタ３ａとＰｃｈトランジスタ３ｂによって出力されるＮＯ−Ｂｉａｓ電圧は、Ｎｃｈトランジスタ４ａの閾値電圧付近の電圧となる。従って、Ｎｃｈトランジスタ４ａは、高温時に電流駆動能力が増加し、低温時に電流駆動能力が減少する。一方、Ｐｃｈトランジスタ４ｂは、ゲート電圧に接地電圧が入力されているため、高温時に電流駆動能力が減少し、低温時に電流駆動能力が増加する。よって、周囲温度が変化したときのＮＯ電圧（制御信号）は、図８に示すような電流−電圧特性によって決定される。図８（ａ）に示すように、高温時はＮＯの出力電圧は低くなり、逆に、図８（ａ）に示すように、低温時はＮＯノードの出力電圧は高くなる。
【００８０】
従って、第２補正回路２０は、第１補正回路１０と同様に、Ｎｃｈトランジスタ２０４ｂは、閾値電圧付近で駆動されるため、周囲温度の影響は閾値電圧の温度特性に依存する。ここで前述したように第２補正回路２０は高温で高電圧を出力し低温で低電圧を出力するため、Ｎｃｈトランジスタ２０４ｂは、高温で電流駆動能力が増加し、低温で電流駆動能力が減少することとなる。つまり、第２補正回路２０から出力されるＮＯ電圧は、Ｎｃｈトランジスタ２０５ａの温度依存性を低減するように動作し、結果的に遅延回路４０の温度依存性を低減すること可能となる。
【００８１】
本発明に係る補正回路を適用したリングオシレータ回路について説明する。
【００８２】
ここで、図９は、本発明に係るリングオシレータ回路５０の一実施形態に係る構成を示している。このリングオシレータ回路５０は、Ｐｃｈトランジスタ５１とＮｃｈトランジスタ５２のドレインを夫々出力ノードに、Ｐｃｈトランジスタ５１とＮｃｈトランジスタ５２のゲートを夫々入力ノードに接続した論理反転回路５３と、この論理反転回路５３と電源端子との間に接続されたＰｃｈトランジスタ５４ａと、論理反転回路５３と接地端子との間に接続されたＮｃｈトランジスタ５４ｂとを有するインバータ回路５５を備え、このインバータ回路５５を奇数段直列接続し、最終段のインバータ回路５５の出力ノードが初段のインバータ回路５５の入力ノードに帰還直列接続されると共にインバータ回路５６に接続されている。
【００８３】
また、各インバータ回路５５を構成するＰｃｈトランジスタ５４ａのゲートには、第１補正回路１０で生成されたＰＯ電圧（制御信号）が供給され、各インバータ回路５５を構成するＮｃｈトランジスタ５４ｂのゲートには第２補正回路２０で生成されたＮＯ電圧（制御信号）が供給されるようになっている。
【００８４】
このリングオシレータ回路５０では、第１補正回路１０及び第２補正回路２０を用いることによって、電圧、温度、プロセスばらつき等によらず、安定した周波数出力を得ることが可能となる。
【００８５】
尚、本実施形態では、第１補正回路と第２補正回路の２種類の補正回路を使用し、補正回路の内部で使用される中間電圧は、夫々で最適化を行うために個別に用意しているが、２種類の補正回路で共用するように構成してもよい。中間電圧の最適化を行う場合は、補正回路の内部で使用される中間電圧は、電源電圧が仕様範囲の下限付近で動作する際に、この中間電圧が入力されるトランジスタがオフするように電圧を設定するのが好ましい。
【００８６】
また、上記各実施形態においては、第１補正回路と第２補正回路とを用いて補正回路システムを構成したが、どちらか一方のみによって回路を構成することも可能である。
【００８７】
以上説明したように、本発明によれば、製造上の条件、電源電圧・温度等の物理的条件に起因するトランジスタ特性の変動を補正するための制御信号を生成する補正回路において、ＰｃｈトランジスタとＮｃｈトランジスタのみで補正回路を構成するので、正の温度特性を持つ抵抗素子と負の温度特性を持つ抵抗素子とを共に形成することが困難なプロセスにおいても、補正回路を形成することができ、遅延時間のばらつきをコントロールすることができる。
【００８８】
また、仕様上の電源電圧の低電圧側で半導体集積回路を動作させる際に、直流電流を低減できるので、内部電源電圧が仕様範囲より降下するのを防ぎ、結果、誤動作を防止することが可能となる。特に、電源電圧の下限が１．２Ｖや１．６Ｖのような低電圧の電源電圧で動作する半導体装置等では、電圧降下によりトランジスタが動作しなくなり、誤動作を起こす虞があるが、本発明によれば低電圧側で半導体集積回路を動作させる際の電圧降下を効果的に防止できるので、低電圧の電源電圧で動作する半導体集積回路でより安定した動作が実現できる。このため、低電圧の電源電圧で動作する内部同期式半導体記憶装置等において基準クロック発生回路（タイミング発生回路）等に好適に利用することができる。
【００８９】
更に、本発明に係るリングオシレータ回路をチャージポンプ等の昇圧回路に適用することで、安定した周期で回路を動作させることができ、仕様上の電源電圧の高電圧側で昇圧回路を動作させる際に、周期の高速化を低減し回路の消費電流を低減することが可能となる。一方、仕様上の電源電圧の低電圧側で動作させるときは、内部電源電圧の降下による誤動作を防ぐ事が可能となる。本発明に係るリングオシレータ回路を適用すれば、昇圧回路の誤動作により、出力電圧が半導体集積回路の最大定格を超えてトランジスタ等の構成素子が破壊されるのを効果的に防止することができる。
【図面の簡単な説明】
【００９０】
【図１】本発明に係る遅延回路の一実施形態における構成を示す回路図
【図２】本発明に係る補正回路の一実施形態における構成を示す回路図
【図３】本発明に係る補正回路の一実施形態における中間電圧を生成するトランジスタの電流−電圧特性を示すグラフ
【図４】本発明に係る第１補正回路の一実施形態における制御信号を生成するトランジスタの電源電圧に対する電流−電圧特性を示すグラフ
【図５】本発明に係る第２補正回路の一実施形態における制御信号を生成するトランジスタの電源電圧に対する電流−電圧特性を示すグラフ
【図６】Ｎ型チャネルトランジスタの周囲温度に対する電流−電圧特性を示すグラフ
【図７】本発明に係る第１補正回路の一実施形態における制御信号を生成するトランジスタの周囲温度に対する電流−電圧特性を示すグラフ
【図８】本発明に係る第２補正回路の一実施形態における制御信号を生成するトランジスタの周囲温度に対する電流−電圧特性を示すグラフ
【図９】本発明に係るリングオシレータ回路の一実施形態における構成を示す回路図
【図１０】従来技術に係る遅延回路の構成を示す回路図
【図１１】従来技術に係る遅延回路の遅延時間を示すタイミング図
【図１２】従来技術に係る補正回路を備えた遅延回路の構成を示す回路図
【図１３】従来技術に係る補正回路の構成を示す回路図
【図１４】従来技術に係る補正回路の電流−電圧特性を示すグラフ
【図１５】従来技術に係る補正回路において周辺温度を変化させた場合の電流−電圧特性を示すグラフ
【図１６】従来技術に係る補正回路における周辺温度と出力電圧との関係を示すグラフ
【図１７】従来技術に係る補正回路において電源電圧を変化させた場合の電流−電圧特性を示すグラフ
【図１８】従来技術に係る補正回路における電源電圧と出力電圧との関係を示すグラフ
【図１９】２層ポリシリコンで構成される抵抗素子のレイアウト図及び回路図
【図２０】従来技術に係るスタンバイ機能付き補正回路の構成を示す回路図
【符号の説明】
【００９１】
１ａ、２ａ、３ａ、４ａ、５２、５４ｂ、１０２、２０２、２０４ｂ、３０３、３１０  Ｎｃｈトランジスタ
１ｂ、２ｂ、３ｂ、４ｂ、５１、５４ａ、１０１、２０１、２０４ａ、３０１、３０７  Ｐｃｈトランジスタ
１０、２１０              第１補正回路
２０、２２０              第２補正回路
３０、２３０              補正回路システム
４０、１００、２００      遅延回路
５０                      リングオシレータ回路
５３、１０３、２０３      論理反転回路
５５、２０５ａ、２０５ｂ  インバータ回路
３０２、３０４、３０５、３０６、３０８、３０９  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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