(57)【要約】【課題】  より正確なアナログ信号電圧を得ることや、回路のサイズが大きくなることを防止することが可能なデジタルアナログ変換回路を提供することである。【解決手段】  各ユニットの第１ノードは、自己の１つ上位のユニットの中間ノードに接続される。また各ユニットの第２ノードは、１つ上位のユニットの第１ノードまたは第２ノードのうち、インピーダンス値２Ｚとされた抵抗部が接続されている側のノードへ接続される。第２ノードの接続先を階層接続スイッチ部によって選択することで、各ユニットが、１つ上位のユニットのインピーダンス値２Ｚとされた抵抗部に対して並列に接続される階層構造を構成することができる。第１位ビット信号Ｄ０に応じて、最下位ビットユニットＬＵからはデジタルデータの出力コード１に応じたアナログ信号電圧ＡＶが出力されることで、デジタルアナログ変換動作が行われる。【選択図】  図１ 
2006005675.tif 000002
【特許請求の範囲】
【請求項１】
ｘビットのデジタルアナログ変換回路において、
第１の抵抗部を備え、最下位ビットである第１位のビット信号に対応する第１位ユニットと、
中間ノードで直列に接続される２つの第２の抵抗部を備え、第ｍ位（ｍは２からｘまでの値）のビット信号に対応し、前記第ｍ位のビット信号が第１レベルのときには、第１の電圧側に接続された前記第２の抵抗部のインピーダンス値が第１インピーダンス値にされ、第２の電圧側に接続された前記第２の抵抗部が前記第１インピーダンス値の倍のインピーダンス値である第２インピーダンス値にされ、
第ｍ位のビット信号が第２レベルのときには、前記第１の電圧側に接続された前記第２の抵抗部のインピーダンス値が前記第２インピーダンス値にされ、前記第２の電圧側に接続された前記第２の抵抗部が前記第１インピーダンス値にされる構成を備える第ｍ位ユニットとを備え、
前記第ｍ位ユニットの前記第２インピーダンス値とされた前記第２の抵抗部に対して、第（ｍ−１）位ユニットが並列に接続され、第ｘ位ユニットが第１の基準電圧と第２の基準電圧との間に接続される階層構造を備えることを特徴とするデジタルアナログ変換回路。
【請求項２】
前記第２の抵抗部は、
基準抵抗器を備える第１抵抗器と、
前記第１抵抗器に接続され、前記基準抵抗器を備える第２抵抗器と、
前記第２抵抗器に対して並列接続されるバイパス切替スイッチと
を備えることを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
第ｉ位ユニット（ｉは１から（ｘ−１）までの値）の一端に備えられる第ｉ位第１ノードは、第（ｉ＋１）位ユニットの第（ｉ＋１）位中間ノードに接続され、
前記第ｉ位ユニットの他端に備えられる第ｉ位第２ノードを、第（ｉ＋１）位ユニットの第（ｉ＋１）位第１ノードまたは第（ｉ＋１）位第２ノードの何れか一方に接続する第ｉ位階層接続スイッチ部を備えることを特徴とする請求項１または請求項２の何れか１項に記載のデジタルアナログ変換回路。
【請求項４】
前記バイパス切替スイッチまたは前記第ｉ位階層接続スイッチ部の少なくとも何れか一方に起因して発生するインピーダンス値のアンバランスを相殺するインピーダンス補正部を備えることを特徴とする請求項２または請求項３の何れか１項に記載のデジタルアナログ変換回路。
【請求項５】
前記インピーダンス補正部は、前記第２抵抗器に対して直列接続され、前記バイパス切替スイッチに対して並列接続される第１補正部を備え、
対応する前記ビット信号に応じて、前記第１補正部が導通状態とされるときには前記バイパス切替スイッチは非導通状態とされ、前記第１補正部が非導通状態とされるときには前記バイパス切替スイッチは導通状態とされることを特徴とする請求項４に記載のデジタルアナログ変換回路。
【請求項６】
前記第１抵抗器と前記バイパス切替スイッチとを備える経路上におけるインピーダンス値に対して、前記第１抵抗器と前記第２抵抗器と前記第１補正部とを備える経路上におけるインピーダンス値が２倍の値にされることを特徴とする請求項５に記載のデジタルアナログ変換回路。
【請求項７】
ｘ位のビット信号に対応し、前記第２インピーダンス値とされた前記第２の抵抗部が２つ直列に接続され、該第２の抵抗部のそれぞれに第１位乃至第（ｘ−１）位ユニットが前記階層構造を有して接続される構成を備える並列最上位ユニットと、
前記第ｘ位のビット信号が第１レベル時には第２の電圧側に位置する前記第２の抵抗部に並列接続された前記第１位ユニットの出力信号を選択し、前記第ｘ位のビット信号が第２レベル時には第１の電圧側に位置する前記第２の抵抗部に並列接続された前記第１位ユニットの出力信号を選択する出力選択部と
を備えることを特徴とする請求項１乃至請求項６の少なくとも何れか１項に記載のデジタルアナログ変換回路。
【請求項８】
前記第２の基準電圧と前記第１の基準電圧との間に接続される第１のデジタルアナログ変換回路と、
前記第２の基準電圧と前記第１の基準電圧との間に前記第１の前記デジタルアナログ変換回路とは逆向きに接続される第２のデジタルアナログ変換回路とを備え、
前記第１のデジタルアナログ変換回路の第ｘ位ユニットの前記中間ノードと、前記第２のデジタルアナログ変換回路の第ｘ位ユニットの前記中間ノードとが接続されることを特徴とする請求項１乃至請求項６の少なくとも何れか１項に記載のデジタルアナログ変換回路。
【請求項９】
高位基準電圧と低位基準電圧との間に接続された複数の抵抗の組み合わせに基づいて、入力されたデジタル信号をアナログ信号に変換して出力するデジタルアナログ変換回路において、
出力される全てのアナログ信号において、前記高位基準電圧と前記低位基準電圧との間のインピーダンスが略等しくなるように構成されること
を特徴とするデジタルアナログ変換回路。
【請求項１０】
前記複数の抵抗をスイッチで接続または非接続させることにより、前記インピーダンスを略等しくすること
を特徴とする請求項９に記載のデジタルアナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換回路に関するものであり、特に高精度なアナログ出力信号を得ることが可能であり、また素子ばらつきの影響を受けにくいデジタルアナログ変換回路に関するものである。
【背景技術】
【０００２】
特許文献１には、デジタル入力信号に応じてバイナリ比を持たせた電圧を組み合わせて出力する、８ビットのＲ−２Ｒラダー抵抗網を用いた従来のデジタルアナログ変換回路の従来技術の一例が開示されている。同様にしてＲ−２Ｒラダー抵抗網を用いた３ビットのデジタルアナログコンバータを図２１に示す。デコーダ部１００にはデジタル信号Ｄ０乃至Ｄ２が入力される。Ｄ０は最下位ビット、Ｄ２は最上位ビットである。デコーダ部１００ではデジタル信号Ｄ０乃至Ｄ２に応じて、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの接続が切り替えられる。出力端子ＡＯＵＴからは、アナログ信号に変換されたアナログ信号電圧ＡＶが出力される。またデジタル信号の出力コードとアナログ信号電圧ＡＶとの関係を図２２（Ａ）に示す。図２２（Ａ）に示すように出力コードに比例して、アナログ信号に変換されたアナログ信号電圧ＡＶが出力される。
【特許文献１】特開平１０−１５４９３７号公報（段落０００３−０００４、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図２２（Ｂ）に、出力コードと消費電流（高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間で消費される電流）との関係を示す。図２１に示した従来のデジタルアナログ変換回路では、図２２（Ｂ）に示すように出力コードの設定値によって高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間に流れる消費電流に変動が生じるため、その影響をうけて基準電圧が変動し、正確なアナログ信号電圧ＡＶが得られない場合がある。また消費電流の変化による基準電圧の変動を抑えようとすると、より大きな駆動能力を有する基準電源を必要とし、デジタルアナログ変換回路のサイズが大きくなり、また省電力化を図れない。
【０００４】
本発明は前記従来技術の問題を解消するためになされたものであり、より正確なアナログ信号電圧を得ることや、回路のサイズが大きくなることを防止することが可能なデジタルアナログ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、本発明に係るデジタルアナログ変換回路は、ｘビットのデジタルアナログ変換回路において、第１の抵抗部を備え、最下位ビットである第１位のビット信号に対応する第１位ユニットと、中間ノードで直列に接続される２つの第２の抵抗部を備え、第ｍ位（ｍは２からｘまでの値）のビット信号に対応し、第ｍ位のビット信号が第１レベルのときには、第１の電圧側に接続された第２の抵抗部のインピーダンス値が第１インピーダンス値にされ、第２の電圧側に接続された第２の抵抗部が第１インピーダンス値の倍のインピーダンス値である第２インピーダンス値にされ、第ｍ位のビット信号が第２レベルのときには、第１の電圧側に接続された第２の抵抗部のインピーダンス値が第２インピーダンス値にされ、第２の電圧側に接続された第２の抵抗部が第１インピーダンス値にされる構成を備える第ｍ位ユニットとを備え、第ｍ位ユニットの第２インピーダンス値とされた第２の抵抗部に対して、第（ｍ−１）位ユニットが並列に接続され、第ｘ位ユニットが第１の基準電圧と第２の基準電圧との間に接続される階層構造を備えることを特徴とする。
【０００６】
本発明に係るデジタルアナログ変換回路は、第１位ユニットと第ｍ位ユニット（ｍは２からｘまでの値）とを備える。第１位ユニットは第１の抵抗部を備え、最下位ビットである第１位のビット信号に対応する。第ｍ位ユニットは、中間ノードで直列に接続される２つの第２の抵抗部を備え、第ｍ位のビット信号に対応する。第（ｍ−１）位ユニットが第ｍ位ユニットの第２インピーダンス値とされた第２の抵抗部に対して並列に接続される。第ｘ位ユニットが第１の基準電圧と第２の基準電圧との間に接続されるよって第１位ユニットから第（ｘ−１）位ユニットまでが、最上位ビットユニットである第ｘ位ユニットに並列に接続される構成を備えた階層構造が形成される。
【０００７】
この階層構造により、第１の基準電圧と第２の基準電圧との間の合成インピーダンス値は第２インピーダンス値とされる。そして第１位ユニットから第（ｘ−１）位ユニットまでのユニット間の接続が変更されることで、デジタルデータの各出力コードに対応したアナログ電圧値を第１位ユニットから出力することが可能となり、デジタルアナログ変換回路として動作する。そしてユニット間の接続が変更される場合であっても、第１の基準電圧と第２の基準電圧との間の合成インピーダンス値は一定値である第２インピーダンス値に保たれる。これにより、出力コードの設定値が変更されても、第１の基準電圧と第２の基準電圧との間で消費される電流は常に一定であるため、消費電流の変動の影響を受けて基準電圧が変動するおそれを防止でき、正確なアナログ信号電圧ＡＶを得ることができる。
【０００８】
また本発明に係るデジタルアナログ変換回路は、第２の抵抗部は、基準抵抗器を備える第１抵抗器と、第１抵抗器に接続され、基準抵抗器を備える第２抵抗器と、第２抵抗器に対して並列接続されるバイパス切替スイッチとを備えることを特徴とする。
【０００９】
バイパス切替スイッチが導通状態の場合には、バイパス切替スイッチによって第２抵抗器がバイパスされる。このとき第２の抵抗部のインピーダンス値は、第１抵抗器のインピーダンス値と略同一である第１インピーダンス値とされる。バイパス切替スイッチが非導通状態の場合には、第１抵抗器と第２抵抗器とが直列接続される。このとき第２の抵抗部のインピーダンス値は、第１抵抗器と第２抵抗器との合成インピーダンス値である第２インピーダンス値とされる。これにより、第２の抵抗部のインピーダンス値を、第１インピーダンス値と第２インピーダンス値とに切り替えることが可能とされる。
【００１０】
また本発明に係るデジタルアナログ変換回路は、第ｉ位ユニット（ｉは１から（ｘ−１）までの値）の一端に備えられる第ｉ位第１ノードは、第（ｉ＋１）位ユニットの第（ｉ＋１）位中間ノードに接続され、第ｉ位ユニットの他端に備えられる第ｉ位第２ノードを、第（ｉ＋１）位ユニットの第（ｉ＋１）位第１ノードまたは第（ｉ＋１）位第２ノードの何れか一方に接続する第ｉ位階層接続スイッチ部を備えることを特徴とする。
【００１１】
第ｉ位ユニットは一端に第ｉ位第１ノード、他端に第ｉ位第２ノードを備える。第ｉ位第１ノードは、１つ上位のユニットである第（ｉ＋１）位ユニットの第（ｉ＋１）位中間ノードに接続される。第ｉ位第２ノードは第ｉ位階層接続スイッチ部に接続される。第ｉ位階層接続スイッチ部によって、第ｉ位第２ノードは、第（ｉ＋１）位ユニットの第（ｉ＋１）位第１ノードおよび第（ｉ＋１）位第２ノードのうち、第２インピーダンス値とされた第２の抵抗部が接続されている方のノードへ接続される。これにより、第（ｉ＋１）位ユニットの第２インピーダンス値とされた第２の抵抗部に対して、第ｉ位ユニットが並列に接続される階層構造を構成することが可能とされる。
【００１２】
また本発明に係るデジタルアナログ変換回路は、ｘ位のビット信号に対応し、第２インピーダンス値とされた第２の抵抗部が２つ直列に接続され、該第２の抵抗部のそれぞれに第１位乃至第（ｘ−１）位ユニットが階層構造を有して接続される構成を備える並列最上位ユニットと、第ｘ位のビット信号が第１レベル時には第２の電圧側に位置する第２の抵抗部に並列接続された第１位ユニットの出力信号を選択し、第ｘ位のビット信号が第２レベル時には第１の電圧側に位置する第２の抵抗部に並列接続された第１位ユニットの出力信号を選択する出力選択部とを備えることを特徴とする。
【００１３】
並列最上位ユニットでは、第２の抵抗部が２つ直列に接続され、第２の抵抗部のそれぞれに第１位乃至第（ｘ−１）位ユニットが階層構造を有して接続される。すると第２の抵抗部同士が接続される中間ノードを中心として、第１の基準電圧側と第２の基準電圧側に対称な回路構成を備えることになる。よって各種素子の抵抗値にばらつきが発生した場合においても、第１の基準電圧―中間ノード間の合成インピーダンス値と、第２の基準電圧―中間ノード間の合成インピーダンス値との間にばらつきが発生することを防止できる。これにより、中間ノードによってより正確に第１の基準電圧と第２の基準電圧との差電圧を１／２に分圧することができるため、抵抗器やスイッチ等の素子のインピーダンス値ばらつきから受ける影響を小さくし、より正確なデジタルアナログ変換動作を行うデジタルアナログ変換回路を構成することができる。
【発明の効果】
【００１４】
本発明のデジタルアナログ変換回路によれば、デジタルデータの出力コードの設定値によって、第１の基準電圧と第２の基準電圧との間に流れる消費電流に変動が発生することを防止できるため、その影響をうけて基準電圧が変動することを防止でき、正確なアナログ信号電圧を得ることが可能となる。また消費電流の変化の影響による基準電圧の変動を抑えるために、より大きな駆動能力を有する基準電源を備える必要がなくなるため、回路のサイズが大きくなることを防止することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のデジタルアナログ変換回路について具体化した実施形態を図１乃至図２０に基づき図面を参照しつつ詳細に説明する。本発明の原理図を図１乃至図８に示す。図１乃至図８は３ビットのデジタルデータ用のデジタルアナログ変換回路１ｅである。図１においてデジタルアナログ変換回路１ｅは、最下位ビットである第１位ビット信号に対応した最下位ビットユニットＬＵ、第２位ビット信号に対応した中位ビットユニットＩＵ、最上位ビットである第３位ビット信号に対応した最上位ビットユニットＭＵから構成される。最上位ビットユニットＭＵは、直列に接続された抵抗部ＲＳ１およびＲＳ２を備え、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間に接続される。抵抗部ＲＳ１は、第１抵抗器ＰＲ１および第２抵抗器ＰＲ２、また第２抵抗器ＰＲ２に対して並列接続されるバイパス切替スイッチＰＳＷ１を備える。同様にして抵抗部ＲＳ２は、第１抵抗器ＰＲ３および第２抵抗器ＰＲ４、バイパス切替スイッチＰＳＷ２を備える。また中位ビットユニットＩＵには、抵抗部ＲＳ１およびＲＳ２と同様の構成を有する抵抗部ＲＳ３およびＲＳ４が備えられる。中位ビットユニットＩＵの第１ノードＩＮ１は、１つ上位のユニットである最上位ビットユニットＭＵの中間ノードＭＮ３に接続される。中位ビットユニットＩＵの第２ノードＩＮ２は、階層接続スイッチ部ＮＳＩを介して、最上位ビットユニットＭＵの第１ノードＭＮ１および第２ノードＭＮ２と接続される。最下位ビットユニットＬＵには抵抗器ＲＲ１およびＲＲ２が備えられる。抵抗部ＲＳ１乃至ＲＳ４および最下位ビットユニットＬＵに備えられる抵抗器は、すべて同一のインピーダンス値Ｚを備える基準抵抗器が用いられる。最下位ビットユニットＬＵの第１ノードＬＮ１、第２ノードＬＮ２、中間ノードＬＮ３は、それぞれスイッチＰＳＷ１１、ＰＳＷ９、ＰＳＷ１０に接続される。そして各スイッチからはアナログ信号電圧ＡＶが出力される。なお各ノードに付されている括弧内の数字は、各ノードの電圧値に対応するデジタルデータの出力コードを示している。
【００１６】
入力されるデジタル信号の第３位乃至第１位の信号が“Ｌ（ローレベル）、Ｌ、Ｌ”（出力コード０）の場合を図１を用いて説明する。ローレベルの第３位ビット信号に応じて、最上位ビットユニットＭＵの抵抗部ＲＳ２のバイパス切替スイッチＰＳＷ２がオフ状態とされることで、抵抗部ＲＳ２のインピーダンス値はインピーダンス値２Ｚとされる。また抵抗部ＲＳ１のバイパス切替スイッチＰＳＷ１がオン状態とされることで、第２抵抗器ＰＲ２を無視することができ、抵抗部ＲＳ１のインピーダンス値はインピーダンス値Ｚとされる。また階層接続スイッチ部ＮＳＩの接続スイッチＰＳＷ３がオン状態、ＰＳＷ４がオフ状態とされることで、中位ビットユニットＩＵが、最上位ビットユニットＭＵのインピーダンス値２Ｚとされた抵抗部ＲＳ２に対して並列に接続される。
【００１７】
ローレベルの第２位ビット信号に応じて、中位ビットユニットＩＵの抵抗部ＲＳ４のバイパス切替スイッチＰＳＷ６がオフ状態とされることで、抵抗部ＲＳ４のインピーダンス値はインピーダンス値２Ｚとされる。また抵抗部ＲＳ３のバイパス切替スイッチＰＳＷ５がオン状態とされることで、抵抗部ＲＳ３のインピーダンス値はインピーダンス値Ｚとされる。また階層接続スイッチ部ＮＳＬの接続スイッチＰＳＷ７がオン状態、ＰＳＷ８がオフ状態とされることで、最下位ビットユニットＬＵが、最上位ビットユニットＭＵのインピーダンス値２Ｚとされた抵抗部ＲＳ４に対して並列に接続される。
【００１８】
高位基準電圧ＡＶＤにデジタルデータの出力コード８が対応し、低位基準電圧ＡＶＳに出力コード０が対応するため、図１に示すように中位ビットユニットＩＵの第１ノードＩＮ１の電圧値は出力コード４に対応する。また最下位ビットユニットＬＵの第１ノードＬＮ１の電圧値は出力コード２、第２ノードＬＮ２の電圧値は出力コード０、中間ノードＬＮ３の電圧値は出力コード１にそれぞれ対応する。そしてローレベルの第１位ビット信号に応じて、スイッチＰＳＷ９がオン状態、スイッチＰＳＷ１０およびＰＳＷ１１がオフ状態とされ、第２ノードＬＮ２の電圧値がアナログ信号電圧ＡＶとして選択され出力されることで、デジタルデータの出力コード０に応じたアナログ電圧が出力される。これによりデジタルアナログ変換動作が行われる。
【００１９】
このときデジタルアナログ変換回路１ｅは、インピーダンス値２Ｚとされた抵抗部に対して、１つ下位のユニットが並列に接続される階層構造が形成される。そして、最下位ビットユニットＬＵの抵抗器ＲＲ１およびＲＲ２のインピーダンス値の和と、抵抗部ＲＳ４との合成インピーダンスを求めると合成インピーダンス値Ｚとされる。さらに得られた合成インピーダンス値Ｚと抵抗部ＲＳ３との和と、抵抗部ＲＳ２との合成インピーダンスを求めると合成インピーダンス値Ｚとされる。よって高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の合成インピーダンス値は２Ｚとされる。
【００２０】
また、出力コード１乃至出力コード７に対応したデジタル信号が入力された場合における、デジタルアナログ変換回路１ｅの接続状態を示す図を図２乃至図８にそれぞれ示す。図２乃至図８において、出力コード１乃至出力コード７に対応してバイパス切替スイッチおよび階層接続スイッチ部の接続スイッチが切り替えられ、階層構造が構成されることにより、各出力コードに対応したアナログ信号電圧ＡＶが得られる。よって、デジタルアナログ変換回路１ｅは、３ビットのデジタルアナログコンバータの動作を行う。そして図１と同様に、図２乃至図８（出力コード１乃至出力コード７）の各々の場合においても、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の合成インピーダンス値は、一定のインピーダンス値２Ｚが維持される。よって図２２（Ｂ）に示すように、出力コードの設定値が変更される場合にも、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間に流れる消費電流に変動が発生しなくなる。
【００２１】
これにより、出力コードが変更されても、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間で消費される電流は常に一定であるため、消費電流の変動の影響を受けて基準電圧が変動することを防止でき、正確なアナログ信号電圧ＡＶを得ることができる。また消費電流の変動に対処するために大きな駆動能力を有する基準電源を備える必要がなくなるため、回路の簡易化・回路サイズ小型化を図ることができる。
【００２２】
以下、本発明の信号検出回路について具体化した実施形態を図面を参照しつつ詳細に説明する。本発明の第１実施形態を図９乃至図１２を用いて説明する。図９に本発明における４ビットのデジタルデータ用のデジタルアナログ変換回路１を示す。デジタルアナログ変換回路１には変換部２とデコーダ部３とが備えられる。変換部２には、第１位ユニットに該当する最下位ビットユニットＬＵ、第２位ユニットに該当する中位ビットユニットＩＵ１、第３位ユニットに該当する中位ビットユニットＩＵ２、第４位ユニットに該当する最上位ビットユニットＭＵが備えられる。第１位乃至第３位ユニットには第１位乃至第３位階層接続スイッチ部ＮＳ１乃至ＮＳ３が備えられる。最上位ビットユニットＭＵは、高位基準電圧ＡＶＤおよび低位基準電圧ＡＶＳに接続される。最下位ビットユニットＬＵの出力端子はアナログ信号出力端子ＲＯＵＴに接続される。またデコーダ部３には第１位ビット信号Ｄ０に対応した最下位ビットデコーダＬＤ、第２位ビット信号に対応した中位ビットデコーダＩＤ１、第３位ビット信号に対応した中位ビットデコーダＩＤ２、第４位ビット信号に対応した最上位ビットデコーダＭＤが備えられる。なお、変換部２およびデコーダ部３に備えられたスイッチはすべてトランスファーゲートで構成され、ハイレベルの信号が入力されると導通、ローレベルの信号が入力されると非導通とされるスイッチが用いられている。
【００２３】
最上位ビットユニットＭＵの構成を説明する。最上位ビットユニットＭＵはバイパス切替スイッチＳＷ３３およびＳＷ３５、第１補正スイッチＳＷ３２およびＳＷ３６、第１抵抗器Ｒ３１およびＲ３４、第２抵抗器Ｒ３２およびＲ３３を備える。最上位ビットユニットＭＵの第１ノードＮ３１は高位基準電圧ＡＶＤへ接続され、第２ノードＮ３２は低位基準電圧ＡＶＳに接続される。また抵抗器Ｒ３１乃至Ｒ３４は全て同一のインピーダンス値Ｚを有する基準抵抗器が用いられる。バイパス切替スイッチＳＷ３３は、第２抵抗器Ｒ３２および第１補正スイッチＳＷ３６に対して並列接続される。第１抵抗器Ｒ３１、第２抵抗器Ｒ３２、バイパス切替スイッチＳＷ３３、第１補正スイッチＳＷ３６によって、第１ノードに接続される抵抗部である第１ノード抵抗部ＮＲ３１が構成される。また同様にして、第１抵抗器Ｒ３４、第２抵抗器Ｒ３３、バイパス切替スイッチＳＷ３５、第１補正スイッチＳＷ３２によって、第２ノードに接続される抵抗部である第２ノード抵抗部ＮＲ３２が構成される。第１ノード抵抗部ＮＲ３１と第２ノード抵抗部ＮＲ３２とは、中間ノードＮ３３で直列に接続される。
【００２４】
最上位ビットユニットＭＵの中間ノードＮ３３は、中位ビットユニットＩＵ２の第１ノードＮ２１に接続される。また第１ノードＮ３１、第２ノードＮ３２は階層接続スイッチ部ＮＳ３の接続スイッチＳＷ２４、ＳＷ２１にそれぞれ接続される。接続スイッチＳＷ２４と接続スイッチＳＷ２１との中間に位置するノードＮ３４は、中位ビットユニットＩＵ２の第２ノードＮ２２に接続される。なお中位ビットユニットＩＵ１およびＩＵ２の構成については、最上位ビットユニットＭＵと同様であるため、ここでは説明を省略する。
【００２５】
最下位ビットユニットＬＵの構成を説明する。第１ノードＮ１と中間ノードＮ３との間には抵抗器Ｒ１が接続され、第２ノードＮ２と中間ノードＮ３との間には抵抗器Ｒ２が接続される。また第１ノードＮ１は中位ビットユニットＩＵ１の中間ノードＮ１３に接続され、また第２ノードＮ２は階層接続スイッチ部ＮＳ１のノードＮ１４に接続される。第２ノードＮ２は、接続スイッチＳＷ４が導通状態、接続スイッチＳＷ１が非導通状態のときは中位ビットユニットＩＵ１の第１ノードＮ１１に接続され、また接続スイッチＳＷ４が非導通状態、接続スイッチＳＷ１が導通状態のときは中位ビットユニットＩＵ１の第２ノードＮ１２に接続される。そして最下位ビットユニットＬＵの第１ノードＮ１はスイッチＯＳＷ３へ、中間ノードＮ３はスイッチＯＳＷ２およびＯＳＷ４へ、第２ノードＮ２はスイッチＯＳＷ１へ接続され、スイッチＯＳＷ１乃至ＯＳＷ４の出力端子はアナログ信号出力端子ＲＯＵＴへ接続される。
【００２６】
各ユニット間の接続構成を説明する。最下位ビットユニットＬＵ、中位ビットユニットＩＵ１、中位ビットユニットＩＵ２に備えられる第１ノードＮ１、Ｎ１１、Ｎ２１は、それぞれ１つ上位のユニットに備えられる中間ノードＮ１３、Ｎ２３、Ｎ３３に接続される。また最下位ビットユニットＬＵの第２ノードＮ２は、階層接続スイッチ部ＮＳ１を介して中位ビットユニットＩＵ１の第１ノードＮ１１および第２ノードＮ１２に接続される。中位ビットユニットＩＵ１の第２ノードＮ１２は、階層接続スイッチ部ＮＳ２を介して中位ビットユニットＩＵ２の第１ノードＮ２１および第２ノードＮ２２に接続される。中位ビットユニットＩＵ２の第２ノードＮ２２は、階層接続スイッチ部ＮＳ３を介して最上位ビットユニットＭＵの第１ノードＮ３１および第２ノードＮ３２に接続される。
【００２７】
デコーダ部３に備えられる最上位ビットデコーダＭＤの構成を説明する。バッファＢ３１には最上位ビットである第４位ビット信号Ｄ３が入力される。バッファＢ３１からはスイッチ切替信号ＳＳ３２が出力され、階層接続スイッチ部ＮＳ３の接続スイッチＳＷ２４、最上位ビットユニットＭＵのバイパス切替スイッチＳＷ３５、第１補正スイッチＳＷ３６へ入力される。またスイッチ切替信号ＳＳ３２はインバータＩＮ３１へ入力される。そしてインバータＩＮ３１から出力されるスイッチ切替信号ＳＳ３１は、階層接続スイッチ部ＮＳ３の接続スイッチＳＷ２１、最上位ビットユニットＭＵの第１補正スイッチＳＷ３２およびバイパス切替スイッチＳＷ３３へ入力される。
【００２８】
中位ビットデコーダＩＤ２の構成を説明する。バッファＢ２１、Ｂ２２にはそれぞれ第３位ビット信号Ｄ２が入力される。入力選択部ＩＳ２１にはバッファＢ２１、Ｂ２２の出力信号および第４位ビット信号Ｄ３が入力される。入力選択部ＩＳ２１からはスイッチ切替信号ＳＳ２２が出力され、階層接続スイッチ部ＮＳ２の接続スイッチＳＷ１４、中位ビットユニットＩＵ２のバイパス切替スイッチＳＷ２５および第１補正スイッチＳＷ２６へ入力される。またスイッチ切替信号ＳＳ２２はインバータＩＮ２１へ入力される。そしてインバータＩＮ２１から出力されるスイッチ切替信号ＳＳ２１は、階層接続スイッチ部ＮＳ２の接続スイッチＳＷ１１、中位ビットユニットＩＵ２の第１補正スイッチＳＷ２２およびバイパス切替スイッチＳＷ２３へ入力される。また中位ビットデコーダＩＤ２も、中位ビットデコーダＩＤ１と同様の構成を有するため、ここでは説明を省略する。
【００２９】
最下位ビットデコーダＬＤの構成を説明する。最下位ビットデコーダＬＤには出力デコーダＯＤ１乃至ＯＤ４が備えられ、それぞれ最下位ビット信号Ｄ０および中位ビット信号Ｄ１が入力される。出力デコーダＯＤ１乃至ＯＤ４から出力されるスイッチ切替信号ＳＳ１乃至ＳＳ４は、最下位ビットユニットＬＵのスイッチＯＳＷ１乃至ＯＳＷ４へ入力される。
【００３０】
図９のデジタルアナログ変換回路１の動作を、デジタル信号Ｄ３乃至Ｄ０“Ｌ、Ｌ、Ｌ、Ｈ”（出力コード１）が入力された場合を例として説明する。各スイッチが有するオン抵抗は考慮しないものとする。ローレベルの第４位ビット信号Ｄ３が最上位ビットデコーダＭＤに入力されると、ハイレベルのスイッチ切替信号ＳＳ３１およびローレベルのスイッチ切替信号ＳＳ３２が出力される。第１ノード抵抗部ＮＲ３１は、ハイレベルのスイッチ切替信号ＳＳ３１によってバイパス切替スイッチＳＷ３３が導通状態とされ、ローレベルのスイッチ切替信号ＳＳ３２によって第１補正スイッチＳＷ３６が非導通状態とされることで、第１抵抗器Ｒ３１が１つ接続される状態となり、インピーダンス値Ｚとされる。また第２ノード抵抗部ＮＲ３２は、第１補正スイッチＳＷ３２が導通状態、バイパス切替スイッチＳＷ３５が非導通状態とされることで、抵抗器Ｒ３３および抵抗器Ｒ３４の２つの抵抗器が接続される状態となることでインピーダンス値２Ｚとされる。またハイレベルのスイッチ切替信号ＳＳ３１によって階層接続スイッチ部ＮＳ３の接続スイッチＳＷ２１が導通状態とされることで、中位ビットユニットＩＵ２の第２ノードＮ２２は最上位ビットユニットＭＵの第２ノードＮ３２に接続される。
【００３１】
第１補正スイッチＳＷ３６の動作を説明する。第１補正スイッチＳＷ３６とバイパス切替スイッチＳＷ３３とは、対応するビット信号に応じて、第１補正スイッチＳＷ３６が導通状態とされるときにはバイパス切替スイッチＳＷ３３は非導通状態とされ、第１補正スイッチＳＷ３６が非導通状態とされるときにはバイパス切替スイッチＳＷ３３は導通状態とされるような、逆のスイッチング動作が行われる。
【００３２】
最下位ビットデコーダＬＤには、ハイレベルの第１位ビット信号Ｄ０およびローレベルの第２位ビット信号Ｄ１が入力される。最下位ビットデコーダＬＤからはハイレベルのスイッチ切替信号ＳＳ２、およびローレベルのスイッチ切替信号ＳＳ１、ＳＳ３、ＳＳ４が出力され、最下位ビットユニットＬＵのスイッチＯＳＷ２が導通状態、スイッチＯＳＷ１、ＯＳＷ３、ＯＳＷ４が非導通状態とされる。そしてノードＮ３の電圧値がアナログ信号電圧ＡＶとして出力される。
【００３３】
最下位ビットユニットＬＵから最上位ビットユニットＭＵまでの接続によって構成される階層構造を説明する。各ユニットの第１ノードは、自己の１つ上位のユニットに備えられる中間ノードに接続される。また各ユニットの第２ノードは、自己の１つ上位のユニットに備えられる第１ノードまたは第２ノードのうち、インピーダンス値２Ｚとされた抵抗部が接続されている側のノードへ接続される。すなわち図９において、最下位ビットユニットＬＵの第２ノードＮ２は、階層接続スイッチ部ＮＳ１によって中位ビットユニットＩＵ１の第２ノードＮ１２に接続される。また中位ビットユニットＩＵ１の第２ノードＮ１２は、階層接続スイッチ部ＮＳ２によって中位ビットユニットＩＵ２の第２ノードＮ２２に接続される。また中位ビットユニットＩＵ２の第２ノードＮ２２は、階層接続スイッチ部ＮＳ３によって最上位ビットユニットＭＵの第２ノードＮ３２に接続される。これにより、各ユニットの第１ノードの接続先は１つ上位のユニットの中間ノードに固定され、第２ノードの接続先を階層接続スイッチ部によって、１つ上位のユニットの第１ノードまたは第２ノードを選択することで、各ユニットが１つ上位のユニットに備えられるインピーダンス値２Ｚとされた抵抗部に対して並列に接続される階層構造を構成することができる。なおｘ個のユニットに対して、階層接続スイッチ部は（ｘ−１）個備えられればよい。
【００３４】
上記のように各ユニットが接続されたデジタルアナログ変換回路１の等価回路を図１０に示す。各抵抗器は全て等しいインピーダンス値Ｚを備える。また各スイッチは全て導通状態である。各ユニットが、１つ上位のインピーダンス値２Ｚとされた抵抗部に対して並列に接続される階層構造が構成されている。そして最下位ビットユニットＬＵ、中位ビットユニットＩＵ１、中位ビットユニットＩＵ２、最上位ビットユニットＭＵの順に、下位ユニットから合成インピーダンスを計算すると、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の合成インピーダンス値がインピーダンス値２Ｚとされる。また、第１ノードＮ２１、Ｎ１１、Ｎ１、中間ノードＮ３の電圧値は、それぞれ、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの差電圧を１／２、１／４、１／８、１／１６に分圧した値とされる。そしてハイレベルの第１位ビット信号Ｄ０に応じて、最下位ビットユニットＬＵの中間ノードＮ３の電圧値（１／１６に分圧された値）が、アナログ信号電圧ＡＶとして選択され、アナログ信号出力端子ＲＯＵＴに出力される。よってデジタルデータの出力コード１に応じたデジタルアナログ変換動作が行われる。
【００３５】
デジタルアナログ変換回路１（図９）に入力される、４ビットのデジタル信号Ｄ３乃至Ｄ０の出力コード設定と、各スイッチの制御状態との関係を示した表を図１１に示す。図１１の表に示すスイッチ制御が行われることにより、入力される出力コードに対応するように各ユニットが接続されて階層構造が構成され、各出力コードに対応したデジタルアナログ変換動作を行うことが可能とされる。なお、各出力コードに対応した詳細な動作は、前述した出力コード１の場合と同様のため、ここでは説明を省略する。
【００３６】
また、デジタルアナログ変換回路１において、デジタル信号のビット数を（ｎ−１）ビットまで増加させる場合を図１２を用いて説明する。最下位ビットユニットＬＵと最上位ビットユニットＭＵとに挟まれた中位ビットユニットはすべて同一の構造を備えており、また最下位ビットデコーダＬＤと最上位ビットデコーダＭＤとに挟まれた中位ビットデコーダはすべて同一の構造を備えている。そのためビット数を増加させる場合には、中位ビットユニットと中位ビットデコーダとの組を、増加するビット数に応じて挿入すればよい。よって図１２に示すように、中位ビットユニットエリアＩＵＡには、中位ビットユニットをＩＵ１からＩＵ（ｎ−３）まで増設し、階層接続スイッチ部をＮＳ２からＮＳ（ｎ−２）まで増設し、中位ビットデコーダエリアＩＤＡには中位ビットデコーダをＩＤ１からＩＤ（ｎ―２）まで増設することで、ｎビットのデジタル信号に対応したデジタルアナログ変換回路を構成することができる。
【００３７】
本発明の第２実施形態を図１３乃至図１８を用いて説明する。図１３に、第２実施形態に係る４ビットデジタルデータ用のデジタルアナログ変換回路１ａを示す。デジタルアナログ変換回路１ａにおいて、変換部２ａとデコーダ部３ａとの間には、補正回路４が備えられる。なお補正回路４は、第３補正部の一例である。変換部２ａには最下位ビットユニットＬＵ、中位ビットユニットＩＵ１ａおよびＩＵ２ａ、最上位ビットユニットＭＵａ、階層接続スイッチ部ＮＳ１、ＮＳ２、ＮＳ３が備えられる。またデコーダ部３ａは、第１実施形態におけるデコーダ部３（図９）と同様の構成を備える。またその他の構造は、図９のデジタルアナログ変換回路１と同様の構成を有するため、ここでは説明を省略する。
【００３８】
最上位ビットユニットＭＵａの構成を説明する。第１ノード抵抗部ＮＲ３１ａにおいて、バイパス切替スイッチＳＷ３３には第３補正スイッチＤＳＷ３１が直列接続される。また第２抵抗器Ｒ３２と第１補正スイッチＳＷ３６との間には第２補正スイッチＤＳＷ３４、第３補正スイッチＤＳＷ３２およびＤＳＷ３３が直列接続される。また第２ノード抵抗部ＮＲ３２ａにおいて、第２抵抗器Ｒ３３と第１補正スイッチＳＷ３２との間には第２補正スイッチＤＳＷ３７、第３補正スイッチＤＳＷ３５およびＤＳＷ３６が直列接続され、バイパス切替スイッチＳＷ３５には第３補正スイッチＤＳＷ３８が直列接続される。また第１ノードＮ３１ａは高位基準電圧ＡＶＤに接続され、第２ノードＮ３２ａは低位基準電圧ＡＶＳに接続される。なお図１３において、斜線部のスイッチ記号は第２補正スイッチ、黒色のスイッチ記号は第３補正スイッチ、白色のスイッチ記号はバイパス切替スイッチおよび第１補正スイッチを表している。
【００３９】
中位ビットユニットＩＵ２ａの構成を説明する。第２ノード抵抗部ＮＲ２２ａは、第２抵抗器Ｒ２３と第１補正スイッチＳＷ２２との間には第２補正スイッチＤＳＷ２６、第３補正スイッチＤＳＷ２５が直列接続され、バイパス切替スイッチＳＷ２５には補正スイッチが接続されない構成を有する。また第１ノード抵抗部ＮＲ２１ａは、最上位ビットユニットＭＵａに備えられる第１ノード抵抗部ＮＲ３１ａと同様の構成を有するため説明を省略する。そして中位ビットユニットＩＵ２ａの第１ノードＮ２１ａは、最上位ビットユニットＭＵａの中間ノードＮ３３ａへ接続され、第２ノードＮ２２ａは階層接続スイッチ部ＮＳ３のノードＮ２４に接続される。
【００４０】
最下位ビットユニットＬＵの構成は、ノードＮ１、Ｎ２、Ｎ４、Ｎ５、Ｎ６、抵抗器Ｒ１とＲ２、第２補正スイッチＤＳＷ２およびＤＳＷ３、第３補正スイッチＤＳＷ１を備える構成である。そしてスイッチＯＳＷ１乃至ＯＳＷ４にはノードＮ２、Ｎ５、Ｎ４、Ｎ６がそれぞれ接続される。
【００４１】
補正回路４の構成を説明する。補正回路４は第１ノード接続用第４補正スイッチＳＷ１１１、高位基準電圧接続用第４補正スイッチＳＷ１２１およびＳＷ１２２、低位基準電圧接続用第４補正スイッチＳＷ１３１およびＳＷ１３２、補正デコーダ部ＣＤを備える。高位基準電圧接続用第４補正スイッチＳＷ１２１およびＳＷ１２２は、最下位ビットユニットＬＵの第２ノードＮ２および中位ビットユニットＩＵ１ａの第２ノードＮ１２ａを、高位基準電圧ＡＶＤに接続する。低位基準電圧接続用第４補正スイッチＳＷ１３１およびＳＷ１３２は、最下位ビットユニットＬＵの第２ノードＮ２および中位ビットユニットＩＵ１ａの第２ノードＮ１２ａを、低位基準電圧ＡＶＳに接続する。
【００４２】
第２補正スイッチの効果について説明する。まず比較として、第２補正スイッチが挿入されていない場合における合成インピーダンスを、図９（第１実施形態）を用いて説明する。スイッチの有するオン抵抗を考慮する。最上位ビットユニットＭＵの第１ノード抵抗部ＮＲ３１において、バイパス切替スイッチＳＷ３３を経由する経路上には抵抗器１つ・スイッチ１つ（Ｒ３１、ＳＷ３３）が存在する。また第１補正スイッチＳＷ３６を経由する経路上には、抵抗器２つ・スイッチ１つ（Ｒ３１、Ｒ３２、ＳＷ３６）が存在する。すると抵抗器１つ・スイッチ１つの経路に比して、抵抗器２つ・スイッチ１つの経路のインピーダンス値が、スイッチのオン抵抗を考慮するためにスイッチ１つ分不足するため正確に２倍にされない。すなわちバイパス切替スイッチＳＷ３３に起因して、第１ノード抵抗部ＮＲ３１内でインピーダンス値のアンバランスが発生する。また他の抵抗部においても同様のインピーダンス値のアンバランスが発生する。よってデジタルアナログ変換回路１において、階層構造の合成インピーダンス値がバランスしない事態が発生するため、デジタル信号の出力コード設定の変化に応じてユニット間の接続を切り替える際に、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の合成インピーダンス値が変化し、消費電流が一定にならない事態が発生する場合がある。
【００４３】
一方、第２補正スイッチが挿入されている場合を図１３を用いて説明する。第１補正スイッチおよび第２補正スイッチの組は、第１補正部の一例である。最上位ビットユニットＭＵａの第１ノード抵抗部ＮＲ３１において、バイパス切替スイッチＳＷ３３に対して並列接続されるように、第１補正スイッチＳＷ３６と第２抵抗器Ｒ３２との間に第２補正スイッチＤＳＷ３４が挿入される。第３補正スイッチについては後で説明するため、第３補正スイッチＤＳＷ３２およびＤＳＷ３３を無視すると、第１ノード抵抗部ＮＲ３１ａの第１補正スイッチＳＷ３６を経由する経路上には、抵抗器２つ・スイッチ２つ（第１抵抗器Ｒ３１、第２抵抗器Ｒ３２、第２補正スイッチＤＳＷ３４、第１補正スイッチＳＷ３６）が存在する。一方、バイパス切替スイッチＳＷ３３を経由する経路上には、第３補正スイッチＤＳＷ３１を無視すると、抵抗器１つ・スイッチ１つ（第１抵抗器Ｒ３１、バイパス切替スイッチＳＷ３３）が存在する。すると抵抗器１つ・スイッチ１つの経路に比して、抵抗器２つ・スイッチ２つの経路のインピーダンス値が、正確に２倍にされる。よって階層構造の合成インピーダンス値がバランスしない事態を防止することができる。すなわち、バイパス切替スイッチＳＷ３３に起因して第１ノード抵抗部ＮＲ３１ａ内で発生するインピーダンス値のアンバランスを、第１補正スイッチＳＷ３６および第２補正スイッチＤＳＷ３４（第１補正部）を挿入することによって補正することができる。
【００４４】
第３補正スイッチの効果について説明する。第３補正スイッチは第２補正部の一例である。まず比較として、第３補正スイッチが挿入されていない場合における合成インピーダンスを、図９（第１実施形態）を用いて説明する。スイッチの有するオン抵抗を考慮する。中位ビットユニットＩＵ２において、バイパス切替スイッチを経由する経路を考える。中間ノードＮ２３からバイパス切替スイッチＳＷ２３、第１抵抗器Ｒ２１を介して第１ノードＮ２１へ至る経路上には、抵抗器１つ・スイッチ１つ（ＳＷ２３、Ｒ２１）が存在する。しかし中位ビットユニットＩＵ２の中間ノードＮ２３からバイパス切替スイッチＳＷ２５、第１抵抗器Ｒ２４、第２ノードＮ２２、階層接続スイッチ部ＮＳ３を経由して最上位ビットユニットＭＵの第２ノードＮ３２へ至る経路上には、階層接続スイッチ部ＮＳ３の接続スイッチＳＷ２１が存在するため、その経路上には抵抗器１つ・スイッチ２つ（ＳＷ２５、Ｒ２４、ＳＷ２１）が存在する。よって共にバイパス切替スイッチを経由する経路であるにも関わらず、抵抗器の総数とスイッチの総数との比が１対１の場合と１対２の場合とが存在することになる。これは、第１ノードＮ２１から最上位ビットユニットＭＵに至る経路上には階層接続スイッチ部ＮＳ３が存在しないが、第２ノードＮ２２から最上位ビットユニットＭＵに至る経路上には階層接続スイッチ部ＮＳ３が存在するために発生するアンバランスである。すなわち接続スイッチＳＷ２１に起因して、インピーダンス値のアンバランスが発生する。そしてインピーダンス値のアンバランスにより、階層構造の合成インピーダンス値がバランスしない事態が発生するため、デジタル信号の出力コード設定の変化に応じて、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の合成インピーダンス値が変化し、消費電流が一定にならない事態が発生する。
【００４５】
一方、第３補正スイッチが挿入されている場合を図１３を用いて説明する。図１３において、中間ノードＮ２３ａから第１ノード抵抗部ＮＲ２１ａのバイパス切替スイッチＳＷ２３、第３補正スイッチＤＳＷ２１、第１抵抗器Ｒ２１を介して第１ノードＮ２１ａへ至る経路上には、抵抗器１つ・スイッチ２つ（ＳＷ２３、ＤＳＷ２１、Ｒ２１）が存在する。また中間ノードＮ２３ａから第２ノード抵抗部ＮＲ２２ａのバイパス切替スイッチＳＷ２５、第１抵抗器Ｒ２４、第２ノードＮ２２ａ、階層接続スイッチ部ＮＳ３を介して最上位ビットユニットＭＵａの第２ノードＮ３２ａへ至る経路上にも、抵抗器１つ・スイッチ２つ（ＳＷ２５、Ｒ２４、ＳＷ２１）が存在する。よって、第１ノード抵抗部ＮＲ２１ａと第２ノード抵抗部ＮＲ２２ａとにおいて、バイパス切替スイッチを経由する経路上における抵抗器とスイッチの数が、抵抗器１つ・スイッチ２つに統一される。
【００４６】
また第１補正スイッチを経由する経路上においても同様にして、抵抗器とスイッチの数が統一される。すなわち、中間ノードＮ２３ａから第１ノード抵抗部ＮＲ２１ａの第１補正スイッチＳＷ２６を介して第１ノードＮ２１ａへ至る経路上には、抵抗器２つ・スイッチ４つ（ＳＷ２６、ＤＳＷ２４、第３補正スイッチＤＳＷ２３およびＤＳＷ２２、Ｒ２２、Ｒ２１）が存在する。また中間ノードＮ２３ａから、第２ノード抵抗部ＮＲ２２ａの第１補正スイッチＳＷ２２を介して最上位ビットユニットＭＵの第２ノードＮ３２へ至る経路上にも、抵抗器２つ・スイッチ４つ（ＳＷ２２、ＤＳＷ２６、第３補正スイッチＤＳＷ２５、Ｒ２３、Ｒ２４、ＳＷ２１）が存在する。よって、第１補正スイッチを経由する経路上における抵抗器とスイッチの数が、抵抗器２つ・スイッチ４つに統一されることになる。すると抵抗器１つ・スイッチ２つの経路に比して、抵抗器２つ・スイッチ４つの経路のインピーダンス値が、スイッチのオン抵抗を考慮する場合において正確に２倍にされる。よって階層構造の合成インピーダンス値がバランスしない事態を防止することができる。すなわち、階層接続スイッチ部に起因して、ユニット間で発生するインピーダンス値のアンバランスを、第３補正スイッチ（第２補正部）を挿入することによって補正することができる。
【００４７】
よって、出力コードの設定値に応じてデジタルアナログ変換動作が行われるようにユニット間の接続を切り替えたときにおいても、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の合成インピーダンス値が一定のインピーダンス値に維持される。よってデジタルアナログ変換を行う際に、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の消費電流量に変動が生じないため、消費電流の変動の影響をうけて基準電圧が変動することがなく、正確なアナログ信号電圧ＡＶを得ることができる。
【００４８】
なお図１３に示した抵抗器とスイッチの数の比率（１対２）が、バイパス切替スイッチおよび階層接続スイッチ部に起因するインピーダンス値のアンバランスを補正するために必要な最も少ない比率であり、回路サイズを抑えるためにも当該１対２の比率が用いられることが好ましい。中位ビットユニットＩＵ２ａの中間ノードＮ２３ａからバイパス切替スイッチＳＷ２５および階層接続スイッチ部ＮＳ３を経由する経路上には、バイパス動作をするためのスイッチと、接続先を選択するスイッチとの２つのスイッチが必須なためである。すなわち、当該経路上には抵抗器１つ・スイッチ２つ（ＳＷ２５、Ｒ２４、ＳＷ２１またはＳＷ２４）の組み合わせが必須であり、抵抗器とスイッチの数の比率が１対２とされる。
【００４９】
なお本実施形態では、インピーダンス値のアンバランスを補正するために第２および第３補正スイッチを挿入するとしたが、この形態に限られない。例えば図１４に示すように、変換部２ａに備えられる第２および第３補正スイッチに代えて、同等のインピーダンス値を備える補正抵抗器を挿入する形態をとってもよい。最上位ビットユニットＭＵａの第１ノード抵抗部ＮＲ３１ａにおいて、第３補正スイッチＤＳＷ３１と等しいインピーダンス値を有する補正抵抗器ＣＲ３１を備え、第３補正スイッチＤＳＷ３２、ＤＳＷ３３と第２補正スイッチＤＳＷ３４との合成インピーダンス値と等しいインピーダンス値を有する補正抵抗器ＣＲ３２を備える構成をとることができる。同様に、第２ノード抵抗部ＮＲ３２ａにおいて、第３補正スイッチＤＳＷ３８と等しいインピーダンス値を有する補正抵抗器ＣＲ３８を備え、第３補正スイッチＤＳＷ３５、ＤＳＷ３６と第２補正スイッチＤＳＷ３７との合成インピーダンス値と等しいインピーダンス値を有する補正抵抗器ＣＲ３５を備える構成をとることができる。また同様にして、中位ビットユニットＩＵ２ａは補正抵抗器ＣＲ２１、ＣＲ２２、ＣＲ２５を備え、中位ビットユニットＩＵ１ａは補正抵抗器ＣＲ１１、ＣＲ１２、ＣＲ１５を備え、最下位ビットユニットＬＵは補正抵抗器ＣＲ１、ＣＲ２を備える構成をとることができる。
この形態においても、バイパス切替スイッチおよび階層接続スイッチ部に起因するインピーダンス値のアンバランスを補正することが可能とされる。
【００５０】
次に補正回路４の各補正スイッチによる補正動作について説明する。補正回路４は、第３補正部の一例である。補正回路４（図１３）の各補正スイッチによる補正動作を、例としてデジタル信号Ｄ３乃至Ｄ０“Ｌ、Ｌ、Ｌ、Ｈ”（出力コード１）が入力される場合を用いて説明する。出力コード１のときの図１３の回路における各ユニットの接続を示す等価回路を図１５に示す。なお図１５において、斜線部のスイッチ記号は第２補正スイッチ、黒色のスイッチ記号は第３補正スイッチ、白色のスイッチ記号はバイパス切替スイッチおよび第１補正スイッチを表している。
【００５１】
低位基準電圧第４補正スイッチＳＷ１３１およびＳＷ１３２の作用を説明する。比較のため、低位基準電圧第４補正スイッチＳＷ１３１およびＳＷ１３２が使用されない場合の動作を説明する。図１５において、最下位ビットユニットＬＵと中位ビットユニットＩＵ１ａとの合成インピーダンスを計算する場合を説明する。低位基準電圧第４補正スイッチＳＷ１３１およびＳＷ１３２は非導通状態であるとする。図１５の中位ビットユニットＩＵ１ａにおける、中間ノードＮ１３ａから第２ノードＮ１２ａまでの合成インピーダンス計算時において、最下位ビットユニットＬＵのノードＮ１からノードＮ２を経由してＮ１２ａへ至る経路上には、抵抗器２つ・スイッチ４つが存在する。一方、中位ビットユニットＩＵ１ａのノードＮ１３ａからノードＮ１２ａまでの経路上には、抵抗器２つ・スイッチ３つが存在する。すると両経路上の抵抗器とスイッチとの数の比率が、前述した１対２の所定の比率とならない。これは、中位ビットユニットＩＵ１ａの第２ノードＮ１２ａに、その下位の最下位ビットユニットＬＵの第２ノードＮ２が接続されるというように、第２ノード同士が連続して接続されると、階層接続スイッチ部ＮＳ２の接続スイッチＳＷ１１が、下位ユニットが並列接続されている経路上（中位ビットユニットＩＵ１ａの中間ノードＮ１３ａから第２ノードＮ１２ａまで）に存在しなくなり、当該経路上でスイッチ数が１つ不足するためである。
【００５２】
また同様に中位ビットユニットＩＵ２ａにおける、中間ノードＮ２３ａから第２ノードＮ２２ａまでの合成インピーダンス計算時においても、階層接続スイッチ部ＮＳ３の接続スイッチＳＷ２１が、中位ビットユニットＩＵ１ａの第１ノードＮ１１ａから第２ノードＮ１２ａを経由して第２ノードＮ２２ａへ至る経路に対して並列に接続されなくなる。そして中間ノードＮ２３ａから第２ノードＮ２２ａまでの経路上には、抵抗器２つ・スイッチ３つが存在することとなり、経路上の抵抗器とスイッチとの数の比率が、前述した１対２の所定のスイッチ比率とならない。これも、中位ビットユニットＩＵ２ａの第２ノードＮ２２ａに、その下位の中位ビットユニットＩＵ１ａの第２ノードＮ１２ａが接続されるというように、第２ノード同士が連続して接続されるため、階層接続スイッチ部ＮＳ３の接続スイッチＳＷ２１が、下位ユニットが並列接続されている経路上（中間ノードＮ２３ａから第２ノードＮ２２ａまで）に存在しなくなりスイッチ数が１つ不足するためである。
【００５３】
ここで、低位基準電圧第４補正スイッチＳＷ１３１およびＳＷ１３２が使用される場合の効果を説明する。図１５において低位基準電圧補正スイッチＳＷ１３１、ＳＷ１３２が導通状態とされた場合を考える。このとき第２ノードＮ２、Ｎ１２ａ、Ｎ２２ａはすべて同電位であり、当該ノード間には電流が流れない。するとスイッチＳＷ１およびＳＷ１１の存在を無視することができ、第２ノードＮ２の接続先は第２ノードＮ１２ａから低位基準電圧ＡＶＳへ変更され、第２ノードＮ１２ａの接続先は第２ノードＮ２２ａから低位基準電圧ＡＶＳへ変更されたとみなすことができる。このとき合成インピーダンスの計算をすると、最下位ビットユニットＬＵにおいてはノードＮ１、Ｎ２、低位基準電圧ＡＶＳの経路上において、抵抗器２つ・スイッチ４つ（ＤＳＷ１乃至ＤＳＷ３、Ｒ１、Ｒ２、低位基準電圧接続用第４補正スイッチＳＷ１３２）が存在する。また中位ビットユニットＩＵ１ａにおいて、中間ノードＮ１３ａから第２ノードＮ１２ａを経由して低位基準電圧ＡＶＳへ至る経路にも、抵抗器２つ・スイッチ４つ（ＳＷ１２、ＤＳＷ１６、ＤＳＷ１５、Ｒ１３、Ｒ１４、低位基準電圧接続用第４補正スイッチＳＷ１３１）が存在する。また中位ビットユニットＩＵ２ａの中間ノードＮ２３ａから第２ノードＮ２２ａを経由して低位基準電圧ＡＶＳへ至る経路にも、抵抗器２つ・スイッチ４つ（ＳＷ２２、ＤＳＷ２６、ＤＳＷ２５、Ｒ２３、Ｒ２４、接続スイッチＳＷ２１）が存在する。よって上述した全経路上で、１対２の所定のスイッチ比率が守られるため、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の合成インピーダンス値が一定のインピーダンス値に維持される。そしてデジタルアナログ変換を行う際に、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の消費電流量に変動が生じないため、消費電流の変動の影響をうけて基準電圧が変動することがなく、正確なアナログ信号電圧ＡＶを得ることができる。
【００５４】
以上により、低位基準電圧接続用第４補正スイッチの動作を一般化して説明する。最上位ユニットである第ｘ位ユニットの第２ノード（低位基準電圧ＡＶＳに接続される）に、その下位ユニットの第２ノードがａ個のユニットに渡って連続して接続される場合には、第（ｘ−ａ）位ユニットから第（ｘ−２）位ユニットまでの全ての第２ノードの接続先が、低位基準電圧接続用第４補正スイッチによって低位基準電圧ＡＶＳに切り替えられる。
【００５５】
高位基準電圧接続用第４補正スイッチＳＷ１２１およびＳＷ１２２の作用を説明する。高位基準電圧接続用第４補正スイッチは、各ユニットの第２ノードＮ２、Ｎ１２ａ、Ｎ２２ａが、階層接続スイッチ部ＮＳ１乃至ＮＳ３を介してすべて高位基準電圧ＡＶＤに接続されている場合に用いられるスイッチである。なお詳細な動作は、低位基準電圧接続用第４補正スイッチの場合と同様のため説明を省略する。そして、高位基準電圧接続用第４補正スイッチの動作を一般化して説明する。最上位ユニットである第ｘ位ユニットの第１ノード（高位基準電圧ＡＶＤに接続される）に、その下位ユニットの第２ノードがａ個のユニットに渡って連続して接続される場合には、第（ｘ−ａ）位ユニットから第（ｘ−２）位ユニットまでの全ての第２ノードの接続先が、高位基準電圧接続用第４補正スイッチによって高位基準電圧ＡＶＤに切り替えられる。
【００５６】
第１ノード接続用第４補正スイッチＳＷ１１１の作用を説明する。例として、“Ｌ、Ｈ、Ｈ、Ｌ”（出力コード６）のデジタル信号Ｄ３乃至Ｄ０が入力される時の動作を説明する。出力コード６のときの図１３の回路における各ユニットの接続を示す等価回路を図１６に示す。第１ノード接続用第４補正スイッチＳＷ１１１は、図１６に示すように、最下位ビットユニットＬＵの第２ノードＮ２と、中位ビットユニットＩＵ１ａの第２ノードＮ１２ａとの両ノードが、中位ビットユニットＩＵ２ａの第１ノードＮ２１ａに接続されている場合に用いられるスイッチである。
【００５７】
第１ノード接続用第４補正スイッチＳＷ１１１の効果について説明する。まず比較として、第１ノード接続用第４補正スイッチＳＷ１１１が使用されず非導通状態である場合を図１６を用いて説明する。最下位ビットユニットＬＵと中位ビットユニットＩＵ１ａとの合成インピーダンスを計算すると、中位ビットユニットＩＵ１ａの第２ノードＮ１２ａに、最下位ビットユニットＬＵの第２ノードＮ２がスイッチＳＷ１を介して接続されることにより、接続スイッチＳＷ１４は最下位ビットユニットＬＵに対して並列に接続されなくなる。このとき最下位ビットユニットＬＵにおいてはノードＮ１、Ｎ２、Ｎ１２ａの経路において抵抗器２つ・スイッチ４つが存在するが、中位ビットユニットＩＵ１ａにおいては、最下位ビットユニットＬＵが並列接続されているノードＮ１３ａからノードＮ１２ａまでの経路には、抵抗器２つ・スイッチ３つが存在することになり、前述した１対２の所定のスイッチ比率とならない。すなわち、第２ノードＮ２とＮ１２ａとが連続して接続されると、中位ビットユニットＩＵ１ａの中間ノードＮ１３ａから第２ノードＮ１２ａへの経路における合成インピーダンスの計算時において、階層接続スイッチ部ＮＳ２の接続スイッチＳＷ１４が算入されなくなる。
【００５８】
次に第１ノード接続用第４補正スイッチＳＷ１１１が使用され、導通状態とされる場合を説明する。このとき第２ノードＮ２とＮ１２ａとは同電位であり、当該ノード間には電流が流れないため、接続スイッチＳＷ１の存在を無視することができる。よって第２ノードＮ２は、接続先が中位ビットユニットＩＵ１ａの第２ノードＮ１２ａから、中位ビットユニットＩＵ２ａの第１ノードＮ２１ａへ変更されたとみなすことができる。このとき合成インピーダンスの計算をすると、最下位ビットユニットＬＵにおいてはノードＮ１、Ｎ２、Ｎ２１ａの経路において抵抗器２つ・スイッチ４つが存在する。また中位ビットユニットＩＵ１ａにおいても、最下位ビットユニットＬＵが並列接続されている経路（ノードＮ１３ａからノードＮ２１ａまで）には、抵抗器２つ・スイッチ４つが存在し、前述した１対２のスイッチ比率が守られる。よって上述した全経路上で、１対２の所定のスイッチ比率が守られるため、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の合成インピーダンス値が一定のインピーダンス値に維持される。そしてデジタルアナログ変換を行う際に、高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの間の消費電流量に変動が生じないため、消費電流の変動の影響をうけて基準電圧が変動することがなく、正確なアナログ信号電圧ＡＶを得ることができる。
【００５９】
第１ノード接続用第４補正スイッチの構成を一般化して説明する。第ｋ位（ｋは３以上（ｘ−１）以下の値）ユニットの第１ノードに、その下位ユニットの第２ノードがａ個のユニットに渡って連続して接続される場合には、第（ｋ−ａ）位ユニットから第（ｋ−２）位ユニットまでの全ての第２ノードの接続先が、第１ノード接続用第４補正スイッチによって第ｋ位ユニットの第１ノードに切り替えられる。
【００６０】
以上説明したように、図１３のデジタルアナログ変換回路１ａに示すように、第１乃至第４補正スイッチによってインピーダンス補正部が構成され、バイパス切替スイッチおよび階層接続スイッチ部に起因するインピーダンス値のアンバランスを補正することが可能となる。
【００６１】
そしてデジタルアナログ変換回路１ａに入力される、４ビットのデジタル信号Ｄ３乃至Ｄ０の出力コード設定と、各スイッチの制御状態との関係を示した表を図１７に示す。図１７の表に示すようにスイッチ制御が行われることにより、各出力コードに対応するように各ユニットが接続されて階層構造が構成され、各出力コードに対応したデジタルアナログ変換動作を行うことが可能とされる。なお、各出力コードに対応した詳細な動作は、前述した出力コード１の場合と同様のため、ここでは説明を省略する。
【００６２】
なお図１３のデジタルアナログ変換回路１ａにおいて、デジタル信号のビット数を１ビット増加させる場合を図１８を用いて説明する。最上位ビットユニットＭＵａと中位ビットユニットＩＵ２ａとの間に中位ビットユニットＩＵ３ａを挿入し、最上位ビットデコーダＭＤと中位ビットデコーダＩＤ２との間に中位ビットデコーダＩＤ３を挿入する。また最下位ビットユニットＬＵから中位ビットユニットＩＵ２ａまでの全ての第２ノードが、低位基準電圧ＡＶＳに接続されるように、低位基準電圧第４補正スイッチ領域ＬＳＷに低位基準電圧第４補正スイッチを１つ追加する。同様にして、最下位ビットユニットＬＵから中位ビットユニットＩＵ２ａまでの全ての第２ノードが、高位基準電圧ＡＶＤに接続されるように、高位基準電圧第４補正スイッチ領域ＨＳＷに高位基準電圧第４補正スイッチを１つ追加する。また中位ビットユニットＩＵ３ａの第１ノードに中位ビットユニットＩＵ１ａの第１ノードを接続する第１ノード接続用第４補正スイッチＳＷ１１２ａ、中位ビットユニットＩＵ３ａの第１ノードに最下位ビットユニットＬＵの第１ノードを接続する第１ノード接続用第４補正スイッチＳＷ１１３ａを第１ノード接続用第４補正スイッチ領域ＣＳＷに追加する。また増加させた低位基準電圧第４補正スイッチ、高位基準電圧接続用第４補正スイッチ、第１ノード接続用第４補正スイッチに対応するように、補正デコーダ部ＣＤａを構成する。これにより、５ビットのデジタル信号に対応したデジタルアナログ変換回路を構成することができる。
【００６３】
本発明の第３実施形態を図１９を用いて説明する。第３実施形態は、回路構成に工夫して精度をさらに向上させるデジタルアナログ変換回路１ｂに関する実施形態である。最上位ビットユニットＭＵｂは、第１ノード抵抗部ＮＲ３１ｂと第２ノード抵抗部ＮＲ３２ｂとを備える。第１ノード抵抗部ＮＲ３１ｂおよび第２ノード抵抗部ＮＲ３２ｂは、インピーダンス値Ｚの抵抗器が２つ直列接続された構成を有する。第１ノード抵抗部ＮＲ３１ｂには、図９で説明した接続方法と同様にして、中位ビットユニットＩＵ２ＵおよびＩＵ１Ｕ、最下位ビットユニットＬＵＵ、階層接続スイッチ部ＮＳ２Ｕ、ＮＳ１Ｕが接続される。また同様にして第２ノード抵抗部ＮＲ３２ｂには、中位ビットユニットＩＵ２ＤおよびＩＵ１Ｄ、最下位ビットユニットＬＵＤ、階層接続スイッチ部ＮＳ２Ｄ、ＮＳ１Ｄが接続される。また最下位ビットユニットＬＵＵの出力端子は、出力選択部ＯＰのスイッチＯＳＷ５を介してアナログ信号出力端子ＲＯＵＴへ接続され、最下位ビットユニットＬＵＤの出力端子は、出力選択部ＯＰのスイッチＯＳＷ６を介してアナログ信号出力端子ＲＯＵＴへ接続される。出力選択部ＯＰのスイッチＯＳＷ５には第４位ビット信号Ｄ３が入力され、スイッチＯＳＷ６にはインバータで反転された第４位ビット信号Ｄ３が入力される。なお、最上位ビットユニットＭＵｂは並列最上位ユニットの一例である。
【００６４】
図１９のデジタルアナログ変換回路１ｂの動作を説明する。最上位ビットユニットＭＵｂにおいて、第１ノード抵抗部ＮＲ３１ｂと第２ノード抵抗部ＮＲ３２ｂとには、それぞれ同一構造・同一動作を行う同数の下位ユニットが並列接続されている。そのため、第１ノード抵抗部ＮＲ３１ｂにおける下位ユニットとの合成インピーダンス値と、第２ノード抵抗部ＮＲ３２ｂにおける下位ユニットとの合成インピーダンス値とは、共にインピーダンス値Ｚとされる。またハイレベルの第４位ビット信号Ｄ３が出力選択部ＯＰに入力されると、スイッチＯＳＷ５が導通状態、スイッチＯＳＷ６が非導通状態とされ、最下位ビットユニットＬＵＵの出力がアナログ信号出力端子ＲＯＵＴから出力される。一方、ローレベルの第４位ビット信号Ｄ３が出力選択部ＯＰに入力されると、最下位ビットユニットＬＵＤの出力が、アナログ信号出力端子ＲＯＵＴから出力される。
【００６５】
本回路構成の効果を説明する。図１９では、高位基準電圧ＡＶＤと中間ノードＮ３３ｂとの間には、下位ユニットが並列接続された第１ノード抵抗部ＮＲ３１ｂが接続される。また低位基準電圧ＡＶＳと中間ノードＮ３３ｂとの間にも、同様の下位ユニットが並列接続された第２ノード抵抗部ＮＲ３２ｂが接続される。すると中間ノードＮ３３ｂを中心として、高位基準電圧ＡＶＤ側と低位基準電圧ＡＶＳ側に対称な回路構成を備えることになる。よって各種素子の抵抗値にばらつきが発生した場合においても、高位基準電圧ＡＶＤ―中間ノードＮ３３ｂ間の合成インピーダンス値と、低位基準電圧ＡＶＳ―中間ノードＮ３３ｂ間の合成インピーダンス値との間には、ばらつきが発生することを防止できる。これにより、中間ノードＮ３３によってより正確に高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの差電圧を１／２に分圧することができるため、抵抗器やスイッチ等の素子のインピーダンス値ばらつきから受ける影響を小さくし、より正確なデジタルアナログ変換動作を行うデジタルアナログ変換回路を構成することができる。
【００６６】
本発明の第４実施形態を図２０を用いて説明する。第４実施形態は、回路構成に工夫して精度をさらに向上させるデジタルアナログ変換回路１ｃに関する実施形態である。デジタルアナログ変換回路１ｃは、図９の変換部２に加えて変換部２ｅが接続された回路である。変換部２ｅの最上位ビットユニットＭＵｅには、図９で説明した接続と同様にして中位ビットユニットＩＵ２ｅ、ＩＵ１ｅ、最下位ビットユニットＬＵｅが、階層接続スイッチ部ＮＳ３ｅ、ＮＳ２ｅ、ＮＳ１ｅを介して接続される。最上位ビットユニットＭＵｅには、最上位ビットユニットＭＵに対する接続と逆の接続で、高位基準電圧ＡＶＤおよび低位基準電圧ＡＶＳが接続される。また最上位ビットユニットＭＵの中間ノードＮ３３と、最上位ビットユニットＭＵｅの中間ノードＮ３３ｅとが接続される。また最下位ビットユニットＬＵｅの出力端子は、アナログ反転信号出力端子ＲＯＵＴ＿ＩＮＶに接続される。
【００６７】
中間ノードＮ３３、Ｎ３３ｅと高位基準電圧ＡＶＤとの間には、第１ノード抵抗部ＮＲ３１と第２ノード抵抗部ＮＲ３２ｅとが並列接続される。中間ノードＮ３３、Ｎ３３ｅと低位基準電圧ＡＶＳとの間には、第２ノード抵抗部ＮＲ３２と第１ノード抵抗部ＮＲ３１ｅとが並列接続される。そして第４位ビット信号Ｄ３がハイレベル時には、中間ノードＮ３３、Ｎ３３ｅと高位基準電圧ＡＶＤとの間には、下位ユニットが並列接続された第１ノード抵抗部ＮＲ３１と、下位ユニットが接続されない第２ノード抵抗部ＮＲ３２ｅとが、互いに並列に接続される。一方、第４位ビット信号Ｄ３がローレベル時には、中間ノードＮ３３、Ｎ３３ｅと高位基準電圧ＡＶＤとの間には、下位ユニットが接続されない第１ノード抵抗部ＮＲ３１と、下位ユニットが並列接続された第２ノード抵抗部ＮＲ３２ｅとが、互いに並列に接続される。すなわち第４位ビット信号Ｄ３がハイ／ローレベルのいずれの場合にも、中間ノードＮ３３、Ｎ３３ｅと高位基準電圧ＡＶＤとの間には、必ず下位ユニットが並列接続された抵抗部と、下位ユニットが並列接続されない抵抗部とが並列に接続される。同様にして、第４位ビット信号Ｄ３がハイ／ローレベルのいずれの場合にも、中間ノードＮ３３と低位基準電圧ＡＶＳとの間には、必ず下位ユニットが並列接続された抵抗部と、下位ユニットが並列接続されずにインピーダンス値Ｚとされた抵抗部とが並列接続される。よって第４位ビット信号Ｄ３がハイ／ローレベルのいずれの場合にも、中間ノードＮ３３を中心として、高位基準電圧ＡＶＤ側と低位基準電圧ＡＶＳ側に対称な回路構成を備えることになる。これにより、中間ノードＮ３３によってより正確に高位基準電圧ＡＶＤと低位基準電圧ＡＶＳとの差電圧を１／２に分圧することができるため、抵抗器やスイッチ等の素子のインピーダンス値ばらつきから受ける影響を小さくし、より正確なデジタルアナログ変換動作を行うデジタルアナログ変換回路を構成することができる。
【００６８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第２実施形態に係る第１補正スイッチおよび補正スイッチを用いたデジタルアナログ変換回路を、第３実施形態に係るデジタルアナログ変換回路１ｂ、および第４実施形態に係るデジタルアナログ変換回路１ｃに用いてもよいことは言うまでもない。
【００６９】
なお、最下位ビットユニットＬＵ、ＬＵＵ、ＬＵＤ、ＬＵｅ等は、第１の抵抗部の一例である。また第１ノード抵抗部ＮＲ３１、ＮＲ３１ａ、ＮＲ２１等や、第２ノード抵抗部ＮＲ３２、ＮＲ３２ａ、ＮＲ２２等は、第２の抵抗部の一例である。またインピーダンス値Ｚは第１インピーダンス値の一例、インピーダンス値２Ｚは第２インピーダンス値の一例である。また低位基準電圧ＡＶＳは第１の基準電圧の一例であり、高位基準電圧ＡＶＤは第２の基準電圧の一例である。また、第１補正スイッチおよび第２補正スイッチは第１補正部の一例であり、第３補正スイッチは第２補正部の一例であり、補正回路４は第３補正部の一例である。
【００７０】
ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１）    ｘビットのデジタルアナログ変換回路において、
第１の抵抗部を備え、最下位ビットである第１位のビット信号に対応する第１位ユニットと、
中間ノードで直列に接続される２つの第２の抵抗部を備え、第ｍ位（ｍは２からｘまでの値）のビット信号に対応し、前記第ｍ位のビット信号が第１レベルのときには、第１の電圧側に接続された前記第２の抵抗部のインピーダンス値が第１インピーダンス値にされ、第２の電圧側に接続された前記第２の抵抗部が前記第１インピーダンス値の倍のインピーダンス値である第２インピーダンス値にされ、
第ｍ位のビット信号が第２レベルのときには、前記第１の電圧側に接続された前記第２の抵抗部のインピーダンス値が前記第２インピーダンス値にされ、前記第２の電圧側に接続された前記第２の抵抗部が前記第１インピーダンス値にされる構成を備える第ｍ位ユニットとを備え、
前記第ｍ位ユニットの前記第２インピーダンス値とされた前記第２の抵抗部に対して、第（ｍ−１）位ユニットが並列に接続され、第ｘ位ユニットが第１の基準電圧と第２の基準電圧との間に接続される階層構造を備えることを特徴とするデジタルアナログ変換回路。
（付記２）    前記第２の抵抗部は、
基準抵抗器を備える第１抵抗器と、
前記第１抵抗器に接続され、前記基準抵抗器を備える第２抵抗器と、
前記第２抵抗器に対して並列接続されるバイパス切替スイッチと
を備えることを特徴とする付記１に記載のデジタルアナログ変換回路。
（付記３）    前記第２の抵抗部は、
基準抵抗器を備える第１抵抗器と、
前記第１抵抗器に接続され、前記基準抵抗器を備える第２抵抗器と、
前記第２抵抗器をバイパスさせるバイパス切替スイッチと、
を備えることを特徴とする付記１に記載のデジタルアナログ変換回路。
（付記４）    第ｉ位ユニット（ｉは１から（ｘ−１）までの値）の一端に備えられる第ｉ位第１ノードは、第（ｉ＋１）位ユニットの第（ｉ＋１）位中間ノードに接続され、
前記第ｉ位ユニットの他端に備えられる第ｉ位第２ノードを、第（ｉ＋１）位ユニットの第（ｉ＋１）位第１ノードまたは第（ｉ＋１）位第２ノードの何れか一方に接続する第ｉ位階層接続スイッチ部を備えることを特徴とする付記１乃至付記３の何れか１項に記載のデジタルアナログ変換回路。
（付記５）    前記バイパス切替スイッチまたは前記第ｉ位階層接続スイッチ部の少なくとも何れか一方に起因して発生するインピーダンス値のアンバランスを相殺するインピーダンス補正部を備えることを特徴とする付記２または付記３の何れか１項に記載のデジタルアナログ変換回路。
（付記６）    前記インピーダンス補正部は、前記第２抵抗器に対して直列接続され、前記バイパス切替スイッチに対して並列接続される第１補正部を備え、
対応する前記ビット信号に応じて、前記第１補正部が導通状態とされるときには前記バイパス切替スイッチは非導通状態とされ、前記第１補正部が非導通状態とされるときには前記バイパス切替スイッチは導通状態とされることを特徴とする付記５に記載のデジタルアナログ変換回路。
（付記７）    前記第１抵抗器と前記バイパス切替スイッチとを備える経路上におけるインピーダンス値に対して、前記第１抵抗器と前記第２抵抗器と前記第１補正部とを備える経路上におけるインピーダンス値が２倍の値にされることを特徴とする付記６に記載のデジタルアナログ変換回路。
（付記８）    前記インピーダンス補正部は第２補正部を備え、
前記第ｊ位ユニット（ｊは２から（ｘ−１）までの値）の前記第ｊ位中間ノードから前記第２抵抗器および第１抵抗器を介して前記第ｊ位第１ノードへ至る経路のインピーダンスの総和値と、
前記第ｊ位ユニットの前記第ｊ位中間ノードから前記第２抵抗器、前記第１抵抗器、前記第ｊ位第２ノード、前記第ｊ位階層接続スイッチ部の接続スイッチを経由する経路のインピーダンスの総和値と、
前記第ｘ位ユニットの前記第ｘ位中間ノードから前記第２抵抗器および前記第１抵抗器を介して前記高位基準電圧へ至る経路のインピーダンスの総和値と、
前記第ｘ位ユニットの前記第ｘ位中間ノードから前記第２抵抗器および前記第１抵抗器を介して前記低位基準電圧へ至る経路のインピーダンスの総和値と、
前記第１位ユニットの第１位第１ノードから第１位第２ノード、第１位階層接続スイッチ部の接続スイッチを経由する経路のインピーダンスの総和値とがそれぞれ同一値とされ、
前記第ｊ位ユニット（ｊは２から（ｘ−１）までの値）の前記第ｊ位中間ノードから前記バイパス切替スイッチおよび前記第１抵抗器を介して前記第ｊ位第１ノードへ至る経路のインピーダンスの総和値と、
前記第ｊ位ユニットの前記第ｊ位中間ノードから前記バイパス切替スイッチ、前記第１抵抗器、前記第ｊ位第２ノード、前記第ｊ位階層接続スイッチ部の接続スイッチを経由する経路のインピーダンスの総和値と、
前記第ｘ位ユニットの前記第ｘ位中間ノードから前記バイパス切替スイッチおよび前記第１抵抗器を介して前記高位基準電圧へ至る経路のインピーダンスの総和値と、
前記第ｘ位ユニットの前記第ｘ位中間ノードから前記バイパス切替スイッチおよび前記第１抵抗器を介して前記低位基準電圧へ至る経路のインピーダンスの総和値とがそれぞれ同一値とされることを特徴とする付記７に記載のデジタルアナログ変換回路。
（付記９）    前記第１補正部は、前記バイパス切替スイッチと同一の構成を有する第１補正スイッチおよび第２補正スイッチを備え、
前記第２補正部は、前記バイパス切替スイッチと同一の構成を有する第３補正スイッチを備えることを特徴とする付記７または付記８の何れか１項に記載のデジタルアナログ変換回路。
（付記１０）  前記第２補正スイッチおよび前記第３補正スイッチは、補正抵抗器であることを特徴とする付記９に記載のデジタルアナログ変換回路。
（付記１１）  前記インピーダンス補正部は前記第３補正スイッチを備え、
前記第ｊ位ユニット（ｊは２から（ｘ−１）までの値）の前記第ｊ位中間ノードから前記第２抵抗器を介して前記第ｊ位第１ノードへ至る経路上に存在する抵抗器数とスイッチ数との比率と、
前記第ｊ位ユニットの前記第ｊ位中間ノードから前記第２抵抗器、前記第１抵抗器、前記第ｊ位第２ノード、前記第ｊ位階層接続スイッチ部の接続スイッチを経由する経路上に存在する抵抗器数とスイッチ数との比率と、
前記第ｘ位ユニットの前記第ｘ位中間ノードから前記第２抵抗器および前記第１抵抗器を介して前記高位基準電圧へ至る経路上に存在する抵抗器数とスイッチ数との比率と、
前記第ｘ位ユニットの前記第ｘ位中間ノードから前記第２抵抗器および前記第１抵抗器を介して前記低位基準電圧へ至る経路上に存在する抵抗器数とスイッチ数との比率と、
前記第１位ユニットの第１位第１ノードから第１位第２ノード、第１位階層接続スイッチ部の接続スイッチを経由する経路上に存在する抵抗器数とスイッチ数との比率とがそれぞれ同一値とされ、
前記第ｊ位ユニット（ｊは２から（ｘ−１）までの値）の前記第ｊ位中間ノードから前記バイパス切替スイッチおよび前記第１抵抗器を介して前記第ｊ位第１ノードへ至る経路上に存在する抵抗器数とスイッチ数との比率と、
前記第ｊ位ユニットの前記第ｊ位中間ノードから前記バイパス切替スイッチ、前記第１抵抗器、前記第ｊ位第２ノード、前記第ｊ位階層接続スイッチ部の接続スイッチを経由する経路上に存在する抵抗器数とスイッチ数との比率と、
前記第ｘ位ユニットの前記第ｘ位中間ノードから前記バイパス切替スイッチおよび前記第１抵抗器を介して前記高位基準電圧へ至る経路上に存在する抵抗器数とスイッチ数との比率と、
前記第ｘ位ユニットの前記第ｘ位中間ノードから前記バイパス切替スイッチおよび前記第１抵抗器を介して前記低位基準電圧へ至る経路上に存在する抵抗器数とスイッチ数との比率とがそれぞれ同一値とされることを特徴とする付記９に記載のデジタルアナログ変換回路。
（付記１２）  抵抗器数とスイッチ数との前記所定比率は、１対２であることを特徴とする付記１１に記載のデジタルアナログ変換回路。
（付記１３）  前記インピーダンス補正部は、
第１位ユニット乃至第（ｘ−２）位ユニットに備えられる全ての前記第２ノードを前記高位基準電圧へ接続する高位基準電圧接続用第４補正スイッチと、
第１位ユニット乃至第（ｘ−２）位ユニットに備えられる全ての前記第２ノードを前記低位基準電圧へ接続する低位基準電圧接続用第４補正スイッチと、
第（ｋ−２）位ユニット（ｋは３以上（ｘ−１）以下の値）以下の全てのユニットに備えられる前記第２ノードを、前記第ｋ位ユニットの第ｋ位第１ノードに接続する第１ノード接続用第４補正スイッチとを有する第３補正部を備えることを特徴とする付記５に記載のデジタルアナログ変換回路。
（付記１４）  ｘ位のビット信号に対応し、前記第２インピーダンス値とされた前記第２の抵抗部が２つ直列に接続され、該第２の抵抗部のそれぞれに第１位乃至第（ｘ−１）位ユニットが前記階層構造を有して接続される構成を備える並列最上位ユニットと、
前記第ｘ位のビット信号が第１レベル時には第２の電圧側に位置する前記第２の抵抗部に並列接続された前記第１位ユニットの出力信号を選択し、前記第ｘ位のビット信号が第２レベル時には第１の電位側に位置する前記第２の抵抗部に並列接続された前記第１位ユニットの出力信号を選択する出力選択部と
を備えることを特徴とする付記１乃至付記１３の少なくとも何れか１項に記載のデジタルアナログ変換回路。
（付記１５）  前記第２の基準電圧と前記第１の基準電圧との間に接続される第１の前記デジタルアナログ変換回路と、
前記第２の基準電圧と前記第１の基準電圧との間に前記第１の前記デジタルアナログ変換回路とは逆向きに接続される第２の前記デジタルアナログ変換回路とを備え、
前記第１のデジタルアナログ変換回路の第ｘ位ユニットの前記中間ノードと、前記第２のデジタルアナログ変換回路の第ｘ位ユニットの前記中間ノードとが接続されることを特徴とする付記１乃至付記１３の少なくとも何れか１項に記載のデジタルアナログ変換回路。
（付記１６）  高位基準電圧と低位基準電圧との間に接続された複数の抵抗の組み合わせに基づいて、入力されたデジタル信号をアナログ信号に変換して出力するデジタルアナログ変換回路において、
出力される全てのアナログ信号において、前記高位基準電圧と前記低位基準電圧との間のインピーダンスが略等しくなるように構成されること
を特徴とするデジタルアナログ変換回路。
（付記１７）  前記複数の抵抗をスイッチで接続または非接続させることにより、前記インピーダンスを略等しくすること
を特徴とする付記１６に記載のデジタルアナログ変換回路。
【図面の簡単な説明】
【００７１】
【図１】本発明の原理図（出力コード０時）である。
【図２】本発明の原理図（出力コード１時）である。
【図３】本発明の原理図（出力コード２時）である。
【図４】本発明の原理図（出力コード３時）である。
【図５】本発明の原理図（出力コード４時）である。
【図６】本発明の原理図（出力コード５時）である。
【図７】本発明の原理図（出力コード６時）である。
【図８】本発明の原理図（出力コード７時）である。
【図９】第１実施形態におけるデジタルアナログ変換回路１を示す図である。
【図１０】デジタルアナログ変換回路１の等価回路を示す図である。
【図１１】デジタル信号の出力コード設定と各スイッチの制御状態との関係を示した表である。
【図１２】デジタル信号のビット数を増加させる場合の回路図である。
【図１３】第２実施形態におけるデジタルアナログ変換回路１ａを示す図である。
【図１４】補正抵抗器を挿入した形態を示す図である。
【図１５】出力コード１が入力される時の等価回路を示す図である。
【図１６】出力コード６が入力される時の等価回路を示す図である。
【図１７】デジタルアナログ変換回路１ａにおけるデジタル信号の出力コード設定と補正スイッチとの関係を示した表である。
【図１８】デジタルアナログ変換回路１ａにおいてビット数を増加させる場合の回路図である。
【図１９】第３実施形態におけるデジタルアナログ変換回路１ｂを示す図である。
【図２０】第４実施形態におけるデジタルアナログ変換回路１ｃを示す図である。
【図２１】従来の３ビットのデジタルアナログコンバータを示す図である。
【図２２】デジタル信号の出力コードとアナログ信号電圧ＡＶおよび消費電流との関係を示す図である。
【符号の説明】
【００７２】
１  デジタルアナログ変換回路
２  変換部
３  デコーダ部
ＬＵ  最下位ビットユニット
ＩＵ  中位ビットユニット
ＭＵ  最上位ビットユニット
ＬＤ  最下位ビットデコーダ
ＩＤ  中位ビットデコーダ
ＭＤ  最上位ビットデコーダ
ＡＶＤ  高位基準電圧
ＡＶＳ  低位基準電圧
ＮＳ１乃至ＮＳ３  階層接続スイッチ部
Ｎ１、Ｎ１１、Ｎ２１、Ｎ３１  第１ノード
Ｎ２、Ｎ１２、Ｎ２２、Ｎ３２  第２ノード
Ｎ３、Ｎ１３、Ｎ２３、Ｎ３３  中間ノード
ＲＯＵＴ  アナログ信号出力端子
Ｄ３乃至Ｄ０  デジタル信号
【図１】
2006005675.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006005675.tif 000010
【図９】
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【図１０】
2006005675.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2006005675.tif 000016
【図１５】
2006005675.tif 000017
【図１６】
2006005675.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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