(57)【要約】【課題】  素子分離領域に埋込み形成される導電材に電位を与えるための専用のコンタクトを必要とすることなくチップ面積の縮小化を図りながらゲート電極の容量を形成することでソフトエラー対策を施すことができるようにする。【解決手段】  トレンチ２の側溝部２ｂにゲート絶縁膜として第１のシリコン酸化膜３を介して多結晶シリコン膜６を埋込みながらゲート電極配線６としても機能させ、素子分離領域Ｓに埋込み形成される多結晶シリコン膜６およびＮウェルＮｗを両電極としてキャパシタＣ１を構成する。【選択図】  図２
2006135003.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に表層絶縁膜を介して第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に当該第１の絶縁膜とは異なる材料により第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをマスクとして前記第１および第２の絶縁膜に孔部を形成する工程と、
前記第１のマスクパターン、もしくは、第１もしくは第２の絶縁膜をマスクとして前記半導体基板にトレンチを形成する工程と、
前記トレンチ内に前記第３の絶縁膜を形成する工程と、
前記第１の絶縁膜の上面まで第３の絶縁膜を平坦化する工程と、
前記トレンチに埋込み形成された第３の絶縁膜の一部を開孔するように第２のマスクパターンを第１および第３の絶縁膜の上に形成する工程と、
第１の絶縁膜に対して高選択比を有するエッチング条件により前記第２のマスクパターンをマスクとして第３の絶縁膜をエッチングすることで前記トレンチ内に側溝部を形成する工程と、
前記トレンチの側溝部内面にキャパシタ絶縁膜を形成する工程とを備え、
前記半導体基板にＳＲＡＭセルを形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に表層絶縁膜を介して第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に当該第１の絶縁膜とは異なる材料により第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをマスクとして前記第１および第２の絶縁膜に孔部を形成する工程と、
前記第１のマスクパターン，もしくは，第１もしくは第２の絶縁膜をマスクとして前記半導体基板にトレンチを形成する工程と、
前記第１の絶縁膜とは同一材料により前記トレンチ内に第３の絶縁膜を埋込み形成する工程と、
前記第１の絶縁膜の上面まで前記第３の絶縁膜を平坦化することにより素子分離領域を形成し当該素子分離領域およびアクティブエリアを分離形成する工程と、
少なくとも前記アクティブエリアの一部と当該アクティブエリアに近接する素子分離領域の一部とを跨ぎ開口するように前記第１および第３の絶縁膜の上に第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクとして第１の絶縁膜に対して高選択比を有する条件により素子分離領域に埋込み形成された第３の絶縁膜をエッチングすることでトレンチ内に側溝部を形成する工程と、
前記トレンチの側溝部内面にキャパシタ絶縁膜を形成する工程とを備え、
前記半導体基板にＳＲＡＭセルを形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２のマスクパターンを形成する工程では、前記アクティブエリアの短幅方向全体と当該アクティブエリアの両隣に隣接する素子分離領域の一部とを跨ぎ開口するように第１および第３の絶縁膜の上にマスクパターンを形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２のマスクパターンを形成する工程では、前記アクティブエリアの一部と当該アクティブエリアの片側に隣接する素子分離領域の一部とを跨ぎ開口するように第１および第２の絶縁膜の上にマスクパターンを形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第２のマスクパターンを形成する工程では、複数の前記アクティブエリアの短幅方向全体と当該複数のアクティブエリア間の素子分離領域とこれらのアクティブエリアの端部に位置するアクティブエリアに隣接する素子分離領域の一部とを跨ぎ開口するように第１および第２の絶縁膜の上にマスクパターンを形成することを特徴とする請求項２ないし４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック型メモリセルが行列状に配列された半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
スタティック型メモリセル（ＳＲＡＭセル）は、例えばフルＣＭＯＳタイプのものでは、６個のＭＯＳトランジスタにより１つのメモリセルが構成されている。このようなＳＲＡＭセルは、外部から入射する中性子線やα線等により記憶内容に変化をきたすソフトエラーの発生が問題となっている。ＳＲＡＭセルは、メモリセル自身が保持している電荷量が他のデバイス（例えばＤＲＡＭセル）に対して著しく小さく、これらのソフトエラー耐性が弱い。このようなＳＲＡＭセルが保持している電荷量はセルの面積や印加される電源電圧に依存しているため、近年の微細化や電源の低電圧化に伴い保持できる電荷量はさらに少なくなる。
【０００３】
このようなソフトエラー対策として、素子分離領域に多結晶シリコンからなる導電材を埋込み形成しゲート電極を導電材に形成し、導電材とゲート電極との間の容量を確保してメモリセルのノード容量を増すことで、ソフトエラー対策を施す方法が考えられている（例えば、特許文献１参照）。
【特許文献１】特開平１０−７９４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に開示されている方法では、素子分離領域に埋込み形成された導電材に電位を与えるための専用のコンタクトが必要となり、チップ面積の増大を招いている。
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、素子分離領域に埋込み形成される導電材に電位を与えるための専用のコンタクトを必要とすることなくチップ面積の縮小化を図りながらゲート電極にキャパシタを形成することでソフトエラー対策を施すことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体基板上に表層絶縁膜を介して第１の絶縁膜を形成する工程と、第１の絶縁膜の上に当該第１の絶縁膜とは異なる材料により第２の絶縁膜を形成する工程と、第２の絶縁膜の上に第１のマスクパターンを形成する工程と、第１のマスクパターンをマスクとして第１および第２の絶縁膜に孔部を形成する工程と、第１のマスクパターン、もしくは、第１もしくは第２の絶縁膜をマスクとして半導体基板にトレンチを形成する工程と、トレンチ内に第３の絶縁膜を形成する工程と、第１の絶縁膜の上面まで第３の絶縁膜を平坦化する工程と、トレンチに埋込み形成された第３の絶縁膜の一部を開口するように第２のマスクパターンを第１および第３の絶縁膜の上に形成する工程と、第１の絶縁膜に対して高選択比を有するエッチング条件により前記第２のマスクパターンをマスクとして第３の絶縁膜をエッチングすることで前記トレンチ内に側溝部を形成する工程と、トレンチの側溝部内面にキャパシタ絶縁膜を形成する工程とを備え、半導体基板にＳＲＡＭセルを形成することを特徴としている。
【０００７】
本発明の半導体装置の製造方法は、半導体基板上に表層絶縁膜を介して第１の絶縁膜を形成する工程と、第１の絶縁膜の上に当該第１の絶縁膜とは異なる材料により第２の絶縁膜を形成する工程と、第２の絶縁膜の上に第１のマスクパターンを形成する工程と、第１のマスクパターンをマスクとして第１および第２の絶縁膜に孔部を形成する工程と、第１のマスクパターン，もしくは，第１もしくは第２の絶縁膜をマスクとして半導体基板にトレンチを形成する工程と、第１の絶縁膜とは同一材料によりトレンチ内に第３の絶縁膜を埋込み形成する工程と、第１の絶縁膜の上面まで第３の絶縁膜を平坦化することにより素子分離領域を形成し当該素子分離領域およびアクティブエリアを分離形成する工程と、少なくともアクティブエリアの一部と当該アクティブエリアに近接する素子分離領域の一部とを跨ぎ開口するように第１および第３の絶縁膜の上に第２のマスクパターンを形成する工程と、第２のマスクパターンをマスクとして第１の絶縁膜に対して高選択比を有する条件により素子分離領域に埋込み形成された第３の絶縁膜をエッチングすることでトレンチ内に側溝部を形成する工程と、トレンチの側溝部内面にキャパシタ絶縁膜を形成する工程とを備え、半導体基板にＳＲＡＭセルを形成することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、素子分離領域に埋込み形成される導電材に電位を与えるための専用のコンタクトを必要とすることなくチップ面積の縮小化を図りながらゲート電極にキャパシタを形成することでソフトエラー対策を施すことができるようになる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＳＲＡＭ半導体記憶装置の製造方法に適用した一実施形態について図１ないし図７を参照しながら説明する。
図１は、シリコン半導体基板に形成されたＳＲＡＭセルを模式的な平面図により示している。図１は、一般的なＳＲＡＭセル構造に対してキャパシタＣ１〜Ｃ４が付加された構造を示している。キャパシタＣ１〜Ｃ４の構造が本実施形態の特徴であるため、以下この部分を中心に説明する。図１において、矩形にバツ印が付与された部分がキャパシタＣ１〜Ｃ４の構造が形成されている部分である。
【００１０】
この構造説明に先立ち、電気的構成について概略的に説明する。図３は、ＳＲＡＭセルについてその電気的構成を示している。
図３に示すように、このＳＲＡＭセルＭは６個のＭＯＳＦＥＴを備えている。これらの６個のＭＯＳＦＥＴは、第１および第２の負荷用ＭＯＳＦＥＴＴＬ１およびＴＬ２、第１および第２のドライバ用ＭＯＳＦＥＴＴＤ１およびＴＤ２、第１および第２の転送ゲート用ＭＯＳＦＥＴＴＳ１およびＴＳ２からなっている。以下、これらのＭＯＳＦＥＴＴＬ１、ＴＬ２、ＴＤ１、ＴＤ２、ＴＳ１、ＴＳ２を単にトランジスタと称す。
【００１１】
負荷用のトランジスタＴＬ１およびＴＬ２は、それぞれｐチャンネル型のＭＯＳＦＥＴにより構成されており、ドライバ用のトランジスタＴＤ１およびＴＤ２は、それぞれｎチャンネル型のＭＯＳＦＥＴにより構成されている。また、転送ゲート用のトランジスタＴＳ１およびＴＳ２は、ｎチャンネル型のＭＯＳＦＥＴにより構成されている。
【００１２】
インバータ回路Ｉ１が、負荷用のトランジスタＴＬ１およびドライバ用のトランジスタＴＤ１により構成されており、各トランジスタＴＬ１およびＴＤ１が相補的に動作する。さらにインバータ回路Ｉ２が、負荷用のトランジスタＴＬ２およびドライバ用のトランジスタＴＤ２により構成されており、各トランジスタＴＤ２およびＴＬ２が相補的に動作する。これらのインバータ回路Ｉ１およびＩ２は、電源ノードＮｄに与えられる電源電圧ＶｄｄおよびグランドノードＮｓに与えられるグランド電位Ｖｓｓが与えられることにより動作する。
【００１３】
インバータ回路Ｉ１の出力端子ノードＮ１は、インバータ回路Ｉ２の入力端子に接続されている。したがって、ノードＮ１は、インバータ回路Ｉ１の出力端子ノードを示すと共に、インバータ回路Ｉ２の入力端子ノードを示しており、ＳＲＡＭセルＭの第１の記憶ノードとして機能する。インバータ回路Ｉ２の出力端子ノードＮ２は、インバータ回路Ｉ２の入力端子に接続されている。同様に、ノードＮ２は、インバータ回路Ｉ２の出力端子ノードを示すと共に、インバータ回路Ｉ１の入力端子ノードを示しており、ＳＲＡＭセルＭの第２の記憶ノードとして機能する。
【００１４】
このような一般的なＳＲＡＭセルＭに対して、本実施形態の特徴を示すキャパシタＣ１〜Ｃ４が付加されている。以下、ＳＲＡＭセルＭに対して付加されたキャパシタＣ１〜Ｃ４の等価的な電気的接続構成について説明する。
【００１５】
電源Ｖｄｄが与えられる電源ノードＮｄおよびインバータ回路Ｉ１の入力端子ノードＮ２間には、キャパシタＣ１が形成されており、電源ノードＮｄおよびインバータ回路Ｉ２の入力端子ノードＮ１間にはキャパシタＣ２が形成されている。さらに、グランドノードＮｓおよびインバータ回路Ｉ１の入力端子ノードＮ２間には、キャパシタＣ３が形成されており、グランドノードＮｓおよびインバータ回路Ｉ２の入力端子ノードＮ１間には、キャパシタＣ４が形成されている。
【００１６】
転送ゲート用のトランジスタＴＳ１およびＴＳ２の各ゲート電極は、ワード線ＷＬに共通に接続されている。トランジスタＴＳ１のソース／ドレイン端子はビット線ＢＬおよびインバータ回路Ｉ１の出力端子ノードＮ１間に接続されていると共に、トランジスタＴＳ２のソース／ドレイン端子はビット線／ＢＬおよびインバータ回路Ｉ２の出力端子ノードＮ２間に接続されている。
【００１７】
＜構造について＞
以下、ＳＲＡＭセルＭの半導体装置内の構造（パターンレイアウト）について図１および図２を参照しながら説明する。本実施形態においては、図３に示す回路図において、キャパシタＣ１〜Ｃ４の構造に特徴を備えているためこの部分の説明を中心に行うが、キャパシタＣ２，Ｃ３，Ｃ４の構造については、キャパシタＣ１の構造と略同様のため、その構造説明を省略する。
【００１８】
図１には、数個のＳＲＡＭセルＭの構造について示しているが、実際には半導体記憶装置として、記憶容量に対応した個数分のＳＲＡＭセルＭが行列状に点対称もしくは線対称に配置されている。すなわち、点対称型に配置されたメモリセルに適用した実施形態を示すが、線対称型のメモリセルであっても良い。また図２は、図１におけるＡ−Ａ線に沿う模式的な断面図を示している。
【００１９】
これらの図１および図２に示すように、シリコン半導体基板１には、シャロートレンチ構造の素子分離領域Ｓが形成されており、その素子分離領域Ｓにより素子分離された素子領域には、Ｐチャンネル型のＭＯＳトランジスタ形成用のＮウェルＮｗと、Ｎチャンネル型のＭＯＳトランジスタ形成用のＰウェルＰｗとが形成されている。尚、ＮウェルＮｗには、電源電位Ｖｄｄが与えられており、ＰウェルＰｗには、グランド電位Ｖｓｓが与えられている。
【００２０】
図１中、ＡＡｐはＮウェルＮｗに形成されたＰチャンネル型のＭＯＳトランジスタのソース−ドレインチャネル領域を含むアクティブエリア（活性領域）を示している。また、ＡＡｎはＰウェルＰｗに形成されたＮチャンネル型のＭＯＳトランジスタのソース−ドレインチャネル領域を含むアクティブエリア（活性領域）を示している。また、図１および図２中、ＧＣはゲート電極配線を示している。
【００２１】
図２に示すように、ゲート電極配線ＧＣの側壁には、スペーサＳｐがシリコン酸化膜もしくはシリコン窒化膜により形成されている。各トランジスタＴＬ１、ＴＬ２、ＴＤ１、ＴＤ２、ＴＳ１、ＴＳ２には、ＬＤＤ（Lightly Doped Drain）構造が採用されている。
【００２２】
以下、素子分離領域Ｓの構造について説明する。図２に示すように、シリコン半導体基板１のＮウェルＮｗおよびＰウェルＰｗにはトレンチ２が形成されている。このトレンチ２内面やシリコン半導体基板１の表面上には、第１，第２および第３のシリコン酸化膜３，４および５が形成されている。これらの第１，第２および第３のシリコン酸化膜３，４および５は、シリコン半導体基板１の表面およびトレンチ２の内面に沿って形成されている。
【００２３】
説明の便宜上、その形成部位に応じて符号を分けて以下の説明を行う。第１のシリコン酸化膜３は、トレンチ２の内面に形成されておりキャパシタ絶縁膜として機能する。第２のシリコン酸化膜４は、シリコン半導体基板１の表面上に形成されており、ゲート絶縁膜として機能する。第３のシリコン酸化膜５は、例えばＴＥＯＳ(Tetra-Ethoxy-Silane)膜により形成されており、トレンチ２内面の一部に埋込み形成されており、素子分離膜として機能する。第１，第２および第３のシリコン酸化膜３，４および５は、シリコン半導体基板１の表面上とトレンチ２内面に渡って形成されている。
【００２４】
第１および第３のシリコン酸化膜３および５は、ＮウェルＮｗ形成領域のトレンチ２内においてはＮウェルＮｗに接するように形成されている。また第１および第３のシリコン酸化膜３および５は、ＰウェルＰｗ形成領域のトレンチ２内においてはＰウェルＰｗに接するように形成されている。
【００２５】
第３のシリコン酸化膜５のトレンチ２の内側には、絶縁膜として第４のシリコン酸化膜６が埋込み形成されている。トレンチ２内には、第４のシリコン酸化膜６の形成領域以外について第１のシリコン酸化膜３の内側に第１の多結晶シリコン膜７が埋込み形成されている。
【００２６】
この第１の多結晶シリコン膜７は、ゲート電極配線ＧＣを構成しており、平面的には図１に示すように、３（複数）のアクティブエリアＡＡｐ、ＡＡｐおよびＡＡｎ間に渡りトランジスタＴＬ１およびＴＤ１のゲート電極を電気的に接続するように形成されている。図２に示すように、第１の多結晶シリコン膜７の上部全域には、コバルトやチタン、タングステン等によりシリサイド化されたメタルシリサイド層８が形成されている。ゲート電極配線ＧＣは、第１の多結晶シリコン膜７と主体としてメタルシリサイド層８を含んで構成されている。尚、メタルシリサイド層８は、ゲート電極配線ＧＣの電気的抵抗を低減するために設けられている。
【００２７】
図２に示すように、ゲート電極配線ＧＣの側壁にはスペーサＳｐが形成されている。このスペーサＳｐは、例えばシリコン酸化膜もしくはシリコン窒化膜により形成されている。ＮウェルＮｗと第１の多結晶シリコン膜７とは第１のシリコン酸化膜３を介して容量結合する。これによりキャパシタＣ１が構成される。すなわち、この第１の多結晶シリコン膜７はキャパシタＣ１の一方の電極として機能する。この第１の多結晶シリコン膜７は、トランジスタＴＬ２のドレイン領域の先端に隣接する素子分離領域Ｓの一部領域に埋込み形成されている。
【００２８】
また、ゲート電極配線ＧＣやスペーサＳｐの上には第１のシリコン窒化膜９が形成されている。この第１のシリコン窒化膜９の上には、シリコン酸化膜（例えばＢＰＳＧ膜）等からなる層間絶縁膜１０が形成されている。また、これらの第１のシリコン窒化膜９および層間絶縁膜１０にはコンタクトホールＨが形成されている。
【００２９】
コンタクトホールＨ内には、コンタクトプラグＰが埋込み形成されている。このコンタクトプラグＰは、コンタクトホールＨ内にＴｉまたはＴｉＮからなるバリアメタル膜１１が形成されると共に当該バリアメタル膜１１の内側にタングステン膜１２（電極材）が埋込み形成されることにより構成されており、ゲート電極配線ＧＣ，アクティブエリアＡＡｐおよび上層配線（図示せず）を電気的に接続するように構成されている。
【００３０】
このコンタクトプラグＰは、所謂シェアードコンタクト構造が採用されており、詳述しないがトランジスタＴＬ１のゲート電極をトランジスタＴＬ２のドレイン領域に対して電気的に接続するために形成される（ノードＮ２部分）。
【００３１】
また、この他にも、図１に示すように、ワード線ＷＬに接続するためのワード線コンタクトＣＷ、ビット線ＢＬ，／ＢＬに接続するためのビット線コンタクトＣＢ、電源（Ｖｄｄ）コンタクトＣＤ、グランド（Ｖｓｓ）コンタクトＣＳ、トランジスタＴＬ２／ＴＤ２のゲート電極をトランジスタＴＬ１およびＴＤ１のドレイン領域に接続するための構造（すなわち各ノードＮ１を上層配線（図示せず）において接続するための構造）が構成されている。
【００３２】
＜製造方法について＞
以下、図４ないし図７を参照しながらＳＲＡＭセルの製造方法について、特に本実施形態の製造方法の特徴にかかわる部分を中心に説明する。これらの図４ないし図７は、図１におけるＡ−Ａ線に沿う断面図を模式的に示しており、この部分の製造工程を示すものである。尚、本実施形態の説明においては製造方法の特徴的な部分を中心に示すが、本発明を実現できれば次に示す各製造工程については必要に応じて工程を削除しても良い。
【００３３】
まず、図４（ａ）を用いて第１のマスクパターンの形成方法を説明する。シリコン半導体基板１上に表層絶縁膜として第５のシリコン酸化膜１３を形成し、その上にマスク材として第２のシリコン窒化膜１４（本発明の第１の絶縁膜に相当）および第６のシリコン酸化膜１５（本発明の第２の絶縁膜に相当）を順に形成する。そして、その上にレジスト１６を塗布し、このレジスト１６をリソグラフィ技術によりパターン形成することでアクティブエリアＡＡｐおよびＡＡｎの上方に第１のマスクパターンＭＰを形成する。
【００３４】
次に、図４（ｂ）用いてシリコン半導体基板１へのトレンチ２の形成方法を説明する。図４（ａ）に示した第１のマスクパターンの形成工程後、第１のマスクパターンＭＰをマスクとして第６のシリコン酸化膜１５および第２のシリコン窒化膜１４をエッチングすることで孔部１７を形成する。次に、第６のシリコン酸化膜１５上に第１のマスクパターンＭＰを残存させたまま、もしくは、レジスト１６（第１のマスクパターンＭＰ）を剥離した後に第２のシリコン窒化膜１４をマスクとして第５のシリコン酸化膜１３およびシリコン半導体基板１をエッチングしトレンチ２を形成する。次に、レジスト１６が第６のシリコン酸化膜１５上に形成されている場合は、レジスト１６を剥離する。次に、後処理を行い、エッチング時に発生した反応生成物を除去する。
【００３５】
図４（ｂ）に示したシリコン半導体基板１へのトレンチ２の形成直後には、トレンチ２内面にシリコンが露出するため、図４（ｃ）に示すように、トレンチ２内面を例えば１０［ｎｍ］程度酸化することでトレンチ２内面に第７のシリコン酸化膜１８を形成する。
【００３６】
次に図５（ａ）に示すように、トレンチ２内面に形成された第７のシリコン酸化膜１８の内側に第４のシリコン酸化膜６（第３の絶縁膜に相当）を埋込み形成する。さらに、第２のシリコン窒化膜１４をストッパとして第２のシリコン窒化膜１４の上面まで第４のシリコン酸化膜６をＣＭＰ（Chemical Mechanical Polish)法により平坦化し、第４のシリコン酸化膜６が第２のシリコン窒化膜１４の上面に対して面一になるよう形成する。
【００３７】
次に図５（ｂ）に示すように、第２のシリコン窒化膜１４を残存させたまま、この第２のシリコン窒化膜１４および第４のシリコン酸化膜６の上にレジスト１９を塗布し、このレジスト１９をパターン形成することで第２のマスクパターンＭＰ２を形成する。このとき、図５（ｂ）に示すように、アクティブエリアＡＡｐの両隣に隣接する素子分離領域Ｓの一部を跨ぎ開口するようにリソグラフィ技術によりレジスト１９をパターン形成し第２のマスクパターンＭＰ２を構成する。第２のマスクパターンを形成する理由は、トレンチ２の側端部２ａ（トレンチ２の側壁面部）側の一部に埋込み形成された第４のシリコン酸化膜６と第７のシリコン酸化膜１８とを除去しトレンチ２の一部を開孔するためである。
【００３８】
そして、シリコン窒化膜に対して高選択比を有するエッチング条件により第２のマスクパターンＭＰ２をマスクとして第７および第４のシリコン酸化膜１８および６をエッチングする。このエッチングにより、トレンチ２内に埋込み形成された第７および第４のシリコン酸化膜１８および６がトレンチ２の底部２ｃまで除去され、トレンチ２の内側に側溝部２ｂ（凹部）が形成される。このとき、トレンチ２の側端部２ａ（側端面）側の第４のシリコン酸化膜１３上にシリコン窒化膜１４が残存しているため、シリコン窒化膜１４をマスクとしてトレンチ２内に側溝部２ｂを形成できる。
【００３９】
ここで、次のような場合を考える。すなわち、例えば、図５（ａ）に示す構造を形成した後、シリコン酸化膜に対して高選択比を有するエッチング条件により第２のシリコン窒化膜１４をエッチング除去し、トレンチ２内に側溝部２ｂを形成する。第２のシリコン窒化膜１４をエッチング除去した後、レジスト１９を塗布し当該レジスト１９をパターン形成し第２のマスクパターンＭＰ２を形成し、第７および第４のシリコン酸化膜１８および６をエッチングする。すると、図６に示すように、トレンチ２の側端部２ａ側のシリコン半導体基板１まで削られてしまう。これは、第２のシリコン窒化膜１４がトレンチ２の側端部２ａ側の第５のシリコン酸化膜１３上に形成されていないためである。
【００４０】
図６に示すように、トレンチ２の側端部２ａ側の肩部２ｄに位置するシリコン半導体基板１が削り取られると、例えば、後工程においてシリコン半導体基板１上面を酸化することで第２のシリコン酸化膜４を形成した場合、この第２のシリコン酸化膜４のゲート絶縁膜としての絶縁性能劣化に繋がり、ゲート電極配線ＧＣおよびシリコン半導体基板１間のリーク電流発生原因となり製品不良を引き起こしてしまい歩留まりの悪化に繋がる。
【００４１】
そこで、本実施形態に係る製造方法においては、図５（ｂ）に示すように、第５のシリコン酸化膜１３上に形成された第２のシリコン窒化膜１４を除去する工程を経ることなく、トレンチ２に埋込み形成された第７および第４のシリコン酸化膜１８および６を除去することにより側溝部２ｂを形成するため、エッチング時に第５のシリコン酸化膜１３やその直下のシリコン半導体基板１が保護されるようになる。したがって、トレンチ２の側溝部２ｂ側のシリコン半導体基板１の側端部２ａや第６のシリコン酸化膜１５が削られることがない。
【００４２】
したがって、後工程においてゲート絶縁膜として第２のシリコン酸化膜４を形成したとしてもゲート絶縁膜としての絶縁性能が劣化しない。尚、シリコン半導体基板１の表面の削れ量を理想的には０［ｎｍ］にすることができる。実質的には、この工程においてトレンチ２の側溝部２ｂ側からトレンチ２の側端部２ａ側のシリコン半導体基板１が削り取られるものの、その削れ量を例えば２０［ｎｍ］以下に抑制できる。
【００４３】
この後、レジスト１９による第２のマスクパターンＭＰ２を除去する。そして、エッチング時に発生した反応生成物等を除去することで後処理を行う。このようにして、素子分離領域Ｓの一部領域について第７および第４のシリコン酸化膜１８および６を除去することにより側溝部２ｂを形成できる。
【００４４】
次に、図５（ｃ）に示すように、シリコン窒化膜１４およびシリコン酸化膜１３を剥離した後、トレンチ２の側溝部２ｂについて露出した表面を含みシリコン半導体基板１を酸化する。次に、必要に応じてレジスト（図示せず）を塗布し当該レジストをパターン形成し、不純物を適度に注入したり熱処理を行うことにより、ＮウェルＮｗやＰウェルＰｗを形成し、チャネル領域を形成する。すると、シリコン半導体基板１の表面にゲート絶縁膜として第２のシリコン酸化膜４を形成できると同時に、露出したトレンチ２の側端部２ａの内壁やトレンチ２の底部２ｃにキャパシタ絶縁膜として第１のシリコン酸化膜３を数［ｎｍ］程度形成することができる。
【００４５】
次に、図２に示すように、第２のシリコン酸化膜４上に第１の多結晶シリコン膜７を形成すると同時に、トレンチ２の側溝部２ｂに対して第１の多結晶シリコン膜７を埋込み形成する。
【００４６】
その後、第１の多結晶シリコン膜７の上にレジスト（図示せず）を塗布し、当該レジストをパターン形成しエッチングすることで多結晶シリコン膜７をゲート電極配線ＧＣとして加工する。多結晶シリコン膜７としてはｐ型もしくはｎ型のように不純物がドープされたものや、不純物がドープされないものがあるが、必要に応じて不純物の注入を行う。なお、第１の多結晶シリコン膜７を加工してゲート電極配線ＧＣを構成するためレジストをパターン形成する工程と、不純物を注入する工程とは必要に応じて逆にしても良い。ポリサイドゲート構造もしくはサリサイドゲート構造の何れのプロセスを使用するかに応じて工程順を変更しても良い。
【００４７】
すると、図２に示すように、第１の多結晶シリコン膜７およびシリコン半導体基板１のＮウェルＮｗ間において、トレンチ２の側端部２ａや底部２ｃに形成された第１のシリコン酸化膜３を介して等価的にキャパシタＣ１を形成できる。
【００４８】
この後、第１の多結晶シリコン膜７の側壁を含む領域にシリコン窒化膜もしくはシリコン酸化膜を用いてスペーサＳｐを形成する。この後、コバルト（Ｃｏ）等をスパッタリング処理することでサリサイド工程によりメタルシリサイド層（図示せず）を形成し、サリサイド反応していない部分を除去する。次に、第１の多結晶シリコン膜７の上部をシリサイド化することでゲート電極配線ＧＣの抵抗値を低減させる。
【００４９】
この後、図２に示すように、ゲート電極配線ＧＣ上に第１のシリコン窒化膜９を形成し、当該第１のシリコン窒化膜９上にシリコン酸化膜を堆積することにより層間絶縁膜１０を形成する。次に、ゲート電極配線ＧＣ上などに形成された層間絶縁膜１０および第１のシリコン窒化膜９を除去することで、ゲート電極配線ＧＣ上にコンタクトホールＨを形成すると同時にアクティブエリアＡＡｐの拡散層に通ずるコンタクトホールＨを形成し、これらのコンタクトホールＨ内面にバリアメタル膜１１を成膜するとともに、このバリアメタル膜１１内にタングステン膜１２を埋込み形成することで、ゲート電極配線ＧＣおよびアクティブエリアＡＡｐの上にコンタクトプラグＰを形成する。これにより、シェアードコンタクト構造を構成することができる。
【００５０】
尚、前述したシェアードコンタクト構造を構成すると同時に、ワード線コンタクトＣＷ、ビット線コンタクトＣＢ、電源（Ｖｄｄ）コンタクトＣＤ、グランド（Ｖｓｓ）コンタクトＣＳ、トランジスタＴＬ２のゲート電極をトランジスタＴＬ１およびＴＤ１のドレイン領域に接続するための上層配線に通ずる領域にコンタクト（図示せず）を形成する。
【００５１】
この後、当該コンタクトプラグＰやその他のコンタクトの上層においてノード間配線（図示せず）を形成することで、アクティブエリアＡＡｐ上に形成されたコンタクトプラグＰとアクティブエリアＡＡｎ上に形成されたコンタクトプラグ（図示せず）とを電気的に接続する。これによりトランジスタＴＬ２、ＴＤ２のドレイン拡散層を電気的に接続できるようになる（図１のノードＮ２参照）。同時に、ノードＮ１についてもノード間配線を上層側で形成することにより、ノードＮ１を電気的に接続することができる。このような工程を経てＳＲＡＭセルＭを構成できる。
【００５２】
以上、説明したように、第１の実施形態の製造方法は、次のような工程を備えたところに特徴を有している。シリコン半導体基板１に第５のシリコン酸化膜１３を介して第２のシリコン窒化膜１４を形成する。次に、この第２のシリコン窒化膜１４の上に第６のシリコン酸化膜１５を形成する。次に、この第６のシリコン酸化膜１５の上にレジスト１６を塗布し当該レジスト１６をパターン形成して第１のマスクパターンＭＰを形成する。次に、パターン形成された第１のマスクパターンＭＰをマスクとして第６のシリコン酸化膜１５および第２のシリコン窒化膜１４に孔部１７を形成する。次に、第１のマスクパターンＭＰもしくは第６のシリコン酸化膜１５もしくは第２のシリコン窒化膜１４をマスクとしてシリコン半導体基板１にトレンチ２を形成する。次に、第４のシリコン酸化膜６をトレンチ２に埋込み形成する。次に、第２のシリコン窒化膜１４をマスクとして平坦化することで第２のシリコン窒化膜１４上面まで第４および第６のシリコン酸化膜６および１５を除去する。そして、トレンチ２に埋込み形成された第４のシリコン酸化膜６の一部を除去するためと共にトレンチ２の側端部２ａの一部を開口するための第２のマスクパターンＭＰ２を形成する。そして、シリコン窒化膜に対して高選択比を有するエッチング条件により第２のマスクパターンＭＰ２をマスクとして第４のシリコン酸化膜６をエッチングすることでトレンチ２に側溝部２ｂを形成する。
【００５３】
また本実施形態の製造方法では、次のような特徴も備えている。すなわち、アクティブエリアＡＡｐの両隣に隣接する素子分離領域Ｓの各一部を跨ぎ開口するように第２のシリコン窒化膜１４上および第４のシリコン酸化膜６上にマスクパターンＭＰ２を形成する。そして、第２のシリコン窒化膜１４に対して高選択比を有する条件により素子分離領域Ｓに埋込み形成された第４のシリコン酸化膜６をエッチングすることでトレンチ２内に側溝部２ｂを形成する。そして、トレンチ２内の側溝部２ｂの内面にキャパシタ絶縁膜として第１のシリコン酸化膜３を形成する。
【００５４】
本実施形態の製造方法によれば、側溝部２ｂにおいてトレンチ２内面に形成された第１のシリコン酸化膜３上に第１の多結晶シリコン膜７を埋込み形成することでトレンチ２にキャパシタＣ１の電極を形成し、ゲート電極配線ＧＣをキャパシタＣ１の一方の電極としても機能させ、素子分離領域Ｓの一部に埋込み形成される第１の多結晶シリコン膜７とＮウェルＮｗとを両電極として第１のシリコン酸化膜３を介してキャパシタＣ１を形成できるため、素子分離領域Ｓの一部に埋込み形成される第１の多結晶シリコン膜７に電位を与えるために専用のコンタクトを必要とする従来構成に比較して、キャパシタＣ１を形成するスペースの縮小化を図りながらゲート電極配線ＧＣに容量を形成することができソフトエラー対策を施すことができるようになる。
【００５５】
しかも、第２のシリコン酸化膜４の上に形成された第２のシリコン窒化膜１４を除去することなく素子分離領域Ｓの一部に埋込み形成された第７および第４のシリコン酸化膜１８および６を除去するため、トレンチ２の肩部２ｄに位置する第５のシリコン酸化膜１３が削り取られることがなくなり、後工程において第２のシリコン酸化膜４を形成する際にゲート絶縁膜としての絶縁性能を劣化させることなく製造できるようになる。
【００５６】
（第１の実施形態の変形例）
第１の実施形態の構成（製造方法）では、トレンチ２の側端部２ａを酸化することにより酸化膜を形成しているが、第１の実施形態の変形例の構成（製造方法）では、シリコン酸化膜３に代えて、このシリコン酸化膜３に比較して高誘電率のシリコン窒化膜を形成することにより容量値をさらに大きくしている。尚、図面についてはその記載を省略している。第１の実施形態と同一部分については同一符号を付してその説明を省略する。具体的には次のように形成する。
【００５７】
すなわち、図４（ｂ）に示すようにトレンチ２を形成した後、トレンチ２内全面を窒化することにより第７のシリコン酸化膜１８に代えてシリコン窒化膜（図示せず）を形成する（第１の実施形態に相当する図面は図４（ｃ））。次に、素子分離領域Ｓの第７のシリコン酸化膜１８内に第４のシリコン酸化膜６を埋込み形成する。次に、第２のシリコン窒化膜１４をストッパとして当該第２のシリコン窒化膜１４の上面まで平坦化する（第１の実施形態に相当する図面は図５（ａ））。この上にレジスト１９を塗布し、アクティブエリアＡＡｐの幅方向（図１のアクティブエリアＡＡｐの左右方向）全体とこのアクティブエリアＡＡｐの両隣に隣接する素子分離領域Ｓの各一部とを跨ぎ開口するようにレジスト１９をパターン形成することで第２のマスクパターンＭＰ２を形成する。そして、シリコン窒化膜に対して十分に選択比を有する条件により素子分離領域Ｓに埋込み形成された第４のシリコン酸化膜６をエッチングする。すると、キャパシタ絶縁膜としてシリコン窒化膜のみがトレンチ２の内面に残存するようになる。その後の工程については、第１の実施形態と同一であるためその説明を省略する。
【００５８】
このような第１の実施形態の変形例の製造方法によれば、トレンチ２の側端部２ａに誘電率の大きいシリコン窒化膜を形成しているので、大きな容量値を有するキャパシタＣ１を形成することができ、キャパシタＣ１を構成する面積が第１の実施形態と同一の場合であっても第１の実施形態よりもキャパシタＣ１の容量値を増大させることができる。
【００５９】
（第２の実施形態）
図７（ａ）および図７（ｂ）は、本発明の第２の実施形態の説明を示すもので、第２の実施形態では、アクティブエリアＡＡｎの片側に隣接する素子分離領域Ｓの一部に多結晶シリコン膜６を埋込み形成する実施形態を示す。第１の実施形態と同一部分については同一符号を付してその説明を省略し、以下異なる部分についてのみ説明する。
【００６０】
図７（ａ）に示すように、ドライバ用のトランジスタＴＤ１および負荷用トランジスタＴＬ１間に形成された素子分離領域Ｓの一部に対して、ゲート電極配線ＧＣを構成する第１の多結晶シリコン膜７を埋込み形成する。具体的な製造方法を示すと、次のような製造方法である。すなわち、アクティブエリアＡＡｎの一部と当該アクティブエリアＡＡｎの片側に隣接する素子分離領域Ｓの一部とを跨ぎ開口するように第２のシリコン窒化膜１４および第４のシリコン酸化膜６の上にマスクパターンＭＰ２を形成し、その後、このマスクパターンＭＰ２をマスクとしてシリコン窒化膜に対して高選択比を有する条件により第４のシリコン酸化膜６をエッチングする。すると、片側に隣接した素子分離領域Ｓの一部に側溝部２ｂが形成されるようになる。そして、この側溝部２ｂの内壁に第１のシリコン酸化膜３を形成すると共にこの上に第１の多結晶シリコン膜７を埋込み形成する。
【００６１】
尚、図７（ａ）の平面図において、四角内にバツ印の描写されている内部が、素子分離領域Ｓ内の一部に第１の多結晶シリコン膜７が埋込み形成される領域を示している。尚、図７（ｂ）は、図７（ａ）に示した構造に対し、トランジスタＴＤ１のアクティブエリアＡＡｎの逆側に隣接した素子分離領域Ｓの一部に第１の多結晶シリコン膜７を埋込み形成する領域を模式的な平面図により示している。
【００６２】
すなわち、例えばドライバ用のトランジスタＴＤ１のソース／ドレイン拡散層について、アクティブエリアＡＡｎの一方の側部に形成された素子分離領域Ｓには側溝部２ｂが形成されており、この側溝部２ｂに第１のシリコン酸化膜３を介して第１の多結晶シリコン膜７が埋込み形成されることによりＰウェルＰｗとの間でキャパシタＣ３を形成することができる。尚、トランジスタＴＤ２についても同様である。
【００６３】
このような第２の実施形態によれば、アクティブエリアＡＡｎの片側に隣接する素子分離領域Ｓの一部に多結晶シリコン膜６を埋込み形成するため、第１の実施形態とほぼ同様の効果を奏する。
【００６４】
（第３の実施形態）
図８は、本発明の第３の実施形態の説明を示すもので、第１の実施形態と異なるところは、負荷用のトランジスタＴＬ１およびＴＬ２のアクティブエリアＡＡｐの短幅方向の両隣に隣接する素子分離領域Ｓの一部に側溝部２ｂを形成し、当該側溝部２ｂに第１の多結晶シリコン膜７を埋込み形成したキャパシタ構造を採用しているところにある。
すなわち、図８に示すように、負荷用のトランジスタＴＬ１のソース／ドレイン領域を含むアクティブエリアＡＡｐに対して、この両側部に位置する素子分離領域Ｓの一部に第１の実施形態と同様に側溝部２ｂを形成する。そして、この側溝部２ｂに第１のシリコン酸化膜３を介して第４の多結晶シリコン膜７を埋込み形成する。
このような第３の実施形態においても、前述実施形態と略同様の作用効果を奏する。
【００６５】
（第４の実施形態）
図９は、本発明の第４の実施形態の説明を示すもので、第１〜第３の実施形態と異なるところは、負荷用のトランジスタＴＬ１およびＴＬ２のアクティブエリアＡＡｐの短幅方向の片側に隣接する素子分離領域Ｓの一部に側溝部２ｂを形成し、当該側溝部２ｂに第１の多結晶シリコン膜７を埋込み形成したキャパシタ構造を採用しているところにある。この場合の製造方法についても、第２の実施形態と略同様であるため、その説明を省略する。このような第４の実施形態においても前述実施形態と同様の作用効果を奏する。
【００６６】
（第５の実施形態）
図１０（ａ）および図１０（ｂ）は、本発明の第５の実施形態の説明を示すもので、第１〜第４の実施形態と異なるところは、２（複数）のアクティブエリアＡＡｐおよびＡＡｐの短幅方向全体とこれらのアクティブエリアＡＡｐ間の素子分離領域ＳとアクティブエリアＡＡｐの端部に隣接する素子分離領域Ｓの一部とを跨ぎ開口するように第４のシリコン酸化膜６を除去し、この開口部分に第１の多結晶シリコン膜７を埋込み形成したところにある。
【００６７】
この場合の製造方法は、次に示すような方法である。すなわち、負荷用のトランジスタＴＬ１のアクティブエリアＡＡｐと、この負荷用のトランジスタＴＬ１のアクティブエリアＡＡｐに隣接するトランジスタＴＬ２のアクティブエリアＡＡｐの短幅方向全体と、これらのアクティブエリアＡＡｐ間の素子分離領域Ｓと、アクティブエリアＡＡｐの端部に隣接する素子分離領域Ｓの一部とを跨ぎ開口するように、マスクパターンＭＰ２を形成する。そして、このマスクパターンＭＰ２をマスクとして、これらの領域に埋込み形成された第４のシリコン酸化膜６を除去し、当該除去された開口部分に第１の多結晶シリコン膜７を埋込み形成する。
【００６８】
図１０（ｂ）は、多結晶シリコン膜の埋込形成後の状態を図１０（ａ）におけるＢ−Ｂ線に沿う模式的な断面図により示している。この図１０（ｂ）において、第１の多結晶シリコン膜７は、端部のアクティブエリアＡＡｐに隣接するトレンチ２の略全体に第１のシリコン酸化膜３を介して埋込み形成されており、ＮウェルＮｗとの間でキャパシタＣ２を構成している。
【００６９】
また、負荷用のトランジスタＴＬ１およびＴＬ２のアクティブエリアＡＡｐの両隣に隣接する素子分離領域Ｓ（トレンチ２）の一部に、第１の多結晶シリコン膜７が第１のシリコン酸化膜３を介して埋込み形成されており、ＰウェルＰｗとの間でキャパシタＣ４を構成している。
【００７０】
図１０（ｂ）に示すように、負荷用のトランジスタＴＬ１およびドライバ用のトランジスタＴＤ１間に素子分離膜として第４のシリコン酸化膜６が埋込み形成されているが、このトランジスタＴＬ１およびＴＤ１間の素子分離絶縁膜が、例えばＮウェルＮｗとＰウェルＰｗとの境界において形成されていれば、キャパシタＣ１〜Ｃ４をどのように形成しても良い。
【００７１】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、例えば、次のように変形または拡張することが可能である。
ＳＲＡＭセルを備えた半導体装置に適用した実施形態を示したが、ＳＲＡＭ混載ロジック回路等による半導体装置にも適用できる。
第１の絶縁膜として第２のシリコン窒化膜１４、第２の絶縁膜として第６のシリコン酸化膜１５に適用した実施形態を示したが、材質の異なる膜であればどのような膜に適用しても良い。
第１の実施形態では、電源ノードＮｄおよび出力端子ノードＮ１、Ｎ２間、グランドノードＮｓおよび出力端子ノードＮ１、Ｎ２間にキャパシタＣ１〜Ｃ４を全て構成した実施形態を示したが、これに限定されるものではなく、例えば、キャパシタＣ１およびＣ３，キャパシタＣ２およびＣ４の何れかの組み合わせにより形成されていれば、どのような構造を採用しても良い。この場合、２つのインバータ回路Ｉ１およびＩ２の時定数を一定にすることができ、素子特性の安定化を図ることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態を示す要部の模式的な平面図
【図２】図１におけるＡ−Ａ線に沿う模式的な断面図
【図３】ＳＲＡＭセルの電気的構成図
【図４】（ａ）〜（ｃ）一製造工程を示す図（その１〜その３）
【図５】（ａ）〜（ｃ）一製造工程を示す図（その４〜その６）
【図６】一製造工程を示す図（その７）
【図７】（ａ）および（ｂ）は本発明の第２の実施形態を示す図１相当図
【図８】本発明の第３の実施形態を示す図１相当図
【図９】本発明の第４の実施形態を示す図１相当図
【図１０】本発明の第５の実施形態を示す（ａ）図１相当図、（ｂ）図１０（ａ）におけるＢ−Ｂ線に沿う模式的な断面図
【符号の説明】
【００７３】
図面中、１はシリコン半導体基板（半導体基板）、２はトレンチ、３は第１のシリコン酸化膜（キャパシタ絶縁膜）、７は第１の多結晶シリコン膜、１３は第５のシリコン酸化膜（表層絶縁膜）、１４は第２のシリコン窒化膜（第１の絶縁膜）、１５は第６のシリコン酸化膜（第２の絶縁膜）、ＡＡはアクティブエリア、ＧＣはゲート電極配線、ＭＰは第１のマスクパターン、ＭＰ２は第２のマスクパターン、ＭはＳＲＡＭセル、Ｓは素子分離領域、（負荷用ＭＯＳトランジスタ）、ＴＤ１およびＴＤ２はドライバ用ＭＯＳトランジスタ、ＴＬ１およびＴＬ２は負荷用ＭＯＳトランジスタを示す。
【図１】
2006135003.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006135003.tif 000007
【図６】
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【図７】
2006135003.tif 000009
【図８】
2006135003.tif 000010
【図９】
2006135003.tif 000011
【図１０】
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