(57)【要約】【課題】強誘電体キャパシタを形成するためのエッチングや強誘電体膜の回復アニールの際に導電プラグが受ける損傷を防ぐ。【解決手段】ＭＯＳＦＥＴが形成されている半導体基板10を用意し、半導体基板上に導電プラグ44を備える第１層間絶縁膜35を形成する。次に、第１層間絶縁膜上に、第２層間絶縁膜50を形成する。次に、エッチングにより、周辺回路領域14の第２層間絶縁膜を残存させ、かつ、メモリセル領域12の第１層間絶縁膜と導電プラグの頂面とを露出させる。次に、導電プラグを含む第１層間絶縁膜の露出面、及び、第２層間絶縁膜の残存部分上に、キャパシタ形成用積層膜67aを形成する。次に、メモリセル領域に含まれる領域部分であって、かつ、導電プラグ上に設定される領域部分であるキャパシタ被形成領域16の、キャパシタ形成用積層膜上にエッチングマスクを形成し、当該エッチングマスクを用いたエッチングを行い、強誘電体キャパシタ67を形成する。【選択図】図２
2006100405.tif 000002
【特許請求の範囲】
【請求項１】
構成領域として不純物拡散領域を含むＭＯＳＦＥＴが、メモリセル領域と、当該メモリセル領域外の周辺回路領域とに、それぞれ形成されている半導体基板を用意する工程と、
該半導体基板上に第１層間絶縁膜を形成する工程と、
該第１層間絶縁膜に、前記不純物拡散領域と電気的に接続される導電プラグを形成する工程と、
前記導電プラグが形成された第１層間絶縁膜上に、第２層間絶縁膜を形成する工程と、
エッチングにより、前記周辺回路領域内の前記第２層間絶縁膜の部分を残存させ、かつ、前記メモリセル領域内の前記第２層間絶縁膜の部分を除去して前記第１層間絶縁膜の表面部分と前記導電プラグの頂面とを露出させる工程と、
前記導電プラグを含む前記第１層間絶縁膜の露出面、及び、前記第２層間絶縁膜の残存部分の露出面上に、第１導電体層、強誘電体層、及び第２導電体層を順次に積層することにより、キャパシタ形成用積層膜を形成する工程と、
前記メモリセル領域に含まれる領域部分であって、かつ、前記導電プラグ上に設定される領域部分であるキャパシタ被形成領域の、前記キャパシタ形成用積層膜上にエッチングマスクを形成する工程と、
該エッチングマスクを用いたエッチングにより、前記キャパシタ形成用積層膜を加工して、強誘電体キャパシタを形成する工程と
を備えることを特徴とする強誘電体メモリの製造方法。
【請求項２】
構成領域として不純物拡散領域を含むＭＯＳＦＥＴが、メモリセル領域と、当該メモリセル領域外の周辺回路領域とに、それぞれ形成されている半導体基板を用意する工程と、
該半導体基板上に第１層間絶縁膜を形成する工程と、
該第１層間絶縁膜に、前記不純物拡散領域と電気的に接続される導電プラグを形成する工程と、
前記導電プラグが形成された第１層間絶縁膜上に、加工保護膜を形成する工程と、
該加工保護膜上に、第２層間絶縁膜を形成する工程と、
エッチングにより、前記周辺回路領域内の前記第２層間絶縁膜の部分を残存させ、かつ、前記メモリセル領域内の前記第２層間絶縁膜の部分を除去して前記加工保護膜の表面部分を露出させる工程と、
前記加工保護膜の露出した部分をエッチングにより除去して前記第１層間絶縁膜の表面部分と前記導電プラグの頂面とを露出させる工程と、
前記導電プラグを含む前記第１層間絶縁膜の露出面、及び、前記第２層間絶縁膜の残存部分の露出面上に、第１導電体層、強誘電体層、及び第２導電体層を順次に積層することにより、キャパシタ形成用積層膜を形成する工程と、
前記メモリセル領域に含まれる領域部分であって、かつ、前記導電プラグ上に設定される領域部分であるキャパシタ被形成領域の、前記キャパシタ形成用積層膜上にエッチングマスクを形成する工程と、
該エッチングマスクを用いたエッチングにより、前記キャパシタ形成用積層膜を加工して、強誘電体キャパシタを形成する工程と
を備えることを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体メモリの製造方法に関するものである。
【背景技術】
【０００２】
近年、不揮発性メモリとして、強誘電体キャパシタを用いた半導体メモリ（強誘電体メモリ）が注目されている。強誘電体は、電圧印加方向の分極を、電圧を取り除いても保持する性質をもっている（自発分極がある）。そのため、強誘電体メモリは、不揮発性メモリとして用いることができる。また、強誘電体の分極の反転速度はナノ秒のオーダーであり、さらに分極反転に必要な電圧も強誘電体薄膜の製造方法の最適化によって、２．０Ｖ程度に抑えられる。これらの理由により、強誘電体メモリは、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の他の不揮発性メモリに比べ、書換え速度及び動作電圧の点で著しく優れている。さらに、強誘電体メモリのデータの可能書換え回数は１０12回以上であることから、現在、強誘電体メモリはＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として実用化されている。
【０００３】
図６及び図７を参照して、従来の強誘電体メモリの製造方法について説明する（例えば、特許文献１、２及び３参照）。
【０００４】
先ず、半導体基板であるシリコン基板１０に素子分離酸化膜２０を形成する。素子分離酸化膜２０により画成されるメモリセル領域１２及びメモリセル領域１２外の周辺回路領域１４に第１のＭＯＳＦＥＴ２１ａ、第２のＭＯＳＦＥＴ２１ｂ、及び第３のＭＯＳＦＥＴ２１ｃを形成する。第１のＭＯＳＦＥＴ２１ａは、ゲート電極２５ａと、ソース及びドレイン領域としての不純物拡散領域２８ａ及び２８ｂとを備えている。第２のＭＯＳＦＥＴ２１ｂは、ゲート電極２５ｂと、ソース及びドレイン領域としての不純物拡散領域２８ｂ及び２８ｃとを備えている。第３のＭＯＳＦＥＴ２１ｃは、ゲート電極２５ｃと、ソース及びドレイン領域としての不純物拡散領域２８ｄ及び２８ｅとを備えている。第１〜３のＭＯＳＦＥＴ２１ａ〜ｃが形成された半導体基板１０上に、例えばシリコン酸化膜を堆積させて第１層間絶縁膜３５を形成する。その後、第１層間絶縁膜３５に、第１〜３のＭＯＳＦＥＴ２１ａ〜２１ｃのソース及びドレイン領域となる不純物拡散領域２８ａ、２８ｃ、２８ｄ、２８ｅと、強誘電体キャパシタやメタル配線などと電気的に接続するための導電プラグ４４とを形成する（図６（Ａ））。図６（Ａ）は、不純物拡散領域２８ｂと接続するように、ビット線３４が第１層間絶縁膜３５内に形成されている構成例について示している。このように、従来例では、ビット線３４が第１層間絶縁膜３５内に埋め込まれているので、後工程で形成される強誘電体キャパシタとビット線用の導電プラグとの接触を防ぐために必要であった、強誘電体キャパシタと導電プラグとの間隔が不要となり、従って、素子面積を縮小することができる。
【０００５】
次に、化学的機械研磨（ＣＭＰ）法などを用いて平坦化された層間絶縁膜３５上に、第１導電体層６０、強誘電体層６２、及び第２導電体層６４を順に積層することにより、キャパシタ形成用積層膜６７ａを形成する（図６（Ｂ））。
【０００６】
次に、キャパシタ形成用積層膜６７ａを、ホトリソグラフィ及びドライエッチングにより加工して、下部電極６１、強誘電体膜６３、及び上部電極６５を備える強誘電体キャパシタ６７を形成する（図６（Ｃ））。強誘電体キャパシタはメモリセル領域１２の導電プラグ４４と電気的に接続するように形成される。通常、強誘電体キャパシタ６７をエッチングにより形成した後は、強誘電体膜６３をエッチングによる損傷から回復させるために酸素雰囲気中でアニール（例えば、７５０℃、１分間）を行う。
【０００７】
その後、強誘電体キャパシタ６７を埋め込むように、第１層間絶縁膜３５上に、ＣＶＤ法でシリコン酸化膜を堆積させて、第２層間絶縁膜５２を形成する（図７（Ａ））。
【０００８】
次に、第２層間絶縁膜５２の上側全面を平坦化する。このとき、そのまま、ＣＭＰ法で第２層間絶縁膜５２を研磨すると、集積度が高いメモリセル領域１２の上に位置する部分が、集積度が低い周辺回路領域１４の上に位置する部分より高くなる、グローバル段差と呼ばれる段差部分が、第２層間絶縁膜５２の表面に生じてしまうことがある。このグローバル段差を防ぐために、先ず、メモリセル領域１２の第２層間絶縁膜５２の部分を、その厚さの半分程度を除去するハーフエッチングを行う（図７（Ｂ））。その後、ＣＭＰ法で第２層間絶縁膜５２を研磨して、上側表面を平坦化する（図７（Ｃ））。
【０００９】
第２層間絶縁膜５２の表面が平坦化された後は、周知の通り、第２層間絶縁膜５２には、強誘電体キャパシタ６７の上部電極６５又は周辺回路領域１４の導電プラグ４４と電気的に接続するように、別の導電プラグが形成される。また、第２層間絶縁膜上にはメタル配線が形成される。
【特許文献１】特開平１０−１７８１５７号公報
【特許文献２】特開２００２−２１７３８１号公報
【特許文献３】特開２００３−８６７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図６を参照して説明したように、メモリセル領域と周辺回路領域の双方の領域内の導電プラグを同一工程で形成すると、次のような問題が生じるおそれがある。例えば、強誘電体キャパシタを形成するためのエッチングでは、下部電極が形成されてから、オーバーエッチングにより第１層間絶縁膜の表面付近もエッチングされる。このオーバーエッチングの間は、周辺回路領域の導電プラグがエッチング雰囲気にさらされるので、導電プラグの消失や表面荒れを起こすことがある。また、タングステンの導電プラグが露出している状態で、強誘電体薄膜を回復させるための酸素雰囲気でのアニールを行うと、導電プラグが酸化されてしまう。
【００１１】
上述のような導電プラグの損傷を防ぐために、特許文献２では、導電プラグの酸化を防止するために酸窒化シリコン膜を層間絶縁膜上に形成している。また、特許文献３では、窒化シリコン膜を層間絶縁膜上に形成している。しかしながら、上述の特許文献２又は特許文献３に開示の方法などでは、導電プラグの酸化を防止するための膜を設けることが、工程増につながる。
【００１２】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、強誘電体キャパシタを形成するためのエッチングや強誘電体膜の回復アニールの際に導電プラグが受ける損傷を防ぐことのできる、強誘電体メモリの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上述した目的を達成するために、この発明の強誘電体メモリの製造方法は、以下の工程を備えている。
【００１４】
先ず、構成領域として不純物拡散領域を含むＭＯＳＦＥＴが、メモリセル領域と、当該メモリセル領域外の周辺回路領域とに、それぞれ形成されている半導体基板を用意し、半導体基板上に第１層間絶縁膜を形成する。次に、第１層間絶縁膜に、ＭＯＳＦＥＴが備える不純物拡散領域と電気的に接続される導電プラグを形成する。次に、導電プラグが形成された第１層間絶縁膜上に、第２層間絶縁膜を形成する。次に、エッチングにより、周辺回路領域内の第２層間絶縁膜の部分を残存させ、かつ、メモリセル領域内の第２層間絶縁膜の部分を除去して第１層間絶縁膜の表面部分と導電プラグの頂面とを露出させる。次に、第１層間絶縁膜の露出面、及び、第２層間絶縁膜の残存部分の露出面上に、第１導電体層、強誘電体層、及び第２導電体層を順次に積層することにより、キャパシタ形成用積層膜を形成する。次に、メモリセル領域に含まれる領域部分であって、かつ、導電プラグ上に設定される領域部分であるキャパシタ被形成領域の、キャパシタ形成用積層膜上にエッチングマスクを形成し、当該エッチングマスクを用いたエッチングにより、キャパシタ形成用積層膜を加工して、強誘電体キャパシタを形成する。
【００１５】
また、この発明の強誘電体メモリの製造方法の好適実施例によれば、第１層間絶縁膜上に加工保護膜を形成した後、第２層間絶縁膜を形成するのが良い。
【発明の効果】
【００１６】
この発明の強誘電体メモリの製造方法によれば、第１層間絶縁膜上に、第２層間絶縁膜を形成した後、メモリセル領域内の第２層間絶縁膜の部分を除去して、メモリセル領域内に強誘電体キャパシタを形成する。このとき、周辺回路領域の第２層間絶縁膜は、第１層間絶縁膜上に残存しているので、強誘電体キャパシタを形成するためのエッチングを行う際に、導電プラグがエッチング雰囲気にさらされない。従って、強誘電体キャパシタの形成時の、導電プラグの損傷を防ぐことができる。また、強誘電体キャパシタの強誘電体膜の回復アニールを酸素雰囲気で行う場合でも、導電プラグが露出していないので、導電プラグの酸化が起こらない。
【００１７】
さらに、第１層間絶縁膜と第２層間絶縁膜の間に加工保護膜を設けると、メモリセル領域の第２層間絶縁膜のエッチングによる除去の際に、加工保護膜がエッチストップとして働くので、エッチングの深さの制御が容易になる。
【発明を実施するための最良の形態】
【００１８】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００１９】
（第１実施形態）
先ず、半導体基板としてシリコン基板を用い、このシリコン基板１０の表面に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により素子分離酸化膜２０を形成する。素子分離酸化膜２０は、メモリセル領域１２とメモリセル領域１２外の周辺回路領域１４とをそれぞれ画成する領域部分に形成される。素子分離酸化膜２０を、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって形成しても良い。ここで、メモリセル領域１２は、その領域内に、情報を記憶するための最小の回路が形成される領域であり、強誘電体キャパシタは、メモリセル領域１２内に形成される。一方、周辺回路領域１４には、強誘電体キャパシタが形成されない。尚、シリコン基板１０の導電型、及び、シリコン基板１０に形成するＭＯＳＦＥＴの導電型に応じて、シリコン基板１０のメモリセル領域１２及び周辺回路領域１４に対して、ｐ型又はｎ型の不純物を導入して、ｐウェル又はｎウェルを形成することもある。
【００２０】
続いて、シリコン基板１０のメモリセル領域１２及び周辺回路領域１４の表面を熱酸化することにより、ゲート絶縁膜としてシリコン熱酸化膜２２を形成する。次に、シリコン熱酸化膜２２上に、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、例えば、多結晶シリコンを堆積させ、多結晶シリコン膜を形成する。この多結晶シリコン膜を、任意好適な公知のホトリソグラフィ及びドライエッチングにより加工して、ゲート電極２５ａ〜２５ｃを形成する。次に、ゲート電極２５ａ〜２５ｃをマスクとするイオン注入を行って、ＭＯＳＦＥＴのソース領域及びドレイン領域となる不純物拡散領域２８ａ〜２８ｅを形成し、第１〜３のＭＯＳＦＥＴ２１ａ〜ｃを得る。第１のＭＯＳＦＥＴ２１ａは、ゲート電極２５ａと、ソース及びドレイン領域としての不純物拡散領域２８ａ及び２８ｂとを備えている。第２のＭＯＳＦＥＴ２１ｂは、ゲート電極２５ｂと、ソース及びドレイン領域としての不純物拡散領域２８ｂ及び２８ｃとを備えている。第３のＭＯＳＦＥＴ２１ｃは、ゲート電極２５ｃと、ソース及びドレイン領域としての不純物拡散領域２８ｄ及び２８ｅとを備えている（図１（Ａ））。
【００２１】
次に、第１〜３のＭＯＳＦＥＴ２１ａ〜２１ｃが形成されているシリコン基板１０上に、第１層間絶縁膜３５を形成する。この構成例では、シリコン基板１０上に、先ず、ＣＶＤ法により酸化シリコンを堆積させた後、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化して、第１シリコン酸化膜３０を形成する。
【００２２】
次に、任意好適な公知のホトリソグラフィ及びドライエッチングにより、メモリセル領域１２の第１シリコン酸化膜３０に、ビット線コンタクトホール３２を開口する。ビット線コンタクトホール３２は、メモリセル領域１２に形成された２つのゲート電極２５ａ及び２５ｂに挟まれる場所に位置する不純物拡散領域２８ｂが露出するように形成される。
【００２３】
次に、ＣＶＤ法により、ビット線コンタクトホール３２をタングステン（Ｗ）で埋め込む。また、このとき、タングステンは第１シリコン酸化膜３０の上側表面３１上にも堆積される。この第１シリコン酸化膜３０の上側表面３１上に堆積したタングステンを任意好適な公知のホトリソグラフィ及びドライエッチングによりパターニングすることにより、ビット線コンタクト３２を埋め込んだタングステンと合わせてビット線３４とする（図１（Ｂ））。
【００２４】
次に、ビット線３４を含む第１シリコン酸化膜３０の上側表面の全面に、第２シリコン酸化膜４０を形成する。第２シリコン酸化膜４０は、上述した第１シリコン酸化膜３０と同様に、ＣＶＤ法及びＣＭＰ法により形成される。この構成例では、このようにして、第１層間絶縁膜３５を第１シリコン酸化膜３０及び第２シリコン酸化膜４０の積層膜として形成している。
【００２５】
次に、この第１層間絶縁膜３５に、導電プラグ４４を形成する。そのために、先ず、第１層間絶縁膜３５の表面領域にキャパシタを形成すべき領域、すなわち、キャパシタ被形成領域１６を設定する。このキャパシタ被形成領域１６は、不純物拡散領域２８ａ及び２８ｃ上の、メモリセル領域１２に含まれる領域部分である。このキャパシタ被形成領域１６及び周辺回路領域１４内の第１層間絶縁膜３５に対して、ホトリソグラフィ及びドライエッチングを行い、不純物拡散領域２８ａ、２８ｃ〜２８ｅが露出するように、第１コンタクトホール４２を開口する。
【００２６】
次に、ＣＶＤ法により、第１コンタクトホール４２をタングステンで埋め込んだ後、エッチバックすることにより、第１導電プラグ４４を形成する（図１（Ｃ））。この第１導電プラグ４４は、ＭＯＳＦＥＴ２１ａ、２１ｂ及び２１ｃが備える不純物拡散領域２８ａ、２８ｃ〜２８ｅと接続される。
【００２７】
次に、第１導電プラグ４４を含む第１層間絶縁膜３５の上側表面の全面に第２層間絶縁膜５０を形成する。この構成例では、この第２層間絶縁膜５０を、上述した第１シリコン酸化膜３５と同様のＣＶＤ法及びＣＭＰ法により、シリコン酸化膜として形成する。第２層間絶縁膜５０の厚さは、例えば０．５μｍとする（図１（Ｄ））。
【００２８】
次に、任意好適な公知のホトリソグラフィ及びドライエッチングにより、周辺回路領域１４内の第２層間絶縁膜５０の部分を残存させ、かつ、メモリセル領域１２内の第２層間絶縁膜５０の部分を除去して、メモリセル領域１２内の、第１層間絶縁膜３５の表面と第１導電プラグ４４の頂面とをそれぞれ露出させる（図２（Ａ））。
【００２９】
次に、第１導電プラグ４４を含む第１層間絶縁膜３５の露出面、及び、第２層間絶縁膜５０の残存部分の露出面上に、第１導電体層６０、強誘電体層６２及び第２導電体層６４を順次に積層してキャパシタ形成用積層膜６７ａを形成する。この構成例では、好ましくは、第１導電体層６０を、スパッタ法により、例えばイリジウム（Ｉｒ）で形成するのが良い。強誘電体層６２を、好ましくは、スピンコートにより、強誘電体材として例えば、ＳｒＢｉ2Ｔａ2Ｏ9（以下では、ＳＢＴと略す。）を第１導電体層６０上に塗布した後、当該強誘電体材料の結晶化アニールを行うことで形成するのが良い。第２導電体層６４を、好ましくは、スパッタ法により、例えば白金（Ｐｔ）で形成するのが良い。第１導電体層６０、強誘電体層６２及び第２導電体層６４の厚さをそれぞれ１５０ｎｍとするのが好ましい。
【００３０】
次に、第２導電体層６４上に、エッチングマスクを形成する。好ましくは、エッチングマスク材料としてホトレジストを塗布して、ホトレジスト層（図示を省略する。）を形成する。その後、任意好適な公知のホトリソグラフィ法によるパターニングを行って、第２導電体層６４上のキャパシタ被形成領域１６を覆う部分にエッチングマスクとしてのホトレジストパターン６６を形成する（図２（Ｂ））。
【００３１】
次に、ホトレジストパターン６６をマスクとしたエッチングにより、キャパシタ形成用積層膜６７ａを加工して、強誘電体キャパシタを形成する。すなわち、このエッチングにより、マスクから露出した第２導電体層６４の部分から、強誘電体層６２の部分及び第１導電体層６０の部分を順次にエッチング除去して、上部電極６５、強誘電体膜６３及び下部電極６１をそれぞれ形成する。上部電極６５は、残存した第２導電体層の部分であり、強誘電体膜６３は、残存した強誘電体層部分であり、下部電極は、残存した第１導電体層部分である。この結果、キャパシタ形成用積層膜６７ａから、上部電極６５、強誘電体膜６３及び下部電極６１で構成される強誘電体キャパシタ６７を得る。この強誘電体キャパシタ６７を得るための各層６４、６２及び６０に対する加工は、同一のドライエッチング処理で連続的に行う（図２（Ｃ））。
【００３２】
強誘電体キャパシタを形成するためのエッチングでは、下部電極が形成されてから、さらにオーバーエッチングが行われ、第１層間絶縁膜がエッチングされることがある。このオーバーエッチングにより、導電プラグの表面がエッチング雰囲気にさらされると、導電プラグの消失や表面荒れを起こす。上述したこの発明の構成例では、キャパシタ被形成領域１６がメモリセル領域１２内の第１導電プラグ４４の頂面とその周辺領域上に設定され、キャパシタ被形成領域１６に強誘電体キャパシタ６７が形成されているため、強誘電体キャパシタ６７の下部電極６１で、第１導電プラグ４４が覆われている状態になる。また、周辺回路領域１４内の第１導電プラグ４４は、第２層間絶縁膜５０で覆われている状態になる。この結果、強誘電体キャパシタ６７を形成するためのエッチングを行う際に、第１導電プラグがエッチング雰囲気にさらされることはない。従って、エッチングによる第１導電プラグ４４の消失や表面荒れを防ぐことができる。
【００３３】
また、通常、強誘電体キャパシタ６７を形成するために行われるエッチングにより、強誘電体膜６３の一部分は結晶性が劣化する。この劣化した結晶性を回復させるために、強誘電体膜６３に対して、回復アニールを行う。この回復アニールを酸素雰囲気で行う際に、タングステンで形成された第１導電プラグ４４が露出していると、第１導電プラグ４４が酸化されてしまう。しかし、ここでは、上述のように、メモリセル領域１２及び周辺回路領域１４の第１導電プラグ４４が露出していないので、強誘電体膜６３の回復アニール時に第１導電プラグ４４が酸化するのを防ぐことができる。
【００３４】
次に、ホトレジストパターン６６を例えばアッシングなどにより除去する。その後、第３層間絶縁膜７０を、第２層間絶縁膜５０及び強誘電体キャパシタ６７を含む第１層間絶縁膜３５の上側全面に形成する。この第３層間絶縁膜７０を酸化シリコン層とし、ＣＶＤ法により形成する。第３層間絶縁膜７０の厚さを、例えば１μｍとする（図３（Ａ））。
【００３５】
次に、第３層間絶縁膜７０を、ＣＭＰ法により平坦化する（図３（Ｂ））。
【００３６】
上述したように、この第１実施形態の強誘電体メモリの製造方法によれば、メモリセル領域１２の第２層間絶縁膜５０を除去した後、強誘電体キャパシタ６７を形成し、その後、第３層間絶縁膜７０となるシリコン酸化膜を堆積し、平坦化している。このとき、周辺回路領域１４の第２層間絶縁膜５０が残存し、メモリセル領域１２の第２層間絶縁膜５０が除去されている。このため、従来はグローバル段差を防ぐために必要であったハーフエッチング工程を別途行うことなく、ＣＭＰ法で平坦化することができる。
【００３７】
次に、第２及び第３層間絶縁膜５０及び７０の、第１導電プラグ４４が露出するように開口部７２を形成する。開口部７２の形成は、任意好適な公知のホトリソグラフィ及びドライエッチングにより行う。次に、開口部７２にＣＶＤ法により、タングステンを埋め込んだ後、エッチバックして、第１導電プラグ４４と電気的に接続する第２導電プラグ７４を形成する。次に、第２及び第３層間絶縁膜５０及び７０の強誘電体キャパシタ６７の上部電極６５が露出するように開口部７３を形成する（図３（Ｃ））。
【００３８】
次に、第３層間絶縁膜７０上に第１メタル層（図示を省略する。）を例えば、アルミニウム（Ａｌ）をスパッタ法で堆積させて、形成する。このとき開口部７３にもＡｌが埋め込まれる。第１メタル層に対して任意好適な公知のホトリソグラフィ及びドライエッチングを行うことで、第１メタル配線８０を形成する。次に、第３層間絶縁膜７０上に第４層間絶縁膜９０を形成する。第４層間絶縁膜９０は、上述した第１層間絶縁膜３５と同様にＣＶＤ法及びＣＭＰ法により形成される（図４（Ａ））。
【００３９】
次に、第４層間絶縁膜９０に開口部９２を設ける。その開口部９２にタングステンを埋め込んで第３導電プラグ９４を形成する。その後、第４層間絶縁膜９０上に、第３導電プラグ９４と電気的に接続するような第２メタル配線８２を形成する。第２メタル配線８２の形成は、上述した第１メタル配線８０の形成と同様に行われる（図４（Ｂ））。なお、第３導電プラグ９４を、第２メタル配線８２と同じ材質の例えばアルミニウムで形成し、第２メタル配線と同じ工程で形成しても良い。
【００４０】
その後、必要に応じて、第２メタル配線８２及び第４層間絶縁膜９０を覆うように、保護膜を形成する。
【００４１】
ここでは、ビット線３４を第１層間絶縁膜３５内に形成した例について説明したが、ビット線３４を、例えば、第１メタル配線８０として形成しても良い。
【００４２】
（第２実施形態）
図１（Ａ）〜（Ｃ）を参照して説明した、第１導電プラグ４４を形成するまでの工程は、第１実施形態と同様なので説明を省略する。
【００４３】
図１（Ｃ）の工程で形成した第１導電プラグ４４を備える第１層間絶縁膜３５上に、加工保護膜４５を形成する。この加工保護膜４５は、好ましくは、シリコン窒化膜として形成する。すなわち、ＣＶＤ法により、窒化シリコンを１００ｎｍ程度堆積して形成する。次に、加工保護膜４５上に第２層間絶縁膜５０を形成する。この第２層間絶縁膜５０を、第１実施形態で説明した第１シリコン酸化膜３０と同様にＣＶＤ法及びＣＭＰ法により形成する。第２層間絶縁膜５０の厚さは、例えば０．５μｍとする（図５（Ａ））。
【００４４】
次に、メモリセル領域１２内の、第２層間絶縁膜５０の部分をホトリソグラフィ及びドライエッチングにより除去する。この結果、メモリセル領域１２内の加工保護膜４５の表面部分が露出する。このとき、シリコン窒化膜がエッチングされ難いガスとして、例えば、Ｃ4Ｆ8、Ａｒ及びＯ2の混合ガスを用いてエッチングを行う。このような混合ガスを用いてエッチングすると、加工保護膜４５がエッチストップとして働く（図５（Ｂ））。
【００４５】
続いて、ＣＨＦ3とＣＯの混合ガスを用いたドライエッチングにより、図５（Ｂ）を参照して説明した工程で露出した、メモリセル領域１２の加工保護膜４５を除去する（図５（Ｃ））。
【００４６】
強誘電体キャパシタの形成を含め、その後の工程は、加工保護膜４５を備える点を除けば、図２〜４を参照して説明したのと同様なので説明を省略する。
【００４７】
第２実施形態では、第１層間絶縁膜３５と第２層間絶縁膜５０との間に加工保護膜４５を設けているので、メモリセル領域１４の第２層間絶縁膜５０をエッチングで除去した場合に、エッチングが加工保護膜４５で止まる。従って、エッチングの深さの制御がより簡単になり、安定したエッチングを行うことが可能となる。
【図面の簡単な説明】
【００４８】
【図１】第１実施形態の強誘電体メモリの製造方法を説明するための工程図（その１）である。
【図２】第１実施形態の強誘電体メモリの製造方法を説明するための工程図（その２）である。
【図３】第１実施形態の強誘電体メモリの製造方法を説明するための工程図（その３）である。
【図４】第１実施形態の強誘電体メモリの製造方法を説明するための工程図（その４）である。
【図５】第２実施形態の強誘電体メモリの製造方法を説明するための工程図である。
【図６】従来の強誘電体メモリの製造方法を説明するための工程図（その１）である。
【図７】従来の強誘電体メモリの製造方法を説明するための工程図（その２）である。
【符号の説明】
【００４９】
１０    シリコン基板
１２    メモリセル領域
１４    周辺回路領域
１６    キャパシタ被形成領域
２０    素子分離酸化膜
２１ａ、２１ｂ、２１ｃ    ＭＯＳＦＥＴ
２２    シリコン熱酸化膜
２５ａ、２５ｂ、２５ｃ    ゲート電極
２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ    不純物拡散領域
３０    第１シリコン酸化膜
３１    第１シリコン酸化膜の上側表面
３２    ビット線コンタクトホール
３４    ビット線
３５    第１層間絶縁膜
４０    第２シリコン酸化膜
４２    第１コンタクトホール
４４    第１導電プラグ
４５    加工保護膜
５０    第２層間絶縁膜
６０    第１導電体層
６１    下部電極
６２    強誘電体層
６３    強誘電体膜
６４    第２導電体層
６５    上部電極
６６    ホトレジストパターン
６７    強誘電体キャパシタ
６７ａ    キャパシタ形成用積層膜
７０    第３層間絶縁膜
７２、７３、９２    開口部
７４    第２導電プラグ
８０    第１メタル配線
８２    第２メタル配線
９０    第４層間絶縁膜
９４    第３導電プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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