(57)【要約】  【課題】  少ないポート数で多くのキースイッチの検出が可能なキー入力装置等を提供する。  【解決手段】  このキー入力装置１は、キーマトリクス部２と、キースキャン部３とを具備する。キーマトリクス部２は、第１群の配線Ｃ０〜Ｃ３と、一端が配線Ｃ０〜Ｃ３に、他端がプルダウンされた第１群のキースイッチと、これらのキースイッチの中の３個の一端から所定の方向に向かって延在する第２群の配線Ｒ１〜Ｒ３と、配線Ｃ０〜Ｃ３と配線Ｒ１〜Ｒ３との交点に配置された第２群のキースイッチとを具備する。キースキャン部３は、配線Ｃ０〜Ｃ３の中の１本の配線をスキャン対象の配線としてハイレベルの信号を出力し、その後、配線Ｃ０〜Ｃ３上の信号の入力を受けることにより、第１群及び第２群のキースイッチの中のスキャン対象の配線に接続されたキースイッチの状態を検出する。【選択図】  図１
2006285723.tif 000002
【特許請求の範囲】
【請求項１】
キーマトリクス部と、前記キーマトリクス部のスキャンを行うためのキースキャン部とを具備するキー入力装置であって、
前記キーマトリクス部が、
Ｊ本（Ｊは、自然数）の第１群の配線と、
一端が前記第１群の配線に、他端がプルダウン又はプルアップされたＫ個（Ｋは、Ｊ以下の自然数）の第１群のキースイッチと、
前記第１群のキースイッチの中の（Ｋ−１）個のキースイッチの一端から所定の方向に向かって延在する（Ｋ−１）本の第２群の配線と、
前記第１群の配線と前記第２群の配線との交点に配置された第２群のキースイッチと、
を具備し、
前記キースキャン部が、
前記第１群の配線の中の１本の配線をスキャン対象の配線とし、当該スキャン対象の配線に所定の信号を出力し、その後、前記第１群の配線上の信号の入力を受けることにより、前記第１群及び／又は第２群のキースイッチの中の当該スキャン対象の配線に接続されたキースイッチの状態を検出する、キー入力装置。
【請求項２】
前記キースキャン部が、
前記第１群の配線にそれぞれ接続されたＪ個の入出力ポートと、
前記Ｊ個の入出力ポートを介して前記第１群の配線にそれぞれ接続され、前記第１群の配線に信号を出力し又は前記第１群の配線上の信号の入力を受けるためのＪ個の入出力回路と、
前記Ｊ個の入出力回路によって受けられた前記第１群の配線上の信号を用いて所定の論理演算を行いＪ本の信号を出力するための論理演算部と、
前記Ｊ個の入出力回路を制御するとともに、前記論理演算部が出力するＪ本の信号を用いて前記第１群及び／又は第２群のキースイッチの状態を検出するための制御部と、
を具備し、
前記制御部が、
前記第１群の配線の中の１本の配線をスキャン対象の配線とし、前記Ｊ個の入出力回路の中の当該スキャン対象の配線に接続されている入出力回路に前記所定の信号を出力させ、その後、前記Ｊ個の入出力回路に前記第１群の配線上の信号の入力を受けさせる、請求項１記載のキー入力装置。
【請求項３】
前記制御部が、前記Ｊ個の入出力回路に所定の第２の信号を出力させた後、前記Ｊ個の入出力回路の中のスキャン対象の配線に接続されている入出力回路に前記所定の信号を出力させ、その後、前記Ｊ個の入出力回路に前記第１群の配線上の信号の入力を受けさせる、請求項１又は２記載のキー入力装置。
【請求項４】
前記制御部が、前記第１群の配線の各々を順次スキャン対象の配線とする、請求項３記載のキー入力装置。
【請求項５】
Ｊ本（Ｊは、自然数）の第１群の配線と、一端が前記第１群の配線に、他端が所定の電位にプルダウン又はプルアップされたＫ個（Ｋは、Ｊ以下の自然数）の第１群のキースイッチと、前記第１群のキースイッチの中の（Ｋ−１）個のキースイッチの一端から所定の方向に向かって延在する（Ｋ−１）本の第２群の配線と、前記第１群の配線と前記第２群の配線との交点に配置された第２群のキースイッチと、を具備するキーマトリクス部のスキャンを行うための方法であって、
前記第１群の配線の中の１本のスキャン対象の配線に所定の信号を出力するステップ（ａ）と、
前記第１群の配線上の信号の入力を受けるステップ（ｂ）と、
ステップ（ｂ）にて受けられた前記第１群の配線上の信号を用いて、前記第１群及び／又は第２群のキースイッチの中の当該スキャン対象の配線に接続されたキースイッチの状態を検出するステップ（ｃ）と、
を具備する、キースキャン方法。
【請求項６】
ステップ（ａ）が、
前記第１群の配線に所定の第２の信号を出力するステップ（ａ１）と、
ステップ（ａ１）の後に前記第１群の配線の中の１本のスキャン対象の配線に前記所定の信号を出力するステップ（ａ２）と、
を具備する、請求項５記載のキースキャン方法。
【請求項７】
前記第１群の配線の各々を順次スキャン対象の配線としてステップ（ａ）〜（ｃ）を行うステップ（ｄ）を更に具備する、請求項５又は６記載のキースキャン方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キーマトリクスを用いたキー入力装置に関する。さらに、本発明は、そのようなキー入力装置におけるキースキャン方法に関する。
【背景技術】
【０００２】
キーマトリクスを用いた従来のキー入力装置について、図１０を参照しながら説明する。図１０は、従来のキー入力装置の例を示す図である。このキー入力装置４１は、キーマトリクス部４２と、マイクロコンピュータ４３とを具備する。
【０００３】
キーマトリクス部４２は、行方向の配線Ｃ１０及びＣ１１と、列方向の配線Ｒ１０及びＲ１１を有しており、これらの配線の交点には、４個のキースイッチＫ４０、Ｋ４１、Ｋ５０、及び、Ｋ５１が配置されている。
【０００４】
マイクロコンピュータ４３は、配線Ｃ１０、Ｃ１１、Ｒ１０、及び、Ｒ１１に接続するためのポートＰ１０〜Ｐ１１を具備している。マイクロコンピュータ４３は、例えば、ポートＰ１０及びＰ１１から列方向の配線Ｒ１０及びＲ１１に順次信号を供給し、ポートＰ１２及びＰ１３から行方向の配線Ｃ１０及びＣ１１上の信号の入力を受けて、キースイッチＫ４０、Ｋ４１、Ｋ５０、及び、Ｋ５１の状態を検出する。
【０００５】
このように、マイクロコンピュータ４３の４個のポートの内の２個を列方向の配線に接続し、他の２個を行方向の配線に接続する必要があった。すなわち、マイクロコンピュータが４個のポートを有する場合、最大４個（＝２行×２列）のキースイッチしか検出できなかった。換言すれば、多数のキースイッチを検出するためには、非常に多くのポートが必要となっていた。そのため、マイクロコンピュータのチップサイズの増大や、パッケージのピン数の増加を招くという問題があった。
また、従来のキー入力装置においては、複数のキースイッチが同時に押された場合に過電流が流れることを防止するため、保護用のダイオードを必要としていた。そのため、コストアップや実装面積の縮小が妨げられてしまうという問題があった。
【０００６】
ところで、下記特許文献１には、入出力が切り替え可能な入出力ポートと、入出力ポートに接続されたキー入力信号線とキー出力信号線との各交点に置かれたスイッチを複数もつキーマトリクスと、キーマトリクスのキー入力信号線の電位を記憶する手段とを備えることを特徴とするキーマトリクス入力装置が掲載されている。
このキーマトリクス入力装置によれば、ポート数を削減することができるが、キー入力信号線の電位を記憶する手段の出力側に逆電流防止用のダイオードが必要になる。
【０００７】
【特許文献１】特開平７−１５２４６８号公報（第２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、逆電流防止用のダイオードを不要とながら、少ないポート数で多数のキースイッチの検出を行うことができるキー入力装置を提供することを第１の目的とする。また、本発明はそのようなキー入力装置におけるキースキャン方法を提供することを第２の目的とする。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明に係るキー入力装置は、キーマトリクス部と、キーマトリクス部のスキャンを行うためのキースキャン部とを具備するキー入力装置であって、キーマトリクス部が、Ｊ本（Ｊは、自然数）の第１群の配線と、一端が第１群の配線に、他端がプルダウン又はプルアップされたＫ個（Ｋは、Ｊ以下の自然数）の第１群のキースイッチと、第１群のキースイッチの中の（Ｋ−１）個のキースイッチの一端から所定の方向に向かって延在する（Ｋ−１）本の第２群の配線と、第１群の配線と第２群の配線との交点に配置された第２群のキースイッチと、を具備し、キースキャン部が、第１群の配線の中の１本の配線をスキャン対象の配線とし、当該スキャン対象の配線に所定の信号を出力し、その後、第１群の配線上の信号の入力を受けることにより、第１群及び／又は第２群のキースイッチの中の当該スキャン対象の配線に接続されたキースイッチの状態を検出する。
【００１０】
このキー入力装置において、キースキャン部が、第１群の配線にそれぞれ接続されたＪ個の入出力ポートと、Ｊ個の入出力ポートを介して第１群の配線にそれぞれ接続され、第１群の配線に信号を出力し又は第１群の配線上の信号の入力を受けるためのＪ個の入出力回路と、Ｊ個の入出力回路によって受けられた第１群の配線上の信号を用いて所定の論理演算を行いＪ本の信号を出力するための論理演算部と、Ｊ個の入出力回路を制御するとともに、論理演算部が出力するＪ本の信号を用いて第１群及び／又は第２群のキースイッチの状態を検出するための制御部と、を具備し、制御部が、第１群の配線の中の１本の配線をスキャン対象の配線とし、Ｊ個の入出力回路の中の当該スキャン対象の配線に接続されている入出力回路に所定の信号を出力させ、その後、Ｊ個の入出力回路に第１群の配線上の信号の入力を受けさせることとしても良い。
【００１１】
また、制御部が、Ｊ個の入出力回路に所定の第２の信号を出力させた後、Ｊ個の入出力回路の中のスキャン対象の配線に接続されている入出力回路に所定の信号を出力させ、その後、Ｊ個の入出力回路に第１群の配線上の信号の入力を受けさせることとしても良い。
さらに、制御部が、第１群の配線の各々を順次スキャン対象の配線とすることとしても良い。
【００１２】
また、本発明に係るキースキャン方法は、Ｊ本（Ｊは、自然数）の第１群の配線と、一端が第１群の配線に、他端が所定の電位にプルダウン又はプルアップされたＫ個（Ｋは、Ｊ以下の自然数）の第１群のキースイッチと、第１群のキースイッチの中の（Ｋ−１）個のキースイッチの一端から所定の方向に向かって延在する（Ｋ−１）本の第２群の配線と、第１群の配線と第２群の配線との交点に配置された第２群のキースイッチと、を具備するキーマトリクス部のスキャンを行うための方法であって、第１群の配線の中の１本のスキャン対象の配線に所定の信号を出力するステップ（ａ）と、第１群の配線上の信号の入力を受けるステップ（ｂ）と、ステップ（ｂ）にて受けられた第１群の配線上の信号を用いて、第１群及び／又は第２群のキースイッチの中の当該スキャン対象の配線に接続されたキースイッチの状態を検出するステップ（ｃ）とを具備する。
【００１３】
このキースキャン方法において、ステップ（ａ）が、Ｊ個の入出力回路に所定の第２の信号を出力するステップ（ａ１）と、ステップ（ａ１）の後に第１群の配線の中の１本のスキャン対象の配線に所定の信号を出力するステップ（ａ２）とを具備することとしても良い。
また、第１群の配線の各々を順次スキャン対象の配線としてステップ（ａ）〜（ｃ）を行うステップ（ｄ）を更に具備することとしても良い。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の一実施形態に係るキー入力装置の概要を示す図である。
【００１５】
図１に示すように、このキー入力装置１は、キーマトリクス部２と、キーマトリクス部３のスキャンを行うためのキースキャン部３とを具備する。
キーマトリクス部２は、第１群の配線Ｃ０〜Ｃ３を具備する。配線Ｃ０〜Ｃ３には、第１群のキースイッチＫ００、Ｋ１１、Ｋ２２、及び、Ｋ３３の一端がそれぞれ接続されている。キースイッチＫ００、Ｋ１１、Ｋ２２、及び、Ｋ３３の他端は、プルダウン抵抗４〜７を介して低電位側の電源電位（ここでは、接地電位ＶＳＳ）にそれぞれ接続されている。
【００１６】
キースイッチＫ００、Ｋ１１、Ｋ２２、及び、Ｋ３３の一端から図中上方に向かって、第２群の配線Ｒ１〜Ｒ３がそれぞれ延在している。配線Ｃ０〜Ｃ３と配線Ｒ１〜Ｒ３の交点には、第２群のキースイッチＫ０１、Ｋ０２、Ｋ０３、Ｋ１２、Ｋ１３、及び、Ｋ２３がそれぞれ配置されている。
【００１７】
キースキャン部３は、入出力ポートＰ０〜Ｐ３と、入出力回路１０〜１３と、論理演算部１４と、制御部１５とを具備する。
入出力ポートＰ０〜Ｐ３は、配線Ｃ０〜Ｃ３にそれぞれ接続されている。
【００１８】
入出力回路１０〜１３は、入出力ポートＰ０〜Ｐ３を介して配線Ｃ０〜Ｃ３にそれぞれ接続されており、配線Ｃ０〜Ｃ３に信号を出力し、又は配線Ｃ０〜Ｃ３上の信号の入力を受ける。
入出力回路１０〜１３の各々は、Ｄ型フリップフロップ２１と、３状態バッファ２２と、ホールド回路２３と、バッファ２４と、２入力のＥＸＯＲ（排他的論理和）ゲート回路２５とを具備する。
【００１９】
Ｄ型フリップフロップ２１は、所定のクロック信号（図示せず）に同期して動作し、制御部１５から供給されるデータ信号を保持して出力する。
３状態バッファ２２は、制御部１５から供給されるポート制御信号がローレベルの場合にＤ型フリップフロップ２１の出力信号を入出力ポートに出力し、制御部１５から供給されるポート制御信号がハイレベルの場合にハイインピーダンス状態となる。
【００２０】
ホールド回路２３は、入出力ポートＰ０〜Ｐ３上の信号（ポート制御信号がローレベルの場合にはＤ型フリップフロップ２１の出力信号、ポート制御信号がハイレベルの場合には配線Ｃ０〜Ｃ３上の信号）をホールドする。ホールド回路２３は、図２に示すように、リング状に接続された２個のインバータＩＮＶ１及びＩＮＶ２で実現することができる。なお、ホールド回路２３は、２個のインバータに代えて、コンデンサで実現することも可能である。
【００２１】
再び図１を参照すると、バッファ２４は、ホールド回路２３の出力信号を増幅して出力する。
ＥＸＯＲゲート回路２５は、Ｄ型フリップフロップ２１の出力信号とバッファ回路２４の出力信号の排他的論理和信号を出力する。
【００２２】
以上のように構成された結果、入出力回路１０〜１３は、ポート制御信号がローレベルの場合に出力状態となり、ポート制御信号がハイレベルの場合に入力状態となる。
【００２３】
論理演算部１４は、４入力のＡＮＤ（論理積）ゲート回路３１と、３入力のＡＮＤゲート回路３２と、２入力のＡＮＤゲート回路３３とを具備する。
ＡＮＤゲート回路３１は、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号、入出力回路１１内のＤ型フリップフロップ２１の出力信号の反転信号、入出力回路１２内のＤ型フリップフロップ２１の出力信号の反転信号、及び、入出力回路１３内のＤ型フリップフロップ２１の出力信号の反転信号の論理積信号（以下、「第１のスキャン信号」という）を制御部１５に出力する。
【００２４】
ＡＮＤゲート回路３２は、入出力回路１１内のＥＸＯＲゲート回路２５の出力信号、入出力回路１２内のＤ型フリップフロップ２１の出力信号の反転信号、及び、入出力回路１３内のＤ型フリップフロップ２１の出力信号の反転信号の論理積信号（以下、「第２のスキャン信号」という）を制御部１５に出力する。
ＡＮＤゲート回路３３は、入出力回路１２内のＥＸＯＲゲート回路２５の出力信号及び入出力回路１３内のＤ型フリップフロップ２１の出力信号の反転信号の論理積信号（以下、「第３のスキャン信号」という）を制御部１５に出力する。
入出力回路１３内のＥＸＯＲゲート回路２５の出力信号は、そのまま第４のスキャン信号として制御部１５に出力される。
【００２５】
制御部１５は、入出力回路１０〜１３を制御するとともに、論理演算部１４が出力する第１〜第４のスキャン信号を用いて第１群及び第２群のキースイッチＫ００、Ｋ０１、…の状態を検出する。ここでは、制御部１５は、入出力回路１０〜１３内のＤ型フリップフロップ２１と同じクロック信号に従って動作することとする。
【００２６】
なお、キースキャン部３は、マイクロコンピュータで構成することができる。この場合、入出力回路１０〜１３内のＥＸＯＲゲート回路２５と論理演算部１４は、ソフトウェアで実現することができる。
また、本実施形態においては、ＥＸＯＲゲート回路２５が、入出力回路１０〜１３内に具備されることとしているが、論理演算部１４内に具備されることとしても良い。
【００２７】
次に、キー入力装置１の動作について説明する。
図３は、キー入力装置１の動作を示すタイミングチャートである。図３に示すタイミングチャートは、第１群の配線Ｃ０〜Ｃ３のいずれか１本をスキャン対象の配線とした場合の動作を示している。キースキャン部３は、第１群の配線Ｃ０〜Ｃ３の各々を順次スキャン対象の配線として、図３に示す動作を繰り返し行う。キースキャン部３は、配線Ｃ０がスキャン対象の配線である場合、キースイッチＫ００、Ｋ０１、Ｋ０２、及び、Ｋ０３の状態を検出することができ、配線Ｃ１がスキャン対象の配線である場合、キースイッチＫ１１、Ｋ１２、及び、Ｋ１３の状態を検出することができる。また、キースキャン部３は、配線Ｃ２がスキャン対象の配線である場合、キースイッチＫ２２、及び、Ｋ２３の状態を検出することができ、配線Ｃ３がスキャン対象の配線である場合、キースイッチＫ３３の状態を検出することができる。
【００２８】
図３に示すように、クロック信号の立ち上がりエッジである時刻ｔ０からクロック信号の次の立ち上がりエッジである時刻ｔ１までの間、キースキャン部３は、第１群の配線Ｃ０〜Ｃ３の初期化を行う。具体的には、制御部１５は、時刻ｔ０において、入出力回路１０〜１３にローレベルのデータ信号及びローレベルのポート制御信号を供給する。これにより、入出力回路１０〜１３は、第１群の配線Ｃ０〜Ｃ３にローレベルの信号を出力し、第１群の配線Ｃ０〜Ｃ３をディスチャージする。なお、ここでは、入出力回路１０〜１３を用いて第１群の配線Ｃ０〜Ｃ３のディスチャージを行うこととしているが、第１群の配線Ｃ０〜Ｃ３のディスチャージ用の回路をキースキャン部３の内部又は外部に別途設けることとしても良い。
【００２９】
次に、制御部１５は、時刻ｔ１において、ハイレベルのポート制御信号を、スキャン対象ではない配線に接続されている３個の入出力回路に供給する。これにより、スキャン対象ではない配線に接続されている３個の入出力回路は、入力状態となる。
【００３０】
クロック信号の次の立ち上がりエッジである時刻ｔ２において、制御部１５は、ハイレベルのデータ信号を、スキャン対象の配線に接続されている１個の入出力回路に供給する。これにより、スキャン対象の配線の電位は、ハイレベルとなる。
【００３１】
クロック信号の次の立ち上がりエッジである時刻ｔ３において、制御部１５は、ハイレベルのポート制御信号を、スキャン対象の配線に接続されている１個の入出力回路に供給する。これにより、スキャン対象の配線に接続されている１個の入出力回路は、入力状態となる。
【００３２】
図４は、スキャン対象の配線が配線Ｃ０である場合における、時刻ｔ３（厳密には、時刻ｔ３から所定の動作遅延時間経過後）での入出力ポートＰ３〜Ｐ０の電位、入出力回路１３〜１０内のＥＸＯＲゲート回路２５の出力信号、及び、論理演算部１４の出力信号（第４〜第１のスキャン信号）を示す図である。
【００３３】
キースイッチＫ００がオン状態の場合、配線Ｃ０はプルダウン抵抗４を介して接地電位ＶＳＳに接続されており、時刻ｔ３において、入出力ポートＰ０の電位はローレベルとなる。このとき、入出力回路１０内のＤ型フリップフロップ２１の出力信号はハイレベルであり、入出力回路１１〜１３内のＤ型フリップフロップ２１の出力信号はローレベルである。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１１〜１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１の出力信号はハイレベルとなり、ＡＮＤゲート回路３２、３３の出力信号はローレベルとなる。制御部１５は、ＡＮＤゲート回路３１の出力信号（第１のスキャン信号）がハイレベルであることから、キースイッチＫ００がオン状態であることを検出することができる。
【００３４】
キースイッチＫ０１がオン状態の場合、配線Ｃ１はキースイッチＫ０１を介して配線Ｃ０に接続されており、時刻ｔ３において、入出力ポートＰ０及びＰ１の電位はハイレベルとなる。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１１内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１２及び１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１の出力信号はローレベルとなり、ＡＮＤゲート回路３２の出力信号はハイレベルとなり、ＡＮＤゲート回路３３の出力信号はローレベルとなる。制御部１５は、ＡＮＤゲート回路３２の出力信号（第２のスキャン信号）がハイレベルであることから、キースイッチＫ０１がオン状態であることを検出することができる。
【００３５】
キースイッチＫ０２がオン状態の場合、配線Ｃ２はキースイッチＫ０２を介して配線Ｃ０に接続されており、時刻ｔ３において、入出力ポートＰ０及びＰ２の電位はハイレベルとなる。従って、入出力回路１０及び１１内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１２内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１、３２の出力信号はローレベルとなり、ＡＮＤゲート回路３３の出力信号はハイレベルとなる。制御部１５は、ＡＮＤゲート回路３３の出力信号（第３のスキャン信号）がハイレベルであることから、キースイッチＫ０２がオン状態であることを検出することができる。
【００３６】
キースイッチＫ０３がオン状態の場合、配線Ｃ３はキースイッチＫ０３を介して配線Ｃ０に接続されており、時刻ｔ３において、入出力ポートＰ０及びＰ３の電位はハイレベルとなる。従って、入出力回路１０〜１２内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。制御部１５は、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号（第４のスキャン信号）がハイレベルであることから、キースイッチＫ０３がオン状態であることを検出することができる。
【００３７】
なお、キースイッチＫ００〜Ｋ０３以外のキースイッチがオン状態の場合、又は全てのキースイッチがオフ状態の場合、入出力ポートＰ３〜Ｐ０の時刻ｔ３における電位レベルは時刻ｔ２のときの電位レベルと変わらない。このとき、入出力回路１０〜１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００３８】
図５は、スキャン対象の配線が配線Ｃ１である場合における、時刻ｔ３での入出力ポートＰ３〜Ｐ０の電位、入出力回路１３〜１０内のＥＸＯＲゲート回路２５の出力信号、及び、論理演算部１４の出力信号（第４〜第１のスキャン信号）を示す図である。
【００３９】
キースイッチＫ１１がオン状態の場合、配線Ｃ１はプルダウン抵抗５を介して接地電位ＶＳＳに接続されており、時刻ｔ３において、入出力ポートＰ１の電位はローレベルとなる。このとき、入出力回路１０内のＤ型フリップフロップ２１の出力信号はローレベルであり、入出力回路１１内のＤ型フリップフロップ２１の出力信号はハイレベルであり、入出力回路１２及び１３内のＤ型フリップフロップ２１の出力信号はローレベルである。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１１内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１２及び１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１の出力信号はローレベルとなり、ＡＮＤゲート回路３２の出力信号はハイレベルとなり、ＡＮＤゲート回路３３の出力信号はローレベルとなる。制御部１５は、ＡＮＤゲート回路３２の出力信号（第２のスキャン信号）がハイレベルであることから、キースイッチＫ１１がオン状態であることを検出することができる。
【００４０】
キースイッチＫ１２がオン状態の場合、配線Ｃ２はキースイッチＫ１２を介して配線Ｃ１に接続されており、時刻ｔ３において、入出力ポートＰ１及びＰ２の電位はハイレベルとなる。従って、入出力回路１０及び１１内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１２内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１及び３２の出力信号はローレベルとなり、ＡＮＤゲート回路３３の出力信号はハイレベルとなる。制御部１５は、ＡＮＤゲート回路３３の出力信号（第３のスキャン信号）がハイレベルであることから、キースイッチＫ１２がオン状態であることを検出することができる。
【００４１】
キースイッチＫ１３がオン状態の場合、配線Ｃ３はキースイッチＫ１３を介して配線Ｃ１に接続されており、時刻ｔ３において、入出力ポートＰ１及びＰ３の電位はハイレベルとなる。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１１内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１２内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。制御部１５は、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号（第４のスキャン信号）がハイレベルであることから、キースイッチＫ１３がオン状態であることを検出することができる。
【００４２】
なお、キースイッチＫ０１がオン状態の場合、配線Ｃ０はキースイッチＫ０１を介して配線Ｃ１に接続されており、時刻ｔ３において、入出力ポートＰ０及びＰ１の電位はハイレベルとなる。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１１〜１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
キースイッチＫ０１、Ｋ１１〜Ｋ１３以外のキースイッチがオン状態の場合、又は全てのキースイッチがオフ状態の場合、入出力ポートＰ３〜Ｐ０の時刻ｔ３における電位レベルは時刻ｔ２のときの電位レベルと変わらない。このとき、入出力回路１０〜１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００４３】
図６は、スキャン対象の配線が配線Ｃ２である場合における、時刻ｔ３での入出力ポートＰ３〜Ｐ０の電位、入出力回路１３〜１０内のＥＸＯＲゲート回路２５の出力信号、及び、論理演算部１４の出力信号（第４〜第１のスキャン信号）を示す図である。
【００４４】
キースイッチＫ２２がオン状態の場合、配線Ｃ２はプルダウン抵抗６を介して接地電位ＶＳＳに接続されており、時刻ｔ３において、入出力ポートＰ２の電位はローレベルとなる。このとき、入出力回路１０及び１１内のＤ型フリップフロップ２１の出力信号はローレベルであり、入出力回路１２内のＤ型フリップフロップ２１の出力信号はハイレベルであり、入出力回路１３内のＤ型フリップフロップ２１の出力信号はローレベルである。従って、入出力回路１０及び１１内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１２内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１、３２の出力信号はローレベルとなり、ＡＮＤゲート回路３３の出力信号はハイレベルとなる。制御部１５は、ＡＮＤゲート回路３３の出力信号（第３のスキャン信号）がハイレベルであることから、キースイッチＫ２２がオン状態であることを検出することができる。
【００４５】
キースイッチＫ２３がオン状態の場合、配線Ｃ３はキースイッチＫ２３を介して配線Ｃ２に接続されており、時刻ｔ３において、入出力ポートＰ２及びＰ３の電位はハイレベルとなる。従って、入出力回路１０及び１１内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１２及び１３内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。制御部１５は、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号（第４のスキャン信号）がハイレベルであることから、キースイッチＫ２３がオン状態であることを検出することができる。
【００４６】
なお、キースイッチＫ０２がオン状態の場合、配線Ｃ０はキースイッチＫ０２を介して配線Ｃ２に接続されており、時刻ｔ３において、入出力ポートＰ０及びＰ２の電位はハイレベルとなる。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１１内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１２内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００４７】
キースイッチＫ１２がオン状態の場合、配線Ｃ１はキースイッチＫ１２を介して配線Ｃ２に接続されており、時刻ｔ３において、入出力ポートＰ１及びＰ２の電位はハイレベルとなる。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１１及び１２内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００４８】
キースイッチＫ０２、Ｋ０３、Ｋ２２、及び、Ｋ２３以外のキースイッチがオン状態の場合、又は全てのキースイッチがオフ状態の場合、入出力ポートＰ３〜Ｐ０の時刻ｔ３における電位レベルは時刻ｔ２のときの電位レベルと変わらない。このとき、入出力回路１０〜１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００４９】
図７は、スキャン対象の配線が配線Ｃ３である場合における、時刻ｔ３での入出力ポートＰ３〜Ｐ０の電位、入出力回路１３〜１０内のＥＸＯＲゲート回路２５の出力信号、及び、論理演算部１４の出力信号（第４〜第１のスキャン信号）のレベルを示す図である。
【００５０】
キースイッチＫ３３がオン状態の場合、配線Ｃ３はプルダウン抵抗７を介して接地電位ＶＳＳに接続されており、時刻ｔ３において、入出力ポートＰ３の電位はローレベルとなる。このとき、入出力回路１０〜１２内のＤ型フリップフロップ２１の出力信号はローレベルであり、入出力回路１３内のＤ型フリップフロップ２１の出力信号はハイレベルである。従って、入出力回路１０〜１２内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなる。また、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。制御部１５は、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号（第４のスキャン信号）がハイレベルであることから、キースイッチＫ３３がオン状態であることを検出することができる。
【００５１】
なお、キースイッチＫ０３がオン状態の場合、配線Ｃ０はキースイッチＫ０３を介して配線Ｃ３に接続されており、時刻ｔ３において、入出力ポートＰ０及びＰ３の電位はハイレベルとなる。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１１及び１２内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００５２】
キースイッチＫ１３がオン状態の場合、配線Ｃ１はキースイッチＫ１３を介して配線Ｃ３に接続されており、時刻ｔ３において、入出力ポートＰ１及びＰ３の電位はハイレベルとなる。従って、入出力回路１０内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１１内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、入出力回路１２内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１３内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００５３】
キースイッチＫ２３がオン状態の場合、配線Ｃ２はキースイッチＫ２３を介して配線Ｃ３に接続されており、時刻ｔ３において、入出力ポートＰ２及びＰ３の電位はハイレベルとなる。従って、入出力回路１０及び１１内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、入出力回路１２及び１３内のＥＸＯＲゲート回路２５の出力信号はハイレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００５４】
キースイッチＫ０３、Ｋ１３、Ｋ２３、及び、Ｋ３３以外のキースイッチがオン状態の場合、又は全てのキースイッチがオフ状態の場合、入出力ポートＰ３〜Ｐ０の時刻ｔ３における電位レベルは時刻ｔ２のときの電位レベルと変わらない。このとき、入出力回路１０〜１３内のＥＸＯＲゲート回路２５の出力信号はローレベルとなり、論理演算部１４内のＡＮＤゲート回路３１〜３３の出力信号はローレベルとなる。
【００５５】
なお、本実施形態においては、キーマトリクス部２が１０個のキースイッチを具備することとしているが、１０個ものキースイッチが必要ではない場合には、例えば図８に示すように、列方向の配線及び当該配線に接続されるキースイッチを削減することとすれば良い。図８においては、キーマトリクス部９が５個のキースイッチを具備する。
【００５６】
以上説明したように、本実施形態によれば、４個の入出力ポートを用いて最大１０個のキースイッチの状態を検出することができる。図９は、従来のキー入力装置におけるキースイッチの数と本発明のキー入力装置におけるキースイッチの数とを比較した図である。ポート数が４個の場合、従来のキー入力装置においては最大４個（＝２×２）のキースイッチしか検出することができない（図１０参照）のに対し、本発明のキー入力装置においては、最大１０個（＝４＋３＋２＋１）のキースイッチを検出することができる（図１参照）。同様に、ポート数が５個の場合、従来のキー入力装置においては最大６個（＝２×３）のキースイッチしか検出することができないのに対し、本発明のキー入力装置においては、最大１５個（＝５＋４＋３＋２＋１）のキースイッチを検出することができる。また、ポート数が６個の場合、従来のキー入力装置においては最大９個（＝３×３）のキースイッチしか検出することができないのに対し、本発明のキー入力装置においては、最大２１個（＝６＋５＋４＋３＋２＋１）のキースイッチを検出することができる。さらに、ポート数が７個の場合、従来のキー入力装置においては最大１２個（＝３×４）のキースイッチしか検出することができないのに対し、本発明のキー入力装置においては、最大２８個（＝７＋６＋５＋４＋３＋２＋１）のキースイッチを検出することができる。
【００５７】
また、本実施形態によれば、入出力ポートＰ０〜Ｐ３からハイレベルの出力信号とローレベルの出力信号が同時に供給されることがない（図３参照）。従って、ハイレベルの出力信号とローレベルの出力信号が衝突して過電流が流れることがないため、従来のキー入力装置のように過電流防止用のダイオードが不要となる。
【産業上の利用可能性】
【００５８】
本発明は、キーマトリクスを用いたキー入力装置において利用可能である。このキー入力装置は、パーソナルコンピュータ、携帯電話装置、ＰＤＡ等に利用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るキー入力装置の概要を示す図。
【図２】図１のホールド回路２３の回路構成の例を示す図。
【図３】図１のキー入力装置１の動作タイミングを示すタイミングチャート。
【図４】図１の配線Ｃ０スキャン時におけるキー入力装置１各部の信号を示す図。
【図５】図１の配線Ｃ１スキャン時におけるキー入力装置１各部の信号を示す図。
【図６】図１の配線Ｃ２スキャン時におけるキー入力装置１各部の信号を示す図。
【図７】図１の配線Ｃ３スキャン時におけるキー入力装置１各部の信号を示す図。
【図８】本発明の一実施形態に係るキー入力装置の概要を示す図。
【図９】ポート数と検出可能なキースイッチの最大数の関係を示す図。
【図１０】従来のキー入力装置の概要を示す図。
【符号の説明】
【００６０】
１、８、４１  キー入力装置、  ２、９、４２  キーマトリクス部、  ３  キースキャン部、  ４〜７  プルダウン抵抗、  １０〜１３  入出力回路、  １４  論理演算部、  １５  制御部、  ２１  Ｄ型フリップフロップ、  ２２  ３状態バッファ、  ２３  ホールド回路、  ２４  バッファ回路、  ２５  ＥＸＯＲゲート回路、  ３１〜３３  ＡＮＤゲート回路、  ４３  マイクロコンピュータ、  Ｋ００、Ｋ０１、…  キースイッチ、  Ｃ０、Ｃ１、…、Ｒ１、Ｒ２、…  配線、  ＩＮＶ１、ＩＮＶ２  インバータ、  ＱＰ１  Ｐチャネルトランジスタ、  ＱＮ１  Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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