(57)【要約】【課題】  界面抵抗Ｒｃが小さいＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタを提供すること。【解決手段】  チャネル型が第１導電型であるＭＯＳトランジスタは、第１および第２のチャネル領域ＣＨを含む第１導電型半導体領域１と、第１および第２のチャネル領域ＣＨ上に設けられたゲート絶縁膜２と、ゲート絶縁膜２上に設けられたゲート電極３と、第１および第２のチャネル領域ＣＨを挟むように設けられ、かつ、第１導電型半導体領域１とショットキー接合する、互いに離間した第１および第２のソース／ドレイン領域４を備えている。【選択図】      図１
2006100600.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、チャネル型が第１導電型であるＭＯＳトランジスタであって、第１および第２のチャネル領域を含む第１導電型半導体領域と、前記第１および第２のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第１および第２のチャネル領域を挟むように設けられ、かつ、前記第１導電型半導体領域とショットキー接合する、互いに離間した第１および第２のソース／ドレイン領域とを備えた前記ＭＯＳトランジスタと
を具備してなることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は第１の金属半導体化合物または金属を含み、前記第１および第２のソース／ドレイン領域は第２の金属半導体化合物または金属を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の金属半導体化合物と前記第２の金属半導体化合物は、同じ材料であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上にチャネル型が第１導電型であるＭＯＳトランジスタを形成する工程とを含む半導体装置の製造方法であって、
前記ＭＯＳトランジスタを形成する工程は、
第１および第２のソース／ドレイン領域となる第１および第２の半導体領域、ならびに、第１および第２のチャネル領域を含む、第１導電型半導体領域を形成する工程と、
前記第１および第２のチャネル領域上にゲート絶縁膜を介して半導体膜を形成する工程と、
前記第１および第２の半導体領域ならびに前記半導体膜を、金属と半導体を含む金属半導体化合物領域に変える工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にチャネル型が第１導電型であるＭＯＳトランジスタを形成する工程とを含む半導体装置の製造方法であって、
前記ＭＯＳトランジスタを形成する工程は、
第１および第２のソース／ドレイン領域となる第１および第２の半導体領域、ならびに、第１および第２のチャネル領域を含む、第１導電型半導体領域を形成する工程と、
前記第１および第２のチャネル領域上にゲート絶縁膜を介して半導体膜を形成する工程と、
前記第１および第２の半導体領域ならびに前記半導体膜を除去した領域上に、金属材料を堆積する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの改良版の一つとして、ショットキー接合のソース／ドレイン領域（Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造）を備えたＭＯＳトランジスタ（ショットキーソース／ドレイン・トランジスタ）が知られている（非特許文献１）。このトランジスタのソース／ドレイン領域は、不純物の拡散層でなく、金属または金属シリサイドを含む導電層となっている。
【０００３】
ショットキーソース／ドレイン・トランジスタは、ソース／ドレイン領域の寄生抵抗を小さくでき、そして、ソース／ドレイン領域の接合深さ（ショットキー接合）を浅くできるというメリットを持っている。
【０００４】
また、ソース／ドレイン領域に不純物の拡散層が用いられないことから、上記不純物を活性化するための高温熱工程を行なう必要が無くなる。このような高温熱工程が無くなることにより、製造工程は著しく簡略化され、その結果として、ＬＳＩ製造コストが低減される。
【０００５】
さらにまた、ソース端部にショットキーバリアが存在することから、オフ電流が抑制され、その結果として、ショートチャネル効果が抑制される。これにより、素子の微細化が容易になる。
【０００６】
しかしながら、従来のショットキーソース／ドレイン・トランジスタには、以下のような課題が残っている。
【０００７】
通常のトランジスタの場合、ソース／ドレイン領域とチャネル領域とは同じ材料（シリコン）なので、チャネル領域とソース／ドレイン領域との間のコンタクト抵抗の問題はない。
【０００８】
一方、ショットキーソース／ドレイン・トランジスタのソース／ドレイン領域とチャネル領域とは互いに材料が異なるので、チャネル領域とソース／ドレイン領域との間のコンタクト抵抗（Ｓｉ／ｓｉｌｉｃｉｄｅ界面抵抗Ｒｃ）を低減させる必要がある。
【０００９】
その解決策の一つとして、ソース／ドレイン材料の仕事関数制御技術がある。例えば、ｎＭＯＳのソース／ドレイン領域に仕事関数の小さいメタルまたはシリサイド（ＥｒＳｉ2 等）を用い、ｐＭＯＳのソース／ドレイン領域に仕事関数の大きいメタルまたはシリサイド（ＰｔＳｉ等）を用いる方法が提案されている。
【００１０】
仕事関数制御技術を用いれば、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ）のショットキーバリア高さを０．２８ｅＶ程度、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳ）のバリア高さを０．２２ｅＶ程度とすることができるので、ｎＭＯＳ、ｐＭＯＳともある程度低いショットキーコンタクト抵抗を有するソース／ドレイン領域（メタルシリサイドソース／ドレイン）を形成することが可能となる。
【００１１】
このように仕事関数制御技術により、ショットキーバリアの値を低減できるが、十分な高電流を得るには、上記値ではまだ大きい。しかしながら、上記仕事関数制御技術のみでは、フェルミレベルピニング（Fermi-level-pinning）効果の悪影響を受けるため、さらなるショットキーバリアの低減は困難である。
【００１２】
また、ショットキー接合部にエクステンション（不純物の拡散層）を設け、界面抵抗Ｒｃを減らす技術も提案されている。しかしながら、微細デバイスにおいて、不純物濃度が高く、かつ、浅いエクステンションを形成することは困難である。
【非特許文献１】Jakub Kedzierski et al., IEDM Technical digest, pp. 57-60, (2000)
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、界面抵抗Ｒｃが小さいＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、チャネル型が第１導電型であるＭＯＳトランジスタであって、第１および第２のチャネル領域を含む第１導電型半導体領域と、前記第１および第２のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第１および第２のチャネル領域を挟むように設けられ、かつ、前記第１導電型半導体領域とショットキー接合する、互いに離間した第１および第２のソース／ドレイン領域とを備えた前記ＭＯＳトランジスタとを具備してなることを特徴とする。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板上にチャネル型が第１導電型であるＭＯＳトランジスタを形成する工程とを含む半導体装置の製造方法であって、前記ＭＯＳトランジスタを形成する工程は、第１および第２のソース／ドレイン領域となる第１および第２の半導体領域、ならびに、第１および第２のチャネル領域を含む、第１導電型半導体領域を形成する工程と、前記第１および第２のチャネル領域上にゲート絶縁膜を介して半導体膜を形成する工程と、前記第１および第２の半導体領域ならびに前記半導体膜を、金属と半導体を含む金属半導体化合物領域に変える工程とを有することを特徴とする。
【００１７】
本発明に係る他の半導体装置の製造方法は、半導体基板上にチャネル型が第１導電型であるＭＯＳトランジスタを形成する工程とを含む半導体装置の製造方法であって、前記ＭＯＳトランジスタを形成する工程は、第１および第２のソース／ドレイン領域となる第１および第２の半導体領域、ならびに、第１および第２のチャネル領域を含む、第１導電型半導体領域を形成する工程と、前記第１および第２のチャネル領域上にゲート絶縁膜を介して半導体膜を形成する工程と、前記第１および第２の半導体領域ならびに前記半導体膜を除去した領域上に、金属材料を堆積する工程とを有することを特徴とする。
【００１８】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【００１９】
本発明によれば、界面抵抗Ｒｃが小さいＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタを備えた半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの模式図である。本実施形態のＭＯＳトランジスタは例えばLogic−ＬＳＩに使用されるものである。
【００２２】
図１において、１はＳｉ基板あるいはＳＯＩ基板内のｎ型のＳｉボディを示しており、Ｓｉボディ１は合い対向する二つのチャネル領域ＣＨ（第１および第２のチャネル領域）を備えている。
【００２３】
これらのチャネル領域ＣＨ上にはゲート絶縁膜２が設けられ、ゲート絶縁膜２上にゲート電極３が設けられている。Ｓｉボディ１とゲート絶縁膜２とゲート電極３によってダブルゲート構造が形成されている。ゲート電極３の材料はＰｔとＳｉを含む金属シリサイドである。
【００２４】
チャネル領域ＣＨを挟むように、Ｓｉボディ１の両側には二つのソース／ドレイン領域４（第１および第２のソース／ドレイン領域）が設けられている。これらのソース／ドレイン領域４は、材料は、ＥｒとＳｉを含む金属シリサイドである。ソース／ドレイン領域４とＳｉボディ１とによってショットキー接合が形成されている。
【００２５】
本実施形態のＭＯＳトランジスタは、Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を備えたタイプのものであるが、Ｓｉボディ１の導電型とチャネル型が同じｎ型である。そのため、本実施形態のＭＯＳトランジスタは、ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅで動作させるトランジスタ（ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅ−ＦＥＴ）となる。
【００２６】
ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅで動作させるので、ｉｎｖｅｒｓｉｏｎ−ｍｏｄｅで動作させる場合に比べて（Ｓｉボディ１の導電型とチャネル型が反対の通常のトランジスタに比べて）、Ｓｉボディ１の不純物濃度を高くできる。そのため、Ｓｉボディ１のチャネル領域ＣＨとソース／ドレイン領域４との間の界面抵抗Ｒｃを小さくできる。言い換えれば、ショットキーバリアの低減（バリアの薄膜化）が実現される。
【００２７】
また、ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅの場合、チャネルの垂直方向電界が小さくなるため、キャリア移動度を高くできる。その結果、本実施形態のＭＯＳトランジスタは、従来のＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を備えたトランジスタに比べて、駆動電流Ｉonを大きくすることができる。
【００２８】
本実施形態のＭＯＳトランジスタは、さらにダブルゲート構造を備えている。ダブルゲート構造の場合、チャネルの垂直方向電界が小さくなるため、キャリア移動度を高くできる。その結果、本実施形態のＭＯＳトランジスタは、従来のＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を備えたトランジスタに比べて、駆動電流Ｉonを大きくすることができる。すなわち、本実施形態によれば、ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅとダブルゲート構造の採用により、駆動電流Ｉonを容易に大きくすることができる。
【００２９】
ここで、ダブルゲート構造はショートチャネル効果の抑制に有効な構造であるが、従来のダブルゲート構造を備えたトランジスタは、製造が困難である。例えばＦｉｎＦＥＴの場合、ソース／ドレインのエクステンションをＦｉｎの高さ方向に均一に形成することは困難である。また、プラナ（planar）タイプのダブルゲートＦＥＴの場合、二つのゲート電極をセルフアラインで形成することは難しい。
【００３０】
これに対して本実施形態のＭＯＳトランジスタは、ショートチャネル効果の抑制に有効なＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を備えているので、ダブルゲート構造の導入の際にソース／ドレインへの不純物ドーピングを行う必要がない（浅くて高濃度のエクステンションを形成する必要がない）。必要ない。したがって、本実施形態のＭＯＳトランジスタはダブルゲート構造を備えているが、その製造は比較的容易である。したがって、製造コストを下げることができる。さらに、ソース／ドレイン領域としての不純物拡散層（ディープ・ジャンクション）が不要となることも、製造容易および低製造コストの実現に繋がる。
【００３１】
なお、本実施形態では、ｎＭＯＳ（ｎチャネル）の場合について説明したが、ＰＭＯＳ（ｐチャネル）の場合には、ｐ型のボディ１を用い、ゲート電極３の材料として例えばＥｒとＳｉを含む金属半導体化合物（ＥｒＳｉ1.7 ）、ソース／ドレイン領域４の材料として例えばＰｔとＳｉを含む金属半導体化合物（白金シリサイド）を用いれば良い。
【００３２】
また、ソース／ドレイン領域４やゲート電極３の材料は上記例示した材料に限定されるものではないが、ｎＭＯＳの場合には、ゲート電極３の仕事関数＞４．６ｅＶ（Ｓｉのｍｉｄ−ｇａｐ）となる材料、ｐＭＯＳの場合には、ゲート電極３の仕事関数＜４．６ｅＶとなる材料が望ましい。上記条件を満たす材料を用いることで、オフ特性（例えばリーク電流）を効果的に改善できる。一つのＳｉ基板内にｎＭＯＳおよびｐＭＯＳを形成しても構わない。
【００３３】
以上述べたように本実形態によれば、以下の効果が得られる。
【００３４】
（１）ダブルゲート構造、Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造のため、トランジスタがショートチャネル効果に対して強くなる（従来のａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅ−ＦＥＴの欠点が解消される）。
【００３５】
（２）エクステンションおよびディープ・ジャンクションの製造が不要のため、トランジスタの製造コストを下げられ、また、トランジスタの製造も容易になる（従来のダブルゲートＦＥＴの欠点の一つが解消される）。
【００３６】
（３）ソース／ドレイン領域のＲｃ（Ｓｉ／シリサイド界面抵抗）を低減できる（駆動電流Ｉｏｎを増大できる）。その理由は比較的高濃度のｎ型のボディ１、ダブルゲート構造によるゲート電界によりショットキーバリアの低減（バリアの薄膜化）が実現されるからである。ボディ１にエクステンションを形成せずにＲｃを低減できる点が大きなメリットである。
【００３７】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの模式図である。なお、図２において、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【００３８】
本実施形態が第１の実施形態と異なる点は、ゲート電極３中の金属半導体化合物とソース／ドレイン領域４中の金属半導体化合物が同じであることにある。具体的には、上記金属半導体化合物はニッケルシリサイドである。ゲート電極３中にはボロン等のｐ型不純物がドープされ、Ｓｉボディ１は燐等のｎ型不純物がドープされている。
【００３９】
本実施形態によれば、ゲート電極３とソース／ドレイン領域４を同じ金属半導体化合物で形成することができるので、製造プロセスの簡略化および製造コストの低減化をさらに進めることが可能となる。その他、第１の実施形態と同じ効果が得られる。
【００４０】
なお、本実施形態では、ｎＭＯＳ（ｎチャネル）の場合について説明したが、ＰＭＯＳ（ｐチャネル）の場合には、Ｓｉボディにはボロン等のｐ型不純物がドープされ、ｐ型不純物の代わりにｎ型不純物（例えば燐や砒素）がゲート電極３中にドープされる。
【００４１】
また、ゲート電極３およびソース／ドレイン領域４の材料はニッケルシリサイドに限定されるものではない。ゲート電極３へのドーピングにより、ｎＭＯＳの場合には、ゲート電極３の仕事関数＞４．６ｅＶ（Ｓｉのｍｉｄ−ｇａｐ）となるように調整し、ｐＭＯＳの場合には、ゲート電極３の仕事関数＜４．６ｅＶとなるように調整することが望ましい。上記条件を満たすドーピング条件を用いることで、オフ特性（例えばリーク電流）を効果的に改善できる。すなわち、しきい値電圧をコントロールすることができる。
【００４２】
（第３の実施形態）
図３−図１５は、本発明の第３の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの製造プロセスを示す断面図である。本実施形態のＭＯＳトランジスタは例えばLogic−ＬＳＩに使用されるものである。本実施形態のＭＯＳトランジスタは、第１の実施形態のＭＯＳトランジスタの具体例に相当する。
【００４３】
まず、ＳＯＩ基板１１が用意される。ＳＯＩ基板１１は、絶縁層１２と、絶縁層１２上に設けられたＳｉ層１３を備えている。Ｓｉ層１３の厚さｄは、５０−１００ｎｍ程度である（図３）。
【００４４】
ＳＯＩ基板１１は、例えば、ＳＩＭＯＸ法、直接張り合わせ法等の周知の方法により形成される。ｎＭＯＳの場合、将来チャネルとなる領域（ボディ領域）のＳｉ層１３中にｎ型不純物がドープされる。
【００４５】
次に、Ｓｉ層１３上にハードマスク１４が形成される。ハードマスク１４の材料は、例えばシリコン窒化物である。ハードマスク１４の厚さは７０ｎｍ程度である。ハードマスク１４をマスクにしてＳｉ層１３がＲＩＥプロセスによりエッチングされ、凸状のＳｉ層１３（以下、Ｓｉ−Ｆｉｎ部１５という。）が絶縁層１２上に形成される（図４）。Ｓｉ−Ｆｉｎ部１５の幅Ｗは、１０ｎｍ程度である。Ｓｉ−Ｆｉｎ部１５の高さは、Ｓｉ層１３の厚さｄと同じである。
【００４６】
次に、Ｓｉ−Ｆｉｎ部１５の側面上に、図示しないゲート絶縁膜が例えば熱酸化により形成される。上記ゲート絶縁膜はＣＶＤ法等の堆積法で形成されたものでも構わない。この場合、ハードマスク１４上にもゲート絶縁膜は形成される。また、ゲート絶縁膜はシリコン酸化膜以外の絶縁膜でも構わない。上記ゲート絶縁膜、Ｓｉ−Ｆｉｎ部１５、ハードマスク１４および絶縁層１２を含む領域上に、第１の多結晶シリコン膜１６が形成される（図５）。第１の多結晶シリコン膜１６の厚さは、３００ｎｍ程度である。第１の多結晶シリコン膜１６は、後で、１層目の多結晶Ｓｉゲート電極になる。Ｓｉ−Ｆｉｎ部１５と絶縁層１２とによって大きな段差が形成されるため、第１の多結晶シリコン膜１６の表面には大きな段差が生じる。
【００４７】
次に、ハードマスク１４が露出するまで、ＣＭＰプロセスにより第１の多結晶シリコン膜１６がエッチバックされ、ハードマスク１４および第１の多結晶シリコン膜１６の表面を含む面が平坦化される（図６）。
【００４８】
次に、表面が平坦なハードマスク１４および第１の多結晶シリコン膜１６の上に、第２の多結晶シリコン膜１７が形成される（図７）。第２の多結晶シリコン膜１７の厚さは、５０ｎｍ程度である。第２の多結晶シリコン膜１７は、後で、２層目の多結晶Ｓｉゲート電極になる。
【００４９】
次に、第２の多結晶シリコン膜１７上にシリコン窒化膜１８が形成される。シリコン窒化膜１８の厚さは、１００ｎｍ程度である。シリコン窒化膜１８は、後で、ハードマスクとなる。シリコン窒化膜１８上にレジストパターン１９が形成される（図８）。
【００５０】
次に、レジストパターン１９をマスクにしてシリコン窒化膜１８がエッチングされ、第２の多結晶シリコン膜１７上にハードマスク１８が形成され、その後、レジストパターン１９が除去される（図９）。
【００５１】
次に、ハードマスク１８をマスクにして第１および第２の多結晶シリコン膜１６，１７がＲＩＥプロセスによりエッチングされ、多結晶Ｓｉゲート電極１６，１７が形成される（図１０）。
【００５２】
次に、多結晶Ｓｉゲート電極１６，１７の側壁上にスペーサ２０が形成される。スペーサ２０の材料（ゲート側壁材料）は、例えば、ＴＥＯＳである。スペーサ２０の厚さは４０ｎｍ程度である。スペーサ２０の形成工程は、全面にゲート側壁材料を堆積する工程と、堆積したゲート側壁材料をＲＩＥプロセスによりエッチバックする工程とを含む。ソース／ドレイン領域となる領域上のハードマスク１４がＲＩＥプロセスにより除去される（図１１）。ハードマスク１４を除去した後に、ハードマスク１８が残留するように、上記ＲＩＥプロセスの条件（エッチング条件）およびハードマスク１８の堆積厚さは調整される。
【００５３】
次に、ソース／ドレイン領域のＳｉ−Ｆｉｎ部１５を含む領域上に図示しない高融点金属膜等の金属膜が形成される。熱処理により、Ｓｉ−Ｆｉｎ部１５と上記金属膜を反応させることにより、Ｓｉ−Ｆｉｎ部１５はソース／ドレイン領域としての金属半導体化合物膜１５’に変換される。未反応の上記高融点金属は除去される（図１２）。金属半導体化合物膜１５’の材料は、ｎＭＯＳの場合には例えばＥｒＳｉ、ｐＭＯＳの場合には例えばＰｔＳｉが用いられる。Ｓｉ−Ｆｉｎ部１５のシリサイド化のとき、多結晶Ｓｉゲート電極１６，１７はハードマスク１８とスペーサ２０で覆われている。そのため、多結晶Ｓｉゲート電極１６，１７はこの時点ではシリサイド化されない。
【００５４】
次に、全面に層間絶縁膜２１が堆積される。層間絶縁膜２１は、例えばＴＥＯＳ膜である。層間絶縁膜２１の厚さは、４００ｎｍ程度である。その後、ＣＭＰプロセスにより、層間絶縁膜２１の表面は平坦化される（図１３）。
【００５５】
次に、層間絶縁膜２１の全面がエッチバックされ、ハードマスク１８の上面および側面が露出される（図１４）。
【００５６】
次に、ホットリン酸によりハードマスク１８が除去され、多結晶Ｓｉゲート電極１７の上面が露出される。全面に図示しない金属膜が堆積される。熱処理により上記金属膜と多結晶Ｓｉゲート電極１７とを反応させ、多結晶Ｓｉゲート電極１６，１７が半導体金属化合物ゲート電極２２に変換される（図１５）。
【００５７】
図１６に、図１５のＡ−Ａ方向の断面図を示しておく。未反応の上記金属膜が除去される。上金属膜の材料は、ｎＭＯＳの場合には例えば白金シリサイド、ｐＭＯＳの場合には例えばＥｒとＳｉを含む金属半導体化合物が用いられる。
【００５８】
または多結晶Ｓｉゲート電極をＣＤＥ等で除去し、新たにゲート絶縁膜を形成した後、多結晶Ｓｉゲート電極が除去された領域が埋め込まれるように、金属材料を全面に堆積し、さらにＣＭＰプロセスにより平坦化することにより、メタルゲート電極（メタル領域）を形成しても構わない。
【００５９】
さらに、メタルソース／ドレイン領域を形成する場合には、以下の方法を採用する。
【００６０】
まず、図１２の工程で、金属半導体化合物膜１５’を形成せず、図１５の工程で、メタルソース／ドレイン領域となる領域上の層間絶縁膜２１中に開口部を形成する。該開口部の底面にはＳｉ−Ｆｉｎ部１５が露出する。次に、上記開口部が埋め込まれるように、金属材料を全面に堆積し、さらにＣＭＰプロセスにより平坦化することにより、メタルソース／ドレイン領域が得られる。
【００６１】
ＭＯＳトランジスタのチャネル型がｐ型の場合、ゲート電極の材料としては、ＲｕＴａ、Ｔａ、Ｈｆ−ＡｌＮ、ＴａＮ、Ｍｏ（Ａｒイオン注入されたもの）またはＴｉ、Ｅｒ、ソース／ドレイン領域の材料としては、Ｒｕ、Ｔａ−ＡｌＮ、Ｍｏ、ＮｉＧｅ、Ｐｔ、ＮｉまたはＷがあげられる。
【００６２】
ＭＯＳトランジスタのチャネル型がｎ型の場合、ゲート電極の材料としては、Ｒｕ、Ｔａ−ＡｌＮ、Ｍｏ、ＮｉＧｅ、Ｐｔ、ＮｉまたはＷ、ソース／ドレイン領域の材料としては、ＲｕＴａ、Ｔａ、Ｈｆ−ＡｌＮ、ＴａＮ、Ｍｏ（Ａｒイオン注入されたもの）またはＴｉ、Ｅｒがあげられる。
【００６３】
本実施形態によれば、Ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅで動作し、Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を備え、ダブルゲートＦｉｎ−ＭＯＳトランジスタを形成でき、そして、以下の効果が得られる。
【００６４】
（１）ダブルゲート構造、Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造のため、トランジスタがショートチャネル効果に対して強くなる（従来のａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅ−ＭＯＳトランジスタの欠点が解消される）。
【００６５】
（２）エクステンションおよびディープ・ジャンクションの製造が不要のため、トランジスタの製造コストを下げられ、また、トランジスタの製造も容易になる（従来のダブルゲートＦｉｎ−ＭＯＳトランジスタの欠点の一つが解消される）。
【００６６】
（３）ソース／ドレイン領域におけるＲｃ（Ｓｉ／シリサイド界面抵抗）を低減できる（駆動電流Ｉｏｎを大きくできる）。その理由は比較的高濃度のｎ型のボディ、ダブルゲートからの電界によりショットキーバリアの低減（バリアの薄膜化）が実現されるからである。ボディにエクステンションを形成せずにＲｃを低減できる点が大きなメリットである。
【００６７】
（４）ソース／ドレイン領域のシリサイド材料としてｎＭＯＳにＥｒＳｉ、ｐＭＯＳにＰｔＳｉを用いることで、Ｒｃが低減され、高駆動力を達成できる。
【００６８】
（５）ゲート電極のシリサイド材料としてｎＭＯＳにＰｔＳｉ、ｐＭＯＳにＥｒＳｉを用いることで、トランジスタの閾値電圧を０．２Ｖ以下の適正な値に制御できる。
【００６９】
（第４の実施形態）
図１７−図２３は、本発明の第４の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの製造プロセスを示す断面図である。本実施形態のＭＯＳトランジスタは例えばLogic−ＬＳＩに使用されるものである。本実施形態のＭＯＳトランジスタは、第２の実施形態のＭＯＳトランジスタの具体例に相当する。
【００７０】
まず、ＳＯＩ基板３１が用意される。ＳＯＩ基板３１は、絶縁層３２と、絶縁層３２上に設けられたＳｉ層３３を備えている。Ｓｉ層３３の厚さは、５０−１００ｎｍ程度である。ＳＯＩ基板３１は、例えば、ＳＩＭＯＸ法、直接張り合わせ法等の周知の方法により形成される。ｎＭＯＳの場合、将来チャネルとなる領域（ボディ領域）のＳｉ層３３中にｎ型不純物がドープされる。Ｓｉ層３３上にハードマスク３４が形成される。ハードマスク３４の材料は、シリコン窒化物である。ハードマスク３４の厚さは７０ｎｍ程度である。
【００７１】
次に、ハードマスク３４をマスクにしてＳｉ層３３がＲＩＥプロセスによりエッチングされ、凸状のＳｉ層１３（以下、Ｓｉ−Ｆｉｎ部３５という。）が絶縁層３２上に形成される。Ｓｉ−Ｆｉｎ部３５の幅は、１０ｎｍ程度である。
【００７２】
次に、Ｓｉ−Ｆｉｎ部３５の側面上に、図示しないゲート絶縁膜が例えば熱酸化により形成される。上記ゲート絶縁膜はＣＶＤ法等の堆積法で形成されたものでも構わない。この場合、ハードマスク３４上にもゲート絶縁膜は形成される。また、ゲート絶縁膜はシリコン酸化膜以外の絶縁膜でも構わない。上記ゲート絶縁膜、Ｓｉ−Ｆｉｎ部３５、ハードマスク３４および絶縁層３２を含む領域上に、第１の多結晶シリコン膜３６が形成される。第１の多結晶シリコン膜３６の厚さは、３００ｎｍ程度である。第１の多結晶シリコン膜３６は、後で、１層目の多結晶Ｓｉゲート電極になる。Ｓｉ−Ｆｉｎ部３５と絶縁層３２とによって大きな段差が形成されるため、第１の多結晶シリコン膜３６の表面には大きな段差が生じる。
【００７３】
次に、ハードマスク３４が露出するまで、ＣＭＰプロセスにより第１の多結晶シリコン膜３６がエッチバックされ、ハードマスク３４および第１の多結晶シリコン膜３６の表面を含む面が平坦化される。
【００７４】
次に、表面が平坦なハードマスク３４および第１の多結晶シリコン膜３６の上に、第２の多結晶シリコン膜３７が形成される、その後、イオン注入プロセスにより、第１および第２の多結晶シリコン膜３６，３７内に不純物のイオン３８が注入される（図１８）。
【００７５】
上記不純物は、ｎＭＯＳの場合には例えばボロン（Ｂ）、ｐＭＯＳの場合には例えば砒素（Ａｓ）または燐（Ｐ）である。第２の多結晶シリコン膜３７の厚さは、５０ｎｍ程度である。第２の多結晶シリコン膜１７は、後で、２層目の多結晶Ｓｉゲート電極になる。
【００７６】
次に、第２の多結晶シリコン膜３７上にシリコン窒化膜３９が形成される。シリコン窒化膜３９の厚さは、１００ｎｍ程度である。シリコン窒化膜３９は、後で、ハードマスクとなる。シリコン窒化膜３９上にレジストパターン４０が形成される（図１９）。
【００７７】
次に、レジストパターン４０をマスクにしてシリコン窒化膜３９がエッチングされ、第２の多結晶シリコン膜３７上にハードマスク３９が形成され、その後、レジストパターン４０が除去される。ハードマスク３９をマスクにして第１および第２の多結晶シリコン膜３６，３７がＲＩＥプロセスによりエッチングされ、多結晶Ｓｉゲート電極３６，３７が形成される。多結晶Ｓｉゲート電極３６，３７の側壁上にスペーサ４１が形成される（図２０）。
【００７８】
スペーサ４１の材料（ゲート側壁材料）は、例えば、ＴＥＯＳである。スペーサ４１の厚さは４０ｎｍ程度である。スペーサ３０の形成工程は、全面にゲート側壁材料を堆積する工程と、堆積したゲート側壁材料をＲＩＥプロセスによりエッチバックする工程とを含む。
【００７９】
次に、ソース／ドレイン領域となる領域上のハードマスク３４がＲＩＥプロセスにより除去される。ハードマスク３４を除去した後に、ハードマスク３９が残留するように、上記ＲＩＥプロセスの条件（エッチング条件）およびハードマスク厚さは調整される。
【００８０】
次に、ソース／ドレイン領域のＳｉ−Ｆｉｎ部３５を含む領域上にＳｉ層（Ｓｉエピ層）４２をエピタキシャル成長させ、ソース／ドレイン領域の高さを高くする（図２１）。
【００８１】
次に、ホット燐酸により、多結晶Ｓｉゲート電極３６，３７上のハードマスク３９が除去される（図２２）。
【００８２】
次に、Ｓｉエピ層４２および多結晶Ｓｉゲート電極３６，３７を含む領域上に図示しない高融点金属膜等の金属膜が形成される。熱処理により、Ｓｉ−Ｆｉｎ部３５と上記金属膜、Ｓｉエピ層４２と上記金属膜、多結晶Ｓｉゲート電極３６，３７と上記金属膜をそれぞれ反応させることにより、Ｓｉ−Ｆｉｎ部３５，Ｓｉエピ層４２は金属半導体化合物４３に変換され、多結晶Ｓｉゲート電極３６，３７は金属半導体化合物ゲート電極４４に変換される（図２３）。図２４に、図２３のＡ−Ａ方向の断面図を示しておく。未反応の上記金属膜は除去される。
【００８３】
金属半導体化合物ゲート電極４４の材料は、例えばニッケルシリサイドである。ｎＭＯＳの場合には、多結晶Ｓｉゲート電極３６，３７中に予め注入されていたボロンが、金属半導体化合物ゲート電極４４／ゲート絶縁膜界面に偏析し、ｐＭＯＳの場合には、多結晶Ｓｉゲート電極３６，３７中に予め注入されていた砒素または燐が、金属半導体化合物ゲート電極４４／ゲート絶縁膜界面に偏析する。その結果、ｎＭＯＳのゲート電極の仕事関数は４．６ｅＶ（Ｓｉのミッドギャップ）を越え、ｐＭＯＳのゲート電極の仕事関数は４．６ｅＶ未満（従来のｉｎｖｅｒｓｉｏｎ−ｍｏｄｅ  ＭＯＳトランジスタと逆）となるので、所望通りの閾値電圧が容易に実現される。
【００８４】
本実施形態によれば、Ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅで動作し、Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を備え、ダブルゲートＦｉｎ−ＭＯＳトランジスタを形成でき、そして、以下の効果が得られる。
【００８５】
（１）ダブルゲート構造、Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造のため、トランジスタがショートチャネル効果に対して強くなる（従来のａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅ−ＭＯＳトランジスタの欠点が解消される）。
【００８６】
（２）エクステンションおよびディープ・ジャンクションの製造が不要のため、トランジスタの製造コストを下げられ、また、トランジスタの製造も容易になる（従来のダブルゲートＦｉｎ−ＭＯＳトランジスタの欠点の一つが解消される）。
【００８７】
（３）ソース／ドレイン領域におけるＲｃ（Ｓｉ／シリサイド界面抵抗）を低減できる（駆動電流Ｉｏｎ増大）。その理由は比較的高濃度のｎ型のボディ、ダブルゲートの電界によりショットキーバリアの低減（バリアの薄膜化）が実現されるからである。ボディにエクステンションを形成せずにＲｃを低減できる点が大きなメリットである。
【００８８】
（４）ゲート領域およびソース／ドレイン領域のＳｉ膜のシリサイド化を同時に行なえるので、ゲート領域およびソース／ドレイン領域のＳｉ膜のシリサイド化を別々に行なう場合よりも、製造コストを下げられる。
【００８９】
（第５の実施形態）
図２５−図２７は、本発明の第５の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの製造プロセスを示す斜視図である。本実施形態のＭＯＳトランジスタは例えばLogic−ＬＳＩに使用されるものである。
【００９０】
まず、バルクのＳｉ基板５１が用意され、Ｓｉ基板５１の表面に素子分離領域５２が形成される。素子分離領域５２は、例えば、ＳＴＩ（Shallow Trench Isolation）プロセスにより形成された埋め込み型の絶縁膜である。選択エピタキシャル成長プロセスにより、Ｓｉ基板５１の表面（素子領域）上に厚さ５０ｎｍ程度のＳｉＧｅ層５３が形成される。非選択エピタキシャル成長プロセスにより、Ｓｉ基板５１、素子分離領域５２およびＳｉＧｅ層５３上に厚さ３０ｎｍ程度のＳｉ層５４が形成される（図２５）。
【００９１】
次に、リソグラフィプロセスとＲＩＥプロセスを用いて、ＳｉＧｅ層５３およびＳｉ層５４がアクティブ領域（チャネル領域、ソース／ドレイン領域）形状に加工される。イオン注入プロセスにより、Ｓｉ層５４中に砒素またはリン（ｎ型不純物）が注入され、さらにアニールプロセスにより上記ｎ型不純物が活性化され、Ｓｉ層５４の導電型がｎ型に変えられる。ＳｉＧｅ層５３中にｎ型不純物が注入されても構わない。薬液を用いて、ＳｉＧｅ層５３が選択的に除去される。その結果、橋状構造を備えたｎ型のＳｉ層（ボディ）５４が形成される。ＳｉＧｅ層５３が除去されて露出したＳｉ基板５１の表面に絶縁膜５５が形成される（図２６）。
【００９２】
次に、チャネル領域のボディ５４上にゲート絶縁膜（不図示）が形成され、その後、ＬＰＣＶＤプロセスにより多結晶シリコン膜（不図示）が全面に形成される。このとき、チャネル領域下部の空洞は上記多結晶シリコン膜により埋め込まれる。リソグラフィプロセスとＲＩＥプロセスを用いて、上記多結晶シリコン膜がゲート電極状に加工される。該ゲート電極状の多結晶シリコン膜の側壁に図示しないスペーサ（薄い側壁絶縁膜）が形成され、その後、第３または第４の実施形態と同様に、ソース／ドレイン領域のボディ５４が金属半導体化合物５６に変えられ、ゲート電極状の多結晶シリコン膜が金属半導体化合物ゲート電極５７に変えられる（図２７）。
【００９３】
図２８に、図２７のＡ−Ａ方向の断面図を示しておく。これは、第３の実施形態のようにゲート電極５７およびソース／ドレイン領域５６の材料がそれぞれ別の金属半導体化合物であるＭＯＳトランジスタの断面図である。図２８において、５８はゲート絶縁膜、５９はスペーサ（側壁絶縁膜）を示している。
【００９４】
本実施形態によれば、Ａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅで動作し、Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を備えた、ダブルゲートｐｌａｎａｒ−ＭＯＳＦＥＴを形成でき、そして、以下の効果が得られる。
【００９５】
（１）ダブルゲート構造、Ｓｃｈｏｔｔｋｙ−Ｓ／Ｄ構造のため、トランジスタがショートチャネル効果に対して強くなる（従来のａｃｃｕｍｕｌａｔｉｏｎ−ｍｏｄｅ−ＭＯＳトランジスタの欠点が解消される）。
【００９６】
（２）エクステンションおよびディープ・ジャンクションの製造が不要のため、トランジスタの製造コストを下げられ、また、トランジスタの製造も容易になる。
【００９７】
（３）ソース／ドレイン領域におけるＲｃ（Ｓｉ／シリサイド界面抵抗）を低減できる（駆動電流Ｉｏｎ大になる）。その理由は比較的高濃度のｎ型のボディ、ダブルゲートの電界によりショットキーバリアの低減（バリアの薄膜化）が実現されるからである。ボディにエクステンションを形成せずにＲｃを低減できる点が大きなメリットである。
【００９８】
（４）ソース／ドレイン領域のシリサイド材料としてｎＭＯＳにＥｒＳｉ、ｐＭＯＳにＰｔＳｉを用いることで、Ｒｃが低減され、高駆動力を達成できる。
【００９９】
（５）ゲート電極のシリサイド材料としてｎＭＯＳにＰｔＳｉ、ｐＭＯＳにＥｒＳｉを用いることで、トランジスタの閾値電圧を０．２Ｖ以下の適正な値に制御できる。
【０１００】
以上述べてきた実施形態をまとめると以下の通りです。
【０１０１】
（１）  半導体装置は、半導体基板と、前記半導体基板上に設けられ、チャネル型が第１導電型であるＭＯＳトランジスタであって、第１および第２のチャネル領域を含む第１導電型半導体領域と、前記第１および第２のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第１および第２のチャネル領域を挟むように設けられ、かつ、前記第１導電型半導体領域とショットキー接合する、互いに離間した第１および第２のソース／ドレイン領域とを備えた前記ＭＯＳトランジスタとを具備してなることを特徴とする。
【０１０２】
（２）  上記（１）において、前記ゲート電極は第１の金属半導体化合物または金属を含み、前記第１および第２のソース／ドレイン領域は第２の金属半導体化合物または金属を含むことを特徴とする。
【０１０３】
（３）  上記（２）において、前記第１の金属半導体化合物と前記第２の金属半導体化合物は、同じ材料であることを特徴とする。
【０１０４】
（４）  上記（２）において、前記第１の金属半導体化合物または金属と前記第２の金属半導体化合物または金属は、異なることを特徴とする。
【０１０５】
（５）  上記（１）ないし（４）のいずれかにおいて、前記第１導電型半導体領域は直方体状の半導体層を含み、前記第１および第２のチャネル領域は前記半導体層の合い対向する二つの側面に存在することを特徴とする。
【０１０６】
（６）  上記（１）ないし（５）のいずれかにおいて、前記ＭＯＳトランジスタのチャネル型がｎ型の場合、前記ゲート電極の仕事関数は前記第１導電型半導体領域のミッドギャップよりも大きく、前記ＭＯＳトランジスタのチャネル型がｐ型の場合、前記ゲート電極の仕事関数は前記第１導電型半導体領域のミットギャップよりも小さいことを特徴とする。
【０１０７】
（７）  上記（６）において、前記第１導電型半導体領域はＳｉ領域、前記ミッドギャップは４．６ｅＶであることを特徴とする。
【０１０８】
（８）  上記（１）ないし（７）のいずれかにおいて、前記半導体基板は、ＳＯＩ基板であることを特徴とする。
【０１０９】
（９）  上記（１）ないし（８）のいずれかにおいて、前記ＭＯＳトランジスタのチャネル型がｐ型の場合、前記ゲート電極は、ＲｕＴａ、Ｔａ、Ｈｆ−ＡｌＮ、ＴａＮ、Ｍｏ（Ａｒイオン注入されたもの）またはＴｉ、Ｅｒを含み、前記第１および第２のソース／ドレイン領域は、Ｒｕ、Ｔａ−ＡｌＮ、Ｍｏ、ＮｉＧｅ、Ｐｔ、ＮｉまたはＷを含むことを特徴とする。
【０１１０】
（１０）  上記（１）ないし（８）のいずれかにおいて、前記ＭＯＳトランジスタのチャネル型がｎ型の場合、前記ゲート電極は、Ｒｕ、Ｔａ−ＡｌＮ、Ｍｏ、ＮｉＧｅ、Ｐｔ、ＮｉまたはＷを含み、前記第１および第２のソース／ドレイン領域は、ＲｕＴａ、Ｔａ、Ｈｆ−ＡｌＮ、ＴａＮ、Ｍｏ（Ａｒイオン注入されたもの）またはＴｉ、Ｅｒを含むことを特徴とする。
【０１１１】
（１１）  半導体装置の製造方法は、半導体基板上にチャネル型が第１導電型であるＭＯＳトランジスタを形成する工程とを含む半導体装置の製造方法であって、前記ＭＯＳトランジスタを形成する工程は、第１および第２のソース／ドレイン領域となる第１および第２の半導体領域、ならびに、第１および第２のチャネル領域を含む、第１導電型半導体領域を形成する工程と、前記第１および第２のチャネル領域上にゲート絶縁膜を介して半導体膜を形成する工程と、前記第１および第２の半導体領域ならびに前記半導体膜を、金属と半導体を含む金属半導体化合物領域に変える工程とを有することを特徴とする。
【０１１２】
（１２）  上記（１１）において、前記第１および第２の半導体領域ならびに前記半導体膜を、金属と半導体を含む金属半導体化合物領域に変える工程は、前記第１および第２の半導体領域を、第１の金属と前記半導体とを含む第１の金属半導体化合物領域に変える工程と、その後、前記半導体膜を、前記第１の金属と異なる第２の金属と半導体とを含む第２の金属半導体化合物領域に変える工程とを含むことを特徴とする。
【０１１３】
（１３）  上記（１１）において、前記第１および第２の半導体領域ならびに前記半導体膜を、金属と半導体を含む金属半導体化合物領域に変える工程は、前記１および第２の半導体領域ならびに前記半導体膜を、同じ金属を含む金属半導体化合物領域に変える工程を含むことを特徴とする。
【０１１４】
（１４）  半導体装置の製造方法は、半導体基板上にチャネル型が第１導電型であるＭＯＳトランジスタを形成する工程とを含む半導体装置の製造方法であって、前記ＭＯＳトランジスタを形成する工程は、第１および第２のソース／ドレイン領域となる第１および第２の半導体領域、ならびに、第１および第２のチャネル領域を含む、第１導電型半導体領域を形成する工程と、前記第１および第２のチャネル領域上にゲート絶縁膜を介して半導体膜を形成する工程と、前記第１および第２の半導体領域ならびに前記半導体膜を除去した領域上に、金属材料を堆積する工程とを有することを特徴とする。
【０１１５】
なお、本発明は上記実施形態に限定されるものではない。例えば、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１１６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの模式図。
【図２】本発明の第２の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの模式図。
【図３】本発明の第３の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの製造プロセスを示す。
【図４】図３に続く同トランジスタの製造プロセスを示す斜視図。
【図５】図４に続く同トランジスタの製造プロセスを示す斜視図。
【図６】図５に続く同トランジスタの製造プロセスを示す斜視図。
【図７】図６に続く同トランジスタの製造プロセスを示す斜視図。
【図８】図７に続く同トランジスタの製造プロセスを示す斜視図。
【図９】図８に続く同トランジスタの製造プロセスを示す斜視図。
【図１０】図９に続く同トランジスタの製造プロセスを示す斜視図。
【図１１】図１０に続く同トランジスタの製造プロセスを示す斜視図。
【図１２】図１１に続く同トランジスタの製造プロセスを示す斜視図。
【図１３】図１２に続く同トランジスタの製造プロセスを示す斜視図。
【図１４】図１３に続く同トランジスタの製造プロセスを示す斜視図。
【図１５】図１３に続く同トランジスタの製造プロセスを示す斜視図。
【図１６】図１５のＡ−Ａ方向の断面図。
【図１７】発明の第４の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの製造プロセスを示す斜視図。
【図１８】図１７に続く同トランジスタの製造プロセスを示す斜視図。
【図１９】図１８に続く同トランジスタの製造プロセスを示す斜視図。
【図２０】図１９に続く同トランジスタの製造プロセスを示す斜視図。
【図２１】図２０に続く同トランジスタの製造プロセスを示す斜視図。
【図２２】図２１に続く同トランジスタの製造プロセスを示す斜視図。
【図２３】図２２に続く同トランジスタの製造プロセスを示す斜視図。
【図２４】図２３のＡ−Ａ方向の断面図。
【図２５】発明の第５の実施形態に係るＳｃｈｏｔｔｋｙ−Ｓ／Ｄ構造を含むＭＯＳトランジスタの製造プロセスを示す斜視図。
【図２６】図２５に続く同トランジスタの製造プロセスを示す斜視図。
【図２７】図２６に続く同トランジスタの製造プロセスを示す斜視図。
【図２８】図２７のＡ−Ａ方向の断面図。
【符号の説明】
【０１１８】
ＣＨ…チャネル領域、１…ボディ、２…ゲート絶縁膜、３…ゲート電極、４…ドレイン領域、１１…ＳＯＩ基板、１２…絶縁層、１３…Ｓｉ層、１５…Ｓｉ−Ｆｉｎ部、１５’…金属半導体化合物膜（ソース／ドレイン領域）、２２…半導体金属化合物ゲート電極、３１…ＳＯＩ基板、３２…絶縁層、３３…Ｓｉ層、３５…Ｓｉ−Ｆｉｎ部、４３…金属半導体化合物膜（ソース／ドレイン領域）、４４…金属半導体化合物ゲート電極、５１…Ｓｉ基板、５４…Ｓｉ層（ボディ）、５６…金属半導体化合物膜（ソース／ドレイン領域）、５７…半導体金属化合物ゲート電極。
【図１】
2006100600.tif 000003
【図２】
2006100600.tif 000004
【図３】
2006100600.tif 000005
【図４】
2006100600.tif 000006
【図５】
2006100600.tif 000007
【図６】
2006100600.tif 000008
【図７】
2006100600.tif 000009
【図８】
2006100600.tif 000010
【図９】
2006100600.tif 000011
【図１０】
2006100600.tif 000012
【図１１】
2006100600.tif 000013
【図１２】
2006100600.tif 000014
【図１３】
2006100600.tif 000015
【図１４】
2006100600.tif 000016
【図１５】
2006100600.tif 000017
【図１６】
2006100600.tif 000018
【図１７】
2006100600.tif 000019
【図１８】
2006100600.tif 000020
【図１９】
2006100600.tif 000021
【図２０】
2006100600.tif 000022
【図２１】
2006100600.tif 000023
【図２２】
2006100600.tif 000024
【図２３】
2006100600.tif 000025
【図２４】
2006100600.tif 000026
【図２５】
2006100600.tif 000027
【図２６】
2006100600.tif 000028
【図２７】
2006100600.tif 000029
【図２８】
2006100600.tif 000030