(57)【要約】【課題】トレンチ側壁の酸化を防止しつつ基板上に熱酸化膜を形成することができる半導体装置の製造方法を提供すること。【解決手段】本発明の半導体装置の製造方法は、トレンチ分離領域を有する基板上に熱酸化膜を形成する工程を備える半導体装置の製造方法であって、熱酸化膜の形成時に、トレンチ分離領域２を酸化防止膜１７で覆うことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
トレンチ分離領域を有する基板上に熱酸化膜を形成する工程を備える半導体装置の製造方法であって、
熱酸化膜の形成時に、トレンチ分離領域を酸化防止膜で覆うことを特徴とする半導体装置の製造方法。
【請求項２】
トレンチ分離領域を有する基板上により薄い熱酸化膜を形成し、
得られた基板上に、トレンチ分離領域を覆うと共に、より厚い酸化膜を形成する領域に開口部を有する酸化防止膜を形成し、
前記開口部を介して、得られた基板上により厚い熱酸化膜を形成する工程を備える半導体装置の製造方法。
【請求項３】
より厚い熱酸化膜形成後に、酸化防止膜を除去し、酸素を含むガス中でアニールを行なうことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
トレンチ分離領域を有する基板上にＣＶＤ酸化膜を形成し、
得られた基板上に、トレンチ分離領域を覆うと共に、より厚い酸化膜を形成する領域に開口部を有する酸化防止膜を形成し、
前記開口部を介して、得られた基板上により厚い熱酸化膜を形成し、
酸化防止膜及びＣＶＤ酸化膜を除去後により薄い熱酸化膜を形成する工程を備える半導体装置の製造方法。
【請求項５】
酸化防止膜は、窒化シリコン膜からなる請求項１〜４のいずれか１つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高性能化，高機能化に伴い、装置上に搭載する素子数は近年飛躍的な増加傾向にある。これを実現すべく微細な加工技術が必要となり、０．２５ｕｍ以降の加工ルールに於いては、トレンチ分離技術が主流となっている。しかしながら、トレンチ分離技術の課題として、Ｓｉ溝を誘電体で埋め込み完了後に実施される熱酸化工程により、トレンチ側壁のＳｉが酸化され、Ｓｉ溝内の体積が増加し、活性領域のＳｉに圧縮応力が加わり、トレンチ近傍のＳｉに結晶欠陥が発生するということがある。
【０００３】
この結晶欠陥は、特にＳＲＡＭ等の高密度パターンで顕著に現れ、又、熱酸化量が多い場合（例えば、５ｖ〜４０ｖの高電圧動作用のゲート酸化膜成長）は、リーク電流増大等のＬＳＩ動作上重大な不具合を生じる。この問題を回避する方法として、図４（ａ）に示すように、基板５１に形成されたトレンチの側面に酸化膜５３を形成した後、窒化膜５５を形成し、その後、トレンチ分離領域５９に誘電体を埋め込む方法が知られている（例えば、特許文献１を参照）。この構造により、その後の熱酸化によるトレンチ側壁の酸化は、前記窒化膜５５により防止され、トレンチ内の体積増加は抑制される。
【特許文献１】特開２００４−４７５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のような従来の製造方法では、図４（ｂ）に示すように、トレンチ分離領域５９と活性領域６１の境界６３に窒化膜５５が存在することにより、活性領域６１に形成するゲート酸化膜６５の膜厚が境界６３付近で薄くなってしまう場合がある。
【０００５】
また、２種類以上のゲート酸化膜を有する半導体装置に於いては、ゲート酸化膜作り分けの際のウェットエッチにより、図４（ｃ）に示すように、前記窒化膜５５が突起状に残る場合がある。
【０００６】
さらに、従来法にて、２種類以上のゲート酸化膜を作り分ける場合、厚膜ゲート酸化膜６５ａを形成後、薄膜ゲート酸化膜６５ｂを形成する場合があるが、この場合、薄膜ゲート酸化膜６５ｂは、薄膜ゲート酸化膜を形成する領域にある厚膜ゲート酸化膜６５ａを一旦除去した後、再度の熱酸化などにより薄膜ゲート酸化膜６５ｂを形成する。厚膜ゲート酸化膜６５ａを除去する際、同時にトレンチ分離領域５９にある酸化膜も除去してしまう場合がある。この場合、分離領域５９と活性領域６１の段差が６７大きくなる問題が生じる（図４（ｄ）参照）。
【０００７】
本発明は係る事情に鑑みてなされたものであり、トレンチ側壁の酸化を防止しつつ基板上に熱酸化膜を形成することができる半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、トレンチ分離領域を有する基板上に熱酸化膜を形成する工程を備える半導体装置の製造方法であって、熱酸化膜の形成時に、トレンチ分離領域を酸化防止膜で覆うことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、熱酸化膜の形成時に、トレンチ分離領域が酸化防止膜で覆われているので、トレンチ側壁の酸化が防止される。これにより、トレンチ側壁の酸化に起因する基板の結晶欠陥を防止することができる。
【発明を実施するための最良の形態】
【００１０】
１．第１の実施形態
第１の実施形態に係る半導体装置の製造方法は、トレンチ分離領域を有する基板上に熱酸化膜を形成する工程を備える半導体装置の製造方法であって、熱酸化膜の形成時に、トレンチ分離領域を酸化防止膜で覆うことを特徴とする。
【００１１】
基板には、熱酸化可能なものを用いることができ、例えば、シリコン基板などを用いることができるが、これに限定されず、本発明の目的を達成可能な種々の半導体基板を用いることができる。トレンチ分離領域は、例えば、基板にトレンチ溝を形成し、この溝内に絶縁体を埋め込むことによって形成することができる。本発明は、基板表面の熱酸化時にトレンチの側壁が酸化されるという課題を解決するものであるから、本発明の「トレンチ分離領域」には、上記酸化が問題となりうる種々の形状のものが含まれる。例えば、基板表面に対して、トレンチ側壁が、垂直になっているもの、若しくはテーパー状になっているものや、トレンチ側壁が平面であるもの、曲面であるものなどがこれには含まれる。
酸化防止膜は、トレンチ側壁が酸化されるのを防止するための膜であり、例えば、外気中の酸素に対する透過性が小さい膜であり、具体的には、例えば、窒化シリコン膜などである。酸化防止膜の厚さは、酸化防止効果を発揮できる程度であればよく、例えば窒化シリコン膜を用いる場合には、１０〜２０ｎｍとすることが好ましい。
【００１２】
２．第２の実施形態
第２の実施形態に係る半導体装置の製造方法は、トレンチ分離領域を有する基板上により薄い熱酸化膜を形成し、得られた基板上に、トレンチ分離領域を覆うと共に、より厚い酸化膜を形成する領域に開口部を有する酸化防止膜を形成し、前記開口部を介して、得られた基板上により厚い熱酸化膜を形成する工程を備える。
【００１３】
２−１．トレンチ分離領域を有する基板上により薄い熱酸化膜を形成する工程
基板、トレンチ分離領域などについての説明は、第１の実施形態と同様である。「より薄い熱酸化膜」とは、後述する「より厚い熱酸化膜」よりも薄い熱酸化膜を意味する。
【００１４】
２−２．得られた基板上に、トレンチ分離領域を覆うと共に、より厚い酸化膜を形成する領域に開口部を有する酸化防止膜を形成する工程
「得られた基板上に」とは、例えば、前工程で形成された膜上、すなわち、より薄い熱酸化膜上に、ということを意味するが、前工程と本工程との間に、別途、保護膜などを形成する工程がある場合には、その膜を介して得られた基板上に、ということを意味する。
【００１５】
酸化防止膜自体についての説明は、第１の実施形態と同様である。トレンチ分離領域を予め酸化防止膜で覆っておくと、後の、より厚い熱酸化膜形成工程でトレンチが酸化されるのを防ぐことができる。
【００１６】
また、酸化防止膜は、より厚い酸化膜を形成する領域に開口部を有する。このような酸化防止膜を形成することにより、容易に、より厚い熱酸化膜が形成される領域と、より薄い熱酸化膜が形成される領域とを作り分けることができる。例えば、基板上に動作電圧の異なる二種類のトランジスタを形成したい場合、低電圧動作用のトランジスタ形成領域では、この領域全体を酸化防止膜で覆って、この領域では、トレンチ側壁での酸化も基板表面での酸化も起きないようにする。一方、高電圧動作用のトランジスタ形成領域では、ゲート絶縁膜形成領域以外の部分（例えば、トレンチ分離領域とソース・ドレイン形成領域）を酸化防止膜で覆って、覆った領域では基板の酸化が起きないようにする。このようにするためには、ゲート絶縁膜形成領域に開口部を有する酸化防止膜を基板上に形成すればよく、本発明によれば、極めて簡易な方法で、動作電圧の異なる二種類のトランジスタを形成することができる。
【００１７】
２−３．前記開口部を介して、得られた基板上により厚い熱酸化膜を形成する工程
より厚い熱酸化膜は、一旦、エッチングなどによって、より薄い熱酸化膜を除去した後に、再度の熱酸化により形成してもよく、また、より薄い熱酸化膜を除去せずに、そのまま、再度の熱酸化を行うことにより形成してもよい。
【００１８】
また、より厚い熱酸化膜形成後に、酸化防止膜を除去し、酸素を含むガス中でアニールを行なってもよく、この場合、熱酸化膜の特性を安定させることができ、例えば、熱酸化膜をゲート絶縁膜として使用するとき、その信頼性を向上させることができる。なお、「酸素を含むガス」には、酸素ガスや、酸素と窒素の混合ガスなどが含まれる。
【００１９】
３．第３の実施形態
第３の実施形態に係る半導体装置の製造方法は、トレンチ分離領域を有する基板上にＣＶＤ酸化膜を形成し、得られた基板上に、トレンチ分離領域を覆うと共に開口部を有する酸化防止膜を形成し、前記開口部を介して、得られた基板上により厚い熱酸化膜を形成し、
酸化防止膜及びＣＶＤ酸化膜を除去後により薄い熱酸化膜を形成する工程を備える。
【００２０】
第３の実施形態では、より薄い熱酸化膜の代わりに、ＣＶＤ酸化膜を形成し、より厚い熱酸化膜を形成した後で、より薄い熱酸化膜を形成する。この場合、より薄い熱酸化膜は、より厚い熱酸化膜の形成時に、ダメージを受けず、その特性が向上する。
本実施形態では、ＣＶＤ酸化膜を介して基板上に酸化防止膜を形成しているが、これは、酸化防止膜を基板上に直接形成すると、熱歪みにより結晶欠陥が生じる場合があるからである。従って、熱歪みに対して高い耐性を有する基板を用いる場合などには、トレンチ分離領域を有する基板上に、トレンチ分離領域を覆うと共に開口部を有する酸化防止膜を形成してもよい。
【００２１】
なお、いずれかの実施形態についての説明は、その趣旨に反しない限り、それ以外の実施形態についても当てはまる。
【実施例１】
【００２２】
本発明の実施例を図１及び２の工程断面図を用いて説明する。
（１）まず、シリコン基板１を熱酸化し、５０〜２００ｎｍの熱酸化膜３を形成する。この酸化膜３上に、例えばＣＶＤ法により、１００ｎｍ〜２００ｎｍの第１シリコン窒化膜５を堆積する。
次に所定のパターンのフォトレジスト層をマスクとして第１シリコン窒化膜５に開口部を形成し、パターニングに用いたフォトレジスト層を除去し、図１（ａ）に示す構造を得る。
【００２３】
（２）次に、第１シリコン窒化膜５をマスクとして、酸化膜３及び半導体基板１をエッチングし、約０．４ｕｍ〜０．６ｕｍのトレンチ溝７を形成し、図１（ｂ）に示す構造を得る。
【００２４】
（３）次にトレンチ溝７の内壁を熱酸化し、５ｎｍ〜５０ｎｍの側壁酸化膜９を形成し、ＣＶＤ法により、埋め込み酸化膜１１を堆積させ、トレンチ溝を酸化膜１１で完全に埋め込む。その後、ＣＭＰ(Chemical Mechanical Polishing)法により、第１シリコン窒化膜５をストッパーとして、酸化膜１１を研磨し、表面の平坦化を行ない、トレンチ分離領域２を形成する。次に、第１シリコン窒化膜５を例えば熱リン酸等により選択的に除去し、図１（ｃ）に示す構造を得る。
【００２５】
（４）次に、所定のパターニングとイオン注入を繰り返す事により、Ｐウェル／Ｎウェル領域（１３ａ〜ｄ）の形成及び、ＮＭＯＳ／ＰＭＯＳトランジスタのＶｔｈ調整を行ない、各トランジスタのチャンネルプロファイルを決定し、図１（ｄ）に示す構造を得る。このパターニングとイオン注入の繰り返しは、トランジスタ種に応じて回数が決まり、本実施例に示す、２電源対応（高電圧動作トランジスタと低電圧動作トランジスタ）のＬＳＩの場合、少なくとも４回の繰り返しが必要となる。
【００２６】
（５）酸化膜３を希弗酸により除去した後、まず低電圧動作トランジスタ用のゲート酸化膜１５を２ｎｍ〜５ｎｍを熱酸化により形成する。次に、ＣＶＤ法により第２シリコン窒化膜１７を１０ｎｍ〜２０ｎｍ堆積し、所定のパターンのマスクを用いて、高電圧動作トランジスタ用のゲート酸化膜形成領域１９ａを覆う第２シリコン窒化膜１７をエッチングして取り除き、図２（ｅ）に示す構造を得る。
【００２７】
（６）次に、前記高電圧動作トランジスタのゲート酸化膜形成領域１９ａの、ゲート酸化膜１５を希弗酸処理によりエッチング除去し、シリコン面を露出させ、その後、熱酸化により２０ｎｍ〜６０ｎｍの酸化膜１９を形成し、図２（ｆ）に示す構造を得る。
【００２８】
この際、トレンチ分離領域２は、第２シリコン窒化膜１７でカバーされており、結晶欠陥の原因である、前記酸化膜１９を形成する時の高温の酸化性雰囲気に晒されても、トレンチ内のＳｉ側壁部での酸化膜の堆積は起こり得ない。
その後、第２シリコン窒化膜１７を熱リン酸等により選択的に除去する。
【００２９】
（７）その後、周知の技術により、ウェル１３ａ〜ｃの領域に、ゲート電極２１及び、ソース／ドレイン領域２３，コンタクト電極２５，メタル配線２７を形成し、図２（ｇ）に示す構造を得て、２種類のゲート酸化膜を有する半導体装置を完成させる。
【００３０】
（８）なお、より信頼性の高いゲート酸化膜を得る為に、（６）の第２シリコン窒化膜１７除去後に、酸素を含むガス雰囲気中でのアニールを行なっても、本発明の効果を低下させる事は無い。この場合のアニールは、７５０〜８００℃で、１０〜２０分程度行う。
【実施例２】
【００３１】
実施例２では、実施例１の（５）において、図３に示すように、低電圧動作用ゲート酸化膜１５の代わりに、５〜１０ｎｍのＣＶＤ酸化膜２９を堆積させ、以降同一のフローで厚膜ゲート酸化膜１９を成長させた後、第２シリコン窒化膜１７を除去し、希弗酸により前記ＣＶＤ酸化膜２９を除去し、薄膜ゲート酸化膜領域のシリコン基板を露出させ、２〜５ｎｍの低電圧動作トランジスタ用の薄膜ゲート酸化膜１５を熱酸化により形成する。この場合でも、トレンチ領域に加わる熱酸化量は同一であり、本発明の効果を低下させる事は無い。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の実施例２に係る半導体装置の製造工程を示す断面図である。
【図４】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００３３】
１：シリコン基板、２：トレンチ分離領域、３：熱酸化膜、５：第１シリコン窒化膜、７：トレンチ溝、９：側壁酸化膜、１１：埋め込み酸化膜、１３ａ〜ｄ：ウェル、１５：薄膜ゲート酸化膜、１７：第２シリコン窒化膜、１９：厚膜ゲート酸化膜、２１：ゲート電極、２３：ソース・ドレイン拡散領域、２５：コンタクト電極、２７：メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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