(57)【要約】【課題】誤書き込み確率を低減することができる磁気ランダムアクセスメモリ及びその動作方法を提供すること。【解決手段】磁気ランダムアクセスメモリ１は、磁気抵抗素子１１を有するメモリセル１０と、制御回路２０と、検出回路４０とを備える。制御回路２０は、磁気抵抗素子１１の抵抗値を変化させることによって、メモリセル１０に所望のデータを書き込むための書き込み制御を行う。検出回路４０は、磁気抵抗素子１１の抵抗値を検出し、検出された抵抗値に関する情報ＳＶを制御回路２０に出力する。制御回路２０は、書き込み制御の最中に、検出回路４０からの情報ＳＶに基づいて、所望のデータがメモリセル１０に書き込まれたかどうかの判定を行う。判定の結果がフェイルである場合、制御回路２０は、書き込み制御の期間ＰＷを延長する、または、再書き込み制御を行う。【選択図】      図４
2006277822.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗素子を有するメモリセルと、
前記磁気抵抗素子の抵抗値を変化させることによって、前記メモリセルに所望のデータを書き込むための書き込み制御を行う制御回路と、
前記磁気抵抗素子の抵抗値を検出し、前記検出された抵抗値に関する情報を前記制御回路に出力する検出回路と
を具備し、
前記制御回路は、前記書き込み制御の最中に、前記検出回路からの前記情報に基づいて、前記所望のデータが前記メモリセルに書き込まれたかどうかの判定を行う
磁気ランダムアクセスメモリ。
【請求項２】
請求項１に記載の磁気ランダムアクセスメモリであって、
前記判定の結果がフェイルである場合、
前記制御回路は、前記書き込み制御の期間を延長する
磁気ランダムアクセスメモリ。
【請求項３】
請求項２に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記書き込み制御の期間を１クロックサイクル延長する
磁気ランダムアクセスメモリ。
【請求項４】
請求項１に記載の磁気ランダムアクセスメモリであって、
前記判定の結果がフェイルである場合、
前記制御回路は、前記メモリセルに前記所望のデータを書き込むための再書き込み制御を行う
磁気ランダムアクセスメモリ。
【請求項５】
請求項１に記載の磁気ランダムアクセスメモリであって、
前記判定の結果がフェイルである場合、
前記制御回路は、前記書き込み制御を終了し、前記メモリセルに前記所望のデータを書き込むための再書き込み制御を行う
磁気ランダムアクセスメモリ。
【請求項６】
請求項４又は５に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記再書き込み制御の最中、前記検出回路からの前記情報に基づいて、前記所望のデータが前記メモリセルに書き込まれたかどうかの再判定を行い、
前記再判定の結果がフェイルである場合、前記制御回路は、再度、前記再書き込み制御を行う
磁気ランダムアクセスメモリ。
【請求項７】
請求項６に記載の磁気ランダムアクセスメモリであって、
不良メモリセルのアドレスを記憶する記憶領域を更に具備し、
前記制御回路は、実行された前記再書き込み制御の回数をカウントし、前記回数が所定の回数に達した場合、前記メモリセルのアドレスを前記記憶領域に登録する
磁気ランダムアクセスメモリ。
【請求項８】
請求項１乃至７のいずれかに記載の磁気ランダムアクセスメモリであって、
電流源から前記磁気抵抗素子に所定の読み出し電流を供給するための読み出し配線を更に具備し、
前記検出回路は、前記読み出し配線の電位をモニターし、前記電位を前記情報として出力する
磁気ランダムアクセスメモリ。
【請求項９】
請求項８に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記電位と参照電位とを比較することによって、前記判定を行う
磁気ランダムアクセスメモリ。
【請求項１０】
請求項９に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、トグル書き込み方式で前記書き込み制御を行う
磁気ランダムアクセスメモリ。
【請求項１１】
請求項９又は１０に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記書き込み制御中の第１タイミング近傍でだけ前記読み出し電流が供給されるように前記電流源を制御し、且つ、前記第１タイミングで前記判定を行う
磁気ランダムアクセスメモリ。
【請求項１２】
請求項８に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記電位の時間微分値が所定の基準値に達したかどうかを調べることによって、前記判定を行う
磁気ランダムアクセスメモリ。
【請求項１３】
請求項１２に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記書き込み制御の期間にわたって前記読み出し電流を供給するように、前記電流源を制御する
磁気ランダムアクセスメモリ。
【請求項１４】
請求項１乃至１３のいずれかに記載の磁気ランダムアクセスメモリであって、
前記メモリセルを挟んで交差するように形成された第１配線及び第２配線を更に具備し、
前記制御回路は、前記書き込み制御時、前記第１配線及び前記第２配線のそれぞれに第１電流及び第２電流を流すことによって前記抵抗値を変化させ、
前記第１電流の印加は前記第２電流の印加よりも前に開始し、前記第２電流の印加は前記第１電流の印加より後に終了し、
前記制御回路は、少なくとも前記第２電流が印加されている最中に前記判定を行う
磁気ランダムアクセスメモリ。
【請求項１５】
請求項１４に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、トグル書き込み方式で前記書き込み制御を行い、且つ、前記第２電流だけが印加されている最中に、前記検出された抵抗値に関する前記情報の値と所定の参照値とを比較することによって、前記判定を行う
磁気ランダムアクセスメモリ。
【請求項１６】
請求項１４に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記第１電流の方向を、前記書き込み制御の期間中に反転させる
磁気ランダムアクセスメモリ。
【請求項１７】
請求項１乃至７のいずれかに記載の磁気ランダムアクセスメモリであって、
前記メモリセルを挟んで交差するように形成された第１配線及び第２配線を更に具備し、
前記制御回路は、前記書き込み制御時、前記第１配線及び前記第２配線のそれぞれに第１電流及び第２電流を流すことによって前記抵抗値を変化させ、
前記磁気抵抗素子は、前記第１配線と終端回路との間に接続され、
前記第１電流が、読み出し電流として前記磁気抵抗素子を流れる
磁気ランダムアクセスメモリ。
【請求項１８】
請求項１７に記載の磁気ランダムアクセスメモリであって、
前記検出回路は、前記磁気抵抗素子と前記終端回路を接続する読み出し配線の電位をモニターし、前記電位を前記情報として出力する
磁気ランダムアクセスメモリ。
【請求項１９】
請求項１８に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記電位の時間微分値が所定の基準値に達したかどうかを調べることによって、前記判定を行う
磁気ランダムアクセスメモリ。
【請求項２０】
請求項１７乃至１９のいずれかに記載の磁気ランダムアクセスメモリであって、
前記第２電流の印加は前記第１電流の印加よりも前に開始し、前記第１電流の印加は前記第２電流の印加より後に終了し、
前記制御回路は、少なくとも前記第１電流が印加されている最中に前記判定を行う
磁気ランダムアクセスメモリ。
【請求項２１】
請求項２０に記載の磁気ランダムアクセスメモリであって、
前記制御回路は、前記第２電流の方向を、前記書き込み制御の期間中に反転させる
磁気ランダムアクセスメモリ。
【請求項２２】
（Ａ）磁気抵抗素子を有するメモリセルに所望のデータを書き込むステップと、
（Ｂ）前記メモリセルに前記所望のデータが書き込まれたか否か判定するステップと
を具備し、
前記（Ｂ）ステップは、前記（Ａ）ステップの最中に実行される
磁気ランダムアクセスメモリの動作方法。
【請求項２３】
請求項２２に記載の磁気ランダムアクセスメモリの動作方法であって、
更に、
（Ｃ）前記メモリセルに前記所望のデータが書き込まれていないと判定された場合、前記（Ａ）ステップの期間を延長するステップ
を具備する
磁気ランダムアクセスメモリの動作方法。
【請求項２４】
請求項２３に記載の磁気ランダムアクセスメモリの動作方法であって、
前記（Ｃ）ステップにおいて、前記（Ａ）ステップの期間は、１クロックサイクル延長される
磁気ランダムアクセスメモリの動作方法。
【請求項２５】
請求項２２に記載の磁気ランダムアクセスメモリの動作方法であって、
更に、
（Ｃ）前記メモリセルに前記所望のデータが書き込まれていないと判定された場合、前記メモリセルに前記所望のデータを再度書き込むステップ
を具備する
磁気ランダムアクセスメモリの動作方法。
【請求項２６】
請求項２２に記載の磁気ランダムアクセスメモリの動作方法であって、
更に、
（Ｃ０）前記メモリセルに前記所望のデータが書き込まれていないと判定された場合、前記（Ａ）ステップを終了させるステップと、
（Ｃ）前記メモリセルに前記所望のデータを再度書き込むステップと
を具備する
磁気ランダムアクセスメモリの動作方法。
【請求項２７】
請求項２５又は２６に記載の磁気ランダムアクセスメモリの動作方法であって、
更に、
（Ｄ）前記メモリセルに前記所望のデータが書き込まれたか否か判定するステップと、
（Ｅ）前記メモリセルに前記所望のデータが書き込まれていないと判定された場合、前記（Ｃ）ステップを再度実行するステップと
を具備する
磁気ランダムアクセスメモリの動作方法。
【請求項２８】
請求項２７に記載の磁気ランダムアクセスメモリの動作方法であって、
更に、
（Ｆ）前記（Ｃ）ステップの回数が所定の回数に達した場合、前記メモリセルのアドレスを記憶領域に登録するステップを
具備する
磁気ランダムアクセスメモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ及びその動作方法に関する。特に、本発明には、磁気ランダムアクセスメモリにおける書き込み制御に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ；Magnetic Random Access Memory）は、高集積・高速動作の観点から有望な不揮発性メモリである。ＭＲＡＭのメモリセルには、ＡＭＲ（Anisotropic MagnetoResistance）効果、ＧＭＲ（Giant MagnetoResistance）効果、及びＴＭＲ（Tunnel MagnetoResistance）効果といった磁気抵抗効果を示す磁気抵抗素子が利用される。
【０００３】
図１は、一般的な磁気抵抗素子１１０の構造を示す模式図である。この磁気抵抗素子１１０は、下部電極層１１１、反強磁性層１１２、固定磁性層（ピン層）１１３、バリア層１１４、自由磁性層（フリー層）１１５及び上部電極層１１６を含んでいる。バリア層１１４は、絶縁膜あるいは金属膜を含む非磁性層であり、固定磁性層１１３と自由磁性層１１５に挟まれている。固定磁性層１１３と自由磁性層１１５とは、いずれも、自発磁化を有する強磁性層を含んでいる。固定磁性層１１３の自発磁化の向き（orientation）は所定の方向に固定されている。一方、自由磁性層１１５の自発磁化の向きは反転可能であり、固定磁性層１１３の自発磁化の向きと平行、又は反平行になることが許されている。
【０００４】
固定磁性層１１３と自由磁性層１１５の自発磁化の向きが“反平行”である場合の磁気抵抗素子１１０の抵抗値は、磁気抵抗効果により、それらが“平行”である場合の抵抗値よりも大きくなることが知られている。ＭＲＡＭは、この磁気抵抗素子１１０をメモリセルとして用い、この抵抗値の変化を利用することによってデータを不揮発的に記憶する。一方、メモリセルのデータの書き換えは、自由磁性層１１５の自発磁化の向きを反転させることによって行われる。具体的には、自由磁性層１１５の磁化容易軸が書き込みワード線あるいは書き込みビット線と平行になるように、メモリセルは配置されている。そして、これら書き込みワード線と書き込みビット線に、それぞれ書き込み電流ＩＷＬ及びＩＢＬが供給される。書き込み電流ＩＷＬ，ＩＢＬが所定の条件を満たす場合、その書き込み電流により発生する外部磁界によって、自由磁性層１１５の自発磁化の向きが反転する。
【０００５】
また、特許文献１には、ＭＲＡＭにおけるデータ書き込み方式の一つとして、「トグル書き込み方式（Toggle Write Mode）」が開示されている。
【０００６】
図２は、トグル書き込み方式のＭＲＡＭにおいて用いられる磁気抵抗素子１２０の構造を示す模式図である。この磁気抵抗素子１２０は、下部電極層１２１、反強磁性層１２２、固定磁性層（ピン層）１２３、バリア層１２４、自由磁性層（フリー層）１２５及び上部電極層１２６を含んでいる。自由磁性層１２５は、「反強磁性的」に結合した第１磁性膜１３１と第２磁性膜１３２を含み、第１磁性膜１３１と第２磁性膜１３２との間には、薄い非磁性膜１３３が挟まれている。この反強磁性結合により、図２中の矢印で示されているように、第１磁性膜１３１と第２磁性膜１３２の自発磁化の方向は、安定状態において反平行となる。また、トグル書き込み方式のメモリセルにおいては、磁性膜１３１、１３２の磁化容易軸が、書き込みワード線あるいは書き込みビット線と約４５度の角をなす。
【０００７】
図２において、第１磁性膜１３１の自発磁化の向きと固定磁性層１２３の自発磁化の向きは“反平行”である第１状態が示されている。一方、図示されない第２状態においては、第１磁性膜１３１の自発磁化の向きと固定磁性層１２３の自発磁化の向きは“平行”となる。磁気抵抗効果により、第１状態における磁気抵抗素子１２０の抵抗値は、第２状態における抵抗値よりも大きくなる。トグル書き込み方式のＭＲＡＭは、この磁気抵抗素子１２０をメモリセルとして用い、抵抗値の変化を利用することによってデータを不揮発的に記憶する。
【０００８】
一方、メモリセルのデータの書き換えは、磁性膜１３１、１３２の自発磁化の向きを反転させることによって行われる。ここで、磁性膜１３１及び１３２は、互いに反強磁性的に結合しているため、一方の自発磁化が反転した場合、反平行状態を保つように、他方の自発磁化も反転する。つまり、トグル書き込み方式によれば、自由磁性層１２５の磁化状態は、書き込み動作の度に、「第１状態」と「第２状態」の間でトグルスイッチのように変化する。尚、トグル書き込み方式によれば、データの書き込みの前に、対象メモリセルに格納されているデータの読み出しが行われ、格納データと書き込みデータが異なっている場合にのみ、書き込み動作が実行される。
【０００９】
以上に示されたように、ＭＲＡＭの書き込み動作においては、エネルギーバリアを超えて自由磁性層の磁化状態を変化させる必要がある。そのため、メモリセルに所望のデータが書き込めない確率（以下、「誤書き込み確率」と参照される）が存在する。消費電力を抑制するために書き込み電流を小さくしたり、高速化のため書き込み時間を短くしたりすることは、この誤書き込み確率の増加の原因となる。
【００１０】
特許文献２には、書き込み不良の抑制を目的とした不揮発性磁気薄膜メモリ装置の記録再生方法が開示されている。この記録再生方法によれば、情報の記録が行われる前に、試し書き用のメモリセルに試し書きが行われる。その試し書きの記録確認が行われた後、正規のデータ書き込みが実行される。この場合、書き込み時間は増大するが、温度環境が異なる状況においても正常に書き込み動作が行われる確率が上がる。
【００１１】
【特許文献１】米国特許ＵＳ６５４５９０６号
【特許文献２】特開２００３−１１５５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、誤書き込み確率を低減することができる磁気ランダムアクセスメモリ及びその動作方法を提供することにある。
【００１３】
本発明の他の目的は、誤書き込み確率を低減し、且つ、書き込み時間の増大を抑制することができる磁気ランダムアクセスメモリ及びその動作方法を提供することにある。
【００１４】
本発明の更に他の目的は、動作速度の低下を防止することができる磁気ランダムアクセスメモリ及びその動作方法を提供することにある。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の第１の観点において、磁気ランダムアクセスメモリ（１）は、磁気抵抗素子（１１）を有するメモリセル（１０）と、制御回路（２０）と、検出回路（４０）とを備える。制御回路（２０）は、磁気抵抗素子（１１）の抵抗値を変化させることによって、メモリセル（１０）に所望のデータ（ＤＷ）を書き込むための書き込み制御を行う。検出回路（４０）は、磁気抵抗素子（１１）の抵抗値を検出し、検出された抵抗値に関する情報（ＳＶ）を制御回路（２０）に出力する。制御回路（２０）は、書き込み制御の最中に、検出回路（４０）からの情報（ＳＶ）に基づいて、所望のデータ（ＤＷ）がメモリセル（１０）に書き込まれたかどうかの判定を行う。
【００１７】
この磁気ランダムアクセスメモリ（１）において、上記判定の結果がフェイルである場合、制御回路（２０）は、書き込み制御の期間（ＰＷ）を延長する。例えば、制御回路（２０）は、書き込み制御の期間（ＰＷ）を１クロックサイクル延長する。従って、誤書き込み確率が低減される。また、上記判定は書き込み制御の最中に行われるため、書き込み時間の増大が抑制される。
【００１８】
また、この磁気ランダムアクセスメモリ（１）において、上記判定の結果がフェイルである場合、制御回路（２０’）は、メモリセル（１０）に所望のデータ（ＤＷ）を書き込むための再書き込み制御を行う。ここで、制御回路（２０’）は、書き込み制御を強制的に終了した後に、メモリセル（１０）に所望のデータ（ＤＷ）を書き込むための再書き込み制御を行うと好適である。これにより、誤書き込み確率が低減される。また、上記判定は書き込み制御の最中に行われるため、書き込み時間の増大が抑制される。
【００１９】
制御回路（２０）は、再書き込み制御の最中、検出回路（４０）からの情報（ＳＶ）に基づいて、所望のデータ（ＤＷ）がメモリセル（１０）に書き込まれたかどうかの再判定を行う。再判定の結果がフェイルである場合、制御回路（２０）は、再度、再書き込み制御を行う。この磁気ランダムアクセスメモリ（１）は、不良メモリセルのアドレスを記憶する記憶領域（５２）を更に備えてもよい。この場合、制御回路（２０）は、実行された再書き込み制御の回数をカウントし、回数が所定の回数に達した場合、そのメモリセル（１０）のアドレスを記憶領域（５２）に登録する。
【００２０】
本発明に係る磁気ランダムアクセスメモリ（１）は、電流源（３０）から磁気抵抗素子（１１）に所定の読み出し電流（Ｉ３１）を供給するための読み出し配線（３１）を更に備える。この時、検出回路（４０）は、読み出し配線（３１）の電位（Ｖ３１）をモニターし、その電位（Ｖ３１）を上記情報（ＳＶ）として出力する。
【００２１】
この磁気ランダムアクセスメモリ（１）において、制御回路（２０）は、電位（Ｖ３１）と参照電位（Ｖｒｅｆ）とを比較することによって、上記判定を行う。制御回路（２０）は、トグル書き込み方式で書き込み制御を行ってもよい。また、制御回路（２０）は、書き込み制御中の第１タイミング（ＴＪ）近傍でだけ読み出し電流（Ｉ３１）が供給されるように電流源（３０）を制御し、且つ、第１タイミング（ＴＪ）で判定を行ってもよい。
【００２２】
また、この磁気ランダムアクセスメモリ（１）において、制御回路（２０）は、電位の時間微分値（ΔＶ３１）が所定の基準値（Ｒｅｆ１、Ｒｅｆ２）に達したかどうかを調べることによって、上記判定を行う。制御回路（２０）は、書き込み制御の期間（ＰＷ）にわたって読み出し電流（Ｉ３１）を供給するように、電流源（３０）を制御する。
【００２３】
本発明に係る磁気ランダムアクセスメモリ（１）は、メモリセル（１０）を挟んで交差するように形成された第１配線（２３）及び第２配線（２４）を更に備える。制御回路（２０）は、書き込み制御時、第１配線（２３）及び第２配線（２４）のそれぞれに第１電流（Ｉ２３）及び第２電流（Ｉ２４）を流すことによって抵抗値を変化させる。第１電流（Ｉ２３）の印加は第２電流（Ｉ２４）の印加よりも前に開始し、第２電流（Ｉ２４）の印加は第１電流（Ｉ２３）の印加より後に終了する。この時、制御回路（２０）は、少なくとも第２電流（Ｉ２４）が印加されている最中に上記判定を行う。
【００２４】
この磁気ランダムアクセスメモリ（１）において、制御回路（２０）は、トグル書き込み方式で書き込み制御を行ってもよい。この時、制御回路（２０）は、第２電流（Ｉ２４）だけが印加されている最中に、検出された抵抗値に関する情報（ＳＶ）の値と所定の参照値（Ｖｒｅｆ）とを比較することによって、上記判定を行う。
【００２５】
また、本発明に係る磁気ランダムアクセスメモリ（１’）は、メモリセル（１０）を挟んで交差するように形成された第１配線（２３）及び第２配線（２４）を更に備える。制御回路（２０）は、書き込み制御時、第１配線（２３）及び第２配線（２４）のそれぞれに第１電流（Ｉ２３）及び第２電流（Ｉ２４）を流すことによって抵抗値を変化させる。磁気抵抗素子（１１）は、第１配線（２３）と終端回路（６０）との間に接続され、第１電流（Ｉ２３）が、読み出し電流として磁気抵抗素子（１１）を流れる。
【００２６】
この磁気ランダムアクセスメモリ（１’）において、検出回路（４０）は、磁気抵抗素子（１１）と終端回路（６０）を接続する読み出し配線（６１）の電位をモニターし、その電位（Ｖ６１）を上記情報（ＳＶ）として出力する。制御回路（２０）は、電位（Ｖ６１）の時間微分値（ΔＶ６１）が所定の基準値（Ｒｅｆ１、Ｒｅｆ２）に達したかどうかを調べることによって、上記判定を行うと好ましい。第２電流（Ｉ２４）の印加は第１電流（Ｉ２３）の印加よりも前に開始し、第１電流（Ｉ２３）の印加は第２電流（Ｉ２４）の印加より後に終了する。この時、制御回路（２０）は、少なくとも第１電流（Ｉ２３）が印加されている最中に判定を行う。また、制御回路（２０）は、第２電流（Ｉ２４）の方向を、書き込み制御の期間（ＰＷ）中に反転させてもよい。
【００２７】
本発明の第２の観点において、磁気ランダムアクセスメモリ（１）の動作方法は、（Ａ）磁気抵抗素子（１１）を有するメモリセル（１０）に所望のデータ（ＤＷ）を書き込むステップと、（Ｂ）メモリセル（１０）に所望のデータ（ＤＷ）が書き込まれたか否か判定するステップとを有する。上記（Ｂ）ステップは、上記（Ａ）ステップの最中に実行される。
【００２８】
この磁気ランダムアクセスメモリ（１）の動作方法は、更に、（Ｃ）メモリセル（１０）に所望のデータ（ＤＷ）が書き込まれていないと判定された場合、上記（Ａ）ステップの期間（ＰＷ）を延長するステップを有してもよい。この（Ｃ）ステップにおいて、上記（Ａ）ステップの期間（ＰＷ）は、例えば１クロックサイクル延長される。
【００２９】
また、磁気ランダムアクセスメモリ（１）の動作方法は、更に、（Ｃ）メモリセル（１０）に所望のデータ（ＤＷ）が書き込まれていないと判定された場合、メモリセル（１０）に所望のデータ（ＤＷ）を再度書き込むステップを有してもよい。
【００３０】
また、磁気ランダムアクセスメモリ（１）の動作方法は、更に、（Ｃ０）メモリセル（１０）に所望のデータ（ＤＷ）が書き込まれていないと判定された場合、上記（Ａ）ステップを終了させるステップと、（Ｃ）メモリセル（１０）に所望のデータ（ＤＷ）を再度書き込むステップとを有してもよい。
【００３１】
この磁気ランダムアクセスメモリ（１）の動作方法は、更に、（Ｄ）メモリセル（１０）に所望のデータ（ＤＷ）が書き込まれたか否か判定するステップと、（Ｅ）メモリセル（１０）に所望のデータ（ＤＷ）が書き込まれていないと判定された場合、上記（Ｃ）ステップを再度実行するステップとを有する。この動作方法は、更に、（Ｆ）上記（Ｃ）ステップの回数が所定の回数に達した場合、メモリセル（１０）のアドレスを記憶領域（５２）に登録するステップを有する。
【発明の効果】
【００３２】
本発明に係る磁気ランダムアクセスメモリ及びその動作方法によれば、誤書き込み確率が低減される。
【００３３】
本発明に係る磁気ランダムアクセスメモリ及びその動作方法によれば、誤書き込み確率が低減され、且つ、書き込み時間の増大が抑制される。
【００３４】
本発明に係る磁気ランダムアクセスメモリ及びその動作方法によれば、動作速度の低下が防止される。
【００３５】
本発明に係る磁気ランダムアクセスメモリ及びその動作方法によれば、回路面積が低減される。
【発明を実施するための最良の形態】
【００３６】
添付図面を参照して、本発明による磁気ランダムアクセスメモリ（ＭＲＡＭ；Magnetic Random Access Memory）及びその動作方法を説明する。
【００３７】
（第１の実施の形態）
図３は、本発明の第１の実施の形態に係るＭＲＡＭ１の構成を示す概略図である。ＭＲＡＭ１は、アレイ状に配置された複数のメモリセル１０を備えている。各メモリセル１０は磁気抵抗素子１１を有し、その抵抗値の変化を利用することによってデータを記憶する。その磁気抵抗素子１１は、自由磁性層（フリー層）１２、固定磁性層（ピン層）１４、及びそれら自由磁性層１２と固定磁性層１４に挟まれる非磁性層１３を有している（図１参照）。
【００３８】
また、ＭＲＡＭ１は、第１電流制御回路２１及び第２電流制御回路２２を備えている。第１電流制御回路２１は、書き込み動作時、第１書き込み配線（書き込みビット線）２３に第１書き込み電流Ｉ２３を供給するように構成されている。第２電流制御回路２２は、書き込み動作時、第２書き込み配線（書き込みワード線）２４に、第２書き込み電流Ｉ２４を供給するように構成されている。第１書き込み配線２３と第２書き込み配線２４は、互いに交差するように形成されており、図３においては、第１書き込み配線２３はＸ方向に沿って、また、第２書き込み配線２４はＸ方向に直交するＹ方向に沿って形成されている。また、第１書き込み配線２３と第２書き込み配線２４は、メモリセル１０を挟むように配置されている。書き込み動作時、第１書き込み電流Ｉ２３及び第２書き込み電流Ｉ２４を所定のタイミングで供給することによって、自由磁性層１２の自発磁化が反転する。
【００３９】
また、ＭＲＡＭ１は、電流源３０を備えている。電流源３０は、例えば定電流源である。電流源３０は、読み出し動作時、読み出し配線（読み出しビット線）３１に読み出し電流Ｉ３１を供給するように構成されている。各メモリセル１０の磁気抵抗素子１１の一端は、この読み出し配線３１に接続されており、その他端は、選択トランジスタ３２を介してグランドに接続されている。選択トランジスタ３２のゲートは、読み出し選択線（読み出しワード線）３３に接続されている。読み出し動作時、ある読み出しビット線３１とある読み出しワード線３３によって、あるメモリセル１０が選択される。電流源３０から供給される読み出し電流Ｉ３１は、選択されたメモリセル１０の磁気抵抗素子１１を通り抜ける。
【００４０】
更に、ＭＲＡＭ１は、書き込み制御回路２０を備えている。書き込み制御回路２０は、第１電流制御回路２１、第２電流制御回路２２、及び電流源３０の動作を制御することにより、本発明に係る書き込み動作の制御（以下、「書き込み制御」と参照される）を行う。具体的には、書き込み制御回路２０は、書き込み対象のメモリセル１０のアドレスを示すアドレス信号ＡＤＤ、及びそのメモリセル１０に書き込まれる書き込みデータＤＷを受け取る。そして、書き込み制御回路２０は、それらアドレス信号ＡＤＤ及び書き込みデータＤＷに基づいて制御信号ＳＣを生成し、その制御信号ＳＣを第１電流制御回路２１、第２電流制御回路２２、及び電流源３０のそれぞれに出力する。第１電流制御回路２１、第２電流制御回路２２、及び電流源３０は、その制御信号ＳＣに応じて、書き込み動作、あるいはその書き込み動作に付随する動作を実行する。これにより、磁気抵抗素子１１の抵抗値が変化し、書き込み対象のメモリセル１０に所望の書き込みデータＤＷが書き込まれる。
【００４１】
更に、ＭＲＡＭ１は、検出回路４０を備えている。この検出回路４０は、磁気抵抗素子１１の抵抗値を検出するための回路である。例えば、図３に示されるように、検出回路４０は、電位モニター４１を含んでおり、その電位モニター４１は、電流源３０と磁気抵抗素子１１の間の読み出し配線３１の電位を検出する。読み出し電流Ｉ３１が一定である時、読み出し配線３１の電位は、磁気抵抗素子１１の抵抗値の変化に応じて変動する。すなわち、読み出し配線３１の電位は、磁気抵抗素子１１の抵抗値を反映する量であり、磁気抵抗素子１１の抵抗値と等価な量として扱われ得る。検出回路４０は、この検出された抵抗値（電位）に関する情報を、検出信号ＳＶとして書き込み制御回路２０に出力する。
【００４２】
ＭＲＡＭ１によれば、データの書き込み及び読み出しには、別々の配線である書き込み配線２３、２４及び読み出し配線３１がそれぞれ用いられる。従って、ＭＲＡＭ１において、書き込み動作中に読み出し動作を実行することも可能である。書き込み制御回路２０は、電流源３０を制御することによって、何時でも検出信号ＳＶを受け取ることができる。後に詳しく説明されるように、本発明に係る書き込み制御回路２０は、書き込み制御の最中に検出信号ＳＶを受け取り、その検出信号ＳＶにより示される抵抗値が所望の書き込みデータに相当しているかどうか判定する。つまり、本発明に係る書き込み制御回路２０は、書き込み制御の最中に、書き込み対象のメモリセル１０に所望の書き込みデータが書き込まれているかどうか判定する。そして、本発明に係る書き込み制御回路２０は、その判定の結果に応じて、書き込み制御を変更する。
【００４３】
図４は、本実施の形態に係る書き込み制御を示すタイミングチャートである。図４において、第１書き込み電流Ｉ２３、第２書き込み電流Ｉ２４、読み出し配線３１の電位Ｖ３１、電位Ｖ３１の時間微分値ΔＶ３１、及び読み出し配線３１に供給される読み出し電流Ｉ３１が示されている。この書き込み制御により、あるメモリセル１０に対して、データの書き込みが行われる。
【００４４】
ＭＲＡＭの書き込み動作において、典型的には、第１書き込み電流Ｉ２３と第２書き込み電流Ｉ２４の一方が印加され始めた後、他方が印加され始める。例えば図４において、時刻ｔ１で第１書き込み電流Ｉ２３の印加が開始し、時刻ｔ２で第２書き込み電流Ｉ２４の印加が開始し、時刻ｔ３で第１書き込み電流Ｉ２３の印加が終了し、時刻ｔ４で第２書き込み電流Ｉ２４の印加が終了する。つまり、第１書き込み電流Ｉ２３の印加は第２書き込み電流Ｉ２４の印加よりも前に開始し、第２書き込み電流Ｉ２４の印加は第１書き込み電流Ｉ２３の印加よりも後に終了する。書き込み制御回路２０は、このようなタイミングで書き込み電流が供給されるように、第１電流制御回路２１及び第２電流制御回路２２を制御する。
【００４５】
自由磁性層１２と固定磁性層１４の磁化方向が平行である状態を“平行状態”とし、それらの磁化方向が反平行である状態を“反平行状態”とする。正常に書き込みが行われる場合、書き込み対象のメモリセル１０の磁気抵抗素子１１の抵抗値は、ある値からある値へ遷移する。例えば、磁気抵抗素子１１が平行状態から反平行状態に遷移する時、抵抗値が増加するため、読み出し配線３１の電位Ｖ３１は、図４中の実線で示されるように変化する。一方、磁気抵抗素子１１が反平行状態から平行状態に遷移する時、抵抗値が減少するため、読み出し配線３１の電位Ｖ３１は、図４中の破線で示されるように変化する。
【００４６】
また、正常に書き込みが行われる場合、自由磁性層１２の自発磁化は、書き込み期間ＰＷ（時刻ｔ１〜ｔ４）中のあるタイミングで反転する。その反転タイミングは、確率論的に決定される。その反転タイミングにおいて、読み出し配線３１の電位Ｖ３１はステップ状に変化する。そのため、電位Ｖ３１の時間微分値ΔＶ３１には、その反転タイミングにおいて、図４に示されるようなパルス状の変化が現れる。
【００４７】
このような電位Ｖ３１や時間微分値ΔＶ３１の変化、すなわち、磁気抵抗素子１１の抵抗値の変化をモニターするため、書き込み制御回路２０は、書き込み期間ＰＷ中に同時に読み出し電流Ｉ３１が流れるように電流源３０を制御する。例えば、図４において、書き込み期間ＰＷを含む期間（時刻ｔ０〜ｔ５）、読み出し電流Ｉ３１が流れる。この読み出し電流Ｉ３１が流れている期間、書き込み制御回路２０は、磁気抵抗素子１１の抵抗値に関する情報（電位Ｖ３１，微分値ΔＶ３１）を取得することができる。
【００４８】
本発明に係るＭＲＡＭ１によれば、書き込み期間ＰＷの間のあるタイミングＴＪにおいて、書き込み制御回路２０は、抵抗値に関する情報（電位Ｖ３１，微分値ΔＶ３１）を解析する。具体的には、書き込み制御回路２０は、書き込み期間ＰＷ中のあるタイミングＴＪにおいて、磁気抵抗素子１１の抵抗値が書き込みデータに相当する値に変化しているかどうか判定する。言い換えれば、書き込み制御回路２０は、書き込み制御の真最中に、検出信号ＳＶに基づいて、書き込みが正常に行われたかどうかを判定する。この書き込み制御回路２０による判定のタイミングＴＪは、以下、「判定タイミング」と参照される。
【００４９】
判定タイミングＴＪは、書き込み期間（書き込み制御期間）ＰＷの中にあり、書き込み電流Ｉ２３，Ｉ２４の両方が０になる時刻ｔ４より前に位置する。また、判定タイミングＴＪは、正常書き込み時には自発磁化が既に反転しているようなタイミングであることが好ましく、書き込み期間ＰＷの後半にあることが好ましい。そのため、判定タイミングＴＪは、少なくとも第２書き込み電流Ｉ２４が供給されている期間（時刻ｔ２〜ｔ４）の中にあることが好適である。更に好適には、判定タイミングＴＪは、第２書き込み電流Ｉ２４だけが供給されている期間（時刻ｔ３〜ｔ４）の中に位置する。
【００５０】
尚、第１書き込み電流Ｉ２３と第２書き込み電流Ｉ２４の印加が同時に開始してもよい。また、第１書き込み電流Ｉ２３と第２書き込み電流Ｉ２４の印加が同時に終了してもよい。更に、第１書き込み電流Ｉ２３の印加タイミングと第２書き込み電流Ｉ２４の印加タイミングが逆になってもよい。つまり、時刻ｔ１で第２書き込み電流Ｉ２４の印加が開始し、時刻ｔ２で第１書き込み電流Ｉ２３の印加が開始し、時刻ｔ３で第２書き込み電流Ｉ２４の印加が終了し、時刻ｔ４で第１書き込み電流Ｉ２３の印加が終了する。この場合、判定タイミングＴＪは、少なくとも第１書き込み電流Ｉ２３が供給されている期間（時刻ｔ２〜ｔ４）の中にあることが好適である。更に好適には、判定タイミングＴＪは、第１書き込み電流Ｉ２３だけが供給されている期間（時刻ｔ３〜ｔ４）の中に位置する。
【００５１】
書き込み制御回路２０が上記判定タイミングにおいて判定を行う方法として、少なくとも２通りの方法が考えられる。
【００５２】
第１の方法は、検出信号ＳＶが示す電位Ｖ３１と所定の基準値との比較である。図４に示されるように、平行状態に対応する電位Ｖ３１と反平行状態に対応する電位Ｖ３１の中間付近に、参照電位Ｖｒｅｆが設定されればよい。書き込み制御回路２０は、判定タイミングＴＪにおける電位Ｖ３１と参照電位Ｖｒｅｆとを比較することにより、その時点でメモリセル１０に書き込まれているデータの値を取得することができる。つまり、書き込み制御回路２０は、所望のデータが正常に書き込まれているかどうかを、書き込み制御中の判定タイミングＴＪにおいて判定することができる。
【００５３】
この第１の方法によれば、少なくとも判定タイミングＴＪ近傍でだけ、読み出し電流Ｉ３１が流れていればよい。例えば、読み出し電流Ｉ３１が印加される期間は、上述の期間（時刻ｔ０〜ｔ５）ではなく、図４中の破線で示された期間であってもよい。書き込み制御回路２０は、書き込み制御期間中の判定タイミングＴＪ近傍でだけ読み出し電流Ｉ３１が供給されるように、電流源３０を制御すればよい。これにより、消費電力が低減される。
【００５４】
第２の方法は、検出信号ＳＶが示す電位Ｖ３１の時間微分値ΔＶ３１と、所定の基準値との比較である。図４に示されるように、時間微分値ΔＶ３１には、自発磁化の反転に応じてパルス状の変化（反転パルス）が現れる。時間微分値ΔＶ３１と所定の基準値Ｒｅｆ１、Ｒｅｆ２とを比較することにより、それら基準値Ｒｅｆ１、Ｒｅｆ２に達する反転パルスを検出することができる。書き込み制御回路２０は、反転パルスが検出されたことを記憶し、判定タイミングＴＪより前に自発磁化が反転したかどうかを判定する。また、書き込み制御回路２０は、検出された反転パルスの極性を記憶し、判定タイミングＴＪより前に検出されたパルス群のうち最後の反転パルス（最終パルス）の極性を調べてもよい。このように、書き込み制御回路２０は、書き込み期間ＰＷにわたって時間微分値ΔＶ３１をモニターすることによって、所望のデータが正常に書き込まれているかどうか判定することができる。
【００５５】
この第２の方法によれば、反転パルスが利用されるため、書き込み時に自発磁化の反転が必要である。従って、第２の方法が採用される場合は、書き込み処理の前に、対象メモリセルのデータの読み出し処理が行われる。読み出されたデータが書き込みデータＤＷと同じ場合、書き込み処理は実行されない。読み出されたデータが書き込みデータＤＷと異なる場合、書き込み処理が実行される。正常に書き込みが行われれば自発磁化の反転が起こるため、時間微分値ΔＶ３１に反転パルスが現れる。この反転パルスに基づいて、所望のデータが正常に書き込まれているかどうか判定することができる。
【００５６】
この第２の方法によれば、反転パルスを検出するために、判定タイミングＴＪ近傍だけでなく反転タイミング近傍においても読み出し電流Ｉ３１が流れている必要がある。例えば、読み出し電流Ｉ３１は、書き込み期間ＰＷ（時刻ｔ１〜ｔ４）の間流れていればよい。つまり、書き込み制御回路２０は、書き込み制御の期間にわたって読み出し電流Ｉ３１が供給されるように、電流源３０を制御すればよい。また、時間微分値ΔＶ３１は、書き込み制御回路２０において算出されてもよいし、検出回路４０において算出されてもよい。後者の場合、検出回路４０は、電位モニター４１の代わりに、微分回路を有していればよい。この場合、検出回路４０は、読み出し配線３１の電位Ｖ３１の代わりに、時間微分値ΔＶ３１を検出信号ＳＶとして、書き込み制御回路２０に出力する。
【００５７】
以上に示されたように、本発明によれば、「書き込み動作」の最中に「読み出し動作」が実行される。このような制御は、ＭＲＡＭであるからこそ可能である。つまり、ＭＲＡＭ１においては、書き込みと読み出しに別々の配線（書き込み配線２３、２４；読み出し配線３１）が用いられるため、書き込み制御中にデータのベリファイを実行することが可能となる。尚、書き込み電流Ｉ２３、Ｉ２４は、例えば２０ｍＡである。また、読み出し電流Ｉ３１は、例えば２０μＡである。従って、書き込み動作の最中に読み出し電流Ｉ３１が流れても、その読み出し電流Ｉ３１によって発生する磁界は、自発磁化の反転やデータの書き込みに影響を及ぼさない。読み出し電流Ｉ３１の大きさは、磁気抵抗素子１１の抵抗値が読み出せる程度で十分である。
【００５８】
判定タイミングＴＪにおける判定の結果が「パス」の場合、すなわち、所望のデータが対象メモリセルに正常に書き込まれている場合、書き込み制御は通常どおり終了する。一方、判定タイミングＴＪにおける判定の結果が「フェイル」の場合、すなわち、所望のデータが対象メモリセルに書き込まれていなかった場合、図４に示されるように、書き込み期間ＰＷが「延長」される。つまり、本実施の形態によれば、判定結果が「フェイル」である場合、書き込み制御回路２０は、書き込み制御の期間を延長する。第１書き込み電流Ｉ２３及び／又は第２書き込み電流Ｉ２４が印加される期間は長くなる。これにより、所望のデータが対象メモリセルに書き込まれる確率が増加し、誤書き込み確率が減少する。その根拠が以下に示される。
【００５９】
図５は、次の文献から引用された、誤書き込み確率の書き込みパルスの継続時間に対する依存を示すグラフである（引用文献：N. D. Rizzo et al., "Thermally activated magnetization reversal in submicron magnetic tunnel junctions for magnetoresistive random access memory", APPLIED PHYSICS LETTERS, Vol.80, No.13, April 1, 2002.）。図５において、縦軸には誤書き込み確率Ｐ（ｔｐ）が示され、横軸には書き込みパルスの継続時間ｔｐが示されている。この書き込みパルスの継続時間ｔｐは、書き込み期間ＰＷに相当する。また、図５には、書き込み電流Ｉが７ｍＡ〜９ｍＡの範囲内で様々な値に設定された複数の例が示されている。
【００６０】
書き込み期間ｔｐが長くなればなる程、誤書き込み確率Ｐ（ｔｐ）が減少するという傾向が、図５より明らかである。書き込み電流Ｉの大きさが変わっても、その傾向は変わらない。つまり、書き込み期間ＰＷが延長されることによって、所望のデータが対象メモリセルに書き込まれる確率が増加し、誤書き込み確率が減少する。ここで、書き込み期間ＰＷを無駄に長くする必要はない。例えば書き込み電流Ｉが約９ｍＡの場合、図５に示されるように、書き込みパルスの継続時間ｔｐが数十ｎｓ長くなると、誤書き込み確率Ｐ（ｔｐ）は格段に減少する。本実施の形態に係るＭＲＡＭ１は、例えば３０ｎｓのクロックサイクルで動作する。従って、書き込み期間ＰＷは、１クロックサイクル延長されれば十分である。
【００６１】
以上に説明されたように、本発明に係るＭＲＡＭ１及びその動作方法によれば、誤書き込み確率が減少する。よって、ＭＲＡＭ１の信頼性が向上する。
【００６２】
また、本発明によれば動作速度の低下が防止される。その理由は以下の通りである。誤書き込み（書き込みエラー）の発生は稀であるため、１回の書き込み制御が終了する度にベリファイが行われると、動作速度が低下してしまう。しかしながら、本発明によれば、１回の書き込み制御の最中にデータのベリファイが実行される。ほとんどの場合は書き込み期間の延長は実施されないので、書き込み時間の増大が抑制される。従って、動作速度の低下が防止される。すなわち、本発明によれば、誤書き込み確率が低減され、且つ、高速動作が維持される。このような制御は、ＭＲＡＭだからこそ可能である。
【００６３】
更に、誤書き込み確率が低減されるため、エラー補正回路（ＥＣＣ（Error Correction Code）回路）は、熱擾乱によるデータ破壊のみを対処すればよい。これにより、エラー補正回路の巨大化が防止される。従って、本発明によれば、回路面積が低減される。
【００６４】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係るＭＲＡＭ１の構成を示す概略図である。図６において、図３に示された構成と共通の構成には同一の符号が付されており、その説明は適宜省略される。本実施の形態に係るＭＲＡＭ１は、書き込み制御回路２０’を備えている。この書き込み制御回路２０’は、第１電流制御回路２１、第２電流制御回路２２、及び電流源３０に制御信号ＳＣを出力し、書き込み制御を行う。また、本実施の形態に係る書き込み制御回路２０’は、カウンタ５１と不良アドレス記憶領域５２を有している。検出回路４０は、検出信号ＳＶを書き込み制御回路２０’に出力する。
【００６５】
図７は、本実施の形態に係る書き込み制御を示すタイミングチャートである。図７において、第１書き込み電流Ｉ２３、第２書き込み電流Ｉ２４、読み出し配線３１の電位Ｖ３１、電位Ｖ３１の時間微分値ΔＶ３１、及び読み出し配線３１に供給される読み出し電流Ｉ３１が示されている。第１の実施の形態と同様の制御・動作に関する説明は、適宜省略される。第１の実施の形態と同様に、書き込み期間ＰＷ中の判定タイミングＴＪにおいて、書き込み制御回路２０’は、検出信号ＳＶに基づいて、書き込みが正常に行われたかどうかを判定する。その判定においては、読み出し配線３１の電位Ｖ３１、あるいは、電位Ｖ３１の微分値ΔＶ３１が用いられればよい。
【００６６】
判定タイミングＴＪにおける判定の結果が「パス」の場合、すなわち、所望のデータが対象メモリセルに正常に書き込まれている場合、書き込み制御は通常どおり終了する。一方、判定タイミングＴＪにおける判定の結果が「フェイル」の場合、すなわち、所望のデータが対象メモリセルに書き込まれていなかった場合、本実施の形態によれば、同様の書き込み制御が再度実行される。この２回目以降の書き込み制御は、「再書き込み制御」と参照される。
【００６７】
この再書き込み制御は、１回目の書き込み制御が規定通り終了した後に、続けて実行されてもよい。あるいは、図７に示されるように、判定タイミングＴＪの後、規定の制御が終了するまでに、１回目の書き込み制御が強制的に終了されてもよい。つまり、書き込み制御回路２０’は、タイミングＴＪにおいて書き込みエラーを検出すると、即座に終了処理を行ってもよい。これにより、１回目の書き込み制御は、規定よりも早い時刻ｔ１０に終了する。再書き込み制御は、強制終了時刻ｔ１０の直後の時刻ｔ１１に開始する。具体的には、時刻ｔ１１で第１書き込み電流Ｉ２３の印加が開始し、時刻ｔ１２で第２書き込み電流Ｉ２４の印加が開始し、時刻ｔ１３で第１書き込み電流Ｉ２３の印加が終了し、時刻ｔ１４で第２書き込み電流Ｉ２４の印加が終了する。尚、再書き込み制御において、１回目の書き込み制御と異なる値の書き込み電流Ｉ２３，Ｉ２４が用いられてもよい。
【００６８】
この再書き込み制御の最中のタイミングＴＪにおいて、再び判定（再判定）が行われる。その再判定の結果が「フェイル」の場合、書き込み制御回路２０’は、再書き込み制御を再度実行する。このように、再書き込み制御が繰り返し実行される。この時、書き込み制御回路２０’のカウンタ５１は、再書き込み制御の回数をカウントする。その回数が所定の回数に達した場合、現在書き込み対象となっているメモリセル１０は、不良メモリセルとして登録される。具体的には、書き込み制御回路２０’は、現在書き込み対象となっているメモリセル１０のアドレスを、不良アドレス記憶領域５２に登録する。そして、現在の書き込みデータＤＷは、代替メモリセルに書き込まれる。以降、不良アドレス記憶領域５２に登録されたアドレスにアクセスが行われる場合、書き込み制御回路２０’は、そのアドレスを、対応する代替メモリセルのアドレスに変換する。
【００６９】
尚、２回連続して書き込みエラーが発生する確率は極めて低いので、再書き込み処理は、１回だけ行われてもよい。つまり、１回目の書き込み処理の後、再書き込みが行われても書き込みエラーが発生するメモリセル１０は、即座に不良メモリセルとして登録されてもよい。また、２回連続して書き込みエラー発生する確率は極めて低いので、再書き込み制御において再判定は行われなくてもよい。
【００７０】
本実施の形態に係るＭＲＡＭ１及びその動作方法によれば、第１の実施の形態による効果と同じ効果が得られる。すなわち、誤書き込み確率が減少し、ＭＲＡＭ１の信頼性が向上する。また、書き込み制御の最中にデータのベリファイが実行されるので、書き込み時間の増大が抑制される。この観点において、判定結果がフェイルである場合、１回目の書き込み制御が強制終了されることが好適である。これにより、動作速度の低下が防止される。更に、誤書き込み確率が低減されるため、エラー補正回路の巨大化が防止される。従って、回路面積が低減される。
【００７１】
（第３の実施の形態）
本発明の第３の実施の形態は、特に、トグル書き込み方式のＭＲＡＭに適用される。つまり、本実施の形態において、磁気抵抗素子１１の自由磁性層１２は、反強磁性的に結合した複数の磁性膜と、磁性膜間に挟まれる非磁性膜を有している（図２参照）。また、磁性膜の磁化容易軸は、第１書き込み配線２３及び第２書き込み配線２４と約４５度の角をなす。その他の構成は、第１の実施の形態における構成（図３）、あるいは第２の実施の形態における構成（図４）と同じである。
【００７２】
書き込み制御回路２０（あるいは書き込み制御回路２０’）は、トグル書き込み方式の書き込み制御を実行する。すなわち、書き込み制御回路２０は、書き込み処理の前に、書き込みターゲットであるメモリセル１０に格納されたデータを読み出し、読み出されたデータと書き込みデータＤＷの比較を行う。読み出されたデータと書き込みデータＤＷが異なる場合にのみ、書き込み処理が実行される。
【００７３】
図８は、本実施の形態に係る書き込み制御を示すタイミングチャートである。図８において、第１書き込み電流Ｉ２３、第２書き込み電流Ｉ２４、及び読み出し配線３１の電位Ｖ３１が示されている。既出の実施の形態と同様の制御・動作に関する説明は、適宜省略される。磁気抵抗素子１１が平行状態から反平行状態に遷移する時、抵抗値が増加するため、読み出し配線３１の電位Ｖ３１は、図８中の実線で示されるように変化する。一方、磁気抵抗素子１１が反平行状態から平行状態に遷移する時、抵抗値が減少するため、読み出し配線３１の電位Ｖ３１は、図８中の破線で示されるように変化する。ここで、トグル書き込み方式の場合、既出の実施の形態で示された通常の方式と異なり、自発磁化の反転は急激には起こらない。図８に示されるように、既出の実施の形態（図４、図７参照）と比較して、磁気抵抗素子１１の抵抗値の変化は緩やかであり、読み出し配線３１の電位Ｖ３１の変化も緩やかである。
【００７４】
本実施の形態に係る書き込み制御回路２０も、書き込み期間ＰＷ中の判定タイミングＴＪにおいて、検出信号ＳＶに基づいて、書き込みが正常に行われたかどうかを判定する。上述の通り、トグル書き込み方式によれば、読み出し配線３１の電位Ｖ３１の変化は、緩やかである。よって、電位Ｖ３１の時間微分値ΔＶ３１に、自発磁化の反転を顕著に示す反転パルスは現れにくい。そのため、本実施の形態によれば、書き込みが正常に行われたかどうかの判定は、検出信号ＳＶが示す電位Ｖ３１と参照電位Ｖｒｅｆを比較することにより行われる（第１の方法）。
【００７５】
また、時刻ｔ２〜ｔ３の期間、電位Ｖ３１を示す実線と破線との間の差は小さい。トグル書き込み方式によれば、自発磁化が反転するか否かは、第１書き込み電流Ｉ２３の印加が終了するタイミング（時刻ｔ３）以降であることが多い。従って、本実施の形態において、判定タイミングＴＪは、第２書き込み電流Ｉ２４だけが供給されている期間（時刻ｔ３〜ｔ４）の中にあることが好適である。判定タイミングＴＪが、書き込み電流の印加が全て終了する時刻ｔ４の直前であると更に好ましい。
【００７６】
判定タイミングＴＪにおける判定の結果が「フェイル」の場合、第１の実施の形態と同様に、書き込み制御回路２０は、書き込み期間ＰＷを延長してもよい。あるいは、第２の実施の形態と同様に、書き込み制御回路２０’は、１回目の書き込み制御を終了し、再書き込み制御を行ってもよい。これにより、第１及び第２の実施の形態と同様の効果が得られる。
【００７７】
（第４の実施の形態）
図９は、本発明の第４の実施の形態に係るＭＲＡＭ１’の構成を示す概略図である。図９において、図３に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。
【００７８】
本実施の形態に係るＭＲＡＭ１’において、第１書き込み配線２３は、磁気抵抗素子１１に読み出し電流を供給するための配線としても用いられる。そのため、各メモリセル１０の磁気抵抗素子１１の一端は、第１書き込み配線２３に接続されている。各メモリセル１１の磁気抵抗素子１１の他端は、選択トランジスタ３２を介して読み出し配線６１に接続されている。その読み出し配線６１は、終端回路６０に接続されている。つまり、磁気抵抗素子１１は、第１書き込み配線２３と終端回路６０との間に接続されている。選択トランジスタ３２のゲートは、読み出し選択線（読み出しワード線）３３に接続されている。第１電流制御回路２１から第１書き込み配線２３に供給される第１書き込み電流Ｉ２３は、読み出し電流として、選択されたメモリセル１０の磁気抵抗素子１１を通り抜ける。
【００７９】
また、検出回路４０は、磁気抵抗素子１１と終端回路６０の間に接続された読み出し配線６１に接続されており、その読み出し配線６１の電位Ｖ６１をモニターする。読み出し配線６１の電位Ｖ６１は、磁気抵抗素子１１、選択トランジスタ３２、及び終端回路６０のそれぞれの抵抗値によって決定される分圧に対応する。従って、磁気抵抗素子１１の抵抗値の変化に応じて、電位Ｖ６１も変動する。すなわち、本実施の形態に係る検出回路４０も、磁気抵抗素子１１の抵抗値に関する情報を取得することができる。この検出回路４０は、電位モニター４１を有している。この場合、検出回路４０は、読み出し配線６１の電位Ｖ６１を、検出信号ＳＶとして書き込み制御回路２０に出力する。また、検出回路４０は、微分回路４１を有していてもよい。この場合、検出回路４０は、電位Ｖ６１の時間微分値を、検出信号ＳＶとして書き込み制御回路２０に出力する。
【００８０】
このようなＭＲＡＭ１’の書き込み制御回路２０（あるいは書き込み制御回路２０’）は、第１電流制御回路２１と第２電流制御回路２２を制御することにより、書き込み制御を行う。
【００８１】
図１０は、本実施の形態に係る書き込み制御を示すタイミングチャートである。図１０において、第１書き込み電流（読み出し電流）Ｉ２３、第２書き込み電流Ｉ２４、読み出し配線６１の電位Ｖ６１、及び電位Ｖ６１の時間微分値ΔＶ６１が示されている。既出の実施の形態と同様の制御・動作に関する説明は、適宜省略される。本実施の形態においては、例えば、時刻ｔ１で第２書き込み電流Ｉ２４の印加が開始し、時刻ｔ２で第１書き込み電流Ｉ２３の印加が開始し、時刻ｔ３で第２書き込み電流Ｉ２４の印加が終了し、時刻ｔ４で第１書き込み電流Ｉ２３の印加が終了する。
【００８２】
本実施の形態によれば、第１書き込み電流Ｉ２３が、読み出し電流として磁気抵抗素子１１を流れる。従って、図１０に示されるように、第１書き込み電流Ｉ２３が流れている期間（時刻ｔ２〜ｔ４）、読み出し配線６１に信号が現れる。磁気抵抗素子１１が平行状態から反平行状態に遷移する時、抵抗値が増加するため、読み出し配線６１の電位Ｖ６１及び時間微分値ΔＶ６１は、図１０中の点線で示されるように変化する。一方、磁気抵抗素子１１が反平行状態から平行状態に遷移する時、抵抗値が減少するため、読み出し配線６１の電位Ｖ６１及び時間微分値ΔＶ６１は、図１０中の実線で示されるように変化する。
【００８３】
本実施の形態に係る書き込み制御回路２０も、書き込み期間ＰＷ中の判定タイミングＴＪにおいて、検出信号ＳＶに基づいて、書き込みが正常に行われたかどうかを判定する。その判定タイミングＴＪは、正常書き込み時には自発磁化が既に反転しているようなタイミングであることが好ましく、書き込み期間ＰＷの後半にあることが好ましい。ここで、判定に用いられる電位Ｖ６１が得られる期間は、第１書き込み電流Ｉ２３が供給される期間である。従って、第１書き込み電流Ｉ２３の印加は、書き込み期間ＰＷ中の比較的後半に行われると好ましい。つまり、図１０に示されるように、第２書き込み電流Ｉ２４の印加は第１書き込み電流Ｉ２３の印加よりも前に開始し、第１書き込み電流Ｉ２３の印加は第２書き込み電流Ｉ２４の印加よりも後に終了することが好適である。この場合、判定タイミングＴＪは、少なくとも第１書き込み電流Ｉ２３が供給されている期間（時刻ｔ２〜ｔ４）の中にある。更に好適には、判定タイミングＴＪは、第１書き込み電流Ｉ２３だけが供給されている期間（時刻ｔ３〜ｔ４）の中に位置する。
【００８４】
判定タイミングＴＪにおいて行われる判定には、読み出し配線６１の電位Ｖ６１（第１の方法）、あるいは、電位Ｖ６１の時間微分値ΔＶ６１（第２の方法）が用いられる。第１の方法が用いられる場合、判定タイミングＴＪにおける電位Ｖ６１と参照電位Ｖｒｅｆが比較される。第２の方法が用いられる場合、時間微分値ΔＶ６１と所定の基準値Ｒｅｆ１、Ｒｅｆ２とが比較され、それら基準値Ｒｅｆ１、Ｒｅｆ２に達する反転パルスが検出される。また、判定タイミングＴＪより前に検出されたパルス群のうち最後の反転パルス（最終パルス）の極性が調べられる。このような処理により、書き込み制御回路２０は、所望のデータが正常に書き込まれているかどうか判定することができる。
【００８５】
尚、本実施の形態によれば、書き込みに用いられる第１書き込み電流Ｉ２３が磁気抵抗素子１１を流れるので、読み出し配線６１の電位Ｖ６１は、第１書き込み電流Ｉ２３の変動や影響を受けやすい。従って、判定は、時間微分値ΔＶ６１に現れる反転パルスを検出することによって行われることがより好ましい。
【００８６】
判定タイミングＴＪにおける判定の結果が「フェイル」の場合、第１の実施の形態と同様に、書き込み制御回路２０は、書き込み期間ＰＷを延長してもよい。あるいは、第２の実施の形態と同様に、書き込み制御回路２０’は、１回目の書き込み制御を終了し、再書き込み制御を行ってもよい。これにより、第１及び第２の実施の形態と同様の効果が得られる。更に、本実施の形態によれば、第１書き込み配線２３が、磁気抵抗素子１１に読み出し電流を供給するための配線としても用いられる。その結果、図３や図６に示された構造と比較して、配線が一種類少なくなるので、回路面積が縮小される。
【００８７】
（第５の実施の形態）
本実施の形態によれば、読み出し配線の電位の時間微分値に、反転パルスが現れやすくなる技術が提供される。よって、本実施の形態においては、電位の微分値を用いる上述の第２の判定方法により判定が行われると特に好適である。但し、本実施の形態に係る書き込み制御は、既出の実施の形態のいずれに適用されても構わない。本実施の形態におけるＭＲＡＭの構成は、既出の実施の形態における構成と同様であり、その説明は適宜省略される（図３、図６、図９参照）。以下、本実施の形態に係る書き込み制御が、図９に示された第４の実施の形態に係るＭＲＡＭ１’に適用される場合が例示される。
【００８８】
図１１は、本実施の形態に係る書き込み制御を示すタイミングチャートである。図１１において、第１書き込み電流（読み出し電流）Ｉ２３、第２書き込み電流Ｉ２４、読み出し配線６１の電位Ｖ６１、及び電位Ｖ６１の時間微分値ΔＶ６１が示されている。第４の実施の形態と同様の制御・動作に関する説明は、適宜省略される。
【００８９】
本実施の形態によれば、時刻ｔ１において、第２書き込み電流Ｉ２４の印加が開始する。ここで、第２書き込み電流Ｉ２４の方向は、第１の方向であるとする。また、時刻ｔ２において、第１書き込み電流Ｉ２３の印加が開始する。次に、時刻ｔ５において、第２書き込み電流Ｉ２４の方向が、第１の方向と逆の第２方向に変わる。その後、時刻ｔ３で第２書き込み電流Ｉ２４の印加が終了し、時刻ｔ４で第１書き込み電流Ｉ２３の印加が終了する。このように、本実施の形態によれば、書き込み制御回路２０は、第２書き込み電流Ｉ２４の方向を、書き込み制御の期間中に反転させる。つまり、第２書き込み電流Ｉ２４は、データの書き込みに必要な所定の方向と逆に一旦流れ、その後、所定の方向に流れる。
【００９０】
このような書き込み制御により、以下のような動作が実現される。例えば、あるメモリセル１０にデータ「０」が書き込まれている状態で、またデータ「０」が書き込まれる場合を考える。この場合、データの書き込みに必要な所定の方向とは、データ「０」の書き込みに対応した方向であり、逆方向とは、データ「１」の書き込みに対応した方向である。最初、第２書き込み電流Ｉ２４が逆方向に流れるため、メモリセル１０にデータ「１」が一旦書き込まれる。その後、第２書き込み電流Ｉ２４が所定の方向に流れるため、メモリセル１０に再びデータ「０」が書き込まれる。その結果、図１１に示されるように、時間微分値ΔＶ６１に、２つの反転パルスが発生する。すなわち、データの“書き換え”が行われない場合であっても、自由磁性層１２の自発磁化が反転するため、必ず反転パルスが現れる。データの書き換えが行われる場合には、既出の実施の形態と同様に、１つの反転パルスが発生する。
【００９１】
このように、本実施の形態によれば、データの“書き換え”“上書き”に関わらず、反転パルスが少なくとも１つ現れることが期待される。書き込み制御回路２０は、検出された反転パルスの極性を記憶し、判定タイミングＴＪより前に検出されたパルス群のうち最後の反転パルス（最終パルス）の極性を調べる。これにより、判定タイミングＴＪにおいて、所望のデータが正常に書き込まれているかどうか判定することができる。メモリセル１０に格納されているデータを読み出し、格納データが書き込みデータと異なる場合にのみ書き込み動作を行うというシーケンスが実行されない場合であっても、判定を実行することが可能である。
【００９２】
以上に説明されたように、本発明に係るＭＲＡＭ及びその動作方法によれば、誤書き込み確率が低減される。また、書き込み時間の増大が抑制され、動作速度の低下が防止される。更に、回路面積が低減される。
【図面の簡単な説明】
【００９３】
【図１】図１は、従来のＭＲＡＭに用いられる磁気抵抗素子の構造を示す模式図である。
【図２】図２は、従来のトグル書き込み方式のＭＲＡＭに用いられる磁気抵抗素子の構造を示す模式図である。
【図３】図３は、本発明の第１の実施の形態に係るＭＲＡＭの構成を示す概略図である。
【図４】図４は、本発明の第１の実施の形態に係る書き込み制御を示すタイミングチャートである。
【図５】図５は、誤書き込み確率の書き込みパルスの継続時間に対する依存を示すグラフである。
【図６】図６は、本発明の第２の実施の形態に係るＭＲＡＭの構成を示す概略図である。
【図７】図７は、本発明の第２の実施の形態に係る書き込み制御を示すタイミングチャートである。
【図８】図８は、本発明の第３の実施の形態に係る書き込み制御を示すタイミングチャートである。
【図９】図９は、本発明の第４の実施の形態に係るＭＲＡＭの構成を示す概略図である。
【図１０】図１０は、本発明の第４の実施の形態に係る書き込み制御を示すタイミングチャートである。
【図１１】図１１は、本発明の第５の実施の形態に係る書き込み制御を示すタイミングチャートである。
【符号の説明】
【００９４】
１    ＭＲＡＭ
１０    メモリセル
１１    磁気抵抗素子
１２    自由磁性層
１３    非磁性層
１４    固定磁性層
２０    書き込み制御回路
２１    第１電流制御回路
２２    第２電流制御回路
２３    第１書き込み配線
２４    第２書き込み配線
３０    電流源
３１    読み出し配線
３２    選択トランジスタ
３３    読み出し選択線
４０    検出回路
４１    電位モニター／微分回路
５１    カウンタ
５２    不良セルアドレス記憶領域
６０    終端回路
６１    読み出し配線
【図１】
2006277822.tif 000003
【図２】
2006277822.tif 000004
【図３】
2006277822.tif 000005
【図４】
2006277822.tif 000006
【図５】
2006277822.tif 000007
【図６】
2006277822.tif 000008
【図７】
2006277822.tif 000009
【図８】
2006277822.tif 000010
【図９】
2006277822.tif 000011
【図１０】
2006277822.tif 000012
【図１１】
2006277822.tif 000013