(57)【要約】【課題】  半導体記憶装置の電力回生回路を用いて、ビット線に蓄積され、放電された電力を回生する。【解決手段】  半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。電力回生回路１０は、メモリセルアレイ２のビット線に蓄積され、放電された電力を回生する。【選択図】  図１
2006172535.tif 000002
【特許請求の範囲】
【請求項１】
ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、
コンデンサとインダクタが設けられている電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、
前記メモリセルアレイに接して設けられ、ビット線と前記ビット線とは逆位相のビット線の間に配置接続され、且つＮ側センスアンプ線とＰ側センスアンプ線の間に配置接続されているセンスアンプを複数有するセンスアンプ部と、
前記Ｎ側センスアンプ線及び前記Ｐ側センスアンプ線に接続され、前記Ｎ側センスアンプ線に接続されているノード側と前記前記Ｐ側センスアンプ線に接続されているノード側の間に設けられているコンデンサ及びインダクタを備える電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路と
を具備することを特徴とする半導体記憶装置。
【請求項３】
ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、
前記メモリセルアレイに接して設けられ、ビット線と前記ビット線とは逆位相のビット線の間に配置接続され、且つＮ側センスアンプ線とＰ側センスアンプ線の間に配置接続されているセンスアンプを複数有するセンスアンプ部と、
インダクタと、
前記Ｎ側センスアンプ線及び前記Ｐ側センスアンプ線に接続され、前記インダクタの一端と前記Ｎ側センスアンプ線に接続されているノード側が電気的に接続され、前記インダクタの他端と前記Ｐ側センスアンプ線に接続されているノード側が電気的に接続され、前記Ｎ側センスアンプ線に接続されているノード側と前記前記Ｐ側センスアンプ線に接続されているノード側の間に設けられているコンデンサを備える電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路と
を具備することを特徴とする半導体記憶装置。
【請求項４】
ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、
前記メモリセルアレイに接して設けられ、ビット線と前記ビット線とは逆位相のビット線の間に配置接続され、且つＮ側センスアンプ線とＰ側センスアンプ線の間に配置接続されているセンスアンプを複数有するセンスアンプ部と、
コンデンサと、
インダクタと、
前記Ｎ側センスアンプ線及び前記Ｐ側センスアンプ線に接続され、前記コンデンサの一端と前記Ｎ側センスアンプ線に接続されているノード側が電気的に接続され、前記コンデンサの他端と前記Ｐ側センスアンプ線に接続されているノード側が電気的に接続され、前記インダクタの一端と前記Ｎ側センスアンプ線に接続されているノード側が電気的に接続され、前記インダクタの他端と前記Ｐ側センスアンプ線に接続されているノード側が電気的に接続されている電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路と
を具備することを特徴とする半導体記憶装置。
【請求項５】
前記センスアンプを前記電力回生回路で駆動し、前記センスアンプを介して前記メモリセルのデータを再生し、前記ビット線のプリチャージを行うことを特徴とする請求項２乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスに係り、特にＤＲＡＭ（Dynamic  Random  Access  Memory）或いは疑似ＳＲＡＭ（Static  Random  Access  Memory）を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯情報機器、パーソナルコンピュータ、情報機器などの進歩にともない、機器に搭載されるメモリ容量が増加し、それとともにメモリの高速度化及び低消費電力化の要求が増大している。低消費電力化としては、例えば、ＤＲＡＭのスタンバイモード時にＬＳＩ内部のクロックを完全に停止し、スタンバイ時のリフレッシュ動作を最低限のアドレス生成のみにしている（例えば、特許文献１参照。）。また、リフレッシュ動作間隔を長くさせ、待機時の電力を低減させたりしている。
【０００３】
ところが、これらの動作では、メモリセルやビット線に蓄積された電荷をリフレッシュ時に放電しているだけなので、メモリ容量が増大するほど低消費電力化が困難になるという問題点がある。更に、メモリセルやビット線に蓄積された電力を回生していないので電力再生効率がゼロであるという問題点がある。
【特許文献１】特開２００１−１７６２６５号公報（頁５、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ビット線に蓄積され、放電された電力を回生する電力回生回路を備えた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、コンデンサとインダクタが設けられている電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の半導体記憶装置は、ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、前記メモリセルアレイに接して設けられ、ビット線と前記ビット線とは逆位相のビット線の間に配置接続され、且つＮ側センスアンプ線とＰ側センスアンプ線の間に配置接続されているセンスアンプを複数有するセンスアンプ部と、インダクタと、前記Ｎ側センスアンプ線及び前記Ｐ側センスアンプ線に接続され、前記インダクタの一端と前記Ｎ側センスアンプ線に接続されているノード側が電気的に接続され、前記インダクタの他端と前記Ｐ側センスアンプ線に接続されているノード側が電気的に接続され、前記Ｎ側センスアンプ線に接続されているノード側と前記前記Ｐ側センスアンプ線に接続されているノード側の間に設けられているコンデンサを備える電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ビット線に蓄積され、放電された電力を回生する電力回生回路を備えた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す概略構成ブロック図、図２は電力回生回路を示す回路図、図３は電力回生回路のスイッチを示す回路図である。本実施例ではＤＲＡＭの放電電力の回生に電力回生回路を用いている。
【００１０】
図１に示すように、半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。
【００１１】
メモリセルアレイ２は、ワード線（ＷＬ）及びビット線（ＢＬ）に接続されたメモリセル１１を複数個有し、例えば、０番目のワード線ＷＬ０と０番目のビット線ＢＬ０ａに接続された部分、及び１番目のワード線ＷＬ１と０番目のビット線ＢＬ０ａとは逆位相の０番目のビット線ＢＬ０ｂに接続された部分にメモリセル１１がそれぞれ１個づつ設けられている。
【００１２】
そして、メモリセルアレイ２では、各種情報の書き込み及び読み出しが行われる。ＤＲＡＭのメモリセル１１には、図示しない一つのトランジスタと一つのキャパシタ（１Ｔｒ．／１Ｃａｐ．）が設けられている。
【００１３】
センスアンプ部３は、メモリセルアレイ２と列デコーダ４の間に設けられ、複数のセンスアンプ３ａを有している。それぞれのセンスアンプ３ａは、例えば、０番目のビット線ＢＬ０ａと０番目のビット線ＢＬ０ａとは逆位相のビット線ＢＬ０ｂの間に配置接続され、且つＮ側センスアンプ線ＳＡＮとＰ側センスアンプ線ＳＡＰの間に配置接続されている。
【００１４】
そして、センスアンプ部３は、メモリセルアレイ２に記憶され、読み出されたデータを増幅して列デコーダ４を介して出力バッファ回路９に出力する。
【００１５】
列デコーダ４はセンスアンプ部３に接して設けられ、アドレスバッファ５ａからの信号を入力し、その信号をメモリセルアレイ２（ビット線ＢＬ）に出力する。アドレスバッファ５ａは、制御回路７から出力された信号を入力し、その信号を列デコーダ４に出力する。アドレスバッファ５ｂは、制御回路７から出力された信号を入力し、その信号を行デコーダ６に出力する。
【００１６】
行デコーダ６は、メモリセルアレイ２に接して設けられ、アドレスバッファ５ｂからの信号を入力し、その信号をメモリセルアレイ２（ワード線ＷＬ）に出力する。
【００１７】
制御回路７は、外部から出力された各種制御信号を入力し、その信号をアドレスバッファ５ａ、アドレスバッファ５ｂに出力する。入力バッファ回路８は、外部からの信号を入力し、その信号を列デコーダ４を介してメモリセルアレイ２に出力する。出力バッファ回路９は、メモリセルアレイ２に記憶されたデータをセンスアンプ３を介して外部に出力する。
【００１８】
電力回生回路１０は、Ｎ側センスアンプ線ＳＡＮ及びＰ側センスアンプ線ＳＡＰに接続され、制御信号ＳＥＱをメモリセルアレイ２に送信し、後で詳述するがメモリセルアレイ２のビット線に蓄積された電荷を電力として回生する。
【００１９】
降圧回路１２は、外部から入力された外部電源である高電位側電源Ｖｃｃを１／２に降圧してメモリセルアレイ２のビット線ＢＬに出力する。そして、制御信号ＳＥＱの信号レベルが“Ｈｉｇｈ”のとき、ビット線ＢＬには１／２Ｖｃｃが供給され、制御信号ＳＥＱの信号レベルが“Ｌｏｗ”のとき、ビット線ＢＬには１／２Ｖｃｃが供給されず、１／２Ｖｃｃとビット線ＢＬの間は遮断される。
【００２０】
図２に示すように、電力回生回路１０は、タイミング発生回路２１、電力回収部２２から構成されている。タイミング発生回路２１は、外部から外部クロック信号及び外部制御信号を入力し、この信号をもとにして後で詳述するが各種制御信号を電力回収部２２に出力する。
【００２１】
電力回収部２２には、コンデンサＣ１、コンデンサＣ２、インダクタＬ１、インダクタＬ２、Ｎｃｈ  ＭＩＳトランジスタＮ１乃至Ｎ６、Ｐｃｈ  ＭＩＳトランジスタＰ１乃至Ｐ３、及びスイッチＳＷ１乃至ＳＷ４が設けられている。なお、インダクタはコイルとも呼称され、ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal−Insulator−Semiconductor  Field  Effect  Transistor）とも呼称される。そして、ゲート絶縁膜がシリコン酸化膜の場合ＭＯＳトランジスタと呼称される。
【００２２】
Ｐｃｈ  ＭＩＳトランジスタＰ１は、高電位側電源ＶｃｃとノードＮＣ１の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＴ１が入力される。Ｎｃｈ  ＭＩＳトランジスタＮ３は、低電位側電源とノードＮＣ２の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＴ２が入力される。
【００２３】
スイッチＳＷ１は、ノードＮＣ１とノードＮＬ１の間に設けられ、タイミング発生回路１０から出力された制御信号ＳＳ１が入力され、制御信号ＳＳ１の信号レベルが“Ｈｉｇｈ”のときオンし、制御信号ＳＳ１の信号レベルが“Ｌｏｗ”のときオフする。
【００２４】
スイッチＳＷ２は、ノードＮＬ１とノードＮＮ側の間に設けられ、タイミング発生回路１０から出力された制御信号ＳＳ２が入力され、制御信号ＳＳ２の信号レベルが“Ｈｉｇｈ”のときオンし、制御信号ＳＳ２の信号レベルが“Ｌｏｗ”のときオフする。
【００２５】
スイッチＳＷ３は、ノードＮＣ２とノードＮＬ２の間に設けられ、タイミング発生回路１０から出力された制御信号ＳＳ３が入力され、制御信号ＳＳ３の信号レベルが“Ｈｉｇｈ”のときオンし、制御信号ＳＳ３の信号レベルが“Ｌｏｗ”のときオフする。
【００２６】
スイッチＳＷ４は、ノードＮＬ２とノードＮＰの間に設けられ、タイミング発生回路１０から出力された制御信号ＳＳ４が入力され、制御信号ＳＳ４の信号レベルが“Ｈｉｇｈ”のときオンし、制御信号ＳＳ４の信号レベルが“Ｌｏｗ”のときオフする。
【００２７】
Ｎｃｈ  ＭＩＳトランジスタＮ１は、低電位側電源ＶｓｓとノードＮＮ側の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＴ３が入力される。Ｐｃｈ  ＭＩＳトランジスタＰ２は、Ｐ側センスアンプ線ＳＡＰとノードＮＰの間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＳＡＰが入力される。
【００２８】
Ｐｃｈ  ＭＩＳトランジスタＰ３は、高電位側電源ＶｃｃとノードＮＰ側の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＴ４が入力される。Ｎｃｈ  ＭＩＳトランジスタＮ２は、Ｎ側センスアンプ線ＳＡＮとノードＮＮの間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＳＡＮが入力される。
【００２９】
Ｎｃｈ  ＭＩＳトランジスタＮ４は、ノードＮＮ側とノードＮＰ側の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＥＱが入力される。Ｎｃｈ  ＭＩＳトランジスタＮ５は、ノードＮＮ側と１／２Ｖｃｃの間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＥＧが入力される。Ｎｃｈ  ＭＩＳトランジスタＮ６は、１／２ＶｃｃとノードＮＰ側との間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＥＧが入力される。
【００３０】
コンデンサＣ１は、ノードＮＣ１と低電位側電源Ｖｓｓの間に設けられている。コンデンサＣ２は、低電位側電源ＶｓｓとノードＮＣ２の間に設けられている。インダクタＬ１は、ノードＮＬ１と１／２Ｖｃｃの間に設けられている。インダクタＬ２は、１／２ＶｃｃとノードＮＬ２の間に設けられている。そして、ノードＮＬ１及びノードＮＬ２は、それぞれタイミング発生回路１０に接続されている。
【００３１】
図３に示すように、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４には、それぞれ、インバータＩＮＶ、Ｎｃｈ  ＭＩＳトランジスタＮ１１、及びＰｃｈ  ＭＩＳトランジスタＰ１１が設けられている。なお、トランスファーゲートであるＮｃｈ  ＭＩＳトランジスタＮ１１、トランスファーゲートであるＰｃｈ  ＭＩＳトランジスタＰ１１、及びインバータＩＮＶはアナログスイッチ回路として動作する。
【００３２】
Ｎｃｈ  ＭＩＳトランジスタＮ１１は、入力電圧（Ｖｉｎ）側と出力電圧（Ｖｏｕｔ）側の間に設けられ、ゲートに制御信号（ＳＳ１、ＳＳ２、ＳＳ３、或いはＳＳ４）が入力される。Ｐｃｈ  ＭＩＳトランジスタＰ１１は、入力電圧（Ｖｉｎ）側と出力電圧（Ｖｏｕｔ）側の間に設けられ、インバータＩＮＶを介してゲートに制御信号（ＳＳ１、ＳＳ２、ＳＳ３、或いはＳＳ４）が入力される。
【００３３】
そして、例えば、制御信号ＳＳ１が“Ｈｉｇｈ”のときに、Ｎｃｈ  ＭＩＳトランジスタＮ１１及びＰｃｈ  ＭＩＳトランジスタＰ１１がオンし、ノードＮＣ１とノードＮＬ１の間が接続され、制御信号ＳＳ１が“Ｌｏｗ”のときに、Ｎｃｈ  ＭＩＳトランジスタＮ１１及びＰｃｈ  ＭＩＳトランジスタＰ１１がオフし、ノードＮＣ１とノードＮＬ１の間が遮断される。
【００３４】
次に、半導体記憶装置のビット線の放電電力の電力回生について図４を参照して説明する。図４は電力回生モード及びプリチャージモードを示すタイミングチャートである。
【００３５】
図４に示すように、プリチャージの解除は、まず、制御信号ＳＴ１の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にしてＰｃｈ  ＭＩＳトランジスタＰ１をオフにし、制御信号ＳＴ１の反転信号である制御信号ＳＴ２の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にしてＮｃｈ  ＭＩＳトランジスタＮ３をオフにする。ここで、制御信号ＳＴ１及び制御信号ＳＴ２は、外部クロック信号と外部制御信号をもとにして、タイミング発生回路２１で論理合成された信号である。
【００３６】
Ｐｃｈ  ＭＩＳトランジスタＰ１及びＮｃｈ  ＭＩＳトランジスタＮ３がオフになると、コンデンサＣ１及びＣ２が電源（高電位側電源Ｖｃｃ及び低電位側電源）から遮断されて、ノードＮＣ１及びノードＮＣ２がフローティング状態になる。
【００３７】
次に、制御信号ＳＥＱの信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、Ｎｃｈ  ＭＩＳトランジスタＮ４乃至Ｎ６をオフにしてセンスアンプ３ａ及びビット線（ＢＬ）のプリチャージを解除する。ここで、制御信号ＳＥＱは、外部クロック信号、外部制御信号、及び制御信号ＳＴ１をもとにして、タイミング発生回路２１で論理合成された信号である。
【００３８】
次に、電力回生モードは、まず、制御信号ＳＳＡＮの信号レベルを時間ｔ１で“Ｌｏｗ”から“Ｈｉｇｈ”にし、Ｎｃｈ  ＭＩＳトランジスタＮ２をオンにしてＮ側のセンスアンプ線ＳＡＮとノードＮＮの間を接続し、制御信号ＳＳＡＮの反転信号である制御信号ＳＳＡＰの信号レベルを時間ｔ１で“Ｈｉｇｈ”から“Ｌｏｗ”にし、Ｐｃｈ  ＭＩＳトランジスタＰ２をオンにしてＰ側のセンスアンプ線ＳＡＰとノードＮＰの間を接続する。ここで、制御信号ＳＳＡＮ及び制御信号ＳＳＡＰは、外部クロック信号と外部制御信号をもとにして、タイミング発生回路２１で論理合成された信号である。
【００３９】
次に、制御信号ＳＳ１及び制御信号ＳＳ３の信号レベルを時間ｔ１で“Ｌｏｗ”から“Ｈｉｇｈ”にし、スイッチＳＷ１及びスイッチＳＷ３をオンにしてノードＮＣ１とノードＮＬ１の間、ノードＮＣ２とＮＬ２の間をそれぞれ接続する。これにより、コンデンサＣ１及びコンデンサＣ２に蓄積されている電力がインダクタＬ１及びインダクタＬ２に流入する。インダクタＬ１及びインダクタＬ２に電力が流入するにつれて、ノードＮＣ１の電圧は高電位側電源Ｖｃｃ電圧から下降し、ノードＮＣ２の電圧は低電位側電源Ｖｓｓ電圧から上昇する。
【００４０】
続いて、ノードＮＣ１及びノードＮＣ２の電圧が１／２Ｖｃｃに到達後、制御信号ＳＳ１及び制御信号ＳＳ３の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、スイッチＳＷ１及びスイッチＳＷ３をオフにし、制御信号ＳＳ２及び制御信号ＳＳ４の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にし、スイッチＳＷ２及びスイッチＳＷ４をオンにする。これにより、蓄積されていた電力はインダクタＬ１及びインダクタＬ２を経由して、ノードＮＮ及びＮＰに接続されているビット線ＢＬａ又はビット線ＢＬａとは逆位相のビット線ＢＬｂに蓄積される。ここで、制御信号ＳＳ１乃至制御信号ＳＳ４は、外部クロック信号、外部制御信号、制御信号ＳＴ１、ノードＮＬ１での電位、及びノードＮＬ２での電位をもとにして、タイミング発生回路２１で論理合成された信号である。
【００４１】
なお、ノードＮＮ及びノードＮＰがビット線ＢＬａ又はビット線ＢＬｂのどちらかに接続されるのかは、検出されるセルデータの状態によって決まる。ビット線ＢＬａの電圧がビット線ＢＬｂの電圧よりも高い場合、ビット線ＢＬａがノードＮＰに接続され、ビット線ＢＬｂがノードＮＮに接続される。一方、ビット線ＢＬｂの電圧がビット線ＢＬａの電圧よりも高い場合、ビット線ＢＬａがノードＮＮに接続され、ビット線ＢＬｂがノードＮＰに接続される。ノードＮＮはコンデンサＣ１からエネルギーが供給され、電圧が１／２Ｖｃｃから下降する。一方、ノードＮＰはコンデンサＣ２からエネルギーが供給され、電圧が１／２Ｖｃｃから上昇する。
【００４２】
次に、ノードＮＮの電圧が低電位側電源Ｖｓｓ電圧に達し、ノードＮＰの電圧が高電位側電源Ｖｃｃ電圧に達すると、制御信号ＳＳ２及びＳＳ４の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、スイッチＳＷ２及びスイッチＳＷ４をオフにする。
【００４３】
続いて、制御信号ＳＴ３の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にし、Ｎｃｈ  ＭＩＳトランジスタＮ１をオンにしてノードＮＮの電圧を低電位側電源Ｖｓｓ電圧に固定する。一方、制御信号ＳＴ３の反転信号である制御信号ＳＴ４の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、Ｐｃｈ  ＭＩＳトランジスタＰ３をオンにしてノードＮＰの電圧を高電位側電源Ｖｃｃ電圧に固定する。ここで、制御信号ＳＴ３及び制御信号ＳＴ４は、外部クロック信号と外部制御信号をもとにして、タイミング発生回路２１で論理合成された信号である。
【００４４】
上述した電力回生モードにより、セルデータは検出され、データのレベルが完全にリストアーされる。ここで、コンデンサＣ１及びコンデンサＣ２に蓄積された電力をインダクタＬ１及びインダクタＬ２を介してビット線ＢＬａ又はビット線ＢＬｂに転送しているだけなので電力損出を大幅に低減させ、高い電力再生効率が得られる。例えば、ビット線ＢＬａ又はビット線ＢＬｂの内部寄生抵抗の値がインダクタンスの値よりも十分小さく、高電位側電源Ｖｃｃ電圧が１．８Ｖ、ビット線キャパシタンス容量が１５０ｆＦ、セル線キャパシタンス容量が３０ｆＦ、コンデンサの容量が２００ｐＦ、及びインダクタンスの値が２００μＨの場合、コンデンサのみを用いたときの電力再生効率が２０％以下であるのに対し、８５％の電力再生効率をえることができる。
【００４５】
続いて、プリチャージモードは、まず、制御信号ＳＴ３の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、Ｎｃｈ  ＭＩＳトランジスタＮ１をオフにする。あわせて、制御信号ＳＴ４の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にし、Ｐｃｈ  ＭＩＳトランジスタＰ３をオフにする。
【００４６】
次に、制御信号ＳＳ２及び制御信号ＳＳ４の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にし、スイッチＳＷ２及びスイッチＳＷ４をオンにする。これにより、ノードＮＮの電圧は上昇し、ノードＮＰの電圧は下降する。
【００４７】
続いて、ノードＮＮ及びノードＮＰの電圧が１／２Ｖｃｃに達すると、制御信号ＳＳ１及び制御信号ＳＳ３の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にしてスイッチＳＷ１及びスイッチＳＷ３をオンにし、制御信号ＳＳ２及び制御信号ＳＳ４の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にしてスイッチＳＷ２及びスイッチＳＷ３４オンにする。これにより、ノードＮＮ及びノードＮＰの電圧は１／２Ｖｃｃに固定され、ノードＮＣ１の電圧は１／２Ｖｃｃから上昇し、ノードＮＣ２の電圧は１／２Ｖｃｃから下降する。
【００４８】
次に、制御信号ＳＳ１及び制御信号ＳＳ３の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にしてスイッチＳＷ１及びスイッチＳＷ３をオフにし、ノードＮＣ１の電圧を高電位側電源Ｖｃｃ電圧に固定し、ノードＮＣ２の電圧を低電位側電源Ｖｓｓ電圧に固定する。続いて、制御信号ＳＥＱの信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にして各ノードの電圧を初期状態にする。
【００４９】
上述したように、本実施例の半導体記憶装置では、電荷を蓄積するコンデンサＣ１及びコンデンサＣ２と、コンデンサＣ１及びコンデンサＣ２に蓄積された電力をビット線に回生するためのインダクタＬ１及びインダクタＬ２が設けられた電力回収部２２と、電力回収部２２の動作を制御する各種制御信号を発生するタイミング発生回路２１を有する電力回生回路１０が設けられている。そして、リフレッシュ動作時に、電力回生回路１０がビット線に蓄積され、放電された電力を再度ビット線に回生している。
【００５０】
このため、従来、電力再生していなかったのを高効率で電力再生しているので低消費電力化ができる。また、電力再生効率が高いので、待機時の電力を低減させるためにリフレッシュ動作間隔を長くしなくともよい。
【００５１】
なお、本実施例では、メモリセルが１Ｔｒ．／１Ｃａｐ．構成のDＲＡＭに適用したが疑似ＳＲＡＭにも適用することができる。そして、本実施例では、ＭＩＳトランジスタのゲート絶縁膜にシリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜や高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等を用いてもよい。また、ＭＩＳトランジスタの代わりにゲート絶縁膜がシリコン酸化膜であるＭＯＳトランジスタを用いてもよい。
【実施例２】
【００５２】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図５は電力回生回路を示す回路図である。本実施例では、電力回生回路の構成を変更している。
【００５３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図５に示すように、電力回生回路１０ａは、タイミング発生回路２１、電力回収部２２ａから構成されている。電力回収部２２ａには、コンデンサＣ１、コンデンサＣ２、インダクタＬ３、Ｎｃｈ  ＭＩＳトランジスタＮ１乃至Ｎｃｈ  ＭＩＳトランジスタＮ６、Ｐｃｈ  ＭＩＳトランジスタＰ１乃至Ｐｃｈ  ＭＩＳトランジスタＰ３、及びスイッチＳＷ１乃スイッチ至ＳＷ４が設けられている。インダクタＬ３は、ノードＮＬ１とノードＮＬ２の間に設けられている。なお、インダクタＬ３のインダクタンスを実施例１と同様な値（Ｌ１＋Ｌ２）に設定するのが好ましい。
【００５５】
上述したように、本実施例の半導体記憶装置では、電荷を蓄積するコンデンサＣ１及びコンデンサＣ２と、コンデンサＣ１及びコンデンサＣ２に蓄積された電力をビット線に回生するためのインダクタＬ３が設けられた電力回収部２２ａと、電力回収部２２ａの動作を制御する各種制御信号を発生するタイミング発生回路２１を有する電力回生回路１０ａが設けられている。そして、リフレッシュ動作時に、電力回生回路１０ａがビット線に蓄積され、放電された電力を再度ビット線に回生している。このため、実施例１と同様な効果を有する。
【実施例３】
【００５６】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図６は電力回生回路を示す回路図である。本実施例では、電力回生回路の構成を変更している。
【００５７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５８】
図６に示すように、電力回生回路１０ｂは、タイミング発生回路２１、電力回収部２２ｂから構成されている。電力回収部２２ｂには、コンデンサＣ３、インダクタＬ３、Ｎｃｈ  ＭＩＳトランジスタＮ１乃至Ｎｃｈ  ＭＩＳトランジスタＮ６、Ｐｃｈ  ＭＩＳトランジスタＰ１乃至Ｐｃｈ  ＭＩＳトランジスタＰ３、及びスイッチＳＷ１乃至スイッチＳＷ４が設けられている。コンデンサＣ３は、ノードＮＣ１とノードＮＣ２の間に設けられ、インダクタＬ３はノードＮＬ１とノードＮＬ２の間に設けられている。なお、コンデンサＣ３の容量を実施例１と同様な値（Ｃ１＋Ｃ２）に設定し、インダクタＬ３のインダクタンスを実施例１と同様な値（Ｌ１＋Ｌ２）に設定するのが好ましい。
【００５９】
上述したように、本実施例の半導体記憶装置では、電荷を蓄積するコンデンサＣ３とコンデンサＣ３に蓄積された電力をビット線に回生するためのインダクタＬ３が設けられた電力回収部２２ｂと、電力回収部２２ｂの動作を制御する各種制御信号を発生するタイミング発生回路２１を有する電力回生回路１０ｂが設けられている。そして、リフレッシュ動作時に、電力回生回路１０ｂがビット線に蓄積され、放電された電力を再度ビット線に回生している。このため、実施例１と同様な効果を有する。
【実施例４】
【００６０】
次に、本発明の実施例４に係る半導体記憶装置について、図面を参照して説明する。図７は半導体記憶装置を示す平面図である。本実施例では、インダクタを電力回生回路の外部に設けている。
【００６１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６２】
図７に示すように、半導体記憶装置１ａには、半導体メモリチップ３１、複数の端子ＰＤが設けられている。半導体メモリチップ３１は、半導体記憶装置１ａの内部に設けられ、気密封止されている。そして、半導体メモリチップ３１には、ＤＲＡＭとＤＲＡＭのビット線（ＢＬ）に蓄積された電力を回生する電力回生回路とが設けられている。複数の端子ＰＤは、図示しない半導体メモリチップ３１の端子とそれぞれ電気的に接続されている。
【００６３】
インダクタＬ１は、一端が電力回生回路のノードＮＬ１と電気的に接続された端子ＰＮＬ１に接続され、他端が半導体メモリチップ３１及び電力回生回路の１／２Ｖｃｃと電気的に接続された端子Ｐ１／２Ｖｃｃ、及びインダクタＬ２の一端に接続されている。インダクタＬ２は、他端が電力回生回路のノードＮＬ２と電気的に接続された端子ＰＮＬ２に接続されている。ここで、インダクタＬ１及びＬ２を半導体記憶装置１ａの外部に設けているが、一つのインダクタを半導体記憶装置１ａの外部に設けてもよい。
【００６４】
上述したように、本実施例の半導体記憶装置では、インダクタＬ１及びインダクタＬ２が外部に設けられ、電荷を蓄積するコンデンサＣ１及びコンデンサＣ２が設けられた電力回収部と、電力回収部の動作を制御する各種制御信号を発生するタイミング発生回路を有する電力回生回路が半導体記憶装置１ａの内部に設けられている。そして、リフレッシュ動作時に、電力回生回路がビット線に蓄積され、放電された電力を再度ビット線に回生している。
【００６５】
このため、実施例１と同様な効果のほかに、比較的インダクタンス値の大きなインダクタを外部に設けているので、電力回生回路のチップサイズを縮小化でき半導体記憶装置のコストを低減できる。
【実施例５】
【００６６】
次に、本発明の実施例５に係る半導体記憶装置について、図面を参照して説明する。図８は半導体記憶装置を示す平面図である。本実施例では、コンデンサ及びインダクタを電力回生回路の外部に設けている。
【００６７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６８】
図８に示すように、半導体記憶装置１ｂには、半導体メモリチップ３１ａ、複数の端子ＰＤが設けられている。半導体メモリチップ３１ａは、半導体記憶装置１ｂの内部に設けられ、気密封止されている。そして、半導体メモリチップ３１ａには、ＤＲＡＭとＤＲＡＭのビット線（ＢＬ）に蓄積された電力を回生する電力回生回路とが設けられている。複数の端子ＰＤは、図示しない半導体メモリチップ３１ａの端子とそれぞれ電気的に接続されている。
【００６９】
コンデンサＣ１は、一端が電力回生回路のノードＮＣ１と電気的に接続された端子ＰＮＣ１に接続され、他端が低電位側電源Ｖｓｓ及びコンデンサＣ２の一端に接続されている。コンデンサＣ２は、他端が電力回生回路のノードＮＣ２に電気的に接続された端子ＰＮＣ２に接続されている。
【００７０】
インダクタＬ１は、一端が電力回生回路のノードＮＬ１と電気的に接続された端子ＰＮＬ１に接続され、他端が半導体メモリチップ３１ａ及び電力回生回路の１／２Ｖｃｃと電気的に接続された端子Ｐ１／２Ｖｃｃ、及びインダクタＬ２の一端に接続されている。インダクタＬ２は、他端が電力回生回路のノードＮＬ２と電気的に接続された端子ＰＮＬ２に接続されている。
【００７１】
ここで、コンデンサＣ１及びコンデンサＣ２を半導体記憶装置１ｂの外部に設けているが、一つのコンデンサを半導体記憶装置１ｂの外部に設けてもよい。また、インダクタＬ１及びインダクタＬ２を半導体記憶装置１ｂの外部に設けているが、一つのインダクタを半導体記憶装置１ｂの外部に設けてもよい。
【００７２】
上述したように、本実施例の半導体記憶装置では、コンデンサＣ１及びＣ２、インダクタＬ１及びインダクタＬ２が外部に設けられ、電力を回収する電力回収部と、電力回収部の動作を制御する各種制御信号を発生するタイミング発生回路を有する電力回生回路が半導体記憶装置１ａの内部に設けられている。そして、リフレッシュ動作時に、電力回生回路がビット線に蓄積され、放電された電力を再度ビット線に回生している。
【００７３】
このため、実施例１と同様な効果のほかに、比較的容量の大きなコンデンサと、比較的インダクタンス値の大きなインダクタを外部に設けているので、電力回生回路のチップサイズを縮小化でき半導体記憶装置のコストを低減できる。
【００７４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７５】
例えば、実施例では、電力回生回路を半導体記憶装置の内部に設けているが、電力回生回路を外部に設けてもよい。また、ＤＲＡＭや擬似ＳＲＡＭに適用しているが、ＤＲＡＭや擬似ＳＲＡＭを内蔵したＡＳＩＣ（Application  Specific  Integrated  Circuits）やＳｏＣ（System  on  a  Chip）などにも適用できる。
【００７６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、前記メモリセルアレイに接して設けられ、ビット線と前記ビット線とは逆位相のビット線の間に配置接続され、且つＮ側センスアンプ線とＰ側センスアンプ線の間に配置接続されているセンスアンプを複数有するセンスアンプ部と、前記Ｎ側センスアンプ線及び前記Ｐ側センスアンプ線に接続され、前記Ｎ側センスアンプ線に接続されているノード側と前記前記Ｐ側センスアンプ線に接続されているノード側の間に設けられているコンデンサ及びインダクタを備える電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルへのアクセスが外部からない状態で前記メモリのデータを保持し、外部から前記メモリのデータのアクセス要求がある場合動作を停止し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路とを具備する半導体記憶装置。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１に係る半導体記憶装置を示す概略構成ブロック図。
【図２】本発明の実施例１に係る電力回生回路を示す回路図。
【図３】本発明の実施例１に係る電力回生回路のスイッチを示す回路図。
【図４】本発明の実施例１に係る半導体記憶装置の電力回生モード及びプリチャージモードを示すタイミングチャート。
【図５】本発明の実施例２に係る電力回生回路を示す回路図。
【図６】本発明の実施例３に係る電力回生回路を示す回路図。
【図７】本発明の実施例４に係る半導体記憶装置を示す平面図。
【図８】本発明の実施例５に係る半導体記憶装置を示す平面図。
【符号の説明】
【００７８】
１、１ａ、１ｂ  半導体記憶装置
２  メモリセルアレイ
３  センスアンプ部
３ａ  センスアンプ
４  列デコーダ
５ａ、５ｂ  アドレスバッファ
６  行デコーダ
７  制御回路
８  入力バッファ回路
９  出力バッファ回路
１０、１０ａ、１０ｂ  電力回生回路
１１  メモリセル
１２  降圧回路
２２、２２ａ、２２ｂ  電力回収部
３１、３１ａ  半導体メモリチップ
ＢＬ０ａ、ＢＬ０ｂ・・・ビット線
Ｃ１、Ｃ２、Ｃ３  コンデンサ
ＩＮＶ  インバータ
Ｌ１、Ｌ２、Ｌ３  インダクタ
Ｎ１〜Ｎ６、Ｎ１１  Ｎｃｈ  ＭＩＳトランジスタ
ＮＣ１、ＮＣ２、ＮＬ１、ＮＬ２、ＮＮ、ＮＰ  ノード
Ｐ１〜Ｐ３、Ｐ１１  Ｐｃｈ  ＭＩＳトランジスタ
ＰＮＣ１、ＰＮＣ２、ＰＤ、ＰＮＬ１、ＰＮＬ２、Ｐ１／２Ｖｃｃ  端子
ＳＥＱ、ＳＳ１〜ＳＳ４、ＳＴ１〜ＳＴ４、ＳＳＡＮ、ＳＳＡＰ  制御信号
ＳＡＮ  Ｎ側センスアンプ線
ＳＡＰ  Ｐ側センスアンプ線
ＳＷ１〜ＳＷ４
Ｖｃｃ  高電位側電源
Ｖｓｓ  低電位側電源
ＷＬ０、ＷＬ１  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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