(57)【要約】【課題】  制御回路の悪い領域効率、及びICの高い縦横比の問題を克服するモノリシックIC設計の改善。【解決手段】  半導体ダイ上に製造されたモノリシック集積回路は、制御回路、及び、第一の長さに実質的に等しいセグメントを持つ第一の出力トランジスタを含む。第二の出力トランジスタは、第二の長さに実質的に等しいセグメントを持つ。第一及び第二の出力トランジスタは、半導体ダイのL字形領域を占有し、このL字形領域は、制御回路の第一及び第二の側にそれぞれ隣接して配置された第一及び第二の内側を持つ。第一及び第二の出力トランジスタの少なくとも1つは、制御回路に結合される。【選択図】      図２
2006135284.tif 000002
【特許請求の範囲】
【請求項１】
半導体ダイ上に集積回路(IC)を製造する方法であって、
第一の側に沿って延びる長さ、及び、第二の側に沿って延びる幅を持つ制御回路を、前記半導体ダイの第一の領域に置き、
前記制御回路の幅に実質的に等しい幅を持つ第一の出力電界効果トランジスタ(FET)を、前記制御回路の第二の側に隣接して置き、
前記制御回路の長さ＋前記第一の出力FETの長さに実質的に等しく、前記制御回路の長さよりも少なくとも20%長い長さを持つ第二の出力FETを、前記制御回路の第一の側に隣接して置き、
前記制御回路を、前記第一又は第二の出力FETの少なくとも1つに結合する
ステップを含み、前記制御回路、第一の出力FET、及び、第二の出力FETが、前記半導体ダイが0.5から2.0までの範囲内の縦横比を持つような大きさにされたことを特徴とする方法。
【請求項２】
前記第一及び第二の出力FETが各々、インターディジタルセグメントを備え、前記第二の出力FETのインターディジタルセグメントは、実質的に、前記第一の出力FETのインターディジタルセグメントより長い
ことを特徴とする請求項1に記載の方法。
【請求項３】
半導体ダイ上に製造された集積回路(IC)であって、
第一の側及び第二の側を持ち、前記第一の側が前記第二の側と直交する、前記半導体ダイの第一の領域を占有する制御回路、
前記第一の側と平行な方向に延びる第一の長さを持つ、前記半導体ダイの第二の領域を占有する第一の出力トランジスタ、及び、
前記第二の側に対して垂直な方向に延びる第二の長さを持ち、前記第一の長さが前記制御回路の前記第一の側の長さよりも少なくとも20％長い、前記半導体ダイの第三の領域を占有する第二の出力トランジスタ、
を備え、前記第一及び第二の出力トランジスタの少なくとも1つが前記制御回路に結合されることを特徴とする集積回路。
【請求項４】
前記第二の長さが、実質的に、前記第一の長さと前記第一の側の長さとの間の差異に等しい
ことを特徴とする請求項3に記載のIC。
【請求項５】
前記第二の出力トランジスタが、前記制御回路の前記第二の側の幅に実質的に等しい幅を持つ
ことを特徴とする請求項3に記載のIC。
【請求項６】
前記第一及び第二の出力トランジスタが、各々、100Vより大きい破壊電圧を持つ、
ことを特徴とする請求項3に記載のIC。
【請求項７】
前記第一及び第二の出力トランジスタが、各々、電界効果トランジスタを備える
ことを特徴とする請求項6に記載のIC。
【請求項８】
前記第一及び第二の出力トランジスタが、各々、単一の出力トランジスタを形成するように一つに結合された、実質的に等しい長さの複数のトランジスタセグメントを備える
ことを特徴とする請求項3に記載のIC。
【請求項９】
前記第一及び第二の出力トランジスタが並列に繋がれる
ことを特徴とする請求項3に記載のIC。
【請求項１０】
前記第一の出力トランジスタの前記第一の長さが、前記第二の出力トランジスタの前記第二の長さより実質的に長い
ことを特徴とする請求項3に記載のIC。
【請求項１１】
前記制御回路が、スイッチモード調整器制御回路を備える
ことを特徴とする請求項3に記載のIC。
【請求項１２】
前記第一及び第二の出力トランジスタが、同じ伝導形式を持つ
ことを特徴とする請求項7に記載のIC。
【請求項１３】
前記第一及び第二の出力トランジスタが、nチャネルの電界効果トランジスタを備える
ことを特徴とする請求項12に記載のIC。
【請求項１４】
前記第二の領域が前記第一の側に隣接して配置され、かつ、前記第三の領域が前記第二の側に隣接して配置される
ことを特徴とする請求項3に記載のIC。
【請求項１５】
前記半導体ダイが、縦横比が0.5から2.0までの範囲内の実質的に長方形の形状を持つ
ことを特徴とする請求項3に記載のIC。
【請求項１６】
半導体ダイ上に製造された集積回路(IC)であって、
前記半導体ダイ上の第一の領域を占有する、第一の側及び第二の側を持ち、前記第一の側が前記第二の側と直交している制御回路、
前記制御回路の前記第一の側に隣接する前記半導体ダイの第二の領域を占有する、各々が前記第一の側と平行な方向に延び、第一の長さと実質的に等しい長さを持つ複数のセグメントを持つ第一の出力トランジスタ、及び、
前記制御回路の前記第二の側に隣接する前記半導体ダイの第三の領域を占有する、各々が前記第二の側に対して垂直な方向に延びる複数のセグメントを持ち、前記第一の長さが前記制御回路の前記第一の側の長さよりも少なくとも20%長い第二の出力トランジスタ
を備え、前記第一及び第二の出力トランジスタの少なくとも1つが前記制御回路に結合されることを特徴とする集積回路。
【請求項１７】
前記第一及び第二の出力トランジスタが、各々、100Vより大きい破壊電圧を持つ電界効果トランジスタを備える
ことを特徴とする請求項16に記載のIC。
【請求項１８】
前記第二の長さが、前記第一の長さと前記第一の側の寸法との間の差異と実質的に等しい
ことを特徴とする請求項16に記載のIC。
【請求項１９】
前記第二の出力トランジスタが、前記制御回路の前記第二の側の寸法に実質的に等しい幅を持つ
ことを特徴とする請求項16に記載のIC。
【請求項２０】
前記半導体ダイが、縦横比が0.5から2.0までの範囲内の実質的に長方形の形状を持つ
ことを特徴とする請求項16に記載のIC。
【請求項２１】
前記制御回路が、スイッチモード調整器制御回路を備える
ことを特徴とする請求項16に記載のIC。
【請求項２２】
半導体ダイ上に製造された集積回路(IC)であって、
第一の長さ及び第一の幅を持つ、前記半導体ダイの第一の領域を占有する制御回路と、
第二の長さ及び第二の幅を持つ、前記半導体ダイの第二の領域、及び、第三の長さ及び第三の幅を持つ、前記半導体ダイの第三の領域をそれぞれ占有し、前記第三の幅は前記第一の幅と実質的に等しく、前記第二の長さは前記第一の長さと第三の長さとの和と実質的に等しい、第一及び第二の出力トランジスタと
を備え、前記第一及び第二の出力トランジスタの少なくとも1つが前記制御回路に結合されることを特徴とする集積回路。
【請求項２３】
前記第一及び第二の出力トランジスタが、各々、100Vより大きい破壊電圧を持つ電界効果トランジスタを備える
ことを特徴とする請求項22に記載のIC。
【請求項２４】
前記第一及び第二の出力トランジスタが、各々、ソース、ドレイン、及びゲート端子を備える
ことを特徴とする請求項23に記載のIC。
【請求項２５】
前記第一の出力トランジスタのゲート端子が、前記第二の出力トランジスタのゲート端子、及び前記制御回路に繋がれた
ことを特徴とする請求項24に記載のIC。
【請求項２６】
前記第一の出力トランジスタのソース端子が、前記第二の出力トランジスタのソース端子に繋がれた
ことを特徴とする請求項25に記載のIC。
【請求項２７】
前記第一の出力トランジスタのドレイン端子が、前記第二の出力トランジスタのドレイン端子に繋がれた
ことを特徴する請求項26に記載のIC。
【請求項２８】
前記制御回路が、スイッチモード調整器制御回路を備える
ことを特徴とする請求項22に記載のIC。
【請求項２９】
前記第一及び第二の出力トランジスタが、各々、n型電界効果トランジスタを備える
ことを特徴とする請求項22に記載のIC。
【請求項３０】
前記第一及び第二の出力トランジスタが、各々、p型電界効果トランジスタを備える
ことを特徴とする請求項22に記載のIC。
【請求項３１】
前記半導体ダイが、縦横比が0.5から2.0までの範囲内の実質的に長方形の形状を持つ
ことを特徴とする請求項22に記載のIC。
【請求項３２】
前記半導体ダイが、全長が前記第二の長さに実質的に等しく、全幅が前記第二の幅と第三の幅との和に実質的に等しい実質的に長方形の形状を持つ、
ことを特徴とする請求項22に記載のIC。
【請求項３３】
半導体ダイの第一の領域に、第一の側に沿って延びる長さ及び第二の側に沿って延びる幅を持つ制御回路を置き、
前記制御回路の前記第二の側に隣接して、前記制御回路の幅と実質的に等しい幅を持つ第一の出力トランジスタを置き、
前記制御回路の前記第一の側に隣接して、前記制御回路の長さ＋前記第一の出力トランジスタの長さに実質的に等しい長さを持つ第二の出力トランジスタを置き、かつ、
前記制御回路を前記第一及び第二の出力トランジスタの少なくとも1つに結合する
ステップを含むことを特徴とする集積回路(IC)の製造方法。
【請求項３４】
前記第一及び第二の出力トランジスタが、各々、インターディジタルセグメントを備え、前記第二の出力トランジスタのインターディジタルセグメントが、前記第一の出力トランジスタのインターディジタルセグメントより実質的に長い
ことを特徴とする請求項33に記載の方法。
【請求項３５】
前記半導体ダイが、0.5から2.0までの範囲内の縦横比を持つ
ことを特徴とする請求項33に記載の方法。
【請求項３６】
前記第一及び第二の出力トランジスタが、各々、100Vより大きい破壊電圧を持つ
ことを特徴とする請求項33に記載の方法。
【請求項３７】
前記制御回路が、スイッチモード調整器制御回路を備える
ことを特徴とする請求項33に記載の方法。
【請求項３８】
前記第一及び第二の出力トランジスタが、各々、n型電界効果トランジスタを備える
ことを特徴とする請求項33に記載のIC。
【請求項３９】
前記第一及び第二の出力トランジスタが、各々、p型電界効果トランジスタを備える
ことを特徴とする請求項33に記載のIC。
【請求項４０】
半導体ダイ上に製造された集積回路(IC)であって、
第一及び第二の側を持つ、前記半導体ダイの第一の領域を占有する制御回路と、
前記第一の領域の前記第一及び第二の側にそれぞれ隣接して配置される第一及び第二の内側を持つ、前記半導体ダイのL字形の第二の領域を占有する一又はそれ以上の出力トランジスタと、
を備え、前記第一及び第二の出力トランジスタの少なくとも1つが前記制御回路に結合されることを特徴とする集積回路。
【請求項４１】
前記第一の内側が、前記第一の領域の前記第一の側の長さに実質的に等しい長さを持ち、前記第二の内側が、前記第一の領域の前記第二の側の長さに実質的に等しい長さを持つ
ことを特徴とする請求項40に記載のIC。
【請求項４２】
前記L字形の第二の領域が第一及び第二の外側を含み、前記第一の外側が、前記半導体ダイの全長に実質的に等しい
ことを特徴とする請求項40に記載のIC。
【請求項４３】
前記制御回路がスイッチモード調整器制御回路を備える
ことを特徴とする請求項40に記載のIC。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、半導体デバイスの技術分野に関するものであり、特に、モノリシック集積回路(IC)、及び、ICデバイスを製造する方法に関するものである。
【０００２】
(関連出願)
本出願は、2004年10月26日に出願された「多長パワートランジスタセグメントを持つ集積回路」という名称の米国特許出願第10/974,176号の一部継続出願であり、それも、本一部継続出願の代理人に割り当てられたものである。
【背景技術】
【０００３】
パワー集積回路(PIC)を含む集積回路(IC)は、増大しつつある多様な電子デバイスにおける適用を提供する。典型的には、PICは、引用により本出願に組み入れられる米国特許出願第6,207,994号(「特許第994号」)で開示されるようなデバイス構造を持つ一又はそれ以上の高電圧電界効果トランジスタ(HVFET)を備える。特許第994号で開示されたデバイスの各々は、ソース領域とドレイン領域が中間領域によって分けられている。ゲート構造は、デバイスの金属酸化膜半導体(MOS)チャネル上の薄い酸化層の上に配置される。オン状態では、ソース領域とドレイン領域との間に伝導チャネルを形成させ、それにより、電流がデバイスを通り抜けて流れることを可能にするように、ゲートに電圧が加えられる。オフ状態では、ゲート上の電圧は、基板内で全く伝導チャネルが形成されず、従って、電流が全く生じないほど充分低い。この状況において、ドレイン領域とソース領域との間で高電圧がサポートされる。
【０００４】
殆どの集積回路が、一又はそれ以上の外部負荷を通り抜けて流れる電流を制御する一又はそれ以上の出力トランジスタを収容する。例を介して、特許第994号の図7は、多くの形式のパワーデバイスにおいて一般的に出力トランジスタとして利用されるインターディジタルのソース及びドレイン領域を持つ構造を開示する。特定のPICの設計では、パワーデバイスの性能を統御する電流を増大させるために、これらの細長いソース/ドレインセグメントを複製することができる。
【０００５】
図1は、縦横比が長さ(L)対幅(W)の比であると定められた半導体ダイ10上に製造された、典型的な従来技術のICを示している。出力トランジスタ12のオン/オフ切換を制御するために利用される制御回路11が、半導体ダイ10上に含まれる。IC設計では、電流処理能力は異なるが同様の機能を持つデバイスのファミリーを作成するために、サイズ(例えば、セグメントの数)の異なる様々な出力トランジスタのレイアウトに結合される単一の標準制御回路設計を利用するのが慣例である。例えば、各々が異なる電流処理能力を持つICのファミリーを、トランジスタ12の並列セグメントの数を増やすことにより作成することができる。この従来手法により、より大きい電流処理能力を持つICは、長さ(L)は同じであるが、より多くのソース/ドレインセグメントを収容するようにより大きい幅(W)を持つ。言い換えると、従来技術のIC設計では、出力トランジスタの長さは、実質的に一定であり、制御回路11の長さに等しい。より大きい電流処理能力を持つ集積回路デバイスは、より多くのセグメントを並列に付加され、これは、半導体ダイの幅を増大させる。
【０００６】
半導体ダイ10を収容するパッケージスペースの最大利用を実現するために、制御回路11は、通常、その幅よりもずっと長い長さに設計される。例えば、典型的なIC製品ファミリーでは、最も小さいデバイスは、長くかつ細く(すなわち、大きい縦横比)設計され、より大きいデバイスになるほど、付加された出力トランジスタのセグメント数により増大した幅の寸法を持つ(すなわち、より小さい縦横比)。つまり、より多くのセグメントが付加されるので、より大きいデバイスの縦横比は減少する。
【０００７】
例を介して、パワー集積回路デバイスを含む殆どのモノリシックICの設計において、縦横比は重要なパラメータである。非常に大きい又は非常に小さい縦横比を持つ半導体ダイ上に製造されたICは、ダイをパッケージするために使用される成型材料によって引き起こされる機械的応力に、しばしば苦しむ。この応力は、IC回路の電気的性質を悪い方向に変え得る。最小応力の場合、半導体ダイは、1.0に近い縦横比、すなわち、その幅に実質的に等しい長さを持つはずである。しかしながら、問題は、領域効率、及び特定の電流処理能力を実現するために、出力トランジスタは、セグメントを長くするようにしばしば要求されるということである。パッケージはまた、最大空洞サイズを持つ。従って、実質的に長方形の形状を持つ半導体ダイ上にICを製造することが望まれると同時に、電流処理能力の範囲を持つ、パッケージ空洞のサイズにちょうど収まる製品ファミリーを提供する必要性が、制御回路及び半導体ダイ10の寸法を制限した。
【０００８】
従来技術の解決策は、かなり狭い幅、及び、よりずっと長い、最大パッケージ空洞のサイズに実質的に等しい長さを持つ制御回路を提供するものであった。例えば、図1では、制御回路11の長さは、その幅の約4倍である。しかしながら、これは、制御回路配線による領域非効率を引き起こす。この従来技術手法のもう1つの重要な欠点は、出力の小さいICデバイスでは、電界効果トランジスタ(すなわち、より少ないセグメント)が、半導体ダイの高い縦横比によって引き起こされるパッケージ応力の問題に苦しむ。
【０００９】
従って、制御回路の悪い領域効率、及びICの高い縦横比の問題を克服するモノリシックIC設計の改善の満たされない必要が存在する。
【００１０】
本発明は、以下に続く詳細な説明、及び添付図面から、より完全に理解されるが、しかしながら、それらは、示した特定の実施形態に本発明を限定するよう解釈されるべきではなく、説明及び理解のみのためのものである。
【００１１】
(詳細な説明)
改善された集積回路が開示されている。以下の説明では、本発明の完全な理解を提供するために、デバイス形式、大きさ、回路構成等のようなたくさんの具体的な詳細が示されている。しかしながら、半導体技術分野の当業者は、本発明を実践するためにこれらの具体的な詳細を必要としないこともある、ということが分かるであろう。
【００１２】
図2は、本発明の一実施形態によるモノリシックICの回路レイアウトを示している。(本出願の文脈では、「IC」という語は、モノリシックデバイスと同義であると解釈される)図2の例では、示されたICは、半導体ダイ20上に製造されたパワー集積回路(PIC)を備えることができ、これは、比較的短いインターディジタルのソース/ドレインセグメントのセットを持つ第一の出力HVFET23、及び比較的長いインターディジタルのソース/ドレインセグメントのセットを持つ第二の出力HVFET24を含む。HVFET23及び24のセグメントは、制御回路21のレイアウトを最適化する方法で、ダイ20上に置かれる。また、HVFET23及び24の配置は、電流処理能力の低い実装の場合でさえも、従来技術のデバイスと比較した時にダイ20がよりよい縦横比を持つように、完全PICのレイアウトを改良する。しかしながら、本発明は、PICに限定されず、多数の電圧及び電流処理特性を持つ様々なIC設計において応用例を提供することができるということを理解すべきである。
【００１３】
わかるように、短いセグメントを持つ出力トランジスタ23は、制御回路21の短い横側に隣接して、ダイ20上に置かれる。一実装では、制御回路21は、スイッチモード調整器制御回路を備える。制御回路21及びトランジスタ23は、両方とも、実質的に同じ幅(W1)を持つ。半導体ダイ20の全長(L)は、トランジスタ23の長さと制御回路21の長さの和にほぼ等しい(L≒L1+L2)。
【００１４】
図2の実施形態では、出力トランジスタ24が、制御回路21の下側の長いほうに隣接して、かつトランジスタ23の長さの下方に伸びて、ダイ20上に置かれるのが示されている。出力トランジスタ24のセグメント長は、実質的に、制御回路21の長さ(L2)＋出力トランジスタ23のセグメント長(L1)に等しい。言い換えると、制御回路と短いトランジスタのセグメントの複合長が実質的にトランジスタ24の長いセグメントの長さと同じとなるように、短いトランジスタセグメントが、制御回路21の短い方の側の横に並べて配置される。示された実施形態では、出力トランジスタの各々が同じ伝導形式、すなわち、n型又はp型である(出力トランジスタがバイポーラデバイスである実施形態では、出力トランジスタの各々はまた同じ形式、すなわち、npn又はpnpデバイスである)。
【００１５】
半導体ダイ20の全幅(W)は、制御回路21の幅とトランジスタ24の幅の和にほぼ等しい(W≒W1+W2)。電流処理能力が増大されたICデバイスを製造するために、より長いセグメントがトランジスタ24と並列に付加され、これは、W2の寸法を増やし、半導体ダイ20の縦横比を下げる効果を持つ。
【００１６】
図2の実施形態のもう1つの見方は、出力トランジスタ23及び24が半導体ダイ20のL字形領域を占有し、そのL字形領域の2つの内側が制御回路21の2つの対応する側に隣接して置かれていると考えるものである。つまり、L字形領域の内側の一方は、制御回路21の長さ(L2)に実質的に等しい長さを持ち、L字形領域のもう一方の内側は、制御回路21の幅(W1)に実質的に等しい長さを持っている。L字形領域の2つの外側は、それぞれ、半導体ダイ20の全長(L≒L1+L2)、及び幅(W≒W1+W2)に実質的に等しい寸法を持つ。
【００１７】
集積回路及び半導体製造技術分野の当業者は、図2に示す実施形態は、制御回路21が従来技術の設計より良い領域効率を提供する最適な縦横比を持つレイアウトを有することを可能にする、ということが分かるであろう。図2に示す実装では、制御回路21の長さ(L2)はその幅(W1)の約3倍である。さらに、異なるセグメント長を持つ複数の出力トランジスタの斬新な使用及び配置は、完全ICにおいて、1.0により近い縦横比という結果になる。これは、各々が異なる電流処理能力を持つICデバイスのファミリーを、各々が1.0により近い縦横比を持つ半導体ダイ20上に製造することができることを意味している。図2に示す実施形態において、ダイ20の縦横比は約1.6である。
【００１８】
引き続き図2を参照して、制御回路21を出力トランジスタ23には接続するが、出力トランジスタ24には接続しないことにより、かなり小さい電流処理能力を持つICデバイスを実現することができる。制御回路21を出力トランジスタ23及び出力トランジスタ24の両方に接続することにより、又は、制御回路21を出力トランジスタ24だけに接続し、出力トランジスタ23には接続しないことにより、電流処理能力が増大されたICデバイスを実装することができる。一実施形態では、出力トランジスタの両方を、制御回路に接続された単一のより大きい出力トランジスタとして作動するように、並列に接続する。一実施形態では、出力トランジスタ23及び24の両方が、100Vより大きい破壊電圧を持つ。半導体ダイ20のレイアウト及び製造の間、出力トランジスタ24の長いセグメントの数を増やすことにより、さらにより大きい電流処理能力を提供するICデバイスを実現することができる。どの場合においても、制御回路21の寸法は同じままである。出力トランジスタ24のセグメントの数が増えるに従って出力トランジスタ23及び24のトランジスタセグメントの長さを延ばすことにより、適当な縦横比を維持することができる。本発明により、様々な電流処理能力を持つICデバイスの完全なファミリーを、0.5〜2.0の範囲内の縦横比を持つ半導体ダイ上に実装することができる。
【００１９】
もう1つの可能性のある構成は、出力トランジスタ23及び24のうちのたった1つが制御回路21に結合され、もう一方の出力トランジスタが他のオフチップ回路への接続のための独立したトランジスタとして使用するのに利用可能である、というものである。
【００２０】
たとえ、図2の実施形態が異なる長さのセグメントを持つ2つの出力トランジスタを示しているとしても、ダイ20上に含まれ得る出力トランジスタの数に制限はない、ということを理解すべきである。つまり、異なる長さのセグメントを持つ二以上の出力トランジスタが、ダイ20上に含まれ得る。
【００２１】
例えば、そのうちの2つの付加トランジスタを、トランジスタ24の上又は下に、ダイ20上で並べて置いて、4つの出力トランジスタを持つICを実装することができる。この2つの付加出力トランジスタは、トランジスタ23の長さと制御回路21の長さの和(L≒L1+L2)にほぼ等しい複合セグメント長を持つことができる。このような場合では、2つの付加トランジスタのセグメント長は、トランジスタ23の短いセグメントの長さより長く、さらにトランジスタ24の長いセグメントの長さより短い中間の長さを持つことができる。中間の範囲の出力電流能力を提供するICデバイスを実装するために、中間の長さのセグメントを持つこれらの付加トランジスタを、制御回路21に選択的に結合することができる。
【００２２】
制御回路21と出力トランジスタ23及び24の一方又は両方との間の選択的結合は、様々な従来技術及び回路を利用して実現することができることを、集積回路及び半導体の技術分野の当業者は分かるであろう。例えば、ICのレイアウト及び製造の間、任意の金属接続を実装することができる。その代わりに、一又はそれ以上の出力トランジスタを制御回路21に選択的に結合するために、通常のオンチップスイッチング回路を利用することができる。このスイッチング回路は、制御回路21のレイアウト内に実装することができ、一又はそれ以上のトランジスタスイッチングデバイス(例えば、トランスミッションゲート)を備えることができる。
【００２３】
図3は、図2に示すモノリシックパワー集積回路に対応する回路概略図である。前に説明したように、制御回路21は、出力トランジスタ23又は出力トランジスタ24、又はトランジスタ23及び24の両方に、選択的に結合され得る。この後者の場合は、それぞれの出力トランジスタの3つの端子(すなわち、ソース、ドレイン、及びゲート)の各々への共通接続を示す破線によって示される。一実施形態では、出力トランジスタは、制御回路によってオン/オフが切り替えられる単一のHVFETとして効果的に作動するように、並列に接続されたHVFETである。一実施形態では、制御回路はスイッチモード調整器回路である。そのかわり、出力トランジスタは、一又は二の端子のみが一つに繋がれることもある(すなわち、ソース端子のみ)。
【００２４】
ここで図4を参照すると、本発明による集積回路の代替の実施形態が、半導体ダイ20のL字形のコーナー領域を占有する制御回路25を含むように示されている。この実施形態では、制御回路25によって占有されたL字形領域の一方の外側は長さL2を持ち、もう一方の外側は、半導体ダイ20の全幅(W≒W1+W2)に実質的に等しい寸法を持っている。出力トランジスタ23及び24は、制御回路25に隣接した、ダイ20上のL字形領域を占有し、ダイ20は、縦横比が0,5〜2.0の範囲内の全体的に長方形の形状を持つようになる。この例では、出力トランジスタ23は、制御回路25の左手側に隣接して置かれ、制御回路25の上側部分の幅と実質的に等しい幅W1を持つ。出力トランジスタ23及び24のいずれか一方(又は両方)は、制御回路25に結合される。図4では、出力トランジスタ24が、出力トランジスタ23の下で、かつ制御回路25の内側の上側に隣接して置かれるように示されている。この実施形態では、出力トランジスタ24のトランジスタセグメントの長さは半導体ダイ20の全長より短く、この全長(L)は、出力トランジスタ23の長さ(L1)＋制御回路25の上側部分の長さ(L2)の和に実質的に等しい。
【００２５】
図5は、出力トランジスタ27及び28の一方又は両方に結合された標準化された制御回路21を含む、本発明のさらにもう1つの代替の実施形態を示している。この実施形態では、出力トランジスタ28は、制御回路21の一つの側に隣接した領域を占有し、長さL1に実質的に等しいトランジスタセグメントを持つ。しかしながら、図2の実施形態とは異なり、出力トランジスタ28は、その幅が半導体ダイ20の全幅(W)に実質的に等しくなるように、ずっと多数のセグメントを持つ。出力トランジスタ27は、複数のトランジスタセグメントを持ち、その各々は、制御回路21の長さ(L2)に実質的に等しい長さを持つ。出力トランジスタ27の幅(W2)＋制御回路21の幅(W1)は、半導体ダイ20の全幅(W)に実質的に等しい。前の実施形態と同様に、制御回路21は、出力トランジスタ27及び28の一方又は両方に選択的に結合される。
【００２６】
図6は、本発明のさらにもう1つの代替の実施形態による集積回路を示している。図6の実施形態は、図5の実施形態のように、制御回路21の一方の側に隣接して配置された出力トランジスタ27を含む。しかしながら、図5の単一の出力トランジスタ28は、図6において、トランジスタ27及び制御回路21の左手側に隣接する同じ領域を占有する出力トランジスタ23及び29のペアで置き換えられる。トランジスタ23及び29の両方が、実質的に同じ長さ(L1)を持つセグメントを有する。出力トランジスタ23は、制御回路21の幅(W1)に実質的に等しい幅を持つ。出力トランジスタ29は、出力トランジスタ27の幅(W2)に実質的に等しい幅を持つ。図6の実施形態では、必要とされる電流処理能力に依って、制御回路21が、トランジスタ23、27、及び29のうちの一又はそれ以上に結合される。例えば、最大電流処理能力を要求する応用例では、制御回路21は、3つのトランジスタ23、27、及び29の全てに結合されるであろう。全ての出力トランジスタより少ない出力トランジスタが制御回路21に接続される場合には、接続されない出力トランジスタは、他のオフチップ回路に結合される独立したトランジスタとして使用するために利用可能であるとすることができる。
【００２７】
特定の実施形態と絡めて本発明を説明したが、多数の変更及び代替が、十分に本発明の技術的範囲内に入ることを、当業者は理解するであろう。従って、本明細書及び図面は、制限的な観点ではなく、例証的な観点で考えられるものである。
【図面の簡単な説明】
【００２８】
【図１】従来技術のモノリシック集積回路の回路レイアウトを示している。
【図２】本発明の一実施形態による集積回路を示す回路レイアウトである。
【図３】図2に示す集積回路に対応する回路概略図である。
【図４】本発明のもう1つの実施形態による集積回路を示す回路レイアウトである。
【図５】本発明のさらにもう1つの実施形態による集積回路を示す回路レイアウトである。
【図６】本発明のさらにもう1つの実施形態による集積回路を示す回路レイアウトである。
【符号の説明】
【００２９】
10  半導体ダイ
11  制御回路
12  出力トランジスタ
20  半導体ダイ
21  制御回路
23  第一の出力HVFET
24  第二の出力HVFET
25  制御回路
27  出力トランジスタ
28  出力トランジスタ
29  出力トランジスタ
【図１】
2006135284.tif 000003
【図２】
2006135284.tif 000004
【図３】
2006135284.tif 000005
【図４】
2006135284.tif 000006
【図５】
2006135284.tif 000007
【図６】
2006135284.tif 000008