(57)【要約】【課題】簡単な構造を有し、低電力駆動及び高速の動作が可能で、かつ１つの抵抗体及び１つのスイッチを備えた不揮発性半導体メモリ素子、及び、その駆動方法を提供する。【解決手段】本発明の不揮発性半導体メモリ素子は、スイッチング構造体と、前記スイッチング構造体と電気的に接続され、１つのリセット抵抗状態及び少なくとも２つ以上のセット抵抗状態を呈する抵抗体（１２）と、を備えることを特徴とする。更に、本発明の不揮発性半導体メモリ素子の駆動方法は、前記抵抗体（１２）の抵抗状態がリセット抵抗状態からセット抵抗状態に変化する途中に、前記抵抗体（１２）に流れる電流値を調節することにより、前記抵抗体（１２）の抵抗状態を制御するステップを含むことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
スイッチング構造体と、
このスイッチング構造体と電気的に接続され、１つのリセット抵抗状態及び少なくとも２つ以上のセット抵抗状態を呈する抵抗体と、
を備えることを特徴とする多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子。
【請求項２】
前記スイッチング構造体は、
半導体基板と、
この半導体基板に形成された第１不純物領域及び第２不純物領域と、
前記半導体基板上に順次に形成されたゲート絶縁層及びゲート電極層を有し、かつ前記第１不純物領域及び前記第２不純物領域と接触するゲート構造体と、
を備え、
前記抵抗体は、前記第２不純物領域と電気的に接続されていることを特徴とする請求項１に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子。
【請求項３】
前記第１不純物領域、前記第２不純物領域及び前記ゲート構造体は層間絶縁膜で覆われており、
前記第２不純物領域は、前記層間絶縁膜を貫通するコンタクトプラグを介して前記抵抗体と電気的に接続されていることを特徴とする請求項２に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子。
【請求項４】
前記抵抗体は、遷移金属酸化物から形成されることを特徴とする請求項１に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子。
【請求項５】
前記抵抗体は、ニッケル酸化物（ＮｉＯ）、チタン酸化物（ＴｉＯ２）、ハフニウム酸化物（ＨｆＯ）、ニオブ酸化物（Ｎｂ２Ｏ５）、亜鉛酸化物（ＺｎＯ）、ジルコニウム酸化物（ＺｒＯ２）、タングステン酸化物（ＷＯ３）、コバルト酸化物（ＣｏＯ）、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）およびＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）のうち少なくとも１つの物質を含んで形成されていることを特徴とする請求項１に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子。
【請求項６】
スイッチング構造体と、このスイッチング構造体と電気的に接続され、かつ１つのリセット抵抗状態及び少なくとも２つ以上のセット抵抗状態を呈する抵抗体と、を備える不揮発性メモリ素子の駆動方法において、
前記抵抗体の抵抗状態がリセット抵抗状態からセット抵抗状態に変化する途中に、前記抵抗体に流れる電流値を調節することにより、前記抵抗体の抵抗状態を制御するステップを含むことを特徴とする多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の駆動方法。
【請求項７】
前記抵抗体に流れる電流値を基準電流値と比較して、前記電流値が前記基準電流値を超える場合に、前記抵抗体に供給される電力を遮断するステップを更に含むことを特徴とする請求項６に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の駆動方法。
【請求項８】
前記抵抗体に流れる電流値と前記基準電流値との比較は、前記抵抗体と電気的に接続された比較器により行われることを特徴とする請求項７に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の駆動方法。
【請求項９】
前記スイッチング構造体は、
半導体基板と、
前記半導体基板に形成された第１不純物領域及び第２不純物領域と、
前記半導体基板上に順次に形成されたゲート絶縁層及びゲート電極層を有し、かつ前記第１不純物領域及び前記第２不純物領域と接触するゲート構造体と、
を備え、
前記抵抗体は、前記第２不純物領域と電気的に接続されていることを特徴とする請求項６に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の駆動方法。
【請求項１０】
前記抵抗体は、遷移金属酸化物から形成されることを特徴とする請求項６に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の駆動方法。
【請求項１１】
前記抵抗体は、ニッケル酸化物（ＮｉＯ）、チタン酸化物（ＴｉＯ２）、ハフニウム酸化物（ＨｆＯ）、ニオブ酸化物（Ｎｂ２Ｏ５）、亜鉛酸化物（ＺｎＯ）、ジルコニウム酸化物（ＺｒＯ２）、タングステン酸化物（ＷＯ３）、コバルト酸化物（ＣｏＯ）、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）およびＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）のうち少なくとも１つの物質を含んで形成されることを特徴とする請求項６に記載の多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子、及び、その駆動方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、単位面積当りのメモリセル数により決定される集積度が高く、動作速度が速く、かつ低電力で駆動が可能であることが望ましい。これらの改良に関する多くの研究が世界規模で進んでおり、その結果、多様な動作原理を持つメモリ素子が開発されている。
【０００３】
一般的に半導体メモリ装置は、回路に接続された多くのメモリセルを備える。代表的な半導体メモリ素子としては、ＤＲＡＭ（Dynamic Random Access Memory）が挙げられる。ＤＲＡＭの単位メモリセルは１つのスイッチ及び１つのキャパシタで構成されることが一般的であり、集積度が高く、かつ動作速度が速いという利点がある。しかし、電源ＯＦＦ後に保存されたデータが消失する揮発性メモリ素子であり、データの保持が難しいという問題点がある。
【０００４】
電源ＯＦＦ後にもデータを保存可能な不揮発性メモリ素子の代表的な例が、フラッシュメモリである。フラッシュメモリは、ＤＲＡＭのような揮発性メモリとは違って不揮発性の特性を持っているが、ＤＲＡＭに比べて集積度が低く、動作速度が遅いという短所がある。
【０００５】
現在、不揮発性メモリ素子についての多くの研究が進んでおり、最近開発された不揮発性メモリ素子の例としては、ＭＲＡＭ（Magnetic Random Access Memory）、ＦＲＡＭ（Ferroelectric Random Access Memory）及びＰＲＡＭ（Phase-change Random Access Memory）などが挙げられる。
【０００６】
これらの駆動方式を以下に説明する。ＭＲＡＭは、トンネル接合での磁化方向の変化を利用してデータを保存する方式であり、ＦＲＡＭは、強誘電体の分極特性を利用してデータを保存する方式である。これらは何れも長所及び短所を持っているが、基本的には前述のように、集積度が高く、高速の動作特性を有し、かつ低電力で駆動可能であり、データの保存性に優れた方向に研究開発が進んでいる。
【０００７】
一方、ＰＲＡＭは、特定の物質の相変化による抵抗値の変化を利用してデータを保存する方式であり、１つの抵抗体及び１つのスイッチ（トランジスタ）を持つ構造になっている。この不揮発性メモリ素子は、抵抗体の形成温度を調節して結晶質または非晶質状態に変化させる。一般的に非晶質状態の抵抗値は結晶質状態の抵抗値より高いので、その抵抗差を利用してメモリ素子として駆動する。
【０００８】
これまで開発された抵抗特性を利用した不揮発性メモリ素子は、２つの抵抗状態をそれぞれ「１」及び「０」に指定して使用してきた。したがって、１つのメモリ素子で多様な状態を使用する場合に難点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の技術的課題は、簡単な構造を有し、低電力駆動及び高速動作が可能で、かつ１つの抵抗体及び１つのスイッチング構造体を備えた不揮発性半導体メモリ素子、及び、その駆動方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明では前記課題を解決するために、スイッチング構造体と、このスイッチング構造体と電気的に接続され、１つのリセット抵抗状態及び少なくとも２つ以上のセット抵抗状態を呈する抵抗体と、を備える多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子を提供する。
【００１１】
前記スイッチング構造体は、半導体基板と、この半導体基板に形成された第１不純物領域及び第２不純物領域と、前記第１不純物領域及び前記第２不純物領域と接触し、前記半導体基板上に順次に形成されたゲート絶縁層及びゲート電極層を有するゲート構造体と、を備え、前記抵抗体は、前記第２不純物領域と電気的に接続されていることを特徴とする。
【００１２】
前記第１不純物領域、前記第２不純物領域及び前記ゲート構造体は層間絶縁膜で覆われており、前記第２不純物領域は、前記層間絶縁膜を貫通するコンタクトプラグを介して前記抵抗体と電気的に接続されていることを特徴とする。
【００１３】
前記抵抗体は、遷移金属酸化物から形成されることを特徴とする。
【００１４】
前記抵抗体は、ニッケル酸化物（ＮｉＯ）、チタン酸化物（ＴｉＯ２）、ハフニウム酸化物（ＨｆＯ）、ニオブ酸化物（Ｎｂ２Ｏ５）、亜鉛酸化物（ＺｎＯ）、ジルコニウム酸化物（ＺｒＯ２）、タングステン酸化物（ＷＯ３）、コバルト酸化物（ＣｏＯ）、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）およびＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）のうち少なくとも１つの物質を含んで形成されていることを特徴とする。
【００１５】
更に、本発明の不揮発性メモリ素子は、前記抵抗体に流れる電流値を調節して前記抵抗体の抵抗状態を制御する比較器をさらに備えることを特徴とする。
【００１６】
また、本発明では、スイッチング構造体と、このスイッチング素子と電気的に接続され、かつ１つのリセット抵抗状態及び少なくとも２つ以上のセット抵抗状態を呈する抵抗体と、を備える不揮発性メモリ素子の駆動方法において、前記抵抗体の抵抗状態がリセット抵抗状態からセット抵抗状態に変化する途中に、前記抵抗体に流れる電流値を調節することにより、前記抵抗体の抵抗状態を制御するステップを含む多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の駆動方法を提供する。
【００１７】
前記駆動方法において、前記抵抗体に流れる電流値を基準電流値と比較して、前記電流値が前記基準電流値を超える場合に、前記抵抗体に供給される電力を遮断するステップを更に含むことを特徴とする。
【００１８】
本発明において、前記抵抗体に流れる電流値と基準電流値との比較は、前記抵抗体と電気的に接続された比較器によって行われることを特徴とする。
【発明の効果】
【００１９】
本発明の不揮発性メモリは、以下の長所を有している。
第１に、多様な抵抗状態を呈する抵抗体をデータ保存層として使用することによって、１Ｒ（Resistor）−１Ｓ（Switch）構造の単位セルで多量の情報を保存することができる。
第２に、不揮発性メモリの単位セル構造が簡単であり、従来のＤＲＡＭ製造工程など既存の半導体工程をそのまま利用でき、その生産性を高めることができ、製造コストを低く抑えることができる。
第３に、本発明の動作原理上、抵抗体の抵抗特性を直接利用して単純な方法で情報を保存して再生できるので、高速の動作特性を有する。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して、本発明の一実施形態に係る、多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子及びその駆動方法について詳細に説明する。
図１は、本発明の一実施形態に係る、多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の抵抗体領域を示す図面である。図１を参照すると、本発明の一実施形態に係るメモリ素子の抵抗体領域は、下部構造体１０と、下部電極１１と、抵抗体１２と、上部電極１３と、が順次積層した構造を有している。
【００２１】
下部構造体１０は、スイッチの役割を果たすトランジスタ構造体またはダイオード構造体などを含む。この下部構造体１０は、特許請求の範囲における「スイッチング構造体」に相当する。トランジスタ構造体の詳細については後述する。下部電極１１及び上部電極１３は、一般的な半導体メモリ素子の電極として使われる物質で形成することができる。
【００２２】
ここで、抵抗体１２は、本発明の一実施形態に係る不揮発性メモリ素子の特徴をなす部分であり、多様な抵抗状態を呈するデータ保存部の役割を果たす。抵抗体１２は、導電性の低い物質で形成され、遷移金属酸化物で形成されることが望ましい。具体的な物質としては、ニッケル酸化物（ＮｉＯ）、チタン酸化物（ＴｉＯ２）、ハフニウム酸化物（ＨｆＯ）、ニオブ酸化物（Ｎｂ２Ｏ５）、亜鉛酸化物（ＺｎＯ）、ジルコニウム酸化物（ＺｒＯ２）、タングステン酸化物（ＷＯ３）、コバルト酸化物（ＣｏＯ）、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）およびＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）のうち少なくとも１つの物質を使用して形成することができる。
【００２３】
図２は、本発明の一実施形態に係る多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の構造を示す図面である。図２は、１つの抵抗体３２及び１つのスイッチング構造体を備えるメモリ素子の構造を示している。ここでは、スイッチング構造体としてトランジスタを使用しているが、代わりにダイオードを使用してもよい。
【００２４】
図２に示すように、半導体基板２０上に第１不純物領域２１ａ及び第２不純物領域２１ｂが形成されている。以下、第１不純物領域２１ａをソースと称し、第２不純物領域２１ｂをドレインと称する。ソース２１ａ及びドレイン２１ｂと接触する半導体基板２０上にはゲート構造体２２及び２３が形成されている。ゲート構造体２２、２３を、以下それぞれゲート絶縁層２２及びゲート電極層２３と称する。
【００２５】
ソース２１ａとドレイン２１ｂ及びゲート絶縁層２２とゲート電極層２３は、層間絶縁膜２４で覆われており、ドレイン２１ｂに対応する領域の層間絶縁膜２４にはコンタクトプラグ２５が形成されている。コンタクトプラグ２５は下部電極３１と電気的に接続されており、下部電極３１上には抵抗体３２及び上部電極３３が順次に形成されている。ここで、抵抗体３２は、前述したように多様な抵抗状態を呈する遷移金属酸化物で形成されることが望ましく、ニッケル酸化物（ＮｉＯ）、チタン酸化物（ＴｉＯ２）、ハフニウム酸化物（ＨｆＯ）、ニオブ酸化物（ＮｂＯ２）、亜鉛酸化物（ＺｎＯ）、ジルコニウム酸化膜（ＺｒＯ２）、タングステン酸化物（ＷＯ３）、コバルト酸化物（ＣｏＯ）、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）およびＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）のうち少なくとも１つの物質を使用して形成することができる。そして、抵抗体３２は、比較器（図示せず）と電気的に接続される。詳細については図５を参照して後述する。
【００２６】
以下、本発明の一実施形態に係る、多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の動作特性に関して、図面を参照して詳細に説明する。
まず、図３を参照して、本発明の一実施形態に係る抵抗体を利用した不揮発性メモリ素子の動作原理を説明する。図３は、抵抗体３２に印加した電圧に対して測定したドレイン２１ａの電流値を示すグラフである。
【００２７】
図３を参照すると、抵抗体３２は２つの状態からなる抵抗特性を示すということが分かる。まず、抵抗体３２に印加する電圧を０から順次に増加させれば、直線Ｇ１に沿って電圧に比例して電流が増加することが分かる。ここで、直線Ｇ１に沿った特性を示す状態をセット状態という。しかし、Ｖ１〜Ｖ２範囲の電圧を加えれば、抵抗値が急激に増加し、それゆえ電流が減少して直線Ｇ２に沿った特性を示す。ここで、直線Ｇ２に沿った特性を示す状態をリセット状態という。そして、Ｖ２（＞Ｖ１）より大きい電圧を加えると、抵抗値が減少し電流が増加して再び直線Ｇ１に沿う特性を示す。
【００２８】
一方、このような抵抗体３２を不揮発性メモリ素子のデータ保存層として使用可能にする電気的な特性を、以下に説明する。抵抗体３２にＶ１より大きな電圧を印加した場合の電気特性が、Ｖ１より小さな電圧を印加した場合の電気的特性に影響を及ぼす。
【００２９】
詳細に説明すると、まずＶ１〜Ｖ２範囲の電圧を抵抗体３２に印加した後に、Ｖ１より小さな電圧を印加すると、抵抗体３２に流れる電流は直線Ｇ２に沿った値が得られる。そして、Ｖ２より大きい電圧Ｖ３を抵抗体３２に印加した後に、Ｖ１より小さな電圧を再び印加した場合には、抵抗体３２に流れる電流は直線Ｇ１に沿った値となる。すなわち、Ｖ１より大きい電圧（Ｖ１〜Ｖ２の範囲、またはＶ２より大きい範囲）で印加すると、その電圧により得られた抵抗体３２の電気的特性が消えずに残存することが分かる。その結果、遷移金属酸化物を抵抗体３２に使用して不揮発性メモリ素子に応用できることが分かる。
【００３０】
次に、データの記録について説明すると、図３のＶ１〜Ｖ２範囲の電圧を印加した場合の抵抗体３２の状態を「０」とし、Ｖ２より大きい範囲で電圧を印加した場合の抵抗体３２の状態を「１」としてデータを記録する。
【００３１】
一方、データの読み出しについて説明すると、Ｖ１より小さな電圧を印加してドレイン電流Ｉｄを測定して、抵抗体３２に保存されたデータが「０」の状態であるか、「１」の状態であるかを判別することができる。ここで、どちらの状態を「１」または「０」とするかは、任意に選択可能である。
【００３２】
図４Ａを参照して、多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の動作原理を説明する。図４Ａは、本発明の一実施形態に係る多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の動作特性を示すグラフである。
【００３３】
図４Ａを参照すると、動作特性上に１つのリセット状態及び４つのセット状態が現れていることが分かる。セット状態は、それぞれ第１抵抗状態（１ｍＡ  Ｃｏｍｐ）、第２抵抗状態（５ｍＡ  Ｃｏｍｐ）、第３抵抗状態（１０ｍＡ  Ｃｏｍｐ）及び第４抵抗状態（２０ｍＡ  Ｃｏｍｐ）からなる。ここで、各抵抗状態の抵抗の大きさは、第１抵抗状態＞第２抵抗状態＞第３抵抗状態＞第４抵抗状態の順である。
【００３４】
本発明の一実施形態に係る不揮発性メモリ素子の抵抗体３２は、図４Ａのように２つ以上のセット状態で駆動されることを特徴とする。多様なセット状態を持つということは、抵抗体３２に保存するデータ種類も多様化できることを意味する。
【００３５】
図４Ａに示すように、抵抗体３２に４つのセット（抵抗）状態を持たせる方法を、以下に説明する。図３で、抵抗体３２への印加電圧を次第に高めれば、Ｖ１でセット状態からリセット状態に抵抗の状態が変化し、Ｖ２でリセット状態からセット状態に抵抗の状態が変化することを説明した。したがって、リセット状態からセット状態に変化する過程は、抵抗が連続的に変わる過程であり、この時に変化した抵抗値は抵抗体３２の抵抗値を決定する。つまり、リセット状態からセット状態に変わる時、抵抗体３２に流れる電流値を制限すれば、抵抗体３２の抵抗値を任意に調節できる。
【００３６】
再び図４Ａを参照すると、リセット状態からセット状態に変わるＢ地点では、抵抗体３２に流れる電流値を調節できる。ここで、Ｂ１抵抗体３２に流れる電流値をＳ１値とすれば、第１抵抗状態に固定できることが分かる。この時に固定された電流値をセットコンプライアンス電流という。Ｓ１のセットコンプライアンス電流は、本発明の一実施形態では１ｍＡであった。そして、同じ方法でＳ２、Ｓ３またはＳ４地点でセットコンプライアンス電流をそれぞれ５ｍＡ、１０ｍＡまたは２０ｍＡに制御することによって、抵抗体３２を所望の抵抗状態に調節できる。
【００３７】
図４Ｂは、前述したように、図４ＡのＢ地点でセットコンプライアンス電流を１ｍＡ、５ｍＡ、１０ｍＡと２０ｍＡに制御した場合の抵抗体３２の抵抗状態を示すためのグラフである。ここでは、セット状態からリセット状態に変化する図４ＡのＡ地点での各抵抗状態（セットコンプライアンス電流値）に対するリセット電流値を示すものである。
【００３８】
このように抵抗体３２の抵抗状態を所望の状態に制御することによって、データ保存層である抵抗体３２にマルチ状態にデータを記録できる。そして、前述したように、抵抗体３２に記録されたデータの読み出しは、図４ＡのＡ地点の電圧より低い電圧を抵抗体３２に印加してドレイン電流値を検知することによって可能になる。
【００３９】
図５は、本発明の一実施形態に係る多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の等価回路図である。図５の等価回路図を参照して、不揮発性メモリ素子へのデータ記録方法を、詳細に説明する。図５を参照すると、抵抗体Ｒは比較器（コンパレータ）Ｃ１、Ｃ２、Ｃ３と電気的に接続されていることが分かる。各比較器Ｃ１、Ｃ２、Ｃ３は、インバータを介してＣＭＯＳのＮＭＯＳ（ｎ）と接続され、直接的にＣＭＯＳのＰＭＯＳ（ｐ）に接続されている。
【００４０】
各比較器の比較電流値を、Ｃ１は１ｍＡ、Ｃ２は５ｍＡに設定し、Ｃ３は１０ｍＡに設定する。図４ＡのＢ地点に該当する電圧が印加されれば、抵抗体Ｒはリセット状態からセット状態に変化して抵抗値が減少する。この時、抵抗体Ｒを図４Ａの第１抵抗状態（１ｍＡ Ｃｏｍｐ）で制御する場合には、比較器Ｃ１をオン状態に設定し、比較器Ｃ２及びＣ３をオフ状態に設定する。Ｂ地点に該当する電圧が抵抗体Ｒに印加されて抵抗体Ｒに流れる電流値が順次増加するが、その値が１ｍＡに到達すれば、比較器Ｃ１が動作して、そのアウトプットがＣＭＯＳに伝達される。図５を参照すると、インバータを介して１値が０値に変換されてＮＭＯＳに伝達され、１値はＰＭＯＳに直接伝達されることが分かる。したがって、ＮＭＯＳ及びＰＭＯＳが何れもオフ状態になり、電源供給部Ｓから供給された電力が遮断されて抵抗体Ｒの抵抗状態が第１抵抗状態に固定される。前述したような方法で抵抗体Ｒを図４Ａの第２抵抗状態に設定しようとする場合には、比較器Ｃ２のみオンに設定し、第３抵抗状態に設定しようとする場合には、比較器Ｃ３のみオンに設定することによって抵抗体Ｒの抵抗状態を所望の状態に制御できる。
【００４１】
以上、本発明を図面に示した実施形態を用いて説明したが、これらは例示的なものに過ぎず、本技術分野の当業者ならば、本発明の範囲および趣旨から逸脱しない範囲で多様な変更および変形が可能なことは理解できるであろう。例えば、本発明の抵抗体をトランジスタ構造体以外にダイオードなどのスイッチング機能を有する素子と接続させて使用することが可能である。したがって、本発明の範囲は、説明された実施形態によって定められず、特許請求の範囲に記載された技術的趣旨により定められねばならない。
【産業上の利用可能性】
【００４２】
本発明は、多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子、及び、その駆動方法の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係る多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の抵抗体領域を示す図面である。
【図２】本発明の一実施形態に係る多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の構造を示す図面である。
【図３】抵抗体３２に印加した電圧に対して測定したドレイン２１ａの電流値を示すグラフである。
【図４Ａ】本発明の一実施形態に係る多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の動作特性を示すグラフである。
【図４Ｂ】図４ＡのＢ地点でセットコンプライアンス電流を１ｍＡ、５ｍＡ、１０ｍＡと２０ｍＡに制御した場合の抵抗体３２の抵抗状態を示すためのグラフである。
【図５】本発明の一実施形態に係る多様な抵抗状態を呈する抵抗体を利用した不揮発性メモリ素子の等価回路図である。
【符号の説明】
【００４４】
２０    半導体基板
２１ａ  第１不純物領域（ソース）
２１ｂ  第２不純物領域（ドレイン）
２３    ゲート電極層
２４    層間絶縁膜
２５    コンタクトプラグ
３１    下部電極
３２    抵抗体
３３    上部電極
【図１】
2006135335.tif 000003
【図２】
2006135335.tif 000004
【図３】
2006135335.tif 000005
【図４Ａ】
2006135335.tif 000006
【図４Ｂ】
2006135335.tif 000007
【図５】
2006135335.tif 000008