(57)【要約】 【課題】半導体メモリ装置のメモリセルアレイブロック割り当て及びメモリセルアレイブロックのアドレス指定を提供する。【解決手段】メモリセルアレイブロックの構成方法は第１単位論理ブロックにアドレス指定されるメモリセルを分割してサブアレイブロックを生成し、サブアレイブロックを第２単位論理ブロックに割り当ててサブアレイブロック及び第２単位論理ブロックが周辺回路を共有するようにする。半導体メモリ装置はサブアレイブロック、第２単位論理ブロックを含むメモリセルアレイブロック及び周辺回路を含み、メモリセルアレイブロック内のサブアレイブロック及び第２単位論理ブロックは周辺回路を共有する。従って、メモリセルアレイブロックの大きさを自由に割り当てることができる。【選択図】    図３
2006172701.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセルを含む第１単位論理ブロックを分割してサブアレイブロックを生成する段階と、
前記サブアレイブロックの一部を第２メモリセルを含む第２単位論理ブロックに割り当てる段階と、を含み、
メモリセルアレイブロックを構成する前記サブアレイブロックの一部及び前記第２単位論理ブロックのメモリセルが周辺回路を共有することを特徴とするメモリセルアレイブロック構成方法。
【請求項２】
前記第１及び第２単位論理ブロックは、それぞれ２Ｋ個のワードライン及び２Ｌ個（Ｋ及びＬは自然数）のビットラインを含むことを特徴とする請求項１記載のメモリセルアレイブロック構成方法。
【請求項３】
前記第１単位論理ブロックは、ワードライン単位またはビットライン単位で分割されることを特徴とする請求項２記載のメモリセルアレイブロック構成方法。
【請求項４】
前記周辺回路は、ローアドレスをデコーディングするローデコーダを含むことを特徴とする請求項２記載のメモリセルアレイブロック構成方法。
【請求項５】
前記周辺回路は、
コラムアドレスをデコーディングするコラムデコーダと、
メモリセルから読み出した信号を増幅するセンスアンプと、
ビットラインをプリチャージするためのビットラインイコライズ/プリチャージ回路と、
を含むことを特徴とする請求項２記載のメモリセルアレイブロック構成方法。
【請求項６】
２Ｋ個（Ｋは自然数）のワードラインから構成された第１単位論理ブロックの一部及び２Ｋ個（Ｋは自然数）のワードラインから構成された第２単位論理ブロックを含むメモリセルアレイブロックであって、前記第１単位論理ブロックの一部及び前記第２単位論理ブロックが周辺回路を共有するメモリセルアレイブロックに対して、ブロック選択アドレスを用いて前記第１単位論理ブロックの一部及び前記第２単位論理ブロックのうちいずれに含まれるワードラインに対するアドレス指定であるかを判断する段階と、
前記第２単位論理ブロックに含まれるワードラインに対するアドレス指定の場合には、前記ブロック選択アドレスを用いて対応するメモリセルアレイブロックを選択する段階と、
前記第１単位論理ブロックの一部に含まれるワードラインに対するアドレス指定の場合には、前記ブロック選択アドレスの下位アドレスを用いて対応するメモリセルアレイブロックを選択する段階と、
を含むことを特徴とするメモリセルアレイブロックのアドレス指定方法。
【請求項７】
前記周辺回路は、
コラムアドレスをデコーディングするコラムデコーダと、
メモリセルから読み出した信号を増幅するセンスアンプと、
ビットラインをプリチャージするためのビットラインイコライズ/プリチャージ回路と、
を含むことを特徴とする請求項６記載のメモリセルアレイブロックのアドレス指定方法。
【請求項８】
前記周辺回路は、ローアドレスをデコーディングするローデコーダをさらに含むことを特徴とする請求項７記載のメモリセルアレイブロックのアドレス指定方法。
【請求項９】
２Ｋ個（Ｋは自然数）のビットラインから構成された第１単位論理ブロックの一部及び２Ｋ個（Ｋは自然数）のビットラインから構成された第２単位論理ブロックを含むメモリセルアレイブロックであって、前記第１単位論理ブロックの一部及び前記第２単位論理ブロックが周辺回路を共有するメモリセルアレイブロックに対して、ブロック選択アドレスを用いて前記第１単位論理ブロックの一部及び前記第２単位論理ブロックのうちいずれに含まれるビットラインに対するアドレス指定であるかを判断する段階と、
前記第２単位論理ブロックに含まれるビットラインに対するアドレス指定の場合には、前記ブロック選択アドレスを用いて前記メモリセルアレイブロックを選択する段階と、
前記第１単位論理ブロックの一部に含まれるビットラインに対するアドレス指定の場合には、前記ブロック選択アドレスの下位アドレスを用いて前記メモリセルアレイブロックを選択する段階と、
を含むことを特徴とするメモリセルアレイブロックのアドレス指定方法。
【請求項１０】
前記周辺回路は、ローアドレスをデコーディングするローデコーダを含むことを特徴とする請求項９記載のメモリセルアレイブロックのアドレス指定方法。
【請求項１１】
前記周辺回路は、
コラムアドレスをデコーディングするコラムデコーダと、
メモリセルから読み出した信号を増幅するセンスアンプと、
ビットラインをプリチャージするためのビットラインイコライズ/プリチャージ回路と、
をさらに含むことを特徴とする請求項１０記載のメモリセルアレイブロックのアドレス指定方法。
【請求項１２】
複数のメモリセルアレイブロックと、
前記複数のメモリセルアレイブロックのそれぞれに対応する周辺回路と、を含み、
前記複数のメモリセルアレイブロックのそれぞれは、
２Ｋ個（Ｋは自然数）のメモリセルを含む第１単位論理ブロックの一部にアドレス指定される第１メモリセルと、
２Ｋ個メモリセルを含む第２単位論理ブロックにアドレス指定される第２メモリセルとを含む少なくとも一つの結合メモリセルアレイブロックを含むことを特徴とする半導体メモリ装置。
【請求項１３】
前記第１及び第２単位論理ブロックは、それぞれ２Ｌ個のワードライン及び２Ｍ個（Ｌ及びＭは自然数であり、Ｌ＋Ｍ＝Ｋである）のビットラインを含むことを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１４】
前記周辺回路は、ローアドレスをデコーディングするローデコーダを含むことを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１５】
前記周辺回路は、
コラムアドレスをデコーディングするコラムデコーダと、
メモリセルから読み出した信号を増幅するセンスアンプと、
ビットラインをプリチャージするためのビットラインイコライズ/プリチャージ回路と、
を含むことを特徴とする請求項１３記載の半導体メモリ装置。
【請求項１６】
２Ｋ個（Ｋは自然数）のメモリセルを含む第１単位論理ブロックの一部にアドレス指定される第１メモリセルと、
２Ｋ個のメモリセルを含む第２単位論理ブロックにアドレス指定される第２メモリセルと、を含み、
前記第１及び第２メモリセルが周辺回路を共有することを特徴とするメモリセルアレイブロック。
【請求項１７】
前記周辺回路は、ローアドレスをデコーディングするローデコーダを含むことを特徴とする請求項１６記載のメモリセルアレイブロック。  
【請求項１８】
前記周辺回路は、
コラムアドレスをデコーディングするコラムデコーダを含むことを特徴とする請求項１６記載のメモリセルアレイブロック。
【請求項１９】
前記周辺回路は、
メモリセルから読み出した信号を増幅するセンスアンプと、
ビットラインをプリチャージするためのビットラインイコライズ/プリチャージ回路と、
を含むことを特徴とする請求項１６記載のメモリセルアレイブロック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に、半導体メモリ装置のメモリセルアレイブロック割り当て及びメモリセルアレイブロックのアドレス指定に関する。
【背景技術】
【０００２】
半導体メモリ装置の高容量化による半導体メモリ装置のメモリセルアレイは継続的に大きくなりつつあり、従って、メモリセルアレイを適切な大きさを有するメモリセルアレイブロックに分割することは非常に重要な問題である。
【０００３】
メモリセルアレイの大きさの増加による問題をワードラインの側面から見ると、ワードラインが長くなるとＲＣ遅延が増加するため、ワードラインを駆動するデコーダの出力端が大容量でなければならない。そのためデコーダの面積が増加し、ワードラインを駆動するに必要な電力消費も増加する。
【０００４】
メモリセルアレイの大きさの増加による問題をビットラインの側面からみると、ビットラインが長くなるとビットライン自体のキャパシタンスが増加するため、読み出し動作の際に電荷共有による電圧変化量が減少する。そのため、正確なデータの感知が難しくなり、ＲＣ遅延が増加して感知速度が低下する。さらに、ビットラインが長くなると、センスアンプの電力消費も増加する。
【０００５】
従って、ワードライン及びビットラインを適切な長さにするためにメモリセルアレイを適切な大きさを有するメモリセルアレイブロックに分け、メモリセルアレイブロック毎にローデコーダ、コラムデコーダ及びセンスアンプなどの周辺回路を配置することによって、メモリセルアレイの大きさの増加による問題に対処している。
【０００６】
しかし、メモリセルアレイを多数のメモリセルアレイブロックで分けると、ローデコーダ、コラムデコーダ及びセンスアンプなどの周辺回路が多く必要となり、全体的なチップサイズが大きくなるという問題点がある。従って、メモリセルアレイの大きさの増加による問題点を解決し、チップサイズを適切に保持するために、メモリセルアレイブロックのサイズを適切に設定する必要がある。
【０００７】
従来の技術によるメモリセルアレイは２のべき乗に対応するメモリセルを含むサイズのブロックで割り当てられていた。従って、２８個のワードラインを含むローブロックのサイズを増やすためには、２９個のワードラインを含むローブロックに増やすしかなかった。これは、一つのブロックが指定された後、一つのワードラインを指定するために必要なアドレスビット数に制限があり、アドレスビットに対応する分だけのワードワインを一つのブロックに割り当てなければならないからである。、また、２９個のワードラインを含むローブロックのサイズを減少させるためには、２８個のワードラインを含むローブロックに減少させるしかなかった。
【０００８】
図１は従来技術による半導体メモリ装置のローブロックを示すブロック図である。
【０００９】
図１に示すように、従来技術による半導体メモリ装置のローブロック１１０、１２０、１３０、１４０はそれぞれ２ｋ個のワードラインを含むことがわかる。
【００１０】
図２及び図３は従来技術によるメモリセルアレイブロックの構成方法を示すブロック図である。
【００１１】
図２に示すように、図１に示された四つのローブロック１１０、１２０、１３０、１４０のうち二つのブロック１１０、１２０を結合してローブロック２１１を作り、二つのローブロック１３０、１４０を結合してローブロック２１２を作る。このとき、図２に示されたローブロック２１１、２１２は、それぞれ図１に示されたローブロック１１０、１２０、１３０、１４０の２倍のサイズである。
【００１２】
図３は従来技術によるメモリセルアレイブロックの分割方法を示すブロック図である。
【００１３】
図３に示すように、図１に示された四つのローブロック１１０、１２０、１３０、１４０をそれぞれ２ｋ−１個のワードラインを含む八つのローブロック２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８に分割したことがわかる。このとき、図３に示されたローブロック２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８は図１に示されたローブロック１１０、１２０、１３０、１４０に比べて半分のサイズである。
【００１４】
図１、図２及び図３に示すように、従来技術によるメモリセルアレイはメモリセルアレイブロックのサイズを増やしたり、減らしたりしたいときは、最小でも２倍単位でブロックサイズを増やすか或いは減らす方法しかなかった。一般的に、メモリセルアレイブロックは数多くのメモリセルを含むので、このような２倍単位でブロックのサイズを調節することは所望するチップ大きさや信号の伝送特性を達成するには十分である場合が多い。即ち、メモリセルアレイブロックのサイズを半分に減少させると信号の伝送特性などは向上するがチップサイズが増加するようになり、ブロックのサイズを２倍にするとチップサイズは減少するが信号の伝送特性が著しく劣化する。
【００１５】
従って、従来技術によるメモリセルアレイブロックの構成方法により、さらに精密にブロック大きさを割り当てることができるメモリセルアレイブロックの構成方法が必要とされている。
【特許文献１】韓国特許第２００３−５５４６７号公報
【特許文献２】特開２００２−６４１４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、メモリセルアレイブロックの大きさを自由に割り当てることができるメモリセルアレイブロックの構成方法を提供することを目的とする。
【００１７】
本発明の他の目的は、大きさが自由に割り当てられたメモリセルアレイブロックのアドレス指定方法を提供することである。
【００１８】
本発明のさらに他の目的は、大きさが自由に割り当てられたメモリセルアレイブロックを含む半導体メモリ装置を提供することである。
【００１９】
本発明のさらに他の目的は、大きさを自由に割り当てることができるメモリセルアレイブロックを提供することである。
【課題を解決するための手段】
【００２０】
前記目的を達成するためのメモリセルアレイブロックの構成方法は、第１メモリセルを含む第１単位論理ブロックを分割してサブアレイブロックを生成する段階、及び前記サブアレイブロックの一部を第２メモリセルを含む第２単位論理ブロックに割り当てる段階を含む。前記サブアレイブロックの一部及び前記第２単位論理ブロックのメモリセルは一つのセルアレイブロックを構成し周辺回路を共有することができる。
【００２１】
このとき、第１及び第２単位論理ブロックは一つのブロックでアドレス指定される論理的ブロックである。第１及び第２単位論理ブロックは同じサイズであって、一定のビットのアドレスによってアドレス指定できるように２のべき乗に対応するサイズを有する。
【００２２】
第１単位論理ブロックは一つのブロックでアドレス指定されるが、物理的には複数個に分割され、第２単位論理ブロックに割り当てられる。
【００２３】
メモリセルの分割はワードラインの分割及びビットラインの分割を含む。
【００２４】
本発明の他の目的を達成するためのメモリセルアレイブロックのアドレス指定方法の２ｋ個（Ｋは自然数）のワードラインで構成された第１単位論理ブロックの一部及び２ｋ個（Ｋは自然数）のワードラインで構成された第２単位論理ブロックを含むメモリセルアレイブロックであって、前記第１単位論理ブロックの一部及び前記第２単位論理ブロックが周辺回路を共有するメモリセルアレイブロックに対して、ブロック選択アドレスを用いて第１単位論理ブロックの一部及び第２単位論理ブロックのうちいずれに含まれるワードラインに対するアドレス指定であるかを判断する段階、第２単位論理ブロックに含まれるワードラインに対するアドレス指定である場合には、ブロック選択アドレスを用いてメモリセルアレイブロックを選択する段階及び第１単位論理ブロックの一部に含まれるワードラインに対するアドレス指定である場合には、ブロック選択アドレスの下位アドレスを用いてメモリセルアレイブロックを選択する段階を含む。
【００２５】
このとき、第１及び第２単位論理ブロック及びメモリセルアレイブロックはビットライン単位で見ることができる。即ち、第１単位ブロック及び第２単位ブロックはそれぞれ２ｋ個（Ｋは自然数）のビットラインを含むコラムブロックであってもよい。また、メモリセルアレイブロックのアドレス指定方法はワードラインに対するアドレス指定ではなくビットラインに対するアドレス指定という観点から見ることができる。
【００２６】
ブロック選択アドレスは、例えば、アドレス信号の上位ビットであってもよい。ブロック選択アドレスの下位アドレスはアドレス信号の下位ビットであってもよい。
【００２７】
本発明のさらに他の目的を達成するための半導体メモリ装置は、メモリセルを含むメモリセルアレイブロック及び前記メモリセルアレイブロックそれぞれに対応される周辺回路を含む。メモリセルアレイブロックは、２ｋ個（Ｋは自然数）のメモリセルを含む第１単位論理ブロックの一部にアドレス指定されるメモリセル及び２ｋ個のメモリセルを含む第２単位論理ブロックにアドレス指定されるメモリセルを含む少なくとも一つの結合メモリセルアレイブロックを含む。
【００２８】
第１及び第２単位論理ブロックはそれぞれ２Ｌ個のワードライン及び２ｍ個（Ｌ及びＭは自然数であり、Ｌ＋Ｍ＝Ｋである）のビットラインを含むこともできる。
【００２９】
本発明のさらに他の目的を達成するためのメモリセルアレイブロックは、２ｋ個（Ｋは自然数）のメモリセルを含む第１単位論理ブロックの一部にアドレス指定される第１メモリセル及び２ｋ個のメモリセルを含む第２単位論理ブロックにアドレス指定される第２メモリセルを含み、第１及び第２メモリセルが周辺回路を共有する。
【００３０】
以上、周辺回路はローアドレスをデコーディングするローデコーダを含むことができる。また、周辺回路はコラムアドレスをデコーディングするコラムデコーダ、メモリセルから読み出した信号を増幅するセンスアンプ及びビットラインをプリチャージするためのビットラインイコライズ/プリチャージ回路などを含むことができる。
【００３１】
以上、単位論理ブロックは一つの論理的単位として、一つのブロックにアドレス指定されるメモリセルの集合を示す。メモリセルアレイブロックは、物理的には周辺回路を共有するメモリセルの集合を示す。
【００３２】
従って、メモリセルアレイブロックの大きさを自由に設定することができる。
【発明の効果】
【００３３】
本発明のメモリセルアレイブロック構成方法、アドレス指定方法及びそれを用いた半導体メモリ装置は論理的構造と物理的構造を異なるようにすることでメモリセルアレイブロックの大きさを自由に割り当てることができる。即ち、論理的には２のべき乗単位の単位論理ブロック単位で動作してアドレス指定の便宜を図り、物理的には一つの論理ブロックを複数個に分割して他の論理ブロックに割り当てすることで、自由にメモリセルアレイブロックの大きさを決定することができる。従って、半導体メモリ装置などが所望する伝送特性及びチップサイズを有するようにすることができ、伝送特性及びチップサイズの面で効果的にメモリセルアレイブロックを割り当てることができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
【００３５】
図４は本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を示す動作流れ図である。
【００３６】
図４に示すように、ステップＳ３１０では、、第１単位論理ブロックにアドレス指定されるメモリセルを分割してサブアレイブロックを生成する。
【００３７】
このとき、単位論理ブロックは一つの論理的単位として、一つのブロックにアドレス指定されるメモリセルの集合を示す。第１単位論理ブロックは２つ以上のサブアレイブロックに分割されることができる。  
ステップＳ３２０では、サブアレイブロックを第２単位論理ブロックに割り当て、サブアレイブロック及び第２単位論理ブロックのメモリセルが周辺回路を共有するようにする。
【００３８】
即ち、第１単位論理ブロックの一部であるサブアレイブロック及び第２単位論理ブロックを結合して物理的な一つのメモリセルアレイブロックにし、周辺回路を共有するようにする。このとき、周辺回路はローアドレスをデコーディングするローデコーダ、コラムアドレスをデコーディングするコラムデコーダ、メモリセルから読み出した信号を増幅するセンスアンプ、及びビットラインをプリチャージするためのビットラインイコライズ/プリチャージ回路などを含むことができる。
【００３９】
図５は本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を説明するためのブロック図である。
【００４０】
図５はローメモリセルアレイブロックの観点からメモリセルアレイブロックの構成方法を示す図である。
【００４１】
図５に示すように、メモリセルアレイは、論理的には四つの単位論理ブロック４１１、４１２、４１３、４１４を含み、物理的には三つのメモリセルアレイブロック（４２１、４２２、４２３）を含む。
【００４２】
図５に示すように、２ｋ個のワードラインを含む単位論理ブロック４１４がそれぞれ２ｋ−２、２ｋ−２及び２ｋ−１個のワードラインを含むサブアレイブロック４３１、４３２、４３３に分割される。分割された前記サブアレイブロックはそれぞれ三つの単位論理ブロック４１１、４１２、４１３に割り当てられる。  
２ｋ−２個のワードラインを含むサブアレイブロック４３１は２ｋ個のワードラインを含む単位論理ブロック４１１と結合してメモリセルアレイブロック４２１を構成する。２ｋ−２個のワードラインを含むサブアレイブロック４３２は２ｋ個のワードラインを含む単位論理ブロック４１２と結合してメモリセルアレイブロック４２２を構成する。２ｋ−1個のワードラインを含むサブアレイブロック４３３は２ｋ個のワードラインを含む単位論理ブロック４１３と結合してメモリセルアレイブロック４２３を構成する。即ち、メモリセルアレイブロック４２１は単位論理ブロック４１１及びサブアレイブロック４３１、メモリセルアレイブロック４２２は単位論理ブロック４１２及びサブアレイブロック４３２、メモリセルアレイブロック４２３は単位論理ブロック４１３及びサブアレイブロック４３３をそれぞれ含む。
【００４３】
物理的には、単位論理ブロック４１４は別個のメモリセルアレイブロックに存在せずに、他の単位論理ブロック４１１、４１２、４１３に割り当てられ三つのメモリセルアレイブロック４２１、４２２、４２３のみが存在する。メモリセルアレイブロック４２１、４２２、４２３のそれぞれのメモリセルは、ローアドレスをデコーディングするローデコーダ、コラムアドレスをデコーディングするコラムデコーダ、ビットラインをプリチャージするビットラインイコライズ/プリチャージ回路及びメモリセルから読み出した信号を増幅するセンスアンプなどを共有することができる。
【００４４】
論理的には、即ち、メモリセルのアドレス指定において分割された単位論理ブロック４１４は、別個のメモリセルのアレイブロックであるようにアドレス指定される。従って、メモリセルのアドレス指定においては、メモリセルアレイが三つのブロックで構成されるのではなく、四つのブロックで構成されたように動作する。
【００４５】
図５に示されたメモリセルアレイブロックの構成方法は、本発明の技術思想を説明するための例示的なものである。図５に示された単位論理ブロック４１４は、三つではなく他の数のサブアレイブロックに分割され、分割された数だけの単位論理ブロックに割り当てられる。また、メモリセルアレイの２つ以上の単位論理ブロックを分割して、他の論理ブロックに割り当てることもできる。
【００４６】
図６は本発明の好適な他の一実施形態によるブロック構成方法を説明するためのブロック図である。
【００４７】
図６はローブロックの観点から本発明の好適な一実施形態によるブロック構成方法を説明するためのブロック図である。
【００４８】
図６に示すように、メモリセルアレイはＮ（Ｎは自然数）個の論理ブロック組み合せ（５１０−１、．．．、５１０−Ｎ）を含む。それぞれの論理ブロック組み合せ（５１０−１、．．．、５１０−Ｎ）は複数個の単位論理ブロックを含むことができる。
【００４９】
論理ブロック組み合せ（５１０−１）はＬ＋１（Ｌは自然数）個の単位論理ブロック（５１１−１、．．．、５１１−Ｌ、５１１−Ｌ＋１）を含む。
【００５０】
単位論理ブロック（５１１−Ｌ＋１）は、論理的には一つのブロックのようにアドレス指定されるが、物理的にはＬ個のサブアレイブロックに分割され、単位論理ブロック（５１１−１、．．．、５１１−Ｌ）に割り当てられる。このとき、単位論理ブロック５１１−Ｌ＋１は全て同じサイズのサブアレイブロックに分割されてもよく、サブアレイブロックのうち一部のみが同じサイズであってもよく、サブアレイブロック全てが異なるサイズを有してもよい。物理的には、分割された複数個のサブブロックで存在するが、論理的には一つの単位論理ブロック５１１−Ｌ＋１でアドレス指定されるため、所望するサイズのサブアレイブロックを自由に割り当てることができる。
【００５１】
論理ブロック組み合せ５１０−ＮはＭ＋１（Ｍは自然数）個の単位論理ブロック５２１−１、．．．、５２１−Ｍ、５２１−Ｍ＋１）を含む。このとき、ＭはＬと異なる自然数であってもよい。即ち、論理ブロック組み合せ（５１０−Ｎ）は論理ブロック組み合せ（５１０−１）とは異なるサイズであってもよい。
【００５２】
単位論理ブロック（５２１−Ｍ＋１）は、論理的には一つのブロックのようにアドレス指定されるが、物理的にはＭ個のサブアレイブロックに分割され単位論理ブロック（５２１−１、．．．、５２１−Ｍ）に割り当てられる。このとき、単位論理ブロック（５２１−Ｍ＋１）は全て同じサイズのサブアレイブロックに分割されてもよいし、サブアレイブロックのうち一部のみが同じサイズであってもよいし、サブアレイブロック全てが異なるサイズを有してもよい。物理的には分割された複数個のサブブロックで存在するが、論理的には一つの単位論理ブロック（５２１−Ｍ＋１）でアドレス指定されるので、所望するサイズのサブアレイブロックを自由に割り当てることができる。
【００５３】
図６に示すように、半導体メモリ装置のメモリセルアレイは複数個の論理ブロック組み合せで区分され、それぞれの論理ブロック組み合せ内で一つずつの単位論理ブロックがサブアレイブロックに分割され、他の単位論理ブロックに割り当てられる。このとき、論理ブロック組み合せは全て同じサイズである必要はなく、分割される単位論理ブロックは全て同じ個数のサブアレイブロックに分割される必要はない。
【００５４】
図７は本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を説明するためのブロック図である。
【００５５】
図７はコラムメモリセルアレイブロックの観点からメモリセルアレイブロックの構成方法を説明するためのブロック図である。
【００５６】
図７に示すように、メモリセルアレイは、論理的には四つの単位論理ブロック６１１、６１２、６１３、６１４を含み、物理的には三つのメモリセルアレイブロック６２１、６２２、６２３を含む。
【００５７】
図７に示すように、２ｋ個のコラムラインを含む単位論理ブロック６１４がそれぞれ２ｋ−２、２ｋ−２及び２ｋ−１個のワードラインを含むサブアレイブロック６３１、６３２、６３３に分割される。分割された前記サブアレイブロックはそれぞれ三つの単位論理ブロック６１１、６１２、６１３に割り当てられる。２ｋ−２個のワードラインを含むサブアレイブロック６３１は２ｋ個のワードラインを含む単位論理ブロック６１１と結合してメモリセルアレイブロック６２１を構成する。２ｋ−２個のワードラインを含むサブアレイブロック６３２は２ｋ個のワードラインを含む単位論理ブロック６１２と結合してメモリセルアレイブロック６２２を構成する。２ｋ−１個のワードラインを含むサブアレイブロック６３３は２ｋ個のワードラインを含む単位論理ブロック６１３と結合してメモリセルアレイブロック６２３を構成する。即ち、メモリセルアレイブロック６２１は単位論理ブロック６１１及びサブアレイブロック６３１、メモリセルアレイブロック６２２は単位論理ブロック６１２及びサブアレイブロック６３２を、メモリセルアレイブロック６２３は単位論理ブロック６１３及びサブアレイブロック６３３を含む。
【００５８】
物理的には、単位論理ブロック６１４は別個のメモリセルアレイブロックで存在しないで他の単位論理ブロック６１１、６１２、６１３に割り当てられ三つのメモリセルアレイブロック６２１、６２２、６２３のみが存在する。メモリセルアレイブロック６２１、６２２、６２３それぞれのメモリセルはローアドレスをデコーディングするローデコーダ、コラムアドレスをデコーディングするコラムデコーダ、ビットラインをプリチャージするビットラインイコライズ/プリチャージ回路及びメモリセルから読み出した信号を増幅するセンスアンプなどを共有することができる。
【００５９】
論理的には、即ち、メモリセルのアドレス指定において、分割された単位論理ブロック６１４は別個のブロックであるようにアドレス指定される。従って、メモリセルのアドレス指定においてはメモリセルアレイが三つのブロックで構成されたのではなく四つのブロックで構成されているように動作する。
【００６０】
図７に示されたメモリセルアレイブロックの構成方法は本発明の技術思想を説明するための例示的なものである。図７に示された単位論理ブロック６１４は三つではなく他の数のサブアレイブロックに分割され分割された数だけの単位論理ブロックに割り当てられることができる。また、メモリセルアレイの２つ以上の単位論理ブロックを分割して他の論理ブロックに割り当てられることもできる。
【００６１】
図８は本発明の好適な一実施形態によるブロック構成方法を説明するためのブロック図である。
【００６２】
図８はコラムブロックの観点から本発明の好適な一実施形態によるブロック構成方法を説明するための図である。
【００６３】
図８に示すように、メモリセルアレイはＮ（Ｎは自然数）個の論理ブロック組み合せ（７１０−１、．．．、７１０−Ｎ）を含む。それぞれの論理ブロック組み合せ（７１０−１、．．．、７１０−Ｎ）は複数個の単位論理ブロックを含むことができる。
【００６４】
論理ブロック組み合せ（７１０−１）はＬ＋１（Ｌは自然数）個の単位論理ブロック（７１１−１、．．．、７１１−Ｌ、７１１−Ｌ＋１）を含む。
【００６５】
単位論理ブロック（７１１−Ｌ＋１）は、論理的には一つのブロックのようにアドレス指定されるが、物理的にはＬ個のサブアレイブロックに分割され単位論理ブロック（７１１−１、．．．、７１１−Ｌ）に割り当てられる。このとき、単位論理ブロック（７１１−Ｌ＋１）は全て同じサイズのサブアレイブロックに分割されてもよいし、サブアレイブロックのうち一部のみが同じサイズであってもよいし、サブアレイブロックの全てが異なるサイズを有してもよい。物理的には分割された複数個のサブブロックで存在するが、論理的には一つの単位論理ブロック（７１１−Ｌ＋１）にアドレス指定されるので、所望するサイズのサブアレイがブロックを自由に割り当てることができる。
【００６６】
論理ブロック組み合せ（７１０−Ｎ）はＭ＋１（Ｍは自然数）個の単位論理ブロック（７２１−１、．．．、７２１−Ｍ、７２１−Ｍ＋１）を含む。このとき、ＭはＬと異なる自然数であってもよい。即ち、論理ブロック組み合せ（７１０−Ｎ）は論理ブロック組み合せ（７１０−１）とは異なるサイズであってもよい。
【００６７】
単位論理ブロック（７２１−Ｍ＋１）は、論理的には一つのブロックのようにアドレス指定されるが、物理的にはＭ個のサブアレイブロックに分割され単位論理ブロック（７２１−１、．．．、７２１−Ｍ）に割り当てられる。このとき、単位論理ブロック（７２１−Ｍ＋１）は全て同じサイズのサブアレイブロックに分割されてもよいし、サブアレイブロックのうち一部のみが同じサイズであってもよいし、サブアレイブロックの全てが異なるサイズを有してもよい。物理的には分割された複数個のサブブロックで存在するが、論理的には一つの単位論理ブロック７２１−Ｍ＋１にアドレス指定されるので、所望するサイズのサブアレイブロックを自由に割り当てることができる。
【００６８】
図８に示すように、半導体メモリ装置のメモリセルアレイは複数個の論理ブロック組み合せで区分されそれぞれの論理ブロック組み合せ内で一つずつの単位論理ブロックが分割され、他の単位論理ブロックに割り当てられることができる。このとき、論理ブロック組み合せは全て同サイズである必要はなく、分割される単位論理ブロックは全て同じ個数に分割される必要はない。
【００６９】
図５乃至図８を通じてコラムブロックまたはワードブロックを中心にして本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を説明した。即ち、図５乃至図８を通じてワードライン単位またはビットライン単位に基づいて分割するメモリセルアレイブロックの構成方法を説明したが、メモリセルアレイブロックはワードライン及びビットラインを同時に分割して割り当ててもよい。
【００７０】
図９は本発明の好適な一実施形態によるメモリセルアレイブロックのアドレス指定方法を示す動作流れ図である。
【００７１】
図９に示すように、ステップＳ８１０では、まず、２ｋ個（Ｋは自然数）のワードラインで構成された第１単位論理ブロックの一部及び２ｋ個（Ｋは自然数）のワードラインで構成された第２単位論理ブロックを含むメモリセルアレイブロックであって、前記第１単位論理ブロックの一部及び前記第２単位論理ブロックが周辺回路を共有するメモリセルアレイブロックに対して、ブロック選択アドレスを用いて第１単位論理ブロックの一部及び第２単位論理ブロックのうちいずれに含まれるワードラインに対するアドレス指定であるかを判断する。
【００７２】
即ち、ステップＳ８１０では、ブロック選択アドレスを用いてアクセスしようとするワードラインが、分割された単位論理ブロックに属するワードラインであるか否かを判断する。
【００７３】
このとき、ブロック選択アドレスは単位論理ブロックのうち一つを選択することができるようにアドレス信号のうち少なくとも一つのビットが割り当てられる。例えば、図５に示された例のように半導体メモリ装置がローメモリセルアレイブロックの観点から四つの単位論理ブロックを含む場合には、ブロック選択アドレスは２ビットである。この場合、図５に示された単位論理ブロック４１４に対するブロック選択アドレスが‘１１’であるとすると、ステップＳ８１０では、ブロック選択アドレスが‘１１’であるか否かを判断する。
【００７４】
ステップＳ８２０では、、ステップＳ８１０において第１単位論理ブロックの一部に含まれるワードラインに対するアドレス指定であると判断された場合には、ブロック選択アドレスの下位アドレスを用いてメモリセルアレイブロックを選択することができる。ブロック選択アドレスは、例えば、アドレス信号の上位ビットであってもよい。ブロック選択アドレスの下位アドレスはアドレス信号の下位ビットであってもよい。
【００７５】
この場合は、前述した図５の例の場合では、ステップＳ８１０においてブロック選択アドレスを‘１１’として判断した場合である。
【００７６】
このとき、選択された単位論理ブロックは分割され、他の単位論理ブロックに割り当てられるため、ブロック選択アドレスの下位アドレスを用いて、どの単位論理ブロックに割り当てられたかを把握してメモリセルアレイブロックを選択する。どの単位論理ブロックに割り当てられたかを把握するために必要なビットは、分割された単位論理ブロックが幾つのブロックに分割されたかによって決定される。
【００７７】
ステップＳ８３０では、ステップＳ８１０において第２単位論理ブロックに含まれるワードラインに対するアドレス指定であると判断された場合には、ブロック選択アドレスを用いてメモリセルアレイブロックを選択する。
【００７８】
この場合は、前述した図５の例の場合では、ステップＳ８１０においてブロック選択アドレスを‘００’、‘０１’または‘１０’として判断した場合であり、それぞれに対応する単位論理ブロックを含むメモリアレイセルブロックを選択する。
【００７９】
図１０は本発明の好適な一実施形態によるメモリセルアレイブロックアドレスのビット構成を示す概念図である。
【００８０】
図１０に示すように、本発明の好適な一実施形態によるメモリセルアレイブロックアドレスはブロック選択アドレス９１０及びブロック選択アドレスの下位アドレス９２０を含む。
【００８１】
図１０に示されたメモリセルアレイブロックアドレスは、図５に示された例のように四つの単位論理ブロックを含む場合に対応するため、ブロック選択アドレス９１０が２ビットである。また、図５に示された例においてそれぞれの単位論理ブロックは２ｋ個のワードラインを含むため、ブロック選択アドレスの下位アドレス９２０はＫビットである。
【００８２】
【表１】
2006172701.tif 000003
【００８３】
表１は本発明の好適な一実施形態によるメモリセルアレイブロックアドレス指定方法を説明するための表である。
【００８４】
表１は図５に示された例の場合に対するメモリセルアレイブロックアドレス指定を示す。即ち、表１は図５に示すように四つの単位論理ブロック４１１、４１２、４１３、４１４を含み、単位論理ブロック４１４が三つのサブアレイブロック４３１、４３２、４３３に分割され、それぞれ単位論理ブロック４１１、４１２、４１３に割り当てされる場合におけるメモリセルアレイブロックアドレス指定を示す。従って、この場合、メモリセルアレイブロック４２１、４２２、４２３は三つである。
【００８５】
表１に示すように、ブロック選択アドレス２つのビットが分割される単位論理ブロック４１４を選択しない場合には、ブロック選択アドレスの２つのビットによってメモリセルアレイブロックが選択される。即ち、ブロック選択アドレスの２つのビットが‘００’である場合には、図５に示されたメモリセルアレイブロック４２１が選択される。ブロック選択アドレスの２つのビットが‘０１’である場合には、図５に示されたメモリセルアレイブロック４２２が選択される。ブロック選択アドレスの２つのビットが‘１０’である場合には、図５に示されたメモリセルアレイブロック４２３が選択される。
【００８６】
ブロック選択アドレスの２つのビットが分割される単位論理ブロック４１４を選択する場合には、ブロック選択アドレスの下位アドレスを用いてメモリセルアレイブロックが選択される。表１に表示された例では最大２つのビットの下位アドレスを用いてメモリセルアレイブロックが選択される。
【００８７】
ブロック選択アドレスの２つのビットが‘１１’であり、単位論理ブロック４１４を選択する場合には、Ｋビットの下位アドレスの最上位ビットが‘１’であるとメモリセルアレイブロック４２３が選択される。これは、下位アドレスの最上位ビットが‘１’である場合は図５に示されたサブアレイブロック４３３のワードラインに対するアクセスであるからである。
【００８８】
ブロック選択アドレスの２つのビットが‘１１’であり、単位論理ブロック４１４を選択する場合には、Ｋビットの下位アドレスの最上位の二つのビットが‘００’であるとメモリセルアレイブロック４２１が選択される。これは下位アドレスの最上位の２つのビットが‘００’である場合は図５に示されたサブアレイブロック４３１のワードラインに対するアクセスであるからである。
【００８９】
ブロック選択アドレスの２つのビットが‘１１’であり、単位論理ブロック４１４を選択する場合には、Ｋビットの下位アドレスの最上位の２つのビットが‘０１’であるとメモリセルアレイブロック４２２が選択される。これは下位アドレスの最上位の２つのビットが‘０１’である場合は図５に示されたサブアレイブロック４３２のワードラインに対するアクセスであるからである。
【００９０】
図９、図１０及び表１などを参照して本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を説明した。以上のように、ローブロックに対するアドレス指定を例にして説明したが、本発明の技術思想はコラムブロックに対するアドレス指定にも実質的に同一に適用されうる。また、上述した内容は、一つの例に過ぎず、ブロック選択アドレスは２つ以上のビットであってもよく単位論理ブロックはブロック選択アドレスに対応する個数であってもよい。
【００９１】
図１１は本発明の好適な一実施形態による半導体メモリ装置のブロック図である。
【００９２】
図１１に示すように、本発明の好適な一実施形態による半導体メモリ装置はメモリセルアレイブロック１０、ローデコーダ２０、コラムデコーダ３０及び周辺回路４０を含む。図１１でローデコーダ２０及びコラムデコーダ３０を周辺回路４０と区分して示したが、ローデコーダ２０及びコラムデコーダ３０は周辺回路４０に含まれてもよい。
【００９３】
メモリセルアレイブロック１０は単位論理ブロックを含んでもよい。また、メモリセルアレイブロック１０は単位論理ブロックにサブアレイブロックが結合された結合メモリセルアレイブロックを含んでもよい。このとき、結合メモリセルアレイブロックは図４乃至図７を通じて説明した第１及び第２単位論理ブロックのメモリセルが結合されたメモリセルアレイブロックに該当する。本発明の技術思想によりメモリセルアレイブロックを割り当てし、アドレス指定することでメモリセルアレイのブロックの大きさを自由に設定することができる。
【００９４】
ローデコーダ２０はローアドレスをデコーディングする。
【００９５】
コラムデコーダ３０はコラムアドレスをデコーディングする。
【００９６】
図１１に示された例ではローデコーダ及びコラムデコーダを一つずつ示したがローデコーダ及びコラムデコーダは複数個に分割されてもよい。
【００９７】
周辺回路４０は一つのメモリセルアレイブロックを共有することができる全ての種類の周辺回路を含む。
【００９８】
例えば、周辺回路４０はビットライン信号を増幅するビットラインセンスアンプ、Ｉ/Ｏラインの信号を増幅するＩ/Ｏセンスアンプ、ビットラインをプリチャージするためのビットラインイコライズ/プリチャージ回路などを含むことができる。さらに、周辺回路４０はローデコーダ及びコラムデコーダを含んでもよい。
【００９９】
以上、本発明の好適な実施形態によって詳細に説明したが、本発明はこれに限定されず、当業者であれば、本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１００】
【図１】従来技術による半導体メモリ装置のローブロックを示すブロック図である。
【図２】従来技術によるメモリセルアレイブロックの構成方法を示すブロック図である。
【図３】従来技術によるメモリセルアレイブロックの構成方法を示すブロック図である。
【図４】本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を示す動作流れ図である。
【図５】本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を説明するためのブロック図である。
【図６】本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を説明するためのブロック図である。
【図７】本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を説明するためのブロック図である。
【図８】本発明の好適な一実施形態によるメモリセルアレイブロックの構成方法を説明するためのブロック図である。
【図９】本発明の好適な一実施形態によるメモリセルアレイブロックのアドレス指定方法を示す動作流れ図である。
【図１０】本発明の好適な一実施形態によるメモリセルアレイブロックのアドレスのビット構成を示す概念図である。
【図１１】本発明の好適な一実施形態による半導体メモリ装置のブロック図である。
【符号の説明】
【０１０１】
ステップＳ３１０      単位論理ブロック分割の段階
ステップＳ３２０      サブアレイブロック割り当ての段階
【図１】
2006172701.tif 000004
【図２】
2006172701.tif 000005
【図３】
2006172701.tif 000006
【図４】
2006172701.tif 000007
【図５】
2006172701.tif 000008
【図６】
2006172701.tif 000009
【図７】
2006172701.tif 000010
【図８】
2006172701.tif 000011
【図９】
2006172701.tif 000012
【図１０】
2006172701.tif 000013
【図１１】
2006172701.tif 000014