(57)【要約】【課題】  検査及び駆動を容易にするためのアレイ基板、これを有する母基板、及び液晶表示装置が開示される。【解決手段】  複数のデータライン、複数のスキャンラインが形成される。画素電極は、データラインとスキャンラインによって定義される領域に形成され、シールド共通電極は、画素電極の外郭を取り囲むように形成される。データパッド部は、データラインに検査用データ電圧を印加する。シールド共通電圧パッド部は、シールド共通電極にデータ電圧と異なるシールド共通電圧を印加する。【選択図】    図４
2006053555.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータラインと、
複数のスキャンラインと、
前記データラインとスキャンラインによって定義される領域に形成された画素電極と、
前記画素電極の外郭を取り囲むシールド共通電極と、
前記データラインに検査用データ電圧を印加するデータ検査部と、
前記シールド共通電極に前記検査用データ電圧と異なる検査用前記シールド共通電極を印加するシールド共通電極パッド部と、を含むアレイ基板。
【請求項２】
前記シールド共通電極は、前記データラインとスキャンラインに対応する領域に形成されマトリックス形状を定義することを特徴とする請求項１記載のアレイ基板。
【請求項３】
前記シールド共通電極は、前記データラインに対応する領域に形成されることを特徴とする請求項１記載のアレイ基板。
【請求項４】
前記データ検査部は、複数の検査用データ電圧を印加する複数のパッド、及び前記パッドのそれぞれに連結された配線を有することを特徴とする請求項１記載のアレイ基板。
【請求項５】
前記画素電極に対向する対向電極に検査用共通電圧を印加する共通電極パッド部を更に含むことを特徴とする請求項１記載のアレイ基板。
【請求項６】
前記複数のスキャンラインに検査用スキャン電圧を印加するスキャン検査部を更に含み、
前記スキャン検査部は、複数の検査用スキャン電圧を印加する複数のパッド、及び前記パッドのそれぞれに連結された配線を有することを特徴とする請求項１記載のアレイ基板。
【請求項７】
互いに隣接するデータラインとスキャンラインによって定義される領域に形成された画素電極、及び前記画素電極の外郭を取り囲むシールド共通電極を有するアレイ基板と、
前記データラインに検査用データ電圧を印加するデータ検査部と、
前記シールド共通電極に前記データ電圧と異なる検査用シールド共通電圧を印加するシールド共通電極パッド部と、を含むアレイ基板用母基板。
【請求項８】
前記データ検査部は、複数の検査用データ電圧を印加する複数のパッド、及び前記パッドのそれぞれに連結された配線を有することを特徴とする請求項７記載のアレイ基板用母基板。
【請求項９】
前記スキャンラインに検査用スキャン電圧を印加するスキャン検査部を更に含み、
前記スキャン検査部は、複数の検査用スキャン電圧を印加する複数のパッド、及び前記パッドのそれぞれに連結された配線を有することを特徴とする請求項７記載のアレイ基板用母基板。
【請求項１０】
前記画素電極は表示領域に形成され、
前記データ検査部は、前記表示領域を取り囲む周辺領域のうち、一部に形成され、前記シールド共通電極パッド部は、前記周辺領域のうち、他の一部に形成されることを特徴とする請求項７記載のアレイ基板用母基板。
【請求項１１】
前記データラインとスキャンラインに連結されるストレージキャパシタを含み、
前記ストレージキャパシタの共通電極に検査用ストレージ共通電圧を印加するストレージ共通電極パッド部を更に含むことを特徴とする請求項７記載のアレイ基板用母基板。
【請求項１２】
前記画素電極は、所定の方向に延長された開口パターンを有することを特徴とする請求項７記載のアレイ基板用母基板。
【請求項１３】
前記開口パターンは、前記スキャンラインが形成された方向と平行な中心軸を基準として対称形状を有することを特徴とする請求項１２記載のアレイ基板用母基板。
【請求項１４】
スイッチング素子、液晶キャパシタ、ストレージキャパシタ、画素電極、及び前記画素電極の外郭を取り囲むシールド共通電極を有して、画像を表示する表示パネルと、
前記画像表示のための駆動信号を前記表示パネルに出力する駆動部と、
前記液晶キャパシタに共通電圧を印加して、前記シールド共通電極にシールド共通電圧を印加する駆動電圧発生部と、を含む液晶表示装置。
【請求項１５】
前記駆動電圧発生部は、前記ストレージキャパシタにストレージ共通電圧を更に印加することを特徴とする請求項１４記載の液晶表示装置。
【請求項１６】
前記駆動部は、
前記スイッチング素子の制御電極にスキャン電圧を印加するスキャン駆動部と、
前記スイッチング素子の電流電極にデータ電圧を印加するデータ駆動部と、を含むことを特徴とする請求項１４記載の液晶表示装置。
【請求項１７】
前記シールド共通電圧は、前記共通電圧と実質的に同じ信号であり、
前記シールド共通電圧及び前記共通電圧は、それぞれ独立的に印加されることを特徴とする請求項１４記載の液晶表示装置。
【請求項１８】
前記駆動部は複数の駆動チップを有し、前記表示パネルは、前記複数の駆動チップと電気的に接触される接触パッド、及び前記駆動チップと電気的に接触されないダミーパッドを有することを特徴とする請求項１４記載の液晶表示装置。
【請求項１９】
前記シールド共通電圧は、前記ダミーパッドを通じて前記シールド共通電極に印加されることを特徴とする請求項１８記載の液晶表示装置。
【請求項２０】
前記シールド共通電圧は、複数の前記ダミーパッドを通じて前記シールド共通電極に印加されることを特徴とする請求項１８記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、より詳細には、検査及び駆動を容易にするためのアレイ基板、これを有する母基板、及び液晶表示装置に関する。
【背景技術】
【０００２】
一般に、液晶表示パネルは、アレイ基板、前記アレイ基板と向かい合う上部基板、及び前記アレイ基板と前記上部基板との間に介在された液晶層で構成される。前記アレイ基板は、画素領域、及びデータ信号とスキャン信号が印加される信号印加領域を有する。
前記画素領域は、第１方向に延長されたデータライン、第２方向に延長され前記データラインと直交するスキャンライン、及び前記スキャンラインとデータラインに連結される画素電極を含み、前記信号印加領域は、データ信号を印加する駆動チップが実装される第１駆動チップパッド、及び前記スキャンラインにスキャン信号を印加する駆動チップが実装される第２駆動チップパッドを含む。
【０００３】
以上のように、母基板に多数のアレイ基板が形成されると、アレイ基板上の配線に対する電気的な動作状態を検査するアレイ検査工程を行う。その後、液晶注入工程を行った後、表示パネルの電気的及び光学的な動作状態を検査するための目視検査（Ｖｉｓｕａｌ  Ｉｎｓｐｅｃｔｉｏｎ；以下、Ｖ／Ｉ）工程を行う。前記アレイ検査方式及び目視検査方式は、所定個の単位でデータライン及びスキャンラインをそれぞれグループ化して（例えば、２Ｇ２Ｄ：２Gate line２Data line、２Ｇ３Ｄ：２Gate line３Data line等）、テスト信号を印加して検査を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の第１目的は、検査を容易にするためのアレイ基板を提供することにある。
前記本発明の第２目的は、検査を容易にするためのアレイ基板用母基板を提供することにある。
前記本発明の第３目的は、表示駆動が容易な前記アレイ基板を有する液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
前記した本願第１発明のアレイ基板は、データ検査部、及びシールド共通電極パッド部を含む。複数のデータライン、複数のスキャンライン、前記データラインとスキャンラインによって定義される領域に形成される画素電極、及び前記画素電極の外郭を取り囲むシールド共通電極を含む。前記データ検査部は、前記データラインに検査用データ電圧を印加して、前記シールド共通電極パッド部は、前記シールド共通電極に前記検査用データ電圧と異なる検査用前記シールド共通電圧を印加する。
【０００６】
本発明によると、画素電極にデータラインから流入されるデータ電圧を遮断させるシールド共通電極が形成されたアレイ基板において、前記シールド共通電極に前記データラインに印加される電圧と異なるレベルの電圧を印加して、前記アレイ基板のアレイ検査方式を１Ｄ方式で容易に行うことができる。又、前記シールド共通電極が形成されたアレイ基板をＶ／Ｉ検査工程時、前記シールド共通電極のデータラインに印加されるデータ電圧と異なるレベルの電圧を印加する方式でＶ／Ｉ検査工程を行うことができる。
【０００７】
例えば、埃等の異物によって前記シールド共通電極と画素電極との間に短絡が発生する場合がある。又、異物によって隣接した画素電極間に短絡が発生する場合がある。ここで、画素電極から検出される電圧が、前記データラインに印加されたデータ電圧Ｄに対応する一定の電圧ではないことを検出することで、その短絡が発生している不良画素を検出することができる。特に、各画素にレッド、グレーン、ブルーの各色に対応するデータ電圧を印加して、その対応する色が出力されない画素を発見することで容易にＶ／Ｉ検査を行うことができる。
【０００８】
本願第２発明は、第１発明において、前記シールド共通電極は、前記データラインとスキャンラインに対応する領域に形成されマトリックス形状を定義することを特徴とするアレイ基板を提供する。
シールド共通電極は、データラインをカバーするように形成されることによって、データラインとシールド共通電極との間にキャパシタが発生する。これによって、シールド共通電圧を共通電圧に対して独立的に印加することによって、データ電圧が共通電圧を中心に偏側される画面状態の場合、シールド共通電圧がデータ電圧の電位によって歪曲されることを防止することができる。又、シールド共通電圧の電位が共通電圧によって歪曲されることも防止することができる。
【０００９】
本願第３発明は、第１発明において、前記シールド共通電極は、前記データラインに対応する領域に形成されることを特徴とするアレイ基板を提供する。
本願第４発明は、第１発明において、前記データ検査部は、複数の検査用データ電圧を印加する複数のパッド、及び前記パッドのそれぞれに連結された配線を有することを特徴とするアレイ基板を提供する。
【００１０】
本願第５発明は、第１発明において、前記画素電極に対向する対向電極に検査用共通電圧を印加する共通電極パッド部を更に含むことを特徴とするアレイ基板を提供する。
共通電極がカラーフィルター基板に形成されている場合、共通電極とアレイ基板のシールド共通電極には、同じレベルの電圧、例えば、基準電圧０Ｖが印加される。これによって、カラーフィルター基板の共通電極とアレイ基板のシールド共通電極との間の液晶層はブラックモードとして動作する。従って、シールド共通電極が形成された画素Ｐ１と画素Ｐ２との間の液晶層は、ブラックを維持して、漏洩光を遮断する。
【００１１】
本願第６発明は、第１発明において、前記複数のスキャンラインに検査用スキャン電圧を印加するスキャン検査部を更に含み、前記スキャン検査部は、複数の検査用スキャン電圧を印加する複数のパッド、及び前記パッドのそれぞれに連結された配線を有することを特徴とするアレイ基板を提供する。
前記した本願第２発明のアレイ基板用母基板は、アレイ基板、データ検査部、及びシールド共通電極パッド部を含む。前記アレイ基板は、互いに隣接するデータラインとスキャンラインによって定義される領域に形成された画素電極、及び前記画素電極の外郭を取り囲むシールド共通電極を含む。前記データ検査部は、前記データラインに検査用データ電圧を印加する。前記シールド共通電極パッド部は、前記シールド共通電極に前記データ電圧と異なる検査用シールド共通電圧を印加する。
【００１２】
本願第８発明は、第７発明において、前記データ検査部は、複数の検査用データ電圧を印加する複数のパッド、及び前記パッドのそれぞれに連結された配線を有することを特徴とするアレイ基板用母基板を提供する。
本願第９発明は、第７発明において、前記スキャンラインに検査用スキャン電圧を印加するスキャン検査部を更に含み、前記スキャン検査部は、複数の検査用スキャン電圧を印加する複数のパッド、及び前記パッドのそれぞれに連結された配線を有することを特徴とするアレイ基板用母基板を提供する。
【００１３】
本願第１０発明は、第７発明において、前記画素電極は表示領域に形成され、前記データ検査部は、前記表示領域を取り囲む周辺領域のうち、一部に形成され、前記シールド共通電極パッド部は、前記周辺領域のうち、他の一部に形成されることを特徴とするアレイ基板用母基板を提供する。
本願第１１発明は、第７発明において、前記データラインとスキャンラインに連結されるストレージキャパシタを含み、前記ストレージキャパシタの共通電極に検査用ストレージ共通電圧を印加するストレージ共通電極パッド部を更に含むことを特徴とするアレイ基板用母基板を提供する。
【００１４】
本願第１２発明は、第７発明において、前記画素電極は、所定の方向に延長された開口パターンを有することを特徴とするアレイ基板用母基板を提供する。
開口パターンを形成し、この切開パターンによって形成されるフリンジフィールド（fringe field）を利用して、液晶分子が横になる方向を調節して視野角を広くすることができる。
【００１５】
本願第１３発明は、第１２発明において、前記開口パターンは、前記スキャンラインが形成された方向と平行な中心軸を基準として対称形状を有することを特徴とするアレイ基板用母基板を提供する。
前記した本願第１４発明の液晶表示装置は、表示パネル、駆動部、及び駆動電圧発生部を含む。前記表示パネルは、スイッチング素子、液晶キャパシタ、ストレージキャパシタ、及び画素電極の外郭を取り囲むように形成されたシールド共通電極を有し、画像を表示する。前記駆動部は、前記画像表示のための駆動信号を前記表示パネルを出力する。前記駆動電圧発生部は、前記液晶キャパシタに共通電圧を印加して、前記シールド共通電極にシールド共通電圧を印加する。
【００１６】
本願第１５発明は、第１４発明において、前記駆動電圧発生部は、前記ストレージキャパシタにストレージ共通電圧を更に印加することを特徴とする液晶表示装置を提供する。
本願第１６発明は、第１４発明において、前記駆動部は、前記スイッチング素子の制御電極にスキャン電圧を印加するスキャン駆動部と、前記スイッチング素子の電流電極にデータ電圧を印加するデータ駆動部と、を含むことを特徴とする液晶表示装置を提供する。
【００１７】
本願第１７発明は、第１４発明において、前記シールド共通電圧は、前記共通電圧と実質的に同じ信号であり、前記シールド共通電圧及び前記共通電圧は、それぞれ独立的に印加されることを特徴とする液晶表示装置を提供する。
前記シールド共通電圧をストレージ共通電圧及び共通電圧と独立的に印加することによって、他の共通電圧によって前記シールド共通電圧の電位が変動されることを防止することができる。従って、歪曲されないシールド共通電圧がシールド共通電極に印加されることによって、データ電圧の遮蔽機能及び画素間のブラック維持機能等をより効果的に行うことができる。
【００１８】
本願第１８発明は、第１４発明において、前記駆動部は複数の駆動チップを有し、前記表示パネルは、前記複数の駆動チップと電気的に接触される接触パッド、及び前記駆動チップと電気的に接触されないダミーパッドを有することを特徴とする液晶表示装置を提供する。
本願第１９発明は、第１８発明において、前記シールド共通電圧は、前記ダミーパッドを通じて前記シールド共通電極に印加されることを特徴とする液晶表示装置を提供する。
【００１９】
前記液晶表示パネルの周辺領域に形成された駆動チップパッドのダミーパッドを通じて前記シールド共通電圧を複数で印加することによって、抵抗を減少させることができる。また、シールド共通電圧をダミーパッドから印加することで、シールド共通電圧を印加するための専用のパッドを余分に設ける必要がない。
本願第２０発明は、第１８発明において、前記シールド共通電圧は、複数の前記ダミーパッドを通じて前記シールド共通電極に印加されることを特徴とする液晶表示装置を提供する。
【００２０】
ダミーパッドは通常、複数配置されており、これらの複数のダミーパッドを通じてシールド共通電圧を複数で印加した場合、シールド共通電圧の印加抵抗を減少させることができる。
前記データ駆動部は複数の駆動チップを有し、前記表示パネルは、前記複数の駆動チップと連結される接触パッド、及び前記接触パッド以外のダミーパッドを有する。前記シールド共通電圧は、前記ダミーパッドを通じて前記表示パネル内の前記シールド共通電極に印加される。
【発明の効果】
【００２１】
本発明によれば、検査を容易にするための技術を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照して、本発明をより詳細に説明する。
図１は、本発明の実施例によるアレイ基板の部分平面図であり、図２は、図１の画素構造を説明するための斜視図である。
図１及び図２を参照すると、アレイ基板１００は、ｎ個のデータラインＤＬと、ｍ個のスキャンラインＳＬを有し、前記ｎ個のデータラインとｍ個のスキャンラインによって定義されるｎ×ｍ個の画素Ｐを有する。前記画素Ｐ１は、スイッチング素子１１０、ストレージキャパシタ１３０、及び画素部１５０を有する。
【００２３】
スイッチング素子１１０は、第１方向に延長されたスキャンラインＳＬと連結される制御電極（以下、「ゲート電極」という）１１１、前記第１方向に垂直な第２方向に延長されたデータラインＤＬと連結される第１電流電極（以下、「ソース電極」という）１１３、及び画素電極１５２と連結される第２電流電極（以下、「ドレイン電極」という）１１５を有する。前記ゲート電極１１１と、ソース及びドレイン電極１１３、１１５の間には、半導体層１１２が介在される。
【００２４】
ストレージキャパシタ１３０は、データラインＤＬと連結される第１電極１３２、及びスキャンラインＳＬと連結される第２電極（以下、「ストレージ共通電極」という）１３４を有する。
画素部１５０は、画素電極１５２とシールド共通電極１５４を有する。画素電極１５２は、液晶キャパシタＣＬＣの第１電極であり、一部領域が除去された第１開口パターンを有する。前記第１開口パターンは、単位画素領域内でスキャンラインＳＬに平行な中心軸を基準としてほぼ鏡対称されるように４５°の角度を有して開口された形状を有する。
【００２５】
一方、前記アレイ基板と対向するカラーフィルター基板には、液晶キャパシタの第２電極である共通電極が形成され、前記共通電極は、一部領域が除去された第２開口パターンを有する。前記第２開口パターンは、前記単位画素領域内で前記中心軸を基準としてほぼ鏡対称されるように４５°の角度で開口された形状であり、前記第２開口パターンは平面上で観察する時、前記第１開口パターンとは重ならないように形成される。即ち、前記アレイ基板は、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌｌｙ  Ａｌｉｇｎｅｄ）モードの液晶表示装置に適用される。
【００２６】
シールド共通電極１５４は画素電極１５２と同一層で形成され、画素電極１５２を取り囲むマトリックス形状を有する。シールド共通電極１５４は、前記画素電極１５２に前記データラインＤＬから流入される電圧を遮断する。又、隣接した画素間のブラック領域を維持して、漏洩光を遮断する。
前記スイッチング素子１１０と画素部１５０との間には、有機絶縁膜１４０が形成される。勿論、前記有機絶縁膜１４０は形成されないこともできる。
【００２７】
図３は、図１のアレイ基板を含む液晶表示パネルに対する断面図であって、図１のＩ−Ｉ’に沿って前記液晶表示パネルを切断した断面図である。
図２及び図３を参照すると、液晶表示パネルは、アレイ基板１００、液晶層５００、及びカラーフィルター基板６００を含む。
アレイ基板１００は、互いに隣接する第１画素Ｐ１、第２画素Ｐ２、及び第１及び第２画素Ｐ１、Ｐ２の間にデータラインＤＬが形成される。前記第１及び第２画素Ｐ１、Ｐ２それぞれは、スイッチング素子（ＴＦＴ）１５０及びストレージキャパシタ１３０を有する。具体的に、透明基板１０１上にアルミニウム（Ａｌ）又は銅（Ｃｕ）等のゲート金属層を形成して、スイッチング素子（ＴＦＴ）１１０のゲート電極１１１と、スキャンラインＳＬ及びストレージキャパシタ１３０のストレージ共通電極１３４を形成する。
【００２８】
以後、透明基板１０１上に形成されたゲート金属層をカバーするように、ゲート絶縁層（図示せず）を形成する。ゲート絶縁層（図示せず）は、窒化シリコン又は酸化シリコンのような絶縁物質で形成する。スイッチング素子（ＴＦＴ）１１０のゲート絶縁層（図示せず）上に活性層及び抵抗性接触層を含む半導体層１１２を形成する。
ソース及びドレイン金属層でスイッチング素子１５０のソース電極１１３及びドレイン電極１１５と、データラインＤＬ及びストレージキャパシタ１３０の第１電極１３２を形成する。ソース及びドレイン金属層上にパシベーション層１０２及び絶縁層１０４を順次形成する。勿論、前記絶縁層１０４を形成しないこともできる。
【００２９】
前記絶縁層１０４は、窒化シリコン又は酸化シリコン等の無機絶縁物質を有するか、アクリル系有機化合物、テフロン(登録商標)、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、サイトプ（ｃｙｔｏｐ）、又はＰＦＣＢ（ｐｅｒｆｌｕｏｒｏｃｙｃｌｏｂｕｔａｎｅ）等の低誘電定数を有する有機絶縁物質を有する。以後、パシベーション層１０２及び絶縁層１０４にコンタクトホール１６０を形成して、スイッチング素子１１０のドレイン電極１１５を露出させる。
【００３０】
前記コンタクトホール１６０によって露出されたドレイン電極１１５は、絶縁層１０４上に形成される透明な伝導性物質である透明電極層１５０と連結する。前記透明電極層１５０は、パターニングして画素電極１５２とシールド共通電極１５４を形成する。前記透明な伝導性物質であるインジウムティンオキサイド（ＩＴＯ）、インジウムジンクオキサイド（ＩＺＯ）、又はインジウムティンジンクオキサイドを蒸着してパターニングする。
【００３１】
シールド共通電極１５４は、画素電極１５２の外郭を取り囲むように形成して、画素電極１５２の左右側に形成されたデータラインＤＬの幅より広く形成する。このように形成されたシールド共通電極１５４は、マトリックス形状と同じ形状でアレイ基板に形成された複数の画素全体に形成される共通電極である。
カラーフィルター基板６００は、透明基板６０１、ブラックマトリックス６１０、カラーフィルター層６２０、平坦化層６３０、及び共通電極層６４０を含み、前記アレイ基板１００との合体を通じて、前記液晶層５００を収容する。具体的に、前記ブラックマトリックス層６１０は透明基板６０１に形成され、それぞれの画素を定義しながら、画素間の光漏洩を遮断する。前記ブラックマトリックス層６１０は、データラインＤＬに対応して形成されることもでき、スキャンラインＳＬに対応して形成されることもでき、データラインＤＬ及びスキャンラインＳＬにそれぞれ対応して形成されることもできる。
【００３２】
前記カラーフィルター層６２１、６２２は、Ｒ（ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）カラーフィルター層を含み、ブラックマトリックス層６１０で定義される画素Ｐ１、Ｐ２に対応して形成される。例えば、図示されたように、第１画素Ｐ１にはＲカラーフィルター層６２１が形成され、第２画素Ｐ２にはＧカラーフィルター層６２２が形成される。
【００３３】
平坦化層６３０は、前記カラーフィルター層６２０の上部に形成され、カラーフィルター層６２０の段差を除去する。共通電極層６４０は、前記平坦化層６３０の上部に形成され、外部から供給される一定レベルの電圧を液晶層５００に供給する。即ち、共通電極層６４０は、液晶キャパシタＣＬＣの共通電極になる。
例えば、前記液晶層５００は、ノーマリブラックモードである。第１画素Ｐ１及び第２画素Ｐ２を定義するそれぞれのデータラインＤＬから印加される電圧によって、前記画素電極１５２とカラーフィルター基板６００の共通電極６４０との間の電界の強度が変化する。この変化によって、液晶層の配列角が変化され画像を表示する。一方、カラーフィルター基板６００の共通電極６４０とアレイ基板１００のシールド共通電極１５４には、同じレベルの電圧、例えば、基準電圧０Ｖが印加され、これによって、カラーフィルター基板６００の共通電極６４０とアレイ基板１００のシールド共通電極１５４との間の液晶層はブラックモードとして動作する。従って、シールド共通電極１５４が形成された画素Ｐ１と画素Ｐ２との間の液晶層は、ブラックを維持して、漏洩光を遮断する。
【００３４】
図４は、図１に図示されたアレイ基板に対するアレイ検査部を有する母基板の概略的な平面図である。
図４を参照すると、母基板２００は、第１及び第２静電気分散ライン（Ｓｈｏｒｔｉｎｇ  Ｂａｒ）２１１、２１２、切断線２１５、及び第１及び第２アレイ検査部２２０、２３０を含む。
【００３５】
第１静電気分散ライン２１１は、第１方向に形成された複数のデータラインＤＬの最外郭に第２方向に形成された単一配線であって、外部の静電気が複数のデータラインに直接的に流入されることを遮断する。
第２静電気分散ライン２１２は、前記第２方向に形成された複数のスキャンラインＳＬの最外郭に第１方向に形成された単一配線であって、外部の静電気が複数のスキャンラインに直接的に流入されることを遮断する。
【００３６】
切断線２１５は、母基板２００上に多数の表示セルを定義する。前記表示セルはアレイ基板であって、前記データラインＤＬと、前記スキャンラインＳＬと、前記データラインとスキャンラインに連結されるスイッチング素子ＴＦＴと、スイッチング素子ＴＦＴに連結されるストレージキャパシタＣＳＴ及び液晶キャパシタＣＬＣの第１電極を含む。
第１アレイ検査部２２０は、データアレイパッド２２１、データアレイ配線２２２、ストレージ共通電極パッド２２３、及びシールド共通電極パッド２２４を含む。
【００３７】
データアレイパッド２２１は、１Ｄ方式で複数のデータラインＤＬに一つのテスト信号を共通的に印加する。データアレイ配線２２２は、複数のデータラインＤＬを一つの配線で連結して、前記テスト信号を複数のデータラインＤＬに供給する。勿論、データアレイ検査方式で、２Ｄ、３Ｄ、．．．等の多様な方式でデータラインをグループ化して検査することもできる。
【００３８】
ストレージ共通電極パッド２２３は、表示セル内の複数のストレージキャパシタＣＳＴの共通電極にストレージ共通電圧ＶＳＴを印加する。
シールド共通電極パッド２２４は、表示セル内に形成された画素電極（図示せず）の外郭を取り囲むように形成されたマトリックス形状のシールド共通電極にシールド共通電圧ＶＳＣＯＭを印加する。ここで、データ検査配線２２２は、１Ｄ方式が適用されることによって、第１静電気遮断ライン２１１を利用して、テスト信号を印加することもでき、前記シールド共通電極パッド２２４は、複数個が形成されることもできる。
【００３９】
第２アレイ検査部２３０は、スキャンアレイパッド２３１、２３２、及びスキャンアレイ配線２３３、２３４を含む。スキャンアレイパッド２３１、２３２は、２Ｇ方式によって奇数番目スキャンラインに第１テスト信号を印加する第１スキャンアレイパッド２３１と偶数番目スキャンラインに第２テスト信号を印加する第２スキャンアレイパッド２３２を含む。スキャンアレイ配線２３３、２３４も、奇数番目スキャンラインと連結される第１スキャンアレイ配線２３３と偶数番目スキャンラインと連結される第２スキャンアレイ配線２３４を含む。ここでは、前記ストレージ共通電極パッド２２３及びシールド共通電極パッド２２４を第１アレイ検査部２２０に含まれたが、前記第２アレイ検査部２３０、即ち、スキャンラインに対するアレイ検査用パッド及び配線が形成された領域に設けることもできる。
【００４０】
勿論、第２静電気分散ライン２１２に対して、前記２Ｇ方式のアレイ検査を容易にするために、スキャン検査配線２３３、２３４と、第２静電気分散ライン２１２の間のスキャンラインＳＬをオープンさせる。
図５は、図４のアレイ検査部を通じて表示セルのアレイ検査工程を説明するための概念図である。前記アレイ検査工程は、前記母基板に形成されたアレイ検査部を通じてそれぞれのテスト信号を表示セルに印加して、前記表示セルの電気的な動作状態を検査する工程である。
【００４１】
図５を参照すると、データアレイパッド２２１にはデータ電圧Ｄを印加して、シールド共通電極パッド２２４には前記データ電圧Ｄと異なるレベルを有するシールド共通電圧ＶＳＣＯＭを印加する。又、図示されていないが、前記シールド共通電極パッド２２４と電気的に分離されたストレージ共通電極パッドには、ストレージ共通電圧ＶＳＴを印加する。
【００４２】
一方、奇数番目スキャンラインが連結された第１スキャンアレイパッド２３１には、第１スキャン信号Ｓ０を印加して、偶数番目スキャンラインが連結された第２スキャンアレイパッド２３２には第２スキャン信号ＳＥを印加する。
図示されたように、データ検査パッド２２１には、例えば、基準電圧に対して正極性（＋）を有するデータ電圧Ｄが印加される。１Ｄ方式によって、前記データ電圧Ｄは、全てのデータラインＤＬに印加される。一方、シールド共通電極パッド２２４には、前記データ電圧Ｄと異なるレベルを有する、例えば、基準電圧０Ｖを印加する。
【００４３】
これによって、母基板２００上に形成された複数の画素電極のうち、前記データ電圧Ｄに対応する一定の電圧が出力されない画素電極Ｐを不良画素ＰＥ１として検出する。
前記シールド共通電極は、画素電極Ｐと同じ層に形成され、前記画素電極と離隔距離がほぼ５〜１０μｍ程度で形成されることによって、埃等の異物によって前記シールド共通電極と画素電極との間に短絡が発生する。又、異物によって隣接した画素電極間に短絡が発生する。
【００４４】
このような画素電極とシールド共通電極との間の短絡及び隣接した画素電極間の短絡の検出方式は、画素電極から検出される電圧が、前記データラインに印加されたデータ電圧Ｄに対応する一定の電圧が出力されないことを検出することによって、不良画素ＰＥ１を検出する。即ち、不良画素ＰＥ１から検出された電圧は、前記画素電極に印加される前記一定の電圧とシールド共通電極に印加された基準電圧が互いに相殺された非定常的なレベル（例えば、負極性（−））を有する電圧である。これによって、前記不良画素ＰＥ１を検出することができる。
【００４５】
従って、シールド共通電極に、データラインに印加されるデータ信号Ｄと異なるレベルのシールド共通電圧ＶＳＣＯＭを印加することによって、１Ｄ方式でもアレイ検査を容易に行うことができる。以上では、１Ｄ方式でアレイ検査を行うことを例として説明したが、２Ｄ、３Ｄ、．．．等の多様な方式でアレイ検査を行うことができるのは自明である。
図６は、図１のアレイ基板を有するＶ／Ｉ検査のための液晶表示パネルに対する平面図である。
【００４６】
図６を参照すると、液晶表示パネル３００は、アレイ基板３１０、カラーフィルター基板３５０、及び前記アレイ基板３１０とカラーフィルター基板３５０との間に介在された液晶層（図示せず）を含む。
アレイ基板３１０は一つの表示セルであって、画素領域、第１駆動チップパッド３２１、第２駆動チップパッド３２２、第１Ｖ／Ｉ検査部、及び第２Ｖ／Ｉ検査部を含む。画素領域には、第１方向に形成された複数のデータラインＤＬ、第２方向に形成された複数のスキャンラインＳＬ、前記データラインとスキャンラインに連結されるスイッチング素子ＴＦＴ、前記スイッチング素子ＴＦＴに連結される液晶キャパシタＣＬＣの第１電極（又は、画素電極）、及びストレージキャパシタＣＳＴが含まれる。
【００４７】
第１駆動チップパッド３２１は、データ駆動チップのバンプと接触する接触端子であって、所定単位でグルーピングされたデータラインの集合である。第２駆動チップパッド３２２は、スキャン駆動チップのバンプと接触する接触端子であって、所定単位でグルーピングされたスキャンラインの集合である。
第１Ｖ／Ｉ検査部は、データＶ／Ｉパッド３３１、データＶ／Ｉ配線３３２、ストレージ共通電極パッド３３３、及びシールド共通電極パッド３３４を含む。具体的に、データＶ／Ｉパッド３３１及びデータＶ／Ｉ配線３３２は、３Ｄ方式に対応して、３ｎ−２、３ｎ−１、３ｎ（ここで、ｎ＝１、２、３、．．．自然数）番目データライン別にグループ化した３個のパッド及び３個の配線を有する。勿論、２Ｄ方式で２個のパッド及び２個の配線でデータＶ／Ｉ検査を行うこともできる。ストレージ共通電極パッド３４３は、表示セル内の複数のストレージキャパシタの共通電極にストレージ共通電圧ＶＳＴを印加する。シールド共通電極パッド３３４は、前記画素電極の外郭を取り囲むように形成されたマトリックス形状のシールド共通電極にシールド共通電圧ＶＳＣＯＭを印加する。前記シールド共通電極パッド３４４は、複数個形成されることもできる。
【００４８】
第２Ｖ／Ｉ検査部は、スキャンＶ／Ｉパッド３４１、及びスキャンＶ／Ｉ配線３４２を含む。スキャンＶ／Ｉパッド３４１及びスキャンＶ／Ｉ配線３４２は、２Ｇ方式によって、２ｎ−１、２ｎ（ここで、ｎ＝１、２、３、．．．である自然数）番目スキャンライン別にグループ化した２個のパッド及び２個の配線を有する。
図７は、図６のＶ／Ｉ検査部によるＶ／Ｉ検査工程を説明するための概念図である。前記Ｖ／Ｉ検査工程は、液晶工程以後、アレイ基板上に形成された前記Ｖ／Ｉ検査部を通じてそれぞれのテスト信号を前記液晶表示パネルに印加して、前記液晶表示パネルに表示される色相又は輝度等を検査者の目を通じて検査する工程である。即ち、液晶が注入された表示パネルの電気的及び光学的動作状態を検査する工程である。
【００４９】
図７を参照すると、データＶ／Ｉパッド３３１Ｒ、３３１Ｇ、３３１Ｂには、第１データ電圧ＤＲ、第２データ電圧ＤＧ、及び第３データ電圧ＤＢをそれぞれ印加する。シールド共通電極パッド３３４には、前記第１乃至第３データ電圧と異なるレベルを有するシールド共通電圧ＶＳＣＯＭを印加する。
又、図示されていないが、ストレージキャパシタＣＳＴの共通電極と連結されるストレージ共通電極パッドには、ストレージ共通電圧ＶＳＴを印加して、カラーフィルター基板に形成された液晶キャパシタＣＬＣの共通電極と連結される共通電極パッドには、共通電圧ＶＣＯＭを印加する。前記シールド共通電極パッドとストレージ共通電極パッド及び共通電極パッドにそれぞれ独立されたテスト信号を印加する。
【００５０】
一方、奇数番目スキャンラインが連結された第１スキャンＶ／Ｉパッド３４１には、第１スキャン信号Ｓ０を印加し、偶数番目スキャンラインが連結された第２スキャンＶ／Ｉパッド３４２には、第２スキャン信号ＳＥを印加する。
図示されたように、データＶ／Ｉパッド３３１Ｒ、３３１Ｇ、３３１Ｂには、基準電圧に対して所定のレベルを有する第１乃至第３データ電圧ＤＲ、ＤＧ、ＤＢが印加される。３Ｄ方式によって、前記第１データ電圧ＤＲは３ｎ−１番目データラインに印加され、前記データ電圧ＤＧは３ｎ−２番目データラインに印加され、前記データ電圧ＤＢは３ｎ番目データラインに印加される。第１乃至第３データ電圧ＤＲ、ＤＧ、ＤＢを３ｎ−１番目、３ｎ−２番目、及び３ｎ番目データラインに同時に印加してＶ／Ｉ検査をすることもでき、第１乃至第３データ電圧ＤＲ、ＤＧ、ＤＢを３ｎ−１番目、３ｎ−２番目、及び３ｎ番目データラインに個別的に印加して、Ｖ／Ｉ検査をすることもできる。
【００５１】
一方、シールド共通電極パッド３３４には、前記第１乃至第３データ電圧ＤＲ、ＤＧ、ＤＢと異なるレベルを有するテスト電圧が印加される。例えば、基準電圧が印加される。
例えば、３ｎ−２番目データラインにのみ第２データ電圧ＤＧを印加してＶ／Ｉ検査を行った場合、３ｎ−２番目データラインと連結された画素電極Ｐには、前記第２データ電圧ＤＧに対応する所定のデータ電圧が印加される。従って、第２データ電圧ＤＧが印加された画素電極Ｐと基準電圧が印加されたカラーフィルター基板の共通電極間の電位差が発生して、前記電位差によって液晶層の配列角が変化され、液晶表示パネル３００のうち、３ｎ−２番目データラインに連結された画素はグリーン色を表示する。
【００５２】
図示されたように、３ｎ−２番目データラインに連結された画素Ｐのうち、グリーン色を表示しない画素ＰＥ２は、不良画素として検出される。前記不良画素ＰＥ２は、隣接したシールド共通電極との短絡が発生した場合や、隣接した画素間に短絡が発生した場合である。
図８は、図７の液晶表示パネルを有する液晶表示装置に対する概略的なブロック図である。
【００５３】
図８を参照すると、液晶表示装置は、タイミング制御部４１０、データ駆動部４２０、スキャン駆動部４３０、駆動電圧発生部４４０、及び液晶表示パネル４５０を含む。
タイミング制御部４１０は、外部グラフィック機器から入力される制御信号に基づいて、データ駆動部４２０、スキャン駆動部４３０、及び駆動電圧発生部４４０を制御する。具体的に、タイミング制御部４１０は、水平開始信号ＳＴＨ、反転信号ＲＶＳ、及びロード信号ＴＰ等をデータ駆動部１３０に提供して、スキャン開始信号ＳＴＶ、クロック信号ＣＫ、及び出力イネーブル信号ＯＥ等をスキャン駆動部４３０に提供して、クロック信号及び反転信号ＲＶＳ等を駆動電圧発生部４４０に提供する。
【００５４】
タイミング制御部４１０は、外部から入力されるデータ信号ＤＡＴＡを信号処理して、データ駆動部４２０に提供する。
データ駆動部４２０は、タイミング制御部４１０から提供されたデータ信号を前記チャンネル単位で処理するための多数個のデータ駆動チップ４２１を有する。前記データ駆動チップ４２１は、タイミング制御部４１０から提供される制御信号に基づいて入力される前記データ信号をアナログ形態の信号に処理して、液晶表示パネル４５０の前記データラインに出力する。
【００５５】
スキャン駆動部４３０は多数個のスキャン駆動チップ４３１を含み、タイミング制御部４１０から提供される制御信号に基づいてスキャン信号を生成して、液晶表示パネル４５０のスキャンラインに出力する。
駆動電圧発生部４４０は、外部から印加される電源電圧ＶＩＮからスキャン電圧ＶＯＮ、ＶＯＦＦ、及び共通電圧ＶＣＯＭ、ＶＳＣＯＭ、ＶＳＴを生成する。前記スキャン電圧ＶＯＮ、ＶＯＦＦはスキャン駆動部４３０に提供して、前記共通電圧は液晶表示パネル４５０に提供される。
【００５６】
前記共通電圧は、ストレージキャパシタＣＳＴの共通電極に印加されるストレージ共通電圧ＶＳＴと、カラーフィルター基板に形成された液晶キャパシタＣＬＣの共通電極に印加される共通電圧ＶＣＯＭ、及び画素電極を取り囲むマトリックス形状のシールド共通電極ＶＳＣＯＭに印加されるシールド共通電圧ＶＳＣＯＭ等を含む。
前記シールド共通電圧ＶＳＣＯＭは、前記共通電圧ＶＣＯＭと同じレベルの電圧であり、それぞれ独立的に印加する。
【００５７】
シールド共通電極は、データラインをカバーするように形成されることによって、データラインとシールド共通電極との間にキャパシタが発生する。これによって、前記シールド共通電圧ＶＳＣＯＭを前記共通電圧ＶＣＯＭに対して独立的に印加することによって、データ電圧が共通電圧ＶＣＯＭを中心に偏側される画面状態の場合、前記シールド共通電圧ＶＳＣＯＭがデータ電圧の電位によって歪曲されることを防止することができる。又、シールド共通電圧ＶＳＣＯＭの電位が前記共通電圧ＶＣＯＭによって歪曲されることも防止することができる。
【００５８】
以上のように、前記シールド共通電圧ＶＳＣＯＭと前記共通電圧ＶＣＯＭとの間の電圧が実質的に同様にすることによって、前記説明された図３に示すように、シールド共通電極と共通電極との間に介在された液晶層（ノーマリブラックモード）がブラックを維持する。従って、シールド共通電極の主な機能であるデータ電圧の遮蔽機能及び画素間のブラック維持機能等をより効果的に行うことができる。
【００５９】
一方、前記ストレージ共通電圧ＶＳＴ及びシールド共通電圧ＶＳＣＯＭは、液晶表示装置の駆動方式によって、同一であるか、又は異なる。
液晶表示パネル４５０は、前記図３及び図６で説明したように、アレイ基板、カラーフィルター基板、及び前記基板の間に介在された液晶層を有する。具体的に、前記アレイ基板は、表示領域及び周辺領域を有する。前記表示領域は、複数のデータラインＤＬと前記データラインＤＬと交差する複数のスキャンラインＳＬを有し、前記データライン及びスキャンラインによって定義される複数の画素を含む。前記画素は、スイッチング素子ＴＦＴ、液晶キャパシタＣＬＣ、ストレージキャパシタＣＳＴ、及び画素電極を取り囲むマトリックス形状のシールド共通電極（図示せず）を有する。
【００６０】
前記周辺領域は、前記データラインＤＬにデータ信号を印加するデータ駆動チップ４２１、及び前記スキャンラインＳＬにスキャン信号を印加するスキャン駆動チップ４３１が位置する。前記データ駆動チップ４２１及びスキャン駆動チップ４３１は、アレイ基板上に形成されたパッド部に直接実装されるか、フレキシブル印刷回路基板ＦＰＣＢに搭載され実装されることもできる。前記パッド部は、駆動チップ４２１、４３１と電気的に接触される接触パッドと、電気的に接触されないダミーパッドを含む。前記シールド共通電圧ＶＳＣＯＭは、前記ダミーパッドを通じて液晶表示パネル４５０内のシールド共通電極に印加される。
【００６１】
図９及び図１０は、図８の液晶表示パネル上に形成されたパッド部を説明するための部分拡大図である。まず、図９は、前記液晶表示パネル上に駆動チップが直接実装される場合を図示したものである。
図８及び図９を参照すると、液晶表示パネル４５０には、駆動チップが実装されるパッド部を有し、前記パッド部は、駆動チップのバンプと電気的に接触される接触パッド５１１ａと、駆動チップのバンプと電気的に接触されないダミーパッド５１１ｂを有する。これに、前記ダミーパッド５１１ｂを通じてシールド共通電極に前記シールド共通電圧ＶＳＣＯＭを印加する。
【００６２】
図１０は、データ駆動チップ５２１がフレキシブル印刷回路基板５２０を通じて液晶表示パネルに実装される場合を示す図である。
図８及び図１０を参照する、液晶表示パネル４５０は、フレキシブル印刷回路基板５２０が実装されるパッド部を有し、前記パッド部はフレキシブル印刷回路基板５２０に搭載された駆動チップ５２１と電気的に接触される接触パッド５２１ａと接触されないダミーパッド５２１ｂを有する。従って、前記ダミーパッド５２１ｂを通じてシールド共通電極に前記シールド共通電圧ＶＳＣＯＭを印加する。
【００６３】
このように、ダミーパッドを通じて前記シールド共通電圧ＶＳＣＯＭを印加することによって、液晶表示パネル上に形成された複数のダミーパッドを利用することができるので、前記シールド共通電圧ＶＳＣＯＭの印加抵抗を減少させることができる。
以上では、データ駆動チップが実装される接触パッドを例として説明したが、スキャン駆動チップが実装される接触パッドのダミーパッドを通じてシールド共通電圧ＶＳＣＯＭを印加することができるのは自明である。
【産業上の利用可能性】
【００６４】
以上で説明したように、本発明によると、画素電極にデータラインから流入されるデータ電圧を遮断させるシールド共通電極が形成されたアレイ基板において、前記シールド共通電極に前記データラインに印加される電圧と異なるレベルの電圧を印加して、前記アレイ基板のアレイ検査方式を１Ｄ方式で容易に行うことができる。
又、前記シールド共通電極が形成されたアレイ基板をＶ／Ｉ検査工程時、前記シールド共通電極のデータラインに印加されるデータ電圧と異なるレベルの電圧を印加する方式でＶ／Ｉ検査工程を行う。
【００６５】
又、液晶表示装置では、前記液晶表示パネルの周辺領域に形成された駆動チップパッドのダミーパッドを通じて前記シールド共通電圧を複数で印加することによって、抵抗を減少させることができる。又、前記シールド共通電圧をストレージ共通電圧及び共通電圧と独立的に印加することによって、他の共通電圧によって前記シールド共通電圧の電位が変動されることを防止することができる。
【００６６】
従って、歪曲されないシールド共通電圧がシールド共通電極に印加されることによって、データ電圧の遮蔽機能及び画素間のブラック維持機能等をより効果的に行うことができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例によるアレイ基板の部分平面図である。
【図２】図１の画素構造を説明するための斜視図である。
【図３】図１のアレイ基板を含む液晶表示パネルに対する断面図であって、図１のＩ−Ｉ’に沿って前記液晶表示パネルを切断した断面図である。
【図４】図１に図示されたアレイ基板に対するアレイ検査部を有する母基板の概略的な平面図である。
【図５】図４のアレイ検査部を通じて表示セルのアレイ検査工程を説明するための概念図である。
【図６】図１のアレイ基板を有するＶ／Ｉ検査のための液晶表示パネルに対する平面図である。
【図７】図６のＶ／Ｉ検査部によるＶ／Ｉ検査工程を説明するための概念図である。
【図８】図７の液晶表示パネルを有する液晶表示装置に対する概略的なブロック図である。
【図９】図８の液晶表示パネルの上に形成されたパッド部を説明するための部分拡大図である。
【図１０】図８の液晶表示パネルの上に形成されたパッド部を説明するための部分拡大図である。
【符号の説明】
【００６８】
１５２    画素電極
１５４    シールド共通電極
２００    母基板
２２３、３３３    ストレージ共通電極パッド
２２４、３３４    シールド共通電極パッド
３００、４５０    液晶表示パネル
４４０    駆動電圧発生部
４２１    データ駆動チップ
４３１    スキャン駆動チップ
５１１ｂ、５２１ｂ    ダミーパッド
【図１】
2006053555.tif 000003
【図２】
2006053555.tif 000004
【図３】
2006053555.tif 000005
【図４】
2006053555.tif 000006
【図５】
2006053555.tif 000007
【図６】
2006053555.tif 000008
【図７】
2006053555.tif 000009
【図８】
2006053555.tif 000010
【図９】
2006053555.tif 000011
【図１０】
2006053555.tif 000012