(57)【要約】  【課題】本発明は、外部端子の状態に依らず、その内部回路を確実に動作させてシステムの破綻を未然に回避することが可能な半導体装置を提供することを目的とする。  【解決手段】本発明に係る半導体装置は、入力電流ｉ１に応じた出力電流ｉ２をＩＣ内に供給する内部電流生成部１と、内部電流生成部１の入力端側に外部抵抗Ｒｅｘを接続するための外部端子２と、内部電流生成部１の入力端と端子２との間に接続された電流制限素子３と、電流制限素子３の一端電圧ＶＡが第１閾値電圧ＶＢより高いときに入力電流ｉ１を引き込む第１電流制限部４と、外部端子２の端子電圧ＶＣが第２閾値電圧より高いときに入力電流ｉ１を引き込む第２電流制限部５と、を有して成る。【選択図】      図１
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【特許請求の範囲】
【請求項１】
その入力端に流れる入力電流に応じた出力電流を生成して内部回路に供給する内部電流生成部と、前記内部電流生成部の入力端側に内部電流設定用の外部抵抗を接続するための外部端子と、を有して成る半導体装置において、
前記内部電流生成部の入力端と前記外部端子との間に接続された電流制限素子と、前記電流制限素子の一端電圧が第１閾値電圧よりも高いときに前記入力電流を引き込む第１電流制限部及び前記外部端子の端子電圧が第２閾値電圧よりも高いときに前記入力電流を引き込む第２電流制限部の少なくとも一方と、を有して成ることを特徴とする半導体装置。
【請求項２】
第１電流制限部は、前記電流制限素子の一端電圧と第１閾値電圧が差動入力される差動増幅回路と、その入力端に流れる前記差動増幅回路の出力電流に応じて前記電流制限素子の一端から前記入力電流を引き込む第１カレントミラー回路と、を有して成ることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第２電流制限部は、その入力端に流れる電流に応じて前記電流制限素子の一端から前記入力電流を引き込む第２カレントミラー回路と、前記外部端子と第２カレントミラー回路の入力端との間に接続されて前記外部端子の端子電圧が第２閾値電圧よりも高いときに導通するスイッチ回路と、を有して成ることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記外部端子に所定のバイアス電圧を印加するバイアス部を有して成ることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部抵抗を適宜選択することで内部電流を自由に設定することが可能な半導体装置に関するものである。
【背景技術】
【０００２】
従来より、カレントミラー回路の入力端側に内部電流設定用の外部抵抗を接続するための外部端子を有して成り、ユーザが外部抵抗を適宜選択することで、内部電流を自由に設定することが可能な半導体装置が開示・提案されている（例えば、特許文献１を参照）。
【０００３】
なお、従来の半導体装置には、図４（ａ）に示すように、外部端子Ｔｅｘが地絡（グランドショートのほか、これに類する低電位部へのショート全般を含む、以下同様）した場合の電流制限手段として、カレントミラー回路の入力端と外部端子Ｔｅｘとの間に内部抵抗ＲＬを挿入して成るものがある。
【０００４】
また、従来の半導体装置には、図４（ｂ）に示すように、外部端子Ｔｅｘが地絡した場合だけでなく、外部端子Ｔｅｘが天絡（Ｖｃｃショートのほか、これに類する高電位部への短絡全般を含む、以下同様）した場合や、外部端子Ｔｅｘが開放された場合の電流制限手段として、カレントミラー回路の入力端から所定のバイアス電流ｉｂｉａｓ（すなわち内部電流ｉの最小設定値）を引き込む定電流源を有して成るものもある。
【特許文献１】特開平６−１８０８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
確かに、図４（ａ）に示した従来技術であれば、外部端子Ｔｅｘが地絡した場合でも、内部電流ｉの最大値制限をかけることができる。しかしながら、当該従来技術では、外部端子Ｔｅｘが天絡した場合や開放された場合に内部電流ｉの最小値制限ができないため、最悪の場合には内部回路が動作不能となってシステムが破綻する、という課題があった。
【０００６】
一方、図４（ｂ）に示した従来技術であれば、外部端子Ｔｅｘの地絡時における内部電流ｉの最大値制限だけでなく、外部端子Ｔｅｘの天絡時や開放時における内部電流ｉの最小値制限をかけることも可能である。しかしながら、当該従来技術では、外部端子Ｔｅｘの状態に依らず、常に一定のバイアス電流ｉｂｉａｓが引き込まれていた。そのため、外部端子Ｔｅｘの端子電圧が所定値に固定されていても、内部電流ｉ＝外部端子Ｔｅｘの端子電圧／外部抵抗Ｒｅｘの抵抗値、という単純な法則式が崩れるため、選択すべき外部抵抗Ｒｅｘの抵抗値が算出し難く、ユーザビリティが損なわれる、という課題があった。
【０００７】
本発明は、上記の問題点に鑑み、外部端子の状態に依らず、その内部回路を確実に動作させてシステムの破綻を未然に回避することが可能な半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく、本発明に係る半導体装置は、その入力端に流れる入力電流に応じた出力電流を生成して内部回路に供給する内部電流生成部と、前記内部電流生成部の入力端側に内部電流設定用の外部抵抗を接続するための外部端子と、を有して成る半導体装置において、前記内部電流生成部の入力端と前記外部端子との間に接続された電流制限素子と、前記電流制限素子の一端電圧が第１閾値電圧よりも高いときに前記入力電流を引き込む第１電流制限部及び前記外部端子の端子電圧が第２閾値電圧よりも高いときに前記入力電流を引き込む第２電流制限部の少なくとも一方と、を有して成る構成としている。このような構成とすることにより、外部端子の状態に依らず、その内部回路を確実に動作させてシステムの破綻を未然に回避することが可能となる。
【０００９】
なお、上記構成から成る半導体装置において、第１電流制限部は、前記電流制限素子の一端電圧と第１閾値電圧が差動入力される差動増幅回路と、その入力端に流れる前記差動増幅回路の出力電流に応じて前記電流制限素子の一端から前記入力電流を引き込む第１カレントミラー回路と、を有して成る構成にするとよい。このような構成とすることにより簡易な構成で第１電流制限部を実現することが可能となる。
【００１０】
また、上記構成から成る半導体装置において、第２電流制限部は、その入力端に流れる電流に応じて前記電流制限素子の一端から前記入力電流を引き込む第２カレントミラー回路と、前記外部端子と第２カレントミラー回路の入力端との間に接続されて前記外部端子の端子電圧が第２閾値電圧よりも高いときに導通するスイッチ回路と、を有して成る構成にするとよい。このような構成とすることにより、簡易な構成で第２電流制限部を実現することが可能となる。
【００１１】
また、上記構成から成る半導体装置は、前記外部端子に所定のバイアス電圧を印加するバイアス部を有して成る構成にするとよい。このように、バイアス部を用いて外部端子の端子電圧を予め定めておく構成であれば、半導体装置のユーザは、所望の内部電流を得るために選択すべき外部抵抗の抵抗値を容易に算出することができる。従って、半導体装置のユーザビリティ向上を図ることが可能となる。
【発明の効果】
【００１２】
上記したように、本発明に係る半導体装置であれば、外部端子の状態に依らず、その内部回路を確実に動作させてシステムの破綻を未然に回避することが可能となる。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明に係る半導体装置の一実施形態を示す回路図であり、特に、半導体装置内部で使用される内部電流を生成する回路部周辺を示している。本図に示す通り、本実施形態の半導体装置は、内部電流生成部１と、外部端子２と、電流制限素子３と、第１電流制限部４と、第２電流制限部５と、バイアス部６と、を有して成る。
【００１４】
内部電流生成部１は、ｐｎｐ型バイポーラトランジスタＰ１、Ｐ２を有して成る。トランジスタＰ１、Ｐ２のエミッタは、いずれも電源ラインＬ１に接続されており、トランジスタＰ１、Ｐ２のベースは、いずれもトランジスタＰ１のコレクタに接続されている。すなわち、内部電流生成部１は、トランジスタＰ１、Ｐ２から成るカレントミラー回路であり、その入力端（トランジスタＰ１のコレクタ）に流れる入力電流ｉ１に応じた出力電流ｉ２を生成し、当該出力電流ｉ２を半導体装置内部で使用する内部電流として、その出力端（トランジスタＰ２のコレクタ）から半導体装置の内部回路に供給する。
【００１５】
外部端子２は、内部電流生成部１の入力端側に内部電流設定用の外部抵抗Ｒｅｘを接続するための端子である。なお、外部抵抗Ｒｅｘは、半導体装置の外部において、その一端が外部端子２に接続され、他端が接地される。このような外部端子２を備えた構成とすることにより、半導体装置のユーザは、外部抵抗Ｒｅｘを適宜選択することで、入力電流ｉ１（延いては出力電流ｉ２）を所定の可変範囲内で自由に設定することが可能となる。
【００１６】
電流制限素子３は、内部電流生成部１の入力端と外部端子Ｔｅｘとの間に接続される直流インピーダンス素子（本実施形態では抵抗ＲＬ１）である。このような構成とすることにより、外部端子２が地絡した場合や、外部抵抗Ｒｅｘの抵抗値が過小設定された場合でも、電流制限素子３によって入力電流ｉ１の最大値（延いては出力電流ｉ２の最大値）が制限されるため、内部回路を確実に動作させてシステムの破綻を未然に回避することが可能となる（図２を参照）。
【００１７】
第１電流制限部４は、ｐｎｐ型バイポーラトランジスタＰ３、Ｐ４と、ｎｐｎ型バイポーラトランジスタＮ１〜Ｎ４と、定電流源Ｉ１、Ｉ２と、ダイオードＤ１と、抵抗ＲＬ２と、を有して成る。トランジスタＮ１、Ｎ２のエミッタは互いに接続されており、その接続ノードは、定電流源Ｉ１を介して接地されている。トランジスタＮ１のコレクタは、トランジスタＰ４のコレクタに接続されている。トランジスタＮ１のベースは、抵抗ＲＬ１の一端（Ａ点）に接続されている。トランジスタＮ２のコレクタは、電源ラインＬ１に接続されている。トランジスタＮ２のベースは、抵抗ＲＬ２の一端（Ｂ点）に接続されるとともに、定電流源Ｉ２を介して接地もされている。抵抗ＲＬ２の他端は、ダイオードＤ１のカソードに接続されている。ダイオードＤ１のアノードは、電源ラインＬ１に接続されている。トランジスタＰ３、Ｐ４のエミッタは、いずれも電源ラインＬ１に接続されており、トランジスタＰ３、Ｐ４のベースは、いずれもトランジスタＰ４のコレクタに接続されている。トランジスタＰ３のコレクタは、トランジスタＮ３のコレクタに接続されている。トランジスタＮ３、Ｎ４のエミッタは、いずれも接地されている。トランジスタＮ４のコレクタは、抵抗ＲＬ１の一端（Ａ点）に接続されている。トランジスタＮ３、Ｎ４のベースは、いずれもトランジスタＮ３のコレクタに接続されている。なお、ダイオードＤ１は、内部電流生成部１のトランジスタＰ１と同一のプロセスで形成されている。また、抵抗ＲＬ２は、電流制限素子３としての抵抗ＲＬ１と同一のプロセスで、かつ、その抵抗値が互いに一致するように形成されている。
【００１８】
すなわち、第１電流制限部４は、第１閾値電圧ＶＢ（Ｂ点電圧）を生成する閾値電圧生成回路（ダイオードＤ１、抵抗ＲＬ２、及び、定電流源Ｉ２）と、抵抗ＲＬ１の一端電圧ＶＡ（Ａ点電圧）と第１閾値電圧ＶＢが差動入力される差動増幅回路（トランジスタＮ１〜Ｎ２及び定電流源Ｉ１）と、その入力端に流れる差動増幅回路の出力電流に応じて抵抗ＲＬ１の一端（Ａ点）から入力電流ｉ１を引き込む第１カレントミラー回路（トランジスタＰ３〜Ｐ４及びトランジスタＮ３〜Ｎ４）と、を有して成り、入力電流ｉ１の増減に応じて制限抵抗ＲＬ１の電圧降下量が変動することを利用して、入力電流ｉ１の最小値に制限をかける構成とされている。
【００１９】
より具体的に述べると、第１電流制限部４は、外部端子２が開放された場合や外部抵抗Ｒｅｘの抵抗値が過大設定された場合など、抵抗ＲＬ１で生じる電圧降下が小さくなって抵抗ＲＬ１の一端電圧ＶＡが第１閾値電圧ＶＢよりも高くなると、上記の差動増幅回路を動作させ、その差動入力電圧ＶＡ、ＶＢが釣り合うように、抵抗ＲＬ１の一端（Ａ点）から予め設定された電流分だけ入力電流ｉ１を引き込む構成とされている。例えば、定電流源Ｉ１、Ｉ２に各々流れる定電流値の比が２：１とされている場合、第１電流制限部４で引き込まれる入力電流ｉ１の大きさは、定電流源Ｉ２に流れる定電流と一致する。
【００２０】
このような構成とすることにより、外部端子２が開放された場合や外部抵抗Ｒｅｘの抵抗値が過大設定された場合でも、第１電流制限部４によって入力電流ｉ１の最小値（延いては出力電流ｉ２の最小値）が制限されるため、内部回路を確実に動作させてシステムの破綻を未然に回避することが可能となる（図２を参照）。
【００２１】
第２電流制限部５は、ｎｐｎ型バイポーラトランジスタＮ５、Ｎ６と、抵抗ＲＬ３と、ダイオードＤ２、Ｄ３と、を有して成る。トランジスタＮ５、Ｎ６のエミッタは、いずれも接地されている。トランジスタＮ５、Ｎ６のベースは、いずれもトランジスタＮ６のコレクタに接続されている。トランジスタＮ５のコレクタは、抵抗ＲＬ１の一端（Ａ点）に接続されている。トランジスタＮ６のコレクタは、ダイオードＤ３のカソードに接続されている。ダイオードＤ３のアノードは、ダイオードＤ２のカソードに接続されており、ダイオードＤ２のアノードは、抵抗ＲＬ３を介して、外部端子２に接続されている。
【００２２】
言い換えれば、第２電流制限部５は、その入力端に流れる電流に応じて抵抗ＲＬ１の一端（Ａ点）から入力電流ｉ１を引き込む第２カレントミラー回路（トランジスタＮ５、Ｎ６）と、外部端子２と第２カレントミラー回路の入力端（トランジスタＮ６のコレクタ）との間に接続されて外部端子２の端子電圧ＶＣ（Ｃ点電圧）が第２閾値電圧（トランジスタＮ６のコレクタ・エミッタ間降下電圧＋ダイオードＤ２、Ｄ３の順方向降下電圧＋抵抗ＲＬ３の降下電圧）よりも高いときに導通するスイッチ回路（ダイオードＤ２〜Ｄ３、及び、抵抗ＲＬ３）と、を有して構成とされている。
【００２３】
このような構成とすることにより、外部端子２が天絡した場合でも、第２電流制限部５によって入力電流ｉ１を流すことができ、かつ、その入力電流ｉ１の最大値（延いては出力電流ｉ２の最大値）が第２電流制限部５の直流インピーダンス成分（抵抗ＲＬ３、ダイオードＤ２〜Ｄ３）や電流制限素子３（抵抗ＲＬ１）によって制限されるため、内部回路を確実に動作させてシステムの破綻を未然に回避することが可能となる（図２を参照）。
【００２４】
なお、本実施形態では、第２電流制限部５の駆動スレッショルド電圧を設定するスイッチ回路として、２つのダイオードＤ２、Ｄ３を挿入した構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、内部回路を確実に動作可能な入力電流ｉ１が引き込めさえすれば、ダイオードの挿入数は適宜調整が可能である。
【００２５】
バイアス部６は、外部端子２に所定のバイアス電圧を印加する手段であり、本実施形態では、コレクタが抵抗ＲＬ１の一端（Ａ点）に接続され、エミッタが外部端子２に接続されたｎｐｎ型バイポーラトランジスタＮ７を用いて、バイアス部６が構成されている。なお、トランジスタＮ７のベース電圧Ｖｂｉａｓについては、単純に基準電圧を抵抗分割することで得られる分圧電圧を用いてもよいし、該分圧電圧を一旦バッファリングすることでその電圧精度を高めてもよい。或いは、外部端子２の端子電圧をフィードバックすることで、ベース電圧Ｖｂｉａｓを高精度に制御してもよい。いずれにせよ、バイアス部６を用いて外部端子２の端子電圧を予め定めておく構成であれば、半導体装置のユーザは、入力電流ｉ１＝外部端子２の端子電圧ＶＣ／外部抵抗Ｒｅｘの抵抗値、という単純な法則式に基づき、選択すべき外部抵抗Ｒｅｘの抵抗値を容易に算出することができる。従って、半導体装置のユーザビリティ向上を図ることが可能となる。
【００２６】
上記したように、本実施形態の半導体装置であれば、外部端子２が地絡した場合や外部抵抗Ｒｅｘの抵抗値が過小設定された場合のほか、外部端子２が開放された場合や外部抵抗Ｒｅｘの抵抗値が過大設定された場合、若しくは、外部端子２が天絡した場合にも、所定範囲内の内部電流ｉ２を供給し続けることができる。従って、本実施形態の半導体装置であれば、外部端子２の状態に依らず、その内部回路を確実に動作させてシステムの破綻を未然に回避することが可能となる。
【００２７】
例えば、出力電流ｉ２によって内部発振回路の発振周波数が決定される半導体装置に本発明を適用すれば、外部端子２の短絡等が生じた場合でも、内部発振回路を確実に動作させて、その発振出力を用いるシステムの破綻を未然に回避することが可能となる。もちろん、上記の適用例はあくまでも例示であって、本発明の適用対象がこれに限定されることを示すものではなく、外部抵抗を適宜選択することで内部電流を自由に設定することが可能な半導体全般に広く適用することが可能である。
【００２８】
なお、外部端子２の短絡時等における入力電流ｉ１の最大値、最小値（延いては出力電流ｉ２の最大値、最小値）については、回路定数（抵抗ＲＬ１〜ＲＬ３の抵抗値など）を適宜調整することで、内部回路のスペックに応じて個別に設定しておけばよい。
【００２９】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００３０】
例えば、上記のｐｎｐ型バイポーラトランジスタＰ１〜Ｐ４の代わりに、Ｐチャネル電界効果トランジスタを用い、ｎｐｎ型バイポーラトランジスタＮ１〜Ｎ７の代わりに、Ｎチャネル電界効果トランジスタを用いる構成としても構わない。
【００３１】
また、第２電流制限部５の内部構成については、図３に示す通り、コンパレータＣＭＰを用いて先述のスイッチ回路を構成しても構わない。このような構成とすることにより、その基準電圧Ｖｘを温度特性のない直流電圧源Ｅ１（例えばバンドギャップ電源回路）によって生成することで、ダイオードＤ２、Ｄ３を用いた構成と異なり、素子の温度特性の影響を受けずに済むというメリットがある。
【産業上の利用可能性】
【００３２】
本発明は、外部抵抗を適宜選択することで内部電流を自由に設定することが可能な半導体装置の信頼性向上を図る上で有用な技術である。
【図面の簡単な説明】
【００３３】
【図１】は、本発明に係る半導体装置の一実施形態を示す回路図である。
【図２】は、外部抵抗Ｒｅｘの抵抗値と電流ｉ１、ｉ２との関係を示す図である。
【図３】は、第２電流制限部５の別構成例を示す図である。
【図４】は、半導体装置の一従来例を示す図である。
【符号の説明】
【００３４】
１    内部電流生成部
２    外部端子
３    電流制限素子
４    第１電流制限部
５    第２電流制限部
６    バイアス部
Ｐ１〜Ｐ４    ｐｎｐ型バイポーラトランジスタ
Ｎ１〜Ｎ７    ｎｐｎ型バイポーラトランジスタ
Ｒｅｘ    外部抵抗
ＲＬ１〜ＲＬ３    内部抵抗
Ｄ１〜Ｄ３    ダイオード
Ｉ１、Ｉ２    定電流源
Ｌ１    電源ライン
ＣＭＰ    コンパレータ
Ｅ１    直流電圧源
【図１】
2006195894.tif 000003
【図２】
2006195894.tif 000004
【図３】
2006195894.tif 000005
【図４】
2006195894.tif 000006