(57)【要約】【課題】画素回路がＭＯＳプロセスで形成された有機ＥＬ表示装置において、映像信号線駆動回路における階調表現の容易性と、画素回路に適した映像信号電圧印加を両立させる。【解決手段】  信号線駆動回路の出力回路部（アンプブロック２５）で、容量カップリング（Ｃ１とＣｓｉｇ）によりアナログ映像信号電圧を低減させることで、信号線ＳＩＧに出力する映像信号電圧を、ＭＯＳプロセスで形成された画素回路に適切な微小振幅（例えば０．７Ｖ程度の振幅）の映像信号とする。つまり信号線駆動回路は、十分に大きい信号電圧振幅の状態で階調制御を行った後に、容量カップリングで信号電圧振幅を低減させることで、容易に正確な階調制御を実現しつつ、画素回路に適した映像信号を与える。【選択図】      図３
2006243176.tif 000002
【特許請求の範囲】
【請求項１】
複数列の信号線と、複数行の走査線が配されるとともに、各信号線と各走査線の交差部分に、有機エレクトロルミネッセンス素子を発光素子としてＭＯＳプロセスで形成された画素回路が配置されて成る画素アレイと、
上記各信号線に映像信号電圧を与える信号線駆動回路と、
上記各走査線に走査パルスを与える走査線駆動回路と、
を有する表示装置において、
上記信号線駆動回路には、映像信号電圧を上記信号線に与える出力回路部として、入力されたアナログ映像信号電圧を、容量カップリングで得られる電圧に変換して上記信号線に出力する出力回路部が設けられることを特徴とする表示装置。
【請求項２】
上記出力回路部は、
入力されたアナログ映像信号を増幅する増幅回路と、
容量素子と、
上記増幅回路の出力端と上記容量素子の一端の間をオン／オフする第１のスイッチと、
上記容量素子の一端と、第１の基準電位の間をオン／オフする第２のスイッチと、
上記容量素子の他端と、第２の基準電位の間をオン／オフする第３のスイッチとを有し、
上記容量素子の他端が、上記信号線に接続されている構成であることを特徴とする請求項１に記載の表示装置。
【請求項３】
上記出力回路部は、入力されたアナログ映像信号電圧を、上記容量素子と、上記信号線の容量との容量カップリングで得られる電圧に変換して上記信号線に出力することを特徴とする請求項２に記載の表示装置。
【請求項４】
上記出力回路部は、
第１の容量素子と、
上記第１の容量素子の一端と、アナログ映像信号の入力端の間をオン／オフする第１のスイッチと、
上記容量素子の一端と、第１の基準電位の間をオン／オフする第２のスイッチと、
上記容量素子の他端と、第２の基準電位の間をオン／オフする第３のスイッチと、
上記容量素子の他端と、接地電位の間に接続される第２の容量素子と、
上記容量素子の他端に接続される増幅回路とを有し、
上記増幅回路の出力端が、上記信号線に接続されている構成であることを特徴とする請求項１に記載の表示装置。
【請求項５】
上記出力回路部は、入力されたアナログ映像信号電圧を、上記第１の容量素子と、上記第２の容量素子との容量カップリングで得られる電圧に変換した後、上記増幅回路を介して上記信号線に出力することを特徴とする請求項４に記載の表示装置。
【請求項６】
上記画素回路は、上記信号線から与えられた映像信号電圧を電流に変換して有機エレクトロルミネッセンス素子に供給する構成であることを特徴とする請求項１に記載の表示装置。
【請求項７】
複数列の信号線と、複数行の走査線が配されるとともに、各信号線と各走査線の交差部分に、有機エレクトロルミネッセンス素子を発光素子としてＭＯＳプロセスで形成された画素回路が配置されて成る画素アレイと、
上記各信号線に映像信号電圧を与える信号線駆動回路と、
上記各走査線に走査パルスを与える走査線駆動回路と、
を有する表示装置における信号線駆動方法として、
アナログ映像信号電圧を、容量カップリングで得られる電圧に変換して上記信号線に出力することを特徴とする信号線駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置と、その信号線駆動方法に関する。
【背景技術】
【０００２】
【特許文献１】特開２００３−２７１０９５
【特許文献２】特開２００３−２５５８５６
【０００３】
近年、フラットパネルディスプレイ（ＦＰＤ）として有機ＥＬ表示装置に関心が高まっている。現在、ＦＰＤでは液晶表示装置（ＬＣＤ）が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。
これに対して有機ＥＬ表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でＬＣＤと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機ＥＬ表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代ＦＰＤの主流になると期待されている。
【０００４】
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂ＬＣＯＳあるいは高温または低温多結晶シリコンＬＣＤが用いられている。
ＬＣＤを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型ＬＣＤでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではＬＣＯＳが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ＥＬをビューファインダー表示素子として用いた場合には、自発光であるのでＬＣＤのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ＥＬの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
【０００５】
また、近年ではビューファインダーも高精細化の道をたどりつつあり、ＱＶＧＡ（Quarter Video Graphics Array：３２０×２４０画素）からＶＧＡ（Video Graphics Array：６４０×４８０画素）、さらにはＳＶＧＡ（Super Video Graphics Array：８００×６００画素）やＸＧＡ（Extended Graphics Array：１０２４×７６８画素）の要求が機器メーカーから出ている。
これらの高精細化の要求に対応するには、ＬＣＯＳのようにＭＯＳプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させるか、あるいは画素駆動回路内の素子サイズの縮小が必要となる。
なお、上記特許文献１，２には有機ＥＬ素子を用いた画素回路に関する技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的に有機ＥＬを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。これらの回路の大部分は、トランジスタ数が５個程度と多い。しかしながら、ＭＯＳプロセスによりトランジスタを形成した場合には、隣接画素間のトランジスタ閾値差は５ｍＶと大変小さく、特に閾値電圧Ｖｔｈを補正する回路を必要としない場合が多い。だが、ＭＯＳトランジスタの移動度が約３００〜６００ｃｍ2／Ｖ・ｓと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。
通常、ビデオカメラのビューファインダーで用いられるようなディスプレイの画素ピッチは１０ｕｍよりも小さく、かつ直視型の場合には輝度は１００ｎｉｔ程度しか必要としないため、有機ＥＬ駆動電流は５ｎＡ程度と小さい。
【０００７】
図９は、有機ＥＬ画素駆動回路の例を示し、図１０にその動作を示す。この回路は、３個のＰ型トランジスタＴ１，Ｔ２，Ｔ３と１個の容量Ｃｓで構成される。
信号線ＳＩＧからは映像信号電圧が与えられるが、図１０（ａ）のように走査線ＷＳによってトランジスタＴ１が導通されるタイミングで、図１０（ｂ）の信号線ＳＩＧからのアナログ映像信号電圧Ｖｓがサンプリングされる。このサンプリングされた映像信号電圧ＶｓによってトランジスタＴ２のゲート電圧が決まることになり、トランジスタＴ２がアノード電源Ｖｃｃからの電流を有機ＥＬ素子４に流す動作を行う。このトランジスタＴ２は、発光時の定電流動作を保証するため飽和領域で動作する。
なお、トランジスタＴ３は、輝度あるいはホワイトバランス調整用に設けられており、デューティ制御線ＤＳからのパルスにより１フレーム間でＯＮ・ＯＦＦ動作を行う。このため図１０（ｃ）（ｄ）のように、デューティ制御線ＤＳが低電位とされ、トランジスタＴ３が導通される時点で、有機ＥＬ素子４に、トランジスタＴ２からの定電流Ｉｅｌが流れることになる。
【０００８】
この図９の画素回路で、有機ＥＬ素子４に流れる電流Ｉｅｌは、
Ｉｅｌ＝Ｋ（Ｖｇｓ−Ｖｔｈ）2   ・・・（式１）
で決定される。但し、Ｖｇｓ：トランジスタＴ２のゲート・ソース間電圧、Ｖｔｈ：トランジスタＴ２の閾値電圧  Ｋ：トランジスタＴ２の定数である。
【０００９】
ここで、電流Ｉｅｌが約５ｎＡと非常に小さいため、上式から、電流を制限するには、ゲート・ソース間電圧Ｖｇｓを小さくする（映像信号振幅を小さくする）か、定数Ｋを小さくする必要がある。
例えば、画素ピッチが１０μｍピッチ程度で、トランジスタサイズＷ／Ｌ＝１μｍ／１μｍ程度であれば、信号線ＳＩＧから与える映像信号振幅ΔＶｓとしては０．５Ｖ〜０．７Ｖ程度で十分である。
【００１０】
しかしながら、映像信号振幅０．７Ｖで多階調表現、例えば２５６階調を行おうとすると１階調あたり１．９７ｍＶと大変小さく正確な制御を行うことが困難となる。即ち信号線ＳＩＧに映像信号を与える信号線駆動回路において、正確に階調を表現する映像信号を信号線ＳＩＧに印加することが困難である。或いは、このような小さい信号振幅のなかで十分な階調表現を行う信号線駆動回路を実現するには、非常に分解能の高い高性能な回路が必要となり、大幅なコストアップが生ずる。
一方で、例えば映像信号振幅を２Ｖ程度に広げて、信号線駆動回路側で比較的容易に十分な階調表現ができるようにすると、今度は画素回路側でトランジスタのチャネル長を大きくする必要がある。例えばチャネル長が１μｍから６４μｍ程度に拡大することとなってしまい、現実的ではない。
また、ＬＣＤ用の信号線駆動回路は、通常４Ｖ振幅の映像信号で信号線を駆動しており、これを、そのまま有機ＥＬ表示装置に転用することもできない。
【課題を解決するための手段】
【００１１】
本発明は上記のような問題点を鑑みなされたもので、特に画素回路がＭＯＳプロセスで形成された有機ＥＬ表示装置において、映像信号線駆動回路における階調表現の容易性と、画素回路に適した映像信号電圧印加を両立させることを目的とする。
【００１２】
本発明の表示装置は、複数列の信号線と複数行の走査線が配されるとともに、各信号線と各走査線の交差部分に有機エレクトロルミネッセンス素子を発光素子としてＭＯＳプロセスで形成された画素回路が配置されて成る画素アレイと、上記各信号線に映像信号電圧を与える信号線駆動回路と、上記各走査線に走査パルスを与える走査線駆動回路とを有する表示装置である。そして上記信号線駆動回路には、映像信号電圧を上記信号線に与える出力回路部として、入力されたアナログ映像信号電圧を、容量カップリングで得られる電圧に変換して上記信号線に出力する出力回路部が設けられる。
上記画素回路は、上記信号線から与えられた映像信号電圧を電流に変換して有機エレクトロルミネッセンス素子に供給する構成である。
【００１３】
また特に上記出力回路部は、入力されたアナログ映像信号を増幅する増幅回路と、容量素子と、上記増幅回路の出力端と上記容量素子の一端の間をオン／オフする第１のスイッチと、上記容量素子の一端と第１の基準電位の間をオン／オフする第２のスイッチと、上記容量素子の他端と第２の基準電位の間をオン／オフする第３のスイッチとを有し、上記容量素子の他端が、上記信号線に接続されている構成とする。
この場合、上記出力回路部は、入力されたアナログ映像信号電圧を、上記容量素子と、上記信号線の容量との容量カップリングで得られる電圧に変換して上記信号線に出力する。
【００１４】
または、上記出力回路部は、第１の容量素子と、上記第１の容量素子の一端とアナログ映像信号の入力端の間をオン／オフする第１のスイッチと、上記容量素子の一端と第１の基準電位の間をオン／オフする第２のスイッチと、上記容量素子の他端と第２の基準電位の間をオン／オフする第３のスイッチと、上記容量素子の他端と接地電位の間に接続される第２の容量素子と、上記容量素子の他端に接続される増幅回路とを有し、上記増幅回路の出力端が上記信号線に接続されている構成とする。
この場合、上記出力回路部は、入力されたアナログ映像信号電圧を、上記第１の容量素子と、上記第２の容量素子との容量カップリングで得られる電圧に変換した後、上記増幅回路を介して上記信号線に出力する。
【００１５】
本発明の走査線駆動方法は、上記構成の表示装置における信号線駆動方法であり、アナログ映像信号電圧を、容量カップリングで得られる電圧に変換して上記信号線に出力することを特徴とする。
【００１６】
これらの本発明は、有機ＥＬ表示装置の信号線駆動回路が、映像信号線に印加される実効電圧を容量カップリングにより低減させることで、ＭＯＳプロセスで形成された電圧−電流変換型の画素回路に適した電圧にするものである。
【発明の効果】
【００１７】
本発明では、信号線駆動回路の出力回路部で、容量カップリングによりアナログ映像信号電圧を低減させることで、信号線に出力する映像信号電圧を、ＭＯＳプロセスで形成された画素回路に適切な微小振幅（例えば０．７Ｖ程度の振幅）の映像信号とする。
つまり信号線駆動回路は、十分に大きい信号電圧振幅の状態で階調制御を行った後に、容量カップリングで信号電圧振幅を低減させるため、容易に正確な階調制御ができるとともに、画素回路に適した映像信号を与えることができる。換言すれば、画素回路にとって適切な信号振幅を出力する信号線駆動回路を容易に実現できる。
従って、例えば画素ピッチが小さくトランジスタのチャネル長も小さい微細画素による小型で高精細の表示装置を、信号線駆動回路に階調制御のための負担をかけずに実現でき、低コストかつ高精細な有機ＥＬ表示装置を実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態としての有機ＥＬ表示装置を説明する。
図１に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ１としてカラー画素ユニットＧＳがｍ行×ｎ列のマトリクス状に配列されている。
１つのカラー画素ユニットは、Ｒ（赤）画素回路１０Ｒ、Ｂ（青）画素回路１０Ｂ、Ｇ（緑）画素回路１０Ｇから構成される。そしてこのようなカラー画素ユニットＧＳ１１〜ＧＳｎｍがマトリクス状に配列される。図では画素アレイ１における４隅のカラー画素ユニットＧＳ１１、ＧＳ１ｎ、ＧＳｍ１、ＧＳｎｍのみを示し、他は省略している。
【００１９】
このような画素アレイ１に対して、映像信号線駆動回路２，走査線駆動回路３が設けられる。
映像信号線駆動回路２には、水平クロックＨＣＫ、水平スタート信号ＨＳＴ、及びデジタル映像信号（Ｄ・Ｖｉｄｅｏ）が入力される。また映像信号線駆動回路２にはラッチ制御信号ＳＴＢ、スイッチ制御信号Ｓ１，Ｓ２，Ｓ３が入力される。さらに基準電圧Ｖｒ１，Ｖｒ２が供給される。映像信号線駆動回路２は、後述する図２の構成において、これらの信号に基づいて、画素アレイ１の各列に対して配設された映像信号線ＳＩＧに対して、各水平期間毎に映像信号を与える。
映像信号線ＳＩＧとしては、列方向に並ぶＲ画素回路１０Ｒに対する映像信号線ＳＩＧ−Ｒ、列方向に並ぶＢ画素回路１０Ｂに対する映像信号線ＳＩＧ−Ｂ、列方向に並ぶＧ画素回路１０Ｇに対する映像信号線ＳＩＧ−Ｇが設けられる。カラー画素ユニットＧＳはｎ列であるため、画素アレイ１に対して、映像信号線ＳＩＧ−Ｒ（１）〜ＳＩＧ−Ｒ（ｎ）、ＳＩＧ−Ｂ（１）〜ＳＩＧ−Ｂ（ｎ）、ＳＩＧ−Ｇ（１）〜ＳＩＧ−Ｇ（ｎ）が設けられることになり、映像信号線駆動回路２は、これらの映像信号線ＳＩＧに対してそれぞれ１水平期間毎に、列方向の各画素に応じたＲ映像信号、Ｂ映像信号、Ｇ映像信号を印加する。
【００２０】
走査線駆動回路３には、垂直走査クロックＶＣＫ、垂直スタート信号ＶＳＴが与えられる。走査線駆動回路３はこれらの信号に基づいて、画素アレイ１の各行に対して配設された走査線ＷＳに対して走査パルスを与え、また各行に対して配設されたデューティ制御線ＤＳを駆動する。
画素アレイ１はｍ行の画素が構成されることから、走査線ＷＳとしては走査線ＷＳ（１）〜ＷＳ（ｍ）が設けられ、またデューティ制御線ＤＳ（１）〜ＤＳ（ｍ）が設けられる。走査線駆動回路３は、１フレーム期間内において、１水平期間毎に走査線ＷＳ（１）〜ＷＳ（ｍ）を順次選択する走査パルスを印加する。
また１フレーム期間において各行に対して、各画素における輝度あるいはホワイトバランス調整のために、デューティ制御線ＤＳ（１）〜ＤＳ（ｍ）に、所定のタイミングでＨ／Ｌレベルが切り換えられる制御パルスを印加する。
各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）には、それぞれ対応する行の走査線ＷＳからの走査パルスと、デューティ制御線ＤＳからの制御パルスが与えられる。
【００２１】
画素アレイ１の各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）に対しては、電源電圧Ｖｃｃとカソード電圧Ｖｋが与えられる。
【００２２】
図１の表示装置構成における画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）の構成は、例えば上述した図９のような構成となる。
上述したように、図９の画素回路１０は、有機ＥＬ素子４を駆動する回路が３つのＰ型トランジスタＴ１，Ｔ２，Ｔ３と１つの容量Ｃｓで形成されている。この画素回路１０の構成及び動作は、既に説明したため、ここでの再度の説明は避けるが、この画素回路１０はＭＯＳプロセスにより形成され、映像信号線駆動回路２によって信号線ＳＩＧに与えられた映像信号電圧を電流に変換して有機ＥＬ素子４に流し、発光を行うものである。
【００２３】
図９の画素回路１０はＭＯＳプロセスにより形成されるが、ＭＯＳプロセスにより、この画素回路１０を実現するレイアウト例を図７に示し、また有機ＥＬ画素回路の断面構造例を図８に模式的に示す。
まず図８でＭＯＳプロセスで形成される画素回路１０の構造を述べる。既に公知であるように、ＭＯＳプロセスでは結晶珪素基板（シリコンウエハ）上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜等を成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミまたは銅などによる金属配線膜を生成して所要の回路を構成する。
本例の有機ＥＬ画素回路の場合、図示するようにトランジスタＴ１，Ｔ２，Ｔ３及び容量Ｃｓが形成されるとともに、３層に金属配線膜（第１金属配線膜ＭＴ１，第２金属配線膜ＭＴ２、第３金属配線膜ＭＴ３）が形成される。各層の間はコンタクトとして層間プラグＣＴが形成されて電気的に接続される。
そして最上層としてアノード電極４１，ＥＬ薄膜４２，カソード電極４３が蒸着形成される。
図９の画素回路１０の場合、デューティ制御トランジスタＴ３のドレインが有機ＥＬ素子４のアノードに接続されるが、このためには例えば図８のように、デューティ制御トランジスタＴ３のドレイン領域が、層間プラグＣＴや金属配線膜ＭＴ１，ＭＴ２，ＭＴ３を介してアノード電極４１に接続されることになる。
【００２４】
この図８は、あくまで模式的に層構造を示したものであるが、図９の画素回路１０に対応したレイアウト例は図７のようになる。
図７においては実線で各素子の構造領域を示し、破線で第１金属配線膜ＭＴ１を、一点鎖線で第２金属配線膜ＭＴ２を示し、第３金属配線膜ＭＴ３は省略している。また層間プラグ（コンタクト）ＣＴとしての上下層のコンタクト部分を「○」で示している。
【００２５】
実線で示すように、サンプリングトランジスタＴ１、駆動トランジスタＴ２、デューティ制御トランジスタＴ３、容量Ｃｓが形成される。
また破線で示す第１金属配線膜ＭＴ１により、映像信号線ＳＩＧと必要な素子間配線が形成される。また一点鎖線で示す第２金属配線膜ＭＴ２により走査線ＷＳ、デューティ制御線ＤＳが形成される。図示しない第３金属配線膜ＭＴ３によってはアノード電源Ｖｃｃラインが形成される。
【００２６】
この図７からわかるように、第１金属配線膜ＭＴ１による映像信号線ＳＩＧはコンタクトＣＴ９によりサンプリングトランジスタＴ１のドレイン領域（Ｄ）に接続される。
サンプリングトランジスタＴ１のゲート領域（Ｇ）はコンタクトＣＴ８により、第２金属配線膜ＭＴ２の走査線ＷＳに接続される。
サンプリングトランジスタＴ１のソース領域（Ｓ）は、コンタクトＣＴ７により第１金属配線膜ＭＴ１の配線と接続され、コンタクトＣＴ５により容量Ｃｓの一方の電極に接続される。さらに、この容量Ｃｓの一方の電極は、コンタクトＣＴ４，第１金属配線膜ＭＴ１の配線、コンタクトＣＴ１０を介して駆動トランジスタＴ２のゲート領域（Ｇ）に接続される。
駆動トランジスタＴ２のソース（Ｓ）はコンタクトＣＴ１から図示しないアノード電源Ｖｃｃラインに接続される。容量Ｃｓの他端も、コンタクトＣＴ６から図示しないアノード電源Ｖｃｃラインに接続される。
駆動トランジスタＴ２のドレイン領域（Ｄ）は、デューティ制御トランジスタＴ３のソース領域（Ｓ）と共用され、デューティ制御トランジスタＴ３のゲート領域（Ｇ）はコンタクトＣＴ２により、第２金属配線膜ＭＴ２によるデューティ制御線ＤＳに接続される。
デューティ制御トランジスタＴ３のドレイン（Ｄ）は、コンタクトＣＴ３から図示しないアノード電極４１に接続されることになる。
例えばこのようなレイアウトで画素回路１０を形成できる。
【００２７】
続いて図２で映像信号線駆動回路２の構成を説明する。
この映像信号線駆動回路２は画素アレイ１に対して線順次駆動方式で映像信号を与える回路であり、シフトレジスタ２１，第１ラッチ回路２２，第２ラッチ回路２３，Ｄ／Ａ変換器２４，及びアンプブロック２５を有する。
シフトレジスタ２１には水平クロックＨＣＫ、水平スタート信号ＨＳＴが入力される。そして水平クロックＨＣＫに従って水平スタート信号ＨＳＫを内部のレジスタで順次シフトさせ、第１ラッチ回路２２に対するラッチ制御信号を出力する。
第１ラッチ回路２２にはデジタル映像信号としてのストリームデータが入力され、これを順次ラッチする。
第２ラッチ回路２３は、ラッチ制御信号ＳＴＢに基づくタイミングで、第１ラッチ回路２２に取り込まれた１水平期間分のデジタル映像信号をラッチする。つまり１水平期間に各信号線ＳＩＧに与えるべきデジタル映像信号を取り込み、それをＤ／Ａ変換器２４に供給する。
Ｄ／Ａ変換器２４は、各信号線ＳＩＧに対して供給されたデジタル映像信号をそれぞれその信号値、つまり階調に応じた電圧レベルのアナログ映像信号に変換し、アンプブロック２５に供給する。
アンプブロック２５は、信号線ＳＩＧに対する出力回路部であり、出力動作のためにスイッチ制御信号Ｓ１，Ｓ２，Ｓ３が入力される。また基準電圧Ｖｒ１，Ｖｒ２が供給される。このアンプブロック２５は、各信号線ＳＩＧのそれぞれに対応して、次の図３に示した構成を有している。
【００２８】
図３は第１の実施の形態としてのアンプブロック２５の構成を示している。なお、図ではアンプブロック２５において、１つの信号線ＳＩＧに対応する回路構成のみを示している。アンプブロック２５には、画素アレイ１に対して設けられた全ての信号線ＳＩＧのそれぞれ対応して、図３の構成が設けられることになる。
【００２９】
図３においては、出力段としてのアンプブロック２５の負荷となる１つの信号線ＳＩＧを示している。抵抗Ｒｓｉｇは信号線ＳＩＧの抵抗成分、容量Ｃｓｉｇは信号線ＳＩＧの容量成分を示す。
この信号線ＳＩＧに対して、アンプブロック２５においては、増幅回路３０，スイッチ３１，３２，３３、及び容量Ｃ１が設けられる。
増幅回路３０には、Ｄ／Ａ変換器２４からのアナログ映像信号が入力Ｓｉｎとして供給される。増幅回路３０はアナログ映像信号に対してゲインｋの増幅処理（増幅または減衰）を行う。
増幅回路３０の出力点をノードＮＡとする。また容量Ｃ１の一端側をノードＮＢ、他端側をノードＮＣとする。
増幅回路３０と出力点（ノードＮＡ）と容量Ｃ１の一端（ノードＮＢ）の間にはスイッチ３１が設けられる。スイッチ３１はスイッチ制御信号Ｓ１によりオン／オフされる。
また容量Ｃ１の一端（ノードＮＢ）と基準電圧Ｖｒ１の間にはスイッチ３２が設けられる。スイッチ３２はスイッチ制御信号Ｓ２によりオン／オフされる。
さらに容量Ｃ１の他端（ノードＮＣ）と基準電圧Ｖｒ２の間にはスイッチ３３が設けられる。スイッチ３３はスイッチ制御信号Ｓ３によりオン／オフされる。
容量Ｃ１の他端、つまりノードＮＣは、信号線ＳＩＧに対する映像信号の出力点となる。
【００３０】
このアンプブロック２５の動作を図４のタイミングチャートで説明する。図４（ａ）には入力Ｓｉｎとして供給されるアナログ映像信号の電圧Ｖｉｎを示している。Ｄ／Ａ変換器２４から出力されるアナログ映像信号の電圧範囲を、Ｖｉｎ_maxからＶｉｎ_minとしている。
図４（ｂ）（ｃ）（ｄ）にスイッチ制御信号Ｓ１，Ｓ２，Ｓ３を示している。スイッチ３１，３２，３３は、それぞれスイッチ制御信号Ｓ１，Ｓ２，Ｓ３が高電位となることでオンとされるとする。
図４（ｅ）（ｆ）（ｇ）は、ノードＮＡ，ＮＢ，ＮＣの電位状態を示している。
ノードＮＡの電圧範囲を、Ｖａ_maxからＶａ_minとしている。最高電位Ｖａ_max＝基準電圧Ｖｒ１である。
ノードＮＢの電圧範囲を、Ｖｂ_maxからＶｂ_minとしている。最高電位Ｖｂ_max＝基準電圧Ｖｒ１である。
ノードＮＣの電圧範囲を、Ｖｃ_maxからＶｃ_minとしている。最高電位Ｖｃ_max＝基準電圧Ｖｒ２である。
【００３１】
このアンプブロック２５においては、Ｄ／Ａ変換器２４からの入力Ｓｉｎとしてアナログ映像信号が入力される時点ｔｍ１において、スイッチ制御信号Ｓ１，Ｓ２，Ｓ３により、スイッチ３１はオフ状態、スイッチ３２，３３はオン状態とされる。これにより、容量Ｃ１の一端であるノードＮＢの電位は基準電圧Ｖｒ１とされ、また他端のノードＮＣは基準電圧Ｖｒ２とされる。また信号線ＳＩＧの電位も基準電圧Ｖｒ２となる。
その後、時点ｔｍ２でスイッチ３２，３３をオフ状態にして、容量Ｃ１の両端の電位を確定する。
なお、時点ｔｍ１以降、入力Ｓｉｎとしての映像信号電圧Ｖｉｎに応じて、増幅回路３０の出力点（ノードＮＡ）の電位は、電圧Ｖａとなる。
【００３２】
その後、時点ｔｍ３では、スイッチ３１をオン状態とし、スイッチ３２，３３はオフ状態のままとする。これによりノードＮＡとノードＮＢが接続されて、ノードＮＢが増幅回路出力である電位Ｖａとなる。このとき、容量Ｃ１と信号線ＳＩＧの容量Ｃｓｉｇとの容量カップリングにより、ノードＮＣの電位は基準電圧Ｖｒ２からΔＶｃだけ変動して出力電位Ｖｃが確定する。
【００３３】
ここで出力電位Ｖｃは、
Ｖｃ＝Ｖｒ２−ΔＶｃ
＝Ｖｒ２−｛Ｃ１／（Ｃ１＋Ｃｓｉｇ）｝・（Ｖｒ１−Ｖａ）  ・・・（式２）
となる。
式２より、信号線ＳＩＧに与えられる出力電位Ｖｃは、基準電圧Ｖｒ２をオフセットとして、振幅は基準電圧Ｖｒ１と、増幅回路出力電位Ｖａと、容量Ｃ１と、信号線ＳＩＧの容量Ｃｓｉｇにより一意に決定される。
例えば、上記のように増幅回路３０の出力電位最高値Ｖａ_maxを基準電圧Ｖｒ１とし、最低電位をＶａ_minとすると、出力振幅Ｖｃｐｐは、
Ｖｃｐｐ＝｛Ｃ１／（Ｃ１＋Ｃｓｉｇ）｝・（Ｖｒ１−Ｖａｍｉｎ）  ・・・（式３）
となる。
【００３４】
ここで、図９で示した画素回路１０を駆動する場合、増幅回路３０の出力振幅が２Ｖで、信号線ＳＩＧの出力振幅として０．５Ｖを必要とする場合には、式３より容量Ｃ１を信号線容量Ｃｓｉｇの１／３倍の値で設計すれば良いことがわかる。信号線容量Ｃｓｉｇは形成プロセスとレイアウトから一意に決まるので、容量Ｃ１も一意に決めることが出来る。
また、Ｄ／Ａ変換器２４からの入力振幅が過大の場合でも、増幅回路３０のゲインと容量比で任意の電圧を出力できる。
したがって、ＭＯＳプロセスで形成された微小画素で構成された有機ＥＬ表示装置の画素回路１０、つまり電圧−電流変換型画素回路の微小な映像信号振幅に容易に対応できることになる。
【００３５】
即ち本実施の形態によれば、アンプブロック２５で、容量カップリングによりアナログ映像信号電圧を低減させることで、信号線ＳＩＧに出力する映像信号電圧を、ＭＯＳプロセスで形成された画素回路に適切な微小振幅の映像信号とする。このため前段のＤ／Ａ変換器２４においては、十分な電圧幅の中で階調表現ができ、画素回路に対応する微小振幅に応じた高い分解能を備える必要はない。また増幅回路３０も必要以上に高性能とすることを要求されない。
このため信号線駆動回路２、特にＤ／Ａ変換器２４や増幅回路１０において構成上の負担をかけないまま、低コストかつ高精細な有機ＥＬ表示装置を実現できる。
また信号線駆動回路２においてシフトレジスタ２１からＤ／Ａ変換器２４までについては従前の回路を用いることができることから、設計の効率化、迅速化も可能である。
【００３６】
次に、図５，図６により第２の実施の形態のアンプブロック２５を説明する。
図５は、上記図３と同様に、アンプブロック２５として、１つの信号線ＳＩＧに対応する回路構成のみを示している。
図示するように、この第２の実施の形態のアンプブロック２５は、増幅回路４０，スイッチ４１，４２，４３、及び容量Ｃ１１、Ｃ１２が設けられる。
Ｄ／Ａ変換器２４からのアナログ映像信号が入力Ｓｉｎとして供給されるが、この入力Ｓｉｎはスイッチ４１を介して容量Ｃ１１の一端（ノードＮＤ）に供給される。スイッチ４１はスイッチ制御信号Ｓ１によりオン／オフされる。
また容量Ｃ１１の一端（ノードＮＤ）と基準電圧Ｖｒ１の間にはスイッチ４２が設けられる。スイッチ４２はスイッチ制御信号Ｓ２によりオン／オフされる。
さらに容量Ｃ１１の他端（ノードＮＥ）と基準電圧Ｖｒ２の間にはスイッチ４３が設けられる。スイッチ４３はスイッチ制御信号Ｓ３によりオン／オフされる。
容量Ｃ１１の他端（ノードＮＥ）とグランド電位の間には、容量Ｃ１２が接続される。
また容量Ｃ１１の他端（ノードＮＥ）に増幅回路４０の入力端が接続される。増幅回路４０はノードＮＥの映像信号に対してゲインｋの増幅処理（増幅または減衰）を行う。
増幅回路４０の出力点（ノードＮＦ）が、信号線ＳＩＧと接続された出力点となる。
【００３７】
図５のアンプブロック２５の動作を図６のタイミングチャートで説明する。図６（ａ）には入力Ｓｉｎとして供給されるアナログ映像信号の電圧Ｖｉｎを示している。
図６（ｂ）（ｃ）（ｄ）にスイッチ制御信号Ｓ１，Ｓ２，Ｓ３を示している。スイッチ４１，４２，４３は、それぞれスイッチ制御信号Ｓ１，Ｓ２，Ｓ３が高電位となることでオンとされるとする。
図６（ｅ）（ｆ）（ｇ）は、ノードＮＤ，ＮＥ，ＮＦの電位状態を示している。
【００３８】
このアンプブロック２５においては、Ｄ／Ａ変換器２４からの入力Ｓｉｎとしてアナログ映像信号が入力される時点ｔｍ１において、スイッチ制御信号Ｓ１，Ｓ２，Ｓ３により、スイッチ４１はオフ状態、スイッチ４２，４３はオン状態とされる。これにより、ノードＮＤは基準電圧Ｖｒ１、ノードＮＥは基準電圧Ｖｒ２とされ、容量Ｃ１１と容量Ｃ１２の電位が基準電源Ｖｒ１，Ｖｒ２の電位に設定される。
容量Ｃ１１と容量Ｃ１２の電位確定後に、時点ｔｍ２で全てのスイッチをオフ状態にする。そして時点ｔｍ３で、スイッチ４１をオン状態に、スイッチ４２、４３をオフ状態にする。すると、入力信号電圧Ｖｉｎが容量Ｃ１１の一端（ノードＮＤ）に印加され、容量Ｃ１１と容量Ｃ１２の容量カップリングにより、ノードＮＥの電位が基準電圧Ｖｒ２からΔＶｅだけ変動する。このノードＮＥの電位は、増幅回路４０により増幅されて信号線ＳＩＧに出力される。
【００３９】
ここで時点ｔｍ３以降、つまりスイッチ４１がオン状態になったときのノードＮＥの電位Ｖｅは、
Ｖｅ＝Ｖｒ２−ΔＶｅ
＝Ｖｒ２−｛Ｃ１／（Ｃ１＋Ｃ２）｝・（Ｖｒ１−Ｖｉｎ）  ・・・（式４）
となる。そしてこのアンプブロック２５の出力電位Ｖｆは、
Ｖｆ＝ｋ×Ｖｅ    ・・・（式５）
であり、出力振幅Ｖｆｐｐは、
Ｖｆｐｐ＝ｋ×｛Ｃ１／（Ｃ１＋Ｃ２）｝・（Ｖｒ１−Ｖｉｎ）  ・・・（式６）
となる。
【００４０】
この図５のアンプブロック２５の場合、増幅回路４０のゲインと容量Ｃ１１，Ｃ１２の容量比によって、図３で示した回路と同様に任意の電圧を信号線ＳＩＧに出力できる。したがって、ＭＯＳプロセスで形成された微小画素で構成された有機ＥＬ表示装置の電圧−電流変換型の画素回路の微小な映像信号振幅に容易に対応できる。
また、例えば信号線ＳＩＧの容量が大きいと、上記図３のアンプブロック２５の場合は容量Ｃ１を大きな面積にしなければならない場合があり得るが、図５の回路では、増幅回路入力段にて容量Ｃ１１，Ｃ１２により電圧変換を行っているので、信号線ＳＩＧの容量に関わらず、容量Ｃ１１、Ｃ１２の面積を大面積にする必要は無い。従って表示装置の小型化に有利である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態の表示装置の構成のブロック図である。
【図２】実施の形態の映像信号線駆動回路のブロック図である。
【図３】第１の実施の形態のアンプブロックのブロック図である。
【図４】第１の実施の形態のアンプブロックの動作の説明図である。
【図５】第２の実施の形態のアンプブロックのブロック図である。
【図６】第２の実施の形態のアンプブロックの動作の説明図である。
【図７】実施の形態の画素回路のレイアウトの説明図である。
【図８】有機ＥＬ画素回路の構造の説明図である。
【図９】従来の画素回路の回路図である。
【図１０】従来の画素回路の動作の説明図である。
【符号の説明】
【００４２】
１  画素アレイ、２  映像信号線駆動回路、３  走査線駆動回路、４  有機ＥＬ素子、１０  画素回路、１０Ｒ  Ｒ画素回路、１０Ｂ  Ｂ画素回路、１０Ｇ  Ｇ画素回路、２５  アンプブロック、３０，４０  増幅回路、３１，３２，３３，４１，４２，４３  スイッチ、Ｃ１，Ｃ１１，Ｃ１２  容量、ＳＩＧ  映像信号線、ＷＳ  走査線、ＤＳ  デューティ制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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