(57)【要約】【課題】  出力特性を良好にすることができるホール効果素子及びホール効果素子の製造方法を提供すること。【解決手段】  ホール効果素子１００は、Ｎ型単結晶シリコンからなる第１の半導体基板１０に形成される支持部１１〜１４、ホール素子部１５、空間部１６、電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃなどを備える。第１の半導体基板１０は、ホール素子部１５及びホール素子部１５周辺の所定領域に対応する部分が除去されたＳｉＯ２５０を介して第２の半導体基板６０上に形成される。電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａが形成されたホール素子部１５は、Ｐ型の半導体でありホール素子部１５に対して対称性を持って配置された支持部１１〜１４にて支持されている。【選択図】        図１
2006135182.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基材と、
前記第１の半導体基材に設けられるものであり、対をなす電流電極端子及び当該電流電極端子間と直交する方向に対をなすセンサ電極端子を有するホール素子部と、
前記ホール素子部は、周辺部に対して分離して設けられており、当該ホール素子部と周辺部とを接続して当該ホール素子部を支持するものであって、当該ホール素子部に対して対称性を持って配置される支持部と、
を備えることを特徴とするホール効果素子。
【請求項２】
前記第１の半導体基材は、第１の導電型の半導体からなり、前記電流電極端子及び前記センサ電極端子は、前記第１の半導体基材よりも高濃度の第１の導電型の半導体からなることを特徴とする請求項１に記載のホール効果素子。
【請求項３】
前記ホール素子部及び前記支持部の周辺に対応する箇所に絶縁層を有する第２の半導体基材を備え、前記第１の半導体基材は、当該絶縁層を介して当該第２の半導体基材上に形成されるものであることを特徴とする請求項１又は請求項２に記載のホール効果素子。
【請求項４】
前記支持部は、前記ホール素子部の周囲に等間隔に設けられることを特徴とする請求項１乃至請求項３のいずれかに記載のホール効果素子。
【請求項５】
前記支持部は、前記ホール素子部の中心に対して点対称に設けられることを特徴とする請求項１乃至請求項３のいずれかに記載のホール効果素子。
【請求項６】
前記支持部は、前記電流電極端子及び前記センサ電極端子と電気的に接続される配線部を備えることを特徴とする請求項１乃至請求項５のいずれかに記載のホール効果素子。
【請求項７】
前記支持部は、前記第１の半導体基材からなることを特徴とする請求項１乃至請求項６のいずれかに記載のホール効果素子。
【請求項８】
前記第１の半導体基材は、周辺とは異なる導電型の異導電型半導体部を備え、前記支持部は、当該異導電型半導体部からなることを特徴とする請求項７に記載のホール効果素子。
【請求項９】
前記第１の半導体基材における前記周辺部は、前記ホール素子部を囲う絶縁分離領域を備えることを特徴とする請求項１乃至請求項８のいずれかに記載のホール効果素子。
【請求項１０】
第１の半導体基材と、
前記第１の半導体基材に設けられるものであり、対をなす電流電極端子及び当該電流電極端子間と直交する方向に対をなすセンサ電極端子を有するホール素子部と、
前記ホール素子部は、周辺部に対して分離して設けられており、当該ホール素子部の下方側から当該ホール素子部を支持するものであって、当該ホール素子部の中心軸と同軸上に配置される支持部と、
を備えることを特徴とするホール効果素子。
【請求項１１】
前記第１の半導体基材は、第１の導電型の半導体からなり、前記電流電極端子及び前記センサ電極端子は、前記第１の半導体基材よりも高濃度の第１の導電型の半導体からなることを特徴とする請求項１０に記載のホール効果素子。
【請求項１２】
前記第１の半導体基材は、前記ホール素子部の周辺に対応する箇所が除去された絶縁層を介して第２の半導体基材上に設けられるものであり、前記支持部は、当該半導体素子部に対応する箇所に設けられる絶縁層であることを特徴とする請求項１０又は請求項１１に記載のホール効果素子。
【請求項１３】
前記支持部は、当該ホール素子部の底面の表面積よりも小さいことを特徴とする請求項１０乃至請求項１２のいずれかに記載のホール効果素子。
【請求項１４】
前記ホール素子部は、前記各電流電極端子及び各センサ電極端子と対をなして電気的に接続されるボンディングパッドを備えることを特徴とする請求項１０乃至請求項１３のいずれかに記載のホール効果素子。
【請求項１５】
前記ホール素子部は、前記周辺部との間を掛け渡す配線部と、当該配線部を支持する絶縁体からなる梁部とを備えることを特徴とする請求項１０乃至請求項１３に記載のホール効果素子。
【請求項１６】
前記梁部は、前記ホール素子部に対して対称性を持って配置されることを特徴とする請求項１５に記載のホール効果素子。
【請求項１７】
前記梁部は、前記ホール素子部の周囲に等間隔に設けられることを特徴とする請求項１５又は請求項１６に記載のホール効果素子。
【請求項１８】
前記梁部は、前記ホール素子部の中心に対して点対称に設けられることを特徴とする請求項１５又は請求項１６に記載のホール効果素子。
【請求項１９】
絶縁層を介して形成される第１の半導体基材と第２の半導体基材の当該第１の半導体基材に対をなす電流電極端子及び当該電流電極端子間を直交する方向に対をなすセンサ電極端子を備えるホール素子部を形成する素子部形成工程と、
前記ホール素子部及び当該ホール素子部周辺に対応する前記絶縁層を除去する除去工程と、
前記第１の半導体基材の前記ホール素子部周辺を貫通させることによって、前記ホール素子部を支持するものであって、当該ホール素子部に対して対称性を持って配置される支持部を形成する支持部形成工程と、
を備えることを特徴とするホール効果素子の製造方法。
【請求項２０】
前記支持部形成工程は、前記支持部を前記ホール素子部の周囲に等間隔に形成することを特徴とする請求項１９に記載のホール効果素子の製造方法。
【請求項２１】
前記支持部形成工程は、前記支持部を前記ホール素子部の中心に対して点対称に形成することを特徴とする請求項１９に記載のホール効果素子の製造方法。
【請求項２２】
前記第２の半導体基材に絶縁層を形成する絶縁層形成工程と、前記絶縁層が除去された領域と前記ホール素子部とが所定の対向関係を満たすように位置合せする位置合せ工程と、前記絶縁層と前記第１の半導体基材の前記ホール素子部を形成する面の反対の面とが接するように、当該第１の半導体基材と前記第２の半導体基材とを貼り合せる貼り合せ工程とを備えることを特徴とする請求項１９乃至請求項２１のいずれかに記載のホール効果素子の製造方法。
【請求項２３】
前記第１の半導体基材の前記ホール素子部周辺に分離領域を形成する分離領域形成工程を含むことを特徴とする請求項１９乃至請求項２２のいずれかに記載のホール効果素子の製造方法。
【請求項２４】
前記分離領域形成工程は、前記支持部を周辺とは異なる導電型の半導体とする工程を含むことを特徴とする請求項２３に記載のホール効果素子の製造方法。
【請求項２５】
前記分離領域形成工程は、前記支持部の外周に絶縁分離領域を形成する工程を含むことを特徴とする請求項２３又は請求項２４に記載のホール効果素子の製造方法。
【請求項２６】
前記分離領域形成工程は、前記支持部の外周に前記絶縁層に達するトレンチを形成するトレンチ形成工程と、当該トレンチ内に絶縁物を形成する絶縁物形成工程とを含むことを特徴とする請求項２５に記載のホール効果素子の製造方法。
【請求項２７】
絶縁層を介して形成される第１の半導体基材と第２の半導体基材の当該第１の半導体基材に対をなす電流電極端子及び当該電流電極端子間を直交する方向に対をなすセンサ電極端子を備えるホール素子部を形成する素子部形成工程と、
前記ホール素子部周辺の所定領域に対応する前記第１の半導体基材を除去する半導体除去工程と、
前記ホール素子部に対応する絶縁層の中心軸が当該ホール素子部の中心軸と同軸上に配置されるように当該ホール素子部に対応する絶縁層を除去する絶縁層除去工程と、
を備えることを特徴とするホール効果素子の製造方法。
【請求項２８】
前記第２の半導体基材に絶縁層を形成する絶縁層形成工程と、前記絶縁層が除去された領域と前記ホール素子部とが所定の対向関係を満たすように位置合せする位置合せ工程と、前記絶縁層と前記第１の半導体基材の前記ホール素子部を形成する面の反対の面とが接するように、当該第１の半導体基材と前記第２の半導体基材とを貼り合せる貼り合せ工程とを備えることを特徴とする請求項２７に記載のホール効果素子の製造方法。
【請求項２９】
前記絶縁層除去工程は、前記絶縁層が前記ホール素子部の底面の表面積よりも小さくなるように除去することを特徴とする請求項２７又は請求項２８に記載のホール効果素子の製造方法。
【請求項３０】
前記第１の半導体基材が除去された領域を介して前記ホール素子部と前記第１の半導体基材とに配線を形成する配線形成工程を備えることを特徴とする請求項２７乃至請求項２９のいずれかに記載のホール効果素子の製造方法。
【請求項３１】
前記配線形成工程は、前記第１の半導体基材の除去された領域を介して前記ホール素子部と前記第１の半導体基材とを掛け渡す絶縁体からなる梁部を形成する梁部形成工程を含み、前記配線は当該梁部を介して形成することを特徴とする請求項３０に記載のホール効果素子の製造方法。
【請求項３２】
前記梁部形成工程は、前記梁部を前記ホール素子部に対して対称性を持って形成することを特徴とする請求項３１に記載のホール効果素子の製造方法。
【請求項３３】
前記梁部形成工程は、前記梁部を前記ホール素子部の周囲に等間隔に形成することを特徴とする請求項３１に記載のホール効果素子の製造方法。
【請求項３４】
前記梁部形成工程は、前記梁部を前記ホール素子部の中心に対して点対称に形成することを特徴とする請求項３１に記載のホール効果素子の製造方法。
【請求項３５】
前記ホール素子部に各電流電極端子及び各センサ電極端子と対をなして電気的に接続されるボンディングパッドを形成するボンディングパッド形成工程を備え、前記配線形成工程は、当該ボンディングパッドにワイヤをボンディングするワイヤボンディング工程を備えることを特徴とする請求項３０に記載にホール効果素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール効果素子及びホール効果素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、機械的あるいは熱的外乱の影響を軽減するホール効果素子として特許文献１に示すものがある。
【０００３】
特許文献１に示すホール効果素子は、半導体基板上に半導体活性層を備える。その半導体活性層には、複数の電流電極端子及び複数のセンサ電極端子からなるブリッジを備えるホール素子部が設けられる。そして、ホール効果素子は、半導体基板から伝達される外乱の影響を軽減するために、半導体活性層を取り囲む半導体基板領域の少なくとも一片を残して他を半導体基板等から分離し空隙部を形成するよう構成するものである。
【特許文献１】特開平９−９７８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１におけるホール効果素子は、半導体活性層と半導体基板とが一片のみで接続されている。したがって、半導体活性層に伝達される応力は、半導体基板と接続される付近に偏りやすい。このように半導体活性層に伝達される応力が偏ることによって、半導体活性層の抵抗値に偏りが生じ、ホール効果素子の出力特性に不具合が生じる可能性があった。
【０００５】
本発明は、上記問題点に鑑みなされたものであり、出力特性を良好にすることができるホール効果素子及びホール効果素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために請求項１に記載のホール効果素子は、第１の半導体基材と、第１の半導体基材に設けられるものであり、対をなす電流電極端子及び当該電流電極端子間と直交する方向に対をなすセンサ電極端子を有するホール素子部と、ホール素子部は周辺部に対して分離して設けられており、ホール素子部と周辺部とを接続してホール素子部を支持するものであって、ホール素子部に対して対称性を持って配置される支持部とを備えることを特徴とするものである。
【０００７】
このように、ホール素子部に対して対称性を持って配置される支持部を備えることによって、ホール素子部に外乱が伝達される場合でも、その外乱はホール素子部へ均等に伝達されやすくなる。したがって、ホール素子部を形成する電流電極端子間、センサ電極端子間などの抵抗値も均等に変化することとなり、ホール効果素子の出力特性が安定する。
【０００８】
また、ホール素子部としては、請求項２に示すように、第１の導電型からなる第１の半導体基材に形成される第１の半導体基材よりも高濃度の第１の導電型の半導体からなる電流電極端子とセンサ電極端子とを備えるものとすることができる。
【０００９】
また、請求項３に示すように、第１の半導体基材は、ホール素子部及び支持部の周辺に対応する箇所に絶縁層を有する第２の半導体基材上に設けるようにしてもよい。
【００１０】
また、ホール素子部へ伝達される外乱を均等にするためには、請求項４に示すように、支持部をホール素子部の周囲に等間隔に設ければよい。また、請求項５に示すように、支持部をホール素子部の中心に対して点対称に設けられることによってもホール素子部へ伝達される外乱を均等にすることができる。
【００１１】
また、請求項６に記載のホール効果素子では、支持部は、電流電極端子及びセンサ電極端子と電気的に接続される配線部を備えることを特徴とするものである。このように、支持部に電流電極端子及びセンサ電極端子と電気的に接続される配線部を備えることによって、ホール素子部と外部の回路素子などとの電気的な接続が可能となる。
【００１２】
また、支持部は、請求項７に示すように、第１の半導体基材とすることができる。さらに、請求項８に示すように、第１の半導体基材は周辺とは異なる導電型の異導電型半導体部を備え、支持部を異導電型半導体部とすることによって、ホール素子部を周辺部と電気的に分離することができる。また、請求項９に示すように、第１の半導体基材における周辺部にホール素子部を囲う絶縁分離領域を備えることによっても、ホール素子部を周辺部と電気的に分離することができる。
【００１３】
また、請求項１０に記載のホール効果素子では、第１の半導体基材と、第１の半導体基材に設けられるものであり、対をなす電流電極端子及び電流電極端子間と直交する方向に対をなすセンサ電極端子を有するホール素子部と、ホール素子部は、周辺部に対して分離して設けられており、ホール素子部の下方側からホール素子部を支持するものであって、ホール素子部の中心軸と同軸上に配置される支持部とを備えることを特徴とするものである。
【００１４】
このように、ホール素子部の下方側からホール素子部を支持するものであって、ホール素子部の中心軸と同軸上に配置される支持部を備えることによって、ホール素子部に外乱が伝達される場合でも、その外乱はホール素子部へ均等に伝達されやすくなる。したがって、この支持部でホール素子部を支える場合であっても、ホール素子部を形成する電流電極端子間、センサ電極端子間などの抵抗値も均等に変化することとなり、ホール効果素子の出力特性が安定する。
【００１５】
また、請求項１１に記載のホール効果素子の製造方法での作用・効果に関しては、上述の請求項２と同様であるため説明を省略する。
【００１６】
また、支持部としては、請求項１２に示すように、第１の半導体基材と第２の半導体基材との間に設けられる絶縁層とすることができる。
【００１７】
また、請求項１３に記載のホール効果素子では、支持部は、当該ホール素子部の底面の表面積よりも小さいことを特徴とするものである。このように、支持部をホール素子部の底面の表面積よりも小さくすることによって、ホール素子部へ伝達される外乱を軽減させることができる。
【００１８】
また、請求項１４に記載のホール効果素子では、ホール素子部は、各電流電極端子及び各センサ電極端子と対をなして電気的に接続されるボンディングパッドを備えることを特徴とするものである。このように、ホール素子部に各電流電極端子及び各センサ電極端子と対をなして電気的に接続されるボンディングパッドを備えることによっても、ホール素子部と外部の回路素子などとの電気的な接続が可能となる。
【００１９】
また、請求項１５に記載のホール効果素子では、ホール素子部は、周辺部との間を掛け渡す配線部と、配線部を支持する絶縁体からなる梁部とを備えることを特徴とするものである。このように、ホール素子部と周辺部との間を掛け渡す配線部と、配線部を支持する絶縁体からなる梁部とを備えることによって、ホール素子部と外部の回路素子などとの電気的な接続が可能となる。
【００２０】
また、配線部を支持する梁部を設ける場合、この梁部を介してホール素子部に外乱が伝達される可能性がありうる。したがって、請求項１６に示すように、梁部をホール素子部に対して対称性を持って配置することによって、その外乱はホール素子部へ均等に伝達されやすくなる。また、請求項１７に示すように、ホール素子部の周囲に等間隔に設けることによっても同様の効果を得ることができる。さらに、請求項１８に示すように、梁部をホール素子部の中心に対して点対称に設けられることによっても同様の効果を得ることができる。
【００２１】
また、請求項１９に記載のホール効果素子の製造方法では、絶縁層を介して形成される第１の半導体基材と第２の半導体基材の第１の半導体基材に対をなす電流電極端子及び電流電極端子間を直交する方向に対をなすセンサ電極端子を備えるホール素子部を形成する素子部形成工程と、ホール素子部及びホール素子部周辺に対応する絶縁層を除去する除去工程と、第１の半導体基材のホール素子部周辺を貫通させることによって、ホール素子部を支持するものであって、ホール素子部に対して対称性を持って配置される支持部を形成する支持部形成工程を備えることを特徴とするものである。
【００２２】
このように、ホール素子部及びホール素子部周辺の所定領域に対応する絶縁層を除去すると共に、第１の半導体基材のホール素子部周辺の所定領域を貫通させてホール素子部を支持するものであってホール素子部に対して対称性を持って配置される支持部を形成することによって、ホール素子部へ伝達される外乱が均等となりやすく、出力特性が安定したホール効果素子を製造することができる。
【００２３】
また、請求項２０又は請求項２１に記載のホール効果素子の製造方法での作用・効果に関しては、上述の請求項４又は請求項５と同様であるため説明を省略する。
【００２４】
また、絶縁層を介して形成される第１の半導体基材と第２の半導体基材は、請求項２２に示すように、第２の半導体基材に絶縁層を形成する絶縁層形成工程と、絶縁層が除去された領域とホール素子部とが所定の対向関係を満たすように位置合せする位置合せ工程と、絶縁層と第１の半導体基材のホール素子部を形成する面の反対の面とが接するように、第１の半導体基材と第２の半導体基材とを貼り合せる貼り合せ工程とを備えることによって形成することができる。
【００２５】
また、請求項２３に記載のホール効果素子の製造方法では、ホール素子部周辺の所定領域に分離領域を形成する分離領域形成工程を含むことを特徴とするものである。このように、ホール素子部周辺の所定領域に分離領域を形成することによって、ホール素子部を周辺部と電気的に分離することができる。
【００２６】
また、分離領域形成工程としては、請求項２４に示すように支持部を周辺とは異なる導電型の半導体とする工程を含むようにしてもよいし、請求項２５に示すように、支持部の外周に絶縁分離領域を形成する工程を含むようにしてもよい。さらに、分離領域形成工程は、請求項２６に示すように、支持部の外周に絶縁層に達するトレンチを形成するトレンチ形成工程と、トレンチ内に絶縁物を形成する絶縁物形成工程とを含むようにしてもよい。
【００２７】
また、請求項２７に記載のホール効果素子の製造方法では、絶縁層を介して形成される第１の半導体基材と第２の半導体基材の第１の半導体基材に対をなす電流電極端子及び電流電極端子間を直交する方向に対をなすセンサ電極端子を備えるホール素子部を形成する素子部形成工程と、ホール素子部周辺の所定領域に対応する第１の半導体基材を除去する半導体除去工程と、ホール素子部に対応する絶縁層の中心軸がホール素子部の中心軸と同軸上に配置されるようにホール素子部に対応する絶縁層を除去する絶縁層除去工程とを備えることを特徴とするものである。
【００２８】
このように、ホール素子部周辺の所定領域に対応する第１の半導体基材を除去すると共に、ホール素子部に対応する絶縁層の中心軸がホール素子部の中心軸と同軸上に配置されるようにホール素子部に対応する絶縁層を除去することによって、ホール素子部へ伝達される外乱が均等となりやすく、出力特性が安定したホール効果素子を製造することができる。
【００２９】
また、請求項２８に記載のホール効果素子の製造方法での作用・効果に関しては、上述の請求項２４と同様であるため説明を省略する。
【００３０】
また、請求項２９に記載のホール効果素子の製造方法では、絶縁層除去工程は、絶縁層がホール素子部の底面の表面積よりも小さくなるように除去することを特徴とするものである。このように、絶縁層をホール素子部の底面の表面積よりも小さくなるように除去することによって、ホール素子部へ伝達される外乱が軽減されるホール効果素子を製造することができる。
【００３１】
また、請求項３０に示すように、ホール素子部と外部の回路素子などとの電気的な接続を行うために、第１の半導体基材が除去された領域を介してホール素子部と第１の半導体基材とに配線を形成する配線形成工程を備えることもできる。
【００３２】
また、配線形成工程としては、請求項３１に示すように、第１の半導体基材の除去された領域を介してホール素子部と前記第１の半導体基材とを掛け渡す絶縁体からなる梁部を形成し、その梁部を介して配線を形成するようにしてもよい。さらに、請求項３５に示すように、ホール素子部に各電流電極端子及び各センサ電極端子と対をなして電気的に接続されるボンディングパッドを形成し、配線形成工程にて、ボンディングパッドにワイヤをボンディングするようにしてもよい。
【００３３】
なお、請求項３２乃至請求項３４に記載のホール効果素子の製造方法での作用・効果に関しては、上述の請求項１６又は請求項１８と同様であるため説明を省略する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態を図に基づいて説明する。
【００３５】
（第１の実施の形態）
まず、本発明の第１の実施の形態について説明する。図１は、本発明の第１の実施の形態におけるホール効果素子の概略構成を示すブロック図であり、（ａ）は平面図であり、（ｂ）はＡ−Ａ断面図であり、（ｃ）はＢ−Ｂ断面図である。
【００３６】
図１（ａ）に示すように、ホール効果素子１００は、Ｎ型単結晶シリコンからなる第１の半導体基板１０に形成される支持部１１〜１４、ホール素子部１５、空間部１６、電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃなどを備える。
【００３７】
第１の半導体基板１０は、ホール素子部１５及びホール素子部１５周辺の所定領域に対応する部分が除去されたＳｉＯ２５０を介してＮ型もしくはＰ型の単結晶シリコンからなる第２の半導体基板６０上に形成される。なお、ホール素子部１５周辺の所定領域とは、ホール素子部１５の外周であり、支持部１１〜１４と支持部１１〜１４の外周に位置する第１の半導体基板１０との接続領域までを示すものである。
【００３８】
支持部１１〜１４は、図１（ｂ）及び（ｃ）に示すように第１の半導体基板１０にイオン打ち込みなどにより選択的に形成されたＰ型拡散層であり、支持部１１〜１４がホール素子部１５に対して対称性を持って配置されるように第１の半導体基板１０に空間部１６を設けることによって設けられる。この支持部１１〜１４は、ホール素子部１５を空間部１６の外周の第１の半導体基板１０と電気的に分離すると共に、ホール素子部１５を支持するためのものである。この支持部１１〜１４によって、ホール素子部１５は、第２の半導体領域６０から浮遊した状態となると共に、第１の半導体基板１０との接続領域が低減される。なお、支持部１１〜１４は、ホール素子部１５に対して対称性を持って配置されるように設ければよいものであり、ホール素子部１５の周囲に等間隔となるように配置したり、ホール素子部１５の中心に対して点対称となるように配置したりするこができ、支持部の数及び形成位置は、特に限定するものではない。
【００３９】
ホール素子部１５は、図１（ｃ）に示すように対をなして形成される電流電極部である拡散部１０１及び１０２、及び図示しない電流電極部間を直交する方向に対をなして形成されるセンサ電極部である拡散部を備える。この拡散部１０１及び１０２などは、第１の半導体基板１０にイオン打ち込みなどにより選択的に形成された第１の半導体基板１０よりも高濃度なＮ＋型拡散層である。
【００４０】
また、電流電極部である拡散部１０１及び１０２は、第１の半導体基板１０上に形成されＳｉＯ２３０のコンタクトホールを介して、それぞれ電流電極端子２１ａ及び電流電極端子２２ａと電気的に接続される。センサ電極部である拡散部は、第１の半導体基板１０上に形成されＳｉＯ２３０のコンタクト用溝を介して、センサ電極端子２３ａ及びセンサ電極端子２４ａと電気的に接続される。
【００４１】
電流電極端子２１ａは、配線２１ｂを介してボンディングパッド２１ｃと電気的に接続される。同様に電流電極端子２２ａは、配線２２ｂを介してボンディングパッド２２ｃと電気的に接続されており、センサ電極端子２３ａは配線２３ｂを介してボンディングパッド２３ｃと電気的に接続されており、センサ電極端子２４ａは配線２４ｂを介してボンディングパッド２４ｃと電気的に接続される。
【００４２】
配線２１ｂは、ＳｉＯ２３０を介してホール素子部１５、支持部１１、支持部１１の外周の第１の半導体基板１０上に形成される。同様に、配線２２ｂは、ＳｉＯ２３０を介してホール素子部１５、支持部１２、支持部１２の外周の第１の半導体基板１０上に形成され、配線２３ｂは、ＳｉＯ２３０を介してホール素子部１５、支持部１３、支持部１３の外周の第１の半導体基板１０上に形成され、配線２４ｂは、ＳｉＯ２３０を介してホール素子部１５、支持部１４、支持部１４の外周の第１の半導体基板１０上に形成される。なお、図１においては、図面をわかりやすくするためにＳｉＯ２３０は省略している。
【００４３】
このようなホール効果素子１００では、電流電極端子２１ａ及び電流電極端子２２ａ間にバイアス電流を流し、紙面に垂直な方向に磁界が印加されると、センサ電極端子２３ａ及びセンサ電極端子２４ａ間に磁界に比例する電圧（ホール電圧）が発生する。
【００４４】
ここで、第１の実施の形態におけるホール効果素子１００の製造方法について図２に基づいて説明する。図２（ａ）〜（ｄ）は、本発明の第１の実施の形態におけるホール効果素子の製造方法を示す工程別断面図である。
【００４５】
最初に、図２（ａ）に示すように、Ｎ型もしくはＰ型の単結晶シリコンからなる第２の半導体基板６０上に、熱酸化により、ＳｉＯ２５０を形成する。そして、ＳｉＯ２５０のホール素子部１５及びホール素子部１５周辺の所定領域に対応する部分をエッチングなどによって除去する。なお、ホール素子部１５周辺の所定領域とは、ホール素子部１５の外周であり、支持部１１〜１４と支持部１１〜１４の外周に位置する第１の半導体基板１０との接続領域までを示すものである。
【００４６】
次に、図２（ｂ）に示すように、ＳｉＯ２５０上にＮ型単結晶シリコンからなる第１の半導体基板１０を直接接合にて強固に接合する。このようにして、空間部１６の一部が形成される。その後、第１の半導体基板１０をＳｉＯ２５０との接合面とは反対の面から研磨することによって所定の厚さ（例えば、５〜２０μｍ）にする。
【００４７】
次に、図２（ｃ）に示すように、支持部１１〜１４によってホール素子部１５と空間部１６の外周に位置する第１の半導体基板１０とを電気的に分離するために、ＳｉＯ２５０に達する支持部１１〜１４の形成領域をＰ型の半導体層とする。支持部１１〜１４をＰ型の半導体層とする場合、第１の半導体基板１０の上面（紙面上側）の一面に酸化膜を形成する。そして、その酸化膜の支持部１１〜１４の形成領域に対応する箇所が開口するようにレジストマスク（図示省略）などを設け、そのレジストマスクを介してエッチングを行うことによって酸化膜を除去する。そして、その酸化膜を介して支持部１１〜１４にＰ型の不純物をイオン注入する。
【００４８】
さらに、ホール素子部１５を形成するために、電流電極部及びセンサ電極部（拡散部１０１及び１０２など）を形成する。拡散部１０１及び１０２などを形成する場合、酸化膜の電流電極部及びセンサ電極部の形成領域に対応する箇所が開口するようにレジストマスク（図示省略）などを設け、そのレジストマスクを介してエッチングを行うことによって酸化膜を除去する。そして、その酸化膜を介して電流電極部及びセンサ電極部に第１の半導体基板１０よりも高濃度となるようにＮ型の不純物をイオン注入する。そして、イオン注入後、第１の半導体基板１０を高温でアニールし、注入したＰ型及びのＮ型の不純物を拡散させる。その後、第１の半導体基板１０上に形成していた酸化膜を除去する。なお、レジストマスクの形成は、一般的なホトリソグラフィ技術によるパターニングで行うことができる。
【００４９】
次に、図２（ｄ）に示すように、第１の半導体基板１０の上面（紙面上側）の一面にＳｉＯ２３０を形成し、そのＳｉＯ２３０に電流電極部及びセンサ電極部（拡散部１０１及び１０２など）にコンタクトするためのコンタクトホールをエッチングにより形成する。そのコンタクトホールが形成されたＳｉＯ２３０上に、金属層を堆積してパターニングすることによって、電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃを形成する。この金属層は、例えば、スパッタ等により堆積した、アルミやクロムと金からなるクロム／金積層膜とすることができる。
【００５０】
そして、支持部１１〜１４を形成するために、第１の半導体基板１０に空間部１６を形成する。空間部１６を形成する場合、支持部１１〜１４の形成領域に対応する箇所が開口するようにレジストマスク（図示省略）などを設け、そのレジストマスクを介して異方性のリアクティブドライエッチング等を行うことによって第１の半導体基板１０をＳｉＯ２５０が除去された位置まで除去する。
【００５１】
このように、等間隔に形成された支持部１１〜１４にてホール素子部１５を支持するので、第１の半導体基板１０からホール素子部１５に伝達される機械的及び熱的な外乱は均等に伝達されやすくなると共に、第２の半導体基板６０からホール素子部１５に伝達される機械的及び熱的な外乱が軽減される。したがって、ホール素子部１５に伝達される機械的及び熱的な外乱によって生じるピエゾ抵抗効果は、低減すると共に電流電極端子２１ａ及び電流電極端子２２ａに均等に生じやすくなるので、ホール効果素子１００の出力特性を良好にすることができる。
【００５２】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態におけるホール効果素子の概略構成を示すブロック図であり、（ａ）は平面図であり、（ｂ）はＣ−Ｃ断面図であり、（ｃ）はＤ−Ｄ断面図である。
【００５３】
第２の実施の形態におけるホール効果素子１００は、上述の第１の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第２の実施の形態において、上述の第１の実施の形態と異なる点は、空間部１６の外周に位置する第１の半導体基板１０に絶縁分離領域であるトレンチ１７を設ける点である。
【００５４】
図３（ａ）に示すように、ホール効果素子１００は、Ｎ型単結晶シリコンからなる第１の半導体基板１０に形成される支持部１１〜１４、ホール素子部１５、空間部１６、トレンチ１７、電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃなどを備える。なお、図３（ａ）においては、図面をわかりやすくするためにＳｉＯ２３０は省略している。
【００５５】
図３（ｂ）及び（ｃ）に示すように、トレンチ１７は、Ｐ型の半導体層である空間部１６の外周に位置する第１の半導体基板１０に支持部１１〜１４を囲うように形成されるものであり、第１の半導体基板１０の表面から裏面に貫通する貫通孔に絶縁物を堆積したものである。
【００５６】
このように、空間部１６の外周に位置する第１の半導体基板１０に絶縁分離領域であるトレンチ１７を設けることによって、ホール素子部１５と空間部１６の外周に位置する第１の半導体基板１０との電気的な分離をより一層強化することができる。したがって、例えば、使用時などにホール効果素子１００が高温となって、ホール素子部１５と空間部１６の外周に位置する第１の半導体基板１０との間でリーク電流などが生じた場合であっても、確実にリーク電流の伝達を防止することができる。
【００５７】
なお、本実施の形態においては、支持部１１〜１４及びトレンチ１７によってホール素子部１５と空間部１６の外周に位置する第１の半導体基板１０とを電気的に分離する例を用いて説明したが、本発明はこれに限定されるものではない。本実施の形態のように空間部１６の外周に位置する第１の半導体基板１０にトレンチ１７を設ける場合は、支持部１１〜１４をＰ型の半導体層としなくてもよい。
【００５８】
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。図４は、本発明の第３の実施の形態におけるホール効果素子の概略構成を示すブロック図であり、（ａ）は平面図であり、（ｂ）はＥ−Ｅ断面図である。
【００５９】
第３の実施の形態におけるホール効果素子１００は、上述の第１又は第２の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第３の実施の形態において、上述の第１乃至第３の実施の形態と異なる点は、支持部１１〜１４のかわりにＳｉＯ２５０、第１のＳｉ３Ｎ４７０、第２のＳｉ３Ｎ４８０などでホール素子部１５を支持する点である。
【００６０】
図４（ａ）に示すように、ホール効果素子１００は、Ｎ型単結晶シリコンからなる第１の半導体基板１０に形成されるホール素子部１５、空間部１６、電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃ、第１のＳｉ３Ｎ４７０、第２のＳｉ３Ｎ４８０などを備える。なお、図４（ａ）においては、図面をわかりやすくするために第１のＳｉ３Ｎ４７０と第２のＳｉ３Ｎ４８０とは省略している。
【００６１】
第１の半導体基板１０は、ホール素子部１５の一部及びホール素子部１５周辺の所定領域に対応する部分が除去されたＳｉＯ２５０を介してＮ型もしくはＰ型の単結晶シリコンからなる第２の半導体基板６０上に形成される。ホール素子部１５と第２の半導体基板６０との間に形成されるＳｉＯ２５０は、ホール素子部１５の支持部として設けられるものであり、ホール素子部１５の中心軸とＳｉＯ２５０の中心軸とが同軸上になるように形成される。
【００６２】
なお、ホール素子部１５と第２の半導体基板６０との間に形成されるＳｉＯ２５０は、ホール素子部１５の中心軸とＳｉＯ２５０の中心軸とが同軸上になるように形成されていればよいものであるが、ホール素子部１５の底面の表面積よりも小さい方が第２の半導体基板６０からホール素子部１５に伝達される機械的及び熱的な外乱が軽減されるので好ましい。
【００６３】
また、第１の半導体基板１０は、図４（ｂ）に示すようにトレンチ１７を備える。トレンチ１７は、空間部１６の外周に位置する第１の半導体基板１０に、その空間部１６を囲うように形成されるものであり、第１の半導体基板１０の表面から裏面に貫通する貫通孔に絶縁物を堆積したものである。なお、本実施の形態においては、ホール素子部１５と空間部１６の外周に位置する第１の半導体基板１０とは空間部１６で分離されているためトレンチ１７は設けなくてもよい。
【００６４】
電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃは、第１のＳｉ３Ｎ４７０と第２のＳｉ３Ｎ４８０との間に形成される。
【００６５】
配線２１ｂ〜２４ｂ及び配線２１ｂ〜２４ｂに対応する位置に形成される第１のＳｉ３Ｎ４７０及び第２のＳｉ３Ｎ４８０は、絶縁性の梁を構成してホール素子部１５の支持部としての機能も有するものである。したがって、配線２１ｂ〜２４ｂ及び配線２１ｂ〜２４ｂに対応する位置に形成される第１のＳｉ３Ｎ４７０及び第２のＳｉ３Ｎ４８０は、ホール素子部１５に対して対称性を持って配置されるようにホール素子部１５と空間部１６の外周に位置する第１の半導体基板１０とに設けられる。なお、第１のＳｉ３Ｎ４７０及び第２のＳｉ３Ｎ４８０は、ホール素子部１５に対して対称性を持って配置されるように設ければよいものであり、ホール素子部１５の周囲に等間隔となるように配置したり、ホール素子部１５の中心に対して点対称となるように配置したりするこができ、支持部の数及び形成位置は、特に限定するものではない。
【００６６】
ここで、第３の実施の形態におけるホール効果素子１００の製造方法について図５に基づいて説明する。図５（ａ）〜（ｄ）は、本発明の第３の実施の形態におけるホール効果素子の製造方法を示す工程別断面図である。
【００６７】
最初に、図５（ａ）に示すように、Ｎ型もしくはＰ型の単結晶シリコンからなる第２の半導体基板６０上に、熱酸化により、ＳｉＯ２５０を形成する。
【００６８】
次に、図５（ｂ）に示すように、ＳｉＯ２５０上にＮ型単結晶シリコンからなる第１の半導体基板１０を直接接合にて強固に接合する。このようにして、空間部１６の一部が形成される。その後、第１の半導体基板１０をＳｉＯ２５０との接合面とは反対の面から研磨することによって所定の厚さ（例えば、５〜２０μｍ）にする。
【００６９】
次に、図５（ｃ）に示すように、空間部１６の外周に位置する第１の半導体基板１０に絶縁分離領域であるトレンチ１７を設ける。貫通孔を設ける場合、第１の半導体基板１０の上面（紙面上側）の一面に酸化膜を形成する。酸化膜のトレンチ１７の形成領域に対応する箇所が開口するようにレジストマスク（図示省略）などを設け、そのレジストマスクを介してエッチングを行うことによって酸化膜を除去する。そして、その酸化膜を介して第１の半導体基板１０にエッチングを行うことによって第１の半導体基板１０の表面から裏面に貫通する貫通孔を設ける。その後、その貫通孔に絶縁物を堆積する。
【００７０】
そして、上述の実施の形態と同様に電流電極部及びセンサ電極部（拡散部１０１及び１０２など）を形成すると共に、第１の半導体基板１０上に形成した酸化膜を除去する。
【００７１】
その後、第１の半導体基板１０上に第１のＳｉ３Ｎ４７０を形成し、その第１のＳｉ３Ｎ４７０に電流電極部及びセンサ電極部（拡散部１０１及び１０２など）にコンタクトするためのコンタクトホールをエッチングにより形成する。そのコンタクトホールが形成されたＳｉＯ２３０上に、金属層及び第２のＳｉ３Ｎ４８０を堆積してパターニングすることによって、電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃを形成すると共に、ホール素子部１５の支持部となる部分を形成する。この金属層は、例えば、スパッタ等により堆積した、アルミやクロムと金からなるクロム／金積層膜とすることができる。なお、ボンディングパッド２１ｃ〜２４ｃ上の第２のＳｉ３Ｎ４８０は、ワイヤをボンディングできる程度の範囲を除去して金属層を露出させる。
【００７２】
次に、図５（ｄ）に示すように、第１の半導体基板１０に支持部を形成するために、第１の半導体基板１０に空間部１６を形成する。空間部１６を形成する場合、支持部の形成領域に対応する箇所が開口するようにレジストマスク（図示省略）などを設け、そのレジストマスクを介して異方性のリアクティブドライエッチング等を行うことによって第１の半導体基板１０をＳｉＯ２５０が露出する位置まで除去する。その後、等方性のドライエッチングによって、配線２１ｂ〜２４ｂ下の第１の半導体基板１０を除去する。続いて、ホール素子部１５及び配線２１ｂ〜２４ｂ下のＳｉＯ２５０をホール素子部１５の中心軸とＳｉＯ２５０の中心軸とが同軸上になるように形成されるように除去する。ＳｉＯ２５０を除去する場合、例えば、フッ酸系のエッチング液で行う。
【００７３】
このように、配線２１ｂ〜２４ｂ、第１のＳｉ３Ｎ４７０、第２のＳｉ３Ｎ４８０、及びホール素子部１５の中心軸とＳｉＯ２５０の中心軸とが同軸上になるように形成されるＳｉＯ２５０にてホール素子部１５を支持するので、第１の半導体基板１０からホール素子部１５に伝達される機械的及び熱的な外乱が軽減されると共に、第２の半導体基板６０からホール素子部１５に伝達される機械的及び熱的な外乱は均等に伝達されやすくなる。
【００７４】
なお、本実施の形態においては、ホール素子部１５と第２の半導体基板６０との間に形成されるＳｉＯ２５０と配線２１ｂ〜２４ｂ及び配線２１ｂ〜２４ｂに対応する位置に形成される第１のＳｉ３Ｎ４７０及び第２のＳｉ３Ｎ４８０とによってホール素子部１５を支持する例を用いて説明したが、本発明はこれに限定されるものではない。ホール素子部１５と第２の半導体基板６０との間に形成されるＳｉＯ２５０を全て除去し、配線２１ｂ〜２４ｂ及び配線２１ｂ〜２４ｂに対応する位置に形成される第１のＳｉ３Ｎ４７０及び第２のＳｉ３Ｎ４８０のみでホール素子部１５を支持するようにしてもよい。この場合、ホール素子部１５と第２の半導体基板６０との接続領域が低減され、より一層ホール素子部１５への外乱の伝達が軽減される。
【００７５】
（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。図６は、本発明の第４の実施の形態におけるホール効果素子の概略構成を示すブロック図であり、（ａ）は平面図であり、（ｂ）はＦ−Ｆ断面図である。図７（ａ）〜（ｄ）は、本発明の第４の実施の形態におけるホール効果素子の製造方法を示す工程別断面図である。
【００７６】
第４の実施の形態におけるホール効果素子１００は、上述の第１乃至第３の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第４の実施の形態において、上述の第１乃至第３の実施の形態と異なる点は、支持部１１〜１４のかわりにＳｉＯ２５０のみでホール素子部１５を支持する点である。
【００７７】
図６（ａ）に示すように、ホール効果素子１００は、Ｎ型単結晶シリコンからなる第１の半導体基板１０に形成されるホール素子部１５、空間部１６、電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃ、第１のＳｉ３Ｎ４７０、第２のＳｉ３Ｎ４８０などを備える。なお、図６（ａ）においては、図面をわかりやすくするために第１のＳｉ３Ｎ４７０と第２のＳｉ３Ｎ４８０とは省略している。
【００７８】
電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃは、ホール素子部１５の第１のＳｉ３Ｎ４７０と第２のＳｉ３Ｎ４８０との間に形成される。
【００７９】
図６（ｂ）に示すように、第１の半導体基板１０は、ホール素子部１５の一部及びホール素子部１５周辺の所定領域に対応する部分が除去されたＳｉＯ２５０を介してＮ型もしくはＰ型の単結晶シリコンからなる第２の半導体基板６０上に形成される。ホール素子部１５と第２の半導体基板６０との間に形成されるＳｉＯ２５０は、ホール素子部１５の支持部として設けられるものであり、ホール素子部１５の中心軸とＳｉＯ２５０の中心軸とが同軸上になるように形成される。ホール素子部１５は、ＳｉＯ２５０のみで支持されており、空間部１６の外周に位置する第１の半導体基板１０とは空間部１６によって分離されている。
【００８０】
ここで、第４の実施の形態におけるホール効果素子１００の製造方法について図７に基づいて説明する。図７（ａ）〜（ｄ）は、本発明の第３の実施の形態におけるホール効果素子の製造方法を示す工程別断面図である。
【００８１】
最初に、図７（ａ）に示すように、Ｎ型もしくはＰ型の単結晶シリコンからなる第２の半導体基板６０上に、熱酸化により、ＳｉＯ２５０を形成する。
【００８２】
次に、図７（ｂ）に示すように、ＳｉＯ２５０上にＮ型単結晶シリコンからなる第１の半導体基板１０を直接接合にて強固に接合する。このようにして、空間部１６の一部が形成される。その後、第１の半導体基板１０をＳｉＯ２５０との接合面とは反対の面から研磨することによって所定の厚さ（例えば、５〜２０μｍ）にする。
【００８３】
次に、図５（ｃ）に示すように、上述の実施の形態と同様に電流電極部及びセンサ電極部（拡散部１０１及び１０２など）を形成すると共に、第１の半導体基板１０上に形成した酸化膜を除去する。その後、第１の半導体基板１０上に第１のＳｉ３Ｎ４７０を形成し、その第１のＳｉ３Ｎ４７０に電流電極部及びセンサ電極部（拡散部１０１及び１０２など）にコンタクトするためのコンタクトホールをエッチングにより形成する。そのコンタクトホールが形成されたＳｉＯ２３０上に、金属層及び第２のＳｉ３Ｎ４８０を堆積してパターニングすることによって、電流電極端子２１ａ〜２２ａ、センサ電極端子２３ａ〜２４ａ、配線２１ｂ〜２４ｂ、ボンディングパッド２１ｃ〜２４ｃをホール素子部１５に形成する。この金属層は、例えば、スパッタ等により堆積した、アルミやクロムと金からなるクロム／金積層膜とすることができる。なお、ボンディングパッド２１ｃ〜２４ｃ上の第２のＳｉ３Ｎ４８０は、ワイヤをボンディングできる程度の範囲を除去して金属層を露出させる。
【００８４】
次に、図７（ｄ）に示すように、第１の半導体基板１０に支持部を形成するために、第１の半導体基板１０に空間部１６を形成する。空間部１６を形成する場合、空間部１６の形成領域に対応する箇所が開口するようにレジストマスク（図示省略）などを設け、そのレジストマスクを介して異方性のリアクティブドライエッチング等を行うことによって第１の半導体基板１０をＳｉＯ２５０が露出する位置まで除去する。その後、ホール素子部１５及び配線２１ｂ〜２４ｂ下のＳｉＯ２５０をホール素子部１５の中心軸とＳｉＯ２５０の中心軸とが同軸上になるように除去する。ＳｉＯ２５０を除去する場合、例えば、フッ酸系のエッチング液で行う。
【００８５】
このように、ホール素子部１５の中心軸とＳｉＯ２５０の中心軸とが同軸上になるように形成されるＳｉＯ２５０のみでホール素子部１５を支持するので、第１の半導体基板１０からホール素子部１５に伝達される機械的及び熱的な外乱が軽減されると共に、第２の半導体基板６０からホール素子部１５に伝達される機械的及び熱的な外乱は均等に伝達されやすくなる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態におけるホール効果素子の概略構成を示すブロック図であり、（ａ）は平面図であり、（ｂ）はＡ−Ａ断面図であり、（ｃ）はＢ−Ｂ断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施の形態におけるホール効果素子の製造方法を示す工程別断面図である。
【図３】本発明の第２の実施の形態におけるホール効果素子の概略構成を示すブロック図であり、（ａ）は平面図であり、（ｂ）はＣ−Ｃ断面図であり、（ｃ）はＤ−Ｄ断面図である。
【図４】本発明の第３の実施の形態におけるホール効果素子の概略構成を示すブロック図であり、（ａ）は平面図であり、（ｂ）はＥ−Ｅ断面図である。
【図５】（ａ）〜（ｄ）は本発明の第３の実施の形態におけるホール効果素子の製造方法を示す工程別断面図である。
【図６】本発明の第４の実施の形態におけるホール効果素子の概略構成を示すブロック図であり、（ａ）は平面図であり、（ｂ）はＦ−Ｆ断面図である。
【図７】（ａ）〜（ｄ）は本発明の第４の実施の形態におけるホール効果素子の製造方法を示す工程別断面図である。
【符号の説明】
【００８７】
１０  第１の半導体基板、１１〜１４  支持部、１５  ホール素子部、１６  空間部、１７  トレンチ、１０１〜１０２  拡散部、２１ａ〜２２ａ  電流電極端子、２３ａ〜２４ａ  センサ電極端子、２１ｂ〜２４ｂ  配線、２１ｃ〜２４ｃ  ボンディングパッド、３０  ＳｉＯ２、５０  ＳｉＯ２、６０  第２の半導体基板、７０  第１のＳｉ３Ｎ４、８０  第２のＳｉ３Ｎ４、１００  ホール効果素子
【図１】
2006135182.tif 000003
【図２】
2006135182.tif 000004
【図３】
2006135182.tif 000005
【図４】
2006135182.tif 000006
【図５】
2006135182.tif 000007
【図６】
2006135182.tif 000008
【図７】
2006135182.tif 000009