(57)【要約】【課題】複数の被試験デバイスのそれぞれを並行して試験する試験装置を提供する。【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスを試験する制御装置を備え、制御装置は、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行部と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定部と、動作仕様決定部が決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行部と、良否判定試験の結果に基づいて、動作仕様決定部が決定した動作仕様における被試験デバイスの良否を判定する良否判定部とを有する。【選択図】図３
2006053160.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験する制御装置を備え、
前記制御装置は、
前記被試験デバイスの性能を判定する性能判定試験を前記被試験デバイスに対して実行させる性能判定試験実行部と、
前記性能判定試験の結果に基づいて、前記被試験デバイスの動作仕様を決定する動作仕様決定部と、
前記動作仕様決定部が決定した前記動作仕様に応じた良否判定試験を前記被試験デバイスに対して実行させる良否判定試験実行部と、
前記良否判定試験の結果に基づいて、前記動作仕様決定部が決定した前記動作仕様における前記被試験デバイスの良否を判定する良否判定部と
を有する試験装置。
【請求項２】
前記性能判定試験実行部は、前記被試験デバイスが有するメモリの性能を判定する前記性能判定試験を前記被試験デバイスに対して実行させ、
前記動作仕様決定部は、前記メモリの一部が動作していない場合に、前記被試験デバイスの前記動作仕様の１つであるメモリ容量を、前記メモリの動作している部分のメモリ容量以下のメモリ容量に決定し、
前記良否判定試験実行部は、前記被試験デバイスを前記動作仕様決定部が決定した前記メモリ容量を有するデバイスとして、前記被試験デバイスに対して前記良否判定試験を実行させ、
前記良否判定部は、前記被試験デバイスを前記動作仕様決定部が決定した前記メモリ容量のデバイスとして、前記被試験デバイスの良否を判定する請求項１に記載の試験装置。
【請求項３】
前記性能判定試験実行部は、前記被試験デバイスの動作周波数を判定する前記性能判定試験を前記被試験デバイスに対して実行させ、
前記動作仕様決定部は、前記被試験デバイスの前記動作仕様の１つである動作周波数を決定し、
前記良否判定試験実行部は、前記被試験デバイスを前記動作仕様決定部が決定した前記動作周波数で動作するデバイスとして、前記被試験デバイスに対して前記良否判定試験を実行させ、
前記良否判定部は、前記被試験デバイスを前記動作仕様決定部が決定した前記動作周波数で動作するデバイスとして、前記被試験デバイスの良否を判定する請求項１に記載の試験装置。
【請求項４】
前記性能判定試験実行部は、前記被試験デバイスの許容電圧を判定する前記性能判定試験を前記被試験デバイスに対して実行させ、
前記動作仕様決定部は、前記被試験デバイスの前記動作仕様の１つである許容電圧を決定し、
前記良否判定試験実行部は、前記被試験デバイスを前記動作仕様決定部が決定した前記許容電圧を有するデバイスとして、前記被試験デバイスに対して前記良否判定試験を実行させ、
前記良否判定部は、前記被試験デバイスを前記動作仕様決定部が決定した前記許容電圧を有するデバイスとして、前記被試験デバイスの良否を判定する請求項１に記載の試験装置。
【請求項５】
前記性能判定試験実行部は、前記被試験デバイスの消費電力を判定する前記性能判定試験を前記被試験デバイスに対して実行させ、
前記動作仕様決定部は、前記被試験デバイスの前記動作仕様の１つである消費電力を決定し、
前記良否判定試験実行部は、前記被試験デバイスを前記動作仕様決定部が決定した前記消費電力を有するデバイスとして、前記被試験デバイスに対して前記良否判定試験を実行させ、
前記良否判定部は、前記被試験デバイスを前記動作仕様決定部が決定した前記消費電力を有するデバイスとして、前記被試験デバイスの良否を判定する請求項１に記載の試験装置。
【請求項６】
複数の制御装置によって複数の被試験デバイスのそれぞれを並行して試験する試験方法であって、
前記複数の制御装置のそれぞれが、
前記被試験デバイスの性能を判定する性能判定試験を前記被試験デバイスに対して実行させる性能判定試験実行段階と、
前記性能判定試験の結果に基づいて、前記被試験デバイスの動作仕様を決定する動作仕様決定段階と、
決定した前記動作仕様に応じた良否判定試験を前記被試験デバイスに対して実行させる良否判定試験実行段階と、
前記良否判定試験の結果に基づいて、決定した前記動作仕様における前記被試験デバイスの良否を判定する良否判定段階と
を備える試験方法。
【請求項７】
前記性能判定試験実行段階は、前記被試験デバイスが有するメモリの性能を判定する前記性能判定試験を前記被試験デバイスに対して実行させる段階を有し、
前記動作仕様決定段階は、前記メモリの一部が動作していない場合に、前記被試験デバイスの前記動作仕様の１つであるメモリ容量を、前記メモリの動作している部分のメモリ容量以下のメモリ容量に決定する段階を有し、
前記良否判定試験実行段階は、前記被試験デバイスを決定した前記メモリ容量を有するデバイスとして、前記被試験デバイスに対して前記良否判定試験を実行させる段階を有し、
前記良否判定段階は、前記被試験デバイスを決定した前記メモリ容量のデバイスとして、前記被試験デバイスの良否を判定する段階を有する請求項６に記載の試験方法。
【請求項８】
前記性能判定試験実行段階は、前記被試験デバイスの動作周波数を判定する前記性能判定試験を前記被試験デバイスに対して実行させる段階を有し、
前記動作仕様決定段階は、前記被試験デバイスの前記動作仕様の１つである動作周波数を決定する段階を有し、
前記良否判定試験実行段階は、前記被試験デバイスを決定した前記動作周波数で動作するデバイスとして、前記被試験デバイスに対して前記良否判定試験を実行させる段階を有し、
前記良否判定段階は、前記被試験デバイスを決定した前記動作周波数で動作するデバイスとして、前記被試験デバイスの良否を判定する段階を有する請求項６に記載の試験方法。
【請求項９】
前記性能判定試験実行段階は、前記被試験デバイスの許容電圧を判定する前記性能判定試験を前記被試験デバイスに対して実行させる段階を有し、
前記動作仕様決定段階は、前記被試験デバイスの前記動作仕様の１つである許容電圧を決定する段階を有し、
前記良否判定試験実行段階は、前記被試験デバイスを決定した前記許容電圧を有するデバイスとして、前記被試験デバイスに対して前記良否判定試験を実行させる段階を有し、
前記良否判定段階は、前記被試験デバイスを決定した前記許容電圧を有するデバイスとして、前記被試験デバイスの良否を判定する段階を有する請求項６に記載の試験方法。
【請求項１０】
前記性能判定試験実行段階は、前記被試験デバイスの消費電力を判定する前記性能判定試験を前記被試験デバイスに対して実行させる段階を有し、
前記動作仕様決定段階は、前記被試験デバイスの前記動作仕様の１つである消費電力を決定する段階を有し、
前記良否判定試験実行段階は、前記被試験デバイスを決定した前記消費電力を有するデバイスとして、前記被試験デバイスに対して前記良否判定試験を実行させる段階を有し、
前記良否判定段階は、前記被試験デバイスを決定した前記消費電力を有するデバイスとして、前記被試験デバイスの良否を判定する段階を有する請求項６に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び試験方法に関する。特に本発明は、複数の被試験デバイスのそれぞれを試験する複数の制御装置を備え、複数の被試験デバイスを並行して試験する試験装置及び試験方法に関する。
【背景技術】
【０００２】
従来の試験装置では、１つの制御装置が制御バスを介して複数のテストモジュールに制御データを提供することにより複数のテストモジュールを制御し、テストモジュールに接続された１又は複数の被試験デバイスの試験を並行して行っていた。このような試験装置は、例えば、特許第２５８３０５５号明細書、特許第２５８３０５６号明細書、特許第２５８３０５７号明細書、特許第２５８７９４０号明細書、特許第２５８７９４１号明細書、特許第２６２７７５１号明細書に開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＣＰＵ等の複雑な論理回路を試験する場合、試験項目が多く、また試験結果に応じて被試験デバイス毎に異なる試験シーケンスで試験することが必要となる。そのため、複数の被試験デバイスを並行、かつ独立させて試験することが望ましい。しかしながら、従来の試験装置では、１つの制御装置で複数の被試験デバイスの試験を並行して行うので、被試験デバイス毎に異なる試験シーケンスで試験を行う場合には、各試験シーケンスをシーケンシャルに処理する必要があり、効率よく試験することができなかった。
【０００４】
また、複数の制御装置で複数の被試験デバイスを試験するように試験装置を構成した場合であっても、複数のテストモジュールと複数の被試験デバイスとの接続が固定的であると、ピン数等が異なる様々な種類の被試験デバイスと制御装置と常に対応させて試験することは困難である。
【０００５】
そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスを試験する制御装置を備え、制御装置は、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行部と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定部と、動作仕様決定部が決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行部と、良否判定試験の結果に基づいて、動作仕様決定部が決定した動作仕様における被試験デバイスの良否を判定する良否判定部とを有する。
【０００７】
性能判定試験実行部は、被試験デバイスが有するメモリの性能を判定する性能判定試験を被試験デバイスに対して実行させ、動作仕様決定部は、メモリの一部が動作していない場合に、被試験デバイスの動作仕様の１つであるメモリ容量を、メモリの動作している部分のメモリ容量以下のメモリ容量に決定し、良否判定試験実行部は、被試験デバイスを動作仕様決定部が決定したメモリ容量を有するデバイスとして、被試験デバイスに対して良否判定試験を実行させ、良否判定部は、被試験デバイスを動作仕様決定部が決定したメモリ容量のデバイスとして、被試験デバイスの良否を判定してもよい。
【０００８】
性能判定試験実行部は、被試験デバイスの動作周波数を判定する性能判定試験を被試験デバイスに対して実行させ、動作仕様決定部は、被試験デバイスの動作仕様の１つである動作周波数を決定し、良否判定試験実行部は、被試験デバイスを動作仕様決定部が決定した動作周波数で動作するデバイスとして、被試験デバイスに対して良否判定試験を実行させ、良否判定部は、被試験デバイスを動作仕様決定部が決定した動作周波数で動作するデバイスとして、被試験デバイスの良否を判定してもよい。
【０００９】
性能判定試験実行部は、被試験デバイスの許容電圧を判定する性能判定試験を被試験デバイスに対して実行させ、動作仕様決定部は、被試験デバイスの動作仕様の１つである許容電圧を決定し、良否判定試験実行部は、被試験デバイスを動作仕様決定部が決定した許容電圧を有するデバイスとして、被試験デバイスに対して良否判定試験を実行させ、良否判定部は、被試験デバイスを動作仕様決定部が決定した許容電圧を有するデバイスとして、被試験デバイスの良否を判定してもよい。
【００１０】
性能判定試験実行部は、被試験デバイスの消費電力を判定する性能判定試験を被試験デバイスに対して実行させ、動作仕様決定部は、被試験デバイスの動作仕様の１つである消費電力を決定し、良否判定試験実行部は、被試験デバイスを動作仕様決定部が決定した消費電力を有するデバイスとして、被試験デバイスに対して良否判定試験を実行させ、良否判定部は、被試験デバイスを動作仕様決定部が決定した消費電力を有するデバイスとして、被試験デバイスの良否を判定してもよい。
【００１１】
本発明の第２の形態によると、複数の制御装置によって複数の被試験デバイスのそれぞれを並行して試験する試験方法であって、複数の制御装置のそれぞれが、被試験デバイスの性能を判定する性能判定試験を被試験デバイスに対して実行させる性能判定試験実行段階と、性能判定試験の結果に基づいて、被試験デバイスの動作仕様を決定する動作仕様決定段階と、決定した動作仕様に応じた良否判定試験を被試験デバイスに対して実行させる良否判定試験実行段階と、良否判定試験の結果に基づいて、決定した動作仕様における被試験デバイスの良否を判定する良否判定段階とを備える。
【００１２】
性能判定試験実行段階は、被試験デバイスが有するメモリの性能を判定する性能判定試験を被試験デバイスに対して実行させる段階を有し、動作仕様決定段階は、メモリの一部が動作していない場合に、被試験デバイスの動作仕様の１つであるメモリ容量を、メモリの動作している部分のメモリ容量以下のメモリ容量に決定する段階を有し、良否判定試験実行段階は、被試験デバイスを決定したメモリ容量を有するデバイスとして、被試験デバイスに対して良否判定試験を実行させる段階を有し、良否判定段階は、被試験デバイスを決定したメモリ容量のデバイスとして、被試験デバイスの良否を判定する段階を有してもよい。
【００１３】
性能判定試験実行段階は、被試験デバイスの動作周波数を判定する性能判定試験を被試験デバイスに対して実行させる段階を有し、動作仕様決定段階は、被試験デバイスの動作仕様の１つである動作周波数を決定する段階を有し、良否判定試験実行段階は、被試験デバイスを決定した動作周波数で動作するデバイスとして、被試験デバイスに対して良否判定試験を実行させる段階を有し、良否判定段階は、被試験デバイスを決定した動作周波数で動作するデバイスとして、被試験デバイスの良否を判定する段階を有してもよい。
【００１４】
性能判定試験実行段階は、被試験デバイスの許容電圧を判定する性能判定試験を被試験デバイスに対して実行させる段階を有し、動作仕様決定段階は、被試験デバイスの動作仕様の１つである許容電圧を決定する段階を有し、良否判定試験実行段階は、被試験デバイスを決定した許容電圧を有するデバイスとして、被試験デバイスに対して良否判定試験を実行させる段階を有し、良否判定段階は、被試験デバイスを決定した許容電圧を有するデバイスとして、被試験デバイスの良否を判定する段階を有してもよい。
【００１５】
性能判定試験実行段階は、被試験デバイスの消費電力を判定する性能判定試験を被試験デバイスに対して実行させる段階を有し、動作仕様決定段階は、被試験デバイスの動作仕様の１つである消費電力を決定する段階を有し、良否判定試験実行段階は、被試験デバイスを決定した消費電力を有するデバイスとして、被試験デバイスに対して良否判定試験を実行させる段階を有し、良否判定段階は、被試験デバイスを決定した消費電力を有するデバイスとして、被試験デバイスの良否を判定する段階を有してもよい。
【００１６】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【００１７】
本発明によれば、複数の被試験デバイスのそれぞれを並行して試験する試験装置及び試験方法を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１及び図２は、本発明の一実施形態に係る試験装置１０の構成の一例を示す。試験装置１０は、試験信号を生成してＤＵＴ１００（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：被試験デバイス）に供給し、ＤＵＴ１００が試験信号に基づいて動作した結果出力する結果信号が期待値と一致するか否かに基づいてＤＵＴ１００の良否を判断する。本実施形態に係る試験装置１０は、オープンアーキテクチャにより実現され、ＤＵＴ１００に試験信号を供給するテストモジュール１５０として、オープンアーキテクチャに基づくモジュールを用いることができる。そして、接続設定装置１４０は、ＤＵＴ１００のピンの数、ロードボード１６０の配線の形態、テストモジュール１５０の種類等に応じて、サイト制御装置１３０とテストモジュール１５０との接続形態を設定する。これにより、試験装置１０は、サイト制御装置１３０とＤＵＴ１００とが一対一に対応するように接続し、１つのサイト制御装置１３０が１つのＤＵＴ１００を試験する。そのため、複数のサイト制御装置１３０ａ〜ｈは、複数のＤＵＴ１００を並行して試験し、さらに複数のサイト制御装置１３０ａ〜ｈは、それぞれのＤＵＴ１００の性能に応じて異なる試験シーケンスを実行できる。
【００２０】
試験装置１０は、システム制御装置１１０、通信ネットワーク１２０、サイト制御装置１３０ａ〜ｈ、接続設定装置１４０、テストモジュール１５０ａ〜ｆ、及びロードボード１６０ａ〜ｄを備え、ＤＵＴ１００ａ〜ｄに接続される。
【００２１】
システム制御装置１１０は、試験装置１０がＤＵＴ１００ａ〜ｄの試験に用いる試験制御プログラム、試験プログラム、及び試験データ等を外部のネットワーク等を介して受信し、格納する。通信ネットワーク１２０は、システム制御装置１１０とサイト制御装置１３０ａ〜ｈとを接続し、これらの間の通信を中継する。
【００２２】
サイト制御装置１３０ａ〜ｈは、本発明に係る制御装置の一例であり、複数のテストモジュールを制御し、複数のＤＵＴ１００のそれぞれを並行して試験する。ここで、複数のサイト制御装置１３０ａ〜ｈは、それぞれ一のＤＵＴ１００の試験を制御する。例えば、図１において、サイト制御装置１３０ａは、ＤＵＴ１００ａに接続されたテストモジュール１５０ａ〜ｆに接続され、ＤＵＴ１００ａの試験を制御する。また、図２において、サイト制御装置１３０ａは、ＤＵＴ１００ｂに接続されたテストモジュール１５０ａ〜ｂに接続され、ＤＵＴ１００ｂの試験を制御し、サイト制御装置１３０ｂは、ＤＵＴ１００ｃに接続されたテストモジュール１５０ｃ〜ｄに接続され、ＤＵＴ１００ｃの試験を制御する。
【００２３】
より具体的には、サイト制御装置１３０ａ〜ｈは、通信ネットワーク１２０を介してシステム制御装置１１０から試験制御プログラムを取得し実行する。次に、サイト制御装置１３０ａ〜ｈは、試験制御プログラムに基づいて、当該ＤＵＴ１００ａ〜ｄの試験に用いる試験プログラム及び試験データをシステム制御装置１１０から取得し、接続設定装置１４０を介して当該ＤＵＴ１００の試験に用いるテストモジュール１５０ａ〜ｆに格納する。次に、サイト制御装置１３０ａ〜ｈは、接続設定装置１４０を介して、試験プログラム及び試験データに基づく試験の開始をテストモジュール１５０ａ〜ｆに指示する。そして、サイト制御装置１３０ａ〜ｈは、試験が終了したことを示す割込み等を例えばテストモジュール１５０ａ〜ｆから受信し、試験結果に基づいて次の試験を各モジュールに行なわせる。即ち、複数のサイト制御装置１３０ａ〜ｈのそれぞれは、複数のＤＵＴ１００のそれぞれの試験結果に応じて複数のテストモジュール１５０ａ〜ｆを制御し、複数のＤＵＴ１００に対して異なる試験シーケンスを並行して実行する。
【００２４】
接続設定装置１４０は、複数のサイト制御装置１３０ａ〜ｈのそれぞれが複数のＤＵＴ１００のそれぞれに接続されるべく、複数のサイト制御装置１３０ａ〜ｈと複数のテストモジュール１５０ａ〜ｆとの接続形態を設定する。即ち、複数のサイト制御装置１３０ａ〜ｈのそれぞれを、サイト制御装置１３０ａ〜ｈがそれぞれ制御するテストモジュール１５０ａ〜ｆのいずれかに接続し、これらの間の通信を中継する。
【００２５】
接続設定装置１４０は、複数のサイト制御装置１３０ａ〜ｈによる複数のＤＵＴ１００の試験前に、複数のサイト制御装置１３０ａ〜ｈのうちの一のサイト制御装置１３０の指示に基づいて、複数のサイト制御装置１３０ａ〜ｈによる複数のＤＵＴ１００の試験中の、複数のサイト制御装置１３０ａ〜ｈと複数のテストモジュール１５０ａ〜ｆとの接続形態を設定する。例えば、図２においては、サイト制御装置１３０ａは、複数のテストモジュール１５０ａ〜ｂに接続するように設定され、これらを用いてＤＵＴ１００ｂの試験を行う。また、サイト制御装置１３０ｂは、複数のテストモジュール１５０ｃ〜ｄに接続するように設定され、これらを用いてＤＵＴ１００ｃの試験を行う。
【００２６】
ロードボード１６０ａ〜ｄには、複数のＤＵＴ１００が載置され、複数のテストモジュール１５０ａ〜ｆを対応するＤＵＴ１００の端子に接続する。
【００２７】
図２に示すサイト制御装置１３０ａ〜ｈが複数のテストモジュール１５０ａ〜ｆを用いてＤＵＴ１００ｂ〜ｄを試験するための構成及び動作は、図１に示すサイト制御装置１３０ａが複数のテストモジュール１５０ａ〜ｆを用いてＤＵＴ１００ａを試験するための構成及び動作と略同様であるため、以下相違点を除き図１に示すサイト制御装置１３０ａがＤＵＴ１００ａを試験するための構成及び動作を中心に説明する。
【００２８】
複数のテストモジュール１５０ａ〜ｆは、ＤＵＴ１００ａが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置１３０ａにより格納された試験プログラム及び試験データに基づいてＤＵＴ１００ａの試験を行う。ＤＵＴ１００ａの試験において、テストモジュール１５０ａ〜ｆは、試験プログラムにより定められたシーケンスに基づいて試験データから試験信号を生成し、テストモジュール１５０ａ〜ｆのそれぞれに接続されたＤＵＴ１００ａの端子に試験信号を供給する。そして、ＤＵＴ１００ａが試験信号に基づいて動作した結果出力する結果信号を取得して期待値と比較し、比較結果を格納する。
【００２９】
また、テストモジュール１５０ａ〜ｆは、試験プログラムの処理が完了した場合や、試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、接続設定装置１４０を介してテストモジュール１５０ａ〜ｆに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。
【００３０】
以上において、試験装置１０は、オープンアーキテクチャにより実現され、オープンアーキテクチャ規格を満たす各種のモジュールを使用することができる。そして、試験装置１０は、接続設定装置１４０が有する任意の接続スロットにテストモジュール１５０ａ〜ｆを挿入して使用することができる。この際、試験装置１０の使用者等は、例えばサイト制御装置１３０ａを介して接続設定装置１４０の接続形態を変更し、ＤＵＴ１００の試験に用いる複数のテストモジュール１５０ａ〜ｆを、ＤＵＴ１００の試験を制御するサイト制御装置１３０ａ〜ｈのいずれかに接続させることができる。これにより、試験装置１０の使用者は、複数のＤＵＴ１００のそれぞれの端子数、端子の配置、端子の種類、又は試験の種類等に応じて、複数のサイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｆとを適切に接続し、サイト制御装置１３０とＤＵＴ１００とを一対一に対応させ、複数のＤＵＴ１００を独立に並行して試験することができる。したがって、複数のＤＵＴ１００に対して異なる試験シーケンスで試験をする場合であっても、複数のＤＵＴ１００を並行して試験することにより試験時間を短縮することができる。
【００３１】
図３は、本実施形態に係るサイト制御装置１３０の機能構成の一例を示す。サイト制御装置１３０ａ〜ｈのそれぞれは、ＤＵＴ１００の性能を判定する性能判定試験をＤＵＴ１００に対して実行させる性能判定試験実行部１７０と、ＤＵＴ１００の動作仕様を決定する動作仕様決定部１８０と、ＤＵＴ１００の動作仕様に対応づけて良否判定試験の試験条件の種類を格納する試験条件格納部１９０と、良否判定試験をＤＵＴ１００に対して実行させる良否判定試験実行部２００と、動作仕様決定部１８０が決定した動作仕様におけるＤＵＴ１００の良否を判定する良否判定部２０５とを有する。
【００３２】
性能判定試験実行部１７０は、ＤＵＴ１００の性能として、ＤＵＴ１００が有するメモリの性能であるメモリ容量（例えばキャッシュサイズ）、動作周波数、システムバス周波数、許容電圧、消費電力、システムバスへのドライブ能力等を判定する性能判定試験をテストモジュール１５０に実行させる。そして。動作仕様決定部１８０は、性能判定試験実行部１７０による性能判定試験の結果に基づいて、ＤＵＴ１００の動作仕様として、メモリ容量、動作周波数、システムバス周波数、許容電圧、消費電力、ドライブ能力等を決定する。例えば、ＤＵＴ１００が有するメモリの一部が動作していない場合に、ＤＵＴ１００の動作仕様の１つであるメモリ容量を、ＤＵＴ１００が有するメモリの動作している部分のメモリ容量以下のメモリ容量に決定する。
【００３３】
そして、良否判定試験実行部２００は、試験条件格納部１９０から動作仕様決定部１８０が決定した動作仕様に応じて良否判定試験の試験条件を選択し、動作仕様決定部１８０が決定した動作仕様に応じた良否判定試験をテストモジュール１５０に実行させる。具体的には、ＤＵＴ１００を動作仕様決定部１８０が決定したメモリ容量を有し、動作仕様決定部１８０が決定した動作周波数、システムバス周波数、許容電圧、消費電力、及び／又はドライブ能力で動作するデバイスとして、ＤＵＴ１００に対して良否判定試験を実行させる。そして、良否判定部２０５は、良否判定試験実行部２００による良否判定試験の結果に基づいて、ＤＵＴ１００を動作仕様決定部１８０が決定したメモリ容量を有し、動作周波数、システムバス周波数、許容電圧、消費電力、及び／又はドライブ能力等で動作するデバイスとして、ＤＵＴ１００の良否を判定する。
【００３４】
本実施形態のサイト制御装置１３０によれば、ＤＵＴ１００の性能の試験結果に基づいて動作仕様を決定して選別し、その後選別された動作仕様に応じた試験シーケンスで試験が実行され、選別された動作仕様における条件を満たすか否かを判定することができる。さらに、複数のサイト制御装置１３０ａ〜ｈと複数のＤＵＴ１００とが一対一で対応しているので、複数のサイト制御装置１３０ａ〜ｈが並行して、複数のＤＵＴ１００に対してそれぞれが異なる試験シーケンスで動作することができるので、効率よく動作仕様の選別及び試験を行うことができる。
【００３５】
図４は、本実施形態に係る接続設定装置１４０のハードウェア構成の一例を示す。図４では、接続設定装置１４０のハードウェア構成のうち、サイト制御装置１３０からテストモジュール１５０へのデータ転送のために用いられる部分を示す。
接続設定装置１４０は、複数のＯ／Ｅデコーダ２１０ａ〜ｈ、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈ、複数のＦＩＦＯコントローラ２３０ａ〜ｈ、Ｃｏｎｆｉｇコントローラ２４０、Ｃｏｎｆｉｇレジスタ２５０、複数のマルチプレクサ２６０ａ〜ｇ、及び複数のＯ／Ｅデコーダ２７０ａ〜ｇを有する。
【００３６】
複数のＯ／Ｅデコーダ２１０ａ〜ｈは、複数のサイト制御装置１３０ａ〜ｈのそれぞれから、テストモジュール１５０ａ〜ｆ内の記録領域に対する書込命令及び書込データ、又は読出命令等の制御データを受信して光電変換し、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈのそれぞれに供給する。複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈは、複数のＯ／Ｅデコーダ２１０ａ〜ｈのそれぞれが光電変換した制御データを取得して一時的に保持する。複数のＦＩＦＯコントローラ２３０ａ〜ｈは、複数のＦＩＦＯレジスタメモリ２２０ａ〜ｈのそれぞれから制御データを読み出し、複数のマルチプレクサ２６０ａ〜ｇのそれぞれに供給する。
【００３７】
Ｃｏｎｆｉｇコントローラ２４０は、ＦＩＦＯコントローラ２３０ａが読み出した制御データのうちの、接続設定装置１４０の接続切換設定データを含む設定データを取得する。接続切換設定データは、サイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｇとの接続形態を示すデータである。そして、Ｃｏｎｆｉｇレジスタ２５０は、Ｃｏｎｆｉｇコントローラ２４０が取得した接続切換設定データを保持し、複数のマルチプレクサ２６０ａ〜ｇを設定する。複数のマルチプレクサ２６０ａ〜ｇは、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、ＦＩＦＯコントローラ２３０ａ〜ｈが読み出した制御データのうちのいずれかを選択し、複数のＯ／Ｅデコーダ２７０ａ〜ｇのそれぞれに供給する。複数のＯ／Ｅデコーダ２７０ａ〜ｇは、複数のマルチプレクサ２６０ａ〜ｇのそれぞれが選択した制御データを電光変換してテストモジュール１５０ａ〜ｇのそれぞれに送信する。
【００３８】
以上のように、サイト制御装置１３０ａから供給される接続切換設定データをＣｏｎｆｉｇレジスタ２５０が保持することによってマルチプレクサ２６０ａ〜ｇが設定され、複数のサイト制御装置１３０ａ〜ｈと複数のＤＵＴ１００とが一対一に対応するよう、サイト制御装置１３０ａ〜ｈとテストモジュール１５０ａ〜ｇとを接続することができる。
【００３９】
図５は、本実施形態に係る接続設定装置１４０のハードウェア構成の一例を示す。図５では、接続設定装置１４０のハードウェア構成のうち、テストモジュール１５０からサイト制御装置１３０への、書込命令に対する応答又は読出命令に対する読出データ等のデータ転送のために用いられる部分を示す。
【００４０】
接続設定装置１４０は、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇ、複数のＦＩＦＯコントローラ２９０ａ〜ｇ、複数のマルチプレクサ３００ａ〜ｈ、複数のアービタ３１０ａ〜ｈ、及び複数のＩＤＬＥパケット生成部３２０ａ〜ｈをさらに有する。なお、Ｏ／Ｅデコーダ２１０ａ〜ｈは、本発明のシリアルインターフェースの一例であり、テストモジュール１５０ａ〜ｇから受信したデータパケットをサイト制御装置１３０ａ〜ｈに送信する。
【００４１】
複数のＯ／Ｅデコーダ２７０ａ〜ｇは、複数のサイト制御装置１３０ａ〜ｈの要求に基づいて複数テストモジュール１５０ａ〜ｇのそれぞれが出力した、ＤＵＴ１００の試験結果を示すデータである読出データを受信して光電変換し、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇのそれぞれに供給する。複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇは、複数のＯ／Ｅデコーダ２７０ａ〜ｇのそれぞれが光電変換した読出データを取得して一時的に保持する。複数のＦＩＦＯコントローラ２９０ａ〜ｇは、複数のＦＩＦＯレジスタメモリ２８０ａ〜ｇのそれぞれから読出データを読み出す。
【００４２】
ＦＩＦＯコントローラ２９０ａ〜ｇのそれぞれは、複数のマルチプレクサ３００ａ〜ｈのそれぞれに対してデータ転送を要求するための複数のＲＥＱ出力端子を有し、データ転送を要求するアービタ３１０に対してリクエストコマンド（ＲＥＱ）を出力する。また、ＦＩＦＯコントローラ２９０ａ〜ｇのそれぞれは、ＲＥＱに対する複数のアービタ３１０ａ〜ｈからの応答を受け取るＧＮＴ入力端子を有し、データ転送を要求したマルチプレクサ３００からグラントコマンド（ＧＮＴ）を受け取る。
【００４３】
複数のＦＩＦＯコントローラ２９０ａ〜ｇは、サイト制御装置１３０ａ〜ｈのいずれかに読出データ（Ｒ＿ＤＡＴＡ）を供給する場合に、まず当該読出データを供給するサイト制御装置１３０に対応するアービタ３１０ａ〜ｈのいずれかにＲＥＱを供給する。アービタ３１０ａ〜ｈは、ＦＩＦＯコントローラ２９０ａ〜ｇのいずれかからＲＥＱを受け取ると、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、ＦＩＦＯコントローラ２９０ａ〜ｇのうちで読出データの出力を許可するＦＩＦＯコントローラ２９０にグラントコマンド（ＧＮＴ）を供給する。そして、ＧＮＴを受け取ったＦＩＦＯコントローラ２９０は、Ｒ＿ＤＡＴＡをマルチプレクサ３００ａ〜ｈに供給する。
【００４４】
複数のマルチプレクサ３００ａ〜ｈは、アービタ３１０ａ〜ｈの制御に基づいて、アービタ３１０ａ〜ｈがＧＮＴを供給したＦＩＦＯコントローラ２９０からのＲ＿ＤＡＴＡをそれぞれ選択し、複数のＯ／Ｅデコーダ２１０ａ〜ｈのそれぞれに供給する。複数のＯ／Ｅデコーダ２１０ａ〜ｈは、複数のマルチプレクサ３００ａ〜ｈのそれぞれが選択したＲ＿ＤＡＴＡを電光変換して対応するサイト制御装置１３０ａ〜ｈのそれぞれに送信する。
【００４５】
ＩＤＬＥパケット生成部３２０ａ〜ｈは、複数のＯ／Ｅデコーダ２１０ａ〜ｈがテストモジュール１５０ａ〜ｇからのデータパケットを受信しない場合、即ちアービタ３１０ａ〜ｈがＦＩＦＯコントローラ２９０ａ〜ｇのいずれをも選択していない場合に、複数のＯ／Ｅデコーダ２１０ａ〜ｈがテストモジュール１５０ａ〜ｇに送信するシリアルデータに空きが生じないように、複数のＯ／Ｅデコーダ２１０ａ〜ｈが送信するシリアルデータにＩＤＬＥパケットを挿入する。また、マルチプレクサ３００ａは、Ｃｏｎｆｉｇコントローラ２４０がＣｏｎｆｉｇレジスタ２５０から読み出した設定データを取得して、サイト制御装置１３０ａ供給する。
【００４６】
以上のように、アービタ３１０ａ〜ｈが、Ｃｏｎｆｉｇレジスタ２５０が保持する接続切換設定データに基づいて、マルチプレクサ３００ａ〜ｈが読出データを取得すべきＦＩＦＯコントローラ２９０ａ〜ｇを選択することにより、サイト制御装置１３０は、制御データを送信したテストモジュール１５０から読出データを取得することができる。また、ＩＤＬＥパケット生成部３２０ａ〜ｈによってテストモジュール１５０ａ〜ｇに送信されるシリアルデータに空きを生じさせないことによって、テストモジュール１５０ａ〜ｇのＰＬＬ回路による内部クロックのフェイズロックを常に維持することができ、テストモジュール１５０ａ〜ｇの内部クロックにずれを生じさせることなく高速シリアルデータ転送を行うことができる。
【００４７】
図６は、本実施形態に係るＣｏｎｆｉｇレジスタ２５０のデータ構成の一例を示す。Ｃｏｎｆｉｇレジスタ２５０は、アドレス（１７ｈ〜１Ｅｈ）に対応づけて、接続切換設定データ（Ｓｗｉｔｃｈ  Ｓｅｌｅｃｔ  １〜Ｓｗｉｔｃｈ  Ｓｅｌｅｃｔ  ８）、即ち複数のマルチプレクサ２６０がそれぞれ選択するサイト制御装置１３０を保持する。例えば、アドレス１７ｈに格納されたＳｗｉｔｃｈ  Ｓｅｌｅｃｔ  １は、１〜８番目のマルチプレクサ２６０を設定する接続切換設定データであり、アドレス１８ｈに格納されたＳｗｉｔｃｈ  Ｓｅｌｅｃｔ  ２は、９〜１６番目のマルチプレクサ２６０を設定する接続切換設定データである。Ｃｏｎｆｉｇレジスタ２５０は、接続設定装置１４０が有するマルチプレクサ２６０の数に応じた数の接続切換設定データを保持する。
【００４８】
図７は、本実施形態に係る接続切換設定データの一例を示す。なお、図７では、図６に示した接続切換設定データ（Ｓｗｉｔｃｈ  Ｓｅｌｅｃｔ  １）３００の具体的な内容を示す。
【００４９】
Ｃｏｎｆｉｇレジスタ２５０は、接続設定装置１４０のポート（Ｐｏｒｔ１〜Ｐｏｒｔ８）に対応づけて、サイト制御装置１３０の番号（ＣＰＵ  ＮＯ．）、及び設定の有効／無効（ＯＮ／ＯＦＦ）を格納する。接続設定装置１４０のポート（Ｐｏｒｔ１〜Ｐｏｒｔ８）は、１〜８番目のマルチプレクサ２６０に対応しており、サイト制御装置１３０の番号（ＣＰＵ  ＮＯ．）は、１〜８番目のマルチプレクサ２６０が選択するサイト制御装置１３０を示す。
【００５０】
本実施形態では、Ｃｏｎｆｉｇレジスタ２５０が接続設定装置１４０の接続切換の設定の有効／無効を格納しているが、サイト制御装置１３０が設定の有効／無効を制御する等の他の手段により同様の機能を実現してもよい。
【００５１】
以上のようなＣｏｎｆｉｇレジスタ２５０のデータ構成により、複数のマルチプレクサ２６０が選択するサイト制御装置１３０を切り換えて、サイト制御装置１３０とＤＵＴ１００とが一対一に対応するように接続し、複数のサイト制御装置１３０が並行して複数のＤＵＴ１００を試験することを実現することができる。
【００５２】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５３】
【図１】試験装置１０の構成の一例を示す図である。
【図２】試験装置１０の構成の一例を示す図である。
【図３】サイト制御装置１３０ａの機能構成の一例を示す図である。
【図４】接続設定装置１４０のハードウェア構成の一例を示す図である。
【図５】接続設定装置１４０のハードウェア構成の一例を示す図である。
【図６】Ｃｏｎｆｉｇレジスタ２５０のデータ構成の一例を示す図である。
【図７】接続切換設定データの一例を示す図である。
【符号の説明】
【００５４】
１０    試験装置
１００  ＤＵＴ
１１０  システム制御装置
１２０  通信ネットワーク
１３０  サイト制御装置
１４０  接続設定装置
１５０  テストモジュール
１６０  ロードボード
１７０  性能判定試験実行部
１８０  動作仕様決定部
１９０  試験条件格納部
２００  良否判定試験実行部
２０５  良否判定部
２１０  Ｏ／Ｅデコーダ
２２０  ＦＩＦＯレジスタメモリ
２３０  ＦＩＦＯコントローラ
２４０  Ｃｏｎｆｉｇコントローラ
２５０  Ｃｏｎｆｉｇレジスタ
２６０  マルチプレクサ
２７０  Ｏ／Ｅデコーダ
２８０  ＦＩＦＯレジスタメモリ
２９０  ＦＩＦＯコントローラ
３００  マルチプレクサ
３１０  アービタ
３２０  ＩＤＬＥパケット生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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