(57)【要約】【課題】配線と接続部との間の接触抵抗を低減し、エレクトロマイグレーション特性を向上させる。【解決手段】その表面に、配線を構成する銅の拡散等を防止するためのタングステン膜ＣＭ１が形成された第１層配線上の絶縁膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）をエッチングすることによりコンタクトホールＣ２および配線溝ＨＭ２を形成する際、コンタクトホールＣ２底部のタングステン膜ＣＭ１を除去し、バリア膜ＰＭ２ａを形成した後、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、銅膜（ＰＭ２ｂ、ＰＭ２ｃ）を形成した後、その表面を研磨することにより第２層配線Ｍ２およびその下層のプラグＰ２を形成する。また、タングステン膜ＣＭ１又はバリア膜ＰＭ２ａの少なくとも一方を除去するか、それらを不連続な膜で構成する。その結果、第１層配線Ｍ１とプラグＰ２との間の接触抵抗を低減できる。【選択図】図１７
2006135363.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜と；
前記第１絶縁膜上に形成された第２絶縁膜と；
前記第１絶縁膜と前記第２絶縁膜を選択的に除去して形成された配線溝と;
前記配線溝の側壁と底面に形成された第１バリアメタル層と、前記配線溝を埋め込むように前記第１バリアメタル層上に形成された第１導電体層と、前記第１導電体層の表面に形成されたキャップバリアメタル膜とを有する配線部と；
前記第２絶縁膜上に形成され、かつ、接続孔を有する第３絶縁膜と；
前記接続孔の側壁と底面のうち、少なくとも前記側壁に形成された第２バリアメタル層と、前記接続孔を埋め込むように前記第２バリアメタル層上に形成された第２導電体層とを有する接続部と；
を有する半導体装置において、
前記第２絶縁膜は、バリア絶縁膜としての機能を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記キャップバリアメタル膜上に、バリア絶縁膜としての機能を有する第４絶縁膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２絶縁膜は、窒化珪素膜よりも誘電率が低い、もしくは誘電率が５．５以下の材料で形成されている低誘電率膜であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記低誘電率膜は、ＳｉとＣ、ＳｉとＮ、もしくはＳｉとＣとＮを有するか、ＳｉとＯとＮを有するか、またはＴＭＳ（トリメトキシシラン）とＮ２Ｏを用いた、ＣＶＤ法によって形成した膜であることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第２絶縁膜は、前記接続孔形成時のエッチングストッパ層としての機能を有することを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記第４絶縁膜は、前記接続孔形成時のエッチングストッパ層としての機能を有することを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記接続孔の底面の前記第２バリアメタル層が除去されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１、第３絶縁膜は、酸化珪素膜よりも誘電率が低い、もしくは誘電率が３.７以下の材料で形成されている低誘電率膜を含むことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記低誘電率膜は、ＳｉとＣ、ＳｉとＣとＯ、ＳｉとＯとＦ、ＣとＨもしくはＳｉとＯとＣとＨを有すること、または前記の材料で空孔を有することを特徴とする半導体装置。
【請求項１０】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第１絶縁膜と前記第２絶縁膜を選択的に除去して配線溝を形成する工程と、
前記配線溝の側壁と底面に第１バリアメタル層を形成する工程と、
前記配線溝を埋め込むように前記第１バリアメタル層上に第１導電体層を形成する工程と、
前記第１導電体層の表面にキャップバリアメタル膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜中に接続孔を形成する工程と、
前記接続孔の側壁と底面のうち、少なくとも前記側壁に第２バリアメタル層を形成する工程と、
前記接続孔を埋め込むように前記第２バリアメタル層上に第２導電体層を形成する工程と、
を有する半導体装置の製造方法であって、
前記第２絶縁膜は、バリア絶縁膜としての機能を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記キャップバリアメタル膜上に、バリア絶縁膜としての機能を有する第４絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記第２絶縁膜は、窒化珪素膜よりも誘電率が低い、もしくは誘電率が５．５以下の材料で形成されている低誘電率膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記低誘電率膜は、ＳｉとＣ、ＳｉとＮ、もしくはＳｉとＣとＮを有するか、ＳｉとＯとＮを有するか、またはＴＭＳとＮ２Ｏを用いた、ＣＶＤ法によって形成した膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０に記載の半導体装置の製造方法であって、
前記接続孔形成工程において、前記第２絶縁膜は、エッチングストッパ層としての機能を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１に記載の半導体装置の製造方法であって、
前記接続孔形成工程において、前記第４絶縁膜は、エッチングストッパ層としての機能を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０に記載の半導体装置の製造方法であって、
前記第２導電体層形成工程の前に、前記接続孔の底面の前記第２バリアメタル層を除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０に記載の半導体装置の製造方法であって、
前記接続孔形成工程において、前記キャップバリアメタル膜を前記接続孔と前記配線溝の重なり部分のみ除去する工程と、
前記第２導電体層形成工程の前に、前記接続孔の底面の前記第２バリアメタル層を除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１０〜１７のいずれか１項に記載の半導体装置の製造方法において、
前記第１、第３絶縁膜は、酸化珪素膜よりも誘電率が低い、もしくは誘電率が３.７以下の材料で形成されている低誘電率膜を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記低誘電率膜は、ＳｉとＣ、ＳｉとＣとＯ、ＳｉとＯとＦ、ＣとＨもしくはＳｉとＯとＣとＨを有すること、または前記の材料で空孔を有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記バリアメタル層は、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ又はＴｉＳｉＮのいずれか１つの単層膜や、これらのうちいずれかを複数積層した積層膜で形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記キャップバリアメタル膜は、Ｗ、ＷＮ、ＷＳｉＮ、Ｗを主成分とした金属層、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ又はＴａＳｉＮのいずれか１つの単層膜や、これらのうちいずれか２層を積層した膜で形成されていることを特徴とする半導体装置。
【請求項２２】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記導電体層は、Ｃｕ、Ｃｕを主成分とした金属層、Ａｌ、Ａｌを主成分とした金属層、Ａｇ又はＡｇを主成分とした金属層のいずれか１つで形成されていることを特徴とする半導体装置。
【請求項２３】
請求項１０〜１９のいずれか１項に記載の半導体装置の製造方法において、
前記バリアメタル層を、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ又はＴｉＳｉＮのいずれか１つの単層膜や、これらのうちいずれかを複数積層した積層膜で形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１０〜１９のいずれか１項に記載の半導体装置製造方法において、
前記キャップバリアメタル膜を、Ｗ、ＷＮ、ＷＳｉＮ、Ｗを主成分とした金属層、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ又はＴａＳｉＮのいずれか１つの単層膜や、これらのうちいずれか２層を積層した膜で形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１０〜１９のいずれか１項に記載の半導体装置の製造方法において、
前記導電体層は、Ｃｕ、Ｃｕを主成分とした金属層、Ａｌ、Ａｌを主成分とした金属層、Ａｇ又はＡｇを主成分とした金属層のいずれか１つで形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、配線間の接続部に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置（半導体装置）における配線の微細化および多層化に伴い、例えば、絶縁膜中に溝を形成し、導電性膜を溝内部に埋め込むことにより配線等を形成する、いわゆるダマシン技術が検討されている（例えば、特許文献１，２参照）。
【０００３】
このダマシン技術には、配線用の溝と、配線と配線とを接続する接続部用の溝とを異なる工程で埋め込むシングルダマシン法と、配線用の溝と接続部用の溝とを同時に埋め込むデュアルダマシン法がある。
【０００４】
これらの溝中に埋め込まれる導電性膜として例えば、銅膜等が用いられている。
【０００５】
また、この溝の内部には、１）埋め込まれる導電性膜を構成する金属（銅膜の場合は銅）の絶縁膜中への拡散を防止するため、また、２）絶縁膜が、酸化シリコン膜のような酸化物で形成される場合、この酸化シリコン膜と導電性膜とが接触することによって導電性膜が酸化されることを防止する等のために、溝内部に例えば、バリア性を有する導電性膜を形成する。
【０００６】
また、埋め込まれる導電性膜（例えば、銅膜）上には、この上部に形成される絶縁膜中への金属の拡散や絶縁膜による酸化を防止するため、窒化シリコン膜等のバリア性を有する絶縁膜を形成する。
【特許文献１】米国特許第６１４７４０２号明細書
【特許文献２】米国特許第６１１４２４３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、窒化シリコン膜は、誘電率が高いことから配線のＲＣ時定数が大きくなり、装置の高速動作を妨げる。
【０００８】
また、導電性膜を構成する金属の拡散（移動）によりエレクトロマイグレーションが生じ得るが、例えば銅の拡散のしやすさを本発明者らが検討した結果、銅−バリア膜界面と銅−窒化シリコン膜界面とでは、拡散の活性化エネルギーが銅−バリア膜界面の方が大きい（すなわち、銅が拡散しにくい）と推測された。従って、エレクトロマイグレーション寿命は、銅−窒化シリコン膜界面での銅の拡散の活性化エネルギー値により律則されることになる。
【０００９】
さらに、配線と配線とを接続する接続部の底面において、エレクトロマイグレーションによりボイドが発生すると、接続部と下層の配線との接触面積が小さくなり、加速的に配線寿命が低下してしまう。
【００１０】
そこで、本発明者らは、配線の上部にタングステン（Ｗ）膜等のバリア性を有する導電性膜を形成することを検討している。
【００１１】
例えば、ＵＳＰ６１４７４０２号公報には、ＡｌとＣｕ合金（ＡｌｎＣｕｙＡＬＬＯＹ）よりなる配線上に、Ｗよりなるキャップ（ＷＣＡＰ）を形成する技術が開示されている。
【００１２】
また、ＵＳＰ６１１４２４３号公報には、いわゆるデュアルダマシン構造において、銅層（２４）の上部に導電性のキャップ層（２６）を形成し、さらにその上部にビアもしくはデュアルダマシンの開口部（３５）を形成し、バリア層（３６）と銅層（３６）を形成する技術が開示されている。カッコ内は、公報中の符号を示す。
【００１３】
しかしながら、このように配線の上部にタングステン（Ｗ）膜等のバリア性を有する導電性膜（以下、「キャップバリアメタル層」という）を形成する場合、配線と接続部との間は、配線を構成する金属膜−キャップバリアメタル層−バリアメタル層−接続部を構成する金属層が積層された構造となり、これらの膜間の接触抵抗が増加してしまう。
【００１４】
また、このような構造では、エレクトロマイグレーションによる金属原子の移動が起こった場合において、接続部と配線部との間にキャップバリアメタル層およびバリアメタル層が存在するため、接続部と配線との間に、金属の移動が起きない。
【００１５】
その結果、ボイドの発生頻度が大きくなり、断線を起こすポテンシャルが高くなってしまう。また、同様な断線はエレクトロマイグレーションのみでなく、ストレスによるバリアメタルと銅の界面での剥離、すなわちマイグレーションによっても引き起こされる懸念がある。
【００１６】
本発明の目的は、配線と接続部との間の接触抵抗を低減することにある。
【００１７】
また、本発明の他の目的は、エレクトロマイグレーションによるボイドの発生率や断線の発生率を低減させることやストレスマイグレーションによる断線の発生率を低減させる等、信頼性を向上させることにある。
【００１８】
また、本発明の他の目的は、半導体装置の特性を向上させることにある。
【００１９】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２１】
（１）本発明の半導体装置は、半導体基板上に形成され、かつ、配線溝を有する第１層間絶縁膜と、前記配線溝の側壁と底面に形成された第１バリアメタル層と、前記配線溝を埋め込むように前記第１バリアメタル層上に形成された第１導電体層と、前記第１導電体層の表面に形成されたキャップバリアメタル膜とを有する配線部と、前記第１層間絶縁膜上に形成され、かつ、接続孔を有する第２層間絶縁膜と、前記接続孔の側壁と底面に形成された第２バリアメタル層と、前記接続孔を埋め込むように前記第２バリアメタル層上に形成された第２導電体層とを有する接続部と、を有する半導体装置において、前記接続部と前記配線部の接続部分において、前記接続孔の底面の前記第２バリアメタル層又は前記キャップバリアメタル膜の、少なくともどちらか一方が除去されているか、又はそれらのバリア材が不連続な膜で構成されたものである。
【００２２】
（２）本発明の半導体装置の製造方法は、半導体基板上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜中に配線溝を形成する工程と、前記配線溝の側壁と底面に第１バリアメタル層を形成する工程と、前記配線溝を埋め込むように前記第１バリアメタル層上に第１導電体層を形成する工程と、前記第１導電体層の表面にキャップバリアメタル膜を形成する工程と、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜中に接続孔を形成する工程と、前記接続孔の側壁と底面に第２バリアメタル層を形成する工程と、前記接続孔を埋め込むように前記第２バリアメタル層上に第２導電体層を形成する工程と、を有する半導体装置の製造方法であって、前記接続孔を形成する工程において、前記キャップバリアメタル膜を前記接続孔と前記配線溝の重なり部分のみ除去するものである。
【００２３】
（３）本発明の半導体装置は、第１配線構造と第２配線構造を有する半導体装置であって、前記第１配線構造は、第１配線部と第１配線部上に形成された第１接続部を含み、前記第１配線部は、第１導電体層と、前記第１導電体層を囲むように前記第１導電体層の側面と底面に形成された第１バリアメタル層と、前記第１導電体層の表面に形成されたに第１キャップバリアメタル膜とを有し、前記第１接続部は、前記配線部上に形成され、第２導電体層と、前記第２導電体層を囲むように前記第２導電体層の側面と底面に形成された第２バリアメタル層とからなり、前記第２配線構造は前記第１配線構造上に形成され、第２配線部と第２配線部上に形成された第２接続部を含み、前記第２配線部は、第３導電体層と、前記第３導電体層を囲むように前記第３導電体層の側面と底面に形成された第３バリアメタル層と、前記第３導電体層の表面に形成されたに第２キャップバリアメタル膜とを有し、前記第２接続部は、前記配線部上に形成され、第４導電体層と、前記第４導電体層を囲むように前記第４導電体層の側面と底面に形成された第４バリアメタル層とからなり、前記第１、第２バリアメタル層および前記第１キャップバリアメタル膜の構造は、前記第３、第４バリアメタル層および前記第２キャップバリアメタル膜の構造と、異なる構造であるものである。
【００２４】
（４）本発明の半導体装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜と、前記第１絶縁膜と前記第２絶縁膜を選択的に除去して形成された配線溝と、前記配線溝の側壁と底面に形成された第１バリアメタル層と、前記配線溝を埋め込むように前記第１バリアメタル層上に形成された第１導電体層と、前記第１導電体層の表面に形成されたキャップバリアメタル膜とを有する配線部と、前記第２絶縁膜上に形成され、かつ、接続孔を有する第３絶縁膜と、前記接続孔の側壁と底面のうち、少なくとも前記側壁に形成された第２バリアメタル層と、前記接続孔を埋め込むように前記第２バリアメタル層上に形成された第２導電体層とを有する接続部と、を有する半導体装置において、前記第２絶縁膜は、バリア絶縁膜としての機能を有するものである。
【００２５】
（５）本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第１絶縁膜と前記第２絶縁膜を選択的に除去して配線溝を形成する工程と、前記配線溝の側壁と底面に第１バリアメタル層を形成する工程と、前記配線溝を埋め込むように前記第１バリアメタル層上に第１導電体層を形成する工程と、前記第１導電体層の表面にキャップバリアメタル膜を形成する工程と、前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜中に接続孔を形成する工程と、前記接続孔の側壁と底面のうち、少なくとも前記側壁に第２バリアメタル層を形成する工程と、前記接続孔を埋め込むように前記第２バリアメタル層上に第２導電体層を形成する工程と、を有する半導体装置の製造方法であって、前記第２絶縁膜は、バリア絶縁膜としての機能を有するものである。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２７】
その表面にキャップバリアメタル膜を有する配線部と、この上部に形成された接続部であって、その周囲がバリアメタル層で覆われた導電体層からなる接続部とを有する半導体装置の、接続部と配線部との接続部分のバリアメタル層又はキャップバリアメタル膜の少なくともどちらか一方を除去したので、配線部と接続部との間の接触抵抗を低減することができる。また、エレクトロマイグレーションによるボイドの発生率や断線の発生率を低減させることができる。また、半導体装置の特性を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
本発明の実施の形態である半導体装置をその製造方法に従って説明する。図１〜図２３は、本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図もしくは要部平面図である。
【００３０】
まず、図１に示すように、例えば、半導体基板の主表面に、半導体素子の一例としてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎを形成する。
【００３１】
これらのＭＩＳＦＥＴ形成プロセスの一例を以下に示す。
【００３２】
まず、例えば、半導体領域１ａ上に絶縁膜として例えば酸化シリコン膜１ｂが形成され、さらに、その上部にｐ型の半導体領域１ｃが形成された半導体基板１、いわゆるＳＯＩ（silicon on Insulator）基板を準備する。この半導体基板（半導体領域１ｃ）１の各素子形成領域は、素子分離２により絶縁される。この素子分離２は、例えば半導体領域１ｃの熱酸化もしくは半導体領域１ｃに形成された素子分離溝内に酸化シリコン膜を埋め込むことにより形成することができる。この素子分離２が形成された領域により、ＭＩＳＦＥＴ等の半導体素子が形成される活性領域が規定される。
【００３３】
次に、半導体基板（以下、単に「基板」という）１を例えば熱酸化することにより、その表面に清浄なゲート絶縁膜８を形成する。  
【００３４】
次に、ゲート絶縁膜８の上部に、例えば導電性膜として、リン（Ｐ）をドープした低抵抗多結晶シリコン膜９ａ、薄いＷＮ（窒化タングステン）膜９ｂおよびＷ（タングステン）膜９ｃを順次堆積する。
【００３５】
次に、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａを、例えばドライエッチング技術等を用いてエッチングすることにより、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９を形成する。
【００３６】
次に、ゲート電極９の両側の基板１にｎ型不純物として例えばリン(Ｐ)又は砒素(Ａｓ)をイオン打ち込みすることによってｎ-型半導体領域１１を形成する。
【００３７】
次に、基板１上に絶縁膜として例えば窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極９の側壁にサイドウォールスペーサ１３を形成する。
【００３８】
次に、ゲート電極９の両側の基板１にｎ型不純物をイオン打ち込みすることによってｎ−型半導体領域１１よりも不純物濃度の高いｎ+型半導体領域１４（ソース、ドレイン）を形成する。
【００３９】
ここまでの工程で、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎが形成される。なお、ｐチャネル型ＭＩＳＦＥＴＱｐを同様の工程により形成してもよい。この場合、用いられる不純物の導電型がｎチャネル型ＭＩＳＦＥＴＱｎを形成する場合と逆となる。
【００４０】
この後、ｎチャネル型ＭＩＳＦＥＴＱｎや図示しない他の素子等と電気的に接続される配線を形成するのであるが、以下、その工程について説明する。
【００４１】
まず、図１に示すようにｎチャネル型ＭＩＳＦＥＴＱｎ上に、絶縁膜として例えば酸化シリコン膜２０をＣＶＤ（Chemical Vapor deposition）法で堆積した後、例えば酸化シリコン膜２０の表面を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で研磨してその表面を平坦化する。
【００４２】
次に、例えば酸化シリコン膜２０上にフォトレジスト膜（図示せず、以下単に「レジスト膜」という）を形成し、このレジスト膜をマスクに酸化シリコン膜２０をエッチングすることによりｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９上にコンタクトホールＣ１を形成する。
【００４３】
次いで、例えばコンタクトホールＣ１内を含む酸化シリコン膜２０上に、バリアメタル層として例えば窒化チタン（ＴｉＮ）膜Ｐ１ａをＣＶＤ法もしくはスパッタ法により薄く形成した後、導電性膜として例えばタングステン（Ｗ）膜Ｐ１ｂをＣＶＤ法により形成する。次いで、コンタクトホールＣ１外部のＴｉＮ膜Ｐ１ａおよびＷ膜Ｐ１ｂを、例えばＣＭＰにより除去し、プラグＰ１を形成する。なお、バリアメタル層として、チタン（Ｔｉ）膜とＴｉＮ膜との積層膜を用いても良い。
【００４４】
次いで、図２に示すように、酸化シリコン膜２０およびプラグＰ１上に、絶縁膜として例えばテトラエトキシシランを原料としたＣＶＤ法により酸化シリコン膜２２ａを形成する。以下、この酸化シリコン膜２２ａをＴＥＯＳ膜２２ａという。なお、図２は、図１に示すプラグＰ１近傍の部分拡大図である。なお、プラグＰ１（Ｐ１ｂ）中の線は、タングステン膜を堆積した際に生じる接合面（シーム）である。
【００４５】
次いで、ＴＥＯＳ膜２２ａ上に、低誘電絶縁膜２２ｂを形成する。この低誘電絶縁膜は、例えば芳香族ポリマー材料を塗布し、熱処理を施すことにより形成することができる。また、低誘電絶縁膜として、有機系のシリカガラスを用いてもよい。この場合も、材料を塗布した後熱処理を施す。この有機系のシリカガラスの組成は、主にＳｉＯＣＨである。また、他の有機ポリマー材料や、上記の各種材料に空孔を導入した材料を用いることもできる。
【００４６】
このような塗布膜を低誘電絶縁膜として用いた場合には、基板表面の凹凸を平坦化することができる。基板表面の凹凸は、下層のパターンに起因するものや、ＣＭＰ時のエロージョンやディッシングによっても生じる。
【００４７】
一方、低誘電絶縁膜を、ＣＶＤ法により形成することもできる。例えば、トリメチルシランやテトラメチルシランを原料としたＣＶＤ法により低誘電絶縁膜を形成することができる。この場合の膜組成は、主にＳｉＯＣである。この他、低誘電絶縁膜としてはＳｉＯＦを主成分とする膜、ＳｉＣを主成分とする膜や、芳香族炭化水素構造の有機ポリマー膜（ＣとＨを含有する膜）や、上記各種膜やＳｉＯ２（酸化シリコン膜）等の膜中に空孔を導入（ポーラス化）することにより誘電率を下げることができる。これらの膜は、ＣＶＤ法を用いて形成することができる。
【００４８】
このような低誘電絶縁膜の誘電率は、酸化シリコン膜（例えば、ＴＥＯＳ膜）より低く（誘電率が３．７以下であり）、その結果、配線（ゲート電極も含む）間の寄生容量が低減されるため半導体装置の動作の高速化を図ることができる。
【００４９】
もちろんＴＥＯＳ膜２２ａの代わりに、前述のＣＶＤ法を用いて形成した低誘電絶縁膜（ＳｉＯＣ、ＳｉＯＦもしくはＳｉＯＣやＳｉＯ２のポーラス材料等）を用いてもよい。
【００５０】
次いで、低誘電絶縁膜２２ｂ上に、ＴＥＯＳ膜２２ｃを形成する。ＴＥＯＳ膜２２ｃは、ＴＥＯＳ膜２２ａと同様に形成する。
【００５１】
このように、低誘電絶縁膜２２ｂをＴＥＯＳ膜２２ａおよび２２ｃで挟み込むのは、これらの積層膜の機械的強度を確保するためである。また、これらＴＥＯＳ膜２２ａ、２２ｃおよび低誘電絶縁膜２２ｂの３層の絶縁膜（２２）中に配線溝が形成される。
【００５２】
次いで、図３に示すように、第１層配線形成予定領域の絶縁膜２２（２２ａ、２２ｂ、２２ｃ）をフォトリソグラフィーおよびドライエッチング技術を用いて除去することにより配線溝ＨＭ１を形成する。この配線溝ＨＭ１の深さは、例えば０．２５μｍで、幅は、例えば０．１８μｍである。なお、低誘電絶縁膜２２ｂとＴＥＯＳ膜２２ａとのエッチング選択比を利用し、ＴＥＯＳ膜２２ａを前記エッチングの際のエッチングストッパー膜として利用すれば、制御性よく配線溝ＨＭ１を形成することができる。
【００５３】
次に、図４に示すように、配線溝ＨＭ１内を含む絶縁膜２２上に、例えば窒化タンタル（ＴａＮ）膜およびタンタル（Ｔａ）膜が下から順に積層されたバリア膜Ｍ１ａをスパッタ法により堆積する。このバリア膜Ｍ１ａの形成方法としては、ＣＶＤ法を用いてもよいし、また、スパッタ法の一種であるイオン化スパッタ法を用いてもよい。このイオン化スパッタ法は、バリア膜を構成する金属をイオン化し、さらに、基板にバイアスを印加することによって、金属イオンに指向性を持たせるものであり、微細な溝の内部においても被覆性良く膜を堆積させることができる。配線溝ＨＭ１の側壁には、約５ｎｍ、配線溝の底部には、約３０ｎｍ程度のバリア膜Ｍ１ａを形成する。
【００５４】
また、バリア膜としては、前述のＴａＮおよびＴａとの積層膜に限定されるものではなく、例えば、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、窒化タングステン（ＷＮ）、ＷＳｉＮ、Ｔｉ、ＴｉＮもしくはＴｉＳｉＮからなる単層膜や、Ｔｉ、ＴｉＮおよびＴｉの３層膜、ＴｉおよびＴｉＮの２層膜、ＴｉＳｉＮおよびＴａの２層膜、Ｔａ、ＴａＮおよびＴａの３層膜、もしくはＴａおよびＴａＮの２層膜等、前記単層膜として挙げた膜のうちいずれかを複数積層した積層膜を用いても良い。
【００５５】
次いで、バリア膜Ｍ１ａ上に、導電性膜として例えば銅膜を例えば電解メッキ法を用いて形成するのであるが、まず、電界メッキ用のシード膜として薄い銅膜Ｍ１ｂを例えばイオン化スパッタ法を用いて形成する。即ち、銅をイオン化し、さらに、基板にバイアスを印加することによって、銅イオンに指向性を持たせたスパッタ法によって銅膜Ｍ１ｂを堆積する。この際、例えば、ターゲットと基板との距離は３００ｍｍ程度、基板温度は２５度以下で成膜する。成膜初期においては、基板に比較的小さなＤＣもしくはＲＦバイアスを印加し、基板上に一定の銅膜を堆積した後、バイアスを比較的大きくする。このようにバイアスを大きくすることによって、基板表面にイオンが入射され、既に堆積している銅膜をスパッタエッチングする。この際、イオンは基板に対しほぼ垂直に入射するため、平面部（絶縁膜２２上および配線溝ＨＭ１底部）が、優先的にエッチングされ、飛散した銅が配線溝ＨＭ１側壁に再堆積し、配線溝ＨＭ１の側壁底部の段差被覆性（ステップカバレッジ）を向上させる。なお、イオン化スパッタ法に代えて、低圧長距離スパッタ法を用いて成膜を行ってもよい。
【００５６】
次いで、例えばメッキ液として硫酸銅を含む溶液を用いた電界メッキ法により、銅膜Ｍ１ｂ上に銅膜Ｍ１ｃを形成する。この際、配線溝ＨＭ１を埋め込むように銅膜Ｍ１ｃを形成する。
【００５７】
次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、図５に示すように、配線溝ＨＭ１外部の銅膜Ｍ１ｃ、Ｍ１ｂおよびバリア膜Ｍ１ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜Ｍ１ｂ、Ｍ１ｃおよびバリア膜Ｍ１ａから成る第１層配線Ｍ１を形成する。この後、さらに、還元雰囲気下において基板１にアニール（熱処理）を施す。
【００５８】
次に、図６に示すように、第１層配線Ｍ１上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、第１層配線Ｍ１上に２〜２０ｎｍ程度のタングステン膜ＣＭ１を形成する。タングステン膜ＣＭ１は、例えば、０．３Ｔｏｒｒ（０．３×１．３３３２２×１０２Ｐａ）、サセプタ設定温度４６０℃（基板実温４３０℃）で、６フッ化タングステン（ＷＦ６）流量５ｓｃｃ、水素（Ｈ２）流量５００ｓｃｃの条件下で、１．５分間処理を行うことにより形成する。
【００５９】
かかる処理により、第１層配線Ｍ１上にのみにタングステンが選択的に成長もしくは、ＴＥＯＳ膜２２ｃ上に比べ第１層配線Ｍ１上にタングステンが優先的に成長する。なお、ここでは、タングステンの成長速度を優先して比較的高温で処理を行ったが、例えば３００℃程度で処理を行ってもよい。このように、選択成長もしくは優先成長を用いることにより、キャップ導電性膜を簡便に形成することができる。例えば、１）タングステン膜を基板上に全面形成した後、フォトリソグラフィーおよびドライエッチング技術を用いてタングステン膜のパターニングを行う、もしくは、２）銅膜表面のＣＭＰやエッチバック時にオーバー研磨やオーバーエッチングを行うことにより、銅膜の表面を窪ませ、かかる窪みにタングステン膜を埋め込む（即ち、タングステン膜を全面成膜したのち、窪み外のタングステン膜をＣＭＰ法等により除去する）ことによりキャップ導電性膜を形成してもよいが、これらの方法では、製造工程が複雑になる。また、フォトリソグラフィー時の合わせずれや、ＣＭＰ時のディッシングまたはエロージョン等の制御が必要になり、精度良くキャップ導電性膜を形成することが困難となる。これに対して、選択成長もしくは優先成長を用いれば、製造工程が複雑になることがなく、また、精度良く、キャップ導電性膜を形成することができる。ただし、キャップ導電性膜の形成方法は選択成長もしくは優先成長に限定されるものではないことは言うまでもない。
【００６０】
また、タングステンの他、Ｗを主成分とした金属層、ＷＮ、ＷＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮもしくはＴａＳｉＮ（窒化タンタルシリサイド）等の単層膜もしくはこれらのうちいずれかを積層した積層膜（２層膜や３層膜等）を第１層配線Ｍ１上のキャップ導電性膜として使用してもよい。なお、タングステンの抵抗が５〜２０μΩであるのに対し、例えば、ＴｉＮは、その抵抗が８０〜１５０μΩであり、ＴａやＴａＮもタングステンより高抵抗であるため、タングステンをキャップ導電性膜として使用すれば、他の膜を使用するよりも配線の低抵抗化を図ることができる。なお、銅の抵抗は、１．７〜２．２μΩである。
【００６１】
また、タングステン膜ＣＭ１形成直前のアニールと、タングステン膜ＣＭ１の成膜を同一装置内（インシチュー）で行ってもよい。例えば、成膜装置とアニール装置とを有するマルチチャンバーを用いて、装置外に取り出すことなく処理することによって、基板（銅膜Ｍ１ｃ）表面の汚染を防止することができ、タングステン膜の成膜性や膜質を向上させることができる。
【００６２】
また、タングステン膜ＣＭ１の成膜に先立ち、ＣＭＰ後の基板表面の銅の汚染を除去するために、例えばフッ化水素（ＨＦ）等の洗浄液を用いた洗浄を行ってもよい。このような洗浄を行うことによってタングステン膜の選択性を良くすることができる。なお、ここではフッ化水素による洗浄を例に挙げたが、基板表面に露出した絶縁膜の表面をエッチングする能力や、表面に付着した銅汚染を除去する能力を有する洗浄であれば、フッ化水素に限定されるものではない。また、タングステン膜ＣＭ１の成膜に先立ち、基板１を例えば３０００Ｐａ（例えば１５０から１００００Ｐａ）の圧力下、水素（Ｈ２）流量５００ｃｍ３／ｍｉｎ（ｓｃｃｍ）（例えば５０から３０００ｓｃｃｍ）の雰囲気下に３分間晒す処理を行うことによっても、前述の洗浄と同様の効果を得ることができる。このように、銅の汚染を除去し、また、水素処理により銅表面の酸化物を銅に戻すことにより、タングステン膜の選択性を良くすることができ、選択性の破れによる配線間の短絡を防止し、また、配線（銅膜）上に形成されるタングステン膜の膜厚の均一性を向上させることができる。また、銅の酸化物は、電界拡散による銅イオンの供給源となることから、かかる酸化物を除去することにより、絶縁膜中への銅イオンの注入量を低減することができ、半導体装置の信頼性を向上させることができる。
【００６３】
一方、例えば、ＴＥＯＳ膜２２ｃ上にタングステン膜が成長してしまった場合には、タングステン膜の形成後に、前述の銅の洗浄を行うことによるリフトオフ効果により、絶縁膜上のタングステン膜を除去することができる。なお、ここで、基板表面に露出した絶縁膜の表面をエッチングする能力や、表面に付着したタングステンを除去する能力を有する洗浄であれば、その洗浄液組成は限定されるものではない。また、タングステン膜形成後、基板表面に軽いＣＭＰおよび後洗浄を施すことにより、絶縁膜上のタングステン膜を除去することも可能である。このように、ＴＥＯＳ膜２２ｃ上の導電性物質を除去することにより、配線間ショートを防止することができる。
【００６４】
次いで、図７に示すように、ＴＥＯＳ膜２２ｃおよびタングステン膜ＣＭ１上に、絶縁膜として例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。これらの膜の表面には、タングステン膜ＣＭ１等の凹凸に対応した凹凸が形成されている。また、これらの積層膜（２４）のうちＴＥＯＳ膜２４ａおよびＳｉＯＣ膜２４ｂによって、第１層配線Ｍ１と第２層配線Ｍ２とが絶縁され、これらの膜中に、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成される。なお、ＴＥＯＳ膜２４ａや２４ｃの代わりに、ＳｉＮ膜（窒化シリコン膜）に対して比較的誘電率が低いバリア絶縁膜であるＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等を用いてもよい。これらの低誘電絶縁膜の形成方法としては、以下の例が挙げられる。例えば、ＴＭＳ膜の場合は、トリメトキシシランと一酸化二窒素（Ｎ２Ｏ）を用いてＣＶＤ法により形成することができる。この場合の膜組成は、主にＳｉＯＮである（この膜をＴＭＳ膜という）。あるいは、トリメチルシランを用いてＳｉＣ膜を形成したり、トリメチルシランとアンモニアを用いてＳｉＣＮ膜を形成することもできる。また、ＴＥＯＳ膜２４ａや２４ｃの代わりにその他の低誘電率膜を用いても良い。また、ＳｉＯＣ膜２４ｂの代わりに、ＳｉＯＦ膜等を用いてもよい。
【００６５】
次いで、図８に示すように、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成する。これらの膜（２６ｂ、２６ｃ）は、それぞれ、低誘電絶縁膜２２ｂおよびＴＥＯＳ膜２２ｃと同様に形成する。従って、塗布膜を低誘電絶縁膜として用いたので、基板表面の凹凸を平坦化することができる。また、低誘電絶縁膜２６ｂをＴＥＯＳ膜２６ｃおよび２４ｃで挟み込んだ構造となるので、これらの積層膜（２６）の機械的強度を確保することができる。また、これらの絶縁膜（２６）および前述のＴＥＯＳ膜２４ｃ中には、第２層配線Ｍ２が埋め込まれる配線溝ＨＭ２が形成される。
【００６６】
次いで、図９に示すように、ＴＥＯＳ膜２６ｃ上に、例えばハードマスクＭＫを堆積し、フォトリソグラフィーおよびドライエッチング技術を用いて第２層配線形成領域のハードマスクＭＫを除去する。ハードマスクＭＫとしては、例えば窒化シリコン膜等を用いることができる。
【００６７】
次いで、図１０に示すように、ハードマスクＭＫ上に、例えばレジスト膜Ｒ１を形成し、フォトリソグラフィー技術を用いて第１層配線と第２層配線との接続領域のレジスト膜Ｒ１を除去する。
【００６８】
次いで、レジスト膜Ｒ１をマスクに、絶縁膜２６（２６ｂおよび２６ｃ）および絶縁膜２４のうち、ＴＥＯＳ膜２４ｃおよびＳｉＯＣ膜２４ｂを例えばドライエッチング法を用いて除去することによりコンタクトホールＣ２を形成する。このように、第１層配線Ｍ１上にＴＥＯＳ膜２４ａを残存させておくのは、後述のレジスト除去のためのアッシング時の露出銅の酸化を防止するためであり、また、ドライエッチング時などに銅が飛散することを防止するためである。ただし、基本的には銅膜Ｍ1ｃはキャップ導電性膜であるタングステン膜ＣＭ1により被覆されており、ＴＥＯＳ膜２４ａは残存させなくてもよい。
【００６９】
次いで、図１１に示すように、レジスト膜Ｒ１を除去した後、ハードマスクＭＫをマスクに、絶縁膜２６（２６ｂおよび２６ｃ）およびＴＥＯＳ膜２４ｃを例えばドライエッチング法を用いて除去することにより配線溝ＨＭ２を形成する。この際、コンタクトホールＣ２の底部に残存するＴＥＯＳ膜２４ａも除去する。
【００７０】
この配線溝ＨＭ２の深さは例えば０．２５μｍ程度、幅は、０．１８μｍ程度である。また、コンタクトホールＣ２の深さは、配線溝ＨＭ２の底部から例えば０．３５μｍ程度、直径は、０．１８μｍ程度である。
【００７１】
なお、ここでは、コンタクトホールＣ２を形成した後配線溝ＨＭ２を形成したが、配線溝ＨＭ２を形成した後、例えばこの配線溝をレジスト膜等を埋め込むことにより基板表面を平坦化し、コンタクトホールＣ２を形成してもよい。
【００７２】
次いで、図１２に示すように、コンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１を例えばドライエッチング法を用いて除去し、銅膜Ｍ１ｃを露出させる。なお、特に限定はされないが、この配線溝ＨＭ２形成及びタングステン膜ＣＭ１の除去のドライエッチングは例えばエッチングガスの種類を変えることにより連続的に行うことができる。
【００７３】
このように、コンタクトホールＣ２及び配線溝ＨＭ２を形成する工程を利用してコンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１を除去するので、新たなマスクの形成等の工程増加なしにコンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１を選択的に除去できる。次にハードマスクＭＫを除去する。
【００７４】
次いで、露出した銅膜Ｍ1ｃ上の酸化物を除去するため、水素やアンモニアを含む雰囲気中で熱処理を行うか、水素やアンモニアや水素かアンモニアのいずれかとＡｒ等の希ガスを含む雰囲気でプラズマを発生させ基板表面に照射するか、Ａｒ等の希ガスで基板表面をスパッタエッチングするか、いずれか単独もしくはそれらを組み合わせた処理を行った後、図１３に示すように、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、例えば窒化タンタル（ＴａＮ）膜およびタンタル（Ｔａ）膜が下から順に積層されたバリア膜ＰＭ２ａを例えば低圧長距離スパッタ法により堆積する。なお、バリア膜ＰＭ２ａをＣＶＤ法により形成してもよい。また、銅膜Ｍ１ｂの形成工程で詳細に説明したイオン化スパッタ法を用いて形成してもよい。前述した通りイオン化スパッタ法によれば、堆積する金属イオンに指向性を持たせることができる。また、成膜後期において、バイアスを大きくすることにより配線溝やコンタクトホール底部に堆積した金属をスパッタエッチングし、飛散した金属をこれらの側壁に再堆積させることができ、側壁底部の段差被覆性（ステップカバレッジ）を向上させることができる。
【００７５】
ここで、バリア膜ＰＭ２ａの膜厚は、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度とする。このように、配線溝ＨＭ２底部のバリア膜ＰＭ２ａの膜厚をコンタクトホールＣ２底部のバリア膜ＰＭ２ａの膜厚より大きくすることによって、後述のコンタクトホールＣ２の底部のバリア膜ＰＭ２ａをスパッタエッチングにより除去しても、配線溝ＨＭ２底部にバリア膜ＰＭ２ａを残存させることができる。また、バリア膜ＰＭ２ａ形成時の初期段階の成膜条件を異方性（指向性）が高くなるような条件で行うことにより、配線溝ＨＭ２底部や側壁、コンタクトホールＣ２の側壁のバリア膜ＰＭ２ａが必要以上に厚くなることを防止することができる。
【００７６】
次いで、図１４に示すように、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、バリア膜ＰＭ２ａおよび露出した銅膜Ｍ１ｃ上に、銅膜ＰＭ２ｂを形成する。例えば、前述したイオン化スパッタ法を用いバリア膜ＰＭ２ａの除去と銅膜ＰＭ２ｂの形成を行うことができる。
【００７７】
例えば、ターゲットと基板との距離を３００ｍｍ程度、基板温度を２５度以下とし、初期段階においては、基板に大きなＤＣもしくはＲＦバイアスを印加し、基板表面に銅イオンや雰囲気中のアルゴン（Ａｒ）イオンを入射させ、これにより、コンタクトホールＣ２底部のバリア膜ＰＭ２ａをスパッタエッチングする。この際、イオンは、基板に対しほぼ垂直に入射するため、平面部（配線溝ＨＭ２底部およびコンタクトホールＣ２底部）が、優先的にエッチングされる。ここで、前述したように、配線溝ＨＭ２底部のバリア膜ＰＭ２ａの膜厚をコンタクトホールＣ２底部のバリア膜ＰＭ２ａの膜厚より大きくしたので、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａを除去しつつ、配線溝ＨＭ２底部には、バリア膜ＰＭ２ａを残存させることができる。
【００７８】
また、このエッチングの際の条件を適宜選択することにより、飛散したバリア膜ＰＭ２ａを、配線溝ＨＭ１やコンタクトホールＣ２の側壁底部に再堆積させ、これらの側壁底部の段差被覆性（ステップカバレッジ）を向上させることもできる。また、配線溝ＨＭ２やコンタクトホールＣ２の側壁上部（コーナー部）に厚く堆積したバリア膜ＰＭ２ａを、配線溝ＨＭ２やコンタクトホールＣ２の側壁に再堆積させ、これらの側壁のバリア膜ＰＭ２ａの膜厚を均一化することもできる。
【００７９】
その後、バイアスを低減するか、バイアスの印加を中止することによって、図１５に示すように、配線溝ＨＭ２およびコンタクトホールＣ２内に、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積する。なお、この際も、前述したように、基板上に一定の銅膜を堆積した後、バイアスを比較的大きくすることによって、配線溝ＨＭ２やコンタクトホールＣ２の側壁底部の銅膜ＰＭ２ｂの段差被覆性（ステップカバレッジ）を向上させることができる。
【００８０】
その結果、配線溝ＨＭ２の側部、底部およびコンタクトホールＣ２の側部上には、バリア膜ＰＭ２ａを介して銅膜ＰＭ２ｂが形成され、コンタクトホールＣ２底部に露出した銅膜Ｍ１ｃ上には、バリア膜ＰＭ２ａを介さず直接銅膜ＰＭ２ｂが形成される。また、配線溝ＨＭ２の側部および底部のバリア膜ＰＭ２ａは５ｎｍ程度、コンタクトホールＣ２の側部のバリア膜ＰＭ２ａは、３ｎｍ程度であり、銅膜ＰＭ２ｂは、１０ｎｍ程度である。
【００８１】
このように、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａの除去と、配線溝ＨＭ２およびコンタクトホールＣ２内部の銅膜ＰＭ２ｂの形成を同一装置内で行えば、バリア膜ＰＭ２ａの酸化や膜上への異物の付着を防止することができ、バリア膜ＰＭ２ａや銅膜ＰＭ２ｂの膜質を向上させることができる。なお、バイアス等の条件を適宜変更することによりコンタクトホールＣ２の底部のバリア膜ＰＭ２ａの除去を行いつつ、他の部位（配線溝ＨＭ２内部やコンタクトホールＣ２の側壁上）に銅膜ＰＭ２ｂを形成してもよい。
【００８２】
もちろん、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａの除去と、配線溝ＨＭ２およびコンタクトホールＣ２内部の銅膜ＰＭ２ｂの形成を異なる装置を用いて行っても良く、例えば、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａを異方性エッチングにより除去した後、配線溝ＨＭ２およびコンタクトホールＣ２内部に、スパッタ法により銅膜ＰＭ２ｂを形成してもよい。この場合、バリア膜ＰＭ２ａおよび異方性エッチングにより露出した銅膜Ｍ１ｃ表面の酸化物や異物を除去するため、例えば水素やアンモニアなどを含む還元雰囲気中での熱処理やプラズマ処理を行ってもよいし、フッ化水素（ＨＦ）等の洗浄液を用いた洗浄等を行ってもよい。
【００８３】
次いで、例えばメッキ液として硫酸銅を含む溶液を用いた電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。この際、配線溝ＨＭ２およびコンタクトホールＣ２を埋め込むように銅膜ＰＭ２ｃを形成する。
【００８４】
次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、図１６に示すように、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。ここで、第２層配線Ｍ２とは、配線溝ＨＭ２内部に埋め込まれた銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａをいい、プラグＰ２とは、配線溝ＨＭ２底部から延在するコンタクトホールＣ２内に埋め込まれた銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａをいう。
【００８５】
この後、さらに、還元雰囲気下において基板１にアニール（熱処理）を施す。
【００８６】
このように本実施の形態によれば、第１層配線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去したので、第１層配線Ｍ１とプラグＰ２を構成する主たる金属である銅が直接接しているため、低抵抗化を図ることができる。また、第１層配線Ｍ１とプラグＰ２との間の銅原子の移動が可能となり、第１層配線Ｍ１とプラグＰ２との界面におけるボイドの発生率を小さくすることができ、エレクトロマイグレーション特性を向上させることができる。
【００８７】
すなわち、第１層配線Ｍ１とプラグ（接続部）Ｐ２の接続部分であるコンタクトホールＣ２の底部において、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａ及びタングステン膜ＣＭ１の両方が形成されていない。すなわち、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａ及びタングステン膜ＣＭ１の両方が除去され、第１層配線Ｍ１とプラグＰ２を構成する主たる金属である銅が直接接しており、バリアメタルと銅の界面が存在しないため、ストレスマイグレーションによるプラグ近辺での断線を防止できる。
【００８８】
また、タングステン膜ＣＭ１およびバリア膜ＰＭ２ａが一体化する（これらの膜により連続して銅膜を覆う）こととなるため、その内部の銅膜はその全表面をバリア金属膜で覆われることとなり、密着性の比較的低い銅と絶縁膜界面を構造から排除でき、銅の表面での密着性が向上する。その結果、ボイドの発生を抑えることができ、エレクトロマイグレーション特性を向上させることができる。
【００８９】
一方、タングステン膜ＣＭ１およびバリア膜ＰＭ２ａが除去されているのは、第１層配線Ｍ１とプラグＰ２との間のみであり、第１層配線Ｍ１やプラグＰ２の他の部分は、タングステン膜ＣＭ１もしくはバリア膜ＰＭ２ａによって覆われているので、１）埋め込まれる導電性膜を構成する金属（銅膜の場合は銅）の絶縁膜中への拡散を防止することができ、また、２）酸化シリコン膜と導電性膜とが接触することによって導電性膜が酸化されることを防止することができる。
【００９０】
また、キャップ導電性膜としてタングステン膜を用いたので、窒化シリコン膜等の絶縁膜をキャップ膜として用いた場合と比較し、エレクトロマイグレーション特性を向上させることができる。これは、前述したとおり、銅−バリア膜界面と銅−窒化シリコン膜界面とでは、銅−バリア膜界面の方が、銅が拡散しにくいからである。
【００９１】
また、キャップ導電性膜として窒化シリコン膜等の絶縁膜を用いていないので、配線間に存在する絶縁膜の実効的な誘電率を低減することができる。その結果、配線を介して伝わる信号の伝達速度を向上させることができ、半導体装置の高速動作を実現することができる。なお、窒化シリコン膜の誘電率は６〜８程度であり、ＴＥＯＳ膜の誘電率は４である。
【００９２】
また、第１層配線Ｍ１およびプラグＰ２が、固いタングステン膜ＣＭ１もしくはバリア膜ＰＭ２ａによって覆われているので、ストレスマイグレーションによる配線等の欠けを防止することができる。このようなストレスは、例えば、熱処理時に加わる熱応力により生じる。特に、本実施の形態においては、硬度の低い低誘電絶縁膜を用いているため、第１層配線Ｍ１およびプラグＰ２の保護は、有効である。
【００９３】
また、キャップ導電性膜としてタングステン膜を用いたので、その下層の銅膜の表面に欠陥部が生じていても、タングステン膜をその欠陥に埋め込むことができ、配線の信頼性を向上させ、製品歩留まりを向上させることができる。この銅膜の表面の欠陥は、欠け、収縮もしくはスクラッチ等によるものである。例えば、ＣＭＰ法による銅膜の研磨の際等に欠けやスクラッチが生じ、熱処理や銅膜の埋め込み不良等によっても生じ得る。
【００９４】
このような欠陥によって、銅膜中もしくは銅膜とバリア膜との界面に隙間ができると、配線抵抗の上昇が生じる。また、このような隙間は、エレクトロマイグレーションの起点となり、その特性を低下させる。また、このような隙間上に、プラグが形成されると接続抵抗が上昇してしまう。
【００９５】
キャップ導電性膜としてタングステン膜を用いれば、このような隙間にタングステン膜を埋め込むことにより隙間を修復することができ、エレクトロマイグレーション特性を向上させ、半導体装置の信頼性を向上させることができる。また、製品歩留まりを向上させることができる。
【００９６】
次に、図１７に示すように、第２層配線Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、第２層配線Ｍ２（ＰＭ２ｃ）上に２〜２０ｎｍ程度のタングステン膜ＣＭ２を形成する。タングステン膜ＣＭ２は、例えば、０．３Ｔｏｒｒ（０．３×１．３３３２２×１０２Ｐａ）、サセプタ設定温度４６０℃（基板実温４３０℃）で、６フッ化タングステン（ＷＦ６）流量５ｓｃｃ、水素（Ｈ２）流量５００ｓｃｃの条件下で、１．５分間処理を行うことにより形成する。
【００９７】
かかる処理により、第２層配線Ｍ２上にのみにタングステンが選択的に成長もしくは、ＴＥＯＳ膜２６ｃ上に比べ第２層配線Ｍ２上にタングステンが優先的に成長する。なお、ここでは、タングステンの成長速度を優先して比較的高温で処理を行ったが、例えば３００℃程度で処理を行ってもよい。
【００９８】
また、キャップ導電性膜としては、タングステンの他、ＷＮ、ＷＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮもしくはＴａＳｉＮ等の単層膜もしくはこれらのうちいずれかを積層した積層膜（２層膜や３層膜等）を使用してもよい。
【００９９】
なお、前述したようにタングステン膜ＣＭ２形成直前のアニールと、タングステン膜ＣＭ２の成膜を同一装置内（インシチュー）で行ってもよい。
【０１００】
また、タングステン膜ＣＭ２の成膜に先立ち、ＣＭＰ後の基板表面の銅の汚染を除去するために、例えばフッ化水素（ＨＦ）等の洗浄液を用いた洗浄や３０００Ｐａの圧力下、水素（Ｈ２）流量５００ｃｍ３／ｍｉｎ（ｓｃｃｍ）の雰囲気下での３分間の処理などを行ってもよい。
【０１０１】
また、ＴＥＯＳ膜２６ｃ上に成長したタングステン膜を除去するため、前述の銅の洗浄を行い、リフトオフ効果によりＴＥＯＳ膜２６ｃ上のタングステン膜を除去することができる。また、タングステン膜形成後、基板表面に軽いＣＭＰを施すことにより、ＴＥＯＳ膜２６ｃ上のタングステン膜を除去することも可能である。このように、ＴＥＯＳ膜２６ｃ上の導電性物質を除去することにより、配線間ショートを防止することができる。
【０１０２】
この後、図１８に示すように、ＴＥＯＳ膜２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これらの膜は、ＴＥＯＳ膜２４ａ、２４ｃおよびＳｉＯＣ膜２４ｂと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜３０ｂおよびＴＥＯＳ膜（図示せず）を順次形成する。これらの膜は、低誘電絶縁膜２２ｂおよびＴＥＯＳ膜２２ｃと同様に形成する。
【０１０３】
次いで、前記５層の絶縁膜中に、配線溝ＨＭ２およびコンタクトホールＣ２と同様に、配線溝およびコンタクトホールを形成するのであるが、これらの図示は省略する。
【０１０４】
このように、絶縁膜、配線溝およびコンタクトホール、およびバリア膜、銅膜、タングステン膜の形成を繰り返すことによって、多層配線を有する半導体装置が形成される。
【０１０５】
図１９および図２０に５層配線（Ｍ１〜Ｍ５）構造の一例を示す。図２１〜図２３は、図１９および図２０に示す半導体装置の要部平面図であり、図１９は、Ａ−Ａ’断面と対応し、図２０は、Ｂ−Ｂ’断面と対応する。図２１は、第１層配線Ｍ１〜第５層配線Ｍ５の配置を明示した平面図であり、これらの関係を分かり易くするため、図２２は、このうち第１層配線Ｍ１〜第３層配線Ｍ３の配置を、図２３は、第３層配線Ｍ３〜第５層配線Ｍ５の配置を明示したものである。
【０１０６】
図１９〜図２３に示すように、第３層配線Ｍ３およびその下のプラグＰ３は、第２層配線Ｍ２およびその下のプラグＰ２と同様に形成することができる。
【０１０７】
即ち、絶縁膜（２８と３０）中に、配線溝（ＨＭ３）およびコンタクトホール（Ｃ３）を形成した後、これらの内部を含む絶縁膜上にバリア膜（ＰＭ３ａ）および銅膜（ＰＭ３ｂとＰＭ３ｃ）を順次形成するコンタクトホール３内にはプラグＰ３が形成される。
【０１０８】
このコンタクトホール（Ｃ３）形成の際、下層の配線の表面上に形成されているタングステン膜（ＣＭ２）を除去しておく、また、銅膜（ＰＭ３ｂ）を形成する前に、このコンタクトホール（Ｃ３）底部のバリア膜（ＰＭ３ａ）を除去しておく。なお、銅膜（ＰＭ３ｂ）を形成しつつ、コンタクトホール（Ｃ３）底部のバリア膜（ＰＭ３ａ）を除去してもよい。
【０１０９】
その結果、配線（Ｍ３）とプラグ（Ｐ３）との接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性を向上させることができる等の前述の効果を得ることができる。
【０１１０】
また、図１９および図２０に示すように、第３層配線Ｍ３と第４層配線Ｍ４および第４層配線Ｍ４と第５層配線Ｍ５とは、それぞれバリア膜ＰＭ４ａとタングステン膜ＣＭ３、バリア膜ＰＭ５ａとタングステン膜ＣＭ４とを介して接続されている。これは、図２１および図２３に示したように、第３層配線Ｍ３〜第５層配線Ｍ５は、その配線幅が大きく接続領域（プラグＰ４やＰ５の径）を大きく確保することができる。従って、バリア膜（ＰＭ４ａ、ＰＭ５ａ）とタングステン膜（ＣＭ３、ＣＭ４）とが介在しても接触抵抗を比較的小さくすることができ、接続領域におけるこれらの膜を除去する工程を省くことで、工程の簡略化を図ることができる。なお、第５層配線Ｍ５を構成するバリア膜ＰＭ５ａは、例えば、ＴｉＮ膜、Ｔｉ膜とＴｉＮ膜の２層膜もしくはＴｉ膜とＴｉＮ膜とＴｉ膜の３層膜、ＰＭ５ｂは、アルミニウム（Ａｌ）またはＡｌ合金膜、その上部のＰＭ５ｃは、ＴｉＮ膜もしくはＴｉ膜とＴｉＮ膜の２層膜である。また、第５層配線Ｍ５上には、保護膜として、例えば、酸化シリコン膜と窒化シリコン膜の積層膜３８が形成される。
【０１１１】
ここで、図１９および図２０に示すように、例えば、第４層配線Ｍ４および第５層配線Ｍ５上のタングステン膜ＣＭ４、ＣＭ５について、タングステン膜ＣＭ５をＣＭ４より薄く形成してもよい。このように上層の配線上のタングステン膜（第２キャップバリアメタル膜）の膜厚を、下層の配線上のタングステン膜（第１キャップバリアメタル膜）の膜厚よりも薄く形成することにより上層の配線との接続抵抗を低減することができる。また、下層の配線上のタングステン膜を厚くすることにより信頼度のマージンを確保することができる。
【０１１２】
逆に、例えば、第４層配線Ｍ４および第５層配線Ｍ５上のタングステン膜ＣＭ４、ＣＭ５について、タングステン膜ＣＭ４をＣＭ５より薄く形成してもよい。上層の配線上に形成されるコンタクトホールは、一般的にその径が大きいので、上層の配線上のタングステン膜（第２キャップバリアメタル膜）の膜厚を大きくしても接続抵抗に影響を与えない。また、接続抵抗に影響がでない程度の範囲で、上層の配線上のタングステン膜を厚くすることにより信頼度のマージンを確保することができる。また、上層の配線は、一般的にレイアウトルールも緩いため、タングステン膜の膜厚を大きくすることにより生じ得るショートの可能性も低減できる。また、下層の配線上のタングステン膜（第１キャップバリアメタル膜）を薄くすることにより、配線表面の凹凸を低減することができ、また、配線間ショートの可能性を低減することができる。なお、このような凹凸は層を重ねる毎に顕著になっていくため、配線表面の凹凸が顕著な場合には、その上部の絶縁膜に塗布膜を用いることにより平坦化をすることができる。また、ここでは、第４層配線Ｍ４および第５層配線Ｍ５上のタングステン膜ＣＭ４、ＣＭ５について説明したが、第３層配線Ｍ３および第４層配線Ｍ４上のタングステン膜ＣＭ３、ＣＭ４について、また、第２層配線Ｍ２および第３層配線Ｍ３上のタングステン膜ＣＭ２、ＣＭ３についても同様である。
【０１１３】
積層膜３８の形成後、基板表面をＮＨ３プラズマ処理を施す。この処理によって、１）基板上に形成された配線（Ｍ１〜Ｍ４）を構成する銅膜の表面の還元、２）銅膜表面の窒化、３）基板上に形成されたＴＥＯＳ膜等の絶縁膜表面のクリーニング、４）絶縁膜表面のダメージの回復、または５）絶縁膜表面の窒化等が起こる。その結果、配線を構成する銅のイオン化の抑制を図ることができ、また、絶縁膜中への銅イオンの拡散を防止することができ、絶縁膜の特性を向上させることができる。
【０１１４】
（実施の形態２）
本実施の形態においては、配線溝およびコンタクトホールが形成される絶縁膜の積層構造の例について説明する。
【０１１５】
（１）実施の形態１においては、配線溝ＨＭ２およびコンタクトホールＣ２を５層の絶縁膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）中に形成した（図１２参照）が、この５層の絶縁膜のうち、２４ａを省略してもよい。図２４は、本発明の実施の形態２である半導体装置の製造方法を示す基板の要部断面図である。
【０１１６】
以下に、本発明の実施の形態である半導体装置をその製造方法に従って説明する。なお、第１層配線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工程までは、図１〜６を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１１７】
次いで、図２４に示すように、ＴＥＯＳ膜２２ｃおよびタングステン膜ＣＭ１上に、絶縁膜として例えばＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成する。これらの４層の膜（２４ｂ、２４ｃ、２６ｂ、２６ｃ）の性質や形状は、実施の形態１において詳細に説明した通りである。
【０１１８】
これらの４層の膜（２４ｂ、２４ｃ、２６ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂには、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃ中には、配線溝ＨＭ２が形成される。
【０１１９】
次いで、実施の形態１と同様に、ＴＥＯＳ膜２６ｃ上に、例えば第２層配線形成領域が開口したハードマスク（図示せず）を形成し、さらに、ハードマスク上に、第１層配線と第２層配線との接続領域が開口したレジスト膜（図示せず）を形成する。
【０１２０】
次いで、レジスト膜をマスクに、絶縁膜２６および絶縁膜２４を除去することによりコンタクトホールＣ２を形成する。次いで、レジスト膜を除去した後、ハードマスクをマスクに、絶縁膜２６およびＴＥＯＳ膜２４ｃを除去することにより配線溝ＨＭ２を形成する。なお、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成してもよい。
【０１２１】
次いで、コンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１を例えばドライエッチング法を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０１２２】
次いで、第２層配線Ｍ２およびプラグ（接続部）Ｐ２を形成するのであるが、以降の工程は、実施の形態１と同様であるため、概略のみを述べる。
【０１２３】
即ち、実施の形態１と同様に、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０１２４】
次いで、実施の形態１と同様に、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。
【０１２５】
次に、実施の形態１と同様に、第２層配線Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、タングステン膜ＣＭ２を形成する。
【０１２６】
この後、図２４に示すように、ＴＥＯＳ膜２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として例えばＳｉＯＣ膜２８ｂおよびＴＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これらの膜は、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜３０ｂおよびＴＥＯＳ膜（図示せず）を順次形成する。これらの膜は、低誘電絶縁膜２２ｂおよびＴＥＯＳ膜２２ｃと同様に形成する。
【０１２７】
次いで、前記４層の絶縁膜中に、配線溝ＨＭ２およびコンタクトホールＣ２と同様に、配線溝およびコンタクトホールを形成するのであるが、これらの図示は省略する。
【０１２８】
このように本実施の形態によれば、配線溝ＨＭ２およびコンタクトホールＣ２を４層の絶縁膜（２４ｂ、２４ｃ、２６ｂ、２６ｃ）中に形成したので、実施の形態１と比較し、形成工程を簡略化することができる。
【０１２９】
また、第１層配線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性を向上させることができる等の実施の形態１で説明した効果を得ることができる。
【０１３０】
（２）実施の形態１においては、配線溝ＨＭ２およびコンタクトホールＣ２を５層の絶縁膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）中に形成したが、この５層の絶縁膜のうち、２６ｃを省略してもよい。図２５は、本発明の実施の形態２である半導体装置の製造方法を示す基板の要部断面図である。
【０１３１】
以下に、本発明の実施の形態である半導体装置をその製造方法に従って説明する。なお、第１層配線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工程までは、図１〜６を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１３２】
次いで、図２５に示すように、基板１（第１層配線Ｍ１）上に、絶縁膜として例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂを形成する。これらの４層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ）の性質や形状は、実施の形態１において詳細に説明した通りである。
【０１３３】
これらの４層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ）のうち、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ａ中には、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃおよび低誘電絶縁膜２６ｂ中には、配線溝ＨＭ２が形成される。
【０１３４】
次いで、実施の形態１と同様に、低誘電絶縁膜２６ｂ上に、例えば第２層配線形成領域が開口したハードマスク（図示せず）を形成し、さらに、ハードマスク上に、第１層配線と第２層配線との接続領域が開口したレジスト膜（図示せず）を形成する。
【０１３５】
次いで、レジスト膜をマスクに、低誘電絶縁膜２６ｂ、ＴＥＯＳ膜２４ｃおよびＳｉＯＣ膜２４ｂを除去することによりコンタクトホールＣ２を形成する。次いで、レジスト膜を除去した後、ハードマスクをマスクに、低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２４ｃを除去することにより配線溝ＨＭ２を形成するとともに、コンタクトホールＣ２の底部のＴＥＯＳ膜２４ａを除去する。なお、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成してもよい。
【０１３６】
次いで、コンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１を例えばドライエッチング法を用いて除去し、銅膜Ｍ１ｃ（第１層配線Ｍ１）を露出させる。
【０１３７】
次いで、第２層配線Ｍ２およびプラグ（接続部）Ｐ２を形成するのであるが、以降の工程は、実施の形態１と同様であるため、概略のみを述べる。
【０１３８】
即ち、実施の形態１と同様に、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含む低誘電絶縁膜２６ｂ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０１３９】
次いで、実施の形態１と同様に、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。
【０１４０】
次に、実施の形態１と同様に、第２層配線Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、タングステン膜ＣＭ２を形成する。
【０１４１】
この後、図２５に示すように、低誘電絶縁膜２６ｂおよびタングステン膜ＣＭ２上に、絶縁膜として例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これらの膜は、ＴＥＯＳ膜２４ａ、２４ｃおよびＳｉＯＣ膜２４ｂと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜３０ｂを形成する。この膜は、低誘電絶縁膜２２ｂと同様に形成する。
【０１４２】
次いで、前記４層の絶縁膜中に、配線溝ＨＭ２およびコンタクトホールＣ２と同様に、配線溝およびコンタクトホールを形成するのであるが、これらの図示は省略する。
【０１４３】
このように本実施の形態によれば、配線溝ＨＭ２およびコンタクトホールＣ２を４層の絶縁膜（２４ａ、２４ｂ、２４ｃ、２６ｂ）中に形成したので、実施の形態１と比較し、形成工程を簡略化することができる。なお、同様に、第１層配線が形成される絶縁膜を、ＴＥＯＳ膜２２ａおよび低誘電絶縁膜２２ｂで構成し、実施の形態１で示したＴＥＯＳ膜２２ｃを省略してもよい。図２５は、２２ｃを省略した場合の図を示す。
【０１４４】
また、第１層配線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性を向上させることができる等の実施の形態１で説明した効果を得ることができる。
【０１４５】
（実施の形態３）
実施の形態１においては、絶縁膜２６およびＴＥＯＳ膜２４ｃ中に、第２層配線Ｍ２が埋め込まれる配線溝ＨＭ２を形成したが、この配線溝ＨＭ２を絶縁膜２６に形成してもよい。図２６は、本発明の実施の形態３である半導体装置の製造方法を示す基板の要部断面図である。
【０１４６】
以下に、本発明の実施の形態である半導体装置をその製造方法に従って説明する。なお、第１層配線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工程までは、図１〜６を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１４７】
次いで、図２６に示すように、ＴＥＯＳ膜２２ｃおよびタングステン膜ＣＭ１上に、絶縁膜として例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成する。これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）の性質や形状は、実施の形態１において詳細に説明した通りである。
【０１４８】
これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）のうち、ＴＥＯＳ膜２４ａ、２４ｃおよびＳｉＯＣ膜２４ｂ中には、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成され、低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃ中には、配線溝ＨＭ２が形成される。
【０１４９】
次いで、実施の形態１と同様に、ＴＥＯＳ膜２６ｃ上に、例えば第２層配線形成領域が開口したハードマスク（図示せず）を形成し、さらに、ハードマスク上に、第１層配線と第２層配線との接続領域が開口したレジスト膜（図示せず）を形成する。
【０１５０】
次いで、レジスト膜をマスクに、絶縁膜２６（２６ｂおよび２６ｃ）、ＴＥＯＳ膜２４ｃおよびＳｉＯＣ膜２４ｂを除去することによりコンタクトホールＣ２を形成する。次いで、レジスト膜を除去した後、ハードマスクをマスクに、絶縁膜２６（２６ｂおよび２６ｃ）を除去することにより配線溝ＨＭ２を形成するとともに、コンタクトホールＣ２の底部のＴＥＯＳ膜２４ａを除去する。なお、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成してもよい。
【０１５１】
次いで、コンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１を例えばドライエッチング法を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０１５２】
次いで、第２層配線Ｍ２およびプラグ（接続部）Ｐ２を形成するのであるが、以降の工程は、実施の形態１と同様であるため、概略のみを述べる。
【０１５３】
即ち、実施の形態１と同様に、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０１５４】
次いで、実施の形態１と同様に、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。
【０１５５】
次に、実施の形態１と同様に、第２層配線Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、タングステン膜ＣＭ２を形成する。
【０１５６】
この後、図２６に示すように、ＴＥＯＳ膜２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これらの膜は、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ａ、２４ｃと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜３０ｂおよびＴＥＯＳ膜（図示せず）を順次形成する。これらの膜は、低誘電絶縁膜２２ｂおよびＴＥＯＳ膜２２ｃと同様に形成する。
【０１５７】
次いで、前記５層の絶縁膜中に、配線溝ＨＭ２およびコンタクトホールＣ２と同様に、配線溝およびコンタクトホールを形成するのであるが、これらの図示は省略する。
【０１５８】
このように、配線溝ＨＭ２を絶縁膜（２６）中に形成することもできる。
【０１５９】
また、本実施の形態によっても、第１層配線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去しているので、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性を向上させることができる等の実施の形態１で説明した効果を得ることができる。
【０１６０】
（実施の形態４）
実施の形態２においては、配線Ｍ１、Ｍ２等上にタングステン膜ＣＭ１、ＣＭ２等を形成することにより、配線を構成する銅の絶縁膜中への拡散を防止し、また、酸化シリコン膜等と銅膜との接触による酸化物の形成等を防止したが、このタングステン膜上に、さらに薄い窒化シリコン膜を形成することにより銅の拡散や酸化の防止を強化してもよい。図２７は、本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【０１６１】
以下に、本発明の実施の形態である半導体装置をその製造方法に従って説明する。なお、第１層配線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工程までは、図１〜６を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１６２】
次いで、図２７に示すように、銅の拡散や酸化防止膜として例えば窒化シリコン膜４０１をＣＶＤ法により堆積する。この窒化シリコン膜の膜厚は、２０ｎｍ以下とする。これは、実施の形態１で詳細に説明したように、誘電率の大きい窒化シリコン膜の膜厚をできるだけ小さくして、配線間に存在する絶縁膜の実効的な誘電率を低減するためである。
【０１６３】
次いで、窒化シリコン膜４０１上に、絶縁膜として例えばＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成する。これらの４層の膜（２４ｂ、２４ｃ、２６ｂ、２６ｃ）の性質や形状は、実施の形態１において詳細に説明した通りである。
【０１６４】
これらの４層の膜（２４ｂ、２４ｃ、２６ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂおよび窒化シリコン膜４０１中には、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃ中には、配線溝ＨＭ２が形成される。
【０１６５】
次いで、実施の形態１と同様に、ＴＥＯＳ膜２６ｃ上に、例えば第２層配線形成領域が開口したハードマスク（図示せず）を形成し、さらに、ハードマスク上に、第１層配線と第２層配線との接続領域が開口したレジスト膜（図示せず）を形成する。
【０１６６】
次いで、レジスト膜をマスクに、絶縁膜２６および絶縁膜２４のうちＴＥＯＳ膜２４ｃおよびＳｉＯＣ膜２４ｂを除去することによりコンタクトホールＣ２を形成する。次いで、レジスト膜を除去した後、ハードマスクをマスクに、絶縁膜２６（２６ｂおよび２６ｃ）およびＴＥＯＳ膜２４ｃを除去することにより配線溝ＨＭ２を形成する。なお、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成してもよい。
【０１６７】
次いで、コンタクトホールＣ２の底部に露出している窒化シリコン膜４０１およびその下層のタングステン膜ＣＭ１を例えばドライエッチング法を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０１６８】
次いで、第２層配線Ｍ２およびプラグ（接続部）Ｐ２を形成するのであるが、以降の工程は、実施の形態１と同様であるため、概略のみを述べる。
【０１６９】
即ち、実施の形態１と同様に、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０１７０】
次いで、実施の形態１と同様に、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。
【０１７１】
次に、実施の形態１と同様に、第２層配線Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、タングステン膜ＣＭ２を形成する。次いで、タングステン膜ＣＭ２上に、さらに銅の拡散や酸化防止膜として例えば窒化シリコン膜４０２をＣＶＤ法により堆積する。この窒化シリコン膜の膜厚も、２０ｎｍ以下とする。
【０１７２】
この後、図２７に示すように、窒化シリコン膜４０２上に、絶縁膜として例えばＳｉＯＣ膜２８ｂおよびＴＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これらの膜は、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜３０ｂおよびＴＥＯＳ膜（図示せず）を順次形成する。これらの膜は、低誘電絶縁膜２２ｂおよびＴＥＯＳ膜２２ｃと同様に形成する。
【０１７３】
次いで、これらの絶縁膜中に、配線溝ＨＭ２およびコンタクトホールＣ２と同様に、配線溝およびコンタクトホールを形成するのであるが、これらの図示は省略する。
【０１７４】
このように本実施の形態によれば、タングステン膜ＣＭ１、ＣＭ２上にさらに、薄い窒化シリコン膜４０１、４０２を形成したので、銅の拡散や酸化の防止を強化することができる。また、この窒化シリコン膜４０１、４０２の膜厚を２０ｎｍ以下とすることで、配線間に存在する絶縁膜の実効的な誘電率を低減することができる。
【０１７５】
また、第１層配線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性を向上させることができる等の実施の形態１で説明した効果を得ることができる。
【０１７６】
（実施の形態５）
実施の形態１においては、配線Ｍ１、Ｍ２が埋め込まれる絶縁膜の最上層をＴＥＯＳ膜２２ｃ、２６ｃとしたが、これを窒化シリコン膜としてもよい。また、これを窒化シリコン膜に対して比較的誘電率が低いバリア絶縁膜であるＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等としてもよい。これらの膜の形成方法として、例えば、トリメトキシシランと一酸化二窒素（Ｎ２Ｏ）を用いたＣＶＤ法により低誘電絶縁膜を形成することができる。この場合の膜組成は、主にＳｉＯＮである（この膜をＴＭＳ膜という）。あるいは、トリメチルシランを用いてＳｉＣ膜を形成したり、トリメチルシランとアンモニアを用いてＳｉＣＮ膜を形成することもできる。
【０１７７】
すなわち、実施の形態１におけるＴＥＯＳ膜２２ｃ、２６ｃを、窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等のバリア絶縁膜５０１、５０２にしたのが本実施の形態５である。
【０１７８】
図２８は、本発明の実施の形態５である半導体装置の製造方法を示す基板の要部断面図である。
【０１７９】
以下に、本発明の実施の形態である半導体装置をその製造方法に従って説明する。なお、酸化シリコン膜２０およびこの膜中に埋め込まれたプラグＰ１の形成工程までは、図１を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１８０】
次いで、図２８に示すように、酸化シリコン膜２０およびプラグＰ１上に、実施の形態１と同様に、絶縁膜として例えばＴＥＯＳ膜２２ａを形成し、次いで、ＴＥＯＳ膜２２ａ上に、低誘電絶縁膜２２ｂを塗布し、熱処理を施す。なお、低誘電絶縁膜を、ＣＶＤ法により形成することもできる。
【０１８１】
次いで、低誘電絶縁膜２２ｂ上に、銅の拡散や酸化の防止膜として例えば窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等のバリア絶縁膜５０１をＣＶＤ法により形成する。
【０１８２】
このように、低誘電絶縁膜２２ｂをＣＶＤ法で形成された膜（２２ａ、５０１）で挟み込むのは、これらの積層膜の機械的強度を確保するためである。また、これらＴＥＯＳ膜２２ａ、低誘電絶縁膜２２ｂおよび窒化シリコン膜等のバリア絶縁膜５０１の３層の絶縁膜（２２）中に配線溝ＨＭ１が形成される。
【０１８３】
次いで、第１層配線形成予定領域の絶縁膜２２（２２ａ、２２ｂ、５０１）をフォトリソグラフィーおよびドライエッチング技術を用いて除去することにより配線溝ＨＭ１を形成する。この配線溝ＨＭ１の深さは、例えば０．２５μｍで、幅は、例えば０．１８μｍである。
【０１８４】
次に、配線溝ＨＭ１内を含む絶縁膜２２上に、実施の形態１と同様に、バリア膜Ｍ１ａを例えばスパッタ法により堆積し、バリア膜Ｍ１ａ上に、電界メッキ用のシード膜として薄い銅膜Ｍ１ｂを例えばイオン化スパッタ法を用いて形成する。次いで、例えば電界メッキ法により、銅膜Ｍ１ｂ上に銅膜Ｍ１ｃを形成する。この際、配線溝ＨＭ１を埋め込むように銅膜Ｍ１ｃを形成する。
【０１８５】
次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ１外部の銅膜Ｍ１ｃ、Ｍ１ｂおよびバリア膜Ｍ１ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜Ｍ１ｃ、Ｍ１ｂおよびバリア膜Ｍ１ａから成る第１層配線Ｍ１を形成する。この際、第１層配線Ｍ１の形成領域以外の領域には、窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜である５０１が露出している。この後、さらに、還元雰囲気下において基板１にアニール（熱処理）を施す。
【０１８６】
次に、実施の形態１と同様に、第１層配線Ｍ１上にキャップ導電性膜として例えばタングステン（Ｗ）を選択成長もしくは優先成長させることにより、第１層配線Ｍ１上に２〜２０ｎｍ程度のタングステン膜ＣＭ１を形成する。なお、タングステン膜ＣＭ１の成膜に先立ち、洗浄や水素処理を行ってもよい。また、タングステン膜ＣＭ１形成後に、洗浄を行ってもよい。
【０１８７】
次いで、窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜であるバリア絶縁膜５０１およびタングステン膜ＣＭ１上に、絶縁膜として例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂを形成し、さらに、その上部に窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜であるバリア絶縁膜５０１と同様に窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜であるバリア絶縁膜５０２を形成する。これらの膜のうち、２４ａ、２４ｂ、２４ｃおよび２６ｂの性質や形状は、実施の形態１において詳細に説明した通りである。
【０１８８】
これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、５０２）のうち、ＴＥＯＳ膜２４ａおよびＳｉＯＣ膜２４ｂ中には、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、低誘電絶縁膜２６ｂおよび窒化シリコン膜５０２中には、配線溝ＨＭ２が形成される。
【０１８９】
次いで、実施の形態１と同様に、バリア絶縁膜５０２上に、例えば第２層配線形成領域が開口したハードマスク（図示せず）を形成し、さらに、ハードマスク上に、第１層配線と第２層配線との接続領域が開口したレジスト膜（図示せず）を形成する。
【０１９０】
次いで、レジスト膜をマスクに、絶縁膜２６（５０２および２６ｂ）およびＴＥＯＳ膜２４ｃおよびＳｉＯＣ膜２４ｂを除去することによりコンタクトホールＣ２を形成する。次いで、レジスト膜を除去した後、ハードマスクをマスクに、絶縁膜２６（５０２および２６ｂ）およびＴＥＯＳ膜２４ｃを除去することにより配線溝ＨＭ２を形成するとともに、コンタクトホールＣ２の底部のＴＥＯＳ膜２４ａを除去する。なお、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成してもよい。
【０１９１】
次いで、コンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１を例えばドライエッチング法を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０１９２】
次いで、第２層配線Ｍ２およびプラグ（接続部）Ｐ２を形成するのであるが、以降の工程は、実施の形態１と同様であるため、概略のみを述べる。
【０１９３】
即ち、実施の形態１と同様に、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含む窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜であるバリア絶縁膜５０２上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０１９４】
次いで、実施の形態１と同様に、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。
【０１９５】
次に、実施の形態１と同様に、第２層配線Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、タングステン膜ＣＭ２を形成する。
【０１９６】
この後、図２８に示すように、バリア絶縁膜５０２およびタングステン膜ＣＭ２上に、絶縁膜として例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これらの膜は、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ａ、２４ｃと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜３０ｂおよび窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜（図示せず）を順次形成する。これらの膜は、低誘電絶縁膜２２ｂおよび窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜であるバリア絶縁膜５０２と同様に形成する。
【０１９７】
次いで、前記５層の絶縁膜中に、配線溝ＨＭ２およびコンタクトホールＣ２と同様に、配線溝およびコンタクトホールを形成するのであるが、これらの図示は省略する。
【０１９８】
このように本実施の形態によれば、配線Ｍ１、Ｍ２が埋め込まれる絶縁膜の最上層を窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等のバリア絶縁膜５０１、５０２としたので、例えば、コンタクトホールＣ２の形成時において、マスクずれが生じ、コンタクトホールＣ２（プラグＰ２）のパターンが、第１層配線Ｍ１上を越えて窒化シリコン膜５０１上に至ったとしても、このバリア絶縁膜５０１によって、プラグＰ２を構成する銅膜から銅が拡散することを防止でき、また、銅膜と酸化シリコン膜（低誘電絶縁膜２２ｂ）とが接することによる銅膜の酸化を防止することができる。なお、配線間に存在する絶縁膜の実効的な誘電率を低減するため、バリア絶縁膜の膜厚は、できるだけ小さい方が好ましい。
【０１９９】
すなわち、図２８に示すように、配線の高密度化、高集積化のため第１層配線Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくなるように設計した場合は、第１層配線Ｍ１とコンタクトホールＣ２との間で合わせ余裕によるマスクの合わせずれが生じるが、この合わせずれが生じた場合においても、コンタクトホールＣ２の底部にはバリア絶縁膜５０１が形成されているので、プラグＰ２を構成する銅膜から銅がコンタクトホールＣ２の底部を介して絶縁膜２２ｂへ拡散することを防止することができる。
【０２００】
このように、合わせずれが生じた場合においても、コンタクトホールＣ２の底部において銅の拡散のバリア性を確保できるので、第１層配線Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくなるように設計でき、配線の信頼性を確保したまま配線の高密度化、高集積化を図ることができる。
【０２０１】
また、第１層配線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性を向上させることができる等の実施の形態１で説明した効果を得ることができる。
【０２０２】
（実施の形態６）
実施の形態１においては、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去した後、銅膜ＰＭ２ｂ、ＰＭ２ｃを形成したが、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去せず、第２層配線Ｍ２とプラグＰ２との間に残存させてもよい。図２９および図３０は、本発明の実施の形態６である半導体装置の製造方法を示す基板の要部断面図である。
【０２０３】
以下に、本発明の実施の形態である半導体装置をその製造方法に従って説明する。なお、第１層配線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工程までは、図１〜６を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。なお、以下に示す図２９中においては、酸化シリコン膜２０中のプラグＰ１が省略されている（図３０〜図３２についても同じ）。
【０２０４】
次いで、図２９に示すように、基板１（タングステン膜ＣＭ１）上に、絶縁膜として例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成する。これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）の性質や形状は、実施の形態１において詳細に説明した通りである。
【０２０５】
これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ａには、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、２６ｃおよび低誘電絶縁膜２６ｂ中には、配線溝ＨＭ２が形成される。
【０２０６】
次いで、実施の形態１と同様に、ＴＥＯＳ膜２６ｃ上に、例えば第２層配線形成領域が開口したハードマスク（図９と同様）を形成し、さらに、ハードマスク上に、第１層配線と第２層配線との接続領域が開口したレジスト膜（図１０と同様）を形成する。
【０２０７】
次いで、レジスト膜をマスクに、ＴＥＯＳ膜２６ｃ、低誘電絶縁膜２６ｂおよび絶縁膜２４のうち、ＴＥＯＳ膜２４ｃ、２４ａおよびＳｉＯＣ膜２４ｂを除去することによりコンタクトホールＣ２を形成する（図１０と同様）。次いで、レジスト膜を除去した後、ハードマスクをマスクに、ＴＥＯＳ膜２６ｃ、２４ｃおよび低誘電絶縁膜２６ｂを除去することにより配線溝ＨＭ２を形成する（図１１と同様）。なお、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成してもよい。
【０２０８】
次いで、コンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１を例えばドライエッチング法を用いて除去し、銅膜Ｍ１ｃを露出させる（図１２と同様）。なお、タングステン膜ＣＭ１を完全に除去してもよいが、例えば、コンタクトホール底部に不連続なタングステン膜を残存させてもよい。
【０２０９】
次いで、実施の形態１と同様に、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０２１０】
次に、実施の形態１と同様に、バリア膜ＰＭ２ａ上に、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。
【０２１１】
次に、実施の形態１と同様に、第２層配線Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、タングステン膜ＣＭ２を形成する。
【０２１２】
この後、図２９に示すように、ＴＥＯＳ膜２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として例えばＴＥＯＳ膜２８ａ等の絶縁膜を堆積する。
【０２１３】
このように、第１層配線Ｍ１とプラグ（接続部）Ｐ２の接続部分であるコンタクトホールＣ２の底部において、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａ又はタングステン膜ＣＭ１のうち、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａが形成されていない。すなわち、コンタクトホールＣ２の底部のタングステン膜ＣＭ１のみが除去され、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａを除去する工程を削除できるので、実施の形態１に比べて製造工程を低減することができる。
【０２１４】
また、本実施の形態によれば、第１層配線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１を除去したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができる。なお、第１層配線Ｍ１とプラグＰ２との間にバリア膜ＰＭ２ａが介在するので、その効果は低減され得るが、エレクトロマイグレーション特性の向上等の実施の形態１で説明した効果を得ることができる。なお、バリア膜ＰＭ２ａの表面をエッチングすることにより、その膜厚を小さくした後、銅膜ＰＭ２ｂを堆積してもよい。
【０２１５】
次に、本実施の形態６を、配線の高密度化、高集積化のため第１層配線Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくなるように設計した場合に適用した例を図３７を用いて説明する。図３７に示すように、配線の高密度化、高集積化のため第１層配線Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくなるように設計した場合は、コンタクトホールＣ２の形成時において、合わせずれによりマスクずれが生じ、コンタクトホールＣ２のパターンが、第１層配線Ｍ１上を越えて低誘電絶縁膜２２ｃ上にかかるように形成されるが、コンタクトホールＣ２側壁および底部にバリア膜ＰＭ２ａが形成されているので、コンタクトホールＣ２底部においてプラグＰ２を構成する銅膜から銅が絶縁膜２２ｃへ拡散することを防止できる。また、銅膜と酸化シリコン膜（ＴＥＯＳ膜２２ｃ）とが接することによる銅膜の酸化を防止することができる。
【０２１６】
すなわち、合わせずれが生じた場合においても、コンタクトホールＣ２の底部において銅の拡散のバリア性を確保できるので、第１層配線Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくなるように設計でき、配線の信頼性を確保したまま配線の高密度化、高集積化を図ることができる。また、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａを除去する工程を削除できるので、実施の形態１に比べて製造工程を低減することができる。
【０２１７】
また、図３０に示すように、第１層配線Ｍ１とプラグＰ２との間に介在するバリア膜ＰＭ２ａを不連続な膜としてもよい。
【０２１８】
すなわち、バリア膜ＰＭ２ａは、コンタクトホールＣ２の底部において、底面全面に一様に形成されているのではなく、部分的に形成されおり、形成されていない部分では銅膜Ｍ１ｃ,Ｍ１ｂと銅膜ＰＭ２ｂ, ＰＭ２ｃとが直接接触するように不連続な膜として構成される。
【０２１９】
このように、第１層配線Ｍ１とプラグ（接続部）Ｐ２の接続部分であるコンタクトホールＣ２の底部において、銅膜の拡散防止用のバリア材が不連続な膜として構成されている。
【０２２０】
このような不連続な膜を形成する方法としては、例えば配線溝ＨＭ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａを形成する際、コンタクトホールＣ２の底部においてごく薄い膜厚のバリア膜が形成されるよう成膜条件を制御する方法がある。
【０２２１】
また、例えば、前述のように、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積した後、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去する際、かかる部位のバリア膜が完全には除去されないよう、エッチング条件を制御する方法がある。
【０２２２】
このように、第１層配線Ｍ１とプラグＰ２との間に介在するバリア膜ＰＭ２ａを不連続な膜とすれば、さらに、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができる。また、バリア膜ＰＭ２ａの不連続部を介し、銅の移動が可能となりエレクトロマイグレーション特性の向上等の実施の形態１で説明した効果を得ることができる。
【０２２３】
（実施の形態７）
実施の形態１においては、コンタクトホールＣ２底部のタングステン膜ＣＭ１を除去した後、銅膜ＰＭ２ｂ、ＰＭ２ｃを形成したが、コンタクトホールＣ２底部のタングステン膜ＣＭ１を除去せず、第２層配線Ｍ２とプラグＰ２との間に残存させてもよい。図３１は、本発明の実施の形態７である半導体装置の製造方法を示す基板の要部断面図である。
【０２２４】
以下に、本発明の実施の形態である半導体装置をその製造方法に従って説明する。なお、第１層配線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工程までは、図１〜６を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０２２５】
次いで、図３１に示すように、基板１（タングステン膜ＣＭ１）上に、絶縁膜として例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成する。これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）の性質や形状は、実施の形態１において詳細に説明した通りである。
【０２２６】
これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ａには、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、２６ｃおよび低誘電絶縁膜２６ｂ中には、配線溝ＨＭ２が形成される。
【０２２７】
次いで、実施の形態１と同様に、ＴＥＯＳ膜２６ｃ上に、例えば第２層配線形成領域が開口したハードマスク（図９と同様）を形成し、さらに、ハードマスク上に、第１層配線と第２層配線との接続領域が開口したレジスト膜（図１０と同様）を形成する。
【０２２８】
次いで、レジスト膜をマスクに、ＴＥＯＳ膜２６ｃ、低誘電絶縁膜２６ｂ、ＴＥＯＳ膜２４ｃ、２４ａおよびＳｉＯＣ膜２４ｂを除去することによりコンタクトホールＣ２を形成する（図１０と同様）。次いで、レジスト膜を除去した後、ハードマスクをマスクに、ＴＥＯＳ膜２６ｃ、２４ｃおよび低誘電絶縁膜２６ｂを除去することにより配線溝ＨＭ２を形成する。なお、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成してもよい（図１１と同様）。次にハードマスクＭＫを除去し、コンタクトホールＣ２の底部には、タングステン膜ＣＭ１が露出している状態で、第２層配線Ｍ２およびプラグ（接続部）Ｐ２を形成するのであるが、以降の工程は、実施の形態１と同様であるため、概略のみを述べる。
【０２２９】
即ち、実施の形態１と同様に、配線溝ＨＭ２およびタングステン膜ＣＭ１が露出しているコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０２３０】
次いで、実施の形態１と同様に、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。
【０２３１】
次に、実施の形態１と同様に、第２層配線Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成長させることにより、タングステン膜ＣＭ２を形成する。
【０２３２】
この後、図３１に示すように、ＴＥＯＳ膜２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として例えばＴＥＯＳ膜２８ａ等の絶縁膜を堆積する。
【０２３３】
このように本実施の形態によれば、第１層配線Ｍ１とプラグＰ２との間のバリア膜ＰＭ２ａを除去したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができる。なお、第１層配線Ｍ１とプラグＰ２との間にタングステン膜ＣＭ１が介在するので、その効果は低減され得るが、エレクトロマイグレーション特性の向上等の実施の形態１で説明した効果を得ることができる。
【０２３４】
このように、第１層配線Ｍ１とプラグ（接続部）Ｐ２の接続部分であるコンタクトホールＣ２の底部において、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａ又はタングステン膜ＣＭ１のうち、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａが形成されていない。すなわち、コンタクトホールＣ２の底部のバリア膜ＰＭ２ａのみが除去され、コンタクトホールＣ２の底部のタングステン膜ＣＭ１を除去する工程を削除できるので、実施の形態１に比べて製造工程を低減することができる。
【０２３５】
次に、本実施の形態７を、配線の高密度化、高集積化のため第１層配線Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくなるように設計した場合に適用した例を図３８を用いて説明する。図３８に示すように絶縁膜２２は、実施の形態５と同様に構成される。すなわち、図３８に示すように、実施の形態５と同様に酸化シリコン膜２０およびプラグＰ１上に、実施の形態１と同様に、絶縁膜として例えばＴＥＯＳ膜２２ａを形成し、次いで、ＴＥＯＳ膜２２ａ上に低誘電絶縁膜２２ｂを塗布し、熱処理を施す。なお、低誘電絶縁膜を、ＣＶＤ法により形成することもできる。
【０２３６】
次いで、低誘電絶縁膜２２ｂ上に、銅の拡散や酸化の防止膜として例えば窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等のバリア絶縁膜５０１をＣＶＤ法により形成する。
【０２３７】
以後の製造工程は上述した本実施の形態７において図３１を参照しながら説明した製造工程と同様であるため省略する。
【０２３８】
このように、配線Ｍ１が埋め込まれる絶縁膜の最上層をバリア絶縁膜５０１としたので、例えば、コンタクトホールＣ２の形成時において、マスクずれが生じ、コンタクトホールＣ２のパターンが、第１層配線Ｍ１上を越えてバリア絶縁膜５０１上に至ったとしても、コンタクトホールＣ２の底部のバリア絶縁膜５０１によって、プラグＰ２を構成する銅膜から銅が絶縁膜２２ｂへ拡散することを防止でき、また、銅膜と酸化シリコン膜（低誘電絶縁膜２２ｂ）とが接することによる銅膜の酸化を防止することができる。なお、配線間に存在する絶縁膜の実効的な誘電率を低減するため、窒化シリコン膜の膜厚は、できるだけ小さいほうが好ましい。
【０２３９】
すなわち、合わせずれが生じた場合においても、コンタクトホールＣ２の底部において銅の拡散のバリア性を確保できるので、第１層配線Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくなるように設計でき、配線の信頼性を確保したまま配線の高密度化、高集積化を図ることができる。また、コンタクトホールＣ２の底部のタングステン膜ＣＭ１を除去する工程を削除できるので、実施の形態１に比べて製造工程を低減することができる。
【０２４０】
（実施の形態８）
実施の形態１においては、配線Ｍ１、Ｍ２等上にキャップ導電性膜として単層のタングステン膜ＣＭ１、ＣＭ２等を形成したが、このキャップ導電性膜を積層膜としてもよい。図３２は、本発明の実施の形態８である半導体装置の製造方法を示す基板の要部断面図である。
【０２４１】
以下に、本発明の実施の形態である半導体装置をその製造方法に従って説明する。なお、第１層配線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工程までは、図１〜６を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０２４２】
次いで、図３２に示すように、窒素雰囲気で処理することによりタングステン膜ＣＭ１を窒化タングステン膜ＣＭ１ａとした後、窒化タングステン膜ＣＭ１ａ上に実施の形態１と同様に、タングステン（Ｗ）を選択成長もしくは優先成長させることにより、タングステン膜ＣＭ１ｂを形成する。この窒化タングステン膜ＣＭ１ａとタングステン膜ＣＭ１ｂとでキャップ導電性膜８０１を構成する。
【０２４３】
次いで、基板１（タングステン膜ＣＭ１ｂ）上に、絶縁膜として例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成する。これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）の性質や形状は、実施の形態１において詳細に説明した通りである。
【０２４４】
これらの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ａには、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するためのコンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、２６ｃおよび低誘電絶縁膜２６ｂ中には、配線溝ＨＭ２が形成される。
【０２４５】
次いで、実施の形態１と同様に、ＴＥＯＳ膜２６ｃ上に、例えば第２層配線形成領域が開口したハードマスク（図示せず）を形成し、さらに、ハードマスク上に、第１層配線と第２層配線との接続領域が開口したレジスト膜（図示せず）を形成する。
【０２４６】
次いで、レジスト膜をマスクに、ＴＥＯＳ膜２６ｃ、低誘電絶縁膜２６ｂ、ＴＥＯＳ膜２４ｃ、２４ａおよびＳｉＯＣ膜２４ｂを除去することによりコンタクトホールＣ２を形成する。次いで、レジスト膜を除去した後、ハードマスクをマスクに、ＴＥＯＳ膜２６ｃ、２４ｃおよび低誘電絶縁膜２６ｂを除去することにより配線溝ＨＭ２を形成する。なお、配線溝ＨＭ２を形成した後、コンタクトホールＣ２を形成してもよい。
【０２４７】
次いで、コンタクトホールＣ２の底部に露出しているタングステン膜ＣＭ１ｂおよびその下層の窒化タングステン膜ＣＭ１ａを例えばドライエッチング法を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０２４８】
次いで、第２層配線Ｍ２およびプラグ（接続部）Ｐ２を形成するのであるが、以降の工程は、実施の形態１と同様であるため、概略のみを述べる。
【０２４９】
即ち、実施の形態１と同様に、配線溝ＨＭ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ程度、コンタクトホールＣ２の底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０２５０】
次いで、実施の形態１と同様に、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下において基板１にアニール（熱処理）を施した後、配線溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバック法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接続するプラグ（接続部）Ｐ２を形成する。
【０２５１】
次に、実施の形態１と同様に、第２層配線Ｍ２上に、窒化タングステン膜ＣＭ１ａおよびタングステン膜ＣＭ１ｂと同様に、窒化タングステン膜ＣＭ２ａおよびタングステン膜ＣＭ２ｂを形成する。
【０２５２】
この後、図３２に示すように、ＴＥＯＳ膜２６ｃおよびタングステン膜ＣＭ２ｂ上に、絶縁膜として例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。さらに、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を用いた低誘電絶縁膜３０ｂおよびＴＥＯＳ膜（図示せず）を順次形成する。
【０２５３】
次いで、前記５層の絶縁膜中に、配線溝ＨＭ２およびコンタクトホールＣ２と同様に、配線溝およびコンタクトホールを形成するのであるが、これらの図示は省略する。
【０２５４】
このように配線上のキャップ導電性膜８０１、８０２を積層膜とすることができる。
【０２５５】
また、本実施の形態によれば、第１層配線Ｍ１とプラグＰ２との間の窒化タングステン膜ＣＭ１ａ、タングステン膜ＣＭ１ｂおよびバリア膜ＰＭ２ａを除去したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性を向上させることができる等の実施の形態１で説明した効果を得ることができる。
【０２５６】
（実施の形態９）
実施の形態１においては、コンタクトホールの直径とその下層の配線幅とをほぼ同じ大きさとしたが、下層の配線幅をコンタクトホールの直径より大きくしてもよいし、また、配線の一部にコンタクトホールの直径より大きい接続領域を設けてもよい。
【０２５７】
例えば、実施の形態１においては、図２２等に示したように、コンタクトホール（例えば、Ｃ２）の直径とその下層の配線幅（例えば、Ｍ１の幅）とがほぼ同じ大きさである。図３３に、第１層配線Ｍ１と、第２層配線Ｍ２およびこれらを接続するプラグＰ２のパターンを示す。図３４は、図３３のＣ−Ｃ’断面図である。図３４に示すように、プラグＰ２がその内部に形成されるコンタクトホール（Ｃ２）と、第２層配線Ｍ２がその内部に形成される配線溝（ＨＭ２）の側壁や底面には、バリア膜ＰＭ２ａが形成されている。また、図３４に示す断面には表れないが、第１層配線Ｍ１の表面には、キャップ導電性膜としてタングステン膜ＣＭ１が形成されている。しかしながら、プラグＰ２と配線Ｍ１との間のバリア膜ＰＭ２ａおよびタングステン膜ＣＭ１は、除去されているので、プラグＰ２と配線Ｍ１との間の接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性の向上等の実施の形態１で説明した効果を得ることができる。
【０２５８】
これに対して、図３５に示すように、第１層配線Ｍ１の端部に接続領域Ｍ９０１を設けてもよい。この接続領域Ｍ９０１は、第１層配線Ｍ１の幅より大きく形成されている。また、第２層配線Ｍ２の端部にも接続領域Ｍ９０２が設けられている。図３５は、本実施の形態の第１層配線Ｍ１と、第２層配線Ｍ２およびこれらを接続するプラグＰ２のパターンを示す図である。また、図３６は、図３５のＣ−Ｃ’断面図である。図３６に示すように、プラグＰ２がその内部に形成されるコンタクトホール（Ｃ２）と、第２層配線Ｍ２がその内部に形成される配線溝（ＨＭ２）の側壁や底面には、バリア膜ＰＭ２ａが形成されている。また、第１層配線Ｍ１の表面には、キャップ導電性膜としてタングステン膜ＣＭ１が形成されており、接続領域Ｍ９０１の外周表面には、キャップ導電性膜としてタングステン膜ＣＭ１が残存する。
【０２５９】
この場合も、プラグＰ２と配線Ｍ１との間のバリア膜ＰＭ２ａおよびタングステン膜ＣＭ１は、除去されているので、プラグＰ２と配線Ｍ１との間の接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性の向上等の実施の形態１で説明した効果を得ることができる。
【０２６０】
このように、配線中に幅の広い接続領域Ｍ９０１、Ｍ９０２を設けた場合は、その上部に形成されるプラグや配線パターンとの合わせ余裕を確保することができる。
【０２６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２６２】
特に、本実施の形態１〜９においては、デュアルダマシン法を用いて、例えば第２層配線Ｍ２および接続部（プラグ）Ｐ２等を形成したが、シングルダマシン法を用いて第２層配線Ｍ２と接続部（プラグ）Ｐ２とを別工程で形成してもよい。この場合も、プラグＰ２の下層の第１層配線Ｍ１表面のキャップ導電性膜やプラグＰ２底部のバリア膜を除去することにより、接触抵抗の低減を図ることができ、また、エレクトロマイグレーション特性の向上等を図ることができる。
【０２６３】
また、本実施の形態５に示したバリア絶縁膜５０１を有する絶縁膜２２を他の実施の形態２〜４及び６〜９に適用してもよい。これにより合わせずれが生じた場合においても、コンタクトホールＣ２の底部において銅の拡散のバリア性を確保できるので、第１層配線Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくなるように設計でき、配線の信頼性を確保したまま配線の高密度化、高集積化を図ることができる。
【０２６４】
また、本実施の形態２〜４に示したに示した絶縁膜２２，２４，２６を他の実施の形態６〜９に適用してもよい。
【０２６５】
また、本実施の形態１等においては、半導体素子の例としてＭＩＳＦＥＴＱｎを挙げたが、これらＭＩＳＦＥＴに限られず、バイポーラトランジスタ等他の素子を形成することもできる。
【０２６６】
また、本実施の形態６においては、第１層配線Ｍ１とプラグ（接続部）Ｐ２の接続部分であるコンタクトホールＣ２の底部において、不連続な膜として構成されたバリア材としてバリア膜ＰＭ２ａを開示したが、これに限らず、不連続な膜として構成されたバリア材をタングステン膜ＣＭ１で形成しても良いし、バリア膜ＰＭ２ａとタングステン膜ＣＭ１の両方で形成してもよい。
【産業上の利用可能性】
【０２６７】
本発明は、半導体装置およびその製造技術に適用して好適なものである。
【図面の簡単な説明】
【０２６８】
【図１】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部平面図である。
【図２２】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部平面図である。
【図２３】本発明の実施の形態１である半導体装置の製造方法を示した基板の要部平面図である。
【図２４】本発明の実施の形態２である半導体装置の製造方法を示した基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体装置の製造方法を示した基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体装置の製造方法を示した基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体装置の製造方法を示した基板の要部断面図である。
【図２８】本発明の実施の形態５である半導体装置の製造方法を示した基板の要部断面図である。
【図２９】本発明の実施の形態６である半導体装置の製造方法を示した基板の要部断面図である。
【図３０】本発明の実施の形態６である半導体装置の製造方法を示した基板の要部断面図である。
【図３１】本発明の実施の形態７である半導体装置の製造方法を示した基板の要部断面図である。
【図３２】本発明の実施の形態８である半導体装置の製造方法を示した基板の要部断面図である。
【図３３】本発明の実施の形態である半導体装置の製造方法を示した基板の要部平面図である。
【図３４】本発明の実施の形態である半導体装置の製造方法を示した基板の要部断面図である。
【図３５】本発明の実施の形態９である半導体装置の製造方法を示した基板の要部平面図である。
【図３６】本発明の実施の形態９である半導体装置の製造方法を示した基板の要部断面図である。
【図３７】本発明の実施の形態６である半導体装置の製造方法を示した基板の要部断面図である。
【図３８】本発明の実施の形態７である半導体装置の製造方法を示した基板の要部断面図である。
【符号の説明】
【０２６９】
１  半導体基板
１ａ  半導体領域
１ｂ  酸化シリコン膜
１ｃ  半導体領域
２  素子分離
８  ゲート絶縁膜
９  ゲート電極
９ａ  多結晶シリコン膜
９ｂ  ＷＮ膜
９ｃ  Ｗ膜
１１  ｎ−型半導体領域
１３  サイドウォールスペーサ
１４  ｎ＋型半導体領域
２０  酸化シリコン膜
２２  絶縁膜
２２ａ  ＴＥＯＳ膜（酸化シリコン膜）
２２ｂ  低誘電絶縁膜
２２ｃ  ＴＥＯＳ膜
２４  絶縁膜
２４ａ  ＴＥＯＳ膜
２４ｂ  ＳｉＯＣ膜
２４ｃ  ＴＥＯＳ膜
２６  絶縁膜
２６ｂ  低誘電絶縁膜
２６ｃ  ＴＥＯＳ膜
２８ａ  ＴＥＯＳ膜
２８ｂ  ＳｉＯＣ膜
２８ｃ  ＴＥＯＳ膜
３０ｂ  低誘電絶縁膜
３８  積層膜
４０１  窒化シリコン膜
４０２  窒化シリコン膜
５０１  バリア絶縁膜
５０２  バリア絶縁膜
８０１、８０２  キャップ導電性膜
Ｍ９０１、Ｍ９０２  接続領域
Ｃ１  コンタクトホール
Ｃ２  コンタクトホール
Ｃ３〜Ｃ５  コンタクトホール
ＣＭ１  タングステン膜
ＣＭ１ａ  窒化タングステン膜
ＣＭ１ｂ  タングステン膜
ＣＭ２  タングステン膜
ＣＭ２ａ  窒化タングステン膜
ＣＭ２ｂ  タングステン膜
ＣＭ３  タングステン膜
ＣＭ４  タングステン膜
ＨＭ１  配線溝
ＨＭ２  配線溝
ＨＭ３、ＨＭ４  配線溝
Ｍ１  第１層配線
Ｍ１ａ  バリア膜
Ｍ１ｂ  銅膜
Ｍ１ｃ  銅膜
Ｍ２  第２層配線
Ｍ３  第３層配線
Ｍ４  第４層配線
Ｍ５  第５層配線
Ｍ５ａ  バリア膜
Ｍ５ｂ  アルミニウム膜
ＭＫ  ハードマスク
Ｐ１  プラグ
Ｐ１ａ  窒化チタン膜
Ｐ１ｂ  Ｗ膜
Ｐ２  プラグ
Ｐ３  プラグ
Ｐ４  プラグ
ＰＭ２ａ  バリア膜
ＰＭ２ｂ  銅膜
ＰＭ２ｃ  銅膜
ＰＭ４ａ  バリア膜
ＰＭ４ｂ  銅膜
ＰＭ４ｃ  銅膜
ＰＭ５ａ  バリア膜
ＰＭ５ｂ  銅膜
ＰＭ５ｃ  銅膜
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｒ１  レジスト膜
【図１】
2006135363.tif 000003
【図２】
2006135363.tif 000004
【図３】
2006135363.tif 000005
【図４】
2006135363.tif 000006
【図５】
2006135363.tif 000007
【図６】
2006135363.tif 000008
【図７】
2006135363.tif 000009
【図８】
2006135363.tif 000010
【図９】
2006135363.tif 000011
【図１０】
2006135363.tif 000012
【図１１】
2006135363.tif 000013
【図１２】
2006135363.tif 000014
【図１３】
2006135363.tif 000015
【図１４】
2006135363.tif 000016
【図１５】
2006135363.tif 000017
【図１６】
2006135363.tif 000018
【図１７】
2006135363.tif 000019
【図１８】
2006135363.tif 000020
【図１９】
2006135363.tif 000021
【図２０】
2006135363.tif 000022
【図２１】
2006135363.tif 000023
【図２２】
2006135363.tif 000024
【図２３】
2006135363.tif 000025
【図２４】
2006135363.tif 000026
【図２５】
2006135363.tif 000027
【図２６】
2006135363.tif 000028
【図２７】
2006135363.tif 000029
【図２８】
2006135363.tif 000030
【図２９】
2006135363.tif 000031
【図３０】
2006135363.tif 000032
【図３１】
2006135363.tif 000033
【図３２】
2006135363.tif 000034
【図３３】
2006135363.tif 000035
【図３４】
2006135363.tif 000036
【図３５】
2006135363.tif 000037
【図３６】
2006135363.tif 000038
【図３７】
2006135363.tif 000039
【図３８】
2006135363.tif 000040