(57)【要約】【課題】  複数の異なる無鉛めっき層を外部接続端子に積層形成することにより、機能面からみた各合金めっきの欠点を補い、各合金めっきの長所を活かすことができる半導体装置を提供する。【解決手段】  半導体集積回路と、半導体集積回路を外部と接続する外部接続端子とを有する半導体装置であって、外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成され、積層めっきの内層となる第１層がビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金で構成され、かつ、積層めっきの表面層となる第２層が第１層と比較してスズ比率を高めたスズ合金、又は純スズで構成される。【選択図】  図３
2006100402.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有する半導体装置であって、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成され、前記積層めっきの内層となる第１層がビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金で構成され、かつ、前記積層めっきの表面層となる第２層が第１層と比較してスズ比率を高めたスズ合金、又は純スズで構成されることを特徴とする半導体装置。
【請求項２】
前記第２層が前記第１層と比較してめっき析出粒子を大きく形成したスズ合金、又は純スズで構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１層の厚さを前記第２層の厚さより小さく形成したことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有する半導体装置であって、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成され、前記積層めっきの内層となる第１層がビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金、又は純スズで構成され、かつ、前記積層めっきの表面層となる第２層が第１層と比較してめっき析出粒子を大きく形成してある、第１層と同一のスズ合金、又は純スズで構成されることを特徴とする半導体装置。
【請求項５】
前記第２層が前記第１層と比較してスズ比率を高めたスズ合金、又は純スズで構成されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１層の厚さを前記第２層の厚さより小さく形成したことを特徴とする請求項４又は５記載の半導体装置。
【請求項７】
半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有し、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成される半導体装置の製造方法であって、
前記積層めっきの内層となる第１層をビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金で形成する工程と、
前記積層めっきの表面層となる第２層を第１層と比較してスズ比率を高めたスズ合金、又は純スズで形成する工程と
からなり、少なくとも第１層と第２層を含む前記積層めっきは、同一のめっき処理槽にて処理条件を変更することにより形成されることを特徴とする半導体装置の製造方法。
【請求項８】
前記第２層の形成工程は、前記第１層と比較して前記第２層のめっき析出粒子が大きくなるように行われることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の無鉛めっき層を積層形成した外部接続端子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置をプリント基板上へ電気的および機械的に接続するため、はんだ付けによる接合方法が広く用いられている。はんだへの接続を容易にするため、半導体装置の外部接続端子上にはスズ又はスズ合金めっきが広く用いられている。なかでも一般的に用いられているのがスズ−鉛合金めっきであり、機能性、品質、コストなど優れた特性をもつ合金めっきである。また、二次実装で用いられるはんだ組成もスズ−鉛合金めっきが一般的であることから相性が良く、半導体装置の外部接続端子用に従来用いられているスズ−鉛合金めっきは、実装性並びに実装後の信頼性からみて優れている。
【０００３】
スズ−鉛めっきのプロセスは、素材（鉄−ニッケル合金、銅合金等）の前処理（エッチング、活性化等）を行った後、スズ、鉛の金属イオンを含む有機酸めっき浴を用いた電気めっき法により所定量をめっきする。スズと鉛は電極電位が近いことから組成比率のコントロールが容易であり、金属イオンをスズ−鉛合金のアノード板から供給できるため、低コストで提供できる。めっきの安定性、容易さ、コスト等の観点からも、他のスズ合金めっきにはない、優れた特性を備えている。
【０００４】
特許文献１には、上層無鉛めっき層と下層無鉛めっき層を積層形成したリードを有する半導体装置が提案されている。
【特許文献１】特開平１１−３３０３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年、地球環境保護の観点から鉛の有害性、特に地下水汚染による人体への影響が懸念されており、地球規模にて鉛を規制する動きが活発化してきている。最近では欧州で制定されたＲｏＨＳ指令のなかで鉛が規制対象物質のひとつとなったため、電子機器の無鉛化を進めることが緊急性を要している。
【０００６】
このような状況のなかで、半導体装置の外部接続端子上のスズ−鉛合金めっきも無鉛化が進められている。現状では、スズ−ビスマス合金、スズ−銀合金、スズ−銅合金等の無鉛めっきが開発、実用化されており、他にもスズ−亜鉛合金、スズ−インジウム合金等が無鉛めっきの候補として挙げられている。また、合金めっきではなく１００％スズの純スズめっきも無鉛めっきの一候補となっている。
【０００７】
既に実用化されている純スズ（スズ１００％）めっきについては、耐ウイスカ性の問題が残されている。純スズめっきの長所としては、めっき処理が容易かつ安価であることであり、この点では、過去の実績、並びに合金めっきではないことからスズ−鉛合金めっき以上に有利であるともいえる。しかしながら、耐ウイスカ性に対しては抑制させる第２元素が存在しないことにより最もウィスカが発生しやすいめっきとなる。ウィスカは市場にでてからの発生時期、規模等の予測ができず、重大な問題となる可能がある。
【０００８】
最近では、ウィスカが発生しにくい純スズめっきがいくつか発表されているが、ウィスカの発生メカニズムが完全に解明されていないこともあり、実験レベルでの成果にとどまっている。純スズめっきを採用するには大きなリスクを負う必要がある。
【０００９】
現在、無鉛めっきとして、スズ−ビスマス合金、スズ−銀合金、スズ−銅合金が主に実用化されている。めっき皮膜の品質、めっき処理の安定性、コスト等、すべての面においてスズ−鉛合金めっきに及ぶものはなく、無鉛めっき合金にはそれぞれ一長一短がある。
【００１０】
現状の無鉛めっきの課題として、各合金めっきの長所と短所について説明する。
【００１１】
まず、スズ−ビスマス合金めっきは、比較的万能な性質をもち、半導体装置の鉛フリー合金めっきとしては最も普及率が高い。欠点となるのはビスマスの特性である硬くて脆い性質から、外部端子の曲げ加工によるめっき皮膜のクラック発生と、二次実装後のはんだ接合強度の低下が問題となる。また、ビスマスを含有することで、はんだ濡れ性が低下することも懸念項目の一つとなっている。
【００１２】
スズ−ビスマス合金めっきは、他の無鉛めっきと比較して耐ウィスカ性が高いことが知られている。しかし、前記欠点があるために、ビスマス含有量を高めることができず、スズ−鉛合金めっきのレベルに相当する耐ウィスカ性が確保されていないのが実状である。いくつか問題点はあるが、それぞれ比較的軽微な欠点であり実用に耐えうる品質をほぼ確保している。
【００１３】
次に、スズ−銀合金めっきは、二次実装後の信頼性が比較的良好であり、現状の無鉛二次実装はんだであるスズ−銀系と最も相性が良いことが利点である。欠点としては、めっき皮膜が腐食しやすくなることから、めっきの変色、マイグレーション等の問題がある。さらに、耐ウィスカ性がスズ−ビスマス合金めっきより劣ること、銀含有によりはんだ濡れ性が低下することも問題となる。
【００１４】
また、機能性以外でも、めっき液の安定性が悪く、めっき液調整等を含むランニングコストが大幅に高くなってしまうことも問題となっている。使用環境が限定されること、高コストが課題となるが、二次実装後の高信頼性が得られることから、スズ−ビスマス合金めっきが適用できない環境では、スズ−銀合金めっきが適用されることが多い。
【００１５】
さらに、スズ−銅合金めっきは、比較的めっきしやすく安価であることが長所であるが、耐ウィスカ性とはんだ濡れ性が劣ることが大きな欠点となる。特に、使用環境が限定されることになる。
【００１６】
さらに、銅素材上のめっき皮膜組成、厚さを非破壊で測定する技術が確立されていない等の問題もある。また、比較的めっきしやすいとされているが、スズ−銅の共晶となる組成が銅１％以下であり、はんだ濡れ性への影響も考えると銅を極力低濃度とすることが必要となる。
【００１７】
このため、実際のめっき工程としては銅１％前後を設定することとなるが、数値が極端に低いため、管理が非常に困難である。さらに、測定器精度としても限界であり、製品保証として管理することは実質不可能な状況にある。また、最近の報告ではスズ−銅めっき液は劣化が激しく、補充による調整ができないといったデメリットがあり、長期的にみると安価とはいえない状況にもなっている。
【００１８】
また、特許文献１の積層スズ−ビスマス合金めっき方式では、下層のビスマス含有量を低く、上層のビスマス含有量を高く形成したことにより、リードの曲げ加工によるめっき皮膜の割れや二次実装後のはんだ接合強度の低下などの問題点が考慮されていない。
【００１９】
本発明は、上記の点に鑑みてなされたものであり、複数の異なる無鉛めっき層を外部接続端子に積層形成することにより、機能面からみた各合金めっきの欠点を補い、各合金めっきの長所を活かすことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明の半導体装置は、半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有する半導体装置であって、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成され、前記積層めっきの内層となる第１層がビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金で構成され、かつ、前記積層めっきの表面層となる第２層が第１層と比較してスズ比率を高めたスズ合金、又は純スズで構成されることを特徴とする。
【００２１】
上記の課題を解決するために、本発明の半導体装置は、半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有する半導体装置であって、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成され、前記積層めっきの内層となる第１層がビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金、又は純スズで構成され、かつ、前記積層めっきの表面層となる第２層が第１層と比較してめっき析出粒子を大きく形成してある、第１層と同一のスズ合金、又は純スズで構成されることを特徴とする。
【００２２】
上記の課題を解決するために、本発明の半導体装置の製造方法は、半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有し、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成される半導体装置の製造方法であって、前記積層めっきの内層となる第１層をビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金で形成する工程と、前記積層めっきの表面層となる第２層を第１層と比較してスズ比率を高めたスズ合金、又は純スズで形成する工程とからなり、少なくとも第１層と第２層を含む前記積層めっきが、同一のめっき処理槽にて処理条件を変更することにより形成されることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置によれば、内層と比較して表面層のスズ比率を上げた（第２元素比率を下げた）積層めっき合金皮膜を外部接続端子上に形成することにより、以下のような効果を得ることができる。
【００２４】
スズ−ビスマス合金の場合、はんだ濡れ性を劣化させているビスマスの影響を、めっき表面層のビスマス含有量を低くすることにより軽減することができる。同様の理由によりめっき表面層のめっきクラックの問題についても軽減することができる。また、内層のビスマス含有量を高めることにより、ウィスカに対するバリア層として耐ウィスカ性の効果を大きくすることができる。さらに、皮膜全体としてのビスマス量を減らすことが可能となるため、二次実装後の信頼性に対してもビスマスの影響が小さくなり、高信頼性を確保できる。
【００２５】
スズ−銀合金の場合もビスマスと同様に、はんだ濡れ性の劣化および腐食に対する影響を、内層と比較して表面層の銀含有量を低くすることにより軽減することができる。また、内層の銀含有量を高くすることにより、耐ウィスカ性を高めることができる。
【００２６】
スズ−銅合金の場合も前記合金と同様に、はんだ濡れ性を改善できるとともに、内層の銅含有量を上げることによってウィスカに対する抑制効果を高めることができる。また、皮膜全体の銅含有量を増やすことも可能となるため、銅含有量を管理できるレベルまで高めることが可能となる。
【００２７】
本発明の半導体装置によれば、内層と比較して表面層のめっき粒子を大きく形成した積層めっき合金皮膜を外部接続端子上に形成することにより、以下のような効果を得ることができる。
【００２８】
内層では緻密なめっき粒子を形成することで素材との密着性を確保し、表面層では粗い粒子による耐ウィスカ性の向上を図ることができる。ウィスカはめっき時の粒子間に生じる残留応力が一要因であり、表面層を粗い粒子のめっき皮膜で形成することにより粒子間の残留応力の絶対量を減少させることができる。さらに粗い粒子であれば粒子間の隙間の面積が減少し、耐熱、耐湿性に有利に働き、長期放置後のはんだ濡れ性を良好に保つことができる。なお、めっきの種類によっては粒子を粗くすることによる弊害（外観、初期はんだ濡れ性の低下等）が生じることもあるが、この場合、粗い粒子の層を中間層として表面層を緻密な粒子の層とした３層構成とすることにより回避することが可能である。
【００２９】
従来、積層めっき処理を行う場合、二層めっきであれば２つのめっき処理槽が必要となるが、本発明の製造方法によれば、同一のめっき処理槽を利用して、電流密度などの処理条件を変更することにより、２層以上の積層めっき皮膜を形成することができ、従来と同等のコスト、工数による積層めっき処理が可能である。
【発明を実施するための最良の形態】
【００３０】
本発明の実施の形態について図面を用いて説明する。
【００３１】
図１は、一般的な半導体集積回路装置の外観を示す側面図である。図３は、本発明の第１の実施形態に係る積層無鉛めっき方式を用いて、図１の半導体集積回路装置のリードにめっき処理を行った場合の無鉛めっき層の構成例を示す断面図である。
【００３２】
第１の実施形態の積層無鉛めっき方式は、２つの異なる無鉛スズ合金めっき層（あるいは純スズめっき層を含む）を被めっき物上の内層及び表面層として積層形成する方式である。
【００３３】
図１の半導体集積回路装置１０は、ＩＣパッケージ１と、ＩＣパッケージ１内の半導体集積回路を外部回路に接続する外部接続端子としてのリード２とを備える。このリード２には二次実装基板との接合を容易にするため、めっき皮膜が形成される。リード２の材質としては、鉄−ニッケル合金あるいは銅合金が一般的である。
【００３４】
図２は、従来のめっき方式を用いて、図１の半導体集積回路装置のリードにめっき処理を行った場合の無鉛めっき層の構成例を示す。ここでは、第１の実施形態の積層無鉛めっき方式との比較のため、従来方式もスズ−ビスマスめっき合金皮膜が形成されるものとする。リード２上へ均一なスズ−ビスマスめっき層３が形成される。このめっき層３の組成としては、スズ９７％−ビスマス３％、厚さ１０μｍ程度が一般的である。
【００３５】
従来のめっき方式と比較して、第１の実施形態の積層無鉛めっき方式では、図３に示したように、リード２上に形成され内層となる第１スズ−ビスマスめっき層４は、皮膜組成がスズ９６％−ビスマス４％、厚さが２μｍ程度の薄膜として形成される。また、めっき層４上に形成され表面層となる第２スズ−ビスマスめっき層５は、皮膜組成がスズ９９％−ビスマス１％、厚さが８μｍ程度の皮膜として形成される。
【００３６】
さらに、第１の実施形態の積層無鉛めっき方式では、第１スズ−ビスマスめっき層４の析出粒子は１μｍφ程度の比較的小さな粒子、第２スズ−ビスマスめっき層５の析出粒子は５μｍφ程度の比較的大きな粒子となるように２つのめっき層が積層形成される。
【００３７】
このような積層めっき状態とすることにより、内層となる第１スズ−ビスマスめっき層４のビスマス高含有層がウィスカに対する効果的なバリア層となり、かつ緻密な粒子を形成して基材との密着性を高めている。さらに、内層となる第１スズ−ビスマスめっき層４を２μｍ程度の薄膜としていることから、リード曲げストレスに対しても割れにくい皮膜が形成されることになる。仮にめっき割れが生じても、上層の第２スズ−ビスマスめっき層５が割れることはなく実用上の問題はない。
【００３８】
表面層となる第２スズ−ビスマスめっき層５はビスマス含有量を低下させることで、ビスマスに起因するはんだ濡れ性及びめっき割れの問題を改善することができる。また、ウィスカに対しては第１スズ−ビスマスめっき層４のビスマス高含有層が十分なバリア層として機能するが、第２スズ−ビスマスめっき層５において析出粒子を大きくすることで、さらなる耐ウイスカ性を確保することができる。スズ−鉛合金めっきのレベルに相当するウィスカ抑止効果を得ることができる。さらに、第２スズ−ビスマスめっき層５の粒子を粗くしたことで、耐熱、耐湿性に優れためっき表面層が形成されることになる。
【００３９】
上記の改善効果に加えて、めっき皮膜全体としてのビスマスの含有量が１．６％と一般的な含有量の３％程度に対して約１／２の含有量となることから、フローはんだ付けにて問題となるリフトオフ（ビスマスの偏析によるはんだ剥がれ）及び二次実装後のはんだ接合強度の低下を大きく軽減することができ、実装に対しても高い信頼性を得ることが可能となる。
【００４０】
図８は、本発明の積層無鉛めっき方式を用いた半導体装置の製造方法を実現するためのめっき処理装置の構成を示す。
【００４１】
従来の積層めっきの形成方式では、積層するめっき層数と同じ数のめっき処理槽を必要とするが、本発明によれば１つのめっき処理槽のみで積層無鉛めっき処理が可能となる。
【００４２】
図８のめっき処理装置２０において、めっき処理槽２６には、例えば、スズイオンとビスマスイオンが溶解している有機酸系のめっき液２７が充填される。めっき液２７にはアノード（陽極）２８としてスズ又は白金−チタンが浸漬される。アノード２８は電源２９と接続されている。電源２９のマイナス側には、被めっき物２１（例えば、リード２などの外部接続端子）が接続され、めっき液２７内に浸漬される。
【００４３】
この状態で、電源２９から電流を流すことにより、めっき液２７中の金属イオンを被めっき物２１へ電着させる。
【００４４】
本実施形態による同一めっき槽での積層無鉛めっき形成方法の一例として、電流密度を可変させてめっき処理を行う例について説明する。
【００４５】
まず、１Ａ／ｄｍ２の電流密度にて２４０秒の電着処理をすることで、第１スズ−ビスマス層４となる高濃度ビスマス、微細粒子のめっき皮膜（スズ９６％−ビスマス４％、厚さ２μｍ、析出粒子１μｍφ）をリード２上に形成することができる。
【００４６】
続けて、電流密度を可変させ１０Ａ／ｄｍ２で１００秒の電着処理をすることで、第２スズ−ビスマス層５となる低濃度ビスマス、粗い粒子のめっき皮膜（スズ９９％−ビスマス１％、厚さ８μｍ、析出粒子５μｍφ）を第１スズ−ビスマス層４上に形成することができる。
【００４７】
上記の実施形態におけるビスマス析出量のコントロールは、スズとビスマスの電極電位の差から生じる置換反応を利用したものである。この置換反応は、スズに対してビスマスの電極電位が大きいことから、析出したスズがビスマスに置換される現象であり、通電の有無に関わらず、単位時間あたりで置換反応が進むことが確認されている。この現象を利用して、低電流でゆっくりめっき処理することで置換量の多い高ビスマス層（第１スズ−ビスマス層４）が形成され、高電流により速くめっき処理することで置換量の少ない低ビスマス層（第２スズ−ビスマス層５）を形成することが可能となる。
【００４８】
析出粒子のコントロールについては、めっき液の種類によって電流密度によるめっき析出粒子の大きさが変わってくるため、適切なめっき液を選択する必要がある。
【００４９】
上記の実施形態では、低電流時に緻密なめっき析出粒子を形成させる必要があるため、１Ａ／ｄｍ２程度が最適な処理条件となるめっき液（低速用めっき液等）を選択する必要がある。このようなめっき液であれば、限界電流密度を超えた高電流領域にて粗いめっき析出粒子を形成することが可能となる。
【００５０】
次に、スズ−銀合金めっき層、スズ−銅合金めっき層の構成例について説明する。
【００５１】
図４は、第１の実施形態の積層無鉛めっき方式を適用したスズ−銀積層めっきの構成例を示す。図４に示したように、リード２上に形成され内層となる、第１スズ−銀めっき層１１は、皮膜組成がスズ９０％−銀１０％、厚さが２μｍ程度の薄膜として形成される。また、めっき層１１上に形成され表面層となる、第２スズ−銀めっき層１２は、皮膜組成がスズ９９％−銀１％、厚さが８μｍ程度の皮膜として形成される。
【００５２】
さらに、第１スズ−銀めっき層１１の析出粒子は１μｍφ程度の比較的小さな粒子、第２スズ−銀めっき層１２の析出粒子は５μｍφ程度の比較的大きな粒子となるように２つのめっき層が積層形成される。
【００５３】
このような積層めっき状態とすることにより、第１スズ−銀めっき層１１の銀高含有層がウィスカに対する効果的なバリア層となり、かつ第２スズ−銀めっき層１２では銀含有量を低下させることで、銀に起因する、はんだ濡れ性及びめっき腐食の問題を改善することができる。
【００５４】
図５は、第１の実施形態の積層無鉛めっき方式を適用したスズ−銅積層めっきの構成例を示す。図５に示したように、リード２上に形成され内層となる、第１スズ−銅めっき層１３は、皮膜組成がスズ９０％−銅１０％、厚さが２μｍ程度の薄膜として形成される。また、めっき層１３上に形成され表面層となる、第２スズ−銅めっき１４は、皮膜組成がスズ９９％−銅１％、厚さが８μｍ程度の皮膜として形成される。
【００５５】
さらに、第１スズ−銅めっき層１３の析出粒子は１μｍφ程度の比較的小さな粒子、第２スズ−銅めっき１４の析出粒子は５μｍφ程度の比較的大きな粒子となるように２つのめっき層が積層形成される。
【００５６】
このような積層めっき状態とすることにより、第１スズ−銅めっき層１３の銅高含有層がウィスカに対する効果的なバリア層となり、かつ第２スズ−銅めっき１４では銅含有量を低下させることで、はんだ濡れの大幅な改善が可能となる。さらに、めっき皮膜全体の銅含有量を増加させることができ、めっき皮膜の組成管理も可能となる。
【００５７】
上記のスズ−銀めっき、スズ−銅めっきの製造方法は、ともに図８で説明したスズ−ビスマスめっきの手法を同様に適用することができる。すなわち、低電流でゆっくりめっきすることで置換量を多くし、第２元素の高含有層が形成され、高電流により速くめっきすることで置換量を少なくし、第２元素の低含有層が形成される。さらに適切なめっき液を選択することで、析出粒子のコントロールも可能である。
【００５８】
図６は、本発明の第２の実施形態に係る積層無鉛めっき方式を用いて、図１の半導体集積回路装置のリードにめっき処理を行った場合の無鉛めっき層の構成例を示す。
【００５９】
前述の第１の実施形態では、表面層の第２無鉛めっき層の粒子を大きくしたことで、めっき外観としては無光沢あるいは半光沢となり、実装機や検査装置などの認識に問題を生じさせることもある。対策として、第２無鉛めっき層上に、粒子を緻密にした第３無鉛めっき層を形成することで、めっき外観を光沢めっきとすることが可能である。
【００６０】
この３層積層無鉛めっき方式について、スズ−ビスマス合金めっきによる構成例を図６を用いて説明する。
【００６１】
第２の実施形態の積層無鉛めっき方式は、３つのスズ−ビスマス合金めっき層（あるいは純スズめっき層を含む）を、被めっき物上の内層、中間層及び表面層として積層形成する方式であり、基本的な構成、製造方法は第１の実施形態とほぼ共通である。
【００６２】
図６に示したように、リード２上に形成され内層となる第１スズ−ビスマスめっき層４は、皮膜組成がスズ９６％−ビスマス４％、厚さが２μｍ程度の薄膜として形成される。第１スズ−ビスマスめっき層４上に形成され中間層となる第２スズ−ビスマスめっき層５は、皮膜組成がスズ９９％−ビスマス１％、厚さが７μｍ程度の皮膜として形成される。第２スズ−ビスマスめっき層５上に形成され表面層となる第３スズ−ビスマスめっき層１５は、皮膜組成がスズ９６％−ビスマス４％、厚さが１μｍ程度の薄膜として形成される。さらに、第１スズ−ビスマスめっき層４と第３スズ−ビスマスめっき層１５の析出粒子は１μｍφ程度の比較的小さな粒子、第２スズ−ビスマスめっき層５の析出粒子は５μｍφ程度の比較的大きな粒子となるように積層形成される。
【００６３】
このような積層めっき状態とすることにより、第１の実施形態と同様に、耐ウィスカ性、めっき割れの問題を改善することができる。さらに、緻密なめっき表面層により、めっきの外観を良好に保つことが可能となる。ただし、表面層となる第３スズ−ビスマスめっき層１５がビスマスの高含有層となるため、はんだ濡れ性が若干低下する弊害はある。
【００６４】
また、本実施形態による半導体装置の製造方法についても、第１の実施形態とほぼ共通であり、第２スズ−ビスマスめっき層５を形成したあとに同一のめっき処理槽にて低電流でゆっくりめっきすることにより、めっき析出粒子の細かい第３スズ−ビスマスめっき層１５を形成させることができる。
【００６５】
図７は、本発明の第３の実施形態に係る積層無鉛めっき方式を用いて、図１の半導体集積回路装置のリードにめっき処理を行った場合の無鉛めっき層の構成例を示す。
【００６６】
第１の実施形態のビスマス、銀、銅はスズに対して電極電位が大きく、製造方法は共通の手法を適用することができるが、スズに対して電極電位の小さい亜鉛・インジウムについては、別の手法を適用する必要があり、その製造方法の実施形態を、スズ−亜鉛合金めっきを例に説明する。
【００６７】
図７のスズ−亜鉛合金積層めっきの構成例は、第３の実施形態の積層無鉛めっき方式を適用したものであり、リード２上に形成され内層となる第１スズ−亜鉛めっき層１６は、亜鉛が高含有でかつ析出粒子の細かいめっき皮膜であり、第１スズ−亜鉛めっき層１６上に形成され表面層となる第２スズ−亜鉛めっき層１７は、亜鉛が低含有でかつ析出粒子の大きいめっき皮膜となるように形成される。
【００６８】
第３の実施形態の半導体装置の製造装置としては、第１の実施形態で前述した、図８のめっき処理装置などを利用することができる。めっき液２７としては、第１の実施形態とは逆に、高電流時に緻密なめっき皮膜が形成できる高速めっき液などを使用する。
【００６９】
まず、第１層を高電流にてめっき処理することで、緻密かつ亜鉛が高含有のめっき層（第１スズ−亜鉛めっき層１６）を形成させる。次に、同一のめっき処理槽にて電流を低電流に変更し、ゆっくりめっきすることで亜鉛が低含有のめっき層（第２スズ−亜鉛めっき層１７）を形成させることができる。
【００７０】
この場合、第１の実施形態とは逆に、析出しためっき皮膜中の亜鉛がスズに置換されていく現象を利用し、めっき皮膜中の亜鉛含有量を低下させている。また、高速めっきであることから、低電流領域ではめっき析出粒子が粗くなり、粒子の大きいめっき皮膜を同時に形成することが可能となる。
【００７１】
（付記１）半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有する半導体装置であって、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成され、前記積層めっきの内層となる第１層がビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金で構成され、かつ、前記積層めっきの表面層となる第２層が第１層と比較してスズ比率を高めたスズ合金、又は純スズで構成されることを特徴とする半導体装置。
【００７２】
（付記２）前記第２層が前記第１層と比較してめっき析出粒子を大きく形成したスズ合金、又は純スズで構成されることを特徴とする付記１記載の半導体装置。
【００７３】
（付記３）前記第１層の厚さを前記第２層の厚さより小さく形成したことを特徴とする付記１又は２記載の半導体装置。
【００７４】
（付記４）半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有する半導体装置であって、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成され、前記積層めっきの内層となる第１層がビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金、又は純スズで構成され、かつ、前記積層めっきの表面層となる第２層が第１層と比較してめっき析出粒子を大きく形成してある、第１層と同一のスズ合金、又は純スズで構成されることを特徴とする半導体装置。
【００７５】
（付記５）前記第２層が前記第１層と比較してスズ比率を高めたスズ合金、又は純スズで構成されることを特徴とする付記４記載の半導体装置。
【００７６】
（付記６）前記第１層の厚さを前記第２層の厚さより小さく形成したことを特徴とする付記４又は５記載の半導体装置。
【００７７】
（付記７）半導体集積回路と、前記半導体集積回路を外部と接続する外部接続端子とを有し、前記外部接続端子上に複数のスズ又はスズ合金めっき皮膜が積層めっきとして形成される半導体装置の製造方法であって、前記積層めっきの内層となる第１層をビスマス、銀、銅、インジウム、亜鉛のうちのいずれかを第２元素とするスズ合金で形成する工程と、
前記積層めっきの表面層となる第２層を第１層と比較してスズ比率を高めたスズ合金、又は純スズで形成する工程とからなり、少なくとも第１層と第２層を含む前記積層めっきが、同一のめっき処理槽にて処理条件を変更することにより形成されることを特徴とする半導体装置の製造方法。
【００７８】
（付記８）前記第２層の形成工程が、前記第１層と比較して前記第２層のめっき析出粒子が大きくなるように行われることを特徴とする付記７記載の半導体装置の製造方法。
【００７９】
（付記９）前記第１層のスズ比率を９６％以下、前記第２層のスズ比率９９％以上としたことを特徴とする付記１記載の半導体装置。
【００８０】
（付記１０）前記第１層のめっき析出粒子径を１μｍ、前記第２層のめっき析出粒子径を５μｍとしたことを特徴とする付記２記載の半導体装置。
【００８１】
（付記１１）前記第１層の厚さを２μｍ、前記第２層の厚さを８μｍとしたことを特徴とする付記３記載の半導体装置。
【００８２】
（付記１２）前記第１層のめっき析出粒子径を１μｍ、前記第２層のめっき析出粒子径を５μｍとしたことを特徴とする付記４記載の半導体装置。
【００８３】
（付記１３）前記第１層のスズ比率を９６％以下、前記第２層のスズ比率９９％以上としたことを特徴とする付記５記載の半導体装置。
【００８４】
（付記１４）前記第１層の厚さを２μｍ、前記第２層の厚さを８μｍとしたことを特徴とする付記６記載の半導体装置。
【図面の簡単な説明】
【００８５】
【図１】一般的な半導体集積回路装置の外観を示す側面図である。
【図２】従来のめっき方式を用いて、図１の半導体集積回路装置のリードにめっき処理を行った場合の構成を示す断面図である。
【図３】本発明の第１の実施形態に係る積層無鉛めっき方式を用いて、図１の半導体集積回路装置のリードにめっき処理を行った場合の無鉛めっき層の構成例を示す断面図である。
【図４】本発明の第１の実施形態に係る積層無鉛めっき方式を用いた無鉛めっき層の他の構成例を示す断面図である。
【図５】本発明の第１の実施形態に係る積層無鉛めっき方式を用いた無鉛めっき層の他の例を示す断面図である。
【図６】本発明の第２の実施形態に係る積層無鉛めっき方式を用いて、図１の半導体集積回路装置のリードにめっき処理を行った場合の無鉛めっき層の構成例を示す断面図である。
【図７】本発明の第３の実施形態に係る積層無鉛めっき方式を用いて、図１の半導体集積回路装置のリードにめっき処理を行った場合の無鉛めっき層の構成例を示す断面図である。
【図８】本発明の積層無鉛めっき方式を用いた半導体装置の製造方法を実現するためのめっき処理装置の構成を示す図である。
【符号の説明】
【００８６】
１  ＩＣパッケージ
２  リード
３  スズ−ビスマス層
４  第１スズ−ビスマス層
５  第２スズ−ビスマス層
１０  半導体集積回路装置
１１  第１スズ−銀層
１２  第２スズ−銀層
１３  第１スズ−銅層
１４  第２スズ−銅層
１５  第３スズ−ビスマス層
１６  第１スズ−亜鉛層
１７  第２スズ−亜鉛層
２０  めっき処理装置
２１  被めっき物
２６  めっき槽
２７  めっき液
２８  アノード
２９  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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