(57)【要約】【課題】  ＭＯＳ型トランジスタ素子のソース・ドレイン拡散層上のゲート絶縁膜を保護することで、ＭＯＳ型トランジスタ素子の工程中チャージアップ保護性能の向上を図る。【解決手段】  Ｐ型ウェル２内のソース・ドレイン拡散層間に形成された、第１のゲート絶縁膜５およびゲート電極７を有するＭＯＳ型トランジスタ素子と、Ｐ型ウェル２内に形成された、第２のゲート絶縁膜６およびゲート電極７を有する第１のＭＯＳ型ダイオード素子と、Ｎ型ウェル３内に形成された、第２のゲート絶縁膜６およびゲート電極７を有する第２のＭＯＳ型半導体素子とからなり、第２のゲート絶縁膜６の耐圧は第１のゲート絶縁膜５の耐圧よりも低く設定され、それぞれのゲート電極７は互いに電気的に接続されている。【選択図】  図１
2006100616.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された、第１導電型の第１のウェル領域、第１導電型の第２のウェル領域および第２のウェル領域と互いに電気的に絶縁分離された第２導電型の第３のウェル領域と、
前記第１のウェル領域内に形成された、ソース・ドレイン拡散層、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、
前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有する第１のＭＯＳ型半導体素子と、
前記第３のウェル領域内に形成された、第３のゲート絶縁膜および第３のゲート電極を有する第２のＭＯＳ型半導体素子とからなり、
前記第２および第３のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、
前記第１、第２および第３のゲート電極は互いに電気的に接続されていることを特徴とする半導体装置。
【請求項２】
半導体基板に形成され、互いに電気的に絶縁分離された第２導電型の第１のウェル領域、第１導電型の第２のウェル領域および第２導電型の第３のウェル領域と、
前記第１のウェル領域内に形成された、ソース・ドレイン拡散層、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、
前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有する第１のＭＯＳ型半導体素子と、
前記第３のウェル領域内に形成された、第３のゲート絶縁膜および第３のゲート電極を有する第２のＭＯＳ型半導体素子とからなり、
前記第２および第３のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、
前記第１、第２および第３のゲート電極は互いに電気的に接続されていることを特徴とする半導体装置。
【請求項３】
前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタは電荷トラップ型メモリ素子である請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、絶縁膜の工程中におけるチャージアップダメージを低減する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、ＭＯＳ型トランジスタのゲート絶縁膜が薄膜化されている。しかしながら、拡散工程中におけるチャージアップダメージにより、ゲート絶縁膜が破壊されることが懸念される。
【０００３】
そこで、保護したいＭＯＳ型トランジスタ素子のゲート絶縁膜よりもさらに薄いゲート絶縁膜を有するＭＯＳ型ダイオード素子をＭＯＳ型トランジスタのゲート電極に接続することにより、拡散工程中のチャージアップダメージを防止する方法が提案されている。
【０００４】
以下、図４および図５を参照しながら、特許文献１に示されている方法について説明する。
【０００５】
図４のように、従来例では、Ｐ型半導体基板１上に、Ｐ型ウェル２、素子分離膜４が形成され、第１のゲート絶縁膜５とゲート電極７からなるＮＭＯＳ型トランジスタ素子と、第２のゲート絶縁膜６とゲート電極７からなるＮＭＯＳ型ダイオード素子が形成されている。
【０００６】
ここで、第２のゲート絶縁膜６の膜厚は、第１のゲート絶縁膜５の膜厚よりも薄く（約半分）設定されている。このため、図５に示すように、ＮＭＯＳ型ダイオード素子に用いる第２のゲート絶縁膜６の耐圧（点線）は、ＮＭＯＳ型トランジスタ素子に用いる第１のゲート絶縁膜５の耐圧（実線）よりも低い。この特性差により、拡散工程中のチャージアップが起こった場合、ＮＭＯＳ型トランジスタの第１のゲート絶縁膜５が破壊耐圧に至る前に、ＮＭＯＳ型ダイオード素子の第２のゲート絶縁膜６からチャージアップされた電荷が逃げるので、ＮＭＯＳ型トランジスタの第１のゲート絶縁膜５の破壊を防止することができる。
【０００７】
なお、図５において、ＮＭＯＳの場合、正方向のゲート絶縁膜耐圧が負方向の耐圧よりも高くなるのは、ゲート電極７に正電圧が印加された時、Ｐ型ウェル２と第１のゲート絶縁膜５の界面が空乏化するためである。一方、ゲート電極７に負電圧が印加された時は、Ｐ型ウェル２と第１のゲート絶縁膜５の界面に正孔が蓄積されるため、耐圧が低くなる。
【０００８】
ところで、正方向の第１のゲート絶縁膜５の耐圧は、Ｐ型ウェル２と第１のゲート絶縁膜５の界面で空乏化が生じるために高くなるのであり、ソース・ドレイン拡散層８（図６）とゲート電極７の間では空乏化が起こらないため、耐圧が高くなることはないことに注意が必要である。
【０００９】
一般には、拡散層型ダイオード素子で拡散工程中におけるチャージアップダメージを防止するが、ＭＯＳ型ダイオード素子を用いることには、２点の利点がある。１点目は、耐圧を低めに設定しやすいことであり、２点目は、ゲート電極形成工程でＭＯＳ型トランジスタ素子とＭＯＳ型ダイオード素子を電気的に接続でき、このゲート電極形成工程以降の工程において拡散工程中のチャージアップダメージを防止できることである。
【００１０】
一方、拡散層型ダイオード素子を用いる場合には、第１層メタル配線工程に至るまでＭＯＳ型トランジスタ素子のゲート電極７と拡散層型ダイオード素子とを電気的に接続できず、ゲート電極形成工程から第１層メタル配線工程までの間、拡散工程中のチャージアップダメージを防止できないので、デバイスによっては致命的な問題となりうる。
【特許文献１】特開平５−６７７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記した従来例では、第１のゲート絶縁膜５の正電圧側の耐圧が高いため、ソース・ドレイン拡散層上のゲート絶縁膜を保護できないという問題が起きる。
【００１２】
したがって、この発明の目的は、前記に鑑み、ＭＯＳ型トランジスタ素子のソース・ドレイン拡散層上のゲート絶縁膜を保護することで、ＭＯＳ型トランジスタ素子の工程中チャージアップ保護性能の高い半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、この発明の請求項１記載の半導体装置は、ＣＭＯＳ型ダイオード素子等の半導体素子を備えている。具体的に、半導体基板に形成された、第１導電型の第１のウェル領域、第１導電型の第２のウェル領域および第２のウェル領域と互いに電気的に絶縁分離された第２導電型の第３のウェル領域と、前記第１のウェル領域内に形成された、ソース・ドレイン拡散層、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有する第１のＭＯＳ型半導体素子と、前記第３のウェル領域内に形成された、第３のゲート絶縁膜および第３のゲート電極を有する第２のＭＯＳ型半導体素子とからなり、前記第２および第３のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１、第２および第３のゲート電極は互いに電気的に接続されている。
【００１４】
この発明の請求項２記載の半導体装置は、半導体基板に形成され、互いに電気的に絶縁分離された第２導電型の第１のウェル領域、第１導電型の第２のウェル領域および第２導電型の第３のウェル領域と、前記第１のウェル領域内に形成された、ソース・ドレイン拡散層、第１のゲート絶縁膜および第１のゲート電極を有するＭＯＳ型トランジスタ素子と、前記第２のウェル領域内に形成された、第２のゲート絶縁膜および第２のゲート電極を有する第１のＭＯＳ型半導体素子と、前記第３のウェル領域内に形成された、第３のゲート絶縁膜および第３のゲート電極を有する第２のＭＯＳ型半導体素子とからなり、前記第２および第３のゲート絶縁膜の耐圧は前記第１のゲート絶縁膜の耐圧よりも低く設定され、前記第１、第２および第３のゲート電極は互いに電気的に接続されている。
【００１５】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタは電荷トラップ型メモリ素子である。
【発明の効果】
【００１６】
この発明の請求項１記載の半導体装置によれば、第１導電型の第１のウェル領域内に形成されたＭＯＳ型トランジスタ素子と、第１導電型の第２のウェル領域内に形成された第１のＭＯＳ型半導体素子と、第２導電型の第３のウェル領域内に形成された第２のＭＯＳ型半導体素子とからなり、第１および第２のＭＯＳ型半導体素子の第２および第３のゲート絶縁膜の耐圧は、ＭＯＳ型トランジスタ素子の第１のゲート絶縁膜の耐圧よりも低く設定され、第１、第２および第３のゲート電極は互いに電気的に接続されているので、ＭＯＳ型トランジスタ素子のソース・ドレイン拡散層上のゲート絶縁膜にかかる電圧を緩和することができる。すなわち、ＮＭＯＳ型トランジスタ素子のゲート電極に正電圧が印加されたとき、ＰＭＯＳ型半導体素子のゲート絶縁膜の耐圧が最も低いため、ＰＭＯＳ型半導体素子のゲート電極とＮ型ウェル間に電流が流れ、ＮＭＯＳ型トランジスタ素子のゲート電極とソース・ドレイン拡散層間の第１のゲート絶縁膜が、チャージアップ破壊から保護される。このため、工程中のチャージアップによるソース・ドレイン拡散層上のゲート絶縁膜破壊を防止することができる。
【００１７】
この発明の請求項２記載の半導体装置によれば、第２導電型の第１のウェル領域内に形成されたＭＯＳ型トランジスタ素子と、第１導電型の第２のウェル領域内に形成された第１のＭＯＳ型半導体素子と、第２導電型の第３のウェル領域内に形成された第２のＭＯＳ型半導体素子とからなり、第１および第２のＭＯＳ型半導体素子の第２および第３のゲート絶縁膜の耐圧は、ＭＯＳ型トランジスタ素子の第１のゲート絶縁膜の耐圧よりも低く設定され、第１、第２および第３のゲート電極は互いに電気的に接続されているので、ＭＯＳ型トランジスタ素子のソース・ドレイン拡散層上のゲート絶縁膜にかかる電圧を緩和することができる。すなわち、ＰＭＯＳ型トランジスタ素子のゲート電極に負電圧が印加されたとき、ＮＭＯＳ型ダイオード素子の耐圧が最も低いため、ＮＭＯＳ型ダイオード素子のゲート電極とＰ型ウェル間に電流が流れ、ＰＭＯＳ型トランジスタ素子のゲート電極とソース・ドレイン拡散層間の第１のゲート絶縁膜が、チャージアップ破壊から保護される。このため、工程中のチャージアップによるソース・ドレイン拡散層上のゲート絶縁膜破壊を防止することができる。
【００１８】
請求項３では、請求項１または２記載の半導体装置において、前記第１のゲート絶縁膜はトラップ特性を有し、前記第１のゲート絶縁膜と前記第１のゲート電極を有するＭＯＳ型トランジスタは電荷トラップ型メモリ素子であることが好ましい。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の第１の実施形態を図１および図２に基づいて説明する。図１は本発明の第１の実施形態の半導体装置の断面図、図２はゲート絶縁膜の電流特性図である。
【００２０】
まず、図１に示すように、本実施形態の半導体装置では、Ｐ型半導体基板１上に、互いに電気的に絶縁分離されたＰ型ウェル２とＮ型ウェル３が形成され、Ｐ型ウェル２上に、第１のゲート絶縁膜５とゲート電極７からなるＮＭＯＳ型トランジスタ素子が形成され、Ｐ型ウェル２上に、第２のゲート絶縁膜６とゲート電極７からなるＮＭＯＳ型ダイオード素子が形成され、Ｎ型ウェル３上に、第２のゲート絶縁膜６とゲート電極７からなるＰＭＯＳ型ダイオード素子が形成されている。また、第２のゲート絶縁膜６の膜厚は、第１のゲート絶縁膜５の膜厚よりも薄く（約半分）設定されている。このため、第２のゲート絶縁膜６の耐圧は、第１のゲート絶縁膜５の耐圧よりも低く設定されている。
【００２１】
このように、本実施形態では、ＮＭＯＳ型トランジスタ素子のゲート電極７に、ＮＭＯＳ型ダイオード素子とＰＭＯＳ型ダイオード素子のゲート電極７が電気的に接続されていることが特徴である。
【００２２】
以下、本実施形態に係る半導体装置について、一例として０.１８μｍレベルの半導体装置の場合について、図２を参照しながら具体的に説明する。
【００２３】
０.１８μｍレベルのＣＭＯＳデバイスの場合は、電源電圧１.８Ｖに対し、第１のゲート絶縁膜５を約３.５ｎｍの厚さに、第２のゲート絶縁膜６を約１.８ｎｍの厚さに設定される。
【００２４】
ここで、製造工程中に正のチャージアップが生じた場合には、ＰＭＯＳ型ダイオード素子の耐圧（一点鎖線）が最も低いため、ＰＭＯＳ型ダイオード素子のゲート電極７とＮ型ウェル３間に電流が流れ、ＮＭＯＳ型トランジスタ素子のゲート電極７とソース・ドレイン拡散層８（図６）の間の第１のゲート絶縁膜５が、チャージアップ破壊から保護される。
【００２５】
なお、ＰＭＯＳの場合は、ゲート電極７に正電圧が印加された時、Ｎ型ウェル３と第１のゲート絶縁膜５の界面に電子が蓄積されるため、耐圧が低くなる。
【００２６】
また、製造工程中に負のチャージアップが生じた場合には、ＮＭＯＳ型ダイオード素子の耐圧（点線）が最も低いため、ＮＭＯＳ型ダイオード素子のゲート電極７とＰ型ウェル２間に電流が流れ、ＮＭＯＳ型トランジスタ素子のゲート電極７とソース・ドレイン拡散層８（図６）の間の第１のゲート絶縁膜５およびＮＭＯＳ型トランジスタ素子のゲート電極７とＰ型ウェル２間の第１のゲート絶縁膜５がチャージアップ破壊から保護される。
【００２７】
このように、ＣＭＯＳ型のダイオード素子が接続されているため、正方向および負方向の両方に対し、十分なチャージアップ破壊からの保護が可能になる。
【００２８】
以下、本発明の第２の実施形態を図３に基づいて説明する。図３は本発明の第２の実施形態の半導体装置の断面図である。
【００２９】
まず、図３に示すように、本実施形態の半導体装置では、Ｐ型半導体基板１上に、互いに電気的に絶縁分離されたＰ型ウェル２とＮ型ウェル３が形成され、Ｎ型ウェル３上に、第１のゲート絶縁膜５とゲート電極７からなるＰＭＯＳ型トランジスタ素子が形成され、Ｐ型ウェル２上に、第２のゲート絶縁膜６とゲート電極７からなるＮＭＯＳ型ダイオード素子が形成され、Ｎ型ウェル３上に、第２のゲート絶縁膜６とゲート電極７からなるＰＭＯＳ型ダイオード素子が形成されている。また、第２のゲート絶縁膜６の膜厚は、第１のゲート絶縁膜５の膜厚よりも薄く（約半分）設定されている。このため、第２のゲート絶縁膜６の耐圧は、第１のゲート絶縁膜５の耐圧よりも低く設定されている。
【００３０】
このように、本実施形態では、ＰＭＯＳ型トランジスタ素子のゲート電極７に、ＮＭＯＳ型ダイオード素子とＰＭＯＳ型ダイオード素子のゲート電極７が電気的に接続されていることが特徴である。
【００３１】
この場合も、ＣＭＯＳ型のダイオード素子が接続されているため、第１の実施形態において説明した一例の場合と同様に、製造工程中に正のチャージアップが生じた場合には、ＰＭＯＳ型ダイオード素子の耐圧（一点鎖線）が最も低いため（図２）、ＰＭＯＳ型ダイオード素子のゲート電極７とＮ型ウェル３間に電流が流れ、ＰＭＯＳ型トランジスタ素子のゲート電極７とソース・ドレイン拡散層８（図６）の間の第１のゲート絶縁膜５が、チャージアップ破壊から保護される。
【００３２】
なお、ＰＭＯＳの場合は、ゲート電極７に正電圧が印加された時、Ｎ型ウェル３と第１のゲート絶縁膜５の界面に電子が蓄積されるため、耐圧が低くなる。
【００３３】
また、製造工程中に負のチャージアップが生じた場合には、ＮＭＯＳ型ダイオード素子の耐圧（点線）が最も低いため、ＮＭＯＳ型ダイオード素子のゲート電極７とＰ型ウェル２間に電流が流れ、ＰＭＯＳ型トランジスタ素子のゲート電極７とソース・ドレイン拡散層８（図６）の間の第１のゲート絶縁膜５およびＰＭＯＳ型トランジスタ素子のゲート電極７とＰ型ウェル２間の第１のゲート絶縁膜５がチャージアップ破壊から保護される。
【００３４】
このように、ＣＭＯＳ型のダイオード素子が接続されているため、正方向および負方向の両方に対し、十分なチャージアップ破壊からの保護が可能になる。
【００３５】
なお、上記の第１および第２の実施形態においては、保護されるＭＯＳ型トランジスタ素子は、通常のゲート絶縁膜を用いた場合で説明したが、この保護されるＭＯＳ型トランジスタ素子は、トラップ特性を有するゲート絶縁膜を用いた電荷トラップ型メモリ素子でも良い。この場合、電荷トラップ型メモリ素子のゲート絶縁膜耐圧は、電荷がトラップされ始める電圧で定義される。
【００３６】
また、上記の第１および第２の実施形態においては、ＮＭＯＳ型ダイオード素子とＰＭＯＳ型ダイオード素子のゲート電極を同一の導電膜から形成されているように説明したが、別々の導電膜で形成しても構わない。
【００３７】
また、ＭＯＳ型トランジスタ素子とＭＯＳ型ダイオード素子のゲート電極は、ゲート電極形成工程ではなく、メタル配線工程で接続しても良い。
【００３８】
また、ＭＯＳ型ダイオード素子は、ソース・ドレイン拡散層を有するＭＯＳ型トランジスタ素子であっても良い。
【００３９】
また、上記の第１および第２の実施形態においては、ＮＭＯＳ型ダイオード素子とＰＭＯＳ型ダイオード素子のゲート絶縁膜を同一絶縁膜から形成されているように説明したが、別々のゲート絶縁膜（第２のゲート絶縁膜と第３のゲート絶縁膜）で形成しても構わない。
【００４０】
また、ＮＭＯＳ型ダイオード素子とＰＭＯＳ型ダイオード素子のゲート絶縁膜は、保護されるＭＯＳ型トランジスタ素子のゲート絶縁膜よりも薄ければ、異なる膜厚であっても良い。
【００４１】
また、第１の実施形態において、ＮＭＯＳ型ダイオード素子は、ＮＭＯＳ型トランジスタ素子と電気的に絶縁された他のＰ型ウェル（第１のウェル領域と電気的に絶縁分離された第２のウェル領域）に属しても良いし、深いＮ型ウェル内に配置されていても良い。
【産業上の利用可能性】
【００４２】
本発明に係る半導体装置は、本発明の半導体装置は、ＭＯＳ型トランジスタ素子のソース・ドレイン拡散層上のゲート絶縁膜にかかる電圧を緩和することができ、工程中のチャージアップによるソース・ドレイン拡散層上のゲート絶縁膜破壊を防止することができるものであり、工程中のチャージアップダメージを低減する半導体装置等に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態の半導体装置の断面図である。
【図２】図１に対応するゲート絶縁膜の電流特性図である。
【図３】本発明の第２の実施形態の半導体装置の断面図である。
【図４】従来例の半導体装置の断面図である。
【図５】図４に対応するゲート絶縁膜の電流特性図である。
【図６】ＭＯＳ型トランジスタのゲート長方向断面図である。
【符号の説明】
【００４４】
１  Ｐ型半導体基板
２  Ｐ型ウェル
３  Ｎ型ウェル
４  素子分離膜
５  第１のゲート絶縁膜
６  第２のゲート絶縁膜
７  ゲート電極
８  ソース・ドレイン拡散層
【図１】
2006100616.tif 000003
【図２】
2006100616.tif 000004
【図３】
2006100616.tif 000005
【図４】
2006100616.tif 000006
【図５】
2006100616.tif 000007
【図６】
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