(57)【要約】【課題】メモリセルトランジスタにおけるトランジスタ特性の劣化と、周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法を得る。【解決手段】フローティングゲート３の底面端部及び上面端部には、熱酸化膜４のバーズビーク形状５がそれぞれ形成されている。また、コントロールゲートの底面端部には、熱酸化膜１０のバーズビーク形状１１が形成されている。ゲート長方向に関する熱酸化膜４の寸法は、ゲート長方向に関する熱酸化膜１０の寸法よりも小さい。バーズビーク形状５は、バーズビーク形状１１よりも小さい。また、バーズビーク形状５は、周辺回路用トランジスタのゲート電極（ポリシリコン膜３６）の底面端部に形成される熱酸化膜３７のバーズビーク形状３８（図１２）よりも小さい。【選択図】図１
2006100790.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ領域及び周辺回路領域を有する半導体基板と、
前記メモリセルアレイ領域内に形成された第１のトランジスタと、
前記周辺回路領域内に形成された第２のトランジスタと
を備え、
前記第１のトランジスタは、
前記半導体基板の上面上に第１の絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲート上に第２の絶縁膜を介して形成されたコントロールゲートと、
前記フローティングゲートの側面内に形成された第１の熱酸化膜と
を有し、
前記第２のトランジスタは、
前記半導体基板の前記上面上に第３の絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面内に形成された第２の熱酸化膜と
を有し、
前記第１の熱酸化膜のバーズビーク形状は前記第２の熱酸化膜のバーズビーク形状よりも小さい、半導体装置。
【請求項２】
ゲート長方向に関する前記コントロールゲートの寸法は、ゲート長方向に関する前記フローティングゲートの寸法よりも小さく、
前記第２の絶縁膜の上面上かつ前記コントロールゲートの側面上、及び、前記ゲート電極の側面上には、酸素遮断性を有する材質から成るサイドウォール絶縁膜がそれぞれ形成されている、請求項１に記載の半導体装置。
【請求項３】
ゲート長方向に関する前記コントロールゲートの寸法は、ゲート長方向に関する前記フローティングゲートの寸法に等しい、請求項１に記載の半導体装置。
【請求項４】
前記コントロールゲートの側面内に形成された第３の熱酸化膜をさらに備え、
前記第３の熱酸化膜のバーズビーク形状は前記第２の熱酸化膜のバーズビーク形状よりも小さい、請求項３に記載の半導体装置。
【請求項５】
前記周辺回路領域内に形成された第３のトランジスタをさらに備え、
前記第２のトランジスタは、高電圧で駆動されるトランジスタであり、
前記第３のトランジスタは、低電圧で駆動されるトランジスタであり、
前記第３のトランジスタは、
前記半導体基板の前記上面上に第４の絶縁膜を介して形成されたゲート電極と、
当該ゲート電極の側面内に形成された第３の熱酸化膜と
を有し、
前記第３の熱酸化膜のバーズビーク形状は前記第２の熱酸化膜のバーズビーク形状よりも小さい、半導体装置。
【請求項６】
（ａ）第１のトランジスタが形成されるメモリセルアレイ領域と、第２のトランジスタが形成される周辺回路領域とを有する半導体基板を準備する工程と、
（ｂ）前記メモリセルアレイ領域内における前記半導体基板の上面上に、第１の絶縁膜、第１の導電膜、及び第２の絶縁膜をこの順に形成する工程と、
（ｃ）前記周辺回路領域内における前記半導体基板の前記上面上に、第３の絶縁膜を形成する工程と、
（ｄ）前記第１のトランジスタのコントロールゲートを前記第２の絶縁膜上に部分的に形成するとともに、前記第２のトランジスタのゲート電極を前記第３の絶縁膜上に形成する工程と、
（ｅ）第１のバーズビーク形状を有する第１の熱酸化膜を、前記ゲート電極の側面内に形成する工程と、
（ｆ）前記工程（ｅ）よりも後に実行され、酸素遮断性を有する材質から成る第１のサイドウォール絶縁膜を前記コントロールゲートの側面上に形成するとともに、前記材質から成る第２のサイドウォール絶縁膜を前記ゲート電極の前記側面上に形成する工程と、
（ｇ）前記第１のサイドウォール絶縁膜と前記コントロールゲートとによって覆われていない部分の前記第１の導電膜と前記第２の絶縁膜とを除去する工程と、
前記工程（ｇ）によって除去されなかった部分の前記第１の導電膜として、前記第１のトランジスタのフローティングゲートが形成され、
（ｈ）前記第１のバーズビーク形状よりも小さい第２のバーズビーク形状を有する第２の熱酸化膜を、前記フローティングゲートの側面内に形成する工程と
を備える、半導体装置の製造方法。
【請求項７】
（ａ）第１のトランジスタが形成されるメモリセルアレイ領域と、第２のトランジスタが形成される周辺回路領域とを有する半導体基板を準備する工程と、
（ｂ）前記メモリセルアレイ領域内における前記半導体基板の上面上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜、及び第２の導電膜をこの順に形成する工程と、
（ｃ）前記周辺回路領域内における前記半導体基板の前記上面上に、第３の絶縁膜及び第３の導電膜をこの順に形成する工程と、
（ｄ）第１の膜を前記第２の導電膜上に部分的に形成するとともに、第２の膜を前記第３の導電膜上に部分的に形成する工程と、
（ｅ）前記第２の膜によって覆われていない部分の前記第３の導電膜を除去する工程と、
前記工程（ｅ）によって除去されなかった部分の前記第３の導電膜として、前記第２のトランジスタのゲート電極が形成され、
（ｆ）第１のバーズビーク形状を有する第１の熱酸化膜を、前記ゲート電極の側面内に形成する工程と、
（ｇ）前記工程（ｆ）よりも後に実行され、酸素遮断性を有する材質から成る第１のサイドウォール絶縁膜を前記第１の膜の側面上に形成するとともに、前記材質から成る第２のサイドウォール絶縁膜を前記ゲート電極の前記側面上に形成する工程と、
（ｈ）前記第１のサイドウォール絶縁膜と前記第１の膜とによって覆われていない部分の前記第１の導電膜と前記第２の絶縁膜と前記第２の導電膜とを除去する工程と、
前記工程（ｈ）によって除去されなかった部分の前記第１の導電膜として前記第１のトランジスタのフローティングゲートが形成され、前記工程（ｈ）によって除去されなかった部分の前記第２の導電膜として前記第１のトランジスタのコントロールゲートが形成され、
（ｉ）前記第１のバーズビーク形状よりも小さい第２のバーズビーク形状を有する第２の熱酸化膜を、前記フローティングゲートの側面内に形成する工程と
を備える、半導体装置の製造方法。
【請求項８】
前記工程（ｉ）においては、前記第１のバーズビーク形状よりも小さい第３のバーズビーク形状を有する第３の熱酸化膜が、前記コントロールゲートの側面内に併せて形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
（ａ）第１のトランジスタが形成されるメモリセルアレイ領域と、高電圧で駆動される第２のトランジスタが形成される高電圧系周辺回路領域と、低電圧で駆動される第３のトランジスタが形成される低電圧系周辺回路領域とを有する半導体基板を準備する工程と、
（ｂ）前記メモリセルアレイ領域内における前記半導体基板の上面上に、第１の絶縁膜、第１の導電膜、及び第２の絶縁膜をこの順に形成する工程と、
（ｃ）前記高電圧系周辺回路領域内における前記半導体基板の前記上面上に、第３の絶縁膜を形成する工程と、
（ｄ）前記低電圧系周辺回路領域内における前記半導体基板の前記上面上に、第４の絶縁膜を形成する工程と、
（ｅ）前記第２〜第４の絶縁膜の上面上に、第２の導電膜及び第５の絶縁膜をこの順に全面的に形成する工程と、
（ｆ）前記高電圧系周辺回路領域内における前記第２の導電膜及び前記第５の絶縁膜を部分的に除去する工程と、
前記高電圧系周辺回路領域内において前記工程（ｆ）によって除去されなかった部分の前記第２の導電膜として、前記第２のトランジスタのゲート電極が形成され、
（ｇ）第１のバーズビーク形状を有する第１の熱酸化膜を、前記ゲート電極の側面内に形成する工程と、
（ｈ）前記メモリセルアレイ領域内における前記第１及び第２の導電膜並びに前記第２及び第５の絶縁膜を部分的に除去する工程と、
前記メモリセルアレイ領域内において前記工程（ｈ）によって除去されなかった部分の前記第１の導電膜として、前記第１のトランジスタのフローティングゲートが形成され、前記メモリセルアレイ領域内において前記工程（ｈ）によって除去されなかった部分の前記第２の導電膜として、前記第１のトランジスタのコントロールゲートが形成され、
（ｉ）前記低電圧系周辺回路領域内における前記第２の導電膜及び前記第５の絶縁膜を部分的に除去する工程と、
前記低電圧系周辺回路領域内において前記工程（ｉ）によって除去されなかった部分の前記第２の導電膜として、前記第３のトランジスタのゲート電極が形成され、
（ｊ）前記第１のバーズビーク形状よりも小さい第２のバーズビーク形状を有する第２の熱酸化膜を、前記フローティングゲートの側面内に形成する工程と、
（ｋ）前記第１のバーズビーク形状よりも小さい第３のバーズビーク形状を有する第３の熱酸化膜を、前記第３のトランジスタが有する前記ゲート電極の側面内に形成する工程と
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、メモリセルトランジスタと周辺回路用トランジスタとが同一の半導体基板を用いて形成される不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルトランジスタと周辺回路用トランジスタとが同一の半導体基板を用いて形成される従来の不揮発性半導体記憶装置の製造方法では、ゲート端部での電界緩和、及び、ゲートエッチングにより減少した基板上の酸化膜厚の回復を目的として、メモリセルトランジスタのフローティングゲート及びコントロールゲートの各側面と、周辺回路用トランジスタのゲート電極の側面とが、同一の工程によって熱酸化される。そのため、フローティングゲート及びコントロールゲートの各側面内に形成される熱酸化膜のバーズビーク形状の大きさと、ゲート電極の側面内に形成される熱酸化膜のバーズビーク形状の大きさとは、互いに等しい。
【０００３】
なお、同一の半導体基板を用いてメモリセルトランジスタと周辺回路用トランジスタとを形成する半導体装置の製造方法は、例えば下記特許文献１に開示されている。
【０００４】
【特許文献１】特開２００３−６８８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の微細化に伴ってトランジスタのゲート長が短くなると、ゲート長全体の中で熱酸化膜のバーズビーク形状が占める割合が相対的に大きくなり、その結果、ゲート絶縁膜の膜厚が実効的に厚くなる。そのため、メモリセルトランジスタにおいては、半導体装置の微細化に伴ってゲート長が０．２０μｍ以下になると、リード電流が低下する等、トランジスタ特性の劣化を引き起こしてしまう。一方、周辺回路用トランジスタにおいては、ゲート電極に高電圧（５〜４０Ｖ）が印加されるため、バーズビーク形状を大きくして、ゲートエッジにおける電界集中を抑制する必要がある。
【０００６】
しかしながら、従来の半導体装置及びその製造方法によると、メモリセルトランジスタと周辺回路用トランジスタとでバーズビーク形状が互いに等しいため、メモリセルトランジスタに要求される小さなバーズビーク形状と、周辺回路用トランジスタに要求される大きなバーズビーク形状とを両立することができない。その結果、メモリセルトランジスタにおけるトランジスタ特性の劣化を回避しつつ、周辺回路用トランジスタにおけるゲートエッジの電界集中を回避することができないという問題がある。
【０００７】
本発明はかかる問題を解決するために成されたものであり、メモリセルトランジスタと周辺回路用トランジスタとで熱酸化膜のバーズビーク形状を互いに異ならせることにより、メモリセルトランジスタにおけるトランジスタ特性の劣化と、周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明に係る半導体装置は、メモリセルアレイ領域及び周辺回路領域を有する半導体基板と、前記メモリセルアレイ領域内に形成された第１のトランジスタと、前記周辺回路領域内に形成された第２のトランジスタとを備え、前記第１のトランジスタは、前記半導体基板の上面上に第１の絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に第２の絶縁膜を介して形成されたコントロールゲートと、前記フローティングゲートの側面内に形成された第１の熱酸化膜とを有し、前記第２のトランジスタは、前記半導体基板の前記上面上に第３絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面内に形成された第２の熱酸化膜とを有し、前記第１の熱酸化膜のバーズビーク形状は前記第２の熱酸化膜のバーズビーク形状よりも小さい。
【０００９】
第２の発明に係る半導体装置の製造方法は、（ａ）第１のトランジスタが形成されるメモリセルアレイ領域と、第２のトランジスタが形成される周辺回路領域とを有する半導体基板を準備する工程と、（ｂ）前記メモリセルアレイ領域内における前記半導体基板の上面上に、第１の絶縁膜、第１の導電膜、及び第２の絶縁膜をこの順に形成する工程と、（ｃ）前記周辺回路領域内における前記半導体基板の前記上面上に、第３の絶縁膜を形成する工程と、（ｄ）前記第１のトランジスタのコントロールゲートを前記第２の絶縁膜上に部分的に形成するとともに、前記第２のトランジスタのゲート電極を前記第３の絶縁膜上に形成する工程と、（ｅ）第１のバーズビーク形状を有する第１の熱酸化膜を、前記ゲート電極の側面内に形成する工程と、（ｆ）前記工程（ｅ）よりも後に実行され、酸素遮断性を有する材質から成る第１のサイドウォール絶縁膜を前記コントロールゲートの側面上に形成するとともに、前記材質から成る第２のサイドウォール絶縁膜を前記ゲート電極の前記側面上に形成する工程と、（ｇ）前記第１のサイドウォール絶縁膜と前記コントロールゲートとによって覆われていない部分の前記第１の導電膜と前記第２の絶縁膜とを除去する工程と、前記工程（ｇ）によって除去されなかった部分の前記第１の導電膜として、前記第１のトランジスタのフローティングゲートが形成され、（ｈ）前記第１のバーズビーク形状よりも小さい第２のバーズビーク形状を有する第２の熱酸化膜を、前記フローティングゲートの側面内に形成する工程とを備える。
【００１０】
第３の発明に係る半導体装置の製造方法は、（ａ）第１のトランジスタが形成されるメモリセルアレイ領域と、第２のトランジスタが形成される周辺回路領域とを有する半導体基板を準備する工程と、（ｂ）前記メモリセルアレイ領域内における前記半導体基板の上面上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜、及び第２の導電膜をこの順に形成する工程と、（ｃ）前記周辺回路領域内における前記半導体基板の前記上面上に、第３の絶縁膜及び第３の導電膜をこの順に形成する工程と、（ｄ）第１の膜を前記第２の導電膜上に部分的に形成するとともに、第２の膜を前記第３の導電膜上に部分的に形成する工程と、（ｅ）前記第２の膜によって覆われていない部分の前記第３の導電膜を除去する工程と、前記工程（ｅ）によって除去されなかった部分の前記第３の導電膜として、前記第２のトランジスタのゲート電極が形成され、（ｆ）第１のバーズビーク形状を有する第１の熱酸化膜を、前記ゲート電極の側面内に形成する工程と、（ｇ）前記工程（ｆ）よりも後に実行され、酸素遮断性を有する材質から成る第１のサイドウォール絶縁膜を前記第１の膜の側面上に形成するとともに、前記材質から成る第２のサイドウォール絶縁膜を前記ゲート電極の前記側面上に形成する工程と、（ｈ）前記第１のサイドウォール絶縁膜と前記第１の膜とによって覆われていない部分の前記第１の導電膜と前記第２の絶縁膜と前記第２の導電膜とを除去する工程と、前記工程（ｈ）によって除去されなかった部分の前記第１の導電膜として前記第１のトランジスタのフローティングゲートが形成され、前記工程（ｈ）によって除去されなかった部分の前記第２の導電膜として前記第１のトランジスタのコントロールゲートが形成され、（ｉ）前記第１のバーズビーク形状よりも小さい第２のバーズビーク形状を有する第２の熱酸化膜を、前記フローティングゲートの側面内に形成する工程とを備える。
【００１１】
第４の発明に係る半導体装置の製造方法は、（ａ）第１のトランジスタが形成されるメモリセルアレイ領域と、高電圧で駆動される第２のトランジスタが形成される高電圧系周辺回路領域と、低電圧で駆動される第３のトランジスタが形成される低電圧系周辺回路領域とを有する半導体基板を準備する工程と、（ｂ）前記メモリセルアレイ領域内における前記半導体基板の上面上に、第１の絶縁膜、第１の導電膜、及び第２の絶縁膜をこの順に形成する工程と、（ｃ）前記高電圧系周辺回路領域内における前記半導体基板の前記上面上に、第３の絶縁膜を形成する工程と、（ｄ）前記低電圧系周辺回路領域内における前記半導体基板の前記上面上に、第４の絶縁膜を形成する工程と、（ｅ）前記第２〜第４の絶縁膜の上面上に、第２の導電膜及び第５の絶縁膜をこの順に全面的に形成する工程と、（ｆ）前記高電圧系周辺回路領域内における前記第２の導電膜及び前記第５の絶縁膜を部分的に除去する工程と、前記高電圧系周辺回路領域内において前記工程（ｆ）によって除去されなかった部分の前記第２の導電膜として、前記第２のトランジスタのゲート電極が形成され、（ｇ）第１のバーズビーク形状を有する第１の熱酸化膜を、前記ゲート電極の側面内に形成する工程と、（ｈ）前記メモリセルアレイ領域内における前記第１及び第２の導電膜並びに前記第２及び第５の絶縁膜を部分的に除去する工程と、前記メモリセルアレイ領域内において前記工程（ｈ）によって除去されなかった部分の前記第１の導電膜として、前記第１のトランジスタのフローティングゲートが形成され、前記メモリセルアレイ領域内において前記工程（ｈ）によって除去されなかった部分の前記第２の導電膜として、前記第１のトランジスタのコントロールゲートが形成され、（ｉ）前記低電圧系周辺回路領域内における前記第２の導電膜及び前記第５の絶縁膜を部分的に除去する工程と、前記低電圧系周辺回路領域内において前記工程（ｉ）によって除去されなかった部分の前記第２の導電膜として、前記第３のトランジスタのゲート電極が形成され、（ｊ）前記第１のバーズビーク形状よりも小さい第２のバーズビーク形状を有する第２の熱酸化膜を、前記フローティングゲートの側面内に形成する工程と、（ｋ）前記第１のバーズビーク形状よりも小さい第３のバーズビーク形状を有する第３の熱酸化膜を、前記第３のトランジスタが有する前記ゲート電極の側面内に形成する工程とを備える。
【発明の効果】
【００１２】
第１の発明に係る半導体装置によれば、メモリセルアレイ領域内に形成された第１のトランジスタにおけるトランジスタ特性の劣化と、周辺回路領域内に形成された第２のトランジスタにおけるゲートエッジの電界集中とを、ともに回避することができる。
【００１３】
第２及び第３の発明に係る半導体装置の製造方法によれば、メモリセルアレイ領域内に形成される第１のトランジスタにおけるトランジスタ特性の劣化と、周辺回路領域内に形成される第２のトランジスタにおけるゲートエッジの電界集中とを、ともに回避することができる。
【００１４】
第４の発明に係る半導体装置の製造方法によれば、メモリセルアレイ領域内に形成される第１のトランジスタにおけるトランジスタ特性の劣化と、低電圧系周辺回路領域内に形成される第３のトランジスタにおけるトランジスタ特性の劣化と、高電圧系周辺回路領域内に形成される第２のトランジスタにおけるゲートエッジの電界集中とを、いずれも回避することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
図１は、本発明の実施の形態１に係るメモリセルトランジスタの構造を示す断面図であり、図１２は、本実施の形態１に係る周辺回路用トランジスタの構造を示す断面図である。図１に示したメモリセルトランジスタは、シリコン基板１のメモリセルアレイ領域内に形成されており、図１２に示した周辺回路用トランジスタは、同じシリコン基板１の周辺回路領域内に形成されている。
【００１６】
図１を参照して、シリコン基板１の上面上には、トンネル酸化膜２が形成されている。トンネル酸化膜２の上面上には、フローティングゲート３が形成されている。フローティングゲート３の側面内には、熱酸化膜４が形成されている。フローティングゲート３の上面上には、シリコン酸化膜６、シリコン窒化膜７、及びシリコン酸化膜８がこの順に形成されている。シリコン酸化膜６，８によってシリコン窒化膜７が挟まれた３層構造の絶縁膜は、「ＯＮＯ膜」とも称されている。
【００１７】
シリコン酸化膜８の上面上には、コントロールゲートが部分的に形成されている。コントロールゲートは、シリコン酸化膜８の上面上に部分的に形成されたポリシリコン膜９と、ポリシリコン膜９の上面上に形成されたタングステン膜１２とを有している。ゲート長方向（紙面の左右方向）に関するコントロールゲートの寸法は、ゲート長方向に関するフローティングゲート３の寸法よりも小さい。ポリシリコン膜９の側面内には、熱酸化膜１０が形成されている。タングステン膜１２の上面上には、シリコン窒化膜１３が形成されている。
【００１８】
トンネル酸化膜２の上面とフローティングゲート３の側面とによって規定されるフローティングゲート３の底面端部、及び、シリコン酸化膜６の底面とフローティングゲート３の側面とによって規定されるフローティングゲート３の上面端部には、熱酸化膜４のバーズビーク形状５がそれぞれ形成されている。また、シリコン酸化膜８の上面とポリシリコン膜９の側面とによって規定されるコントロールゲートの底面端部には、熱酸化膜１０のバーズビーク形状１１が形成されている。ゲート長方向に関する熱酸化膜４の寸法は、ゲート長方向に関する熱酸化膜１０の寸法よりも小さい。また、バーズビーク形状５は、バーズビーク形状１１よりも小さい。
【００１９】
シリコン酸化膜８の上面上、かつ、コントロールゲート及びシリコン窒化膜１３の各側面上には、サイドウォール絶縁膜１４が形成されている。トンネル酸化膜２の上面上、かつ、フローティングゲート３、ＯＮＯ膜、及びサイドウォール絶縁膜１４の各側面上には、サイドウォール絶縁膜１５が形成されている。
【００２０】
シリコン基板１の上面内には、フローティングゲート３の下方に規定されるチャネル形成領域を挟んで互いに対向するソース・ドレイン領域１６が形成されている。
【００２１】
メモリセルトランジスタを覆って層間絶縁膜１７が形成されており、層間絶縁膜１７内には、ソース・ドレイン領域１６の上面に到達するコンタクトホール１８が形成されている。コンタクトホール１８の内部は、バリアメタル膜１９及びタングステン膜２０によって充填されている。
【００２２】
図１２を参照して、シリコン基板１の上面上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５の上面上には、ゲート電極が形成されている。ゲート電極は、ゲート絶縁膜３５の上面上に形成されたポリシリコン膜３６と、ポリシリコン膜３６の上面上に形成されたタングステン膜３９とを有している。ポリシリコン膜３６の側面内には、熱酸化膜３７が形成されている。タングステン膜３９の上面上には、シリコン窒化膜４０が形成されている。
【００２３】
ゲート絶縁膜３５の上面とポリシリコン膜３６の側面とによって規定されるゲート電極の底面端部には、熱酸化膜３７のバーズビーク形状３８が形成されている。図１，１２を参照して、ゲート長方向に関する熱酸化膜４の寸法は、ゲート長方向に関する熱酸化膜３７の寸法よりも小さい。また、バーズビーク形状５は、バーズビーク形状３８よりも小さい。
【００２４】
ゲート絶縁膜３５の上面上、かつ、ゲート電極及びシリコン窒化膜４０の各側面上には、サイドウォール絶縁膜４１が形成されている。ゲート絶縁膜３５の上面上かつサイドウォール絶縁膜４１の側面上には、サイドウォール絶縁膜４２が形成されている。
【００２５】
シリコン基板１の上面内には、ゲート電極の下方に規定されるチャネル形成領域を挟んで互いに対向するソース・ドレイン領域４３が形成されている。
【００２６】
周辺回路用トランジスタを覆って層間絶縁膜１７が形成されており、層間絶縁膜１７内には、ソース・ドレイン領域４３の上面に到達するコンタクトホール４５が形成されている。コンタクトホール４５の内部は、バリアメタル膜４６及びタングステン膜４７によって充填されている。
【００２７】
以下、製造方法について説明する。図２〜１１は、本実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図であり、図１３〜２１は、本実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【００２８】
図２，１３を参照して、メモリセルアレイ領域内におけるシリコン基板１の上面上に、８〜１２ｎｍ程度の膜厚を有するシリコン酸化膜２５、５０〜１５０ｎｍ程度の膜厚を有するポリシリコン膜２６、２〜４ｎｍ程度の膜厚を有するシリコン酸化膜２７、５〜１５ｎｍ程度の膜厚を有するシリコン窒化膜２８、及び５〜１５ｎｍ程度の膜厚を有するシリコン酸化膜２９を、この順に形成する。また、周辺回路領域内におけるシリコン基板１の上面上に、２０〜２００ｎｍ程度の膜厚を有するシリコン酸化膜５０を形成する。
【００２９】
次に、５０〜１５０ｎｍ程度の膜厚を有するポリシリコン膜、２０〜６０ｎｍ程度の膜厚を有するタングステン膜、及び２００〜３００ｎｍ程度の膜厚を有するシリコン窒化膜を、この順に全面的に形成した後、写真製版法及び異方性エッチング法によってこれらの膜をパターニングする。これにより、メモリセルアレイ領域内においては、ポリシリコン膜９、タングステン膜１２、及びシリコン窒化膜１３から成る第１の積層構造がシリコン酸化膜２９の上面上に形成され、周辺回路領域内においては、ポリシリコン膜３６、タングステン膜３９、及びシリコン窒化膜４０から成る第２の積層構造がシリコン酸化膜５０上に形成される。
【００３０】
メモリセルトランジスタのゲート構造は第１の積層構造によって規定され、周辺回路用トランジスタのゲート構造は第２の積層構造によって規定される。従って、本実施の形態１に係る半導体装置の製造方法によれば、１回の写真製版工程によってメモリセルトランジスタのゲート構造及び周辺回路用トランジスタのゲート構造をともに規定することができる。そのため、メモリセルトランジスタのゲート構造を規定するための写真製版工程と、周辺回路用トランジスタのゲート構造を規定するための写真製版工程とが別工程として実施される製造プロセス（例えば上記特許文献１の図２参照）と比較すると、コストの低減を図ることができる。
【００３１】
図３，１４を参照して、次に、周辺回路用トランジスタに最適なプロセス条件（１０００℃、熱酸化膜の成膜量１３〜１５ｎｍ程度）で、熱酸化を行う。なお、本実施の形態１のようにポリメタルゲートデバイスの場合には、タングステン膜１２，３９が酸化されることを回避すべく、選択酸化条件（８００〜９００℃程度）を用いることが望ましい。これにより、メモリセルアレイ領域内においてはポリシリコン膜９の側面内に熱酸化膜１０が形成されるとともに、周辺回路領域内においてはポリシリコン膜３６の側面内に熱酸化膜３７が形成される。熱酸化膜１０，３７は、それぞれバーズビーク形状１１，３８を有している。バーズビーク長は、例えば２５〜３０ｎｍ程度となる。
【００３２】
図４，１５を参照して、次に、１０〜３０ｎｍ程度の膜厚を有し、酸素遮断性を有する材質（例えばシリコン窒化膜）から成る絶縁膜をＣＶＤ法によって全面的に形成した後に、エッチバックを行う。これにより、メモリセルアレイ領域内においてはサイドウォール絶縁膜１４が形成され、周辺回路領域内においてはサイドウォール絶縁膜４１が形成される。
【００３３】
図５，１６を参照して、次に、写真製版法によって、周辺回路領域を覆うフォトレジスト５１を形成する。次に、フォトレジスト５１、シリコン窒化膜１３、及びサイドウォール絶縁膜１４をエッチングマスクとして用いて、異方性エッチング法によって、シリコン酸化膜２９、シリコン窒化膜２８、シリコン酸化膜２７、及びポリシリコン膜２６をこの順にエッチングする。これにより、エッチングされなかった部分のシリコン酸化膜２９、シリコン窒化膜２８、シリコン酸化膜２７、及びポリシリコン膜２６として、それぞれシリコン酸化膜８、シリコン窒化膜７、シリコン酸化膜６、及びフローティングゲート３が得られる。その後、フォトレジスト５１を除去する。
【００３４】
図６，１７を参照して、次に、イオン注入法によって、シリコン酸化膜２５，５０を通してシリコン基板１の上面内に不純物を導入する。これにより、メモリセルアレイ領域内におけるシリコン基板１の上面内に、ソース・ドレイン領域１６が形成されるとともに、周辺回路領域内におけるシリコン基板１の上面内に、ソース・ドレイン領域４３が形成される。
【００３５】
図７を参照して、次に、メモリセルトランジスタに最適なプロセス条件（１０００℃、熱酸化膜の成膜量８〜１０ｎｍ）で、熱酸化を行う。これにより、メモリセルアレイ領域内において、フローティングゲート３の側面内に熱酸化膜４が形成される。熱酸化膜４は、バーズビーク形状５を有している。バーズビーク長は、例えば１５〜２０ｎｍ程度となる。このとき、図１７に示したように周辺回路領域内においてはポリシリコン膜３６の側面上にサイドウォール絶縁膜４１が形成されており、しかもサイドウォール絶縁膜４１は酸素遮断性を有する材質によって構成されている。そのため、熱酸化膜４を形成するための熱酸化によってはポリシリコン膜３６が酸化されることはなく、すでに形成されている熱酸化膜３７に関して膜厚やバーズビーク形状３８の大きさが変動するという事態を回避できる。同様に、メモリセルアレイ領域内においてはポリシリコン膜９の側面上にサイドウォール絶縁膜１４が形成されているため、熱酸化膜４を形成するための熱酸化によってはポリシリコン膜９が酸化されることはなく、すでに形成されている熱酸化膜１０に関して膜厚やバーズビーク形状１１の大きさが変動するという事態を回避できる。
【００３６】
図８，１８を参照して、次に、ＣＶＤ法によって、６００〜８００ｎｍ程度の膜厚を有するシリコン窒化膜３０を全面的に形成する。
【００３７】
図９，１９を参照して、次に、シリコン窒化膜３０をエッチバックすることにより、メモリセルアレイ領域内においてサイドウォール絶縁膜１５を形成するとともに、周辺回路領域内においてサイドウォール絶縁膜４２を形成する。
【００３８】
図１０，２０を参照して、次に、ＣＶＤ法によって、ＢＰＴＥＯＳ等から成り、５００〜１５００ｎｍ程度の膜厚を有する層間絶縁膜１７を、全面的に形成する。
【００３９】
図１１，２１を参照して、次に、写真製版法及び異方性エッチング法によって、メモリセルアレイ領域内における層間絶縁膜１７内にコンタクトホール１８を自己整合的に形成するとともに、周辺回路領域内における層間絶縁膜１７内にコンタクトホール４５を形成する。フローティングゲート３とシリコン基板１とによって挟まれる部分のシリコン酸化膜２５はトンネル酸化膜２として機能し、ポリシリコン膜３６とシリコン基板１とによって挟まれる部分のシリコン酸化膜５０はゲート絶縁膜３５として機能する。
【００４０】
次に、チタンナイトライド等から成り１０〜２０ｎｍ程度の膜厚を有するバリアメタル膜１９，４６をＣＶＤ法によって形成した後、バリアメタル膜１９，４６上にタングステン膜２０，４７を形成してコンタクトホール１８，４５内を充填することにより、図１，１２に示した構造が得られる。
【００４１】
本実施の形態１に係る半導体装置の製造方法によれば、メモリセルトランジスタのフローティングゲート３の側面内に熱酸化膜４を形成する工程（図７）と、周辺回路用トランジスタのゲート電極（ポリシリコン膜３６）の側面内に熱酸化膜３７を形成する工程（図１４）とが、別工程として実施される。これにより、熱酸化膜４のバーズビーク形状５を、熱酸化膜３７のバーズビーク形状３８よりも小さくすることができる。その結果、本実施の形態１に係る半導体装置によれば、メモリセルトランジスタにおいては、リード電流の低下等のトランジスタ特性の劣化を回避することができ、周辺回路用トランジスタにおいては、ゲートエッジにおける電界集中を回避することができる。
【００４２】
実施の形態２．
図２２は、本発明の実施の形態２に係るメモリセルトランジスタの構造を示す断面図であり、図３０は、本実施の形態２に係る周辺回路用トランジスタの構造を示す断面図である。図２２に示したメモリセルトランジスタは、シリコン基板１のメモリセルアレイ領域内に形成されており、図３０に示した周辺回路用トランジスタは、同じシリコン基板１の周辺回路領域内に形成されている。
【００４３】
図２２を参照して、シリコン基板１の上面上には、トンネル酸化膜２が形成されている。トンネル酸化膜２の上面上には、フローティングゲート３が形成されている。フローティングゲート３の側面内には、熱酸化膜４が形成されている。フローティングゲート３の上面上には、シリコン酸化膜６、シリコン窒化膜７、及びシリコン酸化膜８がこの順に積層されたＯＮＯ膜が形成されている。
【００４４】
シリコン酸化膜８の上面上には、コントロールゲートが形成されている。コントロールゲートは、シリコン酸化膜８の上面上に形成されたポリシリコン膜５５と、ポリシリコン膜５５の上面上に部分的に形成されたタングステン膜５９とを有している。ゲート長方向に関するポリシリコン膜５５の寸法は、ゲート長方向に関するフローティングゲート３の寸法に等しい。ポリシリコン膜５５の側面内には、熱酸化膜５６が形成されている。タングステン膜５９の上面上には、シリコン窒化膜６０が形成されている。ゲート長方向に関するタングステン膜５９及びシリコン窒化膜６０の各寸法は、ゲート長方向に関するフローティングゲート３及びポリシリコン膜５５の各寸法よりも小さい。
【００４５】
フローティングゲート３の底面端部及び上面端部には、熱酸化膜４のバーズビーク形状５がそれぞれ形成されている。また、シリコン酸化膜８の上面とポリシリコン膜５５の側面とによって規定されるポリシリコン膜５５の底面端部、及び、ポリシリコン膜５５の上面と側面とによって規定されるポリシリコン膜５５の上面端部には、熱酸化膜５６のバーズビーク形状５７がそれぞれ形成されている。ゲート長方向に関する熱酸化膜５６の寸法は、ゲート長方向に関する熱酸化膜４の寸法に等しい。ポリシリコン膜５５の底面端部に形成されているバーズビーク形状５７の大きさは、熱酸化膜４のバーズビーク形状５の大きさに等しい。一方、ポリシリコン膜５５の上面端部に形成されているバーズビーク形状５７の大きさは、熱酸化膜４のバーズビーク形状５よりも大きい。
【００４６】
ポリシリコン膜５５の上面上、かつ、タングステン膜５９及びシリコン窒化膜６０の各側面上には、サイドウォール絶縁膜６１が形成されている。トンネル酸化膜２の上面上、かつ、フローティングゲート３、ＯＮＯ膜、ポリシリコン膜５５、及びサイドウォール絶縁膜６１の各側面上には、サイドウォール絶縁膜１５が形成されている。
【００４７】
シリコン基板１の上面内には、フローティングゲート３の下方に規定されるチャネル形成領域を挟んで互いに対向するソース・ドレイン領域１６が形成されている。
【００４８】
メモリセルトランジスタを覆って層間絶縁膜１７が形成されており、層間絶縁膜１７内には、ソース・ドレイン領域１６の上面に到達するコンタクトホール１８が形成されている。コンタクトホール１８の内部は、バリアメタル膜１９及びタングステン膜２０によって充填されている。
【００４９】
図３０を参照して、シリコン基板１の上面上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５の上面上には、ゲート電極が形成されている。ゲート電極は、ゲート絶縁膜３５の上面上に形成されたポリシリコン膜７０と、ポリシリコン膜７０の上面上に形成されたタングステン膜３９とを有している。ポリシリコン膜７０の側面内には、熱酸化膜７１が形成されている。タングステン膜３９の上面上には、シリコン窒化膜４０が形成されている。
【００５０】
ゲート絶縁膜３５の上面とポリシリコン膜７０の側面とによって規定されるゲート電極の底面端部には、熱酸化膜７１のバーズビーク形状７２が形成されている。図２２，３０を参照して、ゲート長方向に関する熱酸化膜４，５６の寸法は、ゲート長方向に関する熱酸化膜７１の寸法よりも小さい。また、バーズビーク形状５は、バーズビーク形状７２よりも小さい。
【００５１】
ゲート絶縁膜３５の上面上、かつ、ゲート電極及びシリコン窒化膜４０の各側面上には、サイドウォール絶縁膜４１が形成されている。ゲート絶縁膜３５の上面上かつサイドウォール絶縁膜４１の側面上には、サイドウォール絶縁膜４２が形成されている。
【００５２】
シリコン基板１の上面内には、ゲート電極の下方に規定されるチャネル形成領域を挟んで互いに対向するソース・ドレイン領域４３が形成されている。
【００５３】
周辺回路用トランジスタを覆って層間絶縁膜１７が形成されており、層間絶縁膜１７内には、ソース・ドレイン領域４３の上面に到達するコンタクトホール４５が形成されている。コンタクトホール４５の内部は、バリアメタル膜４６及びタングステン膜４７によって充填されている。
【００５４】
以下、製造方法について説明する。図２３〜２９は、本実施の形態２に係るメモリセルトランジスタの製造方法を工程順に示す断面図であり、図３１〜３６は、本実施の形態２に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【００５５】
図２３，３１を参照して、メモリセルアレイ領域内におけるシリコン基板１の上面上に、８〜１２ｎｍ程度の膜厚を有するシリコン酸化膜２５、５０〜１５０ｎｍ程度の膜厚を有するポリシリコン膜２６、２〜４ｎｍ程度の膜厚を有するシリコン酸化膜２７、５〜１５ｎｍ程度の膜厚を有するシリコン窒化膜２８、及び５〜１５ｎｍ程度の膜厚を有するシリコン酸化膜２９を、この順に形成する。また、周辺回路領域内におけるシリコン基板１の上面上に、２０〜２００ｎｍ程度の膜厚を有するシリコン酸化膜５０を形成する。
【００５６】
次に、ＣＶＤ法によって、５０〜１５０ｎｍ程度の膜厚を有するポリシリコン膜６３、２０〜６０ｎｍ程度の膜厚を有するタングステン膜、及び２００〜３００ｎｍ程度の膜厚を有するシリコン窒化膜を、この順に全面的に形成する。次に、写真製版法及び異方性エッチング法によって、タングステン膜及びシリコン窒化膜をパターニングする。これにより、メモリセルアレイ領域内においては、タングステン膜５９及びシリコン窒化膜６０から成る第１の積層構造がポリシリコン膜６３の上面上に形成され、周辺回路領域内においては、タングステン膜３９及びシリコン窒化膜４０から成る第２の積層構造がポリシリコン膜６３上に形成される。
【００５７】
メモリセルトランジスタのゲート構造は第１の積層構造によって規定され、周辺回路用トランジスタのゲート構造は第２の積層構造によって規定される。従って、上記実施の形態１に係る半導体装置の製造方法と同様に、本実施の形態２に係る半導体装置の製造方法においても、１回の写真製版工程によってメモリセルトランジスタのゲート構造及び周辺回路用トランジスタのゲート構造をともに規定することができ、コストの低減を図ることができる。
【００５８】
図２４，３２を参照して、次に、写真製版法によって、メモリセルアレイ領域を覆うフォトレジスト６４を形成する。次に、フォトレジスト６４及びシリコン窒化膜４０をエッチングマスクとして用いて、異方性エッチング法によって、周辺回路領域内におけるポリシリコン膜６３をエッチングする。これにより、エッチングされなかった部分のポリシリコン膜６３として、ポリシリコン膜７０が得られる。その後、フォトレジスト６４を除去する。
【００５９】
図２５，３３を参照して、次に、周辺回路用トランジスタに最適なプロセス条件（１０００℃、熱酸化膜の成膜量１３〜１５ｎｍ）で、熱酸化を行う。なお、本実施の形態２のようにポリメタルゲートデバイスの場合には、タングステン膜５９，３９が酸化されることを回避すべく、選択酸化条件（８００〜９００℃程度）を用いることが望ましい。これにより、メモリセルアレイ領域内においてはポリシリコン膜６３の上面内に熱酸化膜６５が形成されるとともに、周辺回路領域内においてはポリシリコン膜７０の側面内に熱酸化膜７１が形成される。熱酸化膜７１は、バーズビーク形状７２を有している。
【００６０】
図２６，３４を参照して、次に、１０〜３０ｎｍ程度の膜厚を有し、酸素遮断性を有する材質（例えばシリコン窒化膜）から成る絶縁膜をＣＶＤ法によって全面的に形成した後に、エッチバックを行う。これにより、メモリセルアレイ領域内においてはサイドウォール絶縁膜６１が形成され、周辺回路領域内においてはサイドウォール絶縁膜４１が形成される。
【００６１】
図２７，３５を参照して、次に、写真製版法によって、周辺回路領域を覆うフォトレジスト７６を形成する。次に、フォトレジスト７６、シリコン窒化膜６０、及びサイドウォール絶縁膜６１をエッチングマスクとして用いて、異方性エッチング法によって、熱酸化膜６５、ポリシリコン膜６３、シリコン酸化膜２９、シリコン窒化膜２８、シリコン酸化膜２７、及びポリシリコン膜２６をこの順にエッチングする。これにより、エッチングされなかった部分のポリシリコン膜６３、シリコン酸化膜２９、シリコン窒化膜２８、シリコン酸化膜２７、及びポリシリコン膜２６として、それぞれポリシリコン膜５５、シリコン酸化膜８、シリコン窒化膜７、シリコン酸化膜６、及びフローティングゲート３が得られる。その後、フォトレジスト７６を除去する。図２７に示すように、ポリシリコン膜５５の上面端部には、熱酸化膜６５の一部が残っている。
【００６２】
図２８，３６を参照して、次に、イオン注入法によって、シリコン酸化膜２５，５０を通してシリコン基板１の上面内に不純物を導入する。これにより、メモリセルアレイ領域内におけるシリコン基板１の上面内に、ソース・ドレイン領域１６が形成されるとともに、周辺回路領域内におけるシリコン基板１の上面内に、ソース・ドレイン領域４３が形成される。
【００６３】
図２９を参照して、次に、メモリセルトランジスタに最適なプロセス条件（１０００℃、熱酸化膜の成膜量８〜１０ｎｍ）で、熱酸化を行う。なお、本実施の形態２のようにポリメタルゲートデバイスの場合には、タングステン膜５９が酸化されることを回避すべく、選択酸化条件（８００〜９００℃程度）を用いることが望ましい。これにより、メモリセルアレイ領域内において、フローティングゲート３の側面内に熱酸化膜４が形成されるとともに、ポリシリコン膜５５の側面内に熱酸化膜５６が形成される。熱酸化膜４はバーズビーク形状５を有しており、熱酸化膜５６はバーズビーク形状５７を有している。ポリシリコン膜５５の上面端部に残っていた熱酸化膜６５に起因して、ポリシリコン膜５５の上面端部に形成されるバーズビーク形状５７は、ポリシリコン膜５５の底面端部に形成されるバーズビーク形状５７よりも大きくなる。
【００６４】
このとき、図３６に示したように周辺回路領域内においてはポリシリコン膜７０の側面上にサイドウォール絶縁膜４１が形成されており、しかもサイドウォール絶縁膜４１は酸素遮断性を有する材質によって構成されている。そのため、熱酸化膜４，５６を形成するための熱酸化によってはポリシリコン膜７０が酸化されることはなく、すでに形成されている熱酸化膜７１に関して膜厚やバーズビーク形状７２の大きさが変動するという事態を回避できる。
【００６５】
その後は上記実施の形態１に係る半導体装置の製造方法と同様の工程が実行され、図２２，３０に示した構造が得られる。
【００６６】
本実施の形態２に係る半導体装置の製造方法によれば、メモリセルトランジスタのフローティングゲート３の側面内に熱酸化膜４を形成する工程（図２９）と、周辺回路用トランジスタのゲート電極（ポリシリコン膜７０）の側面内に熱酸化膜７１を形成する工程（図３３）とが、別工程として実施される。これにより、熱酸化膜４のバーズビーク形状５を、熱酸化膜７１のバーズビーク形状７２よりも小さくすることができる。その結果、本実施の形態２に係る半導体装置によれば、メモリセルトランジスタにおいては、リード電流の低下等のトランジスタ特性の劣化を回避することができ、周辺回路用トランジスタにおいては、ゲートエッジにおける電界集中を回避することができる。
【００６７】
また、本実施の形態２に係る半導体装置によれば、ゲート長方向に関するフローティングゲート３の寸法は、ゲート長方向に関するタングステン膜５９及びシリコン窒化膜６０の各寸法よりも大きく、ゲート長方向に関するコントロールゲート（ポリシリコン膜５５）の寸法に等しい。また、ポリシリコン膜５５の底面端部に形成されているバーズビーク形状５７は、ポリシリコン膜９の底面端部に形成されているバーズビーク形状１１（図１参照）よりも小さい。従って、上記実施の形態１に係る半導体装置と比較して、フローティングゲート３とコントロールゲートとがＯＮＯ膜を挟んで互いに対向する面積を拡大できるため、フローティングゲート３とコントロールゲートとの間のカップリング比を向上することができる。その結果、読み出し特性及び書き込み特性の向上を図ることができ、より低い電圧での読み出し及び書き込みを実現することが可能となる。
【００６８】
なお、上記実施の形態１，２では、ポリメタルゲート構造が採用されたフラッシュメモリデバイスを対象として本発明を適用する例について説明したが、本発明は、側面が熱酸化されるフローティングゲート及びコントロールゲートを有する任意の半導体デバイスに適用することが可能である。後述の実施の形態３についても同様である。
【００６９】
実施の形態３．
上記実施の形態１，２では、メモリセルトランジスタと周辺回路用トランジスタとでバーズビーク形状の大きさを異ならせることについて説明した。しかし、周辺回路用トランジスタは、比較的低電圧で駆動される低電圧系の周辺回路用トランジスタと、比較的高電圧で駆動される高電圧系の周辺回路用トランジスタとに区別できる。
【００７０】
低電圧系の周辺回路用トランジスタに関しては、メモリセルトランジスタと同様に、半導体装置の微細化に伴ってゲート長が０．２０μｍ以下になると、トランジスタ特性の劣化を引き起こしてしまう。一方、高電圧系の周辺回路用トランジスタに関しては、ゲート電極に高電圧（５〜４０Ｖ）が印加されるため、バーズビーク形状を大きくして、ゲートエッジにおける電界集中を抑制する必要がある。
【００７１】
そこで、本実施の形態３では、メモリセルトランジスタ及び低電圧系の周辺回路用トランジスタと、高電圧系の周辺回路用トランジスタとで、熱酸化膜のバーズビーク形状を互いに異ならせることにより、メモリセルトランジスタ及び低電圧系の周辺回路用トランジスタにおけるトランジスタ特性の劣化と、高電圧系の周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法について説明する。
【００７２】
図３７は、本発明の実施の形態３に係る半導体装置の構造を示す断面図である。シリコン基板１０１は、メモリセルトランジスタが形成されたメモリセルアレイ領域と、低電圧系の周辺回路用トランジスタが形成された低電圧系周辺回路領域と、高電圧系の周辺回路用トランジスタが形成された高電圧系周辺回路領域とを備えている。
【００７３】
メモリセルアレイ領域に関して、シリコン基板１０１の上面上には、トンネル酸化膜１０２が形成されている。トンネル酸化膜１０２の上面上には、フローティングゲート１０３が形成されている。フローティングゲート１０３の側面内には、熱酸化膜１０４が形成されている。フローティングゲート１０３の上面上には、シリコン酸化膜１０６、シリコン窒化膜１０７、及びシリコン酸化膜１０８がこの順に形成されている。シリコン酸化膜１０６，１０８によってシリコン窒化膜１０７が挟まれた３層構造の絶縁膜は、「ＯＮＯ膜」とも称されている。
【００７４】
シリコン酸化膜１０８の上面上には、コントロールゲートが形成されている。コントロールゲートは、シリコン酸化膜１０８の上面上に形成されたポリシリコン膜１０９と、ポリシリコン膜１０９の上面上に形成されたタングステン膜１１２とを有している。ポリシリコン膜１０９の側面内には、熱酸化膜１１０が形成されている。タングステン膜１１２の上面上には、シリコン窒化膜１１３が形成されている。
【００７５】
トンネル酸化膜１０２の上面とフローティングゲート１０３の側面とによって規定されるフローティングゲート１０３の底面端部、及び、シリコン酸化膜１０６の底面とフローティングゲート１０３の側面とによって規定されるフローティングゲート１０３の上面端部には、熱酸化膜１０４のバーズビーク形状１０５がそれぞれ形成されている。また、シリコン酸化膜１０８の上面とポリシリコン膜１０９の側面とによって規定されるコントロールゲートの底面端部には、熱酸化膜１１０のバーズビーク形状１１１が形成されている。
【００７６】
トンネル酸化膜１０２の上面上、かつ、フローティングゲート１０３、ＯＮＯ膜、コントロールゲート、及びシリコン窒化膜１１３の各側面上には、サイドウォール絶縁膜１１５が形成されている。
【００７７】
シリコン基板１０１の上面内には、フローティングゲート１０３の下方に規定されるチャネル形成領域を挟んで互いに対向するＬＤＤ（Lightly Doped Drain）領域１１６が形成されている。
【００７８】
メモリセルトランジスタを覆って層間絶縁膜１１７が形成されており、層間絶縁膜１１７内には、ＬＤＤ領域１１６の上面に到達するコンタクトホール１１８が形成されている。コンタクトホール１１８の内部は、バリアメタル膜１１９及びタングステン膜１２０Ｓ，１２０Ｄによって充填されている。
【００７９】
低電圧系周辺回路領域に関して、シリコン基板１０１の上面上には、ゲート絶縁膜１３５が形成されている。ゲート絶縁膜１３５の上面上には、ゲート電極が形成されている。ゲート電極は、ゲート絶縁膜１３５の上面上に形成されたポリシリコン膜１７０と、ポリシリコン膜１７０の上面上に形成されたタングステン膜１３９とを有している。ポリシリコン膜１７０の側面内には、熱酸化膜１７１が形成されている。タングステン膜１３９の上面上には、シリコン窒化膜１４０が形成されている。
【００８０】
ゲート絶縁膜１３５の上面とポリシリコン膜１７０の側面とによって規定されるゲート電極の底面端部には、熱酸化膜１７１のバーズビーク形状１７２が形成されている。ゲート長方向に関する熱酸化膜１７１の寸法は、ゲート長方向に関する熱酸化膜１０４，１１０の寸法と同一である。また、バーズビーク形状１７２の大きさは、バーズビーク形状１０５，１１１の大きさと同一である。
【００８１】
ゲート絶縁膜１３５の上面上、かつ、ゲート電極及びシリコン窒化膜１４０の各側面上には、サイドウォール絶縁膜１４２が形成されている。
【００８２】
シリコン基板１０１の上面内には、ゲート電極の下方に規定されるチャネル形成領域を挟んで互いに対向するＬＤＤ領域１４３及びソース・ドレイン領域１６０が形成されている。
【００８３】
低電圧系の周辺回路用トランジスタを覆って層間絶縁膜１１７が形成されており、層間絶縁膜１１７内には、ソース・ドレイン領域１６０の上面に到達するコンタクトホール１４５が形成されている。コンタクトホール１４５の内部は、バリアメタル膜１４６及びタングステン膜１４７によって充填されている。
【００８４】
高電圧系周辺回路領域に関して、シリコン基板１０１の上面上には、ゲート絶縁膜２３５が形成されている。ゲート絶縁膜２３５の上面上には、ゲート電極が形成されている。ゲート電極は、ゲート絶縁膜２３５の上面上に形成されたポリシリコン膜２７０と、ポリシリコン膜２７０の上面上に形成されたタングステン膜２３９とを有している。ポリシリコン膜２７０の側面内には、熱酸化膜２７１が形成されている。タングステン膜２３９の上面上には、シリコン窒化膜２４０が形成されている。
【００８５】
ゲート絶縁膜２３５の上面とポリシリコン膜２７０の側面とによって規定されるゲート電極の底面端部には、熱酸化膜２７１のバーズビーク形状２７２が形成されている。ゲート長方向に関する熱酸化膜２７１の寸法は、ゲート長方向に関する熱酸化膜１０４，１１０，１７１の寸法よりも大きい。また、バーズビーク形状２７２は、バーズビーク形状１０５，１１１，１７２よりも大きい。
【００８６】
ゲート絶縁膜２３５の上面上、かつ、ゲート電極及びシリコン窒化膜２４０の各側面上には、サイドウォール絶縁膜２４２が形成されている。
【００８７】
シリコン基板１０１の上面内には、ゲート電極の下方に規定されるチャネル形成領域を挟んで互いに対向するＬＤＤ領域２４３及びソース・ドレイン領域２６０が形成されている。
【００８８】
高電圧系の周辺回路用トランジスタを覆って層間絶縁膜１１７が形成されており、層間絶縁膜１１７内には、ソース・ドレイン領域２６０の上面に到達するコンタクトホール２４５が形成されている。コンタクトホール２４５の内部は、バリアメタル膜２４６及びタングステン膜２４７によって充填されている。
【００８９】
図３８は、本実施の形態３に係る半導体装置の構造のうち、メモリセルアレイ領域の構造を示す上面図である。図３７に示した断面構造のうちメモリセルアレイ領域に関する部分の構造は、図３８に示したラインXXXVII−XXXVIIに沿った位置に関する断面構造に相当する。但し、図３８では、層間絶縁膜１１７は省略されている。
【００９０】
以下、製造方法について説明する。図３９〜４９は、図３７に対応させて、本実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【００９１】
図３９を参照して、イオン注入法によってシリコン基板１０１内にウェル（図示しない）を形成した後、シリコン基板１０１の上面内に素子分離絶縁膜１６１を形成する。次に、シリコン基板１０１の上面上に、８〜１２ｎｍ程度の膜厚を有するトンネル酸化膜１０２、及び５０〜１５０ｎｍ程度の膜厚を有するポリシリコン膜１２６を、この順に全面的に形成する。次に、メモリセルアレイ領域内におけるポリシリコン膜１２６をパターニングすることによって、ワードライン方向に沿って並ぶメモリセルごとに、ポリシリコン膜１２６を分離する。但し、この工程は図３９には表れない。次に、ポリシリコン膜１２６の上面上に、２〜４ｎｍ程度の膜厚を有するシリコン酸化膜１２７、５〜１５ｎｍ程度の膜厚を有するシリコン窒化膜１２８、及び５〜１５ｎｍ程度の膜厚を有するシリコン酸化膜１２９を、この順に全面的に形成する。
【００９２】
図４０を参照して、次に、低電圧系周辺回路領域及び高電圧系周辺回路領域におけるトンネル酸化膜１０２、ポリシリコン膜１２６、シリコン酸化膜１２７，１２９、及びシリコン窒化膜１２８を除去する。
【００９３】
図４１を参照して、次に、低電圧系周辺回路領域におけるシリコン基板１０１の上面上に、３〜６ｎｍ程度の膜厚を有するゲート絶縁膜１３５を形成する。次に、高電圧系周辺回路領域におけるシリコン基板１０１の上面上に、１０〜３０ｎｍ程度の膜厚を有するゲート絶縁膜２３５を形成する。
【００９４】
図４２を参照して、次に、５０〜１５０ｎｍ程度の膜厚を有するポリシリコン膜１６３、２０〜６０ｎｍ程度の膜厚を有するタングステン膜１５９、及び２００〜３００ｎｍ程度の膜厚を有するシリコン窒化膜１８０を、この順に全面的に形成する。
【００９５】
図４３を参照して、次に、写真製版法及び異方性エッチング法によって、高電圧系周辺回路領域におけるポリシリコン膜１６３、タングステン膜１５９、及びシリコン窒化膜１８０をパターニングする。これにより、高電圧系周辺回路領域内において、ポリシリコン膜２７０、タングステン膜２３９、及びシリコン窒化膜２４０がこの順に積層された構造が、ゲート絶縁膜２３５上に形成される。
【００９６】
図４４を参照して、次に、高電圧系周辺回路用トランジスタに最適なプロセス条件（１０００℃、熱酸化膜の成膜量１３〜１５ｎｍ程度）で、熱酸化を行う。なお、本実施の形態３のようにポリメタルゲートデバイスの場合には、タングステン膜２３９が酸化されることを回避すべく、選択酸化条件（８００〜９００℃程度）を用いることが望ましい。これにより、高電圧系周辺回路領域内において、ポリシリコン膜２７０の側面内に熱酸化膜２７１が形成される。熱酸化膜２７１は、バーズビーク形状２７２を有している。バーズビーク長は、例えば２５〜３０ｎｍ程度となる。
【００９７】
図４５を参照して、次に、写真製版法及び異方性エッチング法によって、メモリセルアレイ領域内におけるポリシリコン膜１２６，１６３、タングステン膜１５９、シリコン酸化膜１２７，１２９、及びシリコン窒化膜１２８，１８０をパターニングする。これとともに、低電圧系周辺回路領域におけるポリシリコン膜１６３、タングステン膜１５９、及びシリコン窒化膜１８０をパターニングする。これにより、メモリセルアレイ領域内において、フローティングゲート１０３、シリコン酸化膜１０６、シリコン窒化膜１０７、シリコン酸化膜１０８、ポリシリコン膜１０９、タングステン膜１１２、及びシリコン窒化膜１１３がこの順に積層された構造が、トンネル酸化膜１０２上に形成される。また、低電圧系周辺回路領域内において、ポリシリコン膜１７０、タングステン膜１３９、及びシリコン窒化膜１４０がこの順に積層された構造が、ゲート絶縁膜１３５上に形成される。
【００９８】
図４６を参照して、次に、イオン注入法によって、トンネル酸化膜１０２及びゲート絶縁膜１３５，２３５を通してシリコン基板１０１の上面内に不純物を導入する。これにより、メモリセルアレイ領域内におけるシリコン基板１０１の上面内にＬＤＤ領域１１６が形成され、低電圧系周辺回路領域内におけるシリコン基板１０１の上面内にＬＤＤ領域１４３が形成され、高電圧系周辺回路領域内におけるシリコン基板１０１の上面内にＬＤＤ領域２４３が形成される。
【００９９】
図４７を参照して、次に、メモリセルトランジスタ及び低電圧系周辺回路用トランジスタに最適なプロセス条件（１０００℃、熱酸化膜の成膜量８〜１０ｎｍ）で、熱酸化を行う。なお、本実施の形態３のようにポリメタルゲートデバイスの場合には、タングステン膜１１２，１３９，２３９が酸化されることを回避すべく、選択酸化条件（８００〜９００℃程度）を用いることが望ましい。これにより、メモリセルアレイ領域内において、フローティングゲート１０３の側面内に熱酸化膜１０４が形成されるとともに、ポリシリコン膜１０９の側面内に熱酸化膜１１０が形成される。また、低電圧系周辺回路領域内において、ポリシリコン膜１７０の側面内に熱酸化膜１７１が形成される。熱酸化膜１０４，１１０，１７１はそれぞれバーズビーク形状１０５，１１１，１７２を有している。バーズビーク長は、いずれも例えば１５〜２０ｎｍ程度となる。
【０１００】
図４８を参照して、次に、６００〜８００ｎｍ程度の膜厚を有するシリコン窒化膜を全面的に形成した後、そのシリコン窒化膜をエッチバックする。これにより、メモリセルアレイ領域内においてサイドウォール絶縁膜１１５が形成され、低電圧系周辺回路領域内においてサイドウォール絶縁膜１４２が形成され、高電圧系周辺回路領域内においてサイドウォール絶縁膜２４２が形成される。
【０１０１】
図４９を参照して、次に、写真製版法及びイオン注入法によって、ゲート絶縁膜１３５，２３５を通してシリコン基板１０１の上面内に不純物を導入する。これにより、低電圧系周辺回路領域内におけるシリコン基板１０１の上面内にソース・ドレイン領域１６０が形成され、高電圧系周辺回路領域内におけるシリコン基板１０１の上面内にソース・ドレイン領域２６０が形成される。
【０１０２】
次に、ＢＰＴＥＯＳ等から成り、５００〜１５００ｎｍ程度の膜厚を有する層間絶縁膜１１７を、全面的に形成する。次に、層間絶縁膜１１７内にコンタクトホール１１８，１４５，２４５を形成する。次に、バリアメタル膜１１９，１４６，２４６及びタングステン膜１２０Ｄ，１２０Ｓ，１４７，２４７によってコンタクトホール１１８，１４５，２４５内を充填する。以上の工程により、図３７に示した構造が得られる。
【０１０３】
本実施の形態３に係る半導体装置の製造方法によれば、メモリセルトランジスタのフローティングゲート１０３の側面内に熱酸化膜１０４を形成する工程（図４７）、及び、低電圧系周辺回路用トランジスタのゲート電極（ポリシリコン膜１７０）の側面内に熱酸化膜１７１を形成する工程（図４７）が、高電圧系周辺回路用トランジスタのゲート電極（ポリシリコン膜２７０）の側面内に熱酸化膜２７１を形成する工程（図４４）とは別工程として実施される。これにより、熱酸化膜１０４，１７１のバーズビーク形状１０５，１７２を、熱酸化膜２７１のバーズビーク形状２７２よりも小さくすることができる。その結果、本実施の形態３に係る半導体装置によれば、メモリセルトランジスタ及び低電圧系周辺回路用トランジスタにおいては、リード電流の低下等のトランジスタ特性の劣化を回避することができ、高電圧系周辺回路用トランジスタにおいては、ゲートエッジにおける電界集中を回避することができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施の形態１に係るメモリセルトランジスタの構造を示す断面図である。
【図２】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る周辺回路用トランジスタの構造を示す断面図である。
【図１３】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態１に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態２に係るメモリセルトランジスタの構造を示す断面図である。
【図２３】本発明の実施の形態２に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態２に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態２に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態２に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態２に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態２に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態２に係るメモリセルトランジスタの製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態２に係る周辺回路用トランジスタの構造を示す断面図である。
【図３１】本発明の実施の形態２に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態２に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態２に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態２に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態２に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態２に係る周辺回路用トランジスタの製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図３８】本実施の形態３に係る半導体装置の構造のうち、メモリセルアレイ領域の構造を示す上面図である。
【図３９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【０１０５】
１，１０１  シリコン基板、２，１０２  トンネル酸化膜、３，１０３  フローティングゲート、４，１０，３７，５６，７１，１０４，１７１，２７１  熱酸化膜、５，１１，３８，５７，７２，１０５，１７２，２７２  バーズビーク形状、６，８，２５，２７，２９，５０，１０６，１０８  シリコン酸化膜、７，２８，６０，１０７  シリコン窒化膜、９，２６，３６，５５，６３，７０，１７０，２７０  ポリシリコン膜、１４，４１，６１  サイドウォール絶縁膜、３５，１３５，２３５  ゲート絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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