(57)【要約】【課題】              ５〜１０Ｖ程度のスナップバック耐圧をもつデバイスをセルフアライン法で実現することができる半導体装置及びその製造方法を提供すること。【解決手段】          主ゲート６ａの隣に所定の間隔をおいて配された２個以上の副ゲート６ｂ、６ｃと、副ゲート６ｂ、６ｃの下であってソース／ドレイン層９ａ、９ｂの端部から主ゲート６ａの端部近傍まで連続的に配されるとともに、ソース／ドレイン層９ａ、９ｂと同電位型であり、不純物の濃度がソース／ドレイン層９ａ、９ｂよりも低濃度である低濃度層７ａ、７ｂと、を備える。【選択図】            図１
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【特許請求の範囲】
【請求項１】
主ゲートの隣に所定の間隔をおいて配された１又は２個以上の副ゲートと、
前記副ゲートの下であってソース／ドレイン層の端部から前記主ゲートの端部近傍まで連続的に配されるとともに、前記ソース／ドレイン層と同電位型であり、不純物の濃度が前記ソース／ドレイン層よりも低濃度である低濃度層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記主ゲートと前記副ゲートとは、所定の部位にて繋がって一体に構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記主ゲートと前記副ゲートとは、分離して別個独立に構成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記副ゲートは、前記主ゲートの両隣に配され、
前記主ゲートの隣の片側の前記副ゲートは、その反対側に配された前記副ゲートの個数と同じ又は異なる個数であることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記副ゲートは、前記主ゲートの隣のドレイン側にのみ配されることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項６】
前記低濃度層は、ドレイン側にのみ配されることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記低濃度層は、ＬＤＤ層又はＤＤＤ層若しくはエクステンション層であることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記主ゲートの端部から前記副ゲートの端部につながらないサイドウォールを備えることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記主ゲートの端部から前記副ゲートの端部につながったサイドウォールを備えることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【請求項１０】
少なくとも前記低濃度層の領域であって平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記ソース／ドレイン層と同一成分よりなる第２のソース／ドレイン層を備えることを特徴とする請求項１乃至９のいずれか一に記載の半導体装置。
【請求項１１】
前記第２のソース／ドレイン層の表面に配されたシリサイド層を備えることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一に記載の半導体装置の構成をＮＭＯＳ型トランジスタ又はＰＭＯＳ型トランジスタを有する半導体装置に適用したことを特徴とする半導体装置。
【請求項１３】
請求項１乃至１１のいずれか一に記載の半導体装置の構成を互いに異なるブレイクダウン耐圧を持つトランジスタを備えた半導体装置に適用したことを特徴とする半導体装置。
【請求項１４】
請求項１乃至１１のいずれか一に記載の半導体装置の構成をＰ型シリコン基板又はＮ型シリコン基板をベースに用いた半導体装置に適用したことを特徴とする半導体装置。
【請求項１５】
主ゲート及び副ゲートを所定の間隔をおいて形成する工程と、
主ゲート及び副ゲートをマスクとして、前記副ゲートの下の領域を含むウェル層中に、斜め回転イオン注入により、ソース／ドレイン層と同電位型で不純物の濃度が前記ソース／ドレイン層よりも低濃度である低濃度層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
主ゲート及び副ゲートを所定の間隔をおいて形成する工程と、
主ゲート及び副ゲートをマスクとして、ウェル層中に、ソース／ドレイン層と同電位型で前記ソース／ドレイン層よりも低濃度の不純物を注入し、注入された前記不純物を熱処理により前記副ゲートの下の領域に拡散させて、低濃度層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記主ゲート及び前記副ゲートの側端面の周りにサイドウォールを形成する工程と、
前記主ゲート、前記副ゲート及び前記サイドウォールをマスクとしてイオン注入によりソース／ドレイン層を形成する工程と、
を含むことを特徴とする請求項１５又は１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを備える半導体装置及びその製造方法に関し、特に、５〜１０Ｖ程度のスナップバック耐圧をもつデバイスをセルフアライン法で実現することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のＬＤＤ構造（Lightly Doped Drain）を有するトランジスタを備える半導体装置において、５〜１０Ｖ程度のスナップバック耐圧を持たせるためには、ＬＤＤ層における不純物濃度を低くするか、ソース／ドレイン層をゲート側端から距離を取ることによって実現させることが多い。ここで、スナップバック耐圧とは、Ｖｄ−Ｉｄ特性を評価する際、ドレイン電流がバイポーラ動作を起こすことによって、Ｖｄ−Ｉｄ特性のＩｄ波形がスナップバック（急激に反発）し急激に上昇するＶｄ電圧をいい、オン耐圧ともいう。
【０００３】
【特許文献１】特開平１１−２０４７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＬＤＤ層における不純物濃度を低くする場合、ＬＤＤ層の層厚が薄くなることによってオン電流が十分に取れなくなり、また、近年の拡散層シャロー化（浅薄化）の流れでは不純物濃度を低くするだけでは、５〜１０Ｖ程度のスナップバック耐圧を持たせることができないことが多い。
【０００５】
また、ソース／ドレイン層をゲート側端から距離を取る場合、ブレイクダウン耐圧あるいはスナップバック耐圧はある程度自由に決められるが、ソース／ドレイン層を形成する際のイオン注入は非セルフアライン法となるため、フォトレジストの目ずれによって電気的特性が変化してしまうという問題がある。
【０００６】
さらに、上記問題は、ＬＤＤ構造のみならず、ＤＤＤ構造（Double Diffused Drain）やエクステンション構造においても同様な問題が存在している。
【０００７】
ところで、半導体装置において、５〜１０Ｖ程度のスナップバック耐圧を持たせるために、拡散層内に拡散層内逆導電型拡散層を有する構造（リサーフ構造）を採用することが考えられる。図１７を参照すると、リサーフ構造を備えた従来の半導体装置において、ＬＯＣＯＳ下に形成されている延長ドレイン拡散層内逆導電型拡散層（２０８；リサーフ層）は、主ゲート（２０２−１）及び副ゲート（２０２−２）をマスクとして、主ゲート（２０２−１）と副ゲート（２０２−２）の間にセルフアライン法にて形成されたものがある（特許文献１参照）。リサーフ構造は、高耐圧デバイスとして知られ、通常、ＬＯＣＯＳ下に独自のマスクを用いて形成される。リサーフ構造では、高いブレイクダウン耐圧を実現するために、ドレイン側では下層のウェルと上層のリサーフ層の両方から空乏化させる。リサーフ層をセルフアライン法で形成するために主ゲートに加え、副ゲートを使用し、主ゲート及び副ゲートをマスクとして主ゲートと副ゲートの間に形成される。また、ソース側にもリサーフ層が形成されるため、ドレイン側のリサーフ層と、ソース側のリサーフ層とは逆導電型でなければならない。すなわち、ドレイン側のリサーフ層、及びソース側のリサーフ層を形成するためのマスクは、基板上で別々に形成する必要がある。ここで、高耐圧デバイスの場合、トランジスタの大きさは、低耐圧デバイスと比較して相対的に大きいため、リサーフ構造を作るのには適している。
【０００８】
しかしながら、５〜１０Ｖ程度のスナップバック耐圧をもつトランジスタを作るためにリサーフ構造を適用しようとすると、トランジスタのサイズが大きくなりすぎるため、高耐圧デバイスには不向きである。
【０００９】
また、リサーフ構造を実現するためには、副ゲートの下でドレイン層のウェルが繋がるようにある程度のジャンクション深さが必要であるが、５〜１０Ｖ程度のスナップバック耐圧をもつトランジスタにおいてこうしたジャンクション深さを実現しようとすると、注入されるイオンがゲート（主ゲート、副ゲート）を突き抜けてしまうという事態が発生しやすくなる。つまり、ドレイン層用のイオン注入をジャンクション深さが達成されるまで行うと、ゲート（ポリシリコン）をマスクとしたセルフアライン法では、イオンがゲートを突き抜けてしまう。このため、イオンのゲート突き抜けを回避するためには、ジャンクション深さを相対的に浅くせざるをえない。
【００１０】
以上の観点から、リサーフ構造を５〜１０Ｖ程度のスナップバック耐圧を持つトランジスタに採用することは困難である。
【００１１】
さらに、従来のリサーフ構造を有する半導体装置では、ドレイン側のリサーフ層、及びソース側のリサーフ層を形成するためのマスク（フォトレジスト）は、基板上で別々に形成する必要があるが、そうした場合も主ゲート及び副ゲートの寸法を大きくする要因となる。したがって、マスクを別々に形成する技術では、サイズの小さなトランジスタには適していない。
【００１２】
本発明の第１の目的は、５〜１０Ｖ程度のスナップバック耐圧をもつデバイスをセルフアライン法で実現することができる半導体装置及びその製造方法を提供することである。
【００１３】
本発明の第２の目的は、５〜１０Ｖ程度のスナップバック耐圧をもつデバイスを小さくすることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点においては、半導体装置において、主ゲートの隣に所定の間隔をおいて配された１又は２個以上の副ゲートと、前記副ゲートの下であってソース／ドレイン層の端部から前記主ゲートの端部近傍まで連続的に配されるとともに、前記ソース／ドレイン層と同電位型であり、不純物の濃度が前記ソース／ドレイン層よりも低濃度である低濃度層と、を備えることを特徴とする。
【００１５】
本発明の前記半導体装置において、前記主ゲートと前記副ゲートとは、所定の部位にて繋がって一体に構成されることが好ましい。
【００１６】
本発明の前記半導体装置において、前記主ゲートと前記副ゲートとは、分離して別個独立に構成されることが好ましい。
【００１７】
本発明の前記半導体装置において、前記副ゲートは、前記主ゲートの両隣に配され、前記主ゲートの隣の片側の前記副ゲートは、その反対側に配された前記副ゲートの個数と同じ又は異なる個数であることが好ましい。
【００１８】
本発明の前記半導体装置において、前記副ゲートは、前記主ゲートの隣のドレイン側にのみ配されることが好ましい。
【００１９】
本発明の前記半導体装置において、前記低濃度層は、ドレイン側にのみ配されることが好ましい。
【００２０】
本発明の前記半導体装置において、前記低濃度層は、ＬＤＤ層又はＤＤＤ層若しくはエクステンション層であることが好ましい。
【００２１】
本発明の前記半導体装置において、平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記主ゲートの端部から前記副ゲートの端部につながらないサイドウォールを備えることが好ましい。
【００２２】
本発明の前記半導体装置において、平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記主ゲートの端部から前記副ゲートの端部につながったサイドウォールを備えることが好ましい。
【００２３】
本発明の前記半導体装置において、少なくとも前記低濃度層の領域であって平面方向から見て前記主ゲートと前記副ゲートの間の領域に形成されるとともに、前記ソース／ドレイン層と同一成分よりなる第２のソース／ドレイン層を備えることが好ましい。
【００２４】
本発明の前記半導体装置において、前記第２のソース／ドレイン層の表面に配されたシリサイド層を備えることが好ましい。
本発明の前記半導体装置において、前記半導体装置の構成をＮＭＯＳ型トランジスタ又はＰＭＯＳ型トランジスタを有する半導体装置に適用することが好ましい。
【００２５】
本発明の前記半導体装置において、前記半導体装置の構成を互いに異なるブレイクダウン耐圧を持つトランジスタを備えた半導体装置に適用することが好ましい。
本発明の前記半導体装置において、前記半導体装置の構成をＰ型シリコン基板又はＮ型シリコン基板をベースに用いた半導体装置に適用することが好ましい。
【００２６】
本発明の第２の視点においては、半導体装置の製造方法において、主ゲート及び副ゲートを所定の間隔をおいて形成する工程と、主ゲート及び副ゲートをマスクとして、前記副ゲートの下の領域を含むウェル層中に、斜め回転イオン注入により、ソース／ドレイン層と同電位型で不純物の濃度が前記ソース／ドレイン層よりも低濃度である低濃度層を形成する工程を含むことを特徴とする。
【００２７】
本発明の第３の視点においては、半導体装置の製造方法において、主ゲート及び副ゲートを所定の間隔をおいて形成する工程と、主ゲート及び副ゲートをマスクとして、ウェル層中に、ソース／ドレイン層と同電位型で前記ソース／ドレイン層よりも低濃度の不純物を注入し、注入された前記不純物を熱処理により前記副ゲートの下の領域に拡散させて、低濃度層を形成する工程を含むことを特徴とする。
【００２８】
本発明の前記半導体装置の製造方法において、前記主ゲート及び前記副ゲートの側端面の周りにサイドウォールを形成する工程と、前記主ゲート、前記副ゲート及び前記サイドウォールをマスクとしてイオン注入によりソース／ドレイン層を形成する工程と、を含むことが好ましい。
【発明の効果】
【００２９】
本発明（請求項１〜１７）によれば、セルフアライン法にてＰＲ工程を追加することなくブレイクダウン耐圧、スナップバック耐圧の高いトランジスタを形成することができる。また、そのとき、ブレイクダウン耐圧、スナップバック耐圧および電流能力を簡単に高精度にコントロールすることできる。
【００３０】
本発明（請求項１〜５）によれば、副ゲートの数、副ゲート長を自由に設定できる。
【００３１】
本発明（請求項１〜５）によれば、主ゲートと副ゲートの間隔を変化させることで、その間のソース／ドレイン層の有無、ソース／ドレイン層の濃度、シリサイド化の有無をコントロールできる。それによって、ブレイクダウン耐圧、スナップバック耐圧、電流能力を自由にコントロールできる。
【００３２】
本発明（請求項３）によれば、主ゲートと副ゲートの電位を自由に設定できる。
【発明を実施するための最良の形態】
【００３３】
（実施形態１）
本発明の実施形態１について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ａ−Ａ´間の部分断面図である。ここでは、ＮＭＯＳの場合について説明する。
【００３４】
この半導体装置１は、ＮＭＯＳ型トランジスタを有する半導体装置であり、シリコン基板２と、素子分離領域３と、ウェル層４と、ゲート絶縁膜５と、ゲート６と、ＬＤＤ層７と、サイドウォール８と、ソース／ドレイン層９と、シリサイド層１０、１１と、層間絶縁膜１２と、コンタクトプラグ１３と、配線層１４と、を有する。
【００３５】
シリコン基板２は、Ｐ型シリコン基板である。素子分離領域３は、シリコン基板２上に形成される複数のデバイス活性領域（素子）を電気的に分離する領域である。素子分離領域３は、絶縁物（例えば、シリコン酸化膜）よりなり、デバイス活性領域を取り囲む位置に所定の深さで配設される。ウェル層４は、デバイス活性領域ごとにシリコン基板２中に所定の深さまでＰ型不純物（例えば、ボロンイオン）が拡散した領域である。ゲート絶縁膜５は、シリコン基板２上のゲート６、６ａ、６ｂ、６ｃが配される領域に用いられる絶縁膜（シリコン酸化膜）である。
【００３６】
ゲート６は、ゲート絶縁膜５上であってソースとドレイン（ソース／ドレイン層９ａ、９ｂ）の間に配置され、ポリシリコンよりなり、主ゲート６ａ、副ゲート６ｂ、６ｃを有する。主ゲート６ａは、チャネル制御用のゲートである。副ゲート６ｂ、６ｃは、主ゲート６ａの両隣に１つずつ（計２つ）所定の間隔をおいて配され、主ゲート６ａと所定の部位にて一体に繋がっている。主ゲート６ａと副ゲート６ｂ、６ｃの間隔は、サイドウォール８形成時に、主ゲート６ａ及び副ゲート６ｂ、６ｃのサイドウォール８（主ゲート６ａと副ゲート６ｂ、６ｃの間の領域に形成されるもの）が接触し、主ゲート６ａと副ゲート６ｂ、６ｃの間がサイドウォール８によって埋まる程度の距離に形成する。なお、主ゲート６ａと副ゲート６ｂ、６ｃは、ＰＲ（フォトレジスト）露光の限界まで近づけることができる。平面方向から見て、主ゲート６ａと副ゲート６ｂ、６ｃの間の領域には、不純物高濃度拡散層となるソース／ドレイン層９ａ、９ｂが存在しない。副ゲート６ｂ、６ｃは、その下方にＬＤＤ層７ａ、７ｂが形成できるよう、十分小さくする必要がある。なお、主ゲート６ａと副ゲート６ｂ、６ｃは、それぞれ分離して電気的に接続せず、各々独立してコントロールするようにしてもよい（図４参照）。例えば、なるべくオン電流を稼ぐために、ソース／ドレイン層９ａと副ゲート６ｂを電気的に接続することもできる。これは、副ゲート６ｂの下にＬＤＤ層（図１（ｂ）の７ａ）が存在し、副ゲート６ｂの電位の設定によって、ＬＤＤ層７ａ中のキャリアを自由にコントロールすることができるからである。主ゲート６ａ、副ゲート６ｂ、６ｃの層間絶縁膜１２側の面には、シリサイド層１０ａ、１０ｂ、１０ｃ（例えば、ＴｉＳｉ）が形成されている。なお、シリサイド層１０ａ、１０ｂ、１０ｃは、必要に応じて設けなくてもよい場合がある。
【００３７】
ＬＤＤ層７ａ、７ｂは、ウェル層４中であって副ゲート６ｂ、６ｃの下に形成されたソース／ドレイン層９ａ、９ｂと同電位型の低濃度拡散層（Ｎ−型拡散層；例えば、リンイオン低濃度拡散層）である。ＬＤＤ層７ａは、平面方向から見て副ゲート６ｂの左側端部近傍から主ゲート６ａの左側端部近傍まで連続的に存在する。ＬＤＤ層７ｂは、平面方向から見て、副ゲート６ｃの右側端部近傍から主ゲート６ａの右側端部近傍まで連続的に存在する。ＬＤＤ構造を選択した理由は以下の通りである。実施形態１では、リサーフ構造を使用しないため、ジャンクションの深さは深くはできない。深くするとゲートをイオンが突き抜けてしまうため、セルフアライン法での注入が行えない。そこで、ＬＤＤ構造を選択したのである。副ゲート６ｂ、６ｃの下にもＬＤＤ層７ａ、７ｂを形成する理由は以下の通りである。ＬＤＤ構造では、ブレイクダウン耐圧およびスナップバック耐圧をコントロールするためには、ＬＤＤ層７ａ、７ｂの濃度を変化させる必要がある。ただ、通常、ＬＤＤ層７ａ、７ｂの長さはそれほどコントロールできず、濃度を変化させてもブレイクダウン耐圧およびスナップバック耐圧の変動は限られたものになる。副ゲート６ｂ、６ｃを用いた構造を適用した場合、単に副ゲート６ｂ、６ｃを形成しただけではソース／ドレイン層９ａ、９ｂと主ゲート６ａが分離されてしまい、トランジスタの特性が出ない、あるいは非常に電気的特性の良くないトランジスタとなってしまう。そこで、副ゲート６ｂ、６ｃの下にもＬＤＤ層７ａ、７ｂを形成したのである。なお、より高いブレイクダウン耐圧、スナップバック耐圧を持つトランジスタを得るためには、ＬＤＤ層７ａ、７ｂの濃度を下げることが必要となる。
【００３８】
サイドウォール８は、主ゲート６ａ、副ゲート６ｂ、６ｃの側端の周りに形成された絶縁部（例えば、シリコン酸化膜）であり、主ゲート６ａと副ゲート６ｂ、６ｃの間の領域では互いに接触して埋め込まれた構成となっている。主ゲート６ａと副ゲート６ｂ、６ｃの間のサイドウォール８は、主ゲート６ａと副ゲート６ｂ、６ｃの間の領域にソース／ドレイン層９ａ、９ｂを形成しないようにするためのマスクとなる。
【００３９】
ソース／ドレイン層９ａ、９ｂは、副ゲート６ｂの左外側、及び副ゲート６ｃの右外側のウェル層４中に形成されたＬＤＤ層７ａ、７ｂと同電位型の高濃度拡散層（Ｎ＋型拡散層；例えば、ヒ素イオン高濃度拡散層）である。ソース／ドレイン層９ａは、副ゲート６ｂの左側端部近傍にてＬＤＤ層７ａに接続されている。ソース／ドレイン層９ｂは、副ゲート６ｃの右側端部近傍にてＬＤＤ層７ｂに接続されている。なお、ソース／ドレイン層９ａ、９ｂは、平面方向から見て主ゲート６ａと副ゲート６ｂ、６ｃの間の領域には形成されていない。また、ドレイン／ソース層９ａ、９ｂは、副ゲート６ｂ、６ｃ及びサイドウォール８によって主ゲート６ａから距離を離して形成されている。ソース／ドレイン層９ａ、９ｂが主ゲート６ａに対して距離を置いた位置に配設する結果、ソース／ドレイン層９ａ、９ｂの端部から主ゲート６ａまでの間にはＬＤＤ層７ａ、７ｂのみが存在することになる。ソース／ドレイン層９ａ、９ｂを主ゲート６ａから離す構成にしたのは、より高いブレイクダウン耐圧、スナップバック耐圧を持つトランジスタを得るためである。ソース／ドレイン層９ａ、９ｂの層間絶縁膜１２側の面にはシリサイド層１１ａ、１１ｂ（例えば、ＴｉＳｉ）が形成されている。なお、シリサイド層１１ａ、１１ｂは、必要に応じて設けなくてもよい場合がある。
【００４０】
層間絶縁膜１２は、素子分離領域３、サイドウォール８、及びシリサイド層１０ａ、１０ｂ、１０ｃ、１１ａ、１１ｂの表面に形成された絶縁層（例えば、シリコン酸化膜）である。層間絶縁膜１２には、シリサイド層１０ａ、１１ａ、１１ｂに通ずる複数のコンタクトホールが形成されている。コンタクトプラグ１３ａ、１３ｂ、１３ｃは、シリサイド層１０ａ、１１ａ、１１ｂに対応して接続される導電層（例えば、Ｗ）であり、層間絶縁膜１２の各コンタクトホール内に形成されている。配線層１４ａ、１４ｂ、１４ｃは、それぞれコンタクトプラグ１３ａ、１３ｂ、１３ｃに対応して接続する導電層（例えば、Ａｌ）であり、層間絶縁膜１２の表面に所定のパターンで形成されている。
【００４１】
次に、実施形態１に係る半導体装置の製造方法について説明する。図２及び図３は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した部分工程断面図である。ここでは、ＮＭＯＳを形成する場合について説明する。
【００４２】
まず、シリコン基板２を用意し、シリコン基板２の所定の位置に素子分離領域３を形成する（ステップＡ１；図２（ａ）参照）。ここで、シリコン基板２には、例えば、１５Ω・ｃｍの抵抗率をもつＰ型シリコン基板を用いている。また、素子分離領域３は、シリコン酸化膜よりなり、ＬＯＣＯＳ（Local Oxidation of Silicon）法あるいはＳＴＩ（Shallow Trench Isolation）法によって形成することができる。素子分離領域３の深さは、０．１〜５μｍ程度である。
【００４３】
次に、シリコン基板２にウェル層４を形成する（ステップＡ２；図２（ｂ）参照）。ここで、ウェル層４は、Ｐ型のウェルであり、例えば、ボロン（Ｂ）イオンを注入することによって形成される。注入条件は、例えば、イオン注入エネルギー（加速エネルギー）４００ＫｅＶ、イオン注入ドーズ量１×１０１３個／ｃｍ２、及び、イオン注入エネルギー（加速エネルギー）１００ＫｅＶ、イオン注入ドーズ量５×１０１２個／ｃｍ２とする。イオンは、平面方向から見て素子分離領域３で囲まれたシリコン領域に注入される。
【００４４】
次に、ウェル層４の表面にゲート絶縁膜５を形成する（ステップＡ３；図２（ｃ）参照）。ここで、ゲート絶縁膜５は、例えば、熱酸化法によるシリコン酸化膜とし、膜厚を１６ｎｍとする。
【００４５】
次に、ゲート絶縁膜５の表面の所定の位置に主ゲート６ａ、及び副ゲート６ｂ、６ｃを形成する（ステップＡ４；図２（ｄ）参照）。ここでは、例えば、ゲート６ａ、６ｂ、６ｃ用のポリシリコンをゲート絶縁膜（図２（ｃ）の５）の全面に膜厚２００ｎｍ成長させ、ポリシリコンの表面にフォトレジスト（図示せず）を所定のマスクパターンに形成して、マスクパターンから露出した領域のポリシリコンを、ゲート絶縁膜５が表れるまでエッチングにより除去し、その後、フォトレジストを除去する。また、主ゲート６ａと副ゲート６ｂ、６ｃとの間隔は、後の工程（図３（ｆ）参照）でサイドウォール８を形成したときに主ゲート６ａと副ゲート６ｂ、６ｃのそれぞれのサイドウォール８を接触させるために、例えば、０．２μｍとする。なお、主ゲート６ａ及び副ゲート６ｂ、６ｃを形成した後であって、フォトレジストを除去する前に、平面方向から見て主ゲート６ａ及び副ゲート６ｂ、６ｃの領域以外の領域に係るゲート絶縁膜５をエッチング除去してもよい。
【００４６】
次に、ウェル層４内の所定の領域にＬＤＤ層７ａ、７ｂを形成する（ステップＡ５；図２（ｅ）参照）。ここで、ＬＤＤ層７ａ、７ｂは、Ｎ型拡散層であり、例えば、主ゲート６ａ及び副ゲート６ｂ、６ｃをマスクとして、セルフアライン法にて、リン（Ｐ）イオンを用いて、斜め回転イオン注入により、副ゲート６ｂ、６ｃの下に入るように注入形成する。その時の注入条件は、例えば、イオン注入エネルギー５０ＫｅＶ、イオン注入ドーズ量１×１０１３個／ｃｍ２、イオン注入角度３０°とする。斜め回転イオン注入によりＬＤＤ層７ａ、７ｂを形成するのは、副ゲート６ｂ、６ｃの下にも連続したＬＤＤ層７ａ、７ｂを形成して、トランジスタのブレイクダウン耐圧、スナップバック耐圧を上げるためである。イオンは、平面方向から見て、素子分離領域３と副ゲート６ｂの間、副ゲート６ｂと主ゲート６ａの間、主ゲート６ａと副ゲート６ｃの間、及び、副ゲート６ｃと素子分離領域３の間の領域から注入される。また、ＬＤＤ層７ａ、７ｂは、斜め回転イオン注入を用いずに０°注入を用い、その後、熱処理（アニール）により注入したリンイオンを熱拡散させることによっても、副ゲート６ｂ、６ｃの下にも連続したＬＤＤ層７ａ、７ｂを形成することができる。
【００４７】
次に、主ゲート６ａ、及び副ゲート６ｂ、６ｃの側端部の周りにサイドウォール８を形成する（ステップＡ６；図３（ｆ）参照）。ここで、サイドウォール８には、例えば、シリコン酸化膜を用い、厚さを１５０ｎｍとする。サイドウォール８は、例えば、基板表面にシリコン酸化膜を堆積させた後、主ゲート６ａ、副ゲート６ｂ、６ｃ及びＬＤＤ層７ａ、７ｂの表面が出てくるまでエッチバックすることにより形成することができる。主ゲート６ａと副ゲート６ｂ、６ｃの間隔を小さくしているので、主ゲート６ａと副ゲート６ｂ、６ｃのそれぞれのサイドウォール８は接触し、主ゲート６ａと副ゲート６ｂ、６ｃの間の隙間がサイドウォール８にて埋められた状態になっている。
【００４８】
次に、ＬＤＤ層７ａ、７ｂの所定の領域にソース／ドレイン層９ａ、９ｂを形成する（ステップＡ７；図３（ｇ）参照）。ここで、ソース／ドレイン層９ａ、９ｂは、Ｎ型拡散層であり、例えば、主ゲート６ａ、副ゲート６ｂ、６ｃ及びサイドウォール８をマスクとして、セルフアライン法にて、ヒ素（Ａｓ）イオンを用いて、イオン注入により形成することができる。このときの注入条件は、例えば、イオン注入エネルギー５０ＫｅＶ、イオン注入ドーズ量１×１０１５個／ｃｍ２とする。イオンは、平面方向から見て素子分離領域３と副ゲート６ｂ、６ｃの間の領域から注入される。なお、主ゲート６ａと副ゲート６ｂ、６ｃの間の間隔にはサイドウォール８が接触するようにして埋め込まれているため、平面方向から見て主ゲート６ａと副ゲート６ｂ、６ｃの間の領域からはソース／ドレイン層９ａ、９ｂと同じイオンは注入されない。
【００４９】
次に、ゲート６ａ、６ｂ、６ｃ及びソース／ドレイン層９ａ、９ｂの表面にシリサイド層１０ａ、１０ｂ、１０ｃ、１１ａ、１１ｂを形成し、基板全体の表面に層間絶縁膜１２を形成し、層間絶縁膜１２にシリサイド層１０ａ、１１ａ、１１ｂに通ずるコンタクトホールを形成し、各コンタクトホール内にシリサイド層１０ａ、１１ａ、１１ｂのそれぞれに対応するコンタクトプラグ１３ａ、１３ｂ、１３ｃを形成する（ステップＡ８；図１（ａ）及び図３（ｈ）参照）。ここで、シリサイド層１０ａ、１０ｂ、１０ｃ、１１ａ、１１ｂは、例えば、Ｔｉを用い、シリサイド化処理を行うことにより形成することができる。なお、主ゲート６ａと副ゲート６ｂ、６ｃの間の間隔にはサイドウォール８が埋められているので、ＬＤＤ層７ａ、７ｂの表面はシリサイド化反応が行われない。また、コンタクトプラグ１３ａ、１３ｂ、１３ｃは、例えば、コンタクトホールを含む層間絶縁膜１２の表面にタングステン層を形成し、層間絶縁膜１２が表れるまでタングステン層をＣＭＰ又はエッチバックすることにより形成することができる。
【００５０】
最後に、層間絶縁膜１２の表面にコンタクトプラグ１３ａ、１３ｂ、１３ｃごとに対応する配線層１４ａ、１４ｂ、１４ｃを形成する（ステップＡ９；図１（ａ）及び図３（ｉ）参照）。ここで、配線層１４ａ、１４ｂ、１４ｃは、例えば、コンタクトプラグ１３ａ、１３ｂ、１３ｃを含む層間絶縁膜１２の表面にアルミ層を堆積し、フォトレジスト（図示せず）を所定のマスクパターンに形成して、マスクパターンから露出した領域のアルミ層を、層間絶縁膜１２が表れるまでエッチングにより除去し、その後、フォトレジストを除去する。以上により、所望の構造を持つトランジスタを有する半導体装置が形成される。
【００５１】
実施形態１によれば、１つのゲートを用いて形成する場合と比較して、ＬＤＤ層７ａ、７ｂの長さが長くなっており、ソース／ドレイン層９ａ、９ｂの端部から主ゲート６ａの下における電界を緩和する役割を果たすため、高いブレイクダウン耐圧、スナップバック耐圧を持たせることができる。
【００５２】
また、ブレイクダウン耐圧、スナップバック耐圧が高いトランジスタを有する半導体装置のＬＤＤ層７ａ、７ｂ及びソース／ドレイン層９ａ、９ｂを、セルフアライン法によって形成することができるので、ＰＲ工程を追加することなく製造することができる。
【００５３】
また、リサーフ構造を使用せずＬＤＤ構造を選択することで、セルフアライン法を用いて特性の安定したトランジスタを有する半導体装置を製造することができる。つまり、イオン注入強度を抑えて副ゲート６ｂ、６ｃの下の拡散層（ＬＤＤ層７ａ、７ｂ）のジャンクション深さを浅く構成することで、イオンがゲートを突き抜けてしまうといった従来の問題を回避しつつ、セルフアライン法での注入を行うことができる。
【００５４】
また、リサーフ構造でないため、ＮＭＯＳに注入されるソース／ドレイン層９ａ、９ｂはＮ＋型のみである。すなわち、リサーフ構造のように主ゲート６ａ、副ゲート６ｂ、６ｃ上でソース／ドレイン層９ａ、９ｂ形成用のマスクを切り替える必要がなく、主ゲート６ａ、副ゲート６ｂ、６ｃの長さを十分に短くすることができる。そのため、トランジスタサイズを十分に小さくすることができる。ＰＭＯＳ（ソース／ドレイン層９ａ、９ｂはＰ＋型のみ）に適用する場合も同様の効果がある。
【００５５】
また、トランジスタのブレイクダウン耐圧、スナップバック耐圧を上げるために、副ゲート６ｂ、６ｃの下にＬＤＤ層７ａ、７ｂを斜め回転イオン注入により形成しているので、主ゲート６ａの端部近傍まで延びるＬＤＤ層７ａ、７ｂとそれぞれソース／ドレイン層９ａ、９ｂが接続され、トランジスタとしての良好な特性が得られる。
【００５６】
また、低濃度層であるＬＤＤ層７ａ、７ｂによって、ソース／ドレイン層９ａ、９ｂ端部から主ゲート６ａ端部の下までの電界緩和が最大限行われ、ブレイクダウン耐圧、スナップバック耐圧の高い特性を得ることができる。
【００５７】
さらに、近年主流となっているトランジスタのソース／ドレイン層９ａ、９ｂの表面のシリサイド化を制御することができる。すなわち、主ゲート６ａと副ゲート６ｂ、６ｃの間は、サイドウォール８によって埋められているため、シリサイド反応が起きず、サイドウォール８をセルフアライン法の高精度なシリサイドブロックとして使用することもできる。
【００５８】
なお、実施形態１では、シリコン基板２にＰ型シリコン基板を用いた半導体装置について説明したが、Ｎ型シリコン基板を用いた半導体装置にも適用することも可能である。
【００５９】
（実施形態２）
本発明の実施形態２について図面を用いて説明する。図５は、本発明の実施形態２に係る半導体装置の構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｂ−Ｂ´間の部分断面図である。
【００６０】
実施形態２に係る半導体装置では、平面方向から見て、主ゲート６ａと副ゲート６ｂ、６ｃの間にソース／ドレイン層９ｃ、９ｄが局所的に形成されており、主ゲート６ａ及び副ゲート６ｂ、６ｃのそれぞれのサイドウォール８は、独立し接触していない。これによって、主ゲート６ａ及び副ゲート６ｂ、６ｃの間からイオン注入が可能であり、ＬＤＤ層７ａ、７ｂよりも高濃度のソース／ドレイン層９ｃ、９ｄを形成することができる。ソース／ドレイン層９ｃ、９ｄの層間絶縁膜１２側の面には、シリサイド層１１ｃ、１１ｄが形成されている。ソース／ドレイン層９ｃはＬＤＤ層７ａを分離し、ソース／ドレイン層９ｄはＬＤＤ層７ｂを分離している。その他の構成については実施形態１と同様である。
【００６１】
主ゲート６ａと副ゲート６ｂ、６ｃの間にソース／ドレイン層９ａ、９ｂと同じイオンのソース／ドレイン層９ｃ、９ｄを形成するのは、オン電流減少のデメリットを抑えるためである。つまり、ＬＤＤ層７ａ、７ｂは、ソース／ドレイン層９ａ、９ｂと比較して抵抗が高く、ＬＤＤ層７ａ、７ｂを伸ばしただけではオン電流が減少してしまう。これを回避するには、ＬＤＤ層７ａ、７ｂの濃度を高くする、あるいは、ＬＤＤ層７ａ、７ｂの長さを短くすることが考えられる。ところが、ＬＤＤ層７ａ、７ｂの濃度を高くすると電界緩和としての役割が少なくなり、ブレイクダウン耐圧が下がってしまう。また、ＬＤＤ層７ａ、７ｂの長さを短くすることは、副ゲート６ｂ、６ｃの長さを短くすることを意味し、ステッパー等の露光装置の限界までは可能だが、それ以上は原理的に不可能となる。そこで、ＬＤＤ層の一部に高濃度層となるソース／ドレイン層９ｃ、９ｄやシリサイド層１１ｃ、１１ｄを追加したものである。なお、１１ｃ、１１ｄは、必要に応じて設けなくてもよい場合がある。
【００６２】
次に、実施形態２に係る半導体装置の製造方法について説明する。図６及び図７は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した部分工程断面図である。ここでは、ＮＭＯＳを形成する場合について説明する。
【００６３】
まず、シリコン基板２の所定の位置に素子分離領域３を形成し（ステップＢ１；図６（ａ）参照）、シリコン基板２にウェル層４を形成し（ステップＢ２；図６（ｂ）参照）、ウェル層４の表面にゲート絶縁膜５を形成する（ステップＢ３；図６（ｃ）参照）。ステップＢ１〜Ｂ３は、実施形態１に係るステップＡ１〜Ａ３と同様である。
【００６４】
次に、ゲート絶縁膜５の表面の所定の位置に主ゲート６ａ及び副ゲート６ｂ、６ｃを形成する（ステップＢ４；図６（ｄ）参照）。ここでは、例えば、ゲート６ａ、６ｂ、６ｃ用のポリシリコンをゲート絶縁膜（図６（ｃ）の５）の全面に膜厚２００ｎｍ成長させ、ポリシリコンの表面にフォトレジスト（図示せず）を所定のマスクパターンに形成して、マスクパターンから露出した領域のポリシリコンをエッチングにより除去し、その後、フォトレジストを除去する。また、主ゲート６ａと副ゲート６ｂ、６ｃとの間隔は、後の工程（図７（ｆ）参照）でサイドウォール８を形成したときに主ゲート６ａと副ゲート６ｂ、６ｃのサイドウォール８が接触しないようにするために、例えば、０．５μｍとする。なお、主ゲート６ａ及び副ゲート６ｂ、６ｃを形成した後であって、フォトレジストを除去する前に、平面方向から見て主ゲート６ａ及び副ゲート６ｂ、６ｃの領域以外の領域に係るゲート絶縁膜５をエッチング除去してもよい。
【００６５】
次に、ウェル層４内の所定の領域にＬＤＤ層７ａ、７ｂを形成する（ステップＢ５；図６（ｅ）参照）。ステップＢ５は、実施形態１に係るステップＡ５と同様である。
【００６６】
次に、主ゲート６ａ、及び副ゲート６ｂ、６ｃの側端部の周りにサイドウォール８を形成する（ステップＢ６；図７（ｆ）参照）。ここで、サイドウォール８には、例えば、シリコン酸化膜を用い、厚さを１５０ｎｍとする。また、サイドウォール８は、例えば、基板表面にシリコン酸化膜を堆積させた後、主ゲート６ａ、副ゲート６ｂ、６ｃ及びＬＤＤ層７ａ、７ｂの表面が出てくるまでエッチバックすることにより形成することができる。また、主ゲート６ａと副ゲート６ｂ、６ｃの間隔を大きくしているので、主ゲート６ａ及び副ゲート６ｂ、６ｃのそれぞれのサイドウォール８は接触せず、主ゲート６ａと副ゲート６ｂ、６ｃの間にはＬＤＤ層７ａ、７ｂが露出する部分がある。
【００６７】
次に、ＬＤＤ層７ａ、７ｂの所定の領域にソース／ドレイン層９ａ、９ｂ、９ｃ、９ｄを形成する（ステップＢ７；図７（ｇ）参照）。ここで、ソース／ドレイン層９ａ、９ｂ、９ｃ、９ｄは、Ｎ型拡散層であり、例えば、セルフアライン法にて、ヒ素（Ａｓ）イオンを用いて、イオン注入により形成することができる。このときの注入条件は、例えば、イオン注入エネルギー５０ＫｅＶ、イオン注入ドーズ量１×１０１５個／ｃｍ２とする。イオンは、平面方向から見て、素子分離領域３と副ゲート６ｂの間、副ゲート６ｂと主ゲート６ａの間、主ゲート６ａと副ゲート６ｃの間、及び、副ゲート６ｃと素子分離領域３の間のそれぞれの領域から注入される。これによって、ソース／ドレイン層９ａとソース／ドレイン層９ｃはＬＤＤ層７ａによって分離された構成となり、ソース／ドレイン層９ｂとソース／ドレイン層９ｄはＬＤＤ層７ｂによって分離された構成となる。また、ＬＤＤ層７ａはソース／ドレイン層９ｃによって分離された構成となり、ＬＤＤ層７ｂはソース／ドレイン層９ｄによって分離された構成となる。
【００６８】
次に、ゲート６ａ、６ｂ、６ｃ及びソース／ドレイン層９ａ、９ｂ、９ｃ、９ｄの表面にシリサイド層１０ａ、１０ｂ、１０ｃ、１１ａ、１１ｂ、１１ｃ、１１ｄを形成し、基板全体の表面に層間絶縁膜１２を形成し、シリサイド層１０ａ、１１ａ、１１ｂに通ずるコンタクトホールを形成し、コンタクトホール内にシリサイド層１０ａ、１１ａ、１１ｂのそれぞれに対応するコンタクトプラグ１３ａ、１３ｂ、１３ｃを形成する（ステップＢ８；図５（ａ）及び図７（ｈ）参照）。ここで、シリサイド層１０ａ、１０ｂ、１０ｃ、１１ａ、１１ｂ、１１ｃ、１１ｄは、例えば、Ｔｉを用い、シリサイド化処理を行うことにより形成することができる。なお、主ゲート６ａと副ゲート６ｂ、６ｃの間の間隔ではサイドウォール８が繋がっていないので、ソース／ドレイン層９ｃ、９ｄの表面にはシリサイド層１１ｃ、１１ｄが形成される。また、コンタクトプラグ１３ａ、１３ｂ、１３ｃは、例えば、コンタクトホールを含む層間絶縁膜１２の表面にタングステン層を形成し、層間絶縁膜１２が表れるまでタングステン層をＣＭＰ又はエッチバックすることにより形成することができる。
【００６９】
最後に、層間絶縁膜１２の表面にコンタクトプラグ１３ａ、１３ｂ、１３ｃごとに対応する配線層１４ａ、１４ｂ、１４ｃを形成する（ステップＢ９；図５（ａ）及び図７（ｉ）参照）。ステップＢ９は、実施形態１に係るステップＡ９と同様である。以上により、所望の構造を持つトランジスタを有する半導体装置が形成される。
【００７０】
次に、実施形態２に係る半導体装置のＶｄ−Ｉｄ特性について説明する。図８は、ゲート（主ゲート）寸法（Ｌｐｏｌｙ＝０．６μｍ）を用いた半導体装置のＶｄ−Ｉｄ特性に係るグラフであり、（ａ）は比較例に係る半導体装置（副ゲートを用いない場合）に関するものであり、（ｂ）は本発明の実施形態２に係る半導体装置（副ゲートを用いた場合）に関するものである。図９は、ソース／ドレイン間距離（ソース／ドレイン間距離＝２μｍ）の半導体装置のＶｄ−Ｉｄ特性に係るグラフであり、（ａ）は比較例に係る半導体装置（副ゲートを用いない場合）に関するものであり、（ｂ）は本発明の実施形態２に係る半導体装置（副ゲートを用いた場合）に関するものである。
【００７１】
図８を参照すると、実施形態２に係る半導体装置（図８（ｂ））は、比較例に係る半導体装置（図８（ａ））に比べて、ＬＤＤ抵抗が多く付いている分、オン電流は少なくなっているが、スナップバック電圧が向上していることがわかる。図９を参照すると、実施形態２に係る半導体装置（図９（ｂ））は、比較例に係る半導体装置（図９（ａ））に比べて、スナップバック電圧は若干低いが、オン電流が非常に多く取れることがわかる。
【００７２】
よって、実施形態２によれば、同じゲート寸法ではスナップバック電圧が高く、同じトランジスタサイズではオン電流が多く取れるというメリットが得られる（図８及び図９参照）。
【００７３】
また、１つのゲートを用いて形成する場合と比較して、ＬＤＤ層７ａ、７ｂの長さが長くなっており、ソース／ドレイン層９ａ、９ｂの端部から主ゲート６ａの下における電界を緩和する役割を果たすため、高いブレイクダウン耐圧、スナップバック耐圧を持たせることができる。なお、ＬＤＤ層７ａ、７ｂは、ソース／ドレイン層９ａ、９ｂと比較して電気的抵抗が高いため、オン電流が減少してしまう。それを補うため、主ゲート６ａと副ゲート６ｂ、６ｃの間に局所的にソース／ドレイン層９ａ、９ｂと同じイオンが注入されたソース／ドレイン層９ｃ、９ｄが形成されており、ソース／ドレイン層９ｃ、９ｄがＬＤＤ層７ａ、７ｂの電気的抵抗を下げる役割を果たす。その結果、ブレイクダウン耐圧、スナップバック耐圧が高く、オン電流も比較的取れる。
【００７４】
また、セルフアライン法によって形成できるので、ＰＲ工程を追加することなく、ブレイクダウン耐圧、スナップバック耐圧が高いトランジスタを有する半導体装置を製造することができる。
【００７５】
また、リサーフ構造を使用せずＬＤＤ構造を選択することで、セルフアライン法を用いて特性の安定したトランジスタを有する半導体装置を製造することができる。つまり、イオン注入強度を抑えて副ゲート６ｂ、６ｃの下の拡散層（ＬＤＤ層７ａ、７ｂ）のジャンクション深さを浅く構成することで、イオンがゲートを突き抜けてしまうといった従来の問題を回避しつつ、セルフアライン法での注入を行うことができる。
【００７６】
また、リサーフ構造でないため、ＮＭＯＳに注入されるソース／ドレイン層９ａ、９ｂ、９ｃ、９ｄはＮ＋型のみである。すなわち、リサーフ構造のように主ゲート６ａ、副ゲート６ｂ、６ｃ上でソース／ドレイン層９ａ、９ｂ、９ｃ、９ｄ形成用のマスクを切り替える必要がなく、主ゲート６ａ、副ゲート６ｂ、６ｃの長さを十分に短くすることができる。そのため、トランジスタサイズを十分に小さくすることができる。ＰＭＯＳ（ソース／ドレイン層９ａ、９ｂ、９ｃ、９ｄはＰ＋型のみ）に適用する場合も同様の効果がある。
【００７７】
また、トランジスタのブレイクダウン耐圧、スナップバック耐圧を上げるために、副ゲート６ｂ、６ｃの下にＬＤＤ層７ａ、７ｂを斜め回転イオン注入により形成しているので、主ゲート６ａの端部近傍まで延びるＬＤＤ層７ａ、７ｂとそれぞれソース／ドレイン層９ａ、９ｂが接続され、トランジスタとしての良好な特性が得られる。
【００７８】
また、ＬＤＤ層７ａ、７ｂの一部に高濃度層（ソース／ドレイン層９ｃ、９ｄ）を追加することで、全体の抵抗を下げ、オン電流の減少を最小限にとどめることができる。そして、主ゲート６ａと副ゲート６ｂ、６ｃの間にシリサイド層１１ｃ、１１ｄが形成されることで、より電気的抵抗を下げることができる。その結果、ブレイクダウン耐圧、スナップバック耐圧が高く、オン電流も実施形態１と比較して多く取れ、セルフアライン法で形成可能なトランジスタがＰＲ工程を追加しなくても形成できることになる。
【００７９】
また、ＰＲ工程を追加することなく、さらにセルフアライン法によってソース／ドレイン層９ａ、９ｂ、９ｃ、９ｄ及びシリサイド層を追加することができ、所望の構造を得ることができる。
【００８０】
（実施形態３）
次に、本発明の実施形態３について図面を用いて説明する。図１０は、本発明の実施形態３に係る半導体装置の構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｃ−Ｃ´間の部分断面図である。実施形態３に係る半導体装置では、各副ゲート６ｂ、６ｃのさらに外側にもう１つずつ副ゲート６ｄ、６ｅを形成している。その他の構成は実施形態１と同様である。実施形態２に適用してもよい。実施形態３によれば、さらにＬＤＤ層７ａ、７ｂの長さを長くしたトランジスタを形成することができる。
【００８１】
（実施形態４）
次に、本発明の実施形態４について図面を用いて説明する。図１１は、本発明の実施形態４に係る半導体装置の構成を模式的に示した部分平面図である。実施形態４に係る半導体装置では、主ゲート６ａの両隣に副ゲート６ｂ、６ｃを２本以上配設している。すなわち、所望の特性を得るために副ゲート６ｂ、６ｃの数を自由に設定することができる。なお、ソース側の副ゲート６ｂとドレイン側の副ゲート６ｃの数を同じにする必要はない。その他の構成は実施形態１と同様である。実施形態２に適用してもよい。実施形態４によれば、所望の特性を得るために副ゲート６ｂ、６ｃの下にＬＤＤ層７ａ、７ｂの長さを自由に設定することができる。
【００８２】
（実施形態５）
次に、本発明の実施形態５について説明する。実施形態５に係る半導体装置では、主ゲートと副ゲートの間の距離をコントロールすることで、主ゲート及び副ゲートに係るサイドウォールの接触度合いを変化させたものである。その他の構成は、実施形態１と同様である。実施形態５によれば、ソース／ドレイン層のマスクとなるサイドウォールの厚さをコントロールすることができる。すなわち、ソース／ドレイン層のイオン注入の注入度合いを自由に変化させることができ、これによってブレイクダウン耐圧、スナップバック耐圧、オン電流を自由にコントロールすることができる。
【００８３】
（実施形態６）
次に、本発明の実施形態６について図面を用いて説明する。図１２は、本発明の実施形態６に係る半導体装置の構成を模式的に示した部分断面図である。実施形態６に係る半導体装置では、ＬＤＤ層の代わりにＤＤＤ層１５ａ、１５ｂを用いたものである。その他の構成は、実施形態１と同様である。実施形態６によれば、さらにブレイクダウン耐圧およびスナップバック耐圧の高いトランジスタを形成することができる。
【００８４】
（実施形態７）
次に、本発明の実施形態７について図面を用いて説明する。図１３は、本発明の実施形態７に係る半導体装置の構成を模式的に示した部分断面図である。実施形態７に係る半導体装置では、ＬＤＤ層の代わりにエクステンション層１６ａ、１６ｂを用いたものである。その他の構成は、実施形態１と同様である。実施形態７によれば、シャローなジャンクションを持ち、スナップバック耐圧の高いトランジスタを形成することができる。
【００８５】
（実施形態８）
次に、本発明の実施形態８について図面を用いて説明する。図１４は、本発明の実施形態８に係る半導体装置の構成を模式的に示した部分断面図である。図１５は、本発明の実施形態８に係る半導体装置の構成の変形例を模式的に示した部分断面図である。実施形態８に係る半導体装置では、副ゲート６ｃを片側（ドレイン側）にのみ形成し、片方向チャネルとしたトランジスタを形成したものである。また、図１５に示すように、ＬＤＤ層７ｂ（ＤＤＤ層、エクステンション層も可）を片側（ドレイン側）のみに配置し、片方向チャネルとしたトランジスタを形成したものである。その他の構成は、実施形態１と同様である。
【００８６】
（実施形態９）
次に、本発明の実施形態９について図面を用いて説明する。図１６は、本発明の実施形態９に係る半導体装置の構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｄ−Ｄ´間の部分断面図である。実施形態９に係る半導体装置では、ＮＭＯＳ型トランジスタ、ＰＭＯＳ型トランジスタの両方を隣り合わせに構成したものである。ＮＭＯＳ型トランジスタ側の構成は、実施形態１と同様である。ＰＭＯＳ型トランジスタ側では、ウェル層をＮウェル１７とし、ＬＤＤ層をＰ−型のＬＤＤ層２０ａ、２０ｂとし、ソース／ドレイン層をＰ＋型のソース／ドレイン層２１ａ、２１ｂとする。その他の構成は、実施形態１と同様である。
【００８７】
（実施形態１０）
次に、本発明の実施形態１０について説明する。実施形態１０に係る半導体装置では、実施形態１〜９に係る半導体装置におけるトランジスタを互いに異なったブレイクダウン耐圧のトランジスタと組み合わせたものである。実施形態１０によれば、異なった電源電圧に対応した混載デバイスを得ることができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ａ−Ａ´間の部分断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方法の前半を模式的に示した部分工程断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方法の後半を模式的に示した部分工程断面図である。
【図４】本発明の実施形態１に係る半導体装置の構成の変形例を模式的に示した部分平面図である。
【図５】本発明の実施形態２に係る半導体装置の構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｂ−Ｂ´間の部分断面図である。
【図６】本発明の実施形態２に係る半導体装置の製造方法の前半を模式的に示した部分工程断面図である。
【図７】本発明の実施形態２に係る半導体装置の製造方法の後半を模式的に示した部分工程断面図である。
【図８】ゲート寸法（Ｌｐｏｌｙ＝０．６μｍ）を用いた半導体装置のＶｄ−Ｉｄ特性に係るグラフであり、（ａ）は比較例に係る半導体装置（副ゲートを用いない場合）に関するものであり、（ｂ）は本発明の実施形態２に係る半導体装置（副ゲートを用いた場合）に関するものである。
【図９】ソース／ドレイン間距離（ソース／ドレイン間距離＝２μｍ）の半導体装置のＶｄ−Ｉｄ特性に係るグラフであり、（ａ）は比較例に係る半導体装置（副ゲートを用いない場合）に関するものであり、（ｂ）は本発明の実施形態２に係る半導体装置（副ゲートを用いた場合）に関するものである。
【図１０】本発明の実施形態３に係る半導体装置の構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｃ−Ｃ´間の部分断面図である。
【図１１】本発明の実施形態４に係る半導体装置の構成を模式的に示した部分平面図である。
【図１２】本発明の実施形態６に係る半導体装置の構成を模式的に示した部分断面図である。
【図１３】本発明の実施形態７に係る半導体装置の構成を模式的に示した部分断面図である。
【図１４】本発明の実施形態８に係る半導体装置の構成を模式的に示した部分断面図である。
【図１５】本発明の実施形態８に係る半導体装置の構成の変形例を模式的に示した部分断面図である。
【図１６】本発明の実施形態９に係る半導体装置の構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｄ−Ｄ´間の部分断面図である。
【図１７】従来の一例に係る半導体装置の構成を模式的に示した部分断面図である。
【符号の説明】
【００８９】
１  半導体装置
２  シリコン基板（Ｐ型Ｓｉ）
３  素子分離領域（ＳｉＯ２）
４  ウェル層（Ｐウェル）
５、５ａ、５ｂ、５ｃ  ゲート絶縁膜（ＳｉＯ２）
６  ゲート（ポリシリコン）
６ａ  主ゲート（ポリシリコン）
６ｂ、６ｃ、６ｄ、６ｅ  副ゲート（ポリシリコン）
７ａ、７ｂ  ＬＤＤ層（Ｎ−；低濃度層）
８  サイドウォール（ＳｉＯ２）
９ａ、９ｂ、９ｃ、９ｄ  ソース／ドレイン層（Ｎ＋）
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ  シリサイド層（ＴｉＳｉ）
１１ａ、１１ｂ、１１ｃ、１１ｄ  シリサイド層（ＴｉＳｉ）
１２  層間絶縁膜（ＳｉＯ２）
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ  コンタクトプラグ（Ｗ）
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ  配線層（Ａｌ）
１５ａ、１５ｂ  ＤＤＤ層（Ｎ−）
１６ａ、１６ｂ  エクステンション層（Ｎ−）
１７  Ｎウェル
１８  ゲート絶縁膜（ＳｉＯ２）
１９  ゲート（ポリシリコン）
１９ａ  主ゲート
１９ｂ、１９ｃ  副ゲート
２０、２０ａ、２０ｂ  ＬＤＤ層（Ｐ−）
２１、２１ａ、２１ｂ  ソース／ドレイン層（Ｐ＋）
２００  Ｎウェル
２０２−１  主ゲート
２０２−２  副ゲート
２０３  Ｐ型延長ドレイン拡散層
２０４  Ｎ型ダイオードＤＳＡ拡散層
２０５  高濃度Ｐ型拡散（Ｐ＋）層
２０６  ドレイン高濃度拡散（Ｐ＋）層
２０７  高濃度Ｎ型拡散（Ｎ＋）層
２０８  延長ドレイン拡散層内逆導電型拡散（Ｎ＋）層
２２０  Ｐ型半導体基板
【図１】
2006100404.tif 000003
【図２】
2006100404.tif 000004
【図３】
2006100404.tif 000005
【図４】
2006100404.tif 000006
【図５】
2006100404.tif 000007
【図６】
2006100404.tif 000008
【図７】
2006100404.tif 000009
【図８】
2006100404.tif 000010
【図９】
2006100404.tif 000011
【図１０】
2006100404.tif 000012
【図１１】
2006100404.tif 000013
【図１２】
2006100404.tif 000014
【図１３】
2006100404.tif 000015
【図１４】
2006100404.tif 000016
【図１５】
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【図１６】
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【図１７】
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