(57)【要約】【課題】回路仕様を入力するだけで自動的に半導体集積回路の最上位階層回路を作成する。【解決手段】各機能回路の入出力情報及び接続先情報と、テストモード信号を生成するテストモード生成仕様と、機能回路に付加されるテスト仕様と、端子の入出力方向及び接続先情報を指定する端子テスト仕様と、最上位階層回路の入出力情報及び接続先情報とを保持する記憶手段４と、機能回路の接続不具合の有無を判定する接続情報確認手段５と、テストモード生成回路を生成するテストモード生成回路生成手段１０と、テスト仕様が付加された機能回路を生成するテスト仕様付加機能回路生成手段９と、端子テスト回路を生成する端子テスト回路生成手段１１と、テストモード生成仕様と端子テスト仕様と機能回路の入出力情報及び接続先回路情報と機能回路に付加されるテスト仕様と最上位階層回路の入出力情報及び接続先回路情報とから最上位階層回路を生成する最上位階層回路生成手段８とを備える。【選択図】  図１
2006285947.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能回路の信号を接続して最上位階層回路を生成する半導体集積回路の回路自動生成装置であって、
前記機能回路の入出力情報及び接続先情報と、通常動作時及びテスト動作時を含む複数の動作モードを識別するためのテストモード信号を生成するテストモード生成仕様と、前記機能回路に付加されるテスト仕様と、端子の入出力方向及び接続先情報を前記テストモード信号に応じて指定する端子テスト仕様と、前記最上位階層回路の入出力情報及び接続先情報とを保持する手段と、
前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する手段と、
前記テストモード生成仕様に応じてテストモード生成回路を生成する手段と、
前記機能回路に付加されるテスト仕様に応じてテスト仕様が付加された機能回路を生成する手段と、
前記端子テスト仕様に応じて端子テスト回路を生成する手段と、
前記テストモード生成仕様と前記端子テスト仕様と前記機能回路の入出力情報及び接続先回路情報と前記機能回路に付加されるテスト仕様と前記最上位階層回路の入出力情報及び接続先回路情報とから前記最上位階層回路を生成する手段と、
を備える回路自動生成装置。
【請求項２】
複数の機能回路の信号を接続して上位階層回路を生成する半導体集積回路の回路自動生成装置であって、
前記機能回路の入出力情報及び接続先情報と、前記上位階層回路の入出力情報及び接続先情報とを保持する手段と、
前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する手段と、
前記機能回路の入出力情報及び接続先回路情報と前記上位階層回路の入出力情報及び接続先回路情報とから前記上位階層回路を生成する手段と、
を備える回路自動生成装置。
【請求項３】
前記動作モードの優先順位を指定するテストモード優先順位仕様を保持する手段を備え、
前記端子テスト回路を生成する手段は、前記端子に出力する信号の選択回路を構成する際に、前記動作モードの優先順位の高い順に高速な回路となるように前記選択回路を構成する請求項１記載の回路自動生成装置。
【請求項４】
前記端子テスト回路の分割方法を指定する端子テスト回路分割仕様を保持する手段を備え、
前記端子テスト回路を生成する手段は、前記端子テスト仕様と前記端子テスト回路分割仕様に応じて分割された端子テスト回路を生成する請求項１記載の回路自動生成装置。
【請求項５】
半導体集積回路の分割された電源系統ごとの半導体素子への電源供給制御方法を指定する電源制御仕様と前記テストモード生成仕様とを合成した合成モード生成仕様を保持する手段と、
前記合成モード生成仕様に応じて合成モード生成回路を生成する手段と、
前記合成モード生成仕様と前記機能回路の入出力情報及び接続先情報とからテスト仕様及び電源仕様付加機能回路を生成する手段と、
を備える請求項１記載の回路自動生成装置。
【請求項６】
前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する手段は、前記接続不具合の有無の判定結果と、前記機能回路ごとに前記接続不具合の有無の判定結果をまとめた接続判定結果サマリとを生成する請求項１記載の回路自動生成装置。
【請求項７】
前記機能回路の入出力情報及び接続先情報、前記テストモード生成仕様、前記機能回路に付加されるテスト仕様、前記端子テスト仕様などに対して修正すべき内容などを記載した追加仕様を保持する手段を備え、
前記前記最上位階層回路を生成する手段は、前記テストモード生成仕様と、前記端子テスト仕様と、前記機能回路の入出力情報及び接続先回路情報と、前記機能回路に付加されるテスト仕様と、前記最上位階層回路の入出力情報及び接続先回路情報と、前記追加仕様とから前記最上位階層回路を生成する請求項１記載の回路自動生成装置。
【請求項８】
前記テストモード生成仕様と、前記端子テスト仕様と、前記機能回路の入出力情報及び接続先回路情報と、前記機能回路に付加されるテスト仕様と、前記最上位階層回路の入出力情報及び接続先回路情報とに応じて、半導体集積回路を検証するための入力データや期待値データを自動生成する手段を備える請求項１記載の回路自動生成装置。
【請求項９】
前記機能回路の入出力情報及び接続先情報と、前記機能回路に付加されるテスト仕様とに応じて、半導体集積回路の検証の際に機能検証の対象としないブラックボックス回路を生成する手段を備える請求項１記載の回路自動生成装置。
【請求項１０】
複数の機能回路の信号を接続して最上位階層回路を生成する半導体集積回路の回路自動生成方法であって、
前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する過程と、
通常動作時及びテスト動作時を含む複数の動作モードを識別するためのテストモード信号を生成するテストモード生成仕様に応じてテストモード生成回路を生成する過程と、
前記機能回路に付加されるテスト仕様に応じてテスト仕様が付加された機能回路を生成する過程と、
端子の入出力方向及び接続先情報を前記テストモード信号に応じて指定する端子テスト仕様に応じて端子テスト回路を生成する過程と、
前記テストモード生成仕様、前記端子テスト仕様、前記機能回路の入出力情報及び接続先回路情報、前記機能回路に付加されるテスト仕様及び前記最上位階層回路の入出力情報及び接続先回路情報から最上位階層回路を生成する過程と、
を有する回路自動生成方法。
【請求項１１】
複数の機能回路の信号を接続して上位階層回路を生成する半導体集積回路の回路自動生成方法であって、
前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する過程と、
前記機能回路の入出力情報及び接続先回路情報と前記上位階層回路の入出力情報及び接続先回路情報とから前記上位階層回路を生成する過程と、
を有する回路自動生成方法。
【請求項１２】
前記動作モードの優先順位を指定するテストモード優先順位仕様を入力する過程を有し、
前記端子テスト回路を生成する過程は、前記端子に出力する信号の選択回路を構成する際に、前記動作モードの優先順位の高い順に高速な回路となるように前記選択回路を構成する請求項１０記載の回路自動生成方法。
【請求項１３】
前記端子テスト回路の分割方法を指定する端子テスト回路分割仕様を入力する過程を有し、
前記端子テスト回路を生成する過程は、前記端子テスト仕様と前記端子テスト回路分割仕様に応じて分割された端子テスト回路を生成する請求項１０記載の回路自動生成方法。
【請求項１４】
半導体集積回路の分割された電源系統ごとの半導体素子への電源供給制御方法を指定する電源制御仕様と前記テストモード生成仕様とを合成した合成モード生成仕様に応じて合成モード生成回路を生成する過程と、
前記合成モード生成仕様と前記機能回路の入出力情報及び接続先情報とからテスト仕様及び電源仕様付加機能回路を生成する過程と、
を有する請求項１０記載の回路自動生成方法。
【請求項１５】
前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する過程は、前記接続不具合の有無の判定結果と、前記機能回路ごとに前記接続不具合の有無の判定結果をまとめた接続判定結果サマリとを生成する請求項１０記載の回路自動生成方法。
【請求項１６】
前記機能回路の入出力情報及び接続先情報、前記テストモード生成仕様、前記機能回路に付加されるテスト仕様、前記端子テスト仕様などに対して修正すべき内容などを記載した追加仕様を入力する過程を有し、
前記最上位階層回路を生成する過程は、前記テストモード生成仕様、前記端子テスト仕様、前記機能回路の入出力情報及び接続先回路情報、前記機能回路に付加されるテスト仕様、前記最上位階層回路の入出力情報及び接続先回路情報及び前記機能回路の入出力情報及び接続先情報、前記テストモード生成仕様、前記機能回路に付加されるテスト仕様、前記端子テスト仕様などに対して修正すべき内容などを記載した追加仕様から前記最上位階層回路を生成する請求項１０記載の回路自動生成方法。
【請求項１７】
前記テストモード生成仕様と、前記端子テスト仕様と、前記機能回路の入出力情報及び接続先回路情報と、前記機能回路に付加されるテスト仕様と、前記最上位階層回路の入出力情報及び接続先回路情報とに応じて、半導体集積回路を検証するための入力データや期待値データを生成する過程を有する請求項１０記載の回路自動生成方法。
【請求項１８】
前記機能回路の入出力情報及び接続先情報と、前記機能回路に付加されるテスト仕様とに応じて、半導体集積回路の検証の際に機能検証の対象としないブラックボックス回路を生成する過程を有する請求項１０記載の回路自動生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＨＤＬ（Hardware Description Language）で記述される半導体集積回路の自動設計技術に関し、特に半導体集積回路の最上位階層回路を作成するために必要とされる多数の設計工程を一元化した回路自動生成装置及び方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の論理回路を生成する方法として、論理合成ツールを用いてＨＤＬで記述された回路から論理回路を自動生成する方法が広く採用されている。しかし、ＨＤＬで回路を記述する方法としては、設計者がテキストエディタなどを用いて手作業で記述するのが一般的である。
【０００３】
従来のＨＤＬで記述する回路設計手法として、半導体集積回路を機能ごとに回路分割して階層構成にするトップダウン設計手法が広く採用され、機能回路設計においても、半導体集積回路の最上位階層回路設計においても、この階層構成手法で設計されている。階層設計手法においては、下位階層として構成された複数の機能回路の入出力信号を結線する上位階層回路を作成する必要がある。
【０００４】
近年は半導体集積回路の大規模化及び高機能化に伴い、それを構成する機能回路数が膨大になっている。このような半導体集積回路を早期に開発するために、機能回路ごとに設計を分業する傾向が顕著に現れている。半導体集積回路の最上位階層回路を作成する設計工程も分業化される傾向にある。
【０００５】
最上位階層回路を作成する際は、「機能回路の入出力情報」と「機能回路の接続先回路情報」と「最上位階層回路の入出力情報及び接続先回路情報」が必要となる。
【０００６】
また、半導体集積回路の出荷検査を行うためのテスト仕様を付加した、より実装レベルに近い最上位階層回路を作成する際は、さらに「テストモード信号生成情報」と「端子テスト仕様情報」と「テスト仕様を付加した機能ブロック回路情報」が必要となる。これらの情報は複数の機能回路設計担当者の業務進捗状況に依存した情報であり、情報の更新頻度も高い。
【０００７】
一般的な分業体制においては、担当業務ごとにデザインレビューを行い、回路に問題がないことを確認した上で次工程へ業務を受継ぐ。しかしこの方法では、一連の業務完了までに多くの工程を踏み、修正頻度の高い業務では完成度の高い成果物を得るまでに多大な時間を要する。
【０００８】
半導体集積回路の最上位階層回路を作成する設計方法は、例えば、「機能回路作成」、「テストモード信号生成回路作成」、「端子テスト回路作成」、「機能回路のテスト回路実装」、「最上位階層の回路作成」、「半導体集積回路全体の回路デザイン確認」という手順で業務を行うものである。
【０００９】
このような設計過程においては、最後の工程である「半導体集積回路全体の回路デザイン確認」で不具合が発生すると、最初の「機能回路作成」工程へ戻り修正を行う。また、この設計過程では、各工程の作業が複数の設計担当者の手作業で実施されていることに起因する回路作成時のミスや、次工程への設計データの受渡しミスなど、多くの人為的ミスが発生する可能性がある。
【００１０】
このように、従来の最上位階層回路を作成する設計方法では、設計工程がそれぞれ複数の設計担当者の手作業により実施されているため、設計工程にかける時間が長くなり、かつ人為的ミスも頻発するため、手戻りを繰り返すことによる多大な時間の浪費が発生する。
【００１１】
移動体通信向け半導体集積回路においては、低消費電力化を実現するために半導体集積回路に供給される電源を複数の系統に分割し、必要に応じて電源を供給あるいは遮断する機構を搭載するものが存在する。この機構では、複数系統の電源供給及び電源遮断の組合わせにより、電源が供給される半導体素子と電源が供給されない半導体素子が混在する状態が発生する。
【００１２】
このとき、電源が供給されない機能回路の出力データを電源が供給される機能回路が入力として受取ると、半導体素子の入力ゲート電位が固定されないために漏れ電流が流れてしまう。
【００１３】
漏れ電流が流れないように設計するには、電源制御信号を作成し、電源制御仕様に応じて機能回路の入力電位を固定する回路を実装する必要がある。
【００１４】
このような電源制御機構の一例を挙げると、電源制御仕様に応じて設計された電源制御信号を機能回路に入力信号として入力し、機能回路の入力信号に対してアンドゲートを実装する方法がある。
【００１５】
この電源制御回路を作成する設計工程も分業化される傾向にある。
【００１６】
しかし、この設計工程も複数の設計担当者の手作業により実施されているため、設計工程にかける時間が長くなり、かつ人為的ミスも頻発するため、手戻りを繰り返すことによる多大な時間の浪費が発生する。
【００１７】
半導体集積回路の機能検証においては確認すべき機能に応じて機能検証を行う。機能検証を実施する場合には、機能検証ツールで半導体集積回路の入力に動的に変化する入力データ（ハイレベル、ローレベル、中間電位、不定値などの実値）を入力し、機能回路を動作させ結果を出力させる。この出力結果と半導体集積回路仕様として期待する動作をあらかじめ記述した期待値データとを比較することで、機能回路が正常動作しているか、あるいは誤動作しているかを確認することができる。
【００１８】
設計担当者は機能検証の確認項目に応じて作業効率を考慮して、機能検証を機能回路ごとに実施するか、全機能回路を含む１チップ回路で実施するかを選択する。大規模な半導体集積回路の１チップ回路機能検証おいては取り扱うデータ量が非常に大きくなる傾向がある。
【００１９】
特に１チップ回路機能検証においては、使用する入力データや期待値データは端子数と半導体集積回路のモード数との積に依存して増加するため、入力データや期待値データの作成作業に多大な時間を要するようになっている。
【００２０】
機能検証に使用する入力データや期待値データは複数の設計担当者の手作業で作成される傾向にある。
【００２１】
これらの機能検証に関する設計工程も複数の設計担当者の手作業により実施されているため、設計工程にかける時間が長くなり、かつ人為的ミスも頻発するため、手戻りを繰り返すことによる多大な時間の浪費が発生する。
【００２２】
回路設計期間を短縮するための従来の技術として、既設計の機能回路について外部仕様を定義して部品化したデータを蓄積し、設計対象回路の外部仕様と回路構成を入力することにより、既設計の機能回路を再利用する設計自動化技術が特許文献１に開示されている。
【００２３】
この技術によれば、機能回路設計完了後に機能回路と機能回路の入出力テスト仕様を入力データとして与え、機能回路にテスト回路を実装させ、テスト仕様が付加された機能回路へ変換することで「機能回路のテスト回路実装」工程を加速することができる。
【特許文献１】特許第２９２７１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかし、この技術によっても、最上位階層回路を作成する一連の工程の中で「機能回路のテスト回路実装」工程を加速したに過ぎず、手戻りを繰り返すことによる多大な時間の浪費の発生を回避していないため、半導体集積回路の設計工数を画期的に削減することはできない。
【００２５】
最上位階層回路をすばやく、かつ、ミス無く作成するためには、従来の設計方法の問題である「最上位階層回路を作成するために多数の設計工程が存在すること」と「各工程の作業が複数の設計担当者の手作業で実施されていること」を根本的に改善する必要がある。
【００２６】
電源制御回路実装工程においても、電源制御回路をすばやく、かつ、ミス無く作成するためには、従来の設計方法の問題である「作業が複数の設計担当者の手作業で実施されていること」を根本的に改善する必要がある。
【００２７】
機能検証に使用する入力データや期待値データを作成する工程においても、従来の設計方法の問題である「作業が複数の設計担当者の手作業で実施されていること」を根本的に改善する必要がある。
【００２８】
本発明は、半導体集積回路の最上位階層回路を作成するために必要とされる多数の設計工程を一元化し、回路仕様を入力するだけで自動的に最上位階層回路を作成することができる回路自動生成装置及び方法を提供することを目的とする。また、電源制御回路や機能検証に使用する入力データと期待値データを自動生成することを目的とする。
【課題を解決するための手段】
【００２９】
本発明の回路自動生成装置は、複数の機能回路の信号を接続して最上位階層回路を生成する半導体集積回路の回路自動生成装置であって、各機能回路の入出力情報及び接続先情報と、通常動作時及びテスト動作時を含む複数の動作モードを識別するためのテストモード信号を生成するテストモード生成仕様と、機能回路に付加されるテスト仕様と、端子の入出力方向及び接続先情報を前記テストモード信号に応じて指定する端子テスト仕様と、最上位階層回路の入出力情報及び接続先情報とを保持する手段と、機能回路の信号の接続関係を照合して接続不具合の有無を判定する接続情報確認手段と、テストモード生成仕様に応じてテストモード生成回路を生成する手段と、機能回路に付加されるテスト仕様に応じてテスト仕様が付加された機能回路を生成する手段と、端子テスト仕様に応じて端子テスト回路を生成する手段と、前記テストモード生成仕様と前記端子テスト仕様と前記機能回路の入出力情報及び接続先回路情報と前記機能回路に付加されるテスト仕様と前記最上位階層回路の入出力情報及び接続先回路情報とから最上位階層回路を生成する手段と、を備えたものである。
【００３０】
上記構成によれば、テストモード信号の生成、テストモード信号に応じた端子の制御、機能回路に付加されるテスト仕様といったテスト関連の仕様を含めて最上位階層回路を作成するのに必要な全ての情報が与えられるため、テスト仕様により新規に作成されるテストモード生成回路や端子テスト回路やテスト仕様が付加された機能回路における回路情報の整合性が保持され、多数の設計工程が一元化されることで、「最上位階層回路を作成するために多数の設計工程が存在すること」や「各工程の作業が複数の設計担当者の手作業で実施されていること」といった従来の諸問題が解消され、回路仕様を入力するだけで接続情報確認が行われた上で最上位階層回路が生成されるため、従来の設計工程における長時間の作業や、手戻りを繰り返すことによる多大な時間の浪費を回避することができ、高品質の製品を効率良く設計することができる。
【００３１】
ＨＤＬで記述するトップダウン設計手法においては、最上位階層階層回路に限らず、仕様に応じて複数の機能回路の信号を接続して上位階層回路を作成することにより、この上位階層回路が複数の機能回路を統括する階層構造で設計される。
【００３２】
さらに本発明の回路自動生成装置は、複数の機能回路の信号を接続して上位階層回路を生成する半導体集積回路の回路自動生成装置であって、前記機能回路の入出力情報及び接続先情報と、前記上位階層回路の入出力情報及び接続先情報とを保持する手段と、前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する接続情報確認手段と、前記機能回路の入出力情報及び接続先回路情報と前記上位階層回路の入出力情報及び接続先回路情報とから前記上位階層回路を生成する手段と、を備えたものである。
【００３３】
上記構成によれば、機能回路の上位階層回路を作成するために必要となる全ての情報を入力データとしているため回路情報の整合性が保持され、機能回路の接続関係の判定結果により入力データを修正できるため、回路を自動生成する前に接続ミスを修正することができ、接続間違いなどの無い上位階層回路を短時間に生成することができる。
【００３４】
さらに本発明においては、前記動作モードの優先順位を指定するテストモード優先順位仕様を保持する手段を備え、前記端子テスト回路を生成する手段は、前記端子に出力する信号の選択回路を構成する際に、前記動作モードの優先順位の高い順に高速な回路となるように前記選択回路を構成する。
【００３５】
上記構成によれば、テスト仕様に応じて端子に出力する信号の選択回路が挿入される際にも、選択回路が動作モードの優先順位の高い順に高速な回路となるように構成されるため、通常モード時のＡＣタイミングを悪化させずに、仕様として要望されたＡＣタイミングを考慮した端子テスト回路が生成される。
【００３６】
さらに本発明においては、前記端子テスト回路の分割方法を指定する端子テスト回路分割仕様を保持する手段を備え、前記端子テスト回路を生成する手段は、前記端子テスト仕様と前記端子テスト回路分割仕様に応じて分割された端子テスト回路を生成する。
【００３７】
上記構成によれば、端子テスト回路を任意に分割し、分割された端子テスト回路を関係する端子の近傍に配置させることができるため、端子テスト回路のＡＣタイミングが厳しい場合にもタイミングを緩和させることができ、配線迂回によるＡＣタイミングの悪化を防止するとともに、配線の引き回しによる半導体集積回路の面積増加を防ぐことができる。
【００３８】
さらに本発明においては、半導体集積回路の分割された電源系統ごとの半導体素子への電源供給制御方法を指定する電源制御仕様と前記テストモード生成仕様とを合成した合成モード生成仕様を保持する手段と、前記合成モード生成仕様に応じて合成モード生成回路を生成する手段と、前記合成モード生成仕様と前記機能回路の入出力情報及び接続先情報とからテスト仕様及び電源仕様付加機能回路を生成する手段とを備える。
【００３９】
上記構成によれば、合成モード生成仕様と機能回路入出力情報及び接続先情報に応じて、合成モード生成回路とテスト仕様及び電源仕様付加機能回路を生成することにより、半導体集積回路の分割された電源系統ごとの半導体素子への電源供給をテストモード生成仕様と併せて制御することができる。
【００４０】
さらに本発明においては、前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する手段は、前記接続不具合の有無の判定結果と、前記機能回路ごとに前記接続不具合の有無の判定結果をまとめた接続判定結果サマリとを生成する。
【００４１】
上記構成によれば、機能回路ごとに接続不具合の有無の判定結果をまとめた接続判定結果サマリが生成されるため、判定結果の観測性が向上し、修正のフィードバックを早急に行うことができるようになる。
【００４２】
さらに本発明においては、前記機能回路の入出力情報及び接続先情報、前記テストモード生成仕様、前記機能回路に付加されるテスト仕様、前記端子テスト仕様などに対して修正すべき内容などを記載した追加仕様を保持する手段を備え、前記前記最上位階層回路を生成する手段は、前記テストモード生成仕様と、前記端子テスト仕様と、前記機能回路の入出力情報及び接続先回路情報と、前記機能回路に付加されるテスト仕様と、前記最上位階層回路の入出力情報及び接続先回路情報と、前記追加仕様とから前記最上位階層回路を生成する。
【００４３】
上記構成によれば、機能回路の入出力情報及び接続先情報、テストモード生成仕様、機能回路に付加されるテスト仕様、端子テスト仕様などが修正することができない場合であっても、これらのデータをオリジナルデータとして保持し、別途オリジナルデータに対して修正すべき内容を記載した追加仕様を与えることにより、修正されたオリジナルデータに基づく最上位階層回路を生成することができる。
【００４４】
さらに本発明においては、前記テストモード生成仕様と、前記端子テスト仕様と、前記機能回路の入出力情報及び接続先回路情報と、前記機能回路に付加されるテスト仕様と、前記最上位階層回路の入出力情報及び接続先回路情報とに応じて、半導体集積回路を検証するための入力データや期待値データを自動生成する手段を備える。
【００４５】
上記構成によれば、半導体集積回路の機能検証を実施するために必要となる最上位階層回路と機能回路とテスト回路に入力する入力データ及び期待値データを生成することができるため、入力データ及び期待値データを作成する時間を削減することができる。
【００４６】
さらに本発明においては、前記機能回路の入出力情報及び接続先情報と、前記機能回路に付加されるテスト仕様とに応じて、前記機能回路の入出力情報のみをＨＤＬ記述文法に基づいて記述することで、半導体集積回路の検証の際に機能検証の対象としないブラックボックス回路を生成する手段を備える。
【００４７】
上記構成によれば、機能検証項目に応じて機能検証の対象とならない機能回路を容易にブラックボックス化することができ、機能検証時間を短縮することができる。
【００４８】
本発明の回路自動生成方法は、複数の機能回路の信号を接続して最上位階層回路を生成する半導体集積回路の回路自動生成方法であって、前記機能回路の入出力情報及び接続先情報と、通常動作時及びテスト動作時を含む複数の動作モードを識別するためのテストモード信号を生成するテストモード生成仕様と、前記機能回路に付加されるテスト仕様と、端子の入出力方向及び接続先情報を前記テストモード信号に応じて指定する端子テスト仕様と、前記最上位階層回路の入出力情報及び接続先情報とを入力する過程と、前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する過程と、前記テストモード生成仕様に応じてテストモード生成回路を生成する過程と、前記機能回路に付加されるテスト仕様に応じてテスト仕様が付加された機能回路を生成する過程と、前記端子テスト仕様に応じて端子テスト回路を生成する過程と、前記テストモード生成仕様と前記端子テスト仕様と前記機能回路の入出力情報及び接続先回路情報と前記機能回路に付加されるテスト仕様と前記最上位階層回路の入出力情報及び接続先回路情報とから最上位階層回路を生成する過程と、を有するものである。
【００４９】
上記構成によれば、テスト関連の仕様を含めて最上位階層回路を作成するのに必要な全ての情報が与えられるため、テスト仕様により新規に作成されるテストモード生成回路や端子テスト回路やテスト仕様が付加された機能回路における回路情報の整合性が保持され、多数の設計工程が一元化されることで従来の諸問題が解消され、回路仕様を入力するだけで接続情報確認が行われた上で最上位階層回路が生成されるため、従来の設計工程における長時間の作業や、手戻りを繰り返すことによる多大な時間の浪費を回避することができ、高品質の製品を効率良く設計することができる。
【００５０】
さらに本発明の回路自動生成方法は、複数の機能回路の信号を接続して上位階層回路を生成する半導体集積回路の回路自動生成方法であって、前記機能回路の入出力情報及び接続先情報と、前記上位階層回路の入出力情報及び接続先情報とを入力する過程と、前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する過程と、前記機能回路の入出力情報及び接続先回路情報と前記上位階層回路の入出力情報及び接続先回路情報とから前記上位階層回路を生成する過程と、を有するものである。
【００５１】
上記構成によれば、機能回路の上位階層回路を作成するために必要となる全ての情報を入力データとしているため回路情報の整合性が保持され、機能回路の接続関係の判定結果により入力データを修正できるため、回路を自動生成する前に接続ミスを修正することができ、高品質な上位階層回路を短時間に生成することができる。
【００５２】
さらに本発明の回路自動生成方法においては、前記動作モードの優先順位を指定するテストモード優先順位仕様を入力する過程を有し、前記端子テスト回路を生成する過程では、前記端子に出力する信号の選択回路を構成する際に、前記動作モードの優先順位の高い順に高速な回路となるように前記選択回路を構成する。
【００５３】
上記構成によれば、テスト仕様に応じて端子に出力する信号の選択回路が挿入される際にも、選択回路が動作モードの優先順位の高い順に高速な回路となるように構成されるため、通常モード時のＡＣタイミングを悪化させずに、仕様として要望されたＡＣタイミングを考慮した端子テスト回路が生成される。
【００５４】
さらに本発明の回路自動生成方法において、前記端子テスト回路の分割方法を指定する端子テスト回路分割仕様を入力する過程を有し、前記端子テスト回路を生成する過程では、前記端子テスト仕様と前記端子テスト回路分割仕様に応じて分割された端子テスト回路を生成する。
【００５５】
上記構成によれば、端子テスト回路を任意に分割し、分割された端子テスト回路を関係する端子の近傍に配置させることができるため、端子テスト回路のＡＣタイミングが厳しい場合にもタイミングを緩和させることができ、配線迂回によるＡＣタイミングの悪化を防止するとともに、配線の引き回しによる半導体集積回路の面積増加を防ぐことができる。
【００５６】
さらに本発明の回路自動生成方法においては、半導体集積回路の分割された電源系統ごとの半導体素子への電源供給制御方法を指定する電源制御仕様と前記テストモード生成仕様とを合成した合成モード生成仕様を入力する過程と、前記合成モード生成仕様に応じて合成モード生成回路を生成する過程と、前記合成モード生成仕様と前記機能回路の入出力情報及び接続先情報とからテスト仕様及び電源仕様付加機能回路を生成する過程と、を有する。
【００５７】
上記構成によれば、合成モード生成仕様と機能回路入出力情報及び接続先情報に応じて、高品質な合成モード生成回路とテスト仕様及び電源仕様付加機能回路を短時間に生成することができる。
【００５８】
さらに本発明の回路自動生成方法においては、前記機能回路の信号の接続関係を照合して接続不具合の有無を判定する過程では、前記接続不具合の有無の判定結果と、前記機能回路ごとに前記接続不具合の有無の判定結果をまとめた接続判定結果サマリとを生成する。
【００５９】
上記構成によれば、機能回路ごとに接続不具合の有無の判定結果をまとめた接続判定結果サマリが生成されるため、判定結果の観測性が向上し、修正のフィードバックを早急に行うことができるようになる。
【００６０】
さらに本発明の回路自動生成方法においては、前記機能回路の入出力情報及び接続先情報、前記テストモード生成仕様、前記機能回路に付加されるテスト仕様、前記端子テスト仕様などに対して修正すべき内容などを記載した追加仕様を入力する過程を有し、前記前記最上位階層回路を生成する過程では、前記テストモード生成仕様と、前記端子テスト仕様と、前記機能回路の入出力情報及び接続先回路情報と、前記機能回路に付加されるテスト仕様と、前記最上位階層回路の入出力情報及び接続先回路情報と、前記追加仕様とから前記最上位階層回路を生成する。
【００６１】
上記構成によれば、前記各機能回路の入出力情報及び接続先情報、前記テストモード生成仕様、前記機能回路に付加されるテスト仕様、前記端子テスト仕様などを修正することができない場合が発生しても、前記追加仕様に応じて高品質な最上位階層回路を短時間に生成することができる。
【００６２】
さらに本発明の回路自動生成方法においては、前記テストモード生成仕様と、前記端子テスト仕様と、前記機能回路の入出力情報及び接続先回路情報と、前記機能回路に付加されるテスト仕様と、前記最上位階層回路の入出力情報及び接続先回路情報とに応じて、半導体集積回路を検証するための入力データや期待値データを自動生成する過程を有する。
【００６３】
上記構成によれば、半導体集積回路の機能検証を実施するために必要となる最上位階層回路と機能回路とテスト回路に入力する入力データ及び期待値データを容易に生成することができるため、高品質な前記入力データ及び前記期待値データを短時間に作成することができる。
【００６４】
さらに本発明の回路自動生成方法においては、前記機能回路の入出力情報及び接続先情報と、前記機能回路に付加されるテスト仕様とに応じて、半導体集積回路の検証の際に機能検証の対象としないブラックボックス回路を生成する過程を有する。
【００６５】
上記構成によれば、機能検証項目に応じて機能検証の対象とならない機能回路を容易にブラックボックス化することができ、機能検証時間を短縮することができる。
【発明の効果】
【００６６】
本発明によれば、テスト関連の仕様を含めて最上位階層回路を作成するのに必要な全ての情報が与えられ、この情報に基づき回路の接続情報の整合性を確認し、最上位階層回路と、電源制御仕様を包含したモード仕様付加機能回路と、モード生成回路と、機能検証に使用する入力データと期待値データを短時間に自動生成することにより、多数の設計工程が一元化され、従来の設計工程における長時間の作業や手戻りを繰り返すことによる多大な時間の浪費という従来の諸問題を回避することができ、高品質の製品を効率良く設計することができる。
【発明を実施するための最良の形態】
【００６７】
（実施の形態１） 
図１は本発明の実施の形態１における回路自動生成装置の基本的な概念を示した図である。本実施の形態の回路自動生成装置は、入力部に半導体集積回路を制御するテストモード信号の生成仕様、テストモード信号で端子を制御する端子テスト仕様、機能回路の入出力情報及び接続先回路情報、機能回路に付加されるテスト仕様、最上位階層回路の入出力情報及び接続先回路情報を入力することで、ＨＤＬ記述文法に基づいて最上位階層回路を自動生成するものである。
【００６８】
しかし、最上位階層上で機能回路の入出力信号を間違って接続すると半導体集積装置として誤動作するため、最上位階層回路を作成する前に「入力オープン」や「出力ショート」などの回路不具合を確認できる接続情報確認手段を搭載している。回路不具合が発生した場合には、入力部に入力された回路仕様またはテスト仕様を修正して、回路不具合内容を再度確認し、回路不具合がなくなったときに最上位階層回路を自動生成する。
【００６９】
図１において、入力部１は、この装置を用いて最上位階層回路を自動生成するために必要な情報を入力する装置である。入力部１では、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３、最上位階層回路の入出力情報及び接続先回路情報１４、テストモード生成仕様１５、端子テスト仕様１６が入力される。
【００７０】
機能回路の入出力情報及び接続先情報１２は、最上位階層の直下の階層に存在する半導体集積回路の機能を実現するための少なくとも１つ以上の機能回路の仕様を記載する。例えば、機能回路Ａの入力がａａａ、出力がｂｂｂである場合には、機能回路Ａの入力ａａａが機能回路Ｂの出力ｃｃｃと、機能回路Ａの出力ｂｂｂが機能回路Ｃのｄｄｄと接続されるというような情報を記述する。
【００７１】
機能回路テスト仕様１３は、通常モード時及びテストモード時に機能回路の入出力信号を制御させるための仕様を記述する。例えば、任意の機能回路Ａの入力信号１がスキャンテストモード時に入力信号Ｔ１に割当てられる場合には、機能回路Ａにスキャンテストモード信号と入力信号Ｔ１が入力信号として付加され、入力信号１と入力信号Ｔ１がスキャンテストモード信号により選択されるセレクタ回路が付加される。
【００７２】
このように、機能回路テスト仕様１３により機能回路の入出力信号を制御させる仕様が一意に定まるため、テスト仕様に応じて機能回路に追加される入出力信号や、追加された入出力信号をセレクトするセレクタ回路などを付加したテスト仕様付加機能回路をＨＤＬ記述文法に基づいて自動生成することができる。
【００７３】
テストモード生成仕様１５は、半導体集積回路の出荷検査のために半導体集積回路の端子や内部回路を少なくとも２状態以上に制御するテストモード信号の生成方法を規定する。（端子は通常モード以外のテストモードが存在する場合には２以上の状態に制御される。）
【００７４】
端子Ａと端子Ｂより通常モード信号とスキャンテストモード信号とメモリテストモード信号の３つのテストモード信号を作成するテストモード生成仕様の一例を挙げると、
Ａ＝０、Ｂ＝０のときに通常モード信号、
Ａ＝０、Ｂ＝１のときにスキャンテストモード信号、
Ａ＝１、Ｂ＝０のときにメモリテストモード信号、とするものである。
【００７５】
このように、テストモード生成仕様１５により一意にテストモード信号の仕様が定まるため、テストモード生成回路をＨＤＬ記述文法に基づいて自動生成することができる。テストモードが増えても同様である。
【００７６】
端子テスト仕様１６は、テスト仕様に応じて端子を入力あるいは出力に制御し、かつ、端子が出力に制御された際は、機能回路からの出力信号を選択して端子へ出力する仕様を規定する。
【００７７】
端子Ａのテスト仕様の一例を挙げると、
通常モードでは、外部出力端子Ａ＝内部信号ａ、
スキャンテストモードでは、外部出力端子Ａ＝内部信号ｂ、
メモリテストモードでは、外部出力端子Ａ＝内部信号ｃ、とするものである。
【００７８】
この仕様から、端子Ａは出力として制御され、通常モード時には内部信号ａが、スキャンテストモード時には内部信号ｂが、メモリテストモード時には内部信号ｃが出力されるようにデータセレクト回路を構成する。
【００７９】
テスト仕様に応じて機能回路の入出力情報を制御させる例として、機能回路の内部に存在するメモリを端子から直接制御する場合には、機能回路の入出力信号群の中でメモリへアクセスするアドレス信号やデータ信号に対して、テストモード信号で制御されるデータセレクト回路を挿入し、端子から直接アクセスできる構成をとる。
【００８０】
例えば、機能回路Ａの内部に存在するメモリのアドレス入力信号ａがメモリテストモード時に端子入力信号ｂから入力されるテスト仕様においては、機能回路Ａに入力端子として端子入力信号ｂを追加し、機能ブロック回路Ａの内部にアドレス入力信号ａと端子入力信号ｂをメモリテストモード信号で選択するデータセレクト回路を構成させる。
【００８１】
このように、端子テスト仕様１６により一意に端子の入出力仕様が定まるため、端子テスト回路をＨＤＬ記述文法に基づいて自動生成することができる。
【００８２】
処理部２は、記憶手段４、接続情報確認手段５、最上位階層回路生成手段８、テスト仕様付加機能回路生成手段９、テストモード生成回路生成手段１０、端子テスト回路生成手段１１を備え、最上位階層回路の接続不具合の有無を判定し、最上位階層回路とテスト仕様付加機能回路とテストモード生成回路と端子テスト回路を自動生成する。
【００８３】
記憶手段４は入力部１に入力された全入力データを記憶する。接続情報確認手段５は、最上位階層回路の信号の接続関係を照合する接続情報照合手段６と接続不具合の有無を判定する接続情報判定手段７を搭載し、機能回路の接続不具合の有無を判定する。
【００８４】
接続情報確認手段５は、記憶手段４に記憶された全入力データを参照しながら、機能回路ごとに接続確認を行う。一例を挙げると、機能回路Ａの入力信号ａが機能回路Ｂの出力信号ｍに接続され、機能回路Ａの入力信号ｂが機能回路Ｃの入力信号ｎに接続されている場合に、機能回路Ａの入力信号ａは「問題無」となり、入力信号ｂは「エラー：入力オープン」となる。
【００８５】
また、機能回路ごとに信号の接続状態が判定されるため、同様に機能回路Ｂと機能回路Ｃも判定される。機能回路Ｂの出力信号ｍは「問題無」となり、機能回路Ｃの入力信号ｎは「エラー：入力オープン」となる。
【００８６】
最上位階層回路生成手段８は最上位階層回路を生成し、テスト仕様付加機能回路生成手段９はテスト仕様が付加された機能回路を生成し、テストモード生成回路生成手段１０はテストモード生成回路を生成し、端子テスト回路生成手段１１は端子テスト回路を生成する。
【００８７】
出力部３は、処理部２で接続情報確認手段５より生成された接続判定結果１７を出力するとともに、処理部２の最上位階層回路生成手段８、テスト仕様付加機能回路生成手段９、テストモード生成回路生成手段１０、端子テスト回路生成手段１１にて、それぞれＨＤＬ記述文法に基づいて生成された最上位階層回路１８、テスト仕様付加機能回路１９、テストモード生成回路２０、端子テスト回路２１を出力する。
【００８８】
まず、出力部３に出力された接続判定結果１７を参照し、接続不具合がある場合は入力部１に入力した入力データを修正し、接続不具合が解消されるまで接続確認を繰り返す。
【００８９】
接続不具合が解消されたら、処理部２の最上位階層回路生成手段８、テスト仕様付加機能回路生成手段９、テストモード生成回路生成手段１０、端子テスト回路生成手段１１により、最上位階層回路１８、テスト仕様付加機能回路１９、テストモード生成回路２０、端子テスト回路２１を出力部３へ出力させる。
【００９０】
以上のように、本実施形態の最上位階層回路自動生成装置は、テスト仕様を含めて最上位階層回路を作成するのに必要な全ての情報を入力データとしているため、テスト仕様により新規に作成されるテストモード生成回路や端子テスト回路やテスト仕様により変換されたテスト仕様付加機能回路における回路情報（入出力情報、接続先情報）の整合性が保持される。
【００９１】
また、接続判定結果により入力データを修正できるため、回路を自動生成する前に接続ミスを修正することができ、接続間違いなどの無い最上位階層回路を最も短時間に生成することができる。
【００９２】
（実施の形態２）
一般的にＨＤＬ記述文法に基づいて記述された回路は機能ごとに階層化して設計される。半導体集積回路の最上位階層の直下に存在する機能回路も階層化して設計されるため、実施の形態１の装置と同様の手法で機能回路の上位階層を自動生成することができる。
【００９３】
図２は本発明の実施の形態２における回路自動生成装置の基本的な概念を示した図である。本実施の形態の回路自動生成装置は、半導体集積回路の任意の階層において機能回路の上位階層回路を自動生成するものである。
【００９４】
図２において、入力部１は、この装置を用いて上位階層回路を自動生成するために必要な情報を入力する装置である。この入力部１では、上位階層の直下の階層に存在する少なくとも１つ以上の機能回路の入出力情報及び接続先情報１２と、上位階層回路の入出力情報及び接続先回路情報２３が入力される。
【００９５】
処理部２は、記憶手段４、接続情報確認手段５、上位階層回路生成手段２３を備え、上位階層回路の接続不具合の有無を判定し、上位階層回路を自動生成する。
【００９６】
記憶手段４は入力部１に入力された全入力データを記憶する。接続情報確認手段５は、上位階層回路の信号の接続関係を照合する接続情報照合手段６と接続不具合の有無を判定する接続情報判定手段７を搭載し、機能回路の接続不具合の有無を判定する。
【００９７】
接続情報確認手段５は、記憶手段４に記憶された全入力データを参照しながら、機能回路ごとに接続確認を行う。
【００９８】
出力部３は、処理部２で接続情報確認手段５より生成された接続判定結果１７を出力するとともに、処理部２の上位階層回路生成手段２２にてＨＤＬ記述文法に基づいて生成された上位階層回路２４を出力する。
【００９９】
まず、出力部３に出力された接続判定結果１７を参照し、接続不具合がある場合は入力部１に入力した入力データを修正し、接続不具合が解消されるまで接続確認を繰り返す。接続不具合が解消されたら、処理部２の上位階層回路生成手段２２により上位階層回路２４を出力部３へ出力させる。
【０１００】
以上のように、本実施の形態の上位階層回路自動生成装置は、上位階層回路を作成するために必要となる全ての情報を入力データとしているため、機能回路との回路情報（入出力情報、接続先情報）の整合性が保持される。
【０１０１】
また、接続判定結果により入力データを修正できるため、回路を自動生成する前に接続ミスを修正することができ、接続間違いなどの無い上位階層回路を最も短時間に生成することができる。
【０１０２】
（実施の形態３）
テスト仕様に応じてデータセレクト回路を挿入する際は通常モード時のＡＣタイミング（クロックと入出力データとの相対遅延の規定）を悪化させないことが原則であり、仕様として要望されるＡＣタイミングを考慮してデータセレクト回路を構成する必要がある。
【０１０３】
図３は本発明の実施の形態３における回路自動生成装置の基本的な概念を示した図で
ある。本実施の形態の回路自動生成装置は、データセレクト回路を挿入する際にテストモード優先順位の高い順に高速な回路となるようにデータセレクト回路を構成するものである。
【０１０４】
図３において、入力部１は、この装置を用いて最上位階層回路を自動生成するために必要な情報を入力する装置である。この入力部１では、テスト仕様に応じて端子を入力あるいは出力に制御し、かつ、端子が出力に制御された場合に機能回路からの出力信号を選択して端子へ出力する仕様を規定する端子テスト仕様１６と、テストモード優先順位仕様２５が入力される。
【０１０５】
処理部２は、入力部１に入力された端子テスト仕様１６とテストモード優先順位仕様２５を記憶する記憶手段４と、テストモード信号により端子が出力に制御される場合にテストモード優先順位仕様２５に応じてデータセレクト回路を構成する端子テスト回路生成手段１１を備える。
【０１０６】
出力部３は、端子テスト回路生成手段１１によりＨＤＬ記述文法に基づいて生成されたテストモード優先順位付端子テスト回路２６を出力する。
【０１０７】
ここで、テストモード優先順位仕様に応じたデータセレクト回路の構成を具体例により説明する。通常モード信号とスキャンテストモード信号とメモリテストモード信号の３つのテストモード信号が規定される場合に、通常モード時には内部信号ａが、スキャンテストモード時には内部信号ｂが、メモリテストモード時には内部信号ｃが出力されるようにデータセレクト回路を構成する。
【０１０８】
データセレクト回路挿入時には通常モード時のＡＣタイミング（クロック入出力データとの相対遅延の規定）を悪化させないことが原則であり、特に３つ以上の信号をセレクトさせるテスト仕様においては、仕様として要望されるＡＣタイミングを考慮してデータセレクト回路を構成する必要がある。
【０１０９】
通常モード時には、最悪でもテスト仕様により付加されるデータセレクト回路は１つとなる構成、すなわち、通常時データとテスト時データを選択するデータセレクト回路とするようにデータセレクト回路をツリー構造化する。
【０１１０】
データセレクト回路をツリー構造化することにより、テストモードに優先順位を付ければ自動的にデータセレクト回路を優先順位に応じたツリーに構成することができる。優先順位が高いテストモード時に選択される信号はデータセレクト回路ツリーの後段に位置することで回路段数が浅くなり、高速な回路を構成できる。逆に優先順位が低いテストモード時に選択される信号はデータセレクト回路ツリーの前段に位置することで回路段数が深くなり、低速な回路構成となる。
【０１１１】
このように、テストモードの優先順位を一意に定めた端子テスト仕様によりデータセレクト回路ツリーの仕様が一意に定まるため、データセレクト回路に優先順位が付いた端子テスト回路をＨＤＬ記述文法に基づいて自動生成することができる。
【０１１２】
（実施の形態４）
端子テスト回路のＡＣタイミングが厳しい場合は、回路構成だけではなく物理配置を考慮して端子テスト回路を関連する端子の近傍に配置させることが望ましい。
【０１１３】
これにより、ＡＣタイミングを緩和させ、配線迂回によるＡＣタイミングの悪化を防止し、配線の引き回しによる半導体集積回路の面積増加も防ぐことができる。
【０１１４】
一方、近年の半導体集積装置の大規模化及び高機能化に伴い半導体集積回路の端子数が増加し、３００端子を超えるものも珍しくない。端子ごとに端子テスト回路を作成すると機能回路数が増え、設計工数を増加させることになる。
【０１１５】
そこで、ＡＣタイミングを考慮した物理配置と設計工数との兼合いで柔軟に端子テスト回路を作成する必要がある。例えば、上辺、下辺、右辺、左辺の４つの回路に分割して端子テスト回路を作成することで、ＡＣタイミングを考慮した物理配置と設計工数との調和を図ることができる。
【０１１６】
図４は、本発明の実施の形態４における回路自動生成装置の基本的な概念を示した図
である。本実施の形態の回路自動生成装置は、データセレクト回路を挿入する際に端子テスト回路分割仕様により端子テスト回路を分割し、物理配置面に考慮した回路自動生成を行うものである。
【０１１７】
図４において、入力部１は、この装置を用いて最上位階層回路を自動生成するために必要な情報を入力する装置である。この入力部１では、テスト仕様に応じて端子を入力あるいは出力に制御し、かつ、端子が出力に制御された場合に機能回路からの出力信号を選択して端子へ出力する端子テスト回路を自動生成するための端子テスト仕様１６と、端子テスト回路の分割仕様を指定する端子テスト回路分割仕様２７が入力される。
【０１１８】
処理部２は、入力部１に入力された端子テスト仕様１６と端子テスト回路分割仕様２７を記憶する記憶手段４と、端子テスト仕様１６と端子テスト回路分割仕様２７から分割された端子テスト回路を生成する端子テスト回路生成手段１１を備える。
【０１１９】
出力部３は、端子テスト回路生成手段１１によりＨＤＬ記述文法に基づいて生成された分割された端子テスト回路２８を出力する。
【０１２０】
このように、端子テスト回路のＡＣタイミングが厳しい場合に、端子テスト回路を任意に分割することで物理配置の柔軟度を上げることができ、関係する端子の近傍に分割された端子テスト回路を配置させることで、ＡＣタイミングを緩和させることができる。
【０１２１】
（実施の形態５）
図５は、本発明の実施の形態５における回路自動生成装置の基本的な概念を示した図である。本実施の形態の回路自動生成装置は、テストモード生成仕様及び電源制御仕様を有するモード生成仕様に応じて、合成モード生成回路とテスト仕様及び電源仕様付加機能回路の自動生成を行うものである。
【０１２２】
図５において、入力部１は、この装置を用いて合成モード生成回路３３とテスト仕様及び電源仕様付加機能回路３４を自動生成するために必要な情報を入力する装置である。この入力部１では、合成モード生成回路３３を自動生成するためのテストモード生成仕様１５及び電源制御仕様２９から合成される合成モード生成仕様３０と機能回路入出力情報及び接続先情報１２が入力される。
【０１２３】
処理部２は、入力部１に入力された合成モード生成仕様３０と機能回路入出力情報及び接続先情報１２を記憶する記憶手段４と、合成モード生成回路生成手段３１とテスト仕様及び電源仕様付加機能回路生成手段３２を備える。
【０１２４】
出力部３は、合成モード生成回路生成手段３１とテスト仕様及び電源仕様付加機能回路生成手段３２にて、それぞれＨＤＬ記述文法に基づいて自動生成された合成モード生成回路３３とテスト仕様及び電源仕様付加機能回路３４を出力する。
【０１２５】
電源制御仕様２９は、半導体集積回路の低消費電力化のために半導体集積回路の電源を２以上の電源系統に分割し、分割された電源系統ごとに半導体素子を制御する方法を規定する。また、半導体集積回路の検査時においても、検査するテスト機器の能力や通常使用時の値を超えた大電流が流れないようにテスト回路設計を検討する必要がある。
【０１２６】
一般に電源制御は中央集権装置（ＣＰＵ）が行っている。低消費電力化時にＣＰＵは電源遮断命令を発行し、電源遮断命令の対象となる電源系統の電源供給を止める。
【０１２７】
半導体集積回路内には、複数の電源系統に応じて複数の電源制御レジスタをあらかじめ用意しておき、電源遮断の対象となった電源の電源遮断フラグを電源制御レジスタに設定する。このレジスタ値を参照して半導体集積回路の任意の電源系統を遮断することができる。
【０１２８】
このレジスタ値を参照して電源を遮断すると、電源が遮断される電源系統に属する半導体集積素子の出力信号が不安定となり、この出力信号を電源が供給されている半導体素子が入力信号として受取るとゲート入力が不安定になり、漏れ電流が常時流れ続ける。電源遮断時の漏れ電流を回避するには、電源が供給される半導体回路素子のゲート入力を電源制御信号で固定する必要がある。
【０１２９】
電源制御レジスタ値のみを参照して電源が供給される半導体回路素子のゲート入力を制御すると、それらの半導体回路素子をテストモード信号から制御できなくなる可能性があるため、電源制御機構はテストモード機構と併せて回路設計を検討する必要がある。
【０１３０】
端子Ａと端子Ｂによりテストモード信号が生成される一例では、
端子Ａ＝０、端子Ｂ＝０のときに通常モード信号、
端子Ａ＝０、端子Ｂ＝１のときにスキャンテストモード信号、
端子Ａ＝１、端子Ｂ＝０のときにメモリテストモード信号、
というような構成が挙げられるが、２系統の電源Ａ及び電源ＢがレジスタＡ及びレジスタＢにより制御される電源制御仕様を加えた一例では、
端子Ａ＝０、端子Ｂ＝０、レジスタＡ＝０、レジスタＢ＝０のときに電源Ａ供給、電源Ｂ供給の通常モード信号、
端子Ａ＝０、端子Ｂ＝０、レジスタＡ＝１、レジスタＢ＝０のときに電源Ａ遮断、電源Ｂ供給の通常モード信号、
端子Ａ＝０、端子Ｂ＝０、レジスタＡ＝０、レジスタＢ＝１のときに電源Ａ供給、電源Ｂ遮断の通常モード信号、
端子Ａ＝０、端子Ｂ＝１、レジスタＡ＝０、レジスタＢ＝０のときに電源Ａ供給、電源Ｂ供給のスキャンテストモード信号、
端子Ａ＝０、端子Ｂ＝１、レジスタＡ＝１、レジスタＢ＝０のときに電源Ａ遮断、電源Ｂ供給のスキャンテストモード信号、
端子Ａ＝０、端子Ｂ＝１、レジスタＡ＝０、レジスタＢ＝１のときに電源Ａ供給、電源Ｂ遮断のスキャンテストモード信号、
端子Ａ＝１、端子Ｂ＝０、レジスタＡ＝０、レジスタＢ＝０のときに電源Ａ供給、電源Ｂ供給のメモリテストモード信号、
端子Ａ＝１、端子Ｂ＝０、レジスタＡ＝１、レジスタＢ＝０のときに電源Ａ遮断、電源Ｂ供給のメモリテストモード信号、
端子Ａ＝１、端子Ｂ＝０、レジスタＡ＝０、レジスタＢ＝１のときに電源Ａ供給、電源Ｂ遮断のメモリテストモード信号、
というような構成が挙げられる。このように、電源制御仕様を考慮した合成モード生成回路はテストモード信号のみで構成されたテストモード生成回路よりも大幅に複雑になる。
【０１３１】
一方、最上位階層回路を生成する工程においては、合成モード生成仕様により最上位階層の接続関係が更に複雑となるが、機能回路に間違いなく接続された最上位階層回路と合成モード生成仕様が付加された機能回路を生成する必要がある。
【０１３２】
しかし、電源制御機構とテストモード機構をすばやく、かつ、ミス無く作成するためには、従来の設計方法の問題である「各工程の作業が複数の設計担当者の手作業で実施されていること」を根本的に改善する必要がある。
【０１３３】
上記構成によれば、合成モード生成回路とテスト仕様及び電源制御仕様付加機能回路を自動生成することができ、最上位回路情報の整合性も保持され、多数の設計工程が一元化されることで、「各工程の作業が複数の設計担当者の手作業で実施されていること」といった従来の諸問題が解消され、回路仕様を入力するだけで接続情報確認が行われた上で最上位階層回路が生成されるため、従来の設計工程における長時間の作業や、手戻りを繰り返すことによる多大な時間の浪費を回避することができ、高品質の製品を効率良く設計することができる。
【０１３４】
（実施の形態６）
各機能回路ごとの接続判定結果を確認する際に、各機能回路ごとの接続判定結果を一つ一つ確認すると接続不具合修正のフィードバックが遅くなる。
【０１３５】
各回路ごとの接続不具合判定結果とは別に、不具合項目が各機能回路ごとに何件発生したかを記載したサマリを使用して接続不具合の修正のフィードバックを行えることが望ましい。
【０１３６】
図６は、本発明の実施の形態６における回路自動生成装置の基本的な概念を示した図である。図６において、処理部２は、接続情報照合手段６と接続情報判定手段７を有する接続情報確認手段５を備え、最上位階層回路の接続不具合の有無を判定する。
【０１３７】
出力部３は、処理部２で接続情報確認手段５より生成された接続判定結果１７と接続判定結果サマリ３５を出力する。
【０１３８】
上記構成によれば、判定結果の観測性が向上し、修正のフィードバックを早急に行うことができる。
【０１３９】
（実施の形態７）
最上位階層回路を生成するために必要な入力データである機能回路の入出力情報及び接続先情報、テストモード生成仕様、機能回路に付加される機能回路テスト仕様、端子テスト仕様などは設計方針等により更新できない場合も考えられる。このような場合でも、修正仕様に応じてデータを更新できることが望ましい。
【０１４０】
図７は、本発明の実施の形態７における回路自動生成装置の基本的な概念を示した図である。本実施の形態の回路自動生成装置は、修正仕様に応じて最上位階層回路を自動生成するものである。
【０１４１】
図７において、入力部１は、この装置を用いて最上位階層回路を自動生成するために必要な情報を入力する装置である。入力部１では、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３、最上位階層回路の入出力情報及び接続先回路情報１４、テストモード生成仕様１５、端子テスト仕様１６と修正仕様３７が入力される。
【０１４２】
処理部２は、記憶手段４、接続情報確認手段５、最上位階層回路生成手段８を備え、最上位階層回路の接続不具合の有無を判定し、接続判定結果１７と最上位階層回路１８を自動生成する。
【０１４３】
記憶手段４は、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３、最上位階層回路の入出力情報及び接続先回路情報１４、テストモード生成仕様１５、端子テスト仕様１６をオリジナルデータ３６として記憶し、また、修正仕様３７を記憶する。
【０１４４】
接続情報確認手段５は、記憶手段４に記憶されたオリジナルデータ３６と修正仕様３７を参照しながら、接続判定結果１７を生成する。
【０１４５】
最上位階層回路生成手段８は最上位階層回路１８を生成する。
【０１４６】
出力部３は、処理部２で接続情報確認手段５より生成された接続判定結果１７を出力するとともに、最上位階層回路生成手段８にてＨＤＬ記述文法に基づいて生成された最上位階層回路１８を出力する。
【０１４７】
上記構成によれば、オリジナルデータ３６を修正することができない場合であっても、修正仕様３７を追加入力することで、修正された最上位階層回路を自動生成することができる。
【０１４８】
（実施の形態８）
図８は、本発明の実施の形態８における回路自動生成装置の基本的な概念を示した図である。本実施の形態の回路自動生成装置は、動作モード仕様及び回路情報に応じて半導体集積回路を検証するための入力データや期待値データを自動生成するものである。
【０１４９】
図８において、入力部１は、この装置を用いて半導体集積回路を検証するための入力データや期待値データを自動生成するために必要な情報を入力する装置である。入力部１では、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３、最上位階層回路の入出力情報及び接続先回路情報１４、テストモード生成仕様１５、端子テスト仕様１６が入力される。
【０１５０】
処理部２は、記憶手段４と、検証用入力データ及び期待値データ生成手段３８を備え、検証用入力データ３９と検証用期待値データ４０を自動生成する。
【０１５１】
記憶手段４は、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３、最上位階層回路の入出力情報及び接続先回路情報１４、テストモード生成仕様１５、端子テスト仕様１６を記憶する。また、テストモード生成仕様１５と端子テスト仕様１６により、端子が入力であるか、あるいは出力であるかを識別する。また、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３、最上位階層回路の入出力情報及び接続先回路情報１４により、最上位回路階層回路と各機能回路との接続先を識別する。
【０１５２】
検証用入力データ及び期待値データ生成手段３８は、記憶手段４に記憶された全入力データを参照しながら、検証用途に応じた検証用入力データ３９と検証用期待値データ４０を自動生成する。
【０１５３】
図９は、本実施の形態における半導体集積回路の端子を検証するための検証用入力データと検証用期待値データを自動生成する具体的な態様を示した図である。
【０１５４】
図９において、機能検証の対象とする動作モードに応じて、図８の入力部１へ入力される全入力データを参照して、端子Ａや端子Ｂの入出力方向及び接続先を決定し、また、端子テスト回路Ａや端子テスト回路Ｂの論理を決定する。すなわち、動作モードにより、端子Ａが入力端子として機能回路Ａの入力ＦＡ１に接続され、端子Ｂが出力端子として機能回路Ｂの出力ＦＢ１から接続される。また、端子テスト回路Ａでは論理が保持され、端子テスト回路Ｂでは論理が反転される。
【０１５５】
入力端子Ａ４３の入力ＴＡ１に検証用入力データとして1'b0または1'b1が入力されると、動作モードにより決定された端子テスト回路Ａ４２の論理を参照して、接続先である機能回路Ａ４１の入力ＦＡ１に期待値データとして1'b0または1'b1を生成する。
【０１５６】
一方、出力端子Ｂ４６は、接続先である機能回路Ｂ４４の出力ＦＢ１に検証用入力データとして1'b0、1'b1が入力されると、端子テスト回路Ｂ４５が反転論理であるので端子Ｂ４６の出力ＴＢ１に期待値データとして1'b1または1'b0を生成する。これらを機能検証項目に応じて、必要箇所を抽出することで検証用入力データ及び検証用期待値データを生成することができる。
【０１５７】
このように全動作モードに応じて、全端子の検証用入力データ及び検証用期待値データを容易に自動生成することができる。また、検証用入力データ及び検証用期待値データをダイナミック検証ツールに入力し、回路検証することで半導体集積装置の品質を向上させることができる。
【０１５８】
（実施の形態９）
図１０は、本発明の実施の形態９における回路自動生成装置の基本的な概念を示した図である。本実施の形態の回路自動生成装置は、半導体集積回路の検証の際に機能検証の対象とならないブラックボックス回路をＨＤＬ記述文法に基づいて自動生成するものである。
【０１５９】
図１０において、入力部１では、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３が入力される。
【０１６０】
処理部２は、記憶手段４、ブラックボックス回路生成手段４７を備え、ＨＤＬ記述文法に基づいて記述されたブラックボックス回路４８を自動生成する。
【０１６１】
記憶手段４は、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３を記憶する。
【０１６２】
ブラックボックス回路生成手段４７は、機能回路の入出力情報及び接続先情報１２、機能回路テスト仕様１３に応じて、入出力のみが記述されたブラックボックス回路４８をＨＤＬ記述文法に基づいて自動生成する。
【０１６３】
このように、機能検証項目に応じて機能検証の対象とならないブラックボックス回路４８を容易に自動生成することができるため、機能検証時間を短縮することができる。
【０１６４】
（実施の形態１０）
図１１は、本発明の実施の形態１０における回路自動生成方法の基本的な概念を示したフロー図である。本実施の形態の回路自動生成方法は、入力部に半導体集積回路を制御するテストモード信号の生成仕様、テストモード信号で端子を制御する端子テスト仕様、機能回路の入出力情報及び接続先回路情報、機能回路に付加されるテスト仕様、最上位階層回路の入出力情報及び接続先回路情報を入力することで、ＨＤＬ記述文法に基づいて最上位階層回路を自動生成するものである。
【０１６５】
図１１において、入力過程４９では、半導体集積回路の端子や内部回路を少なくとも２状態以上に制御するテストモード信号を生成するテストモード生成仕様と、テスト仕様に応じて端子を入力あるいは出力に制御し、かつ、端子が出力に制御された場合に機能回路からの出力信号を選択して端子へ出力する端子テスト回路を自動生成するための端子テスト仕様と、最上位階層の直下の階層に存在する１つ以上の機能回路の入出力情報及び接続先情報と、テスト時に機能回路の入出力情報信号を制御させるための機能回路テスト仕様と、最上位階層回路の入出力情報及び接続先回路情報を入力する。
【０１６６】
記憶過程５０では入力過程４９で入力された全入力データを記憶する。接続情報判定結果生成過程５１では記憶されたデータを参照し、最上位階層回路の信号の接続関係を照合し、最上位階層回路の接続不具合の有無を判定して接続判定結果を出力する。出力された接続判定結果に不具合が存在する場合は、接続判定結果に基づいて入力情報の接続間違いなどの問題が無いように修正する。
【０１６７】
修正後、再度、接続情報判定結果生成過程５１で接続情報判定結果を生成する。接続情報判定結果に問題が無くなり次第、最上位階層回路を生成する最上位階層回路生成過程５３、テスト仕様が付加された機能回路を生成するテスト仕様付加機能回路生成過程５４、テストモード生成回路を生成するテストモード生成回路生成過程５５、端子テスト回路を生成する端子テスト回路生成過程５６により、それぞれ最上位階層回路とテスト仕様付加機能回路とテストモード生成回路と端子テスト回路を自動生成して出力する。
【０１６８】
本実施の形態の最上位階層回路自動生成方法は、テスト仕様を含めて最上位階層回路を作成するために必要となる全ての情報を入力データとしているため、テスト仕様により新規に作成されるテストモード生成回路や端子テスト回路やテスト仕様により変換されたテスト仕様付加機能回路における回路情報（入出力情報、接続先情報）の整合性が保持される。
【０１６９】
また、接続判定結果により入力データを修正できるため、回路を自動生成する前に接続ミスを修正することができ、接続間違いなどの無い最上位階層回路を最も短時間に生成することができる。
【０１７０】
（実施の形態１１）
図１２は、本発明の実施の形態１１における回路自動生成方法の基本的な概念を示したフロー図である。本実施の形態の回路自動生成方法は、半導体集積回路の任意の階層において機能回路の上位階層回路を自動生成するものである。
【０１７１】
図１２において、入力過程５７では、上位階層回路を自動生成するために必要な情報である上位階層の直下の階層に存在する少なくとも１つ以上の機能回路の入出力情報及び接続先情報と、上位階層回路の入出力情報及び接続先回路情報が入力される。
【０１７２】
記憶過程５８では入力過程５７で入力された全入力データを記憶する。接続情報判定結果生成過程５１では、記憶されたデータを参照し、上位階層回路の信号の接続関係を照合し、上位階層回路の接続不具合の有無を判定して接続判定結果を出力する。出力された接続判定結果に不具合が存在する場合は、接続判定結果に基づいて入力情報の接続間違いなどの問題が無いように修正する。
【０１７３】
修正後、再度、接続情報判定結果生成過程５１で接続情報判定結果を生成する。接続情報判定結果に問題が無くなり次第、上位階層回路生成過程３９で上位階層回路を自動生成して出力する。
【０１７４】
本実施の形態の上位階層回路自動生成方法は、上位階層回路を作成するために必要となる全ての情報を入力データとしているため、機能回路との回路情報（入出力情報、接続先情報）の整合性が保持される。
【０１７５】
また、接続判定結果により入力データを修正できるため、回路を自動生成する前に接続ミスを修正することができ、接続間違いなどの無い上位階層回路を最も短時間に生成することができる。
【０１７６】
（実施の形態１２）
図１３は、本発明の実施の形態１２における回路自動生成方法の基本的な概念を示したフロー図である。本実施の形態の回路自動生成方法は、テストモード優先順位に留意してデータセレクト回路を構成するとともに、端子テスト回路分割仕様により端子テスト回路を分割することで、回路構成面にも物理配置面にも考慮した回路自動生成を行うものである。
【０１７７】
図１３において、入力過程６０ではテスト仕様に応じて端子を入力あるいは出力に制御し、かつ、端子が出力に制御された場合に機能回路からの出力信号を選択して端子へ出力する端子テスト回路を自動生成するための端子テスト仕様と、優先順位に応じて高速になる端子テスト回路を生成するためのテストモード優先順位仕様と、柔軟に物理配置を行うために端子テスト回路の分割仕様を指定する端子テスト回路分割仕様が入力される。
【０１７８】
記憶過程６１では入力過程６０で入力された全入力データを記憶する。後の処理はテストモード優先順位判定過程６２と端子テスト回路分割判定過程６３の判定結果の組合せにより、テストモード優先順位有回路分割有端子テスト回路自動生成過程６４、テストモード優先順位有回路分割無端子テスト回路自動生成過程６５、テストモード優先順位無回路分割有端子テスト回路自動生成過程６６、テストモード優先順位無回路分割無端子テスト回路自動生成過程６７から選択され、端子テスト回路が生成され、出力される。
【０１７９】
上記構成によれば、テストモードの優先順位付けにより、通常モード時のＡＣタイミングを悪化させないようにデータセレクト回路の構成が考慮され、また、端子テスト回路を任意に分割することで物理配置の柔軟度を上げ、関係する端子の近傍に配置することができるため、回路構成面と物理配置面の双方からＡＣタイミングを考慮した端子テスト回路を生成することができる。
【０１８０】
（実施の形態１３）
図１４は、本発明の実施の形態１３における回路自動生成方法の基本的な概念を示したフロー図である。本実施の形態の回路自動生成方法は、実施の形態５で説明したものと同様の合成モード生成仕様と機能回路入出力情報及び接続先情報に応じて、合成モード生成回路とテスト仕様及び電源仕様付加機能回路を自動生成するものである。
【０１８１】
図１４において、入力過程６８では合成モード生成仕様と機能回路入出力情報及び接続先情報を入力する。
【０１８２】
記憶過程６９では、入力過程６８で入力された合成モード生成仕様と機能回路入出力情報及び接続先情報を記憶する。その後、合成モード生成仕様に応じてＨＤＬ記述文法に基づき合成モード生成回路とテスト仕様及び電源仕様付加機能回路を自動生成する。
【０１８３】
上記構成によれば、最上位回路情報の整合性が保持された合成モード生成回路とテスト仕様及び電源仕様付加機能回路を自動生成することができる。
【０１８４】
（実施の形態１４）
図１５は、本発明の実施の形態１４における回路自動生成方法の基本的な概念を示したフロー図である。本実施の形態の回路自動生成方法は、入力部に半導体集積回路を制御するテストモード信号の生成仕様、テストモード信号で端子を制御する端子テスト仕様、機能回路の入出力情報及び接続先回路情報、機能回路に付加されるテスト仕様、最上位階層回路の入出力情報及び接続先回路情報を入力することで、最上位階層回路の接続不具合の有無を判定し、機能回路ごとの接続判定結果と各機能回路の接続判定結果のサマリを出力するものである。
【０１８５】
図１５において、入力過程４９では、半導体集積回路の端子や内部回路を少なくとも２状態以上に制御するテストモード信号を生成するテストモード生成仕様と、テスト仕様に応じて端子を入力あるいは出力に制御し、かつ、端子が出力に制御された場合に機能回路からの出力信号を選択して端子へ出力する端子テスト回路を自動生成するための端子テスト仕様と、最上位階層の直下の階層に存在する１つ以上の機能回路の入出力情報及び接続先情報と、テスト時に機能回路の入出力情報信号を制御させるための機能回路テスト仕様と、最上位階層回路の入出力情報及び接続先回路情報を入力する。
【０１８６】
記憶過程５０では入力過程４９で入力された全入力データを記憶する。接続判定結果生成過程５１と接続判定結果サマリ生成過程７１では記憶されたデータを参照し、最上位階層回路の信号の接続関係を照合し、最上位階層回路の接続不具合の有無を判定して機能回路ごとの接続判定結果と接続判定結果サマリを出力する。出力された接続判定結果に不具合が存在する場合は、接続判定結果に基づいて入力情報の接続間違いなどの問題が無いように修正する。
【０１８７】
修正後、再度、接続情報判定結果生成過程５１と接続判定結果サマリ生成過程７１で接続情報判定結果を生成する。接続情報判定結果に問題が無くなり次第、最上位階層回路を生成する最上位階層回路生成過程５３、テスト仕様が付加された機能回路を生成するテスト仕様付加機能回路生成過程５４、テストモード生成回路を生成するテストモード生成回路生成過程５５、端子テスト回路を生成する端子テスト回路生成過程５６により、それぞれ最上位階層回路とテスト仕様付加機能回路とテストモード生成回路と端子テスト回路を自動生成して出力する。
【０１８８】
上記構成によれば、接続判定結果サマリと機能回路ごとの接続判定結果の両方を併せて確認できる手段を設けることにより、修正効率を向上させ、接続間違いなどのない最上位階層回路を最も短時間に生成することができる。
【０１８９】
（実施の形態１５）
図１６は、本発明の実施の形態１５における回路自動生成方法の基本的な概念を示したフロー図である。本実施の形態の回路自動生成方法は、入力部に入力するテストモード生成仕様、端子テスト仕様、機能回路の入出力情報及び接続先回路情報、機能回路に付加されるテスト仕様などが設計方針等により更新できない場合に、最上位階層回路の入出力情報及び接続先回路情報とともに修正仕様を入力することで、ＨＤＬ記述文法に基づいて修正仕様に応じた最上位階層回路を自動生成するものである。
【０１９０】
図１６において、入力過程７２では、実施の形態１０と同様に、テストモード生成仕様、端子テスト仕様、機能回路の入出力情報及び接続先回路情報、機能回路に付加されるテスト仕様を入力すると同時に、これらに対する修正仕様と最上位階層回路の入出力情報及び接続先回路情報を入力する。
【０１９１】
記憶過程７３では入力過程７２で入力された全入力データを記憶する。接続情報判定結果生成過程５１では記憶されたデータを参照し、最上位階層回路の信号の接続関係を照合し、最上位階層回路の接続不具合の有無を判定して接続判定結果を出力する。出力された接続判定結果に不具合が存在する場合は、接続判定結果に基づいて入力情報の接続間違いなどの問題が無いように修正する。
【０１９２】
修正後、再度、接続情報判定結果生成過程５１で接続情報判定結果を生成する。接続情報判定結果に問題がなくなり次第、最上位階層回路を生成する最上位階層回路生成過程５３、テスト仕様が付加された機能回路を生成するテスト仕様付加機能回路生成過程５４、テストモード生成回路を生成するテストモード生成回路生成過程５５、端子テスト回路を生成する端子テスト回路生成過程５４により、それぞれ最上位階層回路とテスト仕様付加機能回路とテストモード生成回路と端子テスト回路を自動生成して出力する。
【０１９３】
本実施の形態の最上位階層回路自動生成方法は、オリジナルデータを修正することができない場合であっても、修正仕様を追加入力することで、修正された最上位階層回路を自動生成することができ、テスト仕様を含めて最上位階層回路を作成するために必要となる全ての情報を入力データとしているため、テスト仕様により新規に作成されるテストモード生成回路や端子テスト回路やテスト仕様により変換されたテスト仕様付加機能回路における回路情報（入出力情報、接続先情報）の整合性が保持される。
【０１９４】
また、接続判定結果により入力データを修正できるため、回路を自動生成する前に接続ミスを修正することができ、接続間違いなどのない最上位階層回路を最も短時間に生成することができる。
【０１９５】
（実施の形態１６）
図１７は、本発明の実施の形態１６における回路自動生成方法の基本的な概念を示したフロー図である。本実施の形態の回路自動生成方法は、入力部に半導体集積回路を制御するテストモード信号の生成仕様、テストモード信号で端子を制御する端子テスト仕様、機能回路の入出力情報及び接続先回路情報、機能回路に付加されるテスト仕様、最上位階層回路の入出力情報及び接続先回路情報を入力することで、半導体集積回路を検証するための入力データや期待値データを自動生成するものである。
【０１９６】
図１７において、入力過程４９では、半導体集積回路の端子や内部回路を少なくとも２状態以上に制御するテストモード信号を生成するテストモード生成仕様と、テスト仕様に応じて端子を入力あるいは出力に制御し、かつ、端子が出力に制御された場合に機能回路からの出力信号を選択して端子へ出力する端子テスト回路を自動生成するための端子テスト仕様と、最上位階層の直下の階層に存在する１つ以上の機能回路の入出力情報及び接続先情報と、テスト時に機能回路の入出力情報信号を制御させるための機能回路テスト仕様と、最上位階層回路の入出力情報及び接続先回路情報を入力する。
【０１９７】
記憶過程５０では入力過程４９で入力された全入力データを記憶する。検証用入力データ及び期待値データ生成過程７４では記憶されたデータを参照し、検証用入力データ及び検証用期待値データを短時間に生成することができる。
【０１９８】
（実施の形態１７）
図１８は、本発明の実施の形態１７における回路自動生成方法の基本的な概念を示したフロー図である。本実施の形態の回路自動生成方法は、入力部に機能回路の入出力情報及び接続先回路情報と機能回路に付加されるテスト仕様を入力することで、半導体集積回路を検証するためのＨＤＬ記述文法に基づいたブラックボックス回路を自動生成するものである。
【０１９９】
図１８において、入力過程７５では、機能回路の入出力情報及び接続先情報と機能回路テスト仕様が入力される。
【０２００】
記憶過程７６では、入力過程７５で入力された前記機能回路の入出力情報及び接続先情報と機能回路テスト仕様を記憶し、ＨＤＬ記述文法に基づいてブラックボックス回路７５を生成する。
【０２０１】
上記構成によれば、機能検証項目に応じて機能検証の対象とならない機能回路を容易にブラックボックス化して検証することができるため、機能検証時間を削減することができる。
【産業上の利用可能性】
【０２０２】
本発明の回路自動生成装置及び方法は、テスト関連の仕様を含めて最上位階層回路を作成するのに必要な全ての情報が与えられるため、テスト仕様により新規に作成されるテストモード生成回路や端子テスト回路やテスト仕様が付加された機能回路における回路情報の整合性が保持され、多数の設計工程が一元化されることで従来の諸問題が解消され、回路仕様を入力するだけで接続情報確認が行われた上で接続間違いなどの無い最上位階層回路が短時間に自動生成されるため、従来の設計工程における長時間の作業や、手戻りを繰り返すことによる多大な時間の浪費を回避することができ、高品質の製品を効率良く設計することができるという効果を有し、ＨＤＬ（Hardware Description Language）で記述される半導体集積回路の自動設計技術に関し、特に半導体集積回路の最上位階層回路を作成するために必要とされる多数の設計工程を一元化した回路自動生成装置及び方法等として有用である。
【図面の簡単な説明】
【０２０３】
【図１】本発明の実施の形態１における回路自動生成装置の構成を示すブロック図。
【図２】本発明の実施の形態２における回路自動生成装置の構成を示すブロック図。
【図３】本発明の実施の形態３における回路自動生成装置の構成を示すブロック図。
【図４】本発明の実施の形態４における回路自動生成装置の構成を示すブロック図。
【図５】本発明の実施の形態５における回路自動生成装置の構成を示すブロック図。
【図６】本発明の実施の形態６における回路自動生成装置の構成を示すブロック図。
【図７】本発明の実施の形態７における回路自動生成装置の構成を示すブロック図。
【図８】本発明の実施の形態８における回路自動生成装置の構成を示すブロック図。
【図９】本発明の実施の形態８における回路自動生成装置にて検証用入力データと検証用期待値データを自動生成する様子を示した図。
【図１０】本発明の実施の形態９における回路自動生成装置の構成を示すブロック図。
【図１１】本発明の実施の形態１０における回路自動生成方法の処理過程を示すフロー図。
【図１２】本発明の実施の形態１１における回路自動生成方法の処理過程を示すフロー図。
【図１３】本発明の実施の形態１２における回路自動生成方法の処理過程を示すフロー図。
【図１４】本発明の実施の形態１３における回路自動生成方法の処理過程を示すフロー図。
【図１５】本発明の実施の形態１４における回路自動生成方法の処理過程を示すフロー図。
【図１６】本発明の実施の形態１５における回路自動生成方法の処理過程を示すフロー図。
【図１７】本発明の実施の形態１６における回路自動生成方法の処理過程を示すフロー図。
【図１８】本発明の実施の形態１７における回路自動生成方法の処理過程を示すフロー図。
【符号の説明】
【０２０４】
１  入力部
２  処理部
３  出力部
４  記憶手段
５  接続情報確認手段
６  接続情報照合手段
７  接続情報判定手段
８  最上位階層回路生成手段
９  テスト回路付加機能回路生成手段
１０  テストモード生成回路生成手段
１１  端子テスト回路生成手段
１２  機能回路入出力及び接続先情報
１３  機能回路テスト仕様
１４  最上位階層回路入出力及び接続先情報
１５  テストモード生成仕様
１６  端子テスト仕様
１７  接続判定結果
１８  ＨＤＬで記述された最上位階層回路
１９  ＨＤＬで記述されたテスト回路仕様付加機能回路
２０  ＨＤＬで記述されたテストモード生成回路
２１  ＨＤＬで記述された端子テスト回路
２２  上位階層回路生成手段
２３  上位階層回路入出力及び接続先情報
２４  ＨＤＬで記述された上位階層回路
２５  テストモード優先順位仕様
２６  ＨＤＬで記述されたテストモード優先順位付端子テスト回路
２７  端子テスト回路分割仕様
２８  ＨＤＬで記載された分割された端子テスト回路
２９  電源制御仕様
３０  合成モード生成仕様
３１  合成モード生成回路生成手段
３２  テスト仕様及び電源仕様付加機能回路生成手段
３３  ＨＤＬで記載された合成モード生成回路
３４  ＨＤＬで記載されたテスト仕様及び電源仕様付加機能回路
３５  接続判定結果サマリ
３６  オリジナルデータ
３７  修正仕様
３８  検証用入力データ及び期待値データ生成手段
３９  検証用入力データ
４０  検証用期待値データ
４１  機能回路Ａ
４２  端子テスト回路Ａ
４３  端子Ａ
４４  機能回路Ｂ
４５  端子テスト回路Ｂ
４６  端子Ｂ
４７  ブラックボックス回路生成手段
４８  ＨＤＬで記述されたブラックボックス回路
４９〜６９、７１〜７７、８０〜８１  処理過程
【図１】
2006285947.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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