(57)【要約】【課題】  半導体集積回路構造およびその製造方法を提供する。【解決手段】  半導体集積回路構造は複数のダイオード、少なくとも一つの嵌入領域および電圧供給ノードを備える。複数のダイオードは基板中に設置され、直列に電性接続される。少なくとも一つの嵌入領域は、基板中に設置され、二つのダイオードの間に設置される。電圧供給ノードは、嵌入領域に電性接続される。また、好適にはこれらのダイオードはガードリングにより囲まれる。【選択図】  図８
2006005338.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に設置され、直列に電性接続された複数のダイオードと、
前記基板に設置され、二つの前記ダイオードの間に設置される少なくとも一つの嵌入領域と、
前記嵌入領域に電性接続される電圧供給ノードと、
を備えることを特徴とする半導体集積回路構造。
【請求項２】
前記ダイオードは、それぞれ前記基板のウェル領域中に設けられたＮ＋領域およびＰ＋領域を有することを特徴とする請求項１記載の半導体集積回路構造。
【請求項３】
前記複数のダイオードを囲み、前記電圧供給ノードに電性接続されるガードリングをさらに備えることを特徴とする請求項１記載の半導体集積回路構造。
【請求項４】
第１の導電性タイプの半導体領域と、
前記半導体領域中に形成され、低濃度のドーピングによる第２の導電性タイプである第１のウェル領域と、
前記第１のウェル領域中に形成される第１の高濃度ドーピングＮ領域と、
前記第１のウェル領域中に形成され、前記第１のＮ領域と隔離される第１の高濃度ドーピングＰ領域と、
前記半導体領域中に形成され、低濃度のドーピングによる前記第２の導電性タイプである第２のウェル領域と、
前記第２のウェル領域中に形成される第２の高濃度ドーピングＮ領域と、
前記第２のウェル領域中に形成され、前記第２のＮ領域と隔離される第２の高濃度ドーピングＰ領域と、
前記第１のウェル領域と前記第２のウェル領域との間の前記半導体領域中に設置され、高濃度のドーピングによる前記第１の導電性タイプである第１の嵌入領域と、
前記半導体領域中に形成され、低濃度のドーピングによる前記第２の導電性タイプである第３のウェル領域と、
前記第３のウェル領域中に形成される第３の高濃度ドーピングＮ領域と、
前記第３のウェル領域中に形成され、前記第３のＮ領域と隔離される第３の高濃度ドーピングＰ領域と、
前記第２のウェル領域と前記第３のウェル領域との間の前記半導体領域中に設置され、高濃度のドーピングによる前記第１の導電性タイプである第２の嵌入領域と、
前記半導体領域中に設置され、前記第１のウェル領域、前記第２のウェル領域および前記第３のウェル領域を囲み、高濃度のドーピングによる前記第１の導電性タイプであるガードリング領域と、
を備えることを特徴とする半導体集積回路構造。
【請求項５】
基板に、複数のダイオードを形成する工程と、
少なくとも一つの嵌入領域を前記ダイオードの間に形成する工程と、
前記ダイオードを直列に接続する導線を形成する工程と、
接地電位または電源電位を前記嵌入領域へ接続する工程と、
を含むことを特徴とする半導体集積回路構造の製造方法。
【請求項６】
前記複数のダイオードを形成する工程は、
Ｎ型ウェルおよびＰ型ウェルからなる群から選ばれる一種以上を含む複数の前記ウェル領域を前記基板中に形成する工程と、
各前記ウェル領域中にＮ＋ノードを形成する工程と、
各前記ウェル領域中にＰ＋ノードを形成する工程と、
を含むことを特徴とする請求項５記載の半導体集積回路構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に半導体集積回路を静電気の影響から保護する技術に関する。
【背景技術】
【０００２】
従来、静電荷が集結する関係から、集積回路の近くには非常に高い電圧が発生することがあった。例えば、ある者が集積回路の入力または出力バッファのパッケージピンに電性接触するだけで、その入力または出力バッファには高電位が発生した。そして静電気放電により、高電流が集積回路のパッケージノードに発生した。この電位は集積回路全体の電位を破壊したため、半導体素子にとって静電気放電（electro-static discharge：ＥＳＤ）は重大な問題であった。
【０００３】
ＥＳＤ保護回路の設計において困難な点は、過酷な執行機能の要求を満たさなければならないことであった。大部分の半導体素子は、非常に短い時間でも瞬間電圧が通っただけで損壊する特性があった。そのため、例えばヒューズや回路遮断器などの電圧保護装置は温度が高い環境で操作されるため反応が遅く、半導体素子を適当に保護することはできなかった。
【０００４】
上述の問題を解決するため、ＥＳＤ保護システムを回路自体に設置する方式が急速に広まった。従来技術ではダイオードストリングが使用されていた。図１に示すように、従来のダイオードストリング１１０は、シリコン基板（図２に示す）中に形成された四つのダイオード１１４1−１１４4（それぞれはダイオード１１４である）を含む。１００もまた逆方向ダイオード１１２を含む。各ダイオード１１４はしきい電圧またはターンオン（turn-on）電圧と呼ばれる電圧を有する。供給される順方向電圧がダイオードのターンオン電圧を越えた場合、ダイオードはオン（on）または導電状態となる。ＥＳＤの状態において、静電荷はダイオードストリング１１０を介して放電され、電流が高準位状態で供給されても、ダイオード１１４上の電圧は全て制限される。ダイオードストリング１１０もターンオン電圧を有し、ターンオン電圧の場合、全てのダイオード１１４は導電状態に変わってダイオードストリング１１０が導電を始める。ダイオードストリング１１０がオンされると、静電荷はダイオードストリングを介して放電され、ＶddとＶssとの間の電圧が低減される。順方向電圧の過渡期間においては、ダイオードストリング１１０がオンされＥＳＤ電流が吸い込まれ、逆方向電圧の過渡期間においては、逆方向ダイオード１１２がオンされてＥＳＤ電流が吸い込まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、改良されたターンオン電圧を特に有する静電気放電保護回路を提供することにある。
本発明のもう一つの目的は、予期することが可能なターンオン電圧をさらに有する静電気放電保護回路を提供することにある。
【課題を解決するための手段】
【０００６】
上述の目的を達成するために、本発明は半導体集積回路構造およびその製造方法を提供する。本発明はＰ型基板を使用し、直列接続されたＮ型ウェルをＰ型基板中に形成する。Ｐ＋領域およびＮ＋領域を各Ｎ型ウェルへ形成することにより、多くのダイオードを形成する。Ｐ＋ガードリングがダイオードの周りに形成され、それは直列に接続されてダイオードストリングを形成する。Ｐ＋嵌入部はダイオードの間に形成される。ガードリングおよび嵌入部はともに電源電位か接地電位に接続される。ガードリングおよび嵌入部は、効果的な吸い込みをリーク電流へ提供するため、ダイオードからのリーク電流はその他のダイオードを通過しない。本発明はＮ型基板中に実施することもできる。
【発明の効果】
【０００７】
そのため、本発明は電源またはＩ／Ｏｓ中で発生する過渡電圧から回路を保護することができる。また本発明を電源分離に用いることもできる。全体のチップＥＳＤ設計は、本発明を用いることにより、２点のノード間で発生するＥＳＤによる損害が発生することを防止して効果的に回路を保護することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を特定の実施形態により説明する。先ず、従来のダイオードストリング（図１に示す）の問題を説明してから、本発明の様々な実施形態を説明する。
【０００９】
図２は、Ｐ型基板１１６中にある従来のダイオードストリング１１０を示す模式図である。ＣＭＯＳ技術を用いて基板１１６中にＮ型ウェル１１８が形成される。Ｐ＋領域１２０をＮ型ウェル中へ形成することにより、ダイオード１１４はＰ＋領域１２０とＮ型ウェル１１８との間に形成される。Ｎ型ウェル１１８中にＮ＋領域１２２を形成することにより、形成されるダイオード１１４とコンタクトウィンドウ（図示せず）に用いられる金属との間の接触能力を向上させる。図示するように、Ｐ型基板１１６は接地されたＶssに接続される。また、トランジスタはダイオードの形成過程において形成される。特に、垂直バイポーラトランジスタとも言われるＰＮＰトランジスタは、Ｐ＋領域１２０（エミッタ）、Ｎ型ウェル１１８（ベース）およびＰ型基板１１６（コレクタ）の間に形成される。もしＰ型基板１１６がＶssに接続されている場合、コレクタ電流は垂直バイポーラトランジスタの基板を通ってＶssへリークされる。
【００１０】
図３は、ダイオードストリング１１０のリーク電流現象が発生したときの状態を示す模式図である。ダイオードストリング１１０は四つのダイオード１１４1〜１１４4を備え、これら同様の下付き符号は操作方式の説明にも用いられる。簡便に説明するため、ここでは垂直バイポーラトランジスタのみを示し、ダイオードにはリーク電流が発生していないため、ダイオードを流れる電流は考慮する必要がない。従って、以下で説明される電流は全てバイポーラトランジスタに関する電流である。そのため、この実施形態はリーク電流の効果を単に説明するだけのものであり、提供される総電流量を説明するものではない。符号ＩEの後ろはダイオード数を示し、垂直バイポーラトランジスタのエミッタ電流を表す。この電流はベース領域（Ｎ型ウェル１１８）に流れる電流に相当するが、コレクタ電流が基板１１６を通ってリークされると、少量の電流がＮ＋領域からもう一つのダイオードへ流れる。
【００１１】
各垂直バイポーラトランジスタが示すように、ＩEがエミッタ電流であり、βが電流利得である場合、コレクタ電流（リーク電流）はＩE＊β／（β＋１）であり、ベース電流はＩE＊１／（β＋１）である。ベース電流もストリング中の次のダイオードへ流れる電流に等しい。そのため、リーク電流Ｉsは以下の数式で表すことができる。
【００１２】
【数１】
2006005338.tif 000003
【００１３】
ダイオードストリング１１０の各段階において、基板１１６中にリークされる電流はエミッタ電流のβ／（β＋１）に比例し、徐々に少なくなるエミッタ電流がストリング中の次のダイオードへリークされる。この現象により、次のダイオード段階の降圧は徐々に少なくなる。
【００１４】
ダイオード１＝＞ダイオード１１４1
ダイオード４＝＞ダイオード１１４4
【００１５】
理想的な状態において、バイポーラトランジスタは零利得を有し、β1〜β4は全て１に等しいため、リーク電流は０になる。この状態において、ダイオード１〜ダイオード４は全て同じ電流であり、全てのダイオードが同時にオンされるため、高いターンオン電圧が生成される。しかし、実際の情況においてβは非ゼロ値であるため、ＩEnがダイオードｎのエミッタへ流れる電流であるとき、１／（β＋１）ＩEnの電流は次のダイオードn-1のエミッタへ流れる。そのため、次の式が求められる。
【００１６】
【数２】
2006005338.tif 000004
【００１７】
β1〜β4の全てが０のとき、それは比較的小さく、ＩE4はＩE1の８倍である。そのため、ダイオード１１４1（Ｐ＋領域１２０とＮ型ウェル１１８との間）を通る電流は、他のどのダイオードを通る電流よりも多くなる。ダイオード１１４1は弱点となり、相対的に低い電圧でもオンされやすかった。βがより高いかより多いダイオード１１４をダイオードストリング１１０中に用いられた場合、この情況は益々酷くなった。
【００１８】
リーク電流も重大な影響を与える。リーク電流は、Ｖssへ常に直接流れるわけではなく、Ｖssの位置によりダイオードストリング１１０中のその他のダイオードへ流れることもあった。例えば、図３に示すように、ダイオード１１４3がダイオード１１４4とＶssとの間に設置されると、ダイオード１１４4のリーク電流の一部はダイオード１１４3へ流れる。このリーク電流は電流ＩE3を増加させ、ダイオード１１４3を通る電流をさらに増加させた。そのため、ダイオード１１４3は、比較的小さい電流Ｉddでオンされる。
【００１９】
ダイオード１１４3をオンすると、ダイオードストリング１１０に連鎖反応を発生させることがあった。高電圧の過渡現象が発生し、全てのダイオードがオフ状態になると、オフ（off）状態の抵抗により、電圧はダイオード中で分配され、高抵抗を有するダイオードは電圧全体の大部分を占めた。ダイオード１１４3が導電状態になると、ダイオード１１４3上の降圧は相対的に小さくなり、その大部分の電圧は残りのダイオードへ分配されてオンされる可能性があった。そのため、低いターンオン電圧や高い抵抗を有していても、ダイオードストリング１１０のターンオン電圧は通常、ダイオードによりゆっくり低下した。本実施形態の目的は、このダイオードストリングに重大な影響を与えるターンオン電圧の影響を除去することにある。
【００２０】
本実施形態の目的は、回路設計の要求を満足させるため、ターンオン電圧を十分高く設定することにある。本実施形態のもう一つの目的は、ターンオン電圧が必要なときに幾つのダイオードを使用するか回路設計者が分かるように、ダイオードストリングのターンオン電圧を予測できるようにすることにある。ターンオン電圧がダイオードの数と線形関数であるほど、必要なダイオードの数を予測することはより容易になる。図４は、従来のダイオードストリングの電圧−電流特性を示すグラフである。図４において、線１ｄは一つのダイオードの電流−電圧反応を示し、線３ｄは三つのダイオードストリングの電流−電圧反応を示し、線５ｄは五つのダイオードストリングの電流−電圧反応を示す。
【００２１】
このグラフからわかるように、ダイオードの数が増加するに従い、ダイオードストリングのターンオン電圧の増加量は予想よりも小さくなる。表１は、一つのダイオード、三つのダイオードまたは五つのダイオードを有する従来のダイオードストリングを示す。この結果はｌｕＡの基準が基になっている。
【００２２】
【表１】
2006005338.tif 000005
【００２３】
表１に示すように、等効果のダイオードの数とは、ダイオードストリングの実際のターンオン電圧を一つのダイオードのしきい電圧で割ったときに得られる数値である。実施形態のダイオードのしきい電圧が０．６５Ｖの場合、この計算によると、三つのダイオードを有するダイオードストリングの平均的な等効果のダイオード数は１．１２であり、五つのダイオードを有するダイオードストリングの平均的な等効果のダイオード数は１．９４である。
【００２４】
表１に示す従来のダイオードストリングのリーク電流には、少なくとも二つの問題があった。その一つは、ターンオン電圧が低準位のとき、高いターンオン電圧の一部要求に合致させることが困難なことである。そして、もう一つはダイオードストリングのターンオン電圧が直線に程遠いため、ダイオードの数を単に選択するだけではターンオン電圧を所定準位に設定することが困難なことであった。そのため、本実施形態はガードリング嵌入部を備える新しいタイプの集積回路を提供してこれらの問題を解決する。
【００２５】
静電気放電保護機能を提供する集積回路構造を次に説明する。図８〜図１０は、基板２上にダイオードストリングが形成され、ガードリング１２および嵌入部１４が形成された状態を示す模式図である。ガードリング１２および嵌入部１４は、それぞれ接地電位または電源電位に接続されるため、ダイオードストリングのターンオン電圧が改善される。先ず、図５から図９において、好適な実施形態の構造形成を説明する。
【００２６】
図５は、Ｎ型ウェル６を示す模式図である。この好適な実施形態の基板２はＰ型シリコン基板である。他の実施形態では、シリコン基板２は公知のＳＯＩ（Silicon On Insulator）の構造中のバルク・シリコン・ウェーハか、例えばＳｉＧｅなどのその他の半導体材料を含む一層、または例えば埋め込み酸化膜層（図示せず）などの絶縁層に形成されたシリコン層でもよい。基板２は、低濃度のＰ型不純物である。不純物はホウ素であることが好ましいが、ガリウムやインジウムなどでもよい。不純物の濃度は約１×１０9ｃｍ-2〜１×１０13ｃｍ-2の間であり、好適には約１×１０10ｃｍ-2である。
【００２７】
基板２中にＮ型ウェル６を形成する方法は、例えばアンチモン、リンおよびヒ素などのＮ型不純物のイオン注入法（または拡散法）が好ましい。不純物の濃度は約１×１０9ｃｍ-2〜１×１０13ｃｍ-2の間が好ましく、約１×１０12ｃｍ-2であればなお好ましい。他の実施形態のＮ型ウェル６の形成方式は、Ｐ型基板上にＮ型層をエピタキシャル成長してから、Ｐ型不純物を分離領域４へ注入（または拡散）することにより、これらの領域をＰ型にするとともに残りの領域をＮ型ウェルにする方式である。Ｎ型ウェルの間隔は領域４の幅でもあり、その幅は約０．０１μｍ〜５μｍであるのが好ましい。Ｎ型ウェル６の面積は約１μｍ2〜１００００μｍ2であり、好適には約２００μｍ2である。Ｎ型ウェルの所定の深さは約０．２μｍ〜２０μｍであり、好適には約２μｍである。
【００２８】
図６に示すように、Ｎ型ウェル中にはＰ＋領域８およびダイオードのアノードが形成される。一般に、Ｐ＋領域８はＰ型不純物（例えばホウ素、ガリウムおよび／またはインジウム）のイオン注入法（または拡散法）により形成される。従来技術のように、その濃度は約１×１０12ｃｍ-3〜１×１０18ｃｍ-3であり、好適には約１×１０15ｃｍ-3である。
【００２９】
図６に示すように、Ｎ＋領域１０はＮ型ウェル中に形成される。一般にＮ＋領域１０は、Ｎ型不純物（例えばリン、アンチモンおよび／またはヒ素）が注入（または拡散）されて形成される。その濃度は一般に約１×１０12〜１×１０18である。Ｎ＋領域１０が形成されるとショットキーバリア（Schottky barrier）が低減されるため、Ｎ型ウェル６は良好なオーミック接触を得ることができる。
【００３０】
図７に示すように、ガードリング１２および嵌入部１４が形成される。好適な実施形態において、ガードリング１２はダイオードストリングの周囲に形成されたＰ＋領域である（図１０を参照）。ガードリング１２は、隣接回路を妨害してラッチアップを発生させる可能性がある電子を集める。嵌入部は分離領域４中のＰ＋領域に形成される。本実施形態のガードリング１２および嵌入部１４の形成には、ホウ素が注入（または拡散）されているが、例えばガリウムまたはインジウムなどといったその他のＰ型不純物を用いてもよい。Ｐ＋領域８と金属パッドとの間の接触抵抗であるショットキーバリアを効果的に低減させるため、Ｐ型不純物の濃度は約１×１０12〜１×１０18が好ましく、約１×１０15であればなお好ましい。他の実施形態では、同じドーピング工程においてガードリング１２および嵌入部１４を形成してＰ＋領域８にする。嵌入部１４はガードリング１２の両端と連続されることが好ましい。図１０は好適な実施形態を示す平面図である。他の実施形態において、嵌入部１４はガードリング１２の一端でのみ連続される。ガードリング１２と嵌入部１４とが接続されている場合、それは一点だけ（必要な場合は複数の点）で接地電位に接続されている。他の実施形態では、嵌入部１４はガードリング１２に全く接続されず、この場合、嵌入部１４およびガードリング１２は別々に接地電位に接続されなければならない。また、他の実施形態において、ガードリング１２および嵌入部１４は異なる基準電位に接続され、この基準電位の電圧は異なっていてもよい。
【００３１】
ガードリング１２の深さは約０．００１μｍ〜５μｍが好ましく、約０．０５μｍであればなお好ましい。ガードリング１２の幅は約０．１μｍ〜１００μｍが好ましく、約１０μｍであればなお好ましい。同様に、嵌入部１４が電流を効果的に低減することができるように、嵌入部１４の深さは約０．００１μｍ〜５μｍであることが好ましく、０．０５μｍであればなお好ましい。他の実施形態において、その深さは約０．００１μｍまで小さくすることもできる。嵌入部１４の幅は約１０μｍよりも小さいことが好ましい。ガードリング１２または嵌入部１４は、隣接するＮ型ウェル６との間の距離が約５μｍよりも小さいことが好ましく、約０．５μｍであればなお好ましい。
【００３２】
図８は、金属プラグ１６またはパッドと金属線１８との形成を示す模式図である。前述の工程で形成された素子の表面上に、プリメタル誘電体（pre-metal dielectric：ＰＭＤ）とも知られるレベル間誘電体層（inter-level dielectric：ＩＬＤ）１５を堆積する。このＩＬＤ層１５は、テトラエチルオルソシリケート（tetraethyl orthosilicate：ＴＥＯＳ）の代償不全法、化学気相成長法、プラズマＣＶＤ法、減圧ＣＶＤ法またはその他の公知の堆積技術によるシリコン酸化物の蒸着であることが好ましい。ＩＬＤ層１５は、素子と上金属線との間を隔離し、前述の上金属線は後続の工程において形成される。
【００３３】
続いて、ＩＬＤ層１５でコンタクト開口を形成し、Ｐ＋領域８、Ｎ＋領域１０、ガードリング１２および嵌入部１４を露出させてから、開口内に金属プラグ１６を形成する。金属プラグ１６は、タングステン、アルミニウム、銅またはその他公知の代替物で形成されてもよい。そして、ダイオードを接続する金属線１８が形成される。金属プラグおよび金属線の形成方式は、当該技術に習熟している者なら分かるためここでは説明しない。
【００３４】
図９は、もう一つの実施形態によるガードリングおよび嵌入部の形成を示す模式図である。本実施形態の基板２中には、Ｐ＋領域が形成されておらず、その代わりにＰ＋領域１２、１４が形成されている基板２上に導線２０、２２（例えば金属）が形成されている。ダイオードストリングを囲む導線はガードリング２０であり、Ｎ型ウェルの間に形成される導線は嵌入部２２である。導線２０、２２は、例えばタングステン、アルミニウム、銅またはその他公知の代替物や合金などの金属により形成されてもよい。ガードリング２０および嵌入部２２の厚さは約０．０５μｍ〜５μｍであるのが好ましく、約０．８μｍであればなお好ましい。金属線の厚さは約０．０５μｍ〜５μｍであるのが好ましく、約０．８μｍであればなお好ましい。ガードリング／嵌入部のどの点も最も近いダイオードまでの距離は約５μｍより小さいのが好ましく、約０．５μｍより小さければなお好ましい。図１０の平面図が示すように、本実施形態のガードリング２０は領域１２に重なり、嵌入部２２は領域１４に重なっている。
【００３５】
図１１は、図５〜図８が示す工程により形成されたＥＳＤ保護回路を示す模式図である。ダイオード２０は、Ｐ＋領域８とＮ型ウェル６との間に形成される。また、Ｐ＋領域８はエミッタであり、Ｎ型ウェル６はベースであり、Ｐ型基板２はコレクタである垂直バイポーラトランジスタが形成される。垂直バイポーラトランジスタは、ガードリング１２および嵌入部１４により接地電位に接続される。ガードリング１２および嵌入部１４は、近くにあるダイオードに電流の吸い込みを提供する。リーク電流は、接地させるため他のダイオードを流れずに、最も近いガードリング１２または嵌入部１４へさらに吸い込まれる。そして、リーク電流により発生するダイオードの間の妨害を大幅に低減することにより、ダイオードストリングのターンオン電圧を改善することができる。
【００３６】
ノード１２または１４のバイアス電位は、ダイオードの電圧準位よりも高くなければどんな電圧準位でもよい。Ｎ＋ノード１０（Ｖ10-2）の電位はダイオードストリングにおいて最小であるため、接地電位はノードの電圧Ｖ10-2よりも高くならない。そのため接地電位はＶss〜Ｖ10-2である。しかし、好適にはノード１２、１４のバイアス電位はＶssに等しい。ノード８1およびノード１０2の金属プラグはダイオードストリングの入力および出力パッドを形成する。
【００３７】
他の実施形態はＮ型基板中に実施することもできる。Ｎ型基板中にダイオードを形成する方法は、材料のタイプが反対なことを除いてＰ型基板中に形成する方法と同じである。そのため、これらの工程はここで再び述べない。図８は、Ｐ型基板中のＥＳＤ回路を説明する模式図であるが、Ｎ型基板中の回路を同図により説明することもできる。この状態において、基板２はＮ型基板であり、領域６はＰ型ウェルであり、それらはダイオードのアノードと同じである。領域８はＮ＋領域であり、それもダイオードのカソードを形成し、Ｐ＋領域１０はオーミック接触を形成するために高濃度にドーピングされる。その前に、ガードリング１２はダイオードストリングの周りに形成される。そして、嵌入部１４は領域４中に形成される。本実施形態では、Ｎ型不純物を注入することにより、基板中にガードリング１２および嵌入部１４が形成される。前述の領域形成の説明は、Ｐ型基板中に形成される回路の説明に類似している。他の実施形態において、ガードリングおよび嵌入部も基板へ直接接触する金属線に形成することができ、その形成方式はＰ型基板中の実施形態と実質的に同じである。続いてＩＬＤ層１５、金属プラグ１６および金属線１８が形成される。
【００３８】
図１２は、Ｎ型基板中のダイオードおよび垂直バイポーラトランジスタを示す模式図である。ダイオード２２０は、Ｎ＋領域２３２とＰ型ウェル２２２との間に設置される。垂直バイポーラトランジスタ２２２はＮＰＮトランジスタであり、Ｎ＋領域２３２はエミッタであり、Ｐ型ウェル２２２はベースであり、Ｎ型基板２はコレクタである。垂直バイポーラトランジスタのコネクタは、ガードリング２２４および嵌入部２２６を介して電源電位に接続される。ガードリングおよび嵌入部が提供する電流は、近くのダイオードへ電流シンクを提供する。リーク電流は最も近くにあるガードリングまたは嵌入部により吸い込まれ、非常に少ないリーク電流がその他のダイオードにより発生する。これはリーク電流により発生するダイオード間の妨害現象を大幅に低減することができるため、ダイオードストリングのターンオン電圧を改善することができる。ノード２２４または２２６の電源電位は、ダイオードノードの電圧準位よりも低くなければどんな電圧準位でもよい。ダイオードストリングのＰ＋ノード２３４の電位（Ｖ234）は最高のため、電源電位はＶ234よりも低くなることはない。電源電位はＶ234〜Ｖddの範囲でもよいが、ノード２２４、２２６を接続する電源電位はＶddおよびＶ234よりも高いことが好ましい。ガードリングと嵌入部とが互いに接続されていないこの実施形態では、電源電位がＶ234とＶddとの間にあれば、ガードリングと嵌入部とを異なる電源電位に接続することができる。
【００３９】
図１３は、本発明の一実施形態によるダイオードストリングの電圧−電流特性を示すグラフであり、“ｄ”が後ろに付いている数字はダイオードストリング中にあるダイオードの数を示す。図４と図１３とを比べると、ダイオードストリングのターンオン電圧は大幅に改善されていることが分かる。表２は、ｌｕＡ基準を基にダイオードストリングのターンオン電圧から等効果のダイオードの数を計算したものを示す。
【００４０】
【表２】
2006005338.tif 000006
【００４１】
ここで注意しなければならないことは、ダイオードストリングのターンオン電圧はダイオード全体のしきい電圧に非常に近いということである。他に注意しなければならないことは、ターンオン電圧は、例えばダイオードストリング中のダイオードの数のように直線に近いということである。ダイオードストリング中のダイオードの数が５よりも少ないときには以下の数式により表される。
【００４２】
【数３】
2006005338.tif 000007
【００４３】
ここで、ｎはストリングのダイオードの数であり、Ｖdは一つのダイオードのしきい電圧であり、Ｖtはダイオードストリングのターンオン電圧である。ダイオードの数がさらに５以上まで増やされると、等効果のダイオードの増加数は少なくなる。
【００４４】
図１３に示すように、ダイオードストリングのターンオン電圧は依然として全てのしきい電圧の合計よりも小さい。それは、全て同じ基板中に内設されているにも関わらず、全てのダイオードは完全に同じでないことが原因の一つである。そして、ダイオード間のしきい電圧および抵抗は異なる。前述したように、最低しきい電圧および最高抵抗を有するダイオードは、全体のダイオードストリングのターンオン状態を決定する可能性が高い。そのため、もしこの効果が低下すると、リーク電流を除去することはできない。
【００４５】
図１４は、集積回路（ＩＣ）チップに応用したときの実施形態を示す回路図である。このＩＣは、プロセッサ（例えばマイクロプロセッサやデジタルシグナルプロセッサなど）やメモリ（例えばＤＲＡＭ、ＳＲＡＭ  Ｆｌａｓｈなど）などである。ダイオード４０２は、ＶddとＶssとの間に設置されるダイオードストリングから構成される。ＶddとＶssとの間の過渡電圧がダイオードストリング４０２のターンオン電圧よりも高いとき、ダイオードストリング４０２は導電状態に変わり、ＶddとＶssとの間の電圧差が低減される。ダイオード４０１は、逆方向過渡電圧から保護するために用いられる。Ｖssは、Ｖddよりも高い準位を維持する必要がないため、ダイオードは複数個使用される可能性があるが、一つだけでも十分である。
【００４６】
ダイオードストリング４０３、４０４、４０５、４０６は、Ｉ／Ｏ４０７、ＶddまたはＶssで発生する可能性のある過渡電圧からコア回路を保護するために用いられる。ノード４０７は入力／出力ノードに相当するが、本発明の目的から分かるように、Ｉ／Ｏは単純な入力点または単純な出力点でもよい。この四方向の保護回路は、Ｉ／Ｏ、ＶddおよびＶssの全てが高過ぎたり低すぎたりしないように確保することができる。Ｉ／Ｏ４０７、ＶddまたはＶssのどれか一つが過渡電圧を有している場合、少なくとも一つのダイオードストリングがオンされることにより回路は保護されて元の電圧に戻ることを助ける。回路設計中のダイオードストリングのターンオン電圧を慎重に制御することにより、Ｉ／Ｏ電圧が変動する範囲を定義することができる。Ｖtでダイオードストリングのターンオン電圧を示すと、以下の数式を得ることができる。
【００４７】
【数４】
2006005338.tif 000008
【００４８】
【数５】
2006005338.tif 000009
【００４９】
【数６】
2006005338.tif 000010
【００５０】
【数７】
2006005338.tif 000011
【００５１】
従って、ＶtI/Oは、（Ｖdd＋Ｖt404）または（Ｖss＋Ｖt405）のうちの小さい方が上端を定義し、（Ｖdd−Ｖt403）または（Ｖss−Ｖt406）のうちの大きい方が下端を定義する範囲中に維持される。
【００５２】
図１５は、本発明による電源分離方式を示す回路図である。ＥＳＤは、集積回路のどの二つのノード間でも発生する可能性があるため、ＥＳＤ保護回路はどの二つのノードの間でも用いることができる。ダイオードストリング５０２、５０４、５０６、５０８は、電源電位Ｖdd1、Ｖdd2、Ｖss1、Ｖss2の間を接続する。静電気放電が、Ｖdd2とＶdd1との間に順方向過渡電圧を発生させた場合、ダイオードストリング５０２はオンされて放電される。同様に、静電気放電がＶdd2とＶdd1との間に逆方向過渡電圧を発生させた場合、ダイオードストリング５０４はオンされて放電される。そして、ダイオードストリング５０６、５０８は、Ｖss2とＶss1との間に発生する順方向および逆方向の過渡現象から回路を保護することができる。
【００５３】
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術に熟知するものなら誰でも、本発明の趣旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００５４】
【図１】従来のダイオードストリングを示す回路図である。
【図２】従来のダイオードストリングを示す模式図である。
【図３】本発明の一実施形態による四つのダイオードストリングのリーク電流現象を示す模式図である。
【図４】従来のダイオードストリングの電圧−電流特性を示すグラフである。
【図５】本発明の一実施形態によるＰ型基板中にダイオードストリングを形成する工程を示す模式図である。
【図６】本発明の一実施形態によるＰ型基板中にダイオードストリングを形成する工程を示す模式図である。
【図７】本発明の一実施形態によるＰ型基板中にダイオードストリングを形成する工程を示す模式図である。
【図８】本発明の一実施形態によるＰ型基板中にダイオードストリングを形成する工程を示す模式図である。
【図９】本発明のもう一つの実施形態によるガードリングおよび嵌入部の形成を示す模式図である。
【図１０】本発明の一実施形態によるガードリングおよび嵌入部を示す平面図である。
【図１１】本発明の一実施形態によるＰ型基板中のＥＳＤ保護回路を示す模式図である。
【図１２】本発明の一実施形態によるＮ型基板中のＥＳＤ保護回路を示す模式図である。
【図１３】本発明の一実施形態によるダイオードストリングの電圧−電流特性を示すグラフである。
【図１４】本発明の一実施形態をチップに応用したときの状態を示す回路図である。
【図１５】本発明の一実施形態を電源分離に応用したときの状態を示す回路図である。
【符号の説明】
【００５５】
２  基板、４  分離領域、６  Ｎ型ウェル、８、２３０、２３４  Ｐ＋領域、１０、２２８、２３２  Ｎ＋領域、１２、２２４  ガードリング、１４、２２６  嵌入部、１５  ＩＬＤ層、１６  金属プラグ、１８  金属線、２０、２２  導線、４０３、４０４、４０５、４０６、５０２、５０４、５０６、５０８  ダイオードストリング、２２０、４０１、４０２  ダイオード、２２２  Ｐ型ウェル、４０７  入力／出力ノード、４０８  コア回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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