(57)【要約】【課題】  不揮発性メモリの消去動作において消去後の閾値電圧が正規分布に従う正常ビットに対する理想的な消去パルスの印加回数を決定可能な消去パルス設定方法を提供する。【解決手段】  消去パルスを複数回印加する過程において、累積消去パルス数ＮｐとＮｐ回印加後の消去済ビット比率Ｒｅを２組抽出し、各比率Ｒｅを夫々正規分布確率とした場合の各確率変数を標準偏差で正規化した正規化変数値Ｓ（Ｒｅ）に変換し、２つの累積消去パルス数Ｎｐを常用対数値Ｌｏｇ（Ｎｐ）に変換し、消去ブロック内の全メモリセル数Ｎｂの逆数の補数で得られる確率（１−１/Ｎｂ）に対応する正規化変数値Ｓ（１−１/Ｎｂ）を算出し、２組の座標値 ［Ｌｏｇ（Ｎｐ）， Ｓ（Ｒｅ）］から常用対数値Ｌｏｇ（Ｎｔ）を外挿して外挿消去パルス数Ｎｔを算出し、外挿消去パルス数Ｎｔが目標累積消去パルス回数となるように残りの消去パルスの印加回数を決定する。【選択図】  図７
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【特許請求の範囲】
【請求項１】
不揮発性メモリの消去対象となる複数のメモリセルからなる消去ブロックへの消去パルスの複数回の印加により、前記消去ブロック全体を一括して消去するブロック消去動作に対する前記消去パルスの印加回数または印加時間を決定する消去パルス設定方法であって、
前記消去パルスを複数回印加する過程において、
累積消去パルス数Ｎｐと、前記累積消去パルス数Ｎｐの印加後に前記消去ブロック内で消去が完了したメモリセル数の比率Ｒｅの少なくとも２組（Ｎｐ１， Ｒｅ１）、（Ｎｐ２， Ｒｅ２）を抽出する抽出ステップと、
抽出された少なくとも２つの前記比率Ｒｅ１とＲｅ２を夫々正規分布確率とした場合における前記各正規分布確率に対応する確率変数を標準偏差で正規化した値に相当する少なくとも２つの正規化変数値Ｓ（Ｒｅ１）とＳ（Ｒｅ２）に変換する第１変換ステップと、
抽出された少なくとも２つの前記累積消去パルス数Ｎｐを常用対数値Ｌｏｇ（Ｎｐ）に変換する第２変換ステップと、
前記消去ブロック内の全メモリセル数Ｎｂの逆数の補数で得られる確率（１−１／Ｎｂ）に対して前記第１変換ステップと同じ変換処理により正規化変数値Ｓ（１−１／Ｎｂ）を算出する第３変換ステップと、
前記第１及び第２変換ステップで得られた２組の座標値 ［Ｌｏｇ（Ｎｐ１）， Ｓ（Ｒｅ１）］， ［Ｌｏｇ（Ｎｐ２）， Ｓ（Ｒｅ２）］から、前記第３変換ステップで得られた正規化変数値Ｓ（１−１／Ｎｂ）を含む外挿点［Ｌｏｇ（Ｎｔ）， Ｓ（１−１／Ｎｂ）］に外挿して得られる常用対数値Ｌｏｇ（Ｎｔ）を算出する外挿ステップと、
前記外挿ステップで算出した常用対数値Ｌｏｇ（Ｎｔ）を外挿消去パルス数Ｎｔに変換する第４変換ステップと、
前記第４変換ステップで導出された前記外挿消去パルス数Ｎｔが目標累積消去パルス回数となるように、残りの消去パルスの印加回数または印加時間を決定する決定ステップと、
を有することを特徴とする消去パルス設定方法。
【請求項２】
前記抽出ステップで抽出する少なくとも２つの前記比率Ｒｅ１とＲｅ２において、比率Ｒｅ１が１０％〜６０％、比率Ｒｅ２が４０％〜９０％の範囲で、且つ、 Ｒｅ１＜Ｒｅ２となるように決定されることを特徴とする請求項１に記載の消去パルス設定方法。
【請求項３】
前記外挿ステップにおいて、Ｌｏｇ（Ｎｔ）を、
Ｌｏｇ（Ｎｔ）＝｛ｌｏｇ（Ｎｐ２）−ｌｏｇ（Ｎｐ１）｝／｛Ｓ（Ｒｅ２）−Ｓ（Ｒｅ１）}×{Ｓ（１−１／Ｎｂ）−Ｓ（Ｒｅ１）} ＋ ｌｏｇ（Ｎｐ１）、または、
Ｌｏｇ（Ｎｔ）＝｛ｌｏｇ（Ｎｐ２）−ｌｏｇ（Ｎｐ１）｝／｛Ｓ（Ｒｅ２）−Ｓ（Ｒｅ１）}×{Ｓ（１−１／Ｎｂ）−Ｓ（Ｒｅ２）} ＋ ｌｏｇ（Ｎｐ２）
で表される関係を用いて算出することを特徴とする請求項１または２に記載の消去パルス設定方法。
【請求項４】
前記メモリセルは、キャリアの多寡によって情報を記憶可能な構造を有し、前記消去パルスの印加により、前記メモリセル内に蓄積されたキャリアが放出され記憶した情報の消去がなされることを特徴とする請求項１〜３の何れか１項に記載の消去パルス設定方法。
【請求項５】
前記メモリセルは、制御ゲートとチャネル領域間に蓄積される電子の多寡によって情報を記憶可能な構造を有し、前記消去パルスの印加により、前記メモリセル内に蓄積された電子がファウラー・ノルドハイム・トンネル現象をメカニズムとして放出され記憶した情報の消去がなされることを特徴とする請求項４に記載の消去パルス設定方法。
【請求項６】
正常な前記メモリセルに対する前記消去パルス印加後における記憶されている情報に対応する所定の物理量の分布が概ね正規分布となることを特徴とする請求項１〜５の何れか１項に記載の消去パルス設定方法。
【請求項７】
請求項１〜６の何れか１項に記載の消去パルス設定方法を実行し、
前記消去パルス設定方法の前記決定ステップで決定した消去パルスの印加回数または印加時間で、前記消去ブロックに前記消去パルスを印加した後に、消去検証を実行し、未消去不良となる前記メモリセルを不良ビットと判定することを特徴とする消去不良スクリーニング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリの消去対象となる複数のメモリセルからなる消去ブロックへの消去パルスの複数回の印加により、消去ブロック全体を一括して消去するブロック消去動作に対する消去パルスの印加回数または印加時間を決定する消去パルス設定方法に関する。更に、本発明は、不揮発性メモリの消去不良に対するスクリーニング方法に関し、より詳しくは、ブロック消去動作において、正規な消去特性を示すメモリセルに対して異常に消去の遅い不良メモリセルを特定可能なスクリーニング方法に関する。
【背景技術】
【０００２】
不揮発性メモリの代表的な一例は、下記の非特許文献１に記載されている浮遊ゲートと呼ばれる電気的に絶縁されたＭＯＳゲートにより構成されるフラッシュ消去可能な電気的プログラム可能リードオンリーメモリ（フラッシュＥＥＰＲＯＭ）である。
【０００３】
図１に、従来技術のフラッシュＥＰＲＯＭのメモリセル構造の一例を示す。浮遊ゲート１がチャンネル２を直接制御し、且つ、データ（電子）を格納する浮遊ゲート１と、その上に絶縁膜３を介して制御ゲート４をもつ積層構造を採用している。図２の等価回路図に示すように、浮遊ゲートは、外部の端子からは、絶縁膜により完全に浮遊しており、この電位は、他の４端子からの容量結合にて制御される。データの書き込み動作は、紫外線消去型ＥＰＲＯＭの書き込み原理と同様なホットキャリア現象をメカニズムとして用いて、絶縁膜であるトンネルゲート酸化膜５のバリアハイトを超えるに十分なエネルギーを電子に与えることにより、浮遊ゲート１内に電子を注入する。消去動作は、浮遊ゲート１とソース拡散６のオーバーラップ領域のトンネル酸化膜５を経由して、ファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象をメカニズムとして電子放出を行う。これにより浮遊ゲート１内の電子数を調整する。読み出しは、通常ＭＯＳのＮＯＲ型メモリと同様に、ビット線（ドレイン７）、ワード線（制御ゲート４）で選択されたメモリセルの駆動電流の蓄積データ（電子数）による差分をセンスすることで、読み出しを行う。
【０００４】
従来技術における不揮発性メモリの消去動作は、１つの消去ブロック内に設置された多数のメモリセル（ビット）に対して一括して消去電圧を印加して、同時に行われる。メモリセルアレイの制御回路がメモリセルアレイの消去ブロックに対して行う消去動作の手順を図３のフローチャートに示す。
【０００５】
先ず、消去を行う電圧条件が消去電圧発生回路に設定される（ステップ３０１）。次に、消去対象の消去ブロックが選択される（ステップ３０２）。次に、消去パルスが印加され（ステップ３０３）、消去検証レベル（検証用の参照閾値電圧）に対して、未消去のビット数がカウントされる（ステップ３０４）。未消去のビット数が０でない場合（ステップ３０５）、未消去ビット数が０になるか、または、消去パルスの印加回数が最大許容回数に至るまで、次の消去パルスの印加（ステップ３０３）と、未消去ビット数のカウント（ステップ３０４）のループが繰り返される。
【０００６】
尚、従来技術のフラッシュＥＰＲＯＭの消去動作について、下記の特許文献１に同様の消去アルゴリズムが開示されている。
【特許文献１】特開平２−１０５９６号公報
【非特許文献１】Ｓ．Ｍｕｋｈｅｒｊｅｅ  ｅｔ．ａｌ，  “Ａ  Ｓｉｎｇｌｅ  Ｔｒａｎｓｉｓｔｏｒ  ＥＥＰＲＯＭ  Ｃｅｌｌ  ａｎｄ  ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｉｎ  ５１２ｋ  ＣＭＯＳ  ＥＥＰＲＯＭ”，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  ｐ．６１６，（１９８５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術における不揮発性メモリの消去動作は、１つの消去ブロック内に設置された多数のメモリセル（ビット）に対して一括して消去電圧を印加して、同時に行われる。消去動作が、１つの消去ブロック内の全ビットに対して同時に行われるため、消去後の閾値電圧の分布は、図４（ａ）に示すように、理想的には、正規分布に従うが、様々な製造工程上の問題により、正規分布から外れるイレギュラーなビット群（ｂ）、（ｃ）が発生する。ビット群（ｂ）は過剰消去ビットと呼ばれ、これらのメモリセルの閾値電圧が低くなりすぎると、ビット線を共有した非選択メモリセルの読み出し時のリークが増大し、選択したメモリセルの読み出し電流を正しく判定できなくなる（誤読み出し）。ビット群（ｃ）はスロー消去ビットと呼ばれる。従来技術における消去動作は、上述のように、消去検証レベル（検証用の参照閾値電圧）に対して未消去のビット数、即ち、消去検証レベルに相当する閾値電圧以上のビット数をモニタし、この未消去ビット数が０になった時点で消去動作を完了する。ここで、該スロー消去ビット群（ｃ）が存在すると、該ビット群を消去検証レベルに相当する閾値電圧未満にするために、過剰な消去パルスが印加される。その結果、該ビット群（ｃ）が存在しない場合と比較すると、理想正規分布（ａ）と、過剰消去ビット群（ｂ）があるべき閾値電圧レベルよりも低い閾値電圧レベルまで低下する。その結果、低閾値電圧を持つメモリセルが増加し、非選択メモリセルにおける上述のオフリーク電流起因の読み出し不良が発生し易くなる。
【０００８】
上記問題を誘引する不良ビット群（ｃ）をスクリーニングするためには、従来技術においては、最大許容消去パルス時間を予め設定し、図３に示す消去動作手順に従って消去動作を実行し、予め設定した絶対的なパルス時間限界を超えても消去されないビットをスロー消去ビットとして除去してきた。最大許容パルス数を印加後の閾値電圧分布を図５に示す。
【０００９】
しかしながら、消去特性は、トンネル酸化膜の膜厚、浮遊ゲートのカップリング比、紫外線による消去状態の閾値電圧等の製造プロセスばらつきに対して大きく変動するため、正規分布部分をオーバーキルしない余裕を持って消去するためには、これらのばらつき分だけ精度が劣化し、図５の（ｄ）に相当する部分しか除去できず、十分除去しきれない。また、該閾値電圧の分布幅（図４の（ｅ））自体も製造プロセスばらつきにより変動するため、同様の精度劣化を来たすという問題があった。
【００１０】
また、従来技術において製品チップ上に構成されるメモリアレイ制御回路の制御シーケンスでは、各消去パルスを印加する毎に未消去ビット数をカウント（検査）するため、（総消去パルス数×未消去ビット数検査時間）で表される時間だけ、製品の消去動作時間を増大させていた。
【００１１】
本発明は、上記問題点に鑑みてなされたもので、その目的は、不揮発性メモリの消去動作において、消去対象のブロック内で消去パルス印加後の特性が正規分布に従ってばらつく正常ビットに対する理想的な消去パルスの印加回数または印加時間を決定可能な消去パルス設定方法を提供することにある。更に、本発明の目的は、正規分布から統計的に逸脱するスロー消去不良ビットを効果的に検出してスクリーニング可能な消去不良スクリーニング方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記第１の目的を達成するための本発明に係る消去パルス設定方法は、不揮発性メモリの消去対象となる複数のメモリセルからなる消去ブロックへの消去パルスの複数回の印加により、前記消去ブロック全体を一括して消去するブロック消去動作に対する前記消去パルスの印加回数または印加時間を決定する消去パルス設定方法であって、前記消去パルスを複数回印加する過程において、累積消去パルス数Ｎｐと、前記累積消去パルス数Ｎｐの印加後に前記消去ブロック内で消去が完了したメモリセル数の比率Ｒｅの少なくとも２組（Ｎｐ１， Ｒｅ１）、（Ｎｐ２， Ｒｅ２）を抽出する抽出ステップと、抽出された少なくとも２つの前記比率Ｒｅ１とＲｅ２を夫々正規分布確率とした場合における前記各正規分布確率に対応する確率変数を標準偏差で正規化した値に相当する少なくとも２つの正規化変数値Ｓ（Ｒｅ１）とＳ（Ｒｅ２）に変換する第１変換ステップと、抽出された少なくとも２つの前記累積消去パルス数Ｎｐを常用対数値Ｌｏｇ（Ｎｐ）に変換する第２変換ステップと、前記消去ブロック内の全メモリセル数Ｎｂの逆数の補数で得られる確率（１−１／Ｎｂ）に対して前記第１変換ステップと同じ変換処理により正規化変数値Ｓ（１−１／Ｎｂ）を算出する第３変換ステップと、前記第１及び第２変換ステップで得られた２組の座標値 ［Ｌｏｇ（Ｎｐ１）， Ｓ（Ｒｅ１）］， ［Ｌｏｇ（Ｎｐ２）， Ｓ（Ｒｅ２）］から、前記第３変換ステップで得られた正規化変数値Ｓ（１−１／Ｎｂ）を含む外挿点［Ｌｏｇ（Ｎｔ）， Ｓ（１−１／Ｎｂ）］に外挿して得られる常用対数値Ｌｏｇ（Ｎｔ）を算出する外挿ステップと、前記外挿ステップで算出した常用対数値Ｌｏｇ（Ｎｔ）を外挿消去パルス数Ｎｔに変換する第４変換ステップと、前記第４変換ステップで導出された前記外挿消去パルス数Ｎｔが目標累積消去パルス回数となるように、残りの消去パルスの印加回数または印加時間を決定する決定ステップと、を有することを特徴とする。
【００１３】
ここで、正規分布確率とは、確率変数をｘとした場合の正規分布を呈する確率密度関数ｆ（ｘ）をマイナス無限大から所定の確率変数値ｚまで積分した値で規定される。また、所定の確率変数値ｚにおける正規分布確率Ａ（ｚ）は、下記の数１で与えられる。従って、正規分布確率Ａ（ｚ）に対応する確率変数ｚを標準偏差σで正規化した値に相当する正規化変数値Ｓは、ｚ／σ、または、（ｚ−μ）／σで表される。但し、μは正規分布の平均値である。
【００１４】
【数１】
2006114108.tif 000003
【００１５】
また、上記特徴の消去パルス設定方法において、前記抽出ステップで抽出する少なくとも２つの前記比率Ｒｅ１とＲｅ２において、比率Ｒｅ１が１０％〜６０％、比率Ｒｅ２が４０％〜９０％の範囲で、且つ、 Ｒｅ１＜Ｒｅ２となるように決定されるのも好ましい。
【００１６】
更に、上記特徴の消去パルス設定方法において、前記外挿ステップにおいて、Ｌｏｇ（Ｎｔ）を、
Ｌｏｇ（Ｎｔ）＝｛ｌｏｇ（Ｎｐ２）−ｌｏｇ（Ｎｐ１）｝／｛Ｓ（Ｒｅ２）−Ｓ（Ｒｅ１）}×{Ｓ（１−１／Ｎｂ）−Ｓ（Ｒｅ１）} ＋ ｌｏｇ（Ｎｐ１）、または、
Ｌｏｇ（Ｎｔ）＝｛ｌｏｇ（Ｎｐ２）−ｌｏｇ（Ｎｐ１）｝／｛Ｓ（Ｒｅ２）−Ｓ（Ｒｅ１）}×{Ｓ（１−１／Ｎｂ）−Ｓ（Ｒｅ２）} ＋ ｌｏｇ（Ｎｐ２）
で表される関係を用いて算出するのも好ましい。
【００１７】
本発明に係る消去パルス設定方法によれば、不揮発性メモリの消去動作において、消去対象の消去ブロックの、スロー消去ビット等の異常ビットを除いた正規分布成分に対する理想的な消去パルス数を印加することが可能になり、当該理想的なパルス印加回数を基準とすることによる異常ビットのスクリーニングを正確に行うことができる。また、当該理想的なパルス印加回数を算出後の残りパルス数を一括印加することにより、消去完了ビット数を検査する消去検証の回数を削減し、消去動作を高速化することができる。
【００１８】
更に、上記第２の目的を達成するための本発明に係る消去不良スクリーニング方法は、上記特徴の本発明に係る消去パルス設定方法を実行し、前記消去パルス設定方法の前記決定ステップで決定した消去パルスの印加回数または印加時間で、前記消去ブロックに前記消去パルスを印加した後に、消去検証を実行し、未消去不良となる前記メモリセルを不良ビットと判定することを特徴とする。
【００１９】
本発明に係る消去不良スクリーニング方法によれば、正規分布から統計的に逸脱するスロー消去不良ビットを効果的に検出してスクリーニングすることができる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明に係る消去パルス設定方法、及び、本発明に係る消去不良スクリーニング方法（以下、適宜「本発明設定方法」及び「本発明スクリーニング方法」と称す。）の一実施形態につき、図面に基づいて説明する。
【００２１】
本発明設定方法、及び、本発明スクリーニング方法の適用対象となる不揮発性メモリは、一般的な従来のフラッシュメモリと同様に、図１に示すメモリセル構造と同様のフラッシュメモリセルをアレイ状に配列してなるメモリセルアレイと、メモリセルアレイ内のメモリセルに対するメモリ動作（プログラム、消去、読み出し）を実行するためのアドレスデコーダ、電圧発生回路、タイミング制御回路、センスアンプ等からなるメモリアレイ制御回路を備えてなる。消去動作は、消去対象となる複数のメモリセルからなる消去ブロックへの消去パルスの複数回の印加により、メモリセルの浮遊ゲートとソース拡散のオーバーラップ領域のトンネル酸化膜を経由して、ファウラー・ノルドハイム・トンネル現象をメカニズムとして浮遊ゲートからの電子放出させることで、消去ブロック全体を一括して消去するブロック消去動作を想定する。
【００２２】
以下、本発明設定方法、及び、本発明設定方法を用いた本発明スクリーニング方法の処理手順について、図７のフローチャートを参照しながら説明する。
【００２３】
先ず、図７の処理に入る前に、予め、目的のパルス数を予測するために、累積消去パルス数Ｎｐと、累積消去パルス数Ｎｐの印加後に消去ブロック内で消去が完了したメモリセル数の比率（消去済ビット比率）Ｒｅの組をモニタするべく、目標の消去済ビット比率Ｒｅｔを少なくとも２つ決定する。累積消去パルス数Ｎｐと消去済ビット比率Ｒｅの組は、２組以上であれば何組のデータでも、本発明の効果は確保できるが、本実施形態では、２組を得る場合を例に説明する。この２つの目標消去済ビット比率を夫々、Ｒｅｔ１，Ｒｅｔ２とする。これらの値は、Ｒｅｔ１が１０％〜６０％の範囲をとり、５０％程度が好ましく、また、Ｒｅｔ２が４０％〜９０％の範囲で、８０％程度が好ましい。且つ、Ｒｅｔ１＜Ｒｅｔ２となるように決定される。
【００２４】
次に、ブロック消去動作を行う電圧条件が消去電圧発生回路に設定される（ステップ７０１）。次に、消去ブロックが選択される（ステップ７０２）。次に、選択された消去ブロックに対し、消去パルスが印加される（ステップ７０３）。消去パルスが印加される度に、消去検証レベル（検証用の参照閾値電圧）による消去ブロック内の全メモリセルまたは未消去メモリセルに対する消去検証を実行し、消去の完了したメモリセル数がカウントされる（ステップ７０４）。これは、後のステップで、消去が完了した比率（消去済ビット比率）Ｒｅを計算するために取られるデータであるので、本実施形態のようにメモリセル（ビット）単位のカウントでも、メモリセルアレイにおける列本数のカウントでも、行本数のカウントでも、消去済ビット比率を所定の精度で算出可能な単位であれば構わない。
【００２５】
次に、消去済ビット比率Ｒｅが、予め定めた低い方の目標消去済ビット比率Ｒｅｔ１を初めて超過したか否かを確認する（ステップ７０５）。これに合致した場合は、このループにおける実際の消去済ビット比率Ｒｅ１とその時の累積消去パルス数Ｎｐ１を記録する。各消去パルス印加後の消去済ビット比率Ｒｅは、離散的な数値となるため、消去済ビット比率Ｒｅが目標消去済ビット比率Ｒｅｔ１を始めて超過したループにおいて、必ずしも、目標消去済ビット比率Ｒｅｔ１と一致するとは限らない。そのため、実際の消去済ビット比率Ｒｅ１と累積消去パルス数Ｎｐ１を記録する（ステップ７０６；抽出ステップに該当）。
【００２６】
同様に、消去済ビット比率Ｒｅが、予め定めた高い方の目標消去済ビット比率Ｒｅｔ２を初めて超過したか否かを確認する（ステップ７０７）。これに合致した場合は、このループにおける実際の消去済ビット比率Ｒｅ２とその時の累積消去パルス数Ｎｐ２を記録する。各消去パルス印加後の消去済ビット比率Ｒｅは、離散的な数値となるため、消去済ビット比率Ｒｅが目標消去済ビット比率Ｒｅｔ２を始めて超過したループにおいて、必ずしも、目標消去済ビット比率Ｒｅｔ２と一致するとは限らない。そのため、実際の消去済ビット比率Ｒｅ２と累積消去パルス数Ｎｐ２を記録する（ステップ７０８；抽出ステップに該当）。
【００２７】
ステップ７０６及び７０８において、夫々、消去済ビット比率Ｒｅ１と累積消去パルス数Ｎｐ１の組と、消去済ビット比率Ｒｅ２と累積消去パルス数Ｎｐ２の組が抽出され記憶されると、次に、ステップ７０９に移行して、ステップ７０６及び７０８において抽出したＲｅ１，Ｒｅ２，Ｎｅ１，Ｎｐ２を用いて、下記の方法で、正規分布部分（図４の領域（ａ）に該当）の正常ビットを消去するのに必要十分な消去パルスの印加回数Ｎｔを算出する。
【００２８】
先ず、消去ブロック内で消去が完了できたメモリセルの比率Ｒｅ１， Ｒｅ２を正規化変数値Ｓ（Ｒｅ１）とＳ（Ｒｅ２）に変換する第１変換ステップを実行する。
【００２９】
正規化変数値Ｓ（Ｒｅ）は、消去済ビット比率Ｒｅを正規分布確率Ａ（ｚ）とした場合における確率変数ｚを標準偏差σで正規化した値に相当し、標準正規分布（平均値が０、標準偏差が１の正規分布）をｇ（ｘ）とした場合に、下記の数２で与えられる確率Ｂ（ｗ）が正規分布確率Ａ（ｚ）と等しい場合の確率変数の値ｗで与えられる。従って、本実施形態の第１変換ステップでは、標準正規分布確率Ｂ（ｗ）と確率変数値ｗの関係を予めテーブル化して記憶しておき、消去済ビット比率Ｒｅ１またはＲｅ２に一致する標準正規分布確率Ｂ（ｗ）を与える確率変数値ｗを正規化変数値Ｓ（Ｒｅ１）またはＳ（Ｒｅ２）として抽出する。
【００３０】
【数２】
2006114108.tif 000004
【００３１】
次に、ステップ７０６及び７０８において抽出された累積消去パルス数Ｎｐ１とＮｐ２を常用対数値Ｌｏｇ（Ｎｐ１）とＬｏｇ（Ｎｐ２）に変換する第２変換ステップを実行する。
【００３２】
次に、消去ブロック内の全メモリセル数Ｎｂの逆数の補数で得られる確率（１−１／Ｎｂ）に対して前記第１変換ステップと同じ変換処理により正規化変数値Ｓ（１−１／Ｎｂ）を算出する第３変換ステップを実行する。
【００３３】
次に、第１及び第２変換ステップで得られた２組の座標値 ［Ｌｏｇ（Ｎｐ１）， Ｓ（Ｒｅ１）］， ［Ｌｏｇ（Ｎｐ２）， Ｓ（Ｒｅ２）］から、前記第３変換ステップで得られた正規化変数値Ｓ（１−１／Ｎｂ）を含む第３の座標値［Ｌｏｇ（Ｎｔ）， Ｓ（１−１／Ｎｂ）］に外挿して得られる常用対数値Ｌｏｇ（Ｎｔ）を算出する外挿ステップを実行する。具体的には、常用対数値Ｌｏｇ（Ｎｔ）は、下記の数３または数４で算出する。ここで、常用対数値Ｌｏｇ（Ｎｔ）を与えるＮｔは、消去ブロック内の全メモリセル数Ｎｂを１つのメモリセルを除いて全数、即ち、図４に示す正規分布領域（ａ）に収まる正常メモリセルの略全数の消去が完了するに必要十分な累積消去パルス数（消去パルスの印加回数）を意味し、以下、「外挿消去パルス数Ｎｔ」とも称する。
【００３４】
【数３】
2006114108.tif 000005
【００３５】
【数４】
2006114108.tif 000006
【００３６】
次に、外挿ステップで算出された常用対数値Ｌｏｇ（Ｎｔ）を外挿消去パルス数Ｎｔに変換する第４変換ステップを実行し、最終的に正規分布部分（図４の領域（ａ）に該当）の正常ビットを消去するのに必要十分な消去パルスの印加回数Ｎｔが得られる。
【００３７】
以上、ステップ７０９の第１変換ステップ〜第４変換ステップまでの各ステップによって、外挿消去パルス数Ｎｔが導出される根拠は、図９に示すように、消去ブロック内の各メモリセルが消去されるのに必要とする消去パルスの印加回数（累積消去パルス数Ｎｐ）の分布が対数正規分布に従うことによる。即ち、累積消去パルス数Ｎｐの常用対数値Ｌｏｇ（Ｎｐ）と、消去済ビット比率Ｒｅに対する正規化変数値Ｓ（Ｒｅ）が線形関係にあることに基づいている。
【００３８】
従って、上記線形関係に基づいて累積消去パルス数Ｎｐが外挿により算出されることから、ステップ７０８の抽出ステップで抽出する少なくとも２つの消去済ビット比率Ｒｅ１とＲｅ２につき、一方の消去済ビット比率Ｒｅ１が１０％〜６０％、他方の消去済ビット比率Ｒｅ２が４０％〜９０％の範囲で、且つ、 Ｒｅ１＜Ｒｅ２となるように抽出されるように、上述の前処理段階で、目標消去済ビット比率Ｒｅ１とＲｅｔ２の設定も同様に行うのが好ましい。つまり、上述のように、目標消去済ビット比率Ｒｅｔ１が１０％〜６０％、目標消去済ビット比率Ｒｅｔ２が４０％〜９０％の範囲で、且つ、 Ｒｅｔ１＜Ｒｅｔ２となるように設定する。この結果、消去済ビット比率Ｒｅが１０％〜９０％の正規分布部分に属する正常ビットの消去状態を反映した上記線形関係を正確に抽出可能となる。つまり、消去済ビット比率Ｒｅが１０％未満、或いは、９０％以上では、製造欠陥等の影響で正規分布部分に属さない過剰消去ビットやスロー消去ビットと呼ばれる異常ビットによる上記線形関係を逸脱するデータが発生するため、かかるデータを含めることによって正確な線形関係の抽出が阻害されるのを防ぐために、消去済ビット比率Ｒｅを１０％〜９０％の範囲で、しかも適度に両者が離間して抽出するのが望ましい。
【００３９】
図１０に、実験データに基づく、図４の領域（ａ）で示される正規分布の横軸に相当する消去後の閾値電圧と、上記正規分布を標準正規分布に置換した場合の確率変数に相当する正規化変数値Ｓ（Ｒｅ）との関係、及び、正規化変数値Ｓ（Ｒｅ）と累積消去パルス数Ｎｐの関係を重ねて表示する。これより、図９に示す線形関係が裏付けられる。
【００４０】
ステップ７０９で得られた外挿消去パルス数Ｎｔは、消去ブロックの正規分布部分の正常ビットを過不足なく消去するための理想的な消去パルスの総印加回数である。
【００４１】
次に、外挿消去パルス数Ｎｔが、予め定められた消去パルスの最大許容印加回数Ｎｍａｘを超過していないかを判定し（ステップ７１０）、Ｎｔ＞Ｎｍａｘの場合は、当該消去ブロックに対して不合格ブロックと判定する（ステップ７１５）。Ｎｔ≦Ｎｍａｘの場合は、この外挿消去パルス数Ｎｔから、既に、印加が完了している消去パルス数（例えば、累積消去パルス数Ｎｐ２）を減算したパルス数ΔＮが、消去ブロックに印加すべき残り回数として決定され（ステップ７１１；決定ステップに該当）、当該残り回数ΔＮの消去パルスが消去ブロックに印加される（ステップ７１２）。ステップ７１２の直後における閾値電圧分布を図６に示す。
【００４２】
以上、ステップ７０１〜ステップ７１０の本発明設定方法により算出された残り回数の消去パルスを消去ブロックに印加することにより、図４に示す異常な過剰消去ビット（ｂ）と異常なスロー消去ビット（ｃ）を除外した、正規分布部分（ａ）に示される消去ブロック本体の正常ビットに対して適切な消去パルスが印加される。
【００４３】
それ故、この後、消去検証を実行して未消去ビットを検査し（ステップ７１３）、結果として、未消去ビットの存在が確認できた場合は（ステップ７１４）、当該未消去ビットをスロー消去不良ビットと判定し（ステップ７１５）、スクリーニングすることができる。また、未消去ビットの検査の結果、未消去ビットが存在しない場合は（ステップ７１４）、消去ブロックの消去動作が正常に完了したことになる（ステップ７１６）。
【００４４】
次に、本実施形態におけるブロック消去動作に要する消去時間の短縮化の可能性について考察する。
【００４５】
図７のフローチャートに示すブロック消去動作では、ステップ７０３〜ステップ７０７の間で繰り返される各ループのステップ７０４において１回の消去検証のための消去ブロックの読み出し動作が実行される。従って、最終的に、ステップ７０８で消去済ビット比率Ｒｅ２と累積消去パルス数Ｎｐ２を記録するまでに、累積消去パルス数Ｎｐ２と同数の消去検証動作が実行されている。次に、消去動作検証を行うのは、ステップ７１１で決定された消去ブロックに印加すべき残り回数で消去パルスが印加された（ステップ７１２）後に、ステップ７１３で消去検証動作が実行される１回であるので、合計（Ｎｐ２＋１）回の消去検証動作が実行されることになる。
【００４６】
さて、図３に例示する従来の消去動作では、消去パルスの印加毎に１回の消去動作検証（ステップ３０４）が実行されるため、消去動作の総実行回数は、消去パルスの総印加回数に等しく、本発明設定方法で導出される印加回数Ｎｔ以上、最大許容印加回数Ｎｍａｘ以下の値となり、本実施形態の（Ｎｐ２＋１）回より大幅に大きな値となる。更に付言すれば、図９に示す線形関係の横軸は消去パルス数の常用対数であるため、消去済ビット比率Ｒｅ２の設定範囲４０％〜９０％内の８０％程度であっても、累積消去パルス数Ｎｐ２は１０数回程度であり、外挿消去パルス数Ｎｔ（約９０回）より大幅に少なくなり、（Ｎｐ２＋１）回目からＮｔ回目までの消去パルスの印加が一括して行え、その間の消去検証動作が省略でき、当該消去検証動作及び１回毎の消去パルス印加のための前後の処理に要する時間が短縮化されることになる。
【００４７】
次に、本発明設定方法、及び、本発明スクリーニング方法の別実施形態につき説明する。
【００４８】
〈１〉上記実施形態では、消去パルスをＮｔ回印加した後に、未消去ビットが存在している場合は、スロー消去ビットが存在しているとして、その消去ブロックを不合格として厳格な判定を行う場合を説明したが、図３に示す従来の消去動作のように、Ｎｔ回の消去パルス印加後も、最大許容印加回数Ｎｍａｘまでは、消去パルスの印加を続けて、最大許容印加回数Ｎｍａｘまで消去可能なスロー消去ビットを救済するようにしても構わない。このための処理手順を図８に示す。
【００４９】
図７に示す実施形態と同様に、図８の処理に入る前に、予め、目的のパルス数を予測するために、累積消去パルス数Ｎｐと、累積消去パルス数Ｎｐの印加後に消去ブロック内で消去が完了したメモリセル数の比率（消去済ビット比率）Ｒｅの組をモニタするべく、目標の消去済ビット比率Ｒｅｔを少なくとも２つ決定する。具体的な方法は、上記実施形態と同様である。
【００５０】
次に、ブロック消去動作を行う電圧条件が消去電圧発生回路に設定される（ステップ８０１）。次に、消去ブロックが選択される（ステップ８０２）。次に、選択された消去ブロックに対し、消去パルスが印加される（ステップ８０３）。消去パルスが印加される度に、消去検証レベル（検証用の参照閾値電圧）による消去ブロック内の全メモリセルまたは未消去メモリセルに対する消去検証を実行し、消去の完了したメモリセル数がカウントされる（ステップ８０４）。これらの処理も図７に示す実施形態と同様である。
【００５１】
次に、消去済ビット比率Ｒｅが、予め定めた低い方の目標消去済ビット比率Ｒｅｔ１を初めて超過したか否かを確認する（ステップ８０５）。これに合致した場合は、このループにおける実際の消去済ビット比率Ｒｅ１とその時の累積消去パルス数Ｎｐ１を記録する。各消去パルス印加後の消去済ビット比率Ｒｅは、離散的な数値となるため、消去済ビット比率Ｒｅが目標消去済ビット比率Ｒｅｔ１を始めて超過したループにおいて、必ずしも、目標消去済ビット比率Ｒｅｔ１と一致するとは限らない。そのため、実際の消去済ビット比率Ｒｅ１と累積消去パルス数Ｎｐ１を記録する（ステップ８０６；抽出ステップに該当）。同様に、消去済ビット比率Ｒｅが、予め定めた高い方の目標消去済ビット比率Ｒｅｔ２を初めて超過したか否かを確認する（ステップ８０７）。これに合致した場合は、このループにおける実際の消去済ビット比率Ｒｅ２とその時の累積消去パルス数Ｎｐ２を記録する（ステップ８０８；抽出ステップに該当）。ステップ８０５〜ステップ８０８の処理も図７に示す実施形態と同様である。
【００５２】
次に、ステップ８０９に移行して、ステップ８０６及び８０８において抽出したＲｅ１，Ｒｅ２，Ｎｅ１，Ｎｐ２を用いて、図７に示す実施形態のステップ７０９と同様の手順で、正規分布部分（図４の領域（ａ）に該当）の正常ビットを消去するのに必要十分な消去パルスの印加回数Ｎｔ（外挿消去パルス数Ｎｔ）を算出する。ステップ８０９の処理内容は、図７に示す実施形態のステップ７０９のものと同様であるので、重複する説明は割愛する。
【００５３】
次に、外挿消去パルス数Ｎｔが、予め定められた消去パルスの最大許容印加回数Ｎｍａｘを超過していないかを判定し（ステップ８１０）、Ｎｔ＞Ｎｍａｘの場合は、当該消去ブロックに対して不合格ブロックと判定する（ステップ８１７）。Ｎｔ≦Ｎｍａｘの場合は、この外挿消去パルス数Ｎｔから、既に、印加が完了している消去パルス数（例えば、累積消去パルス数Ｎｐ２）を減算したパルス数ΔＮが、消去ブロックに印加すべき残り回数として決定され（決定ステップに該当）、当該残り回数ΔＮの消去パルスが消去ブロックに印加される（ステップ８１１）。
【００５４】
この後、消去検証を実行して未消去ビットを検査し（ステップ８１２）、結果として、未消去ビットが存在しない場合は（ステップ８１３）、消去ブロックの消去動作が正常に完了したことになる（ステップ８１４）。逆に、未消去ビットの存在が確認できた場合は（ステップ８１３）、再度、消去パルスを印加し（ステップ８１５）、消去パルス印加後の総印加回数が最大許容印加回数Ｎｍａｘに至ったか否かを判定し（ステップ８１６）、総印加回数が最大許容印加回数Ｎｍａｘ未満の場合は、ステップ８１２に戻って、消去検証を実行して未消去ビットを検査し、ステップ８１３以降の処理を繰り返す。ここで、総印加回数が最大許容印加回数Ｎｍａｘに至っている場合は、最大許容印加回数Ｎｍａｘまで消去パルスを印加しても消去できないスロー消去不良ビットが残っているとして、不合格ブロックの判定を行う（ステップ８１７）。
【００５５】
本別実施形態においても、先に示した実施形態と同様に、ステップ８１１において、（Ｎｐ２＋１）回目からＮｔ回目までの消去パルスの印加が一括して行え、その間の消去検証動作が省略でき、当該消去検証動作及び１回毎の消去パルス印加のための前後の処理に要する時間が短縮化されることになる。
【００５６】
〈２〉上記実施形態及び上記別実施形態では、不揮発メモリとして、図１に示すメモリセル構造のメモリセルを有するフラッシュメモリを想定して説明したが、本発明設定方法、及び、本発明スクリーニング方法の適用対象となる不揮発性メモリは、フラッシュメモリに限定されるものではない。ブロック消去動作において複数回の消去パルスの印加を行い、その結果、メモリセルの記憶情報に対応する物理量（フラッシュメモリセルの場合であれば、閾値電圧）の消去パルス印加後の消去ブロック内での分布が正規分布となり、正規分布を外れたスロー消去ビットの存在する可能性のある不揮発性メモリであれば、本発明設定方法、及び、本発明スクリーニング方法を適用して同様の作用効果を得ることができる。
【図面の簡単な説明】
【００５７】
【図１】従来技術のフラッシュＥＰＲＯＭのメモリセル構造の一例を模式的に示す素子断面図
【図２】図１に示す従来技術のフラッシュＥＥＰＲＯＭのメモリセル構造に対する等価回路図
【図３】従来技術のフラッシュＥＰＲＯＭにおける消去動作手順を示すフローチャート
【図４】不揮発性メモリの消去後の消去ブロック内のメモリセルの閾値電圧の分布を示す図
【図５】従来技術のスロー消去ビットのスクリーニング方法における消去後の消去ブロック内のメモリセルの閾値電圧の分布を示す図
【図６】本発明に係る消去不良スクリーニング方法における消去後の消去ブロック内のメモリセルの閾値電圧の分布を示す図
【図７】本発明に係る消去パルス設定方法及び消去不良スクリーニング方法の一実施形態における処理手順を示すフローチャート
【図８】本発明に係る消去パルス設定方法及び消去不良スクリーニング方法の別実施形態における処理手順を示すフローチャート
【図９】消去パルスの印加回数（累積消去パルス数Ｎｐ）の常用対数値Ｌｏｇ（Ｎｐ）と消去済ビット比率Ｒｅの関係、及び、常用対数値Ｌｏｇ（Ｎｐ）と消去済ビット比率Ｒｅに対応する正規化変数値Ｓ（Ｒｅ）の線形関係を示す特性図
【図１０】消去後の閾値電圧と正規化変数値Ｓ（Ｒｅ）との関係、及び、正規化変数値Ｓ（Ｒｅ）と累積消去パルス数Ｎｐの関係を示す実験データをグラフ化した図
【符号の説明】
【００５８】
１：    浮遊ゲート
２：    チャンネル
３：    絶縁膜
４：    制御ゲート
５：    ゲート酸化膜
６：    ソース拡散
７：    ドレイン拡散
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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