(57)【要約】【課題】データ保有時間及びデータ記録及び消去速度を向上させた不揮発性半導体メモリ素子及びその製造方法を提供する。【解決手段】半導体基板２１と、半導体基板２１に形成されたソース２２ａ領域及びドレイン２２ｂ領域と、ソース２２ａ領域及びドレイン２２ｂ領域と接触して半導体基板２１上に形成されたゲート構造体２４と、を備える半導体メモリ素子において、ゲート構造体２４は、相異なるバンドギャップエネルギーを持つ２層以上の複数層膜で形成されたトンネリング障壁層２５を備える不揮発性メモリ素子。【選択図】図２
2006114902.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域と接触して前記半導体基板上に形成されたゲート構造体と、を備える半導体メモリ素子において、
前記ゲート構造体は、相異なるバンドギャップエネルギーを持つ２層以上の複数層膜で形成されたトンネリング障壁層を備えることを特徴とする複数層のトンネリング障壁層を備える不揮発性メモリ素子。
【請求項２】
前記ゲート構造体は、
トンネリング障壁層、フローティングゲート、ブロッキング酸化層及びゲート電極層が順次に形成されたことを特徴とする請求項１に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子。
【請求項３】
前記ゲート構造体は、
トンネリング障壁層、電荷保存層、ブロッキング酸化層及びゲート電極層が順次に形成されたことを特徴とする請求項１に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子。
【請求項４】
前記トンネリング障壁層は、
前記ソース領域及びドレイン領域とそれぞれ接触して前記半導体基板上に形成された第１トンネリング障壁層と、
前記第１トンネリング障壁層上に形成された第２トンネリング障壁層と、
前記第２トンネリング障壁層上に形成された第３トンネリング障壁層と、
を備えることを特徴とする請求項２または請求項３に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子。
【請求項５】
前記第２トンネリング障壁層は、前記第１トンネリング障壁層及び前記第３トンネリング障壁層より大きいエネルギーバンドギャップを持つことを特徴とする請求項４に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子。
【請求項６】
前記第２トンネリング障壁層は、ＳｉＯ2、ＳｉＮX（Ｓｉ3Ｎ4）、Ａｌ2Ｏ3のうち少なくともいずれか一つの物質を含むことを特徴とする請求項４に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子。
【請求項７】
前記第１トンネリング障壁層は、ＭＯ、ＭＳｉＯ、ＭＳｉＯＮまたはＭＯＮの化学式を持つ物質を使用して形成され、ここで、Ｍは、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、ランタン系列物質またはそれらの合金金属であることを特徴とする請求項４に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子。
【請求項８】
前記第３トンネリング障壁層は、ＭＯ、ＭＳｉＯ、ＭＳｉＯＮまたはＭＯＮの化学式を持つ物質を使用して形成され、ここで、Ｍは、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、ランタン系列物質またはそれらの合金金属であることを特徴とする請求項４に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子。
【請求項９】
（ａ）半導体基板上に２層以上のトンネリング障壁層を備えるゲート構造体を形成する工程と、
（ｂ）前記ゲート構造体の両側部をエッチングして前記半導体基板の両側表面を露出させる工程と、
（ｃ）前記露出された半導体基板の両側表面にドーパントをドーピングしてソース及びドレインを形成する工程と、
を含むことを特徴とする複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法。
【請求項１０】
前記（ａ）工程は、
前記半導体基板上に第１トンネリング障壁層を形成する工程と、
前記第１トンネリング障壁層上に、前記第１トンネリング障壁層より大きいバンドギャップエネルギーを持つ物質で第２トンネリング障壁層を形成する工程と、
前記第２トンネリング障壁層上に形成された前記第２トンネリング障壁層より小さなバンドギャップエネルギーを持つ物質で第３トンネリング障壁層を形成する工程と、を含むことを特徴とする請求項９に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法。
【請求項１１】
前記第２トンネリング障壁層は、ＳｉＯ2、ＳｉＮX（Ｓｉ3Ｎ4）、Ａｌ2Ｏ3のうち少なくともいずれか一つの物質を含むように形成することを特徴とする請求項１０に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法。
【請求項１２】
前記第１トンネリング障壁層は、ＭＯ、ＭＳｉＯ、ＭＳｉＯＮまたはＭＯＮの化学式を持つ物質を使用して形成され、ここで、Ｍは、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、ランタン系列物質またはそれらの合金金属であることを特徴とする請求項１０に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法。
【請求項１３】
前記第３トンネリング障壁層は、ＭＯ、ＭＳｉＯ、ＭＳｉＯＮまたはＭＯＮの化学式を持つ物質を使用して形成され、ここで、Ｍは、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、ランタン系列物質またはそれらの合金金属であることを特徴とする請求項１０に記載の複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数層のトンネリング障壁層を備える不揮発性メモリ素子及びその製造方法に係り、より詳細には、メモリ素子のトンネリング酸化層を、相異なるエネルギーバンドギャップを持つ誘電体層の複数層構造で形成した不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
一般的に半導体メモリ素子は、揮発性メモリ素子と不揮発性メモリ素子とに分類できる。揮発性メモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがあり、電源を印加した場合にデータの入出力が可能であるが、電源を切ればデータが消えてしまうという特徴を持つ。一方、不揮発性メモリは、電源を切ってもデータが消えずに保存されるものであり、代表的にフラッシュメモリ素子が挙げられる。
【０００３】
図１は、従来技術による不揮発性メモリ素子の一般的な構造を示すものであり、フローティングゲート形態のフラッシュメモリ構造である。図１に示すように、半導体基板１１に不純物がドーピングされたソース１２ａ及びドレイン１２ｂの領域が設けられている。ソース１２ａ及びドレイン１２ｂの領域間の半導体基板１１にはチャンネル領域１３が形成される。ここで、ソース１２ａ及びドレイン１２ｂの領域と接触するチャンネル領域１３上には、ゲート構造体１４が形成されている。ゲート構造体１４は、トンネリング障壁層１５、フローティングゲート１６、ブロッキング酸化層１７及び伝導性物質で形成されたゲート電極層１８が順次に形成された構造を持つ。通常、トンネリング障壁層１５は誘電物質で形成され、フローティングゲート１６は通常、ポリシリコンで形成される。
【０００４】
図１のような従来技術による不揮発性メモリ素子は、現在各層の種類及び厚さがほとんど物理的限界に到達しており、特にトンネリング障壁層１５は、約６〜７ｎｍの最小厚さ限界に到達しているため新たな構造を持つ不揮発性メモリ素子が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、従来の不揮発性メモリ素子の構造を改善してデータ保有時間及びデータ記録及び消去速度を向上させた不揮発性半導体メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では、前記目的を達成するために、半導体基板と、前記半導体基板に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域と接触して前記半導体基板上に形成されたゲート構造体と、を備える半導体メモリ素子において、前記ゲート構造体は、相異なるバンドギャップエネルギーを持つ２層以上の複数層膜で形成されたトンネリング障壁層を備えることを特徴とする複数層のトンネリング障壁層を備える不揮発性メモリ素子を提供する。
【０００７】
本発明において、前記ゲート構造体は、トンネリング障壁層、フローティングゲート、ブロッキング酸化層及びゲート電極層が順次に形成された構造である。
【０００８】
本発明において、前記ゲート構造体は、トンネリング障壁層、電荷保存層、ブロッキング酸化層及びゲート電極層が順次に形成された構造である。
【０００９】
本発明において、前記トンネリング障壁層は、前記ソース領域及びドレイン領域とそれぞれ接触して前記半導体基板上に形成された第１トンネリング障壁層と、前記第１トンネリング障壁層上に形成された第２トンネリング障壁層と、前記第２トンネリング障壁層上に形成された第３トンネリング障壁層と、を備えることを特徴とする。
【００１０】
本発明において、前記第２トンネリング障壁層は、前記第１トンネリング障壁層及び前記第３トンネリング障壁層より大きいエネルギーバンドギャップを持つことを特徴とする。
【００１１】
本発明において、前記第２トンネリング障壁層は、ＳｉＯ2、ＳｉＮX（Ｓｉ3Ｎ4）、Ａｌ2Ｏ3のうち少なくともいずれか一つの物質を含むことを特徴とする。
【００１２】
本発明において、前記第１トンネリング障壁層は、ＭＯ、ＭＳｉＯ、ＭＳｉＯＮまたはＭＯＮの化学式を持つ物質を使用して形成され、ここで、Ｍは、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、ランタン系列物質またはそれらの合金金属であることを特徴とする。
【００１３】
本発明において、前記第３トンネリング障壁層は、ＭＯ、ＭＳｉＯ、ＭＳｉＯＮまたはＭＯＮの化学式を持つ物質を使用して形成され、ここで、Ｍは、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、ランタン系列物質またはそれらの合金金属であることを特徴とする。
【００１４】
また、本発明では、（ａ）半導体基板上に２層以上のトンネリング障壁層を備えるゲート構造体を形成する工程と、（ｂ）前記ゲート構造体の両側部をエッチングして前記半導体基板の両側表面を露出させる工程と、（ｃ）前記露出された半導体基板の両側表面にドーパントをドーピングしてソース及びドレインを形成する工程と、を含む複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法を提供する。
【００１５】
本発明において、前記（ａ）工程は、前記半導体基板上に第１トンネリング障壁層を形成する工程と、前記第１トンネリング障壁層上に、前記第１トンネリング障壁層より大きいバンドギャップエネルギーを持つ物質で第２トンネリング障壁層を形成する工程と、前記第２トンネリング障壁層上に形成された前記第２トンネリング障壁層より小さなバンドギャップエネルギーを持つ物質で第３トンネリング障壁層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、半導体メモリ素子のトンネリング障壁層を２層以上、望ましくは３層以上の複数層膜で形成することによって、漏れ電流を減少させてデータ保有特性を向上させ、フローティングゲートにデータの記録及び消去を効率的に行える不揮発性半導体メモリ素子を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子及びその製造方法についてさらに詳細に説明する。
【００１８】
図２は、本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子の構造を示す断面図である。
【００１９】
図２に示すように、半導体基板２１に、不純物を含むソース２２ａ及びドレイン２２ｂの領域が形成されている。ソース２２ａ及びドレイン２２ｂの領域間の半導体基板２１内にはチャンネル領域２３が形成されている。そして、チャンネル領域２３、ソース２２ａ及びドレイン２２ｂと接触してゲート構造体２４が形成されている。ゲート構造体２４は、トンネリング障壁層２５、フローティングゲート２６、ブロッキング酸化層２７及びゲート電極層２８が順次に形成されている。
【００２０】
ここで、トンネリング障壁層２５は、本発明の特徴部であり、相異なるエネルギーバンドギャップを持つ２層以上の物質層の複数層構造で形成されたことを特徴とし、望ましくは、３層以上の物質層の複数層構造で形成される。図２には、トンネリング障壁層２５が３層の複数層２５ａ、２５ｂ、２５ｃで構成された実施形態を示した。
【００２１】
トンネリング障壁層２５は、その下部の半導体基板２１のチャンネル領域２３と接触し、その上部のフローティングゲート２６と接触する。このとき、チャンネル領域２３またはフローティングゲート２６と接触するトンネリング障壁層２５ａ、２５ｃは、その間のトンネリング障壁層２５ｂに比べてエネルギーバンドギャップの小さな物質で形成されることが望ましい。第１トンネリング障壁層２５ａ及び第３トンネリング障壁層２５ｃは、誘電物質を使用して形成した絶縁膜である。例えば、ＭＯ、ＭＳｉＯ、ＭＳｉＯＮまたはＭＯＮの化学式を持つ物質を使用して形成し、ここで、Ｍは、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、ランタン系列物質またはそれらの合金金属を意味する。そして、その間の第２トンネリング障壁層２５ｂは、第１トンネリング障壁層２５ａ及び第３トンネリング障壁層２５ｃよりバンドギャップエネルギーの大きい物質で形成され、望ましくは、ＳｉＯ2、Ａｌ2Ｏ3またはＳｉＮX（Ｓｉ3Ｎ4）で形成される。したがって、本発明の実施形態による複数層膜構造のトンネリング障壁層のバンドギャップエネルギーダイヤグラムを表せば、図４Ａのような形態となる。これについての詳細な説明は、後述する。
【００２２】
このような本発明の複数層膜構造のトンネリング障壁層を持つ構造は、図２に示したフローティングゲートタイプのフラッシュメモリだけでなくＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）メモリ素子のトンネリング障壁層にも適用できる。
【００２３】
次に、図３Ａないし図３Ｅを参照しつつ、本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法について詳細に説明する。本発明の実施形態による複数層膜構造のトンネリング障壁層は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）のような工程を利用して製造する。
【００２４】
まず、図３Ａに示すように、まず、半導体基板であるシリコン基板２１上に第１トンネリング障壁層２５ａを形成する。第１トンネリング障壁層２５ａは誘電体物質で形成した絶縁膜であり、前記したように、例えば、ＭＯ、ＭＳｉＯ、ＭＳｉＯＮまたはＭＯＮの化学式を持つ物質を使用する。ここで、第１トンネリング障壁層２５ａを形成する時、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、ランタン系列物質またはそれらの合金金属を意味するＭ物質を１重量％ないし５０重量％の比で含まれるように形成することが望ましい。
【００２５】
次いで、図３Ｂに示すように、第１トンネリング障壁層２５ａ上に第２トンネリング障壁層２５ｂ及び第３トンネリング障壁層２５ｃを順次に形成する。第２トンネル障壁層２５ｂ及び第３トンネリング障壁層２５ｃは、第１トンネリング障壁層２５ａのようにＭＯ、ＭＳｉＯまたはＭＯＮの化学式を持つ誘電体物質で形成する。ただし、第３トンネリング酸化層２５ｃは、第１トンネリング酸化層２５ａと具体的に同じ物質または異なる物質で形成する。ただし、第２トンネリング障壁層２５ｂを、第１トンネリング障壁層２５ａ及び第３トンネリング障壁層２５ｃよりエネルギーバンドギャップのさらに大きい物質で形成する必要がある。通常、高誘電定数を持つ物質の場合、エネルギーバンドギャップが小さいので、第２トンネリング障壁層２５ｂをＳｉＯ2、Ａｌ2Ｏ3またはＳｉＮX（Ｓｉ3Ｎ4）で形成する場合、第３トンネリング障壁層２５ｃはそれより誘電定数の大きいＨｉｇｈ−ｋ物質で形成する。
【００２６】
次いで、図３Ｃに示すように、トンネリング障壁層２５上にフローティングゲート２６、ブロッキング酸化層２７及びゲート電極層２８を順次に形成する。ここで、フローティングゲート２６は、ポリシリコン（ｐｏｌｙ−Ｓｉ）またはメタルなどを使用して蒸着させる。ブロッキング酸化層２７には絶縁性誘電物質、例えば、シリコン酸化物を蒸着させる。
【００２７】
次いで、図３Ｄに示すように、トンネリング障壁層２５、フローティングゲート２６、ブロッキング酸化層２７及びゲート電極層２８の両側部をエッチングしてゲート構造体２４を形成する。これにより、半導体基板２１の両側上部を露出させてソース及びドレインが形成される領域を限定する。
【００２８】
最後に、図３Ｅに示すように、露出された半導体基板２１の両側上部にドーパントとして用いる不純物をドーピングしてソース２２ａ及びドレイン２２ｂを形成して、本発明の実施形態による複数層のトンネリング酸化層を備える不揮発性メモリ素子を製造する。
【００２９】
以下、本発明の実施形態による複数層のトンネリング酸化層を備える不揮発性メモリ素子の動作原理を、図２、図４Ａないし図４Ｃを参照して具体的に説明する。
【００３０】
まず、書き込み過程を図２を参照して説明する。ゲート電極層２８にＶｇの電圧を印加すれば、チャンネル領域２３からトンネリング障壁層２５を通じて電子がフローティングゲート２６に充填される。それをＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）方式といい、選択的にＣＨＥＩ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ）方式を適用することができる。ここで、フローティングゲート２６に電荷が充電された状態をデータ‘１’と指定する。そして、消去過程を図２を参照して説明すると、ゲート電
極層２８を通じて電圧−Ｖｇを印加すれば、フローティングゲート２６に充電された電荷がトンネリング障壁層２５からチャンネル領域２３に抜け出る。フローティングゲート２６から電荷が抜け出た状態をデータ‘０’と指定する。
【００３１】
データを読み出す方法を図２を参照して説明すると、ゲート電極層２８に電圧Ｖｇ’を印加し、ドレイン２２ｂに電圧Ｖｄ’を印加してトランジスタＭＯＳＦＥＴの状態をＯＮに維持する。この状態でソース２２ａとドレイン２２ｂとの間に基準電流値以上の電流が感知されれば、データ‘１’と認識する。そして、基準電流値以下の電流が感知されれば、データ‘０’と認識する。もちろん、逆にフローティングゲート２６に電荷が充電された状態をデータ‘０’と指定し、フローティングゲート２６に電荷が抜け出た状態をデータ‘１’と指定することもできる。
【００３２】
図４Ａないし図４Ｃは、本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子のトンネリング障壁層２５のバンドギャップエネルギーダイヤグラムを示す図面である。
【００３３】
図４Ａは、外部電源が印加されていない状態を説明する図面である。トンネリング障壁層２５の第２トンネリング障壁層２５ｂのバンドギャップエネルギーが第１トンネリング障壁層２５ａ及び第３トンネリング障壁層２５ｃより大きいために、中間部位の高い障壁形態を表す。したがって、電源が印加されていない状態では、電荷（図中、黒丸で表す）がチャンネル領域２３からフローティングゲート２６領域に、逆にフローティングゲート２６からチャンネル領域２３に移動し難い。これにより、メモリ素子のデータ保有特性が向上する。
【００３４】
図４Ｂは、チャンネル領域２３からトンネリング障壁層２５を通じてフローティングゲート２６領域に電荷（図中、黒丸で表す）が移動することを説明する図面である。これは、ゲート電極層２８に電圧Ｖｇの電源を印加する書き込み過程を示すものである。この場合、特に、第３トンネリング障壁層２５ｃを通じないことによりフローティングゲート２６への電荷の充電が容易になる。
【００３５】
図４Ｃは、トンネリング障壁層２５を通じてフローティングゲート２６からチャンネル領域２３に電荷（図中、黒丸で表す）が移動することを説明する図面である。これはゲート電極層２８に電圧−Ｖｇの電源を印加する消去過程を示すものである。この場合、特に、第１トンネリング障壁層２５ａを通じないことによりフローティングゲート２６の電荷の除去過程が容易になる。
【００３６】
図４Ａないし図４Ｃの説明を要約すれば、本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子は、トンネリング障壁層２５の中間領域をバンドギャップエネルギーの高い物質で形成することによって、フローティングゲート２６への電荷の注入及び除去は容易となり、かつ電荷保有特性は向上することが分かる。
【００３７】
図５Ａは、３つの形態のトンネリング障壁層２５を形成させて漏れ電流特性を調べたグラフを示すものである。最初の試片（図中、白四角で表す）は、ＳｉＯ2を約６０Åの厚さに形成させたものである。第２の試片（図中、白丸で表す）は、本発明の実施形態によるものであり、ＨｆＯ2／ＳｉＯ2／ＨｆＯ2を２０Å／２０Å／２０Åの厚さに形成させたものである。第３の試片（図中、黒四角で表す）は、ＳｉＯ2／ＨｆＯ2／ＳｉＯ2を２０Å／２０Å／２０Åの厚さに形成させたものである。第２の試片のトンネリング障壁層のバンドギャップエネルギーダイヤグラムは、図４Ａに示したものと同一であり、第３の試片のバンドギャップエネルギーダイヤグラムは量子ウェル構造を持っている。
【００３８】
従来技術による最初の試片の漏れ電流特性に比べて、本発明の実施形態による第２の試片は低い印加電圧では低い漏れ電流値を示し、高い印加電圧では高いトンネリング電流が流れることが分かる。一方、第３の試片は、従来技術による最初の試片よりも漏れ電流特性がよくないことが分かる。したがって、本発明の実施形態による複数層のトンネリング酸化層を備える不揮発性メモリ素子が最も良い特性を表すことが分かる。
【００３９】
図５Ｂは、ＳｉＯ2単一膜でトンネリング障壁層を形成させた試片及び、本発明の実施形態によるＨｆＯ2／ＳｉＯ2／ＨｆＯ2でトンネリング障壁層を形成させた試片に対して、ゲート電極を通じて、電圧Ｖｇとして６Ｖ及び１０Ｖを印加した場合のエネルギーバンドダイヤグラムを示したグラフである。図５Ｂに示すように、本発明の実施形態による試片の場合、６Ｖの低い電圧を印加することに比べて１０Ｖの高い電圧を印加する場合にバンドギャップエネルギーが大きく減少することが分かる。一方、従来技術の場合、その高さの変化はほとんどないということが分かる。したがって、図５Ａのように低い電圧では低い漏れ電流を示し、高い電圧では高いトンネリング電流が流れることが分かる。
【００４０】
本発明の実施形態によるＨｆＯ2／ＳｉＯ2／ＨｆＯ2トンネリング障壁層の場合、カップリング比も非常に高く現れる。カップリング比とは、ゲート電極層２８に印加された電圧のうちどれほどフローティングゲート２６のポテンシャルに誘導されるかを示す値である。これを簡単に表せば下記数式（１）の通りである。
【００４１】
【数１】
2006114902.tif 000003
【００４２】
なお、前記の数式（１）において、Ｃtunnelはトンネリング障壁層のキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）、Ｃblocking-Oxは、ブロッキング酸化層のキャパシタンスを表す。
【００４３】
すなわち、カップリング比ｒCRは、印加電圧の効率性を表したものであり、その値が１に近いほど電圧を効率的に使用したことを意味する。図５ＢのＳｉＯ2単一膜をトンネリング障壁層として使用した場合、Ｃblocking-Oxは０．２５、Ｃtunnelは０．５であり、カップリング比は約０．６７となる。一方、図５Ｂの本発明の実施形態による試片の場合、Ｃblocking-Oxは０．２５、Ｃtunnelは０．８であり、カップリング比は約０．７８という非常に高い値となる。
【００４４】
本発明の実施形態のようなトンネリング障壁層は、物質のバンドギャップエネルギーを考慮して適切に設計でき、図６には、多様な物質によるバンドギャップエネルギーを表した。図６に示すように、例えば、ＳｉＯ2またはＡｌ2Ｏ3をトンネリング障壁層の中央に形成し、その両側にＨｆＯ2、ＺｒＯ2など相対的に小さなバンドギャップエネルギーを持つ物質を形成できることが分かる。また、３層の複数層膜構造だけでなく、２層以上の複数層膜で、中間または一側部分のバンドギャップエネルギーを高めて他側のバンドギャップエネルギーを段々低める構造で形成させて同じ目的を達成できる。
【００４５】
前記説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものではなく、望ましい実施形態による例示として解釈されなければならない。すなわち、フローティングゲートタイプのフラッシュメモリだけでなく、トンネリング酸化層、電荷保存層及びブロッキング酸化層のゲート構造を持つＳＯＮＯＳメモリ素子のトンネリング酸化層も、２つ以上のエネルギーバンドギャップを持つ複数層膜構造で形成させて同じ効果を奏することができる。したがって、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められなければならない。
【産業上の利用可能性】
【００４６】
本発明は、不揮発性メモリ素子の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００４７】
【図１】従来技術による一般的なフラッシュメモリを示す断面図である。
【図２】本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子を示す断面図である。
【図３Ａ】複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法を示す断面図である。
【図３Ｂ】複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法を示す断面図である。
【図３Ｃ】複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法を示す断面図である。
【図３Ｄ】複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法を示す断面図である。
【図３Ｅ】複数層のトンネリング障壁層を備える不揮発性メモリ素子の製造方法を示す断面図である。
【図４Ａ】本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子で、トンネリング障壁層のエネルギーバンドダイヤグラムを示す図面である。
【図４Ｂ】本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子で、トンネリング障壁層のエネルギーバンドダイヤグラムを示す図面である。
【図４Ｃ】本発明の実施形態による複数層のトンネリング障壁層を備える不揮発性メモリ素子で、トンネリング障壁層のエネルギーバンドダイヤアグラムを示す図面である。
【図５Ａ】従来技術及び本発明の実施形態によるトンネリング障壁層での漏れ電流特性を示すグラフである。
【図５Ｂ】従来技術及び本発明の実施形態によるトンネリング障壁層の印加電圧によるバンドダイヤグラムの変形を示す図面である。
【図６】多様な物質のエネルギーバンドを示す図面である。
【符号の説明】
【００４８】
１１、２１  半導体基板
１２ａ、２２ａ  ソース
１２ｂ、２２ｂ  ドレイン
１３、２３  チャンネル領域
１４、２４  ゲート構造体
１５、２５  トンネリング障壁層
１６、２６  フローティングゲート
１７、２７  ブロッキング酸化層
１８、２８  ゲート電極層
２５ａ  第１トンネリング障壁層
２５ｂ  第２トンネリング障壁層
２５ｃ  第３トンネリング障壁層
【図１】
2006114902.tif 000004
【図２】
2006114902.tif 000005
【図３Ａ】
2006114902.tif 000006
【図３Ｂ】
2006114902.tif 000007
【図３Ｃ】
2006114902.tif 000008
【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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