(57)【要約】【課題】  信頼性が高く、プロセスルールの微細化に適した半導体記憶装置を提供すること。【解決手段】  複数のメモリセル１０によって構成され、第１の方向ＤＲ１に沿って形成された複数のビット線ＢＬ１、ＢＬ２と、方向ＤＲ１に垂直な第２の方向ＤＲ２に沿って形成された複数のワード線ＭＷＬと、を有するメモリセルアレイ１００を含む半導体記憶装置であって、メモリセルアレイ１００は、メモリセル１０のウェルの電位を設定するための複数のウェル電位設定セル２０を含み、各ウェル電位設定セル２０の拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８は、各メモリセル１０の拡散領域ＤＦ１、ＤＦ２、ＤＦ５、ＤＦ６と同一形状であり、各ウェル電位設定セル２０のゲート電極用配線ＧＰ３、ＧＰ４、ＳＷＰＬ２は、各メモリセル１０のゲート電極用配線ＧＰ１、ＧＰ２、ＳＷＰＬ１と同一形状である。【選択図】      図３
2006114683.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルによって構成され、第１の方向に沿って形成された複数のビット線と、前記第１の方向に垂直な第２の方向に沿って形成された複数のワード線と、を有するメモリセルアレイを含む半導体記憶装置であって、
前記メモリセルアレイは、
前記複数のメモリセルのウェルの電位を設定するための複数のウェル電位設定セルを含み、
前記複数のウェル電位設定セルの各ウェル電位設定セルの拡散領域は、前記複数のメモリセルの各メモリセルの拡散領域と同一形状であり、
前記各ウェル電位設定セルのゲート電極用配線は、前記各メモリセルのゲート電極用配線と同一形状であることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記メモリセルアレイは、帯状に延在形成された第１導電型の第１のウェル及び第２導電型の第２のウェルを含み、
前記第１、第２のウェルは、前記メモリセルアレイにおいて交互に配置され、
前記複数のウェル電位設定セルは、前記第１のウェルと前記第２のウェルとの境界線の方向に垂直な方向に沿って配置されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記第１、第２のウェルは、前記第１、第２のウェルの前記境界線の方向が前記第１の方向となるように延在形成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記複数のメモリセルの各々は、第２導電型の第１、第２の拡散領域を含み、
前記複数のウェル電位設定セルの各々は、前記第１、第２の拡散領域のそれぞれと同一形状に形成された第３、第４の拡散領域を含み、
前記第３、第４の拡散領域のそれぞれは、その一部が第１導電型の拡散領域であり、その他の部分が第２導電型の拡散領域であることを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
前記複数のメモリセルの各々は、
第１の負荷トランジスタと第１の駆動トランジスタで構成される第１のインバータ回路と、
第２の負荷トランジスタと第２の駆動トランジスタで構成され、その入力ノードが前記第１のインバータ回路の出力ノードに接続され、その出力ノードが前記第１のインバータ回路の入力ノードに接続される第２のインバータ回路と、
前記第１のインバータ回路の出力ノードと前記複数のビット線のうちの第１のビット線の間に設けられる第１のトランスファトランジスタと、
前記第２のインバータ回路の出力ノードと前記複数のビット線のうちの第２のビット線の間に設けられる第２のトランスファトランジスタと、
を含み、
前記第１の拡散領域には前記第１の負荷トランジスタのドレイン領域及びソース領域が形成され、
前記第２の拡散領域には前記第２の負荷トランジスタのドレイン領域及びソース領域が形成され、
前記複数のウェル電位設定セルの各々の前記第３の拡散領域のうち、前記第１の拡散領域の前記第１の負荷トランジスタのドレイン領域と対応する部分は第１導電型の拡散領域に形成され、前記第１の拡散領域の前記第１の負荷トランジスタのソース領域と対応する部分は第２導電型の拡散領域に形成され、
前記複数のウェル電位設定セルの各々の前記第４の拡散領域のうち、前記第２の拡散領域の前記第２の負荷トランジスタのドレイン領域と対応する部分は第１導電型の拡散領域に形成され、前記第２の拡散領域の前記第２の負荷トランジスタのソース領域と対応する部分は第２導電型の拡散領域に形成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、
前記複数のウェル電位設定セルの各々には、前記各メモリセルに接続されたワード線に対応するウェル電位設定用配線が形成され、
前記ウェル電位設定用配線は、前記複数のウェル電位設定セルの各々の前記第３、第４の拡散領域のうち、第１導電型の拡散領域に形成された部分と電気的に接続され、
前記ウェル電位設定用配線に第１の電源が供給されることでウェルの電位が設定されることを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記各メモリセルの上層の配線として、前記第１の電源を前記メモリセルに供給する第１の電源供給線が前記第１の方向に沿って形成され、
前記第１の電源供給線は、前記複数のウェル電位設定セルの各々の前記ウェル電位設定用配線と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項８】
請求項６又は７において、
前記各メモリセルは、前記各メモリセルの前記第１、第２のトランスファトランジスタのゲート電極を形成するサブワード線を含み、
前記複数のウェル電位設定セルの各々の前記ゲート電極用配線のうち前記サブワード線に対応するゲート電極用配線は、前記第２の方向に沿って直線状に延在形成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項８において、
前記複数のウェル電位設定セルの各々の前記ゲート電極用配線のうち前記サブワード線に対応するゲート電極用配線は、前記第１の電源の電圧に設定されていることを特徴とする半導体記憶装置。
【請求項１０】
請求項４乃至９のいずれかにおいて、
前記複数のメモリセルの各々は、第１導電型の第５、第６の拡散領域を含み、
前記複数のウェル電位設定セルの各々は、前記第５、第６の拡散領域のそれぞれと同一形状に形成された第７、第８の拡散領域を含み、
前記第７、第８の拡散領域のそれぞれは、その一部が第１導電型の拡散領域であり、その他の部分が第２導電型の拡散領域であることを特徴とする半導体記憶装置。
【請求項１１】
請求項１０において、
前記複数のメモリセルの各々は、
第１の負荷トランジスタと第１の駆動トランジスタで構成される第１のインバータ回路と、
第２の負荷トランジスタと第２の駆動トランジスタで構成され、その入力ノードが前記第１のインバータ回路の出力ノードに接続され、その出力ノードが前記第１のインバータ回路の入力ノードに接続される第２のインバータ回路と、
前記第１のインバータ回路の出力ノードと前記複数のビット線のうちの第１のビット線の間に設けられる第１のトランスファトランジスタと、
前記第２のインバータ回路の出力ノードと前記複数のビット線のうちの第２のビット線の間に設けられる第２のトランスファトランジスタと、
を含み、
前記第５の拡散領域には前記第１の駆動トランジスタのドレイン領域及びソース領域が形成され、
前記第６の拡散領域には前記第２の駆動トランジスタのドレイン領域及びソース領域が形成され、
前記複数のウェル電位設定セルの各々の前記第７の拡散領域のうち、前記第５の拡散領域の前記第１の駆動トランジスタのドレイン領域と対応する部分は第２導電型の拡散領域に形成され、前記第５の拡散領域の前記第１の駆動トランジスタのソース領域と対応する部分は第１導電型の拡散領域に形成され、
前記複数のウェル電位設定セルの各々の前記第８の拡散領域のうち、前記第６の拡散領域の前記第２の駆動トランジスタのドレイン領域と対応する部分は第２導電型の拡散領域に形成され、前記第６の拡散領域の前記第２の駆動トランジスタのソース領域と対応する部分は第１導電型の拡散領域に形成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
前記複数のウェル電位設定セルの各々の前記第７、第８の拡散領域のうち、第２導電型の拡散領域に形成された部分は、第２の電源を供給するための第２の電源供給線と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１２において、
前記第２の電源供給線は、前記各メモリセルの上層の配線として前記第１の方向に沿って形成されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１２または１３において、
前記各メモリセルは、前記各メモリセルの前記第１、第２のトランスファトランジスタのゲート電極を形成するサブワード線を含み、
前記複数のウェル電位設定セルの各々の前記ゲート電極用配線のうち前記サブワード線に対応するゲート電極用配線は、前記第２の方向に沿って直線状に延在形成され、前記第２の電源の電圧に設定されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
完全ＣＭＯＳ型ＳＲＡＭ（Static  Random  Access  Memory）において、ウェルに電圧を供給するために、電圧供給線とウェルとを接続するためのコンタクトが形成される。ところが、メモリセルと異なる形状の素子をメモリセルと共にメモリセルアレイに配置すると、プロセスルールの微細化に伴って、異なる形状の素子周辺に配置されるメモリセルの特性にばらつきが生じ、歩留まりの低下を生じさせる。
【特許文献１】特開２００１−２８４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、信頼性が高く、プロセスルールの微細化に適した半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明は、複数のメモリセルによって構成され、第１の方向に沿って形成された複数のビット線と、前記第１の方向に垂直な第２の方向に沿って形成された複数のワード線と、を有するメモリセルアレイを含む半導体記憶装置であって、前記メモリセルアレイは、前記複数のメモリセルのウェルの電位を設定するための複数のウェル電位設定セルを含み、前記複数のウェル電位設定セルの各ウェル電位設定セルの拡散領域は、前記複数のメモリセルの各メモリセルの拡散領域と同一形状であり、前記各ウェル電位設定セルのゲート電極用配線は、前記各メモリセルのゲート電極用配線と同一形状である半導体記憶装置に関する。
【０００５】
これにより、プロセスルールが微細化されても対称性を崩さずにウェル電位設定セル周辺のメモリセルを形成することができる。即ち、ウェル電位設定セル周辺のメモリセルの特性と他のメモリセルの特性のばらつきを抑えることができる。また、ウェル電位設定セルを複数は位置することによって、各メモリセルのウェルに電圧を供給することができるため、メモリセルのより安定した動作を可能にする。
【０００６】
また、本発明では、前記メモリセルアレイは、帯状に延在形成された第１導電型の第１のウェル及び第２導電型の第２のウェルを含み、前記第１、第２のウェルは、前記メモリセルアレイにおいて交互に配置され、前記複数のウェル電位設定セルは、前記第１のウェルと前記第２のウェルとの境界線の方向に垂直な方向に沿って配置されてもよい。
【０００７】
本発明によれば、複数のウェル電位設定セルは、複数のウェルに対して電圧を供給することができる。
【０００８】
また、本発明では、前記第１、第２のウェルは、前記第１、第２のウェルの前記境界線の方向が前記第１の方向となるように延在形成されてもよい。
【０００９】
また、本発明では、前記複数のメモリセルの各々は、第２導電型の第１、第２の拡散領域を含み、前記複数のウェル電位設定セルの各々は、前記第１、第２の拡散領域のそれぞれと同一形状に形成された第３、第４の拡散領域を含み、前記第３、第４の拡散領域のそれぞれは、その一部が第１導電型の拡散領域であり、その他の部分が第２導電型の拡散領域であるようにしてもよい。
【００１０】
これにより、ウェル電位設定セルは第３、第４の拡散領域を介してウェルに電圧を供給することができる。
【００１１】
また、本発明では、前記複数のメモリセルの各々は、第１の負荷トランジスタと第１の駆動トランジスタで構成される第１のインバータ回路と、第２の負荷トランジスタと第２の駆動トランジスタで構成され、その入力ノードが前記第１のインバータ回路の出力ノードに接続され、その出力ノードが前記第１のインバータ回路の入力ノードに接続される第２のインバータ回路と、前記第１のインバータ回路の出力ノードと前記複数のビット線のうちの第１のビット線の間に設けられる第１のトランスファトランジスタと、前記第２のインバータ回路の出力ノードと前記複数のビット線のうちの第２のビット線の間に設けられる第２のトランスファトランジスタと、を含み、前記第１の拡散領域には前記第１の負荷トランジスタのドレイン領域及びソース領域が形成され、前記第２の拡散領域には前記第２の負荷トランジスタのドレイン領域及びソース領域が形成され、前記複数のウェル電位設定セルの各々の前記第３の拡散領域のうち、前記第１の拡散領域の前記第１の負荷トランジスタのドレイン領域と対応する部分は第１導電型の拡散領域に形成され、前記第１の拡散領域の前記第１の負荷トランジスタのソース領域と対応する部分は第２導電型の拡散領域に形成され、前記複数のウェル電位設定セルの各々の前記第４の拡散領域のうち、前記第２の拡散領域の前記第２の負荷トランジスタのドレイン領域と対応する部分は第１導電型の拡散領域に形成され、前記第２の拡散領域の前記第２の負荷トランジスタのソース領域と対応する部分は第２導電型の拡散領域に形成されてもよい。
【００１２】
また、本発明では、前記複数のウェル電位設定セルの各々には、前記各メモリセルに接続されたワード線に対応するウェル電位設定用配線が形成され、前記ウェル電位設定用配線は、前記複数のウェル電位設定セルの各々の前記第３、第４の拡散領域のうち、第１導電型の拡散領域に形成された部分と電気的に接続され、前記ウェル電位設定用配線に第１の電源が供給されることでウェルの電位が設定されるようにしてもよい。
【００１３】
これにより、ウェル電位設定用配線に供給される第１の電源をウェルに供給することができる。
【００１４】
また、本発明では、前記各メモリセルの上層の配線として、前記第１の電源を前記メモリセルに供給する第１の電源供給線が前記第１の方向に沿って形成され、前記第１の電源供給線は、前記複数のウェル電位設定セルの各々の前記ウェル電位設定用配線と電気的に接続されてもよい。
【００１５】
これにより、第１の電源供給線の配線抵抗を小さくすることができるので、半導体記憶装置の低消費電力化が可能となる。
【００１６】
また、本発明では、前記各メモリセルは、前記各メモリセルの前記第１、第２のトランスファトランジスタのゲート電極を形成するサブワード線を含み、前記複数のウェル電位設定セルの各々の前記ゲート電極用配線のうち前記サブワード線に対応するゲート電極用配線は、前記第２の方向に沿って直線状に延在形成されてもよい。
【００１７】
また、本発明は、前記複数のウェル電位設定セルの各々の前記ゲート電極用配線のうち前記サブワード線に対応するゲート電極用配線は、前記第１の電源の電圧に設定されてもよい。
【００１８】
これによりゲート電極用配線と基板との間のゲート酸化膜破壊を防止できる。
【００１９】
また、本発明では、前記複数のメモリセルの各々は、第１導電型の第５、第６の拡散領域を含み、前記複数のウェル電位設定セルの各々は、前記第５、第６の拡散領域のそれぞれと同一形状に形成された第７、第８の拡散領域を含み、前記第７、第８の拡散領域のそれぞれは、その一部が第１導電型の拡散領域であり、その他の部分が第２導電型の拡散領域であるようにしてもよい。
【００２０】
これにより、ウェル電位設定セルは第７、第８の拡散領域を介してウェルに電圧を供給することができる。
【００２１】
また、本発明では、前記複数のメモリセルの各々は、第１の負荷トランジスタと第１の駆動トランジスタで構成される第１のインバータ回路と、第２の負荷トランジスタと第２の駆動トランジスタで構成され、その入力ノードが前記第１のインバータ回路の出力ノードに接続され、その出力ノードが前記第１のインバータ回路の入力ノードに接続される第２のインバータ回路と、前記第１のインバータ回路の出力ノードと前記複数のビット線のうちの第１のビット線の間に設けられる第１のトランスファトランジスタと、前記第２のインバータ回路の出力ノードと前記複数のビット線のうちの第２のビット線の間に設けられる第２のトランスファトランジスタと、を含み、前記第５の拡散領域には前記第１の駆動トランジスタのドレイン領域及びソース領域が形成され、前記第６の拡散領域には前記第２の駆動トランジスタのドレイン領域及びソース領域が形成され、前記複数のウェル電位設定セルの各々の前記第７の拡散領域のうち、前記第５の拡散領域の前記第１の駆動トランジスタのドレイン領域と対応する部分は第２導電型の拡散領域に形成され、前記第５の拡散領域の前記第１の駆動トランジスタのソース領域と対応する部分は第１導電型の拡散領域に形成され、前記複数のウェル電位設定セルの各々の前記第８の拡散領域のうち、前記第６の拡散領域の前記第２の駆動トランジスタのドレイン領域と対応する部分は第２導電型の拡散領域に形成され、前記第６の拡散領域の前記第２の駆動トランジスタのソース領域と対応する部分は第１導電型の拡散領域に形成されてもよい。
【００２２】
また、本発明では、前記複数のウェル電位設定セルの各々の前記第７、第８の拡散領域のうち、第２導電型の拡散領域に形成された部分は、第２の電源を供給するための第２の電源供給線と電気的に接続されてもよい。
【００２３】
これにより、ウェル電位設定用配線に供給される第２の電源をウェルに供給することができる。
【００２４】
また、本発明では、前記第２の電源供給線は、前記各メモリセルの上層の配線として前記第１の方向に沿って形成されてもよい。
【００２５】
また、本発明では、前記各メモリセルは、前記各メモリセルの前記第１、第２のトランスファトランジスタのゲート電極を形成するサブワード線を含み、前記複数のウェル電位設定セルの各々の前記ゲート電極用配線のうち前記サブワード線に対応するゲート電極用配線は、前記第２の方向に沿って直線状に延在形成され、前記第２の電源の電圧に設定されてもよい。
【００２６】
これによりゲート電極用配線と基板との間のゲート酸化膜破壊を防止できる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００２８】
１．半導体記憶装置
図１は、本実施形態に係る半導体記憶装置のメモリセルアレイ１００を示す図である。メモリセルアレイ１００には、複数のメモリセル１０がマトリクス状にアレイされることにより、方向ＤＲ１（広義には第１の方向）に沿って複数のビット線ＢＬ１（広義には第１のビット線）及び複数のビット線ＢＬ２（広義には第２のビット線）が設けられ、方向ＤＲ２（広義には第２の方向）に沿って複数のサブワード線ＳＷＬ及び複数のメインワード線ＭＷＬ（広義にはワード線）が設けられている。
【００２９】
また、メモリセルアレイ１００には、複数のウェル電位設定用配線ＰＬが設けられている。各ウェル電位設定線ＰＬは、例えば各メインワード線ＭＷＬが延びる方向と同じ方向に延在形成されている。また、各ウェル電位設定用配線ＰＬは、例えば電圧ＶＤＤ（広義には第１の電源）が供給されている。
【００３０】
また、メモリセルアレイ１００には、各ウェル電位設定用配線ＰＬに接続するように複数のウェル電位設定セル２０が設けられている。各ウェル電位設定セル２０は、対応するウェル電位設定用配線ＰＬと接続されているので、各メモリセル１０のウェルの電位を設定することができる。なお、図１は、各メモリセル１０及び各ウェル電位設定セル２０が各サブワード線ＳＷＬ、各メインワード線ＭＷＬ及び各ウェル電位設定用配線ＰＬと離れているように記載されているが、これに限定されない。これは、各メモリセル１０、各ウェル電位設定セル２０の配置の説明を簡略化するためであり、詳細な説明については後に述べる。
【００３１】
図２は、本実施形態に係る１つのメモリセルの回路図である。メモリセル１０は、第１、第２のインバータ回路ＩＮＶ１、ＩＮＶ２と、第１、第２のトランスファトランジスタＴＴ１、ＴＴ２を含む。第１のインバータ回路ＩＮＶ１の入力ノードＩＮ１は第２のインバータ回路ＩＮＶ２の出力ノードＯＵＴ２と接続され、第１のインバータ回路ＩＮＶ１の出力ノードＯＵＴ１は第２のインバータ回路ＩＮＶ２の入力ノードＩＮ２と接続される。第１のインバータ回路ＩＮＶ１は、第１の負荷トランジスタＬＴ１と、第１の駆動トランジスタＤＴ１を含み、第２のインバータ回路ＩＮＶ２は、第２の負荷トランジスタＬＴ２と、第２の駆動トランジスタＤＴ２を含む。第１のインバータ回路ＩＮＶ１の入力ノードＩＮ１は、第１の負荷トランジスタＬＴ１のゲート電極及び第１の駆動トランジスタＤＴ１のゲート電極と接続される。第１のインバータ回路ＩＮＶ１の出力ノードＯＵＴ１は、第１の負荷トランジスタＬＴ１のドレイン及び第１の駆動トランジスタＤＴ１のドレインと接続される。第２のインバータ回路ＩＮＶ２の入力ノードＩＮ２は、第２の負荷トランジスタＬＴ２のゲート電極及び第２の駆動トランジスタＤＴ２のゲート電極と接続される。第２のインバータ回路ＩＮＶ２の出力ノードＯＵＴ２は、第２の負荷トランジスタＬＴ２のドレイン及び第２の駆動トランジスタＤＴ２のドレインと接続される。
【００３２】
第１のトランスファトランジスタＴＴ１は、第１のインバータ回路ＩＮＶ１の出力ノードＯＵＴ１と第１のビット線ＢＬ１の間に設けられ、トランジスタＴＴ１のソースは第１のビット線ＢＬ１と接続され、トランジスタＴＴ１のドレインはインバータ回路ＩＮＶ１の出力ノードＯＵＴ１と接続されている。同様に、第２のトランスファトランジスタＴＴ２は、第２のインバータ回路ＩＮＶ２の出力ノードＯＵＴ２と第２のビット線ＢＬ２の間に設けられ、トランジスタＴＴ２のソースは第２のビット線ＢＬ２と接続され、トランジスタＴＴ２のドレインはインバータ回路ＩＮＶ２の出力ノードＯＵＴ２と接続されている。また、第１、第２のトランスファトランジスタＴＴ１、ＴＴ２のゲート電極は、サブワード線ＳＷＬと接続されている。
【００３３】
なお、第１、第２の負荷トランジスタＬＴ１、ＬＴ２のソースには例えば電圧ＶＤＤが供給され、第１、第２の駆動トランジスタＤＴ１、ＤＴ２のソースには例えば電圧ＶＳＳ（例えば０Ｖ、広義には第２の電源）が供給されている。
【００３４】
図３は、メモリセルアレイ１００の一部を示すレイアウト図である。図３には、説明の簡略化のため、ウェル、拡散領域及びポリシリコンで形成される配線（広義にはゲート電極用配線）が示されている。図３には、いくつかのメモリセル１０と、いくつかのウェル電位設定セル２０が示されている。例えば符号２０−１で示される部分は、ウェル電位設定セル２０を示し、符号１０−１及び１０−２で示される部分はメモリセル１０を示す。
【００３５】
メモリセルアレイ１００では、ウェルＷ１（広義には第１のウェル）とウェルＷ２（広義には第２のウェル）が交互に配置されている。ウェルＷ１は例えばＮ型（広義には第１導電型）に形成され、ウェルＷ２は例えばＰ型（広義には第２導電型）に形成されている。また、ウェルＷ１、Ｗ２は、ウェルＷ１、Ｗ２間の境界線ＢＤＲ１、ＢＤＲ２が方向ＤＲ１に沿うように帯状に形成されている。
【００３６】
メモリセル１０−１には、ゲート電極用配線ＳＷＰＬ１（以下、サブワード線とも言う）、ゲート電極用配線ＧＰ１、ＧＰ２、第１の拡散領域ＤＦ１、第２の拡散領域ＤＦ２、第５の拡散領域ＤＦ５、第６の拡散領域ＤＦ６が形成されている。サブワード線ＳＷＰＬ１、ゲート電極用配線ＧＰ１、ＧＰ２は、例えば方向ＤＲ２に沿って延在形成されている。なお、サブワード線ＳＷＰＬ１は、方向ＤＲ２に沿って配列された複数のメモリセル１０を共通接続するが、これに限定されない。
【００３７】
ウェル電位設定セル２０−１には、ゲート電極用配線ＳＷＰＬ２、ゲート電極用配線ＧＰ３、ＧＰ４、第３の拡散領域ＤＦ３、第４の拡散領域ＤＦ４、第７の拡散領域ＤＦ７、第８の拡散領域ＤＦ８が形成されている。各ゲート電極用配線ＳＷＰＬ２、ＧＰ３及びＧＰ４は、メモリセル１０−１の各ゲート電極用配線ＳＷＰＬ１、ＧＰ１及びＧＰ２と同一形状に形成されている。また、ウェル電位設定セル２０の各拡散領域ＤＦ３、ＤＦ４、ＤＦ７及びＤＦ８は、メモリセル１０−１の各拡散領域ＤＦ１、ＤＦ２、ＤＦ５及びＤＦ６と同一形状に形成されている。
【００３８】
また、メモリセル１０−２にもサブワード線ＳＰＷＬ１、ゲート電極用配線ＧＰ１、ＧＰ２、第１の拡散領域ＤＦ１、第２の拡散領域ＤＦ２、第５の拡散領域ＤＦ５、第６の拡散領域ＤＦ６が形成されている。メモリセル１０−２の各ゲート電極用配線ＳＷＰＬ１、ＧＰ１、ＧＰ２、各拡散領域ＤＦ１、ＤＦ２、ＤＦ５及びＤＦ６は、メモリセル１０−２と他のメモリセル１０とが隣接する辺を中心軸として、他のメモリセル１０の各ゲート電極用配線及び各拡散領域と線対称となるように形成されている。ウェル電位設定セル２０の各ゲート電極用配線及び各拡散領域は、上記のように形成されたメモリセル１０−２の各ゲート電極用配線及び各拡散領域と同一形状に形成されても良い。なお、本実施形態では、ウェル電位設定セル２０−１の各ゲート電極用配線及び各拡散領域は、上記のように形成されたメモリセル１０−２の各ゲート電極用配線及び各拡散領域とも同一形状であるとする。
【００３９】
また、各ウェル電位設定セル２０に接続されるゲート電極用配線ＳＷＰＬ２は例えば電圧ＶＤＤに設定されるが、これに限定されない。例えば、ゲート電極用配線ＳＷＰＬ２を電圧ＶＳＳに設定しても良い。また、ゲート電極用配線ＳＷＰＬ２は、方向ＤＲ２に沿って配列された複数のウェル電位設定セル２０を共通接続するが、これに限定されない。
【００４０】
以下に、図４〜図９を参照しながらメモリセル１０−１とウェル電位設定セル２０−１のレイアウトパターンを説明する。
【００４１】
図４は、メモリセル１０−１のレイアウトパターンの一部を示す図である。説明を明解にするために図４では、ウェル、拡散領域及びポリシリコンで形成される配線が示されている。
【００４２】
メモリセル１０−１のセルサイズは、方向ＤＲ２に沿って長さＸ、方向ＤＲ１に沿って長さＹに設定され、長さＸは長さＹよりも長く設定される。メモリセル１０−１は、Ｎ型のウェルＷ１及びＰ型のウェルＷ２を含み、例えば２つのウェルＷ２にウェルＷ１が挟まれるようにウェルＷ１、Ｗ２が交互に配置されている。なお、ウェルＷ１とウェルＷ２の境界線ＢＤＲ１、ＢＤＲ２が直線状になるように各ウェルＷ１、Ｗ２は形成されている。
【００４３】
各ウェルＷ１、Ｗ２の上方には、サブワード線ＳＷＰＬ１が、長さＹで示される辺の中点を通るように形成され、方向ＤＲ２に沿って直線状に延在形成されている。サブワード線ＳＷＰＬ１は、例えばポリシリコンで形成される。
【００４４】
また、各ウェルＷ１、Ｗ２の上方であって、サブワード線ＳＷＰＬ１の方向ＤＲ１における一方側に、ゲート電極用配線ＧＰ１が方向ＤＲ２に沿って直線状に延在形成されている。サブワード線ＳＷＰＬ１の方向ＤＲ１における他方側には、ゲート電極用配線ＧＰ２が方向ＤＲ２に沿って直線状に延在形成されている。
【００４５】
また、ウェルＷ１には、第１の負荷トランジスタＬＴ１を形成するために、サブワード線ＳＷＰＬ１に対してゲート電極用配線ＧＰ１側に、方向ＤＲ１に沿って直線状になるように第１の拡散領域ＤＦ１が形成されている。さらに、第２の負荷トランジスタＬＴ２をウェルＷ１に形成するために、サブワード線ＳＷＰＬ１に対してゲート電極用配線ＧＰ２側に、方向ＤＲ１に沿って直線状になるように第２の拡散領域ＤＦ２が形成されている。また、二つのウェルＷ２のうち、一方のウェルＷ２には、第１のトランスファトランジスタＴＴ１及び第１の駆動トランジスタＤＴ１を形成するために、第３の拡散領域ＤＦ３が形成されている。また、他方のウェルＷ２には、第２のトランスファトランジスタＴＴ２及び第２の駆動トランジスタＤＴ２を形成するために、第４の拡散領域ＤＦ４が形成されている。なお、第１、第２の拡散領域ＤＦ１、ＤＦ２は、方向ＤＲ１に沿った直線Ｌ１上に形成されている。ここで、直線Ｌ１上に形成されているとは、直線Ｌ１を対称軸として線対称となるように各拡散領域ＤＦ１、ＤＦ２が形成されていることを意味する。
【００４６】
ウェルＷ１に形成された第１の拡散領域ＤＦ１にはイオンインプラにより、Ｐ型の拡散領域が形成されている。即ち、第１の拡散領域ＤＦ１に、ゲート電極用配線ＧＰ１の一部をゲート電極とした第１の負荷トランジスタＬＴ１のソース領域ＤＦ１−Ｓ、ドレイン領域ＤＦ１−Ｄが形成されている。同様に、ウェルＷ１に形成された第２の拡散領域ＤＦ２にはイオンインプラによりＰ型の拡散領域が形成されている。即ち、第２の拡散領域ＤＦ２に、ゲート電極用配線ＧＰ２の一部をゲート電極とした第２の負荷トランジスタＬＴ２のソース領域ＤＦ２−Ｓ、ドレイン領域ＤＦ２−Ｄが形成されている。
【００４７】
境界線ＢＤＲ１側のウェルＷ２に形成された第５の拡散領域ＤＦ５にはイオンインプラにより、Ｎ型拡散領域が形成されている。即ち、第５の拡散領域ＤＦ５に、ゲート電極用配線ＧＰ１の一部をゲート電極とした第１の駆動トランジスタＤＴ１のソース領域ＤＦ５−Ｓ、ドレイン領域ＤＲＮ１と、サブワード線ＳＷＰＬ１の一部をゲート電極とした第１のトランスファトランジスタＴＴ１のソース領域、ドレイン領域ＤＲＮ１が形成されている。
【００４８】
境界線ＢＤＲ２側のウェルＷ２に形成された第６の拡散領域ＤＦ６にはイオンインプラにより、Ｎ型拡散領域が形成されている。即ち、第６の拡散領域ＤＦ６に、ゲート電極用配線ＧＰ２の一部をゲート電極とした第２の駆動トランジスタＤＴ２のソース領域ＤＦ６−Ｓ、ドレイン領域ＤＲＮ２と、サブワード線ＳＷＰＬ１の一部をゲート電極とした第２のトランスファトランジスタＴＴ２のソース領域、ドレイン領域ＤＲＮ２が形成されている。
【００４９】
図５は、ウェル電位設定セル２０−１のウェル、拡散領域及びポリシリコンで形成される配線を示す図である。ウェル電位設定セル２０−１は、方向ＤＲ１に長さＹ、方向ＤＲ２に長さＸのサイズであり、メモリセル１０−１と同じサイズで形成されている。ウェル電位設定セル２０−１は、メモリセル１０−１と同様にウェルＷ１、Ｗ２を含み、ウェルＷ１に形成される第３、第４の拡散領域ＤＦ３、ＤＦ４を含む。第３、第４の拡散領域ＤＦ３、ＤＦ４は、それぞれメモリセル１０−１の第１、第２の拡散領域ＤＦ１、ＤＦ２と同一形状に形成されている。また、ウェル電位設定セル２０−１は、境界線ＢＤＲ１側のウェルＷ２に形成される第７の拡散領域ＤＦ７と、境界線ＢＤＲ２側のウェルＷ２に形成される第８の拡散領域ＤＦ８を含む。第７、第８の拡散領域ＤＦ７、ＤＦ８は、それぞれメモリセル１０−１の第５、第６の拡散領域ＤＦ５、ＤＦ６と同一形状に形成されている。また、ウェル電位設定セル２０−１は、メモリセル１０−１のサブワード線ＳＷＰＬ１と同一形状に形成されたゲート電極用配線ＳＷＰＬ２を含む。ゲート電極用配線ＳＷＰＬ２は例えばポリシリコンで形成されている。
【００５０】
ウェルＷ１に形成された第３の拡散領域ＤＦ３にはイオンインプラにより、その一部がＮ型の拡散領域に形成され、残りの部分がＰ型の拡散領域に形成されている。具体的には、第３の拡散領域のうち、拡散領域ＤＦ３−ＮはＮ型の拡散領域に形成され、拡散領域ＤＦ３−ＰはＰ型の拡散領域に形成されている。ウェル電位設定セル２０−１の拡散領域ＤＦ３−Ｎは、メモリセル１０−１の第１の負荷トランジスタＬＴ１のドレイン領域ＤＦ１−Ｄに対応する部分である。また、ウェル電位設定セル２０−１の拡散領域ＤＦ３−Ｐは、メモリセル１０−１の第１の負荷トランジスタＬＴ１のソース領域ＤＦ１−Ｓに対応する部分である。
【００５１】
ウェルＷ１に形成された第４の拡散領域ＤＦ４には、第３の拡散領域ＤＦ３と同様に、その一部がＮ型の拡散領域に形成され、残りの部分がＰ型の拡散領域に形成されている。具体的には、第４の拡散領域のうち、拡散領域ＤＦ４−ＮはＮ型の拡散領域に形成され、拡散領域ＤＦ４−ＰはＰ型の拡散領域に形成されている。ウェル電位設定セル２０−１の拡散領域ＤＦ４−Ｎは、メモリセル１０−１の第２の負荷トランジスタＬＴ２のドレイン領域ＤＦ２−Ｄに対応する部分である。また、ウェル電位設定セル２０−１の拡散領域ＤＦ４−Ｐは、メモリセル１０−１の第２の負荷トランジスタＬＴ２のソース領域ＤＦ２−Ｓに対応する部分である。
【００５２】
境界線ＢＤＲ１側のウェルＷ２に形成された第７の拡散領域ＤＦ７にはイオンインプラにより、その一部がＮ型の拡散領域に形成され、残りの部分がＰ型の拡散領域に形成されている。具体的には、第７の拡散領域のうち、拡散領域ＤＦ７−ＮはＮ型の拡散領域に形成され、拡散領域ＤＦ７−ＰはＰ型の拡散領域に形成されている。ウェル電位設定セル２０−１の拡散領域ＤＦ７−Ｎは、メモリセル１０−１の第１の駆動トランジスタＤＴ１のソース領域ＤＦ５−Ｓに対応する部分である。また、ウェル電位設定セル２０−１の拡散領域ＤＦ７−Ｐは、メモリセル１０−１の第１の駆動トランジスタＤＴ１のドレイン領域ＤＲＮ１に対応する部分である。
【００５３】
境界線ＢＤＲ２側のウェルＷ１に形成された第８の拡散領域ＤＦ８には、第７の拡散領域ＤＦ７と同様に、その一部がＮ型の拡散領域に形成され、残りの部分がＰ型の拡散領域に形成されている。具体的には、第８の拡散領域のうち、拡散領域ＤＦ８−ＮはＮ型の拡散領域に形成され、拡散領域ＤＦ８−ＰはＰ型の拡散領域に形成されている。ウェル電位設定セル２０−１の拡散領域ＤＦ８−Ｎは、メモリセル１０−１の第２の駆動トランジスタＤＴ２のソース領域ＤＦ６−Ｓに対応する部分である。また、ウェル電位設定セル２０−１の拡散領域ＤＦ８−Ｐは、メモリセル１０−１の第２の駆動トランジスタＤＴ２のドレイン領域ＤＲＮ２に対応する部分である。
【００５４】
図６は、メモリセル１０−１の上層の配線を説明するための図である。サブワード線ＳＷＰＬ１、ゲート電極用配線ＧＰ１、ＧＰ２が形成されているポリシリコン層の上層に配線ＭＷ１、ＭＷ２及びＡＬＡ１〜ＡＬＡ６が形成されている。配線ＭＷ１、ＭＷ２及びＡＬＡ１〜ＡＬＡ６は例えばアルミ等で形成された金属配線であるが、他の導体で形成されても良い。配線ＭＷ１、ＭＷ２は、図６からもわかるように、方向ＤＲ１に沿った配線部分と方向ＤＲ２に沿った配線部分から構成されたＴ字状の配線に形成されている。
【００５５】
配線ＭＷ１は、第１のトランスファトランジスタＴＴ１及び第１の駆動トランジスタＤＴ１のドレイン領域であるドレイン領域ＤＲＮ１と、第１の負荷トランジスタＬＴ１のドレイン領域ＤＦ１−Ｄと、ゲート電極用配線ＧＰ２とを共通接続する。第１のトランスファトランジスタＴＴ１及び第１の駆動トランジスタＤＴ１のドレイン領域ＤＲＮ１と配線ＭＷ１を接続するために、境界線ＢＤＲ１側のウェルＷ２にコンタクトＣＴ１が設けられている。第１の負荷トランジスタＬＴ１のドレイン領域ＤＦ１−Ｄと配線ＭＷ１を接続するために、コンタクトＣＴ２が設けられている。ゲート電極用配線ＧＰ２と配線ＭＷ１を接続するために、コンタクトＣＴ３が設けられている。即ち、コンタクトＣＴ３によって、配線ＭＷ１と、第２の負荷トランジスタＬＴ２及び第２の駆動トランジスタＤＴ２のゲート電極とが接続される。
【００５６】
配線ＭＷ２は、第２のトランスファトランジスタＴＴ２及び第２の駆動トランジスタＤＴ２のドレイン領域であるドレイン領域ＤＲＮ２と、第２の負荷トランジスタＬＴ２のドレイン領域ＤＦ２−Ｄと、ゲート電極用配線ＧＰ１とを共通接続する。第２のトランスファトランジスタＴＴ２及び第２の駆動トランジスタＤＴ２のドレイン領域ＤＲＮ２と配線ＭＷ２を接続するために、コンタクトＣＴ４が設けられている。第２の負荷トランジスタＬＴ２のドレイン領域ＤＲＰ２と配線ＭＷ２を接続するために、コンタクトＣＴ５が設けられている。ゲート電極用配線ＧＰ１と配線ＭＷ２を接続するために、コンタクトＣＴ６が設けられている。即ち、コンタクトＣＴ６によって、配線ＭＷ２と、第１の負荷トランジスタＬＴ１及び第１の駆動トランジスタＤＴ１のゲート電極とが接続される。
【００５７】
金属配線ＡＬＡ１は、コンタクトＣＴ１１によって、第５の拡散領域ＤＦ５に形成された第１のトランスファトランジスタＴＴ１のソース領域と接続されている。金属配線ＡＬＡ２は、コンタクトＣＴ１２によって、第２の拡散領域ＤＦ２に形成された第２の負荷トランジスタＬＴ２のソース領域ＤＦ２−Ｓと接続されている。金属配線ＡＬＡ３は、コンタクトＣＴ１３によって、第６の拡散領域ＤＦ６に形成された第２の駆動トランジスタＤＴ２のソース領域ＤＦ６−Ｓと接続されている。
【００５８】
金属配線ＡＬＡ４は、コンタクトＣＴ１４によって、第６の拡散領域ＤＦ６に形成された第２のトランスファトランジスタＴＴ２のソース領域と接続されている。金属配線ＡＬＡ５は、コンタクトＣＴ１５によって、第１の拡散領域ＤＦ１に形成された第１の負荷トランジスタＬＴ１のソース領域ＤＦ１−Ｓと接続されている。金属配線ＡＬＡ６は、コンタクトＣＴ１６によって、第５の拡散領域ＤＦ５に形成された第１の駆動トランジスタＤＴ１のソース領域ＤＦ５−Ｓと接続されている。
【００５９】
なお、配線ＭＷ１は配線ＭＷ１の１辺ＭＷ１−１が第１の境界線ＢＤＲ１の上方に位置するように形成され、配線ＭＷ２は配線ＭＷ２の１辺ＭＷ２−１が第２の境界線ＢＤＲ２の上方に位置するように形成されている。これにより、各境界線ＢＤＲ１、ＢＤＲ２を基準にして配線ＭＷ１、ＭＷ２をＴ字型に形成できるので、複雑な配線パターンのメモリセルよりも製造が容易になり、微細化に適する。
【００６０】
図７は、ウェル電位設定セル２０−１の上層の配線を説明するための図である。ウェル電位設定セル２０−１は、メモリセル１０−１の各配線ＡＬＡ１〜ＡＬＡ６と同様の配線ＡＬＡ１〜ＡＬＡ６が形成されている。ウェル電位設定セル２０−１の各配線ＡＬＡ１〜ＡＬＡ６にはメモリセル１０−１と同様にコンタクトＣＴ１２、ＣＴ１３、ＣＴ１５及びＣＴ１６が形成されている。但し、ウェル電位設定セル２０−１の配線ＡＬＡ１、ＡＬＡ４には、メモリセル１０−１のコンタクトＣＴ１１、ＣＴ１４に対応するコンタクトは形成されていない。ウェル電位設定セル２０−１のコンタクトＣＴ１２は、配線ＡＬＡ２と拡散領域ＤＦ４−Ｐとを電気的に接続し、同様にコンタクトＣＴ１５は配線ＡＬＡ５と拡散領域ＤＦ３―Ｐとを電気的に接続する。また、ウェル電位設定セル２０−１のコンタクトＣＴ１３は、配線ＡＬＡ３と拡散領域ＤＦ８−Ｎとを電気的に接続し、同様にコンタクトＣＴ１６は配線ＡＬＡ６と拡散領域ＤＦ７−Ｎとを電気的に接続する。
【００６１】
また、ウェル電位設定セル２０−１には配線ＡＬＡ２と配線ＡＬＡ５とを電気的に接続する配線ＡＬＡ９が形成されている。配線ＡＬＡ９には、配線ＡＬＡ９と拡散領域ＤＦ３−Ｎとを電気的に接続するウェル電位設定用コンタクトＰＣＴ１と、配線ＡＬＡ９と拡散領域ＤＦ４−Ｎとを電気的に接続するウェル電位設定用コンタクトＰＣＴ２が形成されている。即ち、各拡散領域ＤＦ３―Ｎ、ＤＦ４−Ｎは、配線ＡＬＡ２、ＡＬＡ５と電気的に接続されている。
【００６２】
また、ウェル電位設定セル２０−１には、メモリセル１０−１に形成されていたＴ字形の配線ＭＷ１、ＭＷ２の代わりにＬ字形の配線ＡＬＡ１０、ＡＬＡ１１が形成されている。配線ＡＬＡ１０にはメモリセル１０−１のコンタクトＣＴ１、ＣＴ３と同様のコンタクトＣＴ１、ＣＴ３が形成されている。同様に、配線ＡＬＡ１１には、メモリセル１０−１のコンタクトＣＴ４、ＣＴ６と同様のコンタクトＣＴ４、ＣＴ６が形成されている。具体的には、配線ＡＬＡ１０に形成されたコンタクトＣＴ１は、配線ＡＬＡ１０と拡散領域ＤＦ７−Ｐを電気的に接続し、コンタクトＣＴ３は配線ＡＬＡ１０とゲート電極用配線ＧＰ４を電気的に接続する。配線ＡＬＡ１１に形成されたコンタクトＣＴ４は、配線ＡＬＡ１１と拡散領域ＤＦ８−Ｐを電気的に接続し、コンタクトＣＴ６は配線ＡＬＡ１１とゲート電極用配線ＧＰ３を電気的に接続する。ウェル電位設定セル２０−１の各ウェルＷ２にはＰ型の拡散領域ＤＦ７−Ｐ、ＤＦ８−Ｐが形成されているため、配線ＡＬＡ１０、ＡＬＡ１１に供給された電圧がウェルＷ２に供給される。
【００６３】
また、ウェル電位設定セル２０−１には、配線ＡＬＡ３と配線ＡＬＡ１１とを電気的に接続する配線ＡＬＡ７と、配線ＡＬＡ６と配線ＡＬＡ１０とを電気的に接続する配線ＡＬＡ８が形成されている。
【００６４】
図８は、メモリセル１０−１の各配線ＡＬＡ１〜ＡＬＡ６が形成されている配線層の上層に形成されている配線を示す図である。各境界線ＢＤＲ３〜ＢＤＲ６は、メモリセル１０−１と、メモリセル１０−１に隣接する他のメモリセルとの境界線である。各配線ＡＬＢ１〜ＡＬＢ８は、同じ配線層に形成され、例えばアルミ等の金属で形成されている。配線ＡＬＢ１は、ホールＨＡ１によって、下層の配線ＡＬＡ１と接続される。即ち、配線ＡＬＢ１は、配線ＡＬＡ１を介して第５の拡散領域ＤＦ５に形成された第１のトランスファトランジスタＴＴ１のソース領域と接続されている。配線ＡＬＢ２は、ホールによって、下層の配線ＡＬＡ２と接続されている。即ち、配線ＡＬＢ２は、配線ＡＬＡ２を介して第２の拡散領域ＤＦ２に形成された第２の負荷トランジスタＬＴ２のソース領域ＤＦ２−Ｓと接続されている。配線ＡＬＢ３は、ホールＨＡ３によって、下層の配線ＡＬＡ３と接続されている。即ち、配線ＡＬＢ３は、配線ＡＬＡ３を介して第６の拡散領域ＤＦ６に形成された第２の駆動トランジスタＤＴ２のソース領域ＤＦ６−Ｓと接続されている。
【００６５】
配線ＡＬＢ４は配線の一部であり、該配線の残りの部分は境界線ＢＤＲ２側のウェルＷ２と隣接するメモリセルのうち配線ＡＬＢ４と接する側のメモリセルに形成されている配線ＡＬＢ６である。配線ＡＬＢ５は、ホールによって、下層の配線ＡＬＡ５と接続されている。即ち、配線ＡＬＢ５は、配線ＡＬＡ５を介して第１の拡散領域ＤＦ１に形成された第１の負荷トランジスタＬＴ１のソース領域ＤＦ１−Ｓと接続されている。配線ＡＬＢ６は、ホールＨＡ６によって、下層の配線ＡＬＡ６と接続されている。即ち、配線ＡＬＢ６は、配線ＡＬＡ６を介して第５の拡散領域ＤＦ５に形成された第１の駆動トランジスタＤＴ１のソース領域ＤＦ５−Ｓと接続されている。
【００６６】
配線ＡＬＢ７（広義にはメインワード線）は、下層のサブワード線ＳＷＰＬ１の上方に位置するように方向ＤＲ２に沿って直線状に形成されている。
【００６７】
配線ＡＬＢ８は、境界線ＢＤＲ２側のウェルＷ２と隣接するメモリセルのうち境界線ＢＤＲ４と接する側のメモリセルに形成された配線ＡＬＢ１に相当する配線であり、ホールＨＡ４によって、配線ＡＬＡ４と接続される。
【００６８】
各配線ＡＬＣ１〜ＡＬＣ５は、方向ＤＲ１に沿って、各配線ＡＬＢ１〜ＡＬＢ８の上層の配線としてに形成され、例えばアルミ等の金属で形成されている。配線ＡＬＣ１は、第１のビット線ＢＬ１として形成され、ホールＨＢ１によって、下層の配線ＡＬＢ１と接続される。即ち、配線ＡＬＣ１は、配線ＡＬＡ１、ＡＬＢ１を介して第５の拡散領域ＤＦ５に形成された第１のトランスファトランジスタＴＴ１のソース領域と接続されている。
【００６９】
配線ＡＬＣ２（広義には第１の電源供給線）は、ホールＨＢ２−１によって、下層の配線ＡＬＢ２と接続されている。即ち、配線ＡＬＣ２は、配線ＡＬＡ２、ＡＬＢ２を介して第２の拡散領域ＤＦ２に形成された第２の負荷トランジスタＬＴ２のソース領域ＤＦ２−Ｓと接続されている。また、配線ＡＬＣ２は、ホールＨＢ２−２によって、下層の配線ＡＬＢ５と接続されている。即ち、配線ＡＬＣ２は、配線ＡＬＡ５、ＡＬＢ５を介して第１の拡散領域ＤＦ１に形成された第１の負荷トランジスタＬＴ１のソース領域ＤＦ１−Ｓと接続されている。なお、配線ＡＬＣ２には電圧ＶＤＤが供給されるので、第１、第２の負荷トランジスタＬＴ１、ＬＴ２のソース領域ＤＦ１−Ｓ、ＤＦ２−Ｓに電圧ＶＤＤが供給される。即ち、配線ＡＬＣ２はメモリセル１０−１の第１、第２のインバータＩＮＶ１、ＩＮＶ２に電圧ＶＤＤを供給する配線として機能する。
【００７０】
配線ＡＬＣ３は、第２のビット線ＢＬ２として形成され、ホールＨＢ３によって、下層の配線ＡＬＢ８と接続されている。即ち、配線ＡＬＣ３は、配線ＡＬＢ８、ＡＬＡ４を介して第６の拡散領域ＤＦ６に形成された第２のトランスファトランジスタＴＴ２のソース領域と接続されている。
【００７１】
配線ＡＬＣ４は、ホールＨＢ４によって、下層の配線ＡＬＢ４と接続される。即ち、配線ＡＬＣ４は、配線ＡＬＢ４を介して、メモリセル１０−１と隣接するメモリセルのうち境界線ＢＤＲ６側のメモリセルに形成されている第１の駆動トランジスタＤＴ１のソース領域と接続されている。
【００７２】
配線ＡＬＣ５（広義には第２の電源供給線）は、ホールＨＢ５によって、下層の配線ＡＬＢ６と接続される。即ち、配線ＡＬＣ５は、配線ＡＬＡ６、ＡＬＢ６を介して第５の拡散領域ＤＦ５に形成された第１の駆動トランジスタＤＴ１のソース領域ＤＦ５−Ｓと接続されている。なお、配線ＡＬＣ４、ＡＬＣ５には電圧ＶＳＳ（例えば０Ｖ）が供給される。即ち、配線ＡＬＣ４、ＡＬＣ５はメモリセル１０−１の第１、第２のインバータＩＮＶ１、ＩＮＶ２に電圧ＶＳＳを供給する配線として機能する。
【００７３】
図９は、ウェル電位設定セル２０−１の各配線ＡＬＡ１〜ＡＬＡ６が形成されている配線層の上層に形成されている配線を示す図である。ウェル電位設定セル２０−１はメモリセル１０−１の各配線ＡＬＢ１〜ＡＬＢ８と同様の配線を含む。また、ウェル電位設定セル２０−１は、メモリセル１０−１の各ホールＨＢ１〜ＨＢ５と同様のホールを含む。なお、ウェル電位設定セル２０−１の配線ＡＬＢ７（広義にはウェル電位設定用配線ＰＬ）は、方向ＤＲ２に沿って直線状に形成されている。
【００７４】
また、ウェル電位設定セル２０−１には、配線ＡＬＢ２とウェル電位設定用配線ＰＬとを電気的に接続する配線ＡＬＢ９と、配線ＡＬＢ５とウェル電位設定用配線ＰＬとを電気的に接続する配線ＡＬＢ１０が形成されている。各配線ＡＬＢ９、ＡＬＢ１０は、方向ＤＲ１に沿って直線状に形成されている。
【００７５】
また、ウェル電位設定セル２０−１には、各配線ＡＬＢ１〜ＡＬＢ１０の上層の配線として、メモリセル１０−１の各配線ＡＬＣ１〜ＡＬＣ５と同様の配線が形成されている。
【００７６】
配線ＡＬＣ５は、ホールＨＢ５によって、下層の配線ＡＬＢ６と接続される。即ち、配線ＡＬＣ５は、配線ＡＬＢ６を介して配線ＡＬＡ６と接続される。配線ＡＬＡ６は、図７に示されるように配線ＡＬＡ８を介して配線ＡＬＡ１０と接続されている。即ち、配線ＡＬＣ５は、配線ＡＬＢ６、ＡＬＡ６、ＡＬＡ８、ＡＬＡ１０を介してＰ型の拡散領域ＤＦ７−Ｐと接続されている。なお、配線ＡＬＣ５には電圧ＶＳＳ（例えば０Ｖ）が供給される。これにより、ウェルＷ２には電圧ＶＳＳが供給される。即ち、ウェル電位設定セル２０−１は、配線ＡＬＣ５から供給された電圧をウェルＷ２に供給することができる。。
【００７７】
次に図１０〜図１１を参照しながら、メモリセル１０−１とウェル電位設定セル２０−１の断面構造を説明する。
【００７８】
図１０は、図８のメモリセル１０−１のＡ−Ａ断面を示す概略断面図である。図１０の境界線ＢＤＲ３とＢＤＲ４に挟まれた部分は、一つのメモリセル１０の断面を示す。配線層ＷＲＬ１には、配線ＡＬＡ２、ＡＬＡ５、ＭＷ１、ＭＷ２が形成されている。配線ＡＬＡ２は、コンタクトＣＴ１２を介して第２の負荷トランジスタＬＴ２のソース領域ＤＦ２−Ｓと接続されている。配線ＡＬＡ５は、コンタクトＣＴ１５を介して第１の負荷トランジスタＬＴ１のソース領域ＤＦ１−Ｓと接続されている。配線ＭＷ１は、コンタクトＣＴ２を介して第１の負荷トランジスタＬＴ１のドレイン領域ＤＦ１−Ｄと接続されている。配線ＭＷ２は、コンタクトＣＴ５を介して第２の負荷トランジスタＬＴ２のドレイン領域ＤＦ２−Ｄと接続されている。
【００７９】
配線層ＷＲＬ１の上層の配線層ＷＲＬ２には、配線ＡＬＢ２、ＡＬＢ５、ＡＬＢ７が形成されている。配線ＡＬＢ２はホールＨＡ２を介して、下層の配線層ＷＲＬ１に形成されている配線ＡＬＡ２と接続される。配線ＡＬＢ５はホールＨＡ５を介して、下層の配線層ＷＲＬ１に形成されている配線ＡＬＡ５と接続されている。配線ＡＬＢ７は、サブワード線ＳＷＰＬの上方に位置するように形成されている。
【００８０】
配線層ＷＲＬ２の上層の配線層ＷＲＬ３には、配線ＡＬＣ２が形成されている。配線ＡＬＣ２はホールＨＢ２−１を介して、下層の配線層ＷＲＬ２に形成されている配線ＡＬＢ２と接続されている。また、配線ＡＬＣ２はホールＨＢ２−２を介して、下層の配線層ＷＲＬ２に形成されている配線ＡＬＢ５と接続されている。
【００８１】
配線ＡＬＣ２には例えば電圧ＶＤＤが供給される。即ち、第１、第２の負荷トランジスタＬＴ１、ＬＴ２の各ソース領域ＤＦ１−Ｓ、ＤＦ２−Ｓに、例えば電圧ＶＤＤが供給される。言い換えると、図２の第１、第２のインバータ回路ＩＮＶ１、ＩＮＶ２に例えば電圧ＶＤＤが供給される。
【００８２】
図１１は、図９のウェル電位設定セル２０−１のＢ−Ｂ断面を示す概略断面図である。図１１の境界線ＢＤＲ３とＢＤＲ４に挟まれた部分は、一つのウェル電位設定セル２０−１の断面を示す。配線層ＷＲＬ１には、配線ＡＬＡ２、ＡＬＡ５、ＡＬＡ９が形成されている。配線ＡＬＡ２は、コンタクトＣＴ１２を介して拡散領域ＤＦ４−Ｐと接続されている。配線ＡＬＡ５は、コンタクトＣＴ１５を介して拡散領域ＤＦ３−Ｐと接続されている。配線ＡＬＡ９は、ウェル電位設定用コンタクトＰＣＴ１を介して拡散領域ＤＦ３―Ｎと接続されている。また、配線ＡＬＡ９はウェル電位設定用コンタクトＰＣＴ２を介して拡散領域ＤＦ４―Ｎと接続されている。なお、配線ＡＬＡ９は配線ＡＬＡ２と配線ＡＬＡ５を電気的に接続するように形成されている。
【００８３】
配線層ＷＲＬ１の上層の配線層ＷＲＬ２には、配線ＡＬＢ２、ＡＬＢ５、ＡＬＢ９、ＡＬＢ１０及びウェル電位設定用配線ＰＬ（配線ＡＬＢ７）が形成されている。配線ＡＬＢ２はホールＨＡ２を介して、下層の配線層ＷＲＬ１に形成されている配線ＡＬＡ２と接続される。配線ＡＬＢ５はホールＨＡ５を介して、下層の配線層ＷＲＬ１に形成されている配線ＡＬＡ５と接続されている。配線ＡＬＢ７は、ゲート電極用配線ＳＷＰＬ２の上方に位置するように形成されている。なお、配線ＡＬＢ９、ＡＬＢ１０は、配線ＡＬＢ２、ＡＬＢ５及びウェル電位設定用配線ＰＬ（ＡＬＢ７）を電気的に接続するように形成されている。
【００８４】
配線層ＷＲＬ２の上層の配線層ＷＲＬ３には、配線ＡＬＣ２が形成されている。配線ＡＬＣ２はホールＨＢ２−１を介して、下層の配線層ＷＲＬ２に形成されている配線ＡＬＢ２と接続されている。また、配線ＡＬＣ２はホールＨＢ２−２を介して、下層の配線層ＷＲＬ２に形成されている配線ＡＬＢ５と接続されている。
【００８５】
配線ＡＬＣ２には例えば電圧ＶＤＤが供給される。また、ウェル電位設定用配線ＰＬには例えば電圧ＶＤＤが供給される。即ち、配線ＡＬＣ２及びウェル電位設定用配線ＰＬから供給された電圧ＶＤＤは、配線ＡＬＡ２、ＡＬＡ５及びＡＬＡ９に供給される。Ｎ型のウェルＷ１には、拡散領域ＤＦ３、ＤＦ４の一部に形成されたＮ型の拡散領域ＤＦ３―Ｎ、ＤＦ４−Ｎが形成されているため、配線ＡＬＡ９に供給された電圧ＶＤＤはコンタクトＰＣＴ１、ＰＣＴ２を介してウェルＷ１に供給される。このような構造によって、ウェル電位設定セル２０−１は、ウェルの電位を設定できる。
【００８６】
また、配線ＡＬＡ２、ＡＬＡ５及びＡＬＡ９は分けて符号が付されているが、本実施形態では一体の配線として形成されているが、これに限定されない。配線ＡＬＢ２、ＡＬＢ５、ＡＬＢ９、ＡＬＢ１０及びウェル電位設定用配線ＰＬについても同様である。
【００８７】
なお、本実施形態では、配線ＡＬＣ１〜ＡＬＣ５等は、配線ＡＬＢ１〜ＡＬＢ８等の上層の配線として形成されているが、これに限定されない。例えば、配線ＡＬＢ１〜ＡＬＢ８等が、配線ＡＬＣ１〜ＡＬＣ５等等の上層の配線として形成されてもよい。
【００８８】
図１２は、メモリセルアレイ１００の一部を示す図である。図１２は、メモリセルアレイ１００でのメモリセル１０の配置を説明するために、一部の配線が省略されている。メモリセルアレイ１００では、複数のメモリセル１０が方向ＤＲ２に沿って配置されている。メモリセル１０と隣接するメモリセルのうち境界線ＢＤＲ３又はＢＤＲ４側のメモリセルは、その配線等のレイアウトが例えば境界線ＢＤＲ５（または境界線ＢＤＲ６）を対称軸として線対称となるように形成されている。図１２に、各メモリセル１０の配置を簡略化して示す。文字“Ｆ”は、メモリセルの向きを示し、例えばメモリセル１０−４は、その状態を示すために文字“Ｆ”は左右が反転されて示されている。図１２に示されるように、方向ＤＲ２ではメモリセルは同じ向きになるように形成されている。例えば方向ＤＲ２に沿って配列されたメモリセル１０で、メモリセル１０−３と同じラインに形成されたメモリセル１０−５は、メモリセル１０−３と同じ向きになるように形成されている。また、メモリセル１０−４と同じラインに形成されたメモリセル１０−６は、メモリセル１０−２と同じ向きになるように形成されている。
【００８９】
上記のようにメモリセルアレイ１００には複数のメモリセル１０が形成されている。ウェル電位設定セル２０は、ゲート電極用配線及び拡散領域をメモリセル１０と同一形状に形成できるため、自由に配置することができる。例えば、図１２のメモリセル１０−３、１０−５の位置にウェル電位設定セル２０に形成しても良いし、メモリセル１０−４、１０−６の位置にウェル電位設定セル２０に形成しても良い。このようにウェル電位設定セル２０を自由に配置しても他のメモリセル１０のレイアウトやセルの形状に影響を与えないため、歩留まりを低下させることなく、プロセスの微細化に適する。
【００９０】
図１３は、メモリセルアレイ１００とウェル電位設定セル２０を示す図である。メモリセル１０は省略されている。各電源供給線ＰＳ（配線ＡＬＣ２）には例えば電圧ＶＤＤが供給され、各ウェル電位設定用配線ＰＬにも電圧ＶＤＤが供給される。電源供給線ＰＳ及びウェル電位設定用配線ＰＬに供給される電圧ＶＤＤは、同一の電源から供給されているが、これに限定されない。例えば、電源供給線ＰＳ及びウェル電位設定用配線ＰＬに供給される電圧ＶＤＤは異なる電源から供給されても良い。図１３のように複数のウェル電位設定セル２０を形成することで、各メモリセル１０のウェルの電位を安定させることができるのでメモリセル１０の動作を安定化することができる。
【００９１】
２．効果
以下に、ウェル電位設定セル２０の効果を説明する。図３によると、メモリセル１０−１とウェル電位設定セル２０−１の各拡散領域及び各ゲート電極用配線が同一形状で形成されている。即ち、ウェル電位設定セル２０−１の各拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８と各ゲート電極用配線ＧＰ３、ＧＰ４、ＳＷＰＬ２は、メモリセル１０−１を形成するときと同様に形成することができる。
【００９２】
メモリセル１０の動作を安定させるために、メモリセルアレイ１００には基板電位を供給する複数のセルを設ける。しかしながら、微細化されたメモリセルアレイ１００にメモリセル１０と異なる形状の素子を設けるとパーターンの連続性が崩れ、製造が難しくなり生産の歩留まり低下を生じさせる。
【００９３】
そこで本実施形態では、拡散領域とゲート電極用配線においては、ウェル電位設定セル２０−１は、メモリセル１０−１と同一形状で形成できるため、全体として同じ特性の素子を配列することができる。メモリセルアレイ１００に、メモリセル１０とは異なる形状の素子を形成すると、製造工程の微細化に伴い、各素子のばらつきが目立ち、結果として生産の歩留まり低下を生じさせる。この点、本実施形態では、ウェル電位設定セル２０−１の拡散領域及びゲート電極用配線が、メモリセル１０−１の拡散領域及びゲート電極用配線と同一形状に形成されているため、微細化が進んでも、ウェル電位設定セル２０−１が形成されたことによる影響を防止することができる。
【００９４】
例えば、ウェル電位設定セル２０にはゲート電極用配線ＳＷＰＬ２が形成されているが、ウェル電位設定セル２０にゲート電極用配線ＳＷＰＬ２を形成しない場合は、パターンの連続性が崩れ、形状が変化するため、素子のばらつきに起因してウェル電位設定セル２０に隣接するメモリセル１０の特性が、他のメモリセル１０の特性と異なってしまう可能性がある。これは、微細化が進むとさらに顕著となる。即ち、ゲート電極用配線ＳＷＰＬ２を形成することで、ウェル電位設定セル２０に隣接するメモリセル１０と、他のメモリセル１０との特性のばらつきを緩和することができる。
【００９５】
なお、ウェル電位設定セル２０の各拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８は、その一部がＮ型に形成され、残りの部分がＰ型に形成されているが、このような構成はメモリセル１０の拡散領域を形成する際のイオンインプラで形成できるため、容易に形成することができる。
【００９６】
また、メモリセルアレイ１００の各メモリセル１０及び各ウェル電位設定セル２０に形成されている各配線、各拡散領域等は直線的に形成され、複雑な形状には形成されていない。これにより、微細化された場合であっても、所望の形状と大幅に異なる形状に製造されてしまうことを抑止することができ、生産の歩留まりを向上させることができる。
【００９７】
また、各ウェル電位設定セル２０は、一つのセルで例えば電圧ＶＤＤ及び電圧ＶＳＳの複数の電圧をウェルに供給することができる。このため、供給する電圧の種類毎に電位供給するための領域を形成する必要が無くなり、メモリセルアレイ１００のレイアウトサイズが大きくなってしまうことを防ぐことができる。
【００９８】
なお、ウェル電位設定セル２０のゲート電極用配線ＳＷＰＬ２は、例えば電圧ＶＤＤに接続されている。これにより、ゲート電極用配線ＳＷＰＬ２がフローティング状態にならず、基板との間のゲート酸化膜破壊を防止できる。また、ゲート電極用配線ＳＷＰＬ２を例えば電圧ＶＳＳに設定しても良い。
【００９９】
また、各ウェル電位設定セル２０は、電源供給線ＰＳ（配線ＡＬＣ２）から供給される電圧ＶＤＤと、ウェル電位設定用配線ＰＬから供給される電圧ＶＤＤをウェル電位設定セル２０が形成されたウェルＷ１に供給する。図１３にも示されるように各電源各電源供給線ＰＳと各ウェル電位設定用配線ＰＬは、各ウェル電位設定セル２０で接続され、供給線ＰＳと各ウェル電位設定用配線ＰＬが網目状に配置されている。即ち、各ウェル電位設定セル２０に接続されている各電源供給線ＰＳと各ウェル電位設定用配線ＰＬの配線抵抗を大幅に小さくできる。
【０１００】
また、ウェル電位設定セル２０の各配線ＡＬＡ１〜ＡＬＡ６、ＡＬＢ１〜ＡＬＢ８は、メモリセル１０の配線と同様の配線であるため、ウェル電位設定セル２０はメモリセル１０の配線に少し変更を加えることで形成できる。
【０１０１】
図１４（Ａ）〜図１２（Ｃ）は、メモリセル１０のサブワード線ＳＷＰＬにシリサイドを形成するための不純物打ち込み領域を示す。符号ＳＷＰＬ１−１は、サブワード線ＳＷＰＬ１のうち、ウェルＷ１に形成される部分を示し、符号ＳＷＰＬ１−２は境界線ＢＤＲ１側のウェルＷ２に形成される部分を示し、符号ＳＷＰＬ１−３は境界線ＢＤＲ２側のウェルＷ２に形成される部分を示す。
【０１０２】
本実施形態では、メモリセル１０のサブワード線ＳＷＰＬ１にシリサイドを形成することで、サブワード線ＳＷＰＬ１の低抵抗化を図っている。シリサイドを形成する際に、サブワード線ＳＷＰＬ１に不純物を打ち込む。例えば、サブワード線ＳＷＰＬの部分ＳＷＰＬ１−２、ＳＷＰＬ１−３に不純物を打ち込む際には、図１４（Ａ）に示されるように部分ＳＷＰＬ１−２、ＳＷＰＬ１−３の他にはみ出し部分ＳＲ３（広義には第３のはみ出し部分）、はみ出し部分ＳＲ４（広義には第４のはみ出し部分）にも不純物が打ち込まれる。サブワード線ＳＷＰＬ１の部分ＳＷＰＬ１−２、ＳＷＰＬ１−３には、部分ＳＷＰＬ１−２、ＳＷＰＬ１−３が例えばＮ型（広義には第１導電型）半導体となるような不純物が打ち込まれる。
【０１０３】
また、例えば、サブワード線ＳＷＰＬ１の部分ＳＷＰＬ１に不純物を打ち込む際には、図１４（Ｂ）に示されるように部分ＳＷＰＬ１の他にはみ出し部分ＳＲ１（広義には第１のはみ出し部分）、はみ出し部分ＳＲ２（広義には第２のはみ出し部分）にも不純物が打ち込まれる。サブワード線ＳＷＰＬ１の部分ＳＷＰＬ１−１には、部分ＳＷＰＬ１−１が例えばＰ型（広義には第２導電型）半導体となるような不純物が打ち込まれる。
【０１０４】
上述のように、サブワード線ＳＷＰＬ１の各部分ＳＷＰＬ１−１、ＳＷＰＬ１−２、ＳＷＰＬ１−３に不純物が打ち込まれると、図１４（Ｃ）に示されるようにはみ出し部分ＳＲ１〜ＳＲ４にＮ型半導体を構成する不純物及びＰ型半導体を構成する不純物が打ち込まれることになり、サブワード線ＳＷＰＬ１で不純物が打ち込まれていない部分が無いことになる。これにより、サブワード線ＳＷＰＬ１にシリサイドを十分に形成することができる。
【０１０５】
比較例として、例えば、各ウェルＷ１、Ｗ２の境界線ＢＤＲ１、ＢＤＲ２に合わせて、サブワード線ＳＷＰＬ１に不純物が打ち込まれ、上述のようなはみ出し部分ＳＲ１〜ＳＲ４が形成されない場合があるが、この比較例ではサブワード線ＳＷＰＬ１が高抵抗化してしまう可能性がある。この場合、不純物を打ち込むために、各ウェルＷ１、Ｗ２の境界線ＢＤＲ１、ＢＤＲ２に合わせてマスクが形成されるが、図１５の符号Ｅに示されるように、マスクずれ等によって、不純物が打ち込まれない領域が生じてしまう場合がある。符号Ｅで示されるような不純物が打ち込まれない領域はシリサイド化されにくいため、サブワード線ＳＷＰＬ１上のシリサイドが不均一・不連続な膜に形成されてしまう。これは、細線効果によって、サブワード線ＳＷＰＬ１の高抵抗化を引き起こしてしまう。
【０１０６】
この点、本実施形態では、上述のようにはみ出し部分ＳＲ１〜ＳＲ４が形成されるため、サブワード線ＳＷＰＬ上のシリサイドに不連続な部分が形成されないのでサブワード線ＳＷＰＬ１の高抵抗化を抑制することができる。なお、本実施形態では、メモリセル１０の各トランジスタのゲート、ソース、ドレインがサリサイド構造に形成されるが、これに限定されない。
【０１０７】
なお、上述のはみ出し部分ＳＲＡ１〜ＳＲ４を、ウェル電位設定セル２０のゲート電極用配線ＳＷＰＬ２に形成しても良い。
【０１０８】
図１６は、メモリセル１０のレイアウトによる作用効果を説明するための図である。図１６は、説明の簡略化のため配線等の一部が省略されている。
【０１０９】
メモリセル１０のサブワード線ＳＷＰＬ１は、方向ＤＲ２に沿って直線状に形成されている。これは、サブワード線ＳＷＰＬ１を複雑な形状に湾曲させた場合に比べて、サブワード線ＳＷＰＬ１の長さを短くすることができるので、サブワード線ＳＷＰＬ１の高抵抗化を緩和できる。半導体記憶装置において、微細化されることでメモリセル１０のアレイ数が増大し、接続されるサブワード線ＳＷＬの長さが長くなると、この効果はさらに大きくなる。また、微細化されると、複雑な形状の部分を所望の形状どおりに形成するのが難しい。その点、本実施形態では、サブワード線ＳＷＰＬ１を直線状に形成することで、複雑な形状部分を減らすことができ、メモリセル１０の微細化に適する。
【０１１０】
メモリセル１０の各ウェルＷ１、Ｗ２は、その境界線ＢＤＲ１、ＢＤＲ２が直線状になるように形成されている。これにより、メモリセル１０の複雑な形状部分を減らすことができ、メモリセル１０の微細化に適する。例えば各境界線ＢＤＲ１、ＢＤＲ２に沿って配置された配線ＭＷ１、ＭＷ２が単純なＴ字型になるため、形成しやすくなり、加工不良等による歩留まりの低下を緩和できる。
【０１１１】
第１、第２の拡散領域ＤＦ１、ＤＦ２は、方向ＤＲ１に沿った直線Ｌ１上に形成されている。これにより、第１、第２の拡散領域ＤＦ１、ＤＦ２を直線的に形成できるので、メモリセル１０の幅Ｘを短くすることができる。また、第１、第２の拡散領域ＤＦ１、ＤＦ２を直線的に形成できるので、コンタクトＣＴ２、ＣＴ５を正しい位置に形成しやすくなる。
【０１１２】
また、配線ＭＷ１、ＭＷ２は、中心点ＭＰを中心点として点対称となるように形成されている。中心点ＭＰは、例えばメモリセル１０のサブワード線ＳＷＰＬ１の中央点であるが、これに限定されない。上述により、対称性が良く、安定動作が可能である。
【０１１３】
また、配線ＭＷ１の１辺ＭＷ１−１と配線ＭＷ２の１辺ＭＷ２−２の符号１１で示される距離Ｄ１は、デザインルール上の最小単位の長さである。同様に、配線ＭＷ２の１辺ＭＷ２−１と配線ＭＷ１の１辺ＭＷ１−２の符号１２で示される距離Ｄ１は、デザインルール上の最小単位の長さである。このように配線ＭＷ１、ＭＷ２を配置することで、メモリセル１０の幅Ｘを短くすることができ、メモリセル１０のセルサイズを小さくすることができる。
【０１１４】
また、符号１１に示される第１の拡散領域ＤＦ１のサブワード線ＳＷＰＬと対向する辺Ｓ１とサブワード線ＳＷＰＬとの距離Ｄ１は、デザインルール上の最小単位の長さである。同様に、符号１２に示される第２の拡散領域ＤＦ２のサブワード線ＳＷＰＬと対向する辺Ｓ２（広義には、第２の拡散領域の第２の負荷トランジスタのドレインとなる領域の端辺のうちのサブワード線と対向する辺）とサブワード線ＳＷＰＬとの距離Ｄ１は、デザインルール上の最小単位の長さである。例えば、第１、第２の負荷トランジスタＬＴ１、ＬＴ２のサイズは、デザインルール上の最小の長さで形成される。これらにより、メモリセル１０のＤＲ１方向の長さＹがデザインルール上のミニマムのサイズとなり、メモリセル１０のＤＲ１方向のサイズを小さくすることができる。また、メモリセル１０の長さＹを小さくすることができるので、例えばビット線ＢＬ１、ＢＬ２の長さを短くすることができ、メモリセル１０の動作速度を高めることが可能となる。
【０１１５】
また、本実施形態では、メモリセル１０の各コンタクトＣＴ１、ＣＴ２、ＣＴ４、ＣＴ５、ＣＴ１１〜ＣＴ１６は、各金属配線ＡＬＡ１〜ＡＬＡ６が形成されている配線層と各拡散領域ＤＦ１、ＤＦ２、ＤＦ５、ＤＦ６とを接続するコンタクトである。また、各コンタクトＣＴ３、ＣＴ６は各金属配線ＡＬＡ１〜ＡＬＡ６が形成されている配線層と各ゲート電極用配線ＧＰ１、ＧＰ２とを接続するコンタクトであり、全てのコンタクトを同一工程で形成できる。即ち、本実施形態のメモリセル１０では、従来例に比べて、製造工程においてマスクの数を減らすことができ、製造コスト削減の効果を奏する。
【０１１６】
なお、上述された内容において、同一形状、同様の配線等で示される同一、同様等の表現は、完全な同一に限定するものではなく、各対象物に多少の相違がある場合も含むこととする。
【０１１７】
また、本実施形態では、メモリセルアレイ１００の各ウェルＷ１、Ｗ２間の境界線ＢＤＲ１、ＢＤＲ２が方向ＤＲ１沿って直線状になるように、各ウェルＷ１、Ｗ２が形成されているが、各境界線ＢＤＲ１、ＢＤＲ２が方向ＤＲ２に沿って直線状になるように各ウェルＷ１、Ｗ２が形成されたメモリセルアレイの場合にも適用できる。また、本実施形態のメモリセル１０は、長さＸが長さＹよりも長くなるように形成されているが、逆に長さＸが長さＹよりも短くなるように形成されたメモリセルにも適用できる。
【０１１８】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【図面の簡単な説明】
【０１１９】
【図１】本実施形態の半導体記憶装置のメモリセルアレイを示す図。
【図２】本実施形態のメモリセルの回路図。
【図３】本実施形態のメモリセルアレイの各拡散領域、サブワード線及びゲート電極用配線のレイアウトパターンを示す図。
【図４】本実施形態のメモリセルの各拡散領域、サブワード線及びゲート電極用配線のレイアウトパターンを示す図。
【図５】本実施形態のウェル電位設定セルの各拡散領域、サブワード線及びゲート電極用配線のレイアウトパターンを示す他の図。
【図６】本実施形態のメモリセルの各配線のレイアウトパターンを示す図。
【図７】本実施形態のウェル電位設定セルの各配線のレイアウトパターンを示す図。
【図８】本実施形態のメモリセルの各配線のレイアウトパターンを示す他の図。
【図９】本実施形態のウェル電位設定セルの各配線のレイアウトパターンを示す図。
【図１０】図８のＡ−Ａ断面を示す断面図。
【図１１】図９のＢ−Ｂ断面を示す断面図。
【図１２】本実施形態のメモリセルアレイの一部を示す図。
【図１３】本実施形態のメモリセルアレイとウェル電位設定セルを示す図。
【図１４】図１４（Ａ）は、本実施形態のサブワード線に不純物が打ち込まれる際の打ち込み領域を示す図。図１４（Ｂ）は、本実施形態のサブワード線に不純物が打ち込まれる際の打ち込み領域を示す他の図。図１４（Ｃ）は、本実施形態のサブワード線のはみ出し部分を示めす図。
【図１５】はみ出し部分が設けられていない比較例の不純物打ち込み領域を示す図。
【図１６】本実施形態のメモリセルの配線を示す他の図。
【符号の説明】
【０１２０】
１０  メモリセル、２０  ウェル電位設定セル、１００  メモリセルアレイ、
ＡＬＢ７  メインワード線、ＡＬＣ４〜ＡＬＣ５  第２の電源供給線、
ＢＤＲ１〜ＢＤＲ２  境界線、ＢＬ１  第１のビット線、ＢＬ２  第２のビット線、
ＤＦ１  第１の拡散領域、ＤＦ１−Ｄ  第１の負荷トランジスタのドレイン領域、
ＤＦ１−Ｓ  第１の負荷トランジスタのソース領域、ＤＦ２  第２の拡散領域、
ＤＦ２−Ｄ  第２の負荷トランジスタのドレイン領域、
ＤＦ２−Ｓ  第２の負荷トランジスタのソース領域、ＤＦ３  第３の拡散領域、
ＤＦ４  第４の拡散領域、ＤＦ５  第５の拡散領域、
ＤＦ５−Ｓ  第１の駆動トランジスタのソース領域、ＤＦ６  第６の拡散領域、
ＤＦ６−Ｓ  第２の駆動トランジスタのソース領域、ＤＦ７  第７の拡散領域、
ＤＦ８  第８の拡散領域、ＤＲ１  第１の方向、ＤＲ２  第２の方向、
ＤＲＮ１  第１の駆動トランジスタのドレイン領域、
ＤＲＮ２  第２の駆動トランジスタのドレイン領域、ＤＴ１  第１の駆動トランジスタ、ＤＴ２  第２の駆動トランジスタ、ＧＰ１〜ＧＰ４  ゲート電極用配線、
ＩＮ１  第１のインバータの入力ノード、ＩＮ２  第２のインバータの入力ノード、
ＩＮＶ１  第１のインバータ回路、ＩＮＶ２  第２のインバータ回路、
ＬＴ１  第１の負荷トランジスタ、ＬＴ２  第２の負荷トランジスタ、
ＭＷＬ  メインワード線、ＯＵＴ１  第１のインバータの出力ノード、
ＯＵＴ２  第２のインバータの出力ノード、ＰＬ  ウェル電位設定用配線、
ＰＳ  第１の電源供給線、ＳＷＰＬ１  サブワード線、ＳＷＰＬ２  ゲート電極用配線、
ＴＴ１  第１のトランスファトランジスタ、ＴＴ２  第２のトランスファトランジスタ、
ＶＤＤ  第１の電源、ＶＳＳ  第２の電源、Ｗ１  第１のウェル、Ｗ２  第２のウェル
【図１】
2006114683.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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