(57)【要約】【課題】ＳＯＩ基板の表層部に高耐圧で特性変動が抑制された回路素子が形成されてなり、安価に製造することのできる半導体装置およびその製造方法を提供する。【解決手段】埋め込み酸化膜３を有するＳＯＩ構造半導体基板１２の主面側である第１半導体層１の表層部に、ｐ導電型拡散領域６とｎ導電型拡散領域７，７ａを有する回路素子が形成されてなる半導体装置１００であって、第１半導体層１の表面から埋め込み酸化膜３に達するトレンチであって、埋め込み酸化膜３に沿ってトレンチ幅が鍔状に広げられた側溝部５ｍを有してなる側溝部付きトレンチ５ｍが形成され、ｐ導電型拡散領域６とｎ導電型拡散領域７，７ａの少なくともいずれか一方の拡散領域が、側溝部５ｍの上方に配置されてなる半導体装置１００とする。【選択図】        図１
2006100544.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側である第１半導体層の表層部に、ｐ導電型拡散領域とｎ導電型拡散領域を有する回路素子が形成されてなる半導体装置であって、
前記第１半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、埋め込み酸化膜に沿ってトレンチ幅が鍔状に広げられた側溝部を有してなる側溝部付きトレンチが形成され、
前記ｐ導電型拡散領域とｎ導電型拡散領域の少なくともいずれか一方の拡散領域が、前記側溝部の上方に配置されてなることを特徴とする半導体装置。
【請求項２】
前記側溝部が、空洞であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記側溝部に、誘電体が埋め込まれてなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１半導体層が、低濃度ｎ導電型半導体層であり、
当該第１半導体層より不純物濃度が高い前記ｎ導電型拡散領域が、前記側溝部の上方に配置されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１半導体層が、低濃度ｎ導電型半導体層であり、
前記ｐ導電型拡散領域が、前記側溝部の上方に配置され、
前記側溝部付きトレンチの側壁に沿って、前記ｐ導電型拡散領域より不純物が高い、高濃度ｐ導電型拡散領域が形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記側溝部付きトレンチが、複数個形成され、
前記ｐ導電型拡散領域とｎ導電型拡散領域の各拡散領域が、それぞれ、前記複数個の側溝部付きトレンチにおける側溝部の上方に配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記側溝部付きトレンチが、複数個形成され、
前記複数個の側溝部付きトレンチにおける各側溝部が、互いに連結されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記回路素子が、
前記第１半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、前記側溝部を有さない第１トレンチにより、周囲から絶縁分離されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記回路素子が、ダイオードであることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記回路素子が、ＭＯＳ型トランジスタであることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体装置が、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる高耐圧ＩＣであり、
前記回路素子が、前記レベルシフト回路におけるＭＯＳ型トランジスタであり、
前記ＭＯＳ型トランジスタのドレインである前記ｎ導電型拡散領域が、前記側溝部の上方に配置されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体装置が、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる高耐圧ＩＣであり、
前記回路素子が、前記レベルシフト回路におけるＭＯＳ型トランジスタであり、
前記ＭＯＳ型トランジスタのチャネルである前記ｐ導電型拡散領域が、前記側溝部の上方に配置され、
前記側溝部付きトレンチの側壁に沿って、前記ｐ導電型拡散領域より不純物が高い、高濃度ｐ導電型拡散領域が形成されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１３】
前記回路素子の耐圧が、１２００Ｖ以上であることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側である第１半導体層の表層部に、ｐ導電型拡散領域とｎ導電型拡散領域を有する回路素子が形成され、
前記第１半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、埋め込み酸化膜に沿ってトレンチ幅が鍔状に広げられた側溝部を有してなる側溝部付きトレンチが形成され、
前記ｐ導電型拡散領域とｎ導電型拡散領域の少なくともいずれか一方の拡散領域が、前記側溝部の上方に配置されてなる半導体装置の製造方法であって、
前記側溝部付きトレンチ形成のためのマスク開口径を適宜設定し、ドライエッチングにより、前記側溝部付きトレンチを一工程で形成することを特徴とする半導体装置の製造方法。
【請求項１５】
前記回路素子が、
前記第１半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、前記側溝部を有さない第１トレンチにより、周囲から絶縁分離されてなり、
前記第１トレンチと前記側溝部付きトレンチを形成するためのエッチングを、同一工程により行うことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１半導体層上に、層間絶縁膜が形成されてなり、
前記側溝部付きトレンチの形成を、前記層間絶縁膜の形成後に行うことを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側である第１半導体層の表層部に、ｐ導電型拡散領域とｎ導電型拡散領域を有する回路素子が形成されてなる半導体装置およびその製造方法に関するもので、特に高耐圧が要求される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）構造半導体基板の主面側である第１半導体層の表層部に、ｐ導電型拡散領域とｎ導電型拡散領域を有する回路素子が形成されてなる半導体装置およびその製造方法が、例えば、特開２００４−６５５５号公報（特許文献１）およびＩＳＰＳＤ（International Symposium on Power Semiconductor Devices & ICs）’０４発表資料：三菱電機（非特許文献１）に開示されている。
【０００３】
図９に、特許文献１に開示されている従来の半導体装置（高耐圧ＩＣ）を示す。
【０００４】
図９に示す半導体装置（高耐圧ＩＣ）９１は、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が設けられてなる半導体装置であって、ＧＮＤ基準回路の形成領域と浮遊基準回路およびレベルシフト回路の形成領域の分離には、ｐｎ接合分離が用いられている。
【０００５】
図９のｐｎ接合分離を用いた高耐圧ＩＣ９１では、分離に用いるｐｎ接合の各々に接合容量が存在して一種のコンデンサが形成されるので、このコンデンサに急峻に変化する電圧が印加されると、充電電流（変位電流）がｐｎ接合の接合面全面に流れる。当該充電電流は、図中に示す寄生トランジスタＰＴｒ１，２を動作させ、回路の誤動作や素子破壊を引き起こす場合が有る。
【０００６】
一方、図１０に、ＳＯＩ基板とトレンチ分離を用いた誘電体分離構造の従来の半導体装置（高耐圧ＩＣ）を示す。
【０００７】
図１０に示す半導体装置（高耐圧ＩＣ）９２には、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１０の主面側である半導体層１に、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより絶縁（誘電体）分離されている。このため、図９に示すｐｎ接合分離を用いた高耐圧ＩＣ９１と異なり、寄生トランジスタ動作は起きない。
【０００８】
図１０に示す高耐圧ＩＣ９２のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要である。図１０に示したレベルシフト回路形成領域のＭＯＳ型トランジスタからなる回路素子ＬＴｒは、耐圧を確保するため、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造をとっている。
【０００９】
図１１は、レベルシフト回路に印加される高電圧と耐圧の関係を説明する図である。図１１に示すように、レベルシフト回路における高電圧は、ＭＯＳ型トランジスタＬＴｒのドレイン（Ｄ）に印加される。図１１のＭＯＳ型トランジスタＬＴｒでは、横方向（Ｌ）の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、ドレイン下部における縦方向（Ｖ）の耐圧については、ドレイン（Ｄ）とグランド（ＧＮＤ）間にかかる高電圧を、ドレイン（Ｄ）から埋め込み酸化膜３の間における低濃度の半導体層１と埋め込み酸化膜３で分圧して、半導体層１における電界を緩和させる。しかしながらこの縦方向（Ｖ）の耐圧確保については、ウェハ（ＳＯＩ基板）１０の反りや加工時間の関係で達成できる埋め込み酸化膜の上限が４μｍ程度であり、デバイスを形成するのに必要な半導体層１の厚さが数μｍ〜２０μｍ程度あるため、耐圧確保は６００Ｖが限界となっている。このため、図１０および図１１に示すレベルシフト回路のＭＯＳ型トランジスタＬＴｒでは、４００Ｖ電源系や電気自動車などで要求される１２００Ｖの耐圧は、確保することができない。
【００１０】
一方、図１２に、非特許文献１に開示されている半導体装置（高耐圧ＩＣ）９３を示す。
【００１１】
図１２に示す高耐圧ＩＣ９３では、ＳＯＩ構造半導体基板１１の主面側である半導体層１の表層部に回路素子を形成した後に、裏面から耐圧が必要な部位のみを選択的にエッチングし、シリコーンラダーポリマー（ＰＶＳＱ）からなる誘電体膜２ａを埋め込んでいる。これにより、４μｍ程度の薄い埋め込み酸化膜３を実効的には厚くしたのと同様の効果が得られ、半導体層１にかかる電圧を低減して、高耐圧を実現するものである。
【特許文献１】特開２００４−６５５５号公報
【非特許文献１】ＩＳＰＳＤ’０４発表資料：三菱電機
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１２に示す半導体装置９３は、誘電体膜２ａを埋め込むことで６００Ｖ以上の高耐圧確保が期待できる。しかしながら、上記裏面側の支持基板２における選択エッチングは、加工量が大きく、長い加工時間が必要で、製造コストが大きく増大する。また、上記裏面側の選択エッチングは、回路素子形成後に行われるため、裏面加工に伴って半導体層１における応力が変化し、半導体層１に形成される回路素子の特性が変動し易い。
【００１３】
そこで本発明は、ＳＯＩ基板の表層部に高耐圧で特性変動が抑制された回路素子が形成されてなり、安価に製造することのできる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側である第１半導体層の表層部に、ｐ導電型拡散領域とｎ導電型拡散領域を有する回路素子が形成されてなる半導体装置であって、前記第１半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、埋め込み酸化膜に沿ってトレンチ幅が鍔状に広げられた側溝部を有してなる側溝部付きトレンチが形成され、前記ｐ導電型拡散領域とｎ導電型拡散領域の少なくともいずれか一方の拡散領域が、前記側溝部の上方に配置されてなることを特徴としている。
【００１５】
前記側溝部は、例えば請求項２に記載のように空洞とすることもできるし、請求項３に記載のように誘電体が埋め込まれてなるようにすることもできる。
【００１６】
上記半導体装置において、前記回路素子の断面におけるｐ導電型拡散領域とｎ導電型拡散領域の横方向の耐圧は、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造により確保することができる。一方、前記回路素子の断面におけるｐ導電型拡散領域もしくはｎ導電型拡散領域の縦方向の耐圧については、回路素子に印加される高電圧を、第１半導体層と埋め込み酸化膜で分圧させる。ここで上記半導体装置においては、埋め込み酸化膜に沿って形成された空洞もしくは誘電体が埋め込まれてなるトレンチの側溝部によって、４μｍ程度の薄い埋め込み酸化膜を実効的に厚くしたのと同様の効果が得られる。従って、埋め込み酸化膜と側溝部における電圧の分圧割合が大きくなり、第１半導体層にかかる電圧を低減して、高耐圧の回路素子を実現することができる。尚、上記側溝部による耐圧向上効果に関しては、側溝部を誘電率が小さい空洞とすることが好ましい。一方、構造的な安定性の面では、側溝部に誘電体が埋め込まれてなることが好ましい。
【００１７】
上記側溝部は、ＳＯＩ構造半導体基板の主面側の第１半導体層に形成するものであり、エッチング加工量が小さく、短時間で加工することができる。また、後述するように、上記側溝部付きトレンチの形成は、回路素子を周囲から絶縁分離するトレンチの形成工程を用いて、同時に形成することができる。このため、当該半導体装置の製造コストを抑制することができる。
【００１８】
また、上記側溝部付きトレンチは回路素子の形成前に形成することができ、エッチング加工量も小さいため、加工に伴う第１半導体層の応力変化を抑制することができ、第１半導体層に形成される回路素子の特性変動も抑制することができる。
【００１９】
以上のようにして、上記半導体装置は、ＳＯＩ基板の表層部に高耐圧で特性変動が抑制された回路素子が形成されてなり、安価に製造することのできる半導体装置とすることができる。
【００２０】
請求項４に記載の発明は、前記第１半導体層が、低濃度ｎ導電型半導体層であり、当該第１半導体層より不純物濃度が高い前記ｎ導電型拡散領域が、前記側溝部の上方に配置されてなることを特徴としている。
【００２１】
ｎ導電型のＳＯＩ基板（第１半導体層）を用いる場合には、回路素子の構成要素であるｎ導電型拡散領域を上記側溝部上に配置することで、高耐圧のツェナーダイオードや高耐圧のＮチャネルＭＯＳ型トランジスタを形成することができる。
【００２２】
請求項５に記載の発明は、前記第１半導体層が、低濃度ｎ導電型半導体層であり、前記ｐ導電型拡散領域が、前記側溝部の上方に配置され、前記側溝部付きトレンチの側壁に沿って、前記ｐ導電型拡散領域より不純物が高い、高濃度ｐ導電型拡散領域が形成されてなることを特徴としている。
【００２３】
ｎ導電型のＳＯＩ基板（第１半導体層）を用いる場合には、回路素子の構成要素であるｐ導電型拡散領域を上記側溝部上に配置して、側溝部付きトレンチの側壁に沿って高濃度ｐ導電型拡散領域を形成することで、ＲＥＳＵＲＦ（REduced SURFace electric field）構造やダブル−ＲＥＳＵＲＦ構造の高耐圧のＮチャネルＭＯＳ型トランジスタを形成することができる。
【００２４】
請求項６に記載のように、上記半導体装置においては、前記側溝部付きトレンチを複数個形成して、前記ｐ導電型拡散領域とｎ導電型拡散領域の各拡散領域が、それぞれ、前記複数個の側溝部付きトレンチにおける側溝部の上方に配置されてなるようにしてもよい。また、請求項７に記載のように、前記側溝部付きトレンチを複数個形成する場合には、前記複数個の側溝部付きトレンチにおける各側溝部が互いに連結されてなるようにしてもよい。これにより、前記回路素子の耐圧をより高めることができる。
【００２５】
請求項８に記載のように、前記回路素子は、前記第１半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、前記側溝部を有さない第１トレンチにより、周囲から絶縁分離されてなることが好ましい。また、前記側溝部付きトレンチを、前記回路素子を周囲から絶縁分離のするためのトレンチとして用いることもできる。
【００２６】
請求項９と請求項１０に記載のように、前記回路素子は、例えば、ダイオードもしくはＭＯＳ型トランジスタとすることができる。従って、上記半導体装置は、高耐圧のダイオードもしくは高耐圧のＭＯＳ型トランジスタが形成された半導体装置とすることができる。
【００２７】
特に請求項１１に記載のように、上記半導体装置は、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる高耐圧ＩＣに好適であり、この場合には、前記回路素子が前記レベルシフト回路におけるＭＯＳ型トランジスタであり、前記ＭＯＳ型トランジスタのドレインである前記ｎ導電型拡散領域が、前記側溝部の上方に配置されてなることが好ましい。
【００２８】
これにより、高電圧が印加されるレベルシフト回路のＭＯＳ型トランジスタにおいて、ドレインの断面における縦方向の耐圧を向上することができる。
【００２９】
また請求項１２に記載のように、上記高耐圧ＩＣのレベルシフト回路におけるＭＯＳ型トランジスタは、前記ＭＯＳ型トランジスタのチャネルである前記ｐ導電型拡散領域が、前記側溝部の上方に配置され、前記側溝部付きトレンチの側壁に沿って、前記ｐ導電型拡散領域より不純物が高い、高濃度ｐ導電型拡散領域が形成されてなることが好ましい。
【００３０】
これにより、高電圧が印加されるレベルシフト回路のＭＯＳ型トランジスタを、ＲＥＳＵＲＦ構造やダブル−ＲＥＳＵＲＦ構造とすることができ、当該ＭＯＳ型トランジスタの断面における横方向の耐圧を向上することができる。
【００３１】
請求項１３に記載のように、上記半導体装置は、前記回路素子の耐圧が１２００Ｖ以上必要な場合にも好適である。
【００３２】
請求項１４〜１６に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００３３】
請求項１４に記載の発明は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側である第１半導体層の表層部に、ｐ導電型拡散領域とｎ導電型拡散領域を有する回路素子が形成され、前記第１半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、埋め込み酸化膜に沿ってトレンチ幅が鍔状に広げられた側溝部を有してなる側溝部付きトレンチが形成され、前記ｐ導電型拡散領域とｎ導電型拡散領域の少なくともいずれか一方の拡散領域が、前記側溝部の上方に配置されてなる半導体装置の製造方法であって、前記側溝部付きトレンチ形成のためのマスク開口径を適宜設定し、ドライエッチングにより、前記側溝部付きトレンチを一工程で形成することを特徴としている。
【００３４】
上記側溝部付きトレンチ形成においては、所定開口径のマスクとドライエッチングを用いることで、エッチング中のトレンチ先端が埋め込み酸化膜に到達した際に、埋め込み酸化膜表面でエッチングイオンの帯電現象を意図的に発生させることができる。この帯電したイオンにより、トレンチ内に入射してきたエッチングイオンを埋め込み酸化膜に沿った水平方向に反発させ、埋め込み酸化膜に沿って側溝部を形成することができる。このようにして、上記側溝部付きトレンチを一工程で形成することができ、当該製造方法によれば上記半導体装置の製造コストを低減することができる。
【００３５】
請求項１５に記載のように、前記回路素子が、前記第１半導体層の表面から前記埋め込み酸化膜に達するトレンチであって、前記側溝部を有さない第１トレンチにより、周囲から絶縁分離されてなる場合には、所定開口径のマスクとドライエッチングを用いて、トレンチ幅によるエッチングレートの違いを利用し、前記第１トレンチと前記側溝部付きトレンチを形成するためのエッチングを、同一工程により行うことができる。従って、これによっても、上記半導体装置の製造コストを低減することができる。
【００３６】
前記側溝部付きトレンチの形成は、回路素子の形成前に行うことが可能であるが、請求項１６に記載のように、回路素子の形成後に前記第１半導体層上に層間絶縁膜が形成され、前記側溝部付きトレンチの形成を、前記層間絶縁膜の形成後に行うことも可能である。
【００３７】
尚、請求項１４〜１６に記載の製造方法に製造される半導体装置の作用効果については上記したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【００３８】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３９】
図１（ａ），（ｂ）は、本発明における半導体装置の一例で、図１（ａ）は、半導体装置１００の模式的な上面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａにおける模式的な断面図である。
【００４０】
図１（ａ），（ｂ）に示す半導体装置１００は、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１２の主面側である第１半導体層１の表層部に、ｐ導電型拡散領域６とｎ導電型拡散領域７，７ａを有する回路素子が形成されてなる半導体装置である。第１半導体層１は、低濃度ｎ導電型半導体層（ｎ−）である。半導体装置１００に形成されている回路素子はダイオードで、ｐ導電型拡散領域６（ｐ）をアノード（Ａ）とし、第１半導体層１より不純物濃度が高いｎ導電型拡散領域７（ｎ），７ａ（ｎ＋）をカソード（Ｃ）としている。
【００４１】
図１（ｂ）において、符号４ｓは、回路素子を周囲から絶縁分離のするための第１トレンチ４の側壁絶縁膜である。また、符号６ａは、トレンチ４の側壁絶縁膜４ｓに沿って形成された、ｐ導電型拡散領域６より不純物が高い高濃度ｐ導電型拡散領域（ｐ＋）である。尚、図１（ａ）では、簡単化のために、高濃度ｐ導電型拡散領域６ａの図示を省略している。
【００４２】
図１（ａ），（ｂ）の半導体装置１００では、第１半導体層１の表面から埋め込み酸化膜３に達するトレンチであって、埋め込み酸化膜３に沿ってトレンチ幅が鍔状に広げられた側溝部５ｍを有してなる側溝部付きトレンチ５が形成されている。図１（ａ）では、側溝部５ｍの先端５ｍｔの位置を、太い点線で示してある。側溝部付きトレンチ５の側溝部５ｍは、空洞であってもよいし、誘電体を埋め込んでもよい。また、半導体装置１００では、ダイオードのカソードであるｎ導電型拡散領域７，７ａが、側溝部付きトレンチ５の側溝部５ｍの上方に配置されている。
【００４３】
図１（ａ），（ｂ）の半導体装置１００では、回路素子の断面におけるｐ導電型拡散領域６とｎ導電型拡散領域７，７ａの横方向の耐圧は、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造により確保することができる。一方、回路素子の断面におけるｐ導電型拡散領域６とｎ導電型拡散領域７，７ａの縦方向の耐圧については、回路素子に印加される高電圧を、第１半導体層１と埋め込み酸化膜３で分圧させる。ここで半導体装置１００においては、埋め込み酸化膜３に沿って形成された空洞もしくは誘電体が埋め込まれてなるトレンチ５の側溝部５ｍによって、４μｍ程度の薄い埋め込み酸化膜３を実効的に厚くしたのと同様の効果が得られる。従って、埋め込み酸化膜３と側溝部５ｍにおける電圧の分圧割合が大きくなり、第１半導体層１にかかる電圧を低減して、高耐圧の回路素子を実現することができる。このようにして、半導体装置１００に形成された回路素子は、高耐圧のツェナーダイオードとして使用することができる。尚、側溝部５ｍによる耐圧向上効果に関しては、側溝部を誘電率が小さい空洞とすることが好ましい。一方、構造的な安定性の面では、側溝部に誘電体が埋め込まれてなることが好ましい。特に、上記半導体装置は、回路素子の耐圧が１２００Ｖ以上必要な場合にも好適である。
【００４４】
図１（ａ），（ｂ）の半導体装置１００における側溝部付きトレンチ５は、マスク開口径を適宜設定し、ドライエッチングにより一工程で形成する。図２に、上記ドライエッチングを用いた一工程での側溝部付きトレンチ５の形成原理を示す。
【００４５】
図２は、トレンチ５のエッチング中における反応モデルを示している。図２に示すように、上記側溝部付きトレンチ５の形成においては、所定開口径のＮＳＧ等からなるマスクとドライエッチングを用いることで、エッチング中のトレンチ先端が埋め込み酸化膜３に到達した際に、埋め込み酸化膜３の表面でエッチングイオンの帯電現象を意図的に発生させることができる。この帯電したイオンにより、トレンチ５内に入射してきたエッチングイオンを埋め込み酸化膜３に沿った水平方向に反発させ、埋め込み酸化膜３に沿って側溝部５ｍを形成することができる。
【００４６】
上記エッチングは、高アスペクトトレンチ加工特有のチャージング異常を利用したものである。第１半導体層１の厚さが数μｍ〜数１０μｍに対して、側溝部付きトレンチ５のマスク開口径も数μｍ〜１０数μｍとする。エッチング条件としては、例えば、ＥＣＲなど高密度プラズマを利用し、基板温度を−２０℃以下の低温にして、反応ガスをＳＦ６とＯ２とする。高アスペクトトレンチ加工においては、トレンチマスク材の酸化膜（ＮＳＧ：ＳｉＯ２）に電子が帯電し、被エッチング材である第１半導体層（Ｓｉ）に到達した正イオンを中和する電子が、トレンチ５の先端まで到達できない。このため、トレンチ５の先端（底）で、正イオンが帯電する。低アスペクトトレンチ加工では、プラズマ中の電子が同時に照射されるため、イオンは中和されて、このような帯電は起こらない。特に、高アスペクトトレンチ加工で且つ表面がＳｉＯ２のような絶縁膜のマスクで覆われている場合に、埋め込み酸化膜３表面のイオンの帯電がより顕在化する。埋め込み酸化膜３表面で正イオンが帯電すると、入射イオンは埋め込み酸化膜３近傍で電気的な反発力により曲げられる。これによって、トレンチ５の底部において、埋め込み酸化膜３に沿った第１半導体層（Ｓｉ）１の選択的なサイドエッチング現象が発生し、側溝部５ｍが形成される。
【００４７】
このようにして、上記側溝部付きトレンチ５を一工程で形成することができる。従って、上記製造方法によれば、図１（ａ），（ｂ）に示す半導体装置１００の製造コストを低減することができる。
【００４８】
図１（ａ），（ｂ）の半導体装置１００におけるトレンチ５の側溝部５ｍは、ＳＯＩ構造半導体基板１２の主面側の第１半導体層１に形成するものであり、図１２の半導体装置９３に較べて、エッチング加工量が小さく、短時間で加工することができる。また、後述するように、側溝部付きトレンチ５の形成は、回路素子を周囲から絶縁分離するトレンチ４の形成工程を用いて、同時に形成することができる。このため、半導体装置１００の製造コストを抑制することができる。
【００４９】
また、半導体装置１００における側溝部付きトレンチ５は、ｐ導電型拡散領域６とｎ導電型拡散領域７，７ａを有する回路素子の形成前に形成することができ、エッチング加工量も小さいため、加工に伴う第１半導体層１の応力変化を抑制することができる。このため、第１半導体層１に形成される回路素子の特性変動も抑制することができる。
【００５０】
以上のようにして、図１（ａ），（ｂ）に示す半導体装置１００は、ＳＯＩ基板１２の表層部に高耐圧で特性変動が抑制された回路素子が形成されてなり、安価に製造することのできる半導体装置とすることができる。
【００５１】
図１（ａ），（ｂ）に示す半導体装置１００は、回路素子としてダイオードが形成された半導体装置であったが、同様の構造を用いて、回路素子をＭＯＳ型トランジスタとすることもできる。
【００５２】
図３は、回路素子としてＭＯＳ型トランジスタが形成された本発明における別の半導体装置の例で、半導体装置１０１の模式的な断面図である。図３の半導体装置１０１の上面図については、図１（ａ）と同様であり、記載を省略した。
【００５３】
図３に示す半導体装置１０１も、図１（ｂ）に示す半導体装置１００と同様に、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１２の主面側である第１半導体層１の表層部に、ｐ導電型拡散領域６とｎ導電型拡散領域７，７ａを有する回路素子が形成されてなる半導体装置である。一方、図１（ｂ）の半導体装置１００に形成されている回路素子はダイオードであったが、図３の半導体装置１０１に形成されている回路素子はＮチャネルＭＯＳ型トランジスタである。図３の半導体装置１０１では、ｐ導電型拡散領域６上にゲート電極８が形成されると共に、ｐ導電型拡散領域６の内部に高濃度ｎ導電型拡散領域６ｂが形成され、２つの高濃度ｎ導電型拡散領域６ｂ，７ａが、それぞれソース（Ｓ）とドレイン（Ｄ）となっている。
【００５４】
図３の半導体装置１０１においても、図１（ｂ）の半導体装置１００と同様に、側溝部付きトレンチ５が形成されており、ＮチャネルＭＯＳ型トランジスタのドレインであるｎ導電型拡散領域７，７ａが、側溝部付きトレンチ５の側溝部５ｍの上方に配置されている。従って、図１（ｂ）の半導体装置１００と同様にして、高耐圧の回路素子を実現することができ、図３の半導体装置１０１に形成された回路素子は、高耐圧のＮチャネルＭＯＳ型トランジスタとして使用することができる。
【００５５】
図１（ａ），（ｂ）に示す半導体装置１００では、回路素子のｎ導電型拡散領域７，７ａが側溝部付きトレンチ５の側溝部５ｍの上方に配置されていたが、回路素子のｐ導電型拡散領域を側溝部付きトレンチの側溝部の上方に配置しても効果的である。
【００５６】
図４は、回路素子のｐ導電型拡散領域が側溝部の上方に配置された本発明における別の半導体装置の例である。図４（ａ）は、半導体装置１０２の模式的な上面図である。また、図４（ｂ）は、図４（ａ）のＢ−Ｂ断面における製造途中の半導体装置を示す図であり、図４（ｃ）は、製造された半導体装置１０２のＢ−Ｂにおける模式的な断面図である。
【００５７】
図４（ａ）〜（ｃ）に示す半導体装置１０２も、図１（ａ），（ｂ）に示す半導体装置１００と同様に、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１２の主面側である第１半導体層１の表層部に、ｐ導電型拡散領域６とｎ導電型拡散領域７ａを有する回路素子が形成されてなる半導体装置である。一方、図１（ａ），（ｂ）の半導体装置１００では、回路素子のｎ導電型拡散領域７，７ａが側溝部付きトレンチ５の側溝部５ｍの上方に配置されていたが、図４（ａ）〜（ｃ）の半導体装置１０２では、回路素子のｐ導電型拡散領域６が側溝部付きトレンチ５の側溝部５ｍの上方に配置されている。また、半導体装置１０２では、側溝部付きトレンチ５の側壁に沿って、ｐ導電型拡散領域６（ｐ）より不純物が高い、高濃度ｐ導電型拡散領域６ａ（ｐ＋）が形成されている。図４（ｂ）に示すように、高濃度ｐ導電型拡散領域６ａは、ドライエッチングにより側溝部付きトレンチ５を形成した後、側溝部付きトレンチ５の側壁からｐ導電型の不純物を拡散させることにより、形成することができる。尚、半導体装置１０２では、側溝部付きトレンチ５が、回路素子を周囲から絶縁分離のするためのトレンチにもなっている。
【００５８】
図４（ａ），（ｃ）に示す半導体装置１０２は、第１半導体層１（ｎ−）の表層部にｐ導電型拡散領域６（ｐ）が形成され、埋め込み酸化膜３上の第１半導体層１の下層部に高濃度ｐ導電型拡散領域６ａ（ｐ＋）が形成された、いわゆるＲＥＳＵＲＦ（REduced SURFace electric field）構造となっている。また、第１半導体層１の表層部に形成されたｐ導電型拡散領域６をｎ導電型拡散領域７ａ（ｎ＋）に向かって横方向に伸ばして、ダブル−ＲＥＳＵＲＦ構造とすることもできる。このようにＲＥＳＵＲＦ構造もしくはダブル−ＲＥＳＵＲＦ構造とした回路素子では、図１１で説明した横方向（Ｌ）の耐圧を向上することができ、高耐圧の回路素子とすることができる。尚、半導体装置１０２における回路素子は、ダイオードであっても、ゲート電極やｐ導電型拡散領域６の内部に高濃度ｎ導電型拡散領域が形成されたＮチャネルＭＯＳ型トランジスタであってもよい。
【００５９】
図１１，４に示す半導体装置１００〜１０２では、いずれも、側溝部付きトレンチ５の側溝部５ｍの上方に、ｐ導電型拡散領域６またはｎ導電型拡散領域７，７ａのどちらか一方の拡散領域が配置されていた。これに限らず、側溝部付きトレンチの側溝部の上方に、ｐ導電型拡散領域とｎ導電型拡散領域の両方の拡散領域を配置するようにしてもよい。
【００６０】
図５は、側溝部の上方にｐ導電型拡散領域とｎ導電型拡散領域の両方の拡散領域が配置された本発明における別の半導体装置の例である。図５（ａ）は、半導体装置１０３の模式的な上面図であり、図５（ｂ）は、図５（ａ）のＣ−Ｃにおける模式的な断面図である。
【００６１】
図５（ａ），（ｂ）に示す半導体装置１０３では、回路素子のｎ導電型拡散領域７，７ａが側溝部付きトレンチ５ａの側溝部５ａｍの上方に配置されており、回路素子のｐ導電型拡散領域６が側溝部付きトレンチ５ｂの側溝部５ｂｍの上方に配置されている。また、半導体装置１０３では、各側溝部５ａｍ，５ｂｍの先端５ａｍｔ，５ｂｍｔが、図５（ａ）に示すように図の左右方向において、互いに連結されている。尚、図中の符号５ａｓ，５ｂｓは、それぞれ側溝部付きトレンチ５ａ，５ｂの側壁絶縁膜である。
【００６２】
図５（ａ），（ｂ）の半導体装置１０３についても、図１１の半導体装置１００，１０１と同様にして回路素子の断面における縦方向の耐圧をより高めることができ、図４の半導体装置１０２と同様にして回路素子の断面における横方向の耐圧をより高めることができる。尚、半導体装置１０３における回路素子は、ダイオードであっても、ゲート電極やｐ導電型拡散領域６の内部に高濃度ｎ導電型拡散領域が形成されたＮチャネルＭＯＳ型トランジスタであってもよい。また、回路素子の断面における横方向の耐圧をより高める場合には、図４の半導体装置１０２と同様に、ＲＥＳＵＲＦ構造もしくはダブル−ＲＥＳＵＲＦ構造の回路素子とする。
【００６３】
以上のようにして、図５（ａ），（ｂ）に示す半導体装置１０３についても、高耐圧の回路素子が形成された半導体装置とすることができる。
【００６４】
図１（ａ），（ｂ）に示す半導体装置１００では、回路素子を周囲から絶縁分離のするために、第１半導体層１の表面から埋め込み酸化膜３に達するトレンチであって、側溝部を有さない第１トレンチ４が形成されている。図１（ａ），（ｂ）に示す半導体装置１００は、第１トレンチ４を側溝部付きトレンチ５のエッチングを別工程で行った半導体装置であるが、第１トレンチ４と側溝部付きトレンチ５のエッチングを同一工程で行うこともできる。
【００６５】
図６は、第１トレンチと側溝部付きトレンチのエッチングを同一工程で行った本発明における別の半導体装置の例である。図６（ａ）は、半導体装置１０４の模式的な上面図であり、図６（ｂ）は、図６（ａ）のＤ−Ｄにおける模式的な断面図である。
【００６６】
図１（ａ），（ｂ）に示す半導体装置１００と図６（ａ），（ｂ）に示す半導体装置１０４を比較してわかるように、２つの半導体装置１００，１０４は、側溝部付きトレンチ５の幅を異にしている。
【００６７】
図６（ａ），（ｂ）の半導体装置１０４における第１トレンチ４と側溝部付きトレンチ５の同時エッチングは、トレンチ幅によるエッチングレートの違いを利用したものである。
【００６８】
図７に、上記ドライエッチングによるトレンチ幅とエッチングレートの関係を示す。図７の結果より、トレンチ幅が大きくなるほど、エッチングレートが増大する。従って、側溝部付きトレンチ５のマスク開口径を第１トレンチ４のマスク開口径より大きくして、先に側溝部付きトレンチ５の先端が埋め込み酸化膜３に達するようにし、第１トレンチ４の先端が埋め込み酸化膜３に達する間に、側溝部付きトレンチ５のサイドエッチングを行う。これにより、第１トレンチ４と側溝部付きトレンチ５を同じエッチング工程で同時に形成することができる。
【００６９】
従って、図６（ａ），（ｂ）の半導体装置１０４は、図１（ａ），（ｂ）の半導体装置１００に較べて、製造コストを低減することができる。
【００７０】
図１（ａ），（ｂ）に示す半導体装置１００は、回路素子を形成する前に側溝部付きトレンチ５を形成した。しかしながらこれに限らず、回路素子の形成後に側溝部付きトレンチ５を形成することもできる。
【００７１】
図８は、回路素子の形成後に側溝部付きトレンチを形成する本発明における別の半導体装置の例である。図８（ａ）と図８（ｂ）に、それぞれ、は、製造途中の半導体装置と製造された半導体装置の模式的な断面図を示す。
【００７２】
図８（ａ），（ｂ）に示す半導体装置１０５において、符号９は回路素子の形成後にＳＯＩ基板１２の第１半導体層１上に形成された層間絶縁膜で、半導体装置１０５では、側溝部付きトレンチ５の形成を、層間絶縁膜９を形成した後で行っている。尚、半導体装置１０５における回路素子のｎ導電型拡散領域７は、側溝部付きトレンチ５の形成前に予め形成しておいてもよいが、側溝部付きトレンチ５のエッチング後に、側壁から拡散させて形成してもよい。
【００７３】
以上示した高耐圧の回路素子を有する半導体装置１００〜１０５は、図１０に示した低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる高耐圧ＩＣに好適である。この場合には、上記高耐圧の回路素子がレベルシフト回路におけるＭＯＳ型トランジスタとなるように、図１０のＭＯＳ型トランジスタのドレイン（Ｄ）であるｎ導電型拡散領域（ｎ＋）が、側溝部の上方に配置されてなるようにする。これにより、高電圧が印加されるレベルシフト回路のＭＯＳ型トランジスタにおいて、ドレインの断面における縦方向の耐圧を向上することができる。
【００７４】
また、上記高耐圧ＩＣのレベルシフト回路におけるＭＯＳ型トランジスタにおいては、図４の半導体装置１０２と同様に、図１０のＭＯＳ型トランジスタのチャネルであるｐ導電型拡散領域が側溝部の上方に配置され、側溝部付きトレンチの側壁に沿って高濃度ｐ導電型拡散領域が形成されてなることが好ましい。これにより、高電圧が印加されるレベルシフト回路のＭＯＳ型トランジスタを、ＲＥＳＵＲＦ構造やダブル−ＲＥＳＵＲＦ構造とすることができ、当該ＭＯＳ型トランジスタの断面における横方向の耐圧を向上することができる。
【００７５】
（他の実施形態）
上記実施形態の半導体装置１００〜１０５は、いずれも、第１半導体層１がｎ導電型のＳＯＩ構造半導体基板１２を用いた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、ｐ導電型のＳＯＩ構造半導体基板を用いた半導体装置であってもよい。尚、この場合には、上記実施形態において示した各図の導電型がすべて逆転する。
【図面の簡単な説明】
【００７６】
【図１】本発明における半導体装置の一例で、（ａ）は半導体装置の模式的な上面図であり、（ｂ）は（ａ）のＡ−Ａにおける模式的な断面図である。
【図２】トレンチエッチング中における反応モデルを示す図である。
【図３】本発明における別の半導体装置の例で、半導体装置の模式的な断面図である。
【図４】本発明における別の半導体装置の例で、（ａ）は半導体装置の模式的な上面図である。また、（ｂ）は（ａ）のＢ−Ｂ断面における製造途中の半導体装置を示す図であり、（ｃ）は製造された半導体装置のＢ−Ｂにおける模式的な断面図である。
【図５】本発明における別の半導体装置の例で、（ａ）は半導体装置の模式的な上面図であり、（ｂ）は（ａ）のＣ−Ｃにおける模式的な断面図である。
【図６】本発明における別の半導体装置の例で、（ａ）は半導体装置の模式的な上面図であり、（ｂ）は（ａ）のＤ−Ｄにおける模式的な断面図である。
【図７】ドライエッチングによるトレンチ幅とエッチングレートの関係を示す図である。
【図８】本発明における別の半導体装置の例で、（ａ）と（ｂ）は、それぞれ、製造途中の半導体装置と製造された半導体装置の模式的な断面図である。
【図９】特許文献１に開示されている従来の半導体装置（高耐圧ＩＣ）を示す図である。
【図１０】ＳＯＩ基板とトレンチ分離を用いた誘電体分離構造の従来の半導体装置（高耐圧ＩＣ）を示す図である。
【図１１】レベルシフト回路に印加される高電圧と耐圧の関係を説明する図である。
【図１２】非特許文献１に開示されている従来の半導体装置（高耐圧ＩＣ）を示す図である。
【符号の説明】
【００７７】
９１〜９３，１００〜１０５  半導体装置（高耐圧ＩＣ）
１０〜１２  ＳＯＩ構造半導体基板
１  第１半導体層
３  埋め込み酸化膜
４  第１トレンチ
４ｓ  側壁絶縁膜（酸化膜）
５，５ａ，５ｂ  側溝部付きトレンチ
５ｍ，５ｍａ，５ｍｂ  側溝部
５ｍｔ，５ｍａｔ，５ｍｂｔ  先端
５ｍｓ，５ｍａｓ，５ｍｂｓ  側壁絶縁膜（酸化膜）
６  ｐ導電型拡散領域
６ａ  高濃度ｐ導電型拡散領域
６ｂ  高濃度ｎ導電型拡散領域
７，７ａ  ｎ導電型拡散領域
【図１】
2006100544.tif 000003
【図２】
2006100544.tif 000004
【図３】
2006100544.tif 000005
【図４】
2006100544.tif 000006
【図５】
2006100544.tif 000007
【図６】
2006100544.tif 000008
【図７】
2006100544.tif 000009
【図８】
2006100544.tif 000010
【図９】
2006100544.tif 000011
【図１０】
2006100544.tif 000012
【図１１】
2006100544.tif 000013
【図１２】
2006100544.tif 000014