(57)【要約】【課題】  主表面の面方位が｛１１０｝であるシリコンエピタキシャルウェーハにおいて、半導体集積回路製造品質に影響する可能性のある表面粗さを低減する。表面粗さの小さなシリコンエピタキシャルウェーハを提供する。【解決手段】  主表面の面方位が｛１１０｝であるシリコンエピタキシャルウェーハ製造方法において、エピタキシャル成長後の冷却過程の７５０℃〜６５０℃を５００℃／分よりも大きな速度で急冷する。または、冷却過程での７２０℃以上の温度において表面に保護膜を成長させる、または、基板として用いるシリコンウェーハが主表面の｛１１０｝から主表面と直交する〈１１０〉方向あるいは〈１１１〉方向へ４．６°（±１．６°以内）傾いた基板を用い、７０５℃±１５℃でアニールする。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面が｛１１０｝であるシリコンエピタキシャルウェーハを製造するにあたり、
この主表面へのシリコンのエピタキシャル成長の後、そのシリコンエピタキシャルウェーハについてその冷却過程における７５０℃〜６５０℃の領域を５００℃／分よりも大きい速度で急冷するシリコンエピタキシャルウェーハの製造方法。
【請求項２】
主表面が｛１１０｝であるシリコンエピタキシャルウェーハを製造するにあたり、
この主表面にシリコンのエピタキシャル成長の後、そのシリコンエピタキシャルウェーハの冷却過程における、７２０℃以上の温度において、その主表面にパッシベーション膜を成長させるシリコンエピタキシャルウェーハの製造方法。
【請求項３】
上記パッシベーション膜は、窒化膜または酸化膜である請求項２に記載のシリコンエピタキシャルウェーハの製造方法。
【請求項４】
主表面が｛１１０｝であるシリコンエピタキシャルウェーハを製造するにあたり、
シリコンをエピタキシャル成長させる単結晶基板として、主表面の｛１１０｝面からのミスオリエンテーションアングルが、この主表面と直交する〈１１０〉方向あるいは〈１１１〉方向へ３．０〜６．２°傾いたシリコン単結晶基板を用いたシリコンエピタキシャルウェーハの製造方法。
【請求項５】
上記エピタキシャル成長の後の冷却過程において、設定温度において１０秒以上アニールする請求項４に記載のシリコンエピタキシャルウェーハの製造方法。
【請求項６】
上記アニールする設定温度が６９０〜７２０℃である請求項５に記載のシリコンエピタキシャルウェーハの製造方法。
【請求項７】
主表面が｛１１０｝で、
その主表面へのシリコンのエピタキシャル成長後の冷却過程における７５０℃〜６５０℃の領域を５００℃／分よりも大きい速度で急冷することにより製造されたシリコンエピタキシャルウェーハ。
【請求項８】
主表面が｛１１０｝で、
その主表面へのシリコンのエピタキシャル成長の後の冷却過程における、７２０℃以上の温度において、この主表面にパッシベーション膜を成長させることにより製造されたシリコンエピタキシャルウェーハ。
【請求項９】
シリコンをエピタキシャル成長させるシリコン単結晶基板として、主表面の｛１１０｝面からのミスオリエンテーションアングルが、主表面と直交する〈１１０〉方向あるいは〈１１１〉方向へ３．０〜６．２°傾いた基板を用いたシリコンエピタキシャルウェーハ。
【請求項１０】
その主表面にシリコンがエピタキシャル成長されたシリコンエピタキシャルウェーハが、その冷却過程において、設定温度で１０秒間以上アニールされたシリコンエピタキシャルウェーハ。
【請求項１１】
上記アニールの設定温度は６９０〜７２０℃である請求項１０に記載のシリコンエピタキシャルウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主表面が｛１１０｝であるシリコンエピタキシャルウェーハおよびその製造方法、より詳細にはウェーハ表面の粗さが小さく高品位のシリコンエピタキシャルウェーハおよびその製造方法に関する。
【背景技術】
【０００２】
シリコンエピタキシャルウェーハの基板としては、主表面が｛１００｝あるいは｛１１１｝の単結晶基板が一般的であるが、一部の特殊なＭＰＵや半導体圧力センサ用途向け等に｛１１０｝単結晶基板を用いる場合がある。
主表面が｛１１０｝の単結晶基板を用いて製造したシリコンエピタキシャルウェーハは、その表面に、図６に示すような、周期的な帯状凹凸や面アレが発生する場合がある。
その表面粗さは、例えば原子間力顕微鏡ＡＦＭにて測定した際の粗さ（Ｒｍｓ）が０．２ｎｍ以上、Ｐ−Ｖ値が１．５ｎｍ以上になる場合がある。
このような凹凸や面アレが大きな場合は、高輝度集光燈下において目視観察を行うと、白あるいは茶色あるいは虹色といった色が付いて見えたり、あるいはくもって見えたりする。この面アレの原因は、例えば非特許文献１に記載されているような、Ｓｉ（１１０）表面のファセット構造の形成が原因である可能性が高い。これらのファセット構造の形成による凹凸があまりにも大きくなると、例えば半導体デバイスを作製した際には特性不良を引き起こす可能性がある。
このため、このような表面の凹凸や面アレは低減する必要がある。
【非特許文献１】Ｙａｍａｍｏｔｏ  ｅｔ  ａｌ．，  Ｊ．Ａｐｐｌ．  Ｐｙｈｓ．  Ｖｏｌ．７５，Ｎｏ．５，１（１９９４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、面方位が（１１０）（±０．５°）の単結晶シリコン基板に、（１００）単結晶シリコン基板と同様にエピタキシャル成長を行う。すると、図６のＡＦＭ測定結果に示すように、数ｎｍ〜数十μｍ程度の周期的な縞状凹凸、または、ファセットが形成された凹凸を有する表面が形成されることがある。
このような凹凸や、面アレが大きな場合、高輝度集光燈下において目視観察を行うと、白色、茶色あるいは虹色といった色が付いて見えたり、くもって見える。
また、これに半導体デバイスを作製した際には特性不良を引き起こす可能性がある。このため、このような表面の凹凸や面アレは低減する必要がある。
この発明は、上記問題点に鑑みてなされたものであって、主表面が｛１１０｝であるシリコンエピタキシャルウェーハを製造するにあたって、表面凹凸を低減した高品位のシリコンエピタキシャルウェーハを製造する方法を提供することを目的としている。
この発明は、表面凹凸を低減した高品位のシリコンエピタキシャルウェーハを提供することを目的としている。
【課題を解決するための手段】
【０００４】
請求項１に記載した発明は、主表面が｛１１０｝であるシリコンエピタキシャルウェーハを製造するにあたり、この主表面へのシリコンのエピタキシャル成長の後、そのシリコンエピタキシャルウェーハについてその冷却過程における７５０℃〜６５０℃の領域を５００℃／分よりも大きい速度で急冷するシリコンエピタキシャルウェーハの製造方法である。
エピタキシャル成長後の冷却過程にて７５０℃〜６５０℃の温度領域を急冷することにより、エピタキシャルウェーハ表面上のシリコン原子のマイグレーションを抑制することができる。よって、Ｓｉ（１１０）に特有のファセット構造の形成が低減され、その結果として表面凹凸の低減が可能となる。
５００℃／分よりも大きな速度とした理由は、５００℃／分よりも小さい冷却速度では、エピタキシャルウェーハ表面上のシリコン原子のマイグレーションを抑制することができないためである。
【０００５】
請求項２に記載した発明は、主表面が｛１１０｝であるシリコンエピタキシャルウェーハを製造するにあたり、この主表面にシリコンのエピタキシャル成長の後、そのシリコンエピタキシャルウェーハの冷却過程における、７２０℃以上の温度において、その主表面にパッシベーション膜を成長させるシリコンエピタキシャルウェーハの製造方法である。
表面ファセット構造が形成される温度領域である７２０℃〜６９０℃において、表面ファセット構造を形成させないためには、７２０℃以上の温度領域において表面のシリコン原子を移動（マイグレーション）できないように固定することが必要である。そのため、表面にシリコン単結晶以外を製膜することが有効である。
この膜としては、ＲＴＮ(Rapid Thermal Nitridation)あるいはＬＰＣＶＤ法で形成される窒化膜、その他にはＲＴＯ(Rapid Thermal Oxidation)酸化膜あるいはオゾンパッシベーション膜等が適用可能である。
特にＲＴＮによる窒化膜は、Ｎａ等のアルカリ金属あるいはＨ２Ｏの透過防止を目的としたパッシベーション膜、酸化やエッチング時のマスク材、さらにはキャパシタ容量膜としても適用可能である。これらの表面パッシベーション膜は、エピタキシャル成長チャンバー内あるいは別チャンバーへ搬送後に製膜実施される。酸化の場合は安全を考慮すると別チャンバー搬送後の実施が望ましい。
表面粗さを低減する目的においては、パッシベーション膜の厚さは１ｎｍ以下で十分である。このパッシベーション膜を後の工程にて使用する場合、その目的に合わせた膜厚に製膜される。
【０００６】
請求項３に記載した発明は、上記パッシベーション膜は、窒化膜または酸化膜である請求項２に記載のシリコンエピタキシャルウェーハの製造方法である。
窒化膜では、他の膜よりも、特にＲＴＮによる窒化膜は、Ｎａ等のアルカリ金属あるいはＨ２Ｏの透過防止を目的としたパッシベーション膜、酸化やエッチング時のマスク材、さらにはキャパシタ容量膜としても適用可能であるという利点がある。酸化膜は、他の膜に比較して製膜が低コストおよび容易であること、さらに膜除去が容易で有ること等のメリットを有する。
【０００７】
請求項４に記載した発明は、主表面が｛１１０｝であるシリコンエピタキシャルウェーハを製造するにあたり、シリコンをエピタキシャル成長させる単結晶基板として、主表面の｛１１０｝面からのミスオリエンテーションアングルが、この主表面と直交する〈１１０〉方向あるいは〈１１１〉方向へ３．０〜６．２°傾いたシリコン単結晶基板を用いたシリコンエピタキシャルウェーハの製造方法である。
高さが１．９ｎｍの単原子ステップ構造が規則正しく並んだ、表面粗さ（Ｐ−Ｖ値）の非常に小さな表面が、広い領域にわたって形成される。
３．０〜６．２°とした理由は、高さが１．９ｎｍの単原子ステップ構造が規則正しく並んだ、表面粗さ（Ｐ−Ｖ値）の非常に小さな表面は、｛１１０｝面から〈１１０〉方向あるいは〈１１１〉方向へ４．６°傾いた面に形成される。従って４．６°±０°が理想ではあるが、若干の許容誤差および加工誤差等を考慮して４．６°±１．６°（→３．０〜６．２°）と定義した。
【０００８】
請求項５に記載した発明は、上記エピタキシャル成長の後の冷却過程において、設定温度において１０秒以上アニールする請求項４に記載のシリコンエピタキシャルウェーハの製造方法である。
このアニールの実施により、単原子ステップ構造がより明確に規則正しく形成される。
この単原子ステップ構造（（１５，１７，１）ファセット構造）の形成は、例えばJ. Appl. Phys. 75 (5), 1 March 1994等により報告されている。
ここで、この表面は、一般的にいう面アレが発生している分類のものであり、目視観察を行うと虹色のような色が見える状態である。しかしながら、表面原子レベルでは、非常に平坦なテラス面が規則正しく形成された領域が広範囲におよぶ粗さの小さな表面が形成可能である。
１０秒未満では規則正しい単原子ステップ構造の形成がウェーハ全面におよび難く、部分的に面アレが改善できていない領域が残存する可能性が有る。好ましくは、１〜２分とする。
【０００９】
請求項６に記載した発明は、上記アニールする設定温度が６９０〜７２０℃である請求項５に記載のシリコンエピタキシャルウェーハの製造方法である。
６９０〜７２０℃とした理由は、７２０℃以上の温度ではファセットが形成されず、非常に平坦な表面であり、従って面アレは存在しない。
降温プロセスにおける７２０℃〜６９０℃の温度領域で単原子ステップ構造が形成されるため、この単原子ステップ構造をより広い面積でより規則正しく形成させるためには７２０℃〜６９０℃温度領域滞在時間を長くする必要が有るためである。
【００１０】
請求項７に記載の発明は、主表面が｛１１０｝で、その主表面へのシリコンのエピタキシャル成長後の冷却過程における７５０℃〜６５０℃の領域を５００℃／分よりも大きい速度で急冷することにより製造されたシリコンエピタキシャルウェーハである。
このエピタキシャルウェーハにあっては、Ｓｉ（１１０）に特有のファセット構造が形成されず、表面凹凸が低減されている。
【００１１】
請求項８に記載の発明は、主表面が｛１１０｝で、その主表面へのシリコンのエピタキシャル成長の後の冷却過程における、７２０℃以上の温度において、この主表面にパッシベーション膜を成長させることにより製造されたシリコンエピタキシャルウェーハである。
パッシベーション膜によりエピタキシャルウェーハ表面にファセット構造が形成されることがない。
【００１２】
請求項９に記載の発明は、シリコンをエピタキシャル成長させるシリコン単結晶基板として、主表面の｛１１０｝面からのミスオリエンテーションアングルが、主表面と直交する〈１１０〉方向あるいは〈１１１〉方向へ３．０〜６．２°傾いた基板を用いたシリコンエピタキシャルウェーハである。
このエピタキシャルウェーハでは、その高さが１．９ｎｍの単原子ステップ構造が規則正しく並んだ、表面粗さの非常に小さな表面が、広い領域にわたって形成される。
【００１３】
請求項１０に記載の発明は、その主表面にシリコンがエピタキシャル成長されたシリコンエピタキシャルウェーハが、その冷却過程において、設定温度で１０秒間以上アニールされたシリコンエピタキシャルウェーハである。
【００１４】
請求項１１に記載の発明は、上記アニールの設定温度は６９０〜７２０℃である請求項１０に記載のシリコンエピタキシャルウェーハである。
【発明の効果】
【００１５】
請求項１に記載の発明方法によれば、ウェーハ表面上のシリコン原子のマイグレーションを抑制することができ、Ｓｉ（１１０）に特有のファセット構造の形成が低減され、その結果として表面凹凸の低減が可能となる。
請求項２，３に記載の発明方法によれば、７２０℃以上の温度領域において、パッシベーション膜により、表面のシリコン原子は移動することができない。その結果、ウェーハ表面にファセット構造が形成されることがない。
請求項４，５に記載した発明方法によれば、高さが１．９ｎｍの単原子ステップ構造が規則正しく並んだ、表面粗さの非常に小さな表面が、広い領域にわたって形成される。また、アニールにより、単原子ステップ構造がより明確に規則正しく形成される。表面原子レベルでは、非常に平坦なテラス面が規則正しく形成された領域が広範囲におよぶ粗さの小さな表面が形成可能である。
【発明を実施するための最良の形態】
【００１６】
以下、この発明に係るシリコンエピタキシャルウェーハの製造方法の実施の形態を図面に基づいて説明する。
図１、図３、図４は、この発明に係るシリコンエピタキシャルウェーハの製造レシピ（温度条件）を記したものである。いずれの図にあっても縦軸は温度を、横軸は時間を示している。
エピタキシャル成長後の降温過程において、図１の製法では７５０〜６５０℃の温度領域を通常条件より急冷している。図２はこの図１の製造レシピにより作製したシリコンエピタキシャルウェーハの表面をＡＦＭで測定した結果を示す模式図である。
図３は、７２０℃以上の温度においてウェーハ表面にパッシベーション膜を成長するレシピである。
そして、図４は、７０５℃±１５℃でアニールするレシピを示している。
また、比較のため、これまでの一般的なシリコンエピタキシャルウェーハの製造レシピを図５に示す。図６は、図５の通常レシピにおいて反応炉から取り出されたエピタキシャルシリコンウェーハをＡＦＭ（原子間力顕微鏡）にて観察した結果を模式的に示している。
この従来のレシピによれば、上述したように、粗さ（Ｒｍｓ）は０．２ｎｍ以上、Ｐ−Ｖ値が１．５ｎｍ程度であり、図６中左上から右下にかけて約０．１μｍ間隔の周期的縞状凹凸が観察されている。
【００１７】
これに対して、図１のレシピでは、エピタキシャル成長後の降温過程において、ウェーハ温度が７５０℃以下において、ウェーハ表面に不活性ガスあるいは窒素ガスのような不反応ガスあるいはキャリヤガス（水素）を吹き付けてウェーハ表面を５００℃／分よりも大きな速度にて急冷する。
これにより、（１１０）表面に特徴的なファセット構造の形成される温度領域（７２０〜６９０℃）をより短時間で通過させることにより、ランダムなファセット構造の形成が低減され、表面凹凸の比較的小さなシリコンエピタキシャルウェーハが製造可能である。
【００１８】
一方、図３に示すレシピでは、（１１０）表面に特徴的なファセット構造の形成される温度領域（７２０〜６９０℃）において表面シリコンを不活性（ウェーハ表面のシリコン原子が移動できない）な状態にするため、ファセット構造の形成される温度領域（７２０〜６９０℃）より高い温度領域にて、表面パッシベーション膜を形成する。
パッシベーション膜成長により、ファセット構造が形成される温度領域で表面のシリコン原子が移動できないため、ファセットが形成されない。このため、非常に凹凸の小さな表面が形成可能である。
必要により、エピタキシャル成長後、洗浄、エッチング等により、このパッシベーション膜は除去される。
【００１９】
図４のレシピは、図１のレシピおよび図３のレシピとは全くコンセプトが異なった方法である。
目視レベルではくもって見える表面状態ではあるが、原子レベルで見ると非常に平坦なファセット面をより広い面積で形成させるため、それに適したミスオリエンテーションアングルの基板（主表面と直交する｛１１０｝方向あるいは｛１１１｝方向へ４．６°±１．６°）を用い、ファセット構造の形成される温度領域をより長時間滞在させるため、故意にアニールすることを特徴としている。
この結果、表面は原子的に平坦なシリコンエピタキシャルウェーハが製造できる。
【実施例１】
【００２０】
次に、この発明に係るシリコンエピタキシャルウェーハの製造方法を用いて、実際にシリコンエピタキシャルウェーハの作製例を示す。
本実施例においては、初期酸素濃度 [Ｏｉ] =１４×１０１７ａｔｏｍｓ／ｃｍ３（換算係数４．８１×１０１７ａｔｏｍｓ／ｃｍ３、以下全て同様の換算係数を使用）のＣＺ法により引き上げられた単結晶から製造された直径２００ｍｍのシリコン(１１０)基板を用いた。
通常のエピタキシャル成長条件（図５）において成長させたウェーハ表面は図６のような周期的な凹凸形状が形成されており、Ｒｍｓが０．２ｎｍ以上、Ｐ−Ｖ値が１．５ｎｍ程度の表面が形成されている。
これに対し、同一仕様のウェーハを用いてエピタキシャル成長後の降温時にウェーハ表面温度が８００℃まで下がった状態で、表面にＡｒガスを吹き付け、８００℃〜６００℃の温度領域を５００℃／分以下の急冷を行う図１の条件にてエピタキシャル成長させたウェーハ表面は、図２の様な表面状態であり、Ｒｍｓは０．１５ｎｍ以下、Ｐ−Ｖ値は１．２ｎｍ以下であり、表面粗さが低減されていた。
なお、エピタキシャル膜厚は２．７μｍである。
【実施例２】
【００２１】
本実施例においては、実施例１と同仕様のシリコン(１１０)基板を使用した。
エピタキシャル成長条件は、図３のグラフを用い、エピタキシャル成長後８５０℃を下回らない範囲内で降温する間に隣接した別反応炉へ移送し、その炉内において８５０℃を保持した状態でＮＨ３ガスを１０秒間導入した後、窒素ガス置換を実施しながら降温プロセス条件を継続実施した。
約１ｎｍの薄い窒化膜が形成されたエピタキシャルウェーハ表面は、図６のような周期構造は観察されなかった。
この場合、エピタキシャル膜厚は２．７μｍである。
【実施例３】
【００２２】
本実施例においては、初期酸素濃度 [Ｏｉ] =１４×１０１７ａｔｏｍｓ／ｃｍ３（換算係数４．８１×１０17ａｔｏｍｓ／ｃｍ３、以下全て同様の換算係数を使用）のＣＺ法により引き上げられた単結晶から製造された直径２００ｍｍのシリコン(１１０)基板を用いた。
このウェーハはスライス時に主表面の結晶方位を[１１０]から[−１１０]方向へ４．６度の傾斜角度に、[１−１２]方向へは０．０５度未満の傾斜角度になるよう加工を行った。
図４の条件において、エピタキシャル成長後の降温過程にて、６９５℃にて２分間アニールした後、通常降温プロセスを継続実施した。
本条件にて作製したエピタキシャルウェーハ表面は、目視では表面が虹色に着色して見えるが、ＡＦＭにて観察したところ原子的には非常に平坦な規則的な表面が形成されている様子が確認された。
この場合、エピタキシャル膜厚は２．７μｍである。
【図面の簡単な説明】
【００２３】
【図１】この発明の実施例１に係る製造条件を示すグラフである。
【図２】この発明の実施例１に係る製造条件にて製造されたシリコンエピタキシャルウェーハ表面の一部を示すＡＦＭ図である。
【図３】この発明の実施例２に係る製造条件を示すグラフである。
【図４】この発明の実施例３に係る製造条件を示すグラフである。
【図５】従来のエピタキシャルウェーハの製造条件を示すグラフである。
【図６】従来の製造条件にて製造されたシリコンエピタキシャルウェーハ表面の一部を示すＡＦＭ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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