(57)【要約】      （修正有）【課題】多様なエッチング溶液に対して優れた耐性を有するエッチング阻止層を含む半導体装置の製造方法及びその半導体装置と、多様なエッチング溶液に対して優れた耐性を有することで、湿式エッチング工程の間、下部構造物を効果的に保護することができるエッチング阻止層の形成方法とを提供する。【解決手段】第１構造物上に金属酸化物１１５を蒸着し、その蒸着された金属酸化物１１５をアニーリングし、第１構造物上にエッチング阻止層１１５を形成する。エッチング阻止層１１５上には第２構造物１２０を形成し、エッチング阻止層１１５を用いて第２構造物をエッチングする。金属酸化物はハウニウム及びアルミニウムのうち少なくとも一つを含むことが好ましい。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１構造物上に金属酸化物を蒸着し、前記蒸着された金属酸化物をアニーリングし、前記第１構造物上にエッチング阻止層を形成する段階と、
エッチング阻止層上に第２構造物を形成する段階と、
前記エッチング阻止層を用いて前記第２構造物をエッチングする段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属酸化物は、原子層積層工程で蒸着されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２構造物は、湿式エッチング工程でエッチングされることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２構造物をエッチングした後、前記エッチングされた第２構造物を通じて露出される前記エッチング阻止層の一部を乾式エッチング工程で除去する段階をさらに含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記金属酸化物は、ハフニウム及びアルミニウムのうち少なくとも一つを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記金属酸化物は、前記第２構造物を形成する前にアニーリングされることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記金属酸化物は、前記第２構造物を形成した後アニーリングされることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記エッチング阻止層は、ハフニウム酸化物（ＨｆＯ2）膜を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記ハフニウム酸化物（ＨｆＯ2）膜は前記第１構造物上に直接形成され、前記第２構造物はハフニウム酸化物（ＨｆＯ2）膜上に直接形成されることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記エッチング阻止層は、アルミニウム酸化物（Ａｌ2Ｏ3）膜を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記アルミニウム酸化物（Ａｌ2Ｏ3）膜は前記第１構造物上に直接形成され、前記第２構造物はアルミニウム酸化物（Ａｌ2Ｏ3）膜上に直接形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記エッチング阻止層は、複数の膜を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１３】
前記複数の膜は、第１エッチング阻止膜及び第２エッチング阻止膜を含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第１エッチング阻止膜はハフニウム酸化物（ＨｆＯ2）膜であり、前記第２エッチング阻止膜はアルミニウム酸化物（Ａｌ2Ｏ3）膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第１エッチング阻止膜はハフニウム酸化物（ＨｆＯ2）膜であり、前記第２エッチング阻止膜はシリコン窒化物膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記第１エッチング阻止膜はアルミニウム酸化物（Ａｌ2Ｏ3）膜であり、前記第２エッチング阻止膜はシリコン窒化物膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記第１エッチング阻止膜は金属酸化物膜であり、前記第２エッチング阻止膜はシリコン窒化物膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１８】
前記複数の膜は、前記第１エッチング阻止膜と前記第２エッチング阻止膜との間に位置する酸化物バッファ膜をさらに含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第１エッチング阻止膜は第１金属酸化物膜であり、前記第２エッチング阻止膜は前記第１金属酸化物膜と相違した第２金属酸化物膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２０】
前記複数の膜は、前記第１エッチング阻止膜と前記第２エッチング阻止膜との間に位置する酸化物バッファ膜をさらに含むことを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
下部構造物に金属酸化物を蒸着する段階と、
前記蒸着された金属酸化物をアニーリングしてエッチング阻止層を形成する段階と、
を含むことを特徴とする湿式エッチングに対する耐性を有するエッチング阻止層の形成方法。
【請求項２２】
前記金属酸化物は、ハフニウム及びアルミニウムのうち少なくとも一つを含むことを特徴とする請求項２１記載の湿式エッチングに対する耐性を有するエッチング阻止層の形成方法。
【請求項２３】
基板の表面上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜の第１コンタクトホールに第１導電層を形成する段階と、
第１層間絶縁膜上及び第１導電層上に金属酸化物を蒸着し、その蒸着された金属酸化物をアニーリングすることにより、エッチング阻止層を形成する段階と、
エッチング阻止層上に第２層間絶縁膜を形成する段階と、
前記エッチング阻止層を用いて前記第２層間絶縁膜に前記第１導電層に対して整列する第２コンタクトホールを形成する段階と、
前記第２コンタクトホールを通じて露出される前記エッチング阻止層の一部を除去する段階と、
前記第２コンタクトホールに前記第１導電層に電気的に接触する第２導電層を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２４】
前記第２コンタクトホールは湿式エッチング工程で形成され、前記露出されたエッチング阻止層の一部は乾式エッチング工程で除去されることを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２５】
前記金属酸化物は、ハフニウム及びアルミニウムのうち少なくとも一つを含むことを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２６】
前記エッチング阻止層は、複数の膜を有することを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２７】
前記複数の膜は第１エッチング阻止膜及び第２エッチング阻止膜を含み、前記第１エッチング阻止膜及び前記第２エッチング阻止膜のうち少なくとも一つは金属酸化物膜であることを特徴とする請求項２６記載の半導体装置の製造方法。
【請求項２８】
前記複数の膜は前記第１エッチング阻止膜と前記第２エッチング阻止膜との間に位置する酸化物バッファ膜をさらに含むことを特徴とする請求項２７記載の半導体装置の製造方法。
【請求項２９】
互いに離隔される第１ゲート構造物及び第２ゲート構造物を基板の表面上に形成し、前記第１ゲート構造物と前記第２ゲート構造物との間の前記基板の表面上に第１導電層を形成する段階と、
第１ゲート構造物上、第２ゲート構造物上及び第１導電層上に第１層間絶縁膜を形成する段階と、
第１層間絶縁膜上に金属酸化物を蒸着し、その蒸着された金属酸化物をアニーリングすることにより、エッチング阻止層を形成する段階と、
エッチング阻止層上に第２層間絶縁膜を形成する段階と、
前記エッチング阻止層を用いて前記第２層間絶縁膜に前記第１導電層に対して整列する第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを介して露出される前記エッチング阻止層の一部を除去し、前記第１層間絶縁膜に前記第１コンタクトホールに対して整列し前記第１導電層を露出させる第２コンタクトホールを形成する段階と、
前記第１コンタクトホール及び前記第２コンタクトホールに前記第１導電層に電気的に接触する第２導電層を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３０】
前記第１コンタクトホールは湿式エッチング工程で形成され、前記露出されるエッチング阻止層の一部は乾式エッチング工程で除去されることを特徴とする請求項２９記載の半導体装置の製造方法。
【請求項３１】
前記金属酸化物は、ハフニウム及びアルミニウムのうち少なくとも一つを含むことを特徴とする請求項２９記載の半導体装置の製造方法。
【請求項３２】
前記エッチング阻止層は、複数の膜を有することを特徴とする請求項２９記載の半導体装置の製造方法。
【請求項３３】
前記複数の膜は第１エッチング阻止膜及び第２エッチング阻止膜を含み、前記第１エッチング阻止膜及び前記第２エッチング阻止膜のうち少なくとも一つは金属酸化物膜であることを特徴とする請求項３２記載の半導体装置の製造方法。
【請求項３４】
前記複数の膜は前記第１エッチング阻止膜と前記第２エッチング阻止膜との間に位置する酸化物バッファ膜をさらに含むことを特徴とする請求項３３記載の半導体装置の製造方法。
【請求項３５】
互いに離隔される第１ゲート構造物及び第２ゲート構造物を基板の表面上に形成し、前記第１ゲート構造物と前記第２ゲート構造物との間の前記基板の表面上に第１導電層を形成する段階と、
第１ゲート構造物上、第２ゲート構造物上及び第１導電層上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜を通じて延長され前記第１導電層に電気的に接触する第２導電層を形成する段階と、
第２導電層上及び第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
第２層間絶縁膜上に金属酸化物を蒸着し、その蒸着された金属酸化物をアニーリングすることにより、エッチング阻止層を形成する段階と、
エッチング阻止層上にモールド膜を形成する段階と、
前記モールド膜、前記エッチング阻止層及び前記第２層間絶縁膜をエッチングし、キャパシター電極のための開口であって前記第２導電層を露出させる開口を形成する段階と、
前記キャパシター電極のための開口内に第１キャパシター電極を形成する段階と、
前記エッチング阻止層を用いて前記モールド膜を除去する段階と、
第１キャパシター電極上に誘電層及び第２キャパシター電極を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３６】
前記キャパシター電極のための開口は、前記モールド膜を湿式エッチング工程でエッチングし、前記エッチング阻止層及び前記第２層間絶縁膜を乾式エッチング工程でエッチングすることにより形成されることを特徴とする請求項３５記載の半導体装置の製造方法。
【請求項３７】
前記モールド膜は、湿式エッチング工程で除去されることを特徴とする請求項３５記載の半導体装置の製造方法。
【請求項３８】
前記モールド膜は、互いに相違したエッチング率を有する複数の膜を含むことを特徴とする請求項３５記載の半導体装置の製造方法。
【請求項３９】
前記金属酸化物は、ハフニウム及びアルミニウムのうち少なくとも一つを含むことを特徴とする請求項３５記載の半導体装置の製造方法。
【請求項４０】
前記エッチング阻止層は、複数の膜を有することを特徴とする請求項３５記載の半導体装置の製造方法。
【請求項４１】
前記複数の膜は第１エッチング阻止膜及び第２エッチング阻止膜を含み、前記第１エッチング阻止膜及び前記第２エッチング阻止膜のうち少なくとも一つは金属酸化物膜であることを特徴とする請求項４０記載の半導体装置の製造方法。
【請求項４２】
前記複数の膜は前記第１エッチング阻止膜と前記第２エッチング阻止膜との間に位置する酸化物バッファ膜をさらに含むことを特徴とする請求項４１記載の半導体装置の製造方法。
【請求項４３】
第１構造物と、
前記第１構造物の上部に形成された第２構造物と、
前記第１構造物と前記第２構造物との間に介在し、湿式エッチングに対して耐性を有するアニーリングされた金属酸化物膜を有するエッチング阻止層と、
を備えることを特徴とする半導体装置。
【請求項４４】
前記第１構造物、前記エッチング阻止層及び前記第２構造物を通じて延長される少なくとも一つの導電層をさらに備えることを特徴とする請求項４３記載の半導体装置。
【請求項４５】
前記少なくとも一つの導電層は、シリンダ型キャパシター電極を有することを特徴とする請求項４４記載の半導体装置。
【請求項４６】
前記少なくとも一つの導電層は、
前記第１構造物に形成された第１導電層と、
前記第２構造物に形成され、前記エッチング阻止層を通じて延長され前記第１導電層に電気的に接触する第２導電層と、
を含むことを特徴とする請求項４４記載の半導体装置。
【請求項４７】
前記アニーリングされた金属酸化物膜は、ハフニウム及びアルミニウムのうち少なくとも一つを含むことを特徴とする請求項４３記載の半導体装置。
【請求項４８】
前記アニーリングされた金属酸化物膜はアニーリングされたハフニウム酸化物（ＨｆＯ2）膜であることを特徴とする請求項４３記載の半導体装置。
【請求項４９】
前記ハフニウム酸化物（ＨｆＯ2）膜は第１構造物上に直接形成され、前記第２構造物はハフニウム酸化物（ＨｆＯ2）膜上に直接形成されることを特徴とする請求項４８記載の半導体装置。
【請求項５０】
前記アニーリングされた金属酸化物は、アルミニウム酸化物（Ａｌ2Ｏ3）膜であることを特徴とする請求項４３記載の半導体装置。
【請求項５１】
前記アルミニウム酸化物（Ａｌ2Ｏ3）膜は第１構造物上に直接形成され、前記第２構造物はアルミニウム酸化物（Ａｌ2Ｏ3）膜上に直接形成されることを特徴とする請求項５０記載の半導体装置。
【請求項５２】
前記エッチング阻止層は、複数の膜を有することを特徴とする請求項４３記載の半導体装置。
【請求項５３】
前記複数の膜のうち一つはアニーリングされたハフニウム酸化物（ＨｆＯ2）膜であり、前記複数の膜のうち他の一つはアニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）膜であることを特徴とする請求項５２記載の半導体装置。
【請求項５４】
前記アニーリングされたハフニウム酸化物（ＨｆＯ2）膜と前記アニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）膜との間に形成された酸化物膜をさらに備えることを特徴とする請求項５３記載の半導体装置。
【請求項５５】
前記複数の膜のうち一つはアニーリングされたハフニウム酸化物（ＨｆＯ2）膜であり、前記複数の膜のうち他の一つはアニーリングされたシリコン窒化物膜であることを特徴とする請求項５２記載の半導体装置。
【請求項５６】
前記アニーリングされたハフニウム酸化物（ＨｆＯ2）膜と前記アニーリングされたシリコン窒化物膜との間に形成された酸化物膜をさらに備えることを特徴とする請求項５５記載の半導体装置。
【請求項５７】
前記複数の膜のうち一つはアニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）膜であり、前記複数の膜のうち他の一つはアニーリングされたシリコン窒化物膜であることを特徴とする請求項５２記載の半導体装置。
【請求項５８】
前記アニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）膜と前記アニーリングされたシリコン窒化物膜との間に形成された酸化物膜をさらに備えることを特徴とする請求項５７記載の半導体装置。
【請求項５９】
前記複数の膜は、互いに相違した物質からなった第１のアニーリングされた金属酸化物膜と、第２のアニーリングされた金属酸化物膜とを含むことを特徴とする請求項５２記載の半導体装置。
【請求項６０】
２００：１で希釈されたフッ化水素酸、ＳＣ１（水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）及び脱イオン水の混合液）、または硫酸（Ｈ2ＳＯ4）のうちいずれか一つを使用する湿式エッチング工程の間、前記アニーリングされた金属酸化物膜のエッチング率は１Å／分以下であることを特徴とする請求項４３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、より詳細には半導体装置の製造に適用される半導体装置の製造方法、湿式エッチングに対する耐性を有するエッチング阻止層の形成方法、及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程において、エッチング阻止膜を適用する技術はよく知られている。積層された膜や膜のエッチング工程の終了点を示す点以外にも、前記エッチング阻止膜は前記エッチング工程の間、下部や膜を保護する役割をする。しかし、従来のエッチング阻止膜上に形成された膜を湿式エッチングする間、従来のエッチング阻止膜が導電膜に接触する場合には、次のような問題点が発生する。前記湿式エッチング工程に使用されるエッチング液が前記エッチング阻止膜と前記導電膜との間に浸透することによって、前記エッチング阻止膜上に形成された膜や前記エッチング阻止膜下に位置する膜に損傷が発生する。このような問題点はシリンダ型メモリセルキャパシターの製造工程で顕著に現れる。
【０００３】
図１から図６は特許文献１に開示されたシリンダ型下部電極を有するキャパシターを含むメモリセルの製造方法を説明するための断面図である。まず、図１に示すように、半導体基板５の表面に複数の不純物領域（図示せず）が形成される。半導体基板５上には層間絶縁膜１０が形成され、層間絶縁膜１０をエッチングすることにより、前記不純物領域をそれぞれ露出させるコンタクトパッドホール１５が形成される。コンタクトパッドホール１５はそれぞれコンタクトパッド２０によって満たされる。続いて、図示したように、層間絶縁膜１０上に第１エッチング阻止膜２５、支持絶縁膜３０、第２エッチング阻止膜３５、モールド膜４０及び反射防止膜４５を順次形成する。第１及び第２エッチング阻止膜２５、３５は一般的にシリコン窒化物（Ｓｉ3Ｎ4）を使用して形成される。
【０００４】
次に、図２に示すように、反射防止膜４５上にフォトレジストパターン５０を形成した後、反射防止膜４５、モールド膜４０、第２エッチング阻止膜３５、支持絶縁膜３０及び第１エッチング阻止膜２５を全部エッチングして、コンタクトパッド２０をそれぞれ露出させるノードホール５５を形成する。このようなエッチング工程は一般的に乾式エッチング工程及び湿式エッチング工程で進行される。この場合、図３に示すように、前記モールド膜４０及び支持絶縁膜３０の側壁部分がエッチングされることで、第１及び第２エッチング阻止膜２５、３５の露出されたエッジ部が突出することができる。これと似たように、層間絶縁膜１０の上部表面が前記湿式エッチング工程の間除去され、コンタクトパッド２０の上端部が層間絶縁膜１０の表面から突出することができる。
【０００５】
図３に示すように、ストレージノード６０がノードホール５５（図２参照）の側壁と底面上に連続的に形成される。ストレージノード６０は通常チタン窒化物（ＴｉＮ）からなる。この後、ノードホール５５を満たす犠牲膜６５が結果物上に形成される。
【０００６】
図４に示すように、犠牲膜６５及びストレージノード６０を平坦化（一般的に化学機械的研磨（ＣＭＰ）工程）させ、モールド膜４０の上部表面を露出させる。図４において、前記平坦化された犠牲膜は参照符号７５で示し、前記平坦化されたストレージノードは参照符号７０で示す。
【０００７】
図５に示すように、モールド膜４０（図４参照）及び犠牲膜７５（図４参照）を湿式エッチング工程で除去する。このようなエッチング工程において、ストレージノード７０とシリコン窒化物エッチング阻止膜２５、３５に対してエッチング選択比を有する湿式エッチング液を使用する。しかし、シリコン窒化物エッチング阻止膜２５、３５はモールド膜４０及び犠牲膜７５を除去する前記湿式エッチング液によって実際には容易にエッチングされる。これにより、図５に参照符号Ａ１及びＡ２で示すように、前記湿式エッチング工程のエッチング液がストレージノード６とエッチング阻止膜３５、２５との間に浸透して、下部の絶縁膜３０及び層間絶縁膜１０が損傷される結果を惹起する。
【０００８】
また、図６に示すように、ストレージノード７０の露出された表面上に誘電膜８０を連続的に形成し、結果物上にプレートノード膜８５を形成することでメモリセルを完成する。前記メモリセルのキャパシター部材９０はストレージノード７０、誘電膜８０及びプレートノード膜８５で構成される。
【０００９】
前述したように、従来のエッチング阻止膜は半導体装置を製造する工程で問題点を起こす。例えば、前記エッチング阻止膜上に形成された膜をエッチングする間、前記エッチング阻止膜のエッジが導電膜に接するようになると、モールド膜及び犠牲膜を除去してシリンダ型キャパシター電極を形成する工程の間、湿式エッチング液が前記エッチング阻止膜とストレージノードとの間に浸透して、前記エッチング阻止膜上に形成された膜または前記エッチング阻止膜の下に位置する膜に損傷を被らせる。
【特許文献１】大韓民国特許第２００３−６３８１１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の一目的は、多様なエッチング溶液に対して優れた耐性を有するエッチング阻止層を含む半導体装置の製造方法を提供することにある。
本発明の他の目的は、多様なエッチング溶液に対して優れた耐性を有することで、湿式エッチング工程の間、下部構造物を効果的に保護することができるエッチング阻止層の形成方法を提供することにある。
本発明のさらにまた他の目的は、多様なエッチング溶液に対して優れた耐性を有するエッチング阻止層を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一側面によると、第１構造物上部に金属酸化物を蒸着し、前記蒸着された金属酸化物をアニーリングして前記第１構造物上にエッチング阻止層を形成する段階と、前記エッチング阻止層上に第２構造物を形成する段階と、前記エッチング阻止層を用いて前記第２構造物をエッチングする段階と、を含む半導体装置の製造方法が提供される。
【００１２】
本発明の他の側面によると、下部構造物上に金属酸化物を蒸着し、前記蒸着された金属酸化物をアニーリングしてエッチング阻止層を形成する、実質的湿式エッチングに対して耐性を有するエッチング阻止層を形成する方法が提供される。
【００１３】
本発明のさらにまた他の側面によると、基板の表面上に第１層間絶縁膜（ＩＬＤ）を形成する段階と、前記第１層間絶縁膜の第１コンタクトホール内に第１導電層を形成する段階と、前記第１層間絶縁膜及び前記第１導電層上に金属酸化物を蒸着し蒸着された金属酸化物をアニーリングしてエッチング阻止層を形成する段階と、前記エッチング阻止層上に第２層間絶縁膜を形成する段階と、前記エッチング阻止層を用いて前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に前記第１導電層に対して整列する第２コンタクトホールを形成する段階と、前記第２コンタクトホールを介して露出される前記エッチング阻止層の一部を除去する段階と、前記第２コンタクトホール内に前記第１導電層に電気的に連結される第２導電層を形成する段階と、を含む半導体装置の製造方法が提供される。
【００１４】
本発明のさらにまた他の側面によると、互いに離隔される第１及び第２ゲート構造物を基板の表面上に形成し、前記基板の表面上に前記第１ゲート構造物と第２ゲート構造物との間に位置する第１導電層を形成する段階と、前記第１及び第２ゲート構造物と前記第１導電層上に第１層間絶縁膜（ＩＬＤ）を形成する段階と、前記第１層間絶縁膜上に金属酸化物を蒸着し蒸着された金属酸化物をアニーリングしてエッチング阻止層を形成する段階と、前記エッチング阻止層上に第２層間絶縁膜を形成する段階と、前記エッチング阻止層を用いて前記第２層間絶縁膜に前記第１導電層に対して整列する第１コンタクトホールを形成する段階と、前記第１コンタクトホールを通じて露出される前記エッチング阻止層の一部を除去し、前記第１層間絶縁膜に前記第１コンタクトホールに対して整列し前記第１導電層を露出させる第２コンタクトホールを形成する段階と、前記第１及び第２コンタクトホールに前記第１導電層に電気的に連結される第２導電層を形成する段階とを含む半導体装置の製造方法が提供される。
【００１５】
本発明のさらにまた他の側面によると、互いに離隔される第１及び第２ゲート構造物を基板の表面上に形成し、前記基板の表面上に前記第１及び第２ゲート構造物の間に位置する第１導電層を形成する段階と、前記第１及び第２ゲート構造物と前記第１導電層上に第１層間絶縁膜（ＩＬＤ）を形成する段階と、前記第１層間絶縁膜を介して延長され前記第１導電層に電気的に連結される第２導電層を形成する段階と、前記第２導電層及び前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜間上に金属酸化物を蒸着し蒸着された金属酸化物をアニーリングしてエッチング阻止層を形成する段階と、前記エッチング阻止層上にモールド膜を形成する段階と、前記モールド膜、前記エッチング阻止層及び前記第２層間絶縁膜をエッチングして、キャパシター電極のための開口であって前記第２導電層を露出させる開口を形成する段階と、前記キャパシター電極のための開口内に第１キャパシター電極を形成する段階と、前記エッチング阻止層を用いて前記モールド膜を除去する段階と、前記第１キャパシター電極上に誘電層及び第２キャパシター電極を形成する段階と、を含む半導体装置の製造方法が提供される。
【００１６】
本発明のさらにまた他の側面によると、第１構造物と、前記第１構造物上部に形成された第２構造物と、前記第１構造物と前記第２構造物との間に介在し、湿式エッチングに対して耐性を有するアニーリングされた金属酸化物膜を有するエッチング阻止層と、を備える半導体装置が提供される。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の望ましい実施例を詳細に説明する。添付された図面において、各構成要素の相対的な厚さインバーター幅は本発明の明確性を図るために実際より拡大して示したものである。
【００１８】
本発明は湿式エッチングに対して耐性を有し、少なくとも一つのアニーリングされた金属酸化物を含有する膜を含むエッチング阻止層に関する。前述したように、従来のエッチング阻止膜は典型的にシリコン窒化物を使用して形成される。所望するエッチング選択比を確保するために（即ち、シリコン窒化物のエッチング率を減少させるために）、シリコン窒化物を典型的に７５０℃程度の温度で熱処理する高温熱処理が要求される。このような高温熱処理は半導体装置を製造する間、熱的損傷を惹起する。また、前記高温熱処理にも関わらずシリコン窒化物のエッチング率は、シリコン窒化物自体のエッチング、及び下地膜に対する湿式エッチング液の浸透を防ぐには不十分である。
【００１９】
本発明の多様な側面によると、金属酸化物を低温でアニーリングし、高温で熱処理されたシリコン酸化物に比べて優れたエッチング選択比を有するようにすることができる。このような観点で、表１には熱処理による金属酸化物膜のエッチング率を示す。
【００２０】
【表１】
2006114896.tif 000003
【００２１】
表１に示すように、熱処理していないハフニウム酸化物（ＨｆＯ2）膜及びアルミニウム酸化物（Ａｌ2Ｏ3）膜のエッチング率を、２００：１で希釈されたフッ酸（ＨＦ）、ＳＣ１（Ｓｔａｎｄａｒｄ  Ｃｌｅａｎ  １：水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）及び脱イオン水の混合液）、及び硫酸（Ｈ2ＳＯ4）など３種類の相違した湿式エッチング液を使用して測定した。前記フッ酸（ＨＦ）及びＳＣ１を使用したエッチング時間が３０分程度である反面、前記硫酸を使用するエッチング時間は１０分程度であった。アニーリングを実施していないとき、前記硫酸の場合にはエッチング率が１０３．３９Å／分程度で、前記ＳＣ１の場合にはエッチング率が１．０７Å／分程度であった。２００℃から９００℃の温度範囲でアニーリングしたハフニウム酸化物膜及びアルミニウム酸化物膜のエッチング率を表１に示す。前記フッ酸（ＨＦ）及びＳＣ１を使用したエッチング時間が３０分程度である反面、前記硫酸を使用するエッチング時間は約１０分程度だった。図示したように、アニーリングを通じて０．００Å／分まで極めて低いエッチング率を得ることができる。加えて、アニーリング温度が２００℃程度の場合にも湿式エッチングに対して非常に優れたエッチング阻止性を収得することができた。
【００２２】
アニーリング工程の効果は、特にアニーリング時間に依存する。しかし、金属酸化物をアニーリングする時間はシリコン窒化物を熱処理する時間に比べて実質的に減少される。例えば、エッチング阻止層を形成するためにはシリコン窒化物を典型的に約７５０℃の温度で約１時間（６０分）の間熱処理する。これに比べて、ハフニウム酸化物及びアルミニウム酸化物膜のような金属酸化物膜は約５００℃の温度で約１分の間アニーリングするだけで優秀な湿式エッチング阻止性を収得することができる。
【００２３】
図７から図１０は本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【００２４】
図７に示すように、その表面に一つまたはそれ以上の不純物領域（図示せず）を含む半導体基板１００を準備する。半導体基板１００上に層間絶縁膜１１０を形成した後、半導体基板１００の前記不純物領域の一部を露出させるコンタクトホールを定義するパターニングされたマスク層（図示せず）を用いて層間絶縁膜１１０を選択的にエッチングする。前記コンタクトホールを第１導電パターン１０５で埋立して図７に示すような構造物を製造する。例えば、結果物上に導電物質層を蒸着し、層間絶縁膜１１０の上面が露出されるまで前記導電物質層を平坦化することにより、前記構造物を製造することができる。
【００２５】
図８に示すように、第１層間絶縁膜１１０及び第１導電パターン１０５上にエッチング阻止層１１５と第２層間絶縁膜１２０を順次形成する。第２層間絶縁膜１２０上にパターニングされたマスク層（図示せず）を形成した後、結果物を湿式エッチング工程でエッチングしてエッチング阻止層１１５の一部を選択的に露出させる。その後、前記露出されたエッチング阻止層１１５の一部を乾式エッチング工程で除去する。従って、第２層間絶縁膜１２０及びエッチング阻止層１１５にコンタクトホール１２５が形成される。図８に示すように、コンタクトホール１２５は第１導電パターン１０５に対して整列する。
【００２６】
エッチング阻止層１１５は金属酸化物を蒸着しアニーリングして形成される。例えば、前記金属酸化物はハフニウム及び/またはアルミニウムを含む。前記金属酸化物がハフニウムを含む場合、例えば、前記金属酸化物はハフニウム酸化物（ＨｆＯ2）に該当する。前記金属酸化物がアルミニウムを含む場合、例えば、前記金属酸化物はアルミニウム酸化物（Ａｌ2Ｏ3）に該当する。ハフニウム酸化物膜は約５１０℃程度で約１分の間アニーリングされ、アルミニウム酸化物膜は約５００℃程度で約１分の間アニーリングされるが、これに限定されることはない。
【００２７】
前記金属酸化物エッチング阻止層１１５は、例えば、原子層積層（ＡＬＤ）工程で形成される。
【００２８】
また、前述したように、前記金属酸化物エッチング阻止層１１５をアニーリングすると、第２層間絶縁膜１２０を湿式エッチング工程でエッチングする間、エッチング阻止層１１５のエッチング速度が減少される。このように、エッチング阻止層１１５のエッチングが減少されると、湿式エッチング工程に使用されるエッチング液が第１導電パターン１０５と第２層間絶縁膜１１０との間に浸透する可能性が減少される。これにより、前記半導体装置の信頼性と数率が向上する。
【００２９】
前記金属酸化物エッチング阻止層１１５は第２層間絶縁膜１２０を形成する前や形成した後アニーリングされる。また、エッチング阻止層１１５は第１層間絶縁膜１１０上に直接形成されるか、またはエッチング阻止層１１５と第１層間絶縁膜１１０との間に一つまたはそれ以上の膜が介在する。同様に、第２層間絶縁膜１２０はエッチング阻止層１１５上に直接形成されるか、一つまたはそれ以上の膜が第２層間絶縁膜１２０とエッチング阻止層１１５との間に介在する。
【００３０】
さらに、図９に示すように、図８に示した構造物上に第２導電層１３０を形成する。図示したように、第２導電層１３０はコンタクトホール１２５を満たし、第１導電パターン１０５に電気的に接触する。
【００３１】
図１０に示すように、第２導電層１３０を例えば化学機械的研磨（ＣＭＰ）工程で平坦化させ、第２層間絶縁膜１２０の上面を露出させる。その結果、第２導電パターン１３５が第２層間絶縁膜１２０に形成され、第１導電パターン１０５に電気的に接触する。
【００３２】
図１１から図１３は、本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【００３３】
図１１に示すように、その表面に一つまたはそれ以上の不純物領域（図示せず）を含む半導体基板２００を準備する。半導体基板２００上に第１層間絶縁膜２１０を形成した後、パターニングされたマスク層（図示せず）を通じて第１層間絶縁膜２１０を選択的にエッチングすることで、半導体基板２００の不純物領域の一部を露出させるコンタクトホールを形成する。前記コンタクトホールは第１導電パターン２０５で埋立される。即ち、全体構造物上に導電物質層を積層し、第１層間絶縁膜２１０の上面が露出されるまで前記導電物質層を平坦化させ第１導電パターン２０５を形成する。
【００３４】
第１層間絶縁膜２１０と第１導電パターン２０５上に多層エッチング阻止構造２１５を形成し、図１１に示したような構造物を製作する。本実施例において、多層エッチング阻止構造２１５は第１エッチング阻止膜２４０及び第２エッチング阻止膜２４５を含む。
【００３５】
第１及び第２エッチング阻止膜２４０、２４５のうちいずれか一つまたは全部は金属酸化物を蒸着しアニーリングして形成される。第１及び第２エッチング阻止膜２４０、２４５が全部アニーリングされた金属酸化物からなる場合、第１及び第２エッチング阻止膜２４０、２４５はそれぞれ相違した金属酸化物を含むことができる。例えば、金属酸化物はハフニウム及び/またはアルミニウムを含むことができる。前記金属酸化物がハフニウムを含む場合、前記金属酸化物はハフニウム酸化物（ＨｆＯ2）に該当する。前記金属酸化物がアルミニウムを含む場合には、前記金属酸化物はアルミニウム酸化物（Ａｌ2Ｏ3）に該当する。ハフニウム酸化膜及び/またはアルミニウム酸化物膜は、約５００℃から５１０℃程度で約１分の間アニーリングすることができるが、これに制限されることはない。
【００３６】
例えば、第１及び第２エッチング阻止膜２４０、２４５のうち一つが、アニーリングされた金属酸化物から構成され、第１及び第２エッチング阻止膜２４０、２４５のうち他の一つが、例えば、シリコン窒化物のような非金属酸化物からなってもよい。
【００３７】
また例えば、第１エッチング阻止膜２４０が、アニーリングされたハフニウム酸化物（ＨｆＯ2）またはアニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）のうちいずれか一つからなり、第２エッチング阻止膜２４５が、アニーリングされたハフニウム酸化物（ＨｆＯ2）またはアニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）のうち残りの一つからなってもよい。さらにまた例えば、第１エッチング阻止膜２４０がシリコン窒化物からなり、第２エッチング阻止膜２４５が、アニーリングされたハフニウム酸化物（ＨｆＯ2）またはアニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）のうちのいずれか一つからなってもよい。
【００３８】
前記金属酸化物エッチング阻止膜２４０、２４５は、例えば、原子層積層（ＡＬＤ）工程で形成される。
【００３９】
図１２に示すように、多層エッチング阻止構造２１５上には第２層間絶縁膜２２０が形成される。第２層間絶縁膜２２０上にパターニングされたマスク層（図示せず）を形成した後、結果物を湿式エッチング工程でエッチングして多層エッチング阻止構造２１５の一部を選択的に露出させる。以後、多層エッチング阻止構造２１５の前記露出された部分を乾式エッチング工程で除去する。これにより、第２層間絶縁膜２２０及び多層エッチング阻止構造２１５にコンタクトホール２２５が定義される。図示したように、コンタクトホール２２５は第１導電パターン２０５に対して整列する。
【００４０】
前記金属酸化物エッチング阻止膜２４０、２４５は第２層間絶縁膜２２０を形成する前や形成した後アニーリングされる。また、前記第１エッチング阻止膜２４０は第１層間絶縁膜２１０上に直接形成されるか、一つまたはそれ以上の膜が第１エッチング阻止膜２４０と第１層間絶縁膜２１０との間に介在する。同様に、第２層間絶縁膜２２０は第２エッチング阻止膜２４５上に直接形成されるか、一つまたはそれ以上の膜が第２層間絶縁膜２２０と第２エッチング阻止膜２４５との間に介在する。また、第２エッチング阻止膜２４５は第１エッチング阻止膜２４０上に直接形成されるか、一つまたはそれ以上の膜が第２エッチング阻止膜２４５と第１エッチング阻止膜２４０との間に介在する。
【００４１】
図１３に示すように、第２導電パターン２３５がコンタクトホール２２５（図１２参照）に形成される。第２導電パターン２３５は図９及び図１０を参照して説明した工程と同一の工程で形成される。図１３に示すように、第２導電パターン２３５は第２層間絶縁膜２２０に形成され、第１導電パターン２０５と電気的に接触する。
【００４２】
前述したように、前記アニーリングされた金属酸化物エッチング阻止膜２４０、２４５は低いエッチング率を示す。従って、第２層間絶縁膜２２０をエッチングする湿式エッチング工程の間エッチング阻止膜２４０、２４５の腐食が減少されるので、湿式エッチング工程に使用されるエッチング液が第１導電パターン２０５と第１層間絶縁膜２１０との間に浸透する可能性を減少させることができる。
【００４３】
図１４及び図１５は本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【００４４】
図１４及び図１５に示した前記半導体装置はエッチング阻止層の構造を除いては前述した半導体装置と実質的に同一である。図１４には、半導体基板３００上部に形成された第１導電パターン３０５及び第１層間絶縁膜３１０と、第１導電パターン３０５と第１層間絶縁膜３１０上に順次形成された多層エッチング阻止構造３１５及び第２層間絶縁膜３２０が図示されている。
【００４５】
多層エッチング阻止構造３１５はバッファ膜として第１及び第２エッチング阻止膜３４０、３５０の間に介在する酸化物膜３４５を含む。第１及び第２エッチング阻止膜３４０、３５０のうちいずれか一つまたは全部は金属酸化物を蒸着しアニーリングして形成される。第１及び第２エッチング阻止膜３４０、３５０が全部アニーリングされた金属酸化物からなる場合、第１及び第２エッチング阻止膜３４０、３５０はそれぞれ相違した金属酸化物から構成される。例えば、前記金属酸化物はハフニウム及び/またはアルミニウムを含む。前記金属酸化物がハフニウムを含む場合、前記金属酸化物はハフニウム酸化物（ＨｆＯ2）に該当する。前記金属酸化物がアルミニウムを含む場合、前記金属酸化物はアルミニウム酸化物（Ａｌ2Ｏ3）に該当する。ハフニウム酸化物膜及び/またはアルミニウム酸化物膜は約５００から５１０℃程度の温度で約１分の間アニーリングすることができるが、これに限定されることはない。
【００４６】
例えば、第１及び第２エッチング阻止膜３４０、３５０のうちいずれか一つが、アニーリングされた金属酸化物からなる反面、第１及び第２エッチング阻止膜３４０、３５０のうち残りの一つが、シリコン窒化物のような非金属酸化物からなる。
【００４７】
また例えば、第１エッチング阻止膜３４０が、アニーリングされたハフニウム酸化物（ＨｆＯ2）またはアニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）のうちいずれか一つからなり、第２エッチング阻止膜３５０が、アニーリングされたハフニウム酸化物（ＨｆＯ2）及びアニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）のうちいずれか一つからなってもよい。また例えば、第１エッチング阻止膜３４０がシリコン窒化物からなり、第２エッチング阻止膜３５０が、アニーリングされたハフニウム酸化物（ＨｆＯ2）またはアニーリングされたアルミニウム酸化物（Ａｌ2Ｏ3）のうちいずれか一つからなってもよい。
【００４８】
前記金属酸化物エッチング阻止膜３４０、３５０は、例えば、原子層積層（ＡＬＤ）工程で形成される。
【００４９】
第２層間絶縁膜３２０上にパターニングされたマスク層（図示せず）を形成した後、結果物を湿式エッチング工程でエッチングして多層エッチング阻止構造３１５の一部を選択的に露出させる。多層エッチング阻止構造３１５の前記露出された部分は乾式エッチング工程で除去される。これにより、第２層間絶縁膜３２０と多層エッチング阻止構造３１５にはコンタクトホールが形成され、前記コンタクトホールには第２導電パターン３３５が形成される。第２導電パターン３３５は図９及び図１０を参照して説明した工程と実質的に同一の工程を用いて形成される。図１５に示すように、第２導電パターン３３５は第２層間絶縁膜３２０内に形成され、第１導電パターン３０５に電気的に接触する。
【００５０】
前記金属酸化物エッチング阻止膜３４０、３５０は第２層間絶縁膜３２０を形成する前や後にアニーリングされる。また、第１エッチング阻止膜３４０は第１層間絶縁膜３１０上に直接形成されるか、一つまたはそれ以上の膜が第１エッチング阻止膜３４０と第１層間絶縁膜３１０との間に介在する。同様に、第２層間絶縁膜３２０は第２エッチング阻止膜３５０上に直接形成されるか、一つまたはそれ以上の膜が第２層間絶縁膜３２０と第２エッチング阻止膜３５０との間に介在する。さらに、第１及び第２層間絶縁膜３４０、３５０の間に酸化物膜３４５以外の追加的な膜を形成してもよい。
【００５１】
前述したように、前記アニーリングされた金属酸化物エッチング阻止膜３４０、３５０は低いエッチング率を示す。従って、第２層間絶縁膜３２０を湿式エッチングする間各エッチング阻止膜３４０、３５０のエッチングが減少されるので、第１導電パターン３０５と第１層間絶縁膜３１０との間に湿式エッチング工程のエッチング液が浸透する可能性を減少させることができる。これにより、前記半導体装置の信頼性と数率を向上させることができる。
【００５２】
図１６から図２０は本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【００５３】
まず、図１６に示したような構造物を製作する。図示したように、半導体基板４００はその表面に不純物領域４０５を含む。不純物領域４０５の両側の半導体基板４００の表面上にはゲート構造物４３５が形成される。各ゲート構造物４３５は大体ゲート酸化膜４１５、ゲート電極４２０、窒化物膜４２５及び絶縁側壁４３０を含む。また、第１層間絶縁膜４１０がゲート構造物４３５上に形成される。第１層間絶縁膜４１０の上面はゲート構造物４３５の上面と実質的に同一の高さである。
【００５４】
図１７に示すように、ゲート構造物４３５の間に自己整列したコンタクトホールを形成した後、前記コンタクトホールを第１導電パッド４４０で埋立する。第１導電パッド４４０は不純物領域４０５に電気的に接触する。
【００５５】
図１８に示すように、図１７に示した構造物上に第２層間絶縁膜４４５、エッチング阻止層４５０及び第３層間絶縁膜４５５を順次形成する。
【００５６】
エッチング阻止層４５０はアニーリングされた金属酸化物層に該当し、図７から図１０を参照して説明したエッチング阻止層１１５と実質的に同一である。従って、エッチング阻止層４５０を形成するための工程に対する説明は省略する。前述した金属酸化物エッチング阻止層１１５を形成するための物質及び工程は前記エッチング阻止層４５０にも適用され、他の膜が追加的に介在してもよい。
【００５７】
さらに、図１８に示すように、第３層間絶縁膜４５５上にマスクパターン（図示せず）を形成した後、湿式エッチング工程を実施してエッチング阻止層４５０の一部を露出させるコンタクトホール４６０を選択的に形成する。
【００５８】
図１９に示すように、エッチング阻止層４５０の前記露出された部分を乾式エッチング工程で除去し、その下の第２層間絶縁膜４４５を除去する。このような方法で、第１導電パッド４４０の上面を露出させるコンタクトホール４６５が形成される。
【００５９】
図２０に示すように、コンタクトホール４６５（図１９参照）を第１導電パッド４４０に電気的に接触する第２導電パッド４７０で埋立する。第２導電パッド４７０は図１９を参照して説明した工程のように、コンタクトホール４６５を満たす導電層を形成した後、第３層間絶縁膜４５５の上面が露出されるまで前記導電層を平坦化することにより形成される。
【００６０】
前記アニーリングされた金属酸化物エッチング阻止層４５０は低い湿式エッチング率を有する。第３層間絶縁膜４５５を湿式エッチングする間エッチング阻止層４５０の腐食が減少されるので、湿式エッチング工程のエッチング液が第２層間絶縁膜４４５か下部構造物に浸透する可能性を減少させることができる。これによって前述したように、前記半導体装置の信頼性と数率を向上させることができる。
【００６１】
図２１及び図２２は本発明のさらにまた他の実施例による半導体装置の製造工程を説明するための断面図である。
【００６２】
まず、図２１に示したような構造物を準備する。このような構造物は図１８を参照して説明した構造物と同一である。即ち、半導体基板５００はその表面に不純物領域５０５を具備する。ゲート構造物５３５は不純物領域５０５両側の半導体基板５００の表面上に形成される。各ゲート構造物５３５はゲート酸化膜５１５、ゲート電極５２０、窒化物膜５２５及び絶縁側壁５３０を含む。図示したように、その上面がゲート構造物５３５の上面と実質的に同一の高さである第１層間絶縁膜５３５が形成される。ゲート構造物５３５の間に自己整列したコンタクトホールを形成した後、前記自己整列したコンタクトホールを第１導電パッド５４０で埋立する。第１導電パッド５４０上に第２層間絶縁膜５４５、多層エッチング阻止構造５５０及び第３層間絶縁膜５５５が順次形成される。第３層間絶縁膜５５５上にマスクパターン（図示せず）を形成した後、湿式エッチング工程を実施して多層エッチング阻止構造５５０の一部を露出させるコンタクトホール５６０を選択的に形成する。
【００６３】
多層エッチング阻止構造５５０は、図１１から図１３を参照して説明した多層エッチング阻止構造２１５と実質的に同一であって、第１エッチング阻止膜５８０及び第２エッチング阻止膜５８５を含み、少なくとも一つの膜が、アニーリングされた金属酸化物からなる。従って、前述した工程と重複する工程に対する説明は省略する。前述した多層エッチング阻止構造２１５を形成するための物質及び工程は前記多層エッチング阻止構造５５０にも適用され、他の膜が追加的に介在してもよい。
【００６４】
図２２に示すように、乾式エッチング工程を実施して多層エッチング阻止構造５５０の前記露出された部分をエッチングし、その下の第２層間絶縁膜５４５を部分的にエッチングする。これにより、第１導電パッド５４０の上面を露出させるコンタクトホールが画定される。前記コンタクトホールを第１導電パッド５４０に電気的に接触する第２導電パッド５７０で満たす。第２導電パッド５７０は、前記コンタクトホールを満たす導電層を前記構造物上に形成し、第３層間絶縁膜５５５の上面が露出されるまで前記導電層を平坦化することで形成される。
【００６５】
前記アニーリングされた金属酸化物エッチング阻止膜５８０、５８５は低い湿式エッチング率を示す。従って、第３層間絶縁膜５５５を湿式エッチングする間多層エッチング阻止構造５５０の腐食が減少されるので、湿式液が第２層間絶縁膜５４５か下部構造物に浸透する可能性を減少させることができる。従って、前述したように、前記半導体装置の信頼性と数率を向上させることができる。
【００６６】
図２３及び図２４は本発明のさらにまた他の実施例による半導体装置の製造工程を説明するための断面図である。
【００６７】
まず、図２１に示したような構造物を製造する。このような構造物は図１８及び図２１を参照して説明した構造物と同一である。図示したように、半導体基板６００はその表面に不純物領域６０５を具備する。ゲート構造物６３５は不純物領域６０５の両側の基板６００の表面上に形成される。各ゲート構造物６３５はゲート酸化膜６１５、ゲート電極６２０、窒化物膜６２５及び絶縁側壁６３０を含む。図示したように、その上面がゲート構造物６３５の上面と実質的に同一の高さである第１層間絶縁膜６１０が形成される。ゲート構造物６３５の間に自己整列したコンタクトホールを形成した後、前記自己整列したコンタクトホールを第１導電パッド６４０で埋立する。第１導電パッド６４０は不純物領域６０５に電気的に接触する。第１層間絶縁膜６１０と第１導電パッド６４０上に第２層間絶縁膜６４５、多層エッチング阻止構造６５０及び第３層間絶縁膜６５５が順次形成される。第３層間絶縁膜６５５上にマスクパターン（図示せず）を形成した後、湿式エッチング工程を実施して多層エッチング阻止構造６５０の一部を露出させるコンタクトホール６００を選択的に形成する。
【００６８】
多層エッチング阻止構造６５０は、少なくとも一つがアニーリングされた金属酸化物からなる第１エッチング阻止膜６８０、第２エッチング阻止膜６９０と、中間物酸化物膜６８５とを含む。即ち、多層エッチング阻止構造６５０は、図１４及び図１５を参照して説明した多層エッチング阻止構造３１５と同一である。従って、前述と重複する説明は省略する。前述した多層エッチング阻止構造３１５を形成するための物質及び工程は前記多層エッチング阻止構造６５０にも適用することができ、他の膜が追加的に介在してもよい。
【００６９】
図２４に示すように、乾式エッチング工程を実施して多層エッチング阻止構造６５０の前記露出された部分をエッチングし、その下の第２層間絶縁膜６４５を部分的にエッチングする。これにより、第１導電パッド６４０の上面を露出させるコンタクトホールが定義される。前記コンタクトホールを第１導電パッド６４０に電気的に接触する第２導電パッド６７０で埋立する。第２導電パッド６７０は、前記コンタクトホールを満たす導電層を前記構造物上に形成し、第３層間絶縁膜６５５の上面が露出されるまで前記導電層を平坦化することで形成される。
【００７０】
前記アニーリングされた金属酸化物エッチング阻止膜６８０、６９０は低い湿式エッチング率を示す。従って、第３層間絶縁膜６５５を湿式エッチングする間多層エッチング阻止構造５５０の腐食が減少されるので、湿式エッチング液が第２層間絶縁膜６４５か下部構造物に浸透する可能性を減少させることができる。従って、前述したように、前記半導体装置の信頼性及び数率を向上させることができる。
【００７１】
図２５から図３４は、本発明の一実施例によるシリンダ型キャパシター電極を有するメモリセルの製造方法を説明するための断面図である。
【００７２】
図２５に示すように、素子分離膜７０５の間に定義されたアクティブ領域を有する半導体基板７００上に複数（例えば、４個程度）のゲート構造物７３０が形成された構造物を準備する。各ゲート構造物７３０はゲート絶縁膜７１０、ゲート電極７１５、窒化物膜７２０及び絶縁側壁７２５を具備する。図示したように、不純物拡散領域７３５、７４０は隣接する一対のゲート構造物７３０の間に形成される。
【００７３】
図２６に示すように、ゲート構造物７３０の上面と実質的に同一の高さの上面を有する第１層間絶縁膜７４５が形成される。例えば、３個程度の複数の自己整列したコンタクトホールがゲート構造物７３０の間に形成され、前記自己整列したコンタクトホールは第１導電パッド７５０で満たされる。図示したように、第１導電パッド７５０は不純物領域７３５、７４０に電気的に接触する。
【００７４】
図２７に示すように、第１層間絶縁膜７６０と第１導電パッド７５０上に第１エッチング阻止層７６０及び第２層間絶縁膜７５５が順次形成される。例えば、第１エッチング阻止層７６０はシリコン窒化物を使用して形成される。しかし、前述したように、他のエッチング阻止層を第１層間絶縁膜７６０及び第１導電パッド７５０上に形成してもよい。第２層間絶縁膜７５５上にマスクパターン（図示せず）を形成した後、湿式エッチング工程を実施して第１エッチング阻止層７６０の一部分を選択的に露出させる。第１エッチング阻止層７６０の露出された部分は乾式エッチング工程で除去される。これにより、第２層間絶縁膜７５５及び第１エッチング阻止層７６０にコンタクトホールが定義される。結果物上に導電層を形成した後、第２層間絶縁膜７５５の上面が露出されるまで前記導電層を平坦化する。その結果、第２層間絶縁膜間７５５及び第１エッチング阻止層７９５に第２導電パッド７７０が形成され第１導電パッド７５０に電気的に接触する。
【００７５】
図２８に示すように、図２７に示した構造物上に第３層間絶縁膜７７５及び多層エッチング阻止構造７９５を順次形成する。本実施例において、多層エッチング阻止構造７７５は、少なくとも一つがアニーリングされた金属酸化物膜である第１エッチング阻止膜７８０、第２エッチング阻止膜７９０と、第１及び第２エッチング阻止膜７８０、７９０の間に介在する酸化物膜７８５とを含む。即ち、多層エッチング阻止構造７９５は図１４及び図１５を参照して説明した多層エッチング阻止構造３１５と実質的に同一である。従って、前述と重複する説明は省略する。前述した多層エッチング阻止構造３１５を形成するための物質及び工程は前記多層エッチング阻止構造７９５にも適用され、他の膜が追加的に介在してもよい。また、図８に示したエッチング阻止層３１５または図１２に示した多層エッチング阻止構造２１５も前記多層エッチング阻止構造７９５の代わりに適用してもよい。
【００７６】
図２９に示すように、多層エッチング阻止構造７９５上にモールド膜８００と反射防止膜８０５が順次形成される。反射防止膜８０５上にマスクパターン（図示せず）を形成した後、結果物を湿式エッチング工程でエッチングすることで、それぞれ多層エッチング阻止構造７９５の表面部分を露出させるストレージノードホール８１０を形成する。
【００７７】
図３０に示すように、乾式エッチング工程を実施して、多層エッチング阻止構造７９５の前記露出された部分とその下の第３層間絶縁膜７７５の一部分を除去する。前記乾式エッチング工程の間、モールド膜８００、酸化物膜７８５及び第３層間絶縁膜７７５の側壁部位もエッチングされ、これにより、第１及び第２エッチング阻止膜７８０、７９０がストレージノードコンタクトホール８０５の側壁から突出する。
【００７８】
図３１に示すように、ストレージノードコンタクトホール８１５の内壁と反射防止膜８０５の表面上にストレージノード膜８２０を連続的に形成する。
【００７９】
図３２に示すように、ストレージノードコンタクトホール８１５を満たすように図３１に示した構造物上に犠牲膜８３５を形成する。続いて、結果物を平坦化させモールド膜８００の上面を露出させる。モールド膜８００を湿式エッチング工程で除去すると、図３２に示したような構造物が得られる。
【００８０】
図３３に示すように、犠牲膜８３５（図３２参照）を湿式エッチング工程またはアッシング工程で除去する。例えば、モールド膜８００、犠牲膜８３５を湿式エッチング工程で同時に除去してもよい。
【００８１】
図３４に示すように、図３３に示した構造物上に誘電膜８４０を連続的に形成した後、キャパシター８５０を定義するためのプレートノード膜８４５を形成する。即ち、各キャパシター８５０はシリンダ型ストレージノード膜８２５、誘電膜８４０及びプレートノード膜８４５を含む。
【００８２】
前記アニーリングされた金属酸化物エッチング阻止膜７８０、７９０は低い湿式エッチング率を示す。モールド膜８００及び/または犠牲膜８３５をエッチングする湿式工程の間多層エッチング阻止構造７９５のエッチングが減少されるので、湿式エッチング液が第３層間絶縁膜７７５か下部構造物に浸透する可能性を減少させることができる。従って、前述したように前記メモリセルの信頼性及び数率を向上させることができる。
【００８３】
図３５から図４０は本発明の他の実施例によるシリンダ型キャパシター電極を有するメモリセルの製造方法を説明するための断面図である。
【００８４】
図３５において、参照符号９９５は多層エッチング阻止構造を示す。図３５の多層エッチング阻止構造９９５の下に位置する構造物は前述した図２８の多層エッチング阻止構造７９５の下に位置する構造物と実質的に同一である。即ち、図３５を参照すると、複数（例えば、４個程度）のゲート構造物９３０が、素子分離膜９０５の間に定義されるアクティブ領域を含む半導体基板９００上に形成される。各ゲート構造物９３０はゲート絶縁膜７９０、ゲート電極９１５、窒化物膜９２０及び絶縁側壁９２５を具備する。不純物拡散領域９３５、９４０は隣接する一対のゲート構造物９３０の間に形成される。参照符号９４５は第１層間絶縁膜を示し、参照符号９５０及び９５５は不純物拡散領域９３５、９４０に電気的に接触する第１導電パッドを意味する。第１層間絶縁膜９４５と第１導電パッド９５０上には第１エッチング阻止層９６０及び第２層間絶縁膜９６５が順次形成される。
【００８５】
例えば、第１エッチング阻止層９６０はシリコン窒化物を使用して形成される。しかし、前述したように、他の物質からなるエッチング阻止層を第１層間絶縁膜９４５及び第１導電パッド９５０、９５５上に形成してもよい。
【００８６】
また、図３５に示すように、第２層間絶縁膜９６５に第２導電パッド９７０が形成され第１導電パッド９５０に電気的に接触する。第２層間絶縁膜９６５及び第２導電パッド９７０上には第３層間絶縁膜９７５と多層エッチング阻止構造９９５が順次形成される。本実施例において、多層エッチング阻止構造９９５は第１エッチング阻止膜９８０及び第２エッチング阻止膜９８５を具備し、図１１から図１３を参照して説明した多層エッチング阻止構造２１５と実質的に同一である。従って、前述と重複する説明は省略する。前述した多層エッチング阻止構造２１５を形成するための物質及び工程は前記多層エッチング阻止構造９９５にも適用され、他の膜が追加的に介在してもよい。また、図８に示したエッチング阻止層１１５または図１４に示した多層エッチング阻止構造３１５も前記多層エッチング阻止構造９９５の代わりに適用してもよい。
【００８７】
多層エッチング阻止構造９５５上に第１及び第２モールド膜１０００、１００５を形成する。この場合、第１モールド膜１０００のエッチング速度が第２モールド膜１００５のエッチング速度より早い。また、第２導電パッド９７０に対して整列した開口を有するマスクパターン１０１０が第２モールド膜１００５上に形成される。図示していないが、反射防止膜を第２モールド膜１００５上に形成してもよい。
【００８８】
図３６に示すように、結果物を湿式エッチング工程でエッチングして、多層エッチング阻止構造９９５の表面部分をそれぞれ露出させるストレージノードホール１０１５を形成する。第１及び第２モールド膜１０００、１００５が相違したエッチング速度を有するので、第２モールド膜１００５は第１モールド膜１０００との界面で部分的に重畳する。即ち、ストレージノードホール１０１５は下部が拡張された構造を有する。
【００８９】
図３７に示すように、乾式エッチング工程を実施して、多層エッチング阻止構造９９５の前記露出された部分とその下の第３層間絶縁膜９７５の一部分を除去する。前記乾式エッチング工程の間、第３層間絶縁膜９７５の側壁部位もエッチングされ多層エッチング阻止構造９９５がストレージノードコンタクトホール１０１５（図３６参照）の側壁から突出する。
【００９０】
さらに、図３７に示すように、ストレージノードコンタクトホール１０１５の内壁及びマスクパターン１０１０上にストレージノード膜１０３０を連続的に形成する。ストレージノードコンタクトホール１０１５を満たすように結果物上に犠牲膜１０２５を形成する。
【００９１】
図３８に示すように、結果物を平坦化して第２モールド膜１００５の上面を露出させる。これにより、ストレージノードコンタクトホール１０１５を埋立する犠牲膜パターン１０３５が形成される。
【００９２】
図３９に示すように、第１及び第２モールド膜１０００、１００５を湿式エッチング工程で除去した後、犠牲膜パターン１０３５を湿式エッチング工程またはアッシング工程で除去する。例えば、第１及び第２モールド膜１０００、１００５と犠牲膜パターン１０３５を湿式エッチング工程で同時に除去してもよい。
【００９３】
図４０に示すように、図３９に示した構造物上に誘電膜１０４０を連続的に形成した後、キャパシター１０５０を定義するためにプレートノード膜１０４５を形成する。即ち、各キャパシター１０５０はシリンダ型ストレージノード膜１０３０、誘電膜１０４０及びプレートノード膜１０４５を含む。
【００９４】
前記アニーリングされた金属酸化物エッチング阻止膜９８０、９８５は低い湿式エッチング率を示す。第１及び第２モールド膜１０００、１００５及び/または犠牲膜パターン１０３５をエッチングする湿式エッチング工程の間多層エッチング阻止構造９５５のエッチングが減少されるので、前記湿式工程に使用されるエッチング液が第３層間絶縁膜９７５か下部構造物に浸透する可能性を減少させることができる。従って、前述したように、前記メモリセルの信頼性及び数率を向上させることができる。
【００９５】
図４１から図４４は本発明のさらにまた他の実施例によるシリンダ型キャパシター電極を有するメモリセルの製造方法を説明するための断面図である。
【００９６】
図４１において、参照符号１１９５は多層エッチング構造を示す。図４１の多層エッチング阻止構造１１９５の下に位置する構造物は前述した図２８の第２多層エッチング阻止構造７９５の下に位置する構造物と実質的に同一である。即ち、図４１に示すように、複数（例えば、４個程度）のゲート構造物１１３０が、素子分離膜１１０５の間に画定されるアクティブ領域を含む半導体基板１１００上に形成される。各ゲート構造物１１３０はゲート絶縁膜１１１０、ゲート電極１１１５、窒化物膜１１２０及び絶縁側壁１１２５を具備する。不純物拡散領域１１３５、１１４０は隣接した一対のゲート構造物１１３０の間に形成される。参照符号１１４５は第１層間絶縁膜を示し、参照符号１１５０は不純物領域１１３５、１１４０に電気的に接触する第１導電パッドを意味する。第１層間絶縁膜１１４５と第１導電パッド１１５０上には第１エッチング阻止層１１６０及び第２層間絶縁膜１１６５が順次形成される。
【００９７】
例えば、第１エッチング阻止層１１６０はシリコン窒化物を使用して形成される。しかし、前述したように、他の物質からなるエッチング阻止層を第１層間絶縁膜１１４５及び第１導電パッド１１５０上に形成してもよい。
【００９８】
さらに、図４１に示すように、第２層間絶縁膜１１６５に第２導電パッド１１７０が形成され、不純物領域１１３５に対して整列した第１導電パッド１１５０に電気的に接触する。第２層間絶縁膜１１６５及び第２導電パッド１１７０上には第３層間絶縁膜１１７５と多層エッチング阻止構造１１９５が順次形成される。本実施例において、多層エッチング阻止構造１１９５は、少なくとも一つがアニーリングされた金属酸化物膜である第１エッチング阻止膜１１８０、第２エッチング阻止膜１１９０と、第１及び第２エッチング阻止膜１１８０、１１９０の間に介在する酸化膜１１８５とを含む。即ち、多層エッチング阻止構造１１９５は図１４及び図１５を参照して説明した多層エッチング阻止構造３１５と実質的に同一である。従って、前述と重複する説明は省略する。前述した多層エッチング阻止構造３１５を形成するための物質及び工程は前記多層エッチング阻止構造１１９５にも適用され、他の膜が追加的に介在してもよい。また、図８に示したエッチング阻止層１１５または図１２に示した多層エッチング阻止構造２１５も前記多層エッチング阻止構造１１９５の代わりに適用してもよい。
【００９９】
多層エッチング阻止構造１１９５上に第１、第２及び第３モールド膜１２００、１２０５、１２１０と反射防止膜１２１５を順次形成する。このとき、第１モールド膜１２００のエッチング速度が第２モールド膜１２０５のエッチング速度より速く、第２モールド膜１２０５のエッチング速度が第３モールド膜１２１０のエッチング速度より速い。
【０１００】
図４２に示すように、結果物を湿式エッチング工程でエッチングして、第２導電パッド１１７０の表面部分をそれぞれ露出させるストレージノードホール１２２０を形成する。前記エッチング工程の間酸化物膜１１８５と第３層間絶縁膜１１７５の側壁もエッチングされるので、多層エッチング阻止構造１１９５がこのような側壁からストレージノードコンタクトホール１１２０内に突出する。
【０１０１】
また、図４２に示すように、ストレージノードコンタクトホール１２２０の内壁及び反射防止膜１２１５上にストレージノード膜１２２５を連続的に形成する。
【０１０２】
図４３に示すように、ストレージノードコンタクトホール１２２０（図４２参照）を満たすように犠牲膜１２３５を形成した後、結果物を平坦化させ、第１から第３モールド膜１２２０、１２０５、１２１０を湿式エッチング工程で除去する。
【０１０３】
図４４に示すように、犠牲膜１２３５（図４３参照）を湿式エッチング工程またはアッシング工程で除去した後、結果物上に誘電膜１２４０を連続的に形成する。キャパシター１２５０を定義するためのプレートノード膜１２４５が形成される。即ち、各キャパシター１２５０はシリンダ型ストレージノード膜１２３０、誘電膜１２４０及びプレートノード膜１２４５を具備する。
【０１０４】
前記アニーリングされた金属酸化物エッチング阻止膜１１８０、１１９０は低い湿式エッチング率を有する。第１から第３モールド膜１２００、１２０５、１２１０及び/または犠牲膜１２３５をエッチングする湿式エッチング工程の間多層エッチング阻止構造１１９５のエッチングが減少されるので、前記湿式工程に使用されるエッチング液が第３層間絶縁膜１１７５に下部構造物に浸透する可能性を減少させることができる。従って、前述したように、前記メモリセルの信頼性及び数率を向上させることができる。
【０１０５】
前述した実施例例において、少なくとも一つの金属酸化物膜をアニーリングして、実質的に湿式エッチングに対して耐性を有するエッチング阻止層を形成する。このような湿式エッチングに対する実質的な耐性は、前記エッチング阻止層が半導体装置の製造工程において湿式エッチング阻止層として機能することを意味する。前記アニーリングされた金属酸化物膜は２００：１で希釈したフッ酸（ＨＦ）、ＳＣ１（水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）及び脱イオン水の混合液）または硫酸（Ｈ2ＳＯ4）を使用する湿式エッチング工程の間約１Å／分以下のエッチング率を有することが望ましいが、本発明がこれに制限されることはない。
【０１０６】
また、前記金属酸化物膜のアニーリング温度は、望ましくは約７００℃以下、より望ましくは約６００℃以下、最も望ましくは約５２０℃以下であるが、本発明がこれに制限されることはない。さらに、前記金属酸化物膜のアニーリング時間は望ましくは約１０分以下、より望ましくは約５分以下、最も望ましくは約２分以下であるが、これによって本発明が限定されることはない。
以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できる。
【図面の簡単な説明】
【０１０７】
【図１】従来のシリンダ型構造の下部電極を有するキャパシターを含むメモリセルの製造方法を説明するための断面図である。
【図２】従来のシリンダ型構造の下部電極を有するキャパシターを含むメモリセルの製造方法を説明するための断面図である。
【図３】従来のシリンダ型構造の下部電極を有するキャパシターを含むメモリセルの製造方法を説明するための断面図である。
【図４】従来のシリンダ型構造の下部電極を有するキャパシターを含むメモリセルの製造方法を説明するための断面図である。
【図５】従来のシリンダ型構造の下部電極を有するキャパシターを含むメモリセルの製造方法を説明するための断面図である。
【図６】従来のシリンダ型構造の下部電極を有するキャパシターを含むメモリセルの製造方法を説明するための断面図である。
【図７】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図８】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図９】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１４】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１５】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１６】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１７】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１８】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１９】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図２０】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図２１】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図２２】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図２３】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図２４】本発明のさらにまた他の実施例による半導体装置の製造方法を説明するための断面図である。
【図２５】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図２６】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図２７】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図２８】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図２９】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３０】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３１】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３２】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３３】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３４】本発明の一実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３５】本発明の他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３６】本発明の他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３７】本発明の他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３８】本発明の他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図３９】本発明の他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図４０】本発明の他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図４１】本発明のさらにまた他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図４２】本発明のさらにまた他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図４３】本発明のさらにまた他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【図４４】本発明のさらにまた他の実施例によるシリンダ型キャパシター電極を具備するメモリセルの製造方法を説明するための断面図である。
【符号の説明】
【０１０８】
１００、２００、３００、４００、５００、６００、７００、９０００、１１００  半導体基板、１０５、２０５、３０５  第１導電パターン、１１０、２１０、３１０、４１０、５１０、６１０、７４５、９４５、１１４５  第１層間絶縁膜、１１５、４５０  エッチング阻止層、１２０、２２０、３２０、４４５、５４５、６４５、７５５、９６５、１１６５  第２層間絶縁膜、１３５、２３５、３３５  第２導電パターン、２１５、３１５、５５０、６５０、７９５、９９５、１１９５  多層エッチング阻止構造、２４０、３４０、５８０、６８０、７８０、１１８０  第１エッチング阻止膜、２４５、３４５、５８５、６９０、７９０、１１９０  第２エッチング阻止膜、３４５、６８５、７８５  酸化物膜、４０５、５０５、６０５  不純物領域、４３５、５３５、６３５、７３０、９３０、１１３０  ゲート構造物、４４０、５４０、６４０、７５０、９５０、１１５０  第１導電パッド、４５５、５５５、６５５、７７５、９７５、１１７５  第３層間絶縁膜、５７０、６７０、７７０、９７０、１１７０  第２導電パッド、７０５、９０５、１１０５  素子分離膜、７３５、７４０、９３５、９４０、１１３５、１１４０  不純物拡散領域、７６０、９６０、１１６０  第１エッチング阻止層、８００  モールド膜、８１５、１０１５、１２２０  ストレージノードコンタクトホール、８２０、１０２５、１２２５  ストレージノード膜、８３５、１０２５、１２３５  犠牲膜、８４０、１０４０、１２４０  誘電膜、８４５、１０４５、１２４５  プレートノード膜、８５０、１０５０、１２５０  キャパシター、１０００、１２００  第１モールド膜、１００５、１２０５  第２モールド膜、１２１０  第３モールド膜
【図１】
2006114896.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
2006114896.tif 000008
【図６】
2006114896.tif 000009
【図７】
2006114896.tif 000010
【図８】
2006114896.tif 000011
【図９】
2006114896.tif 000012
【図１０】
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【図１１】
2006114896.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2006114896.tif 000038
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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