(57)【要約】【課題】通常のＬＳＩテスタを用い、被試験半導体装置の大きさを増すことなく、検査専用の入力ピンを設けることなく、高速にデータを被試験半導体装置に入力する検査を実現する。【解決手段】ＬＳＩテスタ１が発生した低速な３線式シリアルレジスタ設定信号を、シフトレジスタ回路１０は、クロックを用いて所定の数のデータを記憶する。制御回路１２は、ロードでデータの終了を検知し、シフトレジスタ回路１０へ与えるクロックを高速クロック発生回路１１で生成した高速クロックに切換える。シフトレジスタ回路１０は、記憶したデータを高速クロックを用いて出力し、高速クロックとともに被試験半導体２のシリアルレジスタ１３に入力する。ＬＳＩテスタ１から発生された信号と互換の高速な３線式シリアルレジスタ設定信号により被試験半導体装置２を高速度に検査できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験半導体装置の検査を行うためのテストデータを発生させる工程と、
前記テストデータを一時記憶する工程と、
前記テストデータより速い高速クロックを発生する工程と、
一時記憶した前記テストデータを前記高速クロックを用いて前記被試験半導体装置に高速に入力する工程とを備えていることを特徴とする半導体装置の検査方法。
【請求項２】
前記一時記憶工程にシフトレジスタを用いた請求項１に記載の検査方法。
【請求項３】
前記一時記憶工程に先入れ先出しメモリを用いた請求項１に記載の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法に関し、特に被検査半導体装置に高速にテストデータを入力する方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化に伴って、高速ＬＳＩテスタを用いて検査する必要性が高まっている。
【０００３】
しかしながら、高速ＬＳＩテスタが高価であり、検査のための製造コストを上昇させるという短所を有している。
【０００４】
そこで、被試験半導体装置内に検査回路を設けて、低速なＬＳＩテスタを用いて高速に検査できる技術が提案されている。
【０００５】
以下、図４を参照しながら、特許文献１に示されており、被試験半導体装置内に高速クロックや高速データを生成する検査回路を設け、被試験半導体装置内の被試験回路に高速にデータを入力する方法について説明する。
【０００６】
ＬＳＩテスタ１よりｎ本のテストデータとｎ本のテストクロックを被試験半導体装置２に入力する。被試験半導体装置２の検査回路３内に設けられたクロック逓倍回路４により、入力されたテストクロックから高速テストクロックを生成する。一方、同じく検査回路３内に設けられたデータ圧縮回路５により、入力されたテストデータから高速テストデータを生成する。得られた高速クロックと高速データを被試験半導体装置２内の被試験回路６に入力する。
【０００７】
以上のような工程を用いることにより、高速にデータを被試験回路６に入力することができる。
【特許文献１】特開平１１−３０６４６号公報（第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、被試験半導体装置２内に検査回路３を設けると、検査回路３を収めるために被試験半導体装置２が大きくなり、製造コストの上昇をまねく。さらに、通常使用時とは異なる検査専用のテストデータ入力ピン７、テストクロック入力ピン８、テスト端子９を必要とするため被試験半導体装置２全体のピン数が増し、より多ピンのパッケージへの変更をまねく場合があり、コスト上昇や実装面積増加のため実施できない場合がある。
【０００９】
本発明は、通常のＬＳＩテスタを用い、被試験半導体装置の大きさを増すことなく、検査専用のピンを設けることなく、高速にデータを入力することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するため、本発明の検査方法は、被試験半導体装置を検査するためのテストデータを通常のＬＳＩテスタを用いて発生し、それを一時記憶しておく。前記テストデータより速い高速クロックを発生し、一時記憶した前記テストデータを互換性を保ったままその高速クロックにより被試験半導体装置に高速に入力する。
【発明の効果】
【００１１】
以上のように、本発明の検査方法によれば、低速なＬＳＩテスタを用い、かつ、半導体装置の大きさを大きくすることなく、かつ、検査専用のピンを必要とせず、したがって、製造コストをまねくことなく高速にデータを入力する検査を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１におけるブロック図である。図４と同等部分は同一符号にて示している。
【００１４】
図１において、本発明による半導体装置の検査方法は、低速なＬＳＩテスタ１が発生するテストデータをシフトレジスタ回路１０に一時記憶し、高速クロック発生回路１１と、一時記憶した前記テストデータを前記高速クロックにより前記被試験半導体装置２に高速に入力する制御回路１２とで構成される。
【００１５】
本発明の実施形態の動作は、被試験半導体装置２内のシリアルレジスタ１３の高速動作を検査するために、ＬＳＩテスタ１が発生する低速な３線式シリアルレジスタ設定信号を、互換性を保ちつつ、高速な３線式シリアルレジスタ設定信号に変換する。
【００１６】
ＬＳＩテスタ１は、低速な３線式シリアルレジスタ設定信号、すなわち、データ、クロック、ロードを出力する。シフトレジスタ回路（記憶工程）１０は、クロックを用いて所定の数のデータを記憶する。制御回路１２は、ロードでデータの終了を検知し、シフトレジスタ回路（記憶工程）１０へ与えるクロックを高速クロック発生回路１１で生成した高速クロックに切換える。シフトレジスタ回路（記憶工程）１０は、記憶したデータを高速クロックを用いて出力し、高速クロックとともに被試験半導体装置２に入力する。制御回路１２は、高速データの終了後高速ロードを出力する。被試験半導体装置２には、ＬＳＩテスタ１から発生された信号と互換性の保たれた高速な３線式シリアルレジスタ設定信号が入力され、被試験半導体装置２の高速動作を検査保証することができる。
【００１７】
なお、この実施形態では、制御回路１２を用いたが、この制御回路１２はシフトレジスタ回路（記憶工程）１０と高速クロック発生回路１１を接続し、互換性の保たれた高速な３線式シリアルレジスタ設定信号を得るための補助的な回路であり、記憶工程の実施形態にしたがって様々な実施形態がある。
【００１８】
図２は、例えば８ビットのシフトレジスタ回路（記憶工程）１０を有する図１の検査方法のタイミングチャートである。ＬＳＩテスタ１が発生する低速な３線式８ビットシリアルレジスタ設定信号を互換性を保ちつつ、２倍高速な３線式８ビットシリアルレジスタ設定信号に変換するには、図２に示すように、低速なクロックで一時記憶した８ビットのデータを２倍の周波数の高速クロックを用いて出力する。
【００１９】
（実施の形態２）
図３は、本発明の実施の形態２におけるブロック図である。図１と同等部分は同一符号にて示している。
【００２０】
本実施の形態では、テストデータを一時記憶する工程に先入れ先出しメモリ回路１４を用いている。
【００２１】
以上のように構成された検査方法において、同時に複数ビットのテストデータを被試験半導体装置２に入力し、被試験半導体装置２の高速動作を検査保証することができる。
【産業上の利用可能性】
【００２２】
以上説明したように、本発明は、被試験半導体装置に高速にデータを入力し、被試験半導体装置の高速動作を保証する検査方法等に有用である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１のブロック図
【図２】本発明の実施の形態１のタイミングチャート
【図３】本発明の実施の形態２のブロック図
【図４】従来の検査方法の一例のブロック図
【符号の説明】
【００２４】
１  ＬＳＩテスタ
２  被試験半導体装置
３  検査回路
４  クロック逓倍回路
５  データ圧縮回路
６  被試験回路
７  テストデータ入力ピン
８  テストクロック入力ピン
９  テスト端子
１０  シフトレジスタ回路（記憶工程）
１１  高速クロック発生回路
１２  制御回路
１３  シリアルレジスタ
１４  先入れ先出しメモリ回路（記憶工程）
【図１】
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【図２】
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【図３】
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【図４】
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