(57)【要約】      （修正有）【課題】  セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、９８０〜１０２０℃の基板温度で熱処理する第１の高温熱処理工程（工程Ａ２）と、７００〜８５０℃の基板温度で熱処理する第１の低温熱処理工程（工程Ａ３）とをこの順に有する。【選択図】図１
2006005125.tif 000002
【特許請求の範囲】
【請求項１】
多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、
９８０〜１０２０℃の基板温度で熱処理する第１の熱処理工程と、
７００〜８５０℃の基板温度で熱処理する第２の熱処理工程とをこの順に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記トランジスタを形成する工程では、ホウ素、リン、又はヒ素を拡散層に導入する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の熱処理工程と第２の熱処理工程とを連続して行う、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
多結晶シリコン電極に接続された拡散層を有するトランジスタを第１の領域に、金属電極に接続された拡散層を有するトランジスタを第２の領域に、それぞれ備える半導体装置の製造方法において、
前記第１及び第２の領域にそれぞれトランジスタを形成する工程と、
前記第１の領域に前記多結晶シリコン電極を形成する工程と、
９８０〜１０２０℃の基板温度で熱処理する第１の熱処理工程と、
７００〜８５０℃の基板温度で熱処理する第２の熱処理工程と、
前記第２の領域の拡散層にフッ素化合物又はフッ素を注入する注入工程と、
５００〜８５０℃の基板温度で熱処理する第３の熱処理工程と
をこの順に有することを特徴とする半導体装置の製造方法。
【請求項５】
前記トランジスタを形成する工程では、ホウ素を前記第２の領域の拡散層に導入し、前記注入工程では、加速エネルギーが１〜５０keVで、ドーズ量が１〜５×１０15／cm2の条件でフッ化ホウ素を注入する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記トランジスタを形成する工程では、ホウ素、リン、又はヒ素を前記第１の領域の拡散層に導入する、請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第１の熱処理工程と第２の熱処理工程とを連続して行う、請求項４〜６の何れか一に記載の半導体装置の製造方法。
【請求項８】
多結晶シリコン電極に接続された拡散層を有するトランジスタを第１の領域に、金属電極に接続された拡散層を有するトランジスタを第２の領域に、それぞれ備える半導体装置の製造方法において、
第１の領域に前記多結晶シリコン電極を形成する工程と、
９８０〜１０２０℃の基板温度で熱処理する第１の熱処理工程と、
７００〜８５０℃の基板温度で熱処理する第２の熱処理工程と、
前記第１の熱処理工程の温度よりも高い最高温度でスパイクアニールを行う第３の熱処理工程と
をこの順に有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第３の熱処理工程では、前記最高温度が１０００〜１０５０℃の範囲である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の領域の拡散層に導入されたドーパントがホウ素、リン、又はヒ素である、請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の領域の拡散層に導入されたドーパントがホウ素、リン、又はヒ素である、請求項８〜１０の何れか一に記載の半導体装置の製造方法。
【請求項１２】
前記第１の熱処理工程と第２の熱処理工程とを連続して行う、請求項８〜１１の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、多結晶シリコンプラグ形成後の熱処理方法に関する。
【背景技術】
【０００２】
ＤＲＡＭなどのメモリ半導体装置は、記憶素子として機能するメモリセル領域と、メモリセル領域でのデータの読出し／読込みを制御する周辺回路領域とを備える。メモリセル領域の各メモリセルは、電荷が蓄積されるキャパシタと、キャパシタへの電荷供給のスイッチとして機能するセルトランジスタとを備える。セルトランジスタとして、拡散層のコンタクトに多結晶シリコン電極を用いたものがある。
【０００３】
図２（ａ）〜（ｃ）、及び、図３（ｄ）〜（ｆ）を参照して、従来のメモリ半導体装置の製造方法について説明する。先ず、公知の方法を用いて、シリコン基板１１の主表面に溝型の素子分離領域１２を形成し、セルトランジスタ形成領域１０Ａと周辺回路トランジスタ形成領域１０Ｂとを区画する。
【０００４】
次いで、公知のイオン注入方法を用いて、シリコン基板１１の深部にｎ型シールド層１３を形成し、ｎ型シールド層１３上のセルトランジスタ形成領域１０Ａにｐ型ウエル層１４を、ｎ型シールド層１３上の周辺回路トランジスタ形成領域１０Ｂにｎ型ウエル層１５をそれぞれ形成する。引き続き、図示しないが、ｐ型ウエル層１４の上部領域にｐ型チャネルドープ層を、ｎ型ウエル層１５の上部領域にｎ型チャネルドープ層をそれぞれ形成する。
【０００５】
次いで、熱酸化によって全面にゲート酸化膜１６を形成し、スパッタリングによって、全面にゲート電極材料を成膜する。ゲート電極形状にパターニングされた絶縁膜パターン１８をマスクとして、ゲート電極材料をパターニングすることによって、図２（ａ）に示すゲート電極１７を形成する。
【０００６】
次いで、セルトランジスタ形成領域１０Ａで、絶縁膜パターン１８をマスクとして、リン注入を行う。引き続き、周辺回路トランジスタ形成領域１０Ｂで、絶縁膜パターン１８をマスクとして、ホウ素注入を行う。更に、熱処理を行うことによって、注入されたリン及びホウ素を活性化させ、図２（ｂ）に示すセルトランジスタのｎ型拡散層１９、及び周辺回路トランジスタのｐ型低濃度拡散層２０をそれぞれ形成する。
【０００７】
次いで、公知の方法を用いて、窒化シリコンから成るサイドスペーサ２１を形成する。周辺回路トランジスタ形成領域１０Ｂで、絶縁膜パターン１８及びサイドスペーサ２１をマスクとして、ホウ素注入を行う。引き続き、熱処理を行うことによって注入したホウ素を活性化させ、図２（ｃ）に示す周辺回路トランジスタ１０Ｂのｐ型高濃度拡散層２２を形成する。
【０００８】
次いで、全面に第１層間絶縁膜２３を形成する。引き続き、セルトランジスタ形成領域１０Ａで、第１層間絶縁膜２３に、ｎ型拡散層１９に到達するコンタクト穴２６を形成する。その後、セルトランジスタ形成領域１０Ａで、第１層間絶縁膜２３及びサイドスペーサ２１をマスクとして、ｎ型拡散層１９の下部にリン注入を行う。このリン注入によって、ｎ型拡散層１９の下部に、図示しない電界緩和層を形成する。更に、コンタクト穴２６に多結晶シリコンを埋め込んで、図３（ｄ）に示す多結晶シリコンプラグ２４を形成する。
【０００９】
次いで、図３（ｅ）に示すように、全面に第２層間絶縁膜２５を形成する。引き続き、Ｎ2雰囲気中で、温度が1000℃で10秒間の高温熱処理を行う。この高温熱処理により、多結晶シリコンプラグ２４の抵抗を低減し、且つ多結晶シリコンプラグ２４とｎ型拡散層１９との間のコンタクト面の抵抗を低減することが出来る。
【００１０】
次いで、セルトランジスタ形成領域１０Ａで、第２層間絶縁膜２５に、多結晶シリコンプラグ２４に到達するコンタクト穴２７を形成する。また、周辺回路トランジスタ形成領域１０Ｂで、第１層間絶縁膜２３及び第２層間絶縁膜２５に、ｐ型高濃度拡散層２２に到達するコンタクト穴２８を形成する。引き続き、全面に、薄膜のチタン膜、薄膜のチッ化チタン膜、及びタングステン膜を順次に堆積して、金属積層膜を形成する。更に、温度が約700℃で10分程度の熱処理を行う。熱処理によって、チタン膜がシリコン基板１１と反応してチタンシリサイド膜が形成され、金属積層膜とｐ型高濃度拡散層２２との間で良好なコンタクトが得られる。
【００１１】
次いで、金属積層膜をパターニングすることによって、図３（ｆ）示すように、多結晶シリコンプラグ２４に到達する金属プラグ２９と、ｐ型高濃度拡散層２２に到達する金属プラグ３０とをそれぞれ形成する。以下図示しないが、セルトランジスタ形成領域１０Ａの両端の多結晶シリコンプラグ２４に接続するキャパシタをそれぞれ形成する等の工程を経ることによって、メモリ半導体装置１０を完成することが出来る。
【００１２】
上記従来の半導体装置で、周辺回路トランジスタの拡散層に接続されるプラグが金属で構成されるのは、熱処理によって金属プラグと拡散層との間に金属シリサイドが形成され、金属プラグと拡散層との間で良好なコンタクトが得られるからである。しかし、セルトランジスタでこの構造を採用すると、ＴｉやＣｏなどの金属原子がシリコン基板中に拡散して再結合中心を形成し、接合リーク電流を発生させる恐れがある。そこで、セルトランジスタでは、拡散層に接続されるプラグに多結晶シリコンを用いることによって、接合リーク電流を抑制し、キャパシタによる情報保持時間を長くしている。セルトランジスタの拡散層に接続された多結晶シリコンプラグと、周辺回路トランジスタの拡散層に接続された金属プラグとを備える半導体装置の製造方法については、例えば特許文献１に記載されている。
【特許文献１】特開２００３−３１６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
メモリ半導体装置の性能を向上させるためには、セルトランジスタの接合リーク電流を更に抑制し、情報保持特性を更に向上させる必要がある。本発明は、上記に鑑み、セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備える半導体装置の製造方法において、多結晶シリコン電極が形成された拡散層の接合リーク電流を抑制し、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の第１発明に係る半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、
９８０〜１０２０℃の基板温度で熱処理する第１の熱処理（第１の高温熱処理）工程と、
７００〜８５０℃の基板温度で熱処理する第２の熱処理（第１の低温熱処理）工程とをこの順に有することを特徴としている。
【００１５】
また、本発明の第２発明に係る半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを第１の領域に、金属電極に接続された拡散層を有するトランジスタを第２の領域に、それぞれ備える半導体装置の製造方法において、
前記第１及び第２の領域にそれぞれトランジスタを形成する工程と、
前記第１の領域に前記多結晶シリコン電極を形成する工程と、
９８０〜１０２０℃の基板温度で熱処理する第１の熱処理（第１の高温熱処理）工程と、
７００〜８５０℃の基板温度で熱処理する第２の熱処理（第１の低温熱処理）工程と、
前記第２の領域の拡散層にフッ素化合物又はフッ素を注入する注入工程と、
５００〜８５０℃の基板温度で熱処理する第３の熱処理（第２の低温熱処理）工程と
をこの順に有することを特徴としている。
【００１６】
更に、本発明の第３発明に係る半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを第１の領域に、金属電極に接続された拡散層を有するトランジスタを第２の領域に、それぞれ備える半導体装置の製造方法において、
第１の領域に前記多結晶シリコン電極を形成する工程と、
９８０〜１０２０℃の基板温度で熱処理する第１の熱処理（第１の高温熱処理）工程と、
７００〜８５０℃の基板温度で熱処理する第２の熱処理（第１の低温熱処理）工程と、
前記第１の熱処理工程の温度よりも高い最高温度でスパイクアニールを行う第３の熱処理工程と
をこの順に有することを特徴としている。
【発明の効果】
【００１７】
本発明の第１発明によれば、第２の熱処理工程によって、シリコン基板中に格子間シリコン原子を生成させることが出来る。この場合、第１の熱処理工程で多結晶シリコン電極に吸収されることによって不足した格子間シリコン原子を拡散層中に供給することが出来るので、空孔型欠陥を減少させることが出来る。従って、空孔型欠陥に起因する接合リーク電流を低減することが出来る。本発明をメモリ半導体装置に適用すれば、情報保持特性を向上させることが出来る。
【００１８】
本発明の第１発明で、第１の熱処理工程を９８０〜１０２０℃の基板温度で行うのは、基板温度を９８０℃未満にするとトランジスタのしきい値電圧が低下し、基板温度が１０２０℃を超えると第２の熱処理工程で情報保持特性向上の効果が得られないからである。また、第２の熱処理工程を７００〜８５０℃の基板温度で行うのは、基板温度を７００℃以上とすることによって情報保持特性向上の効果が得られ、基板温度が８５０℃を超えると、チャネルドープ層に導入されたドーパントが拡散することによって、トランジスタのしきい値電圧が低下するからである。
【００１９】
本発明の第１発明の好適な実施態様では、前記トランジスタを形成する工程では、ホウ素、リン、又はヒ素を拡散層に導入する。本発明の第１発明では、前記第１の熱処理工程と第２の熱処理工程とを連続して行うことも出来、或いは別の工程を挟んで行ってもよい。
【００２０】
本発明の第２発明によれば、本発明の第１発明の効果に加え、注入工程と第３の熱処理工程とによって、第２の熱処理工程で不活性化した第２の領域の拡散層中のドーパントを高い確率で活性化させることが出来る。これによって、金属電極と第２の領域の拡散層との間の接触障壁を低減して、金属電極と第２の領域の拡散層との間のコンタクト抵抗を低く保つことが出来る。
【００２１】
第２の熱処理工程を５００〜８５０℃の基板温度で行うのは、基板温度を５００℃以上にすることによって、第２の領域の拡散層中のドーパントの活性化率を高くすることができ、基板温度が８５０℃を超えると、第１の領域のチャネルドープ層のドーパントが拡散することによって、第１の領域のトランジスタのしきい値電圧が低下するからである。
【００２２】
本発明の第２発明の好適な実施態様では、前記トランジスタを形成する工程では、ホウ素を前記第２の領域の拡散層に導入し、前記注入工程では、加速エネルギーが１〜５０keVで、ドーズ量が１〜５×１０15／cm2の条件でフッ化ホウ素を注入する。フッ化ホウ素のドーズ量を１×１０15／cm2未満とすると、第２の領域の拡散層中に導入されるフッ素の濃度が低すぎて、コンタクト抵抗を十分に低減できず、フッ化ホウ素のドーズ量が５×１０15／cm2を超えると、金属電極と第２の領域の拡散層とのコンタクト面から離れたゲート電極の下部領域にドーパントが注入され、第２の領域のトランジスタのしきい値電圧が低下するからである。フッ化ホウ素としては、例えば二フッ化ホウ素を注入することが出来る。
【００２３】
本発明の第２発明の好適な実施態様では、前記トランジスタを形成する工程では、ホウ素、リン、又はヒ素を前記第１の領域の拡散層に導入する。本発明の第２発明の好適な実施態様では、前記第１熱処理工程と第２の熱処理工程とを連続して行うことも出来、或いは別の工程を挟んで行ってもよい。
【００２４】
本発明の第３発明によれば、本発明の第１発明の効果に加え、第３の熱処理工程によって、格子間位置に存在する不活性なドーパントを格子の置換位置に移動させることが出来る。これによって、第２の熱処理工程で不活性化した第２の領域の拡散層におけるドーパントの活性化率を高くして、金属電極と第２の領域の拡散層との間のコンタクト抵抗を低く保つことが出来る。
【００２５】
本発明の第３発明の好適な実施態様では、前記第３の熱処理工程では、前記最高温度が１０００〜１０５０℃の範囲である。最高温度を１０００℃未満にすると、金属電極と第２の領域の拡散層との間のコンタクト抵抗を十分に低減できず、最高温度が１０５０℃を超えると、第１の領域のチャネルドープ層のドーパントが拡散することによって、第１の領域のトランジスタのしきい値電圧が低下するからである。
【００２６】
本発明の第３発明の好適な実施態様では、前記第１の領域の拡散層に導入されたドーパントがホウ素、リン、又はヒ素である。また、前記第２の領域の拡散層に導入されたドーパントがホウ素、リン、又はヒ素である。本発明の第３発明の好適な実施態様では、前記第１の熱処理工程と第２の熱処理工程とを連続して行うことも出来、或いは別の工程を挟んで行ってもよい。
【発明を実施するための最良の形態】
【００２７】
本発明者は、本発明に先立つ種々の検討を行い、従来の半導体装置の製造方法において、接合リーク電流が主に下記の原因によって引き起こされることを見出した。即ち、図２（ｂ）に示した、セルトランジスタ形成領域１０Ａへのリン等のイオン注入によって、シリコン原子が結晶構造からはじき出され、格子部分に原子が存在しない空孔型欠陥と格子間シリコン原子とが生成される。格子間シリコン原子は、空孔型欠陥より拡散速度が高いため、イオン注入後の熱処理によって多くの格子間シリコン原子が散逸する。その結果、ｎ型拡散層１９の近傍では空孔型欠陥が過剰となる。
【００２８】
また、図３（ｅ）に示した多結晶シリコンプラグ２４形成後の高温熱処理によって、多くの格子間シリコン原子が多結晶シリコンプラグ２４中に吸収される。その結果、空孔型欠陥が更に過剰となり、多くの空孔型欠陥が残留することによって、空孔型欠陥を介した接合リーク電流が増大する。
【００２９】
本発明者は、上記知見に鑑み、空孔型欠陥を減少させることによって接合リーク電流を減少させるべく種々の検討を行った結果、温度が700〜850℃の熱処理（第１の低温熱処理）を行うことによって、シリコン基板１１中に格子間シリコン原子を生成させることが出来ることが判った。本発明者は、更に検討を進め、多結晶シリコンプラグ２４形成に後続する高温熱処理を行った後に、第１の低温熱処理を行うことによって、空孔型欠陥が過剰なｎ型拡散層１９に格子間シリコン原子を供給し、空孔型欠陥と格子間シリコン原子とを対で消滅させることによって、空孔型欠陥を減少させることに想到した。
【００３０】
ところで、第１の低温熱処理を行うと、周辺回路トランジスタでは、ｐ型低濃度拡散層２０及びｐ型高濃度拡散層２２に導入されたホウ素が不活性化する。これは、第１の低温熱処理によって多量の格子間シリコン原子が発生し、発生した格子間シリコン原子によってホウ素が格子の置換位置から外れるため、ホウ素がキャリアを発生させることが出来なくなるからである。
【００３１】
ここで、ｐ型高濃度拡散層２２に導入されたホウ素が不活性化すると、金属プラグ３０とｐ型高濃度拡散層２２との間の接触障壁が高くなり、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗が上昇する問題が新たに生じる。
【００３２】
本発明者は、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗が上昇する問題を解決するために種々の検討を行った結果、コンタクト孔２８ｂを形成した後に、ｐ型高濃度拡散層２２にフッ化ホウ素又はフッ素を注入し、ホウ素を活性化させる別の低温熱処理（第２の低温熱処理）を行うことに想到した。
【００３３】
つまり、ｐ型高濃度拡散層２２にフッ化ホウ素又はフッ素が注入されると、注入されたフッ素が格子間シリコン原子の発生を抑制するので、ホウ素が格子の置換位置から外れることを抑制することが出来る。これによって、ｐ型高濃度拡散層２２に注入されたホウ素の活性化率を高くすることが出来る。フッ化ホウ素を注入する場合には、ホウ素も同時に注入されるので、第１の低温熱処理により熱拡散して低濃度化したｐ型高濃度拡散層２２表面のホウ素濃度が補充出来る。ｐ型高濃度拡散層２２に注入されたホウ素の活性化率を高くすることによって、金属プラグ３０とｐ型高濃度拡散層２２との間の接触障壁を低くして、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗を低下させることが出来る。
【００３４】
ところで、ｐ型高濃度拡散層２２にフッ化ホウ素又はフッ素が注入される際に、ｐ型高濃度拡散層２２中に残留するフッ素の濃度が高いと、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト面で良好なチタンシリサイドが形成されない。第２の低温熱処理を行うことによって、フッ素を拡散させて、ｐ型高濃度拡散層２２中に残留するフッ素濃度を低くすることが出来る。
【００３５】
上記に説明した、第１の高温熱処理、第１の低温熱処理、フッ化ホウ素又はフッ素の注入、及び第２の低温熱処理を行う半導体装置の製造方法の主な手順について、図１（ａ）に示す。先ず、図３（ｄ）に示した、第１層間絶縁膜２３にコンタクト穴２６を形成するまでの工程を行う。次に、コンタクト穴２６内に多結晶シリコンプラグ２４を形成する（工程Ａ１）。次いで、第１の高温熱処理を行う（工程Ａ２）。引き続き、第１の低温熱処理を行う（工程Ａ３）。次いで、図３（ｆ）に示した、コンタクト穴２８を形成する（工程Ａ４）。引き続き、コンタクト穴２８内に露出したｐ型高濃度拡散層２２に対してフッ化ホウ素又はフッ素の注入を行う（工程Ａ５）。その後、第２の低温熱処理を行う（工程Ａ６）。更に、コンタクト穴２８内に金属プラグ３０を形成する（工程Ａ６）。
【００３６】
上記プロセスの変形として、フッ化ホウ素又はフッ素の注入（工程Ａ５）及び第２の低温熱処理（工程Ａ６）に代えて、最高温度が第１高温熱処理の温度よりも高いスパイクアニールを行うことも出来る。このプロセスでは、半導体装置をスパイクアニールで僅かな時間でも高温にすることによって、格子間位置に存在する不活性なホウ素を格子の置換位置に移動させることが出来る。これによって、ｐ型高濃度拡散層２２のホウ素の活性化率を高くし、金属プラグ３０とｐ型高濃度拡散層２２との間の接触障壁を低くして、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗を低減させることが出来る。
【００３７】
スパイクアニールを行う半導体装置の製造方法の手順を、図１（ｂ）に示す。図１（ａ）における工程Ａ３に後続して、スパイクアニールを行う（工程Ｂ１）。引き続き、コンタクト穴２８を形成（工程Ｂ２）した後、コンタクト穴２８内に金属プラグ３０を形成する（工程Ｂ３）。なお、工程Ｂ１は、工程Ｂ２よりも後に行っても構わない。
【００３８】
本発明者は、上記知見に基づいて更に検討を行った結果、第１の高温熱処理について、温度を980〜1020℃に設定することが好ましいことを見いだした。つまり、温度を980℃未満にするとセルトランジスタのしきい値電圧が低下し、1020℃を超えると第１の低温熱処理で情報保持特性向上の効果が得られないことが判った。
【００３９】
また、第１の高温熱処理の時間は、1〜30秒間に設定することが好ましい。ここで、１秒未満では制御が難しく、30秒を超えるとホウ素やリンが拡散し過ぎて、セルトランジスタのしきい値電圧が低下する。第１の高温熱処理の最適な条件は、温度が1000℃で10秒間程度である。
【００４０】
第１の低温熱処理では、温度が700〜850℃で時間を1〜30分間に設定することが好ましい。また、更に好ましくは、温度を、格子間シリコン原子を特に多く発生させることができる800℃程度に設定する。この場合には、時間を１〜10分間に設定することが好ましい。
【００４１】
熱処理を１分間以上とするのは、十分な量の格子間シリコン原子を空孔型欠陥の近傍に供給するためである。熱処理の上限は、セルトランジスタのｐ型チャネルドープ層に導入されたホウ素の不活性化によって、セルトランジスタのしきい値電圧が低下するため、許容できるしきい値電圧の低下によって定められる。
【００４２】
熱処理温度を700℃以上とすることによって、情報保持特性向上の効果が得られる。熱処理温度が850℃を超えると、セルトランジスタのｐ型チャネルドープ層に導入されたホウ素が拡散することによって、セルトランジスタのしきい値電圧が低下する。
【００４３】
フッ化ホウ素の注入条件は、加速エネルギーが1〜50keVで、ドーズ量が1〜5×1015／cm2に設定することが好ましい。フッ化ホウ素又はフッ素を注入するとホウ素のみを注入する場合よりも、後続する第２の低温熱処理でのホウ素の活性化率が高い。例えば、ホウ素を注入した場合には、第２の低温熱処理でホウ素は5％程度しか活性化しないが、フッ化ホウ素を注入した場合にはホウ素は50％が活性化する。
【００４４】
フッ化ホウ素の加速エネルギーを1keV未満とすると、注入されたフッ素の分布が浅すぎて、チタンシリサイド形成の際にチタンシリサイドにフッ素が吸収され、低抵抗なチタンシリサイドが形成されない。また、50keVを超えると、金属プラグ３０とｐ型高濃度拡散層２２とのコンタクト面から離れたゲート電極の下部領域にホウ素が注入され、周辺回路トランジスタのしきい値電圧が低下する。
【００４５】
フッ化ホウ素のドーズ量を、1×1015／cm2未満とすると、ｐ型高濃度拡散層２２中に導入されるフッ素の濃度が低すぎて、コンタクト抵抗を十分に低減できない。また、5×1015／cm2を超えると、金属プラグ３０とｐ型高濃度拡散層２２とのコンタクト面から離れたゲート電極の下部領域にホウ素が注入され、周辺回路トランジスタのしきい値電圧が低下する。
【００４６】
フッ化ホウ素は、イオン電流（注入電流）が大きな二フッ化ホウ素を用いると短時間での注入が可能であり、この場合、加速エネルギーが25keVで、ドーズ量が3×1015／cm2に設定するのが特に好ましい。
【００４７】
第２の低温熱処理は、温度を500〜850℃に設定することが好ましい。500℃以上にすることによって、ホウ素の活性化率を高くすることが出来る。また、850℃を超えると、セルトランジスタのｐ型チャネルドープ層のホウ素が拡散することによって、セルトランジスタのしきい値電圧が低下する。第２の低温熱処理の条件は、特に好ましくは、温度が700℃程度で10分間に設定する。
【００４８】
スパイクアニールは、最高温度を1000〜1050℃に設定することが好ましい。1000℃未満にすると、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗を十分に低減できない。また、1050℃を超えると、セルトランジスタのｐ型チャネルドープ層のホウ素が拡散することによって、セルトランジスタのしきい値電圧が低下する。スパイクアニールの最高温度は、前述の第１の高温熱処理及び第１の低温熱処理の条件を用いた場合には、1030℃にすることが特に好ましい。
【００４９】
スパイクアニールでは、また、昇温レートを100℃／秒以上に、最高温度での保持時間を１秒以下に、降温レートを50℃／秒以上にそれぞれ設定することが好ましい。これによって、周辺回路トランジスタの短チャネル特性の劣化を抑制することが出来る。また、ホウ素含有の多結晶シリコンから成るゲート電極を用いた場合に、ホウ素漏れによるしきい値電圧の変動を抑制することが出来る。
【００５０】
第１の高温熱処理、第１の低温熱処理、第２の低温熱処理、及びスパイクアニールは、窒素、アルゴン（Ａｒ）、又はこれらのガスと微量の酸素とを含む雰囲気中で行うことが好ましい。
【００５１】
以下、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。下記に示す本発明の第１実施形態に係る半導体装置の製造方法は、例えば同一の半導体基板上に形成された、セルトランジスタ及び周辺回路トランジスタを備えるＤＲＡＭに適用される。
【００５２】
本実施形態に係る半導体装置の製造方法は、下記を除いては、図２（ａ）〜（ｃ）、及び、図３（ｄ）〜（ｆ）を参照して説明した従来の半導体装置の製造方法と同様である。本実施形態では、図２（ｂ）に示した工程において、リン注入は、加速エネルギーを20keV、ドーズ量を1.5×1013／cm2とする。ホウ素注入は、加速エネルギーを5keV、ドーズ量を1×1014／cm2とする。注入されたリン及びホウ素を活性化させる熱処理は、温度が950℃で時間が30秒間の条件で行う。
【００５３】
図２（ｃ）に示した工程において、サイドスペーサ２１の膜厚は40nmとする。ホウ素注入は、加速エネルギーを10keV、ドーズ量を2×1015／cm2とする。注入したホウ素を活性化させる熱処理は、温度が950℃で時間が30秒間の条件で行う。
【００５４】
図３（ｄ）に示した工程において、第１層間絶縁膜２３の膜厚を400nmとする。電界緩和層を形成するリン注入は、加速エネルギーを50keV、ドーズ量を1×1013／cm2とする。コンタクト穴２６内に埋め込む多結晶シリコンプラグ２４は、リンが2×1020／cm3の濃度で導入された多結晶シリコンとする。図３（ｅ）に示した工程において、第２層間絶縁膜２５の膜厚を100nmとする。第１の高温熱処理に後続し、且つ連続して第１の低温熱処理として、Ｎ2雰囲気中で、温度が800℃で、時間が10分間の熱処理を行う。
【００５５】
図３（ｆ）に示した工程において、コンタクト穴２８の形成に後続して、周辺回路トランジスタ形成領域１０Ｂで、コンタクト穴２８内に露出するｐ型高濃度拡散層２２に対して、加速エネルギーが25keVでドーズ量が3×1015／cm2の二フッ化ホウ素を注入する。二フッ化ホウ素の注入に後続して、第２の低温熱処理として、Ｎ2雰囲気中で、温度が700℃で時間が60秒間の熱処理を行うことによって、ｐ型高濃度拡散層２２中に注入されたホウ素を活性化させると共に、ｐ型高濃度拡散層２２中に注入されたフッ素を拡散させる。金属積層膜の形成に際して、チタン膜、チッ化チタン膜、及びタングステン膜をそれぞれ10nm、20nm、及び50nm堆積する。
【００５６】
本実施形態の半導体装置の製造方法によれば、第１の低温熱処理を行うことによって、シリコン基板１１中に格子間シリコン原子を生成させることが出来る。この場合、第１の高温熱処理を行った後に不足した格子間シリコン原子をｎ型拡散層１９中に供給することが出来るので、空孔型欠陥を減少させることが出来る。従って、空孔型欠陥に起因する接合リーク電流を低減して、半導体装置１０の情報保持特性を向上させることが出来る。また、第１の熱処理工程と第２の熱処理工程とを連続して行うことによって、半導体装置１０製造のＴＡＴを短縮することが出来る。
【００５７】
また、第１の低温熱処理を行った後に、ｐ型高濃度拡散層２２に対して二フッ化ホウ素の注入を行い、且つ第２の低温熱処理を行うことによって、第１の低温熱処理によって不活性化したｐ型高濃度拡散層２２中のホウ素を高い確率で活性化させることが出来る。これによって、金属プラグ２６とｐ型高濃度拡散層２２との間の接触障壁を低減して、金属プラグ２６とｐ型高濃度拡散層２２との間のコンタクト抵抗を低く保つことが出来る。
【００５８】
本実施形態の製造方法に従って半導体装置を製造し、実施例１の半導体装置とした。また、比較のために、従来の製造方法に従って半導体装置を製造し、比較例１の半導体装置とした。更に、本実施形態の製造方法において、二フッ化ホウ素の注入及び第２の低温熱処理を行わずに半導体装置を製造し、比較例２の半導体装置とした。
【００５９】
実施例１及び比較例１の半導体装置について情報保持特性を調べたところ、実施例１の半導体装置では、比較例１の半導体装置に比して、情報保持時間が約２０％程度長くなった。また、実施例１、比較例１、及び比較例２の半導体装置について、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗を測定したところ、それぞれ、700Ω程度、800Ω程度、及び1200Ω程度であった。実施例１の半導体装置と比較例２の半導体装置との比較から、二フッ化ホウ素の注入及び第２の低温熱処理を行うことによって、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗が効果的に低減されていることが判る。また、実施例１の半導体装置におけるコンタクト抵抗が、従来の製造方法に従って製造した、比較例１の半導体装置のコンタクト抵抗よりも低くなっていることが判る。
【００６０】
次に、実施例１及び比較例１の半導体装置を多結晶シリコンプラグ２４が露出するまでそれぞれ研削、研磨した。引き続き、露出した多結晶シリコンプラグ２４の５１個を共通に接続する配線を形成した。配線は、全面に順次に堆積したチタン、窒化チタン、及びタングステンから成る金属積層膜をパターニングすることによって形成した。５１個の多結晶シリコンプラグ２４を１ＴＥＧ（Test Element Group）とし、約８００個のＴＥＧについて、接合リーク電流の測定を行った。
【００６１】
図４に、測定結果を累積分布で示す。同図において、縦軸は標準偏差を、横軸は１ＴＥＧでの接合リーク電流値をそれぞれ示している。また、グラフａが実施例１の半導体装置の測定結果を、グラプｂが比較例１の半導体装置の測定結果をそれぞれ示している。同図から、実施例１の半導体装置では、比較例１の半導体装置と比して、接合リーク電流が全体的に減少していることが読み取れる。
【００６２】
図４に示した接合リーク電流の累積分布において、接合リーク電流値の大きいＴＥＧ、即ちグラフのテール部分のＴＥＧについて、空孔型欠陥の密度を電気的検出型磁気共鳴（ＥＤＭＲ：Electrically Detected Magnetic Resonance）法を用いて測定した。ＥＤＭＲを用いた半導体装置の接合リーク電流の測定について、簡単に説明する。
【００６３】
ＥＤＭＲ法では、磁場中に半導体装置を置き、半導体装置にマイクロ波を照射しつつ、接合リーク電流を測定する。磁場は、磁束密度を変化させつつ印加する。空乏層内に存在する欠陥が有する固有のエネルギーに相当する磁束密度の磁場が印加されると、接合リーク電流の増加が観測される。接合リーク電流の増加が観測された時の磁束密度の値によって、欠陥の種類を特定することが出来る。また、接合リーク電流の増加量によって、欠陥の数量を推定することが出来る。
【００６４】
ここで、接合リーク電流の増加は、ＰＮ接合の空乏層内に存在する欠陥によって引き起こされる。従って、ゲート電極に印加する電圧を変化させて、空乏層の位置を変化させることによって、ゲート電極端部の半導体基板中の様々な位置に存在する欠陥について測定することが出来る。ＥＤＭＲを用いた半導体装置の接合リーク電流の測定については、下記の参考文献１に記載されている。
［参考文献１］
T.Umeda, Y.Mochizuki, K.Okonogi, K.Hamada, "Defects related to DRAM leakage current studied by electrically detected magnetic resonance" Physica B 308-310, 1169-1172 (2001)
【００６５】
図５（ａ）に、ＥＤＭＲ法による測定結果を示す。同図において、縦軸がＥＤＭＲ信号強度ΔＩ／Ｉを、横軸がゲート電圧の大きさをそれぞれ示している。また、破線のグラフが実験例１の半導体装置の測定結果を、実線のグラフが比較例１の半導体装置の測定結果をそれぞれ示し、矢印（ｉ）〜（iv）はそれぞれのグラフのピーク位置を示している。また、実施例１の半導体装置及び比較例１の半導体装置について、それぞれ２つのＴＥＧについて測定した。
【００６６】
得られたＥＤＭＲ信号のピーク位置及びＥＤＭＲ信号強度から、比較例１の半導体装置では、空孔型欠陥は、図５（ｂ）に示す冶金的接合位置３１近傍のｐ型層３２側に主に分布していることが判った。一方、実験例１の半導体装置では、同図に示す冶金的接合位置３１近傍のｎ型層３３側に主に分布し、且つ比較例１の半導体装置よりも数量が少ないことが判った。上記により、本実施形態の製造方法によって、強い電界が印加される冶金的接合位置３１の近傍で、空孔型欠陥の数量を減少させることが出来ることが判った。
【００６７】
実施例１及び比較例１の半導体装置について、更に、ＣＢＥＤ（Convergent-Beam Electron Diffraction：収束電子線回折）法を用い、多結晶シリコンプラグ２４下部のシリコン基板１１の格子歪み量について測定を行った。ＣＢＥＤ法とは、測定したい試料の位置に収束した電子線を照射し、シリコン結晶により回折された像から格子定数のずれを測定し、照射位置の格子歪み量を算出する測定方法である。ＣＢＥＤ法を用いた格子歪み量の測定については、下記の参考文献２に記載されている。
［参考文献２］
A.Toda, N.Ikarashi, H.Ono, "Local lattice strain measurements in semiconductor devices by using convergent-beam electron diffraction" J.Crystal Growth 210（2000）341-345
【００６８】
図６（ａ）に多結晶シリコンプラグ２４近傍の断面及び測定位置１〜６を、図６（ｂ）に測定結果を示す。図６（ｂ）において、縦軸が格子歪み量を、横軸が図６（ａ）の測定位置１〜６をそれぞれ示している。また、グラフａが実施例１の半導体装置の測定結果を、グラフｂが比較例１の半導体装置の測定結果をそれぞれ示している。測定された格子歪み量は、基板表面に平行な方向の格子歪み量であり、プラス方向が引張り歪みで、マイナス方向が圧縮歪みを示す。
【００６９】
同図より、位置５に相当する、多結晶シリコンプラグ２４直下の圧縮歪み量が、比較例１の半導体装置で大きく、実験例１の半導体装置で比較的小さいことが判る。これは、比較例１の半導体装置では、多結晶シリコンプラグ２４の内部応力が大きいため、多結晶シリコンプラグ２４直下では、シリコン基板１１は基板に垂直な方向に引っ張られる。その結果、シリコン基板１１表面に平行な方向に、ポアソン比分の圧縮歪みが加わったためであると考えられる。一方、実施例１の半導体装置では、第１の低温熱処理で発生した多量の格子間シリコンの一部を多結晶シリコンプラグ２４が吸収したことによって、多結晶シリコンプラグ２４の内部応力が変化し、シリコン基板１１を垂直方向に引っ張る応力が弱まる。その結果、シリコン基板１１表面に平行な方向の圧縮歪み量が小さくなったものと考えられる。
【００７０】
多結晶シリコンプラグ２４による応力が緩和されると、多結晶シリコンプラグ２４下部のシリコン基板１１の歪みを緩和させることが出来るため、半導体装置１０をパッケージに組んだ時に発生する機械的な又は熱的な応力の影響についても軽減することが出来る。従って、半導体装置の情報保持特性の変動についても小さくすることが出来る。
【００７１】
下記に、本発明の第２実施形態に係る半導体装置の製造方法について説明する。本実施形態では、第１の低温熱処理として、温度が820℃で、10分間の熱処理を行う。また、第１の低温熱処理に後続して、Ｎ2雰囲気中で、図７に示す温度プロファイルに従ったスパイクアニールを行う。同図の温度プロファイルでは、最高温度が1030℃である。本実施形態では、ｐ型高濃度拡散層２２に対する二フッ化ホウ素の注入、及び第２の低温熱処理は行わない。本実施形態に係る半導体装置の製造方法は、上記を除いては、第１実施形態に係る半導体装置の製造方法と同様である。
【００７２】
本実施形態によれば、最高温度が第１の高温熱処理よりも高いスパイクアニールを行うことによって、格子間位置に存在する不活性なホウ素を格子の置換位置に移動させることが出来る。これによって、第１の低温熱処理で不活性化したｐ型高濃度拡散層２２におけるホウ素の活性化率を高くして、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗を低く保つことが出来る。
【００７３】
本実施形態の製造方法に従って半導体装置を製造し、実施例２の半導体装置とした。実施例２の半導体装置について情報保持特性を調べたところ、実施例２の半導体装置では、比較例１の半導体装置に比して、情報保持時間が約３０％程度長くなった。また、実施例２の半導体装置について、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗を測定したところ、600Ω程度であった。実施例２の半導体装置と比較例２の半導体装置との比較から、スパイクアニールを行うことによって、金属プラグ３０とｐ型高濃度拡散層２２との間のコンタクト抵抗が効果的に低減されていることが判る。また、実施例２の半導体装置におけるコンタクト抵抗が、従来の製造方法に従って製造した、比較例１の半導体装置のコンタクト抵抗よりも低くなっていることが判る。
【００７４】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００７５】
【図１】図１（ａ）、（ｂ）は、本発明に係る半導体装置の製造方法の手順を示すフローチャートである。
【図２】図２（ａ）〜（ｃ）はそれぞれ、第１実施形態に係る半導体装置の製造方法の各製造段階を示す断面図である。
【図３】図３（ｄ）〜（ｆ）はそれぞれ、第１実施形態に係る半導体装置の製造方法の、図１に後続する各製造段階を示す断面図である。
【図４】標準偏差と１ＴＥＧでの接合リーク電流値との関係を示すグラフである。
【図５】図５（ａ）は、図４のグラフのテール部のＴＥＧについて測定された、ＥＤＭＲ信号強度とゲート電圧との関係を示すグラフであり、図５（ｂ）は、接合リーク電流を発生させる空孔型欠陥の存在位置を示す断面図である。
【図６】図６（ａ）は、半導体装置における多結晶シリコンプラグ近傍の断面、及びＣＢＥＤ法を用いた測定位置１〜６を示す断面図であり、図６（ｂ）は、図６（ａ）の測定位置１〜６における格子歪み量をそれぞれ示すグラフである。
【図７】第２実施形態に係る、スパイクアニールの温度プロファイルを示す図である。
【符号の説明】
【００７６】
１０：半導体装置（ＤＲＡＭ）
１０Ａ：セルトランジスタ形成領域
１０Ｂ：周辺回路トランジスタ形成領域
１１：シリコン基板（半導体基板）
１２：素子分離領域
１３：ｎ型シールド層
１４：ｐ型ウエル層
１５：ｎ型ウエル層
１６：ゲート酸化膜
１７：ゲート電極
１８：絶縁膜パターン
１９：セルトランジスタのｎ型拡散層
２０：周辺回路トランジスタのｐ型低濃度拡散層
２１：サイドスペーサ（窒化シリコン）
２２：周辺回路トランジスタのｐ型高濃度拡散層
２３：第１層間絶縁膜
２４：多結晶シリコンプラグ
２５：第２層間絶縁膜
２６：コンタクト穴
２７：コンタクト穴
２８：コンタクト穴
２９，３０：金属プラグ
３１：冶金的接合位置
３２：ｐ型層
３３：ｎ型層
【図１】
2006005125.tif 000003
【図２】
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【図３】
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【図４】
2006005125.tif 000006
【図５】
2006005125.tif 000007
【図６】
2006005125.tif 000008
【図７】
2006005125.tif 000009