(57)【要約】【課題】    スキャンチェーン及びバウンダリスキャンを使用した節電方法を提供する。【解決手段】同期ロジックＡＳＩＣ中の節電方法と回路を提供し、節電回路の管理設計を減少させる。同期ロジックＡＳＩＣ中のスキャンチェーン及びバウンダリスキャン機構を使用して、同期ロジックＡＳＩＣ内部のメモリ素子の現在の状態を外部メモリに移出すると共に、電源を閉鎖したいブロック中の主要出力値を、バウンダリスキャン回路のメモリ素子中に保留する。かかる電源閉鎖方法は、フロップベースを主とするロジック回路設計において効率的で、且つ、回路管理設計を大量に減少させることが可能である。【選択図】  図３
2006178672.tif 000002
【特許請求の範囲】
【請求項１】
スキャンチェーン回路及びバウンダリスキャン回路を有するＡＳＩＣの節電コントローラーに、該スキャンチェーン回路及びバウンダリスキャン回路のorg_s_mode、org_s_enable、org_bs_mode、org_bs_enable、power_off、clock及びreset信号を入力すると共に、該コントローラーにてスキャンチェーン及びバウンダリスキャン回路を制御するための新しい一組の制御信号s_mode、s_enable、bs_mode、bs_enable、pw_ switch、scan_clock、bs_clock及びmem_ifを生成し、
前記ＡＳＩＣを電源オフにする時は、
ＡＳＩＣのクロック信号を閉鎖する第１工程と、
ＡＳＩＣの主要出力を、バウンダリスキャン回路のメモリ素子中に保存し、その後、外部回路の入力端を、該主要出力から、該バウンダリスキャン回路のメモリ素子に切り換える第２工程と、
ＡＳＩＣの内部メモリ素子の内容を、スキャンチェーン回路を経由して、外部メモリに移出する第３工程と、
ＡＳＩＣの電源をオフにする第４工程と、
からなる電源オフ動作を行い、
前記ＡＳＩＣを電源オンにする時は、
ＡＳＩＣの電源をオンにして、パワーオフ回路をリセットする第１工程と、
前記外部メモリに保存された数値を、スキャンチェーン回路により、前記内部メモリ素子に戻す第２工程と、
前記外部回路の入力端を、前記バウンダリスキャン回路のメモリ素子から前記主要出力に切り換える第３工程と、
クロック信号をオンにする第４工程と、
からなる電源オン動作を行うことを特徴とするＡＳＩＣの節電方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ。以下、「ＡＳＩＣ」という。）中の漏電を減少させる方法に関するものであって、特に、スキャンチェーン（Ｓｃａｎ  Ｃｈａｉｎ）及びバウンダリスキャン（ＩＥＥＥ  １１４９．１）等の技術を使用した節電方法に関するものである。
【背景技術】
【０００２】
携帯式のＰＤＡやノート型パソコン、携帯電話等にとって、集積回路の節電がますます重要になりつつある。これらの携帯型装備の電力消耗は、動的消費電力および静的消費電力（漏電）の二種類に分けられる。ここで動的消費電力Ｐとは開閉時に消耗する電力であって、キャパシタンス全体Ｃ、供給電圧Ｖ、作業周波数ｆを用いてＰ＝ＣＶ２ｆで定義される。
【０００３】
動的消費電力は、以下の（１）、（２）の二つに代表される技術を応用し、上記のＣ、Ｖ、またはｆを低下させて、電力消耗を減少させている。
（１）製造技術の改良により、供給電圧、及び、回路領域／キャパシタンス等を減少させる（即ち、Ｃ、Ｖを減少させる）。
（２）クロックを閉鎖して、作業周波数ｆを減少させる。
【０００４】
一方、静的消費電力（即ち、漏電）の低減には、代表的には以下の（３）、（４）の方法が使用されている。
（３）装置／回路の改良で、ディープサブミクロン、及び、ポータブル回路設計においては漏電が電力消耗の主な要素となっているため、カットイン電圧（ＶT）が高い素子を使用して、漏電を減少させ、静的消費電力を改善する。
（４）不使用の回路に対し、その電源を切る。
【０００５】
上記（３）の方法は、高いカットイン電圧（ＶT）がショート回路電流を増加させ、更に多くの動的消費電力を要することとなる。また（１）と（３）は、工程技術を改善しなければならないため、コストが高く、改良に時間を要する。よって、現有技術を用いて節電を達成するには、（２）と（４）の点を改良することが好適である。なお、（２）は動的消費電力を低減し、（４）は静的消費電力を低減させるのにそれぞれ最適な方法である。
【０００６】
ここで、一般に携帯型電子機器装置の作業時間の９５％はスタンバイモードであるとされており、これにより、漏電が電力消耗の主な要因の一つとなっている。漏電は閉鎖クロック信号に関する（２）の方法によっては終了できないため、（４）の電源閉鎖による方法が携帯型電子機器装置の静的消費電力の節減に最適な方法である。
【０００７】
電源のオンオフにより集積回路の節電を可能とする従来技術については、例えば先行文献１（特許文献１：特開平０８−０５４９５４号公報）には、入力検知回路とタイマーを備え動作フラグのオンオフによる省電力機能を有する集積回路に関する発明が、また先行文献２（特許文献２：特開２００２−３１２０７３号公報）には、リセット信号を出力させるカウンタを汎用に使用可能としたまま、復旧期間を短縮させて、消費電力も減少させることができる省電力化集積回路に関する発明が、それぞれ記載されている。
【特許文献１】特開平０８−０５４９５４号公報
【特許文献２】特開２００２−３１２０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記先行文献のような例は存在するものの、一般に電源閉鎖の手法は汎用されていない。それは主に以下の理由による。
１．電源閉鎖のためには、別途にメモリ、制御回路、及び導線を用意して、パワーオフブロックの内容を保存する必要があるため、追加すべきハードウェアが多すぎる。
２．パワーオフ／オンの工程は瑣末である。
【０００９】
上記理由は、例えば先行文献１記載の集積回路については、きめ細かい消費電力コントロールを可能とするため主回路とは別に入力検知回路等が必要であること、そして先行文献２記載の集積回路についても、計時手段を備えた省電力化制御ブロックをＣＰＵ等とは別に用意する必要があることなどにも見受けられる。
【００１０】
そこで本発明においては、既存のスキャンチェーン及びバウンダリスキャン（ＩＥＥＥ  １１４９．１）技術を使用して電源閉鎖をするという全く新しい節電方法を提供することにより、追加すべきハードウェアを伴わず、または最小限で節電ができ、ＡＳＩＣ中にて通常別途行っている節電ハードウェア設計の必要性を減少させることのできる方法と回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を踏まえ、本発明者は鋭意検討の末、ＡＳＩＣ中の節電コントローラーに対し、スキャンチェーン及びバウンダリスキャン回路現有のorg_s_mode、org_s_enable、org_bs_mode、org_bs_enable、power_off、clock及びreset信号を入力すると共に、該コントローラーにて一組の新しい制御信号s_mode、s_enable、bs_mode、bs_enable、pw_switch、scan_clock、bs_clock及びmem_ifを生成して、ＡＳＩＣのパワーオン／オフに応じてスキャンチェーン及びバウンダリスキャン回路を制御することにより、新たなメモリや制御回路を追加することなく電源閉鎖を行うことができるという知見に基づき、本発明の完成に至った。
【００１２】
すなわち、本発明によれば、
スキャンチェーン回路及びバウンダリスキャン回路を有するＡＳＩＣの節電コントローラーに、該スキャンチェーン回路及びバウンダリスキャン回路のorg_s_mode、org_s_enable、org_bs_mode、org_bs_enable、power_off、clock及びreset信号を入力すると共に、該コントローラーにてスキャンチェーン及びバウンダリスキャン回路を制御するための新しい一組の制御信号s_mode、s_enable、bs_mode、bs_enable、pw_switch、scan_clock、bs_clock及びmem_ifを生成し、
前記ＡＳＩＣを電源オフにする時は、
ＡＳＩＣのクロック信号を閉鎖する第１工程と、
ＡＳＩＣの主要出力を、バウンダリスキャン回路のメモリ素子中に保存し、その後、外部回路の入力端を、該主要出力から、該バウンダリスキャン回路のメモリ素子に切り換える第２工程と、
ＡＳＩＣの内部メモリ素子の内容を、スキャンチェーン回路を経由して、外部メモリに移出する第３工程と、
ＡＳＩＣの電源をオフにする第４工程と、
からなる電源オフ動作を行い、
前記ＡＳＩＣを電源オンにする時は、
ＡＳＩＣの電源をオンにして、パワーオフ回路をリセットする第１工程と、
前記外部メモリに保存された数値を、スキャンチェーン回路により、前記内部メモリ素子に戻す第２工程と、
前記外部回路の入力端を、前記バウンダリスキャン回路のメモリ素子から前記主要出力に切り換える第３工程と、
クロック信号をオンにする第４工程と、
からなる電源オン動作を行うことを特徴とするＡＳＩＣの節電方法。
によって上記各課題を解決することが可能である。
【発明の効果】
【００１３】
本発明は、既存の回路を用いて不使用回路の電源閉鎖を行うことができ、漏電の節減による節電を達成でき、かつ回路の増設を最小限とすることができるという特徴を有する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態につき、図面を用いて具体的に説明する。ただし本発明は以下の実施例または図面のみに限られるものではない。
【００１５】
図１は、生産テストのスキャンチェーン代表回路を示す。同期ロジックＡＳＩＣにおいて、スキャンチェーン回路は主要回路に沿って配置される。主要回路は、ロジック回路１およびメモリ型素子２の組み合わせからなる。メモリ型素子２の種別は特に限定されないが、フリップフロップまたはシフトレジスタが代表的である。
【００１６】
スキャンチェーン回路は、マルチプレクサ３と４からなる。マルチプレクサ３は二つの入力端「テスト３１」及び「作業３２」を有し、マルチプレクサ４は、二つの入力端「スキャンクロック４１」及び「メインクロック４２」を有する。マルチプレクサ３及び４の制御信号s_enable３３とs_mode４３が低電位である時、「作業３２」と「メインクロック４２」は、同期ロジックＡＳＩＣに入力されて正常作業をする。マルチプレクサ３及び４の制御信号s_enable３３とs_mode４３が高電位である時、回路はスキャンモードに進入して、生産テストを行い、「スキャンクロック４１」は「メインクロック４２」に代替されて、同期ロジックＡＳＩＣ中に入力され、「テスト３１」のデータがメモリ型素子２に移入され、組み合わせのロジック回路１を通過した後、各メモリ型素子２を経過して、出力ポート２０を移出して、同期ロジックＡＳＩＣの生産テストを行う。
【００１７】
図２はバウンダリスキャン（ＩＥＥＥ  １１４９．１）回路図である。設計テストにおいて、主要出力信号５２を保存／観察するテスト待機ユニット５はバウンダリスキャン機構１０（同図にて影を付された領域）により環囲される。具体的にはbs_clock５９、及びbs_enable５４信号を使用して、マルチプレクサ５５を通じてテスト資料５８を主要入力端５１に入力する。テスト待機ユニット５の主要出力信号５２は、メモリ素子５７により保存され、その後、バウンダリスキャン機構１０により移出される。バウンダリスキャン機構１０は、テスト待機ユニット５の設計をテストするものである。
【００１８】
不使用回路の電源を閉鎖するには、以下の二つを必ず実行しなければならない。まず、電源を閉鎖したいブロック８中の全てのメモリ素子の内容を外部メモリ６に複製し、後に電源をオンにする工程中で作業状態を回復できるようにする。ここで、外部メモリ６は特に限定されないが、例えば一組のフリップフロップ、ＲＡＭ、またはその他のメモリ素子などが好適に用いられる。次に、オリジナル信号を保留させつつ、電源を閉鎖したいブロック８の主要出力５２を浮動させる。
【００１９】
まず、ブロック８の全てのメモリ素子の内容を外部メモリ６に複製するための装置として、図３に、上述のスキャンチェーン及びバウンダリスキャンを組み合わせ、電源を閉鎖したいブロック８を環囲した状態を示す。スキャンチェーン回路及びバウンダリスキャン回路は、携帯式アプリケーションなどの集積回路中に汎用的に用いられている回路であるため、本発明では節電用として、かかるスキャンチェーン及びバウンダリスキャン回路を利用するものである。
【００２０】
本発明は、スキャンチェーン回路を使用して、電源を閉鎖したいブロック８中のメモリ素子の内容を外部メモリ６に保存し、マルチプレクサ３と４のs_enable３３とs_mode４３を高電位に引き上げて、電源を閉鎖したいブロック８をスキャンモードに進入させる。また同時に本発明では、バウンダリスキャン回路を利用し、電源を閉鎖したいブロック８のバウンダリ状態を外部回路７に保存することができる。
【００２１】
図４（ａ）は、本発明のパワーオフの工程を示すフローチャートである。
まず、電源を閉鎖したいブロック８のクロックを閉鎖する（工程９１）。次に、主要出力５２をバウンダリスキャン機構１０のフロップ５７に保存する。その後、外部回路７の入力端を、電源を閉鎖したいブロック８の主要出力５２から、バウンダリスキャンフロップ５７に切り換える（工程９２）。また、内部のフリップフロップ２の現在の状態を、スキャンチェーン回路により、外部メモリ６に移出する（工程９３）。最後に、ブロック８の電源をオフにする（工程９４）。
【００２２】
パワーオフ回路の回路を正常作業モードに回復させるには、図４（ｂ）で示されるパワーオン工程を施す。
まず、電源をオンにして、ブロック８をリセットする（工程９５）。次に、スキャンチェーンにより、保存したフロップ値をシフトする（工程９６）。そして、外部回路７に切り換えた信号を、バウンダリスキャンフロップ５７から、主要出力５２に戻す（工程９７）。最後に、ブロック８を開いて、正常作業に戻る（工程９８）。
【００２３】
次に、オリジナル信号を保留させつつ、電源を閉鎖したいブロック８の主要出力５２を浮動させる装置について、図５に、電源開閉の二種のタスクを達成するための節電コントローラー９のブロック図を示す。このコントローラー９は、スキャンチェーン、及び、バウンダリスキャンのオリジナル信号を収集して、一組の新しい制御信号を生成して、節電を行うものである。
【００２４】
ただし、節電コントローラー９は同期ロジックＡＳＩＣに内含するＣＰＵによって代替することができ、専用のハードウェアである必要はない。かかる代替により、ハードウェアの追加を伴わず本発明の提供する電源のオン／オフに基づく節電効果を得ることができる。
【００２５】
スキャンチェーン、及び、バウンダリスキャンのオリジナル信号は、それぞれ、回路の生産テストや設計テストに用いられるが、製品がテストをパスした後、スキャンチェーン、及び、バウンダリスキャンのオリジナル信号は、共に、高電位または低電位に固定され、製品の生命周期中で再び使用されることはない。よって、スキャンチェーン、及び、バウンダリスキャンのオリジナル信号に基づいて、一組の新しい制御信号を生成して、節電を行うことが可能である。スキャンチェーン、及び、バウンダリスキャンのオリジナル信号には、org_s_mode、org_s_enable、org_bs_mode、org_bs_enableがあり、図５の節電コントローラー９の左側に示される。power_off、clock及びreset信号も、図５の節電コントローラーの左側に示される。
【００２６】
節電コントローラー９右側の出力ピンs_mode４３は、電源を閉鎖したいブロック８の内部のメモリ素子を、三種の作業モード間、正常作業モード、低電力クロック閉鎖モード、及び、シフト（ｉｎ／ｏｕｔ）モードで切り換える信号である。s_mode４３はバスタイプで、スキャンチェーンのフロップ数が変化すれば、コントローラーを調整し、出力信号が時間要求に符合しなければならない。
【００２７】
s_enable３３は、内部データパスを切り換え、メモリ素子２は、「テスト３１」または「作業３２」から異なる入力を得る信号である。
【００２８】
bs_mode５３は、バウンダリスキャンのラッチクロック信号または主要出力の節電モードの切り換えの時間を決定する信号である。bs_enable５４は、org_bs_enableと相同であることを維持する以外に、この信号は節電時にブロック８の出力をメモリユニット５７に切り換える必要があるので、外部回路７は永久に出力値を得ることが出来る。
【００２９】
pw_switch ６１は電源スイッチを制御する信号である。
【００３０】
scan_clock４１は、スキャンｉｎ／ｏｕｔクロックを、内部スキャンチェーンに提供する信号である。
【００３１】
bs_clock５９は、bs_mode５３により制御され、バウンダリスキャンフロップ５７のクロック信号を提供する信号である。
【００３２】
mem_if６０は、メモリ制御インターフェースである。かかる信号は、異なるメモリ形態によって変更が必要である。
【産業上の利用可能性】
【００３３】
本発明は、既存の回路により節電を達成でき、多くの回路を増設する必要がない。したがって、代表的には携帯型電子機器に搭載されるＡＳＩＣ全般に対して長時間駆動を可能とする節電効果を得ることができ、この他にも様々な機器への応用が可能である。
【図面の簡単な説明】
【００３４】
【図１】スキャンチェーン回路を示した図である。
【図２】バウンダリスキャン（ＩＥＥＥ１１４９．１）回路を示した図である。
【図３】同期ロジックＡＳＩＣ中、スキャンチェーン回路とバウンダリスキャン（ＩＥＥＥ１１４９．１）回路を合併した図である。
【図４】本発明によるパワーオン／オフの工程のフローチャートである。
【図５】本発明の制御回路のブロック図である。
【符号の説明】
【００３５】
１      ロジック回路
２      メモリ型素子    
３、４  マルチプレクサ
５      テスト待機ユニット
６      外部メモリ
７      外部回路
８      電源を閉鎖したいブロック
９      節電コントローラー  
１０    バウンダリスキャン機構
２０    出力ポート
３１    「テスト３１」
３２    「作業３２」
３３    制御信号s_enable
４１    「スキャンクロック４１」
４２    「メインクロック４２」
４３    s_mode
５１    主要入力端
５２    主要出力信号
５４    bs_enable
５５    マルチプレクサ
５７    メモリ素子
５８    テスト資料
５９    bs_clock
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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