(57)【要約】【課題】マイコンの記憶装置として用いられる不揮発性メモリの誤書き換え防止を外部接続端子数を増やすことなく効果的に防止する。【解決手段】マイコンと該マイコンによるアクセス可能な不揮発性メモリ（２）とマイコンの指示を受けて不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路（３）とを備え、これらを一つの半導体パッケージ（６）内に収納する。書き換え制御回路内にマイコンによるデータ設定を受ける第１、第２、第３のレジスタ（１１、１２、１３）を設け、第３のレジスタは第１のレジスタに所定の第１のコードが、第２のレジスタに所定の第２のコードが設定されている場合のみデータ設定を受けられるようにする。そして第３のレジスタに所定の第３のコードが設定されている場合のみ不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと、該マイコンによるアクセス可能な不揮発性メモリ（２）と、該不揮発性メモリの書き換えの禁止／許可を制御する書き換え制御回路（３）とを備えて構成され、これら回路を一つの半導体パッケージ（６）内に収納したことを特徴とする半導体集積回路。
【請求項２】
不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと該マイコンによるアクセス可能な不揮発性メモリ（２）と該不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路（３）とを備えて構成され、
前記書き換え制御回路は、前記マイコンによりデータ設定を受ける第１、第２、第３のレジスタ（１１、１２、１３）を備え、前記第３のレジスタ（１３）は前記第１のレジスタ（１１）に所定の第１のコード（ＣＤ１）が、前記第２のレジスタ（１２）に所定の第２のコード（ＣＤ２）が設定されている場合のみデータ設定を受けられるように構成され、第３のレジスタ（１３）に所定の第３のコード（ＣＤ３）が設定されている場合のみ前記不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力するように構成されていることを特徴とする半導体集積回路。
【請求項３】
不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと該マイコンによるアクセス可能な不揮発性メモリ（２）と該不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路（３）とを備えて構成され、
前記書き換え制御回路は、前記マイコンによりデータ設定を受ける第２、第３のレジスタ（１２、１３）を備え、前記第３のレジスタ（１３）は前記第２のレジスタ（１２）に所定の第２のコード（ＣＤ２）が設定されている場合のみデータ設定を受けられるように構成され、第３のレジスタ（１３）に所定の第３のコード（ＣＤ３）が設定されている場合のみ前記不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力するように構成されていることを特徴とする半導体集積回路。
【請求項４】
請求項２に記載の半導体集積回路において、前記第２のレジスタ（１２）は、前記第１のレジスタ（１１）が前記マイコンによるデータ設定を受けた後の所定時間内のみ前記マイコンによるデータ設定を受けられるように構成されていることを特徴とする半導体集積回路。
【請求項５】
請求項２又は４に記載の半導体集積回路において、前記第３のレジスタ（１３）は、前記第１のレジスタ（１１）に所定の第１のコード（ＣＤ１）が、前記第２のレジスタ（１２）に所定の第２のコード（ＣＤ２）が設定されており、且つ前記第２のレジスタ（１２）が前記マイコンによるデータ設定を受けた後の所定時間内である場合のみ前記マイコンによるデータ設定を受けられるように構成されていることを特徴とする半導体集積回路。
【請求項６】
請求項３に記載の半導体集積回路において、前記第３のレジスタ（１３）は、前記第２のレジスタ（１２）に所定の第２のコード（ＣＤ２）が設定されており、且つ前記第２のレジスタ（１２）が前記マイコンによるデータ設定を受けた後の所定時間内である場合のみ前記マイコンによるデータ設定を受けられるように構成されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイコン用不揮発性メモリの誤書き換えを防止する技術に関する。
【背景技術】
【０００２】
近年、記憶情報の書き換えが可能で、且つ電源ＯＦＦの状態になっても以前の記憶情報をそのまま保持するフラッシュメモリやＥＥＰＲＯＭなどの不揮発性半導体メモリ（本明細書では単に不揮発性メモリという。）がマイコン（マイクロコンピュータのことを本明細書では単にマイコンと呼ぶ。）のメモリとして広く採用されている。そして、その不揮発性メモリも集積回路技術の進展によりマイコン本体部と一体に同じ半導体チップ上に形成され、１パッケージ内に収納されるようになってきた。
【０００３】
この不揮発性メモリに記憶される情報は、マイコンを動作させるプログラムであったり重要データであったりすることが多い。このため、マイコンの誤動作により誤って記憶情報が消去されたり書き換えられたりすることがないよう、誤書き込み、誤消去を防止する対策を採っておくことが多い。
【０００４】
従来、マイコン本体部と一体に１パッケージ化された不揮発性メモリの誤書き換え防止は、図４に示すように消去、書き込みの際に必要とされる特別な電源電圧あるいは制御信号をハードウェアで構成した外部電源／論理回路３０で制御することにより行なうのが一般的である。消去、書き込みを禁止する期間中にはそれらの電源電圧、制御信号が供給されないようにしておけば、例えマイコンが誤動作しても不揮発性メモリの記憶情報を誤書き込み、誤消去から保護することができる。
【０００５】
しかし、このようにパッケージの外部に設けた外部電源／論理回路３０により誤書き換え防止を図ろうとすると、そうした特別な電源電圧や制御信号をパッケージ内に入力するための外部接続端子が必要となり外部端子数が増えることになる。
【０００６】
また、マイコンの正常動作中において不揮発性メモリの記憶情報の書き換えが必要となる場合もあり、その場合にはマイコンからの指示を受けた外部電源／論理回路３０により書き換え用電圧を印加する必要がでてくる。その際、外部電源／論理回路３０がマイコンからの指示を正常動作による正しい指示か、マイコンの誤動作による誤った指示かをチェックしないで簡単に受け付けてしまったのでは、外部電源／論理回路３０による誤書き込み、誤消去防止の実効が上がらないという問題がある。
【特許文献１】特開平５−６７７５８号公報
【特許文献２】特開２００２−３６６４３６号公報
【特許文献３】特開平１１−３０６０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はこのような問題点を解決するためになされたもので、その課題は、マイコンの記憶装置として用いられる不揮発性メモリの誤書き換え防止を、外部接続端子数を増やすことなく効果的に防止することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を解決するための請求項１に記載の発明は、不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと、該マイコンによるアクセス可能な不揮発性メモリ（２）と、該不揮発性メモリの書き換えの禁止／許可を制御する書き換え制御回路（３）とを備えて構成され、これら回路を一つの半導体パッケージ（６）内に収納したことを特徴とする半導体集積回路である。
【０００９】
このような構成の半導体集積回路は、不揮発性メモリの書き換えを制御する書き換え制御回路をマイコン、不揮発性メモリと同一のパッケージ内に収納しているため、書き換え制御回路と不揮発性メモリとを結び書き換えの禁止／許可信号を伝える外部端子が不要となる効果を奏する。
【００１０】
また、請求項２に記載の発明は、不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと該マイコンによるアクセス可能な不揮発性メモリ（２）と該不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路（３）とを備えて構成され、書き換え制御回路は、マイコンによりデータ設定を受ける第１、第２、第３のレジスタ（１１、１２、１３）を備え、第３のレジスタ（１３）は第１のレジスタ（１１）に所定の第１のコード（ＣＤ１）が、第２のレジスタ（１２）に所定の第２のコード（ＣＤ２）が設定されている場合のみデータ設定を受けられるように構成され、第３のレジスタ（１３）に所定の第３のコード（ＣＤ３）が設定されている場合のみ不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力するように構成されていることを特徴とする半導体集積回路である。
【００１１】
このような構成の半導体集積回路によれば、第３のレジスタのデータ変更は第１、第２のレジスタに各々所定のコードが設定されている場合しか許されず、そのような条件の下で第３のレジスタに所定のコードが設定された場合のみ不揮発性メモリは記憶情報の消去と書き込みを受けることが可能とされる。このような制約条件を課しているため、マイコンの誤動作によって不揮発性メモリ２が誤書き換えを受ける確率を非常に小さくできる効果を奏する。
【００１２】
また、請求項３に記載の発明は、不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと該マイコンによるアクセス可能な不揮発性メモリ（２）と該不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路（３）とを備えて構成され、書き換え制御回路は、マイコンによるデータ設定が可能な第２、第３のレジスタ（１２、１３）を備え、第３のレジスタ（１３）は第２のレジスタ（１２）に所定の第２のコード（ＣＤ２）が設定されている場合のみマイコンによるデータ設定を受けられるように構成され、第３のレジスタ（１３）に所定の第３のコード（ＣＤ３）が設定されている場合のみ不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力するように構成されていることを特徴とする半導体集積回路である。
【００１３】
このような構成の半導体集積回路は、請求項２に記載の半導体集積回路における第１のレジスタを無くして制約条件を緩くしたものである。しかし、この構成の場合も第３のレジスタのデータ変更は第２のレジスタに所定のコードが設定されている場合しか許されず、そのような条件の下で更に第３のレジスタに所定のコードが設定された場合のみ不揮発性メモリは記憶情報の消去と書き込みを受けることが許可される。従って、この構成の場合もマイコンの誤動作によって不揮発性メモリ２が誤書き換えを受ける確率を非常に小さくできる効果を奏する。
【００１４】
また、請求項４に記載の発明は、請求項２に記載の半導体集積回路において、第２のレジスタ（１２）は、第１のレジスタ（１１）がマイコンによるデータ設定を受けた後の所定時間内のみマイコンによるデータ設定を受けられるように構成されていることを特徴とする。
【００１５】
このような構成にして所定時間として短い時間を設定すれば、第２のレジスタのデータは第１のレジスタのデータを置き換える命令に引き続く命令によって実行されなければ変更を受けないようにすることができる。そのようにすればマイコンの誤動作で第２のレジスタのデータが誤書き換えされる確率は小さくなるため、不揮発性メモリ２が誤書き換えを受ける確率を更に小さくできる効果を奏する。
【００１６】
また、請求項５に記載の発明は、請求項２又は４に記載の半導体集積回路において、第３のレジスタ（１３）は、第１のレジスタ（１１）に所定の第１のコード（ＣＤ１）が、第２のレジスタ（１２）に所定の第２のコード（ＣＤ２）が設定されており、且つ第２のレジスタ（１２）がマイコンによるデータ設定を受けた後の所定時間内である場合のみマイコンによるデータ設定を受けられるように構成されていることを特徴とする。
【００１７】
このような構成として所定時間に短い時間を設定すれば、第３のレジスタのデータは第２のレジスタのデータを置き換える命令に引き続く命令によって実行されなければ変更を受けないようにすることができる。そのようにすればマイコンの誤動作で第３のレジスタのデータが誤書き換えされる確率は小さくなるため、不揮発性メモリ２が誤書き換えを受ける確率を請求項２に記載の構成の場合よりも一層小さくできる効果を奏する。
【００１８】
また、請求項６に記載の発明は、請求項３に記載の半導体集積回路において、第３のレジスタ（１３）は、第２のレジスタ（１２）に所定の第２のコード（ＣＤ２）が設定されており、且つ第２のレジスタ（１２）がマイコンによるデータ設定を受けた後の所定時間内である場合のみマイコンによるデータ設定を受けられるように構成されていることを特徴とする。
【００１９】
このような構成として所定時間に短い時間を設定すれば、第３のレジスタのデータは第２のレジスタのデータを置き換える命令に引き続く命令によって実行されなければ変更を受けないようにすることができる。そのようにすればマイコンの誤動作で第３のレジスタのデータが誤書き換えされる確率は小さくなるため、不揮発性メモリ２が誤書き換えを受ける確率を請求項３に記載の構成の場合よりも一層小さくできる効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体集積回路についての一実施の形態を図面を参照して説明する。本発明はマイコンの記憶装置として用いられる不揮発性メモリの誤書き換えを防止する技術に関するものであって、対象回路はマイコンと不揮発性メモリとを備える集積回路である。本発明では、その不揮発性メモリへの情報の書き込みと消去の禁止／許可の制御をハードウェアで構成した書き換え制御回路でもって行なう。
【００２１】
図１は、その半導体集積回路の構成をブロック図で示したものである。本実施形態の半導体集積回路１は、ＣＰＵ１、不揮発性メモリ２、書き換え制御回路３、メモリ装置であるＲＯＭ／ＲＡＭ４、それらを結ぶバスライン５を備えて構成される。これらの回路は、それらの相互接続に必要な外部接続端子数を少なくするために同じ半導体パッケージ６内に収納されている。
【００２２】
図２は、書き換え制御回路３の内部の回路構成を、ＣＰＵ１、不揮発性メモリ２、ＲＯＭ／ＲＡＭ４との接続関係と共にブロック図で示したものである。バスライン５は、データバス８、アドレスバス９、コントロールバス１０により構成される。不揮発性メモリ２及びＲＯＭ／ＲＡＭ４は、これら３つのバスを介してその記憶情報がＣＰＵ１によりアクセスされる。なお、ＲＯＭ／ＲＡＭ４内にはプログラムが記憶されており、ＣＰＵ１とＲＯＭ／ＲＡＭ４とでマイコンを構成している。
【００２３】
書き換え制御回路３は、ＣＰＵ１による不揮発性メモリ２内記憶情報の消去と書き込みの禁止／許可制御を行なう回路である。禁止／許可の制御は、不揮発性メモリ２に入力する書き換えイネーブル信号ＷＥの論理レベルを変えることで行なわれる。
【００２４】
書き換え制御回路３もバスライン５に接続されており、データバス８、アドレスバス９、コントロールバス１０の各バスラインが入力されている。書き換え制御回路３には、複数ビットで構成される第１のレジスタ１１、第２のレジスタ１２、第３のレジスタ１３の３つのレジスタが設けられている。これら３つのレジスタはデータバス８に接続されており、ＣＰＵ１によってデータの書き換えを行なえるようになっている。
【００２５】
各レジスタには、それを特定するアドレスが割り付けられている。ＣＰＵ１による特定レジスタのデータ書き換えは、書き込みデータをデータバス８に、書き込むレジスタを特定するアドレスをアドレスバス９に出力した状態でコントロールバス１０中の書き込み制御線１４に高レベルの書き込みパルスＤＯを出力することで行なう。
【００２６】
書き換え制御回路３内には、保持する３つのレジスタがＣＰＵ１により選択されていることを検出するためのアドレスデコーダ１５が設けられている。アドレスデコーダ１５はアドレスバス９上に出力されているアドレス信号をデコードし、第１のレジスタ１１を選択するアドレスが出力されていると判定した場合には第１のレジスタ１１を選択する第１の選択信号ＳＥＬ１を高レベルにする。第２のレジスタ１２を選択するアドレスが出力されていると判定した場合には第２の選択信号ＳＥＬ２を、第３のレジスタ１３を選択するアドレスが出力されていると判定した場合には第３の選択信号ＳＥＬ３をそれぞれ高レベルにする。
【００２７】
第１の選択信号ＳＥＬ１は、２入力ＡＮＤ回路１６に入力される。２入力ＡＮＤ回路１６にはコントロールバス１０中の書き込み制御線１４の書き込みパルスＤＯも入力されている。第１の選択信号ＳＥＬ１が高レベルの状態にある時に書き込み制御線１４に書き込みパルスＤＯが高レベルで出力されると、２入力ＡＮＤ回路１６の出力よりラッチパルスＬＡ１が出力される。第１のレジスタ１１は、そのラッチパルスＬＡ１によりそのときのデータバス８上のデータをラッチする。これにより第１のレジスタ１１の保持するデータが新たなデータに置き換わる。
【００２８】
第１のレジスタ１１の保持するデータは、並列出力で次の第１の一致検出回路１７に入力される。第１の一致検出回路１７には、ハードウェアで生成された所定の第１のコードＣＤ１も並列入力されている。第１の一致検出回路１７は、第１のレジスタ１１の保持するデータと第１のコード信号ＣＤ１との一致を判定し、一致した場合には第１の一致信号ＥＮ１を高レベルで出力する。即ち、第１のレジスタ１１の保持するデータが所定の第１のコードＣＤ１である場合に、第１の一致検出回路１７の出力から第１の一致信号ＥＮ１が高レベルで出力される。
【００２９】
アドレスデコーダ１５が出力する第２の選択信号ＳＥＬ２は、３入力ＡＮＤ回路１９に入力される。３入力ＡＮＤ回路１９にはコントロールバス１０中の書き込み制御線１４の書き込みパルスＤＯも入力されている。３入力ＡＮＤ回路１９には更に、第１のタイマ回路２０の出力するパルス信号ＴＰ１も入力されている。この第１のタイマ回路２０は、前述した２入力ＡＮＤ回路１６の出力であるラッチパルスＬＡ１によりトリガされて、微小な所定時間Ｔ１の間だけ高レベルとなる第１のパルス信号ＴＰ１を出力する回路である。
【００３０】
従って、３入力ＡＮＤ回路１９の出力には、第２の選択信号ＳＥＬ２が高レベル状態で且つ第１のパルス信号ＴＰ１も高レベルである時に書き込みパルスＤＯが高レベルで出力されると、その間だけラッチパルスＬＡ２が現れる。第２のレジスタ１２は、そのラッチパルスＬＡ２によりそのときのデータバス８上のデータをラッチする。これより第２のレジスタ１２の保持するデータが新たなデータに置き換わる。第１のレジスタ１１のデータ置き換えの場合と異なり、第１のタイマ回路２０の出力する第１のパルス信号ＴＰ１も３入力ＡＮＤ回路１９に入力されているために、第２のレジスタ１２のデータの置き換えは第１のレジスタ１１のデータの置き換えから微小な所定時間Ｔ１以内の期間しか許されない。
【００３１】
第２のレジスタ１２の保持するデータは、第１のレジスタ１１の場合と同様に並列出力で次の第２の一致検出回路２１に入力される。第２の一致検出回路２１には、ハードウェアで生成された所定の第２のコードＣＤ２も並列入力されている。第２の一致検出回路２１は、第２のレジスタ１２の保持するデータと第２のコードＣＤ２との一致を判定し、一致した場合には第２の一致信号ＥＮ２を高レベルで出力する。即ち、第２のレジスタ１２の保持するデータが所定の第２のコードＣＤ２である場合にのみ、第２の一致検出回路２１の出力から第２の一致信号ＥＮ２が高レベルで出力される。
【００３２】
アドレスデコーダ１５が出力する第３の選択信号ＳＥＬ３は、５入力ＡＮＤ回路２２に入力される。５入力ＡＮＤ回路２２には他に、コントロールバス１０中の書き込み制御線１４の書き込みパルスＤＯ、第２のタイマ回路２３の出力する第２のパルス信号ＴＰ２、第１の一致検出回路１７の出力である第１の一致信号ＥＮ１、第２の一致検出回路２１の出力である第２の一致信号ＥＮ２も入力される。これらの信号が全て高レベルである期間のみ、５入力ＡＮＤ回路２２の出力よりラッチパルスＬＡ３が出力される。第３のレジスタ１３は、そのラッチパルスＬＡ３によりそのときのデータバス８上のデータをラッチする。これより第３のレジスタ１３の保持するデータが新たなデータに置き換わる。
【００３３】
第２のタイマ回路２３は、第１のタイマ回路２０と同様に３入力ＡＮＤ回路１９の出力であるラッチパルスＬＡ２によりトリガされて、微小な所定時間Ｔ２の間だけ高レベルとなる第２のパルス信号ＴＰ２を出力する回路である。従って、第３のレジスタ１３のデータの置き換えは、第１のレジスタ１１に第１のコードＣＤ１、第２のレジスタ１２に第２のコードＣＤ２が設定されており、且つその第２のレジスタ１２のデータの置き換えから微小な所定時間Ｔ２以内の期間しか許されない。
【００３４】
第３のレジスタ１３の保持するデータは、第２のレジスタ１２の場合と同様に並列出力で次の第３の一致検出回路２４に入力される。第３の一致検出回路２４には、ハードウェアで生成された所定の第３のコードＣＤ３も並列入力されている。第３の一致検出回路２４は、第３のレジスタ１３の保持するデータと第３のコードＣＤ３との一致を判定し、一致した場合にその出力から書き換えイネーブル信号ＷＥを高レベルにして出力する。即ち、第３のレジスタ１３の保持するデータが所定の第３のコードＣＤ３である場合にのみ、第３の一致検出回路２４の出力から書き換えイネーブル信号ＷＥが高レベルで出力される。
【００３５】
書き換えイネーブル信号ＷＥは不揮発性メモリ２に入力されており、不揮発性メモリ２はこの書き換えイネーブル信号ＷＥが高レベルの期間中のみ記憶情報の消去と書き込みが許される。低レベルの期間中は消去も書き込みも禁止される。
【００３６】
このような構成と動作により不揮発性メモリ２の書き換えは、第１のレジスタ１１には所定の第１のコードＣＤ１が、第２のレジスタ１２には所定の第２のコードＣＤ２が、第３のレジスタ１３には所定の第３のコードＣＤ３が設定されている場合にのみ許可されることになる。
【００３７】
また、第２のレジスタ１２のデータの置き換えは、第１のレジスタ１１のデータの置き換えから微小な所定時間Ｔ１以内の期間しか許されない。また、第３のレジスタ１３のデータの置き換えは、第１のレジスタ１１に第１のコードＣＤ１、第２のレジスタ１２に第２のコードＣＤ２が設定されており、且つその第２のレジスタ１２のデータの置き換えから微小な所定時間Ｔ２以内の期間しか許されないようになっている。
【００３８】
このようになっていることから、所定時間Ｔ１、Ｔ２としてＣＰＵ１が一つの外部レジスタにデータを出力してから引き続き他の外部レジスタに異なるデータを出力し終えるまでに要する時間に僅かな余裕時間をプラスした時間を設定しておく。そうすることで第２のレジスタ１２のデータの置き換えは第１のレジスタ１１のデータを置き換える命令に引き続く命令によって実行された場合のみ可能とすることかできる。更に、第３のレジスタ１３のデータの置き換えも、第１のレジスタ１１のデータの置き換え、第２のレジスタ１２のデータの置き換えが連続した命令で実行された後、それに続く命令によって実行されされた場合のみ可能とすることかできる。
【００３９】
このように不揮発性メモリ２の書き換えに特定の手順及び設定値条件と時間的制約条件とを課している。従って、マイコンが誤動作しても不揮発性メモリ２が誤書き換えを受ける確率を非常に小さくできる効果を奏する。
【００４０】
なお、上記実施形態では第１のタイマ回路２０、第２のタイマ回路２３を設けて第２のレジスタ１２のデータ変更は第１のレジスタ１１のデータ変更から所定時間Ｔ１以内の期間のみ、第３のレジスタ１３のデータ変更は第２のレジスタ１２のデータ変更から所定時間Ｔ２以内の期間のみ許可されるようにしていた。しかし、このような時間的制約条件を無くして構成することもできる。即ち、第１のタイマ回路２０、第２のタイマ回路２３の無くして第２のレジスタ１２、第３のレジスタ１３のデータ変更は何時でもできるようにする。
【００４１】
このようにしても不揮発性メモリ２の書き換えは、第１のレジスタ１１には所定の第１のコードＣＤ１、第２のレジスタ１２には所定の第２のコードＣＤ２、第３のレジスタ１３には所定の第３のコードＣＤ３が設定されている場合にしか許されないので、不揮発性メモリ２の誤書き換えを防止する効果を奏する。
【００４２】
また、上記実施形態における第１のレジスタ１１、第１のタイマ回路２０、第１の一致検出回路１７による設定値の制約条件を無くして構成することもできる。即ち、図２中の第１のレジスタ１１、第１のタイマ回路２０、第１の一致検出回路１７を無くして図３に示すような回路構成とする。このようにしても不揮発性メモリ２の書き換えは、第２のレジスタ１２に所定の第２のコードＣＤ２、第３のレジスタ１２に所定の第３のコードＣＤ３設定されており、且つ第２のレジスタ１２のデータ変更から所定時間Ｔ２以内の期間しか許可されない。従って、こうした回路構成でも不揮発性メモリ２の誤書き換えを防止する効果を奏する。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る半導体集積回路のブロック図である。
【図２】書き換え制御回路３の内部の回路構成を示すブロック図である。
【図３】本発明に係る半導体集積回路の変形実施形態のブロック図である。
【図４】従来技術に係る図１相当図である。
【符号の説明】
【００４４】
図面中、１はＣＰＵ、２は不揮発性メモリ、３は書き換え制御回路、４はＲＡＭ／ＲＯＭ、１１は第１のレジスタ、１２は第２のレジスタ、１３は第３のレジスタ、ＣＤ１は第１のコード、ＣＤ２は第２のコード、ＣＤ３は第３のコードを示す。
【図１】
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【図２】
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【図３】
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【図４】
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