(57)【要約】【課題】  入力信号に対する位相遅延の少ない、不要な高周波信号を除去したクロック信号を得ることができるクロックフィルタ回路を提供することを課題とする。【解決手段】  ドレイン間が抵抗素子102を介して接続され、ゲートに入力クロック信号CLK1が入力される、ソースがVDDに接続されたトランジスタ100及び、ソースが接地されたトランジスタ102、トランジスタ102のドレインと接地とに接続されたコンデンサ103、トランジスタ100のドレインに接続されたCMOSインバータ104を備えた遅延回路2、遅延回路2と同様の構成で信号CLK1の代わりに、信号CLK1の反転が入力される遅延回路3、信号CLK1の反転と遅延回路2の出力とを入力とするAND回路4、入力クロック信号CLK1と遅延回路3の出力とを入力とするAND回路5、及びAND回路4の出力をRESETとし、AND回路5の出力をSETとするRS型フリップフロップを備えた。【選択図】  図１
2006005576.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン間が第１の抵抗素子を介して接続され、一方のソースが第１の電位に、他方のソースが第１の電位よりも低電位である第２の電位に接続され、それぞれのゲートに第１のクロック信号が入力される第１及び第２のトランジスタ、該第１及び第２のトランジスタの一方のドレインと前記第２の電位との間に接続された第１のコンデンサ、及び前記第１及び第２のトランジスタの一方のドレインの出力が入力される第１のＣＭＯＳインバータを備えた第１のローパスフィルタと、
前記第１のクロック信号の反転信号と前記第１のＣＭＯＳインバータの出力とを入力とする第１の論理積回路と、
ドレイン間が第２の抵抗素子を介して接続され、一方のソースが前記第１の電位に、他方のソースが前記第２の電位に接続され、それぞれのゲートに前記第１のクロック信号の反転信号が入力される第３及び第４のトランジスタ、該第３及び第４のトランジスタの一方のドレインと前記第２の電位との間に接続された第２のコンデンサ、及び前記第３及び第４のトランジスタの一方のドレインの出力が入力される第２のＣＭＯＳインバータを備えた第２のローパスフィルタと、
前記第１のクロック信号と前記第２のＣＭＯＳインバータの出力とを入力とする第２の論理積回路と、
前記第１の論理積回路の出力をＲＥＳＥＴ入力とし、前記第２の論理積回路の出力をＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えたことを特徴とするクロックフィルタ回路。
【請求項２】
第１のクロック信号を入力とするローパスフィルタと、
前記ローパスフィルタの出力信号と前記第１のクロック信号とを入力とする第１の論理積回路と、
前記ローパスフィルタの出力信号の反転信号と前記第１のクロック信号の反転信号とを入力とする第２の論理積回路と、
前記第１の論理積回路の出力をＲＥＳＥＴ入力とし、前記第２の論理積回路の出力をＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えたことを特徴とするクロックフィルタ回路。
【請求項３】
前記第１のクロック信号を入力とするローパスフィルタと、
前記ローパスフィルタの出力信号と前記第１のクロック信号とを入力とする論理積回路と、
前記論理積回路の出力信号を遅延させる遅延回路と、
前記論理積回路の出力をＳＥＴ入力とし、前記遅延回路の出力をＲＥＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えたことを特徴とするクロックフィルタ回路。
【請求項４】
請求項１ないし請求項２ないし請求項３のいずれか１つに記載のクロックフィルタ回路において、
前記第１のクロック信号と前記ＲＳ型フリップフロップの出力信号とを比較する比較回路と、
前記比較回路が、前記第１のクロック信号と前記ＲＳ型フリップフロップの出力信号とが異なることを示す信号を出力した場合、それ以降、前記クロックフィルタ回路に異常な信号が入力されたことを示す信号を出力するラッチ回路と、
前記ラッチ回路の出力と前記クロックフィルタ回路の出力とを入力とし、前記ラッチ回路が、異常な信号が入力されていることを示す信号を出力している際には、前記クロックフィルタ回路の出力をマスクする第４の論理積回路を備えたことを特徴とするクロックフィルタ回路。
【請求項５】
請求項４に記載のクロックフィルタ回路において、
前記比較回路の出力をカウントし、カウント結果に応じた信号を、前記ラッチ回路に出力するカウンタ回路を備えたことを特徴とするクロックフィルタ回路。
【請求項６】
請求項４に記載のクロックフィルタ回路において、
前記第１のクロック信号を入力としてグリッジ信号を発生し、該グリッジ信号を、前記クロックフィルタ回路、及び前記比較回路に供給する第２のグリッジ発生回路を備えたことを特徴とするクロックフィルタ回路。
【請求項７】
請求項１ないし請求項２ないし請求項３のいずれか１つに記載のクロックフィルタ回路と、
前記クロックフィルタ回路の動作テスト時に、前記クロックフィルタ回路に、前記第１のクロック信号としてグリッジ信号を与えるグリッジ発生回路とを備えたことを特徴とするクロックフィルタテスト回路。
【請求項８】
請求項７記載のクロックフィルタテスト回路において、
前記クロックフィルタ回路の出力をカウントする第１のカウンタ回路と、
前記グリッジ発生回路の出力をカウントする第２のカウンタ回路と、
前記第１のカウンタ回路の出力の反転信号と、第２のカウンタ回路の出力とを入力とする第３の論理積回路を備えたことを特徴とするクロックフィルタテスト回路。
【請求項９】
請求項８記載のクロックフィルタテスト回路において、
前記論理積回路が、前記クロックフィルタ回路が異常であることを示す出力信号を出力した場合に、それ以降、前記クロックフィルタ回路が異常であることを示す信号を出力するラッチ回路と、
前記ラッチ回路の出力と前記クロックフィルタ回路の出力とを入力とし、前記ラッチ回路が、前記クロックフィルタ回路が異常であることを示す信号を出力している際には、前記クロックフィルタ回路の出力をマスクする第５の論理積回路を備えたことを特徴とするクロックフィルタテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不要な高周波のクロックを除去するクロックフィルタ回路と、そのテスト回路に関するものである。
【背景技術】
【０００２】
近年、ＩＣ（集積回路）チップを搭載したカード、いわゆるＩＣカードは電子マネーなどに必要不可欠なものになっているが、ＩＣカード内には、個人情報や金銭情報などの機密情報が格納されており、ＩＣカードの高セキュリティ化が求められている。一般的に、それらの機密情報は、ＩＣカード内部に実装されたＬＳＩ（大規模集積回路）に格納されており、機密情報の漏洩を防止するために、ＬＳＩには高度な耐タンパ技術が必要とされる。
【０００３】
一方、悪意を持った第三者による攻撃のひとつに、ＬＳＩに対して通常使用する周波数より高い周波数のクロック信号を入力することで、ＬＳＩを誤動作させ、ＬＳＩ内部に格納された機密情報を外部に読み出す、といった手法が知られている。これを防止するための回路として、動作保証外の高周波数のクロックが入力された場合、その高周波成分を除去するクロックフィルタ回路がある。
【０００４】
図１７は、従来のクロックフィルタ回路の回路図であり、図において、クロックフィルタ回路は、入力クロックＣＬＫ１７０を入力とするローパスフィルタ１７７と、ローパスフィルタ１７７の出力を入力として内部クロックＣＬＫ１７９を出力する波形整形用ＣＭＯＳ(complementary metal oxide semiconductor)インバータ列１７１とを備えている。ローパスフィルタ１７７は、抵抗素子１７２及びコンデンサ１７３を備えており、抵抗素子１７２は、一端に入力クロックＣＬＫ１７０が入力され、他端がＣＭＯＳインバータ列１７１と接続されている。さらにこの他端が、その一端が接地電位に接続されているコンデンサ１７３の他端と接続されている。ＣＭＯＳインバータ列１７１は直列接続されたＣＭＯＳインバータ１７１ａ，１７１ｂを備えている。
【０００５】
図１８は図１７に示した従来のクロックフィルタ回路のタイミングチャートであり、入力クロックＣＬＫ１７０及び内部クロックＣＬＫ１７９、及び図１７における抵抗素子１７２及びコンデンサ１７３の接続点Ａにおける信号波形を示している。
【０００６】
図１７及び図１８に示すように、この従来のクロックフィルタ回路は、入力クロックＣＬＫ１７０を、抵抗素子及びコンデンサ（以下、ＲＣと称す）により構成されるローパスフィルタ１７７を用いて、高周波成分を取り除き、後段のＣＭＯＳインバータ列１７１により波形整形して内部クロックＣＬＫ１７９として出力する構成となっている。
【０００７】
また、特許文献１のように、入力クロックのＨ（ハイ）の期間とＬ（ロー）期間とを均等にする回路により、不要な高周波成分が取り除けるものも提案されている。
【特許文献１】特開平５−７５４０６号公報（第８頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来のクロックフィルタ回路では、ＲＣによって信号の鈍りが生じるため、内部クロックＣＬＫ１７９は入力クロックＣＬＫ１７０に対して大きく遅延する。この遅延時間は、抵抗素子１７２とコンデンサ１７３の容量を調整することで任意に設定できるが、ＩＣカードにおいて動作保証外の高周波数のクロックから、高周波成分を除去するという目的を達成するためには、数十ｎｓに設定される。このため、例えば、アドレス信号、ＩＯ信号等の、ＬＳＩの他の入力信号に対して位相が遅延するため、ＳＥＴＵＰ／ＨＯＬＤタイミングの設定が困難になるという課題があった。
【０００９】
また、クロックフィルタ回路になんらかの異常が発生して、除去すべき高周波信号がそのまま内部クロックＣＬＫ１７９として出力された場合、クロックフィルタの目的を果たすことができないという課題があった。
【００１０】
本発明は、上記のような課題を解消するためになされたものであり、入力信号に対する位相遅延の少ない、不要な高周波信号を除去したクロック信号を得ることができるクロックフィルタ回路を提供することを目的とする。
【００１１】
また、このクロックフィルタ回路の異常を検出できるクロックフィルタテスト回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るクロックフィルタ回路は、ドレイン間が第１の抵抗素子を介して接続され、一方のソースが第１の電位に、他方のソースが第１の電位よりも低電位である第２の電位に接続され、それぞれのゲートに第１のクロック信号が入力される第１及び第２のトランジスタ、該第１及び第２のトランジスタの一方のドレインと前記第２の電位との間に接続された第１のコンデンサ、及び前記第１及び第２のトランジスタの一方のドレインの出力が入力される第１のＣＭＯＳインバータを備えた第１のローパスフィルタと、前記第１のクロック信号の反転信号と前記第１のＣＭＯＳインバータの出力とを入力とする第１の論理積回路と、ドレイン間が第２の抵抗素子を介して接続され、一方のソースが前記第１の電位に、他方のソースが前記第２の電位に接続され、それぞれのゲートに前記第１のクロック信号の反転信号が入力される第３及び第４のトランジスタ、該第３及び第４のトランジスタの一方のドレインと前記第２の電位との間に接続された第２のコンデンサ、及び前記第３及び第４のトランジスタの一方のドレインの出力が入力される第２のＣＭＯＳインバータを備えた第２のローパスフィルタと、前記第１のクロック信号と前記第２のＣＭＯＳインバータの出力とを入力とする第２の論理積回路と、前記第１の論理積回路の出力をＲＥＳＥＴ入力とし、前記第２の論理積回路の出力をＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えるようにしたものである。
【００１３】
また、本発明に係るクロックフィルタ回路は、第１のクロック信号を入力とするローパスフィルタと、前記ローパスフィルタの出力信号と前記第１のクロック信号とを入力とする第１の論理積回路と、前記ローパスフィルタの出力信号の反転信号と前記第１のクロック信号の反転信号とを入力とする第２の論理積回路と、前記第１の論理積回路の出力をＲＥＳＥＴ入力とし、前記第２の論理積回路の出力をＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えるようにしたものである。
【００１４】
また、本発明に係るクロックフィルタ回路は、前記第１のクロック信号を入力とするローパスフィルタと、前記ローパスフィルタの出力信号と前記第１のクロック信号とを入力とする論理積回路と、前記論理積回路の出力信号を遅延させる遅延回路と、前記論理積回路の出力をＳＥＴ入力とし、前記遅延回路の出力をＲＥＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えるようにしたものである。
【００１５】
また、前記クロックフィルタ回路において、前記第１のクロック信号と前記ＲＳ型フリップフロップの出力信号とを比較する比較回路と、前記比較回路が、前記第１のクロック信号と前記ＲＳ型フリップフロップの出力信号とが異なることを示す信号を出力した場合、それ以降、前記クロックフィルタ回路に異常な信号が入力されたことを示す信号を出力するラッチ回路と、前記ラッチ回路の出力と前記クロックフィルタ回路の出力とを入力とし、前記ラッチ回路が、異常な信号が入力されていることを示す信号を出力している際には、前記クロックフィルタ回路の出力をマスクする第４の論理積回路を備えるようにしたものである。
【００１６】
また、前記クロックフィルタ回路において、前記比較回路の出力をカウントし、カウント結果に応じた信号を、前記ラッチ回路に出力するカウンタ回路を備えるようにしたものである。
【００１７】
また、前記クロックフィルタ回路において、前記第１のクロック信号を入力としてグリッジ信号を発生し、該グリッジ信号を、前記クロックフィルタ回路、及び前記比較回路に供給する第２のグリッジ発生回路を備えるようにしたものである。
【００１８】
本発明に係るクロックフィルタテスト回路は、前記クロックフィルタ回路と、前記クロックフィルタ回路の動作テスト時に、前記クロックフィルタ回路に、前記第１のクロック信号としてグリッジ信号を与えるグリッジ発生回路とを備えるようにしたものである。
【００１９】
また、前記クロックフィルタテスト回路において、前記クロックフィルタ回路の出力をカウントする第１のカウンタ回路と、前記グリッジ発生回路の出力をカウントする第２のカウンタ回路と、前記第１のカウンタ回路の出力の反転信号と、第２のカウンタ回路の出力とを入力とする第３の論理積回路を備えるようにしたものである。
【００２０】
また、前記クロックフィルタテスト回路において、前記論理積回路が、前記クロックフィルタ回路が異常であることを示す出力信号を出力した場合に、それ以降、前記クロックフィルタ回路が異常であることを示す信号を出力するラッチ回路と、前記ラッチ回路の出力と前記クロックフィルタ回路の出力とを入力とし、前記ラッチ回路が、前記クロックフィルタ回路が異常であることを示す信号を出力している際には、前記クロックフィルタ回路の出力をマスクする第５の論理積回路を備えるようにしたものである。
【発明の効果】
【００２１】
本発明によれば、ドレイン間が第１の抵抗素子を介して接続され、一方のソースが第１の電位に、他方のソースが第１の電位よりも低電位である第２の電位に接続され、それぞれのゲートに第１のクロック信号が入力される第１及び第２のトランジスタ、該第１及び第２のトランジスタの一方のドレインと前記第２の電位との間に接続された第１のコンデンサ、及び前記第１及び第２のトランジスタの一方のドレインの出力が入力される第１のＣＭＯＳインバータを備えた第１のローパスフィルタと、前記第１のクロック信号の反転信号と前記第１のＣＭＯＳインバータの出力とを入力とする第１の論理積回路と、ドレイン間が第２の抵抗素子を介して接続され、一方のソースが前記第１の電位に、他方のソースが前記第２の電位に接続され、それぞれのゲートに前記第１のクロック信号の反転信号が入力される第３及び第４のトランジスタ、該第３及び第４のトランジスタの一方のドレインと前記第２の電位との間に接続された第２のコンデンサ、及び前記第３及び第４のトランジスタの一方のドレインの出力が入力される第２のＣＭＯＳインバータを備えた第２のローパスフィルタと、前記第１のクロック信号と前記第２のＣＭＯＳインバータの出力とを入力とする第２の論理積回路と、前記第１の論理積回路の出力をＲＥＳＥＴ入力とし、前記第２の論理積回路の出力をＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えるようにしたので、入力クロック信号とほぼ位相遅延のなく、かつ不要な高周波信号を除去したクロック信号を得ることができるクロックフィルタ回路を提供できる効果がある。
【００２２】
また、本発明によれば、第１のクロック信号を入力とするローパスフィルタと、前記ローパスフィルタの出力信号と前記第１のクロック信号とを入力とする第１の論理積回路と、前記ローパスフィルタの出力信号の反転信号と前記第１のクロック信号の反転信号とを入力とする第２の論理積回路と、前記第１の論理積回路の出力をＲＥＳＥＴ入力とし、前記第２の論理積回路の出力をＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えるようにしたので、入力クロック信号とほぼ位相遅延のなく、かつ不要な高周波信号を除去したクロック信号を得ることができるクロックフィルタ回路を提供できる効果がある。
【００２３】
また、本発明によれば、前記第１のクロック信号を入力とするローパスフィルタと、前記ローパスフィルタの出力信号と前記第１のクロック信号とを入力とする論理積回路と、前記論理積回路の出力信号を遅延させる遅延回路と、前記論理積回路の出力をＳＥＴ入力とし、前記遅延回路の出力をＲＥＳＥＴ入力として第２のクロック信号を出力するＲＳ型フリップフロップとを備えるようにしたので、入力クロック信号とほぼ位相遅延のなく、かつ不要な高周波信号を除去したクロック信号を得ることができるクロックフィルタ回路を提供できる効果がある。
【００２４】
また、本発明によれば、前記クロックフィルタ回路において、前記第１のクロック信号と前記ＲＳ型フリップフロップの出力信号とを比較する比較回路と、前記比較回路が、前記第１のクロック信号と前記ＲＳ型フリップフロップの出力信号とが異なることを示す信号を出力した場合、それ以降、前記クロックフィルタ回路に異常な信号が入力されたことを示す信号を出力するラッチ回路と、前記ラッチ回路の出力と前記クロックフィルタ回路の出力とを入力とし、前記ラッチ回路が、異常な信号が入力されていることを示す信号を出力している際には、前記クロックフィルタ回路の出力をマスクする第４の論理積回路を備えるようにしたので、クロックフィルタ回路に異常が発生した場合に、他の論理回路へのクロック信号の供給を行わないようにして、信頼性の高いクロックフィルタ回路を提供できる効果がある。
【００２５】
また、本発明によれば、前記クロックフィルタ回路において、前記比較回路の出力をカウントし、カウント結果に応じた信号を、前記ラッチ回路に出力するカウンタ回路を備えるようにしたので、クロックフィルタ回路に異常が発生した場合に、他の論理回路へのクロック信号の供給を行わないようにして、信頼性の高いクロックフィルタ回路を提供できる効果がある。
【００２６】
また、本発明によれば、前記クロックフィルタ回路において、前記第１のクロック信号を入力としてグリッジ信号を発生し、該グリッジ信号を、前記クロックフィルタ回路、及び前記比較回路に供給する第２のグリッジ発生回路を備えるようにしたので、クロックフィルタ回路に異常が発生した場合に、他の論理回路へのクロック信号の供給を行わないようにして、信頼性の高いクロックフィルタ回路を提供できる効果がある。
【００２７】
本発明によれば、前記クロックフィルタ回路と、前記クロックフィルタ回路の動作テスト時に、前記クロックフィルタ回路に、前記第１のクロック信号としてグリッジ信号を与えるグリッジ発生回路とを備えるようにしたので、クロックフィルタ回路の異常を検出できるクロックフィルタテスト回路を提供できる効果がある。
【００２８】
また、本発明によれば、前記クロックフィルタ回路の出力をカウントする第１のカウンタ回路と、前記グリッジ発生回路の出力をカウントする第２のカウンタ回路と、前記第１のカウンタ回路の出力の反転信号と、第２のカウンタ回路の出力とを入力とする第３の論理積回路を備えるようにしたので、クロックフィルタ回路の異常を検出できるクロックフィルタテスト回路を提供できる効果がある。
【００２９】
また、本発明によれば、前記論理積回路が、前記クロックフィルタ回路が異常であることを示す出力信号を出力した場合に、それ以降、前記クロックフィルタ回路が異常であることを示す信号を出力するラッチ回路と、前記ラッチ回路の出力と前記クロックフィルタ回路の出力とを入力とし、前記ラッチ回路が、前記クロックフィルタ回路が異常であることを示す信号を出力している際には、前記クロックフィルタ回路の出力をマスクする第５の論理積回路を備えるようにしたので、クロックフィルタ回路の異常を検出できるクロックフィルタテスト回路を提供できる効果がある。
【発明を実施するための最良の形態】
【００３０】
（実施の形態１）
図１は本発明の実施の形態１に係るクロックフィルタ回路の構成を示す回路図であり、図において、クロックフィルタ部１０５は、外部からの入力クロック信号ＣＬＫ１が入力されるローパスフィルタ２、入力クロック信号ＣＬＫ１がインバータ１０６で反転されて入力されるローパスフィルタ３、ローパスフィルタ２の出力信号ＬＰとインバータ１０７で反転された入力クロック信号ＣＬＫ１とが入力されるＡＮＤ回路４、ローパスフィルタ３の出力信号ＨＰと入力クロック信号ＣＬＫ１とが入力されるＡＮＤ回路５、ＡＮＤ回路４の出力信号ＮＥＧがＲＥＳＥＴ信号として、ＡＮＤ回路５の出力信号ＰＯＳがＳＥＴ信号として入力され、入力クロック信号ＣＬＫ１の高周波成分を除去したクロック信号ＣＬＫ２を出力端子Ｑから出力するＲＳ型フリップフロップ６とを備えている。
【００３１】
ローパスフィルタ２は、Ｐチャンネル（以下、Ｐｃｈと称す）トランジスタ１００のゲートとＮチャンネル（以下、Ｎｃｈと称す）トランジスタ１０１のゲートとが接続されており、これらのゲートに入力クロック信号ＣＬＫ１が入力される。Ｐｃｈトランジスタ１００のドレイン端子Ｎ１とＮｃｈトランジスタ１０１のドレインとが１０２抵抗素子を介して接続されている。Ｐｃｈトランジスタ１００のソースは電源電圧ＶＤＤと接続され、Ｎｃｈトランジスタ１０１のソースは接地電位ＧＮＤと接続されている。また、Ｐｃｈトランジスタ１００のドレイン端子Ｎ１とＣＭＯＳインバータ１０４の入力端子とが接続されている。コンデンサ１０３がＰｃｈトランジスタ１００のドレイン端子Ｎ１とＧＮＤとの間に接続されている。ＣＭＯＳインバータ１０４の出力がローパスフィルタ２の出力信号ＬＰとなる。ローパスフィルタ３は、ゲートへの入力がインバータ１０６の出力であり、ＣＭＯＳインバータ１０４の出力がローパスフィルタ３の出力信号ＨＰとなる点を除けば、ローパスフィルタ２と同じ構成を有している。
【００３２】
ＡＮＤ回路４は、インバータ１０７の出力と、ローパスフィルタ２の出力信号ＬＰとを入力とするＮＡＮＤ回路１０９と、ＮＡＮＤ回路４の出力が入力されるインバータ１０８とを備えている。ＡＮＤ回路５は、ＮＡＮＤ回路１０９の入力が、ローパスフィルタ３の出力信号ＨＰと入力クロック信号ＣＬＫ１とである点を除けば、ＡＮＤ回路４と同様の構成を有している。
【００３３】
図２は本発明の実施の形態１に係るクロックフィルタ回路の動作を説明するためのタイミングチャートであり、クロック信号ＣＬＫ１、信号ＨＰ、信号ＬＰ、信号ＰＯＳ、信号ＮＥＧ、及びクロック信号ＣＬＫ２のそれぞれの信号波形を示している。
【００３４】
次に、ローパスフィルタ２の動作について説明する。なお、ローパスフィルタ３の動作については、Ｐｃｈトランジスタ１００及びＮｃｈトランジスタ１０１のゲートに入力される信号が、入力クロック信号ＣＬＫ１の反転信号となる点、及びインバータ１０４の出力信号が信号ＨＰである点以外は同様であるので、ここでは、説明を省略する。
【００３５】
入力クロック信号ＣＬＫ１がＨからＬに遷移するとき、Ｐｃｈトランジスタ１００はＯＦＦ状態からＯＮ状態に移行し、Ｎｃｈトランジスタ１０１はＯＮ状態からＯＦＦ状態に移行し、Ｐｃｈトランジスタ１００のドレイン端子Ｎ１は、ＧＮＤレベルから電源電圧ＶＤＤレベルに変動し、出力信号ＬＰはＶＤＤからＧＮＤレベルに遷移する。この時、コンデンサ１０３と、Ｐｃｈトランジスタ１００のソース・ドレイン抵抗とによって、Ｐｃｈトランジスタ１００のドレイン端子Ｎ１からの出力信号波形は鈍るため、信号ＬＰは通常のＣＭＯＳトランジスタの遅延に比べ大きい遅延が発生する。
【００３６】
入力クロック信号ＣＬＫ１がＬからＨに遷移するとき、Ｐｃｈトランジスタ１００はＯＮ状態からＯＦＦ状態に移行し、Ｎｃｈトランジスタ１０１はＯＦＦ状態からＯＮ状態に移行し、Ｎ１端子はＶＤＤレベルからＧＮＤレベルに変動し、信号ＨＰはＧＮＤレベルからＶＤＤレベルに遷移する。この時、コンデンサ１０３と、Ｎｃｈトランジスタのソース・ドレイン抵抗１０１と、抵抗素子１０２とによって、Ｐｃｈトランジスタ１００のドレイン端子Ｎ１の出力信号波形は鈍るため、信号ＨＰは通常のＣＭＯＳトランジスタの遅延に比べ大きい遅延が発生する。この時、抵抗素子１０２が遅延にかかわるため、ＣＬＫ１信号がＨからＬに遷移するときに比べ、遅延時間は大きくなる。このローパスフィルタ２により入力クロック信号ＣＬＫ１にグリッジなどの高周波信号が印加されても除去することができる。
【００３７】
続いて、クロックフィルタ回路の動作について説明する。信号ＬＰは入力クロック信号ＣＬＫ１のＬからＨへ遷移するタイミングを大きく遅延された信号であり、信号ＬＰと入力クロック信号ＣＬＫ１の反転信号との論理積の信号が信号ＮＥＧである。図２に示すように、この信号ＮＥＧのＬからＨへ変動するタイミングは、入力信号ＣＬＫ１のＨからＬへ変動するタイミングとほぼ同一であり、この信号ＮＥＧをＲＳ型フリップフロップ６のＲＥＳＥＴ入力とすることで、信号ＮＥＧがＬからＨへ変動するタイミングでＲＳ型フリップフロップ６の出力クロック信号ＣＬＫ２はＨからＬに変動する。このＨからＬに変動するタイミングとＣＬＫ１のＨからＬへの変動するタイミングとの遅延時間差は１ｎｓ以下となり、ほとんど遅延は生じない。
【００３８】
また、信号ＨＰは入力クロック信号ＣＬＫ１のＨからＬへ遷移するタイミングを大きく遅延された信号であり、信号ＨＰと入力クロック信号ＣＬＫ１との論理積の信号が信号ＰＯＳである。図２に示すように、この信号ＰＯＳのＬからＨへ変動するタイミングは入力クロック信号ＣＬＫ１のＬからＨへ変動するタイミングとほぼ同一であり、この信号ＰＯＳをＲＳ型フリップフロップ６のＳＥＴ入力とすることで、信号ＰＯＳがＬからＨへ変動するタイミングでＲＳ型フリップフロップ６の出力クロック信号ＣＬＫ２がＬからＨに変動する。このＬからＨに変動するタイミングと入力クロック信号ＣＬＫ１のＬからＨへと変動するタイミングとの遅延時間差は１ｎｓ以下となり、ほとんど遅延は生じない。
【００３９】
このように、本実施の形態１によれば、入力クロック信号ＣＬＫ１とほとんど位相差が生じない、入力クロック信号ＣＬＫ１から不要な高周波信号を取り除いた出力クロック信号ＣＬＫ２を得ることができるクロックフィルタ回路が提供できるという効果を奏する。
【００４０】
（実施の形態２）
図３は本発明の実施の形態２に係るクロックフィルタ回路の構成を示す回路図であり、図において、図１と同一符号は同一または相当する部分を示しており、クロックフィルタ部１３７は、入力クロック信号ＣＬＫ１が入力されるローパスフィルタ回路７、ローパスフィルタ回路７の出力が入力される直列接続されたインバータ１３４及び１３５、インバータ１３５の出力である信号ＨＰと入力クロック信号ＣＬＫ１とを入力とするＡＮＤ回路４、入力クロック信号ＣＬＫ１をインバータ１０７で反転させた信号と、インバータ１３５の出力をインバータ１３６で反転させた信号ＬＰとを入力とするＡＮＤ回路５、ＡＮＤ回路５の出力信号ＮＥＧがＳＥＴ信号として、ＡＮＤ回路４の出力信号ＰＯＳがＲＥＳＥＴ信号として入力され、入力クロック信号ＣＬＫ１の高周波成分を除去したクロック信号ＣＬＫ３を出力端子Ｑから出力するＲＳ型フリップフロップ６とを備えている。
【００４１】
ローパスフィルタ回路７は、その一端に入力クロック信号ＣＬＫ１が入力され、その他端がインバータ１３４と接続された抵抗素子１３２と、その一端が接地電位と接続され、その他端が抵抗素子１３２とインバータ１３４との間に接続されたコンデンサ１３３とを備えている。
【００４２】
図４は本発明の実施の形態２に係るクロックフィルタ回路の動作を説明するためのタイミングチャートであり、クロック信号ＣＬＫ１、信号ＨＰ、信号ＬＰ、信号ＰＯＳ、信号ＮＥＧ、及びクロック信号ＣＬＫ３のそれぞれの信号波形を示している。
【００４３】
次に動作について説明する。入力クロック信号ＣＬＫ１はローパスフィルタ７により高周波成分が取り除かれ、ＣＭＯＳインバータ１３４、１３５により波形整形される。ＣＭＯＳインバータ１３５から出力される信号ＨＰは、ローパスフィルタ７により入力クロック信号ＣＬＫ１に対して大きく遅延され、信号ＨＰと入力クロック信号ＣＬＫ１との論理積の信号が信号ＰＯＳである。図４に示すように、この信号ＰＯＳのＬからＨへ変動するタイミングは入力クロック信号ＣＬＫ１のＨからＬへ変動するタイミングとほぼ同一であり、この信号ＰＯＳをＲＳ型フリップフロップ６のＲＥＳＥＴ入力とすることで、信号ＰＯＳがＬからＨへ変動するタイミングでＲＳ型フリップフロップ６の出力クロック信号ＣＬＫ３がＨからＬに変動する。この際、ほとんど遅延は生じない。
【００４４】
また、信号ＬＰはＣＭＯＳインバータ１３５の出力、即ち信号ＨＰをインバータ１３６で反転させた信号であり、信号ＬＰと入力クロック信号ＣＬＫ１の反転信号との論理積の信号が信号ＮＥＧである。図４に示すように、この信号ＮＥＧのＬからＨへ変動するタイミングは、入力信号ＣＬＫ１のＬからＨへ変動するタイミングとほぼ同一であり、この信号ＮＥＧをＲＳ型フリップフロップ６のＳＥＴ入力とすることで、信号ＮＥＧがＬからＨへ変動するタイミングでＲＳ型フリップフロップ６の出力クロック信号ＣＬＫ３はＬからＨに変動する。この際、ほとんど遅延は生じない。
【００４５】
このように、本実施の形態２によれば、入力クロック信号ＣＬＫ１とほとんど位相差が生じない、入力クロック信号ＣＬＫ１から不要な高周波信号を取り除いた出力クロック信号ＣＬＫ３を得ることができるクロックフィルタ回路が提供できるという効果を奏する。
【００４６】
（実施の形態３）
図５は本発明の実施の形態３に係るクロックフィルタ回路の構成を示す図であり、図において、図３と同一符号は同一または相当する部分を示しており、クロックフィルタ部１４７は、入力クロック信号ＣＬＫ１が入力されるローパスフィルタ回路７、ローパスフィルタ回路７の出力が入力される直列接続されたインバータ１３４及び１３５、インバータ１３５の出力である信号ＣＬＫＡと入力クロック信号ＣＬＫ１とを入力とするＡＮＤ回路５、ＡＮＤ回路５の出力信号ＣＬＫＢをＳＥＴ入力とし、信号ＣＬＫＢを遅延回路１０によりあらかじめ設定された時間だけ遅延させて得られる信号ＣＬＫＤをＲＥＳＥＴ入力として、クロック信号ＣＬＫ４を出力端子Ｑから出力するＲＳ型フリップフロップ６とを備えている。
【００４７】
図４は本発明の実施の形態３に係るクロックフィルタ回路の動作を説明するためのタイミングチャートであり、クロック信号ＣＬＫ１、信号ＣＬＫＡ、信号ＣＬＫＢ、信号ＣＬＫＤ、及びクロック信号ＣＬＫ４のそれぞれの信号波形を示している。
【００４８】
次に動作を説明する。入力クロック信号ＣＬＫ１はローパスフィルタ７により高周波成分が取り除かれ、ＣＭＯＳインバータ１３４、１３５により波形整形される。ＣＭＯＳインバータ１３５の出力信号ＣＬＫＡと入力クロック信号ＣＬＫ１との論理積の信号ＣＬＫＢがＡＮＤ回路５より出力される。図６に示すように、この信号ＣＬＫＢをＲＳ型フリップフロップ６のＳＥＴ入力とすることで、信号ＣＬＫＢがＬからＨへ変動するタイミングでＲＳ型フリップフロップ６の出力クロック信号ＣＬＫ４はＬからＨに変動する。また、信号ＣＬＫＢを遅延回路１０により遅延させた信号ＣＬＫＢをＲＳ型フリップフロップ６のＲＥＳＥＴ入力とすることで、信号ＣＬＫＤがＬからＨへ変動するタイミングでＲＳ型フリップフロップ６の出力クロック信号ＣＬＫ４はＨからＬに変動する。
【００４９】
一般にＩＣカードの国際規格ＩＳＯ１４４４３によって、クロック周波数は１３．５６ＭＨｚに規格化されており、ＩＣカード用ＬＳＩもこの周波数で動作すればよい。例えば遅延回路１０の遅延時間を３６ｎｓに設定することで、１３．５６ＭＨｚの入力クロック信号ＣＬＫ１と同様の、デューティ比が５０：５０のクロックＣＬＫ４を生成できる。
【００５０】
このような本実施の形態３においても、入力クロック信号ＣＬＫ１とほとんど位相差が生じない、入力クロック信号ＣＬＫ１から不要な高周波信号を取り除いた出力クロック信号ＣＬＫ４を得ることができるクロックフィルタ回路が提供できるという効果を奏する。
【００５１】
（実施の形態４）
図７は本発明の実施の形態４に係るクロックフィルタテスト回路の構成を示すブロック図であり、図において、図１と同一符号は同一または相当する部分を示している。このクロックフィルタテスト回路は、前記実施の形態１において説明したクロックフィルタ部１０５をテストするための回路であり、グリッジ発生回路１１は入力クロック信号ＣＬＫ１を入力として、信号ＣＬＫＧを出力する。セレクタ回路１７８は入力クロック信号ＣＬＫ１及びＣＬＫＧを入力としており、ＴＥＳＴ信号がＨのときはＣＬＫＧ、ＴＥＳＴ信号がＬのときはＣＬＫ１をそれぞれ選択して出力する。クロックフィルタ部１０５はセレクタ１０８の出力信号を入力として、出力クロック信号ＣＬＫ５を出力する。
【００５２】
図８はグリッジ発生回路１１の構成を示す回路図であり、図において、グリッジ発生回路は、入力クロック信号ＣＬＫ１を所定の時間だけ遅延させた信号ＣＬＫＥを出力する遅延回路１７９と、入力クロック信号ＣＬＫ１と信号ＣＬＫＥとを入力とするＮＡＮＤ回路１８１及びＮＡＮＤ回路１８１の出力を反転させて信号ＣＬＫＧを出力するインバータ１８２を備えたＡＮＤ回路１８０とを備えている。
【００５３】
図９はグリッジ発生回路１１のタイミングチャートを示している。ＡＮＤ回路１８０の入力は、入力クロック信号ＣＬＫ１、及び入力クロック信号ＣＬＫ１を遅延回路１０９によって遅延させたＣＬＫＥであり、ＡＮＤ回路１８０の出力信号ＣＬＫＧは、入力クロック信号ＣＬＫ１と信号ＣＬＫＤとが、共にＨ期間となる期間のみにＨとなる信号である。ここで、遅延回路１０９を所定の遅延時間に設定することで、信号ＣＬＫＧに短期間のグリッジ信号を発生することができる。
【００５４】
次に動作について説明する。ＴＥＳＴ信号をＨに設定すると、信号ＣＬＫＧがクロックフィルタ部１０５に入力される。クロックフィルタ部１０５が正常に動作していれば、信号ＣＬＫ５としては固定信号が出力されるが、クロックフィルタ部１０５がなんらかの異常により誤動作を起こした場合、信号ＣＬＫ５には固定信号以外の信号が出力されることになる。これにより、ＣＬＫ５信号をＬＳＩの外部出力することで、クロックフィルタ部１０５が正常に動作しているか否かを判別することができる。
【００５５】
（実施の形態５）
図１０は本発明の実施の形態５に係るクロックフィルタテスト回路の構成を示すブロック図である。前述の実施の形態４において説明したクロックフィルタテスト回路においては、グリッジ発生回路１１になんらかの異常が発生し、グリッジが発生しない場合においても、信号ＣＬＫ５としては固定信号が出力されるため、クロックフィルタ部１０５の動作テストを正しく行えないことが考えられる。本実施の形態５はこのような課題を顧みてさらなる改良を行ったものである。図において、図７と同一符号は同一または相当する部分を示しており、実施の形態５に係るクロックフィルタテスト回路は、前記実施の形態４に係るクロックフィルタテスト回路に対して、グリッジ発生回路１１の出力信号ＣＬＫＧをカウントして信号Ｃ１を出力するカウンタ回路１２、クロックフィルタ部１０５の出力をカウントして出力Ｃ２を出力するカウンタ回路１３、出力Ｃ２を反転させるインバータ１２０、インバータ１２０の出力とカウンタ回路１２の出力Ｃ１とを入力とするＮＡＮＤ回路１２１とＮＡＮＤ回路１２１の出力を反転させて信号ＴＯＵＴを出力するインバータ１２２とを備えるＡＮＤ回路１４を設けたものである。カウンタ回路１２は、信号ＣＬＫＧが２回パルスを発生すれば、出力Ｃ１がＬからＨに変化するものをここでは用いている。カウント回路１３は、信号ＣＬＫ２が２回パルスを発生すれば、出力Ｃ２がＬからＨに変化するものをここでは用いている。ＡＮＤ回路１４の出力ＴＯＵＴは、信号ＣＬＫＧに２回のパルスが発生したときに、信号ＣＬＫ５に発生するパルスが１回以下であれば、値がＬとなる。
【００５６】
図１０に示すような回路において、ＴＥＳＴ信号をＨにしてクロックフィルタ部１０５の動作テストを行った場合、グリッジ発生回路１１が正常にグリッジ信号を発生し、かつ、クロックフィルタ部１０５が正常に動作してＣＬＫ５が固定信号であれば、信号ＴＯＵＴはＨとなる。また、グリッジ発生回路１１が異常でグリッジ信号を発生しない場合、信号ＴＯＵＴはＬとなる。また、グリッジ発生回路１１は正常であるがクロックフィルタ部１０５が異常の場合において信号ＣＬＫ５に２回以上のパルスが発生すれば、信号ＴＯＵＴはＬとなる。
【００５７】
このように、本実施の形態５によれば、グリッジ発生回路１１とクロックフィルタ部１０５とが正常に動作したときだけ、信号ＴＯＵＴがＨとなるので、クロックフィルタ部１０５の動作テストを確実に行うことができる。
【００５８】
（実施の形態６）
図１１は本発明の実施の形態６に係るクロックフィルタテスト回路の構成を示すブロック図である。図において、図１０と同一符号は同一または相当する部分を示しており、本実施の形態６に係るクロックフィルタテスト回路は、前記実施の形態５に係るクロックフィルタテスト回路に対して、ＡＮＤ回路１４の出力を入力とするラッチ回路１１０と、ラッチ回路１１０の出力と、及びクロックフィルタ部１０５の出力クロック信号ＣＬＫ２とを入力とするＮＡＮＤ回路１２３、及びＮＡＮＤ回路１２３の出力を反転させて信号ＣＬＫ５を出力するインバータ１２４とを備えたＡＮＤ回路１１１とを設けたものである。ラッチ回路１１０はＡＮＤ回路１４のＬ出力をラッチする回路で、初期はＨを出力し、ＡＮＤ回路１４の出力が１度でもＬになればＬを出力する。
【００５９】
この実施の形態においては、ＴＥＳＴ信号をＨとして動作テストを実施し、クロックフィルタ部１０５の動作テストが正常であれば、ラッチ回路１１０の出力信号はＨとなり、その後、ＴＥＳＴ信号をＬにして通常動作モードに移行した後は、信号ＣＬＫ５はクロックフィルタ部１０５の出力クロック信号ＣＬＫ２が出力され、ＬＳＩ内部の他の論理回路にクロックが供給される。一方、クロックフィルタ部１０５の動作テストが異常であれば、ラッチ回路１１０の出力信号はＬであり、その後、ＴＥＳＴ信号をＬにして通常動作モードに移行したあとは、信号ＣＬＫ５はＬ固定となり、クロックフィルタ部１０５の出力クロック信号ＣＬＫ２はＡＮＤ回路１１１でマスクされて信号ＣＬＫ５として出力されなくなり、ＬＳＩ内部の他の論理回路にクロックを供給しなくすることができる。
【００６０】
このように、本実施の形態６によれば、クロックフィルタ回路が動作テストの結果が異常の場合は、ＬＳＩ内部の他の回路の動作をストップさせることで、ＬＳＩ内部の誤動作を引き起こさなくすることができる。
【００６１】
（実施の形態７）
図１２は本発明の実施の形態７に係るクロックフィルタ回路の構成を示すブロック図であり、図において、図１と同一符号は同一または相当する部分を示しており、入力クロック信号ＣＬＫ１とクロックフィルタ部１０５が出力する出力クロック信号ＣＬＫ２とを比較する比較回路１５、比較回路１５のＨ出力をラッチするラッチ回路１１２、インバータ１２５により反転されたラッチ回路１１２の出力と、クロックフィルタ部１０５の出力とを入力とするＮＡＮＤ回路１２６及びＮＡＮＤ回路１２６の出力を反転させて信号ＣＬＫ６を出力するインバータ１２７を備えたＡＮＤ回路１１３を備えている。ラッチ回路１１２は、初期はＬを出力し比較回路１５の出力が１度でもＨ出力となれば、Ｈを出力し続ける。比較回路１５としてはここではＸＯＲ回路を用いている。
【００６２】
このような構成において、入力クロック信号ＣＬＫ１の波形とクロックフィルタ部１０５の出力クロック信号ＣＬＫ２の波形とが同一波形であれば、ラッチ回路１１２はＬを出力し、信号ＣＬＫ６としてはクロックフィルタ部１０５の出力クロック信号ＣＬＫ２が出力され、ＬＳＩ内部の他の論理回路にクロックが供給される。一方、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬＫ２とが異なる波形、すなわちクロックフィルタ部１０５によって高周波信号が除去された場合は、比較回路１５の出力がＨ出力となり、ラッチ回路１１２はＨを出力するため、信号ＣＬＫ６はＬ固定となり、クロックフィルタ部１０５の出力クロック信号ＣＬＫ２はＡＮＤ回路１１３でマスクされて信号ＣＬＫ６として出力されなくなり、ＬＳＩ内部の他の論理回路にクロックを供給しなくすることができる。
【００６３】
このように本実施の形態７によれば、入力クロック信号ＣＬＫ１に異常な高周波信号が入力された場合は異常を検知して、ＬＳＩ内部の動作をストップさせることで、誤動作を引き起こさなくすることができる。
【００６４】
（実施の形態８）
図１３は本発明の実施の形態８におけるクロックフィルタ回路の構成を示すブロック図である。前述の実施の形態７において説明したクロックフィルタ回路においては、入力クロック信号ＣＬＫ１とクロックフィルタ部１０５の出力クロック信号ＣＬＫ２とが一度でも異なる波形となった場合に信号ＣＬＫ６はＬ固定となり、ＬＳＩ内部の他の論理回路にクロックを供給しなくなるが、一般的には、入力クロック信号ＣＬＫ１に異常な高周波信号を一度入力しただけではＬＳＩは誤動作を起こさない。また、逆に入力クロック信号ＣＬＫ１に不意にノイズ信号が付加された場合にも、ＬＳＩ内部の他の論理回路にクロックを供給しなくなり、誤った判定がなされるということが考えられる。本実施の形態５はこのことを顧みてさらなる改良を行ったものである。図において、図１２と同一符号は同一または相当する部分を示しており、本実施の形態８に係るクロックフィルタテスト回路は、前記実施の形態７に係るクロックフィルタ回路に対して、比較回路１５とラッチ回路１１２との間に比較回路１５の出力パルスをカウントするカウンタ回路１６をもうけるようにしたものである。ＡＮＤ回路１１３は出力信号ＣＬＫ７を出力する。このカウンタ回路１６の段数は任意である。ここでは便宜上８回のパルスが入力されると、カウンタ回路１６の出力がＬからＨに変動するものとする。ラッチ回路１１４は、初期はＬを出力し、カウンタ回路１６の出力信号が１度Ｈになれば、Ｈを出力し続ける構成とする。
【００６５】
入力クロック信号ＣＬＫ１と出力クロック信号ＣＬＫ２とが同一波形であれば、比較回路１５はＬを出力し続けるので、カウンタ回路１６はカウントせず、ラッチ回路１１４の出力がＬであるので、ＡＮＤ回路１１３の出力信号ＣＬＫ７としてはクロックフィルタ部１０５の出力信号ＣＬＫ２が出力され、ＬＳＩ内部の他の論理回路にクロックが供給される。
【００６６】
また、入力クロック信号ＣＬＫ１と出力クロック信号ＣＬＫ２とが異なる信号になれば、比較回路１５はパルスを出力する。このパルスが８回より少ない回数であれば、カウンタ回路１６の出力はＬを保つが、８回を超えるとカウンタ回路１６の出力としてＨが出力され、ラッチ回路１１４はＨを出力し続ける。この状態では、出力信号ＣＬＫ７はＬ固定となり、ＬＳＩ内部の他の論理回路にクロックを供給しなくすることができる。
【００６７】
このように本実施の形態８によれば、入力クロック信号ＣＬＫ１に異常な高周波信号が複数回入力されることで初めて異常を検知する構成なっているため、異常な入力クロック信号に対する誤検知を防止することができる。
【００６８】
（実施の形態９）
図１４は本発明の実施の形態９に係るクロックフィルタ回路の構成を示すブロック図であり、図において、図１２と同一符号は同一または相当する部分を示しており、入力クロック信号ＣＬＫ１を入力として信号ＣＬＫＧ２を出力するグリッジ発生回路７、信号ＣＬＫＧ２と信号ＣＬＫＧ２を入力としてクロックフィルタ部１０５が出力する出力クロック信号ＣＬＫ２とを比較する比較回路１５、比較回路１５の出力を反転させるインバータ１２８、インバータ１２８の出力をラッチするラッチ回路１１６、インバータ１２５により反転されたラッチ回路１１６の出力と、クロックフィルタ部１０５の出力とを入力とするＡＮＤ回路１１３を備えている。ＡＮＤ回路１１３は、ＮＡＮＤ回路１２６及びＮＡＮＤ回路１２６の出力を反転させて信号ＣＬＫ６を出力するインバータ１２７を備えている。ラッチ回路１１６は、初期はＬを出力し、比較回路１５の出力の反転信号が１度Ｌとなれば、Ｈを出力し続ける。ＡＮＤ回路１１３は出力信号ＣＬＫ８を出力する。
【００６９】
図１５はグリッジ発生回路１７の構成を示すブロック図であり、図において、入力クロック信号ＣＬＫ１を予め設定された時間だけ遅延させる遅延回路１１８、遅延回路１１８の出力信号ＣＬＫＤと入力クロック信号とを入力とするＡＮＤ回路１１９、ＡＮＤ回路１１９の出力を予め設定された時間だけ遅延させる遅延回路１５２、遅延回路１５２の出力信号ＣＬＫＧ１と入力クロック信号ＣＬＫ１とを入力として出力信号ＣＬＫＧ２を出力するＸＯＲ回路１２０を備えている。ＡＮＤ回路１１９はＮＡＮＤ回路１５０とＮＡＮＤ回路１５０の出力を反転させるインバータ１５１とを備えている。
【００７０】
図１６はグリッジ発生回路１７のタイミングチャートであり、グリッジ発生回路１７が出力する信号ＣＬＫＧ２は入力クロック信号ＣＬＫ１に対して、グリッジが付加された波形となる。なお、本実施の形態９では入力クロック信号ＣＬＫ１のＨ期間に対して、グリッジを付加しているが、入力クロック信号ＣＬＫ１のＬ期間に対してグリッジを付加するグリッジ発生回路、またはＬ期間とＨ期間共にグリッジを付加するグリッジ発生回路を用いるようにしてもなんら問題はない。
【００７１】
次に動作について説明する。クロックフィルタ部１０５が正常に動作していれば、グリッジ発生回路１７の出力信号ＣＬＫ２とクロックフィルタ部１０５の出力クロック信号ＣＬＫＧ２とは異なる信号となり、比較回路１５はＨを出力し、ラッチ回路１１６の出力はＬとなり、出力信号ＣＬＫ８としては出力クロック信号ＣＬＫ２が出力され、ＬＳＩ内部の他の論理回路にクロックが供給される。
【００７２】
一方、クロックフィルタ部１０５が異常の場合、ＣＬＫＧ２の内のグリッジ成分が除去されずそのまま出力されると、信号ＣＬＫ２と出力クロック信号ＣＬＫＧ２とは同じ信号となり、比較回路１５はＬを出力し、ラッチ回路１１６の出力はＨとなり、出力信号ＣＬＫ８はＬ固定となり、ＬＳＩ内部の他の論理回路にクロックを供給しなくすることができる。
【００７３】
このように、本実施の形態９によれば、クロックフィルタ部１０５に異常が発生すると直ぐにそれを検知して、ＬＳＩ内部の他の論理回路へのクロック供給を停止することができる。
【００７４】
なお、上記実施の形態４ないし実施の形態９においては、実施の形態１において説明したクロックフィルタ部１０５を用いた場合について説明したが、本発明は、実施の形態２、または実施の形態３において示したクロックフィルタ部を用いた場合においても適用できるものであり、このような場合においても上記各実施の形態と同様の効果を奏する。
【産業上の利用可能性】
【００７５】
本発明に係るクロックフィルタ回路、及びクロックフィルタテスト回路は、入力クロック信号から高周波信号を除去するフィルタ及びそのテスト回路として、ＬＳＩ等の半導体装置に利用可能なものであり、特に、動作保証外の高周波信号を除去する必要のあるＩＣカードのＬＳＩなどに有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１に係るクロックフィルタ回路の構成を示す回路図である。
【図２】本発明の実施の形態１に係るクロックフィルタ回路の動作タイミングチャートである。
【図３】本発明の実施の形態２に係るクロックフィルタ回路の構成を示す回路図である。
【図４】本発明の実施の形態２に係るクロックフィルタ回路の動作タイミングチャートである。
【図５】本発明の実施の形態３に係るクロックフィルタ回路の構成を示す回路図である。
【図６】本発明の実施の形態３に係るクロックフィルタ回路の動作タイミングチャートである。
【図７】本発明の実施の形態４に係るクロックフィルタテスト回路の構成を示す回路図である。
【図８】本発明の実施の形態４に係るクロックフィルタ回路のグリッジ発生回路の回路図である。
【図９】本発明の実施の形態４に係るクロックフィルタ回路のグリッジ発生回路の動作タイミングチャートである。
【図１０】本発明の実施の形態５に係るクロックフィルタテスト回路の構成を示す回路図である。
【図１１】本発明の実施の形態６に係るクロックフィルタ回路の構成を示す回路図である。
【図１２】本発明の実施の形態７に係るクロックフィルタ回路の構成を示す回路図である。
【図１３】本発明の実施の形態８に係るクロックフィルタ回路の構成を示す回路図である。
【図１４】本発明の実施の形態９に係るクロックフィルタ回路の構成を示す回路図である。
【図１５】本発明の実施の形態９に係るクロックフィルタ回路のグリッジ発生回路の回路図である。
【図１６】本発明の実施の形態９に係るクロックフィルタ回路のグリッジ発生回路の動作タイミングチャートである。
【図１７】従来のクロックフィルタ回路の構成を示す回路図である。
【図１８】従来のクロックフィルタ回路の動作タイミングチャートである。
【符号の説明】
【００７７】
２  ローパスフィルタ
３  ローパスフィルタ
４  論理積回路
５  論理積回路
６  ＲＳ型フリップフロップ
７  ローパスフィルタ
１０  遅延回路
１１  グリッジ発生回路
１２  カウンタ回路
１３  カウンタ回路
１４  ＡＮＤ回路
１５  比較回路
１６  カウンタ回路
１７  グリッジ発生回路
１００  Ｐｃｈトランジスタ
１０１  Ｎｃｈトランジスタ
１０２  抵抗素子
１０３  コンデンサー
１０４  ＣＭＯＳインバータ
１０５，１３７，１４７  クロックフィルタ部
１０８  セレクタ
１０９  遅延回路
１１２  ラッチ回路
１１３  ＡＮＤ回路
１１８  遅延回路
１１９  ＡＮＤ回路
１５２  遅延回路
１２０  ＸＯＲ回路
【図１】
2006005576.tif 000003
【図２】
2006005576.tif 000004
【図３】
2006005576.tif 000005
【図４】
2006005576.tif 000006
【図５】
2006005576.tif 000007
【図６】
2006005576.tif 000008
【図７】
2006005576.tif 000009
【図８】
2006005576.tif 000010
【図９】
2006005576.tif 000011
【図１０】
2006005576.tif 000012
【図１１】
2006005576.tif 000013
【図１２】
2006005576.tif 000014
【図１３】
2006005576.tif 000015
【図１４】
2006005576.tif 000016
【図１５】
2006005576.tif 000017
【図１６】
2006005576.tif 000018
【図１７】
2006005576.tif 000019
【図１８】
2006005576.tif 000020