(57)【要約】  【課題】遅延量を調整する手段を内蔵したプリミティブセルを使用して、詳細配線後のタイミング調整が再配置・再配線することなく可能、又プロセス変動に基づく遅延ばらつきの調整が可能、更に、チップ形成後においても遅延調整が可能な半導体回路。【解決手段】入力パッド（Ａ）１２と出力パッド（Ｚ）１４との間に接続された半導体回路１０であって、入力パッド（Ａ）１２と出力パッド（Ｚ）１４との間に接続された第１バッファ１６と、第１バッファ１６と出力パッド（Ｚ）１４間の電流経路と固定電位間に並列接続可能な複数の容量１８，２０，２２とを備え、複数の容量１８，２０，２２のそれぞれと出力パッド（Ｚ）１４との間の接続状態を制御することを特徴とする半導体回路１０およびその動作方法、およびチップ外部より半導体回路１０を構成する複数個の制御端子付可変容量内蔵バッファの遅延量を調整する遅延量制御回路システム。【選択図】図１
2006172641.tif 000002
【特許請求の範囲】
【請求項１】
入力パッドと出力パッドとの間に接続された半導体回路であって、
前記入力パッドと前記出力パッドとの間に接続された第１バッファと、
前記第１バッファと前記出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量
とを備え、前記複数の容量のそれぞれと前記出力パッドとの間の接続状態を制御することを特徴とする半導体回路。
【請求項２】
前記出力パッドと前記複数の容量との間にそれぞれ直列接続され，前記複数の容量と前記出力パッドとの間の接続状態を個別に制御する複数の制御端子を更に備えることを特徴とする請求項１記載の半導体回路。
【請求項３】
更に前記第１バッファは、
第１段目のインバータと、
前記第１段目のインバータと直列接続された第２段目のインバータと、
前記第１段目のインバータと前記第２段目のインバータ間の電流経路と固定電位間に並列接続可能な複数の容量と、
前記電流経路と前記複数の容量との間にそれぞれ直列接続され，前記複数の容量と前記電流経路との間の接続状態を個別に制御する複数のスイッチ
とを更に備え、前記複数の容量は互いに値が異なることを特徴とする請求項１又は２記載の半導体回路。
【請求項４】
入力パッドと出力パッドとの間に接続され、前記入力パッドと前記出力パッドとの間に接続された第１バッファと、前記第１バッファと前記出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、前記複数の容量のそれぞれと前記出力パッドとの間の接続状態を制御する半導体回路の動作方法であって、
可変幅の中央近傍の可変容量内蔵バッファで詳細配線、遅延抽出、遅延計算、遅延解析を行うステップと、
遅らせる遅延量か否かを判定するステップと、
解析の結果、遅らせる遅延量であるならば、遅らせる遅延量を求めるステップと、
解析の結果、早める遅延量であるならば、早める遅延量を求めるステップと、
求めた遅延量に基づき参照しているセルを入れ替えるステップ
とを備えることを特徴とする半導体回路の動作方法。
【請求項５】
入力パッドと出力パッドとの間に接続され、前記入力パッドと前記出力パッドとの間に接続された第１バッファと、前記第１バッファと前記出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、前記複数の容量のそれぞれと前記出力パッドとの間の接続状態を制御するために、前記出力パッドと前記複数の容量との間にそれぞれ直列接続され，前記複数の容量と前記出力パッドとの間の接続状態を個別に制御する複数の制御端子を備える半導体回路を構成する、複数個の制御端子付可変容量内蔵バッファと、
チップ外部より書き込み可能な記憶素子と、
前記チップ外部より書き込み可能な記憶素子と、前記複数個の制御端子付可変容量内蔵バッファ内の前記複数の制御端子との間に接続される複数本の制御線
とを備え、前記電流経路と前記固定電位間に並列接続される前記複数の容量の接続状態を制御することによって、チップ外部より前記複数個の制御端子付可変容量内蔵バッファの遅延量を調整することを特徴とする遅延量制御回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に係り、特に遅延量を調整する手段を内蔵したプリミティブセル（可変遅延セル）を使用することにより、詳細配線後のタイミング調整が、再配置・再配線することなく可能になる半導体回路に関し、セルベース設計に使用されるものである。
【背景技術】
【０００２】
従来のシンクロナス・ダイナミック・ランダムアクセスメモリ（ＳＤＲＡＭ）では、メモリセルアレイを複数バンクに分割して、バンクを切り替えながら外部からのクロックに同期してデータの読み書きを連続して行うことができる。更に２倍のデータ転送レートを実現するダブルデータレート型のＳＤＲＡＭ（ＤＤＲ-ＳＤＲＡＭ）など高速データレートを目的としたメモリが近年主流になっている。しかしながら、ネットワーク系などランダムサイクルが重要なアプリケーションでは、同一バンク自体の動作を速くする必要がある。この問題を解決するのがダブルデータレート型ファーストサイクル・ランダムアクセスメモリ（ＤＤＲ-ＦＣＲＡＭ）である。ＤＤＲ-ＦＣＲＡＭは、ＤＤＲ-ＳＤＲＡＭのようにメモリセルアレイを複数バンクに分割し、外部クロックに同期して連続的に高速で読み書き動作が実現できる。ＤＤＲ-ＦＣＲＡＭは、ダブルデータレートでデータ転送できるのみではなく、メモリセルアレイ動作の改良や新しいライトシステム方式によりランダムサイクルの高速化を実現しており、ネットワーク系などのアプリケーションで注目されている。
【０００３】
ＤＤＲインタフェース（Ｉ／Ｆ）やクロック生成回路等は、非常に厳しいタイミング調整を要求される。その調整量はプリミティブセルのバッファ遅延量以下である場合も多々ある。従来技術では、配線を意図的に迂回させたり関連セルを意図的に遠方に再配置したりしている。そのため、再配線、再抽出、再遅延計算等オーバヘッドが生じる。また、その修正の効果は行ってみなければわからないだけでなく、その修正が他の部分へ悪影響を及ぼすこともありえる。さらに、この調整方法は、基本的に遅延を増加させることしかできず、遅延を減少させる調整方法は無きに等しい。
【０００４】
ＤＤＲＩ／Ｆは非常に厳しいタイミング調整を要求される。例えば、６４ビットのデータ信号全ての到達時間の差を±１５０ピコセコンド（ｐｓ）以内にする、というような制約である。現状のエンジニアリングデザイン（ＥＤＡ）ツールにその制約を設定して実行しても、その制約が満たされることは難しく、結果を解析して人手で微調整を行う必要がある。例えば、Ｄａｔａ[０]は３０ｐｓ遅らせる、Ｄａｔａ[１]は４０ｐｓ早める、等々のように微調整を行う。しかしながら、プリミティブセルのバッファの遅延値が１３０ｎｍプロセスで１００〜２００ｐｓ程度であるため、バッファを追加することにより信号到着時間を遅らせることは出来ない。そのため、意図的に配線を迂回させて配線容量を増大させ遅延調整を行う必要がある。信号到着時間を早めるためには、関連配線に対して１トラック空けて配線させ隣接間配線容量を減らしたり、配線長が短くなるようにセルを移動したりするが、その効果は微々たるものである。十分な改善が得られなかった場合は、制約緩和や配置からやり直しとなる。制約緩和はマージン緩和であり、信頼性・歩留まりの低下につながり、配置からやり直しの場合は設計終了までの期間が延びることになる。
【０００５】
異なるドライブ能力を有する複数のクロックドライバを備え、それぞれのクロックドライバをクロック信号線に任意に接続可能なＡＳＩＣにおいて、ドライブ能力（トランジスタのチャネル幅）補正が可能な（クロック）ドライバを備えたＬＳＩについは、特許文献１に開示されている（特許文献１）。
【０００６】
基本セルと、複数の基本セルを有するトランジスタセルと、基本セル内の素子同士および基本セル同士を接続する配線パターンを有する配線セル群の遅延調整用セルライブラリを使用し、タイミングのずれを再配置配線せずに調整可能とした遅延調整用セルライブラリおよび遅延調整方法に関しては、例えば、特許文献２に開示されている（特許文献２）。
【０００７】
しかしながら、特許文献１はクロック遅延におけるホールドマージン調整を目的としており、プロセス変動に基づくばらつき調整については、考慮されていない。更に又、特許文献１および特許文献２は、いずれもプロセスの前、若しくはプロセス中に遅延調整を実行するものであり、チップ形成後の遅延調整については、考慮していない。
【特許文献１】特開２００１−１１１３９１号公報（図４、図５、図１２、図１３参照）
【特許文献２】特開２００１−２３０３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、遅延量を調整する手段を内蔵したプリミティブセルを使用して、詳細配線後のタイミング調整が、再配置・再配線することなく可能であり、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能な半導体回路を提供する。
【課題を解決するための手段】
【０００９】
本発明の実施の形態の第１の特徴は、（イ）入力パッドと出力パッドとの間に接続された半導体回路であって、（ロ）入力パッドと出力パッドとの間に接続された第１バッファと、（ハ）第１バッファと出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、（ニ）複数の容量のそれぞれと出力パッドとの間の接続状態を制御する半導体回路であることを要旨とする。
【００１０】
本発明の実施の形態の第２の特徴は、（イ）入力パッドと出力パッドとの間に接続され、入力パッドと出力パッドとの間に接続された第１バッファと、第１バッファと出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、複数の容量のそれぞれと出力パッドとの間の接続状態を制御する半導体回路の動作方法であって、（ロ）可変幅の中央近傍の可変容量内蔵バッファで詳細配線、遅延抽出、遅延計算、遅延解析を行うステップと、（ハ）遅らせる遅延量か否かを判定するステップと、（ニ）解析の結果、遅らせる遅延量であるならば、遅らせる遅延量を求めるステップと、（ホ）解析の結果、早める遅延量であるならば、早める遅延量を求めるステップと、（へ）求めた遅延量に基づき参照しているセルを入れ替えるステップとを備える導体回路の動作方法であることを要旨とする。
【００１１】
本発明の実施の形態の第３の特徴は、（イ）入力パッドと出力パッドとの間に接続され、入力パッドと出力パッドとの間に接続された第１バッファと、第１バッファと出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、複数の容量のそれぞれと出力パッドとの間の接続状態を制御するために、出力パッドと複数の容量との間にそれぞれ直列接続され，複数の容量と出力パッドとの間の接続状態を個別に制御する複数の制御端子を備える半導体回路を構成する、複数個の制御端子付可変容量内蔵バッファと、（ロ）チップ外部より書き込み可能な記憶素子と、（ハ）チップ外部より書き込み可能な記憶素子と、複数個の制御端子付可変容量内蔵バッファ内の複数の制御端子との間に接続される複数本の制御線とを備え、（ニ）電流経路と固定電位間に並列接続される複数の容量の接続状態を制御することによって、チップ外部より複数個の制御端子付可変容量内蔵バッファの遅延量を調整する遅延量制御回路システムであることを要旨とする。
【発明の効果】
【００１２】
本発明の半導体回路によれば、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各回路構成の平面寸法、各可変トランジスタ幅等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
本発明の実施の形態に係る半導体回路は、「遅延量を調整する手段を内蔵したプリミティブセル」を基本セルとして使用するものである。以下、「遅延量を調整する手段を内蔵したプリミティブセル」を適宜、「可変遅延セル（ＶＤＣ：variable delay cell）」と呼ぶことにする。遅延量を調整する手段を内蔵したプリミティブセルを使用することにより、詳細配線後のタイミング調整が、再配置・再配線することなく可能になり、又プロセス変動に基づく遅延ばらつきの調整が可能になり、更に、チップ形成後においても遅延調整が可能になる。
【００１６】
可変遅延セル（ＶＤＣ）に内蔵する遅延量を調整する方法には、可変容量を利用する方法、若しくは可変ドライブ力を利用する方法がある。可変ドライブ力を実現する方法としては、内蔵バッファ機能の組み合わせによる方法、或いは可変トランジスタ幅、即ちトランジスタのチャネル幅を調整する方法がある。更に、可変遅延セル（ＶＤＣ）に内蔵する遅延量を調整する方法としては、可変容量と可変ドライブ力の両方を利用しても良い。更に又、可変遅延セル（ＶＤＣ）に内蔵する遅延量を調整する手段を直接制御するための調整用端子を備えていても良い。
【００１７】
本発明の実施の形態に係る半導体回路によって可能となる調整対象とは以下の通りである。即ち、(ａ)バッファ遅延量以下の調整、(ｂ)遅延量を減少させる調整、(ｃ)チップになった後での遅延量調整、および(ｄ)クロック・ツリー・シンセシス（ＣＴＳ）後の意図的スキュー調整である。本発明の実施の形態に係る半導体回路においては、プリミティブセルを構成する可変遅延セル（ＶＤＣ）によって、バッファ遅延量以下の調整機能によって、セルベースで１００ｐｓ〜２００ｐｓ以下の遅延に対応することができ、新しい技術課題を解決することができる。
【００１８】
本発明の実施の形態に係る半導体回路の大きな利点は、チップ形成後においても、遅延調整が可能な点である。更に又、１３０ｎｍ，９０ｎｍ，６５ｎｍ，５５ｎｍ，４５ｎｍプロセスのように、微細加工が進みにつれて、各トランジスタゲート、バッファ、インバータ等において、データ遅延のばらつきが生じるが、本発明の実施の形態に係る半導体回路の大きな利点は、このようなデータ遅延のばらつきの調整が可能な点である。
【００１９】
本発明の実施の形態に係る半導体回路は、特にアナログインタフェースにおいてセルベースで、威力を発揮する技術である。具体的には、ＵＳＢインタフェース、ディジタルアナログコンバータ（ＤＡＣ）等の技術において、精密なデータ遅延調整を要求されるようになってきた点、更に又、ＤＤＲ−ＲＡＭ、ＳＤ−ＲＡＭ等の、精密なデータ遅延調整が要求される厳しい状況に対しても、初めて対処可能な技術が本発明の実施の形態に係る半導体回路である。従来は、プロセスの前、若しくはプロセス中に遅延調整を設定し、チップ形成後は調整できない。本発明の実施の形態に係る半導体回路は、チップ形成後テスター状態で遅延調整が可能である。即ち、チップボード等のファームウェア実装或いはミドルウェア実装状態で、遅延調整が可能である。
【００２０】
更に説明すると、本発明実施の形態に係る半導体回路は、シリコン・オン・チップ（ＳｏＣ）技術において、従来は問題とされなかったアナログインタフェースにおいて威力を発揮する技術である。ＵＳＢインタフェース、ディジタルアナログコンバータ（ＤＡＣ）等の技術において、精密なデータ遅延調整を要求されるようになってきた点、更に又、ＤＤＲ−ＲＡＭ、ＳＤ−ＲＡＭ等の、精密なデータ遅延調整が要求される厳しい状況に対して、初めて、対処可能な技術が本発明の実施の形態に係る半導体回路である。即ち、アナログＩＰとＤＤＲ高速化の両方の融合化された技術分野、例えば、ＤＤＲ−ＲＡＭ、ＳＤ−ＲＡＭインタフェースにおいて、精密なデータ遅延調整が要求されるインタフェースの遅延量を調整することができる技術であり、単なるクロック遅延におけるホールドマージン調整を目的とするものではない。
【００２１】
本発明実施の形態に係る半導体回路は、高速化のための厳密なデータ遅延調整と、各インバータ、トランジスタゲート、バッファにおけるデータ遅延のばらつき調整を行うことができる。
【００２２】
本発明実施の形態に係る半導体回路の高速化のための精密なデータ遅延調整において、データ遅延を早める工夫としては、（ａ）配線容量を減らす、（ｂ）レイアウトパターン上の直線ルートを選択して、容量Ｃを減らす、（ｃ）ゲート配線パターン幅を広げて、抵抗Ｒを減らす、（ｄ）隣接配線間の距離を取り、寄生容量Ｃｐを減少化する等の手段がある。
【００２３】
一方、本発明の実施の形態に係る半導体回路においては、（ａ）可変遅延セル（ＶＤＣ）を構成するプリミティブセルの構成を工夫することによって、バッファだけではないセル部分を調整し、微少な遅延量の制御をすることができる。又、（ｂ）可変遅延セル（ＶＤＣ）を構成するプリミティブセル内に制御用端子を設けて遅延量を実測し、実測値に基づいて、遅延量を調整することができる。本発明の実施の形態に係る半導体回路においては、制御端子付の場合、遅延量調整のみならず、歩留り向上および動作マージンの確保ができる。
【００２４】
本発明の実施の形態に係る半導体回路において、プリミティブセルを構成する可変遅延セル（ＶＤＣ）は、例えば互いに値の異なる３個のキャパシタの並列回路からなる８通りに可変の可変容量を備えている。同じ値の３個のキャパシタの並列回路の場合には、特許文献１の例からも明らかなように、４通りにしか可変にできない。本発明の実施の形態に係る半導体回路においては、異なる容量を配置している点から、可変の幅が広く、ｎ個の互いに値の異なるキャパシタの並列回路の場合、２n通りの可変幅を確保することもできる。
【００２５】
本発明の実施の形態に係る半導体回路においては、ＥＤＡ（エンジニアリング・デザイン・オートメーション・ツール）と組み合わせることによって、論理シミュレーション、自動配線ツール、配置配線ツール、詳細配線、ＲＣ抽出、遅延計算、遅延解析、解析結果を実行することができる。
【００２６】
[第１の実施の形態]
（可変容量内蔵バッファ）
本発明の第１の実施の形態に係る半導体回路として、可変容量内蔵バッファ１０の模式的回路構成は、図１に示すように、バッファ１６と、バッファ１６の入力に接続される入力パッド（Ａ）１２と、バッファ１６の出力に接続される出力パッド（Ｚ）１４と、バッファ１６の出力に配置され、それぞれ値が異なり，互いに並列接続可能な複数の容量１８，２０，２２とを備える。複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御して、可変容量内蔵バッファ１０の遅延量を調整することができる。
【００２７】
或いは又、出力パッド（Ｚ）１４と複数の容量１８，２０，２２との間に接続され，複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御するスイッチ２４を備えていても良い。
【００２８】
図１の例では、容量１８，２０，２２の数は３個であるが、３個に限られないことは勿論である。
【００２９】
本発明の第１の実施の形態に係る半導体回路として、図１に対応する可変容量内蔵バッファ１０の配置配線ツールでの認識例は、図２に示すように極めて簡単に表すことができる。
【００３０】
本発明の第１の実施の形態に係る半導体回路として、可変容量内蔵バッファ１０の可変容量接続例は、図１に基づいて、図３（ａ）〜（ｈ）を示すように、８通りの模式的回路構成として表すことができる。図３（ａ）に示されるＣＮＩＶＸ８Ｄ０は容量１８，２０，２２のいずれも接続されていない可変容量内蔵バッファ１０の例を表す。図３（ｂ）に示されるＣＮＩＶＸ８Ｄ１は容量１８，２０，２２の内、一番小さな容量２２のみが接続されている可変容量内蔵バッファ１０の例を表す。図３（ｃ）に示されるＣＮＩＶＸ８Ｄ２は容量１８，２０，２２の内、容量２０のみが接続されている可変容量内蔵バッファ１０の例を表す。図３（ｄ）に示されるＣＮＩＶＸ８Ｄ３は容量１８，２０，２２の内、容量２０と容量２２が接続されている可変容量内蔵バッファ１０の例を表す。図３（ｅ）に示されるＣＮＩＶＸ８Ｄ４は容量１８，２０，２２の内、容量１８のみが接続されている可変容量内蔵バッファ１０の例を表す。図３（ｆ）に示されるＣＮＩＶＸ８Ｄ５は容量１８，２０，２２の内、容量１８と容量２２が接続されている可変容量内蔵バッファ１０の例を表す。図３（ｇ）に示されるＣＮＩＶＸ８Ｄ６は容量１８，２０，２２の内、容量１８と容量２０が接続されている可変容量内蔵バッファ１０の例を表す。図３（ｈ）に示されるＣＮＩＶＸ８Ｄ７は容量１８，２０，２２のすべてが接続されている可変容量内蔵バッファ１０の例を表す。
【００３１】
本発明の第１の実施の形態に係る半導体回路として、可変容量内蔵バッファ１０の可変容量接続例は、図１乃至図３に示すように、３種類の異なる容量１８，２０，２２を内蔵し、出力パッド（Ｚ）１４に接続するか，接続しないかにより、２3＝８種類の容量を作り出すことが可能となっている。接続を変更して容量を変えたとしても、配置配線ツールではいずれも、図２に示すように、入力パッド（Ａ）１２と、出力パッド（Ｚ）１４からなる端子位置は不変と認識される。従って、本発明の第１の実施の形態に係る半導体回路として、可変容量内蔵バッファ１０の回路構成は、配線済み配線に影響を与えることなく、図３（ａ）〜（ｈ）の８通りに、互いに置換可能である。
【００３２】
（遅延量調整）
可変幅の中央近傍の可変容量内蔵バッファＣＮＩＶＸ８Ｄ４で詳細配線、ＲＣ遅延抽出、遅延計算、遅延解析を行い、解析の結果、遅らせる遅延量、早める遅延量を求め、それらに基づき参照しているセルを入れ替える場合のバッファｉＤａｔａ６３〜ｉＤａｔａ０に対する出力および入力データ(．Ｚ(Ｄａｔａ[６３])，．Ａ(ｎｅｔ６３))〜(．Ｚ(Ｄａｔａ[０])，．Ａ(ｎｅｔ０))の様子は、模式的に図４に示すように表される。
【００３３】
可変容量内蔵バッファＣＮＩＶＸ８Ｄ０〜ＣＮＩＶＸ８Ｄ７において、例えば、Ｄａｔａ[６３], Ｄａｔａ[６２]は早め、早める遅延量はＤａｔａ[６３]の方が大きく、Ｄａｔａ[１]， Ｄａｔａ[０]では遅らせ、遅らせる遅延量はＤａｔａ[０]の方が大きい場合のバッファｉＤａｔａ６３〜ｉＤａｔａ０に対する出力および入力データ(．Ｚ(Ｄａｔａ[６３])，．Ａ(ｎｅｔ６３))〜(．Ｚ(Ｄａｔａ[０])，．Ａ(ｎｅｔ０))の様子を模式的に図５に示す。
【００３４】
（動作方法）
本発明の第１の実施の形態に係る半導体回路として、可変容量内蔵バッファ１０の動作方法は、図６に示すように、フローチャートを用いて表すことができる。
【００３５】
（ａ）ステップＳ１において、まず、可変幅の中央近傍の可変容量内蔵バッファＣＮＩＶＸ８Ｄ４で詳細配線、ＲＣ抽出、遅延計算、遅延解析を行う。
【００３６】
（ｂ）ステップＳ２において、遅らせる遅延量か否かを判定する。
【００３７】
（ｃ）解析の結果、ステップＳ２において、ＹＥＳであるならば、ステップＳ３において、遅らせる遅延量を求める。
【００３８】
（ｄ）解析の結果、ステップＳ２において、ＮＯであるならば、ステップＳ４において、早める遅延量を求める。
【００３９】
（ｅ）次に、ステップＳ５において、求めた遅延量に基づき参照しているセルを入れ替える。
【００４０】
本発明の第１の実施の形態に係る半導体回路として、可変容量内蔵バッファ１０の動作方法によれば、参照セルの入れ替えは既存の配線に全く影響を与えないため、詳細配線以降の処理を行うことなく遅延量の微調整が可能となる。
【００４１】
本発明の第１の実施の形態に係る半導体回路の遅延動作に関係する説明として、アドレス入力ａｄｄｒとデータ出力ｄａｔａとの間の遅延の様子は、模式的に図７（ａ）に示すように表される。又、アドレス入力ａｄｄ[０]〜ａｄｄ[７]の間の遅延ばらつきの様子は、模式的に図７（ｂ）に示すように表される。バッファ１６に対する入力パッドＡ１２と出力パッドＺ１４の様子は、模式的に図７（ｃ）に示すように表される。（ｄ）配置配線ツールでの認識例を示す様子は、模式的に図７（ｂ）に示すように表される。
【００４２】
（クロックツリーシンセシス：ＣＴＳ）
クロックツリーシンセシス（ＣＴＳ）における意図的スキュー調整を説明するための回路構成は、図８に示すように表される。
【００４３】
例えば、クロックソースとしてのＰＬＬ３６，複数のバッファ３４，フリップフロップ（Ｆ／Ｆ）Ａ３０およびフリップフロップ（Ｆ／Ｆ）Ｂ３２からなるクロックツリーにおいて、Ｆ／ＦＡ３０とＦ／ＦＢ３２のそれぞれのクロック入力ＣＬＫにおけるデータ遅延は、遅延量を調整することで、意図的にクロックスキューを調整することができる。
【００４４】
Ｆ／ＦＡ３０とＦ／ＦＢ３２は、クロック入力端子ＣＬＫ、データ入力端子Ｄ、及びデータ出力端子Ｑを備える。図８に示す回路構成図の動作波形は、図９に示すように模式的に表される。クロック信号波形ＶCに対して、Ｆ／ＦＡ３０のデータ波形ＶAとＦ／ＦＢ３２のデータ波形ＶBが模式的に表されている。図９において、サイクルタイムとは、クロックの立上りエッジ間の時間のことであり、例えば、ｔ0＝０ｎｓ，ｔ2＝１０ｎｓとすれば、サイクルタイムは１０ｎｓ（１００ＭＨｚ）となる。
【００４５】
Ｆ／ＦＡ３０のＱ出力端子から出力されたデータは、パス経路４２に配置された組合せロジック４０を介して、サイクルタイム以内に次段のＦ／ＦＢ３２のＤ入力端子に到達する必要がある。 スキューとは、ＰＬＬ３６ 等のクロックソースからＦ／Ｆ のクロック端子ＣＬＫに到着するクロックの時間差のことである。
【００４６】
(例１)
ＰＬＬ３６ からＦ／ＦＡ３０のクロック端子ＣＬＫまでの遅延が、３．４５６ｎｓ、ＰＬＬ３６からＦ／ＦＢ３２の クロック端子ＣＬＫまでの遅延が、３．４５６ｎｓであった場合、スキューは、０ｎｓである。
【００４７】
(例２)
ＰＬＬ３６ からＦ／ＦＡ３０のクロック端子ＣＬＫまでの遅延が、３．４５６ｎｓ、ＰＬＬ３６からＦ／ＦＢ３２の クロック端子ＣＬＫまでの遅延が、３．０００ｎｓであった場合、スキューは、−０．４５６ｎｓとなる。
【００４８】
(例３)
ＰＬＬ３６ からＦ／ＦＡ３０のクロック端子ＣＬＫまでの遅延が３．４５６ｎｓ、ＰＬＬ３６からＦ／ＦＢ３２の クロック端子ＣＬＫまでの遅延が４．０００ｎｓであった場合、スキューは、＋０．５４４ｎｓとなる。
【００４９】
通常は、スキューはなるべく小さくなるように ＣＴＳ を行う。(例２)のように負のスキューの場合(データを受け取る方のクロックが早い場合)は、セットアップ（ｓｅｔ ｕｐ）特性が悪化し、最高動作周波数が低くなってしまう。(例３)のように正のスキューの場合(データを受け取る方のクロックが遅い場合)は、ホールド（ｈｏｌｄ） 特性が悪化し、誤動作してしまう。
【００５０】
(例１)のように理想的にＣＴＳが実行できたとしても、Ｆ／ＦＡ３０のＱ出力から次段のＦ／ＦＢ３２ のＤ入力まで、１０．１１１ｎｓにしかならな かったとすると、その場合の動作周波数は、１００ＭＨｚ(１０ｎｓ)ではなく、９８．９ＭＨｚ(１０．１１１ｎｓ)となってしまう。しかし、データを受け取る方のＦ／ＦＢ３２のクロックを意図的に ０．１１１ｎｓ遅らせることにより、見かけ上、１００ＭＨｚ(１０ｎｓ)動作とすることができる。
【００５１】
本発明の第１の実施の形態に係る可変遅延セルをクロックツリーに使用すれば、クロックツリー形成後、意図的にクロックを遅らせることができる。同様の効果は、データを出力する方のＦ／ＦＡ３０のクロックを意図的に早めることによっても得ることができる。
【００５２】
本発明の第１の実施の形態に係る半導体回路によれば、遅延量の調整が可能となる。アドレス入力ａｄｄ[０]〜ａｄｄ[７]の間の遅延ばらつきの様子が、所定のデータ遅延ｔｄに対して、模式的に図１０（ａ）に示すように表される場合、アドレス入力ａｄｄ[０]〜ａｄｄ[７]の間の遅延ばらつきを調整した様子は、模式的に図１０（ｂ）に示すように表すことができる。このような遅延量の調整は、例えば、図１０（ｃ）に示すように、図３（ｅ）に示したＣＮＩＶＸ８Ｄ４に対応するバッファｉＤａｔａ６３，ｉＤａｔａ６２に対する出力および入力データ(．Ｚ(Ｄａｔａ[６３])，．Ａ(ｎｅｔ６３))，(．Ｚ(Ｄａｔａ[６２])，．Ａ(ｎｅｔ６２))を調整することで実現することができる。
【００５３】
本発明の第１の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変容量内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【００５４】
[第２の実施の形態]
（制御端子付可変容量内蔵バッファ）
本発明の第２の実施の形態に係る半導体回路として、制御端子付可変容量内蔵バッファ６０の模式的回路構成は、図１１に示すように、バッファ１６と、バッファ１６の入力に接続される入力パッド（Ａ）１２と、バッファ１６の出力に接続される出力パッド（Ｚ）１４と、バッファ１６の出力に配置され，それぞれ値が異なり，互いに並列接続可能な複数の容量１８，２０，２２と、出力パッド（Ｚ）１４と複数の容量１８，２０，２２との間に接続され，複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御する制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０とを備える。
【００５５】
図１１の例では、容量１８，２０，２２の数は３個であるが、３個に限られないことは勿論である。
【００５６】
本発明の第２の実施の形態に係る半導体回路として、図１１に対応する制御端子付可変容量内蔵バッファ１０の配置配線ツールでの認識例は、図１２に示すように極めて簡単に表すことができる。
【００５７】
制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０は、内蔵した容量１８，２０，２２をそれぞれ出力パッド（Ｚ）１４に接続し、或いは切り離しするための端子である。これら制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０をオン，オフにすることにより、接続／切り離しが可能となる。
【００５８】
（遅延量制御回路システム）
本発明の第２の実施の形態に係る半導体回路の適用例として、遅延量制御回路システムの回路構成は、図１３に示すように、複数個の制御端子付可変容量内蔵バッファ６０1，６０2，６０3・・・と、チップ外部より書き込み可能な記憶素子６２と、チップ外部より書き込み可能な記憶素子６２と複数個の制御端子付可変容量内蔵バッファ６０1，６０2，６０3・・・内の制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０との間に接続される複数本の制御線６４とを備え、チップ外部より複数個の制御端子付可変容量内蔵バッファ６０1，６０2，６０3・・・の遅延量を調整することができる。
【００５９】
図１３に示すように、これら複数個の制御端子付可変容量内蔵バッファ６０1，６０2，６０3・・・内の制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０を、不揮発性メモリのようなチップ外部から書き込み可能な記憶素子から制御可能にすることにより、チップになった後でも、またチップがボードに実装されシステムに組み込まれた後でも、遅延量を調整することが可能となる。
【００６０】
本発明の第２の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、制御端子付可変容量内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【００６１】
[第３の実施の形態]
（可変ドライブ力内蔵バッファ）
本発明の第３の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ７０の模式的回路構成は、図１４に示すように、それぞれドライブ力が異なリ，互いに並列接続可能な複数のバッファ７２，７４，７６と、複数のバッファ７２，７４，７６の入力に接続される入力パッド（Ａ）１２と、複数のバッファ７２，７４，７６の出力に接続される出力パッド（Ｚ）１４と、出力パッド（Ｚ）１４と複数のバッファ７２，７４，７６の出力との間に接続され，複数のバッファ７２，７４，７６と出力パッド（Ｚ）１４との間の接続状態を制御するスイッチとを備える。複数のバッファ７２，７４，７６と出力パッド（Ｚ）１４との間の接続状態を制御して、可変ドライブ力内蔵バッファ７０の遅延量を調整することができる。
【００６２】
図１４の例では、バッファ７４のみが出力パッド（Ｚ）１４に接続される構成例が示されているが、これに限られるものではないことは明らかである。図１４の例では、バッファ７２，７４，７６の数は３個であるが、３個に限られないことは勿論である。
【００６３】
本発明の第３の実施の形態に係る半導体回路として、図１４に対応する可変ドライブ力内蔵バッファ７０の配置配線ツールでの認識例は、図１５に示すように極めて簡単に表すことができる。
【００６４】
本発明の第３の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ７０の可変ドライブ力の組み合わせ接続例は、図１６（ａ）〜（ｈ）を示すように、８通りの模式的回路構成として表すことができる。図１６（ａ）に示される構成はバッファ７２，７４，７６のいずれも接続されていない例であり、禁止される可変ドライブ力内蔵バッファ７０の例を表す。図１６（ｂ）に示されるＣＮＩＶＸＶＸ１はバッファ７２，７４，７６の内、一番ドライブ力小さなバッファ７２のみが接続されている可変ドライブ力内蔵バッファ７０の例を表す。図１６（ｃ）に示されるＣＮＩＶＸＶＸ２はバッファ７２，７４，７６の内、バッファ７４のみが接続されている可変ドライブ力内蔵バッファ７０の例を表す。図１６（ｄ）に示されるＣＮＩＶＸＶＸ３はバッファ７２，７４，７６の内、バッファ７２とバッファ７４が接続されている可変ドライブ力内蔵バッファ７０の例を表す。図１６（ｅ）に示されるＣＮＩＶＸＶＸ４はバッファ７２，７４，７６の内、バッファ７６のみが接続されている可変ドライブ力内蔵バッファ７０の例を表す。図１６（ｆ）に示されるＣＮＩＶＸＶＸ５はバッファ７２，７４，７６の内、バッファ７２とバッファ７６が接続されている可変ドライブ力内蔵バッファ７０の例を表す。図１６（ｇ）に示されるＣＮＩＶＸＶＸ６はバッファ７２，７４，７６の内、バッファ７４とバッファ７６が接続されている可変ドライブ力内蔵バッファ７０の例を表す。図１６（ｈ）に示されるＣＮＩＶＸＶＸ７はバッファ７２，７４，７６のすべてが接続されている可変ドライブ力内蔵バッファ７０の例を表す。
【００６５】
本発明の第３の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ７０の可変ドライブ力の接続例は、図１４乃至図１６に示すように、３種類の異なるバッファ７２，７４，７６を内蔵し、出力パッド（Ｚ）１４に接続するか，接続しないかにより、２3−１＝７種類のドライブ力を作り出すことが可能となっている。接続を変更してドライブ力を変えたとしても、配置配線ツールではいずれも、図１５に示すように、入力パッド（Ａ）１２と、出力パッド（Ｚ）１４からなる端子位置は不変と認識される。従って、本発明の第３の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ７０の回路構成は、配線済み配線に影響を与えることなく、図１６（ｂ）〜（ｈ）の７通りに、互いに置換可能である。
【００６６】
本発明の第３の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変ドライブ力内蔵バッファを使用することにより、従来技術では事実上不可能であったり再配置や再配線が必要であったりした詳細配線後のタイミング調整が、再配置・再配線することなく可能になる。
【００６７】
[第４の実施の形態]
（制御端子付可変ドライブ力内蔵バッファ）
本発明の第４の実施の形態に係る半導体回路として、制御端子付可変ドライブ力内蔵バッファ８０の模式的回路構成は、図１７に示すように、それぞれドライブ力が異なリ，互いに並列接続可能な複数のバッファ７２，７４，７６と、複数のバッファ７２，７４，７６の入力に接続される入力パッド（Ａ）１２と、複数のバッファ７２，７４，７６の出力に接続される出力パッド（Ｚ）１４と、出力パッド（Ｚ）１４と複数のバッファ７２，７４，７６の出力との間に接続され，複数のバッファ７２，７４，７６と出力パッド（Ｚ）１４との間の接続状態を制御するための制御端子（Ｃ２）８６，（Ｃ１）８４，（Ｃ０）８２とを備える。複数のバッファ７２，７４，７６と出力パッド（Ｚ）１４との間の接続状態を制御して、可変ドライブ力内蔵バッファ７０の遅延量を調整することができる。
【００６８】
図１７の例では、バッファ７２，７４，７６の数は３個であるが、３個に限られないことは勿論である。
【００６９】
本発明の第４の実施の形態に係る半導体回路として、図１７に対応する制御端子付可変ドライブ力内蔵バッファ８０の配置配線ツールでの認識例は、図１８に示すように極めて簡単に表すことができる。
【００７０】
本発明の第４の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、制御端子付可変ドライブ力内蔵バッファ８０を使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【００７１】
[第５の実施の形態]
（チャネル幅を調整可能な可変ドライブ力内蔵バッファ）
バッファのドライブ力は、バッファを構成するトランジスタのチャネル幅を調整して可変にすることができる。
【００７２】
本発明の第５の実施の形態に係る半導体回路として、トランジスタのチャネル幅ＷＬを調整可能な可変ドライブ力内蔵バッファの模式的平面パターン構成は、図１９（ａ）に示すように、特定のチャネル幅（例えば、５Ｗ×２＝１０Ｗ）を有するＭＯＳトランジスタからなるインバータを２段接続した構成を有するバッファと、バッファの入力に接続される入力パッドＡと、バッファの出力に接続される出力パッドＺとを備える。ここで、Ｗはソース領域、或いはドレイン領域に配置されるコンタクトホールの幅に対応するチャネル幅の単位である。負荷側のＭＯＳトランジスタは電源電圧ＶDDに接続され、駆動側のＭＯＳトランジスタは低電位電源ＶSSに接続される。一段目のインバータの出力電位をＶ0と表示している。更に模式的回路構成は、図１９（ｂ）に示すように、図１９（ａ）に対応して、電源電圧ＶDDと低電位電源ＶSSに接続され，ＭＯＳインバータを２段接続した構成を有するバッファと、バッファの入力端子Ａと、バッファの出力端子Ｚとを備える。更に又、本発明の第５の実施の形態に係る半導体回路として、ＭＯＳトランジスタのチャネル幅ＷＬを調整可能な可変ドライブ力内蔵バッファの５種類の模式的平面パターン構成は、図２０（ａ）〜（ｅ）にそれぞれ示すように、各ＭＯＳトランジスタ部分のゲート電極の長さを調整することによって得られる。図２０（ａ）〜（ｅ）は、それぞれチャネル幅ＷＬ＝５Ｗ，８Ｗ，４Ｗ，６Ｗ，３Ｗの場合に対応している。ＭＯＳトランジスタのチャネル幅ＷＬを調整することによって、ＭＯＳトランジスタの相互インダクタンスｇｍを調整することができ、バッファを構成した場合にドライブ力を調整することができる。従って、本発明の第５の実施の形態に係る半導体回路として、ＭＯＳトランジスタのチャネル幅ＷＬを調整可能な可変ドライブ力内蔵バッファを構成することができる。
【００７３】
本発明の第５の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、トランジスタのチャネル幅ＷＬを調整可能な可変ドライブ力内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【００７４】
[第６の実施の形態]
（可変容量および可変ドライブ力内蔵バッファ）
本発明の第６の実施の形態に係る半導体回路として、可変ドライブ力内蔵および可変容量内蔵バッファ１２０の模式的回路は、図２１（ａ）に示すように、それぞれドライブ力が異なリ，互いに並列接続可能な複数のバッファ７２，７４，７６と、複数のバッファ７２，７４，７６の入力に接続される入力パッド（Ａ）１２と、複数のバッファ７２，７４，７６の出力に接続される出力パッド（Ｚ）１４と、出力パッド（Ｚ）１４と複数のバッファ７２，７４，７６の出力との間に接続され，複数のバッファ７２，７４，７６と出力パッド（Ｚ）１４との間の接続状態を制御するスイッチ７８と、複数のバッファ７２，７４，７６の出力に配置され，それぞれ値が異なり、互いに並列接続可能な複数の容量１８，２０，２２と、出力パッド（Ｚ）１４と複数の容量１８，２０，２２との間に接続され，複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御するスイッチ２４とを備える。複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御して、可変ドライブ力内蔵および可変容量内蔵バッファ１２０の遅延量を調整することができる。
【００７５】
図２１（ａ）の例では、バッファ７４のみが出力パッド（Ｚ）１４に接続される構成例が示されているが、これに限られるものではないことは明らかである。バッファ７２，７４，７６の接続例としては、図１６に示したように、７通りの接続例が可能である。
【００７６】
本発明の第６の実施の形態に係る半導体回路として、図２１（ａ）に対応する可変ドライブ力内蔵および可変容量内蔵バッファ１２０の配置配線ツールでの認識例は、図２に示すように極めて簡単に表すことができる。
【００７７】
図２１（ａ）の例では、容量１８，２０，２２の数は３個であるが、３個に限られないことは勿論である。又、図２１（ａ）の例では、バッファ７２，７４，７６の数は３個であるが、３個に限られないことは勿論である。
【００７８】
（可変容量および制御端子付可変ドライブ力内蔵バッファ）
本発明の第６の実施の形態の変形例に係る半導体回路として、可変ドライブ力内蔵および制御端子付可変容量内蔵バッファ１３０の模式的回路は、図２１（ｂ）に示すように、それぞれドライブ力が異なリ，互いに並列接続可能な複数のバッファ７２，７４，７６と、複数のバッファ７２，７４，７６の入力に接続される入力パッド（Ａ）１２と、複数のバッファ７２，７４，７６の出力に接続される出力パッド（Ｚ）１４と、出力パッド（Ｚ）１４と複数のバッファ７２，７４，７６の出力との間に接続され，複数のバッファ７２，７４，７６と出力パッド（Ｚ）１４との間の接続状態を制御するスイッチ７８と、複数のバッファ７２，７４，７６の出力に配置され，それぞれ値が異なり、互いに並列接続可能な複数の容量１８，２０，２２と、出力パッド（Ｚ）１４と複数の容量１８，２０，２２との間に接続され，複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御するための制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０とを備える。複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御して、可変ドライブ力内蔵および可変容量内蔵バッファ１２０の遅延量を調整することができる。
【００７９】
図２１（ｂ）の例では、バッファ７４のみが出力パッド（Ｚ）１４に接続される構成例が示されているが、これに限られるものではないことは明らかである。バッファ７２，７４，７６の接続例としては、図１６に示したように、７通りの接続例が可能である。
【００８０】
本発明の第６の実施の形態の変形例に係る半導体回路として、図２１（ｂ）に対応する可変ドライブ力内蔵および制御端子付可変容量内蔵バッファ１３０の配置配線ツールでの認識例は、図１２に示すように極めて簡単に表すことができる。
【００８１】
図２１（ｂ）の例では、容量１８，２０，２２の数は３個であるが、３個に限られないことは勿論である。又、図２１（ｂ）の例では、バッファ７２，７４，７６の数は３個であるが、３個に限られないことは勿論である。
【００８２】
本発明の第６の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変容量および可変ドライブ力内蔵バッファ或いは可変容量および制御端子付可変ドライブ力内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【００８３】
[第７の実施の形態]
（インバータ２段で構成された可変容量内蔵バッファ）
本発明の第７の実施の形態に係る半導体回路として、インバータ２段で構成された可変容量内蔵バッファ１４０の模式的回路構成は、図２２に示すように、バッファ１６と、バッファ１６の入力に接続される入力パッド（Ａ）１２と、バッファ１６の出力に接続される出力パッド（Ｚ）１４と、バッファ１６の出力に配置され，それぞれ値が異なリ，互いに並列接続可能な複数の容量１８，２０，２２と、出力パッド（Ｚ）１４と複数の容量１８，２０，２２との間に接続され，複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御するスイッチ２４とを備え、更にバッファ１６は、第１段目のインバータ９０および第２段目のインバータ９０と、第１段目のインバータ９０および第２段目のインバータ９０間に配置され，それぞれ値が異なり，互いに並列接続可能な複数の容量９２，９４，９６と、第１段目のインバータ９０の出力と複数の容量９２，９４，９６との間に接続され，複数の容量９２，９４，９６と第１段目のインバータ９０の出力との間の接続状態を制御するスイッチ９８とを備える。
【００８４】
図２２の例では、容量１８，２０，２２の数は３個であるが、３個に限られないことは勿論である。又、インバータ間に配置される容量９２，９４，９６の数は３個であるが、３個に限られないことは勿論である。尚、図２２において、容量１８，２０，２２は省略されていても良いことは勿論である。容量１８，２０，２２を省略した場合には、本発明の第７の実施の形態に係る半導体回路の可変容量性能は、インバータ９０間に接続された容量９２，９４，９６によって、調整されることになる。
【００８５】
本発明の第７の実施の形態に係る半導体回路において、バッファ１６は、インバータ９０が２段で構成されているが、インバータ間に可変容量を適用することによって、バッファ１６のドライブ力も調整可能となる。
【００８６】
本発明の第７の実施の形態に係る半導体回路として、図２２に対応するインバータ２段で構成された可変容量内蔵バッファ１４０の配置配線ツールでの認識例は、図２に示すように極めて簡単に表すことができる。
【００８７】
本発明の第７の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、インバータ２段で構成された可変容量内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【００８８】
[第８の実施の形態]
（インバータ２段で構成された制御端子付可変容量内蔵バッファ）
本発明の第８の実施の形態に係る半導体回路として、インバータ２段で構成された制御端子付可変容量内蔵バッファ１５０の模式的回路構成は、図２３（ａ）に示すように、バッファ１６と、バッファ１６の入力に接続される入力パッド（Ａ）１２と、バッファ１６の出力に接続される出力パッド（Ｚ）１４と、バッファ１６の出力に配置され，それぞれ値が異なリ，互いに並列接続可能な複数の容量１８，２０，２２と、出力パッド（Ｚ）１４と複数の容量１８，２０，２２との間に接続され，複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御するための制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０とを備え、更にバッファ１６は、第１段目のインバータ９０および第２段目のインバータ９０と、第１段目のインバータ９０および第２段目のインバータ９０間に配置され，それぞれ値が異なり，互いに並列接続可能な複数の容量９２，９４，９６と、第１段目のインバータ９０の出力と複数の容量９２，９４，９６との間に接続され，複数の容量９２，９４，９６と第１段目のインバータ９０の出力との間の接続状態を制御するための制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０とを備える。
【００８９】
図２３（ａ）の例では、容量１８，２０，２２の数は３個であるが、３個に限られないことは勿論である。又、インバータ間に配置される容量９２，９４，９６の数は３個であるが、３個に限られないことは勿論である。尚、図２３において、容量１８，２０，２２は省略されていても良いことは勿論である。容量１８，２０，２２を省略した場合には、本発明の第８の実施の形態に係る半導体回路の可変容量性能は、インバータ９０間に接続された容量９２，９４，９６によって、調整されることになる。
【００９０】
本発明の第８の実施の形態に係る半導体回路において、バッファ１６は、インバータ９０が２段で構成されているが、インバータ間に可変容量を適用することによって、バッファ１６のドライブ力も調整可能となる。更に、図２３（ｂ）に示すように、制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０付きの容量９２，９４，９６を制御することによって、出力パッド（Ｚ）１４の電圧Ｖｚの波形の立上りを精密に調整できるという利点も有する。
【００９１】
本発明の第８の実施の形態に係る半導体回路として、図２３（ａ）に対応するインバータ２段で構成された制御端子付可変容量内蔵バッファ１５０の配置配線ツールでの認識例は、容量１８，２０，２２を省略した場合には、図１２に示すように極めて簡単に表すことができる。
【００９２】
本発明の第８の実施の形態に係る半導体回路においては、制御端子数が増加するというデメリットは存在するが、波形の立上り、立下りの微調整可能であるというメリットが存在する。
【００９３】
（遅延量制御回路システム）
本発明の第８の実施の形態に係る半導体回路の適用例として、遅延量制御回路システムの回路構成は、図１３と同様に、複数個の制御端子付可変容量内蔵バッファ１５０と、チップ外部より書き込み可能な記憶素子６２と、チップ外部より書き込み可能な記憶素子６２と制御端子付可変容量内蔵バッファ１５０内のインバータ９０間の制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０との間に接続される複数本の制御線６４とを備え、チップ外部より複数個の制御端子付可変容量内蔵バッファ１５０の遅延量を調整することができる。
【００９４】
図１３と同様に、複数個の制御端子付可変容量内蔵バッファ１５０内のインバータ９０間の制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０を不揮発性メモリのようなチップ外部から書き込み可能な記憶素子６２から制御可能にすることにより、チップになった後でも、またチップがボードに実装されシステムに組み込まれた後でも、遅延量を調整することが可能となる。
【００９５】
本発明の第８の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、インバータ２段で構成された制御端子付可変容量内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【００９６】
[第９の実施の形態]
（インバータ２段で構成された可変ドライブ力内蔵バッファ）
本発明の第９の実施の形態に係る半導体回路として、個々のインバータに可変ドライブ力を適用した、インバータ２段で構成された可変ドライブ力内蔵バッファ１６０の構成は、図２４に示すように、それぞれドライブ力が異なリ，互いに並列接続可能な複数の第１段目のインバータ１００，１０２，１０４と、それぞれドライブ力が異なリ，互いに並列接続可能な複数の第２段目のインバータ１００，１０２，１０４と、複数の第１段目のインバータ１００，１０２，１０４の入力に接続される入力パッド（Ａ）１２と、複数の第２段目のインバータ１００，１０２，１０４の出力に接続される出力パッド（Ｚ）１４と、複数の第１段目のインバータ１００，１０２，１０４と複数の第２段目のインバータ１００，１０２，１０４の入力との接続状態を制御するスイッチ１０６と、複数の第２段目のインバータ１００，１０２，１０４と出力パッド（Ｚ）１４との間の接続状態を制御するスイッチ１０６とを備える。
【００９７】
図２４の例では、インバータ１０２に関係するスイッチ１０６のみが接続される構成例が示されているが、これに限られるものではないことは明らかである。互いに並列に接続可能なインバータ１００，１０２，１０４の接続例としては、図１６に示したように、７通りの接続例が可能である。
【００９８】
３個並列に接続したインバータ１００，１０２，１０４からなる並列回路を２段直列接続することで、バッファは、インバータが２段で構成される。個々のインバータに対し可変ドライブ力を適用して、本発明の第９の実施の形態に係る半導体回路におけるインバータ２段で構成された可変ドライブ力内蔵バッファ１６０が構成される。それぞれのインバータ１００，１０２，１０４はスイッチ１０６を有し、スイッチ１０６のオン／オフによって、図６に示した回路構成と同様に、７通りの可変ドライブ力が得られる。従って、３個並列に接続したインバータ１００，１０２，１０４からなる並列回路を２段直列接続することで、バッファとしては、７×７＝４９通りのインバータの接続状態が得られ、ドライブ力を調整することができる。図２４の例では、インバータ１００，１０２，１０４の数は３個であるが、３個に限られないことは勿論である。
【００９９】
インバータ１００，１０２，１０４のような可変ドライブ力は、例えば、図１９乃至図２０に示したように、トランジスタのチャネル幅を調整することによって、実現することができる。
【０１００】
本発明の第９の実施の形態に係る半導体回路として、図２４に対応するインバータ２段で構成された可変ドライブ力内蔵バッファ１６０の配置配線ツールでの認識例は、図１５に示すように極めて簡単に表すことができる。
【０１０１】
本発明の第９の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、インバータ２段で構成された可変ドライブ力内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【０１０２】
[第１０の実施の形態]
（可変容量内蔵ＮＡＮＤゲート）
以上の第１の実施の形態乃至第９の実施の形態においては、ＶＤＣを構成するプリミティブセルをバッファを用いて構成する例を説明したが、ＶＤＣを構成するプリミティブセルとしては、バッファだけではなく、他のトランジスタゲート等からなるプリミティブセルを適用することもできる。
【０１０３】
本発明の第１０の実施の形態に係る半導体回路として、可変容量内蔵ＮＡＮＤゲート１７０の模式的回路構成は、図２５に示すように、ＮＡＮＤゲート１１０と、ＮＡＮＤゲート１１０の入力の接続される入力パッド（Ａ）１２1および（Ｂ）１２2と、ＮＡＮＤゲート１１０の出力に接続される出力パッド（Ｚ）１４と、ＮＡＮＤゲート１１０の出力に配置され，それぞれ値が異なリ，互いに並列接続可能な複数の容量１８，２０，２２と、ＮＡＮＤゲート１１０の出力パッド（Ｚ）１４と複数の容量１８，２０，２２との間に接続され、複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御するスイッチ２４とを備える。図２５の例では、容量１８，２０，２２の数は３個であるが、３個に限られないことは勿論である。
【０１０４】
本発明の第１０の実施の形態に係る半導体回路として、図２５に対応する可変容量内蔵ＮＡＮＤゲート１７０の配置配線ツールでの認識例も、図２と同様に、極めて簡単に表すことができることは明らかである。
【０１０５】
本発明の第１０の実施の形態に係る半導体回路として、図２５に対応する可変容量内蔵ＮＡＮＤゲート１７０は、図２２に示すように、インバータ２段で構成された可変容量内蔵バッファ１４０と同様の構成に適用することができることは勿論である。即ち、図２２においてインバータ９０の代わりにＮＡＮＤゲート１１０を適用することもできる。
【０１０６】
或いは又、図２４に示すように、インバータ２段で構成された可変ドライブ力内蔵バッファ１６０と同様の構成に適用することもできる。即ち、図２４においてインバータ１００，１０２，１０４の代わりにそれぞれドライブ力を調整したＮＡＮＤゲート１１０を適用することもできる。可変ドライブ力は、例えば、図１９乃至図２０に示したように、トランジスタのチャネル幅を調整することによって、実現することができる。
【０１０７】
本発明の第１０の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変容量内蔵ＮＡＮＤゲートを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【０１０８】
[第１１の実施の形態]
（制御端子付可変容量内蔵ＮＡＮＤゲート）
本発明の第１１の実施の形態に係る半導体回路として、制御端子付可変容量内蔵ＮＡＮＤゲート１８０の模式的回路構成は、図２６に示すように、ＮＡＮＤゲート１１０と、ＮＡＮＤゲート１１０の入力に接続される入力パッド（Ａ）１２1および（Ｂ）１２2と、ＮＡＮＤゲート１１０の出力に接続される出力パッド（Ｚ）１４と、ＮＡＮＤゲート１１０の出力に配置され，それぞれ値が異なリ，互いに並列接続可能な複数の容量１８，２０，２２と、ＮＡＮＤゲート１１０の出力パッド（Ｚ）１４と複数の容量１８，２０，２２との間に配置され，複数の容量１８，２０，２２と出力パッド（Ｚ）１４との間の接続状態を制御するための制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０とを備える。図２６の例では、容量１８，２０，２２の数は３個であるが、３個に限られないことは勿論である。
【０１０９】
本発明の第１１の実施の形態に係る半導体回路として、図２６に対応する制御端子付可変容量内蔵ＮＡＮＤゲート１８０の配置配線ツールでの認識例も、図１２と同様に、極めて簡単に表すことができることは明らかである。
【０１１０】
本発明の第１１の実施の形態に係る半導体回路として、図２６に対応する制御端子付可変容量内蔵ＮＡＮＤゲート１８０は、図２３（ａ）に示すように、インバータ２段で構成された制御端子付可変容量内蔵バッファ１５０と同様の構成に適用することができることは勿論である。即ち、図２３（ａ）においてインバータ９０の代わりにＮＡＮＤゲート１１０を適用することもできる。
【０１１１】
或いは又、図２４に示すように、インバータ２段で構成された可変ドライブ力内蔵バッファ１６０と同様の構成に適用することもできる。即ち、図２４においてインバータ１００，１０２，１０４の代わりにそれぞれドライブ力を調整したＮＡＮＤゲート１１０を適用することもできる。可変ドライブ力は、例えば、図１９乃至図２０に示したように、トランジスタのチャネル幅を調整することによって、実現することができる。
【０１１２】
（遅延量制御回路システム）
本発明の第１１の実施の形態に係る半導体回路の適用例として、図１３と同様に、制御端子付可変容量内蔵ＮＡＮＤゲート１８０を複数個配置し、チップ外部より書き込み可能な記憶素子６２によって制御する遅延量制御回路システムを構成することもできる。チップ外部より書き込み可能な記憶素子６２によって、図１３と同様に、制御線６４を、制御端子付可変容量内蔵ＮＡＮＤゲート１８０内の制御端子（Ｃ０）５０，（Ｃ１）５１，（Ｃ２）５２に接続することによって、チップ外部より制御端子付可変容量内蔵ＮＡＮＤゲート１８０の遅延量を調整することができる。
【０１１３】
図１３と同様に、制御端子付可変容量内蔵ＮＡＮＤゲート１８０内の制御端子（Ｃ２）５２，（Ｃ１）５１，（Ｃ０）５０を不揮発性メモリのようなチップ外部から書き込み可能な記憶素子６２から制御可能にすることにより、チップになった後でも、またチップがボードに実装されシステムに組み込まれた後でも、遅延量を調整することが可能となる。
【０１１４】
本発明の第１１の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、制御端子付可変容量内蔵ＮＡＮＤゲートを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【０１１５】
[第１２の実施の形態]
（可変容量および／或いは可変ドライブ力内蔵ＡＮＤゲート）
第１の実施の形態乃至第９の実施の形態においては、ＶＤＣを構成するプリミティブセルをバッファを用いて構成する例を説明し、又、第１０乃至第１１の実施の形態においては、ＶＤＣを構成するプリミティブセルをＮＡＮＤゲートを用いて構成する例を説明した。
【０１１６】
本発明の第１２の実施の形態に係る半導体回路として、ＶＤＣを構成するプリミティブセルをＡＮＤゲートを用いて構成する例を図２７（ａ）、ＮＡＮＤゲートとインバータからなるプリミティブセルの構成例を図２７（ｂ）、ＮＡＮＤゲートとインバータからなるプリミティブセルの模式的回路構成を図２７（ｃ）にそれぞれ示す。図２７（ｂ）の構成は、図２７（ａ）を実現する一例であり、更に、図２７（ｃ）の回路構成は、図２７（ｂ）に示したＮＡＮＤゲート１１０とインバータ１１４の組み合わせを実現する一例である。
【０１１７】
本発明の第１２の実施の形態に係る半導体回路として、可変容量および／或いは可変ドライブ力内蔵ＡＮＤゲート１９０の構成は、図２７（ａ）に示すように、ＡＮＤゲート１１２と、ＡＮＤゲート１１２の入力に接続される入力パッド（Ａ）１２1および（Ｂ）１２2と、ＡＮＤゲート１１２の出力に接続される出力パッド（Ｃ）とを備える。図２７（ａ）の例では、可変容量および／或いは可変ドライブ力を実現する構成については、記載を省略している。図２５或いは図２６において、ＮＡＮＤゲート１１０の代わりにＡＮＤゲート１１２を適用することによって、可変容量内蔵ＡＮＤゲート或いは制御端子付可変容量内蔵ＡＮＤゲートを実現することができることは明らかである。
【０１１８】
本発明の第１２の実施の形態に係る半導体回路として、図２７に対応する可変容量および／或いは可変ドライブ力内蔵ＡＮＤゲート１９０の配置配線ツールでの認識例も、図２と同様に、極めて簡単に表すことができることは明らかである。
【０１１９】
又、図１４に示すように、互いに並列に接続可能なバッファ７２，７４，７６の代わりに図２７に示す可変ドライブ力を調整したＡＮＤゲート１１２を適用することによって、可変ドライブ力内蔵ＡＮＤゲートを実現することができることは明らかである。
【０１２０】
又、図２２に示すように、インバータ２段で構成された可変容量内蔵バッファと同様の構成に適用することができることは勿論である。即ち、図２２においてインバータ９０の代わりにＡＮＤゲート１１２を適用することもできる。
【０１２１】
或いは又、図２４に示すように、インバータ２段で構成された可変容量内蔵バッファ１６０と同様の構成に適用することもできる。即ち、図２４においてインバータ１００，１０２，１０４の代わりにそれぞれドライブ力を調整したＡＮＤゲート１１２を適用することもできる。可変ドライブ力は、例えば、図１９乃至図２０に示したように、トランジスタのチャネル幅を調整することによって、実現することができる。
【０１２２】
本発明の第１２の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変容量および／或いは可変ドライブ力内蔵ＡＮＤゲートを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
【０１２３】
[その他の実施の形態]
上記のように、本発明は第１乃至第１２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１２４】
ＶＤＣを構成するプリミティブセルとしては、可変容量および／或いは可変ドライブ力内蔵バッファ、可変容量および／或いは可変ドライブ力内蔵ＮＡＮＤゲート、可変容量および／或いは可変ドライブ力内蔵ＡＮＤゲートだけではなく、他のトランジスタゲート等からなるプリミティブセルを適用することもできる。
【０１２５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施の形態に係る半導体回路として、可変容量内蔵バッファの模式的回路構成図。
【図２】本発明の第１の実施の形態に係る半導体回路として、図１に対応する可変容量内蔵バッファの配置配線ツールでの認識例を示す模式図。
【図３】（ａ）〜（ｈ）本発明の第１の実施の形態に係る半導体回路として、可変容量内蔵バッファの可変容量接続例を示す８通りの模式的回路構成図。
【図４】可変幅の中央近傍の可変容量内蔵バッファＣＮＩＶＸ８Ｄ４において詳細配線、ＲＣ抽出、遅延計算、遅延解析を行い、解析の結果、遅らせる遅延量、早める遅延量を求め、それらに基づき参照しているセルを入れ替える場合のバッファｉＤａｔａ６３〜ｉＤａｔａ０に対する出力および入力データ(．Ｚ(Ｄａｔａ[６３])，．Ａ(ｎｅｔ６３))〜(．Ｚ(Ｄａｔａ[０])，．Ａ(ｎｅｔ０))の様子を示す模式図。
【図５】可変容量内蔵バッファＣＮＩＶＸ８Ｄ０〜ＣＮＩＶＸ８Ｄ７において、例えば、Ｄａｔａ[６３], Ｄａｔａ[６２]は早め、早める遅延量はＤａｔａ[６３]の方が大きく、Ｄａｔａ[１]， Ｄａｔａ[０]では遅らせ、遅らせる遅延量はＤａｔａ[０]の方が大きい場合のバッファｉＤａｔａ６３〜ｉＤａｔａ０に対する出力および入力データ(．Ｚ(Ｄａｔａ[６３])，．Ａ(ｎｅｔ６３))〜(．Ｚ(Ｄａｔａ[０])，．Ａ(ｎｅｔ０))の様子を示す模式図。
【図６】本発明の第１の実施の形態に係る半導体回路の動作フローチャート図。
【図７】本発明の第１の実施の形態に係る半導体回路の動作説明図であって、（ａ）アドレス入力ａｄｄｒとデータ出力ｄａｔａとの間の遅延を示す模式図、（ｂ）アドレス入力ａｄｄ[０]〜ａｄｄ[７]の間の遅延ばらつきの様子を示す模式図、（ｃ）バッファ１６に対する入力パッドＡ１２と出力パッドＺ１４の様子を示す模式図、および（ｄ）配置配線ツールでの認識例を示す模式図。
【図８】クロックツリーシンセシス（ＣＴＳ）における意図的スキュー調整を説明するための回路構成図。
【図９】図８に示すクロックツリーシンセシス（ＣＴＳ）における意図的スキュー調整を説明するための回路の動作波形説明図。
【図１０】（ａ）アドレス入力ａｄｄ[０]〜ａｄｄ[７]の間の遅延ばらつきの様子を示す模式図、（ｂ）アドレス入力ａｄｄ[０]〜ａｄｄ[７]の間の遅延ばらつきを調整した様子を示す模式図、（ｃ）バッファｉＤａｔａ６３，ｉＤａｔａ６２に対する出力および入力データ(．Ｚ(Ｄａｔａ[６３])，．Ａ(ｎｅｔ６３))，(．Ｚ(Ｄａｔａ[６２])，．Ａ(ｎｅｔ６２))の様子を示す模式的回路構成図。
【図１１】本発明の第２の実施の形態に係る半導体回路として、制御端子付可変容量内蔵バッファの模式的回路構成図。
【図１２】本発明の第２の実施の形態に係る半導体回路として、図１１に対応する制御端子付可変容量内蔵バッファの配置配線ツールでの認識例を示す模式図。
【図１３】本発明の第２の実施の形態に係る半導体回路の応用例として、制御端子付可変容量内蔵バッファを複数配置し、チップ外部より書き込み可能な記憶素子によって制御する様子を示す遅延量制御回路システムの模式的回路構成図。
【図１４】本発明の第３の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファの模式的回路構成図。
【図１５】本発明の第３の実施の形態に係る半導体回路として、図１４に対応する可変ドライブ力内蔵バッファの配置配線ツールでの認識例を示す模式図。
【図１６】（ａ）〜（ｈ）本発明の第３の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファの組み合わせ接続例を示す８通りの模式的回路構成図。
【図１７】本発明の第４の実施の形態に係る半導体回路として、制御端子付可変ドライブ力内蔵バッファの模式的回路構成図。
【図１８】本発明の第４の実施の形態に係る半導体回路として、図１７に対応する制御端子付可変ドライブ力内蔵バッファの配置配線ツールでの認識例を示す模式図。
【図１９】本発明の第５の実施の形態に係る半導体回路として、トランジスタのチャネル幅を調整可能な可変ドライブ力内蔵バッファの（ａ）模式的平面パターン構成図、および（ｂ）模式的回路構成図。
【図２０】（ａ）〜（ｅ）本発明の第５の実施の形態に係る半導体回路として、トランジスタのチャネル幅を調整可能な可変ドライブ力内蔵バッファの５種類の模式的平面パターン構成図。
【図２１】（ａ）本発明の第６の実施の形態に係る半導体回路として、可変ドライブ力内蔵および可変容量内蔵バッファの模式的回路構成図、（ｂ）本発明の第６の実施の形態の変形例に係る半導体回路として、可変ドライブ力内蔵および制御端子付可変容量内蔵バッファの模式的回路構成図。
【図２２】本発明の第７の実施の形態に係る半導体回路として、インバータ２段で構成され、インバータ間に可変容量を適用した可変容量内蔵バッファの模式的回路構成図。
【図２３】（ａ）本発明の第８の実施の形態に係る半導体回路として、インバータ２段で構成され、インバータ間に可変容量を適用した制御端子付可変容量内蔵バッファの模式的回路構成図および（ｂ）Ｚ出力端子における電圧波形Ｖｚの立上りを調整可能であることを説明する模式的波形図。
【図２４】本発明の第９の実施の形態に係る半導体回路として、インバータ２段で構成され、個々のインバータに可変ドライブ力を適用した可変ドライブ力内蔵バッファの模式的回路構成図。
【図２５】本発明の第１０の実施の形態に係る半導体回路として、ＮＡＮＤゲートからなるプリミティブセルに可変容量を適用した可変容量内蔵ＮＡＮＤゲートの模式的回路構成図。
【図２６】本発明の第１１の実施の形態に係る半導体回路として、ＮＡＮＤゲートからなるプリミティブセルに可変容量を適用した制御端子付可変容量内蔵ＮＡＮＤゲートの模式的回路構成図。
【図２７】本発明の第１２の実施の形態に係る半導体回路として、（ａ）可変容量および／或いは可変ドライブ力内蔵ＡＮＤゲートからなるプリミティブセルの構成例、（ｂ）ＮＡＮＤゲートとインバータからなるプリミティブセルの構成例、（ｃ）ＮＡＮＤゲートとインバータからなるプリミティブセルの模式的回路構成図。
【符号の説明】
【０１２７】
１０・・・可変容量内蔵バッファ
１２，１２1，１２2・・・入力パッド
１４・・・出力パッド
１６，３４，７２，７４，７６・・・バッファ
１８，２０，２２，９２，９４，９６・・・容量
２４，７８，１０６・・・スイッチ
３０・・・フリップフロップ（Ｆ／Ｆ）Ａ
３２・・・フリップフロップ（Ｆ／Ｆ）Ｂ
３６・・・ＰＬＬ
４０・・・組合せロジック
４２・・・パス経路
５０，５１，５２，８２，８４，８６・・・制御端子
６０，６０1，６０2，６０3・・・制御端子付可変容量内蔵バッファ
６２・・・チップ外部より書き込み可能な記憶素子
６４・・・制御線
７０・・・可変ドライブ力内蔵バッファ
８０・・・制御端子付可変ドライブ力内蔵バッファ
９０，１００，１０２，１０４，１１４・・・インバータ
１１０・・・ＮＡＮＤゲート
１１２・・・ＡＮＤゲート
１２０・・・可変ドライブ力内蔵および可変容量内蔵バッファ
１３０・・・可変ドライブ力内蔵および制御端子付可変容量内蔵バッファ
１４０・・・インバータ２段で構成された可変容量内蔵バッファ
１５０・・・インバータ２段で構成された制御端子付可変容量内蔵バッファ
１６０・・・インバータ２段で構成された可変ドライブ力内蔵バッファ
１７０・・・可変容量内蔵ＮＡＮＤゲート
１８０・・・制御端子付可変容量内蔵ＮＡＮＤゲート
１９０・・・可変容量および／或いは可変ドライブ力内蔵ＡＮＤゲート
Ｓ１〜Ｓ５・・・ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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