(57)【要約】【課題】  開発過程において検出が困難なメモリ初期化漏れ（未初期化）の発生を防止する。【解決手段】          メモリ装置の各ワードに配設される付加ビット（パリティビットを含む）を備えるメモリ１０９において、パワーオン（電源オン）により付加ビット２１５をリセットし、初期化を行ったワードの付加ビット２１５を１回限り反転させる制御を行うメモリ初期化状態管理回路を備え、メモリの初期化漏れの検出機能を備えたメモリ装置が提供される。このメモリの初期化漏れを検出機能は、前記メモリ初期化状態管理回路が、読み出したワードの付加ビット２１５が未反転状態であれば割り込みを発生させ、該読み出しアドレスを出力することによって具現される。【選択図】  図１
2006178733.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置の各ワードに配設される付加ビットを備えるメモリ装置において、
パワーオンにより前記付加ビットをリセットし、
初期化を行ったワードの付加ビットを１回限り反転させ、
読み出したワードの付加ビットが未反転状態であれば割り込みを発生させ、所定の報知処理を実行するメモリ初期化漏れ検出回路を備えたこと、
を特徴とするメモリ装置。
【請求項２】
前記報知処理は、付加ビットが未反転状態であったメモリアドレスを出力する処理であること、
を特徴とするメモリ装置。
【請求項３】
パワーオフ時にオンオフ設定されてパリティ切替信号を送出するパリティ切替部を有し、
前記メモリ初期化漏れ検出回路は、パリティ切替信号を受信した場合に、
前記付加ビットをパリティビットとして利用し、パリティチェックを実行すること、
を特徴とする請求項１又は２に記載のメモリ装置。
【請求項４】
前記メモリ初期化漏れ検出回路は、
ビット操作命令によって読み出したワードの付加ビットが未反転状態である場合は、前記割り込み処理を抑止すること、
を特徴とする請求項１乃至３いずれか一に記載のメモリ装置。
【請求項５】
メモリ装置の各ワード毎に配設される付加ビットと、
パワーオンによりすべての付加ビットを初期化する初期化回路と、
初期化を行ったワードの付加ビットを１回限り反転させる付加ビット制御部と、
読み出したワードの付加ビットが未反転状態であれば割り込み信号を出力する割り込み信号制御部と、
前記割り込み信号に基づいて、読み出したワードのアドレスを保持する保持レジスタと、を備えること、
を特徴とするメモリ装置。
【請求項６】
前記付加ビット制御部は、
前記付加ビットをパリティビットとして用いるパリティ切り替え信号を受信した際は、任意の１ワードに書き込みが行われた際にパリティを演算し、演算結果を前記付加ビットに格納すること、
を特徴とする請求項５に記載のメモリ装置。
【請求項７】
メモリ装置の各ワードに配設される付加ビットを備えるメモリ装置に接続され、
パワーオンにより前記付加ビットをリセットし、
初期化を行ったワードの付加ビットを１回限り反転させ、
読み出したワードの付加ビットが未反転状態であれば割り込みを発生させ、所定の報知処理を実行するメモリ初期化漏れ検出回路。
【請求項８】
メモリ装置の各ワードに配設される付加ビットを備えるメモリ装置におけるメモリ初期化漏れ検出方法であって、
パワーオンによりメモリ初期化漏れ検出回路がすべての付加ビットをリセットするステップ、
前記メモリ初期化漏れ検出回路が初期化を行ったワードの付加ビットを１回限り反転させるステップ、
前記メモリ初期化漏れ検出回路が読み出したワードの付加ビットが未反転状態であれば割り込みを発生させ、該読み出しアドレスを出力するステップと、を含むこと、
を特徴とするメモリ初期化漏れ検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、初期化漏れ検出機能を備えたメモリ装置及び初期化漏れ検出回路及び方法に関する。
【背景技術】
【０００２】
メモリ装置の初期化制御に関する技術として、特開平１１−２４２６２８号公報記載の技術がある。図５は、同公報に記載されたメモリクリア制御回路の構成を示す図である。同図において、１０９はメモリセルを示し、１１０、１１１はアドレスデコーダである。１１２はリード監視部であり、１１３はクリア制御部であり、１１４はデータマスク処理部である。
【０００３】
１０１はメモリへの書き込みデータであるライトデータ入力信号である。１０２は書き込みアドレスであるライトアドレス入力信号である。１０３は書き込み動作のトリガとなるライトイネーブル入力信号である。１０４はメモリからの読み込みデータであるリードデータ出力信号である。１０５は読み込みアドレスであるリードアドレス入力信号である。１０６は読み込み動作のトリガとなるリードイネーブル入力信号である。１０７は電源投入時にリセットを行うためのパワーオンリセット信号である。１０８は分割したあるアドレス空間毎にクリアをするための、分割したアドレス空間毎のクリア制御信号である。１１９はメモリ１０９からのリードデータである。
【０００４】
アドレスデコーダ１１０は、ライトアドレス入力信号１０２がメモリ１０９を示す場合にアドレスデコーダ１出力信号１１５を“Ｈ”にしてクリア制御部１１３に送出する。アドレスデコーダ１１１は、リードアドレス入力信号１０５がメモリ１０９を示す場合に、アドレスデコーダ２出力信号１１６を“Ｈ”にしてリード監視部１１２に送出する。クリア制御部１１３は、アドレスデコーダ１出力信号１１５とライトイネーブル入力信号１０３、パワーオンリセット信号１０７から、該アドレス空間に対するライト制御が行われていないと判定した時、または該アドレス空間をクリアするクリア制御信号１０８が入力された時に、ライト制御判定結果出力信号１１７としてリード監視部１１２に対して“Ｌ”レベルとしたライト制御判定結果出力信号１１７を出力する。
【０００５】
リード監視部１１２は、メモリ１０９にリードイネーブル入力信号１０６が入力されると、アドレスデコーダ２出力信号１１６に該当するアドレス空間に対するライト制御判定結果出力信号１１７が“Ｌ”レベルの時に、データマスク処理部１１４に対してリードマスク制御信号１１８を“Ｌ”レベルにして出力する。データマスク処理部１１４はリードマスク制御信号１１８メモリ１０９からの出力データ（リードデータ出力信号１０４）をすべて“Ｌ”にマスクする。
【０００６】
上記構成による従来技術は、以下のような動作を行う。まず、パワーオンによりパワーオンリセット信号が“Ｈ”になり、クリア制御部１１３がライト制御判定結果出力信号１１７を“Ｌ”にする。また、分割したアドレス空間毎のクリア制御信号が“Ｈ”になった場合でも、クリア制御部１１３はライト制御判定結果出力信号１１７を“Ｌ”にする。この状態でメモリリードが行われた場合、次のような動作になる 。
【０００７】
リードアドレス入力信号１０５がメモリ１０９を示すアドレスであった場合、アドレスデコーダ１１１はアドレスデコーダ２出力信号１１６を“Ｈ”にする。そのときにリードイネーブル入力信号１０６が“Ｈ”になると、メモリ１０９はリードデータ１１９を出力するが、リードマスク制御信号１１８が“Ｌ”であるため、リードデータ出力信号１０４はすべて“Ｌ”にマスクされる。
【０００８】
このようにメモリへの書き込みが行われる前にリード動作が行われると、リードデータ出力信号１０４はマスクされて“Ｌ”固定のデータが読み出される。
【０００９】
続いてメモリ１０９に対して書き込みが行われた場合の動作を説明する。メモリ１０９にライトが行われると、アドレスデコーダ１１０よりアドレスデコーダ１出力信号１１５が“Ｈ”になり、クリア制御部１１３はライト制御判定結果出力信号１１７を“Ｈ”にする。この状態でメモリリードが行われると、リードアドレス入力信号１０５がメモリ１０９を示すアドレスであった場合、アドレスデコーダ１１１はアドレスデコーダ２出力信号１１６を“Ｈ”にする。そのときにリードイネーブル入力信号１０６が“Ｈ”になると、メモリ１０９はリードデータ１１９を出力し、リードマスク制御信号１１８が“Ｈ”であるため、そのままリードデータ出力信号１０４に出力され正常に読み出せるようになる 。
【００１０】
このように一旦メモリ１０９への書き込みが行われると、リードデータ１１９に対するマスクは行われず、メモリ１０９からのデータがそのままリードデータ出力信号１０４に出力され正常に読み出せるようになる。
【００１１】
【特許文献１】特開平１１−２４２６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記した従来技術では、初期化していない領域が読み出された場合、仮想的な初期化処理を行う（“Ｌ”レベルにマスクされた一定のデータを出力する）こととしているが、初期化されていない領域の読み出しが起こったことを検知することはできないという問題点がある。特に、シミュレーション又はデバッグ段階で、プログラム自体は正しく動作するものの、プログラム上のメモリの初期化の漏れ（メモリの初期化命令の記述を忘れること）が看過される可能性がある。また、プログラム側で期待する初期値が、“Ｌ”レベルにマスクされたデータと異なる場合にも動作不具合となって表れる可能性がある。
【００１３】
また、メモリに初期化された領域と初期化されていない領域がある場合で、未初期化領域に対してリード動作がなされた場合はマスク処理がなされないため、やはり上述のように動作不具合となって表れる可能性がある。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、メモリ装置の各ワードに配設される付加ビット（パリティビットを含む）を備えるメモリ装置において、パワーオン（電源オン）により前記付加ビットをリセットし、初期化を行ったワードの付加ビットを１回限り反転させる制御を行うメモリ初期化状態管理回路を備え、メモリの初期化漏れの検出機能を備えたメモリ装置が提供される。このメモリの初期化漏れを検出機能は、前記メモリ初期化状態管理回路が、読み出したワードの付加ビットが未反転状態であれば割り込みを発生させ、該読み出しアドレスを出力することによって具現される。
【００１５】
また、本発明の第２の視点によれば、メモリ装置の各ワードに配設される付加ビットを備えるメモリ装置におけるメモリ初期化漏れ検出回路及び方法が提供される。この回路及び方法によれば、まず、パワーオンによりメモリ初期化漏れ検出回路がすべての付加ビットをリセットする。その後、メモリ初期化漏れ検出回路は、初期化を行ったワードの付加ビットを１回限り反転させ、読み出したワードの付加ビットが未反転状態であれば割り込みを発生させ、所定の報知処理を実行する。
【発明の効果】
【００１６】
本発明によれば、開発過程において検出が困難なことの多い、メモリ初期化漏れ（未初期化）を確実に検出することが可能となる。
【発明を実施するための最良の形態】
【００１７】
［第１の実施の形態］
続いて、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施の形態に係るメモリ装置の構成を表したブロック図である。図１を参照すると、付加ビット制御部２１１と、付加ビット監視部（割り込み信号制御部）２１２と、パワーオンリセット回路（初期化回路）２１３と、アドレス保持レジスタ２１４と、付加ビット２１５と備えたメモリセル部２１８と、を備えたメモリ１０９が示されている。
【００１８】
なお、図中の２１０は、メモリへの書き込み、読み込み時に使用されるアドレス入力信号である。また、１０１は書き込みデータであるライトデータ入力信号であり、１０３は書き込み動作のトリガとなるライトイネーブル入力信号である。また１０４はメモリからの読み込みデータであるリードデータ出力信号であり、１０６は読み込み動作のトリガとなるリードイネーブル入力信号である。また２１６は付加ビット制御部２１１及び付加ビット監視部２１２を付加ビット２１５を利用したパリティチェック処理手段として使用するかを指定するパリティ切替信号である。
【００１９】
付加ビット制御部２１１は、付加ビット２１５を制御するための付加ビット制御信号２１９を送出し、付加ビット２１５を０または１に制御する。付加ビット監視部（割り込み信号制御部）２１２は、付加ビット２１５の状態（０か１か）を監視し、１だった場合は“Ｈ”レベルとしたアドレス保持指示信号２２１をアドレス保持レジスタに送出するとともに、割り込み信号２１７を発生させる。
【００２０】
パワーオンリセット回路（初期化回路）２１３は、電源投入後、すべての付加ビット２１５をクリアする（０にする）ことのできるパワーオンリセット信号２２０を送出する動作を行う。アドレス保持レジスタ２１４は、アドレス保持を指示することを示す信号レベルが”Ｈ”であるアドレス保持指示信号２２１を受け取った場合に、アドレス入力信号２１０のアドレスを保存する動作を行う。
【００２１】
付加ビット２１５は、パリティビットとしても利用可能なメモリセル部２１８のすべてのワードに対して付加される１ビットの冗長ビットである。
【００２２】
続いて、図１及び上記メモリ１０９の動作を表した図２を参照して、本実施の形態の動作を説明する。まず、電源投入後、パリティ切替信号２１６が入力された場合、付加ビット制御部２１１と付加ビット監視部２１２は、付加ビット２１５をパリティビットとしての使用するパリティ制御に移行する（ステップＳ１０１、Ｓ１０２）。パリティビットとして使用した場合、付加ビット制御部２１１は、各ワードに対してパリティ・ビットを付加し、付加ビット監視部２１２は、パリティ・エラー発生時に割り込み信号２１７を発生し、”Ｈ”レベルにしたアドレス保持指示信号２２１を送出する。このようにすることにより、付加ビット２１５を、パリティチェック機能のパリティビットとして使用できる。なお、パリティ切替信号２１６は電源投入前に変更され、電源投入後は変化しないものとする。
【００２３】
一方、ステップＳ１０１にてパリティ切替信号２１６が入力されなかった場合、パワーオンリセット回路（初期化回路）２１３がパワーオンリセット信号２２０を送出し、すべての付加ビット２１５を０にする（ステップＳ１０３）。電源投入当初は、未だ一度もライトが行われていないため、付加ビット２１５はすべて０の状態であり、各領域が未初期化ということを意味する。
【００２４】
ここで、メモリにライトが行われた場合、付加ビット制御部２１１は、付加ビット制御信号２１９を出力し、該当する付加ビット２１５を１に変化させる（ステップＳ１０４、Ｓ１０５）。なお、この付加ビット２１５の反転処理は電源投入後１回限り行われ、ここで１にされた付加ビット２１５はその後電源断まで１を保持する。このようにすることで、付加ビット２１５が１の場合はその領域は初期化済みということが保証される。
【００２５】
また付加ビット監視部２１２では、リードイネーブル信号１０６に基づいてメモリリード時に該当アドレスの付加ビット２１５を監視し、０だった場合は未初期化領域のリードであるため、割り込み信号２１７を発生させ、かつ“Ｈ”レベルとしたアドレス保持指示信号２２１をアドレス保持レジスタ２１４に送出し、リードアドレスを保存するよう指示する（ステップＳ１０６、Ｓ１０７、Ｓ１０８）。もちろん、該当する付加ビット２１５が１だった場合は何もしない 。
【００２６】
このように、メモリのあるワード単位に割り付けた付加ビットを監視し、付加ビットが０の領域の読み込みが行われたら割込を発生させることで、未初期化領域の読み込みが発生したことを即座に検知することが出来る。また、本実施の形態では、併せて、アドレス保持レジスタにより、その読み込まれたアドレスを取得することが可能となっている。
【００２７】
［第２の実施の形態］
続いて、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態に係るメモリ装置の構成を表したブロック図である。図３を参照すると、付加ビット監視部２１２にビット操作命令信号３２２が入力されるよう構成されている点で上記第１の実施の形態と異なっている。ビット操作命令信号３２２は。ビット操作命令のときに“Ｈ”レベルになる信号である 。
【００２８】
図４は、本発明の第２の実施の形態に係るメモリ装置の動作を表したフローチャートである。図４を参照すると、ステップＳ２０１〜Ｓ２０６までは、上記した第１の実施の形態の動作と同様であるが、メモリリード時に該当アドレスの付加ビット２１５を監視し、０だった場合であっても、ビット操作命令信号３２２が”Ｈ”レベルである場合は、後続する割り込み信号の発生やアドレス保持指示信号２２１の送信処理を行わないようにする（ステップＳ２０７）。
【００２９】
ビット操作命令の場合、ＣＰＵは一度メモリリードを行い、該当ビットをセット（またはクリア）し、メモリライトを行うが、このとき、一度メモリリードが発生し、当該領域が未初期化状態であることも考えられるが、その後メモリライトが行われてしまうため、割り込み信号２１７は不要となる。
【００３０】
本実施の形態によれば、上記第１の実施の形態の作用効果に加えて、ビット操作命令によって無駄な割り込み信号２１７が発生したり、アドレス保持が行われることを回避することが可能となる。
【００３１】
以上、メモリの未初期化アドレスのリードが行われた時にリアルタイムに当該事実を知り、また、その読み込んだアドレスを知ることができるようにした本発明の実施の形態を開示したが、上記した付加ビット２１５として、従来からあるパリティ・ビットを使用できる。また、パリティチェック機能を設けない場合は、切替機能は省略可能であり、上記した各実施の形態のステップＳ１０１，Ｓ１０２、Ｓ２０１、Ｓ２０２の各処理も不要となる。
【００３２】
また、上記した各実施の形態では、メモリ装置上に、付加ビット制御部２１１と、付加ビット監視部（割り込み信号制御部）２１２と、パワーオンリセット回路（初期化回路）２１３と、アドレス保持レジスタ２１４とを搭載し、メモリ初期化漏れ検出機能を実現する例を挙げて説明したが、これらをメモリ装置とは別のモジュールに構成し、メモリ装置を接続して動作させる用にしても良い。
【００３３】
また、上記した各実施の形態では、アドレス保持レジスタ２１４を設け、アドレスを特定可能な構成としたが、アドレスの保持動作に代えて、割り込み信号２１７をトリガとして、図示しないＣＰＵ側でその他の処理を行わせるようにしても良いことはもちろんである。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施の形態に係るメモリ装置の構成を表したブロック図である。
【図２】本発明の第１の実施の形態の動作を表したフローチャートである。
【図３】本発明の第２の実施の形態に係るメモリ装置の構成を表したブロック図である。
【図４】本発明の第２の実施の形態の動作を表したフローチャートである。
【図５】従来のメモリ装置の構成を表したブロック図である。
【符号の説明】
【００３５】
１０１  ライトデータ入力信号
１０２  ライトアドレス入力信号
１０３  ライトイネーブル入力信号
１０４  リードデータ出力信号
１０５  リードアドレス入力信号
１０６  リードイネーブル入力信号
１０７  パワーオンリセット信号
１０８  分割したアドレス空間毎のクリア制御信号
１０９  メモリ
１１０、１１１  アドレスデコーダ
１１２  リード監視部
１１３  クリア制御部
１１４  データマスク処理部
１１５  アドレスデコーダ１出力信号
１１６  アドレスデコーダ２出力信号
１１７  ライト制御判定結果出力信号
１１８  リードマスク制御信号
１１９  リードデータ
２１０  アドレス入力信号
２１１  付加ビット制御部
２１２  付加ビット監視部（割り込み信号制御部）
２１３  パワーオンリセット回路（初期化回路）
２１４  アドレス保持レジスタ
２１５  付加ビット
２１６  パリティ切替信号
２１７  割り込み信号
２１８  メモリセル部
２１９  付加ビット制御信号
２２０  パワーオンリセット信号
２２１  アドレス保持指示信号
３２２  ビット操作命令信号
【図１】
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【図２】
2006178733.tif 000004
【図３】
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【図４】
2006178733.tif 000006
【図５】
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