(57)【要約】【課題】  回路面積を縮小すると共に、回路速度を高速化する。【解決手段】  本発明の一態様に従った半導体集積回路は、複数の第１のトランジスタから構成された第１の論理回路としての標準セルと、前記第１のトランジスタよりも低いしきい値を有する複数の第２のトランジスタから構成された第２の論理回路と、前記第２のトランジスタよりも高いしきい値を有する第３のトランジスタを用いて前記第２の論理回路への電源のオンオフを制御するスイッチング回路と、前記第２の論理回路のスタンバイ時に、前記第２の論理回路の出力レベルを所定レベルに保持するレベル保持回路とを有した第１のセルと、前記第２の論理回路と前記スイッチング回路とを有した第２のセルとを備え、前記標準セル、前記第１のセル及び前記第２のセルがクリティカルパス上にあることを特徴とする。【選択図】  図１
2006114833.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のトランジスタから構成された第１の論理回路としての標準セルと、
前記第１のトランジスタよりも低いしきい値を有する複数の第２のトランジスタから構成された第２の論理回路と、前記第２のトランジスタよりも高いしきい値を有する第３のトランジスタを用いて前記第２の論理回路への電源のオンオフを制御するスイッチング回路と、前記第２の論理回路のスタンバイ時に、前記第２の論理回路の出力レベルを所定レベルに保持するレベル保持回路とを有した第１のセルと、
前記第２の論理回路と前記スイッチング回路とを有した第２のセルとを備え、
前記標準セル、前記第１のセル及び前記第２のセルがクリティカルパス上にあることを特徴とする半導体集積回路。
【請求項２】
前記標準セル、前記第１のセル及び前記第２のセルは、第１及び第２のフリップフロップ間に配置されたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
複数の第１のトランジスタから構成された第１の論理回路としての第１のセルと、
前記第１のトランジスタよりも低いしきい値を有する複数の第２のトランジスタから構成された第２の論理回路と、前記第２のトランジスタよりも高いしきい値を有する第３のトランジスタを用いて前記第２の論理回路への電源のオンオフを制御するスイッチング回路とを有した第２のセルと、
がクリティカルパス上に配置され、
次段に前記第１のセルを持つ前記第２のセルの出力に、前記第２のセルのスタンバイ時に前記第２のセルの出力レベルを一定に保持するレベル保持回路を接続した半導体集積回路。
【請求項４】
クリティカルパス上に複数個配置された、複数の第１のトランジスタから構成される第１の論理回路としての第１のセルを、前記第１のトランジスタよりも低いしきい値を有する複数の第２のトランジスタから構成された第２の論理回路と、前記第２のトランジスタよりも高いしきい値を有する第３のトランジスタを用いて前記第２の論理回路への電源のオンオフを制御するスイッチング回路とを有する第２のセルに選択的に置換するステップと、
次段に前記第１のセルを持つ第２のセルを検出するステップと、
検出された前記第２のセルの出力に、前記第２のセルのスタンバイ時に前記第２のセルの出力レベルを一定に保持するレベル保持回路を接続するステップと、
を備えた半導体集積回路の設計方法。
【請求項５】
第１及び第２のフリップフロップ間に複数個配置された前記第１のセルを前記第２のセルに選択的に置換することを特徴とする請求項４に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタを組み合わせて構成される半導体集積回路及びその設計方法に関し、特に、消費電力の低減及び信号伝達速度の向上を図る半導体集積回路及びその設計方法に関する。
【背景技術】
【０００２】
しきい値電圧の低いトランジスタで構成された論理回路部分と、制御信号によりその論理回路部分に電源を供給するか否かを切り替える、しきい値電圧の高いトランジスタで構成されたスイッチ部分とからなるＭＴ（Multiple Threshold voltage）セルと呼ばれるものがある。Selective-MT（選択ＭＴ）方式は、クリティカルパス上の標準セル（しきい値の高いトランジスタで構成された論理回路部分）を選択的にこのＭＴセルに置き換える回路方式である。
【０００３】
このSelective-MT方式では、回路中に、ＭＴセルと標準セルとが混在することになるが、ＭＴセルの次段が標準セルである場合は、ＭＴセルを低リーク状態にしたときに（スイッチ部分をオフにしたときに）、標準セルの入力がフローティング状態（不定値状態）にならないようにする必要がある。このために、ＭＴセルの出力データを保持するか、もしくはＭＴセルの出力をハイ（Ｈ）／ロー（Ｌ）のいずれかの電位に固定する必要がある。具体的には、ＭＴセルの出力端子側に一定の出力レベルを保持するレベル保持回路を備えさせる必要がある。これに対し、ＭＴセルの次段がＭＴセルである場合には、次段のＭＴセルの入力がフローティング状態になっても問題は生じない。
【０００４】
これまでのSelective-MT方式の実現方法としては、次段のセルの種類に拘わらず、全てのＭＴセルに対して上述のレベル保持回路を備えさせておき、これにより、次段のセルの種類を気にせずに標準セルからＭＴセルへの置き換えを行っていた。
【０００５】
しかし、このように全てのＭＴセルに対してレベル保持回路を備えさせていたため、セル面積の増大（コストアップや配線長が長くなることの原因になる）を招いていた。また、ＭＴセルの出力段に余計な負荷が付くことは、高速化への足かせにもなっていた。
【特許文献１】特開２００２−９２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、回路面積を縮小できると共に、信号伝達を高速化できる半導体集積回路及びその設計方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に従った半導体集積回路は、複数の第１のトランジスタから構成された第１の論理回路としての標準セルと、前記第１のトランジスタよりも低いしきい値を有する複数の第２のトランジスタから構成された第２の論理回路と、前記第２のトランジスタよりも高いしきい値を有する第３のトランジスタを用いて前記第２の論理回路への電源のオンオフを制御するスイッチング回路と、前記第２の論理回路のスタンバイ時に、前記第２の論理回路の出力レベルを所定レベルに保持するレベル保持回路とを有した第１のセルと、前記第２の論理回路と前記スイッチング回路とを有した第２のセルとを備え、前記標準セル、前記第１のセル及び前記第２のセルがクリティカルパス上にあることを特徴とする。
【０００８】
本発明の一態様に従った半導体集積回路は、複数の第１のトランジスタから構成された第１の論理回路としての第１のセルと、前記第１のトランジスタよりも低いしきい値を有する複数の第２のトランジスタから構成された第２の論理回路と、前記第２のトランジスタよりも高いしきい値を有する第３のトランジスタを用いて前記第２の論理回路への電源のオンオフを制御するスイッチング回路とを有した第２のセルと、がクリティカルパス上に配置され、次段に前記第１のセルを持つ前記第２のセルの出力に、前記第２のセルのスタンバイ時に前記第２のセルの出力レベルを一定に保持するレベル保持回路を接続したことを特徴とする。
【０００９】
本発明の一態様に従った半導体集積回路の設計方法は、クリティカルパス上に複数個配置された、複数の第１のトランジスタから構成される第１の論理回路としての第１のセルを、前記第１のトランジスタよりも低いしきい値を有する複数の第２のトランジスタから構成された第２の論理回路と、前記第２のトランジスタよりも高いしきい値を有する第３のトランジスタを用いて前記第２の論理回路への電源のオンオフを制御するスイッチング回路とを有する第２のセルに選択的に置換するステップと、次段に前記第１のセルを持つ第２のセルを検出するステップと、検出された前記第２のセルの出力に、前記第２のセルのスタンバイ時に前記第２のセルの出力レベルを一定に保持するレベル保持回路を接続するステップと、を備えたことを特徴とする。
【００１０】
本発明の一態様に従ったプログラムは、上記設計方法に示す各ステップをコンピュータに実行させるものとして構成される。
【発明の効果】
【００１１】
本発明によれば、回路面積を縮小できると共に、信号伝達を高速化できる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の実施の形態に従った半導体集積回路の回路図である。
【００１３】
この半導体回路は、２つのフリップフロップ１１ａ、１１ｂ間に配置されたクリティカルパス上の回路部分を示している。
【００１４】
このクリティカルパスは、３種類のセル、つまり、標準セル１２ａ〜１２ｆと、第１のＭＴセル１３ａ〜１３ｄと、第２のＭＴセル１４ａ、１４ｂとから構成される。
【００１５】
標準セル１２ａ〜１２ｆは、所定のしきい値のトランジスタ（以下しきい値の高いトランジスタ）のみで構成される単一の論理回路（例えばＮＡＤＮ回路やＡＮＤ回路）である。
【００１６】
第１のＭＴセル１３ａ〜１３ｄは、上述のしきい値よりも低いしきい値を有するトランジスタ（以下しきい値の低いトランジスタ）から構成される論理回路部と、しきい値の高いトランジスタを用いて論理回路部への電力供給を制御するスイッチング部と、出力レベルを一定に保持するレベル保持回路とを備える。
【００１７】
第２のＭＴセル１４ａ、１４ｂは、しきい値の低いトランジスタから構成される論理回路部と、しきい値の高いトランジスタを用いて論理回路部への電力供給を制御するスイッチング部とを備える。つまり、第２のＭＴセルは、第１のＭＴセルからレベル保持回路を除去したものと同じである。
【００１８】
各種類のセルの詳細な構成について、標準セル、第２のＭＴセル及び第１のＭＴセルの順序で、ＮＡＮＤ回路を例として説明する。
【００１９】
図２（ａ）は、標準セルのブロック図、図２（ｂ）は、標準セルの構成を具体的に示した回路図である。
【００２０】
図２（ｂ）に示すように、このＮＡＮＤ回路１５は、しきい値の高いトランジスタ１５ａ〜１５ｄにより構成され、常時、電源が供給される。
【００２１】
図３（ａ）は、第２のＭＴセルのブロック図、図３（ｂ）は、この第２のＭＴセルの構成を具体的に示した構成図である。
【００２２】
図３（ｂ）に示すように、第２のＭＴセルを構成するＮＡＮＤ回路１６は、上述の標準セルを構成するＮＡＮＤ回路１５（図２（ｂ）参照）と異なり、しきい値の低いトランジスタ１７ａ〜１７ｄにより構成される。従って、このＮＡＮＤ回路１６は高速に動作する。
【００２３】
このＮＡＮＤ回路１６と基準電位Ｖｓｓとの間には、しきい値の高いスイッチトランジスタ１８が接続され、アクティブ時にのみこのスイッチトランジスタ１８がオンにされる。非アクティブ時にはこのスイッチングトランジスタ１８はオフにされ、しきい値の高いスイッチングトランジスタ１８によって電源ＶＤＤから基準電位Ｖｓｓへのリークパスは遮断される。ここでは、ＮＡＮＤ回路１６と基準電位ＶＳＳとの間にのみスイッチングトランジスタを設けているが、ＮＡＮＤ回路１６と電源ＶＤＤとの間にさらにスイッチングトランジスタを設けてもよい。これによりリークパスをより確実に遮断できる。
【００２４】
この第２のＭＴセルは、次に説明する第１のＭＴセルのように出力レベルを一定に保持する回路を含まないため、第１のＭＴセルよりも、占有面積が小さくて済む。
【００２５】
図４〜図６は、第１のＭＴセルの構成をそれぞれ示す図である。この第１のＭＴセルは、上述した第２のＭＴセルに出力レベルを一定に保持する回路を付加した構成を有する。
【００２６】
より詳細には、図４に示す第１のＭＴセルは、出力レベルを一定に保持する回路として、ラッチ回路１９を備える。ラッチ回路１９は、ＮＡＮＤ回路１６の出力に接続されたインバータ２０と、インバータ２０の出力とＮＡＮＤ回路１６の出力との間に接続されたクロックドインバータ２１とを有する。
【００２７】
クロックドインバータ２１は、スイッチトランジスタ１８がオンのときアクティブになり、このときはデータの保持動作を行わない。一方、クロックドインバータ２１は、スイッチトランジスタ１８がオフのときスタンバイ状態になり、このときＮＡＮＤ回路１６の出力論理を保持する。従って、標準セル（図２参照）の前段に第１のＭＴセルを配置することで、中間電位が標準セルに伝搬することを防止できる。つまり、標準セルにおいて電源ＶＤＤから基準電位ＶＳＳへ貫通電流が流れることを防止できる。
【００２８】
より詳しくは、中間電位が標準セルに伝搬すると、図２（ｂ）に示すように、本来は、同時にオンすることのないトランジスタ１５ａ、１５ｂが同時にオンし得る。トランジスタ１５ａ、１５ｂが同時にオンすると、トランジスタ１５ｃがオンの場合、電源ＶＤＤから基準電位ＶＳＳに向かって電流（貫通電流）が流れる。ここで、図４に示す第１のＭＴセルは、出力レベルを一定にする回路を備えているので、次段の標準セルに中間電位は伝搬しない。従って、標準セルに貫通電流が流れることを阻止できる。
【００２９】
図５に示す第１のＭＴセルは、出力レベルを一定に保持する回路としてトランジスタ２２を有する。スイッチトランジスタ１８とこのトランジスタ２２は、一方がオンすると他方はオフし、他方がオフすると一方はオンする関係にある。スイッチトランジスタ１８がオンすると、ＮＡＮＤ回路１６に電源が供給され、ＮＡＮＤ回路１６は高速動作する。このときトランジスタ２２はオフであるため、ＮＡＮＤ回路１６の出力が出力端子に出力される。一方、スイッチトランジスタ１８がオフすると、ＮＡＮＤ回路１６のリークパスは遮断され、ＮＡＮＤ回路１６はスタンバイ状態になる。このとき、トランジスタ２２はオンするので、出力端子はハイレベルにプルアップされる。従って、上述同様、次段が標準セルであっても、中間電位（不定電位）が標準セルに伝搬すること、つまり、次段の標準セルの入力がフローティング状態になることを阻止できる。
【００３０】
図６に示す第１のＭＴセルは、出力レベルを一定に保持する回路としてバイパス回路２３を有する。このバイパス回路２３は、ＮＡＮＤ回路１６と同じ構成を有する。但し、ＮＡＮＤ回路１６がしきい値の低いトランジスタで構成されているのに対し、このバイパス回路２３は、しきい値の高いトランジスタで構成される。また、このバイパス回路２３は、常にアクティブである。
【００３１】
図６に示すように、スイッチトランジスタ１８がオンの時は、ＮＡＮＤ回路１６とバイパス回路２３は同じ論理を出力する。一方、スイッチトランジスタ１８がオフのときは、ＮＡＮＤ回路１６は動作しないが、バイパス回路２３は、継続して動作し一定の出力レベルを出力する。従って、この第１のＭＴセルの出力が不定になることはない。よって、上述同様に、次段が標準セルであっても、中間電位が標準セルに伝搬すること、つまり、標準セルの入力がフローティング状態になることを阻止できる。
【００３２】
図１に戻って、上述したように、クリティカルパスは、標準セル１２ａ〜１２ｆと、出力電位固定機能を有する第１のＭＴセル１３ａ〜１３ｄと、出力電位固定機能を有さない第２のＭＴセル１４ａ、１４ｂとを含む。
【００３３】
図１に示すように、標準セル１２ａ〜１２ｆの前段に配置されるＭＴセルは、出力電位固定機能を有する第１のＭＴセル１３ａ〜１３ｂとされ、第１のＭＴセルの前段に配置されるＭＴセルは、出力電位固定機能を有さない第２のＭＴセル１４ａ、１４ｂが配置とされる。
【００３４】
即ち、次段が、標準セル１２ａ〜１２ｆの場合は、中間電位が標準セルに伝搬して貫通電流が流れないようにする必要があるため、標準セルの前段のＭＴセルとしては、出力レベルを一定に保持する機能を有する第１のＭＴセルを配置する。これに対し、標準セルが次段に含まれない場合、つまり、次段が第１のＭＴセルである場合は、出力電位固定機能を有さない、占有面積の小さい第２のＭＴセルを配置する。
【００３５】
ＭＴセルは、アクティブ時にのみ電源が供給され非アクティブ時には電源が遮断されるため、次段のＭＴセルに前段のＭＴセルから中間電位が伝搬しても貫通電流が流れる等の不都合は生じない。従って、次段がＭＴセルの場合には、その前段のＭＴセルとして、占有面積の小さい第２のＭＴセルを配置する。
【００３６】
ここで、従来の半導体集積回路の構成を示す図７を参照する。従来においては、全てのＭＴセルが、出力電位固定機能を有する第１のＭＴセル３２ａ〜３２ｆで構成されていた。例えば、次段がＭＴセルである場合においても、その前段のＭＴセルは、出力電位固定機能を有する、占有面積の大きい第１のＭＴセルであった。
【００３７】
これに対し、本実施の形態では、上述のように、標準セルの前段におけるＭＴセル以外は、占有面積の小さい第２のＭＴセルを配置する。このため、回路全体の面積を全体として小さくできると共に、余計なレベル保持回路を省くことができ、これにより回路の高速化を図ることができる。
【００３８】
以上のように、本実施の形態によれば、クリティカルパス上に配置された第１のＭＴセルのうち、次段に第１のＭＴセルを有するものを第２のＭＴセルに置換したため、回路面積を縮小できると共に回路を高速化できる。
【００３９】
図８は、本発明の別の実施の形態に従った半導体集積回路の回路図である。
【００４０】
この半導体集積回路は、クリティカルパス上に、標準セル３３ａ〜３３ｄと、出力電位固定機能を有さない第２のＭＴセル３４ａ〜３４ｈとを有し、第２のＭＴセルの出力と標準セルの入力との間に、第２のＭＴセルの出力レベルを保持するホールドセル３８ａ〜３８ｃを備える。
【００４１】
つまり、Selective-MT方式を用いてクリティカルパス上の標準セルを選択的に第２のＭＴセルで置き換えた後、電位固定が必要となる場所（第２のＭＴセルと標準セルとの間）に対してのみ電位を固定するホールドセルを接続し、これにより次段の入力がフローティングになることを防ぐ。第１の実施の形態と比較して、１種類のＭＴセルを用意すればよいので、第１の実施の形態よりも容易に回路設計できる。
【００４２】
第２のＭＴセルの出力レベルを保持するホールドセルとしては、前述した図５を参照して、例えば、第２のＭＴセルのスイッチトランジスタとオンオフ関係が逆になるトランジスタを用い、このトランジスタの一端を電源ＶＤＤに、他端を第２のＭＴセルの出力に接続すればよい。
【００４３】
ここで、従来の半導体集積回路の構成図を示す図９を参照する。従来においては、全てのＭＴセルに出力電位固定機能を備えさせていたため、つまり、出力電位固定機能が不要なＭＴセルにまで出力電位固定機能を備えさせていたため、セル面積の増大化や回路遅延を招いていた。
【００４４】
これに対し、本実施の形態では、ＭＴセルとして、出力電位固定機能を有さない第２のＭＴセルのみを用い、第２のＭＴセルとこの第２のＭＴセルの次段に配置された標準セルとの間にのみ、第２のＭＴセルの出力レベルを保持するホールドセルを配置するようにしたので、セル面積の縮小化及び回路の高速化を図ることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態に従った半導体集積回路の構成を示す回路図である。
【図２】標準セルの一例を示す図である。
【図３】第２のＭＴセルの一例を示す図である。
【図４】第１のＭＴセルの一例を示す図である。
【図５】第１のＭＴセルの一例を示す図である。
【図６】第１のＭＴセルの一例を示す図である。
【図７】従来の半導体集積回路の構成を示す回路図である。
【図８】本発明の別の実施の形態に従った半導体集積回路の構成を示す回路図である。
【図９】従来の別の半導体集積回路の構成を示す回路図である。
【符号の説明】
【００４６】
１１ａ、１１ｂ  フリップフロップ
１２ａ〜１２ｆ、３１ａ〜３１ｆ、３３ａ〜３３ｄ、４１ａ〜４１ｄ  標準セル
１３ａ〜１３ｄ、３２ａ〜３２ｆ、４２ａ〜４３ｈ  第１のＭＴセル
１４ａ、１４ｂ、３４ａ〜３４ｈ  第２のＭＴセル（ＭＴセル）
１５、１６、２３  ＮＡＮＤ回路
１５ａ〜１５ｄ  １７ａ〜１７ｄ、２２  トランジスタ
１８  スイッチトランジスタ
１９  ラッチ回路
２０  インバータ
２１  クロックドインバータ
３８ａ〜３８ｃ  ホールドセル
【図１】
2006114833.tif 000003
【図２】
2006114833.tif 000004
【図３】
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【図４】
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【図５】
2006114833.tif 000007
【図６】
2006114833.tif 000008
【図７】
2006114833.tif 000009
【図８】
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【図９】
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