(57)【要約】【課題】  不揮発性記憶素子を有する半導体装置の高集積化及び書換回数向上を図る。【解決手段】  第１のＭＯＮＯＳ型不揮発性記憶素子と、前記第１のＭＯＮＯＳ型不揮発性記憶素子よりもゲート幅が広い第２のＭＯＮＯＳ型不揮発性記憶素子とを同一基板に混載し、前記第１のＭＯＮＯＳ型不揮発性記憶素子を書換回数が少ないプログラムのデータ記憶用として用い、前記第２のＭＯＮＯＳ型不揮発性記憶素子を書換回数が多い処理データ記憶用として用いる。【選択図】        図１
2006100531.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に電荷蓄積用絶縁膜を介在してゲート電極が設けられた第１及び第２の不揮発性記憶素子を有し、
前記第１の不揮発性記憶素子は、プログラムを構成するデータの記憶に使用され、
前記第２の不揮発性記憶素子は、前記プログラムの実行によって処理されたデータの記憶に使用され、かつ、ゲート幅が前記第１の不揮発性記憶素子のゲート幅よりも広いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子の各々のゲート電極は、ゲート配線の一部で形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の不揮発性記憶素子のゲート電極は、第１のゲート配線の一部で形成され、
前記第２の不揮発性記憶素子のゲート電極は、前記第１のゲート配線とは異なる第２のゲート配線の一部で形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子のゲート幅は、前記半導体基板の主面に形成された素子分離領域で規定されていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子の各々のゲート電極は、メモリ・ゲート電極であり、
前記第１及び第２の不揮発性記憶素子の各々は、前記半導体基板の主面上にゲート絶縁膜を介在して設けられたコントロール・ゲート電極を有することを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅は、前記第１の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第２の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅は、前記第１の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記第２の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅は、前記第１の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅よりも広く、
前記第２の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅は、前記第１の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。
【請求項１０】
請求項６に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子の各々のメモリ・ゲート電極下におけるゲート幅、並びに前記第１及び第２の不揮発性記憶素子の各々のコントロール・ゲート電極下におけるゲート幅は、前記半導体基板の主面に形成された素子分離領域で規定されていることを特徴とする半導体装置。
【請求項１１】
請求項６に記載の半導体装置において、
前記第１及び第２不揮発性記憶素子の各々のメモリ・ゲート電極は、第１のゲート配線の一部で形成され、
前記第１及び第２の不揮発性記憶素子の各々のコントロール・ゲート電極は、第２のゲート配線の一部で形成されていることを特徴とする半導体装置。
【請求項１２】
請求項６に記載の半導体装置において、
前記第１の不揮発性記憶素子のメモリ・ゲート電極は、第１のゲート配線の一部で形成され、
前記第２の不揮発性記憶素子のコントロール・ゲート電極は、第２のゲート配線の一部で形成され、
前記第２の不揮発性記憶素子のメモリ・ゲート電極は、前記第１のゲート配線とは異なる第３のゲート配線の一部で形成され、
前記第２の不揮発性記憶素子のコントロール・ゲート電極は、前記第２のゲート配線とは異なる第４のゲート配線の一部で形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜で形成され、
前記第１及び第２の不揮発性記憶素子は、前記電荷蓄積用絶縁膜の窒化膜から前記ゲート電極に電子を放出させることによってデータの書き換えが行われることを特徴とする半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜で形成され、
前記第１及び第２の不揮発性記憶素子は、前記メモリ・ゲート電極ＭＧ下のチャネル形成領域側から前記電荷蓄積用絶縁膜の窒化膜中にホットホールを注入させることによってデータの書き換えが行われることを特徴とする半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記第１および第２の不揮発性記憶素子は、共通のセンスアンプに接続されていることを特徴とした半導体装置。
【請求項１６】
半導体基板の主面に電荷蓄積用絶縁膜を介在してゲート電極が設けられた複数の不揮発性記憶素子と、
前記不揮発性記憶素子を含んで構成される第１および第２の不揮発性メモリセルとを有する半導体装置において、
前記第１の不揮発性メモリセルは、前記複数の不揮発性記憶素子のうち１つの不揮発性記憶素子で構成され、
前記第２の不揮発性メモリセルは、前記複数の不揮発性記憶素子のうち、少なくとも２つ以上の不揮発性記憶素子で構成されていることを特徴とした半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１の不揮発性メモリセルは、プログラムを構成するデータの記憶に使用され、
前記第２の不揮発性メモリセルは、前記プログラムの実行によって処理されたデータの記憶に使用されることを特徴とした半導体装置。
【請求項１８】
請求項１６に記載の半導体装置において、
前記第１および第２の不揮発性メモリセルを構成する不揮発性記憶素子は、そのゲート幅がそれぞれ等しいことを特徴とした半導体装置。
【請求項１９】
請求項１６に記載の半導体装置において、
前記第２の不揮発性メモリセルを構成する２つ以上の不揮発性記憶素子は、それぞれのビット線が、前記第２の不揮発性メモリセルの上方に配置された配線によって電気的に接続されていることを特徴とした半導体装置。
【請求項２０】
請求項１６に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不揮発性記憶素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置として、例えば、フラッシュメモリと呼称される不揮発性半導体記憶装置が知られている。このフラッシュメモリのメモリセルにおいては、１つの不揮発性素子で構成した１トランジスタ方式や、１つの不揮発性記憶素子と１つの選択用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とを直列に接続した２トランジスタ方式が知られている。また、不揮発性記憶素子においては、半導体基板と制御ゲート電極（コントロール・ゲート電極）との間の浮遊ゲート電極（フローティング・ゲート電極）に情報を記憶させる浮遊ゲート型や、半導体基板とゲート電極との間のゲート絶縁膜（情報蓄積用絶縁膜）にＯＮ（酸化膜／窒化膜：Ｏxide／Ｎitride）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓemiconductor）型や、半導体基板とゲート電極との間のゲート絶縁膜（情報蓄積用絶縁膜）にＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＯＮＯＳ（ＭetalＯxide Ｎitride Ｏxide Ｓemiconductor）型が知られている。
【０００３】
また、特開２００２−１６４４４９号公報には、半導体基板の主面上に情報蓄積用絶縁膜を介在してメモリ・ゲート電極が配置され、前記メモリ・ゲート電極の両側にスイッチゲート電極が配置されたマルチストレージ形態の不揮発性記憶素子が開示されている。
【０００４】
【特許文献１】特開２００２−１６４４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＭＯＮＯＳ型不揮発性記憶素子は、例えば半導体基板側から電荷蓄積用絶縁膜の窒化シリコン膜中にホットホールを注入してデータ消去を行っているため、
電荷蓄積用絶縁膜が書換回数に応じて劣化する。このようなことから、ＭＯＮＯＳ型不揮発性記憶素子では、消去動作時における電荷蓄積用絶縁膜の劣化により書換回数が制限されている。
【０００６】
そこで、本発明者は、書換回数の向上を図るため、電荷蓄積用絶縁膜の劣化について検討した結果、ゲート幅Ｗｇ（チャネル幅）を広くして駆動電流（Ｉｄｓ）を大きくすることにより電荷蓄積用絶縁膜の劣化を抑制できることがわかった。しかしながら、ゲート幅を広くした場合、不揮発性記憶素子の占有面積（セルサイズ）が大きくなるため、集積度が低下してしまう。
【０００７】
ＭＯＮＯＳ型不揮発性記憶素子は、ＣＰＵやＤＳＰ等の論理演算回路を動作させるためのプログラムデータの記憶に使用されている。また、ＭＯＮＯＳ型不揮発性記憶素子は、前記プログラムの実行によって処理されたデータ（処理データ）の記憶にも使用されている。本発明者の市場要求調査によれば、例えば、不揮発性メモリ及び論理演算回路を混載するマイクロコンピュータでは、１Ｍバイト以上の大容量高速不揮発性メモリの要求はあるものの、多くの書換回数を必要とするメモリ容量は３２Ｋバイト程度で非常に小さいことがわかった。そこで、本発明者は、ＭＯＮＯＳ型不揮発性記憶素子の用途に着目し、本発明を成した。
【０００８】
本発明の目的は、不揮発性記憶素子を有する半導体装置の高集積化及び書換回数向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１０】
上記目的は、第１のＭＯＮＯＳ型不揮発性記憶素子と、前記第１のＭＯＮＯＳ型不揮発性記憶素子よりもゲート幅が広い第２のＭＯＮＯＳ型不揮発性記憶素子とを同一基板に混載し、前記第１のＭＯＮＯＳ型不揮発性記憶素子を書換回数が少ないプログラムのデータ記憶用とし、前記第２のＭＯＮＯＳ型不揮発性記憶素子を書換回数が多い処理データ（プログラムの実行によって処理されたデータ）記憶用とすることにより達成される。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、不揮発性記憶素子を有する半導体装置の高集積化及び書換回数向上を図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００１３】
本実施例１では、電荷蓄積用絶縁膜の窒化シリコン膜に注入された電子をゲート電極に放出させてデータの消去を行う不揮発性記憶素子を有するマイクロ・コンピュータに本発明を適用した例について説明する。
【００１４】
図１乃至図１２は、本発明の実施例１のマイクロ・コンピュータ（半導体装置）に係わる図であり、
図１は、マイクロ・コンピュータの平面レイアウト図、
図２は、図１のマイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す等価回路図、
図３は、図１のマイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図４は、図３のａ−ａ'に沿う模式的断面図、
図５は、図３のｂ−ｂ'線に沿う模式的断面図、
図６は、図３のｃ−ｃ'線に沿う模式的断面図、
図７は、図１のマイクロコンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図８は、図１のマイクロ・コンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図９は、図８のｄ−ｄ'線に沿う模式的断面図、
図１０は、図８のｅ−ｅ'線に沿う模式的断面図、
図１１は、図８のｆ−ｆ'線に沿う模式的断面図、
図１２は、図１のマイクロ・コンピュータを搭載したＩＣカードを示す模式的平面図である。
【００１５】
図１に示すように、本実施例１のマイクロ・コンピュータ２０ａは、例えば単結晶シリコンからなるｐ型半導体基板１（以下、単にシリコン基板と呼ぶ）を主体に構成されている。シリコン基板１は、厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば約５．１４ｍｍ×５．２４ｍｍの長方形になっている。
【００１６】
シリコン基板１の主面（回路形成面，素子形成面）には、プログラム用不揮発性メモリ・モジュール（ユニット）２１、データ用不揮発性メモリ・モジュール２２、周辺回路モジュール２３、ＲＡＭ（Ｒandom Ａccess Ｍemory）モジュール２４、論理演算回路モジュール２５等が搭載されている。これらの各モジュールは、配線チャネル領域で区画されている。
【００１７】
ＲＡＭモジュール２４には、例えばＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory）等のメモリ回路が形成されている。論理演算回路モジュール２５には、ＣＰＵ（Ｃentral Ｐrocessing Ｕnit）、ＤＳＰ（Ｄigital Ｓignal Ｐrocessor）等の論理演算回路が形成されている。
【００１８】
プログラム用不揮発性メモリ・モジュール２１には、図２に示すように、複数のメモリセルＭｃ１が行列状（アレイ状）に配置されている。１つのメモリセルＭｃ１は、図４に示す１つの不揮発性記憶素子Ｑｍ１で構成されている。データ用不揮発性メモリ・モジュール２２には、図７に示すように、複数のメモリセルＭｃ２が行列状（アレイ状）に配置されている。１つのメモリセルＭｃ２は、図９に示す１つの不揮発性記憶素子Ｑｍ２で構成されている。
【００１９】
図２及び図３に示すように、プログラム用不揮発性メモリ・モジュール２１には、Ｘ方向に沿って延在する複数のゲート配線１６、複数のゲート配線１７、複数のソース配線１８、及び複数のビット線選択線ＣＬが配置されており、更にＹ方向に沿って延在する複数のサブビット線１５及び複数のメインビット線１９が配置されている。各々のサブビット線１５は、各々のサブビット線１５に対応して設けられたセンスアンプＳＡに電気的に接続されている。
【００２０】
図７及び図８に示すように、データ用不揮発性メモリ・モジュール２２には、プログラム用不揮発性メモリ・モジュール２１と同様に、Ｘ方向に沿って延在する複数のゲート配線１６、複数のゲート配線１７、複数のソース配線１８、及び複数のビット線選択線ＣＬが配置されており、更にＹ方向に沿って延在する複数のサブビット線１５及び複数のメインビット線１９が配置されている。各々のサブビット線１５は、各々のサブビット線１５に対応して設けられたセンスアンプＳＡに電気的に接続されている。メモリアレイの構成は上記のプログラム用不揮発性メモリ・モジュールと同様であるが、データ用のものはメモリセルのゲート幅方向（チャネル幅方向）の長さが、プログラム用のものよりも長くなるように設計されている。具体的には、プログラム用不揮発性メモリ・モジュール２１の不揮発性記憶素子Ｑｍ１のゲート幅（チャネル幅）Ｗｐと、データ用不揮発性メモリ・モジュール２２の不揮発性記憶素子Ｑｍ２のゲート幅（チャネル幅）Ｗｄとの関係が、Ｗｄ＞Ｗｐとなるように形成されている。
【００２１】
シリコン基板１の主面には、図３、図５及び図６、並びに図８、図１０及び図１１に示すように、トランジスタ素子の形成領域として使用される活性領域を区画するための素子分離領域２が選択的に形成されている。素子分離領域２は、これに限定されないが、例えば周知のＳＴＩ（Ｓhallow Ｔrench Ｉsolation）技術によって形成されている。ＳＴＩ技術による素子分離領域２は、シリコン基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、シリコン基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、前記絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。また、素子分離領域２の他の形成方法として、熱酸化法を用いたＬＯＣＯＳ（Ｌocal Ｏxidation of Ｓilicon）法によって形成することもできる。
【００２２】
プログラム用不揮発性メモリ・モジュール２１において、シリコン基板１の主面の活性領域には、図４に示すように、ｐ型ウエル領域３が形成されており、このｐ型ウエル領域３内にメモリセルＭｃ１を構成する不揮発性記憶素子Ｑｍ１が形成されている。不揮発性記憶素子Ｑｍ１は、図４乃至図６に示すように、チャネル形成領域、電荷蓄積部として機能する電荷蓄積用絶縁膜５、メモリ・ゲート電極ＭＧ、ゲート絶縁膜８、コントロール・ゲート電極ＣＧ、ソース領域及びドレイン領域等を有する構成になっており、等価回路的に制御用ＭＩＳＦＥＴ（パストランジスタ）とＭＯＮＯＳ型ＦＥＴとを直列接続した構成になっている。
【００２３】
メモリ・ゲート電極ＭＧは、情報蓄積部として機能するゲート絶縁膜５を介在して、シリコン基板１の主面の活性領域に設けられている。メモリ・ゲート電極ＭＧは、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。このメモリ・ゲート電極ＭＧの上面には、その上面を覆うようにして例えば酸化シリコン膜からなる絶縁膜（キャップ絶縁膜）６が設けられている。
【００２４】
電荷蓄積用絶縁膜５は、ＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜で形成され、本実施例では、例えばシリコン基板１の主面側から酸化シリコン膜（ＳｉＯ）５ａ／窒化シリコン膜（ＳｉＮ）５ｂ／酸窒化シリコン膜（ＳｉＯＮ）５ｃの順に配置されたＯＮＯ膜で形成されている。
【００２５】
メモリ・ゲート電極ＭＧのゲート長方向において、メモリ・ゲート電極ＭＧの互いに反対側に位置する２つの側壁には、メモリ・ゲート電極ＭＧに整合して形成されたサイドウォールスペーサ７が夫々設けられている。サイドウォールスペーサ７は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００２６】
コントロール・ゲート電極ＣＧは、ゲート絶縁膜８を介在してシリコン基板１の主面の活性領域に設けられている。また、コントロール・ゲート電極ＣＧは、そのゲート長がメモリ・ゲート電極ＭＧのゲート長方向に沿う状態でメモリ・ゲート電極ＭＧの隣に設けられている。本実施例において、コントロール・ゲート電極ＣＧは、その一部をメモリ・ゲート電極ＭＧ上に乗り上げた構造になっており、絶縁膜６及び一方のサイドウォールスペーサ７によってメモリ・ゲート電極ＭＧと電気的に分離されている。コントロール・ゲート電極ＣＧは、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成され、ゲート絶縁膜８は、例えば酸化シリコン膜で形成されている。
【００２７】
２つのサイドウォールスペーサ７のうち、他方（コントロール・ゲート電極ＣＧ側と反対側）のサイドウォールスペーサ７の外側には、この他方のサイドウォールスペーサ７に整合して形成されたサイドウォールスペーサ１０が設けられている。また、コントロール・ゲート電極ＣＧの外側には、このコントロール・ゲート電極ＣＧに整合して形成されたサイドウォールスペーサ１０が設けられている。サイドウォールスペーサ１０は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００２８】
ソース領域及びドレイン領域は、一対のｎ型半導体領域（エクステンション領域）９及び一対のｎ型半導体領域（コンタクト領域）１１ａ，１１ｂを有する構成になっている。一対のｎ型半導体領域９のうち、一方のｎ型半導体領域９は、他方（コントロール・ゲート電極ＣＧ側と反対側）のサイドウォールスペーサ７に整合してシリコン基板１の主面に設けられ、他方のｎ型半導体領域９は、コントロール・ゲート電極ＣＧの外側に設けられたサイドウォールスペーサ１０に整合してシリコン基板１の主面に設けられている。一対のｎ型半導体領域（１１ａ，１１ｂ）のうち、一方のｎ型半導体領域１１ｂは、他方（メモリ・ゲート電極ＭＧ側）のサイドウォールスペーサ１０に整合してシリコン基板１の主面に設けられ、他方のｎ型半導体領域１３は、コントロール・ゲート電極ＣＧ側のサイドウォールスペーサ１０に整合してシリコン基板１の主面に設けられている。
【００２９】
チャネル形成領域は、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧの直下、換言すればソース領域とドレイン領域との間におけるシリコン基板１の表層部に設けられている。チャネル形成領域には、ｐ型半導体領域４が設けられている。ｐ型半導体領域４はメモリ・ゲート電極ＭＧに対向して設けられ、一方（ＭＧ側）のｎ型半導体領域９とｐｎ接合されている。
【００３０】
Ｙ方向において隣り合う不揮発性記憶素子Ｑｍ１は、ドレイン領域（ｎ型半導体領域１１ａ）及びソース領域（ｎ型半導体領域１１ｂ）が兼用されている。ｎ型半導体領域１１ｂは、図３に示すように、Ｘ方向に沿って延在し、図２に示すソース配線１８として使用されている。即ち、Ｘ方向に沿って延在するソース配線１８は、ｎ型半導体領域１１ｂで形成されている。
【００３１】
Ｘ方向において隣り合う不揮発性記憶素子Ｑｍ１は、図３及び図５に示すように、各々のメモリ・ゲート電極ＭＧがＸ方向に沿って延在するゲート配線１６の一部で形成、換言すればゲート配線１６と一体に形成されている。また、Ｘ方向において隣り合う不揮発性記憶素子Ｑｍ１は、図３及び図６に示すように、各々のコントロール・ゲート電極ＣＧがＸ方向に沿って延在するゲート配線１７の一部で形成、換言すればゲート配線１７と一体に形成されている。ゲート配線１６及び１７は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。
【００３２】
プロクラム用不揮発性メモリ・モジュール２１に配置された不揮発性記憶素子Ｑｍ１は、図４乃至図６に示すように、シリコン基板１の主面上に設けられた層間絶縁膜１２で覆われており、層間絶縁膜１２上にはＹ方向に沿って延在する複数のサブビット線１５が配置されている。サブビット線１５は、例えば、Ａｌ膜、又はＡｌ合金膜、若しくはＣｕ膜、又はＣｕ合金膜等の導電性金属膜で形成されている。層間絶縁膜１２は、例えば酸化シリコン膜で形成されている。
【００３３】
Ｙ方向に隣り合う不揮発性記憶素子Ｑｍ１のドレイン領域（ｎ型半導体領域１１ａ）上には、層間絶縁膜１２の表面からｎ型半導体領域１１ａに到達する接続孔１３が設けられ、この接続孔１３の内部には導電性プラグ１４が埋め込まれている。Ｙ方向に隣り合う不揮発性記憶素子Ｑｍ１のドレイン領域（ｎ型半導体領域１１ａ）は、導電性プラグ１４を介して、層間絶縁膜１２上を延在するサブビット線１５と電気的に接続されている。
【００３４】
データ用不揮発性メモリ・モジュール２２は、図７及び図８に示すように、基本的にプログラム用不揮発性メモリ・モジュール２１と同様の構成になっている。また、データ用不揮発性メモリ・モジュール２２に配置された不揮発性記憶素子Ｑｍ２も、図９乃至図１１に示すように、基本的に不揮発性記憶素子Ｑｍ１と同様の構成になっている。但し、不揮発性記憶素子Ｑｍ２のゲート幅（チャネル幅）Ｗｄは、後で詳細に説明するが、不揮発性記憶素子Ｑｍ１のゲート幅（チャネル幅）Ｗｐよりも広くなっている。
【００３５】
不揮発性記憶素子Ｑｍ１及びＱｍ２は、図２及び図７に示すように、等価回路的にＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列接続した構成になっており、メモリ・ゲート電極ＭＧ下の電荷蓄積用絶縁膜５における窒化シリコン膜５ｂ中のトラップにホットエレクトロンが注入されると、ＭＯＮＯＳ型ＦＥＴの閾値電圧（メモリ・ゲート電極ＭＧ下における閾値電圧：Ｖｔｈ）が変化し、制御用ＭＩＳＦＥＴとＭＯＮＯＳ型ＦＥＴが直列接続された系全体の閾値電圧（コントロール・ゲート電極ＣＧにおける閾値電圧とメモリ・ゲート電極ＭＧにおける閾値電圧の系全体の閾値電圧）が変化する。即ち、不揮発性記憶素子Ｑｍ１及びＱｍ２は、電荷蓄積用絶縁膜５に電荷が蓄積されることで、ソース・ドレイン間に流れるドレイン電流の閾値電圧を制御してメモリ動作する構造になっている。
【００３６】
なお、電荷蓄積用絶縁膜５において、ホットエレクトロンを注入する膜は、特に窒化シリコン（ＳｉＮ）膜に限るものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）膜のような膜中に窒素を含有する絶縁膜で形成することもできる。このような酸窒化シリコン膜で形成した場合、窒化シリコン膜に比べて電荷蓄積用絶縁膜９の耐圧を高めることができる。このため、後述するようなホットエレクトロン又はホットホールの注入回数に応じたメモリ・ゲート電極ＭＧ下の基板表面（基板と電荷蓄積用絶縁膜との界面近傍）におけるキャリア移動度の劣化に対する耐性を高めることができる。
【００３７】
不揮発性記憶素子Ｑｍ１及びＱｍ２の書き込み動作は、例えば、ドレイン領域のｎ型半導体領域１１ａに１［Ｖ］、ソース領域のｎ型半導体領域１１ｂに６［Ｖ］、メモリ・ゲート電極ＭＧに１２［Ｖ］、コントロール・ゲート電極ＣＧに１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電圧を印加し、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットエレクトロンを注入することによって行われる。ホットエレクトロンの注入は、電荷蓄積用絶縁膜５の下層の酸化シリコン膜５ａを通過させることによって行われる。
【００３８】
不揮発性記憶素子Ｑｍ１及びＱｍ２の消去動作は、例えば、ソース領域及びドレイン領域に０［Ｖ］、メモリ・ゲート電極ＭＧに１４［Ｖ］、コントロール・ゲート電極ＣＧ及びｐ型ウエル領域３に０［Ｖ］の電圧を印加し、電荷蓄積用絶縁膜５の上層の酸窒化シリコン膜５ｃをトンネリングさせて、電荷蓄積用絶縁膜５の窒化シリコン膜５ｂからメモリ・ゲート電極ＭＧに電子を放出させることによって行われる。
【００３９】
不揮発性記憶素子Ｑｍ１及びＱｍ２の読み出し動作は、例えば、ソース領域に０［Ｖ］、ドレイン領域に１．５［Ｖ］、メモリ・ゲート電極ＭＧ及びコントロール・ゲート電極ＣＧに１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電位を夫々印加して行われる。
【００４０】
不揮発性記憶素子Ｑｍ２のメモリ・ゲート電極ＭＧ下におけるゲート幅Ｗｇｍ２（図１０参照）は、不揮発性記憶素子Ｑｍ１のメモリ・ゲート電極ＭＧ下におけるゲート幅Ｗｇｍ１（図５参照）よりも広くなっており、不揮発性記憶素子Ｑｍ２のコントロール・ゲート電極ＣＧ下におけるゲート幅Ｗｇｃ２（図１１参照）は、不揮発性記憶素子Ｑｍ１のコントロール・ゲート電極ＣＧ下におけるゲート幅Ｗｇｃ１（図６参照）よりも広くなっている。即ち、不揮発性記憶素子Ｑｍ２のゲート幅（チャネル幅）Ｗｄは、不揮発性記憶素子Ｑｍ１のゲート幅（チャネル幅）Ｗｐよりも広くなっている。本実施例１において、不揮発性記憶素子Ｑｍ２のゲート幅は、例えば不揮発性記憶素子Ｑｍ１のゲート幅の約３倍になっている。
【００４１】
プログラム用不揮発性メモリ・モジュール２１及びデータ用不揮発性メモリ・モジュール２２において、ゲート配線１６及び１７は、図５及び図６、並びに図１０及び図１１に示すように、活性領域上及び素子分離領域２上を延在している。従って、不揮発性記憶素子Ｑｍ１及びＱｍ２において、メモリ・ゲート電極ＭＧ下におけるゲート幅（Ｗｇｍ１，Ｗｇｍ２）、並びにコントロール・ゲート電極ＣＧ下におけるゲート幅（Ｗｇｃ１，Ｗｇｃ２）は、素子分離領域２によって規定される。メモリ・ゲート電極ＭＧ下におけるゲート長、並びにコントロール・ゲート電極ＣＧ下におけるゲート長は、ソース領域／ドレイン領域間の長さで規定される。本実施例１において、不揮発性記憶素子Ｑｍ１及びＱｍ２のゲート長は例えば０．５μｍ程度、不揮発性記憶素子Ｑｍ１のゲート幅は例えば０．３２μｍ程度、不揮発性記憶素子Ｑｍ２のゲート幅は例えば１．０μｍ程度になっている。
【００４２】
プログラム用不揮発性記憶メモリ・モジュール２１に配置された不揮発性記憶素子Ｑｍ１は、論理演算回路モジュール２５に配置されたＣＰＵやＤＳＰ等の論理演算回路を動作させるためのプログラムデータの記憶に使用される。データ用不揮発性記憶メモリ・モジュール２２に配置された不揮発性記憶素子Ｑｍ２は、前記プログラムの実行によって処理された処理データの記憶に使用される。即ち、本実施例１のマイクロ・コンピュータ２０ａは、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍ１と、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍ１よりもゲート幅が広いＭＯＮＯＳ型不揮発性記憶素子Ｑｍ２とを同一基板に混載し、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍ１を書換回数が少ないプログラムデータの記憶用として使用し、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍ２を書換回数が多い処理データの記憶用として使用している。
このように構成されたマイクロ・コンピュータ２０ａは、図１２に示すように、非接触型のＩＣカード３０に搭載される。
【００４３】
ここで、ＭＯＮＯＳ型不揮発性記憶素子の書換回数について説明する。
図１３は、書換回数と書換時間との関係を示す図であり、図１４は、消去動作による電荷蓄積用絶縁膜の劣化モデルを示す図である。
【００４４】
本実施例１の不揮発性記憶素子Ｑｍ１は、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットエレクトロンを注入することによってデータの書き込みが行われ、電荷蓄積用絶縁膜５の上層の酸窒化シリコン膜５ｃをトンネリングさせて、電荷蓄積用絶縁膜５の窒化シリコン膜５ｂからメモリ・ゲート電極ＭＧに電子を放出させることによってデータの書き換えが行われる。このような不揮発性記憶素子Ｑｍ１では、図１３に示すように、１０００回前後にて書換時間が桁で遅くなるため、製品としての書換動作ができなくなってしまう。これは、消去動作時に電荷蓄積用絶縁膜が劣化することに起因するとされている。不揮発性記憶素子Ｑｍ１は、メモリ・ゲート電極ＭＧへの正バイアス印加によるＦＮ全面引き抜きによってデータの消去を行っているため、図１４に示すように、主に酸窒化シリコン膜５ｃが劣化するものと考えられる。
【００４５】
図１５は、不揮発性記憶素子のゲート幅Ｗ（メモリセルの幅）を変えた時の消去時間の書換回数依存性を示す図であり、図１６は、不揮発性記憶素子のゲート幅Ｗ（メモリセルの幅）を変えた時の閾値電圧（Ｖth＠Ｅrase）と駆動電流（Ｉds＠Ｅrase）との関係を示す図である。ゲート幅Ｗは異なるが、消去状態は同じ電流が流れるところで定義している。この例の場合、図１５に示すように、不揮発性記憶素子のゲート幅Ｗ（メモリセル幅）を約３倍に広げることで、実行的に２桁以上の書換回数を保証することが可能になる。これは、消去状態は同じ電流が流れるところで定義していることに起因する。図１６に示すように、消去状態は、ある電圧（Ｖth＠Ｅrase）にて、ある規定の駆動電流Ｉds（Ｉds＠Ｅrase）が流れるかどうかで判定される。不揮発性記憶素子のゲート幅Ｗ（メモリセルの幅）が大きい場合、駆動能力が大きいので、実行的にＶthの変動幅を小さくすることが可能で、劣化の原因となる消去ストレスを小さくすることができる。従って、劣化を抑えて書換耐性向上を図ることができるので、書換回数の増加を図ることができる。
【００４６】
但し、上記例では不揮発性記憶素子（メモリセル）の大きさが約３倍になるため、集積度が低下してしまう。そこで、本実施例１のように、ゲート幅Ｗが小さい不揮発性記憶素子Ｑｍ１を書換回数が少ないプログラムデータの記憶用として使用し、ゲート幅Ｗが広い不揮発性記憶素子Ｑｍ２を書換回数が多い処理データの記憶用として使用することにより、ゲート幅Ｗが広い不揮発性記憶素子Ｑｍ２を書換回数が少ないプログラムデータの記憶用として使用し、ゲート幅Ｗが広い不揮発性記憶素子Ｑｍ２を書換回数が多い処理データの記憶用として使用した場合と比較して、不揮発性記憶素子のゲート幅Ｗを広くしたことによる集積度の低下を抑制、即ち高集積化を図ることができる。
このように、本実施例１によれば、マイクロ・コンピュータ２０ａの書換回数向上及び高集積化を図ることができる。
【実施例２】
【００４７】
前述の実施例１では、プログラムデータの記憶用に使用される不揮発性記憶素子と処理データの記憶用に使用される不揮発性記憶素子を分けて２つの不揮発性メモリ・モジュールを構成した例について説明したが、本実施例２では、プログラムデータ記憶用の不揮発性記憶素子と処理データ記憶用の不揮発性記憶素子を混載して１つの不揮発性メモリ・モジュールを構成した例について説明する。
【００４８】
図１７乃至図２１は、本発明の実施例２であるマイクロ・コンピュータに係る図であり、
図１７は、マイクロ・コンピュータの平面レイアウト図、
図１８は、図１７の不揮発性メモリ・モジュールの一部を示す等価回路図、
図１９は、図１７の不揮発性メモリ・モジュールの一部を示す模式的平面図、
図２０は、図１９のｇ−ｇ'線に沿う模式的断面図である。
図２１は、図１９のｈ−ｈ'線に沿う模式的断面図である。
【００４９】
図１７に示すように、本実施例２のマイクロ・コンピュータ２０ｂは、シリコン基板１の主面に、不揮発性メモリ・モジュール２６、周辺回路モジュール２３、ＲＡＭモジュール２４、論理演算回路モジュール２５等が搭載されている。これらの各モジュールは、配線チャネル領域で区画されている。
【００５０】
不揮発性メモリ・モジュール２６には、図１８及び図１９に示すように、Ｙ方向に沿って配置された複数のメモリセルＭｃ１（不揮発性記憶素子Ｑｍ１）からなる第１のセル列と、Ｙ方向に沿って配置された複数のメモリセルＭｃ２（不揮発性記憶素子Ｑｍ２）からなる第２のセル列がＸ方向に沿って交互に複数列配置されている。
【００５１】
Ｘ方向において隣り合う不揮発性記憶素子Ｑｍ１及びＱｍ２は、図１９及び図２０に示すように、各々のメモリ・ゲート電極ＭＧがＸ方向に沿って延在するゲート配線１６の一部で形成、換言すればゲート配線１６と一体に形成されている。また、Ｘ方向において隣り合う不揮発性記憶素子Ｑｍ１及びＱｍ２は、図１９及び図２１に示すように、各々のコントロール・ゲート電極ＣＧがＸ方向に沿って延在するゲート配線１７の一部で形成、換言すればゲート配線１７と一体に形成されている。
【００５２】
不揮発性記憶素子Ｑｍ１は、論理演算回路モジュール２５に配置されたＣＰＵやＤＳＰ等の論理演算回路を動作させるためのプログラムデータの記憶に使用される。不揮発性記憶素子Ｑｍ２は、前記プログラムの実行によって処理された処理データの記憶に使用される。即ち、不揮発性メモリ・モジュール２６は、プログラムデータの記憶に使用される不揮発性記憶素子Ｑｍ１と、処理データ用の記憶に使用され、不揮発性記憶素子Ｑｍ１のゲート幅Ｗｐよりもゲート幅Ｗｄが広い不揮発性記憶素子Ｑｍ２とを混載した構成になっている。すなわち、不揮発性記憶素子Ｑｍ１のゲート幅（チャネル幅）Ｗｐと、不揮発性記憶素子Ｑｍ２のゲート幅（チャネル幅）Ｗｄとの関係が、Ｗｄ＞Ｗｐとなるように形成されている。
【００５３】
このように構成されたマイクロ・コンピュータ２０ｂにおいても、前述の実施例１と同様に、書換回数向上及び高集積化を図ることができる。
また、センスアンプＳＡがプログラムデータの記憶に使用される不揮発性記憶素子Ｑｍ１と、処理データ用の記憶に使用される不揮発性記憶素子Ｑｍ２で共通となる構成であるため、実施例１と比較して、不揮発性メモリモジュールの微細化を図ることが出来る。
【実施例３】
【００５４】
前述の実施例１及び２では、電荷蓄積用絶縁膜の窒化シリコン膜に注入された電子をゲート電極に放出させてデータの消去を行う不揮発性記憶素子を有するマイクロ・コンピュータに本発明を適用した例について説明したが、本実施例２では、メモリ・ゲート電極下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜の窒化シリコン膜中にホットホールを注入させることによってデータの消去を行う不揮発性記憶素子を有するマイクロ・コンピュータに本発明を適用した例について説明する。
【００５５】
図２２乃至図２９は、本発明の実施例３であるマイクロ・コンピュータに係る図であり、
図２２は、マイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図２３は、図２２のｉ−ｉ'線に沿う模式的断面図、
図２４は、図２２のｊ−ｊ'線に沿う模式的断面図、
図２５は、図２２のｋ−ｋ'線に沿う模式的断面図、
図２６は、マイクロ・コンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図、
図２７は、図２６のｌ−ｌ'線に沿う模式的断面図、
図２８は、図２６のｍ−ｍ'線に沿う模式的断面図、
図２９は、図２６のｎ−ｎ'線に沿う模式的断面図である。
【００５６】
本実施例３のマイクロ・コンピュータは、基本的に前述の実施例１のマイクロ・コンピュータと同様の構成になっており、メモリセルＭｃ１及びＭｃ２の素子構造が異なっている。
【００５７】
プログラム用不揮発性メモリ・モジュール（２１）には、図２２に示すメモリセルＭｃ１が行列状に複数配置されている。１つのメモリセルＭｃ１は、図２３に示す１つの不揮発性記憶素子Ｑｍ３で構成されている。データ用不揮発性メモリ・モジュール（２２）には、図２６に示すメモリセルＭｃ２が行列状に複数配置されている。１つのメモリセルＭｃ２は、図２７に示す１つの不揮発性記憶素子Ｑｍ４で構成されている。
【００５８】
不揮発性記憶素子Ｑｍ３は、図２３に示すように、チャネル形成領域、ゲート絶縁膜４２、コントロール・ゲート電極ＣＧ、電荷蓄積部として機能する電荷蓄積用絶縁膜５、メモリ・ゲート電極ＭＧ、ソース領域及びドレイン領域等を有する構成になっており、等価回路的に制御用ＭＩＳＦＥＴ（パストランジスタ）とＭＯＮＯＳ型ＦＥＴとを直列接続した構成になっている。
【００５９】
コントロール・ゲート電極ＣＧは、例えば酸化シリコン膜からなるゲート絶縁膜４２を介在してシリコン基板１の主面の活性領域に設けられている。電荷蓄積用絶縁膜５は、コントロール・ゲート電極ＣＧのチャネル長方向において互いに反対側に位置する２つの側壁面のうちの一方の壁面側に、この一方の側壁面及びシリコン基板１の主面に沿って設けられている。メモリ・ゲート電極ＭＧは、シリコン基板１及びコントロール・ゲート電極ＣＧとの間に電荷蓄積用絶縁膜９を介在して、コントロール・ゲート電極ＣＧの隣、具体的にはコントロール・ゲート電極ＣＧの一方の側壁面側に設けられている。このコントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧは、これらのゲート長方向に沿って配置されている。
【００６０】
電荷蓄積用絶縁膜５は、ＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜で形成され、本実施例では、例えばシリコン基板１の主面側から酸化シリコン膜（ＳｉＯ）５ａ／窒化シリコン膜（ＳｉＮ）５ｂ／酸化シリコン膜（ＳｉＯ）５ｄの順に配置されたＯＮＯ膜で形成されている。
【００６１】
コントロール・ゲート電極ＣＧの他方の側壁面側（メモリ・ゲート電極ＭＧが設けられた側壁面と反対側の側壁面側）には、このコントロール・ゲート電極ＣＧに整合して形成されたサイドウォールスペーサ４５が設けられ、メモリ・ゲート電極ＭＧの外側には、このメモリ・ゲート電極ＭＧに整合して形成されたサイドウォールスペーサ４５が設けられている。これらのサイドウォールスペーサ４５は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００６２】
ソース領域及びドレイン領域は、一対のｎ型半導体領域（エクステンション領域）４４及び一対のｎ型半導体領域（コンタクト領域）４６ａ，４６ｂを有する構成になっている。一対のｎ型半導体領域４４のうち、一方のｎ型半導体領域４４は、コントロール・ゲート電極ＣＧに整合してシリコン基板１の主面に設けられ、他方のｎ型半導体領域４４は、メモリ・ゲート電極ＭＧに整合してシリコン基板１の主面に設けられている。一対のｎ型半導体領域（４６ａ，４６ｂ）のうち、一方のｎ型半導体領域４６ａは、コントロール・ゲート電極ＣＧ側のサイドウォールスペーサ４５に整合してシリコン基板１の主面に設けられ、他方のｎ型半導体領域４６ｂは、メモリ・ゲート電極ＭＧの外側のサイドウォールスペーサ４５に整合してシリコン基板１の主面に設けられている。
【００６３】
チャネル形成領域は、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧの直下、換言すればソース領域とドレイン領域との間におけるシリコン基板１の表層部に設けられている。チャネル形成領域には、ｐ型半導体領域４１及び４３が設けられている。ｐ型半導体領域４１はコントロール・ゲート電極ＣＧに対向して設けられ、コントロール・ゲート電極ＣＧ側のｎ型半導体領域４４とｐｎ接合されている。ｐ型半導体領域４３は、メモリ・ゲート電極ＭＧに対向して設けられ、ｐ型半導体領域４１に接触し、かつメモリ・ゲート電極ＭＧ側のｎ型半導体領域４４とｐｎ接合されている。
【００６４】
Ｙ方向において隣り合う不揮発性記憶素子Ｑｍ３は、ドレイン領域（ｎ型半導体領域４６ａ）及びソース領域（ｎ型半導体領域４６ｂ）が兼用されている。ｎ型半導体領域４６ｂは、図２２に示すように、Ｘ方向に沿って延在し、ソース配線１８として使用されている。
【００６５】
Ｘ方向において隣り合う不揮発性記憶素子Ｑｍ３は、図２２及び図２４に示すように、各々のメモリ・ゲート電極ＭＧがＸ方向に沿って延在するゲート配線１６の一部で形成、換言すればゲート配線１６と一体に形成されている。また、Ｘ方向において隣り合う不揮発性記憶素子Ｑｍ３は、図２２及び図２５に示すように、各々のコントロール・ゲート電極ＣＧがＸ方向に沿って延在するゲート配線１７の一部で形成、換言すればゲート配線１７と一体に形成されている。
【００６６】
プロクラム用不揮発性メモリ・モジュール（２１）に配置された不揮発性記憶素子Ｑｍ３は、図２３乃至図２５に示すように、シリコン基板１の主面上に設けられた層間絶縁膜１２で覆われており、層間絶縁膜１２上にはＹ方向に沿って延在する複数のサブビット線１５が配置されている。
【００６７】
Ｘ方向に隣り合う不揮発性記憶素子Ｑｍ３のドレイン領域（ｎ型半導体領域４６ａ）上には、層間絶縁膜１２の表面からｎ型半導体領域４６ａに到達する接続孔１３が設けられ、この接続孔１３の内部には導電性プラグ１４が埋め込まれている。Ｘ方向に隣り合う不揮発性記憶素子Ｑｍ３のドレイン領域（ｎ型半導体領域４６ａ）は、導電性プラグ１４を介して、層間絶縁膜１２上を延在するサブビット線１５と電気的に接続されている。
【００６８】
データ用不揮発性メモリ・モジュール（２２）は、基本的にプログラム用不揮発性メモリ・モジュール（２１）と同様の構成になっている。また、データ用不揮発性メモリ・モジュール（２２）に配置された不揮発性記憶素子Ｑｍ４も、図２７乃至図２９に示すように、基本的に不揮発性記憶素子Ｑｍ３と同様の構成になっている。但し、不揮発性記憶素子Ｑｍ４のゲート幅（チャネル幅）Ｗｄは、実施例１と同様に、不揮発性記憶素子Ｑｍ３のゲート幅（チャネル幅）Ｗｐよりも広くなっている。
【００６９】
不揮発性記憶素子Ｑｍ３及びＱｍ４は、等価回路的にＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列接続した構成になっており、メモリ・ゲート電極ＭＧ下の電荷蓄積用絶縁膜５における窒化シリコン膜５ｂ中のトラップにホットエレクトロンが注入されると、ＭＯＮＯＳ型ＦＥＴの閾値電圧（メモリ・ゲート電極ＭＧ下における閾値電圧：Ｖｔｈ）が変化し、制御用ＭＩＳＦＥＴとＭＯＮＯＳ型ＦＥＴが直列接続された系全体の閾値電圧（コントロール・ゲート電極ＣＧにおける閾値電圧とメモリ・ゲート電極ＭＧにおける閾値電圧の系全体の閾値電圧）が変化する。即ち、不揮発性記憶素子Ｑｍ３及びＱｍ４は、電荷蓄積用絶縁膜５に電荷が蓄積されることで、ソース・ドレイン間に流れるドレイン電流の閾値電圧を制御してメモリ動作する構造になっている。
【００７０】
不揮発性記憶素子Ｑｍ３及びＱｍ４の書き込み動作は、例えば、ドレイン領域のｎ型半導体領域４６ａに１［Ｖ］、ソース領域のｎ型半導体領域４６ｂに６［Ｖ］、メモリ・ゲート電極ＭＧに１２［Ｖ］、コントロール・ゲート電極ＣＧに１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電圧を印加し、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットエレクトロンを注入することによって行われる。ホットエレクトロンの注入は、電荷蓄積用絶縁膜５の下層の酸化シリコン膜６ａを通過させることによって行われる。
【００７１】
不揮発性記憶素子Ｑｍ３及びＱｍ４の消去動作は、例えば、ドレイン領域に０［Ｖ］、ソース領域に７［Ｖ］、メモリ・ゲート電極ＭＧに−６［Ｖ］、コントロール・ゲート電極ＣＧ及びｐ型ウエル領域３に０［Ｖ］の電位を夫々印加し、電荷蓄積用絶縁膜９の下層の酸化シリコン膜９ａを通過させて、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットホールを注入させることによって行われる。
【００７２】
不揮発性記憶素子Ｑｍ３及びＱｍ４の読み出し動作は、例えば、ソース領域に０［Ｖ］、ドレイン領域に１．５［Ｖ］、メモリ・ゲート電極ＭＧ及びコントロール・ゲート電極ＣＧに１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電位を夫々印加して行われる。
【００７３】
不揮発性記憶素子Ｑｍ４のメモリ・ゲート電極ＭＧ下におけるゲート幅Ｗｇｍ４（図２８参照）は、不揮発性記憶素子Ｑｍ３のメモリ・ゲート電極ＭＧ下におけるゲート幅Ｗｇｍ３（図２４参照）よりも広くなっており、不揮発性記憶素子Ｑｍ４のコントロール・ゲート電極ＣＧ下におけるゲート幅Ｗｇｃ４（図２９参照）は、不揮発性記憶素子Ｑｍ３のコントロール・ゲート電極ＣＧ下におけるゲート幅Ｗｇｃ３（図２５参照）よりも広くなっている。即ち、不揮発性記憶素子Ｑｍ４のゲート幅（チャネル幅）Ｗｄは、不揮発性記憶素子Ｑｍ３のゲート幅（チャネル幅）Ｗｐよりも広くなっている。本実施例１において、不揮発性記憶素子Ｑｍ４のゲート幅は、例えば不揮発性記憶素子Ｑｍ３のゲート幅の約３倍になっている。
【００７４】
プログラム用不揮発性メモリ・モジュール（２１）及びデータ用不揮発性メモリ・モジュール（２２）において、ゲート配線１６及び１７は、図２４及び図２５、並びに図２８及び図２９に示すように、活性領域上及び素子分離領域２上を延在している。従って、不揮発性記憶素子Ｑｍ３及びＱｍ４において、メモリ・ゲート電極ＭＧ下におけるゲート幅（Ｗｇｍ３，Ｗｇｍ４）、並びにコントロール・ゲート電極ＣＧ下におけるゲート幅（Ｗｇｃ３，Ｗｇｃ４）は、素子分離領域２によって規定される。メモリ・ゲート電極ＭＧ下におけるゲート長、並びにコントロール・ゲート電極ＣＧ下におけるゲート長は、ソース領域／ドレイン領域間の長さで規定される。本実施例３において、不揮発性記憶素子Ｑｍ３及びＱｍ４のゲート長は例えば０．２５μｍ程度、不揮発性記憶素子Ｑｍ３のゲート幅は例えば０．３μｍ程度、不揮発性記憶素子Ｑｍ４のゲート幅は例えば１．０μｍ程度になっている。
【００７５】
プログラム用不揮発性記憶メモリ・モジュール（２１）に配置された不揮発性記憶素子Ｑｍ３は、論理演算回路モジュール（２５）に配置されたＣＰＵやＤＳＰ等の論理演算回路を動作させるためのプログラムデータの記憶に使用される。データ用不揮発性記憶メモリ・モジュール（２２）に配置された不揮発性記憶素子Ｑｍ４は、前記プログラムの実行によって処理された処理データの記憶に使用される。
【００７６】
ここで、ＭＯＮＯＳ型不揮発性記憶素子の書換回数について説明する。
本実施例３の不揮発性記憶素子Ｑｍ３は、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットエレクトロンを注入することによってデータの書き込みが行われ、電荷蓄積用絶縁膜９の下層の酸化シリコン膜９ａを通過させて、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットホールを注入させることによってデータの書き換えが行われる。このような不揮発性記憶素子Ｑｍ３では、前述の不揮発性記憶素子Ｑｍ１と同様に、１０００回前後にて書換時間が桁で遅くなるため、製品としての書換動作ができなくなってしまう。これは、消去動作時に電荷蓄積用絶縁膜が劣化することに起因するとされている。不揮発性記憶素子Ｑｍ３は、ソース領域端からのホットホール注入によってデータの消去を行っているため、図３０に示すように、主に酸化シリコン膜５ａが劣化するものと考えられる。
【００７７】
不揮発性記憶素子Ｑｍ３においても、ゲート幅Ｗ（メモリセル幅）を約３倍に広げることで、前述の実施例１と同様に、実行的に２桁以上の書換回数を保証することが可能になる。
【００７８】
ゲート幅Ｗが小さい不揮発性記憶素子Ｑｍ３を書換回数が少ないプログラムデータの記憶用として使用し、ゲート幅Ｗが広い不揮発性記憶素子Ｑｍ４を書換回数が多い処理データの記憶用として使用することにより、ゲート幅Ｗが広い不揮発性記憶素子Ｑｍ４を書換回数が少ないプログラムデータの記憶用として使用し、ゲート幅Ｗが広い不揮発性記憶素子Ｑｍ４を書換回数が多い処理データの記憶用として使用した場合と比較して、不揮発性記憶素子のゲート幅Ｗを広くしたことによる集積度の低下を抑制、即ち高集積化を図ることができる。
【００７９】
このように、本実施例３においても、マイクロ・コンピュータの書換回数向上及び高集積化を図ることができる。
【００８０】
また、本実施例３では、不揮発性メモリモジュールの構成を、前述の実施例１のように、プログラム用の不揮発性メモリモジュールと処理データ記憶用のメモリモジュールとに分けて形成した例を示したが、前述の実施例２と同様に２つのメモリモジュールを混載して１つの不揮発性メモリモジュールを構成することも勿論可能であり、実施例２と同様の効果を得ることが出来る。
【実施例４】
【００８１】
前述の実施例２では、ゲート幅Ｗが小さい不揮発性記憶素子を書換回数が少ないプログラムデータの記憶用として使用し、ゲート幅Ｗが広い不揮発性記憶素子を書換回数が多い処理データの記憶用として使用する例を示したが、本実施例４では、双方の不揮発性記憶素子のゲート幅Ｗを同じにし、プログラムデータの記憶用の不揮発性メモリセルは１ｂｉｔを１つの不揮発性記憶素子で形成し、データ用不揮発性メモリセルは１ｂｉｔを複数の不揮発性記憶素子で形成する。
【００８２】
本実施例４では、前述の実施例２のように、図１７に示すようなプログラムデータ記憶用の不揮発性記憶素子と処理データ記憶用の不揮発性記憶素子を混載して１つの不揮発性メモリ・モジュールを構成した例を基に説明する。
【００８３】
図３１乃至図３６は、本発明の実施例４であるマイクロ・コンピュータに係る図であり、
図３１は、不揮発性メモリ・モジュールの一部を示す等価回路図、
図３２は、図３１の不揮発性メモリ・モジュールの一部を示す模式的平面図、
図３３は、図３２のｏ−ｏ'線に沿う模式的断面図、
図３４は、図３２のｐ−ｐ'線に沿う模式的断面図、
図３５は、図３２のｑ−ｑ'線に沿う模式的断面図、
図３６は、図３１の不揮発性メモリ・モジュールへのサブビット線の接続を示す模式的平面図である。
【００８４】
不揮発性メモリ・モジュールは、図３１及び図３２に示すように、Ｙ方向に沿って配置された複数のメモリセルＭｃ１（不揮発性記憶素子Ｑｍ５）からなる第１のセル列と、Ｙ方向に沿って配置された複数のメモリセルＭｃ２（２つの不揮発性記憶素子Ｑｍ６、Ｑｍ７）からなる第２のセル列がＸ方向に沿って交互に複数列配置されている。これらの不揮発性記憶素子Ｑｍ５、Ｑｍ６およびＱｍ７は、それぞれ前述の実施例１で述べた不揮発性記憶素子Ｑｍ１と同一構造のものであり、同一工程で形成されたものである。すなわち、そのゲート幅Ｗ等各種の寸法は同一のものである。
【００８５】
メモリセルＭｃ１は、不揮発性記憶素子Ｑｍ５を含んで構成されており、前述の実施例１〜３と同様に、プログラムデータの記憶に使用される。
【００８６】
メモリセルＭｃ２は、複数の不揮発性記憶素子Ｑｍ６およびＱｍ７を含んで構成されており、前述の実施例１〜３と同様に処理データの記憶に使用される。不揮発性記憶素子Ｑｍ６およびＱｍ７において、そのコントロール・ゲート電極ＣＧと一体になったゲート配線１６、メモリ・ゲート電極ＭＧと一体になったゲート配線１７およびソース線１８は不揮発性記憶素子Ｑｍ５と共通であるが、サブビット線１５は不揮発性記憶素子Ｑｍ５と別に設けられており、各々のサブビット線１５に対応して設けられたセンスアンプＳＡに電気的に接続されている。
【００８７】
ここで、図３１に示すように、メモリセルＭｃ２のサブビット線１５は不揮発性記憶素子Ｑｍ６およびＱｍ７に対して共通である。その接続方法は、図３６に示すように、たとえば、メモリセルＭｃ２の上方を通過するメタル配線（サブビット線）１５からプラグ１４を介して、不揮発性記憶素子Ｑｍ６およびＱｍ７のドレイン領域へ電気的に接続されることで実現されている。このように不揮発性記憶素子Ｑｍ６およびＱｍ７のサブビット線を共通化することで、書き込み、消去および読み出し動作における不揮発性記憶素子Ｑｍ６およびＱｍ７の電圧関係は同じものとなる。従って、メモリセルＭｃ１に対するメモリセルＭｃ２の実効的なチャネル幅を大きくすることができる。
【００８８】
また、メタル配線（サブビット線）１５は、不揮発性記憶素子Ｑｍ６およびＱｍ７の上方を覆うように形成した例を示したが、図３７に示すように、他の方法として不揮発性記憶素子Ｑｍ６およびＱｍ７の各々の上方を通過するメタル配線（サブビット線）１５の一部を他の配線５０でシャントさせる方法も考えられる。このように、配線レイアウトは本実施の形態に記載された内容に限られるものではなく、設計事項によって各種変更可能である。
【００８９】
このようにして本実施例４では、メモリセルＭｃ１およびＭｃ２の各々の不揮発性記憶素子Ｑｍの構造を変えることなく、配線のレイアウト変更だけでメモリセルＭｃ２のデータ用不揮発性メモリセルのゲート幅Ｗ（チャネル幅Ｗ）を、実行的に決定することができる。これによりデータ用不揮発性メモリのゲート幅Ｗを大きく設定することができ、プログラム用不揮発性メモリセルとデータ用不揮発性メモリセルのメモリ容量の割り振りを容易に行うことができるので、データ用不揮発性メモリセル書換耐性の向上を図ることができる。
【００９０】
また、本実施例４では２つの不揮発性記憶素子Ｑｍ６およびＱｍ７のサブビット線１５を共通化した例を示したが、３つ以上の不揮発性記憶素子をサブビット線１５で共通化することも、勿論可能である。従って、所望の書換回数を得ることのできる不揮発性メモリセルの設計を容易に行うことができる。
【００９１】
一方で、本実施例４では、前述の実施例１〜３に記載した場合に比べ、メモリセルＭｃ２内に素子分離領域が必要となるためデータ用不揮発性メモリの集積度は低くなるという懸念がある。従って、集積度、信頼性もしくは生産コスト等の兼ね合いによって、優先される用途に応じて適宜使用することが望ましい。
【００９２】
また、本実施例４は前述の実施例２を基に説明したが、特にこれに限られるものではなく、他の実施例１または３のような形態においても適用可能であることは勿論であり、同様の効果を得ることができる。
【００９３】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１であるマイクロ・コンピュータの平面レイアウト図である。
【図２】図１のマイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す等価回路図である。
【図３】図１のマイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す模式的平面図である。
【図４】図３のａ−ａ'に沿う模式的断面図である。
【図５】図３のｂ−ｂ'線に沿う模式的断面図である。
【図６】図３のｃ−ｃ'線に沿う模式的断面図である。
【図７】図１のマイクロコンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図である。
【図８】図１のマイクロ・コンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図である。
【図９】図８のｄ−ｄ'線に沿う模式的断面図である。
【図１０】図８のｅ−ｅ'線に沿う模式的断面図である。
【図１１】図８のｆ−ｆ'線に沿う模式的断面図である。
【図１２】図１のマイクロ・コンピュータを搭載したＩＣカードを示す模式的平面図である。
【図１３】不揮発性記憶素子の書換回数と書換時間との関係を示す図である。
【図１４】不揮発性記憶素子の消去動作による電荷蓄積用絶縁膜の劣化モデルを示す図である。
【図１５】不揮発性記憶素子のゲート幅Ｗ（メモリセルの幅）を変えた時の消去時間の書換回数依存性を示す図である。
【図１６】不揮発性記憶素子のゲート幅Ｗ（メモリセルの幅）を変えた時の閾値電圧（Ｖth＠Ｅrase）と駆動電流（Ｉds＠Ｅrase）との関係を示す図である。
【図１７】本発明の実施例２であるマイクロ・コンピュータの平面レイアウト図である。
【図１８】図１７の不揮発性メモリ・モジュールの一部を示す等価回路図である。
【図１９】図１７の不揮発性メモリ・モジュールの一部を示す模式的平面図である。
【図２０】図１９のｇ−ｇ'線に沿う模式的断面図である。
【図２１】図１９のｈ−ｈ'線に沿う模式的断面図である。
【図２２】本発明の実施例３であるマイクロ・コンピュータに搭載されたプログラム用不揮発性メモリ・モジュールの一部を示す模式的平面図である。
【図２３】図２２のｉ−ｉ'線に沿う模式的断面図である。
【図２４】図２２のｊ−ｊ'線に沿う模式的断面図である。
【図２５】図２２のｋ−ｋ'線に沿う模式的断面図である。
【図２６】本発明の実施例３であるマイクロ・コンピュータに搭載されたデータ用不揮発性メモリ・モジュールの一部を示す模式的平面図である。
【図２７】図２６のｌ−ｌ'線に沿う模式的断面図である。
【図２８】図２６のｍ−ｍ'線に沿う模式的断面図である。
【図２９】図２６のｎ−ｎ'線に沿う模式的断面図である。
【図３０】不揮発性記憶素子の消去動作による電荷蓄積用絶縁膜の劣化モデルを示す図である。
【図３１】実施例４の不揮発性メモリ・モジュールの一部を示す等価回路図である。
【図３２】図３１の不揮発性メモリ・モジュールの一部を示す模式的平面図である。
【図３３】図３２のｏ−ｏ'線に沿う模式的断面図である。
【図３４】図３２のｐ−ｐ'線に沿う模式的断面図である。
【図３５】図３２のｑ−ｑ'線に沿う模式的断面図である。
【図３６】図３１の不揮発性メモリ・モジュールへのサブビット線の接続を示す模式的平面図である。
【図３７】図３１の変形例を示す模式的平面図である。
【符号の説明】
【００９５】
１…シリコン基板、２…素子分離領域、３…ｐ型ウエル領域、４…ｐ型半導体領域、５…電荷蓄積用絶縁膜、５ａ…酸化シリコン膜、５ｂ…窒化シリコン膜、５ｃ…酸窒化シリコン膜、５ｄ…酸化シリコン膜、６…絶縁膜、７…サイドウォールスペーサ、８…ゲート絶縁膜、９…ｎ型半導体領域、１０…サイドウォールスペーサ、１１…ｎ型半導体領域、１２…層間絶縁膜、１３…接続孔、１４…導電性プラグ、１５…サブビット配線、１６，１７…ゲート配線、１８…ソース配線、１９…メインビット線、
２０ａ，２０ｂ…マイクロ・コンピュータ（半導体装置）、２１…プログラム用不揮発性メモリ・モジュール、２２…データ用不揮発性メモリ・モジュール、２３…周辺回路モジュール、２４…ＲＡＭモジュール、２５…論理演算回路モジュール、２６…不揮発性メモリ・モジュール、
４１…ｐ型半導体領域、４２…ゲート絶縁膜、４３…ｐ型半導体領域、４４…ｎ型半導体領域、４５…サイドウォールスペーサ、４６ａ，４６ｂ…ｎ型半導体領域、
ＣＧ…コントロール・ゲート電極、ＭＧ…メモリ・ゲート電極、Ｍｃ１，Ｍｃ２…メモリセル、Ｑｍ１〜Ｑｍ７…不揮発性記憶素子。
【図１】
2006100531.tif 000003
【図２】
2006100531.tif 000004
【図３】
2006100531.tif 000005
【図４】
2006100531.tif 000006
【図５】
2006100531.tif 000007
【図６】
2006100531.tif 000008
【図７】
2006100531.tif 000009
【図８】
2006100531.tif 000010
【図９】
2006100531.tif 000011
【図１０】
2006100531.tif 000012
【図１１】
2006100531.tif 000013
【図１２】
2006100531.tif 000014
【図１３】
2006100531.tif 000015
【図１４】
2006100531.tif 000016
【図１５】
2006100531.tif 000017
【図１６】
2006100531.tif 000018
【図１７】
2006100531.tif 000019
【図１８】
2006100531.tif 000020
【図１９】
2006100531.tif 000021
【図２０】
2006100531.tif 000022
【図２１】
2006100531.tif 000023
【図２２】
2006100531.tif 000024
【図２３】
2006100531.tif 000025
【図２４】
2006100531.tif 000026
【図２５】
2006100531.tif 000027
【図２６】
2006100531.tif 000028
【図２７】
2006100531.tif 000029
【図２８】
2006100531.tif 000030
【図２９】
2006100531.tif 000031
【図３０】
2006100531.tif 000032
【図３１】
2006100531.tif 000033
【図３２】
2006100531.tif 000034
【図３３】
2006100531.tif 000035
【図３４】
2006100531.tif 000036
【図３５】
2006100531.tif 000037
【図３６】
2006100531.tif 000038
【図３７】
2006100531.tif 000039