(57)【要約】【課題】簡単かつ効率的なＬＳＩチップのレイアウト設計をおこなうことにより、ＬＳＩチップの製造期間の短縮化および製造コストの低廉化を図ること。【解決手段】第３配線層データ３０３に形成されている残余のグローバル配線データ７０１、７０２と、第５配線層データ３０５に形成されている固定信号線分データ４０２とを接続する。具体的には、接続部２０７は、第５配線層データ３０５と第３配線層データ３０３の高さ情報の差分を長さとする接続信号線分データ９０１、９０２を生成する。そして、この接続信号線分データ９０１、９０２を、消去部２０６による消去処理によって生成された残余のグローバル配線データ７０１、７０２の端部と、固定信号線分データ４０２の端部との間に配線する。【選択図】        図９
2006005018.tif 000002
【特許請求の範囲】
【請求項１】
端子に接続されていない信号線分が形成されているセルをＬＳＩチップ上に配置する配置手段と、
前記ＬＳＩチップの任意の配線層に信号線を配線する配線手段と、
前記配置手段によって配置されたセルの信号線分と、前記配線手段によって配線された信号線とを接続する接続手段と、
を備えることを特徴とするレイアウト設計装置。
【請求項２】
さらに、前記配線手段によって配線された信号線のうち、前記配置手段によって配置されたセルを通過する一部の信号線を消去する消去手段を備え、
前記接続手段は、
前記配置手段によって配置されたセルの信号線分と、前記配線手段によって配線された信号線のうち、前記消去手段によって消去された一部の信号線以外の残余の信号線とを接続することを特徴とする請求項１に記載のレイアウト設計装置。
【請求項３】
前記配線手段によって配線された信号線が、前記配置手段によって配置されたセルを通過するかどうかを検出する検出手段を備え、
前記消去手段は、
前記検出手段によって前記信号線が前記セルを通過することが検出された場合、前記一部の信号線を消去することを特徴とする請求項２に記載のレイアウト設計装置。
【請求項４】
端子に接続されていない信号線分が形成されているセルをＬＳＩチップ上に配置する配置工程と、
前記ＬＳＩチップの任意の配線層に信号線を配線する配線工程と、
前記配置工程によって配置されたセルの信号線分と、前記配線工程によって配線された信号線とを接続する接続工程と、
を含んだことを特徴とするレイアウト設計方法。
【請求項５】
さらに、前記配線工程によって配線された信号線のうち、前記配置工程によって配置されたセルを通過する一部の信号線を消去する消去工程を含み、
前記接続工程は、
前記配置工程によって配置されたセルの信号線分と、前記配線工程によって配線された信号線のうち、前記消去工程によって消去された一部の信号線以外の残余の信号線とを接続することを特徴とする請求項４に記載のレイアウト設計方法。
【請求項６】
前記配線工程によって配線された信号線が、前記配置工程によって配置されたセルを通過するかどうかを検出する検出工程を含み、
前記消去工程は、
前記検出工程によって前記信号線が前記セルを通過することが検出された場合、前記一部の信号線を消去することを特徴とする請求項５に記載のレイアウト設計方法。
【請求項７】
端子に接続されていない信号線分が形成されているセルをＬＳＩチップ上に配置させる配置工程と、
前記ＬＳＩチップの任意の配線層に信号線を配線させる配線工程と、
前記配置工程によって配置されたセルの信号線分と、前記配線工程によって配線された信号線とを接続させる接続工程と、
をコンピュータに実行させることを特徴とするレイアウト設計プログラム。
【請求項８】
さらに、前記配線工程によって配線された信号線のうち、前記配置工程によって配置されたセルを通過する一部の信号線を消去させる消去工程を含み、
前記接続工程は、
前記配置工程によって配置されたセルの信号線分と、前記配線工程によって配線された信号線のうち、前記消去工程によって消去された一部の信号線以外の残余の信号線とを接続させることを特徴とする請求項７に記載のレイアウト設計プログラム。
【請求項９】
前記配線工程によって配線された信号線が、前記配置工程によって配置されたセルを通過するかどうかを検出させる検出工程を含み、
前記消去工程は、
前記検出工程によって前記信号線が前記セルを通過することが検出された場合、前記一部の信号線を消去させることを特徴とする請求項８に記載のレイアウト設計プログラム。
【請求項１０】
請求項７〜９のいずれか一つに記載のレイアウト設計プログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＳＩチップのレイアウト設計をおこなうレイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体に関する。
【背景技術】
【０００２】
従来から、ＬＳＩチップのレイアウトでは、ネットリストからユーザのネットを用いて、ＬＳＩチップを複数の格子に分割して最適な配線経路をＣＡＤにより探索してグローバル配線をおこない、この後にＬＳＩチップの各格子内の詳細配線をおこなうという、２段階の配線処理をおこなっていた（たとえば、下記特許文献１〜４を参照。）。
【０００３】
また近年、タイミング収束作業をおこなうための工数の減少、および設計時間の短縮化を図るため、あらかじめ設計済みのＳＣＡＮ回路やＢＩＳＴ回路が埋め込まれたストラクチャードＡＳＩＣが開発されている（たとえば、下記非特許文献１を参照。）。このストラクチャードＡＳＩＣでは、多層構造の配線層のうち、複数の基本配線層が共通化されており、残余の配線層は、ユーザの仕様に合わせてカスタマイズできるカスタマイズ配線層とされている。
【０００４】
【特許文献１】特開平１−２０７９４７号公報
【特許文献２】特開平５−１６０３７５号公報
【特許文献３】特開平５−１８１９３６号公報
【特許文献４】特開平７−８６４０４号公報
【非特許文献１】“富士通株式会社ホームページ”  ［ｏｎｌｉｎｅ］、［２００４年５月６日検索］、  インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｐｒ．ｆｕｊｉｔｓｕ．ｃｏｍ／ｊｐ／ｎｅｗｓ／２００３／０６／２６．ｈｔｍｌ＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した特許文献１〜４の従来技術では、ＬＳＩチップの各格子内に配線されたグローバル配線が、当該格子内に配置されたセルを通過する場合、詳細配線処理において、同一層内で格子内のセルを迂回するように詳細配線をおこなったり、または、他の配線層に迂回して詳細配線をおこなっていた。
【０００６】
したがって、非特許文献１の従来技術のようなストラクチャードＡＳＩＣにおいて、上述した詳細配線処理によってレイアウト設計をおこなうと、カスタマイズ配線層の配線パターンがＬＳＩチップごとに異なる場合がある。このため、ＬＳＩチップの製造工程が複雑化し、製造期間が長期化するという問題があった。またこれにより、製造コストも増加して、安価なＬＳＩチップを供給できないという問題があった。
【０００７】
この発明は、上述した従来技術による問題点を解消するため、簡単かつ効率的なＬＳＩチップのレイアウト設計をおこなうことにより、ＬＳＩチップの製造期間の短縮化および製造コストの低廉化を図ることができるレイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、この発明にかかるレイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体は、端子に接続されていない信号線分が形成されているセルをＬＳＩチップ上に配置し、前記ＬＳＩチップの任意の配線層に信号線を配線し、配置されたセルの信号線分と、配線された信号線とを接続することを特徴とする。
【０００９】
この発明によれば、ＬＳＩチップの任意の配線層に配線された信号線を、セルの配置により当該配線層とは異なる他の配線層に配線されている信号線分にアサインすることができる。
【００１０】
また、配線された信号線のうち、配置されたセルを通過する一部の信号線を消去し、配置されたセルの信号線分と、配線された信号線のうち、消去された一部の信号線以外の残余の信号線とを接続することとしてもよい。
【００１１】
この発明によれば、セルを通過する一部の信号線を、配置されたセルの信号線分にアサインすることができる。
【００１２】
さらに、配線された信号線が、配置されたセルを通過するかどうかを検出し、前記信号線が前記セルを通過することが検出された場合、前記一部の信号線を消去することとしてもよい。
【００１３】
この発明によれば、セルを通過する一部の信号線を自動検出して、レイアウト設計処理の効率化を図ることができる。
【発明の効果】
【００１４】
本発明にかかるレイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体によれば、簡単かつ効率的なＬＳＩチップのレイアウト設計をおこなうことにより、ＬＳＩチップの製造期間の短縮化および製造コストの低廉化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照して、この発明にかかるレイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体の好適な実施の形態を詳細に説明する。なお、下記の実施の形態にかかるレイアウト設計装置およびレイアウト設計方法は、たとえば、この実施の形態にかかるレイアウト設計プログラムが記録された記録媒体を備えるＣＡＤによって実現することができる。
【００１６】
（実施の形態）
（レイアウト設計装置のハードウェア構成）
まず、この発明の実施の形態にかかるレイアウト設計装置のハードウェア構成について説明する。図１は、この発明の実施の形態にかかるレイアウト設計装置のハードウェア構成を示すブロック図である。
【００１７】
図１において、レイアウト設計装置は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、ＨＤＤ（ハードディスクドライブ）１０４と、ＨＤ（ハードディスク）１０５と、ＦＤＤ（フレキシブルディスクドライブ）１０６と、着脱可能な記録媒体の一例としてのＦＤ（フレキシブルディスク）１０７と、ディスプレイ１０８と、Ｉ／Ｆ（インターフェース）１０９と、キーボード１１０と、マウス１１１と、スキャナ１１２と、プリンタ１１３と、を備えている。また、各構成部はバス１００によってそれぞれ接続されている。
【００１８】
ここで、ＣＰＵ１０１は、レイアウト設計装置の全体の制御を司る。ＲＯＭ１０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１０３は、ＣＰＵ１０１のワークエリアとして使用される。ＨＤＤ１０４は、ＣＰＵ１０１の制御にしたがってＨＤ１０５に対するデータのリード／ライトを制御する。ＨＤ１０５は、ＨＤＤ１０４の制御で書き込まれたデータを記憶する。
【００１９】
ＦＤＤ１０６は、ＣＰＵ１０１の制御にしたがってＦＤ１０７に対するデータのリード／ライトを制御する。ＦＤ１０７は、ＦＤＤ１０６の制御で書き込まれたデータを記憶したり、ＦＤ１０７に記憶されたデータをレイアウト設計装置に読み取らせたりする。
【００２０】
また、着脱可能な記録媒体として、ＦＤ１０７のほか、ＣＤ−ＲＯＭ（ＣＤ−Ｒ、ＣＤ−ＲＷ）、ＭＯ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）、メモリーカードなどであってもよい。ディスプレイ１０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【００２１】
Ｉ／Ｆ１０９は、通信回線を通じてインターネットなどのネットワーク１１４に接続され、このネットワーク１１４を介して他の装置に接続される。そして、Ｉ／Ｆ１０９は、ネットワーク１１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。
【００２２】
キーボード１１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【００２３】
スキャナ１１２は、画像を光学的に読み取り、レイアウト設計装置内に画像データを取り込む。なお、スキャナ１１２は、ＯＣＲ機能を持たせてもよい。また、プリンタ１１３は、画像データや文書データを印刷する。プリンタ１１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。
【００２４】
（レイアウト設計装置の機能的構成）
つぎに、この発明の実施の形態にかかるレイアウト設計装置の機能的構成について説明する。図２は、この発明の実施の形態にかかるレイアウト設計装置の機能的構成を示すブロック図である。
【００２５】
図２において、レイアウト設計装置２００は、記憶部２０１と、配置部２０２と、チャネル形成部２０３と、探索部２０４と、配線部２０５と、消去部２０６と、接続部２０７と、検出部２０８と、から構成されている。記憶部２０１は、ユーザのネットリストを記憶する。この記憶部２０１は、図１に示したＲＡＭ１０３、ＨＤ１０５、ＦＤ１０７などの読み書き可能な記録媒体によってその機能を実現する。
【００２６】
配置部２０２は、記憶部２０１からネットリストを抽出して、端子に接続されていない固定信号線分が形成されているセルをＬＳＩチップ上に配置する。ここで、ＬＳＩチップは、たとえば、あらかじめ設計済みのＳＣＡＮ回路やＢＩＳＴ回路が埋め込まれたストラクチャードＡＳＩＣである。具体的な構造としては、半導体基板に複数の配線層が積層された多層配線構造とされている。
【００２７】
また、この配置部２０２は、具体的には、端子に接続されていない固定信号線分が形成されているセルをＬＳＩチップ上に配置するように、当該セルに関するセルデータを入力する。このセルは、インバータ、組み合わせ回路、ＦＦなどのほか、ＰＬＬやＲＡＭなど特定の機能を有するマクロセルを含むものである。また固定信号線分は、セルの端子に接続されていない信号線分であり、本発明のためにあらかじめ用意されたものである。ここで、ＬＳＩチップに関するＬＳＩチップデータの一部について説明する。図３は、ＬＳＩチップに関するＬＳＩチップデータの一部を示す概略斜視図である。
【００２８】
図３において、ＬＳＩチップデータ３００は、半導体基板に関する基板データ３１０と、半導体基板の表面となる第１配線層に関する第１配線層データ３０１と、半導体基板に積層されている第２〜第６配線層に関する第２〜第６配線層データ３０２〜３０６とを有している。図示しないが、第１、第３、第５配線層は、配線方向が同一であり、第２、第４、第６配線層は、配線方向が同一である。また、第１、第３、第５配線層の配線方向と、第２、第４、第６配線層の配線方向とは直交している。
【００２９】
つぎに、ＬＳＩチップの任意の格子に配置されたセルに関するセルデータについて説明する。図４は、ＬＳＩチップの任意の格子に配置されたセルに関するセルデータ４００を示す概略斜視図である。図４において、このセルデータ４００は、セルの上面に形成された複数（図４では４本）の固定信号線分が形成されているセルに関する情報である。
【００３０】
セルデータ４００は、基板表面（第１配線層データ３０１）からの高さをあらわす高さ情報（高さ方向の座標値）も有している。第５配線層データ３０５には、セルの上面に関する上面データ４０１と、セルの上面に形成された固定信号線分に関する固定信号線分データ４０２と、当該固定信号線分データ４０２の形成領域４０３とが、あらわされている。
【００３１】
また、チャネル形成部２０３は、固定信号線分が形成されている配線層以外の配線層のうち、配置されたセルを重複する領域にチャネルを形成する。具体的には、セルデータ４００の配置処理により、固定信号線分データ４０２がない配線層データにチャネルに関するチャネルデータを生成する。チャネルデータが生成される配線層データは、固定信号線分データ４０２を有する配線層データ以外の配線層データである。
【００３２】
また、チャネルデータが生成される配線層データは、固定信号線分データ４０２の配線方向と同一配線方向の配線層データである。また、チャネルデータが生成される領域は、固定信号線分データ４０２の形成領域４０３と同一の大きさであり、形成領域４０３とは高さ方向の座標値が異なる領域である。
【００３３】
このチャネルの形成処理について具体的に説明する。図５は、この発明の実施の形態にかかるチャネルの形成処理を示す説明図である。図４に示したセルの配置処理により、図５に示した第５配線層データ３０５には、固定信号線分データ４０２を有するセルの上面データ４０１が形成されている。このセルの配置処理により、チャネル形成対象となる配線層データとして、配線方向が同一である第１配線層データ３０１または第３配線層データ３０３が決定される。ここでは一例として第３配線層データ３０３が決定されたこととする。
【００３４】
第３配線層データ３０３において、配置されたセルデータ４００の上面データ４０１のうち、固定信号線分データ４０２を含む形成領域４０３と高さ方向の座標値のみが異なる領域が指定され、この指定領域５００にチャネルデータ５０１を形成する。
【００３５】
また、探索部２０４は、記憶部２０１からネットリストを抽出して、ＬＳＩチップ上に配線されるグローバル配線の配線経路を探索する。図６は、探索された配線経路の一例を示す説明図である。ＬＳＩチップをあらわすＬＳＩチップデータ３００は、複数の格子データに分割されている。そして、始点となる端子情報６０１を有する格子データ６１０から終点となる端子情報６０２を有する格子データ６２０までの最短となる配線経路６００を探索する。この探索処理は、たとえば、迷路法などの周知の手法によっておこなうことができる。
【００３６】
配線部２０５は、ＬＳＩチップの任意の配線層に信号線を配線する。具体的には、ＬＳＩチップの任意の配線層に信号線を配線するように、当該信号線に関する信号線データを入力する。この信号線データの入力処理（配線処理）は、配置部２０２によって配置処理されたセルデータ４００（図４を参照。）と、チャネル形成部２０３によって形成されたチャネルデータ５０１（図５を参照。）と、探索部２０４によって探索されたグローバル配線の配線経路（図６を参照。）と、を用いておこなう。
【００３７】
図７は、この発明の実施の形態にかかるグローバル配線処理を示す説明図である。このグローバル配線処理は、図５に示したチャネルデータ５０１を有する第３配線層データ３０３におこなった配線処理である。図７において、探索部２０４によって探索された配線経路６００にしたがって、第３配線層データ３０３にグローバル配線データ７００の配線処理をおこなう。グローバル配線データ７００がセルデータ４００を通過する場合、チャネルデータ５０１を通過するように、グローバル配線データ７００を配線する。
【００３８】
また、消去部２０６は、配線部２０５によって配線された信号線のうち、配置部２０２によって配置されたセルを通過する一部の信号線を消去する。具体的には、配線部２０５によって配線されたグローバル配線データ７００のうち、配置部２０２によって配置されたセルデータ４００を通過する一部のグローバル配線データを消去する。ここで、この配線消去処理をより具体的に説明する。図８は、この発明の実施の形態にかかる配線消去処理を示す説明図である。この配線消去処理は、図７に示したグローバル配線データ７００およびチャネルデータ５０１を有する第３配線層データ３０３におこなった処理である。
【００３９】
図８において、配線部２０５によって配線されたグローバル配線データ７００のうち、チャネルデータ５０１内に存在する一部のグローバル配線データ７１０を消去する。この消去処理は、設計者が、図１に示したキーボード１１０やマウス１１１を用いて一部のグローバル配線データ７１０を消去してもよく、また、後述する検出部２０８によって検出された一部のグローバル配線データ７１０を消去することとしてもよい。
【００４０】
接続部２０７は、配置部２０２によって配置されたセルの固定信号線分と、配線部２０５によって配線された信号線とを接続する。具体的には、配置部２０２によって配置されたセルデータ４００の固定信号線分データ４０２と、配線部２０５によって配線されたグローバル配線データ７００とを接続する。すなわち、接続部２０７は、固定信号線分データ４０２と、消去部２０６によって消去された一部のグローバル配線データ７１０以外の残余のグローバル配線データとを接続する。
【００４１】
ここで、この接続処理をより具体的に説明する。図９は、この発明の実施の形態にかかる接続処理を示す説明図である。この接続処理は、図８において第３配線層データ３０３に形成されている残余のグローバル配線データ７０１、７０２と、第５配線層データ３０５に形成されている固定信号線分データ４０２との接続をおこなった処理である。
【００４２】
図９において、接続部２０７は、第５配線層データ３０５と第３配線層データ３０３の高さ情報の差分を長さとする接続信号線分データ９０１、９０２を生成する。そして、この接続信号線分データ９０１、９０２を、消去部２０６による消去処理によって生成された残余のグローバル配線データ７０１、７０２の端部と、固定信号線分データ４０２の端部との間に配線する。
【００４３】
また、検出部２０８は、配線部２０５によって配線されたグローバル配線データ７００（図７を参照。）が、配置部２０２によって配置されたセルデータ４００（図４を参照。）を通過するかどうかを検出する。具体的には、図８において、配線部２０５によって配線されたグローバル配線データ７００のうち、チャネルデータ５０１内に存在する一部のグローバル配線データ７１０を検出する。
【００４４】
この検出処理は、グローバル配線データ７００の座標値と、チャネルデータ５０１の座標値を比較することによって検出することができる。この場合、消去部２０６は、検出部２０８によって検出された一部のグローバル配線を消去することとなる。これにより、消去処理を自動実行することができる。
【００４５】
なお、上述した配置部２０２、探索部２０４、配線部２０５、消去部２０６、接続部２０７、および検出部２０８は、具体的には、たとえば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、ＨＤ１０５、ＦＤ１０７等に記録されたプログラムを、ＣＰＵ１０１が実行することによってその機能を実現する。
【００４６】
（レイアウト設計処理手順）
つぎに、この発明の実施の形態にかかるレイアウト設計処理手順について説明する。図１０は、この発明の実施の形態にかかるレイアウト設計処理手順を示すフローチャートである。
【００４７】
図１０において、まず、セルの配置処理をおこなう（ステップＳ１００１）。このセルの配置処理は、具体的には、図４に示したように、ＬＳＩチップデータ３００にセルデータ４００を配置するように入力する。これにより、第５配線層データ３０５には、固定信号線分データ４０２を有するセルの上面データ４０１が形成される。
【００４８】
つぎに、チャネルの形成処理をおこなう（ステップＳ１００２）。このチャネルの形成処理は、図５に示したように、セルの配置処理により、チャネル形成対象となる配線層データとして、配線方向が同一である第３配線層データ３０３が決定される。そして、第３配線層データ３０３において、配置されたセルデータ４００の上面データ４０１のうち、固定信号線分データ４０２を含む形成領域４０３と高さ方向の座標値のみが異なる領域が指定され、この指定領域５００にチャネルデータ５０１を形成する。
【００４９】
そして、グローバル配線の配線経路６００を探索し、探索された配線経路６００にしたがってグローバル配線処理をおこなう（ステップＳ１００３）。このグローバル配線処理は、図７に示したように、第３配線層データ３０３上にグローバル配線データ７００を重畳する。
【００５０】
このあと、配線処理されたグローバル配線が、チャネルを通過しているかどうかを判断する（ステップＳ１００４）。この判断は、設計者が表示画面からグローバル配線データ７００がチャネルデータ５０１に重畳されているかどうかを視認することによって判断してもよく、また、検出部２０８によってグローバル配線データ７００がチャネルデータ５０１に重畳されているかどうかを検出することとしてもよい。
【００５１】
グローバル配線がチャネルを通過していない場合（ステップＳ１００４：Ｎｏ）、当該チャネルの消去処理をおこなう（ステップＳ１００５）。一方、グローバル配線がチャネルを通過している場合（ステップＳ１００４：Ｙｅｓ）、配線消去処理をおこなう（ステップＳ１００６）。この配線消去処理は、図８に示したように、配線部２０５によって配線されたグローバル配線データ７００のうち、チャネルデータ５０１内に存在する一部のグローバル配線データ７１０を消去する。
【００５２】
この配線消去処理のあと、接続処理をおこなう（ステップＳ１００７）。この接続処理では、図９に示したように、第３配線層データ３０３に形成されている残余のグローバル配線データ７０１、７０２と、第５配線層データ３０５に形成されている固定信号線分データ４０２とを接続する。
【００５３】
そして、接続処理（ステップＳ１００７）またはチャネル消去処理（ステップＳ１００５）のあと、詳細配線処理をおこなう（ステップＳ１００８）。この詳細配線処理は、図３に示したＬＳＩチップの各格子内でおこなう配線処理である。
【００５４】
この実施の形態によれば、あらかじめ用意された固定信号線分により、たとえば、上述した第５配線層を固定配線層とすることができ、セルを乗り越えるための配線層として位置づけることができる。したがって、レイアウト設計されたＬＳＩチップデータ３００を用いてＬＳＩチップを製造する場合、固定配線層については、固定信号線分だけの配線層となり、その他あらたな配線がされていないため、ＬＳＩチップごとのマスク層のパターンを単一パターンに固定することができる。これにより、製造コストの低減化および製造期間の短縮化を図ることができる。
【００５５】
また、グローバル配線を自由におこない、この配線処理されたグローバル配線を固定信号線分にアサインするため、グローバル配線前にあらかじめアサインしておく場合にくらべて、無駄のない、より最適なレイアウト設計をおこなうことができる。
【００５６】
さらに、グローバル配線前にチャネルを設定し、グローバル配線後に固定信号線分をアサインするだけであるため、グローバル配線のコアである経路探索処理の改造が不要であり、既存の経路探索アルゴリズムをそのまま流用することができ、汎用性の高いレイアウト設計をおこなうことができる。
【００５７】
以上説明したように、レイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体によれば、セルに固定信号線分をあらかじめ設置しておき、これをグローバル配線の配線経路の一部として利用して配線することによって、セル上を通過するための配線層におけるパターンを固定化し、ＬＳＩチップ毎に必要となるマスク層数を減少できるという効果を奏する。
【００５８】
なお、本実施の形態で説明したレイアウト設計方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション、ＣＡＤ等のコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であってもよい。
【００５９】
（付記１）端子に接続されていない信号線分が形成されているセルをＬＳＩチップ上に配置する配置手段と、
前記ＬＳＩチップの任意の配線層に信号線を配線する配線手段と、
前記配置手段によって配置されたセルの信号線分と、前記配線手段によって配線された信号線とを接続する接続手段と、
を備えることを特徴とするレイアウト設計装置。
【００６０】
（付記２）さらに、前記配線手段によって配線された信号線のうち、前記配置手段によって配置されたセルを通過する一部の信号線を消去する消去手段を備え、
前記接続手段は、
前記配置手段によって配置されたセルの信号線分と、前記配線手段によって配線された信号線のうち、前記消去手段によって消去された一部の信号線以外の残余の信号線とを接続することを特徴とする付記１に記載のレイアウト設計装置。
【００６１】
（付記３）前記配線手段によって配線された信号線が、前記配置手段によって配置されたセルを通過するかどうかを検出する検出手段を備え、
前記消去手段は、
前記検出手段によって前記信号線が前記セルを通過することが検出された場合、前記一部の信号線を消去することを特徴とする付記２に記載のレイアウト設計装置。
【００６２】
（付記４）端子に接続されていない固定信号線が形成されているセルをＬＳＩチップ上に配置するように、当該セルに関する情報を入力するセル情報入力手段と、
前記ＬＳＩチップの任意の配線層に信号線を配線するように、当該信号線に関する情報を入力する信号線情報入力手段と、
前記セル情報入力手段によって入力されたセルに関する情報に含まれている固定信号線に関する情報と、前記信号線情報入力手段によって入力された信号線に関する情報とを接続する接続手段と、
を備えることを特徴とするレイアウト設計装置。
【００６３】
（付記５）端子に接続されていない信号線分が形成されているセルをＬＳＩチップ上に配置する配置工程と、
前記ＬＳＩチップの任意の配線層に信号線を配線する配線工程と、
前記配置工程によって配置されたセルの信号線分と、前記配線工程によって配線された信号線とを接続する接続工程と、
を含んだことを特徴とするレイアウト設計方法。
【００６４】
（付記６）さらに、前記配線工程によって配線された信号線のうち、前記配置工程によって配置されたセルを通過する一部の信号線を消去する消去工程を含み、
前記接続工程は、
前記配置工程によって配置されたセルの信号線分と、前記配線工程によって配線された信号線のうち、前記消去工程によって消去された一部の信号線以外の残余の信号線とを接続することを特徴とする付記５に記載のレイアウト設計方法。
【００６５】
（付記７）前記配線工程によって配線された信号線が、前記配置工程によって配置されたセルを通過するかどうかを検出する検出工程を含み、
前記消去工程は、
前記検出工程によって前記信号線が前記セルを通過することが検出された場合、前記一部の信号線を消去することを特徴とする付記６に記載のレイアウト設計方法。
【００６６】
（付記８）端子に接続されていない固定信号線が形成されているセルをＬＳＩチップ上に配置するように、当該セルに関する情報を入力するセル情報入力工程と、
前記ＬＳＩチップの任意の配線層に信号線を配線するように、当該信号線に関する情報を入力する信号線情報入力工程と、
前記セル情報入力工程によって入力されたセルに関する情報に含まれている固定信号線に関する情報と、前記信号線情報入力工程によって入力された信号線に関する情報とを接続する接続工程と、
を含んだことを特徴とするレイアウト設計方法。
【００６７】
（付記９）端子に接続されていない信号線分が形成されているセルをＬＳＩチップ上に配置させる配置工程と、
前記ＬＳＩチップの任意の配線層に信号線を配線させる配線工程と、
前記配置工程によって配置されたセルの信号線分と、前記配線工程によって配線された信号線とを接続させる接続工程と、
をコンピュータに実行させることを特徴とするレイアウト設計プログラム。
【００６８】
（付記１０）さらに、前記配線工程によって配線された信号線のうち、前記配置工程によって配置されたセルを通過する一部の信号線を消去させる消去工程を含み、
前記接続工程は、
前記配置工程によって配置されたセルの信号線分と、前記配線工程によって配線された信号線のうち、前記消去工程によって消去された一部の信号線以外の残余の信号線とを接続させることを特徴とする付記９に記載のレイアウト設計プログラム。
【００６９】
（付記１１）前記配線工程によって配線された信号線が、前記配置工程によって配置されたセルを通過するかどうかを検出させる検出工程を含み、
前記消去工程は、
前記検出工程によって前記信号線が前記セルを通過することが検出された場合、前記一部の信号線を消去させることを特徴とする付記１０に記載のレイアウト設計プログラム。
【００７０】
（付記１２）端子に接続されていない固定信号線が形成されているセルをＬＳＩチップ上に配置するように、当該セルに関する情報を入力させるセル情報入力工程と、
前記ＬＳＩチップの任意の配線層に信号線を配線するように、当該信号線に関する情報を入力させる信号線情報入力工程と、
前記セル情報入力工程によって入力されたセルに関する情報に含まれている固定信号線に関する情報と、前記信号線情報入力工程によって入力された信号線に関する情報とを接続させる接続工程と、
をコンピュータに実行させることを特徴とするレイアウト設計プログラム。
【００７１】
（付記１３）付記９〜１２のいずれか一つに記載のレイアウト設計プログラムを記録したコンピュータ読み取り可能な記録媒体。
【産業上の利用可能性】
【００７２】
以上のように、本発明にかかるレイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体は、システムＬＳＩのレイアウト設計に有用であり、特に、ストラクチャードＡＳＩＣに適している。
【図面の簡単な説明】
【００７３】
【図１】この発明の実施の形態にかかるレイアウト設計装置のハードウェア構成を示すブロック図である。
【図２】この発明の実施の形態にかかるレイアウト設計装置の機能的構成を示すブロック図である。
【図３】ＬＳＩチップに関するＬＳＩチップデータの一部を示す概略斜視図である。
【図４】ＬＳＩチップの任意の格子に配置されたセルに関するセルデータ４００を示す概略斜視図である。
【図５】この発明の実施の形態にかかるチャネルの形成処理を示す説明図である。
【図６】探索された配線経路の一例を示す説明図である。
【図７】この発明の実施の形態にかかるグローバル配線処理を示す説明図である。
【図８】この発明の実施の形態にかかる配線消去処理を示す説明図である。
【図９】この発明の実施の形態にかかる接続処理を示す説明図である。
【図１０】この発明の実施の形態にかかるレイアウト設計処理手順を示すフローチャートである。
【符号の説明】
【００７４】
２００  レイアウト設計装置
２０２  配置部
２０５  配線部
２０６  消去部
２０７  接続部
２０８  検出部
４００  セルデータ
４０２  固定信号線分データ
５０１  チャネルデータ
７００  グローバル配線データ
７１０  一部のグローバル配線データ
７０１，７０２  残余のグローバル配線データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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