(57)【要約】      （修正有）【課題】本発明は、複数のバンクが１つのデータ出力コンプレス回路を共有して半導体記憶素子のレイアウトを減らすこと。【解決方法】本発明のバンク内のセルをテストするためのデータ出力コンプレス回路は、 並列になった複数のグローバル入出力ラインを共有してデータを格納することができる複数のバンク部を含む半導体記憶素子において、外部から印加されるテストモード信号と外部クロックに対応して発生する内部クロック信号とを受け取って第１制御クロックと第２制御クロックとを出力するための多重クロック発生部と、前記並列になった複数のグローバル入出力ラインに載せられたデータを論理結合するための演算部と、前記テストモード信号と第１制御クロックそして第２制御クロックに制御されて、前記演算部の出力側と接続されたテストグローバル入出力ラインに載せられたデータを出力するためのスイッチング部とを含む。【選択図】図４
2006114192.tif 000002
【特許請求の範囲】
【請求項１】
並列になった複数のグローバル入出力ラインを共有してデータを格納することができる複数のバンク部を含む半導体記憶素子において、
外部から印加されるテストモード信号と外部クロックに対応して発生する内部クロック信号とを受け取って第１制御クロックと第２制御クロックとを出力するための多重クロック発生部と、
前記並列になった複数のグローバル入出力ラインに載せられたデータを論理結合するための演算部と、
前記テストモード信号と第１制御クロックそして第２制御クロックに制御されて、前記演算部の出力側と接続されたテストグローバル入出力ラインに載せられたデータを出力するためのスイッチング部と
を含むことを特徴とするバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項２】
多重クロック発生部は、
前記テストモード信号がイネーブルされる場合、前記第１制御クロック及び第２制御クロックを出力し、
前記テストモード信号がディセーブルされる場合、前記第１制御クロック及び第２制御クロックを出力しない
ことを特徴とする請求項１に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項３】
前記第１制御クロックの立ち上がりエッジは、前記内部クロック信号の立ち上がりエッジに対応して発生し、前記第２制御クロックの立ち上がりエッジは、前記第１制御クロックの立ち下がりエッジに対応して発生することを特徴とする請求項２に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項４】
前記第１制御クロックの立ち上がりエッジは、前記内部クロック信号の立ち上がりエッジに同期され、前記第２制御クロックの立ち上がりエッジは前記第１制御クロックの立ち下がりエッジに同期されることを特徴とする請求項３に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項５】
前記第１制御クロックと第２制御クロックの立ち下がりエッジは、所定時間遅延させて発生することを特徴とする請求項４に記載のバンク内のセルをテストするためのテスト出力コンプレス回路。
【請求項６】
前記スイッチング部は、複数のスイッチを含み、
前記複数のスイッチは、各々前記並列になった複数のグローバル入出力ラインに載せられたデータを別に受け取ることができることを特徴とする請求項３に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項７】
前記複数のバンクのうちいずれかは、
データを格納するためにデータセルの集合からなるバンクと、
前記バンクから出力されるデータを増幅するための入出力センスアンプと、
前記テストモード信号と第１制御クロックに制御されて、前記入出力センスアンプの出力を前記並列になった複数のグローバル入出力ラインに載せるためのバンクスイッチング部を含み、
前記バンクスイッチング部は前記テストモード信号がイネーブルされると、前記入出力センスアンプの出力をラッチし、前記第１制御クロックの一番目の立ち上がりエッジに同期されるように増幅して出力し、前記第１制御クロックの一番目の立ち下がりエッジと２番目の立ち上がりエッジの間で高インピーダンスを出力する
ことを特徴とする請求項３に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項８】
前記複数のグローバル入出力ラインは、第１ないし第４グローバル入出力ラインであり、
前記演算部は、
前記第１グローバル入出力ラインに載せられたデータと前記第２グローバル入出力ラインに載せられたデータとを排他的否定論理和するための第１ＸＮＯＲゲート(Exclusive nor)と、
前記第３グローバル入出力ラインに載せられたデータと前記第４グローバル入出力ラインに載せられたデータとを排他的否定論理和するための第２ＸＮＯＲゲートと、
前記第１及び第２ＸＮＯＲゲートの出力を論理積するためのＡＮＤゲート
を含むことを特徴とする請求項７に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項９】
前記スイッチング部は、
前記テストモード信号と第１制御クロックとに制御されて前記第１グローバル入出力ラインに載せられたデータ、あるいはテストグローバル入出力ライン（前記テストグローバル入出力ラインは、前記ＡＮＤゲートの出力と接続する）に載せたデータのうち、いずれかを出力するための第１スイッチと、
前記テストモード信号と第２制御クロックとに制御されて、前記第２グローバル入出力ラインに載せられたデータあるいは前記テストグローバル入出力ラインに載せたデータのうちいずれかを出力するための第２スイッチと、
前記テストモード信号に制御されて前記第３グローバル入出力ラインに載せられたデータを伝達するための第３スイッチと、
前記テストモード信号に制御されて、前記第４グローバル入出力ラインに載せられたデータを伝達するための第４スイッチと
を含むことを特徴とする請求項８に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１０】
前記第１スイッチは、
前記テストモード信号がイネーブルされる状態で、前記第１制御クロックが遅延された第１制御クロック(前記遅延された第１制御クロックは、前記第１制御クロックを所定時間遅延させたクロックである)の立ち上がりエッジ以前に前記テストグローバル入出力ラインに載せられたデータをラッチし、前記遅延された第１制御クロックの立ち下がりエッジに同期して出力することを特徴とする請求項９に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１１】
前記第２スイッチは、
前記テストモード信号がイネーブルされた状態において、前記第２制御クロックが遅延された第２制御クロック(前記遅延された第２制御クロックは前記第２制御クロックを所定時間遅延させられたクロックである)の立ち上がりエッジ以前に前記テストグローバル入出力ラインに載せたデータをラッチし、前記遅延された第２制御クロックの立ち上がりエッジに同期して出力することを特徴とする請求項９に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１２】
前記第３及び第４スイッチは、
前記テストモード信号がイネーブルである場合、プリチャージされた電圧レベルを出力し、前記テストモード信号がディセーブルである場合、各々前記第３及び第４グローバル入出力ラインに載せられたデータを伝達することを特徴とする請求項９に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１３】
前記第１スイッチと第２スイッチとは、互いに異なるクロックに同期された各々の入力を同一クロックに同期させて出力するように動作することを特徴とする請求項９に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１４】
前記演算部は、
前記複数のグローバル入出力ラインに載せられたデータの論理状態が同一ならば、第１論理状態を出力し、前記複数のグローバル入出力ラインに載せられたデータのうち少なくともーつが異なる論理状態を有すれば、第２論理状態を出力することを特徴とする請求項１に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１５】
前記第１スイッチから出力されるデータをラッチ及び伝達するための第１パイプラインと、
前記第２スイッチから出力されるデータをラッチ及び伝達するための第２パイプライン
をさらに含むことを特徴とする請求項１３に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１６】
前記第１パイプラインは、
前記第１パイプラインに印加されるデータ入力制御信号がイネーブルされている時、前記第１パイプラインに受け取るデータをラッチし、データ出力制御信号がイネーブルされている時、ラッチされたデータを出力することを特徴とする請求項１５に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１７】
前記第１パイプラインは、
第１データ入力制御信号と第１データ出力制御信号とに制御される第１パイプラッチと、
第２データ入力制御信号と第２データ出力制御信号とに制御され、前記第１パイプラッチと並列接続される第２パイプラッチと、
第３データ入力制御信号と第３データ出力制御信号に制御され、前記パイプラッチと並列接続される第３パイプラッチと
を含むことを特徴とする請求項１６に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１８】
前記第１データ入力制御信号はイネーブルされ、次のクロックに同期されてディセーブルされ、
前記第１データ入力制御信号がディセーブルされることに同期されて前記第２データ入力制御信号がイネーブルされ、次のクロックに同期されてディセーブルされ、
前記第２データ入力制御信号がディセーブルされることに同期されて前記第３データ入力制御信号がイネーブルされ、次のクロックに同期されてディセーブルされることを特徴とする請求項１７に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項１９】
前記半導体記憶素子は、２バンクシングルデータレートＳＤＲＡＭであることを特徴とする請求項１ないし請求項１８のいずれか一項に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項２０】
前記半導体記憶素子は、４バンクダブルデータレートＳＤＲＡＭであることを特徴とする請求項１ないし請求項１８のいずれか一項に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項２１】
前記半導体記憶素子は、８バンクダブルデータレート２ＳＤＲＡＭであることを特徴とする請求項１ないし請求項１８のいずれか一項に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項２２】
前記半導体記憶素子は、１６バンクダブルデータレート３ＳＤＲＡＭであることを特徴とする請求項１ないし請求項１８のいずれか一項に記載のバンク内のセルをテストするためのデータ出力コンプレス回路。
【請求項２３】
少なくとも２以上のバンクを含む半導体記憶素子においてデータを格納するためのセルをテストするにおいて、
外部から印加されるテストモード信号と外部クロックに対応して発生する内部クロック信号とを受け取って第１制御クロックと第２制御クロックとを出力する第１ステップと、
テストモード時、前記バンクのローカルデータ入出力ラインを所定の論理値にイネーブルする第２ステップと、
前記各バンクのローカルデータ入出力ラインのデータを前記テストモード信号と第１制御クロックそして第２制御クロックに制御されて順次的に第１ないし第４グローバルデータ入出力ラインに伝達する第３ステップと、
前記第１ないし第４グローバルデータ入出力ラインに載せられたデータを出力をコンプレスする第４ステップ
を含むことを特徴とするデータ出力コンプレス方法。
【請求項２４】
第４ステップは、
前記第１ないし第４グローバルデータ入出力ラインに載せられたデータを論理結合する第５ステップと、
前記テストモード信号と第１制御クロックとに制御されて前記第１グローバル入出力ラインに載せられたデータ、あるいはテストグローバル入出力ライン(前記テストグローバル入出力ラインは、前記論理結合ステップの出力に対応する)に載せられたデータのうちいずれかを出力する第６ステップと、
前記テストモード信号と第２制御クロックとに制御されて前記第２グローバル入出力ラインに載せられたデータ、あるいは前記テストグローバル入出力ラインに載せられたデータのうちいずれかを出力する第７ステップと
を含むことを特徴とする請求項２３に記載のデータ出力コンプレス方法。
【請求項２５】
各々前記第６ステップと第７ステップとから出力されるテストグローバル入出力ラインに載せられたデータは、互いに異なるクロックに同期されて受け取る反面、同一クロックに同期されて出力されることを特徴とする請求項２４に記載のデータ出力コンプレス方法。
【請求項２６】
前記第１ステップは、
前記第１制御クロックの立ち上がりエッジは、前記内部クロック信号の立ち上がりエッジに対応して発生するステップと、
前記第２制御クロックの立ち上がりエッジは、前記第１制御クロックの立ち下がりエッジに対応して発生するステップ
を含むことを特徴とする請求項２３に記載のデータ出力コンプレス方法。
【請求項２７】
前記第１ステップは、
前記第１制御クロックの立ち上がりエッジは、前記内部クロック信号の立ち上がりエッジに同期されて発生するステップと、
前記第２制御クロックの立ち上がりエッジは、前記第１制御クロックの立ち下がりエッジに同期されて発生するステップと
を含むことを特徴とする請求項２３に記載のデータ出力コンプレス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶素子、特に半導体記憶素子でデータを格納するセルの誤動作の如何を検出するための回路に関する。
【背景技術】
【０００２】
半導体記憶素子が高集積化されるにしたがって半導体記憶素子内にデータを格納するセルが正常に機能できるか否かをテストするのにかかる時間もこれと比例して増えている。したがって、最近には、セルのテスト時間を減らすために単位セル別にテストすることではなく複数個のセルを一度にテストする回路が用いられている。すなわち、同じ論理値を複数個のセルに入力した後、このセルの出力を論理結合して、出力される論理値を確認する方式でテスト時間を減らしている。
【０００３】
図１は、従来の技術に係るＳＤＲ  ＳＤＲＡＭ(SingLe data rate synchronous dynamic random access memory)でデータセルをテストするための概略構成図である。
従来の技術に係るＳＤＲ  ＳＤＲＡＭは、データセルをテストするために次のような構成を含む。すなわち、データを格納するためにデータセルの集合からなるバンク０１１０及びバンク１１３０、バンク０の出力ｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０を受け取って、グローバル入出力ラインｇｉｏ<０>〜ｇｉｏ<３>に出力するバンク０増幅及び演算部１２０、バンク１の出力ｌｉｏ０_ｂｋ１〜ｌｉｏ３_ｂｋ１を受け取ってグローバル入出力ラインｇｉｏ<０>〜ｇｉｏ<３>に出力するバンク１増幅及び演算部１４０、個別グローバル入出力ラインｇｉｏ<０>〜<３>と各々並列接続された複数のパイプレジスタｐｒ１５０、複数のパイプレジスタ１５０から出力されるデータをデータピンに伝達するためのデータアウトドライバｄｏｕｔ１６０を含む。
【０００４】
バンク０１１０とバンク１１３０は、半導体記憶素子のコア領域に該当し、示されていないアドレス信号、制御信号そしてデータ信号を受け取ってデータを格納し、付加的にテストモード信号ｔｍを受け取る。
【０００５】
テストモード信号ｔｍがディセーブルされ、バンク０１１０にリ―ド命令が受け取ると、バンク０１１０に受け取るバンクアドレス信号ｂａｎｋ_ａ０がイネーブルされるため、バンク０１１０から出力されるバンク０の第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０に載せたデータは、バストランス(ｂｕｒｓｔ ｌｅｎｇｔｈ)だけの回数で増幅される。一方、バンク１１３０から出力されるバンク１の第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ１〜ｌｉｏ３_ｂｋ１に載せられたデータは「Ｈ」状態にフリーチャージされる。
【０００６】
逆に、テストモード信号ｔｍがディセーブルされ、バンク１１３０にリ―ド命令が受け取ると、バンク１１３０に受け取るバンクアドレス信号ｂａｎｋ_a１が、イネーブルされるため、バンク１１３０から出力されるバンク１の第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ１〜ｌｉｏ３_ｂｋ１に載せたデータは、バストランスだけの回数で増幅される。一方、バンク０１１０から出力されるバンク０の第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０に載せられたデータは、「Ｈ」状態にフリーチャージされる。
【０００７】
テストモード信号ｔｍがイネーブルされる場合、リ―ド命令が受け取ると、バンクアドレス信号のイネーブル如何と関係なくあらゆるバンク(ここではバンク０とバンク１)から出力される第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０、ｌｉｏ０_ｂｋ１〜ｌｉｏ３_ｂｋ１に載せられたデータは、全部バストランスだけの回数で増幅される。
【０００８】
バンク０増幅及び演算部１２０は、バンク０の第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０に載せられたデータを受け取って各々のデータレベルを増幅するための入出力センスアンプＩＯＳＡ１２１、テストモード信号ｔｍに制御されて入出力センスアンプ１２１の出力を各々第１ないし第４グローバル入出力ラインｇｉｏ<０>〜ｇｉｏ<３>あるいはバンク０用テストグローバル入出力ラインtｇｉｏ_ｂｋ０<０>〜tｇｉｏ_ｂｋ０<３>に載せるための第１スイッチ郡ｓｗ１_０〜ｓｗ１_３、１２３、バンク０用テストグローバル入出力ラインtｇｉｏ_ｂｋ０<０>〜tｇｉｏ_ｂｋ０<３>に載せられたデータとテストモード信号ｔｍを受け取って論理結合して第４グローバル入出力ラインｇｉｏ<３>に出力するための演算部１２５を含む。ここで、第４グローバル入出力ラインｇｉｏ<３>は、第１スイッチ郡のうち１つである第１_３スイッチｓｗ１_３と演算部１２５の共通出力である。
【０００９】
第１_０スイッチｓｗ１_０は、テストモード信号ｔｍがイネーブルされると、入出力センスアンプ１２１からの出力をバンク０用第１テストグローバル入出力ラインtｇｉｏ_ｂｋ０<０>に伝達し、第１グローバル入出力ラインｇｉｏ<０>には、高インピーダンス(ｈｉ ｚ、電気的に開放状態)にプリチャージさせる。しかし、テストモード信号ｔｍが、ディセーブルであると、入出力センスアンプ１２１からの出力を第１グローバル入出力ラインｇｉｏ<０>に伝達し、バンク０用第１テストグローバル入出力ラインtｇｉｏ_ｂｋ<０>は、高インピーダンスｈｉ zにプリチャージさせる。
【００１０】
一方、第１_１ないし第１_３スイッチｓｗ１_１〜ｓｗ１_３は、第１_０スイッチｓｗ１_０と同じ構造を有する。
【００１１】
バンク０増幅及び演算部１２０内の演算部１２５は、バンク０用の第１テストグローバル入出力ラインtｇｉｏ_ｂｋ０<０>に載せられたデータとバンク０用第２テストグローバル入出力ラインtｇｉｏ_ｂｋ０<１>に載せられたデータを排他的否定論理和するための第１ＸＮＯＲゲート１２６、バンク０用第３テストグローバル入出力ラインtｇｉｏ_ｂｋ０<２>に載せられたデータとバンク０用第４テストグローバル入出力ラインtｇｉｏ_ｂｋ０O<３>に載せられたデータを排他的否定和論理和するための第２ＸＮＯＲゲート１２７、第１及び第２ＸＮＯＲゲート１２６、１２７の出力を論理積するためのＡＮＤゲート１２８、及びテストモード信号ｔｍに制御されてＡＮＤゲート１２８の出力を第４グローバル入出力ラインｇｉｏ<３>に出力するための第２スイッチｓｗ２１２９を含む。ここで、第２スイッチ１２９は、テストモード信号ｔｍがイネーブルされる時、入力を出力側に伝達し、テストモード信号ｔｍがディセーブルされる時、出力側を高インピーダンス(ｈｉ z)にプリチャージさせる。
【００１２】
バンク１増幅及び演算部１４０は、バンク１の第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ１〜ｌｉｏ３_ｂｋ１に載せられたデータを受け取って各々のデータレベルを増幅するための入出力センスアンプＩＯＳＡ１４１、テストモード信号ｔｍに制御されて入出力センスアンプ１４１の出力を各々第１ないし第４グローバル入出力ラインｇｉｏ<０>〜ｇｉｏ<３>あるいはバンク１用第１ないし第４テストグローバル入出力ラインtｇｉｏ_ｂｋ１<０>〜tｇｉｏ_ｂｋ１<３>に載せるための第３スイッチ郡ｓｗ１_０〜ｓｗ３_３、バンク１用第１ないし第４テストグローバル入出力ラインtｇｉｏ_ｂｋ１<０>〜tｇｉｏ_ｂｋ１<３>に載せられたデータとテストモード信号ｔｍを受け取って論理結合して第３グローバル入出力ラインｇｉｏ<２>に出力するための演算部１４５を含む。ここで、第３グローバル入出力ラインｇｉｏ<２>は、第３スイッチ郡のうちーつの第３_２スイッチｓｗ３_２と演算部１４５の共通出力である(この部分がバンク０増幅及び演算部１２０と異なる点である)。
【００１３】
このように構成された従来の技術の動作を説明すれば次の通りである。
【００１４】
図２は、従来の技術でテストモード信号がディセーブルされる場合のタイミング図であって、図２に示しているように、テストモード信号ｔｍがディセーブルされる場合の従来の技術の動作を説明する。バンク０リ―ドｒｅａｄから２クロック経過後、バンク１リ―ドされると、第１及び第２クロックでバンク０用第１ないし第４ローカル入出力ラインｌｉｏ<０:３>_ｂｋ０に載せられたデータが増幅された後、フリーチャージされ、第３及び第４クロックでバンク１用第１ないし第４ローカル入出力ラインｌｉｏ<０:３>_ｂｋ１が増幅された後フリーチャージされる。
【００１５】
バンク０リ―ド時、バンク０用入出力センスアンプ１２１は、バンク０用第１ないし第４ローカル入出力ラインｌｉｏ<０:３>_ｂｋ０に載せられたデータを増幅して出力する。テストモード信号ｔｍがディセーブルであるため、第１スイッチ郡１２３は、入出力センスアンプ１２１から出力されるデータを第１ないし第４グローバル入出力ラインｇｉｏ<０>〜ｇｉｏ<３>に伝達し、バンク０用第１ないし第４テストグローバル入出力ラインtｇｉｏ_ｂｋ０<０>〜tｇｉｏ_ｂｋ０<３>を「Ｈ」状態にプリチャージさせる。テストモード信号ｔｍに制御される第２スイッチ１２９は、テストモード信号ｔｍがディセーブルされた状態であるため、演算部１２５の出力に関係がなく高インピーダンスを出力する。したがって、第４グローバル入出力ラインｇｉｏ<３>は、第１_３スイッチｓｗ１_３の出力にしたがうようになる。すなわち、第１及び第２クロックでバンク０用第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０に載せられたデータが増幅されて、第１ないし第４グローバル入出力ラインｇｉｏ<０:３>に出力される。
【００１６】
同様に第３及び第４クロックでバンク１用第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ１〜ｌｉｏ３_ｂｋ１に載せられたデータが増幅されて、第１ないし第４グローバル入出力ラインｇｉｏ<０:３>に出力される。
【００１７】
図３は、従来の技術でテストモード信号がイネーブルされる場合のタイミング図であって、図３に示しているように、テストモード信号ｔｍがイネーブルされる場合、従来の技術の動作を説明する。
【００１８】
先ず、バンク内のあらゆるロカル入出力ラインｌｉｏに載せられたデータがリ―ドされる場合、同一クロックでは、全部同じデータを出力するようにバンク０及びバンク１内のセルが示されていないテストモードライト回路によってライト(write)されている。例えば、リ―ド命令によってバンク０用第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０に載せられたデータをリ―ドする場合、同じクロックでは全部「Ｈ」あるいは全部「Ｌ」状態を維持する。ここでは、第１クロックで全部「Ｈ」で、第２クロックで全部「Ｌ」だと仮定する。
【００１９】
リ―ド命令時、バンクアドレス信号に関係なくバンク０用第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０に載せられたデータとバンク１用第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ１〜ｌｉｏ３_ｂｋ１に載せられたデータは、同時に第１及び第２クロックに同期され増幅されてプリチャージされる。これは、バストランスが２で、テストモード信号がイネーブルされる場合、バンク０とバンク１の内部回路が全部イネーブルされるためである。
【００２０】
また、第１スイッチ郡１２３は、入出力センスアンプ１２１から出力されるデータをバンク０用第１ないし第４テストグローバル入出力ラインtｇｉｏ_ｂｋ０<０>〜tｇｉｏ_ｂｋ<３>に伝達し、第１ないし第４グローバル入出力ラインｇｉｏ<０>〜ｇｉｏ<３>は、高インピーダンスにプリチャージさせる。
【００２１】
これによって、バンク０用第１ないし第４ローカル入出力ラインｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０に載せられたデータが全部「Ｈ」状態であるか「Ｌ」状態である場合(すなわち、フェイル(ｆａｉｌ)なしに出力される時)、ＸＮＯＲゲート１２６、１２７は「Ｈ」を出力し、ＡＮＤゲート１２８も「Ｈ」を出力する。
【００２２】
万一、２つのＸＮＯＲゲート１２６、１２７に受け取るバンク０用第１ないし第４テストグローバル入出力ラインに載せられたデータのうちいずれかが異なる論理状態を有する場合、ＡＮＤゲート１２８は、「Ｌ」を出力する。結果的に、バンク０出力及び演算部１２０内の演算部１２５は、バンク０のあらゆるローカル入出力ラインに載せられたデータの論理状態が同じであるか否かに関する情報を第４グローバル入出力ラインｇｉｏ<３>に伝達するようになる。
【００２３】
同じ方式でバンク１出力及び演算部１４０内の演算部１４５は、バンク１のあらゆるローカル入出力ラインｌｉｏに載せられたデータの論理状態が同じであるか否かに関する情報を第３グローバル入出力ラインｇｉｏ<２>に伝達するようになる。
【００２４】
この時、テストモード信号ｔｍがイネーブルされた状態であるため、第１グローバル入出力ラインｇｉｏ<０>と第２グローバル入出力ラインｇｉｏ<１>とは、第１スイッチ郡１２３の動作によって「Ｈ」状態にプリチャージされている。
【００２５】
結果的に、従来の技術に係る回路では、テストモード信号ｔｍがイネーブルされると、バンク内のあらゆるローカル入出力ラインｌｉｏに載せられたデータの論理状態が同じであるか否かに関する情報を特定入出力ラインに送ることができる。
【００２６】
ところが、従来の技術に係る回路は、テストグローバル入出力ラインと演算部をバンクごとに備えているため、レイアウトを大きくするという短所がある。しかも、このような回路が２ビットプリフェッチ方式を適用するＤＤＲ  ＳＤＲＡＭ(Double Data Rate Synchronous Dynamic Random Access Memory)に用いられる場合には、テストグローバル入出力ラインと演算部が２倍に要求されるので、レイアウトを増加させる要因となる。さらに４ビットプリフェッチ方式を適用するＤＤＲ ＩＩ ＳＤＲＡＭ(Double Data Rate II Synchronous Dynamic Random Access Memory)に使用する場合には、テストグローバル入出力ラインと演算部が４倍に要求されるので、レイアウトを増加させる要因となる。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は上述した従来の技術の問題点を解決するために成されたものであって、その目的は複数のバンクが１つのデータ出力コンプレス回路を共有できるようにして、半導体記憶素子のレイアウトを減らすことができるようにすることである。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本願の第１発明に係るバンク内のセルをテストするためのデータ出力コンプレス回路は、並列になった複数のグローバル入出力ラインを共有してデータを格納することができる複数のバンク部を含む半導体記憶素子において、外部から印加されるテストモード信号と外部クロックに対応して発生する内部クロック信号とを受け取って第１制御クロックと第２制御クロックとを出力するための多重クロック発生部と、前記並列になった複数のグローバル入出力ラインに載せられたデータを論理結合するための演算部と、
前記テストモード信号と第１制御クロックそして第２制御クロックに制御されて、前記演算部の出力側と接続されたテストグローバル入出力ラインに載せられたデータを出力するためのスイッチング部とを含むことを特徴とする。
【００２９】
また、本願の第２発明に係るデータ出力コンプレス方法は、少なくとも２以上のバンクを含む半導体記憶素子においてデータを格納するためのセルをテストするにおいて、外部から印加されるテストモード信号と外部クロックに対応して発生する内部クロック信号とを受け取って第１制御クロックと第２制御クロックとを出力する第１ステップと、テストモード時、前記バンクのローカルデータ入出力ラインを所定の論理値にイネーブルする第２ステップと、前記各バンクのローカルデータ入出力ラインのデータを前記テストモード信号と第１制御クロックそして第２制御クロックに制御されて順次的に第１ないし第４グローバルデータ入出力ラインに伝達する第３ステップと、前記第１ないし第４グローバルデータ入出力ラインに載せられたデータを出力をコンプレスする第４ステップを含むことを特徴とする。
【００３０】
好ましくは、第４ステップは、前記第１ないし第４グローバルデータ入出力ラインに載せられたデータを論理結合する第５ステップと、前記テストモード信号と第１制御クロックとに制御されて前記第１グローバル入出力ラインに載せられたデータ、あるいはテストグローバル入出力ライン(前記テストグローバル入出力ラインは、前記論理結合ステップの出力に対応する)に載せられたデータのうちいずれかを出力する第６ステップと、前記テストモード信号と第２制御クロックとに制御されて前記第２グローバル入出力ラインに載せられたデータ、あるいは前記テストグローバル入出力ラインに載せられたデータのうちいずれかを出力する第７ステップとを含むことを特徴とする。
【００３１】
好ましくは、多重クロック発生部は、前記テストモード信号がイネーブルされる場合、前記第１制御クロック及び第２制御クロックを出力し、前記テストモード信号がディセーブルされる場合、前記第１制御クロック及び第２制御クロックを出力しないことを特徴とする。
【発明の効果】
【００３２】
従来の技術では、セルテストのためのデータ出力コンプレス回路がバンク別に備えられているが、本発明では複数のバンクが１つのデータ出力コンプレス回路を共有するようにして、テストグローバル入出力ラインのための配線と論理演算回路が占めるレイアウト面積を画期的に減らすことができる。特に、説明の便宜のために、本発明の一実施の形態では２バンクＳＤＲ ＳＤＲＡＭを例に上げたが、例えば、８バンク ＤＤＲ II ＳＤＲＡＭに本発明の概念を適用する場合、８バンクＤＤＲ II ＳＤＲＡＭは４ビットをプリフェッチするため、従来の技術に比べて配線及び演算部の回路がそれだけ減るようになる。したがって、高速高集積化された半導体記憶素子であるほど本発明に係るレイアウトの面積の減少効果はさらに大きくなるという効果がある。
【発明を実施するための最良の形態】
【００３３】
以下、添付された図面を参照して本発明の好ましい実施の形態を詳細に説明する。
【００３４】
図４は、本発明の一実施の形態に係る半導体記憶素子においてデータセルをテストするための概略構成図である。
【００３５】
本発明の一実施の形態によれば、多重クロック発生部４４０がテストモード信号ｔｍと外部クロックとに対応して発生する内部クロック信号ｃｌｋを受け取って第１制御クロックｃｌｋ４_ｂｋ０と第２制御クロックｃｌｋ４_ｂｋ１が出力することができる。本発明の一実施の形態によれば、データを格納するための複数のバンク部４１０、４２０は、並列になった複数のグローバル入出力ラインを共有することができる。本発明の一実施の形態によれば、演算部４５０は、並列になった複数のグローバル入出力ラインに載せられたデータを論理結合することができる。本発明の一実施の形態によれば、演算部４５０の出力側と接続したテストグローバル入出力ラインtｇｉｏに載せられたデータがテストモード信号ｔｍと第１制御クロックｃｌｋ４_ｂｋ０、そして第２制御クロックｃｌｋ４_ｂｋ１に制御されて出力するスイッチング部４６０を含むことができる。本発明の一実施の形態に係るスイッチング部４６０内の複数のスイッチｓｗ１、ｓｗ２は、並列の第１ないし第４グローバル入出力ラインに載せたデータを個別的に受け取って、テストモード信号に制御されて複数のパイプライン４７０に並列的に出力することができる。
【００３６】
以下では、本発明の一実施の形態に係る各部の構成に対して具体的に説明する。
本発明の一実施の形態に係るバンク０部４１０は、データを格納するためにデータセルの集合からなるバンク４１１、バンク４１１の出力ｌｉｏ０_ｂｋ０〜ｌｉｏ３_ｂｋ０に載せられたデータを受け取って各々のデータレベルを増幅するための入出力センスアンプ４１３、テストモード信号ｔｍと第１制御クロックｃｌｋ４_ｂｋ０とに制御されて入出力センスアンプ４１３の出力を各々第１ないし第４グローバル入出力ラインｇｉｏ<０>〜ｇｉｏ<３>に載せるためのバンク０スイッチング部４１５を含むことができる。
【００３７】
バンク４１１は、テストモード信号ｔｍがイネーブルされると、バンクアドレス信号(図示せず)を利用したリ―ド命令の入力に関係なくバストランス(burst length)だけ内部クロック信号ｃｌｋに同期されて、１回当たり４個のデータを出力する。そして、テストモード信号ｔｍがディセーブルされると、リ―ド命令によって受け取るバンクアドレス信号(図示せず)に該当するローカル入出力ラインに載せられたデータがバストランスだけの内部クロック信号ｃｌｋに同期されて出力され、該当しないローカル入出力ラインは「Ｈ」状態にプリチャージされる。
【００３８】
バンク０スイッチング部４１５は、テストモード信号ｔｍがイネーブルされると、入出力センスアンプ４１３の出力をラッチし、第１制御クロックｃｌｋ４_ｂｋ０の立ち上がりエッジに同期されるように増幅して出力し、第１制御クロックｃｌｋ４_ｂｋ０の立ち下がりエッジと次の立ち上がりエッジとの間で高インピーダンス(ｈｉ ｚ)を出力する。一方、テストモード信号ｔｍがディセーブルされると、受け取るデータ信号をそのまま出力する。
【００３９】
本発明の一実施の形態に係るバンク１部４２０は、データを格納するためにデータセルの集合からなるバンク４２１、バンク４２１の出力ｌｉｏ０_ｂｋ１〜ｌｉｏ３_ｂｋ１とに載せられたデータを受け取って各々のデータレベルを増幅するための入出力センスアンプ４２３、テストモード信号ｔｍと第２制御クロックｃｌｋ４_ｂｋ１に制御されて入出力センスアンプ４２３の出力を各々第１ないし第４グローバル入出力ラインｇｉｏ<０>〜ｇｉｏ<３>に載せるためのバンク１スイッチング部４２５を含むことができる。
【００４０】
バンク４２１及びバンク１スイッチング部４２５の構成及び動作は、バンク４１１及びバンク０スイッチング部４１５のそれと同一であるため、本発明の具体的な説明は省略するようにする。
【００４１】
本発明の一実施の形態に係る多重クロック発生部４４０は、図５及び図６に示された動作タイミング図を参照して説明する。図５はテストモードである場合の本発明の一実施の形態に係る動作タイミング図であり、図６は正常動作である場合の本発明の一実施の形態に係る動作タイミング図である。
【００４２】
テストモード信号ｔｍがイネーブルされると、第１制御クロックｃｌｋ４_ｂｋ０の立ち上がりエッジは、内部クロック信号ｃｌｋの立ち上がりエッジに対応して発生することができる。図５に示されたように、第１制御クロックｃｌｋ４_ｂｋ０の立ち上がりエッジは、内部クロック信号ｃｌｋの立ち上がりエッジに同期することができる。第１制御クロックｃｌｋｔ４_ｂｋ０の立ち下がりエッジは、所定時間遅延させて発生することができる。これは第１制御クロックｃｌｋ４_ｂｋ０を入力とする多重クロック発生部４４０内の内部遅延素子(図示せず)を使用することによって達成できる。第２制御クロックｃｌｋ４_ｂｋ１の立ち上がりエッジは、第１制御クロックｃｌｋ４_ｂｋ０の立ち下がりエッジに同期されて発生し、第２制御クロックｃｌｋ４_ｂｋ１の立ち下がりエッジは、所定時間遅延させて発生することができる。これは、第２制御クロックｃｌｋ４_ｂｋ１を入力とする多重クロック発生部４４０内の内部遅延素子(図示せず)を使用することによって達成することができる。
【００４３】
正常モード(normal mode)である場合、本発明の一実施の形態に係る多重クロック発生部４４０は、テストモード信号ｔｍに制御されるため、テストモード信号ｔｍがディセーブルされると、多重クロック発生部４４０もディセーブルされる。
【００４４】
演算部４５０は、第１グローバル入出力ラインｇｉｏ<０>に載せられたデータと第２グローバル入出力ラインｇｉｏ<１>に載せられたデータとを排他的否定論理和するための第１ＸＮＯＲゲート４５１、第３グローバル入出力ラインｇｉｏ<２>に載せられたデータと第４グローバル入出力ラインｇｉｏ<３>に載せられたデータとを排他的否定論理和するための第２ＸＮＯＲゲート４５３、及び第１及び第２ＸＮＯＲゲート４５１、４５３の出力を論理積するためのＡＮＤゲート４５５を含む。
【００４５】
スイッチング部４６０は、テストモード信号ｔｍと第１制御クロックｃｌｋ４_ｂｋ０に制御されて、第１グローバル入出力ラインｇｉｏ<０>に載せられたデータあるいはテストグローバル入出力ラインtｇｉｏに載せられたデータのうちいずれかを出力するための第１スイッチ４６１、テストモード信号ｔｍと第２制御クロックｃｌｋ４_ｂｋ１とに制御されて第２グローバル入出力ラインｇｉｏ<１>に載せられたデータあるいはテストグローバル入出力ラインtｇｉｏに載せられたデータのうちいずれかを出力するための第２スイッチ４６３、テストモード信号ｔｍに制御されて第３グローバル入出力ラインｇｉｏ<２>に載せられたデータを伝達するための第３スイッチ４６５、及びテストモード信号ｔｍに制御されて第４グローバル入出力ラインｇｉｏ<３>に載せられたデータを伝達するための第４スイッチ４６７を含む。
【００４６】
第１スイッチ４６１は、テストモード信号ｔｍがイネーブルされた状態で、図５に示されたように、第１制御クロックｃｌｋ４_ｂｋ０が遅延された第１制御クロックｃｌｋ４_ｂｋ０_dの立ち上がりエッジ以前にテストグローバル入出力ラインtｇｉｏに載せられたデータをラッチし、遅延された第１制御クロックｃｌｋ４_ｂｋ０_dの立ち下がりエッジに同期して出力する。テストモード信号ｔｍがディセーブルである時には、第１グローバル入出力ラインｇｉｏ<０>に載せられたデータをそのまま伝達する。ここで、遅延された第１制御クロックｃｌｋ４_ｂｋ０_dは、第１制御クロックｃｌｋ４_ｂｋ０が第１スイッチ４６１内で遅延素子を経て所定時間遅延されたクロックである。
【００４７】
第２スイッチ４６３は、テストモード信号ｔｍがイネーブルされた状態で、図５に示されたように、第２制御クロックｃｌｋ４_ｂｋ１が遅延された第２制御クロックｃｌｋ４_ｂｋ１_dの立ち上がりエッジ以前にテストグローバル入出力ラインtｇｉｏに載せられたデータをラッチし、遅延された第２制御クロックｃｌｋ４_ｂｋ１_dの立ち上がりエッジに同期して出力する。テストモード信号ｔｍがディセーブルである時には、第２グローバル入出力ラインｇｉｏ<１>に載せられたデータをそのまま伝達する。ここで、遅延された第２制御クロックｃｌｋ４_ｂｋ１_dは、第２制御クロックｃｌｋ４_ｂｋ１が第２スイッチ４６３内で遅延素子を経て所定時間遅延されたクロックである。
【００４８】
第３及び第４スイッチ４６５、４６７は、テストモード信号ｔｍがイネーブルである場合には、プリチャージされた電圧レベルを出力し、テストモード信号ｔｍがディセーブルである場合には、各々第３及び第４グローバル入出力ラインｇｉｏ<２>、ｇｉｏ<３>に載せられたデータをそのまま伝達する。
【００４９】
前記のような本発明の一実施回路図は次の通り動作する。
【００５０】
テストモード信号ｔｍがイネーブルされた状態で、第２制御クロックｃｌｋ４_ｂｋ１の立ち上がりエッジは、第１制御クロックｃｌｋ４_ｂｋ０の立ち下がりエッジに対応して発生することができる。図５に示されたように、第２制御クロックｃｌｋ４_ｂｋ１の立ち上がりエッジは、第１制御クロックｃｌｋ４_ｂｋ０の立ち下がりエッジに同期されて発生することができる。第２制御クロックｃｌｋ４_ｂｋ１の立ち下がりエッジは、所定時間遅延させて発生することができる。これは第２制御クロックｃｌｋ４_ｂｋ１を入力とする多重クロック発生部４４０内の内部遅延素子(図示せず)を使用することによって達成することができる。
【００５１】
テストモード信号ｔｍがイネーブルされた状態であるため、図５に示されたように、リ―ド命令によって受け取るバンクアドレス信号に関係なく複数のバンク４１１、４２１から各々４個ずつのローカル入出力ラインｌｉｏに所定の論理状態を有するデータが載せられる。各々のローカル入出力ラインｌｉｏに載せられたデータは各々の入出力センスアンプ４１３、４２３で増幅される。各入出力センスアンプ４１３、４２３から出力されるデータはバンク０スイッチング部４１５及びバンク１スイッチング部４２５に伝えられる。
【００５２】
バンク０スイッチング部４１５内の４個のスイッチは、第１制御クロックｃｌｋ４_ｂｋ０がイネーブルされる時、受け取るデータを第１ないし第４グローバル入出力ラインｇｉｏ<０:３>に伝達する(図５のｇｉｏ<０:３>のうち、１番目と３番目のデータ)。この時、バンク１スイッチング部４２５内の４個のスイッチは各々とインピーダンス(ｈｉ z)を出力するため、第１ないし第４グローバル入出力ラインｇｉｏ<０:３>において複数のバンク４１１、４２１から出力されるデータ間の衝突は発生しない。
【００５３】
一方、ディセーブルされる第１制御クロックｃｌｋ４_ｂｋ０に同期されて第２制御クロックｃｌｋ４_ｂｋ１がイネーブルされる。この時、バンク１スイッチング部４２５内の４個のスイッチは、受け取るデータを第１ないし第４グローバル入出力ラインｇｉｏ<０:３>に伝達する(図５のｇｉｏ<０:３>のうち時間的に２番目と４番目のデータ)。この時、バンク０スイッチング部４１５内の４個のスイッチは、高インピーダンス(ｈｉ z)を出力する。したがって、第１ないし第４グローバル入出力ラインｇｉｏ<０:３>には、バンク０部４１０とバンク１部４２０とから出力されるデータが時分割されて載せられるようになる。
【００５４】
演算部４５０は、第１ないし第４グローバル入出力ラインｇｉｏ<０:３>の入力を論理演算するようになる。すなわち、従来の技術で説明したように、あらゆるグローバル入出力ラインに載せられたデータの論理状態が同じパスデータ(pass data）の場合、演算部４５０は「Ｈ」状態を出力する反面、グローバル入出力ラインのうちいずれかでも異なる論理状態を有するフェイルデータ(fail data）の場合、「Ｌ」状態を出力する。ここで、バンク０及びバンク１から出力されるデータが全部同じ論理状態を有するようにすることは従来の技術と同一である。
【００５５】
図５に示されたように、演算部４５０から出力されるテストグローバル入出力ラインtｇｉｏに載せられるデータが４回出力される場合、１番目及び３番目のデータはバンク０部４１０からの出力であり、２番目及び４番目のデータはバンク１部４２０からの出力である。
【００５６】
スイッチング部４６０内の第１スイッチ４６１は、テストモード信号ｔｍがイネーブルされた状態であるため、遅延された第１制御クロックｃｌｋ４_ｂｋ０_dの立ち下がりエッジに同期して、テストグローバル入出力ラインtｇｉｏに載せられた最初データと３番目のデータを順次に出力しｏｕｔ<０>、第２スイッチ４６３は、遅延された第２制御クロックｃｌｋ４_ｂｋ１_dの立ち上がりエッジに同期してテストグローバル入出力ラインtｇｉｏに載せられた２番目のデータと４番目のデータを順次に出力するｏｕｔ<１>。
【００５７】
本発明の一実施の形態に係るスイッチング部４６０内の第１スイッチ４６１と第２スイッチ４６３は、互いに異なるクロックに同期された各々の入力を同一クロックに同期されて出力するように動作することが好ましい。これに対してさらに具体的に説明する。
【００５８】
図７は本発明の一実施の形態に係るパイプラインの構造図である。
【００５９】
本発明の一実施の形態に係る第１パイプライン４７１は、第１データ入力ｉｎ０を共通入力とし、第１データ出力ｏｕｔ０を共通出力とし、第１データ入力制御信号ｐｉｎ０と第１データ出力制御信号ｐｏｕｔ０に制御される第１パイプラッチ７０１、第２データ入力制御信号ｐｉｎ１と第２データ出力制御信号ｐｏｕｔ１とに制御される第２パイプラッチ７０３、及び第３データ入力制御信号ｐｉｎ２と第３データ出力制御信号ｐｏｕｔ２とに制御される第３パイプラッチ７０５を含む。
【００６０】
本発明の一実施の形態に係る第２パイプライン４７３は、第２データ入力ｉｎ１を共通入力とし、第２データ出力ｏｕｔ１を共通出力とし、第１データ入力制御信号ｐｉｎ０と第１データ出力制御信号ｐｏｕｔ０とに制御される第４パイプラッチ７１１、第２データ入力制御信号ｐｉｎ１と第２データ出力制御信号ｐｏｕｔ１とに制御される第５パイプラッチ７１３、及び第３データ入力制御信号ｐｉｎ２と第３データ出力制御信号ｐｏｕｔ２とに制御される第６パイプラッチ７１５を含む。
【００６１】
一方、図７の第１パイプライン４７１のデータ入力ｉｎ０は、図４の第１スイッチｓｗ０の出力ｏｕｔ０に該当する。そして、図７の第２パイプライン４７３のデータ入力ｉｎ１は、図４の第２スイッチｓｗ１の出力ｏｕｔ１に該当することはもちろんである。
【００６２】
本発明の一実施の形態に係るパイプラインは、データ入力制御信号がイネーブルされている時、データ入力をラッチし、データ入力制御信号がディセーブルされデータ出力制御信号がイネーブルされている時、ラッチされる情報をデータ出力に送り出す。言い換えれば、データ入力制御信号がイネーブルされた後ディセーブルされる瞬間、データ入力をラッチして出力する。
【００６３】
図８は、本発明の一実施の形態に係るパイプラインでの動作タイミング図である。
先ず、図８に示されたように、第１及び第２パイプラインに印加される第１データ入力制御信号ｐｉｎ０ないし第３データ入力制御信号ｐｉｎ２は、次の過程を繰り返す。
【００６４】
(i)第１データ入力制御信号ｐｉｎ０がイネーブルされた後、次のクロックに同期されてディセーブルされる。
【００６５】
(ii)第１データ入力制御信号ｐｉｎ０がディセーブルされることに同期されて第２データ入力制御信号ｐｉｎ１がイネーブルされ、次のクロックに同期されてディセーブルされる。
【００６６】
(iii)第２データ入力制御信号ｐｉｎ１がディセーブルされることに同期されて第３データ入力制御信号ｐｉｎ２がイネーブルされ、次のクロックに同期されてディセーブルされる。
【００６７】
(iv)第３データ入力制御信号ｐｉｎ２がディセーブルされることに同期されて再び第１データ入力制御信号ｐｉｎ０がイネーブルされ、次のクロックに同期されてディセーブルされる。((i)過程と同一)
これに伴い第１データ入力制御信号ｐｉｎ０がイネーブルされた時、第１パイプライン４７１では第１データ入力ｉｎ０の最初データが第１パイプラッチ７０１にラッチされ、第２パイプライン４７３では第２データ入力ｉｎ１の最初データが第４パイプラッチ７１１にラッチされる。
【００６８】
また、第２データ入力制御信号ｐｉｎ１がイネーブルされた時、第１パイプライン４７１では第１データ入力ｉｎ０の２番目のデータが第２パイプラッチ７０３にラッチされ、第２パイプライン４７３では、第２データ入力ｉｎ１の２番目のデータが第５パイプラッチ７１３にラッチされる。
【００６９】
ところが、このような動作が間違いなしに行えるようにするために、データ入力制御信号のイネーブル区間の開始点とデータ入力との開始点の間に、そして、データ入力のイネーブル区間の終わり点とデータ入力制御信号の終わり点との間にタイミング余裕を十分に確保することが好ましい。すなわち、図８のｃａｓｅ２のように第１データ入力ｉｎ０と第２データ入力ｉｎ１とが互いに異なるタイミングで受け取るようにするよりは、図８のｃａｓｅ１のように第１データ入力ｉｎ０と第２データ入力ｉｎ１とが同じタイミングに受け取ることが好ましい。
【００７０】
一方、一実施の形態によれば、本発明のセルテスト回路は、２バンクを含む半導体記憶素子に適用されることができる。他の実施の形態によれば、本発明のセルテスト回路は、４バンクを含む半導体記憶素子に適用されることができる。また他の実施の形態によれば、本発明のセルテスト回路は、８バンクを含む半導体記憶素子に適用されることができる。また他の実施の形態によれば、本発明のセルテスト回路は、１６バンクを含む半導体記憶素子に適用されることができる。また他の実施の形態によれば、本発明のセルテスト回路は、ＳＤＲ ＳＤＲＡＭ(single data rate synchronous dynamic random access memory)に適用されることができる。また他の実施の形態によればＤＤＲ ＳＤＲＡＭ(double data rate synchronous dynamic random access memory)に適用されることができる。また他の実施の形態によればＤＤＲ II ＳＤＲＡＭ(double data rate II synchronous dynamic random access memory)に適用されることができる。また他の実施の形態によればＤＤＲ III ＳＤＲＡＭ(double data rate III synchronous dynamic random access memory)に適用されることができる。
尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００７１】
【図１】従来の技術に係るＳＤＲ ＳＤＲＡＭでデータセルをテストするための概略構成図である。
【図２】従来の技術においてのテストモード信号がディセーブルされる場合のタイミング図である。
【図３】従来の技術においてのテストモード信号がイネーブルされる場合のタイミング図である。
【図４】本発明の一実施の形態に係る半導体記憶素子においてのデータセルをテストするための概略構成図である。
【図５】テストモードである場合の本発明の一実施の形態に係る動作タイミング図である。
【図６】正常動作である場合の本発明の一実施の形態に係る動作タイミング図である。
【図７】本発明の一実施の形態に係るパイプラインの構造図である。
【図８】本発明の一実施の形態に係るパイプラインでの動作タイミング図である。
【符号の説明】
【００７２】
４１０      バンク０部
４２０      バンク１部
４４０      多重クロック発生部
４５０      演算部
４６０      スイッチング部
４７０      パイプライン
４８０      データ出力ドライバ
【図１】
2006114192.tif 000003
【図２】
2006114192.tif 000004
【図３】
2006114192.tif 000005
【図４】
2006114192.tif 000006
【図５】
2006114192.tif 000007
【図６】
2006114192.tif 000008
【図７】
2006114192.tif 000009
【図８】
2006114192.tif 000010