(57)【要約】【課題】高速動作が可能なディテクタ回路および負電圧生成回路を備える半導体装置提供する。【解決手段】負電圧生成回路は、チャージポンプ回路１、当該チャージポンプ回路１の出力（ＶNEG）と電源ＶDDとの間を分圧して検出用電位ＶDIVを出力する第１分圧回路２１、基準電位ＶREFを生成する基準電圧生成回路３、検出用電位ＶDIVと基準電位ＶREFとを比較するコンパレータ回路２２を備える。チャージポンプ回路１は、コンパレータ回路２２の出力信号ＳDETで駆動され負電圧ＶNEGを生成する。第１分圧回路２１は、負電圧ＶNEGと電源ＶDDとの間をＮＭＯＳトランジスタＮ１，Ｎ２で分圧して検出用電位ＶDIVを得る。【選択図】図１
2006172687.tif 000002
【特許請求の範囲】
【請求項１】
負電圧のレベルを検出するディテクタ回路を有する半導体装置であって、
前記ディテクタ回路は、
前記負電圧の電位と正の電源電位との間を直列に接続された複数のＭＯＳトランジスタで分圧して生成した検出用電位を出力する第１分圧回路と、
前記検出用電位と所定の基準電位とを比較するコンパレータ回路とを備える
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１分圧回路は、
前記複数のＭＯＳトランジスタを流れる電流を、所定の制御信号に基づいて遮断可能なスイッチング素子をさらに備える
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置であって、
前記コンパレータ回路は、
電源からグラウンドへ当該コンパレータ回路を通して流れる貫通電流を、所定の制御信号に基づいて遮断可能な貫通電流遮断回路をさらに備える
ことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか記載の半導体装置であって、
前記コンパレータ回路は、当該コンパレータ回路の前記出力信号を波形整形するインバータを含んでおり、
前記インバータは、そのしきい値が、当該コンパレータ回路の前記出力信号におけるＨ（High）レベルの電位とＬ（Low）レベルの電位との中間近傍になるように設定されている
ことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか記載の半導体装置であって、
前記基準電位を生成する基準電圧生成回路と、
前記コンパレータ回路の出力信号で駆動されることにより前記基準電位に応じた前記負電圧を生成するチャージポンプ回路とをさらに備え、
前記ディテクタ回路、前記チャージポンプ回路および前記基準電圧生成回路は、
前記負電圧を出力とする負電圧生成回路を構成している
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記基準電圧生成回路は、
グラウンドと電源との間を分圧して得た所定電位を出力する第２分圧回路と、
前記第２分圧回路が出力する前記所定電位を所定の調整値だけ小さくし、それを前記基準電位として出力する調整回路とを備える
ことを特徴とする半導体装置。
【請求項７】
請求項５または請求項６記載の半導体装置であって、
前記コンパレータ回路は、
電源投入時の過渡状態において、チャージポンプ回路を活性化する前記出力信号を出力する
ことを特徴とする半導体装置。
【請求項８】
請求項５から請求項７のいずれか記載の半導体装置であって、
前記検出用電位および前記基準電位のそれぞれを、所定の電位レベルにシフトさせてから前記コンパレータ回路に入力する第１および第２のレベルシフト回路をさらに備える
ことを特徴とする半導体装置。
【請求項９】
請求項５から請求項８のいずれか記載の半導体装置であって、
前記基準電位のノイズを除去してから前記コンパレータ回路に入力する第１ノイズフィルタ回路をさらに備える
ことを特徴とする半導体装置。
【請求項１０】
請求項５から請求項９のいずれか記載の半導体装置であって、
前記負電圧のノイズを除去してから前記第１分圧回路に入力する第２ノイズフィルタ回路をさらに備える
ことを特徴とする半導体装置。
【請求項１１】
請求項５から請求項１０のいずれか記載の半導体装置であって、
ＤＲＡＭ（Dynamic Random Access Memory）セルと、
前記ＤＲＡＭセルのワード線を駆動するワード線ドライバとをさらに備え、
前記ワード線ドライバは、
ドレインが前記ワード線に接続し、ソースに前記負電圧が印加されるＮＭＯＳトランジスタを含み、
前記ＮＭＯＳトランジスタは、
Ｐ型基板に形成されたボトムＮウェル内のＰウェルに形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特に、負電圧生成回路およびそれに搭載されるディテクタ回路に関するものである。
【背景技術】
【０００２】
通常、ＤＲＡＭ（Dynamic Random Access Memory）を備える半導体装置には、グラウンド（ＧＮＤ）電位よりも低い負の電圧（以下「負電圧」）を生成する負電圧生成回路が搭載されている。負電圧は、基板バイアス電位として用いられ、トランジスタの基板効果をコントロールする。例えばＰＭＯＳトランジスタをメモリセルのトランスファゲートに用いたＤＲＡＭにおいては、当該トランジスタの駆動電圧（活性化電圧）として負電圧が用いられる。メモリセルの書き込み時にグラウンドレベルの信号を書き込み、また読出し時にメモリセルから十分な振幅の信号電圧を取り出すために、トランジスタ駆動電圧は充分に低く設定する必要がある。
【０００３】
一般に、負電圧生成回路が生成する負電圧を基板バイアス電位に用いる場合、基板が有する大きな容量のために電位変動は抑制されており、また、負電圧生成回路の高速応答性は必要とされない。しかし、負電圧をトランジスタの駆動電圧として用いた半導体装置を高速動作させる場合には、負電圧に係る消費電流が大きくなるため、負電圧生成回路の高速応答性が要求される。負電圧に係る消費電流が大きい場合にも安定して負電圧を供給するためには、負電圧の電位変動を素早く検知して、給電を行なう（電荷を供給する）必要がある。
【０００４】
従来の負電圧生成回路は、例えば下記の特許文献１，２に開示されている。例えば特許文献１の負電圧生成回路は、負電圧を生成するチャージポンプ回路と、その負電圧の電位を検出するディテクタ回路（「負電圧検知回路」、「レベル検出回路」とも称される）を有している。ディテクタ回路は、電流消費などにより負電圧が所望の値よりも高くなったことを検出するとチャージポンプ回路を活性化させ、負電圧出力に電荷を供給することで当該負電圧が所望の値を保持するように動作する。
【０００５】
【特許文献１】特開平１０−２３９３５７号公報
【特許文献２】特開平１１−３１２３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の負電圧生成回路におけるディテクタ回路は、高速な応答性を有していなかったため、負電圧をトランジスタ駆動電圧として用いた半導体装置を高速動作させる場合には、負電圧の瞬時的な変動に充分に追随できず、負電圧の供給が不安定になる場合があった。
【０００７】
また近年、ＬＳＩの小型化すなわちトランジスタの微細化に伴って半導体素子の耐圧が低下しているため、必然的に動作電圧（電源電圧）の低圧化が進んでいる。また、電池駆動の携帯機器などの分野では、動作電圧の低圧化および低消費電流化による低消費電力化が要求される。しかし、動作電圧が低くなると、ディテクタ回路の応答性はさらに劣化してしまい、負電圧生成回路の安定性も低下してしまう。そのことは半導体装置の低消費電力化の妨げとなっていた。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、安定して高速動作が可能なディテクタ回路およびそれを含む負電圧生成回路を備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、負電圧のレベルを検出するディテクタ回路を有する半導体装置であって、前記ディテクタ回路は、前記負電圧の電位と正の電源電位との間を直列に接続された複数のＭＯＳトランジスタで分圧して生成した検出用電位を出力する第１分圧回路と、前記検出用電位と所定の基準電位とを比較するコンパレータ回路とを備える
ことを特徴とするものである。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、ディテクタ回路が備える第１分圧回路が複数個のＭＯＳトランジスタにより構成されているため、該ＭＯＳトランジスタが有するゲート容量および寄生容量に起因する容量結合（カップリング）の効果により、負電圧が変化すると検出用電位はそれに応じて素早く変化する。従って、負電圧の変化をコンパレータ回路が素早く検知することができるので、優れた高速応答性が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を説明するが、本明細書では説明の簡単のため、負電圧の電位が低い（即ち負電圧の絶対値が大きい）ことを「負電圧が深い」と表現し、逆に負電圧の電位が高い（即ち負電圧の絶対値が小さい）ことを「負電圧が浅い」と表現することもある。
【００１２】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置が備える負電圧生成回路の構成を示す図である。同図のように、当該負電圧生成回路は、チャージポンプ回路１、ディテクタ回路２および基準電圧生成回路３から構成されている。
【００１３】
チャージポンプ回路１は、ディテクタ回路２の出力信号（後述の「検出信号ＳDET」）により駆動されており、所定の負電圧ＶNEGを生成して出力する。
【００１４】
ディテクタ回路２はさらに、第１分圧回路２１とコンパレータ回路２２とを含んでいる。第１分圧回路２１は、チャージポンプ回路１の出力（負電圧ＶNEG）と正の電位である電源ＶDDとの間を、２つのダイオード接続したＮＭＯＳトランジスタＮ１，Ｎ２で分圧して得た電位ＶDIV（ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２との接続ノードの電位）（以下「検出用電位ＶDIV」）を出力する。
【００１５】
本実施の形態では、ＮＭＯＳトランジスタＮ１，Ｎ２のチャネル幅サイズを互いに等しく設定する。即ち、第１分圧回路２１の分圧比は１／２であり、検出用電位ＶDIVは、
ＶDIV＝（ＶDD＋ＶNEG）／２
となる。検出用電位ＶDIVは、コンパレータ回路２２に入力される。
【００１６】
コンパレータ回路２２は、第１分圧回路２１が出力する検出用電位ＶDIVと基準電圧生成回路３が出力する所定の基準電位ＶREFとを比較することで、負電圧ＶNEGのレベルを検出する。即ち、負電圧ＶNEGが特定の値よりも深い状態では、検出用電位ＶDIVは基準電位ＶREFよりも小さくなり、コンパレータ回路２２の出力信号である検出信号ＳDETはＬ（Low）レベルに維持される。また、負電圧ＶNEGが所定の値よりも浅くなると検出信号ＳDETはＨ（High）レベルに切替わる。
【００１７】
図１のようにコンパレータ回路２２は、コンパレータＣＰとその出力段に設けられたインバータＩ１〜Ｉ３により構成されている。インバータＩ１〜Ｉ３は、コンパレータＣＰの出力電圧ＶCに対し波形整形を行い、論理信号としての検出信号ＳDETに変換するものである。
【００１８】
コンパレータＣＰは、差動対を成すＰＭＯＳトランジスタＰ１，Ｐ２と、負荷であるカレントミラー回路を成すＮＭＯＳトランジスタＮ３，Ｎ４と、定電流源として機能するＰＭＯＳトランジスタＰ３とにより構成されている。即ち、コンパレータＣＰは、いわゆる「カレントミラー型差動増幅器」である。
【００１９】
一方、コンパレータＣＰの出力電圧ＶCを受けるインバータＩ１にも、当該インバータＩ１（ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ５）に定電流を流すためのＰＭＯＳトランジスタＰ５が設けられている。そして、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ５のゲートには、共に一定の電圧ＶCONが印加されている。
【００２０】
この回路構成によれば、コンパレータＣＰおよびインバータＩ１の応答速度はＰＭＯＳトランジスタＰ３，Ｐ５を通して供給される電流の大きさにより決まる。即ち、電圧ＶCONを一定に保つことにより、該コンパレータＣＰおよびインバータＩ１の応答速度は、電源ＶDDの電圧に依存せず一定に保たれる。
【００２１】
また、ＰＭＯＳトランジスタＰ３，Ｐ５は、コンパレータＣＰおよびインバータＩ１を通して電源ＶDDからグラウンドＧＮＤへと流れる貫通電流を一定の値に制限して、該コンパレータＣＰおよびインバータＩ１の消費電流を抑制するようにも機能する。なお、ＰＭＯＳトランジスタＰ３，Ｐ５が供給する電流値の調整は、そのゲートに印加する電圧ＶCONの大きさを調整したり、チャネル幅サイズを調整することにより可能である。
【００２２】
先に述べたように、チャージポンプ回路１は、検出信号ＳDETにより駆動される。即ち、チャージポンプ回路１は、検出信号ＳDETがＨレベルになったときに活性化し、その出力ノードに電荷を供給することで負電圧ＶNEGを深くする。そして負電圧ＶNEGが特定の値よりも深くなると検出信号ＳDETがＬレベルになるので、チャージポンプ回路１は非活性になり、電荷の供給を動作を停止する。このようにチャージポンプ回路１が検出信号ＳDETに基づいて動作することにより、負電圧ＶNEGは、基準電位ＶREFのレベルに応じた値に保持される。
【００２３】
基準電圧生成回路３は、上記基準電位ＶREFを生成する回路であり、第２分圧回路３１とバッファ回路３２とから成る。第２分圧回路３１は、グラウンドＧＮＤと電源ＶDDとの間を２つの抵抗Ｒ１，Ｒ２で分圧して得た所定の電位ＶREF0（抵抗Ｒ１と抵抗Ｒ２との接続ノードの電位）を出力する。
【００２４】
本実施の形態では、第２分圧回路３１の抵抗Ｒ１，Ｒ２それぞれの抵抗値ｎ［Ω］，ｍ［Ω］を等しく設定する。即ち、分圧比は第１分圧回路２１と同様に１／２であり、
ＶREF0＝ＶDD／２
となる。第２分圧回路３１が出力する電位ＶREF0は、バッファ回路は３２（調整回路）に入力される。バッファ回路３２は、電位ＶREF0の大きさを所定の調整値だけ小さくするように調整し、それを基準電位ＶREFとして出力する。
【００２５】
図１のように、バッファ回路３２は、ＰＭＯＳトランジスタＰ６〜Ｐ１１と、ＮＭＯＳトランジスタＮ６〜Ｎ９とから成る。このうちトランジスタＰ１０，Ｐ１１は、一定の電圧ＶCONがゲートに入力されており、バッファ回路３２に定電流を流すと共に、当該バッファ回路３２を介して流れる貫通電流を抑制して消費電流を制限している。ＰＭＯＳトランジスタＰ１０，Ｐ１１が供給する電流値の調整は、そのゲートに印加する電圧ＶCONの大きさを調整したり、チャネル幅サイズを調整することにより可能である。
【００２６】
ＰＭＯＳトランジスタＰ６，Ｐ７，Ｐ８，Ｐ９およびＮＭＯＳトランジスタＮ６，Ｎ７，Ｎ８，Ｎ９のチャネル幅サイズを、それぞれＷP6，ＷP7，ＷP8，ＷP9，ＷN6，ＷN7，ＷN8，ＷN9と定義し、また、それらのトランジスタのＩds−Ｖg特性（Ｉds：ドレイン−ソース間電流、Ｖg：ゲート電圧）のサブスレッショルド領域における、Ｉdsを対数にしたときの傾きをＳ（電流が一桁変わるためのゲート電圧の変化量（いわゆるＳファクタ））とすると、バッファ回路３２が出力する基準電位ＶREFは、
ＶREF＝ＶREF0＋Ｓ×log（（ＷP7×ＷN6×ＷP9×ＷN8）／（ＷN7×ＷP6×ＷN9×ＷP8））
で表される。
【００２７】
ここで、（ＷP7×ＷN6×ＷP9×ＷN8）＜（ＷN7×ＷP6×ＷN9×ＷP8）となるように、ＰＭＯＳトランジスタＰ６〜Ｐ９およびＮＭＯＳトランジスタＮ６〜Ｎ９のチャネル幅サイズを設定すると、基準電位ＶＲＥＦは第２分圧回路３１の出力電位ＶREF0よりも低くなる。このとき、
ΔＶ＝｜Ｓ×log（（ＷP7×ＷN6×ＷP9×ＷN8）／（ＷN7×ＷP6×ＷN9×ＷP8））｜
と定義すると、基準電位ＶREFの式は、
ＶREF＝ＶREF0−ΔＶ
と表すことができる。即ちΔＶは、上記の「調整値」である。
【００２８】
バッファ回路３２が出力した基準電位ＶREFは、コンパレータ回路２２（コンパレータＣＰ）に入力される。なお、キャパシタＣ１は、基準電位ＶREFを安定させるためのものである。
【００２９】
以下、本実施の形態の負電圧生成回路の動作を説明する。本実施の形態においては、ＶDIV＝（ＶDD＋ＶNEG）／２であり、ＶREF＝ＶREF0−ΔＶ＝ＶDD／２−ΔＶであるので、ディテクタ回路２は、ＶNEG／２＞−ΔＶのときは検出信号ＳDETをＨレベルにし、ＶNEG／２＜−ΔＶのときはＳDETをＬレベルにする。つまり、ディテクタ回路２は、ＶNEG＝−ΔＶ×２となる負電圧ＶNEGを検出するよう動作する。
【００３０】
ディテクタ回路２が出力する検出信号ＳDETはチャージポンプ回路１へ入力され、当該チャージポンプ回路１は、その検出信号ＳDETにより駆動される。負電圧ＶNEGが−ΔＶ×２よりも浅いとき、検出信号ＳDETはＨレベルになるので、チャージポンプ回路１は活性化して負電圧ＶNEGを深くする。そして、負電圧ＶNEGが−ΔＶ×２に達して、検出信号ＳDETがＬレベルになれば非活性になり、負電圧ＶNEGの出力ノードへの電荷の供給を停止する。以上の動作によって、負電圧生成回路は、ＶNEG＝−ΔＶ×２となる負電圧ＶNEGの出力を保持する。
【００３１】
以上から分かるように、本実施の形態に係る負電圧生成回路が出力する負電圧ＶNEGの値は、バッファ回路３２を構成するトランジスタＰ６〜Ｐ９およびＮＭＯＳトランジスタＮ６〜Ｎ９のチャネル幅サイズを調整して、ΔＶの値を変更することによって行うことができる。
【００３２】
負電圧ＶNEGを駆動電圧とする素子における電流消費などにより、瞬時的な負電圧ＶNEGの変動があった場合、検出用電位ＶDIV（＝（ＶDD＋ＶNEG）／２）が変化する。本発明においては第１分圧回路２１がＮＭＯＳトランジスタＮ１，Ｎ２により構成されているため、該ＮＭＯＳトランジスタＮ１，Ｎ２が有するゲート容量および寄生容量に起因する容量結合（カップリング）の効果により、負電圧ＶNEGが変化すると検出用電位ＶDIVはそれに応じて素早く変化する。従って、従来のディテクタ回路よりも優れた高速応答性が得られる。
【００３３】
また、先に述べたように、コンパレータＣＰおよびインバータＩ１の応答速度はＰＭＯＳトランジスタＰ３，Ｐ５を通して供給される電流の大きさにより決定され、電源電圧ＶDDの影響は殆どない。例えば、コンパレータＣＰに流れる電流を増加させると、次段のインバータＩ１の入力ゲートの充放電時間を短くすることができ、コンパレータＣＰの高速応答性が向上する。また、インバータＩ１に流れる電流を増加させても、同様にインバータＩ１の高速応答性が向上される。従って、本実施の形態に係る負電圧生成回路によれば、電源電圧が低い場合にも高速動作が可能である。
【００３４】
但し上述したように、ＰＭＯＳトランジスタＰ３，Ｐ５はコンパレータＣＰおよびインバータＩ１に流れる電流を一定の値に制限して、消費電流を抑制する機能も有しているので、ＰＭＯＳトランジスタＰ３，Ｐ５が供給する電流値が大き過ぎるのは好ましくない。よって、当該電流値は負電圧生成回路の用途に応じて適切な値に設定することが望ましい。なお、ＰＭＯＳトランジスタＰ３，Ｐ５が供給する電流値の調整は、ＰＭＯＳトランジスタＰ３，Ｐ５のゲートに印加する電圧ＶCONの大きさを調整したり、ＰＭＯＳトランジスタＰ３，Ｐ５のチャネル幅サイズを調整することにより可能である。
【００３５】
以上のように本実施の形態によれば、第１分圧回路２１において、電源ＶDDと負電圧ＶNEGとの間をＮＭＯＳトランジスタＮ１，Ｎ２を用いて分圧することで検出用電位ＶDIVを得ているので、当該検出用電位ＶDIVは負電圧ＶNEGの変動に対して高速に応答する。また、コンパレータＣＰおよびインバータＩ１の応答速度は、電源ＶDDの電圧に依存せず、ＰＭＯＳトランジスタＰ３，Ｐ５が供給する電流値より決定される。従って、ディテクタ回路２およびそれを含む負電圧生成回路は、電源電圧が低い場合でも高速動作が可能である。従って、半導体装置の高速化および低消費電力化に寄与できる。
【００３６】
＜実施の形態２＞
実施の形態１では、第１分圧回路２１の分圧比と第２分圧回路３１の分圧比とが、互いに等しくなるようにした。その場合、負電圧生成回路が出力する負電圧ＶNEGは、電源ＶDDの電位に依存しない値になる。例えば実施の形態１では、第１分圧回路２１の分圧比と第２分圧回路３１の分圧比が共に１／２であるので、ＶNEG＝−ΔＶ×２となり、負電圧ＶNEGが電源ＶDDの電位に依存しない値であることが分かる。
【００３７】
それに対し実施の形態２では、第２分圧回路３１の抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とを互いに異なる値に設定して、負電圧ＶNEGが電源ＶDDの電位に依存して変化するようにする。
【００３８】
即ち本実施の形態では、第２分圧回路３１の分圧比を調整して、第１分圧回路２１の分圧比（１／２）と異ならしめる。ここでは、説明の簡単のため第１分圧回路２１の分圧比は１／２のままとするが、第１分圧回路２１の分圧比の設定値を調整してもよい。但し、第１分圧回路２１の分圧比を変更するには、ＮＭＯＳトランジスタＮ１，Ｎ２のチャネル幅サイズを変更する必要があるため、それよりも第２分圧回路３１の分圧比を調整する方が簡便である。
【００３９】
第２分圧回路３１の抵抗Ｒ１，Ｒ２の抵抗値をそれぞれｎ［Ω］，ｍ［Ω］（ｎ≠ｍ）とすると、第２分圧回路３１の出力電位ＶREF0は、
ＶREF0＝ＶDD×ｍ／（ｍ＋ｎ）＝ＶDD／２−ＶDD×（ｎ−ｍ）／（２ｎ＋２ｍ）
と表される。ＶREF＝ＶREF0−ΔＶの関係より、ディテクタ回路２の検出電位、即ち負電圧生成回路が出力する負電圧ＶNEGは、
ＶNEG＝（−ＶDD×（ｎ−ｍ）／（２ｎ＋２ｍ）−ΔＶ）×２
と表される。この式から分かるように、ｎ≠ｍのとき、負電圧ＶNEGは電源電位ＶDDに対する依存性を有する。
【００４０】
このとき、ｍ＜ｎと設定すると、負電圧ＶNEGは電源電位ＶDDに比例して深くなるように遷移する。これは、例えばＮＭＯＳトランジスタのウェル電位として負電圧ＶNEGを用いる場合に有効である。即ち、このＮＭＯＳトランジスタがＯＦＦ状態になってドレイン電圧が電源電位ＶDDとなった場合に、当該電源電位ＶDDが高くなるとリーク電流が増加してしまう。しかし、ウェル電位（負電圧ＶNEG）が電源電位ＶDDに比例して深くなるように遷移すれば、そのリーク電流が低減される。
【００４１】
また、ｍ＞ｎと設定すると、負電圧ＶNEGは電源電位ＶDDに比例して浅くなるように遷移する。例えば、電源電位ＶDDおよび負電圧ＶNEGの電位がトランジスタのソースドレイン間にかかる場合に、電源電位ＶDDが高くなっても電界を緩和でき、トランジスタの耐圧の信頼性を向上させることができる。
【００４２】
本実施の形態のように、第１分圧回路２１の分圧比と第２分圧回路３１の分圧比とが互いに異なるようにすることで、負電圧生成回路が出力する負電圧ＶNEGに、電源電位ＶDDに対する依存性を持たせることができる。従って、上記のように負電圧生成回路の用途に適した使用方法が可能になる。
【００４３】
＜実施の形態３＞
本実施の形態では、実施の形態１の負電圧生成回路に、不要な電流消費を抑制するための電流カット（遮断）機能を設ける。即ち、ディテクタ回路２の動作が不要な場合には、当該ディテクタ回路を流れる電流を遮断する「電流カットモード」に切替えて、ディテクタ回路２を休止状態にすることで、消費電力の低減を図る。
【００４４】
図２および図３は、実施の形態３に係る負電圧生成回路を説明するための図である。図２は、該負電圧生成回路が備える第１分圧回路２１の回路図であり、図３は該負電圧生成回路が備えるコンパレータ回路２２の回路図である。なお、本実施の形態に係る負電圧生成回路においては、第１分圧回路２１およびコンパレータ回路２２の構成以外は図１に示したものと同様であるので、ここでは第１分圧回路２１およびコンパレータ回路２２の構成の説明のみを行い、その他の要素についての説明は省略する。
【００４５】
第１分圧回路２１を、図１と同様に２つのＮＭＯＳトランジスタ（ＮＭＯＳトランジスタＮ１，Ｎ２）で構成する場合、当該第１分圧回路２１に電流カット機能を搭載させるには、例えば図２（ａ）のような構成にすればよい。即ち、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２に対して直列に、それらを流れる電流をカットするためのスイッチング素子としてのＰＭＯＳトランジスタＰ１２を設ける。
【００４６】
ＰＭＯＳトランジスタＰ１２のゲートには、ディテクタ回路２を電流カットモードにするための制御信号である電流カット信号ＳCUTが入力される。電流カット信号ＳCUTがＨレベルになれば、ＰＭＯＳトランジスタＰ１２はＯＦＦになり、第１分圧回路２１（ＮＭＯＳトランジスタＮ１，Ｎ２）を通して電源ＶDDから負電圧ＶNEGのノード（チャージポンプ回路１の出力端子）へと流れる電流が遮断される。
【００４７】
しかし、第１分圧回路２１をＮＭＯＳトランジスタで構成する場合、それ専用のＰウェル電位を与える必要があるため、当該Ｐウェルの分離が必要になる。その場合、当該ＰウェルのボトムをＮウェルで取り囲むため、比較的大きな形成面積が必要である。
【００４８】
そこで、第１分圧回路２１をＰＭＯＳトランジスタで構成してもよい。第１分圧回路２１をＰＭＯＳトランジスタで構成した場合、その専用のＮウェルのボトムは、Ｐウェルで取り囲む必要は無いので、形成面積の縮小化に寄与できる。ＰＭＯＳトランジスタで構成した第１分圧回路２１に、電流カット機能を設ける場合は、例えば図２（ｂ）のような構成にすればよい。
【００４９】
即ち、電源ＶDDと負電圧ＶNEGとの間を分圧する第１分圧回路２１をＰＭＯＳトランジスタＰ１３，Ｐ１４で構成し、両者の間にそれらを流れる電流をカットするためのスイッチング素子としてのＮＭＯＳトランジスタＮ１０を設ける。また、負電圧ＶNEG側に接続されたＰＭＯＳトランジスタＰ１４のウェル電位がフローティングになるのを防止するために、検出用電位ＶDIVを電源ＶDDに固定するためのＰＭＯＳトランジスタＰ１５を設ける。
【００５０】
ＮＭＯＳトランジスタＮ１０およびＰＭＯＳトランジスタＰ１５のゲートは、上記の電流カット信号ＳCUTをインバータＩ４で反転させた信号が入力される。電流カット信号ＳCUTがＨレベルになればその反転信号がＬレベルになるので、ＮＭＯＳトランジスタＮ１０がＯＦＦになって電源ＶDDから負電圧ＶNEGのノード（チャージポンプ回路１の出力端子）へと流れる電流が遮断される。またこのときＰＭＯＳトランジスタＰ１５はＯＮになり、ＰＭＯＳトランジスタＰ１４のウェル電位を検出用電位ＶDIVに固定する。
【００５１】
負電圧生成回路が、図２（ａ），（ｂ）のような電流カット機能を有する第１分圧回路２１を備えることにより、ディテクタ回路２の動作不要時の消費電流を削減することができる。負電圧生成回路を搭載するデバイスに低消費電カモードを設ける場合やデバイスの評価時など、ＶDDと負電圧ＶNEGとの間に流れる電流を除去したい場合に有効である。
【００５２】
また図３は、コンパレータ回路２２に電流カット機能を設けた場合の回路構成を示している。即ち、コンパレータＣＰに定電流を供給するＰＭＯＳトランジスタＰ３に直列に、ＰＭＯＳトランジスタＰ１６を設けることで、電流カットモード時に電源ＶDDから負電圧ＶNEGへコンパレータＣＰを通して流れる貫通電流を遮断できるようにする。さらに、カレントミラー回路を構成するＮＭＯＳトランジスタＮ３，Ｎ４のゲート電位を、電流カットモード時にグラウンドＧＮＤレベルに固定可能なように、ＮＭＯＳトランジスタＮ３に並列にＮＭＯＳトランジスタＮ１１を設ける。また、インバータＩ１の入力（即ち、コンパレータＣＰの出力ノード）を、電流カットモード時にＨレベルに固定可能なように、当該インバータＩ１の入力端と電源ＶDDとの間に接続するＰＭＯＳトランジスタＰ１７を設ける。
【００５３】
ＰＭＯＳトランジスタＰ１６およびＮＭＯＳトランジスタＮ１１には、上記の電流カット信号ＳCUTが入力され、ＰＭＯＳトランジスタＰ１７にはインバータＩ５を介して電流カット信号ＳCUTの反転信号が入力される。
【００５４】
当該電流カット信号ＳCUTがＨレベルになると、ＰＭＯＳトランジスタＰ１６がＯＦＦになり、コンパレータＣＰの貫通電流をカットする。それと共に、ＰＭＯＳトランジスタＰ１７がＯＮになり、インバータＩ１の入力をＨレベルに固定してインバータＩ１に流れる貫通電流を防止する（このとき検出信号ＳDETはＬレベルになるので、チャージポンプ回路１は非活性状態になる）。さらに、ＮＭＯＳトランジスタＮ１１がＯＮになり、ＮＭＯＳトランジスタＮ３，Ｎ４をＯＦＦにするので、ＰＭＯＳトランジスタＰ１７およびＮＭＯＳトランジスタＮ４を通して流れる貫通電流の発生も防止される。即ち、ＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジスタＰ１６，Ｐ１７、インバータＩ５は、コンパレータ回路２２を流れる貫通電流を遮断する貫通電流遮断回路を構成している。
【００５５】
図２の第１分圧回路２１に図３のコンパレータ回路２２を組み合わせてディテクタ回路２を構成すれば、電流カットモード時にディテクタ回路２全体の消費電流を遮断することができる。
【００５６】
＜実施の形態４＞
図１に示した負電圧生成回路の構成において、電源投入時の過渡状態において電源ＶDDの電位が充分に高くないとき、基準電位ＶREFはグラウンドＧＮＤの電位に近いままである。このとき、コンパレータＣＰのＰＭＯＳトランジスタＰ１，Ｐ２には電流が流れるが、ＮＭＯＳトランジスタＮ３，Ｎ４には電流が流れないという状態になり、コンパレータＣＰの出力はＨレベルとなる。その間、ディテクタ回路２はＬレベルの検出信号ＳDETを出力するので、チャージポンプ回路１は非活性のままである。その結果、チャージポンプ回路１の動作開始が遅れ、負電圧生成回路の起動時間が長くなってしまう。
【００５７】
そこで実施の形態４では、ディテクタ回路２が、電源の投入時の過渡状態に、チャージポンプ回路１を活性化する検出信号ＳDET（即ちＨレベルの検出信号ＳDET）を出力するように構成する。
【００５８】
図４は、本実施の形態に係る負電圧生成回路が備えるコンパレータ回路２２の構成を示す図である。なお、コンパレータ回路２２の構成以外は図１に示したものと同様であるので、ここではコンパレータ回路２２の構成のみを説明し、その他の要素の説明は省略する。
【００５９】
本実施の形態ではコンパレータＣＰの出力電圧ＶCの極性（Ｈレベル／Ｌレベル）を図４の如く、図１とは逆にしている。そして、ディテクタ回路２が出力する検出信号ＳDETの論理値が図１の構成と同じになるように、インバータＩ６を追加している。
【００６０】
図４のコンパレータ回路２２では、電源電圧が充分に高くない状態における検出信号ＳDETの論理値は、図１の構成と異なったものになる。即ち、上記のように、電源投入時の過渡状態において電源ＶDDの電位が充分に高くないとき、コンパレータＣＰのＰＭＯＳトランジスタＰ１，Ｐ２には電流は流れるが、ＮＭＯＳトランジスタＮ３，Ｎ４には電流が流れないという状態になる。このとき図４のコンパレータＣＰの出力電圧ＶCはＨレベルとなる。その間、ディテクタ回路２（インバータＩ３）からはＨレベルの検出信号ＳDETが出力されるので、チャージポンプ回路１は活性化される。つまり、電源投入後直ちにチャージポンプ回路１が活性化するので、負電圧生成回路の起動時間は短縮される。
【００６１】
なお、電源ＶDDが充分に高い値になると、ディテクタ回路２は通常のレベル検出動作を行う。このとき図４のコンパレータＣＰの出力電圧ＶCの極性は図１と逆であるが、ディテクタ回路２の出力段にインバータＩ６が追加されているため、当該ディテクタ回路２は図１と同様の動作を行うことになる。
【００６２】
本実施の形態によれば、電源投入後直ちにチャージポンプ回路１が活性化するので、負電圧生成回路の起動時間は短縮されるという効果が得られる。但し、図４のコンパレータＣＰの構成では、電源投入直後に各トランジスタ内に発生する電界が大きくなるので、耐圧の信頼性が劣化することが懸念される。よって、耐圧の信頼性を確保する必要がある場合には、電源ＶDDが充分高くなるまでチャージポンプ回路１を非活性にしておく図１の構成が望ましい。
【００６３】
＜実施の形態５＞
実施の形態５では、コンパレータＣＰの出力電圧ＶCを受けるインバータＩ１のしきい値が、当該電圧ＶCにおけるＨレベルの電位とＬレベルの電位との中間近傍になるように設定する。
【００６４】
図５は、本実施の形態に係る負電圧生成回路が備えるコンパレータ回路２２の構成を示す図である。図５の如く、インバータＩ１の電源ＶDD側に設けられるＰＭＯＳトランジスタＰ５をダイオード接続にしている。なお、コンパレータ回路２２の構成以外は図１に示したものと同様であるので、ここではコンパレータ回路２２の構成のみを説明し、その他の要素の説明は省略する。
【００６５】
コンパレータＣＰの出力電圧ＶCの電位は、グラウンドＧＮＤからＰＭＯＳトランジスタＰ２のソース電位の幅で動作する。即ち、検出用電位ＶDIVが基準電位ＶREFよりも大きいとき、電圧ＶCの電位はグラウンドＧＮＤとほぼ等しくなり、逆に、検出用電位ＶDIVが基準電位ＶREFよりも小さいときは、電圧ＶCの電位はＰＭＯＳトランジスタＰ２のソース電位とほぼ等しくなる。
【００６６】
そこで本実施の形態では、インバータＩ１の電源ＶDD側に、ダイオード接続されたＰＭＯＳトランジスタＰ５を設け、インバータＩ１のしきい値がＰＭＯＳトランジスタＰ２のソース電位とグラウンドＧＮＤの電位ＧＮＤの中間近傍になるように、ＰＭＯＳトランジスタＰ５のチャネル幅サイズを設定している。
【００６７】
本実施の形態のように、コンパレータＣＰの出力電圧ＶCを受けるインバータＩ１のしきい値を、当該電圧ＶCにおけるＨレベルの電位とＬレベルの電位との中間近傍に設定すれば、コンパレータＣＰの出力電圧ＶCの振幅のマージンが大きくなり、ディテクタ回路２の動作信頼性が向上する。
【００６８】
＜実施の形態６＞
図１の負電圧生成回路では、電源ＶDDが低い場合やディテクタ回路２が検出する負電圧ＶNEGが深い場合、検出用電位ＶDIVは低くなる。検出用電位ＶDIVが過度に低くなると、コンパレータＣＰの動作は不安定になる。そこで本実施の形態では、検出用電位ＶDIVが低い場合にも安定動作が可能な負電圧生成回路を提案する。
【００６９】
図６は、本実施の形態に係る負電圧生成回路の構成を示す図である。図６においては、図１に示したものと同様の要素に同一符号を付してある（チャージポンプ回路１の図示は省略）。同図の如く、第１分圧回路２１とコンパレータ回路２２との間にレベル変換回路２３を、また基準電圧生成回路３とコンパレータ回路２２との間にレベル変換回路３３をそれぞれ設けている。そのことを除いては、図１に示した負電圧生成回路と同様の構成である。
【００７０】
レベル変換回路２３およびレベル変換回路３３は、それぞれ検出用電位ＶDIVおよび基準電位ＶREFを特定レベルに上昇させる。即ち、図６の負電圧生成回路では、コンパレータ回路２２には検出用電位ＶDIVのレベルを上昇した電位ＶＳDIVと、基準電位ＶREFのレベルを上昇した電位ＶＳREFとが入力される。
【００７１】
従って、電源ＶDDが低い場合やディテクタ回路２が検出する負電圧ＶNEGが深い場合であっても、コンパレータＣＰにはある程度の大きさの信号が入力されるので安定動作が可能である。よって、コンパレータ回路２２（ディテクタ回路２）の応答性が向上する。
【００７２】
また、図６の如くコンパレータ回路２２の前段にレベル変換回路２３，３３を設けた場合、コンパレータ回路２２を図７のように構成することもできる。即ち、コンパレータＣＰの入力段である差動対をＮＭＯＳトランジスタＮ１２，Ｐ１３で構成し、負荷であるカレントミラー回路をＰＭＯＳトランジスタＰ１８，Ｐ１９で構成し、当該コンパレータＣＰに流れる電流を抑制する定電流源をＮＭＯＳトランジスタＮ１４で構成してもよい（キャパシタＣ２は、基準電位ＶＳREFを安定させるためのものである）。
【００７３】
またこの場合、コンパレータＣＰの出力電圧ＶCを受けるインバータＩ１（ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ５）に定電流を流すための低電流源を、図７のようにＮＭＯＳトランジスタＮ１５で構成する。それにより、ＮＭＯＳトランジスタＮ１４とＮＭＯＳトランジスタＮ１５とで、ゲートに加える電圧ＶCONを共通にできる。
【００７４】
＜実施の形態７＞
本発明において、基準電圧生成回路３が出力する基準電位ＶREFは、微小な電流を用いて生成されるため、ノイズの影響を受けやすい。そこで本実施の形態では、図８の如く、基準電位ＶREFのノード（基準電圧生成回路３とディテクタ回路２との間）に、抵抗Ｒ３およびコンデンサＣ３で構成されたノイズフィルタ回路４を設ける。そのことを除いては、図１に示した負電圧生成回路と同様である。
【００７５】
本実施の形態では、ディテクタ回路２のコンパレータＣＰにはノイズフィルタ回路４によってノイズが除去された基準電位ＶREFが入力される。よって、ディテクタ回路２の出力する検出信号ＳDETがノイズの影響で不要に変動する誤動作が防止され、ディテクタ回路２の安定した動作が可能になる。特に、ディテクタ回路２の感度が高い場合に有効である。
【００７６】
＜実施の形態８＞
本発明の負電圧生成回路において、チャージポンプ回路１による給電時（活性時）や半導体装置による電流消費時に、負電圧ＶNEG電位にノイズが生じる場合がある。そこで本実施の形態では、図９の如く、負電圧ＶNEGのノード（チャージポンプ回路１（負図示）とディテクタ回路２との間）に、抵抗Ｒ４およびコンデンサＣ４で構成されたノイズフィルタ回路５を設ける。そのことを除いては、図１に示した負電圧生成回路と同様である。
【００７７】
本実施の形態では、ディテクタ回路２の第１分圧回路２１にはノイズフィルタ回路５によってノイズが除去された負電圧ＶNEGが入力される。その結果、第１分圧回路２１が出力する検出用電位ＶDIVのノイズが抑制される。従って、ディテクタ回路２の出力する検出信号ＳDETがノイズの影響で不要に変動する誤動作が防止され、ディテクタ回路２の安定した動作が可能になる。特に、ディテクタ回路２の感度が高い場合に有効である。
【００７８】
また、本実施の形態に実施の形態７を組み合わせることも可能である。即ち、本発明の負電圧生成回路に、図８に示した基準電位ＶREFのノイズを除去するノイズフィルタ回路４と、図９に示した負電圧ＶNEGのノイズを除去するノイズフィルタ回路５との両方を設けてもよい。ディテクタ回路２に入力される基準電位ＶREFと負電圧ＶNEGの両方のノイズが除去されるので、ディテクタ回路２はさらに安定した動作が可能になる。
【００７９】
＜実施の形態９＞
以上の実施の形態においては、第１分圧回路２１における検出用電位ＶDIVの生成は、電源ＶDDと負電圧ＶNEGとの間をＮＭＯＳトランジスタＮ１，Ｎ２を用いて分圧することにより行われていた。実施の形態９においては、それをＭＯＳトランジスタ以外の素子を用いて行う変形例を示す。
【００８０】
例えば図１０は、第１分圧回路２１を、キャパシタＣ１１，Ｃ１２で構成した例を示す図である。即ち、この第１分圧回路２１においては、電源ＶDDと負電圧ＶNEGとの間をキャパシタＣ１１とキャパシタＣ１２とで分圧することにより検出用電位ＶDIVが生成される。この場合も、キャパシタＣ１１，Ｃ１２による容量結合（カップリング）の効果により、負電圧ＶNEGが変化すると検出用電位ＶDIVはそれに応じて素早く変化する。従って、従来のディテクタ回路よりも優れた高速応答性という、実施の形態１と同様の効果が得られる。
【００８１】
一方、図１１は、第１分圧回路２１を、抵抗Ｒ１１，Ｒ１２で構成した例を示す図である。即ち、この第１分圧回路２１においては、電源ＶDDと負電圧ＶNEGとの間を抵抗Ｒ１１と抵抗Ｒ１２とで分圧することにより検出用電位ＶDIVが生成される。この場合は、上記のカップリングの効果は得られないため、実施の形態１のような高速応答性は無いが、第１分圧回路２１を流れる貫通電流を小さく抑えることができ、低消費電力化を図ることができる。
【００８２】
また本発明者等が行ったＳＰＩＣＥ（Simulation Program With Integrated Circuit Emphasis）によるシミュレーションの結果によれば、図１に示したＮＭＯＳトランジスタＮ１，Ｎ２を用いた第１分圧回路２１の場合、貫通電流の変動は、製造プロセスの変動に起因するものも含めて約４００〜５００％になる（例えば、１μＡ〜５μＡの範囲で変動する）。それに対し、抵抗Ｒ１１，Ｒ１２としてゲート電極材と同じポリシリコンを用いた図１１の第１分圧回路２１を使用した場合、それが２０％程度に抑えられる（例えば、１μＡ〜１．２μＡの範囲で変動する）。つまり図１１の第１分圧回路２１によれば、実施の形態１のような高速応答性は期待できないものの、低消費電力による動作を安定して実現できる。
【００８３】
また図１２に示すように、キャパシタＣ１１，Ｃ１２にそれぞれ並列に抵抗Ｒ１１，Ｒ１２を接続させて、第１分圧回路２１を構成してもよい。この場合、キャパシタＣ１１，Ｃ１２によるカップリングの効果が得られると共に、抵抗Ｒ１１，Ｒ１２により貫通電流の変動が抑制される。即ち、図１２の第１分圧回路２１によれば、優れた高速応答性と安定した低消費電力での動作の両方を実現することができる。但し、抵抗Ｒ１１，Ｒ１２に使用されるポリシリコン抵抗の形成面積が大きくなると、その寄生容量を無視できなくなり、キャパシタＣ１１，Ｃ１２によるカップリングの効果を最大限に発揮できなくなる場合もある点に留意すべきである。
【００８４】
つまり第１分圧回路２１を構成する素子としては、その用途に応じ、高速応答性、消費電流の大きさおよび安定性、形成面積のどれに重点を置くかによって、ＭＯＳトランジスタ、キャパシタ、抵抗、およびそれらの組み合わせ、を使い分ければよい。また特に、図１の第１分圧回路２１のようにＭＯＳトランジスタを使用したものは、高速応答性、消費電流の大きさおよび安定性、形成面積のいずれにおいても優れており、トータル的には最も有効であると考えられる。
【００８５】
なお、図１に示した負電圧生成回路において、電源ＶDDとグラウンドＧＮＤとの間を分圧して電位ＶREF0を生成する第２分圧回路３１は、抵抗Ｒ１，Ｒ２により構成されているが、それも第１分圧回路２１と同様にＭＯＳトランジスタや抵抗、キャパシタなどを用いて構成することもできる。しかし図１の負電圧生成回路においては電位ＶREF0を素早く変化させる必要性は乏しいため、第２分圧回路３１としては、図１の如く抵抗Ｒ１，Ｒ２で構成して低消費電力化を図ることが望ましい。
【００８６】
＜実施の形態１０＞
先に述べたように、負電圧生成回路のアプリケーションとしては、ＤＲＡＭセルのトランスファゲートにＰＭＯＳトランジスタを用いた半導体装置がある。本実施の形態では、本発明に係る負電圧生成回路およびＤＲＡＭセルを有する半導体装置（ＤＲＡＭ装置）、特にＤＲＡＭセルのトランスファゲートの制御電極が接続するワード線を駆動するための駆動回路（ワード線ドライバ）について説明する。
【００８７】
図１３は、ＰＭＯＳトランジスタをトランスファゲートに用いたＤＲＡＭセルおよびそれを駆動するための従来の一般的なワード線ドライバの回路図である。同図の如く、このワード線ドライバは、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１で構成されたインバータ回路である。ＰＭＯＳトランジスタＰ２１はワード線ＷＬと電源ＶPPとの間に接続し、ＮＭＯＳトランジスタＮ２１はワード線ＷＬと負電圧ＶNEGのノードとの間に接続する。ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１のゲート電極には、共に所定の制御信号ＣＳが入力される。
【００８８】
図１３の如く、ワード線ＷＬには、ＤＲＡＭセルＭＣ内のトランスファゲートＴＧ（ＰＭＯＳトランジスタ）の制御電極（ゲート電極）が接続する。当該ＤＲＡＭセルＭＣにおいては、トランスファゲートＴＧのソース／ドレイン電極の一方はビット線ＢＬに接続し、他方はデータに対応する電圧を保持するキャパシタＣに接続する。キャパシタＣの他端は所定の電源ＶＣＰに接続する。ここで、電源ＶCPの電位を「ＶCP」とし、上で示した通常の電源ＶDD（主電源）の電位を「ＶDD」とすると、通常、０≦ＶCP≦ＶDDとなるように設定される。
【００８９】
図１３のワード線ドライバは、制御信号ＣＳに基づいて、ＤＲＡＭセルＭＣのトランスファゲートＴＧをＯＮさせるときには負電圧ＶNEGの電位（ＤＲＡＭセルＭＣから充分大きな振幅の振幅のＬ（Low）レベル信号を取り出すことができる電位）をワード線ＷＬに供給し、ＯＦＦにするときは電源ＶPPの電位（ＤＲＡＭセルＭＣのデータのリークを防止するための電位）をワード線ＷＬに供給する。通常、電源ＶPPは、上で示した通常の電源ＶDD（主電源）と同じか、それよりも高い電圧のものである。
【００９０】
図１３の如く、従来のワード線ドライバにおいては、ＰＭＯＳトランジスタＰ２１のバックゲートは電源ＶPPに接続し、ＮＭＯＳトランジスタＮ２１のバックゲートはグラウンドＧＮＤに接続している。このワード線ドライバおよびＤＲＡＭセルＭＣの断面図を図１４に示す。
【００９１】
図１４の如く、このワード線ドライバはＰ型の半導体基板（Ｐ型基板）４０が形成される。Ｐ型基板４０には、グラウンドＧＮＤに接続するＰ型の基板コンタクト領域４１が形成されており、それによりＰ型基板４０の電位はグラウンドＧＮＤの電位に固定される。
【００９２】
ＰＭＯＳトランジスタＰ２１はＮウェル５１に形成され、Ｎウェル５１の上に形成されたゲート電極５２と、その両脇に形成されたＰ型のソース領域５３およびドレイン領域５４とを備える。ソース領域５３は電源ＶPPに接続し、ドレイン領域５４はワード線ＷＬに接続する。またＮウェル５１には、電源ＶPPに接続するＮ型のウェルコンタクト領域５５が形成されており、それによりＮウェル５１（即ち、ＰＭＯＳトランジスタＰ２１のバックゲート）は電源ＶPPに電気的に接続される。
【００９３】
また、ＮＭＯＳトランジスタＮ２１は、Ｐ型基板４０上に形成されたゲート電極５２と、その両脇に形成されたＮ型のソース領域６３およびドレイン領域６４とを備える。ソース領域６３には負電圧ＶNEGが供給され、ドレイン領域６４はワード線ＷＬに接続する。上記のように、Ｐ型基板４０（即ち、ＮＭＯＳトランジスタＮ２１のバックゲート）は、グラウンドＧＮＤに接続している。
【００９４】
図１４に示すように、ＤＲＡＭセルＭＣもまたＰ型基板４０に形成されている。ＤＲＡＭセルＭＣのトランスファゲートＴＧは、Ｎウェル８１内に形成され、Ｎウェル８１の上に形成された制御電極（ゲート電極）８２と、その両脇に形成されたＰ型のソース／ドレイン領域８３，８４とを備える。また、キャパシタＣは、ソース／ドレイン領域８４に接続するＰ型の不純物領域８５を下部電極としており、当該不純物領域８５とその表面上に誘電体膜を介して形成された上部電極８６とによって構成される。またＮウェル８１には、電源ＶDDに接続するＮ型のウェルコンタクト領域８７が形成されており、それによりＮウェル８１（即ち、トランスファゲートＴＧのバックゲート）は電源ＶPPに電気的に接続される。なお、図１４の例では、上部電極８６の一部は、分離絶縁膜８８が配設されるトレンチ分離の上部に入り込んでおり、それによってキャパシタＣの有効面積を大きくすることで容量の増大を図っている。
【００９５】
図１４のような従来のワード線ドライバでは、負電圧ＶNEGが深くなると、基板コンタクト領域４１、Ｐ型基板４０、ソース領域６３を通して、グラウンドＧＮＤから負電圧ＶNEGのノードへと電流が流れる。このとき負電圧ＶNEGの電位はビルトインポテンシャル（Φｂｉ≒−０．５Ｖ）に固定され、それよりも深くならない。よってこの場合には負電圧ＶNEGを生成する負電圧生成回路にはディテクタ回路を設ける必要はない。しかし、グラウンドＧＮＤから負電圧ＶNEGのノードへ流れる電流のため、ワード線ドライバの消費電力は大きい。
【００９６】
近年、モバイル機器の普及により、それに搭載されるＤＲＡＭ装置の低消費電力化の要求が高まっている。図１５は、本実施の形態に係るワード線ドライバおよびＤＲＡＭセルの回路図であり、図１６はその断面図である。これらの図において、図１３および図１４に示したものと同様の機能を有する要素には、それと同一の符号を付してある。
【００９７】
図１５の如く、本実施の形態に係るワード線ドライバにおいては、ＮＭＯＳトランジスタＮ２１のバックゲートは負電圧ＶNEGに接続している。それ以外の回路構成は図１３と同様である。また、その動作も図１３のワード線ドライバと同様であり、制御信号ＣＳに基づいて、ＤＲＡＭセルＭＣのトランスファゲートＴＧをＯＮさせるときには負電圧ＶNEGの電位をワード線ＷＬに供給し、ＯＦＦにするときは電源ＶPPの電位をワード線ＷＬに供給するよう動作する。
【００９８】
また図１６のように、本実施の形態のワード線ドライバもＰ型基板４０に形成される。Ｐ型基板４０にはグラウンドＧＮＤに接続するＰ型の基板コンタクト領域４１が形成されており、それによりＰ型基板４０の電位はグラウンドＧＮＤの電位に固定される。
【００９９】
ＰＭＯＳトランジスタＰ２１の構成は、図１４と同様である。即ち、ＰＭＯＳトランジスタＰ２１は、Ｎウェル５１上のゲート電極５２と、その両脇のソース領域５３およびドレイン領域５４とを備える。ソース領域５３は電源ＶPPに接続し、ドレイン領域５４はワード線ＷＬに接続する。Ｎウェル５１（即ち、ＰＭＯＳトランジスタＰ２１のバックゲート）は、ウェルコンタクト領域５５を介して電源ＶPPに接続する。
【０１００】
一方、ＮＭＯＳトランジスタＮ２１は、図１４とは異なり、Ｎ型のボトムＮウェル６０内のＰウェル６１に形成されており、いわゆる「トリプルウェル」構造を有している。本実施の形態では、ボトムＮウェル６０はＮウェル５１と一体的に形成されている。よって、ボトムＮウェル６０の電位は、Ｎウェル５１と同じく電源ＶPPの電位である。
【０１０１】
ＮＭＯＳトランジスタＮ２１は、Ｐウェル６１上のゲート電極６２と、その両脇のソース領域６３およびドレイン領域６４とを備える。ソース領域６３には負電圧ＶNEGが供給され、ドレイン領域６４はワード線ＷＬに接続する。Ｐウェル６１（トランジスタＮ２１のバックゲート）には、Ｐ型のウェルコンタクト領域６５を介して負電圧ＶNEGが印加される。
【０１０２】
図１６の構成では、ボトムＮウェル６０によって、グラウンドＧＮＤ電位のＰ型基板４０と負電圧VNEG電位のＰウェル６１（負電圧ＶNEG）とが電気的に分離される。従って、グラウンドＧＮＤと負電圧ＶNEGのノードとの間に電流は流れず、図１４のワード線ドライバよりも消費電流が少なくなるので、ＤＲＡＭ装置の低消費電力化に寄与できる。但し、トリプルウェル構造は、形成面積が大きくなる可能性がある点に留意すべきである。
【０１０３】
またこの場合には、負電圧ＶNEGの電位は、ビルトインポテンシャルよりも深くなり得るため、本発明に係るディテクタ回路２を備える負電圧生成回路を用いて負電圧ＶNEGの変動を抑制することが有効である。ディテクタ回路２を備える負電圧生成回路を採用することにより、負電圧ＶNEGのレベルを任意に設定できると共に、その変動を素早く検出できるため安定した負電圧ＶNEGを供給することができる。特に、実施の形態３に示した電流カット機能を有するディテクタ回路２と併用すれば、ＤＲＡＭ装置の低消費電力化をさらに図ることができる。
【０１０４】
また、図１６のようにワード線ドライバのＮＭＯＳトランジスタＮ２１をトリプルウェル構造とする場合には、それに負電圧ＶNEGを供給する負電圧生成回路が備える第１分圧回路２１（図１７）のＮＭＯＳトランジスタＮ１，Ｎ２もまた、トリプルウェル構造にするとよい。
【０１０５】
図１８に、トリプルウェル構造を採用した第１分圧回路２１の断面図を示す。同図の如く、ＮＭＯＳトランジスタＮ１，Ｎ２は、Ｐ型基板４０内に形成されたボトムＮウェル７０内のＰウェル１７１，２７１にそれぞれ形成される。ボトムＮウェル７０は、ウェルコンタクト領域７１を通して電源ＶDDに接続する。
【０１０６】
ＮＭＯＳトランジスタＮ１は、Ｐウェル１７１の上のゲート電極１７２と、その両脇のソース領域１７３およびドレイン領域１７４とを備え、ＮＭＯＳトランジスタＮ２は、Ｐウェル２７１の上のゲート電極２７２と、その両脇のソース領域２７３およびドレイン領域２７４とを備える。また、Ｐウェル１７１，２７１には、それぞれＮＭＯＳトランジスタＮ１、Ｎ２のバックゲート端子であるウェルコンタクト領域１７５，２７５が形成される。
【０１０７】
図１６および図１８のように、第１分圧回路２１のＮＭＯＳトランジスタＮ１，Ｎ２と、ワード線ドライバのＮＭＯＳトランジスタＮ２１とを同様のトリプルウェル構造にすることにより、それらを同一の製造工程で並行して形成できるようになるため、トリプルウェル構造を採用することに伴うＤＲＡＭ装置の製造プロセスの複雑化を最小限に抑えることができる。
【０１０８】
また本実施の形態では、第１分圧回路２１をＭＯＳトランジスタにより構成した例を示したが、図１０〜図１２に示したように、キャパシタ、抵抗などを用いて形成した第１分圧回路２１を使用してもよい。
【０１０９】
なお、正の電源ＶDDの電位の絶対値と、負電圧ＶNEGの電位の絶対値との関係は、正の電源ＶDDの電位の絶対値の方が大きいことが望ましい。その場合、図１に示したディテクタ回路２の第１分圧回路２１が出力する検出用電位ＶDIVは正の電位となる。例えば電源ＶDDの電位が１．０〜１．５Ｖであれば、負電圧ＶNEGの電位は−０．３〜−０．８程度とするとよい。
【図面の簡単な説明】
【０１１０】
【図１】実施の形態１に係る負電圧生成回路の構成を示す図である。
【図２】実施の形態３に係る負電圧生成回路を説明するための図である。
【図３】実施の形態３に係る負電圧生成回路を説明するための図である。
【図４】実施の形態４に係る負電圧生成回路が備えるコンパレータ回路の構成を示す図である。
【図５】実施の形態５に係る負電圧生成回路が備えるコンパレータ回路の構成を示す図である。
【図６】実施の形態６に係る負電圧生成回路の構成を示す図である。
【図７】実施の形態６に係る負電圧生成回路が備えるコンパレータ回路の変形例を示す図である。
【図８】実施の形態７に係る負電圧生成回路の構成を示す図である。
【図９】実施の形態８に係る負電圧生成回路の構成を示す図である。
【図１０】実施の形態９に係る第１分圧回路の構成を示す図である。
【図１１】実施の形態９に係る第１分圧回路の構成を示す図である。
【図１２】実施の形態９に係る第１分圧回路の構成を示す図である。
【図１３】従来のワード線ドライバおよびＤＲＡＭセルの回路図である。
【図１４】従来のワード線ドライバおよびＤＲＡＭセルの断面図である。
【図１５】実施の形態１０に係るワード線ドライバおよびＤＲＡＭセルの回路図である。
【図１６】実施の形態１０に係るワード線ドライバおよびＤＲＡＭセルの断面図である。
【図１７】実施の形態１０に係る第１分圧回路の回路図である。
【図１８】実施の形態１０に係る第１分圧回路の断面図である。
【符号の説明】
【０１１１】
１  チャージポンプ回路、２  ディテクタ回路、３  基準電圧生成回路、４  ノイズフィルタ回路、５  ノイズフィルタ回路、２１  第１分圧回路、２２  コンパレータ回路、２３  レベル変換回路、３１  第２分圧回路、３２  バッファ回路、３３  レベル変換回路、ＣＰ  コンパレータ、ＧＮＤ  グラウンド、Ｉ１〜Ｉ６  インバータ、ＶDD  電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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