(57)【要約】【課題】  Ｂモード故障とシリサイド未形成による動作不良の双方を解消した半導体装置を提供する。【解決手段】  素子分離領域により画成された第１および第２の素子領域を有する基板と、前記第１の素子領域に形成された第１のポリシリコンゲート電極を有する第１の電界効果トランジスタと、前記第２の素子領域に形成された第２のポリシリコンゲート電極を有する第２の電界効果トランジスタと、前記第1のポリシリコンゲート電極と前記第２のポリシリコンゲート電極とを結んで前記素子分離領域上を延在するポリシリコンパターンと、前記第1のポリシリコンゲート電極の表面および前記第２のポリシリコンゲート電極の表面、さらに前記ポリシリコンパターンの表面に形成され、前記第1のポリシリコンゲート電極から前記第2のポリシリコンゲート電極まで、前記ポリシリコンパターン上を延在するシリサイド層とよりなる半導体装置において、前記シリサイド層は前記ポリシリコンパターン上において層厚が増大した厚膜部を含み、前記厚膜部では、前記シリサイド層の表面が上方に突出する。【選択図】  図８
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【特許請求の範囲】
【請求項１】
素子分離領域により画成された第１および第２の素子領域を有する基板と、
前記第１の素子領域に形成された第１のポリシリコンゲート電極を有する第１の電界効果トランジスタと、
前記第２の素子領域に形成された第２のポリシリコンゲート電極を有する第２の電界効果トランジスタと、
前記第1のポリシリコンゲート電極と前記第２のポリシリコンゲート電極とを結んで前記素子分離領域上を延在するポリシリコンパターンと、
前記第1のポリシリコンゲート電極の表面および前記第２のポリシリコンゲート電極の表面、さらに前記ポリシリコンパターンの表面に形成され、前記第1のポリシリコンゲート電極から前記第2のポリシリコンゲート電極まで、前記ポリシリコンパターン上を延在するシリサイド層とよりなる半導体装置であって、
前記シリサイド層は前記ポリシリコンパターン上において層厚が増大した厚膜部を含み、前記厚膜部では、前記シリサイド層の表面が上方に突出していることを特徴とする半導体装置。
【請求項２】
前記シリサイド層は、前記増膜部以外では２４ｎｍ以下の膜厚を有し、前記増膜部以外では３０ｎｍ以上の膜厚を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シリサイド層は、コバルトシリサイドよりなることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
素子分離領域により画成された素子領域を有する基板と、
前記素子領域に形成されたポリシリコンゲート電極を有する電界効果トランジスタと、
前記ポリシリコンゲート電極より延出し、前記素子分離領域上を延在するポリシリコンパターンと、
前記ポリシリコンゲート電極の表面および前記ポリシリコンパターンの表面に形成され、前記ポリシリコンゲート電極から前記ポリシリコンパターン上を延在するシリサイド層とよりなる半導体装置であって、
前記シリサイド層は前記ポリシリコンパターン上において層厚が増大した厚膜部を有し、前記厚膜部では、前記シリサイド層の表面が上方に突出していることを特徴とする半導体装置。
【請求項５】
素子分離領域により画成された素子領域を有する基板上に、前記素子領域に対応して電界効果トランジスタを、前記電界効果トランジスタのポリシリコンゲート電極から前記素子分離領域上を延在するポリシリコンパターンが延出するように形成する工程と、
前記基板上に、前記ゲート電極および前記ポリシリコンパターンを覆うように金属膜を堆積する工程と、
前記金属膜上に、前記ポリシリコンパターンのうち、前記素子分離領域上を延在する部分を覆うようにマスクパターンを形成する工程と、
前記金属膜を、前記マスクパターンをマスクにエッチングし、前記金属膜の膜厚を、前記マスクパターンにより覆われていない部分において減少させる工程と、
前記マスクパターンを除去した後、熱処理し、前記ゲート電極表面および前記ポリシリコンパターンの表面にシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記金属膜をエッチングする工程は、前記金属膜を、前記ポリシリコンゲート電極上において、８ｎｍ以下の厚さになるまでエッチングすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記金属膜を堆積する工程は、前記金属膜を１０ｎｍ以上の厚さに形成することを特徴とする請求項５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にポリシリコン配線を有する半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ素子は一般に、共通の半導体基板上に形成されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとよりなり、それぞれのポリシリコンゲート電極を相互に接続した構成を有している。
【０００３】
このような構成のＣＭＯＳ素子では、ｐチャネルＭＯＳトランジスタのゲート電極とｎチャネルＭＯＳトランジスタのゲート電極とが、仕事関数がほぼ等しいｐ型あるいはｎ型のポリシリコンで形成されるため、ｐチャネルＭＯＳトランジスタのしきい値特性をｎチャネルＭＯＳトランジスタのしきい値特性に略等しく設定できる好ましい特徴が得られる。
【特許文献１】特開平１０−１２７４５号公報
【特許文献２】特開平１０−７４８４６号公報
【特許文献３】特開平１１−２６７６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
最近の高速あるいは超高速ＣＭＯＳ素子では、かかるＣＭＯＳ素子を構成するｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタの微細化に伴い、ゲート絶縁膜の膜厚をスケーリング則に従って、２ｎｍあるいはそれ以下に減少させている。
【０００５】
一方、このような高速あるいは超高速ＣＭＯＳ素子では、ゲート抵抗を低減し、さらにソース・ドレイン領域のコンタクト抵抗を低減させるため、ポリシリコンゲート電極表面およびソース領域・ドレイン領域の表面に低抵抗シリサイド層を形成することが行われている。このようなシリサイド層は、さらにｐチャネルＭＯＳトランジスタのゲート電極とｎチャネルＭＯＳトランジスタのゲート電極とを接続するポリシリコンパターン上にも形成される。このようなシリサイド層は一般に、シリコン基板上にポリシリコンゲート電極およびソース領域・ドレイン領域上を覆うように金属膜を堆積し、この金属膜を、前記ゲート電極を形成するポリシリコンパターンおよびソース・ドレイン領域を形成するシリコン基板表面部分と反応させてシリサイドを形成する、いわゆるサリサイドプロセスにより形成される。
【０００６】
図１（Ａ）および（Ｂ）は、このような従来のＣＭＯＳ素子１０の構成を示す。ただし図１（Ａ）は前記ＣＭＯＳ素子１０の平面図を、また図１（Ｂ）は断面図を示す。
【０００７】
図１（Ａ），（Ｂ）を参照するに、前記ＣＭＯＳ素子１０はシリコン基板１１上に形成されており、前記シリコン基板１１上には素子分離構造１２によりｐチャネルＭＯＳトランジスタ１０Ａの素子領域１１ＡとｎチャネルＭＯＳトランジスタ１０Ｂの素子領域１１Ｂとが形成されている。
【０００８】
前記ｐチャネルＭＯＳトランジスタ１０Ａは前記素子領域１１Ａ中において前記シリコン基板１１上にゲート絶縁膜１３Ａを介して形成されたゲート電極１４Ａを含み、前記ゲート電極１４Ａ上にはシリサイド層１４ａが形成されている。さらに前記素子領域１１Ａにおいては前記シリコン基板１１中、前記ゲート電極１４Ａの両側にｐ型拡散領域１１ａ，１１ｂが形成されており、前記ｐ型拡散領域１１ａ，１１ｂの表面にはシリサイド層１１ｃ，１１ｄが形成されている。
【０００９】
同様に前記ｎチャネルＭＯＳトランジスタ１０Ｂは前記素子領域１１Ｂ中において前記シリコン基板１１上にゲート絶縁膜１３Ｂを介して形成されたゲート電極１４Ｂを含み、前記ゲート電極１４Ｂ上にはシリサイド層１４ｂが形成されている。さらに前記素子領域１１Ｂにおいては前記シリコン基板１１中、前記ゲート電極１４Ｂの両側にｎ型拡散領域１１ｅ，１１ｆが形成されており、前記ｐ型拡散領域１１ｅ，１１ｆの表面にはシリサイド層１１ｇ，１１ｈが形成されている。
【００１０】
図１（Ａ）の平面図よりわかるように前記ゲート電極１４Ａおよびゲート電極１４Ｂは前記素子分離構造１２上を延在するポリシリコンパターン１４Ｃにより結合され、前記ポリシリコンパターン１４Ｃ上には、前記シリサイド層１４ａおよび１４ｂに連続するシリサイド層１４ｃが形成されている。前記ゲート電極１４Ａはｐ型に、前記ゲート電極１４Ｂはｎ型にドープされており、一方前記ポリシリコンパターン１４Ｃは、前記ゲート電極１４Ａに接続される部分およびゲート電極１４Ｂに接続される部分を除くと、非ドープとなっている。
【００１１】
図１（Ｂ）の断面図では、さらに前記基板１１上に前記ゲート電極１４Ａ，１４Ｂおよびポリシリコンパターン１４Ｃを覆うように層間絶縁膜１５が形成され、前記層間絶縁膜１５中には前記シリサイド層１１ｃ，１１ｄおよびシリサイド層１１ｇ、１１ｈを介して前記拡散領域１１ａ，１１ｂおよび１１ｅ，１１ｆにコンタクトするコンタクトプラグ１６Ａ，１６Ｂ，１６Ｃ，１６Ｄが形成されている。
【００１２】
一方、このようなＣＭＯＳ素子において動作速度を向上させるためｐチャネルＭＯＳトランジスタ１０ＡあるいはｎチャネルＭＯＳトランジスタ１０Ｂのゲート長を減少させた場合、先にも述べたようにゲート絶縁膜１３Ａ，１３Ｂの膜厚を、ゲート長に対応して減少させる必要があるが、これに伴ってゲート電極１３Ａ，１３Ｂの厚さ、したがって高さも低減され、その結果、前記ゲート電極１４Ａにおいてはシリサイド層１４ａの形成時に堆積された金属膜とゲート絶縁膜１３Ａとが接近し、また前記ゲート電極１４Ｂにおいてはシリサイド層１４ｂの形成時に堆積された金属膜とゲート絶縁膜１３Ｂとが接近してしまう。このような場合、金属膜からゲート絶縁膜１３Ａあるいは１３Ｂに金属元素が拡散し、ゲート絶縁膜１３Ａあるいは１３Ｂ中において欠陥が形成される。またこのようなゲート絶縁膜１３Ａあるいは１３Ｂ中の欠陥に起因して、ゲートリーク電流が増大し、半導体素子の寿命が短縮されるいわゆるＢモード故障の発生率が増大してしまう。
【００１３】
このようなＢモード故障を回避すべく、サリサイドプロセスにおいて前記シリサイド層の形成時に堆積される金属膜の膜厚を低減することも考えられるが、このような構成では、図２（Ａ），（Ｂ）に示すようにシリサイドが形成されないシリサイド未形成領域１４ｘが局所的に生じることがある。ただし図２（Ａ），（Ｂ）中、先に説明した部分には同一の参照符号を付している。
【００１４】
このようなシリサイド未形成領域１４ｘが、ｐ型あるいはｎ型に高濃度ドープされ数十Ω／□程度のシート抵抗を有するポリシリコンゲート電極１４Ａあるいは１４Ｂ上、あるいはその近傍において発生した場合には、電流はこのようなシリサイド未形成領域１４ｘを迂回して、ゲート電極１４Ａあるいは１４Ｂを構成するポリシリコンパターン中を流れるため、特に断線や著しい抵抗の増大などの深刻な問題は生じないが、シリサイド未形成領域１４ｘの形成が素子分離構造１２上を延在する非ドープポリシリコンパターン１４Ｃ上において生じた場合には、シリサイド層１４ｃの下のポリシリコン層は数ＭΩ／□程度の非常に大きなシート抵抗を有するため、電流の迂回路は形成されず、断線や深刻な抵抗増加の問題が生じる。
【００１５】
これに対し前記特許文献１は、図２（Ａ），（Ｂ）の問題を回避するため、サリサイドプロセスで形成されたチタンシリサイド層の厚さが、非ドープポリシリコンパターンとｐ型あるいはｎ型にドープされたポリシリコンパターンとで異なる現象を利用し、非ドープポリシリコンパターン上におけるシリサイド層の膜厚をｐ型あるいはｎ型ポリシリコンパターン上におけるシリサイド層の膜厚よりも増大させる技術を記載している。
【００１６】
図３は、上記特許文献１によるポリシリコンパターンの構成を示す。
【００１７】
図３を参照するに、シリコン基板１上には素子分離絶縁膜２により素子領域１Ａ，１Ｂが形成されており、前記シリコン基板１上にはさらに図示されていないゲート絶縁膜を介してポリシリコンパターン３が、前記素子領域１Ａから素子領域１Ｂまで、素子分離絶縁膜２上を延在している。前記ポリシリコンパターン３は、前記素子領域１Ａ上ではｐ型あるいはｎ型に、また素子領域１Ｂでは逆の導電型にドープされている。一方、前記素子分離絶縁膜２上においては、前記ポリシリコンパターン３はドープされていない。
【００１８】
このようなポリシリコンパターン３上にサリサイドプロセスでチタンシリサイド膜４を形成した場合には、前記素子分離絶縁膜２上においてはポリシリコンパターン３が非ドープであるためチタンシリサイド膜４が領域４Ａにおいて厚く形成され、サリサイドプロセスによりチタンシリサイド層を形成する際に、堆積される金属チタン膜の膜厚を低減させることができる。
【００１９】
しかしながら、この従来の技術では、チタンシリサイド層４の領域４Ａにおける膜厚の変化は、下地となるポリシリコンパターンのドーピングにより自然に生じるもので、せいぜい数十オングストローム（数ナノメートル）程度の膜厚変化しか生じさせることはできない。この程度の膜厚変化では、素子分離絶縁膜２上におけるシリサイド層４の不連続あるいは断線を確実に回避することは困難である。
【課題を解決するための手段】
【００２０】
本発明の一の観点によれば、素子分離領域により画成された第１および第２の素子領域を有する基板と、前記第１の素子領域に形成された第１のポリシリコンゲート電極を有する第１の電界効果トランジスタと、前記第２の素子領域に形成された第２のポリシリコンゲート電極を有する第２の電界効果トランジスタと、前記第1のポリシリコンゲート電極と前記第２のポリシリコンゲート電極とを結んで前記素子分離領域上を延在するポリシリコンパターンと、前記第1のポリシリコンゲート電極の表面および前記第２のポリシリコンゲート電極の表面、さらに前記ポリシリコンパターンの表面に形成され、前記第1のポリシリコンゲート電極から前記第2のポリシリコンゲート電極まで、前記ポリシリコンパターン上を延在するシリサイド層とよりなる半導体装置であって、前記シリサイド層は前記ポリシリコンパターン上において層厚が増大した厚膜部を含み、前記厚膜部では、前記シリサイド層の表面が上方に突出していることを特徴とする半導体装置が、あるいは
素子分離領域により画成された素子領域を有する基板と、前記素子領域に形成されたポリシリコンゲート電極を有する電界効果トランジスタと、前記ポリシリコンゲート電極より延出し、前記素子分離領域上を延在するポリシリコンパターンと、前記ポリシリコンゲート電極の表面および前記ポリシリコンパターンの表面に形成され、前記ポリシリコンゲート電極から前記ポリシリコンパターン上を延在するシリサイド層とよりなる半導体装置であって、前記シリサイド層は前記ポリシリコンパターン上において層厚が増大した厚膜部を有し、前記厚膜部では、前記シリサイド層の表面が上方に突出していることを特徴とする半導体装置が、あるいは
素子分離領域により画成された素子領域を有する基板上に、前記素子領域に対応して電界効果トランジスタを、前記電界効果トランジスタのポリシリコンゲート電極から前記素子分離領域上を延在するポリシリコンパターンが延出するように形成する工程と、前記基板上に、前記ゲート電極および前記ポリシリコンパターンを覆うように金属膜を堆積する工程と、前記金属膜上に、前記ポリシリコンパターンのうち、前記素子分離領域上を延在する部分を覆うようにマスクパターンを形成する工程と、前記金属膜を、前記マスクパターンをマスクにエッチングし、前記金属膜の膜厚を、前記マスクパターンにより覆われていない部分において減少させる工程と、前記マスクパターンを除去した後、熱処理し、前記ゲート電極表面および前記ポリシリコンパターンの表面にシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法が、提供される。
【発明の効果】
【００２１】
本発明によれば、前記シリサイド層をサリサイド工程により、ポリシリコンゲート電極上に非常に薄く形成する場合でも、前記ポリシリコンゲート電極から延在するポリシリコンパターンにおいてはシリサイド層の厚さが増大し、Ｂモード故障の発生率を効果的に低減させることができると同時に、断線や抵抗の顕著な増加などの問題の発生を抑制することができる。本発明ではＣＭＯＳ素子などの半導体装置において、ＭＯＳトランジスタをゲート絶縁膜の膜厚が２ｎｍ以下になるように、またゲート長が１３０ｎｍ以下になるように微細化することが可能になる。
【００２２】
特に本発明では、サリサイドプロセスによりシリサイド層を形成する際に、ゲート電極上の金属膜の膜厚を８ｎｍ以下とし、一方、ゲート電極から延在するポリシリコンパターン上における金属膜の膜厚を１０ｎｍ以上とすることにより、Ｂモード故障の発生を実質的にゼロに抑制できると同時に、シリサイド未形成による半導体装置の動作不良を実質的にゼロに抑制することができる。
【発明を実施するための最良の形態】
【００２３】
図４は、本発明の一実施例によるＣＭＯＳ素子２０の概略的構成を示す平面図である。
【００２４】
図４を参照するに、ＣＭＯＳ素子はシリコン基板２１上に素子分離絶縁膜２２により画成された素子領域２１Ａおよび２１Ｂを有し、前記素子領域２１Ａにはｐ型にドープされたポリシリコンゲート電極２４Ａを有するｐチャネルＭＯＳトランジスタ２０Ａが、また前記素子領域２１Ｂにはｎ型にドープされたポリシリコンゲート電極２４Ｂを有するｎチャネルＭＯＳトランジスタ２０Ｂが、前記ゲート電極２４Ａおよび２４Ｂが前記素子分離絶縁膜２２上を延在するポリシリコンパターン２４Ｃに結合された状態で形成されている。
【００２５】
また図４の構成では前記ポリシリコンゲート電極２４Ａ上には薄いコバルトシリサイド層２４ａが形成されており、さらに前記ポリシリコンゲート電極２４Ｂ上には薄いコバルトシリサイド層２４ｂが形成されている。さらに前記ポリシリコンパターン２４Ｃ上には前記コバルトシリサイド層２４ａおよびコバルトシリサイド層２４ｂに連続して、薄いコバルトシリサイド層２４ｃが形成されている。
【００２６】
さらに前記素子領域２０Ａでは前記ゲート電極２４Ａの両側に、前記ｐチャネルＭＯＳトランジスタ２０Ａのソース領域およびドレイン領域に対応してシリサイド層２４ｅおよび２４ｆが形成されており、前記素子領域２０Ｂでは前記ｎチャネルＭＯＳトランジスタ２０Ｂのソース領域およびドレイン領域に対応してシリサイド層２４ｇおよび２４ｈが形成されている。
【００２７】
さらに本実施例のＣＭＯＳ素子２０では、前記ポリシリコンパターン２４Ｃのうち、前記トランジスタ２０Ａとトランジスタ２０Ｂの中間に、シリサイド層２４ｃの厚さが増大した厚膜領域２４ｄが形成されている。
【００２８】
以下、図４のＣＭＯＳ素子２０の製造工程を、図５（Ａ）〜図９（Ｊ）を参照しながら説明する。ただし、図５（Ａ）〜図９（Ｊ）は、図４の平面図においてラインＡ−Ａ‘，Ｃ−Ｃ’およびＢ−Ｂ‘に沿った断面図を示す。
【００２９】
図５（Ａ）を参照するに、前記素子分離絶縁膜２２は前記シリコン基板２１上においてＳＴＩ構造を形成しており、図５（Ｂ）の工程において図５（Ａ）の素子領域２１Ａ，２１Ｂ上に厚さが２ｎｍ以下の酸化膜あるいは酸窒化膜によりゲート絶縁膜２３Ａ，２３Ｂがそれぞれ形成される。また図５（Ａ）の工程では、前記素子領域２１ＡにおいてＡｓ+あるいはＰ+を１×１０13ｃｍ-3の不純物濃度でイオン注入することでｎ型ウェル（図示せず）が形成され、また前記素子領域２１ＢにおいてＢ+あるいはＢＦ2+を１×１０13ｃｍ-3の不純物濃度でイオン注入することにより、ｐ型ウェル（図示せず）が形成される。
【００３０】
さらに図５（Ｂ）の工程ではかかるゲート絶縁膜２３Ａ，２３Ｂを形成された基板２１上にポリシリコン膜を約１８０ｎｍの厚さに、一様に形成し、さらにこれをパターニングすることにより、前記素子領域２１Ａにおいてはゲート電極２４Ａを、素子領域２１Ｂにおいてはゲート電極２４Ｂを、またさらに前記素子分離絶縁膜２２上においてはポリシリコンパターン２４Ｃを、それぞれ形成する。本実施例では前記ポリシリコン膜は、前記ｐチャネルＭＯＳトランジスタ２０ＡおよびｎチャネルＭＯＳトランジスタ２０Ｂが１３０ｎｍ以下のゲート長を有するようにパターニングされる。
【００３１】
図５（Ｂ）の工程の後、前記素子領域２１Ｂをレジストパターンで覆った状態で前記ゲート電極２４Ａを自己整合マスクに、前記素子領域２１ＡにＢ+を１×１０14ｃｍ-3の不純物濃度でイオン注入し、前記素子領域２１Ａ中、前記ゲート電極２４Ａの両側にｐ型ＬＤＤ領域２１ａＬ，２１ｂＬを形成する。また前記素子領域２１Ａをレジストパターンで覆った状態で前記ゲート電極２４Ｂを自己整合マスクに前記素子領域２１ＢにＡｓ+またはＰ+を５×１０14ｃｍ-3の不純物濃度でイオン注入し、前記素子領域２１Ｂ中、前記ゲート電極２４Ｂの両側にｎ型ＬＤＤ領域２１ｃＬ，２１ｄＬを形成する。
【００３２】
次に図５（Ｃ）の工程において前記ゲート電極２４Ａ，２４Ｂの両側壁面に側壁絶縁膜を形成し、さらに前記素子領域２１Ａを露出するレジスト窓を有するレジストパターンＲ１を前記基板２１上に形成し、前記レジストパターンＲ１をマスクに前記素子領域２１ＡにＢ+を１×１０15ｃｍ-3の不純物濃度でイオン注入し、先に形成されていたｐ型ＬＤＤ領域２１ａＬ，２１ｂＬに一部重複するように、前記ｐチャネルＭＯＳトランジスタ２０Ａのソース領域およびドレイン領域となるｐ型拡散領域２１ａ，２１ｂを形成する。なお図５（Ｃ）の工程の結果、図示はしないが、同様な側壁絶縁膜がポリシリコンパターン２４Ｃの両側壁面にも形成される。
【００３３】
次に図６（Ｄ）の工程において前記レジストパターンＲ１を除去し、さらに前記基板２１上に前記素子領域２１Ｂを露出するレジスト窓を有するレジストパターンＲ２を形成し、前記レジストパターンＲ２をマスクに前記素子領域２１ＡにＡｓ+あるいはＰ+を１×１０15ｃｍ-3の不純物濃度でイオン注入し、先に形成されていたｐ型ＬＤＤ領域２１ｃＬ，２１ｄＬに一部重複するように、前記ｎチャネルＭＯＳトランジスタ２０Ｂのソース領域およびドレイン領域となるｎ型拡散領域２１ｃ，２１ｄを形成する。
【００３４】
この図５（Ｃ）および図６（Ｄ）のイオン注入工程により、前記ポリシリコンパターン２４Ｃのうち、前記ゲート電極２４Ａに近い部分はｐ型に、また前記ゲート電極２４Ｂに近い部分はｎ型にドープされるが、その中間の部分はドープされることがなく、非ドープのままになっている。
【００３５】
次に図６（Ｅ）の工程において前記レジストパターンＲ２を除去し、前記基板２１上に前記ゲート電極２４Ａ，２４Ｂを覆うように金属コバルト膜２５を、たとえばスパッタリング法などにより、約１０ｎｍの膜厚で一様に形成する。
【００３６】
本発明では次に図７（Ｆ）の工程において図６（Ｄ）の構造上にレジスト膜を形成し、さらにこれを図５（Ｃ）の工程で前記レジストパターンＲ１を露光する際に使われる露光マスクにより露光し、これを現像することで、前記素子領域２１Ａを露出するレジスト窓Ｒ３Ａを有するレジストパターンＲ３を形成する。
【００３７】
次に図７（Ｇ）の工程において、同じレジストパターンＲ３を、前記図６（Ｄ）の工程で使われる前記レジストパターンＲ２を露光する際に使われる露光マスクを使って露光し、これを現像することで、前記レジストパターンＲ３中に前記レジスト窓Ｒ３Ａに加えて、前記素子領域２１Ｂを露出するレジスト窓Ｒ３Ｂを形成する。さらに図７（Ｇ）の工程では、前記レジストパターンＲ３をマスクに、前記レジスト開口部Ｒ３ＡおよびＲ３Ｂで露出された金属コバルト膜２５を、約２ｎｍの深さだけエッチングし、その膜厚を減少させる。
【００３８】
この工程では、前記金属コバルト膜２５のうち、前記レジストパターンＲ３で覆われていた部分ではエッチングが生じないため、前記レジストパターンＲ３を除去することにより、図８（Ｈ）に示すような、前記金属コバルト膜２５の膜厚が前記ポリシリコンパターン２４Ｃの非ドープ部分において増大した突出部２５Ａを有する構造が得られる。図８（Ｈ）の工程では、このように堆積された金属コバルト膜２５の膜厚を前記レジストパターンＲ３をマスクにエッチングすることにより、前記ゲート電極２４Ａあるいは２４Ｂ上において金属コバルト膜２５の膜厚が約８ｎｍあるいはそれ以下に減少している。一方、前記ポリシリコンパターン２４Ｃ上においては、前記金属コバルト膜２５は、当初の１０ｎｍの膜厚を維持している。
【００３９】
そこで、図８（Ｈ）の構造を８５０℃で熱処理することにより、前記金属コバルト膜２５はその下にシリコン面が露出している部分においてこれと反応し、その結果、前記拡散領域２１ａ，２１ｂの表面に前記シリサイド層２１ｅ，２１ｆが、前記拡散領域２１ｃ、２１ｄの表面に前記シリサイド層２１ｇ、２１ｈが形成される。さらに前記ゲート電極２４Ａ，２４Ｂ上にシリサイド層２４ａ，２４ｂが、また前記ポリシリコンパターン２４Ｃ上に前記シリサイド層２４ｃがそれぞれ形成されるが、特に前記金属コバルト膜２５の増膜部分２５Ａに対応して、図１０に示すようにシリサイド層２４の厚膜部分２４ｄが形成される。
【００４０】
図１０を参照するに、このようなプロセスでは、前記シリサイド層２４ｃは前記ポリシリコンパターン２４Ｃ上に２４ｎｍ以下の膜厚ｔ1で形成されるのに対し、前記シリサイド層の厚膜部分２４ｄは３０ｎｍ以上の膜厚ｔ2で形成される。また本発明によれば、前記厚膜部分２４ｄは前記金属コバルト膜２５の突出部２５Ａに対応して段差Δが約＊＊ｎｍの突出部を形成する。ここで前記膜厚ｔ1は、ゲート電極２４Ａあるいは２４Ｂ上に形成されるシリサイド膜の膜厚に等しいことに注意すべきである。
【００４１】
さらに図９（Ｊ）の工程で図８（Ｉ）の構造上に層間絶縁膜２５が形成され、前記層間絶縁膜２５中に前記拡散領域２１ａ，２１ｂと前記シリサイド層２１ｅ，２１ｆを介してコンタクトするビアプラグ２６Ａ，２６Ｂが形成され、また前記層間絶縁膜２５中に前記拡散領域２１ｃ，２１ｄと前記シリサイド層２１ｇ、２１ｈを介してコントラストするビアプラグ２６Ｃ，２６Ｄがそれぞれ形成される。
【００４２】
図１１は、先に説明した図１のＣＭＯＳ素子１０について、サリサイドプロセスによりシリサイド層１４ａを形成する際に、図６（Ｅ）の工程に対応した工程において堆積される金属膜の膜厚を様々に変化させた場合の、Ｂモード故障の発生率とシリサイド未形成に起因する動作不良の発生率とを示す図である。
【００４３】
図１１を参照するに、前記金属層の膜厚が薄い場合には、Ｂモード故障の発生率は減少するが、図２（Ａ），（Ｂ）で説明したシリサイド未形成に起因する動作不良の発生率が増大し、一方、前記金属膜の膜厚が厚い場合には、サリサイド未形成に起因する動作不良の発生率は減少するが、Ｂモード故障の発生率は増大することがわかる。
【００４４】
本実施例では、図８（Ｈ）の工程においてゲート電極２４Ａ，２４Ｂ上に形成される金属コバルト膜２５の膜厚を８ｎｍ以下としており、Ｂモード故障の発生率を実質的にゼロとしているのがわかる。また前記膜厚部２５Ａにおけるコバルト膜の膜厚を１０ｎｍ以上としており、ポリシリコンパターン２４Ｃ上におけるシリサイド未形成に起因するＣＭＯＳ素子の動作不良の発生率を実質的にゼロに抑制している。
【００４５】
これに対し、特許文献１のプロセスでは、チタン膜を一様に３００オングストローム（３０ｎｍ）の膜厚に形成し、これを反応させるため、ゲート電極の膜厚が薄い超微細化半導体装置に適用した場合には、Ｂモード故障の発生率を抑制できないものと考えられる。
【００４６】
なお以上の実施例ではコバルトシリサイド膜の形成について説明したが、本発明はチタンシリサイド膜、ニッケルシリサイド膜、タングステンシリサイド膜、モリブデンシリサイド膜、ジルコニウムシリサイド膜など、他のシリサイド膜の形成においても有効である。
【００４７】
本発明ではシリサイド形成に先立って、シリサイド形成のため堆積された金属膜にパターニングにより段差を形成するため、前記シリサイド層の厚膜部２４ｄとそれ以外の部分との間に大きなシリサイド層の膜厚差を確保することができ、ゲート電極２４Ａ，２４Ｂ上におけるシリサイド層の膜厚を最小化しつつ、同時にポリシリコンパターン２４Ｃ上において十分なシリサイド層の膜厚を確保することが可能になる。
【００４８】
これに関連して、本発明はゲート長が１３０ｎｍ以下でゲート絶縁膜の膜厚が２ｎｍ以下の超微細化半導体装置において特に有効である。
【００４９】
なお本発明はＣＭＯＳ素子に限定されるものではなく、ｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタのポリシリコンゲート電極からポリシリコンパターンが延在する構成を有する半導体装置一般に適用することが可能である。
【００５０】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
【００５１】
（付記１）
素子分離領域により画成された第１および第２の素子領域を有する基板と、
前記第１の素子領域に形成された第１のポリシリコンゲート電極を有する第１の電界効果トランジスタと、
前記第２の素子領域に形成された第２のポリシリコンゲート電極を有する第２の電界効果トランジスタと、
前記第1のポリシリコンゲート電極と前記第２のポリシリコンゲート電極とを結んで前記素子分離領域上を延在するポリシリコンパターンと、
前記第1のポリシリコンゲート電極の表面および前記第２のポリシリコンゲート電極の表面、さらに前記ポリシリコンパターンの表面に形成され、前記第1のポリシリコンゲート電極から前記第2のポリシリコンゲート電極まで、前記ポリシリコンパターン上を延在するシリサイド層とよりなる半導体装置であって、
前記シリサイド層は前記ポリシリコンパターン上において層厚が増大した厚膜部を含み、前記厚膜部では、前記シリサイド層の表面が上方に突出していることを特徴とする半導体装置。
【００５２】
（付記２）
前記シリサイド層は、前記増膜部以外では２４ｎｍ以下の膜厚を有し、前記増膜部以外では３０ｎｍ以上の膜厚を有することを特徴とする付記１記載の半導体装置。
【００５３】
（付記３）
前記シリサイド層は、コバルトシリサイドよりなることを特徴とする付記１または２記載の半導体装置。
【００５４】
（付記４）
前記シリサイド層は、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、タングステンシリサイド、モリブデンシリサイド、ジルコニウムシリサイドのいずれかよりなることを特徴とする付記１または２記載の半導体装置。
【００５５】
（付記５）
前記第1および第２の電界効果トランジスタは、２ｎｍ以下の膜厚のゲート絶縁膜を有することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
【００５６】
（付記６）
前記第１および第２の電界効果トランジスタは、１３０ｎｍ以下のゲート長を有することを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
【００５７】
（付記７）
素子分離領域により画成された素子領域を有する基板と、
前記素子領域に形成されたポリシリコンゲート電極を有する電界効果トランジスタと、
前記ポリシリコンゲート電極より延出し、前記素子分離領域上を延在するポリシリコンパターンと、
前記ポリシリコンゲート電極の表面および前記ポリシリコンパターンの表面に形成され、前記ポリシリコンゲート電極から前記ポリシリコンパターン上を延在するシリサイド層とよりなる半導体装置であって、
前記シリサイド層は前記ポリシリコンパターン上において層厚が増大した厚膜部を有し、前記厚膜部では、前記シリサイド層の表面が上方に突出していることを特徴とする半導体装置。
【００５８】
（付記８）
素子分離領域により画成された素子領域を有する基板上に、前記素子領域に対応して電界効果トランジスタを、前記電界効果トランジスタのポリシリコンゲート電極から前記素子分離領域上を延在するポリシリコンパターンが延出するように形成する工程と、
前記基板上に、前記ゲート電極および前記ポリシリコンパターンを覆うように金属膜を堆積する工程と、
前記金属膜上に、前記ポリシリコンパターンのうち、前記素子分離領域上を延在する部分を覆うようにマスクパターンを形成する工程と、
前記金属膜を、前記マスクパターンをマスクにエッチングし、前記金属膜の膜厚を、前記マスクパターンにより覆われていない部分において減少させる工程と、
前記マスクパターンを除去した後、熱処理し、前記ゲート電極表面および前記ポリシリコンパターンの表面にシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【００５９】
（付記９）
前記金属膜をエッチングする工程は、前記金属膜を、前記ポリシリコンゲート電極上において、８ｎｍ以下の厚さまでエッチングすることを特徴とする付記８記載の半導体装置の製造方法。
【００６０】
（付記１０）
前記金属膜を堆積する工程は、前記金属膜を１０ｎｍ以上の厚さに形成することを特徴とする付記８または９記載の半導体装置の製造方法。
【００６１】
（付記１１）
前記金属膜はコバルト膜であることを特徴とする付記８〜１０のうち、いずれか一項記載の半導体装置の製造方法。
【００６２】
（付記１２）
前記金属膜は、コバルト膜、ニッケル膜、チタン膜、タングステン膜、モリブデン膜、ジルコニウム膜のいずれかであることを特徴とする付記８〜１０のうち、いずれか一項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６３】
【図１】（Ａ），（Ｂ）は、従来のＣＭＯＳ素子の構成を示す図である。
【図２】（Ａ），（Ｂ）は、従来のＣＭＯＳ素子において微細化を進めた場合に生じる問題点を説明する図である。
【図３】従来のポリシリコン配線パターンの例を示す図である。
【図４】本発明の一実施例によるＣＭＯＳ素子の構成を示す平面図である。
【図５】（Ａ）〜（Ｃ）は、図４のＣＭＯＳ素子の製造工程を示す図（その１）である。
【図６】（Ｄ）〜（Ｅ）は、図４のＣＭＯＳ素子の製造工程を示す図（その２）である。
【図７】（Ｆ）〜（Ｇ）は、図４のＣＭＯＳ素子の製造工程を示す図（その３）である。
【図８】（Ｈ）〜（Ｉ）は、図４のＣＭＯＳ素子の製造工程を示す図（その４）である。
【図９】（Ｊ）は、図４のＣＭＯＳ素子の製造工程を示す図（その５）である。
【図１０】図８（Ｉ）の図８（Ｉ）の一部を拡大して示す図である。
【図１１】サリサイド工程における金属膜の膜厚とBモード故障発生率および動作不良発生率の関係を示す図である。
【符号の説明】
【００６４】
１，１１，２１  基板
１Ａ，１Ｂ，１１Ａ，１１Ｂ，２１Ａ，２１Ｂ  素子領域
２，１２，２２  素子分離領域
３，１４Ｃ，２４Ｃ  ポリシリコンパターン
１０，２０  ＣＭＯＳ素子
１０Ａ，２０Ａ  ｐチャネルＭＯＳトランジスタ
１０Ｂ，２０Ｂ  ｎチャネルＭＯＳトランジスタ
１１ａ，１１ｂ，１１ｅ，１１ｆ，２１ａ，２１ｂ，２１ｃ，２１ｄ  拡散領域
４，４Ａ，１１ｃ，１１ｄ，１１ｇ，１１ｈ，１４ａ，１４ｂ，１４ｃ，２１ｅ，２１ｆ，２１ｇ，２１ｈ．２４ａ，２４ｂ，２４ｃ，２４ｄ  シリサイド層
１３Ａ，１３Ｂ，２３Ａ，２３Ｂ  ゲート絶縁膜
１４Ａ，１４Ｂ，２４Ａ，２４Ｂ  ゲート電極
１５，２５  層間絶縁膜
１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ，２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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