(57)【要約】【課題】  容易に膜厚が制御され、かつ結晶性が良好であり、低抵抗率や良好なエッチング選択性等といった、良好な特性を示すシリサイド膜およびその作製手段を提供する。【解決手段】  本発明では、半導体基板上に電極膜を成膜する時、基板温度を４００℃から９００℃まで加熱しながら、成膜速度を極めて遅くして（１〜１０００Å／ｍｉｎ）堆積させる。また、電極膜を成膜する前に、ＡｒイオンやＧｅイオンやＸｅイオンによって表面を非晶質化するためのイオン注入をおこなってもよい。また、電極膜を成膜中にＳｉが電極膜中に拡散するための時間およびシリサイド化反応が進む時間が、成膜時間だけでは足らない場合は、数原子層成膜した後、Ｓｉが拡散してシリサイド化反応が進むまで成膜を止めて、適切な時間が経過した後、再び電極膜を成膜する、多段階成膜法をおこなっても良い。【選択図】    図３
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【特許請求の範囲】
【請求項１】
半導体基板上に電極膜を形成する製造方法であって、（ａ）前記電極膜の成膜速度を極めて遅くしながら形成し、（ｂ）基板温度を前記半導体基板上と前記電極膜の界面が合金化する温度まで加熱しながら、前記半導体基板上に堆積させる、半導体装置の製造方法。
【請求項２】
請求項１において、前記（ａ）における成膜速度は、１Å／ｓｅｃ以上１０００Å／ｓｅｃ以下に設定される、半導体装置の製造方法。
【請求項３】
請求項１において、前記（ｂ）における基板温度は、４００℃以上９００℃以下に設定される、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、シリサイド膜が形成される、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、１００ｎｍ以下シリサイド膜が形成される、半導体装置の製造方法。
【請求項６】
請求項１〜５において、スパッタ法、あるいは蒸着法を用いて形成される、半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれかにおいて、前記金属膜がＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｓｉの少なくともいずれかである、半導体装置の製造方法。
【請求項８】
請求項１〜７に記載の製造方法により形成される電極膜。
【請求項９】
請求項８に記載の電極膜を含むＭＯＳトランジスタ。
【請求項１０】
請求項９に記載のＭＯＳトランジスタを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極膜およびその製造方法、ならびにＭＯＳトランジスタおよび半導体装置に関する。
【背景技術】
【０００２】
従来、シリサイド膜を形成する工程は、スパッタ法などにより電極膜を成膜する工程と、熱処理によってシリサイド化する工程と、エッチングにより、シリサイド化未反応の金属を除去する工程と、さらに熱処理によってより低抵抗な膜にする工程とがあった。この方法では上記に示すような薄いシリサイド膜を形成することが困難である。
【０００３】
シリサイド膜を薄く形成する方法として、例えば非特許文献１に記載されるように、金属をスパッタする前に表面をＡｒイオンおよびＧｅイオンなどでイオン注入を行い、アモルファス状態にし、Ｓｉの結合エネルギーを小さくすることによって、低温でシリサイドの反応が進むようにする方法が、最近一般的に用いられている。
【０００４】
【非特許文献１】Ｌ．Ｐ．Ｒｅｎ  ｅｔ．ａｌ、ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳＯＩ  Ｃｎｆｅｒｅｎｅｃｅ(１９９９)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の半導体装置の製造方法では、イオン注入によってアモルファス化した部分のみをシリサイド化することができ、膜厚のコントロールが容易に行えるが、低温で反応させるため、形成されたシリサイド膜の結晶性が悪く、抵抗が高いことに加え、その後のエッチング工程では選択比が稼げず、選択的にシリサイド膜を残すことができにくい問題があった。
【課題を解決するための手段】
【０００６】
本発明では、半導体基板上に電極膜を成膜する時、基板温度を４００℃から９００℃まで加熱しながら、成膜速度を極めて遅くして（１〜１０００Å／ｍｉｎ）堆積させることを特徴とし、電極膜の成膜方法はスパッタ法、蒸着法など、その処理方法は限定しない。また、電極膜を成膜する前に、ＡｒイオンやＧｅイオンやＸｅイオンによって表面を非晶質化するためのイオン注入をおこなってもよい。また、電極膜を成膜中にＳｉが電極膜中に拡散するための時間およびシリサイド化反応が進む時間が、成膜時間だけでは足らない場合は、数原子層成膜した後、Ｓｉが拡散してシリサイド化反応が進むまで成膜を止めて、適切な時間が経過した後、再び電極膜を成膜する、多段階成膜法をおこなっても良い。
【０００７】
この処理により、電極膜を堆積させながら、半導体基板と電極膜との界面でシリサイド化反応が進み、極めて薄いシリサイド膜が形成できる。また、従来の方法では、スパッタ法などにより電極膜を成膜する工程と、熱処理をする工程が別に行われていたが、本発明では、この処理を同時におこなうことができ、コストの面でも有利である。
【発明の効果】
【０００８】
以上の通り、本発明によれば、シリコン基板上に電極膜を形成する工程において、電極膜の成膜速度を極めて遅くし、基板温度をシリコン基板と電極膜の界面において合金化する温度まで加熱しながら堆積させることによって、シリコン基板と電極膜との界面でシリサイド化反応が進み、極めて薄いシリサイド膜が形成できる。また、従来の方法では、スパッタ法などにより電極膜を成膜する工程と、熱処理をする工程が別に行われていたが、この処理を同時におこなうことができ、コストの面でも有利である。
【発明を実施するための最良の形態】
【０００９】
（実施例）
本発明の一実施形態による半導体装置の製造方法について図１、図２、図３、図４、図５、図６（Ａ）、図７（Ａ）を用いて説明する。図１に示すように、１）シリコン基板上に、２）素子分離部を形成し、３）ゲート絶縁膜を形成後、４）ゲート電極をフォトリソ技術にて形成する。ここで、実施例にはシリコン基板を用いているがそれ以外にＳＯＩ構造基板、あるいはＳＯＳ構造基板などを用いてもよい。その他、適切な不純物の注入、活性化の熱処理等をおこなってＭＯＳＦＥＴ構造のトランジスタを形成する。
【００１０】
その後、図２に示すように、Ａｒイオン、ＧｅイオンまたはＸｅイオンを、５〜３０ＫｅＶ、１×１０14〜３×１０15ｃｍ-2でイオン注入し、５）拡散層であるシリコン基板表面および８）ゲート電極の最表面を数〜数１０ｎｍの深さだけアモルファス化する。これにより、Ｓｉの結合エネルギーが弱まり、シリサイド化反応が進みやすくなる。
【００１１】
その後、図３に示すように、９）シリコン基板裏面から１６）ランプを４００℃から９００℃に加熱しながら、金属を堆積させる。実施例では、Ｔｉをスパッタにより堆積させた例を示す。通常のスパッタ法、特にＤＣスパッタ法などでは、成膜速度は約１０〜１００ｎｍ／ｍｉｎ程度であるため、例え基板を高温で加熱しても、ＳｉとＴｉが反応してシリサイド化するよりも早く堆積してしまう。
【００１２】
しかし、図４に示すように、１７）基板ステージを自由に稼動可能な状態にし、１８）Ｔｉターゲットとの距離を任意に調節することにより成膜速度を遅くして（１〜１０００Å／ｓｅｃ）堆積できる。また、１８）プラズマをシリコン基板に直接接触しない様に隔離し、バイアスをかけた時だけイオン化した原子を引き出し、Ｔｉターゲットに衝突させることにより、精度よく、またシリコン基板にプラズマダメージを与えることもなく成膜できるというメリットもある。これにより、スパッタ法で堆積したＴｉがシリコン基板表面でＳｉと反応し、堆積と同時にシリサイド化反応が進む。Ｔｉの場合、熱処理中における拡散はＳｉが優勢であるため、シリコン基板側にＴｉが異常拡散するという問題は発生しない。連続的に反応させながら堆積させることが困難な場合は、数原子層Ｔｉを成膜した後、適切な時間ヒーターの上で放置し、反応が進んでから、再び成膜をする段階的な処理をおこなえば良い。これにより、図３に示すように９）拡散層及び１５）ゲート電極の上部には１２）Ｔｉシリサイド膜が形成され、１０）サイドウォールおよび１１）素子分離絶縁膜の上部には、１３）シリサイド化未反応Ｔｉ残膜＋Ｔｉ酸化膜ができる。
【００１３】
この後、図５に示すように、エッチングにより、２０）素子分離部上のシリサイド化未反応Ｔｉ残膜とＴｉ酸化膜のみを選択的に除去し、２１）シリサイド膜を残す。図６（Ａ）に上記方法で作製したシリサイド膜のＸ線回折を測定した結果を示す。
【００１４】
その後、再びラピッドアニール装置などの熱処理によって、シリサイド化反応を促進させ、さらに低抵抗な結晶へ相転移させる。図７（Ａ）に上記方法で作製したシリサイド膜のＸ線回折を測定した結果を示す。
【００１５】
これにより、低抵抗なシリサイドを薄く、かつ、少ない工程で形成できる。
【００１６】
（比較例１）
従来の半導体装置の製造方法について図１、図２、図６（Ｂ）、図７（Ｂ）、図８、図９、図１０を用いて説明する。図１に示すように、１）シリコン基板上に、２）素子分離部を形成し、３）ゲート絶縁膜を形成後、４）ゲート電極をフォトリソ技術にて形成する。その他、適切な不純物の注入、活性化の熱処理等をおこなってＭＯＳＦＥＴ構造のトランジスタを形成する。
【００１７】
その後、図２に示すように、Ａｒイオン、ＧｅイオンまたはＸｅイオンを、５〜３０ＫｅＶ、１×１０14〜３×１０15ｃｍ-2でイオン注入し、５）拡散層であるシリコン基板表面および８）ゲート電極の最表面を数ｎｍ〜数１０ｎｍの深さだけアモルファス化する。これにより、Ｓｉの結合エネルギーが弱まり、シリサイド化反応が進みやすくなる。
【００１８】
比較例１では、Ｔｉをスパッタにより堆積させた例を示す。
【００１９】
その後、図８に示すように、通常のスパッタ法などで、例えばＤＣスパッタ法で２７）シリコン基板上へ２６）Ｔｉを堆積させる。
【００２０】
その後、初期アニールを行い、図９に示すように、２８）拡散層および３２）ゲート電極上のみシリサイド化反応を促進させ、３３）シリサイド膜を形成する。
【００２１】
その後、図１０に示すように、３６）素子分離部上のシリサイド化未反応Ｔｉ残膜とＴｉ酸化膜のみを選択的に除去し、３９）シリサイド膜を残す。
【００２２】
図６（Ｂ）に比較例１で作成したシリサイド膜のＸ線回折を測定した結果を示す。
【００２３】
その後、再びラピッドアニール装置などの熱処理によって、シリサイド化反応を促進させ、さらに低抵抗な結晶へ相転移させる。図７（Ｂ）に上記方法で作製したシリサイド膜のＸ線回折を測定した結果を示す。
【産業上の利用可能性】
【００２４】
これらによりトランジスタ特性を向上することができるので、このように形成したトランジスタを、高集積で超高速動作が必要とされるデジタルＩＣ、アナログＩＣなどに適用することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態および従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の一実施形態および従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の一実施形態による半導体装置の製造装置図である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の実施例および比較例１のＸ線回折測定結果である。
【図７】本発明の実施例および比較例１のＸ線回折測定結果である。
【図８】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図９】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【符号の説明】
【００２６】
６・・・素子分離部
７・・・ゲート絶縁膜
１０・・・素子分離部
１１・・・素子分離部
１４・・・ゲート絶縁膜
２２・・・シリコン基板
２３・・・素子分離部
２４・・・ゲート絶縁膜
２５・・・ゲート電極
２９・・・素子分離部
３０・・・素子分離部
３１・・・ゲート絶縁膜
３４・・・シリサイド化未反応Ｔｉ残膜とＴｉ酸化膜
３５・・・シリコン基板
３６・・・素子分離部
３７・・・ゲート絶縁膜
３８・・・ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006100326.tif 000008
【図７】
2006100326.tif 000009
【図８】
2006100326.tif 000010
【図９】
2006100326.tif 000011
【図１０】
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