(57)【要約】【課題】キャパシタの表面積を減少させて有機電界発光表示素子の開口率を増加させることができる半導体素子及びその製造方法を提供する。【解決手段】本発明に係る半導体素子は、第１の領域と第２の領域に区分される基板の上部に各々具備される半導体層パターンと、前記半導体層パターンを含んだ全体表面の上部に具備され、前記第１の領域の半導体層パターンの中心部よりも、前記第１の領域の一部及び第２の領域上で薄く形成された絶縁膜と、前記絶縁膜の上部に具備され、前記第１の領域に具備される半導体層パターンの中心部及び前記第２の領域の半導体層パターンの上部に具備される導電層パターンと、を含むことを特徴とする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
第１の領域と第２の領域に区分される基板の上部に各々具備される半導体層パターンと、
前記半導体層パターンを含んだ全体表面の上部に具備され、前記第１の領域の半導体層パターンの中心部よりも、前記第１の領域の一部及び第２の領域上で薄く形成された絶縁膜と、
前記絶縁膜の上部に具備され、前記第１の領域に具備される半導体層パターンの中心部及び前記第２の領域の半導体層パターンの上部に具備される導電層パターンと、を含むことを特徴とする半導体素子。
【請求項２】
前記第１の領域は、ＮＭＯＳ薄膜トランジスタ領域であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２の領域は、キャパシタ領域であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１の領域の半導体層パターンは、チャンネル領域、ソース／ドレーン領域及びＬＤＤ領域であり、前記第２の領域の半導体層パターンは、キャパシタの下部電極であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１の領域の導電層パターンはゲート電極であり、前記第２の領域の導電層パターンはキャパシタの上部電極であることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記絶縁膜は、シリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記第２の領域の半導体層パターン、絶縁膜及び導電層パターンからなるキャパシタの表面積は、下記（１）式の関係を満足することを特徴とする請求項１に記載の半導体素子。
Ａ′＝Ｃst／（εＧＩ／ｔＧＩ）    ・・・（１）
（Ａ′はキャパシタの表面積、εは誘電率、Ｃstはキャパシタンス、ｔＧＩは絶縁膜の厚さ）
【請求項９】
第１の領域、第２の領域と、第３の領域に区分される基板の上部に各々具備される半導体層パターンと、前記半導体層パターンを含んだ全体表面の上部に具備され、前記第１の領域と第２の領域の半導体層パターンの中心部よりも、前記第２の領域の一部及び第３の領域上で薄く形成された絶縁膜と、前記絶縁膜の上部に具備され、前記第１の領域と第２の領域に具備される半導体パターンの中心部及び前記第３の領域の半導体パターンの上部に具備される導電層パターンと、を含むことを特徴とする半導体素子。
【請求項１０】
前記第１の領域は、ＰＭＯＳ薄膜トランジスタ領域であり、前記第２の領域は、ＮＭＯＳ薄膜トランジスタ領域であることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記第３の領域は、キャパシタ領域であることを特徴とする請求項９に記載の半導体素子。
【請求項１２】
前記第１の領域及び第２の領域の導電層パターンはゲート電極であり、前記第３の領域の導電層パターンはキャパシタの上部電極であることを特徴とする請求項９に記載の半導体素子。
【請求項１３】
前記第１の領域と第２の領域の半導体層パターンは、チャンネル領域及びソース／ドレーン領域であり、前記第３の領域の半導体層パターンは、キャパシタの下部電極であることを特徴とする請求項９に記載の半導体素子。
【請求項１４】
前記第２の領域の半導体層パターンには、ＬＤＤ領域がさらに具備されることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項９に記載の半導体素子。
【請求項１６】
前記絶縁膜は、シリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項９に記載の半導体素子。
【請求項１７】
前記第３の領域の半導体層パターン、絶縁膜及び導電層パターンからなるキャパシタの表面積は、下記（１）式の関係を満足することを特徴とする請求項９に記載の半導体素子。
Ａ′＝Ｃst／（εＧＩ／ｔＧＩ）    ・・・（１）
（Ａ′はキャパシタの表面積、εは誘電率、Ｃstはキャパシタンス、ｔＧＩは絶縁膜の厚さ）
【請求項１８】
第１の領域と第２の領域に区分される基板の上部に半導体層パターンを各々形成する工程と、
前記半導体層パターンを含んだ基板の上部に絶縁膜を形成する工程と、
前記絶縁膜の上部に前記第１の領域の半導体層パターンの中心部を保護する感光膜パターンを形成する工程と、
前記感光膜パターンをイオン注入マスクとして使用し、前記第１の領域の半導体層パターン及び第２の領域の半導体層パターンに不純物をイオン注入する工程と、
前記感光膜パターンをエッチングマスクとして使用し、前記第１の領域及び第２の領域に露出された絶縁膜を所定厚さ除去する工程と、
前記感光膜パターンを除去する工程と、
前記第１の領域の半導体層パターンの中心部及び第２の領域の半導体層パターンの上側に導電層を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項１９】
前記第１の領域は、ＮＭＯＳ薄膜トランジスタ領域であることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記第２の領域は、キャパシタ領域であることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２１】
前記第１の領域の半導体層パターンは、薄膜トランジスタのチャンネル領域、ソース／ドレーン領域及びＬＤＤ領域であり、前記第２の領域の半導体層パターンは、キャパシタの下部電極であることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２２】
前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２３】
前記絶縁膜は、シリコン酸化膜またはシリコン窒化膜に形成されることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２４】
前記第１の領域の導電層パターンはゲート電極であり、第２の領域の導電層パターンはキャパシタの上部電極であることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２５】
前記第２の領域の半導体層パターン、絶縁膜及び導電層パターンからなるキャパシタの表面積は、下記の（１）式の関係を満足することを特徴とする請求項１８に記載の半導体素子の製造方法。
Ａ′＝Ｃst／（εＧＩ／ｔＧＩ）    ・・・（１）
（Ａ′はキャパシタの表面積、εは誘電率、Ｃstはキャパシタンス、ｔＧＩは絶縁膜の厚さ）
【請求項２６】
第１の領域と、第２の領域と、第３の領域に区分される基板の上部に半導体層パターンを各々形成する工程と、
前記半導体層パターンを含んだ基板の上部に絶縁膜を形成する工程と、
前記絶縁膜の上部に前記第１の領域及び第２の領域の半導体層パターンの中心部を保護する感光膜パターンを形成する工程と、
前記感光膜パターンをイオン注入マスクとして使用し、前記第２の領域の半導体層パターン及び第３の領域の半導体層パターンに高濃度の第１の導電性不純物をイオン注入する工程と、
前記感光膜パターンをエッチングマスクとして使用し、前記第２の領域及び第３の領域に露出された絶縁膜を所定厚さ除去する工程と、
前記感光膜パターンを除去する工程と、
前記第１の領域及び第２の領域の半導体層パターンの中心部及び第３の領域の半導体層パターンの上部に導電層パターンを各々形成する工程と、
前記第２の領域の半導体層パターンに低濃度の第１の導電性不純物をイオン注入する工程と、
前記第１の領域の半導体層パターンに高濃度の第２の導電性不純物をイオン注入する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項２７】
前記第１の領域は、ＰＭＯＳ薄膜トランジスタ領域であり、前記第２の領域は、ＮＭＯＳ薄膜トランジスタ領域であることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
前記第３の領域は、キャパシタ領域であることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２９】
前記第１の領域の半導体層パターンは、薄膜トランジスタのチャンネル領域及びソース／ドレーン領域であり、第２の領域の半導体層パターンは、チャンネル領域、ソース／ドレーン領域及びＬＤＤ領域であり、第３の領域の半導体層パターンは、キャパシタの下部電極であることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３０】
前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３１】
前記絶縁膜は、シリコン酸化膜またはシリコン窒化膜に形成されることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３２】
前記第１の領域及び第２の領域の導電層パターンはゲート電極であり、第３の領域の導電層パターンはキャパシタの上部電極であることを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項３３】
前記第３の領域の半導体層パターン、絶縁膜及び導電層パターンからなるキャパシタの表面積は、下記の（１）式の関係を満足することを特徴とする請求項２６に記載の半導体素子の製造方法。
Ａ′＝Ｃst／（εＧＩ／ｔＧＩ）    ・・・（１）
（Ａ′はキャパシタの表面積、εは誘電率、Ｃstはキャパシタンス、ｔＧＩは絶縁膜の厚さ）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳しくは、有機電界発光素子でキャパシタの表面積を減少させて有機電界発光表示素子の開口率を増加させることができる半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
通常に、アクティブマトリックス有機電界発光素子のような平板表示装置は、各単位画素が基本的にゲートライン、データライン及び電源供給ラインに接続される薄膜トランジスタと、キャパシタと、有機電界発光表示素子と、を具備する。キャパシタは、ゲートライン及びゲート電極、データライン、ソース／ドレーン電極及び電源供給層の形成時に形成される。平板表示素子において、キャパシタのキャパシタンスを増加させる方法には、キャパシタの表面積を増加させる方法と、キャパシタの電極間に形成される誘電体膜の厚さを減少させる方法と、誘電率が高い誘電体膜を使用する方法などがある。しかし、キャパシタの表面積を増加させる方法は開口率を減少させて、誘電体膜の厚さを減少させる方法は追加工程を必要として工程が複雑になる。
【０００３】
図１は、従来の有機電界発光表示素子の平面図である。図１に示したように、従来のアクティブマトリックス有機電界発光表示装置は、多数のゲートライン１１０と、多数のデータライン１２０と、多数の電源供給ライン１３０と、そのゲートライン１１０、データライン１２０及び電源供給ライン１３０に接続構成される多数の画素と、を具備する。
【０００４】
また、各画素は、多数のゲートライン１１０の中で該当する一つのゲートラインと多数のデータライン１２０の中で該当する一つのデータラインに接続されるスイッチング用薄膜トランジスタ１７０と、電源供給ライン１３０に接続される電界発光素子１６０と、駆動用薄膜トランジスタ１５０と、駆動用薄膜トランジスタ１５０のゲート−ソース間の電圧を維持させるためのキャパシタ１４０と、電界発光素子と、を含む。
【０００５】
駆動用薄膜トランジスタ１５０は、ソース／ドレーン領域を具備した半導体層１５２と、ゲート電極１５４及びソース／ドレーン領域とコンタクトホール１５５ａ、１５５ｂを通じて各々接続されるソース／ドレーン電極１５６ａ、１５６ｂと、を具備し、スイッチング用薄膜トランジスタ１７０も同一な構造を有する。
【０００６】
キャパシタ１４０は、スイッチング用薄膜トランジスタ１７０のソース／ドレーン電極の中で一つ、例えば、ソース電極と駆動用薄膜トランジスタ１５０のゲート電極に接続される下部電極１４４と、駆動用薄膜トランジスタ１５０のソース／ドレーン電極の中で一つ、例えば、ソース電極１５６ａと電源供給ライン１３０に接続される上部電極１４６と、を具備する。開口部１６５を具備する電界発光素子のアノード電極である画素電極１６０、１６１は、ビアホール１５８を通じて駆動用薄膜トランジスタ１５０のソース／ドレーン電極１５６ａ、１５６ｂの中で一つ、例えば、ドレーン電極１５６ｂに接続される。
【０００７】
上述のように従来技術による有機電界発光表示素子は、一つの画素内に薄膜トランジスタとキャパシタが具備される非発光領域と、発光素子が具備される発光領域に区分され、非発光領域が増加すれば発光領域が減少する関係を有する。しかし、キャパシタは画素内で比較的広い面積を占めており、素子が高集積化されることに従って高容量のキャパシタが要求されている。したがって、高容量のキャパシタを必要とするほど、画素内にキャパシタが占める面積が増加することにより発光領域が減少して有機電界発光素子の開口率が減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は上述したような従来技術の問題点を解決するためになされたもので、その目的は、ソース／ドレーン領域を形成するためのイオン注入マスクをエッチングマスクとして使用して所定厚さのゲート絶縁膜を除去することにより、マスク工程を追加せずキャパシタの表面積を減少させて有機電界発光表示素子の開口率を増加させることができる半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、本発明の第１の観点によれば、第１の領域と第２の領域に区分される基板の上部に各々具備される半導体層パターンと、前記半導体層パターンを含んだ全体表面の上部に具備され、前記第１の領域の半導体層パターンの中心部よりも、前記第１の領域の一部及び第２の領域上で薄く形成された絶縁膜と、前記絶縁膜の上部に具備され、前記第１の領域に具備される半導体層パターンの中心部及び前記第２の領域の半導体層パターンの上部に具備される導電層パターンと、を含むことを特徴とする、半導体素子が提供される。
【００１０】
前記課題を解決するために、本発明の第２の観点によれば、第１の領域、第２の領域と、第３の領域に区分される基板の上部に各々具備される半導体層パターンと、前記半導体層パターンを含んだ全体表面の上部に具備され、前記第１の領域と第２の領域の半導体層パターンの中心部よりも、前記第２の領域の一部及び第３の領域上で薄く形成された絶縁膜と、前記絶縁膜の上部に具備され、前記第１の領域と第２の領域に具備される半導体パターンの中心部及び前記第３の領域の半導体パターンの上部に具備される導電層パターンと、を含むことを特徴とする、半導体素子が提供される。
【００１１】
前記課題を解決するために、本発明の第３の観点によれば、第１の領域と第２の領域に区分される基板の上部に半導体層パターンを各々形成する工程と、前記半導体層パターンを含んだ基板の上部に絶縁膜を形成する工程と、前記絶縁膜の上部に前記第１の領域の半導体層パターンの中心部を保護する感光膜パターンを形成する工程と、前記感光膜パターンをイオン注入マスクとして使用し、前記第１の領域の半導体層パターン及び第２の領域の半導体層パターンに不純物をイオン注入する工程と、前記感光膜パターンをエッチングマスクとして使用し、前記第１の領域及び第２の領域に露出された絶縁膜を所定厚さ除去する工程と、前記感光膜パターンを除去する工程と、前記第１の領域の半導体層パターンの中心部及び第２の領域の半導体層パターンの上側に導電層を形成する工程と、を含むことを特徴とする、半導体素子の製造方法が提供される。
【００１２】
前記課題を解決するために、本発明の第４の観点によれば、第１の領域、第２の領域と、第３の領域に区分される基板の上部に半導体層パターンを各々形成する工程と、前記半導体層パターンを含んだ基板の上部に絶縁膜を形成する工程と、前記絶縁膜の上部に前記第１の領域及び第２の領域の半導体層パターンの中心部を保護する感光膜パターンを形成する工程と、前記感光膜パターンをイオン注入マスクで使用して前記第２の領域の半導体層パターン及び第３の領域の半導体層パターンに高濃度の第１の導電性不純物をイオン注入する工程と、前記感光膜パターンをエッチングマスクで使用して前記第２の領域及び第３の領域に露出された絶縁膜を所定厚さ除去する工程と、前記感光膜パターンを除去する工程と、前記第１の領域及び第２の領域の半導体層パターンの中心部及び第３の領域の半導体層パターンの上部に導電層パターンを各々形成する工程と、前記第２の領域の半導体層パターンに低濃度の第１の導電性不純物をイオン注入する工程と、前記第１の領域の半導体層パターンに高濃度の第２の導電性不純物をイオン注入する工程と、を含むことを特徴とする、半導体素子の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、 薄膜トランジスタ領域のソース／ドレーン領域を形成するための感光膜パターンを利用してキャパシタの誘電体膜として使用されるゲート絶縁膜を所定厚さ除去して静電容量を増大させることにより、マスク工程を追加せずキャパシタの表面積を減少させて有機電界発光表示素子の開口率を増大させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。図２〜図４は、本発明による半導体素子の製造方法による工程断面図である。各図において、基板は、ＮＭＯＳ薄膜トランジスタ領域（Ａ）と、キャパシタ領域（Ｂ）と、に区分されている。
【００１５】
まず、図２に示したように、基板２００の全面にシリコン酸化物をプラズマ強化化学気象蒸着（ＰＥＣＶＤ：plasma-enhanced chemical vapor deposition）方法により所定厚さの緩衝膜２１０を形成する。この時、緩衝膜２１０は、後続工程に形成される非晶質シリコン層の結晶化工程時に透明絶縁基板２００内の不純物が拡散されることを防止する。
【００１６】
次に、緩衝膜２１０の上部に半導体層である非晶質シリコン層（図示せず）を所定厚さに蒸着した後、非晶質シリコン層をＥＬＡ（Excimer Laser Annealing）、ＳＬＳ（Sequential Lateral Solidification）、ＭＩＣ（Metal Induced Crystallization）またはＭＩＬＣ（Metal Induced Lateral Crystallization）方式などを使用して結晶化し、フォトリソグラフィー法とエッチング法とによりパターニングして、単位画素内の第１の領域（Ａ）と第２の領域（Ｂ）に多結晶シリコン層パターン２２０ａ、２２０ｂを各々形成する。
【００１７】
次に、全体表面の上部にゲート絶縁膜２３０を形成する。この時、ゲート絶縁膜２３０は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮｘ）、またはその積層構造に形成することもできる。
【００１８】
次に、ゲート絶縁膜２３０の上部に第１の領域（Ａ）のソース／ドレーン領域及び第２の領域（Ｂ）を露出させる感光膜パターン２４０を形成する。
【００１９】
次に、図３に示したように、感光膜パターン２４０をイオン注入マスクで高濃度のｎ型不純物を注入して第１の領域（Ａ）にソース／ドレーン領域２２２ａを形成すると同時に第２の領域（Ｂ）にキャパシタの下部電極２２２ｂを形成する。
【００２０】
次に、感光膜パターン２４０をエッチングマスクとして使用して第１の領域（Ａ）、及び第２の領域（Ｂ）のゲート絶縁膜２３０を所定厚さ除去し、第１の領域（Ａ）と第２の領域（Ｂ）で各々異なる厚さを有するゲート絶縁膜パターン２３２を形成する。第１の領域（Ａ）及び第２の領域（Ｂ）でのゲート絶縁膜パターン２３２の厚さは、素子の特性及び要求されるキャパシタンスの大きさによって変わることができ、第１の領域（Ａ）と第２の領域（Ｂ）の多結晶シリコン層パターン２２０ａの中心部、即ち、チャンネル領域よりも、第１の領域（Ａ）の一部及び第２の領域（Ｂ）のゲート絶縁膜パターン２３２の厚さが薄く形成される。
【００２１】
次に、感光膜パターン２４０を除去した後、全体表面の上部にゲート電極用導電層（図示せず）を形成する。ゲート電極用導電層は、モリブデン（Ｍｏ）またはモリブデン−タングステン（ＭｏＷ）のような合金の単一層、アルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層あるいはこれら金属の二重層に形成することもできる。
【００２２】
次に、図４に示したように、エッチング工程で前記ゲート電極用導電層をエッチングして第１の領域（Ａ）にゲート電極２５０ａを形成し、第２の領域（Ｂ）にはキャパシタの上部電極２５０ｂを形成する。
【００２３】
下部電極２２２ｂ、ゲート絶縁膜パターン２３２及び上部電極２５０ｂからなるキャパシタの表面積は、下記の（１）式に示すことができる。
【００２４】
Ａ′＝Ｃst／（εＧＩ／ｔＧＩ）    ・・・（１）
ここで、Ａ′はキャパシタの表面積であり、εは誘電率であり、Ｃstはキャパシタンスであり、ｔＧＩは絶縁膜の厚さである。
【００２５】
（１）式によれば、キャパシタ（Ｃst）及びゲート絶縁膜の誘電率（ε）は、固定された値であり、キャパシタの誘電体膜で使用されるゲート絶縁膜パターンの厚さ（ｔＧＩ）によってキャパシタの表面積（Ａ´）の大きさが決定される。ゲート絶縁膜パターンの厚さ（ｔＧＩ）については既に上述したが、素子の特性及び要求されるキャパシタンスの大きさによって変化できるので、キャパシタの表面積（Ａ´）はゲート絶縁膜パターンの厚さ（ｔＧＩ）によって可変できる。
【００２６】
次に、ゲート電極２５０ａをイオン注入マスクで使用して低濃度のｎ型不純物をイオン注入して第１の領域（Ａ）の多結晶シリコン層パターン２２０ａにＬＤＤ（Lightly Doped Drain）領域２２４を形成する。
【００２７】
その後、ソース／ドレーン領域に接続されるソース／ドレーン電極を形成して薄膜トランジスタを完成し、薄膜トランジスタに接続される発光素子を形成して平板表示素子を完成する。平板表示素子は、有機電界発光表示素子または液晶表示素子により形成できる。
【００２８】
一方、かかる方法は後述されるＣＭＯＳ薄膜トランジスタ構造にも適用できる。
【００２９】
図５〜図７は、本発明の他の実施形態による半導体素子の製造方法による工程断面図である。ここで、基板は、ＮＭＯＳ薄膜トランジスタ領域（Ｘ）と、ＰＭＯＳ薄膜トランジスタ領域（Ｙ）と、キャパシタ領域（Ｚ）と、に区分されている。
【００３０】
まず、透明絶縁基板２００の全面にシリコン酸化物をプラズマ−強化化学気象蒸着（ＰＥＣＶＤ）方法により所定厚さの緩衝膜２１０を形成する。この時、緩衝膜２１０は、後続工程に形成される非晶質シリコン層の結晶化工程時にと透明絶縁基板２００内の不純物が拡散されることを防止する。
【００３１】
次に、図５に示したように、緩衝膜２１０の上部に半導体層である非晶質シリコン層（図示せず）を所定厚さに蒸着した後、非晶質シリコン層をＥＬＡ（Excimer Laser Annealing）方法、ＳＬＳ（Sequential Lateral Solidification）方法、ＭＩＣ（Metal Induced Crystallization）方法またはＭＩＬＣ（Metal Induced Lateral Crystallization）方法などを使用して結晶化し、フォトリソグラフィー法とエッチング法によりパターニングして単位画素内の第１の領域（Ｘ）と第２の領域（Ｙ）及び第３の領域（Ｚ）に多結晶シリコン層パターン２２０ｘ、２２０ｙ、２２０ｚ）を各々形成する。
【００３２】
次に、全体表面の上部にゲート絶縁膜２３０を形成する。この時、ゲート絶縁膜２３０は、シリコン酸化膜（ＳｉＯ２）、 シリコン窒化膜（ＳｉＮｘ）またはその積層構造に形成することもできる。
【００３３】
次に、ゲート絶縁膜２３０の上部に第２の領域（Ｙ）のソース／ドレーン領域及び第３の領域（Ｚ）を露出させる感光膜パターン２４０を形成する。
【００３４】
次に、感光膜パターン２４０をイオン注入マスクとして高濃度のｎ型不純物を注入して第２の領域（Ｙ）にソース／ドレーン領域２２２ｙを形成すると同時に第３の領域（Ｚ）にキャパシタの下部電極２２２ｚを形成する。
【００３５】
次に、図６に示したように、感光膜パターン２４０をエッチングマスクで使用して第２の領域（Ｙ）及び第３の領域（Ｚ）のゲート絶縁膜２３０を所定厚さ除去し、第１の領域（Ｘ）、第２の領域（Ｙ）及び第３の領域（Ｚ）で各々異なる厚さを有するゲート絶縁膜パターン２３２を形成する。第２の領域（Ｙ）及び第３の領域（Ｚ）でのゲート絶縁膜パターン２３２の厚さは、素子の特性及び要求されるキャパシタンスの大きさによって変化でき、第１の領域（Ｘ）と第２の領域（Ｙ）の多結晶シリコン層パターン２２０ｙの中心部、即ち、チャンネル領域よりも第２の領域（Ｙ）の一部及び第３の領域（Ｚ）のゲート絶縁膜パターン２３２の厚さが薄く形成される。
【００３６】
次に、感光膜パターン２４０を除去した後、全体表面の上部にゲート電極用導電層（図示せず）を形成する。ゲート電極用導電層は、モリブデン（Ｍｏ）またはモリブデン−タングステン（ＭｏＷ）のような合金の単一層、アルミニウム（Ａｌ）またはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金の単一層あるいはこれらの金属の二重層に形成することもできる。
【００３７】
次に、図７に示したように、エッチング工程でゲート電極用導電層をエッチングして第１の領域（Ｘ）及び第２の領域（Ｙ）にゲート電極２５０ｘ、２５０ｙを形成し、第３の領域（Ｚ）にはキャパシタの上部電極２５０ｚを形成する。
【００３８】
下部電極２２２ｚのゲート絶縁膜パターン２３２及び上部電極２５０ｚからなるキャパシタの表面積は、前述した（１）式のように示すことができる。
【００３９】
次に、ゲート電極をイオン注入マスクで使用して低濃度のｎ型不純物をイオン注入して第２の領域（Ｙ）の多結晶シリコン層パターン２２０ｙにＬＤＤ領域２２４を形成する。
【００４０】
次に、第１の領域（Ｘ）を露出させる感光膜パターン（図示せず）を形成し、観光膜パターンをイオン注入マスクで使用して第１の領域（Ｘ）の多結晶シリコン層パターン２２０ｘに高濃度のｐ型不純物をイオン注入してソース／ドレーン領域２２２ｘを形成する。
【００４１】
その後、感光膜パターンを除去してその後続工程を進行する。
【産業上の利用可能性】
【００４２】
有機電界発光表示素子の開口部を大きくする上で極めて有用である。
【図面の簡単な説明】
【００４３】
【図１】従来の有機電界発光表示素子の平面図である。
【図２】本発明による有機電界発光表示素子の工程順序による断面図である。
【図３】本発明による有機電界発光表示素子の工程順序による断面図である。
【図４】本発明による有機電界発光表示素子の工程順序による断面図である。
【図５】本発明の他の実施形態による有機電界発光表示素子の工程順序による断面図である。
【図６】本発明の他の実施形態による有機電界発光表示素子の工程順序による断面図である。
【図７】本発明の他の実施形態による有機電界発光表示素子の工程順序による断面図である。
【符号の説明】
【００４４】
２００  基板
２１０  緩衝膜
２２０ａ，２２０ｂ，２２０ｘ，２２０ｙ，２２０ｚ  多結晶シリコン層パターン 
２２２ａ，２２２ｘ，２２２ｙ  ソース／ドレーン領域
２２２ｂ，２２２ｚ  下部電極
２２４  ＬＤＤ領域
２３０  ゲート絶縁膜
２３２  ゲート絶縁膜パターン
２４０  感光膜パターン
２５０ａ，２５０ｘ，２５０ｙ  ゲート電極
２５０ｂ，２５０ｚ  上部電極
【図１】
2006114871.tif 000003
【図２】
2006114871.tif 000004
【図３】
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【図４】
2006114871.tif 000006
【図５】
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【図６】
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【図７】
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