(57)【要約】    【課題】  チャネル領域内のキャリア制御性が優れると共にリーク電流が少ない半導体素子及びその製造方法を提供する。    【解決手段】  基板１上に、エピタキシャル成長により、基板１の表面に対して垂直な方向を含む断面が下底よりも上底が短い台形形状である低濃度ドープダイヤモンド層４を形成する。次に、低濃度ドープダイヤモンド層４の両側に、エピタキシャル成長により低濃度ドープダイヤモンド層４よりも不純物濃度が高い高濃度ドープダイヤモンド層７ａ及び７ｂを形成する。そして、高濃度ドープダイヤモンド層７ａ及び７ｂ上に、金属電極８ａ及び８ｂを形成した後、酸化シリコン絶縁層９ａ及び９ｂを形成し、更に、低濃度ドープダイヤモンド層４の上に酸化アルミニウム絶縁層１０を介してゲート電極１１を形成して、高濃度ドープダイヤモンド層７ａ及び７ｂ間の距離が基板１から遠ざかるに従い短くなる半導体素子とする。【選択図】    図１
2006100721.tif 000002
【特許請求の範囲】
【請求項１】
基板と、この基板上に局所的に形成された第１の半導体層と、前記第１の半導体層の両側に夫々形成され少なくとも一部が前記第１の半導体層に接触し、前記第１の半導体層よりも不純物濃度が高い第２及び第３の半導体層と、前記第２及び第３の半導体層間に流れる電流を制御する制御層と、を有し、前記第１の半導体層と接触している部分における前記第２及び第３の半導体層間の距離は、前記第１の半導体層の厚さ方向において前記制御層から最も遠い部分よりも前記制御層に最も近い部分の方が短いことを特徴とする半導体素子。
【請求項２】
前記制御層は絶縁層又はショットキー隔壁を介して前記第１の半導体層と電気的に接続されたゲート電極であり、前記第２及び第３の半導体層が夫々ソース及びドレインとなる電界効果トランジスタであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
基板と、この基板上に局所的に形成された第１の半導体層と、前記第１の半導体層の両側に夫々形成され少なくとも一部が前記第１の半導体層に接触し、前記第１の半導体層よりも不純物濃度が高い第２及び第３の半導体層と、を有し、前記第１の半導体層と接触している部分における前記第２及び第３の半導体層間の距離は、前記第１の半導体層の厚さ方向において前記基板に最も近い部分よりも前記基板から最も遠い部分の方が短いことを特徴とする半導体素子。
【請求項４】
前記第１の半導体層上には絶縁層又はショットキー障壁を介してゲート電極が形成されており、前記第２及び第３の半導体層が夫々ソース及びドレインとなる電界効果トランジスタであることを特徴とする特徴とする請求項３に記載の半導体素子。
【請求項５】
センサ又はダイオードとして使用されることを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記絶縁層は、金属酸化物、金属窒化物、金属酸窒化物、金属弗化物及び窒素ドープダイヤモンドからなる群から選択された少なくとも１種の材料からなることを特徴とする請求項２又は４に記載の半導体素子。
【請求項７】
前記第１乃至第３の半導体層のうち少なくとも１つの半導体層は、ダイヤモンドにより形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体素子。
【請求項８】
基板上に局所的に第１の半導体層を形成する工程と、前記第１の半導体層の両側に少なくとも一部が前記第１の半導体層に接触し前記第１の半導体層よりも不純物濃度が高い第２及び第３の半導体層を夫々形成する工程と、前記第２及び第３の半導体層間に流れる電流を制御する制御層を形成する工程と、を有し、前記第１の半導体層と接触している部分における前記第２及び第３の半導体層間の距離を、前記第１の半導体層の厚さ方向において前記制御層から最も遠い部分よりも前記制御層に最も近い部分の方が短くなるようにすることを特徴とする半導体素子の製造方法。
【請求項９】
基板上に局所的に第１の半導体層を形成する工程と、前記第１の半導体層の両側に少なくとも一部が前記第１の半導体層に接触し前記第１の半導体層よりも不純物濃度が高い第２及び第３の半導体層を夫々形成する工程と、を有し、前記第１の半導体層と接触している部分における前記第２及び第３の半導体層間の距離を、前記第１の半導体層の厚さ方向において前記基板に最も近い部分よりも前記基板から最も遠い部分の方が短くなるようにすることを特徴とする半導体素子の製造方法。
【請求項１０】
前記第１の半導体層をエピタキシャル成長により形成することを特徴とする請求項８又は９に記載の半導体素子の製造方法。
【請求項１１】
前記第２及び第３の半導体層をエピタキシャル成長により形成することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体素子の製造方法。
【請求項１２】
前記第２及び第３の半導体層をエピタキシャル成長により形成する際に、この第２及び第３の半導体層に不純物を高濃度でドープすることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
イオン注入法により前記第２及び第３の半導体層に不純物を高濃度でドープすることを特徴とする請求項８乃至１１のいずれか１項に記載の半導体素子の製造方法。
【請求項１４】
前記第１乃至第３の半導体層のうち少なくとも１つの半導体層をダイヤモンドにより形成することを特徴とする請求項８乃至１３のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、センサ及び発光ダイオード等に適用可能な半導体素子及びその製造方法に関し、特に、ダイヤモンド薄膜を使用した半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
ダイヤモンドは、熱伝導率が２０Ｗ／ｃｍ・Ｋ、バンドギャップが５．４７ｅＶ、電子の移動度が２０００ｃｍ２／Ｖ・秒、ホール移動度が２１００ｃｍ２／Ｖ・秒と、優れたデバイス特性を示す。このため、これらの特性を生かしたハイパワーデバイス、高周波デバイス、高温又は放射線等に曝される過酷な環境下でも動作する電子デバイス等への応用が期待されている。
【０００３】
従来、ダイヤモンド薄膜を使用した電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）としては、例えば、ゲート電極と動作層であるチャネル層との間に絶縁体層を挿入した絶縁ゲート型ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）がある（例えば、特許文献１及び２参照。）。
【０００４】
図１２は特許文献１に記載のＭＩＳＦＥＴの構造を示す断面図であり、図１３は特許文献２に記載のＭＩＳＦＥＴの構造を示す断面図である。図１２に示すように、特許文献１に記載のＭＩＳＦＥＴ１００は、絶縁性ダイヤモンド単結晶基板１０１上に、ホウ素が高濃度でドープされ、ソース及びドレインとなる高ドープｐ型半導体ダイヤモンド層１０２ａ及び１０２ｂが形成されている。また、絶縁性ダイヤモンド単結晶基板１０１上における高ドープｐ型半導体ダイヤモンド層１０２ａと高ドープｐ型半導体ダイヤモンド層１０２ｂとの間には、これら高ドープｐ型半導体ダイヤモンド層１０２ａ及び１０２ｂよりも低濃度でホウ素がドープされたチャネル層である低ドープｐ型半導体ダイヤモンド層１０３が形成されている。更に、高ドープｐ型半導体ダイヤモンド層１０２ａ及び１０２ｂ上には、夫々ソース電極１０４及びドレイン電極１０５が形成されており、低ドープｐ型半導体ダイヤモンド層１０３上には、絶縁体層となるアンドープダイヤモンド層１０６を介して、ゲート電極１０７が形成されている。
【０００５】
このＭＩＳＦＥＴ１００は、ゲート電圧ＶＧが印加されていないときにチャネル領域が存在してドレイン電流ＩＤが流れ、ゲート電極１０７にソース電圧ＶＳに対して正の電圧を印加することにより、ドレイン電流ＩＤが抑制されるノーマリーオン型のＦＥＴである。このようなノーマリーオン型のＦＥＴにおいて、僅かなゲート電圧ＶＧでドレイン電流ＩＤを大きく変化させるため、即ち、ゲート電圧ＶＧの変化量とドレイン電流ＩＤの変化量との比である相互コンダクタンスｇｍ（＝ｄＶＧ／ｄＩＤ）を大きくするためには、ゲート電圧ＶＧの影響がチャネル層の深い領域まで及ぶようにして、キャリアの空乏領域を大きく広げることが有効である。具体的には、ソース及びドレイン間に形成されたチャネル層におけるドナー又はアクセプタとなる不純物の濃度を低くすると共に、厚さをゲート電位の影響が及ぶ範囲にまで薄くすればよい。しかしながら、ドレイン電流ＩＤを確保するためには、チャネル層の不純物の濃度を高くして、キャリア濃度を高くしなければならない。
【０００６】
このため、一般的なＭＩＳＦＥＴにおいては、チャネル層における不純物濃度を原子比で１０乃至数百ｐｐｍ程度にしている。例えば、特許文献１に記載のＭＩＳＦＥＴ１００においては、その実施例に記載されている合成条件に基づいて計算すると、チャネル層である低ドープｐ型半導体ダイヤモンド層１０３におけるホウ素（Ｂ）と炭素（Ｃ）との原子比（Ｂ／Ｃ）は、２００ｐｐｍとなる。
【０００７】
また、図１３に示すように、特許文献２に記載のＭＩＳＦＥＴ１１０は、シリコン基板１１１上にダイヤモンドからなる下地層１１２が形成されており、この下地層１１２上にソース及びドレインとなるｎ型半導体ダイヤモンド層１１３ａ及び１１３ｂと、チャネル層であるｐ型半導体ダイヤモンド層１１４とが形成されている。また、ｎ型半導体ダイヤモンド層１１３ａ及び１１３ｂ上には、夫々ソース電極１１５及びドレイン電極１１６が形成されており、ｐ型半導体ダイヤモンド層１１４上には、ダイヤモンドからなる絶縁体層１１７を介してゲート電極１１８が形成されている。この特許文献２に記載のＭＩＳＦＥＴ１１０は、ダイヤモンド単結晶基板を使用せず、シリコン基板１１１上に下地層１１２を形成し、この下地層１１２上に各層を形成することにより、量産性の向上を図ったものであり、前述の特許文献１に記載のＭＩＳＦＥＴ１００と同様に、ノーマリーオン型のＦＥＴである。
【０００８】
一方、前述したような高い移動度（２０００ｃｍ２／Ｖ・秒）は、ダイヤモンド層中に不純物及び結晶欠陥が殆どない状態で得られる値であり、特許文献１及び２に記載のＭＩＳＦＥＴのように、チャネル層のキャリア源を確保するために、ダイヤモンド層にドナー又はアクセプタとなる不純物をドープした場合、不純物濃度に依存してキャリア移動度が低くなるため、高周波応答性が劣化する。
【０００９】
そこで、従来、チャネル層の不純物濃度を極力低くすることにより、高周波用トランジスタへの応用を可能にしたダイヤモンドＦＥＴも提案されている（特許文献３参照）。図１４は特許文献３に記載のダイヤモンドＦＥＴの動作原理を示す模式図である。図１４に示すように、特許文献３に記載のＦＥＴ１２０においては、半導体ダイヤモンド層１２１と半導体ダイヤモンド層１２３との間に、比抵抗が１００Ω・ｃｍ以上である高抵抗ダイヤモンド層１２２が設けられている。そして、半導体ダイヤモンド層１２１及び１２３上には、夫々ソース電極１２４及びドレイン電極１２６が形成されており、高抵抗ダイヤモンド層１２２上にはゲート電極１２５が形成されている。
【００１０】
このダイヤモンドＦＥＴ１２０においては、ソース電極１２４からドレイン電極１２６に到達するキャリアが、半導体ダイヤモンド層１２１、高抵抗ダイヤモンド層１２２及び半導体ダイヤモンド層１２３をこの順に流れる。そして、ゲート電極１２５に印加する電圧ＶＧを変化させることにより、高抵抗ダイヤモンド層１２２のポテンシャルを変化させ、ソース電極１２４が接触する半導体ダイヤモンド層１２１から高抵抗ダイヤモンド層１２２へのキャリア注入量を制御している。このＦＥＴ１２０は、前述のＭＩＳＦＥＴとは異なり、チャネル層に空乏層を拡げてドレイン電流ＩＤを制御するものではないため、不純物濃度が低く且つ膜厚が薄い連続したダイヤモンドチャネル層を形成する必要がない。
【００１１】
特許文献３に記載のＦＥＴのような構造、即ち、チャネル領域を挟んでソース電極及びドレイン電極が設けられ、チャネル領域に接してゲート電極が設けられている半導体素子においては、金属材料からなるソース電極及びドレイン電極とチャネル領域との接触抵抗が電力損失の原因となる。そのため、このような半導体素子においては、一般に、ソース電極及びドレイン電極とチャネル領域とが接する領域に、高濃度に不純物がドープされた半導体層を設けることにより、オーミック接合が形成されている。また、このような半導体素子においては、チャネル領域とゲート電極間に漏れ電流が生じると、増幅率低下等の性能低下を引き起こすため、一般に、チャネル領域とゲート電極間に、絶縁層を設けるか又はショットキー接合界面が形成されている。
【００１２】
【特許文献１】特開平１−１５８７７４号公報
【特許文献２】特開平３−２６３８７２号公報
【特許文献３】特開平６−２３２３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前述の従来の技術には、以下に示す問題点がある。通常、ＦＥＴの性能指標としては、ドレイン電流ＩＤ及びゲート電圧ＶＧによるチャネル層内を流れるキャリアの制御性が挙げられる。ドレイン電流ＩＤは単位時間あたりにソース電極及びドレイン電極間に流れる電荷数であるため、高いドレイン電流ＩＤを得るためにはチャネル領域の幅を狭く、即ち、ソース・ドレイン間の距離を短くすることが有効であるが、特許文献３に記載されているようなＦＥＴ構造の半導体素子においては、単純にチャネル領域の幅を狭くすると、ゲート電圧ＶＧによるキャリアの制御性が劣化するという問題点がある。これは、チャネル領域の幅が狭くなることにより、ソース・ドレイン間の電界が強くなり、ゲート電圧ＶＧによってチャネル層へ与えられる電界の影響が相対的に弱くなるためである。この現象は、ゲート電極から遠くなるに従い顕著になる。更に、ゲート電極により制御できないチャネル部分が存在すると、ゲート電圧によりオフ状態となるべき場合においても、余分な電流、即ち、リーク電流が流れてしまうことにもなる。
【００１４】
本発明はかかる問題点に鑑みてなされたものであって、チャネル領域内のキャリア制御性が優れると共にリーク電流が少ない半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本願第１発明に係る半導体素子は、基板と、この基板上に局所的に形成された第１の半導体層と、前記第１の半導体層の両側に夫々形成され少なくとも一部が前記第１の半導体層に接触し、前記第１の半導体層よりも不純物濃度が高い第２及び第３の半導体層と、前記第２及び第３の半導体層間に流れる電流を制御する制御層と、を有し、前記第１の半導体層と接触している部分における前記第２及び第３の半導体層間の距離は、前記第１の半導体層の厚さ方向において前記制御層から最も遠い部分よりも前記制御層に最も近い部分の方が短いことを特徴とする。
【００１６】
本発明においては、第２及び第３の半導体層間の距離が、第１の半導体層の厚さ方向において制御層から最も遠い部分よりも制御層に最も近い部分の方が短いため、第２及び第３の半導体層間に形成された第１の半導体層中の電界強度が、制御層に最も近い部分よりも制御層から最も遠い部分の方が低くなる。これにより、制御層によるキャリア制御性を向上させることができる。また、第２及び第３の半導体層に、第１の半導体層よりも高濃度で不純物をドープしているため、第２又は第３の半導体層から第１の半導体層に高密度の電荷を注入することができると共に、第１の半導体層中における電荷の移動を妨げる欠陥及び不純物量を少なくすることができる。その結果、第１の半導体層における電荷移動速度を向上することができると共に、制御性が優れた半導体素子が得られる。更に、この半導体素子は、制御層によるキャリア制御性が優れているため、制御層に印加する電圧を調節することにより、リーク電流を減少させることができる。
【００１７】
この半導体素子は、例えば、前記制御層が絶縁層又はショットキー隔壁を介して前記第１の半導体層と電気的に接続されたゲート電極であり、前記第２及び第３の半導体層が夫々ソース及びドレインとなる電界効果トランジスタである。
【００１８】
本願第２発明に係る半導体素子は、基板と、この基板上に局所的に形成された第１の半導体層と、前記第１の半導体層の両側に夫々形成され少なくとも一部が前記第１の半導体層に接触し、前記第１の半導体層よりも不純物濃度が高い第２及び第３の半導体層と、を有し、前記第１の半導体層と接触している部分における前記第２及び第３の半導体層間の距離は、前記第１の半導体層の厚さ方向において前記基板に最も近い部分よりも前記基板から最も遠い部分の方が短いことを特徴とする。
【００１９】
本発明においては、第２及び第３の半導体層間の距離が、第１の半導体層の厚さ方向において基板に最も近い部分よりも基板から最も遠い部分の方が短いため、第１の半導体層中の電界強度は、基板に最も近い部分が最も低く、基板に最も遠い部分が最も高くなる。これにより、キャリア制御性が向上することができる。また、第２及び第３の半導体層に、第１の半導体層よりも高濃度で不純物をドープしているため、第１の半導体層における電荷移動速度を高めると共にキャリア制御性を向上させることができる。更に、この半導体素子は、第１の半導体層の表面から遠い部分、即ち、基板に近い部分では、第２及び第３の半導体層間の距離が長いため、基板の余分なリーク電流を減少させることができる。
【００２０】
この半導体素子は、例えば、前記第１の半導体層上には絶縁層又はショットキー障壁を介してゲート電極が形成されており、前記第２及び第３の半導体層が夫々ソース及びドレインとなる電界効果トランジスタである。これにより、ゲート電極によるキャリア制御性が優れた電界効果トランジスタが得られる。又は、前記半導体素子は、センサ又はダイオードとしても使用することができる。この半導体素子は、ガス、水分及びイオン等の吸着又は光照射等によって生じる第１の半導体層の表面状態の変化によりキャリアが制御されるため、感度が高いセンサを得ることができる。
【００２１】
また、前記絶縁層は、金属酸化物、金属窒化物、金属酸窒化物、金属弗化物及び窒素ドープダイヤモンドからなる群から選択された少なくとも１種の材料により形成することができる。更に、前記第１乃至第３の半導体層のうち少なくとも１つの半導体層は、ダイヤモンドにより形成されていてもよい。これにより、耐高電圧性、耐熱性、耐放射線性、高速動作性を向上させることができる。
【００２２】
本願第３発明に係る半導体素子の製造方法は、基板上に局所的に第１の半導体層を形成する工程と、前記第１の半導体層の両側に少なくとも一部が前記第１の半導体層に接触し前記第１の半導体層よりも不純物濃度が高い第２及び第３の半導体層を夫々形成する工程と、前記第２及び第３の半導体層間に流れる電流を制御する制御層を形成する工程と、を有し、前記第１の半導体層と接触している部分における前記第２及び第３の半導体層間の距離を、前記第１の半導体層の厚さ方向において前記制御層から最も遠い部分よりも前記制御層に最も近い部分の方が短くなるようにすることを特徴とする。
【００２３】
本発明においては、第１の半導体層を形成した後で、第２及び第３の半導体層を形成しているため、第１の半導体層と接触している部分における第２及び第３の半導体層間の距離を、容易に制御層から最も遠い部分よりも制御層に最も近い部分の方が短くなるようにすることができる。その結果、第１の半導体層中の電界強度分布が狭く、制御層によるキャリア制御性が優れた半導体素子を製造することができる。また、第２及び第３の半導体層に、第１の半導体層よりも高濃度で不純物をドープしているため、第２又は第３の半導体層から第１の半導体層に高密度の電荷を注入することができ、更に第１の半導体層中における欠陥及び不純物量を少なくすることができるため、第１の半導体層中の電荷移動速度が速く、制御性が優れた半導体素子が得られる。
【００２４】
本願第４発明に係る半導体素子の製造方法は、基板上に局所的に第１の半導体層を形成する工程と、前記第１の半導体層の両側に少なくとも一部が前記第１の半導体層に接触し前記第１の半導体層よりも不純物濃度が高い第２及び第３の半導体層を夫々形成する工程と、を有し、前記第１の半導体層と接触している部分における前記第２及び第３の半導体層間の距離を、前記第１の半導体層の厚さ方向において前記基板に最も近い部分よりも前記基板から最も遠い部分の方が短くなるようにすることを特徴とする。
【００２５】
本発明においては、基板上に第１の半導体層を形成した後で、第２及び第３の半導体層を形成しているため、第１の半導体層と接触している部分における第２及び第３の半導体層間の距離を、容易に基板に最も近い部分よりも基板から最も遠い部分の方が短くなるようにすることができる。これにより、第１の半導体層表面における電界強度が高くなり、キャリア制御性が優れた半導体素子を製造することができる。また、第２及び第３の半導体層に、第１の半導体層よりも高濃度で不純物をドープしているため、第２又は第３の半導体層から第１の半導体層に高密度の電荷を注入することができ、更に第１の半導体層中における欠陥及び不純物量を少なくすることができるため、第１の半導体層中の電荷移動速度が速く、制御性が優れた半導体素子が得られる。
【００２６】
前記半導体素子の製造方法においては、前記第１の半導体層をエピタキシャル成長により形成することができる。これにより、第１の半導体層における基板に対して垂直な方向を含む断面の形状を、下底よりも上底が短い台形形状にすることができる。また、前記第２及び第３の半導体層をエピタキシャル成長により形成してもよい。これにより、第１の半導体層と第２及び第３の半導体層との界面部分における欠陥の発生を抑制することができる。その場合、前記第２及び第３の半導体層をエピタキシャル成長により形成しているときに、この第２及び第３の半導体層に不純物を高濃度でドープしてもよい。
【００２７】
又は、イオン注入法により前記第２及び第３の半導体層に不純物を高濃度でドープしてもよい。これにより、イオン注入を行わない第１の半導体層と、イオン注入した第２及び第３の半導体層との境界部分には、なだらかな濃度分布が生じる。この不純物濃度は第１の半導体層から第２及び第３の半導体層に向かうに従い、また表面から内部に向かうに従い減少する。その結果、第１の半導体層と接触している部分における第２及び第３の半導体層間の距離が、第１の半導体層の厚さ方向において基板に最も近い部分よりも基板から最も遠い部分の方が短いか、又は、制御層から最も遠い部分よりも制御層に最も近い部分の方が短い半導体素子を容易に形成することができる。
【００２８】
また、前記第１乃至第３の半導体層のうち少なくとも１つの半導体層をダイヤモンドにより形成することもできる。これにより、耐高電圧性、耐熱性、耐放射線性、高速動作性等が優れた半導体素子が得られる。
【００２９】
なお、前記半導体素子においては、キャリアは第１の半導体層を経由して第２及び第３の半導体層間を移動するため、基板を形成する材料の選択の自由度は高い。しかしながら、例えば、電荷移動経路を限定し、安定性を向上させるためには、第１の半導体層以外の領域を電荷が経由しないように、絶縁性の基板を使用することが望ましい。基板材料は、その上に第１の半導体層を形成可能な材料の中から適宜選択することができるが、材料によっては、チャネル領域となる第１の半導体層を形成している際に、結晶欠陥の発生を誘発する場合がある。例えば、石英ガラス、窒化珪素及びアルミナ焼結体のように、単結晶でない材料を使用した場合、その上に高品質な単結晶膜を形成することは困難であり、第１の半導体層中にキャリア移動の障害になる粒界が生じてしまう。そこで、基板として第１の半導体層を形成している材料と同じ材料の単結晶を使用し、その上に第１の半導体層をホモエピタキシャル成長させるか、又は、第１の半導体層をヘテロエピタキシャル成長させることが可能な基板を使用することが好ましい。これにより、第１の半導体層中における結晶欠陥の発生を抑制し、高品質な単結晶膜を形成することができる。
【発明の効果】
【００３０】
本発明によれば、第２及び第３の半導体層の不純物濃度を第１の半導体層よりも高くし、更に第１の半導体層と接触している部分における第２及び第３の半導体層間の距離を、第１の半導体層の厚さ方向において制御層から最も遠い部分よりも制御層に最も近い部分の方が短くなるように、又は、基板に最も近い部分よりも基板から最も遠い部分の方が短くなるようにしているため、チャネル領域内のキャリア制御性が向上すると共に、リーク電流を減少させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態に係る半導体素子について、添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態に係る半導体素子について説明する。図１は本実施形態の半導体素子の構造を示す断面図である。本実施形態の半導体素子は、基板１上に低濃度ドープダイヤモンド層４が局所的に形成されており、この低濃度ドープダイヤモンド層４の両側には、夫々低濃度ドープダイヤモンド層４よりも不純物濃度が高い高濃度ドープダイヤモンド層７ａ及び７ｂが、低濃度ドープダイヤモンド層４に接するように形成されている。そして、この高濃度ドープダイヤモンド層７ａ及び７ｂ上には、夫々ソース電極及びドレイン電極となる金属電極８ａ及び８ｂが形成されている。
【００３２】
また、金属電極８ａの一部、高濃度ドープダイヤモンド層７ａ及び低濃度ドープダイヤモンド層４の一部を覆うように酸化シリコン絶縁層９ａが形成されており、金属電極８ｂの一部、高濃度ドープダイヤモンド層７ｂ及び低濃度ドープダイヤモンド層４の一部を覆うように酸化シリコン絶縁層９ｂが形成されている。更に、低濃度ドープダイヤモンド層４、金属電極８ａ及び８ｂの一部並びに酸化シリコン絶縁層９ａ及び９ｂを覆うように、酸化アルミニウム絶縁層１０が形成されており、低濃度ドープダイヤモンド層４の上方の酸化アルミニウム絶縁層１０上には、アルミニウムからなるゲート電極１１が形成されている。
【００３３】
この半導体素子における低濃度ドープダイヤモンド層４は、高濃度ドープダイヤモンド層７ａ及び７ｂが対向する方向と平行で基板１の表面に対して垂直な断面の形状が、下底よりも上底が短い台形形状になっており、低濃度ドープダイヤモンド層４における高濃度ドープダイヤモンド層７ａ及び７ｂ側の側面は、基板１の表面に対して垂直ではなく、傾斜している。このため、本実施形態の半導体素子は、低濃度ドープダイヤモンド層４の両側に形成されている高濃度ドープダイヤモンド層７ａ及び７ｂ間の距離が、基板１から遠ざかるに従い、即ち、ゲート電極１１に近づくに従い短くなっている。その結果、従来のダイヤモンド半導体素子に比べて、ゲート電圧の影響をチェネル層である低濃度ドープダイヤモンド層４の深い部分にまで及ぼすことができるため、キャリア制御性を向上させることができる。
【００３４】
また、本実施形態の半導体素子においては、低濃度ドープダイヤモンド層４の両側に高濃度ドープダイヤモンド層７ａ及び７ｂを形成しているため、この高濃度ドープダイヤモンド層７ａ又は高濃度ドープダイヤモンド層７ｂから、電荷の移動を妨げる欠陥及び不純物量が少ない低濃度ドープダイヤモンド層４に、高密度の電荷を注入することができる。その結果、低濃度ドープダイヤモンド層４における電荷移動速度を向上することができると共に、キャリア制御性が優れた半導体素子が得られる。更に、本実施形態の半導体素子においては、ゲート電極１１によるキャリア制御性が優れているため、ゲート電圧を調節することにより、リーク電流を減少させることができる。
【００３５】
なお、本実施形態の半導体素子においては、少なくとも低濃度ドープダイヤモンド層４と接触している部分における高濃度ドープダイヤモンド層７ａ及び７ｂ間の距離が、低濃度ドープダイヤモンド層４の厚さ方向において基板１に最も近い部分よりも基板１から最も遠い部分の方が短くなっていればよい。このため、例えば、低濃度ドープダイヤモンド層４の側面が階段状になっていたり、又は、低濃度ドープダイヤモンド層４と高濃度ドープダイヤモンド層７ａ及び７ｂとが接触していない部分において、高濃度ドープダイヤモンド層７ａ及び７ｂ間の距離が、基板１に近い部分よりも基板１から遠い部分の方が長くなっていたりしても、前述の第１の実施形態の半導体素子と同様の効果が得られる。
【００３６】
次に、本実施形態の半導体素子の動作について説明する。本実施形態の半導体素子はＦＥＴであり、例えば、高濃度ドープダイヤモンド層７ａの電位を０とし、高濃度ドープダイヤモンド層７ｂに負の電位を印加することにより、キャリアが高濃度ドープダイヤモンド層７ａから低濃度ドープダイヤモンド層４を経由して高濃度ドープダイヤモンド層７ｂに移動し、ドレイン電流ＩＤが流れる。そして、この状態でゲート電圧ＶＧを調節することにより、ドレイン電流ＩＤを自在に変化させることができる。
【００３７】
次に、本実施形態の半導体素子の製造方法について説明する。図２（ａ）乃至（ｄ）、図３（ａ）乃至（ｄ）及び図４（ａ）乃至（ｅ）は、本実施形態の半導体素子の製造方法をその工程順に示す断面図である。先ず、図２（ａ）に示すように、例えば不純物として窒素を１０乃至３００ｐｐｍ含有する絶縁性の高圧合成ダイヤモンド単結晶等からなる基板１上に、電子ビームリソグラフィによりレジスト２をパターニングした後、図２（ｂ）に示すように、蒸着法等により、基板１上に厚さが例えば０．２μｍの酸化アルミニウム膜３ａ及び３ｂを形成する。次に、図２（ｃ）に示すように、レジスト２及びその上に形成された酸化アルミニウム膜３ｂをリフトオフすることにより、酸化アルミニウム膜３ａからなるマスクパターンを形成する。
【００３８】
その後、この酸化アルミニウム膜３ａをエピタキシャルマスクにして、マイクロ波プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、基板１上に、厚さが例えば０．１μｍのＢドープｐ型半導体ダイヤモンド薄膜をエピタキシャル成長させる。その際、原料ガスとしては、例えばＣＨ４が０．３体積％、Ｈ２が９９．７体積％である混合ガス中に、ドーピングガスとしてＢ２Ｈ６を添加したものを使用し、原料ガス中のＢ及びＣの原子比（Ｂ／Ｃ）を、例えば５ｐｐｍ未満とする。また、成膜時のガスの総流量は例えば１００標準ｃｍ３／分（ｓｃｃｍ）、ガス圧力は例えば６．６ｋＰａ（５０Ｔｏｒｒ）、基板温度は例えば８００℃とする。これにより、図２（ｄ）に示すように、基板１表面の酸化アルミニウム膜３ａが形成されていない領域上にのみ、選択的に基板１の表面に対して垂直な方向を含む断面が下底よりも上底が短い台形状の低濃度ドープダイヤモンド層４が形成される。エピタキシャル成長法においては、結晶面方位によって結晶成長の速度が変わるため、ダイヤモンド結晶は、あるファセット（切り子面）を形成しながら成長する。このため、エピタキシャル成長法を利用する場合、成長条件、基板１の面方位等を調節することにより、低濃度ドープダイヤモンド層４の端部に容易に傾斜面を形成することができる。なお、傾斜面が形成される端部は面方位によって決まり、傾斜面が形成されない端部には、基板表面に対して垂直な端面が形成される。
【００３９】
次に、図３（ａ）に示すように、リン酸により酸化アルニウム膜３ａをエッチングする。なお、低濃度ドープダイヤモンド層４を形成する際に、マスクである酸化アルミニウム３ａ上にも僅かにダイヤモンド膜が形成されることがあるが、この酸化アルミニウム３ａ上のダイヤモンド膜は、このエッチング工程の際に、酸化アルミニウム膜３ａと共に除去される。
【００４０】
次に、図３（ｂ）に示すように、基板１及び低濃度ドープダイヤモンド層４の傾斜面上にレジスト５をパターニングする。その際、低濃度ドープダイヤモンド層４の上面及びその近傍の傾斜面上にはレジスト５が形成されないようにアライメントする。引き続き、図３（ｃ）に示すように、低濃度ドープダイヤモンド層４及びレジスト５上に、夫々蒸着法等により、厚さが例えば０．２μｍの酸化アルミニウム膜６ａ及び６ｂを形成する。次に、図３（ｄ）に示すように、レジスト５及びその上に形成された酸化アルミニウム膜６ａをリフトオフすることにより、酸化アルミニウム膜６ｂからなるマスクパターンを形成する。
【００４１】
次に、この酸化アルミニウム膜６ｂをマスクにして、マイクロ波プラズマＣＶＤ法により、基板１上に、厚さが例えば０．１μｍのＢドープｐ型半導体ダイヤモンド薄膜をエピタキシャル成長させる。その際、原料ガスとしては、例えばＣＨ４が０．３体積％、Ｈ２が９９．７体積％である混合ガス中に、ドーピングガスとしてＢ２Ｈ６を添加したものを使用し、原料ガス中のＢ及びＣの原子比（Ｂ／Ｃ）を、例えば５０００ｐｐｍとする。また、成膜時のガスの総流量は例えば１００標準ｃｍ３／分（ｓｃｃｍ）、ガス圧力は例えば６．６ｋＰａ（５０Ｔｏｒｒ）、基板温度は例えば８００℃とする。これにより、図４（ａ）に示すように、基板１上における酸化アルミニウム膜６ｂが形成されていない部分、即ち、低濃度ドープダイヤモンド層４の両側に夫々高濃度ドープダイヤモンド層７ａ及び７ｂが形成される。
【００４２】
その後、図４（ｂ）に示すように、リン酸により酸化アルニウム膜６ｂをエッチングする。なお、高濃度ドープダイヤモンド層７ａ及び７ｂを形成する際に、マスクである酸化アルミニウム６ｂ上にも僅かにダイヤモンド膜が形成されることがあるが、この酸化アルミニウム６ｂ上のダイヤモンド膜は、このエッチング工程の際に、酸化アルミニウム膜３ａと共に除去される。そして、図４（ｃ）に示すように、フォトリソグラフィー及びリフトオフにより、高濃度ドープダイヤモンド層７ａ及び７ｂ上に、夫々ソース及びドレン電極となる金属電極８ａ及び８ｂを形成する。この金属電極８ａ及び８ｂは、例えば、Ｐｔ、Ａｕ、Ｔｉ及びＷ等のオーム性接合特性を示す金属材料により形成することが好ましい。
【００４３】
次に、ＣＶＤ法により、厚さが例えば０．２μｍの酸化シリコン膜を形成した後、図４（ｄ）に示すように、電子ビームリソグラフィ及びエッチングによってパターニングして、金属電極８ａ及び８ｂの一部、高濃度ドープダイヤモンド層７ａ及び７ｂ、並びに低濃度ドープダイヤモンド層４の一部を覆うように酸化シリコン絶縁層９ａ及び９ｂを形成する。引き続き、電子ビーム蒸着法により、低濃度ドープダイヤモンド層４、金属電極８ａ及び８ｂ並びに酸化シリコン絶縁層９ａ及び９ｂ上に、厚さが例えば５０ｎｍの酸化アルミニウム膜を形成した後、図４（ｅ）に示すように、金属電極８ａ及び８ｂの一部が露出するようにパターニングして、酸化アルミニウム絶縁層１０を形成する。その後、フォトリソグラフィーによりパターニングして、低濃度ドープダイヤモンド層４の上方の酸化アルミニウム絶縁層１０上に、アルミニウムからなるゲート電極１１を形成し、図１に示す半導体素子とする。
【００４４】
本実施形態の半導体素子の製造方法においては、エピタキシャル成長により、基板１の表面に対して垂直な方向を含む断面が下底よりも上底が短い台形形状の低濃度ドープダイヤモンド層４を形成した後、高濃度ダイヤモンド層７ａ及び７ｂを形成しているため、容易に高濃度ドープダイヤモンド層７ａ及び７ｂ間の距離を基板から遠ざかるに従い短くすることができる。また、この半導体素子の製造方法においては、低濃度ドープダイヤモンド層４、高濃度ドープダイヤモンド層７ａ及び７ｂをエピタキシャル成長により形成しているため、これらの境界部における欠陥の発生を抑制することができる。
【００４５】
なお、本実施形態の半導体素子の製造方法においては、低濃度ドープダイヤモンド層４、高濃度ダイヤモンド層７ａ及び７ｂを形成する際に、不純物としてＢをドープしているが、本発明はこれに限定されるものではなく、例えば、アルミニウム、ガリウム、インジウム、窒素、燐、砒素、アンチモン、酸素及び硫黄等をドープしてもよい。また、本実施形態の半導体素子の製造方法においては、低濃度ドープダイヤモンド層４を形成する際には原料ガス中のＢ及びＣの原子比（Ｂ／Ｃ）を５ｐｐｍ未満とし、高濃度ドープダイヤモンド層７ａ及び７ｂを形成する際には原料ガス中のＢ及びＣの原子比（Ｂ／Ｃ）を５０００ｐｐｍとすることにより、低濃度ドープダイヤモンド層４と高濃度ドープダイヤモンド層７ａ及び７ｂとの間に濃度差を設けている。この濃度差は、デバイスの動作特性に寄与するため、対象とするデバイスが目的とする動作によって適宜設定することができる。
【００４６】
更に、本実施形態の半導体素子においては、低濃度ドープ半導体層４とゲート電極１１との間に、ゲート絶縁層として酸化アルミニウム絶縁層１０を設けているが、本発明はこれに限定されるものではなく、ゲート絶縁層は、金属酸化物、金属窒化物、金属酸窒化物、金属弗化物及び窒素ドープダイヤモンド等の材料により形成することができる。具体的には、金属酸化物、金属窒化物、金属酸窒化物に含まれる金属元素としては、シリコン、アルミニウム、マグネシウム、チタニウム、ジルコニウム、ハフニウム、スカンジウム、イットリウム、ランタン、バナジウム、ニオブ及びタンタル等が挙げられる。これらの金属元素の中でも、特に、シリコン、アルミニウム、ハフニウム及びジルコニウムが好ましい。なお、ゲート絶縁層は、これらの金属元素が単独で含まれる金属酸化物、金属窒化物、金属酸窒化物により形成してもよく、又は２種類以上の金属を含む金属酸化物、金属窒化物、金属酸窒化物により形成してもよい。
【００４７】
また、金属弗化物に含まれる金属元素としては、カルシウム、バリウム、マグネシウム及びストロンチウムが挙げられる。更に、窒素ドープダイヤモンドは窒素による深い準位が存在するため、窒素ドープダイヤモンドを使用することにより、高抵抗なゲート絶縁層を形成することができる。
【００４８】
更にまた、本実施形態の半導体素子においては、低濃度ドープダイヤモンド層４上に酸化アルミニウム絶縁層１０及びゲート電極１１を形成しているが、本発明はこれに限定されるものではなく、ゲート電極１１はゲート絶縁層を介して低濃度ドープダイヤモンド層４に電気的に接続されていればよい。又は、絶縁層の代わりに、金属層を介してゲート電極と低濃度ドープ半導体層４とを接続してもよい。これにより、低濃度ドープ半導体層４とゲート電極１１との間にショットキー障壁が形成され、このショットキー障壁を介して、絶縁層を設けた場合と同様に、ゲート電圧により第１の半導体層中の電界を制御することができる。
【００４９】
前述の第１の実施形態においては、酸化アルミニウム絶縁層１０を介してゲート電極１１が形成され、高濃度ドープダイヤモンド層７ａ及び７ｂが夫々ソース及びドレインとなるＦＥＴについて述べたが、本発明はこれに限定されるものではなく、例えば、ゲート電極形成前の図４（ｃ）に示す構造の半導体素子をダイオードとして使用することもできる。次に、本発明の第１の実施形態の変形例に係る半導体素子について説明する。本変形例の半導体素子は、図４（ｃ）に示すように、基板１上に低濃度ドープダイヤモンド層４が局所的に形成されている。また、この低濃度ドープダイヤモンド層４の両側には、夫々低濃度ドープダイヤモンド層４よりも不純物濃度が高い高濃度ドープダイヤモンド層７ａ及び７ｂが、低濃度ドープダイヤモンド層４に接するように形成されている。そして、この高濃度ドープダイヤモンド層７ａ及び７ｂ上には、夫々金属電極８ａ及び８ｂが形成されている。
【００５０】
本変形例の半導体素子は、低濃度ドープダイヤモンド層４の両側に形成されている高濃度ドープダイヤモンド層７ａ及び７ｂ間の距離が、基板１から遠ざかるに従い短くなっているため、低濃度ドープダイヤモンド層４における電界強度は、基板１に最も近い部分が最も低く、基板１から最も遠い部分が最も高くなる。これにより、従来のダイヤモンド半導体素子に比べて、チャネル領域内のキャリア制御性が向上する。また、本実施形態の半導体素子においては、低濃度ドープダイヤモンド層４を挟むように高濃度ドープダイヤモンド層７ａ及び７ｂを形成しているため、この高濃度ドープダイヤモンド層７ａ又は高濃度ドープダイヤモンド層７ｂから、高密度の電荷を注入することができる。その結果、低濃度ドープダイヤモンド層４における電荷移動速度を向上することができると共に、低濃度ドープダイヤモンド層４の表面状態によるキャリア制御性が優れた半導体素子が得られる。更に、本実施形態の半導体素子においては、基板１に近い部分では、高濃度ドープダイヤモンド層７ａ及び７ｂ間の距離が長いため、基板１のリーク電流を減少させることができる。
【００５１】
次に、本変形例の半導体素子の動作について説明する。この半導体素子はダイオードであり、例えば、高濃度ドープダイヤモンド層７ａの電位を０とし、高濃度ドープダイヤモンド層７ｂに負の電位を印加することにより、キャリアが高濃度ドープダイヤモンド層７ａから低濃度ドープダイヤモンド層４を経由して高濃度ドープダイヤモンド層７ｂを移動する。これにより、高濃度ドープダイヤモンド層７ａ及び７ｂ間に電流が流れる。
【００５２】
また、この半導体素子は、物質の吸着及び光の入射等による低濃度ドープダイヤモンド層４の表面状態の変化に応じて、キャリアが制御される。即ち、低濃度ドープダイヤモンド層４の表面に、ガス、水分及びイオン等が吸着したり、又は紫外線等の光が照射されたりすると、低濃度ドープダイヤモンド層４中の電界又はキャリア数が変化して高濃度ドープダイヤモンド層７ａ及び７ｂ間を流れる電流値が変化する。この特性を利用し、本変形例の半導体素子を物質の吸着量及び紫外線照射量を検知するセンサとして使用することもできる。更に、この半導体素子は、半導体材料を適宜選択することにより、発光ダイオードとしても利用することができる。
【００５３】
なお、前述の第１の実施形態及びその変形例の半導体素子においては、半導体層をダイヤモンドにより形成しているが、本発明はこれに限定されるものではなく、例えば、シリコン、ゲルマニウム、ガリウムヒ素、窒化ガリウム、インジウムリン、インジウムヒ素及び炭化シリコン等の半導体材料により形成してもよい。ダイヤモンド以外の材料を使用する場合においても、エピタキシャル法を利用することにより、基板表面に対して垂直な方向を含む断面が下底よりも上底が短い台形状の半導体層を形成することができる。
【００５４】
次に、本発明の第２の実施形態の半導体素子について説明する。図５は本実施形態の半導体素子の構造を示す断面図である。図５に示すように、本実施形態の半導体素子は、基板２１上に低濃度ドープダイヤモンド層２２が形成されており、この低濃度ドープダイヤモンド層２２の表面には、低濃度ドープダイヤモンド層２２よりも不純物濃度が高い高濃度ドープダイヤモンド層２９ａ及び２９ｂが、相互に分離して形成されている。この高濃度ドープダイヤモンド層２９ａ及び２９ｂは、表面に近い部分よりも表面から遠い部分の方が不純物濃度が低くなっている。即ち、高濃度ドープダイヤモンド層２９ａ及び２９ｂには、夫々、表面側に高濃度領域２４ａ及び２４ｂが形成され、基板２１側に低濃度領域２３ａ及び２３ｂが形成されている。また、高濃度ドープダイヤモンド層２９ａ及び２９ｂ間の距離は、高濃度領域２４ａ及び２４ｂ間よりも低濃度領域２３ａ及び２３ｂ間の方が長くなっている。
【００５５】
この高濃度ドープダイヤモンド層２９ａ及び２９ａ上には、夫々ソース電極及びドレイン電極となる金属電極２５ａ及び２５ｂが形成されている。更に、金属電極２５ａの一部、高濃度ドープダイヤモンド層２９ａ及び低濃度ドープダイヤモンド層２２の一部を覆うように酸化シリコン絶縁層２６ａが形成されており、金属電極２５ｂの一部、高濃度ドープダイヤモンド層２９ｂ及び低濃度ドープダイヤモンド層２２の一部を覆うように酸化シリコン絶縁層２６ｂが形成されている。更に、その上には、低濃度ドープダイヤモンド層２２、金属電極２５ａ及び２５ｂの一部並びに酸化シリコン絶縁層２６ａ及び２６ｂを覆うように、酸化アルミニウム絶縁層２７が形成されており、低濃度ドープダイヤモンド層２２の高濃度ドープダイヤモンド層２９ａ及び２９ｂ間の部分、即ち、チャネル領域の上方の酸化アルミニウム絶縁層２７上には、アルミニウムからなるゲート電極２８が形成されている。
【００５６】
本実施形態の半導体素子は、チャネル領域の両側に形成されている高濃度ドープダイヤモンド層２９ａ及び２９ｂ間の距離が、基板２１から遠ざかるに従い、即ち、ゲート電極２８に近づくに従い短くなっているため、チャネル領域における電界強度が、ゲート電極２８に最も近い部分よりもゲート電極２８から最も遠い部分の方が低くなり、従来のダイヤモンド半導体素子に比べて、キャリア制御性を向上させることができる。また、本実施形態の半導体素子においては、ゲート電極２８によるキャリア制御性が優れているため、ゲート電圧を調節することにより、リーク電流を減少させることができる。
【００５７】
次に、本実施形態の半導体素子の動作について説明する。本実施形態の半導体素子はトランジスタであり、例えば、高濃度ドープダイヤモンド層２９ａの電位を０とし、高濃度ドープダイヤモンド層２９ｂに負の電位を印加することにより、キャリアが高濃度ドープダイヤモンド層２９ａから低濃度ドープダイヤモンド層２２を経由して高濃度ドープダイヤモンド層２９ｂに移動し、ドレイン電流ＩＤが流れる。そして、この状態でゲート電圧ＶＧを調節することにより、ドレイン電流ＩＤを自在に変化させることができる。
【００５８】
次に、本実施形態の半導体素子の製造方法について説明する。図６（ａ）乃至（ｄ）及び図７（ａ）乃至（ｃ）は本実施形態の半導体素子の製造方法をその工程順に示す断面図である。先ず、図６（ａ）に示すように、例えば不純物として窒素を１０乃至３００ｐｐｍ含有する絶縁性の高圧合成ダイヤモンド単結晶等からなる基板２１上に、マイクロ波プラズマＣＶＤ法により、厚さが例えば０．５μｍのＢドープｐ型半導体ダイヤモンド薄膜を合成して、低濃度ドープダイヤモンド層２２を形成する。その際、原料ガスとしては、例えばＣＨ４が０．３体積％、Ｈ２が９９．７体積％である混合ガス中に、ドーピングガスとしてＢ２Ｈ６を添加したものを使用し、原料ガス中のＢ及びＣの原子比（Ｂ／Ｃ）を、例えば５ｐｐｍ未満とする。また、成膜時のガスの総流量は例えば１００標準ｃｍ３／分（ｓｃｃｍ）、ガス圧力は例えば６．６ｋＰａ（５０Ｔｏｒｒ）、基板温度は例えば８００℃とする。
【００５９】
次に、図６（ｂ）に示すように、リソグラフィにより、低濃度ドープダイヤモンド層２２上にレジスト３０をパターニングする。そして、レジスト３０をマスクにして、例えば、加速電圧が３０ｋＶ、イオンドース（単位面積あたりのイオン数）が２×１０１６／ｃｍ２の条件でＢ＋イオンを照射する。これにより、図６（ｃ）に示すように、低濃度ドープダイヤモンド層２２表面のレジスト２３が形成されていない領域にのみＢ＋イオンが注入され、低濃度ドープダイヤモンド層２２の表面に相互に分離された高濃度領域２４ａ及び２４ｂが形成される。引き続き、レジスト３０をマスクにして、例えば、加速電圧が６０ｋＶ、イオンドースが１×１０１６／ｃｍ２の条件でＢ＋イオンを照射し、図６（ｄ）に示すように、高濃度領域２４ａ及び２４ｂよりも基板２１側の部分に、夫々高濃度領域２４ａ及び２４ｂよりもＢ＋イオン濃度が低い低濃度領域２３ａ及び２３ｂを形成して、高濃度ドープダイヤモンド層２９ａ及び２９ｂを形成する。このとき、マスクであるレジスト３０の下部へもＢ＋イオンが注入されるが、このＢ＋イオンが横方向に広がる量は、Ｂ＋イオン注入量に相関して増減するため、高濃度領域２４ａ及び２４ｂ間の距離よりも、低濃度領域２３ａ及び２３ｂ間の距離の方が長くなる。
【００６０】
その後、低濃度ドープダイヤモンド層２２並びに高濃度ドープダイヤモンド層２９ａ及び２９ｂが形成された基板２１を真空中において、例えば１０００℃程度で熱処理することにより、高濃度ドープダイヤモンド層２９ａ及び２９ｂに注入されたＢ＋イオンを活性化する。これにより、Ｂ＋イオンはアクセプタとして作用する。なお、この半導体素子におけるホール測定により見積もったキャリア濃度は、１×１０１９／ｃｍ３以上である。また、Ｂ＋イオンを注入した直後は、低濃度ドープダイヤモンド層２２と高濃度ドープダイヤモンド層２９ａ及び２９ｂとの境界部分に欠陥が生成されるが、Ｂ＋イオンを活性化するのための熱処理により、この欠陥は解消される。
【００６１】
次に、熱処理によって高濃度ドープダイヤモンド層２９ａ及び２９ｂの表面に形成された炭化層を除去した後、図７（ａ）に示すように、フォトリソグラフィにより、高濃度ドープダイヤモンド層２９ａ及び２９ｂ上に、夫々金属電極２５ａ及び２５ｂを形成する。この金属電極２５ａ及び２５ｂは、例えば、Ｐｔ、Ａｕ、Ｔｉ及びＷ等のオーム性接合特性を示す金属材料により形成することができる。
【００６２】
次に、ＣＶＤ法により、厚さが例えば０．２μｍの酸化シリコン膜を形成した後、図７（ｂ）に示すように、電子ビームリソグラフィ及びエッチングによってパターニングして、金属電極２５ａ及び２５ｂの一部、高濃度ドープダイヤモンド層２９ａ及び２９ｂ、並びに低濃度ドープダイヤモンド層２２の一部を覆うように酸化シリコン絶縁層２６ａ及び２６ｂを形成する。引き続き、電子ビーム蒸着法により、低濃度ドープダイヤモンド層２２、金属電極２５ａ及び２５ｂ並びに酸化シリコン絶縁層２６ａ及び２６ｂ上に、厚さが例えば５０ｎｍの酸化アルミニウム膜を形成した後、図７（ｃ）に示すように、金属電極２５ａ及び２５ｂの一部が露出するようにパターニングして、酸化アルミニウム絶縁層２７を形成する。その後、フォトリソグラフィーによりパターニングして、低濃度ドープダイヤモンド層２２におけるチャネル領域上方の酸化アルミニウム絶縁層２７上に、アルミニウムからなるゲート電極２８を形成し、図５に示す半導体素子とする。
【００６３】
本実施形態の半導体素子の製造方法においては、イオン注入法により、低濃度ドープダイヤモンド層２２の表面に、高濃度ドープダイヤモンド層２９ａ及び２９ｂを形成しているため、イオン注入を行わない低濃度ドープダイヤモンド層２２と、イオン注入した高濃度ドープダイヤモンド層２９ａ及び２９ｂとの間には、なだらかな濃度分布が生じる。更に、高濃度ドープダイヤモンド層２９ａ及び２９ｂを形成する際は、条件を変えて２回イオン注入するため、高濃度ドープダイヤモンド層２９ａ及び２９ｂには、表面側に高濃度領域２４ａ及び２４ｂ、基板２１側に低濃度領域２３ａ及び２３ｂが夫々形成される。図８は横軸に表面からの距離をとり、縦軸にＢ＋イオン濃度をとって、高濃度ドープダイヤモンド層の濃度分布を示すグラフ図である。このため、図８に示すように、高濃度ドープダイヤモンド層２９ａ及び２９における不純物濃度は、表面から遠くなるに従い減少する。同様に、レジスト３０の下部へ注入される不純物の量も表面から遠くなるに従い減少するため、基板２１から遠ざかるに従い高濃度ドープダイヤモンド層２９ａ及び２９ｂ間の距離が短くなる半導体素子を容易に形成することができる。
【００６４】
前述の第２の実施形態においては、酸化アルミニウム絶縁層２７を介してゲート電極２８が形成され、高濃度ドープダイヤモンド層２４ａ及び２４ｂが夫々ソース及びドレインとなるＦＥＴについて述べたが、本発明はこれに限定されるものではなく、例えば、ゲート電極形成前の図７（ａ）に示す構造の半導体素子をダイオードとして使用することもできる。次に、本発明の第２の実施形態の変形例について説明する。本変形例の半導体素子は、図７（ａ）に示すように、基板２１上に形成された低濃度ドープダイヤモンド層２２の表面に、低濃度ドープダイヤモンド層２２よりも不純物濃度が高い高濃度ドープダイヤモンド層２９ａ及び２９ｂが、相互に分離して形成されている。この高濃度ドープダイヤモンド層２９ａ及び２９ｂには、夫々、表面側に高濃度領域２４ａ及び２４ｂが形成され、基板２１側に低濃度領域２３ａ及び２３ｂが形成されており、高濃度ドープダイヤモンド層２９ａ及び２９ｂ間の距離は、高濃度領域２４ａ及び２４ｂ間よりも低濃度領域２３ａ及び２３ｂ間の方が長くなっている。更に、高濃度ドープダイヤモンド層２９ａ及び２９ｂ上には、夫々金属電極８ａ及び８ｂが形成されている。
【００６５】
この半導体素子は、高濃度ドープダイヤモンド層２９ａ及び２９ｂ間の距離が、基板１から遠ざかるに従い短くなっているため、低濃度ドープダイヤモンド層２２の表面、即ち、チャネル領域における電界強度は、基板２１に最も近い部分が最も低く、基板２１から最も遠い部分が最も高くなる。その結果、低濃度ドープダイヤモンド層２２の表面状態に応じて敏感にキャリアが制御性されるため、従来のダイヤモンド半導体素子に比べて、キャリア制御性が向上する。更に、本変形例の半導体素子においては、高濃度領域２４ａ及び２４ｂ間の距離よりも低濃度領域２３ａ及び２３ｂ間の距離の方が長いため、リーク電流を減少させることができる。
【００６６】
次に、本変形例の半導体素子の動作について説明する。本実施形態の半導体素子はダイオードであり、例えば、高濃度ドープダイヤモンド層２９ａの電位を０とし、高濃度ドープダイヤモンド層２９ｂに負の電位を印加することにより、キャリアが高濃度ドープダイヤモンド層２９ａから低濃度ドープダイヤモンド層２２を経由して高濃度ドープダイヤモンド層２９ｂに移動し、これにより電流が流れる。この電流は低濃度ダイヤモンド層２２の表面状態により変化する。このため、本変形例の半導体素子は、前述の第１の実施形態の変形例と同様に、表面状態を検知するセンサとして利用することができる。更に、前述の第１の実施形態の変形例の半導体素子と同様に、発光ダイオード等にも利用することが可能である。
【００６７】
なお、前述の第２の実施形態及びその変形例の半導体素子においては、半導体層をダイヤモンドにより形成しているが、本発明はこれに限定されるものではなく、例えば、シリコン、ゲルマニウム、ガリウムヒ素、窒化ガリウム、インジウムリン、インジウムヒ素及び炭化シリコン等の半導体材料により形成することもできる。
【実施例】
【００６８】
次に、本発明の実施例の効果について、本発明の範囲から外れる比較例と比較して説明する。先ず、本発明の実施例として、前述の第１実施形態の半導体素子と同様の構造のトランジスタについて、デバイスシミュレータＭＥＤＩＣＩにより、そのデバイス特性をシミュレーションした。図９（ａ）はシミュレーションで使用した実施例のトランジスタの構造を示す図であり、図９（ｂ）は図９（ａ）に示すトランジスタの正孔濃度分布を示す図である。シミュレーションする際は、トランジスタの構造を、図９（ａ）に示すように模式的にした。具体的には、基板３０上に形成された低濃度ドープダイヤモンド層３１の両側に高濃度ドープダイヤモンド層３２及び３３が形成され、これらの上には絶縁層３４が形成され、低濃度ドープダイヤモンド層３１上には絶縁層３４を介してゲート電極３５が形成されている構造とした。このトランジスタにおける高濃度ドープダイヤモンド層４２及び３３間の距離は、基板３０から遠ざかるに従い短くなっている。このような構造の実施例のトランジスタについて、ゲート電極３５に−１０Ｖの電圧を印加すると共に、ドレイン電極に−２０Ｖの電圧を印加した場合について正孔濃度分布を計算したところ、図９（ｂ）に示すように、正孔濃度が１×１０１５乃至１×１０１８である正孔領域３６はほとんど低濃度ドープダイヤモンド層３１内に存在し、正孔の分布がゲート電極３５側表面付近の狭い領域に抑えられており、ゲート電圧によりキャリア制御性が優れていた。
【００６９】
また、比較例として、高濃度ドープダイヤモンド層間の距離が基板から遠ざかるに従い長くなる構造のトランジスタについても同様に、デバイス特性をシミュレーションした。図１０（ａ）はシミュレーションで使用した比較例のトランジスタの構造を示す図であり、図１０（ｂ）は図１０（ａ）に示すトランジスタの正孔濃度分布を示す図である。図１０（ａ）に示すように、本比較例においては、基板４０上に形成された低濃度ドープダイヤモンド層４１の両側に高濃度ドープダイヤモンド層４２及び４３が形成され、これらの上には絶縁層４４が形成され、低濃度ドープダイヤモンド層４１上には絶縁層４４を介してゲート電極４５が形成されている構造とした。このトランジスタにおける高濃度ドープダイヤモンド層４２及び４３間の距離は、基板４０から遠ざかるに従い長くなっている。なお、このような構造のトランジスタは、低濃度ドープダイヤモンド層を形成する前に、高濃度ドープダイヤモンド層をエピタキシャル成長により形成することにより、作製することができる。この比較例のトランジスタについて、ゲート電極４５に−１０Ｖの電圧を印加すると共に、ドレイン電極に−２０Ｖの電圧を印加した場合について正孔濃度分布を計算したところ、図１０（ｂ）に示すように、正孔濃度が１×１０１５乃至１×１０１８である正孔領域４６が基板４０にまで存在しており、前述の実施例のトランジスタに比べて正孔の分布が広がっており、更に乱れていた。
【００７０】
次に、この実施例及び比較例のトランジスタについて、ソース電極は接地とし、ドレイン電極に一定の電圧（ドレイン電圧：−２０Ｖ）を印加した状態で、ゲート電極３５及び４５に印加する電圧（ゲート電圧）を夫々変化させ、ポアソン方程式、電流連続の式を計算させた。図１０は横軸にゲート電圧をとり、縦軸にドレイン電流をとって、実施例及び比較例のトランジスタのシミュレーション結果を示すグラフ図である。トランジスタオフの状態、即ち、ゲート電極に印加する電圧が０Ｖの場合における電流がリーク電流であるが、図１１に示すように、実施例のトランジスタは、比較例のトランジスタに比べて、このリーク電流が低く抑えられていた。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態の半導体素子の構造を示す断面図である。
【図２】（ａ）乃至（ｄ）本発明の第１の実施形態の半導体素子の製造方法をその工程順に示す断面図である。
【図３】（ａ）乃至（ｄ）本発明の第１の実施形態の半導体素子の製造方法をその工程順に示す断面図であり、図２（ｄ）の次の工程を示す。
【図４】（ａ）乃至（ｅ）本発明の第１の実施形態の半導体素子の製造方法をその工程順に示す断面図であり、図３（ｄ）の次の工程を示す。
【図５】本発明の第２の実施形態の半導体素子の構造を示す断面図である。
【図６】（ａ）乃至（ｄ）は本発明の第２の実施形態の半導体素子の製造方法をその工程順に示す断面図である。
【図７】（ａ）乃至（ｃ）は本発明の第２の実施形態の半導体素子の製造方法をその工程順に示す断面図であり、図６（ｄ）の次の工程を示す。
【図８】横軸に表面からの距離をとり、縦軸にＢ＋イオン濃度をとって、高濃度ドープダイヤモンド層の濃度分布を示すグラフ図である。
【図９】（ａ）はシミュレーションで使用した実施例のトランジスタの構造を示す図であり、（ｂ）は（ａ）に示すトランジスタの正孔濃度分布を示す図である。
【図１０】（ａ）はシミュレーションで使用した比較例のトランジスタの構造を示す図であり、（ｂ）は（ａ）に示すトランジスタの正孔濃度分布を示す図である。
【図１１】横軸にゲート電圧をとり、縦軸にドレイン電流をとって、実施例及び比較例のトランジスタのシミュレーション結果を示すグラフ図である。
【図１２】特許文献１に記載のＭＩＳＦＥＴの構造を示す断面図である。
【図１３】特許文献２に記載のＭＩＳＦＥＴの構造を示す断面図である。
【図１４】特許文献３に記載のダイヤモンドＦＥＴの動作原理を示す模式図である。
【符号の説明】
【００７２】
１、２１、３０、４０；基板
２、５、３０；レジスト
３ａ、３ｂ、６ａ、６ｂ；酸化アルミニウム膜
４、２２、３１、４１；低濃度ドープダイヤモンド層
７ａ、７ｂ、２９ａ、２９ｂ、３２、３３、４２、４３；高濃度ドープダイヤモンド層
８ａ、８ｂ、２５ａ、２５ｂ；金属電極
９ａ、９ｂ、２６ａ、２６ｂ；酸化シリコン絶縁層
１０、２７；酸化アルミニウム絶縁層
１１、２８、３５、４５、１０７、１１８、１２５；ゲート電極
２３ａ、２３ｂ；低濃度領域
２４ａ、２４ｂ；高濃度領域
３４；絶縁層
３６、４６；正孔領域
１００、１１０；ＭＩＳＦＥＴ
１０１；絶縁性ダイヤモンド基板
１０２ａ、１０２ｂ；高ドープｐ型半導体ダイヤモンド層
１０３；低ドープｐ型半導体ダイヤモンド層
１０４、１１５、１２４；ソース電極
１０５、１１６、１２６；ドレイン電極
１０６；アンドープダイヤモンド層
１１１；シリコン基板
１１２；下地層
１１３ａ、１１３ｂ；ｎ型半導体ダイヤモンド層
１１４；ｐ型半導体ダイヤモンド層
１１７；ダイヤモンド絶縁体層
１２０；ＦＥＴ
１２１、１２３；半導体ダイヤモンド層
１２２；高抵抗ダイヤモンド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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