(57)【要約】【課題】  チップの小型化に関わらず、ＥＳＤ保護回路の容量を大きく維持したまま、Ｉ／Ｏ回路と信号伝送路との間のインピーダンス整合を高精度で維持し、チップに接続可能な信号線数を十分に多く確保する半導体装置、を提供する。【解決手段】  第一と第二とのボンディングパッド(3、4)はチップ(2)上に、その周に沿って密に形成される。第一のボンディングパッド(3)はチップ(2)の周辺部に形成され、第二のボンディングパッド(4)はその周辺部より内側に形成される。第一のボンディングパッド(3)にはＥＳＤ保護回路(7)が接続され、第二のボンディングパッド(4)にはＩ／Ｏ回路(8)が接続される。第一と第二とのボンディングワイヤ(5、6)は第一と第二とのボンディングパッド(3、4)を同じパッケージピン(1)に接続する。第二のボンディングワイヤ(6)は、第一のボンディングパッド(3)のピッチに関わらず、第一のボンディングワイヤ(5)より十分に長く設定される。【選択図】      図２
2006135302.tif 000002
【特許請求の範囲】
【請求項１】
外部回路に接続されるための、複数のパッケージピン；
半導体集積回路を含む、多角形状のチップ；
前記チップの周辺部に形成された、第一のボンディングパッド；
前記周辺部より内側にある前記チップ上の領域に形成された、第二のボンディングパッド；及び、
前記複数のパッケージピンの一つを前記第一と第二とのボンディングパッドに接続する、信号伝送路；
を有する半導体装置。
【請求項２】
前記第一のボンディングパッドに接続された、静電気放電保護回路；及び、
前記第二のボンディングパッドに接続された、入力回路又は出力回路；
を前記半導体集積回路が含む、請求項１に記載の半導体装置。
【請求項３】
前記複数のパッケージピンの一つを前記第一のボンディングパッドと直に接続する、第一のボンディングワイヤ、及び、
前記複数のパッケージピンの一つを前記第二のボンディングパッドと直に接続する、第二のボンディングワイヤ、
を前記信号伝送路が含む、請求項１に記載の半導体装置。
【請求項４】
前記複数のパッケージピンの一つを前記第一のボンディングパッドと直に接続する、第一のボンディングワイヤ、及び、
前記第一のボンディングパッドを前記第二のボンディングパッドと直に接続する、第三のボンディングワイヤ、
を前記信号伝送路が含む、請求項１に記載の半導体装置。
【請求項５】
前記複数のパッケージピンの一つを前記第一のボンディングパッドと直に接続する、ボンディングワイヤ、及び、
前記第一のボンディングパッドと前記第二のボンディングパッドとの間に接続される、インダクタ、
を前記信号伝送路が含む、請求項１に記載の半導体装置。
【請求項６】
隣接する二つの前記インダクタが互いに磁気的に結合してコモンモードフィルタとして機能する、請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、パッケージピンとチップとの間のボンディングに関する。
【背景技術】
【０００２】
電子機器全般にわたり、多機能化や高機能化への要求に応えるべく、処理速度が更なる上昇を続けている。それに伴い、電子機器内部でのモジュール間の通信のみならず、電子機器間の通信に対しても、更なる高速化が求められている。通信の更なる高速化には、パラレル伝送よりシリアル伝送が有利である。従って、近年では、例えばＵＳＢ、ＩＥＥＥ１３９４、ＬＶＤＳ、ＤＶＩ、ＨＤＭＩ、シリアルＡＴＡ、ＰＣＩエクスプレス等、様々な規格で広範に、シリアル伝送方式が採用されている。特に携帯電話等、小型の電子機器では、信号線数が少ないという利点からも、シリアル伝送方式の採用が増えている。
【０００３】
シリアル伝送では、信号の周波数が例えばGHz程度と極めて高いので、通常、差動伝送方式が採用される。それにより、信号に対するノイズの影響や、信号伝送に伴う不要電磁輻射が抑えられている。
シリアル信号の伝送速度を更に向上させるには、信号伝送路とインタフェースとの間でインピーダンス整合が、特に高周波数帯域について、更に高い精度で実現されねばならない。それにより、インタフェースでの信号の反射、歪み、及び減衰が更に抑制されねばならない。
【０００４】
従来の半導体装置では、信号伝送路に寄生するインダクタンスや容量を可能な限り低減させることにより、信号の反射、歪み、及び減衰を抑えている。例えば、パッケージピンやボンディングワイヤ等の配線では主にインダクタンスが抑制される。一方、チップでは主に、ボンディングパッドに接続された静電気放電（ＥＳＤ）保護回路や入力／出力（Ｉ／Ｏ）回路の各容量が抑制される。しかし、信号伝送路の寄生リアクタンス（インダクタンス／容量）を単に低減させるだけのアプローチでは、信号伝送路とＩ／Ｏ回路との間でインピーダンス整合を更に高精度に実現させることが困難である。その上、ＥＳＤ保護回路では容量の低減により信頼性の更なる向上が妨げられる。
【０００５】
ＥＳＤ保護回路の信頼性を高く維持したまま、信号伝送路との間で高精度のインピーダンス整合を実現させ得る従来の半導体装置としては、例えば、図8に示されているような半導体装置が知られている（例えば特許文献１参照）。その半導体装置100では、ＥＳＤ保護回路107とＩ／Ｏ回路108とが異なる信号伝送路（ボンディングパッド103、104とボンディングワイヤ105、106）を通し、同じパッケージピン101に接続される。更に、ボンディングワイヤ105、106の各長さとそれらの間の角度とにより、ボンディングワイヤ105、106の各等価インダクタンスL5、L6とそれらの間の結合係数kとが調節される（図9参照）。それにより、ＥＳＤ保護回路107の容量C7が十分に大きく維持されたまま、Ｉ／Ｏ回路108により入出力される信号のレベルvsが十分に高い周波数帯域まで十分に高く維持される。
【特許文献１】特表2003−526901号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特に携帯電話等、小型の電子機器では、更なる小型化や省電力化の点で、より多数／多種類のモジュールを一つのＬＳＩに集積化することが好ましい。一定サイズのＬＳＩに集積化可能なモジュールの数や種類は、各モジュールのサイズの他に、そのＬＳＩに接続可能な信号線数により制限される。従って、ＬＳＩに接続可能な信号線数はできるだけ多いことが好ましい。
【０００７】
しかし、例えば図8に示されている半導体装置では、同じパッケージピン101に接続されるべき二つのボンディングパッド103、104がチップ102の一辺に沿って並列に配置されている。従って、そのチップ102に接続可能なパッケージピン101の数、すなわち信号線数の上限が、チップ102の周に沿って配置可能なボンディングパッド数の上限の半分でしかない。信号線数に対するそのような制限は、そのチップ102に集積化可能なモジュールの数や種類の増加を阻むので好ましくない。
更に、チップ102の一辺に沿って並列に配置された二つのボンディングパッド103、104間では、チップ102の小型化に伴ってそれらのピッチが狭まるほど、ボンディングワイヤ105、106の長さの差やそれらの間の角度を調節可能な範囲が狭まる。従って、ＥＳＤ保護回路107の容量を十分に大きく維持したまま、Ｉ／Ｏ回路108と信号伝送路101−106−104との間のインピーダンス整合を十分な高精度で維持することが困難である。
【０００８】
本発明は、チップの更なる小型化に関わらず、ＥＳＤ保護回路の容量を十分に大きく維持したまま、Ｉ／Ｏ回路と信号伝送路との間のインピーダンス整合を更に高精度で維持し、かつ、チップに接続可能な信号線数を十分に多く確保する半導体装置、の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、
外部回路に接続されるための、複数のパッケージピン；
半導体集積回路を含む、多角形状のチップ；
チップの周辺部に形成された、第一のボンディングパッド；
その周辺部より内側にあるチップ上の領域に形成された、第二のボンディングパッド；及び、
複数のパッケージピンの一つを第一と第二とのボンディングパッドに接続する、信号伝送路；
を有する。
【００１０】
この半導体装置では、各パッケージピンに少なくとも二つずつ、信号伝送路が接続される。特に、第一と第二とのボンディングパッド間の距離を調節することで、パッケージピンと第二のボンディングパッドとの間を接続する信号伝送路のインピーダンスが、同じパッケージピンと第一のボンディングパッドとの間を接続する信号伝送路のインピーダンスより大きく設定される。更に、その設定の柔軟性が高い。特に、それら二つの信号伝送路間でのインピーダンスの差が第一のボンディングパッドのピッチからは制限を受けない。従って、第一のボンディングパッドがチップの周に沿って、十分に密に配置され得る。その結果、有効なパッケージピンの数、すなわち、チップに実際に接続されるパッケージピンの数が、チップの周に沿って配置可能なボンディングパッド数の上限と一致し得る。こうして、チップに接続可能な信号線数が最大限に確保される。
【００１１】
好ましくは、半導体集積回路が、第一のボンディングパッドに接続された静電気放電（ＥＳＤ）保護回路と、第二のボンディングパッドに接続された入力回路又は出力回路と、を含む。更に好ましくは、信号伝送路が、複数のパッケージピンの一つを第一のボンディングパッドと直に接続する第一のボンディングワイヤと、そのパッケージピンを第二のボンディングパッドと直に接続する第二のボンディングワイヤと、を含む。その他に、信号伝送路が、第二のボンディングワイヤに代え、第一のボンディングパッドを第二のボンディングパッドと直に接続する第三のボンディングワイヤ、を含んでも良い。
【００１２】
第二のボンディングパッドと接続先のパッケージピンとの距離は、第一のボンディングパッドとそのパッケージピンとの距離より十分に大きい。特に、第二のボンディングパッドとそのパッケージピンとの間を接続するボンディングワイヤ（第二のボンディングワイヤ、又は第一と第三とのボンディングワイヤの組み合わせ）が、第一のボンディングパッドとそのパッケージピンとの間を接続するボンディングワイヤ（第一のボンディングワイヤ）より十分に長い。従って、第二のボンディングパッドとそのパッケージピンとの間の信号伝送路に寄生するインダクタンスは、第一のボンディングパッドとそのパッケージピンとの間の信号伝送路に寄生するインダクタンスより十分に高い。それ故、パッケージピンで、例えばＥＳＤにより過大なサージ電圧が生じた場合、それに伴うサージ電流は主に第一のボンディングパッドを通してＥＳＤ保護回路を流れる。こうして、第二のボンディングパッドに接続された入力／出力回路（Ｉ／Ｏ回路）がＥＳＤによる誤動作や破壊から確実に保護される。
【００１３】
更に、第二のボンディングパッドと接続先のパッケージピンとの間の信号伝送路に寄生するインダクタンスは、第一のボンディングパッドとそのパッケージピンとの間の信号伝送路に寄生するインダクタンス、及び第一のボンディングパッドに接続された回路（特に、ＥＳＤ保護回路）のインピーダンスとは独立に設定される。従って、その設定の柔軟性が高い。それ故、ＥＳＤ保護回路の容量が十分に大きく維持されたまま、パッケージピンと第二のボンディングパッド（更に、それに接続されたＩ／Ｏ回路）との間でインピーダンス整合が高精度で実現する。
【００１４】
本発明による半導体装置では、信号伝送路が上記のものとは別に、複数のパッケージピンの一つを第一のボンディングパッドと直に接続するボンディングワイヤと、第一のボンディングパッドと第二のボンディングパッドとの間に接続されるインダクタと、を含んでも良い。そのインダクタは好ましくは、薄膜インダクタである。そのインダクタにより、第二のボンディングパッドとパッケージピンとの間の信号伝送路に寄生するインダクタンスは、第一のボンディングパッドとそのパッケージピンとの間の信号伝送路に寄生するインダクタンスより、更に高く設定され得る。すなわち、その設定の柔軟性が更に高い。従って、パッケージピンと第二のボンディングパッド（更に、それに接続されたＩ／Ｏ回路）との間でのインピーダンス整合が更に高精度で実現する。その上、上記のインダクタが、信号伝送路から半導体集積回路へのノーマルモードノイズの侵入を阻止し得る。それにより、ノーマルモードノイズによるＩ／Ｏ回路、及びその後段の回路の誤動作や破壊が回避される。
【００１５】
更に好ましくは、上記のインダクタのうち、隣接する二つのインダクタが互いに磁気的に結合してコモンモードフィルタとして機能する。その場合、好ましくは、隣接する二つの第一のボンディングパッドを通し、差動信号の対が伝送される。上記のコモンモードフィルタは、信号伝送路からＩ／Ｏ回路へのコモンモードノイズの侵入、及びＩ／Ｏ回路から信号伝送路へのコモンモードノイズの侵出を共に阻止する。その結果、コモンモードノイズによるＩ／Ｏ回路、及びその後段の回路の誤動作や破壊が回避され、更にコモンモードノイズに起因する、信号伝送路からの不要電磁輻射が抑制される。
【発明の効果】
【００１６】
本発明による半導体装置では上記の通り、チップに接続可能な信号線数が最大限に確保された状態で、各パッケージピンに少なくとも二つずつ信号伝送路が接続される。更に、それらの信号伝送路間ではインピーダンスの差が十分に大きく設定可能であり、特にその設定の柔軟性が高い。その結果、チップの更なる小型化に関わらず、ＥＳＤ保護回路の容量が十分に大きく維持されたまま、Ｉ／Ｏ回路と信号伝送路との間のインピーダンス整合が更に高精度で維持される。
それ故、本発明による半導体装置は、特に携帯電話等、小型の電子機器について、高い信頼性を維持したまま、更なる多機能化、及び信号伝送の更なる高速化を実現させ得る。特にシリアルインタフェースが実装される場合、第一と第二とのボンディングパッド間を接続するインダクタからコモンモードフィルタが構成され得る。従って、シリアルインタフェースが高信頼性を保ち、不要電磁輻射を抑え、更に小型化される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態１》
本発明の実施形態１による半導体装置は、好ましくは、携帯電話等、小型の電子機器に搭載され、同じ電子機器に内蔵されている他の回路を制御する。その半導体装置は次の構成要素を通して他の回路に接続され、その回路との間で通信を行う（図1、2、3参照）。その半導体装置10は、複数のパッケージピン1、チップ2、第一のボンディングパッド3、第二のボンディングパッド4、第一のボンディングワイヤ5、及び第二のボンディングワイヤ6を有する。
【００１８】
パッケージピン1は導体から成り、好ましくは金属製である。複数のパッケージピン1は好ましくは一つのリードフレームとして、一体的に成形される。各パッケージピン1は更に、外部回路に接続される。
チップ2は好ましくは、矩形状の半導体基板である。チップ2の形状は、矩形以外の多角形であっても良い。チップ2上には半導体集積回路（ＬＳＩ）が含まれる。ＬＳＩは好ましくは、ＥＳＤ保護回路7とＩ／Ｏ回路8とを含む。
【００１９】
第一と第二とのボンディングパッド3、4はいずれも、好ましくは同形／同サイズの導電性薄膜であり、更に好ましくは金属製である。第一と第二とのボンディングパッド3、4はチップ2上に、好ましくは、チップ2の周に沿って一定のピッチで形成される。第一のボンディングパッド3はチップ2の周辺部に形成され、第二のボンディングパッド4はその周辺部より内側に形成される。第一のボンディングパッド3のそれぞれが、所定の距離だけ離れた第二のボンディングパッド4の一つと対を成す。特に好ましくは、第一と第二とのボンディングパッド3、4の対が、それらに最も近いチップ2の周の一辺に対して垂直な方向に並置される。その他に、第一と第二とのボンディングパッドの対が、それらに最も近いチップの周の一辺に対して斜めに並置されても良い。
【００２０】
第一のボンディングパッド3には好ましくは、ＥＳＤ保護回路7が、チップ2上の配線（図示せず）を通して接続される。第二のボンディングパッド4には好ましくは、Ｉ／Ｏ回路8が、チップ2上の配線（図示せず）を通して接続される。Ｉ／Ｏ回路8には、ドライバとレシーバとのいずれか一方、又は両方が含まれる。
尚、第一のボンディングパッド3にはＥＳＤ保護回路7以外の回路が接続されても良い。更に、第二のボンディングパッド4に別のＥＳＤ保護回路71が接続されても良い（図3参照）。その他に、二つ以上のＩ／Ｏ回路8が同じ第二のボンディングパッド4に接続されても良い。
【００２１】
好ましくは、第一のボンディングパッド3がチップ2の周に沿って密に配置される。それにより、有効なパッケージピン1の数、すなわちチップ2に実際に接続されるパッケージピン1の数が、チップ2の周に沿って配置可能なボンディングパッド数の上限と一致し得る。こうして、チップ2に接続可能な信号線数が最大限に確保される。
【００２２】
第一と第二とのボンディングワイヤ5、6はいずれも導電性の極細線であり、好ましくは金（Au）製である。第一のボンディングワイヤ5は、第一のボンディングパッド3をパッケージピン1と直に接続し、両者間の信号伝送路として利用される。第二のボンディングワイヤ6は、第二のボンディングパッド4をパッケージピン1と直に接続し、両者間の信号伝送路として利用される。第一と第二とのボンディングワイヤ5、6の両端は、第一と第二とのボンディングパッド3、4、及びパッケージピン1に対し、好ましくは熱／超音波を用いて溶着される。
【００２３】
隣接する第一と第二とのボンディングパッド3、4の対に接続される第一と第二とのボンディングワイヤ5、6の対は、好ましくは、チップ2の表面に対して垂直な同一平面内に含まれる。そのとき、第二のボンディングワイヤ6は第一のボンディングワイヤ5より、ループ高さが十分に大きい。その他に、第二のボンディングワイヤ6を含む平面が、第一のボンディングワイヤ5を含む平面からずれていても良く、特に一方が他方に対して傾いても良い。
【００２４】
第二のボンディングパッド4は第一のボンディングパッド3よりチップ2の内側に位置するので、第二のボンディングワイヤ6の長さは第一のボンディングワイヤ5の長さより十分に大きく設定可能である。更に、その設定可能な範囲は、第一のボンディングパッド3のピッチに関わらず、十分に広い。一方、ボンディングワイヤが長いほど、それに寄生するインダクタンスは一般に高い。従って、第二のボンディングワイヤ6の寄生インダクタンスは第一のボンディングワイヤ5の寄生インダクタンスより十分に高く設定可能である。特に、その設定可能な範囲は、第一のボンディングワイヤ5のピッチに関わらず、十分に広い。
【００２５】
第二のボンディングワイヤ6の寄生インダクタンスは第一のボンディングワイヤ5の寄生インダクタンスより十分に高い。従って、パッケージピン1で、例えばＥＳＤにより過大なサージ電圧が生じた場合、それに伴うサージ電流は主に第一のボンディングパッド3を通してＥＳＤ保護回路7を流れる。こうして、第二のボンディングパッド4に接続されたＩ／Ｏ回路8がＥＳＤによる誤動作や破壊から確実に保護される。
【００２６】
第二のボンディングワイヤ6の寄生インダクタンスは、第一のボンディングワイヤ5の寄生インダクタンス、及びＥＳＤ保護回路7の容量とは独立に設定される。特に、その設定可能な範囲は、第一のボンディングパッド3のピッチに関わらず、十分に広い。従って、ＥＳＤ保護回路7の容量が十分に大きく維持されたまま、パッケージピン1、第二のボンディングワイヤ6、第二のボンディングパッド4、及びＩ／Ｏ回路8の間で、インピーダンス整合が高精度で実現する。その結果、信号の反射、歪み、及び減衰が十分に抑制されるので、チップ2上に実装されているＬＳＩが半導体装置10の外部にある他の回路と、更に高速で通信できる。
【００２７】
《実施形態２》
本発明の実施形態２による半導体装置は上記の実施形態１による半導体装置と同様に、好ましくは、小型の電子機器に搭載され、同じ電子機器に内蔵されている他の回路を制御する。但し、第二のボンディングワイヤに代え、第三のボンディングワイヤが第一と第二とのボンディングパッド間を直に接続する点で、実施形態２による半導体装置は実施形態１による半導体装置と異なる（図4、5参照）。図4、5では、図1〜3に示されている構成要素と同様な構成要素に対し、図1〜3に示されている符号と同じ符号が付される。更に、それら同様な構成要素の詳細は、実施形態１についての説明を援用する。
【００２８】
好ましくは、第一のボンディングパッド3にはＥＳＤ保護回路7が接続され、第二のボンディングパッド4にはＩ／Ｏ回路8が接続される。尚、第一のボンディングパッド3にはＥＳＤ保護回路7以外の回路が接続されても良い。更に、第二のボンディングパッド4に別のＥＳＤ保護回路71が接続されても良い（図5参照）。その他に、二つ以上のＩ／Ｏ回路8が同じ第二のボンディングパッド4に接続されても良い。
【００２９】
第三のボンディングワイヤ6Aは導電性の極細線であり、好ましくは金（Au）製である。第三のボンディングワイヤ6Aは、隣接する第一と第二とのボンディングパッド3、4間を直に接続し、両者間の信号伝送路として利用される。第三のボンディングワイヤ6Aの両端はそれぞれ、第一と第二とのボンディングパッド3、4に、好ましくは熱／超音波を用いて溶着される。
【００３０】
互いに対応する第一と第三とのボンディングワイヤ5、6Aは好ましくは、チップ2の表面に対して垂直な同一平面内に含まれる。すなわち、第一と第三とのボンディングワイヤ5、6Aは、チップ2の周の一辺に対して一定の方向で、特に好ましくは垂直な方向で、実質上一直線に並ぶ。その他に、第三のボンディングワイヤ6Aを含む平面が、第一のボンディングワイヤ5を含む平面からずれていても良く、特に一方が他方に対して傾いても良い。
【００３１】
第二のボンディングパッド4は第一のボンディングパッド3よりチップ2の内側に位置するので、第三のボンディングワイヤ6Aの長さ、すなわち寄生インダクタンスは、第一のボンディングパッド3のピッチに関わらず、十分に広い範囲で設定され得る。第三のボンディングワイヤ6Aは特に、実施形態１による第二のボンディングワイヤ6とは異なり、第一のボンディングワイヤ5と同程度のループ高さに設定されても良い。従って、半導体装置の更なる低背化に有利である。
【００３２】
パッケージピン1と第一のボンディングパッド3との間には、第一のボンディングワイヤ5の寄生インダクタンスのみが存在する。それに対し、パッケージピン1と第二のボンディングパッド4との間には、第一と第三とのボンディングワイヤ5、6Aの各寄生インダクタンスが直列に存在する。従って、パッケージピン1で、例えばＥＳＤにより過大なサージ電圧が生じた場合、それに伴うサージ電流は主に第一のボンディングパッド3を通してＥＳＤ保護回路7を流れる。こうして、第二のボンディングパッド4に接続されたＩ／Ｏ回路8がＥＳＤによる誤動作や破壊から確実に保護される。
【００３３】
第三のボンディングワイヤ6Aの寄生インダクタンスは、第一のボンディングワイヤ5の寄生インダクタンス、及びＥＳＤ保護回路7の容量とは独立に設定される。特に、その設定可能な範囲は、第一のボンディングパッド3のピッチに関わらず、十分に広い。従って、ＥＳＤ保護回路7の容量が十分に大きく維持されたまま、パッケージピン1、第一のボンディングワイヤ5、第一のボンディングパッド3、第三のボンディングワイヤ6A、第二のボンディングパッド4、及びＩ／Ｏ回路8の間で、インピーダンス整合が高精度で実現する。その結果、信号の反射、歪み、及び減衰が十分に抑制されるので、チップ2上に実装されているＬＳＩが半導体装置10の外部にある他の回路と、更に高速で通信できる。
【００３４】
《実施形態３》
本発明の実施形態３による半導体装置は上記の実施形態２による半導体装置と同様に、好ましくは、小型の電子機器に搭載され、同じ電子機器に内蔵されている他の回路を制御する。但し、第三のボンディングワイヤに代え、インダクタが第一と第二とのボンディングパッド間に接続される点で、実施形態３による半導体装置は実施形態２による半導体装置と異なる（図6参照）。図6では、図4、5に示されている構成要素と同様な構成要素に対し、図4、5に示されている符号と同じ符号が付される。更に、それら同様な構成要素の詳細は、実施形態２についての説明を援用する。
【００３５】
インダクタ6Bは好ましくは薄膜型であり、特に矩形状である。その他に、積層型であっても良い。インダクタ6Bは、隣接する第一と第二とのボンディングパッド3、4間を接続し、両者間の、特にシングルエンド伝送方式での信号伝送路として利用される。インダクタ6Bは更に好ましくはノーマルモードフィルタとして機能し、信号の周波数帯域より高い周波数のノーマルモードノイズを信号伝送路上から除去する。
好ましくは、チップ2の周方向では、インダクタ6Bの幅が第一のボンディングパッド3の幅より狭い。従って、第一のボンディングパッド3がチップ2の周に沿って、十分に密に形成され得る。
【００３６】
パッケージピン1と第一のボンディングパッド3との間に寄生するインダクタンスは、第一のボンディングワイヤ5の寄生インダクタンスが主である。それに対し、パッケージピン1と第二のボンディングパッド4との間には、第一のボンディングワイヤ5の寄生インダクタンスに加え、インダクタ6Bが直列に接続される。従って、パッケージピン1で、例えばＥＳＤにより過大なサージ電圧が生じた場合、それに伴うサージ電流は主に第一のボンディングパッド3を通してＥＳＤ保護回路7を流れる。こうして、第二のボンディングパッド4に接続されたＩ／Ｏ回路8がＥＳＤによる誤動作や破壊から確実に保護される。
【００３７】
インダクタ6Bのインダクタンスは、第一のボンディングワイヤ5の寄生インダクタンス、及びＥＳＤ保護回路7の容量とは独立に設定される。特に、その設定可能な範囲は、第一のボンディングパッド3のピッチに関わらず、十分に広い。従って、ＥＳＤ保護回路7の容量が十分に大きく維持されたまま、パッケージピン1、第一のボンディングワイヤ5、第一のボンディングパッド3、インダクタ6B、第二のボンディングパッド4、及びＩ／Ｏ回路8の間で、インピーダンス整合が高精度で実現する。その結果、信号の反射、歪み、及び減衰が十分に抑制されるので、チップ2上に実装されているＬＳＩが半導体装置10の外部にある他の回路と、更に高速で通信できる。
【００３８】
《実施形態４》
本発明の実施形態４による半導体装置は上記の実施形態３による半導体装置と同様に、好ましくは、小型の電子機器に搭載され、同じ電子機器に内蔵されている他の回路を制御する。但し、互いに隣接する二つのインダクタが磁気的に結合してコモンモードフィルタを構成する点で、実施形態４による半導体装置は実施形態３による半導体装置と異なる（図7参照）。図7では、図6に示されている構成要素と同様な構成要素に対し、図6に示されている符号と同じ符号が付される。更に、それら同様な構成要素の詳細は、実施形態３についての説明を援用する。
【００３９】
コモンモードフィルタ6Cは二つのインダクタ6Dを有する。それら二つのインダクタ6Dはそれぞれ、好ましくは薄膜型であり、特に矩形状である。その他に、積層型であっても良い。二つのインダクタ6Dは、隣接する二つの信号伝送路1−5−3−6D−4のそれぞれに含まれ、好ましくは同じ基板上で重ねられ、互いに磁気的に結合する。それにより、コモンモードフィルタ6Cは、コモンモードインピーダンスが高く、差動インピーダンスが低い。
【００４０】
コモンモードフィルタ6Cを通して結合する二つの信号伝送路1−5−3−6D−4は、差動伝送方式での信号伝送路として利用される。すなわち、それら二つの信号伝送路1−5−3−6D−4を通し、互いに逆位相で、かつ同じ波形／周波数を持つ差動信号の対＋S、−Sが伝送される。それら二つの信号伝送路に含まれる二つのパッケージピン1に対して外部からコモンモードノイズが印加されるとき、コモンモードフィルタ6Cが差動信号の対＋S、−Sに歪みや減衰を生じさせることなく、コモンモードノイズだけを信号伝送路に反射し、パッケージピン1からＩ／Ｏ回路8へのコモンモードノイズの侵入を阻止する。その結果、コモンモードノイズによるＩ／Ｏ回路8の誤動作や破壊が回避される。逆に、Ｉ／Ｏ回路8から第二のボンディングパッド4へコモンモードノイズが送出されるとき、コモンモードフィルタ6CがそのコモンモードノイズをＩ／Ｏ回路8に反射し、パッケージピン1から外部へのコモンモードノイズの侵出を阻止する。その結果、コモンモードノイズに起因する、信号伝送路からの不要電磁輻射が抑制される。
尚、コモンモードフィルタ6Cには、コモンモードノイズの反射を防ぐ構成要素（例えば中間点が接地された、二つのインピーダンス素子の直列接続）が更に付加されても良い。それにより、反射されたコモンモードノイズに起因する不要電磁輻射が抑制される。
【００４１】
本発明の上記の実施形態１〜４による半導体装置では、第一のボンディングパッドを含むチップの周辺部より内側に第二のボンディングパッドが形成されている。その他に、第二のボンディングパッドを含むチップ上の領域より更に内側に別のボンディングパッドが形成され、第二のボンディングパッドと同様にパッケージピンに接続されても良い。すなわち、三つ以上のボンディングパッドがチップの周辺部から内側に向かって並置され、同じパッケージピンに接続されても良い。そのとき、好ましくは、三つ以上のボンディングパッドがチップの周の一辺に対して一定の方向で、特に垂直な方向で並置される。その他に、チップの周辺部にある第一のボンディングパッドに対し、他の二つの対応するボンディングパッドがそれぞれ異なる方向に配置されても良い。
【産業上の利用可能性】
【００４２】
本発明は半導体装置に関し、特に、パッケージピンとチップとの間のボンディングに対し、上記の工夫を加える。このように、本発明は明らかに、産業上利用可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態１による半導体装置を示す平面図
【図２】図1に示されている半導体装置の周辺部を示す拡大図
【図３】図1に示されている半導体装置の別の周辺部を示す拡大図
【図４】本発明の実施形態２による半導体装置の周辺部を示す拡大図
【図５】本発明の実施形態２による半導体装置の別の周辺部を示す拡大図
【図６】本発明の実施形態３による半導体装置の周辺部を示す拡大図
【図７】本発明の実施形態４による半導体装置の周辺部を示す拡大図
【図８】従来の半導体装置を示す平面図とその周辺部を示す拡大図
【図９】図8の拡大図に示されている部分の等価回路を示す図
【符号の説明】
【００４４】
1      パッケージピン
2      チップ
3      第一のボンディングパッド
4      第二のボンディングパッド
5      第一のボンディングワイヤ
6      第二のボンディングワイヤ
7      ＥＳＤ保護回路
8      Ｉ／Ｏ回路
【図１】
2006135302.tif 000003
【図２】
2006135302.tif 000004
【図３】
2006135302.tif 000005
【図４】
2006135302.tif 000006
【図５】
2006135302.tif 000007
【図６】
2006135302.tif 000008
【図７】
2006135302.tif 000009
【図８】
2006135302.tif 000010
【図９】
2006135302.tif 000011