(57)【要約】【課題】短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置及びその製造方法を提供することである。【解決手段】上記の課題を解決した半導体装置の１態様は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンの一方の側面側に設けられた第１のゲート電極と、前記半導体基板の上方に設けられ、前記フィンに対して前記第１のゲート電極と対向して前記各フィンの他方の側面側に設けられ、前記第１のゲート電極と分離された第２のゲート電極と、前記各々の第１のゲート電極に接続する複数の第１のパッド電極と、前記複数の第１のパッド電極を接続する第１の配線と、前記各々の第２のゲート電極に接続する複数の第２のパッド電極と、前記複数の第２のパッド電極を接続する第２の配線とを具備する。【選択図】図１
2006100731.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域を接続する複数のフィンと、
前記半導体基板の上方に設けられ、前記各フィンの一方の側面側に設けられた第１のゲート電極と、
前記半導体基板の上方に設けられ、前記フィンに対して前記第１のゲート電極と対向して前記各フィンの他方の側面側に設けられ、前記第１のゲート電極と分離された第２のゲート電極と、
前記各々の第１のゲート電極に接続する複数の第１のパッド電極と、
前記複数の第１のパッド電極を接続する第１の配線と、
前記各々の第２のゲート電極に接続する複数の第２のパッド電極と、
前記複数の第２のパッド電極を接続する第２の配線と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート電極は、それぞれ独立して電位が制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース領域若しくはドレイン領域から前記第１若しくは第２のゲート電極に向けて張り出し、隣接するフィンに接続して形成された張出し領域を具備することを特徴とする請求項１若しくは２に記載の半導体装置。
【請求項４】
半導体基板上に設けられたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域を接続する複数のフィンと、
前記半導体基板の上方に設けられ、前記各フィンを覆って設けられたゲート電極と、
前記ソース領域若しくはドレイン領域から前記ゲート電極に向けて張り出し、隣接するフィンに接続して形成された張出し領域と、
前記ゲート電極に接続する複数のパッド電極と、
前記複数のパッド電極を接続する配線と
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板の表面に設けられた活性層上に絶縁膜を形成する工程と、
前記活性層及び絶縁膜に複数のフィンを含む活性領域のパターンを形成する工程と、
前記活性領域のパターン上にゲート電極材料を堆積する工程と、
前記ゲート電極材料を加工して前記各フィンの側面側に対向して互いに分離された複数の第１及び第２のゲート電極を形成する工程と、
前記活性領域の前記第１及び第２のゲート電極に挟まれた部分を除く領域に第１の導電型を有する不純物を導入する工程と、
前記各々の第１のゲート電極に接続する複数の第１のパッド電極を形成する工程と、
前記複数の第１のパッド電極を接続する第１の配線を形成する工程と、
前記各々の第２のゲート電極に接続する複数の第２のパッド電極を形成する工程と、
前記複数の第２のパッド電極を接続する第２の配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、短冊状のフィンを有する電界効果型トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、集積回路において、半導体装置を構成する素子の微細化による高性能化が著しい。これは、半導体装置、例えば、論理回路、記憶装置に用いられる電界効果型トランジスタ（ＭＩＳＦＥＴ：metal insulator semiconductor field effect transistor）が、いわゆるスケーリング則に基づいて、ゲート長が縮小されること及び／若しくはゲート絶縁膜が薄膜化されることによって達成されてきている。
【０００３】
ゲート長が、例えば、３０ｎｍ以下のチャネル長のＭＩＳＦＥＴでは、短チャネル効果を解決することが重要な課題である。その解決方法の１つとして、シリコン基板を短冊状に細く加工して突起した領域（以下、フィンと呼ぶ）を形成して、ここに３次元構造のＭＩＳＦＥＴを形成したフィンＦＥＴが、例えば、特許文献１に開示されている。この例は、１枚のフィンに逆Ｕ字型のゲート電極を形成した、ダブルゲート型フィンＦＥＴと呼ばれるものである。ダブルゲート型フィンＦＥＴは、フィンの両側に形成したゲート電極に等しい電位を与えて、チャネル領域をフィンの側面に形成する。チャネル領域から延びている空乏層がフィンの厚さ全体に広がっている完全空乏型（fully depleted）フィンＦＥＴでは、ゲート電極として一般に用いられているポリシリコンを用いた場合に、ＦＥＴのしきい値電圧を所望の値に制御することが難しいという問題がある。これは、ゲート電極材料の仕事関数に起因するもので、シリコンのエネルギーギャップの中央（ミッドギャップ）付近の仕事関数を有する材料を使用できれば、解決することが可能である。しかし、このような特性を有する適切な材料を探索することは困難である。
【０００４】
そのため、チャネル領域のポテンシャルを制御することで、所望のしきい値電圧を得る半導体装置が、バックゲート型フィンＦＥＴである（例えば、非特許文献１参照）。バックゲート型フィンＦＥＴは、フィンに対向して設けたそれぞれが独立した１組のゲート電極、すなわちフロントゲート及びバックゲートを有する。このフロントゲート及びバックゲートには、それぞれ別々の電位を与えることができる。例えば、フロントゲートは、フィンの側面に形成するチャネルを制御するために使用され、バックゲートは、チャネル領域のポテンシャルを制御するために使用される。このようなバックゲート型フィンＦＥＴは、しきい値電圧を良好に制御できることが報告されている。
【０００５】
上記の２種類のフィンＦＥＴは、いずれも１枚のフィンに２つのゲート電極を形成した、シングルフィン構造である。そのためチャネル幅が狭く、すなわち、フィンの高さが低く大きな電流を駆動する半導体装置には適さないという問題がある。フィンの高さを高くして有効なチャネル幅を大きくすることは容易でないため、近接して平行に配置した複数のフィンを有するマルチフィンＦＥＴが、例えば、非特許文献２に示されている。ここに示された構造はダブルゲート型マルチフィンＦＥＴであり、バックゲート型マルチフィンＦＥＴについては述べられていない。ダブルゲート型マルチフィンＦＥＴは、フィンに垂直に形成された細長いゲート電極に所定の１つの電位を与える。
【０００６】
しかし、バックゲート型マルチフィンＦＥＴを実現するためには、２つの独立したゲート電極に別々の電位を与えることが必要である。さらにフィンＦＥＴでは、極めて狭いフィンにソース／ドレイン及びチャネルを形成するため、寄生抵抗を小さくすること、寄生容量を小さくすることが、電流駆動力を大きくし、スイッチング動作を高速化するために重要な課題である。非特許文献２には、寄生抵抗を小さくするために、フィンに形成したソース／ドレインにゲルマニウム層を選択成長させる方法が示されている。しかし、この方法はプロセス工程数が増えるという問題がある。
【特許文献１】公開特許公報第２００３−２９８０５１号
【非特許文献１】Y. X. Liu, M. Masahara, K. Ishii, T. Tsutsumi, T. Sekigawa, H. Takashima, H. Yamauchi and E. Suzuki: ”Flexible Threshold Voltage FinFETs with Independent Double Gates and an Ideal Rectangular Cross-Section Si-Fin Channel”, IEDM Tech. Dig., pp. 986-988, 2003
【非特許文献２】Yang-Kyu Choi, Nick Lindert, Peiqi Xuan, Stephen Tang, Daewon Ha, Erick Anderson, Tsu-Jae King, Jeffrey Bokor, and Chenming Hu: “Sub-20nm CMOS FinFET Technologoes”, IEDM Tech. Dig., pp. 421-424, 2001
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記した課題は、以下の本発明に係る半導体装置及びその製造方法によって解決される。
【０００９】
本発明の1態様による半導体装置は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンの一方の側面側に設けられた第１のゲート電極と、前記半導体基板の上方に設けられ、前記フィンに対して前記第１のゲート電極と対向して前記各フィンの他方の側面側に設けられ、前記第１のゲート電極と分離された第２のゲート電極と、前記各々の第１のゲート電極に接続する複数の第１のパッド電極と、前記複数の第１のパッド電極を接続する第１の配線と、前記各々の第２のゲート電極に接続する複数の第２のパッド電極と、前記複数の第２のパッド電極を接続する第２の配線とを具備する。
【００１０】
本発明の他の１態様による半導体装置は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンを覆って設けられたゲート電極と、前記ソース領域若しくはドレイン領域から前記ゲート電極に向けて張り出し、隣接するフィンに接続して形成された張出し領域と、前記ゲート電極に接続する複数のパッド電極と、前記複数のパッド電極を接続する配線とを具備する。
【００１１】
本発明のさらに他の１態様による半導体装置の製造方法は、半導体基板の表面に設けられた活性層上に絶縁膜を形成する工程と、前記活性層及び絶縁膜に複数のフィンを含む活性領域のパターンを形成する工程と、前記活性領域のパターン上にゲート電極材料を堆積する工程と、前記ゲート電極材料を加工して前記各フィンの側面側に対向して互いに分離された複数の第１及び第２のゲート電極を形成する工程と、前記活性領域の前記第１及び第２のゲート電極に挟まれた部分を除く領域に第１の導電型を有する不純物を導入する工程と、前記各々の第１のゲート電極に接続する複数の第１のパッド電極を形成する工程と、前記複数の第１のパッド電極を接続する第１の配線を形成する工程と、前記各々の第２のゲート電極に接続する複数の第２のパッド電極を形成する工程と前記複数の第２のパッド電極を接続する第２の配線を形成する工程とを具備する。
【発明の効果】
【００１２】
本発明によれば、短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１４】
（第１の実施形態）
本発明の第１の実施形態は、ＳＯＩ（silicon on insulator）基板を用いてバックゲート型マルチフィンＦＥＴを形成した半導体装置である。ＳＯＩ基板１０は、図１（ｂ）、（ｃ）に示したように、支持基板１２上に形成されたＢＯＸ（buried oxide）層１４を介してＳＯＩ層１６を形成した半導体基板である。
【００１５】
本実施形態のバックゲート型マルチフィンＦＥＴ１００の一例を図１に示す。図１（ａ）は、平面レイアウト図であり、図１（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したゲート電極２２に沿った断面図であり、図１（ｃ）は、図１（ａ）に切断線１Ｃ−１Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００１６】
本実施形態のバックゲート型マルチフィンＦＥＴ１００は、図１（ａ）に示したように、活性領域１１０、ゲート電極２２、配線３６を具備する。活性領域１１０は、ＳＯＩ層１６に形成され、コンタクト領域１１２、フィン１１４及び張出し領域１１６を備える。コンタクト領域１１２は、図の両側に配置された広い面積を有する領域で、ソース／ドレイン２４のコンタクトＣＮが形成される。両側のコンタクト領域１１２を結ぶ幅の狭い６枚のフィン１１４が、この例では形成されている。しかし、フィン１１４の枚数は、これに限定されるものではない。ゲート電極２２は、各フィン１１４の中央にフィンと直交して配置される。各フィン１１４の中央には、ゲート電極２２に挟まれたチャネル領域２６が形成され（図１（ｂ）参照）、その両側がそれぞれソース／ドレイン２４になる。
【００１７】
張出し領域１１６は、両側のコンタクト領域１１２から中央のゲート電極２２に向かって、隣接するフィン部分と一体に形成される。すなわち、両側のフィン１１４に挟まれた張出し領域１１６は、これらの２つのフィン１１４を結ぶように形成される。さらに、張出し領域１１６は、それぞれのフィン１１４の上下で左右から交互に張り出すように形成される。このように張出し領域１１６を形成することで、フィン１１４の長さを短くすることが可能になり、ソース／ドレイン２４の寄生抵抗を小さくできる。また、張出し領域１１６を設けることで、フィン１１４間の張出し領域１１６と対向するコンタクト領域１１２までの距離を大きくしても寄生抵抗は増加しない。
【００１８】
ゲート電極２２は、図１（ｂ）に示したように、フィン１１４によって分割される。分割された複数のゲート電極２２は、各々に独立して設けられたパッド電極３０を介してひとつおきに異なる２つのゲート配線３６−１，３６−２に接続される。第１の配線３６−１に接続された第１のゲート電極２２−１は、例えば、フロントゲートとして働き、チャネルを制御する。第２の配線３６−２に接続された第２のゲート電極２２−２は、例えば、バックゲートとして働き、チャネル領域の電位を制御する。ゲート電極２２の寄生抵抗を考えると、ゲート電極２２が、パッド電極３０を介してゲート配線３６−１，３６−２に接続されるため、従来のゲート電極をそのまま配線に使用するダブルゲート型マルチフィンＦＥＴよりも、寄生抵抗を小さくすることができる。各ゲート電極２２に接続されたパッド電極３０は、図１（ａ），（ｃ）に示されたように、第１の層間絶縁膜２８上に形成され、活性領域１１０とは重ならないことが好ましい。これは、ＦＥＴの寄生容量を小さくするためである。このようにパッド電極３０を配置するために、フィン１１４間の距離は、従来のダブルゲート型マルチフィンＦＥＴのフィン間距離よりも大きくすることが望ましい。さらに、ゲート配線３６−１，３６−２は、ゲート電極２２とは独立して形成できるため寸法の制約が少ない。
【００１９】
上記の本実施形態によるバックゲート型マルチフィンＦＥＴ１００の製造プロセスの一例を、図２から図６を用いて説明する。ここでは、ｎチャネルＭＯＳＦＥＴを例に説明するが、ｐチャネルＭＯＳＦＥＴ、ＣＭＯＳ（complimentary MOS）ＦＥＴでも、類似のプロセスで製造できる。
【００２０】
（１）はじめに、図２に示したように、ＳＯＩ基板１０のＳＯＩ層１６に活性領域１１０のパターンを形成する。図２（ａ）は、平面図であり、図２（ｂ）は、図２（ａ）に切断線２Ｂ−２Ｂで示した図の縦方向の断面図であり、図２（ｃ）は、図２（ａ）に切断線２Ｃ−２Ｃで示さした図の横方向の断面図である。
【００２１】
まず、ＳＯＩ基板１０に設けられているｐ型のＳＯＩ層１６上の全面に第１の絶縁膜２０を形成する。第１の絶縁膜２０は、ＳＯＩ層１６にパターンを形成する際のハードマスク及びその後に行われるＣＭＰ（chemical mechanical polishing）のエッチングストッパ、等として使用される。第１の絶縁膜２０として、例えば、ＣＶＤ（chemical vapor deposition）で形成したシリコン窒化膜（ＳｉＮ膜）、シリコン酸化膜（ＳｉＯ２膜）を使用できる。本実施形態では、ＳｉＮ膜を使用する。
【００２２】
このＳｉＮ膜２０に活性領域１１０のパターンをリソグラフィ及びエッチングにより形成する。さらに、ＳｉＮ膜２０をマスクとして、ＳＯＩ層１６を異方性ＲＩＥ（reactive ion etching）により加工する。このようにして、図２に示したように、ＳＯＩ層１６に２つのコンタクト領域１１２、複数のフィン１１４及び複数の張出し領域１１６を含む活性領域１１０を形成する。張出し領域１１６は、上記したように、それぞれのフィン１１４の上下で左右から交互に張り出すように形成する。さらに、２つのフィンに挟まれた張出し領域１１６は、この２つのフィンの付け根を結び、フィン間を埋めるように形成される。このように張出し領域１１６を形成することで、幅の狭いフィン１１４の長さを短くすることが可能になる。すなわち、寄生抵抗を小さくできる。
【００２３】
（２）次に、図３に示したように、ゲート電極２２を形成する。図３（ａ）は、平面図であり、図３（ｂ）は、図３（ａ）に切断線３Ｂ−３Ｂで示したゲート電極２２に沿った断面図であり、図３（ｃ）は、図３（ａ）に切断線３Ｃ−３Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００２４】
活性領域１１０の側面を含む全面にゲート絶縁膜（図示せず）を形成する。ゲート絶縁膜として、例えば、熱酸化により形成したＳｉＯ２膜、ＳｉＮ膜を酸化したシリコン酸窒化膜（ＳｉＯＮ膜）、若しくはこれらの膜よりも誘電率が高い、例えば、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）のような、高誘電率絶縁膜を使用できる。
【００２５】
ゲート絶縁膜上の全面にゲート電極の材料である第１のポリシリコン膜２２を堆積する。ＳｉＮ膜２０をストッパとして、ＣＭＰにより第１のポリシリコン膜２２を削って平坦化する。このＣＭＰによって、第１のポリシリコン膜２２は、フィン１１４により分断される。このＣＭＰによる平坦化は、ＳｉＮ膜２０が露出する直前までＣＭＰで削って、ＳｉＮ膜２０の表面までドライエッチング若しくはウェットエッチングによってエッチバックしてＳｉＮ膜２０を露出させる方法に置き換えることができる。
【００２６】
その後、第１のポリシリコン膜２２をリソグラフィ及びエッチングにより加工して、図３（ａ），（ｂ）に示したように分断されたゲート電極２２を形成する。そして、全面にｎ型不純物、例えば、ヒ素（Ａｓ）を高濃度にイオン注入して、ゲート電極２２に覆われたフィン１１４領域を除く活性領域１１０及びゲート電極２２にドーピングする。活性領域１１０のＡｓをドープされた領域は、ソース/ドレイン２４になる。フィン１１４中央のＡｓをドープされなかった領域は、チャネル領域２６になる。
【００２７】
ゲート電極材料としてポリシリコンを使用した例で説明したが、金属を含む材料、例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケルシリコンゲルマニウム（ＮｉＳｉＧｅ）、若しくはニッケルゲルマニウム（ＮｉＧｅ）等を使用することができる。
【００２８】
（３）次に、図４に示したように、活性領域１１０及びゲート電極２２以外の領域に第１の層間絶縁膜２８を形成する。図４（ａ）は、平面図であり、図４（ｂ）は、図４（ａ）に切断線４Ｂ−４Ｂで示したゲート電極２２に沿った断面図であり、図４（ｃ）は、図４（ａ）に切断線４Ｃ−４Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００２９】
活性領域１１０及びゲート電極２２を形成したＳＯＩ基板１０の全面に、第１の層間絶縁膜２８を堆積する。第１の層間絶縁膜２８は、例えば、メチルポリシロキサン（ＭＳＸ）、水素シルシスキオキサン（ＨＳＱ）のような、低誘電率絶縁膜を使用することが好ましいが、ＳｉＯ２膜を使用することもできる。
【００３０】
その後、ＳｉＮ膜２０及びゲート電極２２をストッパとして、ＣＭＰにより第１の層間絶縁膜２８を削って平坦化する。この平坦化も、上記の第１のポリシリコン膜２２の平坦化と同様に、ＣＭＰとドライエッチング若しくはウェットエッチングとの組み合わせに置き換えることができる。このエッチングを加えることによって、ゲート電極２２に不必要なＣＭＰ加工ダメージが与えられることを回避できる。
【００３１】
このようにして、図４に示したように、全体が平坦化される。
【００３２】
（４）次に、図５に示したように、ゲート電極２２に配線３６を接続するためのパッド電極３０を形成する。図５（ａ）は、平面図であり、図５（ｂ）は、図５（ａ）に切断線５Ｂ−５Ｂで示したゲート電極２２に沿った断面図であり、図５（ｃ）は、図５（ａ）に切断線５Ｃ−５Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００３３】
まず、ゲート電極２２の上面に形成されている自然酸化膜を除去する。そして、全面に、例えば、リン（Ｐ）を高濃度にドープした第２のポリシリコン膜３０を堆積する。第２のポリシリコン膜３０をリソグラフィ及びエッチングにより加工して、パッド電極３０を形成する。このようにして、図５に示したように、分離して形成されたゲート電極２２のそれぞれに接続するパッド電極３０を形成する。パッド電極３０は、図５（ａ）に示したように、フィン１１４によって分離されたゲート電極２２に交互に左右から接続するように形成する。このようにパッド電極３０を形成することにより、例えば、フロントゲートとして働く第１のゲート電極２２−１に接続する第１のパッド電極３０−１をゲート電極２２の左側に配置し、バックゲートとして働く第２のゲート電極２２−２に接続する第２のパッド電極３０−２を右側に配置するように、両者をゲート電極２２の左右に分けて配置することができる。さらに、パッド電極３０は、第１の層間絶縁膜２８上に形成し、活性領域１１０上に重ならないようにすることが好ましい。このようにパッド電極３０を形成することによって、寄生容量を小さくできる。
【００３４】
第２のポリシリコン膜３０は、堆積時にｎ型不純物を添加したドープトポリシリコンを使用するのが好ましいが、不純物を添加しないポリシリコンを使用することもできる。この場合には、第２のポリシリコン膜３０堆積後にｎ型不純物をドープする。また、ポリシリコンに代えて、例えば、ゲート電極材料で説明したような金属を含む材料を使用することもできる。
【００３５】
（５）次に、図６に示したように、パッド電極３０及びコンタクト領域１１２に接続する配線３６を形成する。図６（ａ）は、平面図であり、図６（ｂ）は、図６（ａ）に切断線６Ｂ−６Ｂで示したゲート電極２２に沿った断面図であり、図６（ｃ）は、図６（ａ）に切断線６Ｃ−６Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００３６】
パッド電極３０上を含む全面に第２の層間絶縁膜３２を形成する。第２の層間絶縁膜３２は、第１の層間絶縁膜２８と同様に低誘電率絶縁膜であることが好ましいが、その他の絶縁膜を使用することができる。第２の層間絶縁膜３２は、必要に応じて平坦化することができる。パッド電極３０上の第２の層間絶縁膜３２及びコンタクト領域１１２上の所定の位置に第２の層間絶縁膜３２及びＳｉＮ膜２０を貫通するコンタクトホール３４ｈを、リソグラフィ及びエッチングにより形成する。
【００３７】
コンタクトホール３４ｈの中を含む全面に配線材料を堆積して、コンタクトホール３４ｈを埋める。配線材料としては、高融点金属、例えば、タングステン（Ｗ）、若しくは銅（Ｃｕ）を使用することができる。そして、表面の配線材料をパターニングして、第１のゲート電極２２に接続する配線３６−１、第２のゲート電極２２に接続する配線３６−２、及びソース／ドレイン２４に接続する配線３６−３，３６−４を形成する。このようにして、コンタクトプラグ３４及び配線３６を形成できる。このゲート配線３６−１，３６−２は、ゲート電極２２とは独立して形成できるため寸法の制約が少ない。また、ゲート電極２２が、パッド電極３０を介してゲート配線３６−１，３６−２に接続されるため、従来のゲート電極をそのまま配線に使用するダブルゲート型マルチフィンＦＥＴよりも、ゲート電極２２の寄生抵抗を小さくすることができる。
【００３８】
さらに、多層配線等の半導体装置に必要な工程を行って、バックゲート型マルチフィンＦＥＴ１００を含む半導体装置が完成する。
【００３９】
工程（３）及び（４）で説明した、ゲート電極２２及び第１の層間絶縁膜２８の形成は、サイドウォールトランスファプロセス（sidewall transfer process）と呼ばれる手法を使用することもできる。図示しないが、ゲート電極２２の形成は、まず活性領域１１０のパターンを形成した基板の全面に絶縁膜を堆積する。この絶縁膜をパターニングして、ゲート電極２２を形成するフィンの中央部とこの絶縁膜の端部とが一致するように島状の絶縁膜を形成する。このパターニングは、パターンが大きいため、パターン端部の凹凸を減らして直線的に加工できるという利点がある。この全面にゲート電極材料を所定の厚さ、すなわち、ゲート電極２２の幅、だけ堆積する。その後、異方性ＲＩＥによって平面部分のゲート電極材料を除去して、絶縁膜パターンの周囲の側面にだけゲート電極２２を形成する。そして、第１の層間絶縁膜２８を全面に堆積し、さらに平坦化すると図３、４に示したようなゲート電極２２及び第１の層間絶縁膜２８を形成できる。ただし、ゲート電極２２は、ループ状につながった形状になるが、そのままの形状で本実施形態に適用しても問題は生じない。
【００４０】
以上説明したように、本実施形態によるバックゲート型マルチフィンＦＥＴ１００では、フィンＦＥＴの寄生抵抗及び寄生容量並びにゲート電極２２の寄生抵抗を小さくすることができる。
【００４１】
このようにして、本実施形態によって、ＳＯＩ基板１０を使用して、短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なバックゲート型マルチフィンＦＥＴ１００を備えた半導体装置及びその製造方法を提供することができる。
【００４２】
（第２の実施形態）
第２の実施形態は、図７に示したように、第１の実施形態で使用したＳＯＩ基板１０に代えて、バルクシリコン基板１８を使用してバックゲート型マルチフィンＦＥＴ２００を形成した例である。バルクシリコン基板１８を使用する場合には、フィン１１４領域とシリコン基板１８とが絶縁されていないため、フィン１１４の基底部にチャネル部と反対の導電型を有する不純物をドープした半導体領域４０を形成して、チャネルがシリコン基板１８に伸びないようにする必要がある。
【００４３】
本実施形態のバックゲート型マルチフィンＦＥＴ２００の一例を図７に示す。図７（ａ）は、平面レイアウト図であり、図７（ｂ）は、図７（ａ）に切断線７Ｂ−７Ｂで示したゲート電極２２に沿った断面図であり、図７（ｃ）は、図７（ａ）に切断線７Ｃ−７Ｃで示したゲート電極２２に垂直な方向の断面図である。ここでも、第１の実施形態と同様に、ｎチャネルＭＯＳＦＥＴを例に説明するが、ｐチャネルＭＯＳＦＥＴ、ＣＭＯＳＦＥＴでも、同様に考えることができる。
【００４４】
本実施形態のバックゲート型マルチフィンＦＥＴ２００の平面レイアウトは、図７（ａ）に示したように、第１の実施形態の平面レイアウトと同一である。シリコン基板１８に形成された活性領域１１０、ゲート電極２２、及び配線３６を具備するが、詳細な説明は省略する。図７（ｂ）、（ｃ）に示したように、フィン１１４の基底部のシリコン基板１８にはｐ型不純物、例えば、ホウ素（Ｂ）を高濃度にドープしたｐ型半導体領域４０が形成され、フィン１１４に形成されたチャネルがシリコン基板１８に伸びるのを防止する。さらに、活性領域１１０の基底部は、絶縁膜４２に埋め込まれ、ゲート電極２２がシリコン基板１８と接触することを防止する。
【００４５】
上記の本実施形態によるバックゲート型マルチフィンＦＥＴ２００の製造プロセスの一例を、図８から図１０を用いて説明する。なお、上記したように平面レイアウトは、第１の実施形態と同じである。
【００４６】
（１）図８は、第１の実施形態の工程（１）と同様の手法で、シリコン基板１８に活性領域１１０のパターンを形成した図である。図８（ａ）は、平面図であり、図８（ｂ）は、図８（ａ）に切断線８Ｂ−８Ｂで示した図の縦方向の断面図であり、図８（ｃ）は、図８（ａ）に切断線８Ｃ−８Ｃで示した図の横方向の断面図である。
【００４７】
図８に示されたように、シリコン基板１８から突き出した活性領域１１０を、リソグラフィ及びエッチングにより形成する。活性領域１１０は、コンタクト領域１１２、フィン１１４、及び張出し領域１１６を含み、第１の絶縁膜２０、例えば、ＳｉＮ膜２０をハードマスクとしてパターニングされる。活性領域１１０のシリコン基板１８底部からの高さは、第１の実施形態のＳＯＩ層１６の厚さよりを大きく形成する。
【００４８】
（２）次に、図９に示したように、活性領域１１０の基底部にｐ型半導体領域４０を形成し、活性領域１１０の基底部を第２の絶縁膜４２で埋める。図９（ａ）は、平面図であり、図９（ｂ）は、図９（ａ）に切断線９Ｂ−９Ｂで示した図の縦方向の断面図であり、図９（ｃ）は、図９（ａ）に切断線９Ｃ−９Ｃで示した図の横方向の断面図である。
【００４９】
シリコン基板１８全面にｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入して、シリコン基板１８の底部にｐ型半導体領域４０を形成する。その後、全面に第２の絶縁膜４２を厚く堆積し、シリコン基板１８に形成された活性領域１１０の間の溝を埋める。そして、ＳｉＮ膜２０をストッパとしてＣＭＰにより第２の絶縁膜４２を平坦化して、ＳｉＮ膜２０より上に形成された第２の絶縁膜４２を除去する。さらに、第２の絶縁膜４２をドライエッチ若しくはウェットエッチによりエッチバックして、溝の底部のシリコン基板１８上にだけ第２の絶縁膜４２を形成する。このようにして図９に示した構造を形成できる。
【００５０】
以降、第１の実施形態の工程（２）のゲート電極２２形成から（５）の配線３６形成を行って、図１０に示した構造を形成する。図１０（ａ）は、平面図であり、図１０（ｂ）は、図１０（ａ）に切断線１０Ｂ−１０Ｂで示したゲート電極２２に沿った断面図であり、図１０（ｃ）は、図１０（ａ）に切断線１０Ｃ−１０Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００５１】
すなわち、ゲート電極２２、パッド電極３０、配線３６を形成する。このようにして、シリコン基板１８を使用してバックゲート型マルチフィンＦＥＴ２００が形成できる。このバックゲート型マルチフィンＦＥＴ２００は、シリコン基板１８に形成したフィン１１４の基底部にｐ型半導体領域４０と絶縁膜４２が形成され、フィン１１４を挟んで対向して形成された第１及び第２のゲート電極２２を有し、コンタクト領域１１２からゲート電極２２に向かって形成された張出し領域１１６を備える。ゲート配線３６−１，３６−２は、ゲート電極２２とは独立して形成できるため寸法の制約が少ない。また、ゲート電極２２が、パッド電極３０を介してゲート配線３６−１，３６−２に接続されるため、従来のゲート電極をそのまま配線に使用するダブルゲート型マルチフィンＦＥＴよりも、ゲート電極２２の寄生抵抗を小さくすることができる。その結果、本実施形態のバックゲート型マルチフィンＦＥＴ２００は、フィンＦＥＴの寄生抵抗及び寄生容量並びにゲート電極２２の寄生抵抗を小さくすることができ、電流駆動力が向上し、高速動作が可能である。
【００５２】
さらに、多層配線等の半導体装置に必要な工程を行って、バックゲート型マルチフィンＦＥＴ２００を含む半導体装置が完成する。
【００５３】
このようにして、本実施形態によって、バルクシリコン基板１８を使用した、短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なバックゲート型マルチフィンＦＥＴ２００を備えた半導体装置及びその製造方法を提供することができる。
【００５４】
（第３の実施形態）
第１の実施形態の張出し領域１１６を有する活性領域１１０を形成したフィンＦＥＴは、ダブルゲート型フィンＦＥＴ３００にも適用することができる。
【００５５】
図１１は、ＳＯＩ基板１０を用いてダブルゲート型マルチフィンＦＥＴ３００を形成した一例である。図１１（ａ）は、平面レイアウト図であり、図１１（ｂ）は、図１１（ａ）に切断線１１Ｂ−１１Ｂで示したゲート電極２２に沿った断面図であり、図１１（ｃ）は、図１１（ａ）に切断線１１Ｃ−１１Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００５６】
ダブルゲート型マルチフィンＦＥＴ３００のゲート電極２２は、図１１（ｂ）に示されたようにフィン１１４によって切断されずに、フィン１１４を覆うように連続して形成される。そのため、ゲート電極２２の高さが第１及び第２の実施形態で説明したバックゲート型マルチフィンＦＥＴの場合より高くなる。また、パッド電極３０は、フィン１１４間毎に形成せずに、図１１（ａ）に示されたように、１つおきに形成することもできる。このようにパッド電極３０を形成することによって、ゲート配線３６をゲート電極２２の片側にだけ形成ことができる。このゲート配線３６によってゲート電極２２をシャントすることにより、パッド電極３０から離れた位置のゲート電極２２に印加されるゲート電位がゲート電極２２の寄生抵抗によって低下することを防止できる。
【００５７】
ここで説明したように、第１の実施形態からゲート電極２２の形成プロセス、及びパッド電極３０、ゲート配線３６のパターンを変えるだけで、ＳＯＩ基板１０を用いて、ダブルゲート型マルチフィンＦＥＴ３００を形成することができる。
【００５８】
本実施形態のダブルゲート型マルチフィンＦＥＴ３００は、フィン１１４の寄生抵抗を小さくでき、パッド電極３０と活性領域１１０との重なりによって生じる寄生容量を小さくできるため、電流駆動力に優れ、高速動作が可能である。
【００５９】
これまでに説明した、第１から第３の実施形態は、種々変更して実施することができる。そのいくつかの例を以下に説明する。しかし、これらに限定されるものではない。
【００６０】
（変形例１）
変形例１は、第１の実施形態のＳＯＩ基板１０を使用したバックゲート型マルチフィンＦＥＴにおいて、張出し領域１１６を片側にのみ形成した場合である。その一例を図１２に示す。図１２（ａ）は、平面レイアウト図であり、図１２（ｂ）は、図１２（ａ）に切断線１２Ｂ−１２Ｂで示したゲート電極２２に沿った断面図であり、図１２（ｃ）は、図１２（ａ）に切断線１２Ｃ−１２Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００６１】
張出し領域１１６を片側からだけ形成する場合には、張出し領域１１６をフィンＦＥＴのソース側に配置することが好ましい。このように配置することで、フィン１１４の寄生抵抗によるチャネル領域２６に印加される電位の低下を小さくすることができる。図１２では、図の左側をソースに固定し、左側のコンタクト領域１１２からだけ張出し領域１１６を形成している。このように、ソース側からだけ張出し領域１１６を形成する場合には、チャネル領域２６からドレイン側のコンタクト領域１１２までのフィン１１４の長さを、パッド電極３０が活性領域１１０と重ならない範囲で可能な限り短くする。このようにすることで、寄生抵抗を小さくでき、電流駆動力の低下を小さくでき、高速動作が可能になる。
【００６２】
（変形例２）
変形例２は、第２の実施形態のバルクシリコン基板１８を使用したバックゲート型マルチフィンＦＥＴにおいて、張出し領域１１６を片側にのみ形成した場合である。その一例を図１３に示す。図１３（ａ）は、平面レイアウト図であり、図１３（ｂ）は、図１３（ａ）に切断線１３Ｂ−１３Ｂで示したゲート電極２２に沿った断面図であり、図１３（ｃ）は、図１３（ａ）に切断線１３Ｃ−１３Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００６３】
張出し領域１１６は、変形例１と同様に、ソース側からだけ形成することによって、寄生抵抗を小さくでき、電流駆動力の低下を小さくでき、高速動作が可能になる。
【００６４】
（変形例３）
変形例３は、第１の実施形態のＳＯＩ基板１０を使用したバックゲート型マルチフィンＦＥＴにおいて、張出し領域１１６を形成しない場合である。その一例を図１４に示す。図１４（ａ）は、平面レイアウト図であり、図１４（ｂ）は、図１４（ａ）に切断線１４Ｂ−１４Ｂで示したゲート電極２２に沿った断面図であり、図１４（ｃ）は、図１４（ａ）に切断線１４Ｃ−１４Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００６５】
張出し領域１１６を形成しない場合には、ソース側及びドレイン側のコンタクト領域１１２間のフィン１１４の長さを、パッド電極３０が活性領域１１０と重ならない範囲で可能な限り短くする。このようにすることで、寄生抵抗の影響を小さくでき、電流駆動力の低下を抑制でき、高速動作が可能になる。
【００６６】
（変形例４）
変形例４は、第２の実施形態のバルクシリコン基板１８を使用したバックゲート型マルチフィンＦＥＴにおいて、張出し領域１１６を形成しない場合である。その一例を図１５に示す。図１５（ａ）は、平面レイアウト図であり、図１５（ｂ）は、図１５（ａ）に切断線１５Ｂ−１５Ｂで示したゲート電極２２に沿った断面図であり、図１５（ｃ）は、図１５（ａ）に切断線１５Ｃ−１５Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００６７】
本変形例の場合にも変形例３と同様に、ソース側及びドレイン側のコンタクト領域１１２間のフィン１１４の長さを、パッド電極３０が活性領域１１０と重ならない範囲で可能な限り短くする。このようにすることで、寄生抵抗の影響を小さくでき、電流駆動力の低下を抑制でき、高速動作が可能になる。
【００６８】
（変形例５）
第３の実施形態のダブルゲート型マルチフィンＦＥＴは、第２の実施形態と同様に、ＳＯＩ基板１０に代えてバルクシリコン基板１８を使用するように変形することができる。変形例５のダブルゲート型マルチフィンＦＥＴの一例を図１６に示す。図１６（ａ）は、平面レイアウト図であり、図１６（ｂ）は、図１６（ａ）に切断線１６Ｂ−１６Ｂで示したゲート電極２２に沿った断面図であり、図１６（ｃ）は、図１６（ａ）に切断線１６Ｃ−１６Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００６９】
本変形例は、第３の実施形態における第１の実施形態からの変更と同様に第２の実施形態から変更することによって得られる。すなわち、第２の実施形態からゲート電極２２の形成プロセス、及びパッド電極３０、ゲート配線３６のパターンを変えるだけで、バルクシリコン基板１８を用いて、ダブルゲート型マルチフィンＦＥＴを形成することができる。
【００７０】
（変形例６）
変形例６は、第３の実施形態のＳＯＩ基板１０を使用したダブルゲート型マルチフィンＦＥＴにおいて、張出し領域１１６を片側にのみ形成した場合である。その一例を図１７に示す。図１７（ａ）は、平面レイアウト図であり、図１７（ｂ）は、図１７（ａ）に切断線１７Ｂ−１７Ｂで示したゲート電極２２に沿った断面図であり、図１７（ｃ）は、図１７（ａ）に切断線１７Ｃ−１７Ｃで示したゲート電極２２に垂直な方向の断面図である。
【００７１】
張出し領域１１６は、変形例１と同様に、ソース側からだけ形成することによって、寄生抵抗を小さくでき、電流駆動力の低下を小さくできる。
【００７２】
本変形例は、図示しないが、バルクシリコン基板１８を使用することもできる。
【００７３】
以上説明したように、本発明によって、短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００７４】
【図１】図１は、本発明の第１の実施形態にしたがったバックゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図１（ａ）は、平面レイアウト図であり、図１（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したゲート電極に沿った断面図であり、図１（ｃ）は、図１（ａ）に切断線１Ｃ−１Ｃで示したゲート電極に垂直な方向の断面図である。
【図２】図２は、本発明の第１の実施形態にしたがったバックゲート型マルチフィンＦＥＴの製造プロセスの一例を説明するために示す図である。図２（ａ）は、平面図であり、図２（ｂ）は、図２（ａ）に切断線２Ｂ−２Ｂで示した図の縦方向の断面図であり、図２（ｃ）は、図２（ａ）に切断線２Ｃ−２Ｃで示した図の横方向の断面図である。
【図３】図３は、図２に続く第１の実施形態にしたがったバックゲート型マルチフィンＦＥＴの製造プロセスの一例を説明するために示す図である。図３（ａ）は、平面図であり、図３（ｂ）は、図３（ａ）に切断線３Ｂ−３Ｂで示した図の縦方向の断面図であり、図３（ｃ）は、図３（ａ）に切断線３Ｃ−３Ｃで示した図の横方向の断面図である。
【図４】図４は、図３に続く第１の実施形態にしたがったバックゲート型マルチフィンＦＥＴの製造プロセスの一例を説明するために示す図である。図４（ａ）は、平面図であり、図４（ｂ）は、図４（ａ）に切断線４Ｂ−４Ｂで示したゲート電極に沿った断面図であり、図４（ｃ）は、図４（ａ）に切断線４Ｃ−４Ｃで示したゲート電極に垂直な方向の断面図である。
【図５】図５は、図４に続く第１の実施形態にしたがったバックゲート型マルチフィンＦＥＴの製造プロセスの一例を説明するために示す図である。図５（ａ）は、平面図であり、図５（ｂ）は、図５（ａ）に切断線５Ｂ−５Ｂで示したゲート電極に沿った断面図であり、図５（ｃ）は、図５（ａ）に切断線５Ｃ−５Ｃで示したゲート電極に垂直な方向の断面図である。
【図６】図６は、図５に続く第１の実施形態にしたがったバックゲート型マルチフィンＦＥＴの製造プロセスの一例を説明するために示す図である。図６（ａ）は、平面図であり、図６（ｂ）は、図６（ａ）に切断線６Ｂ−６Ｂで示したゲート電極に沿った断面図であり、図６（ｃ）は、図６（ａ）に切断線６Ｃ−６Ｃで示したゲート電極に垂直な方向の断面図である。
【図７】図７は、本発明の第２の実施形態にしたがったバックゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図７（ａ）は、平面レイアウト図であり、図７（ｂ）は、図７（ａ）に切断線７Ｂ−７Ｂで示したゲート電極に沿った断面図であり、図７（ｃ）は、図７（ａ）に切断線７Ｃ−７Ｃで示したゲート電極に垂直な方向の断面図である。
【図８】図８は、本発明の第２の実施形態にしたがったバックゲート型マルチフィンＦＥＴの製造プロセスの一例を説明するために示す図である。図８（ａ）は、平面図であり、図８（ｂ）は、図８（ａ）に切断線８Ｂ−８Ｂで示した図の縦方向の断面図であり、図８（ｃ）は、図８（ａ）に切断線８Ｃ−８Ｃで示した図の横方向の断面図である。
【図９】図９は、図８に続く第２の実施形態にしたがったバックゲート型マルチフィンＦＥＴの製造プロセスの一例を説明するために示す図である。図９（ａ）は、平面図であり、図９（ｂ）は、図９（ａ）に切断線９Ｂ−９Ｂで示した図の縦方向の断面図であり、図９（ｃ）は、図９（ａ）に切断線９Ｃ−９Ｃで示した図の横方向の断面図である。
【図１０】図１０は、図９に続く第２の実施形態にしたがったバックゲート型マルチフィンＦＥＴの製造プロセスの一例を説明するために示す図である。図１０（ａ）は、平面図であり、図１０（ｂ）は、図１０（ａ）に切断線１０Ｂ−１０Ｂで示したゲート電極に沿った断面図であり、図１０（ｃ）は、図１０（ａ）に切断線１０Ｃ−１０Ｃで示したゲート電極に垂直な方向の断面図である。
【図１１】図１１は、本発明の第３の実施形態にしたがったダブルゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図１１（ａ）は、平面レイアウト図であり、図１１（ｂ）は、図１１（ａ）に切断線１１Ｂ−１１Ｂで示したゲート電極に沿った断面図であり、図１１（ｃ）は、図１１（ａ）に切断線１１Ｃ−１１Ｃで示したゲート電極に垂直な方向の断面図である。
【図１２】図１２は、本発明の変形例１にしたがったバックゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図１２（ａ）は、平面レイアウト図であり、図１２（ｂ）は、図１２（ａ）に切断線１２Ｂ−１２Ｂで示したゲート電極に沿った断面図であり、図１２（ｃ）は、図１２（ａ）に切断線１２Ｃ−１２Ｃで示したゲート電極に垂直な方向の断面図である。
【図１３】図１３は、本発明の変形例２にしたがったバックゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図１３（ａ）は、平面レイアウト図であり、図１３（ｂ）は、図１３（ａ）に切断線１３Ｂ−１３Ｂで示したゲート電極に沿った断面図であり、図１３（ｃ）は、図１３（ａ）に切断線１３Ｃ−１３Ｃで示したゲート電極に垂直な方向の断面図である。
【図１４】図１４は、本発明の変形例３にしたがったバックゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図１４（ａ）は、平面レイアウト図であり、図１４（ｂ）は、図１４（ａ）に切断線１４Ｂ−１４Ｂで示したゲート電極に沿った断面図であり、図１４（ｃ）は、図１４（ａ）に切断線１４Ｃ−１４Ｃで示したゲート電極に垂直な方向の断面図である。
【図１５】図１５は、本発明の変形例４にしたがったバックゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図１５（ａ）は、平面レイアウト図であり、図１５（ｂ）は、図１５（ａ）に切断線１５Ｂ−１５Ｂで示したゲート電極に沿った断面図であり、図１５（ｃ）は、図１５（ａ）に切断線１５Ｃ−１５Ｃで示したゲート電極に垂直な方向の断面図である。
【図１６】図１６は、本発明の変形例５にしたがったダブルゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図１６（ａ）は、平面レイアウト図であり、図１６（ｂ）は、図１６（ａ）に切断線１６Ｂ−１６Ｂで示したゲート電極に沿った断面図であり、図１６（ｃ）は、図１６（ａ）に切断線１６Ｃ−１６Ｃで示したゲート電極に垂直な方向の断面図である。
【図１７】図１７は、本発明の変形例６にしたがったダブルゲート型マルチフィンＦＥＴの一例を説明するために示す図である。図１７（ａ）は、平面レイアウト図であり、図１７（ｂ）は、図１７（ａ）に切断線１７Ｂ−１７Ｂで示したゲート電極に沿った断面図であり、図１７（ｃ）は、図１７（ａ）に切断線１７Ｃ−１７Ｃで示したゲート電極に垂直な方向の断面図である。
【符号の説明】
【００７５】
１０…ＳＯＩ基板，１２…支持基板，１４…ＢＯＸ層，１６…ＳＯＩ層，１８…シリコン基板，２０…第１の絶縁膜（ＳｉＮ膜），２２…第１のポリシリコン膜，２４…ソース／ドレイン，２６…チャネル領域，２８…第１の層間絶縁膜，３０…第２のポリシリコン膜，３２…第２の層間絶縁膜，３４…コンタクトプラグ，３６…配線，４０…不純物をドープした半導体領域，４２…絶縁膜，１００…バックゲート型マルチフィンＦＥＴ，１１０…活性領域，１１２…コンタクト領域，１１４…フィン，１１６…張出し領域。
【図１】
2006100731.tif 000003
【図２】
2006100731.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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