(57)【要約】【課題】多数の回路モジュールが集積された情報処理装置において、特定のターゲットリソースの混雑により、性能を十分に引き出せないという問題を解決する。【解決手段】マスタ回路４０１，４０２と、マスタ回路４０１，４０２が接続されるバスへのアクセス権を調停する調停回路１０６とを具備し、調停回路１０６は、前記アクセス権の優先度を示す情報を保持する記憶部４０７，４１３と、その情報に基づいてマスタ回路４０１，４０２へのアクセス権を調停する調停制御論理部４０８とを有し、マスタ回路４０１の優先度がマスタ回路４０２の優先度より高く、かつ、マスタ回路４０１からアクセス要求がなく、マスタ回路４０２からアクセス要求がある場合に、調停制御論理部４０８は、マスタ回路４０２のアクセスを許可すると共に、記憶部４０７，４１３は、マスタ回路４０１の優先度を変更せず、マスタ回路４０２の優先度を下げる。【選択図】図４
2006172256.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２バスマスタ回路と、
前記第１及び第２バスマスタ回路が接続されるバスと、
前記第１及び第２バスマスタ回路の前記バスへのアクセス権を調停する第１調停回路とを具備し、
前記第１調停回路は、前記第１及び第２バスマスタ回路の前記アクセス権の優先度を示す情報を保持する記憶部と、前記記憶部の情報に基づいて前記第１及び第２バスマスタ回路へのアクセス権を調停する制御部とを有し、
前記第１バスマスタ回路の優先度が前記第２バスマスタ回路の優先度より高く、かつ、前記第１バスマスタ回路からアクセス要求がなく、前記第２バスマスタ回路からアクセス要求がある場合に、前記制御部は、前記第２バスマスタ回路のアクセスを許可すると共に、前記記憶部は、前記第１バスマスタ回路の優先度を変更せず、前記第２バスマスタ回路の優先度を下げることを特徴とする情報処理装置。
【請求項２】
請求項１記載の情報処理装置において、
前記記憶部は、前記第１及び第２バスマスタ回路に割り当てられたタスク毎に前記優先度を示す情報を保持することを特徴とする情報処理装置。
【請求項３】
請求項１記載の情報処理装置において、
前記記憶部は、前記情報処理装置の初期設定時に前記第１又は第２バスマスタ回路の優先度を示す情報が設定される第１記憶部と、前記情報処理装置の動作に従って前記優先度を示す情報が変更される第２記憶部とを有することを特徴とする情報処理装置。
【請求項４】
請求項３記載の情報処理装置において、
前記第２記憶部は、前記情報処理装置が動作状態となった後、所定期間経過後に、前記第１記憶部に記憶される情報に従って前記優先度を示す情報を変更することを特徴とする情報処理装置。
【請求項５】
請求項１記載の情報処理装置において、
前記記憶部は、前記第１又は第２バスマスタ回路がアクセスを許可された後、連続してアクセス可能なクロックサイクル数を示す許可回数情報を更に保持し、前記制御部は、前記許可回数情報に従って、前記アクセス権を制御することを特徴とする情報処理装置。
【請求項６】
請求項１記載の情報処理装置において、
前記第２バスマスタ回路は、第３及び第４バスマスタ回路と、第２調停回路を更に含み、
前記第２調停回路で前記第３及び第４バスマスタ回路の前記第１調停回路へのアクセス要求を調停することを特徴とする情報処理装置。
【請求項７】
請求項３記載の情報処理装置において、
前記第２記憶部は、複数のレジスタを有するシフトレジスタを有し、
前記複数のレジスタの夫々は、固定の優先度が割り当てられると共にアクセスを許可すべきバスマスタ回路の情報を保持し、
前記シフトレジスタは、前記複数のレジスタのうち前記制御部によりアクセスが許可されたバスマスタ回路のレジスタの情報を前記複数のレジスタのうち優先度が最下位に割り当てられているレジスタにバスマスタ回路の情報を転送すると共に、前記アクセスが許可されたバスマスタ回路のレジスタの優先度より低い優先度に割り当てられているレジスタの情報を、現在の優先度より高い優先度を有するレジスタに転送することを特徴とする情報処理装置。
【請求項８】
第１及び第２バスマスタ回路と、
前記第１及び第２バスマスタ回路が接続されるバスと、
前記第１及び第２バスマスタ回路の前記バスへのアクセス権を調停する第１調停回路とを具備し、
前記第１調停回路は、前記第１及び第２バスマスタ回路の前記アクセス権の優先度を示す情報を保持する記憶部と、前記記憶部の情報に基づいて前記第１及び第２バスマスタ回路へのアクセス権を調停する制御部とを有し、
前記記憶部は、前記第１又は第２バスマスタ回路がアクセスを許可されたか否かを示す情報を保持するフラグを有し、
前記第１バスマスタ回路の優先度が前記第２バスマスタ回路の優先度より高く、かつ、前記第１バスマスタ回路からアクセス要求がなく、前記第２バスマスタ回路からアクセス要求がある場合に、前記制御部は、前記第２バスマスタ回路のアクセスを許可すると共に、前記記憶部は、前記フラグにアクセスが許可されたことを示す情報を記憶し、
前記第１バスマスタ回路のアクセスが許可された場合に、前記第１バスマスタ回路と前記第２バスマスタ回路の優先度を下げることを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置に関し、特に、ＣＰＵ、特定処理向けアクセラレータ、各種メモリコントローラなどの回路モジュールを含み、それらの回路の間で、大量のデータ転送を行うシステムＬＳＩの構成に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、複数の回路モジュール間で大量のデータ転送を行うシステムＬＳＩにおいては、以下の技術が考えられる。
【０００３】
多数の回路モジュールが組み込まれるＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）において、これまで結びつきが疎であった回路モジュール同士が、ＬＳＩ内部のオンチップバスで直接接続される。このようなＬＳＩにおいては、複数の回路モジュール間のリソース競合の制御が、システム性能を決定する重要な要素となる。
【０００４】
以下、他の回路モジュールに対してリソース使用要求を出す回路モジュールをマスタと記述し、逆に、使用される側のリソースをターゲットリソースと記述する。
【０００５】
近年、このリソース競合の問題がクローズアップされている。特に、組み込みマイコン分野では、高精細なビデオ処理を行う場合など、大量のデータ処理をリアルタイムで行う要求が高まってきている。このようなリアルタイム性を有するアプリケーションにおいては、マスタ上で実行される各タスクに対するターゲットリソース使用量を補償する制御方式が必要となる。実使用においては、各タスクによるターゲットリソース使用要求タイミングのばらつきに対する耐性を有すること、使用者の使い方に合わせた最適化が可能である柔軟性を有することが重要である。
【０００６】
ここでいうタイミングのばらつきとは、マスタが出力するターゲットリソース要求タイミングが一定でないことを指す。仮に、このターゲットリソース使用要求が常に出力されていたり、常に限られたパターンであれば、各マスタに対してターゲットリソース使用量を補償するのは容易である。しかし、実際は、アプリーションの種類、ＬＳＩ外部からのアクセスタイミングなどの影響を受け複雑に変化する。この変化が発生しても、各マスタに対するターゲットリソース使用量を補償する必要がある。
【０００７】
最も一般的に用いられる方式は、特許文献１でも使用されているラウンドロビン方式である。この方式は、競合するマスタに対して、予め決めた順序どおりにターゲットリソース使用権を与える方式である。シンプルな方式であり、回路規模が小さいため回路実装面でメリットがある。しかし、固定的にターゲットリソース使用順序を割り当てるため、マスタが自身の使用順序が割り当てられたタイミングでターゲットリソース使用要求を発行できなければ、そのマスタは予定量のターゲットリソースを使用できず、性能に影響を与える。このように、マスタの処理要求タイミングがばらついた際に、各マスタに対してターゲットリソース使用量を補償できない場合がある。
【０００８】
また、リアルタイム補償システムで多く用いられる方式としては、時分割で固定的にターゲットリソース占有権を与える方式がある。この方式は接続された各マスタに対して厳密にターゲットリソース使用量を補償できるが、上記のばらつきにより、優先権を与えられているサイクルでマスタが要求を出せない場合、ターゲットリソースが有効利用されず無駄サイクルが発生する。
【０００９】
この無駄サイクルを有効利用することを目的とした方式が、特許文献２に示されている方式である。この方式では、最優先されるマスタからの要求がない場合、それ以外のマスタからの要求を受け付け、ターゲットリソースを有効に利用する。しかし、この方式であっても、上記のばらつきが発生した場合、各タスクに対するターゲットリソース使用量が補償できない可能性がある。
【００１０】
また、柔軟性という点に関しては、例えば、特許文献３に示されているように、内部に書き換え可能な記憶素子を備えることにより実現する方式がある。
【特許文献１】特開２００２−２６９０３２号公報
【特許文献２】特開２００４−００５６７７号公報
【特許文献３】特開平０９−１８５５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記した従来技術の欠点を除くためになされたものであって、その目的とするところは、複数のマスタによるターゲットリソース競合を最適化し、限られたターゲットリソースの中でシステムの性能を最大限に引き出すことである。特に、リアルタイム性を有するアプリケーションへの適用のために、各処理に対するターゲットリソース使用率を補償する必要がある。
【００１２】
実使用においては、（１）使用者の使い方に合わせた最適化が可能であること、（２）各タスクのターゲットリソース使用要求タイミングのばらつきに対する耐性を有すること、（３）動作周波数、回路規模などに大きな影響を与えないこと、という条件を満たさなければならない。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明による情報処理装置は、第１及び第２バスマスタ回路と、前記第１及び第２バスマスタ回路が接続されるバスと、前記第１及び第２バスマスタ回路の前記バスへのアクセス権を調停する第１調停回路とを具備し、前記第１調停回路は、前記第１及び第２バスマスタ回路の前記アクセス権の優先度を示す情報を保持する記憶部と、前記記憶部の情報に基づいて前記第１及び第２バスマスタ回路へのアクセス権を調停する制御部とを有し、前記第１バスマスタ回路の優先度が前記第２バスマスタ回路の優先度より高く、かつ、前記第１バスマスタ回路からアクセス要求がなく、前記第２バスマスタ回路からアクセス要求がある場合に、前記制御部は、前記第２バスマスタ回路のアクセスを許可すると共に、前記記憶部は、前記第１バスマスタ回路の優先度を変更せず、前記第２バスマスタ回路の優先度を下げることを特徴とするものである。
【００１６】
また、本発明による情報処理装置は、第１及び第２バスマスタ回路と、前記第１及び第２バスマスタ回路が接続されるバスと、前記第１及び第２バスマスタ回路の前記バスへのアクセス権を調停する第１調停回路とを具備し、前記第１調停回路は、前記第１及び第２バスマスタ回路の前記アクセス権の優先度を示す情報を保持する記憶部と、前記記憶部の情報に基づいて前記第１及び第２バスマスタ回路へのアクセス権を調停する制御部とを有し、前記記憶部は、前記第１又は第２バスマスタ回路がアクセスを許可されたか否かを示す情報を保持するフラグを有し、前記第１バスマスタ回路の優先度が前記第２バスマスタ回路の優先度より高く、かつ、前記第１バスマスタ回路からアクセス要求がなく、前記第２バスマスタ回路からアクセス要求がある場合に、前記制御部は、前記第２バスマスタ回路のアクセスを許可すると共に、前記記憶部は、前記フラグにアクセスが許可されたことを示す情報を記憶し、前記第１バスマスタ回路のアクセスが許可された場合に、前記第１バスマスタ回路と前記第２バスマスタ回路の優先度を下げることを特徴とするものである。
【発明の効果】
【００１７】
本発明に係る情報処理装置によれば、ターゲットリソース使用の高効率化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（情報処理装置の実施の形態１）
図１は本発明による情報処理装置の実施の形態１の構成を示すブロック図である。
【００２０】
まず、図１により、本実施の形態による情報処理装置の構成の一例を説明する。本実施の形態の情報処理装置は、例えば携帯電話用の情報処理装置とされ、半導体集積回路（ＬＳＩ）１０１と、カメラ（ＣＡＭＥＲＡ）１０２と、液晶表示装置（ＬＣＤ）１０３と、テレビ（ＴＶ）１０４と、メモリ（ＭＥＭ）１０５などから構成されている。また、ＬＳＩ１０１は、ターゲットリソース使用要求調停回路（ＡＲＢ）１０６と、ＣＰＵ１０７と、グラフィックスアクセラレータ（ＧＲＰ）１０８と、画像圧縮・伸張アクセラレータ（ＶＰＵ）１０９と、カメラインタフェース（ＣＥＵ）１１０と、ＬＣＤ制御回路（ＬＣＤＣ）１１１と、ビデオインタフェース（ＶＯＵ）１１２と、画像のブレンドやフォーマット変換を行う回路モジュール（ＢＬＦＣ）１１３と、音声処理を行う回路モジュール（ＳＯＵＮＤ）１１４と、ＭＥＭ１０５を制御するためのメモリインタフェース（ＭＩＦ）１１５などから構成されている。
【００２１】
そして、ＣＰＵ１０７、ＧＲＰ１０８、ＶＰＵ１０９、ＢＬＦＣ１１３、ＳＯＵＮＤ１１４及びＭＩＦ１１５は、ＡＲＢ１０６と接続され、ＣＡＭＥＲＡ１０２、ＬＣＤ１０３及びＴＶ１０４は、それぞれ、ＣＥＵ１１０、ＬＣＤＣ１１１及びＶＯＵ１１２を介して、ＡＲＢ１０６と接続されている。  
【００２２】
本実施の形態の情報処理装置は、ＣＰＵ１０７、ＧＲＰ１０８、ＶＰＵ１０９、ＣＥＵ１１０、ＬＣＤＣ１１１、ＶＯＵ１１２、ＢＬＦＣ１１３及びＳＯＵＮＤ１１４など複数回路モジュール（バスマスタ回路に相当）からの要求を調停するためのターゲットリソース使用要求調停回路（ＡＲＢ）１０６（第１調停回路に相当）を介して、一つのメモリ（ＭＥＭ）１０５（ターゲットリソースに相当）を共有する構成を持つ。この構成例は、複数回路モジュールからメモリまでの距離が短いのでレイテンシが短く、設計が容易という利点を持つ。
【００２３】
なお、図１には、図示していないが、本実施の形態の情報処理装置はバスを具備しており、前記複数回路モジュール（バスマスタ回路）は、それぞれ、そのバスに接続されている。以下の例において、同様とする。
【００２４】
（情報処理装置の実施の形態２）
図２は本発明による情報処理装置の実施の形態２の構成を示すブロック図である。
【００２５】
図２に示す情報処理装置は、図１と同等の機能をその接続を階層構造にして実現した場合である。すなわち、ＶＰＵ１０９、ＣＥＵ１１０、ＬＣＤＣ１１１、ＶＯＵ１１２、ＢＬＦＣ１１３及びＳＯＵＮＤ１１４など複数回路モジュールと、ターゲットリソース使用要求調停回路（ＡＲＢ２）１０６ｂ（第２調停回路に相当）とを１つの回路モジュール（ＭＩＰ）２０２（第２バスマスタ回路に相当）としてまとめ、ターゲットリソース使用要求調停回路（ＡＲＢ２）１０６ｂで、複数回路モジュール（ＶＰＵ１０９、ＣＥＵ１１０、ＬＣＤＣ１１１、ＶＯＵ１１２、ＢＬＦＣ１１３及びＳＯＵＮＤ１１４）のターゲットリソース使用要求調停回路（ＡＲＢ１）１０６ａ（第１調停回路に相当）へのアクセス要求を調停する。以下、ターゲットリソース使用要求調停回路を単に「調停回路」ともいう。
【００２６】
このような階層構造は、各調停回路ＡＲＢ１、ＡＲＢ２を高い周波数で動作させることができる点、関連の強い回路モジュール群を一つのＩＰ（ＭＩＰ）としてまとめることによる製品展開の容易性を利点として持つ。
【００２７】
（情報処理装置の実施の形態３）
図３は本発明による情報処理装置の実施の形態３の構成を示すブロック図である。
【００２８】
図３に示す情報処理装置は、上記ＡＲＢ１０６を含むシステム構成の一例である。図３に示す情報処理装置は、例えば１チップ携帯電話用の情報処理装置とされ、アンテナ３０５と、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）３０６と、ベースバンドプロセッサ（ＢＢＰ）３０４と、マルチメディア処理を行うアプリケーションプロセッサ（ＡＰＰ）３０１と、スピーカー（ＳＰ）３０７と、マイク（ＭＰ）３０８と、各種インタフェース（ＩＯ）３０２と、カメラ（ＣＡＭＥＲＡ）１０２と、ＬＣＤ１０３と、各種メモリ（ＦＬＡＳＨ３０９、ＳＲＡＭ３１０、ＳＤＲＡＭ３０３）などから構成され、ＲＦ３０６、ＳＰ３０７、ＭＰ３０８、ＦＬＡＳＨ３０９、ＳＲＡＭ３１０及びＡＰＰ３０１は、それぞれ、ＢＢＰ３０４と接続され、アンテナ３０５はＲＦ３０６と接続され、ＩＯ３０２、ＣＡＭＥＲＡ１０２、ＬＣＤ１０３及びＳＤＲＡＭ３０３は、それぞれ、ＡＰＰ３０１と接続されている。また、アプリケーションプロセッサ（ＡＰＰ）３０１は、調停回路（ＡＲＢ）１０６と、画像圧縮・伸張アクセラレータ（ＶＰＵ）１０９と、画像のブレンドやフォーマット変換を行う回路モジュール（ＢＬＦＣ）１１３と、カメラインタフェース（ＣＥＵ）１１０と、ＬＣＤ制御回路（ＬＣＤＣ）１１１と、ビデオインタフェース（ＶＯＵ）１１２と、メモリインタフェース（ＭＩＦ）１１５と、ＣＰＵ１０７と、ＤＳＰ３１２と、グラフィックスアクセラレータ（ＧＲＰ）１０８と、各種周辺回路モジュール（ＰＲＩＰＨＳ）３１１とを含み、それらの間のアクセス調停をＡＲＢ１０６が行う構成となっている。
【００２９】
（ターゲットリソース使用要求調停回路の実施の形態１）
図４は、本発明による情報処理装置において、ターゲットリソース使用要求調停回路の実施の形態１の構成を示すブロック図である。図４において、ターゲットリソース使用要求調停回路（ＡＲＢ）１０６は、前記情報処理装置の実施の形態１〜３におけるＡＲＢ１０６，１０６ａ，１０６ｂに対応し、マスタ回路（ＭＳＴ１〜３）４０１，４０２，４０３は、前記情報処理装置の実施の形態１〜３におけるＣＰＵ１０７、ＧＲＰ１０８、ＶＰＵ１０９、ＣＥＵ１１０、ＬＣＤＣ１１１、ＶＯＵ１１２、ＢＬＦＣ１１３及びＳＯＵＮＤ１１４などの複数回路モジュール（バスマスタ回路）に対応し、ターゲットリソース（ＴＧＴ）４０４は、前記情報処理装置の実施の形態１〜３におけるＭＩＦ１１５、ＭＥＭ１０５、ＳＤＲＡＭ３０３などのメモリに対応する。マスタ回路（ＭＳＴ１〜３）４０１，４０２，４０３は、それぞれ、ＰＲＩ及びＭＲＥＱＢの信号線によりＡＲＢ１０６と接続され、ＴＧＴ４０４は、ＴＲＥＱＢの信号線により接続されている。ＡＲＢ１０６は複数のマスタ回路（ＭＳＴ１〜３）４０１，４０２，４０３からターゲットリソース使用要求元信号群ＭＲＥＱＢを介してターゲットリソース使用要求を受け、調停後、選択した要求を、ターゲットリソース使用要求信号群ＴＲＥＱＢを介してターゲットリソース（ＴＧＴ）４０４に伝える。
【００３０】
図４により、本実施の形態におけるターゲットリソース使用要求調停回路（ＡＲＢ）１０６の構成を説明する。本実施の形態におけるターゲットリソース使用要求調停回路（ＡＲＢ）１０６は、複数の要求を調停するための調停制御部（ＡＲＢＣＴＲＬ）４０５と、ＡＲＢＣＴＲＬ４０５からの結果を受けて選択されたマスタからの情報をターゲットリソース（ＴＧＴ）４０４に送信するデータパス部（ＤＰＡＴＨ）４０６を有する。調停制御部（ＡＲＢＣＴＲＬ）４０５は、各タスクのターゲットリソース使用パターンをプログラムするための第１記憶部（ＡＲＢＣＴＲＬＲ）４０７と、第１記憶部（ＡＲＢＣＴＲＬＲ）４０７にプログラムされた値とターゲットリソース使用履歴から使用権を与えるタスクを決定する調停制御論理部（ＡＲＢＣＴＲＬＬ）４０８を有する。
【００３１】
また、第１記憶部（ＡＲＢＣＴＲＬＲ）４０７が有するターゲットリソース使用パターンをプログラムするためのレジスタ群（ＴＳＫＰＲＩＲ）４０９は、タスクＩＤ（ＴＳＫＩＤ）４１４を指定する記憶部と、ターゲットリソース使用要求許可回数（ＮＯＰ）４１５を指定する記憶部を含む単位記憶ブロック（ＴＳＫＰＲＩＲＢ）４１２の集合からなる。
【００３２】
また、第１記憶部（ＡＲＢＣＴＲＬＲ）４０７が有するＬＶＬＰＲＩ４１０は、各単位記憶ブロック（ＴＳＫＰＲＩＲＢ）４１２の優先度の初期値を示す。図４においては、ＴＳＫＰＲＩＲ４０９の上段ほど優先度が高く、その上限を指定するための記憶部がＬＶＬＰＲＩＲ４１１である。図４ではＬＶＬＰＲＩＲ４１１には整数Ｎが設定されている。ＬＶＬＰＲＩＲ４１１に指定された値が小さい場合、ＴＳＫＰＲＩＲＢ４１２のブロック数ＭよりＭ−Ｎ分のＴＳＫＰＲＩＲＢ４１２に対応する優先度は０である。
【００３３】
第２記憶部（ＰＲＩＴ）４１３は、第１記憶部（ＡＲＢＣＴＲＬＲ）４０７の初期情報を入力とし、本実施の形態による情報処理装置の動作に従って内部情報が変更される記憶部であり、ＴＳＫＰＲＩＲ４０９と同様にレジスタ群などから構成される。図４では、ＰＲＩＴ４１３は、ＡＲＢＣＴＲＬＬ４０８内に含まれる構成となっているが、これに限定されず、ＡＲＢＣＴＲＬＬ４０８の外部に設けてもよい。
【００３４】
図５は、第２記憶部（ＰＲＩＴ）４１３の一実施の形態、及び第１記憶部（ＡＲＢＣＴＲＬＲ）４０７との関係を示す図である。本例は、６段の優先度指定を持つ場合について示す。ＰＲＩＴ４１３は、タスクＩＤを示すＰＴＳＫＩＤ５１４と、ターゲットリソース使用要求許可回数ＰＮＯＰ５１５とを含むＰＲＩＴＢ５０１、これらに対応する優先度を示すＰＬＶＬＰＲＩ５０２と、ＰＬＶＬＰＲＩ５０２を第１記憶部（ＡＲＢＣＴＲＬＲ）４０７内のＬＶＬＰＲＩＲ４１１から生成するためのＬＶＬＰＲＩＬ５０３を含むブロックである。各ＰＲＩＴＢ５０１は、対応する第１記憶部（ＡＲＢＣＴＲＬＲ）４０７内のＴＳＫＰＲＩＲＢ４１２（ＴＳＫＩＤ４１４、ＮＯＰ４１５）、及び、他のＰＲＩＴＢ５０１と接続され、ＰＲＩＴ４１３の初期化の際にはＴＳＫＰＲＩＲＢ４１２の値に設定され、そのＰＲＩＴ４１３が更新対象となる際には他のＰＲＩＴＢ５０１の値が設定される。本例は上段から優先度が高い場合であり、最下段が本テーブル中で最も優先度が低いタスクを示す。そのため最下段のＰＲＩＴＢ５０１（ＰＴＳＫＩＤ５１４、ＰＮＯＰ５１５）は、より多数のＰＲＩＴＢ５０１（ＰＴＳＫＩＤ５１４、ＰＮＯＰ５１５）と接続される。
【００３５】
図５の方式では、ＡＲＢＣＴＲＬＲ４０７とは別にＰＲＩＴ４１３を備え、設定値を常時保持する構成をとる。本方式は、優先度テーブルの初期値を保持するため、ハードウェア的に初期化が可能であり、ソフトウェアに負担がかからないという利点があるが、回路規模が増加するという問題もある。そのため、ＰＲＩＴ４１３を別途備えることなくＡＲＢＣＴＲＬＲ４０７内のテーブルを優先度管理に使用する方式もある（図６）。この図６の方式では、テーブルの初期化が必要な場合は記憶素子に対してソフトウェアで再度初期化を行う。
【００３６】
次に、図７により、ターゲットリソース使用要求調停回路（ＡＲＢ）１０６の基本動作を説明する。図７は、本実施の形態１におけるターゲットリソース使用要求調停回路（ＡＲＢ）１０６の基本動作を示す図である。
【００３７】
図７では、タスク０から５が１つのターゲットリソースを共有している場合である。図７において、上部ＳＩＧＳは各サイクルにおける信号動作を示し、ＣＬＫはクロックであり、ＲＥＱ_０はタスク０からのリソース使用要求、ＲＥＱ_１はタスク１からのリソース使用要求、ＲＥＱ_２はタスク２からのリソース使用要求、ＲＥＱ_３はタスク３からのリソース使用要求、ＲＥＱ_４はタスク４からのリソース使用要求、ＲＥＱ_５はタスク５からのリソース使用要求であり、ＧＥＴＴは各クロックサイクルにおけるターゲットリソースの使用権を得たタスクである。
【００３８】
また、図７の下部は、調停制御論理部（ＡＲＢＣＴＲＬＬ）４０８内にローカルに備える優先度テーブル（ＰＲＩＴ４１３）の各クロックサイクルにおける遷移を表している。各テーブルにおいて、第１列目（ＰＬＶＬＰＲＩ５０２）は対応する各行の優先度を示し、第２列目（ＰＴＳＫＩＤ５１４）はタスクＩＤを示し、第３列目（ＰＮＯＰ５１５）はターゲットリソース使用要求許可回数を示す。このテーブルの初期値が前記ＡＲＢＣＴＲＬＲ４０７にプログラムされた値である。
【００３９】
クロックサイクル（１）において、タスク０、１、４からの要求が競合し、その中で最も優先度の高いタスク０がターゲットリソース使用権を得る。クロックサイクル（２）、（３）においても同様である。クロックサイクル（３）が終了した時点で、タスク０は指定された３回分の処理を終えたため、その行（ブロック）の優先度は最低レベルに落ち、残りの行に指定されたタスクの優先度が繰り上がり、タスク２の優先度が最大となる。クロックサイクル（４）においては、タスク０、１、４、５からのリクエストが競合し、その中で最も優先度の高いタスク１がターゲットリソース使用権を得る。クロックサイクル（４）終了時点で、タスク１はテーブルの３行目で指定された回数の処理を終えたためその優先度は最低レベルに落ち、４行目以下が順次繰り上がる。この時、タスク２、３の優先度はそのまま保持される。これにより、マスタからのターゲットリソース使用要求タイミングのばらつきに対しても、各タスクに対してターゲットリソースの使用量の下限を維持できる。
【００４０】
また、この内部の優先度テーブルの初期化（初期値はＴＳＫＰＲＩＲ４０９の値）タイミングについては、複数の選択肢がある。１つ目は回路の初期化時点でのみ初期化する方法である。この方式は自己整合的に最適な優先度テーブルが形成される可能性がある。
【００４１】
２つ目は、プログラムで明示的にこのテーブルをクリアする方法である。この方法を用いるためには、テーブル初期化専用の命令、専用のアドレスへのアクセスによる初期化などの実装が必要である。
【００４２】
３つ目は、予め指定した周期で自動的にテーブルが初期化される方法である。この方法を用いるためには、テーブル初期化サイクルをプログラムできる記憶素子を実装する。
【００４３】
図８に、別の優先度テーブル制御方式を示す。本方式の特徴は、最優先タスク要求を処理するまで優先度テーブルの順位入れ替えを実施しない点である。また、ＰＲＩＴ４１３内にフラグビット（ＦＬＧ）８０１を設けている。
【００４４】
図８において、クロックサイクル（１）が終了した段階で優先度５のタスク０の処理は完了しているが順位入れ替えは発生せず、優先順位が最大であるタスク２の処理が終了したクロックサイクル（３）終了時点でまとめて入れ替えが生じる。そのため、各優先度テーブルに対して、対応するタスクの処理が完了したかどうかを記憶するフラグビット（ＦＬＧ）８０１を備え、処理が完了するとＦＬＧ８０１に１が設定され、優先順位が最大のタスクが完了した時点で最上位から連続してＦＬＧ８０１に１が設定されているブロック（図８のクロックサイクル（３）においてＰＬＶＬＰＲＩ５０２が６および５のブロック）の優先度を最小に移動させ、移動した分のテーブルの値はクリアされる（クロックサイクル（４）で初期化）。この方式の特徴は、最初に指定したターゲットリソース使用パターンが維持され、初期化が必要ない点である。
【００４５】
（ターゲットリソース使用要求調停回路の実施の形態２）
前記実施の形態１に対して、更に少ない回路規模で確実にリアルタイム性を補償するために、マスタ回路４０１〜４０３は各タスクに対する処理要求の緊急度通知信号（図４内のＰＲＩ信号）を出力し、ターゲットリソース使用要求調停回路ＡＲＢ１０６は、この緊急度通知信号ＰＲＩと、上記方式の両方を組み合わせて要求を調停する。
【００４６】
図９に、本実施の形態２によるターゲットリソース使用要求調停回路ＡＲＢ１０６の具体的動作を示す。図９において、上部ＳＩＧＳは図７と同様に、各サイクルにおける信号動作を示す。ＣＬＫはクロックであり、ＲＥＱ_０、１、２、３、４、５は、それぞれタスク０、１、２、３、４、５からのターゲットリソース使用要求であり、ＰＲＩ＿０、１、２、３、４、５はそれぞれタスク０、１、２、３、４、５からＡＲＢ１０６への緊急度通知信号であり、ＧＥＴＴは各クロックサイクルにおけるターゲットリソースの使用権を得たタスクである。
【００４７】
緊急度通知信号ＰＲＩは通常０であり、各タスクが処理の緊急度を判断して緊急度を操作する。通常、この値は、処理の残量と許容時間の関係で決まる。
【００４８】
また、複数の回路モジュールが優先度信号を使用する場合もあり、各マスタ回路に必要リソース量を割り当てるように、各マスタ回路からの緊急度の値をシステム全体として決定する。この緊急度の値はＬＳＩ毎に異なるため、各マスタ回路においては、マスタ回路内部の記憶素子あるいは、マスタ回路外部からの信号により、緊急度を設定できる構成もある。
【００４９】
図９のクロックサイクル（３）において、タスク５からの要求は緊急度７を伴い、これは優先度テーブル内のすべてのタスクの優先度より高い値であり、タスク５にターゲットリソース使用権が与えられる。クロックサイクル（４）も同様の動作となり、このサイクルの終了とともに、優先度テーブルの４行目で指定されたタスク５の優先度は最低レベルに落ち、５行目以下が順次繰り上がる。このような緊急度通知信号ＰＲＩによるターゲットリソース使用の場合にも優先度テーブルを操作する方式は、ＴＳＫＰＲＩＲ４０９で指定した比を維持しやすい。
【００５０】
また、緊急度通知信号ＰＲＩによるターゲットリソース使用の場合は、特殊ケースととらえ、優先度テーブルの値を操作しない方式もある（図１０）。
【００５１】
図１１に、本実施の形態２で示した方式を用いて、性能向上を実現した例を示す。この例は、カメラ画像の取り込み、ＭＰＥＧエンコード、画像のブレンド、サウンド処理などがパラレルに実行されるアプリケーション実行時の結果であり、クリティカルとなるＶＩＤＥＯフレームを処理するのに有するサイクル数ＣＹＣ＿ＦＲＭを示す。本例では、すべてのタスクがメモリアクセスを有するため、メモリアクセスの競合を最適化することが性能向上につながる。ターゲットリソースはメモリである。
【００５２】
左側の棒グラフＲＲＯＢＩＮが本発明適用前の結果であり、最も一般的なラウンドロビン方式によるターゲットリソース使用調停が行われている。これに対して右側のグラフＮＥＷＡＲＢは本実施の形態２を用いた結果である。本発明を適用した結果、ターゲットリソースの無駄サイクルＩＤＬＥを削減することができ性能向上を達成した。なお、グラフ中のＥＸＥＣ部分はターゲットリソースが有効利用されたサイクル数である。
【００５３】
したがって、前記情報処理装置の実施の形態１、２及び３、並びにターゲットリソース使用要求調停回路の実施の形態１及び２によれば、リアルタイムアプリケーションの実行時に必要となる各タスクに対するリソース使用量の補償が可能となる。そして、その特徴は、（１）マスタからのターゲットリソース使用要求タイミングのばらつきに対する耐性を有すること、（２）使用者の使い方に合わせた最適化が可能であること、（３）動作周波数、回路規模などに大きな影響を与えないこと、これらすべての条件を満たす点である。
【００５４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５５】
本発明は、ＣＰＵ、特定処理向けアクセラレータ、各種メモリコントローラなどの回路モジュールを含むシステムＬＳＩなどについて適用可能でる。
【図面の簡単な説明】
【００５６】
【図１】本発明による情報処理装置の実施の形態１の構成を示すブロック図である。
【図２】本発明による情報処理装置の実施の形態２の構成を示すブロック図である。
【図３】本発明による情報処理装置の実施の形態３の構成を示すブロック図である。
【図４】本発明による情報処理装置において、ターゲットリソース使用要求調停回路（ＡＲＢ）の実施の形態１の構成を示すブロック図である。
【図５】図４に示すターゲットリソース使用要求調停回路（ＡＲＢ）において、第１記憶部（ＡＲＢＣＴＲＬＲ）及び第２記憶部（ＰＲＩＴ）の構成例を示す図である。
【図６】図４に示すターゲットリソース使用要求調停回路（ＡＲＢ）において、第１記憶部（ＡＲＢＣＴＲＬＲ）及び第２記憶部（ＰＲＩＴ）の他の構成例を示す図である。
【図７】本発明による情報処理装置において、ターゲットリソース使用要求調停回路（ＡＲＢ）の実施の形態１の動作を示す図である。
【図８】本発明による情報処理装置において、ターゲットリソース使用要求調停回路（ＡＲＢ）の実施の形態１の他の動作を示す図である。
【図９】本発明による情報処理装置において、ターゲットリソース使用要求調停回路（ＡＲＢ）の実施の形態２の動作を示す図である。
【図１０】本発明による情報処理装置において、ターゲットリソース使用要求調停回路（ＡＲＢ）の実施の形態２の他の動作を示す図である。
【図１１】本発明による情報処理装置において、ターゲットリソース使用要求調停回路（ＡＲＢ）の実施の形態２による効果を示す図である。
【符号の説明】
【００５７】
１０１  半導体集積回路（ＬＳＩ）
１０２  カメラ（ＣＡＭＥＲＡ）
１０３  液晶表示装置（ＬＣＤ）
１０４  テレビ（ＴＶ）
１０５  メモリ（ＭＥＭ）
１０６  調停回路（ＡＲＢ）
１０６ａ  調停回路（ＡＲＢ１）
１０６ｂ  調停回路（ＡＲＢ２）
１０７  ＣＰＵ
１０８  グラフィックスアクセラレータ（ＧＲＰ）
１０９  画像圧縮・伸張アクセラレータ（ＶＰＵ）
１１０  カメラインタフェース（ＣＥＵ）
１１１  ＬＣＤ制御回路（ＬＣＤＣ）
１１２  ビデオインタフェース（ＶＯＵ）
１１３  回路モジュール（ＢＬＦＣ）
１１４  回路モジュール（ＳＯＵＮＤ）
１１５  メモリインタフェース（ＭＩＦ）
２０２  回路モジュール（ＭＩＰ）
３０１  アプリケーションプロセッサ（ＡＰＰ）
３０２  各種インタフェース（ＩＯ）
３０３  ＳＤＲＡＭ
３０４  ベースバンドプロセッサ（ＢＢＰ）
３０５  アンテナ
３０６  ＲＦ
３０７  スピーカー（ＳＰ）
３０８  マイク（ＭＰ）
３０９  ＦＬＡＳＨ
３１０  ＳＲＡＭ
３１１  各種周辺回路モジュール（ＰＲＩＰＨＳ）
３１２  ＤＳＰ
４０１，４０２，４０３  マスタ回路
４０４  ターゲットリソース（ＴＧＴ）
４０５  調停制御部（ＡＲＢＣＴＲＬ）
４０６  データパス部（ＤＰＡＴＨ）
４０７  第１記憶部（ＡＲＢＣＴＲＬＲ）
４０８  調停制御論理部（ＡＲＢＣＴＲＬＬ）
４０９  レジスタ群（ＴＳＫＰＲＩＲ）
４１０  優先度範囲指定記憶部（ＬＶＬＰＲＩ）
４１１  ＬＶＬＰＲＩＲ
４１２  単位記憶ブロック（ＴＳＫＰＲＩＲＢ）
４１３  第２記憶部（ＰＲＩＴ）
４１４  タスクＩＤ（ＴＳＫＩＤ）
４１５  ターゲットリソース使用要求許可回数（ＮＯＰ）
５０１  ＰＲＩＴＢ
５０２  ＰＬＶＬＰＲＩ
５０３  ＬＶＬＰＲＩＬ
５１４  タスクＩＤ（ＰＴＳＫＩＤ）
５１５  ターゲットリソース使用要求許可回数（ＰＮＯＰ）
８０１  フラグビット（ＦＬＧ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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