(57)【要約】【課題】フリッカ、焼き付き、中間階調の表示不良などの不具合が発生することを防止し、画像品質を向上する。【解決手段】複数の走査配線２１１における各行の走査配線２１１ｂが、複数の画素電極１１１のうち、当該行の走査配線２１１ｂの形成領域と異なる領域に形成された画素電極１１１ｂを選択して画素スイッチング素子１１２に走査信号を供給するように形成する。これにより、走査信号を供給する際に、走査配線２１１と画素電極１１１との間で発生する寄生容量を減少させる。【選択図】図２
2006053267.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１方向と前記第１方向に略直交する第２方向とに並ぶように複数が前記基板に形成されている画素電極と、
前記複数の画素電極のそれぞれに対応するように前記第１方向と前記第２方向とに複数が前記基板に形成された能動素子と、
前記第１方向に並ぶ前記能動素子に接続するように複数が第２方向に並んで前記基板に形成され、前記第２方向に並ぶ前記画素電極を順次選択するように走査信号を前記能動素子に供給する走査配線と、
前記第２方向に並ぶ前記能動素子に接続するように複数が第１方向に並んで前記基板に形成され、前記走査信号が供給された前記能動素子を介してデータ信号を前記画素電極に供給する信号配線と
を有し、
前記走査配線のそれぞれは、前記複数の画素電極のうち、当該走査配線が形成された領域と異なる領域に形成された画素電極を選択して前記走査信号を供給するように形成されている
表示装置。
【請求項２】
前記走査配線のそれぞれは、前記複数の画素電極のうち、当該走査配線が選択して前記走査信号を供給する画素電極と異なる領域に領域に形成された画素電極に重なり合うように形成されている
請求項１に記載の表示装置。
【請求項３】
前記走査配線のそれぞれは、前記複数の画素電極のうち、当該走査配線が選択して前記走査信号を供給する画素電極に隣接する画素電極に重なり合うように形成されている
請求項２に記載の表示装置。
【請求項４】
前記能動素子のそれぞれは、前記複数の画素電極のうち、当該能動素子が形成された領域と異なる領域に形成された画素電極に接続するように形成されている
請求項１に記載の表示装置。
【請求項５】
前記能動素子のそれぞれは、前記複数の画素電極のうち、当該能動素子が接続する画素電極と異なる領域に形成された画素電極に重なり合うように形成されている
請求項４に記載の表示装置。
【請求項６】
前記能動素子のそれぞれは、前記複数の画素電極のうち、当該能動素子が接続する画素電極に隣接する画素電極に重なり合うように形成されている
請求項５に記載の表示装置。
【請求項７】
前記画素電極のそれぞれに接続するように前記基板に形成され、前記データ信号による電荷を保持する保持容量素子と、
前記基板に複数形成され、前記保持容量素子に接続する保持容量配線と、
を有し、
前記保持容量配線は、前記複数の画素電極の間隔に対応するように形成されている
請求項１に記載の表示装置。
【請求項８】
前記画素電極に供給されたデータ信号に基づいて、光を制御する液晶層
を有する
請求項１に記載の表示装置。
【請求項９】
前記画素電極に供給されたデータ信号に基づいて、光を発生する発光層
を有する
請求項１に記載の表示装置。
【請求項１０】
基板と、
第１方向と前記第１方向に略直交する第２方向とに並ぶように複数が前記基板に形成されている画素電極と、
前記複数の画素電極のそれぞれに対応するように前記第１方向と前記第２方向とに複数が前記基板に形成された能動素子と、
前記第１方向に並ぶ前記能動素子に接続するように複数が第２方向に並んで前記基板に形成され、前記第２方向に並ぶ前記画素電極を順次選択するように走査信号を前記能動素子に供給する走査配線と、
前記第２方向に並ぶ前記能動素子に接続するように複数が第１方向に並んで前記基板に形成され、前記走査信号が供給された前記能動素子を介してデータ信号を前記画素電極に供給する信号配線と
を有し、
前記能動素子のそれぞれは、前記複数の画素電極のうち、当該能動素子が形成された領域と異なる領域に形成された画素電極に接続するように形成されている
表示装置。
【請求項１１】
第１方向と前記第１方向に略直交する第２方向とに並ぶように複数の画素電極を前記基板に形成する第１工程と、
前記複数の画素電極に接続するように前記第１方向と前記第２方向とに複数の能動素子を前記基板に形成する第２工程と、
前記第２方向に並ぶ前記画素電極を順次選択するように走査信号を前記能動素子に供給する複数の走査配線を、前記第１方向に並ぶ前記能動素子に接続するように第２方向に並べて前記基板に形成する第３工程と、
前記走査信号が供給される前記能動素子を介して、前記画素電極にデータ信号を供給する複数の信号配線を、前記第２方向に並ぶ前記能動素子に接続するように第１方向に並んで前記基板に形成する第４工程と
を有し、
前記第３工程においては、前記複数の画素電極のうち、前記走査配線のそれぞれが形成される領域と異なる領域に形成される画素電極を選択して前記走査信号を供給するように前記走査配線のそれぞれを形成する
表示装置の製造方法。
【請求項１２】
前記第３工程においては、前記複数の画素電極のうち、前記走査配線のそれぞれが選択して前記走査信号を供給する画素電極と異なる領域に形成される画素電極に重なり合うように前記走査配線のそれぞれを形成する
請求項１１に記載の表示装置の製造方法。
【請求項１３】
前記第３工程においては、前記複数の画素電極のうち、前記走査配線のそれぞれが選択して前記走査信号を供給する画素電極に隣接する画素電極に重なり合うように前記走査配線のそれぞれを形成する
請求項１２に記載の表示装置の製造方法。
【請求項１４】
前記第２工程においては、前記複数の画素電極のうち、前記能動素子のそれぞれが形成される領域と異なる領域に形成される画素電極に接続するように、前記能動素子のそれぞれを形成する
請求項１１に記載の表示装置の製造方法。
【請求項１５】
前記第２工程においては、前記複数の画素電極のうち、前記能動素子のそれぞれが接続する画素電極と異なる領域に形成される画素電極に重なり合うように前記能動素子のそれぞれを形成する
請求項１４に記載の表示装置の製造方法。
【請求項１６】
前記第２工程においては、前記複数の画素電極のうち、前記能動素子のそれぞれが接続する画素電極に隣接する画素電極に重なり合うように前記能動素子のそれぞれを形成する
請求項１５に記載の表示装置の製造方法。
【請求項１７】
前記データ信号による電荷を保持する保持容量素子を前記画素電極のそれぞれに接続するように前記基板に形成する第４工程と、
前記保持容量素子に接続する保持容量配線を前記基板に複数形成する第５工程と、
を有し、
前記第５工程においては、前記複数の画素電極の間隔に対応するように前記保持容量配線を形成する
請求項１１に記載の表示装置の製造方法。
【請求項１８】
第１方向と前記第１方向に略直交する第２方向とに並ぶように複数の画素電極を前記基板に形成する第１工程と、
前記複数の画素電極に接続するように前記第１方向と前記第２方向とに複数の能動素子を前記基板に形成する第２工程と、
前記第２方向に並ぶ前記画素電極を順次選択するように走査信号を前記能動素子に供給する複数の走査配線を、前記第１方向に並ぶ前記能動素子に接続するように第２方向に並べて前記基板に形成する第３工程と、
前記走査信号が供給される前記能動素子を介して、前記画素電極にデータ信号を供給する複数の信号配線を、前記第２方向に並ぶ前記能動素子に接続するように第１方向に並んで前記基板に形成する第４工程と
を有し、
前記第２工程においては、前記複数の画素電極のうち、前記能動素子のそれぞれが形成される領域と異なる領域に形成される画素電極に接続するように、前記能動素子のそれぞれを形成する
表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に関し、特に、アクティブマトリクス方式の表示装置およびその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置などの表示装置は、ＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）よりも、薄型、軽量、低消費電力などの利点を有し、パーソナルコンピュータ、デジタルスチルカメラ、携帯電話などの電子機器に多く利用されている。このような表示装置の表示方式として、アクティブマトリクス方式が知られている。
【０００３】
図６は、アクティブマトリクス方式の液晶表示装置の回路図である。図７は、アクティブマトリクス方式の液晶表示装置におけるアレイ基板側の画素を拡大して示す平面図であり、図６において点線で囲った領域ａを示している。また、図８は、アクティブマトリクス方式の液晶表示装置の断面図であり、図７におけるｂ１−ｃ１部分とｂ２−ｃ２部分とについて示している。
【０００４】
アクティブマトリクス方式の液晶表示装置は、図８に示すように、アレイ基板１１ａと、アレイ基板１１ａに対向する対向基板２１ａと、アレイ基板１１ａと対向基板２１ａとの間に形成された液晶層３１ａとを有する。
【０００５】
アレイ基板１１ａは、たとえば、光を透過する絶縁体の基板であり、図７に示すように、画素電極１０１と、画素スイッチング素子１０２と、保持容量素子１０３と、走査配線２０１と、信号配線２０２と、保持容量配線２０３とが形成されている。対向基板２１ａは、アレイ基板１１ａと同様に、たとえば、光を透過する基板であり、図８に示すように、カラーフィルタ層２２ａと、対向電極２３ａとが形成されている。
【０００６】
画素電極１０１は、複数が第１方向ｘと第２方向ｙとに並ぶように間隔を隔てて形成され、液晶層３１ａに接続する。画素電極１０１は、互いが交差するように形成された走査配線２０１と信号配線２０２によって区切られる領域に対応するように、第１方向ｘにｉ個、第２方向ｙにｊ個ずつ、形成されている。また、画素電極１０１は、図７、図８に示すように、外周部が走査配線２０１と信号配線２０２との形成領域にオーバーラップするように層間絶縁膜１２ａを介して形成されている。たとえば、図７に示すように、第１方向ｘに並ぶ第１画素電極１０１ａと第２画素電極１０１ｂとの間に、第２画素電極１０１ｂに接続する画素スイッチング素子１０２に走査信号を供給する第２走査配線２０１ｂが形成され、第１画素電極１０１ａと第２画素電極１０１ｂとの外周部の一部が、その第２走査配線２０１ｂに重なるように形成されている。
【０００７】
画素スイッチング素子１０２は、複数の画素電極１０１のそれぞれに対応するように複数が形成されている。画素スイッチング素子１０２は、たとえば、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）であり、第１方向ｘにｉ個、第２方向ｙにｊ個ずつ、形成されている。画素スイッチング素子１０２は、ゲート電極が走査配線２０１に接続され、走査配線２０１を介してゲートドライバ３０１からゲート電極に入力される走査信号によって、画素スイッチング素子１０２が駆動制御される。また、画素スイッチング素子１０２は、ソース電極が信号配線２０２に接続され、信号配線２０２を介してソースドライバ３０２から画素スイッチング素子１０２にデータ信号が供給される。また、さらに、画素スイッチング素子１０２は、ドレイン電極が画素電極１０１と保持容量素子１０３とに接続されており、画素スイッチング素子１０２がオン状態の場合には、データ信号を画素電極１０１と保持容量素子１０３とにデータ信号を印加するように制御する。
【０００８】
保持容量素子１０３は、複数の画素電極１０１のそれぞれに対応するように、第１方向ｘにｉ個、第２方向ｙにｊ個ずつ、複数形成されている。保持容量素子１０３は、誘電体膜（図示なし）を第１電極（図示なし）と第２電極（図示なし）とで挟むように構成されており、一方の電極が画素スイッチング素子１０２のドレイン電極に接続され、他方の電極が保持容量配線２０３に接続されている。保持容量素子１０３は、液晶層３１ａによる静電容量と並列になるように形成され、液晶層３１ａに印加されるデータ信号による電荷を保持する。
【０００９】
走査配線２０１は、第１方向ｘに延在して形成されており、第１方向ｘに並ぶ画素スイッチング素子１０２に接続している。走査配線２０１は、第２方向ｙにｊ個並ぶ画素スイッチング素子１０２に対応するように、ｊ個が第２方向ｙに間隔を隔てて並んで形成されている。たとえば、走査配線２０１は、図６に示すように、第１走査配線２０１ａ、第２走査配線２０１ｂ、第３走査配線２０１ｃを含む。走査配線２０１は、ゲートドライバ３０１に接続されており、ゲートドライバ３０１からの走査信号を、画素電極１０１の行を順次選択するように画素スイッチング素子１０２に供給する。
【００１０】
信号配線２０２は、第２方向ｙに延在して形成されており、第２方向ｙに並ぶ画素スイッチング素子１０２に接続している。信号配線２０２は、第１方向ｘにｉ個並ぶ画素スイッチング素子１０２に対応するように、ｉ個が第１方向ｘに間隔を隔てて並んで形成されている。たとえば、信号配線２０２は、図６に示すように、第１信号配線２０２ａ、第２信号配線２０２ｂ、第３信号配線２０２ｃと第４信号配線２０２ｄとを含む。信号配線２０２は、走査信号が供給された画素スイッチング素子１０２を介してデータ信号を画素電極１０１に供給する。
【００１１】
保持容量配線２０３は、第１方向ｘに延在して形成されており、第１方向ｘに並ぶ保持容量素子１０３に接続している。保持容量配線２０３は、第２方向ｙにｊ個並ぶ保持容量素子１０３に対応するように、ｊ個が第２方向ｙに間隔を隔てて並んで形成されている。たとえば、保持容量配線２０３は、図６に示すように、第１保持容量配線２０３ａ、第２保持容量配線２０３ｂ、第３保持容量配線２０３ｃを含む。また、保持容量配線２０３は、保持容量素子１０３の反対側が対向電極２３ａに接続されている。
【００１２】
アクティブマトリクス方式の表示装置を駆動する場合においては、ゲートドライバ３０１が第２方向ｙに並ぶ走査配線２０１に走査信号を時間分割して順次走査して供給し、画素スイッチング素子１０２をオン状態にする。たとえば、ソースドライバ３０２に近い側の列の第１走査配線２０１ａに走査信号を供給した後に、隣の列の第２走査配線２０１ｂに走査信号を供給する。そして、この走査信号の供給のタイミングに合わせて、ソースドライバ３０２がデータ信号を信号配線２０２に供給し、オン状態の画素スイッチング素子１０２を介して画素電極１０１にデータ信号が印加される。これにより、液晶層３１ａに電圧が印加され、液晶層３１ａの光学特性が変化して、画像の表示が実施される。ここでは、直流電圧が液晶層３１ａに印加されないように、液晶層３１ａに印加する電圧の極性がフレーム毎に交互に反転するように駆動して、画像の表示が実施される。
【００１３】
上記のようなアクティブマトリクス方式の表示装置においては、図７、図８に示すように、画素電極１０１の外周部が、走査配線２０１と信号配線２０２との形成領域に層間絶縁膜１２ａを介してオーバーラップするように形成されている。これにより、表示装置の開口率を向上すると共に、ディスクリネーションを抑制して、画像品質が向上している（たとえば、特許文献１参照）。
【特許文献１】特開２００１−２９６５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、画素電極１０１の外周部が走査配線２０１の形成領域にオーバーラップするように形成されている場合、画素電極１０１は、２つの走査配線２０１のそれぞれとの間で寄生容量が発生する。具体的には、図８に示すように、第２走査配線２０１ｂは、複数の画素電極１０１のうち、第２走査配線２０１ｂが走査信号を供給する画素スイッチング素子１０２に接続する第２画素電極１０１ｂとの間で寄生容量が発生すると共に、その第２画素電極１０１ｂの隣の行にある第１画素電極１０１ａとの間で寄生容量が発生する。このような寄生容量は、それぞれが１〜２０ｆＦ程度あり、合計で２〜４０ｆＦ程度になる。
【００１５】
図９と図１０とは、表示装置の駆動波形を示す図である。
【００１６】
ここで、図９は、ゲートドライバ３０１が、第１走査配線２０１ａ，第２走査配線２０１ｂ，第３走査配線２０１ｃの順で順次、走査信号を供給し、それぞれの走査配線２０１ａ，２０１ｂ，２０１ｃに接続されている画素スイッチング素子１０２をオン状態にする場合について示している。図９においては、（ａ）が第１走査配線２０１ａに印加される走査信号Ｇａの波形を示し、（ｂ）が第２走査配線２０１ｂに印加される走査信号Ｇｂの波形を示し、（ｃ）が第３走査配線２０１ｃに印加される走査信号Ｇｃの波形を示している。そして、（ｄ）が、データ信号が印加された第２画素電極１０１ｂにおける波形を示している。図９においては、横軸が時間であり、縦軸が電圧であり、１フレーム期間内について示している。
【００１７】
一方、図１０は、ゲートドライバ３０１が、第３走査配線２０１ｃ，第２走査配線２０１ｂ，第１走査配線２０１ａの順で順次、走査信号を供給し、それぞれの走査配線２０１ａ，２０１ｂ，２０１ｃに接続されている画素スイッチング素子１０２をオン状態にする場合について示している。図１０においても同様に、（ａ）が第１走査配線２０１ａに印加される走査信号Ｇａの波形を示し、（ｂ）が第２走査配線２０１ｂに印加される走査信号Ｇｂの波形を示し、（ｃ）が第３走査配線２０１ｃに印加される走査信号Ｇｃの波形を示している。そして、（ｄ）が、データ信号が印加された第２画素電極１０１ｂにおける波形を示している。図１０においても、また、横軸が時間であり、縦軸が電圧であり、１フレーム期間内について示している。
【００１８】
図９と図１０とに示すように、画素スイッチング素子１０２をオン状態からオフ状態にする時に、大きな寄生容量に起因して電圧シフトＤが発生し、第２画素電極１０１ｂの電圧を大きく変動する。このために、フリッカや、焼き付き、中間階調の表示不良などの不具合が発生して、画像品質が低下する場合があった。
【００１９】
このように、従来においては、画素電極１０１の外周部が走査配線２０１の形成領域に一部がオーバーラップするように形成されていることにより、画素電極１０１と、複数の走査配線２０１との間で大きな寄生容量が発生し、フリッカや、焼き付き、中間階調の表示不良などの不具合が発生して、画像品質が低下する場合があった。その他に、画素スイッチング素子１０２が接続している画素電極１０１にオーバーラップするように、その画素スイッチング素子１０２自身が形成されている場合においても、画素電極１０１と、その画素スイッチング素子１０２との間で寄生容量が発生し、同様に、画像品質が低下する場合があった。
【００２０】
したがって、本発明の目的は、フリッカ、焼き付き、中間階調の表示不良などの不具合が発生することを防止し、画像品質を向上することが可能な表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的の達成のため、本発明の表示装置は、基板と、第１方向と前記第１方向に略直交する第２方向とに並ぶように複数が前記基板に形成されている画素電極と、前記複数の画素電極のそれぞれに対応するように前記第１方向と前記第２方向とに複数が前記基板に形成された能動素子と、前記第１方向に並ぶ前記能動素子に接続するように複数が第２方向に並んで前記基板に形成され、前記第２方向に並ぶ前記画素電極を順次選択するように走査信号を前記能動素子に供給する走査配線と、前記第２方向に並ぶ前記能動素子に接続するように複数が第１方向に並んで前記基板に形成され、前記走査信号が供給された前記能動素子を介してデータ信号を前記画素電極に供給する信号配線とを有し、前記走査配線のそれぞれは、前記複数の画素電極のうち、当該走査配線が形成された領域と異なる領域に形成された画素電極を選択して前記走査信号を供給するように形成されている。
【００２２】
上記の本発明においては、走査配線のそれぞれが、複数の画素電極のうち、当該走査配線が形成された領域と異なる領域に形成された画素電極を選択して走査信号を供給するように形成されている。これにより、走査配線のそれぞれと、その走査配線により選択される画素電極とが離間されるため、走査配線と画素電極との間における寄生容量の発生を抑制する。
【００２３】
上記目的の達成のため、本発明の表示装置は、基板と、第１方向と前記第１方向に略直交する第２方向とに並ぶように複数が前記基板に形成されている画素電極と、前記複数の画素電極のそれぞれに対応するように前記第１方向と前記第２方向とに複数が前記基板に形成された能動素子と、前記第１方向に並ぶ前記能動素子に接続するように複数が第２方向に並んで前記基板に形成され、前記第２方向に並ぶ前記画素電極を順次選択するように走査信号を前記能動素子に供給する走査配線と、前記第２方向に並ぶ前記能動素子に接続するように複数が第１方向に並んで前記基板に形成され、前記走査信号が供給された前記能動素子を介してデータ信号を前記画素電極に供給する信号配線とを有し、前記能動素子のそれぞれは、前記複数の画素電極のうち、当該能動素子が形成された領域と異なる領域に形成された画素電極に接続するように形成されている。
【００２４】
上記の本発明においては、能動素子のそれぞれが、複数の画素電極のうち、当該能動素子が形成された領域と異なる領域に形成された画素電極に接続するように形成されている。これにより、能動素子のそれぞれと、その能動素子に接続される画素電極とが離間されるため、能動素子と画素電極との間における寄生容量の発生を抑制する。
【００２５】
上記目的の達成のため、本発明の表示装置の製造方法は、第１方向と前記第１方向に略直交する第２方向とに並ぶように複数の画素電極を前記基板に形成する第１工程と、前記複数の画素電極に接続するように前記第１方向と前記第２方向とに複数の能動素子を前記基板に形成する第２工程と、前記第２方向に並ぶ前記画素電極を順次選択するように走査信号を前記能動素子に供給する複数の走査配線を、前記第１方向に並ぶ前記能動素子に接続するように第２方向に並べて前記基板に形成する第３工程と、前記走査信号が供給される前記能動素子を介して、前記画素電極にデータ信号を供給する複数の信号配線を、前記第２方向に並ぶ前記能動素子に接続するように第１方向に並んで前記基板に形成する第４工程とを有し、前記第３工程においては、前記複数の画素電極のうち、前記走査配線のそれぞれが形成される領域と異なる領域に形成される画素電極を選択して前記走査信号を供給するように前記走査配線のそれぞれを形成する。
【００２６】
本発明においては、走査配線を形成する第３工程にて、走査配線のそれぞれを、複数の画素電極のうち、走査配線のそれぞれが形成される領域と異なる領域に形成される画素電極を選択して走査信号を供給するように形成する。これにより、走査配線のそれぞれと、その走査配線により選択される画素電極とが離間して形成するため、走査配線と画素電極との間における寄生容量の発生を抑制する。
【００２７】
上記目的の達成のため、本発明の表示装置の製造方法は、第１方向と前記第１方向に略直交する第２方向とに並ぶように複数の画素電極を前記基板に形成する第１工程と、前記複数の画素電極に接続するように前記第１方向と前記第２方向とに複数の能動素子を前記基板に形成する第２工程と、前記第２方向に並ぶ前記画素電極を順次選択するように走査信号を前記能動素子に供給する複数の走査配線を、前記第１方向に並ぶ前記能動素子に接続するように第２方向に並べて前記基板に形成する第３工程と、前記走査信号が供給される前記能動素子を介して、前記画素電極にデータ信号を供給する複数の信号配線を、前記第２方向に並ぶ前記能動素子に接続するように第１方向に並んで前記基板に形成する第４工程とを有し、前記第２工程においては、前記複数の画素電極のうち、前記能動素子のそれぞれが形成される領域と異なる領域に形成される画素電極に接続するように、前記能動素子のそれぞれを形成する。
【００２８】
本発明においては、能動素子を形成する第２工程にて、能動素子のそれぞれを、複数の画素電極のうち、能動素子のそれぞれが形成される領域と異なる領域に形成される画素電極に接続するように形成する。これにより、能動素子のそれぞれと、その能動素子に接続される画素電極とが離間して形成するため、能動素子と画素電極との間における寄生容量の発生を抑制する。
【発明の効果】
【００２９】
本発明によれば、フリッカ、焼き付き、中間階調の表示不良などの不具合が発生することを防止し、画像品質を向上することが可能な表示装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下より、本発明にかかる実施形態の一例について説明する。
【００３１】
図１は、本実施形態の表示装置であるアクティブマトリクス方式の液晶表示装置の回路図である。図２は、本実施形態の表示装置であるアクティブマトリクス方式の液晶表示装置におけるアレイ基板側の画素を拡大して示す平面図であり、図１において点線で囲った領域Ａを示している。また、図３は、本実施形態の表示装置であるアクティブマトリクス方式の液晶表示装置の断面図であり、図２におけるＢ１−Ｃ１部分とＢ２−Ｃ２部分とについて示している。
【００３２】
本実施形態のアクティブマトリクス方式の液晶表示装置は、図３に示すように、アレイ基板１１と、アレイ基板１１に対向する対向基板２１と、アレイ基板１１と対向基板２１との間に形成された液晶層３１とを有する。
【００３３】
アレイ基板１１は、たとえば、光を透過する絶縁体の基板であり、石英により形成されている。アレイ基板１１は、図２に示すように、画素電極１１１と、画素スイッチング素子１１２と、保持容量素子１１３と、走査配線２１１と、信号配線２１２と、保持容量配線２１３とが形成されている。
【００３４】
対向基板２１は、アレイ基板１１と同様に、たとえば、光を透過する絶縁体の基板であり、石英により形成されている。そして、対向基板２１には、図３に示すように、カラーフィルタ層２２と、対向電極２３とが形成されている。
【００３５】
以下より、各部について順次説明する。
【００３６】
画素電極１１１は、第１方向ｘと、第１方向ｘに直交する第２方向ｙとに、複数が並ぶように間隔を隔てて形成されている。画素電極１１１は、たとえば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）を用いて形成されており、光を透過する。そして、画素電極１１１は、図２に示すように、互いが交差するように形成された信号配線２１２と保持容量配線２１３とによって区切られる領域に対応するように、第１方向ｘにｉ個、第２方向ｙにｊ個ずつ、形成されている。そして、画素電極１１１は、外周部が信号配線２１２と保持容量配線２１３とに重なり合うように形成されている。複数の画素電極１１１は、それぞれに対応するように画素スイッチング素子１１２が形成され、画素スイッチング素子１１２のドレイン電極に接続している。画素電極１１１は、画素スイッチング素子１１２を介して、信号配線２１２から供給されるデータ信号を表示電圧として、液晶層３１に印加する。
【００３７】
また、図２に示すように、画素電極１１１のそれぞれは、複数の走査配線２１１のうち、各画素電極１１１が形成された領域と異なる領域に形成された走査配線２１１から選択的に走査信号が供給されるように形成されている。そして、画素電極１１１のそれぞれは、複数の走査配線２１１のうち、選択的に走査信号が供給される走査配線２１１と異なる領域に形成された走査配線２１１に重なり合うように形成されている。ここでは、画素電極１１１のそれぞれは、複数の走査配線２１１のうち、選択的に走査信号が供給される走査配線２１１に隣接するように形成された走査配線２１１に重なり合うように形成されている。
【００３８】
また、さらに、図２に示すように、画素電極１１１のそれぞれは、複数の画素スイッチング素子１１２のうち、各画素電極１１１が形成された領域と異なる領域に形成された画素スイッチング素子１１２に接続するように形成されている。そして、画素電極１１１のそれぞれは、複数の画素スイッチング素子１１２のうち、当該画素電極１１１に接続される画素スイッチング素子１１２と異なる領域に形成された画素スイッチング素子１１２に重なり合うように形成されている。ここでは、画素電極１１１のそれぞれは、複数の画素スイッチング素子１１２のうち、接続される画素スイッチング素子１１２に隣接するように形成された画素スイッチング素子１１２に、層間絶縁膜１２を介して重なり合うように形成されている。
【００３９】
つまり、画素電極１１１は、第ｊ行目に並ぶ画素電極１１１が接続する第ｊ行目の画素スイッチング素子１１２と異なる行の画素スイッチング素子１１２と、第ｊ行目の画素スイッチング素子１１２と異なる行の画素スイッチング素子１１２に接続する走査配線２１１とに、アレイ基板１１と対向基板２１とが対向する方向において重なり合うように、層間絶縁膜１２を介して、アレイ基板１１に形成されている。
【００４０】
具体的には、図２に示すように、画素電極１１１において、第１の行に配置されている第１画素電極１１１ａは、第１の行と異なる行に配置されている第２画素電極１１１ｂに画素スイッチング素子１１２を介して接続する第２走査配線２１１ｂと、その第２画素電極１１１ｂに接続する画素スイッチング素子１１２との両者に重なり合うように、アレイ基板１１に形成されている。このように、複数の画素電極１１１においては、第１の行の第１画素電極１１１ａが、その第１の行に隣接する行の第２画素電極１１１ｂに接続される走査配線２１１と画素スイッチング素子１１２とに対応するように形成されている。同様に、第２画素電極１１１ｂは、別の行の第３画素電極１１１ｃに画素スイッチング素子１１２を介して接続する第３走査配線２１１ｃと、その第３画素電極１１１ｃに接続する画素スイッチング素子１１２との両者に重なり合うように、層間絶縁膜１２を介して、アレイ基板１１に形成されている。
【００４１】
画素スイッチング素子１１２は、複数の画素電極１１１のそれぞれに対応するように複数が形成されている。画素スイッチング素子１１２は、たとえば、薄膜トランジスタであり、第１方向ｘにｉ個、第２方向ｙにｊ個ずつ、形成されている。画素スイッチング素子１１２は、たとえば、ボトムゲート型であり、チャネル領域が多結晶のシリコン半導体により形成されている。
【００４２】
そして、画素スイッチング素子１１２は、ゲート電極が走査配線２１１に接続され、走査配線２１１を介してゲートドライバ３１１からゲート電極に入力される走査信号によって、画素スイッチング素子１１２が駆動制御される。また、画素スイッチング素子１１２は、ソース電極が信号配線２１２に接続され、信号配線２１２を介してソースドライバ３１２から画素スイッチング素子１１２にデータ信号が供給される。また、さらに、画素スイッチング素子１１２は、ドレイン電極が画素電極１１１と保持容量素子１１３とに接続されており、画素スイッチング素子１１２がオン状態の場合には、データ信号を画素電極１１１と保持容量素子１１３とに、データ信号を印加する。
【００４３】
また、複数の画素スイッチング素子１１２においては、走査配線２１１により走査信号が選択的に供給される画素スイッチング素子１１２が、複数の画素電極１１１のうち、その走査信号が供給される画素スイッチング素子１１２の形成領域と異なる領域に形成された画素電極１１１に接続するように形成されている。そして、画素スイッチング素子１１２のそれぞれは、複数の画素電極１１１のうち、所定の画素スイッチング素子１１２が接続している画素電極１１１に隣接すると共に、その所定の画素スイッチング素子１１２に接続されていない別の画素電極１１１が形成されている領域に対応して重なり合うように、形成されている。
【００４４】
つまり、第ｊ行目の画素スイッチング素子１１２は、その第ｊ行目の画素スイッチング素子１１２がスイッチング制御する第ｊ行目の画素電極１１１にオーバーラップしないように、その第ｊ行目の画素電極１１１と形成領域と異なる領域のアレイ基板１１に形成されている。そして、第ｊ行目の画素スイッチング素子１１２は、その第ｊ行目の画素電極１１１と異なる領域に形成された画素電極１１１にオーバーラップするようにアレイ基板１１に形成されている。すなわち、第ｊ行目の画素スイッチング素子１１２は、第ｊ行目の画素スイッチング素子１１２と異なる行の画素スイッチング素子１１２によってスイッチング制御される画素電極１１１に、アレイ基板１１と対向基板２１とが対向する方向においてオーバーラップするように形成されている。ここでは、第ｊ行目の画素スイッチング素子１１２は、第ｊ行目の画素電極１１１に隣接する行の第ｊ−１行目の画素電極１１１に、アレイ基板１１と対向基板２１とが対向する方向において層間絶縁膜１２を介してオーバーラップするように形成されている。
【００４５】
より具体的には、図２に示すように、第２走査配線２１１ｂに接続する第２画素スイッチング素子１１２ｂは、複数の行で並ぶ画素電極１１１のうち、第２画素スイッチング素子１１２ｂの形成領域に形成された第１画素電極１１１ａと異なる領域の第２画素電極１１１ｂに接続する。また、同様に、図２に示すように、第３走査配線２１１ｃに接続する第３画素スイッチング素子１１２ｃは、複数の行で並ぶ画素電極１１１のうち、第３画素スイッチング素子１１２ｃの形成領域の第２画素電極１１１ｂと異なる領域に形成された第３画素電極１１１ｃに接続する。なお、図３においては図示を省略しているが、第１走査配線２１１ａに接続する第１画素スイッチング素子１１２ａは、複数の行で並ぶ画素電極１１１のうち、その第１画素スイッチング素子１１２ａの形成領域と異なる領域に形成された第１画素電極１１１ａに接続するように形成されている。
【００４６】
保持容量素子１１３は、複数の画素電極１１１のそれぞれに対応するように、第１方向ｘにｉ個、第２方向ｙにｊ個ずつ、複数形成されている。保持容量素子１１３は、誘電体膜（図示なし）を第１電極（図示なし）と第２電極（図示なし）とで挟むように構成されている。そして、保持容量素子１１３は、一方の電極が画素スイッチング素子１１２のドレイン電極に接続され、他方の電極が保持容量配線２１３に接続されている。保持容量素子１１３は、液晶層３１による静電容量と並列になるように形成され、液晶層３１に印加されるデータ信号による電荷を保持する。
【００４７】
走査配線２１１は、第１方向ｘに延在して形成されており、第１方向ｘに並ぶ画素スイッチング素子１１２に接続している。また、走査配線２１１は、ゲートドライバ３１１に接続されており、ゲートドライバ３１１からの走査信号を、画素電極１１１の行を順次選択するように画素スイッチング素子１１２に供給する。走査配線２１１は、第２方向ｙにｊ個並ぶ画素スイッチング素子１１２に対応するように、ｊ個が第２方向ｙに間隔を隔てて並んで形成されている。たとえば、走査配線２１１は、図１に示すように、第１走査配線２１１ａ、第２走査配線２１１ｂ、第３走査配線２１１ｃを含む。そして、１行目の第１走査配線２１１ａが第１行目の画素スイッチング素子１１２のそれぞれに接続し、その第１行目の画素スイッチング素子１１２を用いて第１行目の画素電極１１１への表示電圧の供給をスイッチング制御する。
【００４８】
また、走査配線２１１のそれぞれは、複数の画素電極１１１のうち、当該走査配線２１１が形成された領域と異なる領域に形成された画素電極１１１を選択して走査信号を供給するように形成されている。たとえば、第２方向ｙに並ぶ複数の行の走査配線２１１においては、画素電極１１１の複数の行のうち、所定の行の走査配線２１１が形成された領域に対してオーバーラップしないように形成された画素電極１１１を選択して、走査信号を供給する。そして、走査配線２１１は、複数の画素電極１１１のうち、所定の行の走査配線２１１に対応し形成された画素スイッチング素子１１２に接続されている画素電極１１１に隣接し、その所定の走査配線２１１に対応する画素スイッチング素子１１２に接続されていない画素電極１１１が形成されている領域に重なり合うように形成されている。
【００４９】
つまり、走査信号を第ｊ行目の画素スイッチング素子１１２に供給する第ｊ行目の走査配線２１１は、その走査信号が供給される第ｊ行目の画素スイッチング素子１１２により表示電圧の印加がスイッチング制御される第ｊ行目の画素電極１１１にオーバーラップしないように、その第ｊ行目の画素電極１１１と形成領域と異なる領域のアレイ基板１１に形成されている。そして、第ｊ行目の走査配線２１１は、その第ｊ行目の走査配線２１１により表示電圧の印加がスイッチング制御される第ｊ行目の画素電極１１１と異なる領域に形成された画素電極１１１にオーバーラップするようにアレイ基板１１に形成されている。すなわち、第ｊ行目の走査配線２１１は、第ｊ行目の走査配線２１１と異なる走査配線２１１によって走査信号が選択的に供給される画素電極１１１に、アレイ基板１１と対向基板２１とが対向する方向において層間絶縁膜１２を介してオーバーラップするように形成されている。ここでは、第ｊ行目の走査配線２１１は、第ｊ行目の画素電極１１１に隣接する行の第ｊ−１行目の画素電極１１１に、オーバーラップするように形成されている。
【００５０】
より具体的には、図３に示すように、複数の走査配線２１１における第２行目の第２走査配線２１１ｂは、複数の行で第２方向ｙに並ぶ画素電極１１１のうち、第２走査配線２１１ｂの形成領域に形成された第１画素電極１１１ａと異なる領域に形成された第２画素電極１１１ｂを選択して画素スイッチング素子に１１２に走査信号を供給するように形成されている。また、同様に、図３に示すように、複数の走査配線２１１における第３行目の第３走査配線２１１ｃは、複数の行で並ぶ画素電極１１１のうち、第３走査配線２１１ｃの形成領域に形成された第２画素電極１１１ｂと異なる領域に形成された第３画素電極１１１ｃを選択して、画素スイッチング素子１１２に走査信号を供給するように形成されている。なお、図示を省略しているが、複数の走査配線２１１における第１行目の第１走査配線２１１ａは、複数の行で並ぶ画素電極１１１のうち、第１走査配線２１１ａの形成領域と異なる領域に形成された第１画素電極１１１ａを選択して走査信号を供給するように形成されている。
【００５１】
信号配線２１２は、第２方向ｙに延在して形成されており、第２方向ｙに並ぶ画素スイッチング素子１１２に接続している。信号配線２１２は、第１方向ｘにｉ個並ぶ画素スイッチング素子１１２に対応するように、ｉ個が第１方向ｘに間隔を隔てて並んで形成されている。たとえば、信号配線２１２は、図１に示すように、第１信号配線２１２ａ、第２信号配線２１２ｂ、第３信号配線２１２ｃ，第４信号配線２１２ｄを含む。信号配線２１２は、走査信号が供給された画素スイッチング素子１１２を介してデータ信号を画素電極１１１に供給する。信号配線２１２は、たとえば、導電性の金属材料により形成されており、光を遮光する。
【００５２】
保持容量配線２１３は、第１方向ｘに延在して形成されており、保持容量素子１１３に接続している。保持容量配線２１３は、第２方向ｙにｊ個並ぶ保持容量素子１１３に対応するように、ｊ個が第２方向ｙに間隔を隔てて並んで形成されている。たとえば、保持容量配線２１３は、図１に示すように、第１保持容量配線２１３ａ、第２保持容量配線２１３ｂ、第３保持容量配線２１３ｃを含む。第１保持容量配線２１３ａは、第１行目の複数の第１画素電極１１１ａに対応して形成された複数の保持容量素子１１３に接続するように形成されている。そして、第２保持容量配線２１３ａは、第２行目の複数の第２画素電極１１１ｂに対応して形成された複数の保持容量素子１１３に接続するように形成され、第３保持容量配線２１３ｃは、第３行目の複数の第３画素電極１１１ｃに対応して形成された複数の保持容量素子１１３に接続するように形成されている。また、それぞれの保持容量配線２１３は、保持容量素子１１３の反対側が対向電極２３に接続されている。そして、保持容量配線２１３は、たとえば、導電性の金属材料より形成されており、光を遮光する。
【００５３】
そして、保持容量配線２１３は、複数の画素電極１１１の間隔に対応するように形成されている。たとえば、図３に示すように、第１方向ｘに並ぶ第１行目の第１画素電極１１１ａと、第２行目の第２画素電極１１１ｂとの間の間隔に対応するように、第２行目の第２画素電極１１１ｂに保持容量素子１１３を介して接続する第２保持容量配線２１３ｂが形成されている。そして、第１方向ｘに並ぶ第２行目の第２画素電極１１１ｂと、第３行目の第３画素電極１１１ｃとの間の間隔に対応するように、第３行目の第３画素電極１１１ｃに保持容量素子１１３を介して接続する第３保持容量配線２１３ｃが形成されている。このように、保持容量配線２１３は、画素電極１１１の外周部に重複するように形成されている。
【００５４】
カラーフィルタ層２２は、赤、青、緑の３原色で画素毎に対向基板２１に形成されており、液晶層３１を透過した光を着色する。
【００５５】
対向電極２３は、ＩＴＯを用いて形成され、画素電極１１１に共通する共通電極として、対向基板２１に形成されている。
【００５６】
液晶層３１は、アレイ基板１１の画素電極１１１と、対向基板２１の対向電極２３との間に挟まれるように配置されている。液晶層３１は、たとえば、ツイストネマティック型であり、アレイ基板１１と対向基板２１とのそれぞれに形成された配向膜（図示なし）によって、配向されている。液晶層３１は、画素電極１１１と対向電極２３とにより印加される電圧に基づいて配向状態が変化して光学特性が変わり、光を制御して画像表示を実施する。
【００５７】
そして、その他に、本実施形態の表示装置は、アレイ基板１１と対向基板２１との液晶層３１側に対して反対側に偏光板（図示なし）が設けられている。そして、さらに、アレイ基板１１の液晶層３１が配置された側と反対側にバックライト（図示なし）が偏光板を介して設けられている。
【００５８】
なお、上記の本実施形態において、アレイ基板１１は、本発明の基板に相当する。また、本実施形態の画素電極１１１は、本発明の画素電極に相当する。また、本実施形態の画素スイッチング素子１１２は、本発明の能動素子に相当する。また、本実施形態の保持容量素子１１３は、本発明の保持容量素子に相当する。また、本実施形態の走査配線２１１は、本発明の走査配線に相当する。また、本実施形態の信号配線２１２は、本発明の信号配線に相当する。また、本実施形態の保持容量配線２１３は、本発明の保持容量配線に相当する。
【００５９】
以下より、上記の表示装置である液晶表示装置の製造方法について説明する。
【００６０】
まず、はじめに、石英によって形成された絶縁体のアレイ基板１１に、走査配線２１１と、画素スイッチング素子１１２のゲート電極と、保持容量配線２１３を形成する。ここでは、複数の走査配線２１１と複数の保持容量配線２１３とをそれぞれが間隔を隔てるように、第１方向ｘに延在させて形成する。そして、走査配線２１１に接続するように、画素スイッチング素子１１２のゲート電極をマトリクス状に形成する。たとえば、タンタル、アルミニウムなどの金属材料の導電膜をアレイ基板１１にスパッタリング法により形成後、エッチング処理によってパターン加工し、走査配線２１１と、画素スイッチング素子１１２のゲート電極と、保持容量配線２１３を形成する。
【００６１】
そして、シリコン酸化膜を用いて、画素スイッチング素子１１２のゲート絶縁膜をゲート電極に対応させて形成後、多結晶シリコンを用いて、チャネル領域が形成される半導体層をＣＶＤ法などにより形成する。そして、チャネルストッパー層を半導体層のチャネル領域に対応するようにシリコン窒化膜でＣＶＤ法などにより形成する。そして、半導体層にイオン注入を行って一対のソース・ドレイン領域を半導体層に形成し、ソース・ドレイン領域のそれぞれにソース電極とドレイン電極とを形成する。このようにして、ボトムゲート型の薄膜トランジスタとしての画素スイッチング素子１１２を、第１方向ｘと第２方向ｙとのそれぞれにマトリクス状に形成する。そして、保持容量配線２１３に対応するように、複数の保持容量素子１１３をマトリクス状に形成する。ここでは、第１電極、誘電体膜、第２電極を順次積層して保持容量素子１１３を形成する。
【００６２】
つぎに、信号配線２１２をアレイ基板１１に形成する。ここでは、それぞれが間隔を隔てるように、第１方向ｘに直交する第２方向ｙに延在させて信号配線２１２を形成する。たとえば、タンタル、アルミニウムなどの金属材料の導電膜をスパッタリング法により形成後、エッチング処理によってパターン加工して信号配線２１２を形成する。そして、画素スイッチング素子１１２のソース電極に信号配線２１２を接続する。その後、層間絶縁膜を設ける。
【００６３】
つぎに、画素電極１１１を、第１方向ｘと、第１方向ｘに直交する第２方向ｙとに、複数が間隔を隔てて並ぶように形成する。ここでは、スパッタリング法によりＩＴＯを堆積後、パターン加工することにより画素電極１１１を形成する。たとえば、図２に示すように、互いが交差するように形成された信号配線２１２と保持容量配線２１３とによって区切られる領域に対応するように、第１方向ｘにｉ個、第２方向ｙにｊ個ずつ、画素電極１１１を形成する。つまり、外周部が信号配線２１２と保持容量配線２１３とにオーバーラップするように画素電極１１１を形成する。
【００６４】
また、それぞれの画素スイッチング素子１１２のドレイン電極と、保持容量素子１１３の第２電極とに接続するように、複数の画素電極１１１を形成する。ここでは、層間絶縁膜１２に、画素スイッチング素子１１２のドレイン電極と、保持容量素子１１３の第２電極とのそれぞれに接続するためのコンタクトホールを形成し、そのコンタクトホールを被覆するように画素電極１１１を設ける。
【００６５】
本実施形態においては、図２、図３に示すように、複数の画素電極１１１を、第ｊ行目に並ぶ画素電極１１１が接続する第ｊ行目の画素スイッチング素子１１２と異なる行の画素スイッチング素子１１２と、第ｊ行目の画素スイッチング素子１１２と異なる行の画素スイッチング素子１１２に接続する走査配線２１１とにオーバーラップするように、層間絶縁膜１２を介して、アレイ基板１１に形成する。具体的には、図２に示すように、第１の行に配置されている第１画素電極１１１ａが、その第１の行と異なる行に配置されている第２画素電極１１１ｂに画素スイッチング素子１１２を介して接続する第２走査配線２１１ｂと、その第２画素電極１１１ｂに接続する画素スイッチング素子１１２との両者に重なり合うように、アレイ基板１１に形成する。このように、第１の行の第１画素電極１１１ａが、その第１の行に隣接する行の第２画素電極１１１ｂに接続される走査配線２１１と画素スイッチング素子１１２とに対応するように形成する。
【００６６】
上記のように画素電極１１１を形成することにより、複数の行の走査配線２１１において所定の行の走査配線２１１が、画素電極１１１の複数の行のうち、所定の行の走査配線２１１の形成領域と異なる領域に形成された行の画素電極１１１に接続するように形成される。そして、複数の画素スイッチング素子１１２において、所定の行の画素スイッチング素子１１２が、複数の画素電極１１１のうち、その所定の行の画素スイッチング素子１１２の形成領域と異なる領域に形成された画素電極１１１に接続するように形成される。そして、保持容量配線２１３が複数の画素電極１１１の間隔に対応するように形成される。
【００６７】
一方で、対向基板２１側においては、図３に示すように、カラーフィルタ層２２を形成後、アレイ基板１１に形成された画素電極１１１に対向するように、ＩＴＯを用いて対向電極２３をベタ状に形成する。
【００６８】
そして、画素電極１１１が形成されたアレイ基板１１と、対向電極２３が形成された対向基板２１とを、画素電極１１１と対向電極２３とが対向するように貼り合わせる。貼り合わせるに当たり、アレイ基板１１の画素電極１１１と対向基板２１の対向電極２３とを覆うように、それぞれにポリイミドの配向膜を形成する。そして、各配向膜をラビング処理した後、アレイ基板１１と対向基板２１とを、間隔を隔てるように対面させて貼り合わせる。その後、アレイ基板１１と対向基板２１との間の間隔に液晶層３１を注入し、液晶層３１を配向させて液晶パネルを形成する。
【００６９】
その後、液晶パネルを駆動させるゲートドライバやソースドライバなどの駆動回路や、偏光板、バックライトなどの周辺機器を実装して表示装置を完成する。
【００７０】
上記の本実施形態の表示装置を駆動する際においては、ゲートドライバ３１１が第２方向ｙに並ぶ各行の走査配線２１１に、走査信号を時間分割して順次走査して供給し、画素スイッチング素子１１２をオン状態にする。たとえば、ソースドライバ３１２に近い側の行の第１走査配線２１１ａに走査信号を供給した後に、隣の行の第２走査配線２１２ｂに走査信号を供給する。そして、この走査信号の供給のタイミングに合わせて、ソースドライバ３１２がデータ信号を信号配線２０２に供給し、オン状態の画素スイッチング素子１１２を介して画素電極１１１にデータ信号が印加される。これにより、液晶層３１に電圧が印加され、液晶層３１の光学特性が変化して、画像の表示が実施される。また、ここでは、直流電圧が液晶層３１に印加されないように、液晶層３１に印加する電圧の極性がフレーム毎に交互に反転するように駆動して、画像の表示が実施される。
【００７１】
図４と図５とは、表示装置の駆動波形を示す図である。
【００７２】
ここで、図４は、ゲートドライバ３１１が、第１走査配線２１１ａ，第２走査配線２１１ｂ，第３走査配線２１１ｃの順で順次、走査信号を供給し、それぞれの走査配線２１１ａ，２１１ｂ，２１１ｃに接続されている画素スイッチング素子１１２をオン状態にする場合について示している。図４においては、（ａ）が第１走査配線２１１ａに印加される走査信号Ｇａの波形を示し、（ｂ）が第２走査配線２１１ｂに印加される走査信号Ｇｂの波形を示し、（ｃ）が第３走査配線２１１ｃに印加される走査信号Ｇｃの波形を示している。そして、（ｄ）が、データ信号が印加された第２画素電極１１１ｂにおける波形Ｐｂを示している。図４においては、横軸が時間であり、縦軸が電圧であり、１フレーム期間内について示している。
【００７３】
一方、図５は、ゲートドライバ３１１が、第３走査配線２１１ｃ，第２走査配線２１１ｂ，第１走査配線２１１ａの順で順次、走査信号を供給し、それぞれの走査配線２１１ａ，２１１ｂ，２１１ｃに接続されている画素スイッチング素子１１２をオン状態にする場合について示している。図５においても同様に、（ａ）が第１走査配線２１１ａに印加される走査信号Ｇａの波形を示し、（ｂ）が第２走査配線２１１ｂに印加される走査信号Ｇｂの波形を示し、（ｃ）が第３走査配線２１１ｃに印加される走査信号Ｇｃの波形を示している。そして、（ｄ）が、データ信号が印加された第２画素電極１１１ｂにおける波形Ｐｂを示している。図５においても、また、横軸が時間であり、縦軸が電圧であり、１フレーム期間内について示している。
【００７４】
上述したように、本実施形態は、図２および図３に示すように、第ｊ行目の画素スイッチング素子１１２に走査信号を供給する第ｊ行目の走査配線２１１が、その走査信号が供給される第ｊ行目の画素スイッチング素子１１２により表示電圧の印加がスイッチング制御される第ｊ行目の画素電極１１１にオーバーラップしないように、その第ｊ行目の画素電極１１１と形成領域と異なる領域のアレイ基板１１に形成されている。同様に、走査信号が供給される第ｊ行目の画素スイッチング素子１１２は、その第ｊ行目の画素スイッチング素子１１２自身がスイッチング制御する第ｊ行目の画素電極１１１にオーバーラップしないように、その第ｊ行目の画素電極１１１と形成領域と異なる領域のアレイ基板１１に形成されている。つまり、複数の走査配線２１１における第１の行の走査配線２１１と、複数の画素スイッチング素子１１２において第１の行の走査配線２１１に選択され走査信号が供給される第１の行の画素スイッチング素子１１２との両者が、複数の画素電極１１１のうち、当該第１の行の走査配線２１１と当該第１の行の画素スイッチング素子１１２との両者の形成領域と異なる領域に形成された第１の行の画素電極１１１を選択または接続するように形成されている。このため、走査信号を供給する際に、走査配線２１１および画素スイッチング素子１１２と、画素電極１１１との間で発生する寄生容量が少ない。
【００７５】
よって、図４と図５とに示すように、画素スイッチング素子１１２をオフ状態にする時に、寄生容量に起因して発生する電圧シフトＤが小さく、第２画素電極１１１ｂの電圧が大きく変動しない。
【００７６】
より詳細には、図４と図５とに示すように、第２画素電極１１１ｂの波形は、第３走査配線２１１ｃに印加される走査信号の波形の立ち上がりおよび立下りと、第２走査配線２１１ｂに印加される走査信号の波形の立下り時に、寄生容量によって電位がシフトする。この時、第３走査配線２１１ｃに印加される走査信号の波形の立ち上がり時の電位シフトと、立下り時の電位シフトとは、同じ寄生容量により発生するため相殺される。そして、第３走査配線２１１ｃに印加される走査信号の波形により、画素電位がシフトする時間は短いため、画像品質が低下せず、液晶層３１に直流電界が印加される時間も短くなる。
【００７７】
このため、第２画素電極１１１ｂの波形は、第３走査配線２１１ｃに印加される走査信号の波形の立ち上がりおよび立下りによる影響がほとんどなく、第２走査配線２１１ｂに印加される走査信号の波形の立下り時における寄生容量だけになるため、フリッカや、焼き付き、中間階調の表示不良などの不具合が発生することを防止し、画像品質を向上することができる。また、液晶層３１に印加される直流電界が減少するため、液晶層３１の劣化を防止し、信頼性を向上することができる。
【００７８】
そして、本実施形態は、第ｊ行目の走査配線２１１が、その第ｊ行目の走査配線２１１により表示電圧の印加がスイッチング制御される第ｊ行目の画素電極１１１と異なる領域に形成された画素電極１１１に重なり合うようにアレイ基板１１に形成されている。そして、第ｊ行目の画素スイッチング素子１１２が、その第ｊ行目の画素電極１１１と異なる領域に形成された画素電極１１１に重なり合うようにアレイ基板１１に形成されている。そして、保持容量配線２１３が複数の画素電極１１１の間隔に対応するように形成され、画素電極１１１の外周部に重複している。保持容量配線２１３が複数の画素電極１１１の間隔への光を遮光する。このため、開口率を向上すると共に、ディスクリネーションを抑制し、画像品質を向上することができる。
【００７９】
また、本実施形態は、第ｊ行目の走査配線２１１が、第ｊ行目の画素電極１１１に隣接する行の第ｊ−１行目の画素電極１１１に重なり合うように形成されている。そして、第ｊ行目の画素スイッチング素子１１２が、第ｊ行目の画素電極１１１に隣接する行の第ｊ−１行目の画素電極１１１に重なり合うように形成されている。つまり、複数の走査配線２１１において、第１の行の画素電極１１１を選択して走査信号を供給する第１の行の走査配線２１１が、その第１の行の隣にある第２の行の走査配線２１１が選択的に走査信号を供給する第２の行の画素電極１１１の形成領域に重なり合うように、アレイ基板１１に形成されている。また、複数の画素スイッチング素子１１２において、その第１の行の走査配線２１１に選択されて走査信号が供給される第１の行の画素スイッチング素子１１２は、第１の行の隣にある第２の行の画素スイッチング素子１１２と接続する第２の行の画素電極１１１の形成領域に重なり合うようにアレイ基板１１に形成されている。このように隣接する画素電極１１１を選択または接続するように走査配線２１１と画素スイッチング素子１１２とが形成されているため、信号の応答特性が向上し、画像品質を向上することができる。
【００８０】
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することができる。
【００８１】
たとえば、本実施形態では、一対の基板の間に液晶層が設けられた表示装置にて、一方の基板に画素電極が形成され、他方の基板に対向電極が形成されている場合について説明したが、これに限定されない。たとえば、画素電極と同じ基板に対向電極が形成され、横電界によって液晶層の光学特性を変化するＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式の表示装置についても適用することができる。
【００８２】
たとえば、本実施形態では、画素電極に供給されたデータ信号に基づいて、光を制御する液晶層を有する表示装置について説明したが、これに限定されない。たとえば、画素電極に供給されたデータ信号に基づいて光を発生する発光層を有し、その発光層の発光によって画像を表示するＥＬＤ（ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ  ｄｅｖｉｃｅ）などの表示装置についても適用することができる。
【００８３】
また、たとえば、本実施形態では、複数の走査配線において、画素電極を選択して走査信号を供給する走査配線と、複数の能動素子において、その走査配線に選択されて走査信号が供給される能動素子との両者が、複数の画素電極のうち、当該走査配線と当該能動素子との両者の形成領域と異なる領域に形成された画素電極を選択または接続するように形成されているが、これに限られず、いずれか一方であってもよい。
【００８４】
また、たとえば、本実施形態では、複数の走査配線において、画素電極を選択して走査信号を供給する走査配線と、複数の能動素子において、その走査配線に選択されて走査信号が供給される能動素子との両者が、複数の画素電極のうち、当該走査配線と当該能動素子との両者の形成領域に形成された第１画素電極に隣接する第２画素電極に接続するように形成されているが、これに限られない。たとえば、第１画素電極に隣接せずに離れた第２画素電極に接続するように形成してもよい。
【図面の簡単な説明】
【００８５】
【図１】図１は、本発明にかかる実施形態の表示装置の回路図である。
【図２】図２は、本発明にかかる実施形態の表示装置におけるアレイ基板側の画素を拡大して示す平面図である。
【図３】図３は、本発明にかかる実施形態の表示装置の断面図である。
【図４】図４は、本発明にかかる実施形態の表示装置の駆動波形を示す図である。
【図５】図５は、本発明にかかる実施形態の表示装置の駆動波形を示す図である。
【図６】図６は、アクティブマトリクス方式の液晶表示装置の回路図である。
【図７】図７は、アクティブマトリクス方式の液晶表示装置におけるアレイ基板側の画素を拡大して示す平面図である。
【図８】図８は、アクティブマトリクス方式の液晶表示装置の断面図である。
【図９】図９は、アクティブマトリクス方式の液晶表示装置の駆動波形を示す図である。
【図１０】図１０は、アクティブマトリクス方式の液晶表示装置の駆動波形を示す図である。
【符号の説明】
【００８６】
１１：アレイ基板（基板）、
２１：対向基板、
２２：カラーフィルタ層、
２３：対向電極、
３１：液晶層、
１１１：画素電極（画素電極）、
１１１ａ：第１画素電極、
１１１ｂ：第２画素電極、
１１１ｃ：第３画素電極、
１１２：画素スイッチング素子（能動素子）、
１１３：保持容量素子（保持容量素子）、
２１１：走査配線（走査配線）、
２１１ａ：第１走査配線、
２１１ｂ：第２走査配線、
２１１ｃ：第３走査配線、
２１２：信号配線（信号配線）、
２１２ａ：第１信号配線、
２１２ｂ：第２信号配線、
２１２ｃ：第３信号配線、
２１２ｄ：第４信号配線、
２１３：保持容量配線（保持容量配線）、
２１３ａ：第１保持容量配線、
２１３ｂ：第２保持容量配線、
２１３ｃ：第３保持容量配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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