(57)【要約】【課題】  不正アクセスが検出されてから一定時間後に情報の漏洩を防止する動作状態となることで、信頼性及び利便性をより高めることができる半導体装置を提供する。【解決手段】  半導体メモリ素子３０１と、書き込み及び消去を繰返し実行することにより自己破壊する自己破壊型トランジスタ３０３と、不正アクセスを検知する不正アクセス検出回路３０４と、半導体メモリ素子３０１及び自己破壊型トランジスタ３０３を操作する演算処理装置３０２と、を備えてなり、演算処理装置３０２は、不正アクセス検出回路３０４により不正アクセスが検出されたときに、自己破壊型トランジスタ３０３に対して書き込み及び消去を繰り返し実施し、自己破壊型トランジスタ３０３が自己破壊したときに、所定の動作状態となる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体メモリ素子と、書き込み及び消去を繰返し実行することにより自己破壊する自己破壊型トランジスタと、不正アクセスを検知する不正アクセス検出回路と、前記半導体メモリ素子及び前記自己破壊型トランジスタを操作する演算処理装置と、を備えてなり、
前記演算処理装置は、前記不正アクセス検出回路により不正アクセスが検出されたときに、前記自己破壊型トランジスタに対して書き込み及び消去を繰り返し実施し、前記自己破壊型トランジスタが自己破壊したときに、所定の動作状態となることを特徴とする半導体装置。
【請求項２】
前記自己破壊型トランジスタは、強誘電体膜を用いて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記自己破壊型トランジスタは、書き込み及び消去を繰返し実行することにより、前記不正アクセスが検出されてから一定時間後に物理的特性が変化することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記所定の動作状態は、前記半導体メモリ素子のデータ読み出し禁止状態であることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
前記不正アクセスの検出状態を外部から読み出し可能に構成してあることを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己破壊型の半導体装置、特に、ＩＣカード等、機密性の高い重要な情報を記憶及び処理する機能を備えた半導体装置のメモリ内容の漏洩防止を実現するセキュリティ技術に関する。
【背景技術】
【０００２】
現在、クレジットカードや電子マネーとして使用されるＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）カードは、個人のプライバシーや金銭等の機密性の高い重要な情報を記憶及び処理するための種々の機能を半導体集積回路（ＩＣチップ）中に備え、このＩＣチップをプラスティックのカードに封止する構造となっている。
【０００３】
このため、例えば、プラスティックカードの本体よりＩＣチップを取り出した上、ＩＣチップの表面を光学顕微鏡等で観察する等して、集積回路の機能、動作方式、回路方式、回路パターン、記憶データ等を不正に解析して、その内容を盗み見たり改ざんしたりする者（不正な解析者、以下、アタッカと称する）が現れる可能性がある。アタッカ等による不正な動作解析の手法としては、外部から仕様外の周波数を入力する手法、仕様外の温度で動作させる手法、外部から仕様外の電圧を印加する手法等が挙げられ、これによって集積回路を誤動作させて、偶発的に不揮発性メモリ内の情報を出力させることが可能であるといわれている。
【０００４】
そこで、これら機密性の高い重要な情報を記憶及び処理するＩＣカードには、これらの不正行為を防止するための何らかの防御手段を施す必要がある。防御手段としては、例えば、ハイエンドクラスのＩＣカードでは、デジタルデータの改ざん防止のため、暗号を使用して信号処理するためのコプロセッサを搭載したものや、デジタルデータの不正アクセス防止のため、耐タンパ（Ｔａｍｐｅｒ  ｒｅｓｉｓｔａｎｃｅ）回路と呼ばれる不正動作防止回路を内蔵したものがある。耐タンパ回路としては、周波数検知回路、温度検知回路、電源電圧検知回路等を内蔵したものがある。
【０００５】
ところで、アタッカによる不正行為には、大きく分けて、ＩＣチップを破壊して内部を解析する破壊型解析手法と非破壊で解析する非破壊型解析手法の二つがある。上記の耐タンパ回路は、主に、外部接続用電極を介したＩＣチップの電気的な信号データの解析を防止するためのものであり、非破壊型解析手法に対する防御手段といえる。
【０００６】
破壊型解析手法に対する防御手段としては、例えば、本体ケースの開放を検出するセンサ（光センサ、太陽電池等）を備え、その検出によってメモリ内容の自己破壊を起こさせるものが提案されている。しかし、これらセンサが反応しない波長領域の光源しかない、例えば、写真現像の場合のような暗室で開放の作業を行えば、センサの機能を実質的に停止させることが可能であり、改ざんを確実に阻止できないという問題点があった。
【０００７】
これに対し、例えば、電圧異常を検出する回路と、メモリ内容破壊用キャパシタとを備え、電圧異常を検出した際にはこの破壊用キャパシタがメモリに接続され、メモリ内容を破壊する半導体装置が開示されている（例えば、特許文献１参照）。
【０００８】
この半導体装置は、具体的には、破壊回路により自己破壊を行うための電荷を蓄積しておく１つ以上の破壊用キャパシタを集積回路と同一半導体基板上に形成して、電力供給源から電荷を供給しておき、この電力供給源の電圧変化に応じて破壊用キャパシタに蓄積した電荷を破壊回路に印加するように構成し、更に、電源供給源を、半導体集積回路の重要部分を光学的に遮蔽するように配置してある。
【０００９】
そして、例えば、半導体集積回路のメモリ内容を改ざんしようとして、電力供給源を外そうとすると、これが検出されて破壊用キャパシタに蓄積された電荷が破壊回路に印加される。これによって、改ざん等しようとする集積回路の一部配線ないし必須メモリデータが破壊されるので、改ざん等を阻止できる。また、電力供給源により半導体集積回路の重要部分が光学的に遮蔽されているので、光学的観察を防止することができる。仮に、表面観察のため、遮蔽に用いられている電力供給源をＩＣチップより取り外した場合であっても、半導体集積回路そのものが破壊されるので、改ざん等を阻止できる。
【００１０】
図１は、上記半導体装置の回路ブロック構成図である。半導体基板９上の集積回路１には、本来のＩＣカードの機能に必要なメモリ素子、及び、制御用の演算処理装置が形成されているが、ここでは省略している。メモリ素子には、破壊回路２として、別系統のメモリ情報を破壊する破壊回路、或いは信号配線経路にヒューズ・アンチヒューズを設けた破壊回路が付加されている。更に、半導体基板９上には、破壊用キャパシタ３、制御用回路乃至素子４、及び電圧変化検出回路５が形成されている。そして、電圧変化検出回路５により端子電圧が常時監視されている端子に、薄型の電力供給源６（現行のリチウム一次電池では、電圧３．６Ｖで厚さ０．１ｍｍ）が接続配置されている。
【００１１】
以下、破壊回路２について、具体例を参考に説明する。破壊回路２は、例えば、薄型の電力供給源６を直列接続して数層重ねることにより、必要とする電圧を発生させ、この電力により破壊用キャパシタ３に電荷を蓄積するように構成する。破壊回路２を駆動するための電力供給源６としては、半導体基板９上に形成された大容量の破壊用キャパシタ３に蓄積された電荷を用いる。このキャパシタ３には、通常動作状態において、制御回路乃至素子４を介して電力供給源６が接続されており、電力供給源６の出力電圧は、容量結合性の電圧変化検出回路５により、随時、監視されている。
【００１２】
例えば、アタッカ等が、ＩＣチップの改ざんを目的として、電力供給源６を外しにかかった場合、電圧変化検出回路５によりその電圧変化が検出され、電圧変化検出回路５からの検出信号によりオン動作した制御回路乃至素子４を介して、破壊用キャパシタ３の電力が上記破壊回路２に印加される。これによって、改ざんしようとする集積回路１のメモリ情報が破壊される。メモリの破壊は、電力供給源６の電圧に応じて、単にメモリ情報を消去するレベルから、集積回路内の信号配線路に内蔵したヒューズまたはアンチヒューズを切断することで、集積回路１そのものを破壊するレベルまであり得る。以上の動作により、一部の配線またはメモリの破壊を起こすことで、セキュリティを確保するものである。
【００１３】
【特許文献１】特開平１１−３０６７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記特許文献１に記載の半導体装置は、メモリ内容を破壊するためにキャパシタを用いるので、回路内のアースへのリーク電流によって電荷が抜けるため、充電（リフレッシュ動作）を行う必要があり、消費電力が大きくなるという問題がある。また、キャパシタに充電した電荷によりメモリ内容を破壊するにあたって、リーク電流によって破壊用キャパシタの電荷が不足した場合、完全に破壊できないという問題がある。更に、破壊用の電源として電池を内蔵するため、破壊性能が電池の特性や寿命に依存し、またＩＣカードとして重量が重くなり、長期信頼性、利便性に欠ける。そして、電源電圧の電圧変化が検出されたときに即座にメモリを破壊するので、不正アクセスによる電圧変化ではなく、偶発的な電圧変化が検出された場合であっても、即座にメモリを破壊することとなってしまうという問題がある。
【００１５】
本発明は、上記問題点に鑑みてなされたものであり、不正アクセスが検出されてから一定時間後に情報の漏洩を防止する動作状態となることで、信頼性及び利便性をより高めることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明に係る半導体装置は、半導体メモリ素子と、書き込み及び消去を繰返し実行することにより自己破壊する自己破壊型トランジスタと、不正アクセスを検知する不正アクセス検出回路と、前記半導体メモリ素子及び前記自己破壊型トランジスタを操作する演算処理装置と、を備えてなり、前記演算処理装置は、前記不正アクセス検出回路により不正アクセスが検出されたときに、前記自己破壊型トランジスタに対して書き込み及び消去を繰り返し実施し、前記自己破壊型トランジスタが自己破壊したときに、所定の動作状態となることを特徴とする。
【００１７】
上記目的を達成するための本発明に係る半導体装置は、更に、前記自己破壊型トランジスタは、強誘電体膜を用いて形成されていることを特徴とする。
【００１８】
上記何れかの特徴の本発明に係る半導体装置は、前記自己破壊型トランジスタは、書き込み及び消去を繰返し実行することにより、前記不正アクセスが検出されてから一定時間後に物理的特性が変化することを特徴とする。
【００１９】
上記何れかの特徴の本発明に係る半導体装置は、更に、前記所定の動作状態は、前記半導体メモリ素子のデータ読み出し禁止状態であることを特徴とする。
【００２０】
また、上記何れかの特徴の本発明に係る半導体装置は、前記不正アクセスの検出状態を外部から読み出し可能に構成してあることを特徴とする。
【００２１】
上記特徴の本発明に係る半導体装置によれば、不正アクセスが検出されてから一定時間後に所定の動作状態となりデータの漏洩を防止するので、特に、機密性の高い重要な情報を記憶及び処理する機能を備え、高セキュリティが要求されるメモリ機能を持つＩＣカード用ＬＳＩ等において、偶発的な異常電圧の発生等といった実際の不正アクセスではない要因に対し、時間的猶予というユーザ利便性を確保できる。これによって、ユーザはデータのバックアップを取ること等が可能となる。これによって、高感度な不正アクセス検出回路を実装でき、且つ、データ漏洩を的確に防ぐことができる。更に、セキュリティ用の電源を必要としないことから、低消費電力化、小型化、及び、軽量化を図ることができる。
【００２２】
また、強誘電体（ＰＺＴ）薄膜トランジスタを用いることで、一定の時間を置いて不可逆的に物理的特性が変化するため、検出感度を上げたためにおこる偶発的な不正アクセス要因に対して、時間的猶予が確保できる半導体装置を簡易な構成で実現することができる。更に、不正アクセスの検出状態を外部から読み出し可能に構成してあるので、不正アクセスの有無や、まもなく使用不能になる場合に通知することができ、ユーザーの利便性を確保することができる。
【発明を実施するための最良の形態】
【００２３】
本発明に係る半導体装置の実施の形態について、図面を用いて説明する。
【００２４】
本実施形態に係る半導体装置は、ＩＣカードに適用され、図３に示すように、半導体基板９上に形成された集積回路８として構成される。集積回路３０８は、半導体メモリ素子としてのデータメモリ３０１、演算処理装置（以下、ＣＰＵと称す）３０２、書き込み及び消去を繰返し実行することにより自己破壊する自己破壊型トランジスタ３０３、不正アクセスを検出する不正アクセス検出回路３０４、不揮発性の不正アクセスレジスタ３０５、不正アクセスレジスタの情報を読み出すためのＰＡＤ３０６、及び、電源供給ＰＡＤ３０７から構成されており、本実施形態のＣＰＵ３０２は、不正アクセス検出回路３０４により不正アクセスが検出されたときに、自己破壊型トランジスタ３０３に対して書き込み及び消去を繰り返し実施し、自己破壊型トランジスタ３０３が自己破壊したときに、所定の動作状態となるように構成されている。
【００２５】
自己破壊型トランジスタ３０３は、書き込み及び消去を繰返し実行することにより、一定時間後にその物理的特性が不可逆的に変化するものであり、本実施形態では、強誘電体（ＰＺＴ）薄膜を利用したＭＦＳＦＥＴ（Ｍｅｔａｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）型トランジスタを用いている。
【００２６】
ここで、図２は、本実施形態で用いるＭＦＳＦＥＴ型トランジスタの構造とその特性を示している。このＭＦＳＦＥＴ型トランジスタは、図２（ａ）に示すように、一般的なＭＯＳトランジスタのゲート酸化膜を強誘電体薄膜２０１で置き換えた構造を有している。また、図２（ｂ）はＭＦＳＦＥＴ型トランジスタのＩ−Ｖ特性を示している。強誘電体薄膜を絶縁体として用いたＭＦＳＦＥＴ型トランジスタは、強誘電体薄膜の自発分極によって電位を保持できるため、分極状態によってトランジスタの閾値が変わり、“０”“１”を判別できる。一般的なキャパシタのようにリフレッシュ動作を必要としないので、低消費電力での分極状態の保存が可能であり、不揮発性メモリセルとして機能する。また、ＭＦＳＦＥＴ型トランジスタの強誘電体材料として、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）０３、以下ＰＺＴ）という強誘電体材料があることが知られている。このジルコン酸チタン酸鉛を強誘電体材料として用いたＭＦＳＦＥＴ型トランジスタは、図２（ｃ）に示すように、書き込み消去を繰り返すことで、残留分極値が減少し、強誘電性が失われて、電荷保持特性が劣化する特性をもっている。残留分極値がしきい値（判定ライン）以下になると、“０”“１”の判別が不可能になる。尚、ＭＦＳＦＥＴ型トランジスタの残留分極値を調整することで、書き込み及び消去の実行開始から“０”“１”の判別が不可能になるまでの期間を任意に設定することができる。これによって、不正なアクセス（電圧値の異常）を検出してから、ＣＰＵ３０２が所定の動作状態になるまでの期間を任意に設定することができる。
【００２７】
不正アクセス検出回路３０４は、電源供給ＰＡＤ３０７からの電源電圧を随時監視し、不正アクセスの有無を判断する。例えば、半導体装置を不正に動作解析するアタッカ等により電源供給源３０７に電気的な解析を行うための異常な電源が接続される等して、異常な電圧が検出されると、不正アクセスがあったと判定し、ＣＰＵ３０２に対してリセット信号を出力する。
【００２８】
ここで、図４は、不正電圧検出回路３０４の回路図を示している。詳細には、不正電圧検出回路３０４は、イネーブル入力端子ＥＮ４０２が“Ｈ”（高レベル）のとき、Ｎ型ＭＯＳトランジスタ４０８、４１１がオン、Ｐ型ＭＯＳトランジスタ４１０がオフとなり、基準電圧入力端子ＶＲ４００と被検出電圧入力端子ＳＬＶ４０１の電圧比較が行われる。ここでは、被検出電圧入力端子ＳＬＶ４０１の電圧が基準電圧入力端子ＶＲ４００の電圧以下の場合、電圧検出出力端子ＶＤ４０３は“Ｌ”（低レベル）となり、被検出電圧入力端子ＳＬＶ４０１の電圧が基準電圧入力端子ＶＲ４００の電圧以上の場合には電圧検出出力端子ＶＤ４０３は“Ｈ”となる。また、不正電圧検出回路３０４は、イネーブル入力端子ＥＮ４０２が“Ｌ”のとき、Ｎ型ＭＯＳトランジスタ４０８、４１１がオフ、Ｐ型ＭＯＳトランジスタ４１０がオンとなり、不正電圧検出回路３０４は非動作状態となる。このとき電圧検出出力端子ＶＤ４０４は“Ｌ”に固定される。
【００２９】
次に、本発明装置におけるＣＰＵ３０２の動作について説明する。
【００３０】
ＣＰＵ３０２は、不正アクセス検出回路３０４からリセット信号が出力されると、不正アクセスが検出されたと判断する。本実施形態では、不正アクセス検出回路３０４からの出力が “１”であるとき、不正アクセスが検出されたと判断し、不正アクセスレジスタ３０５に、不正アクセスを示すフラグをセットする。尚、不正アクセスレジスタ３０５を不揮発性メモリで構成することにより、電源が切れた場合にも不正アクセスの記録を残すことができる。
【００３１】
また、ＣＰＵ３０２は、動作開始時、自己破壊型トランジスタ３０３及び不正アクセスレジスタ３０５をチェックする。
【００３２】
ＣＰＵ３０２は、動作開始時、自己破壊型トランジスタ３０３の“０”“１”が判別できるときは、通常動作を行う。ここで、更に、不正アクセスレジスタ３０５に不正アクセスを示すフラグが設定されているときは、データメモリ３０１へのアクセス等の通常動作と同時に、自己破壊型トランジスタ３０３に対する書き込み消去を繰り返し実施し、自己破壊型トランジスタ３０３の自発分極を物理的に不可逆的に劣化させる。尚、自己破壊型トランジスタ３０３の物理的特性の劣化により“０”“１”の判別が不可能となるまでには、一定の時間が必要であり、即座にデータメモリ３０１へのアクセスが不可能となることはない。
【００３３】
ＣＰＵ３０２は、動作開始時、自己破壊型トランジスタ３０３の“０”“１”が判別できないときは、データメモリ３０１内のデータの漏洩を防止するため所定の動作状態となる。ここで、本実施形態では、前記動作状態は、ＣＰＵ３０２の非動作状態である。これによって、データメモリ３０１内のデータが不正に読み出されたり、改ざんされたりするのをハードウェア的に不可能とする半導体装置を実現することができる。また、強誘電体の自発分極の有無を利用するため、低消費電力で実現できる。
【００３４】
尚、本実施形態では、不正アクセスレジスタ３０５の状態を、ＰＡＤ３０６を介して外部から読み出すことができるように構成してある。このため、半導体装置が使用されるときに、ＰＡＤ３０６の信号を認識することで、ユーザーに対し、不正アクセスの有無や、まもなく使用不能になる場合に通知することができ、ユーザーの利便性を確保することができる。これらの動作は通常の動作のために印加される供給電源を用いるため、セキュリティ用の電源を別途用意する必要がない。
【００３５】
更に、上記実施形態では、前記所定の動作状態は、ＣＰＵ３０２の非動作状態としたが、ＣＰＵ３０２に対し、リセット動作以外の動作を禁止する構成、データメモリ３０１からのデータ読み出し動作を禁止する構成、データメモリ３０１のデータを消去する構成、または、特定アドレス若しくはダミーデータの読出しのみを行う構成等とするのも好適である。
【図面の簡単な説明】
【００３６】
【図１】従来技術に係る回路ブロック図
【図２】本発明に係る半導体装置において用いる強誘電体薄膜の自発分極の特性を示す説明図
【図３】本発明に係る半導体装置の回路ブロックの概略構成図
【図４】本発明に係る半導体装置の電圧検出回路の回路図
【符号の説明】
【００３７】
３０１  データメモリ
３０２  ＣＰＵ
３０３  自己破壊型トランジスタ
３０４  不正アクセス検出回路
３０５  不正アクセスレジスタ
３０６  ＰＡＤ
３０７  電源供給源
３０８  集積回路
３０９  半導体基板
４００  基準電圧入力端子ＶＲ
４０１  被検出電圧入力端子ＳＬＶ
４０２  イネーブル入力端子ＥＮ
４０３  電圧検出出力端子ＶＤ
４０４、４０６、４０９、４１０、４１２  Ｐ型ＭＯＳトランジスタ
４０５、４０７、４０８、４１１、４１３  Ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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