(57)【要約】【課題】  面積やコストの増大を生じることなく高いＥＳＤ耐性を実現することのできるＥＳＤ保護回路を提供する。【解決手段】  端子２０と接地端子３０の間に接続されるＥＳＤ保護回路１は、３段のダーリントン接続のトランジスタ１１〜１３と、トランジスタ１３のベースと接地端子３０間に接続されてトランジスタ１３の耐圧を向上させる抵抗１４と、トランジスタ１３の導通開始電圧調整のために端子２０とトランジスタ１１のベース間に接続されるダイオード１５〜１７を有する。端子２０へ高電位のＥＳＤが入力されるとダーリントン接続されたトランジスタ１１〜１３が急速に導通し、トランジスタ１３が端子２０の電荷を接地端子３０へ向かって大電流で引き抜く。【選択図】  図１
2006005266.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の第１の端子と第２の端子との間に設けられるＥＳＤ保護回路であって、
前記第１の端子と前記第２の端子との間に接続される３段のダーリントン接続されたトランジスタと、
前記ダーリントン接続されたトランジスタの３段目のトランジスタのベースと前記第２の端子との間に接続される抵抗と
を具備することを特徴とするＥＳＤ保護回路。
【請求項２】
半導体集積回路の第１の端子と第２の端子との間に設けられるＥＳＤ保護回路であって、
前記第１の端子と前記第２の端子との間に接続される３段のダーリントン接続されたトランジスタと、
前記ダーリントン接続されたトランジスタの３段目のトランジスタのベースと前記第２の端子との間に接続される抵抗と、
前記第２の端子と前記ダーリントン接続されたトランジスタの３段目のトランジスタのベースとの間に前記第２の端子から順方向に接続されるダイオードと
を具備することを特徴とするＥＳＤ保護回路。
【請求項３】
前記第１の端子と前記ダーリントン接続されたトランジスタの１段目のトランジスタのベースとの間に前記第１の端子から順方向に直列に接続される所定数のダイオードをさらに備えることを特徴とする請求項１または２に記載のＥＳＤ保護回路。
【請求項４】
半導体集積回路の第１の端子と前記第１の端子よりも低い電位が与えられる第２の端子との間に設けられるＥＳＤ保護回路であって、
前記第１の端子にコレクタが接続される第１のトランジスタと、
前記第１の端子にコレクタが接続され、前記第１のトランジスタのエミッタにベースが接続される第２のトランジスタと、
前記第１の端子にコレクタが接続され、前記第２のトランジスタのエミッタにベースが接続され、前記第２の端子にエミッタが接続される第３のトランジスタと、
前記第３のトランジスタのベースに一端が接続され、前記第２の端子に他端が接続される抵抗と、
前記第１の端子にアノードが接続され、前記第１のトランジスタのベースにカソードが接続される直列接続の所定数のダイオードと
を具備することを特徴とするＥＳＤ保護回路。
【請求項５】
半導体集積回路の第１の端子と前記第１の端子よりも低い電位が与えられる第２の端子との間に設けられるＥＳＤ保護回路であって、
前記第１の端子にコレクタが接続される第１のトランジスタと、
前記第１の端子にコレクタが接続され、前記第１のトランジスタのエミッタにベースが接続される第２のトランジスタと、
前記第１の端子にコレクタが接続され、前記第２のトランジスタのエミッタにベースが接続され、前記第２の端子にエミッタが接続される第３のトランジスタと、
前記第３のトランジスタのベースに一端が接続され、前記第２の端子に他端が接続される抵抗と、
前記第１の端子にアノードが接続され、前記第１のトランジスタのベースにカソードが接続される直列接続の所定数のダイオードと、
前記第２の端子にアノードが接続され、前記第３のトランジスタのベースにカソードが接続されるダイオードと
を具備することを特徴とするＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路に関し、特に化合物半導体で構成される半導体集積回路のＥＳＤ保護回路に関する。
【背景技術】
【０００２】
化合物半導体で構成される半導体集積回路は、その良好な高周波特性と半絶縁性基板が容易に得られるという特性から、マイクロ波帯からミリ波帯の高周波回路に広く利用されている。このような化合物半導体で構成される半導体集積回路の信頼性を高める上で、ＥＳＤ（Electrostatic  Discharge：静電放電）に対する耐性を高めることは重要である。そのため、半導体集積回路にＥＳＤ保護回路を組み込むことが行われている。
【０００３】
ここで、ＥＳＤとは半導体集積回路の外部に存在している機器や人体に高電位で蓄積した電荷が瞬間的に放電する現象であり、この放電された電荷が瞬間的に半導体集積回路に流入すると、半導体集積回路に熱的破壊が引き起こされるものと考えられている。そのため、ＥＳＤ保護回路は、この高電位の電荷が熱的に弱い半導体素子に流入することを防ぐ機能を持つように設計されている。
【０００４】
従来、このような機能を持つＥＳＤ保護回路として、保護すべき端子と接地端子間に複数のダイオードを直列に接続し、保護すべき端子に所定の電圧以上の電圧が印加されるとダイオードが導通して被保護回路に電荷が流入しないようにした回路が提案されている（例えば、特許文献１参照。）。
【０００５】
また、別のＥＳＤ保護回路として、多段構成のダーリントン接続のトランジスタと２つの分圧回路で構成されて、より高速で動作する回路が提案されている（例えば、特許文献２参照。）。
【０００６】
しかし、上述のＥＳＤ保護回路のうち、複数のダイオードを直列に接続したＥＳＤ保護回路では、ＥＳＤ保護回路が動作を開始する所定の電圧をダイオードのオン電圧の積み上げで得ているためダイオードの接続段数が多くなり、ダイオードの直列抵抗が無視できない値になるという問題がある。すなわち、ダイオードの直列抵抗が高いと、その分電流が流れにくくなって電荷の吸収に時間がかかり、流入した電荷をＥＳＤ保護回路が瞬間的には逃がすことができず、被保護回路への電荷の流入を十分に防止できないという問題がある。
【０００７】
一方、ダーリントン接続のトランジスタを用いたＥＳＤ保護回路では、ダーリントン接続された入力側のトランジスタがオンすると直ちに出力側のトランジスタが大電流で保護すべき端子から電流を引き抜くため、被保護回路への電荷の流入を防止することができる。
【０００８】
しかし、このような回路では、ＥＳＤ保護回路を形成するトランジスタに耐圧を超える電圧が加わることがないようにすることが必要である。なぜならば、トランジスタの耐圧を超える電圧が加わると、ＥＳＤ保護回路を形成するトランジスタそのものが破壊されるからである。そのため、上述の提案では、ダーリントン接続のトランジスタを多段に積み上げ、分圧回路でトランジスタに加わる電圧を分散することにより、ＥＳＤ保護回路を形成するトランジスタそのものが破壊されることを防いでいる。
【０００９】
これにより、ＥＳＤ耐性の向上は実現されるが、その反面、回路構成が大きくなり、単純なダイオード多段接続に比べると、半導体集積回路のチップ面積が増大するという問題が生じる。このことは、半導体集積回路を実装する機器の小型化に弊害をもたらす。また、化合物半導体は一般にウエハ単価が高いので、コスト面の問題も生じる。
【特許文献１】特開２００１−１１０９９３号公報（第３ページ、図１）
【特許文献２】特開平７−１７６６８２号公報（第３ページ、図３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、面積やコストの増大を生じることなく高いＥＳＤ耐性を実現することのできるＥＳＤ保護回路を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、半導体集積回路の第１の端子と第２の端子との間に設けられるＥＳＤ保護回路であって、前記第１の端子と前記第２の端子との間に接続される３段のダーリントン接続されたトランジスタと、前記ダーリントン接続されたトランジスタの３段目のトランジスタのベースと前記第２の端子との間に接続される抵抗とを具備することを特徴とするＥＳＤ保護回路が提供される。
【００１２】
また、本発明の別の一態様によれば、半導体集積回路の第１の端子と第２の端子との間に設けられるＥＳＤ保護回路であって、前記第１の端子と前記第２の端子との間に接続される３段のダーリントン接続されたトランジスタと、前記ダーリントン接続されたトランジスタの３段目のトランジスタのベースと前記第２の端子との間に接続される抵抗と、前記第２の端子と前記ダーリントン接続されたトランジスタの３段目のトランジスタのベースとの間に前記第２の端子から順方向に接続されるダイオードとを具備することを特徴とするＥＳＤ保護回路が提供される。
【００１３】
また、本発明のさらに別の一態様によれば、半導体集積回路の第１の端子と前記第１の端子よりも低い電位が与えられる第２の端子との間に設けられるＥＳＤ保護回路であって、前記第１の端子にコレクタが接続される第１のトランジスタと、前記第１の端子にコレクタが接続され、前記第１のトランジスタのエミッタにベースが接続される第２のトランジスタと、前記第１の端子にコレクタが接続され、前記第２のトランジスタのエミッタにベースが接続され、前記第２の端子にエミッタが接続される第３のトランジスタと、前記第３のトランジスタのベースに一端が接続され、前記第２の端子に他端が接続される抵抗と、前記第１の端子にアノードが接続され、前記第１のトランジスタのベースにカソードが接続される直列接続の所定数のダイオードとを具備することを特徴とするＥＳＤ保護回路が提供される。
【００１４】
また、本発明のさらに別の一態様によれば、半導体集積回路の第１の端子と前記第１の端子よりも低い電位が与えられる第２の端子との間に設けられるＥＳＤ保護回路であって、前記第１の端子にコレクタが接続される第１のトランジスタと、前記第１の端子にコレクタが接続され、前記第１のトランジスタのエミッタにベースが接続される第２のトランジスタと、前記第１の端子にコレクタが接続され、前記第２のトランジスタのエミッタにベースが接続され、前記第２の端子にエミッタが接続される第３のトランジスタと、前記第３のトランジスタのベースに一端が接続され、前記第２の端子に他端が接続される抵抗と、前記第１の端子にアノードが接続され、前記第１のトランジスタのベースにカソードが接続される直列接続の所定数のダイオードと、前記第２の端子にアノードが接続され、前記第３のトランジスタのベースにカソードが接続されるダイオードとを具備することを特徴とするＥＳＤ保護回路が提供される。
【発明の効果】
【００１５】
本発明によれば、３段のダーリントン接続されたトランジスタと１個の抵抗によりＥＳＤ保護回路を構成することができるので、半導体集積回路の面積やコストを増大させることなく半導体集積回路のＥＳＤ耐性を高めることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施例に係るＥＳＤ保護回路の構成の例を示す回路図である。
【００１８】
ＥＳＤ保護回路１は、正電位の動作電圧（例えば、３．５Ｖ程度の電圧）が入力される端子２０と接地端子３０の間に接続されるトランジスタ１０１などを含む被保護回路１００が端子２０からの所定電位以上の過電圧の印加により破壊されることを防止する回路である。ここで、ＥＳＤ保護回路１と被保護回路１００は、化合物半導体で構成される一つの半導体集積回路の中に含まれているものとする。
【００１９】
ＥＳＤ保護回路１は、３段のダーリントン接続されたトランジスタ１１、１２、１３と、抵抗１４と、ダイオード１５〜１７により構成される。
【００２０】
トランジスタ１１、１２、１３は、ＧａＡｓ半絶縁性基板上にエピタキシャル成長により積層形成されたヘテロ接合バイポーラトランジスタ（ＨＢＴ）であり、エミッタにｎ−ＩｎＧａＰ層、コレクタにｎ−ＧａＡｓ層、ベースにｐ−ＧａＡｓ層を用いるｎｐｎトランジスタである。
【００２１】
ダーリントン接続の１段目のトランジスタ１１は、コレクタが端子２０に接続され、エミッタが２段目のトランジスタ１２のベースに接続される。２段目のトランジスタ１２は、コレクタが端子２０に接続され、エミッタが３段目のトランジスタ１３のベースに接続される。そして、ダーリントン接続の３段目のトランジスタ１３は、コレクタが端子２０に接続され、エミッタが接地端子３０に接続される。
【００２２】
抵抗１４は、トランジスタ１３のベースに一端が接続され、接地端子３０に他端が接続されている。この抵抗１４は、端子２０に高電圧が印加されたときにトランジスタ１３のベース−コレクタ接合部に生じる電子なだれによってトランジスタ１３のベースに蓄積される正孔を接地端子３０へ逃がし、トランジスタ１３のベース電位が上昇することを防止する機能を有している。これにより、トランジスタ１３の電流が急激に増加することがなくなり、トランジスタ１３の熱的破壊が防止される。
【００２３】
ダイオード１５〜１７は、ダーリントン接続の３段目のトランジスタ１３の導通開始電圧を調整するために設けられた回路であり、ダイオード１５のアノードが端子２０に接続され、ダイオード１７のカソードがトランジスタ１１のベースに接続されるように順方向に順次直列に接続されている。図１では、ダイオードを３個接続する例を示しているが、その個数は３個に限られるものではなく、所望のＥＳＤ耐圧とダイオードのオン電圧の関係でその個数は決定される。
【００２４】
本実施例では、ダイオード１５〜１７をトランジスタのベースーコレクタのｐｎ接合を利用して形成している。そのため、ダイオード１５〜１７のオン電圧がそれぞれ約１．２Ｖ、また、トランジスタ１１、１２のオン電圧もそれぞれ約１．２Ｖとなる。したがって、ダーリントン接続の３段目のトランジスタ１３の導通開始電圧は約６Ｖ（＝１．２Ｖ×５、すなわちダイオード３段分とトランジスタ２段分の合計５段分のオン電圧の合計）となる。したがって、本実施例のＥＳＤ保護回路１は、端子２０に６Ｖ以上の高電圧が印加されたときに動作する。
【００２５】
次に、端子２０に上述したようなトランジスタ１３の導通開始電圧以上の高電圧が印加されたときの本実施例のＥＳＤ保護回路１の動作について説明する。
【００２６】
端子２０にトランジスタ１３の導通開始電圧以上の高電圧が印加されると、ダイオード１５〜１７がオンし、トランジスタ１１がオンする。トランジスタ１１がオンすると、直ちにダーリントン接続されたトランジスタ１２もオンし、さらにダーリントン接続された３段目のトランジスタ１３も急速にオンする。これにより、トランジスタ１３は端子２０から大電流で電荷を引き抜く。これにより、被保護回路１００へ電荷が注入されることを防止する。
【００２７】
トランジスタ１３が急速にオンしたとき、先にも述べたように、トランジスタ１３のベース−コレクタ接合部には電子なだれが発生し、トランジスタ１３のベースに正孔が蓄積される。この正孔をトランジスタ１３のベースに接続された抵抗１４が接地端子３０へ逃がしている。これにより、抵抗１４は、トランジスタ１３のベース電位の上昇を防止し、トランジスタ１３の熱的破壊を防止している。
【００２８】
なお、この抵抗１４には、トランジスタ１２のエミッタからも電流が流れるが、トランジスタ１２はトランジスタ１１とダーリントン接続されているため、トランジスタ１３を高速に導通させるのに十分な電流がトランジスタ１２から供給される。そのため、端子２０にＥＳＤが印加された際に、抵抗１４が接続されていても、トランジスタ１３を高速に導通させることができ、被保護回路１００へ高電圧の電荷が流入することを防止する。
【００２９】
図２は、トランジスタのベースに接続する抵抗の抵抗値を変えてトランジスタのコレクタ−エミッタ間の耐圧（ＶＣＥＯ）を測定した例を示す図である。
【００３０】
図２に示されるように、抵抗の抵抗値が小さいほどトランジスタの耐圧は上昇する。特に抵抗値を１ｋΩ以下にすると耐圧の上昇が顕著である。したがって、必要な耐圧に応じて１０Ω〜１ｋΩ程度の抵抗値を選択することが望ましい。一般に、抵抗値は抵抗を形成する半導体層のシート抵抗で決定されるので、矩形形状の抵抗の長さと幅の比を変化させることにより所望の抵抗値を実現することできる。ただし、抵抗が小さい場合は抵抗を形成するパターンの幅が広くなり、抵抗が大きい場合は長さが長くなって、いずれも抵抗の形成に必要な面積が増大する。したがって、抵抗の形成に必要な面積を考慮すると、１００Ω〜２００Ω程度の抵抗にするのが適している。
【００３１】
このような本実施例によれば、少ない素子数で、高速に動作し、かつ耐圧の高いＥＳＤ防止回路を実現することができる。いま、一例として、トランジスタ１１、１２にエミッタ面積４×１０μｍ２のトランジスタ、トランジスタ１３にエミッタ面積４×３０μｍ２のトランジスタを５素子並列に接続したトランジスタ、抵抗１４に１５０Ωの抵抗（面積４×４８μｍ２）、ダイオード１５〜１７のそれぞれにベースーコレクタのｐｎ接合を用いた面積１０×１０μｍ２ダイオードを使用すると、およそ７０×５０μｍ２の面積で本実施例のＥＳＤ保護回路を実現することができる。これは、従来のダイオード多段接続型のＥＳＤ保護回路の面積（５２×５５μｍ２程度）とほぼ同程度の面積である。したがって、半導体集積回路のチップ面積やコストを増大させることなく、本実施例のＥＳＤ保護回路を半導体集積回路に搭載することが可能である。
【００３２】
なお、シミュレーション結果によれば、マシンモデルの静電破壊試験において、ＥＳＤ保護回路がない場合３０Ｖ程度しかなかった半導体集積回路の耐圧が、本実施例のＥＳＤ保護回路を用いることにより、１８０Ｖ程度にまで上昇することが確かめられている。ちなみに、従来のダイオード多段接続型のＥＳＤ保護回路を使用した場合の耐圧は１００Ｖ程度、単なるダーリントン接続型のＥＳＤ保護回路を使用した場合はＥＳＤ保護回路自体の耐圧が４０Ｖ程度しかないことも確かめられている。
【００３３】
図３は、本発明の第１の実施例に係るＥＳＤ保護回路の構成の別の例を示す回路図である。図３の回路では、３段のダーリントン接続されたトランジスタの３段目のトランジスタを被保護回路のトランジスタ１０２としたものである。トランジスタ１０２の電流駆動力が図１のトランジスタ１３と同等程度の場合、トランジスタ１０２をトランジスタ１３の代わりに用いることが可能である。
【００３４】
図３のＥＳＤ保護回路２は、トランジスタ１１、１２と、抵抗１４と、ダイオード１５〜１７で構成され、その相互接続は図１のＥＳＤ保護回路１と同じである。ただし、トランジスタ１２のエミッタは、被保護回路１００に含まれるトランジスタ１０２のベースに接続されている。また、抵抗１４の一端もトランジスタ１０２のベースに接続されている。すなわち、図３では、トランジスタ１１、１２、１０２により３段のダーリントン接続されたトランジスタが構成される。
【００３５】
したがって、図３の回路では、端子２０にＥＳＤが印加されると、トランジスタ１０２が端子２０から高速に電荷を引き抜き、被保護回路１００の内部に電荷が注入されることを防止する。このとき、抵抗１４がトランジスタ１０２のベース電位の上昇を防止してトランジスタ１０２の熱的破壊を防ぎ、トランジスタ１０２の耐圧を確保する。そのため、被保護回路１００のトランジスタ１０２をＥＳＤ保護動作に利用しても信頼性的な問題が生じることはない。
【００３６】
なお、トランジスタ１０２は、通常動作時はベースに接続されたバイアス回路１１０により駆動されている。端子２０に高電圧が印加されたときのみＥＳＤ保護回路としての動作を行う。
【００３７】
このような図３の回路では、被保護回路に含まれるトランジスタをＥＳＤ保護回路のトランジスタに兼用しているので、集積回路の素子数を少なくすることができる。
【実施例２】
【００３８】
図４は、本発明の第２の実施例に係るＥＳＤ保護回路の構成の例を示す回路図である。本実施例のＥＳＤ保護回路３は、図１に示した実施例１のＥＳＤ保護回路１に、接地端子３０をＥＳＤから保護するダイオード１８を付加したものである。そこで、図１と同一の回路要素には図１と同じ符号を付し、ここではその説明を省略する。
【００３９】
ＥＳＤ保護回路３は、実施例１のＥＳＤ保護回路１に、トランジスタ１３のベースにカソードが接続され、接地端子３０にアノードが接続されるダイオード１８を追加したものである。すなわち、トランジスタ１３のベースと接地端子３０の間に、通常動作時には逆バイアス状態のダイオード１８を抵抗１４と並列に接続するようにしたものである。
【００４０】
したがって、端子２０に高電圧のＥＳＤが印加された場合には、このダイオード１８は非導通であり、ＥＳＤ保護回路３の動作には何ら影響を与えない。ＥＳＤ保護回路３は、実施例１のＥＳＤ保護回路１と同様の動作を行い、高いＥＳＤ耐性を示す。
【００４１】
一方、ＥＳＤの極性が逆になって、接地端子３０に高電圧のＥＳＤが印加された場合、ダイオード１８は導通し、図４中に点線矢印で示す電流経路を形成する。これにより、接地端子３０に印加されたＥＳＤの電荷は端子２０に向かって引き抜かれ、被保護回路１００への電荷の流入が阻止される。
【００４２】
このとき、電流経路はダイオード１８とトランジスタ１３のベース−コレクタ間の接合のみとなっており、その抵抗成分は小さい。したがって、従来のダイオード多段接続型のＥＳＤ保護回路で生じた抵抗成分の増大によりＥＳＤ耐性が低下するという現象は見られない。
【００４３】
また、上述の電流経路が形成されるのは、接地端子３０に約２．４Ｖ（ダイオード１８のオン電圧約１．２Ｖとトランジスタ１３のオン電圧約１．２Ｖの合計分）以上の電圧が印加されたときである。接地端子３０に印加される逆極性のＥＳＤに対してＥＳＤ保護回路３が動作開始する電圧がこのように低い電圧であっても、半導体集積回路の通常の動作には何ら影響を与えない。なぜならば、半導体集積回路の通常の動作時には逆極性の電圧が加わることがないためである。
【００４４】
このような本実施例によれば、回路内にダイオードを１個接続するだけで、両極性のＥＳＤに対して耐性を有するＥＳＤ保護回路を形成することができ、半導体集積回路を保護する回路としての機能を向上させることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施例に係るＥＳＤ保護回路の構成の例を示す回路図。
【図２】トランジスタのベースに接続される抵抗の抵抗値とトランジスタのコレクタ−エミッタ間の耐圧の関係の例を示す図。
【図３】本発明の第１の実施例に係るＥＳＤ保護回路の構成の別の例を示す回路図。
【図４】本発明の第２の実施例に係るＥＳＤ保護回路の構成の例を示す回路図。
【符号の説明】
【００４６】
１〜３  ＥＳＤ保護回路
１１〜１３、１０２  トランジスタ
１４  抵抗
１５〜１８  ダイオード
２０  端子
３０  接地端子
【図１】
2006005266.tif 000003
【図２】
2006005266.tif 000004
【図３】
2006005266.tif 000005
【図４】
2006005266.tif 000006