(57)【要約】【課題】低電圧トランジスタのゲート酸化膜を十分に窒化することができ、かつ高電圧トランジスタのゲート酸化膜の窒化を抑えることができるようにする。【解決手段】この半導体装置の製造方法は、半導体基板１上に、第１のゲート酸化膜１ｂ、及び第１のゲート酸化膜１ｂより厚い第２のゲート酸化膜１ａを形成する工程と、第１及び第２のゲート酸化膜１ｂ，１ａを一括して窒化処理する工程と、第１のゲート酸化膜１ｂをレジスト膜１０ｂで覆う工程と、レジスト膜１０ｂがある状態で、第２のゲート酸化膜１ａを、酸化種を有するプラズマに晒すことにより、第２のゲート酸化膜１ａの窒化量を少なくする工程とを具備する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１のゲート酸化膜、及び前記第１のゲート酸化膜より厚い第２のゲート酸化膜を形成する工程と、
前記第１及び第２のゲート酸化膜を一括して窒化処理する工程と、
前記第１のゲート酸化膜をレジスト膜で覆う工程と、
前記レジスト膜をマスクとしてで、前記第２のゲート酸化膜を、酸化種を有するプラズマに晒すことにより、前記第２のゲート酸化膜の窒化量を少なくする工程と
を具備する半導体装置の製造方法。
【請求項２】
前記第２のゲート酸化膜の窒化量を少なくする工程の後に、前記第１及び第２のゲート酸化膜上それぞれに、不純物が導入されたゲート電極を形成する工程を具備する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極には不純物としてボロンが導入される請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のゲート酸化膜の厚さは３．５ｎｍ以下であり、前記第２のゲート酸化膜の厚さは７ｎｍ以上である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のゲート酸化膜を窒化処理する工程は、窒素プラズマを用いて前記前記第１及び第２のゲート酸化膜を窒化処理する工程である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
窒化処理が行われた第１のゲート酸化膜と、
前記第１のゲート酸化膜より厚く、窒化処理が行われた後に再酸化処理が行われた第２のゲート酸化膜と、
を具備する半導体装置。
【請求項７】
第１のトランジスタと、前記第１のトランジスタより高電圧で動作する第２のトランジスタとを具備し、
前記第１のトランジスタは、窒化処理が行われた第１のゲート酸化膜を有し、
前記第２のトランジスタは、第１のゲート酸化膜より厚く、窒化処理が行われた後に再酸化処理が行われた第２のゲート酸化膜を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、低電圧トランジスタのゲート酸化膜を十分に窒化することができ、かつ高電圧トランジスタのゲート酸化膜の窒化量を抑えることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図３は、従来の半導体装置の製造方法を説明する為の断面図である。本方法によって製造される半導体装置は、低電圧トランジスタと高電圧トランジスタとを有する。
【０００３】
まず、図３（Ａ）に示すように、シリコン基板１０１に素子分離膜１０２を埋め込み、高電圧トランジスタが形成される第１素子領域１０１ａと、低電圧トランジスタが形成される第２素子領域１０１ｂとを、それぞれ他の領域から分離する。次いで、第１素子領域１０１ａに位置するシリコン基板１０１には高電圧用ゲート酸化膜１０３ａを、第２素子領域１０１ｂに位置するシリコン基板１０１には低電圧用ゲート酸化膜１０３ｂを、それぞれ形成する。低電圧用ゲート酸化膜１０３ｂは、高電圧用ゲート酸化膜１０３ａよりも薄い。
【０００４】
次いで、図３（Ｂ）に示すように、シリコン基板１０１を窒素プラズマに晒すことにより、低電圧用ゲート酸化膜１０３ｂに窒化処理を行う。これにより、低電圧用ゲート酸化膜１０３ｂが薄くても、低電圧用ゲート酸化膜１０３ｂからは電流がリークしにくくなる。このとき、高電圧用ゲート酸化膜１０３ａも窒化する。
【０００５】
次いで、図３（Ｃ）に示すように、高電圧用ゲート酸化膜１０３ａ上、及び低電圧用ゲート酸化膜１０３ｂ上それぞれに、ゲート電極１０４ａ，１０４ｂを形成する。次いで、第１素子領域１０１ａ、及び第２素子領域１０１ｂそれぞれに、低濃度不純物領域１０６ａ，１０６ｂを形成し、その後、ゲート電極１０４ａ，１０４ｂそれぞれの側壁をサイドウォール１０５ａ，１０５ｂで覆う。次いで、第１素子領域１０１ａ、及び第２素子領域１０１ｂそれぞれに位置するシリコン基板１０１に、不純物を導入し、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。このとき、ゲート電極１０４ａ，１０４ｂにも不純物が導入される。
【０００６】
次いで、シリコン基板１０１及びゲート電極１０４ａ，１０４ｂに熱処理を施し、不純物を活性化する。このとき、低電圧用ゲート酸化膜１０３ｂの膜厚は薄いため、導入する不純物としてボロンを用いる場合、ゲート電極１０４ｂ内のボロンが低電圧用ゲート酸化膜１０３ｂを突き抜けてチャネル領域１０８ｂまで拡散する可能性があるが、低電圧用ゲート酸化膜１０３ｂには窒化処理が行われているため、この拡散を抑制することができる。
【特許文献１】特開２００２−９１６９号公報（第３段落）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
高電圧トランジスタのゲート酸化膜は厚いため、窒化処理を行わなくても、ゲート電極内のボロンがゲート酸化膜を突き抜けることは生じにくい。一方、ゲート酸化膜を窒化処理すると、ゲート酸化膜とシリコン基板の界面に窒化層が形成されることがある。この場合、トランジスタのＮＢＴＩ（Negative Bias Temperature Instability）信頼性が劣化してしまう。従って、高電圧トランジスタのゲート酸化膜には、窒素の導入量を抑制するか、若しくは窒化されないのが好ましい。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、低電圧トランジスタのゲート酸化膜を十分に窒化することができ、かつ高電圧トランジスタのゲート酸化膜の窒化を抑えることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に、第１のゲート酸化膜、及び前記第１のゲート酸化膜より厚い第２のゲート酸化膜を形成する工程と、
前記第１及び第２のゲート酸化膜を一括して窒化処理する工程と、
前記第１のゲート酸化膜をレジスト膜で覆う工程と、
前記レジスト膜をマスクとして、前記第２のゲート酸化膜を、酸化種を有するプラズマに晒すことにより、前記第２のゲート酸化膜の窒化量を少なくする工程とを具備する。
【００１０】
この半導体装置の製造方法によれば、第１のゲート酸化膜を十分に窒化することができ、かつ第２のゲート酸化膜の窒化量を少なくすることができる。従って、半導体基板と第２のゲート酸化膜の界面に窒化物が生じにくくなる。
【００１１】
前記第２のゲート酸化膜の窒化量を少なくする工程の後に、前記第１及び第２のゲート酸化膜上それぞれに、不純物が導入されたゲート電極を形成する工程を具備してもよい。この場合、不純物としてはボロンを用いることも可能である。第１のゲート酸化膜は窒化されているため、ゲート電極中の不純物が第１のゲート酸化膜を突き抜けることが抑制される。また、第２のゲート酸化膜は厚いため、窒化されていなくても、ゲート電極中の不純物が第２のゲート酸化膜を突き抜けることが抑制される。
【００１２】
前記第１のゲート酸化膜の厚さは３．５ｎｍ以下であり、前記第２のゲート酸化膜の厚さは７ｎｍ以上である場合、本発明は特に効果を生じる。
前記第１及び第２のゲート酸化膜を窒化処理する工程は、例えば、窒素プラズマを用いて前記前記第１及び第２のゲート酸化膜を窒化処理する工程である。
【００１３】
本発明に係る半導体装置は、窒化処理が行われた第１のゲート酸化膜と、
前記第１のゲート酸化膜より厚く、窒化処理が行われた後に再酸化処理が行われた第２のゲート酸化膜と、
を具備する。
【００１４】
本発明に係る他の半導体装置は、第１のトランジスタと、前記第１のトランジスタより高電圧で動作する第２のトランジスタとを具備し、
前記第１のトランジスタは、窒化処理が行われた第１のゲート酸化膜を有し、
前記第２のトランジスタは、第１のゲート酸化膜より厚く、窒化処理が行われた後に再酸化処理が行われた第２のゲート酸化膜を具備する。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法では、同一のシリコン基板上に、低電圧トランジスタ（動作電圧は例えば１．５Ｖ以下）と高電圧トランジスタ（動作電圧は例えば３．３Ｖ以上５．５Ｖ以下）が形成される。
【００１６】
まず、図１（Ａ）に示すように、シリコン基板１に溝を形成し、この溝に、酸化シリコンからなる素子分離膜２を埋め込む。これにより、高電圧トランジスタが形成される第１素子領域１ａ、及び低電圧トランジスタが形成される第２素子領域１ｂそれぞれは、ＳＴＩ（Shallow Trench Isolation）構造により、他の領域から分離される。
【００１７】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には、高電圧用ゲート酸化膜３ａが形成されるが、この状態において、高電圧用ゲート酸化膜３ａの厚さは、高電圧トランジスタの動作電圧に耐えるには不十分である。なお、第２素子領域１ｂにも酸化膜３ｃが形成される。
【００１８】
次いで、図１（Ｂ）に示すように、高電圧用ゲート酸化膜３ａ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１０ａが形成される。レジストパターン１０ａは、高電圧用ゲート酸化膜３ａを覆っているが、酸化膜３ｃ上には開口部を有している。次いで、レジストパターン１０ａをマスクとしてエッチングを行うことにより、酸化膜３ｃを除去する。
【００１９】
その後、図１（Ｃ）に示すように、レジストパターン１０ａを除去する。次いで、シリコン基板１を再び熱酸化する。これにより、第２素子領域１ｂのシリコン基板１には低電圧用ゲート酸化膜３ｂが形成される。低電圧用ゲート酸化膜３ｂの厚さは、例えば３．５ｎｍ以下である。また、高電圧用ゲート酸化膜３ａは厚くなり、高電圧トランジスタの動作電圧に耐える厚さ（例えば７ｎｍ以上）になる。
【００２０】
次いで、図２（Ａ）に示すように、高電圧用ゲート酸化膜３ａ、低電圧用ゲート酸化膜３ｂそれぞれを含む全面を、窒素プラズマに晒す。これにより、高電圧用ゲート酸化膜３ａ、低電圧用ゲート酸化膜３ｂそれぞれには窒化処理が行われ、高電圧用ゲート酸化膜３ａ、低電圧用ゲート酸化膜３ｂそれぞれの少なくとも一部は、シリコン酸窒化物になる。ここでの窒化処理は、低電圧用ゲート酸化膜３ｂの窒素量が、酸化シリコンに対して、ＳＩＭＳによる分析値において１５％以上２５％以下となるように行うのが好ましい。これにより、低電圧用ゲート酸化膜３ｂからはリーク電流が生じにくくなる。
【００２１】
次いで、図２（Ｂ）に示すように、低電圧用ゲート酸化膜３ｂ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１０ｂが形成される。レジストパターン１０ｂは、低電圧用ゲート酸化膜３ｂを覆っているが、高電圧用ゲート酸化膜３ａ上には開口部を有する。
【００２２】
次いで、レジストパターン１０ｂをマスクとして、高電圧用ゲート酸化膜３ａを、酸化種を有するプラズマ（例えば酸素プラズマ）に晒す。シリコンと酸素の結合強度（１９４kcal/mol）は、シリコンと窒素の結合強度（１０５±９kcal/mol）より大きい。このため、高電圧用ゲート酸化膜３ａは、シリコン酸窒化物中の窒素が酸素に置換され、窒素濃度が低くなる。従って、高電圧用ゲート酸化膜３ａとシリコン基板１の界面には、窒化物が生じにくくなる。
【００２３】
次いで、図２（Ｃ）に示すように高電圧用ゲート酸化膜３ａ、及び低電圧用ゲート酸化膜３ｂそれぞれ上を含む全面上に、ポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、高電圧用ゲート酸化膜３ａ上にはゲート電極４ａが形成され、低電圧用ゲート酸化膜３ｂ上にはゲート電極４ｂが形成される。
【００２４】
次いで、ゲート電極４ａ，４ｂそれぞれをマスクとして、シリコン基板１に不純物（例えばボロン）を注入する。これにより、第１素子領域１ａには低濃度不純物層６ａが形成され、第２素子領域１ｂには低濃度不純物層６ｂが形成される。
【００２５】
次いで、ゲート電極４ａ，４ｂ上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ,４ｂそれぞれの側壁にはサイドウォール５ａ,５ｂが形成される。次いで、ゲート電極４ａ,４ｂ及びサイドウォール５ａ,５ｂをマスクとして、シリコン基板１に不純物（例えばボロン）を再び注入する。これにより、第１素子領域１ａには、高電圧トランジスタのソース及びドレインとなる不純物層７ａが形成され、第２素子領域１ｂには、低電圧トランジスタのソース及びドレインとなる不純物層７ｂが形成される。また、ゲート電極４ａ，４ｂそれぞれにも不純物が導入される。
【００２６】
次いで、シリコン基板１及びゲート電極４ａ，４ｂに熱処理を施し、導入された不純物を活性化する。低電圧用ゲート酸化膜３ｂには窒化処理が行われているため、低電圧用ゲート酸化膜３ｂの膜厚が薄くても、熱処理の際に、ゲート電極４ｂ内のボロンが低電圧用ゲート酸化膜３ｂを突き抜けてチャネル領域８ｂまで拡散することが、抑制される。また、高電圧用ゲート酸化膜３ａは厚いため、窒化量が少なくても、ゲート電極４ａ内のボロンが高電圧用ゲート酸化膜３ａを突き抜けてチャネル領域８ａまで拡散することが、抑制される。
【００２７】
以上、本発明の実施形態によれば、高電圧用ゲート酸化膜３ａ及び低電圧用ゲート酸化膜３ｂに窒化処理を行った後、高電圧用ゲート酸化膜３ａのみを酸素プラズマに晒している。このため、高電圧用ゲート酸化膜３ａの窒化量を少なくして、高電圧用ゲート酸化膜３ａとシリコン基板１の界面における窒化物の発生を、抑制することができる。従って、高電圧トランジスタのＮＢＴＩ信頼性は、従来と比べて高くなる。
【００２８】
また、低電圧用ゲート酸化膜３ｂには窒化処理が行われているため、不純物を活性化するための熱処理の際に、ゲート電極４ｂ内のボロンが低電圧用ゲート酸化膜３ｂを突き抜けてチャネル領域８ｂまで拡散することが、抑制される。
【００２９】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば素子分離膜はＳＴＩ構造ではなくＬＯＣＯＳ法により形成されてもよい。
【図面の簡単な説明】
【００３０】
【図１】（Ａ）は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図３】（Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【符号の説明】
【００３１】
１，１０１…シリコン基板、１ａ，１０１ａ…第１素子領域、１ｂ，１０１ｂ…第２素子領域、２，１０２…素子分離膜、３ａ，１０３ａ…高電圧用ゲート酸化膜、３ｂ，１０３ｂ…低電圧用ゲート酸化膜、３ｃ…酸化膜、４ａ，４ｂ，１０４ａ，１０４ｂ…ゲート電極、５ａ，５ｂ，１０５ａ，１０５ｂ…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８ａ，８ｂ，１０８ｂ…チャネル領域、１０ａ，１０ｂ…レジストパターン
【図１】
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【図２】
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【図３】
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