(57)【要約】【課題】半導体装置の保護回路の高耐圧化、および耐圧の設計自由度を向上させることを可能にする。【解決手段】ｎ型半導体基板１上にゲート電極４に対応して形成される保護回路のゲート酸化膜を、積層酸化膜（ゲート酸化膜３とゲート酸化膜１６）にて構成し、その各々のゲート酸化膜３，１６の膜厚を最適化することにより、高耐圧でかつ目標値に近い耐圧の保護回路を実現する。【選択図】図１
2006005132.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置の製造方法であって、前記ＭＯＳ型トランジスタを製造する工程において、
一導電型の半導体基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜の所定領域以外の第１の酸化膜を除去する工程と、
前記所定領域を含む前記半導体基板上に第２の酸化膜を形成する工程と、
前記所定領域の第１の酸化膜および第２の酸化膜上にゲート電極を形成する工程と、
前記ゲート電極を挟む両側の前記半導体基板内に逆導電型の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置の製造方法であって、前記ＭＯＳ型トランジスタを製造する工程において、
一導電型の半導体基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜の所定領域以外の第１の酸化膜を除去する工程と、
前記所定領域を含む前記半導体基板上に第２の酸化膜を形成する工程と、
前記所定領域の第２の酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上にゲート電極を形成する工程と、
前記ゲート電極を挟む両側の前記半導体基板内に逆導電型の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置の製造方法であって、前記ＭＯＳ型トランジスタを製造する工程において、
一導電型の半導体基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜の所定領域以外の第１の酸化膜を除去する工程と、
前記所定領域を含む前記半導体基板上に第２の酸化膜を形成する工程と、
前記所定領域の第２の酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に第３の酸化膜を形成する工程と、
前記第３の酸化膜上にゲート電極を形成する工程と、
前記ゲート電極を挟む両側の前記半導体基板内に逆導電型の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置であって、前記ＭＯＳ型トランジスタは、
一導電型の半導体基板と、
前記半導体基板上の所定領域に形成された第１の酸化膜と、
前記所定領域を含む前記半導体基板上に形成された第２の酸化膜と、
前記所定領域の第１の酸化膜および第２の酸化膜上に形成されたゲート電極と、
前記ゲート電極を挟む両側の前記半導体基板内に形成される逆導電型の拡散層と、
を有することを特徴とする半導体装置。
【請求項５】
ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置であって、前記ＭＯＳ型トランジスタは、
一導電型の半導体基板と、
前記半導体基板上の所定領域に形成された第１の酸化膜と、
前記所定領域を含む前記半導体基板上に形成された第２の酸化膜と、
前記所定領域の第２の酸化膜上に形成されたシリコン窒化膜と、
前記シリコン窒化膜上に形成されたゲート電極と、
前記ゲート電極を挟む両側の前記半導体基板内に形成される逆導電型の拡散層と、
を有することを特徴とする半導体装置。
【請求項６】
ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置であって、前記ＭＯＳ型トランジスタは、
一導電型の半導体基板と、
前記半導体基板上の所定領域に形成された第１の酸化膜と、
前記所定領域を含む前記半導体基板上に形成された第２の酸化膜と、
前記所定領域の第２の酸化膜上に形成されたシリコン窒化膜と、
前記シリコン窒化膜上に形成された第３の酸化膜と、
前記第３の酸化膜上に形成されたゲート電極と、
前記ゲート電極を挟む両側の前記半導体基板内に形成される逆導電型の拡散層と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に係り、特に所望の耐圧特性を示す保護回路を実現する技術に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、小型化に伴って、外部からの高電圧あるいは静電気による破壊を防ぐ保護回路の重要性がますます増加している。
【０００３】
また、半導体集積回路は微細化に伴い、その動作電圧が低電圧化され、ゲート酸化膜の膜厚も薄膜化されている。それに伴い保護回路の設計パラメータも制限を受けるようになってきている。所望の保護回路動作電圧を得るためには、ＭＯＳ型保護回路の耐圧を決定しているソース・ドレイン領域の濃度プロファイルの最適化やゲート絶縁膜の膜厚の最適化が必要となる。
【０００４】
しかしながら、保護回路動作電圧の最適化のための拡散条件を採用すると、保護回路専用の拡散条件導入による工程数増加という問題を有している。
【０００５】
そこで、現在、半導体集積回路で使用している拡散条件を保護回路にそのまま転用するという技術が提案されている。
【０００６】
以下、図４を参照しながら、従来法による半導体装置の保護回路を形成する方法について説明する。なお、本従来法では高耐圧仕様の半導体装置について説明することにする。
【０００７】
図４において、１はｎ型半導体基板、２はｐ型ウエル、３はゲート酸化膜、４はゲート電極、５はポリシリコン酸化膜、６はシリコン酸化膜、７はｎ+型拡散領域、８はｎ++型拡散領域、９は層間絶縁ＣＶＤ（Chemical Vapor Deposition ）膜、１０はＢＰＳＧ(Boron-Phospho Silicated Glass)膜、１１は密着層、１２はタングステン埋め込み層、１３はアルミニウム配線、１４はコンタクト窓、１５は保護膜である。
【０００８】
ｎ型半導体基板１の基板濃度は１０１４〜１０１５ｃｍ−３であり、ｎ型半導体基板１中に１０１５〜１０１６ｃｍ−３の濃度のｐ型ウエル２を形成する。そのｎ型半導体基板１全面に熱酸化法で成長されたゲート酸化膜３が形成されている。本従来法の保護回路は、高耐圧仕様であるので、ゲート酸化膜３は約３０ｎｍと厚い膜厚を採用している。ゲート酸化膜３上にはポリシリコンから成るゲート電極４が形成される。ポリシリコンゲート電極は、約１０２０ｃｍ−３のリンがドーピングされており、電気的に低抵抗な材料となっている。
【０００９】
本従来法による半導体装置は、高耐圧仕様であるためゲート電極４のゲート長Ｌは５μｍと大きく、また十分な耐サージ特性を確保するためゲート幅Ｗは３００μｍとなっている。次に、ゲート電極４形成後の熱酸化法により、ポリシリコン表面、半導体基板表面に各々ポリシリコン酸化膜５とシリコン酸化膜６が形成される。ポリシリコン酸化膜５の膜厚は約４０ｎｍである。また、シリコン酸化膜６はゲート酸化膜３の膜厚との積層となるため、約４０ｎｍの膜厚となる。
【００１０】
ポリシリコン酸化膜５およびシリコン酸化膜６上には層間絶縁ＣＶＤ膜９が成長される。その膜厚は約５０ｎｍであって、ＣＶＤ膜であるため良好なステップカバレッジを示し、耐圧の弱いウィークスポットを消失させている。また、その上層にはＢＰＳＧ膜１０が形成され、半導体装置の平坦化と配線と半導体基板間の絶縁を行っている。
【００１１】
ゲートの両端には、ソース・ドレイン領域となるｎ++型拡散領域８がｐ型ウエル２中に形成されている。その濃度は１０２０ｃｍ−３と高濃度である。このｎ++型拡散領域８が非常に高濃度であるため、ｐ型ウエル２と直接接合させると、低い逆方向電圧しか得られない。そこで、濃度の低いｎ+型拡散領域７を高濃度ｎ++型拡散領域８の周囲に位置させることにより、ｐ型ウエル２間との耐圧を確保している。
【００１２】
また、このｎ+型拡散領域８は、ソース・ドレイン領域となるため、ゲート電極４とは約０.３μｍオーバーラップしている。そのｎ++型拡散領域８上には密着層１１，タングステン埋め込み層１２，アルミニウム配線１３がコンタクト窓１４を介して接続されている。最後にＣＶＤ膜からなる保護膜１５が約５００ｎｍ形成されている。
【００１３】
以上のような構造から、従来法による半導体装置の保護回路は構成されている。
【００１４】
また、半導体装置のゲート絶縁膜自体の耐圧を向上させる手法として、特許文献１には、シリコン熱酸化膜上にＣＶＤ酸化膜を堆積してシリコン熱酸化膜中のウィークスポットを埋め込むことにより、積層膜自体の耐圧を向上させるという手法が提案されている。
【特許文献１】特開平９−３２６４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来方法では、保護回路の耐圧を決定する拡散パラメータ（ゲート酸化膜膜厚，ｎ+型拡散領域不純物濃度，ｐ型ウエル不純物濃度）は、半導体装置の内部デバイス特性を向上させるように決定されているため、理想とする保護回路特性を実現することが困難であった。
【００１６】
本発明は、前記従来の技術に鑑み、大幅な拡散工程の増加を行うことなく、理想的な特性をもつ保護回路特性を実現することを可能にする半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記課題を解決するため、本発明の半導体装置の製造方法は、ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置の製造方法であって、ＭＯＳ型トランジスタを製造する工程において、一導電型の半導体基板上に第１の酸化膜を形成する工程と、第１の酸化膜の所定領域以外の第１の酸化膜を除去する工程と、所定領域を含む半導体基板上に第２の酸化膜を形成する工程と、所定領域の第１の酸化膜および第２の酸化膜上にゲート電極を形成する工程と、ゲート電極を挟む両側の半導体基板内に逆導電型の拡散層を形成する工程とを有することを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置の製造方法であって、ＭＯＳ型トランジスタを製造する工程において、一導電型の半導体基板上に第１の酸化膜を形成する工程と、第１の酸化膜の所定領域以外の第１の酸化膜を除去する工程と、所定領域を含む半導体基板上に第２の酸化膜を形成する工程と、所定領域の第２の酸化膜上にシリコン窒化膜を形成する工程と、シリコン窒化膜上にゲート電極を形成する工程と、ゲート電極を挟む両側の半導体基板内に逆導電型の拡散層を形成する工程とを有することを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置の製造方法であって、ＭＯＳ型トランジスタを製造する工程において、一導電型の半導体基板上に第１の酸化膜を形成する工程と、第１の酸化膜の所定領域以外の第１の酸化膜を除去する工程と、所定領域を含む半導体基板上に第２の酸化膜を形成する工程と、所定領域の第２の酸化膜上にシリコン窒化膜を形成する工程と、シリコン窒化膜上に第３の酸化膜を形成する工程と、第３の酸化膜上にゲート電極を形成する工程と、ゲート電極を挟む両側の半導体基板内に逆導電型の拡散層を形成する工程とを有することを特徴とする。
【００２０】
また、本発明の半導体装置は、ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置であって、ＭＯＳ型トランジスタは、一導電型の半導体基板と、半導体基板上の所定領域に形成された第１の酸化膜と、所定領域を含む半導体基板上に形成された第２の酸化膜と、所定領域の第１の酸化膜および第２の酸化膜上に形成されたゲート電極と、ゲート電極を挟む両側の半導体基板内に形成される逆導電型の拡散層とを有することを特徴とする。
【００２１】
また、本発明の半導体装置は、ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置であって、ＭＯＳ型トランジスタは、一導電型の半導体基板と、半導体基板上の所定領域に形成された第１の酸化膜と、所定領域を含む半導体基板上に形成された第２の酸化膜と、所定領域の第２の酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成されたゲート電極と、ゲート電極を挟む両側の半導体基板内に形成される逆導電型の拡散層とを有することを特徴とする半導体装置。
【００２２】
また、本発明の半導体装置は、ＭＯＳ型トランジスタを有する保護回路を備えた半導体装置であって、ＭＯＳ型トランジスタは、一導電型の半導体基板と、半導体基板上の所定領域に形成された第１の酸化膜と、所定領域を含む半導体基板上に形成された第２の酸化膜と、所定領域の第２の酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成された第３の酸化膜と、第３の酸化膜上に形成されたゲート電極と、ゲート電極を挟む両側の半導体基板内に形成される逆導電型の拡散層とを有することを特徴とする。
【００２３】
前記のように本発明に係る半導体装置は、保護回路のゲート酸化膜を２層以上の積層酸化膜を有しており、保護回路以外のゲート酸化膜厚よりも厚くなるように形成することを特徴とする。
【発明の効果】
【００２４】
本発明に係る半導体装置によれば、半導体装置の内部セル設計に関係なく、理想的な耐圧特性を示す保護回路を実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面を参照して説明する。なお、以下の説明において、図４にて説明した部材に対応する部材には同一符号を付して説明する。
【００２６】
（実施形態１）
図１は本発明の実施形態１を説明するための半導体装置の断面図であって、本実施形態では高耐圧仕様の半導体装置について説明する。
【００２７】
図１において、１はｎ型半導体基板、２はｐ型ウエル、３はゲート酸化膜、４はゲート電極、５はポリシリコン酸化膜、６はシリコン酸化膜、７はｎ+型拡散領域、８はｎ++型拡散領域、９は層間絶縁ＣＶＤ膜、１０はＢＰＳＧ膜、１１は密着層、１２はタングステン埋め込み層、１３はアルミニウム配線、１４はコンタクト窓、１５は保護膜、１６はゲート酸化膜である。
【００２８】
図４にて説明した従来例と同様に、ｎ型半導体基板１中にｐ型ウエル２を形成する。次に、ｎ型半導体基板１の全表面上に熱酸化膜２０ｎｍを形成する。この酸化膜は半導体装置の内部デバイスの拡散層を形成するために、保護酸化膜として形成されたものである。
【００２９】
その後、前記酸化膜は、保護回路のゲート絶縁膜となる領域がレジストによりマスキングされた後、酸化膜エッチングで除去される。最終的には、保護回路のゲート絶縁膜３の領域にゲート酸化膜１６として残ることになる。その上層に改めてゲート酸化膜３を３０ｎｍ成長することにより、ゲート酸化膜３は積層となり、その膜厚は４５ｎｍとなる。この積層構造により、４５ｎｍという厚い膜厚を有するゲート酸化膜の実現が可能となる。以降、従来と同様に、ゲート電極４などを加工し、拡散層，層間絶縁膜，配線層を形成することにより、本半導体装置のＭＯＳトランジスタからなる保護回路は完成する。
【００３０】
ポリシリコン電極は、約１０２０ｃｍ−３のリンがドーピングされており、そのＷ／Ｌ＝３００μｍ／５μｍと大きい値となっている。次に半導体基板表面に各々ポリシリコン酸化膜５とシリコン酸化膜６が形成されている。ポリシリコン酸化膜５の膜厚は約４０ｎｍである。また、シリコン酸化膜６はゲート酸化膜３の膜厚との積層となるため、約４０ｎｍの膜厚となる。
【００３１】
ポリシリコン酸化膜５およびシリコン酸化膜６上には層間絶縁ＣＶＤ膜９が成長される。その膜厚は約５０ｎｍである。また、その上層にはＢＰＳＧ膜１０が形成され、半導体装置の平坦化と配線と半導体基板間の絶縁を行っている。
【００３２】
ゲートの両端には、ソース・ドレイン領域となるｎ++型拡散領域８がｐ型ウエル２中に形成されている。その濃度は１０２０ｃｍ−３と高濃度である。このｎ++型拡散領域８とｐ型ウエル間の耐圧を確保するため濃度の低いｎ+型拡散領域７を高濃度ｎ++型拡散領域８の周囲に位置させている。
【００３３】
実施形態１によると、図５に示すように、ｎ+型拡散領域７の注入量を変更して、保護回路の耐圧を確保する方法を採用することなく、積層のゲート酸化膜構造を導入することにより、図６に示すように、ゲート絶縁膜の実効膜厚を変更して、任意の耐圧の保護回路を実現することができ、保護回路耐圧設計の柔軟性を高めることができる。
【００３４】
なお、本実施形態において、ゲート酸化膜３を２層の積層酸化膜としたが、繰り返し積層して２層以上で構成するものであってもよい。
【００３５】
また、保護回路のＭＯＳトランジスタのゲート酸化膜を複数層（例えば２層）で形成し、保護回路以外の回路のゲート酸化膜を、これよりも少ない数（例えば１層）の層で形成することにより、保護回路以外の回路の特性と、保護回路の耐圧特性を両立することができる。
【００３６】
（実施形態２）
図２は本発明の実施形態２を説明するための半導体装置の断面図であって、実施形態２は実施形態１とは、ゲート絶縁膜が、ゲート酸化膜１６とゲート酸化膜３の積層酸化膜とシリコン窒化膜１７の積層ゲート絶縁膜とから構成されている点で異なっている。
【００３７】
前記積層ゲート絶縁膜は、最初に半導体基板全面に熱酸化を２０ｎｍ成長した後、保護回路のゲート絶縁膜となる領域をレジストによりマスキングした後、酸化膜エッチングで除去することにより、保護回路のゲート絶縁膜の領域にゲート酸化膜１６として残ることになる。その上層に改めてゲート酸化膜３を３０ｎｍ成長することによってゲート酸化膜が積層となる。その膜厚は４５ｎｍとなる。さらに、その上層に減圧ＣＶＤ法によってシリコン窒化膜１７を２０ｎｍを成長することにより、下地積層酸化膜の膜厚４５ｎｍを含めて、ゲート絶縁膜全体の電気的ＳｉＯ２換算膜厚は５５ｎｍとなる。
【００３８】
実施形態２によると、下層酸化膜に加え、その上層にシリコン窒化膜を成長することが可能となるため、電気的ＳｉＯ２換算膜厚の厚いゲート絶縁膜を実現することが容易にできるため、保護回路の耐圧設計の選択範囲が広がる（図６参照）。
【００３９】
（実施形態３）
図３は本発明の実施形態３を説明するための半導体装置の断面図であって、実施形態３は実施形態１とは、ゲート絶縁膜が、ゲート酸化膜１６とゲート酸化膜３の積層酸化膜とシリコン窒化膜１７、およびシリコン窒化酸化膜１８の積層ゲート絶縁膜とから構成されている点が異なっている。
【００４０】
積層ゲート絶縁膜は、最初に半導体基板全面に熱酸化膜１６を２０ｎｍ成長した後、保護回路のゲート絶縁膜となる領域をレジストによりマスキングした後、酸化膜エッチングで除去することにより、保護回路のゲート絶縁膜の領域にゲート酸化膜１６として残ることになる。その上層に改めてゲート酸化膜３を３０ｎｍ成長することにより、ゲート酸化膜は積層となる。その膜厚は４５ｎｍとなる。さらに、その上層に減圧ＣＶＤ法でシリコン窒化膜１７を２０ｎｍを成長する。次に、半導体基板全体を熱酸化させることによって、シリコン窒化酸化膜１８を約２ｎｍ成長させる。下地積層酸化膜の膜厚４５ｎｍを含め、ゲート絶縁膜全体の電気的ＳｉＯ２換算膜厚は５７ｎｍとなる。例えば下地積層酸化膜の膜厚４５ｎｍとシリコン窒化膜１７の膜厚２０ｎｍを含め、ゲート絶縁膜全体の電気ＳｉＯ２換算膜厚は５７ｎｍとなる。
【００４１】
実施形態３によると、電気的ＳｉＯ２換算膜厚が２ｎｍ厚くなることによって、より厚いゲート絶縁膜を実現することができるため、保護回路の耐圧設計の選択の範囲が広がる（図６参照）。
【産業上の利用可能性】
【００４２】
本発明は、半導体装置の保護回路の高耐圧化、および耐圧の設計自由度を向上させるのに有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態１を説明するための半導体装置の断面図
【図２】本発明の実施形態２を説明するための半導体装置の断面図
【図３】本発明の実施形態３を説明するための半導体装置の断面図
【図４】従来の半導体装置を示す断面図
【図５】保護回路耐圧のｎ+型拡散層注入量依存性を説明するための図
【図６】保護回路耐圧のゲート絶縁膜膜厚依存性を説明するための図
【符号の説明】
【００４４】
１  ｎ型半導体基板
２  ｐ型ウエル
３  ゲート酸化膜
４  ゲート電極
５  ポリシリコン酸化膜
６  シリコン酸化膜
７  ｎ+型拡散領域
８  ｎ++型拡散領域
９  層間絶縁ＣＶＤ膜
１０  ＢＰＳＧ膜
１１  密着層
１２  タングステン埋め込み層
１３  アルミニウム配線
１４  コンタクト窓
１５  保護膜
１６  ゲート酸化膜
１７  シリコン窒化膜
１８  シリコン窒化酸化膜
【図１】
2006005132.tif 000003
【図２】
2006005132.tif 000004
【図３】
2006005132.tif 000005
【図４】
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【図５】
2006005132.tif 000007
【図６】
2006005132.tif 000008