(57)【要約】【課題】  半導体ウエーハにおけるスクライブラインの占有面積を小さくすることができるようにした半導体装置及び半導体ウエーハを提供する。【解決手段】  ウエーハ１００の回路素子領域３０と、回路素子領域３０を取り囲むダイシングラインＤとの間に、ダイシングラインＤに沿って回路素子領域３０を取り囲み、かつウエーハ１００の内部に至る溝部４０を形成する。ウエーハ１００をダイシングする際に、ウエーハ１００のダイシングラインから回路素子領域３０に向けてクラック３９が生じた場合でも、このクラック３９に対して溝部４０は障壁として働くので、回路素子領域３０内へのクラック３９の進行を抑止することができる。【選択図】  図４
2006114846.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエーハの回路素子領域と、前記回路素子領域を取り囲むダイシングラインとの間に、前記ダイシングラインに沿って前記回路素子領域を取り囲み、かつ前記半導体ウエーハの内部に至る溝部を形成する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記溝部を形成した後で前記半導体ウエーハをダイシングする工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体ウエーハにリセスＬＯＣＯＳを形成する工程を含み、
前記リセスＬＯＣＯＳ用のリセスと前記溝部とを同時に形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
回路素子領域と、前記回路素子領域を取り囲むダイシングラインと、  
前記回路素子領域と前記ダイシングラインとの間に設けられて、前記ダイシングラインに沿って前記回路素子領域を取り囲み、かつ前記半導体ウエーハの内部に至る溝部と、を備えたことを特徴とする半導体ウエーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び、半導体ウエーハに関し、特に、半導体ウエーハにおけるスクライブラインの占有面積を小さくすることができるようにした技術に関する。
【背景技術】
【０００２】
半導体装置が形成される半導体ウエーハ（以下、単に「ウエーハ」という。）には、通常、複数個の回路素子が形成され、これらの回路素子間はスクライブラインで区切られている（例えば、特許文献１、２参照）。このスクライブラインには、通常、ＴＥＧ（ｔｅｓｔ  ｅｘｐｅｒｉｍｅｎｔａｌ  ｇｒｏｕｐ）と呼ばれるテスト用の回路群や素子群や、フォトリソグラフィでフォトマスクとウエーハとの位置合わせに用いられるアライメントパターンが形成されている。
【０００３】
半導体装置の製造工程では、スクライブラインに形成されたＴＥＧに探針を当ててその特性等をテストした後で、このスクライブラインに沿ってウエーハを切り分け、１個１個の半導体チップに分離する（即ち、ダイシングする。）。
図５（Ａ）〜（Ｃ）は、従来例に係るウエーハ９０のダイシング方法を示す工程図である。図５（Ａ）は、ウエーハ９０に複数個の回路素子９１を形成し、これらの回路素子９１上を覆うようにウエーハ９０上にパッシベーション膜９３を形成した後の状態を示している。
【０００４】
図５（Ａ）に示すように、ウエーハ９０上の全面にパッシベーション膜９３を形成した後で、図５（Ｂ）に示すように、スクライブラインＳ´上からパッシベーション膜９３を除去する。これは、スクライブラインＳ´上をパッシベーション膜９３で覆った状態でウエーハ９０をダイシングすると、ダイシングブレードによる被切削部分から回路素子９１側に向けて、パッシベーション膜９３にクラックが入ってしまうからである。これを防止するため、ダイシング前のスクライブラインＳ´上からパッシベーション膜９３を除去しておく。次に、図５（Ｂ）において、パッシベーション膜９３が除去されたスクライブラインＳ´の長手方向に沿った中心線及びその近傍の、ダイシングによって切削される被切削領域（即ち、ダイシングライン）上にダイシングブレード（図示せず）を当てて、ウエーハ９０をダイシングする。これにより、図５（Ｃ）に示すように、回路素子９１を１個１個の半導体チップに分離する。
【特許文献１】特開２００２−１７６１４０号公報
【特許文献２】特開２０００−２４３７５４号公報
【特許文献３】特開２００３−２４３３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、図５（Ｃ）に示すように、パッシベーション９３膜下から露出したダイシングラインＤ´上にダイシングブレードを当ててダイシングを行うと、ダイシングラインＤから回路素子９１側のウエーハにクラック９９が入ってしまう。
従来は、このようなクラック９９が回路素子９１に届かないようにするために、ダイシングラインＤから回路素子９１までの距離を一定の長さ以上確保しておく必要があった。このため、ウエーハ９０におけるスクライブラインＳ´の占有面積は大きく、ウエーハ９０を大口径化したり、回路素子９１を微細化したりしない限り、ウエーハ１枚当たりから採れる半導体チップの数を増やすことができない、という問題があった。
そこで、この発明はこのような問題を解決したものであって、半導体ウエーハにおけるスクライブラインの占有面積を小さくすることができるようにした半導体装置及び半導体ウエーハの提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体ウエーハの回路素子領域と、前記回路素子領域を取り囲むダイシングラインとの間に、前記ダイシングラインに沿って前記回路素子領域を取り囲み、かつ前記半導体ウエーハの内部に至る溝部を形成する工程、を含むことを特徴とするものである。
ここで、回路素子領域とは、回路素子が形成される領域、又は回路素子が形成された領域のことである。また、ダイシングラインとは、スクライブラインの長手方向に沿った中心線及びその近傍の、ダイシングによって切削される被切削領域のことである。
【０００７】
発明１の半導体装置の製造方法によれば、半導体ウエーハをダイシングする際に、半導体ウエーハのダイシングラインから回路素子領域に向けてクラックが生じた場合でも、このクラックに対して溝部は障壁として働くので、回路素子領域内へのクラックの進行を抑止することができる。
従って、従来例と比べて、ダイシングラインから回路素子領域までの距離を短くすることができ、半導体ウエーハにおけるスクライブラインの占有面積を小さくすることが可能である。これにより、半導体ウエーハを大口径化したり、半導体チップを微細化したりしなくても、半導体ウエーハ１枚から採れる半導体チップの数を増やすことが可能である。
【０００８】
〔発明２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記溝部を形成した後で前記半導体ウエーハをダイシングする工程を含むことを特徴とするものである。
このような構成であれば、回路素子領域内へのクラックの進行を防ぎつつ、半導体ウエーハから半導体チップを分離することができる。
【０００９】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記半導体ウエーハにリセスＬＯＣＯＳを形成する工程を含み、前記リセスＬＯＣＯＳ用のリセスと前記溝部とを同時に形成することを特徴とするものである。
ここで、リセスＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）とは、リセス（トレンチ）内に形成された選択酸化分離層のことである。リセスＬＯＣＯＳプロセスでは、素子分離領域としてＬＯＣＯＳと同じように窒化膜マスク（例えば、シリコン窒化膜からなるマスク）を形成し、窒化膜マスクで覆われていない部分にリセスを形成する。その後、ＬＯＣＯＳと同じように選択酸化する。リセスＬＯＣＯＳの構造及びそのプロセスの詳細については、例えば特許文献３に開示されている。
【００１０】
発明３の半導体装置の製造方法によれば、半導体装置の製造工程数を増やすことなく上記溝部を形成することができる。また、リセス内に酸化膜（例えば、シリコン酸化膜）を形成する際には、上記溝部内にも同じように酸化膜が形成される。従って、上記溝部を形成してからダイシングを行う直前まで当該溝部内は酸化膜で埋め込まれて保護される。これにより、溝部内へのゴミの侵入、付着等を防ぐことができる。
【００１１】
〔発明４〕  発明４の半導体ウエーハは、回路素子領域と、前記回路素子領域を取り囲むダイシングラインと、前記回路素子領域と前記ダイシングラインとの間に設けられて、前記ダイシングラインに沿って前記回路素子領域を取り囲み、かつ前記半導体ウエーハの内部に至る溝部と、を備えたことを特徴とするものである。
このような構成であれば、ダイシングラインから回路素子領域に向けてクラックが生じた場合でも、このクラックに対して溝部は障壁として働くので、回路素子領域内へのクラックの進行を抑止することができる。従って、従来例と比べて、ダイシングラインから回路素子領域までの距離を短くすることができ、半導体ウエーハにおけるスクライブラインの占有面積を小さくすることが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明に係る半導体装置の製造方法及び、半導体ウエーハについて説明する。
図１は、本発明の実施形態に係るウエーハ１００の構成例を示す平面図である。図１に示すように、このウエーハ１００には複数の回路素子領域３０が設けられている。図１に示す回路素子領域３０には、回路素子がそれぞれ形成されている。また、ウエーハ１００上で隣り合う一の回路素子領域３０と他の回路素子領域３０との間には、スクライブラインＳが設けられている。
【００１３】
図示しないが、このスクライブラインＳ上には一定の間隔でＴＥＧが形成されている。図１に示すように、このスクライブラインＳの長手方向に沿った中心線及びその近傍の、ダイシングによって切削される被切削領域（以下、「ダイシングライン」という。）Ｄと、このダイシングラインＤと隣り合う回路素子領域３０との間には、ダイシングラインＤに沿って回路素子領域３０を個々に取り囲む溝部４０が形成されている。これらの溝部４０は、ウエーハ１００の表面からその内部にかけて、例えば数千［Å］程度の深さに形成されている。次に、この溝部４０の形成方法と、この溝部４０が形成されたウエーハ１００のダイシング方法とを含む半導体装置の製造方法について説明する。
【００１４】
図２（Ａ）〜図４は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。なお、この図２（Ａ）〜図４では、ウエーハ１００において回路素子が形成される領域と、回路素子が形成された領域とを、まとめて回路素子領域と総称する。
図２（Ａ）に示すように、まず始めに、例えば単結晶シリコンからなるウエーハ１００を用意する。次に、図２（Ｂ）において、リセスＬＯＣＯＳを形成する工程で、このウエーハ１００に、リセス（図示せず）と同時に溝部４０を形成する。ここで、リセスＬＯＣＯＳとは、リセス（トレンチ）内に形成された選択酸化分離層のことである。リセスＬＯＣＯＳプロセスでは、素子分離領域としてＬＯＣＯＳと同じように窒化膜マスク（例えば、シリコン窒化膜からなるマスク）を形成し、この窒化膜マスクで覆われていない部分をドライエッチングしてリセスを形成する。
【００１５】
図２（Ｂ）の工程では、この窒化膜マスク１０を用いたドライエッチングによって、ウエーハ１００にリセスと同時に、溝部４０を形成する。このような方法によって、溝部４０は、ウエーハ１００の表面からその内部にかけてリセスと同じ程度の深さに形成される。また、この図２（Ｂ）の工程では、ダイシングラインＤに沿って、回路素子が形成される領域（回路素子領域）３０を取り囲むようにして、溝部４０を形成する。
次に、図２（Ｃ）において、リセスと溝部４０とが形成されたウエーハ１００を、窒化膜マスク１０を残したまま熱酸化（即ち、選択酸化）して、リセス内と溝部４０内とにそれぞれシリコン酸化膜４５を形成する。
【００１６】
次に、周知のウエーハプロセスを用いて、図３（Ａ）に示すように、ウエーハ１００の回路素子領域３０に回路素子３１をそれぞれ形成する。この回路素子３１を形成する過程で、溝部４０内に形成されたシリコン酸化膜４５の表面は、ウエーハ１００の表面とほぼ面一となっている。
次に、図３（Ｂ）に示すように、この回路素子３１が形成されたウエーハ１００上の全面にパッシベーション膜３３を形成する。そして、回路素子３１のパッド領域上と、スクライブラインＳ上とからパッシベーション膜３３を除去する。このパッシベーション膜３３の除去は、フォトリソグラフィ技術とエッチング技術とによって行う。また、このパッシベーション膜３３のエッチングによって、図３（Ｃ）に示すように、溝部４０内のシリコン酸化膜も除去される。この図３（Ｃ）が、図１のＡ−Ａ´矢視断面に対応している。
【００１７】
溝部４０内からシリコン酸化膜を除去した後は、このウエーハ１００のダイシングラインＤ上にダイシングブレード（図示せず）を当てて、ウエーハ１００をダイシングする。これにより、図に４示すように、回路素子３１を１個１個の半導体チップに分離し、半導体装置を完成させる。
ところで、ウエーハ１００をダイシングすることによって、図４に示すように、ダイシングラインＤから回路素子領域３０に向けてクラック３９（図４参照。）が生じる場合がある。
【００１８】
しかしながら、本発明の実施形態に係る半導体装置の製造方法によれば、このクラック３９に対して溝部４０は障壁として働くので、回路素子領域３０内へのクラック３９の進行を抑止することができる。従って、従来例と比べて、ダイシングラインから回路素子領域までの距離を短くすることができ、ウエーハにおけるスクライブラインの占有面積を小さくすることが可能である。これにより、ウエーハを大口径化したり、半導体チップを微細化したりしなくても、ウエーハ１枚当たりから採れる半導体チップの数を増やすことが可能である。
【００１９】
また、この実施形態では、リセスＬＯＣＯＳ用のリセスを形成する際に、上記溝部４０をリセスと同時に形成する。これにより、半導体装置の製造工程数を増やすことなく、溝部４０を形成することができる。
さらに、上記溝部４０を形成してからダイシングを行う直前まで、溝部４０内はシリコン酸化膜４５で埋め込まれて保護される。これにより、溝部４０内へのゴミの侵入、付着等を防ぐことができる。
この実施形態では、ウエーハ１００が本発明の半導体ウエーハに対応し、溝部４０が本発明の「溝部」に対応している。
【図面の簡単な説明】
【００２０】
【図１】実施形態に係るウエーハ１００の構成例を示す平面図。
【図２】実施形態に係る半導体装置の製造方法（その１）を示す断面図。
【図３】実施形態に係る半導体装置の製造方法（その２）を示す断面図。
【図４】実施形態に係る半導体装置の製造方法（その３）を示す断面図。
【図５】従来例に係るウエーハ９０のダイシング方法を示す工程図。
【符号の説明】
【００２１】
１０  窒化膜マスク、３０  回路素子領域、３１  回路素子、３３  パッシベーション膜、３９  クラック、４０  溝部、４５  シリコン酸化膜、１００  ウエーハ、Ｄ  ダイシングライン、Ｓ  スクライブライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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