(57)【要約】【課題】  バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる技術を提供する。【解決手段】  ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４が設けられた基板シールド構造とすることにより、ベースパッド３１およびコレクタパッド３２と配線２４との間では容量が設けられた構造として電力消費をなくし、基板１からの熱雑音は、配線２４を介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにする。【選択図】  図１０
2006005207.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタを有し、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板上に形成されたコレクタ用の第２導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、前記第１半導体層より不純物濃度が低いコレクタ用の第２導電型の第２半導体層と、
（ｄ）前記第２半導体層内に形成され、前記第１半導体層と前記第２半導体層とを電気的に接続し、前記第２半導体層より不純物濃度が高い第３半導体層と、
（ｅ）前記第２半導体層上に形成されたベース用の第１導電型の第４半導体層と、
（ｆ）前記第３半導体層内に形成されたエミッタ用の第２導電型の第５半導体層と、
（ｇ）前記第４半導体層および前記第５半導体層より上層に形成された第１配線層と、
（ｈ）前記第１配線層より上層に形成され、前記第１半導体層および前記第２半導体層と電気的に接続されたコレクタ用の第１電極と、
（ｉ）前記第１配線層より上層に形成され、前記第４半導体層と電気的に接続されたベース用の第２電極と、
（ｊ）前記第１配線層より上層に形成され、前記第５半導体層と電気的に接続されたエミッタ用の第３電極とを備え、
前記第１配線層に含まれ、前記第１電極下および前記第２電極下のうちの選択された１つ以上に配置された第１配線は、基準電位と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１配線は、前記第５半導体層および前記第３電極と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第５半導体層および前記第３電極は、前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
通信機器のフロントエンド部における低ノイズ増幅器、低ノイズ増幅器バッファ、ドライバおよび電力増幅器のうちの１つ以上に用いることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記低ノイズ増幅器および低ノイズ増幅器バッファは、１つの半導体チップ内に形成されていることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記ドライバおよび前記電力増幅器は、１つの半導体チップ内に形成されていることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置において、
前記通信機器の信号の周波数帯は、５ＧＨｚ帯または２ＧＨｚ帯であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記半導体基板上には複数層の配線層が形成され、
前記第１配線層は最下層の配線層であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１配線層は金属を主成分とすることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記半導体基板上には複数層の配線層が形成され、
前記第１配線層は最上層の配線層であることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１配線は、前記第１電極下にのみ配置され、
前記バイポーラトランジスタの出力は１Ｗ以上であることを特徴とする半導体装置。
【請求項１２】
バイポーラトランジスタを有し、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板上に形成されたコレクタ用の第２導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、前記第１半導体層より不純物濃度が低いコレクタ用の第２導電型の第２半導体層と、
（ｄ）前記第２半導体層内に形成され、前記第１半導体層と前記第２半導体層とを電気的に接続し、前記第２半導体層より不純物濃度が高い第３半導体層と、
（ｅ）前記第２半導体層上に形成されたベース用の第１導電型の第４半導体層と、
（ｆ）前記第３半導体層内に形成されたエミッタ用の第２導電型の第５半導体層と、
（ｇ）前記第４半導体層および前記第５半導体層より上層に形成された第１導電体層と、
（ｈ）前記第１導電体層より上層に形成され、前記第１半導体層および前記第２半導体層と電気的に接続されたコレクタ用の第１電極と、
（ｉ）前記第１導電体層より上層に形成され、前記第４半導体層と電気的に接続されたベース用の第２電極と、
（ｊ）前記第１導電体層より上層に形成され、前記第５半導体層と電気的に接続されたエミッタ用の第３電極とを備え、
前記第１導電体層は、前記第４半導体層と電気的に接続された第１導電体片と、前記第１電極下および前記第２電極下のうちの選択された１つ以上に配置された第２導電体片とを含み、
前記第２導電体片は、基準電位と電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第２導電体片は、前記第５半導体層および前記第３電極と電気的に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第５半導体層および前記第３電極は、前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
【請求項１５】
請求項１２記載の半導体装置において、
前記第１導電体層は、シリコンを主成分とし、表面に前記シリコンと金属との化合物層が形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１２記載の半導体装置において、
前記第２導電体片は、前記第１電極下にのみ配置され、
前記バイポーラトランジスタの出力は１Ｗ以上であることを特徴とする半導体装置。
【請求項１７】
ＭＩＳＦＥＴを有し、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板の主面に形成された第１導電型のウエルと、
（ｃ）前記ウエル内に形成され、前記ＭＩＳＦＥＴのソース、ドレインとなる第２導電型の半導体領域と、
（ｄ）前記半導体領域より上層に形成されたゲート電極と、
（ｅ）前記ゲート電極より上層に形成され、前記半導体領域と電気的に接続されたドレイン用の第４電極と、
（ｆ）前記ゲート電極より上層に形成され、前記ゲート電極と電気的に接続されたゲート用の第５電極と、
（ｇ）前記ゲート電極より上層に形成され、前記半導体領域と電気的に接続されたソース用の第６電極とを備え、
前記第４電極下および前記第５電極下のうちの選択された１つ以上に配置された第３導電体片は、基準電位と電気的に接続されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第３導体片は、前記ＭＩＳＦＥＴの前記ソースとなる前記半導体領域と電気的に接続されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記ＭＩＳＦＥＴの前記ソースとなる前記半導体領域および前記第６電極は、前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１７記載の半導体装置において、
前記第３導電体片は、前記ゲート電極より上層に形成された配線層に含まれることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
前記配線層は、金属を主成分とすることを特徴とする半導体装置。
【請求項２２】
請求項１７記載の半導体装置において、
前記ゲート電極および前記第３導電体片は、同じ導電体層に含まれていることを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、
前記導電体層は、シリコンを主成分とし、表面に前記シリコンと金属との化合物層が形成されていることを特徴とする半導体装置。
【請求項２４】
バイポーラトランジスタを有し、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板の主面に形成され、素子分離領域を形成する第１絶縁膜と、
（ｃ）前記半導体基板上に形成されたコレクタ用の第２導電型の第１半導体層と、
（ｄ）前記第１半導体層上に形成され、前記第１半導体層より不純物濃度が低いコレクタ用の第２導電型の第２半導体層と、
（ｅ）前記第２半導体層内に形成され、前記第１半導体層と前記第２半導体層とを電気的に接続し、前記第２半導体層より不純物濃度が高い第３半導体層と、
（ｆ）前記第２半導体層上に形成されたベース用の第１導電型の第４半導体層と、
（ｇ）前記第３半導体層内に形成されたエミッタ用の第２導電型の第５半導体層と、
（ｈ）前記第１配線層より上層に形成され、前記第１半導体層および前記第２半導体層と電気的に接続されたコレクタ用の第１電極と、
（ｉ）前記第１配線層より上層に形成され、前記第４半導体層と電気的に接続されたベース用の第２電極と、
（ｊ）前記第１配線層より上層に形成され、前記第５半導体層と電気的に接続されたエミッタ用の第３電極と、
（ｋ）前記第３電極下を含む前記第１絶縁膜下に形成され、前記第２半導体層より不純物濃度が高い第６半導体層と、
（ｌ）前記第３電極下に形成され、前記第３電極と前記第６半導体層とを電気的に接続する１つ以上のプラグとを備え、
前記第６半導体層は、前記第１電極下および前記第２電極下のうちの選択された１つ以上に配置され、基準電位と電気的に接続されていることを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置において、
前記第５半導体層および前記第３電極は、前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
【請求項２６】
請求項２４記載の半導体装置において、
前記第６半導体層は、前記第１電極下にのみ配置され、
前記バイポーラトランジスタの出力は１Ｗ以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、デジタル無線通信機器のフロントエンド部における送受信用の低ノイズ増幅器（ＬＮＡ；Low Noise Amplifier）もしくは電力増幅器に含まれるバイポーラトランジスタに適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、マイクロ波集積回路用の半導体集積装置において、パッド部の前面直下にグランドプレートとなる下層配線を配置せずに拡散層の表面にシリサイド層を形成してこれをシールドプレートとし、下層配線からシリサイド拡散層へグランド電位を供給することにより、熱ノイズおよび寄生容量の低減を同時に達成する技術がある（たとえば、特許文献１参照）。
【特許文献１】特開平１１−１６８１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者は、たとえばデジタルコードレス電話などのデジタル無線通信機器のフロントエンド部における送受信用のＬＮＡに適用されるバイポーラトランジスタについて検討している。この種のトランジスタを開発するに当たって、高利得化、低雑音化、および周波数特性の向上といった項目が重要視される。本発明者は、これら重要視される項目のうち、高利得化および低雑音化について特に着目しつつバイポーラトランジスタの開発を進めている。その中で、本発明者らは以下のような課題を見出した。
【０００４】
すなわち、上記バイポーラトランジスタにおいて、高利得化と低雑音化とはお互いにトレードオフの関係にあり、両方を同時に実現することが困難である。
【０００５】
また、半導体基板（以下、単に基板と記す）の主面にベース、コレクタおよびエミッタを設ける一方、基板の主面とは反対側の裏面と上記エミッタとを電気的に接続して同電位に設定した構造の基板エミッタ構造のバイポーラトランジスタがある。この基板エミッタ構造のバイポーラトランジスタにおいては、バイポーラトランジスタとするために基板の主面に設けられたベースパッドおよびコレクタパッドと基板との間に、容量と抵抗とが直列に接続されたＣＲ直列回路が設けられる。しかしながら、このＣＲ直列回路は、インピーダンスとなってバイポーラトランジスタに入力された電力を消費してしまうことから、高利得化を阻害してしまう課題が存在する。また、そのＣＲ直列回路は、インピーダンスとなって電力を消費することにより熱を発生し、熱の発生によって熱雑音を発生してしまうことから、低雑音化を阻害してしまう課題が存在する。
【０００６】
本発明の目的は、バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置は、
バイポーラトランジスタを有し、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板上に形成されたコレクタ用の第２導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、前記第１半導体層より不純物濃度が低いコレクタ用の第２導電型の第２半導体層と、
（ｄ）前記第２半導体層内に形成され、前記第１半導体層と前記第２半導体層とを電気的に接続し、前記第２半導体層より不純物濃度が高い第３半導体層と、
（ｅ）前記第２半導体層上に形成されたベース用の第１導電型の第４半導体層と、
（ｆ）前記第３半導体層内に形成されたエミッタ用の第２導電型の第５半導体層と、
（ｇ）前記第４半導体層および前記第５半導体層より上層に形成された第１配線層と、
（ｈ）前記第１配線層より上層に形成され、前記第１半導体層および前記第２半導体層と電気的に接続されたコレクタ用の第１電極と、
（ｉ）前記第１配線層より上層に形成され、前記第４半導体層と電気的に接続されたベース用の第２電極と、
（ｊ）前記第１配線層より上層に形成され、前記第５半導体層と電気的に接続されたエミッタ用の第３電極とを備え、
前記第１配線層に含まれ、前記第１電極下および前記第２電極下のうちの選択された１つ以上に配置された第１配線は、基準電位と電気的に接続されているものである。
【００１０】
また、本発明による半導体装置は、
バイポーラトランジスタを有し、
（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板上に形成されたコレクタ用の第２導電型の第１半導体層と、
（ｃ）前記第１半導体層上に形成され、前記第１半導体層より不純物濃度が低いコレクタ用の第２導電型の第２半導体層と、
（ｄ）前記第２半導体層内に形成され、前記第１半導体層と前記第２半導体層とを電気的に接続し、前記第２半導体層より不純物濃度が高い第３半導体層と、
（ｅ）前記第２半導体層上に形成されたベース用の第１導電型の第４半導体層と、
（ｆ）前記第３半導体層内に形成されたエミッタ用の第２導電型の第５半導体層と、
（ｇ）前記第４半導体層および前記第５半導体層より上層に形成された第１導電体層と、
（ｈ）前記第１導電体層より上層に形成され、前記第１半導体層および前記第２半導体層と電気的に接続されたコレクタ用の第１電極と、
（ｉ）前記第１導電体層より上層に形成され、前記第４半導体層と電気的に接続されたベース用の第２電極と、
（ｊ）前記第１導電体層より上層に形成され、前記第５半導体層と電気的に接続されたエミッタ用の第３電極とを備え、
前記第１導電体層は、前記第４半導体層と電気的に接続された第１導電体片と、前記第１電極下および前記第２電極下のうちの選択された１つ以上に配置された第２導電体片とを含み、
前記第２導電体片は、基準電位と電気的に接続されているものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
すなわち、バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばデジタル無線通信機器のフロントエンド部における送受信用の低ノイズ増幅器（ＬＮＡ；Low Noise Amplifier）もしくは電力増幅器に適用される出力約１Ｗクラスのバイポーラトランジスタを含むものである。この本実施の形態１の半導体装置について、その製造工程に沿って説明する。
【００１５】
まず、図１に示すように、たとえばｐ+型（第１導電型）のシリコンからなる半導体基板（以降、単に基板と記す）１に、フォトリソグラフィ（以下、単にリソグラフィと記す）工程を経て、イオン注入法または熱拡散法等により、ｎ+型（第２導電型）のコレクタ埋め込み領域（第１半導体領域）２を形成する。この際、コレクタ埋め込み領域２の抵抗を低くするため、高濃度で浅い接合を形成するのに適したＡｓ（ヒ素）を用いる。これにより、コレクタ埋め込み領域２の抵抗を低くすることができるので、コレクタ抵抗を低減できる。続いて、ｎ+型のコレクタ埋込領域２とアイソレーションするため、リソグラフィ工程を経て、イオン注入法または熱拡散法等により、ｐ+型の分離領域３を形成する。この分離領域３の不純物濃度がコレクタと基板１との間の容量を決めるパラメータとなるため最適化を図る。
【００１６】
次に、図２に示すように、基板１の主面上にエピタキシャル法によりｎ型のＳｉエピタキシャル層を形成することにより、ｎ型のコレクタ領域（第２半導体層）４を形成する。この際、ｐ型の分離領域３と、これに囲まれた活性領域とのアイソレーションを考慮し、ｎ型のコレクタ領域４の不純物濃度を低くする。これは、ｎ型のコレクタ領域４の不純物濃度が高いと、ｐ型の分離領域３がｎ型に反転し、アイソレーションできなくなる可能性があるためであり、ｎ型のコレクタ領域４の不純物濃度は最適化が重要である。その後、上記活性領域のアイソレーションのため、リソグラフィ工程を経て、イオン注入法または熱拡散法等により、ｐ型の分離領域５を形成する。
【００１７】
次に、図３に示すように、上記エピタキシャル層の上面上に分離部６を形成することにより、エピタキシャル層の上面部に上記活性領域を形成する。この際、エミッタ−ベース接合領域用の活性領域と、コレクタ引出領域用の活性領域とを同時に形成する。本実施の形態１では、ｎ型のコレクタ領域４、ｐ型のベース領域、ｐ+型のベース引出領域およびエミッタ領域が、ｎ+型のコレクタ埋め込み領域２およびｎ+型のコレクタ引き出し領域により取り囲まれる、いわゆるエンクローチ型コレクタレイアウトを採用する。これにより、上記のようにコレクタからベースに流れる電流の経路を増加させることができ、かつ、電流集中を緩和できるので、コレクタ抵抗の低減と、素子破壊耐量の向上とを同時に実現できる。なお、ｐ型のベース領域、ｐ+型のベース引出領域、エミッタ領域およびｎ+型のコレクタ引き出し領域は、後の工程で形成するものであり、その工程時に詳述する。
【００１８】
続いて、リソグラフィ工程を経て、イオン注入法等により、ｎ+型のコレクタ引き出し領域７を形成する。この際、コレクタ引き出し領域７は、コレクタ領域４の上面からコレクタ埋め込み領域２に達するようにしなければならないため、コレクタ引き出し領域７を形成するための不純物として、たとえば拡散係数の大きいＰ（リン）を用いる。また、コレクタ引き出し領域（第３半導体層）７の抵抗はコレクタ抵抗に影響するため低抵抗化が必要である。
【００１９】
次に、図４に示すように、上記エミッタ−ベース接合領域用の活性領域に、リソグラフィ工程を経て、イオン注入法等により、ｐ型のベース領域（第４半導体層）８を形成し、ｐｎ接合を形成する。続いて、図５に示すように、基板１上にｐ型の不純物（たとえばＢ）が導入された多結晶シリコン膜を堆積した後、その多結晶シリコン膜をリソグラフィ工程によってパターニングし、ベース引き出し電極９を形成する。
【００２０】
次に、図６に示すように、たとえば熱ＣＶＤ（Chemical Vapor Deposition）法によって酸化シリコン膜１０を堆積した後、その酸化シリコン膜１０をリソグラフィ工程によってパターニングし、ベース領域８上に開口部を形成する。続いて、その開口部内を含む基板１上に窒化シリコン膜１１を堆積した後、その窒化シリコン膜１１をリソグラフィ工程によってパターニングし、窒化シリコン膜１１をその開口部の底面の一部および側面に残す。続いて、基板１上にｎ型の不純物（たとえばＡｓまたはＰ）が導入された多結晶シリコン膜を堆積した後、その多結晶シリコン膜をリソグラフィ工程によってパターニングし、エミッタ引き出し電極１２を形成する。このエミッタ引き出し電極１１を形成するｎ型の多結晶シリコン膜は、たとえばＩＤＰ（In Situ phosphorus-Doped Polysilicon）を適用し、バイポーラトランジスタＱｅの電流増幅率ｈＦＥの温度依存性を考慮する。これは、温度依存性に優れているＩＤＰ膜を使用することにより、高出力デバイス用途の中で重要となる熱による素子破壊を低減または防止するためである。
【００２１】
次いで、基板１に熱処理を施すことにより、ベース引き出し電極９およびエミッタ引き出し電極１２から不純物を拡散させ、ベース領域８にｐ+型のベース引き出し領域１３およびｎ+型のエミッタ領域（第５半導体層）１４を自己整合的に形成する。
【００２２】
次に、図７に示すように、たとえばＣＶＤ法等により基板１上に酸化シリコン膜を堆積することにより、絶縁膜１５を形成する。続いて、リソグラフィ工程によってその絶縁膜１５をパターニングし、コンタクトホール１６を形成する。続いて、たとえばコンタクトホール１６内を含む基板１上に薄い窒化チタン膜を堆積した後、基板１上にＷ（タングステン）膜を堆積し、そのＷ膜でコンタクトホール１６を埋め込む。続いて、ＣＭＰ法によりコンタクトホール１６外のＷ膜および窒化チタン膜を除去し、ベース引き出し電極９と電気的に接続するプラグ１７、エミッタ引き出し電極１２と電気的に接続するプラグ１８、およびコレクタ引き出し電極７と電気的に接続するプラグ１９を形成する。
【００２３】
続いて、たとえば基板１上に窒化チタン膜、Ａｌ（アルミニウム）膜および窒化チタン膜を順次堆積して積層膜を形成した後、リソグラフィ工程によってこの積層膜をパターニングすることによって第１配線層を形成する。それにより、プラグ１７と電気的に接続する配線２１、プラグ１８と電気的に接続する配線２２、プラグ１９と電気的に接続する配線２３、および配線（第１配線）２４が形成される。
【００２４】
次に、図８に示すように、たとえばＣＶＤ法等により基板１上に酸化シリコン膜を堆積することにより、絶縁膜２５を形成する。続いて、リソグラフィ工程によってその絶縁膜２５をパターニングし、第１配線層に達するコンタクトホールを形成した後、そのコンタクトホール内に前述のプラグ１７〜１９と同様のプラグ２６を形成する。次いで、配線２１〜２４を形成した工程と同様の工程により、プラグ２６と電気的に接続する配線２７を含む第２配線層を形成する。
【００２５】
次に、図９に示すように、たとえばＣＶＤ法等により基板１上に酸化シリコン膜を堆積することにより、絶縁膜２８を形成した後、リソグラフィ工程によってこの絶縁膜２８をパターニングし、配線２７に達するコンタクトホール２９を形成する。続いて、基板１上に、たとえば窒化チタン膜およびＡｌ膜を順次堆積することによって積層膜を形成した後、リソグラフィ工程によってこの積層膜をパターニングし、配線２７と電気的に接続する配線３０、ベースパッド（第２電極）３１、エミッタパッドおよびコレクタパッド（第１電極）３２を形成する。ベースパッド３１、エミッタパッドおよびコレクタパッド３２は、それぞれ個別に設けるものであり、図９は、ベースパッド３１もしくはコレクタパッド３２が配置された断面を図示したものである。ベースパッド３１は、図９中では図示されない配線３０、配線２７およびプラグ２６を介して、ベース領域８と電気的に接続する配線２１と電気的に接続されている。エミッタパッドは、配線３０、配線２７およびプラグ２６を介して、エミッタ領域１４と電気的に接続する配線２２と電気的に接続されている。コレクタパッド３２は、図９中では図示されない配線３０、配線２７およびプラグ２６を介して、コレクタ領域４と電気的に接続する配線２３と電気的に接続されている。また、エミッタパッドおよびエミッタ領域１４と電気的に接続された配線３０は、図９中では図示されない配線２７およびプラグ２６を介して、配線２４と電気的に接続されている。
【００２６】
次に、図１０に示すように、配線３０、ベースパッド３１、エミッタパッドおよびコレクタパッド３２を覆う酸化シリコン膜を基板１上に堆積することにより、最終の表面保護用の絶縁膜３３を形成する。続いて、リソグラフィ工程によってこの絶縁膜３３をパターニングし、ベースパッド３１、コレクタパッド３２およびエミッタパッド（第３電極）３４のそれぞれに達する開口部３５を形成する（図１１参照）。なお、図１１は、開口部３５を形成した時点における基板１の上面（平面）の要部を図示したものである。この時、本実施の形態１のバイポーラトランジスタは基板エミッタ構造なので、チップの主面（デバイス形成面）からコレクタ電極を引き出せる。これにより、コレクタ用のボンディングパッドであるコレクタパッド３２を複数設けることができ、コレクタ用のワイヤの数を増やすことができるので、インピーダンスの改善（低減）が可能となる。
【００２７】
次に、基板１の裏面を研削した後、その裏面に、たとえばＡｕ（金）等のような導電性膜を蒸着法等により被着する。この研削処理では、放熱性の向上を考慮して最終的なチップの厚さが薄くなるように仕上げる。
【００２８】
次に、基板１を個々の半導体チップ（以下、単にチップと記す）へ分割する。続いて、図１２に示すように、分割されたチップ１Ｃを、その主面（デバイス形成面）を上に向け、かつ、基板１の裏面を配線基板のエミッタ配線ＥＬに接触させた状態で、配線基板の主面上に実装する。続いて、ボンディングワイヤＢＷを用いて、配線基板のベース配線ＢＬとベースパッド３１とを電気的に接続し、配線基板のコレクタ配線ＣＬとコレクタパッド３２とを電気的に接続し、配線基板のエミッタ配線ＥＬとエミッタパッド３４とを電気的に接続する。
【００２９】
ここで、図１３および図１４は、上記の本実施の形態１のバイポーラトランジスタを含むデジタル無線通信機器のフロントエンド部の回路ブロックの例を示しており、図１３は２ＧＨｚ帯のデジタルコードレス電話のフロントエンド部の例であり、図１４は５ＧＨｚ帯のデジタルコードレス電話のフロントエンド部の例である。このフロントエンド部は、アンテナＡＮＴ、送受信信号切換スイッチＳＷおよびベースバンド処理部Ｂ／Ｂの他、その送受信信号切換スイッチＳＷとベースバンド処理部Ｂ／Ｂとの間に、受信系のＬＮＡＬ１、ＬＮＡ用のバッファ回路ＬＮＡＢ、ダウンコンバータ回路ＤＣ、ローパスフィルタＬＰＦおよびＩＦ（Inter mediate Frequency）アンプＩＦＡ１の一群と、送信系の電力増幅器（Power Amplifier）ＰＡ、電力増幅器用のドライバ回路ＰＡＤ、アップコンバータ回路ＵＣおよびＩＦアンプＩＦＡ２の一群と、ＰＬＬ周波数シンセサイザ（Phase Locked Loop Frequency Synthesizer）ＰＳＹ、高周波（ＲＦ：Radio Frequency）用の電圧制御発振回路（Voltage Controlled Oscillator）ＶＣＯおよび発振回路用の出力バッファ回路ＯＳＢの一群とを有している。
【００３０】
また、本実施の形態においては、２ＧＨｚ帯とは１．８〜２．４ＧＨｚの周波数帯域のことを指し、５ＧＨｚ帯とは５．０〜６．０ＧＨｚの周波数帯域のことを指す。特に２ＧＨｚ帯においては、１．８、１．９および２．４ＧＨｚの周波数が一般的に用いられ、デジタルコードレス電話もしくは無線ＬＡＮ等の用途として用いられる。また、５ＧＨｚ帯においては、５．２および５．８ＧＨｚの周波数が一般的に用いられ、５．２ＧＨｚではデジタルコードレス電話、５．８ＧＨｚでは無線ＬＡＮとして用いられる事が多い。
【００３１】
本実施の形態１のバイポーラトランジスタを含む半導体装置は、たとえば上記受信系増幅器のＬＮＡＬ１、バッファ回路ＬＮＡＢ、送信系増幅器の電力増幅器（Power Amplifier）ＰＡ、ドライバ回路ＰＡＤおよびプリドライバ回路等に適用されている。なお、上記ドライバ回路ＰＡＤの前段にプリドライバ回路を設けても良い。図１３および図１４中において、一点鎖線で囲んだ領域ＣＨＰ１、ＣＨＰ２、ＣＨＰ３のそれぞれは、１つのチップとして形成されている。
【００３２】
図１５は、遮断周波数・耐圧積のグラフ図を示している。遮断周波数・耐圧積とは、一般に高周波（ＲＦ）バイポーラトランジスタの性能指数を示しており、数値が高いほどそのデバイスは優れていることを示している。同図から、本実施の形態１のバイポーラトランジスタのラインにおいて、ベース開放のコレクタ−エミッタ間電圧ＶCEOが４Ｖ以上のデバイスは、上記電力増幅器ＰＡとして使用し、４Ｖ以下のデバイスは、上記ＬＮＡＬ１として使用している。その理由は、それぞれのデバイスに印加される電圧が、送信段の電力増幅器ＰＡは高く、受信段のＬＮＡＬ１は比較的小さいためである。また、ＬＮＡＬ１は高周波領域での低雑音を重視するため遮断周波数ｆTの高いデバイスが要求されるからである。一方、Ｓｉデバイスのラインにおいて、ベース開放のコレクタ−エミッタ間電圧ＶCEOが４Ｖ以上のデバイスは、上記電圧制御発振回路ＶＣＯとして使用している。
【００３３】
本実施の形態１によれば、図１２に示したボンディングワイヤＢＷを用いた電気的接続により、バイポーラトランジスタのエミッタは、基板１の裏面と電気的に接続し、基準（接地）電位とすることができる。また、エミッタと電気的に接続する配線２４についても基準（接地）電位とすることができる。ここで、図１６は、ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４を設けていない場合の半導体装置の要部断面図である。図１６に示したような構造の場合には、ベースパッド３１およびコレクタパッド３２と基板１との間に、容量Ｃおよび抵抗ＲによるＣＲ直列回路が設けられた構造となる。このようなＣＲ直列回路が設けられた場合には、ＣＲ直列回路がインピーダンスとなってバイポーラトランジスタに入力された電力を消費してしまうことから、高利得化を阻害してしまうことが懸念される。本発明者は、その高利得化を阻害するバイポーラトランジスタにおける高周波平均電力損失について検討した。この高周波平均電力損失をＰａｖｅとし、ベースパッド３１もしくはコレクタパッド３２に入力される信号の電圧をＶｍとし、ｆをベースパッド３１もしくはコレクタパッド３２に入力される信号の周波数とすると、Ｐａｖｅ＝１／２×Ｖｍ×（ｆ2Ｃ2Ｒ）／（１＋ｆ2Ｃ2Ｒ2）と表すことができる。図１７は、そのＰａｖｅの式におけるＲと（ｆ2Ｃ2Ｒ）／（１＋ｆ2Ｃ2Ｒ2）の値（電力損失）との関係をグラフ化したものであり、ｆが２ＧＨｚおよび５ＧＨｚのそれぞれの場合についてと、Ｃが０．１ｐＦおよび０．２ｐＦのそれぞれの場合についての合計４通りの例について示している。図１７に示すように、ｆおよびＣが大きいほど電力損失が大きくなることがわかる。
【００３４】
また、上記ＣＲ直列回路は、インピーダンスとなって電力を消費することにより熱を発生し、熱の発生によって熱雑音を発生してしまうことから、低雑音化を阻害してしまうことが懸念される。ここで、図１８は、雑音指数の周波数特性を示している。横軸は周波数、縦軸は雑音指数（ＮＦ：Noise Figure）を示している。図１６に示した構造を有するバイポーラトランジスタ、および本実施の形態１のバイポーラトランジスタの使用周波数ｆは、２ＧＨｚ以上であり分配雑音（Partition noise）領域に含まれる。分配雑音は、バイポーラトランジスタのエミッタから注入された電流がベースとコレクタとに分かれるが、この分配比の微小なゆらぎにより発生する雑音である。雑音指数について、雑音指数の最小値をＮＦｍｉｎとし、入力電圧をＶｉとし、入力電流をＩｉとし、ｋをボルツマン定数とし、Ｔを温度とし、Δｆを周波数の変化量とすると、ＮＦｍｉｎ＝１＋（Ｖｉ2Ｉｉ2）1/2／２ｋＴΔｆと定義することができる。また、ｒｂをベース抵抗とし、ｒｓを基板抵抗とし、ｎを入力側への寄与率（％）とし、ｇｍを相互コンダクタンスとし、ｑを電子の電荷の絶対値とし、Ｉｂをベース電流とし、Ｉｃをコレクタ電流とすると、Ｖｉ2／Δｆ＝４ｋＴｒｂ＋４ｋＴｒｓｎ＋２ｋＴ／ｇｍと定義でき、Ｉｉ2／Δｆ＝２ｑＩｂ＋２ｑＩｃ×（ｆ2／ｆT2）と定義することができる。
【００３５】
一方、図１９は、ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４が設けられた構造（以降、基板シールド構造と記す）を有する本実施の形態１の半導体装置の要部断面図である。このような基板シールド構造とした場合には、ベースパッド３１およびコレクタパッド３２と配線２４との間では容量Ｃが設けられた構造（図１０も参照）となるために電力消費はなくなる。また、配線２４は、最下層の第１配線層で形成されているので、ベースパッド３１およびコレクタパッド３２と配線２４との間に存在する容量Ｃの値を最小値とすることができる。それにより、本実施の形態１のバイポーラトランジスタの高周波特性を向上することが可能となる。
【００３６】
また、配線２４と基板１との間にはＣＲ直列回路が設けられた構造（図１０も参照）となるが、前述したように配線２４は基準（接地）電位と電気的に接続されていることから、基板１からの熱雑音は、配線２４を介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにすることができる。さらに、配線２４は、Ａｌを主導電層とした低抵抗金属配線であることから、熱雑音を基準（接地）電位へ逃がしやすくなっている。すなわち、抵抗Ｒが０となることから上記高周波平均電力損失は０となり、基板シールド構造とした本実施の形態１によれば、高利得化および低雑音化を実現することが可能となる。
【００３７】
図２０は、図１８を用いて説明した雑音指数ＮＦとコレクタ電流Ｉｃとの関係について、実際の数値を代入してグラフ化したものであり、図１６に示した従来の構造の場合と、図１９に示した本実施の形態１の基板シールド構造の場合との２通りの例について図示している。図２０に示すグラフを求める際の前提条件として、ｆ＝５．８ＧＨｚ、ｆTｍａｘ＝３６ＧＨｚ／３３ＧＨｚ、電流利得ｈFE＝２００、ｒｂ＝２０Ω、およびｒｓ＝１１０Ωとしている。図２０に示すように、図１６に示したような構造を有するバイポーラトランジスタに比べて、図１９に示すような基板シールド構造を有する本実施の形態１のバイポーラトランジスタは、雑音指数が小さくなっており、低雑音化を可能としている。ここで、入力側への寄与率ｎを１０％とすると、基板抵抗の熱雑音への影響は約０．３ｄＢと考えられる。
【００３８】
図２１は、図１６に示した従来の構造を有するバイポーラトランジスタと、図１９に示した基板シールド構造を有する本実施の形態１のバイポーラトランジスタとにおける、コレクタ電流Ｉｃと電力利得ＰＧとの関係について図示したものである。電力利得ＰＧは、Ｃjcをベース・コレクタ間容量とするとＰＧ＝１０ｌｏｇ（ｆT／Ｃjcｆ2ｒｂＣjc）と定義できるものである。図２１に示すグラフを求める際の前提条件として、ｆ＝５．８ＧＨｚ、ｆTｍａｘ＝３６ＧＨｚ／３３ＧＨｚ、ｒｂ＝２０Ω、およびＣjc＝０．１２ｐＦとしている。図２１に示すように、図１６に示したような構造を有するバイポーラトランジスタは、基板シールド構造としないことによる電力損失の影響が約１．０ｄＢであると考えられる。すなわち、図１６に示したような構造を有するバイポーラトランジスタに比べて、図１９に示すような基板シールド構造を有する本実施の形態１のバイポーラトランジスタは、電力利得を向上することができる。
【００３９】
（実施の形態２）
次に、本実施の形態２について説明する。
【００４０】
図２２に示すように、本実施の形態２では、前記実施の形態１で形成した配線２４（図１０参照）を省略し、配線２７を含む第２配線層において、ベースパッド３１およびコレクタパッド３２下に配線（第１配線）２７Ａを配置したものである。この配線２７Ａは、前記実施の形態１で説明した配線２４と同様に、エミッタ（基準（接地）電位）と電気的に接続されている。このような構造とした場合でも、前記実施の形態１で説明した基板シールド構造とすることができ、ベースパッド３１およびコレクタパッド３２と配線２７Ａとの間では容量Ｃが設けられた構造となるために電力消費はなくなる。また、配線２７Ａと基板１との間にはＣＲ直列回路が設けられた構造となるが、前述したように配線２７Ａは基準（接地）電位と電気的に接続されていることから、基板１からの熱雑音は、配線２７Ａを介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにすることができる。さらに、配線２７Ａは、Ａｌを主導電層とした低抵抗金属配線であることから、熱雑音を基準（接地）電位へ逃がしやすくなっている。すなわち、抵抗Ｒが０となることから上記高周波平均電力損失は０となり、基板シールド構造とした本実施の形態１によれば、高利得化および低雑音化を実現することが可能となる。
【００４１】
上記のような本実施の形態２によっても前記実施の形態１と同様の効果を得ることができる。
【００４２】
（実施の形態３）
次に、本実施の形態３について説明する。
【００４３】
図２３に示すように、本実施の形態３では、前記実施の形態１で形成した配線２４（図１０参照）を省略し、ベース引き出し電極（第１導電体片）９を形成したｐ型の多結晶シリコン膜（第１導電体層）を用いてベースパッド３１およびコレクタパッド３２下に導体片（第２導電体片）９Ａを配置したものである。導体片９Ａは、多結晶シリコンを主成分としていることから、配線２４に比べて抵抗が高く、低抵抗化が求められる。そこで、たとえばベース引き出し電極９および導体片９Ａとなる多結晶シリコン膜を堆積した後、パターニングを行う前にその多結晶シリコン膜上にＣｏ（コバルト）膜を堆積し、熱処理を施すことによって多結晶シリコン膜の表面にＣｏシリサイド層（化合物層）９Ｂを形成して低抵抗化する。この導体片９Ａは、前記実施の形態１で説明した配線２４と同様に、エミッタ（基準（接地）電位）と電気的に接続されている。このような構造とした場合でも、前記実施の形態１で説明した基板シールド構造とすることができ、ベースパッド３１およびコレクタパッド３２と導体片９Ａとの間では容量Ｃが設けられた構造となるために電力消費はなくなる。また、導体片９Ａと基板１との間にはＣＲ直列回路が設けられた構造となるが、前述したように導体片９Ａは基準（接地）電位と電気的に接続されていることから、基板１からの熱雑音は、導体片９Ａを介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにすることができる。さらに、導体片９Ａは、表面にＣｏシリサイド層９Ｂが形成されて低抵抗化されていることから、熱雑音を基準（接地）電位へ逃がしやすくなっている。すなわち、抵抗Ｒが０となることから上記高周波平均電力損失は０となり、基板シールド構造とした本実施の形態１によれば、高利得化および低雑音化を実現することが可能となる。
【００４４】
（実施の形態４）
本実施の形態４の半導体装置は、高周波高出力用途で用いられる出力約３Ｗ〜５Ｗクラスのバイポーラトランジスタを含むものである。
【００４５】
前記実施の形態１においては、ベースパッド３１およびコレクタパッド３２下に配線２４（図１０参照）を配置した例について説明したが、本実施の形態４は、配線２４はコレクタパッド３２下のみに配置したものである。また、図２４および図２５に示すように、前記実施の形態１に比べてコレクタパッド３２の配置数を増やし、コレクタパッド３２に接続するボンディングワイヤＢＷの数を増やしている。高出力とするためには、出力側のインピーダンスを低減することが求められるが、コレクタパッド３２に接続するボンディングワイヤＢＷの数が増やしたことにより、出力側のインピーダンスを低減することができる。また、ベースパッド３１下の配線２４を省略したことにより、ベースパッド３１と配線２４との間で形成された容量Ｃ（図１０参照）がなくなるので、入力容量を低減することができる。
【００４６】
上記の本実施の形態４では、配線２４を配置した例について説明したが、前記実施の形態２で説明した配線２７Ａもしくは前記実施の形態３で説明した導体片９Ａを用いた場合でも、コレクタパッド３２下のみに配置することによって同様の効果を得ることができる。
【００４７】
（実施の形態５）
本実施の形態５の半導体装置は、たとえば高周波用のｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有するものであり、図２６は、その要部断面図である。
【００４８】
図２６に示すように、本実施の形態５の半導体装置は、ｐ+型のシリコンからなる基板１上にｐ型のエピタキシャル層１Ｂが形成され、そのエピタキシャル層１Ｂの表面には、前記実施の形態１で説明した分離部６（図３参照）と同様の分離部６が形成され、活性領域を規定している。その活性領域においては、エピタキシャル層１Ｂ中にｐ型ウエル１Ｐが形成され、ｐ型ウエル１Ｐの表面にはＭＩＳＦＥＴのソース・ドレインとなるｎ型半導体領域１Ｎが形成されている。ソース・ドレイン間のチャネル上には、ゲート絶縁膜を介して、たとえば多結晶シリコン膜から形成されたゲート電極Ｇ１が形成されている。分離部６上においては、ゲート電極Ｇ１を形成する多結晶シリコン膜と同じ多結晶シリコン膜から形成された導体片（第３導電体片）Ｇ２が形成されている。図示は省略するが、ゲート電極Ｇ１および導体片Ｇ２の表面には、前記実施の形態３で説明したＣｏシリサイド層９Ｂ（図２３参照）と同様のＣｏシリサイド層が形成され、低抵抗化されている。ゲート電極Ｇ１および導体片Ｇ２上には、窒化シリコン膜１５Ａおよび酸化シリコン膜１５Ｂが形成され、これら窒化シリコン膜１５Ａおよび酸化シリコン膜１５Ｂがゲート電極Ｇ１および導体片Ｇ２を覆っている。窒化シリコン膜１５Ａおよび酸化シリコン膜１５Ｂには、ｎ型半導体領域１Ｎおよびゲート電極Ｇ１に達するコンタクトホールがそれぞれ形成され、そのコンタクトホール内には前記実施の形態１で説明したプラグ１７〜１９と同様のプラグ２０Ｓ、２０Ｇ、２０Ｄが形成されている。酸化シリコン膜１５Ｂ上には、前記実施の形態１で説明した配線３０、ベースパッド３１およびコレクタパッド３２と同様の工程で形成された配線３７、３８、３９、ゲートパッド（第５電極）４０、ドレインパッド（第４電極）４１およびソースパッド（第６電極（図示は省略））が形成されている。ゲートパッド４０は、図２６中では図示されない配線、配線３８およびプラグ２０Ｇを介してゲート電極Ｇ１と電気的に接続している。ドレインパッド４１は、図２６中では図示されない配線、配線３９およびプラグ２０Ｄを介してＭＩＳＦＥＴのドレインとなるｎ型半導体領域１Ｎと電気的に接続している。ソースパッドは、図２６中では図示されない配線、配線３７およびプラグ２０Ｓを介してＭＩＳＦＥＴのソースとなるｎ型半導体領域１Ｎと電気的に接続している。ゲートパッド４０、ドレインパッド４１およびソースパッドは、ボンディングワイヤ（図示は省略）によって配線基板（図示は省略）に電気的に接続されている。また、このボンディングワイヤによる電気的接続によってソースパッドは基板１の裏面と電気的に接続され、ソースを基準（接地）電位とすることができる。さらに、前述の導体片Ｇ２は、ゲートパッド４０およびドレインパッド４１下に配置され、ソース（基準（接地）電位）と電気的に接続されている。
【００４９】
上記のような本実施の形態５のｎチャネル型ＭＩＳＦＥＴにおいても、前記実施の形態１〜４で説明したバイポーラトランジスタと同様に、基板シールド構造とすることができる。それにより、ゲートパッド４０およびドレインパッド４１と配線２７Ａとの間では容量Ｃが設けられた構造となるために電力消費はなくなる。また、導体片Ｇ２と基板１との間にはＣＲ直列回路が設けられた構造となるが、前述したように導体片Ｇ２は基準（接地）電位と電気的に接続されていることから、基板１からの熱雑音は、導体片Ｇ２を介して基準（接地）電位へと逃がし、ゲートパッド４０およびドレインパッド４１へは届かないようにすることができる。さらに、配線２７Ａは、Ａｌを主導電層とした低抵抗金属配線であることから、熱雑音を基準（接地）電位へ逃がしやすくなっている。すなわち、抵抗Ｒが０となることから上記高周波平均電力損失は０となり、基板シールド構造とした本実施の形態１によれば、高利得化および低雑音化を実現することが可能となる。さらに、導体片Ｇ２は、表面にＣｏシリサイド層が形成されて低抵抗化されていることから、熱雑音を基準（接地）電位へ逃がしやすくなっている。すなわち、抵抗Ｒが０となることから前記実施の形態１で説明した高周波平均電力損失は０となり、基板シールド構造とした本実施の形態５によれば、高利得化および低雑音化を実現することが可能となる。
【００５０】
上記の本実施の形態５では、多結晶シリコン膜から形成された導体片Ｇ２を配置する場合について説明したが、基板１上に多層に配線層を形成し、そのうちの１層においてゲートパッド４０およびドレインパッド４１下に配線を配置し、その配線をソース（基準（接地）電位）と電気的に接続した構造としてもよい。
【００５１】
なお、上記の本実施の形態５では、ｎチャネル型ＭＩＳＦＥＴを有する半導体装置について説明したが、ｐチャネル型ＭＩＳＦＥＴを有する半導体装置についても同様の基板シールド構造を適用することができる。
【００５２】
上記のような本実施の形態５によっても前記実施の形態１〜４と同様の効果を得ることができる。
【００５３】
（実施の形態６）
次に、本実施の形態６について説明する。
【００５４】
図２７に示すように、本実施の形態６では、前記実施の形態１で形成した配線２４（図１０参照）を省略し、分離部（第１絶縁膜）６の下部に、たとえばＡｓまたはＰを導入することによってｎ+型半導体層（第６半導体層）ＮＳを形成し、前記実施の形態１でも説明した基板シールド構造としたものである。このｎ+型半導体層ＮＳは、ベースパッド３１、コレクタパッド３２およびエミッタパッド３４の下部に配置されるように形成する。また、平面でエミッタパッド３４の全域において、エミッタパッド３４下には複数のプラグＰＬＧおよび配線（図示は省略）を形成し、これらプラグＰＬＧおよび配線を介してエミッタパッド３４とｎ+型半導体層ＮＳとが電気的に接続されるようにする。なお、図２７中においては、本実施の形態６の半導体装置の構造をわかりやすくするために、第１配線層より上層の配線層については、ベースパッド３１、コレクタパッド３２およびエミッタパッド３４を除いて図示は省略している。
【００５５】
ｎ+型半導体層ＮＳは、プラグＰＬＧを介してエミッタ（基準（接地）電位）と電気的に接続されている。このような構造とした場合でも、前記実施の形態１で説明した基板シールド構造とすることができ、ベースパッド３１およびコレクタパッド３２と配線２７Ａとの間では容量Ｃが設けられた構造となるために電力消費はなくなる。また、ｎ+型半導体層ＮＳと基板１との間にはＣＲ直列回路が設けられた構造となるが、前述したようにｎ+型半導体層ＮＳは基準（接地）電位と電気的に接続されていることから、基板１からの熱雑音は、ｎ+型半導体層ＮＳを介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにすることができる。すなわち、抵抗Ｒが０となることから上記高周波平均電力損失は０となり、基板シールド構造とした本実施の形態１によれば、高利得化および低雑音化を実現することが可能となる。また、平面でエミッタパッド３４の全域において、エミッタパッド３４下に複数のプラグＰＬＧを配置して、エミッタパッド３４の全域でｎ+型半導体層ＮＳと電気的に接続する構造としている。それにより、エミッタパッド３４とｎ+型半導体層ＮＳとのコンタクト抵抗を低減できる。その結果、ｎ+型半導体層ＮＳと基準（接地）電位との電気的接続を強化することができる。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５７】
本発明の半導体装置は、たとえばデジタルコードレス電話などのデジタル無線通信機器のフロントエンド部などに広く適用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１３】本発明の実施の形態１である半導体装置を含むデジタル無線通信機器のフロントエンド部の回路ブロック図である。
【図１４】本発明の実施の形態１である半導体装置を含むデジタル無線通信機器のフロントエンド部の回路ブロック図である。
【図１５】遮断周波数・耐圧積のグラフ図である。
【図１６】本発明の実施の形態１である半導体装置と比較した半導体装置の要部断面図である。
【図１７】高周波平均電力損失を示す説明図である。
【図１８】雑音指数の周波数特性を示す説明図である。
【図１９】本発明の実施の形態１である半導体装置の要部断面図である。
【図２０】雑音指数とコレクタ電流との関係について、実際の数値を代入してグラフ化した説明図である。
【図２１】コレクタ電流と電力利得との関係について示した説明図である。
【図２２】本発明の実施の形態２である半導体装置の要部断面図である。
【図２３】本発明の実施の形態３である半導体装置の要部断面図である。
【図２４】本発明の実施の形態４である半導体装置の要部平面図である。
【図２５】本発明の実施の形態４である半導体装置の要部平面図である。
【図２６】本発明の実施の形態５である半導体装置の要部断面図である。
【図２７】本発明の実施の形態６である半導体装置の要部断面図である。
【符号の説明】
【００５９】
１  基板
１Ｂ  エピタキシャル層
１Ｃ  チップ
２  コレクタ埋め込み領域（第１半導体領域）
３  分離領域
４  コレクタ領域（第２半導体層）
５  分離領域
６  分離部（第１絶縁膜）
７  コレクタ引き出し領域（第３半導体層）
８  ベース領域（第４半導体層）
９  ベース引き出し電極（第１導電体片）
９Ａ  導体片（第２導電体片）
９Ｂ  Ｃｏシリサイド層（化合物層）
１０  酸化シリコン膜
１１  窒化シリコン膜
１２  エミッタ引き出し電極
１３  ベース引き出し領域
１４  エミッタ領域（第５半導体層）
１５  絶縁膜
１６  コンタクトホール
１７〜１９  プラグ
２０、２０Ｄ、２０Ｇ、２０Ｓ  プラグ
２１〜２３  配線
２４  配線（第１配線）
２５  絶縁膜
２６  プラグ
２７  配線
２７Ａ  配線（第１配線）
２８  絶縁膜
２９  コンタクトホール
３０  配線
３１  ベースパッド（第２電極）
３２  コレクタパッド（第１電極）
３３  絶縁膜
３４  エミッタパッド（第３電極）
３５  絶縁膜
３７、３８、３９  配線
４０  ゲートパッド（第５電極）
４１  ドレインパッド（第４電極）
ＡＮＴ  アンテナ
Ｂ／Ｂ  ベースバンド処理部
ＢＬ  ベース配線
ＢＷ  ボンディングワイヤ
ＣＬ  コレクタ配線
ＤＣ  ダウンコンバータ回路
ＥＬ  エミッタ配線
Ｇ１  ゲート電極
Ｇ２  導体片（第３導電体片）
ＩＦＡ１、ＩＦＡ２  ＩＦ  アンプ
Ｌ１  ＬＮＡ
ＬＮＡＢ  バッファ回路
ＬＰＦ  ローパスフィルタ
ＮＳ  ｎ+型半導体層（第６半導体層）
ＯＳＢ  出力バッファ回路
ＰＬＧ  プラグ
ＰＡ  電力増幅器
ＰＡＤ  ドライバ回路
ＰＳＹ  ＰＬＬ周波数シンセサイザ
ＳＷ  送受信信号切換スイッチ
ＵＣ  アップコンバータ回路
ＶＣＯ  電圧制御発振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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