(57)【要約】【課題】  プロセッサ間のシリアル通信を利用して、安価に装置の状態を安全にイニシャルする方法を提供する。【解決手段】  シリアル通信上のストローブ信号をクロック監視手段（ウオッチドッグタイマなど）のクロック入力端子に供給することにより、ストローブ信号にシリアル通信用のストローブ信号とウオッチドッグタイマ制御用のクロックの２つの機能持たせることができ信号線数の削減が可能となる。外来ノイズ等で不用意に各通信信号にノイズがのり電圧変動が生じた場合でも、長い時間のクロック停止には至らず、誤動作としてのリセットがなくなり信頼性の高い通信装置の構築が可能とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
プロッサ１とプロセッサ２を持ち、各プロセッサ間のシリアル通信線上の信号の論理変化を監視し、前述するプロセッサ１と前述するプロセッサ２間のシリアル通信上の信号が変化しない時間が予め決められた時間以上であるときに、前述する信号監視手段が前述するプロセッサ１あるいはプロセッサ２に対して初期化信号を出力する信号監視手段を持ち、前述するプロセッサ１あるいはプロセッサ２がプロセッサ１あるいはプロセッサ２に対して前述の信号監視手段の初期化信号を使って初期化を行うために、前述するシリアル通信の信号変化を停止する特徴をもつシリアル通信装置。
【請求項２】
請求項１記載の前述する信号監視手段からの初期化信号が前述するプロセッサ１あるいはプロセッサ２に対するリセット信号、あるいは、割込み信号であることを特徴とするシリアル通信装置。
【請求項３】
請求項１における前述する信号監視手段は、入力されたクロック監視機能をもち、入力されたクロックの変化しない時間が予め決められた時間以上であるときに、予め決められた時間、論理レベルを変化するリセット出力をもち、プロセッサに前述するリセット出力を発するクロック監視機能及びリセット出力機能をもつリセットＩＣであることを特徴とするシリアル通信装置。
【請求項４】
請求項１における前述するシリアル通信線上の信号は、前述するプロセッサ１とプロセッサ２間のデータ信号であることを特徴とするシリアル通信装置。
【請求項５】
請求項１における前述するシリアル通信線上の信号は、前述するプロセッサ１とプロセッサ２間のデータの同期を行うためのクロック信号であることを特徴とするデータ通信装置。
【請求項６】
送信データ信号と、受信データ信号と、データの同期をとるためのクロック信号とストローブ信号をもつシリアル通信手段と、シリアル通信手段へシリアル通信開始終了を指示し、シリアル通信手段からシリアル通信で受信したデータを取得するあるいはシリアル通信手段にシリアル通信用の送信データをセットするプロセッサと、プロセッサを動かすためのプログラムを格納するＲＯＭと、入力クロック信号を監視し予め決められた時間以内に前記入力クロック信号の論理が変化しなかった場合に前記プロセッサのイニシャル処理を行うための信号を出力するクロック監視手段を持ち、前記クロック監視手段の入力クロックを前記ストローブ信号としたことを特徴とするデータ通信装置。
【請求項７】
請求項６のデータ通信装置で前記イニシャル処理を行うための信号はプロセッサへのリセット信号を含むことを特徴とするデータ通信装置。
【請求項８】
請求項６のデータ通信装置で前記イニシャル処理を行うための信号はプロセッサへの割り込み信号を含むことを特徴とするデータ通信装置。
【請求項９】
請求項６のデータ通信装置を含む、複写機あるいは、複合機、あるいは、カセット装置、あるいは紙搬送装置、あるいは画像形成装置。
【請求項１０】
送信データ信号と受信データ信号とデータの同期をとるためのクロック信号とストローブ信号をもつシリアル通信手段１と、シリアル通信手段へシリアル通信を開始あるいは終了を指示し、シリアル通信手段１からシリアル通信で受信したデータを取得し、あるいはシリアル通信手段１にシリアル通信用の送信データをセットするプロセッサ１と、プロセッサ１を動かすためのプログラムを格納するＲＯＭ１と、前記シリアル通信手段１とシリアル通信手段を行うためのシリアル通信手段２と、シリアル通信手段２からシリアル通信で受信したデータを取得するあるいはシリアル通信手段２にシリアル通信用の送信データをセットするプロセッサ２と、プロセッサ２を動かすためのプログラムを格納するＲＯＭ２と、入力クロック信号を監視し予め決められた時間以内に前記入力クロック信号の論理が変化しなかった場合に前記プロセッサ２のイニシャル処理を行うための信号を出力するクロック監視手段とをもち、前記クロック監視手段の入力クロックを前期ストローブ信号とし、プロセッサ１から通信手段１を通じてストローブ信号の発生を停止し、前記プロセッサ２のイニシャル信号を発生させる特徴をもつデータ通信装置。
【請求項１１】
請求項１０のデータ通信装置で前記イニシャル処理を行うための信号はプロセッサ２へのリセット信号を含むことを特徴とするデータ通信装置。
【請求項１２】
請求項１０のデータ通信装置で前記イニシャル処理を行うための信号はプロセッサ２への割り込み信号を含むことを特徴とするデータ通信装置。
【請求項１３】
請求項１０のデータ通信装置で前記クロック監視手段の入力クロックへ与えるストローブ信号が前記プロセッサ１あるいはプロセッサ２のそれぞれに独立した信号出力であることを特徴とするデータ通信装置。
【請求項１４】
請求項１０のデータ通信装置を含む複写機、あるいは、カセット装置あるいは、紙搬送装置あるいは、画像形成装置。
【請求項１５】
請求項１、請求項６、請求項１０いずれかの複写機において、ファクシミリあるいは、プリンタの機能を付加した複合機、あるいは画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリアル通信装置、データ通信装置、複写機、複合機に関する。
【背景技術】
【０００２】
従来のプロセッサ間通信、主に複写機、複合機のカセット装置間の通信方式は高速で安かな通信方式としてセレクタＩＣを使用したデイジーチェーン接続方式によるシリアル通信が一般的であった。
【０００３】
図１３と図１４でデイジーチェーン方式を説明する。
【０００４】
図１３の９００の本体ＣＰＵのストローブ信号９０１の状態は図１４の９０１上に描かれたように毎データごとに一定期間論理が変化し、データの送出開始を各ＯＰ  ＣＰＵに通知する。
【０００５】
図１３の９００の本体ＣＰＵのＴＸＤ線はシリアル通信のデータ送信信号である。図１３及び図１４の９０２線を使用して送信データは９０５の１段目のＯＰ  ＣＰＵに流れる。
【０００６】
以下図１４の９５０のデータのかたまりに着目してデータの流れをつかむと図１４の９５１のタイミングのようにＯＰ  ＣＰＵ９０５でデータのかたまり２つ分遅延し、信号線９２５からセレクタ９１２を介して信号線９１９上を着目データは流れる。
【０００７】
更に図１４の９５２のように図１３の９０７のＯＰ  ＣＰＵのＲＸＤ端子を入力した着目データはデータかたまり２つ分遅延して信号線９２５とセレクタ９２２と信号線９１８を経由してＯＰ  ＣＰＵ  ９０９のＲＸＤ端子に到着する。９０９のＯＰ  ＣＰＵでは更にデータのかたまり２つ分遅延して９２７信号線上にデータを送出しセレクタ９２３とセレクタ９２１とセレクタ９１１と信号線９０３を介して本体ＣＰＵ９００に戻ってくる。（図１４の９５３）この一連の作業において経由するＯＰ  ＣＰＵ上でデータに必要情報を盛り込み改変するためにデータかたまり２つ分遅延する。
【０００８】
また、セレクタ９１１、９１２、９２１、９２２、９２３、９２４は入力ＡとＢの切り替えを次段の９０６あるいは９０８のオプション基板上が接続されているかどうかによる９２８と９２９の信号線レベルで切り替えるが、図１３の構成ではどちらのセレクタもＢ入力の論理が出力Ｙへ反映される（特許文献１参照）。
【特許文献１】特開平０６―３３２８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のプロセッサ間のシリアル通信では、データ送信信号とデータ受信信号とデータの同期をとるクロック信号とストローブ信号からなる場合、マスター及びスレーブプロセッサ間で通信不能となり、スレーブプロセッサの状態制御が不能の場合にマスタープロセッサはスレーブプロセッサにリセットかけることが出来なかった。
【００１０】
また、論理的なリセット信号をもつプロセッサ間の通信では、外来ノイズにより不用意にリセット信号が誤動作する恐れがあった。
【００１１】
本発明は、上述の問題点に着目してなされたものであって、従来技術のリセットの問題を克服し、外来ノイズによる誤動作を起こさずマスタープロセッサがスレーブプロセッサに対して強制的にイニシャル処理を行わせるための強制リセット方式を提案することを目的とする。
【課題を解決するための手段】
【００１２】
本装置は、上述の従来の問題点を解決したデータ通信装置、あるいは複写機、あるいは複合機、あるいは画像形成装置、あるいはカセット装置、あるいは給紙装置を具現化するために以下の手段を用いる。
【００１３】
第一の発明では、プロッサ１とプロセッサ２を持ち、各プロセッサ間のシリアル通信線上の信号の論理変化を監視し、前述するプロセッサ１と前述するプロセッサ２間のシリアル通信上の各々の信号が変化しない時間が予め決められた時間以上であるときに、前述する信号監視手段が前述するプロセッサ１あるいはプロセッサ２に対して初期化信号を出力する信号監視手段でデータ通信装置を構築する。
【００１４】
第二の発明では、請求項１記載の前述する信号監視手段からの初期化信号が前述するプロセッサ１あるいはプロセッサ２に対するリセット信号、あるいは、割込み信号であるものからデータ通信装置を構築する。
【００１５】
第三の発明では、請求項１記載の前述する信号監視手段は、入力されたクロック監視機能をもち、入力されたクロックの変化しない時間が予め決められた時間以上であるときに、予め決められた時間、論理レベルを変化するリセット出力をもち、プロセッサに前述するリセット出力を発するクロック監視機能及びリセット出力機能をもつリセットＩＣであるものからデータ通信装置を構築する。
【００１６】
第四の発明では、請求項１記載の前述するシリアル通信線上の信号は、前述するプロセッサ１とプロセッサ２間のデータ信号であるものからデータ通信装置を構築する。
【００１７】
第五の発明では、請求項１記載の前述するシリアル通信線上の信号は、前述するプロセッサ１とプロセッサ２間のデータの同期を行うためのクロック信号であるものからデータ通信装置を構築する。
【００１８】
第六の発明では、送信データ信号と受信データ信号とデータの同期をとるためのクロック信号とストローブ信号をもつシリアル通信手段と、前述のシリアル通信手段へシリアル通信の開始あるいは、終了を指示し、シリアル通信手段からシリアル通信で受信したデータを取得するあるいはシリアル通信手段にシリアル通信用の送信データをセットするプロセッサなどの演算命令実行手段と、プロセッサなどを動かすための演算命令を格納するＲＯＭなどの演算命令蓄積手段と、入力クロック信号を監視し予め決められた時間以内に前記入力クロック信号の論理が変化しなかった場合に前記プロセッサのイニシャル処理を行うための信号を出力するクロック監視手段を用いデータ通信装置を構築する。
【００１９】
第七の発明では、請求項６記載のデータ通信装置でイニシャル処理を行うための信号はプロセッサへのリセット信号を含むデータ通信装置を構築する。
【００２０】
第八の発明では、請求項６記載のデータ通信装置でイニシャル処理を行うための信号はプロセッサへの割り込み信号を含むデータ通信装置を構築する。
【００２１】
第九の発明では、請求項６記載のデータ通信装置を含む複写機あるいは、複合機あるいは、カセット装置あるいは紙搬送装置、あるいは画像形成装置を構築する。
【００２２】
第十の発明では、送信データ信号と受信データ信号とデータの同期をとるためのクロック信号とストローブ信号をもつシリアル通信手段１と、シリアル通信手段へシリアル通信を開始あるいは終了を指示し、シリアル通信手段１からシリアル通信で受信したデータを取得し、あるいはシリアル通信手段１にシリアル通信用の送信データをセットするプロセッサ１と、プロセッサ１を動かすためのプログラムを格納するＲＯＭ１と、前記シリアル通信手段１とシリアル通信手段を行うためのシリアル通信手段２と、シリアル通信手段２からシリアル通信で受信したデータを取得するあるいはシリアル通信手段２にシリアル通信用の送信データをセットするプロセッサ２と、プロセッサ２を動かすためのプログラムを格納するＲＯＭ２と、入力クロック信号を監視し予め決められた時間以内に前記入力クロック信号の論理が変化しなかった場合に前記プロセッサ２のイニシャル処理を行うための信号を出力するクロック監視手段を用いデータ通信装置を構築する。
【００２３】
第十一の発明では、請求項１０記載のデータ通信装置でイニシャル処理を行うための信号はプロセッサ２へのリセット信号を含むデータ通信装置を構築する。
【００２４】
第十二の発明では、請求項１０記載のデータ通信装置で前記クロック監視手段の入力クロックへ与えるストローブ信号が前記プロセッサ１あるいはプロセッサ２のそれぞれに独立した信号出力である画像形成装置を構築する。
【００２５】
第十三の発明では、請求項１０記載のデータ通信装置で複写機、あるいは、カセット装置あるいは、紙搬送装置あるいは、画像形成装置を構築する。
【００２６】
第十四の発明では、請求項１、請求項６、請求項１０いずれかの複写機で、ファクシミリあるいは、プリンタの機能を付加した複合機、あるいは画像形成装置を構築する。
【発明の効果】
【００２７】
シリアル通信上のストローブ信号をクロック監視手段（ウオッチドッグタイマなど）のクロック入力端子に供給することにより、ストローブ信号にシリアル通信用のストローブ信号とウオッチドッグタイマ制御用のクロックの２つの機能持たせることができ信号線数の削減が可能となる。
【００２８】
また、マスタープロセッサはストローブ信号をクロック監視手段の予め決められた監視時間以上停止することにより強制的にスレーブプロセッサに対してイニシャル処理を行わせることができるため、プロセッサ間で通信が成り立たなくなった場合プロセッサ自リセットをかけるあるいは他のプロセッサにリセットをかけるなどの処理が行える。更に外部にクロック監視手段としてクロック監視機能付のリセットＩＣを使用することによりシリアル通信不能の不測の事態に陥ったときにシステムはリセットし危険度の高い動作を回避できる。
【００２９】
これらの方法を用いると、外来ノイズ等で不用意に各通信信号にノイズがのり電圧変動が生じた場合でも、長い時間のクロック停止には至らず、誤動作としてのリセットがなくなり信頼性の高い通信装置の構築が可能である。
【発明を実施するための最良の形態】
【００３０】
図１は本発明データ通信装置のシステム構成例である。図１の１０１は、ＣＰＵなどのマスタープロセッサ１０２と、シリアル通信手段１０４の間に位置するデータバスやコントロールバスなどのバスをあらわしている。
【００３１】
また、１０１はＣＰＵなどのスレーブプロセッサ１０３と、シリアル通信手段１０５の間に位置するデータバスやコントロールバスなどのバスをあらわしている。
【００３２】
マスタープロセッサとスレーブプロセッサには、プログラムを格納するＲＯＭなどの演算命令蓄積に用するものとＲＡＭなどのデータ蓄積手段が接続される。シリアル通信手段１０４とシリアル通信手段１０５の間はシリアル通信を行うための信号線がある。
【００３３】
マスタープロセッサ１０１側のシリアル通信手段１０４から、シリアル通信手段１０５を介してスレーブプロセッサ１０２はデータを送信するための送信信号ＴＸＤと、マスタープロセッサ１０１がシリアル通信手段１０４を介して、スレーブプロセッサ１０２からのデータを受信するための受信信号ＲＸＤと、データを送信あるいは受信する際に必要な同期信号ＣＬＯＣＫとストローブ信号ＳＴＢがある。
【００３４】
送信信号ＴＸＤと受信信号ＲＸＤとクロックＣＬＯＣＫとストローブ信号ＳＴＢはクロック監視手段１０５のクロック監視のためのクロックとして入力される。
【００３５】
クロック監視手段１０６のリセット出力端子はクロックスレーブプロセッサ１０３のリセット端子に入力されている。
【００３６】
クロック監視手段１０６のクロック入力が一定期間無かった場合にクロック監視手段１０６はリセット出力端子を動作させスレーブプロセッサに対してリセットを行う。
【００３７】
図２は図１の本発明データ通信装置のシステム構成例から１０４シリアル通信手段と１０５シリアル通信手段間のＣＬＯＣＫ線がない構成を表したものである。
【００３８】
更に図１及び図２のＴＸＤ線とＲＸＤ線は１本の信号線を共有することで双方向にＴＸＤ信号あるいはＲＸＤ信号の受け渡しが可能である。
【実施例１】
【００３９】
図５は実施例１を表している。図５の１０７は、ＣＰＵなどのマスタープロセッサ１０８と、シリアル通信手段１１０の間に位置するデータバスやコントロールバスなどのバスをあらわしている。
【００４０】
また、１０１はＣＰＵなどのスレーブプロセッサ１０９と、シリアル通信手段１１１の間に位置するデータバスやコントロールバスなどのバスをあらわしている。
【００４１】
マスタープロセッサ１０８とスレーブプロセッサ１０９には、プログラムを格納するＲＯＭなどの演算命令蓄積手段とＲＡＭなどが接続している。
【００４２】
シリアル通信手段１１０とシリアル通信手段１１１の間はシリアル通信を行うための信号線がある。
【００４３】
マスタープロセッサ１０８側のシリアル通信手段１１０から、シリアル通信手段１１１を介してスレーブプロセッサ１０９はデータを送信するための送信信号線ＴＸＤと、マスタープロセッサ１０８がシリアル通信手段１１０を介して、スレーブプロセッサ１０９からのデータを受信するための受信信号線ＲＸＤと、データを送信あるいは受信する際に必要な同期信号線ＣＬＯＣＫがある。ストローブ信号はマスタープロセッサ１０８の出力ポートを使って出力され、スレーブプロセッサ１０９の入力ポートあるいは割り込み要求用入力ピンに接続されている。
【００４４】
更に、ストローブ信号線ＳＴＢはクロック監視手段１１２のクロック監視のためのクロックとして監視クロック入力ピンに接続される。クロック監視手段１１２のリセット出力端子はスレーブプロセッサ１０９のリセット端子に入力されている。クロック監視手段１１２のクロック入力が一定期間無かった場合にクロック監視手段１１２はリセット出力端子を動作させスレーブプロセッサに対してリセットを行う。
【００４５】
図３は第一の実施例におけるシリアル通信線上の信号のタイミングを表したものである。図３中のクロックは図５中のＣＬＯＣＫ線上の信号を表し、図３中のストローブ信号は図５中のＳＴＢ線上の信号を表し、図３中のＴＸＤ信号は図５中のＴＸＤ上の信号を表し、図３中のＲＸＤ信号は図５中のＲＸＤ線上の信号を表している。
【００４６】
図５の１０８マスタープロセッサは図５のＳＴＢ線上の信号（図３のストローブ信号）を変化させる。本実施例ではハイレベル論理からローレベル論理へ変化させている。図５の１０９スレーブプロセッサは図５のＳＴＢ線上のストローブ信号がハイレベル論理からローレベル論理に変化したことを検知し、即座にシリアル通信手段１１１側のバス１０７を使用してシリアル通信手段１１１にデータ受信準備指示を行う。
【００４７】
また、マスタープロセッサ１０８はシリアル通信手段１１０側のバス１０７を使用してシリアル通信手段１１０に送信データをセットし、前述した図５のＳＴＢ線上の図３のストローブ信号のハイレベル論理からローレベル論理にいた後、更に図５のＳＴＢ線上の図３のストローブ信号をローレベル論理からハイレベル論理に変化させた後に、シリアル通信手段１１０に前述するセットしたデータの送信開始を指示する。シリアル通信手段は前述の送信開始指示を受け、図５のＣＬＯＣＫ線上の図３のクロック信号に図５のＴＸＤ線上の図３のＴＸＤ信号データの同期信号と同時に図５のＴＸＤ線上の図３のＴＸＤデータ信号を送信する。
【００４８】
また、図３では、図５のＲＸＤ線上の図３のＲＸＤ信号を使って、スレーブプロセッサ１０９が、マスタープロセッサ１０８へシリアル通信手段１１０と１１１を介してデータを送るための処理として、予めシリアル通信手段１１１にＲＸＤ線上のＲＸＤ信号データをセットしており、前述した図５のＣＬＯＣＫ線上の図３のクロック信号に同期して送信している。
【００４９】
更に、実施例では図５のＳＴＢ線上のストローブ信号は図４のように、図５のＣＬＯＣＫ線上の図４のクロック信号とクロック信号に同期している図４のＴＸＤ信号と図４のＲＸＤ信号のデータ送出中の間とそれ以前を含めローレベル論理状態になるようなシリアル通信のものも含めて考えること出来る。
【００５０】
上述したようなＣＰＵなどのプロセッサ間のシリアル通信では、外来ノイズによりオーバンランエラーやフレーミングエラーやパリティエラーといった各種エラーが発生したり、スレーブプロセッサの誤動作等によりマスタープロセッサとの通信が成り立たないといったケースに陥る場合がある。
【００５１】
このような場合、マスタープロセッサから通信線上に特定のデータを送ってスレーブプロセッサをリセットあるいはイニシャル状態に戻す処理は大変有効ではあるが、通信自体が成り立たない状態に陥った場合に通信線を使ってシステムを正常な状態に復帰することは出来ない。
【００５２】
そのため本提案では上記状態に陥ったときにもスレーブプロセッサにイニシャル処理を行わせ正常な状態にシステムを復帰させるために以下のような構成と方法を取った。
【００５３】
図５のクロック監視手段１１２には図６の１１７クロック入力端子を持ったリセットＩＣ（具体的には、ミツミ電機製ＭＭ１０９９など）を使用している。外部に接続された図６のＣｔコンデンサにクロック信号の立下りに同期してＣｔに充電済みの電荷を放電後、一定の係数ｘＣｔ容量値の充電時間以内にクロック信号が変化し立ち下がらない場合にリセット出力端子１１８に接続されるリセット信号１１５をハイレベル論理からローレベル論理に変化させ、ＣＰＵ  １１４のリセット入力端子１１９にＣＰＵリセット信号が入力され、ＣＰＵ  １１４はリセット状態となる。その後、一定時間経由するとリセットＩＣ  １１３は１１５  リセット信号をローレベルからハイレベルに変化させＣＰＵ  １１４のリセット解除を行う。リセット解除されたＣＰＵ  １１４は予めＲＯＭ上に配置されたリセツトベクタアドレスの先頭番地からのプログラムを読み込みイニシャル処理を実行し、ＣＰＵ１１４を正常な状態に復帰させる。
【００５４】
また、図６の１１４ＣＰＵは図５の１０９のスレーブプロセッサをあらわしている。
【００５５】
図７は１１６  クロック信号Ａの最後の立下りからＴ２時間後にリセット信号
１１５をＴ３時間だけローレベルに変化させている状態を示している。
【００５６】
リセットＩＣ  １１３のクロック入力端子１１７にクロック信号  １１６として図５のようにＳＴＢ線を接続し、ストローブ信号を入力する。
【００５７】
ストローブ信号は各データを通信する際に必ずでており、データの送信を図７Ｔ１時間間隔内に常時、一度以上送出し、ストローブ信号を図６のクロック信号Ａと見立てることが可能である。
【００５８】
マスタープロセッサ  １０８がＳＴＢ線上のストローブ信号を停止させることによってスレーブプロセッサ１０９にリセットを行い、イニシャルシーケンスを走らせることが出来る。
【００５９】
また、ＴＸＤ信号や、ＲＸＤ信号でもパリティビットやストップビットを持たせて論理を必ず変化させることによってスロトーブ信号と同様に図６のクロック信号Ａと見立てることは可能である。更に図１に示すＣＬＯＣＫ線上のクロック信号に関しても同様、図６のクロック信号Ａと見立てることが可能であり、マスタープロセッサあるいはスレーブプロセッサがＴＸＤ信号あるいはＲＸＤ信号あるいはクロック信号を停止することによってプロセッサ自らリセットを行うあるいは、他のプロセッサをイニシャルシーケンスから走らせることが可能である。
【実施例２】
【００６０】
図８及び図９を使って、請求項１３に対応する実施例２を説明する。
【００６１】
説明を簡単にするために第一の実施例との違いを説明すれば、図９のＳＴＢ線上の信号のストローブ信号（図８）を、プロセッサ１は図９のＴＸＤ線上のＴＸＤ信号を送出する際に先立ちあるいは同時にローレベルとして送出する。また前述のＴＸＤ信号がローレベルになるタイミングとは別に、プロセッサ２は、ＳＴＢ線上の信号のストローブ信号（図８）を図９のＲＸＤ線上のＲＸＤ信号を送出する際に先立ちあるいは、同時にローレベルとして送出する。
【００６２】
図９のクロック監視手段１２６のＲＥＳＥＴ線はマスタープロセッサ１２０とスレーブプロセッサ１２３に両方のリセット端子あるいはノンマスカブルインタラプト端子に接続されている。
【００６３】
マスタープロセッサあるいは、スレーブプロセッサはＳＴＢ線上のストローブ信号を独立してローレベルにし、図１０のストローブ信号の強制リセット区間を設けることにより図９のクロック監視手段１２６の出力のＲＥＳＥＴ線上の図１０のリセット信号をリセット区間分ローレベルにし自らあるいは他のプロセッサに同時にリセットパルスを発生させることができる。
【００６４】
このため、実施例１でのマスタープロセッサからスレーブプロセッサに強制的にリセット操作を行うあるいは、シリアル通信用の信号監視時に不用意に通信用の信号が停止したことにリセット操作のみならず、スレーブプロセッサから強制的なリセット操作を実行できる。
【実施例３】
【００６５】
図１１、図１２に本発明を使用したプリンタの構成と外観図を記載した。画像形成装置である本体６０１とその本体基板６０６及び本体基板６０６に搭載されるＣＰＵ６１１と、各オプションカセットの構成例である。
【００６６】
また図１１及び図１２記載のオプションカセット６０２〜６０５は全く同一の構成のものであり、６０１の画像形成装置への紙の搬送を行うものである。
【００６７】
図１０の６２５で示す点線はオプションカセット４段目６０６からの各オプションカセットを経由した紙の搬送経路を示している。
【００６８】
各オプションカセット段のＯＰ＿Ｃａｓｓｅｔｔ基板上のＣＰＵ６１２〜６１５はＤＲ１とＤＲ２（１０  ６１７〜６２３）のドロワコネクタ経由でシリアル通信経路を確保している。実施例１あるいは実施例２に示した本発明のシリアル通信を行うことで、高速で安価で効率的な装置を構築することができる。
【図面の簡単な説明】
【００６９】
【図１】シリアル通信構成図１
【図２】シリアル通信構成図２
【図３】シリアル通信タイミング図１
【図４】シリアル通信タイミング図２
【図５】シリアル通信構成図３
【図６】クロック監視手段説明図
【図７】クロック監視手段タイミング図１
【図８】シリアル通信タイミング図３
【図９】シリアル通信構成図４
【図１０】クロック監視手段タイミング図２
【図１１】実施例３説明図
【図１２】実施例３説明図
【図１３】従来技術構成図
【図１４】従来技術タイミング図
【符号の説明】
【００７０】
１０１  プロセッサとシリアル通信手段間バス線１
１０２  マスタープロセッサ１
１０３  スレーブプロセッサ１
１０４  シリアル通信手段１
１０５  シリアル通信手段２
１０６  クロック監視手段１
１０７  プロセッサとシリアル通信手段間バス線２
１０８  マスタープロセッサ２
１０９  スレーブプロセッサ２
１１０  シリアル通信手段３
１１１  シリアル通信手段４
１１２  クロック監視手段２
１１３  リセットＩＣ１
１１４  ＣＰＵ１
１１５  リセット信号
１１６  クロック信号Ａ
１１７  クロック入力端子
１１８  リセット出力端子
１１９  リセット入力端子
１２０  マスタープロセッサ
１２１  シリアル通信手段５
１２２  シリアル通信手段６
１２３  スレーブプロセッサ
１２４  マスタープロセッサとシリアル通信手段５の間のバス線
１２５  スレーブプロセッサとシリアル通信手段６の間のバス線
１２６  クロック監視手段３
【図１】
2006172173.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006172173.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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