(57)【要約】【課題】  装置のＣＰＵが複数の画像の合成結果にアクセスすることを可能にし、また合成回路の段数以上のレイヤの画像を合成可能とする。【解決手段】  複数の画像を記憶する手段２と、手段２に記憶されている複数の画像を合成する手段３と、手段３の出力画像と背景色画像との何れかを選択する手段４と、手段４の出力画像と手段２に記憶されている１つ以上の画像とを合成する手段５と、手段３または手段５による合成画像を手段２に書き込む手段６とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の画像を記憶する画像記憶手段と、
該画像記憶手段に記憶されている複数の画像を合成する第１の画像合成手段と、
該第１の画像合成手段の出力画像と背景色画像との何れかを選択する選択手段と、
該選択手段の出力画像と前記画像データ記憶手段に記憶されている１つ以上の画像とを合成する第２の画像合成手段と、
該第１の画像合成手段、または第２の画像合成手段による合成画像を前記画像記憶手段に書き込む画像書込み手段とを備えることを特徴とする画像合成装置。
【請求項２】
前記第２の画像合成手段の出力画像を表示する表示手段をさらに備えることを特徴とする請求項１記載の画像合成装置。
【請求項３】
前記画像書込み手段が、前記画像記憶手段内で合成画像を書き込むべき先頭位置を記憶する書込み先頭位置記憶手段をさらに備えることを特徴とする請求項１記載の画像合成装置。
【請求項４】
複数の画像を記憶する画像記憶手段と、
該画像記憶手段に記憶されている複数の画像を合成する第１の画像合成手段と、
該第１の画像合成手段による合成画像と、前記画像記憶手段に記憶されている１つ以上の画像とを合成する第２の画像合成手段と、
該第２の画像合成手段による合成画像と、前記画像記憶手段に記憶されている画像とのいずれかを選択する選択手段と、
該選択手段、または前記第１の画像合成手段の出力する画像を前記画像記憶手段に書き込む画像書込み手段とを備えることを特徴とする画像合成装置。
【請求項５】
複数の画像を記憶する画像記憶手段と、
該画像記憶手段に記憶されている複数の画像を合成する画像合成手段と、
該画像合成手段による合成画像を前記画像記憶手段に格納する画像書込み手段とを備えることを特徴とする画像合成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理方式、および処理画像の表示方式に係り、さらに詳しくは、例えばグラフィックス・メモリに格納されている複数の画像を合成してその結果を表示するとともに、合成結果をグラフィックス・メモリに書込み、さらに異なる画像との合成を可能とする画像合成装置に関する。
【背景技術】
【０００２】
ナビゲーションシステムなどのようなグラフィックス表示機能を有する電子機器においては、レイヤと呼ばれる画像が載せられた仮想的なシートを重ねたり、取り替えたりすることによって、画像を合成したり、画像に変化を加える方法が取られている。
【０００３】
図２１は、そのようなグラフィックス表示機能を持つ電子機器の従来例の全体構成ブロック図である。同図において電子機器は、全体を制御するホストＣＰＵ１００、画像の合成やその表示を行なうためのハードウェアとしてのグラフィックスＬＳＩ１０１、合成すべき画像や表示すべき画像を格納するグラフィックス・メモリ１０２、画像を表示する表示装置１０３、プログラムやデータなどを格納するリード・オンリー・メモリ１０４、およびランダム・アクセス・メモリ１０５、ユーザの操作による入力を受け取るユーザ操作入力装置１０６、およびこれらの構成要素を接続するバス１０７によって構成されている。
【０００４】
図２２は、図２１の従来例におけるグラフィックスＬＳＩの詳細構成ブロック図である。このグラフィックスＬＳＩ１０１に対しては、図２１のホストＣＰＵ１００からバス１０７を介して各種の制御データなどが与えられ、グラフィックスＬＳＩ１０１はその制御データに従ってグラフィックス・メモリ１０２に格納されている画像の合成や表示を行なうものである。このグラフィックスＬＳＩ１０１の動作について概略的に説明する。
【０００５】
ビデオタイミング発生回路１１２は、垂直同期信号や水平同期信号を発生し、例えば図２１の表示装置１０３に与えるものである。ホストアクセス制御回路１１３は、ホストＣＰＵ１００によるグラフィックス・メモリ・インターフェース１１６を介した画像のグラフィックス・メモリ１０２への書込みや読出しを制御するものである。
【０００６】
メモリ読出し回路１１４ａから１１４ｄは、グラフィックス・メモリ１０２からグラフィックスインターフェース１１６を介して各レイヤの画像データを、例えばバースト転送により読出し、内部のメモリに一時的に格納した後に、画像の合成や表示に必要なタイミングでその画像データを出力するものである。
【０００７】
透明色レジスタ１２０ａから１２０ｄは、画像データに含まれているどの色コードが透明色として扱われるべきかを示すデータを格納するものであり、そのデータはバス１０７を介してホストＣＰＵ１００によって設定される。
【０００８】
透明色判定回路１２１ａから１２１ｄは、各メモリ読出し回路から出力される画像データと、透明色レジスタの設定値とを比較し、画像データの各ピクセルの色が透明色に該当するか否かを判定し、判定結果を画像データの拡張ビットに割当てて、各合成回路に出力するものである。
【０００９】
係数レジスタ１２２ａから１２２ｄは、ホストＣＰＵ１００によって設定されるブレンド係数を保持するものである。このブレンド係数は、合成結果の画像で最も基本となる背景色のデータが格納される背景色レジスタ１２７、または下位側の合成回路の出力と、対応するメモリ読出し回路からの出力データとのブレンドを行なうための比率である。
【００１０】
合成回路１２５ａから１２５ｄは、対応するメモリ読出し回路の出力と、背景色レジスタ１２７、または下位側（下位レイヤ）の合成回路の出力との合成を行なうものである。この合成においては透明色モードとブレンドモードの２つがある。
【００１１】
透明色モードでは、各透明色判定回路の判定結果に従って、メモリ読出し回路から出力される画像データと、下位レイヤに対応する合成回路（または背景色レジスタ）の出力とのいずれかを選択するものであり、透明なピクセルに対しては下位レイヤの画像データを選択することによって、視覚的には下のレイヤの画像が透過して見えるような画像が合成される。
【００１２】
これに対してブレンドモードでは、各メモリ読出し回路の出力と、下位レイヤの合成回路の出力とを、ブレンド係数によって定義される比率に対応して、加算を行なうことによって合成出力が得られる。この従来例では、基本的にメモリ読出し回路１１４ｄから読み出される画像データが最下位のレイヤの画像として、その上にメモリ読出し回路１１４ｃによって読み出されるレイヤの画像データが重ねられる形式で、例えば４つのレイヤの画像データが合成されて、ビデオデータ出力として図２１の表示装置１０３に与えられることになる。
このような複数の画像の合成に関する従来技術として次の文献がある。
【特許文献１】特開２００３−２８８０７１号  「画像処理装置および半導体装置」
【００１３】
この特許文献には、例えば図２２のような構成を持つグラフィックスＬＳＩにおいて、例えばメモリ読出し回路１１４ｄによって読み出される画像データを必ずしも最下位のレイヤとするのではなく、その画像データを最上位のレイヤの画像データとして合成することも可能とするように、任意の順序で画像の合成順序を制御することのできる画像処理装置が開示されている。
【００１４】
しかしながらこのような従来技術においては、各合成回路によって合成された画像データが出力として表示装置に与えられるだけであり、ホストＣＰＵ側では合成後の画像を直接に知ることができないという問題点があった。また合成の対象となる画像データはグラフィックス・メモリに格納されているデータのみであり、合成され、表示されている画像データと他の画像データとをさらに合成することはできないという問題点もあった。さらに合成可能な画像の数は、合成回路の段数によってハードウェア的に制限され、ホストＣＰＵ側で合成段数を任意に制御することもできないという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の課題は、上述の問題点に鑑み、複数の画像の合成結果にホストＣＰＵがアクセスすることを可能にするとともに、合成回路の段数以上のレイヤの画像を合成可能とすることである。
【課題を解決するための手段】
【００１６】
図１は、本発明の画像合成装置の原理構成ブロック図である。同図は、例えばグラフィックス・メモリに格納されている複数の画像を合成する画像合成装置の原理構成を示し、この画像合成装置は、ハードウェア的な合成回路の段数によって、１回の合成では合成できる画像レイヤの数が制限される場合に、その制限されるレイヤの数以上の画像の合成を可能とする画像合成装置の原理構成を示す。
【００１７】
本発明の画像合成装置１は、画像データ記憶手段２、第１の画像合成手段３、選択手段４、第２の画像合成手段５、および画像書込手段６を少なくとも備える。
画像データ記憶手段２は、例えばグラフィックス・メモリであり、複数の画像を記憶するものである。第１の画像合成手段３は、画像データ記憶手段２に記憶されている複数の画像を合成するものである。
【００１８】
選択手段４は、第１の画像合成手段３の出力画像と背景色画像との何れかを選択するものであり、第２の画像合成手段５は、選択手段４の出力と画像データ記憶手段２に記憶されている１つ以上の画像とを合成するものである。
【００１９】
画像書込手段６は、第１の画像合成手段３の出力、または第２の画像合成手段５の出力としての、合成画像の何れかを画像データ記憶手段２に書込むものである。
本発明の画像合成装置１は表示手段７をさらに備えることができ、表示手段７は第２の画像合成手段５によって合成された合成画像を表示するものである。そして本発明においては、表示手段７によって第２の画像合成手段５の出力としての合成画像が表示されている間に、その表示画像と同一の画像であり、画像書込手段６によって画像データ記憶手段２に書き込まれた画像と、さらに画像データ記憶手段２に記憶されている異なる画像とを、第１の画像合成手段３、あるいは第２の画像合成手段５によって合成して、その合成結果をさらに画像データ記憶手段２に格納したり、表示手段７によって表示することも可能である。
【００２０】
このように本発明によれば、例えばグラフィックス・メモリに格納されている複数の画像を合成し、その合成結果を画像データ記憶手段２に格納することができる。
【発明の効果】
【００２１】
本発明によれば、合成結果の画像をグラフィックス・メモリに格納することが可能となり、ホストＣＰＵがこの合成画像にアクセスすることが可能となる。また画像合成の繰返しが可能となり、ハードウェア的な制限、すなわち合成回路の段数によって合成すべき画像の数が制限されることなく、多数のレイヤの画像を合成することが可能となる。
【発明を実施するための最良の形態】
【００２２】
図２は、本実施形態におけるグラフィックスＬＳＩの構成ブロック図である。同図を従来例の図２２と比較すると、その全体的構成は類似しているが、メモリ書込み回路１５と選択回路２６が追加され、合成回路２５ｂの出力は選択回路２６によって合成回路２５ａに与えられることも可能であるが、またその出力はメモリ書込み回路１５、グラフィックス・メモリ・インターフェース１６によって、グラフィックス・メモリ１１に書き込まれることも可能となる。
【００２３】
また選択回路２６には背景色レジスタ２７の出力も与えられ、合成回路２５ａには合成回路２５ｂの出力か、背景色レジスタ２７の出力の何れかが選択されて与えられる。さらに合成回路２５ａの出力はビデオデータ出力として、例えば図２０の表示装置１０３に与えられることも、あるいはメモリ書込み回路１５、グラフィックス・メモリ・インターフェース１６によって、グラフィックス・メモリ１１に書き込まれることも可能である。
【００２４】
なお、本発明の特許請求の範囲請求項１における画像記憶手段はグラフィックス・メモリ１１に、第１の画像合成手段は合成回路２５ｂから２５ｄに、選択手段は選択回路２６に、第２の画像合成手段は合成回路２５ａに、画像書込み手段はメモリ書込み回路１５に相当し、請求項２における表示手段は図２１の表示装置１０３に相当する。
【００２５】
次に図２のグラフィックスＬＳＩ１０の構成要素のうち、メモリ読出し回路、合成回路、およびメモリ書込み回路の動作について、図３から図５を用いてさらに詳細に説明する。図３は、メモリ読出し回路の構成ブロック図である。
【００２６】
図３においてメモリ読出し回路は、全体を制御する制御回路３０、グラフィックス・メモリ１１からグラフィックス・メモリ・インターフェース１６を介して読込まれたデータを一時的に保持するための先入れ先出しメモリ（ＦＩＦＯ）３１に加えて、先頭アドレスレジスタ３２、ストライドレジスタ３３、ラスタアドレスレジスタ３４、画素アドレスカウンタ３５、加算器３６、および選択器３７を備えている。
【００２７】
先頭アドレスレジスタ３２は読み出すべき画像データのグラフィックス・メモリ１１内での先頭アドレスを保持するものであり、ストライドレジスタ３３は次に読み出すべきラスタのアドレスを計算するにあたって、加算すべき定数値が保持されるレジスタであり、これらのレジスタの内容はホストＣＰＵ側から設定される。ラスタアドレスレジスタ３４は読み出して表示すべき各ラスタの先頭アドレスを保持するものであり、画素アドレスカウンタ３５は各ラスタを構成する画素のアドレスを計算するためのカウンタであり、その出力が読出しアドレスとしてグラフィックス・メモリ１１に与えられることになる。
【００２８】
加算器３６はラスタアドレスレジスタ３４のレジスタ値と、ストライドレジスタ３３のストライド値とを加算するものであり、選択器３７は加算器３６の出力、または先頭アドレスレジスタ３２のレジスタ値との何れかを選択して、ラスタアドレスレジスタ３４に与えるものである。ここで選択器３７は読み出して表示すべき画像データの領域の先頭を読み出すべき場合には、先頭アドレスレジスタ３２のレジスタ値を選択し、それ以外の場合には加算器３６の出力を選択する。
【００２９】
図４は、合成回路の詳細構成ブロック図である。同図において合成回路は、２つの乗算器４０、４１、補数回路４２、加算器４３、および選択器４４、４５を備える。  乗算器４０、および補数回路４２には、図２の係数レジスタ２２の出力するブレンド係数が与えられる。例えばその値が０．６であるとすると補数回路４２の出力は０．４となり、その出力は乗算器４１に与えられる。
【００３０】
乗算器４０にはメモリ読出し回路１４の出力が与えられ、また乗算器４１には下位レイヤの画像データ、すなわち下位（下段）側の合成回路、あるいは背景色レジスタ２７のレジスタ値が与えられる。乗算器４０はメモリ読出し回路から出力される画像データにブレンド係数、例えば０．６を乗算し、乗算器４１は下位レイヤの画像データに対して補数回路４２の出力、例えば０．４を乗算して、それぞれ加算器４３に与える。加算器４３は２つの乗算器４０、４１の出力を加算し、加算結果を選択器４５に出力する。
【００３１】
選択器４４にはメモリ読出し回路１４の出力と下位レイヤの画像データが与えられ、透明色判定回路２１の出力としての透明判定結果に対応して、メモリ読出し回路１４から出力される画素のデータが透明色と判定されている時には選択器４４は下位レイヤの画像データを選択し、透明色でないと判定されている時には下位レイヤの画素の画像データの代りにメモリ読出し回路１４の出力する画素の画像データを選択して、選択器４５に出力する。選択器４５は前述の透明色／ブレンドモードの選択結果に対応して、ブレンドモードの場合には加算器４３の出力を、また透明色モードの場合には選択器４４の出力を選択して、上位レイヤへの出力として上位側の合成回路に与える。
【００３２】
図５はメモリ書込み回路の構成ブロック図である。その構成は図３のメモリ読出し回路の構成とほぼ同じである。ただしデータの流れは図３のメモリ読出し回路の構成とほぼ同じである。ただしデータの流れは逆方向であり、ビデオ表示用データと同一の一定速度で送られてくる合成結果の画像データはＦＩＦＯ５１に一時的に格納され、グラフィックス・メモリ１１へのアクセス権が得られた時点でＦＩＦＯ５１のデータはグラフィックス・メモリ・インターフェース１６を介してグラフィックス・メモリ１１に高速バースト転送される。
【００３３】
先頭アドレスレジスタ５２はグラフィックス・メモリ１１内で画像データが書き込まれるべき領域の先頭アドレスを保持し、その値はホストＣＰＵによって設定される。他のレジスタ５３、５４の内容は図３におけると同様である。垂直同期信号に同期してラスタアドレスレジスタ５４に先頭アドレスレジスタ５２の値がロードされ、また水平同期信号に同期してストライドレジスタ５３の値が加算される。画素アドレスカウンタ５５には、水平同期信号に同期してラスタアドレスレジスタ５４のラスタ先頭アドレスがロードされ、その値が順次インクリメントされて、グラフィックス・メモリ１１に対する書込みアドレスとして出力される。これらの動作は制御回路５０によって制御される。なお本発明の請求項３における書込み先頭位置記憶手段は先頭アドレスレジスタ５２に相当する。
【００３４】
続いて画像データの具体例を用いて本発明の実施例についてさらに詳細に説明する。図６から図１２は、第１の実施例における画像合成表示、および書込み動作の説明図である。この第１の実施例においては、図６から図９に示す元画像の１から元画像の４までの４枚の画像を、図９の元画像の４が最下位、図６の元画像の１が最上位レイヤとなるように合成し、その合成画像を表示するとともに、その合成画像を中間画像としてグラフィックス・メモリ１１に書き込む処理が行われる。
【００３５】
図１０は、４つの画像の合成と、その表示における画像データの流れの説明図である。同図に示すように、４つの読出し回路１４ａから１４ｄに対して、それぞれ元画像の１から元画像の４が与えられる。合成回路６０によって元画像の４が最下位、元画像の１が最上位のレイヤとなるように画像の合成が行なわれ、表示画像の１が得られ、この画像は図２０で説明した表示装置１０３に与えられて表示される。なおここで合成回路６０は、図２の４つの合成回路２５ａから２５ｄ、および選択回路２６に相当し、選択回路２６が合成回路２５ｂの出力を選択し、合成回路２５ａに与えている状態に相当する。
【００３６】
図１１は、第１の実施例における画像合成結果のグラフィックス・メモリ１１への書込み時における画像データの流れの説明図である。図１０において、合成回路６０によって合成された合成画像（表示画像の１）は、書込み回路１５によってグラフィックス・メモリ・インターフェース１６を介してグラフィックス・メモリ１１に中間画像の１として書き込まれる。この中間画像の１は書込み回路１５の内部の先頭アドレスレジスタ４２に設定されている先頭アドレスに従って、グラフィックス・メモリ１１に書き込まれる。なお本実施形態においては、元画像の１から元画像の４までに対しては、例えばホストＣＰＵ側からその画像データがグラフィックス・メモリ１１に格納される時点で、その格納領域の先頭アドレスが、例えばホストＣＰＵ側のメモリに格納されており、各読出し回路によってその画像データが読み出される時点で、各読出し回路内の先頭アドレスレジスタ３２にそのアドレスが設定されることによって、画像データの読出しが行なわれる。なおグラフィックス・メモリ１１には、多数の画像データを格納する十分な領域があるものとする。
【００３７】
図１２は、第１の実施例における表示画像の１、すなわち書込み回路１５によってグラフィックス・メモリに書き込まれる中間画像の１を示す。この画像は前述のように、図９の元画像の４を最下位、図６の元画像の１を最上位のレイヤとする形式で、元画像の１から元画像の４までが合成された画像である。
【００３８】
続いて本発明の第２の実施例について図１３から図１９を用いて説明する。この第２の実施例では、まず第１段階として、第１の実施例によって得られた合成画像、すなわち表示画像の１の表示を行ないながら、図１３の元画像の５を最下位、図８の元画像の３をその上位、図７の元画像の２を最上位のレイヤとして３つの画像の合成を行い、その合成結果をグラフィックス・メモリ１１に書き込んだ後に、第２段階として第１段階の合成画像を最下位、図６の元画像の１をその上位、図１４の元画像の６をその上位、図１５の元画像の７を最上位のレイヤとして４つの画像の合成を行い、その結果を表示画像の２として出力する動作が行なわれるものとする。
【００３９】
図１６は、第１段階における画像データの流れの説明図である。同図において、図２のグラフィックスＬＳＩ１０の内部の最上位の合成回路２５ａは、図１１において書込み回路１５によってグラフィックス・メモリ１１に書き込まれた中間画像の１を読出し、例えばその画像と選択回路２６の選択する背景色レジスタ２７の背景色とを合成して、ビデオデータ出力として表示装置１０３に与えるものとする。すなわち中間画像の１が、この第１段階においては表示されているものとする。
【００４０】
これに対して合成回路６１は、他の３つの合成回路２５ｂ、２５ｃ、および２５ｄに相当し、メモリ読出し回路１４ｂによって読み出された図７の元画像の２、読出し回路１４ｃによって読み出された図８の元画像の３、メモリ読出し回路１４ｄによって読み出された図１３の元画像の５の３つの画像を前述のレイヤの順に従って合成し、書込み回路１５はその合成結果を中間画像の２としてグラフィックス・メモリ１１に書き込むことになる。
【００４１】
図１７は、この中間画像の２を示す。この画像では図１３の元画像の５が最下位、図８の元画像の３がその上位、図７の元画像の２が最上位のレイヤとなる形式で画像データの合成が行なわれている。
【００４２】
図１８は、第２段階における画像データの流れの説明図である。図１８においては、図２の読出し回路１４ｄによって読み出される中間画像の２、すなわち図１７の画像が最下位、読出し回路１４ｃによって読み出される元画像の１、すなわち図６の画像がその上位、読出し回路１４ｂによって読み出される元画像の６、すなわち図１４の画像データがその上位、読出し回路１４ａによって読み出される元画像の７、すなわち図１５の画像データが最上位となるように、合成回路６０によって４つの画像の合成が行なわれ、合成後の画像が表示画像の２として表示装置１０３に与えられる。
【００４３】
図１９は、第２の実施例における最終的な合成画像、すなわち表示画像の２を示す。この画像は、第２の実施例において第１段階と第２段階との２回の画像合成によって得られるが、さらに多数回の合成を行なうことによって、さらに多数の画像の合成を行なうことができることは当然である。このような画像合成は前述のように、ホストＣＰＵ側からメモリ読出し回路、およびメモリ書込み回路の内部の先頭アドレスレジスタの設定内容を変更することによって容易に制御することが可能となり、画像合成自体はグラフィックスＬＳＩ１０の内部でハードウェア的に処理され、ホストＣＰＵ側でデータ容量の大きな画像の画像処理を直接に行なうことは必要がなく、ホストＣＰＵ側の処理を重くすることなく、多数の画像の合成が可能となる。
【００４４】
最後に本実施形態におけるグラフィックスＬＳＩの異なる構成例について図２０を用いて説明する。同図を図２の構成と比較すると、選択回路２６が、最上位のレイヤに対応する合成回路２５ａとその下位のレイヤに対応する合成回路２５ｂとの間でなく、合成回路２５ａとメモリ書込み回路１５（あるいは表示装置１０３）との間に備えられる点が基本的に相違している。
【００４５】
すなわち図２０では選択回路２６は、合成回路２５ａの出力とメモリ読出し回路１４ａの出力とのいずれかを選択してメモリ書込み回路１５または表示装置１０３に与えることになり、例えば図１６ではメモリ読出し回路１４ａによって読み出された中間画像の１をそのまま表示することが可能となる。なお、背景色レジスタ２７の出力は最下位のレイヤに対応する合成回路２５ｄのみに与えられる。
【図面の簡単な説明】
【００４６】
【図１】本発明の画像合成装置の原理構成ブロック図である。
【図２】本発明におけるグラフィックスＬＳＩの詳細構成を示すブロック図である。
【図３】図２のグラフィックスＬＳＩの内部のメモリ読出し回路の詳細構成ブロック図である。
【図４】図２の内部の合成回路の詳細構成ブロック図である。
【図５】図２の内部のメモリ書込み回路の詳細構成ブロック図である。
【図６】元画像の１を示す図である。
【図７】元画像の２を示す図である。
【図８】元画像の３を示す図である。
【図９】元画像の４を示す図である。
【図１０】第１の実施例における画像合成時のデータの流れを説明する図である。
【図１１】第１の実施例における合成画像の書込み時におけるデータの流れを説明する図である。
【図１２】第１の実施例における合成画像を示す図である。
【図１３】元画像の５を示す図である。
【図１４】元画像の６を示す図である。
【図１５】元画像の７を示す図である。
【図１６】第２の実施例の第１段階における画像データの流れを説明する図である。
【図１７】中間画像の２を示す図である。
【図１８】第２段階における画像データの流れを説明する図である。
【図１９】第２の実施例における合成画像を示す図である。
【図２０】グラフィックスＬＳＩの異なる構成例のブロック図である。
【図２１】グラフィックス表示機能を持つ電子機器の一般的な構成ブロック図である。
【図２２】グラフィックスＬＳＩの従来例の構成ブロック図である。
【符号の説明】
【００４７】
１  画像合成装置
２  画像記憶手段
３  第１の画像合成手段
４  選択手段
５  第２の画像合成手段
６  画像書込み手段
７  表示手段
１０、１０１  グラフィックスＬＳＩ
１１、１０２  グラフィックス・メモリ
１２  ビデオタイミング発生回路
１３  ホストアクセス制御回路
１４  メモリ読出し回路
１５  メモリ書込み回路
１６  グラフィックス・メモリ・インターフェース
１７  ホストＣＰＵバス
２０  透明色レジスタ
２１  透明色判定回路
２２  係数レジスタ
２５、６０、６１  合成回路
２６  選択回路
２７  背景色レジスタ
３０、５０  制御回路
３１、５１  先入れ先出しメモリ（ＦＩＦＯ）
３２、５２  先頭アドレスレジスタ
３３、５３  ストライドレジスタ
３４、５４  ラスタアドレスレジスタ
３５、５５  画素アドレスカウンタ
３６、４３、５６  加算器
３７、４４、４５、５７  選択器
４０、４１  乗算器
４２  補数回路
１００  ホストＣＰＵ
１０３  表示装置
１０４  リード・オンリー・メモリ（ＲＯＭ）
１０５  ランダム・アクセス・メモリ（ＲＡＭ）
１０６  ユーザ操作入力装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図１０】
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【図１１】
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【図１５】
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【図１６】
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【図１８】
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【図２０】
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【図２１】
2006277390.tif 000016
【図２２】
2006277390.tif 000017
【図７】
2006277390.tif 000018
【図９】
2006277390.tif 000019
【図１２】
2006277390.tif 000020
【図１３】
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【図１４】
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【図１７】
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【図１９】
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