(57)【要約】      （修正有）【課題】  強誘電体キャパシタの特性の劣化を防止するとともに、微細化及び多層化を実現することにある。【解決手段】  強誘電体メモリの製造方法は、（ａ）基体１０の上方に形成された第１の絶縁層２０に、第１及び第２のコンタクト部５０，５２を形成すること、（ｂ）下部電極、強誘電体層及び上部電極が順に積層された積層体を形成すること、（ｃ）積層体の上方に導電性のハードマスクＭを形成し、積層体のうちハードマスクＭから露出する領域をエッチングすることにより、第１のコンタクト部５０の上方に強誘電体キャパシタ８０を形成すること、（ｄ）第１の絶縁層２０の上方に、ハードマスクＭ、強誘電体キャパシタ８０及び第２のコンタクト部５２を被覆する第２の絶縁層１００を形成すること、（ｅ）第２の絶縁層１００に第２のコンタクト部５２を露出するコンタクトホール１０２を形成すること、を含む。【選択図】      図６
2006135077.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基体の上方に形成された第１の絶縁層に、第１及び第２のコンタクト部を形成すること、
（ｂ）下部電極、強誘電体層及び上部電極が順に積層された積層体を形成すること、
（ｃ）前記積層体の上方に導電性のハードマスクを形成し、前記積層体のうち前記ハードマスクから露出する領域をエッチングすることにより、前記第１のコンタクト部の上方に強誘電体キャパシタを形成すること、
（ｄ）前記第１の絶縁層の上方に、前記ハードマスク、前記強誘電体キャパシタ及び前記第２のコンタクト部を被覆する第２の絶縁層を形成すること、
（ｅ）前記第２の絶縁層に前記第２のコンタクト部を露出するコンタクトホールを形成すること、
（ｆ）第３のコンタクト部を形成するために、前記コンタクトホールを含む領域に導電層を設けること、
（ｇ）前記導電層及び前記第２の絶縁層を、前記強誘電体キャパシタの上方の前記ハードマスクが露出するまで研磨すること、
を含む、強誘電体メモリの製造方法。
【請求項２】
請求項１記載の強誘電体メモリの製造方法において、
前記（ｇ）工程で、前記ハードマスクの一部を除去する、強誘電体メモリの製造方法。
【請求項３】
請求項１又は請求項２記載の強誘電体メモリの製造方法において、
前記（ｇ）工程で、ＣＭＰ（Ch emical Mechanical Polishing）法を適用して研磨する、強誘電体メモリの製造方法。
【請求項４】
請求項１から請求項３のいずれかに記載の強誘電体メモリの製造方法において、
前記（ｇ）工程後に、前記ハードマスクの上方に、電気的接続部を形成することをさらに含む、強誘電体メモリの製造方法。
【請求項５】
請求項４記載の強誘電体メモリの製造方法において、
前記電気的接続部をコンタクト部として形成する、強誘電体メモリの製造方法。
【請求項６】
請求項４記載の強誘電体メモリの製造方法において、
前記電気的接続部を配線パターンとして形成する、強誘電体メモリの製造方法。
【請求項７】
請求項４から請求項６のいずれかに記載の強誘電体メモリの製造方法において、
前記（ｇ）工程後に、前記第３のコンタクト部の上方に、他の電気的接続部を形成することをさらに含む、強誘電体メモリの製造方法。
【請求項８】
請求項１から請求項７のいずれかに記載の強誘電体メモリの製造方法において、
前記ハードマスクはＴｉＡｌＮ層を含む、強誘電体メモリの製造方法。
【請求項９】
請求項１から請求項８のいずれかに記載の強誘電体メモリの製造方法において、
前記（ｃ）工程後に、少なくとも前記ハードマスク及び前記強誘電体キャパシタを被覆する水素バリア層を形成することをさらに含む、強誘電体メモリの製造方法。
【請求項１０】
基体と、
前記基体の上方に形成された第１の絶縁層と、
前記第１の絶縁層に形成された第１及び第２のコンタクト部と、
前記第１のコンタクト部の上方に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記強誘電体キャパシタの上方に形成された導電性のハードマスクと、
前記第１の絶縁層の上方に形成され、前記強誘電体キャパシタの上方の前記ハードマスクの上面とほぼ同一の高さの上面を有する第２の絶縁層と、
前記第２の絶縁層に形成され、前記第２のコンタクト部の上方に位置する第３のコンタクト部と、
前記ハードマスクの上方に形成された電気的接続部と、
を含む、強誘電体メモリ。
【請求項１１】
請求項１０記載の強誘電体メモリにおいて、
前記第３のコンタクト部の上面は、前記強誘電体キャパシタの上方の前記ハードマスクの上面とほぼ同一の高さに位置する、強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタ上にタングステンからなるコンタクト部を形成し、上方のＡｌ配線パターンと電気的に接続することが多く行われている。この場合、タングステンは水素雰囲気中で処理するため、強誘電体キャパシタ上のコンタクトホールから水素が入り込み、それにより強誘電体キャパシタの特性が劣化することがある。特に、強誘電体キャパシタの微細化が進むと、タングステンなどからなるコンタクト部の形成処理による水素の影響は無視できない。改善策として、例えば、強誘電体キャパシタの上部電極を厚く形成することにより水素バリア効果を向上させることが考えられるが、上部電極を厚くすると強誘電体キャパシタのエッチングが煩雑になり、微細化に対応した製造が難しい。
【特許文献１】特開２００２−３３４５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、強誘電体キャパシタの特性の劣化を防止するとともに、微細化及び多層化が実現可能な強誘電体メモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明に係る強誘電体メモリの製造方法は、
（ａ）基体の上方に形成された第１の絶縁層に、第１及び第２のコンタクト部を形成すること、
（ｂ）下部電極、強誘電体層及び上部電極が順に積層された積層体を形成すること、
（ｃ）前記積層体の上方に導電性のハードマスクを形成し、前記積層体のうち前記ハードマスクから露出する領域をエッチングすることにより、前記第１のコンタクト部の上方に強誘電体キャパシタを形成すること、
（ｄ）前記第１の絶縁層の上方に、前記ハードマスク、前記強誘電体キャパシタ及び前記第２のコンタクト部を被覆する第２の絶縁層を形成すること、
（ｅ）前記第２の絶縁層に前記第２のコンタクト部を露出するコンタクトホールを形成すること、
（ｆ）第３のコンタクト部を形成するために、前記コンタクトホールを含む領域に導電層を設けること、
（ｇ）前記導電層及び前記第２の絶縁層を、前記強誘電体キャパシタの上方の前記ハードマスクが露出するまで研磨すること、
を含む。
【０００５】
本発明によれば、第３のコンタクト部の形成工程が水素による処理を伴う場合に、強誘電体キャパシタは第２の絶縁層により被覆された状態になっているので、水素による強誘電体キャパシタの還元を防止し、その特性の劣化を防止することができる。また、例えば上部電極を水素バリアの効果が期待できる程度に厚く形成する必要がなく、水素による影響にとらわれず、微細化に対応した強誘電体キャパシタの製造方法が実現できる。また、強誘電体キャパシタ上のハードマスクを研磨により露出させるので、強誘電体キャパシタ上に形成する電気的接続部の平坦性を確保することができ、多層化に対応した製造方法が実現できる。さらに、強誘電体キャパシタの上部電極が研磨されることはないので、この点においても、強誘電体キャパシタの特性の劣化を防止することができる。
【０００６】
なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
【０００７】
（２）この強誘電体メモリの製造方法において、
前記（ｇ）工程で、前記ハードマスクの一部を除去してもよい。
【０００８】
（３）この強誘電体メモリの製造方法において、
前記（ｇ）工程で、ＣＭＰ（Chemical Mechanical Polishing）法を適用して研磨してもよい。
【０００９】
（４）この強誘電体メモリの製造方法において、
前記（ｇ）工程後に、前記ハードマスクの上方に、電気的接続部を形成することをさらに含んでもよい。
【００１０】
（５）この強誘電体メモリの製造方法において、
前記電気的接続部をコンタクト部として形成してもよい。
【００１１】
（６）この強誘電体メモリの製造方法において、
前記電気的接続部を配線パターンとして形成してもよい。
【００１２】
（７）この強誘電体メモリの製造方法において、
前記（ｇ）工程後に、前記第３のコンタクト部の上方に、他の電気的接続部を形成することをさらに含んでもよい。
【００１３】
（８）この強誘電体メモリの製造方法において、
前記ハードマスクはＴｉＡｌＮ層を含んでもよい。
【００１４】
（９）この強誘電体メモリの製造方法において、
前記（ｃ）工程後に、少なくとも前記ハードマスク及び前記強誘電体キャパシタを被覆する水素バリア層を形成することをさらに含んでもよい。
【００１５】
（１０）本発明に係る強誘電体メモリは、
基体と、
前記基体の上方に形成された第１の絶縁層と、
前記第１の絶縁層に形成された第１及び第２のコンタクト部と、
前記第１のコンタクト部の上方に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記強誘電体キャパシタの上方に形成された導電性のハードマスクと、
前記第１の絶縁層の上方に形成され、前記強誘電体キャパシタの上方の前記ハードマスクの上面とほぼ同一の高さの上面を有する第２の絶縁層と、
前記第２の絶縁層に形成され、前記第２のコンタクト部の上方に位置する第３のコンタクト部と、
前記ハードマスクの上方に形成された電気的接続部と、
を含む。
【００１６】
本発明によれば、強誘電体キャパシタ上に形成する電気的接続部の平坦性を確保することができ、微細化及び多層化に対応した強誘電体メモリを提供することができる。
【００１７】
（１１）この強誘電体メモリにおいて、
前記第３のコンタクト部の上面は、前記強誘電体キャパシタの上方の前記ハードマスクの上面とほぼ同一の高さに位置してもよい。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
【００１９】
図１〜図１０は、本発明の実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。
【００２０】
まず、図１〜図３に示すように、基体１０上の第１の絶縁層２０に、第１及び第２のコンタクト部５０，５２を形成する。
【００２１】
基体１０は、半導体基板（例えばシリコン基板）である。基体１０には、複数のトランジスタ（図示しない）が形成されている。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域（図示しない）が形成され、トランジスタ間の電気的絶縁が図られている。本実施の形態では、一例として、１Ｔ１Ｃ型のスタック構造の強誘電体メモリを製造する。
【００２２】
図１に示すように、基体１０上に第１の絶縁層２０を形成する。基体１０がシリコン基板である場合、第１の絶縁層２０を酸化シリコン層から形成してもよい。第１の絶縁層２０として、例えばＢＰＳＧ（boro-phospho SG）、ＮＳＧ（non-doped SG）又はＰＴＥＯＳ（plasma TEOS）などの酸化層を、例えば１．０μｍ以上成膜することができる。第１の絶縁層２０は、基体１０における複数のトランジスタが形成された面上に形成する。第１の絶縁層２０は、基体１０の上面の全部を被覆するように形成してもよく、例えばＣＶＤ（Chemical Vapor Deposition）法などの公知技術を適用して形成することができる。なお、第１の絶縁層２０は、ＣＭＰ（Chemical Mechanical Polishing）法等の平坦化技術により研磨してもよい。
【００２３】
次に、第１の絶縁層２０に第１及び第２のコンタクトホール２２，２４を形成する。第１及び第２のコンタクトホール２２，２４は、それぞれ、第１の絶縁層２０の異なる平面位置に形成する。第１及び第２のコンタクトホール２２，２４からは、それぞれ、トランジスタのソース領域又はドレイン領域を露出させる。第１及び第２のコンタクトホール２２，２４は、フォトリソグラフィ技術及びドライエッチング技術を組み合わせて形成することができる。
【００２４】
図１に示す例では、第１及び第２のコンタクトホール２２，２４のそれぞれの内面にバリア層３０を形成する。バリア層３０は、コンタクト部の拡散防止を図るためのものである。あるいは、バリア層３０により、コンタクト部と絶縁層との密着性の向上を図ることもできる。バリア層３０は、スパッタリング等によって成膜することができる。バリア層３０は、第１及び第２のコンタクトホール２２，２４のそれぞれの側面（第１の絶縁層２０の端面）及び底面（基体１０の上面）に形成し、さらに第１の絶縁層２０の上面にも形成する。ただし、バリア層３０は、第１及び第２のコンタクトホール２２，２４を埋めないように形成する。バリア層３０は、Ｔｉ層及びＴｉＮ層の少なくともいずれか１つから形成することができ、単一層又は複数層により形成する。
【００２５】
次に、図２に示すように、第１及び第２のコンタクトホール２２，２４のそれぞれの内部及び第１の絶縁層２０上に、第１の導電層４０を形成する。第１の導電層４０は、第１及び第２のコンタクトホール２２，２４の内部（詳しくはバリア層３０で囲まれた内側）を埋め込むように形成する。バリア層３０を形成する場合には、バリア層３０上に第１の導電層４０を形成する。第１の導電層４０は、ＣＶＤ法等によって成膜してもよい。第１の導電層４０は、例えばタングステン層（Ｗ層）から形成してもよい。
【００２６】
その後、図３に示すように、第１の導電層４０を研磨することにより、第１及び第２のコンタクト部５０，５２を形成する。研磨工程では作業面を平坦に研磨する。ＣＭＰ法を適用して研磨してもよい。図３に示す例では、第１の導電層４０の一部及びバリア層３０の一部を研磨及び除去する。すなわち、第１の導電層４０（及びバリア層３０）を第１の絶縁層２０が露出するまで研磨する。第１のコンタクト部５０は、第１のコンタクトホール２２の内面に沿って形成されたバリア層３２と、バリア層３２により囲まれた内側に形成された導電部４２と、を含む。第２のコンタクト部５２は、第２のコンタクトホール２４の内面に沿って形成されたバリア層３４と、バリア層３４により囲まれた内側に形成された導電部４４と、を含む。なお、第１及び第２のコンタクト部５０，５２は、それぞれ、基体１０の内部のいずれかのトランジスタに電気的に接続されている。
【００２７】
図４及び図５に示すように、第１のコンタクト部５０上に強誘電体キャパシタ８０を形成する。強誘電体キャパシタ８０は、第１のコンタクト部５０上及びその周辺領域（絶縁層２０）上に形成することができる。強誘電体キャパシタ８０は、第２のコンタクト部５２上には形成しない。
【００２８】
まず、図４に示すように、第１の絶縁層２０上に、下部電極７２、強誘電体層７４及び上部電極７６が順に積層された積層体７０を形成する。積層体７０は、例えば第１及び第２のコンタクト部５０，５２を含む領域に形成する。また、積層体７０の形成工程前に、少なくとも第１のコンタクト部５０上にバリア層６０を形成してもよい。バリア層６０は、導電性を有し、例えばＴｉＡｌＮ層から形成することができる。バリア層６０により、第１のコンタクト部５０の酸化防止、及び強誘電体キャパシタ８０に対する密着性の向上を図ることができる。
【００２９】
積層体７０の形成方法について詳しく説明する。
【００３０】
下部電極７２は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などから形成することができる。下部電極７２は、単一層又は複数層により形成する。下部電極７２の形成方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などを適用することができる。
【００３１】
強誘電体層７４は、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成してもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３（ＰＺＴＮ系）を適用してもよい。あるいは、強誘電体層７４はこれらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。強誘電体層７４の形成方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。なお、強誘電体層７４は、所望の厚みに形成した後、結晶化のために５００〜７００℃の範囲で数分から数時間をかけて酸素雰囲気中で加熱する。
【００３２】
上部電極７４は、下部電極７２と同様の材料及び方法を適用して形成することができる。下部電極７２及び上部電極７６の組み合わせは限定されないが、例えば、下部電極７２としてＩｒ層を用い、上部電極７６としてＩｒＯｘ層を用いてもよい。なお、上部電極７６の成膜後、必要に応じてアニール処理を行ってもよい。
【００３３】
次に、積層体７０をパターニングする。第１の絶縁層２０及び積層体７０の間にバリア層６０を形成した場合には、積層体７０及びバリア層６０を一括してパターニングしてもよい。
【００３４】
積層体７０のパターニングには、ハードマスクＭを使用する。詳しくは、積層体７０上にハードマスクＭを形成し、積層体７０のうちハードマスクＭから露出する領域をエッチングすることにより、強誘電体キャパシタ８０を形成する。ハードマスクＭの平面形状は、強誘電体キャパシタ８０の平面形状と一致する。ハードマスクＭ自体は、フォトリソグラフィ技術及びエッチング技術を適用してパターニングすることができる。ハードマスクＭは、単一層又は複数層により形成することができ、導電性を有する。ハードマスクＭは、例えばＴｉＡｌＮ層又はＴｉＮ層などの導電層を含む。ＴｉＡｌＮ層を使用した場合には、耐酸化性に優れるので、例えば強誘電体キャパシタ８０のアニール処理を行ってもハードマスクＭの酸化防止を図ることができる。そのため、後述するようにハードマスクＭを残しても、その導電性を十分に確保することができる。ハードマスクＭは、例えば数千Å程度の厚みに成膜する。ハードマスクＭは、強誘電体キャパシタ８０の上部電極８６よりもその厚みをコントロールしやすい。ハードマスクＭを使用することにより、強誘電体キャパシタ８０の微細化に対応したパターニングを行うことができる。
【００３５】
こうして、図５に示すように、強誘電体キャパシタ８０を形成することができる。強誘電体キャパシタ８０は、下部電極８２、強誘電体層８４及び上部電極８６を含む。強誘電体キャパシタ８０と第１のコンタクト部５０との間には、バリア層６２が形成されている。バリア層６２は、強誘電体キャパシタ８０の下部電極８２と同一平面形状をなしている。また、強誘電体キャパシタ８０上にはハードマスクＭが設けられている。本実施の形態では、ハードマスクＭは除去せずに残しておく。なお、強誘電体キャパシタ８０のパターニング後、必要に応じてアニール処理を行ってもよい。
【００３６】
また、強誘電体キャパシタ８０を形成した後、強誘電体キャパシタ８０が水素による影響で劣化するのを防止するため、少なくともハードマスクＭ及び強誘電体キャパシタ８０を被覆する水素バリア層９０を形成する。水素バリア層９０は、無機系材料（例えば酸化アルミニウム層（ＡｌＯｘ層））から形成してもよい。水素バリア層９０は、ハードマスクＭ及び強誘電体キャパシタ８０のみならず、第１の絶縁層２０及び第２のコンタクト部５２を被覆するように形成してもよい。なお、水素バリア層９０は、例えばスパッタリング法又はＣＶＤ法により、例えば数百Å程度に形成することができる。
【００３７】
図６に示すように、第１の絶縁層２０上に、ハードマスクＭ、強誘電体キャパシタ８０及び第２のコンタクト部５２を被覆する第２の絶縁層１００を形成する。水素バリア層９０を形成した場合には、水素バリア層９０上に第２の絶縁層１００を形成する。
【００３８】
次に、第２の絶縁層１００に第３のコンタクトホール１０２を形成する。第３のコンタクトホール１０２は、第２のコンタクト部５２上に形成し、第２のコンタクト部５２の上面の少なくとも一部を露出させるように形成する。そのために、第２の絶縁層１００及び水素バリア層９０をドライエッチングによって除去する。ただし、ハードマスクＭ及び強誘電体キャパシタ８０は、第２の絶縁層１００により被覆された状態にして外部に露出しないようにする。例えば、第２の絶縁層１００のうち、ハードマスクＭ上に数千Å程度の厚みが残るようにする。その後、第３のコンタクト部１３０を形成するために、第３のコンタクトホール１０２の内面にバリア層１１０を形成し（図６参照）、第３のコンタクトホール１０２の内部を埋め込むように第２の導電層１２０を形成する（図７参照）。バリア層１１０及び第２の導電層１２０については、それぞれ、上述したバリア層３０及び第１の導電層４０について説明した内容が該当する。
【００３９】
本実施の形態によれば、第３のコンタクト部１３０の形成工程（例えば第２の導電層１４０（例えばタングステン層）の形成工程）が水素による処理を伴う場合、強誘電体キャパシタ８０は第２の絶縁層１００により被覆された状態になっているので、水素による強誘電体キャパシタ８０の還元を防止し、その特性の劣化を防止することができる。また、本実施の形態によれば、例えば上部電極８６を水素バリアの効果が期待できる程度に厚く形成する必要がなく、水素による影響にとらわれず、微細化に対応した強誘電体キャパシタの製造方法が実現できる。
【００４０】
その後、図８に示すように、第２の導電層１２０及び第２の絶縁層１００を、強誘電体キャパシタ８０上のハードマスクＭが露出するまで研磨する。また、研磨工程を行うことにより、第３のコンタクト部１３０を形成することができる。第３のコンタクト部１３０は、第３のコンタクトホール１０２の内面に沿って形成されたバリア層１１２と、バリア層１１２により囲まれた内側に形成された導電部１２２と、を含む。
【００４１】
研磨工程では作業面を平坦に研磨する。例えばＣＭＰ法により研磨してもよい。研磨工程では、まず第２の導電層１２０を研磨し、その後バリア層１１０、第２の絶縁層１００を順に研磨する。そして、強誘電体キャパシタ８０上の水素バリア層９０も研磨し、最終的に強誘電体キャパシタ８０上のハードマスクＭを露出させる。その場合、ハードマスクＭの一部を除去するまで研磨してもよい。すなわち、ハードマスクＭの上面を含む一部を除去することにより、ハードマスクＭの新生面を露出させてもよい。これによれば、ハードマスクＭの厚みに応じたマージンが確保されるので、製造プロセスの容易化が図れる。また、ハードマスクＭの一部を強誘電体キャパシタ８０上に残すことにより、強誘電体キャパシタ８０の上部電極８６が研磨されずに済むので、この点においても、強誘電体キャパシタ８０の特性の劣化を防止することができる。また、アニール処理等によりハードマスクＭの上面が酸化された場合であっても、その上面を除去し、酸化されていない新生面を露出させることにより、電気的接続信頼性の向上を図ることができる。
【００４２】
なお、変形例として、ハードマスクＭを研磨する手前で研磨を止めてもよい。その場合には、ハードマスクＭの上面が露出する。
【００４３】
本実施の形態によれば、研磨により強誘電体キャパシタ８０上のハードマスクＭを露出させる。すなわち、例えばドライエッチングを適用して強誘電体キャパシタ８０上にコンタクトホールを形成する必要がないので、製造方法の簡略化を図るとともに、エッチングダメージ（例えばプラズマダメージ）による強誘電体キャパシタ８０の特性の劣化を防止することができる。
【００４４】
なお、研磨後のハードマスクＭは除去せずに残しておくことができる。これによれば、研磨後のハードマスクＭを改めて除去する工程を設ける必要がないので、製造プロセスの容易化及び簡略化を図ることができる。なお、ハードマスクＭは導電性を有するため、強誘電体キャパシタ８０の電気的導通は妨げられることはない。
【００４５】
図８に示すように、研磨工程終了後の第２の絶縁層１０４の上面は、強誘電体キャパシタ８０上のハードマスクＭの上面（例えば研磨後に新たに露出する新生面）とほぼ同一の高さに位置している。詳しくは、ハードマスクＭの上面と第２の絶縁層１０４の上面とは、同一の高さに位置していてもよいし、研磨精度の誤差範囲内で実質的に同一の高さに位置していてもよい。また、第３のコンタクト部１３０の上面も同様に、ハードマスクＭの上面とほぼ同一の高さに位置していてもよい。言い換えれば、本実施の形態では、強誘電体キャパシタ８０上のハードマスクＭの上面、第２の絶縁層１０４の上面、及び第３のコンタクト部１３０の上面のそれぞれの高さが一致している。
【００４６】
次に、図９に示すように、ハードマスクＭ上に電気的接続部１４０を形成する。電気的接続部１４０は、半導体チップの電極パッドに使用される金属（例えばアルミニウム層（Ａｌ層）又は銅層（Ｃｕ層））から形成してもよい。電気的接続部１４０は、複数層により形成してもよく、例えばハードマスクＭ上に、Ｔｉ層、ＴｉＮ層、Ａｌ層（又はＣｕ層）及びＴｉＮ層を順に積層して形成してもよい。電気的接続部１４０は、第２の絶縁層１０４上の全面にスパッタリング法により成膜し、その後フォトリソグラフィ技術及びエッチング技術を組み合わせて所定形状にパターニングする。第３のコンタクト部１３０上にも電気的接続部１５０を形成する場合には、電気的接続部１４０，１５０を同時にパターニングして形成すればよい。電気的接続部１４０，１５０は、上下方向の電気的接続のためのコンタクト部として形成してもよい。その場合、電気的接続部１４０，１５０の平面形状は、他のコンタクト部と同一又は類似の形状をなし、例えば角形状（例えば四角形状）又は丸形状をなしていてもよい。あるいは、電気的接続部１４０，１５０は、平面上の異なる複数点間を電気的に接続する配線パターンとして形成してもよい。なお、電気的接続部１４０は、ハードマスクＭ（強誘電体キャパシタ８０）を含む領域（例えばハードマスクＭ及びその周囲の第２の絶縁層１０４の領域）に形成してもよい。また、電気的接続部１５０は、第３のコンタクト部１３０を含む領域（例えば第３のコンタクト部１３０及びその周囲の第２の絶縁層１０４の領域）に形成してもよい。
【００４７】
本実施の形態によれば、研磨工程を行った後の平坦な面上に電気的接続部１４０，１５０を形成するので、電気的接続部１４０，１５０の平坦性を確保することができ、多層化に対応した製造方法が実現できる。
【００４８】
その後、必要に応じて、電気的接続部１４０，１５０に電気的に接続するコンタクト部を形成する。図１０に示す例では、第２の絶縁層１０４上に、電気的接続部１４０，１５０を被覆する第３の絶縁層１６０を形成し、第３の絶縁層１６０に第４及び第５のコンタクト部１７０，１７２を形成する。詳しくは、第４のコンタクト部１７０を電気的接続部１４０上に形成し、第５のコンタクト部１７２を電気的接続部１５０上に形成する。第３の絶縁層１６０、第４及び第５のコンタクト部１７０，１７２の詳細は、上述の内容から導き出せるので省略する。なお、第４及び第５のコンタクト部１７０，１７２の上方に、図示しない他のコンタクト部及び絶縁層などを形成し、さらなる多層化を図ってもよい。また、最上部には、図示しない電極パッド及びパッシベーションなどを形成する。
【００４９】
本実施の形態に係る強誘電体メモリの製造方法によれば、上述したように、強誘電体キャパシタ８０の特性の劣化を防止するとともに、強誘電体メモリの微細化及び多層化が実現可能な製造方法を提供することができる。
【００５０】
本実施の形態に係る強誘電体メモリは、基体１０と、第１及び第２の絶縁層２０，１０４と、第１〜第３のコンタクト部５０，５２，１３０と、強誘電体キャパシタ８０と、導電性のハードマスクＭと、を含む。下層側の第１の絶縁層２０には、第１及び第２のコンタクト部５０，５２が形成され、上層側の第２の絶縁層１０４には、強誘電体キャパシタ８０と第３のコンタクト部１３０が形成されている。強誘電体キャパシタ８０上には、ハードマスクＭが形成されている。強誘電体キャパシタ８０は、第１のコンタクト部５０上に形成され、第３のコンタクト部１３０は、第２のコンタクト部５２上に形成されている。そして、第２の絶縁層１０４の上面は、ハードマスクＭの上面とほぼ同一の高さに位置している。また、第３のコンタクト部１３０の上面は、ハードマスクＭの上面とほぼ同一の高さに位置している。これにより、ハードマスクＭ上に形成された電気的接続部１４０と、第３のコンタクト部１３０上に形成された電気的接続部１５０との平坦性を確保することができる。電気的接続部１４０（電気的接続部１５０）が平坦であれば、コンタクトホールの形状に伴う凹凸がある場合に比べて、第４のコンタクト部１７０（第５のコンタクト部１７２）を自由な平面位置（例えば強誘電体キャパシタ８０とオーバーラップする位置）に形成することが可能になるので、微細化及び多層化に対応して製造自由度の大幅な向上を図ることができる。
【００５１】
なお、本実施の形態に係る強誘電体メモリのその他の詳細は、上述の製造方法から導き出せる内容を含み、強誘電体キャパシタの特性の劣化を防止するとともに、強誘電体メモリの微細化及び多層化を図ることができる。
【００５２】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図２】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図３】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図４】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図５】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図６】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図７】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図８】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図９】本発明の実施の形態に係る強誘電体メモリの製造方法を示す図。
【図１０】本発明の実施の形態に係る強誘電体メモリ及びその製造方法を示す図。
【符号の説明】
【００５４】
１０…基体  ２０…第１の絶縁層  ２２…第１のコンタクトホール
２４…第２のコンタクトホール  ３０，３２，３４…バリア層  ４０…第１の導電層
４２，４４…導電部  ５２…第２のコンタクト部  ６０，６２…バリア層
７０…積層体  ７２，８２…下部電極  ７４，８４…強誘電体層
７６，７６…上部電極  ８０…強誘電体キャパシタ  ９０…水素バリア層
１００，１０４…第２の絶縁層  １０２…第３のコンタクトホール
１１０，１１２…バリア層  １２０…第２の導電層  １２２…導電部
１３０…第３のコンタクト部  １４０，１５０…電気的接続部  １６０…第３の絶縁層
１７０…第４のコンタクト部  １７２…第５のコンタクト部  Ｍ…ハードマスク
【図１】
2006135077.tif 000003
【図２】
2006135077.tif 000004
【図３】
2006135077.tif 000005
【図４】
2006135077.tif 000006
【図５】
2006135077.tif 000007
【図６】
2006135077.tif 000008
【図７】
2006135077.tif 000009
【図８】
2006135077.tif 000010
【図９】
2006135077.tif 000011
【図１０】
2006135077.tif 000012