(57)【要約】      （修正有）【課題】ｎチャネルＴＦＴによる画素回路において高品質な画像表示を可能とするとともに、コストダウンや歩留まり向上を可能とする。【解決手段】画素回路は、有機ＥＬ素子１と、容量Ｃ１，Ｃ２と、ｎチャネル薄膜トランジスタＴ１〜Ｔ６で構成する。そして有機ＥＬ素子駆動トランジスタＴ５のゲート・ソース間に容量Ｃ２を持たせて経時劣化を補正する。即ち、容量によるブートストラップ機能（特性変動補償機能）を備え、電流駆動型の有機ＥＬ素子のＩ−Ｖ特性が経時変化しても、発光輝度を一定に保持する。また、駆動トランジスタＴ５のゲートを、トランジスタＴ２を介して固定電源Ｖｏｆｓに接続し、さらにトランジスタＴ４をオフとしてソースをフローティング状態とすることで、駆動トランジスタＴ５の閾値電圧Ｖｔｈを容量Ｃ１，Ｃ２に充電する。さらに駆動トランジスタＴ５のゲートに信号線ＤＴＬからの入力電圧をカップリングさせる。【選択図】図２
2006243526.tif 000002
【特許請求の範囲】
【請求項１】
信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置された画素アレイを有する表示装置であって、
各画素回路は、有機エレクトロルミネッセンス素子と、第１，第２の容量と、ｎチャネル薄膜トランジスタによる第１，第２，第３，第４，第５，第６のトランジスタとを備え、
上記第１のトランジスタの一端は上記信号線に接続され、
上記第１のトランジスタの他端と上記第５のトランジスタのゲートとの間に上記第１の容量が接続され、
上記第５のトランジスタのドレインが電源電位に接続され、
上記第５のトランジスタのソースは、上記第６，第４のトランジスタを介して上記有機エレクトロルミネッセンス素子に接続され、
上記第５のトランジスタのゲートと固定電位との間に上記第２のトランジスタが接続され、
上記第５のトランジスタのゲートと、上記第６，第４のトランジスタの接続点との間に上記第２の容量が接続され、
上記第６，第４のトランジスタの接続点と、上記第１のトランジスタの他端との間に上記第３のトランジスタが接続され、
上記第１，第２，第３，第４，第６のトランジスタは、それぞれ対応する走査線によってオン／オフ制御されるとともに、
上記第５のトランジスタは、そのゲート・ソース間電圧に応じた電流を上記有機エレクトロルミネッセンス素子に流すように構成されている、
ことを特徴とする表示装置。
【請求項２】
上記第１，第４のトランジスタをオフとし、上記第２，第３，第６のトランジスタをオンとすることで、上記第１，第２の容量に、上記第５のトランジスタの閾値電圧が充電されることを特徴とする請求項１に記載の表示装置。
【請求項３】
上記第１，第４のトランジスタをオンとし、上記第２，第３，第６のトランジスタをオフとすることで、上記信号線の信号電位を上記第１のトランジスタと上記第１の容量の接続点に入力し、該接続点の電圧変化量を、上記第１，第２の容量によるカップリング量で、上記第５のトランジスタのゲートにカップリングさせることを特徴とする請求項１に記載の表示装置。
【請求項４】
上記固定電位は、上記電源電位であることを特徴とする請求項１に記載の表示装置。
【請求項５】
信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置された画素アレイを有する表示装置であって、
各画素回路は、有機エレクトロルミネッセンス素子と、第１，第２の容量と、ｎチャネル薄膜トランジスタによる第１，第２，第３，第４，第５，第６のトランジスタとを備え、
上記第１のトランジスタの一端は上記信号線に接続され、
上記第１のトランジスタの他端と上記第５のトランジスタのゲートとの間に上記第１の容量が接続され、
上記第５のトランジスタのドレインが電源電位に接続され、
上記第５のトランジスタのソースは、上記第６，第４のトランジスタを介して上記有機エレクトロルミネッセンス素子に接続され、
上記第５のトランジスタのゲートと固定電位との間に上記第２のトランジスタが接続され、
上記第５のトランジスタのゲートと、上記第６，第４のトランジスタの接続点との間に上記第２の容量が接続され、
上記第６，第４のトランジスタの接続点と、上記第１のトランジスタの他端との間に上記第３のトランジスタが接続され、
上記第１，第２，第３，第４，第６のトランジスタは、それぞれ対応する走査線によってオン／オフ制御される表示装置における画素駆動方法として、
上記第１，第４のトランジスタをオフとし、上記第２，第３，第６のトランジスタをオンとすることで、上記第１，第２の容量に、上記第５のトランジスタの閾値電圧を充電させるステップと、
上記第１，第４のトランジスタをオンとし、上記第２，第３，第６のトランジスタをオフとすることで、上記信号線の信号電位を上記第１のトランジスタと上記第１の容量の接続点に入力し、該接続点の電圧変化量を、上記第１，第２の容量によるカップリング量で、上記第５のトランジスタのゲートにカップリングさせるステップと、
上記第５のトランジスタが、そのゲート・ソース間電圧に応じた電流を上記有機エレクトロルミネッセンス素子に流して発光させるステップと、
を備えることを特徴とする画素駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置されている画素アレイを有する表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置に関する。
【背景技術】
【０００２】
【特許文献１】特開２００４−１３３２４０
【０００３】
有機ＥＬ素子を画素に用いた画像表示装置が開発されている。有機ＥＬ素子は自発光素子であることから、例えば液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能である（いわゆる電流制御型）。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ：ＴＦＴ）によって制御するものである。
【０００４】
図１２に一般的なアクティブマトリクス型有機ＥＬ表示装置のブロック図を示す。
この表示装置は、画素回路１００がｍ×ｎのマトリクス状に配列された画素アレイ部１０３、水平セレクタ１０１、ライトスキャナ１０２、水平セレクタ１０１により選択され輝度情報に応じた信号が供給される信号線ＤＴＬ１、ＤＴＬ２・・・、ライトスキャナ１０２により選択駆動される走査線ＷＳＬ１、ＷＳＬ２・・・を有する。
【０００５】
図１３には、図１２に示した画素回路１００の最も単純な構成例を示している。図示するように、この画素回路１００は、ｎチャネルＴＦＴによるサンプリングトランジスタＴｓ、保持容量Ｃ１０、ｐチャネルＴＦＴによる駆動トランジスタＴｄ、有機ＥＬ素子１を有する。この画素回路１００は、信号線ＤＴＬと走査線ＷＳＬとの交差部に配され、信号線ＤＴＬはサンプリングトランジスタＴｓのドレインに接続され、走査線ＷＳＬはサンプリングトランジスタＴｓのゲートに接続されている。
駆動トランジスタＴｄ及び有機ＥＬ素子１は、電源電位Ｖｃｃと接地電位ＧＮＤの間で直列に接続されている。すなわち駆動トランジスタ１のソースが電源電位Ｖｃｃに接続される一方、有機ＥＬ素子（発光素子）１のカソードが接地電位ＧＮＤに接続されている。一般に有機ＥＬ素子１は整流性がある為ダイオードの記号で表わしている。一方、サンプリングトランジスタＴｓ及び保持容量Ｃ１０は、駆動トランジスタＴｄのゲートに接続されている。駆動トランジスタＴｄのゲート・ソース間電圧をＶｇｓで表わしている。
【０００６】
この画素回路１００では、まず走査線ＷＳＬを選択状態とし、信号線ＤＴＬに信号を印加すると、サンプリングトランジスタＴｓが導通して信号が保持容量Ｃ１０に書き込まれる。保持容量Ｃ１０に書き込まれた信号電位が駆動トランジスタＴｄのゲート電位となる。走査線ＷＳＬを非選択状態とすると、信号線ＤＴＬと駆動トランジスタＴｄとは電気的に切り離されるが、駆動トランジスタＴｄのゲート電位Ｖｇｓは保持容量Ｃ１０によって安定に保持される。そして電源電位Ｖｃｃから接地電位ＧＮＤに向かって駆動電流が駆動トランジスタＴｄ及び有機ＥＬ素子１を流れる。
このとき駆動トランジスタＴｄ及び有機ＥＬ素子１に流れる電流Ｉｄｓは、駆動トランジスタＴｄのゲート・ソース間電圧Ｖｇｓに応じた値となり、有機ＥＬ素子１はその電流値に応じた輝度で発光する。
つまりこの画素回路１００の場合、保持容量Ｃ１０に信号線ＤＴＬからの信号電位を各込むことによって駆動トランジスタＴｄのゲート印加電圧を変化させ、これにより有機ＥＬ素子１に流れる電流値をコントロールして発色の階調を得る。
【０００７】
ｐチャンネルＴＦＴによる駆動トランジスタＴｄのソースは電源Ｖｃｃに接続されており、常に飽和領域で動作するように設計されているので、駆動トランジスタＴｄは次の式１に示した値を持つ定電流源となる。
Ｉｄｓ＝（１／２）・μ・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ）2・・・（式１）
但し、Ｉｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、Ｖｔｈはトランジスタの閾値電圧を表している。
この式１から明らかな様に、飽和領域ではトランジスタのドレイン電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓによって制御される。図１２に示した駆動トランジスタＴｄは、Ｖｇｓが一定に保持される為、定電流源として動作し、有機ＥＬ素子１を一定の輝度で発光させることができる。
【０００８】
ここで図１４に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す。実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図示するように時間が経過すると劣化してしまう。そして図１３の画素回路１００においては、有機ＥＬ素子１の経時変化とともに、駆動トランジスタＴｄのドレイン電圧が変化してゆく。ところが図１３の画素回路１００では上記のようにゲート・ソース間電圧Ｖｇｓが一定であるので、有機ＥＬ素子１には一定量の電流が流れ、発光輝度は変化しない。つまり安定した階調制御ができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで図１３に示した画素回路１００は、ｐチャネル型の駆動トランジスタＴｄを用いて構成されているが、ｎチャネル型のＴＦＴにより構成することができれば、ＴＦＴ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、ＴＦＴ基板の低コスト化が可能となり、開発が期待されている。
図１５は、図１３に示した画素回路１００のｐチャネルＴＦＴである駆動トランジスタＴｄをｎチャネルＴＦＴに置き換えた構成を示す回路図である。図示する様に、この場合の画素回路１００は、ｎチャネル型のＴＦＴとしてサンプリングトランジスタＴｓ、駆動トランジスタＴｄ、保持容量Ｃ１０、有機ＥＬ素子１で構成されている。
この画素回路１００では、駆動トランジスタＴｄのドレイン側が電源電位Ｖｃｃに接続され、ソースは有機ＥＬ素子１のアノードに接続されており、ソースフォロワ回路を形成している。
【００１０】
ところが、このように駆動トランジスタＴｄをｎチャネルＴＦＴに置き換えた場合は、ソースが有機ＥＬ素子１に接続されてしまうため、図１４に示したような有機ＥＬ素子１の経時変化とともにゲート・ソース間電圧Ｖｇｓが変化してしまう。これにより、有機ＥＬ素子１に流れる電流量が変化し、その結果発光輝度は変化してしまう。つまり適切な階調制御ができなくなる。
【００１１】
ここで、ｎチャネルの駆動トランジスタが有機ＥＬ素子１の経時変化の影響を受けない回路として、図１６に示す回路が考えられている。
この画素回路１００は、有機ＥＬ素子１、サンプリングトランジスタＴｓ、駆動トランジスタＴｄ、保持容量Ｃ２０、トランジスタＴｇを備え、保持容量Ｃ２０が駆動トランジスタＴｄのゲート・ソース間に接続されている。また、トランジスタＴｇは駆動トランジスタＴｄのソースノードと接地電位の間をオン／オフする。トランジスタＴｇはドライブスキャナ１０３によって駆動される走査線ＤＳＬがゲートラインとされ、走査線ＤＳＬの電位によってオン／オフ制御される。
【００１２】
この図１６の画素回路１００では、図１７（ａ）の等価回路に示すように、サンプリングトランジスタＴｓをオンとし、信号線ＤＴＬからの入力信号電圧Ｖｉｎを容量Ｃ２０に書き込む時間に、トランジスタＴｇをオンすることで駆動トランジスタＴｄのソース電位を接地レベルに設定し、容量Ｃ２０に充電される電圧を入力信号電圧Ｖｉｎに確定させる。そして書き込みが終了した後、有機ＥＬ素子１の発光期間において、図１７（ｂ）のようにトランジスタＴｇをオフする。トランジスタＴｇがオフされることで、駆動トランジスタＴｄのソース電位は上昇し、有機ＥＬ素子１に電流Ｉｄｓが流れ始める。
この場合、駆動トランジスタＴｄのソース電位の変動に関わらず、ゲート・ソース間には容量Ｃ２０があるため、ゲート・ソース間の電位差は常に電圧Ｖｉｎである。また、駆動トランジスタＴｄは飽和領域で動作しているので、この駆動トランジスタＴｄは定電流源となり、流れる電流値Ｉｄｓはゲート・ソース間電圧Ｖｇｓによって上記式1で示された値となる。
これにより有機ＥＬ素子１の経時変化に伴って、駆動トランジスタＴｄのソース電位が変化したとしても、容量Ｃ２０によってゲート・ソース間電位が一定に保たれているので、有機ＥＬ素子１に流れる電流は変わらず、その発光輝度も一定に保たれる。
【００１３】
ところが、薄膜トランジスタ（ＴＦＴ）は一般的に移動度μや閾値電圧Ｖｔｈのバラツキが大きいのが特徴である。しかも閾値電圧Ｖｔｈは上記式１から明らかなように、電流Ｉｄｓに対して２乗で影響する。そのために、駆動トランジスタＴｄのゲートに同じ電圧が印加されても、画素ごとに電流値は駆動トランジスタの閾値電圧Ｖｔｈによって大きくばらついてしまう。つまり画素毎に発光輝度がばらついてしまい、均一な画質を得ることができず、高品質な画像表示が実現できないという課題があった。
【課題を解決するための手段】
【００１４】
そこで本発明では、ｎチャネルＴＦＴによる画素回路を用いても、高品質な画像表示が可能であり、かつ構成を効率化できる表示装置、画素駆動方法を提供することを目的とする。
【００１５】
本発明の表示装置は、信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置された画素アレイを有する表示装置である。各画素回路は、有機エレクトロルミネッセンス素子と、第１，第２の容量と、ｎチャネル薄膜トランジスタによる第１，第２，第３，第４，第５，第６のトランジスタとを備える。そして上記第１のトランジスタの一端は上記信号線に接続され、上記第１のトランジスタの他端と上記第５のトランジスタのゲートとの間に上記第１の容量が接続され、上記第５のトランジスタのドレインが電源電位に接続され、上記第５のトランジスタのソースは上記第６，第４のトランジスタを介して上記有機エレクトロルミネッセンス素子に接続され、上記第５のトランジスタのゲートと固定電位との間に上記第２のトランジスタが接続され、上記第５のトランジスタのゲートと上記第６，第４のトランジスタの接続点との間に上記第２の容量が接続され、上記第６，第４のトランジスタの接続点と上記第１のトランジスタの他端との間に上記第３のトランジスタが接続される。ここで上記第１，第２，第３，第４，第６のトランジスタは、それぞれ対応する走査線によってオン／オフ制御されるとともに、上記第５のトランジスタは、そのゲート・ソース間電圧に応じた電流を上記有機エレクトロルミネッセンス素子に流すように構成されている。
またこの画素回路においては、上記第１，第４のトランジスタをオフとし、上記第２，第３，第６のトランジスタをオンとすることで、上記第１，第２の容量に、上記第５のトランジスタの閾値電圧が充電される。
また上記第１，第４のトランジスタをオンとし、上記第２，第３，第６のトランジスタをオフとすることで、上記信号線の信号電位を上記第１のトランジスタと上記第１の容量の接続点に入力し、該接続点の電圧変化量を、上記第１，第２の容量によるカップリング量で、上記第５のトランジスタのゲートにカップリングさせる。
また上記固定電位は、上記電源電位とする。
【００１６】
本発明の画素駆動方法は、上記構成の表示装置の画素回路における画素駆動方法であり、上記第１，第４のトランジスタをオフとし、上記第２，第３，第６のトランジスタをオンとすることで上記第１，第２の容量に上記第５のトランジスタの閾値電圧を充電させるステップと、上記第１，第４のトランジスタをオンとし、上記第２，第３，第６のトランジスタをオフとすることで、上記信号線の信号電位を上記第１のトランジスタと上記第１の容量の接続点に入力し、該接続点の電圧変化量を、上記第１，第２の容量によるカップリング量で、上記第５のトランジスタのゲートにカップリングさせるステップと、上記第５のトランジスタが、そのゲート・ソース間電圧に応じた電流を上記有機エレクトロルミネッセンス素子に流して発光させるステップとを備える。
【００１７】
即ち本発明では画素回路は、有機ＥＬ素子と、第１，第２の容量と、第１〜第６のｎチャネル薄膜トランジスタで構成されている。
そして有機ＥＬ素子に対する駆動トランジスタである第５のトランジスタのゲート・ソース間に容量を持たせることで、有機ＥＬ素子の経時劣化を補正する。即ち、容量によるブートストラップ機能（特性変動補償機能）を備えるようにし、電流駆動型の有機ＥＬ素子のＩ−Ｖ特性が経時変化しても、発光輝度を一定に保持する。
また、駆動トランジスタ（第５のトランジスタ）のゲートを、第２のトランジスタを介して固定電源に接続し、さらに第４のトランジスタをオフとしてソースをフローティング状態とすることで、駆動トランジスタ（第５のトランジスタ）の閾値電圧を容量に充電する。さらに駆動トランジスタ（第５のトランジスタ）のゲートに信号線からの入力電圧をカップリングさせる。以上の動作により、駆動トランジスタの閾値電圧のバラツキを抑え、ユニフォーミティのよい画質を得る。
【発明の効果】
【００１８】
本発明によれば、有機ＥＬ素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が実現でき、また駆動トランジスタの閾値電圧変動によっても安定して有機ＥＬ素子を駆動できるため、ｎチャネルＴＦＴによる画素回路を用いた表示装置として、表示画像の高画質化を実現できる。
また、それにより、トランジスタを全てｎチャンネルＴＦＴで構成し、現状のアノード・カソード電極を用いたままで、ソースフォロワーが可能となり、アノード接続のできる回路構成を実用化できる。このため一般的なアモルファスシリコンのプロセスを導入することが可能となり、低コスト化が促進できる。
また駆動トランジスタの閾値電圧のバラツキのキャンセルが容易に行えるため、画素ごとの電流値のバラツキを低減することができ、均一な画質を得ることができる。
さらには、画素回路内での電源ライン数を削減できる。例えば固定電位と電源電位の２つの電源ラインのみとできる。或いは固定電位として電源電位を用いれば電源電位のみの１つの電源ラインとすることができる。これによって低コスト化、高歩留まり化、高精細化が促進できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の表示装置の実施の形態を、次の順序で説明する。
［１．実施の形態の表示装置構成］
［２．第１の実施の形態の画素回路］
［３．第２の実施の形態の画素回路］
［４．実施の形態の電源ライン数削減効果］
【００２０】
［１．実施の形態の表示装置構成］
図１で実施の形態の表示装置の構成を説明する。
本例の表示装置は後述するように、発光素子である有機ＥＬ素子の特性変動及び駆動トランジスタの閾値電圧変動に対する補償機能を備えた画素回路を含むものである。
図１に示すように、この表示装置は、画素回路１０がｍ行×ｎ列のマトリクス状に配列された画素アレイ部２０、水平セレクタ１１、第１ドライブスキャナ１２、第２ドライブスキャナ１３、ライトスキャナ１４、第１ＡＺスキャナ１５、第２ＡＺスキャナ１６を備える。
また水平セレクタ１１により選択され、輝度情報に応じた映像信号を画素回路１０に対する入力信号として供給する信号線ＤＴＬ１、ＤＴＬ２・・・が、画素アレイ部２０に対して列方向に配されている。信号線ＤＴＬ１、ＤＴＬ２・・・は、画素アレイ部２０においてマトリクス配置された画素回路１０の列数分だけ配される。
また画素アレイ部２０に対して、行方向に走査線ＷＳＬ−１，ＷＳＬ−２・・・、走査線ＤＳＬ１−１，ＤＳＬ１−２・・・、走査線ＤＳＬ２−１，ＤＳＬ２−２・・・、走査線ＡＺＬ１−１，ＡＺＬ１−２・・・、走査線ＡＺＬ２−１，ＡＺＬ２−２・・・、が配されている。これらの走査線はそれぞれ、画素アレイ部２０においてマトリクス配置された画素回路１０の行数分だけ配される。
走査線ＷＳＬ（ＷＳＬ−１，ＷＳＬ−２・・・）はライトスキャナ１４により選択駆動される。
走査線ＤＳＬ１（ＤＳＬ１−１，ＤＳＬ１−２・・・）は第１ドライブスキャナ１２により選択駆動される。
走査線ＤＳＬ２（ＤＳＬ２−１，ＤＳＬ２−２・・・）は第２ドライブスキャナ１３により選択駆動される。
走査線ＡＺＬ１（ＡＺＬ１−１，ＡＺＬ１−２・・・）は第１ＡＺスキャナ１５により選択駆動される。
走査線ＡＺＬ２（ＡＺＬ２−１，ＡＺＬ２−２・・・）は第２ＡＺスキャナ１６により選択駆動される。
第１ドライブスキャナ１２、第２ドライブスキャナ１３、ライトスキャナ１４、第１ＡＺスキャナ１５、第２ＡＺスキャナ１６は、それぞれ入力されるスタートパルスｓｐとクロックｃｋを基準として、設定された所定のタイミングで各走査線に選択パルス（走査パルス）を与える。
【００２１】
［２．第１の実施の形態の画素回路］
このような表示装置における画素回路１０の構成例を図２で説明する。
図２では簡略化のため、信号線ＤＴＬと、走査線ＷＳＬ，ＤＳＬ１，ＤＳＬ２，ＡＺＬ１，ＡＺＬ２が交差する部分に配される１つの画素回路１０のみを示している。
この画素回路１０は、発光素子である有機ＥＬ素子１と、２個の容量Ｃ１、Ｃ２と、６個のｎチャネル薄膜トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６とで構成されている。以下では、特にトランジスタＴ１をサンプリングトランジスタＴ１、トランジスタＴ５を駆動トランジスタＴ５と呼ぶ。トランジスタＴ２，Ｔ３，Ｔ４，Ｔ６についてはそれぞれスイッチングトランジスタと記す。
【００２２】
サンプリングトランジスタＴ１は、ゲートが走査線ＷＳＬに接続されている。
サンプリングトランジスタＴ１のソース／ドレインの一方は信号線ＤＴＬに接続され、他方は容量Ｃ１の一端に接続されている。
なお、サンプリングトランジスタＴ１と容量Ｃ１の接続点をノードＮＡとする。
容量Ｃ１の他端は、駆動トランジスタＴ５のゲートに接続される。なお、駆動トランジスタＴ５のゲートノードをノードＮＢとする。
駆動トランジスタＴ５のゲート（ノードＮＢ）は、スイッチングトランジスタＴ２を介して固定電位Ｖｏｆｓに接続される。
スイッチングトランジスタＴ２のゲートは走査線ＡＺＬ１に接続されている。
駆動トランジスタＴ５のドレインは電源電位Ｖｃｃに接続されている。
また駆動トランジスタＴ５のソースは、スイッチングトランジスタＴ６，Ｔ４を介して有機ＥＬ素子１のアノードに接続されている。
有機ＥＬ素子１のカソードはカソード電位Ｖｃａｔに接続される。
スイッチングトランジスタＴ６のゲートは走査線ＤＳＬ１に接続される。
スイッチングトランジスタＴ４のゲートは走査線ＤＳＬ２に接続される。
なおスイッチングトランジスタＴ６，Ｔ４の接続点をノードＮＤとし、また有機ＥＬ素子１のアノード点をノードＮＣとしている。
容量Ｃ２は、ノードＮＢ、ＮＤ間に接続される。スイッチングトランジスタＴ６がオン状態にある場合、容量Ｃ２は駆動トランジスタＴ５のゲート・ソース間に接続されている状態となる。
またノードＮＤ，ＮＡ間にはスイッチングトランジスタＴ３が接続されている。
スイッチングトランジスタＴ３のゲートは走査線ＡＺＬ２に接続される。
【００２３】
サンプリングトランジスタＴ１は走査線ＷＳＬの走査パルスによってオン／オフ制御される。サンプリングトランジスタＴ１がオンとされることで、信号線ＤＴＬからの入力信号ＶｉｎがノードＮＡに入力される。
また駆動トランジスタＴ５は飽和領域で動作するように設計されており、スイッチングトランジスタＴ６，Ｔ４がオン状態にあるときに、駆動トランジスタＴ５は、そのゲート・ソース間電圧に応じた電流を有機ＥＬ素子１に流すように構成されている、
スイッチングトランジスタＴ２は走査線ＡＺＬ１の走査パルスによってオン／オフされる。スイッチングトランジスタＴ２がオンとされることで、ノードＮＢが固定電位Ｖｏｆｓに接続される。
スイッチングトランジスタＴ３は走査線ＡＺＬ２の走査パルスによってオン／オフされる。スイッチングトランジスタＴ３がオンとされることで、ノードＮＡとノードＮＤが接続される。
スイッチングトランジスタＴ４は走査線ＤＳＬ２の走査パルスによってオン／オフされる。スイッチングトランジスタＴ４がオンとされることで、ノードＮＣとノードＮＤが接続される。
スイッチングトランジスタＴ６は走査線ＤＳＬ１の走査パルスによってオン／オフされる。スイッチングトランジスタＴ６がオンとされることで、ノードＮＤと駆動トランジスタＴ５のソースが接続される。
【００２４】
この図２の画素回路１０の構成において実行される動作を図３〜図７で説明する。
図３に走査線ＷＳＬ、ＡＺＬ１、ＡＺＬ２、ＤＳＬ２、ＤＳＬ１のタイミングチャートを示している。これは上記構成からわかるように、それぞれサンプリングトランジスタＴ１、スイッチングトランジスタＴ２，Ｔ３，Ｔ４，Ｔ６のオン／オフタイミングとなる。またこの図３には、駆動トランジスタＴ５のゲート電圧（ノードＮＢ）と、ノードＮＤの電圧の変化を示している。また、図４〜図７には各時点の等価回路を示している。
【００２５】
図３のタイミングチャートは、発光素子である有機ＥＬ素子１が発光駆動される１サイクル、つまり画像表示の１フレーム期間を表している。１フレーム期間は、有機ＥＬ素子１の非発光期間と発光期間から成り、例えば時点ｔｍ０が、前回の１フレームの終了タイミング、かつ今回の１フレームの開始タイミングとしている。
【００２６】
まず、時点ｔｍ０までの有機ＥＬ素子１の発光期間においては、走査線ＤＳＬ１，ＤＳＬ２がハイレベル、走査線ＷＳＬ，ＡＺＬ１，ＡＺＬ２はローレベルとされており、従って図４（ａ）に示すように、スイッチングトランジスタＴ６，Ｔ４がオン、サンプリングトランジスタＴ１とスイッチングトランジスタＴ２，Ｔ３はオフとなっている。
駆動トランジスタＴ５は飽和領域で動作するように設計されているため、有機ＥＬ素子１に流れる電流Ｉｄｓは、駆動トランジスタＴ５のゲート・ソース間電圧に応じて、上述した式1で示される値をとる。
【００２７】
時点ｔｍ０になり、１フレームの開始タイミングになると、走査線ＡＺＬ１，ＡＺＬ２がハイレベルとされ、図４（ｂ）のようにスイッチングトランジスタＴ２，Ｔ３がオンとされる。これによって、駆動トランジスタＴ５のゲート電圧（ノードＮＢ）は固定電位Ｖｏｆｓの電圧値に充電され、また駆動トランジスタＴ５のソース電圧とノードＮＡは同電位となる。なおスイッチングトランジスタＴ２，Ｔ３はどちらが先にオンしてもよい。
【００２８】
次に時点ｔｍ１では駆動トランジスタＴ５の閾値検出が開始される。このため走査線ＤＳＬ２がローレベルとされ、図５（ａ）のようにスイッチングトランジスタＴ４がオフされる。
スイッチングトランジスタＴ４がオフとなることで、ノードＮＣの電圧は有機ＥＬ素子１の閾値電圧Ｖｔｈｅｌとなる。また、駆動トランジスタＴ５のソース電圧は図５（ｂ）のように時間と共に緩やかに上昇していき、一定時間経過後、駆動トランジスタＴ５のゲート・ソース間電圧は、駆動トランジスタＴ５の閾値電圧Ｖｔｈとなる。このとき、容量Ｃ１、Ｃ２にはともに閾値電圧Ｖｔｈが充電される。即ち駆動トランジスタＴ５の閾値電圧が検出されたことになる。
【００２９】
この閾値電圧検出動作の後は、時点ｔｍ２で走査線ＡＺＬ１がローレベルとされ、図６（ａ）のようにスイッチングトランジスタＴ２がオフとされる。スイッチングトランジスタＴ２がオフとなることで、駆動トランジスタＴ５のゲート電圧、ソース電圧は、閾値電圧Ｖｔｈという電位差を保ったまま緩やかに上昇してゆく。この上昇は駆動トランジスタＴ５のソース電圧が電源電位Ｖｃｃと同電位となったところで止まる。
その後、時点ｔｍ３で走査線ＤＳＬ２をハイレベルとし、図６（ｂ）のようにスイッチングトランジスタＴ４をオン状態とする。スイッチングトランジスタＴ４をオンとすることで駆動トランジスタＴ５のソース電圧とノードＮＡは有機ＥＬ素子１の閾値電圧Ｖｔｈｅｌまで下降する。そのとき、駆動トランジスタＴ５のゲート電圧（ノードＮＢ）はＶｔｈｅｌ＋Ｖｔｈという値となる。
【００３０】
次に、時点ｔｍ４に走査線ＡＺＬ２をローレベルとしてスイッチングトランジスタＴ３をオフとし、また時点ｔｍ５に走査線ＤＳＬ１をローレベルとしてスイッチングトランジスタＴ６をオフとする。
さらに時点ｔｍ６に、走査線ＷＳＬをハイレベルとしてサンプリングトランジスタＴ１をオンとする。これによって時点ｔｍ６〜ｔｍ７は、図７（ａ）に示すようになり、信号線ＤＴＬからの信号Ｖｉｎの書込期間となる。
すなわちこのとき、ノードＮＡに信号線ＤＴＬからの信号電圧Ｖｉｎが入力され、このノードＮＡの電圧変化量を、駆動トランジスタＴ５のゲートにカップリングさせる。
このカップリング量ΔＶは、容量Ｃ１、Ｃ２、有機ＥＬ素子１の寄生容量Ｃ３及び駆動トランジスタＴ５の寄生容量ＣTFTによって、式２のように決定される（図７（ｂ））。
ΔＶ＝｛Ｃ１／（Ｃ１＋（（Ｃ２＋ＣTFT）・Ｃ３）／（Ｃ２＋ＣTFT＋Ｃ３））｝（Ｖｉｎ−Ｖｔｈｅｌ）          ・・・式２
ここで寄生容量Ｃ３が容量Ｃ１、Ｃ２に比べて非常に大きければ、駆動トランジスタＴ５のゲートへのカップリング量はＣ１、Ｃ２のみによって決定される。
【００３１】
時点ｔｍ７に走査線ＷＳＬをローレベルとしてサンプリングトランジスタＴ１をオフとし、書込動作を終了させた後は、時点ｔｍ８において走査線ＤＳＬ１をハイレベルとしてスイッチングトランジスタＴ６をオンする。
このとき駆動トランジスタＴ５のゲート・ソース間電圧は容量Ｃ２によって一定に保たれるので、駆動トランジスタＴ５は一定電流Ｉｄｓを有機ＥＬ素子１に流す。これによってノードＮＢの電位はＥＬ素子にＩｄｓという電流が流れる電圧まで上昇し、有機ＥＬ素子１は発光する。
【００３２】
本実施の形態の画素回路１０の動作は以上のようになるが、この画素回路１０においても、有機ＥＬ素子１は発光時間が長くなるとそのＩ−Ｖ特性は変化してしまう。そのためノードＮＢの電位も変化する。しかしながら、駆動トランジスタＴ５のゲート・ソース間電圧は容量Ｃ２によって一定値に保たれているので有機ＥＬ素子１に流れる電流は変化しない。よって有機ＥＬ素子１のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、有機ＥＬ素子１の輝度が変化することはない。
また、駆動トランジスタＴ５のゲートをスイッチングトランジスタＴ２をオンとすることで固定電位Ｖｏｆｓに接続し、スイッチングトランジスタＴ４をオフとして駆動トランジスタＴ５のソースをフローティング状態として、容量Ｃ１、Ｃ２に駆動トランジスタＴ５の閾値電圧を充電する。そしてさらに駆動トランジスタＴ５のゲートに入力電圧Ｖｉｎをカップリングさせる。この動作により、駆動トランジスタＴ５の閾値電圧のバラツキを抑え、ユニフォーミティのよい画質を得ることができる。
これらのことから、本実施の形態によれば、画素回路１０にｎチャンネルＴＦＴを用いた表示装置として、表示画像の高画質化を実現できる。
また、それにより、トランジスタを全てｎチャンネルＴＦＴで構成し、現状のアノード・カソード電極を用いたままで、ソースフォロワーが可能となり、アノード接続のできる回路構成を実用化できる。このため一般的なアモルファスシリコンのプロセスを導入することが可能となり、低コスト化が促進できる。
【００３３】
［３．第２の実施の形態の画素回路］
図８に第２の実施の形態としての画素回路１０を示す。
基本的には第１の実施の形態の画素回路１０と同様の回路であり、その動作も同様であるが、この場合、図示するように、電源電位Ｖｃｃとは独立した固定電位Ｖｏｆｓは用意されず、駆動トランジスタＴ５のゲートに対してスイッチングトランジスタＴ２を介して接続する固定電位を、電源電位Ｖｃｃとしている。
つまり、本例では、固定電位を画素内の電源電圧と共通化している。この構成によれば、画素内の電源ラインの数を最小、つまり電源電位Ｖｃｃラインのみとすることができる。
【００３４】
［４．実施の形態の電源ライン数削減効果］
ところで、上記第１の実施の形態の場合は、画素回路内に配設される電源ラインは、固定電位Ｖｏｆｓと電源電位Ｖｃｃの２本のラインとなる。また第２の実施の形態の場合は電源電位Ｖｃｃのラインのみの１本となる。これにより画素に対する配線レイアウト上の利点、つまり画素回路上に配するライン数の削減効果を得ることができる。これについて説明する。なおカソード電位Ｖｃａｔは、画素回路内に配設されるものではない。
【００３５】
表示装置構成を図１で説明したが、画素アレイ部２０には、実際には画素回路１０としてＲ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれに対応した画素回路が配される。
即ち図９に示すように、赤画素回路１０Ｒ、緑画素回路１０Ｇ、青画素回路１０Ｂの組で１つのカラー画素ユニットとなり、このカラー画素ユニットがマトリクス状に配置される。
図９には、このようなカラー画素ユニットに対する信号線と走査線のみを示している。即ち走査線としては、各行毎に、上述した走査線ＷＳＬ（ＷＳＬ−１，ＷＳＬ−２・・・）、走査線ＤＳＬ１（ＤＳＬ１−１，ＤＳＬ１−２・・・）、走査線ＤＳＬ２（ＤＳＬ２−１，ＤＳＬ２−２・・・）、走査線ＡＺＬ１（ＡＺＬ１−１，ＡＺＬ１−２・・・）、走査線ＡＺＬ２（ＡＺＬ２−１，ＡＺＬ２−２・・・）が配置される。従って１つのカラー画素ユニット単位で見れば、５本の走査線が画素回路に対して配設される。
一方、列方向のラインとしては、信号線ＤＴＬ（ＤＴＬ１，ＤＴＬ２・・・）が配設されるが、１つの画素回路１０Ｒ、１０Ｇ、１０Ｂにつきそれぞれ信号線ＤＴＬｒ、ＤＴＬｇ、ＤＴＬｂが配設されるため、１つのカラー画素ユニット単位で見れば３本の信号線が設けられることになる。
【００３６】
ここで、図１０（ａ）に参考例としての画素回路３０を示す。この画素回路１０は本出願人の先の出願にかかる画素回路であり、有機ＥＬ素子１と、ｎチャネルＴＦＴとしてのトランジスタＴ１１、Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５と、容量Ｃ２０とにより構成される。この画素回路３０は、トランジスタＴ１１〜Ｔ１４がそれぞれ所定の走査線でオン／オフ制御される。電源ラインとしては、電源電位Ｖｃｃ、固定電位Ｖｏｆｓ、固定電位Ｖｓｓの３本が必要とされる。
この場合、１つの画素回路３０に対しては、図１０（ｂ）のように行方向に４本の走査線（ゲートライン）が配設され、列方向には、信号線ＤＴＬと、３本の電源ラインが配設される。つまり４本の横ラインと４本の縦ラインが設けられる。
すると、図９のようにＲ、Ｇ、Ｂの各画素回路から成るカラー画素ユニット単位で考えると、４本の横ラインと、４×３＝１２本の縦ラインが設けられることになる。つまり１つのカラー画素ユニットに対して４＋１２＝１６本のラインが配設される。
【００３７】
これに対して上記第１，第２の実施の形態の場合のライン数は図１１のようになる。
まず第１の実施の形態の場合、１つの画素回路１０に対しては、図１１（ａ）のようにトランジスタＴ１、Ｔ２，Ｔ３，Ｔ４，Ｔ６に対するゲートラインが横ラインとして設けられ、また縦ラインとしては、信号線ＤＴＬと、電源電位Ｖｃｃ及び固定電位Ｖｏｆｓとしての２本の電源ラインが設けられる。
すると、１つのカラー画素ユニット単位でみると、５本の横ラインと、３×３＝９本の縦ラインが設けられることになる。つまり１つのカラー画素ユニットに対して５＋９＝１４本のラインが配設される。
【００３８】
さらに第２の実施の形態の場合、１つの画素回路１０に対しては、図１１（ｂ）のように、トランジスタＴ１、Ｔ２，Ｔ３，Ｔ４，Ｔ６に対するゲートラインが横ラインとして設けられ、また縦ラインとしては、信号線ＤＴＬと、電源電位Ｖｃｃラインが設けられる。
すると、１つのカラー画素ユニット単位でみると、５本の横ラインと、２×３＝６本の縦ラインが設けられることになる。つまり１つのカラー画素ユニットに対して５＋６＝１１本のラインが配設される。
【００３９】
このことからわかるように、本実施の形態では電源ライン数を削減できることで、ＲＧＢ画素ユニット単位で配設ライン数を効果的に削減でき、特に第２の実施の形態の場合は、そのライン数削減効果は高い。
配設すべきライン数が少なくできることで、画素アレイ部２０としてのレイアウトの自由度の拡大や、表示装置としての低コスト化、高歩留まり化、さらには高精細化が促進できる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態の表示装置のブロック図である。
【図２】第１の実施の形態の画素回路の回路図である。
【図３】実施の形態の画素回路の動作の説明図である。
【図４】実施の形態の動作説明のための等価回路図である。
【図５】実施の形態の動作説明のための等価回路図とソース電圧変化の説明図である。
【図６】実施の形態の動作説明のための等価回路図である。
【図７】実施の形態の動作説明のための等価回路図である。
【図８】第２の実施の形態の画素回路の回路図である。
【図９】実施の形態の画素の構成の説明図である。
【図１０】参考例の画素回路のライン数の説明図である。
【図１１】実施の形態の画素回路のライン数の説明図である。
【図１２】従来の有機ＥＬ表示装置のブロック図である。
【図１３】従来の有機ＥＬ表示装置の画素回路の回路図である。
【図１４】有機ＥＬの経時変化の説明図である。
【図１５】従来の有機ＥＬ表示装置の画素回路の回路図である。
【図１６】有機ＥＬの経時変化に対応する画素回路の回路図である。
【図１７】有機ＥＬの経時変化に対応する画素回路の動作の説明図である。
【符号の説明】
【００４１】
１  有機ＥＬ素子、１０  画素回路、１１  水平セレクタ、１２  第１ドライブスキャナ、１３  第２ドライブスキャナ、１４  ライトスキャナ、１５  第１ＡＺスキャナ、１６  第２ＡＺスキャナ、Ｃ１，Ｃ２  容量、Ｔ１  サンプリングトランジスタ、Ｔ２，Ｔ３、Ｔ４，Ｔ６  スイッチングトランジスタ、Ｔ５  駆動トランジスタ、ＷＳＬ，ＤＳＬ１，ＤＳＬ２，ＡＺＬ１，ＡＺＬ２  走査線、ＤＴＬ  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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