(57)【要約】【課題】本発明は、ゲート絶縁膜を破壊することにより情報を記憶するような、絶縁膜破壊型の記憶素子を用いたＯＴＰメモリにおいて、１ビットずつ情報の書き込みを実行できるようにする。【解決手段】たとえば、所定個の記憶セル１１に接続されたデータ線ＤＬごとに、データセンス・プログラム回路３１とデータ制御回路４１およびデータ保持回路４２とを接続する。これらデータセンス・プログラム回路３１とデータ制御回路４１およびデータ保持回路４２とによって、高電圧にプリチャージされた全データ線ＤＬのうち、「１」を書き込むべき記憶セル１１にそれぞれ接続されたデータ線ＤＬの電圧が、その上位（または、下位）のデータ線ＤＬから順に１本ずつ低電圧になるように制御する構成となっている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
記憶素子の絶縁膜を破壊することにより情報がプログラムされる不揮発性半導体記憶装置であって、
前記記憶素子、および、前記記憶素子に直列に接続された選択スイッチを含む複数の記憶セルを格子状に配列してなるセルアレイと、
前記セルアレイにおける前記複数の記憶セルが所定個ずつ接続された行選択線をそれぞれ活性化させる行選択制御回路と、
前記行選択制御回路によって活性化された、所望の前記行選択線につながる前記所定個の記憶セルにそれぞれ接続されたデータ線の電圧を、書き込みデータに応じて１ビットずつ制御する書き込み制御回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込み制御回路は、前記行選択制御回路によって活性化された、所望の前記行選択線につながる前記所定個の記憶セルに対し、「１」を書き込むべき記憶セルにそれぞれ接続された前記データ線の電圧を順に１本ずつ放電させることにより、前記書き込みデータに応じた情報をプログラムするものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
電圧の印加によって絶縁膜を破壊することにより情報がプログラムされる記憶素子、および、前記記憶素子に直列に接続された選択スイッチを含む複数の記憶セルを格子状に配列してなるセルアレイと、
前記セルアレイにおける前記複数の記憶セルが所定個ずつ接続された行選択線をそれぞれ活性化させる行選択制御回路と、
前記行選択制御回路によって活性化された、所望の前記行選択線につながる前記所定個の記憶セルにそれぞれ接続されたデータ線の電圧を、書き込みデータに応じて１ビットずつ制御する書き込み制御回路と
を具備し、
前記書き込み制御回路は、前記行選択制御回路によって活性化された、所望の前記行選択線につながる前記所定個の記憶セルのうち、「１」を書き込むべき記憶セルにそれぞれ接続された前記データ線の電圧を順に１本ずつ放電させることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記書き込み制御回路は前記データ線ごとに設けられ、データ保持回路およびデータ制御回路を含むバッファおよびデータレジスタ部と、センスアンプおよびデータ線制御回路を含むセンスおよびデータ線制御回路部とを有して構成されることを特徴とする請求項１または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数の記憶セルは、さらに、非プログラム時に前記記憶素子に印加される電界を緩和するための保護トランジスタを備えることを特徴とする請求項１または３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するもので、特に、情報を一度だけ書き込むことが可能な不揮発性半導体記憶装置（いわゆる、Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ（ＯＴＰ）メモリ）に関する。
【背景技術】
【０００２】
最近、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体素子に対して最大定格を超える高電圧を印加し、その素子のゲート絶縁膜を破壊することにより情報を記憶するような、絶縁膜破壊型の記憶素子（たとえば、ｅ−ｆｕｓｅ素子またはａｎｔｉ−ｆｕｓｅ素子）を用いたＯＴＰメモリが提案されている。このｅ−ｆｕｓｅ素子を用いたＯＴＰメモリの場合、絶縁膜破壊前のｅ−ｆｕｓｅ素子には“０”という情報が蓄えられ、絶縁膜破壊後のｅ−ｆｕｓｅ素子には“１”という情報が蓄えられているものとして、主に利用されている。また、このようなｅ−ｆｕｓｅ素子を用いたＯＴＰメモリの用途としては、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などで、不良素子救済情報などを格納するのに使用されている。
【０００３】
従来、このような用途には、レーザ光で記憶ノードを破壊するｏｐｔｉｃａｌ−ｆｕｓｅ素子を用いたＯＴＰメモリがよく用いられている。ｅ−ｆｕｓｅ素子は、本来、このようなｏｐｔｉｃａｌ−ｆｕｓｅ素子の代替手段として提案されてきている。そのために、１つのｅ−ｆｕｓｅ素子に対し、その情報を読み出すためのセンス回路や情報を保持するためのラッチ回路などを含んで、１つの記憶セルを構成した例が、これまでに提案されている（たとえば、非特許文献１参照）。
【０００４】
しかしながら、このような構成とした場合、ｅ−ｆｕｓｅ素子（または、記憶セル）ごとに、センス回路やラッチ回路などをもつことになる。そのため、広範囲な条件で、安定して動作するＯＴＰメモリを設計しやすいという利点はあるが、一方で、ＯＴＰメモリのサイズが大面積化するという問題があった。
【０００５】
特に、プリチャージやストレス印加などの一連の書き込み動作（プログラム動作）を制御するための書き込み制御回路をｅ−ｆｕｓｅ素子ごとに設けるようにした場合には、複雑なシーケンス処理を実現できるようになるなど、各ｅ−ｆｕｓｅ素子への書き込み動作を確実に行いえるものの、ＯＴＰメモリの小面積化の妨げとなるという問題があった。
【非特許文献１】Ｈ．Ｉｔｏ  ｅｔ  ａｌ．，“Ｐｕｒｅ  ＣＭＯＳ  Ｏｎｅ−ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｇａｔｅ−Ｏｘ  Ａｎｔｉ−ｆｕｓｅ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  ２００４  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．４６９−４７２
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、小面積化とともに、複数の記憶素子に対しても良好な書き込み動作を実現することが可能な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、記憶素子の絶縁膜を破壊することにより情報がプログラムされる不揮発性半導体記憶装置であって、前記記憶素子、および、前記記憶素子に直列に接続された選択スイッチを含む複数の記憶セルを格子状に配列してなるセルアレイと、前記セルアレイにおける前記複数の記憶セルが所定個ずつ接続された行選択線をそれぞれ活性化させる行選択制御回路と、前記行選択制御回路によって活性化された、所望の前記行選択線につながる前記所定個の記憶セルにそれぞれ接続されたデータ線の電圧を、書き込みデータに応じて１ビットずつ制御する書き込み制御回路とを具備したことを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
また、本願発明の一態様によれば、電圧の印加によって絶縁膜を破壊することにより情報がプログラムされる記憶素子、および、前記記憶素子に直列に接続された選択スイッチを含む複数の記憶セルを格子状に配列してなるセルアレイと、前記セルアレイにおける前記複数の記憶セルが所定個ずつ接続された行選択線をそれぞれ活性化させる行選択制御回路と、前記行選択制御回路によって活性化された、所望の前記行選択線につながる前記所定個の記憶セルにそれぞれ接続されたデータ線の電圧を、書き込みデータに応じて１ビットずつ制御する書き込み制御回路とを具備し、前記書き込み制御回路は、前記行選択制御回路によって活性化された、所望の前記行選択線につながる前記所定個の記憶セルのうち、「１」を書き込むべき記憶セルにそれぞれ接続された前記データ線の電圧を順に１本ずつ放電させることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
上記の構成により、センス回路やラッチ回路などを複数の記憶素子で共有できるとともに、書き込み制御回路を記憶素子ごとに設けるようにした場合と同程度のスピードでプログラム動作を実行できるようになる結果、小面積化とともに、複数の記憶素子に対しても良好な書き込み動作を実現することが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ｅ−ｆｕｓｅ素子（ＭＯＳ構造の半導体素子）を記憶素子として用いた、情報を１度だけ書き込むことが可能な不揮発性半導体記憶装置（ＯＴＰメモリ）の構成を示すものである。ここでは、セルアレイの構成を、１０２４ビット（３２ビット×３２ビット）とした場合について説明する。
【００１２】
図１に示すように、このＯＴＰメモリは、セルアレイ（３２×３２  ｅ−ｆｕｓｅ  ｂｌｏｃｋ）１０、行選択制御回路としてのロウデコーダ部（Ｒｏｗ  ｄｅｃｏｄｅｒ）２０、センスおよびデータ線制御回路部（Ｓｅｎｓｅ／ＤＬ  Ｃｏｎｔｒｏｌ）３０、バッファおよびデータレジスタ部（Ｄａｔａ  ｂｕｆｆｅｒ／Ｒｅｇｉｓｔｅｒ）４０、内部電位発生回路およびロジック回路部（Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔｓ  ＆  Ｉｎｔ．Ｖｏｌｔａｇｅ  Ｇｅｎ．）５０、および、高電圧発生回路およびＯＴＰメモリの各部に印加する電圧を制御する電圧コントロールブロック（ＶＢＰ  Ｇｅｎｅｒａｔｏｒ  ＆  ＶＢＰ  ＳＷ）６０などを有している。本実施形態の場合、上記センスおよびデータ線制御回路部３０と、バッファおよびデータレジスタ部４０とによって、書き込み制御回路が構成されている。
【００１３】
上記セルアレイ１０は、たとえば図２に示すように、複数の記憶セル（記憶単位）１１が格子状（この例の場合、３２ビット×３２ビット）に配列されている。各記憶セル１１は、２端子を有する電気ヒューズ素子（ｅ−ｆｕｓｅ素子）１２、電気ヒューズ素子１２への非プログラム時の電界を緩和するためのｐ型ＭＯＳトランジスタ（保護トランジスタ）１３、および、各電気ヒューズ素子１２および保護トランジスタ１３とデータ線（列選択線）ＤＬとの接続を制御する選択トランジスタ（選択スイッチ）であるｎ型ＭＯＳトランジスタ１４を有して構成されている。
【００１４】
本実施形態の場合、各記憶セル１１において、上記電気ヒューズ素子１２の基板側（基板およびソース／ドレイン）および上記保護トランジスタ１３のソース／ドレイン端子の一方には、上記電圧コントロールブロック６０からの電位ＶＢＰＤＤが印加されるようになっている。上記電気ヒューズ素子１２の他方の端子（ゲート）は、上記保護トランジスタ１３のソース／ドレイン端子の他方と上記ｎ型ＭＯＳトランジスタ１４のソース／ドレイン端子の一方との接続点に接続されている。上記保護トランジスタ１３および上記ｎ型ＭＯＳトランジスタ１４の各ゲート端子は、３２本のワード線（行選択線）ＷＬ（ＷＬ［３１：０］）のいずれか１本に接続されている。また、上記ｎ型ＭＯＳトランジスタ１４のソース／ドレイン端子の他方は、３２本のデータ線ＤＬ（ＤＬ［３１：０］）のいずれか１本に接続されている。
【００１５】
すなわち、格子状に配列された１０２４ビット分の記憶セル１１のうち、行方向に配列されている３２ビット分の記憶セル１１は、それぞれ、共通のワード線ＷＬに接続されている。行方向の３２ビット分の記憶セル１１が共通に接続されるワード線ＷＬのそれぞれは、上記ロウデコーダ部２０を構成する各ロウデコーダ回路２１により駆動される。したがって、あるロウデコーダ回路２１によりワード線ＷＬのいずれかを駆動させることによって、同じワード線ＷＬに接続されている３２ビット分の記憶セル１１が同時に選択される。
【００１６】
同様に、列方向に配列されている３２ビット分の記憶セル１１は、それぞれ、共通のデータ線ＤＬに接続されている。列方向の３２ビット分の記憶セル１１が共通に接続されるデータ線ＤＬのそれぞれは、上記センスおよびデータ線制御回路部３０を構成する各データセンス・プログラム回路３１により制御される。したがって、あるデータセンス・プログラム回路３１によりデータ線ＤＬのいずれかを制御することによって、行方向に配列されている３２ビット分の記憶セル１１のうち、所望の記憶セル１１を選択できる。
【００１７】
上記ロウデコーダ部２０は、たとえば図１に示すように、上記電圧コントロールブロック６０により電位ＶＢＰＢＴが印加されるようになっている。
【００１８】
上記センスおよびデータ線制御回路部３０は、たとえば図２に示すように、データ線ＤＬごとに設けられた複数のデータセンス・プログラム回路３１を有して構成されている。各データセンス・プログラム回路３１は、記憶セル１１よりデータ線ＤＬ上に読み出された情報（たとえば、電圧値）を、基準値Ｒｅｆとの比較によりセンスするセンスアンプ（ＳＡ）３２を有している。
【００１９】
また、上記各データセンス・プログラム回路３１は、データ線ＤＬをプリチャージしたり、情報をプログラムしたりする（ストレス印加の）ための、データ線制御回路としての書き込み制御回路３３を有している。この書き込み制御回路３３は、上記電圧コントロールブロック６０から与えられる電位ＶＢＰＤＤと接地電位ＧＮＤとの間に直列に接続された、ｐ型ＭＯＳトランジスタ３３ａおよびｎ型ＭＯＳトランジスタ３３ｂにより構成されている。上記ｐ型ＭＯＳトランジスタ３３ａおよび上記ｎ型ＭＯＳトランジスタ３３ｂの各ゲート端子には、プログラム信号ＰＲＧが供給されるようになっている。また、上記ｐ型ＭＯＳトランジスタ３３ａおよび上記ｎ型ＭＯＳトランジスタ３３ｂの接続点は、対応するデータ線ＤＬに接続されている。つまり、上記プログラム信号ＰＲＧの活性状態に応じて、データ線ＤＬをプリチャージしたり、放電させたりすることが可能となっている。
【００２０】
上記内部電位発生回路およびロジック回路部５０は、たとえば図１に示すように、図示していないコントローラ側からの各種の制御信号などを取り込んで、新たな制御信号を生成したり、上記センスアンプ３２の制御などに用いられる内部電位を発生したりするものである。
【００２１】
上記電圧コントロールブロック６０は、たとえば図１に示すように、電位ＶＢＰＤＤおよび電位ＶＢＰＢＴを生成・供給する電源回路から構成されている。この電圧コントロールブロック６０により、たとえば電位ＶＢＰＤＤは、プログラム動作時が電位ＶＢＰ（ｅ−ｆｕｓｅ素子の最大定格を超える高電圧）、データ読み出し時が電源電圧ＶＤＤ、スタンドバイ時の電位ＶＢＰＤＤが０Ｖとなるように、それぞれ制御される。また、電位ＶＢＰＢＴは、プログラム動作時が電位ＶＢＰ（ｅ−ｆｕｓｅ素子の最大定格を超える高電圧（高電位））、データ読み出し時が電源電圧ＶＢＴ（読み出し時のワード線の電位（中間電位））、スタンドバイ時の電位ＶＢＰＤＤが０Ｖとなるように、それぞれ制御される。
【００２２】
上記バッファおよびデータレジスタ部４０は、外部とやり取りするデータを管理するためのもので、たとえば図２に示すように、データ線ＤＬごとに設けられた複数のデータ制御回路４１および複数のデータ保持回路４２を有して構成されている。
【００２３】
上記データ保持回路４２は、それぞれ、データ入力端子ＤＩ（ＤＩ［３１：０］）が一方の入力端に接続されたマルチプレクサ４２ａを有している。このマルチプレクサ４２ａの他方の入力端には、データ出力端子ＤＯ（ＤＯ［３１：０］）に接続される、マルチプレクサ４２ｂの出力端が接続されている。上記マルチプレクサ４２ａの出力端は、フリップフロップ（Ｆ／Ｆ）回路４２ｃのデータ入力端Ｄに接続されている。このフリップフロップ回路４２ｃのデータ出力端Ｑは、対応する上記データ制御回路４１のナンド回路４１ａの一方の入力端、および、上記マルチプレクサ４２ｂの一方の入力端に、それぞれ接続されている。上記マルチプレクサ４２ｂの他方の入力端には、対応する上記データセンス・プログラム回路３１のセンスアンプ３２の出力端が接続されている。
【００２４】
上記データ制御回路４１は、それぞれ、上記ナンド回路４１ａのほか、フリップフロップ回路４１ｂ、および、アンド回路４１ｃ，４１ｄを有して構成されている。上記ナンド回路４１ａの他方の入力端には、上記フリップフロップ回路４１ｂのデータ出力端Ｑｂが接続されている。なお、このフリップフロップ回路４１ｂの上記データ出力端Ｑｂは、また、前段のデータ制御回路４１を構成するアンド回路４１ｄの第１の入力端にも接続されている。
【００２５】
上記ナンド回路４１ａの出力端は、上記アンド回路４１ｃの一方の入力端に接続されている。このアンド回路４１ｃの他方の入力端には、前段のデータ制御回路４１を構成するアンド回路４１ｃの出力端が接続されている。
【００２６】
ここで、初段のデータ制御回路４１におけるアンド回路４１ｃの他方の入力端には、プログラム開始信号ＰＩが入力される。次段以降のデータ制御回路４１におけるアンド回路４１ｃの他方の入力端には、前段のアンド回路４１ｃからのプログラム終了信号ＰＯ（ＰＯ［３１：１］）が入力される。なお、このプログラム開始信号ＰＩを含む、前段のアンド回路４１ｃからのプログラム終了信号ＰＯは、上記フリップフロップ回路４１ｂのデータ入力端Ｄにも供給される。
【００２７】
上記フリップフロップ回路４１ｂのデータ出力端Ｑは、上記アンド回路４１ｄの第２の入力端に接続されている。このアンド回路４１ｄの第３の入力端には、上記フリップフロップ回路４１ｂのクロック入力端ＣＫと同様、クロック信号ＣＬＫが供給されている。このアンド回路４１ｄの出力端は、対応する上記データセンス・プログラム回路３１の書き込み制御回路３３を構成する、上記ｐ型ＭＯＳトランジスタ３３ａおよび上記ｎ型ＭＯＳトランジスタ３３ｂの各ゲート端子に接続されて、上記プログラム信号ＰＲＧを供給するようになっている。
【００２８】
なお、上記フリップフロップ回路４１ｂ，４２ｃの各クロック入力端ＣＫには、コントローラ（図示していない）側からのクロック信号ＣＬＫが共通に供給されるようになっている。
【００２９】
上記したデータ制御回路４１の場合、プログラム開始信号ＰＩがハイ（Ｈ）レベルになった時に、次段からのフィードバック信号（フリップフロップ回路４１ｂのデータ出力端Ｑｂの出力）がＨレベルだと、アンド回路４１ｄの出力である、プログラム信号ＰＲＧがＨレベル（プログラム開始）となる。
【００３０】
プログラム信号ＰＲＧは、クロック信号ＣＬＫがロウ（Ｌ）レベルに落ちたときにＬレベルになるが、次のクロックが入ったときにはプログラム開始信号ＰＩがＨレベルで、プログラム終了信号ＰＯもＨレベルになっているため、次段からのフィードバック信号（Ｑｂ）がＬレベルになる。これにより、プログラム信号ＰＲＧはＨレベルに戻らない。
【００３１】
ここで、バッファおよびデータレジスタ部４０の動作について、より具体的に説明する。便宜上、データ入力端子ＤＩ［ｎ＋１］およびデータ出力端子ＤＯ［ｎ＋１］がつながるバッファおよびデータレジスタ部４０を、初段のユニットとして説明する。
【００３２】
たとえば、プログラム開始信号ＰＩがＨレベルになると、データ入力端子ＤＩ［ｎ＋１］への入力（書き込みデータ）がＬレベルならば、対応するデータ保持回路４２のフリップフロップ回路４２ｃのデータ出力端Ｑの出力がＬレベルとなる。これにより、そのデータ保持回路４２につながるデータ制御回路４１のアンド回路４１ｃの出力端より、プログラム終了信号ＰＯとしてＨレベルが出力される。初段のデータ制御回路４１内のフリップフロップ回路４１ｂが、クロック信号ＣＬＫのクロックに同期して、プログラム開始信号ＰＩのＨレベルを取り込む際には、次段のデータ制御回路４１からのフィードバック信号（Ｑｂ）がＬレベルになるので、初段のデータ制御回路４１の、アンド回路４１ｄからのプログラム信号ＰＲＧはＬレベルのままとなる。
【００３３】
このようにして、初段のデータ制御回路４１の動作が終了すると、次段のユニットに動作が移行する。次段のユニット、たとえば、データ入力端子ＤＩ［ｎ］およびデータ出力端子ＤＯ［ｎ］がつながるバッファおよびデータレジスタ部４０の、データ入力端子ＤＩ［ｎ］への入力がＬレベルならば、同様に、データ制御回路４１のアンド回路４１ｄからのプログラム信号ＰＲＧがＬレベルのままとなり、動作がさらに次段のユニットに移行する。
【００３４】
つまり、この一連の動作の中で、“プログラム開始信号ＰＩがＨレベルになったときに、データ入力端子ＤＩへの入力がＬレベルならば、プログラム終了信号ＰＯはＨレベルになる”という部分は、クロック信号ＣＬＫに依存せずに起こるため、データ入力端子ＤＩへの入力がＬレベルのユニットが連続していれば、クロックが入ったときに、それらのすべてのユニットに対して同時に同じ動作（プログラム終了信号ＰＯとしてＨレベルを出力）が起こる。たとえば、データ入力端子ＤＩ［０］への入力だけがＨレベルのときは、データ入力端子ＤＩ［１］からデータ入力端子ＤＩ［ｎ＋１］までのユニットにおいて、プログラム信号ＰＲＧをＬレベルに保持するという動作が同時に起こり、プログラム開始信号ＰＩが入った後の最初のクロックで、データ入力端子ＤＩ［０］を含むユニットのプログラム動作が開始される。
【００３５】
これに対し、たとえば、プログラム開始信号ＰＩがＨレベルのときに、データ入力端子ＤＩ［ｎ＋１］への入力がＨレベルならば、そのデータ保持回路４２につながるデータ制御回路４１のアンド回路４１ｃの出力端より、Ｈレベルのプログラム終了信号ＰＯが出力される。初段のデータ制御回路４１内のフリップフロップ回路４１ｂが、クロック信号ＣＬＫのクロックに同期して、Ｈレベルのプログラム開始信号ＰＩを取り込む際には、次段のデータ制御回路４１からのフィードバック信号（Ｑｂ）は次のクロックまでＨレベルになる。さらに、クロック信号ＣＬＫに同期して、本ユニット内のデータ制御回路４１のフリップフロップ回路４１ｂのデータ出力端Ｑの出力がＨレベルとなる。これにより、クロック信号ＣＬＫがＨレベルの期間、初段のデータ制御回路４１の、アンド回路４１ｄからのプログラム信号ＰＲＧがＨレベルとなる。
【００３６】
プログラム信号ＰＲＧは、クロック信号ＣＬＫがＬレベルになると、Ｌレベルになる。次のクロックが入ると、次段のデータ制御回路４１からのフィードバック信号（Ｑｂ）がＬレベルになるので、上記プログラム信号ＰＲＧはＨレベルには戻らない。
【００３７】
以下、同様にして、データ入力端子ＤＩに与えられる書き込みデータが「０」の場合には、対応する記憶セル１１へのプログラム動作がスキップされ、書き込みデータが「１」の場合にのみ、対応する記憶セル１１へのプログラム動作が実行される。
【００３８】
なお、上記のような構成においては、たとえば、データ入力端子ＤＩに与えられる書き込みデータが「１」の場合に、対応するデータ線ＤＬの電圧が低電圧になるように制御される。すなわち、高電圧にプリチャージされた全データ線ＤＬのうち、「１」を書き込むべき記憶セル１１にそれぞれ接続されたデータ線ＤＬの電圧を、その上位（または、下位）のデータ線ＤＬから順に１本ずつ放電させる。これにより、行方向に配列された３２ビット分の記憶セル１１に対して、上位（または、下位）のビットより、１ビットずつ情報を書き込むことが可能となる。
【００３９】
本実施形態のように、電気ヒューズ素子１２を記憶素子に用いたＯＴＰメモリにおいて、複数の電気ヒューズ素子１２をセル単位で格子状に配列し、センスアンプ３２やデータ線ＤＬを制御する回路ブロック（書き込み制御回路３３など）をデータ線ＤＬごとに共通化することで、従来に比べ、非常に面積の小さいＯＴＰメモリを実現できる。
【００４０】
特に、プログラム動作は、１ビットずつ、対応する上位（または、下位）のデータ線ＤＬから順に行われる。このため、たとえセンスアンプ３２やデータ線ＤＬを制御する回路ブロックをデータ線ＤＬごとに共通化するようにした場合にも、従来と同程度のスピードでのプログラム動作が可能である。
【００４１】
なお、本実施形態の場合、プログラム動作時にはすべての記憶セル１１に電位ＶＢＰＤＤが供給されるようにしているため、プログラム動作の対象でない非選択の記憶セル１１に対しても高電位ＶＢＰが印加される。しかしながら、電界緩和用の保護トランジスタ１３により、非選択の記憶セル１１における電気ヒューズ素子１２の両端には高電界（高電位ＶＢＰ）がかからないようになっている。
【００４２】
図３は、上記したＯＴＰメモリの動作タイミングを示すものであり、本図を用いて、データ書き込み時の動作（プログラム動作）について説明する。なお、本実施形態のＯＴＰメモリの場合、電源として、論理回路などの電源電圧ＶＤＤ、リード動作（データ読み出し）時に電気ヒューズ素子１２の情報を効率よく転送するために、ワード線ＷＬの制御に用いられる中間電位ＶＢＴ、および、電気ヒューズ素子１２のゲート絶縁膜を破壊するための高電位ＶＢＰの、少なくとも３種類が電源系（図示していない）より供給される。
【００４３】
まず、“Ａ”のタイミングにおいて、ＯＴＰメモリを動作させるための電源電圧ＶＤＤを投入する。この電源電圧ＶＤＤは、たとえば、上記電圧コントロールブロック６０、上記内部電位発生回路およびロジック回路部５０、上記バッファおよびデータレジスタ部４０、上記ロウデコーダ部２０、および、上記センスおよびデータ線制御回路部３０の一部などに供給される。
【００４４】
次いで、上記電圧コントロールブロック６０に電源（中間電位ＶＢＴ）を投入した後、“Ｂ”のタイミングにおいて、コントローラ側より上記内部電位発生回路およびロジック回路部５０に入力される、ＯＴＰメモリをリセット状態にするためのリセット信号ＰＯＲをＨレベルに引き上げる。これにより、ＯＴＰメモリのリセット状態を解除する。
【００４５】
次いで、“Ｃ”のタイミングにおいて、上記内部電位発生回路およびロジック回路部５０にクロック信号ＣＬＫを入力した後、“Ｄ”のタイミングにおいて、上記内部電位発生回路およびロジック回路部５０にプログラムモードエントリー信号ＷＥを入力する。このプログラムモードエントリー信号ＷＥの入力により、各記憶セル１１における、電気ヒューズ素子１２のゲート絶縁膜を破壊するための高電位ＶＢＰの、所望のノード（たとえば、電気ヒューズ素子１２の両端）への印加が開始される。
【００４６】
次いで、“Ｆ”のタイミングにおいて、上記内部電位発生回路およびロジック回路部５０に、行アドレス選択信号ＡＥおよび行アドレス信号ＡＤＤ［４：０］を入力する。これにより、上記ロウデコーダ部２０によって、所望のワード線ＷＬの選択および駆動が行われる。なお、このプログラムモードにて選択および駆動されたワード線ＷＬは、その電位が、上記プログラムモードエントリー信号ＷＥがＬレベルに落ちるまで、Ｈレベルに保たれる。
【００４７】
また、同じタイミング（“Ｆ”）において、上記内部電位発生回路およびロジック回路部５０へのデータ入力許可信号ＤＥの入力とともに、上記バッファおよびデータレジスタ部４０に対し、データ入力端子ＤＩ［３１：０］より書き込みデータを入力する。この入力された書き込みデータは、上記データ線ＤＬにそれぞれ対応する、上記データ保持回路４２のフリップフロップ回路４２ｃに蓄えられる。
【００４８】
次いで、ワード線ＷＬがＨレベルになった後の“Ｇ”のタイミングにおいて、上記内部電位発生回路およびロジック回路部５０に、Ｈレベルのプログラム開始信号ＰＩを入力する。これにより、実際のプログラム動作が開始される。本実施形態の場合、プログラム動作は、上記センスおよびデータ線制御回路部３０や上記バッファおよびデータレジスタ部４０の制御により、１ビットずつ、対応する上位（または、下位）のデータ線ＤＬから順に行われる。
【００４９】
すなわち、プログラム動作は、クロック信号ＣＬＫの周期に同期して行われる。たとえば、クロック信号ＣＬＫのＨレベルの期間で、電気ヒューズ素子１２を高電圧にさらしてゲート絶縁膜を破壊する。また、クロック信号ＣＬＫのＬレベルの期間で、高電位ＶＢＰのセットアップおよびデータ線ＤＬのプリチャージなどの制御を行う。
【００５０】
ここで、上記データ保持回路４２のフリップフロップ回路４２ｃに蓄えられている書き込みデータ、たとえば、電気ヒューズ素子１２に書き込もうとしている情報が「０」の時は、そのデータ線ＤＬに対するプログラム動作はスキップされ、次のデータ線ＤＬの制御に移行する。したがって、１本のワード線ＷＬに３２本のデータ線ＤＬが交差している場合のプログラム時間は、すべての記憶セル１１に「１」を書き込む場合が最大で、３２クロック期間となる。これに対し、すべての記憶セル１１に「０」を書き込む場合が最小で、この場合は０クロック期間になる。
【００５１】
すべてのデータ線ＤＬに対するプログラム動作が終わると、上記内部電位発生回路およびロジック回路部５０より出力されるプログラム終了信号ＰＯがＨレベルになり、一連のプログラム動作の終了がコントローラ側へ通知される。
【００５２】
上記したように、データ線ＤＬをすべて高電圧にプリチャージした後に、「１」を書き込むべきビットに対応する記憶セル１１のデータ線ＤＬを１本ずつ低電圧に放電させて、１ビットずつ書き込みを実行する。これにより、記憶セル１１ごとにデータ書き込み制御回路を設けるようにした従来の場合と同程度のスピードにより、プログラム動作を実行できる。
【００５３】
図４は、複数のワード線ＷＬを対象に連続してプログラムを実行する場合を例に、上記したＯＴＰメモリの動作タイミングを示すものである。なお、パワーオンシーケンスは図３の場合と同じなので、ここでの説明は省略する。
【００５４】
まず最初に、たとえばワード線ＷＬ［０］に対するプログラム動作が行われる。すると、そのプログラム動作の終了にともない、“Ｆ”のタイミングにおいて、プログラム終了信号ＰＯがＨレベルになる。コントローラ側では、上記内部電位発生回路およびロジック回路部５０からのＨレベルのプログラム終了信号ＰＯを検知して、プログラム開始信号ＰＩをＬレベルに落とし、また、プログラム終了信号ＰＯをＬレベルにリセットして、次のプログラム動作に備える。
【００５５】
次いで、“Ｇ”のタイミングにおいて、次のワード線ＷＬ［１］に対するプログラム動作を開始する。つまり、上記内部電位発生回路およびロジック回路部５０に、行アドレス選択信号ＡＥおよび行アドレス信号ＡＤＤ［４：０］を入力する。これにより、上記ロウデコーダ部２０によって、所望のワード線ＷＬ［１］が選択および駆動される。
【００５６】
また、同じタイミング（“Ｇ”）において、上記内部電位発生回路およびロジック回路部５０へのデータ入力許可信号ＤＥの入力とともに、上記バッファおよびデータレジスタ部４０に対し、データ入力端子ＤＩ［３１：０］より書き込みデータを入力する。これにより、対応する上記データ保持回路４２のフリップフロップ回路４２ｃで、上記書き込みデータが保持される。
【００５７】
次いで、“Ｈ”のタイミングにおいて、上記内部電位発生回路およびロジック回路部５０に、Ｈレベルのプログラム開始信号ＰＩを入力する。これにより、実際のプログラム動作が開始される。
【００５８】
次いで、ワード線ＷＬ［１］に対するプログラム動作が終了すると、“Ｊ”のタイミングにおいて、上記内部電位発生回路およびロジック回路部５０からのプログラム終了信号ＰＯがＨレベルになる。これにより、コントローラ側では、プログラム開始信号ＰＩをＬレベルに落とし、プログラム終了信号ＰＯをＬレベルにリセットする。また、プログラムモードエントリー信号ＷＥをＬレベルに落とすことで、一連のプログラム動作が終了する。
【００５９】
プログラム動作においては、絶縁膜破壊時に大量の電流が流れるために、複数の電気ヒューズ素子に同時にプログラム動作を行うことは難しい。したがって、本実施形態のように、複数の電気ヒューズ素子を格子状に配列した場合でも、１つのワード線に対するプログラム動作に要する時間が増加することはない。
【００６０】
詳述したように、複数のワード線を連続して選択してプログラム動作を繰り返す場合には、ワード線の切替えが必要になるため、その時間の分だけ、プログラム動作に要する時間が延びるが、深刻な問題とはいえない。
【００６１】
このように、センスアンプやデータ線を制御する回路ブロックをデータ線ごとに共有化するとともに、記憶セルを格子状に配列するようにした場合においても、ワード線を連続して切り替えることにより、時間的な損失がほとんどないプログラム動作を実現できる。
【００６２】
［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった、ｅ−ｆｕｓｅ素子を記憶素子として用いた不揮発性半導体記憶装置（ＯＴＰメモリ）の、要部の構成を示すものである。ここでは、電気ヒューズ素子の高電圧が印加されるノード（本実施形態では、基板およびソース／ドレイン側）をワード線で選択される行単位に分離し、ワード線が選択された行のみに高電圧を印加することにより、非選択の記憶セルへの高電圧の印加を防いで、かかるストレスを緩和できるように構成されたセルアレイ、行デコーダおよび列データバッファの構成について示している。
【００６３】
図５に示すように、複数の記憶セル７１を格子状に配列させることにより、セルアレイ７２が構成されている。上記各記憶セル７１は、２端子を有する電気ヒューズ素子７３およびｎ型ＭＯＳトランジスタにより構成される選択スイッチ７４を、直列に接続して構成されている。
【００６４】
行方向に所定個（この例の場合、８個）ずつ配列された各記憶セル７１の、上記電気ヒューズ素子７３の一方の端子は、高電位（たとえば、ＶＢＰ）が印加される高電位行選択線（ＷＬ＃ｐ＜０〜７＞）７５のいずれかに接続されている。また、行方向に所定個ずつ配列された各記憶セル７１の、上記選択スイッチ７４のゲート端子は、中間電位（たとえば、ＶＢＴ）が印加される中間電位行選択線（ＷＬ＠ｐ＜０〜７＞）７６のいずれかに接続されている。上記高電位行選択線７５および上記中間電位行選択線７６は行デコーダ７７にそれぞれ接続されて、選択的に活性化されるようになっている。なお、上記高電位行選択線７５は、上記電気ヒューズ素子７３のゲート絶縁膜を破壊するためのものであり、上記中間電位行選択線７６は、上記選択スイッチ７４を活性化するためのものである。
【００６５】
一方、列方向に所定個（この例の場合、８個）ずつ配列された各記憶セル７１の、上記選択スイッチ７４の入出力端（ソース／ドレイン端子の一方）は、上記高電位行選択線７４および上記中間電位行選択線７６と直交する、列選択線である列データ線（ＤＬ＠ｐ＜０〜７＞）７８のいずれかに接続されている。上記列データ線７８は、入出力データ信号を増幅および制御する列データバッファ７９にそれぞれ接続されている。
【００６６】
このような構成とした場合にも、電気ヒューズ素子７３を記憶素子に用いたＯＴＰメモリにおいて、非常に面積の小さいＯＴＰメモリを実現できる。また、行選択線７５，７６により活性化された記憶セル７１のうち、書き込みを行う記憶セル７１に接続されている列データ線７８を低電位に、書き込みを行わない記憶セル７１に接続されている列データ線７８を中間電位に保つことにより、良好なプログラム動作を実現できる。
【００６７】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態にしたがった、ＯＴＰメモリの構成を示すブロック図。
【図２】図１に示したＯＴＰメモリの要部を示す回路構成図。
【図３】図１に示したＯＴＰメモリの、プログラム動作について説明するために示すタイミングチャート。
【図４】複数のワード線を対象に連続してプログラムを実行する場合を例に、ＯＴＰメモリの動作タイミングを示すタイミングチャート。
【図５】本発明の第２の実施形態にしたがった、ＯＴＰメモリの要部の構成を示す回路図。
【符号の説明】
【００６９】
１０…セルアレイ、１１…記憶セル、１２…電気ヒューズ素子、１３…保護トランジスタ、１４…ｎ型ＭＯＳトランジスタ、２０…ロウデコーダ部、２１…ロウデコーダ回路、３０…センスおよびデータ線制御回路部、３１…データセンス・プログラム回路、３２…センスアンプ、３３…書き込み制御回路、４０…バッファおよびデータレジスタ部、４１…データ制御回路、４２…データ保持回路、５０…内部電位発生回路およびロジック回路部、６０…電圧コントロールブロック、ＷＬ…ワード線、ＤＬ…データ線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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