(57)【要約】【課題】微細化に有利で信頼性を向上できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、ゲート電極上に金属層３１を備えたトランジスタＳＴと、順次設けられた第１バリア膜２３、第１絶縁層２４、第２バリア膜２５、第２絶縁層２６と、前記第２バリア膜に第１幅Ｗ１で開口し第１方向に伸びる溝と、前記第２絶縁層を貫通して前記第２バリア膜中に底部４０を有し前記底部が前記第１方向に交差する第２方向に前記第１幅よりも大きい第２幅Ｗ２を有するコンタクトホール上部３９−１と、前記コンタクトホール上部から前記溝を介して前記第１絶縁層および第１バリア膜を貫通して前記拡散層上に設けられ前記第２方向に上面が前記１幅Ｗ１を有するコンタクトホール下部３９−２と、前記コンタクトホール上部内および前記コンタクトホール下部内に連続して導電体が埋め込まれたコンタクト３９を具備する。【選択図】      図３
2006100409.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上に設けられた金属層と、前記ゲート電極を挟むように基板中に隔離して設けられたソースまたはドレインとして働く拡散層とを有するゲート絶縁型電界効果トランジスタと、
前記拡散層上および前記トランジスタの側壁上に設けられた第１バリア膜と、
前記第１バリア膜上に設けられた第１絶縁層と、
前記金属層上および前記第１絶縁層上に連続して設けられた第２バリア膜と、
前記第２バリア膜に第１幅を持って開口し、第１方向に伸びる溝と、
前記第２バリア膜上に設けられた第２絶縁層と、
前記第２絶縁層を貫通して前記第２バリア膜中に底部を有し、前記底部が前記第１方向に交差する第２方向に前記第１幅よりも大きい第２幅を有するコンタクトホール上部と、
前記コンタクトホール上部から前記溝を介して前記第１絶縁層および第１バリア膜を貫通して前記拡散層上に設けられ、前記第２方向に上面が前記１幅を有するコンタクトホール下部と、
前記コンタクトホール上部内および前記コンタクトホール下部内に連続して導電体が埋め込まれたコンタクトを具備すること
を特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上に設けられた金属層と、前記ゲート電極を挟むように基板中に隔離して設けられたソースまたはドレインとして働く拡散層とを有するゲート絶縁型電界効果トランジスタと、
前記拡散層上および前記トランジスタの側壁上に設けられた第１バリア膜と、
前記第１バリア膜上に設けられた第１絶縁層と、
前記金属層上および前記第１絶縁層上に連続して設けられた第２バリア膜と、
前記第２バリア膜上に設けられた第２絶縁層と、
前記第２絶縁層を貫通して前記第２のバリア膜中に底部を有する溝状の構造と、
前記溝状の構造の底部から前記第１絶縁層および第１バリア膜を貫通して前記拡散層に至るホール構造とを具備し、
前記溝状の構造と前記ホール構造とが連続する同一の導電体によって埋め込まれ、前記溝状の構造が電気的配線として機能し、前記ホール構造が電気的コンタクトとして機能すること
を特徴とする半導体装置。
【請求項３】
半導体基板上に第１絶縁膜を介して形成された複数のメモリセルトランジスタと、
前記メモリセルトランジスタが互いのソースとドレインを共有しながら第１方向に連続して配置されたメモリセル列の両端に前記第１絶縁膜を介して形成された選択トランジスタと、
前記選択トランジスタおよびメモリセルトランジスタのゲート上部に形成された金属層と、
前記第１方向に隣接する異なるメモリセル列に属する二つの選択トランジスタの間に位置する拡散層上及び前記二つの選択トランジスタの対向する側面上に設けられた第１バリア膜と、
前記第１バリア膜上に設けられた第１絶縁層と、
前記金属層および前記第１絶縁層上に連続して設けられた第２バリア膜と、
前記二つの選択トランジスタの間に位置し、前記第２バリア膜に第１幅を持って前記第１方向に交差する第２方向に伸びる溝と、
前記第２バリア膜上に設けられた第２絶縁層と、
前記第１方向に第２幅を有する溝状の構造であり、前記第２絶縁層を貫通して前記第２バリア膜中に底部を有するコンタクトホール上部と、
前記コンタクトホール上部から前記溝を介して前記第１絶縁層および第１バリア膜を貫通して前記拡散層上に設けられたコンタクトホール下部と、
前記コンタクトホール上部内および前記コンタクト下部内に導電体を連続して埋め込まれたコンタクトとを具備し、
前記コンタクトホール上部の前記第２幅が、前記溝の第１幅より大きいこと
を特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成され、ゲート上部に金属層を有するゲート絶縁型電界効果トランジスタと、
前記トランジスタのソースまたはドレインとして働く拡散層上および前記トランジスタの側壁上に設けられた第１バリア膜と、
前記第１バリア膜上に設けられた第１絶縁層と、
前記金属層上および前記第１絶縁層上に連続して設けられた第２バリア膜と、
前記第２バリア膜上に設けられた第２絶縁層と、
前記拡散層上に位置し、前記第２バリア膜に設けられた開口部と、
前記開口部を通り前記第２絶縁層、前記第１絶縁層、前記第１バリア膜を連続して貫通して前記拡散層上に位置する第１ホール構造と、
前記第２絶縁層、前記第２バリア膜を連続して貫通し前記ゲート上に接続する第２ホール構造と、
前記第１ホール構造内および前記第２ホール構造内に埋め込まれた導電体とを具備すること
を特徴とする半導体装置。
【請求項５】
半導体基板の主表面上に形成されたゲート電極を挟むように前記基板中に隔離して拡散層を形成する工程と、
前記ゲート電極の側壁および拡散層上に第１バリア膜を形成する工程と、
前記第１バリア膜上に第１絶縁層を形成する工程と、
前記ゲート電極上にシリサイド層を形成する工程と、
前記シリサイド層上および前記第１絶縁層上に第２バリア膜を形成する工程と、
拡散層上における前記第２バリア膜に第１幅を有する開口部を形成する工程と、
前記第２バリア膜上に第２絶縁層を形成する工程と、
前記第２絶縁層上にマスク層を形成する工程と、
前記開口部上におけるマスク層に前記第１幅よりも幅が大きい第２幅を形成する工程と、
前記マスク層をマスクとしてエッチングを行い、前記第２絶縁層を貫通し前記第２バリア膜をストッパとして前記第２バリア膜中に第２幅の底を有するコンタクトホール上部を形成し、前記開口部の位置からエッチングを進行させ前記第１絶縁層および第１バリア膜を貫通して前記第２バリア膜中に第１幅を有し前記拡散層に達する深さのコンタクトホール下部を形成する工程と、
前記第１、第２コンタクトホール内に導電層を埋め込み、コンタクトを形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、ＮＡＮＤ型フラッシュメモリの電流経路が直列接続されたメモリセルトランジスタを選択する選択トランジスタ等に適用されるものである。
【背景技術】
【０００２】
近年のますますのセルの微細化によって、セルの拡散層等を電気的に接続するコンタクトもますます微細化の傾向にある。さらに、セルの世代が進むにつれて、いわゆるリソグラフィー技術によるコンタクトの微細化は困難となっている。
【０００３】
そこで、例えば、特許文献１には、第１の絶縁膜１１上にソース／ドレインとして働く拡散層７のパターンに相当する開口パターンを有するエッチングマスク膜１３ａを形成し、上記エッチングマスク膜１３ａをマスクとして拡散層７上のシリサイド層８の表面上まで第１の絶縁膜１１をエッチングして、拡散層７上にコンタクトホール１４ａを形成する方法が開示されている。
【０００４】
しかし、上記方法であると、上記エッチング工程の制御性が十分でないと、拡散層７上のシリサイド層８が削れたり、またシリサイド層８と絶縁層２との反応により、セルによりシリサイド層８の抵抗値にバラツキが生じ、信頼性が低下するという問題がある。
【０００５】
さらに、従来の拡散層７上のシリサイド層８を備えた構造であると、下記（１）、（２）により、微細化に対して不利であるという問題がある。
【０００６】
（１）シリサイド層８とゲート絶縁膜２とが近接すると、シリサイド層８中の物質（例えば、コバルト等）がゲート絶縁膜２の膜質に影響を与え、ゲート絶縁膜の絶縁性が低下し、信頼性を低下させる。
【０００７】
（２）拡散層上のシリサイド層８は、いわゆるジャンクションリークを発生する。
【０００８】
また、拡散層７上のシリサイド層８とゲート絶縁膜２とが反応して、シリサイド層８とゲート電極６とがショートするため、絶縁性が低下するという問題がある。
【０００９】
上記のように従来の半導体装置は、微細化に対して不利であり、拡散層上のシリサイド層とゲート絶縁膜とが反応して、シリサイド層とゲート電極とがショートするため、絶縁性が低下し、信頼性が低下するという事情がある。
【００１０】
また、従来の半導体装置の製造方法では、コンタクトホールを形成するためのエッチング工程の制御性が十分でないと、拡散層上のシリサイド層が削れたり、シリサイド層と絶縁層とが反応して、セルによりシリサイド層の抵抗値にバラツキが生じ、信頼性が低下するという問題がある。
【特許文献１】特開２００２−１１８１６６号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は上記のような事情に鑑みて、微細化に対して有利であり、かつ信頼性を向上できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１２】
この発明の一態様によれば、半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上に設けられた金属層と、前記ゲート電極を挟むように基板中に隔離して設けられたソースまたはドレインとして働く拡散層とを有するゲート絶縁型電界効果トランジスタと、前記拡散層上および前記トランジスタの側壁上に設けられた第１バリア膜と、前記第１バリア膜上に設けられた第１絶縁層と、前記金属層上および前記第１絶縁層上に連続して設けられた第２バリア膜と、前記第２バリア膜に第１幅を持って開口し、第１方向に伸びる溝と、前記第２バリア膜上に設けられた第２絶縁層と、前記第２絶縁層を貫通して前記第２バリア膜中に底部を有し、前記底部が前記第１方向に交差する第２方向に前記第１幅よりも大きい第２幅を有するコンタクトホール上部と、前記コンタクトホール上部から前記溝を介して前記第１絶縁層および第１バリア膜を貫通して前記拡散層上に設けられ、前記第２方向に上面が前記１幅を有するコンタクトホール下部と、前記コンタクトホール上部内および前記コンタクトホール下部内に連続して導電体が埋め込まれたコンタクトを具備する半導体装置を提供できる。
【００１３】
この発明の一態様によれば、半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上に設けられた金属層と、前記ゲート電極を挟むように基板中に隔離して設けられたソースまたはドレインとして働く拡散層とを有するゲート絶縁型電界効果トランジスタと、前記拡散層上および前記トランジスタの側壁上に設けられた第１バリア膜と、前記第１バリア膜上に設けられた第１絶縁層と、前記金属層上および前記第１絶縁層上に連続して設けられた第２バリア膜と、前記第２バリア膜上に設けられた第２絶縁層と、前記第２絶縁層を貫通して前記第２のバリア膜中に底部を有する溝状の構造と、前記溝状の構造の底部から前記第１絶縁層および第１バリア膜を貫通して前記拡散層に至るホール構造とを具備し、前記溝状の構造と前記ホール構造とが連続する同一の導電体によって埋め込まれ、前記溝状の構造が電気的配線として機能し、前記ホール構造が電気的コンタクトとして機能する半導体装置を提供できる。
【００１４】
この発明の一態様によれば、半導体基板上に第１絶縁膜を介して形成された複数のメモリセルトランジスタと、前記メモリセルトランジスタが互いのソースとドレインを共有しながら第１方向に連続して配置されたメモリセル列の両端に前記第１絶縁膜を介して形成された選択トランジスタと、前記選択トランジスタおよびメモリセルトランジスタのゲート上部に形成された金属層と、前記第１方向に隣接する異なるメモリセル列に属する二つの選択トランジスタの間に位置する拡散層上及び前記二つの選択トランジスタの対向する側面上に設けられた第１バリア膜と、前記第１バリア膜上に設けられた第１絶縁層と、前記金属層および前記第１絶縁層上に連続して設けられた第２バリア膜と、前記二つの選択トランジスタの間に位置し、前記第２バリア膜に第１幅を持って前記第１方向に交差する第２方向に伸びる溝と、前記第２バリア膜上に設けられた第２絶縁層と、前記第１方向に第２幅を有する溝状の構造であり、前記第２絶縁層を貫通して前記第２バリア膜中に底部を有するコンタクトホール上部と、前記コンタクトホール上部から前記溝を介して前記第１絶縁層および第１バリア膜を貫通して前記拡散層上に設けられたコンタクトホール下部と、前記コンタクトホール上部内および前記コンタクト下部内に導電体を連続して埋め込まれたコンタクトとを具備し、前記コンタクトホール上部の前記第２幅が、前記溝の第１幅より大きい半導体装置を提供できる。
【００１５】
この発明の一態様によれば、半導体基板上にゲート絶縁膜を介して形成され、ゲート上部に金属層を有するゲート絶縁型電界効果トランジスタと、前記トランジスタのソースまたはドレインとして働く拡散層上および前記トランジスタの側壁上に設けられた第１バリア膜と、前記第１バリア膜上に設けられた第１絶縁層と、前記金属層上および前記第１絶縁層上に連続して設けられた第２バリア膜と、前記第２バリア膜上に設けられた第２絶縁層と、前記拡散層上に位置し、前記第２バリア膜に設けられた開口部と、前記開口部を通り前記第２絶縁層、前記第１絶縁層、前記第１バリア膜を連続して貫通して前記拡散層上に位置する第１ホール構造と、前記第２絶縁層、前記第２バリア膜を連続して貫通し前記ゲート上に接続する第２ホール構造と、前記第１ホール構造内および前記第２ホール構造内に埋め込まれた導電体とを具備する半導体装置を提供できる。
【００１６】
この発明の一態様によれば、半導体基板の主表面上に形成されたゲート電極を挟むように前記基板中に隔離して拡散層を形成する工程と、前記ゲート電極の側壁および拡散層上に第１バリア膜を形成する工程と、前記第１バリア膜上に第１絶縁層を形成する工程と、前記ゲート電極上にシリサイド層を形成する工程と、前記シリサイド層上および前記第１絶縁層上に第２バリア膜を形成する工程と、拡散層上における前記第２バリア膜に第１幅を有する開口部を形成する工程と、前記第２バリア膜上に第２絶縁層を形成する工程と、前記第２絶縁層上にマスク層を形成する工程と、前記開口部上におけるマスク層に前記第１幅よりも幅が大きい第２幅を形成する工程と、前記マスク層をマスクとしてエッチングを行い、前記第２絶縁層を貫通し前記第２バリア膜をストッパとして前記第２バリア膜中に第２幅の底を有するコンタクトホール上部を形成し、前記開口部の位置からエッチングを進行させ前記第１絶縁層および第１バリア膜を貫通して前記第２バリア膜中に第１幅を有し前記拡散層に達する深さのコンタクトホール下部を形成する工程と、前記第１、第２コンタクトホール内に導電層を埋め込み、コンタクトを形成する工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【００１７】
この発明によれば、微細化に対して有利であり、かつ信頼性を向上できる半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１９】
［第１の実施形態］
＜構成＞
まず、この発明の第１の実施形態に係る半導体装置の構成について、図１乃至図４を用いて説明する。
【００２０】
図１は、第１の実施形態に係る半導体装置を模式的に示す平面図である。図２は、図１中の２−２線に沿って矢印の方向から見た断面構造図である。図３は、図２中のバリア膜２５近傍のコンタクト３９を拡大して示す断面構造図である。図４は、図１中の３−３線に沿って矢印の方向から見た断面構造図である。以下、この実施形態では、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００２１】
図示するように、半導体（シリコン）基板２１の主表面上に、メモリセルアレイ１１および周辺回路１２が設けられている。
【００２２】
メモリセルアレイ１１には、ビット線方向に沿って素子領域ＡＡが設けられ、ワード線方向に沿ってワード線ＷＬおよびセレクトゲート電極ＳＧが設けられ、ビット線方向に沿った素子領域ＡＡ上にビット線ＢＬ（図１において図示せず）が設けられている。ビット線ＢＬとセレクトゲート電極ＳＧとの交差位置に選択トランジスタＳＴ、ビットＢＬとワード線との交差位置にメモリセルトランジスタＭＴがそれぞれ設けられている。
【００２３】
周辺回路１２には、ビット線方向に沿って素子領域ＡＡが設けられ、ワード線方向に沿ってゲート線ＧＬが設けられ、ビット線方向に沿った素子領域ＡＡ上にビット線ＢＬ（図１において図示せず）が設けられている。素子領域ＡＡとゲート線ＧＬとの交差位置にトランジスタＴＲが設けられている。
【００２４】
選択トランジスタ（絶縁ゲート型電界効果トランジスタ）ＳＴは、基板２１上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２上に設けられたセレクトゲート電極ＳＧ、セレクトゲート上に設けられたシリサイド層３１、セレクトゲート電極ＳＧを挟むように隔離して基板２１中に設けられソース／ドレインとして働く拡散層３８を備えている。セレクトゲート電極ＳＧ中の絶縁膜３５は、ゲートＳＧ中央部近傍で切れ、上下の導電層は連続している。
【００２５】
メモリセルトランジスタＭＴは、ゲート絶縁膜２２上に設けられた浮遊電極ＦＧ、浮遊電極上に設けられたゲート間絶縁膜３３、ゲート間絶縁膜３３上に設けられた制御電極ＣＧ、制御電極ＣＧ上に設けられたシリサイド層３２、浮遊電極ＦＧを挟むように隔離して基板２１中に設けられソース／ドレインとして働く拡散層３８を備えている。ワード線ＷＬは、制御電極ＣＧとシリサイド層３２の積層構造を備えており、浮遊電極ＦＧは各メモリセルトランジスタＭＴにごとに分離されている。
【００２６】
選択トランジスタＳＴ、メモリセルトランジスタＭＴの側壁および拡散層３８上にバリア膜（第１バリア膜）２３が設けられている。バリア膜２３上に絶縁層２４（第１絶縁層）が設けられている。シリサイド層３１、３２上にバリア膜（第２バリア膜）２５が設けられている。バリア膜２５上に絶縁層２６（第２絶縁層）が設けられ、絶縁層２６上にビット線ＢＬが設けられ、ビット線ＢＬ上に絶縁層２７が設けられている。
【００２７】
また、バリア膜２３、２５が、例えば、シリコン窒化（ＳｉＮ）膜等により形成されている場合、バリア膜２５の膜厚は、バリア膜２３の膜厚よりも厚く設けられており、例えば、２倍程度以上厚いことが望ましい。
【００２８】
さらに、上記バリア膜２３は、絶縁層２４、２６中のイオン、水分等の物質の拡散や絶縁層２４、２６中のコバルトシリコン（ＣｏＳｉ）等の物質とシリサイド層３１、３２、４１Ｓが反応することに対するバリアとして働く。また、バリア膜２３は、絶縁層２４中の物質の拡散や絶縁層２４の物質とシリサイド層３１、３２、４１Ｓが反応することに対するバリアとして働く。加えて、バリア膜２３、２５は、コンタクト３９を形成する際のストッパとしても働く。
【００２９】
上記のように、メモリセルトランジスタＭＴは、ビット線方向に隣接するものでソース／ドレインとして働く拡散層３８を共有している。さらに、メモリセルトランジスタＭＴは、選択トランジスタＳＴの間に電流経路が直列接続されるように設けられ、選択トランジスタＳＴにより選択される。ここで、メモリセルトランジスタＭＴの電流経路に接続されるべき他方の選択トランジスタの図示を省略している。さらに、上記選択トランジスタＳＴの間に直列接続されるメモリセルトランジスタＭＴの数は、例えば、８個、１６個、３２個等の複数であればよく、その数は限定されるものではない。
【００３０】
絶縁層２６、２４、バリア膜２５、２３、およびゲート絶縁膜２２を貫通し、選択トランジスタＳＴの拡散層（ドレイン）３８上にコンタクト３９が設けられ、拡散層３８とビット線ＢＬを電気的に接続している。
【００３１】
図３に示すように、ビット線ＢＬに沿った方向におけるコンタクト３９は、絶縁層（第２絶縁層）２６を貫通してバリア膜（第２バリア膜）２５中に底４０が位置し、底４０が幅Ｗ２を有するコンタクトホール上部３９−１内、および上記コンタクトホール上部３９−１の底４０の位置からその上面が上記幅Ｗ２よりも小さい幅Ｗ１（Ｗ１＜Ｗ２）を有し、バリア膜（第２バリア膜）２５、絶縁層（第１絶縁層）２４、バリア膜（第１バリア膜）２３、およびゲート絶縁膜２２を貫通して拡散層３８上に設けられるコンタクトホール下部３９−２内に、金属等の導電層が埋め込まれることにより形成されている。換言すれば、バリア膜２５中におけるコンタクト３９の断面形状は、上部の幅が広く下部の幅が狭い階段状の断面形状である。
【００３２】
上記コンタクト３９の幅Ｗ２は、幅Ｗ１に比べビット線方向において、例えば、２倍程度以上であることが望ましが、さらに広くても良い。
【００３３】
尚、図示するように、実際、幅Ｗ１、Ｗ２は、下方ほど狭く形成される場合が多いので、コンタクトの幅Ｗ１、Ｗ２は深さ位置によって若干変わるが、上記Ｗ１＜Ｗ２の関係を満していればよい。さらに、第２バリア膜２５の開口部（開口幅Ｗ１）の一部がエッチバックされることによって、第２バリア膜２５の開口部に開口幅Ｗ２の部分が設けられている。
【００３４】
さらに、絶縁層２６とバリア膜２５との選択比が弱い場合には、バリア膜２５中に図示するような幅Ｗ１および幅Ｗ２の段差のある開口部が設けられずに、幅が連続する開口部が設けられることも考えられる。
【００３５】
また、コンタクトホール下部３９−２を形成するエッチング工程の際に、ビット線方向に広がって、コンタクトホール下部３９−２の幅が必ずしも上記幅Ｗ１と一致しない場合も考えられる。
【００３６】
しかし、図４に示す断面においては、コンタクト３９が設けられないため、バリア膜２５中の幅は、必ずＷ１となっている。
【００３７】
トランジスタＴＲは、基板２１上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２上に設けられたゲート線ＧＬ、ゲート線ＧＬを挟むように隔離して基板２１中に設けられソース／ドレインとして働く拡散層４５を備えている。ゲート線ＧＬ中の絶縁膜４２は、ゲートＣＧ中央部近傍で切れ、上下の導電層４１は連続している。導電層４１上にシリサイド層４１Ｓが設けられている。尚、この導電層４１は上下の導電層と電気的に接続していればよく、例えば、絶縁膜４２の周辺部で切れて上下の導電層が接続されている例等も考えられる。
【００３８】
トランジスタＴＲの側壁および拡散層４５上にバリア膜２３が設けられている。バリア膜２３上に絶縁層２４が設けられている。シリサイド層４１Ｓ上にバリア膜２５が設けられている。バリア膜２５上に絶縁層２６が設けられ、絶縁層２６上に配線層４４が設けられ、配線層４４上に絶縁層２７が設けられている。
【００３９】
絶縁層２６、２４を貫通し、トランジスタＴＲの拡散層４５上にコンタクト４３が設けられ、拡散層４５と配線層４４を電気的に接続している。
【００４０】
上記のように、この実施形態に係る半導体装置は、シリサイド層３１、３２、４１Ｓ上を覆うようにしてバリア膜２５が設けられている。そのため、絶縁層２４、２６中のイオン、水分等の物質の拡散や絶縁層２４、２６中のコバルトシリコン（ＣｏＳｉ）等の物質とシリサイド層３１、３２、４１Ｓが反応することに対するバリアとして働き、信頼性を向上できる。
【００４１】
選択トランジスタＳＴ、メモリセルトランジスタＭＴの拡散層３８上および側壁にバリア膜２３が設けられている。そのため、絶縁層２４中の物質の拡散や絶縁層２４の物質とシリサイド層３１、３２、４１Ｓが反応することに対するバリアとして働き、信頼性を向上できる。
【００４２】
また、拡散層３８上にはシリサイド層が設けられていない。そのため、シリサイド層によるいわゆるジャンクションリークが発生せず、シリサイド層がゲート絶縁膜２３の絶縁性に影響を与えて絶縁性の低下することがなく、信頼性を向上できる。上記の効果に加えて、シリサイド層を設けない分だけ、ビット線方向のセル面積を低減でき、微細化に対して有利である。
【００４３】
さらに、ビット線ＢＬに沿った方向において、絶縁層２６を貫通してバリア膜２５中に底４０が位置し、底４０が幅Ｗ２を有するコンタクトホール上部３９−１内、および上記コンタクトホール上部３９−１の底４０の位置からその上面が上記幅Ｗ２よりも小さい幅Ｗ１（Ｗ１＜Ｗ２）を有してバリア膜２５、絶縁層２４、バリア膜２３、およびゲート絶縁膜２２を貫通して拡散層３８上に設けられるコンタクトホール下部３９−２内に、金属等が埋め込み形成されたコンタクト３９が設けられている。
【００４４】
そのため、上記コンタクト３９の幅Ｗ１は小さく設けられ、拡散層３８との電気的な接続を確保しつつ、ビット線方向のセル面積を低減でき、微細化に有利である。一方、コンタクト３９の幅Ｗ２は大きく設けられているため、コンタクト３９の抵抗値を低減できる。
【００４５】
また、上記幅Ｗ２は、幅Ｗ１に比べビット線方向において、例えば、２倍程度以上であることが望ましが、さらに広くても良い。幅Ｗ２が、幅Ｗ１に比べて２倍以上である場合は、コンタクト３９の抵抗値を低減できる。
【００４６】
このようなコンタクト３９の構成によれば、絶縁層２６と絶縁層２４とのアスペクト比が大きい場合であっても、コンタクトホール下部３９−２の径を絞ることができる。そのため、微細化されたセル間のコンタクト形成に対して有利である。
【００４７】
＜製造方法＞
次に、この実施形態に係る半導体装置の製造方法について、図１または図２に示したＮＡＮＤ型フラッシュメモリを例に挙げ、図５乃至図１４を用いて説明する。
【００４８】
まず、図５に示すように、周知の工程を用いて、メモリセルアレイ１１となる基板２１の主表面上に、ゲート絶縁膜２２、セレクトゲート電極ＳＧ、絶縁層３５、浮遊電極ＦＧ、ゲート間絶縁膜３３、制御電極ＣＧ、および拡散層３８を形成する。
【００４９】
同時に、周知の工程を用いて、周辺回路１２となる基板２１の主表面上に、ゲート絶縁膜２２、導電層４１、絶縁層４２、および拡散層４５を形成する。
【００５０】
続いて、図６に示すように、ゲート絶縁膜２２上、セレクトゲート電極ＳＧ上、制御電極ＣＧ上、導電層４１上に沿って、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化（ＳｉＮ）膜等を堆積形成して、バリア膜（第１バリア膜）２３を形成する。
【００５１】
続いて、図７に示すように、バリア膜２３上に、例えば、ＣＶＤ法を用いて、絶縁層２４を堆積形成する。その後、例えば、ＣＭＰ（Chemical Mechanical Polishing ）法を用いて、セレクトゲート電極ＳＧ、制御電極ＣＧ、および導電層４１の表面上まで、絶縁層２４、バリア膜２３を平坦化して、セレクトゲート電極ＳＧ、制御電極ＣＧ、および導電層４１の側壁および拡散層３８、４５上にバリア膜２３を残存させる。
【００５２】
続いて、図８に示すように、サリサイドプロセスにより、セレクトゲート電極ＳＧ、制御電極ＣＧ、および導電層４１と高融点金属層とを反応させることにより、シリサイド層３１、３２、４１Ｓを形成する。その後、シリサイド層３１、３２、４１Ｓ上、絶縁層２４上、バリア膜２３上に、例えば、ＣＶＤ法によりシリコン窒化膜等を堆積形成して、バリア膜（第２バリア膜）２５を形成する。
【００５３】
尚、上記サリサイドプロセスにおいて、セレクトゲート電極ＳＧ、制御電極ＣＧ、および導電層４１に反応させるものは、高融点金属層に限らない。即ち、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等の高融点金属に分類されないシリサイド層を形成し得る金属層等を反応させることによっても、シリサイド層３１、３２、４１Ｓを形成することが可能である。
【００５４】
ここで、バリア膜２３、２５を同じ材料により形成する場合にバリア膜２５を形成する工程の際には、例えば、反応条件等を選択することにより、バリア膜２５の膜厚はバリア膜２３の膜厚よりも厚くなるように（例えば、２倍程度以上）形成することが望ましい。
【００５５】
続いて、図９、図１０に示すように、バリア膜２５上にフォトレジストを塗布する。さらに、上記フォトレジストに露光および現像を行って、図９に示すようなパターンを転写して、フォトレジスト５０を形成する。ここで、フォトレジスト５０は、メモリセルアレイ１１においては拡散層３８上にワード線方向に沿った幅Ｗ１を有する溝（開口部）５１を有し、周辺回路１２においては拡散層４５上に開口部５２を有している。
【００５６】
尚、上記フォトレジストは、ハードマスクによることも可能である。
【００５７】
その後、上記パターンが転写されたフォトレジスト５０をマスクとして、少なくとも絶縁層２４の表面上まで、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを行い、バリア膜２５を除去する。その後、フォトレジスト５０を除去する。
【００５８】
続いて、図１１、図１２に示すように、絶縁層２４上、バリア膜２５上に、例えば、ＣＶＤ法を用いて、絶縁層２６を形成する。その後、絶縁層２６上にフォトレジストを塗布する。さらに、上記フォトレジストに露光および現像を行って、図１２に示すようなパターンを転写して、フォトレジスト６０を形成する。
【００５９】
ここで、フォトレジスト６０は、メモリセルアレイ１１において拡散層３８上に、ワード線方向に沿った幅Ｗ１よりも大きい幅Ｗ２を有する開口部６１を有している。周辺回路１２においては、拡散層４５上に開口部６３を有している。さらに、開口部６３は、上記フォトレジスト５０に形成された開口部５２よりも、その径が小さくなるように形成されている。
【００６０】
続いて、図１３に示すように、上記パターンが転写されたフォトレジスト６０をマスクとして、バリア膜２３、２６の表面上まで、例えば、ＲＩＥ法等により絶縁層２３に対して選択比を持つ異方性エッチングを行い、絶縁層２６、２４を貫通するコンタクトホール６４を形成する。
【００６１】
続いて、図１４に示すように、上記フォトレジスト６０をマスクとして、拡散層４５、３８上における基板２１が露出するまで、例えば、ＲＩＥ法等の異方性エッチングを行い、ゲート絶縁膜２２およびバリア膜２３を貫通し、バリア膜２５の一部がエッチバックされたコンタクトホールを形成する。即ち、フォトレジスト６０をマスクとして異方性エッチングを行い、バリア膜２５をストッパとしてバリア膜２５中に幅Ｗ２の底を有するコンタクトホール上部３９−１を形成し、上記溝５１（開口部）の位置からエッチングをさらに進行させバリア膜２３およびゲート絶縁膜２２を貫通してバリア膜２５中に幅Ｗ１を有し拡散層３８に達する深さのコンタクトホール下部３９−２を形成する。
【００６２】
その後、上記コンタクトホール６５内に、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等の金属、およびポリシリコン（Poly-Ｓｉ）等を埋め込み形成して、コンタクト３９を形成する。
【００６３】
上記のように、コンタクトホール上部３９−１を形成するための異方性エッチング工程の際に、バリア膜２５の一部がエッチバックされることによって、開口幅Ｗ２のコンタクトホール上部３９−１を形成している。
【００６４】
以下、周知の工程によりビット線ＢＬおよび絶縁層２７を形成し、図１または図２に示す半導体装置を製造できる。
【００６５】
上記のように、この実施形態に係る半導体装置の製造方法は、幅Ｗ１よりも広い幅Ｗ２の開口部を有するフォトレジスト（マスク層）６０をマスクとし、幅Ｗ１の開口部を有するバリア膜２５をストッパ層として絶縁層２６、２４を異方性エッチングし、コンタクトホール上部３９−１、３９−２を形成する（図１３、図１４）。
【００６６】
よって、開口部の幅Ｗ２を広くとることで、絶縁層２６のエッチングレートを速くしてバリア膜２５との選択比を大きく取ることができるため、バリア膜２５をストッパとして用いることができ、バリア膜２５の開口部の幅Ｗ１と同じ程度の幅の微細なコンタクトを絶縁層２４中に形成することができる。
【００６７】
さらに、上記工程の際には、バリア膜２３の膜厚よりもその膜厚が大きく形成されたバリア膜２５の一部を時間等を選択してエッチバックできるため、バリア膜２５をエッチングしすぎてコンタクト３９とセレクトゲート電極ＳＧとがショートすることを防止でき、信頼性を向上できる。
【００６８】
尚、この実施形態では、バリア膜２３、２５を同一の材料により形成されている場合の例を示した。しかし、バリア膜２３、２５を異なる材料により形成する場合であっても、上記工程において、時間や反応条件等を選択することにより、同様の効果を得ることができる。
【００６９】
また、メモリセルアレイ１１においては拡散層３８上にワード線方向に沿った幅Ｗ１を有する溝５１を有し、周辺回路１２においては拡散層４５上に開口部５２したフォトレジスト５０をマスクとして、絶縁層２４の表面上まで、例えば、ＲＩＥ法等の異方性エッチングを行い、バリア膜２５を除去する（図９、図１０）。
【００７０】
上記工程の際には、メモリセルアレイ１１および周辺回路１２のバリア膜２５を、上記フォトレジスト５０の溝５１および開口部５２に従って、同時に除去できる。そのため、製造コストを低減できる点で有利である。
【００７１】
さらに、メモリセルアレイ１１の拡散層３８上にワード線方向に沿った幅Ｗ１よりも大きい幅Ｗ２を有する開口部６１を有し、周辺回路１２の拡散層４５上に開口部６３を有したフォトレジスト６０をマスクとして、異方性エッチングを行い、絶縁層２６、２４を貫通するコンタクトホール６４を形成する（図１１〜図１３）。
【００７２】
上記工程の際には、メモリセルアレイ１１および周辺回路１２の絶縁層２６、２４中にコンタクトホール６４を同時に形成できる。そのため、製造コストを低減できる点で有利である。
【００７３】
尚、この実施形態においては、メモリセルアレイ１１と周辺回路１２のコンタクトホール６４、６５を同時に形成する例を示した。しかし、メモリセルアレイ１１と周辺回路１２において、コンタクトホール６４、６５をそれぞれ独立に形成することも可能である。
【００７４】
［変形例１（エッチングマスクの変形例）］
この発明の変形例１に係る半導体装置の製造方法について、図１５および図１６を用いて説明する。この変形例は、上記第１の実施形態に示したフォトレジスト６０に関するものである。図１５、図１６は、変形例１に係る半導体装置の製造方法に用いられるフォトレジスト６０を模式的に示す平面図である。以下、第１の実施形態と重複する部分の説明を省略する。
【００７５】
図１５に示すフォトレジスト６０は、ワード線方向に沿って幅Ｗ１よりも大きい幅Ｗ２を有する溝６１が形成されている。そのため、このフォトレジスト６０によれば、ワード線方向の選択トランジスタＳＴの拡散層３８の電位を同一にする、いわゆる共通ソース線を形成する。
【００７６】
また、図１６に示すフォトマスク６０は、その直径Ｗ２が幅Ｗ１よりも大きい円状の開口部６１が形成されている。そのため、このフォトレジスト６０によれば、上記第１の実施形態と同様に、ビット線方向の選択トランジスタＳＴの拡散層３８ごとに分離されたドレインコンタクトを形成する。
【００７７】
尚、図１５、図１６のいずれのフォトレジストによっても、断面構造は図２と同様である。
【００７８】
上記のように、この変形例１に係る半導体装置の製造方法によれば、上記第１の実施形態と同様の効果が得られる。さらに、ワード線方向に沿って幅Ｗ１よりも大きい幅Ｗ２を有する溝６１を有するフォトレジスト６０をマスクとして、異方性エッチングを行うことによって共通ソース線を形成できる（図１５）。
【００７９】
そのため、マスクの数を増加させることなく、共通ソース線を形成でき、製造コストを低減できる点で有利である。
【００８０】
また、その直径Ｗ２が幅Ｗ１よりも大きい円状の開口部６１を有するフォトレジスト６０をマスクとして、異方性エッチングを行うことにより、ドレインコンタクトを形成できる（図１６）。上記工程の円状の開口部６１は、周辺回路の開口部６３と同様の形状とできるため、製造コストを低減できる点で有利である。
【００８１】
［変形例２（周辺回路の変形例）］
この発明の変形例２に係る半導体装置およびその製造方法について、図１７乃至図１９を用いて説明する。図１７は、変形例２に係る半導体装置を模式的に示す断面構造図である。図１８、図１９は、変形例２に係る半導体装置の一製造工程を示す断面構造図である。この変形例は、上記第１の実施形態における周辺回路１２のゲート線ＧＬに関するものである。以下、第１の実施形態と重複する部分の説明を省略する。
【００８２】
この変形例２に係る半導体装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、図示するように、周辺回路１２のトランジスタＴＲのゲート線ＧＬにはシリサイド層が設けられていない。そのため、メモリセルアレイ１１と周辺回路１２におけるゲート構造の選択性を向上できる点で有利である。
【００８３】
次に、この変形例２に係る半導体装置の製造方法について説明する。まず、上記第１の実施形態と同様の工程により、メモリセルアレイ１１および周辺回路１２のゲート構造を形成する。
【００８４】
続いて、図１８に示すように、周辺回路１２の絶縁層２４上、バリア膜６８上、および導電層４１上のみに、例えば、ＣＶＤ法を用いてシリコン窒化（ＳｉＮ）膜等のバリア膜６８を形成する。
【００８５】
続いて、サリサイドプロセスにより、セレクトゲート電極ＳＧ、制御電極ＣＧと高融点金属層とを反応させることにより、シリサイド層３１、３２を形成する。この工程の際には、周辺回路１２の導電層４１上に上記バリア膜６８が形成されているため、導電層４１と高融点金属は反応しない。
【００８６】
以下、同様の工程により、図１７に示す半導体装置を製造できる。
【００８７】
上記のように、この変形例２に係る半導体装置の製造方法によれば、上記第１の実施形態と同様の効果が得られる。さらに、周辺回路１２の導電層４１上に上記バリア膜６８を形成されている状態において、サリサイドプロセスにより、メモリセルアレイ１１のみシリサイド層３１、３２を形成する。そのため、導電層４１と高融点金属は反応せず、周辺回路１２のシリサイド層を選択的に形成させないことができ、選択性を向上できる点で有利である。
【００８８】
［第２の実施形態（デュアルダマシン配線構造）］
この発明の第２の実施形態に係る半導体装置およびその製造方法について、図２０乃至図２３を用いて説明する。図２０は、第２の実施形態に係る半導体装置を模式的に示す断面構造図である。この第２の実施形態は、上記第１の実施形態に示したコンタクト３９を、いわゆるデュアルダマシン配線構造とした例である。以下、第１の実施形態と重複する部分の説明を省略する。
【００８９】
図示するように、バリア膜２５、２３、絶縁層２４、ゲート絶縁膜２２を貫通し拡散層３８上に設けられたコンタクト３９と、バリア膜２５上に設けられコンタクト３９に電気的に接続された配線層７７とを備えたデュアルダマシン配線層８０が設けられている。配線層７７は、ビット線方向のコンタクト３９を電気的に接続し、所定の電位を印加・所定の電流を導通する配線として働いている。
【００９０】
上記のように、この第２の実施形態に係る半導体装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、バリア膜２５、２３、絶縁層２４、ゲート絶縁膜２２を貫通し拡散層３８上に設けられたコンタクト３９と、バリア膜２５上に設けられた配線層７７とを備えたデュアルダマシン配線層８０が設けられている。そのため、メモリセルアレイ１１を多層化でき、微細化できる点で有効である。
【００９１】
次に、第２の実施形態に係る半導体装置の製造方法について、図２１乃至図２３を用いて説明する。
【００９２】
まず、図２２に示すように、上記第１の実施形態と同様の工程により、メモリセルアレイ１１、周辺回路１２に絶縁層２６を形成する。
【００９３】
続いて、絶縁層２６上にフォトレジストを塗布し、上記フォトレジストに露光および現像を行い、図２１に示すようなパターンを転写したフォトレジスト６０を形成する。ここで、図示するように、フォトレジスト６０は、ビット線方向に沿って拡散層３８上に溝６１が形成されている。
【００９４】
続いて、図２３に示すように、フォトレジスト６０をマスクとし、バリア膜２５をストップ層として基板２１表面上まで、例えば、ＲＩＥ法等の異方性エッチングを行い、溝８２およびコンタクトホール６５を形成する。
【００９５】
以下、第１の実施形態と同様の工程により、図２０に示す半導体装置を製造できる。
【００９６】
上記のような製造方法によれば、第１の実施形態と同様の効果を得ることができる。さらに、ビット線方向に沿って拡散層３８上に溝６１を有するフォトレジスト６０をマスクとして、異方性エッチングを行い、溝８２およびコンタクトホール６５を形成する（図２１〜図２３）。上記フォトレジスト６０に形成された溝６１は、ビット線方向に沿ったいわゆるラインアンドスペースであるため、製造コストを低減でき、微細化に対して有利である。
【００９７】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体装置およびその製造方法について、図２４乃至図３０を用いて説明する。以下、第１の実施形態と重複する部分の説明を省略する。
【００９８】
図２４は、第３の実施形態に係る半導体装置を模式的に示す平面図である。図２５は図２４中の２５−２５線に沿った断面構造図である。図２６は図２４中の２６−２６線に沿った断面構造図である。
【００９９】
図示するように、拡散層４５上に、バリア膜２５を貫通して設けられた開口部９１と、開口部９１を通り絶縁層２６、２４、バリア膜２３、ゲート絶縁膜２２を連続して貫通して拡散層４５上に設けられたコンタクト４３（第１ホール構造）が設けられている。
【０１００】
さらに、素子分離領域ＳＴＩ上に位置し、絶縁層２６、バリア膜２５を連続して貫通してシリサイド層４１Ｓ上に設けられ、ゲート電極と配線層４４とを電気的に接続するコンタクト９０（第２ホール構造）が設けられている。
【０１０１】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。
【０１０２】
次に、この実施形態に係る半導体装置の製造方法について、図２５、図２６に示した半導体装置を例に挙げて説明する。
【０１０３】
まず、図２７、図２８に示すように、上記と同様の工程により、拡散層４５上に位置するバリア膜２５に開口部９１を形成し、バリア膜２５上、絶縁層２４上に絶縁層２６を形成する。
【０１０４】
続いて、絶縁層２５上にフォトレジスト９３を塗布し、上記フォトレジストに露光および現像を行って、拡散層４５上およびゲート電極４１上に位置するフォトレジストに開口部をそれぞれ形成する。
【０１０５】
さらに、上記フォトレジスト９３をマスクとして、例えば、ＲＩＥ法等に異方性エッチングを行い、バリア膜２３をストッパとして絶縁層２６、２３を貫通するコンタクトホール９５−１、およびバリア膜２５をストッパとして絶縁層２６を貫通するコンタクトホール９７−１を同時に形成する。
【０１０６】
続いて、図２９、図３０に示すように、フォトレジスト９３をマスクとしてさらに異方性エッチングを行い、バリア膜２３、ゲート絶縁膜２２を貫通して拡散層４５上に位置するコンタクトホール９５−２、およびバリア膜２５を貫通してシリサイド層４１Ｓ上に位置するコンタクトホール９７−２を形成する。
【０１０７】
以下、周知の工程を用いて、図２５、図２６に示した半導体装置を製造できる。
【０１０８】
上記製造方法によれば、素子領域ＡＡ上に位置する拡散層４５上のコンタクト４３、およびＳＴＩ上に位置するゲート電極上（ＧＣ上）コンタクト９０を同時に形成することが可能である。
【０１０９】
そのため、製造工程および製造コストを低減できる点で有利である。
【０１１０】
さらに、素子領域ＡＡ上のバリア膜２５は上記異方性エッチング（コンタクトエッチング）工程の際に広く開口部９１を形成するが、ＳＴＩ上のバリア膜２５は開口しておかない。即ち、開口しておかないＳＴＩ上のバリア膜２５を続く異方性エッチング工程のストッパとして使用する。そのため、コンタクトエッチング工程を行うと、ＳＴＩ上におけるコンタクトホール９５−１はバリア膜２５上でストップし、素子領域ＡＡ上におけるコンタクトホール９７−１はバリア膜２３上でとまる（図２７、図２８）。続くバリア膜エッチングで同時に開口し、コンタクトホール９５−２、９７−２を同時に形成する（図２９、図３０）。
【０１１１】
上記のように、素子領域上およびＳＴＩのコンタクトホール９５−２、９７−２を同じエッチング工程を用いて形成することが可能であるため、製造工程を削減できる点で有利である。
【０１１２】
加えて、２回目のエッチング工程において、それぞれ薄いバリア膜２３、２５を同時にエッチングして開口するので、オーバーエッチングによるショート等の問題を防止でき、信頼性を向上できる点で有利である。
【０１１３】
尚、この実施形態に示した断面においてシリサイド層（金属層）４１Ｓは、あっても無くても良い。
【０１１４】
さらに、この実施形態においては周辺回路１２を例に挙げて説明したが、周辺回路に限らず全てのコンタクト形成に適用可能である。
【０１１５】
尚、上記第１乃至第３の実施形態および変形例１、変形例２において、図示した周辺回路１２は一例である。例えば、隣接するトランジスタＴＲの拡散層４５がつながってなく、それぞれ独立に設けられている等、種々の周辺回路が考えられる。
【０１１６】
以上、上記第１乃至第３の実施形態および変形例１、変形例２を用いてこの発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１７】
【図１】この発明の第１の実施形態に係る半導体装置を模式的に示す平面図。
【図２】図１中の２−２線に沿った断面構造図。
【図３】図２中のバリア膜２５近傍のコンタクトを拡大して示す断面構造図。
【図４】図１中の４−４線に沿った断面構造図。
【図５】この発明の第１の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図６】この発明の第１の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図７】この発明の第１の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図８】この発明の第１の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図９】この発明の第１の実施形態に係る半導体装置の一製造工程のフォトレジストを模式的に示す平面図。
【図１０】この発明の第１の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図１１】この発明の第１の実施形態に係る半導体装置の一製造工程のフォトレジストを模式的に示す平面図。
【図１２】この発明の第１の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図１３】この発明の第１の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図１４】この発明の第１の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図１５】この発明の変形例１に係る半導体装置の一製造工程のフォトレジストを模式的に示す平面図。
【図１６】この発明の変形例１に係る半導体装置の一製造工程のフォトレジストを模式的に示す平面図。
【図１７】この発明の変形例２に係る半導体装置を模式的に示す断面構造図。
【図１８】この発明の変形例２に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図１９】この発明の変形例２に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図２０】この発明の第２の実施形態に係る半導体装置を模式的に示す断面構造図。
【図２１】この発明の第２の実施形態に係る半導体装置の一製造工程のフォトレジストを模式的に示す平面図。
【図２２】この発明の第２の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図２３】この発明の第２の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図２４】この発明の第３の実施形態に係る半導体装置を模式的に示す平面図。
【図２５】図２４中の２５−２５線に沿った断面構造図。
【図２６】図２４中の２６−２６線に沿った断面構造図。
【図２７】この発明の第３の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図２８】この発明の第３の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図２９】この発明の第３の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【図３０】この発明の第３の実施形態に係る半導体装置の一製造工程を模式的に示す断面構造図。
【符号の説明】
【０１１８】
１１…メモリセルアレイ、１２…周辺回路、２１…半導体基板、２２…ゲート絶縁膜、２３、２５…バリア膜、２４、２６、２７…絶縁層、ＢＬ…ビット線（第１配線）、ＷＬ…ワード線（第２配線）、ＳＴ…選択トランジスタ、ＭＴ…メモリセルトランジスタ、ＴＲ…トランジスタ、ＳＧ…セレクトゲート、３５、４２…絶縁膜、３１、３２、４１Ｓ…シリサイド層、３９、４３…コンタクト、３９−１…コンタクトホール上部、３９−２…コンタクトホール下部、４０…コンタクトホール下部の底、Ｗ１…バリア膜２５中のコンタクトホール下部の幅、Ｗ２…バリア膜２５中のコンタクトホール上部の底の幅、３８、４５…拡散層、５５…溝。
【図１】
2006100409.tif 000003
【図２】
2006100409.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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