(57)【要約】【課題】ＥＬ素子封入前に、ＴＦＴアレイの輝度ムラを推定することができる試験装置を提供する。【解決手段】  第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する画素選択トランジスタと、第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する駆動トランジスタとを備えた画素をマトリクス状に配置したＴＦＴアレイ基板の試験方法であって、画素選択トランジスタのドレインに第１の電圧を印加し、前記ソース電圧を初期化する第１ステップと、画素選択トランジスタのドレインに第２の電圧を印加するとともに、画素選択トランジスタのドレイン・ソース間に流れる電流を測定する第２ステップと、電流、及び第１の電圧と第２の電圧との電位差から、前記画素選択トランジスタのオン抵抗を求める第３ステップとを含む試験方法により、上記課題を解決する。【選択図】図１
2006053439.tif 000002
【特許請求の範囲】
【請求項１】
第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する画素選択トランジスタと、
前記第１の構造材料によって構成されたゲート、ならびに前記第２の構造材料によって構成されたソースおよびドレインを有する駆動トランジスタとを備えた画素をマトリクス状に配置したＴＦＴアレイ基板の試験方法であって、
前記画素選択トランジスタの前記ドレインに第１の電圧を印加し、前記画素選択トランジスタの前記ソース電圧を初期化する第１ステップと、
前記画素選択トランジスタの前記ドレインに第２の電圧を印加するとともに、前記画素選択トランジスタのドレイン・ソース間に流れる電流を測定する第２ステップと、
前記電流、及び前記第１の電圧と前記第２の電圧との電位差から、前記画素選択トランジスタのオン抵抗を求める第３ステップとを含む試験方法。
【請求項２】
複数の画素に対して前記第１ステップから前記第３ステップを実施するステップと、
前記複数の画素の前記オン抵抗を画素配置に基づいて配列した第１配列を生成するステップと、
前記第１配列に所定のフィルタを施して第２配列を生成するステップと、
前記第１配列と前記第２配列との比較によってムラを求めるステップとを、さらに含むことを特徴とする請求項１記載の試験方法。
【請求項３】
第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する画素選択トランジスタと、
前記第１の構造材料によって構成されたゲート、ならびに前記第２の構造材料によって構成されたソースおよびドレインを有する駆動トランジスタとを備えた画素をマトリクス状に配置したＴＦＴアレイ基板の試験装置であって、
前記画素選択トランジスタの前記ドレインに第１および第２の電圧を印加する１つまたは複数の電源と、
前記画素選択トランジスタのドレイン・ソース電流を測定する電流計と、
所定の画素に対して、前記画素選択トランジスタの前記ドレインに前記第１の電圧を印加した後に、前記画素選択トランジスタの前記ドレインに前記第２の電圧を印加し、前記第２の電圧を印加した時に前記電流計に流れる電流量を測定する制御手段と、
前記電流量、及び前記第１の電圧と第２の電圧との電位差から、前記画素選択トランジスタのオン抵抗を求める処理手段とを有する試験装置。
【請求項４】
前記制御手段が、さらに、複数の前記画素の前記電流量を測定する機能を有し、かつ、
前記処理手段が、さらに、前記画素のオン抵抗のムラを抽出する機能を有することを特徴とする請求項４記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＴＦＴアレイ試験方法および装置に関し、特に画素内のトランジスタを同一プロセスで製造したＥＬ素子用のＴＦＴアレイ基板の試験方法および試験装置に関する。
【背景技術】
【０００２】
パソコンのモニターやテレビ、携帯電話などに使用されているフラット・パネル・ディスプレー（ＦＰＤ）は、液晶やＥＬ素子などの表示素子と、表示素子の状態を電気的に制御を行う薄膜フィルム・トランジスタ・アレイ（ＴＦＴアレイ）で構成される。ＴＦＴアレイ基板１６は、図１に示すように、多数の画素２７がマトリクス状に並んだ構成となっており、ゲート制御線２２とデータ線２０が縦横に配設され各画素２７に接続されている。各画素の制御は、ゲート制御線２２とデータ線２０によって制御対象画素を選択し、データ線２０に印加された電圧によって表示輝度を設定することによって行う。
【０００３】
近年、表示素子として、表示色域が広く、ＦＰＤの小型軽量化に適した有機ＥＬ素子が注目されている。有機ＥＬ素子は、駆動電流によって輝度が変化する特性を有する。このため、ＥＬ素子用のＴＦＴアレイは、データ線２０に印加された電圧によってＥＬ素子の駆動電流を制御する制御回路が必要となる。
【０００４】
図２に代表的なＥＬ素子用のＴＦＴアレイ１６の画素２７の構成を示す。画素選択トランジスタ２３は、ゲートがゲート制御線２２に、ドレインがデータ線２０のそれぞれ接続されている。画素選択トランジスタ２３のソースは、駆動トランジスタ２４のゲートに接続されている。駆動トランジスタ２４のソースは電源線２１に接続されている。保持容量２５は駆動トランジスタ２４のゲートと電源線２１に接続されている。駆動トランジスタ２４のドレインはＦＰＤパネルの完成時にはＥＬ素子２６に接続されるが、ＴＦＴアレイ１６の状態ではＥＬ素子２６は封入されていないため開放状態となる。
【０００５】
次に画素２７の動作を説明する。ゲート制御線２２は通常は０Ｖ（オフ電圧）が印加されているため、各画素の画素選択トランジスタ２３はオフ状態となっている。画素の制御を行う際には、まず、制御対象となる画素２７（選択画素）に接続されているゲート制御線２２に−５Ｖ（オン電圧）を印加する。すると、画素選択トランジスタ２３のドレイン・ソース間が導通状態となる。そして、データ線２０に所望の発光輝度に応じた電圧Ｖを印加する。すると、保持容量２５が充電され、駆動トランジスタのゲート電圧がＶに保持される。保持容量は駆動トランジスタ２４のゲートとソースに接続されているから、駆動トランジスタ２４のドレイン・ソース間には電圧Ｖに応じたＥＬ素子駆動電流が流れる。ただし、ＴＦＴアレイの状態ではＥＬ素子が未封入でドレインが開放状態になっているため、駆動電流は流れない。
【０００６】
ところで、ＴＦＴアレイ１６は、ガラス基板上に形成される。図３（ｂ）にＴＦＴアレイが形成されたガラス基板の断面図を、（ａ）に対応する回路をそれぞれ示す。なお、（ａ）においてレイアウトの関係上、電源線２１が２本に分けて表示しているが、両者は電気的に接続されている同一の線である。
【０００７】
ＴＦＴアレイ１６の制御回路は、カバーコート層３１をコーティングしたガラス基板３０の上に形成される。まず、トランジスタ２３、２４のゲート層２３ｇ、２４ｇと対向する位置にポリシリコン層２３ｐ、２４ｐが、ドレインとソースの位置にｐ＋半導体層（ホウ素をドープしたシリコン層）が形成されている。また、保持容量２５の電極２５ｇと対向する位置にポリシリコン層２５ｐが形成され、ポリシリコン層２５ｐに接してトランジスタ２３のソース層２３ｓが設けられている。
【０００８】
各層は第１絶縁層３２により覆われているが、ドレイン２３ｄ、２４ｄおよびソース２３ｓ、２４ｓには、それぞれメタル配線層２０ｍ、２８、２９、２１ｍが設けられている。メタル配線層２０ｍ、２１ｍは、それぞれデータ線２０、電源線２１に接続されている。第１絶縁層３２の上層には、構造材料で形成されたトランジスタ２３、２４のゲート層２３ｇ、２４ｇと、同一の構造材料で形成された保持容量２５の電極２５ｇが形成されている。図示しないが、駆動トランジスタ２４のゲート層２４ｇと画素選択トランジスタ２３のソース層が接続されている。また、図２の回路を実現するためには、メタル配線層２１ｍと電極２５ｇは電気的に接続する必要があるが、使用態様によっては、両者は必ずしも電気的に接続されている必要は無い。ゲート層２３ｇ、２４ｇおよび電極を２５ｇを覆うように第２絶縁層３３が形成されており、さらにその上層に保護層３４が形成されている。
【０００９】
図３から明らかなように、画素駆動トランジスタ２３は、ゲート層２３ｇ、ドレイン層２３ｄ、ソース層２３ｓにより形成される。また、駆動トランジスタ２４は、ゲート層２４ｇ、ドレイン層２４ｄ、ソース層２４ｓにより形成される。このように、ＴＦＴアレイ上の、トランジスタ２３、２４はゲート層どうし、絶縁層どうし、ソース・ドレインのポリシリコン層どうしは共通に形成することが可能であるため、同一のプロセスで製造される。
【００１０】
なお、本出願において、構造材料とは、トランジスタや保持容量の各極を構成している材料をいう。例えば、画素駆動トランジスタ２３のゲートの構造材料とは、ゲート２３ｇを構成している金属を、ドレインとソースの構造材料とは、ドレイン２３ｄおよびソース２３ｓを構成しているｐ＋半導体である。なお、画素駆動トランジスタ２３のゲートの構造材料は、本実施例のような金属以外にも、タングステンシリコン、ないしはポリシリコン等の材料であってもよい。構造材料は、トランジスタの極性や特性によりＴＦＴアレイごとに異なる。
【００１１】
【特許文献１】特開平２００３−２９５７９０号公報
【特許文献２】特開平２００３−３３７５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＴＦＴアレイ基板１６は広い面積をもつため、基板上の機能部品（トランジスタや保持容量）の電気的特性を全面にわたって均一に製造することは難しい。このため、各画素ごとに駆動トランジスタ２４のドレイン・ソース間を流れる駆動電流がばらつく結果、発光輝度にムラが生じるという問題がある。このムラが小さい場合には実用上問題ないが、所定以上のムラがあるものは製品として適さない。このため製造されたＴＦＴアレイに輝度ムラが有るか否かを試験する装置が必要である。
【００１３】
ところで、一般に、有機ＥＬ材料は高価であるため、ＥＬ材料を封入する前にＴＦＴアレイの良否判断を行うことが望ましい。ところが、ＥＬ素子２６封入前の状態では、駆動トランジスタ２４のドレイン端子は開放状態にあるため、駆動電流を直接測定することができないという問題がある。
【課題を解決するための手段】
【００１４】
上述した課題は、第１の構造材料によって構成されたゲート、ならびに第２の構造材料によって構成されたソースおよびドレインを有する画素選択トランジスタと、
前記第１の構造材料によって構成されたゲート、ならびに前記第２の構造材料によって構成されたソースおよびドレインを有する駆動トランジスタとを備えた画素をマトリクス状に配置したＴＦＴアレイ基板の試験方法であって、
前記画素選択トランジスタの前記ドレインに第１の電圧を印加し、前記ソース電圧を初期化する第１ステップと、
前記画素選択トランジスタの前記ドレインに第２の電圧を印加するとともに、前記画素選択トランジスタのドレイン・ソース間に流れる電流を測定する第２ステップと、
前記電流、及び前記第１の電圧と前記第２の電圧との電位差から、前記画素選択トランジスタのオン抵抗を求める第３ステップとを含む試験方法により、解決することができる。
【００１５】
画素の表示時の輝度とＥＬ素子を流れる電流は高い相関がある。ＥＬ素子を流れる電流は、駆動トランジスタのソース・ドレインに流れる電流であり、駆動トランジスタのオン抵抗と高い相関がある。ここで、画素選択トランジスタのオン抵抗と駆動トランジスタは高い相関がある。なぜならば、両者は、１００μｍ程度以内の近接した領域に形成されていて、製造工程に起因するトランジスタの電気特性がよく似通っているからである。そこで、画素選択トランジスタのオン抵抗を測定することにより、駆動トランジスタのオン抵抗のムラ、すなわち、ＴＦＴアレイ基板の輝度ムラを推定することができる。
【発明の効果】
【００１６】
ＴＦＴアレイの画素選択トランジスタのオン抵抗を測定することができる。そして、当該オン抵抗のムラを抽出することにより、ＥＬ素子封入前に、ＴＦＴアレイの輝度ムラを推定することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面参照下に、本発明の代表的な実施例を示す。
図１は、ＴＦＴアレイ基板１６と試験装置１７の概略構成図である。試験装置１７は、ＴＦＴアレイ１６のデータ線２０に電圧を印加する可変電圧電源１０と、データ線２０と可変電圧電源１０の間に挿入され、データ線２０を流れる電流を測定する電流計１５と、可変電圧電源１０、ゲート制御線２２および電源線２１に接続され、これらを制御して試験を司る制御装置１１と、制御装置１１に接続された処理装置１８を備える。処理装置１８はメモリとプロセッサを備え、測定結果をメモリに蓄えるとともに、測定結果を解析して画素選択トランジスタ２３のオン抵抗の算出、およびオン抵抗のムラの抽出を行う機能を有する。可変電圧電源１０は、複数の固定電圧電源を切り替えて利用してもよい。ＴＦＴアレイ基板１６の構成は、背景技術の説明と同様である。
【００１８】
図５は、ＴＦＴアレイ１６の画素２７と試験装置１７の要素との電気的な接続関係を示した回路図である。画素選択トランジスタ２３は、ゲートがゲート制御線２２に、ドレインがデータ線２０にそれぞれ接続されている。データ線２０は、可変電圧電源１０と電流計１５に接続されている。画素選択トランジスタ２３のソースは、駆動トランジスタ２４のゲートおよび保持容量２５に接続されている。駆動トランジスタ２４のソースおよび保持容量２５は、電源線２１に接続されている。電源線２１は電源１２に接続されている。
【００１９】
ＴＦＴアレイ１６の発光輝度のムラは、駆動トランジスタ２４のドレイン・ソース間電流（ＥＬ素子駆動電流）のムラに起因する。また、駆動トランジスタ２４のドレイン・ソース間電流のムラは、駆動トランジスタ２４のオン抵抗のムラに起因する。画素２７のガラス基板の断面図は図３と同じ構成で、駆動トランジスタ２４と画素選択トランジスタ２３とは近接配設されている。画素選択トランジスタ２３および駆動トランジスタ２４のゲート、ドレイン、ソースの各端子は、それぞれ同一構造材料で構成されており、同一のプロセスで製造される。このため、画素選択トランジスタ２３のオン抵抗のムラと駆動トランジスタ２４のオン抵抗のムラには高い相関関係がある。そこで、画素選択トランジスタ２３のオン抵抗を測定することにより、駆動トランジスタ２４のオン抵抗のムラ、すなわち、ＴＦＴアレイ基板１６の輝度ムラを推定することができる。
【００２０】
次に、図４のフローチャートをもとに、試験プロセスについて説明を行う。まず、第１行第１列の画素の画素選択トランジスタ２３のオン抵抗を測定する。制御装置１１は、電源線２１に７Ｖ（Ｖ０）を印加し（ステップ４０）、可変電圧電源１０の出力電圧を２Ｖ（第１の電圧Ｖ１）に設定する（ステップ４１）。この状態で、ゲート制御線２２に−５Ｖを印加すると、画素選択トランジスタ２３がオンして、保持容量２５が５Ｖ（Ｖｃ＝Ｖ１−Ｖ２）に充電される（ステップ４２）。その後、いったんゲート制御線２２の印加電圧を０Ｖにして画素選択トランジスタ２３をオフする（ステップ４３）。可変電圧電源１０の電圧を５Ｖ（第２の電圧Ｖ２）に設定してから（ステップ４４）、再びゲート制御線２２の印加電圧を−５Ｖにする。すると、画素選択トランジスタ２３のドレイン・ソース間には３Ｖ（Ｖｄｓ＝Ｖ２−Ｖ１）の電位差が生ずるため突入電流が流れる。この突入電流の電流量Ｉを電流計１５で測定し、オン抵抗Ｒ（＝Ｖｄｓ／Ｉ）を求める（ステップ４５）。求めたオン抵抗は処理手段１８内のメモリに格納する。
【００２１】
同様の測定プロセスを第１行の各列の画素に順次実行し、次に第２行、第３行・・・最終行の各列の画素に順次実行して、全ての画素について画素選択トランジスタ２３のオン抵抗を求めて処理手段１８内のメモリに格納する。（ステップ４６）。このとき、オン抵抗の面内分布データをＴＦＴアレイ１６上での実際の副画素の並びに従って２次元の配列として格納される。本実施例の試験装置１７は、この２次元配列に格納されたオン抵抗を、濃淡表示して表示する機能を有する。  
【００２２】
次に、オン抵抗の配列にフィルタ処理を施す（ステップ４８）。本実施例の試験装置では、各画素ごとに、当該画素と当該画素の上下左右にある周辺４画素の合計５画素のオン抵抗の平均値を求める。ただし、このフィルタ処理は、２次元配列の大きな勾配の情報を取り除くことを目的としているため、他の２次元データのローパスフィルタ処理を適用してもよい。
【００２３】
最後に、処理装置１８は、フィルタ処理前の配列の各配列要素とフィルタ処理後の配列の各配列要素との差分をとって、オン抵抗のムラの抽出を行う（ステップ４９）。そして、ムラの大きさが閾値以上の画素を、不良画素と判定する。
【００２４】
このとき、良否判定に用いる閾値は、以下のように決定する。すなわち、予め輝度ムラが存在することがわかっているＴＦＴアレイに対して上述したオン抵抗の測定とムラの抽出を行う。そして、輝度ムラが存在する画素に対応する配列要素の差分値と、輝度ムラがない画素の差分値の平均値の差分を求める。この差分値を良否判定の閾値とする。
【００２５】
なお、本実施例では、全ての画素の画素選択トランジスタ２３のオン抵抗を測定して良否判定をしているが、試験時間を短縮するために数画素おきに測定した測定結果を用いて判定を行ってもよい。予めばらつきの傾向がわかっている場合には、特定部分を集中して測定を行って良否判定してもよい。また、不良画素の判定を行う処理（ステップ４９）においては、各配列要素どうしの差分ではなく、各配列要素の比をとり、比が閾値以上であるか否かを判定することによって良否判断を行ってもよい。さらに、画素の良否判定を行うための閾値は、上述したように経験的に求める必要性は必ずしもなく、全測定画素のオン抵抗の平均値の所定割合（例えば３％）に相当する値を閾値としてもよい。
【００２６】
以上、本発明に係る技術的思想を特定の実施例を参照しつつ詳細にわたり説明したが、本発明の属する分野における当業者には、請求項の趣旨及び範囲から離れることなく様々な変更及び改変を加えることが出来ることは明らかである。
【図面の簡単な説明】
【００２７】
【図１】ＴＦＴアレイおよび試験装置の概略構成図である。
【図２】ＴＦＴアレイの各画素の回路図である。
【図３】ＴＦＴアレイ基板上の各画素の断面図である。
【図４】試験のフローチャートである。
【図５】試験装置と各画素の電気的接続を示す回路図である。
【符号の説明】
【００２８】
１０  可変電圧電源
１１  制御手段
１５  電流計
１６  ＴＦＴアレイ
１８  処理手段
２３  画素選択トランジスタ
２４  駆動トランジスタ
２５  保持容量
２７  画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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