(57)【要約】【課題】位相及び遅延同期ループとこれを備えた半導体メモリ装置を提供する。【解決手段】この回路は、入力クロック信号と出力クロック信号との位相差を検出してアップ信号及びダウン信号を発生する位相差検出器、アップ信号に応答して供給電流を供給して制御信号のレベルを上昇させ、ダウン信号に応答して放電電流を流れるようにして制御信号のレベルを下降させ、ロック状態の後に第１制御電圧に応答して供給電流を補償し、第２制御電圧に応答して放電電流を補償して前記制御信号を出力する電荷ポンプ、ロック状態後にアップ信号とダウン信号とのレベル差に対応する第１制御電圧及び第２制御電圧を発生する補償部、及び、制御信号に応答して出力クロック信号の位相を変更する電圧制御発振器で構成されている。従って、ロック状態後に電荷ポンプの供給電流源と放電電流源との電流量の不一致を補償することによって入力クロック信号と出力クロック信号間の位相差が補償でき、これによりアップ信号とダウン信号間の位相差も補償できる。【選択図】  図６
2006135998.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号と出力クロック信号との位相差を検出してアップ信号及びダウン信号を発生する位相差検出器と、
前記アップ信号に応答して供給電流を供給して制御信号のレベルを上昇させ、前記ダウン信号に応答して放電電流を流れるようにして前記制御信号のレベルを下降させ、ロック状態の後に第１制御電圧に応答して前記供給電流を補償し、第２制御電圧に応答して前記放電電流を補償して前記制御信号を出力する電荷ポンプと、
前記ロック状態の後に前記アップ信号と前記ダウン信号との間のレベル差に対応する前記第１制御電圧及び前記第２制御電圧を発生する補償部と、
前記制御信号に応答して前記出力クロック信号の周波数を変更する電圧制御発振器と、
を備えることを特徴とする位相同期ループ。
【請求項２】
前記位相同期ループは、半導体装置に備えられることを特徴とする請求項１記載の位相同期ループ。
【請求項３】
前記半導体装置は、半導体メモリ装置であることを特徴とする請求項２記載の位相同期ループ。
【請求項４】
前記位相同期ループは、前記制御信号をフィルタリングして、フィルタリングされた制御信号を発生するループフィルタをさらに備え、
前記電圧制御発振器は、前記フィルタリングされた制御信号に応答して前記出力クロック信号の周波数を変更する、
ことを特徴とする請求項１記載の位相同期ループ。
【請求項５】
前記電荷ポンプは、
前記供給定電流を流す供給定電流源と、
前記放電定電流を流す放電定電流源と、
前記供給定電流源に並列接続されて前記第１制御電圧に対応する供給電流を流す可変供給電流源と、
前記放電定電流源に並列接続されて前記第２制御電圧に対応する放電電流を流す可変放電電流源と、
前記アップ信号に応答して前記供給定電流と前記供給電流を前記出力端に供給する第１スイッチング手段と、
前記ダウン信号に応答して前記出力端から前記放電定電流と前記放電電流を流す第２スイッチング手段と、
を備えることを特徴とする請求項１記載の位相同期ループ。
【請求項６】
前記第１スイッチング手段は、ＰＭＯＳトランジスタで構成されたことを特徴とする請求項５記載の位相同期ループ。
【請求項７】
前記第２スイッチング手段は、ＮＭＯＳトランジスタで構成されたことを特徴とする請求項５記載の位相同期ループ。
【請求項８】
前記補償部は、
前記ロック状態の後に前記アップ信号が前記ダウン信号より先に発生されると前記第１制御電圧及び前記第２制御電圧のレベルを増加させ、
前記ダウン信号が前記アップ信号より先に発生されると前記第１制御電圧及び前記第２制御電圧のレベルを減少させる、
ことを特徴とする請求項１記載の位相同期ループ。
【請求項９】
前記補償部は、
イネーブル信号に応答して第１出力信号及び第２出力信号をプリチャージレベルにプリチャージし、前記ロック状態の後に前記アップ信号と前記ダウン信号との電圧差に対応して第１出力信号と第２出力信号間にレベル差を発生する差動電荷ポンプと、
前記第１出力信号に応答して前記第１制御電圧のレベルを変更する第１出力部と、
前記第２出力信号に応答して前記第２制御電圧のレベルを変更する第２出力部と、
を備えることを特徴とする請求項８記載の位相同期ループ。
【請求項１０】
前記補償部は、
前記第１出力信号と前記第２出力信号をそれぞれ積分して、積分された第１及び第２出力信号を発生する第１及び第２積分器をさらに備え、
前記第１出力部が前記積分された第１出力信号に応答して前記第１制御電圧のレベルを変更し、
前記第２出力部が前記積分された第２出力信号に応答して前記第２制御電圧のレベルを変更する、
ことを特徴とする請求項９記載の位相同期ループ。
【請求項１１】
前記差動電荷ポンプは、
イネーブル信号に応答して第１出力信号及び第２出力信号をプリチャージレベルにプリチャージするプリチャージ部と、
前記アップ信号及び前記ダウン信号を入力して前記第１出力信号と前記第２出力信号との間に電圧差を発生する入力部と、
前記第１出力信号と前記第２出力信号との間の電圧差を増幅する増幅部と、
を備えることを特徴とする請求項９記載の位相同期ループ。
【請求項１２】
前記第１出力部は、
電源電圧と前記第１出力信号を発生する第１出力信号発生端子との間に接続されて、前記第１出力信号に応答して第１電流を流す第１負荷トランジスタと、
前記第１電流をミラーして、ミラーされた第１電流を発生する電流ミラーと、
電源電圧と前記第１制御電圧を発生するための制１制御電圧発生端子との間に接続されて、前記ミラーされた電流に対応する前記第１制御電圧を発生する第１トランジスタと、
を備えることを特徴とする請求項９記載の位相同期ループ。
【請求項１３】
前記第２出力部は、
電源電圧と前記第２出力信号を発生する第２出力信号発生端子との間に接続されて、前記第２出力信号に応答して第２電流を流す第２負荷トランジスタと、
前記第２負荷トランジスタと接地電圧との間に接続されて、前記第２電流に対応する前記第２制御電圧を発生する第２トランジスタと、
を備えることを特徴とする請求項９記載の位相同期ループ。
【請求項１４】
入力クロック信号と出力クロック信号との位相差を検出してアップ信号及びダウン信号を発生する位相差検出器と、
前記アップ信号に応答して供給電流を供給して制御信号のレベルを上昇させ、前記ダウン信号に応答して放電電流を流して前記制御信号のレベルを下降させ、ロック状態の後に第１制御電圧に応答して前記供給電流を補償し、第２制御電圧に応答して前記放電電流を補償して前記制御信号を出力する電荷ポンプと、
前記ロック状態の後に前記アップ信号と前記ダウン信号とのレベル差に対応する前記第１制御電圧及び前記第２制御電圧を発生する補償部と、
前記制御信号に応答して前記入力クロック信号を遅延して複数のクロック信号及び前記出力クロック信号を発生する遅延器と、
を備えることを特徴とする遅延同期ループ。
【請求項１５】
前記遅延同期ループは、半導体装置に備えられることを特徴とする請求項１４記載の遅延同期ループ。
【請求項１６】
前記半導体装置は、半導体メモリ装置であることを特徴とする請求項１５記載の遅延同期ループ。
【請求項１７】
前記遅延同期ループは、前記制御信号をフィルタリングしてフィルタリングされた制御信号を発生するループフィルタをさらに備え、
前記電圧制御発振器は、前記フィルタリングされた制御信号に応答して前記出力クロック信号の周波数を変更することを特徴とする請求項１４記載の遅延同期ループ。
【請求項１８】
前記電荷ポンプは、
前記供給定電流を流す供給定電流源と、
前記放電定電流を流す放電定電流源と、
前記供給定電流源に並列に接続されて前記第１制御電圧に対応する供給電流を流す可変供給電流源と、
前記放電定電流源に並列に接続されて前記第２制御電圧に対応する放電電流を流す可変放電電流源と、
前記アップ信号に応答して前記供給定電流と前記供給電流を前記出力端に供給する第１スイッチング手段と、
前記ダウン信号に応答して前記出力端から前記放電定電流と前記放電電流を流す第２スイッチング手段と、
を備えることを特徴とする請求項１６記載の遅延同期ループ。
【請求項１９】
前記第１スイッチング手段は、ＰＭＯＳトランジスタで構成されたことを特徴とする請求項１７記載の遅延同期ループ。
【請求項２０】
前記第２スイッチング手段は、ＮＭＯＳトランジスタで構成されたことを特徴とする請求項１８記載の遅延同期ループ。
【請求項２１】
前記補償部は、
前記ロック状態の後に前記アップ信号が前記ダウン信号より先に発生されると前記第１制御電圧及び前記第２制御電圧のレベルを増加させ、
前記ダウン信号が前記アップ信号より先に発生されると前記第１制御電圧及び前記第２制御電圧のレベルを減少させる、
ことを特徴とする請求項１６記載の遅延同期ループ。
【請求項２２】
前記補償部は、
イネーブル信号に応答して第１出力信号及び第２出力信号をプリチャージレベルにプリチャージし、前記ロック状態の後に前記アップ信号と前記ダウン信号との電圧差に対応して第１出力信号と第２出力信号との間にレベル差を発生する差動電荷ポンプと、
前記第１出力信号に応答して前記第１制御電圧のレベルを変更する第１出力部と、
前記第２出力信号に応答して前記第２制御電圧のレベルを変更する第２出力部と、
を備えることを特徴とする請求項２１記載の遅延同期ループ。
【請求項２３】
前記補償部は、
前記第１出力信号と前記第２出力信号をそれぞれ積分して積分された第１及び第２出力信号を発生する第１及び第２積分器をさらに備え、
前記第１出力部が前記積分された第１出力信号に応答して前記第１制御電圧のレベルを変更し、
前記第２出力部が前記積分された第２出力信号に応答して前記第２制御電圧のレベルを変更することを特徴とする請求項２２記載の遅延同期ループ。
【請求項２４】
前記差動電荷ポンプは、
イネーブル信号に応答して第１出力信号及び第２出力信号をプリチャージレベルにプリチャージするプリチャージ部と、
前記アップ信号及び前記ダウン信号を入力して前記第１出力信号と前記第２出力信号との間に電圧差を発生する入力部と、
前記第１出力信号と前記第２出力信号との間の電圧差を増幅する増幅部と、
を備えることを特徴とする請求項２３記載の遅延同期ループ。
【請求項２５】
前記第１出力部は、
電源電圧と前記第１出力信号を発生する第１出力信号発生端子との間に接続されて、前記第１出力信号に応答して第１電流を流す第１負荷トランジスタと、
前記第１電流をミラーしてミラーされた第１電流を発生する電流ミラーと、
電源電圧と前記第１制御電圧を発生するための制１制御電圧発生端子との間に接続されて、前記ミラーされた電流に対応する前記第１制御電圧を発生する第１トランジスタと、
を備えることを特徴とする請求項２２記載の遅延同期ループ。
【請求項２６】
前記第２出力部は、
電源電圧と前記第２出力信号を発生する第２出力信号発生端子との間に接続されて、前記第２出力信号に応答して第２電流を流す第２負荷トランジスタと、
前記第２負荷トランジスタと接地電圧との間に接続されて、前記第２電流に対応する前記第２制御電圧を発生する第２トランジスタと、
を備えることを特徴とする請求項２２記載の遅延同期ループ。
【請求項２７】
アップ信号に応答してノードに電流を供給する供給電流源と、
ダウン信号に応答して前記ノードから電流を放電する放電電流源と、
前記アップ信号及び前記ダウン信号の少なくとも一つに応答して前記供給電流源及び前記放電電流源の少なくとも一つを調節する補償部と、
を備えることを特徴とする電荷ポンプ。
【請求項２８】
前記電荷ポンプは、
前記供給電流源は供給定電流源と可変供給電流源を備え、
前記放電電流源は放電定電流源と可変放電電流源を備えることを特徴とする請求項２７記載の電荷ポンプ。
【請求項２９】
前記補償部は、前記アップ信号と前記ダウン信号とが実質的に同一になるようにするために前記供給電流源と前記放電電流源を調節することを特徴とする請求項２７記載の電荷ポンプ。
【請求項３０】
前記電荷ポンプは、位相同期ループに備えられることを特徴とする請求項２７記載の電荷ポンプ。
【請求項３１】
前記電荷ポンプは、遅延同期ループに備えられることを特徴とする請求項２７記載の電荷ポンプ。
【請求項３２】
入力クロック信号と出力クロック信号との位相差を検出してアップ信号及びダウン信号を発生する位相差検出器と、
前記アップ信号に応答して供給電流を供給して制御信号のレベルを上昇させ、前記ダウン信号に応答して放電電流を流して前記制御信号のレベルを下降させ、ロック状態の後に第１制御電圧に応答して前記供給電流を補償し、第２制御電圧に応答して前記放電電流を補償して前記制御信号を出力する電荷ポンプと、
前記ロック状態の後に前記アップ信号と前記ダウン信号とのレベル差に対応する前記第１制御電圧及び前記第２制御電圧を発生する補償部と、
前記制御信号に応答して前記内部クロック信号の周波数を変更する制御部と、
を備えることを特徴とする制御ループ。
【請求項３３】
前記制御部は、前記制御信号に応答して前記入力クロック信号を遅延して複数のクロック信号及び前記出力クロック信号を発生する遅延部をさらに備えることを特徴とする請求項３２記載の制御ループ。
【請求項３４】
前記制御部は、前記制御信号に応答して前記出力クロック信号の周波数を変更する電圧制御発振器をさらに備えることを特徴とする請求項３２記載の制御ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相及び遅延同期ループに関し、特に電荷ポンプを備えた位相及び遅延同期ループとこれを備えた半導体メモリ装置に関するものである。
【背景技術】
【０００２】
従来の電荷ポンプを備えた位相及び遅延同期ループは、単一出力電荷ポンプがアップ信号に応答して供給定電流源から電流を出力端に供給し、ダウン信号に応答して出力端から放電定電流源に電流を放電する。ところが、単一出力電荷ポンプは、供給定電流源と放電定電流源の電流量を等しく設計したとしても、実際に動作を実行すると供給定電流量と放電定電流量との電流間に不一致が発生する。
【０００３】
一般的に、位相及び遅延同期ループが動作を行って入力クロック信号と出力クロック信号との間の位相が完全に一致するとロック状態になる。以後、アップ信号とダウン信号の位相は完全に一致しなければならない。ところが、電荷ポンプの供給電流量と放電電流量が互いに異なってアップ信号とダウン信号が完全に一致した場合、ロック状態になるのではなく、アップ信号とダウン信号との間に位相差が有する状態でロック状態になる。
【０００４】
図１は、従来の位相同期ループの一例を示すブロック図であり、従来の位相同期ループは、位相差検出器１０、電荷ポンプ１２、ループフィルタ１４、及び電圧制御発振器１６で構成されている。
【０００５】
図１に示されたブロックのそれぞれの機能を以下に説明する。位相差検出器１０は、入力クロック信号ＥＣＫと出力クロック信号ＩＣＫとの位相差を検出して、入力クロック信号ＥＣＫの位相が出力クロック信号ＩＣＫの位相より進んでいれば、アップ信号ＵＰを発生し、入力クロック信号ＥＣＫの位相が出力クロック信号ＩＣＫの位相より遅れていればダウン信号ＤＮを発生する。電荷ポンプ１２は、アップ信号ＵＰに応答してポンピングして制御信号Ｖｃの電圧レベルを上昇させ、ダウン信号ＤＮに応答してポンピングして制御信号Ｖｃの電圧レベルを減少させる。ループフィルタ１４は、制御信号Ｖｃをフィルタリングして、フィルタリングされた制御信号ＲＶｃを発生する。電圧制御発振器１６は、フィルタリングされた制御信号ＲＶｃに応答して出力クロック信号ＩＣＫの周波数を調節する。
【０００６】
図２は、図１に示された位相差検出器１０の一例の構成を示す図であり、位相差検出器１０は、ＤフリップフロップＤＦ１、ＤＦ２、及びＮＡＮＤゲートＮＡで構成されている。
【０００７】
図２に示された構成のそれぞれの機能を以下に説明する。ＤフリップフロップＤＦ１は、入力クロック信号ＥＣＫの上昇エッジで「ハイ」レベルのアップ信号ＵＰを発生し、ＮＡＮＤゲートＮＡの出力信号が「ロー」レベルになるとリセットされて「ロー」レベルのアップ信号ＵＰを発生する。ＤフリップフロップＤＦ２は、出力クロック信号ＩＣＫの上昇エッジで「ハイ」レベルのダウン信号ＤＮを発生し、ＮＡＮＤゲートＮＡの出力信号が「ロー」レベルになるとリセットされて「ロー」レベルのダウン信号ＤＮを発生する。ＮＡＮＤゲートＮＡは、アップ信号ＵＰとダウン信号ＤＮがすべて「ハイ」レベルになると「ロー」レベルのアップ信号ＵＰとダウン信号ＤＮを発生する。
【０００８】
図３Ａないし図３Ｃは、図２に示された位相差検出器の動作を説明するための動作タイミング図である。入力クロック信号ＥＣＫの位相が出力クロック信号ＩＣＫの位相より進んでいれば、図３Ａに示されたようにＤフリップフロップＤＦ１がアップ信号ＵＰを「ハイ」レベルに遷移する。以後、出力クロック信号ＩＣＫに応答してＤフリップフロップＤＦ２がダウン信号ＤＮを「ハイ」レベルに遷移する。そうしたら、ＮＡＮＤゲートＮＡが「ロー」レベルの信号を発生し、これによってＤフリップフロップＤＦ１、ＤＦ２がリセットされてアップ信号ＵＰ及びダウン信号ＤＮを「ロー」レベルに遷移する。一方、入力クロック信号ＥＣＫの位相が出力クロック信号ＩＣＫの位相より遅れていれば、図３Ｂに示されたようにダウン信号ＤＮを発生する。
【０００９】
そして、入力クロック信号ＥＣＫの位相が出力クロック信号ＩＣＫの位相と等しければ図３Ｃに示されたようにＤフリップフロップＤＦ１がアップ信号ＵＰを「ハイ」レベルに遷移し、ＤフリップフロップＤＦ２がダウン信号ＤＮを「ハイ」レベルに遷移する。そうすると、ＮＡＮＤゲートＮＡが「ロー」レベルの信号を発生し、これによってＤフリップフロップＤＦ１、ＤＦ２がリセットされてアップ信号ＵＰ及びダウン信号ＤＮを「ロー」レベルに遷移する。
【００１０】
図４は、図１に示された電荷ポンプ１２の一例の構成を示す図であり、電荷ポンプ１２は、供給及び放電定電流源Ｉ１、Ｉ２、ＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタＮ１で構成されている。
【００１１】
図４に示された電荷ポンプの動作を以下に説明する。「ロー」レベルの反転アップ信号ＵＰＢが印加されると、ＰＭＯＳトランジスタＰ１がオンとなって供給定電流源Ｉ１の電流がＰＭＯＳトランジスタＰ１を介して出力端に供給されて制御信号Ｖｃの電圧レベルを上昇させる。
【００１２】
一方、「ハイ」レベルのダウン信号ＤＮが印加されると、ＮＭＯＳトランジスタＮ１がオンとなって出力端からの電流がＮＭＯＳトランジスタＮ１を介して放電されて放電定電流源Ｉ２に流れるようになって制御信号Ｖｃの電圧レベルを下降させる。
【００１３】
そして、ロック状態で「ロー」レベルの反転アップ信号ＵＰ及び「ハイ」レベルのダウン信号ＤＮが印加されると、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がすべてオンとなって供給定電流源Ｉ１から出力端に供給される電流の量と出力端から放電定電流源Ｉ２に放電する電流の量が等しくなって制御信号Ｖｃの電圧レベルがそのまま維持される。
【００１４】
ところが、実際に図４に示された電荷ポンプが動作する際に、供給定電流源Ｉ１と放電定電流源Ｉ２の電流が同一ではなくなり、これによって図３Ｃに示されたようにアップ信号ＵＰとダウン信号ＤＮのパルス幅が等しくなった場合にロック状態にならなければならないのに、アップ信号ＵＰとダウン信号ＤＮのパルス幅が同一でないにもかかわらずロック状態となる。
【００１５】
図５は、図４に示された電荷ポンプの供給定電流源と放電定電流源の電流量の不一致によってロック状態の後に位相差検出器の動作を説明するための動作タイミング図である。図５において、ロック状態の後に位相差検出器１０に対して位相差αを有する入力クロック信号ＥＣＫと出力クロック信号ＩＣＫが印加され、これによってアップ信号ＵＰのパルス幅はＤ、ダウン信号ＤＮのパルス幅はｄとなり、パルス幅が同一ではなくなる。
【００１６】
したがって、従来の位相同期ループは、電荷ポンプの供給電流源Ｉ１と放電電流源Ｉ２の電流量の不一致によって入力クロック信号ＥＣＫと出力クロック信号ＩＣＫ間に位相差が引き続き存在するようになり、これによって、アップ信号ＵＰとダウン信号ＤＮとの間に位相差が継続的に存在するようになる。
【００１７】
上述したような問題は、位相同期ループだけではなく電荷ポンプを備えた遅延同期ループの場合にも発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、ロック状態の後に電荷ポンプの供給電流源と放電電流源との電流量の不一致を補償することによって入力クロック信号と出力クロック信号間の位相差を除去できる位相及び遅延同期ループを提供することにある。
【００１９】
本発明の他の目的は、前記目的を果たすための位相または遅延同期ループを備えた半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２０】
前記目的を果たすための本発明による位相同期ループは、入力クロック信号と出力クロック信号の位相差を検出してアップ信号及びダウン信号を発生する位相差検出器、前記アップ信号に応答して供給電流を供給して制御信号のレベルを上昇させ、前記ダウン信号に応答して放電電流を流れるようにして前記制御信号のレベルを下降させ、ロック状態の後に第１制御電圧に応答して前記供給電流を補償し、第２制御電圧に応答して前記放電電流を補償して前記制御信号を出力する電荷ポンプ、前記ロック状態の後に前記アップ信号及び前記ダウン信号のレベル差に対応する前記第１制御電圧及び前記第２制御電圧を発生する補償部、及び前記制御信号に応答して前記出力クロック信号の周波数を変更する電圧制御発振器を備えることを特徴とする。
【００２１】
前記目的を果たすための本発明による遅延同期ループは、位相差検出器、電荷ポンプ、補償部、及び前記制御信号に応答して前記入力クロック信号を遅延して複数の出力クロック信号及び前記出力クロック信号を発生する遅延器を備えることを特徴とする。前記遅延同期ループの位相差検出器、電荷ポンプ、及び補償部は、前記位相同期ループの位相差検出器、電荷ポンプ、及び補償部と同一機能を有する。
【００２２】
前記他の目的を果たすための本発明による位相同期ループを備えた半導体メモリ装置は、外部クロック信号を入力して内部クロック信号を発生する位相同期ループを備えた半導体メモリ装置において、前記位相同期ループが前記外部クロック信号と内部クロック信号との位相差を検出してアップ信号及びダウン信号を発生する位相差検出器、前記アップ信号に応答して供給電流を供給して制御信号のレベルを上昇させ、前記ダウン信号に応答して放電電流を流れるようにして前記制御信号のレベルを下降させ、ロック状態の後に第１制御電圧に応答して前記供給電流を補償し、第２制御電圧に応答して前記放電電流を補償して前記制御信号を出力する電荷ポンプ、前記ロック状態の後に前記アップ信号及び前記ダウン信号のレベル差に対応する前記第１制御電圧及び前記第２制御電圧を発生する補償部、及び前記制御信号に応答して前記内部クロック信号の周波数を変更する電圧制御発振器を備えることを特徴とする。
【００２３】
前記他の目的を果たすための遅延同期ループを備えた半導体メモリ装置は、位相差検出器、電荷ポンプ、補償部、及び前記制御信号に応答して前記入力クロック信号を遅延して複数の出力クロック信号及び前記出力クロック信号を発生する遅延器を備えることを特徴とする。前記遅延同期ループの位相差検出器、電荷ポンプ、及び補償部は、前記位相同期ループの位相差検出器、電荷ポンプ、及び補償部と同一機能を有する。
【００２４】
前記位相及び遅延同期ループは、前記制御信号をフィルタリングしてフィルタリングされた制御信号を発生するループフィルタをさらに備えて、前記電圧制御発振器は前記フィルタリングされた制御信号に応答して前記出力クロック信号の周波数を変更することを特徴とする。
【００２５】
前記電荷ポンプは、前記供給定電流を流す供給定電流源、前記放電定電流を流す放電定電流源、前記供給定電流源に並列で接続されて前記第１制御電圧に対応する供給電流を流す可変供給電流源、前記放電定電流源に並列で接続されて前記第２制御電圧に対応する放電電流を流す可変放電電流源、前記アップ信号に応答して前記供給定電流と前記供給電流を前記出力端に供給する第１スイッチング手段、及び前記ダウン信号に応答して前記出力端から前記放電定電流と前記放電電流を流す第２スイッチング手段を備えることを特徴とし、前記第１スイッチング手段はＰＭＯＳトランジスタで構成されて、前記第２スイッチング手段はＮＭＯＳトランジスタで構成されたことを特徴とする。
【００２６】
前記補償部は、前記ロック状態の後に前記アップ信号が前記ダウン信号より先に発生されると前記第１制御電圧及び前記第２制御電圧のレベルを増加させ、前記ダウン信号が前記アップ信号より先に発生されると前記第１制御電圧及び前記第２制御電圧のレベルを減少させることを特徴とし、前記補償部はイネーブル信号に応答して第１出力信号及び第２出力信号をプリチャージレベルにプリチャージし、前記ロック状態の後に前記アップ信号及び前記ダウン信号の電圧差に対応して第１出力信号と第２出力信号との間にレベル差を発生する差動電荷ポンプ、前記第１出力信号に応答して前記第１制御電圧のレベルを変更する第１出力部、及び前記第２出力信号に応答して前記第２制御電圧のレベルを変更する第２出力部を備えることを特徴とし、前記第１出力信号と前記第２出力信号をそれぞれ積分して、積分された第１及び第２出力信号を発生する第１及び第２積分器をさらに備えて、前記第１出力部が前記積分された第１出力信号に応答して前記第１制御電圧のレベルを変更し、前記第２出力部が前記積分された第２出力信号に応答して前記第２制御電圧のレベルを変更することを特徴とする。
【００２７】
前記差動電荷ポンプは、イネーブル信号に応答して第１出力信号及び第２出力信号をプリチャージレベルでプリチャージするプリチャージ部、前記アップ信号及び前記ダウン信号を入力して前記第１出力信号と前記第２出力信号との間に電圧差を発生させる入力部、及び前記第１出力信号と前記第２出力信号との間の電圧差を増幅する増幅部を備えることを特徴とし、前記第１出力部は電源電圧と前記第１出力信号を発生する第１出力信号発生端子間に接続されて、前記第１出力信号に応答して第１電流を流す第１負荷トランジスタ、及び前記第１電流をミラーして、ミラーされた第１電流を発生する電流ミラー、及び電源電圧と前記第１制御電圧を発生するための制１制御電圧発生端子との間に接続されて、前記ミラーされた電流に対応する前記第１制御電圧を発生する第１トランジスタを備えることを特徴とし、前記第２出力部は電源電圧と前記第２出力信号を発生する第２出力信号発生端子との間に接続されて、前記第２出力信号に応答して第２電流を流す第２負荷トランジスタ、及び前記第２負荷トランジスタと接地電圧との間に接続されて、前記第２電流に対応する前記第２制御電圧を発生する第２トランジスタを備えることを特徴とする。
【発明の効果】
【００２８】
本発明による位相及び遅延同期ループは、ロック状態の後に電荷ポンプの供給電流源と放電電流源との電流量の不一致を補償することによって入力クロック信号と出力クロック信号間の位相差が補償できる。
【００２９】
また、入力クロック信号と出力クロック信号間の位相差が補償されることによってアップ信号とダウン信号間の位相差が補償できる。
【００３０】
本発明の位相及び遅延同期ループを備えた半導体メモリ装置は、外部から印加されるクロック信号と内部クロック信号との位相差が改善できる。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照して本発明の好適な実施形態の位相及び遅延同期ループ、及びこれを備えた半導体メモリ装置を説明する。
【００３２】
図６は、本発明の位相同期ループの好適な実施形態の構成を示すブロック図であり、この位相同期ループは、位相差検出器１０、電荷ポンプ１２’、ループフィルタ１４、電圧制御発振器１６、及び補償部２０を備えている。
【００３３】
図６に示されたブロックのそれぞれの機能を以下に説明する。図６に示されたブロックのうち、図１に示されたブロックと同一番号のブロックの機能は、図１に示されたブロックと同一機能を有するので、図１の機能説明を参照すれば良い。
【００３４】
補償部２０は、ロック状態でイネーブルされて、アップ信号ＵＰとダウン信号ＤＮとの間の位相差に応じて第１及び第２制御電圧Ｖｐ、Ｖｎのレベルを変更する。電荷ポンプ１２’は、ロック状態になる前では、アップ信号ＵＰに応答してポンピングして制御信号Ｖｃの電圧レベルを上昇させ、ダウン信号ＤＮに応答してポンピングして制御信号Ｖｃの電圧レベルを下降させ、一方、ロック状態になると、アップ信号ＵＰ及び第１制御電圧Ｖｐとダウン信号ＤＮ及び第２制御電圧Ｖｎとに応答してポンピングして制御信号Ｖｃの電圧レベルを維持する。
【００３５】
図６に示された位相同期ループは、ロック状態になり、アップ信号ＵＰがダウン信号ＤＮより先に発生すると第１制御電圧Ｖｐ及び第２制御電圧Ｖｎのレベルを低くし、一方、アップ信号ＵＰがダウン信号ＤＮより遅く発生すると第１制御電圧Ｖｐ及び第２制御電圧Ｖｎのレベルを高くする。電荷ポンプ１２’は、第１制御電圧Ｖｐ及び第２制御電圧Ｖｎのレベルが低くなれば供給定電流量が放電定電流量に比べて小さいので供給電流を放電電流より増加させ、一方、第１制御電圧Ｖｐ及び第２制御電圧Ｖｎのレベルが高くなれば供給定電流量が放電定電流量に比べて大きいので放電電流を供給電流より増加させ、これによって供給電流と放電電流との量を同一にする。
【００３６】
図７は、図６に示された補償部２０の実施形態の構成を示す回路図であり、補償部２０は、増幅部３０、プリチャージ部３２、入力部３４、第１及び第２積分器３６、３８、及びバイアス電流源Ｉ３を備える差動電荷ポンプＤＣＰと、ＰＭＯＳトランジスタＰ６、Ｐ８及び電流ミラー４０で構成された第１制御電圧出力部ＯＴ１と、ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ７で構成された第２制御電圧出力部ＯＴ２とを備えている。
【００３７】
図７において、増幅部３０は、ＰＭＯＳトランジスタＰ２〜Ｐ５で構成されて、プリチャージ部３２は、ＣＭＯＳ伝送ゲートＴ１及びＮＭＯＳトランジスタＮ２、Ｎ５で構成され、入力部３４は、ＮＭＯＳトランジスタＮ３、Ｎ４で構成されている。第１積分器３６は、ＰＭＯＳキャパシタＰＣ１とＮＭＯＳキャパシタＮＣ１で構成され、第２積分器３８は、ＰＭＯＳキャパシタＰＣ２とＮＭＯＳキャパシタＮＣ２で構成されている。電流ミラー４０は、ＮＭＯＳトランジスタＮ６、Ｎ８で構成されている。
【００３８】
図７において、イネーブル信号ＥＮは、位相同期ループが動作を行ってロック状態になった後に非活性化される信号である。
【００３９】
図７に示された補償部の各ブロックの機能を以下に説明する。差動電荷ポンプＤＣＰは、イネーブル信号ＥＮに応答して第１及び第２ノードａ、ｂをプリチャージ電圧レベルにプリチャージし、ロック状態の後にアップ信号ＵＰ及びダウン信号ＤＮの電圧差に応答して第１ノードａと第２ノードｂのとの間に電圧レベル差を発生させる。
【００４０】
プリチャージ部３２は、「ハイ」レベルのイネーブル信号ＥＮに応答して第１及び第２ノードａ、ｂを同一プリチャージ電圧レベルにプリチャージする。入力部３４は、ロック状態の後にアップ信号ＵＰ及びダウン信号ＤＮに応答して第１ノードａと第２ノードｂとの間に電圧差を発生させる。増幅部３０は、第１ノードａと第２ノードｂのとの間の電圧差を増幅する。第１積分器３６は第１ノードａの電圧を積分し、第２積分器３８は第２ノードｂの電圧を積分する。
【００４１】
第１制御電圧出力部ＯＴ１は、第１ノードａの電圧に応答して第１制御電圧Ｖｐのレベルを変更する。
【００４２】
第２制御電圧出力部ＯＴ２は、第２ノードｂの電圧に応答して第２制御電圧Ｖｎのレベルを変更する。
【００４３】
図７に示された補償部の動作を以下に説明する。「ハイ」レベルのイネーブル信号ＥＮが印加されると、ＣＭＯＳ伝送ゲートＴ１及びＮＭＯＳトランジスタＮ２、Ｎ５がオンとなって、第１及び第２ノードａ、ｂを同一プリチャージ電圧レベルにプリチャージする。
【００４４】
ロック状態の後に、「ロー」レベルのイネーブル信号ＥＮが印加されると差動電荷ポンプＤＣＰの動作がイネーブルされてＣＭＯＳ伝送ゲートＴ１及びＮＭＯＳトランジスタＮ２、Ｎ５がオフされ、これによってアップ信号ＵＰ及びダウン信号ＤＮに応答して第１及び第２ノードａ、ｂのレベルが変化することになる。
【００４５】
「ハイ」レベルのアップ信号ＵＰと「ロー」レベルのダウン信号ＤＮが発生すると、ノードａのレベルは低くなり、第２ノードｂのレベルは高くなる。第１ノードａのレベルが低くなると、ＰＭＯＳトランジスタＰ６のチャンネル幅がさらに開かれて、ＮＭＯＳトランジスタＮ６を介して流れる電流ｉ１が増加され、ＮＭＯＳトランジスタＮ８は、電流ｉ１をミラーした電流ｉ２を流すので、電流ｉ１の増加によって電流ｉ２も増加することになる。ＰＭＯＳトランジスタＰ８は、ミラーされた電流ｉ２に対応する電圧を第２制御電圧Ｖｐとして発生する。すなわち、ミラーされた電流ｉ２のレベルが増加することによって第２制御電圧Ｖｐのレベルが増加するようになる。そして、第２ノードｂのレベルが高くなるとＰＭＯＳトランジスタＰ７のチャンネル幅が不十分に開かれ、したがって、電流ｉ３が減少してＮＭＯＳトランジスタＮ７のチャンネル幅が不十分に開かれ、第１制御電圧Ｖｎのレベルが増加することになる。
【００４６】
一方、「ハイ」レベルのダウン信号ＤＮと「ロー」レベルのアップ信号ＵＰが発生すると、第２ノードｂのレベルは低くなり、第１ノードａのレベルは高くなる。第１ノードａのレベルが高くなると、ＰＭＯＳトランジスタＰ６のチャンネル幅が不十分に開かれ、ＮＭＯＳトランジスタＮ６を介して流れる電流ｉ１が減少し、ＮＭＯＳトランジスタＮ８は電流ｉ１をミラーした電流ｉ２を流すので、電流ｉ１の減少によって電流ｉ２も減少する。ＰＭＯＳトランジスタＰ８は、ミラーされた電流ｉ２に対応する電圧を第２制御電圧Ｖｐとして発生する。すなわち、ミラーされた電流ｉ２のレベルが減少するで第２制御電圧Ｖｐのレベルが減少する。そして、第２ノードｂのレベルが低くなるとＰＭＯＳトランジスタＰ７のチャンネル幅がさらに開かれて、これにより、電流ｉ３が増加し、ＮＭＯＳトランジスタＮ７のチャンネル幅がさらに開かれることで、第１制御電圧Ｖｎのレベルが減少するようになる。
【００４７】
すなわち、図７に示された本発明の好適な実施形態の補償部は、イネーブル信号ＥＮが活性化状態になると、ノードａ、ｂの電圧をプリチャージ電圧レベルにプリチャージし、イネーブル信号ＥＮが非活性化されると、アップ信号ＵＰとダウン信号ＤＮとの電圧差に応じた電圧を第１及び第２ノードａ、ｂに発生する。例えば、アップ信号ＵＰがダウン信号ＤＮよりレベルが高ければ第１及び第２制御電圧Ｖｐ、Ｖｎのレベルは増加し、一方、ダウン信号ＤＮがアップ信号ＵＰよりレベルが高ければ第１及び第２制御電圧Ｖｐ、Ｖｎのレベルは減少する。
【００４８】
図８は、図６に示された電荷ポンプの実施形態の構成を示す図であり、この電荷ポンプは、供給定電流源Ｉ１、可変供給電流源Ｉ４、放電定電流源Ｉ２、可変放電電流源Ｉ５、ＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタＮ１で構成されている。すなわち、図８に示された電荷ポンプは、図４に示された電荷ポンプの構成に対して供給電流源Ｉ４及び放電電流源Ｉ５を追加して構成されている。
【００４９】
図８に示された電荷ポンプの機能を以下に説明する。図８に示された構成要素のうち、図４に示された構成要素と同一構成要素の機能は、図４の機能説明を参照にすれば良いので、ここでは、追加された構成要素の機能についてのみ説明する。
【００５０】
可変供給電流源Ｉ４は、第１制御電圧Ｖｐに応答して電流を変更する。例えば、第１制御電圧Ｖｐのレベルが低くなると供給電流が増加し、高くなると供給電流は減少する。放電電流源Ｉ５は、第２制御電圧Ｖｎに応答して電流を流す。例えば、第２制御電圧Ｖｎのレベルが高くなると放電電流は増加し、低くなると放電電流は減少する。
【００５１】
すなわち、第１及び第２制御電圧Ｖｐ、Ｖｎのレベルが高くなると、可変供給電流源Ｉ４によって供給される供給電流が減少し、可変放電電流源Ｉ５によって放電する放電電流が増加することになる。一方、第１及び第２制御電圧Ｖｐ、Ｖｎのレベルが低くなると、可変供給電流源Ｉ４によって供給される供給電流が増加し、可変放電電流源Ｉ５によって放電する放電電流が減少することになる。
【００５２】
このようにして供給定電流源Ｉ１と放電定電流源Ｉ２による電流の不一致を補償することによって、供給定電流源Ｉ１及び可変供給電流源Ｉ４によって供給される供給電流と放電定電流源Ｉ２及び可変放電電流源Ｉ５によって放電される放電電流との量は等しくなる。
【００５３】
図８に示された電荷ポンプは、供給定電流源Ｉ１の電流が放電定電流源Ｉ２の電流より小さい場合は、可変供給電流源Ｉ４の電流を可変放電電流源Ｉ５の電流より大きくさせて供給電流と放電電流の不一致を補償し、放電定電流源Ｉ２の電流が供給定電流源Ｉ１の電流より小さい場合は可変放電電流源Ｉ５の電流を可変供給電流源Ｉ４の電流より大きくさせて供給電流と放電電流との不一致を補償する。これにより、入力クロック信号ＥＣＫと出力クロック信号ＩＣＫとの間の位相差が小さくなって、アップ信号ＵＰとダウン信号ＤＮとの位相差が減少するようになる。
【００５４】
図９は、図８に示された電荷ポンプの他の実施形態の回路図であり、この電荷ポンプは、図８の可変供給電流源Ｉ４をＰＭＯＳトランジスタＰ９に、可変放電電流源Ｉ５をＮＭＯＳトランジスタＮ９に入れ替えて構成している。
【００５５】
図９に示された回路の動作を以下に説明する。第１及び第２制御電圧Ｖｐ、Ｖｃのレベルが高くなると、ＰＭＯＳトランジスタＰ９は可変供給電流を減少し、ＮＭＯＳトランジスタＮ９は可変放電電流を増加する。一方、第１及び第２制御電圧Ｖｐ、Ｖｃのレベルが低くなると、ＰＭ０ＳトランジスタＰ９は可変供給電流を増加し、ＮＭＯＳトランジスタＮ９は可変放電電流を減少する。結果的に、図８の電荷ポンプと同様な動作を行う。
【００５６】
上述の位相同期ループは、半導体メモリ装置に適用されて、外部から印加されるクロック信号を入力してそのクロック信号に同期した内部クロック信号を発生する。
【００５７】
また、上述の実施形態では、位相同期ループを用いて説明したが、遅延同期ループが単一出力電荷ポンプを備える場合も本発明の方法を適用することが可能である。
【００５８】
図１０は、図８に示された電荷ポンプの更に他の実施形態の回路図であり、図８の可変供給電流源Ｉ４をｎ個のＰＭＯＳトランジスタＰ９−１〜Ｐ９−ｎに、可変放電電流源Ｉ５をｎ個のＮＭＯＳトランジスタＮ９−１〜Ｎ９−ｎに入れ替え、アナログデジタル変換器４６、４８を通過的に備えて構成されている。
【００５９】
図１０に示された回路の動作を以下に説明する。アナログデジタル変換器４６は、第１制御電圧Ｖｐを入力してｎビットの第１デジタル信号Ｖｐ１〜Ｖｐｎを発生し、アナログデジタル変換器４８は、第２制御電圧Ｖｎを入力してｎビットの第２デジタル信号Ｖｎ１〜Ｖｎｎを発生する。
【００６０】
ｎビットの第１デジタル信号Ｖｐ１〜Ｖｐｎ及びｎビットの第２デジタル信号Ｖｎ１〜Ｖｎｎにおいて「ハイ」レベルのビット数が増加すると、ＰＭＯＳトランジスタＰ９−１〜Ｐ９−ｎで構成された可変供給電流源Ｉ４によって供給される可変供給電流は減少し、ＮＭＯＳトランジスタＮ９−１〜Ｎ９−ｎで構成された可変放電電流源Ｉ５によって供給される可変放電電流は増加する。一方、ｎビットの第１デジタル信号Ｖｐ１〜Ｖｐｎ及びｎビットの第２デジタル信号Ｖｎ１〜Ｖｎｎにおいて「ハイ」レベルのビット数が減少すると、ＰＭＯＳトランジスタＰ９−１〜Ｐ９−ｎで構成された可変供給電流源Ｉ４によって供給される可変供給電流は増加し、ＮＭＯＳトランジスタＮ９−１〜Ｎ９−ｎで構成された可変放電電流源Ｉ５によって供給される可変放電電流は減少する。結果的に、図８の電荷ポンプと同一動作を行う。
【００６１】
図１１は、本発明の遅延同期ループの実施形態の構成を示すブロック図であり、この遅延同期ループは、位相差検出器５０、電荷ポンプ５２、補償部５４、ループフィルタ５６及び遅延器５８を備えて構成されている。遅延器５８は、遅延セル５８−１〜５８−４で構成されている。
【００６２】
図１１に示されたブロックのうち、位相差検出器５０、電荷ポンプ５２、補償部５４、及びループフィルタ５６の機能は図６の位相差検出器１０、電荷ポンプ１２’、補償部２０、及びループフィルタ１４と同一構成及び機能を有するので図７ないし図１０の構成及び図６の機能説明を参照にすれば良い。
【００６３】
遅延器５８は、入力クロック信号ＥＣＫを入力し、フィルタリングされた制御信号ＲＶｃに応答して遅延セル５８−１〜５８−４の遅延時間が調節されて、互いに９０度の位相差を有する４個のクロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を発生する。
【００６４】
上述した実施形態の遅延同期ループは、半導体メモリ装置に適用されて、外部から印加されるクロック信号を入力して複数のクロック信号を発生し、該複数のクロック信号を組み合わせて複数の出力データストローブ信号を発生する。
【００６５】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００６６】
【図１】従来の位相同期ループの一例を示すブロック図である。
【図２】図１に示された位相差検出器の一例を示す構成図である。
【図３Ａ】図２に示された位相差検出器の動作を説明するための動作タイミング図である。
【図３Ｂ】図２に示された位相差検出器の動作を説明するための動作タイミング図である。
【図３Ｃ】図２に示された位相差検出器の動作を説明するための動作タイミング図である。
【図４】図１に示された電荷ポンプの一例を示す構成図である。
【図５】図４に示された電荷ポンプの供給定電流源と放電定電流源との電流量の不一致によるロック状態後に位相差検出器の動作を説明するための動作タイミング図である。
【図６】本発明による位相同期ループの実施例の構成を示すブロック図である。
【図７】図６に示された補償部の実施例の構成を示す回路図である。
【図８】図６に示された電荷ポンプの実施例を示す構成図である。
【図９】図８に示された電荷ポンプの実施例を示す回路図である。
【図１０】図８に示された電荷ポンプの他の実施例を示す回路図である。
【図１１】本発明による遅延同期ループの実施例の構成を示すブロック図である。
【符号の説明】
【００６７】
１０、５０：位相差検出器
１２、１２’、５２：電荷ポンプ
１４，５６：ループフィルタ
１６：電圧制御発振器
２０、５４：補償部
５０：位相差検出器
５８−１、５８−２、５８−３、５８−４：遅延セル
【図１】
2006135998.tif 000003
【図２】
2006135998.tif 000004
【図３Ａ】
2006135998.tif 000005
【図３Ｂ】
2006135998.tif 000006
【図３Ｃ】
2006135998.tif 000007
【図４】
2006135998.tif 000008
【図５】
2006135998.tif 000009
【図６】
2006135998.tif 000010
【図７】
2006135998.tif 000011
【図８】
2006135998.tif 000012
【図９】
2006135998.tif 000013
【図１０】
2006135998.tif 000014
【図１１】
2006135998.tif 000015