(57)【要約】【課題】微細化に際してもより高精度に電圧変動を考慮し、高精度でかつ動作特性の良好な半導体集積回路を提供する。【解決手段】半導体集積回路装置の回路情報に基づいて、電源ノイズを解析する方法であって、基板のインピーダンスの影響を考慮して電源ノイズを解析することにより、従来考慮していなかった基板によるインピーダンスを考慮するようにしているため、より解析精度が向上する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体集積回路装置の回路情報に基づいて、電源ノイズを解析する方法であって、
前記半導体集積回路装置を構成する基板のインピーダンスの影響を考慮して電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。
【請求項２】
請求項１に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記半導体集積回路装置の回路情報と、
前記半導体集積回路装置を構成する基板の基板情報と、
に基づいて、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。
【請求項３】
請求項２に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板情報は、前記基板のインピーダンス情報であり、
グランド配線につながる前記基板のインピーダンスに基づいて、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。
【請求項４】
請求項２または３に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板情報は、前記基板のインピーダンス情報であり、
電源配線につながる前記基板のインピーダンスに基づいて、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。
【請求項５】
請求項２に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板情報から、グランド配線につながる領域の拡散層情報を抽出する抽出工程と、
前記抽出工程で抽出された拡散層情報に基づき、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。
【請求項６】
請求項２または５に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板情報から、電源配線につながる領域の拡散層情報を抽出する抽出工程と、
前記抽出工程で抽出された拡散層情報に基づき、
電源ノイズを解析するようにしたことを特徴とする半導体集積回路装置の電源ノイズ解析方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板をメッシュに分割してモデル化する工程を含み、
前記基板情報は、メッシュ情報である電源ノイズ解析方法。
【請求項８】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、コンタクト位置を基準にメッシュに分割してモデル化する工程を含む電源ノイズ解析方法。
【請求項９】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、拡散位置を基準にメッシュに分割してモデル化する工程を含む電源ノイズ解析方法。
【請求項１０】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、セル位置を基準にメッシュに分割してモデル化する工程を含む電源ノイズ解析方法。
【請求項１１】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、均一メッシュに分割してモデル化する工程と、
前記モデル化された均一メッシュのうちコンタクト座標に最も近い電源ＬＰＥネットリストの座標と接合する工程とを含む電源ノイズ解析方法。
【請求項１２】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、均一メッシュに分割してモデル化する工程と、
前記モデル化された均一メッシュのうち、前記基板の拡散座標に最も近い電源ＬＰＥネットリストの座標と接合する工程とを含む電源ノイズ解析方法。
【請求項１３】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、前記基板の深さ方向に区切ってモデル化する工程を含み、
前記基板情報は、前記基板の深さ方向に沿って識別された情報である電源ノイズ解析方法。
【請求項１４】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、セル毎に区切ってモデル化する工程を含み、
前記モデル化された情報から、着目するセル中の一点にポイントを配置し、前記ポイントとの距離に応じたインピーダンスを基板情報として考慮することを特徴とする電源ノイズ解析方法。
【請求項１５】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、セル毎に区切ってモデル化する工程を含み、
前記モデル化された情報から、セル単位であらかじめ基板コンタクトあるいは拡散を集約し、集約情報を作成するようにしたことを特徴とする電源ノイズ解析方法。
【請求項１６】
請求項７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記モデル化する工程は、前記基板情報から電源配線またはグラウンド配線または基板配線またはウェル制御配線にコンタクトするウェルまたは拡散領域を抽出する工程と、
前記抽出されたウェルまたは拡散領域に対応する領域を異なる層に対応する配線情報として置換する工程とを含むことを特徴とする電源ノイズ解析方法。
【請求項１７】
請求項３に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板の影響を考慮して、前記電源配線またはグラウンド配線または基板配線またはウェル制御配線の抵抗値を変更する工程を含むことを特徴とする電源ノイズ解析方法。
【請求項１８】
請求項１７に記載の半導体集積回路装置の電源ノイズ解析方法であって、
前記基板の影響を考慮して、前記電源配線またはグラウンド配線または基板配線またはウェル制御配線の抵抗値に所望の係数を乗じるようにしたことを特徴とする電源ノイズ解析方法。
【請求項１９】
請求項１に記載の半導体集積回路装置の電源ノイズ解析方法であって、
グラウンド配線と電源配線とを異なるセルに置換する工程を含むことを特徴とする電源ノイズ解析方法。
【請求項２０】
請求項１乃至１９のいずれかに記載の半導体集積回路装置の電源ノイズ解析方法を実現するための電源ノイズ解析装置であって、
回路情報から、配線情報および基板情報を抽出する抽出手段と、
前記配線情報および前記基板情報に基づいて
電源ノイズを解析する解析手段とを含むことを特徴とする半導体集積回路装置の電源ノイズ解析装置。
【請求項２１】
請求項１乃至１９のいずれかに記載の半導体集積回路装置の電源ノイズ解析方法を用いた解析結果に基づき、
前記半導体集積回路装置のレイアウトを最適化する最適化工程とを含むことを特徴とする最適化設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の動作解析方法、これに用いられる解析装置およびこれを用いた最適化設計方法に係り、特に、大規模でかつ高速駆動のＬＳＩ(大規模半導体集積回路)に対して高速かつ高精度の動作解析を行う方法に関する。
【背景技術】
【０００２】
通常、半導体集積回路の設計に際しては、フリップフロップ間のタイミングがマッチングしているかどうかなど、タイミング解析を行い、最適化をはかることが重要である。そこで、回路動作の解析を行い、遅延値を算出して、遅延値が許容範囲内となるように、最適な設計を行うという方法がとられている。しかしながら、半導体集積回路の高速化、高集積化に伴い、半導体集積回路を構成するトランジスタ、抵抗、容量などの回路素子の数は増大の一途をたどっている。このため、極めて高精度の動作解析が必要になってきている。
【０００３】
そこで、高精度の遅延値算出を行うことが重大な要件となっており、種々の方法が提案されている。
従来、回路動作の解析を行うための論理シミュレーションは、代表遅延条件だけでなく、電源電圧変動、動作温度変動及びプロセス変動を考慮してなされている。
しかしながら、集積度の向上とともにわずかなシミュレーション誤差が各素子の遅延に与える影響は無視できなくなっている。
【０００４】
そこで電源配線およびグラウンド配線における電圧変動を算出し、各素子種別の電圧変動を考慮することにより、信頼性の向上をはかるようにした遅延計算方法が提案されている（特許文献１参照）。
【０００５】
この方法では、設計対象回路の電源配線およびグラウンド配線における電圧変動を考慮した各素子の電源電圧を算出し、この算出された各素子の電源電圧を用いて素子毎の遅延値を算出している。
【０００６】
この方法では、素子毎の電圧変動抵抗値を格納したライブラリから読み出された素子電圧変動抵抗値情報と、素子種別ごとの動作時の平均電源電流値とに基づいて、電圧変動の演算がなされている。したがってここで求められる素子種毎の電圧変動情報は、回路中の素子種別毎の平均電圧情報であり、演算量が多い割に、高精度の解析を行うには不十分である。これに対して本発明者らは高精度の電源ノイズ解析方法による電源・グラウンドの電位変動波形を用いてタイミング解析を行う方法を提案している。
【０００７】
電源・グラウンドの電位変動波形を求めるような高精度の電源ノイズ解析方法としては、一般的に“ＳＰＩＣＥ（Software  Process  Improvement  and  Capability  determination）”と呼ばれるようなトランジスタレベルシミュレータを用いて解析する方法があり、図１（ａ）で示すようにトランジスタ回路網に電源配線抵抗Ｒｖｄｄ・グラウンド配線抵抗Ｒｖｓｓを付加した回路網内の電流・電圧の過渡解析を行うことにより各素子と電源配線およびグラウンド配線との接続点における電位変動波形を計算するものである。
また、解析の際の演算量を減らすためにゲートレベルの電源ノイズ解析方法も提案されており、この方法においては、例えば図２５（ａ）および（ｂ）に示すように、トランジスタＴｒ１，Ｔｒ２（図２５（ａ））を、電流源Ｐ１，Ｐ２（図２５（ｂ））として置き換えてシミュレーションする方法が、とられている。
これらの電源ノイズ解析方法においては、各回路素子の電源・グラウンドにつながるインピーダンスとして基板より上のメタル層におけるインピーダンスのみを考慮しており、電源電圧と接地電圧とのノイズ波形は図２６（ａ）および（ｂ）に示すように、互いにほぼ同じ振幅で変動する波形が得られていた。
しかしながら、本発明者らが開発した実測手法により得られた実測の電源・グラウンドの電位変動波形では、図２７（ａ）および（ｂ）に示すように、電源側に対してグラウンド側のノイズは小さいということがわかった。
【０００８】
【特許文献１】特開２０００−１９５９６０号公報（〔００１５〕〔００１７〕図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、集積度の向上とともに論理シミュレーションのわずかなずれも、遅延に与える影響は無視できなくなってきており、動作解析上高精度の論理シミュレーションが求められている。特に実測で得られたような、シミュレーションの方が実測よりもノイズが大きく解析されるという状況については、大規模集積回路の設計において遅延量を悲観的に見積もらざるをえず、チップ面積を肥大化させたり、消費電力を増大させたりする結果につながる。このような課題を鑑み、本発明者らはシミュレーション結果と実測値の誤差要因について深く調査考察した結果、シミュレーションで考慮されている電源・グラウンドのインピーダンスよりも実測値の方が小さくなっており、その影響要因が従来はメタル層よりも数桁大きい抵抗密度を持つがゆえに考慮に入れられていなかった基板のインピーダンスによるものであることを突き止めた。基板は、確かに抵抗密度は大きいが、メタル層に対して非常に厚く広いため、特に微細化された集積回路ではメタル層の抵抗が相対的に大きくなってきており電源の電位変動を考える上では無視できないものとなってきている。
【００１０】
本発明は前記実情に鑑みてなされたもので、微細化に際してもより高精度に電圧変動を考慮し、高精度でかつ動作特性の良好な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明は、半導体集積回路装置の回路情報に基づいて、電源ノイズを解析する方法であって、基板のインピーダンスの影響を考慮して電源ノイズを解析するようにしたことを特徴とする。
この構成により、従来考慮していなかった基板によるインピーダンスを考慮するようにしているため、より解析精度が向上し、大規模集積回路設計における電源ノイズに対する設計マージンを減らし、大規模集積回路の集積度の向上や消費電力の低減を図ることができる。
【００１２】
また本発明の電源ノイズ解析方法は、前記半導体集積回路装置の回路情報と、前記半導体集積回路装置を構成する半導体基板の基板情報とに基づいて電源ノイズを解析するようにしたものを含む。
ここで、基板とは、メタル層よりも下の構造、すなわちウェルコンタクト、ソースドレイン（拡散層）、ウェル、Ｐ型基板(Ｎ型基板)、トレンチなど、インピーダンスに影響を与える基板の状態を含むものとする。
したがって電源配線またはグラウンド配線または基板配線またはウェル制御配線などに接続された基板のインピーダンスに基づいて電源ノイズを解析する。
【００１３】
また本発明の電源ノイズ解析方法は、前記基板情報が、前記基板のインピーダンス情報であり、グラウンド配線につながる前記基板のインピーダンスに基づいて電源ノイズを解析するものを含む。
この構成により、一般にＰ型基板の場合、グラウンド配線は基板内で接続されており、基板インピーダンスの並列接続体となり、従って基板インピーダンスは大幅に低減されることになり、基板インピーダンスを考慮することにより、より高精度の電源ノイズ解析が可能となる。
【００１４】
また本発明の電源ノイズ解析方法は、前記基板情報は、前記基板のインピーダンス情報であり、電源配線につながる前記基板のインピーダンスに基づいて電源ノイズを解析するものを含む。
この構成により、電源配線に接続している基板のインピーダンスを考慮することにより、より高精度の電源ノイズ解析が可能となる。一般的に広く用いられているＰ型基板の場合は、基板電位をグラウンドに固定されており、電源配線は基板内で全て接続されているわけではないため、基板インピーダンス低下の度合いはグラウンド配線につながる基板の基板インピーダンスに比べて小さい。しかしながら、Ｐ型基板の場合は、グラウンド配線につながる前記基板のインピーダンスを考慮して高精度の電源ノイズ解析を実現したのに対し、特に上記と異なり、Ｎ型基板を用いた場合には、電源配線が基板内で全て接続する形となるため、電源配線に接続している基板のインピーダンスの影響が大きくなり、これを考慮することにより、より高精度の電源ノイズ解析が可能となる。
【００１５】
また本発明の電源ノイズ解析方法は、前記基板情報から、電源配線またはグラウンド配線または基板配線またはウェル制御配線などの配線につながる領域のコンタクト情報を抽出する抽出工程と、前記抽出工程で抽出されたコンタクト情報に基づき電源ノイズを解析するものを含む。
この構成によれば、電源配線・グラウンド配線・基板配線・ウェル制御配線が基板と接続する箇所となる拡散層領域（コンタクト、ソース領域、ドレイン領域等）を抽出し、電源ノイズを解析するようにしているため、コンタクト領域としての拡散層には基板が接続されていることになり、効率よく基板の電源ノイズの解析を行なうことができる。
【００１６】
また本発明の電源ノイズ解析方法は、前記基板情報から、電源配線につながる領域のコンタクト情報を抽出する抽出工程と、前記抽出工程で抽出されたコンタクト情報に基づき電源ノイズを解析するものを含む。
この構成によれば、電源配線につながる領域のコンタクト情報を抽出し、電源ノイズを解析するようにしているため、コンタクトには基板が接続されていることになり、効率よく基板の電源ノイズの解析を行なうことができる。
【００１７】
また本発明の電源ノイズ解析方法は、前記基板をメッシュに分割してモデル化する工程を含み、前記基板情報は、メッシュ情報であるものを含む。
この構成によれば、３次元でメッシュに分割し、この分割された領域の基板情報として電源ノイズを推定する際の等価回路などにモデル化しこれをメッシュ情報として扱うことにより、データの簡略化をはかりながらも高精度の解析が可能となる。
【００１８】
また本発明の電源ノイズ解析方法は、前記モデル化する工程は、コンタクト位置を基準にメッシュに分割してモデル化する工程を含むものを含む。
この構成によれば、コンタクト位置を基準にメッシュ化することにより、電源が接続されているため、このようなコンタクト位置を基準にすることにより、後に接続するときに接続が容易である。特に、既存のＬＰＥツールを用いて出力したトランジスタレベルの電源・グラウンド配線を含むネットリストに記載されている電源・グラウンド配線の座標情報からコンタクト座標を基準として接続することが容易となる。
【００１９】
また本発明の電源ノイズ解析方法は、前記モデル化する工程が、拡散位置を基準にメッシュに分割してモデル化する工程を含む。
この構成によれば、ソース・ドレイン領域を含む拡散位置を基準にメッシュ化することにより、ソース・ドレイン領域の基板との接合容量による電源ノイズへの影響について、このような拡散位置を基準にすることにより、考察が容易となる。
【００２０】
また本発明の電源ノイズ解析方法は、前記モデル化する工程が、セル位置を基準にメッシュに分割してモデル化する工程を含むものを含む。
この構成によれば、セル位置を基準にメッシュ化することにより、ゲートレベルのＬＰＥツールや電源ノイズ解析ツールと同じセルを単位とした解析が容易となる。
【００２１】
また本発明の電源ノイズ解析方法は、前記モデル化する工程が、均一メッシュに分割してモデル化する工程と、前記モデル化された均一メッシュのうちコンタクト座標に最も近いものを電源ＬＰＥネットリストの座標と接合する工程とを含むものを含む。
この構成によれば、前記モデル化された均一メッシュのうちコンタクト座標に最も近いものを電源ＬＰＥネットリストの座標と接合するようにしているため、容易にモデル化することができる。
【００２２】
また本発明の電源ノイズ解析方法は、前記モデル化する工程は、均一メッシュに分割してモデル化する工程と、前記モデル化された均一メッシュのうち、前記基板の拡散座標に最も近いものを電源ＬＰＥネットリストの座標と接合する工程とを含むものを含む。
この構成によれば、前記モデル化された均一メッシュのうちコンタクト座標に最も近いものを電源ＬＰＥネットリストの座標と接合するようにしているため、電源ノイズの解析に必要な等価回路を容易にモデル化することができる。
【００２３】
また本発明の電源ノイズ解析方法は、前記モデル化する工程が、前記基板の深さ方向に区切ってモデル化する工程を含み、前記基板情報は、前記基板の深さ方向に沿って識別された情報であるものを含む。
この構成によれば、深さ方向に深くなるにつれて電流は小さくなり、電圧変動の影響は小さくなるため、深さ方向に沿って識別された情報を用いることにより、データ量が少なく、かつより簡単に高精度の解析が可能となる。
【００２４】
また本発明の電源ノイズ解析方法は、前記モデル化する工程が、セル毎に区切ってモデル化する工程を含み、前記モデル化された情報から、着目するセル中の一点にポイントを配置し、前記ポイントとの距離に応じたインピーダンスを基板情報として考慮するものを含む。
この構成によれば、ポイントとの距離に応じたインピーダンスを基板情報として考慮するようにしているため、より簡単に高精度の解析が可能となる。
【００２５】
また本発明の電源ノイズ解析方法は、前記モデル化する工程は、セル毎に区切ってモデル化する工程を含み、前記モデル化された情報から、セル単位であらかじめ基板コンタクトあるいは拡散を集約し、集約情報を作成するようにしたものを含む。
この構成によれば、セルごとにくぎってモデル化した後、セル単位で集約するようにしているため、データ量の低減を図ることができるとともに、ゲートレベル解析との整合性が良くなる。
【００２６】
また本発明の電源ノイズ解析方法は、前記モデル化する工程は、前記基板情報からグラウンド配線にコンタクトするウェルまたは拡散領域を抽出する工程と、前記抽出されたウェルまたは拡散領域に対応する領域を異なる層に対応する配線情報として置換する工程とを含む。
この構成によれば、電源配線とグラウンド配線を別のレイヤとして扱うことにより、電源配線とグラウンド配線の抵抗密度を個別に与えることが可能となり、今あるＥＤＡツールの環境そのままを使って基板の影響を考慮して電源とグラウンドの抵抗密度を変えた解析が可能となる。
【００２７】
また本発明の電源ノイズ解析方法は、前記基板の影響を考慮して、前記グラウンド配線の抵抗値を変更する工程を含むものを含む。
この構成によれば、グラウンド配線の抵抗値をあらかじめ算出しておき、その値に置換することにより、より容易に高精度の置換が可能となる。
【００２８】
また本発明の電源ノイズ解析方法は、前記基板の影響を考慮して、前記グラウンド配線の抵抗値に所望の係数を乗じるようにしたものを含む。
この構成によれば、グラウンド配線の抵抗値に乗じる定数をあらかじめ算出しておき、その値を乗じることにより、より容易に高精度の置換が可能となる。
【００２９】
また本発明の電源ノイズ解析装置は、回路情報から、配線情報および基板情報を抽出する抽出手段と、前記配線情報および前記基板情報に基づいて電源ノイズを解析する解析手段とを含むことを特徴とする。
【００３０】
また本発明の最適化方法は、半導体集積回路装置の電源ノイズ解析方法を用いた解析結果に基づき、前記半導体集積回路装置のレイアウトを最適化する最適化工程とを含むことを特徴とする。
【発明の効果】
【００３１】
以上説明したように、本発明によれば、半導体集積回路の電源ノイズ解析において、基板のインピーダンスを考慮するようにしているため、半導体集積回路製造前により高精度の対策を行い、電源ノイズに対する設計マージンを減らしたり、ノイズ耐性を向上させたりすることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係る電源ノイズ解析方法について図面を参照しつつ詳細に説明する。
（実施の形態１）
図１乃至３は、本実施の形態における電源ノイズ解析手順の原理図を示す図である。
【００３３】
本発明の実施の形態の半導体集積回路の電源ノイズ解析方法は、従来の解析方法（図２５参照）におけるようにトランジスタを電流源ＰＳとして置き換えるのみならず、図１に示すような、トランジスタを含む半導体集積回路を、図２に示すように、基板（Ｐ型基板もしくはＮ型基板、およびウェル、拡散領域等、メタル層よりも下の構造を総称して基板と称する）のインピーダンスを考慮したモデルを用いて解析するようにしたことを特徴とするものである。すなわち、図１に示すように、シリコン基板１内にＰチャネルトランジスタＰＴと、ＮチャネルトランジスタＮＴとを形成したものにおいて、図２に示すように、基板内でＮ型拡散抵抗Ｒｊｎ、Ｐ型拡散抵抗Ｒjp、Ｎ型拡散領域の接合容量Ｃｊｎ、Ｐ型拡散領域の接合容量Ｃｊp、Ｐ型基板抵抗ＲＰ、Ｎウェル抵抗Ｒｎ、Ｎウェル−Ｐ型シリコン基板のＮ−Ｐ容量Ｃｎｐの、コンタクト抵抗Ｒcの組み合せとしてモデル化したことを特徴とする。なお、この例ではツインウェル構造を用いているが、トリプルウェル構造である場合にはＮウェル内のＰウェルが存在するので、前述の電源ノイズ解析モデルに加えてＮウェルとＰウェルの接合容量を加える。
【００３４】
この半導体集積回路は、シリコン基板１表面に形成されたＮウェル２内にゲート電極５およびソース・ドレイン領域４，３を形成しＰチャネルトランジスタを形成するとともに、シリコン基板１内にソース・ドレイン領域１４、１３を形成しＮチャネルトランジスタを形成したもので、Ｎウェル２の中のＮ型コンタクト６およびＰチャネルトランジスタのＰ型ソース領域４に電源配線ＶＤＤが接続されるとともに、ＮチャネルトランジスタのＮ型ソース領域および基板のＰ型コンタクト１６にグラウンド配線ＶＳＳが接続される。
【００３５】
集積回路中に複数のトランジスタがある場合に回路を電源ノイズ解析用にモデル化する例を図２に示す。この例では説明を簡単化するためインバータＩＮＶ１、ＩＮＶ２の２つが存在する場合について示している。ここでは図２に示すように、図１におけるＰチャネルトランジスタＰＴと、ＮチャネルトランジスタＮＴから構成されるインバータＩＮＶ１・ＩＮＶ２をそれぞれ電源ＶＤＤ・ＶＳＳ間の電流源Ｐ1・Ｐ2とし、さらに基板のインピーダンスを追加した形態でモデル化したもので、インピーダンスＺｎ１は図１におけるＮチャネルトランジスタＮＴの基板インピーダンスをモデル化したものである。ソースのＮ型拡散領域１４の拡散抵抗Ｒｊｐ１、ソースのＮ型拡散領域１４の基板との接合容量Ｃｊp1、Ｐ型シリコン基板の抵抗ＲＰ1、Ｐ型コンタクトの抵抗（Ｐ型シリコン基板の抵抗を含む）Ｒcp1でモデル化し、これをコンタクトと拡散領域においてグラウンド配線ＶＳＳに並列接続されるインピーダンスとして考慮する。
【００３６】
また、インピーダンスＺｎ１は図１におけるＰチャネルトランジスタＰＴの基板インピーダンスを電源ノイズ解析用にモデル化したものである。ソースのＰ型拡散領域４の拡散抵抗Ｒｊp1、ソースのＰ型拡散領域４の拡散領域の接合容量Ｃｊn1、Ｎウェルの抵抗Ｒn1、Ｎ型コンタクトの抵抗（Ｎウェルの抵抗を含む）Ｒcn1でモデル化し、これを電源配線Ｖｄｄに並列接続されるインピーダンスとして考慮する。
インピーダンスＺｐ１とインピーダンスＺｎ１はＰ型シリコン基板１とＮウェル２との間の容量Ｃｎｐ1で接続されてモデル化される。
またインバータＩＮＶ１とＩＮＶ２の接続は、Ｐ型シリコン基板の抵抗Ｒｐ１２、Ｐ型コンタクト抵抗（Ｐ型シリコン基板の抵抗を含む）Ｒｃｐ１２で接続されてモデル化される。
【００３７】
そして図３にフローチャートを示すように、回路情報３０１から電源ノイズ解析手段（ＩＲ−ＤＲＯＰ解析手段）３０６によってシミュレーションを行いシミュレーション結果３０７を出力するに際し、基板の状態を考慮した補正を行なうようにしたことを特徴とする。すなわち、回路情報３０１から、基板（ウェル・拡散領域・Ｐ基板）のインピーダンスを考慮して補正する基板補正情報算出手段３０２によって基板補正情報３０３を出力し、この基板補正情報３０３に基づき基板補正手段３０４によって補正回路情報３０５を得、この補正回路情報３０５に基づいて電源ノイズ解析手段（ＩＲ−ＤＲＯＰ解析手段）３０６によってシミュレーションを行いシミュレーション結果３０７を出力する。
図中破線で囲まれた部分が本実施の形態の特徴部分である。ここで回路情報とはレイアウト情報またはネットリスト情報をいうものとする。
【００３８】
また、図２に代えて、図４に示すように、基板内の拡散領域すなわちコンタクト、ソース・ドレイン間を等価ＲＣネットで接続し、基板内を簡略化した等価回路モデルで置き換えるようにしてもよい。ここでＰＮ接合部分は容量となりＣｎｐとして表すことができる。この接続結果が図２に示すようなモデルとなる。この図から明らかなように、電源配線ＶＤＤは容量に接続されているものが多く、グラウンド配線ＶＳＳに比べてインピーダンスの低下量は少ないものの、インピーダンスの低下はある。一方、グラウンド配線は抵抗が並列に接続されているものが多く、電圧降下が大きいことが多い。
【００３９】
したがってグラウンド配線に対してのみ（Ｎ型シリコン基板の場合等では電源配線のみ）、また、グラウンド配線および電源配線の両方に対し、基板によるインピーダンスの低下分を算出し、これらの情報をライブラリに格納しライブラリ情報として用いることもできる。この操作をセルに適用すれば同様にしてセルライブラリを形成することができる。
【００４０】
そして、回路情報に基づいて、上記ライブラリを参照し、ライブラリ内の回路情報に対応した遅延値を取り出し（遅延計算工程）、この値に基づいて電源ノイズ解析を行うことによりタイミングを推定するとともにタイミングエラーを解析して、タイミングレポートを出し、タイミングを最適化するようにレイアウトを変更する。なお、レイアウトの改善方法としては、従来のような遅延時間の最適化だけではなく、ウェルや拡散領域を含む基板の構造・材質・不純物濃度などの調整により基板インピーダンスを低下させることも有効である。
【００４１】
この方法では、基板のインピーダンスを考慮し電圧変動を算出するようにしているため、高精度の解析が可能となる。
【００４２】
また、この構成によれば、ライブラリから電圧変動の演算に用いるインピーダンスをとり出すようにしているため、特性劣化を防ぎ、データ量の低減をはかることができる。
【００４３】
ここで用いられる電圧変動による電源ノイズ解析装置は、その一例を図５に示すように、基板を考慮した演算に関わる各構成要素の各ステップの処理を行うための基板考慮演算部１０１と、電源ノイズの演算に関わる各構成要素の各ステップの処理を行うための電源ノイズ演算部１０６と、ユーザインターフェースの演算に関わる各構成要素の各ステップの処理を行うための入出力演算部１０７と、キーボード等の入力装置１０３と、メモリ装置やディスク装置等の外部記憶装置１０４と、ディスプレイ等の出力装置１０５等を備えたコンピュータシステムとを具備してなるものである。基板考慮演算部１０１と、演算部１０６と、入出力演算部１０７は単独で使用することも、あるいは相互連携しながら使用することも、あるいは本発明記載以外の演算部の内容と組み合わせて使用することも可能である。
【００４４】
電源ノイズ演算部１０６においては、対象の回路網に関して、演算を行い、電圧変動量を計算する。基板考慮演算部１０１は、電源ノイズ演算部１０６で計算された電源ノイズ情報に対して基板情報を考慮するために、対象の回路網あるいは解析された電源ノイズ情報に基板情報を付加するための補正情報を作成する。入出力演算部１０７は電源ノイズ演算部１０６で計算する入力情報（回路情報等）あるいは出力情報（電源ノイズ情報等）に前記基板考慮演算部１０１で計算された補正情報に基づき補正を行う。
【００４５】
そしてこのようにして得られた電圧変動に応じてレイアウトを調整して最適化を行い、設計の最適化を行なう。ここでは、グラウンド配線の基板インピーダンスが電源配線の基板インピーダンスよりも小さいため、グラウンド配線の方が電源配線のインピーダンスよりも小さくなる。そこで電源配線を優先して配線の引き回し距離をグラウンド配線の引き回し距離よりも小さくするように設計変更を行なうことにより、最適化をはかることができる。またウェルや拡散領域を含む基板の構造・材質・不純物濃度などの調整により基板インピーダンスを低下させる。
【００４６】
この方法によれば、電源配線・グラウンド配線・基板配線・ウェル制御配線が基板と接続する箇所となる拡散層領域（コンタクト、ソース領域、ドレイン領域等）を抽出し、電源ノイズを解析するようにしているため、コンタクト領域としての拡散層には基板が接続されていることになり、効率よくより高精度の基板の電源ノイズの解析を行なうことができる。
【００４７】
（実施の形態２）
次に、本発明の実施の形態２として、基板内をメッシュに分割して、等価回路でモデル化する例について説明する。
前記実施の形態１では、拡散領域を等価ＲＣネットで接続した例について説明したが、本実施の形態では、基板を３次元のメッシュに分割してモデル化した例について説明する。
【００４８】
図６は本実施の形態を示すフローチャートであり、図７は前記実施の形態１で用いた基板１（図１参照）のインピーダンスをメッシュに分割してモデル化したものである。
図５に示すように回路情報としてレイアウト情報５０１を用い、基板メッシュインピーダンス算出手段５０２によってメッシュごとにインピーダンスを算出し基板ネットリスト５０３を形成する。Ｎウェル２内の破線はそれぞれソース領域４、ドレイン領域３を示し、メッシュに分割してモデル化したモデル情報を得ることができる。
【００４９】
一方、レイアウト情報５０１から電源・信号線ＬＰＥ手段５０８を用いて電源・信号線ネットリスト５０９を形成する。
そして、基板メッシュインピーダンス算出手段５０２から得られた基板ネットリスト５０３（図７参照）と、電源・信号線ＬＰＥ手段５０８から得られた電源・信号線ネットリスト５０９とをネットリスト結合手段５０４によって結合し、基板・電源・信号線ネットリスト情報５０５を得る。
【００５０】
このようにして基板情報の付加された基板・電源・信号線ネットリスト情報５０５に基づいて電源ノイズ手段（ＩＲ−ＤＲＯＰ解析手段）５０６によってシミュレーションを行いシミュレーション結果５０７を出力する。
本実施の形態ではメッシュ間にＲ，Ｃが一組づつできており、ＲＣモデルを形成するが、インダクタンスについても考慮してもよく、これによりさらに高精度のモデル化が可能となる。また、メッシュ間のＲＣを直列にしているが、構造によってはＲＣを並列にしても良い。また、Ｓ行列というインピーダンスの形式を用いても良い。
【００５１】
この方法によれば、データの簡略化を図りつつも高精度の解析が可能となる。
【００５２】
（実施の形態３）
次に本発明の実施の形態３では、コンタクト位置を基準にメッシュに分割してモデル化した電源ノイズ解析方法について説明する。この例では、図８に説明図を示すように、ポイント間でのモデル化に代えて、コンタクト位置を基準にメッシュに分割してモデル化するものである。
【００５３】
ここではＮウェル２へのコンタクト６（ポイントＰ１）とＰ基板へのコンタクト１６（ポイントＰ２）とを通るようなメッシュに分割してモデル化したものである。
例えば拡散領域の位置を基準とすることにより、拡散領域の位置にはコンタクトが形成されていることが多いため、容易にコンタクト位置を基準とした解析が可能となる。
また、このようにコンタクトを基準とするとあとでつなぎあわせるときにＬＰＥツールなどの既製手段を使用し易い。
【００５４】
なお深さ方向に深くなるほど電流量は少なくなるためインピーダンスは同一であっても電圧変動は少なくなる。このため深さ方向にある係数を乗じるようにすればより高精度の検出が可能となる。
【００５５】
（実施の形態４）
次に本発明の実施の形態４では、トランジスタのソース・ドレインの拡散領域１３，１４の位置を基準にメッシュに分割してモデル化した例について説明する。
この例では、図９に説明図を示すように、ソース・ドレイン領域の位置を基準にメッシュに分割してモデル化し、ＲＣ等価回路で置換したもので、ここではＮウェル２内に形成されたＰチャネルトランジスタＴｒＰ側のみを示している。
本実施の形態では、実施の形態３に比べてさらにデータ量が増大するが、より高精度の演算が可能となる。
【００５６】
（実施の形態５）
次に本発明の実施の形態５では、ウェルを基準にメッシュに分割してモデル化した例について説明する。
この例では、図１０（ａ）および（ｂ）に説明図を示すように、ウェルを１つの抵抗と容量に分割してモデル化したものでＮウェル２をウェル抵抗ＲＷ，ウェルと基板との間の接合容量ＣＷで表すとともに、Ｐ型シリコン基板１を基板抵抗Ｒｓ，基板容量ＣＳ（Ｎウェル−基板容量ＣｎＰ）で示す。通常スタンダードセルにおいては、Ｐ型シリコン基板内にＰウェルが生成されるが、図中では説明を簡略化するため、Ｐウェルを含めて単にＰ型シリコン基板（Ｐ−substrate）と表記する。
ここで図１０（ａ）は図１０（ｂ）のＡ−Ａ断面図である。この例でも同様に図１のシリコン基板１内にＰチャネルトランジスタＰＴと、ＮチャネルトランジスタＮＴとを形成したものをモデル化したものである。この例でも実施の形態１と同様にシリコン基板１表面に形成されたＮウェル２内にゲート電極５およびソース・ドレイン領域４、３を形成しＰチャネルトランジスタＰＴを形成するとともに、このＰチャネルトランジスタＰＴのソース領域４にドレイン領域１３がコンタクトするようにＮチャネルトランジスタＮＴを形成したもので、Ｎウェル２およびＮチャネルトランジスタＮＴのソース領域１４に電源配線ＶＤＤが接続されるとともに、ＰチャネルトランジスタＰＴのドレイン領域および基板のＰ型コンタクト１６にグラウンド配線ＶＳＳが接続される。また、Ｐ型シリコン基板１とＮウェル２との間には接合容量ＣWが形成され、さらにＰ型シリコン基板１内には多数の基板抵抗が形成されている。
【００５７】
本実施の形態の方法によれば、データ量が少なくてすむため、演算量の低減を図ることが可能となる。
【００５８】
（実施の形態６）
次に本発明の実施の形態６では、セル位置を基準にメッシュに分割してモデル化した例について説明する。
この例では、図１１に説明図を示すように、各トランジスタセルをＲＣとしてとらえるものでＶＤＤ側は考慮せずＶＳＳ側のみを考慮している。
【００５９】
ここではＰチャネルトランジスタＰＴ、ＮチャネルトランジスタＮＴ、をそれぞれ抵抗ＲＰ，ＲＮとしてモデル化している。
グラウンド側のみ特に基板の影響が大きいため、これにより演算量を増大することなくより高精度の演算が可能となる。
なお、この方法を実施の形態５と併用し、ウェルで分割することにより電源ＶＤＤとグラウンドＶｓｓをモデル化することも可能である。
【００６０】
この例ではセル中の１点にポイントを配置し、これを測定ポイントとし、インピーダンスを付加すれば容易にモデル化が可能であり。座標のマッチングを取りやすいという特徴がある。
【００６１】
（実施の形態７）
次に本発明の実施の形態７では、均一なメッシュに分割し、各メッシュをコンタクト座標にもっとも近い電源ＬＰＥネットリストの座標と接合してモデル化した例について説明する。
この例では、図１２に説明図を示すように、各メッシュをＲＣとしてとらえ、これをもっとも近い電源ＬＰＥネットリストの座標と接合し、一体として扱うものである。
【００６２】
ここでは図１に示したようにＰチャネルトランジスタＰＴ、ＮチャネルトランジスタＮＴの形成されたＰ型シリコン基板１を、均一なサイズのメッシュに分割し、これをＰ型シリコン基板１に形成されたＰ＋コンタクト１６（図１参照）で接合するようにしたことを特徴とする。
これによりモデル化が容易となり、演算量を増大することなくより高精度の演算が可能となる。
【００６３】
（実施の形態８）
次に本発明の実施の形態８では、均一なメッシュに分割し、各メッシュを拡散座標にもっとも近い電源ＬＰＥネットリストの座標と接合してモデル化した例について説明する。
この例では、図１３に説明図を示すように、各メッシュをソース領域１４・ドレイン領域１３などの拡散座標位置に、これをもっとも近い電源ＬＰＥネットリストの座標と接合し、一体として扱うものである。
これにより、電源ノイズの解析に必要な等価回路を容易にモデル化することができ、演算量を増大することなく、より高精度の演算が可能となる。
【００６４】
（実施の形態９）
次に本発明の実施の形態９では、均一なメッシュで分割するのではなく、深さ方向に深くなるにしたがってメッシュが粗くなるようにモデル化した例について説明する。
この例では、図１４に説明図を示すように、各メッシュを深さ方向Ｄに深くなるにしたがってメッシュを粗く分割してモデル化したものである。
この例においても、各メッシュをソース領域１４・ドレイン領域１３などの拡散座標位置に、これをもっとも近い電源ＬＰＥネットリストの座標と接合し、一体として扱う点では前記実施の形態８と同様である。
【００６５】
基板の深さ方向に深くなるほど電流量は小さくなり、影響は小さくなるため、基板の深さ方向Ｄに対してメッシュを粗くしても精度の低下を防ぐことができる。
これにより精度の低下をまねくことなくデータ量の低減をはかり、演算量をより低減することができる。
【００６６】
（実施の形態１０）
次に本発明の実施の形態１０では、均一なメッシュで分割した後、各領域を圧縮し、ＲＣに簡略化してモデル化するようにしたことを特徴とする。
この例では、図１５に説明図を示すように、各メッシュに分割してモデル化し（図１５（ａ））、このデータのうち深い位置のメッシュのデータを一部除去し（図１５（ｂ））圧縮したものである。
【００６７】
この例では、図１に示したようにＰチャネルトランジスタＰＴ、ＮチャネルトランジスタＮＴの形成されたＰ型シリコン基板１を、メッシュに分割し、図１５（ａ）に示すようにモデル化する。ここでは表面から２層分Ｍ１，Ｍ２のみを示す。
こののち、図１５（ｂ）に示すように、表面層のみを残して下層を除去し、表面層をＭ０としてモデル化したことを特徴とする。
【００６８】
基板の深さ方向に深くなるほど電流量は小さくなり、影響は小さくなるため、基板の深さ方向に対して、データを除去しても精度の低下を防ぐことができる。
これにより、データ量の低減を図ることができ、精度の低下をまねくことなく演算量をより低減することができる。
【００６９】
（実施の形態１１）
次に本発明の実施の形態１１では、図１６（ａ）および（ｂ）に示すようにセル単位で基板コンタクトｃ１，ｃ２および拡散領域Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２を集約し、それぞれ各セルひとつづつの基板コンタクトｃ１０，ｃ２０および拡散領域Ｄ１０，Ｄ２０に集約し、モデル化するようにしたことを特徴とする。
【００７０】
図１７はそのフローチャートを示す図である。
基板メッシュインピーダンス作成手段の駆動を開始する（ステップ２１０１）。
そして同一セル内の拡散を集約して平均位置に合計サイズとして結合して配置する（ステップ２１０２）。
さらに同一セル内のコンタクトを平均位置、平均ＸＹサイズに結合する（ステップ２１０３）。
【００７１】
そしてさらに同一セル内のウェルを平均位置、平均ＸＹサイズに結合する（ステップ２１０４）。
そして基板メッシュインピーダンスを作成する（ステップ２１０５）。
このようにして集約データとして基板メッシュインピーダンスの作成が完了する（ステップ２１０５）。
【００７２】
これにより、半導体集積回路の微細化、高集積化に伴い基板コンタクトの密度は極めて高くなり、通常の解析ツールを用いる場合に負荷が大きすぎてメモリ使用量が大きく使用しにくいという問題があることがあるが、このようにあらかじめ集約してセルを準備しておくようにし置き換えることによりメモリの処理時間の短縮をはかることができる。セル置換は極めて高速処理が可能である。
【００７３】
なおこのようなセルの置き換えはレイアウト上で行なうようにしてもよいが、プログラム上で内部情報として作成するようにしてもよい。
また、あらかじめライブラリとして集約セルを形成しておくことにより、精度を低下させることなく処理を簡略化することができる。また、ゲートレベル解析との整合性が向上する。
【００７４】
（実施の形態１２）
次に本発明の実施の形態１２では、図１８（ａ）および（ｂ）に示すように基板１内に形成されたウェル２を、メタル２１に置き換え、絶縁膜３をはさんで基板としてのメタル１１とメタル２１とが配置されるように、モデル化するようにしたことを特徴とする。
【００７５】
図１９はそのフローチャートを示す図である。
基板メッシュインピーダンス作成手段の駆動を開始する（ステップ２３０１）。
そして同一セル内のウェルおよび基板をレイヤの異なるメタルとし、その間を薄い絶縁膜としてレイヤを変換する（ステップ２３０２）。
【００７６】
さらに電源・信号配線用ＬＰＥで抽出する（ステップ２３０３）。
そして基板メッシュインピーダンスを作成する（ステップ２３０４）。
これにより、基板情報をメタル情報に置換しているため、配線の解析ツールを使用することができる。
【００７７】
厚い基板もメタルに置換しているため実際とは異なるが、あらかじめ決められた深さとなる表面層のみを考慮するようにすれば、演算量の増大を招くことなく高度のパターン精度を得ることができる。
なお、あらかじめ表面から３０μｍ望ましくは８０μｍ程度のデータを取り出して準備しておくようにするのがのぞましい。
【００７８】
（実施の形態１３）
前記実施の形態では、データの圧縮について説明したが、本実施の形態では基板の影響に基づきグラウンド配線および電源配線の抵抗値を変更するようにしたことを特徴とするものである。
【００７９】
図２０は本実施の形態を示す概要説明図である。
図２０に示すように回路情報としてレイアウト情報５０１を用い、基板影響算出手段１５０２によって使用するプロセスによって決まるコンタクト抵抗を考慮し、集積回路全体の面積に占めるコンタクト（あるいは拡散領域）面積の割合に対して基板が電源またはグラウンドの抵抗に与える影響を算出しておく。
【００８０】
一方、レイアウト情報５０１から電源・信号線ＬＰＥ手段５０８を用いて電源・信号線ネットリスト５０９を形成する。
そして、基板影響算出手段１５０２から得られたグラウンド抵抗修正係数１５０３と、電源・信号線ＬＰＥ手段５０８から得られた電源・信号線ネットリスト５０９とに基づいてグラウンド抵抗修正手段１５０４によって結合し、修正電源・信号線ネットリスト情報１５０５を得る。
すなわち、あらかじめ使用するプロセスによって決まるコンタクト抵抗を考慮し、集積回路全体の面積に占めるコンタクト（あるいは拡散領域）面積の割合に対して基板が電源またはグラウンドの抵抗に与える影響をグラウンド抵抗修正係数１５０３として算出しておくようにし、グラウンド抵抗修正手段１５０４において、この係数を、電源・信号線ＬＰＥ手段５０８から得られた電源・信号線ネットリスト５０９から得られる実際の電源またはグラウンドの抵抗に乗じ、修正電源・信号線ネットリスト情報１５０５を得る。
【００８１】
このようにして基板情報の付加された修正電源・信号線ネットリスト情報１５０５に基づいて電源ノイズ解析手段（ＩＲ−ＤＲＯＰ解析手段）５０６によってシミュレーションを行いシミュレーション結果５０７を出力する。
【００８２】
なお、グラウンドだけではなく電源に対しても同様の手段を用いることが可能である。その場合、拡散領域がＮウェル中にある場合には電源、拡散領域がＰウェル中にある場合にはグラウンドとして区別することにより、電源に対する基板インピーダンスの影響と、グラウンドに対する基板インピーダンスの影響を正確に扱うことができ、より精度のよい結果を得ることができる。
【００８３】
本実施の形態では使用するプロセスによって決まるコンタクト抵抗を考慮し、集積回路全体の面積に占めるコンタクト（あるいは拡散領域）面積の割合に対して基板が電源またはグラウンドの抵抗に与える影響を算出するため、より高精度のモデル化が可能となる。
なお前記実施の形態ではモデル化により抵抗値を算出したが、図２１に示すように、基板コンタクト数２５０１、基板コンタクト面積２５０２、基板プロセス情報２５０３、チップ面積２５０４とに応じて基板影響計算手段２５０５によってグラウンド抵抗修正係数２５０６を算出し、これを抵抗値に乗じるようにしてもよい。
【００８４】
（実施の形態１４）
本実施の形態ではグラウンド配線か電源配線かの属性に基づきレイアウトレイヤを変更するようにしたことを特徴とするものである。本実施の形態では基板の影響に基づきグラウンドおよび電源配線の抵抗値を変更する。
【００８５】
図２２は本実施の形態を示す概要説明図である。
次に本発明の実施の形態１４では、ＶＤＤ側はウェルで離れている場合が多く少ししかインピーダンスが小さくならないのに対し、グラウンド側は全てつながっており、抵抗が並列接続となるため小さくなる。このため図２２（ａ）に示すように同じレイヤーM1で作成していたグラウンド配線と電源配線とを図２２（ｂ）に示すようにグラウンド配線と電源配線とを区別すべくあらかじめレイアウトレイヤを変更しておくようにしたことを特徴とするものである。
【００８６】
電源配線とグラウンド配線とを別のレイヤとして扱うことにより、電源配線とグラウンド配線の抵抗密度を個別に与えることが可能となり、今あるEDAツールの環境そのままを使って基板の影響を考慮して電源とグラウンドの抵抗密度を変えた解析が可能となる。
【００８７】
また図２３（ａ）に示すように、同じレイヤーM1で作成していたグラウンド配線と電源配線とを図２３（ｂ）に示すようにグラウンド配線と電源配線とを区別すべくあらかじめレイアウトレイヤを変更して用意しておいたセルに置換するようにしてもよい。
【００８８】
（実施の形態１５）
本実施の形態では、基板のインピーダンスを形式上ネットワークにするのではなく、個々のエリアでアースするようにしている。
図２４に示すように、配線ネットワークのなかで基板のインピーダンスを考慮するのではなく、個々のエリアでアースするようにしている。
これにより、メモリ使用量の削減をはかることができるとともに、シミュレーション速度の向上を図ることができる。
【００８９】
このように、個々のエリアで接地するようにして電圧解析を行うと、メモリ使用量及び処理時間が増大するが、この構成によれば、処理量を削減し、情報量の圧縮を図ることができ、メモリ使用量の削減を図ることができるとともに動作速度の向上をはかることができる。
【００９０】
なお、最適化に際しては仮想的に変更した後、再度解析を行い、その結果をレポートする。これにより、何度かのプロセスを経て容易に最良のレイアウトを得ることが可能となる。
【００９１】
なお、圧縮法としては前記実施の形態に限定されることなく、例えばAWE(Asymptotic Waveform Evaluation)等の圧縮方法を用いることも可能である。
【００９２】
以上説明したように、本発明によれば、基板インピーダンスを考慮してより高精度の電源ノイズ解析を実現することができるため、種々の半導体集積回路デバイスへの適用が可能となる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態１の半導体集積回路を示す図
【図２】本発明の実施の形態１のモデル化された半導体集積回路を示す図
【図３】本発明の実施の形態１のシミュレーションモデル作成手順を示す図
【図４】本発明の実施の形態１の変形例を示す図
【図５】本発明の実施の形態１の解析を実行するための解析装置を示す図
【図６】本発明の実施の形態２のシミュレーション動作を示すフローチャート図
【図７】本発明の実施の形態２の解析方法で形成したモデルを示す図
【図８】本発明の実施の形態３の解析方法で形成したモデルを示す図
【図９】本発明の実施の形態４の解析方法で形成したモデルを示す図
【図１０】本発明の実施の形態５の解析方法で形成したモデルを示す図
【図１１】本発明の実施の形態６の解析方法で形成したモデルを示す図
【図１２】本発明の実施の形態７の解析方法で形成したモデルを示す図
【図１３】本発明の実施の形態８の解析方法で形成したモデルを示す図
【図１４】本発明の実施の形態９の解析方法で形成したモデルを示す図
【図１５】本発明の実施の形態１０の解析方法で形成したモデルを示す図
【図１６】本発明の実施の形態１１の解析方法で形成したモデルを示す図
【図１７】本発明の実施の形態１１の解析方法を示すフローチャート図
【図１８】本発明の実施の形態１２の解析方法で形成したモデルを示す図
【図１９】本発明の実施の形態１２の解析方法を示すフローチャート図
【図２０】本発明の実施の形態１３の解析方法を示すフローチャート図
【図２１】本発明の実施の形態１３の解析方法を示す図
【図２２】本発明の実施の形態１４の解析方法で形成したモデルを示す図
【図２３】本発明の実施の形態１４の解析方法で形成したモデルを示す図
【図２４】本発明の実施の形態１５の解析方法で形成したモデルを示す図
【図２５】従来例の解析方法を示す図
【図２６】従来例の解析方法を示す図
【図２７】従来例の解析方法を示す図
【符号の説明】
【００９４】
１  Ｐ型シリコン基板
２  Ｎウェル
３  ドレイン領域
４  ソース領域
５  ゲート電極
６  コンタクト
１３  ドレイン領域
１４  ソース領域
１５  ゲート電極
１６  コンタクト
【図１】
2006100718.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2006100718.tif 000024
【図２３】
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【図２４】
2006100718.tif 000026
【図２５】
2006100718.tif 000027
【図２６】
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【図２７】
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