(57)【要約】【課題】  強誘電体層をドライエッチングしたときに形成されるダメージを低減することのできる、強誘電体キャパシタの製造方法を提供する。【解決手段】  本発明に係る強誘電体キャパシタ１００の製造方法は、（ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、（ｂ）前記強誘電体積層体の上方にマスク層を形成する工程と、（ｃ）前記上部電極層、および前記強誘電体層の少なくとも一部をドライエッチングすることによりパターニングする工程と、（ｄ）前記上部電極層と前記強誘電体層との界面を含む、前記上部電極層および前記強誘電体層の側壁の少なくとも一部に、当該側壁を保護するための側壁マスク層を形成する工程と、（ｅ）前記マスク層および前記側壁マスク層をマスクとして、前記下部電極層をドライエッチングすることによりパターニングする工程とを含む。【選択図】      図１
2006005152.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
（ｂ）前記強誘電体積層体の上方にマスク層を形成する工程と、
（ｃ）前記上部電極層、および前記強誘電体層の少なくとも一部をドライエッチングすることによりパターニングする工程と、
（ｄ）前記上部電極層と前記強誘電体層との界面を含む、前記上部電極層および前記強誘電体層の側壁の少なくとも一部に、当該側壁を保護するための側壁マスク層を形成する工程と、
（ｅ）前記マスク層および前記側壁マスク層をマスクとして、前記下部電極層をドライエッチングすることによりパターニングする工程と、
を含む、強誘電体キャパシタの製造方法。
【請求項２】
請求項１において、
前記工程（ｄ）は、
前記強誘電体積層体の表面に、前記側壁マスク層のための層を成膜する工程と、
異方性のエッチバックによって、前記側壁マスク層を形成する工程と、
を含む、強誘電体キャパシタの製造方法。
【請求項３】
請求項１または請求項２において、
前記マスク層は、ハードマスク層からなる、強誘電体キャパシタの製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記工程（ｃ）では、
フッ素以外のハロゲンを含むエッチングガスにより、前記上部電極層の少なくとも一部をエッチングし、
前記強誘電体層が露出する前に、前記エッチングガスを、フッ素を含むエッチングガスに切り替えて、前記強誘電体層をエッチングする、強誘電体キャパシタの製造方法。
【請求項５】
請求項４において、
酸素プラズマに曝すことにより、前記強誘電体層のエッチングに用いたフッ素を除去する工程を含む、強誘電体キャパシタの製造方法。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記工程（ｅ）の後に、前記側壁マスク層を除去する工程を含む、強誘電体キャパシタの製造方法。
【請求項７】
請求項１ないし６のいずれかに記載の強誘電体キャパシタの製造方法を用いた、強誘電体メモリの製造方法。
【請求項８】
基体の上方に形成された下部電極層と、
前記下部電極層の上方に形成された強誘電体層と、
強誘電体層の上方に形成された上部電極層と、
前記上部電極層と前記強誘電体層との界面を含む、前記上部電極層および前記強誘電体層の側壁の少なくとも一部に形成された側壁マスク層と、
を含む、強誘電体キャパシタ。
【請求項９】
請求項８において、
前記上部電極層の上方に形成されたハードマスク層を、含む、強誘電体キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリの製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタは、下部電極層と上部電極層との間に強誘電体層が形成された構造をとる。このような強誘電体キャパシタは、ドライエッチングによりパターニングされることで形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、下部電極層と上部電極層との間に強誘電体層が形成された強誘電体積層体をドライエッチングするとき、プラズマ雰囲気に曝されるため、強誘電体キャパシタは、上部電極層と強誘電体層との界面にダメージを受ける場合がある。このようにダメージを受けた強誘電体キャパシタは、リーク電流が増加する等のキャパシタ特性において欠陥が発生しやすい。
【０００４】
本発明の目的は、強誘電体層をドライエッチングするときに受けるダメージを抑制することのできる、強誘電体キャパシタ、およびその製造方法を提供することにある。また、本発明の目的は、上記強誘電体キャパシタの製造方法を用いた強誘電体メモリの製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る強誘電体キャパシタの製造方法は、
（ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
（ｂ）前記強誘電体積層体の上方にマスク層を形成する工程と、
（ｃ）前記上部電極層、および前記強誘電体層の少なくとも一部をドライエッチングすることによりパターニングする工程と、
（ｄ）前記上部電極層と前記強誘電体層との界面を含む、前記上部電極層および前記強誘電体層の側壁の少なくとも一部に、当該側壁を保護するための側壁マスク層を形成する工程と、
（ｅ）前記マスク層および前記側壁マスク層をマスクとして、前記下部電極層をドライエッチングすることによりパターニングする工程と、を含む。
【０００６】
本発明にかかる強誘電体キャパシタの製造方法において、
前記工程（ｄ）は、
前記強誘電体積層体の表面に、前記側壁マスク層のための層を成膜する工程と、
異方性のエッチバックによって、前記側壁マスク層を形成する工程と、を含むことができる。
【０００７】
本発明に係る強誘電体キャパシタにおいて、前記マスク層は、ハードマスク層からなることができる。
【０００８】
本発明にかかる強誘電体キャパシタの製造方法において、
前記工程（ｃ）では、
フッ素以外のハロゲンを含むエッチングガスにより、前記上部電極層の少なくとも一部をエッチングし、
前記強誘電体層が露出する前に、前記エッチングガスを、フッ素を含むエッチングガスに切り替えて、前記強誘電体層をエッチングすることができる。
【０００９】
本発明にかかる強誘電体キャパシタの製造方法において、
酸素プラズマに曝すことにより、前記強誘電体層のエッチングに用いたフッ素を除去する工程を含むことができる。
【００１０】
本発明にかかる強誘電体キャパシタの製造方法において、
前記工程（ｅ）の後に、前記側壁マスク層を除去する工程を含むことができる。
【００１１】
本発明にかかる強誘電体メモリの製造方法は、上述した強誘電体キャパシタの製造方法を用いる。
【００１２】
本発明にかかる強誘電体キャパシタは、
基体の上方に形成された下部電極層と、
前記下部電極層の上方に形成された強誘電体層と、
強誘電体層の上方に形成された上部電極層と、
前記上部電極層と前記強誘電体層との界面を含む、前記上部電極層および前記強誘電体層の側壁の少なくとも一部に形成された側壁マスク層と、
を含む。
【００１３】
本発明にかかる強誘電体キャパシタは、
前記上部電極層の上方に形成されたハードマスク層を、含む。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１５】
１．強誘電体キャパシタおよびその製造方法
図１は、本発明の実施形態に係る強誘電体キャパシタ１００を模式的に示す断面図である。
【００１６】
強誘電体キャパシタ１００は、基体１０上に形成されている下部電極層２０と、下部電極層２０上に形成されている強誘電体層３０と、強誘電体層３０上に形成されている上部電極層４０と、上部電極層４０上に形成されているハードマスク層５０と、側壁マスク層６０とを含む。基体１０は、例えば、シリコン基板とその上に形成された酸化シリコン膜から構成されていてもよい。さらに、基体１０には、トランジスタ等の機能デバイスが形成されてもよい。
【００１７】
ハードマスク層５０は、無機化合物からなるマスクである。
【００１８】
側壁マスク層６０は、下部電極層２０と強誘電体層３０の界面を含む、上部電極層４０および強誘電体層３０の側壁の少なくとも一部に形成される。たとえば、側壁マスク層６０は、図１に示すように、強誘電体層３０の上部、上部電極層４０、およびハードマスク層５０の側壁に形成されることができる。
【００１９】
強誘電体キャパシタ１００は、側壁マスク層６０を有することにより、ドライエッチングの際に強誘電体層３０と上部電極層４０との界面がプラズマにさらされることなく、界面がプラズマによってダメージを受けることを防止することができる。
【００２０】
図２〜図７は、本発明の実施形態に係る強誘電体キャパシタ１００の製造方法を模式的に示す図である。
【００２１】
以下に、強誘電体キャパシタの製造方法の一例を説明する。
【００２２】
（１）まず、図２に示すように、基体１０の上に、下部電極のための導電層２０ａ（以下、下部電極層２０ａ）、強誘電体層のための層３０a（以下、強誘電体層３０ａ）、および上部電極のための導電層４０ａ（以下、上部電極層４０ａ）を順次積層して、強誘電体積層体２００を形成する。
【００２３】
下部電極層２０ａは、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極層２０aは、例えば、Ｐｔ又はＩｒ等の貴金属や、その酸化物（例えば、ＩｒＯx等）を材料として用いることができる。また、下部電極層２０ａは、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極層２０ａの成膜方法は、スパッタ法、真空蒸着、ＣＶＤ等の公知の方法である。
【００２４】
強誘電体層３０ａの材質としては、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などを挙げることができる。
【００２５】
強誘電体層３０ａの成膜方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal  Organic  Decomposition）法などを含む）、スパッタ法またはＣＶＤ（Chemical  Vapor  Deposition）法（ＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition）法を含む）などがある。
【００２６】
上部電極層４０ａは、下部電極層２０ａと同様の材料、及び成膜方法を用いることができる。
【００２７】
（２）次に、ハードマスク層５０を上部電極層４０の上に形成する。ハードマスク層５０の材質としては、例えば、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン、およびタングステンを挙げることができる。ハードマスク層５０は、単層であってもよいし、複数の層の積層体であってもよい。
【００２８】
（３）次に、図３に示すように、レジスト層Ｒ１を形成する。具体的には、ハードマスク層５０上に、レジストを塗布した後、公知のフォトリソグラフィ法により該レジストをパターニングすることにより、所定のパターンのレジスト層Ｒ１が形成される。
【００２９】
（４）次に、図４に示すように、ハードマスク層５０をエッチングする。具体的には、レジスト層Ｒ１をマスクとして、たとえばＩＣＰ（Induction coupled plasma）プラズマを用いたドライエッチングにより、ハードマスク層５０をエッチングする。レジスト層Ｒ１はこの段階で図４に示すように、酸素プラズマなど公知の方法で除去しても良い。
【００３０】
（５）次に、図５に示すように、上部電極層４０ａ、および強誘電体層３０ａの上部をドライエッチングすることによりパターニングする。強誘電体層３０ａのエッチングは、上部電極層４０ａと強誘電体層３０ａの界面が露出した直後に止めることが好ましい。直後とは、例えば上部電極の膜厚／上部電極のドライエッチング速度の変化が算出される時や、ドライエッチング中のプラズマ発光スペクトルの強度をモニタし、上部電極層がなくなり強誘電体層が露出することにより引き起こされるスペクトル強度の変化が観察される時である。また、ウェハーの面内均一性も考慮し、１０％程度のオーバーエッチングを加えて、強誘電体層３０ａのエッチングを止めても良い。強誘電体層３０ａのエッチング量が多くなると、強誘電体層３０がプラズマ雰囲気に曝される時間が長くなり、パターニングされた強誘電体層３０と上部電極層４０の界面がプラズマにより受けるダメージが増加するからである。
【００３１】
上部電極層４０ａ、および強誘電体層３０ａのエッチング方法としては、その材質によって、適宜選択することができ、スパッタエッチング、プラズマエッチング等を挙げることができる。たとえば、ＩＣＰプラズマ等の高密度プラズマを用いる場合には、まず、エッチングガスとして、フッ素以外のハロゲンを含むエッチングガスを用いて、上部電極層４０ａをドライエッチングする。フッ素以外のハロゲンを含むエッチングガスとしては、たとえば塩素と酸素の混合ガスを挙げることができる。その後、強誘電体層３０ａが露出する前に、エッチングガスを、フッ素を含むエッチングガスに切り替えて、残りの上部電極層４０ａと強誘電体層３０ａとをエッチングする。フッ素を含むエッチングガスとしては、たとえばＣＦ４やＣ４Ｆ８などのフロンガスを挙げることができる。エッチングガスはアルゴンなどの不活性ガスを含むことができる。
【００３２】
上部電極層４０のような電極材料は、塩素と酸素の混合ガスを用いてエッチングすることにより、良好な形状の上部電極層４０を得ることができる。一方、本願の発明者によると、強誘電体層３０を、フッ素を含むエッチングガスを用いてエッチングすると、塩素と酸素の混合ガスでエッチングする場合と比べて、強誘電体層３０中の原子の欠損が、少ないことが確認されている。かかる原子の欠損が、上部電極層４０と強誘電体層３０の界面部分がプラズマにより受けるダメージの主な原因となっている。
【００３３】
そこで、上述したように、強誘電体層３０ａが露出する前に、エッチングガスを、塩素と酸素の混合ガスからフッ素を含むエッチングガスに切り替えることにより、上部電極層４０および強誘電体層３０の双方を塩素と酸素の混合ガスでエッチングする場合と比べて、上部電極層４０と強誘電体層３０の界面部分がプラズマにより受けるダメージを、低減させることができ、かつ、良好な形状の上部電極層４０を得ることができる。
【００３４】
良好な形状の強誘電体層３０および上部電極層４０を得るためには、塩素と酸素の混合ガスの酸素濃度は４０〜８０％、圧力は１．０Ｐａ以下の圧力、バイアス電力は５００Ｗであることができる。
【００３５】
（６）次に、強誘電体積層体を酸素プラズマにさらす。たとえばアッシング装置を用いて、酸素の流量１５００ｓｃｃｍ、基板温度２５０℃、プラズマパワー１０００Ｗの条件下で、強誘電体積層体を酸素プラズマ処理する。これにより、上述したエッチング工程で残留したフッ素を除去することができる。また、このときにレジスト層Ｒ１を同時に除去しても良い。
【００３６】
（７）次に、図６、図７に示すように、側壁マスク層６０を形成する。まず、図６に示すように、側壁マスク層６０のための層６０ａは、強誘電体積層体およびハードマスク層５０の表面全体に形成される。
【００３７】
側壁マスク層６０の材質としては、例えば、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン、および上述した強誘電体３０を形成するための材料を挙げることができる。
【００３８】
成膜方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal  Organic  Decomposition）法などを含む）、スパッタ法またはＣＶＤ（Chemical  Vapor  Deposition）法（ＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition）法を含む）などがある。
【００３９】
その後、異方性のドライエッチングによりエッチバックを行い、側壁マスク層６０が形成される。側壁マスク層６０は、図７に示すように、ハードマスク層５０、上部電極層４０、および強誘電体層３０ａの上部の側壁に形成される。
【００４０】
（８）次に、ハードマスク層５０および側壁マスク層６０をマスクとして、強誘電体層３０ａの下部および下部電極層２０ａをエッチングすることにより、図１に示す強誘電体キャパシタ１００が形成される。
【００４１】
上述したように、強誘電体キャパシタ１００は、側壁マスク層６０を有することにより、強誘電体層３０の下部および下部電極層２０をエッチングするときに、プラズマにより受ける物理的および化学的ダメージから、上部電極層４０と強誘電体層３０の界面を含む側面を保護することができる。よって、強誘電体キャパシタ１００は、ドライエッチングの際に受けるプラズマによるダメージを抑制することができるため、良好なキャパシタ特性を有することができる。
【００４２】
２．強誘電体メモリ
本発明に係る強誘電体メモリは、上記強誘電体キャパシタ１００を含む。また、かかる強誘電体メモリは、上記強誘電体キャパシタ１００の製造方法を用いて製造することができる。
【００４３】
図８は、本発明を適用して形成された強誘電体メモリ１０００の一例を模式的に示す図である。強誘電体メモリ１０００は、強誘電体キャパシタ１００を有する。また、強誘電体メモリ１０００は、基体１０内に、トランジスタ１６を含む。
【００４４】
トランジスタ１６は、基板１９上に形成されたソースおよびドレイン１２、１５、ゲート絶縁膜１３、ゲート１４を含んで構成される。なお、トランジスタ１６は、公知の手法で形成することができる。
【００４５】
また、この強誘電体メモリ１０００は、強誘電体キャパシタ１００の上に絶縁層２３を有する。強誘電体キャパシタ１００を覆うようにして水素バリア膜２５が形成されている。強誘電体キャパシタ１００は、配線層２４によりトランジスタ１６と接続される。
【００４６】
また、かかる強誘電体メモリ１０００は、素子分離領域１７を形成することによって他の強誘電体メモリ１０００と素子分離される。また、強誘電体キャパシタ１００とトランジスタ１６とは、基体１０に形成された例えば、酸化シリコン等から成る層間絶縁膜１８によって配線層２４以外では絶縁される。
【００４７】
なお、本実施例では、いわゆる１Ｔ１Ｃ型の強誘電体メモリの製造工程について説明したが、本実施の形態の強誘電体薄膜の形成方法は、この他に、いわゆる２Ｔ２Ｃ型や単純マトリクス型（クロスポイント型）などの各種のセル方式を用いた強誘電体メモリの製造工程にも適用することが可能である。
【００４８】
また、上述した強誘電体キャパシタの製造方法は、圧電素子の製造方法に用いることもできる。
【００４９】
３．実験例
３．１．
図９は、本実施の形態に係る強誘電体キャパシタのヒステリシス特性を示す。符号ａで示すヒステリシスは、本実施の形態にかかる強誘電体キャパシタを用いた強誘電体メモリのヒステリシス特性を示し、符号ｂで示すヒステリシスは、従来の強誘電体キャパシタを用いた強誘電体メモリのヒステリシス特性を示す。従来の強誘電体キャパシタは、側壁マスク層を有さない点以外は、本実施の形態に係る強誘電体キャパシタと同じである。
【００５０】
以下に、測定に用いた本実施の形態に係る強誘電体キャパシタのサンプルについて説明する。
【００５１】
下部電極層２０および上部電極層４０の材質としては、Ｐｔを用いた。下部電極層２０および上部電極層４０の膜厚は、各々２００ｎｍとした。強誘電体層３０の膜厚は、１５０ｎｍとした。ハードマスク層５０の材質としては、窒化チタンを用いた。ハードマスク層５０の膜厚は、２００ｎｍとした。側壁マスク層６０の材質としては、酸化アルミニウムを用いた。側壁マスク層の膜厚は、２０ｎｍとした。
【００５２】
下部電極層２０および上部電極層４０は、スパッタ法により成膜した。強誘電体層３０は、ＰＺＴ膜をスピンコートにより成膜、熱処理することにより形成した。ハードマスク層５０は、スパッタ法により形成した。側壁マスク層６０はＣＶＤ法により形成した。
【００５３】
従来の強誘電体キャパシタは、側壁マスク層６０を有さない点で、上述の強誘電体キャパシタ１００と異なる。
【００５４】
以上のサンプルおよび比較用サンプルについてそれぞれヒステリシスを求めた。その結果、図９に示すように、側壁マスク層６０を有することにより、強誘電体キャパシタ１００のヒステリシス特性（ａ）は、従来の強誘電体キャパシタのヒステリシス特性（ｂ）と比較して良好であることが確認された。
【００５５】
３．２．
図１０は、本実施の形態に係る強誘電体キャパシタのヒステリシス特性を示す。符号ａで示すヒステリシスと符号ｂで示すヒステリシスとでは、用いたエッチングガスが異なる。符号ａで示すヒステリシスは、本実施の形態にかかる強誘電体キャパシタを用いた強誘電体メモリのヒステリシス特性を示す。強誘電体層３０のドライエッチングにおけるエッチングガスとして、ＣＦ４アルゴンを用いた。符号ｂで示すヒステリシスは、エッチングガスとして塩素およびアルゴンを用いた場合のヒステリシス特性を示す。
【００５６】
図１０に示すように、符号ａで示すヒステリシスは、符号ｂで示すヒステリシスと比べて、良好なヒステリシス特性を示す。よって、強誘電体層３０のドライエッチングの際に、フッ素を含むエッチングガスを用いた場合には、塩素を含むエッチングガスを用いる場合と比べて、強誘電体キャパシタ１００が受けるダメージが抑制されることが確認された。
【００５７】
図１１は、強誘電体層３０のエッチング前後における強誘電体キャパシタ１００のフッ素および塩素濃度を示す図である。フッ素および塩素濃度は、Ｘ線光放出分光法（ＸＰＳ）によって測定した。ドライエッチング時に、フッ素または塩素を含むエッチングガスによって強誘電体層３０をエッチングすると、強誘電体層３０の側壁にフッ素または塩素が吸着し、酸素プラズマに曝した後、フッ素は除去されているが、塩素は除去されないことが確認された。
【００５８】
以上、本発明に好適な実施の形態について述べたが、本発明はこれらに限定されるものではなく、本発明の要旨の範囲内で各種の態様を取り得る。
【図面の簡単な説明】
【００５９】
【図１】本実施の形態に係る強誘電体キャパシタを模式的に示す断面図。
【図２】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図３】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図４】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図５】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図６】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図７】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図８】本実施の形態に係る強誘電体メモリを模式的に示す図。
【図９】強誘電体キャパシタのヒステリシス特性を示す図。
【図１０】強誘電体キャパシタのヒステリシス特性を示す図。
【図１１】強誘電体キャパシタの製造工程におけるフッ素および塩素濃度を示す図。
【符号の説明】
【００６０】
１０  基体、１３  ゲート絶縁膜、１４  ゲート、１２、１５  ドレイン、１６  トランジスタ、１９  基板、２０  下部電極層、３０  強誘電体層、３２  ダメージ層、４０  上部電極層、５０  ハードマスク層、６０  側壁マスク層、１００  強誘電体キャパシタ、１０００  強誘電体メモリ
【図１】
2006005152.tif 000003
【図２】
2006005152.tif 000004
【図３】
2006005152.tif 000005
【図４】
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【図５】
2006005152.tif 000007
【図６】
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【図７】
2006005152.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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