(57)【要約】【課題】  高誘電体ゲート絶縁膜およびシリコン基板との界面を高品質化して、ＭＩＳＦＥＴの特性向上を図る。【解決手段】  シリコン基板１１上にｈｉｇｈ−ｋ膜２１とゲート電極２４を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理２３を施し、その後のプロセス温度を６００℃以下で行う、半導体装置の製造方法。【選択図】  図７
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【特許請求の範囲】
【請求項１】
シリコン基板上に高誘電率膜とゲート電極を形成する半導体装置の製造方法において、高誘電率膜形成後にフッ素雰囲気でアニール処理を施し、その後のプロセス温度を６００℃以下で行うことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、アニール処理は、フッ素を含有するガスを成分とすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、高誘電率膜と半導体基板の界面付近のフッ素の濃度が１０２０／ｃｍ３以上であることを特徴とする半導体装置の製造方法。
【請求項４】
シリコン基板上に高誘電率膜とゲート電極を形成する半導体装置の製造方法において、高誘電率膜に積層する該高誘電率膜とは異種の薄膜を形成後にフッ素雰囲気でアニール処理を施すことを特徴とする半導体装置の製造方法。
【請求項５】
シリコン基板上に高誘電率膜とゲート電極を形成する半導体装置の製造方法において、高誘電率膜に積層する該高誘電率膜とは異種のフッ素ドープの薄膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１、４又は５に記載の半導体装置の製造方法において、高誘電率膜形成後、酸素プラズマ処理を行い、その後にフッ素雰囲気でのアニール処理あるいは前記薄膜形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項４又は５に記載の半導体装置の製造方法において、前記薄膜はシリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項４又は５に記載の半導体装置の製造方法において、前記フッ素雰囲気でのアニール処理後あるいは前記フッ素ドープの薄膜形成後のプロセス温度が６００℃以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するもので、詳しくは、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）用のゲート絶縁膜に高誘電率膜（Ｈｉｇｈ−ｋ膜）が適用される半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン基板上に絶縁膜とゲート電極を形成した半導体装置において、絶縁膜にフッ素を添加することにより、シリコン基板との界面に存在するダングリングボンドを終端させることは、特許文献１に示されているが、電極形成前に低温でフッ素アニール処理を行う点が示されていない。
【特許文献１】特開２００１−２５７３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
メタルゲートは、通常、ｈｉｇｈ−ｋ膜に有利な材料であるが、ｈｉｇｈ−ｋ膜の成膜温度は、低い場合が多く、シリコン基板界面状態を良好にする熱工程を経ていないのが普通である。また、先にシリコン基板中にソースドレインを形成する工程（ダマシンゲートなどゲート後付けプロセス）では、サリサイドの形成（例えばＮｉＳｉでは５００℃未満）を行った後に、本来の絶縁膜を形成する場合が多く、これも高温化を適用できない一つの要因となっている。
【０００４】
このように、低温化に伴い、シリコン基板の界面の状態が熱工程で回復せず、界面準位が多いことが避けて通れない。これを低減する方法として、水素アニール工程を行うことが挙げられるが、水素や重水素ではその回復の度合いが温度で制限されてしまい、例えば配線形成後に行うシンターリング工程では約５００℃未満で、大きな効果が期待できない。
【０００５】
また、水素は界面付近に存在する場合、ＮＢＴＩ（Negative Bias Temperature Instability）をより悪化させると言われており、信頼性に対する影響が大きい。また、イオン注入でフッ素を導入する方法については、例えばゲート後付け工程（ダマシンゲートプロセスなど）を経る場合、十分に界面にフッ素を導入することが困難である。
【０００６】
以上のように、シリコン基板の界面の改質に必要な高温化の導入不可能、シンターの限界があることから、デバイスへ与える影響は計り知れないものがある。界面準位の増加に伴い、例えば移動度の劣化、ＢＴストレス耐性の低減など、深刻な問題が存在する。
【０００７】
本発明は、上述の事情に鑑みてなされたもので、ＭＩＳＦＥＴにおいてｈｉｇｈ−ｋ膜を含むゲート絶縁膜（高誘電体ゲート絶縁膜）にフッ素を低温下で導入し、高性能なＭＩＳＦＥＴを可能にする半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、半導体装置の製造方法にかかる第１の発明は、シリコン基板上にｈｉｇｈ−ｋ膜とゲート電極を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理を施し、その後のプロセス温度を６００℃以下、５００℃程度で行うという構成を有している。
【０００９】
そして、半導体装置の製造方法にかかる第２の発明は、シリコン基板上にｈｉｇｈ−ｋ膜とゲート電極を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にｈｉｇｈ−ｋ膜に積層した極薄絶縁膜を形成し、上記ｈｉｇｈ−ｋ膜と極薄絶縁膜の界面領域にフッ素を含有させるという構成を有している。
【発明の効果】
【００１０】
本発明は、シリコン基板と高誘電体ゲート絶縁膜の界面および高誘電体ゲート絶縁膜の膜質を改質して、ＭＩＳＦＥＴの特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明の実施の形態の幾つかを詳細に説明する。
（実施の形態１）
はじめに、本発明の実施の形態１を図１〜図８を参照して説明する。まず、図１に示す通り、シリコン基板１１にＳＴＩ（shallow trench isolation）１２を形成し、更に、犠牲酸化膜１３を形成する。犠牲酸化膜１３を介してウエル（Well）インプラ注入１４を行う。次に、犠牲酸化膜１３をエッチング除去し、その後、酸化膜形成前の洗浄処理を行う。
【００１２】
次に、図２に示す通り、シリコン基板１１表面に任意の厚さのダミーゲート絶縁膜１５を形成後、アモルファス或いはポリ状のシリコン膜、或いはシリコンゲルマニウム膜のダミーゲート電極１６を堆積させる。
【００１３】
次に、図３に示す通り、ダミーゲート電極１６を加工後、エクステンション層１１１ａ及びハロー用の不純物をイオン注入し、更に、サイドウォール１８を形成し、ソースドレイン用の不純物をイオン注入して、活性化アニールを施す。活性化アニールは、例えば約１０５０℃で数秒間のスパイクアニール（ｓｐｉｋｅアニール）とする。このようにして、浅接合のソースドレイン拡散層１１１を形成する。ここで、エクステンション層１１１ａとソースドレイン拡散層１１１は同導電型の拡散層であり、ハローは逆導電型の拡散層となる。
【００１４】
上記ソースドレイン拡散層１１１等を浅接合に形成する活性化アニールは、その他に、フラッシュランプアニール、レーザーアニール等のような低サーマルバジェットによる熱処理がある。ここで、フラッシュランプアニールにおいては、可視域から近赤外線域までの広い範囲に発光波長を有している白色光のキセノン（Ｘｅ）フラッシュランプを用いるとよい。このＸｅフラッシュランプは、数１００μ秒〜数１０ｍ秒という極めて短時間の発光が可能な光源であり、その処理温度４５０〜６００℃、処理時間１０ｍ秒程度で上記活性化アニールをすることができる。
【００１５】
その後、図４に示す通り、例えばＣｏ、Ｎｉなどの金属膜をスパッタ法で成膜し、公知のサリサイド技術によりソースドレイン拡散層１１１表面にシリサイド層１９を低温で形成する。
【００１６】
次に、図５に示す通り、窒化膜２０１と酸化膜２０２の層間膜２０を形成する。下地の窒化膜２０１をストッパにＣＭＰ（Chemical Mechanical Polishing）を施し、アモルファス或いはポリ状のシリコン膜、或いはシリコンゲルマニウム膜のダミーゲート電極１６を露出させ、ダミーゲート電極１６をエッチングで除去し、シリコン基板１１を露出させる。
【００１７】
その後、図６に示す通り、例えばＨｆＯ２などのＨｉｇｈ−ｋ材料をＡＬＤ（Atomic Layer Deposition）或いはＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition）で堆積し、上記露出したシリコン基板１１表面および層間膜２０表面を被覆するｈｉｇｈ−ｋ膜２１を形成する。このようにして、高誘電体ゲート絶縁膜を構成する絶縁膜として、シリコン基板１１上直にｈｉｇｈ−ｋ膜２１が形成される。
【００１８】
ここで、ｈｉｇｈ−ｋ膜２１としては、上述したところのＨｆＯ２の他にＺｒＯ２といった金属酸化物や、ＨｆＳｉＯｘ、ＺｒＳｉＯｘといった金属シリケート、ＨｆＡｌＯｘ、ＺｒＡｌＯｘといった金属アルミネート、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素の酸化物を主体とした高誘電率膜材料で構成すると好適である。そして、上記高誘電率膜材料から成るＨｉｇｈ−ｋ膜のうち２種類以上の絶縁膜を選択し積層した積層構造の絶縁膜を用いてもよい。
【００１９】
この後、図７に示す通り、酸素雰囲気でプラズマ処理を施し、ｈｉｇｈ−ｋ膜２１中の酸素欠損を補う。この処理により同時にシリコン基板１１とｈｉｇｈ−ｋ膜２１の界面にＳｉＯ２界面形成膜２２が形成される。このＳｉＯ２界面形成膜２２は、４００℃程度でサブナノメータ程度の膜厚に形成される。
【００２０】
以上のようにして、高誘電体ゲート絶縁膜を構成するｈｉｇｈ−ｋ膜２１とＳｉＯ２界面形成膜２２を形成後、フッ素を界面に導入する目的で、Ｆ２の雰囲気（窒素との混合比で１ｖｏｌ．％から１０ｖｏｌ．％程度の濃度に希釈した雰囲気）中で、１００℃から４００℃まで昇温し、１分から１０分程度保持したプロセスを経てＦ２アニール２３を施す。このプロセスを取ることにより、フッ素添加時に特別なアニール処理を行わない。この処理によってｈｉｇｈ−ｋ膜２１、ＳｉＯ２界面形成膜２２中、そして特にシリコン基板１１との界面付近に多くのフッ素が局在する状態を実現できる（図１１参照）。この界面には、１０２０／ｃｍ３以上の量のフッ素が存在する。
【００２１】
フッ素を導入するガス雰囲気としてＦ２を挙げたが、これはフッ素を含有する例えばフロロカーボン系ガス（ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ４Ｆ４、Ｃ４Ｆ６、Ｃ５Ｆ８）やトリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨ２Ｆ２）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、三フッ化塩素（ＣｌＦ３）でも同様の効果が確認されている。但し、４００℃以下の低温で実現するためには、Ｆ２が望ましい。
【００２２】
あるいは、上記ＮＦ３ガス、Ｆ２ガスをプラズマ励起し、このプラズマ励起で生成するフッ素の活性種の中でイオン種を除き、フッ素の中性ラジカルを上記ｈｉｇｈ−ｋ膜２１表面に照射する、いわゆるフッ素のリモートプラズマ処理を施してもよい。この場合も、４００℃以下の低温下にて、ｈｉｇｈ−ｋ膜２１、ＳｉＯ２界面形成膜２２中、及びシリコン基板１１との界面付近に多くのフッ素を導入させることができる。
【００２３】
この後、図８に示す通り、例えばＴｉＮまたはＷなどのメタル膜をＣＶＤ法等で成膜し、公知のドライエッチング技術で加工してゲート電極２４を形成し、ソースドレインのコンタクト２５を形成し、配線材料工程を経て、例えばＷ、Ａｌを用いて任意の回路を構成する。メタルゲート電極の形成など、ｈｉｇｈ−ｋ膜２１形成後のプロセスは、６００℃以下の低温で行われる。このように６００℃以下の低温のプロセスにすることにより、高誘電体ゲート絶縁膜に含有されるフッ素の活性化は抑制されて安定化し、高品質の高誘電体ゲート絶縁膜および界面が得られるようになる。また、このように低温プロセスにすることで、ｈｉｇｈ−ｋ膜２１の膜質劣化、シリサイド層１９の凝集等の問題は皆無になる。
【００２４】
上記ゲート電極２４としては、ＴｉＮの他に、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、あるいはＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙ等の導電体膜材料またはそれらの積層した材料を用いることができる。あるいは、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗなどの金属、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの金属珪化物、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘなどの金属炭化物から成る導電体膜材料またはそれらの積層した材料を用いることができる。また、上記Ｗの代わりにＡｌやＡｌ合金、ＣｕやＣｕ合金等を用いることができる。
【００２５】
次に、上記実施の形態１の一実施例における効果について説明する。
フッ素処理をしたＭＩＳＦＥＴについて、ゲート領域は、Ｗ／ＴｉＮ／ＨｆＯ２（膜厚２．５ｎｍ）／ＳｉＯ２（膜厚０．５ｎｍ）の構造に形成され、その形成工程の順序は、図１〜図８の通りである。ここで、上記フッ素ガスの処理により、高誘電体ゲート絶縁膜中のフッ素分布は図１１に示すようになる。そして、ダミーゲート時のソースドレイン拡散層の活性化アニールは、１０００℃、３秒程度であり、最終的なシンターは４００℃である。また、フッ処理をしないＭＩＳＦＥＴは、フッ素アニール工程のみを行わず、その他の工程は同じである。
【００２６】
図９は、上記フッ素処理をした場合と、処理をしない場合のＭＩＳＦＥＴの移動度を示している。横軸が電界の強さ（Ｅeff（ＭＶ／ｃｍ））を示し、縦軸が移動度（μ（ｃｍ２／Ｖｓ））を示している。図９（Ａ）は、Ｎ型ＭＩＳＦＥＴの移動度を示し、図９（Ｂ）は、Ｐ型ＭＩＳＦＥＴの移動度を示している。Ｎ型もＰ型もともにフッ素処理により移動度が向上している。Ｎ型ＭＩＳＦＥＴは、Ｐ型ＭＩＳＦＥＴより電界（横軸）全般に亘って移動度が向上しており、フッ素処理による効果がより多く得られていることを示している。
【００２７】
図１０は、横軸の右部がフッ素系ガス処理を行った場合を示し、左部がフッ素系ガス処理を行わない場合を示している。右側の縦軸が界面準位（Ｄｉｔ（ｃｍ−２ｅＶ−１））を示し、左側の縦軸がＮＢＴＩ（Negative Bias Temperature Instability）（ΔＶｔｈ（Ｖ））を示している。白丸がＮ型ＭＩＳＦＥＴを示し、黒丸がＰ型ＭＩＳＦＥＴを示している。折れ線グラフは、右側の縦軸を利用し、Ｎ型とＰ型のＭＩＳＦＥＴの界面準位の相違を示している。棒グラフは、左側の縦軸を利用し、フッ素系ガス処理による、しきい値の変動を示している。
【００２８】
図１０に示す通り、Ｎ型もＰ型も、フッ素系ガス処理により、界面準位が低下しており、大きく改善していることが読み取れる。特に、Ｎ型の界面準位がＰ型より小さいことが分かる。また、フッ素系ガス処理により、しきい値の変動が小さくなっていることを示している。この結果、ＢＴストレスを印加した場合、デバイスの信頼性の差も明らかであり、デバイス特性と信頼性の両方を同時に満足できることが確認される。
【００２９】
図１１は、シリコン基板１１とゲート絶縁膜２１、２２との界面付近のフッ素の導入量を示しており、界面付近のフッ素の導入量は、１×１０２０／ｃｍ３以上を示している。これにより、フッ素の導入量が界面付近で１×１０２０／ｃｍ３以上であると、より効果が得られることが知られる。
【００３０】
（実施の形態２）
次に、本発明の実施の形態２を図１〜図６、図１２〜図１５を参照して説明する。この実施の形態の特徴は、実施の形態１において説明したｈｉｇｈ−ｋ膜上に更に極薄絶縁膜を形成してから、上述したところのフッ素導入を行うところにある。あるいは、ｈｉｇｈ−ｋ膜上にフッ素を含有する極薄絶縁膜を積層して形成するところにある。このようにすることで、ｈｉｇｈ−ｋ膜と極薄絶縁膜との界面領域に更に多量のフッ素が容易に導入できるようになる。
【００３１】
実施の形態２の場合においても、実施の形態１の場合と全く同様に、図１〜図６までの工程を経て、図６に示すダマシンゲートを構成するｈｉｇｈ−ｋ膜２１を成膜する。
【００３２】
この後、図１２に示す通り、酸素雰囲気でプラズマ処理を施し、ｈｉｇｈ−ｋ膜２１中の酸素欠損を補う。同時に、この処理によりシリコン基板１１とｈｉｇｈ−ｋ膜２１の界面にＳｉＯ２界面形成膜２２が形成される。このＳｉＯ２界面形成膜２２は、４００℃程度で例えば０．５ｎｍ程度の膜厚に形成される。
【００３３】
この後、図１３に示す通り、例えばＡＬＤ法により０．５ｎｍ〜１．５ｎｍ程度の膜厚の極薄絶縁膜２６を形成する。上記ＡＬＤ法において、例えばジクロールシランガス（ＳｉＨ２Ｃｌ２）、水（Ｈ２Ｏ）等を成膜原料のプリカーサとして使用しシリコン酸化膜を成膜温度２００〜３００℃程度で堆積させる。この場合、ｈｉｇｈ−ｋ膜２１を成膜するＡＬＤ成膜装置と極薄絶縁膜２６を成膜する成膜装置はマルチチャンバー構造になっており、ｈｉｇｈ−ｋ膜２１と極薄絶縁膜２６とを上記装置内で連続的に成膜するようにすれば好適である。ここで、極薄絶縁膜２６としてシリコン窒化膜、シリコン酸窒化膜等を形成してもよい。シリコン窒化膜の成膜では、成膜原料のプリカーサとしてジクロールシランガス（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用いればよく、シリコン酸窒化膜の成膜におけるプリカーサとしてはジクロールシランガス（ＳｉＨ２Ｃｌ２）、水（Ｈ２Ｏ）およびアンモニア（ＮＨ３）を使用する。
【００３４】
以上のようにして、高誘電体ゲート絶縁膜を構成するｈｉｇｈ−ｋ膜２１、ＳｉＯ２界面形成膜２２および極薄絶縁膜２６を形成後、実施の形態１の場合と同様に、図１４に示す通り、Ｆ２ガスの雰囲気（窒素との混合比で１ｖｏｌ．％から１０ｖｏｌ．％程度の濃度に希釈した雰囲気）中で、１００℃から４００℃まで昇温し、１分から１０分程度保持したプロセスを経てＦ２アニール２３を施す。このプロセスを取ることにより、フッ素添加時に特別なアニール処理を行わない。この処理によって極薄絶縁膜２６とｈｉｇｈ−ｋ膜２１の界面、ｈｉｇｈ−ｋ膜２１中、ＳｉＯ２界面形成膜２２中、及びシリコン基板１１との界面付近に多くのフッ素が局在する状態を実現できる（図１７参照）。これらの界面領域には、それぞれ３×１０２１／ｃｍ３程度、１×１０２０／ｃｍ３以上のフッ素量が含有されるようになる。しかも、図１１と比較しても明らかなように、極薄絶縁膜２６、ｈｉｇｈ−ｋ膜２１およびＳｉＯ２界面形成膜２２から成る高誘電体ゲート絶縁膜に、実施の形態１の場合よりも１桁以上多量のフッ素を導入することが可能になる。
【００３５】
この場合も、実施の形態１の場合と同様に、フッ素を導入するガス雰囲気としてＦ２ガスの代わりにフッ素を含有する、例えばフロロカーボン系ガス（ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ４Ｆ４、Ｃ４Ｆ６、Ｃ５Ｆ８）やトリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨ２Ｆ２）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、三フッ化塩素（ＣｌＦ３）でも同様の効果が生じる。あるいは、上記ＮＦ３ガス、Ｆ２ガスをプラズマ励起し、フッ素の活性種の中でイオン種を除き、フッ素の中性ラジカルを上記ｈｉｇｈ−ｋ膜２１表面に照射する、いわゆるフッ素のリモートプラズマ処理を施してもよい。この場合も、４００℃以下の低温下にて、ｈｉｇｈ−ｋ膜２１、ＳｉＯ２界面形成膜２２中、及びシリコン基板１１との界面付近に多くのフッ素を導入させることができる。
【００３６】
また、極薄絶縁膜２６の上記成膜においてフッ素をドープしてもよい。例えば上記ＡＬＤ法の成膜時に上記プリカーサと共にドーピングガスとして希釈したＦ２ガス（窒素との混合比で０．１ｖｏｌ．％〜５ｖｏｌ．％程度）、ＮＦ３ガスあるいはＳＦ６ガスを成膜室（チャンバー）に導入し、フッ素ドープの極薄絶縁膜２６を成膜する。この方法においても、図１７に示したのと同様の濃度分布を有し多量のフッ素を含有する高誘電体ゲート絶縁膜を形成することが可能になる。
【００３７】
この後、図１５に示す通り、実施の形態１と同様にして、例えばＴｉＮまたはＷなどのメタル膜から成るゲート電極２４を形成し、更にソースドレインのコンタクト２５を形成し、配線材料工程を経て、例えばＷ、Ａｌを用いて任意の回路を構成する。メタルゲート電極の形成など、ｈｉｇｈ−ｋ膜２１形成後のプロセスは、６００℃以下の低温で行うと好適である。この６００℃以下の低温のプロセスにすることにより、高誘電体ゲート絶縁膜に含有する多量のフッ素は不活性で安定化したままであり、高品質の高誘電体ゲート絶縁膜および界面が得られる。ここで、６００℃温度を超えるプロセスを用いると、上記含有するフッ素は活性化し逆にシリコン基板との界面に損傷を与え易くなる。
【００３８】
以下、上記実施の形態２の一実施例における効果について説明する。
上述したＦ２アニールによるフッ素処理をしたＭＩＳＦＥＴについて、ゲート領域は、Ｗ／ＴｉＮ／ＳｉＮ（膜厚０．５ｎｍ）／ＨｆＳｉＯｘ（膜厚２．０ｎｍ）／ＳｉＯ２（膜厚０．５ｎｍ）の構造に形成され、その形成工程の順序は、図１〜図６、図１２〜図１５の通りである。ここで、上記Ｆ２アニールにより、高誘電体ゲート絶縁膜中のフッ素分布は図１７に示すようになる。そして、ダミーゲート時の活性化アニールは、１０００℃、３秒程度であり、最終的なシンターは４００℃である。また、フッ処理をしないＭＩＳＦＥＴは、Ｆ２アニール工程のみを行わず、その他の工程は同じである。
【００３９】
図１６は、上記フッ素処理をした場合と、処理をしない場合のｎチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中の電荷トラップ量と、上記高誘電体ゲート絶縁膜／シリコン基板界面の界面準位とを評価した結果を示している。この評価は、上記ＭＩＳＦＥＴを公知のチャージポンピング法で測定して行った。ここで、図１６（Ａ）は、電荷トラップ量の評価結果を示し、図１６（Ｂ）は、界面準位の評価結果を示している。図１６（Ａ、Ｂ）の横軸に高誘電体ゲート絶縁膜中への電荷注入量をとり、図１６（Ａ）の縦軸には高誘電体ゲート絶縁膜中への電荷注入により電荷トラップに捕獲された電荷キャリア数（トラップ電荷の増加量に対応している）を単位面積当たりで示す。そして、図１６（Ｂ）の縦軸は高誘電体ゲート絶縁膜中への電荷注入ストレス（ＢＴストレスに相当する）による界面準位密度の増加量を示している。
【００４０】
図１６（Ａ）に示す通り、黒丸のフッ素処理をしないＭＩＳＦＥＴの場合は、白丸のフッ素処理をしたＭＩＳＦＥＴの場合よりも、電荷トラップは少なくとも１桁以上多く存在する。これは、上記実施の形態２で説明したようにＭＩＳＦＥＴの高誘電体ゲート絶縁膜中にフッ素を含有させることにより、膜中、特にｈｉｇｈ−ｋ膜中の電荷トラップ量が１桁以上低減することを示している。
【００４１】
図１６（Ｂ）に示す通り、黒丸のフッ素処理をしないＭＩＳＦＥＴの場合は、白丸のフッ素処理をしたＭＩＳＦＥＴの場合よりも、上記ストレスによる界面準位の生成量は少なくとも１桁以上多くなる。これは、上記実施の形態２で説明したようにＭＩＳＦＥＴの高誘電体ゲート絶縁膜中にフッ素を含有させることにより、高誘電体ゲート絶縁膜／シリコン基板界面の結合状態が安定化することを示している。また、上記フッ素処理により、図１０で説明したように界面準位は低下することは、実施の形態１の場合と全く同じである。上記図１６で説明したフッ素処理の効果は、ｐチャネルＭＩＳＦＥＴの場合にも同様に生じるものである。
【００４２】
図１７は、実施の形態２特有の３層構造になる高誘電体ゲート絶縁膜へのフッ素の導入量を示している。図１１と比較して判るように、この場合は、シリコン基板１１とＳｉＯ２界面形成膜２２、ｈｉｇｈ−ｋ膜２１との界面付近、ｈｉｇｈ−ｋ膜２１と極薄絶縁膜２６との界面領域に多量のフッ素が蓄積（パイルアップ）する形態で含有される。そして、シリコン界面付近のフッ素の導入量は、１×１０２０／ｃｍ３以上を示し、ｈｉｇｈ−ｋ膜２１と極薄絶縁膜２６と界面付近のフッ素の導入量は、更に１桁以上の多い３×１０２１／ｃｍ３程度になる。
【００４３】
このようにｈｉｇｈ−ｋ膜２１を挟む上記２箇所の界面領域にフッ素が含有するようになるために、通常ではフッ素固溶度の小さいｈｉｇｈ−ｋ膜２１中であっても多量のフッ素を含有させることが可能になり、シリコン基板表面の界面準位の低減、膜中の電荷トラップの低減が容易に達成できるようになる。そして、高品質および信頼性の高い高誘電体ゲート絶縁膜の形成が可能になる。
【００４４】
また、この実施の形態２の場合には、上記メカニズムによりｈｉｇｈ−ｋ膜２１に充分なフッ素量を含有させることが可能になり、フッ素導入のプロセス余裕度が非常に高くなって導入フッ素量の調整／制御が容易になる。
【００４５】
本発明は、上記実施の形態に限定されるものでなく、発明の趣旨を逸脱しない範囲でいろいろの変形を採ることができる。例えば、上述したようなダマシン構造のゲート電極のＭＩＳＦＥＴの代わりに、通常の構造であるフラット構造のゲート電極を有するＭＩＳＦＥＴの形成の場合にも本発明は同様に適用できるものである。この場合、高誘電体ゲート絶縁膜を形成後に、ＭＩＳＦＥＴのソースドレイン等の拡散層を形成する。そこで、ｈｉｇｈ−ｋ膜の耐熱性を高めるために窒素を膜中に含有させる方法を併用させるとよい。あるいは、ソースドレイン拡散層等の拡散層のアニール温度を低減するために、上述したようなフラッシュランプアニールまたは６００℃程度での固相成長技術を併用すればよい。
【００４６】
また、ｈｉｇｈ−ｋ膜に用いる金属酸化膜としては、その他にアルミナ膜（Ａｌ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、チタン酸ストロンチウム膜（ＳＴＯ膜）、チタン酸バリウムストロンチウム膜（ＢＳＴ膜）のような金属酸化膜あるいはチタン酸ジルコン酸鉛膜（ＰＺＴ膜）のような強誘電体膜を用いてもよい。そして、ｈｉｇｈ−ｋ膜に用いる金属シリケート膜としては、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のシリケート膜あるいは高融点金属のシリケート膜、更には、これらのシリケート膜の複合したシリケート膜を用いてもよい。また、ｈｉｇｈ−ｋ膜に用いる金属アルミネート膜としては、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のアルミネート膜あるいは高融点金属のアルミネート膜、更には、これらのアルミネート膜の複合膜を用いてもよい。あるいは、シリケート膜とアルミネート膜の複合膜を使用することもできる。
【００４７】
また、上記極薄絶縁膜２６として、ｈｉｇｈ−ｋ膜２１とは異種の高誘電率膜を積層して形成させてもよい。この場合でも、実施の形態２のメカニズムが同様に働き、これらの異種ｈｉｇｈ−ｋ膜の界面にフッ素がパイルアップするために、多量のフッ素を高誘電体ゲート絶縁膜に含有させることができるようになる。
【図面の簡単な説明】
【００４８】
【図１】ウエル注入時の半導体装置の断面図
【図２】ダミーゲート形成時の半導体装置の断面図
【図３】ダミーゲート加工とイオン注入時の半導体装置の断面図
【図４】サリサイド形成後の半導体装置の断面図
【図５】ＣＭＰ後、ダミーゲート除去工程時の半導体装置の断面図
【図６】ｈｉｇｈ−ｋ膜形成時の半導体装置の断面図
【図７】実施の形態１におけるＦ２アニール工程時の半導体装置の断面図
【図８】実施の形態１におけるメタル電極とコンタクト形成時の半導体装置の断面図
【図９】フッ素系ガス処理による移動度の改善例を示すグラフの図
【図１０】フッ素系ガス処理によるＶｔｈと界面準位の改善例を示すグラフの図
【図１１】実施の形態１におけるシリコン基板とゲート絶縁膜の界面付近のフッ素分布図
【図１２】実施の形態２におけるＳｉＯ２界面形成膜形成時の半導体装置の断面図
【図１３】実施の形態２における極薄絶縁膜形成時の半導体装置の断面図
【図１４】実施の形態２におけるＦ２アニール工程時の半導体装置の断面図
【図１５】実施の形態２におけるメタル電極とコンタクト形成時の半導体装置の断面図
【図１６】フッ素系ガス処理によるゲート絶縁膜の改善例を示すグラフの図
【図１７】実施の形態２におけるシリコン基板とゲート絶縁膜の界面付近のフッ素分布図
【符号の説明】
【００４９】
１１・・・シリコン基板
１１１ａ・・エクステンション層、ハロー層
１１１・・・ソースドレイン拡散層
１２・・・ＳＴＩ（shallow trench isolation）
１３・・・犠牲酸化膜
１４・・・ウエルインプラ注入
１５・・・ダミーゲート絶縁膜
１６・・・ダミーゲート電極
１８・・・サイドウォール
１９・・・シリサイド層
２０・・・層間膜
２０１・・層間膜（窒化膜）
２０２・・層間膜（酸化膜）
２１・・・ｈｉｇｈ−ｋ膜
２２・・・ＳｉＯ２界面形成膜
２３・・・Ｆ２アニール
２４・・・メタルゲート電極
２５・・・コンタクト電極
２６・・・極薄絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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