(57)【要約】  【構成】  加算値を形成する小数部を間引き係数に加算することで、加算値の整数部が示す数値は局所的に変動する。変動のタイミングは、小数部が示す数値に依存する。書き込みアドレス値は、このような変動態様を有する整数部の積算によって求められ、ＯＳＤデータは、求められた書き込みアドレス値に従ってＳＤＲＡＭ３０に書き込まれる。読み出しアドレス値は順次更新されるため、ＳＤＲＡＭ３０から読み出されるＯＳＤデータは、ダミーデータを含むこととなる。そして、このダミーデータが、間引き係数に従う間引き処理によって間引かれる。  【効果】キャラクタ画像の鮮明な表示が可能となる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
加算値を形成する小数部に間引き係数を加算して前記加算値を更新する加算手段、
前記加算値を形成する整数部を積算して書き込みアドレス値を算出する積算手段、
キャラクタ画像データを前記書き込みアドレス値に従ってメモリに書き込む書き込み手段、
前記メモリに格納されたキャラクタ画像データを順次更新される読み出しアドレス値に従って読み出す読み出し手段、および
前記読み出し手段によって読み出されたキャラクタ画像データに前記間引き係数に従う間引き処理を施す間引き手段を備える、キャラクタ画像処理装置。
【請求項２】
前記間引き処理を施されたキャラクタ画像データを撮影画像データに合成する合成手段をさらに備える、請求項１記載のキャラクタ画像処理装置。
【請求項３】
前記合成手段によって生成された合成画像データに基づく合成画像を表示する表示手段をさらに備える、請求項１または２記載のキャラクタ画像処理装置。
【請求項４】
前記メモリはＳＤＲＡＭであり、前記読み出し手段は連続する複数のアドレスに一度にアクセスする、請求項１ないし３のいずれかに記載のキャラクタ画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像処理装置に関し、特にたとえば、ディジタルカメラなどの液晶モニタに文字および画像などのキャラクタをＯＳＤ（On Screen Display）態様で表示させる、画像処理装置に関する。
【背景技術】
【０００２】
従来のこの種の装置の一例が、特許文献１に開示されている。この従来技術によれば、ビデオデータにＯＳＤデータを挿入するとき、ＯＳＤデータを形成する文字データ，ＯＳＤデータを形成する縁データ，文字データおよび縁データの中間値を示す中間値データ，縁データおよびビデオデータの中間値を示す中間値データのいずれかが選択される。これによって、フィルタ効果による視認性の向上が可能となる。
【特許文献１】特開平８−１４９３８６号公報[H04N  5/445]
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、フィルタ処理では高周波成分が除去されるため、エッジの鮮鋭度が低下するという問題が生じる。
【０００４】
それゆえに、この発明の主たる目的は、鮮明なキャラクタ表示を実現するキャラクタ画像処理装置を提供することである。
【課題を解決するための手段】
【０００５】
加算手段は、加算値を形成する小数部に間引き係数を加算して加算値を更新する。積算手段は、加算値を形成する整数部を積算して書き込みアドレス値を算出する。書き込み手段は、算出されたアドレス値に従ってキャラクタ画像データをメモリに書き込む。読み出し手段は、メモリに格納されたキャラクタ画像データを順次更新される読み出しアドレス値に従って読み出す。間引き手段は、読み出されたキャラクタ画像データに間引き係数に従う間引き処理を施す。
【０００６】
加算値を形成する小数部を間引き係数に加算することで、加算値の整数部が示す数値は局所的に変動する。変動のタイミングは、小数部が示す数値に依存する。書き込みアドレス値は、このような変動態様を有する整数部の積算によって求められ、キャラクタ画像データは、求められた書き込みアドレス値に従ってメモリに書き込まれる。読み出しアドレス値は順次更新されるため、メモリから読み出されるキャラクタ画像データは、無意味なデータを含むこととなる。そして、この無意味なデータが、間引き係数に従う間引き処理によって間引かれる。この結果、キャラクタ画像の鮮明な表示が可能となる。
【０００７】
請求項２の発明に従うキャラクタ画像処理装置は、請求項１に従属し、間引き処理を施されたキャラクタ画像データを撮影画像データに合成する合成手段をさらに備える。これによって、撮影画像とキャラクタ画像とを同時に表示することができる。
【０００８】
請求項３の発明に従うキャラクタ画像処理装置は、請求項１または２に従属し、合成手段によって生成された合成画像データに基づく合成画像を表示する表示手段をさらに備える。
【０００９】
請求項４の発明に従うキャラクタ画像処理装置は、請求項１ないし３のいずれかに従属し、メモリはＳＤＲＡＭであり、読み出し手段は連続する複数のアドレスに一度にアクセスする。これによって、高速アクセスが実現できる。
【発明の効果】
【００１０】
この発明によれば、加算値を形成する小数部を間引き係数に加算することで、加算値の整数部が示す数値は局所的に変動する。変動のタイミングは、小数部が示す数値に依存する。書き込みアドレス値は、このような変動態様を有する整数部の積算によって求められ、キャラクタ画像データは、求められた書き込みアドレス値に従ってメモリに書き込まれる。読み出しアドレス値は順次更新されるため、メモリから読み出されるキャラクタ画像データは、無意味なデータを含むこととなる。そして、この無意味なデータが、間引き係数に従う間引き処理によって間引かれる。この結果、キャラクタ画像の鮮明な表示が可能となる。
【００１１】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１２】
図１を参照して、この実施例のディジタルカメラ１０は、撮像装置１２を含む。キー入力装置１８によってカメラモードが選択されかつ撮影操作が行われると、撮像装置１２およびカメラ処理回路１４がＣＰＵ１６によって起動される。撮像装置１２は、被写界の光学像に対応する1フレームの生画像信号（電荷）を出力し、カメラ処理回路１４は、撮像装置１２から出力された生画像信号に基づいてディジタル信号である画像データを作成する。作成された画像データは、Ｉ／Ｆ回路２２を通してファイル形式でメモリカード２４に記録される。
【００１３】
つまり、カメラモードでは、撮影操作が行われる毎に１フレームの画像データが作成され、作成された画像データを格納する画像ファイルがメモリカード２４に記録される。なお、メモリカード２４は着脱自在であり、スロット（図示せず）に装着されたときにＩ／Ｆ回路２２によってアクセス可能となる。
【００１４】
キー入力装置１８によって再生モードが選択されると、ＣＰＵ１６は、Ｉ／Ｆ回路２２を通してメモリカード２４にアクセスし、メモリカード２４に記録された１つの画像ファイルから画像データを所定量ずつ読み出す。メモリカード２４から読み出された所定量の画像データは、バス４８を通してＳＤＲＡＭ制御回路２８に与えられる。ＳＤＲＡＭ制御回路２８は、所定量の画像データをＳＤＲＡＭ３０に書き込む。
【００１５】
ＳＤＲＡＭ３０は、図２に示すように、バンク０〜２を有する。バンク０は画像データの保存領域であり、バンク１はオリジナルＯＳＤデータの保存領域であり、そして、バンク２は出力ＯＳＤデータの保存領域である。
【００１６】
なお、バス４８上での画像データの転送速度は、カメラ処理回路１４およびＳＤＲＡＭ制御回路２８の各々の処理速度よりも格段に速い。このため、画像データがバス４８上で衝突することなく、データ転送処理が破綻することもない。
【００１７】
ＣＰＵ１６は、バッファ制御回路３６を起動し、バンク０をバッファ制御回路３６に割り当てる。バッファ制御回路３６は、画像データの読み出しを要求するリクエストを間欠的にＳＤＲＡＭ制御回路２８に与える。リクエストには、割り当てられたバンクの識別番号（＝０）が含まれる。ＳＤＲＡＭ制御回路２８は、リクエストが与えられる毎に、画像データを指定バンク（＝バンク０）から読み出す。読み出し動作は、ラスタ走査に従う順序で行われる。読み出された画像データは、画像バッファ３８に一時的に格納される。画像バッファ３８に格納された画像データは、その後、画像合成回路４２に向けて出力される。
【００１８】
つまり、バンク０に格納された１フレームの画像データは、ラスタ走査に従う順序で画像合成回路４２に与えられる。１フレームのラスタ走査に要する時間は１／３０秒であり、画像データは１／３０秒に１フレームの割合で画像合成回路４２に与えられる。
【００１９】
ビデオエンコーダ４４は、画像合成回路４２から出力された画像データに基づいて、ＮＴＳＣ方式に従うコンポジット画像信号を生成する。生成されたコンポジット画像信号は、ＬＣＤモニタ４６に与えられる。この結果、バンク０に格納された画像データに対応する静止画像が、モニタ画面に表示される。
【００２０】
ＣＰＵ１６はまた、フラッシュメモリ２６に記録されたオリジナルＯＳＤデータを読み出す。フラッシュメモリ２６から読み出されたオリジナルＯＳＤデータは、バス４８を通してＳＤＲＡＭ制御回路２８に与えられる。ＳＤＲＡＭ制御回路２８は、オリジナルＯＳＤデータをＳＤＲＡＭ３０のバンク１に書き込む。
【００２１】
次に、ＣＰＵ１６は、ＯＳＤデータ書き込み回路２０を起動させる。ＯＳＤデータ書き込み回路２０は、ＳＤＲＡＭ３０に格納されたオリジナルＯＳＤデータの読み出しを要求するリクエストを間欠的にＳＤＲＡＭ制御回路２８に与える。ＳＤＲＡＭ制御回路２８は、リクエストが与えられる毎に、オリジナルＯＳＤデータを指定バンク（＝１）から読み出す。
【００２２】
ＯＳＤデータ書き込み回路２０は、図３に示すように構成される。ＳＤＲＡＭ３０から読み出されたオリジナルＯＳＤデータは、バッファ２０ｆに書き込まれる。ＣＰＵ１６は、ＳＤＲＡＭ３０からのオリジナルＯＳＤデータの読み出し開始時に、開始パルスをスイッチ２０ａに与え、初期値を端子Ｔ１に与え、そして間引き回路４０の処理に用いられる間引き係数（＝１．４）をレジスタ２０ｂに設定する。
【００２３】
開始パルスは、オリジナルＯＳＤデータの読み出し開始時の1クロック期間だけ立ち上がるパルスである。スイッチ２０ａは、開始パルスがＨレベルを示すとき端子Ｔ１と接続され、開始パルスがＬレベルを示すとき端子Ｔ２と接続される。スイッチ２０ａからの出力値つまり加算値を形成する整数部および小数部はそれぞれ、加算器２０ｄの一方入力端および加算器２０ｃの一方入力端に与えられる。
【００２４】
加算器２０ｃは、レジスタ２０ｂに設定された間引き係数を他方入力端から入力し、入力された間引き係数を他方入力端から入力された小数部と加算する。これによって得られた加算値は、スイッチ２０ａの端子Ｔ２に与えられる。
【００２５】
加算器２０ｄは、バッファ２０ｇから出力されたアドレス値を他方入力端から入力し、入力されたアドレス値を一方入力端から入力された整数部と加算する。これによって得られた加算値は、バッファ２０ｇにアドレス値として書き込まれる。したがって、アドレス値は、スイッチ２０ａの出力値を形成する整数部の積算によって得られる。
【００２６】
なお、バッファ２０ｆに格納されたオリジナルＯＳＤデータは、バッファ２０ｇからのアドレス値の読み出しと同時に読み出される。アドレス値およびオリジナルＯＳＤデータの読み出しはいずれもバッファ制御回路２０ｅによって実行され、これによってアドレス値およびＯＳＤデータの間で同期が確保される。
【００２７】
したがって、スイッチ２０ａから出力される加算値は図４（Ａ）に示す要領で更新され、この加算値を形成する整数部および小数部はそれぞれ図４（Ｂ）および図４（Ｃ）に示す要領で更新される。バッファ２０ｇから出力されるアドレス値は図４(Ｄ）に示す要領で更新され、バッファ２０ｆから出力されるオリジナルＯＳＤデータは図４（Ｅ）に示す要領で更新される。
【００２８】
図４（Ａ）によれば、加算値は、最初に“０．０”つまり初期値を示した後、“１．４”→“１．８”→“２．２”→“１．６”→“２．０”の順で循環的に更新される。図４（Ｂ）によれば、整数部は、最初に“０”を示した後、“１”→“１”→“２”→“１”→“２”の順で循環的に更新される。図４（Ｃ）によれば、小数部は、“０．０”→“０．４”→“０．８”→“０．２”→“０．６”の順で循環的に更新される。
【００２９】
図４（Ｂ）から分かるように、整数部は、局所的に“１”と異なる数値（＝２）を示す。このような局所的な変化のタイミングは、間引き係数が示す数値に依存する。アドレス値はかかる整数部の積算によって求められるため、アドレス値の不連続性は間引き係数に従うこととなる。
【００３０】
オリジナルＯＳＤデータは、このようなアドレス値に同期して、バッファ２０ｆから連続的に読み出される。オリジナルＯＳＤデータおよびアドレス値は、バス４８を通してＯＳＤＲＡＭ制御回路２８に与えられる。ＳＤＲＡＭ制御回路２８は、オリジナルＯＳＤデータをアドレス値に従ってＳＤＲＡＭ３０のバンク２に書き込む。オリジナルＯＳＤデータは、図５に示すようにバンク２に配置される。
【００３１】
なお、ＳＤＲＡＭ制御回路２８は、ＯＳＤデータ書き込み回路２０からのＯＳＤデータをＳＤＲＡＭ３０に書き込むときノーマルアクセスモードを採用し、ＳＤＲＡＭ３０に格納されたＯＳＤデータを読み出すときバーストアクセスモードを採用する。ノーマルアクセスモードでは、データは1回のアクセスで1つのアドレスに書き込まれ、バーストアクセスモードでは、データは1回のアクセスで連続する複数のアドレスに書き込まれる。
【００３２】
図５によれば、アドレス値“３”，“６”，“１０”および“１３”に対応するアドレスに空きが発生する。換言すれば、この空きアドレスにダミーデータ“ｘ”が格納される。このような空きアドレスの発生は、バッファ２０ｇから読み出されるアドレス値の不連続性に起因する。こうして、オリジナルＯＳＤデータが出力用ＯＳＤデータに変換される。
【００３３】
ＣＰＵ１６は、バッファ制御回路３２を起動し、バンク２をバッファ制御回路３２に割り当てる。バッファ制御回路３２は、ＯＳＤデータの読み出しを要求するリクエストを間欠的にＳＤＲＡＭ制御回路２８に与える。リクエストには、割り当てられたバンクの識別番号（＝２）が含まれる。ＳＤＲＡＭ制御回路２８は、リクエストが与えられる毎に、ＯＳＤデータを指定バンク（＝バンク２）から読み出す。読み出し動作は、ラスタ走査に従う順序で行われる。読み出されたＯＳＤデータは、ＯＳＤバッファ３４に一時的に格納される。ＯＳＤバッファ３４に格納されたＯＳＤデータは、その後、間引き回路４０に向けて出力される。
【００３４】
つまり、バンク２に格納された１フレームのＯＳＤデータは、ラスタ走査に従う順序で間引き回路４０に与えられる。１フレームのラスタ走査に要する時間は１／３０秒であり、ＯＳＤデータは１／３０秒に１フレームの割合で間引き回路４０に与えられる。
【００３５】
間引き回路４０は、ＯＳＤバッファ３４から読み出されるＯＳＤデータに間引き係数（＝１．４）に従う間引き処理を施す。図６によれば、間引き回路４０に入力される前のＯＳＤデータに注目すると、ダミーデータ“ｘ”は先頭から７番目までのデータを一つの周期とする各々の周期の先頭から４番目と７番目に配置される。間引き回路４０は、かかるデータの各々の周期の先頭から４番目および７番目のデータを間引く。これによって、ダミーデータを含まないオリジナルＯＳＤデータが形成される。
【００３６】
なお、ＣＰＵ１６は、間引き回路４０の間引き係数の変更に対して、ＯＳＤデータ書き込み回路２０に送信する間引き係数を変更することも可能である。
【００３７】
画像合成回路４２は、画像バッファ３８から出力される画像データと間引き回路４０から出力されるオリジナルＯＳＤデータとを合成する。ビデオエンコーダ４４は、画像合成回路４２によって合成された画像データをコンポジット画像信号に変換し、変換されたコンポジット画像信号をＬＣＤモニタ４６に与える。この結果、オリジナルＯＳＤデータがモニタ画面に表示される。
【００３８】
なお、ディジタルカメラ１０では画像データの圧縮は行っていないが、圧縮を行うようにしてもよい。この場合、ディジタルカメラ１０には所定の圧縮伸長回路、例えばＪＰＥＧコーデックが設けられる。
【００３９】
以上の説明から分かるように、加算値を形成する小数部を間引き係数に加算することで、加算値の整数部が示す数値は局所的に変動する。変動のタイミングは、小数部が示す数値に依存する。書き込みアドレス値は、このような変動態様を有する整数部の積算によって求められ、ＯＳＤデータは、求められた書き込みアドレス値に従ってＳＤＲＡＭ３０に書き込まれる。読み出しアドレス値は順次更新されるため、ＳＤＲＡＭ３０から読み出されるＯＳＤデータは、ダミーデータを含むこととなる。そして、このダミーデータが、間引き係数に従う間引き処理によって間引かれる。この結果、ＯＳＤデータの鮮明な表示が可能となる。
【００４０】
なお、この実施例では、ディジタルカメラ１０を用いて説明したが、この発明は、ディジタルカメラに限らず、例えばテレビ受信機，録画再生機，ゲーム機，モニタ画面付き撮影／印刷機および通信端末機など、オンスクリーン表示処理の機能を備えたあらゆる機器に適用することができる。
【００４１】
また、この実施例では、ＬＣＤに静止画像を表示し、この静止画像を更新操作に対応して別の静止画像に更新する動作を説明しているが、静止画像に代えて動画像を適用するようにしてもよい。この場合、ある動画像ファイルから再生された動画像データに基づく動画像が、別の動画像ファイルから再生された動画像データに基づく動画像ファイルによって更新される。
【００４２】
さらに、この実施例では、オンスクリーン表示処理についてディジタルカメラ１０の再生操作に対応して説明したが、これに限らず、撮影操作もしくは調整操作などにもオンスクリーン表示処理を適用することが可能である。
【００４３】
なお、この実施例では、ＬＰＦを利用していないため、制御装置内部の回路規模の最適化を図り、回路規模が大きくなりチップ面積が大きくなるという問題点を解消することを実現可能としている。
【図面の簡単な説明】
【００４４】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】図１実施例に適用されるＳＤＲＡＭのマッピング状態の一例を示す図解図である。
【図３】図１実施例の動作の一部を示すブロック図である。
【図４】図３実施例の動作の計算結果を示す図解図である。
【図５】図３実施例に適用されるＯＳＤバッファのマッピング状態の一例を示す図解図である。
【図６】図１実施例に適用される間引き回路の動作の一部を示す図解図である。
【符号の説明】
【００４５】
１０  …  ディジタルカメラ
１４  …  カメラ処理回路
１６  …  ＣＰＵ
２０  …  ＯＳＤデータ書き込み回路
２６  …  フラッシュメモリ
２８  …  ＳＤＲＡＭ制御回路
３０  …  ＳＤＲＡＭ
３２  …  バッファ制御
３４  …  ＯＳＤバッファ
４０  …  間引き回路
４４  …  ビデオエンコーダ
４６  …  ＬＣＤモニタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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