(57)【要約】【課題】ＤＲＡＭの容量素子の下部電極上に形成した誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透過した酸素がバリア層を酸化して、高抵抗、低誘電率の酸化物層を形成する不具合を防止する。【解決手段】溝２７を形成した後、溝２７から露出するプラグ２２の表面にＲｕシリサイド層２５を形成し、そのＲｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成する。続いて、溝２７の内部に下部電極２８を形成した後、その上部に誘電体膜２９を形成し、酸素を含む雰囲気中で誘電体膜２９を熱処理する。その後、誘電体膜２９の上に上部電極３０を形成する。これにより、誘電体膜２９を形成する工程で行われる酸素雰囲気中での高温熱処理の際に、Ｒｕシリコンナイトライド層２６が犠牲的に酸化されてＲｕシリコンオキシナイトライドとなり、Ｒｕシリサイド層２５の酸化の進行を防止できる。【選択図】図２
2006135364.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）第１半導体領域が形成された半導体基板の主面上に第１絶縁膜を形成した後、前記第１半導体領域の上部の前記第１絶縁膜に第１接続孔を形成する工程、
（ｂ）前記第１接続孔の内部にシリコンプラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に第３絶縁膜を形成した後、前記第１接続孔の上部の前記第３絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する溝を形成する工程、
（ｄ）前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
（ｅ）前記溝の内部に第１金属からなる容量素子の第１電極を形成し、前記第１接続孔を通じて前記第１電極と前記第１半導体領域とを電気的に接続する工程、
（ｆ）前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
（ｇ）前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【請求項２】
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）第１半導体領域が形成された半導体基板の主面上に第２絶縁膜を形成した後、前記第１半導体領域の上部の前記第２絶縁膜に第２接続孔を形成する工程、
（ｂ）前記第２接続孔の内部にシリコンプラグを形成する工程、
（ｃ）前記第２絶縁膜の上部に第１絶縁膜を形成した後、前記第２接続孔の上部の前記第１絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する第１接続孔を形成する工程、
（ｄ）前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
（ｅ）前記第１接続孔の内部に金属プラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に第３絶縁膜を形成した後、前記第１接続孔の上部の前記第３絶縁膜をエッチングすることによって、その底部に前記金属プラグの表面が露出する溝を形成する工程、
（ｇ）前記溝の内部に第１金属からなる容量素子の第１電極を形成し、前記第１接続孔および前記第２接続孔を通じて前記第１電極と前記第１半導体領域とを電気的に接続する工程、
（ｈ）前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
（ｉ）前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【請求項３】
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）第１半導体領域が形成された半導体基板の主面上に第１絶縁膜を形成した後、前記第１半導体領域の上部の前記第１絶縁膜に第１接続孔を形成する工程、
（ｂ）前記第１接続孔の内部にシリコンプラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に第３絶縁膜を形成した後、前記第１接続孔の上部の前記第３絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する溝を形成する工程、
（ｄ）前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
（ｅ）前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成することによって、前記溝の内部に前記第１金属膜を埋め込んだ後、前記溝の外部の前記第１金属膜を除去する工程、
（ｆ）前記第３絶縁膜をエッチングで除去することによって、前記第１接続孔の上部に柱状の前記第１金属膜からなる容量素子の第１電極を形成し、前記第１接続孔を通じて前記第１電極と前記第１半導体領域とを電気的に接続する工程、
（ｇ）前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
（ｈ）前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【請求項４】
以下の工程を有する半導体集積回路装置の製造方法；
（ａ）第１半導体領域が形成された半導体基板の主面上に第２絶縁膜を形成した後、前記第１半導体領域の上部の前記第２絶縁膜に第２接続孔を形成する工程、
（ｂ）前記第２接続孔の内部にシリコンプラグを形成する工程、
（ｃ）前記第２絶縁膜の上部に第１絶縁膜を形成した後、前記第２接続孔の上部の前記第１絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する第１接続孔を形成する工程、
（ｄ）前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
（ｅ）前記第１接続孔の内部に金属プラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に第３絶縁膜を形成した後、前記第１接続孔の上部の前記第３絶縁膜をエッチングすることによって、その底部に前記金属プラグの表面が露出する溝を形成する工程、
（ｇ）前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成することによって、前記溝の内部に前記第１金属膜を埋め込んだ後、前記溝の外部の前記第１金属膜を除去する工程、
（ｈ）前記第３絶縁膜をエッチングで除去することによって、前記第１接続孔の上部に柱状の前記第１金属膜からなる容量素子の第１電極を形成し、前記第１接続孔および前記第２接続孔を通じて前記第１電極と前記第１半導体領域とを電気的に接続する工程、
（ｉ）前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
（ｊ）前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【請求項５】
請求項１または２記載の半導体集積回路装置の製造方法において、前記溝の内部に第１金属からなる容量素子の第１電極を形成する工程は、前記溝の内部を含む前記第３絶縁膜上にスパッタリング法で第１金属膜を形成する第１工程と、前記第１工程の後、前記溝の内部を含む前記第３絶縁膜上にＣＶＤ法で第１金属膜を形成する第２工程と、前記第２工程の後、前記第３絶縁膜上に形成された前記２層の第１金属膜を除去する第３工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項３または４記載の半導体集積回路装置の製造方法において、前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成することによって、前記溝の内部に前記第１金属膜を埋め込む工程は、前記溝の内部を含む前記第３絶縁膜上にスパッタリング法で第１金属膜を形成する第１工程と、前記第１工程の後、前記溝の内部を含む前記第３絶縁膜上にＣＶＤ法で第１金属膜を形成する第２工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１または２記載の半導体集積回路装置の製造方法において、前記溝の内部に第１金属からなる容量素子の第１電極を形成する工程は、前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成する第１工程と、前記第１工程の後、前記溝の内部を含む前記第３絶縁膜上に第１導電膜を形成する第２工程と、前記第２工程の後、前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成する第３工程と、前記第３工程の後、前記第３絶縁膜上の前記２層の第１金属膜およびそれらに挟まれた前記第１導電膜を除去することによって、前記第１電極の内部に前記第１導電膜からなる酸素吸収層を形成する第４工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項３または４記載の半導体集積回路装置の製造方法において、前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成することによって、前記溝の内部に前記第１金属膜を埋め込んだ後、前記溝の外部の前記第１金属膜を除去する工程は、前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成する第１工程と、前記第１工程の後、前記溝の内部を含む前記第３絶縁膜上に第１導電膜を形成する第２工程と、前記第２工程の後、前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成する第３工程と、前記第３工程の後、前記第３絶縁膜上の前記２層の第１金属膜およびそれらに挟まれた前記第１導電膜を除去する第４工程とを含み、前記第１接続孔の上部に柱状の前記第１金属膜からなる容量素子の第１電極を形成する工程は、前記第１電極の内部に前記第１導電膜からなる酸素吸収層を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項２または４記載の半導体集積回路装置の製造方法において、前記第１接続孔の内部に金属プラグを形成する工程は、前記第１接続孔の内部を含む前記第１絶縁膜の上部に前記金属プラグを構成する金属膜と第１導電膜とを堆積する第１工程と、前記第１工程の後、前記第１絶縁膜上の前記金属膜および前記第１導電膜を除去することによって、前記金属プラグの内部に前記第１導電膜からなる酸素吸収層を形成する第２工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項３または４記載の半導体集積回路装置の製造方法において、前記溝の内部に前記第１金属膜を埋め込んだ後、前記溝の外部の前記第１金属膜を除去する工程は、前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成する第１工程と、前記第１工程の後、前記溝の内部を含む前記第３絶縁膜上にシリコン膜を形成する第２工程と、前記第２工程の後、前記第３絶縁膜上の前記シリコン膜を除去する第３工程と、前記第３工程の後、前記溝の内部の前記第１金属膜と前記シリコン膜とを熱処理によって反応させ、前記溝の内部に金属シリサイドからなる酸素吸収層を形成する第４工程と、前記第４工程の後、前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成する第５工程と、前記第５工程の後、前記溝の外部の前記２層の第１金属膜を除去する第６工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体集積回路装置の製造方法において、前記シリコンプラグの表面に前記金属シリサイド層を形成する工程は、前記溝内を含む前記第３絶縁膜の上部にスパッタリング法で金属膜を堆積する第１工程と、前記第１工程の後、前記シリコンプラグと前記金属膜とを熱処理によって反応させる第２工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体集積回路装置の製造方法において、前記シリコンプラグの表面に形成された前記金属シリサイド層は、Ｒｕシリサイド、Ｐｔシリサイド、ＴｉシリサイドまたはＣｏシリサイドからなることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体集積回路装置の製造方法において、前記金属シリサイド層の表面の前記金属シリコンナイトライド層は、アンモニアガス雰囲気中で前記金属シリサイド層を熱処理することによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１〜１２のいずれか１項に記載の半導体集積回路装置の製造方法において、前記金属シリサイド層の表面の前記金属シリコンナイトライド層は、活性窒素を含むプラズマ雰囲気中で前記金属シリサイド層を熱処理することによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１３または１４記載の半導体集積回路装置の製造方法において、前記金属シリコンナイトライド層の膜厚は、０．５ｎｍ〜１．０ｎｍであることを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程は、前記誘電体膜の形成とその熱処理とをそれぞれ２回に分けて行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１〜１６のいずれか１項に記載の半導体集積回路装置の製造方法において、前記シリコンプラグの表面に形成する前記金属シリサイド層は、Ｒｕシリサイド、Ｐｔシリサイド、ＴｉシリサイドまたはＣｏシリサイドからなることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１〜１６のいずれか１項に記載の半導体集積回路装置の製造方法において、前記金属シリサイド層の表面に形成する前記金属シリコンナイトライド層は、Ｒｕシリコンナイトライド、Ｐｔシリコンナイトライド、ＴｉシリコンナイトライドまたはＣｏシリコンナイトライドからなることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１〜１８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１電極を構成する前記第１金属は、Ｒｕを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１〜１９のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１電極を構成する前記第１金属は、ＰｔまたはＩｒを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１〜２０のいずれか１項に記載の半導体集積回路装置の製造方法において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１〜２０のいずれか１項に記載の半導体集積回路装置の製造方法において、前記誘電体膜は、酸化チタン、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムまたはチタン酸鉛のいずれかを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項１〜２２のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第２電極を構成する前記第２金属は、Ｗ、Ｒｕ、Ｐｔ、Ｉｒ、ＴｉＮまたはそれらの積層体であることを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項２または４記載の半導体集積回路装置の製造方法において、前記第１接続孔の内部の前記金属プラグは、Ｒｕ、ＰｔまたはＩｒを主成分として含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項７、８または９記載の半導体集積回路装置の製造方法において、前記酸素吸収層は、Ｗシリサイド、Ｔｉシリサイド、Ｒｕシリサイド、Ｃｏシリサイド、ＡｌまたはＴａＮからなることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。１個のメモリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成される。
【０００３】
メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート絶縁膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域によって構成される。メモリセル選択用ＭＩＳＦＥＴは、通常１つの活性領域に２個形成され、これら２個のＭＩＳＦＥＴのソース、ドレイン（半導体領域）の一方が活性領域の中央部で共有される。
【０００４】
ビット線は、上記メモリセル選択用ＭＩＳＦＥＴの上部に配置され、多結晶シリコンなどからなるプラグが埋め込まれた接続孔を通じてソース、ドレイン（半導体領域）の一方（２個のＭＩＳＦＥＴに共有された半導体領域）と電気的に接続される。また、情報蓄積用容量素子は、ビット線の上部に配置され、同じく多結晶シリコンなどからなるプラグが埋め込まれた接続孔を通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレイン（半導体領域）の他方と電気的に接続される。
【０００５】
このように、近年のＤＲＡＭは、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積用容量素子をビット線の上部に配置する立体構造を採用している。しかし、メモリセルの微細化がさらに進む２５６メガビット以降の大容量ＤＲＡＭの場合は、情報蓄積用容量素子を立体化するだけでは蓄積電荷量の減少を補うことが困難であると考えられている。
【０００６】
そこで、情報蓄積用容量素子の誘電体膜として、酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）などの高誘電体（強誘電体）材料を採用することが検討されている。すなわち、酸化タンタルは、比誘電率が４０程度、ＳＴＯ、ＢＳＴは２００〜５００程度と高いことから、これらの高（強）誘電体材料を誘電体膜として用いることにより、窒化シリコン（比誘電率＝７〜８）などを誘電体膜に用いる場合に比べて蓄積電荷量の大幅な増加が期待できるからである。
【０００７】
しかし、これらの高（強）誘電体材料は、単に成膜しただけでは高い比誘電率が得られず、かつ膜のリーク電流も大きいため、成膜後に７５０℃以上の酸素雰囲気中で熱処理を行うことによって、結晶化および膜質の改善を図る必要がある。そのため、情報蓄積用容量素子の誘電体膜に高（強）誘電体材料を用いる場合は、この高温熱処理によるＭＩＳＦＥＴの特性変動といった問題が生じる。
【０００８】
そこで、誘電体膜に高（強）誘電体材料を用いる場合には、その下地となる下部電極にＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）などの白金族金属が使用される。これらの金属表面に高（強）誘電体膜を堆積した場合には、６５０℃〜６００℃といった通常の熱処理より１００℃以上も低温の熱処理で膜の結晶化および膜質の改善を図ることができるため、製造工程全体の熱処理量を低減し、ＭＩＳＦＥＴの特性変動を防止することができる。
【０００９】
一方、下部電極材料に上記のような白金族金属を使用した場合は、これらが酸素を透過し易い材料であることから、下部電極の表面に高（強）誘電体膜を成膜した後に酸素雰囲気中で熱処理を行うと、酸素が高（強）誘電体膜および下部電極を透過してその下部のシリコンプラグに達し、白金族金属とシリコンとが反応して両者の界面に不所望な金属シリサイド層が形成されてしまうという問題がある。その対策としては、白金族金属からなる下部電極とシリコンプラグとの間に両者の反応を防ぐバリア層を形成することが提案されている。
【００１０】
特開平１０−７９４８１号公報（特許文献１参照）は、酸化シリコン膜をリフロー、平坦化する際の７００〜８００℃の熱処理によって白金族金属とシリコンとが相互拡散し、金属シリサイド層が形成されたり、さらにはこの金属シリサイド層が酸化されて誘電率の小さい酸化シリコン層が形成されたりする不具合を防止するためのバリア層として、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｃｏ（コバルト）、Ｍｏ（モリブデン）などの高融点金属とシリコンと窒素とを含む導電層（金属シリコンナイトライド層）を提案している。このバリア層は、柱状の結晶またはアモルファスを含む第１層と、粒状の結晶を含む第２層とを積層したものであることが好ましいとされている。また、バリア層とシリコンプラグとの間には、両者の密着性を向上させるＴｉを含む層が形成されていることが好ましいとされている。
【００１１】
特開平１０−２０９３９４号公報（特許文献２参照）は、シリコンプラグを埋め込んだ接続孔の上部に下部電極を形成する際、両者のマスク合わせずれが生じると、下部電極の上部に形成する誘電体膜と下部電極の下部のシリコンプラグとが接触する結果、誘電体膜中の酸素とシリコンとが反応して高抵抗の酸化シリコン膜ができたり、誘電体膜中の酸素が不足してリーク電流が増大するという問題を指摘している。その対策として、この公報は、誘電体膜とシリコンプラグとの間に窒化シリコンからなる遮断膜を設ける技術を開示している。
【００１２】
特開平１１−３０７７３６号公報（特許文献３参照）は、強誘電体メモリに関するものであるが、シリコンプラグの上部に酸化イリジウム（ＩｒＯx）からなる下部電極、ＰＺＴ（チタン酸ジルコン酸鉛）などの強誘電体からなる誘電体膜、Ｐｔなどの白金属金属からなる上部電極によって構成される容量素子を形成する際、シリコンプラグの上部に拡散バリア層としてタンタルシリコンナイトライド（ＴａＳｉＮ）膜を形成し、この拡散バリア層の上部に酸素阻止膜としてＩｒ膜を形成する技術を開示している。
【特許文献１】特開平１０−７９４８１号公報
【特許文献２】特開平１０−２０９３９４号公報
【特許文献３】特開平１１−３０７７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このように、従来技術においては、シリコンプラグを埋め込んだ接続孔の上部に白金族金属からなる下部電極を形成した後、下部電極上に高（強）誘電体膜を形成して熱処理を行う際、あらかじめシリコンプラグ上にバリア層を形成しておくことによって、白金族金属とシリコンプラグとの不所望な反応を防止することが行われている。
【００１４】
しかし、メモリセルの微細化がより一層進むと、下部電極とその下部の接続孔との合わせずれが不可避となり、下部電極のパターニング時に接続孔内のバリア層がエッチングされてシリコンプラグの表面が露出することがある。この場合は、下部電極上に形成した高（強）誘電体膜の一部がシリコンプラグと直接接触するため、誘電体膜の絶縁耐圧が低下してリーク電流が増大するという問題が生じる。
【００１５】
また、本発明者らが検討した結果、シリコンプラグ上にバリア層を形成した場合であっても、高温酸素雰囲気中で高（強）誘電体膜の熱処理を行うと、下部電極を透過した酸素がバリア層自体を酸化し、高抵抗、低誘電率の酸化物層を形成してしまうという問題が見出された。
【００１６】
また、本発明者らは、シリコンプラグを埋め込んだ接続孔の上部に厚い酸化シリコン膜を堆積し、次いでこの酸化シリコン膜をエッチングしてシリコンプラグの表面に達する深い溝を形成した後、この溝の内壁に白金族金属膜を堆積することによって下部電極を形成する、というプロセスを検討しているが、白金族金属膜と酸化シリコン膜との接着性が低いために、製造工程の途中で下部電極と酸化シリコン膜との間に剥離が生じることがあるという問題を見出した。
【００１７】
本発明の目的は、メモリセルの微細化がより一層進み、容量素子の下部電極とその下部の接続孔との合わせずれが不可避となった場合でも、下部電極のパターニング時に接続孔内のバリア層がエッチングされてシリコンプラグの表面が露出する不具合を防止する技術を提供することにある。
【００１８】
本発明の他の目的は、容量素子の下部電極上に形成した誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透過した酸素がバリア層自体を酸化して、高抵抗、低誘電率の酸化物層を形成する不具合を防止する技術を提供することにある。
【００１９】
本発明の他の目的は、容量素子の下部電極を構成する白金族金属膜と酸化シリコン膜との接着性を向上させる技術を提供することにある。
【００２０】
本発明の他の目的は、容量素子の容量素子の表面積を増やすと共に誘電体膜の高誘電率化を図ることによって、メモリセルを微細化した場合においても所望する蓄積電荷量値を確保することのできる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
すなわち、本発明の半導体集積回路装置は、半導体基板の主面上に第１金属からなる第１電極と、誘電体膜と、第２金属からなる第２電極とによって構成される容量素子が形成され、前記半導体基板の第１半導体領域と前記容量素子の第１電極とが、前記第１半導体領域の上部の第１絶縁膜に形成された第１接続孔の内部のシリコンプラグを介して電気的に接続されており、前記シリコンプラグの表面には金属シリサイド層が形成され、前記金属シリサイド層の表面には金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されているものである。
【００２４】
本発明の半導体集積回路装置は、半導体基板の主面上に第１金属からなる第１電極と、誘電体膜と、第２金属からなる第２電極とによって構成される容量素子が形成され、前記半導体基板に形成された第１半導体領域と前記容量素子の第１電極とが、前記第１半導体領域の上部の第２絶縁膜に形成された第２接続孔の内部のシリコンプラグと、前記第２絶縁膜の上部の第１絶縁膜に形成された第１接続孔の内部の金属プラグとを介して電気的に接続されており、前記シリコンプラグの表面には金属シリサイド層が形成され、前記金属シリサイド層の表面には金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されているものである。
【００２５】
本発明の半導体集積回路装置の製造方法は、以下の工程を有している；
（ａ）第１半導体領域が形成された半導体基板の主面上に第１絶縁膜を形成した後、前記第１半導体領域の上部の前記第１絶縁膜に第１接続孔を形成する工程、
（ｂ）前記第１接続孔の内部にシリコンプラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に第３絶縁膜を形成した後、前記第１接続孔の上部の前記第３絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する溝を形成する工程、
（ｄ）前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
（ｅ）前記溝の内部に第１金属からなる容量素子の第１電極を形成し、前記第１接続孔を通じて前記第１電極と前記第１半導体領域とを電気的に接続する工程、
（ｆ）前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
（ｇ）前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【００２６】
本発明の半導体集積回路装置の製造方法は、以下の工程を有している；
（ａ）第１半導体領域が形成された半導体基板の主面上に第２絶縁膜を形成した後、前記第１半導体領域の上部の前記第２絶縁膜に第２接続孔を形成する工程、
（ｂ）前記第２接続孔の内部にシリコンプラグを形成する工程、
（ｃ）前記第２絶縁膜の上部に第１絶縁膜を形成した後、前記第２接続孔の上部の前記第１絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する第１接続孔を形成する工程、
（ｄ）前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
（ｅ）前記第１接続孔の内部に金属プラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に第３絶縁膜を形成した後、前記第１接続孔の上部の前記第３絶縁膜をエッチングすることによって、その底部に前記金属プラグの表面が露出する溝を形成する工程、
（ｇ）前記溝の内部に第１金属からなる容量素子の第１電極を形成し、前記第１接続孔および前記第２接続孔を通じて前記第１電極と前記第１半導体領域とを電気的に接続する工程、
（ｈ）前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
（ｉ）前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【００２７】
本発明の半導体集積回路装置の製造方法は、以下の工程を有している；
（ａ）第１半導体領域が形成された半導体基板の主面上に第１絶縁膜を形成した後、前記第１半導体領域の上部の前記第１絶縁膜に第１接続孔を形成する工程、
（ｂ）前記第１接続孔の内部にシリコンプラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に第３絶縁膜を形成した後、前記第１接続孔の上部の前記第３絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する溝を形成する工程、
（ｄ）前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
（ｅ）前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成することによって、前記溝の内部に前記第１金属膜を埋め込んだ後、前記溝の外部の前記第１金属膜を除去する工程、
（ｆ）前記第３絶縁膜をエッチングで除去することによって、前記第１接続孔の上部に柱状の前記第１金属膜からなる容量素子の第１電極を形成し、前記第１接続孔を通じて前記第１電極と前記第１半導体領域とを電気的に接続する工程、
（ｇ）前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
（ｈ）前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【００２８】
本発明の半導体集積回路装置の製造方法は、以下の工程を有している；
（ａ）第１半導体領域が形成された半導体基板の主面上に第２絶縁膜を形成した後、前記第１半導体領域の上部の前記第２絶縁膜に第２接続孔を形成する工程、
（ｂ）前記第２接続孔の内部にシリコンプラグを形成する工程、
（ｃ）前記第２絶縁膜の上部に第１絶縁膜を形成した後、前記第２接続孔の上部の前記第１絶縁膜をエッチングすることによって、その底部に前記シリコンプラグの表面が露出する第１接続孔を形成する工程、
（ｄ）前記シリコンプラグの表面に金属シリサイド層を形成した後、前記金属シリサイド層の表面に金属シリコンナイトライド層を形成する工程、
（ｅ）前記第１接続孔の内部に金属プラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に第３絶縁膜を形成した後、前記第１接続孔の上部の前記第３絶縁膜をエッチングすることによって、その底部に前記金属プラグの表面が露出する溝を形成する工程、
（ｇ）前記溝の内部を含む前記第３絶縁膜上に第１金属膜を形成することによって、前記溝の内部に前記第１金属膜を埋め込んだ後、前記溝の外部の前記第１金属膜を除去する工程、
（ｈ）前記第３絶縁膜をエッチングで除去することによって、前記第１接続孔の上部に柱状の前記第１金属膜からなる容量素子の第１電極を形成し、前記第１接続孔および前記第２接続孔を通じて前記第１電極と前記第１半導体領域とを電気的に接続する工程、
（ｉ）前記第１電極の上部に前記容量素子の誘電体膜を形成した後、酸素を含む雰囲気中で前記誘電体膜を熱処理する工程、
（ｊ）前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【発明の効果】
【００２９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）本発明によれば、メモリセルの微細化がより一層進み、容量素子の下部電極とその下部の接続孔との合わせずれが不可避となった場合でも、下部電極のパターニング時に接続孔内のバリア層がエッチングされてシリコンプラグの表面が露出する不具合を防止すことができる。
（２）本発明によれば、容量素子の下部電極上に形成した誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透過した酸素がバリア層自体を酸化して、高抵抗、低誘電率の酸化物層を形成する不具合を防止することができる。
（３）本発明によれば、容量素子の下部電極を構成する白金族金属膜と酸化シリコン膜との接着性を向上させることができる。
（４）本発明によれば、容量素子の表面積を増やすと共に誘電体膜の高誘電率化を図ることによって、メモリセルを微細化した場合においても所望する蓄積電荷量値を確保することができる。
（５）本発明によれば、厚い酸化シリコン膜に、情報蓄積用容量素子の下部電極を形成するための溝を形成した後、この溝の底部に露出したプラグの表面にシリコンの拡散のバリアとなる膜を形成することにより、例えばこの溝を形成する際に層間絶縁膜のオーバーエッチングによってプラグの側面が溝の底部に露出した場合でも、プラグの側面上に上記拡散バリア膜を形成することができる。これにより、下部電極を構成する金属膜と、例えば多結晶シリコン膜のようなシリコンを含む導電体膜によって構成されるプラグとの反応による形状異常の発生を防止したり、シリコンの拡散によって誘電体膜と下部電極との界面に酸化シリコンのような低誘電率の膜が形成される不具合を防止したりすることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
図１は、本実施形態のＤＲＡＭを形成したシリコンチップ１Ａの全体平面図である。長方形のシリコンチップ１Ａの主面には、例えば２５６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容量を有するＤＲＡＭが形成されている。このＤＲＡＭは、複数のメモリアレイ（ＭＡＲＹ）に分割された記憶部とそれらの周囲に配置された周辺回路部とで構成されている。シリコンチップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。また、メモリアレイ（ＭＡＲＹ）の間にはセンスアンプＳＡが配置されている。
【００３２】
メモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線およびビット線と、それらの交点に配置された複数のメモリセルとによって構成されている。図２および図３は、ＤＲＡＭのメモリアレイ（ＭＡＲＹ）の一部を示すシリコン基板（以下、単に基板という）１の断面図である。
【００３３】
１ビットの情報を記憶する１個のメモリセルは、基板１のｐ型ウエル２に形成された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）Ｃとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート電極６（ワード線ＷＬ）、ソース、ドレイン（ｎ型半導体領域８）およびこれらの図には示さないゲート絶縁膜５によって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の一方は情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。
【００３４】
図示のように、メモリセルは、情報蓄積容量部である情報蓄積用容量素子Ｃをメモリセル選択用ＭＩＳＦＥＴＱｓの上部に配置するスタックド・キャパシタ(Stacked capacitor)構造を採用している。情報蓄積用容量素子Ｃは、Ｒｕ（ルテニウム）を主成分として含む金属からなる下部電極（ストレージノード）２８と、下部電極２８の上部に形成されたＴａ2Ｏ5（酸化タンタル）を主成分として含む誘電体膜２９と、誘電体膜２９の上部に形成されたＴｉＮ（窒化チタン）を主成分として含む金属からなる上部電極（プレート電極）３０とによって構成されている。この情報蓄積用容量素子Ｃは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部の厚い膜厚の酸化シリコン膜２４に形成された高アスペクト比の溝２７の内部に形成されている。
【００３５】
情報蓄積用容量素子Ｃの下部電極２８とメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ型半導体領域８）とは、コンタクトホール１２およびその上部のスルーホール１９を通じて電気的に接続されている。コンタクトホール１２およびスルーホール１９のそれぞれの内部には、多結晶シリコン膜からなるプラグ１３、２２が埋め込まれている。
【００３６】
情報蓄積用容量素子Ｃの下部電極２８とその下部のスルーホール１９に埋め込まれたプラグ２２との界面には、製造工程の途中で行われる熱処理によって、下部電極２８を構成するＲｕとプラグ２２を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐバリア層として、Ｒｕシリサイド層２５およびＲｕシリコンナイトライド層２６が形成されている。上層のバリア層であるＲｕシリコンナイトライド層２６は、製造工程の途中で行われる熱処理によって酸化され、少なくともその一部がＲｕシリコンオキシナイトライドとなっている場合もある。
【００３７】
次に、本実施形態のＤＲＡＭの製造方法を図４〜図５８を−用いて工程順に説明する。なお、以下で説明するＤＲＡＭの製造工程のうち、基板１の主面上にメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、続いてメモリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬを形成するまでの工程については、例えば特願平１１−１６６３２０号（松岡ら）に詳細な記載がある。従って、本実施形態では、ビット線ＢＬを形成するまでの工程についてはその概要を記載するに止め、主要な構成部分である情報蓄積用容量素子Ｃの製造工程について詳述する。また、ビット線ＢＬを形成するまでの工程は、以下で説明する工程に限定されるものではない。
【００３８】
まず、図４（メモリアレイの要部平面図）、図５（図４のＡ−Ａ線に沿った断面図）、図６（図４のＢ−Ｂ線に沿った断面図）および図７（図４のＣ−Ｃ線に沿った断面図）に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２は、基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ(Chemical Vapor Deposition)法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、平坦化することによって形成する。酸化シリコン膜４は、例えば酸素（またはオゾン）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、１０００℃程度のドライ酸化を行って膜を緻密化（デンシファイ）する。
【００３９】
図４に示すように、素子分離溝２を形成することにより、この素子分離溝２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に多数形成される。後述するように、これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００４０】
次に、基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、基板１を熱酸化することによってｐ型ウエル３の活性領域（Ｌ）の表面に酸化シリコン系の清浄なゲート絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、ゲート絶縁膜５は、基板１の熱酸化によって形成される酸化シリコン系絶縁膜の他、それよりも誘電率が大きい窒化シリコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル膜、酸化チタン膜など）であってもよい。これらの高誘電体絶縁膜は、基板１上にＣＶＤ法やスパッタリング法で成膜することによって形成する。
【００４１】
次に、図８〜図１０に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、活性領域（Ｌ）以外の領域ではワード線（ＷＬ）として機能する。ゲート電極６（ワード線ＷＬ）は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ（タングステン）膜（膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。
【００４２】
次に、図１１〜図１３に示すように、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００４３】
次に、図１４〜図１７に示すように、基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコンに対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコンに対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２をゲート電極６（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成することができる。
【００４４】
次に、図１８および図１９に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってコンタクトホール１１、１２の内部にｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはドライエッチング）で除去する。
【００４５】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、図２０〜図２２に示すように、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、後の工程で形成されるビット線（ＢＬ）とコンタクトホール１１とを接続するためのスルーホール１５を形成する。
【００４６】
次に、図２３および図２４に示すように、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉＮからなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによってスルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。
【００４７】
次に、図２５〜図２８に示すように、酸化シリコン膜１４の上部にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。ビット線ＢＬは、その下部のスルーホール１５に埋め込まれたプラグ１６およびさらにその下部のコンタクトホール１１に埋め込まれたプラグ１３を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の一方と電気的に接続される。
【００４８】
次に、図２９〜図３２に示すように、ビット線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜１７を堆積し、続いて化学機械研磨法でその表面を平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１７をドライエッチングすることにより、プラグ１３が埋め込まれたコンタクトホール１１の上部にスルーホール１９を形成する。
【００４９】
スルーホール１９は、その径がその下部のコンタクトホール１１の径よりも小さくなるように形成する。具体的には、酸化シリコン膜１７の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをマスクに用いて孔の底部の酸化シリコン膜１７をドライエッチングする。
【００５０】
また、図２９および図３２に示すように、スルーホール１９は、その中心がその下部のコンタクトホール１１の中心よりもビット線ＢＬから離れる方向にオフセットされる。このように、スルーホール１９の径をその下部のコンタクトホール１１の径よりも小さくし、かつその中心をビット線ＢＬから離れる方向にオフセットさせることにより、メモリセルサイズを縮小した場合においても自己整合コンタクト(Self Align Contact；ＳＡＣ)技術を用いることなく、スルーホール１９（の内部に埋め込まれるプラグ２２）とビット線ＢＬとのショートを防止することができる。また、スルーホール１９の径をその下部のコンタクトホール１１の径よりも小さくすることにより、それらの中心をずらしても両者のコンタクト面積を十分に確保することができる。
【００５１】
次に、スルーホール１９の形成に用いたマスク（多結晶シリコン膜２０およびサイドウォールスペーサ２１）をドライエッチングで除去した後、図３３〜図３５に示すように、スルーホール１９の内部にプラグ２２を形成する。プラグ２２を形成するには、まず酸化シリコン膜１７の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによって、スルーホール１９の内部にｎ型多結晶シリコン膜を埋め込み、続いてスルーホール１９の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはドライエッチング）で除去する。
【００５２】
次に、図３６および図３７に示すように、酸化シリコン膜１７の上部にＣＶＤ法で膜厚２００ｎｍ程度の窒化シリコン膜１８を堆積した後、窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極２８は、次の工程で酸化シリコン膜２４に形成される溝２７の内部に形成される。従って、酸化シリコン膜２４の膜厚がこの下部電極２８の高さとなるので、下部電極２８の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚い膜厚（０．８μｍ程度以上）で堆積する。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００５３】
次に、図３８〜図４０に示すように、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜２４をドライエッチングし、続いて酸化シリコン膜２４の下層の窒化シリコン膜１８をドライエッチングすることにより、その底部にスルーホール１９内のプラグ２２の表面が露出する溝２７を形成する。図３８に示すように、溝２７は、ワード線ＷＬの延在方向に長辺を有し、かつビット線ＢＬの延在方向に短辺を有する矩形の平面パターンで構成される。
【００５４】
溝２７は、次のような方法で形成することもできる。まず、前述した方法で酸化シリコン膜１７の上部に窒化シリコン膜１８および厚い膜厚の酸化シリコン膜２４を順次堆積し、続いて酸化シリコン膜２４の上部にＣＶＤ法で窒化シリコン膜（図示せず）を堆積した後、フォトレジスト膜をマスクにしてこの窒化シリコン膜をドライエッチングする。次に、このフォトレジスト膜を除去した後、窒化シリコン膜をマスクにして酸化シリコン膜２４をドライエッチングし、さらに窒化シリコン膜１８をドライエッチングすることによって溝２７を形成する。
【００５５】
次に、図４１および図４２に示すように、深い溝２７が形成された酸化シリコン膜２４の上部にスパッタリング法でＲｕ膜２３を堆積する。このＲｕ膜２３は、溝２７の底部でその膜厚が５０ｎｍ程度となるような薄い膜厚で堆積する。一般に、スパッタリング法で堆積する膜は、ＣＶＤ法で堆積する膜に比べて段差被覆性が低いため、深い溝２７の側壁にはＲｕ膜２３が堆積し難い。図４１および図４２には、酸化シリコン膜２４の上部と溝２７の底部にＲｕ膜２３が堆積している状態を示したが、実際には溝２７の側壁にも非常に薄い膜（図示せず）が堆積している。溝２７の側壁に堆積したこの薄い膜は、後の工程で溝２７の内部に堆積するＣＶＤ−Ｒｕ膜（Ｒｕ膜２８ａ）の接着性を改善する効果がある。
【００５６】
次に、図４３および図４４に示すように、窒素などの非酸化性ガス雰囲気中で７００℃、１分程度の熱処理を行い、溝２７の底部のＲｕ膜２３とその下部の多結晶シリコンからなるプラグ２２とを反応させることによって、プラグ２２の表面にＲｕシリサイド層２５を形成する。このとき、酸化シリコン膜２４の上部のＲｕ膜２３はシリサイド反応が生じないのでそのままの状態で残る。
【００５７】
上記Ｒｕシリサイド層２５は、後の工程で行われる熱処理、例えば後述する情報蓄積容量素子Ｃの誘電体膜形成工程で行われる高温熱処理の際などに、下部電極２８を構成するＲｕとプラグ２２を構成する多結晶シリコンとの界面で所望しないシリサイド反応が生じるのを防ぐと共に、接触抵抗を低減するために形成する。
【００５８】
次に、図４５および図４６に示すように、アンモニアガス雰囲気中で６５０℃、３分程度の熱処理を行い、Ｒｕシリサイド層２５の表面を窒化することによってＲｕシリコンナイトライド層２６を形成する。上記した熱処理条件によって形成されるＲｕシリコンナイトライド層２６の膜厚は極めて薄く、本発明者が透過電子顕微鏡で観察した結果では、０．５ｎｍ〜１．０ｎｍの範囲であった。
【００５９】
Ｒｕシリコンナイトライド層２６の膜厚は、上記した熱処理条件を変えることによって制御することができる。すなわち、アンモニアガス雰囲気中で多結晶シリコン（プラグ２２）の表面を窒化する場合、窒化反応は５５０℃程度から始まり、高温になる程反応が速く進行する。この窒化反応の特徴は、反応が自己整合的に停止することにあるため、Ｒｕシリコンナイトライド層２６の膜厚を極めて高精度に制御できるという利点がある。
【００６０】
Ｒｕシリコンナイトライド層２６は、Ｒｕシリサイド層２５の上部にＣＶＤ法で窒化シリコン膜を堆積し、熱処理によって両者を反応させて形成することも考えられる。しかし、この方法では１ｎｍ程度の極めて薄い膜を制御性よく形成することは困難である。上記したアンモニアガス雰囲気中での熱処理（熱窒化法）では、１０００℃程度の高温で熱処理を行っても、形成される膜厚は高々２ｎｍ程度であり、処理時間にはほとんど依存しない。処理時間が１分以上の場合は、温度の設定だけで膜厚をほぼ制御することができる。この熱窒化法では、形成された膜の内部を窒化剤が拡散し、シリコン表面に到達して窒化膜を形成するという過程を辿る。この窒化膜は極めて緻密なため、形成された膜自身が窒化剤の拡散を阻止する役割を果たす。従って、厚い膜を形成することはできないが、前記のような薄い膜厚のＲｕシリコンナイトライド層２６を形成するには極めて都合のよい方法である。
【００６１】
Ｒｕシリコンナイトライド層２６は、上記した熱窒化法に代え、プラズマ雰囲気中で生成する活性窒素を利用した窒化処理（プラズマ窒化法）によって形成してもよい。プラズマ窒化法においても窒化膜が形成される原理は熱窒化法と同じであるが、プラズマ中の活性窒素を窒化剤として用いるので、より低温で膜を形成することができるという利点があり、例えば膜厚１ｎｍ程度の窒化膜であれば３００℃〜４００℃の温度範囲で形成することができる。
【００６２】
このように、本実施形態では、情報蓄積用容量素子Ｃの下部電極２８を構成するＲｕとプラグ２２を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐバリア層として、プラグ２２の表面にＲｕシリサイド層２５およびＲｕシリコンナイトライド層２６を形成する。Ｒｕシリコンナイトライド層２６は、情報蓄積容量素子Ｃの誘電体膜形成工程で行われる酸素雰囲気中での高温熱処理の際、誘電体膜２９中および下部電極２８中を拡散した酸化剤（酸素）がＲｕシリサイド層２５の表面を酸化し、誘電率の小さい酸化シリコン層（Ｒｕシリコンオキサイド層）が形成されたり、極端な場合には下部電極２８の形状異常が引き起こされたりする不具合を防ぐ機能がある。また、本実施形態ではこのＲｕシリコンナイトライド層２６を熱窒化法（またはプラズマ窒化法）によって自己整合的に形成する。これにより、Ｒｕシリコンナイトライド層２６の膜厚を極めて薄くすることができるため、下部電極２８とプラグ２２との電気的導通が阻害されることもない。
【００６３】
次に、図４７および図４８に示すように、酸化シリコン膜２４の上部および溝２７の内部にＣＶＤ法で膜厚１０ｎｍ〜２０ｎｍ程度の薄いＲｕ膜２８ａを堆積する。Ｒｕ膜２８ａは、例えばＲｕ（Ｃ2Ｈ5−Ｃ5Ｈ4）2（エチルシクロペンタジエニルルテニウム）と酸素とを原料ガスに用いた熱ＣＶＤ法で堆積する。ＣＶＤ法で堆積したＲｕ膜２８ａは、スパッタリング法で堆積したＲｕ膜２３に比べて段差被覆性がよいため、図示のように、深い溝２７の内部（底部および側壁）でほぼ均一な膜厚となる。ＣＶＤ法で堆積したＲｕ膜２８ａは、スパッタリング法で堆積したＲｕ膜２３に比べて酸化シリコン膜２４との接着力は弱い。しかし、あらかじめその下層にスパッタリング法でＲｕ膜２３を堆積しておくことにより、溝２７の内壁のＲｕ膜２８ａが剥離する不具合を防ぐことができる。ただし前述したように、溝２７の側壁に堆積したＲｕ膜２３は極めて薄いため、Ｒｕ膜２８ａの剥離を完全に防ぐことができない場合もある。これを防止するために、例えば図４９および図５０に示すように、あらかじめスパッタリング法で膜厚１０ｎｍ〜２０ｎｍ程度の薄いＲｕ膜２８ｂを堆積した後、その表面にＣＶＤ法でＲｕ膜２８ａを堆積してもよい。
【００６４】
次に、図５１および図５２に示すように、溝２７の内部に絶縁膜３１を埋め込み、絶縁膜３１で覆われていない溝２７の外部のＲｕ膜２８ａ、２３をドライエッチングによって除去する。絶縁膜３１は、酸化シリコン膜２４に対するエッチング選択比が大きい絶縁材料、例えばフォトレジストやスピンオングラスなどで構成する。絶縁膜３１をフォトレジストで構成した場合は、ポジ型のフォトレジスト膜を溝２７の内部および酸化シリコン膜２４上にスピン塗布した後、全面露光および現像を行って溝２７の外部の露光部を除去し、溝２７の内部に未露光部を残せばよい。
【００６５】
次に、図５３および図５４に示すように、溝２７の内部の絶縁膜３１を除去する。絶縁膜３１をフォトレジストで構成した場合には、酸素ラジカルによるアッシング処理を行うことによって絶縁膜３１を除去することができる。また、この段階でＲｕ膜２８ａの緻密化を図るため、真空中で７００℃、１分程度の熱処理を行う。これにより、溝２７の内壁に堆積したＲｕ膜２８ａからなる下部電極２８が得られる。この下部電極２８は、その下部のスルーホール１９に埋め込まれたプラグ２２およびさらにその下部のコンタクトホール１２に埋め込まれたプラグ１３を介してメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の他方と電気的に接続される。
【００６６】
次に、図５５および図５６に示すように、下部電極２８が形成された溝２７の内壁および酸化シリコン膜２４の表面に酸化タンタルからなる誘電体膜２９を薄く堆積する。酸化タンタル膜は、例えば原料ガスにペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素とを用い、温度４３０℃、圧力５０Ｐａの条件で堆積し、その後、膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で熱処理を行う。
【００６７】
特に限定はされないが、本実施形態では下部電極２８と接する部分の酸化タンタル膜の結晶化と膜質の改善とを効果的に実施するために、成膜と熱処理とを２回ずつ行う。具体的には、ホットウォール型の枚葉式ＣＶＤ装置を使用して最初に５ｎｍの酸化タンタル膜を堆積し、続いてＲＴＡ(Rapid Thermal Anneal)装置を使用して酸素雰囲気中、６５０℃、１分の熱処理を行った後、さらにこれらの装置を使用して５ｎｍの酸化タンタル膜を堆積し、酸素雰囲気中、６００℃、２分の熱処理を行う。
【００６８】
酸化タンタル膜の成膜と熱処理とを２回ずつ行う場合は、最初の成膜後の熱処理条件が重要であり、最初の熱処理で酸化タンタル膜の結晶化を完結させる必要がある。この熱処理で酸化タンタル膜が結晶化していれば、２回目の成膜で形成した酸化タンタル膜は成膜完了時にすでに結晶化が完結している（ホモエピタキシャル成長）ので、２回目の熱処理は必ずしも必要ではない。このホモエピタキシャル成長は、酸化タンタルに限らず、ＣＶＤ法で成膜する金属酸化物には、程度の差はあるものの共通する現象である。但し、よりリーク電流の少ない酸化タンタル膜を得るためには、２回目の熱処理を行った方がよい。
【００６９】
上記熱処理を施すことにより、プラグ２２の表面に形成されたＲｕシリコンナイトライド層２６が酸化され、少なくともその一部は、Ｒｕシリコンオキシナイトライドに変化する。すなわち、誘電体膜２９を構成する酸化タンタル膜を酸素雰囲気中で高温熱処理すると、酸化タンタル膜および下部電極２８を透過、拡散した酸素がＲｕシリコンナイトライド層２６に達し、少なくともその一部が酸化されてＲｕシリコンオキシナイトライドとなる場合がある。これにより、Ｒｕシリコンナイトライド層２６またはＲｕシリコンオキシナイトライドが酸素拡散のバリア層となるため、Ｒｕシリコンナイトライド層２６の下層のＲｕシリサイド層２５が上記酸素によって酸化されてプラグ２２の表面に導電率の小さい酸化シリコン層（Ｒｕシリコンオキサイド層）が形成されたり、下部電極２８の形状異常を引き起こしたりする不具合を防止することができる。
【００７０】
本実施形態では、誘電体膜２９を構成する酸化タンタル膜の結晶化および膜質の改善のための熱処理を６５０℃で行うが、このような低い熱処理温度での結晶化および膜質の改善は、酸化タンタル膜の下地である下部電極２８をＲｕ膜で構成した場合に特徴的なものである。例えば酸化シリコンなどの絶縁膜上に堆積した酸化タンタル膜の結晶化および膜質の改善を行うためには、実用上７５０℃以上の高温熱処理が必要となるが、酸化タンタル膜の下地である下部電極２８がＲｕ膜で構成されている場合には、１００℃以上も低い温度の熱処理で済む。これは、製造工程全体の熱処理量を低減する上で極めて大きい利点となる。
【００７１】
次に、図５７および図５８に示すように、誘電体膜２９の上部に上部電極３０を形成する。上部電極３０を形成するには、まずＣＶＤ法で堆積したＴｉＮ膜で溝２７の内部を埋め込み、続いてその上部にスパッタリング法でＴｉＮ膜を堆積した後、メモリアレイ（ＭＡＲＹ）領域以外の不要なＴｉＮ膜と誘電体膜２９とをエッチングで除去する。
【００７２】
なお、溝２７の内部はＣＶＤ法で堆積したＴｉＮ膜で完全に埋め込む必要はない。ＣＶＤ法で堆積したＴｉＮ膜は、少なくとも誘電体膜２９の表面全体を覆っていればよく、その後、スパッタリング法で堆積したＴｉＮ膜で溝２７の内部を完全に覆うようにしてもよい。また、上部電極材料として、Ｒｕ膜とＴｉＮ膜との積層膜やＲｕ膜とＷ膜との積層膜などを使用することもできる。
【００７３】
ここまでの工程により、下部電極２８、誘電体膜２９および上部電極３０によって構成される情報蓄積用容量素子Ｃが完成し、前記図２および図３に示したような、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【００７４】
その後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層のＡｌ配線の上部にパッシベーション膜を形成するが、これらの図示は省略する。
【００７５】
以上詳述したように、本実施形態によれば、情報蓄積用容量素子Ｃの下部電極２８に接続されたプラグ２２の表面にＲｕシリサイド層２５を形成し、さらにＲｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成することにより、下部電極２８上に誘電体膜２９を形成する工程で行われる酸素雰囲気中での高温熱処理の際、Ｒｕシリサイド層２５またはＲｕシリコンナイトライド層２６が酸化されることによって形成されたＲｕシリコンオキシナイトライドが酸素バリアとなるため、Ｒｕシリサイド層２５の酸化の進行を有効に防止することができる。これにより、下部電極２８とプラグ２２との界面の異常酸化に起因する下部電極２８の形状不良の発生を防止できるので、下部電極２８上に形成される誘電体膜２９のリーク電流を減少させることができる。
【００７６】
なお、本実施形態では、溝２７が形成された酸化シリコン膜２４の上部にＲｕ膜２３を堆積し、続いて熱処理を行うことによってプラグ２２の表面にＲｕシリサイド層２５を形成したが、このＲｕ膜２３はスパッタリング法で堆積するので溝２７の側壁にはほとんど堆積しない。しかし、微視的には溝２７の側壁にも僅かながら堆積しており、これがその後の工程でＣＶＤ法により堆積するＲｕ膜２８ａのシード層として機能し、Ｒｕ膜２８と酸化シリコン膜２４との接着力を向上させる。このシード層は、Ｒｕ膜に限定されるものではないが、一般に酸化シリコンなどの絶縁膜上にＣＶＤ法でＲｕ膜を堆積する場合には、金属材料からなるなんらかのシード層を形成することが、Ｒｕ膜の剥離を防止する上で有効である。
【００７７】
また、本実施形態の製造方法では、スルーホール１９に多結晶シリコンのプラグ２２を埋め込み、続いてその上部に酸化シリコン膜２４を堆積して溝２７を形成した後、溝２７の底部に露出したプラグ２２の表面にＲｕシリサイド層２５およびＲｕシリコンナイトライド層２６を形成する。これにより、Ｒｕシリサイド層２５およびＲｕシリコンナイトライド層２６が溝２７に対して自己整合的に形成されるので、スルーホール１９と溝２７との合わせずれが生じた場合でも、情報蓄積用容量素子Ｃの誘電体膜２９とプラグ２２との接触を回避することができ、情報蓄積用容量素子Ｃのリーク電流の増加を抑えることができる。
【００７８】
プラグ２２の表面に形成するシリサイド層は、Ｒｕシリサイドに限定されるものではなく、例えばＰｔ（プラチナ）シリサイド、Ｔｉ（チタン）シリサイド、Ｃｏ（コバルト）シリサイドなどで構成することもできる。
【００７９】
また、下部電極材料はＲｕに限定されるものではなく、例えばＰｔ、Ｉｒ（イリジウム）などで構成することもできる。本実施形態で使用したＲｕは、過剰な酸化性雰囲気中で熱処理した場合、Ｒｕ自身が酸化されて酸化ルテニウムを形成し、後の工程で不都合を生じる場合があるが、Ｐｔはこのような酸化物を形成しないという利点がある。
【００８０】
また、情報蓄積用容量素子Ｃの上部電極材料はＴｉＮに限定されるものではなく、例えばＷ、Ｒｕ、Ｐｔ、Ｉｒなどの金属またはこれらの金属とＴｉＮとを積層したものなどで構成することもできる。
【００８１】
（実施の形態２）
本実施形態の製造方法は、プラグ２２の表面にＲｕシリサイド層２５を形成し、続いてＲｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成するまでの工程（前記図４〜図４６の工程）が前記実施の形態１と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【００８２】
まず、前記図４６に示した工程に引き続き、図５９に示すように、酸化シリコン膜２４の上部および溝２７の内部に段差被覆性のよいＣＶＤ法で薄いＲｕ膜２８ｃを堆積する。このＲｕ膜２８ｃは、前記実施の形態１のＲｕ膜２８ａに相当するものであるが、その膜厚は、Ｒｕ膜２８ａの半分程度（５ｎｍ〜１０ｎｍ程度）とする。前述したように、ＣＶＤ法で堆積したＲｕ膜２８ｃは、スパッタリング法で堆積したＲｕ膜に比べて段差被覆性はよいが、酸化シリコン膜２４との接着力は弱い。従って、前記実施の形態１と同様、Ｒｕ膜２８ｃを堆積する工程に先立って、スパッタリング法で薄いＲｕ膜（図示せず）を堆積してもよい。
【００８３】
次に、図６０に示すように、Ｒｕ膜２８ｃの上部にスパッタリング法で膜厚１０ｎｍ〜２０ｎｍ程度のＷシリサイド膜３２ａを堆積する。Ｗシリサイド膜３２ａはスパッタリング法で堆積するので、溝２７の外部の酸化シリコン膜２４上や溝２７の底部には堆積しても、溝２７の側壁には極く薄い膜厚でしか堆積しない。他方、溝２７の側壁にＷシリサイド膜３２ａが堆積すると、次の工程で薄いＲｕ膜２８ｄを堆積したときにその一部（Ｒｕ膜２８ｄの膜厚が薄くなった箇所）でＷシリサイド膜３２ａが露出することがある。このような現象が生じると、後の工程で堆積する誘電体膜２９とＷシリサイド膜３２ａとが接触し、誘電体膜２９の特性が劣化する虞れがある。このような虞れがある場合は、Ｗシリサイド膜３２ａを堆積した後、溝２７の側壁、特に側壁上端部の薄いＷシリサイド膜３２ａをドライエッチング処理やウェットエッチング処理によって除去しておくことが望ましい。また、Ｗシリサイド膜３２ａの膜厚が溝２７の側壁よりも底部で厚いことを利用し、エッチング時間を制御することによって溝２７の底部のみにＷシリサイド膜３２ａを残したり、溝２７の底部にフォトレジスト膜などの絶縁膜を埋め込み、この絶縁膜で覆われていない側壁上端部のＷシリサイド膜３２ａのみをエッチングで除去したりしてもよい。
【００８４】
次に、図６１に示すように、Ｗシリサイド膜３２ａの上部に段差被覆性のよいＣＶＤ法で膜厚５ｎｍ〜１０ｎｍ程度の薄いＲｕ膜２８ｄを堆積する。ここまでの工程で酸化シリコン膜２４の上部および溝２７の内壁にＲｕ膜２８ｃ、２８ｄが堆積され、かつ酸化シリコン膜２４の上部および溝２７の底部には、Ｒｕ膜２８ｃ、２８ｄに挟まれた状態でＷシリサイド膜３２ａが残留する。
【００８５】
次に、図６２に示すように、溝２７の外部のＲｕ膜２８ｃ、２８ｄ、２３およびＷシリサイド膜３２ａをドライエッチングによって除去する。これにより、溝２７の内壁には２層のＲｕ膜２８ｃ、２８ｄからなる下部電極２８が形成され、溝２７の底部の下部電極２８内にはＷシリサイド膜３２ａからなる酸素吸収層３２が形成される。溝２７の外部のＲｕ膜２８ｃ、２８ｄ、２３およびＷシリサイド膜３２ａを除去するには、前記実施の形態１と同様、溝２７の内部にフォトレジストやスピンオングラスなどの絶縁膜３１を埋め込んでドライエッチングを行えばよい。
【００８６】
次に、図６３に示すように、下部電極２８が形成された溝２７の内壁および酸化シリコン膜２４の表面に誘電体膜２９を薄く堆積する。誘電体膜２９は、膜厚１０ｎｍ程度の酸化タンタル（Ｔａ2Ｏ5）膜で構成し、その後、膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で６００℃程度の熱処理を行う。この熱処理を施すことにより、プラグ２２の表面に形成されたＲｕシリコンナイトライド層２６が酸化され、少なくともその一部がＲｕシリコンオキシナイトライドに変化する場合もある。
【００８７】
次に、図６４に示すように、ＣＶＤ法とスパッタリング法とを組み合わせて誘電体膜２９の上部にＴｉＮ膜を堆積して上部電極３０を形成することにより、下部電極２８、誘電体膜２９および上部電極３０によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【００８８】
このように、本実施形態ではプラグ２２の表面にＲｕシリサイド層２５を形成し、Ｒｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成した後、溝２７の底部の下部電極２８内に酸素吸収層３２を形成する。これにより、下部電極２８上に誘電体膜２９を形成する工程で行われる酸素雰囲気中での高温熱処理の際、Ｒｕシリコンナイトライド層２６および酸素吸収層３２が下部電極２８中を透過、拡散する酸素のバリア層として機能し、犠牲的に酸化されるため、前記実施の形態１に比べてＲｕシリサイド層２５の酸化の進行をより効果的に防止することができる。
【００８９】
上記酸素吸収層３２は、下部電極２８を構成する２層のＲｕ膜２８ｃ、２８ｄに挟み込まれた状態で形成される。そのため、酸素吸収層３２が酸化されることによってその導電性が失われた場合でも、その外側のＲｕ膜２８ｃによって下部電極２８とプラグ２２との導通が確保されるため、情報蓄積用容量素子Ｃ全体の機能および特性が劣化することはない。
【００９０】
酸素吸収層３２を構成する導電材料はＷシリサイドに限定されるものではないが、下部電極２８を構成する２層のＲｕ膜２８ｃ、２８ｄに挟み込まれた状態で形成されるため、高温熱処理の際に大きな体積変化を伴う材料は、誘電体膜２９に歪みを発生させてその特性を劣化させる虞れがあるので好ましくない。
【００９１】
例えばＷ、Ｔｉなどの純金属は、酸素を吸収する導電材料としては理想的であるが、酸化によって体積変化を伴うので、酸素吸収層３２として使用する場合には、その膜厚を５ｎｍ以下にすることが望ましい。また、シリコンも良好な酸素吸収材であるが、酸化によって体積変化を伴うので、酸素吸収層３２として使用する場合には、その膜厚を５ｎｍ以下にすることが望ましい。さらに、Ａｌ（アルミニウム）を使用することも可能であるが、融点が約６６０℃と低いため、誘電体膜２９の熱処理を融点以下の低温で行える場合に限られる。
【００９２】
酸素吸収層３２を構成する導電材料として最も好ましいのは、その成膜段階または誘電体膜２９の形成直前においてシリサイド化が完結している金属シリサイドであり、具体的には本実施形態で用いたＷシリサイドの他、Ｔｉシリサイド、Ｒｕシリサイド、Ｃｏシリサイドなどを例示することができる。その他、ＴａＮ（窒化タンタル）などの窒化金属を使用することもできる。
【００９３】
（実施の形態３）
前記実施の形態２は、酸素吸収層３２を溝２７の底部に形成したが、本実施形態は、酸素吸収層３２を溝２７の底部と側壁とに形成する。
【００９４】
まず、前記図４６に示した工程に引き続き、図６５に示すように、酸化シリコン膜２４の上部および溝２７の内部にＣＶＤ法で膜厚５ｎｍ〜１０ｎｍ程度のＲｕ膜２８ｃを堆積する。なお、Ｒｕ膜２８ｃの接着性を確保するために、あらかじめスパッタリング法でＲｕ膜（図示せず）を堆積してからＲｕ膜２８ｃを堆積してもよい。
【００９５】
次に、図６６に示すように、Ｒｕ膜２８ｃの上部にＣＶＤ法で膜厚１０ｎｍ〜２０ｎｍ程度のＷシリサイド膜３２ｂを堆積する。このＷシリサイド膜３２ｂはＣＶＤ法で堆積するので、溝２７の外部の酸化シリコン膜２４の上部、溝２７の底部および側壁にほぼ均一な膜厚で堆積する。
【００９６】
次に、図６７に示すように、溝２７の内部にフォトレジストやスピンオングラスなどからなる絶縁膜３３を埋め込み、絶縁膜３３で覆われていない溝２７の外部のＷシリサイド膜３２ｂをドライエッチングによって除去する。このとき、Ｗシリサイド膜３２ｂと後の工程で堆積する誘電体膜２９との接触を避けるために絶縁膜３１の上端部を溝２７の開孔部よりも下方に後退させ、溝２７の側壁上端部近傍のＷシリサイド膜３２ｂを同時に除去する。
【００９７】
次に、溝２７の内部の絶縁膜３３を除去した後、図６８に示すように、Ｗシリサイド膜３２ｂの上部にＣＶＤ法で膜厚５ｎｍ〜１０ｎｍ程度の薄いＲｕ膜２８ｄを堆積し、続いて図６９に示すように、溝２７の外部のＲｕ膜２８ｄ、２８ｃ、２３をドライエッチングによって除去する。これにより、溝２７の内壁には２層のＲｕ膜２８ｃ、２８ｄからなる下部電極２８が形成され、溝２７の底部および側壁の下部電極２８内にはＷシリサイド膜３２ａからなる酸素吸収層３２が形成される。
【００９８】
次に、図７０に示すように、下部電極２８が形成された溝２７の内壁および酸化シリコン膜２４の表面に誘電体膜２９を薄く堆積する。誘電体膜２９は、膜厚１０ｎｍ程度の酸化タンタル膜で構成し、その後、膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で６５０℃、２分程度の熱処理を行う。このとき、プラグ２２の表面に形成されたＲｕシリコンナイトライド層２６が酸化され、少なくともその一部がＲｕシリコンオキシナイトライドに変化する場合もある。
【００９９】
次に、図７１に示すように、ＣＶＤ法とスパッタリング法とを組み合わせて誘電体膜２９の上部にＴｉＮ膜などを堆積して上部電極３０を形成することにより、下部電極２８、誘電体膜２９および上部電極３０によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【０１００】
本実施形態では、酸素吸収層３２を溝２７の底部だけでなく側壁にも形成するため、溝２７の底部のみに酸素吸収層３２を形成する前記実施の形態２に比べて酸素吸収層３２のバリア効果が大きく、Ｒｕシリサイド層２５の酸化の進行をより効果的に防止することができる。
【０１０１】
上記酸素吸収層３２は、下部電極２８を構成する２層のＲｕ膜２８ｃ、２８ｄに挟み込まれた状態で形成される。そのため、前記実施の形態２と同様、酸素吸収層３２が酸化されることによってその導電性が失われた場合でも、その外側のＲｕ膜２８ｃによって下部電極２８とプラグ２２との導通が確保されるため、情報蓄積用容量素子Ｃ全体の機能および特性が劣化することはない。
【０１０２】
酸素吸収層３２を構成する導電材料はＷシリサイドに限定されるものではなく、前記実施の形態２で例示した各種導電材料を使用することができる。また、これらの導電材料に変えてシリコンを使用することもできる。
【０１０３】
酸素吸収層３２をシリコンで構成する場合は、酸化シリコン膜２４の上部および溝２７の内部にＲｕ膜２８ｃを堆積（図６５参照）した後、Ｒｕ膜２８ｃの上部にＣＶＤ法で多結晶シリコン膜などを堆積する。次に、溝２７の外部の多結晶シリコン膜をドライエッチングによって除去した後、熱処理を施してＲｕ膜２８ｃと多結晶シリコン膜とを反応させ、多結晶シリコン膜をシリサイド化することによって溝２７の内部にＲｕシリサイド膜を形成する。その後、Ｒｕ膜２８ｄを堆積し、続いて溝２７の外部のＲｕ膜２８ｄ、２８ｃ、２３をドライエッチングによって除去することにより、溝２７の内壁には２層のＲｕ膜２８ｃ、２８ｄからなる下部電極２８が形成され、溝２７の底部および側壁の下部電極２８内にはＲｕシリサイド膜からなる酸素吸収層３２が形成される。
【０１０４】
上記のように、シリコンをシリサイド化して酸素吸収層３２を形成する場合には、最初に堆積するＲｕ膜２８ｃの膜厚を多結晶シリコン膜の膜厚の２倍以上とする。例えばＲｕ膜２８ｃの膜厚を２０ｎｍ、多結晶シリコン膜の膜厚を５ｎｍとし、熱処理によって両者を反応させた場合、多結晶シリコン膜がすべてシリサイド化されてもＲｕ膜がシリサイド化されるのは高々５ｎｍ程度であり、残り１５ｎｍは金属Ｒｕとして残存するため、下部電極２８の導通を十分に確保することができる。
【０１０５】
（実施の形態４）
前記実施の形態１〜３は、下部電極２８の下部のスルーホール１９に埋め込むプラグ２２を多結晶シリコンで構成したが、本実施形態はスルーホール１９に埋め込むプラグをＲｕで構成する。
【０１０６】
まず、図７２に示すように、ビット線ＢＬの上部に堆積した酸化シリコン膜１７をドライエッチングすることによって、スルーホール１９を形成する。ここまでの工程は、前記実施の形態１の図４〜図３２に示す工程と同じである。
【０１０７】
次に、図７３に示すように、スルーホール１９が形成された酸化シリコン膜１７の上部にスパッタリング法でＲｕ膜３４を堆積する。このＲｕ膜２３は、スルーホール１９の底部でその膜厚が５０ｎｍ程度となるような薄い膜厚で堆積する。なお、図には、酸化シリコン膜１７の上部とスルーホール１９の底部にＲｕ膜３４が堆積した状態を示しているが、実際にはスルーホール１９の側壁にも非常に薄いＲｕ膜３４が堆積している。
【０１０８】
次に、図７４に示すように、窒素などの非酸化性ガス雰囲気中で６００℃、１分程度の熱処理を行い、スルーホール１９の底部のＲｕ膜３４とその下部のコンタクトホール１２に埋め込まれた多結晶シリコンからなるプラグ１３とを反応させることによって、プラグ１３の表面にＲｕシリサイド層３５を形成する。このとき、酸化シリコン膜１７の上部のＲｕ膜３４はシリサイド反応が生じないのでそのままの状態で残る。
【０１０９】
次に、図７５に示すように、アンモニアガス雰囲気中で６５０℃、３分程度の熱処理（熱窒化処理）を行い、Ｒｕシリサイド層３５の表面を窒化することによってＲｕシリコンナイトライド層３６を形成する。Ｒｕシリコンナイトライド層３６は、上記した熱窒化処理に代え、プラズマ雰囲気中で生成する活性窒素を利用した窒化処理（プラズマ窒化処理）によって形成してもよい。
【０１１０】
次に、図７６に示すように、酸化シリコン膜１７の上部およびスルーホール１９の内部にＣＶＤ法でＲｕ膜３７ａを堆積した後、図７７に示すように、スルーホール１９の外部のＲｕ膜３７ａを化学機械研磨法（またはエッチバック）で除去することにより、スルーホール１９の内部にＲｕ膜３７ａからなるプラグ３７を形成する。ＣＶＤ法で堆積したＲｕ膜３７ａは、スパッタリング法で堆積したＲｕ膜に比べて酸化シリコン膜１７との接着力が弱いため、あらかじめその下層にスパッタリング法でＲｕ膜（図示せず）を堆積した後にＲｕ膜３７ａを堆積してもよい。
【０１１１】
次に、図７８に示すように、酸化シリコン膜１７の上部にＣＶＤ法で窒化シリコン膜１８および酸化シリコン膜２４を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜２４および窒化シリコン膜１８をドライエッチングすることにより、その底部にスルーホール１９内のプラグ３７の表面が露出する溝２７を形成する。
【０１１２】
次に、図７９に示すように、前記実施の形態１の図４７〜図５４に示す工程に従い、溝２７の内壁に沿ってＲｕ膜からなる下部電極２８を形成した後、図８０に示すように、下部電極２８が形成された溝２７の内壁および酸化シリコン膜２４の表面に誘電体膜２９を薄く堆積する。誘電体膜２９は、膜厚１０ｎｍ程度の酸化タンタル（Ｔａ2Ｏ5）膜で構成し、その後、膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で６５０℃、２分程度の熱処理を行う。
【０１１３】
次に、図８１に示すように、ＣＶＤ法とスパッタリング法とを組み合わせて誘電体膜２９の上部に窒化チタン膜を堆積して上部電極３０を形成することにより、下部電極２８、誘電体膜２９および上部電極３０によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【０１１４】
このように、本実施形態ではスルーホール１９の下部のコンタクトホール１２に埋め込まれた多結晶シリコンからなるプラグ１３の表面にＲｕシリサイド層３５を形成し、このＲｕシリサイド層３５の表面にＲｕシリコンナイトライド層３６を形成する。また、コンタクトホール１２の上部のスルーホール１９にＲｕ膜３７ａからなるプラグ３７を埋め込む。
【０１１５】
本実施形態によれば、プラグ１３の表面に形成したＲｕシリサイド層３５およびＲｕシリコンナイトライド層３６と情報蓄積用容量素子Ｃの誘電体膜２９とがスルーホール１９内のＲｕ膜３７ａからなるプラグ３７によって隔絶されるため、誘電体膜２９を形成する工程で行われる酸素雰囲気中での高温熱処理の際、酸素の拡散によるＲｕシリサイド層３５の酸化を効果的に防止することができる。
【０１１６】
本実施形態ではプラグ１３の表面にＲｕシリサイド層３５とＲｕシリコンナイトライド層３６とを形成したが、これに限定されるものではなく、例えばＴｉシリサイド層とＴｉシリコンナイトライド層、あるいはＣｏシリサイド層とＣｏシリコンナイトライド層などを形成しても同様の効果が得られる。
【０１１７】
また、前記実施の形態２、３のように、下部電極２８の間に酸素吸収層３２を挟み込んだり、図８２に示すように、Ｒｕ膜３７ａからなるプラグ３７が埋め込まれたスルーホール１９の内部に酸素吸収層３２を形成したりしてもよい。
【０１１８】
また、スルーホール１９内のプラグ３７は、Ｒｕ膜３７ａに限定されるものではなく、例えばＰｔやＩｒなどを使用することもできる。
【０１１９】
（実施の形態５）
前記実施の形態１〜４のＤＲＡＭは、酸化シリコン膜２４に形成した溝２７の内壁に情報蓄積用容量素子Ｃの下部電極２８を形成したが、本実施形態のＤＲＡＭは、情報蓄積用容量素子Ｃの下部電極を柱状に形成する。
【０１２０】
本実施形態の製造方法は、プラグ２２の表面にＲｕシリサイド層２５を形成し、続いてＲｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成するまでの工程（前記図４〜図４６の工程）が前記実施の形態１と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【０１２１】
まず、前記図４６に示した工程に引き続き、図８３および図８４に示すように、酸化シリコン膜２４の上部および溝２７の内部に段差被覆性のよいＣＶＤ法でＲｕ膜３８ａを堆積する。このＲｕ膜３８ａは、溝２７の内部を完全に埋め込むような厚い膜厚で堆積する。
【０１２２】
次に、図８５および図８６に示すように、溝２７の外部のＲｕ膜３８ａ、２３をドライエッチングによって除去し、溝２７の内部にＲｕ膜３８ａを残した後、図８７および図８８に示すように、例えばフッ酸系のエッチング液を用いたウェットエッチングで酸化シリコン膜２４を除去することにより、Ｒｕ膜３８ａからなる柱状の下部電極３８を形成する。
【０１２３】
次に、図８９および図９０に示すように、下部電極３８の表面に誘電体膜３９を薄く堆積する。誘電体膜３９は、膜厚１０ｎｍ程度の酸化タンタル膜で構成し、その後、膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で６５０℃、２分程度の熱処理を行う。
【０１２４】
次に、図９１および図９２に示すように、ＣＶＤ法とスパッタリング法とを組み合わせて誘電体膜３９の上部にＴｉＮ膜などを堆積して上部電極４０を形成することにより、下部電極３８、誘電体膜３９および上部電極４０によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【０１２５】
このように、本実施形態によれば、情報蓄積用容量素子Ｃの下部電極２８を柱状体で構成した場合においても、下部電極２８に接続されたプラグ２２の表面にＲｕシリサイド層２５を形成し、さらにＲｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成することにより、下部電極２８上に誘電体膜２９を形成する工程で行われる酸素雰囲気中での高温熱処理の際、Ｒｕシリコンナイトライド層２６が犠牲的に酸化されてＲｕシリコンオキシナイトライドとなるため、Ｒｕシリサイド層２５の酸化の進行を有効に防止することができる。これにより、下部電極２８とプラグ２２との界面の異常酸化に起因する下部電極２８の形状不良の発生を防止できるので、下部電極２８上に形成される誘電体膜２９のリーク電流を減少させることができる。
【０１２６】
また、本実施形態の製造方法では、スルーホール１９に多結晶シリコンのプラグ２２を埋め込み、続いてその上部に酸化シリコン膜２４を堆積して溝２７を形成した後、溝２７の底部に露出したプラグ２２の表面にＲｕシリサイド層２５およびＲｕシリコンナイトライド層２６を形成する。これにより、Ｒｕシリサイド層２５およびＲｕシリコンナイトライド層２６が溝２７に対して自己整合的に形成されるので、溝２７によってその領域が規定される柱状の下部電極２８とスルーホール１９との合わせずれが生じた場合でも、誘電体膜２９とプラグ２２との接触を回避することができ、情報蓄積用容量素子Ｃのリーク電流の増加を抑えることができる。
【０１２７】
また、情報蓄積用容量素子Ｃの下部電極３８を柱状体で構成する本実施形態によれば、下部電極２８を溝２７の内部に形成する前記実施の形態１〜４に比べ、下部電極３８の上部に堆積する誘電体材料（酸化タンタル膜）および上部電極材料（ＴｉＮ膜）の段差被覆性を向上させることができる。
【０１２８】
（実施の形態６）
本実施形態のＤＲＡＭは、前記実施の形態５と同じく情報蓄積用容量素子Ｃの下部電極を柱状体で構成し、かつ前記実施の形態２と同じく下部電極の底部に酸素吸収層を形成する。
【０１２９】
まず、前記図４６に示した工程に引き続き、図９３に示すように、酸化シリコン膜２４の上部および溝２７の内部に段差被覆性のよいＣＶＤ法で薄いＲｕ膜３８ｃを堆積する。前述したように、ＣＶＤ法で堆積したＲｕ膜３８ｃは、スパッタリング法で堆積したＲｕ膜に比べて段差被覆性はよいが、酸化シリコン膜２４との接着力は弱いので、スパッタリング法で薄いＲｕ膜（図示せず）を堆積した後にＲｕ膜３８ｃを堆積してもよい。
【０１３０】
次に、図９４に示すように、Ｒｕ膜３８ｃの上部にスパッタリング法で膜厚１０ｎｍ〜２０ｎｍ程度のＷシリサイド膜３２ａを堆積する。このＷシリサイド膜３２ａはスパッタリング法で堆積するので、溝２７の外部の酸化シリコン膜２４上や溝２７の底部には堆積しても、溝２７の側壁には極く薄い膜厚でしか堆積しない。
【０１３１】
次に、図９５に示すように、Ｗシリサイド膜３２ａが堆積された酸化シリコン膜２４の上部および溝２７の内部に段差被覆性のよいＣＶＤ法でＲｕ膜３８ｄを堆積する。このＲｕ膜３８ｄは、溝２７の内部を完全に埋め込むような厚い膜厚で堆積する。
【０１３２】
次に、図９６に示すように、溝２７の外部のＲｕ膜３８ｃ、３８ｄおよびＷシリサイド膜３２ａをドライエッチングによって除去し、溝２７の内部にＲｕ膜３８ｃ、３８ｄおよびＷシリサイド膜３２ａを残した後、図９７に示すように、例えばフッ酸系のエッチング液を用いたウェットエッチングで酸化シリコン膜２４を除去することにより、Ｒｕ膜３８ａからなる柱状の下部電極３８を形成し、下部電極３８の底部にＷシリサイド膜３２ａからなる酸素吸収層３２を形成する。
【０１３３】
次に、図９８に示すように、前記実施の形態５と同様の方法で下部電極３８の表面に誘電体膜３９を薄く堆積し、続いて酸素雰囲気中で熱処理を行った後、誘電体膜３９の上部にＴｉＮ膜などを堆積して上部電極４０を形成する。
【０１３４】
このように、本実施形態ではプラグ２２の表面にＲｕシリサイド層２５を形成し、Ｒｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成した後、柱状の下部電極２８の底部に酸素吸収層３２を形成する。これにより、下部電極２８上に誘電体膜２９を形成する工程で行われる酸素雰囲気中での高温熱処理の際、Ｒｕシリコンナイトライド層２６および酸素吸収層３２が下部電極２８中を透過、拡散する酸素のバリア層として機能し、犠牲的に酸化されるため、前記実施の形態５に比べてＲｕシリサイド層２５の酸化の進行をより効果的に防止することができる。
【０１３５】
（実施の形態７）
本実施形態のＤＲＡＭは、前記実施の形態５、６と同じく情報蓄積用容量素子Ｃの下部電極を柱状体で構成し、かつ下部電極の内部に酸素吸収層を形成する。
【０１３６】
まず、前記図４６に示した工程に引き続き、図９９に示すように、酸化シリコン膜２４の上部および溝２７の内部に段差被覆性のよいＣＶＤ法でＲｕ膜３８ｅを堆積する。Ｒｕ膜３８ｅは、溝２７の内部を完全に埋め込まない程度の膜厚で堆積する。この場合も、あらかじめスパッタリング法で薄いＲｕ膜（図示せず）を堆積してからＲｕ膜３８ｅを堆積してもよい。
【０１３７】
次に、図１００に示すように、溝２７の内部に多結晶シリコン膜５０を埋め込む。多結晶シリコン膜５０の埋め込みは、まずＲｕ膜３８ｅが堆積された酸化シリコン膜２４の上部および溝２７の内部にＣＶＤ法で多結晶シリコン膜５０を堆積した後、溝２７の外部の多結晶シリコン膜５０をドライエッチングで除去する。このとき、溝２７の上端部近傍の多結晶シリコン膜５０をオーバーエッチングによって除去し、多結晶シリコン膜５０の上面を溝２７の上端部よりも下方に後退させる。
【０１３８】
次に、図１０１に示すように、窒素などの非酸化性ガス雰囲気中で熱処理を行い、溝２７の内部のＲｕ膜３８ｅと多結晶シリコン膜５０とを反応させてＲｕシリサイド膜を形成することにより、溝２７の内部にＲｕシリサイドからなる酸素吸収層５１を形成する。
【０１３９】
多結晶シリコン膜５０をシリサイド化して酸素吸収層５１を形成する場合は、前述したように、最初に堆積するＲｕ膜２８ｅの膜厚を多結晶シリコン膜５０の膜厚の２倍以上とする。例えば溝２７の径を１００ｎｍとし、Ｒｕ膜２８ｅの膜厚を３０ｎｍとした場合、溝２７の両側壁に堆積するＲｕ膜２８ｅの膜厚は６０ｎｍとなるため、その後に溝２７の内部に埋め込まれる多結晶シリコン膜５０の横方向の膜厚は４０ｎｍとなる。この膜厚比でＲｕ膜２８ｅと多結晶シリコン膜５０とを反応させた場合、多結晶シリコン膜５０がすべてシリサイド化されてもＲｕ膜２８ｅがシリサイド化されるのは１０ｎｍ程度であり、残り２０ｎｍは金属Ｒｕとして残存するため、下部電極３８の導通を十分に確保することができる。
【０１４０】
次に、図１０２に示すように、酸化シリコン膜２４の上部および酸素吸収層５１が形成された溝２７の内部にＣＶＤ法でＲｕ膜３８ｆを堆積する。このＲｕ膜３８ｆは、溝２７の内部を完全に埋め込むような厚い膜厚で堆積する。
【０１４１】
次に、図１０３に示すように、溝２７の外部のＲｕ膜３８ｆ、３８ｅをドライエッチングによって除去した後、図１０４に示すように、ウェットエッチングで酸化シリコン膜２４を除去することによって、内部に酸素吸収層５１が埋め込まれた柱状の下部電極３８を形成する。
【０１４２】
次に、図１０５に示すように、前記実施の形態６と同様の方法で下部電極３８の表面に誘電体膜３９を薄く堆積し、続いて酸素雰囲気中で熱処理を行った後、誘電体膜３９の上部にＴｉＮ膜などを堆積して上部電極４０を形成する。
【０１４３】
本実施形態では、酸素吸収層５１を下部電極３８の内部全体に形成するので、酸素のバリア効果をより向上させることができる。
【０１４４】
（実施の形態８）
本実施形態では、下部電極材料であるＲｕ膜と酸化シリコン膜との接着力をさらに向上させる方法について説明する。
【０１４５】
本実施形態の製造方法は、スルーホール１９の内部にプラグ２２を形成するまでの工程（前記図４〜図３５の工程）が前記実施の形態１と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【０１４６】
まず、前記図３５に示した工程に引き続き、図１０６に示すように、酸化シリコン膜１７の上部にＣＶＤ法で膜厚２００ｎｍ程度の窒化シリコン膜１８を堆積し、次に、フォトレジスト膜（図示せず）をマスクにしたドライエッチングによって、スルーホール１９の上部の窒化シリコン膜１８にスルーホール６０を形成する。
【０１４７】
次に、図１０７に示すように、スルーホール６０の内部にＴａＮ層６１を形成する。ＴａＮ層６１は、スルーホール６０の内部を含む窒化シリコン膜１８の上部にスパッタリング法でＴｉＮ膜を堆積した後、スルーホール６０の外部のＴｉＮ膜を化学機械研磨法（またはエッチバック）で除去することによって形成する。ＴａＮ層６１は、下部電極を構成するＲｕとプラグ２２を構成する多結晶シリコンとの界面で所望しないシリサイド反応が生じるのを防ぐバリア層として機能する。
【０１４８】
次に、図１０８に示すように、窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜２４を堆積し、必要に応じてその表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜２４をドライエッチングすることにより、その底部にスルーホール６０内のＴａＮ層６１の表面が露出する溝２７を形成する。
【０１４９】
次に、図１０９に示すように、溝２７の内壁および酸化シリコン膜２４の表面にＣＶＤ法で膜厚１０ｎｍ程度の酸化タンタル膜６２を堆積する。酸化タンタル膜は、例えば原料ガスにペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素とを用い、温度４００℃〜４５０℃の条件で堆積する。
【０１５０】
次に、図１１０に示すように、異方性ドライエッチングによって溝２７の底面および酸化シリコン膜２４の表面の酸化タンタル膜６２を除去し、溝２７の側壁のみに酸化タンタル膜６２を残す。その後、７００℃、１分程度の熱処理を行い、酸化タンタル膜６２中の不純物を脱ガスさせる。この熱処理は、酸化タンタル膜６２を堆積した直後に行ってもよい。なお、酸化タンタル膜６２は絶縁材料であるため、酸化シリコン膜２４上の酸化タンタル膜６２の除去が不十分であっても、後の工程で溝２７の内壁に形成される下部電極２８同士が酸化シリコン膜２４上に残った酸化タンタル膜６２のエッチング残渣を介して短絡する虞れはない。
【０１５１】
次に、図１１１に示すように、溝２７の内壁にＲｕからなる下部電極２８を形成する。下部電極２８を形成するには、前記実施の形態１と同様、酸化シリコン膜２４の上部および溝２７の内部にスパッタリング法とＣＶＤ法とを用いて膜厚２０ｎｍ程度の薄いＲｕ膜を堆積し、続いて溝２７の内部にフォトレジストなどの絶縁膜を埋め込んだ後、溝２７の外部のＲｕ膜をドライエッチングによって除去する。スパッタリング法で堆積するＲｕ膜は、核を形成するためのものであり、実質的な下部電極材料となるのはＣＶＤ法で堆積したＲｕ膜である。
【０１５２】
次に、下部電極２８を構成するＲｕ膜の緻密化を図るために、真空中で７００℃、１分程度の熱処理を行った後、図１１２に示すように、溝２７の内壁および酸化シリコン膜２４の表面に膜厚１０ｎｍ程度の酸化タンタルからなる誘電体膜２９を堆積し、続いて膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で５５０℃〜７００℃の熱処理を行う。このとき、溝２７の側壁上端部で酸化タンタル膜６２と誘電体膜２９とが接触することがあるが、両者は同じ絶縁材料であるため、何ら支障はない。
【０１５３】
その後、図１１３に示すように、前記実施の形態１と同様の方法で誘電体膜２９の上部に上部電極３０を形成することにより、下部電極２８、誘電体膜２９および上部電極３０によって構成される情報蓄積用容量素子Ｃが完成する。
【０１５４】
図１１４は、下部電極２８を構成するＲｕ膜と各種下地材料との接着性を調べた結果を示すグラフである。使用した下地材料は、熱酸化で形成した酸化シリコン膜、プラズマＣＶＤ法で堆積した酸化シリコン膜（本発明で使用する酸化シリコン膜２４に相当）、プラズマＣＶＤ法で堆積した窒化シリコン膜、スパッタリング法で堆積したＴｉＮ膜およびＣＶＤ法で堆積した酸化タンタル膜の５種類である。
【０１５５】
上記５種類の下地材料の上にスパッタリング法でＲｕ膜を堆積し、その表面に荷重が加えられた針を当て、荷重を種々変化させて引っ掻き試験を行った。グラフは、この引っ掻き試験でＲｕ膜が剥がれるときに針に加えた荷重によって剥離の程度を相対的に示したものであり、横軸は５種の下地材料、縦軸はＲｕ膜が剥がれたときの荷重である。また、この引っ掻き試験では、成膜直後のＲｕ膜と、７００℃、１分の熱処理を行って緻密化したＲｕ膜とを評価した。
【０１５６】
上記引っ掻き試験の結果、２種の酸化シリコン膜上のＲｕ膜は、ほぼ５０ｍＮの荷重で剥離した。窒化シリコン膜上のＲｕ膜は、緻密化処理を行うことによって接着性がやや向上したものの、成膜直後のものは、酸化シリコン膜上のＲｕ膜と同じくほぼ５０ｍＮで剥離した。ＴｉＮ膜上のＲｕ膜は、１００ｍＮを少し越える程度の荷重で剥離した。これに対し、酸化タンタル膜上のＲｕ膜は、２００ｍＮと極めて大きい荷重で剥離し、実用上十分な接着強度を有していることが判明した。
【０１５７】
このように、酸化シリコン膜２４に開孔した溝２７の内壁にＲｕからなる下部電極２８を形成する際、溝２７の内壁にあらかじめ酸化タンタル膜６２を形成しておくことにより、Ｒｕ膜と下地との接着強度が顕著に向上する。これにより、Ｒｕ膜を緻密化する際の熱処理や誘電体膜（酸化タンタル膜）２９を結晶化する際の熱処理によって下部電極２８が剥離する不具合を確実に防止することができるので、情報蓄積用容量素子Ｃの下部電極２８をＲｕ膜で構成するＤＲＡＭの製造歩留まりを向上させることができる。
【０１５８】
Ｒｕからなる下部電極２８の下地材料には、酸化タンタルに比べると接着強度は低いがＴｉＮを使用することもできる。この場合は、前記図１０８に示した工程に引き続き、図１１５に示すように、溝２７の内壁および酸化シリコン膜２４の表面にＣＶＤ法で膜厚１０ｎｍ程度のＴｉＮ膜６３を堆積する。ＴｉＮ膜６３は、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）とを原料ガスに用いたＣＶＤ法で堆積する。
【０１５９】
Ｒｕからなる下部電極２８の下地材料としては、酸化タンタルやＴｉＮの他、ＴａＮ（窒化タンタル）やＴｉ０2（酸化チタン）など、ＣＶＤ法で成膜することのできる材料を使用することもできる。
【０１６０】
次に、図１１６に示すように、溝２７の内部にフォトレジストなどの絶縁膜３１を埋め込んだ後、溝２７の外部のＴｉＮ膜６３をドライエッチングによって除去する。ＴｉＮ膜６３は導電材料であるため、酸化タンタル膜６２を使用した場合と異なり、溝２７の底部（ＴｉＮ層６２の表面）に残すことができる。溝２７の底部に残ったＴｉＮ膜６３は、その下層のＴｉＮ層６２と共に、下部電極２８とプラグ２２との界面で所望しないシリサイド反応が生じるのを防ぐバリア層として機能する。また、酸化シリコン膜２４の表面のＴｉＮ膜６３を除去する際は、溝２７の側壁上端部のＴｉＮ膜６３を下方に後退させる。これによって、後に堆積する誘電体膜（酸化タンタル膜）２９との接触を避け、リーク電流の増加を防ぐことができる。
【０１６１】
次に、溝２７の内部の絶縁膜３１を除去した後、図１１７に示すように、溝２７の内部に前述した方法で下部電極２８を形成し、続いて図１１８に示すように、下部電極２８の上部に酸化タンタル膜を堆積して誘電体膜２９を形成した後、図１１９に示すように、誘電体膜２９の上部に上部電極３０を形成することにより、情報蓄積用容量素子Ｃが完成する。
【０１６２】
（実施の形態９）
本実施形態の製造方法は、スルーホール６０の内部にＴａＮ層６１を形成するまでの工程が前記実施の形態８と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【０１６３】
まず、前記図１０７に示した工程に引き続き、図１２０に示すように、窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜２４を堆積し、必要に応じてその表面を化学機械研磨法で平坦化した後、酸化シリコン膜２４の上部にＣＶＤ法で膜厚５０ｎｍ程度の酸化タンタル膜６４を堆積する。
【０１６４】
次に、図１２１に示すように、フォトレジスト膜（図示せず）をマスクにして酸化タンタル膜６４と酸化シリコン膜２４とをドライエッチングすることにより、その底部にスルーホール６０内のＴａＮ層６１の表面が露出する溝２７を形成する。
【０１６５】
次に、図１２２に示すように、溝２７の内壁および酸化タンタル膜６４の表面にＣＶＤ法で膜厚１０ｎｍ程度の酸化タンタル膜６２を堆積する。酸化タンタル膜は、前記実施の形態８と同様、例えば原料ガスにペンタエトキシタンタルと酸素とを用い、温度４００℃〜４５０℃の条件で堆積する。
【０１６６】
次に、図１２３に示すように、異方性ドライエッチングによって溝２７の底面の酸化タンタル膜６２を除去し、溝２７の側壁に酸化タンタル膜６２を残す。このとき、酸化シリコン膜２４の上部に堆積された２層の酸化タンタル膜６４、６２もドライエッチングされるが、溝２７の底面の酸化タンタル膜６２に比べて膜厚が厚いため、その一部はエッチングされずに残る。
【０１６７】
次に、図１２４に示すように、溝２７の内壁にＲｕからなる下部電極２８を形成する。下部電極２８を形成するには、酸化タンタル膜６４の上部および溝２７の内部にスパッタリング法とＣＶＤ法とを用いて膜厚２０ｎｍ程度の薄いＲｕ膜を堆積する。次に、Ｒｕ膜の緻密化を図るために、真空中で７００℃、１分程度の熱処理を行った後、溝２７の内部にフォトレジストなどの絶縁膜を埋め込み、溝２７の外部のＲｕ膜をドライエッチングによって除去する。
【０１６８】
このように、本実施形態では、酸化シリコン膜２４の表面に酸化タンタル膜６４が堆積された状態で下部電極材料（Ｒｕ膜）を堆積するので、その直後にＲｕ膜を緻密化するための熱処理を行っても、酸化シリコン膜２４の表面のＲｕ膜が下地から剥離して異物となる虞れがない。すなわち、Ｒｕ膜を緻密化してから溝２７の内部にフォトレジストなどの絶縁膜を埋め込むことが可能となるため、溝２７の内部に埋め込んだ絶縁膜中の汚染物質が下部電極材料（Ｒｕ膜）に転写される不具合を回避することができる。
【０１６９】
その後、図１２５に示すように、下部電極２８の上部に酸化タンタル膜を堆積して誘電体膜２９を形成し、さらに図１２６に示すように、誘電体膜２９の上部に上部電極３０を形成することにより、情報蓄積用容量素子Ｃが完成する。
【０１７０】
（実施の形態１０）
前記実施の形態１〜９では、フォトレジスト膜をマスクにしたドライエッチングによって酸化シリコン膜２４に溝２７を形成したが、本実施形態では、酸化シリコンに対するエッチング選択比がフォトレジストよりも大きい材料をマスクにして溝２７を形成する。
【０１７１】
まず、前記図１０７に示した工程に引き続き、図１２７に示すように、窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜２４を堆積し、必要に応じてその表面を化学機械研磨法で平坦化した後、酸化シリコン膜２４の上部にＷマスク６５を形成する。Ｗマスク６５を形成するには、酸化シリコン膜２４の上部にＣＶＤ法で膜厚５０ｎｍ程度のＷ膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングでＷ膜をパターニングする。
【０１７２】
次に、図１２８に示すように、Ｗマスク６５を使用して酸化シリコン膜２４をドライエッチングすることにより、その底部にスルーホール６０内のＴａＮ層６１の表面が露出する溝２７を形成する。Ｗは、酸化シリコンに対するエッチング選択比がフォトレジストよりも大きい。そのため、Ｗマスク６５を使用して酸化シリコン膜２４をドライエッチングした場合は、フォトレジスト膜を使用した場合に比べてマスクの目減りが小さくなるので、厚い膜厚の酸化シリコン膜２４にアスペクト比の高い溝２７を精度よく形成することができる。酸化シリコンに対するエッチング選択比がフォトレジストよりも大きいマスク材料として、Ｗの他、例えばＭｏ（モリブデン）を使用することもできる。
【０１７３】
次に、図１２９に示すように、溝２７の側壁に酸化タンタル膜６２を形成する。酸化タンタル膜６２を形成するには、溝２７の内壁およびＷマスク６５の表面にＣＶＤ法で膜厚１０ｎｍ程度の酸化タンタル膜６２を堆積した後、異方性ドライエッチングによってＷマスクの表面および溝２７の底面の酸化タンタル膜６２を除去する。溝２７の側壁の酸化タンタル膜６２は、下部電極材料であるＲｕ膜と下地との接着強度を向上させるために形成する。
【０１７４】
次に、図１３０に示すように、溝２７の内壁にＲｕからなる下部電極２８を形成する。下部電極２８を形成するには、Ｗマスク６５の上部および溝２７の内部にスパッタリング法とＣＶＤ法とを用いて膜厚２０ｎｍ程度のＲｕ膜を堆積し、続いてＲｕ膜の緻密化を図るために、真空中で７００℃、１分程度の熱処理を行った後、溝２７の内部にフォトレジストなどの絶縁膜を埋め込み、溝２７の外部のＲｕ膜をドライエッチングによって除去する。
【０１７５】
このように、本実施形態では、酸化シリコン膜２４の表面にＲｕとの接着性が高いＷマスク６５が形成された状態で下部電極材料（Ｒｕ膜）を堆積するので、その直後にＲｕ膜を緻密化するための熱処理を行っても、酸化シリコン膜２４の表面のＲｕ膜が下地から剥離して異物となる虞れがない。すなわち、Ｒｕ膜を緻密化してから溝２７の内部にフォトレジストなどの絶縁膜を埋め込むことが可能となるため、前記実施の形態９と同様、溝２７の内部に埋め込んだ絶縁膜中の汚染物質が下部電極材料（Ｒｕ膜）に転写される不具合を回避することができる。
【０１７６】
その後、図１３１に示すように、下部電極２８の上部に酸化タンタル膜を堆積して誘電体膜２９を形成し、続いて誘電体膜２９の上部に上部電極３０を形成することにより、情報蓄積用容量素子Ｃが完成する。
【０１７７】
（実施の形態１１）
本実施形態では、下部電極材料であるＲｕ膜と酸化シリコン膜との接着力を向上させる他の方法について説明する。
【０１７８】
まず、前記図１０７に示した工程に引き続き、図１３２に示すように、窒化シリコン膜１８の上部に酸化タンタル膜６６を堆積し、続いてその上部に酸化シリコン膜２４、酸化タンタル膜６７、酸化シリコン膜２４および酸化タンタル膜６８を交互に堆積する。すなわち、本実施形態では、厚い膜厚の酸化シリコン膜２４の下層、中間および上層に３層の酸化タンタル膜６６、６７、６８を堆積する。酸化タンタル膜６６、６７、６８はＣＶＤ法で堆積し、その膜厚は５０ｎｍ〜１００ｎｍ程度とする。なお、酸化シリコン膜２４の中間にさらに１層〜複数層の酸化タンタル膜を堆積してもよい。
【０１７９】
次に、図１３３に示すように、フォトレジスト膜（図示せず）をマスクにして酸化タンタル膜６６、６７、６８と酸化シリコン膜２４とをドライエッチングすることにより、その底部にスルーホール６０内のＴａＮ層６１の表面が露出する溝２７を形成する。溝２７は、前記実施の形態１０と同様、Ｗマスク６５を使用したドライエッチングで形成してもよい。このようにして形成された溝２７の側壁には、酸化タンタル膜６６、６７、６８が露出する。
【０１８０】
次に、図１３４に示すように、溝２７の内壁にＲｕからなる下部電極２８を形成する。下部電極２８を形成するには、酸化タンタル膜６８の上部および溝２７の内部にスパッタリング法とＣＶＤ法とを用いて膜厚２０ｎｍ程度のＲｕ膜を堆積し、続いてＲｕ膜の緻密化を図るために、真空中で７００℃、１分程度の熱処理を行った後、溝２７の内部にフォトレジストなどの絶縁膜を埋め込み、溝２７の外部のＲｕ膜をドライエッチングによって除去する。
【０１８１】
上記のような方法で溝２７の内壁に下部電極２８を形成した場合は、溝２７の側壁で下部電極２８と酸化タンタル膜６６、６７、６８とが接触するため、下部電極２８を構成するＲｕ膜と下地との接着強度が向上する。
【０１８２】
その後、図１３５に示すように、下部電極２８の上部に酸化タンタル膜を堆積して誘電体膜２９を形成し、続いて誘電体膜２９の上部に上部電極３０を形成することにより、情報蓄積用容量素子Ｃが完成する。
【０１８３】
（実施の形態１２）
前記実施の形態８〜１１では、酸化シリコン膜２４に溝２７を形成する工程に先立って、スルーホール１９内のプラグ２２の表面にバリア層（ＴｉＮ膜６１）を形成する場合について説明したが、本実施形態では、酸化シリコン膜２４に溝２７を形成した後、プラグ２２の表面にバリア層を形成する場合について説明する。
【０１８４】
まず、前記図３６および図３７に示した工程に引き続き、図１３６に示すように、酸化シリコン膜２４および窒化シリコン膜１８をドライエッチングすることにより、その底部にスルーホール１９内のプラグ２２の表面が露出する溝２７を形成する。酸化シリコン膜２４および窒化シリコン膜１８のドライエッチングは、フォトレジスト膜をマスクにして行ってもよいが、前記実施の形態１０と同様、酸化シリコンに対するエッチング選択比がフォトレジストよりも大きいＷマスク６５を使用することにより、深い溝２７を精度よく形成することができる。
【０１８５】
次に、図１３７に示すように、溝２７の側壁に酸化タンタル膜６２を形成する。酸化タンタル膜６２を形成するには、溝２７の内壁およびＷマスク６５の表面にＣＶＤ法で膜厚１０ｎｍ程度の酸化タンタル膜６２を堆積した後、異方性ドライエッチングによってＷマスクの表面および溝２７の底面の酸化タンタル膜６２を除去する。溝２７の側壁の酸化タンタル膜６２は、下部電極材料であるＲｕ膜と下地との接着強度を向上させるために形成する。
【０１８６】
次に、図１３８に示すように、Ｗマスク６５の上部および溝２７の内部にＣＶＤ法で膜厚１０ｎｍ程度のＲｕ膜７０ａを堆積した後、図１３９に示すように、前記実施の形態１で説明した方法を用いてプラグ２２の表面にＲｕシリサイド層２５を形成し、続いてＲｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成する。
【０１８７】
次に、図１４０に示すように、Ｗマスク６５の上部および溝２７の内部にＣＶＤ法で膜厚１０ｎｍ〜２０ｎｍ程度のＲｕ膜７０ｂを堆積した後、図１４１に示すように、溝２７の内壁にＲｕ膜７０ａとＲｕ膜７０ｂとの積層膜からなる下部電極７０を形成する。下部電極７０を形成するには、溝２７の内部にフォトレジストなどの絶縁膜を埋め込み、溝２７の外部のＲｕ膜７０ａ、７０ｂとＷマスク６５とをドライエッチングによって除去する。
【０１８８】
その後、図１４２に示すように、下部電極７０の上部に酸化タンタル膜を堆積して誘電体膜２９を形成し、続いて誘電体膜２９の上部に上部電極３０を形成することにより、下部電極７０、誘電体膜２９および上部電極３０によって構成される情報蓄積用容量素子Ｃが完成する。
【０１８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【０１９０】
本発明では、前記実施の形態１〜１２で説明した構造、製造方法を種々組み合わせることができる。例えば図１４３に示すメモリセル構造は、前記実施の形態４と同様、プラグ１３の表面に形成したＲｕシリサイド層３５およびＲｕシリコンナイトライド層３６と情報蓄積用容量素子Ｃの誘電体膜２９とをスルーホール１９内のプラグ３７によって隔絶し、かつ前記実施の形態５〜７と同様、情報蓄積用容量素子Ｃの下部電極３８を柱状体で構成したものである。また、図１４４に示すメモリセル構造は、図１４３に示すメモリセル構造において、さらに下部電極３８の底部に酸素吸収層３２を形成したものである。この酸素吸収層は、前記実施の形態７と同様、下部電極３８の内部全体に形成してもよい。
【０１９１】
前記実施の形態１〜１２では情報蓄積用容量素子の誘電体膜を酸化タンタルで構成したが、酸化チタン、あるいはチタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸鉛などのペロブスカイト型金属酸化物からなる高（強）誘電体またはそれらの積層体で構成することもできる。
【０１９２】
前記実施の形態１〜１２では、ＤＲＡＭおよびその製造プロセスに適用した場合について説明したが、汎用ＤＲＡＭのみならず、ロジック混載ＤＲＡＭやＦｅＲＡＭなどにも適用することができる。
【産業上の利用可能性】
【０１９３】
本発明は、半導体集積回路装置の製造業に適用できる。
【図面の簡単な説明】
【０１９４】
【図１】本発明の一実施の形態であるＤＲＡＭを形成したシリコンチップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭを形成した半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭを形成した半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図７０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図７１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図７２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である
【図７７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図９４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図９５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図９６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図９７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図９８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図９９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１００】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１０１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１０２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１０３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１０４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１０５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１０６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１４】下部電極を構成するＲｕ膜と各種下地材料との接着性を示すグラフである。
【図１１５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１１６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１１７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１１８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１１９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１２９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１４０】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１４１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１４２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１４３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【０１９５】
１  シリコン基板
１Ａ  シリコンチップ
２  素子分離溝
３  ｐ型ウエル
４  酸化シリコン膜
５  ゲート絶縁膜
６  ゲート電極
７  酸化シリコン膜
８  ｎ型半導体領域（ソース、ドレイン）
９  窒化シリコン膜
１０  酸化シリコン膜
１１、１２  コンタクトホール
１３  プラグ
１４  酸化シリコン膜
１５  スルーホール
１６  プラグ
１７  酸化シリコン膜
１８  窒化シリコン膜
１９  スルーホール
２０  多結晶シリコン膜
２１  サイドウォールスペーサ
２２  プラグ
２３  Ｒｕ膜
２４  酸化シリコン膜
２５  Ｒｕシリサイド層
２６  Ｒｕシリコンナイトライド層
２７  溝
２８  下部電極
２８ａ〜２８ｄ  Ｒｕ膜
２９  誘電体膜
３０  上部電極
３１  絶縁膜
３２  酸素吸収層
３２ａ、３２ｂ  Ｗシリサイド膜
３３  絶縁膜
３４  Ｒｕ膜
３５  Ｒｕシリサイド層
３６  Ｒｕシリコンナイトライド層
３７ａ  Ｒｕ膜
３７  プラグ
３８ａ〜３８ｆ  Ｒｕ膜
３８  下部電極
３９  誘電体膜
４０  上部電極
５０  多結晶シリコン膜
５１  酸素吸収層
６０  スルーホール
６１  ＴａＮ層
６２  酸化タンタル膜
６３  ＴｉＮ膜
６４  酸化タンタル膜
６５  Ｗマスク
６６、６７、６８  酸化タンタル膜
７０ａ、７０ｂ  Ｒｕ膜
７０  下部電極
ＢＬ  ビット線
Ｃ  情報蓄積容量素子（キャパシタ）
Ｌ  活性領域
ＭＡＲＹ  メモリアレイ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＳＡ  センスアンプ
ＷＤ  ワードドライバ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
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【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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【図１３０】
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【図１３１】
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【図１３２】
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【図１３３】
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【図１３４】
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【図１３５】
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【図１３６】
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【図１３７】
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【図１３８】
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【図１３９】
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【図１４０】
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【図１４１】
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【図１４２】
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【図１４３】
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【図１４４】
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