(57)【要約】【課題】メモリセル特性のマージンを広げることができ、誤動作や動作速度の低下を抑制できる不揮発性半導体記憶装置及びその書き込み方法を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１１とソース線ドライバ１３とを備えている。上記メモリセルアレイ中のメモリセルは、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタＣＴと、ドレインが上記セルトランジスタのソースに接続され、ソースがソース線ＳＬに接続された選択ゲートトランジスタとを有する。上記ソース線ドライバは、書き込み動作時に、上記ソース線を上記セルトランジスタと上記選択ゲートトランジスタの基板バイアス電位と接地電位との間の電位で駆動するように構成されている。【選択図】      図７
2006114121.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタと、
ドレインが前記セルトランジスタのソースに接続され、ソースがソース線に接続された選択ゲートトランジスタと、
書き込み動作時に、前記ソース線を前記セルトランジスタ及び前記選択ゲートトランジスタの基板バイアス電位と接地電位との間の電位で駆動するように構成されたソース線ドライバと
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ソース線ドライバは、電流通路がソース線と接地点間に接続されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴを書き込み動作を示すタイミング信号に基づいて駆動するドライバ回路とを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ソース線ドライバは、電流通路がソース線と接地点間に接続された第１ＭＯＳＦＥＴと、アノードが前記接地点に接続され、カソードが前記ソース線に接続された第１ダイオード素子とを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記セルトランジスタのドレインに接続されたビット線と、一端が前記ビット線に接続されたデータトランスファゲートと、前記データトランスファゲートの他端に接続されたデータラッチ回路と、電流通路の一端が前記データラッチ回路に接続された第２ＭＯＳＦＥＴと、アノードが前記第２ＭＯＳＦＥＴの電流通路の他端に接続された第２ダイオード素子と、前記第２ダイオード素子のカソードに負電圧を与える負電圧発生回路とを更に具備することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタと、ドレインが前記セルトランジスタのソースに接続され、ソースがソース線に接続された選択ゲートトランジスタと、前記ソース線を駆動するソース線ドライバとを備えた不揮発性半導体記憶装置の書き込み方法であって、
前記ソース線を接地電位に設定するステップと、
前記セルトランジスタと前記選択ゲートトランジスタのウェル領域を接地電位から負電位に設定するステップと、
前記ウェル領域の電位を負電位に低下させる途中で、前記ソース線を接地電位から切り離し、ソース線電位をウェル領域とのカップリングによって負電位へ低下させるステップと
を具備することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びその書き込み方法に関するもので、例えばＦＧ（フローティングゲート）型のセルトランジスタと、このセルトランジスタのソースに接続された選択ゲートトランジスタとを有するメモリセルを備えた不揮発性半導体記憶装置及びその書き込み方法に関する。
【背景技術】
【０００２】
従来、比較的高速な読み出しが要求される論理集積回路チップに混載する不揮発性半導体記憶装置として、例えば非特許文献１に記載されているようなフラッシュメモリが知られている。この不揮発性半導体記憶装置は、フローティングゲートに電荷を蓄積してデータを記憶するＦＧ型のセルトランジスタと、このセルトランジスタのソースに接続された選択ゲートトランジスタとを有するメモリセルを備えており、メモリセルへの書き込みと消去をＦＮ（Fowler-Nordheim）トンネル電流で行う。そして、消去時には、ウェル領域に正の電圧、コントロールゲートに負の電圧を印加し、メモリセルアレイを一括で消去する。一方、書き込み時には、選択したコントロールゲートに正の電圧を印加し、ウェル領域に負電圧を印加し、書き込むメモリセルのビット線（選択ビット線）に負の電圧、書き込まないメモリセルのビット線（非選択ビット線）に０Ｖを印加する。
【０００３】
ところで、上記構成の不揮発性半導体記憶装置にあっては、高集積化による大容量化と読み出し速度の高速化が望まれており、製造プロセスや加工精度の限界近くの技術を用いて製造されている。このため、メモリセルの特性に十分なマージンがなく、誤動作や動作速度の低下、例えば消去時間の長大化、書き込み速度の低下、セルトランジスタのしきい値電圧の分布のばらつき、誤書き込みなどの要因となる恐れがある。
【非特許文献１】2001 IEEE International Solid-State Circuit Conference, DIGEST OF TECHNICAL PAPERS, T.Ditewing et. al., "An Embedded 1.2V-Read Flash Memory Module in a 0.18μm Logic Process" 2.4 pp.34-35 2001年2月
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、メモリセル特性のマージンを広げることができ、誤動作や動作速度の低下を抑制できる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
【課題を解決するための手段】
【０００５】
この発明の一態様によると、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタと、ドレインが前記セルトランジスタのソースに接続され、ソースがソース線に接続された選択ゲートトランジスタと、書き込み動作時に、前記ソース線を前記セルトランジスタ及び前記選択ゲートトランジスタの基板バイアス電位と接地電位との間の電位で駆動するように構成されたソース線ドライバとを具備する不揮発性半導体記憶装置が提供される。
【０００６】
また、この発明の一態様によると、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタと、ドレインが前記セルトランジスタのソースに接続され、ソースがソース線に接続された選択ゲートトランジスタと、前記ソース線を駆動するように構成されたソース線ドライバとを備えた不揮発性半導体記憶装置の書き込み方法であって、前記ソース線を接地電位に設定するステップと、前記セルトランジスタと前記選択ゲートトランジスタのウェル領域を接地電位から負電位に設定するステップと、前記ウェル領域の電位を負電位に低下させる途中で、前記ソース線を接地電位から切り離し、ソース線電位をウェル領域とのカップリングによって負電位へ低下させるステップとを具備する不揮発性半導体記憶装置の書き込み方法が提供される。
【発明の効果】
【０００７】
この発明によれば、メモリセル特性のマージンを広げることができ、誤動作や動作速度の低下を抑制できる不揮発性半導体記憶装置及びその書き込み方法が得られる。
【発明を実施するための最良の形態】
【０００８】
まず、この発明に至るまでの本発明者等の考察の課程について説明し、その後各々の実施形態について図面を参照して説明する。
【０００９】
この発明は、本発明者等による次のような考察に基づいてなされたものである。
【００１０】
図１に示すように、ＦＧ型のセルトランジスタＣＴと、このセルトランジスタＣＴのソースに接続された選択ゲートトランジスタＳＴとで構成されたメモリセルは、セルトランジスタＣＴのドレインがビット線ＢＬに直接接続されているため、ビット線とセルトランジスタ間に選択ゲートトランジスタが設けられたメモリセル構造に比べてメモリセル電流を大きくでき、読み出しが早くなるという利点がある。
【００１１】
その反面、書き込み時に非選択ビット線に印加される電位をソース側の選択ゲートトランジスタＳＴだけで遮断し、非選択ビット線からソース線ＳＬに電流が流れないようにしなくてはならず、選択ゲートトランジスタＳＴにはリーク電流に対しての要求が厳しくなる。
【００１２】
上記のようなメモリセル構成において、例えば書き込み時にメモリセルの各端子に印加される電位はワード線とビット線の選択／非選択状態に応じて図２及び図３に示すように下記（１）〜（４）の４通りになる。
【００１３】
（１）選択ワード線と選択ビット線に接続されているメモリセル（選択セル）には、コントロールゲートＣＧに１２Ｖ、選択ゲート線ＳＧに−７Ｖ、ビット線ＢＬに−７Ｖが印加される。この際、ウェル領域（Well）には−７Ｖが印加される。
【００１４】
（２）選択ワード線と非選択ビット線に接続されているメモリセル（非選択セル）には、コントロールゲートＣＧに１２Ｖ、選択ゲート線ＳＧに−７Ｖ、ビット線ＢＬに０Ｖ、ウェル領域に−７Ｖが印加される。
【００１５】
（３）非選択ワード線と選択ビット線に接続されているメモリセル（非選択セル）には、コントロールゲートＣＧに０Ｖ、選択ゲート線ＳＧに−７Ｖ、ビット線ＢＬに−７Ｖ、ウェル領域に−７Ｖが印加される。
【００１６】
（４）非選択ワード線と非選択ビット線に接続されているメモリセル（非選択セル）には、コントロールゲートＣＧに０Ｖ、選択ゲート線ＳＧに−７Ｖ、ビット線ＢＬに０Ｖ、ウェル領域に−７Ｖが印加される。
【００１７】
この際、ソース線ＳＬは図２に示すようにフローティング（Floating）または図３に示すように０Ｖに設定される。このソース線ＳＬは、メモリセルアレイ中の各メモリセルに共通接続されているので、全てのメモリセルに対して同じ電圧が掛かる。
【００１８】
上記（１）〜（４）のような関係でメモリセルの各端子に電位を印加して書き込みを行うと、次のような問題が起こる可能性がある。
【００１９】
ソース線ＳＬがフローティング状態の場合には、シミュレーションなどから約−５Ｖ程度の電圧がソース線ＳＬに掛かると考えられる。この場合には、上記（２）の電圧印加状態のメモリセルのビット線ＢＬとソース線ＳＬ間に約５Ｖの電圧が掛かる上に、コントロールゲートＣＧに印加された１２Ｖの電圧によってセルトランジスタＣＴが完全にオンしているため、選択ゲートトランジスタＳＴがパンチスルーを起こしてビット線ＢＬとソース線ＳＬ間にリーク電流が流れる恐れがある。（４）の電圧印加状態のメモリセルではコントロールゲートＣＧに印加される電圧が低いため、（２）のメモリセルに比べて程度は軽いものの、（２）のメモリセルと同様にビット線ＢＬとソース線ＳＬ間にリーク電流が流れる可能性がある（図２参照）。
【００２０】
また、容量の大部分がウェル領域と結合しているソースは、ウェル電位が下がることにより、カップリングで一時的に約−５Ｖより下がる現象が起こり、この時非選択ビット線とソースの間で上記の電流より大きなリーク電流が発生する（図４参照）。
【００２１】
更に、ソース線ＳＬが０Ｖの場合には、（１）の電圧印加状態のメモリセルのビット線ＢＬとソース線ＳＬ間に７Ｖの電圧が掛かる上に、コントロールゲートＣＧに印加された１２Ｖの電圧によってセルトランジスタＣＴが完全にオンしているため、選択ゲートトランジスタＳＴがパンチスルーを起こしてソース線ＳＬとビット線ＢＬ間にリーク電流が流れる恐れがある。（３）の電圧印加状態のメモリセルではコントロールゲートＣＧに印加される電圧が低いため、（１）のメモリセルに比べて程度は軽いものの、（１）のメモリセルと同様にソース線ＳＬとビット線ＢＬ間にリーク電流が流れる可能性がある（図３参照）。
【００２２】
このように、ソース線ＳＬの電位として、フローティング状態と０Ｖのいずれを選択した場合でも、書き込み時にビット線ＢＬとソース線ＳＬ間にリーク電流が発生する可能性がある。このリーク電流が負電位発生回路の電流供給量を上回ると、正常な負電位が発生できなくなり、書き込み時に不良（誤書き込み）が発生する。また、リーク電流が負電位発生回路の電流供給量を上回るほど大きくない場合でも、リーク電流が発生するとセルトランジスタのチャンネル電位が変わってしまい、書き込み速度が遅くなったり誤書き込みが生じたりする。
【００２３】
このような問題は、動作電圧を低く、例えばコントロールゲートＣＧに１０Ｖ、選択ゲート線ＳＧに−５Ｖ、ビット線ＢＬに−５Ｖ、ウェル領域に−５Ｖを印加することによって多少軽減できるものの本質的な問題の解決にはならない。
【００２４】
しかも、上記リーク電流の発生は、別の理由からも誤動作や動作速度の低下を招く恐れがある。次に、上記動作電圧を低くした不揮発性半導体記憶装置を例に取って詳しく説明する。
【００２５】
図５に示すように、各セルトランジスタＣＴのソースを選択ゲートトランジスタＳＴのドレイン／ソースを介してソース線ＳＬに共通接続してフローティング状態にすると、この図５に実線で示すような経路でリーク電流が流れ、セルトランジスタＣＴのソース電位は、図６に示すように非選択ビット線からソースへのリーク電流と、ソースから選択ビット線へのリーク電流が等しくなるような電位になる。
【００２６】
非選択ビット線に接続されているメモリセルの選択ゲートトランジスタＳＴは、ソース電位が高い時には実効的に基板バイアスが掛かることになるのでリーク電流が少ない。これに対し、選択ビット線に接続されているメモリセルの選択ゲートトランジスタＳＴは基板バイアスが掛からないのでリーク電流が大きくなる。従って、セルトランジスタＣＴのソース電位は０Ｖと負電位（図６では−５Ｖ）の中間電位ではなく、それより低い電位に落ち着く（例えば−４Ｖ）。
【００２７】
この時、次のような問題が起こる可能性がある。すなわち、選択されていないビット線に接続されているメモリセルの選択ゲートトランジスタＳＴのソース／ドレイン間には、−４Ｖの電圧が掛かり、セルトランジスタＣＴ側のノード（図５に破線で囲んで示す）では高電界が発生する。この結果、選択ゲートトランジスタＳＴの微小なリーク電流でもホットキャリアが発生し、その一部がセルトランジスタＣＴのフローティングゲートに取り込まれ、書き込まないメモリセルに対して誤書き込みを行ってしまうことがある。この現象は、“１”セルと“０”セルの閾値電圧分布のマージンを上げるために、印加する負電圧を下げると更に強くなるため、セルトランジスタＣＴの閾値電圧分布のマージンを上げるための阻害要因になる。
【００２８】
また、上述したように、ソース電位は、非選択ビット線からソースに流れこむ電流とソースから選択ビット線あるいは基板に流れ出す電流がつり合う電位になる。この時、ソースから流れ出す電流のほとんどは、選択ビット線に流れ出す選択ゲートトランジスタＳＴのオフリーク電流なので、負の電圧に流れ込む全電流は等価的に選択ゲートトランジスタＳＴのオフリーク電流となる。この時、次のような理由でこのオフリーク電流を抑えることが望ましい。
【００２９】
第１は、負電圧を低くすることが困難になるためである。第２は、ソースから選択ビット線に流れる電流が大きくなり、非選択ビット線に接続されているセルトランジスタがホットキャリアにより誤書き込みされる可能性があるためである。
【００３０】
まず、第１の理由について詳しく説明する。チップ内部の負電圧発生回路で選択ビット線や選択ゲートトランジスタの基板電位を発生させているが、リーク電流が多いと負電圧発生回路の駆動能力よりもリーク電流の方が大きくなるので、負電圧が高くなってしまう。このため、負電圧が十分に出力できないので書き込みを行う選択セルと書き込まない非選択セルの閾値電圧Ｖｔｈのマージンを劣化させてしまう。
【００３１】
次に、第２の理由について詳しく説明する。ソースから選択ビット線に流れ出す電流は、非選択ビット線からソースに流れ込むに電流ほぼ等しい。従って、ソースから選択ビット線に流れ出す電流が大きくなると、非選択ビット線からソースに流れ込む電流も大きくなる（つり合っているソースの電位がずれて行くため）。この非選択ビット線から流れるリーク電流によって、ホットキャリアが発生し、非選択ビット線に接続されているメモリセルに誤書き込みを行う可能性が生ずる。
【００３２】
また、ウェルの電位が下がる時にソースの電位がカップリングで下がるので、一時的にソースから選択ビット線に流れ出す電流と非選択ビット線からソースに流れ込む電流の釣り合うソース電位より低い電位に下げられ、その時に非選択ビット線から流れるリーク電流がより大きくなり、それによってホットキャリアが発生し、非選択ビット線に接続されたメモリセルに誤書き込みを行う可能性がより大きくなる。
【００３３】
これらの問題を解決するために、選択ゲートトランジスタの閾値電圧を上げてオフリーク電流を抑える方法も考えられるが、その場合には、読み出し時の選択ゲートトランジスタのオン電流も減らすことになり、読み出し速度を低下させてしまう。また、選択ゲートトランジスタのチャネルイオン注入とセルトランジスタのチャネルイオン注入を共通にしている場合は、セルトランジスタの中性閾値電圧も上げることになるので、消去特性を低下させる（消去時間が長くなる）ことになり、やはり好ましくない。
【００３４】
次に、前述したような考察に基づき、本発明者等が認識した種々の問題を解決できる、この発明の実施形態について図面を参照して説明する。
【００３５】
［第１の実施形態］
図７は、この発明の第１の実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図８は上記図７に示した回路における要部を抽出してソース線ドライバの構成例を示す回路図である。
【００３６】
メモリセルアレイ１１中には、メモリセルがマトリックス状に配置されている。このメモリセルは、例えばＦＧ型のセルトランジスタと、このセルトランジスタのソースに接続された選択ゲートトランジスタとを有する図１に示したようなメモリセル構成である。上記セルトランジスタのコントロールゲートはワード線ＷＬに接続され、ドレインは上記ワード線ＷＬと交差する方向に配置されたビット線ＢＬに接続される。上記各セルトランジスタのソースには上記選択ゲートトランジスタのドレインが接続され、そのゲートには選択ゲート線（図示せず）が接続される。上記各選択ゲートトランジスタのソースは、上記ワード線ＷＬと同一方向に沿って配置されたソース線ＳＬに共通接続される。
【００３７】
上記ワード線ＷＬは、ワード線ドライバ（WL Driver）１２−１，１２−２，１２−３，…で選択的に駆動される。上記ソース線ＳＬは共通ソース線ＳＬＣに接続され、この共通ソース線ＳＬＣを介してソース線ドライバ（SL Driver）１３で駆動される。上記ワード線ドライバ１２−１，１２−２，１２−３，…にはロウデコーダ１４からデコード信号が供給される。上記ソース線ドライバ１３と上記ロウデコーダ１４は、タイミング発生回路１５により動作タイミングが制御されるようになっている。
【００３８】
上記ソース線ドライバ１３は、共通ソース線ＳＬＣを接地状態からフローティング状態へ切り替えるスイッチ素子として働くＰチャネル型ＭＯＳＦＥＴ１６とそのドライバ回路（SLS Driver）１７とを含んで構成されている。ＭＯＳＦＥＴ１６のドレインは共通ソース線ＳＬＣに接続され、ソース及びバックゲート（ウェル領域）は接地点ＧＮＤに接続されている。上記ドライバ回路１７には、上記タイミング発生回路１５から出力される、ウェル領域やコントロールゲートＣＧ（ワード線ＷＬ）などの書き込みに必要な他端子の電位を切り替えるタイミングを制御する信号（タイミング信号）が入力される。このタイミング信号に基づいてドライバ回路１７で上記ＭＯＳＦＥＴ１６をオン／オフ制御し、ウェル領域の電位を０Ｖから下げ始めた時間よりも少し遅れて上記ＭＯＳＦＥＴ１６をオンからオフへと遷移させ、ソース線ＳＬを接地状態からフローティング状態に切り替えるようになっている。
【００３９】
上記のような構成において、書き込み時に上記ソース線ドライバを用いて、ソース電位が不必要に下がらないようにすることでリーク電流を抑制できる。
【００４０】
本実施形態では、書き込み手順を下記のように変更することによって、書き込み時にソース線ＳＬをソースから選択ビット線と非選択ビット線からソースに流れるリーク電流のつり合う電位より低くならないように設定する。
【００４１】
すなわち、ソース線ＳＬを不必要に低くならないようにするために、次の手順で書き込みを行う。
【００４２】
まず、図９（ａ）にスイッチで等価的に示すようにＭＯＳＦＥＴ１６をオンさせ、ソース線ＳＬを接地点ＧＮＤに接続してから、図９（ｃ）に示すように上記セルトランジスタＣＴと上記選択ゲートトランジスタＳＴのウェル領域（バックゲート）の電位を０Ｖから−７Ｖに下げて行く（ＳＴＥＰ１）。この時、共通ソース線ＳＬＣは０Ｖに維持されている。
【００４３】
上記ウェル領域の電位を−７Ｖに下げる途中で、図９（ｂ）に示すようにＭＯＳＦＥＴ１６をオフさせ、ソース線ＳＬを接地点ＧＮＤから切り離す（ＳＴＥＰ２）。
【００４４】
ソース線ＳＬを接地点ＧＮＤから切り離した後は、ソース線ＳＬの電位は図９（ｃ）に示すようにウェル領域とのカップリング（Coupling）によって負電位へと下がって行く（ＳＴＥＰ３）。
【００４５】
そして、最終的にウェル領域が−７Ｖになった時点で、共通ソース線ＳＬＣは０Ｖと−７Ｖの間の電位になる（ＳＴＥＰ４）。
【００４６】
図１０は、図７及び図８に示した回路において、ウェル領域を−７Ｖに下げた直後のメモリセルの各端子の電圧印加状態を示している。図示するように、選択セル、非選択セルのいずれにおいてもビット線ＢＬとソース線ＳＬ間の電位差を３〜４Ｖ程度に抑えることができる。これによって、ビット線ＢＬとソース線ＳＬ間に過剰なリーク電流が流れるのを抑制できる。
【００４７】
従って、上記のような構成並びに書き込み方法によれば、メモリセル特性のマージンを広げることができ、誤動作や動作速度の低下を抑制できる。
【００４８】
［変形例１］
図１１は、上記ソース線ドライバ１３の他の構成例を示しており、Ｎチャネル型ＭＯＳＦＥＴ１８とドライバ回路１７で同様な動作を実現するものである。この場合には、Ｎチャネル型ＭＯＳＦＥＴ１８のウェル領域の電位をセルトランジスタＣＴ及び選択ゲートトランジスタＳＴと共通にする点が前述したＰチャネル型ＭＯＳＦＥＴ１６を用いる場合と異なる。その他の構成は図８に示した回路と同様である。
【００４９】
この構成では、例えば図１２のタイミングチャートに示すような動作を行う。すなわち、ドライバ回路１７の出力電位ＳＬＳをＶＳＳに落とした場合は、Ｎチャネル型ＭＯＳＦＥＴ１８は一時オフするが、ソースがセルのリーク電流またはカップリングで下がり、ソースがＶＳＳよりＮチャネル型ＭＯＳＦＥＴ１８の閾値電圧分下がった電位になるまで低下するとＭＯＳＦＥＴ１８がオンするため、ソースの電位の降下はそこで止まる。例えば、ＶＳＳが０Ｖに設定された場合、ソースは約−３Ｖの電位でソースから選択ビット線へ流れる電流と接地点ＧＮＤからＭＯＳＦＥＴ１８を介して流れ込む電流のつり合う電位になる。
【００５０】
なお、図１１ではＭＯＳＦＥＴ１６をオフするタイミングを遅らせているが、この構成では、ＭＯＳＦＥＴ１８によってソースを不必要に下げることがないので、タイミングを遅らせなくても有効である。また、ソースは０Ｖと−７Ｖの中間に近い電位が望ましいので、ＶＳＳは０Ｖ以下であることが望ましい。
【００５１】
このような構成並びに書き込み方法であっても、上述した第１の実施形態と同様にメモリセル特性のマージンを広げることができ、誤動作や動作速度の低下を抑制できる。
【００５２】
［変形例２］
上述した第１の実施形態及び変形例１では、共通ソース線ＳＬＣがメモリセルアレイ全体で共通であることを仮定している。従って、共通ソース線ＳＬＣに対してソース線ドライバを１つだけ設けた。
【００５３】
しかしながら、例えばソース線ドライバの駆動能力が小さい場合や、ソース線の抵抗や容量が大きい場合には、メモリセルアレイを複数に分け、それぞれに対応して同一動作を行う複数のソース線ドライバを設けても良い。
【００５４】
このような構成により、メモリセルアレイ全体に対してソース線電位を均一化できる。また、ソース線電位を０Ｖと−７Ｖの間の最もリーク電流が少なくなる電位に設定できる。
【００５５】
［第２の実施形態］
図１３は、この発明の第２の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、上記図７に示した回路における要部を抽出してソース線ドライバの構成例を示す回路図である。図１４（ａ）〜（ｆ）はそれぞれ、上記図１３に示した回路におけるダイオード素子の構成例を示している。
【００５６】
図１３に示す如く、セルトランジスタＣＴのコントロールゲートＣＧはワード線ＷＬに接続され、ドレインは上記ワード線ＷＬと交差する方向に配置されたビット線ＢＬに接続される。上記各セルトランジスタＣＴのソースには選択ゲートトランジスタＳＴのドレインが接続され、そのゲートには選択ゲート線ＳＧが接続される。上記選択ゲートトランジスタのソースは共通ソース線ＳＬＣに接続される。
【００５７】
上記共通ソース線ＳＬＣには、ソース線ドライバ１３が接続されている。このソース線ドライバ１３は、スイッチングトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）２０とダイオード素子２１とを含んで構成されている。上記スイッチングトランジスタのソースは共通ソース線ＳＬＣに接続され、ドレインは読み出し時のソース電位となる接地点ＧＮＤに接続されている。このスイッチングトランジスタ２０のゲートには、タイミング発生回路１５からスイッチング信号ＳＷとして働くタイミング信号が供給される。また、このスイッチングトランジスタ２０と並列にダイオード素子２１が接続されている。このダイオード素子２１は、アノードが読み出し時のソース電位である接地点ＧＮＤに接続され、カソードがＭＯＳＦＥＴ２０のソースに接続されている。
【００５８】
上記ダイオード素子２１には、順方向には電流が流れ、逆方向には電流が流れない素子や回路であれば種々の構成が適用できる。例えば図１４（ａ）に示すようなｐｎ接合ダイオードＤ１、図１４（ｂ）に示すようなｐｎ接合ダイオードＤ１と抵抗Ｒ１との直列接続回路、図１４（ｃ）に示すようなｐｎ接合ダイオードＤ１，Ｄ２，Ｄ３の直列接続回路、図１４（ｄ）に示すようなダイオード接続されたＭＯＳＦＥＴ  Ｑ１、図１４（ｅ）に示すようなダイオード接続されたＭＯＳＦＥＴ  Ｑ１と抵抗Ｒ１との直列接続回路、図１４（ｆ）に示すようなダイオード接続されたＭＯＳＦＥＴ  Ｑ１，Ｑ２の直列接続回路などいずれの構成でも良い。このダイオード素子２１は、ソース電位の設定に必要な特性が得られれば他の構成でも構わない。
【００５９】
次に、上記のような構成において動作を説明する。図１５に示すように、消去時には、ウェル領域に１０Ｖ、コントロールゲートＣＧ（ワード線ＷＬ）に−５Ｖを印加し、セルトランジスタＣＴのフローティングゲート中の電子を基板に抜く。この時、スイッチング信号ＳＷを０Ｖにしてスイッチングトランジスタ２０はオフさせる。この時、ダイオード素子２１は逆バイアスになるので電流は流れない。
【００６０】
一方、図１６に示すように、書き込み時（プログラム時）には、コントロールゲートＣＧ（ワード線ＷＬ）に１０Ｖ、ウェル領域に−５Ｖ、選択ゲート線ＳＧに−５Ｖ、書き込むビット線ＢＬに−５Ｖ、書き込まないビット線に０Ｖを印加する。この時、スイッチング信号ＳＷを−５Ｖにしてスイッチングトランジスタ２０はオフしておく。この際、図１７に示すように、共通ソース線ＳＬＣの電位は、ダイオード素子２１の存在によって、このダイオード素子２１の電流特性と本来のセルトランジスタＣＴのリーク特性の出入りの電流がつり合う電圧になる（この例では−３Ｖ）。
【００６１】
従って、このような構成によれば、非選択ビット線から流れるリーク電流を低減できるので、このリーク電流に起因して発生するホットキャリアによる劣化が少なくなり、誤書き込みを抑制することができる。
【００６２】
また、図１８に示すように、読み出し時には、コントロールゲートＣＧ（ワード線ＷＬ）に０Ｖ、選択ゲート線ＳＧに３Ｖ、ビット線ＢＬに約０．９Ｖを印加し、スイッチング信号ＳＷを０Ｖに設定してスイッチングトランジスタ２０をオン状態にする。この時、ビット線ＢＬから共通ソース線ＳＬＣに流れる電流値の大小でデータの“１”と“０”を判定する。
【００６３】
この時、ダイオード素子２１のアノードは、読み出し時のソース電位（ここでは０Ｖ）と同じ電位に接続されているので、ダイオード素子２１の両端の電位差は０Ｖになり電流は流れない。従って、ダイオード素子２１は、読み出し動作には何も影響しない。これは、ダイオード素子２１のアノードを読み出し時の電位と同じ電位に接続しているからであり、別の電位（例えばＶＣＣ）に接続した場合は、ダイオード素子２１と共通ソース線ＳＬＣの間にスイッチング素子を挿入し、読み出し時にオフさせる必要がある。
【００６４】
なお、本第２の実施形態では、プログラム時のソース電位が−３Ｖの場合を例に取って説明したが、−３Ｖに限らずセルトランジスタＣＴへの誤書き込みが起こらない範囲であれば、どのような電位に設定することも可能である。
【００６５】
ところで、不揮発性半導体記憶装置を安定動作させるためには、消去時のセルトランジスタの閾値電圧と書き込み時のセルトランジスタの閾値電圧の差を大きく取ることが望ましい。このためには、負の電圧を下げることが好ましいが、この時選択ビット線と非選択ビット線の電位差が大きくなり、誤書き込みが起こりやすくなる。
【００６６】
しかし、本第２の実施形態に係る不揮発性半導体記憶装置は、負の電圧を下げた場合でも、ソース電位をあるレベルに設定できるので、誤書き込みを避けることができ、より効果が大きい。勿論、ソース電位を電源発生回路の出力を用いて固定電位に設定することもできるが、その場合は電源発生回路が必要になってパターン占有面積が増大するとともに消費電力も増加することになる。
【００６７】
［第３の実施形態］
図１９及び図２０はそれぞれ、この発明の第３の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、図１９は概略構成を示すブロック図、図２０は上記図１９に示した回路における要部を抽出して構成例を示す回路図である。
【００６８】
図１９に示すように、本第３の実施形態では、前述した第２の実施形態の構成に加えて書き込みを行うセルトランジスタのビット線の電位が選択ゲートトランジスタのウェル領域の電位よりも高くなるように設定するビット線電位設定回路３０を設けている。すなわち、メモリセルアレイ中のビット線ＢＬにはデータトランスファゲート３１を介してデータラッチ回路３２が接続されている。このデータラッチ回路３２には、上記ビット線電位設定回路３０からビット線の電位を設定するための電圧が供給される。上記ビット線電位設定回路３０は、Ｎチャネル型ＭＯＳＦＥＴ３３、ダイオード素子３４及び負電圧発生回路３５を備えている。
【００６９】
より詳しくは、図２０に示すように、セルトランジスタＣＴのドレインにはビット線ＢＬが接続され、このビット線ＢＬはデータトランスファゲート（Ｎチャネル型ＭＯＳＦＥＴ）３１のソースに接続され、データトランスファゲート３１のドレインはデータラッチ回路３２に接続されている。データラッチ回路３２中のＮチャネル型ＭＯＳＦＥＴが形成されるＰウェル領域とこのＭＯＳＦＥＴのソースは、ＭＯＳＦＥＴ３３を介してダイオード素子３４のアノードに接続されている。このダイオード素子３４のカソードは、負電圧を発生するポンプ回路である負電圧発生回路３５に接続されている。また、この負電圧発生回路３５から出力される負電圧は、セルトランジスタＣＴと選択ゲートトランジスタＳＴのバックゲート（ウェル領域）に供給される。上記ダイオード素子３４には、順方向に電流が流れ、逆方向には電流が流れない素子や回路であれば、例えば図１４（ａ）〜（ｆ）に示した回路やこれらの回路以外にも種々の構成が適用できる。
【００７０】
このような回路構成において、プログラム時にワード線ＷＬ（コントロールゲートＣＧ）に１０Ｖ、選択ゲート線ＳＧに−５Ｖを印加し、共通ソース線ＳＬをフローティング状態に設定して、負電圧発生回路から−５Ｖの負電圧をダイオード素子３４のカソードとセルトランジスタＣＴ及び選択ゲートトランジスタＳＴのバックゲート（チャネル領域）に供給する。
【００７１】
これによって、データラッチ回路３２の内容が書き込みの状態の時には、ビット線ＢＬに負電圧をダイオード素子３４で例えば約１Ｖ上昇させた電位である約−４Ｖが供給される。この上昇分は、必ずしも一定ではなく、構成されるセルのリーク電流とダイオード特性によって異なる。この時、選択ゲートトランジスタＳＴのウェル領域（Ｐウェル領域）には−５Ｖが印加され、選択ゲートトランジスタＳＴには基板バイアスが掛かった状態になるので、選択ゲートトランジスタＳＴのリーク電流を低減できる。
【００７２】
しかも、本実施形態では、第２の実施形態で説明したソース線ドライバ１３で共通ソース線ＳＬＣの電位を下がらないようにクランプしているので、選択ゲートトランジスタＳＴには第２の実施形態の時よりも基板バイアスが掛かる。よって、リーク電流をより減少させることができ、非選択ビット線に接続されたセルトランジスタＣＴへの誤書き込みを減少させることができる。
【００７３】
次に、図２１及び図２２を用いて本第３の実施形態の効果を説明する。図２１は選択ゲートトランジスタＳＴに基板バイアスを印加する前の電流−電圧特性を示している。ダイオード素子の電流特性を加えると、共通ソース線の電位は、ダイオード素子の電流とソースから選択ビット線に流れる電流の交点（約−２．５Ｖ）になる。
【００７４】
この時、非選択ビット線からソースに流れる電流は−２．５Ｖと電流特性の交点なので大幅に減少する。従って、リーク電流によって発生するホットキャリアが大幅に減少するので誤書き込みを低減できる。
【００７５】
一方、その時の共通ソース線ＳＬＣから選択ビット線へ流れるリーク電流は、クランプ電流との交点になるのでフローティングにした場合より大きい。この場合、負電圧発生回路３５に大きな電流が流れるので、大きな負電圧が発生できなくなる。そこで、本実施形態のように、選択ゲートトランジスタＳＴに基板バイアスを与えることで、共通ソース線ＳＬＣから選択ビット線へのリーク電流を減少させることができる。
【００７６】
図２２は、このソース電位とソース電流の絶対値との関係を示す特性図である。図２１と図２２を比較すれば明らかなように、比較的大きかった共通ソース線ＳＬＣから選択ビット線へのリーク電流を減らすことができる。本実施形態では、誤書き込みをより減少させるために共通ソース線ＳＬＣをフローティング状態にせずにダイオード素子２１でクランプして電位を固定している。それにより、フローティングの時よりも増加する共通ソース線ＳＬＣから選択ビット線へのリーク電流を減少させている。よって、誤書き込みと負電圧の安定化の両方のマージンを増やすことができる。
【００７７】
図２３は、図２０に示した回路の消去動作について説明するためのもので、消去時の電位関係である。ビット線電位設定回路３０を除くと、基本的な動作は図１５に示した回路と同様である。
【００７８】
［変形例３］
図２４は、上述した第３の実施形態の変形例を示している。ここでは、データラッチ回路３２を構成するＰチャネル型ＭＯＳＦＥＴのソースとウェル領域をＶＣＣ（例えば３Ｖ）に設定している。
【００７９】
このように構成することで、非選択ビット線の電位をＶＣＣレベルからデータトランスファゲート３１の閾値電圧分低下した電位「ＶＣＣ−Ｖｔｈ」に設定できる。
【００８０】
上記第３の実施形態では、非選択ビット線の電位０Ｖに対し、選択ビット線の電位を負電圧の発生電位より上げているため、選択ビット線の電位と非選択ビット線の電位を減少させている。しかし、この場合には、プログラム時の非選択セルへの誤書き込みを受けやすくなる。そこで、非選択ビット線の電位を０Ｖより上げて、非選択ビット線の電位と選択ビット線の電位の差を広げている。これにより、非選択ビット線にプログラム時に加わるＦＮトンネル電流による誤書き込みを減少させることができる。
【００８１】
［変形例４］
なお、図２５に示すように、ソース線ドライバ１３を設けず、ビット線電位設定回路３０だけを設けた場合にも本発明の所期の効果の一部が得られる。
【００８２】
すなわち、セルトランジスタＣＴのドレインにはビット線ＢＬが接続され、このビット線ＢＬはデータトランスファゲート（Ｎチャネル型ＭＯＳＦＥＴ）３１のソースに接続される。上記データトランスファゲート３１のドレインは、データラッチ回路３２に接続される。データラッチ回路３２中のＮチャネル型ＭＯＳＦＥＴが形成されるＰウェル領域とこのＮチャネル型ＭＯＳＦＥＴのソースは、ＭＯＳＦＥＴ３３を介してダイオード素子３４のアノードに接続される。このダイオード素子３４のカソードは、負電圧を発生するポンプ回路である負電圧発生回路３５に接続される。また、この負電圧発生回路３５から出力される負電圧は、ダイオード３４のカソード、及びセルトランジスタＣＴと選択ゲートトランジスタＳＴのバックゲート（ウェル領域）に供給されるように構成されている。
【００８３】
このような回路構成において、プログラム時にワード線ＷＬ（コントロールゲートＣＧ）に１０Ｖ、選択ゲート線ＳＧに−５Ｖを印加し、共通ソース線ＳＬをフローティング状態に設定して、負電圧発生回路から−５Ｖの負電圧を出力し、ダイオード３４のカソード、及びセルトランジスタＣＴと選択ゲートトランジスタＳＴのバックゲート（ウェル領域）に供給する。
【００８４】
これによって、データラッチ回路３２の内容が書き込みの状態の時には、ビット線ＢＬには負電圧からダイオード素子３４で例えば約１Ｖ電圧が上昇した電位である約−４Ｖが供給される。この時、選択ゲートトランジスタＳＴのＰウェル領域には−５Ｖが印加され、この選択ゲートトランジスタＳＴには基板バイアスが掛かった状態になるので、選択ゲートトランジスタＳＴのリーク電流を低減できる。
【００８５】
図２６は、ソースから見た電流−電圧特性を示している。この特性では、ソースに選択ビット線に接続されたセルトランジスタのソースと非選択ビット線に接続されたセルトランジスタのソースが接続された場合を示している。基板バイアスが掛かったことで、共通ソース線ＳＬＣから選択ビット線ＢＬに流れる電流は減少し、非選択ビット線から共通ソース線へ流れ込む電流と共通ソース線から選択ビット線へ流れ出す電流の交点が図６の電圧よりも上昇して約−３．５Ｖになる。交点での電流値も図６の場合よりも１桁以上減少し、非選択ビット線から共通ソース線を介して選択ビット線へ負電圧発生回路から供給するリーク電流が減少する。これにより、負電圧発生回路に加わる負荷電流が減少するので、負電圧発生回路の電圧が安定し、負荷電流によって出力電圧が変動することがなくなる。また、より低い負電圧を発生させることも可能になる。更に、非選択ビット線から共通ソース線へ流れるリーク電流も減るので、非選択ビット線に接続されているセルトランジスタでのホットキャリアの発生も減少して誤書き込みを抑制できる。
【００８６】
図２７は、上記図２５に示した回路の消去時の電位関係を示している。消去時には、ウェル領域に１０Ｖ、ワード線ＷＬ（コントロールゲートＣＧ）に−５Ｖ、選択ゲート線ＳＧに１０Ｖもしくはフローティング、共通ソース線ＳＬＣはフローティング、データトランスファゲートには０Ｖを供給してオフ状態にする。データラッチ回路３２中のＮチャネル型ＭＯＳＦＥＴのバックゲート（ウェル領域）とソースは０Ｖに接続し、Ｐチャネル型ＭＯＳＦＥＴのバックゲート（ウェル領域）とソースはＶＣＣ（例えば３Ｖ）に接続する。この時、ＭＯＳＦＥＴ３３はオフさせて負電圧発生回路３５の電位をデータラッチ回路３２に供給しないようにする。
【００８７】
図２８は、読み出し時の電位関係を示している。ワード線ＷＬ（コントロールゲートＣＧ）に０Ｖ、選択ゲート線ＳＧにＶＣＣ（例えば３Ｖ）、共通ソース線に０Ｖ、ウェル領域に０Ｖを印加し、ビット線ＢＬを０．９Ｖ程度にプリチャージする。そして、このビット線ＢＬに接続されたセンスアンプ（図示せず）でその電位が下がるか、下がらないかによってデータの“１”、“０”を判断する。
【００８８】
上述したように、本第３の実施形態では、書き込むセルトランジスタのビット線を選択ゲートトランジスタのウェル領域の電位よりも高い電位にしている。このような電位の印加関係を実現するために、ウェル領域とビット線にそれぞれ別々に電圧を発生させるのではなく、ウェル領域の電位からダイオード素子３４により順方向電圧分高い電位をビット線に供給する。これにより、選択ゲートトランジスタＳＴに基板バイアスを与えることができるので、選択ゲートトランジスタＳＴのオフリーク電流を抑制することができる。しかも、負電圧の電源回路の負荷電流を削減することができるので、電源回路を増やすことなく基板バイアスを印加することができる。
【００８９】
しかし、この時、書き込むセルトランジスタに接続されたビット線の電位はウェル領域より高いので負電圧の絶対値が減少する。このため、書き込み時に発生するディスターブのマージンが劣化する。そこで、書き込まないセルトランジスタのビット線の電位を接地レベルより高い電位に設定している。
【００９０】
［第４の実施形態］
図２９は、この発明の第４の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、概略構成を示すブロック図である。
【００９１】
上述した第１乃至第３の実施形態では、メモリセルアレイ中の全てのメモリセルが共通ソース線ＳＬＣに接続されている場合を例に取って説明した。しかし、選択ワード線に接続されているメモリセルと、非選択ワード線に接続されているメモリセルでは各端子の電位が異なるため、実際には書き込み時に最適なソース線の電位が異なる。
【００９２】
そこで、本実施形態ではソース線デコーダ４０と、このソース線デコーダ４０の出力信号によって制御され、ソース線ＳＬをワード線ＷＬ毎に駆動するソース線ドライバ１３−１，１３−２，…を設け、上記ソース線デコーダ４０に対してタイミング発生回路１５からのタイミング信号を入力して制御することによって、ソース線ＳＬをワード線ＷＬ毎に駆動するようにしている。
【００９３】
このような構成によれば、ソース線ＳＬをワード線ＷＬ毎にデコードして異なる電位を与えることができ、選択ワード線と非選択ワード線とでそれぞれ最適なソース線電位を選択して供給できる。よって、ソース線電位の自由度を向上でき、選択ワード線と非選択ワード線とでソース線の電位を最適に設定できる。
【００９４】
［変形例５］
図２９に示した回路は、図３０に示すようにデコードに関する部分をワード線ＷＬとソース線ＳＬとで共通化し、タイミングに関する情報をタイミング発生回路１５からソース線ドライバ１３−１，１３−２，…へ直接入力する方式に変形することができる。この方式の方が、構成に必要な回路が占める面積が小さくて済む。
【００９５】
［第５の実施形態］
上述した各実施形態は、ブロック単位、まとまったメモリセルアレイ毎、消去単位毎、あるいはメモリセルアレイ毎などの種々のアレイ構成に適用できる。これらの単位毎に共通ソース線を設け、各々の共通ソース線にソース線ドライバを設ければ良い。
【００９６】
図３１は、単一のチップ中に複数（４つ）のメモリセルアレイを形成した構成に上記第２の実施形態を適用する場合を概略的に示している。すなわち、１つの半導体チップ１００中にメモリセルアレイ（ＭＣＡ）１１−１〜１１−４、ロウデコーダ（ＲＤ）１４−１〜１４−４、カラムデコーダ（ＣＤ）３６−１〜３６−４、上記各メモリセルアレイ１１−１〜１１−４中の共通ソース線ＳＬ１〜ＳＬ４に接続されたソース線ドライバ１３−１〜１３−４を備えている。
【００９７】
この場合には、ダイオード素子の電流設定は、共通にしたセル数分のリーク電流の総和で考えなければならないが、基本的な考え方は上述したものと変わりはない。
【００９８】
図３２は、上記第３の実施形態を適用する場合を概略的に示している。すなわち、１つの半導体チップ２００中にメモリセルアレイ（ＭＣＡ）１１−１〜１１−４、ロウデコーダ（ＲＤ）１４−１〜１４−４、データトランスファゲート（ＤＴＧ）３１−１〜３１−４、データラッチ回路（ＤＬ）３２、上記各メモリセルアレイ１１−１〜１１−４中の共通ソース線ＳＬ１〜ＳＬ４に接続されたソース線ドライバ１３−１〜１３−４、ビット線電位設定回路３０及びを備えている。
【００９９】
他の実施形態や変形例も同様にして適用できる。
【０１００】
このような構成によれば、ブロック単位、まとまったメモリセルアレイ毎、消去単位毎、あるいはメモリセルアレイ毎などでそれぞれ最適なソース線電位を選ぶことができ、選択の自由度を高めることができる。
【０１０１】
なお、上述した各実施形態やその変形例の説明で具体的な電位をあげて説明したが、これらの電位は一例であって、セルトランジスタや選択ゲートトランジスタの特性に応じて最適な電位を選択すれば良いのは勿論である。例えば、印加する負電圧を低くすることでプログラム時の非選択セルへの誤書き込みのマージンを上げてリーク電流が増加した場合に、この発明の効果をより顕著に発揮できる。
【０１０２】
また、メモリセル構造は、セルトランジスタのドレインにビット線、ソースにソース線を接続し、その間の抵抗値の変化を検知して読み出すようなセル、例えばＮＡＮＤ型メモリや３Ｔｒ−ＮＡＮＤ型メモリなどの他のメモリセル構造にも適用できる。
【０１０３】
更に、上記第１乃至第５の実施形態では不揮発性半導体記憶装置を例に取って説明したが、不揮発性半導体記憶装置と論理集積回路を１チップに混載した半導体装置、あるいはＳｏＣ（システムオンチップ）などの半導体装置にも同様にして適用できるのは勿論である。
【０１０４】
以上第１乃至第５の実施形態と変形例１乃至５を用いてこの発明の説明を行ったが、この発明は上記各実施形態や変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態とその変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態やその変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０５】
【図１】この発明に至るまでの本発明者等の考察の課程を説明するためのもので、メモリセルの回路図。
【図２】この発明に至るまでの本発明者等の考察の課程を説明するためのもので、図１に示したメモリセル構造において書き込み時にメモリセルの各端子に印加される電位を示しており、ソース線をフローティング状態にする場合の電位関係を示す図。
【図３】この発明に至るまでの本発明者等の考察の課程を説明するためのもので、図１に示したメモリセル構造において書き込み時にメモリセルの各端子に印加される電位を示しており、ソース線を０Ｖにする場合の電位関係を示す図。
【図４】ウェル電位の低下による共通ソース線電位の変化について説明するためのタイミングチャート。
【図５】この発明に至るまでの本発明者等の考察の課程を説明するためのもので、ソース線をフローティング状態にした時のリーク電流経路を示す回路図。
【図６】この発明に至るまでの本発明者等の考察の課程を説明するためのもので、セルトランジスタのソース電位とソース電流の絶対値との関係を示す特性図。
【図７】この発明の第１の実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図８】図７に示した回路における要部を抽出してソース線ドライバの構成例を示す回路図。
【図９】上記図７及び図８に示した回路の書き込み動作を説明するためのもので、（ａ）図は書き込み時の第１ステップの等価回路図、（ａ）図は書き込み時の第２ステップの等価回路図、（ｃ）図は書き込み時のウェル電位及び共通ソース線電位とＭＯＳＦＥＴのスイッチング動作との関係を示すタイミングチャート。
【図１０】図７及び図８に示した回路において、ウェル領域を−７Ｖに下げた直後のメモリセルの各端子の電圧印加状態を示す図。
【図１１】図７に示した回路における要部を抽出してソース線ドライバの他の構成例を示す回路図。
【図１２】図１１に示した回路における書き込み動作について説明するためのタイミングチャート。
【図１３】この発明の第２の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、上記図７に示した回路における要部を抽出してソース線ドライバの構成例を示す回路図。
【図１４】図１３に示した回路におけるダイオード素子の構成例を示しており、（ａ）図〜（ｆ）図はそれぞれ第１乃至第６の構成例を示す回路図。
【図１５】図１３に示した回路の消去動作について説明するための回路図。
【図１６】図１３に示した回路の書き込み（プログラム）動作について説明するための回路図。
【図１７】図１３に示した回路におけるプログラム時のセルトランジスタのソース電位とソース電流の絶対値との関係を示す特性図。
【図１８】図１３に示した回路の読み出し動作について説明するための回路図。
【図１９】この発明の第３の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、概略構成を示すブロック図。
【図２０】この発明の第３の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、図１９に示した回路における要部を抽出して構成例を示す回路図。
【図２１】この発明の第３の実施形態の効果を説明するためのもので、ソース電位とソース電流の絶対値との関係を示す特性図。
【図２２】この発明の第３の実施形態の効果を説明するためのもので、ソース電位とソース電流の絶対値との関係を示す特性図。
【図２３】図２０に示した回路の消去動作について説明するための回路図。
【図２４】この発明の第３の実施形態の変形例について説明するための回路図。
【図２５】この発明の第３の実施形態の別の変形例について説明するための回路図。
【図２６】ソースから見た電流−電圧特性を示す図。
【図２７】図２５に示した回路の消去時の電位関係を示す回路図。
【図２８】図２５に示した回路の読み出し時の電位関係を示す回路図。
【図２９】この発明の第４の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、概略構成を示すブロック図。
【図３０】図２９に示した回路の変形例を示す回路図。
【図３１】この発明の第５の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、概略構成を示すブロック図。
【図３２】この発明の第５の実施形態の変形例について説明するためのもので、概略構成を示すブロック図。
【符号の説明】
【０１０６】
１１…メモリセルアレイ、１２−１，１２−２，１２−３…ワード線ドライバ、１３，１３−１，１３−２…ソース線ドライバ、１４…ロウデコーダ、１５…タイミング発生回路、１６…Ｐチャネル型ＭＯＳＦＥＴ、１７…ドライバ回路、１８，１９，２０，３３…Ｎチャネル型ＭＯＳＦＥＴ、２１，３４…ダイオード素子、３０…ビット線電位設定回路、３１…データトランスファゲート、３２…データラッチ回路、４０…ソース線デコーダ、ＣＴ…セルトランジスタ、ＳＴ…選択ゲートトランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＧ…選択ゲート線、ＳＬ…ソース線、ＳＬＣ…共通ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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