(57)【要約】【課題】              ソース／ドレイン層での金属シリサイド膜の突き抜けやリーク電流の発生を抑えること。【解決手段】          金属シリサイドのみからなるゲート６と、ソース／ドレイン層９上に形成されるとともに、ゲート６の膜厚よりも薄く、かつ、シリコン基板２のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜１０と、を備えることを特徴とする。【選択図】            図１
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【特許請求の範囲】
【請求項１】
金属シリサイドのみからなるゲートと、
ソース／ドレイン層上に形成されるとともに、前記ゲートの膜厚よりも薄く、かつ、シリコン基板のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜と、
を備えることを特徴とする半導体装置。
【請求項２】
シリコン基板と、
前記シリコン基板のチャネル領域を隔てて形成されたソース／ドレイン層と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属シリサイドのみからなるゲートと、
前記ソース／ドレイン層上に形成されるとともに、前記ゲートの膜厚よりも薄く、かつ、前記シリコン基板のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜と、
を備えることを特徴とする半導体装置。
【請求項３】
前記シリサイド化抑制成分は、ゲルマニウムであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記金属シリサイド膜の膜厚は、前記ソース／ドレイン層の接合深さより薄いことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記ゲートは、ポリシリコン又はアモルファスシリコンを所定の金属でシリサイド化した金属シリサイドからなることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記ゲートは、Ｐ型又はＮ型の不純物を導入したポリシリコン又はアモルファスシリコンを所定の金属でシリサイド化した金属シリサイドからなることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項７】
前記ゲートの金属シリサイド、及び前記金属シリサイド層は、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄ及びＲｈのいずれかの成分を含むことを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記シリコン基板上の第１の素子形成領域に配された前記ゲートは、前記シリコン基板上の前記第１の素子形成領域と異なる第２の素子形成領域に配された前記ゲートと異なるシリサイド構造であることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
前記シリコン基板上の第１の素子形成領域に配された前記ゲートは、前記シリコン基板上の前記第１の素子形成領域と異なる第２の素子形成領域に配された前記ゲートと異なる不純物成分又は不純物濃度を有することを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
【請求項１０】
シリサイド化を抑制するシリサイド化抑制成分を、ソース／ドレイン層に選択的に導入する工程と、
少なくとも、ポリシリコン又はアモルファスシリコンよりなるゲート及び、前記ソース／ドレイン層を、少なくとも前記ゲートの全てがシリサイド化することができる厚さの金属で覆う工程と、
熱処理により、前記ゲートの全体を金属シリサイド化すると同時に、少なくとも前記ソース／ドレイン層の前記シリサイド化抑制成分が導入された領域を金属シリサイド化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
ソース／ドレイン層上にシリサイド化を抑制するシリサイド化抑制成分、及びシリコン成分よりなるシリサイド化調整膜を選択的に形成する工程と、
少なくとも、ポリシリコン又はアモルファスシリコンよりなるゲート及び、前記シリサイド化調整膜を、前記ゲートの全てをシリサイド化することができる厚さの金属で覆う工程と、
熱処理により、前記ゲートの全体を金属シリサイド化させると同時に、少なくとも前記シリサイド化調整膜を金属シリサイド化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
シリコン基板中に素子分離層を形成する工程と、
前記シリコン基板のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン又はアモルファスシリコンよりなるゲートを形成する工程と、
前記ゲート上に前記素子分離層とエッチングレートが異なる材料よりなるハードマスクを形成する工程と、
前記ゲートの両側の前記シリコン基板中にソース／ドレイン層を選択的に形成する工程と、
シリサイド化を抑制するシリサイド化抑制成分を、前記ソース／ドレイン層に選択的に導入する工程と、
前記ハードマスクを除去する工程と、
少なくとも前記ゲート及び前記ソース／ドレイン層を、少なくとも前記ゲートの全てがシリサイド化することができる厚さの金属で覆う工程と、
熱処理により、前記ゲートの全体を金属シリサイド化すると同時に、少なくとも前記ソース／ドレイン層の前記シリサイド化抑制成分が導入された領域を金属シリサイド化する工程と、
前記金属のうち未反応な成分を選択的に除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
シリコン基板中に素子分離層を形成する工程と、
前記シリコン基板のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン又はアモルファスシリコンよりなるゲートを形成する工程と、
前記ゲート上に前記素子分離層とエッチングレートが異なる材料よりなるハードマスクを形成する工程と、
前記ゲートの両側の前記シリコン基板中にソース／ドレイン層を選択的に形成する工程と、
前記ソース／ドレイン層上に、前記シリコン基板のシリサイド化を抑制するシリサイド化抑制成分、及びシリコン成分よりなるシリサイド化調整膜を選択的に形成する工程と、
前記ハードマスクを除去する工程と、
少なくとも前記ゲート及び前記シリサイド化調整膜を、前記ゲートの全てがシリサイド化することができる厚さの金属で覆う工程と、
熱処理により、前記ゲートの全体を金属シリサイド化するとともに、少なくとも前記シリサイド化調整膜を金属シリサイド化する工程と、
前記金属のうち未反応な成分を選択的に除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記ソース／ドレイン層を形成する工程の後であって前記シリサイド化調整膜を形成する工程の前に、少なくとも前記ソース／ドレイン層を前記シリサイド化調整膜の厚さ以下の深さまでエッチバックする工程を含むことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記ゲートを形成する工程の後であって前記ハードマスクを形成する工程の前に、前記ゲートに係る前記ポリシリコン又はアモルファスシリコンの全体又は一部の領域にＰ型又はＮ型の不純物を導入する工程を含むことを特徴とする請求項１２乃至１４のいずれか一に記載の半導体装置の製造方法。
【請求項１６】
前記ゲートに不純物を導入する工程において、前記シリコン基板上の第１の素子形成領域に配された前記ゲートに第１の不純物を選択的に導入し、その後、前記シリコン基板上の前記第１の素子形成領域と異なる第２の素子形成領域に配された前記ゲートに前記第１の不純物の成分と異なる第２の不純物を選択的に導入することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記ゲートに不純物を導入する工程において、前記シリコン基板上の第１の素子形成領域に配された前記ゲートに、第１の不純物濃度となるように不純物を選択的に導入し、その後、前記シリコン基板上の前記第１の素子形成領域と異なる第２の素子形成領域に配された前記ゲートに、前記第１の不純物濃度と異なる第２の不純物濃度となるように前記不純物と同一成分の不純物を選択的に導入することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記シリサイド化調整膜は、ＳｉＧｅよりなることを特徴とする請求項１１、１３乃至１７のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイドゲートを用いた半導体装置及びその製造方法に関し、特に、ソース／ドレイン層での金属シリサイド膜の突き抜けやリーク電流の発生を抑えることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（ＭＯＳＦＥＴを含む）では、高速化のため微細化が進むことによって、ゲート空乏化現象を極力抑えることが重要であることから、ポリシリコンゲート（ポリサイドゲートやサリサイドゲート、その一部がシリサイド化されたゲート（特許文献１参照）も含む）の代わりに、メタルゲートを用いることが理想的である。しかしながら、メタルゲートは、微細化に伴う製造技術的な問題の克服、高い信頼性の確保等、課題が多く、実現可能性は低い。そこで、ゲート空乏化現象を解消するとともに、製造技術的に容易で、精度、信頼性の高い、コスト的にも負担とならないようにすべく、ゲート材料に金属シリサイドのみを用いたシリサイドゲートが用いられるようになった。シリサイドゲートを用いた従来例として、半導体基板と、前記基板表面のチャネル領域を隔てて形成されたソース／ドレイン部と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属シリサイド膜のみからなるゲート電極とを具備したＭＩＳ型半導体装置がある（特許文献２参照）。
【０００３】
【特許文献１】特開平１１−１１１９８０号公報
【特許文献２】特開２０００−２５２４６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献２では、ゲートとなるポリシリコンを金属シリサイドに置換すると同時に、ソース／ドレイン部の深い接合部においても、その表面からある程度の深さまで金属シリサイドに置換しているため、微細構造では、ゲートの全てが金属シリサイドに置換されるまでシリサイド化を行うと、ソース／ドレイン部の（ウェルやチャネル領域との）接合面を突き抜けて金属シリサイド膜が形成されてしまうおそれがある。また、金属シリサイド膜がソース／ドレイン部の接合面を突き抜けずに抑えられたとしても、金属シリサイド膜からウェルやチャネル領域に向かって電流がリーク（接合リーク）が生じてしまい、装置の動作不良や消費電力が高くなってしまうといった問題がある。
【０００５】
本発明の課題は、ソース／ドレイン層での金属シリサイド膜の突き抜けやリーク電流の発生を抑えることである。
【課題を解決するための手段】
【０００６】
本発明の第１の視点においては、半導体装置において、金属シリサイドのみからなるゲートと、ソース／ドレイン層上に形成されるとともに、前記ゲートの膜厚よりも薄く、かつ、シリコン基板のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜と、を備えることを特徴とする。
【０００７】
本発明の第２の視点においては、半導体装置において、シリコン基板と、前記シリコン基板のチャネル領域を隔てて形成されたソース／ドレイン層と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属シリサイドのみからなるゲートと、前記ソース／ドレイン層上に形成されるとともに、前記ゲートの膜厚よりも薄く、かつ、前記シリコン基板のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜と、を備えることを特徴とする。
【０００８】
本発明の第３の視点においては、半導体装置の製造方法において、シリサイド化を抑制するシリサイド化抑制成分を、ソース／ドレイン層に選択的に導入する工程と、少なくとも、ポリシリコン又はアモルファスシリコンよりなるゲート及び、前記ソース／ドレイン層を、少なくとも前記ゲートの全てがシリサイド化することができる厚さの金属で覆う工程と、熱処理により、前記ゲートの全体を金属シリサイド化すると同時に、少なくとも前記ソース／ドレイン層の前記シリサイド化抑制成分が導入された領域を金属シリサイド化する工程と、を含むことを特徴とする。
【０００９】
本発明の第４の視点においては、半導体装置の製造方法において、ソース／ドレイン層上にシリサイド化を抑制するシリサイド化抑制成分、及びシリコン成分よりなるシリサイド化調整膜を選択的に形成する工程と、少なくとも、ポリシリコン又はアモルファスシリコンよりなるゲート及び、前記シリサイド化調整膜を、前記ゲートの全てをシリサイド化することができる厚さの金属で覆う工程と、熱処理により、前記ゲートの全体を金属シリサイド化させると同時に、少なくとも前記シリサイド化調整膜を金属シリサイド化する工程と、を含むことを特徴とする。
【００１０】
本発明の第５の視点においては、半導体装置の製造方法において、シリコン基板中に素子分離層を形成する工程と、前記シリコン基板のチャネル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン又はアモルファスシリコンよりなるゲートを形成する工程と、前記ゲート上に前記素子分離層とエッチングレートが異なる材料よりなるハードマスクを形成する工程と、前記ゲートの両側の前記シリコン基板中にソース／ドレイン層を選択的に形成する工程と、シリサイド化を抑制するシリサイド化抑制成分を、前記ソース／ドレイン層に選択的に導入する工程と、前記ハードマスクを除去する工程と、少なくとも前記ゲート及び前記ソース／ドレイン層を、少なくとも前記ゲートの全てがシリサイド化することができる厚さの金属で覆う工程と、熱処理により、前記ゲートの全体を金属シリサイド化すると同時に、少なくとも前記ソース／ドレイン層の前記シリサイド化抑制成分が導入された領域を金属シリサイド化する工程と、前記金属のうち未反応な成分を選択的に除去する工程と、を含むことを特徴とする。
【００１１】
本発明の第６の視点においては、半導体装置の製造方法において、シリコン基板中に素子分離層を形成する工程と、前記シリコン基板のチャネル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン又はアモルファスシリコンよりなるゲートを形成する工程と、前記ゲート上に前記素子分離層とエッチングレートが異なる材料よりなるハードマスクを形成する工程と、前記ゲートの両側の前記シリコン基板中にソース／ドレイン層を選択的に形成する工程と、前記ソース／ドレイン層上に、前記シリコン基板のシリサイド化を抑制するシリサイド化抑制成分、及びシリコン成分よりなるシリサイド化調整膜を選択的に形成する工程と、前記ハードマスクを除去する工程と、少なくとも前記ゲート及び前記シリサイド化調整膜を、前記ゲートの全てがシリサイド化することができる厚さの金属で覆う工程と、熱処理により、前記ゲートの全体を金属シリサイド化するとともに、少なくとも前記シリサイド化調整膜を金属シリサイド化する工程と、前記金属のうち未反応な成分を選択的に除去する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明（請求項１−１８）によれば、ゲートをフルシリサイド化しつつ、ソース・ドレインのシリサイド膜厚が薄い構造を、簡便な方法で、実現することができる。つまり、従来のＣＭＯＳ形成フローを用いて、ゲートのフルシリサイド化を可能とする。
【００１３】
本発明（請求項１０、１２）によれば、シリサイド化抑制成分を導入した領域の膜厚、シリサイド化抑制成分の濃度の設定により、ソース／ドレイン層上の金属シリサイド膜の膜厚を自由に設定できるため、接合リークを防止することができる。
【００１４】
本発明（請求項１１、１３）によれば、従来のＣＭＯＳ形成フローにシリサイド化調整膜を形成する工程を追加するのみでゲートのフルシリサイド化とソース／ドレイン層上のシリサイド化調整膜のシリサイド化を同時に行うことができる。これにより、ソース／ドレイン層上の金属シリサイド膜を形成するためのＰＲやエッチングといった作業が不要となり、工程数を大幅に削減できる。また、シリサイド化調整膜中のシリサイド化抑制成分による反応レート差を利用するため、ソース／ドレイン層上の金属シリサイド膜とゲート（フルシリサイドゲート）の作り分けをする必要がない。
【００１５】
本発明（請求項１１、１３）によれば、シリサイド化調整膜の膜厚の設定により、ソース／ドレイン層上の金属シリサイド膜の膜厚を自由に設定できるため、接合リークを防止することができる。
【００１６】
本発明（請求項６、１５）によれば、ゲートに不純物を所定濃度で導入して金属シリサイド化することにより、シリコン基板中（チャネル領域）の不純物濃度を一定にしながら、閾値電圧や、ゲートの仕事関数を調整することができる。また、チャネル領域の不純物濃度を下げることもできる。
【００１７】
本発明（請求項８、９、１６、１７）によれば、素子形成領域ごとにゲート中の不純物濃度又は不純物成分を変えることで、素子形成領域ごとに適した閾値電圧や、ゲートの仕事関数に設定することができる。
【発明を実施するための最良の形態】
【００１８】
（実施形態１）
本発明の実施形態１について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
【００１９】
この半導体装置１では、シリコン基板２上にはシリコン酸化膜からなる素子分離領域３が形成され、この素子分離領域３間の素子形成領域には不純物が拡散したウェル４が形成されている。素子形成領域におけるチャネル領域上には、ゲート絶縁膜５が形成されている。ゲート絶縁膜５上には、金属シリサイドのみからなるゲート６が形成されている。ゲート６の両側の側壁には、サイドウォール７が形成されている。サイドウォール７の下のウェル４内には、低濃度の不純物が拡散した浅いＬＤＤ（Lightly Doped Drain）層８が形成され、さらにＬＤＤ層８の両外側には高濃度の不純物が拡散した深いソース／ドレイン層９が形成されている。さらに、ソース／ドレイン層９の上部には、金属シリサイドからなる金属シリサイド膜１０が形成されている。
【００２０】
シリコン基板２は、Ｎ型シリコン基板又はＰ型シリコン基板である。素子分離領域３は、シリコン基板２上に形成される複数のデバイス活性領域（素子）を電気的に分離する領域である。素子分離領域３は、絶縁物（例えば、シリコン酸化膜）よりなり、デバイス活性領域を取り囲む位置に所定の深さで配設される。ウェル４は、デバイス活性領域ごとにシリコン基板２中に所定の深さまでＰ型又はＮ型の不純物（例えば、Ｐ型不純物としてボロンイオン）が拡散した領域である。ゲート絶縁膜５には、例えば、シリコン酸化膜、シリコン窒化膜、窒化酸化膜、高誘電率膜などの絶縁膜が用いられる。ゲート絶縁膜５の膜厚は、例えば、０．５〜１０ｎｍ程度である。
【００２１】
ゲート６には、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）など、その他の高融点金属のケイ化物である金属シリサイドが用いられる。ゲート長は例えば０．１μｍ以下であり、ゲート厚は例えば１５０ｎｍ以下である。また、ゲート６には、Ｐ型又はＮ型の不純物を所定の濃度で導入したものであってもよい。これにより、チャネル領域の不純物濃度を下げることができ、ゲート６の不純物濃度調整のみで仕事関数や閾値電圧を調整することができる。例えば、不純物にＧｅを用いればシリサイド化が抑制され金属成分の少ない（仕事関数の小さい）シリサイド構造（例えば、ＮｉＳｉ２）にすることができ、不純物にＡｓを用いればシリサイド化が促進され金属成分の多い（仕事関数が大きい）シリサイド構造（例えば、ＮｉＳｉ）にすることができる。また、例えば、Ｐを注入した場合は、ゲートのフェルミレベルが伝導体側へよるので、ＮＭＯＳの閾値は低くなり、何も注入しない場合は、フェルミレベルが伝導体と価電子帯の中央付近にくるので、ＮＭＯＳの閾値は上昇する。また、ＰＭＯＳではＢを注入するとフェルミレベルが価電子帯よりにくるので、ＰＭＯＳの閾値電圧は低くなる。
【００２２】
サイドウォール７は、例えば、シリコン酸化膜よりなり、ソース／ドレイン層９を形成する際にチャネル領域の近傍のＬＤＤ層８に不純物が拡散しないようにするためのマスクとなる。ＬＤＤ層８は、ソース／ドレイン層９と同電位型の不純物（例えば、Ｎ型であればリンイオン）が拡散した低濃度拡散層であり、ＬＤＤ層８の代わりにエクステンション層であってもよい。ソース／ドレイン層９は、ＬＤＤ層８と同電位型の不純物（例えば、Ｎ型であればヒ素イオン）が拡散した高濃度拡散層である。ソース／ドレイン層９の厚さは、リーク電流の発生を抑えることを考慮すると、金属シリサイド膜１０の下面から５ｎｍ以上であることが好ましい。
【００２３】
金属シリサイド膜１０には、ゲート６と同様に、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）など、その他の高融点金属のケイ化物である金属シリサイドが用いられる。金属シリサイド膜１０には、シリコン基板２（ソース／ドレイン層９を含む）のシリサイド化を抑制するシリサイド化抑制成分（例えば、Ｇｅ、Ａｓ等）が導入されている。金属シリサイド膜１０の膜厚は、ゲート６の膜厚よりも薄い。また、金属シリサイド膜１０の膜厚は、ソース／ドレイン層９の接合深さよりも薄く、例えば、３ｎｍ以上であればよい。
【００２４】
次に、実施形態１に係る半導体装置の製造方法について説明する。図２〜４は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した部分工程断面図である。
【００２５】
まず、シリコン基板２を用意し、シリコン基板２の所定の位置に素子分離領域３を形成し、シリコン基板２の第１の素子形成領域（ＮＭＯＳ形成領域）にＰウェル４ａを選択的に形成し、シリコン基板２の第２の素子形成領域（ＰＭＯＳ形成領域）にＮウェル４ｂを形成する（ステップＡ１；図２（ａ）参照）。ここで、シリコン基板２には、例えば、１５Ω・ｃｍの抵抗率をもつＰ型シリコン基板を用いる。また、素子分離領域３は、シリコン酸化膜よりなり、ＬＯＣＯＳ（Local Oxidation of Silicon）法あるいはＳＴＩ（Shallow Trench Isolation）法によって形成することができる。素子分離領域３の深さは、０．１〜５μｍ程度である。Ｐウェル４ａは、例えば、ボロン（Ｂ）イオンを注入することによって形成される。Ｎウェル４ｂは、例えば、リン（Ｐ）イオンを注入することによって形成される。
【００２６】
次に、ウェル４ａ、４ｂ上にゲート絶縁膜５を形成し、ゲート絶縁膜５上にゲート用のシリコン層２１を形成する（ステップＡ２；図２（ｂ）参照）。ここで、ゲート絶縁膜５は、例えば、熱酸化法あるいはＬＰＣＤＶ法によるシリコン酸化膜とし、膜厚を２．５〜３ｎｍとする。シリコン層２１は、例えば、ＬＰＣＤＶ法によるポリシリコン又はアモルファスシリコンよりなり、ゲート絶縁膜５の全面に膜厚１５０ｎｍ以下に成長させる。なお、ゲートの仕事関数や閾値電圧を調整するために、シリコン層２１を形成した後に、シリコン層２１の不純物をドープ・アニールしてもよい。例えば、（１）シリコン層２１の一部の領域（シリコン層２１ｂ）に不純物をドープしたり（図５（ａ）参照）、（２）シリコン層２１の全領域（シリコン層２１ａ、２１ｂ）に不純物をドープしたり（図５（ｂ）参照）、（３）素子形成領域ごとに種類の異なる不純物を選択的にドープしたり（図５（ｃ）参照）、（４）素子形成領域ごとに種類の同じ不純物を異なる濃度で選択的にドープしたりしてもよい。もちろん、必要がなければ、シリコン層２１に不純物をドープしなくてもよい。
【００２７】
次に、シリコン層２１上にハードマスク１１を形成し、ハードマスク１１上にゲート形成用のフォトレジスト１２を形成する（ステップＡ３；図２（ｃ）参照）。ここで、ハードマスク１１は、素子分離領域３とエッチングレートが異なる材料が用いられ、例えば、シリコン窒化膜であり、膜厚を１００ｎｍ以下とする。フォトレジスト１２は、フォトレジスト材を塗布し、光リソグラフィ法等によりフォトレジスト材をパターニングすることにより形成される。
【００２８】
次に、フォトレジスト（図２（ｃ）の１２）から露出した領域のハードマスク１１をエッチングにより除去し、フォトレジストを除去した後、ハードマスク１１をエッチングマスクとして、シリコン層（図２（ｃ）の２１）、及びゲート絶縁膜５を、シリコン基板２（のウェル４ａ、４ｂ）が表れるまでエッチングにより除去する（ステップＡ４；図３（ａ）参照）。残ったシリコン層２１ａ、２１ｂはゲートとなる。
【００２９】
次に、ウェル４ａ、４ｂ内の所定の領域にＬＤＤ層８ａ、８ｂを形成する（ステップＡ５；図３（ｂ）参照）。ここで、ＬＤＤ層８ａは、イオン注入法により低濃度のＮ型不純物（例えば、ヒ素（Ａｓ）イオン）をＰウェル４ａ中に浅く拡散させることにより形成される。ＬＤＤ層８ｂは、イオン注入法により低濃度のＰ型不純物（例えば、ボロン（Ｂ）イオン）をＮウェル４ｂ中に浅く拡散させることにより形成される。なお、ステップＡ５においてハードマスク１１は、シリコン層２１ａ、２１ｂ上に残されたままである。
【００３０】
次に、各シリコン層２１ａ、２１ｂの側端部の周りにサイドウォール７を形成し、ウェル４ａ、４ｂにソース／ドレイン層９ａ、９ｂを形成する（ステップＡ６；図３（ｃ）参照）。ここで、サイドウォール７には、例えば、シリコン酸化膜を用い、厚さを１５０ｎｍとする。サイドウォール７は、例えば、基板表面にシリコン酸化膜を堆積させた後、ハードマスク１１及びＬＤＤ層８ａ、８ｂの表面が出てくるまでエッチバックすることにより形成することができる。ソース／ドレイン層９ａは、イオン注入法により高濃度のＮ型不純物（例えば、ヒ素（Ａｓ）イオン）をＰウェル４ａ中に深く拡散させることにより形成される。ソース／ドレイン層９ｂは、イオン注入法により高濃度のＰ型不純物（例えば、ボロン（Ｂ）イオン）をＮウェル４ｂ中に深く拡散させることにより形成される。なお、ステップＡ６においてハードマスク１１は、シリコン層２１ａ、２１ｂ上に残されたままである。
【００３１】
次に、ソース／ドレイン層９ａ、９ｂにシリサイド化抑制成分を注入してシリサイド化抑制成分拡散層１３を形成する（ステップＡ７；図４（ａ）参照）。ここで、シリサイド化抑制成分拡散層１３は、例えば、イオン注入法によりシリサイド化抑制成分（例えば、Ｇｅイオン）をソース／ドレイン層９ａ、９ｂに注入することにより形成することができる。なお、ステップＡ７においてハードマスク１１は、シリコン層２１ａ、２１ｂ上に残されたままであるので、シリコン層２１ａ、２１ｂ中にはＧｅイオンは注入されない。
【００３２】
次に、ハードマスク（図４（ａ）の１１）を選択的に除去し、その後、シリコン層２１ａ、２１ｂ及びシリサイド化抑制成分拡散層１３を含むシリコン基板２上に金属１４を堆積する（ステップＡ８；図４（ｂ）参照）。ここで、ハードマスク１１は、ウェットエッチング法により選択的に除去することができる。金属１４は、例えば、スパッタリング法により堆積した金属Ｎｉである。金属１４の膜厚は、少なくともシリコン層２１ａ、２１ｂの全てがシリサイド化することができる厚さであり、例えば、シリコン層２１ａ、２１ｂの厚さの３分の１以上の膜厚である。
【００３３】
次に、金属（図４（ｂ）の１４）を含むシリコン基板２を熱処理し、その後、未反応金属を選択的に除去する（ステップＡ９；図４（ｃ）参照）。これにより、シリコン層（図４（ｂ）の２１ａ、２１ｂ）の全体が金属シリサイド化されたゲート６ａ、６ｂが形成され、同時に、少なくともシリサイド化抑制成分拡散層（図４（ｂ）の１３）が金属シリサイド化された金属シリサイド膜１０が形成される。また、金属シリサイド膜１０は、シリサイド化抑制成分（例えば、Ｇｅ）を含んでいるため、金属シリサイド化する速度が遅くなり、ゲート６ａ、６ｂの膜厚より薄く形成される。また、ステップＡ２において、シリコン層（図２（ｂ）の２１）に素子形成領域ごとに異なる種類又は濃度の不純物を導入しておいたならば、素子形成領域ごとにシリコン層（図４（ｂ）の２１ａ、２１ｂ）の金属シリサイド化の反応レートが異なり、その結果、異なったシリサイド構造（ＮｉＳｉ，ＮｉＳｉ２など）のゲート６ａ、６ｂを製造することができる。ここで、熱処理条件は、例えば、ランプアニール法により４００℃でアニールする。
【００３４】
実施形態１によれば、ソース／ドレイン層９ａ、９ｂでの金属シリサイド膜１０の突き抜けやリーク電流の発生を抑えることができる。また、ゲート６ａ、６ｂをフルシリサイド化しつつ、ソース／ドレイン層９ａ、９ｂ上の金属シリサイド膜１０の膜厚が薄い構造を、簡便な方法で、実現することができる。つまり、従来のＣＭＯＳ形成フローを用いて、ゲート６ａ、６ｂのフルシリサイド化を可能とする。また、シリサイド化抑制成分拡散層１３中のシリサイド化抑制成分による反応レート差を利用するため、ソース／ドレイン層９ａ、９ｂ上の金属シリサイド膜１０とゲート６ａ、６ｂ（フルシリサイドゲート）の作り分けをする必要がない。また、シリサイド化抑制成分拡散層１３の膜厚、シリサイド化抑制成分の濃度の設定により、ソース／ドレイン層９ａ、９ｂ上の金属シリサイド膜１０の膜厚を自由に設定できる。
【００３５】
（実施形態２）
本発明の実施形態２について図面を用いて説明する。図６は、本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
【００３６】
実施形態２に係る半導体装置では、金属シリサイド膜１０は、少なくともシリサイド化を抑制するシリサイド化抑制成分（例えば、Ｇｅ、Ａｓ等）、及びシリコン成分よりなるシリサイド化調整膜が金属シリサイド化したものである。金属シリサイド膜１０は、実施形態１と同様に、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）など、その他の高融点金属のケイ化物である金属シリサイドが用いられる。金属シリサイド膜１０の膜厚は、ゲート６の膜厚よりも薄い。また、金属シリサイド膜１０の膜厚は、ソース／ドレイン層９の接合深さよりも薄く、３ｎｍ以上であればよい。なお、実施形態２に係る半導体装置のその他の構成については、実施形態１に係る半導体装置の構成と同様である。
【００３７】
次に、実施形態２に係る半導体装置の製造方法について説明する。図７は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した部分工程断面図である。
【００３８】
まず、シリコン基板２の所定の位置に素子分離領域３、Ｐウェル４ａ、Ｎウェル４ｂを形成し（ステップＢ１；図２（ａ）参照）、ゲート絶縁膜５、シリコン層２１を形成し（ステップＢ２；図２（ｂ）参照）、ハードマスク１１、フォトレジスト１２を形成し（ステップＢ３；図２（ｃ）参照）、フォトレジスト１２から露出した領域のハードマスク１１、シリコン層２１、及びゲート絶縁膜５をシリコン基板２（のウェル４ａ、４ｂ）が表れるまでエッチング除去し、その後、フォトレジストを除去し（ステップＢ４；図３（ａ）参照）、ＬＤＤ層８ａ、８ｂを形成し（ステップＢ５；図３（ｂ）参照）、サイドウォール７、ソース／ドレイン層９ａ、９ｂを形成する（ステップＢ６；図３（ｃ）参照）。ステップＢ１〜Ｂ６は、実施形態１のステップＡ１〜Ａ６（図２（ａ）〜図３（ｃ））と同様である。
【００３９】
次に、ソース／ドレイン層９ａ、９ｂを選択的に所定深さまでエッチバックし、その後、ソース／ドレイン層９ａ、９ｂ上にシリサイド化調整膜１５を選択的に形成する（ステップＢ７；図７（ａ）参照）。ここで、エッチバックでは、例えば、シリサイド化調整膜１５の膜厚以下、例えば、５ｎｍ程度の深さまでソース／ドレイン層９ａ、９ｂを除去する。エッチバックを行うのは、シリサイド化調整膜１５を形成する際、サイドウォール７端は薄くなるのを抑制し、サイドウォール７端でのリークを抑制するためである。また、シリサイド化調整膜１５は、シリサイド化を抑制するシリサイド化抑制成分、及びシリコン成分よりなり、例えば、ＳｉＧｅである。シリサイド化調整膜１５は、例えば、エピタキシャル法によってソース／ドレイン層９ａ、９ｂ上にＳｉＧｅを選択的に成長させることができ、膜厚は５ｎｍとする。
【００４０】
次に、ハードマスク（図７（ａ）の１１）を選択的に除去し、その後、シリコン層２１ａ、２１ｂ及びシリサイド化調整膜１５を含むシリコン基板２上に金属１４を堆積する（ステップＢ８；図７（ｂ）参照）。ここで、金属１４は、例えば、スパッタリング法により堆積した金属Ｎｉである。ステップＢ８は、実施形態１のステップＡ８と同様である。
【００４１】
次に、金属（図７（ｂ）の１４）を含むシリコン基板２を熱処理し、その後、未反応金属を選択的に除去する（ステップＢ９；図７（ｃ）参照）。これにより、シリコン層（図７（ｂ）の２１ａ、２１ｂ）の全体が金属シリサイド化されたゲート６ａ、６ｂが形成され、同時に、少なくともシリサイド化調整膜１５が金属シリサイド化された金属シリサイド膜１０が形成される。また、金属シリサイド膜１０は、シリサイド化抑制成分（例えば、Ｇｅ）を含んでいるため、金属シリサイド化する速度が遅くなり、ゲート６ａ、６ｂの膜厚より薄く形成される。ステップＢ９は、実施形態１のステップＡ９と同様である。
【００４２】
実施形態２によれば、実施形態１と同様の効果を奏する。また、従来のＣＭＯＳ形成フローにシリサイド化調整膜１５を形成する工程を追加するのみでゲート６ａ、６ｂのフルシリサイド化とソース／ドレイン層９ａ、９ｂ上のシリサイド化調整膜１５のシリサイド化を同時に行うことができる。これにより、ソース／ドレイン層上の金属シリサイド膜を形成するためのＰＲやエッチングといった作業が不要となり、工程数を大幅に削減できる。シリサイド化調整膜１５をソース／ドレイン層９ａ、９ｂ上に形成することにより、シリサイド化抑制成分の注入欠陥という問題がなくなり、ソース／ドレイン層９ａ、９ｂ中での金属シリサイド化を確実に抑えることができる。その結果、接合リーク等のリーク電流の発生をより効果的に防止することができ、デバイスの消費電力を下げることができる。また、シリサイド化調整膜１５の膜厚の設定により、ソース／ドレイン層９ａ、９ｂ上の金属シリサイド膜１０の膜厚を自由に設定することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方法の第１の段階を模式的に示した部分工程断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方法の第２の段階を模式的に示した部分工程断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方法の第３の段階を模式的に示した部分工程断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方法のステップＡ２における変形パターンを模式的に示した部分断面図である。
【図６】本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
【図７】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した部分工程断面図である。
【符号の説明】
【００４４】
１  半導体装置
２  シリコン基板
３  素子分離領域
４  ウェル
４ａ  Ｐウェル
４ｂ  Ｎウェル
５  ゲート絶縁膜
６、６ａ、６ｂ  ゲート
７  サイドウォール
８  ＬＤＤ層
８ａ  ＬＤＤ層（Ｎ−型）
８ｂ  ＬＤＤ層（Ｐ−型）
９  ソース／ドレイン層
９ａ  ソース／ドレイン層（Ｎ＋型）
９ｂ  ソース／ドレイン層（Ｐ＋型）
１０  金属シリサイド膜
１１  ハードマスク
１２  フォトレジスト（ゲート形成用）
１３  シリサイド化抑制成分拡散層
１４  金属
１５  シリサイド化調整膜
２１、２１ａ、２１ｂ  シリコン層（ゲート用）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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