(57)【要約】【課題】  トランジスタの閾値を十分制御することのできるシリサイドゲート電極を作成できる半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、（ａ）シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、多結晶シリコン層を含む積層構造を形成する工程と、（ｂ）前記多結晶シリコン層の各々にｎ型またはｐ型の不純物を注入する工程と、（ｃ）前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、（ｄ）工程（ｃ）の後、前記各多結晶シリコン層を覆ってシリサイド反応可能な金属層を堆積する工程と、（ｅ）全記多結晶シリコン層と前記金属層との間でシリサイド化反応を生じさせ、前記多結晶シリコン層の全厚さがシリサイド化されたゲート電極を形成する工程と、を含む。【選択図】  図５
2006100431.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、多結晶シリコン層を含む積層構造を形成する工程と、
（ｂ）前記多結晶シリコン層の各々にｎ型またはｐ型の不純物を注入する工程と、
（ｃ）前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、
（ｄ）工程（ｃ）の後、前記各多結晶シリコン層を覆ってシリサイド反応可能な金属層を堆積する工程と、
（ｅ）全記多結晶シリコン層と前記金属層との間でシリサイド化反応を生じさせ、前記多結晶シリコン層の全厚さがシリサイド化されたゲート電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記複数の活性領域が、ｎチャネルトランジスタ用活性領域とｐチャネルトランジスタ用活性領域とを含み、
工程（ｂ）が、前記ｎチャネル用活性領域に対してｎ型の不純物を注入し、前記ｐチャネル用活性領域に対してｐ型の不純物を注入し、前記各多結晶シリコン層をドープすると共に、前記各活性領域中にソース／ドレイン領域を形成し、
工程（ｃ）が、前記各多結晶シリコン層と前記各ソース／ドレイン領域に注入された不純物を活性化する
請求項１記載の半導体装置の製造方法。
【請求項３】
複数の活性領域を含むシリコン基板と、
前記活性領域の各々の上に形成された、ゲート絶縁膜と金属シリサイド層とを含む積層構造と、
を有し、前記複数の活性領域の各々の上方の前記金属シリサイド層中のｎ型またはｐ型の不純物濃度が、平均値で１×１０２１ｃｍ−３未満であり、前記ゲート絶縁膜との界面において１×１０２０ｃｍ−３以上である半導体装置。
【請求項４】
前記不純物がＢであり、前記シリサイド層中のＢ濃度が、表面から深さと共に減少し、ある深さで最小値を取り、さらに深さと共に増大し、肩を形成した後さらに増大して前記界面で前記表面近傍のＢ濃度より低い極大値を示す請求項３記載の半導体装置。
【請求項５】
前記不純物がＡｓであり、前記シリサイド層中のＡｓ濃度が、表面からある深さでほぼ一定値を取り、その後深さと共に減少し、その後深さと共に増加し、前記界面で前記一定値より高くなる請求項３または４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に微細化に対応可能な金属シリサイドの低抵抗導電体ゲート電極を有する半導体装置とその製造方法に関する。ここで、シリサイドとは金属とＳｉとの混合物を含み、化学量論的組成であることを要しない。
【背景技術】
【０００２】
従来、集積回路に使用されるＭＯＳＦＥＴにおいて、ゲート電極は多結晶シリコン層とシリサイド層との積層であるポリサイドによって形成されてきた。シリサイドとしてはＷ、Ｃｏ、Ｎｉ等の金属とＳｉの化合物が用いられた。
【０００３】
一般的には、酸化シリコン等のゲート絶縁膜を形成した後、その上に多結晶シリコン，アモルファスシリコン等のＳｉ層が堆積され、さらにその上に金属薄層が成膜され、熱処理によって金属とＳｉ層上層部とを反応させてシリサイド層を形成する。シリサイド層は、Ｓｉ層より低い抵抗率を有し、ゲート電極の抵抗値を低下させる。
【０００４】
集積回路の微細化が進むと、ゲート電極長が短くなる。ゲート電極長が０．５μｍ以下になると、ポリサイド構造では十分低い抵抗値を得ることが困難になる。このため、ゲート電極として多結晶シリコン層を堆積した後、多結晶シリコン層全体をシリサイド化するフルシリサイデーションが提案されている。ゲート電極全体をシリサイドで形成することにより、ゲート抵抗を低下させると共に、シリコン層内に生成しえた空乏層を防止でき、トランジスタ特性を向上できる利点も生じる。
【０００５】
集積回路に用いられるトランジスタには、ｎチャネルトランジスタとpチャネルトランジスタがある。これらのトランジスタを最適に動作させるためには、それぞれ最適の閾値電圧を有することが望まれ、それぞれのゲート電極は決められた範囲の仕事関数を有することが要求される。
【０００６】
ｐチャネル（ｐ型）ＭＯＳＦＥＴのゲート電極は−５．１ｅＶの仕事関数を持ち、ｎチャネル（ｎ型）ＭＯＳＦＥＴのゲート電極は４．１ｅＶの仕事関数を持つことが望まれる。仕事関数の差は約１Ｖとなる。従来のポリサイドゲート構造においては、仕事関数の調整は、多結晶シリコン層中への不純物イオン注入の不純物種、加速電圧、注入量により行われている。
【０００７】
ＮｉＳｉ、ＣｏＳｉ２等のシリサイドゲート電極にｎ型またはｐ型の不純物を添加すると仕事関数が調整できることが報告されている（非特許文献１）。
【０００８】
【非特許文献１】Jakub  Kedzierskiet al., IEDM 2002 Technical Digest, p. 247  報告されている仕事関数の変化は、未だ十分大きいとは言えず、ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴとして適当な上述の値の仕事関数は得られていない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、トランジスタの閾値を十分制御することのできるシリサイドゲート電極を作成できる半導体装置の製造方法を提供することである。
本発明の他の目的は、トランジスタの閾値を十分制御したシリサイドゲート電極を備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の１観点によれば、（ａ）シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、多結晶シリコン層を含む積層構造を形成する工程と、（ｂ）前記多結晶シリコン層の各々にｎ型またはｐ型の不純物を注入する工程と、（ｃ）前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、（ｄ）工程（ｃ）の後、前記各多結晶シリコン層を覆ってシリサイド反応可能な金属層を堆積する工程と、（ｅ）全記多結晶シリコン層と前記金属層との間でシリサイド化反応を生じさせ、前記多結晶シリコン層の全厚さがシリサイド化されたゲート電極を形成する工程と、を含む半導体装置の製造方法が提供される。
【００１１】
本発明の他の観点によれば、複数の活性領域を含むシリコン基板と、前記活性領域の各々の上に形成された、ゲート絶縁膜と金属シリサイド層とを含む積層構造と、を有し、前記複数の活性領域の各々の上方の前記金属シリサイド層中のｎ型またはｐ型の不純物濃度が、平均値で１×１０２１ｃｍ−３未満であり、前記ゲート絶縁膜との界面において１×１０２０ｃｍ−３以上である半導体装置が提供される。
【発明の効果】
【００１２】
ゲート電極用多結晶シリコン層に不純物を注入した後、活性化熱処理を行い、その後全厚さのシリサイド化を行なうと、ゲート絶縁膜との界面の不純物濃度を増大できることが判明した。閾値を大きく調整することができる。
【発明を実施するための最良の形態】
【００１３】
本発明者等は、先にゲート電極のＮｉＳｉの組成を調整し、Ｂ，Ｉｎ等のｐ型不純物、またはＡｓ，Ｓｂ等のｎ型不純物を、ゲート絶縁膜との界面近傍で約１０２１ｃｍ−３以上注入すると、ｐチャネルトランジスタ、ｎチャネルトランジスタとして満足できる値まで閾値を制御できることを提案した（特願２００３−３６００９１号、図１−３とその間連記載）。
【００１４】
しかし、ゲート絶縁膜との界面近傍で約１０２１ｃｍ−３以上の不純物は極めて高濃度であり、ゲート電極中に留まらず、ゲート絶縁膜中に入り込んでゲート絶縁膜の絶縁性を劣化することが懸念される。
【００１５】
本発明者等はさらに研究を重ね、以下に説明する現象を見出した。
図１Ａ−１Ｅは、ｐ型不純物を用いたサンプルの製造工程と、測定したサンプルの製造工程をまとめて示す表である。
【００１６】
図１Ａに示すように、シリコン基板１の表面に酸化窒化シリコン（ＳｉＯＮ）のゲート絶縁膜２を厚さ約２ｎｍ形成し、その上に厚さ約１００ｎｍの多結晶シリコン層３を熱−化学気相体積（ＣＶＤ）によって形成した。多結晶シリコン層３にｐ型不純物Ｂを加速エネルギ５ｋｅＶ，ドーズ量３．２×１０１５ｃｍ−２でイオン注入した。多結晶シリコン層３として、平均３．２×１０２０ｃｍ−３の不純物濃度となると考えられる。
【００１７】
図１Ｂに示すように、イオン注入した多結晶シリコン層３に１０００℃、１ｓｅｃの活性化熱処理をラピッドサーマルアニール（ＲＴＡ）で行なった。多結晶シリコンの結晶性は回復し、注入したＢは活性化すると考えられる。熱処理後の多結晶シリコン層を３ｘで示す。
【００１８】
図１Ｃに示すように、熱処理した多結晶シリコン層３ｘ上に、厚さ約６０ｎｍのＮｉ層４をスパッタリングで堆積した。厚さ６０ｎｍのＮｉ層４は、厚さ１００ｎｍの多結晶シリコン層３ｘをフルシリサイデーション（全厚さのシリサイド化）できる量である。
【００１９】
図１Ｄに示すように、４００℃、２分の熱処理を行い、ＮｉとＳｉのシリサイド反応を生じさせ、Ｓｉ層をフルシリしデーションしてシリサイド層５を得た。これをサンプルＳ３とする。
【００２０】
比較用サンプルとして、図１Ａに示すＢのイオン注入のみをおこなったもの（Ｓ１）、図１Ｂに示す熱処理を行なわず、イオン注入後直ちにＮｉ層４を堆積し、シリサイド化反応を行なったもの（Ｓ２）も作成した。
【００２１】
図１Ｅは、これら３種のサンプルの製造工程をまとめて示す表である。
図２Ａは、比較用サンプルＳ１，Ｓ２の２次イオン質量分析（ＳＩＭＳ）の結果を示すグラフである。横軸は表面からの深さを単位ｎｍで示し、縦軸はＢ濃度を単位ｃｍ−３で示す。曲線ｓ１はサンプルＳ１の測定結果であり、曲線ｓ２はサンプルＳ２の測定結果である。
【００２２】
曲線ｓ１は、深さと共に単調に減少し、イオン注入されただけのＢ濃度は、表面で高く深さと共に減少することを示している。ゲート絶縁膜との界面でのＢ濃度は１０１８ｃｍ−３未満である。
【００２３】
曲線ｓ２は、イオン注入後、活性化熱処理は行なわず、フルシリサイデーションを行なった後のＢ濃度の測定結果を示す。シリサイド層の厚さは約１４０ｎｍとなっている。厚さの増加により、シリサイド層中の平均Ｂ濃度は約２．３×１０２０ｃｍ−３以下になると考えられる。曲線ｓ２の測定Ｂ濃度は表面から深さ３０ｎｍ程度まで急激に減少し、その後深さ９０ｎｍ程度まで１×１０１８ｃｍ−３程度の平坦な濃度分布を示し、一旦減少してからゲート絶縁膜との界面近傍で、界面に向かって増大し、界面で表面近傍のＢ濃度より低いが、平坦分布のＢ濃度より高い約１×１０１９ｃｍ−３の濃度となっている。Ｎｉは表面からゲート絶縁膜との界面までほぼ一定の濃度を示し、フルシリサイデーションが行なわれたことを示した。
【００２４】
なお、ＳＩＭＳは、測定対象を掘り下げながら測定を行なうので、表面の原子、分子をより深い位置に叩き込む性質がある。従って深さと共に滑らかに減少する組成は、これら叩き込まれた成分を含む。Ｓｉ基板中のＢ濃度はこのような成分であろう。
【００２５】
図２Ｂは、サンプルＳ３のＳＩＭＳの測定結果を示す。曲線ｓ２の場合同様、シリサイド層の厚さは約１４０ｎｍとなっている。曲線ｓ３の測定Ｂ濃度は、表面（Ａ点）から深さ７０ｎｍ程度（Ｂ点）まで指数関数的減少を続け、約３×１０１７ｃｍ−３の濃度となった後、増加し始め、深さ１００ｎｍ付近で上方に凸の肩を形成し、その後急激に増大し、界面（Ｃ点）では約１×１０２０ｃｍ−３まで増大している。イオン注入後の活性化熱処理を行なわなかったサンプルｓ２と較べると、界面で約１桁の濃度増大を示している。シリサイド化の前に活性化熱処理を行うことにより界面でのＢ濃度を大幅に増大できることが判る。
【００２６】
図３Ａ−３Ｅは、ｎ型不純物を用いたサンプルの製造工程と、測定したサンプルの製造工程をまとめて示す表である。
図３Ａに示すように、シリコン基板１の表面に酸化窒化シリコン（ＳｉＯＮ）のゲート絶縁膜２を厚さ約２ｎｍ形成し、その上に厚さ約１００ｎｍの多結晶シリコン層３を熱−化学気相体積（ＣＶＤ）によって形成した。多結晶シリコン層３にｎ型不純物Ａｓを加速エネルギ１０ｋｅＶ，ドーズ量８×１０１５ｃｍ−２でイオン注入した。多結晶シリコン層３として、平均８×１０２０ｃｍ−３の不純物濃度となると考えられる。
【００２７】
図３Ｂに示すように、イオン注入した多結晶シリコン層３に１０００℃、１ｓｅｃの活性化熱処理をラピッドサーマルアニール（ＲＴＡ）で行なった。多結晶シリコンの結晶性は回復し、注入したＡｓは活性化すると考えられる。熱処理後の多結晶シリコン層を３ｙで示す。
【００２８】
図３Ｃで示すように、熱処理した多結晶シリコン層３ｙ上に、厚さ約６０ｎｍのＮｉ層４をスパッタリングで堆積した。厚さ６０ｎｍのＮｉ層４は、厚さ１００ｎｍの多結晶シリコン層３ｘをフルシリサイデーションできる量である。
【００２９】
図３Ｄに示すように、４００℃、２分の熱処理を行い、ＮｉとＳｉのシリサイド反応を生じさせ、Ｓｉ層をフルシリサイデーションしてシリサイド層５を得た。これをサンプルＳ６とする。
【００３０】
比較用サンプルとして、図３Ａに示すＡｓのイオン注入のみをおこなったもの（Ｓ４）、図３Ｂに示す熱処理を行なわず、イオン注入後直ちにＮｉ層４を堆積し、シリサイド化反応を行なったもの（Ｓ５）も作成した。
【００３１】
図３Ｅは、これら３種のサンプルの製造工程をまとめて示す表である。
図４Ａは、比較用サンプルＳ４，Ｓ５の２次イオン質量分析（ＳＩＭＳ）の結果を示すグラフである。曲線ｓ４はイオン注入のみを行ったサンプルＳ４の測定結果であり、曲線ｓ５はサンプルＳ５の測定結果である。
【００３２】
曲線ｓ４は、表面近傍で一旦ピークを示した後、深さと共に単調に減少することを示している。ゲート絶縁膜との界面でのＡｓ濃度は２×１０１８ｃｍ−３程度である。
曲線ｓ５は、イオン注入後、活性化熱処理を行なわず、フルシリサイデーションを行なった後のＡｓ濃度を示す。シリサイド層の厚さは約１３０ｎｍである。曲線ｓ５の測定Ａｓ濃度は極表面部の測定精度の低い領域を除いて、表面から深さ５０ｎｍ程度まで１×１０２０ｃｍ−３強のほぼ一定な値を示し、その後深さ１１５ｎｍ程度まで減少し、１×１０１８ｃｍ−３より低くなり、ゲート絶縁膜との界面近傍で、界面に向かって急激に増大し、界面で、前記ほぼ一定の値より低い、約５×１０１９ｃｍ−３の濃度となっている。Ｎｉは表面からゲート絶縁膜との界面までほぼ一定の濃度を示した。
【００３３】
図４Ｂは、サンプルＳ６のＳＩＭＳの測定結果を示す。曲線ｓ６の測定Ａｓ濃度は、極表面を除き、表面（Ａ点）から深さ７０ｎｍ程度まで６×１０１９ｃｍ−３程度のほぼ一定の値を示し、緩やかに減少し、深さ１１０ｎｍ程度で約１×１０１９ｃｍ−３強の濃度となった後、界面に向かって増加し始め、その後急激に増大し、界面（Ｂ点）では、前記ほぼ一定の値より高い、約３×１０２０ｃｍ−３まで増大している。
【００３４】
イオン注入後の活性化を行なわなかったサンプルｓ５と較べると、界面で５倍以上の濃度を示している。比較用サンプルｓ５では、界面のＡｓ濃度は表面側濃度平坦部のＡｓ濃度より低いのに対し、サンプルｓ６の界面濃度は表面側平坦部の濃度より高い。
【００３５】
図２Ｂ，４Ｂから明らかなように、イオン注入後活性化熱処理を行なってからシリサイド化を行うと、ゲート絶縁膜との界面での不純物濃度は、活性化熱処理を行わなかった場合と較べて大幅に増大する。
【００３６】
シリサイド化反応は、表面から深さ方向に進行すると共に、不純物を界面に向かって掃き寄せることが考えられる。活性化熱処理は、多結晶シリコンの結晶性を回復し、不純物分布を平坦化する機能を有すると考えられる。活性化熱処理を行なって不純物が多結晶シリコンの格子位置にサブスティテューショナルに入り、マイグレートし易くなると共に、より深い位置まで分布し、これをシリサイデーションで深さ方向にマイグレートさせ、掃き寄せることにより、界面の不純物濃度が大幅に増大するとも考えられる。Ｂは拡散係数が大きく、活性化熱処理による平坦化がＡｓより大きいとすると、ＢとＡｓの分布形状の差の１つの原因となろう。
【００３７】
いずれにせよ、イオン注入後不純物活性化熱処理を行ない、その後シリサイデーションを行なえば、界面の不純物濃度を大幅に増大できるであろう。不純物は、上述のＢ，Ａｓに限らないであろう。Ｉｎ，Ｐ，Ｓｂを用いても同様の効果が得られよう。シリサイドか可能な金属もＮｉに限らず、Ｃｏ，Ｐｔ，Ｐｄを用いても、同様の効果が得られよう。
【００３８】
次に、種々の条件でイオン注入を行いｐ型シリコン領域上方にゲート絶縁膜を介してｎ型不純物Ａｓをドープしたシリサイド層、およびｎ型シリコン領域上方にゲート絶縁膜を介してｐ型不純物Ｂをドープしたシリサイド層を形成したＭＯＳダイオードを作成し、Ｃ−Ｖ特性を測定して閾値Ｖｔｈを測定し、ＳＩＭＳ測定を行なって、ゲート絶縁膜との界面での不純物濃度を測定した。
【００３９】
図５は、測定した界面不純物濃度に対する閾値の関係を示すグラフである。横軸は界面不純物濃度を単位ｃｍ−３で示し、縦軸は閾値Ｖｔｈの変化を単位Ｖで示す。なお、閾値はバランスバンド端Ｅｖを基準とする相対値で示した。コンダクションバンド端をＥｃで示す。
【００４０】
イオン注入後、シリサイデーション前の活性化熱処理を行わない場合、報告されたものを含め、界面不純物濃度が１×１０２０ｃｍ−３未満であると、ｐチャネル、ｎチャネルの閾値の変動の和ΔＶｔｈは０．５Ｖ以下であった。熱処理を行なって界面不純物濃度を１×１０２０ｃｍ−３以上に増大させると、閾値の変動の和ΔＶｔｈは０．５Ｖを大きく越えて変動する。界面不純物濃度３×１０２０ｃｍ−３以上でΔＶｔｈは０．９Ｖを越え、界面不純物濃度５×１０２０ｃｍ−３以上でΔＶｔｈ１Ｖを越える。ほぼバンドギャップ相当の範囲で閾値を調整できることが判る。特性の優れたＣＭＯＳ回路を形成できることがわかる。閾値を大きく変動させても界面不純物濃度は１×１０２１ｃｍ−３未満で足り、８×１０２０ｃｍ−３未満でも十分であろう。ゲート電極にイオン注入する不純物濃度を低下することができ、ゲート絶縁膜の絶縁性低下を抑制するのに有効であろう。
【００４１】
以下、上記現象を利用した実施例を説明する。
図６Ａ−６Ｆは、第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【００４２】
図６Ａに示すように、シリコン基板１１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２を形成して複数の活性領域を画定し、ｎ型不純物、ｐ型不純物のイオン注入を別個に行ってｐチャネルトランジスタ用ｎウェルＷｎ、ｎチャネルトランジスタ用ｐウェルＷｐを作成する。活性領域表面に酸化窒化シリコン等のゲート絶縁膜１３を形成し、その上に多結晶シリコン層１４、酸化シリコンのキャップ層１５をＣＶＤで形成する。レジストパターンを用いてキャップ層１５、多結晶シリコン層１４、ゲート絶縁膜１３のパターニングを行ない、絶縁ゲート電極構造を作成する。絶縁ゲート電極構造をマスクとしてｐ型不純物、ｎ型不純物のイオン注入を低加速エネルギで別個に行い、ｐウェルＷｐのゲート電極両側にｎ型エクステンション１６、ｎウェルＷｎのゲート電極両側にｐ型エクステンション１７を作成する。
【００４３】
図６Ｂに示すように、酸化シリコン層等の絶縁層を堆積し、リアクティブイオンエッチング（ＲＩＥ）により平坦部上の絶縁層を除去して、ゲート電極構造側壁上にのみサイドウォール１８を残す。ｎ型不純物Ａｓ、ｐ型不純物Ｂのイオン注入を別個に高濃度に行いｐウェルのサイドウォール側方にｎ型高濃度ソース／ドレイン領域２０、ｎウェルのサイドウォール側方にｐ型高濃度ソースドレイン領域２１を形成する。ゲート電極の多結晶シリコン層１４にも、キャップ層を介して不純物が注入され、Ａｓをドープされたｎ型多結晶シリコン層１４ｎ、Ｂをドープされたｐ型多結晶シリコン層１４ｐとなる。この工程は、図１Ａ、３Ａの工程に相当する。
【００４４】
続いてＲＴＡによりイオン注入した不純物を活性化する。例えば、１０００℃、１ｓｅｃのＲＴＡを行なう。この工程は図１Ｂ，３Ｂの工程に相当する。
図６Ｃに示すように、シリコン基板上にＮｉ層を成膜し、シリサイドアニールを行なって、ソース／ドレイン領域上にシリサイド層２２を形成する。ゲート電極はキャップ層で覆われているため、シリサイド層は形成されない。
【００４５】
図６Ｄに示すように、酸化シリコン、たとえばＢＰＳＧなど、を堆積して層間絶縁膜２４を形成し、上方より化学機械研磨（ＣＭＰ）を行なってゲート電極の多結晶シリコン層１４ｎ、１４ｐを露出する平坦面を形成する。
【００４６】
図６Ｅに示すように、露出したゲート電極の多結晶シリコン層を覆うように、基板上にＮｉ膜を、フルシリサイデーションに足りる厚さ、成膜する。図１Ｃ，３Ｃの工程に相当する。
【００４７】
図６Ｆに示すように、例えば４００℃のシリサイドアニールを行なって、ゲート電極の多結晶シリコン層の全厚さをＮｉ層２６とシリサイド反応させ、シリサイドゲート電極２８ｎ、２８ｐを形成する。ソース／ドレイン領域上のシリサイド層２２は、ほぼ反応を完了しているので、ほとんど変化しない。図１Ｄ、３Ｄの工程に相当する。その後不要の未反応Ｎｉ層を除去する。
【００４８】
このようにして、ＮｉＳｉシリサイドゲート電極を有するＣＭＯＳ半導体装置が形成される。シリサイドゲート電極には。不純物Ｂ，Ａｓがイオン注入された後、活性化が行なわれ、その後シリサイド化を行なっているので、ゲート絶縁膜との界面で高い不純物濃度が得られる。ｐチャネルトランジスタ、ｎチャネルトランジスタで十分な閾値の変化が得られ良好な動作を行なうことができる。
【００４９】
ゲート電極のシリサイデーションとソース／ドレイン領域表面のシリサイデーションを同時に行なうこともできる。但し、ゲート電極のフルシリサイデーションの間に、ソース／ドレイン領域のシリサイデーションが深く入り過ぎないようにすることが望まれる。
【００５０】
図７Ａ−７Ｃは、第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図７Ａに示すように、図６Ａの工程同様、絶縁ゲート電極構造とエクステンションを形成する。但し、ゲート電極の多結晶シリコン層１４は、第１の実施例より薄く形成する。
【００５１】
図７Ｂに示すように、図６Ｂの工程同様サイドウォール１８を形成し、ｎ型不純物Ａｓ，ｐ型不純物Ｂのイオン注入を行い、高濃度ｎ型ソース・ドレイン領域２０、高濃度ｐ型ソース／ドレイン領域２１を形成する。その後、キャップ層１５を除去する。
【００５２】
図７Ｃに示すように、基板上にＮｉ層を形成し、ゲート電極１４をフルシリサイデーションして、シリサイドゲート電極２８ｎ、２８ｐを形成すると共に、高濃度ソース／ドレイン領域上にシリサイド層２２を形成する。ゲート電極の多結晶シリコン層を薄く形成しているので、フルシリサイデーションを行なっても、高濃度ソース／ドレイン領域２０，２１上のシリサイド層２２は、接合から離れておりリーク電流が抑制される。
【００５３】
ゲート電極を十分厚くし、かつ高濃度ソース／ドレイン領域のシリサイド層を接合から十分離すこともできる。
図８Ａ−８Ｄは、第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【００５４】
図８Ａは、図６Ａと同様の工程である。但し、ゲート電極用の多結晶シリコン層は厚くしてもよい。さらに、図６Ｂと同様の工程を行い、図８Ｂに示す構成を得る。ゲート用多結晶シリコン層１４にＡｓ、Ｂがドープされると共に、高濃度ソースドレイン領域２０，２１が形成され、活性化が行なわれる。Ａｓの代わりにＰを用いてもよい。
【００５５】
図８Ｃに示すように、多結晶シリコン層３１の成膜を行ない、ＣＭＰにより表面を平坦化すると共に、ゲートの多結晶シリコン層１４ｎ、１４ｐを露出する。高濃度ソース／ドレイン領域上方の表面は多結晶シリコン層３１で嵩上げされている。高濃度ソース／ドレイン領域上に嵩上げされた多結晶シリコン層、およびゲート電極に、夫々Ａｓ，Ｂをイオン注入する。Ａｓの代わりにＰを用いてもよい。
【００５６】
図８Ｄに示すように、基板上にＮｉ層を堆積し、ゲート電極のフルシリサイデーションを行なうと共に、高濃度ソース／ドレイン領域上方もシリサイド化し、シリサイド層が高濃度ソース／ドレイン領域２０，２１に入り込むようにする。高濃度ソース／ドレイン領域２０，２１上方のＳｉ表面は嵩上げされているため、ゲート電極をフルシリサイデーションしても、シリサイド層の底面を高濃度ソース／ドレイン領域２０，２１の接合から十分離すことができる。
【００５７】
以上実施例に従って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、不純物は、ｎ型としてＰ，Ａｓ，Ｓｂ、ｐ型としてＢ，Ｉｎ等から選択できよう。シリサイドか可能な金属は、Ｎｉ，Ｃｏ，Ｐｔ，Ｐｄから選択できよう。ＣＭＯＳトランジスタの製造工程は、公知の他の種々の工程を採用することができる。その他、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【００５８】
以下、本発明の特徴を付記する。
（付記１）  
（ａ）シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、多結晶シリコン層を含む積層構造を形成する工程と、
（ｂ）前記多結晶シリコン層の各々にｎ型またはｐ型の不純物を注入する工程と、
（ｃ）前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、
（ｄ）工程（ｃ）の後、前記各多結晶シリコン層を覆ってシリサイド反応可能な金属層を堆積する工程と、
（ｅ）全記多結晶シリコン層と前記金属層との間でシリサイド化反応を生じさせ、前記多結晶シリコン層の全厚さがシリサイド化されたゲート電極を形成する工程と、
を含む半導体装置の製造方法。
【００５９】
（付記２）  
工程（ｃ）が、注入した不純物分布を平坦化するものである付記１記載の半導体装置の製造方法。
【００６０】
（付記３）  
工程（ｅ）の後、前記シリサイド化されたゲート電極の前記ゲート絶縁膜との界面における不純物濃度が１×１０２０ｃｍ−３以上であるように、工程（ｂ）、（ｃ）の条件が選ばれている付記１または２記載の半導体装置の製造方法。
【００６１】
（付記４）  
前記複数の活性領域が、ｎチャネルトランジスタ用活性領域とｐチャネルトランジスタ用活性領域とを含み、
工程（ｂ）が、前記ｎチャネル用活性領域に対してｎ型の不純物を注入し、前記ｐチャネル用活性領域に対してｐ型の不純物を注入し、前記各多結晶シリコン層をドープすると共に、前記各活性領域中にソース／ドレイン領域を形成し、
工程（ｃ）が、前記各多結晶シリコン層と前記各ソース／ドレイン領域に注入された不純物を活性化する
付記１〜３のいずれか１項記載の半導体装置の製造方法。
【００６２】
（付記５）  
前記金属層が、Ｎｉ，Ｃｏ，Ｐｔ，Ｐｄのいずれか１種を含む付記１〜４のいずれか１項記載の半導体装置の製造方法。
【００６３】
（付記６）  
複数の活性領域を含むシリコン基板と、
前記活性領域の各々の上に形成された、ゲート絶縁膜と金属シリサイド層とを含む積層構造と、
を有し、前記複数の活性領域の各々の上方の前記金属シリサイド層中のｎ型またはｐ型の不純物濃度が、平均値で１×１０２１ｃｍ−３未満であり、前記ゲート絶縁膜との界面において１×１０２０ｃｍ−３以上である半導体装置。
【００６４】
（付記７）  
前記不純物がＢであり、前記シリサイド層中のＢ濃度が、表面から深さと共に減少し、ある深さで最小値を取り、さらに深さと共に増大し、肩を形成した後さらに増大して前記界面で前記表面近傍のＢ濃度より低い極大値を示す付記６記載の半導体装置。
【００６５】
（付記８）  
前記不純物がＡｓであり、前記シリサイド層中のＡｓ濃度が、表面からある深さでほぼ一定値を取り、その後深さと共に減少し、その後深さと共に増加し、前記界面で前記一定値より高くなる付記６または７記載の半導体装置。
【００６６】
（付記９）  
前記複数の活性領域がｎチャネルトランジスタ用活性領域とｐチャネルトランジスタ用活性領域とを含み、前記ｎチャネルトランジスタ用活性領域上方の金属シリサイド層にはｎ型不純物がドープされ、前記ｐチャネルトランジスタ用活性領域上方の金属シリサイド層にはｐ型不純物がドープされ、チャネル領域の閾値の差が、０．９Ｖ以上である付記６〜８のいずれか１項記載の半導体装置。
【００６７】
（付記１０）  
前記金属シリサイド層が、Ｎｉ，Ｃｏ，Ｐｔ，Ｐｄのいずれか１種を含む付記６〜９のいずれか１項記載の半導体装置。
【図面の簡単な説明】
【００６８】
【図１】サンプルの作成工程を示す断面図と、作成した３種類のサンプルの作成工程をまとめて示す表である。
【図２】３種類のサンプルのＳＩＭＳ測定による深さ方向の不純物分布を示すグラフである。
【図３】他のサンプルの作成工程を示す断面図と、作成した他の３種類のサンプルの作成工程をまとめて示す表である。
【図４】他の３種類のサンプルのＳＩＭＳ測定による深さ方向の不純物分布を示すグラフである。
【図５】種々のサンプルを作成、測定して得た、閾値と界面不純物濃度との関係を示すグラフである。
【図６（Ａ）】第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図６（Ｂ）】第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図６（Ｃ）】第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図６（Ｄ）】第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図６（Ｅ）】第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図６（Ｆ）】第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図７】第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図８】第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【符号の説明】
【００６９】
１    シリコン基板
２    ゲート絶縁膜
３    多結晶シリコン層
４    Ｎｉ層
５    ＮｉＳｉ層
１１    シリコン基板
１２    素子分離領域
１３    ゲート絶縁膜
１４    多結晶シリコン層
１５    キャップ層
１６    エクステンション
１７    エクステンション
１８    サイドウォール
２０    高濃度ソース／ドレイン領域
２１    高濃度ソース／ドレイン領域
２２    シリサイド層
２４    層間絶縁膜
２６    Ｎｉ層
２８    シリサイドゲート電極
３１    シリコン層
３２    Ｎｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（Ａ）】
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【図６（Ｂ）】
2006100431.tif 000009
【図６（Ｃ）】
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【図６（Ｄ）】
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【図６（Ｅ）】
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【図６（Ｆ）】
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【図７】
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【図８】
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