(57)【要約】【課題】  安価で小型なスイッチング回路を提供する。【解決手段】  入出力端子Ｔｉｎに対してソースが共通に接続されたｎ型ＭＯＳＦＥＴ又はＨＥＭＴからなるスイッチングトランジスタＴｒ１，Ｔｒ２と、制御バイアス供給回路１０と、制御バイアス供給回路１０に並列に接続された抵抗Ｒ１３とを備え、制御バイアス供給回路１０と抵抗Ｒ１３との接続点の一端は、ソースの共通接続点Ｐｓに接続され、他端は、スイッチングトランジスタをカットオフ状態とする場合には、ゲート・ソース間を逆バイアスとする電位が接続され、かつスイッチングトランジスタの少なくとも１つが選択される場合には、グランド電位が接続される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
入出力端子に対してソースが共通に接続されたｎ型ＭＯＳＦＥＴ又はＨＥＭＴからなるスイッチングトランジスタと、
制御バイアス供給回路と、
前記制御バイアス供給回路に並列に接続された抵抗とを備え、
前記制御バイアス供給回路と前記抵抗との接続点の一端は、前記ソースの共通接続点に接続され、他端は、前記スイッチングトランジスタをカットオフ状態とする場合には、ゲート・ソース間を逆バイアスとする電位が接続され、かつ前記スイッチングトランジスタの少なくとも１つが選択される場合には、グランド電位が接続されることを特徴とするスイッチング回路。
【請求項２】
前記制御バイアス供給回路は、前記他端に入力された制御信号に基づいて前記逆バイアスを供給することを特徴とする請求項１記載のスイッチング回路。
【請求項３】
前記逆バイアスは、前記ソースの共通接続点に対して順方向に接続されたダイオードを介して供給されることを特徴とする請求項１記載のスイッチング回路。
【請求項４】
前記スイッチング回路は、前記入出力端子と、前記スイッチングトランジスタのドレインに接続された他方の入出力端子と、前記スイッチングトランジスタのゲートに接続された制御端子と、前記他端に電位を接続する端子とを有することを特徴とする請求項１記載のスイッチング回路。
【請求項５】
前記スイッチングトランジスタが単一であり、前記スイッチングトランジスタを導通させる場合には、前記他端に前記グランド電位が接続され、非導通とする場合には、前記逆バイアスが接続されることを特徴とする請求項１記載のスイッチング回路。
【請求項６】
前記抵抗は、前記制御バイアス供給回路の直列抵抗よりも大きいことを特徴とする請求項１記載のスイッチング回路。
【請求項７】
前記抵抗は、１００ｋΩ以上であることを特徴とする請求項６記載のスイッチング回路。
【請求項８】
請求項１記載の前記スイッチング回路と、
外部から入力されたデータ信号をデコードし、前記スイッチングトランジスタを選択、非選択するための信号を生成するデコーダ回路とを有することを特徴とするスイッチングモジュール。
【請求項９】
前記デコーダ回路は、前記スイッチングトランジスタをカットオフ状態にするための信号を生成することを特徴とする請求項８記載のスイッチングモジュール。
【請求項１０】
前記スイッチング回路と前記デコーダ回路は、１つのチップに集積化されることを特徴とする請求項８記載のスイッチングモジュール。
【請求項１１】
入力端子に対してソースが共通に接続されたｎ型ＭＥＳＦＥＴ又はＨＥＭＴからなるスイッチングトランジスタと、
制御バイアス供給回路と、
前記制御バイアス供給回路に並列に接続された抵抗とを備え、前記制御バイアス供給回路と前記抵抗との接続点の一端が前記ソースの共通接続点に接続されるスイッチング回路に対し、
前記共通接続点の他端には、前記スイッチングトランジスタをカットオフ状態とする場合は、ゲート・ソース間を逆バイアスとする制御バイアスを接続し、かつ前記スイッチングトランジスタの少なくとも１つが選択された場合は、グランド電位を接続することで制御されることを特徴とするスイッチング回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路、スイッチングモジュール及び半導体装置に関する。
【背景技術】
【０００２】
図１に、従来技術によるスイッチング回路１の回路構成を示す。図１に示すスイッチング回路１は、２つのスイッチングトランジスタＴｒ１，Ｔｒ２を有しており、１入力（Ｔｉｎ）、２出力（Ｔｏｕｔ１，Ｔｏｕｔ２）のＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）のスイッチング回路１である。
【０００３】
このようなスイッチング回路１は、例えばアンテナを送信回路と受信回路とで共用する構成において、一方の回路がアンテナを使用中に、他方の回路がアンテナと接続されることをカットオフするために使用される。
【０００４】
このスイッチング回路１は、入力端子Ｔｉｎから伝播された高周波信号を減衰するための抵抗Ｒ１をゲートに接続したスイッチングトランジスタＴｒ１と、同様に高周波信号を減衰するための抵抗Ｒ２をゲートに接続したスイッチングトランジスタＴｒ２と、スイッチングトランジスタＴｒ１，Ｔｒ２が非選択状態にある時に制御バイアスを供給する制御バイアス供給回路１０とが接続点Ｐｓに共通に接続されている。接続点Ｐｓは、高周波信号を遮断するためのコンデンサＣ３を介して入力端子Ｔｉｎに接続されている。また接続点Ｐｓは、抵抗Ｒｓを介して接地されている。抵抗Ｒｓは、スイッチングトランジスタＴｒ１，Ｔｒ２を安定にＯＮ動作（温度変化に対してもオン状態を維持することができる）させるためのものである。なお、スイッチングトランジスタＴｒ１，Ｔｒ２のソース・ドレイン間はバラスト抵抗Ｒ３，Ｒ４によりそれぞれ接続されている。
【０００５】
このスイッチング回路１は１チップ化され、半導体パッケージ上に配置される。また、スイッチング回路１のチップは、半導体パッケージ上のパッドにワイヤによって電気的に接続され、外部に接続される。抵抗Ｒｓは、パッドからパッド下のビアホールを通じてグランドに接続される。
【０００６】
ここで、非選択状態にあるスイッチングトランジスタ（Ｔｒ１／Ｔｒ２）のソース電圧Ｖｓが、選択状態にあるスイッチングトランジスタ（Ｔｒ２／Ｔｒ１）のゲートからソースを介して供給される電位によって決定されるため、非選択状態のスイッチングトランジスタ（Ｔｒ１／Ｔｒ２）では、ゲート・ソース間でバイアスの電位差が生じ、これが遮断状態（ＯＦＦ状態）となる。
【０００７】
また、すべてのスイッチングトランジスタＴｒ１、Ｔｒ２が非選択状態にある際に、選択的にこれらをカットオフ状態とするための制御バイアスを制御バイアス供給回路１０から供給する。制御バイアス供給回路１０は、外部から入力された電圧信号Ｖ１０に基づいて制御バイアスを生成し、これをすべてのスイッチングトランジスタＴｒ１，Ｔｒ２で共通な接続点Ｐｓへ供給する。これにより、非動作状態にあるスイッチングトランジスタＴｒ１，Ｔｒ２のゲート・ソース間が逆バイアスとなり、これらを確実にカットすることができる。
【０００８】
【特許文献１】特開２００４−０９６４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１に示すスイッチング回路１は、Ｔｉｎ，Ｖ１，Ｖ２，Ｔｏｕｔ１，Ｔｏｕｔ２，Ｖ１０，抵抗Ｒｓをグランドに接続する端子の計７つの端子を有しており、このスイッチング回路１を搭載する半導体パッケージも７つのパッドが必要となる。
【００１０】
しかしながら、半導体パッケージは、６ピンパッケージが一般的であり、７ピンのパッケージは特別なパッケージのため、その部材費が高くなるという問題がある。
【００１１】
また、図１に示す従来のスイッチング回路１では、スイッチングトランジスタＴｒ１，Ｔｒ２を両方ともオフにした時に、制御バイアス供給回路１０から接続点Ｐｓを通って抵抗Ｒｓに電流が流れ、無駄な電流が消費されるという問題も有している。
【００１２】
本発明は上記事情に鑑みてなされたものであり、安価で小型なスイッチング回路、スイッチングモジュール及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するために本発明のスイッチング回路は、入出力端子に対してソースが共通に接続されたｎ型ＭＯＳＦＥＴ又はＨＥＭＴからなるスイッチングトランジスタと、制御バイアス供給回路と、前記制御バイアス供給回路に並列に接続された抵抗とを備え、前記制御バイアス供給回路と前記抵抗との接続点の一端は、前記ソースの共通接続点に接続され、他端は、前記スイッチングトランジスタをカットオフ状態とする場合には、ゲート・ソース間を逆バイアスとする電位が接続され、かつ前記スイッチングトランジスタの少なくとも１つが選択される場合には、グランド電位が接続される構成を備えている。
【００１４】
このように本発明は、制御バイアス供給回路に並列に抵抗を接続している。そして、スイッチングトランジスタの少なくとも１つが選択された場合には、グランド電位を制御バイアス供給回路と抵抗の接続点に供給するので、スイッチング回路をグランド端子を含まない構成とすることができる。このため、端子数を削減し、安価で小型なスイッチング回路とすることができる。
【００１５】
上記スイッチング回路において、前記制御バイアス供給回路は、前記他端に入力された制御信号に基づいて前記逆バイアスを供給するように構成している。これによりスイッチングトランジスタが非選択状態にある時には、これらを確実にカットオフすることができる。
【００１６】
上記スイッチング回路において、前記逆バイアスは、前記ソースの共通接続点に対して順方向に接続されたダイオードを介して供給されていてもよい。これにより、何れかのスイッチングトランジスタが選択状態にある時に、選択状態にないスイッチングトランジスタのゲートからの電位が制御バイアス供給回路へ逆流することを防止できる。
【００１７】
上記スイッチング回路において、前記スイッチング回路は、前記入出力端子と、前記スイッチングトランジスタのドレインに接続された他方の入出力端子と、前記スイッチングトランジスタのゲートに接続された制御端子と、前記他端に電位を接続する端子とを有している。グランド端子のないスイッチング回路とすることができる。
【００１８】
上記スイッチング回路において、前記スイッチングトランジスタが単一であり、前記スイッチングトランジスタを導通させる場合には、前記他端に前記グランド電位が接続され、非導通とする場合には、前記逆バイアスが接続されるとよい。これにより、スイッチング回路の構成が簡略化される。
【００１９】
上記スイッチング回路において、前記抵抗は、前記制御バイアス供給回路の直列抵抗よりも大きいとよい。また、この抵抗は、１００ｋΩ以上であるとよい。
制御バイアス供給回路に並列に接続された抵抗には、スイッチングトランジスタをＯＮさせるために必要な最低限の電流が流せばよく、抵抗を大きくすることで、消費電力を削減することができる。
【００２０】
本発明のスイッチングモジュールは、請求項１記載の前記スイッチング回路と、外部から入力されたデータ信号をデコードし、前記スイッチングトランジスタを選択、非選択するための信号を生成するデコーダ回路とを有する構成としている。少ない端子数で、回路の小型化を図り、消費電力を削減したスイッチング回路を有するスイッチングモジュールとすることができる。
【００２１】
上記スイッチングモジュールにおいて、前記デコーダ回路は、前記スイッチングトランジスタをカットオフ状態にするための信号を生成するとよい。これによりスイッチングトランジスタが非選択状態にある時に、これらを確実にカットオフできる。
【００２２】
上記スイッチングモジュールにおいて、前記スイッチング回路と前記デコーダ回路は、１つのチップに集積化されるとよい。これにより、スイッチング動作を１チップで完結して実現できるスイッチングモジュールを提供できる。
【００２３】
本発明のスイッチング回路の制御方法は、入力端子に対してソースが共通に接続されたｎ型ＭＥＳＦＥＴ又はＨＥＭＴからなるスイッチングトランジスタと、制御バイアス供給回路と、前記制御バイアス供給回路に並列に接続された抵抗とを備え、前記制御バイアス供給回路と前記抵抗との接続点の一端が前記ソースの共通接続点に接続されるスイッチング回路に対し、前記共通接続点の他端には、前記スイッチングトランジスタをカットオフ状態とする場合は、ゲート・ソース間を逆バイアスとする制御バイアスを接続し、かつ前記スイッチングトランジスタの少なくとも１つが選択された場合、グランド電位を接続することで制御される。
【００２４】
このように本発明は、制御バイアス供給回路に並列に抵抗を接続したスイッチング回路に対し、スイッチングトランジスタの少なくとも１つが選択された場合には、グランド電位を制御バイアス供給回路と抵抗の接続点に供給するので、スイッチング回路をグランド端子を含まない構成とすることができる。このため、端子数を削減し、安価で小型なスイッチング回路とすることができる。
【発明の効果】
【００２５】
本発明は、安価で小型なスイッチング回路、スイッチングモジュール及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
添付図面を参照しながら本発明の最良の実施例を説明する。なお、以下では、従来のスイッチング回路１と同様な部材には同一の符号を付して説明する。
【実施例１】
【００２７】
図２に、例えば、本発明を１入力２出力のＳＰＤＴスイッチに適用した実施例の構成を示す。本実施例のスイッチング回路１は、２つのスイッチングトランジスタＴｒ１，Ｔｒ２と、スイッチングトランジスタＴｒ１のゲートに接続された抵抗Ｒ１と、スイッチングトランジスタＴｒ２のゲートに接続された抵抗Ｒ２と、スイッチングトランジスタＴｒ１，Ｔｒ２のソース・ドレイン間を接続するバラスト抵抗Ｒ３，Ｒ４と、制御バイアス供給回路１０と、制御バイアス供給回路１０に並列に接続された抵抗Ｒ１３とを有している。尚、スイッチングトランジスタＴｒ１，Ｔｒ２は例えばガリウム・ヒ素（ＧａＡｓ）で形成されたＭＥＳ型電界効果トランジスタ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＥＳＦＥＴ）で構成される。但し、これをＨＥＭＴ型電界効果トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴＦＥＴ）で構成しても良い。なお、本発明は、入力端子Ｔｉｎを出力端子とすることもでき、この場合には、出力端子Ｔｏｕｔ１，Ｔｏｕｔ２を入力端子とすることで、スイッチング回路として機能することもできる。従って、ＳＰＤＴスイッチに限定されるものではない。抵抗Ｒ１３は１００ｋΩ以上であって、抵抗Ｒ１１よりも抵抗値が大きい。スイッチングトランジスタをＯＮさせるために必要な最低限の電流を流せばよいのでこのような値としている（抵抗を小さくした場合には、消費電力が大きくなってしまう）。
【００２８】
このような構成において、スイッチングトランジスタＴｒ１は、ゲートに入力端子Ｔｉｎから伝播された高周波信号を減衰するための抵抗Ｒ１を介して選択制御信号Ｖ１が印加され、ドレインが高周波信号の直流成分ＤＣを遮断するための容量素子であるコンデンサＣ１を介して出力端子Ｔｏｕｔ１に接続され、ソースが高周波信号の直流成分ＤＣを遮断するためのコンデンサＣ３を介して入力端子Ｔｉｎに接続されている。また、スイッチングトランジスタＴｒ２も同様に、ゲートに入力端子Ｔｉｎから伝播された高周波信号の直流成分ＤＣを遮断するための抵抗Ｒ２を介して選択制御信号Ｖ２が印加され、ドレインが高周波信号の直流成分ＤＣを遮断するための容量素子であるコンデンサＣ２を介して出力端子Ｔｏｕｔ２に接続され、ソースが高周波信号を遮断するためのコンデンサＣ３を介して入力端子Ｔｉｎに接続されている。尚、入力端子Ｔｉｎには例えばアンテナで受信された高周波信号が入力される。また、アンテナから入力された高周波信号の直流成分ＤＣを遮断するためのコンデンサＣ１，Ｃ２，Ｃ３は、スイッチング回路１の内部構成に含ませても、他の構成に含ませてもよい。以下の説明では、他の構成に含ませた場合を例に挙げる。
【００２９】
スイッチングトランジスタＴｒ１，Ｔｒ２のソース・ドレイン間はバラスト抵抗Ｒ３，Ｒ４によりそれぞれ接続されている。このバラスト抵抗は、スイッチングトランジスタのソース・ドレイン間の電位を共通にする（電位差を実質的になくす）ために設けられている。尚、本実施形態ではバラスト抵抗Ｒ３，Ｒ４に１０ｋΩ程度の抵抗を用いる。
【００３０】
上記構成において、各スイッチングトランジスタＴｒ１，Ｔｒ２のソースは共通な接続点Ｐｓを介して上記のコンデンサＣ３に接続される。また、この接続点Ｐｓは、制御バイアス供給回路１０に接続されており、これを介してスイッチングトランジスタＴｒ１，Ｔｒ２のソースに制御バイアスが供給される。
【００３１】
次に、制御バイアス供給回路１０の構成を説明する。制御バイアス供給回路１０は、図３に示すように、２つの抵抗Ｒ１１，Ｒ１２の間にダイオードＤ１１が直列に設けられた構成を有しており、これに制御バイアスを発生させるための電圧信号Ｖ１０が印加される。尚、ダイオードＤ１１は、電圧信号Ｖ１０の印加方向に対して順方向を導通するように接続されている。
【００３２】
このように全てのスイッチングトランジスタＴｒ１，Ｔｒ２が非選択状態である際に選択的に制御バイアスを供給する制御バイアス供給回路１０に、バイアス方向に対して順方向に接続されたダイオードＤ１１を介在させることで、何れかの出力（スイッチングトランジスタ）が選択状態にあるときに、選択状態にないスイッチングトランジスタのゲートからの電位が制御バイアス供給回路１０側へ逆流することを防止できる。
【００３３】
尚、制御バイアス供給回路１０に印加される電圧信号Ｖ１０は、外部のＣＰＵ等から入力されたデータ信号をスイッチング回路１外部に設けたデコーダ（図３参照）１１でデコードして生成される。ここで、データ信号は、例えば２ビット（但し、例えばＳＰＤＴスイッチの場合）で構成されるデータであり、何れかのスイッチングトランジスタＴｒ１，Ｔｒ２を選択状態とする（＝何れの出力を得る）、若しくは全てのスイッチングトランジスタＴｒ１，Ｔｒ２を非選択状態とする（＝制御バイアスを供給する）ことを示すデータが含まれた信号である。即ち、データ信号に全てのスイッチングトランジスタＴｒ１，Ｔｒ２を非選択状態とする（＝制御バイアスを供給する）ことが示されていた場合、デコーダ１１はこれをデコードして所定の電圧値の電圧信号Ｖ１０を生成し、これを制御バイアス供給回路１０に印加する。制御バイアス供給回路１０は印加された電圧信号Ｖ１０を抵抗Ｒ１１，Ｒ１２及びダイオードＤ１１において制御バイアスに変換し、これを接続点Ｐｓへ供給する。これにより、スイッチングトランジスタＴｒ１，Ｔｒ２のゲート・ソース間が逆バイアスとなり、スイッチングトランジスタＴｒ１，Ｔｒ２が完全にカットオフ状態とされる。
【００３４】
また、スイッチングトランジスタＴｒ１，Ｔｒ２のいずれか一方が選択された場合、抵抗Ｒ１又はＲ２を介してスイッチングトランジスタＴｒ１，Ｔｒ２のゲートに高電圧を印加する。これにより選択されたスイッチングトランジスタＴｒ１，Ｔｒ２がオンして、入力した信号を出力Ｔｏｕｔ１又はＴｏｕｔ２に出力する。このとき、選択されたスイッチングトランジスタＴｒ１，Ｔｒ２を安定にＯＮ動作させるためには、ゲート・ソース間に電流を流さなければならない。この電流は、制御バイアス供給回路１０に並列に接続した抵抗Ｒ１３を介してＶ１０に流す。いずれか一方のスイッチングトランジスタＴｒ１，Ｔｒ２を選択した時には、Ｖ１０をローレベル（グランドと同じ電位）に設定することで、図１に示す従来のスイッチング回路１と同様の動作が可能となる。
【００３５】
このように本実施例は、共通接続点Ｐｓを接地する端子を設ける必要がなくなり、端子数を減らしてチップサイズを小さくすることができる。また、このスイッチング回路１を１チップ化した時には、汎用的な６ピンの半導体パッケージに搭載することができ、安価に部品を調達することができる。
【００３６】
さらに、スイッチングトランジスタＴｒ１，Ｔｒ２を両方ともオフにした時に、制御バイアス供給回路１０からの電流が流れるパスがなくなるため、消費電流を削減することができる。
【００３７】
また、以上のように構成されたスイッチング回路１は、例えば図３に示すように、集積化して１チップとして提供することも可能である。更に、この１チップ化されたスイッチング回路１は、他の回路（デコーダ１１等）と組み合わされて、１つのスイッチングモジュール１Ａとして提供することも可能である。尚、コンデンサＣ１，Ｃ２，Ｃ３は、図３に示すように、このスイッチングモジュール１Ａ内部に設ける構成としても良いが、スイッチングモジュール１Ａ外部に設けても良い。
【００３８】
また、上記したスイッチング回路１のチップ内に、上記のデコーダ１１が含まれるように構成しても良い。これにより、本実施形態によるスイッチング動作を１チップで完結して実現できる。
【００３９】
このようにして１チップ化されたスイッチングモジュールは、図４に示すように６つのパッド２２によって半導体パッケージ２１との電気的な接続を取り、半導体パッケージ２１に搭載される。このとき、チップ２３のパッド２２と、半導体パッケージ２１のリード２５とはワイヤ２４によって接続される。上述したようにスイッチング回路１は、共通接続点Ｐｓを接地する端子を設ける必要がなくなり、端子数を減らすことができたので、汎用的な６パッドの半導体パッケージに搭載可能となる。これによって部材にかかる費用を削減し安価に半導体装置を提供することができる。
【００４０】
尚、以上では、１入力２出力であるＳＰＤＴスイッチを例に挙げて説明したが、本発明ではこれに限定されず、例えば１入力１出力、又は２入力３出力若しくはこれ以上等、目的に応じて種々変形することが可能である。
【図面の簡単な説明】
【００４１】
【図１】従来のスイッチング回路の構成を示す図である。
【図２】本発明のスイッチング回路の構成を示す図である。
【図３】図２に示すスイッチング回路が組み込まれたスイッチングモジュールの構成を示すブロック図である。
【図４】１チップ化したスイッチングモジュールを搭載した半導体装置の構成を示す図である。
【符号の説明】
【００４２】
１  スイッチング回路              １０  制御バイアス供給回路
１１  デコーダ                    ２１  半導体パッケージ
２２  パッド                      ２３  チップ
２４  ワイヤ                      ２５  リード
Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ１３  抵抗
Ｒ３，Ｒ４  バラスト抵抗
Ｃ１，Ｃ２，Ｃ３  コンデンサ
Ｄ１１  ダイオード
Ｔｒ１，Ｔｒ２  スイッチングトランジスタ
【図１】
2006135666.tif 000003
【図２】
2006135666.tif 000004
【図３】
2006135666.tif 000005
【図４】
2006135666.tif 000006