(57)【要約】【課題】サンプリングホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してなるＡ／Ｄ変換器を提供する。【解決手段】サンプルホールド回路のサンプルホールドに用いられるスイッチ素子と同等の機能を有する２つのスイッチ素子１１，１２がＡ／Ｄ変換器を構成する比較器において用いられており、サンプルホールドに用いられるスイッチ素子と同一のクロック信号で駆動されることで、比較器のラッチングタイミングとサンプリングタイミングとのスキュー差を極めて小さくでき、信頼性の高いＡ／Ｄ変換器が提供される。【選択図】図１
2006197196.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上の比較器と１つ以上のサンプルホールド回路とを具備し、
前記比較器は、前記サンプルホールド回路におけるサンプルホールドに用いられるスイッチ素子と同等の機能を有するスイッチ素子を用いてなり、前記サンプルホールド回路のスイッチ素子が導通状態から非導通状態とされて、サンプルからホールドへ移行すると同一のタイミングにおいて、前記比較器のスイッチ素子が導通状態から非導通状態とされることで、ラッチングがなされるよう構成されてなることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記サンプルホールド回路のスイッチ素子と比較器のスイッチ素子は、共通のクロック信号が供給されると共に、それぞれのスイッチ素子の一方の端部は、共通の基準電圧源に接続されてなることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
ドレインが共通とされ、ソースが接地された第１及び第３のＭＯＳトランジスタと、
ドレインが共通とされ、ソースが接地された第２及び第４のＭＯＳトランジスタと、
前記第１及び第３のＭＯＳトランジスタの共通ドレインに、ソースが接続された第５のＭＯＳトランジスタと、
前記第２及び第４のＭＯＳトランジスタの共通ドレインに、ソースが接続された第６のＭＯＳトランジスタと、
ゲート及びドレインが前記第５のＭＯＳトランジスタのゲート及びドレインとそれぞれ共通に接続され、前記第１乃至第６のＭＯＳトランジスタと異なる極性の第７のＭＯＳトランジスタと、
ゲート及びドレインが前記第６のＭＯＳトランジスタのゲート及びドレインとそれぞれ共通に接続されると共に、ソースが前記第７のＭＯＳトランジスタのソースと共通に接続され、前記第７のＭＯＳトランジスタと同極性の第８のＭＯＳトランジスタと、
ドレインが前記第７及び第８のＭＯＳトランジスタのソースに接続される一方、ソースに電源電圧が印加可能とされ、前記第７のＭＯＳトランジスタと同極性の第９のＭＯＳトランジスタと、
一方の端部が前記第５のＭＯＳトランジスタ及び第７のＭＯＳトランジスタの共通ドレインに接続され、他方の端部に第３の基準電圧が印加可能とされた第１のスイッチ素子と、
一方の端部が前記第６のＭＯＳトランジスタ及び第８のＭＯＳトランジスタの共通ドレインに接続され、他方の端部に第３の基準電圧が印加可能とされた第２のスイッチ素子とを具備し、
前記第５のＭＯＳトランジスタ及び第７のＭＯＳトランジスタの共通ドレインと、前記第６のＭＯＳトランジスタ及び第８のＭＯＳトランジスタのゲートが相互に接続されて第１の差動出力端子とされ、
前記第６のＭＯＳトランジスタ及び第８のＭＯＳトランジスタの共通ドレインと、前記第５のＭＯＳトランジスタ及び第７のＭＯＳトランジスタの共通ゲートが相互に接続されて第２の差動出力端子とされ、
前記第３のＭＯＳトランジスタのゲートには、第１の基準電圧が印加され、
前記第４のＭＯＳトランジスタのゲートには、第２の基準電圧が印加され、
前記第１のＭＯＳトランジスタのゲートに正の差動入力信号が、前記第２のＭＯＳトランジスタのゲートに負の差動入力信号が、それぞれ印加されて、
前記第１及び第２のスイッチ素子のオフとされるタイミングでラッチングが行われるよう構成されてなる比較器を有してなるＡ／Ｄ変換器。
【請求項４】
請求項３記載のＡ／Ｄ変換器に、サンプルホールド回路が設けられてなるＡ／Ｄ変換器であって、
前記サンプルホールド回路は、サンプルホールドに用いられるスイッチ素子を用いてなり、当該サンプルホールド回路のスイッチ素子は、前記比較器の第１及び第２のスイッチ素子と同等の機能を有し、前記第１及び第２のスイッチ素子と同一のクロック信号により駆動されるものであって、その一方の端部は、前記第１及び第２のスイッチ素子の他方の端部と同一の第３の基準電圧が印加可能にされてなることを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に係り、特に、パイプライン型Ａ／Ｄ変換器におけるクロックスキュ−に起因する変換誤差等の改善を図ったものに関する。
【背景技術】
【０００２】
近年、高速かつ低消費電力のＡ／Ｄ変換器として、１.５ｂｉｔパイプライン型Ａ／Ｄ変換器が数多く様々な装置等において用いられている。
図２には、１.５ｂｉｔパイプライン型Ａ／Ｄ変換器を構成するステージの構成例が示されており、以下、同図を参照しつつこのステージの構成例について説明する。
１.５ｂｉｔパイプライン型Ａ／Ｄ変換器は、同一の回路構成を有してなる複数のステージが縦続接続されて構成されることは周知の通りであるが、各々のステージの回路は、通常、差動構成であるが、図３においては、説明を簡便とするため半回路が示されたものとなっている。
【０００３】
１.５ｂｉｔパイプライン型Ａ／Ｄ変換器を構成するステージは、基本的には信号レベルを２倍にするスイッチドキャパシタの応用回路であり、オペアンプＯＰと、複数のスイッチＳＷ１１Ａ，ＳＷ１１Ｂ，ＳＷ１２，ＳＷ２１と、複数のキャパシタＣ１，Ｃ２とを組み合わせた回路である。
ここで、スイッチＳＷ１１Ａ，ＳＷ１１Ｂは、図４に示されたようなクロック信号ｃｋ１１により、スイッチＳＷ１２は、クロック信号ｃｋ１２により、スイッチＳＷ２１は、クロック信号ｃｋ２１により、それぞれ駆動されるものとなっている。
【０００４】
また、このステージの構成例においては、入力レベルを判別するための２つの比較器comparator１， comparator２が設けられており、そのしきい値は、比較器comparator１が＋(１／４)フルスケールに、比較器comparator２が−(１／４)フルスケールに、それぞれ設定されている。そして、比較器comparator１， comparator２の出力は、その後段に設けられたデコーダＤＥＣによりディジタル信号にデコードされ、このデコード信号は、デコーダＤＥＣの後段に設けられたディジタル・アナログ変換器ＤＡＣによってアナログ信号に戻されて、入力信号との加減算に供されるようになっている。
【０００５】
かかるスイッチドキャパシタアンプは、入力信号をサンプル／ホールドする機能も併せもつものとなっている。サンプルからホールドへ移行するタイミングは、スイッチＳＷ１２がオフするタイミングで決定されるが、このスイッチＳＷ１２は、クロック信号ｃｋ１２で駆動されるので（図４参照）、このクロック信号ｃｋ１２が論理値Ｈｉｇｈに相当する信号レベルから論理値Ｌｏｗに相当する信号レベルへ立ち下がる際に、サンプルからホールドへ移行することとなる。そして、このスイッチＳＷ１２がオフするタイミングで比較器comparator１， comparator２をラッチングしなければならないので、比較器comparator１， comparator２のラッチングもクロックｃｋ１２によって行われるようになっている。
【０００６】
この比較器comparator１， comparator２の典型的な構成については、例えば、非特許文献１等に開示されたものが良く知られている。
図３には、非特許文献１に開示された比較器の回路構成が示されており、以下、同図を参照しつつこの従来の比較器について説明する。
この従来の比較器は、定常的な電流を流さずにLatch/Reset信号によって駆動されるダイナミック型と称されるタイプのものである。
すなわち、この比較器は、入力用トランジスタＭ１ＡとＭ２Ａのゲートに、差動の入力信号が印加される一方、トランジスタＭ３ＡとＭ４Ａのゲートには、異なる基準電圧Ｖref１とＶref２がそれぞれ印加されるようになっている。また、全てのトランジスタＭ１Ａ〜Ｍ１２Ａのゲート長は等しく設定されると共に、トランジスタＭ１ＡとＭ２Ａ、Ｍ３ＡとＭ４Ａのゲート幅は、それぞれ等しく設定されている。
【０００７】
さらに、トランジスタＭ５Ａ〜Ｍ１２Ａは、クロスカップルされたラッチングトランジスタとなっている。そして、トランジスタＭ７ＡとＭ９ＡとＭ１１Ａの共通のドレインから正の差動出力ＯＵＴ＋が、トランジスタＭ８ＡとＭ１０ＡとＭ１２Ａの共通のドレインから負の差動出力ＯＵＴ−が、それぞれ出力されるようになっている。
【０００８】
かかる構成において、Latch/Reset信号が論理値Ｌｏｗの場合、トランジスタＭ１１ＡとＭ１２Ａが導通し、トランジスタＭ７ＡとＭ８Ａは非導通状態とされるので、出力ＯＵＴ＋とＯＵＴ−は、共に論理値Ｈｉｇｈとなる。次に、Latch/Reset信号が論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ遷移する場合、回路には過渡的な電流が流れるため、トランジスタＭ１ＡからＭ４Ａは、この場合に三極管領域で動作するよう定数を選定しておく。
【０００９】
ここで、この場合のトランジスタＭ１ＡとＭ３Ａの並列コンダクタンスＧ１と、トランジスタＭ２ＡとＭ４Ａの並列コンダクタンスＧ２は、それぞれ下記する式１、式２によって表されるものとなる。
【００１０】
【数１】
2006197196.tif 000003
【００１１】
【数２】
2006197196.tif 000004
【００１２】
ここで、ｋｐは、トランスコンダクタンス係数、Ｖthは、トランジスタのしきい値、Ｗ12は、トランジスタＭ１ＡとＭ２Ａのゲート幅、Ｗ34は、トランジスタＭ３ＡとＭ４Ａのゲート幅である。そして、Ｇ１＝Ｇ２の条件で、この比較器のしきい値は、下記する式３で表される。
【００１３】
Ｖin｜threshold＝（Ｗ12／Ｗ34）／Ｖref・・・式３
【００１４】
なお、ここでＶin＝（Ｖin+）−（Ｖin-）、Ｖref＝（Ｖref1−Ｖref2）であり、この式３からゲート幅によってしきい値を任意に設定できることが理解できる。
結局、Ｇ１とＧ２のいずれか大きい方により多くの電流が流れ、Latch/Reset信号が論理値Ｌｏｗの状態から論理値Ｈｉｇｈの状態へ移行すると、Ｇ１とＧ２の大きい方の枝が論理値Ｌｏｗに、小さい方が論理値Ｈｉｇｈに、それぞれラッチングされ、その結果が出力されることとなる。なお、ここで、枝は、トランジスタＭ１Ａ、Ｍ３Ａ及びＭ５Ａで形成される枝と、トランジスタＭ２Ａ、Ｍ４Ａ及びＭ６Ａで形成される枝を意味する。
【非特許文献１】T.B.Cho，P.R.Gray，「A 10b,20Msample/s, 35mW Pipeline A/D Converter」，IEE JOURNAL OF SOLID-STATE CIRCUITES，IEEE， March 1995，Vol 30.， No.3
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した従来の比較器は、構成が単純で消費電力が小さいという長所を有するが、サンプルホールド回路とのクロックスキュー差を考えると次述するような問題が生ずる。
すなわち、サンプルホールド回路のスイッチは、一般に図６に示されたようなコンプリメンタリペアトランジスタで構成されるが、このスイッチがオフされる回路動作は、上述の比較器がラッチングする際の回路動作とは全く異なるため、両者を共通のクロックで駆動したとしてもサンプリングスイッチのオフタイミングと比較器のラッチングタイミングは必ずしも一致しない。例えば、このタイミングのずれがｔ１（秒）であるとした場合に、図５に示されたように高速信号が入力に印加されサンプルホールドが行われると、ずれｔ１に相当する電位差ｖ１がサンプルホールド回路（図５において「Ｓ／Ｈ」はサンプルホールド回路を意味する）にホールドされたデータと比較器の測定結果（サンプルホールドの結果）の誤差として現れることとなる。なお、図６において、Ｔ１，Ｔ２は、スイッチとして用いられる場合の入力、出力端子として機能する端部であり、ｃｋはコンプリメンタリトランジスタを駆動するクロック信号を意味し、ｃｋｂは、クロック信号ｃｋを反転した信号、すなわち、換言すれば、丁度、１８０度位相の異なるクロック信号を意味する。
特に、１.５ｂｉｔパイプライン型Ａ／Ｄ変換器の場合、このような誤差が１／４フルスケールを越えると、Ａ／Ｄ変換器自体が誤動作してしまうという問題がある。
【００１６】
本発明は、上記実状に鑑みてなされたもので、高速入力信号に対して誤動作し難いＡ／Ｄ変換器を提供するものである。
本発明の他の目的は、サンプルホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してなるＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００１７】
上記本発明の目的を達成するため、本発明に係るＡ／Ｄ変換器は、
１つ以上の比較器と１つ以上のサンプルホールド回路とを具備し、
前記比較器は、前記サンプルホールド回路におけるサンプルホールドに用いられるスイッチ素子と同等の機能を有するスイッチ素子を用いてなり、前記サンプルホールド回路のスイッチ素子が導通状態から非導通状態とされて、サンプルからホールドへ移行すると同一のタイミングにおいて、前記比較器のスイッチ素子が導通状態から非導通状態とされることで、ラッチングがなされるよう構成されてなるものである。
【００１８】
前記サンプルホールド回路のスイッチ素子と比較器のスイッチ素子は、共通のクロック信号が供給されると共に、それぞれのスイッチ素子の一方の端部は、共通の基準電圧源に接続されてなるものが好適である。
【００１９】
また、ドレインが共通とされ、ソースが接地された第１及び第３のＭＯＳトランジスタと、
ドレインが共通とされ、ソースが接地された第２及び第４のＭＯＳトランジスタと、
前記第１及び第３のＭＯＳトランジスタの共通ドレインに、ソースが接続された第５のＭＯＳトランジスタと、
前記第２及び第４のＭＯＳトランジスタの共通ドレインに、ソースが接続された第６のＭＯＳトランジスタと、
ゲート及びドレインが前記第５のＭＯＳトランジスタのゲート及びドレインとそれぞれ共通に接続され、前記第１乃至第６のＭＯＳトランジスタと異なる極性の第７のＭＯＳトランジスタと、
ゲート及びドレインが前記第６のＭＯＳトランジスタのゲート及びドレインとそれぞれ共通に接続されると共に、ソースが前記第７のＭＯＳトランジスタのソースと共通に接続され、前記第７のＭＯＳトランジスタと同極性の第８のＭＯＳトランジスタと、
ドレインが前記第７及び第８のＭＯＳトランジスタのソースに接続される一方、ソースに電源電圧が印加可能とされ、前記第７のＭＯＳトランジスタと同極性の第９のＭＯＳトランジスタと、
一方の端部が前記第５のＭＯＳトランジスタ及び第７のＭＯＳトランジスタの共通ドレインに接続され、他方の端部に第３の基準電圧が印加可能とされた第１のスイッチ素子と、
一方の端部が前記第６のＭＯＳトランジスタ及び第８のＭＯＳトランジスタの共通ドレインに接続され、他方の端部に第３の基準電圧が印加可能とされた第２のスイッチ素子とを具備し、
前記第５のＭＯＳトランジスタ及び第７のＭＯＳトランジスタの共通ドレインと、前記第６のＭＯＳトランジスタ及び第８のＭＯＳトランジスタのゲートが相互に接続されて第１の差動出力端子とされ、
前記第６のＭＯＳトランジスタ及び第８のＭＯＳトランジスタの共通ドレインと、前記第５のＭＯＳトランジスタ及び第７のＭＯＳトランジスタの共通ゲートが相互に接続されて第２の差動出力端子とされ、
前記第３のＭＯＳトランジスタのゲートには、第１の基準電圧が印加され、
前記第４のＭＯＳトランジスタのゲートには、第２の基準電圧が印加され、
前記第１のＭＯＳトランジスタのゲートに正の差動入力信号が、前記第２のＭＯＳトランジスタのゲートに負の差動入力信号が、それぞれ印加され、
前記第１及び第２のスイッチ素子のオフとされるタイミングでラッチングが行われるよう構成されてなるＡ／Ｄ変換器としても好適である。
【００２０】
さらに、かかる構成において、サンプルホールド回路が設けられ、
前記サンプルホールド回路は、サンプルホールドに用いられるスイッチ素子を用いてなり、当該サンプルホールド回路のスイッチ素子は、前記比較器の第１及び第２のスイッチ素子と同等の機能を有し、前記第１及び第２のスイッチ素子と同一のクロック信号により駆動されるものであって、その一方の端部は、前記第１及び第２のスイッチ素子の他方の端部と同一の第３の基準電圧が印加可能にされてなるＡ／Ｄ変換器としても好適である。
【発明の効果】
【００２１】
本発明によれば、サンプルホールド回路のスイッチ素子と同等の機能を有するスイッチ素子を比較器に用い、サンプリング回路がホールド状態となるタイミングと比較器のラッチングのタイミングがほぼ同時となるようにしたので、サンプルホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してなるＡ／Ｄ変換器を提供することができる。
また、サンプルホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してＡ／Ｄ変換器が構成されるため、高速入力信号に対して誤動作し難く、信頼性の高いＡ／Ｄ変換器が提供されるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図１、図４及び図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるＡ／Ｄ変換器に用いられる比較器の構成例について、図１を参照しつつ説明する。なお、以下の説明において、便宜上、ＮチャンネルＭＯＳトランジスタを「ＮＭＯＳ」と、ＰチャンネルＭＯＳトランジスタを「ＰＭＯＳ」と、それぞれ称することとする。
まず、この比較器は、第１乃至第４のＮＭＯＳ（図１においては、それぞれ「Ｍ１」、「Ｍ２」、「Ｍ３」、「Ｍ４」と表記）１〜４を用いて次述するように入力段が構成されている。すなわち、これら第１乃至第４のＮＭＯＳ１〜４は、各々のソースが共に接地される一方、第１のＮＭＯＳ１と第３のＮＭＯＳ３のドレインが相互に接続されて第５のＮＭＯＳ（図１においては「Ｍ５」と表記）５のソースに接続され、また、第２のＮＭＯＳ２と第４のＮＭＯＳ４のドレインが相互に接続されて第６のＮＭＯＳ（図１においては「Ｍ６」と表記）６のソースに接続されたものとなっている。
【００２３】
そして、第１のＮＭＯＳ１のゲートは、正の差動入力信号が印加される入力端子とされる一方、第２のＮＭＯＳ２のゲートは、負の差動入力信号が印加される入力端子とされている。さらに、第３のＮＭＯＳ３のゲートには、第１の基準電圧Ｖref１が、また、第４のＮＭＯＳ４のゲートには、第２の基準電圧Ｖref２が、それぞれ印加されるようになっている。なお、第１及び第２の基準電圧Ｖref１，Ｖref２は、本発明の実施の形態においては、図示されない信号源のグランド電位に等しく設定されたものとなっている。
【００２４】
これら第１乃至第４のＮＭＯＳ１〜４のゲート長は、等しく設定され、また、第１のＮＭＯＳ１と第２のＮＭＯＳ２のゲート幅が相等しく、さらに、第３のＮＭＯＳ３と第４のＮＭＯＳ４のゲート幅が相等しく設定されたものとなっている。また、第１乃至第４のＮＭＯＳ１〜４は、抵抗領域で動作するようにパラメータが設定される。
【００２５】
第５のＮＭＯＳ５と第７のＭＯＳとしての第１のＰＭＯＳ（図１においては「Ｍ７」と表記）７は、ドレイン同士、ゲート同士がそれぞれ接続される一方、第６のＮＭＯＳ６と第８のＭＯＳとしての第２のＰＭＯＳ（図１においては「Ｍ８」と表記）８は、ドレイン同士、ゲート同士がそれぞれ接続されている。
【００２６】
また、第５のＮＭＯＳ５のドレインと第６のＮＭＯＳ６のドレインの間には、第１及び第２のスイッチ素子（図１においては、それぞれ「Ｓ１」、「Ｓ２」と表記）１１，１２が直列接続されている。
この第１及び第２のスイッチ素子１１，１２は、具体的には、例えば、従来からサンプルホールド回路におけるサンプルホールド用のスイッチ素子に用いられているとして、背景技術で説明した図６に示されたようなコンプリメンタリＭＯＳなどが好適である。なお、図６に示されたコンプリメンタリＭＯＳを第１及び第２のスイッチ素子１１，１２として用いる場合、ドレインを第５のＮＭＯＳ５のドレイン又は第６のＮＭＯＳ６のドレインに接続する一方、ソースには、第３の基準電圧Ｖref３が印加されるようにする。
【００２７】
ここで、第３の基準電圧Ｖref３は、サンプルホールド回路の基準電圧、すなわち、本発明の実施の形態においては、信号源のグランド電位とするのが好適である。
また、この第１及び第２のスイッチ素子１１，１２は、Ａ／Ｄ変換器内のサンプルホールド回路（図示せず）に供給されるクロック信号、換言すれば、サンプルホールドスイッチ（図示せず）の駆動に用いられるクロック信号と同一のクロック信号で駆動されるものとなっている。
【００２８】
また、第５のＮＭＯＳ５及び第１のＰＭＯＳ７のドレインは、第６のＮＭＯＳ６及び第２のＰＭＯＳ８のゲートと共に、正の差動出力端子（図１においては「ｏｕｔ＋」と表記）２１に接続される一方、第６のＮＭＯＳ６及び第２のＰＭＯＳ８のドレインは、第５のＮＭＯＳ５及び第１のＰＭＯＳ７のゲートと共に、負の差動出力端子（図１においては「ｏｕｔ−」と表記）２２に接続されたものとなっている。
このように、第５及び第６のＮＭＯＳ５，６並びに第１及び第２のＰＭＯＳ７，８は、いわばクロスカップルされた構成となっている。
【００２９】
一方、第１のＰＭＯＳ７と第２のＰＭＯＳ８のソースは、相互に接続されると共に第９のＭＯＳとしての第３のＰＭＯＳ（図１においては「Ｍ９」と表記）９のドレインに接続されている。そして、第３のＰＭＯＳ９のソースには、電源電圧ＶＤＤが印加されるようになっている。
なお、第５及び第６のＮＭＯＳ５，６並びに第１乃至第３のＰＭＯＳ７〜９のゲート長は、先の第１乃至第４のＮＭＯＳ１〜４のゲート長に等しく設定されるのが好適である。
【００３０】
この第３のＰＭＯＳ９は、定電流源としての機能を果たすものとなっている。すなわち、この比較器においては、先の第１及び第２のスイッチ素子１１，１２が導通状態にある場合、回路に電流が流れる。そして、第１及び第２のスイッチ素子１１，１２にも流れると、そのオン抵抗による電圧降下でバイアス点がずれる可能性がある。これを防止するため、この第３のＰＭＯＳ９による定電流源によって、電源側から電流を流し込むようになっている。この電流は、第１乃至第６のＮＭＯＳ１〜６のゲートを、第３の基準電圧Ｖref３に接続した場合に流れる電流と等しい電流を生成するよう構成された図示しない外部のカレントミラー回路を第３のＰＭＯＳ９のゲートに接続して供給するようにすると好適である。これは、第１及び第２の基準電圧Ｖref１，Ｖref２は、概ね第３の基準電圧（信号源グランド）に近い値に設定されることによるものである。
【００３１】
次に、上記構成における動作について説明する。
まず、前提として、第１及び第２のスイッチ素子１１，１２には、サンプルホールド回路のサンプルホールドスイッチ（図示せず）の駆動に供給されているクロック信号と同一のクロック信号（例えば、図４（Ｂ）参照）が外部から供給されることとする。
かかる前提の下、クロック信号によって第１及び第２のスイッチ素子１１，１２が導通状態とされて回路に電流が流された状態となった後、これら第１及び第２のスイッチ素子１１，１２がクロック信号によってオフ状態とされると、第１、第３及び第５のＮＭＯＳ１，３，５で形成される枝と、第２、第４及び第６のＮＭＯＳ２，４，６で形成される枝のうち、電流の大きい方が論理値Ｌｏｗの状態となる一方、電流の小さい方は論理値Ｈｉｇｈの状態となり、ラッチングトランジスタである第５及び第６のＮＭＯＳ５，６並びに第１及び第２のＰＭＯＳ７，８の作用によってラッチング状態となる。
【００３２】
ここで、サンプルホールドスイッチとこの比較器に使用された上述の第１及び第２のスイッチ素子１１，１２がオフ状態にある場合を比較する。それぞれのスイッチ素子が、先に図６に示したようなコンプリメンタリＭＯＳで構成されているとすれば、それぞれのトランジスタのソース電位は、共に信号源グランドに接続されているため、いずれも等しい。
次に、ドレイン電位を比較すると、サンプルホールドスイッチではサンプリングがほぼ定常状態に入ったところで行われるため、サンプルホールドスイッチを流れる電流はほぼゼロであり、ドレイン電圧は結果としてソース電位、すなわち信号源グランドにほぼ等しい。一方、比較器に使用された第１及び第２のスイッチ素子１１，１２では、第３のＰＭＯＳ９から電流が流れることにより、スイッチ素子を流れる電流はほぼゼロであり、スイッチ素子のオン抵抗による電圧降下はほとんどなく、これも結果として信号源グランドの電位にほぼ等しくなる。
さらに、サンプルホールドスイッチと、この比較器に使用された第１及び第２のスイッチ素子１１，１２を構成するトランジスタのゲート長を等しくしておけば、各トランジスタのしきい値はほぼ等しくなる。
ここで、これらのトランジスタのゲートを共通のクロックで駆動すれば、サンプルホールドスイッチとこの比較器に使用される第１及び第２のスイッチ素子１１，１２のオフタイミングはほとんど同時となり、その結果、サンプルホールドスイッチのオフタイミングと比較器のラッチングタイミングはほとんど同時となる。
【００３３】
したがって、高速信号が入力されても、従来のような、サンプルホールドスイッチのオフタイミングと比較器のラッチングタイミングのずれに起因する誤差電圧の発生が確実に最小限に抑えられ、高速入力信号に対する誤動作の発生が抑圧された信頼性の高いＡ／Ｄ変換器が提供されることとなる。
【００３４】
なお、上述した回路構成はあくまでも一例であり、これに限定される必要は無いことは勿論である。例えば、上述の構成例において、第１乃至第６のＮＭＯＳ１〜６を、ＰＭＯＳに代えると共に、第１乃至第３のＰＭＯＳ７〜９をＮＭＯＳに代えた構成としてもよい。
また、上述の実施の形態においては、サンプルホールド回路のサンプルホールドスイッチがコンプリメンタリトランジスタであるとの前提の下、比較器にそれと同等のトランジスタを用いてなる第１及び第２のスイッチ素子１１，１２を設けたものであるが、サンプルホールドスイッチは必ずしもコンプリメンタリトランジスタに限られる必要はなく、他のスイッチ素子を用い、その一端には基準電圧（本発明の実施の形態における第３の基準電圧に相当）が印加されて、適宜なクロック信号によって駆動されるものであれば、これと同等のスイッチ素子を比較器における第１及び第２のスイッチ素子１１，１２として用い、同様に、同一の基準電圧の印加とクロック信号により駆動がなされるようにすることで、上述した本発明の実施の形態同様の作用、効果を得ることができることは勿論である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態におけるＡ／Ｄ変換器に用いられる比較器の回路構成例を示す回路図である。
【図２】典型的なパイプライン型Ａ／Ｄ変換器のステージ構成例を示す構成図である。
【図３】パイプライン型Ａ／Ｄ変換器を構成する従来の比較器の回路構成例を示す回路図である。
【図４】図２に示されたステージの駆動に用いられるクロック信号のタイミング波形図であって、図４（Ａ）は第１のクロック信号のタイミング波形図、図４（Ｂ）は第２のクロック信号のタイミング波形図、図４（Ｃ）は第３のクロック信号のタイミング波形図である。
【図５】サンプルホールドスイッチのオフタイミングと従来の比較器のラッチングタイミングのずれに伴い生ずるステージへの入力信号とサンプリング出力との電位誤差を説明する説明図である。
【図６】サンプルホールドスイッチの代表的な例を示す回路図である。
【符号の説明】
【００３６】
１…第１のＮＭＯＳ
２…第２のＮＭＯＳ
３…第３のＮＭＯＳ
４…第４のＮＭＯＳ
５…第５のＮＭＯＳ
６…第６のＮＭＯＳ
７…第１のＰＭＯＳ
８…第２のＰＭＯＳ
９…第３のＰＭＯＳ
１１…第１のスイッチ素子
１２…第２のスイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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