(57)【要約】【課題】入力信号の電圧振幅が小さい場合にも十分な振幅変換能力を有し、低消費電力でありかつ高速動作が可能なレベルシフト回路を提供する。【解決手段】レベルシフト回路を構成するＮチャネルＭＯＳトランジスタＴＮ‐Ａ、ＴＮ‐ＢおよびＰチャネルＭＯＳトランジスタＴＰ‐Ａ、ＴＰ‐Ｂにおいて、ＴＰ‐Ａ、ＴＰ‐Ｂのドレインにカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＴＰ‐ＣおよびＴＰ‐Ｄを構成する。これにより、ＶＤＤＨからＶＳＳへの貫通電流を防止し、高速動作が可能なレベルシフト回路を提供できる。【選択図】図１
2006135560.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位差を有する入力信号を前記第１の電位差よりも大きい第２の電位差を有する出力信号として変換するレベルシフト回路において、
前記入力信号がゲートに供給され前記出力信号の低電位側基準電位がソースに供給された第１の導電性を有する第１のＭＯＳトランジスタと、
前記入力信号の反転信号がゲートに供給され前記低電位側基準電位がソースに供給された前記第１の導電性を有する第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインがドレインに接続され前記第２のＭＯＳトランジスタのドレインがゲートに接続された第２の導電性を有する第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインがドレインに接続され前記第１のＭＯＳトランジスタのドレインがゲートに接続された前記第２の導電性を有する第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのソースと、前記低電位側基準電位と前記第２の電位差を有する高電位側基準電位を供給するノードとの間に互いにカレントミラー回路を構成するように設けられ、各々が第２の導電性を有する第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタとを備え、
前記第２のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのドレインとの接続点から前記出力信号を出力する
レベルシフト回路。
【請求項２】
前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートが前記第６のＭＯＳトランジスタのドレインと接続されている
請求項１記載のレベルシフト回路。
【請求項３】
前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートが前記第５のＭＯＳトランジスタのドレインと接続されている
請求項１記載のレベルシフト回路。
【請求項４】
前記第３のＭＯＳトランジスタの基板へは、前記第３のＭＯＳトランジスタと前記第５のＭＯＳトランジスタの接続点と等しい電位が供給されており、前記第４のＭＯＳトランジスタの基板へは、前記第４のＭＯＳトランジスタと前記第６のＭＯＳトランジスタの接続点と等しい電位が供給されている
請求項２または請求項３に記載のレベルシフト回路。
【請求項５】
前記第３のＭＯＳトランジスタの基板電位が前記第５のＭＯＳトランジスタの基板電位と共通であり、前記第４のＭＯＳトランジスタの基板電位が前記第６のＭＯＳトランジスタの基板電位と共通である
請求項２または請求項３に記載のレベルシフト回路。
【請求項６】
第１の電位差を有する入力信号を前記第１の電位差よりも大きい第２の電位差を有する出力信号として変換するレベルシフト回路において、
前記入力信号がゲートに供給され前記出力信号の低電位側基準電位がソースに供給された第１の導電性を有する第１のＭＯＳトランジスタと、
前記入力信号の反転信号がゲートに供給され前記低電位側基準電位がソースに供給された前記第１の導電性を有する第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインがドレインに接続され前記第２のＭＯＳトランジスタのドレインがゲートに接続された第２の導電性を有する第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインがドレインに接続され前記第１のＭＯＳトランジスタのドレインがゲートに接続された前記第２の導電性を有する第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのソースおよび第４のＭＯＳトランジスタのソースと、前記低電位側基準電位と前記第２の電位差を有する高電位側基準電位を供給するノードとの間に並列に設けられた複数のカレントミラー回路と、
制御入力に応じて前記複数のカレントミラー回路から前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのソースへの接続が有効となるカレントミラー回路を選択する選択回路と
を備え、前記第２のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのドレインとの接続点から前記出力信号を出力する
レベルシフト回路。
【請求項７】
前記複数のカレントミラー回路は、各々が前記第２の導電性を有する第５，第６のＭＯＳトランジスタとを含み、各々の前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートが各々の前記第５のＭＯＳトランジスタのドレインまたは前記第６のＭＯＳトランジスタのドレインと接続されている
請求項６記載のレベルシフト回路。
【請求項８】
前記複数のカレントミラー回路と前記第３のＭＯＳトランジスタのソースおよび第４のＭＯＳトランジスタのソースの間に各々設けられ、各々のゲートが互いに接続された前記第２の導電性を有する第７，第８のＭＯＳトランジスタをさらに備え、
前記選択回路は、前記制御入力に応じて、前記第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタのゲートが共通に接続されたノードに選択信号を出力し、対応する前記第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタを導通状態にすることで、前記複数のカレントミラー回路から使用するカレントミラー回路を選択する
請求項７記載のレベルシフト回路。
【請求項９】
第１の電位差を有する入力信号を前記第１の電位差よりも大きい第２の電位差を有する出力信号として変換するレベルシフト回路において、
前記入力信号がゲートに供給され前記出力信号の低電位側基準電位がソースに供給された第１の導電性を有する第１のＭＯＳトランジスタと、
前記入力信号の反転信号がゲートに供給され前記低電位側基準電位がソースに供給された前記第１の導電性を有する第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインがドレインに接続され前記第２のＭＯＳトランジスタのドレインがゲートに接続された第２の導電性を有する第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインがドレインに接続され前記第１のＭＯＳトランジスタのドレインがゲートに接続された前記第２の導電性を有する第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのソースおよび第４のＭＯＳトランジスタのソースと、前記低電位側基準電位と前記第２の電位差を有する高電位側基準電位を供給するノードとの間に互いにカレントミラー回路を構成するように設けられ、各々が第２の導電性を有する第５，第６のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートの接続点と前記第５のＭＯＳトランジスタのドレインとの断接を行う第１のスイッチ回路と、
前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートの接続点と前記第６のＭＯＳトランジスタのドレインとの断接を行う第２のスイッチ回路と、
制御入力に応じて前記第１のスイッチ回路と前記第２のスイッチ回路のどちらか一方が接続状態になるよう選択する選択回路と
を備え、前記第２のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのドレインとの接続点から前記出力信号を出力する
レベルシフト回路。
【請求項１０】
前記第１の導電性がＮチャネル型であり、前記第２の導電性がＰチャネル型であることを特徴とする
請求項１〜９のいずれかに記載のレベルシフト回路。
【請求項１１】
請求項６のレベルシフト回路を搭載した半導体集積回路装置。
【請求項１２】
前記選択手段による前記複数のカレントミラー回路からのカレントミラー回路の選択は、外部端子によって指定される制御入力に応じて行われるよう構成した
請求項１１記載の半導体集積回路装置。
【請求項１３】
前記選択手段は、メモリまたはレジスタにより構成される情報蓄積手段と、前記情報蓄積手段の出力に応じて前記複数のカレントミラー回路から使用するカレントミラー回路を選択する選択回路とを含む
請求項１１記載の半導体集積回路装置。
【請求項１４】
前記情報蓄積手段が書き換え不可能な不揮発性メモリである
請求項１３記載の半導体集積回路装置。
【請求項１５】
前記情報蓄積手段が書き換え可能な不揮発性メモリである
請求項１３記載の半導体集積回路装置。
【請求項１６】
前記書き換え可能な不揮発性メモリの情報が、前記書き換え可能な不揮発性メモリの通常プログラム格納領域に格納した
請求項１５記載の半導体集積回路装置。
【請求項１７】
前記書き換え可能な不揮発性メモリの情報が、前記書き換え可能な不揮発性メモリの冗長記憶領域に格納した
請求項１５記載の半導体集積回路装置。
【請求項１８】
前記書き換え可能な不揮発性メモリの情報が、前記書き換え可能な不揮発性メモリのＩＤコード設定領域に格納した
請求項１５記載の半導体集積回路装置。
【請求項１９】
前記書き換え可能な不揮発性メモリの情報が、前記書き換え可能な不揮発性メモリのテスト用記憶領域に格納した
請求項１５記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源電圧を必要とする半導体集積回路の低電源電圧の振幅信号を、高電源電圧の振幅信号に変換するレベルシフト回路および該回路を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
従来のレベルシフト回路（例えば、特許文献１参照）では電圧振幅差間が小さい場合や、動作速度が速くない場合は比較的容易に動作するがその電圧振幅差間が大きくなる程、動作速度が速くなるに従って貫通電流の増大など正常な動作が困難になる。この問題に対して、レベルシフト回路に電流を制御する回路を加えるなどの工夫を加えた例（例えば、特許文献２参照）が知られている。
【特許文献１】特開２００１‐２５７５８１号公報
【特許文献２】特開２００２‐１１８４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来、広く用いられているレベルシフト回路を図１５に示す。
この図１５では、第１の電源電圧ＶＤＤに接続されたＰチャネルＭＯＳトランジスタをＴＰ１，ＴＰ２、第２の電源電圧ＶＳＳに接続されたＮチャネルＭＯＳトランジスタをＴＮ１，ＴＮ２とし、第１の電源電圧ＶＤＤよりも高い第３の電源電圧ＶＤＤＨに接続されたＰチャネルＭＯＳトランジスタをＴＰ‐Ａ，ＴＰ‐Ｂ、第２の電源電圧ＶＳＳに接続されたＮチャネルＭＯＳトランジスタをＴＮ‐Ａ，ＴＮ‐Ｂとして説明する。
【０００４】
また、トランジスタＴＰ１とトランジスタＴＮ１はインバータ接続されている。トランジスタＴＰ２とトランジスタＴＮ２もインバータ接続されている。
入力信号ＩＮには、第１の電源電圧ＶＤＤから第２の電源電圧ＶＳＳを振幅とする信号ＶＤＤ‐ＶＳＳが入力される。これをトランジスタＴＰ１，ＴＮ１のゲートで受けるとともに、前記入力信号ＩＮと逆位相のインバータ出力Ｊ１を、トランジスタＴＰ２，ＴＮ２のゲートで受けて前記入力信号ＩＮと同位相のインバータ出力Ｊ２を発生する。
【０００５】
このインバータ出力Ｊ２はトランジスタＴＮ‐Ａのゲートに印加される。トランジスタＴＮ‐Ａのソースは第２の電源電圧ＶＳＳに接続され、トランジスタＴＮ‐ＡのドレインはトランジスタＴＰ‐Ａのドレインに接続されている。トランジスタＴＰ‐Ａのソースは第３の電源電圧ＶＤＤＨに接続されている。
【０００６】
また、インバータ出力Ｊ１はトランジスタＴＮ‐Ｂのゲートに印加されている。トランジスタＴＮ‐Ｂのソースは第２の電源電圧ＶＳＳに接続され、トランジスタＴＮ‐ＢのドレインはトランジスタＴＰ‐Ｂのドレインに接続されている。トランジスタＴＰ‐Ｂのソースは第３の電源電圧ＶＤＤＨに接続されている。
【０００７】
トランジスタＴＰ‐ＡのゲートはトランジスタＴＮ‐Ｂのドレインに接続され、トランジスタＴＰ‐ＢのゲートはトランジスタＴＮ‐Ａのドレインに接続されている。出力信号ＯＵＴはトランジスタＴＰ‐ＢのドレインとトランジスタＴＮ‐Ｂのドレインとの接続点から出力される。
【０００８】
次に図１５に示す従来例のレベルシフト回路の基本的な動作を説明する。
入力信号ＩＮを固定し、各配線の電位が安定した状態で入力信号ＩＮの電位が第２の電源電圧ＶＳＳと等電位である”Ｌｏｗ”状態から第１の電源電圧ＶＤＤと等電位である”Ｈｉ”状態に変化すると、トランジスタＴＮ‐Ａのゲートがオンする。この後、トランジスタＴＰ‐Ｂがオンするまでのわずかな時間だけトランジスタＴＮ‐ＡとトランジスタＴＰ‐Ａの２つのトランジスタのゲートがオンしているため、第３の電源電圧ＶＤＤＨから第２の電源電圧ＶＳＳへ貫通電流が流れる。
【０００９】
この貫通電流はトランジスタＴＮ‐ＡのドレインとトランジスタＴＰ‐Ｂのゲートを結ぶ配線の電位にも影響するので、トランジスタＴＰ‐Ｂのゲートが”Ｌｏｗ”状態に安定するまでの期間、貫通電流が流れる時間となり遅延時間に影響する。
【００１０】
次に、トランジスタＴＰ‐Ｂのゲートがオンする時、出力信号ＯＵＴの電位を第３の電源電圧ＶＤＤＨと等電位である“Ｈｉ”状態で安定させるためにはトランジスタＴＰ‐Ａのゲートを”Ｈｉ”状態にする必要があり、トランジスタＴＮ‐ＡとＴＰ‐Ａの２つのトランジスタのソースとドレインを通る第３の電源電圧ＶＤＤＨから第２の電源電圧ＶＳＳへの経路を切る必要がある。トランジスタＴＰ‐Ａのゲートと出力信号ＯＵＴを”Ｌｏｗ”状態から”Ｈｉ”状態に変化させるので、トランジスタＴＰ‐Ａのソースとドレイン間で電流が流れる。
【００１１】
以上のように”Ｌｏｗ”状態から”Ｈｉ”状態へ電位が変化するときに初期段階ではトランジスタＴＮ‐ＡとトランジスタＴＰ‐Ａを通る貫通電流が流れ、次に”Ｌｏｗ”から”Ｈｉ”へ電位が変化し終わる段階でも第３の電源電圧ＶＤＤＨからトランジスタＴＰ‐Ａ、ＴＮ−Ａを経由して第２の電源電圧ＶＳＳに電流が流れる。
【００１２】
図１５に示す従来の回路ではトランジスタＴＮ‐Ａのゲートがオン、トランジスタＴＮ‐ＢのゲートがオフしてからトランジスタＴＰ‐Ｂのゲートがオン、トランジスタＴＰ‐Ａのゲートがオフするまで出力端子の値が確定しない。また第３の電源電圧ＶＤＤＨが第１の電源電圧ＶＤＤに対してかなり大きい場合や、動作周波数が速い場合は、これら一連の動作を短い遅延時間で完了するためには貫通電流を如何に抑えるかが問題となる。
【００１３】
また入力信号ＩＮが”Ｈｉ”から”Ｌｏｗ”に変化した場合について考察する。
まずトランジスタＴＮ‐ＡとＴＮ‐Ｂのゲートにはそれぞれ入力信号ＩＮの正論理値、負論理値が与えられる。次に入力信号ＩＮが安定している時、トランジスタＴＰ‐ＡのドレインとトランジスタＴＮ‐Ａのドレインを結ぶ配線は、トランジスタＴＰ‐ＢのドレインとトランジスタＴＮ‐Ｂのドレインを結ぶ配線と常に逆の値を取る事からトランジスタＴＰ‐ＡのドレインとＴＮ‐Ａのドレインを結ぶ配線を出力信号ＯＵＴの負論理値出力端子と考えることができる。以上の２点から図１５に示す回路は左右対称構造であるので”Ｌｏｗ”から”Ｈｉ”への変化についても上記と同様に理解できる。
【００１４】
本発明は、第３の電源電圧ＶＤＤＨから第２の電源電圧ＶＳＳへの貫通電流を防止して消費電流を抑え、高速動作が可能なレベルシフト回路およびこれを含む半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の請求項１記載のレベルシフト回路は、第１の電位差を有する入力信号を前記第１の電位差よりも大きい第２の電位差を有する出力信号として変換するレベルシフト回路において、前記入力信号がゲートに供給され前記出力信号の低電位側基準電位がソースに供給された第１の導電性を有する第１のＭＯＳトランジスタと、前記入力信号の反転信号がゲートに供給され前記低電位側基準電位がソースに供給された前記第１の導電性を有する第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインがドレインに接続され前記第２のＭＯＳトランジスタのドレインがゲートに接続された第２の導電性を有する第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインがドレインに接続され前記第１のＭＯＳトランジスタのドレインがゲートに接続された前記第２の導電性を有する第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのソースと、前記低電位側基準電位と前記第２の電位差を有する高電位側基準電位を供給するノードとの間に互いにカレントミラー回路を構成するように設けられ、各々が第２の導電性を有する第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタとを備え、前記第２のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのドレインとの接続点から前記出力信号を出力することを特徴とする。
【００１６】
本発明の請求項２記載のレベルシフト回路は、請求項１において、前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートが前記第６のＭＯＳトランジスタのドレインと接続されていることを特徴とする。
【００１７】
本発明の請求項３記載のレベルシフト回路は、請求項１において、前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートが前記第５のＭＯＳトランジスタのドレインと接続されていることを特徴とする。
【００１８】
本発明の請求項４記載のレベルシフト回路は、請求項２または請求項３において、前記第３のＭＯＳトランジスタの基板へは、前記第３のＭＯＳトランジスタと前記第５のＭＯＳトランジスタの接続点と等しい電位が供給されており、前記第４のＭＯＳトランジスタの基板へは、前記第４のＭＯＳトランジスタと前記第６のＭＯＳトランジスタの接続点と等しい電位が供給されていることを特徴とする。
【００１９】
本発明の請求項５記載のレベルシフト回路は、請求項２または請求項３において、前記第３のＭＯＳトランジスタの基板電位が前記第５のＭＯＳトランジスタの基板電位と共通であり、前記第４のＭＯＳトランジスタの基板電位が前記第６のＭＯＳトランジスタの基板電位と共通であることを特徴とする。
【００２０】
本発明の請求項６記載のレベルシフト回路は、第１の電位差を有する入力信号を前記第１の電位差よりも大きい第２の電位差を有する出力信号として変換するレベルシフト回路において、前記入力信号がゲートに供給され前記出力信号の低電位側基準電位がソースに供給された第１の導電性を有する第１のＭＯＳトランジスタと、前記入力信号の反転信号がゲートに供給され前記低電位側基準電位がソースに供給された前記第１の導電性を有する第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインがドレインに接続され前記第２のＭＯＳトランジスタのドレインがゲートに接続された第２の導電性を有する第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインがドレインに接続され前記第１のＭＯＳトランジスタのドレインがゲートに接続された前記第２の導電性を有する第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのソースおよび第４のＭＯＳトランジスタのソースと、前記低電位側基準電位と前記第２の電位差を有する高電位側基準電位を供給するノードとの間に並列に設けられた複数のカレントミラー回路と、制御入力に応じて前記複数のカレントミラー回路から前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのソースへの接続が有効となるカレントミラー回路を選択する選択回路とを備え、前記第２のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのドレインとの接続点から前記出力信号を出力することを特徴とする。
【００２１】
本発明の請求項７記載のレベルシフト回路は、請求項６において、前記複数のカレントミラー回路は、各々が前記第２の導電性を有する第５，第６のＭＯＳトランジスタとを含み、各々の前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートが各々の前記第５のＭＯＳトランジスタのドレインまたは前記第６のＭＯＳトランジスタのドレインと接続されていることを特徴とする。
【００２２】
本発明の請求項８記載のレベルシフト回路は、請求項７において、前記複数のカレントミラー回路と前記第３のＭＯＳトランジスタのソースおよび第４のＭＯＳトランジスタのソースの間に各々設けられ、各々のゲートが互いに接続された前記第２の導電性を有する第７，第８のＭＯＳトランジスタをさらに備え、前記選択回路は、前記制御入力に応じて、前記第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタのゲートが共通に接続されたノードに選択信号を出力し、対応する前記第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタを導通状態にすることで、前記複数のカレントミラー回路から使用するカレントミラー回路を選択することを特徴とする。
【００２３】
本発明の請求項９記載のレベルシフト回路は、第１の電位差を有する入力信号を前記第１の電位差よりも大きい第２の電位差を有する出力信号として変換するレベルシフト回路において、前記入力信号がゲートに供給され前記出力信号の低電位側基準電位がソースに供給された第１の導電性を有する第１のＭＯＳトランジスタと、前記入力信号の反転信号がゲートに供給され前記低電位側基準電位がソースに供給された前記第１の導電性を有する第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインがドレインに接続され前記第２のＭＯＳトランジスタのドレインがゲートに接続された第２の導電性を有する第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインがドレインに接続され前記第１のＭＯＳトランジスタのドレインがゲートに接続された前記第２の導電性を有する第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのソースおよび第４のＭＯＳトランジスタのソースと、前記低電位側基準電位と前記第２の電位差を有する高電位側基準電位を供給するノードとの間に互いにカレントミラー回路を構成するように設けられ、各々が第２の導電性を有する第５，第６のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートの接続点と前記第５のＭＯＳトランジスタのドレインとの断接を行う第１のスイッチ回路と、前記第５のＭＯＳトランジスタのゲートと前記第６のＭＯＳトランジスタのゲートの接続点と前記第６のＭＯＳトランジスタのドレインとの断接を行う第２のスイッチ回路と、制御入力に応じて前記第１のスイッチ回路と前記第２のスイッチ回路のどちらか一方が接続状態になるよう選択する選択回路とを備え、前記第２のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのドレインとの接続点から前記出力信号を出力することを特徴とする。
【００２４】
本発明の請求項１０記載のレベルシフト回路は、請求項１〜９のいずれかにおいて、前記第１の導電性がＮチャネル型であり、前記第２の導電性がＰチャネル型であることを特徴とする。
【００２５】
本発明の請求項１１記載の半導体集積回路装置は、請求項６のレベルシフト回路を搭載したことを特徴とする。
本発明の請求項１２記載の半導体集積回路装置は、請求項１１において、前記選択手段による前記複数のカレントミラー回路からのカレントミラー回路の選択は、外部端子によって指定される制御入力に応じて行われるよう構成したことを特徴とする。
【００２６】
本発明の請求項１３記載の半導体集積回路装置は、請求項１１において、前記選択手段は、メモリまたはレジスタにより構成される情報蓄積手段と、前記情報蓄積手段の出力に応じて前記複数のカレントミラー回路から使用するカレントミラー回路を選択する選択回路とを含むことを特徴とする。
【００２７】
本発明の請求項１４記載の半導体集積回路装置は、請求項１３において、前記情報蓄積手段が書き換え不可能な不揮発性メモリであることを特徴とする。
本発明の請求項１５記載の半導体集積回路装置は、請求項１３において、前記情報蓄積手段が書き換え可能な不揮発性メモリであることを特徴とする。
【００２８】
本発明の請求項１６記載の半導体集積回路装置は、請求項１５において、前記書き換え可能な不揮発性メモリの情報が、前記書き換え可能な不揮発性メモリの通常プログラム格納領域に格納したことを特徴とする。
【００２９】
本発明の請求項１７記載の半導体集積回路装置は、請求項１５において、前記書き換え可能な不揮発性メモリの情報が、前記書き換え可能な不揮発性メモリの冗長記憶領域に格納したことを特徴とする。
【００３０】
本発明の請求項１８記載の半導体集積回路装置は、請求項１５において、前記書き換え可能な不揮発性メモリの情報が、前記書き換え可能な不揮発性メモリのＩＤコード設定領域に格納したことを特徴とする。
【００３１】
本発明の請求項１９記載の半導体集積回路装置は、請求項１５において、前記書き換え可能な不揮発性メモリの情報が、前記書き換え可能な不揮発性メモリのテスト用記憶領域に格納したことを特徴とする。
【発明の効果】
【００３２】
本発明のレベルシフト回路およびこれを含む半導体集積回路装置では、従来のレベルシフト回路と比較して数個のトランジスタを追加することで消費電流を抑え、動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の各実施の形態を図１〜図１４に基づいて説明する。
（実施の形態１）
図１と図５，図６および図９は本発明の（実施の形態１）のレベルシフト回路を示す。
【００３４】
図１は（実施の形態１）のレベルシフト回路の回路図で、入力信号ＩＮは、低電圧動作領域のインバータ回路Ｘを介して正論理、負論理値を、第１のＭＯＳトランジスタＴＮ‐Ａのゲート，第２のＭＯＳトランジスタＴＮ‐Ｂのゲートに供給されている。トランジスタＴＮ‐Ａ，トランジスタＴＮ‐Ｂは共に導電型がＮチャネルで、何れのトランジスタも基板電位とソースが第２の電源電圧ＶＳＳに接続されている。
【００３５】
インバータ回路Ｘは図１５と同じように、第１の電源電圧ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２と、第２の電源電圧ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２を有しており、トランジスタＴＰ１とトランジスタＴＮ１はインバータを構成している。また、トランジスタＴＰ２とトランジスタＴＮ２はインバータを構成している。
【００３６】
トランジスタＴＮ‐Ａのドレインは、第３のＭＯＳトランジスタＴＰ‐Ａのドレインに接続されている。トランジスタＴＮ‐Ｂのドレインは、第４のＭＯＳトランジスタＴＰ‐Ｂのドレインに接続されている。トランジスタＴＰ‐Ａ，トランジスタＴＰ‐Ｂは共に導電型がＰチャネルで、何れのトランジスタも基板電位がソースに接続されている。
【００３７】
トランジスタＴＰ‐ＢのゲートはトランジスタＴＮ‐Ａのドレインに接続され、トランジスタＴＰ‐ＡのゲートはトランジスタＴＮ‐Ｂのドレインに接続されている。
トランジスタＴＰ‐ＡのソースとトランジスタＴＰ‐Ｂのソースは、第５のＭＯＳトランジスタＴＰ‐Ｃと第６のＭＯＳトランジスタＴＰ‐Ｄからなるカレントミラー回路ＣＭ１を介して、第３の電源電圧ＶＤＤＨに接続されている。トランジスタＴＰ‐Ｃ，トランジスタＴＰ‐Ｄは共に導電型がＰチャネルで、何れのトランジスタも基板電位がソースに接続されている。詳しくは、トランジスタＴＰ‐Ａのソースと基板電位を、トランジスタＴＰ‐Ｃのドレインと接続することで実質的なＴＰ‐Ａのソースの電位をＴＰ‐Ｃ、ＴＰ‐Ｄから成るカレントミラー回路に依存させている。同様にしてトランジスタＴＰ‐Ｂのソースと基板電位をトランジスタＴＰ‐Ｄのドレインを接続している。また、トランジスタＴＰ‐ＣのゲートとトランジスタＴＰＤのゲートも、トランジスタＴＰ‐Ｄのドレインに接続し、トランジスタＴＰ‐Ｄのソースからドレインへ流れる電流をトランジスタＴＰ‐Ｃのソース‐ドレイン間電流へミラーリングするように構成されている。出力信号ＯＵＴは、トランジスタＴＮ‐ＢのドレインとトランジスタＴＰ‐Ｂのドレインとの接続点から取り出す。
【００３８】
図９はＰチャネル型の半導体上に実現する場合のトランジスタＴＮ‐Ａ，ＴＰ‐Ａ，ＴＰ‐Ｃの断面図である。
このように、従来の課題を解決するために図１に示すレベルシフト回路では、ＶＤＤＨ側の電圧源（高電位側基準電位）にトランジスタＴＰ‐ＣとトランジスタＴＰ‐Ｄからなるカレントミラー回路ＣＭ１を設け、トランジスタＴＰ‐Ａ，ＴＰ‐Ｄの各基板電位をそれぞれのソースと共通にすることで、このレベルシフト回路が”Ｈｉ”から”Ｌｏｗ”へ、”Ｌｏｗ”から”Ｈｉ”へ動作する瞬間だけトランジスタＴＰ‐ＡとトランジスタＴＰ‐Ｄのソース電圧を実質的に下げ、トランジスタＴＰ‐ＡとトランジスタＴＰ‐Ｄのゲートのオン／オフ動作を容易にする。この効果により貫通電流を抑え、遅延を少なくすることが可能になる。
【００３９】
図１に示すトランジスタＴＰ‐Ｄのようにゲートとドレインを接続した場合、このＰチャネルトランジスタ単体の動作を考えるとトランジスタＴＰ‐Ｄのドレインは常に飽和領域での動作となるのでドレインはＶＤＤＨと同じ電圧になり、ソース‐ドレイン間の電位差０の状態で安定するが、ソース‐ドレイン間に電流が流れようとする場合はここに電位差が発生する。この時、トランジスタＴＰ‐ＣはトランジスタＴＰ‐Ｄとゲートが共通なので、トランジスタＴＰ‐Ｄのソース‐ドレイン間に流すことのできる電流量はトランジスタＴＰ‐Ｃと同じになる。
【００４０】
これにより、図１の回路でトランジスタＴＮ‐Ａ，ＴＰ‐Ａ，ＴＰ‐Ｃの各トランジスタを経てＶＤＤＨからＶＳＳまで貫通電流が流れる場合に、トランジスタＴＰ‐Ｃのソース‐ドレイン間に流れる電流によって電圧が発生し、この結果、トランジスタＴＰ‐Ｃのドレインの電位はＶＤＤＨを分圧した値になるのでトランジスタＴＰ‐Ａのソースの電位が一時的に下がる。また、この時の貫通電流自体もカレントミラー回路ＣＭ１によって抑えられることでトランジスタＴＰ‐Ａ，ＴＰ‐Ｂのオン／オフ動作を高速にする。
【００４１】
更に具体的に動作を説明する。
動作例として、入力信号ＩＮに加えられた０ボルトから１．８ボルト（＝ＶＤＤ）の低電圧振幅が、０ボルトから５ボルト（＝ＶＤＤＨ）の高電圧振幅として出力信号ＯＵＴへ伝達される場合を例に挙げる。
【００４２】
まず、入力信号ＩＮが０ボルトの”Ｌｏｗ”で安定している状態について考察すると、トランジスタＴＮ‐Ａのゲートはオフ、トランジスタＴＮ‐Ｂのゲートはオン状態にあるので、出力信号ＯＵＴには０ボルトの”Ｌｏｗ”が出力される。この時、トランジスタＴＰ‐Ａのゲートはオン、トランジスタＴＰ‐Ｂのゲートはオフ状態にあるので、この状態では５ボルトから０ボルトへの貫通電流は流れない。トランジスタＴＰ‐ＣとトランジスタＴＰ‐Ｄについては、両Ｐチャネルトランジスタのドレインが接続されているトランジスタＴＰ‐Ａ，ＴＰ‐Ｂで電流が流れていないため、動作としては飽和領域で安定した状態を保ち、トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄのソース‐ドレインには５ボルトの電位が現れる。トランジスタＴＰ‐ＣとトランジスタＴＰ‐Ｄのソースとドレインが同じ電位であるため、この状態ではトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄでは０ボルトから５ボルトの電圧が分圧されることは無く、トランジスタＴＰ‐Ａ，ＴＰ‐Ｂのソースは５ボルトの電位になる。
【００４３】
次に、入力信号ＩＮが”Ｌｏｗ”状態から１．８ボルトの”Ｈｉ”に切り替わった直後の状態について考察する。
入力信号ＩＮは低電圧動作領域のインバータ回路Ｘを通してトランジスタＴＮ‐Ａのゲートに１．８ボルトの”Ｈｉ”を加え、トランジスタＴＮ‐Ｂのゲートに０ボルトの”Ｌｏｗ”を与えることになるが、このときトランジスタＴＰ‐Ａのゲートはオン、トランジスタＴＰ‐Ｂのゲートはオフ状態になる。この瞬間の状態ではトランジスタＴＮ‐Ａ，ＴＰ‐Ａのゲートがオン状態のままであり、トランジスタＴＮ‐Ａの０ボルトのソースからトランジスタＴＰ‐Ｃの５ボルトのソースまでがオン状態になり、貫通電流が流れる。
【００４４】
この入力端子ＩＮの値が”Ｌｏｗ”から”Ｈｉ”へ遷移した瞬間のトランジスタＴＰ‐Ｃのドレインでの電圧と電流の時間に対する変動を図５に示す。
この瞬間の時間をｔ１とすると、トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄは常に飽和領域での動作になるので、トランジスタＴＰ‐Ｃのソース‐ドレイン間に電流が流れようとするが、トランジスタＴＰ‐Ｃ，ＴＰ‐Ａ，ＴＮ‐Ａを通る貫通電流はカレントミラー効果による電流量を上回るため、ソース‐ドレイン間に電圧αが発生しトランジスタＴＰ‐ＣのドレインとトランジスタＴＰ‐Ａのソースを結ぶ配線の電位は“ＶＤＤＨ−α”まで降圧された値になるので、トランジスタＴＰ‐Ａのゲートは変動しやすい状態になる。加えてトランジスタＴＰ‐Ｃのソース‐ドレイン間を流れる電流は、トランジスタＴＰ‐Ｃのゲート電位がトランジスタＴＰ‐Ｄの状態に依存しているカレントミラー効果によって電流量が抑えられる。
【００４５】
ここでトランジスタＴＰ‐Ｄのドレインでの電圧と電流の時間に対する変動を図６に示す。
この瞬間の時間軸は図５と同時なのでｔ１とする。ここでトランジスタＴＰ‐ＢのゲートはトランジスタＴＮ‐Ａのドレインとも接続されているため”Ｌｏｗ”状態へ移行しており、このためトランジスタＴＰ‐ＤのソースからトランジスタＴＰ‐Ｂのドレインを通過する電流値は、トランジスタＴＰ‐Ｂのゲートの状態に比例した値になる。
【００４６】
トランジスタＴＰ‐Ｄのソース‐ドレイン間で発生した電位差をβとすると、ドレインの電位は“ＶＤＤＨ−β”となり、トランジスタＴＰ‐ＤのドレインはトランジスタＴＰ‐Ｃのゲートと接続されているのでゲートの電位も“ＶＤＤＨ−β”となり、トランジスタＴＰ‐Ｃのゲートの電位も同様になる。
【００４７】
また、トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄから成るカレントミラー回路ＣＭ１によりトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄのソース‐ドレイン間に流れる電流値は、ゲート電位が同じなのでトランジスタＴＰ‐Ｄのソース‐ドレイン間の電流値がそのままトランジスタＴＰ‐Ｃのソース‐ドレイン間の電流値に反映されるが、トランジスタＴＰ‐Ｃではソース‐ドレイン間に流れる電流値がトランジスタＴＰ‐Ｄから反映された電流値を上回るためトランジスタＴＰ‐Ｃのソース‐ドレイン間の電位差をβとすると“ α ＞ β ”の関係になる。
【００４８】
結果として図５，図６に示すように、入力信号ＩＮの値が”Ｌｏｗ”から”Ｈｉ”へ遷移した直後のｔ１の瞬間においてトランジスタＴＰ‐Ｃではソース電位が５ボルト、ドレイン電位が“５ボルト−α”となり、トランジスタＴＰ‐Ｄではソース電位が５ボルト、ドレイン電位が“５ボルト−β”となる。この時の電流量はトランジスタＴＰ‐Ｃでのソース‐ドレイン間で流れる電流量がカレントミラー効果により流れる電流量を上回るため、貫通電流の最大値そのものは抑えられているがトランジスタＴＰ‐Ｄのソース‐ドレイン間で流れる電流よりも大きくなる。
【００４９】
以上の動作をトランジスタＴＰ‐Ａ，ＴＰ‐Ｂから考えると、トランジスタＴＰ‐Ａではオン状態からオフ状態へ移行する時にソース電位が５ボルトから“５ボルト−α”に下がり、そのゲート電位がトランジスタＴＰ‐Ｂのドレイン電位の影響を受けてゆっくりと“５ボルト−β”に移行していく。同時に、トランジスタＴＰ‐Ｂではオフ状態からオン状態に移行していく時点でソース電位が５ボルトから“５ボルト−β”に下がりゲート電位が０ボルトに移行していくので、トランジスタＴＰ‐Ｂはこの時点でほぼオン状態になる。
【００５０】
次に、トランジスタＴＰ‐Ａ，ＴＰ‐Ｂの両方がオンしている状態から出力信号ＯＵＴに５ボルトの”Ｈｉ”出力が確定されるまでの動作を考察する。
この瞬間でのトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄのドレインでの電流値、電圧値は、図５と図６の時刻ｔ２の状態に相当する。トランジスタＴＰ‐Ｂのドレインは出力信号ＯＵＴやトランジスタＴＰ‐Ａのゲートと接続されているので、トランジスタＴＰ‐Ｂが完全なオン状態になるとソース‐ドレイン間で電流が流れる。この電流値はトランジスタＴＰ‐Ｂのゲートがほぼ”Ｌｏｗ”状態になっているために入力信号ＩＮを切り替えた直後にトランジスタＴＰ‐Ｄ，ＴＰ‐Ｃのソース‐ドレイン間で流れる電流値より小さく、その結果、トランジスタＴＰ‐Ｄのソース‐ドレイン間で発生する電位差はβより小さくなる。以後、この電位差をγとする（ α ＞ β＞ γ ）。
【００５１】
このトランジスタＴＰ‐Ｄのソース‐ドレイン間の電位差γに比例して電流値が大きくなるが、トランジスタＴＰ‐Ｂのゲートはこの時点でほとんど”Ｌｏｗ”なので、トランジスタＴＰ‐Ａのゲートをオフ状態にするため一時的に電流値が大きくなった後、トランジスタＴＰ‐Ａのゲート、出力信号ＯＵＴはＨｉ”状態になる。
【００５２】
一方、トランジスタＴＰ‐ＡではトランジスタＴＰ‐Ｂのゲートがほとんど”Ｌｏｗ”になった時点で同一の配線で接続されているトランジスタＴＰ‐Ａのドレイン電位が”Ｌｏｗ”になっており、トランジスタＴＰ‐Ａのソース‐ドレインの間での電流は流れるがゲートが”Ｈｉ”状態になる段階であり、また、トランジスタＴＰ‐Ａ，ＴＰ‐Ｃのソース‐ドレイン間電流はカレントミラー効果でトランジスタＴＰ‐Ｄの電流値が反映されるので大きな電流値にはならず、電位差も同じように発生するためトランジスタＴＰ‐ＣとトランジスタＴＰ‐Ｄのドレイン電位は電流が流れているとき最大値“ＶＤＤＨ−γ”まで降圧した後、電流値の減少に比例してＶＤＤＨまで回復する。
【００５３】
以上の動作をトランジスタＴＰ‐Ａ，ＴＰ‐Ｂから考えるとトランジスタＴＰ‐Ｂはオン状態で安定しているので出力信号ＯＵＴとトランジスタＴＰ‐Ａのゲートを”Ｈｉ”状態に移行するまでソース‐ドレイン間に電流が流れる。この時のトランジスタＴＰ‐Ｄのソース‐ドレイン間の最大電圧は“γ”になる。またトランジスタＴＰ‐Ａではソース電位値がｔ１時には“５ボルト−α”になり、ｔ２時には“５ボルト−γ”に上がり最終的には５ボルトに回復し、ゲート電位も”Ｈｉ”状態に移行してトランジスタＴＰ‐Ａはオフ状態になる。この一連の動作を経て図１に示すレベルシフト回路は低電圧振幅の入力信号ＩＮの値を出力信号ＯＵＴへ高電圧振幅として伝達する。
【００５４】
このようにトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄから成るカレントミラー回路ＣＭ１を図１の様にレベルシフト回路のＰチャネルトランジスタのソース側に加えることで、ＰチャネルトランジスタＴＰ‐Ａ，ＴＰ‐Ｂのソース‐ドレイン間に流れる電流量を制限させ、さらに実質的なソース電位をその電流量に応じて減少させて、回路の動作速度の向上と消費電流の減少を実現する。
【００５５】
（実施の形態２）
図２と図７，図８は本発明の（実施の形態２）のレベルシフト回路を示す。
図２は（実施の形態２）のレベルシフト回路を示す。図１に示した（実施の形態１）においてカレントミラー回路ＣＭ１を構成するトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄは、トランジスタＴＰ‐ＣのゲートとトランジスタＴＰ‐Ｄのゲートは、トランジスタＴＰ‐Ｄのドレインに接続されていたが、この（実施の形態２）において（実施の形態１）の前記カレントミラー回路ＣＭ１に相当するカレントミラー回路ＣＭ２では、トランジスタＴＰ‐ＣのゲートとトランジスタＴＰ‐Ｄのゲートが、トランジスタＴＰ‐Ｃのドレインに接続されている。その他は図１と同じである。
【００５６】
このように構成されたレベルシフト回路についてその動作を以下に説明する。
なお、図１のレベルシフト回路の動作は図５と図６に示すように動作したが、この図２のレベルシフト回路の動作は図７と図８に示すように動作する。
【００５７】
動作例として、入力信号ＩＮに加えられた０ボルトから１．８ボルト（＝ＶＤＤ）の低電圧振幅が０ボルトから５ボルト（＝ＶＤＤＨ）の高電圧振幅として出力信号ＯＵＴへ伝達される場合を例に挙げる。
【００５８】
まず、入力信号ＩＮが０ボルトの”Ｌｏｗ”で安定している状態について考察すると、トランジスタＴＮ‐Ａのゲートはオフ、トランジスタＴＮ‐Ｂのゲートはオン状態にあるので、出力信号ＯＵＴには０ボルトの”Ｌｏｗ”が出力される。この時、トランジスタＴＰ‐Ａのゲートはオン、トランジスタＴＰ‐Ｂのゲートはオフ状態にあるので、この状態では５ボルトから０ボルトへの貫通電流は流れない。トランジスタＴＰ‐ＣとトランジスタＴＰ‐Ｄについては、両Ｐチャネルトランジスタのドレインが接続されているトランジスタＴＰ‐Ａ，ＴＰ‐Ｂで電流が流れていないため、動作としては飽和領域で安定した状態を保ち、トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄのソース‐ドレインには５ボルトの電位が現れる。トランジスタＴＰ‐ＣとトランジスタＴＰ‐Ｄのソースとドレインが同じ電位であるため、この状態ではトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄでは０ボルトから５ボルトの電圧が分圧されることは無く、トランジスタＴＰ‐Ａ，ＴＰ‐Ｂのソースは５ボルトの電位になる。
【００５９】
次に、入力信号ＩＮが”Ｌｏｗ”状態から１．８ボルトの”Ｈｉ”に切り替わった直後の状態について考察する。
入力信号ＩＮは低電圧動作領域のインバータ回路Ｘを通してトランジスタＴＮ‐Ａのゲートに１．８ボルトの”Ｈｉ”を加え、トランジスタＴＮ‐Ｂのゲートに０ボルトの”Ｌｏｗ”を与えることになり、トランジスタＴＰ‐Ａのゲートはオン、トランジスタＴＰ‐Ｂのゲートはオフ状態になる。この瞬間の状態ではトランジスタＴＮ‐Ａ，ＴＰ‐Ａのゲートがオン状態になり、トランジスタＴＮ‐Ａの０ボルトのソースからトランジスタＴＰ‐Ｃの５ボルトのソースまでがオン状態になり、貫通電流が流れる。
【００６０】
この入力信号ＩＮの値が”Ｌｏｗ”から”Ｈｉ”へ遷移した瞬間のトランジスタＴＰ‐Ｃのドレインでの電圧と電流の時間に対する変動を図７に示す。
この瞬間の時間をｔ１とすると、トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄは常に飽和領域での動作となり、ソース‐ドレイン間に電流が流れるが、図１の回路と比較した場合、トランジスタＴＰ‐Ｃはミラーリングされる側であるため、その電流値をトランジスタＴＰ‐Ｄのソース‐ドレイン間の電流値として同じ値をとるだけなので、ミラーリングした電流値より大きい貫通電流を流そうとするわけではなく、トランジスタＴＰ‐Ｃのソース‐ドレイン間には貫通電流に比例した電位差“α”が生じることになり、その値は（実施の形態１）の場合の“α”と比較すると小さい。このためトランジスタＴＰ‐ＣのドレインとトランジスタＴＰ‐Ａのソースを結ぶ配線の電位は“ＶＤＤＨ‐α”まで降圧された値になるのでトランジスタＴＰ‐Ａのゲートは変動しやすい状態になる。
【００６１】
ここでトランジスタＴＰ‐Ｄのドレインでの電圧と電流の時間に対する変動を図８に示す。
この瞬間の時間軸は図７と同時なのでｔ１とする。ここでトランジスタＴＰ‐ＤのソースからトランジスタＴＰ‐Ｂのドレインを通過する電流値は、トランジスタＴＰ‐Ｂのゲートの状態に比例した値とならず、カレントミラー効果によってトランジスタＴＰ‐Ｃのソース‐ドレイン間で流れる電流量と同じになる。これはトランジスタＴＰ‐ＢのゲートがトランジスタＴＮ‐Ａのドレインとも接続されているためにトランジスタＴＰ‐Ｂのゲートが”Ｌｏｗ”状態へ移行していることから、ソース‐ドレイン間の電位差によって流れる電流量より、カレントミラー効果によって流れる電流が大きいことになる。
【００６２】
結果として、図７，図８のように入力信号ＩＮの値が”Ｌｏｗ”から”Ｈｉ”へ遷移した直後のｔ１の瞬間においてトランジスタＴＰ‐Ｃではソース電位が５ボルト、ドレイン電位が“５ボルト−α”となり、トランジスタＴＰ‐Ｄではソース電位が５ボルト、ドレイン電位が“５ボルト−β”となる。この時の電流量はトランジスタＴＰ‐Ｃでのソース‐ドレイン間で流れる電流量をカレントミラー効果によりトランジスタＴＰ‐Ｄのソース‐ドレイン間の電流値に反映させるため、図１の回路とほぼ同じ電流量がトランジスタＴＰ‐ＣとＴＰ‐Ｄのソース‐ドレイン間に流れる。
【００６３】
以上の動作をトランジスタＴＰ‐Ａ，ＴＰ‐Ｂから考えるとトランジスタＴＰ‐Ａではオン状態からオフ状態へ移行する時にソース電位が５ボルトから“５ボルト−α”に下がり、そのゲート電位がトランジスタＴＰ‐Ｂのドレイン電位の影響を受けてゆっくりと“５ボルト−β”に移行していく。同時にトランジスタＴＰ‐Ｂではオフ状態からオン状態に移行していく時点でソース電位が５ボルトから“５ボルト−β”に下がりゲート電位が０ボルトに移行していくのでトランジスタＴＰ‐Ｂはこの時点でほぼオン状態になる。
【００６４】
また、図５，図６と比較すると、ｔ１時において電流量には大きな差異は見られないが、トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄのソース‐ドレイン間に発生する電位差については図１に示す回路での電位差と比較すると小さい。
【００６５】
次に、トランジスタＴＰ‐Ａ，ＴＰ‐Ｂの両方がオンしている状態から出力信号ＯＵＴに５ボルトの”Ｈｉ”出力が確定されるまでの動作を考察する。
この瞬間でのトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄのドレインでの電流値、電圧値は図７，図８の時刻ｔ２の状態に相当する。
【００６６】
トランジスタＴＰ‐ＡではトランジスタＴＰ‐Ｂのゲートがほとんど”Ｌｏｗ”になった時点で同一の配線で接続されているトランジスタＴＰ‐Ａのドレイン電位が”Ｌｏｗ”になっており、トランジスタＴＰ‐Ａ，ＴＰ‐Ｃのソース‐ドレイン間での電流は流れるがゲートが”Ｈｉ”状態になる段階であるため電流値は減少していく。また、時刻ｔ２におけるトランジスタＴＰ‐Ｃのソース‐ドレイン間の電位差を“γ”とすると、この電位差は電流値の減少に比例して“α”からγを経て０ボルトへと収束していく（ α ＞ γ ）。
【００６７】
トランジスタＴＰ‐Ｂのドレインは出力信号ＯＵＴやトランジスタＴＰ‐Ａのゲートと接続されているので、トランジスタＴＰ‐Ｂが完全なオン状態になるとソース‐ドレイン間で電流が流れるが、この電流値はカレントミラー効果によってＴトランジスタＰ‐Ｃのソース‐ドレイン間での電流値とほぼ同じになる。
【００６８】
また、この時のトランジスタＴＰ‐ＣのソースからトランジスタＴＰ‐Ｃのドレイン、トランジスタＴＰ‐Ｂのソースまでの電位差を“λ”とするとトランジスタＴＰ‐Ｂのゲートがほとんどオン状態にあるため出力端子ＯＵＴの電位０ボルト側に引っ張られて電位差“λ”となり、トランジスタＴＰ‐Ｂの時刻ｔ１，ｔ２時のソースの電位は“ＶＤＤＨ‐β”から“ＶＤＤＨ‐λ”に変動していくことになり、電位差“β”より電位差“λ”がより大きい（ β ＜ λ ）。
【００６９】
以上の動作をトランジスタＴＰ‐Ａ，ＴＰ‐Ｂから考えると、トランジスタＴＰ‐Ｂはオン状態で安定しているので出力信号ＯＵＴとトランジスタＴＰ‐Ａのゲートを”Ｈｉ”状態に移行するまでソース‐ドレイン間に電流が流れる。
【００７０】
また、トランジスタＴＰ‐Ａではソース電位値がｔ１時には“５ボルト−α”になり、ｔ２時には“５ボルト−γ”に上がり最終的には５ボルトに回復し、ゲート電位も”Ｈｉ”状態に移行してトランジスタＴＰ‐Ａはオフ状態になる。この一連の動作を経て図２に示すレベルシフト回路は、低電圧振幅の入力信号ＩＮの値を出力信号ＯＵＴへ高電圧振幅として伝達する。
【００７１】
このようにトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄから成るカレントミラー回路ＣＭ２を図２の様にレベルシフト回路のＰチャネルトランジスタのソース側に加えることで、ＰチャネルトランジスタＴＰ‐Ａ，ＴＰ‐Ｂのソース‐ドレイン間に流れる電流量を制限させ、さらに実質的なソース電位をその電流量に応じて減少させて、回路の動作速度の向上と消費電流の減少を実現する。
【００７２】
また、図２に示すレベルシフト回路では、上記で示した様にトランジスタＴＰ‐Ａ，ＴＰ‐Ｄでの実質的なソース電位の降圧値が低いため、図１に示す回路と比較して高い周波数に対して正常動作しにくい。しかしソース電位を降圧させれば電源が不安定になる可能性があるため、動作速度が極端に速くない場合は図２に示すレベルシフト回路を使用したほうが電源が安定すると考えられる。特に他電源システムＬＳＩなどの場合でレベルシフト回路を数十から数百程度も使用する場合は影響が大きくなる。
【００７３】
（実施の形態３）
図３と図１０は本発明の（実施の形態３）を示す。
図３は（実施の形態３）のレベルシフト回路を示す。図１に示した（実施の形態１）においてトランジスタＴＰ‐Ａの基板電位はトランジスタＴＰ‐Ａのソースに接続されており、トランジスタＴＰ‐Ｂの基板電位はトランジスタＴＰ‐Ｂのソースに接続されていたが、この（実施の形態３）においては、ランジスタＴＰ‐Ａ，ＴＰ‐Ｂの基板電位を第３の電源電圧ＶＤＤＨから与えるように変更したものである。その他は図１と同じである。
【００７４】
各トランジスタでの動作については図１に示す回路とほぼ同じである。これらの回路を半導体上に実現する場合、図１，図２の構成のレベルシフト回路の場合と図３に示すレベルシフト回路の場合とではウェルの構造が異なってくる。
【００７５】
図１，図２に示すレベルシフト回路の場合には図９に示すように、同じＰチャネルトランジスタであってもトランジスタＴＰ‐ＡとトランジスタＴＰ‐Ｃでは基板電位が異なるのでウェルを分離する必要があるが、この図３の構成では図１０に示すようにトランジスタＴＰ‐Ａ，ＴＰ‐Ｂ，ＴＰ‐Ｃ，ＴＰ‐Ｄの各トランジスタの基板電位が共通であるため同一のウェル内に各トランジスタを配置することが可能になり、面積を削減することができる。
【００７６】
（実施の形態４）
図４は本発明の（実施の形態４）のレベルシフト回路を示す。
図３に示した（実施の形態３）においてカレントミラー回路ＣＭ１を構成するトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄは、トランジスタＴＰ‐ＣのゲートとトランジスタＴＰ‐Ｄのゲートは、トランジスタＴＰ‐Ｄのドレインに接続されていたが、この（実施の形態４）においては図２に示した（実施の形態２）の前記カレントミラー回路ＣＭ２と同じように、トランジスタＴＰ‐ＣのゲートとトランジスタＴＰ‐Ｄのゲートが、トランジスタＴＰ‐Ｃのドレインに接続されている。その他は図３と同じである。図４に示す回路では、各トランジスタでの動作については図２に示す回路とほぼ同じである。
【００７７】
（実施の形態５）
図１１は本発明の（実施の形態５）のレベルシフト回路を示す。
図１１では、前記第３のＭＯＳトランジスタＴＰ‐Ａのソースおよび第４のＭＯＳトランジスタＴＰ‐Ｂのソースと第３の電源電圧ＶＤＤＨとの間に並列にカレントミラー回路ＣＭ１１，ＣＭ１２が設けられている。
【００７８】
カレントミラー回路ＣＭ１１，ＣＭ１２は同じ構成で、カレントミラー回路ＣＭ１１は、第５のＭＯＳトランジスタＴＰ‐Ｃと第６のＭＯＳトランジスタＴＰ‐Ｄで構成されている。カレントミラー回路ＣＭ１２は、第５のＭＯＳトランジスタＴＰ‐Ｇと第６のＭＯＳトランジスタＴＰ‐Ｈで構成されている。トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄ，ＴＰ‐Ｇ，ＴＰ‐Ｈは共に導電型がＰ型である。
【００７９】
カレントミラー回路ＣＭ１１，ＣＭ１２と前記第３のＭＯＳトランジスタＴＰ‐Ａのソースおよび第４のＭＯＳトランジスタＴＰ‐Ｂのソースの間には、それぞれ各々のゲートが互いに接続された第７，第８のＭＯＳトランジスタＴＰ‐Ｅ，ＴＰ‐Ｆ、ＴＰ‐１，ＴＰ‐Ｊを有する選択回路ＳＬを備えており、選択回路ＳＬは、制御入力ＣＮＴに応じて前記カレントミラー回路ＣＭ１１，ＣＭ１２から１個のカレントミラー回路を選択するように構成されている。トランジスタＴＰ‐Ｅ，ＴＰ‐Ｆ、ＴＰ‐１，ＴＰ‐Ｊは共に導電型がＰ型である。その他の構成は（実施の形態１）と同様である。
【００８０】
トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄから成るカレントミラー回路ＣＭ１１は、トランジスタＴＰ‐Ｇ，ＴＰ‐Ｈから成るカレントミラー回路ＣＭ１２とは、トランジスタのサイズが異なる。なお、ここではカレントミラー回路ＣＭ１１，ＣＭ１２は、構成的には共に図１に示したカレントミラー回路ＣＭ１と同じであったが、カレントミラー回路ＣＭ１１とカレントミラー回路ＣＭ１２の構成を異ならせて構成し、このうちの１個のカレントミラー回路を選択するように構成することもできる。具体的には、カレントミラー回路ＣＭ１２を図２に示したカレントミラー回路ＣＭ２に置き換えて構成し、状況に応じて２つのカレントミラー回路から最適の特性を選択することが可能になる。
【００８１】
（実施の形態６）
図１２は本発明の（実施の形態６）のレベルシフト回路を示す。
図１２では、トランジスタＴＰ‐ＡのソースおよびトランジスタＴＰ‐Ｄのソースと第３の電源電圧ＶＤＤＨとの間に、互いにカレントミラー回路を構成するように設けられたトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄと、トランジスタＴＰ‐ＣのゲートとトランジスタＴＰ‐Ｄのゲートの接続点と前記トランジスタＴＰ‐Ｃのドレインとの断接を行う第１のスイッチ回路ＳＷ１と、トランジスタＴＰ‐ＣのゲートとトランジスタＴＰ‐Ｄのゲートの接続点とトランジスタＴＰ‐Ｄのドレインとの断接を行う第２のスイッチ回路ＳＷ２とを有しており、制御入力ＣＮＴに応じて前記第１，第２のスイッチ回路ＳＷ１，ＳＷ２のどちらか一方が接続状態になるよう選択回路ＳＬ２で選択できるように構成されている。ここで、トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄは共に導電型がＰ型である。Ｗは第１，第２のスイッチ回路ＳＷ１，ＳＷ２を有するトランスファーゲートを表している。インバータＶとトランスファーゲートＷとは、何れも高電圧ＭＯＳトランジスタにより構成されている。
【００８２】
このように、トランジスタＴＰ‐Ｃ，ＴＰ‐Ｄから成るカレントミラー回路についてトランジスタＴＰ‐Ｃ，ＴＰ‐Ｄの各ドレインと両トランジスタのゲートを接続している配線の間にトランスファーゲートＷを設けてカレントミラー回路制御端子と接続することで、図１に示す回路と図２に示す回路の切り替えや図３に示す回路と図４に示す回路の切り替えが比較的少ないトランジスタ数で可能となり、状況に応じて２つのカレントミラー回路から最適の特性を選択できる。
【００８３】
（実施の形態７）
図１３は本発明の（実施の形態７）のレベルシフト回路を示す。
図１１に示した（実施の形態５）では、前記第３のＭＯＳトランジスタＴＰ‐Ａのソースおよび第４のＭＯＳトランジスタＴＰ‐Ｂのソースと第３の電源電圧ＶＤＤＨとの間に並列に２個のカレントミラー回路ＣＭ１１，ＣＭ１２が設けられていたが、この図１３においては、３つのカレントミラー回路ＣＭ１１，ＣＭ１２，ＣＭ１３が並列に設けられている。カレントミラー回路ＣＭ１１はＴＰ‐Ｃ，ＴＰ‐Ｄで構成され、カレントミラー回路ＣＭ１２はＴＰ‐Ｇ，ＴＰ‐Ｈで構成され、カレントミラー回路ＣＭ１３はＴＰ‐Ｋ，ＴＰ‐Ｌで構成されている。これらは何れも導電型がＰ型である。
【００８４】
カレントミラー回路ＣＭ１１，ＣＭ１２，ＣＭ３と前記第３のＭＯＳトランジスタＴＰ‐Ａのソースおよび第４のＭＯＳトランジスタＴＰ‐Ｂのソースの間には、それぞれ各々のゲートが互いに接続された導電型がＰ型の第７，第８のＭＯＳトランジスタＴＰ‐Ｅ，ＴＰ‐Ｆ、ＴＰ‐Ｉ，ＴＰ‐Ｊ、ＴＰ‐Ｍ，ＴＰ‐Ｎを有する選択回路ＳＬ２を備えている。カレントミラー回路ＣＭ１１，ＣＭ１２，ＣＭ１３から１個のカレントミラー回路を選択するこの選択回路ＳＬ２は、次のものによって制御されている。
【００８５】
ＣＮＴ１は多ビットカレントミラー回路制御端子の１ビット目、ＣＮＴ２は多ビットカレントミラー回路制御端子の２ビット目、Ｚは情報蓄積手段としての内蔵メモリで、カレントミラー回路制御入力端子へ与える信号を記憶しており、Ｙは高電圧ＭＯＳトランジスタで構成されているロジック領域で多ビットカレントミラー回路制御入力端子の信号から任意のカレントミラー回路を選択する。その他は（実施の形態５）と同じである。
【００８６】
このように、図１３で示すように上記の図１１に示した回路についてカレントミラー回路制御端子を多ビットにすることで、選択可能なカレントミラー回路の数を２個から複数に増加させたものである。また、多ビットカレントミラー回路制御端子への入力を内蔵メモリから与えることで状況に応じてカレントミラー回路の特性を変化させる。内蔵メモリは書き換え不可能な不揮発性メモリでも、書き換え可能な不揮発性メモリでもレジスタでもよい。
【００８７】
なお、書き換え可能な不揮発性メモリの情報の具体的な格納場所としては、書き換え可能な不揮発性メモリの通常プログラム格納領域に格納したり、書き換え可能な不揮発性メモリの冗長記憶領域に格納したり、書き換え可能な不揮発性メモリのＩＤコード設定領域に格納したり、書き換え可能な不揮発性メモリのテスト用記憶領域に格納したり、任意に選択することができる。
【００８８】
（実施の形態８）
図１４は本発明の（実施の形態８）のレベルシフト回路を示す。
図１３では内蔵メモリＺでロジック領域Ｙを介して選択回路ＳＬ２を制御したが、この図１４ではレベルシフト回路を内蔵した半導体集積回路装置ＩＣにおいて、カレントミラー回路制御端子を外から制御できるように構成されている。
【００８９】
カレントミラー回路制御端子の１ビット目ＣＮＴ１に接続された外部端子であるパッドＰＡＤ‐Ｂの両側には、ＶＤＤに接続されたパッドＰＡＤ‐ＡとＶＳＳに接続されたパッドＰＡＤ‐Ｃが配置されている。カレントミラー回路制御端子の２ビット目ＣＮＴ２に接続されたパッドＰＡＤ‐Ｄの両側には、ＶＤＤに接続されたパッドＰＡＤ‐ＥとＶＳＳに接続された前記パッドＰＡＤ‐Ｃが配置されている。
【００９０】
このように構成したため、テスト後に半導体集積回路全体のバラツキやＶｔｈ特性を考えながら隣接する電源ＰＡＤとワイヤリングすることでテスト後の集積回路全体の電気的な特性を考慮しながら調整することが可能である。
【００９１】
上記の各実施の形態において、ＰチャネルＭＯＳトランジスタとＮチャネルトランジスタを入れ替えてもトランジスタサイズの調整を実施することで上記と同一の特性を得ることができる。
【産業上の利用可能性】
【００９２】
本発明にかかるレベルシフト回路は従来の回路と比較してわずかな回路面積の増加により消費電流の減少と大幅な動作速度の向上が可能になるので多電源構成のシステムＬＳＩコア、アナログＬＳＩコアなどで有用である。
【図面の簡単な説明】
【００９３】
【図１】本発明の（実施の形態１）のレベルシフト回路の構成図
【図２】本発明の（実施の形態２）のレベルシフト回路の構成図
【図３】本発明の（実施の形態３）のレベルシフト回路の構成図
【図４】本発明の（実施の形態４）のレベルシフト回路の構成図
【図５】本発明の（実施の形態１）に示すレベルシフト回路で入力信号ＩＮの値が”Ｌｏｗ”から”Ｈｉ”へ遷移した瞬間のトランジスタＴＰ‐Ｃのドレインの電圧と電流の時間に対するグラフ
【図６】本発明の（実施の形態１）に示すレベルシフト回路で入力信号ＩＮの値が”Ｌｏｗ”から”Ｈｉ”へ遷移した瞬間のトランジスタＴＰ‐Ｄのドレインの電圧と電流の時間に対するグラフ
【図７】本発明の（実施の形態２）に示すレベルシフト回路で入力信号ＩＮの値が”Ｌｏｗ”から”Ｈｉ”へ遷移した瞬間のトランジスタＴＰ‐Ｃのドレインの電圧と電流の時間に対するグラフ
【図８】本発明の（実施の形態２）に示すレベルシフト回路で入力信号ＩＮの値が”Ｌｏｗ”から”Ｈｉ”へ遷移した瞬間のトランジスタＴＰ‐Ｄのドレインの電圧と電流の時間に対するグラフ
【図９】図１に示すレベルシフト回路を基板がＰチャネル型の半導体上に実現する場合のトランジスタＴＮ‐Ａ，ＴＰ‐Ａ，ＴＰ‐Ｃの断面図
【図１０】図３に示すレベルシフト回路を基板がＰチャネル型の半導体上に実現する場合のトランジスタＴＮ‐Ａ，ＴＰ‐Ａ，ＴＰ‐Ｃの断面図
【図１１】本発明の（実施の形態５）のレベルシフト回路の構成図
【図１２】本発明の（実施の形態６）のレベルシフト回路の構成図
【図１３】本発明の（実施の形態７）のレベルシフト回路の構成図
【図１４】本発明の（実施の形態８）のレベルシフト回路の構成図
【図１５】従来のレベルシフト回路の構成を示す回路図
【符号の説明】
【００９４】
ＶＤＤ  第１の電源電圧
ＶＳＳ  第２の電源電圧（低電位側基準電位）
ＶＤＤＨ  第３の電源電圧（高電位側基準電位）
ＩＮ  入力信号
ＯＵＴ  出力信号
ＣＭ１，ＣＭ２，ＣＭ１１，ＣＭ１２，ＣＭ１３    カレントミラー回路
ＣＮＴ  カレントミラー回路制御端子
ＣＮＴ１  多ビットカレントミラー回路制御端子の１ビット目
ＣＮＴ２  多ビットカレントミラー回路制御端子の２ビット目
ＳＬ，ＳＬ２  選択回路
ＳＷ１，ＳＷ２  第１，第２のスイッチ回路
Ｘ  低電圧動作領域のインバータ回路
Ｙ  高電圧ＭＯＳロジック領域
Ｚ  内蔵メモリ
Ｖ  高電圧ＣＭＯＳトランジスタにより構成されているインバータ
Ｗ  高電圧ＭＯＳトランジスタにより構成されているトランスファーゲート
ＴＮ‐Ａ  トランジスタ（第１のＭＯＳトランジスタ）
ＴＮ‐Ｂ  トランジスタ（第２のＭＯＳトランジスタ）
ＴＰ‐Ａ  トランジスタ（第３のＭＯＳトランジスタ）
ＴＰ‐Ｂ  トランジスタ（第４のＭＯＳトランジスタ）
ＴＰ‐Ｃ  トランジスタ（第５のＭＯＳトランジスタ）
ＴＰ‐Ｄ  トランジスタ（第６のＭＯＳトランジスタ）
ＴＰ‐Ｅ  トランジスタ（第７のＭＯＳトランジスタ）
ＴＰ‐Ｆ  トランジスタ（第８のＭＯＳトランジスタ）
ＴＰ‐Ｇ  トランジスタ（第５のＭＯＳトランジスタ）
ＴＰ‐Ｈ  トランジスタ（第６のＭＯＳトランジスタ）
ＴＰ‐Ｉ  トランジスタ（第７のＭＯＳトランジスタ）
ＴＰ‐Ｊ  トランジスタ（第８のＭＯＳトランジスタ）
ＰＡＤ‐Ｂ  カレントミラー回路制御端子の１ビット目が接続されたパッド（外部端子）
ＰＡＤ‐Ｄ  カレントミラー回路制御端子の２ビット目が接続されたパッド（外部端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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