(57)【要約】【課題】  封止剤の硬化収縮による半導体チップのパシベーション膜のクラックの発生を防止する。【解決手段】  半導体基板１０の表面に集積化された能動素子と、能動素子上の多層配線構造の最上の層間絶縁膜３４上に形成され、能動素子に電気的に接続された配線パターン２ａ、２ｂ、…、２ｎと、配線パターン２ａ、２ｂ、…、２ｎとは電気的に分離され、配線パターン２ａ、２ｂ、…、２ｎと層間絶縁膜３４の端部との間の領域を通過するように層間絶縁膜３４上において層間絶縁膜３４の周辺部に形成されたダミー配線パターン３ａ〜３ｅと、配線パターン２ａ、２ｂ、２ｎ及びダミー配線パターン３ａ〜３ｅ上に形成された絶縁膜４、５と、を備える。【選択図】    図１
2006114680.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された能動素子と、
前記能動素子上の配線構造の最上の層間絶縁膜上に形成され、前記能動素子に電気的に接続された配線パターンと、
前記配線パターンとは電気的に分離され、前記配線パターンと前記層間絶縁膜の端部との間の領域を通過するように、前記層間絶縁膜上の周辺部に形成されたダミー配線パターンと、
前記配線パターン及び前記ダミー配線パターン上に形成された絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記配線パターンの長手方向に直交する断面における前記配線パターンの膜厚／膜幅比が０．８以上であり、
前記ダミー配線パターンは、前記配線パターンの外周に、前記層間絶縁膜の端部に沿って該端部から一定の距離離間して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線パターンの長手方向に直交する断面における前記配線パターンの膜厚／配線間隔比が０．８以上であり、
前記ダミー配線パターンは、前記配線パターンの外周に、前記層間絶縁膜の端部に沿って該端部から一定の距離離間して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ダミー配線は、互いに平行に複数本形成されていることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記絶縁膜は、第１の絶縁膜と第２の絶縁膜とを含み、
前記第１の絶縁膜は線膨張係数が１．０×１０−７〜４．０×１０−７（１／Ｋ）、ヤング率が１００ＧＰa以下であり、
前記第２の絶縁膜はヤング率が１００ＧＰa以上であることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に厚膜電極配線を有する半導体装置に関する。
【背景技術】
【０００２】
図１０（ａ）は従来のウエットエッチング法により形成された、配線パターン１０２ａ、１０２ｂと、配線パターン１０２ａ、１０２ｂ上に形成された絶縁膜（パシベーション膜）１０６とを備える最上の配線層１４０の概略断面図を示す。一方、図１０（ｂ）はドライエッチング法により形成された、配線パターン１０２ｃ〜１０２ｅと、配線パターン１０２ｃ〜１０２ｅ上に形成された絶縁膜１０６とを備える最上の配線層１４１の概略断面図を示す。このようにドライエッチング法によれば、ウエットエッチング法に比してアスペクト比の大きい配線パターンを形成することができる。そのため、現在、半導体装置においては、低抵抗もしくは高Ｑ値インダクター作製の両面を満足でき、電極配線を２〜８μｍに厚膜化するプロセスの一つとしてドライエッチング法が注目されている。
【０００３】
この場合、図１０（ｂ）に示すように、配線密度が高く、膜厚ｈ２／膜幅ｌ２の値が高いと、配線パターン１０２ｃ〜１０２ｅの絶縁膜１０６との接触面積が拡がり、半導体チップを封止剤により封止した際に封止剤の硬化収縮による応力の影響を受けやすくなる。また、配線パターン１０２ｃ〜１０２ｅの壁面が最終の絶縁膜に対して垂直に形成されると、図１０（ａ）に示すような裾野部１０５ａ、１０５ｂが形成されないため、応力の軽減効果が得られない。以上よりドライエッチング法によると半導体チップの絶縁膜１０６にクラックが生じやすくなる。
【０００４】
ここで、パシベーション膜のクラックの発生を抑制する手段としていくつかの技術が提案されている（例えば、特許文献１参照。）。特許文献１には、最上配線に形成されたパシベーション膜の表面凹部へのフィラーの入り込みを防止し、クラックの発生を防止する発明が開示されている。しかしながら、封止剤の硬化収縮による応力の影響を軽減する観点からなされた発明は特に見当らなかった。
【特許文献１】特開平１０−１８９９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、封止剤の硬化収縮による半導体チップのパシベーション膜のクラックの発生を防止することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の特徴は、半導体基板の表面に形成された能動素子と、
能動素子上の配線構造の最上の層間絶縁膜上に形成され、能動素子に電気的に接続された配線パターンと、
配線パターンとは電気的に分離され、配線パターンと層間絶縁膜の端部との間の領域を通過するように、層間絶縁膜上の周辺部に形成されたダミー配線パターンと、
配線パターン及びダミー配線パターン上に形成された絶縁膜と、
を備える半導体装置を要旨とする。
【発明の効果】
【０００７】
本発明によれば、封止剤の硬化収縮による半導体チップのパシベーション膜のクラックの発生を防止できる。
【発明を実施するための最良の形態】
【０００８】
以下本発明について実施形態を挙げて説明するが、本発明は以下の実施形態に限定されるものではない。尚、図中同一の機能又は類似の機能を有するものについては、同一又は類似の符号を付して説明を省略する。
【０００９】
（第１の実施形態）
図１（ｂ）は本発明の第１の実施形態に係るインダクター用半導体装置５０の上面図（透視図）を示す。図１（ａ）は半導体装置５０のＡ１―Ａ２方向に沿った概略断面拡大図を示す。図１に示すように、本発明の第１の実施形態に係る半導体装置５０は、半導体基板１０の表面に集積化された能動素子と、半導体基板１０上の多層配線構造の最上の層間絶縁膜３４上に形成され、能動素子に電気的に接続された配線パターン２ａ、２ｂ、…、２ｎと、配線パターン２ａ、２ｂ、…、２ｎと層間絶縁膜３４の端部との間の領域を通過するように層間絶縁膜３４上において層間絶縁膜３４の周辺部に形成され、能動素子とは電気的に独立したダミー配線パターン３ａ〜３ｈと、配線パターン２ａ、２ｂ、…、２ｎ及びダミー配線パターン３ａ〜３ｈ上に形成された絶縁膜（パシベーション膜）４、５と、を備える。図１（ａ）には「能動素子」として支持基板（半導体基板）１０に対向して設けられた埋め込み絶縁膜２１を介してＳＯＩ層１００ａ、１００ｂが積層され、ＳＯＩ層１００ａ、１００ｂにｎ型チャネル領域３７とｐ型チャネル領域２９からなるＣＭＯＳ回路を例示しているが、能動素子は、ＣＭＯＳ回路に限定されないことは無論である。
【００１０】
図１（ａ）に例示するように、第１の実施形態にかかる半導体装置の能動素子は、ＳＯＩ層１００ａのｎ型チャネル領域３７の上部にゲート絶縁膜２４ａを介してゲート電極２５ａが形成されている。さらにｎ型チャネル領域３７を挟んでｐ型ソース領域３０とｐ型ドレイン領域３１が形成され、これらソース領域３０、ｎ型チャネル領域３７及びドレイン領域３１からなるｐチャネル型ＭＯＳトランジスタの活性領域の全体を挟んで素子分離領域２６が形成されている。同様にして、ｐ型チャネル領域２９上にゲート絶縁膜２４ｂを介して形成されたゲート電極２５ｂと、ｐ型チャネル領域２９と、ｎ型ドレイン領域３５と、及びｎ型ソース領域３６とを備えるｎチャネル型ＭＯＳトランジスタが形成されている。そしてｐ型チャネル領域２９を挟むようにｎ型ドレイン領域３５及びｎ型ソース領域３６が形成され、これらドレイン領域３５、ｐ型チャネル領域２９及びソース領域３６からなる活性領域の全体を挟んで素子分離領域２６が形成されている。またゲート電極２５ａ、２５ｂ上に第１の層間絶縁膜２７が形成されている。そして第１の層間絶縁膜２７を貫通するコンタクトホールを介してソース領域３０に配線２２ａ、ドレイン領域３１、３５に配線２２ｂ、及びソース領域３６に配線２２ｃが接続されている。
【００１１】
配線２２ａ、２２ｂ、２２ｃ及び２２ｄの上に第２の層間絶縁膜２８が形成され、第２の層間絶縁膜２８中に配線２２ｂ、２２ｄに接続するようにビア２３ａ、２３ｂが形成されている。ビア２３ａ、２３ｂに接続されるように、第２の層間絶縁膜２８上に配線３２ａ、３２ｂが形成され、配線３２ａ、３２ｂ上には第３の層間絶縁膜（最上の層間絶縁膜）３４が形成されている。この第３の層間絶縁膜３４を貫通してビア３３ａ、３３ｂが配線３２ａ、３２ｂに接続されている。
【００１２】
ここで配線パターン２ａ、２ｂ、…、２ｎは、この配線パターン２ａ、２ｂ、…、２ｎの長手方向に直交する断面における膜厚／膜幅比が０．８以上、好ましくは０．８〜２．５で形成されている。膜厚／膜幅比が０．８に満たないと、高Ｑ値インダクタ作製の要件を満足させることが困難になるからである。
【００１３】
配線パターンの配線間隔や膜厚は用途に応じて適宜設計されるため特に制限されないが、配線間隔１〜５μｍ程度、膜厚２．０〜８．０μｍ程度である。配線パターンは、特に制限はないがアルミニウム（Ａｌ）、銅（Ｃｕ）などから構成される。
【００１４】
ダミー配線パターン３ａ〜３ｈは、封止剤の硬化収縮の影響を軽減するため、配線パターン２ａ、２ｂ、…、２ｎの外周に、第３の層間絶縁膜３４の端部に沿って端部から一定の距離離間して、平行に複数本形成されている。ダミー配線パターン３ａ〜３ｈは、第３の層間絶縁膜３４の表面に、半導体装置の電気特性と関係した配線パターン２ａ、２ｂ、…、２ｎから電気的に独立して形成されている。図１０を用いて説明した通り、配線パターン１０２の膜厚／膜幅比が０．８以上、特に１．０以上になると絶縁膜にクラックが発生し易くなる。一方、実施形態にかかる半導体装置では、図１に示すような位置にダミー配線パターン３ａ〜３ｈを設けているので、ダミー配線パターン３ａ〜３ｈが防御壁として働く。つまり、応力Ｓ１０１〜Ｓ１０４が配線パターン２ａ、２ｂ、…、２ｎまで伝播しづらくなるので、絶縁膜のクラックの発生が防止される。ダミー配線パターン３をほぼ互いに平行に複数本形成することで、封止剤１０８の硬化収縮の影響がより効果的に緩和される。但しあまり多重にダミー配線パターン３を配置すると配線パターン２の配線面積が減少する点を考慮する必要がある。通常ダミー配線パターンは２重の矩形同心パターンで配置される。
【００１５】
ダミー配線パターン３ａ〜３ｈは、配線パターン２ａ、２ｂ、…、２ｎと同様の膜厚、膜幅、配線間隔で、配線パターン２ａ、２ｂ、…、２ｎと同様の材料から構成するのが好ましい。
【００１６】
第１の絶縁膜４は、例えば配線パターン２の膜厚の０．６倍以上で配置される。上限に特に制限はないが配線パターン２の膜厚の０．８倍程度である。第１の絶縁膜４としては、配線パターン２を良好に絶縁でき、かつ絶縁膜４、５のクラックの発生を防止できるものが用いられる。具体的には線膨張係数が１．０×１０−７〜４．０×１０−７（１／Ｋ）であり、ヤング率が１００ＧＰa以下であるものが好ましい。第１の絶縁膜４としては、例えばテトラエトキシシラン（ＴＥＯＳ）、リン添加ガラス（ＰＳＧ）、塗布ガラス（ＳＯＧ）材などが挙げられる。第１の絶縁膜４としては、配線遅延を防止して信号の高速化を図る観点からは低誘電率（Ｌｏｗ−ｋ）材料を用いることが好ましい。具体的には、シロキサン骨格を有する材料、例えばメチルシルセスキオキサン（ＭＳＱ）およびポーラスＭＳＱなどの有機系塗布材料、水素化シルセスキオキサン（ＨＳＱ）およびポーラスＨＳＱなどの無機系塗布材料を用いることができる。また有機樹脂を主成分とする材料、例えばポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどを用いることができる。
【００１７】
第２の絶縁膜５は、例えば配線パターン２の膜厚の０．２５倍以上で配置される。上限に特に制限はないが配線パターン２の膜厚の０．２５倍程度である。第２の絶縁膜５としては、配線パターン２を良好に絶縁でき、かつ絶縁膜４，５のクラックの発生を防止できるものが用いられる。具体的には、ヤング率が１００ＧＰa以上、好ましくは１５０ＧＰa〜３００ＧＰaであるものが都合がよい。第２の絶縁膜５としては、例えばＰＳＧ、プラズマ窒化膜（Ｐ-ＳｉＮ）などが挙げられる。
【００１８】
本発明の実施形態によれば、後に封止剤の硬化収縮による応力との関係について説明するように絶縁膜（パシベーション膜）４、５のクラックの発生を効果的に防止することができる。そのため本発明の実施形態により製造された半導体装置は良好な接続信頼性を有する。得られる半導体装置の用途は特に制限されないが、例えば車載型半導体装置として使用される。例えばシュリンクスモールアウトラインパッケージ（Ｓ-ＳＯＰ）型半導体装置が挙げられる。
【００１９】
（製造方法）
（イ）まずＳＯＩ基板を用意する。用意したＳＯＩ基板のＳＯＩ層に図２に示すように素子分離領域２６を形成し、この素子分離領域２６により互いに分離された複数の能動素子を集積化する。例えば能動素子としてのｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳを形成する。続いてＣＶＤ法を用いて第１の層間絶縁膜２７をトランジスタ上に配置する。さらにフォトリソグラフィー技術とＲＩＥにより第１の層間絶縁膜２７にコンタクトホールを開口する。このコンタクトホールを介して金属を堆積させ、フォトリソグラフィー技術とＲＩＥにより、配線２２ａ、２２ｂ、２２ｃ、２２ｄを形成する。さらに配線２２ａ、２２ｂ、２２ｃ及び２２ｄ上にＣＶＤ法により第２の層間絶縁膜２８を配置し、第２の層間絶縁膜２８にフォトリソグラフィー技術とＲＩＥにより、ビアホールを開口する。このビアホールを介して金属を堆積させ、ＣＭＰによりビアホールにビア２３ａ、２３ｂを、図２に示すように埋め込む。
【００２０】
（ロ）次に、第２の層間絶縁膜２８上に金属膜を堆積させる。そして、フォトリソグラフィー技術とＲＩＥ技術を用いて金属膜をパターニングし、ビア２３ａ、２３ｂに接続された配線３２ａ、３２ｂを形成する。さらに、配線３２ａ、３２ｂ上にＣＶＤ法により「最上の層間絶縁膜（第３の層間絶縁膜）３４」を形成する。フォトリソグラフィー技術とＲＩＥ技術を用いて最上の層間絶縁膜３４にビアホールを形成する。そのビアホールに金属を堆積させてＣＭＰにより平坦化し、図３に示すように配線３２ａ、３２ｂに接続するビア３３ａ、３３ｂを形成する。
【００２１】
（ハ）次に、最上の層間絶縁膜３４上に金属膜を堆積させる。その後フォトリソグラフィー技術とＲＩＥを用いて最上の層間絶縁膜３４の上に金属膜をパターンニングし、図４に示すように配線パターン２ａ、２ｂ、…、２ｎと、ダミー配線パターン３ａ〜３ｈを形成する。配線パターン２ａ、２ｂ、…、２ｎ及びダミー配線パターン３ａ〜３ｈは、高アスペクト比で得られるのであれば特に制限されることなくＲＩＥ以外の方法によっても形成してもよい。
【００２２】
（ニ）その後、図５に示すように、配線パターン２ａ、２ｂ、…、２ｎ及びダミー配線パターン３ａ〜３ｈ上に、例えばＣＶＤ法やスピン塗布法等により、下地パシベーション膜となる第１の絶縁膜４を形成する。そして、第１の絶縁膜４上にＣＶＤ法等により最終のパシベーション膜となる第２の絶縁膜５を形成する。
【００２３】
（ホ）さらに、図６に示すように、第２の絶縁膜５の上にポリイミド等からなるバッファー膜６を形成する。これにより図１に示す半導体装置５０が完成する。
【００２４】
本発明の実施形態によれば、配線パターン２ａ、２ｂ、…、２ｎを形成すると共に、ダミー配線パターン３ａ〜３ｈを形成することにより、簡易に絶縁膜（パシベーション膜）４、５のクラックの発生を防止することができる。配線パターン２ａ、２ｂ、…、２ｎの膜厚／膜幅比が０．８以上、特に１．０以上の際により効果的に絶縁膜４，５のクラックの発生を防止できる。
【００２５】
次に半導体装置の封止工程における封止剤の硬化収縮による応力との関係について説明する。
【００２６】
図１１（ａ）は半導体装置１１２の半導体装置製造の封止工程における上面透視図を示す。図１１（ｂ）は樹脂基板１２０と、樹脂基板１２０上に配置され、ワイヤ１２１に接続された半導体チップ１５０と、半導体チップ１５０やワイヤ１２１を封止する封止剤１０８とを備える半導体装置１１２の断面図を示す。図１１（ａ）に示すように、半導体チップ１５０を封止剤１０８により封止すると、半導体チップ１５０は半導体装置１１２の対角線方向から封止剤１０８の硬化収縮による応力Ｓ１０１〜Ｓ１０４を受ける。この応力Ｓ１０１〜Ｓ１０４が絶縁膜１０６を介して配線パターン１０２ｃ〜１０２ｅにまで伝播する際に、絶縁膜１０６と配線パターン１０２ｃ〜１０２ｅ間にクラックが発生する。
【００２７】
次に、図１３（ａ）に示すように、ヒートシンク１３と、ヒートシンク１３上に配置された半導体チップ９と、半導体チップ９上に配置された封止剤８とを備える半導体装置を検討する。ここでは半導体装置の中心線であるＹ軸を軸に、底辺Ｂ、高さＣの長方形状の断面図を３６０°回転させて得られる軸対象モデルで考える。さらに半導体チップ９は、後に第４の実施形態で説明する図９に示す構造と同様に、最上の層間絶縁膜３４上に配線パターンの膜厚／膜幅比が３／（１０〜１３０）、配線パターンの膜厚／配線間隔比が０．８以上のアルミニウムからなる配線パターン８２ａ、８２ｂ、…、８２ｎを備え、ダミー配線パターン３ａ、３ｂ、…、３ｎが配線間隔１０μｍ程度で配置されている。
【００２８】
ここで、図１３（ｂ）に示すようにＹ軸に平行でありＸ軸と直交する仮想平面１５に働く応力を「水平方向垂直応力Ｓ１１」と定義する。水平方向垂直応力Ｓ１１はＴＳＴ（Thermal Shock Test）の高温側に相当する１５０℃を初期状態として低温側−６５℃まで降温したときの封止剤の硬化収縮による応力に対応する。また図１２（ａ）に示すように、最外周に配置された配線パターン２ａの断面右上角を応力を呈する距離の原点（０）とする。
【００２９】
以上の条件で、図１２（ａ）の配線パターン２ａの原点から第２の絶縁膜（最終のパシベーション膜）５までの距離と、第２の絶縁膜５中の応力の絶対値との関係を、実施形態の結果を△印、ダミー配線パターンがない場合の結果を黒四角として図１２（ｂ）に示す。
【００３０】
図１２（ｂ）から明らかなように、ダミー配線パターン３ａ〜３ｈがない場合に比し、封止剤の硬化収縮による応力が小さいことが分かる。特に配線パターン２ａの原点からの距離が小さい領域で、水平方向垂直応力Ｓ１１が、ダミー配線パターン３ａ〜３ｈがない場合に比して小さいことが分かる。このため本実施形態にかかる半導体装置によればパシベーション膜４、５のクラックの発生が防止されることが分かる。
【００３１】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、第１の実施形態は、配線パターンの外周にダミー配線パターン３ａ、３ｅを２重に配置する構成を備えている。この場合ダミー配線パターン３ａ、３ｅを、封止剤の硬化収縮による応力を受ける箇所に形成すれば、配線パターン２ａ、２ｂ、…、２ｎの外周の全周に渡って設ける必要はない。そのため図７（ｂ）に示すように、ダミー配線パターン６３ａ〜６３ｈを、最上の層間絶縁膜３４において、長手方向に空間を設けて離間して形成された半導体装置６０としてもよい（第２の実施形態）。さらに図８（ｂ）に示すように、ダミー配線パターン７３ａ〜７３ｄを１重に配置した半導体装置７０としても構わない（第３の実施形態）。
【００３２】
また第１の実施形態として、インダクタ用の半導体装置５０を例に示したが、半導体装置の用途は特に限定されない。そのため、例えば図９に示すような、配線パターンの長手方向に直交する断面における配線パターンの膜厚／膜幅比が０．８未満であり、配線パターンの膜厚／配線間隔比が０．８以上である配線パターン８２ａ、８２ｂ、…８２ｎと、四隅に設けられたダミー配線パターン８３ａ〜８３ｄとを備える電源用の半導体装置８０であっても構わない（第４の実施形態）。
【００３３】
能動素子はＭＯＳＦＥＴに限定されない。ＭＩＳＦＥＴ、シットキーゲート型ＦＥＴ（ＭＥＳＦＥＴ）、接合型ＦＥＴ、ＭＩＳＳＩＴ、ＭＥＳＳＩＴ，接合型ＳＩＴ、ＨＥＭＴ、バイポーラトランジスタ（ＢＪＴ）等でもよい。これらの能動素子はＳＯＩ構造に形成される必要はなくＳＯＳ構造でもよい。またｐウエル、ｎウエル等の形でチャネル領域をｐｎ接合分離した構造や、柱状のチャネル領域を有する構造において、これらの能動素子を形成してもよい。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００３４】
【図１】図１（ａ）は、本発明の第１の実施形態に係る半導体装置の概略拡大断面図であり、図１（ｂ）は図１（ａ）に対応する上面図（透視図）である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図である（その１）。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図である（その２）。
【図４】図４（ａ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図であり（その３）、図４（ｂ）は図４（ａ）の切断面Ａ１−Ａ２を示す上面図である。
【図５】図５（ａ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図であり（その４）、図５（ｂ）は図５（ａ）の切断面Ａ１−Ａ２を示す上面図である。
【図６】図６（ａ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図であり（その５）、図６（ｂ）は図６（ａ）の切断面Ａ１−Ａ２を示す上面図（透視図）である。
【図７】図７（ａ）は、本発明の第２の実施形態に係る半導体装置の概略拡大断面図であり、図７（ｂ）は図７（ａ）の切断面Ａ３−Ａ４を示す上面図（透視図）である。
【図８】図８（ａ）は、本発明の第３の実施形態に係る半導体装置の概略拡大断面図であり、図８（ｂ）は図８（ａ）の切断面Ａ５−Ａ６を示す上面図（透視図）である。
【図９】図９（ａ）は、本発明の第４の実施形態に係る半導体装置の概略拡大断面図であり、図９（ｂ）は図９（ａ）の切断面Ａ７−Ａ８を示す上面図（透視図）である。
【図１０】図１０（ａ）は、ウエットエッチング法により形成された最上の配線層の配線パターンの概略断面図であり、図１０（ｂ）はドライエッチング法により形成された最上の配線層の配線パターンの概略断面図である。
【図１１】図１１（ａ）は、半導体装置の封止工程における半導体装置の上面透視図であり、図１１（ｂ）はその断面図である。
【図１２】図１２（ａ）は、本発明の実施形態に係る半導体装置中の応力を説明するための応力を呈する距離の原点を示す断面図であり、図１２（ｂ）は、配線パターンの原点からの距離と応力の関係を示す応力分布図である。
【図１３】図１３（ａ）は、本発明の実施形態に係る半導体装置中の応力を説明するための軸対象モデルを表す概念図であり、図１３（ｂ）は応力（水平方向垂直応力）を表す概念図である。
【符号の説明】
【００３５】
２ａ、２ｂ、２ｎ…配線パターン
３ａ〜３ｈ…ダミー配線パターン
４…第１の絶縁膜（パシベーション膜）
５…第２の絶縁膜（パシベーション膜）
９、１５０…半導体チップ
１０…支持基板（半導体基板）
４０、１４０、１４１…最上の配線層
５０、６０、７０、８０、１１２…半導体装置
２１…埋め込み絶縁膜
２３ａ、２３ｂ、３３a、３３ｂ…接続プラグ
２２ａ、２２ｂ、２２ｃ、２２ｄ、３２a、３２ｂ、１０２…配線パターン
２６ａ、２６ｂ、２６ｃ…素子分離領域
２７…第１の層間絶縁膜
２８…第２の層間絶縁膜
３４…第３の層間絶縁膜（最上の層間絶縁膜）
２５a、２５ｂ…ゲート
２４a、２４ｂ…ゲート酸化膜
２８、３４、１０４、１０６…絶縁膜
３ａ〜３ｈ、６３ａ〜６３ｈ、７３ａ〜７３ｄ、８３ａ〜８３ｄ…ダミー配線パターン
Ｓ１１…水平方向垂直応力
Ｓ１０１、Ｓ１０２、Ｓ１０３、Ｓ１０４…応力
１０８…封止剤
１２０…樹脂基板
１２１…ワイヤ
【図１】
2006114680.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006114680.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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