(57)【要約】【課題】写真製版工程等における精度の良好な重ね合わせを実現するアライメントマークを備えた半導体装置及びその製造方法を得ること。【解決手段】基板上に第１層と第２層を形成する工程と、素子形成領域及びアライメントマーク形成領域に第１トレンチを形成する工程と、第１トレンチのうちアライメントマーク形成領域の第１トレンチをさらにエッチングして第２トレンチを形成するとともにアライメントマーク形成領域の第２層の厚みを薄くする工程と、第１トレンチ及び第２トレンチを埋め込むように第２層上に絶縁膜を堆積する工程と、アライメントマーク形成領域の第２層上に絶縁膜を残留させた状態に絶縁膜を平坦化する工程と、アライメントマーク形成領域の第２層上に残留した絶縁膜をエッチングマスクとして素子形成領域の第２層をエッチング除去する工程と、アライメントマーク形成領域の絶縁膜をエッチング除去する絶縁膜除去と、を含む。【選択図】        図１
2006114772.tif 000002
【特許請求の範囲】
【請求項１】
基板上の素子形成領域に溝型の素子分離を形成するとともに前記基板上のアライメントマーク形成領域にアライメントマークを形成する半導体装置の製造方法であって、
前記基板上に第１層を形成する第１層形成工程と、
前記第１層上に第２層を形成する第２層形成工程と、
前記第２層と第１層と基板とをエッチングして前記素子形成領域および前記アライメントマーク形成領域に第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチのうち前記アライメントマーク形成領域の前記第１トレンチをさらにエッチングして前記第１トレンチよりも深い第２トレンチを形成するとともに前記アライメントマーク形成領域の前記第２層の厚みを薄くする第２トレンチ形成工程と、
前記第１トレンチおよび第２トレンチを埋め込むように前記第２層上に絶縁膜を堆積する絶縁膜堆積工程と、
前記アライメントマーク形成領域の前記第２層上に前記絶縁膜を残留させた状態に前記絶縁膜を平坦化する平坦化工程と、
前記アライメントマーク形成領域の前記第２層上に残留した前記絶縁膜をエッチングマスクとして前記素子形成領域の前記第２層をエッチング除去する除去工程と、
前記アライメントマーク形成領域の前記絶縁膜をエッチング除去する絶縁膜除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１層が酸化膜であり、前記第２層が窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２トレンチ形成工程と前記絶縁膜堆積工程との間に、前記第１トレンチおよび第２トレンチの内壁を熱酸化する熱酸化工程を含むこと
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記平坦化工程と前記第２層除去工程との間に、前記素子形成領域の前記絶縁膜をエッチングして該絶縁膜の高さを調整する調整工程を含むこと
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
基板上の素子形成領域に溝型の素子分離を形成するとともに前記基板上のアライメントマーク形成領域にアライメントマークを形成する半導体装置の製造方法であって、
前記基板上に第１層を形成する第１層形成工程と、
前記第１層上に第２層を形成する第２層形成工程と、
前記第２層上に第３層を形成する第３層形成工程と、
前記第３層、第２層、第１層および基板とをエッチングして前記素子形成領域および前記アライメントマーク形成領域に第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチのうち前記アライメントマーク形成領域の前記第１トレンチをさらにエッチングして前記第１トレンチよりも深い第２トレンチを形成するとともに前記アライメントマーク形成領域の前記第２層の厚みを薄くする第２トレンチ形成工程と、
前記第１トレンチおよび第２トレンチを埋め込むように前記第３層上に絶縁膜を堆積する絶縁膜堆積工程と、
前記アライメントマーク形成領域の前記第３層上に前記絶縁膜を残留させた状態に前記絶縁膜を平坦化する平坦化工程と、
前記アライメントマーク形成領域の前記第３層上に残留した前記絶縁膜をエッチングマスクとして前記素子形成領域の前記第３層および第２層をエッチング除去する除去工程と、
前記アライメントマーク形成領域の前記絶縁膜をエッチング除去する絶縁膜除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１層が酸化膜であり、前記第２層がポリシリコン膜であり、前記第３層が窒化膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２トレンチ形成工程と前記絶縁膜堆積工程との間に、前記第１トレンチおよび第２トレンチの内壁を熱酸化する熱酸化工程を含むこと
を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記平坦化工程と前記除去工程との間に、前記素子形成領域の前記絶縁膜をエッチングして該絶縁膜の高さを調整する調整工程を含むこと
を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
基板上の素子形成領域に溝型の素子分離を形成するとともに前記基板上の第１アライメントマーク形成領域および第２アライメントマーク形成領域に前記溝型の素子分離と同一構造を有するアライメントマークを形成する半導体装置の製造方法であって、
前記基板上に第１層を形成する第１層形成工程と、
前記第１層上に第２層を形成する第２層形成工程と、
前記第２層と第１層と基板とをエッチングして前記素子形成領域、前記第１アライメントマーク形成領域および前記第２アライメントマーク形成領域に第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチのうち前記第１アライメントマーク形成領域の前記第１トレンチをさらにエッチングして前記第１トレンチよりも深い第２トレンチを形成するとともに前記第１アライメントマーク形成領域の前記第２層の厚みを薄くする第２トレンチ形成工程と、
前記第１トレンチおよび第２トレンチを埋め込むように前記第２層上に絶縁膜を堆積する絶縁膜堆積工程と、
前記第１アライメントマーク形成領域の前記第２層上に前記絶縁膜を残留させた状態に前記絶縁膜を平坦化する平坦化工程と、
前記第１アライメントマーク形成領域の前記第２層上に残留した前記絶縁膜をエッチングマスクとして前記素子形成領域および前記第２アライメントマーク形成領域の前記第２層をエッチング除去する除去工程と、
前記アライメントマーク形成領域の前記絶縁膜をエッチング除去する絶縁膜除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
基板上の素子形成領域に溝型の素子分離を形成するとともに前記基板上の第１アライメントマーク形成領域および第２アライメントマーク形成領域に前記溝型の素子分離と同一構造を有するアライメントマークを形成する半導体装置の製造方法であって、
前記基板上に第１層を形成する第１層形成工程と、
前記第１層上に第２層を形成する第２層形成工程と、
前記第２層上に第３層を形成する第３層形成工程と、
前記第３層、第２層、第１層および基板とをエッチングして前記素子形成領域、前記第１アライメントマーク形成領域および前記第２アライメントマーク形成領域に第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチのうち前記アライメントマーク形成領域の前記第１トレンチをさらにエッチングして前記第１トレンチよりも深い第２トレンチを形成するとともに前記アライメントマーク形成領域の前記第２層の厚みを薄くする第２トレンチ形成工程と、
前記第１トレンチおよび第２トレンチを埋め込むように前記第３層上に絶縁膜を堆積する絶縁膜堆積工程と、
前記アライメントマーク形成領域の前記第３層上に前記絶縁膜を残留させた状態に前記絶縁膜を平坦化する平坦化工程と、
前記アライメントマーク形成領域の前記第３層上に残留した前記絶縁膜をエッチングマスクとして前記素子形成領域および前記第２アライメントマーク形成領域の前記第３層および第２層をエッチング除去する除去工程と、
前記アライメントマーク形成領域の前記絶縁膜をエッチング除去する絶縁膜除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
溝型の素子分離により半導体素子が素子分離される半導体装置であって、
基板と、
前記基板に設けられた半導体素子と、
前記半導体素子を素子分離する溝型の素子分離と、
前記基板上に、複数層が積層されて構成され、前記基板表面から突出した状態で設けられたアライメントマークと、
を備えることを特徴とする半導体装置。
【請求項１２】
前記アライメントマークが写真製版工程に用いるアライメントマークであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記基板がシリコンゲルマニウム基板であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記アライメントマークが、酸化膜と窒化膜とがこの順で前記基板上に積層されてなることを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記基板に設けられたトレンチに絶縁膜が埋め込まれてなる他のアライメントマークをさらに備えること
を特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記アライメントマークが、酸化膜とポリシリコン膜と窒化膜とがこの順で前記基板上に積層されてなることを特徴とする請求項１２に記載の半導体装置。
【請求項１７】
前記基板に設けられたトレンチに絶縁膜が埋め込まれてなる他のアライメントマークをさらに備えること
を特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に複数回行われる写真製版工程間での重ね合わせを精度良く行うことが可能なアライメントマークを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
一般に半導体装置はシリコン基板に対して、成膜工程、写真製版工程、加工・イオン注入口工程を繰り返すことで形成される。そして、このような半導体装置は、写真製版工程で形成される複数のパターンを積層して形成する構造であるため、複数回行われる写真製版工程間での重ね合わせを精度良く行うことが重要となる。
【０００３】
ここで、多くの半導体装置では最初に素子分離構造を形成するため、素子分離構造で形成されたアライメントマークは写真製版の重ね合わせについてリファレンスとなる。そして、後の工程で重ね合わせを精度良く行うためには、アライメントマークがそれぞれの工程ではっきりと識別できるように形成する必要がある。
【０００４】
写真製版の重ね合わせが問題となる場合としては、下地の構造が見えにくくなる工程が挙げられる。具体的にはトランジスタのゲート電極を形成する際に、電極の材料としてメタルやメタルシリサイドを用いる場合などがある。シリコン基板全面にメタル層が成膜された場合は、メタル層が光を反射するため光学的にアライメントマークを検出するのが難しくなる。特に下地の分離構造のシリコン基板との段差が小さい場合には、重ね合わせの難易度はより大きくなる。
【０００５】
これを回避する方法の１つとして、素子分離構造に用いられる絶縁膜をエッチングし、段差を付けておく手法がある。基板の一部をマスクして選択的に酸化することで素子分離構造を形成するＬＯＣＯＳ法（Local Oxidation of Silicon）や、基板をエッチングして溝（トレンチ）を形成し、この溝に絶縁膜を埋め込んで素子分離を形成するＳＴＩ（Shallow Trench Isolation）構造によりアライメントマークをパターニングした後、アライメントマーク部のみを開口したフォトレジストをマスクとして絶縁膜のエッチングを行うことで、シリコン基板をリセスしたマークが形成される。特に基板に垂直段差が形成できるＳＴＩ構造では段差のはっきりとしたマークが形成可能となる。
【０００６】
このように素子分離構造に用いられるアライメントマークとしては、通常の素子分離と同様に形成したアライメントマーク（以下、分離マークと称する）や、素子分離構造の絶縁膜をエッチングし、基板をリセスしたアライメントマーク（以下、基板マークと称する）などがある。これらのマークの上に積層される膜が光学的に透明な膜である場合は重ね合わせを行うことができる。一方、該基板マークの上に積層される膜が光学的に不透明な反射膜である場合は、段差の小さい分離マークでは検出が難しく、比較的大きな段差を形成できる基板マークのような構造が必要となる。
【０００７】
基板マークを形成する場合、ＳＴＩ構造を形成する際の、広い活性領域上の絶縁膜を選択的にエッチングにより除去する工程（以下、プリエッチングと称する）により行う。ＳＴＩ構造を形成する工程は大きく分けると、基板にトレンチを形成する工程、絶縁膜を堆積する工程、ＣＭＰ（Chemical Mechanical Polishing）法による平坦化工程、の３つのステップで構成される。堆積した絶縁膜をそのままＣＭＰで研磨したい場合、広い分離構造の領域はすり鉢状に落ち込む場合がある（以下、ディッシングと称する）。これは、ＣＭＰの研磨布のたわみ等が影響して、活性領域上の絶縁膜を除去する際に広い分離の、特に中央分が削られることが原因である。
【０００８】
このディッシングの発生を避けるためにプリエッチングを行い、活性領域上の研磨量を減らしてディッシングの発生を抑制し、分離構造膜厚の面内均一性を向上させる。プリエッチングは広い活性領域部を開口したフォトレジストマスクを用いて写真製版を行い、絶縁膜をエッチングする。この際にアライメントマーク部も開口しておくことで、工程数を増加させることなく基板マーク構造を形成することができる。
【０００９】
また、その他にも、基板上に熱酸化膜および窒化膜を形成した後、レジストを用いて熱酸化膜および窒化膜の所定の位置に溝を形成し、この溝をアライメントマークとして用いる技術が提案されている（たとえば、特許文献１参照）。しかしながら、この技術において形成したアライメントマークは、窒化膜／酸化膜スタック越しにイオン注入を行う際の写真製版工程に特化したマークであり、任意の工程において用いることができないという不都合がある。
【００１０】
【特許文献１】特開平７−２３５４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、より高速で動作するＣＭＯＳ回路への需要から、ＭＯＳトランジスタの駆動電流を大きくすることは重要な課題となっている。この大きな駆動電流と、低消費電力の要求による低電源電圧化とを両立させる手法として、特殊な基板を用いてキャリアの移動度を高くする手法が知られている。このような手法の一例としては、シリコン基板のバルク部分に、シリコン結晶より格子間隔が大きいゲルマニウム原子層を配置したＳｉＧｅ基板を用いる手法がある。この手法によれば、ＳｉＧｅ層の存在によって表面Ｓｉ層の格子間隔を広げる効果が得られ、その結果として電子の移動度が高くなって駆動電流を大きくすることができる。
【００１２】
しかしながら、上記従来の技術によれば、素子分離の酸化膜を除去することにより形成されたアライメントマークは、後工程で堆積される膜の光学的特性によらずアライメントマークの検出が行えるという利点がある一方、ＳｉＧｅ基板を用いた場合は、トレンチ側壁および底面にＳｉＧｅ層が露出することが問題となる。すなわち、ゲート絶縁膜を形成する際に、Ｇｅを含んだ層が露出しているため、形成されるゲート絶縁膜が汚染され、機能劣化するなど素子の電気特性に影響を与える虞があり、高い電流駆動特性、低電源電圧化と高い素子の信頼性を両立するためには、ゲルマニウム汚染について対策が問題となっている。
【００１３】
本発明は、上記に鑑みてなされたものであって、写真製版工程等における精度の良好な重ね合わせを実現するアライメントマークを備えた半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法によれば、基板上の素子形成領域に溝型の素子分離を形成するとともに基板上のアライメントマーク形成領域にアライメントマークを形成する半導体装置の製造方法であって、基板上に第１層を形成する第１層形成工程と、第１層上に第２層を形成する第２層形成工程と、第２層と第１層と基板とをエッチングして素子形成領域およびアライメントマーク形成領域に第１トレンチを形成する第１トレンチ形成工程と、第１トレンチのうちアライメントマーク形成領域の第１トレンチをさらにエッチングして第１トレンチよりも深い第２トレンチを形成するとともにアライメントマーク形成領域の第２層の厚みを薄くする第２トレンチ形成工程と、第１トレンチおよび第２トレンチを埋め込むように第２層上に絶縁膜を堆積する絶縁膜堆積工程と、アライメントマーク形成領域の第２層上に絶縁膜を残留させた状態に絶縁膜を平坦化する平坦化工程と、アライメントマーク形成領域の第２層上に残留した絶縁膜をエッチングマスクとして素子形成領域の第２層をエッチング除去する除去工程と、アライメントマーク形成領域の絶縁膜をエッチング除去する絶縁膜除去工程と、を含むことを特徴とする。
【００１５】
この発明によれば、絶縁膜によりトレンチを埋め込んだ後は、基板のバルク部分が露出することがない。このため、この後のゲート絶縁膜などの他層を形成する際に基板の構成元素がゲート絶縁膜などに拡散して該ゲート絶縁膜等を汚染することがない。また、この発明によれば、アライメントマークは、物理的に大きな段差を有するため、アライメントマークの形成後は、光学的に不透明な膜をその上部に形成した場合においても、複数回行われる写真製版工程間での重ね合わせが確実且つ精度良くなされる。そして、この発明によれば、アライメントマークは該アライメントマーク形成後の任意の写真製版工程において使用することが可能とされる。
【発明の効果】
【００１６】
この発明によれば、絶縁膜によりトレンチを埋め込んだ後は、基板のバルク部分が露出することがないため、ゲート絶縁膜などの他層を形成する際に基板の構成元素がゲート絶縁膜などに拡散して該ゲート絶縁膜等を汚染することを防止し、該汚染に起因した電気特性の影響を効果的に防止してアライメントマークを形成することができる。
【００１７】
また、この発明によれば、アライメントマークは、物理的に大きな段差を有するため、光学的に不透明な膜をその上部に形成した場合においても、複数回行われる写真製版工程間での重ね合わせを確実且つ精度良く行うことができ、位置精度に優れた高品質の半導体装置を製造することができる。
【００１８】
そして、この発明によれば、アライメントマークは該アライメントマーク形成後の任意の写真製版工程において使用することが可能である。したがって、この発明によれば、写真製版工程等における精度の良好な重ね合わせを実現するアライメントマークを備えた半導体装置およびその製造方法を得ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２０】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の概略構成を示す断面図である。この半導体装置においては、シリコンゲルマニウム（ＳｉＧｅ）基板２（以下、ＳｉＧｅ基板２と称する）の回路素子領域２６Ａおよびアライメントマーク領域２６Ｂを有する。回路素子領域２６Ａには、ソース／ドレイン領域８を含む半導体素子であるＭＯＳトランジタ１０と、該ＭＯＳトランジタ１０を他のＭＯＳトランジタから分離する溝型素子分離４と、配線１４と、が設けられている。また、ＭＯＳトランジタ１０と配線１４との間は層間絶縁膜１２で分離されており、ソース／ドレイン領域８と配線１４とはコンタクト１６により電気的に接続されている。溝型素子分離４は、ＳＴＩ(Shallow Trench Isolation)構造をなすものであり、ＳｉＧｅ基板２に設けられたトレンチの内壁に保護膜６を形成し、さらに絶縁材料を埋め込んで形成された素子分離である。
【００２１】
アライメントマーク領域２６Ｂでは、上記のＳＴＩ構造形成時に使用された下敷き酸化膜（シリコン酸化膜）２２およびシリコン窒化膜２４が除去されずに残されており、これらがＳｉＧｅ基板２の表面から突出した状態で積層されてアライメントマーク２０を構成している。隣接するアライメントマーク２０間には、溝部内壁に保護膜６が形成され、絶縁膜１８が埋め込まれている。また、アライメントマーク領域２６Ｂにおいても、アライメントマーク２０を覆って層間絶縁膜１２が形成されている。
【００２２】
以上のような本実施の形態にかかる半導体装置においては、半導体基板としてシリコン基板のバルク部分に、シリコン結晶より格子間隔が大きいゲルマニウム原子層を配置したＳｉＧｅ基板２を用いている。これにより、ＳｉＧｅ層の存在によって表面Ｓｉ層の格子間隔を広げる効果が得られ、その結果として電子の移動度が高くなって駆動電流を大きくすることができる。したがって、高い電流駆動特性、低電源電圧化と高い素子の信頼性を兼ね備えた高品質の半導体装置が実現されている。
【００２３】
また、以上のような本実施の形態にかかる半導体装置においては、ＳｉＧｅ基板２のバルク部分が露出することがなく絶縁膜１８により埋め込まれている。これにより、ゲート絶縁膜等の他層を形成する際に、Ｇｅを含んだ層の露出に起因してゲート絶縁膜などの他層がＧｅにより汚染され、機能劣化することがない。したがって、基板としてＳｉＧｅ基板２を用いた場合においても、Ｇｅ汚染に起因して素子の電気特性に影響が生じることが確実に防止されており、高い電流駆動特性と高い素子の信頼性を両立した半導体装置が実現されている。
【００２４】
さらに、アライメントマーク２０は物理的にＳｉＧｅ基板２の表面と大きな段差を有するため、アライメントマーク２０の形成後は、光学的に透明な膜をその上部に形成した場合は勿論のこと、光学的に不透明な膜をその上部に形成した場合においても、複数回行われる写真製版工程間での重ね合わせを精度良く行うことが可能であり、位置精度に優れた高品質の半導体装置が実現されている。
【００２５】
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。
【００２６】
まず、図２に示すようにＳｉＧｅ基板２上を熱酸化して下敷き酸化膜２２をたとえば５ｎｍ〜５０ｎｍの膜厚で形成する。つぎに、図３に示すように該下敷き酸化膜２２上にシリコン窒化膜２４をたとえば５０ｎｍ〜２００ｎｍの膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図４に示すようにトレンチを形成する部分を開口したフォトレジスト３０をパターニングする。その後、該フォトレジスト３０をマスクに用いて図５に示すようにシリコン窒化膜２４、下敷き酸化膜２２およびＳｉＧｅ基板２の異方性エッチングを行い、トレンチ３２を形成する。
【００２７】
トレンチ３２の形成後、写真製版技術により図６に示すように回路素子領域２６Ａにのみをフォトレジスト３４で覆う。この状態でさらにＳｉＧｅ基板２の追加異方性エッチングを行い、フォトレジスト３４を除去する。これにより、図７に示すようにアライメントマーク領域２６Ｂにはトレンチ３２よりも深さに深いトレンチ３２′が形成される。この追加異方性エッチングは、ＳｉＧｅ基板２のリセス量でたとえば５０ｎｍ〜１５０ｎｍ程度実施する。
【００２８】
上述したように、ＳｉＧｅ基板２の追加異方性エッチングを行って形成されたアライメントマーク領域２６Ｂのトレンチ３２′は、回路素子領域２６Ａに形成されたトレンチ３２よりもトレンチ深さが深くなる。一方、アライメントマーク領域２６Ｂのシリコン窒化膜２４は、追加異方性エッチングによる目減り分だけ回路素子領域２６Ａのシリコン窒化膜２４よりも膜厚が薄くなる。この追加異方性エッチングによる目減り分量は、追加異方性エッチングにおけるＳｉＧｅ基板２に対するシリコン窒化膜２４の選択比で決まるため使用する膜の膜質により異なるが、一例としては２０ｎｍ〜２００ｎｍ程度となる。
【００２９】
トレンチ３２およびトレンチ３２′の形成後、熱酸化を行うことによりトレンチ３２およびトレンチ３２′の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図８に示すようにトレンチ３２およびトレンチ３２′の内壁に保護膜３６を形成する。この保護膜３６は、後工程である酸化膜の埋め込み工程を行う場合、たとえば高密度プラズマ（High-density plasma）ＣＶＤ（chemical vapor deposition）法（以下、ＨＤＰ  ＣＶＤ法と称する）を用いて酸化膜の埋め込みを行う際に、プラズマが直接ＳｉＧｅ基板２を叩くことによりＳｉＧｅ基板２にダメージが加わらないようにＳｉＧｅ基板２を保護するために設けるものである。このような保護膜３６は、たとえば５ｎｍ〜５０ｎｍ程度の厚みで形成する。
【００３０】
つぎに、ＣＶＤ法を用いて、図９に示すようにトレンチ３２およびトレンチ３２′を埋め込むようにシリコン酸化膜３８を堆積する。ＣＶＤ法としては、たとえばＨＤＰ  ＣＶＤ法を用いることができる。ここで堆積するシリコン酸化膜３８の膜厚Ａは、図９に示すようにアライメントマーク領域２６Ｂにおいてトレンチ３２′の底面に形成された保護膜３６の表面から、該アライメントマーク領域２６Ｂのシリコン窒化膜２４の表面までの距離Ｂに若干の追加量Ｃを加えた膜厚とする。ただし、この追加量Ｃは、少なくとも上述したＳｉＧｅ基板２の追加異方性エッチングにより目減りしたアライメントマーク領域２６Ｂのシリコン窒化膜２４の目減り分と同等か、もしくはそれよりも厚くする必要がある。この追加量Ｃは、一例として２０ｎｍ〜１００ｎｍとすることができる。
【００３１】
シリコン酸化膜３８を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いてシリコン酸化膜３８の全面を研磨して図１０に示すようにシリコン酸化膜３８の平坦化を行う。このＣＭＰ法を用いた研磨においては、シリコン酸化膜３８のプリエッチングを行わず、シリコン酸化膜３８の凹凸が無くなった時点で研磨にオートストップがかかり高い平坦性を得られるスラリー（以下、高平坦化スラリーと称する）を用いることが好ましい。このような高平坦化スラリーを用いてＣＭＰ法による研磨を行うことにより、最も高さの低い平坦面にシリコン酸化膜３８の表面レベルが揃うまで研磨が進み、完全に平坦になった後はほとんど研磨が進まなくなる。これにより、シリコン酸化膜３８を研磨しすぎるといった不具合の発生を防止することができる。なお、シリコン酸化膜３８の研磨は、上述した高平坦化スラリーを用いることなく行うことも可能である。
【００３２】
シリコン酸化膜３８において最も高さの低い平坦面は、図９に示すように分離領域すなわちトレンチ３２′上の領域である。このため、高平坦化スラリーを用いてＣＭＰ法による研磨を行う場合には、図１０に示すようにシリコン窒化膜２４の上に若干の膜厚Ｃ′のシリコン酸化膜３８を残した状態で研磨は停止する。ここで若干の膜厚Ｃ′は、上述した図９における追加量Ｃと同等か、もしくはこれよりも若干（〜数ｎｍ）薄くなった程度である。
【００３３】
つぎに、必要に応じて図１１に示すようにシリコン酸化膜３８のエッチングを行い、ＳｉＧｅ基板２表面からの突出量を調整したシリコン酸化膜３８′を形成する。このシリコン酸化膜３８′が最終的な回路素子領域２６Ａにおける溝型素子分離４となる（図１参照）。したがって、このエッチングは溝型素子分離４のＳｉＧｅ基板２表面からの突出量を調整するためにおこなう。このときのシリコン酸化膜３８のエッチング量Ｄは、上述した図１０における若干の膜厚Ｃ′よりも少ない量とし、少なくとも膜厚Ｃ′よりも薄い膜厚Ｃ″のシリコン酸化膜３８が残るようにする。
【００３４】
その後、エッチングにより図１２に示すようにアライメントマーク領域２６Ｂのシリコン酸化膜３８をエッチングマスクとしてシリコン窒化膜２４の除去を行う。このとき、回路素子領域２６Ａのシリコン窒化膜２４は表面に露出しているため、エッチングにより除去されるが、アライメントマーク領域２６Ｂのシリコン窒化膜２４は表面に露出していないため、エッチングにより除去されることなく、図１２に示すようにそのまま残留している。
【００３５】
そして、シリコン窒化膜２４を除去した後、従来公知のＭＯＳトランジタの形成工程に従って、下敷き酸化膜２２の除去工程、イオン注入のためのスクリーン酸化膜形成工程、イオン注入後のスクリーン酸化膜除去工程およびゲート絶縁膜形成工程を行う。その結果、図１３に示すようにアライメントマーク領域２６Ｂのシリコン窒化膜２４が表面上に突出した状態となり、ＳｉＧｅ基板２の表面と段差を有したアライメントマーク２０が形成される。
【００３６】
ここで、アライメントマーク２０のＳｉＧｅ基板２の表面からの突出量Ｅは、シリコン窒化膜２４の初期堆積膜厚、ＳｉＧｅ基板２の追加異方性エッチング量、下敷き酸化膜２２とスクリーン酸化膜との膜厚およびこれらを除去する際のエッチング量の設定によりコントロールすることが可能である。このような突出量Ｅの一例としては、たとえば２０ｎｍ〜１００ｎｍとすることができる。
【００３７】
これ以降、従来公知のＭＯＳトランジタの形成工程に従って、ＭＯＳトランジタ１０、層間絶縁膜１２、コンタクト１６および配線１４を形成して図１に示すような半導体装置を形成することができる。
【００３８】
以上のような本実施の形態にかかる半導体装置の製造方法によれば、シリコン酸化膜３８によりトレンチ３２、３２′を埋め込んだ後は、ＳｉＧｅ基板２のバルク部分（ＳｉＧｅ基板２のＧｅが含まれている部分）が露出することがない。このため、この後のゲート絶縁膜などの他層を形成する際にＧｅがゲート絶縁膜などに拡散して該ゲート絶縁膜等を汚染することがない。すなわち、半導体基板としてＳｉＧｅ基板２を用いた場合においてもゲート絶縁膜等の他層に拡散したＧｅに起因して半導体素子（ＭＯＳトランジタ１０）の電気特性に影響が生じることを効果的に防止してアライメントマーク２０を形成することができる。これにより、半導体基板としてＳｉＧｅ基板２を用いた、高い電流駆動特性、低電源電圧化と高い素子の信頼性を兼ね備えた高品質の半導体装置を製造することが可能である。
【００３９】
また、アライメントマーク２０は、物理的に大きな段差を有するため、アライメントマーク２０の形成後は、光学的に不透明な膜をその上部に形成した場合においても、複数回行われる写真製版工程間での重ね合わせを精度良く行うことができ、位置精度に優れた高品質の半導体装置を製造することができる。
【００４０】
そして、本実施の形態にかかる半導体装置の製造方法により形成されたアライメントマーク２０は、任意の写真製版工程において使用することが可能であるという利点を有する。従来の技術においては、たとえば窒化膜／酸化膜スタック越しにイオン注入を行う際の写真製版工程やコンタクトホール形成の際の写真製版工程のみに特化して使用可能なアライメントマーク、ゲート電極材を用いたアライメントマーク、製造プロセスの途中で除去されるアライメントマークなども存在する。しかしながら、これらのアライメントマークは、特定の写真製版工程のみにおいて使用可能である、または特定の写真製版工程においては使用不可能である、などの制約があり、使用に関する自由度の小さいものである。しかしながら、本実施の形態にかかるアライメントマークは、製造プロセスが完了するまで存在し、また、アライメントマークの形成後においては任意のあらゆる写真製版工程において使用することが可能であるという効果を有するものである。
【００４１】
なお、本発明においては、シリコン窒化膜２４を除去した後に、従来公知のＣＭＯＳトランジタの形成工程に従って、下敷き酸化膜２２の除去工程、イオン注入のためのスクリーン酸化膜形成工程、イオン注入後のスクリーン酸化膜除去工程に続いて、ＳｉＧｅ基板２に薄膜ゲート絶縁膜／厚膜ゲート絶縁膜を形成する工程（以下、デュアルオキサイド工程と称する）を行うこともできる。
【００４２】
デュアルオキサイド工程においては、厚膜ゲート酸化により厚膜ゲート絶縁膜の形成を先に行う。続いて薄膜ゲート絶縁膜形成領域を開口したフォトレジストをパターニングし、該フォトレジストをマスクとして薄膜ゲート絶縁膜形成領域の厚膜ゲート絶縁膜を除去する。そして該フォトレジストを除去した後に薄膜ゲート酸化により薄膜ゲート絶縁膜を形成することにより同一基板上に２種類の膜厚のゲート絶縁膜を形成することができる。これにより、電気特性の異なる複数の半導体素子を備えた半導体装置を形成することができる。
【００４３】
ここで、アライメントマーク２０のＳｉＧｅ基板２の表面からの突出量Ｅは、シリコン窒化膜２４の初期堆積膜厚、ＳｉＧｅ基板２の追加異方性エッチング量、下敷き酸化膜２２とスクリーン酸化膜と厚膜ゲート絶縁膜との膜厚およびこれらを除去する際のエッチング量の設定によりコントロールすることが可能である。このような突出量Ｅの一例としては、上記と同様にたとえば２０ｎｍ〜１００ｎｍとすることができる。
【００４４】
また、上記においては、基板としてＳｉＧｅ基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、基板としてシリコン基板等を用いた場合についても広く適用することが可能である。
【００４５】
実施の形態２．
図１４は、本発明の実施の形態２にかかる半導体装置を示す断面図である。この半導体装置においては、シリコンゲルマニウム（ＳｉＧｅ）基板２（以下、ＳｉＧｅ基板２と称する）の回路素子領域２６Ｃおよびアライメントマーク領域２６Ｄを有する。回路素子領域２６Ｃには、ソース／ドレイン領域８を含む半導体素子であるＭＯＳトランジタ１０と、該ＭＯＳトランジタ１０を他のＭＯＳトランジタから分離する溝型素子分離４′と、配線１４と、が設けられている。また、ＭＯＳトランジタ１０と配線１４との間は層間絶縁膜１２で分離されており、ソース／ドレイン領域８と配線１４とはコンタクト１６により電気的に接続されている。溝型素子分離４′は、ＳＴＩ(Shallow Trench Isolation)構造をなすものであり、ＳｉＧｅ基板２に設けられたトレンチの内壁に保護膜６を形成し、さらに絶縁材料を埋め込んで形成された素子分離である。
【００４６】
アライメントマーク領域２６Ｄでは、上記のＳＴＩ構造形成時に使用された下敷き酸化膜（シリコン酸化膜）５２、ポリシリコン膜５４およびシリコン窒化膜５６が除去されずに残されており、これらがＳｉＧｅ基板２の表面から突出した状態で積層されてアライメントマーク５０を構成している。また、このアライメントマーク５０においては、ポリシリコン膜５４の端部が酸化されて形成されたバーズビーク５３が形成されている。回路素子領域２６Ｃにおいては、このバーズビークは最終的に除去されているが、この製造工程中には回路素子領域２６Ｃにおいてもこのバーズビークが存在しており、このバーズビークが溝型素子分離４′の分離端５の落ち込みを防止するため、溝型素子分離４′が保護膜６を介してＳｉＧｅ基板２との間に隙間無く形成されている。これにより、この半導体装置においては、活性領域端の電界集中を緩和され、良好な素子特性を有している。
【００４７】
隣接するアライメントマーク２０間には、溝部内壁に保護膜６が形成され、絶縁膜１８が埋め込まれている。また、アライメントマーク領域２６Ｄにおいても、アライメントマーク２０を覆って層間絶縁膜１２が形成されている。なお、図１４および以降に示す図面においては、理解の容易のため実施の形態１で示した図１と同様の部材については同じ符号を付してある。
【００４８】
以上のような本実施の形態にかかる半導体装置においては、半導体基板としてシリコン基板のバルク部分に、シリコン結晶より格子間隔が大きいゲルマニウム原子層を配置したＳｉＧｅ基板２を用いている。これにより、ＳｉＧｅ層の存在によって表面Ｓｉ層の格子間隔を広げる効果が得られ、その結果として電子の移動度が高くなって駆動電流を大きくすることができる。したがって、高い電流駆動特性、低電源電圧化と高い素子の信頼性を兼ね備えた高品質の半導体装置が実現されている。
【００４９】
また、以上のような本実施の形態にかかる半導体装置においては、ＳｉＧｅ基板２のバルク部分が露出することがなく絶縁膜１８により埋め込まれている。これにより、ゲート絶縁膜等の他層を形成する際に、Ｇｅを含んだ層の露出に起因してゲート絶縁膜などの他層がＧｅにより汚染され、機能劣化することがない。したがって、基板としてＳｉＧｅ基板２を用いた場合においても、Ｇｅ汚染に起因して素子の電気特性に影響が生じることが確実に防止されており、高い電流駆動特性と高い素子の信頼性を両立した半導体装置が実現されている。
【００５０】
さらに、アライメントマーク２０は物理的にＳｉＧｅ基板２の表面と大きな段差を有するため、アライメントマーク２０の形成後は、光学的に透明な膜をその上部に形成した場合は勿論のこと、光学的に不透明な膜をその上部に形成した場合においても、複数回行われる写真製版工程間での重ね合わせを精度良く行うことが可能であり、位置精度に優れた高品質の半導体装置が実現されている。
【００５１】
さらに、本実施の形態にかかる半導体装置の製造方法においては、アライメントマーク５０を下敷き酸化膜５２およびシリコン窒化膜５６と、これらと光学係数の異なるポリシリコン膜５４と、を積層した３層構造として形成している。これにより、このアライメントマーク５０を用いて半導体装置を製造する際に、波長を調整することによりアライメントマーク５０の輪郭をより明確に検出することができ、より高精度で写真製版工程間での重ね合わせを行うことが可能であり、位置精度に優れた高品質の半導体装置を製造することができる。
【００５２】
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。
【００５３】
まず、図１５に示すようにＳｉＧｅ基板２上を熱酸化して下敷き酸化膜５２をたとえば５ｎｍ〜５０ｎｍの膜厚で形成する。つぎに、図１６に示すように該下敷き酸化膜５２上にポリシリコン膜５４をたとえば２０ｎｍ〜１００ｎｍの膜厚で形成する。さらに、図１７に示すようにポリシリコン膜５４上にシリコン窒化膜５６をたとえば５０ｎｍ〜２００ｎｍの膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図１８に示すようにトレンチを形成する部分を開口したフォトレジスト３０をパターニングする。その後、該フォトレジスト３０をマスクに用いて図１９に示すようにシリコン窒化膜５６、ポリシリコン膜５４、下敷き酸化膜５２およびＳｉＧｅ基板２の異方性エッチングを行い、トレンチ５８を形成する。
【００５４】
トレンチ５８の形成後、写真製版技術により図２０に示すように回路素子領域２６Ｃにのみをフォトレジスト３４で覆う。この状態でさらにＳｉＧｅ基板２の追加異方性エッチングを行い、フォトレジスト３４を除去する。これにより、図２１に示すようにアライメントマーク領域２６Ｄにはトレンチ５８よりも深さに深いトレンチ５８′が形成される。この追加異方性エッチングは、ＳｉＧｅ基板２のリセス量でたとえば５０ｎｍ〜１５０ｎｍ程度実施する。
【００５５】
上述したように、ＳｉＧｅ基板２の追加異方性エッチングを行って形成されたアライメントマーク領域２６Ｄのトレンチ５８′は、回路素子領域２６Ｃに形成されたトレンチ５８よりもトレンチ深さが深くなる。一方、アライメントマーク領域２６Ｄのシリコン窒化膜２４は、追加異方性エッチングによる目減り分だけ回路素子領域２６Ｃのシリコン窒化膜２４よりも膜厚が薄くなる。この追加異方性エッチングによる目減り分量は、追加異方性エッチングにおけるＳｉＧｅ基板２に対するシリコン窒化膜５６の選択比で決まるため使用する膜の膜質により異なるが、一例としては２０ｎｍ〜２００ｎｍ程度となる。
【００５６】
トレンチ５８およびトレンチ５８′の形成後、熱酸化を行うことによりトレンチ５８およびトレンチ５８′の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図２２に示すようにトレンチ５８およびトレンチ５８′の内壁に保護膜３６を形成する。この保護膜３６は、後工程である酸化膜の埋め込み工程を行う場合、たとえば高密度プラズマ（High-density plasma）ＣＶＤ（chemical vapor deposition）法（以下、ＨＤＰ  ＣＶＤ法と称する）を用いて酸化膜の埋め込みを行う際に、プラズマが直接ＳｉＧｅ基板２を叩くことによりＳｉＧｅ基板２にダメージが加わらないようにＳｉＧｅ基板２を保護するために設けるものである。このような保護膜３６は、たとえば５ｎｍ〜５０ｎｍ程度の厚みで形成する。また、この熱酸化によりポリシリコン膜５４の端部においては、図２２に示すようにバーズビーク５３が形成されている。
【００５７】
つぎに、ＣＶＤ法を用いて、図２３に示すようにトレンチ５８およびトレンチ５８′を埋め込むようにシリコン酸化膜３８を堆積する。ＣＶＤ法としては、たとえばＨＤＰ  ＣＶＤ法を用いることができる。ここで堆積するシリコン酸化膜３８の膜厚Ａは、図２３に示すようにアライメントマーク領域２６Ｄにおいてトレンチ５８′の底面に形成された保護膜３６の表面から、該アライメントマーク領域２６Ｄのシリコン窒化膜５６の表面までの距離Ｂに若干の追加量Ｃを加えた膜厚とする。ただし、この追加量Ｃは、少なくとも上述したＳｉＧｅ基板２の追加異方性エッチングにより目減りしたアライメントマーク領域２６Ｄのシリコン窒化膜５６の目減り分と同等か、もしくはそれよりも厚くする必要がある。この追加量Ｃは、一例として２０ｎｍ〜１００ｎｍとすることができる。
【００５８】
シリコン酸化膜３８を堆積した後、ＣＭＰ法を用いてシリコン酸化膜３８の全面を研磨して図２４に示すようにシリコン酸化膜３８の平坦化を行う。このＣＭＰ法を用いた研磨においては、上述した実施の形態の場合と同様にシリコン酸化膜３８のプリエッチングを行わず、シリコン酸化膜３８の凹凸が無くなった時点で研磨にオートストップがかかり高い平坦性を得られるスラリー（以下、高平坦化スラリーと称する）を用いることが好ましい。このような高平坦化スラリーを用いてＣＭＰ法による研磨を行うことにより、最も高さの低い平坦面にシリコン酸化膜３８の表面レベルが揃うまで研磨が進み、完全に平坦になった後はほとんど研磨が進まなくなる。これにより、シリコン酸化膜３８を研磨しすぎるといった不具合の発生を防止することができる。なお、シリコン酸化膜３８の研磨は、上述した高平坦化スラリーを用いることなく行うことも可能である。
【００５９】
シリコン酸化膜３８において最も高さの低い平坦面は、図２３に示すように分離領域すなわちトレンチ５８′上の領域である。このため、高平坦化スラリーを用いてＣＭＰ法による研磨を行う場合には、図２４に示すようにシリコン窒化膜５６の上に若干の膜厚Ｃ′のシリコン酸化膜３８を残した状態で研磨は停止する。ここで若干の膜厚Ｃ′は、上述した図２３における追加量Ｃと同等か、もしくはこれよりも若干（〜数ｎｍ）薄くなった程度である。
【００６０】
つぎに、必要に応じて図２５に示すようにシリコン酸化膜３８のエッチングを行い、ＳｉＧｅ基板２表面からの突出量を調整したシリコン酸化膜３８′を形成する。このシリコン酸化膜３８′が最終的な回路素子領域２６Ｃにおける溝型素子分離４′となる。したがって、このエッチングは溝型素子分離４のＳｉＧｅ基板２表面からの突出量を調整するためにおこなう。このときのシリコン酸化膜３８のエッチング量Ｄは、上述した図２４における膜厚Ｃ′よりも少ない量とし、少なくとも膜厚Ｃ′よりも薄い膜厚Ｃ″のシリコン酸化膜３８が残るようにする。
【００６１】
その後、エッチングにより図２６に示すようにアライメントマーク領域２６Ｄのシリコン酸化膜３８をエッチングマスクとしてシリコン窒化膜５６およびポリシリコン膜５４の除去を行う。これによりシリコン酸化膜３８″が露出する。このとき、回路素子領域２６Ｃのシリコン窒化膜５６は表面に露出しているため、エッチングにより除去されるが、アライメントマーク領域２６Ｄのシリコン窒化膜５６は表面に露出していないため、エッチングにより除去されることなく、図２６に示すようにそのまま残留している。
【００６２】
そして、シリコン窒化膜５６を除去した後、従来公知のＭＯＳトランジタの形成工程に従って、下敷き酸化膜５２の除去工程、イオン注入のためのスクリーン酸化膜形成工程、イオン注入後のスクリーン酸化膜除去工程およびゲート絶縁膜形成工程を行う。その結果、図２７に示すようにアライメントマーク領域２６Ｄのシリコン窒化膜５６が表面上に突出した状態となり、ＳｉＧｅ基板２の表面と段差を有したアライメントマーク５０が形成される。
【００６３】
ここで、アライメントマーク５０のＳｉＧｅ基板２の表面からの突出量Ｅは、シリコン窒化膜５６の初期堆積膜厚、ＳｉＧｅ基板２の追加異方性エッチング量、下敷き酸化膜５２とスクリーン酸化膜との膜厚およびこれらを除去する際のエッチング量の設定によりコントロールすることが可能である。このような突出量Ｅの一例としては、たとえば２０ｎｍ〜１００ｎｍとすることができる。
【００６４】
また、図２７に示すように溝型素子分離４′の分離端５においては、溝型素子分離４′が保護膜６を介してＳｉＧｅ基板２との間に隙間無く形成されている。上述した実施の形態１にかかる製造方法においては、図２８に示すように溝型素子分離４の分離端７においては、溝型素子分離４とＳｉＧｅ基板２との間に隙間が存在してしまう。しかしながら、本実施の形態においては、回路素子領域２６Ｃにおいてバーズビーク５３が存在しており、このバーズビークが溝型素子分離４′の分離端５の落ち込みを防止するため、図２７に示すように溝型素子分離４′の分離端５において溝型素子分離４′とＳｉＧｅ基板２との間に隙間を空けることなく無く溝型素子分離４′を形成することができる。これにより、活性領域端の電界集中を緩和され、良好な素子特性を有する半導体装置を製造することができる。
【００６５】
これ以降、従来公知のＭＯＳトランジタの形成工程に従って、ＭＯＳトランジタ１０、層間絶縁膜１２、コンタクト１６および配線１４を形成して図１４に示すような半導体装置を形成することができる。
【００６６】
以上のような本実施の形態にかかる半導体装置の製造方法によれば、シリコン酸化膜３８によりトレンチ３２、３２′を埋め込んだ後は、ＳｉＧｅ基板２のバルク部分（ＳｉＧｅ基板２のＧｅが含まれている部分）が露出することがない。このため、この後のゲート絶縁膜などの他層を形成する際にＧｅがゲート絶縁膜などに拡散して該ゲート絶縁膜等を汚染することがない。すなわち、半導体基板としてＳｉＧｅ基板２を用いた場合においてもゲート絶縁膜等の他層に拡散したＧｅに起因して半導体素子（ＭＯＳトランジタ１０）の電気特性に影響が生じることを効果的に防止してアライメントマーク２０を形成することができる。これにより、半導体基板としてＳｉＧｅ基板２を用いた、高い電流駆動特性、低電源電圧化と高い素子の信頼性を兼ね備えた高品質の半導体装置を製造することが可能である。
【００６７】
また、アライメントマーク２０は、物理的に大きな段差を有するため、アライメントマーク２０の形成後は、光学的に不透明な膜をその上部に形成した場合においても、複数回行われる写真製版工程間での重ね合わせを精度良く行うことができ、位置精度に優れた高品質の半導体装置を製造することができる。
【００６８】
そして、本実施の形態にかかる半導体装置の製造方法により形成されたアライメントマーク２０は、任意の写真製版工程において使用することが可能であるという利点を有する。従来の技術においては、たとえば窒化膜／酸化膜スタック越しにイオン注入を行う際の写真製版工程やコンタクトホール形成の際の写真製版工程のみに特化して使用可能なアライメントマーク、ゲート電極材を用いたアライメントマーク、製造プロセスの途中で除去されるアライメントマークなども存在する。しかしながら、これらのアライメントマークは、特定の写真製版工程のみにおいて使用可能である、または特定の写真製版工程においては使用不可能である、などの制約があり、使用に関する自由度の小さいものである。しかしながら、本実施の形態にかかるアライメントマークは、製造プロセスが完了するまで存在し、また、アライメントマークの形成後においては任意のあらゆる写真製版工程において使用することが可能であるという効果を有するものである。
【００６９】
さらに、本実施の形態にかかる半導体装置の製造方法においては、アライメントマーク５０を下敷き酸化膜５２およびシリコン窒化膜５６と、これらと光学係数の異なるポリシリコン膜５４と、を積層した３層構造として形成している。これにより、このアライメントマーク５０を用いて半導体装置を製造する際に、波長を調整することによりアライメントマーク５０の輪郭をより明確に検出することができ、より高精度で写真製版工程間での重ね合わせを行うことが可能であり、位置精度に優れた高品質の半導体装置を製造することができる。
【００７０】
また、本発明においては、シリコン窒化膜５６を除去した後に、従来公知のＭＯＳトランジタの形成工程に従って、ポリシリコン膜５４および下敷き酸化膜５２の除去工程、イオン注入のためのスクリーン酸化膜形成工程、イオン注入後のスクリーン酸化膜除去工程に続いて、ＳｉＧｅ基板２に薄膜ゲート絶縁膜／厚膜ゲート絶縁膜を形成する工程（以下、デュアルオキサイド工程と称する）を行っても良い。
【００７１】
デュアルオキサイド工程においては、厚膜ゲート酸化により厚膜ゲート絶縁膜の形成を先に行う。続いて薄膜ゲート絶縁膜形成領域を開口したフォトレジストをパターニングし、該フォトレジストをマスクとして薄膜ゲート絶縁膜形成領域の厚膜ゲート絶縁膜を除去する。そして該フォトレジストを除去した後に薄膜ゲート酸化により薄膜ゲート絶縁膜を形成することにより同一基板上に２種類の膜厚のゲート絶縁膜を形成することができる。これにより、電気特性の異なる複数の半導体素子を備えた半導体装置を形成することができる。
【００７２】
ここで、アライメントマーク５０のＳｉＧｅ基板２の表面からの突出量Ｅは、シリコン窒化膜５６の初期堆積膜厚、ＳｉＧｅ基板２の追加異方性エッチング量、下敷き酸化膜５２とスクリーン酸化膜と厚膜ゲート絶縁膜との膜厚およびこれらを除去する際のエッチング量の設定によりコントロールすることが可能である。このような突出量Ｅの一例としては、上記と同様にたとえば２０ｎｍ〜１００ｎｍとすることができる。
【００７３】
また、上記においては、基板としてＳｉＧｅ基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、基板としてシリコン基板等を用いた場合についても広く適用することが可能である。
【００７４】
実施の形態３．
実施の形態３では、上述した実施の形態１において説明した半導体装置の変形例について説明する。図２９は、本発明の実施の形態３にかかる半導体装置の概略構成を示す断面図である。
【００７５】
この半導体装置においては、シリコンゲルマニウム（ＳｉＧｅ）基板２（以下、ＳｉＧｅ基板２と称する）の回路素子領域２６Ｃ、アライメントマーク領域２６Ｄおよびアライメントマーク領域２６Ｃを有する。回路素子領域２６Ｃおよびアライメントマーク領域２６Ｄの構成は、実施の形態１において図１で示した構成と同様である。
【００７６】
図２９に示す半導体装置が図１で示した半導体装置と異なる点は、ＳＴＩ構造のアライメントマーク７０を有するアライメントマーク領域２６Ｃを備える点である。このＳＴＩ構造のアライメントマーク７０は、回路素子領域２６Ａの溝型素子分離４と同様の工程により該溝型素子分離４と同時に作製することができる。したがって、工程数を増やすことなく形成することが可能である。
【００７７】
このような構成とすることにより、この半導体装置は、上述した実施の形態１において説明した効果を有する。また、この半導体装置は、光学的に透明な膜を形成した後の写真製版工程において、アライメントマーク２０とＳＴＩ構造のアライメントマーク７０とを使い分けることが可能である。アライメントマーク７０は、積層膜を用いていないシンプルな構成であるため、アライメントマークの輪郭がかすむなどの状況が発生せず、精度良く検出することが可能である。したがって、作業工程に応じて検出精度の高いアライメントマークを用いるなど、写真製版工程毎にアライメントマーク２０とアライメントマーク７０とを使い分けることにより、より高精度で写真製版工程間での重ね合わせを行うことが可能であり、位置精度に優れた高品質の半導体装置を製造することができる。
【００７８】
実施の形態４．
実施の形態３では、上述した実施の形態２において説明した半導体装置の変形例について説明する。図３０は、本発明の実施の形態４にかかる半導体装置の概略構成を示す断面図である。
【００７９】
この半導体装置においては、シリコンゲルマニウム（ＳｉＧｅ）基板２（以下、ＳｉＧｅ基板２と称する）の回路素子領域２６Ｃ、アライメントマーク領域２６Ｄおよびアライメントマーク領域２６Ｅを有する。回路素子領域２６Ｃおよびアライメントマーク領域２６Ｄの構成は、実施の形態２において図１４で示した構成と同様である。
【００８０】
図３０に示す半導体装置が図１４で示した半導体装置と異なる点は、ＳＴＩ構造のアライメントマーク８０を有するアライメントマーク領域２６Ｅを備える点である。このＳＴＩ構造のアライメントマーク８０は、回路素子領域２６Ｃの溝型素子分離４′と同様の工程により該溝型素子分離４′と同時に作製することができる。したがって、工程数を増やすことなく形成することが可能である。
【００８１】
このような構成とすることにより、この半導体装置は、上述した実施の形態２において説明した効果を有する。また、この半導体装置は、光学的に透明な膜を形成した後の写真製版工程において、アライメントマーク２０とＳＴＩ構造のアライメントマーク８０とを使い分けることが可能である。アライメントマーク８０は、積層膜を用いていないシンプルな構成であるため、アライメントマークの輪郭がかすむなどの状況が発生せず、精度良く検出することが可能である。したがって、作業工程に応じて検出精度の高いアライメントマークを用いるなど、写真製版工程毎にアライメントマーク２０とアライメントマーク８０とを使い分けることにより、より高精度で写真製版工程間での重ね合わせを行うことが可能であり、位置精度に優れた高品質の半導体装置を製造することができる。
【産業上の利用可能性】
【００８２】
以上のように、本発明にかかる半導体装置の製造方法は、写真製版工程を有する半導体装置の製造に有用であり、特に、同一基板上に電気特性の異なる複数の半導体素子を有し、写真製版工程を多用する半導体装置の製造に適している。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態１にかかる半導体装置の概略構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図９】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１１】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１４】本発明の実施の形態２にかかる半導体装置の概略構成を示す断面図である。
【図１５】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図１６】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図１７】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図１８】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図１９】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２０】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２１】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２２】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２３】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２４】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２５】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２６】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２７】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２８】本発明の実施の形態２にかかる半導体装置の製造工程を説明する断面図である。
【図２９】本発明の実施の形態３にかかる半導体装置の概略構成を示す断面図である。
【図３０】本発明の実施の形態４にかかる半導体装置の概略構成を示す断面図である。
【符号の説明】
【００８４】
２  シリコン基板
４  溝型素子分離
４′  溝型素子分離
５  溝型素子分離４′の分離端
６  保護膜
７  溝型素子分離４の分離端
８  ソース／ドレイン領域
１０  半導体素子
１２  層間絶縁膜
１４  配線
１６  コンタクト
１８  絶縁膜
２０  アライメントマーク
２２  下敷き酸化膜
２４  シリコン窒化膜
２６Ａ  回路素子領域
２６Ｂ  アライメントマーク領域
３０  フォトレジスト
３２  トレンチ
３２′  トレンチ
３４  フォトレジスト
３６  保護膜
３８  シリコン酸化膜
５０  アライメントマーク
５２  下敷き酸化膜
５３  バーズビーク
５４  ポリシリコン膜
５６  シリコン窒化膜
５８  トレンチ
５８′  トレンチ
７０  ＳＴＩ構造のアライメントマーク
８０  ＳＴＩ構造のアライメントマーク
【図１】
2006114772.tif 000003
【図２】
2006114772.tif 000004
【図３】
2006114772.tif 000005
【図４】
2006114772.tif 000006
【図５】
2006114772.tif 000007
【図６】
2006114772.tif 000008
【図７】
2006114772.tif 000009
【図８】
2006114772.tif 000010
【図９】
2006114772.tif 000011
【図１０】
2006114772.tif 000012
【図１１】
2006114772.tif 000013
【図１２】
2006114772.tif 000014
【図１３】
2006114772.tif 000015
【図１４】
2006114772.tif 000016
【図１５】
2006114772.tif 000017
【図１６】
2006114772.tif 000018
【図１７】
2006114772.tif 000019
【図１８】
2006114772.tif 000020
【図１９】
2006114772.tif 000021
【図２０】
2006114772.tif 000022
【図２１】
2006114772.tif 000023
【図２２】
2006114772.tif 000024
【図２３】
2006114772.tif 000025
【図２４】
2006114772.tif 000026
【図２５】
2006114772.tif 000027
【図２６】
2006114772.tif 000028
【図２７】
2006114772.tif 000029
【図２８】
2006114772.tif 000030
【図２９】
2006114772.tif 000031
【図３０】
2006114772.tif 000032