(57)【要約】【課題】  半導体基板４上にシリコン酸化膜５を介して例えばゲ−ト電極２を形成するに際し、このゲ−ト電極２を複数の多結晶シリコン層６の積層体で構成する。ゲ−ト電極２の部分は、非晶質層の堆積工程とこの非晶質材料の結晶化（再結晶化）工程とを有する薄膜の製造方法により形成する。この際、１回に成膜する非晶質層の厚さが不良事象に応じて決定される臨界応力値によって規定される厚み以下であるように非晶質層の堆積を複数回に分割して行い、各非晶質層の堆積工程後毎に非晶質材料を結晶化させ、かつ非晶質層堆積工程と非晶質材料結晶化工程を繰り返すことにより必要な膜厚の多結晶層６の積層構造体を得る。【解決手段】  半導体装置の電気特性の劣化と、層間剥離，層内での割れ等の不良を防止し、かつ多結晶材料層の積層により、所望厚さで小粒径の多結晶層が得られる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された導電性薄膜のゲート電極を有する半導体装置の製造方法において、
前記ゲート電極は、非晶質シリコン層を堆積する工程と、前記堆積非晶質シリコン層を結晶化させる工程と、タングステン層を堆積させる工程とを複数回行い、
前記結晶化は、前記非晶質シリコン層の堆積ごとに行うことにより製造されることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に形成された導電性薄膜のゲート電極を有する半導体装置の製造方法において、
前記ゲート電極は、非晶質シリコン層を堆積する工程と、タングステン層を堆積させる工程と、前記堆積非晶質シリコン層を結晶化させる工程とを各々複数回行うことにより製造されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製法に係り、特に、不良事象に応じて規定される厚み以下に分割された多結晶層を積層した薄膜構造、或いは多結晶層と、各多結晶層間を分離するための該多結晶層とは主成分が異なる材料層とを積層した薄膜構造を有する半導体装置、及びその装置の製造方法と製造装置、更には半導体装置の不良事象を防止する多結晶層の膜厚決定方法に関するものである。
【背景技術】
【０００２】
近年、非晶質材料が、等方性かつ均質な材料が得られるという長所を活かして、半導体装置材料、磁性材料として様々な用途に使用されている。半導体装置の材料としては非晶質シリコンが一様な不純物濃度を容易に得ることを目的によく利用されている。
【０００３】
シリコン薄膜は半導体基板表面に多結晶シリコン層として成膜すると膜内に生じる応力は数百ＭＰａ以下と十分に低いが、半導体基板表面に非晶質層を成膜した後、他の材料を成膜する、或いは他層に生じた応力を緩和するための熱処理を施す、或いは成膜した前記非晶質材料を結晶化させる等の目的で、先に被着した非晶質材料が結晶化する温度よりも高温にさらされる場合、前記非晶質材料の結晶化に伴って膜体積が収縮するため、１０００ＭＰａに達する極めて大きな引張り応力が膜内に発生する場合がある。
【０００４】
この応力発生に起因した半導体基板の反り変形、或いは半導体装置内に発生する膜のはく離、膜内での割れ、結晶欠陥（転位等）等によって、製品の信頼性を著しく劣化させる場合が生じた。これらの不良を防止するため、例えば特開昭６３−２６００５２号公報に記載のように、膜内に圧縮応力を生じている膜及び膜内に引張り応力を生じている膜を積層させて、トータルの応力を低応力化する方法が図られていた。
【０００５】
尚、この他半導体装置における多結晶シリコン膜の積層形成に関して、特開昭６３−２９９５４号公報や特開平３−３３２６号公報記載の技術がある。これらの技術は互いに種類の異なる材料を積層する技術である。
【０００６】
【特許文献１】特開昭６３−２６００５２号公報
【特許文献２】特開昭６３−２９９５４号公報
【特許文献３】特開平３−３３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、半導体基板の表面に非晶質層を成膜し、結晶化させて多結晶相にするとき、膜が厚いほど結晶粒が大きくなり、体積収縮の割合が大きくなる傾向があるため、成膜した膜厚によっては各成膜層間の接着強度或いは成膜層の材料強度よりも、結晶化した前記非晶質材料層に生じた引張り応力が大きくなり、層間はく離、層内での割れ等の不良が発生する。
【０００８】
また、半導体装置内に前記欠陥が発生しない場合においても、露光時に支障を来すような反り変形がウエハに生じる原因となったり、非晶質材料の膜界面のひずみ増大に伴う転位密度の増加によって、電気伝導性、配線抵抗の増大等の半導体装置内の電気特性の劣化の原因となる等、発生応力を制御するためには成膜するときの膜厚に制限を設ける必要があった。
【０００９】
本願明細書では半導体装置内に発生する応力の増大に起因する様々な不良を総称して、“半導体装置の不良事象”と呼ぶことにする。また、これらの不良事象を起こさない許容応力値は、半導体装置製造工程の違い、積層膜が半導体装置に用いられている部分の違い、材料物性、対応する不良事象によって様々に変化するため、この半導体装置の不良事象を起こさない許容応力値を“臨界応力値”と呼ぶこととする。
【００１０】
非晶質材料相膜を結晶化させた多結晶材料相膜の膜厚が薄い場合は、結晶粒が微細化され発生応力が低くなり、前記のような不良は発生しないが、膜内に流せる許容電流が制限されたり、通電時における膜内の過大な電流によって生じるエレクトロマイグレーション等の不良の原因となり、非晶質材料相膜を結晶化させた多結晶材料相膜を、適正な厚さに成膜することは困難であった。
【００１１】
本発明の目的は以下の通りである。
（１）非晶質層の堆積工程と該非晶質材料の結晶化工程を有する薄膜の製造方法において、後の工程で結晶化される非晶質層を含む、導電性の薄膜構造の膜厚を、設計仕様上必要とする厚さに成膜することができ、且つ製造される半導体装置の電気特性の劣化と、層間剥離、層内での割れ、結晶欠陥等の不良が起こらない半導体装置の製造方法を提供することにある。
（２）また（１）の課題に対して提供される半導体装置の製造方法によって、欠陥発生が防止された高い信頼性をもつ半導体装置を提供することにある。
（３）或いは非晶質層の堆積工程と該非晶質材料の結晶化工程が行える薄膜製造装置において、非晶質層を成膜する工程と、その非晶質材料を結晶化させる工程を、自動制御によって、製造途中の薄膜を大気開放せず、一貫した工程内にて行われる薄膜製造装置を提供することにある。
（４）或いは上記（１）〜（３）の本発明の目的を達成するため、経験的にではなく、不良事象を確実に防止する、１回に堆積できる非晶質層の厚さの上限値を決定する方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明は以下の特徴を備える。
本発明の半導体装置は導電性の薄膜を有するものであって、（１）薄膜の少なくとも一部は膜厚方向に分割された積層構造を成し、かつ分割による各層の主成分は同一元素又は同一化合物であること（特に主成分がシリコン原子を含む材料又は金属シリサイドである場合に効果的である。ドープにより各層の材質が異なっても差し支えない。）、（２）薄膜の少なくとも一部は膜厚方向に分割された積層構造を成し、かつ分割による各層内の平均結晶粒径がその分割層厚の約１／２倍から約１０倍までであること（例えば分割された膜厚と同等であるか同じオーダであることか或いは数分の１〜数倍程度である）、及び／又は（３）薄膜の少なくとも一部は膜厚方向に分割された積層構造を成し、かつ各層厚は半導体装置の不良事象に応じて決定される臨界応力値にて規定される厚さ以下であること、を特徴とする。
【００１３】
いずれにせよ、半導体装置は導電性の同一材料からなる薄膜構造体を有するものでありその膜厚方向に少なくとも１回以上分割されていることが好ましい。また薄膜は２層以上の多結晶層からなること、電極（特に望ましくはゲート電極）、配線層の群から選ばれる部分に適用されることが好ましい。また前記多結晶層の各層間を分離する位置に多結晶層とは異なる材料の層があることも有効である。更に膜厚方向に分割された薄膜の各分割層内の不純物濃度が隣接した層間の少なくとも一つの層間で異なることも有効である。
【００１４】
或いは本発明の半導体装置は半導体基板表面に溝又は凹凸部を有するものであって、半導体基板表面の一部又は全部の溝又は凹凸部に少なくとも半導体基板表面と溝又は凹凸部とがなす角の部位を覆うように導電性の多層薄膜を形成し、かつ各層の主成分は同一元素又は同一化合物であることを特徴とする。この場合、導電性多層薄膜は多結晶相であり、かつ薄膜を構成する各層厚が半導体装置の不良事象に応じて決定される臨界応力値によって規定される厚さ以下であることが好ましい。
【００１５】
また前記多結晶層の各層間を分離する位置に多結晶層とは異なる材料の層があることも有効である。更に膜厚方向に分割された薄膜の各分割層内の不純物濃度が隣接した層間の少なくとも一つの層間で異なることも有効である。
【００１６】
或いは本発明の半導体装置は、金属シリサイド薄膜が膜厚方向に少なくても１回以上分割された積層構造体となっていることを特徴とする。
【００１７】
更に本発明の半導体装置の実施態様は次の通りである。
〔１〕非晶質層の堆積工程と非晶質材料の結晶化工程により得られる多結晶層を有し、主成分が同一材料からなる多結晶層が少なくとも２層以上連続的に積層されている。〔２〕積層した多結晶層の各々の膜厚が半導体装置の不良事象に応じて決定される臨界応力値によって規定される厚さ以下である。〔３〕ゲート電極を有する半導体装置において、半導体基板上の全て或いは一部のゲート電極構造に主成分が同一材料からなる多結晶層が少なくとも２層以上連続的に積層されている。
【００１８】
本発明の半導体装置の製造方法は、半導体基板上に非晶質層を堆積する工程と堆積非晶質材料を結晶化する工程とを有するものにおいて、（１）非晶質層の堆積工程を複数回に分割し、各非晶質層の堆積工程ごとに前記結晶化工程を行うこと、或いは（２）非晶質層の堆積工程を複数回に分割し、各非晶質層の堆積工程ごとに各非晶質層間を分離するために主成分が非晶質材料と異なる材料を堆積させ、少なくとも全工程終了後に堆積させた非晶質材料を結晶化させることを特徴とする。
【００１９】
（２）の場合、非晶質材料がシリコンであり、各非晶質層間を分離するための主成分が該非晶質材料と異なる材料がシリサイド反応を生じる金属であることが好ましい。
【００２０】
いずれかにせよ本発明の半導体装置の製造方法は、複数回に分割して堆積する非晶質層内の不純物濃度が隣接して堆積する層の少なくとも一つの層間で異なること、或いは非晶質材料を結晶化させる工程が非晶質層の全面か又は選択的に非晶質層の局所部分のみのレーザ照射による非晶質材料の結晶化工程であることが好ましい。
【００２１】
本発明の薄膜の製造方法は、非晶質層の堆積工程と非晶質材料の結晶化工程を有する方法であって、（１）非晶質層の堆積工程を複数回に分割し、各非晶質層の堆積工程ごとに前記結晶化工程を行うこと、（２）複数回に分割して堆積する非晶質層内の不純物濃度が、隣接して堆積する層の少なくとも一つの層間で異なること、（３）非晶質層の堆積工程を複数回に分割し、各非晶質層の堆積工程ごとに各非晶質層間を分離するために主成分が非晶質材料と異なる材料を堆積させ、少なくとも全工程終了後に堆積させた非晶質材料を結晶化させること、（４）非晶質材料を結晶化させる工程が、非晶質層の全面の、或いは選択的に非晶質層の局所部分のみの、レーザ照射による非晶質材料の結晶化工程であること、のいずれかを特徴とする。
【００２２】
或いは本発明の薄膜の製造方法は、シリコン薄膜と金属薄膜を積層してシリサイド反応を生じさせ、金属シリサイド薄膜を得る方法であって、金属薄膜とシリコン薄膜を少なくてもそれぞれ２回以上積層させ、かつ各積層膜厚が不良事象で規定される膜厚以下であり、シリサイド反応を生じさせることで金属シリサイド薄膜を作製することを特徴とする。
【００２３】
またいずれにせよ本発明の薄膜の製造方法は、１回に堆積する各非晶質層の膜厚が不良事象に応じて決定される臨界応力値で規定される膜厚以下であることが好ましい。
【００２４】
本発明の半導体装置の製造装置は、非晶質層の堆積工程と非晶質材料の結晶化工程を行う装置であって、半導体基板を中に設置するチャンバと、半導体基板を支持する治具と、チャンバ内温度及び基板温度を調節する加熱装置と、チャンバ内に流すガスの種類に対応した数のガスの流入量を調節する装置と、チャンバ内のガスの圧力を調節する装置と、チャンバ内から排気を行うための排気装置と、チャンバ、加熱装置、流入量調節装置、ガス圧力調節装置、及び排気装置を自動制御する装置とを有し、大気開放せずに、連続的、或いは断続的な複数回数の非晶質膜の堆積とその結晶化を行う工程を制御装置にて制御しながら半導体基板上に積層薄膜構造を形成することを特徴とする。
【００２５】
この装置においては、少なくとも１つ以上のレーザ照射装置と、レーザ照射装置を自動制御する装置とを有して、半導体装置製造工程を自動制御することによって、非晶質層の全面の結晶化或いは局所的な結晶化を行うことが可能である。
【００２６】
更に本発明の膜厚の決定方法は、非晶質層の堆積工程と非晶質材料の結晶化工程を行う薄膜の堆積膜厚を決定する方法であって、非晶質層の膜厚と非晶質材料が結晶化することによって得られる多結晶層に生じる平均結晶粒径との関係と、非晶質材料が結晶化することによって得られる多結晶層の膜厚と生じる応力との関係から、不良事象に応じて決定される臨界応力値以下に１回に堆積する非晶質層の膜厚を決定することを特徴とする。
【００２７】
ここで本願明細書にて用いる用語について以下に補足説明する。
主成分；積極的にドーピングするための不純物と、ガスやターゲット等の原料にもともと含まれている不純物と、製造工程中に止む無く混入してしまう不純物の計三者の不純物を除いた部分を言う。
【００２８】
（薄膜の）導電性；金属や半導体の示す導電性をいう。室温における半導体の体積抵抗率は金属と絶縁体の中間の１０−5〜１０8Ω・ｍ（１０−5〜１０8）Ω・ｍ程度である。体積抵抗率は不純物濃度が高い程低く、絶対零度では０に近い値を示す。従って本発明では薄膜の体積抵抗率が１０8Ω・ｍ（１０８Ω・ｍ）以下である場合、導電性があるという。
【００２９】
（堆積膜面内方向の）平均結晶粒径；堆積膜の不純物濃度、加熱条件によって結晶核発生密度が異なり、結晶化が起こる条件によっては約１／２倍〜約１０倍となる。即ち本発明は、各分割層の膜厚に対し１／２倍〜１０倍程度の粒径の結晶化（反応）が望ましい。
【００３０】
シリサイド反応による層；積層時は非晶質でも多結晶でも良く、最終的にできた膜が多結晶であれば良い。
【００３１】
半導体装置の不良事象；例えば層間はく離、或いは層内割れ、或いは結晶欠陥等の半導体装置内に発生する応力の増大に起因する様々な不良の総称。
【００３２】
臨界応力値；半導体装置の不良事象を起こさない許容応力値のこと。不良事象を起こさない許容応力値は半導体装置製造工程の違い、積層膜が半導体装置に用いられる部分の違い、材料物性、対応する不良事象によって様々に変化する。
【００３３】
トレンチ容量（ｔｒｅｎｃｈ  ｃａｐａｃｉｔｏｒ）；記憶容量が１Ｍビットを越すＤＲＡＭのメモリセルに用いられる容量のこと。シリコン基板に掘った深い溝の側壁に容量を作って面積を増やすと、微細化、高集積化の進展に伴って小さな占有面積でも大きな容量が得られる。
【００３４】
ＬＯＣＯＳ；素子間分離用シリコン酸化膜のこと。
一次再結晶（ｐｒｉｍａｒｙ  ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）；原子が規則正しく配列している範囲を結晶と考えるならば、非晶質状態である物質内にもミクロ的には結晶が存在していると考えることができるが、本願明細書でいう一次再結晶は非晶質物質が結晶の集合体に相変態すること、すなわち結晶化（反応）を意味する。一般的には、一次再結晶と呼べば、冷間加工等を行ったために結晶粒が粗大化し、かつ結晶欠陥を多く含んでいる部材を加熱したときに、粗大化した結晶粒が微細化することをいうが、本願においては、原子が活性化する温度にて微小結晶が粗大化する二次再結晶と区別し、平均粒径の大きさは一次再結晶にて生じる程度の大きさであることを強調してこの語句を用いた。
【００３５】
半導体装置の製造において、非晶質層の成膜工程の後に一次の再結晶反応を生じる温度で該非晶質材料の結晶化工程を行う場合、非晶質材料を結晶化して得た膜の結晶粒径の大きさは膜厚のオーダになり、膜厚方向にはほとんど結晶粒界が存在しない膜が形成されることが一般的に知られている。
【００３６】
また、結晶粒界は原子配列方向が異なる結晶粒間の不整合部であるため、局所的に多くの欠陥（転位或いは原子空孔等）が存在している領域である。
【００３７】
非晶質材料が熱処理によって結晶化する過程においては、膜厚が厚い場合、結晶粒が大きくなり、結晶粒界（欠陥密度の高い領域）の膜全体に占める割合が小さくなる。そのため、膜体積の収縮割合が大きくなり、膜内に発生する引張り応力は高くなる。一方、膜厚が薄い場合には生じる結晶粒が小さく、結晶粒界の膜全体に占める割合が大きくなるため、膜体積の収縮割合が小さくなり、膜内に発生する引張り応力を低く抑えることができる。
【００３８】
尚、ここで述べる結晶粒径とは、結晶化反応が完了した多結晶薄膜の任意断面において膜表面に平行方向に隣接する結晶粒界間隔の平均値とする。
【００３９】
実際に、アモルファスシリコン薄膜を膜厚を変化させて堆積し、結晶化反応を起こさせた場合に、膜内部に結晶化反応に伴って発生した応力（結晶化応力）の測定例を図１５に示す。図の横軸は堆積膜厚、縦軸は堆積した膜全体を一度に結晶化させた場合に結晶化反応に伴い膜内部に発生した応力である。このように、堆積膜厚が増加すると結晶化反応時に発生する応力が増加することが判る。
【００４０】
従って、薄膜のはがれや割れ、或いは単結晶基板内部の転位発生を防止するためには、結晶化反応で発生する応力を各不良事象で規定される臨界応力値以下となるように膜厚を制御することが有効となる。
【００４１】
本発明によれば、非晶質層の成膜工程を含む半導体装置の製造工程に於いて、１回に堆積する非晶質層の厚さを、不良事象に応じて決定される臨界応力値によって規定される厚み以下に制限して、該非晶質材料を結晶化させる工程を行うことで、非晶質層を一次の再結晶化によって得られる多結晶層内に形成される結晶粒径の大きさは、堆積した非晶質層の膜厚のオーダに制限される。
【００４２】
よって得られる多結晶層内に形成される結晶粒径の大きさが制限されるため、多結晶層内に発生する応力を不良事象を発生させない臨界応力値以下に低減することができる。
【００４３】
この低応力化された多結晶層を積層することによって、薄膜構造体の膜厚を設計仕様上必要とされる厚さに成膜することができ、且つ製造される半導体装置の電気特性の劣化や、層間はく離、層内での割れ、結晶欠陥等の応力起因の不良を防止することができる。これに伴い、製造する半導体装置の高い製品信頼性、製品の高歩留まりを得ることが可能となる。
【００４４】
また、非晶質層の堆積工程と該非晶質材料の結晶化工程が行える薄膜製造装置において、非晶質層を成膜する工程と、その非晶質材料を結晶化させる工程を、自動制御によって、製造途中の薄膜を大気開放せず、一貫した工程内にて行えることになる。
【発明の効果】
【００４５】
以上説明したように、本発明に基づく半導体装置の製造方法を用いることによって、１回に堆積する非晶質層の厚さを不良事象に応じて決定される臨界応力値によって規定される厚さ以下にして（一次の再）結晶化することにより、結晶化によって多結晶層内に発生する応力を低減することが可能となる。
【００４６】
また過大な電気抵抗にならない断面積になるまでこの低応力化された薄膜を積層することによって、最終的に応力起因の不良を防止した、電気特性の劣化や、層間剥離，層内での割れ等が起こらない、高い信頼性と歩留まりをもつ半導体装置を得ることができる。
【００４７】
更に、本発明に基づく薄膜製造装置を用いることによって、非晶質層を堆積する工程とその非晶質材料を結晶化させる工程を自動制御装置によって薄膜製造全工程をコントロールし、製造途中の薄膜を大気開放することなく、一貫した工程内で行えるようになる。
【００４８】
加えて、本発明に基づく不良事象に応じて決定される１回に堆積できる非晶質層の厚さを求める方法を用いることで、上記の効果を得るための１回に堆積できる非晶質層の膜厚を経験的に求めるのではなく、確実に不良事象を防止できる膜厚を決定することが可能となる。
【発明を実施するための最良の形態】
【００４９】
以下本発明の実施例について、図面を参照して説明する。
（実施例１）
本発明に基づく半導体装置及び半導体装置の製造方法に関する一実施例を図１〜図１４を用いて説明する。
【００５０】
図１は本発明の実施例に基づく半導体装置１の構造を示す断面斜視図である。半導体装置１は、ＬＯＣＯＳ形成、ゲート酸化、ゲート電極成膜及びそのエッチング工程までを完了したものであり、本発明の一つはＭＯＳトランジスタのゲート電極構造として利用されている。
【００５１】
本実施例において、ゲート電極２は、ＬＯＣＯＳ３により隣の素子と電気的に絶縁分離されたｐ型シリコン半導体基板４表面において、熱酸化工程で形成したシリコン酸化膜５と、そのシリコン酸化膜５の表面に、シリコンを電気的に活性化するリン（Ｐ）等の不純物を高濃度且つ均一な濃度で導入した、分割多結晶シリコン層６を積層した構造からなっている。この各分割多結晶シリコン層６は一次再結晶によって形成されるため、主に柱状晶組織となっている。
【００５２】
この半導体装置１の製造方法を、ｐ型シリコン半導体基板４にＣＭＯＳを製造する場合を例にとって、図２〜１４の製造行程断面図により説明する。
【００５３】
第１の工程を図２に示す。ｐ型シリコン半導体基板４表面の熱酸化を行い、シリコン酸化膜５ａを形成する。次にＣＶＤ（化学的気相蒸着）法等によって、シリコン酸化膜５ａ表面にシリコン窒化膜１１ａを成膜する。
【００５４】
続く第２の工程を図３に示す。図２の工程において成膜したシリコン窒化膜１１ａ表面にホトレジスト１２ａを均一に塗布し、ホトレジスト１２ａのパターニングを行い、窒化シリコン膜１１ａに対するエッチング加工を行う。フォスフィン（ＰＨ３）の流量を制御しながら、放電によってリン（Ｐ）をイオン化し、パターニングされた窒化シリコン膜１１ａをマスクとして、リン（Ｐ）をシリコン半導体基板４の窒化シリコン膜１１ａのエッチングで除去された部分に導入する。リン（Ｐ）の場合フォスフィンを用いてイオンを打ち込んだが、アルシン（ＡｓＨ３）等を用いて、ヒ素（Ａｓ）イオンを打ち込んでもよい。このようなイオン打ち込みを行うのは、ＬＯＣＯＳ部分を逆バイアスとして、デバイス間の絶縁をより完全にするためである。
【００５５】
第２の工程の後、第３の工程（図４）では、次のイオン打ち込み工程で、熱酸化等によってイオン打ち込みを防止する領域のみ、シリコン酸化膜５ａを厚く形成する。
【００５６】
図５は第４の工程を示す。ここでは図４の工程のシリコン窒化膜１１ａのみを選択的にエッチングを行い、除去する。次に三沸化ボロン（ＢＦ３）から放電によってボロンイオンを発生させ、ｐ型シリコン半導体基板４にボロンイオンを導入する。ｐ型シリコン半導体基板４はそのままでは、イオンが打ち込まれたダメージのため非晶質になっていたり、単結晶であっても格子欠陥が多いため電気的に活性化されていないため、非常に高い体積抵抗率を示す。そのため、加熱処理を行うことによって、導入した不純物を拡散させるとともにｐ型シリコン半導体基板４の回復を図る。
【００５７】
図６には第５の工程を示す。ＣＶＤ法等によりシリコン窒化膜１１ｂを成膜し、ＬＯＣＯＳ３を形成する部分のパターニングを行い、ＬＯＣＯＳ３形成のためのマスクとする。残留ホトレジスト１２ｂを取り除いた後、ウエット酸化等によりＬＯＣＯＳ３を形成する。
【００５８】
続いて図７に示す第６の工程において、ＬＯＣＯＳ３形成のときに用いたシリコン窒化膜１１ｂを熱リン酸等を用いて取り除き、ＬＯＣＯＳ３以外のシリコン酸化膜５ａもエッチングによって取り除く。露出したｐ型シリコン半導体基板４表面に、再び熱酸化によって新たな薄いシリコン酸化膜５を、ゲート電極用酸化膜として形成する。
【００５９】
この工程の後、ゲート電極材料を成膜する工程を行う。以下、シリコンを電気的に活性化する不純物を高濃度且つ均一な濃度で導入した、各分割多結晶シリコン層６が積層された第１図のゲート電極２の製造方法について、図１４を用いて説明する。
【００６０】
図１４は本発明に基づく、シリコンを電気的に活性化する不純物が高濃度且つ均一な濃度で導入した、分割多結晶シリコン層６積層構造をもつ第１図の半導体装置ゲート電極２の製造工程断面図である。
【００６１】
まず図１４の工程（１）を説明する。例えば、ジシラン（Ｓｉ2Ｈ6）とホスフィン（ＰＨ3）等のガスが気相反応をして、アモルファスシリコンが堆積するように半導体基板温度を制御し、前の工程のゲート酸化でシリコン酸化膜５が表面に形成されたｐ型シリコン半導体基板４の表面に、ＣＶＤ（化学的気相蒸着）法等により、分割アモルファスシリコン層１３を、一回に成膜する膜厚を不良事象に応じて決定される臨界応力値によって規定される厚み以下になるように被着する。このとき、分割アモルファスシリコン層１３内の不純物リン（Ｐ）濃度は一様になっている。
【００６２】
尚、シリコンの堆積状態を制御する因子として、半導体基板温度を例として用いているが、流すガスの圧力、流量等、他の因子を制御しても構わない。また、アモルファスシリコン薄膜を堆積する場合には、モノシラン（ＳｉＨ4）を使用しても差し支えない。
【００６３】
次に、図１４の工程（２）〜（３）を説明する。半導体基板温度を６００℃以上に保持することによって、アモルファスシリコンは結晶化し、分割多結晶シリコン層６が形成される。分割多結晶シリコン層６に発生する応力は、分割アモルファスシリコン層１３の膜厚を不良事象に応じて決定される臨界応力値によって規定される厚み以下に被着しているため、臨界応力値以下に抑えられる。非晶質材料の結晶化は、半導体基板温度の制御によって行ってもよいが、レーザの照射によって非晶質材料の結晶化を行っても差し支えない。このレーザ照射による非晶質材料の結晶化は、半導体基板４に成膜した分割非晶質シリコン層６の全面の結晶化も行えるが、局所部分へのレーザ照射による局所的な結晶化を行っても構わない。
【００６４】
図１４の工程（４）〜（５）では、積層した分割多結晶シリコン層６の総膜厚が必要とする厚さに達するまで、前記図３（１）〜（３）の工程を繰り返し、この繰り返しによって、低応力化された構造の分割多結晶シリコン層積層膜１４が形成される。
【００６５】
図１４の工程後、この分割多結晶シリコン層積層構造薄膜１４表面にホトレジスト１２ｃ（図７参照）を塗布し、パターニングを行い、分割多結晶シリコン層積層構造薄膜１４をエッチングすることによって、最終的に図８の工程のような、分割多結晶シリコン層６を積層した構造をもつ積層構造ゲート電極２を形成することができる。
【００６６】
よって、シリコンを電気的に活性化させるリン（Ｐ）等の不純物が高濃度で且つ均一な濃度で導入した、各分割多結晶シリコン層６を積層することによって、過大な電気抵抗にならない断面積、即ち電気抵抗が設計値以下となる膜厚を得ることが出来、且つ形成される多結晶シリコンの平均結晶粒径が小さいため膜内に発生する応力が臨界応力値以下に抑えられた、分割多結晶シリコン層６を積層した構造をもつゲート電極２を得ることが可能となる。
【００６７】
ここで、交互にシリコン（Ｓｉ）膜とコバルト（Ｃｏ）膜をアモルファス状態で堆積し、一次の再結晶反応を生じさせることによって、柱状晶組織の多結晶（コバルトシリサイド）層を積層した分割多結晶層積層構造となった薄膜を、電子顕微鏡により観察した写真（図２７）を示す。拡大倍率は約１８万倍である。
【００６８】
図１４で説明した分割多結晶シリコン層積層膜１４においても、各アモルファスシリコン層を結晶化させてから次のアモルファスシリコン層を堆積させるため、電子顕微鏡を用いると、分割多結晶シリコン層積層膜１４が、図２７と同様に、積層された断面構造となっていることを観察できる。このことから、始めから必要な厚さだけ多結晶材料を堆積させた構造と本発明の構造とは、明確な分割層の境界が認められる点において明らかに異なる。
【００６９】
続く第８の工程を図９にて説明する。ｐ型シリコン半導体基板４にホトレジスト１２ｄを塗布し、パターニングを行う。この残されたホトレジスト１２ｄをマスクとして、リン（Ｐ）又はヒ素（Ａｓ）等のイオンを打ち込み、ｎチャネルＭＯＳトランジスタのソース、ドレインを形成する。
【００７０】
図１０に第９の工程を示す。まず図９の工程で使用したホトレジストを除去し、新たにｐ型シリコン半導体基板４にホトレジスト１２ｅを塗布してパターニングを行い、ボロン（Ｂ）等のイオンを打ち込んで、ｐチャネルＭＯＳトランジスタのソース、ドレインを形成する。導入したイオンの拡散のため、熱処理を施す。
【００７１】
続く図１１の第１０工程では、図１０の工程で用いたホトレジスト１２ｅを除去し、リンガラス等の層間絶縁膜１６でｐ型シリコン半導体基板４を覆う。半導体基板４との電気的コンタクトを得るための穴２０をエッチングによって得る。
【００７２】
図１２（第１１工程）、図１３（第１２工程）では、スパッタ法によってアルミニウム合金等の配線材料をｐ型シリコン半導体基板４表面に成膜し、パターニングしてアルミニウム合金配線層１７を得る。最後に形成した半導体装置を保護するため、基板全体の表面を絶縁膜（パシベーション膜）１８にて被覆し、全工程を終了する。多層配線を有する半導体装置であれば、この第１２工程の後、更なる電気的コンタクトを得るための穴を形成して、次の配線を施すことになる。図中にはゲート電極２への配線を示してはいないが、この配線は公知の技術によって形成される。
【００７３】
尚、実施例１では、半導体基板としてｐ型シリコン半導体基板４を用いたが、必ずしもｐ型である必要性はなく、ｎ型シリコン半導体基板であってもよい。その場合、製造工程は多少の変更を必要とする。又、ガリウムひ素半導体基板等でもよい。ゲート電極２の材料として多結晶シリコンを用いたが、アモルファス状態にて堆積でき、結晶化しているときに導電性のある他の材料でもよい。又、不純物としてリン（Ｐ）を用いたが、ボロン（Ｂ），ヒ素（Ａｓ）等、他の不純物であっても差し支えない。
（実施例２）
本発明に基づく半導体装置及び半導体装置の製造方法に関する別の実施例を図１６及び図１７を用いて説明する。
【００７４】
図１６は本発明の実施例に基づく半導体装置７の構造を示す断面斜視図である。半導体装置７は、ＬＯＣＯＳ形成、ゲート酸化、ゲート電極成膜及びエッチング工程までを完了した図であり、本発明に基づく半導体装置の製造方法を実施例１と同様、ＭＯＳトランジスタのゲート電極構造として利用している。
【００７５】
本発明の一製造方法例によるゲート電極８は、ＬＯＣＯＳ３により隣の素子と電気的に絶縁分離されたｐ型シリコン半導体基板４表面に熱酸化で形成されたシリコン酸化膜５表面に形成され、リン（Ｐ）等のシリコンを電気的に活性化する不純物が高濃度で且つ一様な濃度の分割多結晶シリコン層６と、シリコンのみを主成分とする多結晶シリコンとは異なる材料である、例えばアルミニウム合金層９を交互に積層した構造からなっている。
【００７６】
この半導体装置７は、ゲート電極８を除いて、実施例１で示した半導体装置１の製造方法と同様の製造方法によって得ることができるので、ゲート電極８のみの製造方法を図７の工程及び図１７を用いて説明する。
【００７７】
半導体装置７の製造工程は、図７の工程の途中までは実施例１と同じである。図６の工程の終了後、図７の工程にてＬＯＣＯＳ３形成のときに用いたシリコン窒化膜１１ｂを熱リン酸等を用いて取り除き、ＬＯＣＯＳ３以外のシリコン酸化膜５ａもエッチングによって取り除く。露出したｐ型シリコン半導体基板４表面に、再び熱酸化によって新たな薄いシリコン酸化膜５を、ゲート電極用酸化膜として形成する。
【００７８】
この工程の後、ゲート電極材料を成膜する工程を行う。以下、シリコンを電気的に活性化する不純物（例えばＰ等）を高濃度且つ均一な濃度で導入した、分割多結晶シリコン層６積層薄膜がシリコンのみを主成分とする多結晶シリコンとは異なる材料であるアルミニウム合金層９によって分割された構造をもつゲート電極８の製造方法について、図１７を用いて説明する。
【００７９】
図１７は本発明の第２の実施例に基づく半導体装置７のゲート電極８の製造方法を示す工程断面図である。
【００８０】
図１７の工程（１）を説明する。ゲート電極用シリコン酸化膜５を形成後、そのシリコン酸化膜５表面に、例えばジシラン（Ｓｉ2Ｈ6）とホスフィン（ＰＨ3）等のドープしたい不純物元素を含むガスを流して気相分解反応させ、ＣＶＤ（化学的気相蒸着）法等により、分割アモルファスシリコン層１３を、不良事象に応じて決定される臨界応力値によって規定される厚み以下に成膜する。アモルファスシリコン薄膜の堆積にはモノシラン（ＳｉＨ4）を使用しても差し支えない。
【００８１】
図１７の工程（２）を説明する。工程（１）で堆積した膜とは異なる材料である、例えばアルミニウム合金層９をスパッタ等の方法によって堆積させる。スパッタで堆積させる材料は他の導電性のある材料、又はシリサイド化合物等でも差し支えない。堆積させるアルミニウム合金層９の膜厚は、後に行う分割アモルファスシリコン層を結晶化させる工程において、各分割アモルファスシリコン層内の原子が熱拡散によって、他の分割アモルファスシリコン層へほとんど移動がない厚さとする。
【００８２】
図１７の工程（３）では、分割アモルファスシリコン層１３及び多結晶アルミニウム合金層９の総積層膜厚が必要な厚さよりも大きくなるまで、工程（１）〜（２）を繰返す。
【００８３】
図１７の工程（４）を説明する。分割アモルファスシリコン層１３及び多結晶アルミニウム合金層９の総膜厚が必要な厚さに達したときに、アモルファスシリコンが結晶化する温度、例えば６００℃以上に半導体基板温度を制御し、全分割アモルファスシリコン層１３を結晶化させる。
【００８４】
この図１７の製造工程の後、分割アモルファスシリコン層１３及び多結晶アルミニウム合金層９の積層薄膜をパターニングすることによって、リン（Ｐ）等の不純物が高濃度で且つ一様な濃度の分割多結晶シリコン層６と、シリコンのみを主成分とする多結晶シリコンとは異なる材料であるアルミニウム合金層９を積層した構造であるゲート電極８を得ることができる。符号１５は多結晶シリコンと他の材料との交互積層構造薄膜である。
【００８５】
この製造工程は、実施例１のように非晶質層の成膜工程後毎に、非晶質材料の結晶化工程を行わなくてもよく、全成膜工程終了後１回だけの結晶化工程のみで本発明の実施例に基づくゲート電極８構造を得ることができ、工程の短縮化につながる。
【００８６】
また、図１７の工程（２）において堆積させるアモルファスシリコンとは異なる材料については、タングステン又はコバルト等のようなシリサイド反応する金属を、アルミニウム合金の代わりに用いてもよく、各分割アモルファスシリコン層１３と各シリサイド反応する金属層の界面ではシリサイド反応が進み、シリサイド層を積層した構造の薄膜が形成される。
【００８７】
そのため、ここで得られる各分割シリサイド層の膜厚を不良事象に応じて決定される臨界応力値で規定される膜厚以下にすることで、各分割多結晶シリサイド層内に発生する応力は、臨界応力値以下に抑えることができる。
【００８８】
このように、他の材料層を間に挟み、規定された厚さ以下に各非晶質材料層の膜厚を分割することで、非晶質材料を結晶化させる工程を１度だけに、すなわち全工程終了時だけにすることができる。
【００８９】
しかし、非晶質材料層の表面に拘束条件が全く無い状態で結晶化して収縮させる方が、一般に発生する応力はより低くなるため、各分割非晶質材料層の成膜完了時毎に結晶化させても差し支えない。また、分割非晶質材料層の局所部分にレーザ照射を行い、局所部分を選択的に低応力化しておき、直接不良に結び付かない部分に関しては、全工程終了時に結晶化させても差し支えない。
【００９０】
以上説明した半導体装置の製造方法を用いることによって、実施例１と同様に、ゲート電極の膜内に発生する応力が、不良事象に対応した臨界応力値を越えず、かつ目的の厚さの均一な高不純物濃度の低抵抗化されたゲート電極を製造することができるため、信頼性の高い製品を提供することができる。
【００９１】
尚、実施例２では、半導体基板としてｐ型シリコン半導体基板４を用いたが、必ずしもｐ型である必要性はなく、ｎ型シリコン半導体基板であってもよい。また、ガリウムひ素半導体基板等でもよい。ゲート電極８の材料として多結晶シリコンを用いたが、アモルファス状態にて堆積でき、結晶化しているときに導電性のある他の材料でもよい。また、不純物としてリン（Ｐ）を用いたが，ボロン（Ｂ），ヒ素（Ａｓ）等、他の不純物であっても差し支えない。
（実施例３）
本発明に基づく半導体装置の製造方法を用いて製造した半導体装置構造の実施例を図１８〜図２５を用いて説明する。
【００９２】
図１８〜図２４は本発明に基づく半導体構造の実施例における断面図であり、ｐ型シリコン半導体基板４表面に形成されている溝（凹部）を多結晶シリコン層６で埋めるのに本発明を用いた一実施例を示している。
【００９３】
図１８の例ではトレンチ型メモリセルに利用した例であり、ｐ型シリコン半導体基板４表面のトレンチ溝に絶縁膜としてシリコン酸化膜５を成膜した後に、多結晶シリコン層６を積層して溝を埋めている。尚、図１９に示すようにこの溝は多結晶シリコン層６で必ずしも完全に埋めなくてもよい。
【００９４】
図２０の例は、角部の形状が等方性エッチング等によって角部が丸みを帯びたり、平坦化するための層間絶縁膜を被着して角部が無くなったｐ型シリコン半導体基板４表面に、多結晶シリコン層６を成膜した場合を示している。図２１の例は、溝及び凹凸部の側面にテーパがついている場合を示している。図２２の例は、溝及び凹凸部の側面に凹凸がある場合を示す。角部に丸みがなく、角部が鋭角であるほど応力集中し、構造的に厳しくなる。
【００９５】
図２３、図２４、図２５は凹凸部に配線層としての多結晶シリコン層６を成膜した例を示したものであり、ゲート電極２等を層間絶縁膜１６で被った後のｐ型シリコン半導体基板４表面の凹凸に沿って配線層６を成膜する、及び基板との電気的コンタクトを取る等の目的のために用いられる。
【００９６】
アモルファスシリコンを堆積して結晶化させる場合、凹凸部の角は非晶質材料の結晶化による層の体積収縮に伴って応力集中箇所になるため、実施例１及び実施例２のような平坦部に成膜された膜に比べて局所的に大きな応力が発生する。
【００９７】
そのため、本実施例を用い、一回に成膜するアモルファスシリコン等の非晶質層の膜厚をこの応力集中値が臨界応力値を越えないように成膜の厚さを設定し、実施例１及び実施例２のように必要な膜厚に達するまで成膜工程を繰り返せば、ｐ型シリコン半導体基板４表面に形成されている溝に多結晶シリコン層６を埋め込むとき、凹凸部に多結晶シリコン層６を成膜するときに不良の発生することを防ぐことが可能となる。
【００９８】
図２３、図２４、図２５のような凹凸部の側壁及び角部の形状は、図２０〜図２２、及びこれらを組合せた形状であっても差し支えない。
このような溝及び凹凸部に非晶質材料を成膜するときほど、本発明によるところの、一回に成膜する非晶質層の膜厚を臨界応力値を越えない成膜の厚さを設定して積層する製造方法の効果が発揮される。
【００９９】
また、実施例２のような各非晶質層間を他の材料層で分割する構造および製造方法をこの実施例に用いても、同様の効果が得られる。
尚、実施例３では、トレンチ型メモリセルの絶縁膜の材料に、タンタル酸化膜等の他の材料を用いてもかまわない。積層材料にアモルファスシリコンを用いたが、他の非晶質材料であっても差し支えない。
（実施例４）
次に、本発明の薄膜の製造方法に関する実施例を図２６、図２７、図２８、図２９を用いて説明する。図２６は、本実施例の金属シリサイド薄膜の製造方法の流れを説明したものである。本薄膜製造方法においては、組成ＭＳｉｘ（Ｍは金属元素、Ｓｉはシリコン元素、ｘは量論比である）の金属シリサイド薄膜を、
Ｍ＋ｘＳｉ＝ＭＳｉｘ                                  ………（１）
の化学反応で得る。
【０１００】
基板４上に下地膜（シリコン酸化膜）５を形成した後、まず膜厚１／２ｔＳｉのシリコン薄膜６を堆積する。ここで膜厚ｔＳｉは、最終的に得る金属シリサイド膜の組成をＭＳｉｘ（Ｍは金属元素）とした場合に、原子数比が、
Ｍ：Ｓｉ＝１：ｘ                                      ………（２）
となるように金属薄膜２０とシリコン薄膜６の厚さの比（１：ｙ）を各元素の密度比から決定する。即ち
ｔＭ：ｔＳｉ＝１：ｙ                                  ………（３）
となる。
【０１０１】
最終的に得る不良事象によって規定される一層当たりの金属シリサイド薄膜の厚さから算出される膜厚の２倍の膜厚ｔＭＳｉと、始めのシリコン薄膜膜厚ｔＳｉと金属薄膜の膜厚ｔＭの和との比（１：ｚ）
ｔＭＳｉ：（ｔＳｉ＋ｔＭ）＝１：ｚ                    ………（４）
を考慮すると、式（１）と式（２）からｔＭを消去して、
ｔＳｉ＝（ｙｚ）ｔＭＳｉ／（１＋ｙ）                  ………（５）
と決定される。
【０１０２】
次に二層目の膜として、膜厚
ｔＭ＝ｚｔＭＳｉ／（１＋ｙ）                          ………（６）
で決定される金属薄膜を堆積する。
【０１０３】
第三層目は、膜厚ｔＳｉのシリコン薄膜を堆積する。以下、必要な層数（Ｎ層）、膜厚ｔＭの金属薄膜２０と膜厚ｔＳｉのシリコン薄膜６を交互に堆積していく。堆積に必要な層数（金属薄膜とシリコン薄膜のペアを一層と考える）は、最終的に得たい金属シリサイド薄膜の厚さをｔＭとすると、
Ｎ＝ＴＭ／ｔＭＳｉ                                    ………（７）
を満足する整数となる。ただし、ｔＭＳｉはＮが整数となるように不良事象で規定される限界膜厚以下で調整する。
【０１０４】
最上層の膜厚は１／２ｔＳｉ或いは１／２ｔＭとする。最下層と最上層の膜の膜厚が１／２となるのは、以下の理由による。すなわち、化学反応は異種材料界面から開始するので、シリコン薄膜６或いは金属薄膜２０いずれにおいても化学反応は各膜の上界面、下界面の両側から進行する。
【０１０５】
従って、各膜のちょうど１／２の膜厚相当が上界面及び下界面からの反応で消費される。つまり、最上層或いは最下層の膜については、反応界面が片側しか存在しないので必要膜厚は１／２となる。
【０１０６】
尚、本実施例においては、最上層の材料は最下層と同じシリコン薄膜となっているが、必ずしもシリコン薄膜である必要はなく、金属薄膜であっても差し支えない。更に、最下層の膜も必ずしもシリコン薄膜である必要はなく、金属薄膜から堆積を始めても差し支えない。また、各膜の堆積方法も特に限定されるものではない。
【０１０７】
所定の層数の堆積を完了した後で、基板全体をシリサイド反応が進行するに十分な温度まで加熱し、シリサイド反応を完了させる。反応完了後の膜の結晶状態観察例を図２７に示す。図２７は、金属薄膜としてＣｏ薄膜を使用し、原子数比がＣｏ：Ｓｉ＝２：１となるようにして設定して積層した膜をシリサイド反応が完了する温度以上（例えば７００℃）で熱処理した後の膜の結晶構造を透過電子顕微鏡を使用して観察した例であり、層iは透過電子顕微鏡試料作成用接着剤、層iiは図２７の写真では約１０層から成るコバルトシリコン合金積層膜（Ｃｏ2Ｓｉ）、層iiiはシリコン酸化膜、層ivはシリコン基板を示す。層iiの部分が分割された積層状態を示しているが、結晶方位が異なるために各結晶の色調が異なって見える。
【０１０８】
反応が完了した状態では、結晶粒が膜厚方向にほぼ貫通して水平方向に連なってできた膜が積層された構造となっていることがわかる。各層の厚さは、反応前に積層した金属薄膜とシリコン薄膜の膜厚の和の１／２で決定されるシリサイド膜厚
ｔＭＳｉ＝１／２（ｔＭ＋ｔＳｉ）／ｚ                  ………（８）
に相当する。
【０１０９】
このように、金属薄膜とシリコン薄膜を複数回に分割して積層した後でシリサイド反応を起こさせると、所定の膜厚のシリサイド薄膜を小さな結晶粒径、すなわち不良事象を発生させないような低応力状態（シリサイド反応進行時の体積変化起因の応力）で得ることができる。
【０１１０】
図２８は本製造方法を応用して作製したＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造の断面図を示したもので、シリサイド合金をトランジスタのゲート電極に使用したものである。
【０１１１】
本実施例においては、所定の膜厚のゲート電極を、小さな結晶粒からなる積層膜で形成しているため、シリサイド膜作製時の応力を不良事象発生以下に制御することが可能となる。
【０１１２】
図２９は本製造方法を使用してシリサイド薄膜１９を配線材料として使用した装置の断面図を示したものである。本実施例においても、所定の膜厚の配線膜を結晶粒の小さな積層膜で構成することが可能となるため、不良事象を発生させないような低応力状態で配線膜を作製できる。
【０１１３】
金属シリサイド薄膜を形成するのに適した金属としては、チタニウムＴｉ、バナジウムＶ、クロムＣｒ、マンガンＭｎ、鉄Ｆｅ、コバルトＣｏ、ニッケルＮｉ、タンタルＴａ、タングステンＷ、ジルコニウムＺｒ、ニオブＮｂ、モリブデンＭｏ、パラジウムＰｄ、ロジウムＲｈ、イリジウムＩｒ、白金Ｐｔ、ハフニウムＨｆ、テルビウムＴｂ、エルビウムＥｒ、イットリウムＹの内のいずれかが選択され得る。
【０１１４】
また、本発明で対象とする薄膜は、光デバイス、光ディスク、磁気ディスク、及び超電導素子等における配線等である。
（実施例５）
次に本発明に基づく製造装置に関する一実施例を図３０、図３１、図３２、図３３、図３４を用いて説明する。
【０１１５】
図３０及び図３１は本発明に基づく化学的気相蒸着を使用した製造装置の一実施例である。図３０は拡散炉型の製造装置例であり、図３１は縦型の製造装置例である。
【０１１６】
本実施例による半導体装置の製造装置は、アモルファス薄膜の成膜とこの薄膜の結晶化という複数の工程の組合せの繰り返し工程を自動制御する制御装置に特徴があり、装置の型は横型等であっても差し支えない。
【０１１７】
図３０及び図３１に示された製造装置は、半導体基板３８への成膜工程及び非晶質材料を結晶化させる工程の場を提供するチャンバ３１、半導体基板３８を支持する治具３２、半導体基板温度およびチャンバ３１内雰囲気を調整するための加熱装置３３、原料ガスを供給する複数のガスコントローラ３４、チャンバ内圧力の制御およびチャンバ内の排気を行う排気装置３５、前記チャンバ、前記加熱装置、前記流入量調節装置、前記ガス圧力調節装置、及び前記排気装置を自動制御する自動制御装置３６により構成される。この製造装置を用いることによって、大気開放せずに、連続的、或いは断続的に本実施例に基づく製造方法を、製造工程を自動制御しながら、単一の製造装置で実施することが可能である。
【０１１８】
自動制御装置３６は、加熱装置３３、及び複数のガスコントローラ３４、及び排気装置３５、及び半導体基板温度やチャンバ内圧力等の成膜条件をコントロールする。また、半導体基板３８の全面或いは局所部分を選択的にレーザ照射を行うため、図３１のようにレーザ照射装置３７を取り付けても差し支えない。
【０１１９】
図３２に、図３０及び図３１に示した半導体装置の製造装置において、自動制御装置３６が処理を行うフローチャートの一例を示す。このフローチャートは実施例１の図１４に示した工程を自動制御するためのものである。また図３３に、成膜条件として半導体基板温度及びチャンバ内雰囲気温度の制御を、図３２のフローチャートに沿って自動制御した温度プロセスの一例を示す。図３３において横軸は時間、縦軸は半導体基板温度を表し、Ｔcrは半導体基板３８に堆積させる非晶質材料が結晶化する臨界温度を表す。
【０１２０】
図３２のフローチャートに従って説明する。図中の□は処理を表し、ダイヤは判断を表す。工程開始温度を例えば２０℃と仮定する。この半導体装置の製造工程制御は図３２の（１００）から開始される。
【０１２１】
処理（１０１）では、図７に示した第６の工程までにシリコン酸化膜等の絶縁膜を被着した半導体基板３８を製造装置のチャンバ内に設置し、製造工程を開始する（図３３のＡに相当する）。チャンバ内が成膜環境に適した真空度に達していない場合には、真空用排気装置を用いて排気を行う。処理（１０２）では、図３０或いは図３１に示した加熱装置３３を用いて半導体基板３８の加熱を行う。
【０１２２】
判断（１０３）では、半導体基板温度が非晶質材料を成膜できる温度に達したか否かを判断し、成膜できる温度に達していなければ（判断（１０３）においてＮｏと判断されれば）、処理（１０２）に戻り、半導体基板の加熱を続ける。処理（１０２）及び判断（１０３）のループは、半導体基板温度が非晶質材料を成膜できる温度に達するまで（判断（１０３）においてＹｅｓと判断されるまで）繰り返される（図３３のＡ−Ｂの工程に相当する）。但し、判断（１０３）が加熱時間によって制御される場合は、予め決定しておいた加熱時間に達するまで加熱を行うことになる。
【０１２３】
判断（１０３）においてＹｅｓと判断された後、成膜可能な温度を保持しながら、処理（１０４）を行う。処理（１０４）では、チャンバ内へのガスコントローラからの原料ガスの供給及びチャンバ内の原料ガスの圧力制御が行われる。この処理において化学気相蒸着法等により第一分割非晶質材料層の成膜が行われる。判断（１０５）では、１回に成膜する第一分割非晶質材料層の厚さが、不良事象に応じて決定される臨界応力値によって規定される厚さ以下の所定の値に達したか否かを判断し、所定の厚さに達していなければ（判断（１０５）においてＮｏと判断されれば）処理（１０４）に戻り、チャンバ内への原料ガス供給及びチャンバ内の原料ガスの圧力制御を続ける。処理（１０４）及び判断（１０５）のループは、第一分割非晶質材料層の厚さが所定の厚さに達するまで（判断（１０５）においてＹｅｓと判断されるまで）繰り返される（図３３のＢ−Ｃの工程に相当する）。但し、判断（１０５）が成膜時間によって制御される場合は、あらかじめ決定しておいた成膜時間に達するまで処理（１０４）を続けることになる。
【０１２４】
成膜した膜厚が、不良事象に応じて決定される臨界応力値によって規定される厚さ以下の所定の値に達した時点で、判断（１０５）にてＹｅｓと判断され、原料ガスの供給を止めて、処理（１０６）に移る。処理（１０６）では、非晶質材料が結晶化する温度になるまで、図３０或いは図３１に示した加熱装置３３によって半導体基板３８の加熱を行う。判断（１０７）では半導体基板温度が非晶質材料が結晶化する温度に達したか否かの判断を行う。処理（１０６）及び判断（１０７）のループにおいても、処理（１０２）及び判断（１０３）のループと同様に、判断（１０７）と処理（１０６）を、判断（１０７）にてＹｅｓと判断されるまで繰り返す（図３３のＣ−Ｄの工程に相当する）。但し、判断（１０７）が加熱時間によって制御される場合は、予め決定しておいた加熱時間に達するまで加熱を行うことになる。
【０１２５】
半導体基板温度が非晶質材料が結晶化する温度に達した時点で次の処理が開始され、処理（１０８）では少なくとも第一分割非晶質材料層全体が結晶化するのに要する時間以上、その温度を保持する（図３３のＤ−Ｅの工程に相当する）。
【０１２６】
処理（１０８）終了後、判断（１０９）において、非晶質材料が結晶化した層全体の厚さが設計上必要な厚さに達したか否かを判断する。但し、判断（１０９）が非晶質材料層の成膜回数によって制御される場合には、予め決定しておいた回数に達するまではＹｅｓと判断し、その回数に達した場合にはＮｏと判断することになる。
【０１２７】
非晶質材料が結晶化した層全体の厚さが設計上必要な厚さに達していない場合には、再び、非晶質材料の成膜工程及び結晶化工程を繰り返すため、処理（１１０）及び判断（１１１）のループを行い、半導体基板温度が非晶質材料を成膜できる温度になるまで冷却する（図３３のＥ−Ｆの工程に相当する）。
【０１２８】
半導体基板温度が非晶質材料を成膜できる温度に達した時点で、判断（１１１）から処理（１０４）へ移り、処理（１０４）及び判断（１０５）のループにおいて、その温度に半導体基板３８を保持しながら、チャンバ内への原料ガス供給及びチャンバ内の原料ガスの圧力制御を行い、第二分割非晶質材料層の成膜を開始する。以後、分割非晶質材料層総膜厚が設計で必要としている膜厚に達するまで処理及び判断（１０４）〜（１１１）を繰り返す。処理及び判断（１０４）〜（１１１）の繰返しにおいて、判断（１０９）にてＮｏの判断がなされた場合（非晶質材料が結晶化した層全体の厚さが設計上必要な厚さに達した場合）、処理（１１２）及び判断（１１３）のループ（図３３のＹ−Ｚに相当する）を開始する。処理（１１２）では、熱応力等によって製造中の半導体装置に不良が起こらない冷却速度にて半導体基板３８の冷却を行い、判断（１１３）では半導体基板温度が基板の取り出し温度、例えば半導体基板保管温度２０℃に達したか否かを判断する。
【０１２９】
半導体基板温度が基板取り出し温度に達したと判断（１１３）にて判断された時点で、処理（１１４）に移り、製造装置チャンバ内から半導体基板３８を取り出す。この基板取り出し工程をもって本実施例に基づく製造装置を用いた自動制御装置３６にコントロールされた全工程を終了することになる（図３３のＺに相当する）。
【０１３０】
尚、工程開始温度或いは基板の取り出し温度は２０℃である必要はなく、結晶化温度以下の任意の温度でも差し支えない。更に、該温度は結晶化温度以上でも差し支えないが、この場合は膜堆積時には図３２の処理（１０２）は半導体基板を加熱するではなく冷却することになり、図３２の処理（１１２）では加熱することになる。
【０１３１】
図３４に、図３０及び図３１に示した半導体装置の製造装置を用いて、自動制御装置３６が処理を行うフローチャートの他の実施例を示す。このフローチャートは実施例２の図１７に示した工程を自動制御するためのものである。図３４のフローチャートは、図３２のフローチャートに非晶質材料層を分割するための他の材料層を成膜する工程が組合わされる。
【０１３２】
図３４のフローチャートに従って説明する。図中の点線で表示している□の処理は必ず行う工程ではなく、必要に応じて行う工程であることを示す。詳細は後で説明する。工程開始温度を例えば２０℃と仮定する。この半導体装置の製造工程制御は図３４の（２００）から開始される。
【０１３３】
処理及び判断（２０１）〜（２０５）の工程は、図３２の処理及び判断（１０１）〜（１０５）と同一工程であり、この工程においては非晶質材料αの成膜工程までを行う。次の処理（２０６）についてはこの時点で行っても行わなくてもよい。判断（２０７）では、非晶質材料αを結晶化した層及びαとは異なる材料βの層の総膜厚が設計膜厚に達していないか否かを判断する。非晶質材料αを未だ結晶化していない層が存在する場合には、その層が結晶化した場合にαとβの層の総膜厚が設計膜厚に達していないか否かを判断する。
【０１３４】
次の処理（２０８）では、先ず半導体基板温度等を材料βを成膜できる条件にし、その環境を保持しながら、材料βの原料ガスを供給してβ層の成膜を行う。β層の成膜は化学気相蒸着法等によって成膜する場合は前記のように原料ガスを供給するが、スパッタ法等によって成膜する場合には原料ガスではなく、アルゴンガス等の、イオンを加速させてターゲットに衝突させるためのガスを供給することになる。また、β層を非晶質状態で成膜しても結晶の状態で成膜しても差し支えない。判断（２０９）ではβ層が１回で成膜する厚さに達したか否かを判断し、その厚さに達するまで処理（２０８）と判断（２０９）のループを繰り返す。次の処理（２１０）についてはこの時点で行っても行わなくてもよい。
【０１３５】
判断（２１１）では、判断（２０７）と同様、非晶質材料αを結晶化した層及びαとは異なる材料βの層の総膜厚が設計膜厚に達していないか否かを判断する。非晶質材料αを未だ結晶化していない層が存在する場合には、その層が結晶化した場合にαとβの層の総膜厚が設計膜厚に達していないか否かを判断する。
【０１３６】
判断（２１１）においてＮｏと判断し（αとβ層の総膜厚が設計値に達したと判断し）、且つ全ての非晶質材料の結晶化が終了している場合には、次の処理（２１２）に進むが、判断（２１１）においてＮｏと判断し、且つ未だ結晶化していない層が残っている場合には、次の処理（２１２）に進む前に未だ結晶化していない層の結晶化を行う。
【０１３７】
即ち、処理（２０６）及び処理（２１０）は、非晶質材料αの層を他の材料β層で分割して堆積するため、必ずしも毎回行う必要は無いが、全非晶質材料を結晶化させて処理（２１２）に進むためには、処理（２１２）に移る前の最後の処理（２０６）の時点、或いは処理（２１２）に移る前の最後の処理（２１０）の時点、或いは処理（２１２）の直前の何れかに少なくとも１回は結晶化する工程を設けなければならない。
【０１３８】
上記した非晶質材料を結晶化する工程は、実施例２に示してあるように、各分割非晶質材料層の成膜工程後毎に行っても、レーザ照射による分割非晶質材料層の局所的結晶化行程を行っても、製造工程の短縮化等の理由により、全成膜工程終了後に行ってもよい。
【０１３９】
以後の工程、処理（２１２）、処理（２１３）、処理（２１４）は、図３２において説明した処理（１１２）、処理（１１３）、処理（１１４）の工程と同一である。これらの処理、半導体基板の取り出し温度例えば２０℃に達するまでの冷却、及び半導体基板の製造装置チャンバ内から取り出しを行い、本実施例に基づく製造装置を用いた自動制御装置３６にコントロールされた全工程を終了することになる。
【０１４０】
尚、工程開始温度或いは基板の取り出し温度は２０℃である必要はなく、結晶化温度以下の任意の温度でも差し支えない。更に、該温度は結晶化温度以上でも差し支えないが、この場合は膜堆積時には図３４の処理（２０２）は半導体基板を加熱するではなく冷却することになり、図３４の処理（２１２）では加熱することになる。
【０１４１】
以上説明した半導体装置の製造装置を用いると、本発明に基づく実施例１、及び実施例２、及び実施例３にて説明した低応力構造をもつ半導体装置の製造を、同一チャンバ内で、かつ一貫した工程を、自動制御にて行うことができるため、製造途中の半導体装置を大気開放することなく、かつ効率よく行うことが可能である。
（実施例６）
次に、本発明の製造装置に関する実施例を図３５、図３６を用いて説明する。図３５は薄膜の成膜方法としてスパッタ法を採用した場合の２極スパッタ装置の断面構成図である。成膜する材料ターゲット４１と膜を堆積する基板３８を対向させて、ターゲット４１と基板３８の間に電源３９から直流或いは交流電圧を印加し、ガスコントローラ３４を経て導入した放電用ガス（例えばアルゴンＡｒガス）を放電させる。
【０１４２】
基板３８は加熱機能を持った保持部（半導体基板治具）３２によって保持される。保持部３２は温度コントローラ４０によって温度制御される。薄膜堆積速度は導入ガス圧力、印加電圧、或いは基板温度等を制御装置３６によって制御することによって調整される。
【０１４３】
制御装置３６における薄膜堆積速度及び基板温度の制御方法を図３６を用いて説明する。図３６は、制御装置３６を用いて薄膜を堆積する場合の薄膜堆積速度Ｖと基板温度Ｔｓの時間制御例を示したものである。薄膜堆積開始時点では、基板温度Ｔｓは結晶化温度よりも十分低い温度に保たれている。
【０１４４】
この温度状態で、不良事象によって規定される所定の膜厚範囲で一層目の膜を堆積する（Ｌ１）。その後、薄膜堆積を中止し、基板温度Ｔｓを結晶化温度Ｔｃ以上に上昇させて堆積した膜の結晶化反応を完了させる（Ｃ１）。但し、本結晶化は一次の再結晶反応の範囲、すなわち、成長粒の平均粒径が堆積した膜厚程度の成長となるように温度制御を行う。
【０１４５】
結晶化反応完了後は、再び基板温度Ｔｓを結晶化温度Ｔｃ以下に低下させ、膜堆積を再開する（Ｌ２）。所定の膜厚に達した時点で膜堆積を中止し、基板温度Ｔｓを上昇させて二層目の堆積膜を結晶化させる（Ｃ２）。薄膜の堆積中止は、放電電圧の印加中止或いは放電臨界電圧以下への降圧、放電ガスの導入中止或いは放電領域外へのガス圧の制御などで達成することができる。また、基板加熱は、保持部３２内にヒーター等を内蔵させておけば実現できる。
【０１４６】
本実施例においては膜の堆積は２回（Ｌ１とＬ２）行っているが、膜の堆積回数は必ずしも２回に限定されるものではなく、必要回数行えばよい。
【０１４７】
本実施例によれば、所定の膜厚の薄膜を堆積する製造装置において、不良事象によって規定される最大膜厚以下の膜厚以下の複数回の膜の堆積とその各堆積膜の結晶化を基板を装置外部に取り出すことなく連続的に行える装置を提供できるので、不良事象を生じさせることなく低応力の所定の膜厚の薄膜を堆積する製造装置を提供できるという効果がある。
（実施例７）
次に、本発明の薄膜製造方法の別の実施例を図３７、図３８、図３９、図４０を使用して説明する。図３７は本実施例による積層薄膜の作製方法を示したものである。
【０１４８】
先ず、シリコン基板４表面に下地膜（シリコン酸化膜）５を形成し、所定濃度の不純物を導入したアモルファス膜、例えばアモルファスシリコン膜を不良事象を発生させない膜厚範囲で堆積し、次にその結晶化反応を完了させ、多結晶シリコン膜６（第１層）を得る。
【０１４９】
第２層のアモルファスシリコン薄膜中には、図３８に示したように第１層よりも濃度の高い不純物を導入して結晶化反応を完了させ、高濃度の不純物が導入された多結晶シリコン膜６ａを得る。第３層の膜中の不純物濃度も第２層と同様に設定し、膜の堆積と結晶化反応を完了させ、高濃度の不純物が導入された多結晶シリコン膜６ａを得る。第４層は第１層と同じ濃度の不純物を導入し、膜の堆積と結晶化反応を完了させて、多結晶シリコン膜６を得る。
【０１５０】
本実施例によると、所定の膜厚の多結晶シリコン薄膜を粒径の小さな積層薄膜として得られることにより、低応力状態で膜を形成することができるとともに、膜厚方向に不純物濃度勾配を形成することができる。尚、積層する膜の数は、必ずしも本実施例で述べたように４層である必要はない。
【０１５１】
更に、各層中に導入する不純物のプロファイルも図３８に示したようなプロファイルである必然性はなく、目的に応じて任意のプロファイルを形成することが可能である。
【０１５２】
図３９は、本実施例の薄膜製造方法を応用して作製したＭＯＳトランジスタの断面構造を示したものである。不純物としてリン（Ｐ）を使用して電気抵抗を低減させる場合を考えてもよい。この場合には、リン（Ｐ）が酸化膜中に拡散して酸化膜質の劣化を引き起こすことを極力防止するために第１層のＰ濃度を図３８に示したように低濃度に制御している。
【０１５３】
本実施例においてはゲート電極となる多結晶シリコン薄膜を結晶粒径の小さな積層薄膜として得ることで低応力化できるという効果があるとともに、膜厚方向の不純物濃度プロファイルを目的に応じて制御できるという効果もある。尚、本実施例に示したゲート電極膜の積層数は必ずしも４層である必要はない。また、不純物プロファイルも、図３８に示した以外であっても差し支えない。
【０１５４】
図４０は本実施例の薄膜製造方法を配線膜製造に応用した半導体装置の配線薄膜断面構造例を示したものである。例えば図３８に示したような不純物プロファイルを与えると、不純物濃度の高い第２層、第３層の電気抵抗が第１層、第４層と比較して低くなり、電流は選択的にこの第２層、第３層を流れることになる。この場合には、ジュール発熱はこの二つの層で主として生じるために、第１層或いは第４層の温度は相対的に低くなり、エレクトロマイグレーションの一因と考えられる原子の表面拡散が抑制されて、結果として耐エレクトロマイグレーション寿命が長くなるという効果も期待できる。
【０１５５】
本実施例においても、膜厚方向の積層膜厚数は必ずしも４層である必要はなく、不純物濃度プロファイルも、図３８に示したもの以外でも差し支えない。本実施例においても、膜厚方向の不純物濃度プロファイルを所定の目的に制御した薄膜を微小粒径の積層薄膜として得られるので、不良事象を発生させない低応力状態で薄膜構造を提供できるという効果がある。
（実施例８）
次に、本発明の膜厚決定方法の実施例を図４１、図４２、図４３を使用して説明する。図４１は本発明の膜厚決定方法のフローチャートを示したものである。膜分割数Ｎの初期値を１とする。
【０１５６】
膜の応力起因の機械的不良事象である膜のはがれや割れ、或いは単結晶基板中の転位発生にはそれぞれ臨界応力が存在することから、処理（３００）では、目的の工程において発生する機械的不良事象に対応する臨界応力σcを決定する。処理（３０１）では、設計上必要な抵抗値を満足するような配線等の断面積、或いは容量値等を満足するような表面積等から必要なトータルの膜厚Ｔtを決定する。
【０１５７】
結晶化反応或いはシリサイド反応においては図４２に示すように反応完了後の結晶粒径Ｌと膜内に発生する応力σには相関関係がある。この両者の関係を表す関数ｆは、反応前後の結晶粒径、膜のヤング率などの関数である。処理（３０２）では、この粒径と膜応力の関係σ＝ｆ（Ｌ）を把握する。膜の応力起因の機械的不良事象である膜のはがれや割れ、或いは単結晶基板中の転位発生にはそれぞれ臨界応力σcが存在するので、臨界結晶粒径Ｌcが、それぞれの不良事象に応じて定まる。
【０１５８】
一般に、熱処理によって薄膜に一次の再結晶反応を生じさせると、発生する結晶粒径は膜厚程度になることが知られている。従ってこの一次の再結晶反応を考慮すると、図４３に示したように膜厚と発生応力の関係を知ることができる。処理（３０３）では、この膜厚と発生応力の関係σ＝ｇ（Ｔ）を把握する。機械的不良事象の臨界応力σcに対応する臨界膜厚Ｔcも同様に、夫々の不良事象に応じて定めることが可能である。堆積したい一層当たりの膜厚Ｔuが決定されると、その膜厚の非晶質材料層を一回で結晶化反応或いはシリサイド反応を生じさせた場合の一層当たりの膜発生応力σuは図４３からただちに読み取ることができるので、発生応力σuが不良事象を発生させるか否かを判定することができる。
【０１５９】
判断（３０４）では膜内発生応力が臨界応力σc以下であるか否かを判断する。発生応力が不良事象の臨界応力値以下の場合（判断（３０４）においてＹｅｓと判断された場合）にはそのまま膜を１回で堆積して結晶化反応を完了させればよい。この場合、処理（３０５）において最終的に決定される一回に成膜可能な膜厚はＴu＝Ｔtとなる。しかし、発生応力が不良事象発生の臨界応力値よりも大きい場合（判断（３０４）においてＮｏと判断された場合）には、膜の分割を考えなければならない。
【０１６０】
判断（３０４）においてＮｏと判断された場合には処理（３０６）へ進み、膜分割数をＮ＝Ｎ＋１とする。処理（３０７）では、処理（３０６）にて新たに決定された膜分割数Ｎを用いて、新たな１層当たりの膜厚ＴuをＴu＝Ｔt／Ｎとして決定する。処理（３０８）においては、処理（３０７）で新たに決定された膜厚Ｔuの非晶質材料層を結晶化した場合に生じる膜発生応力σuを、処理（３０３）で把握した膜厚と発生応力の関係σ＝ｇ（Ｔ）から求める。
【０１６１】
判断（３０９）では、機械的不良事象の発生の有無が最終的な膜の残留応力で決定されるのか否かを判断する。不良事象の発生の有無が最終的な膜の残留応力で決定される場合（処理（３０９）においてＹｅｓと判断される場合）には、処理（３１１）において膜発生応力＝Ｎσuとして、判断及び処理（３０４）〜（３０９）、（３１１）のループを繰り返し、Ｎ層に分割した膜の発生する応力の和Ｎσuが不良事象の臨界応力値σcを超えないような条件（分割数）が得られるまで分割を繰り返す。
【０１６２】
不良事象の発生の有無が最終的な膜の残留応力で決定されずに結晶化反応或いはシリサイド反応１回当たりの応力変動で決定されるような場合（処理（３０９）においてＮｏと判断される）には、処理（３１０）において膜発生応力＝σuとして、判断及び処理（３０４）〜（３１０）のループを繰り返し、Ｎ層に分割した各膜厚当たりの発生応力σuが不良事象発生の臨界応力値σcを超えないような条件（分割数）を選択すればよい。
【０１６３】
判断及び処理（３０４）〜（３０９）、（３１１）のループ、或いは判断及び処理（３０４）〜（３１０）のループは、判断（３０４）にて膜発生応力＜σcと判断された時点で終了し、処理（３０５）において最終的な一層当たりの膜厚Ｔuの決定を行う（このＴuは最後に処理（３０７）を行ったときに決定されたＴuがそのまま適用される）。
【０１６４】
いずれの場合も各分割した膜の膜厚は必ずしも一定である必要はなく、異なっても差し支えない。以上のような方法で、最適な一回当たりの堆積膜厚を決定することができる。但し、図４１では示していないが、どうしても有限の分割数Ｎが得られない場合或いは得られても分割数が実用的ではない（例えばＮ＝１０以上）場合には、必要膜厚Ｔtの見直しを行う必要がある。
【０１６５】
本実施例においては、不良事象を発生させない低応力状態で所定の膜厚の薄膜を複数回の堆積回数分割による積層構造として得る場合の、１回当たりの堆積膜厚を容易に決定できるという効果がある。尚、粒径の最適範囲は１０ｎｍ（ナノメータ）〜５μｍ（ミクロン）であり、膜厚の最適範囲は１０ｎｍ〜１μｍである。
【図面の簡単な説明】
【０１６６】
【図１】本発明の第１実施例に係る半導体装置の断面斜視図である。
【図２】本発明の第１実施例に係る半導体装置の第１製造工程の断面図である。
【図３】本発明の第１実施例に係る半導体装置の第２製造工程の断面図である。
【図４】本発明の第１実施例に係る半導体装置の第３製造工程の断面図である。
【図５】本発明の第１実施例に係る半導体装置の第４製造工程の断面図である。
【図６】本発明の第１実施例に係る半導体装置の第５製造工程の断面図である。
【図７】本発明の第１実施例に係る半導体装置の第６製造工程の断面図である。
【図８】本発明の第１実施例に係る半導体装置の第７製造工程の断面図である。
【図９】本発明の第１実施例に係る半導体装置の第８製造工程の断面図である。
【図１０】本発明の第１実施例に係る半導体装置の第９製造工程の断面図である。
【図１１】本発明の第１実施例に係る半導体装置の第１０製造工程の断面図である。
【図１２】本発明の第１実施例に係る半導体装置の第１１製造工程の断面図である。
【図１３】本発明の第１実施例に係る半導体装置の第１２製造工程の断面図である。
【図１４】本発明の第１実施例に係る半導体装置の製造工程説明図である。
【図１５】本発明の作用を説明するアモルファスシリコン薄膜における膜厚と結晶化応力の関係の測定例を示す特性図である。
【図１６】本発明の第２実施例に係る半導体装置の断面斜視図である。
【図１７】本発明の第２実施例に係る半導体装置の製造工程説明図である。
【図１８】本発明の第３実施例に係る半導体装置の断面図である。
【図１９】本発明の第３実施例に係る半導体装置の断面図である。
【図２０】本発明の第３実施例に係る半導体装置の断面図である。
【図２１】本発明の第３実施例に係る半導体装置の断面図である。
【図２２】本発明の第３実施例に係る半導体装置の断面図である。
【図２３】本発明の第３実施例に係る半導体装置の断面図である。
【図２４】本発明の第３実施例に係る半導体装置の断面図である。
【図２５】本発明の第３実施例に係る半導体装置の断面図である。
【図２６】本発明の第４実施例に係る半導体装置の製造工程における断面図である。
【図２７】本発明の第４実施例に係る半導体装置の断面における結晶の構造を示す透過型電子顕微鏡写真である。
【図２８】本発明の第４実施例に係る半導体装置の断面図である。
【図２９】本発明の第４実施例に係る半導体装置の断面図である。
【図３０】本発明の第５実施例に係る半導体製造装置の構成説明図である。
【図３１】本発明の第５実施例に係る半導体製造装置の構成説明図である。
【図３２】本発明の第５実施例に係る半導体製造装置の制御方法を説明するフロー図である。
【図３３】本発明の第５実施例に係る半導体製造装置の温度制御方法例の説明図である。
【図３４】本発明の第５実施例に係る半導体製造装置の製造工程制御を説明するフロー図である。
【図３５】本発明の第６実施例に係る半導体製造装置の構成説明図である。
【図３６】本発明の第６実施例に係る半導体製造装置の制御方法に関する説明図である。
【図３７】本発明の第７実施例に係る半導体装置の製造工程における断面図である。
【図３８】本発明の第７実施例に係る半導体装置の製造方法における不純物濃度制御方法の説明図である。
【図３９】本発明の第７実施例に係る半導体製造装置の断面図である。
【図４０】本発明の第７実施例に係る半導体製造装置の断面図である。
【図４１】本発明の第８実施例に係る半導体装置の製造方法における積層膜の分割膜厚決定方法を説明するフロー図である。
【図４２】本発明の第８実施例に係る薄膜の結晶粒径と発生応力の関係を説明する特性図である。
【図４３】本発明の第８実施例に係る薄膜の積層膜厚と発生応力の関係を説明する特性図である。
【符号の説明】
【０１６７】
１，７…半導体装置、２，８…積層構造ゲート電極、３…ＬＯＣＯＳ、４…ｐ型シリコン半導体基板、５，５ａ…酸化シリコン絶縁膜、６，６ａ…分割多結晶シリコン層、９…分割多結晶シリコン層とは異なる材料の層、１１，１１ａ，１１ｂ…シリコン窒化膜、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ…ホトレジスト、１３…分割アモルファスシリコン層、１４…分割多結晶シリコン層積層構造薄膜、１５…多結晶シリコンと他の材料との交互積層構造薄膜、１６…層間絶縁膜、１７…Ａｌ配線層、１８…絶縁膜、１９…金属シリサイド層、２０…金属薄膜層、３１…チャンバ、３２…半導体基板治具、３３…加熱装置、３４…ガスコントローラ、３５…排気装置、３６…自動制御装置、３７…レーザ照射装置、３８…半導体基板、３９…電源、４０…温度コントローラ、４１…スパッタターゲット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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