(57)【要約】【課題】  縦二段積みの差動増幅回路を構成した場合に、最適なバイアス調整を行って、安定した出力特性を得る。【解決手段】  ゲートに互い差動入力が入力されるＰチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２を電源２間にＰチャンネル電界効果トランジスタＱ１を正極側として直列に接続すると共に、前記Ｐチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２の接続点から出力端子３を導出し、前記接続点と電源２との間にバイアス調整回路４を接続した。バイアス調整回路４はＰチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２の駆動能力差に応じて電源の正極側及び負極側の何れかに接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ゲートに互い差動入力が入力されるＰチャンネル電界効果トランジスタ及びＮチャンネル電界効果トランジスタを電源間に前記Ｐチャンネル電界効果トランジスタを正極側として直列に接続すると共に、前記Ｐチャンネル電界効果トランジスタ及び前記Ｎチャンネル電界効果トランジスタの接続点から出力端子を導出し、前記接続点と前記電源との間にバイアス調整回路を接続したことを特徴とする差動増幅回路。
【請求項２】
前記バイアス調整回路は、前記Ｐチャンネル電界効果トランジスタ及び前記Ｎチャンネル電界効果トランジスタの駆動能力差に応じて前記接続点と前記電源の正極側及び負極側の何れかとの間に介挿されていることを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記バイアス調整回路は、前記Ｐチャンネル電界効果トランジスタの駆動能力が前記Ｎチャンネル電界効果トランジスタの駆動能力より小さいときに、前記Ｐチャンネル電界効果トランジスタと並列に接続されたバイアス調整用Ｐチャンネル電界効果トランジスタと該バイアス調整用Ｐチャンネル電界効果トランジスタのゲートにバイアス調整用電源を供給するバイアス電源とで構成されていることを特徴とする請求項２に記載の差動増幅回路。
【請求項４】
前記バイアス調整回路は、前記Ｐチャンネル電界効果トランジスタの駆動能力が前記Ｎチャンネル電界効果トランジスタの駆動能力より大きいときに、前記Ｎチャンネル電界効果トランジスタと並列に接続されたバイアス調整用Ｎチャンネル電界効果トランジスタと該バイアス調整用Ｎチャンネル電界効果トランジスタのゲートにバイアス調整用電源を供給するバイアス電源とで構成されていることを特徴とする請求項２に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧動作が可能な差動増幅回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ製造プロセスの微細化、システムのワンチップ化に伴い、低電圧動作アナログ回路開発の重要性が高まってきている。それは、デジタル回路部を低電圧化すると、それに伴い、アナログ回路部も低電圧化する必要があるからである。実際、デジタル回路については、低電圧動作が可能な回路が多々報告されているが、アナログ回路に関しては少ない。それはアナログ回路の低電圧動作がデジタル回路に比べ困難であると考えられるからである。
【０００３】
例えば、アナログ回路の代表際である差動増幅回路を考えた場合、例えば、＋側入力信号が入力されるＰＭＯＳトランジスタと、−側入力信号が入力されるＰＭＯＳトランジスタのソースが共通接続され、能動負荷となるバイアス調整用の電流源を介して電源ＶＤＤに接続された差動入力回路と、両ＰＭＯＳトランジスタのドレイン側に接続されたＮＭＯＳトランジスタからなるカレントミラー回路とから構成された所謂三段縦積み構成の差動増幅回路が知られている（例えば、特許文献１参照）。
【０００４】
また、他の差動増幅回路としては、正の電源及び接地間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとをその順に直列に接続し、ＰＭＯＳトランジスタのゲートに正の電圧を、ＮＭＯＳトランジスタのゲートに負の電圧を入力し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ間の接続点から出力端子を導出するように構成した所謂縦二段積み構成の差動増幅回路が知られている（例えば、非特許文献１参照）。
【特許文献１】特開２００１−１６０７２１号公報（第３頁、図１）
【非特許文献１】「電気学会研究会資料  電子回路研究会  ＥＣＴ−０３−９１〜１０６」社団法人      電気学会、２００３年１１月１４日、第１５頁〜第１８頁
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載された従来例にあっては、カレントミラー部、差動増幅用トランジスタ、能動負荷といった縦三段積み構造であるので、トランジスタの能力（例えば閾値）にもよるが、ある程度の電源電圧が必要となり、低電圧化には限界がある。
一方、上記非特許文献１に記載された従来例にあっては、縦二段積み構造であるので、低電圧化が容易となるが、入力と出力との関係は、下記（１）式に示すようになる。
【０００６】
【数１】
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【０００７】
ここで、ｇmn及びｇmpはＮチャンネル及びＰチャンネルトランジスタの伝達コンダクタンス、Ｖn 及びＶp はＮチャンネル及びＰチャンネルトランジスタの小信号入力電圧、ｒn 及びｒp はＮチャンネル及びＰチャンネルトランジスタの内部抵抗、Ｖd ＝Ｖn −ＶP 、ＶC ＝Ｖn ＋Ｖp である。
【０００８】
この（１）式から明らかなように、ＮチャンネルトランジスタとＰチャンネルトランジスタの差即ち駆動能力の差が大きければ、最右辺第１項の差動利得が大きくなることが言える。また、先に示した縦三段積み増幅回路と比較して、二段積みであるので、電源電圧が２／３で済むことになり、低電圧化が可能となる。
しかしながら、縦二段積み構造の回路は、単にＰチャネルトランジスタとＮチャンネルトランジスタとを直列に接続した構成を有するため、直流バイアス（バイアスポイント）の制御ができないという未解決の課題がある。すなわち、特許文献１に記載されている縦三段積み増幅回路では、能動負荷をなすトランジスタのゲート電圧を調節することにより、バイアスを制御しているが、非特許文献１に記載されている縦二段積み増幅回路では、バイアスの設計がなされておらず、出力電圧特性を調整することが困難であるという未解決の課題がある。
【０００９】
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、縦二段積みの差動増幅回路を構成した場合に、最適なバイアス調整を行って、安定した出力特性を得ることができる差動増幅回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
第１の発明は、ゲートに互い差動入力が入力されるＰチャンネル電界効果トランジスタ及びＮチャンネル電界効果トランジスタを電源間に前記Ｐチャンネル電界効果トランジスタを正極側として直列に接続すると共に、前記Ｐチャンネル電界効果トランジスタ及び前記Ｎチャンネル電界効果トランジスタの接続点から出力端子を導出し、前記接続点と前記電源との間にバイアス調整回路を接続したことを特徴としている。
【００１１】
この第１の発明では、電源間にＰチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタとを直列に接続した縦二段積み構造とし、両トランジスタ間の接続点と電源との間にバイアス調整回路を接続して直流バイアスを調整するようにしたので、両トランジスタに入力される差動入力の差に応じた出力電圧を安定して出力することができる。
【００１２】
また、第２の発明は、上記第１の発明において、前記バイアス調整回路は、前記Ｐチャンネル電界効果トランジスタ及び前記Ｎチャンネル電界効果トランジスタの駆動能力差に応じて前記接続点と前記電源の正極側及び負極側の何れかとの間に介挿されていることを特徴としている。
この第２の発明では、バイアス調整回路を差動増幅回路を構成するＰチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタの能力差に応じて両トランジスタの接続点と電源の正極側及び負極側の何れかとの間に介挿するので、最適なバイアス調整を行って安定した出力特性を得ることができる。
【００１３】
さらに、第３の発明は、上記第２の発明において、前記バイアス調整回路は、前記Ｐチャンネル電界効果トランジスタの駆動能力が前記Ｎチャンネル電界効果トランジスタの駆動能力より小さいときに、前記Ｐチャンネル電界効果トランジスタと並列に接続されたバイアス調整用Ｐチャンネル電界効果トランジスタと該バイアス調整用Ｐチャンネル電界効果トランジスタのゲートにバイアス調整用電源を供給するバイアス電源とで構成されていることを特徴としている。
【００１４】
この第３の発明では、Ｐチャンネル電界効果トランジスタの駆動能力が前記Ｎチャンネル電界効果トランジスタの駆動能力より小さいときには、出力電圧が電源電圧側となるので、バイアス調整回路でＰチャンネル電界効果トランジスタに供給される電流を分流して最適なバイアス調整を行って電源電圧の１／２近傍の所望の出力電圧を得ることができる。
【００１５】
さらにまた、第４の発明は、前記第２の発明において、前記バイアス調整回路は、前記Ｐチャンネル電界効果トランジスタの駆動能力が前記Ｎチャンネル電界効果トランジスタの駆動能力より大きいときに、前記Ｎチャンネル電界効果トランジスタと並列に接続されたバイアス調整用Ｎチャンネル電界効果トランジスタと該バイアス調整用Ｎチャンネル電界効果トランジスタのゲートにバイアス調整用電源を供給するバイアス電源とで構成されていることを特徴としている。
【００１６】
この第４の発明では、Ｐチャンネル電界効果トランジスタの駆動能力がＮチャンネル電界効果トランジスタの駆動能力より大きいときには、出力電圧が接地側となるので、バイアス調整回路でＮチャンネル電界効果トランジスタに供給される電流を分流して最適なバイアス調整を行って電源電圧の１／２近傍の所望の出力電圧を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明の一実施形態を示す回路図であって、図中、１は差動増幅回路であり、この差動増幅回路１は、直流電源２の正極側及び負極側間に直列に接続されたＰチャンネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｑ１とＮチャンネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｑ２とがその順に介挿され、両トランジスタＱ１及びＱ２の接続点から出力端子３が導出されている。
【００１８】
ここで、ＰＭＯＳトランジスタＱ１は、そのソースが直流電源２の正極側に、ドレインがＮＭＯＳトランジスタＱ２のドレインに夫々接続され、ゲートに正弦波の小信号電圧Ｖｐが入力される。また、ＮＭＯＳトランジスタＱ２は、そのドレインがＰＭＯＳトランジスタＱ１のドレインに、ソースが直流電源２の負極側に夫々接続され、ゲートに前記小信号電圧Ｖｐと位相が１８０度ずれた小信号電圧Ｖｎが入力される。そして、ＮＭＯＳトランジスタＱ２の駆動能力とＰＭＯＳトランジスタＱ１の駆動能力とが２：１となるようにトランジスタのスケールが設定されている。
【００１９】
また、差動増幅回路１は、ＰＭＯＳトランジスタＱ１と並列にバイアス調整回路４が接続されている。このバイアス調整回路４は、ドレインがＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２の接続点に、ソースがＰＭＯＳトランジスタＱ１のソースと直流電源２の正極側との接続点に接続されてＰＭＯＳトランジスタＱ１と並列に接続されたＰＭＯＳトランジスタＱ３と、このＰＭＯＳトランジスタＱ３のゲートにバイアス調整電圧を供給するバイアス電源５とで構成されている。ここで、ＰＭＯＳトランジスタＱ３のスケールは前述したＰＭＯＳトランジスタＱ１のスケールと同一に設定されている。
【００２０】
次に、上記実施形態の動作を説明する。
今、直流電源２の電源電圧Ｖｂを１．８Ｖに設定した場合の動作を図２用いて説明する。
このとき、バイアス調整回路４のバイアス電源５の電圧を、出力端子３から出力される出力電圧の直流バイアス分（基準電圧）が電源電圧Ｖｂの半分であるＶｂ／２＝０．９Ｖとなるように調整する。
【００２１】
この状態で、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２のゲートに夫々、図２に示す直流バイアス分（基準電圧）がＶｂ／２となる位相が１８０度ずれた小信号電圧Ｖｐ及びＶｎを入力すると、出力端子４から図２に示すように、ＰＭＯＳトランジスタＱ１に入力された小信号電圧Ｖｐと同相で小信号電圧Ｖｐ及びＶｎの差分を増幅した差動増幅出力Ｖｄが出力され、正確な差動増幅出力Ｖｄを得ることができる。
【００２２】
一方、直流電源２の電源電圧Ｖｂを０．８Ｖに設定し、バイアス調整回路４のバイアス電源４の電圧を、出力端子３から出力される出力電圧の直流バイアス分が電源電圧Ｖｂの半分であるＶｂ／２＝０．４Ｖとなるように調整して、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２のゲートに図３に示す直流バイアス分（基準電圧）がＶｂ／２＝０．４Ｖとなる小信号電圧Ｖｐ及びＶｎを供給した場合には、出力端子３から図３に示すように、ＰＭＯＳトランジスタＱ１に入力した小信号電圧Ｖｐと同相で小信号電圧Ｖｐ及びＶｎの差分を増幅した差動増幅出力Ｖｄが出力され、低動作電圧でも十分な差動増幅性能を発揮できることが確認された。
【００２３】
因みに、前述した非特許文献１に記載されている縦二段積みの差動増幅回路で、上記実施形態と同様に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのスケールが２：１となるように設定し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートに電源電圧Ｖｂの半分の基準電圧に設定した位相が１８０度異なる小信号電圧Ｖｐ及びＶｎを供給したところ、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの接続点から出力される差動増幅出力は、図４に示すように、ＰＭＯＳトランジスタのゲートに入力した小信号電圧Ｖｐと位相が１８０度異なり、さらに直流バイアス分が０．０４Ｖ程度でしかも振幅が極めて少ない信号波形となり、差動増幅回路としての機能を発揮しないことが確認された。
【００２４】
また、前述した特許文献１に記載されている差動増幅回路でも同様の実験を行ったところ、直流電源の電源電圧を１．１Ｖに設定し、図５に示すように、一方のＰＭＯＳトランジスタにのみ基準電圧０．５５Ｖの小信号電圧Ｖｐを入力した場合には、差動出力電圧Ｖｄは図５に示すように、小信号電圧Ｖｐと同相のスイッチング信号を得ることができ、差動増幅機能を発揮しているものと認められるが、直流電源の電源電圧を０．８Ｖに低下させた場合には、図６に示すように、スイッチング波形が崩れてしまい差動増幅機能を発揮することができないものであった。
【００２５】
このように、上記実施形態によると、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を縦二段積み構造として差動増幅回路を構成した場合に、ＰＭＯＳトランジスタＱ１の駆動能力がＮＭＯＳトランジスタＱ２の駆動能力より低い場合に、バイアス調整回路として、ＰＭＯＳトランジスタＱ１と並列にＰＭＯＳトランジスタＱ３を接続し、このＰＭＯＳトランジスタＱ３のゲートに供給するバイアス電圧をバイアス電源５で調整することにより、出力端子３から出力される差動出力電圧の直流バイアス分を引き上げてＰＭＯＳトランジスタＱ１のゲートに供給される小信号電圧Ｖｐと同相でＮＭＯＳトランジスタＱ２に供給される小信号電圧Ｖｎとの差分に正確に対応した差動増幅出力を得ることができる。
【００２６】
なお、上記実施形態においては、ＰＭＯＳトランジスタＱ１と並列にバイアス調整回路４を設けた場合について説明したが、これに限定されるものではなく、ＰＭＯＳトランジスタＱ１の駆動能力がＮＭＯＳトランジスタＱ２の駆動能力より大きい場合には、図７に示すようにＮＭＯＳトランジスタＱ２と並列にバイアス調整回路４を設け、このバイアス調整回路４をＮＭＯＳトランジスタＱ２と並列に介挿したＮＭＯＳトランジスタＱ４と、このＮＭＯＳトランジスタＱ４のゲートにバイアス電圧を供給するバイアス電源６とで構成し、バイアス調整回路４で出力端子３から出力される差動出力電圧Ｖｄのバイアスを下げるように調整すれば良い。
【００２７】
また、上記実施形態においては、差動増幅回路１をＰチャンネルＭＯＳ電界効果トランジスタ及びＮチャンネルＭＯＳ電界効果トランジスタで構成する場合について説明したが、これに限定されるものではなく、単なるＰチャンネル電界効果トランジスタ及びＮチャンネル電界効果トランジスタを適用するようにしてもよい。
さらに、バイアス調整回路４もＰＭＯＳトランジスタ又はＮＭＯＳトランジスタで構成する場合に限らず、他の能動素子を適用するようにしてもよく、要は出力端子３から出力される差動出力電圧Ｖｄの直流バイアスを調整することができればよいものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明の動作の説明に供する電源電圧を１．８Ｖとしたときのタイムチャートである。
【図３】本発明の動作の説明に供する電源電圧を０．８Ｖとしたときのタイムチャートである。
【図４】非特許文献１に記載されている従来例の電源電圧を１．８Ｖとしたときのタイムチャートである。
【図５】特許文献１に記載されている従来例の電源電圧を１．１Ｖとしたときのタイムチャートである。
【図６】特許文献１に記載されている従来例の電源電圧を０．８Ｖとしたときのタイムチャートである。
【図７】本発明の他の実施形態を示す回路図である。
【符号の説明】
【００２９】
１…差動増幅回路、２…直流電源、３…出力端子、４…バイアス調整回路、５…バイアス電源、６…バイアス電源、Ｑ１…ＰＭＯＳトランジスタ、Ｑ２…ＮＭＯＳトランジスタ、Ｑ３…ＰＭＯＳトランジスタ、Ｑ４…ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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