(57)【要約】【課題】  本発明は、パネルからパネル駆動部に流入する逆電流を防止してデータ駆動集積回路の発熱を減らすことによって駆動信頼性が向上したプラズマディスプレイ装置を提供するためのものである。【解決手段】  本発明に係るプラズマディスプレイ装置は、複数のアドレス電極にデータ電圧を印加するためのデータ駆動部と、前記アドレス電極と前記データ駆動部との間に連結されて、前記アドレス電極と抵抗値が異なる連結部を含んで構成されて、前記連結部の抵抗値を前記アドレス電極の抵抗値より高めてパネルから前記データ駆動部に流入する過度な逆電流を遮断／減少させて、前記データ駆動部の集積回路の発熱量を減らし、誤動作及び破損を防止して駆動信頼性を向上させる効果がある。【選択図】  図５
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【特許請求の範囲】
【請求項１】
複数のアドレス電極にデータ電圧を印加するためのデータ駆動部と、
前記アドレス電極と前記データ駆動部との間に連結されて前記アドレス電極と抵抗値が異なる連結部を含んで構成されることを特徴とするプラズマディスプレイ装置。
【請求項２】
前記連結部は前記アドレス電極の抵抗値より大きい抵抗値を有することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記連結部は少なくとも一つ以上の抵抗素子を含んで構成されることを特徴とする請求項２に記載のプラズマディスプレイ装置。
【請求項４】
前記抵抗素子は前記複数のアドレス電極の各々に連結されて形成されることを特徴とする請求項３に記載のプラズマディスプレイ装置。
【請求項５】
前記連結部は１００Ω乃至１０KΩ間の抵抗値を有することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項６】
前記連結部は５００Ω乃至１．５KΩ間の抵抗値を有することを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項７】
複数のアドレス電極にデータ電圧を印加するためのデータ駆動部と、
前記アドレス電極と前記データ駆動部との間に連結されてパネルキャパシタから前記データ駆動部に電流が流入することを防止する逆電流防止部を含んで構成され、
前記逆電流防止部は駆動集積回路が装着される軟性回路基板上に形成されることを特徴とするプラズマディスプレイ装置。
【請求項８】
前記逆電流防止部は前記アドレス電極の抵抗値より大きい抵抗値を有することを特徴とする請求項７に記載のプラズマディスプレイ装置。
【請求項９】
前記逆電流防止部は少なくとも一つ以上の抵抗素子を含んで構成されることを特徴とする請求項８に記載のプラズマディスプレイ装置。
【請求項１０】
前記抵抗素子は前記複数のアドレス電極の各々に連結されて形成されることを特徴とする請求項９に記載のプラズマディスプレイ装置。
【請求項１１】
前記逆電流防止部は１００Ω乃至１０KΩ間の抵抗値を有することを特徴とする請求項７に記載のプラズマディスプレイ装置。
【請求項１２】
前記逆電流防止部は５００Ω乃至１．５KΩ間の抵抗値を有することを特徴とする請求項７に記載のプラズマディスプレイ装置。
【請求項１３】
複数のアドレス電極にデータ電圧を印加するためのデータ駆動部と、
前記データ駆動部と前記アドレス電極との間を連結する複数のリンク部を含んで構成され、
前記リンク部は１００Ω乃至１０KΩ間の抵抗値を有することを特徴とするプラズマディスプレイ装置。
【請求項１４】
前記リンク部は比抵抗が高い金属物質が含まれていることを特徴とする請求項１３に記載のプラズマディスプレイ装置。
【請求項１５】
前記リンク部は曲がっている形態で形成されることを特徴とする請求項１３に記載のプラズマディスプレイ装置。
【請求項１６】
前記リンク部は前記アドレス電極より厚さが小さなことを特徴とする請求項１３に記載のプラズマディスプレイ装置。
【請求項１７】
前記リンク部は５００Ω乃至１、５KΩ間の抵抗値を有することを特徴とする請求項１３に記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置に関し、パネルからパネル駆動部に流入する逆電流を防止してデータ駆動集積回路の発熱を減らすことによって駆動信頼性が向上したプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイ装置は、Ｈｅ+Ｘｅ、Ｎｅ+Ｘｅ、Ｈｅ+Ｘｅ+Ｎｅなどの不活性混合ガスが放電する時に発生する紫外線を利用して蛍光体を励起発光させることによって画像を表示するようになる。このようなプラズマディスプレイ装置は薄膜化と大型化が容易であるだけでなく、最近の技術開発に負って画質が向上している。 
【０００３】
図１は、プラズマディスプレイ装置において階調を表現する方法が図示された図であって、プラズマディスプレイ装置は画像の階調を具現するために、１フレームを発光回数が異なる多数のサブフィールドに分けて時分割駆動することになる。  
【０００４】
各サブフィールドは全画面を初期化させるためのリセット期間と、走査ラインを選択し、選択された走査ラインで放電セルを選択するためのアドレス期間と、放電回数によって階調を具現するサステイン期間とに分けられる。  
【０００５】
例えば、２５６階調で画像を表示しようとする場合、図１のように１／６０秒に該当するフレーム期間(16.67ms)は８個のサブフィールド(SF1乃至SF8)に分けられることになる。  
【０００６】
８個のサブフィールド(SF1乃至SF8)の各々は、前述のように、リセット期間、アドレス期間及びサステイン期間に分けられることになる。  
【０００７】
各サブフィールドのリセット期間とアドレス期間は各サブフィールド毎に同一な反面に、サステイン期間とそれに割り当てられるサステインパルスの数は各サブフィールドで２ｎ(ｎ=０、１、２、３、４、５、６、７)の割合で増加する。 
【０００８】
したがって、プラズマディスプレイ装置は各サブフィールドの明るさを累積させて希望する階調を表現することになる。
【０００９】
図２は、従来の３電極交流面放電型プラズマディスプレイ装置の電極配置を概略的に示す。  
【００１０】
図２を参照すれば、従来の３電極交流面放電型プラズマディスプレイ装置は、上部基板に形成されたスキャン電極(Y1乃至Yn)及びサステイン電極(Z)と、スキャン電極(Y1乃至Yn)及びサステイン電極(Z)と直交するように下部基板に形成されるアドレス電極(X1乃至Xm)を備える。  
【００１１】
スキャン電極(Y1乃至Yn)、サステイン電極(Z)及びアドレス電極(X1乃至Xm)の交差部には放電セル１がマトリックス形態で配置される。  
【００１２】
スキャン電極(Y1乃至Yn)とサステイン電極(Z)が形成された上部基板上には図示しない誘電体層とMgO保護層が積層される。  
【００１３】
アドレス電極(X1乃至Xm)が形成された下部基板上には隣接した放電セル１間に光学的、電気的混信を防止するための隔壁が形成される。 
【００１４】
下部基板と隔壁の表面には紫外線により励起されて可視光を放出する蛍光体が形成される。  
【００１５】
このようなプラズマディスプレイ装置の上部基板と下部基板との間の放電空間にはＨｅ+Ｘｅ、Ｎｅ+Ｘｅ、Ｈｅ+Ｘｅ+Ｎｅなどの不活性混合ガスが注入される。 
【００１６】
図３は図２のようなプラズマディスプレイ装置に印加される駆動波形を示す。  
【００１７】
図３を参照すれば、各々のサブフィールド(SFn-1、SFn)は全画面の放電セル１を初期化するためのリセット期間(RP)、放電セルを選択するためのアドレス期間(AP)、選択された放電セル１の放電を維持させるためのサステイン期間(SP)及び放電セル１内の壁電荷を消去するための消去期間(EP)を含む。  
【００１８】
ｎ−１番目サブフィールド(SFn-1)の消去期間(EP)にはサステイン電極(Z)に消去ランプ波形(ERR)が印加される。この消去期間(EP)間スキャン電極(Y)とアドレス電極(X)には０Vが印加される。消去ランプ波形(ERR)は電圧が０Vから正極性のサステイン電圧(Vs)まで漸次上昇するポジティブランプ波形である。この消去ランプ波形(ERR)によりサステイン放電が生じたオンセル(On-cells)内にはスキャン電極(Y)とサステイン電極(Z)との間で消去放電が起こる。  
【００１９】
ｎ番目サブフィールド(SFn)が始まるリセット期間(RP)のセットアップ期間(SU)には全てのスキャン電極(Y)にポジティブランプ波形(PR)が印加され、サステイン電極(Z)とアドレス電極(X)には０[V]が印加される。 
【００２０】
セットアップ期間(UP)のポジティブランプ波形(PR)によりスキャン電極(Y)上の電圧は正極性のサステイン電圧(Vs)からそのより高いリセット電圧(Vr)まで漸次上昇する。 
【００２１】
このポジティブランプ波形(PR)により全画面の放電セル内でスキャン電極(Y)とアドレス電極(X)との間に光がほとんど発生しない暗放電(Dark discharge)が発生すると共に、スキャン電極(Y)とサステイン電極(Z)との間にも暗放電が起こる。 
【００２２】
このような暗放電の結果で、セットアップ期間(SU)の直後にアドレス電極(X)とサステイン電極(Z)上には正極性の壁電荷が残りことになり、スキャン電極(Y)上には負極性の壁電荷が残ることになる。 
【００２３】
セットアップ期間(SU)において、暗放電が発生する間、スキャン電極(Y)とサステイン電極(Z)との間のギャップ電圧(Gap voltage、Vg)と、スキャン電極(Y)とアドレス電極(X)との間のギャップ電圧は放電を起こすことができる放電開始電圧(Firing Voltage、Vf)と近い電圧に初期化される。  
【００２４】
セットアップ期間(SU)に続いて、リセット期間(RP)のセットダウン期間(SD)にはネガティブランプ波形(NR)がスキャン電極(Y)に印加される。 
【００２５】
これと同時に、サステイン電極(Z)には正極性のサステイン電圧(Vs)が印加され、アドレス電極(X)には０[V]が印加される。 
【００２６】
ネガティブランプ波形(NR)によりスキャン電極(Y)上の電圧は正極性のサステイン電圧(Vs)から負極性の消去電圧(Ve)まで漸次低くなる。
【００２７】
このネガティブランプ波形(NR)により全画面の放電セル内でスキャン電極(Y)とアドレス電極(X)との間に暗放電が発生するとほとんど同時にスキャン電極(Y)とサステイン電極(Z)との間にも暗放電が起こる。 
【００２８】
このセットダウン期間(SD)の暗放電の結果で、各放電セル１内の壁電荷分布はアドレスが可能な条件に変わることになる。 
【００２９】
この際、各放電セル１内でスキャン電極(Y)とアドレス電極(X)上にはアドレス放電に不要な過度壁電荷が消去され、一定の量の壁電荷が残ることになる。そして、サステイン電極(Z)上の壁電荷はスキャン電極(Y)から移動する負極性壁電荷が積まれながらその極性が正極性から負極性に反転する。リセット期間(RP)のセットダウン期間(SD)で暗放電が発生する間、スキャン電極(Y)とサステイン電極(Z)との間のギャップ電圧と、スキャン電極(Y)とアドレス電極(X)との間のギャップ電圧は放電開始電圧(Vf)と近くなる。  
【００３０】
アドレス期間(AP)には負極性のスキャンパルス(-SCNP)がスキャン電極(Y)に順次に印加されると共に、そのスキャンパルス(-SCNP)に同期されてアドレス電極(X)に正極性のデータパルス(DP)が印加される。スキャンパルス(-SCNP)の電圧は０Vやそれと近い負極性スキャンバイアス電圧(Vyb)から負極性のスキャン電圧(-Vy)まで低くなるスキャン電圧(Vsc)である。データパルス(DP)の電圧は正極性データ電圧(Va)である。  
【００３１】
このアドレス期間間(AP)、サステイン電極(Z)には正極性サステイン電圧(Vs)より低い正極性Zバイアス電圧(Vzb)が供給される。リセット期間(RP)の直後に放電点火電圧(Vf)と近い状態でギャップ電圧が調整された状態で、スキャン電圧(Vsc)とデータ電圧(Va)が印加されるオンセル(On-cells)内にはスキャン電極(Y)とアドレス電極(X)との間のギャップ電圧が放電点火電圧(Vf)を超過しながらその電極(Y、X)間に１次アドレス放電が発生する。  
【００３２】
ここで、スキャン電極(Y)とアドレス電極(X)の１次アドレス放電はスキャン電極(Y)とサステイン電極(Z)との間のギャップから遠い縁近辺で起こる。 スキャン電極(Y)とアドレス電極(X)との間の１次アドレス放電は放電セル内のプライミング荷電粒子を発生させてスキャン電極(Y)とサステイン電極(Z)との間の２次放電を誘導する。 
【００３３】
一方、アドレス放電が生じないオフセル(Off-cells) 内の壁電荷分布は実質的にセットダウン直後の壁電荷分布と同一である。  
【００３４】
サステイン期間(SP)にはスキャン電極(Y)とサステイン電極(Z)に正極性サステイン電圧(Vs)のサステインパルス(SUSP)が交互に印加される。すると、アドレス放電により選択されたオンセルは毎サステインパルス(SUSP)毎にスキャン電極(Y)とサステイン電極(Z)との間でサステイン放電が起こる。 
【００３５】
これに反して、オフセルはサステイン期間間放電が起こらない。これはオフセルの壁電荷分布が実質的にセットダウン直後の壁電荷分布と同一であるので、最初の正極性サステイン電圧(Vs)がスキャン電極(Y)に印加される際、スキャン電極(Y)とサステイン電極(Z)との間のギャップ電圧が放電点火電圧(Vf)を超過できないためである。  
【００３６】
ところが、従来のプラズマディスプレイ装置はアドレス電極にデータを供給するためのデータ駆動集積回路(Data Driving Integrated Circuit)の発熱量が多くて、故障(Fail)がよく発生する問題がある。このような現状はアドレス電極(X)からデータ駆動集積回路に流入する高電流が最も大きい原因として作用する。これを図４を結び付けて詳細に説明する。
【００３７】
図４は、従来のデータ駆動集積回路とそれに接続したプラズマディスプレイパネルを等価的に示す回路図である。  
【００３８】
図４を参照すれば、データ駆動集積回路４０はデータ電圧源(Va)に接続した第１スイッチング素子(S1)と、基底電圧源(GND)に接続した第２スイッチング素子(S2)を備える。また、データ駆動集積回路４０はＲＣ直列回路によりアドレス電極(X)を充電させ、アドレス電極(X)から放電に寄与しない無効電力を回収するエネルギー回収回路(Energy Recovery Circuit、図示しない)を含む。このようなデータ駆動集積回路４０は一般的にチップオンフィルム(Chip On Film、ＣＯＦ)形態でプラズマディスプレイ装置に形成された複数のアドレス電極(X)に接続する。  
【００３９】
図４において、図面符号“Rp”はデータ駆動集積回路とパネルキャパシタ(Cp)との間に形成されたアドレス電極(X)の寄生抵抗であり、パネルキャパシタ(Cp)はアドレス電極(X)とスキャン電極(Y)との間の寄生容量とアドレス電極(X)とサステイン電極(Z)との間の寄生容量である。  
【００４０】
第１スイッチング素子(S1)はアドレス期間間データがハイ(high)論理値である際、タイミングコントローラの制御下にターン−オンされて略８０V以上のデータ電圧(Va)をアドレス電極(X)に供給する一方、データがロー(low)論理値である際、タイミングコントローラの制御下にターン−オフされる。そして、第１スイッチング素子(S1)はアドレス期間の以外の期間間オフ状態を維持する。  
【００４１】
第２スイッチング素子(S2)はアドレス期間間データがロー論理値である際、タイミングコントローラの制御下にターン−オンされて基底電圧(GND)をアドレス電極(X)に供給する一方、データがハイ論理値である際、タイミングコントローラの制御下にターン−オフされる。そして、第２スイッチング素子(S2)はアドレス期間の以外の期間間オン状態を維持する。
【００４２】
このようなデータ駆動集積回路４０はパネルキャパシタ(Cp)から寄生抵抗(Rp)を経由して流入する逆電流により発熱され、甚だしくは逆電流により半導体スイッチング素子に具現されたスイッチング素子の絶縁破壊などによって損傷する問題がある。このような逆電流はデータ量が多い時やデータ電圧(Va)が高いほど、そして、パネルの誘電体の特性によって、より大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【００４３】
本発明は、パネルからパネル駆動部に流入する逆電流を防止してデータ駆動集積回路の発熱を減らすことによって駆動信頼性が向上したプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００４４】
本発明は、前記の従来技術の問題を解決するために案出したものであって、複数のアドレス電極にデータ電圧を印加するためのデータ駆動部と、前記アドレス電極と前記データ駆動部との間に連結されて前記アドレス電極と抵抗値が異なる連結部を含んで構成されることを特徴とする。
【００４５】
ここで、前記連結部は前記アドレス電極の抵抗値より大きい抵抗値を有する。
【００４６】
また、前記連結部は少なくとも１つ以上の抵抗素子を含んで構成される。
【００４７】
また、前記抵抗素子は前記複数のアドレス電極の各々に連結されるように構成される。
【００４８】
ここで、前記連結部は１００Ω乃至１０KΩ間の抵抗値を有するように構成されることができる。
【００４９】
特に、前記連結部は５００Ω乃至１、５KΩ間の抵抗値を有するように構成されることができる。 
【００５０】
また、本発明に係るプラズマディスプレイ装置は複数のアドレス電極にデータ電圧を印加するためのデータ駆動部と、前記アドレス電極と前記データ駆動部との間に連結されてパネルキャパシタから前記データ駆動部に電流が流入することを防止する逆電流防止部を含んで構成され、前記逆電流防止部は駆動集積回路が装着される軟性回路基板上に形成されることを特徴とする。
【００５１】
また、本発明に係るプラズマディスプレイ装置は複数のアドレス電極にデータ電圧を印加するためのデータ駆動部と、前記データ駆動部と前記アドレス電極との間を連結する複数のリンク部を含んで構成され、前記リンク部は１００Ω乃至１０KΩ間の抵抗値を有することを特徴とする。
【発明の効果】
【００５２】
本発明に係るプラズマディスプレイ装置は、前記データ駆動部の集積回路の発熱量を減らし、誤動作及び破損を防止して駆動信頼性を向上させる効果がある。
【発明を実施するための最良の形態】
【００５３】
以下、添付の図面を参照しつつ本発明に係るプラズマディスプレイ装置の実施形態を説明すれば次の通りである。 
【００５４】
但し、本発明に係るプラズマディスプレイ装置の実施形態は複数個が存在できるので、本明細書に記載された実施形態に限定されない。 
【００５５】
図５は本発明に係るプラズマディスプレイ装置の全体構成を示すブロック図である。図５のプラズマ表示装置に対し、図３の波形図を結び付けて説明する。 
【００５６】
図５を参照すれば、本発明の実施形態に係るプラズマ表示装置は、パネル１００と、パネル１００のアドレス電極(X1乃至Xm)にデータ電圧を供給するためのデータ駆動部１０２と、パネル１００のスキャン電極(Y1乃至Yn)を駆動するためのスキャン駆動部１０３と、パネル１００のサステイン電極(Z)を駆動するためのサステイン駆動部１０４と、前記各駆動部１０２、１０３、１０４を制御するためのタイミングコントローラ１０１と、前記各駆動部１０２、１０３、１０４に必要な駆動電圧を発生するための駆動電圧発生部１０５とを備える。  
【００５７】
前記データ駆動部１０２には図示しない逆ガンマ補正回路、誤差拡散回路などにより逆ガンマ補正及び誤差拡散された後、サブフィールドマッピング回路により予め設定されたサブフィールドパターンにマッピングされたデータが供給される。  
【００５８】
前記データ駆動部１０２は図６のような複数のデータ駆動集積回路６０を含み、図３のようにリセット期間(RP)及びサステイン期間(SP)に０Vや基底電圧を前記アドレス電極(X１乃至Xm)に印加する。 
【００５９】
また、前記データ駆動部１０２は前記タイミングコントローラ２０１の制御下に各サブフィールドのアドレス期間(AP)間データをサンプリングしラッチした後、データ電圧(Va)を前記アドレス電極(X1乃至Xm)に供給する。
【００６０】
前記スキャン駆動部１０３はタイミングコントローラ１０１の制御下に図３のようにリセット期間(RP)に全放電セルを初期化するためにランプ波形(PR、NR)をスキャン電極(Y1乃至Yn)に供給した後、アドレス期間(AP) 間データが供給されるスキャンラインを選択するためにスキャンパルス(SCNP)をスキャン電極(Y1乃至Yn)に順次に供給する。  
【００６１】
そして、前記スキャン駆動部１０３はサステイン期間(SP)に選択されたオンセル内でサステイン放電が起こられるようにするために、サステインパルス(SUSP)をスキャン電極(Y１乃至Yn)に供給する。 
【００６２】
前記サステイン駆動部１０４は前記タイミングコントローラ１０１の制御下にリセット期間(RP)のセットダウン期間(SD)間図３のようにサステイン電圧(Vs)をサステイン電極(Z)に供給した後、アドレス期間(AP)にサステイン電圧(Vs)より低いZバイアス電圧(Vzb)をサステイン電極(Z)に供給する。そして、前記サステイン駆動部１０４はサステイン期間(SP)に前記スキャン駆動部１０３と交互に動作してサステインパルス(SUSP)をサステイン電極(Z)に供給する。  
【００６３】
前記タイミングコントローラ１０１は垂直／水平同期信号とクロック信号を入力受けて各駆動部１０２、１０３、１０４に必要なタイミング制御信号(CTRX、CTRY、CTRZ)を発生し、そのタイミング制御信号(CTRX、CTRY、CTRZ)を前記該駆動部１０２、１０３、１０４に供給することによって前記各駆動部１０２、１０３、１０４を制御する。 
【００６４】
前記データ駆動部１０２に供給されるタイミング制御信号(CTRX)にはデータをサンプリングするためのサンプリングクロック、ラッチ制御信号、エネルギー回収回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。
【００６５】
前記スキャン駆動部１０３に印加されるタイミング制御信号(CTRY)には前記スキャン駆動部１０３内のエネルギー回収回路と駆動スイッチング素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。
【００６６】
そして、前記サステイン駆動部１０４に印加されるタイミング制御信号(CTRZ)には前記サステイン駆動部１０４内のエネルギー回収回路と駆動スイッチング素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。  
【００６７】
前記駆動電圧発生部１０５はパネル１００に供給される駆動電圧、即ち、図３に図示されたＶｒ、Ｖｓ、−Ｖｅ、−Ｖｙ、Ｖａ、Ｖｙｂ、Ｖｚｂなどの電圧を発生する。このような駆動電圧はパネル１００の解像度、モデルなどによって変わる放電特性や放電ガス組成によって変わることができる。 
【００６８】
図６は本発明に係るプラズマディスプレイ装置の第１実施形態を示す図である。図６を参照すれば、本発明に係るプラズマ表示装置はデータ駆動部とアドレス電極との間に形成された連結部(Rx)を備える。
【００６９】
前記データ駆動部はデータ駆動集積回路６０を含んで構成される。前記データ駆動部及び駆動集積回路６０はタイミングコントローラの制御信号によりアドレス電極に印加されるアドレス波形を生成する。
【００７０】
前記連結部は前記アドレス電極の抵抗値と異なる抵抗値を有する。特に、前記アドレス電極の抵抗値より大きい抵抗値を有することが望ましい。
【００７１】
前記連結部は少なくとも一つ以上の抵抗素子を含んで構成されることができる。前記連結部は抵抗素子からなって、パネルから流入する逆電流を防止することができる。前記連結部は一つの抵抗素子からなることもでき、複数の抵抗素子の結合により特定抵抗値を有するように構成されることができる。
【００７２】
前記抵抗素子は前記複数のアドレス電極の各々に連結されてなる。即ち、各アドレス電極とデータ駆動集積回路６０との間に連結されて前記各アドレス電極から前記データ駆動集積回路６０に流入する電流を防止／減少させる。
【００７３】
ここで、前記 連結部(Rx)は過度な逆電流を遮断できるように１００Ω乃至１０KΩ間の抵抗値を有する抵抗素子から構成される。
【００７４】
もし、前記抵抗値が１００Ω以下である場合には抵抗値が小さくてパネルから流入する電流を防ぐことができなく、１０KΩ以上である場合には前記データ駆動集積回路６０からアドレス電極に流れる電流が減少するか適正電流をアドレス電極に印加するために、より高い電圧を要求することになって電力消耗が大きくなる。
【００７５】
特に、前記連結部(Rx)はデータ電圧の電圧降下とデータ駆動集積回路の耐電流特性を考慮する際、５００Ω乃至１、５KΩ間の抵抗値を有することが望ましい。前記範囲内の抵抗値の場合は、パネルから前記データ駆動集積回路６０に流入する逆電流を效果的に防止でき、また前記連結部(Rx)により浪費される消耗電力も従来に比べて大きくないように維持することができる。
【００７６】
前記パネルキャパシタ(Cp)は前記アドレス電極とスキャン電極との間の寄生容量と前記アドレス電極とサステイン電極との間の寄生容量である。即ち、パネルが有する全体キャパシタンス値である。 
【００７７】
図７及び図８を参照すれば、本発明に係るプラズマディスプレイ装置の第２実施形態は複数のアドレス電極にデータ電圧を印加するためのデータ駆動部と、前記アドレス電極と前記データ駆動部との間に連結されてパネルキャパシタから前記データ駆動部に電流が流入することを防止する逆電流防止部を含んで構成され、前記逆電流防止部(Rx)は駆動集積回路が装着される軟性回路基板上に形成されることを特徴とする。
【００７８】
前記データ駆動部はデータ駆動集積回路６０を含んで構成される。前記データ駆動部及び駆動集積回路６０はタイミングコントローラの制御信号によりアドレス電極に印加されるアドレス波形を生成する。
【００７９】
前記逆電流防止部(Rx)の構成及び作用は前記第１実施形態で説明した連結部と実質的に同一である。但し、前記逆電流防止部は軟性回路基板(FPCB ; Flexible Printed Circuits Board)上に形成されることが特徴である。
【００８０】
本発明に係る第２実施形態はＣＯＦ(Chip On Film)またはＴＣＰ(Tape Carrier Package)形態で具現される。
【００８１】
図７は本発明の第２実施形態が適用されたＣＯＦの構造を示す図である。図７を参照して説明すれば、前記ＣＯＦ５０は一般的に軟性回路基板(FPCB)上に複数の受信素子(抵抗、キャパシタンス等)５２と、データ駆動集積回路６０が装着されて構成される。
【００８２】
前記軟性回路基板(FPCB)は合成樹脂成分のフィルムと、前記フィルムの一端に形成されてアドレス電極と結合する電極接続パッド５１と、前記フィルムの他端に形成されてアドレス駆動回路と結合するボード接続部５３と、前記フィルム上に形成された銅配線５４から構成される。
【００８３】
前記逆電流防止部(Rx)は図７の拡大された部分のように、前記銅配線５４の一端に形成される。
【００８４】
前記逆電流防止部(Rx)は前記アドレス電極の抵抗値より大きい抵抗値を有することが望ましい。
【００８５】
前記逆電流防止部(Rx)は少なくとも一つ以上の抵抗素子を含んで構成されることができる。前記逆電流防止部(Rx)は抵抗素子からなってパネルから流入する逆電流を防止することができる。前記逆電流防止部(Rx)は一つの抵抗素子からなることもでき、複数の抵抗素子の結合により特定抵抗値を有するように構成されることができる。
【００８６】
前記抵抗素子は前記複数のアドレス電極の各々に連結されてなる。即ち、各アドレス電極とデータ駆動集積回路６０との間に連結されて前記各アドレス電極から前記データ駆動集積回路６０に流入する電流を防止／減少させる。
【００８７】
ここで、前記連結部(Rx)は過度な逆電流が遮断できるように１００Ω乃至１０KΩ間の抵抗値を有する抵抗素子から構成される。
【００８８】
もし、前記抵抗値が１００Ω以下である場合には抵抗値が小さくてパネルから流入する電流を防ぐことができなく、KΩ以上である場合には前記データ駆動集積回路６０からアドレス電極に流れる電流が減少するか、適正電流をアドレス電極に印加するために一層高い電圧を要求することになって電力消耗が大きくなる。
【００８９】
特に、前記逆電流防止部(Rx)はデータ電圧の電圧降下とデータ駆動集積回路の耐電流特性を考慮する際、５００Ω乃至１、５KΩ間の抵抗値を有することが望ましい。前記範囲内の抵抗値の場合にはパネルから前記データ駆動集積回路６０に流入する逆電流を效果的に防止でき、また前記逆電流防止部(Rx)により浪費される消耗電力も従来に比べて大きくないように維持することができる。
【００９０】
図８は本発明の第２実施形態が適用されたＴＣＰの構造を示す図である。図８を参照して説明すれば、前記ＴＣＰ７０やはり軟性回路基板上に装着されたデータ駆動集積回路６０を含んで構成される。
【００９１】
前記軟性回路基板は合成樹脂成分のベースフィルム７１と、前記ベースフィルム７１の上部に形成されてアドレス電極またはアドレス駆動回路に信号の移動経路になる銅配線７２を含んで構成される。
【００９２】
また、前記ＴＣＰ７０は前記銅配線７２のスクラッチングを防止するソルダレジスト７３と、前記銅配線７２とデータ駆動集積回路６０のピン部分を固定／連結するバンプ７４と、前記データ駆動集積回路６０とバンプ７４部分を覆いかぶせるシーリングレジン(Sealing Resin)を含んで構成される。
【００９３】
前記逆電流防止部(Rx)は前記銅配線７２の一端に図８のように形成される。
【００９４】
同様に、前記逆電流防止部(Rx)の構成及び作用は前記言及した第１実施形態の連結部または前記ＣＯＦ上に形成された逆電流防止部(Rx)の構成及び作用と実質的に同一である。
【００９５】
図９は本発明に係るプラズマディスプレイ装置の第３実施形態を示す図である。図９を参照すれば、本発明に係るプラズマディスプレイ装置の第３実施形態は複数のアドレス電極にデータ電圧を印加するためのデータ駆動部８０と、前記データ駆動部８０と前記アドレス電極(X)との間を連結する複数のリンク部(Rx)を含んで構成され、前記リンク部(Rx)は１００Ω乃至１０KΩ間の抵抗値を有することを特徴とする。
【００９６】
図９から見られるように、パネルの有効画面に位置したアドレス電極配線部分８２をアドレス電極(X)といい、前記データ駆動部８０と前記アドレス電極(X)との間のピッチを補償するために前記データ駆動部８０の出力端子から前記有効画面のアドレス電極(X)まで連結する部分８１の配線をリンク部(Rx)という。
【００９７】
前記アドレス電極(X)は銀(Ag)を主成分として、その抵抗値が略２０Ω程度に低いので、パネルから逆電流が流入することができる。
【００９８】
これを防止するために、本発明の第３実施形態では、前記アドレス電極(X)とデータ駆動部８０との間を連結する配線であるリンク部(Rx)が１００Ω乃至１０KΩ間の抵抗値を有するようにして、前記アドレス電極(X)から逆流入する電流を遮断するように構成される。
【００９９】
前記リンク部(Rx)は、５００Ω乃至１．５KΩ間の抵抗値を有することが望ましい。
【０１００】
前記リンク部(Rx)の抵抗値が前記のように設定される理由は、前記第１実施形態及び第２実施形態で言及したことと実質的に同一なので説明を省略する。
【０１０１】
前記リンク部(Rx)の抵抗値が前記アドレス電極(X)より高くするために、前記リンク部は銀(Ag)の含有量を低くし、相対的に比抵抗が高い金属物質を含んで構成される。
【０１０２】
ここで、図８のように、ジグザグパターン(zig-zag pattern)形態などのように曲がるように配線をパターニングしてその長さを長くすることで、前記リンク部(Rx)の抵抗値を高めることができる。
【０１０３】
又別の応用例は前記リンク部(Rx)の厚さを前記アドレス電極より小さくして前記リンク部(Rx)の抵抗値を高く構成する。
【０１０４】
以上、説明した内容を通じて当業者であれば本発明の技術思想から外れない範囲で変更が可能であり、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限るのではなく、特許請求範囲により定めるはずである。
【図面の簡単な説明】
【０１０５】
【図１】プラズマディスプレイ装置において、階調を表現する方法を示す図である。
【図２】従来の３電極交流面放電型プラズマディスプレイ装置の電極配置を示す図である。
【図３】一般的なプラズマディスプレイ装置の駆動波形を示す図である。
【図４】従来のデータ駆動集積回路とそれに接続したプラズマディスプレイパネルを等価的に示す回路図である。
【図５】本発明に係るプラズマディスプレイ装置の全体構成を示すブロック図である。
【図６】本発明に係るプラズマディスプレイ装置の第１実施形態を示す図である。
【図７】本発明の第２実施形態が適用されたＣＯＦの構造を示す図である。
【図８】本発明の第２実施形態が適用されたＴＣＰの構造を示す図である。
【図９】本発明に係るプラズマディスプレイ装置の第３実施形態を示す図である。
【図１０】本発明の第３実施形態のリンク部が変形された形態を示す図である。
【符号の説明】
【０１０６】
５０    ＣＯＦ
５１    電極接続パッド
５２    受信素子
５３    ボード接続部
５４    銅配線
６０    データ駆動集積回路
１００    パネル
１０１    タイミングコントローラ
１０２    データ駆動部
１０３    スキャン駆動部
１０４    サステイン駆動部
１０５    駆動電圧発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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