(57)【要約】【課題】微細な領域におけるデバイスの信頼性を確保し、大容量で高速動作を可能とする。【解決手段】半導体基板１の主表面の第１の領域にゲート絶縁膜２と、浮遊ゲート電極３，７と、層間絶縁膜１５と、制御ゲート電極８と、第２導電型のソース領域１１およびドレイン領域１０からなるメモリセルをマトリックス状に配置し、メモリセルの素子分離を浅溝素子分離構造としたものである。素子分離に絶縁膜の埋込みによる浅溝構造を用いることにより微細領域での素子分離耐圧の低下を防止し、さらに選択トランジスタのしきい値ばらつきを低減でき、また、メモリマット内のメモリセルを選択トランジスタによって分割することによりメモリセルのディスターブ耐性を改善できる。【選択図】図５
2006114924.tif 000002
【特許請求の範囲】
【請求項１】
(a)半導体基板のメモリセル形成領域および周辺回路領域に形成された第１導体パターンで覆われていない領域の前記半導体基板をエッチングして溝を形成する工程と、
(b)前記第１導体パターン上を含む半導体基板上に被着した絶縁膜を研磨して、前記溝に第１絶縁膜を埋め込む工程と、
(c)前記工程(b)の後、導電膜を形成する工程と、
(d)前記第１導体パターンおよび導電膜をパターニングして、前記メモリセル形成領域においてメモリセルの浮遊ゲート電極を、前記周辺回路領域において周辺回路用トランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記(a)工程において、前記第１導体パターンは、前記周辺回路領域では素子分離となる領域の前記第１導体パターンが除去されるパターンで形成され、
前記第１絶縁膜は素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、
前記第１絶縁膜形成工程前に、前記第１導体パターンの側壁にサイドウォールスペーサを形成する工程を有し、
前記溝は、前記サイドウォールスペーサに対して自己整合的に前記基板をエッチングすることで形成されることを特徴とする半導体装置の製造方法。
【請求項４】
(a)半導体基板のメモリセル形成領域および周辺回路領域に形成された第１導体パターンで覆われていない領域の前記半導体基板をエッチングして溝を形成する工程と、
(b)前記第１導体パターン上を含む半導体基板上に被着した絶縁膜を研磨して、前記溝に第１絶縁膜を埋め込む工程と、
(c)前記工程(b)の後、前記第１絶縁膜および第１導体パターン上に、第２導体膜を形成する工程と、
(d)前記第２導体膜上に層間絶縁膜を、前記層間絶縁膜上に第３導電膜を形成する工程と、
(e)前記第１導体パターン、第２導電膜、第３導電膜をパターニングして、前記メモリセル形成領域においてメモリセルの制御ゲート電極と浮遊ゲート電極を、前記周辺回路領域において周辺回路用トランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、
前記(a)工程において、前記第１導体パターンは、前記周辺回路領域では素子分離となる領域の前記第１導体パターンが除去されるパターンで形成され、
前記第１絶縁膜は素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項４において、
前記(e)工程において、前記第２導電膜は前記第１絶縁膜上に延在して形成され、
前記浮遊ゲート電極は、前記第１導体パターンと前記第２導電膜とにより構成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４において、
前記第１絶縁膜形成工程前に、前記第１導体パターンの側壁にサイドウォールスペーサを形成する工程を有し、
前記溝は、前記サイドウォールスペーサに対して自己整合的に形成されることを特徴とする半導体装置の製造方法。
【請求項８】
(a)半導体基板のメモリセル形成領域および周辺回路領域に形成された第１導体パターンで覆われていない領域の前記半導体基板をエッチングして溝を形成する工程と、
(b)前記第１導体パターン上を含む半導体基板上に被着した絶縁膜を研磨して、前記溝に第１絶縁膜を埋め込む工程と、
(c)前記工程(b)の後、前記第１導体パターンをパターニングして、前記メモリセル形成領域においてメモリセルの浮遊ゲート電極を形成する工程と、
を有し、
前記(a)工程において、前記第１導体パターンは、前記周辺回路領域では素子分離となる領域の前記第１導体パターンが除去されるパターンで形成され、
前記第１絶縁膜は素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８において、
前記第１絶縁膜形成工程前に、前記第１導体パターンの側壁にサイドウォールスペーサを形成する工程を有し、
前記溝は、前記サイドウォールスペーサに対して自己整合的に形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
(a)メモリセル形成領域および周辺回路領域に形成された第１導体パターンで覆われていない領域に溝が形成された半導体基板を準備する工程と、
(b)前記溝に第１絶縁膜を埋め込む工程と、
(c)前記工程(b)の後、導電膜を形成する工程と、
(d)前記導電膜をパターニングして、前記メモリセル形成領域においてメモリセルの浮遊ゲート電極を、前記周辺回路領域において周辺回路用トランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記(a)工程において、前記第１導体パターンは、前記メモリセル形成領域および周辺回路領域に被着された第１導電膜を、前記周辺回路領域では素子分離となる領域の前記第１導電膜が除去されるようにエッチングが行われることで形成され、
前記第１絶縁膜は素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０において、
前記第１絶縁膜形成工程前に、前記第１導体パターンの側壁にサイドウォールスペーサを形成する工程を有し、
前記溝は、前記サイドウォールスペーサに対して自己整合的に前記基板をエッチングすることで形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
(a)メモリセル形成領域および周辺回路領域に形成された第１導体パターンで覆われていない領域に溝が形成された半導体基板を準備する工程と、
(b)前記溝に第１絶縁膜を埋め込む工程と、
(c)前記工程(b)の後、前記第１絶縁膜および第１導体パターン上に、第２導体膜を形成する工程と、
(d)前記第２導体膜上に層間絶縁膜を、前記層間絶縁膜上に第３導電膜を形成する工程と、
(e)前記第１導体パターン、第２導電膜、第３導電膜をパターニングして、前記メモリセル形成領域においてメモリセルの制御ゲート電極と浮遊ゲート電極を、前記周辺回路領域において周辺回路用トランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記(a)工程において、前記第１導体パターンは、前記メモリセル形成領域および周辺回路領域に被着された第１導電膜を、前記周辺回路領域では素子分離となる領域の前記第１導電膜が除去されるようにエッチングが行われることで形成され、
前記第１絶縁膜は素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３において、
前記(e)工程において、前記第２導電膜は前記第１絶縁膜上に延在して形成され、
前記浮遊ゲート電極は、前記第１導体パターンと前記第２導電膜とにより構成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３において、
前記第１絶縁膜形成工程前に、前記第１導体パターンの側壁にサイドウォールスペーサを形成する工程を有し、
前記溝は、前記サイドウォールスペーサに対して自己整合的に前記基板をエッチングすることで形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
(a)半導体基板のメモリセル形成領域および周辺回路領域のゲート絶縁膜上に被着された第１導電膜をエッチングして、前記メモリセル形成領域および周辺回路領域に第１導体パターンを形成する工程と、
(b)前記第１導体パターンで覆われていない前記半導体基板をエッチングして溝を形成する工程と、
(c)前記溝に第１絶縁膜を埋め込む工程と、
(d)前記工程(c)の後、前記第１導体パターンをパターニングして、前記メモリセル形成領域においてメモリセルの浮遊ゲート電極を形成する工程と、
を有し、
前記(a)工程において、前記第１導電膜のエッチングは、前記周辺回路領域では素子分離となる領域の前記第１導電膜が除去されるように行われ、
前記第１絶縁膜は素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７において、
前記第１絶縁膜形成工程前に、前記第１導体パターンの側壁にサイドウォールスペーサを形成する工程を有し、
前記溝は、前記サイドウォールスペーサに対して自己整合的に前記基板をエッチングすることで形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
(a)メモリセル形成領域および周辺回路領域に形成された第１導体パターンで覆われていない領域に溝が形成された半導体基板を準備する工程と、
(b)前記溝に第１絶縁膜を埋め込む工程と、
(c)前記工程(b)の後、第２導体膜を形成する工程と、
(d)前記第２導体膜上に層間絶縁膜を、前記層間絶縁膜上に第３導電膜を形成する工程と、
(e)前記第２導電膜、第３導電膜をパターニングして、前記メモリセル形成領域においてメモリセルの制御ゲート電極と浮遊ゲート電極を、前記周辺回路領域において周辺回路用トランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
(a)メモリセル形成領域および周辺回路領域に形成された第１導体パターンで覆われていない領域に溝が形成された半導体基板を準備する工程と、
(b)前記溝に第１絶縁膜を埋め込む工程と、
(c)前記工程(b)の後、第２導体膜を形成する工程と、
(d)前記第２導体膜上に層間絶縁膜を、前記層間絶縁膜上に第３導電膜を形成する工程と、
(e)前記第２導電膜、第３導電膜をパターニングして、前記メモリセル形成領域においてメモリセルの制御ゲート電極と浮遊ゲート電極を形成する工程と、
を有し、
前記(e)工程において、前記第２導電膜をパターニングすることにより、周辺回路用トランジスタのゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９または２０において、
前記(a)工程において、前記第１導体パターンは、前記メモリセル形成領域および周辺回路領域に被着された第１導電膜を、前記周辺回路領域では素子分離となる領域の前記第１導電膜が除去されるようにエッチングが行われることで形成され、
前記第１絶縁膜は素子分離領域を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１〜１６、１９、２０の何れか一項において、
前記第１導体パターンは、前記メモリセル形成領域および周辺回路領域のゲート絶縁膜上に形成され、
前記周辺回路領域のゲート絶縁膜の膜厚は、前記メモリセル形成領域のゲート絶縁膜よりも厚いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、不揮発性半導体記憶装置の微細化および大容量化に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性半導体記憶装置として、例えば、特開平０７−２７３２３１号公報（特許文献１）に記載された、いわゆるＡＮＤ型フラッシュメモリが知られている。前記公報には、チップ内に存在するメモリセルと呼ばれるトランジスタの集積度を向上させる技術として、以下の製造方法が記載されている。
【０００３】
すなわち、単結晶シリコンからなる半導体基板上にゲート酸化膜、第１の多結晶シリコン層およびシリコン窒化膜の３層積層膜を被着し、これら積層膜をストライプ状にパターニングする。次に、パターニングされた積層膜によりカバーされない半導体基板にｎ型の不純物イオンを注入して半導体基板面にｎ型不純物半導体領域の列ラインを形成する。次に、ＣＶＤ（Chemical Vapor Deposition）酸化膜を被着した後、異方性のドライエッチングにより前記ＣＶＤ法で形成されたシリコン酸化膜をエッチングして第１の多結晶シリコン層およびシリコン窒化膜の側壁部にサイドウォールスペーサを形成する。次に、第１の多結晶シリコン層およびサイドウォールスペーサをマスクとして異方性のドライエッチングにより半導体基板に溝を形成する。これにより、ｎ型不純物半導体領域は分離され、それぞれ列ラインおよびソースラインが形成される。次に、前記溝の表面にシリコン酸化膜を形成した後、第２の多結晶シリコン層を半導体基板の全面に被着（堆積）させ、等方性ドライエッチングによりシリコン窒化膜が露出するまで第２の多結晶シリコン層をエッチバックする。次に、エッチバックされた第２の多結晶シリコン層の表面を酸化し、シリコン酸化膜で覆われた多結晶シリコンからなる素子分離領域が形成される。続いてシリコン窒化膜を除去し、第３の多結晶シリコン層を被着し、第１の多結晶シリコン層を保護するようパターニングを行って、列ラインと平行した浮遊ゲートが形成される。次に、層間絶縁膜および第４の多結晶シリコン層を被着させ、パターニングを行って列ラインと垂直に第４の多結晶シリコン層による行ラインが形成される。これにより、第１および第３の多結晶シリコン層が各々分離され、浮遊ゲートが形成される。
【０００４】
このような方法で形成されたＡＮＤ型フラッシュメモリでは、浮遊ゲート中に電子を蓄積することにより不揮発性記憶機能を有した半導体装置が構成され、特に、第１の多結晶シリコン層の両側に形成されたｎ型不純物半導体領域は、ソースまたはドレイン領域となる。このように記載された方法では、第１の多結晶シリコン層の加工と素子分離領域の形成とが１層のマスクパターンにより行われることから、ゲートと素子分離領域の合わせ余裕を必要とせず、セル面積を小さくする。
【０００５】
また、特開平０６−７７４３７号公報（特許文献２）には、不揮発性半導体記憶装置の動作方式に関する技術が記載されている。前記公報に記載の不揮発性半導体記憶装置では、浮遊ゲートから電子を放出してメモリセルへのデータの書込みを行う動作において、制御ゲート電極に負電圧を印加するとともにドレイン端子に正電圧または０Ｖを印加し、これにより選択的なデータ書込みを行う技術が記載されている。
【０００６】
また、特開平０８−１０７１５８号公報（特許文献３）には、不揮発性半導体記憶装置の読み出しおよび書き込み速度の高速化に関する技術が記載されている。前記公報に記載の不揮発性半導体記憶装置は、素子分離領域をＬＯＣＯＳ（Local Oxidation Of Silicon）法により形成した後、第１の浮遊ゲート電極（下層）、ソースおよびドレイン領域を形成し、層間絶縁膜で第１の浮遊ゲート電極を覆い、これをエッチバック法あるいはＣＭＰ（Chemical Mechanical Polishing）法により除去し、その後、第１の浮遊ゲート電極上に第２の浮遊ゲート電極（上層）を形成して製造されるものである。
【０００７】
また、特開平０８−１４８６５８号公報（特許文献４）には、不揮発性半導体記憶装置の高集積化に適した製造方法に関する技術が記載されている。前記公報に記載の不揮発性半導体記憶装置は、浮遊ゲート用の多結晶シリコン層をパターニングした後、それを乗り上げるよう周辺回路のゲート電極用の多結晶シリコン層および絶縁膜を形成して製造されるものである。
【０００８】
一方、１９９４年、アイ・イー・ディー・エム（ＩＥＤＭ）、テクニカルダイジェスト、ｐ６１〜ｐ６４（非特許文献１）には、シリコン基板に形成した溝を用いて半導体不揮発性素子間の分離を行う技術が記載されている。この技術では、素子間の溝に充填する充填材料として、堆積シリコン酸化膜（上記文献では「ＬＰ−ＣＶＤ膜」と表記されている）を用いている。その半導体不揮発性素子は、絶縁膜に囲まれた第１のゲート電極と、その直上に位置する第２のゲート電極とからなるものである。
【特許文献１】特開平０７−２７３２３１号公報
【特許文献２】特開平０６−７７４３７号公報
【特許文献３】特開平０８−１０７１５８号公報
【特許文献４】特開平０８−１４８６５８号公報
【非特許文献１】１９９４年、アイ・イー・ディー・エム（ＩＥＤＭ）、テクニカルダイジェスト、ｐ６１〜ｐ６４
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記した従来技術では以下のような課題が生じることを本発明者らは見出した。
【００１０】
１．ドレイン端を用いた電子引抜き動作では、ドレイン領域と浮遊ゲートのオーバーラップを設ける必要がある。このため、メモリセルのゲート長を短くすることができずセルの微細化を達成することが困難となっていた。
【００１１】
２．メモリセルの素子分離の形成方法として、熱酸化が用いられておりゲート酸化膜の形成後に過剰な熱処理工程が加わることによりゲート酸化膜の信頼性確保が困難であった。また、熱処理工程による不純物半導体領域の伸びを抑えることが困難であった。
【００１２】
３．メモリセルの素子分離領域の形成方法として、埋込み構造が用いられているが、多結晶シリコン層を埋込み材料として用いているため、メモリセル間の高耐圧素子分離が困難であった。
【００１３】
４．従来技術により示されたＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置には、メモリセルと、同一半導体基板上に配置された周辺回路のＭＯＳトランジスタの形成方法についての開示がされていない。メモリセルの微細化が加工技術の進歩により進んでいるが、書込みおよび消去動作では高電圧を用いるため、周辺回路のトランジスタ等は高い電圧に耐えうる仕様であることが求められている。例えば、周辺回路のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの不純物半導体領域の形成をメモリセルを形成した後に行う製造方法では、浅接合不純物半導体領域であることが要求されるメモリセルと、深い接合構造であることが要求される周辺回路のＭＯＳトランジスタとを同一基板上に形成することが困難である。すなわち、メモリセルの不純物半導体領域はパンチスルーを防止するため浅い接合が要求され、一方、周辺回路中にある高耐圧ＭＯＳトランジスタの不純物半導体領域は、耐圧の確保のためアニール工程により接合部の電界緩和を図ることができる。メモリセルを形成した後、周辺回路のトランジスタを形成すると、メモリセルには余分なアニール工程が加わることになる。その結果、パンチスルー耐性が低下し微細なゲート長を有するトランジスタの動作が確保できなくなる。
【００１４】
５．ＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置では、メモリマット内にメモリセル選択用のＭＯＳトランジスタが配置されているが、その形成方法が記載されていない。一方、書込みおよび消去電圧については微細化に伴った低電圧化が進んでおらず高電圧での動作が要求されている。したがって、メモリセルおよび選択トランジスタ部の素子分離においては、素子分離耐圧の確保が必要である。
【００１５】
６．上記のＡＮＤ型フラッシュメモリを含めた不揮発性半導体記憶装置では、浮遊ゲート電極上に層間絶縁膜および制御ゲート電極材料を被着させ、ホトリソグラフィーおよびエッチングプロセスによりワード線電極（制御ゲート電極）の加工を行っていた。ここで、フォトレジストに電極パターンを転写する際、下地浮遊ゲート電極の段差に起因してハレーション現象が発生し、これによりフォトレジストのパターン形状が部分的に変形してしまう。前記公報（特開平０８−１０７１５８号公報および特開平０８−１４８６５８号公報）の製造方法によれば、前記ハレーションを抑制することもある程度は可能であるが、これらの製造方法では、素子分離領域の高耐圧化は難しい。
【００１６】
一方、前記非特許文献１にあるように、第２のゲート電極は第１のゲート電極により発生する段差を反映して形成せざるを得ない。すなわち、第１のゲート電極上部と、その電極の間の高低差を考慮した加工を行わなくてはならない。この段差は、第２のゲート電極を加工する際のフォトリソグラフィの解像不良、あるいはドライエッチング不良による隣接パターンの短絡を招く恐れがある。この段差を極力低減することが検討されている。前記文献に記載の方法でも素子間の平坦化を実現できるかに見えるが、通常の堆積酸化膜を素子間充填に用いているため、その合わせ目は消えることがない。この合わせ目は洗浄やドライエッチングで開口しやすく、一度は低減した高低差が再び出現し、ドライエッチング不良を引き起こす原因となる。
【００１７】
このような現象を回避するためには、合わせ目のない充填材料を用いる方法がある。最もよく知られている流動性シリコン酸化膜は、ボロン・フォスフォ・シリケート・ガラス（以下、ＢＰＳＧと略す）と呼ばれ、非常に高濃度のホウ素およびリンが含有されている。８５０℃程度の熱処理を施すと、ＢＰＳＧは高い流動性を示す性質を持つ。微細な幅の高低差を低減するのには好適な材料の一つである。しかし、半導体装置の製造に必須な洗浄工程で用いられる弗化水素酸に対する溶解速度は、不純物を含まないシリコン酸化膜のそれよりも数倍と大きい。このため、素子間の充填および平坦化に用いたＢＰＳＧは、洗浄により大幅な浸食を受け、再び大きな高低差を生じてしまう。
【００１８】
本発明の一つの目的は、高集積化に適した不揮発性半導体記憶装置の構造およびその製造技術を提供することにある。
【００１９】
また、本発明の他の目的は、不揮発性半導体記憶装置の記憶容量を増大することにある。
【００２０】
また、本発明の更に他の目的は、メモリセルのゲート長を短くできるトランジスタの動作方式を提供することにある。
【００２１】
また、本発明の更に他の目的は、素子分離領域の形成に高い温度の熱処理を必要とせず、ゲート絶縁膜の信頼性および不純物半導体領域の伸びを抑制できる技術を提供することにある。
【００２２】
また、本発明の更に他の目的は、素子分離領域の高耐圧化を図る技術を提供することにある。
【００２３】
また、本発明の更に他の目的は、素子分離領域の高耐圧化を図ると同時に高集積化を実現できる技術を提供することにある。
【００２４】
また、本発明の更に他の目的は、高耐圧ＭＯＳトランジスタと微細メモリセルを同一チップ内に配置でき、かつ各々のトランジスタに要求される不純物半導体領域接合を実現できる不揮発性半導体記憶装置の構造および製造方法を提供することにある。
【００２５】
また、本発明の更に他の目的は、メモリセルの選択トランジスタの縮小化の技術を提供することにある。
【００２６】
また、本発明の更に他の目的は、メモリセルの制御ゲート電極をパターニングする際の露光光のハレーションを抑制できる技術を提供することにある。
【００２７】
本発明の更に他の目的は、洗浄工程で用いられる弗化水素酸等に対しても十分なエッチング耐性を有する材料を用いて前記段差を解消する技術を提供することにもある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
すなわち、本発明は、(a)メモリセル形成領域および周辺回路領域に形成された第１導体パターンで覆われていない領域に溝が形成された半導体基板を準備する工程と、(b)前記溝に第１絶縁膜を埋め込む工程と、(c)前記工程(b)の後、導電膜を形成する工程と、
(d)前記導電膜をパターニングして、前記メモリセル形成領域においてメモリセルの浮遊ゲート電極を、前記周辺回路領域において周辺回路用トランジスタのゲート電極を形成する工程と、を有するものである。
【００３１】
また、本願において開示される発明のうち、他の代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３２】
上記の課題を達成するために、以下に示すような不揮発性半導体記憶装置の構造および製造方法を開示する。
【００３３】
（１）本発明の半導体装置の製造方法は、(a)半導体基板のメモリセル形成領域および周辺回路形成領域上に第１導電膜を被着する工程と、(b)メモリセル形成領域において、第１導電膜をエッチングして第１導体パターンを形成する工程と、(c)第１導体パターンおよび周辺回路形成領域の第１導電膜上に被着した絶縁膜を研磨して、第１導体パターン間に第１絶縁膜を形成する工程と、(d)工程(c)の後、第１絶縁膜および第１導体パターン上に、第２導体パターンを形成する工程と、(e)第１導体パターンおよび第２導体パターンをパターニングして、メモリセルの浮遊ゲート電極を形成する工程とを含むものである。
【００３４】
なお、前記第２導体パターン下の第１絶縁膜の表面位置は、第１導体パターンの表面位置よりも高くなるように構成されるものである。
【００３５】
また、本発明の半導体装置の製造方法は、(a)半導体基板上に被着された第１導電膜をエッチングして、第１導体パターンを形成する工程と、(b)第１導体パターン上に被着した絶縁膜を研磨して、第１導体パターン間に第１絶縁膜を形成する工程と、(c)工程(b)の後、第１絶縁膜および第１導体パターン上に第２導体パターンを形成する工程と、(d)第１導体パターンおよび第２導体パターンをパターニングして、メモリセルの浮遊ゲート電極を形成する工程とを含み、第２導体パターン下の第１絶縁膜の表面位置は、第１導体パターンの表面位置よりも高くなるように構成されるものである。
【００３６】
なお、第１導電膜上に第２絶縁膜が被着されるとともに、第２絶縁膜と第１導電膜とがエッチングされて、第１導体パターンが形成され、第１絶縁膜の形成工程は、絶縁膜を研磨した後、絶縁膜を第２絶縁膜までエッチングすることにより形成されるものである。
【００３７】
また、第１導電膜上に第２絶縁膜が被着されるとともに、第２絶縁膜と第１導電膜とがエッチングされて、第１導体パターンが形成され、第１絶縁膜形成工程において、絶縁膜は第２絶縁膜まで研磨されるものである。なお、この場合の第２絶縁膜は、研磨時のストッパ層として作用させることができる。
【００３８】
また、第１絶縁膜形成工程前に、第１導体パターンの側壁にサイドウォールスペーサを形成する工程と、基板をエッチングしてサイドウォールスペーサに対して自己整合的に溝を形成する工程とを含むものである。
【００３９】
（２）本発明の半導体装置は、メモリセルを構成する第１のＭＩＳＦＥＴを有する半導体装置であって、第１のＭＩＳＦＥＴは、半導体基板の主面にゲート絶縁膜を介して形成された第１浮遊ゲート電極と、第１浮遊ゲート電極上に第１浮遊ゲート電極と電気的に接続して形成された第２浮遊ゲート電極と、第２浮遊ゲート電極上に層間絶縁膜を介して形成された制御ゲート電極と、半導体基板内に形成され、ソース・ドレイン領域として作用する一対の半導体領域とを有し、第１の分離領域により第１方向に隣接する第１のＭＩＳＦＥＴと素子分離され、絶縁膜が、第１の分離領域上で第１浮遊ゲート電極の膜厚よりも厚い膜厚を有するように形成され、第２浮遊ゲート電極は、絶縁膜上を延在するように形成され、絶縁膜の表面位置は、第１浮遊ゲート電極の表面位置よりも高いものである。
【００４０】
また、本発明の半導体装置は、第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体装置であって、メモリセルを構成する第１のＭＩＳＦＥＴは、半導体基板の主面にゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に層間絶縁膜を介して形成された制御ゲート電極とを有し、第２のＭＩＳＦＥＴは、半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極を有し、第１のＭＩＳＦＥＴはアレイ状に配置され、第１のＭＩＳＦＥＴは、第１の分離領域により第１方向に隣接する第１のＭＩＳＦＥＴと素子分離され、第２のＭＩＳＦＥＴ間は、第２の分離領域により素子分離され、第１の分離領域に形成された絶縁膜の表面位置がアレイ状に配置された第１のＭＩＳＦＥＴ間でほぼ均一であり、第２の分離領域に形成された絶縁膜の表面位置よりも高いものである。
【００４１】
なお、前記半導体装置において、絶縁膜は、第１浮遊ゲート電極の側壁に形成されたサイドウォールスペーサ間に埋め込まれ、サイドウォールスペーサの下部に半導体領域が形成されるものである。
【００４２】
また、前記半導体装置において、第１の分離領域は、第１浮遊ゲート電極の側面に形成されたサイドウォールスペーサに対して自己整合的に形成された半導体基板の溝に絶縁膜が埋め込まれた構造を有するものである。
【００４３】
また、前記半導体装置において、第２のＭＩＳＦＥＴのソース・ドレイン領域として作用する一対の半導体領域のうちの一方は、第１のＭＩＳＦＥＴの半導体領域の電気的に接続し、第２の分離領域により第２のＭＩＳＦＥＴ間が分離され、第１および第２の分離領域は、第１浮遊ゲート電極および第２のＭＩＳＦＥＴのゲート電極の側面に形成されたサイドウォールスペーサに対して自己整合的に形成された半導体基板の溝に絶縁膜が埋め込まれた構造を有するものである。
【００４４】
また、前記半導体装置において、第２のＭＩＳＦＥＴのゲート電極は、少なくとも第１浮遊ゲート電極、第２浮遊ゲート電極および制御ゲート電極を構成する材料からなり、第２浮遊ゲート電極および制御ゲート電極は電気的に導通されているものである。なお、この場合、第２浮遊ゲート電極および制御ゲート電極が、層間絶縁膜に形成された開口を介して接続されているものとすることができる。
【００４５】
さらに、本発明の半導体装置は、メモリセルを構成する第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体装置であって、メモリセルを構成する第１のＭＩＳＦＥＴは、半導体基板の主面にゲート絶縁膜を介して形成された第１浮遊ゲート電極と、第１浮遊ゲート電極上に第１浮遊ゲート電極と電気的に接続して形成された第２浮遊ゲート電極と、第２浮遊ゲート電極上に層間絶縁膜を介して形成された制御ゲート電極と、半導体基板内に形成され、ソース・ドレイン領域として作用する一対の半導体領域とを有し、第１の分離領域により第１方向に隣接する第１のＭＩＳＦＥＴと素子分離され、第２のＭＩＳＦＥＴは、ゲート絶縁膜、第１浮遊ゲート電極、第２浮遊ゲート電極、層間絶縁膜および制御ゲート電極を構成する材料からなる第１のゲート領域と、層間絶縁膜および制御ゲート電極を構成する材料からなる第２のゲート領域とをそのゲート長方向に有し、第２のＭＩＳＦＥＴのソース・ドレイン領域のうちの一方として作用する半導体領域は、第１のＭＩＳＦＥＴの一方の半導体領域と電気的にされるとともに、第１のゲート領域の下部に延在して構成され、第２のＭＩＳＦＥＴのチャネル領域は、第２のゲート領域の下部の基板内に形成され、かつ、第２のＭＩＳＦＥＴのソース・ドレイン領域として作用する半導体領域間に形成されるものである。なお、この場合、第１のＭＩＳＦＥＴの制御ゲート電極は、第１の方向に延在して形成されたワード線と一体に構成され、第２のＭＩＳＦＥＴの一方の半導体領域は、第１の方向に垂直な第２の方向に隣接して設けられる第１のＭＩＳＦＥＴの一方の半導体領域と一体に形成され、第２のＭＩＳＦＥＴの他方の半導体領域は、データ線に電気的に接続されるものとすることができる。
【００４６】
また、本発明の半導体装置は、メモリセルを構成する第１のＭＩＳＦＥＴを有する半導体装置であって、第１のＭＩＳＦＥＴは、半導体基板の主面にゲート絶縁膜を介して形成された第１浮遊ゲート電極と、第１浮遊ゲート電極の上部に層間絶縁膜を介して形成された制御ゲート電極と、半導体基板内に形成され、ソース・ドレイン領域として作用する一対の半導体領域とを有し、第１のＭＩＳＦＥＴのチャネル領域は、基板内において一対の半導体領域間に配置され、第１のＭＩＳＦＥＴの一対の半導体領域は対称構造で構成され、チャネル領域の全面と第１浮遊ゲート電極との間で、電子をゲート絶縁膜を通したトンネリングにより注入および放出させることで情報の書き込みおよび消去が行われるものである。
【００４７】
前記半導体装置において、電子を第１および第２浮遊ゲート電極から基板に、ゲート絶縁膜を通したトンネリングで放出する消去動作の際には、制御ゲート電極に第１の電圧を印加するとともに、第１のＭＩＳＦＥＴの半導体領域を第１浮遊ゲート電極下の半導体基板部と同電位で、かつ、第１の電圧より低い電圧にするものである。
【００４８】
また、前記半導体装置において、電子を基板から第１浮遊ゲート電極にゲート絶縁膜を通したトンネリングで放出する書き込み動作の際には、制御ゲート電極に、第１の電圧とは異なる極性の第２の電圧を印加し、選択された第１のＭＩＳＦＥＴの半導体領域を第１浮遊ゲート電極下の半導体基板部と同じ電位にして、チャネル領域を反転させるとともに、非選択の第１のＭＩＳＦＥＴの半導体領域に第２の電圧と同じ極性を有する第３の電圧を印加して、チャネル領域と制御ゲート電極との間の電圧を、選択された第１のＭＩＳＦＥＴのチャネル領域と制御ゲート電極との間の電位より低くするものである。なお、この場合、第２の電圧として加えられる制御ゲート電圧が３以上の複数の電圧レベルを有し、電圧レベルに対応した浮遊ゲート電極への注入電荷量の相違に基づいた第１のＭＩＳＦＥＴのしきい値の変化を論理的に対応づけ、１つのメモリセルに２ビット以上の情報が記憶されるようにすることができる。さらにこの場合、メモリセルへの情報の書き込みの際には、最も高い第２の電圧での書き込み動作から順に、より低い第２の電圧での書き込み動作に移行して書き込むことができる。
【００４９】
なお、メモリセルからの情報の読み出しの際には、最も低い第２の電圧で注入された電荷量に対応するしきい値の検出から順に、より高い第２の電圧で注入された電荷量に対応するしきい値の検出に移行して読み出すことができる。
【００５０】
また、前記半導体装置において、第１のＭＩＳＦＥＴのチャネル領域は、第１方向に垂直な第２方向において、一対の半導体領域間に配置することができる。
【００５１】
また、第１のＭＩＳＦＥＴのチャネル領域は、第１方向において、一対の半導体領域間に配置することができる。
【００５２】
なお、前記した半導体装置において、第１のＭＩＳＦＥＴの一対の半導体領域は対称構造で構成することができる。
【００５３】
（３）本発明の半導体装置の製造方法は、第１の方向に延在して形成されたワード線と、半導体基板内で第２の方向に延在して形成された半導体領域からなるローカルデータ線およびローカルソース線と、第１のＭＩＳＦＥＴおよび第２のＭＩＳＦＥＴを有し、メモリセルを構成する第１のＭＩＳＦＥＴは、半導体基板の主面にゲート絶縁膜を介して形成された第１浮遊ゲート電極と、第１浮遊ゲート電極上に第１浮遊ゲート電極と電気的に接続して形成された第２浮遊ゲート電極と、第２浮遊ゲート電極上に層間絶縁膜を介して形成された制御ゲート電極と、基板内に形成され、ソース・ドレイン領域として作用する一対の半導体領域とを有し、第２のＭＩＳＦＥＴは、半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、半導体基板内に形成され、ソース・ドレイン領域として作用し、第１のＭＩＳＦＥＴの一方の半導体領域に電気的に接続する半導体領域とを有し、第１のＭＩＳＦＥＴは、第１の分離領域により第１方向に隣接する第１のＭＩＳＦＥＴが素子分離され、第２の分離領域により第２のＭＩＳＦＥＴ間が素子分離された半導体装置の製造方法であって、(a)半導体基板上にゲート絶縁膜、第１導電膜および第１絶縁膜を順次被着させ、第１絶縁膜および第１導電膜をストライプ状の列パターンにパターニングする工程と、(b)列パターンの側壁部にサイドウォールスペーサを形成する工程と、(c)サイドウォールスペーサに対して自己整合的にエッチングし半導体基板内に溝を形成する工程と、(d)溝内部を含む半導体基板に第２絶縁膜を被着した後、第２絶縁膜を第１絶縁膜まで除去して平坦化し、第１および第２の分離領域を形成する工程と、(e)工程(d)の後、第１絶縁膜を除去して第１導電膜表面を露出する工程と、(f)第１導電膜の表面に接し、かつ、列パターンの延在方向に第１導電膜を覆うように第２導電膜を形成する工程と、(g)第２導電膜上に層間絶縁膜、第３導電膜を順次被着し、第３導電膜、層間絶縁膜、第１および第２導電膜を列パターンの延在方向に垂直な方向にパターニングする工程と、を有するものである。
【００５４】
また、本発明の半導体装置の製造方法は、半導体基板の主面にゲート絶縁膜を介して形成された第１浮遊ゲート電極と、第１浮遊ゲート電極上に第１浮遊ゲート電極に電気的に接続して形成された第２浮遊ゲート電極と、第２浮遊ゲート電極上に層間絶縁膜を介して形成された制御ゲート電極と、半導体基板内に形成された、ソース・ドレイン領域として作用する一対の半導体領域とを有する半導体装置の製造方法であって、(a)半導体基板上にゲート絶縁膜、第１導電膜および第１絶縁膜を順次被着させ、第１絶縁膜および第１導電膜をストライプ状の列パターンにパターニングする工程と、(b)列パターンの側壁部にサイドウォールスペーサを形成する工程と、(c)(b)工程の後、半導体基板に第３絶縁膜を被着する工程と、(d)第３絶縁膜を第１絶縁膜まで除去し平坦化する工程と、(e)第１絶縁膜を除去して第１導電膜表面を露出した後、第１導電膜の表面に接し、かつ、列パターンの延在方向に第１導電膜を覆うように第２導電膜を形成する工程と、(f)第２導電膜上に層間絶縁膜、第３導電膜を順次被着し、第３導電膜、層間絶縁膜、第１および第２導電膜を列パターンの延在方向に垂直な方向にパターニングする工程と、を有するものである。
【００５５】
さらに、本発明の半導体装置の製造方法は、(a)半導体基板上にゲート絶縁膜、第１導電膜および第１絶縁膜を順次被着させ、第１絶縁膜をストライプ状の列パターンにパターニングする工程と、(b)(a)工程の後、第１絶縁膜に対して自己整合的にエッチングして、半導体基板内に溝を形成する工程と、(c)溝内部を含む半導体基板に第２絶縁膜を被着した後、第２絶縁膜を第１絶縁膜まで除去して平坦化する工程と、(d)第１絶縁膜を除去して第１導電膜表面を露出した後、第１導電膜の表面に接し、かつ、列パターンの延在方向に第１導電膜を覆うように第２導電膜を形成する工程と、(e)第２導電膜上に層間絶縁膜、第３導電膜を順次被着し、第３導電膜、層間絶縁膜、第１および２導電膜を、列パターンの延在方向に垂直な方向にパターニングする工程と、を有するものである。
【００５６】
前記製造方法において、第１浮遊ゲート電極は第１導電膜で構成され、第２浮遊ゲート電極は第２導電膜で構成され、制御ゲート電極は第３導電膜で構成され、第３導電膜のパターニング工程の後に、ソース・ドレイン領域として作用する一対の半導体領域を形成できる。
【００５７】
また、第２導電膜下の第３絶縁膜の表面位置は、第１導電膜の表面位置と同一もしくはそれよりも高くできる。
【００５８】
また、工程(d)において、第３絶縁膜を研磨することにより平坦化することができる。
【００５９】
さらに、第１絶縁膜は研磨時のストッパ層として作用させることができる。
【００６０】
また、工程(d)において、第３絶縁膜を研磨することにより平坦化した後、エッチングにより第３絶縁膜を第１絶縁膜まで除去することができる。
【００６１】
また、(a)工程におけるストライプ状の列パターンのパターニングは、メモリセル形成領域について行われ、他の領域は、第１導電膜および第１絶縁膜が残るように行われるものである。
【００６２】
また、第３のＭＩＳＦＥＴが形成され、半導体領域の形成前に第３のＭＩＳＦＥＴのソース・ドレイン領域として作用する半導体領域を形成するものである。
【００６３】
また、さらに第１層間配線を形成する工程を有し、メモリセル形成領域の第１層配線は格子状に形成され、第１層配線上に被着された第２層配線との間の層間絶縁膜がＣＭＰ法により平坦化されるものである。
【００６４】
さらに、本発明の半導体装置の製造方法は、(a)半導体基板の第１のＭＩＳＦＥＴ形成領域および第２のＭＩＳＦＥＴ形成領域上に第１導電膜を被着する工程と、(b)第１のＭＩＳＦＥＴ形成領域において、第１導電膜をエッチングして第１導体パターンを形成する工程と、(c)第１導体パターンおよび第２のＭＩＳＦＥＴ形成領域の第１導電膜上に被着した絶縁膜を研磨して、第１導体パターン間に第１絶縁膜を形成する工程と、(d)工程(c)の後、第２のＭＩＳＦＥＴ形成領域の第１導電膜を除去する工程とを含むものである。
【００６５】
前記製造方法において、工程(d)の後、第２のＭＩＳＦＥＴ形成領域において、ゲート絶縁膜およびゲート電極を形成する工程を含むことができる。
【００６６】
また、工程(c)の後、第１絶縁膜および第１導体パターン上に第２導体パターンを形成する工程を含み、第１導体パターンおよび第２導体パターンはメモリセルの浮遊ゲート電極を構成し、第２導体パターン下の第１絶縁膜の表面位置は、第１導体パターンの表面位置よりも高くなるように構成することができる。
【００６７】
（４）本発明の半導体装置は、メモリセルを構成する第１のＭＩＳＦＥＴを有する半導体装置であって、第１のＭＩＳＦＥＴは、半導体基板の主面にゲート絶縁膜を介して形成された第１浮遊ゲート電極と、第１浮遊ゲート電極の上部に層間絶縁膜を介して形成された制御ゲート電極と、半導体基板内に形成され、ソース・ドレイン領域として作用する一対の半導体領域とを有し、第１方向に隣接する第１のＭＩＳＦＥＴ間は第１の分離領域により素子分離され、第１の分離領域は、半導体基板の溝に絶縁膜が埋込まれた構造を有し、絶縁膜の上面は、半導体基板の主面よりも高く、第１のＭＩＳＦＥＴのチャネル領域は、第１方向に垂直な第２方向において、一対の半導体領域間に配置されるものである。
【００６８】
また、前記半導体装置において、第１浮遊ゲート電極の上部に第１浮遊ゲート電極に電気的に接続して形成された第２浮遊ゲート電極が形成され、第２浮遊ゲート電極上に層間絶縁膜が形成され、第２浮遊ゲート電極は、絶縁膜の上面上に延在するように構成され、絶縁膜の上面は、第１浮遊ゲート電極の上面よりも高くすることができる。
【００６９】
また、第１浮遊ゲート電極の側面にサイドウォールスペーサが形成され、サイドウォールスペーサに対して自己整合的に溝が形成されているものとすることができる。
【００７０】
また、第１浮遊ゲート電極の側面に対して自己整合的に溝が形成されているものとすることができる。
【００７１】
上記した手段によれば、以下の作用により本発明の目的が達成される。
【００７２】
第１に、メモリセルへの書込みおよび消去の動作を浮遊ゲートと半導体基板との間のゲート絶縁膜を介した電子の全面注入および放出とすることで、従来の浮遊ゲート電極とドレイン領域とのオーバーラップ部分が不要となる。このため、メモリセルの面積を縮小でき、不揮発性半導体記憶装置の高集積化を図ることができる。
【００７３】
第２に、選択トランジスタによりデータ線方向のメモリセルをブロック分割することができ、書込みの際には非選択ブロックの選択トランジスタをオフ状態として非選択ブロック内のメモリセルへの不要なデータ線電圧の印加を阻止できる。このため、非選択メモリセルへの意図しない情報の書き換え（ディスターブ現象）を防止でき、不揮発性半導体記憶装置の信頼性が向上する。
【００７４】
第３に、メモリセルおよび選択トランジスタの素子分離領域を浅溝素子分離構造とすることで、ゲート酸化膜への過剰な熱履歴を防止でき、ゲート絶縁膜を構成する酸化膜の信頼性が向上する。また、素子分離耐性が向上する。
【００７５】
第４に、周辺回路のＭＯＳトランジスタの不純物半導体領域の形成をメモリセルの形成前に行うことにより、メモリセルは周辺ＭＯＳトランジスタの不純物半導体領域の形成による熱履歴を受けることがなくなる。このため、周辺回路のＭＯＳトランジスタには十分高い温度による不純物半導体領域の形成を施して深い接合を形成し、高い電圧でのトランジスタ動作に適した構造とすることができるとともに、メモリセルの不純物半導体領域に対しては、浅い接合を形成してパンチスルー耐性を高く保つことが可能となる。このようなメモリセルの浅接合不純物半導体領域は、その後の過剰な熱履歴が加わらないため過剰な不純物の拡散が発生せず、浅い接合は当初の形成されたとおりにその構造を保つことができる。
【００７６】
第５に、第２の浮遊ゲート電極形成前に下地を平坦化することにより、第２の浮遊ゲート電極およびワード線の加工精度が向上する。すなわち、第２の浮遊ゲート電極がパターニングされる際には、下地は平坦化されていることとなり、下地の凹凸を反映した露光光の散乱が発生しない。このため、露光精度が向上し、不揮発性半導体記憶装置の加工精度を向上して高集積化を容易にすることができる。
【００７７】
また、本願においては、上記した課題を解決するために、以下に示す半導体装置およびその製造方法を開示する。
【００７８】
本発明の半導体装置は、同一半導体基板上に形成された複数の半導体素子の半導体基板上の電極間に、リンまたはホウ素を含む流動性シリコン酸化膜が充填され、かつその流動性酸化膜の表面に窒素が導入されているものである。
【００７９】
なお、前記電極は半導体不揮発性記憶素子の浮遊ゲート電極とすることができる。
【００８０】
また、本発明の半導体装置の製造方法は、同一半導体基板上に形成された複数の半導体素子の多結晶シリコンからなる電極間に、リンまたはホウ素を含む流動性シリコン酸化膜が充填され、その流動性酸化膜表面をアンモニア雰囲気中で熱処理する工程を含むものである。
【００８１】
なお、前記電極は半導体不揮発性記憶素子の浮遊ゲート電極とすることができる。
【００８２】
前記発明においては液体洗浄耐性向上のため、ＢＰＳＧをアンモニア雰囲気中で加熱する。ＢＰＳＧは、その表面から１００ｎｍ程度の深さに渡り窒化される。この手段により、弗化水素酸に対する溶解速度は、不純物を含まないシリコン酸化膜のそれと同程度に抑制でき、素子間段差を平坦化することが可能になる。
【００８３】
図１１０に、ＢＰＳＧの弗化水素酸（水で１：１００に希釈したもの）に対する溶解速度の改善効果を示す。窒素雰囲気中、８５０℃で処理したＢＰＳＧのエッチングレートは、処理時間に関わりなく、毎分４５ナノメートル程度である。一方、アンモニア雰囲気で１０分以上の熱処理（すなわち窒化処理）を施した場合、そのエッチングレートは毎分５ナノメートル程度に低減される。不純物を含まない酸化膜（化学的気相成長法で堆積したもの）を窒化した場合のエッチングレートも記載してあるが、この値は窒素雰囲気で熱処理を施したものと殆ど変わっていない。この図に示したように、ＢＰＳＧを窒化した膜のエッチングレートは、不純物を含まない堆積酸化膜のそれに対し、半分に低減できる。
【００８４】
図１１１は、アンモニア雰囲気で２０分間の熱処理を施す場合の、処理温度に対する効果を示したものである。７５０℃の処理で、不純物を含まない堆積酸化膜と同程度、８００℃以上ならそれ以下のエッチングレートに低減できることが判った。
【００８５】
これらの実験から、７５０℃以上の温度で窒化したＢＰＳＧの１：１００希釈の弗化水素酸に対するエッチングレートは、不純物を含まない堆積酸化膜よりも低い値、すなわち、毎分５ナノメートル程度に抑えることができる。この値は、平坦な素子間段差を維持するには十分なものである。
【発明の効果】
【００８６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８７】
（１）メモリセルおよび選択トランジスタの素子分離に絶縁膜の埋込みによる浅溝構造を用いることにより微細領域での素子分離耐圧の低下を防止し、さらに選択トランジスタのしきい値ばらつきを低減できる。
【００８８】
（２）メモリマット内のメモリセルを選択トランジスタにより分割することでメモリセルのディスターブ耐性を改善できる。
【００８９】
（３）チャネルの全面において電荷の注入および放出を行うことによる情報の書き換え方式を用いることにより浅接合不純物半導体領域構造が可能になり、その結果、微細領域でのセル動作が可能になる。また書き換えによって生じるゲート酸化膜の劣化を低減できる。
【００９０】
（４）高耐圧系のＭＯＳトランジスタの不純物半導体領域を、微細ゲート構造を有するメモリセルの不純物半導体領域の形成の前に行うことにより、メモリセルへの不要な熱拡散を防止し、微細ゲート領域での動作が可能となる。
【００９１】
（５）第１の浮遊ゲート電極を形成した後、ゲート電極間の基板領域にＣＶＤ法で形成されたシリコン酸化膜からなる埋め込み層を用いて平坦化を行うことにより、第２の浮遊ゲート電極の加工および、浮遊ゲート電極と直交するワード線の加工において寸法ばらつきのない微細加工が可能となる。
【００９２】
（６）素子間の高低差に由来する凹凸を埋め込んで平坦な素子構造が実現できるとともに、その平坦化を実現した絶縁膜のエッチング耐性を向上できる。この結果、素子間の高低差に由来する加工不良の一切を抑制することができる。
【発明を実施するための最良の形態】
【００９３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００９４】
（実施の形態１）
本実施の形態１では、本発明の不揮発性半導体装置の一実施例であるＡＮＤ型フラッシュメモリについて説明する。
【００９５】
図１は、実施の形態１のＡＮＤ型フラッシュメモリのチップ全体を示した概略構成図である。また、図２は、実施の形態１のＡＮＤ型フラッシュメモリの要部回路図である。
【００９６】
本実施の形態のＡＮＤ型フラッシュメモリは、メモリアレイＭＥＭＡＲＲＡＹ、ラッチ回路ＬＡＴＣＨ、および列デコーダＸＤＥＣが備えられている。メモリアレイＭＥＭＡＲＲＡＹには、アドレス入力Ａｘにより選択された少なくとも１本のワード線上に接続されたメモリセルが４ｋビットすなわち５１２バイト分あり、列方向のアドレス（一般にワード線の本数）が１６Ｋ本ある。ラッチ回路ＬＡＴＣＨは４ｋビット（５１２バイト）分の長さを持つ。
【００９７】
メモリチップには、チップ選択信号、書込み動作制御信号、消去動作制御信号等の制御信号系が制御回路ＣＮＴＲＬに入力され（ＣＮＴＲＬで一括表示）、アドレスが入力バッファ（図中には記載せず）を介してワード線電圧制御回路およびソース線電圧制御回路を含む列デコーダＸＤＥＣおよび行ゲートＹＤＥＣに入力される。行アドレスＡｙは制御回路ＣＮＴＲＬ中のカウンタ回路を用いて内部発生し、行ゲートＹＤＥＣに送ってもよい。
【００９８】
一方、データは入出力回路Ｉ／Ｏおよびデータラッチ系を含むセンス系に接続されている。センス系ＳＥＮＳＥＡＭＰは制御回路ＣＮＴＲＬからの信号を受け、行ゲートＹＧＡＴＥを介してメモリセルへのデータ転送や、メモリセルデータの認識および内部バスＢＵＳを介してデータを送出する働きを備えている。
【００９９】
一方、データは、入出力回路Ｉ／ＯおよびバスＢＵＳを介してセンス系回路に入力される。センス系回路には、ラッチ回路ＬＡＴＣＨおよびセンスアンプ制御回路ＹＤ−ＣＮＴＲＬが含まれる。行方向のメモリセルは行デコーダＹＤＥＣにより選択される。センス系回路は、制御回路ＣＮＴＲＬからの信号を受け、行ゲートを介してのメモリセルへのデータ転送や、メモリセルデータの認識および内部バスＢＵＳを介してのデータ送出の機能を備えている。
【０１００】
メモリチップＣＨＩＰには、そのほかにメモリアレイＭＥＭＡＲＲＡＹ中のビット線の電圧を制御するためのビット線電圧制御回路ＤＩＳＣＨＡＲＧＥと各電圧制御回路に電圧を送出する内部電圧発生回路ＣＰＣが設けられている。
【０１０１】
次に、図２を用いて本実施の形態のＡＮＤ型フラッシュメモリセルの回路構成を説明する。メモリアレイＭＥＭＡＲＲＡＹは、メモリセルＭ１１〜Ｍ２２およびＮ１１〜Ｎ２２がマトリックス状に配置され、各メモリセルのゲート（ゲート電極）はワード配線Ｗ１１〜Ｗ２２に接続されている。各メモリセルのドレイン（ドレイン領域）はデータ線Ｄ１１〜Ｄ２２を介してこれを選択する選択トランジスタＳＤ１１〜ＳＤ２２へ接続されている。選択トランジスタＳＤ１１〜ＳＤ２２のドレインはグローバルデータ線ＧＤ１〜ＧＤ２へ接続されている。各メモリセルのソース（ソース領域）も同様に、ソース線Ｓ１１〜Ｓ２２および選択トランジスタＳＳ１１〜ＳＳ２２を介して共通ソース線へ接続されている。各々の選択トランジスタＳＤ１１〜ＳＤ２２，ＳＳ１１〜ＳＳ２２のゲートはゲート配線ＳｉＤ１〜ＳｉＤ２、ＳｉＳ１〜ＳｉＳ２に接続される。選択トランジスタはデータ線方向のメモリセルを６４本或いは１２８本を一纏まりとして１つのブロックＢＬ１、Ｂｌ２を構成する。図２ではメモリアレイＭＥＭＡＲＲＡＹが２つのブロックから構成されているがこの限りではない。
【０１０２】
列デコーダＸＤＥＣは、ワード配線Ｗ１１〜Ｗ２２に高電圧を与えるためのワード線電圧制御回路ＸＤＥＣ１，ＸＤＥＣ２と選択トランジスタの制御回路ＳＧＤＥＣ１，ＳＧＤＥＣ２とからなり、図中では別領域に記載しているが、共通ソース線が接続されるソース電圧制御回路ＳＤＥＣが含まれてもよい。列デコーダには、内部電圧発生回路ＣＰＣで生成された高電圧系電圧Ｖｐｐ（Ｖｗｗ、Ｖｗｄ等）、低電圧系電圧Ｖｃｃ（Ｖｒｗ、Ｖｅｃ等）、負電圧系電圧Ｖｎｎ（−Ｖｅｗ等）が供給されるとともに、列アドレスＡｘによりワード線選択信号が与えられる。すなわち、内部電圧発生回路ＣＰＣは、チップの外部から供給される電源電圧Ｖｃｃ（たとえば３．３Ｖ）および基準電圧（０ＶであるＧＮＤ）を用いて以下に説明する読み出し、書き込み、消去動作に使用する電圧（Ｖｗｗ他）を生成する。
【０１０３】
ビット線方向に関しては、データ線Ｄ１１〜Ｄ２２毎に、読出し動作前にビット線（グローバルデータ線ＧＤ１，ＧＤ２）の電荷を引く抜く機能を有する電荷引抜き用のＭＯＳトランジスタＱＤ１，ＱＤ２が設けられている。これらは、書込み時の非選択ビット線における電圧供給回路からの電圧をビット線に供給する働きも同時に備えている。一方では、ビット線（グローバルデータ線ＧＤ１，ＧＤ２）は行ゲート制御回路ＹＤ−ＣＮＴＲＬを介してラッチ回路ＬＡＴＣＨに接続されている。
【０１０４】
図２におけるメモリマットの読み出し、書込みおよび消去の動作を表１に示す。表１では、メモリセルＭ１１が選択された場合について示している。
【０１０５】
【表１】
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図２のメモリセルＭ１１について書込みを行うには、ワード線Ｗ１１にＶｗｗ（たとえば１７Ｖ）の電圧を印加し、ドレイン側の選択トランジスタのゲートＳｉＤ１にはたとえば１０Ｖの電圧を印加して選択トランジスタＳＤ１１，ＳＤ１２をオン状態にする。選択されたローカルビット線（データ線Ｄ１１）には選択トランジスタＳＤ１１を介して０Ｖの電圧が与えられる。一方、非選択のワード線Ｗ１２には０Ｖの電圧を印加し、非選択のローカルビット線（データ線Ｄ１２）にはビット線（グローバルデータ線ＧＤ２）から選択トランジスタＳＤ１２を介してＶｗｄ（たとえば６Ｖ）の電圧が印加される。ソース側の選択トランジスタのゲートＳｉＳ１には０Ｖの電圧を印加し選択トランジスタＳＳ１１、ＳＳ１２をオフ状態にする。これによりメモリセルＭ１１のチャネル領域全面を介して電子を浮遊ゲートにトンネル電流により注入することができる。一方、非選択のメモリセルＭ１２およびＭ２１、Ｍ２２には浮遊ゲートと基板間に高電界が印加されないため電子の注入は生じない。
【０１０６】
書込み動作では、チャネル領域全面に反転層を形成しソース端子とドレイン端子の電圧を同じに設定しているため、ソース端子とドレイン端子間の破壊耐圧に影響しない。
【０１０７】
消去動作は選択されたワード線Ｗ１１に−Ｖｅｗ（たとえば−１７Ｖ）の電圧を印加し、選択トランジスタのゲートＳｉＳ１およびＳｉＤ１に３．３Ｖを印加してこれに接続された全ての選択トランジスタをオン状態にする。前記選択トランジスタを介してローカルビット線およびローカルソース線に０Ｖの電圧を供給する。非選択のワード線Ｗ１２には０Ｖの電圧を印加する。これにより選択されたワード線Ｗ１１に接続された全てのメモリセルの電子放出が行われる。上記に示した電圧値は基板若くはウェル電位に対する絶対値である。
【０１０８】
上記書込みおよび消去動作において、非選択ブロックの選択トランジスタＳＤ２１、ＳＤ２２およびＳＳ２１、ＳＳ２２を全てオフ状態とすることでビット線起因のディスターブ現象を防止できる。
【０１０９】
次に、本実施の形態のＡＮＤ型フラッシュメモリの構成について説明する。図３は、実施の形態１のＡＮＤ型フラッシュメモリの平面レイアウトの一例を示した概念図である。
【０１１０】
本実施の形態のＡＮＤ型フラッシュメモリは、行および列状に配置されたメモリセルＭ（Ｍ１１〜Ｍ２２、Ｎ１１〜Ｎ２２）を有し、メモリセルブロックＢＬ（ＢＬ１，ＢＬ２）を形成する。
【０１１１】
各メモリセルＭの行方向（ワード線方向）には、メモリセルＭの制御ゲート電極として機能するワード線３０１（８）（ワード配線Ｗ１１〜Ｗ２２）が延在している。また、各メモリセルＭの列方向（ビット線方向）の両端には、選択トランジスタＳＤ（ＳＤ１１，ＳＤ１２）および選択トランジスタＳＳ（ＳＳ１１，ＳＳ１２）が配置されている。選択トランジスタＳＤおよび選択トランジスタＳＳは、各々のトランジスタ間が素子分離領域３０２（１９）で分離される。メモリセルＭは、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）で構成される。
【０１１２】
メモリセルＭのソースおよびドレイン領域は、ソース線Ｓ１１，Ｓ２１として機能するｎ型半導体領域であるソース領域３０３（１１）およびデータ線Ｄ１１，Ｄ２１として機能するｎ型半導体領域であるドレイン領域３０４（１０）と各々共通に構成さる。行方向に隣接するメモリセルＭ間は、素子分離領域３０５（５）で分離されている。
【０１１３】
図３では示していないが、メタル配線からなるグローバルデータ線ＧＤ（ＧＤ１，ＧＤ２）はコンタクトホール３０６を介して選択トランジスタＳＤのドレイン領域であるｎ型半導体領域３０７に電気的に接続され、選択トランジスタＳＤのソース領域であるｎ型半導体領域３０８（２１）はドレイン領域３０４（１０）に電気的に接続されている。一方、共通ソース線を構成するメタル配線は、図では示していないがグローバルデータ線ＧＤと交差するように配線され、コンタクトホール３０９を介して選択トランジスタＳＳのソース領域であるｎ型半導体領域３１０に電気的に接続され、選択トランジスタＳＳのドレイン領域であるｎ型半導体領域３１１はメモリセルブロック内のソース領域３０３（１１）に電気的に接続されている。選択トランジスタＳＤ，ＳＳのゲート電極３１２，３１３は、浮遊ゲート上部のワード線３０１（８）の配線材料によって構成されている。
【０１１４】
メモリセルＭのトランジスタ領域は、浮遊ゲート電極３１４（３、７）で示した領域である。浮遊ゲート電極３１４（３、７）はワード線３０１（８）の下部に形成され、第１層目浮遊ゲート電極３１４ａ（３）および第２層目浮遊ゲート電極３１４ｂ（７）からなる２層構造である。第１層目浮遊ゲート電極３１４ａ（３）は、半導体基板１の主面にゲート絶縁膜であるトンネル酸化膜２を介在させて形成され、かつ、メモリセルのソース領域３０３（１１）およびドレイン領域３０４（１０）間のチャネル領域上に形成される。第２層目浮遊ゲート電極３１４ｂ（７）は、第１層目浮遊ゲート電極３１４ａ（３）の上部に配置され、ワード線３０１（８）と浮遊ゲート電極３１４（３、７）との容量値を定めている。第２層目浮遊ゲート電極３１４ｂ（７）上に、層間絶縁膜１５を介在させて、制御ゲート電極８が構成され、制御ゲート電極８はワード線３０１（８）と一体に形成される。すなわち、チャネル領域は、行方向においてソース領域３０３（１１）とドレイン領域３０４（１０）との間に配置される。
【０１１５】
また、メモリセルＭと選択トランジスタＳＤ，ＳＳとの間には、トランジスタを作り分けるための緩衝用ゲート３１５が形成されている。
【０１１６】
次に、本実施の形態のＡＮＤ型フラッシュメモリの断面構造について説明する。図４は、図３におけるＩＶ−ＩＶ線断面図であり、図５は、図３におけるＶ−Ｖ線断面図である。また、図６は、図３におけるＶＩ−ＶＩ線断面図である。
【０１１７】
各メモリセルは浅溝素子分離（ＳＧＩ：Shallow Groove Isolation）およびｐ型のチャネルストッパ領域１６によって分離され、シリコン基板溝部に堆積酸化膜５が形成された構造となっている。Ｐ型シリコン基板１表面は、膜厚が約９．５ｎｍのゲート絶縁膜であるトンネル酸化膜２により覆われ、トンネル酸化膜２上に多結晶シリコン層により形成された第１浮遊ゲート電極３（３１４ａ）が形成されている。第１浮遊ゲート電極３の側面は、サイドウォールスペーサである絶縁膜４により覆われ、その上に、多結晶シリコンにより形成された第２浮遊ゲート電極７（３１４ｂ）が形成されている。第２浮遊ゲート電極７と第１浮遊ゲート電極３は電気的に接続されている。第２浮遊ゲート電極７および素子分離領域５上には層間絶縁膜１５が形成されている。層間絶縁膜１５上には、多結晶シリコンまたはタングステンなどによるシリサイド層からなる制御ゲート電極８（３０１）および絶縁膜１７が形成されている。図５では示していないが、制御ゲート電極８上には絶縁膜１２８を形成し、この上に制御ゲート電極８と直交するように配置されたデータ線（グローバルデータ線ＧＤ）となるメタル配線が形成されている。第１層目浮遊ゲート電極３直下のシリコン基板内にメモリセルのソース領域１１（３０３）並びにドレイン領域１０（３０４）が形成されている。メモリセルの半導体領域（ソース領域１１、ドレイン領域１０）は選択トランジスタ（ＳＤ，ＳＳ）の半導体領域３０８（２１）、３１１に電気的に接続されている（図５）。また、後述するように、ソース領域１１（３０３）とドレイン領域１０（３０４）とは、対称構造で、かつ浅接合で構成される。
【０１１８】
メモリセルＭと選択トランジスタＳＤ、ＳＳ以外のＭＩＳＦＥＴは周辺回路を構成し、周辺回路形成領域（周辺回路部）に形成される。高い電圧系の電圧Ｖｐｐが印加されるＭＩＳＦＥＴは、高耐圧ＭＩＳＦＥＴで形成される。高耐圧ＭＩＳＦＥＴを含む回路は、たとえば内部電圧発生回路ＣＰＣ、列デコーダＸＤＥＣ等である。
【０１１９】
選択トランジスタのゲート電極（３１２、３１３）はメモリセルの制御ゲート電極８材料を用いている。また、素子分離１９は後で説明する周辺回路部の素子分離工程で形成されたものである（図４）。選択トランジスタのゲート酸化膜９は、ゲート絶縁膜２よりも厚い膜厚で構成され、その膜厚はたとえば２５ｎｍ程度である。
【０１２０】
データ線に平行な断面（図６）では、ワード線（３０１、８）が最小加工寸法で等間隔に形成され、第１および第２浮遊ゲート電極３、７さらに層間絶縁膜１５とワード線となる制御ゲート電極８が積層構造をなしている。ワード線間はイオン注入により導入されたＰ型半導体領域２３により分離されている。選択トランジスタとワード線との間には、緩衝用ゲート（残ゲート）３１５が形成されている。残ゲート３１５の浮遊ゲート電極７と制御ゲート電極８とは、内部で接続され、導通がなされている。
【０１２１】
次に、図７から図１９を用いて前記したＡＮＤ型フラッシュメモリの製造方法について説明する。図７から図１９は、実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。なお、図７から図１９において左側領域は周辺回路のトランジスタが形成される周辺回路形成領域（周辺回路部）を示し、右側領域は、メモリセルが形成されるメモリ形成領域（メモリセル部）を示す。
【０１２２】
まず、Ｐ型の半導体基板１上にシリコン酸化膜１０３およびシリコン窒化膜１０４を被着（堆積）させた後、周辺回路部の素子分離領域となるようにフォトレジストをパターニングし、これをマスクにシリコン窒化膜１０４をドライエッチングにより除去する。その後、シリコン酸化膜１０３を除去した後、半導体基板１に約０．３５μｍ程度の深さの溝が形成されるように、シリコン窒化膜１０４をマスクとしてドライエッチング法を用いてエッチングする。次に、半導体基板１を酸化し、エッチングされた溝の内部に３０ｎｍ程度の厚さのシリコン酸化膜１０１を形成する。その後ＣＶＤ法による絶縁膜（シリコン酸化膜）１０２を０．５μｍ程度被着（堆積）させる。さらに前記絶縁膜１０２の表面をＣＭＰ（Chemical Mechanical Polishing）法により削り、シリコン窒化膜１０４の表面まで平坦化を行う（図７）。
【０１２３】
次に、シリコン窒化膜１０４を熱リン酸等によるウエットエッチングにより除去し、絶縁膜１０２からなる素子分離領域３０２（１９）を形成する。このとき、メモリマット内の選択トランジスタの素子分離領域も同時に形成される。次に、半導体基板１中にボロン（Ｂ）を数回の注入工程に分けてイオン注入する。各注入工程では、エネルギおよびドーズ量を調節する。これにより、Ｐ型ウェル領域１０５およびチャネルストッパ領域１０７、チャネル領域１０８を形成する。次に、半導体基板１の表面を熱酸化して９．５ｎｍのシリコン酸化膜１１０を形成する（図８）。シリコン酸化膜１１０は、トンネル酸化膜２となる。
【０１２４】
次に、たとえばＣＶＤ法により第１の多結晶シリコン膜（導電膜）１１１、絶縁膜（シリコン酸化膜）１１２および絶縁膜であるシリコン窒化膜（ＳｉＮ）１１３を順次被着（堆積）させ、積層膜１１４を形成する。第１の多結晶シリコン膜１１１は１×１０２０atoms/cm３程度の不純物リン（Ｐ）がドープされたリンドープ多結晶シリコン膜またはノンドープの多結晶シリコン膜を用いることができる。その後、ホトエッチングプロセスにより、メモリセル部では多結晶シリコン膜１１１が第１浮遊ゲート電極（３、３１４ａ）となるように、また、周辺回路部では半導体基板１の表面を保護するように多結晶シリコン膜１１１、絶縁膜１１２およびシリコン窒化膜１１３を各々ドライエッチングにより加工する。このドライエッチングによりメモリセル部の積層膜１１４は、列方向に延在するライン状パターン（ストライプ状の列パターン（列ライン））にパターニングされる。このように、周辺回路部および図では示していないが、選択トランジスタが形成される領域でも半導体基板１の表面を保護するように多結晶シリコン膜１１１、絶縁膜１１２およびシリコン窒化膜１１３が残されている。これにより、行方向において、列パターン間に凹部が形成される。
【０１２５】
次に、フォトレジストをメモリセルの形成される領域が開口するようにパターニングし、ヒ素（Ａｓ）イオンを、たとえばドーズ量５×１０１５atoms/cm２、加速電圧５０ＫｅＶの条件で基板中にイオン注入しメモリセルのソース・ドレイン領域として作用する半導体領域（拡散層）１０、１１、１１５、３０３、３０４を形成する。このイオン注入では、前記フォトレジストに加えて列パターン状の積層膜１１４がマスクとして機能する。このため、ｎ型の半導体領域１１５は列パターンに対して自己整合的に形成でき、微細な列パターンに対しても精度よく半導体領域１１５を形成できる。すなわち、ソース領域１１、１１５、３０３とドレイン領域１０、１１５、３０４とは、同時すなわち同じイオン打ち込み工程で形成されるので、対称構造で構成される。すなわち、ソース領域１１、１１５、３０３とドレイン領域１０、１１５、３０４とは、同じ不純物プロファイルを有するように構成される。
【０１２６】
また、マスクとなる積層膜１１４の上層にはシリコン窒化膜１１３が形成されているため、注入される不純物はシリコン窒化膜１１３で止まり多結晶シリコン膜１１１およびその下層の半導体基板１の特性に影響を及ぼすことがない。なお、半導体領域１１５は、後に説明するように、ソース線あるいはデータ線として機能するソース領域３０３（１１）およびドレイン領域３０４（１０）となる。
【０１２７】
次に、２００ｎｍの膜厚のＣＶＤ法により絶縁膜であるシリコン酸化膜を堆積し、このシリコン酸化膜を異方性エッチングすることにより積層膜１１４の側面にサイドウォールスペーサ１１６を形成する（図９）。
【０１２８】
次に、メモリセル部の積層膜１１４およびサイドウォールスペーサ１１６が形成されていない領域の半導体基板１を異方性のドライエッチングにより削り、深さが約０．３５μｍの溝１１７を形成する（図１０）。このドライエッチングの際、周辺回路部および選択トランジスタ部を覆うフォトレジストに加えて、積層膜１１４およびサイドウォールスペーサ１１６がエッチングのマスクとして機能するため、溝１１７を積層膜１１４およびサイドウォールスペーサ１１６に対して自己整合的に加工することができる。このため、微細な列パターンであっても安定に溝１１７を加工して素子分離領域を形成することができ、ＡＮＤ型フラッシュメモリの高集積化に有効である。なお、この段階で、溝１１７の底部に不純物をイオン注入してチャネルストッパ領域１６を形成できる。
【０１２９】
次に、溝１１７の内部を酸化して４ｎｍ程度のシリコン酸化膜１１８を形成し、その後、ＣＶＤ法により４００ｎｍ程度の膜厚のＣＶＤ法で形成されたシリコン酸化膜（シリコン酸化膜）１１９を被着（堆積）させる（図１１）。
【０１３０】
次に、ＣＭＰ技術により絶縁膜１１９を研磨で削り、積層膜１１４上部のシリコン窒化膜１１３まで平坦化を行う（図１２）。これにより、絶縁膜１１９は、サイドウォールスペーサ１１６間に埋め込まれ、かつ、その表面位置は列パターン間上、メモリセル部、素子分離領域上でほぼ均一に形成される。このようにして、堆積酸化膜５からなる浅溝素子分離領域が形成できる。なお、このＣＭＰ技術による平坦化の際には、シリコン窒化膜１１３がＣＭＰのストッパとして機能し、平坦化のプロセスマージンを増加することができる。また、周辺回路部等が積層膜１１４で覆われているため、ＣＭＰ工程によりその部分の半導体基板１の表面が損傷および汚染されることがないとともに、広い面積の凹部の形成を防止して、平坦化の阻害となるディッシング（dishing）を防止することができる。また、メモリセル部に形成された均一な幅と長さで、かつ、規則正しいパターンの繰り返しで形成された溝１１７のみに、絶縁膜１１９を埋め込めばよいので、ＣＭＰ法で研磨する時のプロセスマージンを大きくすることができる。なお、この平坦化は、実施の形態５に示すようにＣＭＰ法とエッチング法とを組み合わせて行ってもよい。
【０１３１】
次に、シリコン窒化膜１１３を熱リン酸により除去した後、ドライエッチングによりシリコン酸化膜１１２を除去する（図１３）。
【０１３２】
次に、ＣＶＤ法等により第２の多結晶シリコン膜１２０を被着（堆積）させ、ホトエッチング工程により第２浮遊ゲート電極７となるよう加工（パターニング）する。このとき、周辺回路部は保護しておく。その後、層間絶縁膜１２１を形成する（図１４）。第２の多結晶シリコン膜１２０には、不純物としてたとえばリン（Ｐ）がドープされる。
【０１３３】
次に、周辺回路部および選択トランジスタ部の層間絶縁膜１２１、第２の多結晶シリコン膜１２０および多結晶シリコン膜１１１をホトエッチング工程により除去する（図１５）。
【０１３４】
ここで、絶縁膜１１９の表面位置は、第１浮遊ゲート電極３となる第１の多結晶シリコン膜１１１の表面位置よりも高くなるように構成され、これにより、第２浮遊ゲート電極７となる第２の多結晶シリコン膜１２０は、絶縁膜１１９上に延在して形成される。これにより第２浮遊ゲート電極７と、ソース・ドレイン領域（半導体領域１１５）との間の容量を低減でき、メモリセルＭの特性を向上できる。すなわち、第２浮遊ゲート電極７となる第２の多結晶シリコン膜１２０下の絶縁膜１１９の表面位置は、第１浮遊ゲート電極３となる第１の多結晶シリコン膜１１１の表面位置よりも高く構成される。また、絶縁膜１１９の表面位置は、第１浮遊ゲート電極３となる第１の多結晶シリコン膜１１１間で均一に構成される。また、絶縁膜１１９の表面位置は絶縁膜１０２の表面位置よりも高くなるように構成される。
【０１３５】
次に、周辺回路部および選択トランジスタ部のチャネル領域をイオン注入により半導体基板１の主面に形成した後、シリコン酸化膜１１０を除去して半導体基板１の主面を露出した後、露出した半導体基板１の表面を酸化して、ゲート絶縁膜２よりも厚い膜厚の厚さ２５ｎｍ程度のシリコン酸化膜１０９を形成する。続いて、第３の多結晶シリコン膜１２２およびＷＳｉ２（タングステンシリサイド）膜１２３、ＣＶＤ法により絶縁膜であるシリコン酸化膜１２４（１７）を順次形成する（図１６）。第３の多結晶シリコン膜１２２およびＷＳｉ２膜１２３は、制御ゲート電極３０１（８）となるものである。
【０１３６】
次に、ホトエッチングプロセスにより周辺回路部のトランジスタのゲート電極および選択トランジスタのゲート電極さらにはメモリセルの制御ゲート電極のパターンとなるようにシリコン酸化膜１２４（１７）を加工する。その後、シリコン酸化膜１２４（１７）をマスクにＷＳｉ２膜１２３および第３の多結晶シリコン膜１２２を加工する。このように、列パターンの延在方向に垂直な方向にパターニングされ、行方向に延在する制御ゲート電極３０１（８）およびワード配線が形成される。次に、メモリセル部が開口するようフォトレジストをパターニングした後、層間絶縁膜１２１、第２および第１の多結晶シリコン膜１２０、１１１を順次加工する。パターニングされたＷＳｉ２膜１２３および第３の多結晶シリコン膜１２２は、周辺回路のＭＯＳトランジスタのゲート電極として機能する。また、パターニングされた層間絶縁膜１２１、第２および第１の多結晶シリコン膜１２０、１１１は、各々メモリセルＭを構成する層間絶縁膜１５、第２浮遊ゲート電極７および第１浮遊ゲート電極となる。
【０１３７】
次に、フォトレジストを周辺回路部のＭＯＳトランジスタが開口するようにパターニングし、たとえばリン（Ｐ）イオンをドーズ量２×１０１３atoms/cm２、加速電圧１００ｋｅＶの条件で基板中にイオン注入し、８５０℃の熱拡散により周辺回路部の高耐圧系ＭＯＳトランジスタのＮ型低濃度半導体領域１２５を形成する。同様に図では示していないが、フォトレジストをパターニングして、周辺回路部のＭＯＳトランジスタおよび選択トランジスタのＮ型低濃度半導体領域を形成する（図１７）。
【０１３８】
次に、たとえばＣＶＤ法により２００ｎｍ程度の膜厚の絶縁膜であるシリコン酸化膜を形成し、異方性エッチングにより周辺回路のＭＯＳトランジスタのゲート電極の側面にサイドウォールスペーサ１２６を形成する。次に、周辺回路部および選択トランジスタ部が開口するようにフォトレジストをパターニングし、たとえばヒ素（Ａｓ）イオンをドーズ量５×１０１５atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入し、Ｎ型高濃度半導体領域１２７を形成する（図１８）。
【０１３９】
次に、ＣＶＤ法によりシリコン酸化膜、および燐ガラスからなる層間絶縁膜１２８を形成し、コンタクトホールにプラグ電極１２９を形成し、メタル配線１３０を形成する。このようにして同一基板上に周辺回路部のＭＯＳトランジスタと微細ゲートのメモリセルを構成するＭＯＳトランジスタが形成される。
【０１４０】
以上に説明したように、本実施の形態のＡＮＤ型フラッシュメモリおよびその製造方法では、浅溝素子分離をメモリセルおよび選択トランジスタに適用し、さらに全面チャネルを用いた書換え方式の採用に伴いメモリセルの半導体領域１０、１１、１１５、３０３、３０４を浅接合にできるとともに、対称構造とすることができ、メモリセルの微細化が可能になる。また、全面チャネルを用いた書換え方式の採用により書換えストレスによるシリコン酸化膜の劣化を低減できる。さらに、選択トランジスタよるメモリブロックの分割により、書換え時の非選択ブロックにおけるディスターブを低減できる。
【０１４１】
（実施の形態２）
実施の形態１では、選択トランジスタのゲート電極が制御ゲート電極の材料により構成されている例を説明したが、本実施の形態では浮遊ゲート電極と制御ゲート電極の材料により選択トランジスタのゲート電極を構成することができる例を説明する。また、選択トランジスタの素子分離領域の形成が、メモリセル部の素子分離領域の形成と同時に行うことができる例について説明する。
【０１４２】
本実施の形態のＡＮＤ型フラッシュメモリのチップ全体における配置および回路構成は、実施の形態１と同様であるためその説明を省略する。
【０１４３】
図２０は、実施の形態２のＡＮＤ型フラッシュメモリの平面レイアウトの一例を示した概念図である。また、図２１は、図２０におけるＸＸＩ−ＸＸＩ線断面図、図２２は、図２０におけるＸＸＩＩ−ＸＸＩＩ線断面図、図２３は、図２０におけるＸＸＩＩＩ−ＸＸＩＩＩ線断面図である。
【０１４４】
図２０に示すように、本実施の形態のＡＮＤ型フラッシュメモリでは、緩衝用ゲート３１５が形成されていない。これは、後に示すように、選択トランジスタのゲート電極が浮遊ゲート電極と制御ゲート電極の材料により構成されることに基づく。
【０１４５】
図２１に示すように、選択トランジスタＳＤ，ＳＳのゲート電極は第１および第２浮遊ゲート電極３、７および制御ゲート電極８の材料を用いている。また、素子分離５はメモリ部と同じ構造である。図２３に示すようにデータ線に平行な断面では、ワード線が最小加工寸法で等間隔に形成され、第１および第２浮遊ゲート電極３、７さらに層間絶縁膜１５とワード線となる制御ゲート電極８が積層構造をなしている。ワード線間はイオン注入により導入されたＰ型半導体領域２３により分離されている。選択トランジスタは内部の層間絶縁膜１５が部分的に除去され浮遊ゲート電極７と制御ゲート電極８の導通がなされている。選択トランジスタのゲート酸化膜９の膜厚は２５ｎｍ程度である。
【０１４６】
図２２に示す断面は、実施の形態１と同様であるため説明を省略する。
【０１４７】
次に図２４から図３５を用いて、本実施の形態のＡＮＤ型フラッシュメモリの製造方法について説明する。図２４から図３５は、実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。なお、図２４から図３５において左側領域が周辺回路部を示し、右側領域がメモリセル部を示すことは実施の形態１と同様である。
【０１４８】
本実施の形態の製造方法は、実施の形態１における図８のシリコン酸化膜１１０の形成前までの工程と同様である。したがってその説明は省略する。ただし、この工程までに形成される素子分離領域は、周辺回路部にのみ形成され、選択トランジスタの形成される領域には形成されない。
【０１４９】
次に、半導体基板１表面を酸化して２０ｎｍ程度の熱酸化膜１０９を形成する。ホトエッチング技術によりメモリセル部の熱酸化膜１０９を除去し、むき出した基板の表面を酸化して９．５ｎｍのシリコン酸化膜１１０を形成する。このとき、周辺ＭＯＳトランジスタと、図では示していないが、メモリマット内部の選択トランジスタ部の熱酸化膜１０９の膜厚は２５ｎｍとなる。シリコン酸化膜１１０はトンネル酸化膜２となり、熱酸化膜１０９は、周辺回路のトランジスタおよび選択トランジスタのゲート絶縁膜となる。
【０１５０】
次に、第１の多結晶シリコン膜１１１、ＣＶＤ法で形成されたシリコン酸化膜１１２およびシリコン窒化膜１１３を順次被着（堆積）させて積層膜１１４を形成する。その後、ホトエッチングプロセスにより、多結晶シリコン膜１１１が、メモリセルでは第１浮遊ゲート電極となるように、また、周辺回路部ではＭＯＳトランジスタのゲート電極となるように積層膜１１４をドライエッチングにより加工する。
【０１５１】
次に、フォトレジストを周辺回路部のＭＯＳトランジスタが開口するようにパターニングし、たとえばリン（Ｐ）イオンをドーズ量２×１０１３atoms/cm２、加速電圧１００ｋｅＶの条件で基板中にイオン注入し、９００℃の熱拡散により周辺回路部の高耐圧系ＭＯＳトランジスタのＮ型低濃度半導体領域１２５を形成する。同様に図では示していないが、フォトレジストをパターニングして、選択トランジスタのＮ型低濃度半導体領域を形成する。その後、フォトレジストをメモリセル部が開口するようにパターニングし、たとえばヒ素（Ａｓ）イオンをドーズ量５×１０１５atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入しメモリセルの半導体領域１１５を形成する（図２５）。
【０１５２】
その後、ＣＶＤ法により２００ｎｍの膜厚の絶縁膜であるシリコン酸化膜を形成し、このシリコン酸化膜を異方性エッチングしてパターニングされた積層膜１１４の側面にサイドウォールスペーサ１１６を形成する。次に、周辺回路部が開口するようにフォトレジストをパターニングし、たとえばヒ素（Ａｓ）イオンをドーズ量５×１０１５atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入し、周辺回路および選択ＭＯＳのトランジスタのＮ型高濃度半導体領域１２７を形成する（図２６）。
【０１５３】
次に、メモリセル部および選択トランジスタ部ではゲート電極間の基板領域を異方性のドライエッチングにより削り、深さ約０．３５μｍの溝１１７をサイドウォールスペーサ１１６に対して自己整合的に形成する（図２７）。溝１１７内を酸化して４ｎｍ程度のシリコン酸化膜１１８を形成し、その後、ＣＶＤ法により４００ｎｍの膜厚の絶縁膜であるシリコン酸化膜１１９を被着（堆積）させる（図２８）。溝１１７の形成およびシリコン酸化膜１１８、シリコン酸化膜１１９の形成は、溝１１７が選択トランジスタ部にも形成されることを除いて実施の形態１の場合と同様である。
【０１５４】
次に、実施の形態１と同様に、ＣＭＰ技術によりシリコン酸化膜１１９を削りゲート電極１１１上部のシリコン窒化膜１１３まで平坦化を行ない、サイドウォールスペーサ１１６間にシリコン酸化膜１１９を埋め込む（図２９）。シリコン窒化膜１１３を熱リン酸により除去した後、ホトエッチングプロセスによりメモリセル部が開口するようにフォトレジストをパターニングし、ドライエッチングによりシリコン酸化膜１１２を除去する（図３０）。このように、メモリセル部のシリコン酸化膜１１２のみを除去することで、周辺回路部のシリコン酸化膜１１２を残すことができ、後に説明する第２の多結晶シリコン膜１２０のエッチングの際に、周辺回路部の多結晶シリコン膜１１１を保護することができる。
【０１５５】
次に、第２の多結晶シリコン膜１２０を被着（堆積）させ、ホトエッチング工程により第２浮遊ゲート電極７となるよう加工する（図３１）。このとき、周辺回路部はカバーしておく。その後、層間絶縁膜１２１を形成した後、図には示さないが選択トランジスタの層間絶縁膜１２１の一部をホトエッチング工程により除去する（図３２）。このように選択トランジスタの層間絶縁膜１２１の一部を除去することにより、後に説明する制御ゲート電極８と第２浮遊ゲート電極７とを電気的に接続することができる。
【０１５６】
次に、第３の多結晶シリコン膜１２２およびＷＳｉ２膜１２３、ＣＶＤ法によるシリコン酸化膜１２４を順次形成する（図３３）。
【０１５７】
次に、ホトエッチングプロセスによりメモリセルの制御ゲート電極となるよう絶縁膜であるシリコン酸化膜１２４を加工し、さらに、パターニングされたシリコン酸化膜１２４をマスクにＷＳｉ２膜１２３、第３の多結晶シリコン１２２、層間絶縁膜１２１、第２および第１の多結晶シリコン膜１２０、１１１を順次加工する（図３４）。このとき周辺回路部ではＣＶＤ法で形成されたシリコン酸化膜１１２があるためゲート電極１１１はエッチングされない。
【０１５８】
次に、図２３に示すように、フォトレジストをパターニングした後、たとえばリン（Ｐ）イオンをドーズ量２×１０１３atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入し選択トランジスタのＮ型低濃度半導体領域２１を形成する。さらに、たとえばボロン（Ｂ）イオンをドーズ量１×１０１３atoms/cm２の条件で基板中にイオン注入しワード線間の基板領域にＰ型低濃度半導体領域２３を形成し、列方向（ビット線方向）の素子分離を行う。その後、ＣＶＤ法で形成されたシリコン酸化膜の形成および異方性ドライエッチングによりゲート電極側面にサイドウォールスペーサ２０を形成する。さらにフォトレジストをパターニングして、たとえばヒ素（Ａｓ）イオンをドーズ量１×１０１５atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入し選択トランジスタのＮ型高濃度半導体領域２２を形成する。
【０１５９】
さらに、図３５に示すように、ＣＶＤ法によるシリコン酸化膜および燐ガラスからなる層間絶縁膜１２８の形成、コンタクトホール内にプラグ電極１２９の形成、メタル配線１３０の形成工程を経て同一基板上に周辺回路部のＭＯＳトランジスタと微細ゲートＭＯＳトランジスタが形成される。
【０１６０】
上記の多結晶シリコンゲート加工では下層の多結晶シリコン３の加工でチャネル幅が定義され、上層の絶縁膜１７およびＷＳｉ２／多結晶シリコン膜からなる多層膜８の加工によって、トランジスタのチャネル長が定義される。
【０１６１】
以上に示したように、本実施の形態では、前記した実施の形態１の効果に加え、高耐圧ＭＯＳトランジスタの不純物半導体領域を形成した後、メモリ不純物半導体領域の形成を行うことにより、微細ゲートを有するメモリセルに対して不要な不純物半導体領域の伸びを防止し、微細ゲート領域での動作の安定化が可能となる。また、選択トランジスタはメモリの浮遊ゲート電極および制御ゲート電極材料により構成されるため、第１の実施例で示したゲートを作り分ける領域が不要となり面積の低減を行うことができる。
【０１６２】
（実施の形態３）
本発明の第３の実施の形態を図３６から図４２を用いて説明する。図３６から図４２は、実施の形態３のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。なお、図３６から図４２において左側領域が周辺回路部を示し、右側領域がメモリセル部を示すことは実施の形態１と同様である。
【０１６３】
実施の形態２では、周辺回路部にあるＭＯＳトランジスタのゲート電極は第１の多結晶シリコン膜のみで形成されているが、本実施の形態３に示すよう第２の多結晶シリコン膜、第３の多結晶シリコン膜およびＷＳｉ２膜を電極配線として加えることができる。
【０１６４】
図３６に示すように、実施の形態２と同様に半導体基板１上に素子分離領域１０２の形成、ウェル１９５の形成、ゲート酸化膜２の形成を行った後、ノンドープの多結晶シリコン膜１１１とシリコン窒化膜１１３を被着（堆積）させる。次に、ホトエッチングプロセスにより、メモリセル部では第１浮遊ゲート電極３となるように、周辺回路部ではＭＯＳトランジスタのゲート電極となるように多結晶シリコン膜１１１および上部シリコン窒化膜１１３を加工する。その後、実施の形態２と同様に周辺回路の低濃度半導体領域１２５、続いてメモリセル部の半導体領域１１５、サイドウォールスペーサ１１６を形成する。また、実施の形態２と同様に周辺回路部の高濃度半導体領域１２７を順次形成する。
【０１６５】
次に、図３７に示したように、実施の形態２と同様にメモリセル部のみサイドウォールスペーサ１１６に自己整合的に基板エッチを行い溝１１７を形成する。その後、シリコン酸化膜１１８を形成し、ＣＶＤ法により４００ｎｍの膜厚の絶縁膜であるシリコン酸化膜１１９を被着（堆積）させた後、ＣＭＰ技術によりシリコン酸化膜１１９を削りゲート電極１１１上部のシリコン窒化膜１１３まで平坦化を行ない、サイドウォールスペーサ１１６間にシリコン酸化膜１１９を埋め込む。
【０１６６】
次に、シリコン窒化膜１１３を熱リン酸により除去した後、図３８に示したように、第２の多結晶シリコン膜１２０を被着（堆積）させ、ホトエッチング工程により第２浮遊ゲート電極７となるよう加工する。このとき周辺回路部はカバーしておく。その後、層間絶縁膜１２１を被着（堆積）し、周辺回路部のトランジスタおよび選択トランジスタのゲート電極上の層間絶縁膜１２１に部分的に開口を形成する（図３９）。開口の形成にはたとえばホトエッチング技術を用いることができる。さらに、第３の多結晶シリコン膜１２２およびＷＳｉ２膜１２３、ＣＶＤ法によりシリコン酸化膜１２４を順次形成する（図４０）。
【０１６７】
次に、ホトエッチングプロセスによりメモリの制御ゲート電極となるように、また選択トランジスタ部および周辺回路部ではゲート電極となるようシリコン酸化膜１２４を加工する。ここで前記加工では図４１に示すように周辺回路部のゲート電極１１１を覆ように加工する。パターニングされたシリコン酸化膜１２４をマスクにＷＳｉ２膜１２３、第３の多結晶シリコン１２２、層間絶縁膜１２１、第２および第１の多結晶シリコン膜１２０、１１１を順次加工する。
【０１６８】
以降は、図４２に示したように、実施の形態２と同様、選択トランジスタの不純物半導体領域を形成した後、ＣＶＤ法によりシリコン酸化膜、および燐ガラスからなる層間絶縁膜１２８形成、コンタクトホールにプラグ電極１２９形成、メタル配線１３０の形成工程を経て同一基板上に周辺回路部のＭＯＳトランジスタと微細ゲートＭＯＳトランジスタが形成される。
【０１６９】
以上に示したように、本実施の形態では、周辺回路部にあるＭＯＳトランジスタのゲート電極１１１上に電気的に接続された第２、第３の多結晶シリコン膜および、ＷＳｉ２膜が配線材料として配置されるため、ゲート配線の低抵抗化を実現できる。
【０１７０】
（実施の形態４）
本発明の第４の実施の形態を図４３から図４９を用いて説明する。図４３から図４９は、実施の形態４のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。なお、図４３から図４９において左側領域が周辺回路部を示し、右側領域がメモリセル部を示すことは実施の形態１と同様である。
【０１７１】
実施の形態２および実施の形態３ではメモリセルおよびメモリマット内の選択トランジスタのゲート電極は浅溝素子分離に対してオフセットされた構造であるが、周辺回路のゲート電極は素子分離領域に接する構造であった。本実施の形態４では、周辺回路のゲート電極を素子分離領域に対してオフセットする構造を用いている。
【０１７２】
図４３に示すようにＰ型半導体基板１上を酸化し２０ｎｍのシリコン酸化膜１０９を形成した後、ホトエッチング技術により、メモリセル部のみシリコン酸化膜を除去する。次に、酸化により９．５ｎｍのシリコン酸化膜１１０を形成する。このとき、周辺回路部では２５ｎｍの酸化膜厚となる。シリコン酸化膜表面に第１の多結晶シリコン膜１５０およびシリコン窒化膜１５１を順次被着（堆積）させる。その後、メモリセル部では第１浮遊ゲート電極となるように、また、周辺回路部では素子分離となる領域の電極材料が除去されるようにパターニングする。次に、フォトレジストをメモリセル部が開口するようにパターニングし、たとえばＡsイオンをドーズ量５×１０１５atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入しメモリセルの半導体領域１１５を形成する。
【０１７３】
その後、たとえばＣＶＤ法により６ｎｍ程度の膜厚のシリコン窒化膜および２００ｎｍの膜厚のシリコン酸化膜を形成し、異方性エッチングによりゲート電極の側面にサイドウォールスペーサ１５２を形成する。このように６ｎｍ程度の膜厚のシリコン窒化膜をゲート電極の側壁部に形成することにより、ゲート電極端部におけるゲート絶縁膜の膜厚の増加を防止することができる。この結果、微細なゲート長の加工が可能となって、高集積化を実現できる。
【０１７４】
次に、図４４に示したように、多結晶シリコン膜１５０およびシリコン窒化膜１５１とサイドウォールスペーサ１５２に覆われていない半導体基板１を異方性のドライエッチングにより削り、深さ約０．３５μｍの溝をサイドウォールスペーサ１５２に対して自己整合的に形成した後、酸化を行い溝部分に２０ｎｍ程度のシリコン酸化膜１５３を形成する。その後、ＣＶＤ法により絶縁膜であるシリコン酸化膜１５４を被着（堆積）させた後、ＣＭＰ技術によりシリコン酸化膜を削りゲート電極上部のシリコン窒化膜１５１まで平坦化を行ない、サイドウォールスペーサ１５２間に埋め込まれたシリコン酸化膜１５４を形成する。このようにしてシリコン酸化膜１５４からなる分離領域を形成できる。ここで形成された分離領域は、先に説明した実施の形態１〜３と相違して周辺回路形成領域においても同時に形成される。
【０１７５】
次に、図４５に示したように、シリコン窒化膜１５１を熱リン酸により除去した後、たとえばＣＶＤ法により全面に第２の多結晶シリコン酸化膜１２０を被着（堆積）させ、ホトエッチング工程によりメモリセル部では第２浮遊ゲート電極７となるよう加工するとともに、周辺回路部はカバーしておく。
【０１７６】
その後、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜からなる層間絶縁膜１２１を被着（堆積）させる。次に、ホトエッチング工程により周辺回路のトランジスタおよび図示しない選択トランジスタのゲート電極となる部分の層間絶縁膜１２１を部分的に除去する。
【０１７７】
次に、図４６に示したように、層間絶縁膜１２１上に、第３の多結晶シリコン膜１２２、ＷＳｉ２膜１２３、ＣＶＤ法によるシリコン酸化膜１２４を順次形成する。
【０１７８】
次に、図４７に示したように、ホトエッチング工程によりメモリセル部では制御ゲート電極となるように、周辺回路部ではゲート電極となるようにシリコン酸化膜１２４をパターニング加工する。その後、シリコン酸化膜１２４をマスクにＷＳｉ２膜１２３、第３の多結晶シリコン膜１２２、層間絶縁膜１２１、第１、第２の多結晶シリコン膜１１１、１２０をエッチングにより順次除去する。このようにして形成されたゲート電極は、メモリセル部では浮遊ゲート電極および制御ゲート電極となり、周辺回路部および選択トランジスタの部分ではゲート電極となる。周辺回路部のトランジスタおよび選択トランジスタのゲート電極は、層間絶縁膜１２１に開口した部分で第３の多結晶シリコン膜１２２と第２の多結晶シリコン膜１２０とが電気的に接続されている。
【０１７９】
次に、図４７に示すように、フォトレジストを周辺回路部のＭＯＳトランジスタ部が開口するようにパターニングし、たとえばリン（Ｐ）イオンをドーズ量２×１０１３atoms/cm２、加速電圧１００ｋｅＶの条件で基板中にイオン注入し、８５０℃の熱拡散により周辺の高耐圧ＭＯＳトランジスタ部のＮ型低濃度半導体領域１２５を形成する。続いて、フォトレジストをパターニングして、選択トランジスタを含む低耐圧系のＮ型低濃度半導体領域を形成する。
【０１８０】
その後、図４８に示すようにＣＶＤ法により絶縁膜であるシリコン酸化膜を被着（堆積）させ異方性のドライエッチングによりゲート側面にサイドウォールスペーサ１１６を形成する。次に、フォトレジストを周辺回路部が開口するようにパターニングし、たとえばＡsイオンをドーズ量５×１０１５atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入しＭＯＳトランジスタ部および選択トランジスタのＮ型高濃度半導体領域１２７を形成する。
【０１８１】
以降は、図４９に示すようにＣＶＤ法によるシリコン酸化膜、および燐ガラスからなる層間絶縁膜１２８の形成、コンタクトホール内のプラグ電極（図示せず）の形成、メタル配線１３０の形成工程により全てのトランジスタのゲート電極は素子分離領域とオフセットした構造が得られる。
【０１８２】
本実施の形態では、メモリセルの不純物半導体領域を形成した後、周辺回路部の不純物半導体領域の形成を行っている。
【０１８３】
（実施の形態５）
実施の形態１から実施の形態４では、メモリセルの素子分離がメモリセルの浮遊ゲート電極を加工した後に自己整合的に形成される構造について説明したが、本実施の形態５のＡＮＤ型フラッシュメモリでは、メモリセルのゲート電極を形成する前に素子分離領域が形成される点が前述の実施の形態と異なる。また、実施の形態１から実施の形態４ではメモリに２値（１ビット）の情報を記憶する方式であったのに対して、本実施の形態５では１つのメモリセルに４値（２ビット）の情報を記憶するいわゆる多値論理記憶の回路方式を採用した点が異なる。
【０１８４】
本実施の形態のＡＮＤ型フラッシュメモリすなわち多値論理記憶方式のＡＮＤ型フラッシュメモリの平面構造について実施の形態１の図１を用いて説明する。
【０１８５】
本実施の形態のＡＮＤ型フラッシュメモリには、実施の形態１と同様に、メモリアレイＭＥＭＡＲＲＡＹ、ラッチ回路ＬＡＴＣＨおよび列デコーダＸＤＥＣが備えられている。メモリアレイＭＥＭＡＲＲＡＹには、行および列からなるマトリックス状に配置されたメモリセルを有する。メモリセルの行方向には複数本のワード線が延在され、列方向には複数本のデータ線が延在される。少なくとも１本のワード線には８ｋ個のメモリセルが接続されている。本実施の形態のＡＮＤ型フラッシュメモリは、メモリセル１個につき、２ビットの記憶容量を有するため、８ｋ個のメモリセルにつき２ｋバイト分の記憶容量を有する。少なくとも１本のワード線はアドレス入力Ａｘにより選択される。列方向のアドレスすなわち少なくとも１本のデータ線には１６ｋ個のメモリセルが接続される。すなわち、本実施の形態ではワード線の本数が１６Ｋ本ある。本実施の形態のＡＮＤ型フラッシュメモリの記憶容量は２ｋ×１６ｋバイト＝３２Ｍバイト（２５６Ｍビット）となる。ラッチ回路ＬＡＴＣＨは８ｋ個（２ｋバイト）分の長さを持つ。
【０１８６】
制御回路ＣＮＴＲＬに外部から入力される信号、列デコーダＸＤＥＣおよび行ゲートＹＧＡＴＥに入力されるアドレス信号等については実施の形態１と同様である。また、データ入出力の回路および行方向のメモリセル選択回路についても実施の形態１と同様である。さらに、ビット線電圧制御回路ＤＩＳＣＨＡＲＧＥ、内部電圧発生回路ＣＰＣについても実施の形態１と同様である。このためそれらの説明を省略する。
【０１８７】
本実施の形態のＡＮＤ型フラッシュメモリセルの回路構成は、実施の形態１の図２と同様であり、また各部材の接続等についても実施の形態１と同様である。よって、その説明を省略する。
【０１８８】
次に、本実施の形態のＡＮＤ型フラッシュメモリの多値論理記憶方式について説明する。
【０１８９】
本実施の形態のＡＮＤ型フラッシュメモリでは、書き込みと消去後のしきい値の設定を従来のＡＮＤ型方式から変更している。情報記録をトンネル酸化膜を介して半導体基板から注入された電子の有無により行うことは従来同様であるが、電子の放出により情報を書き込む方式では、放出後のトランジスタのしきい値電圧のばらつきが大きくなり、しきい値ウインドの狭い多値方式には妥当でない。そこで、本実施の形態のＡＮＤ型フラッシュメモリでは、基板からの電子注入により情報を書き込む方式とし、しきい値を揃えてしきい値ウインドの狭い多値方式に適したものとした。したがって、情報の書き込みが行われた場合つまり浮遊ゲート電極に電子が注入された場合には、その後のトランジスタのしきい値電圧は高くなり、一方情報が消去された場合つまり電子を放出した場合には、その後のしきい値電圧は低くなる。
【０１９０】
図５０は、電子の注入量によりしきい値が相違する様子を示した概念図であり、縦軸にはしきい値を、横軸には度数を示す。制御ゲート電極に書き込み制御電圧として、３種類の電圧たとえば１５、１６、１７Ｖを一定時間印加すれば、その電圧に応じた電荷量の電子が基板から浮遊ゲート電極に注入される。この電荷量の相違によってトランジスタのしきい値電圧が相違し、これを示したのが図５０である。図５０では、電荷量の相違による各しきい値電圧は、各々２．８Ｖ、３．４Ｖ、５Ｖにピークを持つ分布として例示されている。一方、電子を放出した場合のしきい値は、１．５Ｖにピークを持つように分布する。よって、浮遊ゲート電極に蓄積された電子の状態つまりしきい値が相違する状態は明確に区別でき、各状態はたとえば２．４Ｖ、３．２Ｖ、４．０Ｖを基準電圧としたメモリセルのトランジスタのＯＮ／ＯＦＦを知ることにより論理的に区別することができる。このような区別可能な各状態を２ビットの４つの状態（００、０１、１０、１１）に対応させ、１つのメモリセルで２ビット分の記憶が可能となる。ここでは、電子が放出された状態（しきい値のピークが１．５Ｖ）を‘１１’に、しきい値のピークが２．８Ｖの状態を‘１０’に、しきい値のピークが３．４Ｖの状態を‘００’に、しきい値のピークが５Ｖの状態を‘０１’に対応させることができる。
【０１９１】
次に、メモリセルに記憶されるデータの読み出し、書き込みおよび消去の動作について説明する。図５１は、本実施の形態で行われるデータの読み出し、書き込みおよび消去の動作の際のメモリセルに印加される制御電圧をメモリセルの概念図とともに示した図表である。また、表２は、本実施の形態で行われるデータの読み出し、書き込みおよび消去の動作の際の図２における各部材の動作状態を示した動作表である。
【０１９２】
【表２】
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まず、メモリセルに記憶されたデータの消去動作について説明する。以下の消去動作の説明においては、選択されたブロック（たとえば図２におけるＢＬ１）の動作について説明する。
【０１９３】
図５１の消去の欄に示したように、メモリセルのソース領域およびドレイン領域ならびに基板に２．０Ｖを印加するとともに、選択されたワード線（選択ワード）である制御ゲート電極に−１６Ｖを印加し、一方、選択されていないワード線（非選択ワード）にはＶｓｓ（０Ｖ）を印加する。このような状態は、選択ワードを図２におけるＷ１１とし、非選択ワードを図２におけるＷ１２とすれば、表２の消去の欄に記載したように各部材の電圧を保持するようにして実現できる。
【０１９４】
すなわち、選択トランジスタＳＳ１１，ＳＳ１２，ＳＤ１１，ＳＤ１２のゲートＳｉＳ１およびＳｉＤ１に３．３Ｖを印加してこれに接続された全ての選択トランジスタをオン状態にすると同時にグローバルデータ線ＧＤ１，ＧＤ２および共通ソース線Ｖｓ２の電位を２Ｖに保持してローカルデータ線Ｄ１１，Ｄ１２およびローカルソース線Ｓ１１，Ｓ１２の電圧を２Ｖにする。また、ＸＤＥＣ１により選択されたワード線Ｗ１１には−１６Ｖ、非選択のワード線Ｗ１２には０Ｖの電圧を一定時間印加する。このときＰ型ウェル領域には２Ｖ、その下部のＮ型ウェル領域には３Ｖ以上の電圧を印加しておく。
【０１９５】
このような状態におかれたメモリセルの浮遊ゲート電極に蓄積された電子は、以下のような動作を行う。つまり、ワード線Ｗ１１に接続された全てのメモリセルの浮遊ゲート電極に蓄積された電子は、基板と制御ゲート電極との間の電位差（１８Ｖ）に応じた電界の作用を受けて、浮遊ゲート電極から基板に放出される。一方、非選択のワード線１２に接続されたメモリセルでは、Ｗ１２が０Ｖであるため、浮遊ゲート電極の電子には基板に放出しようとする電界がかからず、その電子の保持状態が維持される。すなわち、Ｗ１１に接続された全てのメモリセルについては消去動作が行われ、Ｗ１２に接続された全てのメモリセルについては情報は書き換えられない。この消去動作により選択されたワード線Ｗ１１上のメモリセルのしきい値電圧は低くなり、しきい値電圧の値は１．５Ｖ付近にピークを持つような分布となる。
【０１９６】
なお、ＳｉＳ１およびＳｉＤ１に０Ｖを印加してこれに接続された全ての選択トランジスタをオフ状態にし、Ｄ１１，Ｄ１２およびＳ１１，Ｓ１２をフローティング状態にすると同時に基板電位を２Ｖとしてもよい。このような状態であっても、Ｗ１１に接続された全てのメモリセルについては消去動作が行われ、Ｗ１２に接続された全てのメモリセルについては情報は書き換えられない。
【０１９７】
また、このような消去動作においては、浮遊ゲート電極からの電子の放出が、後に説明するトンネル酸化膜の全面において行われる。このため、局所的なトンネル電流の経路を設ける必要がなくメモリセル微細化およびＡＮＤ型フラッシュメモリの高集積化が可能となる。また、トンネル電流によるトンネル酸化膜の劣化を最小限に抑制でき、ＡＮＤ型フラッシュメモリの信頼性を向上できる。
【０１９８】
また、非選択のメモリブロック（たとえばＢＬ２）については、ＳｉＳ２およびＳｉＤ２に０Ｖを印加してこれに接続された全ての選択トランジスタをオフ状態にし、Ｄ２１，Ｄ２２およびＳ２１，Ｓ２２をフローティング状態にすると同時に、ワード線Ｗ２１，Ｗ２２に０Ｖを印加して情報の書き換えを行わないようにする。
【０１９９】
次に、メモリセルにデータを書き込む動作について説明する。以下の書き込み動作の説明においては、選択されたブロック（たとえば図２におけるＢＬ１）の動作について説明する。
【０２００】
図５１の書き込みの欄に示したように、選択ワード線には１４．９Ｖ〜１７Ｖの範囲の３種類の電圧を印加する一方、非選択ワード線には４．５Ｖの電圧を印加する。また、選択ワード線に接続されたメモリセルのソース領域をＯＰＥＮ状態とし、非選択ワードに接続されたメモリセルのソース領域をＶｓｓ（０Ｖ）に保持した状態で、書き込まれる対象のメモリセルが接続されたデータ線（書き込みデータ）はＶｓｓ（０Ｖ）に保持するとともに、書き込まれる対象でないメモリセルが接続されたデータ線（非書き込みデータ）には６．５Ｖの電圧を印加する。このような状態は、選択されたメモリセルを図２におけるＭ１１とし、非選択のメモリセルをその他のメモリセルＭ１２，Ｍ２１，Ｍ２２とすれば、表２の書き込みの欄に記載したような電圧に各部材の電圧を保持して実現できる。
【０２０１】
すなわち、選択トランジスタＳＤ１１，ＳＤ１２のゲートＳｉＤ１に１０Ｖを印加してＳＤ１１およびＳＤ１２をオン状態にすると同時に、グローバルデータ線ＧＤ１，ＧＤ２の電圧を各々０Ｖおよび６．５Ｖに保持する。これにより選択されたメモリセルＭ１１のデータ線Ｄ１１（書き込みデータ線）の電圧をＳＤ１１を介したＧＤ１の電圧つまり０Ｖとし、非選択のメモリセルが接続されたデータ線Ｄ１２（非書き込みデータ線）の電圧をＳＤ１２を介したＧＤ２の電圧つまり６．５Ｖとする。また、選択トランジスタＳＳ１１，ＳＳ１２のゲートＳｉＳ１に０Ｖを印加してＳＳ１１およびＳＳ１２をオフ状態とし、これによってソース線Ｓ１１およびＳ１２をフローティング状態（ＯＰＥＮ）とする。なお、１１およびＳ１２は、Ｖｓｓ（０Ｖ）に保持されてもよい。さらに、ＸＤＥＣ１により選択されたワード線Ｗ１１には１４．９Ｖ〜１７Ｖの範囲の３種類の電圧を順次一定時間印加する一方、非選択ワード線には４．５Ｖの電圧を印加しておく。このときＰ型ウェル領域には０Ｖの電圧を印加しておく。
【０２０２】
このような状態におかれた選択されたメモリセルＭ１１の浮遊ゲート電極にはワード線Ｗ１１の電圧に応じた電荷量の電子が注入され、記憶される情報はＷ１１の３種類の電圧と書き込まれない状態の４つの状態により区分けされる。また、Ｗ１１に１４．９Ｖ〜１７Ｖの電圧が印加されて浮遊ゲート電極に電子が注入される際には、ソース領域がＯＰＥＮ状態でありドレイン領域（データ線）が０Ｖであることから、トンネル酸化膜の下部全面に電子チャネルが形成されトンネル電流はトンネル酸化膜の全面において流れることとなる。この結果、トンネル電流を注入するための局所的な領域を設ける必要がなく、メモリセルの微細化が図れ、ＡＮＤ型フラッシュメモリの高集積化を実現できる。また、トンネル電流の電流密度を小さくしてトンネル酸化膜の劣化を抑制し、ＡＮＤ型フラッシュメモリの信頼性を向上できる。
【０２０３】
一方、非選択のメモリセルにおいては、ワード線（制御ゲート電極）と基板との間に大きな電圧はかからず、トンネル電流が流れて電子が注入されることはない。これにより非選択メモリセルの情報は維持される。なお、ソース領域側の選択トランジスタＳＳ１１，ＳＳ１２をオフ状態にすることで非選択メモリのドレイン領域（拡散層）（Ｄ１２）に印加された６．５Ｖがソース領域（拡散層）（Ｓ１２）を短時間に充電し、チャネル領域全面に反転層が形成される。したがってこの部分のトンネル酸化膜に高電界は印加されない。このため、非選択メモリセルへの不要な書き込み動作が防止され、また、ソース領域とドレイン領域の電圧が同じになるため、ドレイン耐圧を確保する必要がない。この方式では、ソース／ドレイン間耐圧の低くなる微細ゲートにおいてもメモリ動作が可能となり、この部分のドレイン耐圧を確保する必要はない。すなわち、ソース領域とドレイン領域をつくり分ける必要がなく、浅接合でかつ、対称構造で構成できるので、イオン打ち込み、熱処理等のプロセス容易にし、およびプロセスマージンを低減できるとともに、メモリセルサイズを小さくすることができる。
【０２０４】
なお、選択メモリセルの半導体領域（ソース領域またはドレイン領域）と隣接する非選択メモリセルの半導体領域との間には６．５Ｖの電位差が発生し、このときワード線の電圧は最高で１７Ｖが印加されるため、メモリセルの素子分離耐圧は１８Ｖ以上必要となる。また、選択トランジスタにおいても選択セルと非選択セルとの間に約６．５Ｖの電位差が生じ、選択トランジスタのゲートには１０Ｖが印加される。このため選択トランジスタの素子分離耐圧は１２Ｖ以上が必要となる。しかし、本実施の形態のＡＮＤ型フラッシュメモリでは、後に説明するように絶縁膜が埋め込まれた浅溝素子分離によりメモリセルが分離されているため、上記の必要耐圧は確保される。
【０２０５】
次に、書き込み動作のシーケンスについて説明する。図５２は、書き込みシーケンスの一例を示したフローチャートである。
【０２０６】
まず、書き込みデータをラッチ回路ＬＡＴＣＨにラッチする（ステップＡ）。次に、‘０１’データについて書き込みを行う（ステップＢ）。‘０１’データは、前記したとおり５Ｖ付近にピークを持つしきい値分布として記録されるが、ある程度の分布があるため、正常に書き込まれた否かを検証（ベリファイ）する（ステップＣ）。検証の電圧は４．５Ｖとする。このとき正常に書き込まれていない場合（Ｆａｉｌ）には、ステップＢに戻り、再度‘０１’データについて書き込みを行う。
【０２０７】
ステップＣで正常に‘０１’データが書き込まれたことが検証された場合には、次に、‘００’データについて書き込みを行う（ステップＤ）。‘００’データは、前記したとおり３．６Ｖ付近にピークを持つしきい値分布として記録されるが、ある程度の分布があるため、正常に書き込まれた否かを検証（ベリファイ）する（ステップＥ）。検証の電圧は３．６Ｖとする。このとき正常に書き込まれていない場合（Ｆａｉｌ）には、ステップＤに戻り、再度‘００’データについて書き込みを行う。
【０２０８】
ステップＥで正常に‘００’データが書き込まれたことが検証された場合には、次に、‘１０’データについて書き込みを行う（ステップＦ）。‘１０’データは、前記したとおり２．８Ｖ付近にピークを持つしきい値分布として記録されるが、ある程度の分布があるため、正常に書き込まれた否かを検証（ベリファイ）する（ステップＧ）。検証の電圧は２．８Ｖとする。このとき正常に書き込まれていない場合（Ｆａｉｌ）には、ステップＦに戻り、再度‘１０’データについて書き込みを行う。
【０２０９】
次に、全ビットについて弱い書き込みを行う（ステップＨ）。これにより全ビットが書き込まれる。
【０２１０】
次に、エラティックおよびディスターブの検出を行う。まず、‘１１’ワードのディスターブ検出を行い（ステップＩ）、次に、‘１０’ワードのエラティック検出を行い（ステップＪ）、次に、‘００’ワードのエラティック検出を行う（ステップＫ）。各々の検出電圧は、２．１Ｖ、３．１Ｖ、３．９Ｖである。上記ステップＩ〜Ｋでエラティックまたはディスターブが検出された場合（Ｆａｉｌ）には、書き込んだデータを消去し（ステップＬ）、ステップＢに戻って‘０１’データの書き込みからやり直す。何れの検出もパスした場合には、書き込みを終了する（ステップＭ）。
【０２１１】
このように、しきい値の高い分布から順に書き込むことにより、‘００’状態および‘１１’状態に対するワードディスターブの軽減を図ることができる。
【０２１２】
次に、メモリセルに記憶されたデータの読み出し動作について説明する。以下の読み出し動作の説明においては、選択されたブロック（たとえば図２におけるＢＬ１）の動作について説明する。
【０２１３】
図５１の読み出しの欄に示したように、選択ワード線には２．４Ｖ〜４．０Ｖの範囲の３種類の電圧を印加する一方、非選択ワード線にはＶｓｓ（０Ｖ）の電圧を印加する。また、メモリセルのソース領域（ローカルソース線）はＶｓｓ（０Ｖ）の電圧に保持し、ドレイン領域（ローカルデータ線）は１．０Ｖに保持する。さらに基板の電位はＶｓｓ（０Ｖ）とする。このような状態は、選択されたメモリセルを図２におけるＭ１１とし、非選択のメモリセルをその他のメモリセルＭ１２，Ｍ２１，Ｍ２２とすれば、表２の読み出しの欄に記載したような電圧に各部材の電圧を保持して実現できる。
【０２１４】
すなわち、選択ワード線の電圧はＸＤＥＣ１によりより制御して２．４Ｖ〜４．０Ｖの範囲の３種類の電圧（２．４Ｖ，３．２Ｖ、４．０Ｖ）とし、選択トランジスのゲートＳｉＳ１およびＳｉＤ１に３．３Ｖを印加してこれに接続された全ての選択トランジスタをオン状態にするとともに、グローバルデータ線の電圧を１Ｖに、共通ソース線の電圧を０Ｖにする。これにより選択トランジスタを介してローカルデータ線には１Ｖ、ローカルソース線には０Ｖの電圧が供給される。選択ワード線上のメモリセルのしきい値電圧に応じたチャネル電流により読み出しを行い、さらに、選択ワード線に２Ｖを印加し同様の検出を行う。これにより４値のしきい値電圧を検出することができる。このとき、非選択ワード線には０Ｖを印加する。なお、読み出しは、しきい値電圧の低い順に読み出す。
【０２１５】
上記書込み、消去および読み出し動作において、非選択ブロックの選択トランジスタＳＤ２１、ＳＤ２２およびＳＳ２１、ＳＳ２２を全てオフ状態とすることで、各動作におけるビット線起因のディスターブ現象を防止できる。
【０２１６】
次に、本実施の形態のＡＮＤ型フラッシュメモリセルの平面レイアウトを説明する。
【０２１７】
図５３は、本実施の形態のＡＮＤ型フラッシュメモリのメモリセルおよび選択トランジスタの構造の一部を示した平面図である。図５３では図２に示したドレイン領域側（データ線Ｄ１１，Ｄ１２側）の選択トランジスタＳＤ１１，ＳＤ１２の部分およびメモリセルアレイＭＥＭＡＲＲＡＹの一部を示し、ＳＳ１１，ＳＳ１２側の構造は省略している。
【０２１８】
本実施の形態のＡＮＤ型フラッシュメモリは、実施の形態１と同様に、メモリセルＭ（Ｍ１１〜Ｍ２２、Ｎ１１〜Ｎ２２）、選択トランジスタＳＤ（ＳＤ１１，ＳＤ１２）および選択トランジスタＳＳ（ＳＳ１１，ＳＳ１２）（図示せず）を有する。また、実施の形態１と同様に、メモリセルＭの制御ゲート電極として機能するワード線３０１（８）（ワード配線Ｗ１１〜Ｗ２２）、素子分離領域３０２（１９）、ソース領域３０３（１１）、ドレイン領域３０４（１０）、素子分離領域３０５（５）を有する。したがって、これら説明は省略する。なお、この素子分離領域３０２（１９）、３０５（５）はメモリの浮遊ゲート電極を加工する前に形成される。ソース領域１１、３０３、ドレイン領域１０、３０４は、前述の実施の形態１〜４と同様に、浅接合で、また、対称構造で構成される。
【０２１９】
図５３において破線で示すグローバルデータ線ＧＤ（ＧＤ１，ＧＤ２）として機能する２層目のメタル配線Ｍ２は、スルーホール３１６および１層目のメタル配線Ｍ１とコンタクトホール３０６を介して選択トランジスタＳＤのドレイン領域３０７に接続され、選択トランジスタＳＤのソース領域３０８（２１）はドレイン領域３０４（１０）に接続されている。一方、図において破線で示す共通ソース線として機能する２層目のメタル配線Ｍ２はメモリローカルソース線の１２８本の間隔と同間隔にスルーホール３１６を介して１層目のメタル配線Ｍ１に接続されている。１層目のメタル配線Ｍ１は、コンタクトホール（図示せず）を介して選択トランジスタＳＳ（図示せず）のソース領域３０３（１１）に接続され、選択トランジスタＳＳ（図示せず）のドレイン領域（図示せず）はメモリセルブロック内のソース領域３０３（１１）に接続されている。このように接続される形態は、選択トランジスタＳＤのソース領域３０８（２１）がドレイン領域３０４（１０）に接続される実施の形態１と同様である。ここで、共通ソース線は第２のメタル配線Ｍ２によってデータ線方向へ引き出しているが、第１のメタル配線によってワード線方向へ引き出してもよい。
【０２２０】
選択トランジスタＳＤのゲート電極３１２は、浮遊ゲート上部のワード線３０１（８）の配線材料によって構成されている。選択トランジスタＳＳ（図示せず）のゲート電極材料も同様である。
【０２２１】
また、メモリセルＭと選択トランジスタＳＤ，ＳＳとの間には、トランジスタを作り分けるための緩衝用ゲート３１５が形成されている。この緩衝用ゲート３１５は後で述べるように浮遊ゲート電極とワード配線とによって構成されており、それぞれの電極材料はコンタクトホールを介してメタル配線に接続され、メモリセルが形成されるｐ型ウェル２０８と電気的に接続されて、同電位に固定されている。選択トランジスタＳＤ側のローカルビット線（３０４（１０））は緩衝用ゲート３１５領域の下部を通り選択トランジスタＳＤのソース領域３０８（２１）と電気的に接続され、ローカルソース線（３０３（１１））は緩衝用ゲート３１５領域の下部で終端する。実施の形態１と同様に、選択トランジスタＳＳ側でもローカルビット線とローカルソース線とを逆にした配置で構成される。
【０２２２】
メモリセルＭのトランジスタ領域は、浮遊ゲート電極３１４（３、７）で示した領域である。浮遊ゲート電極３１４（３、７）はワード線３０１（８）の下部に形成され、第１層目浮遊ゲート電極３１４ａ（３）および第２層目浮遊ゲート電極３１４ｂ（７）からなる２層構造である。第１層目浮遊ゲート電極３１４ａ（３）はメモリセルのソース領域３０３（１１）およびドレイン領域３０４（１０）間に定義されている。第２層目浮遊ゲート電極３１４ｂ（７）は、第１層目浮遊ゲート電極３１４ａ（３）の上部に配置され、ワード線３０１（８）と浮遊ゲート電極３１４（３、７）との容量値を定めている。
【０２２３】
図では示していないが、ワード線３０１（８）はコンタクトホールおよび１層目のメタル配線Ｍ１を介してＸデコーダへ接続されている。Ｘーデコーダはメモリマットの両側にありワード線は交互にこれらのＸーデコーダへ接続される。
【０２２４】
次に本実施の形態のＡＮＤ型フラッシュメモリの断面構造について説明する。図５４は、本実施の形態のＡＮＤ型フラッシュメモリの一例を示した断面図である。図５４において、Ａ領域は周辺回路形成領域（周辺回路部）を示し、ＢおよびＣ領域はメモリセルアレイ領域であるメモリセル形成領域（メモリセル部）を示す。Ｂ領域に示したメモリセルは、図５３において示したＢ−Ｂ線断面つまりワード線３０１（８）に平行な方向の断面を示し、Ｃ領域に示したメモリセルは、図５３において示したＣ−Ｃ線断面つまりデータ線（ドレイン拡散領域３０４（１０））に平行な方向の断面を示す。なお、以下の断面構造の説明においては主要部について説明し、より詳細な説明は後に説明する製造工程の説明において行う。
【０２２５】
半導体基板２０１の主面には、浅溝素子分離（Shallow Groove Isolation）構造の素子分離領域２０４（３０５（５））が形成され、また、主面近傍には、ｐ型ウェル領域２０８およびｎ型ウェル領域２０７が形成されている。また、ｐ型ウェル領域２０８の一部（特にメモリセル領域のｐ型ウェル領域２０８）は、より深い領域にｐ型ウェル領域２０８を囲むように形成されたｎ型ウェル領域２０６によりｐ型の半導体基板２０１から分離されている。
【０２２６】
素子分離領域２０１は、後に説明するメモリセルおよび周辺回路のＭＩＳＦＥＴを分離し、図では示していないがその下部にｐ型不純物からなるチャネルストッパ領域を設けてより効果的に素子を分離してもよい。また、素子分離領域２０４の最小幅はたとえば０．３５μｍである。
【０２２７】
メモリセル形成領域（Ｂ領域およびＣ領域）のｐ型ウェル領域２０８の主面にはメモリセルＭおよび選択トランジスタＳＤが形成され、また、その主面には緩衝用ゲート３１５も形成されている。
【０２２８】
メモリセルＭは、膜厚が約９．５ｎｍのゲート絶縁膜であるトンネル酸化膜２１０上に形成された第１浮遊ゲート電極２１１および第２浮遊ゲート電極２１８からなる浮遊ゲート電極を有する。第１浮遊ゲート電極２１１は約１００ｎｍの膜厚の多結晶シリコン層からなり、ゲート長はたとえば０．２５μｍである。第１浮遊ゲート電極２１１の側面は絶縁膜で構成されたサイドウォールスペーサ２１４により覆われている。また、絶縁膜（サイドウォールスペーサ）２１４の側面の素子分離領域２０４上には絶縁膜２１６が形成されている。第２浮遊ゲート電極２１８は第１浮遊ゲート電極２１１上に形成され、約４０ｎｍの膜厚の多結晶シリコン層からなる。第２浮遊ゲート電極２１８と第１浮遊ゲート電極２１１とは電気的に接続されている。第２浮遊ゲート電極２１８の幅はたとえば０．８５μｍである。
【０２２９】
第２浮遊ゲート電極２１８および絶縁膜２１６上にはたとえば各々５／７／３／１１ｎｍの膜厚を有するシリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の複合膜からなる層間絶縁膜２１９が形成されている。層間絶縁膜２１９上には、たとえば各々５０および１２０ｎｍの膜厚を有する多結晶シリコン層２２３およびＷＳｉ２層２２４からなる制御ゲート電極（ワード線３０１（８））が配置されている。制御ゲート電極の上部には約５０ｎｍの膜厚を有するＣＶＤ法で形成された絶縁膜２２５が形成されている。
【０２３０】
第１浮遊ゲート電極２１１直下のｐ型ウェル領域２０８内にメモリセルのソース領域（ソース線３０３（１１））およびドレイン領域（データ線３０４（１０））が形成されている。メモリセルの半導体領域３０３（１１）、３０４（１０）は前記したとおり選択トランジスタＳＤもしくはＳＳに電気的に接続されている。
【０２３１】
また、選択トランジスタＳＤは、ゲート絶縁膜２２０上に形成された多結晶シリコン層２２３およびＷＳｉ２層２２４からなるゲート電極を有している。後に説明するように選択トランジスタＳＤもしくはＳＳの素子分離領域３０２（１９）はメモリセルの素子分離領域３０５（５）と同一工程で形成され、素子分離幅は０．３５μｍである。ゲート酸化膜２２０の膜厚は２５ｎｍで周辺回路形成領域のゲート酸化膜２２０と同一工程で形成される。選択トランジスタのゲート幅はたとえば０．７５μｍである。
【０２３２】
メモリセルＭと選択トランジスタＳＤとの間には緩衝用ゲート電極３１５が形成されている。緩衝用ゲート電極３１５は第１浮遊ゲート電極２１１および第２浮遊ゲート電極２１８の材料と、多結晶シリコン層２２３およびＷＳｉ２層２２４からなるワード線材料とが部分的に重なる構造で、第１浮遊ゲート電極２１１材料の下部にはトンネル酸化膜２１０、ワード線材料とｐ型ウェル領域２０８との間にはゲート酸化膜２２０で構成されている。緩衝用ゲート電極３１５はｐ型ウェル領域２０８に電気的に接続され、ウェル領域電位（もしくは基板電位）に固定されている。
【０２３３】
メモリセルＭの間にはｐ型半導体領域２２８が形成され、これによりメモリセル間が列方向に分離される。緩衝用ゲート電極３１５と選択トランジスタＳＤとの間には低濃度ｎ型不純物半導体領域２２７および高濃度ｎ型不純物半導体領域２３２が形成されている。各ゲートの寸法はメモリセルのワード線幅がたとえば０．２５μｍ、ピッチはたとえば０．５μｍで配置される。緩衝用ゲート電極３１５の線幅はたとえば１μｍ、選択トランジスタの線幅はたとえば０．９μｍである。
【０２３４】
周辺回路形成領域（Ａ領域）には、ｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネルＭＩＳＦＥＴＱｐが形成されている。ｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極は、ゲート絶縁膜２２０上に形成され、多結晶シリコン層２２３およびＷＳｉ２層２２４からなる。
【０２３５】
メモリセルＭ、緩衝用ゲート電極３１５、選択トランジスタＳＤ、ｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネルＭＩＳＦＥＴＱｐ８上には絶縁膜２３０が形成され、絶縁膜２３０上に第１層配線Ｍ１および制御ゲート電極と直交するように配置されたデータ線となるメタル配線Ｍ２（図示せず）が形成されている。
【０２３６】
次に、本実施の形態のＡＮＤ型フラッシュメモリの製造工程について図５５〜図７７を用いて説明する。図５５〜図７７は、実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図もしくは平面図である。なお、平面図ではメモリセル領域（Ｂ，Ｃ領域）についてのみ示す。
【０２３７】
まず、図５５に示すようにｐ型半導体基板２０１上にシリコン酸化膜２０２およびシリコン窒化膜２０３を被着（堆積）させた後、素子分離領域２０４となる領域が開口するようにフォトレジストをパターニングし、これをマスクにシリコン窒化膜２０３をドライエッチングにより除去する。その後、シリコン酸化膜２０２を除去した後、半導体基板２０１を約０．３５μｍ程度ドライエッチングを行って、素子分離領域２０４となる領域に浅溝を形成する。
【０２３８】
次に、図では示していないが半導体基板２０１の浅溝内部を酸化し、３０ｎｍ程度の厚さのシリコン酸化膜を形成させた後ＣＶＤ法により絶縁膜（シリコン酸化膜）を０．４μｍ程度被着（堆積）させる。その後熱酸化を行った後、図では示していないが前記絶縁膜上の全面に２００ｎｍ程度の膜厚さを有するシリコン窒化膜をＣＶＤ法で形成し、ホトエッチングにより広い素子分離領域２０４となる部分にのみ前記シリコン窒化膜が残るようにこれをパターニングする。その後ＣＭＰ(Chemical Mechanical Polishing)法により前記シリコン窒化膜および絶縁膜を研磨し平坦化して、浅溝に絶縁膜を埋め込む。この研磨はシリコン窒化膜２０３が露出するまで行う。このときシリコン窒化膜２０３は、ＣＭＰによる研磨のストッパ膜として機能する。
【０２３９】
次に、図５６に示すように、シリコン窒化膜２０３をたとえば熱リン酸によるウエットエッチングにより除去する。このようにして周辺回路形成領域（Ａ領域）、メモリセルおよび選択トランジスタ領域（Ａ領域およびＢ領域）の素子分離領域２０４が同時に形成される。このようにして浅溝に絶縁膜（シリコン酸化膜）が埋め込まれた素子分離領域２０４が形成され、この素子分離領域２０４の形成された半導体基板２０１の平面図をメモリセル領域（Ｂ，Ｃ領域）について図５７に示す。素子分離領域２０４で挟まれた活性領域の幅はたとえば０．７５μｍであり、素子分離領域２０４の幅はたとえば０．３５μｍで配置されている。後に明確になるように、メモリセル部および選択トランジスタ部の素子分離領域２０４は、この工程で同時に形成される。
【０２４０】
その後半導体基板２０１の表面に犠牲酸化膜２０９を形成し、さらに、半導体基板２０１中にフォトレジストをマスクにリン（Ｐ）を高エネルギーによりイオン注入し、深い領域にｎ型ウェル領域２０６を形成する。次に、フォトレジストをマスクにリンを数回のエネルギーおよびドーズ量に分けてイオン注入し、ｎ型ウェル領域２０７を形成する。その後、フォトレジストをマスクにボロン（Ｂ）を数回のエネルギーおよびドーズ量に分けてイオン注入し、ｐ型ウェル領域２０８を形成する。図では示していないがメモリセルおよび選択トランジスタ部にボロンをイオン注入し、チャネルストッパ領域を形成してもよい。同様に、メモリセル部にボロンをイオン注入し、チャネル領域を形成してもよい。
【０２４１】
次に、図５８に示すように、犠牲酸化２０９を除去し、熱酸化によりたとえば９．５ｎｍのシリコン酸化膜２１０を形成する。その後、ＣＶＤ法により、たとえば１００ｎｍの膜厚を有するノンドープの多結晶シリコン膜（導電膜）２１１およびたとえば２００ｎｍの膜厚のシリコン窒化膜（絶縁膜）２１２を順次被着（堆積）させる。Ｂ，Ｃ領域における多結晶シリコン膜２１１は後に第１浮遊ゲート電極となる。
【０２４２】
次に、ホトエッチングプロセスにより、メモリセルでは第１浮遊ゲート電極のゲート長を規定するように、また、選択トランジスタ部（Ｃ領域の一部）および周辺回路部（Ａ領域）では半導体基板２０１の表面保護するようにレジストをパターニングした後、シリコン窒化膜２１２をドライエッチングする。その後、レジストを除去し、シリコン窒化膜２１２をマスクに多結晶シリコン膜２１１をドライエッチングする。このように、選択トランジスタ部および周辺回路部が多結晶シリコン膜２１１およびシリコン窒化膜２１２で覆われているため、次に説明するイオン注入工程で注入される不純物により半導体基板２０１の不純物濃度および分布が影響されることがない。また、後に説明するＣＭＰ工程により選択トランジスタ部および周辺回路部の半導体基板２１０表面が損傷されることがない。この結果、ＡＮＤ型フラッシュメモリの性能を高め、また工程を安定化することができる。
【０２４３】
次に、たとえばヒ素（Ａｓ）イオンをドーズ量１×１０１４atoms/cm２、加速電圧４０ｋｅＶの条件で基板中にイオン注入し、メモリセルの半導体領域２１３を形成する。
【０２４４】
このようにして形成された多結晶シリコン膜２１１およびシリコン窒化膜２１２ならびにメモリセルの半導体領域２１３の平面図を図５９に示す。第１浮遊ゲート電極となる多結晶シリコン膜２１１およびその上層のシリコン窒化膜２１２はメモリセル部ではストライプ状の列パターン（列方向のラインパターン）に、選択トランジスタ部では保護する（覆う）ように配置される。このように、行方向において、列パターン間に凹部が形成される。メモリマット内のシリコン窒化膜２１２の線幅はたとえば０．２５μｍ、その間隔はたとえば０．８５μｍである。多結晶シリコン膜２１１およびシリコン窒化膜２１２とメモリセルの半導体領域２１３は、素子分離領域２０４の間の活性領域に形成される。また、メモリセルの半導体領域２１３は、ソース領域３０３（１１）およびドレイン領域３０４（１０）となるものであり、後に選択トランジスタＳＤのドレイン領域３０８（２１）と接続される側（ドレイン領域３０４（１０））は長く、接続されない側（ソース領域３０３（１１））は短く形成される。
【０２４５】
次に、図６０に示すように、ＣＶＤ法により約１５０ｎｍの膜厚の絶縁膜であるシリコン酸化膜を形成し、シリコン酸化膜を異方性エッチングすることにより多結晶シリコン膜２１１およびシリコン窒化膜２１２の側面（側壁）にサイドウォールスペーサ２１４を形成する。
【０２４６】
次に、たとえばヒ素（Ａｓ）イオンをドーズ量１×１０１５atoms/cm２、加速電圧４０ｋｅＶの条件で基板中にイオン注入し、メモリセルの半導体領域２１５を形成する。これらのインプラ（イオン注入）工程ではシリコン窒化膜２１２がマスクとなり浮遊ゲート中および周辺回路部への不要な注入は生じない。このように、ソース領域とドレイン領域２１３、２１５は、同じイオン打ち込み工程で形成され、対称構造で、かつ浅接合で構成される。
【０２４７】
次に、図６１に示すように、ＣＶＤ法によりたとえば５００ｎｍの膜厚の絶縁膜であるシリコン酸化膜２１６を被着（堆積）させる。これによりメモリセル領域のストライプ状の列パターンに加工された多結晶シリコン膜２１１およびシリコン窒化膜２１２によって形成された凹凸が埋め込まれる。
【０２４８】
次に、図６２に示すように、ＣＭＰ技術によりシリコン酸化膜２１６を３８０ｎｍ程度研磨して、第１浮遊ゲート電極となる列パターン間および素子分離領域２０４上において、シリコン酸化膜２１６の表面位置がほぼ均一になるようにシリコン酸化膜２１６が形成される。すなわち、シリコン酸化膜２１６の表面位置はほぼ均一に形成される。
【０２４９】
その後、図６３に示すように、シリコン酸化膜２１６をドライエッチングにより表面一の均一性を保ったまま、シリコン窒化膜２１２までエッチングする。なお、このドライエッチングでは、シリコン酸化膜２１６とシリコン窒化膜２１２のエッチングレートがほぼ同じ条件で行う。また、特に限定はされないが、このドライエッチングで、シリコン窒化膜２１２の膜厚の２分の１近くまでエッチングされる。これは、エッチング前のシリコン窒化膜２１２の膜厚が大きく、後述する多結晶シリコン膜２１１の表面位置と、シリコン酸化膜２１６の表面位置との差（段差）があまり大きいと、多結晶シリコン膜２１６の加工が困難になるためである。これにより、実施の形態１〜４と同様に、前記凹凸がシリコン酸化膜（絶縁膜）２１６はメモリセル部において表面位置が均一になるように埋め込まれる。ここで、シリコン窒化膜２１２は上部のシリコン酸化膜ドライエッチング時のエッチング終点検出に用いられる。シリコン窒化膜２１２はＣＭＰおよびドライエッチングから浮遊ゲート電極を保護する役割を果たしている。また、周辺回路部もシリコン窒化膜２１２でカバーされているため上記エッチングによる下地膜の削れ、ディッシングは生じない。なお、前記エッチングはドライエッチングに限らず、ウェットエッチングでもよいが、ウェットエッチングは、膜質によりエッチングスピードの差がドライエッチングよりも大きいので、ドライエッチングの方が浮遊ゲート電極間におけるシリコン酸化膜２１６の表面位置の均一性を高めることができる。
【０２５０】
次に、図６４に示すようにシリコン窒化膜２１２を熱リン酸により除去し下地多結晶シリコン膜を露出させる。その後、たとえばＣＶＤ法で約４．７×１０２０atoms/cm３の不純物濃度を有する膜厚４０ｎｍ程度のリンドープ多結晶シリコン膜２１８を被着（堆積）させ、ホトエッチング工程により第２浮遊ゲート電極となるよう加工する。このとき、周辺回路部および選択トランジスタ部は第２浮遊ゲート電極で覆われ、保護される。また、第２浮遊ゲート電極（多結晶シリコン膜２１８）下のシリコン酸化膜２１６の表面位置は、第１浮遊ゲート電極（多結晶シリコン膜２１１）の表面位置より高くなるように構成される。これにより、第２浮遊ゲート電極２１８と、ソース・ドレイン領域２１３、２１５、１０、１１との間の容量を低減でき、本実施の形態のように、複数のしきい値電圧を有するフラッシュメモリにおいてメモリセルの特性を向上できる。
【０２５１】
この工程により、図６５に示すように、多結晶シリコン膜２１８は、メモリセル部では第１浮遊ゲート電極となる多結晶シリコン膜２１１を覆い、かつシリコン酸化膜２１６上に延在するようにストライプ状に、選択トランジスタ部では保護するように（覆うように）配置される。メモリマット内では、前記ストライプの幅つまり第２浮遊ゲート電極の線幅はたとえば０．８５μｍ、その間隔はたとえば０．２５μｍである。
【０２５２】
なお、本工程のホトエッチングの際、リンドープ多結晶シリコン膜２１８が堆積された面にはシリコン酸化膜２１６が埋め込まれているためその平坦性が高い。このため、フォトリソグラフィでの露光光の散乱が起こり難く、加工精度を向上して微細化を容易にすることができる。この結果、ＡＮＤ型フラッシュメモリの集積度を向上できる。また、第２浮遊ゲート電極２１８とソース・ドレイン領域（半導体領域２１３、２１５）との間の容量を低減でき、メモリセルの特性を向上できる。
【０２５３】
次に、図６６に示すように、ＣＶＤ法等によりたとえば５／７／３／１１ｎｍの膜厚のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜からなる層間絶縁膜２１９を形成した後、周辺回路部および選択トランジスタの層間絶縁膜２１９および第２の多結晶シリコン膜２１８、第１の多結晶シリコン膜２１１をホトエッチングプロセスにより除去する。
【０２５４】
このとき図６７に示すようにパターン２５５は、第１および第２浮遊ゲート電極がストライプ状に形成されたメモリセル部と選択トランジスタＳＤが形成される領域の間に存在する緩衝用ゲート電極３１５が形成される領域の中央部付近を境とし、メモリマットは保護する（覆う）ように配置する。
【０２５５】
その後、図では示していないが熱酸化により犠牲酸化膜を形成し周辺回路のｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２、ｐチャネルＭＩＳＦＥＴＱｐが形成される領域および選択トランジスタＳＤが形成される領域に各々イオン注入し、チャネル領域を形成した後、犠牲酸化膜を除去し、熱酸化により厚さ２５ｎｍの酸化膜２２０を形成する。酸化膜２２０は、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２、ｐチャネルＭＩＳＦＥＴＱｐおよび選択トランジスタＳＤのゲート絶縁膜となる。
【０２５６】
次に、図６８に示すように、ＣＶＤ法により、約４．７×１０２０atoms/cm３の不純物濃度を有する膜厚５０ｎｍ程度のリンドープ多結晶シリコン膜２２３、膜厚１００ｎｍ程度のＷＳｉ２膜２２４および膜厚１５０ｎｍ程度のシリコン酸化膜２２５を順次形成する。
【０２５７】
次に、フォトレジストをパターニングし、周辺回路部のｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極、選択トランジスタＳＤのゲート電極（３１２）およびメモリセルのワード線（３０１（８））となるようにシリコン酸化膜２２５を加工する。加工後の平面図を図７０に示す。ｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２の最小ゲート長はたとえば１μｍ、ｐチャネルＭＩＳＦＥＴＱｐの最小ゲート長はたとえば１．１μｍとなる。また、選択トランジスタＳＤのゲート長はたとえば０．９μｍであり、メモリセルのワード線幅（ゲート幅）はたとえば０．２５μｍである。上記レジストを除去した後、シリコン酸化膜２２５をマスクにＷＳｉ２膜２２４および第３の多結晶シリコン膜２２３を順次加工する。このようにしてＷＳｉ２膜２２４および第３の多結晶シリコン膜２２３は、周辺回路形成領域（Ａ領域）ではｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２、ｐチャネルＭＩＳＦＥＴＱｐのゲート電極となり、メモリセル領域（Ｂ，Ｃ領域）では、選択トランジスタＳＤのゲート電極（３１２）およびメモリセルのワード線（３０５（５）、制御ゲート電極）となる。また、緩衝用ゲート電極（３１５）のゲート長も本工程で決定される。このように、列パターンの延在する方向に垂直な方向にパターニングされて、行方向に延在する制御ゲート電極（ワード線）３０５（５）が形成される。
【０２５８】
次に、図７１および図７３に示すように、メモリセル部が開口するようフォトレジストＰＲをパターニングした後、フォトレジストＰＲおよびシリコン酸化膜２２５をマスクに層間絶縁膜２１９、第１、第２の多結晶シリコン膜２１１、２１８を順次加工する（図７２）。本工程により、ワード線３０１（８）、選択トランジスタＳＤ、緩衝用ゲート電極３１５がぞれぞれ形成される。図７３に示すように、２回目のフォトレジストＰＲのパターニングは緩衝用ゲート電極３１５上でメモリセル部を開口するように配置される。緩衝用ゲート電極３１５の右上部には第２浮遊ゲート電極表面が露出するようにパターニングする。
【０２５９】
その後、図７２に示すように、ＣＶＤ法により全面に１０ｎｍの膜厚を有するシリコン酸化膜を形成した後、周辺回路部のｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２が形成された領域が開口するようにフォトレジストをパターニングし、たとえばリン（Ｐ）イオンをドーズ量２×１０１３atoms/cm２、加速電圧６０ｋｅＶの条件で基板中にイオン注入し、周辺回路部のｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびメモリマット内部の選択トランジスタ領域のｎ型低濃度半導体領域２２７を形成する。その後、全面にたとえばＢＦ２イオンをドーズ量４×１０１２atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入し、周辺回路部のｐチャネルＭＩＳＦＥＴＱｐのｐ型低濃度半導体領域２２８を形成する。同時に、ＢＦ２イオンの注入によりメモリのワード線とソース／ドレイン領域によって挟まれた基板領域にパンチスルーストッパ領域（ｐ型半導体領域）２２８が形成される。
【０２６０】
次に、図７４に示すように基板表面を６ｎｍ程度酸化した後、ＣＶＤ法により膜厚２０ｎｍ程度のシリコン窒化膜および膜厚２００ｎｍ程度のシリコン酸化膜からなる絶縁膜２３０を形成し、異方性エッチングによりゲート電極の側面にサイドウォールスペーサ２３０を形成する。次に、ＣＶＤ法により膜厚１０ｎｍのシリコン酸化膜を被着（堆積）させた後、周辺回路部のｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２および選択トランジスタＳＤが開口するようにフォトレジストをパターニングし、たとえばヒ素（Ａｓ）イオンをドーズ量５×１０１５atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入し、ｎ型高濃度半導体領域２３２を形成する。次に周辺回路部のｐチャネルＭＩＳＦＥＴＱｐが開口するようにフォトレジストをパターニングし、たとえばＢＦ２イオンをドーズ量３×１０１５atoms/cm２、加速電圧５０ｋｅＶの条件で基板中にイオン注入し、ｐ型高濃度半導体領域２３３を形成する。
【０２６１】
次に、図７５に示すように、ＣＶＤ法により膜厚１００ｎｍのシリコン酸化膜２３４および燐ガラス（ＰＳＧ）を形成し、８５０℃の温度および１％Ｏ２雰囲気で２０分間の熱処理を行った後、８００ｎｍの膜厚のＰＴＥＯＳ膜（ＴＥＯＳ：テトラメトキシシランを原料としたプラズマＣＶＤ法によるシリコン酸化膜）を形成し、ＣＭＰにより研磨を行う。これにより燐ガラスおよびＰＴＥＯＳ膜からなる層間絶縁膜２３５が形成される。
【０２６２】
その後、フォトレジストをパターニングし，ドライエッチングにより一辺０．３８μｍの方形パターンで層間膜２３５およびシリコン酸化膜２３４にコンタクトホールを形成する。次に、紫外線照射を行った後４０ｎｍおよび１００ｎｍの膜厚からなるＴｉ（チタン）／ＴｉＮ（チタンナイトライド）膜をスパッタリング法により形成し、５００ｎｍの膜厚のＷ（タングステン）膜をＣＶＤ法により形成する。その後、表面部のＷ膜をドライエッチングにより除去する。これにより図５４に示すプラグ電極Ｐが形成される。次に、たとえばＴｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなるメタル層をたとえば１０／２００／１０／７５ｎｍの膜厚で形成し、ホトエッチングプロセスにより上記メタル層をパターニングして第１層配線Ｍ１を形成する。このようにして図５４のＡＮＤ型フラッシュメモリがほぼ完成する。
【０２６３】
なお、上記メタル層は、周辺回路部の配線としてパターニングするとともに、メモリマット部ではグローバルデータ線と選択トランジスタの半導体領域との導通をとるようにパターニングする。また、メモリマット部のワード線からデコーダ部への引き出し配線も形成する。ここで、図７６に示すように選択トランジスタ部のコンタクトホール２６４のピッチはたとえば１．１μｍ、第１層配線Ｍ１の間隔はドックボーン部でたとえば０．４μｍ、第１層配線Ｍ１のピッチはたとえば１．１μｍである。また、ワード線引き出し部での第１層配線Ｍ１の間隔はドックボーン部でたとえば０．４２μｍ、配線ピッチはたとえば１．０μｍである。
【０２６４】
また、第１層配線は、メモリセル上で図示したように格子状に形成できる。このように格子状とすることにより、第１層配線と第２層配線との間に形成される層間絶縁膜の形成工程において用いるＣＭＰ工程が容易となる。すなわち、メモリセル上の格子状配線（Ｍ１）により、ＣＭＰを行う前の層間絶縁膜の凹凸を均一にして、ディッシングを防止できる。仮に格子状配線を形成しない場合には、この部分で広い面積の凹部が形成されることが避けられず、この領域でディッシングが生じるが、前記したとおり格子状配線を設けておけばこのような凹部は形成されない。これにより層間絶縁膜の形成工程においてＣＭＰの工程負荷を低減し、また、ディッシングを防止することができる。
【０２６５】
また、第２層配線Ｍ２は以下のようにして形成できる。ＣＶＤ法により膜厚１０００ｎｍ程度のシリコン酸化膜を形成した後表面をＣＭＰにより研磨し、その後、ＣＶＤ法により膜厚４００ｎｍのシリコン酸化膜を被着（堆積）させる。その後フォトレジストをパターニングしてドライエッチングによりたとえば０．４４μｍ□のスルーホールを形成する。次に、紫外線照射を行った後４０／１００ｎｍの膜厚のＴｉ／ＴｉＮ膜および５００ｎｍの膜厚のＷ膜からなる複合膜を形成する。その後、表面部のＷ膜をドライエッチングして前記スルーホール内部にプラグ電極を形成する。次に、Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなるメタル層をたとえば１０／４００／１０／７５ｎｍの膜厚で形成する。ホトエッチングプロセスにより前記メタル層をパターニングして第２層配線Ｍ２を形成する。第２層配線Ｍ２は、周辺回路部の配線としてパターニングし、図７７に示すようにメモリマット部ではグローバルデータ線ＧＤとなるようにパターニングする。選択トランジスタ部の配線間隔はドックボーン部でたとえば０．４８μｍ、配線ピッチはたとえば１．１μｍである。また、選択トランジスタ部の第１スルーホール２６３は交互に配置する。
【０２６６】
以降は図示しないが、ＣＶＤ法により膜厚３００ｎｍ程度のシリコン酸化膜および約３００ｎｍの膜厚のＳＯＧ（スピンオングラス）膜、さらに膜厚３００ｎｍ程度のＣＶＤ法によるシリコン酸化膜を形成し、その後、約０．５２μｍ□の第２スルーホール、前記同様のプラグ電極、および、たとえば１０／６００／１０／７５ｎｍの膜厚のＴｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる第３層配線Ｍ３を形成できる。第３層配線Ｍ３は、周辺回路部の配線としてパターニングする。このとき配線幅はたとえば０．７μｍ、間隔はたとえば０．８μｍである。
【０２６７】
以上説明のとおり、本実施の形態のＡＮＤ型フラッシュメモリは、多値論理による記憶方式を採用した２５６Ｍビットフラッシュメモリであり、メモリチップ内の物理的なビット容量を増やさなくても大容量化が可能となる。また、浅溝素子分離を採用するため、ＡＮＤ型フラッシュメモリの信頼性を向上できる。さらに、メモリセルのチャネル領域全面において書き込みおよび消去のトンネル電流が流れるため、素子の寿命を長くし、かつ微細化に適した構造となる。その他、製造工程においては、露光光の散乱を抑止して加工精度を向上し、また、メモリセルへのイオン注入およびＣＭＰの際に周辺回路および選択トランジスタ部をシリコン窒化膜を含む積層膜で覆うため、不要な不純物の注入およびＣＭＰによる損傷を防止して、高性能なＡＮＤ型フラッシュメモリの製造が可能となり、工程負荷を低減して工程マージンを増加できる。
【０２６８】
（実施の形態６）
図７８は、実施の形態６のＡＮＤ型フラッシュメモリの一例をそのメモリセル領域について示した平面図である。本実施の形態のＡＮＤ型フラッシュメモリは、緩衝用ゲート電極と選択トランジスタとが一体として形成されたものであり、その他の構成は、実施の形態５と同様である。したがって、以下では、実施の形態５と相違する部分についてのみ説明する。
【０２６９】
本実施の形態のＡＮＤ型フラッシュメモリは、緩衝用ゲート電極と選択トランジスタとが一体として形成されたゲート電極６００を有する。言い換えれば、ゲート電極６００はゲート電極の構造からいえば緩衝用ゲート電極の構造と同様であるが、同時に選択トランジスタとしても機能するものである。
【０２７０】
図７９は、本実施の形態のＡＮＤ型フラッシュメモリの断面図である。選択トランジスタＳＤの部分を除き、実施の形態５と同様であるから、説明を省略する。
【０２７１】
図８０および図８１は、図７９におけるＤ部を拡大して示した断面図である。また、図８０は図７８におけるＥ−Ｅ線断面、図８１は図７８におけるＦ−Ｆ線断面を示す。
【０２７２】
図８０に示すとおり、実施の形態５の緩衝用ゲート電極３１５と同様な構成のゲート電極６００が設けられている。しかしながら、図８１に示すように、本実施の形態のＡＮＤ型フラッシュメモリでは、ゲート電極６００の下部にドレイン領域２１３が伸びており、ゲート絶縁膜２２０、多結晶シリコン膜２２３の下部にまで達している。したがって、多結晶シリコン膜２２３およびＷＳｉ２膜２２４に適当な電圧が加えられた場合には、ドレイン領域２１３とｎ型低濃度半導体領域２２７との間にチャネルが形成され、トランジスタとして機能させることができる。すなわち、ゲート電極６００のうち、ゲート絶縁膜２２０、多結晶シリコン膜２２３の下部領域をチャネル領域とする選択トランジスタＳＤを形成するものである。
【０２７３】
次に、本実施の形態のＡＮＤ型フラッシュメモリの製造方法を図８２〜図８７を用いて説明する。図８２〜図８７は、実施の形態６のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した平面図または断面図である。
【０２７４】
本実施の形態のＡＮＤ型フラッシュメモリの製造方法は、実施の形態５における図６５までの工程と同様である。
【０２７５】
次に、層間絶縁膜２１９および第２の多結晶シリコン膜２１８、第１の多結晶シリコン膜２１１をホトエッチングプロセスにより除去することは実施の形態５と同様であるが、図８２に示すように、ローカルデータ線３０４（１０）となるドレイン領域２１３端より下側にパターン６１０を形成する。これにより、ドレイン領域２１３の端部は、ゲート電極６００の浮遊ゲート電極部分の下部全域に形成されることとなる。
【０２７６】
次に、図８３に示すように、実施の形態５で説明したと同様に、ゲート絶縁膜２２０、多結晶シリコン膜２２３、ＷＳｉ２膜２２４、ＣＶＤ法によるシリコン酸化膜２２５を形成し、さらに、実施の形態５と同様に、メモリセル領域においてはワード線３０１（８）およびゲート電極６００となるように、周辺回路形成領域においては、ｎチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびｐチャネルＭＩＳＦＥＴＱｐとなるように、シリコン酸化膜２２５、ＷＳｉ２膜２２４および多結晶シリコン膜２２３をパターニングする。このパターニングの際には、図８４に示したように、ゲート電極６００のパターンを距離Ｌだけドレイン領域３０４（１０）の端部からオフセットして形成する。これにおり、この距離Ｌに相当するチャネル長が形成される。
【０２７７】
次に、図８５に示すように、実施の形態５の図７３の工程と同様に、シリコン酸化膜２２５をマスクに層間絶縁膜２１９、第１、第２の多結晶シリコン膜２１１、２１８を順次加工する。本工程により、ワード線３０１（８）、ゲート電極６００を有する選択トランジスタＳＤがぞれぞれ形成される。
【０２７８】
この後、図８６に示すように、実施の形態５と同様に第１層配線Ｍ１を形成し、図８７に示すように、実施の形態５と同様に第２層配線Ｍ２を形成する。なお、第３層配線Ｍ３の形成も実施の形態５と同様にできる。
【０２７９】
本実施の形態のＡＮＤ型フラッシュメモリによれば、緩衝用ゲート電極を個別に形成する必要がないため、その分の面積を節約でき、ＡＮＤ型フラッシュメモリの高集積化を図ることができる。
【０２８０】
（実施の形態７）
図８８〜図９９は、本発明の実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【０２８１】
実施の形態５と同様に、半導体基板２０１の主面に素子分離領域２０４を形成し、さらにｐ型およびｎ型のウェル領域２０６〜２０８を形成する。その後、半導体基板１の主面を酸化して約２５ｎｍのゲート絶縁膜２２０を形成した後、図８８に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐが形成される領域をフォトマスク２０５で覆い、半導体基板１の主面のゲート絶縁膜２２０をエッチングして除去する。次に、半導体基板２０１の主面にゲート絶縁膜２２０よりも薄い膜厚のゲート絶縁膜２１０を形成する。
【０２８２】
次に、図８９に示すように、フォトマスク２０５を除去し、実施の形態５と同様な多結晶シリコン膜２１１、シリコン酸化膜７００および実施の形態５と同様なシリコン窒化膜２１２を形成する。その後、ｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極となるように、シリコン窒化膜２１２、シリコン酸化膜７００および多結晶シリコン膜２１１をパターニングし、フォトレジスト膜およびシリコン窒化膜２１２をマスクとしてイオン注入法によりｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐの低濃度半導体領域２３９、２４０を各々形成する。フォトレジスト膜を除去した後、高温度で不純物の引き延ばし拡散を行う。このように低濃度半導体領域２３９、２４０を高い温度で熱処理することにより、高耐圧のＭＩＳＦＥＴを形成できる。次に、メモリセル領域の第１浮遊ゲート電極となるようにシリコン窒化膜２１２、シリコン酸化膜７００および多結晶シリコン膜２１１をパターニングし、フォトレジスト膜およびシリコン窒化膜２１２をマスクとしてイオン注入法によりメモリセルの低濃度半導体領域２１３を形成する。その後、シリコン窒化膜２１２、シリコン酸化膜７００および多結晶シリコン膜２１１の側面にサイドウォールスペーサ２１４を形成し、フォトレジスト膜、シリコン窒化膜２１２およびサイドウォールスペーサ２１４をマスクとしてイオン注入法により、ｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐの高濃度半導体領域２４１、２４２、メモリセルの高濃度半導体領域２１５を形成する。
【０２８３】
次に、図９０に示すように、実施の形態５と同様なシリコン酸化膜２１６を形成する。さらに、図９１に示すように、シリコン窒化膜２１２を実施の形態５と同様に除去する。このとき、シリコン窒化膜２１２は熱リン酸で除去されるため、多結晶シリコン膜２１１上のシリコン酸化膜７００が残留する。
【０２８４】
次に、図９２に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐ上にフォトレジスト膜７０１を形成し、その他の領域のシリコン酸化膜７００をエッチングして除去する。さらに、図９３に示すように、実施の形態５と同様な多結晶シリコン膜２１８を形成し、実施の形態５と同様に、第２浮遊ゲート電極となるようにパターニングする。
【０２８５】
次に、実施の形態５と同様な層間絶縁膜２１９を形成し、その後、フォトレジスト膜７０２を形成してこれをマスクとし、ｎチャネルＭＩＳＦＥＴＱｎ２のゲート電極が形成される領域および選択トランジスタＳＤのゲート電極が形成される領域の層間絶縁膜２１９に開口２１７を形成する。ここで形成される開口の形状を選択トランジスタＳＤ上の開口について例示すれば、図９５に示す平面図のとおりである。ここでは、スリット形状に開口を形成しているが、これに限らず、ホール形状、あるいはホールが配列された形状であってもよい。
【０２８６】
次に、図９６の示すように、実施の形態５と同様な多結晶シリコン膜２２３、ＷＳｉ２膜２２４およびＣＶＤ法によるシリコン酸化膜２２５を順次形成する。さらに、図９７に示すように、実施の形態５と同様に、シリコン酸化膜２２５、ＷＳｉ２膜２２４、多結晶シリコン膜２２３、層間絶縁膜２１９、多結晶シリコン膜２１８および多結晶シリコン膜２１１をパターニングする。パターニング後のワード線３０１（８）、選択トランジスタＳＤのゲート電極３１２の平面図を図９８に示す。この際、周辺回路形成領域についてはｎチャネルＭＩＳＦＥＴＱｎ２のゲート電極が形成されるようにパターニングし、ｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐ上ではレジストパターンを形成しない。しかし、ｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐのゲート電極上にはシリコン酸化膜７００が形成されているためこれがマスクとなりゲート電極はエッチングされない。また、選択トランジスタＳＤとメモリセルとの間には緩衝用ゲート電極が形成されない。これは、選択トランジスタＳＤのゲート電極がシリコン酸化膜２２５、ＷＳｉ２膜２２４、多結晶シリコン膜２２３、層間絶縁膜２１９、多結晶シリコン膜２１８および多結晶シリコン膜２１１により構成されているため、緩衝用ゲート電極を設ける必要がないためである。これによりメモリセルの面積を節約して高集積化を図れる。上記のようにしてメモリセル、選択トランジスタＳＤおよびｎチャネルＭＩＳＦＥＴＱｎ２のゲート電極が形成される。選択トランジスタＳＤおよびｎチャネルＭＩＳＦＥＴＱｎ２のゲート電極は、ＷＳｉ２膜２２４、多結晶シリコン膜２２３、多結晶シリコン膜２１８および多結晶シリコン膜２１１で構成され、多結晶シリコン膜２２３と多結晶シリコン膜２１８とは層間絶縁膜２１９に形成された開口２１７を介して接続されている。このように、ゲート電極が多層からなり、特に抵抗率の低いＷＳｉ２膜２２４が設けられているため、ゲート電極の抵抗値を低減してその応答速度を向上し、ＡＮＤ型フラッシュメモリの性能を向上できる。
【０２８７】
次に、図９９に示すように、実施の形態５と同様なｎ型低濃度半導体領域２２７およびパンチスルーストッパ領域２２８を形成し、さらにサイドウォールスペーサ２３０を形成した後、ｎ型高濃度半導体領域２３２を形成する。
【０２８８】
その後の工程は実施の形態５および６とほぼ同様であるため説明を省略する。
【０２８９】
本実施の形態のＡＮＤ型フラッシュメモリの製造方法によれば、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン領域である半導体領域をメモリセルの形成前に形成するため、高い熱処理が可能となり、ｎチャネルＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐを高耐圧なトランジスタに適用できる。一方、メモリセルでは、ソース・ドレイン領域である半導体領域の形成後に高い熱処理が行われず、浅い接合で半導体領域を形成し、パンチスルー耐性に優れたＭＩＳＦＥＴとすることができる。また、本実施の形態のＡＮＤ型フラッシュメモリでは、緩衝用ゲート電極を設ける必要がないため、メモリセルの占有面積を少なくして高集積化を図れる、さらに、ｎチャネルＭＩＳＦＥＴＱｎ２および選択トランジスタＳＤのゲート電極の抵抗値を低減してＡＮＤ型フラッシュメモリの性能を向上できる。
【０２９０】
（実施の形態８）
図１００から図１０４は、本発明の実施の形態の一例を示す断面図であり、不揮発性記憶素子のみを記載してある。周辺部の回路に用いられるＭＯＳトランジスタは、図面が煩雑になるのを防ぐために記載を省略してある。
【０２９１】
図１００に示すように、ｐ型シリコン基板８０１上に１０ｎｍの熱酸化膜８０２を形成し、ｎ型あるいは不純物を含まない、厚さ１００ｎｍの多結晶シリコン膜８０３、不純物を含まない、厚さ１５０ｎｍの酸化シリコン膜８０４を、順次堆積する。なおｐ型シリコン基板８０１は、この断面図で示される領域にｐ型ウェル領域を形成したｎ型シリコン基板でも構わない。
【０２９２】
図１０１は、図１００から製造を進めたものである。多結晶シリコン膜８０３および酸化シリコン膜８０４を、フォトリソグラフィ技術とドライエッチング技術を用いて図１０１のように分断して第１浮遊ゲート電極とする。分断後、第１浮遊ゲート電極をマスクにｎ型イオンを打ち込み、ｐ型シリコン基板８０１表面にｎ型半導体領域８０５を形成する。打ち込みは、ヒ素を加速エネルギー４０ｋｅＶで、１×１０１５atoms/cm２程度とするが、所望の素子構造および素子特性に応じて変更することは差し支えない。全面に厚さ１５０ｎｍの酸化シリコン膜を堆積し、異方性ドライエッチングを用いて、第１浮遊ゲート電極側壁に、サイドウォールスペーサ８０６を形成する。
【０２９３】
図１０２は、図１０１から加工を進めたものである。異方性ドライエッチング技術を用いて、多結晶シリコン膜８０３および酸化シリコン膜８０４からなる第１浮遊ゲート電極およびサイドウォールスペーサ８０６をマスクにして、ｐ型シリコン基板８０１に溝を形成する。本実施の形態では、深さ３００ｎｍとするが、素子分離特性に応じて深さを変更することは差し支えない。溝内に露出したシリコン表面に、８００℃程度の温度で厚さ５ｎｍの熱酸化膜８０７を形成し、さらに全面に不純物を含まないシリコン酸化膜８０８を、１００ｎｍの厚さで堆積する。このシリコン酸化膜８０８はＢＰＳＧに含まれる不純物がｐ型シリコン基板８０１およびｎ型半導体領域８０５中に拡散するのを防ぐ障壁の役割をする。シリコン酸化膜８０８堆積後、全面にＢＰＳＧ膜８０９を５００ｎｍ堆積する。ＢＰＳＧの流動性を用いて素子間を充填し、また、表面を平坦化させ、合わせ目や空洞を除去するため、窒素雰囲気８５０℃で処理する。図１０２は、この平坦化熱処理後の図である。
【０２９４】
図１０３は、図１０２の状態からさらに加工を進めたものである。全面に堆積したＢＰＳＧ膜８０９を、多結晶シリコン膜８０３が露出するまでドライエッチングで均一に後退させる。この直後、図１１０および図１１１で説明した効果を狙い、アンモニア雰囲気中、８００℃，２０分の処理を行う。
【０２９５】
次に図１０４のように、露出表面を弗化水素酸で洗浄後、厚さ５０ｎｍのｎ型多結晶シリコン８１０を堆積し、フォトリソグラフィとドライエッチング技術を用いて、第２浮遊ゲート電極の形状に加工する。尚、多結晶シリコン膜８１０は、浮遊ゲート電極の表面積を増大させる目的で形成される。多結晶シリコン膜８１０は、その間に絶縁膜を介することなく第１浮遊ゲート電極の多結晶シリコン膜８０３と接触している。多結晶シリコン膜８１０形成後、２０ｎｍのシリコン酸化膜８１１を堆積する。続いて厚さ１００ｎｍのｎ型多結晶シリコン８１２を堆積する。この多結晶シリコン膜８１２はパターニングされて制御ゲート電極となる。制御ゲート電極である多結晶シリコン膜８１２に電圧を印加すると、第２浮遊ゲート電極である多結晶シリコン膜８１０を介して第１浮遊ゲート電極１０３にも電圧が印加されるものである。尚、この素子の動作原理は、たとえば実施の形態１〜７と同様である。また、実施の形態１〜７において、ＣＭＰ法により研磨する絶縁膜として、本実施の形態８のＢＰＳＧ膜８０９を用いてもよいことはむろんである。
【０２９６】
（実施の形態９）
図１０５から図１０９は、本発明の実施の形態の他の一例を示す断面図であり、不揮発性記憶素子のみを記載してある。図１０５に示すように、ｐ型のシリコン基板９０１上に厚さ３００ｎｍの素子分離領域９０２を熱酸化で形成する。１０ｎｍの熱酸化膜９０３を形成し、ｎ型あるいは不純物を含まない、厚さ１００ｎｍの多結晶シリコン膜９０４，不純物を含まない厚さ１５０ｎｍの酸化シリコン膜９０５を、順次堆積する。尚、シリコン基板９０１は、この断面図で示される領域にｐ型ウェル領域を形成したｎ型シリコン基板でも構わない。
【０２９７】
図１０６は、図１０５から製造を進めたものである。多結晶シリコン膜９０４および酸化シリコン膜９０５を、フォトリソグラフィ技術とドライエッチング技術を用いて図１０６のように分断して第１浮遊ゲート電極とする。分断後、第１浮遊ゲート電極をマスクにｎ型イオンを打ち込み、シリコン基板９０１表面にｎ型半導体領域９０６を形成する。打ち込みは、ヒ素を加速エネルギー４０ｋｅＶで、１×１０１５atoms/cm２程度とするが、所望の素子構造および素子特性に応じて変更することは差し支えない。全面に厚さ１５０ｎｍの酸化シリコン膜を堆積し、異方性ドライエッチングを用いて、第１浮遊ゲート電極側壁に、サイドウォールスペーサ９０７を形成する。
【０２９８】
図１０７は、図１０６から加工を進めたものである。全面に不純物を含まないシリコン酸化膜９０８を、１００ｎｍの厚さで堆積する。シリコン酸化膜９０８はＢＰＳＧに含まれる不純物がｎ型半導体領域９０６およびシリコン基板９０１中に拡散するのを防ぐ障壁の役割をする。シリコン酸化膜９０８堆積後、全面にＢＰＳＧ膜９０９を５００ｎｍ堆積する。ＢＰＳＧの流動性を用いて素子間を充填し、また、表面を平坦化させ、合わせ目や空洞を除去するため、窒素雰囲気８５０℃で処理する。図１０７は、この平坦化熱処理後の図である。
【０２９９】
図１０８は、図１０７の状態からさらに加工を進めたものである。全面に堆積したＢＰＳＧ膜９０９を、多結晶シリコン９０４が露出するまでドライエッチングで均一に後退させる。この直後、図１１０および図１１１で説明した効果を狙い、アンモニア雰囲気中、８００℃，２０分の窒化処理を行う。
【０３００】
図１０９は、図１０８の状態から、さらに加工を進めたものである。全面を弗化水素酸で洗浄後、厚さ５０ｎｍのｎ型多結晶シリコン膜９１０を堆積する。それをフォトリソグラフィとドライエッチング技術を用いて、第２浮遊ゲート電極の形状に加工する。尚、多結晶シリコン膜９１０は、浮遊ゲート電極の表面積を増大させる目的で形成される。多結晶シリコン膜９１０は、その間に絶縁膜を介することなく多結晶シリコン膜９０４と接触している。多結晶シリコン膜９１０形成後、２０ｎｍのシリコン酸化膜９１１を堆積する。続いて厚さ１００ｎｍのｎ型多結晶シリコン９１２を堆積する。このｎ型多結晶シリコン９１２はパターニングされて制御ゲート電極となる。ｎ型多結晶シリコン９１２に電圧を印加すると、シリコン酸化膜９１１を介して多結晶シリコン膜９０４にも電圧が印加されるものである。尚、この素子の動作原理そのものは、たとえば、実施の形態１〜７と同様である。
【０３０１】
（実施の形態１０）
実施の形態１から実施の形態９では、本発明をAND型フラッシュメモリに適用した場合について説明したが、本実施の形態１０では、本発明をNOR型フラッシュメモリに適用した場合について説明する。なお、NOR型フラッシュメモリについては、例えば米国特許USP5,472,891に記載されている。
【０３０２】
製造方法としては、実施の形態１では、列パターンに対して自己整合的に不純物を導入してソース／ドレイン領域を形成しているが、本実施の形態１０では、ソース／ドレイン領域の形成を制御ゲート電極（ワード線）形成後に行ない、かつ、その後ソース／ドレイン領域に電気的に接続するソース線およびデータ線を形成する点が異なる。
【０３０３】
図１１２は本実施の形態のNOR型フラッシュメモリの要部回路図であり、図１１３は本実施の形態のNOR型フラッシュメモリの平面レイアウトであり、図１１４(A)は図１１３におけるA-A線断面図であり、図１１４(B)は図１１３におけるB-B線断面図である。
【０３０４】
なお、周辺回路を形成するMISFETは、実施の形態１から実施の形態９と同様であるので、その説明を省略する。
【０３０５】
行方向（ワード線方向）に、メモリセルMの制御ゲート電極８、３０１と一体に形成されたワード線WLと、ソース線SLとが延在するように配置され、行方向に垂直な列方向（データ線）に、データ線DLと素子分離領域５、３０５が延在するように配置される。
【０３０６】
ワード線WLとデータ線DLとの交点にメモリセルMが配置され、ソース線SLおよびデータ線DLはメモリセルMの上部に形成される。データ線DLはメモリセルMのドレイン領域１０に電気的に接続され、ソース線SLはメモリセルMのソース領域１１に電気的に接続される。
【０３０７】
メモリセルMはMISFETで構成され、行方向に隣接するメモリセルM間は素子分離領域５、３０５で素子分離される。素子分離領域５、３０５は、実施の形態１と同様に、浅溝素子分離構造で構成される。メモリセルMは、P型半導体基板１、２０１に形成されたP型ウエル領域２０８に形成され、P型ウエル領域２０８はN型ウエル２０６により囲まれ、P型半導体基板１、２０１と分離される。
【０３０８】
メモリセルMは、半導体基板１、２０１の主面に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成された第１浮遊ゲート電極３と、第１浮遊ゲート電極３上に形成された第２浮遊ゲート電極７と、第２浮遊ゲート電極７上に形成された層間絶縁膜１５と、層間絶縁膜１５上に形成された制御ゲート電極８と、半導体基板１、２０１内に形成されたソース／ドレイン領域である一対のN型半導体領域１０、１１と、ドレイン領域１０とソース領域１１との間で、第１浮遊ゲート電極３の下部に位置するチャネル領域であるP型ウエル領域２０８とで構成される。すなわち、チャネル領域は、列方向において、ドレイン領域１０とソース領域１１との間に配置される。
【０３０９】
ソース線SLは、第１、第２浮遊ゲート電極３、７、制御ゲート電極８、絶縁膜１７の側壁に形成されたサイドウォールスペーサ２０に対して自己整合的に形成され、メモリセルMのソース領域１１に電気的に接続される。
【０３１０】
層間絶縁膜１２８はソース線SLの上部に形成され、層間絶縁膜１２８の上部に形成されたデータ線DLは、層間絶縁膜１２８に形成されたコンタクトホール３０６を介してメモリセルMのドレイン領域１０に電気的に接続される。
【０３１１】
第１浮遊ゲート電極３の側壁にサイドウォールスペーサ４が形成され、サイドウォールスペーサ４に対して自己整合的に溝１１７が形成されている。
【０３１２】
絶縁膜５、３０５が溝１１７に埋込まれ、絶縁膜５、３０５の表面位置が、第１浮遊ゲート電極３間およびメモリセル部内でほぼ均一になるように平坦化されている。
【０３１３】
溝１１７および溝１１７に埋込まれ絶縁膜５、３０５により浅溝素子分離領域が形成される。
【０３１４】
第２浮遊ゲート電極７は絶縁膜５、３０５上まで延在して形成され、制御ゲート電極８と第２浮遊ゲート電極７との間の容量を増大させている。
【０３１５】
このように、サイドウォールスペーサ４に対して自己整合的に溝１１７を形成しているので、行方向のメモリセルMの間隔を縮小することができ、セルサイズを縮小することができるので、高集積化することができる。
【０３１６】
なお、実施の形態１と同様に、溝１１７の下部にチャネルストッパとして作用するP型半導体領域を形成してもよい。
【０３１７】
図１１５から図１２１を用いて前述したNOR型フラッシュメモリの製造方法について、簡単に説明する。図１１５、図１１７、図１１９はNOR型フラッシュメモリの製造方法の一例をその工程順に示した断面図であり、各々において、(A)は図１１３におけるA-A線断面図に対応し、(B)は図１１３におけるB-B線断面図に対応している。図１１６、図１１８、図１２０はNOR型フラッシュメモリの製造方法の一例をその工程順に示した平面図である。
【０３１８】
図１１５および図１１６に示すように、実施の形態１と同様に、半導体基板１、２０１の主面にゲート絶縁膜２、ゲート絶縁膜２上に第１の多結晶シリコン膜１１１、第１の多結晶シリコン膜１１１上に絶縁膜であるシリコン窒化膜１１３を形成した後、第１の多結晶シリコン膜１１１および絶縁膜１１３をエッチングによりパターニングして、列方向に延在するストライプ状の列パターンを形成する。なお、このパターニングにより、メモリセルM（第１浮遊ゲート電極３）のゲート幅が規定される。また、図示しないが、実施の形態１と同様に、周辺回路部は、第１の多結晶シリコン膜１１１およびシリコン窒化膜１１３で覆われる。次に、サイドウォールスペーサ４、１１６を形成する。
【０３１９】
次に、図１１７および図１１８に示すように、実施の形態１と同様に、エッチングによりサイドウォールスペーサ４、１１６に対して自己整合的に溝１１７を形成した後、基板全面に堆積された絶縁膜１１９’をCMP法で研磨して、絶縁膜１１３まで平坦化された絶縁膜５、３０５、１１９を形成する。
【０３２０】
次に、絶縁膜１１３を除去した後、第２の多結晶シリコン膜１２０を堆積する。その後、第２の多結晶シリコン膜１２０をエッチングによりパターニングして、列方向に延在する第２列パターンを形成する。このパターニングにより、第２浮遊ゲート電極の行方向の長さが規定される。
【０３２１】
次に、図１１９および図１２０に示すように、実施の形態１と同様に、層間絶縁膜１５、１２１を形成した後、第３の多結晶シリコン膜１２２、ＷＳｉ膜１２３、絶縁膜１２４を順次堆積する。
【０３２２】
次に、絶縁膜１２４、ＷＳｉ膜１２３、第３の多結晶シリコン膜１２２、層間絶縁膜１５、１２１、第２の多結晶シリコン膜１２０、第１の多結晶シリコン膜１１１をエッチングによりパターニングして、ＷＳｉ膜１２３および第３の多結晶シリコン膜１２２からなるワード線（制御ゲート電極）８、３０１と、第１の多結晶シリコン膜１１１および第２の多結晶シリコン膜１２０からなる浮遊ゲート電極３、７とを形成する。第１浮遊ゲート電極３は第１の多結晶シリコン膜１１１で構成され、第２浮遊ゲート電極７は第２の多結晶シリコン膜１２０で構成される。ワード線（制御ゲート電極）８、３０１は、行方向に延在するようにパターニングされ、行方向に配置されるメモリセルMの制御ゲート電極８と一体に構成される。
【０３２３】
次に、絶縁膜１２４に対して自己整合的に不純物を導入して、ドレイン領域１０およびソース領域１１となる一対のＮ型半導体領域を形成した後、絶縁膜１２４、ＷＳｉ膜１２３、第３の多結晶シリコン膜１２２、層間絶縁膜１５、１２１、第２の多結晶シリコン膜１２０、第１の多結晶シリコン膜１１１の側壁にサイドウォールスペーサ２０を形成する。
【０３２４】
次に、図１１４および図１２０に示すように、導電膜を堆積した後、導電膜をエッチングによりパターニングして、行方向に延在し、メモリセルMのソース領域１１に電気的に接続するソース線を形成する。導電膜は、例えば不純物が導入された多結晶シリコン膜またはW膜等の金属膜で構成される。
【０３２５】
次に、層間絶縁膜１２８を形成した後、コンタクトホール３０６を形成し、その後コンタクトホール３０６を介してメモリセルＭのドレイン領域１０に電気的に接続するデータ線DLを形成する。データ線DLは、例えばAl膜等の金属膜で構成される。
【０３２６】
なお、本実施の形態１０では、絶縁膜５、３０５、１１９の平坦化をＣＭＰで行なうが、本実施の形態５に示すように、ＣＭＰとエッチングとを用いても良い。
【０３２７】
また、本実施の形態１０では、サイドウォールスペーサ４、１１６に対して自己整合的に形成した溝１１７に平坦化された絶縁膜５、３０５、１１９を形成したが、これに限定されず、本実施の形態５に示すように構成してもよいのは無論である。
【０３２８】
また、本実施の形態１０では、溝１１７をサイドウォールスペーサ４、１１６に対して自己整合的に形成したが、図１２１に示すように、シリコン窒化膜である絶縁膜１１３をマスクにして、エッチングにより溝１１７を形成した後、図１２２に示すように、溝１１７に平坦化された絶縁膜５、３０５、１１９を形成しもよい。無論、第２浮遊ゲート電極７は、絶縁膜５、３０５、１１９上にまで延在するように形成される。
【０３２９】
これにより、行方向のメモリセルMの間隔をさらに縮小することができ、セルサイズを縮小することができるので、さらに高集積化することができる。
【０３３０】
また、本実施の形態１０で、ソース線SLおよびデータ線DLを設けなければ、メモリセルMのソース領域とドレイン領域とは直列に接続されるので、いわゆるＮＡＮＤ型を構成することができる。この場合、実施の形態１〜９と同様に、選択ＭＩＳＦＥＴを設けるようにすればよい。
【０３３１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０３３２】
本発明は、微細加工および高集積化に適しているものであるとともに、高い信頼性を有するものであり、特にＡＮＤ型フラッシュメモリに適用して好適なものである。
【図面の簡単な説明】
【０３３３】
【図１】実施の形態１のＡＮＤ型フラッシュメモリのチップ全体を示した概略構成図である。
【図２】実施の形態１のＡＮＤ型フラッシュメモリの要部回路図である。
【図３】実施の形態１のＡＮＤ型フラッシュメモリの平面レイアウトの一例を示した概念図である。
【図４】図３におけるＩＶ−ＩＶ線断面図である。
【図５】図３におけるＶ−Ｖ線断面図である。
【図６】図３におけるＶＩ−ＶＩ線断面図である。
【図７】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図８】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図９】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１０】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１１】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１２】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１３】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１４】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１５】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１６】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１７】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１８】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図１９】実施の形態１のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図２０】実施の形態２のＡＮＤ型フラッシュメモリの平面レイアウトの一例を示した概念図である。
【図２１】図２０におけるＸＸＩ−ＸＸＩ線断面図である。
【図２２】図２０におけるＸＸＩＩ−ＸＸＩＩ線断面図である。
【図２３】図２０におけるＸＸＩＩＩ−ＸＸＩＩＩ線断面図である。
【図２４】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図２５】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図２６】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図２７】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図２８】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図２９】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３０】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３１】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３２】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３３】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３４】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３５】実施の形態２のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３６】実施の形態３のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３７】実施の形態３のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３８】実施の形態３のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図３９】実施の形態３のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４０】実施の形態３のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４１】実施の形態３のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４２】実施の形態３のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４３】実施の形態４のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４４】実施の形態４のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４５】実施の形態４のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４６】実施の形態４のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４７】実施の形態４のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４８】実施の形態４のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図４９】実施の形態４のＡＮＤ型フラッシュメモリの製造方法の一例をその工程順に示した断面図である。
【図５０】電子の注入量によりしきい値が相違する様子を示した概念図である。
【図５１】実施の形態５で行われるデータの読み出し、書き込みおよび消去の動作の際のメモリセルに印加される制御電圧をメモリセルの概念図とともに示した図表である。
【図５２】書き込みシーケンスの一例を示したフローチャート図である。
【図５３】実施の形態５のＡＮＤ型フラッシュメモリのメモリセルおよび選択トランジスタの構造の一部を示した平面図である。
【図５４】実施の形態５のＡＮＤ型フラッシュメモリの一例を示した断面図である。
【図５５】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図５６】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図５７】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した平面図である。
【図５８】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図５９】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した平面図である。
【図６０】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図６１】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図６２】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図６３】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図６４】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図６５】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した平面図である。
【図６６】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図６７】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した平面図である。
【図６８】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図６９】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図７０】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した平面図である。
【図７１】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図７２】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図７３】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した平面図である。
【図７４】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図７５】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した断面図である。
【図７６】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した平面図である。
【図７７】実施の形態５のＡＮＤ型フラッシュメモリの製造工程の一例を工程順に示した平面図である。
【図７８】実施の形態６のＡＮＤ型フラッシュメモリの一例をそのメモリセル領域について示した平面図である。
【図７９】実施の形態７であるＡＮＤ型フラッシュメモリの断面図である。
【図８０】図７９におけるＤ部を拡大して示した断面図である。
【図８１】図７９におけるＤ部を拡大して示した断面図である。
【図８２】実施の形態６のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した平面図または断面図である。
【図８３】実施の形態６のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した平面図または断面図である。
【図８４】実施の形態６のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した平面図または断面図である。
【図８５】実施の形態６のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した平面図または断面図である。
【図８６】実施の形態６のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した平面図または断面図である。
【図８７】実施の形態６のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した平面図または断面図である。
【図８８】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図８９】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９０】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９１】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９２】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９３】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９４】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９５】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９６】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９７】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９８】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図９９】実施の形態７のＡＮＤ型フラッシュメモリの製造方法の一例を工程順に示した断面図または平面図である。
【図１００】実施の形態８の半導体装置の一例を示す断面図である。
【図１０１】実施の形態８の半導体装置の一例を示す断面図である。
【図１０２】実施の形態８の半導体装置の一例を示す断面図である。
【図１０３】実施の形態８の半導体装置の一例を示す断面図である。
【図１０４】実施の形態８の半導体装置の一例を示す断面図である。
【図１０５】実施の形態９半導体装置の一例を示す断面図である。
【図１０６】実施の形態９半導体装置の一例を示す断面図である。
【図１０７】実施の形態９半導体装置の一例を示す断面図である。
【図１０８】実施の形態９半導体装置の一例を示す断面図である。
【図１０９】実施の形態９半導体装置の一例を示す断面図である。
【図１１０】ＢＰＳＧの弗化水素酸（水で１：１００に希釈したもの）に対する溶解速度の改善効果を示すグラフ図である。
【図１１１】アンモニア雰囲気で２０分間の熱処理を施す場合の、処理温度に対する効果を示したグラフ図である。
【図１１２】実施の形態１０のＮＯＲ型フラッシュメモリの回路図である。
【図１１３】実施の形態１０のＮＯＲ型フラッシュメモリの平面図である。
【図１１４】（Ａ），（Ｂ）は実施の形態１０のＮＯＲ型フラッシュメモリの断面図である。
【図１１５】（Ａ），（Ｂ）は実施の形態１０のＮＯＲ型フラッシュメモリの製造方法の一例を工程順に示した断面図である。
【図１１６】実施の形態１０のＮＯＲ型フラッシュメモリの製造方法の一例を工程順に示した平面図である。
【図１１７】（Ａ），（Ｂ）は実施の形態１０のＮＯＲ型フラッシュメモリの製造方法の一例を工程順に示した断面図である。
【図１１８】実施の形態１０のＮＯＲ型フラッシュメモリの製造方法の一例を工程順に示した平面図である。
【図１１９】（Ａ），（Ｂ）は実施の形態１０のＮＯＲ型フラッシュメモリの製造方法の一例を工程順に示した断面図である。
【図１２０】実施の形態１０のＮＯＲ型フラッシュメモリの製造方法の一例を工程順に示した平面図である。
【図１２１】他の実施の形態のＮＯＲ型フラッシュメモリの断面図である。
【図１２２】他の実施の形態のＮＯＲ型フラッシュメモリの断面図である。
【符号の説明】
【０３３４】
１  半導体基板
２  トンネル酸化膜（ゲート絶縁膜）
３  第１浮遊ゲート電極
４  絶縁膜
５  堆積酸化膜
７  第２浮遊ゲート電極
８  制御ゲート電極
９  ゲート酸化膜
１０  ドレイン領域
１１  ソース領域
１５  層間絶縁膜
１６  チャネルストッパ領域
１７  絶縁膜
１９  素子分離
２０  サイドウォールスペーサ
２１  Ｎ型低濃度半導体領域
２２  Ｎ型高濃度半導体領域
２３  Ｐ型半導体領域
１０１  シリコン酸化膜
１０２  絶縁膜
１０３  シリコン酸化膜
１０４  シリコン窒化膜
１０５  Ｐ型ウェル領域
１０７  チャネルストッパ領域
１０８  チャネル領域
１０９  シリコン酸化膜
１１０  シリコン酸化膜
１１１  多結晶シリコン膜
１１２  絶縁膜
１１３  シリコン窒化膜
１１４  積層膜
１１５  半導体領域
１１６  サイドウォールスペーサ
１１７  溝
１１８  シリコン酸化膜
１１９  シリコン酸化膜
１２０  多結晶シリコン膜
１２１  層間絶縁膜
１２２  多結晶シリコン膜
１２３  タングステンシリサイド膜
１２４  シリコン酸化膜
１２５  Ｎ型低濃度半導体領域
１２６  サイドウォールスペーサ
１２７  Ｎ型高濃度半導体領域
１２８  絶縁膜
１２９  プラグ電極
１３０  メタル配線
１５０  多結晶シリコン膜
１５１  シリコン窒化膜
１５２  サイドウォールスペーサ
１５３  シリコン酸化膜
１５４  シリコン酸化膜
１９５  ウェル
２０１  半導体基板
２０２  シリコン酸化膜
２０３  シリコン窒化膜
２０４  素子分離領域
２０５  フォトマスク
２０６  ｎ型ウェル領域
２０７  ｎ型ウェル領域
２０８  ｐ型ウェル
２０９  犠牲酸化膜
２１０  トンネル酸化膜
２１１  第１浮遊ゲート電極
２１２  シリコン窒化膜
２１３  半導体領域
２１４  サイドウォールスペーサ
２１５  半導体領域
２１６  絶縁膜
２１８  第２浮遊ゲート電極
２１９  層間絶縁膜
２２０  ゲート絶縁膜
２２３  多結晶シリコン層
２２４  タングステンシリサイド層
２２５  絶縁膜
２２７  低濃度ｎ型不純物半導体領域
２２８  ｐ型半導体領域
２３０  絶縁膜
２３２  高濃度ｎ型不純物半導体領域
２３４  シリコン酸化膜
２３５  層間絶縁膜
２３９、２４０  低濃度半導体領域
２４１、２４２  高濃度半導体領域
２５５  パターン
２６３  第１スルーホール
２６４  コンタクトホール
３０１  ワード線
３０２  素子分離領域
３０３  ソース領域
３０４  ドレイン領域
３０５  素子分離領域
３０６  コンタクトホール
３０７  ｎ型半導体領域
３０８  ｎ型半導体領域
３０９  コンタクトホール
３１０  ｎ型半導体領域
３１１  ｎ型半導体領域
３１２，３１３  ゲート電極
３１４  浮遊ゲート電極
３１４ａ  第１層目浮遊ゲート電極
３１４ｂ  第２層目浮遊ゲート電極
３１５  緩衝用ゲート
３１６  スルーホール
６００  ゲート電極
７００  シリコン酸化膜
７０１  フォトレジスト膜
７０２  フォトレジスト膜
８０１  ｐ型シリコン基板
８０２  熱酸化膜
８０３  多結晶シリコン膜
８０４  酸化シリコン膜
８０５  ｎ型半導体領域
８０６  サイドウォールスペーサ
８０７  熱酸化膜
８０８  シリコン酸化膜
８０９  ＢＰＳＧ膜
８１０  ｎ型多結晶シリコン
８１１  シリコン酸化膜
８１２  ｎ型多結晶シリコン
９０１  ｐ型のシリコン基板
９０２  素子分離領域
９０３  熱酸化膜
９０４  多結晶シリコン膜
９０５  酸化シリコン膜
９０６  ｎ型半導体領域
９０８  シリコン酸化膜
９０９  ＢＰＳＧ膜
９１０  多結晶シリコン膜
９１１  シリコン酸化膜
９１２  ｎ型多結晶シリコン
ＭＥＭＡＲＲＡＹ  メモリアレイ
ＬＡＴＣＨ  ラッチ回路
ＸＤＥＣ  列デコーダ
ＣＮＴＲＬ  制御回路
ＸＤＥＣ  列デコーダ
ＹＤＥＣ  行ゲート
Ｉ／Ｏ  入出力回路
ＳＥＮＳＥＡＭＰ  センス系
ＹＧＡＴＥ  行ゲート
ＢＵＳ  内部バス
ＹＤ−ＣＮＴＲＬ  センスアンプ制御回路
ＣＨＩＰ  メモリチップ
ＤＩＳＣＨＡＲＧＥ  ビット線電圧制御回路
ＣＰＣ  内部電圧発生回路
Ｍ，Ｍ１１〜Ｍ２２，Ｎ１１〜Ｎ２２  メモリセル
Ｗ１１〜Ｗ２２  ワード配線
Ｄ１１〜Ｄ２２  データ線
ＳＤ１１〜ＳＤ２２，ＳＳ１１〜ＳＳ２２  選択トランジスタ
ＧＤ１〜ＧＤ２  グローバルデータ線
Ｓ１１〜Ｓ２２  ソース線
ＳｉＤ１〜ＳｉＤ２、ＳｉＳ１〜ＳｉＳ２  ゲート配線
ＢＬ１、Ｂｌ２  ブロック
ＸＤＥＣ１，ＸＤＥＣ２  ワード線電圧制御回路
ＳＧＤＥＣ１，ＳＧＤＥＣ２  選択トランジスタの制御回路
ＳＤＥＣ  ソース電圧制御回路
ＱＤ１，ＱＤ２  ＭＯＳトランジスタ
ＢＬ，ＢＬ１，ＢＬ２  メモリセルブロック
ＧＤ，ＧＤ１，ＧＤ２  グローバルデータ線
Ｍ１、Ｍ２  メタル配線
Ｍ３  第３層配線
Ｑｎ１，Ｑｎ２  ｎチャネルＭＩＳＦＥＴ
Ｑｐ  ｐチャネルＭＩＳＦＥＴ
ＰＲ  フォトレジスト
ＳＬ  ソース線
ＤＬ  データ線
【図１】
2006114924.tif 000005
【図２】
2006114924.tif 000006
【図３】
2006114924.tif 000007
【図４】
2006114924.tif 000008
【図５】
2006114924.tif 000009
【図６】
2006114924.tif 000010
【図７】
2006114924.tif 000011
【図８】
2006114924.tif 000012
【図９】
2006114924.tif 000013
【図１０】
2006114924.tif 000014
【図１１】
2006114924.tif 000015
【図１２】
2006114924.tif 000016
【図１３】
2006114924.tif 000017
【図１４】
2006114924.tif 000018
【図１５】
2006114924.tif 000019
【図１６】
2006114924.tif 000020
【図１７】
2006114924.tif 000021
【図１８】
2006114924.tif 000022
【図１９】
2006114924.tif 000023
【図２０】
2006114924.tif 000024
【図２１】
2006114924.tif 000025
【図２２】
2006114924.tif 000026
【図２３】
2006114924.tif 000027
【図２４】
2006114924.tif 000028
【図２５】
2006114924.tif 000029
【図２６】
2006114924.tif 000030
【図２７】
2006114924.tif 000031
【図２８】
2006114924.tif 000032
【図２９】
2006114924.tif 000033
【図３０】
2006114924.tif 000034
【図３１】
2006114924.tif 000035
【図３２】
2006114924.tif 000036
【図３３】
2006114924.tif 000037
【図３４】
2006114924.tif 000038
【図３５】
2006114924.tif 000039
【図３６】
2006114924.tif 000040
【図３７】
2006114924.tif 000041
【図３８】
2006114924.tif 000042
【図３９】
2006114924.tif 000043
【図４０】
2006114924.tif 000044
【図４１】
2006114924.tif 000045
【図４２】
2006114924.tif 000046
【図４３】
2006114924.tif 000047
【図４４】
2006114924.tif 000048
【図４５】
2006114924.tif 000049
【図４６】
2006114924.tif 000050
【図４７】
2006114924.tif 000051
【図４８】
2006114924.tif 000052
【図４９】
2006114924.tif 000053
【図５０】
2006114924.tif 000054
【図５１】
2006114924.tif 000055
【図５２】
2006114924.tif 000056
【図５３】
2006114924.tif 000057
【図５４】
2006114924.tif 000058
【図５５】
2006114924.tif 000059
【図５６】
2006114924.tif 000060
【図５７】
2006114924.tif 000061
【図５８】
2006114924.tif 000062
【図５９】
2006114924.tif 000063
【図６０】
2006114924.tif 000064
【図６１】
2006114924.tif 000065
【図６２】
2006114924.tif 000066
【図６３】
2006114924.tif 000067
【図６４】
2006114924.tif 000068
【図６５】
2006114924.tif 000069
【図６６】
2006114924.tif 000070
【図６７】
2006114924.tif 000071
【図６８】
2006114924.tif 000072
【図６９】
2006114924.tif 000073
【図７０】
2006114924.tif 000074
【図７１】
2006114924.tif 000075
【図７２】
2006114924.tif 000076
【図７３】
2006114924.tif 000077
【図７４】
2006114924.tif 000078
【図７５】
2006114924.tif 000079
【図７６】
2006114924.tif 000080
【図７７】
2006114924.tif 000081
【図７８】
2006114924.tif 000082
【図７９】
2006114924.tif 000083
【図８０】
2006114924.tif 000084
【図８１】
2006114924.tif 000085
【図８２】
2006114924.tif 000086
【図８３】
2006114924.tif 000087
【図８４】
2006114924.tif 000088
【図８５】
2006114924.tif 000089
【図８６】
2006114924.tif 000090
【図８７】
2006114924.tif 000091
【図８８】
2006114924.tif 000092
【図８９】
2006114924.tif 000093
【図９０】
2006114924.tif 000094
【図９１】
2006114924.tif 000095
【図９２】
2006114924.tif 000096
【図９３】
2006114924.tif 000097
【図９４】
2006114924.tif 000098
【図９５】
2006114924.tif 000099
【図９６】
2006114924.tif 000100
【図９７】
2006114924.tif 000101
【図９８】
2006114924.tif 000102
【図９９】
2006114924.tif 000103
【図１００】
2006114924.tif 000104
【図１０１】
2006114924.tif 000105
【図１０２】
2006114924.tif 000106
【図１０３】
2006114924.tif 000107
【図１０４】
2006114924.tif 000108
【図１０５】
2006114924.tif 000109
【図１０６】
2006114924.tif 000110
【図１０７】
2006114924.tif 000111
【図１０８】
2006114924.tif 000112
【図１０９】
2006114924.tif 000113
【図１１０】
2006114924.tif 000114
【図１１１】
2006114924.tif 000115
【図１１２】
2006114924.tif 000116
【図１１３】
2006114924.tif 000117
【図１１４】
2006114924.tif 000118
【図１１５】
2006114924.tif 000119
【図１１６】
2006114924.tif 000120
【図１１７】
2006114924.tif 000121
【図１１８】
2006114924.tif 000122
【図１１９】
2006114924.tif 000123
【図１２０】
2006114924.tif 000124
【図１２１】
2006114924.tif 000125
【図１２２】
2006114924.tif 000126