(57)【要約】【課題】  チップ面積の増大を抑制し、且つアナログ・デジタル混在ＬＳＩにおける電源投入時でのロジック部の初期化を迅速に安定して行う。【解決手段】  パワーオン・リセット回路１は、スタートアップ部４及びバンドギャップリファレンス発生部５からなるバンドギャップリファレンス回路２と、検出器３から構成されている。パワーオン・リセット回路１の動作は、まず、電源投入されると電源がスタートアップ部４及びバンドギャップリファレンス発生部５に供給される。次に、スタートアップ部４は動作を開始し、バンドギャップリファレンス発生部５にスタートアップ信号を出力する。続いて、バンドギャップリファレンス発生部５は、スタートアップ信号を入力し、回路動作をしてスタートアップ部４及び検出器３に検出信号を出力する。この検出信号を入力した検出器３はリセット信号をロジック部７に出力する。【選択図】  図１
2006005386.tif 000002
【特許請求の範囲】
【請求項１】
電源投入後にスタートアップ信号を出力するスタートアップ部と、前記スタートアップ信号に基づき、検出信号を出力するバンドギャップリファレンス発生部とを有し、前記スタートアップ部が前記検出信号を入力して前記バンドギャップリファレンス発生部に前記スタートアップ信号を出力するのを停止した後、アナログ部にバンドギャップ電源を出力するバンドギャップリファレンス回路と、
前記検出信号に基づき、リセット信号をロジック部に出力し、前記検出信号レベルが切り替わる時に前記リセット信号の出力を停止する検出器と、
を具備することを特徴とするパワーオン・リセット回路。
【請求項２】
電源投入後にスタートアップ信号を出力するスタートアップ部と、前記スタートアップ信号に基づき、検出信号を出力するバンドギャップリファレンス発生部と、高電位側電源と低電位側電源の間に設けられ、縦続接続された第１の抵抗、トランジスタ、及び第２の抵抗から構成される抵抗分割部とを有し、前記スタートアップ信号部が前記検出信号を出力するのを停止した後、アナログ部に前記バンドギャップ電源を出力するバンドギャップリファレンス回路と、
前記第１及び第２の抵抗により抵抗分割された電位に基づき、リセット信号をロジック部に出力し、前記トランジスタが動作して前記第１及び第２の抵抗により抵抗分割された電位が立ち上がる時に前記リセット信号の出力を停止する検出器と、
を具備することを特徴とするパワーオン・リセット回路。
【請求項３】
前記検出器は、インバータであることを特徴とする請求項１又は２に記載のパワーオン・リセット回路。
【請求項４】
電源投入後にスタートアップ信号を出力するスタートアップ部と、前記スタートアップ信号に基づき、検出信号を出力するバンドギャップリファレンス発生部と、高電位側電源と低電位側電源の間に設けられ、縦続接続された第１及び第２の抵抗から構成される抵抗分割部とを有し、前記スタートアップ部が前記検出信号を入力して前記バンドギャップリファレンス発生部に前記スタートアップ信号を出力するのを停止した後、アナログ部にバンドギャップ電源を出力するバンドギャップリファレンス回路と、
前記検出信号と前記第１及び第２の抵抗により抵抗分割された電位に基づき、リセット信号をロジック部に出力し、前記検出信号レベルが切り替わる時に前記リセット信号の出力を停止する検出器と、
を具備することを特徴とするパワーオン・リセット回路。
【請求項５】
前記検出器は、コンパレータであることを特徴とする請求項４に記載のパワーオン・リセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にアナログ・デジタル混在ＬＳＩにおける電源投入時でのロジック部の初期化を行うパワーオン・リセット回路に関する。
【背景技術】
【０００２】
携帯情報端末、パーソナルコンピュータ、オーディオ機器等の電子機器には、電源投入時にロジック部などの初期化を行うためのリセット信号を発生するパワーオン・リセット回路が設けられている。パワーオン・リセット回路には、半導体集積回路の内部や外部に設けられたＲＣ時定数回路が用いられている（例えば、特許文献１参照。）。また、半導体集積回路の内部に設けられたロジック回路が用いられたりしている（例えば、特許文献２参照。）。
【０００３】
ところが、ＲＣ時定数回路を用いる場合、電源ノイズや電源瞬断による誤動作を防止するために抵抗、容量を大きくしてＲＣ時定数回路の放電時間を伸ばしている。このため、ＲＣ時定数回路を半導体集積回路の外部などに設けると電子機器の基板面積が増大する問題点があり、ＲＣ時定数回路を半導体集積回路の内部に設けると半導体集積回路のチップ面積が増大する問題点がある。更に、電源投入時からロジック部の初期化が完了するまでの時間がかかるという問題点がある。
【０００４】
一方、パワーオン・リセット回路にロジック回路を用いる場合、電源投入直後の過渡状態ではロジック回路の初期値が不安定で、ノイズマージンが低下したり、ノイズに対する耐性が低下するなどの問題点がある。更に、このロジック回路を半導体集積回路の内部に設けると半導体集積回路のチップ面積が増大する問題点がある。
【特許文献１】特開平５−３３５９１５号公報（頁３、図２）
【特許文献２】特開平９−８３３２７号公報（頁６、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、チップ面積の増大を抑制し、且つアナログ・デジタル混在ＬＳＩにおける電源投入時でのロジック部の初期化を迅速に安定して行うことができるパワーオン・リセット回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様のパワーオン・リセット回路は、電源投入後にスタートアップ信号を出力するスタートアップ部と、前記スタートアップ信号に基づき、検出信号を出力するバンドギャップリファレンス発生部とを有し、前記スタートアップ部が前記検出信号を入力して前記バンドギャップリファレンス発生部に前記スタートアップ信号を出力するのを停止した後、アナログ部にバンドギャップ電源を出力するバンドギャップリファレンス回路と、前記検出信号に基づき、リセット信号をロジック部に出力し、前記検出信号レベルが切り替わる時に前記リセット信号の出力を停止する検出器とを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の他態様のパワーオン・リセット回路は、電源投入後にスタートアップ信号を出力するスタートアップ部と、前記スタートアップ信号に基づき、検出信号を出力するバンドギャップリファレンス発生部と、高電位側電源と低電位側電源の間に設けられ、縦続接続された第１及び第２の抵抗から構成される抵抗分割部とを有し、前記スタートアップ部が前記検出信号を入力して前記バンドギャップリファレンス発生部に前記スタートアップ信号を出力するのを停止した後、アナログ部にバンドギャップ電源を出力するバンドギャップリファレンス回路と、前記検出信号と前記第１及び第２の抵抗により抵抗分割された電位に基づき、リセット信号をロジック部に出力し、前記検出信号レベルが切り替わる時に前記リセット信号の出力を停止する検出器とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、チップ面積の増大を抑制し、且つアナログ・デジタル混在ＬＳＩにおける電源投入時でのロジック部の初期化を迅速に安定して行うことができるパワーオン・リセット回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係るパワーオン・リセット回路について、図面を参照して説明する。図１は電源投入時でのパワーオン・リセット回路を用いたロジック部の初期化を説明するための回路ブロック図、図２はパワーオン・リセット回路を示す回路図である。
【００１１】
図１に示すように、アナログ・デジタル混在ＬＳＩ１０には、パワーオン・リセット回路１、アナログ部６、及びロジック部７が設けられている。パワーオン・リセット回路１は、スタートアップ部４及びバンドギャップリファレンス発生部５からなるバンドギャップリファレンス回路２と、検出器３から構成されている。
【００１２】
パワーオン・リセット回路１の動作は、まず、電源投入されると電源がスタートアップ部４及びバンドギャップリファレンス発生部５に供給される。次に、スタートアップ部４は動作を開始して、バンドギャップリファレンス発生部５にスタートアップ信号を出力する。続いて、バンドギャップリファレンス発生部５は、スタートアップ信号を入力し、回路動作をしてスタートアップ部４及び検出器３に検出信号を出力する。この検出信号を入力したスタートアップ部４はスタートアップ信号をバンドギャップリファレンス発生部５に出力するのを停止する。
【００１３】
そして、電源が立ち上がった後、バンドギャップリファレンス回路２は定常状態に入りアナログ部６に電力、例えば、一定電流を供給する。一方、検出器３は検出信号が切り替わるまでリセット信号をロジック部７に出力し、検出信号が切り替わるとリセット信号をロジック部７に送信するのを停止する。この時、ロジック部７はリセットが解除されて回路動作を開始する。このため、電源が立ち上がるまで、ロジック部７は確実にリセットが継続されているので電源投入時でのロジック部７の誤動作を防止することができる。
【００１４】
ここで、検出器３に供給される電源は、スタートアップ部４及びバンドギャップリファレンス発生部５に供給される電源と同時に起動するデジタル回路用電源（ロジック部７と共用）を用いているが、スタートアップ部４、バンドギャップリファレンス発生部５、及びアナログ部６に供給される電源を用いてもよい。また、パワーオン・リセット回路１、アナログ部６、及びロジック部７に供給される電源をすべて同一のものを用いてもよい。
【００１５】
図２に示すように、検出器３にはインバータ回路を用いている。スタートアップ部４は抵抗Ｒ１、Ｒ２、及びＮＰＮトランジスタＮ１、Ｎ２から構成されている。抵抗Ｒ１は、高電位側電源Ｖｃｃに一端が接続されている。ＮＰＮトランジスタＮ１は、コレクタが抵抗Ｒ１の他端に接続され、ベースがコレクタに接続され、エミッタが低電位側電源Ｖｓｓに接続されている。ＮＰＮトランジスタＮ２は、ベースがＮＰＮトランジスタＮ１のベース及びコレクタに接続されている。抵抗Ｒ２は、一端がＮＰＮトランジスタＮ２のエミッタに接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、ＮＰＮトランジスタＮ１及びＮ２はカレントミラー回路を構成している。
【００１６】
バンドギャップリファレンス発生部５は、容量Ｃ１、Ｃ２、抵抗Ｒ３乃至Ｒ１０、ＰＮＰトランジスタＰ１乃至Ｐ５、及びＮＰＮトランジスタＮ３乃至Ｎ５から構成されている。抵抗Ｒ３は、高電位側電源Ｖｃｃに一端が接続されている。ＰＮＰトランジスタＰ１は、エミッタが抵抗Ｒ３の他端に接続され、コレクタが抵抗Ｒ２の一端に接続されている。抵抗Ｒ４は、高電位側電源Ｖｃｃに一端が接続されている。ＰＮＰトランジスタＰ２は、エミッタが抵抗Ｒ４の他端に接続されている。ＮＰＮトランジスタＮ３は、コレクタがＰＮＰトランジスタＰ２のコレクタに接続されている。
【００１７】
抵抗Ｒ５は、高電位側電源Ｖｃｃに一端が接続されている。ＰＮＰトランジスタＰ３は、エミッタが抵抗Ｒ５の他端に接続されている。ＮＰＮトランジスタＮ４は、コレクタがＰＮＰトランジスタＰ３のコレクタ及びＮＰＮトランジスタＮ２のコレクタに接続されている。抵抗Ｒ６は、一端がＮＰＮトランジスタＮ３及びＮ４のエミッタに接続され、他端が低電位側電源Ｖｓｓに接続されている。
【００１８】
抵抗Ｒ７は、高電位側電源Ｖｃｃに一端が接続されている。ＰＮＰトランジスタＰ４は、エミッタが抵抗Ｒ７の他端に接続されている。容量Ｃ１は、一端が高電位側電源Ｖｃｃに接続され、他端がＰＮＰトランジスタＰ３及びＰ４のベースに接続されている。抵抗Ｒ８は、一端がＰＮＰトランジスタＰ４のコレクタ及びＮＰＮトランジスタＮ３のベースに接続され、他端がＮＰＮトランジスタＮ５のコレクタに接続されている。ＮＰＮトランジスタＮ５は、ベースがコレクタ及びＮＰＮトランジスタＮ４のベースに接続されている。
【００１９】
抵抗Ｒ９は、一端がＮＰＮトランジスタＮ５のエミッタに接続され、他端が低電位側電源Ｖｓｓに接続されている。容量Ｃ２は、一端がＮＰＮトランジスタＮ４及びＮ５のベースに接続され、他端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ１０は、高電位側電源Ｖｃｃに一端が接続されている。ＰＮＰトランジスタＰ５は、エミッタが抵抗Ｒ１０の他端に接続され、ベースがＰＮＰトランジスタＰ１乃至Ｐ４のベースに接続されている。なお、バンドギャップリファレンス発生部５の内、抵抗Ｒ４、Ｒ５、Ｒ６、ＰＮＰトランジスタＰ２、Ｐ３、及びＮＰＮトランジスタＮ３、Ｎ４を構成している部分は、ＮＰＮトランジスタＮ３のベースにＰＮＰトランジスタＰ４のコレクタと抵抗Ｒ８の接続ノードから出力される信号を入力し、ＮＰＮトランジスタＮ４のベースに帰還信号を入力する帰還増幅回路として動作する。
【００２０】
ここで、パワーオン・リセット回路１の電力、例えば、一定電流（Ｉｏｕｔ）は、ＰＮＰトランジスタＰ５のコレクタから出力される。スタートアップ部４のスタートアップ信号は、ＮＰＮトランジスタＮ２のコレクタからバンドギャップリファレンス発生部５のＰＮＰトランジスタＰ３のコレクタとＮＰＮトランジスタＮ４のコレクタの間に出力され、バンドギャップリファレンス発生部５の検出信号は、ＰＮＰトランジスタＰ１のコレクタと抵抗Ｒ２の間からスタートアップ部４のＮＰＮトランジスタＮ２のエミッタ及び検出器３としてのインバータに出力される。
【００２１】
この検出信号は、電源投入時からバンドギャップリファレンス回路２の高電位側電源Ｖｃｃが立ち上がるまでの間は“Ｌｏｗ”レベルで、スタートアップ部４の動作が停止してからは“Ｈｉｇｈ”レベルの信号となる。このため、スタートアップ部４の動作が停止するときに、検出器３として動作するインバータから出力される信号が“Ｈｉｇｈ”から“Ｌｏｗ”に変化する。この時、ロジック部７はリセットを解除され回路動作を開始する。なお、スタートアップ部４の動作が停止し、アナログ・デジタル混在ＬＳＩ１０が動作している間、検出器３として動作するインバータから出力される信号は“Ｌｏｗ”の状態を維持する。
【００２２】
次に、アナログ・デジタル混在ＬＳＩのアナログ部及びロジック部の立ち上げについて図３及び図４を参照して説明する。図３はアナログ部及びロジック部の立ち上げを示す図で、図３（ａ）は本実施例のアナログ部及びロジック部の立ち上げを示す図、図３（ｂ）は従来のアナログ部及びロジック部の立ち上げを示す図、図４は電源立ち上げが比較的遅い場合でのアナログ部及びロジック部の立ち上げを示す図である。
【００２３】
図３に示すように、従来では、電源投入後に時間Ｔ１で動作を開始するアナログ部６よりも、電源の立ち上がりが不安定の状態で時間Ｔ２で早く動作を開始するロジック部７を、例えば、アナログ・デジタル混在ＬＳＩ１０の外部に設けられたＲＣ時定数回路を用いた外部リセット回路により十分電源が立ち上がった後、時間Ｔ３で動作を開始させる。ここで、時間Ｔ３は、例えば、７２ｍｓとアナログ部６が動作を開始する時間Ｔ１よりも２桁以上遅延し、且つ時間Ｔ１とは無関係にＲＣ時定数のみで変化する。
【００２４】
一方、本実施例では、バンドギャップリファレンス回路２が安定動作すると、バンドギャップリファレンス発生部５から出力される検出信号が“Ｌｏｗ”から“Ｈｉｇｈ”に変化し、検出器３として動作するインバータから出力される信号が“Ｈｉｇｈ”から“Ｌｏｗ”に変化する。この信号がロジック部７に入力されてロジック部７がリセットを解除され、回路動作を開始する時間は、Ｔ１＋ΔＴであり、バンドギャップリファレンス回路２が安定動作してアナログ部６に電力を供給し、アナログ部６が動作を開始する時間Ｔ１に比べてΔＴのみ遅延するだけである。
【００２５】
ここで、時間Ｔ１は、例えば、１００μｓと時間Ｔ３に比べ２桁以上早く、且つ時間ΔＴは、例えば、３μｓと時間Ｔ３に比べて３桁以上早いので、十分電源が立ち上がった後、ロジック部７がリセットを解除され、回路動作を開始する時間を従来よりも早くすることがでる。しかも、検出器３として動作するインバータを追加しているだけなので、アナログ・デジタル混在ＬＳＩ１０のチップ面積の増大を抑制でき、且つ電源電圧の立ち上がり速度に応じてＲＣ乗数を最適化する必要がない。
【００２６】
そして、図４に示すように、電源立ち上げが比較的遅い場合、アナログ部６が動作を開始する時間Ｔ４、例えば、１１１μｓに対して、ロジック部７がリセットを解除されて回路動作を開始する時間Ｔ５は、例えば、１０９μｓと時間Ｔ４よりも２μｓ早くなり、図３（ａ）と同様にロジック部７がリセットされ動作を開始する時間を従来よりも早くすることができる。
【００２７】
上述したように、本実施例のパワーオン・リセット回路では、バンドギャップリファレンス発生部５から出力された検出信号がスタートアップ部４及び検出器３に出力される。この検出信号を入力したスタートアップ部４は、スタートアップ信号をバンドギャップリファレンス発生部５に出力するのを停止し、バンドギャップリファレンス回路２は定常状態に入りアナログ部６に電力を供給し、アナログ部６は動作を開始する。一方、検出器３は検出信号が切り替わるまでリセット信号をロジック部７に出力し、検出信号が切り替わるとリセット信号をロジック部７に出力するのを停止し、この時、ロジック部７はリセットが解除されて回路動作を開始する。したがって、電源投入時でのアナログ・デジタル混在ＬＳＩのロジック部７の初期化を従来よりも迅速に安定して行うことができる。
【００２８】
更に、アナログ・デジタル混在ＬＳＩ１０にロジック部７の初期化を行うための検出器３を追加しているだけなのでチップ面積の増大を抑制することができる。
【００２９】
なお、本実施例では、パワーオン・リセット回路１にＰＮＰトランジスタ及びＮＰＮトランジスタを用いているが、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタを用いてもよく、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＮｃｈＭＩＳトランジスタ及びＰｃｈＭＩＳトランジスタを用いてもよい。更に、パワーオン・リセット回路１をＢｉＣＭＯＳ構成にしてもよい。
【実施例２】
【００３０】
次に、本発明の実施例２に係るパワーオン・リセット回路について、図面を参照して説明する。図５はパワーオン・リセット回路を示す回路図である。
【００３１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３２】
図５に示すように、パワーオン・リセット回路１ａは、スタートアップ部４、バンドギャップリファレンス発生部５、及び抵抗分割部６からなるバンドギャップリファレンス回路２ａと、検出器３ａから構成されている。抵抗分割部６は、高電位側電源Ｖｃｃと低電位側電源Ｖｓｓの間に抵抗Ｒ１１（第１抵抗）及びＲ１２（第２の抵抗）が縦続接続されている。
【００３３】
ここで、検出器３ａにはコンパレータを用いている。検出器３ａとして動作するコンパレータは、ＰＮＰトランジスタＰ１のコレクタと抵抗Ｒ２の間から出力されたバンドギャップリファレンス発生部５の検出信号と抵抗Ｒ１１及びＲ１２で抵抗分割された電位とを入力し比較増幅する。検出器３ａとして動作するコンパレータの動作は、まず、電源投入時からバンドギャップリファレンス回路２ａの高電位側電源Ｖｃｃが立ち上がるまでの間は、検出信号が“Ｌｏｗ”で抵抗Ｒ１１とＲ１２の接続点の電位が“Ｈｉｇｈ”となる。このため、検出器３ａとして動作するコンパレータからロジック部７に送信される信号は“Ｈｉｇｈ”となり、ロジック部７はリセット状態を維持する。
【００３４】
次に、スタートアップ部４の動作が停止するときに、検出信号が“Ｌｏｗ”から“Ｈｉｇｈ”に変化するので検出器３ａとして動作するコンパレータからロジック部７に送信される信号は“Ｌｏｗ”に変化する。この時、ロジック部７はリセットを解除され回路動作を開始する。なお、スタートアップ部４の動作が停止し、アナログ・デジタル混在ＬＳＩが動作している間、検出器３ａとして動作するコンパレータから出力される信号は“Ｌｏｗ”の状態を維持する。
【００３５】
上述したように、本実施例のパワーオン・リセット回路では、ＰＮＰトランジスタＰ１のコレクタと抵抗Ｒ２の間から出力されたバンドギャップリファレンス発生部５の検出信号と抵抗Ｒ１１及びＲ１２で抵抗分割された電位とを入力し比較増幅する検出器３ａとして動作するコンパレータを設けている。この検出信号が切り替わる時に、検出器３ａとして動作するコンパレータが“Ｈｉｇｈ”から“Ｌｏｗ”になる。この時、ロジック部７はリセットが解除されて回路動作を開始する。したがって、実施例１と同様な効果を有する。
【実施例３】
【００３６】
次に、本発明の実施例３に係るパワーオン・リセット回路について、図面を参照して説明する。図６はパワーオン・リセット回路を示す回路図である。
【００３７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３８】
図６に示すように、パワーオン・リセット回路１ｂは、スタートアップ部４、バンドギャップリファレンス発生部５ａ、及び抵抗分割部６ａからなるバンドギャップリファレンス回路２ｂと、検出器３から構成されている。検出器３にはインバータ回路を用いている。バンドギャップリファレンス発生部５ａは、容量Ｃ１、Ｃ２、抵抗Ｒ３乃至Ｒ１０、ＰＮＰトランジスタＰ１乃至Ｐ５、及びＮＰＮトランジスタＮ３乃至Ｎ５から構成され、バンドギャップリファレンス発生部５ａの検出信号を検出器３としてのインバータに出力しない点以外は図２と同一なので説明を省略する。
【００３９】
抵抗分割部６ａは、高電位側電源Ｖｃｃと低電位側電源Ｖｓｓの間に抵抗Ｒ１１（第１抵抗）、ＰＮＰトランジスタＰ６、及びＲ１２（第２の抵抗）が縦続接続されている。抵抗Ｒ１１は一端が高電位側電源Ｖｃｃに接続され、他端がＰＮＰトランジスタＰ６のエミッタに接続されている。ＰＮＰトランジスタＰ６は、ベースがＰＮＰトランジスタＰ１乃至Ｐ５のベースに接続されている。抵抗Ｒ１２は、一端がＰＮＰトランジスタＰ６のコレクタに接続され、他端が低電位側電源Ｖｓｓに接続されている。検出器３として動作するインバータは、ＰＮＰトランジスタＰ６のコレクタと抵抗Ｒ１２の間から出力された抵抗分割部６ａの抵抗分割された電位を入力する。
【００４０】
この抵抗分割された電位は、電源投入時からバンドギャップリファレンス回路２ｂの高電位側電源Ｖｃｃが立ち上がるまでの間は“Ｌｏｗ”レベルで、バンドギャップリファレンス回路２ｂの高電位側電源Ｖｃｃが立ち上がり、スタートアップ部４の動作が停止してからは抵抗分割部６ａのＰＮＰトランジスタＰ６が動作して抵抗Ｒ１１及び抵抗１２により抵抗分割された電位が立ち上がり“Ｈｉｇｈ”レベルの信号となる。このため、スタートアップ部４の動作が停止するときに、検出器３として動作するインバータから出力される信号が“Ｈｉｇｈ”から“Ｌｏｗ”に変化する。この時、ロジック部７はリセットを解除され回路動作を開始する。なお、スタートアップ部４の動作が停止し、アナログ・デジタル混在ＬＳＩ１０が動作している間、検出器３として動作するインバータから出力される信号は“Ｌｏｗ”の状態を維持する。
【００４１】
上述したように、本実施例のパワーオン・リセット回路では、抵抗Ｒ１１及びＲ１２で抵抗分割された電位を入力する検出器３として動作するインバータを設けている。抵抗分割部６ａのＰＮＰトランジスタＰ６が動作してこの抵抗分割された電位が立ち上がる時に、検出器３として動作するインバータが“Ｈｉｇｈ”から“Ｌｏｗ”になる。この時、ロジック部７はリセットが解除されて回路動作を開始する。したがって、実施例１と同様な効果を有する。
【００４２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４３】
例えば、本実施例では、バンドギャップリファレンス回路に帰還増幅回路を用いているがカレントミラー回路を２段縦続接続した回路構成を用いてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１に係る電源投入時でのパワーオン・リセット回路を用いたロジック部の初期化を説明するための回路ブロック図。
【図２】本発明の実施例１に係るパワーオン・リセット回路を示す回路図。
【図３】本発明の実施例１に係るアナログ部及びロジック部の立ち上げを示す図。
【図４】本発明の実施例１に係る電源立ち上げが比較的遅い場合でのアナログ部及びロジック部の立ち上げを示す図。
【図５】本発明の実施例２に係るパワーオン・リセット回路を示す回路図。
【図６】本発明の実施例３に係るパワーオン・リセット回路を示す回路図。
【符号の説明】
【００４５】
１、１ａ、１ｂ  パワーオン・リセット回路
２、２ａ、２ｂ  バンドギャップリファレンス回路
３  検出器（インバータ）
３ａ  検出器（コンパレータ）
４  スタートアップ部
５、５ａ  バンドギャップリファレンス発生部
６、６ａ  抵抗分割部
１０・・・アナログ・デジタル混在ＬＳＩ
Ｃ１、Ｃ２  容量
Ｎ１〜Ｎ５  ＮＰＮトランジスタ
Ｐ１〜Ｐ６  ＰＮＰトランジスタ
Ｒ１〜Ｒ１２  抵抗
Ｖｃｃ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2006005386.tif 000003
【図２】
2006005386.tif 000004
【図３】
2006005386.tif 000005
【図４】
2006005386.tif 000006
【図５】
2006005386.tif 000007
【図６】
2006005386.tif 000008