(57)【要約】【課題】  分周比を定めるカウント周期が設定される分周用のカウンタを備えるＰＬＬ回路において、周期設定時間を短縮する。【解決手段】  メモリ２８は、分周するカウンタ２４の設定周期を複数パターン記憶しており、シリアルバスＳＢを介してＰＬＬ回路６１の外部から入力される選択信号によって指定された設定周期を読み出す。メモリ２８から読み出されたデータ量の多い設定周期を、パラレルバスＰＢを介してカウンタ２４に入力するので、カウンタ２４への周期設定には時間がほとんどかからない。また、カウンタ２４のｂｉｔ数が増えても設定時間は長くならない。しかも、受信チャンネルが決まっている領域では、従来と同じシリアルバスＳＢのインターフェースを用いても、メモリ２８に記憶されている設定周期を選択するためのデータ量の少ない選択信号を伝送し、カウンタ２４の周期設定時間を短くすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力信号を分周するプログラム可能なカウンタと、
前記カウンタの設定周期を複数パターン記憶しているメモリと、
前記メモリに記憶されている設定周期を選択するためのデータをメモリに伝送するシリアルバスと、
前記メモリから前記データに基づいて読み出された設定周期を前記カウンタに伝送するパラレルバスとを備えていることを特徴とするＰＬＬ回路。
【請求項２】
前記カウンタがパルス数をカウントする信号を供給するため、外部信号を設定分周比にて分周する分周器を備え、
前記メモリは、前記設定周期と関連付けて前記設定分周比を複数パターン記憶し、前記データに基づいて前記設定周期と同時に前記設定分周比を読み出し、
前記メモリから前記データに基づいて読み出された設定分周比を前記分周器に分周用パラレルバスを介して伝送することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記カウンタの出力と基準信号との位相を比較してその差を出力する位相比較器と、
予め用意された複数の電流値のうち設定された電流値で前記位相比較器の位相差出力に応じて電流を出力する電流源とを備え、
前記メモリは、前記設定周期と関連付けて前記設定電流値を複数パターン記憶し、前記データに基づいて前記設定周期と同時に前記設定電流値を読み出し、
前記メモリから前記データに基づいて読み出された設定電流値を前記電流源に電流用パラレルバスを介して伝送することを特徴とする請求項１または２に記載のＰＬＬ回路。
【請求項４】
入力信号を分周するプログラム可能なカウンタと、
前記カウンタの設定周期を複数パターン記憶しているメモリと、
前記設定周期を外部から伝送する外部設定ラインと、
前記メモリから読み出された前記設定周期または前記外部設定ラインからの前記設定周期を選択する選択回路と、
選択のためのデータを前記選択回路に伝送するシリアルバスと、
前記選択回路から出力された前記設定周期を前記カウンタに伝送するパラレルバスとを備えていることを特徴とするＰＬＬ回路。
【請求項５】
前記カウンタがパルス数をカウントする信号を供給するため、外部信号を設定分周比にて分周する分周器を備え、
前記メモリは、前記設定周期と関連付けて前記設定分周比を複数パターン記憶し、前記設定周期と同時に前記設定分周比を読み出し、
前記外部設定ラインは、前記設定周期と関連付けて前記設定分周比を外部から伝送し、
前記選択回路は、前記メモリまたは前記外部設定ラインからの設定分周比を前記分周器に分周用パラレルバスを介して伝送することを特徴とする請求項４に記載のＰＬＬ回路。
【請求項６】
前記カウンタの出力と基準信号との位相を比較してその差を出力する位相比較器と、
予め用意された複数の電流値のうち設定された電流値で前記位相比較器の位相差出力に応じて電流を出力する電流源とを備え、
前記メモリは、前記設定周期と関連付けて前記設定電流値を複数パターン記憶し、前記設定周期と同時に前記設定分周比を読み出し、
前記外部設定ラインは、前記設定周期と関連付けて前記設定電流値を外部から伝送し、
前記選択回路は、前記メモリまたは前記外部設定ラインからの設定電流値を前記電流源に電流用パラレルバスを介して伝送することを特徴とする請求項４または５に記載のＰＬＬ回路。
【請求項７】
前記メモリは書き込み可能であり、
ＰＬＬ回路は、前記メモリに書き込む各設定値を前記メモリに伝送するためのメモリ書き込みラインを備えていることを特徴とする請求項１ないし６のいずれか１項に記載のＰＬＬ回路。
【請求項８】
前記メモリ書き込み用ラインと前記シリアルバスとが共通の通信線からなることを特徴とする請求項７に記載のＰＬＬ回路。
【請求項９】
前記外部設定ラインと前記シリアルバスとが共通の通信線からなることを特徴とする請求項４ないし６のいずれか１項に記載のＰＬＬ回路。
【請求項１０】
請求項１ないし９のいずれか１項に記載のＰＬＬ回路を受信周波数を設定するために備えていることを特徴とする高周波受信装置。
【請求項１１】
請求項７に記載のＰＬＬ回路を受信周波数を設定するために備えた高周波受信装置であって、
受信するために必要な前記設定周期を検出する検出回路を備え、
前記メモリは検出された前記設定周期を記憶することを特徴とする高周波受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルテレビジョン放送等を受信する高周波受信装置に含まれるＰＬＬ回路に関するものである。
【背景技術】
【０００２】
デジタルテレビジョン放送において、放送局から送信される高周波信号（直交デジタル変調信号）を受信するには、高周波信号からＩとＱとの直交ベースバンド信号に復調するといった高周波受信装置が必要である。
【０００３】
図８は、高周波信号からＩとＱとの直交ベースバンド信号への復調を行う高周波受信装置１０１の一般的な構成を示す。
【０００４】
この高周波受信装置１０１においては、まず、放送局から送信される高周波信号が受信入力端子１０２を介して入力され、ゲイン可変高周波アンプ１０３で増幅される。ミキサ回路１０８，１０９では、ＩとＱとの直交ベースバンド信号を検波するために、増幅された高周波信号を周波数変換する。ミキサ回路１０８は、９０度移相器１０７から出力される０°の信号を用いて、高周波信号をＩのベースバンド信号に復調する。一方、ミキサ回路１０９は、９０度移相器１０７から出力される９０°移相信号を用いて、高周波信号をＱのベースバンド信号に復調する。この２つのミキサ回路１０８，１０９により、受信した高周波信号が直交ベースバンド信号に復調される。
【０００５】
ミキサ回路１０８，１０９からの出力は、それぞれゲイン可変ベースバンドアンプ１１０，１１１で増幅された後、ローパスフィルタ１１２，１１３によって希望帯域以外の周波数成分が遮断される。さらに、ローパスフィルタ１１２，１１３の出力は、それぞれ  アンプ１１４，１１５によって増幅されて、ベースバンド出力端子１１６，１１７からベースバンド出力（Ｉ），（Ｑ）として出力される。
【０００６】
電圧制御型局部発振器（ＶＣＯ）１０４は、高周波信号をベースバンド信号に周波数変換するために、制御電圧で周波数を制御したローカル信号を９０度移相器１０７に出力する。局部発振器１０５は、前記ローカル信号の基準となる周波数信号を発生する。
【０００７】
ＰＬＬ回路１０６は、局部発振器１０５で発生した周波数信号を基準とし、前記ローカル信号が設定周期に応じた値に収束するようにフィードバック制御する。９０°移相器１０７は、ＶＣＯ１０４からの前記ローカル信号の位相を９０°ずらした９０度移相信号を生成し、位相をずらさない０°の信号とともに出力する。
【０００８】
図９は、上記のＰＬＬ１０６として用いられる一般的なＰＬＬ回路の構成例を示す。ＰＬＬ回路としては、例えば、特許文献１に開示された回路が挙げられる。
【０００９】
図９に示すＰＬＬ回路１０６は、分周器１１８，１１９、カウンタ１２０，１２１、位相比較器１２２、電流源１２３およびローパスフィルタ(ＬＰＦ)１２４によって構成される。
【００１０】
局部発振器１０５の出力信号は、分周器１１８により固定の分周比で分周される。また、ＶＣＯ１０４の出力信号は、プリスケーラに相当する分周器１１９により固定の分周比で分周される。カウンタ１２０，１２１は、分周された信号をカウントアップ（またはカウントダウン）することにより、さらに分周していく。カウンタ１２０は、機能的には特許文献１のＰＬＬ回路における固定分周器に相当する。また、カウンタ１２０のみで局部発振器１０５の出力信号を分周することもできるため、分周器１１９を省略してもよい。カウンタ１２１の周期（分周周期）は、外部から入力される設定周期で設定される。設定周期がチャンネル周波数に応じた値であるため、カウンタ１２１によりカウントされた信号は、チャンネル周波数に応じた周波数に分周される。
【００１１】
なお、通常、カウンタ１２０の周期も設定されるが、ここでは省略する。カウンタ１２０，１２１は、各々の１周期カウントする毎に信号を出力する。位相比較器１２２は、カウンタ１２０，１２１出力の位相差を出力する。電流源１２３は、位相比較器１２２の出力（位相差）に応じた時間に一定値の電流を出力する。ＬＰＦ１２４は、コンデンサを有しており、そのコンデンサが電流源１２３からの出力電流によって充放電されることで電流を電圧に変換する。この電圧がＶＣＯ１０４の制御信号となり、この制御信号を用いてフィードバック制御が行なわれる。
【００１２】
また、カウンタ１２１の設定周期は、特許文献２に開示されるように、一般的にシリアルバス（データ信号線）を介してＰＬＬ回路１０６に入力される。
【特許文献１】特開２００３−３１８７３２号公報（２００３年１１月７日公開）
【特許文献２】特開２０００−３０７４５９号公報（２０００年１１月２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
高周波信号を受信するためには、高周波信号に応じた設定周期をＰＬＬ１０６内のカウンタに入力する必要がある。しかし、この設定周期は、一般的にシリアルバスで入力されるため、設定に時間がかかるという欠点がある。
【００１４】
例えば、図１０に示すように、２４ｂｉｔのカウンタ１２１をシリアルバスの代表であるＩ２Ｃバスを用いて周期設定すると、Ｉ２Ｃバスを４００ｋＨｚで動作させた場合、およそ７msec程度かかる。しかも、カウンタ１２１のｂｉｔ数が増えれば、比例的に設定時間が長くなる。
【００１５】
本発明は、このような問題に鑑みてなされたものであって、シリアルバスを介して外部から与えられる周期でカウント周期が設定される分周のためのカウンタを備えるＰＬＬ回路において、周期設定時間を短縮することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係るＰＬＬ回路は、上記の課題を解決するために、入力信号を分周するプログラム可能なカウンタと、前記カウンタの設定周期を複数パターン記憶しているメモリと、前記メモリに記憶されている設定周期を選択するためのデータをメモリに伝送するシリアルバスと、前記メモリから前記データに基づいて読み出された設定周期をカウンタに伝送するパラレルバスとを備えていることを特徴としている。
【００１７】
上記の構成において、カウンタには、メモリからパラレルバスを介してデータ量の多い設定周期が与えられる。このため、カウンタへの周期設定には時間がほとんどかからないし、カウンタのｂｉｔ数が増えても設定時間は長くならない。しかも、本ＰＬＬ回路を高周波受信装置に用いる場合、受信チャンネルが決まっている領域では、設定周期を選択するためのデータをシリアルバスを通じてメモリに与えても、前記データがデータ量の少ないことから、それによってカウンタの周期設定時間が長引くことはない。
【００１８】
前記のＰＬＬ回路は、前記カウンタがパルス数をカウントする信号を供給するため、外部信号を設定分周比にて分周する分周器を有し、前記メモリは、前記設定周期と関連付けて前記設定分周比を複数パターン記憶し、前記データに基づいて前記設定周期と同時に前記設定分周比を読み出し、前記メモリから前記データに基づいて読み出された設定分周比を前記分周器に分周用パラレルバスを介して伝送することが好ましい。
【００１９】
ＰＬＬ周波数シンセサイザ等に用いられるＰＬＬ回路では、局部発振器から出力される高周波のローカル信号を分周器で分周して周波数をある程度低下させ、さらにカウンタで分周するものがある。メモリが分周器の設定分周比を記憶し、その設定分周比で分周器の分周比を設定することにより、ＰＬＬ回路における周波数精度を変更することができる。また、設定分周比を設定周期と同時にメモリから分周用パラレルバスを介して読み出すことにより、設定周期と別途分周比を設定することに比べて設定時間の短縮を図ることができる。
【００２０】
あるいは、このＰＬＬ回路または前記のＰＬＬ回路は、前記カウンタの出力と基準信号との位相を比較してその差を出力する位相比較器と、予め用意された複数の電流値のうち設定された電流値で前記位相比較器の位相差出力に応じて電流を出力する電流源とを備え、前記メモリが、前記設定周期と関連付けて前記設定電流値を複数パターン記憶し、前記データに基づいて前記設定周期と同時に前記設定電流値を読み出し、前記メモリから前記データに基づいて読み出された設定電流値を前記電流源に電流用パラレルバスを介して伝送することが好ましい。
【００２１】
ＰＬＬ回路は、一般に、カウンタの出力と基準信号の位相比較を行い、その結果に基づいた信号（電流）を出力する電流源を備え、その電流を電圧に変換することで電圧制御発振器（ＶＣＯ）の出力周波数を制御する制御電圧を得ている。メモリが電流源の設定電流値を記憶し、その設定電流値で電流源の電流値を設定することにより、引き込み時間を短くすることを優先したり、低ノイズを優先したりすることができる。また、ＰＬＬ回路における周波数精度を変更することができる。また、設定電流値を設定周期と同時にメモリから電流用パラレルバスを介して読み出すことにより、設定周期と別途電流値を設定することに比べて設定時間の短縮を図ることができる。
【００２２】
本発明に係る他のＰＬＬ回路は、前記の課題を解決するために、入力信号を分周するプログラム可能なカウンタと、前記カウンタの設定周期を複数パターン記憶しているメモリと、  前記設定周期を外部から伝送する外部設定ラインと、前記メモリから読み出された前記設定周期または前記外部設定ラインからの前記設定周期を選択する選択回路と、選択のためのデータを前記選択回路に伝送するシリアルバスと、前記選択回路から出力された前記設定周期を前記カウンタに伝送するパラレルバスとを備えていることを特徴としている。
【００２３】
このＰＬＬ回路では、前記のＰＬＬ回路と異なり、選択回路によって、メモリから読み出された設定周期または外部設定ラインから伝送された設定周期のいずれか一方が選択され出力される。カウンタには、選択回路からパラレルバスを介してデータ量の多い設定周期が与えられる。このため、前記のＰＬＬ回路と同様、カウンタへの周期設定には時間がほとんどかからないし、カウンタのｂｉｔ数が増えても設定時間は長くならない。また、外部設定ラインと選択回路とを設けたことにより、場合に応じて外部設定ラインからの値またメモリからの値の都合の良い方を選択できる。
【００２４】
このＰＬＬ回路は、前記カウンタがパルス数をカウントする信号を供給するため、外部信号を設定分周比にて分周する分周器を備え、前記メモリが、前記設定周期と関連付けて前記設定分周比を複数パターン記憶し、前記設定周期と同時に前記設定分周比を読み出し、前記外部設定ラインが、前記設定周期と関連付けて前記設定分周比を外部から伝送し、  前記選択回路が、前記メモリまたは前記外部設定ラインからの設定分周比を前記分周器に分周用パラレルバスを介して伝送することが好ましい。
【００２５】
このＰＬＬ回路でも、前記の分周器を備えるＰＬＬ回路と同様、メモリが分周器の設定分周比を記憶し、その設定分周比で分周器の分周比を設定することにより、ＰＬＬ回路における周波数精度を変更することができる。また、メモリから設定周期と同時に読み出された設定分周比または外部設定ラインからの設定分周比を分周用パラレルバスを介して分周器に伝送することにより、設定周期と別途分周比を設定することに比べて設定時間の短縮を図ることができる。
【００２６】
あるいは、このＰＬＬ回路または前記の選択回路を備えるＰＬＬ回路は、前記カウンタの出力と基準信号との位相を比較してその差を出力する位相比較器と、予め用意された複数の電流値のうち設定された電流値で前記位相比較器の位相差出力に応じて電流を出力する電流源とを備え、前記メモリが、前記設定周期と関連付けて前記設定電流値を複数パターン記憶し、前記設定周期と同時に前記設定分周比を読み出し、前記外部設定ラインが、前記設定周期と関連付けて前記設定電流値を外部から伝送し、前記選択回路が、前記メモリまたは前記外部設定ラインからの設定電流値を前記電流源に電流用パラレルバスを介して伝送することが好ましい。
【００２７】
このＰＬＬ回路でも、前記の電流源を備えるＰＬＬ回路と同様、メモリが電流源の設定電流値を記憶し、その設定電流値で電流源の電流値を設定することにより、引き込み時間を短くすることを優先したり、低ノイズを優先したりすることができる、また、ＰＬＬ回路における周波数精度を変更することができる。また、メモリから設定周期と同時に読み出された設定電流値または外部設定ラインからの設定電流値を電流パラレルバスを介して電流源に伝送することにより、設定周期と別途電流値を設定することに比べて設定時間の短縮を図ることができる。
【００２８】
前記のいずれのＰＬＬ回路においても、前記メモリは書き込み可能であり、ＰＬＬ回路は、前記メモリに書き込む設定周期を前記メモリに伝送するためのメモリ書き込みラインを備えていることが好ましい。本ＰＬＬ回路を高周波受信装置、特にデジタルテレビジョンに適用する場合、場所によって受信できるチャンネルが異なる。このため、メモリ書き込みラインを通じて予めメモリに記憶させる設定周期を書き換えることによって、受信場所に応じたカウンタの周期設定を可能になる。
【００２９】
このＰＬＬ回路において、前記メモリ書き込み用ラインと前記シリアルバスとが共通の通信線からなることが好ましい。これにより、シリアルバスのインターフェースのみでメモリを制御することができる。
【００３０】
前記の選択回路を備えるいずれのＰＬＬ回路においても、前記外部設定ラインと前記シリアルバスとが共通の通信線からなることが好ましい。これにより、シリアルバスのインターフェースのみでメモリを制御することができる。
【００３１】
本発明の高周波受信装置は、前記のいずれかのＰＬＬ回路を受信周波数を設定するために備えていることを特徴としている。これにより、受信するまでの時間が短い高周波受信装置を提供することができる。
【００３２】
また、本発明の他の高周波受信装置は、前記のメモリが書き換え可能なＰＬＬ回路を受信周波数を設定するために備えた高周波受信装置であって、受信するために必要な前記設定周期を検出する検出回路を備え、前記メモリが検出された前記設定周期を記憶することを特徴としている。これにより、受信場所により変わるチャンネルに応じた設定周期を検出回路によって予め検出してメモリに記憶させることで、チャンネルに必要な設定周期を適切にカウンタに設定することができる。
【発明の効果】
【００３３】
本発明のＰＬＬ回路および高周波受信装置は、シリアルバスをメモリへの周期選択のデータ伝送に用いる一方、選択された設定周期をメモリからカウンタへの設定周期の伝送にはパラレルバスを用いることにより、設定周期の伝送を短時間で行うことができる。
【００３４】
実使用において、受信信号はチャンネル毎に決まった周波数であり、入力する設定周期はカウンタ値の全てを網羅する必要はない。よって、予め数パターンの設定周期をメモリに記憶させて、チャンネルに応じて設定周期を選択することで、今までシリアルバスにて、カウンタのｂｉｔ数分のデータを送信する必要があったものを、数ｂｉｔ（図２参照）で済むようになる。これにより、カウンタの周期設定に要する時間を短縮することができ、また、カウンタのｂｉｔ数が増えても設定時間が長くならない。したがって、受信に要する時間を短縮することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３５】
本発明の実施形態について図１ないし図７に基づいて説明すると以下の通りである。
【００３６】
〔実施形態１〕
図１は、本実施形態に係るＰＬＬ回路６１の構成を示すブロック図である。
【００３７】
図１に示すように、ＰＬＬ回路６１は、分周器２１，２２、カウンタ２３，２４、位相比較器２５、電流源２６、ローパスフィルタ（ＬＰＦ）２７およびメモリ２８を備えている。
【００３８】
分周器２１は、局部発振器５から出力され、電圧制御型局部発振器（ＶＣＯ）４が出力するローカル信号の基準となる周波数信号を所定の分周比で分周する。分周器２２は、電圧制御発振器（ＶＣＯ）４からの出力信号を所定の分周比で分周する。分周器２２は、カウンタ２３，２４によるカウントを容易にするため、高周波の局部発振器５およびＶＣＯ４の出力を予め分周しておくプリスケーラとして機能する。
【００３９】
カウンタ２３は、分周器２１で分周された信号をカウントダウン（またはカウントアップ）することにより分周する。カウンタ２３のみにより、局部発振器５からの周波数信号を所望に分周できるので、その場合は分周器２１を省略してもよい。
【００４０】
カウンタ２４は、分周器２２で分周された信号をカウントダウン（またはカウントアップ）することにより分周する。カウンタ２４は、カウント周期が設定可能なプログラマブルカウンタであり、外部から与えられる設定周期によってカウント周期が設定される。設定周期は、受信信号の周波数はチャンネル毎に決まった周波数に分周するような値に設定されており、チャンネル周波数毎に用意されている。この設定周期は、後述するようにメモリ２８から与えられる。カウンタ２４は、上記のように変更可能な周期で入力信号をカウントすることにより、チャンネル周波数に応じた周波数に入力信号を分周する。
【００４１】
位相比較器２５は、カウンタ２３，２４からの出力信号のそれぞれの立ち上がりエッジを検出し、それらの位相差に比例した幅を有するパルス信号を出力する。
【００４２】
電流源２６は、位相比較器２５からのパルス信号の幅（位相差）に応じた期間で、一定値の電流を出力する回路である。
【００４３】
ＬＰＦ２７は、入力側にコンデンサを有しており、このコンデンサを電流源２６から位相差に応じた時間出力される電流で充放電することで、そのコンデンサの端子電圧を位相差に応じた電圧として出力する。ＬＰＦ２７の出力電圧は、ＶＣＯ４に制御電圧として与えられる。
【００４４】
メモリ２８は、カウンタ２４の設定周期を複数パターン記憶している。また、メモリ２８は、シリアルバスＳＢを介してＰＬＬ回路６１の外部から入力される選択信号（アドレス信号）によって指定された設定周期を読み出す（選択する）。メモリ２８とカウンタ２４との間は、パラレルバスＰＢによって接続されており、メモリ２８から読み出された設定周期が、そのパラレルバスＰＢを介してカウンタ２４に入力される。
【００４５】
上記のように構成されるＰＬＬ回路６１において、局部発振器５の出力信号は、分周器２１により固定の分周比で分周され、さらにカウンタ２３で分周されて位相比較器２５に出力される。また、ＶＣＯ４の出力信号は、分周器２２により固定の分周比で分周され、さらにカウンタ２４で、設定された周期で分周されて位相比較器２５に出力される。このとき、カウンタ２４に与えられる設定周期は、チャンネルに応じた選択信号によりメモリ２８で選択され読み出される。
【００４６】
位相比較器２５からは、入力された両信号の位相差に比例したパルス幅の信号が出力され、電流源２６は、そのパルス幅の時間だけ定電流を出力する。ＬＰＦ２７では、その電流を入力側のコンデンサで充放電することにより、充放電の期間（位相差）に応じた電圧が生成される。その電圧がＶＣＯ４に制御電圧として与えられることで、ＶＣＯ４は制御電圧に応じて制御された周波数のローカル信号を出力する。
【００４７】
ここで、カウンタ２４は、メモリ２８からパラレルバスＰＢを介してデータ量の多い設定周期が与えられる。このため、カウンタ２４への周期設定には時間がほとんどかからない。また、カウンタ２４のｂｉｔ数が増えても設定時間は長くならない。しかも、受信チャンネルが決まっている領域では、従来と同じシリアルバスＳＢのインターフェースを用いても、メモリ２８に記憶されている設定周期を選択するためのデータ量の少ない選択信号を伝送し、カウンタ２４の周期設定時間を短くすることができる。
【００４８】
実使用において、受信信号はチャンネル毎に決まった周波数であり、カウンタ２４に入力する設定周期はカウンタ値の全てを網羅する必要はない。よって、従来、シリアルバスにて、カウンタのｂｉｔ数分のデータを送信する必要があったことに対し、予め数パターンの設定周期をメモリ２８に記憶させて、チャンネルに応じて設定周期を選択することで、図２に示すように、数ｂｉｔで済むようになる。これにより、カウンタ周期の設定時間を短くすることことができる。それゆえ、受信に要する時間も短縮される。
【００４９】
なお、図２では、図示しないＣＰＵなどから供給されるクロックＳＣＬのタイミングで、８パターンの周期選択データＳＤＡ（ＳＥＬ１〜ＳＥＬ８）がメモリ２８に与えることを示している。また、シリアルバスＳＢは、例えばＩ２Ｃバスによって構成されており、周期選択データＳＤＡとともにクロックＳＣＬも伝送する。
【００５０】
〔実施形態２〕
図３は、本実施形態に係るＰＬＬ回路６２の構成を示すブロック図である。
【００５１】
図３に示すように、ＰＬＬ回路６２は、前述のＰＬＬ回路６１と同様、分周器２１，２２、カウンタ２３，２４、位相比較器２５、電流源２６およびローパスフィルタ（ＬＰＦ）２７を備えるが、メモリ２８の代わりにメモリ２９を備えている。
【００５２】
また、分周器２２は、ＰＬＬ回路６１における分周器２２と異なり、分周比の設定が可能であり、設定された分周比でＶＣＯ４の出力周波数を分周する。ＰＬＬ回路６２における周波数精度を変更する場合、分周器２２の分周比設定を変更する。
【００５３】
さらに、電流源２６は、ＰＬＬ回路６１における電流源２６と異なり、複数の電流値を選択設定することが可能であり（例えば、２ｍＡと４ｍＡ）、設定された電流値の電流を出力する。電流源２６の電流値を変えることによって、引き込み時間を短くすることを優先したり、低ノイズを優先したりすることができる。このため、電流源２６は、カレントミラー回路による複数の電流源回路と、使用するカレントミラー回路を選択するためのスイッチとを有している。電流源２６は、後述するようにメモリ２９に記憶された設定電流値のデータが与えられると、その設定電流値に応じて上記のスイッチを操作して電流値を設定する。
【００５４】
メモリ２９は、メモリ２８と同様、カウンタ２４のための複数パターンの設定周期を記憶するだけでなく、分周器２２の設定分周比と電流源２６の設定電流値とを設定周期と関連付けて同数パターン記憶している。メモリ２９とカウンタ２４との間は、パラレルバスＰＢ１によって接続されており、メモリ２９から読み出された設定周期が、そのパラレルバスＰＢを介してカウンタ２４に入力される。また、メモリ２９と分周器２２との間は、パラレルバスＰＢ２（分周用パラレルバス）によって接続されており、メモリ２９から読み出された設定分周比が、そのパラレルバスＰＢ２を介して分周器２２に入力される。さらに、メモリ２９と電流源２６との間は、パラレルバスＰＢ３（電流用パラレルバス）によって接続されており、メモリ２９から読み出された設定電流値が、そのパラレルバスＰＢ３を介して電流源２６に入力される。表１に、カウンタ２４の周期設定、分周器２２の分周比設定、および電流源の電流設定のパターン例を示す。
【００５５】
【表１】
2006005489.tif 000003
【００５６】
上記のように構成されるＰＬＬ回路６２では、シリアルバスＳＢを介してメモリ２９に選択信号を与えることにより、その選択信号で特定される設定パターンが選択されて、カウンタ２４の設定周期、分周器２２の設定分周比および電流源２６の設定電流値が、メモリ２９から同時に読み出される。例えば、表１のパターン１が選択された場合、カウンタ２４のｂｉｔ数が２４ｂｉｔで周期設定するとき、ＰＬＬ回路６２では、ロックさせる周波数が次のようにして決定される。
【００５７】
まず、一方の比較信号の周波数(カウンタ２４の出力周波数)ｆref1は、次式で決定される。
ｆref1＝ｆlo ／（Ｐ１×Ｂ１）
ここで、Ｐ１は分周器２２の分周比であり、Ｂ１はカウンタ２４の設定周期であり、ｆloはＶＣＯ４の周波数である。
【００５８】
また、ｆlo＝１８００ＭＨｚ，Ｐ１＝８，ｆref1＝０．２５ＭＨｚとすると、
０．２５ＭＨｚ＝１８００ＭＨｚ／（８×Ｂ１）
から、Ｂ１＝９００となり、カウンタ２４の設定周期は９００となる。カウンタ２４は、分周器２２の出力信号のパルスを９００カウントする毎に１つのパルスを出力する。これにより、分周器２２の出力信号は１／９００に分周される。
【００５９】
また、他方の比較信号の周波数(カウンタ２３の出力周波数)ｆref2は、次式で決定される。
ｆref2＝ｆosc ／（Ｐ２×Ｂ２）
ここで、ｆosc は局部発振器５の発振周波数であり、Ｐ２は分周器２１の分周比であり、Ｂ２はカウンタ２３の設定周期である。
【００６０】
また、ｆref2＝０．２５ＭＨｚ，Ｐ２＝１，ｆosc ＝４ＭＨｚとすると、
０．２５ＭＨｚ＝４ＭＨｚ／（１×Ｂ２）からＢ２＝８となり、カウンタ２３の設定周期は８となる。
【００６１】
ＰＬＬ回路６２では、メモリ２９に書き換える設定周期を供給するためのメモリ書き込み用ラインＭＷＬが設けられている。これにより、メモリ２９内の値を外部から自由に書き換えることができる。
【００６２】
また、図４に示すように、選択信号（周期選択データＳＤＡ）に、メモリ書き込み（メモリ書き込みモード）とメモリ選択（メモリ選択モード）とを切り替える制御ビットが設けられていてもよい。これにより、例えば、制御ビットが“０”であるときメモリ書き込み用ラインＭＷＬが有効となり（シリアルバスＳＢは無効）、制御ｂｉｔが“１”であるときシリアルバスＳＢが有効となり（メモリ書き込み用ラインＭＷＬは無効）となる。具体的には、それぞれのモードは、制御ビットで有効になってから各モードのデータの最後に設けられるＩ２Ｃバス用通信確認データＡＣＫが選択回路３０で認識されるまで有効である。それゆえ、メモリ書き込み用ラインＭＷＬとシリアルバスＳＢとを共用すること、すなわち、共通の信号線とすることができる。
【００６３】
なお、メモリ書き込み用ラインＭＷＬがシリアルバスＳＢと共用される場合、シリアルバスＳＢを使用することから、メモリへ２９への設定周期の書き込みには時間がかかるが、メモリ２９の書き換えは受信時以外に行うので、時間がかかってもＰＬＬ回路６２の動作には何ら支障はない。
【００６４】
〔実施形態３〕
図５は、本実施形態に係るＰＬＬ回路６２の構成を示すブロック図である。
【００６５】
図５に示すように、ＰＬＬ回路６３は、前述のＰＬＬ回路６１と同様、分周器２１，２２、カウンタ２３，２４、位相比較器２５、電流源２６、ローパスフィルタ（ＬＰＦ）２７およびメモリ２９を備え、さらに選択回路３０を備えている。
【００６６】
選択回路３０は、外部から外部設定ラインＥＳＬを介して入力される設定パターンＡと、メモリ２９から読み出された設定パターンＢとのいずれか一方をシリアルバスＳＢを介して供給される選択信号によって選択する。この選択回路３０により、状況に応じて都合の良い設定周期を選択することができる。例えば、そのような状況としては、テスト時や調整時など短期的にメモリ２９にない値で動作させたい場合に、外部設定ラインＥＳＬを使用し、通常時にはメモリ２９の値を使う状況がある。
【００６７】
また、選択回路３０からメモリ２９への選択信号の伝送はシリアルバスＳＢＭを介して行われ、メモリ２９から選択回路３０への設定パターンＢの伝送はパラレルバスＰＢＭを介して行われる。さらに、選択回路３０から、分周器２２、カウンタ２４、電流源２６への設定分周比、設定周期、設定電流値の伝送は、それぞれ、実施形態２でメモリ２９から各設定値が伝送されるのと同様に、パラレルバスＰＢ１〜ＰＢ３を介して行われる。
【００６８】
メモリ２９が選択されたときは、メモリ２９に記憶されている複数の設定パターンから１つの設定パターンを選択するためのデータを含む選択信号が選択回路３０を介してメモリ２９に与えられる。これにより、メモリ２９は、設定パターンＢとして指定された設定パターンを出力する。
【００６９】
また、図６に示すように、選択信号（周期選択データＳＤＡ）に、外部設定ライン選択（外部設定モード）とメモリ選択（メモリ設定モード）とを切り替える制御ビット（ＳＥＴ／ＳＥＬビット）が設けられていてもよい。これにより、例えば、制御ビットが“０”であるとき、外部設定ラインＥＳＬが有効となり（シリアルバスＳＢＭは無効）、制御ビット以降のデータは、外部からの設定パターンＡのデータＢ８／Ｘ〜Ｂ２３／Ｘとなる。一方、制御ビットが“１”であるとき、シリアルバスＳＢＭが有効となり（外部設定ラインＥＳＬは無効）となり、制御ビット以降のデータは、メモリ２９に記憶されている設定パターンＢとして１つの設定パターンを選択するためのデータＢ１／ＳＥＬ１〜Ｂ７／ＳＥＬ７となる。具体的には、それぞれのモードは、制御ビットで有効になってから各モードのデータの最後に設けられるＩ２Ｃバス用通信確認データＡＣＫが選択回路３０で認識されるまで有効である。それゆえ、外部設定ラインＥＳＬとシリアルバスＳＢとを共用すること、すなわち、共通の信号線とすることができる。
【００７０】
〔実施形態４〕
図７は、本実施形態に係る高周波受信装置１の構成を示すブロック図である。
【００７１】
本高周波受信装置１は、高周波信号からＩとＱとの直交ベースバンド信号への復調を行う装置であり、受信入力端子２、ゲイン可変高周波アンプ３、電圧制御型局部発振器（ＶＣＯ）４、局部発振器５、ＰＬＬ回路６、９０°移相器７、ミキサ回路８，９、ゲイン可変ベースバンドアンプ１０，１１、ローパスフィルタ１２，１３、アンプ１４，１５、ベースバンド出力端子１６，１７およびサーチ回路１８を備えている。
【００７２】
受信入力端子２は、放送局から送信される高周波信号が入力される端子である。ゲイン可変高周波アンプ３は、受信入力端子２から入力された高周波信号を増幅する。ＶＣＯ４は、高周波信号をベースバンド信号に周波数変換するため、制御電圧で周波数を制御したローカル信号を出力する。局部発振器５は、前記ローカル信号の基準となる周波数信号を発生する発振器である。
【００７３】
ＰＬＬ回路６は、局部発振器５を基準とし、前記ローカル信号が設定周期に応じた値に収束するようにフィードバック制御する。このＰＬＬ回路６は、前述の実施形態２，３のＰＬＬ回路６２，６３（図３，図５）から構成されている。
【００７４】
９０°移相器７は、ＶＣＯ４の出力信号の位相を９０°ずらした９０°移相信号を生成し、位相をずらさない０°の信号とともに出力する。
【００７５】
ミキサ回路８，９でＩとＱとの直交ベースバンド信号を検波するために高周波信号の周波数変換を行う。ミキサ回路８は、９０°移相器６から出力される０°の信号を用いて、高周波信号をＩのベースバンド信号に復調する。ミキサ回路９は、９０°移相器７から出力される９０°移相信号を用いて、高周波信号をＱのベースバンド信号に復調する。この２つのミキサ回路８，９により、受信した高周波信号は直交ベースバンド信号に復調される。
【００７６】
ゲイン可変ベースバンドアンプ１０，１１は、ミキサ回路８，９の出力を増幅する。  ローパスフィルタ１２，１３は、ゲイン可変ベースバンドアンプ１０，１１の出力から、希望帯域以外の周波数成分を遮断する。
【００７７】
アンプ１４，１５は、ローパスフィルタ１２，１３の出力を増幅する。ベースバンド出力端子１６，１７は、アンプ１４，１５によって増幅されたＩ及びＱのベースバンド信号を出力する。
【００７８】
サーチ回路１８は、受信するために必要なカウンタ周期をサーチする回路であり、サーチの結果検出したカウンタ周期をメモリ２９に記憶させる（書き込む）。このサーチ回路１８は、実際に設定されたカウンタ２４の設定周期に基づくアンプ１４，１５の出力から、受信周波数をスィープする（換言すればカウンタ周期をスィープする）ことにより、ベースバンド信号が一定レベル以上となるカウンタ周期を検出する。サーチ回路１８で実行されるスィープの方法は、スィープモード時に、カウンタ２４の設定周期を少しずつ大きく（または小さく）していくアルゴリズムが用いられる。このため、サーチ回路１８は、複数の異なる設定周期を記憶しておくためのメモリと、ベースバンド信号が一定レベル以上であるか否かを判定するコンパレータと、メモリから設定周期を順次読み出すとともに、コンパレータによってベースバンド信号が一定レベル以上となると判定されたときの設定周期をメモリ２９に書き込むためのコントローラとを含んでいる。
【００７９】
上記のように構成される高周波受信装置１において、高周波受信時には、サーチ回路１８によって、受信周波数のスィープを実行することでサーチされた設定周期のいずれかが選択される。このとき、スィープされた受信周波数に信号があれば、ベースバンドにレベルの高い信号が現れる。よって、ベースバンドに一定以上のレベルがあれば、その受信周波数に信号があることになる。
【００８０】
このようにサーチ回路１８を設けることにより、受信場所により変わるチャンネルに対して、メモリ２９に記憶すべき設定周期の値を対応させることができる。
【００８１】
また、高周波受信装置１は、ＰＬＬ回路６としてＰＬＬ回路６２，６３を内蔵することにより、カウンタ２４の周期設定時間が短くなる。その結果、受信に要する時間を短縮することができる。これは、ＰＬＬ回路６として、実施形態１のＰＬＬ回路６１（図１）を内蔵することでも達成できる。なお、このような構成では、メモリ２８に設定周期を書き込めないのでサーチ回路１８が設けられない。
【産業上の利用可能性】
【００８２】
本発明のＰＬＬ回路は、電圧制御型局部発振器（ＶＣＯ）の出力信号を分周するためのカウンタの分周比を決めるための周期の設定に要する時間を短縮できる構成を採用しているので、受信に要する時間を短縮でき、デジタルテレビジョン放送等を受信する高周波受信装置に好適に利用できる。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態１のＰＬＬ回路の構成例を示す回路ブロック図である。
【図２】実施形態１のＰＬＬ回路におけるシリアルバスで転送されるクロックと周期設定データとを示す図である。
【図３】本発明の実施形態２のＰＬＬ回路の構成例を示す回路ブロック図である。
【図４】実施形態２のＰＬＬ回路におけるシリアルバスで転送されるクロックと周期設定データとを示す図である。
【図５】本発明の実施形態２のＰＬＬ回路の構成例を示す回路ブロック図である。
【図６】実施形態３のＰＬＬ回路におけるシリアルバスで転送されるクロックと周期設定データとを示す図である。
【図７】本発明の実施形態４の高周波受信装置の構成例を示す回路ブロック図である。
【図８】従来の高周波受信装置の構成例を示す回路ブロック図である。
【図９】図８の高周波受信装置におけるＰＬＬ回路の構成例を示す回路ブロック図である。
【図１０】図９のＰＬＬ回路におけるシリアルバスで転送されるクロックと周期設定データとを示す図である。
【符号の説明】
【００８４】
１            高周波受信装置
６            ＰＬＬ回路
１８            サーチ回路（検出回路）
２２            分周器
２４            カウンタ
２５            位相比較器
２６            電流源
２８，２９      メモリ
３０            選択回路
ＮＷＬ          メモリ書き込み用ライン
ＥＳＬ          外部設定ライン
ＳＢ            シリアルバス
ＰＢ            パラレルバス
ＰＢ１          パラレルバス
ＰＢ２          パラレルバス（分周用パラレルバス）
ＰＢ３          パラレルバス（電流用パラレルバス）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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