(57)【要約】【課題】全体的なサイズを減少させ得るゲート駆動回路及びこれを有する表示装置を提供する。【解決手段】第１クロック、第１クロックより１Ｈ期間遅延された位相を有する第２クロック、及び第１クロックを反転した位相を有する第３クロックに応答して４ｎ−３ゲートライン及び４ｎ−２ゲートラインにそれぞれ４ｎ−３ゲート信号及び４ｎ−２ゲート信号を出力する第１シフトレジスタと、第３クロック、第２クロックを反転した位相を有する第４クロック、及び第１クロックに応答して４ｎ−１ゲートライン及び４ｎゲートラインにそれぞれ４ｎ−１ゲート信号及び４ｎゲート信号を出力する第２シフトレジスタと、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の第１ステージで構成され、第１クロック、該第１クロックより１Ｈ期間遅延された位相を有する第２クロック、及び該第１クロックを反転した位相を有する第３クロックに応答して、４ｎ−３ゲートライン及び４ｎ−２ゲートラインにそれぞれ４ｎ−３ゲート信号及び４ｎ−２ゲート信号を出力する第１シフトレジスタと、
複数の第２ステージで構成され、前記第３クロック、前記第２クロックを反転した位相を有する第４クロック、及び前記第１クロックに応答して４ｎ−１ゲートライン及び４ｎゲートラインにそれぞれ４ｎ−１ゲート信号及び４ｎゲート信号を出力する第２シフトレジスタと、を有することを特徴とするゲート駆動回路。
【請求項２】
前記複数の第１ステージのうち、奇数番目の第１ステージは、前記第１クロックのハイレベルを前記４ｎ−３ゲートラインに前記４ｎ−３ゲート信号として出力し、前記第２クロックに応答して前記４ｎ−３ゲート信号をオフ電圧にダウンさせ、前記第３クロックに応答して前記４ｎ−３ゲート信号を前記オフ電圧に維持させ、前記第１クロックに応答して前記４ｎ−３ゲート信号を前記オフ電圧に維持させ、
前記複数の第１ステージのうち、偶数番目の第１ステージは、前記第２クロックのハイレベルを前記４ｎ−２ゲートラインに前記４ｎ−２ゲート信号として出力し、前記第３クロックに応答して前記４ｎ−２ゲート信号を前記オフ電圧にダウンさせ、前記第１クロックに応答して前記４ｎ−２ゲート信号を前記オフ電圧に維持させることを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記複数の第１ステージのうち、奇数番目の第１ステージは、前記第１クロックのハイレベルを前記４ｎ−３ゲートラインに１Ｈ期間前記４ｎ−３ゲート信号として出力し、前記第２クロックに応答して１Ｈ期間前記４ｎ−３ゲート信号をオフ電圧にダウンさせ、前記第３クロックに応答して２Ｈ期間前記４ｎ−３ゲート信号を前記オフ電圧に維持させ、前記第１クロックに応答して２Ｈ期間前記４ｎ−３ゲート信号を前記オフ電圧に維持させ、
前記複数の第１ステージのうち、偶数番目の第１ステージは、前記第２クロックのハイレベルを前記４ｎ−２ゲートラインに１Ｈ期間前記４ｎ−２ゲート信号として出力し、前記第３クロックに応答して２Ｈ期間前記４ｎ−２ゲート信号を前記オフ電圧にダウンさせ、前記第１クロックに応答して２Ｈ期間前記４ｎ−２ゲート信号を前記オフ電圧に維持させることを特徴とする請求項１記載のゲート駆動回路。
【請求項４】
前記奇数番目の第１ステージは、
前記第１クロックのハイレベルを前記４ｎ−３ゲートラインに前記４ｎ−３ゲート信号として出力する第１レフトトランジスタと、
前記第２クロックのハイレベルに応答してハイレベルの前記第４ｎ−３ゲート信号をオフ電圧にダウンさせる第２レフトトランジスタと、
前記第３クロックのハイレベルに応答して前記第４ｎ−３ゲート信号を前記オフ電圧に維持させる第３ライトトランジスタと、
前記第１クロックのハイレベルに応答して前記第４ｎ−３ゲート信号を前記オフ電圧に維持させる第４レフトトランジスタと、を含むことを特徴とする請求項２記載のゲート駆動回路。
【請求項５】
前記奇数番目の第１ステージは、
前記第１レフトトランジスタのゲート電極とソース電極との間に連結され、充電された電荷に応答して前記第１レフトトランジスタをターンオンさせる第１レフトキャパシタと、
開始信号または前記４ｎゲート信号に応答して前記第１レフトキャパシタを充電させる第５レフトトランジスタと、
前記４ｎ−２ゲート信号に応答して前記第１レフトトランジスタをターンオフさせる第６レフトトランジスタと、
前記開始信号または前記４ｎゲート信号に応答して前記第１クロックをオフ電圧にダウンさせる第７レフトトランジスタと、
前記第１クロックに第２レフトキャパシタを介して応答し前記第１レフトトランジスタをターンオフさせる第８レフトトランジスタと、を更に含むことを特徴とする請求項４記載のゲート駆動回路。
【請求項６】
前記第１、第２、第４乃至第８レフトトランジスタは、前記４ｎ−３ゲートラインの第１端部に隣接して具備され、前記第３ライトトランジスタは、前記４ｎ−３ゲートラインの第２端部に隣接して具備されることを特徴とする請求項５記載のゲート駆動回路。
【請求項７】
前記偶数番目の第１ステージは、
前記第２クロックのハイレベルを前記４ｎ−２ゲート信号として前記４ｎ−２ゲートラインに出力する第９レフトトランジスタと、
前記第３クロックのハイレベルに応答してハイレベルの前記第４ｎ−２ゲート信号をオフ電圧にダウンさせる第１０ライトトランジスタと、
前記第１クロックのハイレベルに応答して前記第４ｎ−２ゲート信号を前記オフ電圧に維持させる第１１レフトトランジスタと、を含むことを特徴とする請求項２記載のゲート駆動回路。
【請求項８】
前記偶数番目の第１ステージは、
前記第９レフトトランジスタのゲート電極とソース電極との間に連結され、充電された電荷に応答して前記第９レフトトランジスタをターンオンさせる第３レフトキャパシタと、
前記４ｎ−３ゲート信号に応答して前記第３レフトキャパシタを充電させる第１２レフトトランジスタと、
前記４ｎ−１ゲート信号に応答して前記第９レフトトランジスタをターンオフさせる第１３レフトトランジスタと、
前記４ｎ−３ゲート信号に応答して前記第２クロックをオフ電圧にダウンさせる第１４レフトトランジスタと、
前記第２クロックに第４レフトキャパシタを介して応答し前記第９レフトトランジスタをターンオフさせる第１５レフトトランジスタと、を更に含むことを特徴とする請求項７記載のゲート駆動回路。
【請求項９】
前記第９、第１１乃至第１５レフトトランジスタは、前記４ｎ−２ゲートラインの第１端部に隣接して具備され、前記第１０ライトトランジスタは、前記４ｎ−２ゲートラインの第２端部に隣接して具備されることを特徴とする請求項８記載のゲート駆動回路。
【請求項１０】
前記複数の第２ステージのうち、奇数番目の第２ステージは、前記第３クロックのハイレベルを前記４ｎ−１ゲートラインに前記４ｎ−１ゲート信号として出力し、前記第４クロックに応答して前記４ｎ−１ゲート信号をオフ電圧にダウンさせ、前記第１クロックに応答して前記４ｎ−１ゲート信号を前記オフ電圧に維持させ、前記第３クロックに応答して前記４ｎ−１ゲート信号を前記オフ電圧に維持させ、
前記複数の第２ステージのうち、偶数番目の第２ステージは、前記第４クロックのハイレベルを前記４ｎゲートラインに前記４ｎゲート信号として出力し、前記第１クロックに応答して前記４ｎゲート信号を前記オフ電圧にダウンさせ、前記第３クロックに応答して前記４ｎゲート信号を前記オフ電圧に維持させることを特徴とする請求項１記載のゲート駆動回路。
【請求項１１】
前記複数の第２ステージのうち、奇数番目の第２ステージは、前記第３クロックのハイレベルを前記４ｎ−１ゲートラインに１Ｈ期間前記４ｎ−１ゲート信号として出力し、前記第４クロックに応答して１Ｈ期間前記４ｎ−１ゲート信号をオフ電圧にダウンさせ、前記第１クロックに応答して２Ｈ期間前記４ｎ−１ゲート信号を前記オフ電圧に維持させ、前記第３クロックに応答して２Ｈ期間前記４ｎ−１ゲート信号を前記オフ電圧に維持させ、
前記複数の第２ステージのうち、偶数番目の第２ステージは、前記第４クロックのハイレベルを前記４ｎゲートラインに１Ｈ期間前記４ｎゲート信号として出力し、前記第１クロックに応答して２Ｈ期間前記４ｎゲート信号を前記オフ電圧にダウンさせ、前記第３クロックに応答して２Ｈ期間前記４ｎゲート信号を前記オフ電圧に維持させることを特徴とする請求項１記載のゲート駆動回路。
【請求項１２】
前記複数の第２ステージのうち、奇数番目の第２ステージは、
前記第３クロックのハイレベルを前記４ｎ−１ゲートラインに前記４ｎ−１ゲート信号として出力する第１ライトトランジスタと、
前記第４クロックのハイレベルに応答してハイレベルの前記第４ｎ−１ゲート信号をオフ電圧にダウンさせる第２ライトトランジスタと、
前記第１クロックのハイレベルに応答して前記第４ｎ−１ゲート信号を前記オフ電圧に維持させる第３レフトトランジスタと、
前記第３クロックのハイレベルに応答して前記第４ｎ−１ゲート信号を前記オフ電圧に維持させる第４ライトトランジスタと、を含むことを特徴とする請求項１０記載のゲート駆動回路。
【請求項１３】
前記奇数番目の第２ステージは、
前記第１ライトトランジスタのゲート電極とソース電極との間に連結され、充電された電荷に応答して前記第１ライトトランジスタをターンオンさせる第１ライトキャパシタと、
前記４ｎ−２ゲート信号に応答して前記第１ライトキャパシタを充電させる第５ライトトランジスタと、
前記４ｎゲート信号に応答して前記第１ライトトランジスタをターンオフさせる第６ライトトランジスタと、
前記４ｎ−２ゲート信号に応答して前記第３クロックをオフ電圧にダウンさせる第７ライトトランジスタと、
前記第３クロックに第２ライトキャパシタを介して応答し前記第１ライトトランジスタをターンオフさせる第８ライトトランジスタと、を更に含むことを特徴とする請求項１２記載のゲート駆動回路。
【請求項１４】
前記第１、第２、第４乃至第８ライトトランジスタは、前記４ｎ−１ラインの第２端部に隣接して具備され、前記第３レフトトランジスタは、前記４ｎ−１ゲートラインの第１端部に隣接して具備されることを特徴とする請求項１３記載のゲート駆動回路。
【請求項１５】
前記偶数番目の第２ステージは、
前記第４クロックのハイレベルを前記４ｎゲートラインに前記４ｎゲート信号として出力する第９ライトトランジスタと、
前記第１クロックのハイレベルに応答してハイレベルの前記第４ｎゲート信号をオフ電圧にダウンさせる第１０レフトトランジスタと、
前記第３クロックのハイレベルに応答して前記第４ｎゲート信号を前記オフ電圧に維持させる第１１ライトトランジスタと、を含むことを特徴とする請求項１０記載のゲート駆動回路。
【請求項１６】
前記偶数番目の第２ステージは、
前記第９ライトトランジスタのゲート電極とソース電極との間に連結され、充電された電荷に応答して前記第９ライトトランジスタをターンオンさせる第３ライトキャパシタと、
前記４ｎ−１ゲート信号に応答して前記第３ライトキャパシタを充電させる第１２ライトトランジスタと、
前記４ｎ−３ゲート信号に応答して前記第９ライトトランジスタをターンオフさせる第１３ライトトランジスタと、
前記４ｎ−１ゲート信号に応答して前記第４クロックをオフ電圧にダウンさせる第１４ライトトランジスタと、
前記第４クロックに第４ライトキャパシタを介して応答し前記第９ライトトランジスタをターンオフさせる第１５ライトトランジスタを更に含むことを特徴とする請求項１５記載のゲート駆動回路。
【請求項１７】
前記第９、第１１乃至第１５ライトトランジスタは、前記４ｎゲートラインの第２端部に隣接して具備され、前記第１０レフトトランジスタは、前記４ｎゲートラインの第１端部に隣接して具備されることを特徴とする請求項１６記載のゲート駆動回路。
【請求項１８】
前記第１乃至第４クロックの一周期は４Ｈ時間であり、
前記第１乃至第４クロックのハイ区間は２Ｈ期間維持され、ロー区間は残りの２Ｈ期間維持されることを特徴とする請求項１記載のゲート駆動回路。
【請求項１９】
前記第１シフトレジスタは、前記４ｎ−３乃至４ｎゲートラインの第１端部に隣接して具備され、前記第２シフトレジスタは、４ｎ−３乃至４ｎゲートラインの第２端部に隣接して具備されることを特徴とする請求項１記載のゲート駆動回路。
【請求項２０】
前記第１クロック及び第２クロックの入力をそれぞれ受ける第１クロック配線及び第２クロック配線と、前記第３クロック及び第４クロックの入力をそれぞれ受ける第３クロック配線及び第４クロック配線を更に含み、
前記第１クロック配線及び第２クロック配線は、前記第１シフトレジスタに隣接して具備され、前記第３クロック配線及び第４クロック配線は、前記第２シフトレジスタに隣接して具備されることを特徴とする請求項１９記載のゲート駆動回路。
【請求項２１】
前記第１シフトレジスタを構成するトランジスタのうち、前記第３クロックに応答して動作するライトトランジスタは、前記第３クロック配線に隣接して具備され、
前記第２シフトレジスタを構成するトランジスタのうち、前記第１クロックに応答して動作するレフトトランジスタは、前記第１クロック配線に隣接して具備されることを特徴とする請求項２０記載のゲート駆動回路。
【請求項２２】
前記第１ステージ及び第２ステージの偶数番目のステージは、前記第１ステージ及び第２ステージの奇数番目のステージより少ない数のトランジスタを有することを特徴とする請求項１記載のゲート駆動回路。
【請求項２３】
ゲート信号とデータ信号に応答して画像を表示する表示パネルと、
前記ゲート信号を出力するゲート駆動回路と、
前記データ信号を出力するデータ駆動回路と、を有し、
前記ゲート駆動回路は、
複数の第１ステージで構成され、第１クロック、該第１クロックより１Ｈ期間遅延された位相を有する第２クロック、及び該第１クロックを反転した位相を有する第３クロックに応答して４ｎ−３ゲートライン及び４ｎ−２ゲートラインにそれぞれ４ｎ−３ゲート信号及び４ｎ−２ゲート信号を出力する第１シフトレジスタと、
複数の第２ステージで構成され、前記第３クロック、前記第２クロックを反転した位相を有する第４クロック、及び前記第１クロックに応答して４ｎ−１ゲートライン及び４ｎゲートラインにそれぞれ４ｎ−１ゲート信号及び４ｎゲート信号を出力する第２シフトレジスタと、を有することを特徴とする表示装置。
【請求項２４】
前記表示パネルは、前記４ｎ−３、４ｎ−２、４ｎ−１、及び４ｎゲートラインと複数のデータラインが具備されたアレイ基板を有し、
前記第１シフトレジスタは、前記４ｎ−３、４ｎ−２、４ｎ−１及び４ｎゲートラインの第１端部に隣接して具備され、前記第２シフトレジスタは、前記４ｎ−３、４ｎ−２、４ｎ−１、及び４ｎゲートラインの第２端部に隣接して具備されることを特徴とする請求項２３記載の表示装置。
【請求項２５】
前記第１シフトレジスタは、前記４ｎ−３ゲートラインの前記第２端部と隣接したトランジスタ及び前記４ｎ−２ゲートラインの第２端部と隣接したトランジスタを含むことを特徴とする請求項２４記載の表示装置。
【請求項２６】
前記第２シフトレジスタは、前記４ｎ−１ゲートラインの前記第１端部と隣接したトランジスタ、及び前記４ｎゲートラインの第１端部と隣接したトランジスタを含むことを特徴とする請求項２５記載の表示装置。
【請求項２７】
前記ゲート駆動回路は、前記第１クロック及び第２クロックの入力をそれぞれ受ける第１クロック配線及び第２クロック配線と、前記第３クロック及び第４クロックの入力をそれぞれ受ける第３クロック配線及び第４クロック配線を更に含み、
前記第１クロック配線及び第２クロック配線は、前記第１シフトレジスタに隣接して具備され、前記第３クロック配線及び第４クロック配線は、前記第２シフトレジスタに隣接して具備されることを特徴とする請求項２４記載の表示装置。
【請求項２８】
前記第１シフトレジスタを構成するトランジスタのうち、前記第３クロックに応答して動作するライトトランジスタは、前記第３クロック配線に隣接して具備され、
前記第２シフトレジスタを構成するトランジスタのうち、前記第１クロックに応答して動作するレフトトランジスタは、前記第１クロック配線に隣接して具備されることを特徴とする請求項２７記載の表示装置。
【請求項２９】
第１端部と第２端部を有する複数のゲートラインを含む表示パネルと、
前記第１端部に連結されて第１クロック及び第２クロックに応答し、前記第２端部に連結されて第３クロックに応答する第１シフトレジスタと、
前記第２端部に連結されて前記第３クロック及び第４クロックに応答し、前記第１端部に連結されて前記第１クロックに応答する第２シフトレジスタと、を含むことを特徴とする表示装置。
【請求項３０】
前記第１シフトレジスタは、複数の第１ステージを含み、該第１ステージそれぞれは、前記第１クロック及び第２クロックに応答する複数のトランジスタを含み、前記第３クロックに応答するただ一つのトランジスタを含むことを特徴とする請求項２９記載の表示装置。
【請求項３１】
前記第２シフトレジスタは、複数の第２ステージを含み、該第２ステージそれぞれは、前記第３クロック及び第４クロックに応答する複数のトランジスタを含み、前記第１クロックに応答するただ一つのトランジスタを含むことを特徴とする請求項３０記載の表示装置。
【請求項３２】
前記第１シフトレジスタは、少なくとも一つの奇数番目のステージ及び一つの偶数番目のステージを含み、前記第２シフトレジスタは、少なくとも一つの奇数番目のステージ及び一つの偶数番目のステージを含み、
前記第１シフトレジスタ及び第２シフトレジスタの偶数番目のステージは、前記第１シフトレジスタ及び第２シフトレジスタの奇数番目のステージより少ない数のトランジスタを有することを特徴とする請求項２９記載の表示装置。
【請求項３３】
前記第２クロックは、前記第１クロックより１Ｈ期間遅延された位相を有し、前記第３クロックは、前記第１クロックを反転した位相を有し、前記第４クロックは前記第２クロックを反転した位相を有することを特徴とする請求項２９記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路及びこれを有する表示装置に関し、より詳細には全体的なサイズを減少させることが可能なゲート駆動回路及びこれを有する表示装置に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は画像を表示する液晶表示パネルを含む。液晶表示パネルは、アレイ基板、アレイ基板と向い合うカラーフィルタ基板、及びアレイ基板とカラーフィルタ基板との間に介在された液晶層で構成される。アレイ基板にはゲート信号の入力を受ける複数のゲートラインとデータ信号の入力を受ける複数のデータラインが具備される。
【０００３】
また、液晶表示装置は、液晶表示パネルを駆動するためにゲート信号を出力するゲート駆動回路と、データ信号を出力するデータ駆動回路を具備する。一般的に、ゲート駆動回路及びデータ駆動回路は、チップ形態で液晶表示パネルに実装される。しかし、最近は、液晶表示装置の全体的なサイズを減少させかつ、生産性を増大させるために、ゲート駆動回路がアレイ基板に薄膜工程を通じて形成される。
【０００４】
ゲート駆動回路がアレイ基板に直接的に形成される構造において、ゲート駆動回路は、互いに従属的に連結された複数のステージを有する一つのシフトレジスタで構成される。しかし、液晶表示装置のサイズが増大することに伴いゲート駆動回路は、複数のゲートラインの両端部にそれぞれ具備される二つのシフトレジスタで構成される。したがって、二つのシフトレジスタは、複数のゲートラインに１ライン単位に交番にゲート信号を出力する。
【０００５】
このようなゲート駆動回路において、複数のステージは複数のトランジスタとキャパシタを含む。ここで、複数のステージを構成するトランジスタの個数は、ゲート駆動回路の全体的なサイズを決定する。特に、ゲート駆動回路が二つのシフトレジスタからなる場合、ステージを構成するトランジスタの個数は更に増加する、という問題がある。したがって、ゲート駆動回路を構成する全体トランジスタの個数を減少させる技術が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来の表示装置のゲート駆動回路における問題点に鑑みてなされたものであって、本発明の目的は、全体的なサイズを減少させるためのゲート駆動回路を提供することにある。
また、本発明の他の目的は、このゲート駆動回路を有する表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明の一特徴によるゲート駆動回路は、複数のレフトステージで構成された第１シフトレジスタ及び複数のライトステージで構成された第２シフトレジスタを含む。
【０００８】
前記第１シフトレジスタは、第１クロック、該第１クロックより１Ｈ期間遅延された位相を有する第２クロック、及び該第１クロックを反転した位相を有する第３クロックに応答して、４ｎ−３ゲートライン及び４ｎ−２ゲートラインにそれぞれ４ｎ−３ゲート信号及び４ｎ−２ゲート信号を出力する。前記第２シフトレジスタは、前記第３クロック、前記第２クロックを反転した位相を有する第４クロック、及び前記第１クロックに応答して４ｎ−１及び４ｎゲートラインにそれぞれ４ｎ−１ゲート信号及び４ｎゲート信号を出力する。
【０００９】
上記目的を達成するためになされた本発明の一特徴による表示装置は、ゲート信号とデータ信号に応答して画像を表示する表示パネル、前記ゲート信号を出力するゲート駆動回路、及び前記データ信号を出力するデータ駆動回路を含む。
前記ゲート駆動回路は、複数のレフトステージで構成された第１シフトレジスタ及び複数のライトステージで構成された第２シフトレジスタを含む。
【００１０】
前記第１シフトレジスタは、第１クロック、前記第１クロックより１Ｈ期間遅延された位相を有する第２クロック、及び前記第１クロックを反転した位相を有する第３クロックに応答して４ｎ−３ゲートライン及び４ｎ−２ゲートラインにそれぞれ４ｎ−３ゲート信号及び４ｎ−２ゲート信号を出力する。前記第２シフトレジスタは、前記第３クロック、前記第２クロックを反転した位相を有する第４クロック、及び前記第１クロックに応答して４ｎ−１ゲートライン及び４ｎゲートラインにそれぞれ４ｎ−１ゲート信号及び４ｎゲート信号を出力する。
【００１１】
また、上記目的を達成するためになされた本発明の他の特徴による表示装置は、表示パネル、第１シフトレジスタ、及び第２シフトレジスタを含む。前記表示パネルは、第１端部と第２端部とを有する複数のゲートラインを含む。前記第１シフトレジスタは、前記第１端部に連結され、第１クロック及び第２クロックに応答し、前記第２端部に連結されて第３クロックに応答する。前記第２シフトレジスタは、前記第２端部に連結され、前記第３クロック及び第４クロックに応答し、前記第１端部に連結されて前記第１クロックに応答する。
【発明の効果】
【００１２】
このような本発明のゲート駆動回路及びこれを有する表示装置によれば、第１シフトレジスタは、第１乃至第３クロックに応答して駆動され、第２シフトレジスタは、第１、第３、及び第４クロックに応答して駆動されることによって、第１及び第２シフトレジスタを構成する全体的なトランジスタの個数を減少させ、その結果、ゲート駆動回路の全体的なサイズが減少する。
また、第１シフトレジスタで第３クロックの入力を受けるトランジスタを第２シフトレジスタに隣接して配置し、第２シフトレジスタで第４クロックの入力を受けるトランジスタを第１シフトレジスタに隣接して配置することによって、アレイ基板の空間を効率的に活用することができ、その結果、アレイ基板でゲート駆動回路が占める面積を減少させることができる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明のゲート駆動回路及びこれを有する表示装置を実施するための最良の形態の具体例を、図面を参照しながら説明する。
図１は、本発明の一実施例によるゲート駆動回路のブロック図であり、図２は、図１に示したゲート駆動回路の入／出力波形図である。
図１を参照すると、本発明の一実施例によるゲート駆動回路１００は、第１シフトレジスタ１１０及び第２シフトレジスタ１２０を含む。
【００１４】
第１シフトレジスタ１１０は、４ｎ−３及び４ｎ−２ゲートライン（ＧＬ４ｎ−３、ＧＬ４ｎ−２）に４ｎ−３及び４ｎ−２レフトゲート信号を出力する複数のレフトステージ（Ｓ−ＬＯ、Ｓ−ＬＥ）で構成される。第２シフトレジスタ１２０は、４ｎ−１及び４ｎゲートライン（ＧＬ４ｎ−１、ＧＬ４ｎ）に４ｎ−１及び４ｎライトゲート信号を出力する複数のライトステージ（Ｓ−ＲＯ、Ｓ−ＲＥ）で構成される。
【００１５】
第１シフトレジスタ１１０は、外部から開始信号（ＳＴＶ）、第１クロック（Ｌ−ＣＫ）、第２クロック（Ｌ−ＣＫＢ）、第３クロック（Ｒ−ＣＫ）及びオフ電圧（Ｖｏｆｆ）の入力を受ける。第２シフトレジスタ１２０は、第１クロック（Ｌ−ＣＫ）、第３クロック（Ｒ−ＣＫ）、第４クロック（Ｒ−ＣＫＢ）、及びオフ電圧の入力を受ける。第１クロック（Ｌ−ＣＫ）及び第２クロック（Ｌ−ＣＫＢ）の入力をそれぞれ受ける第１クロック配線（ＣＬ１）及び第２クロック配線（ＣＬ２）は、第１シフトレジスタ１１０に隣接して具備される。また、第３クロック（Ｒ−ＣＫ）及び第４クロック（Ｒ−ＣＫＢ）の入力をそれぞれ受ける第３クロック配線（ＣＬ３）及び第４クロック配線（ＣＬ４）は、第２シフトレジスタ１２０に隣接して具備される。
【００１６】
第１シフトレジスタ１１０を構成するトランジスタのうち、第３クロック（Ｒ−ＣＫ）の入力を受けるライトトランジスタは、第３クロック配線（ＣＬ３）に隣接して具備される。また、第２シフトレジスタ１２０を構成するトランジスタのうち、第１クロック（Ｌ−ＣＫ）の入力を受けるレフトトランジスタは、第１クロック配線（ＣＬ１）に隣接して具備される。このようなトランジスタの位置関係は、この後、図３及び図４で具体的に説明する。
【００１７】
図２に示したように、第１乃至第４クロック（Ｌ−ＣＫ、Ｌ−ＣＫＢ、Ｒ−ＣＫ、Ｒ−ＣＫＢ）の一周期（Ｔ）は４Ｈ期間維持され、第１乃至第４クロック（Ｌ−ＣＫ、Ｌ−ＣＫＢ、Ｒ−ＣＫ、Ｒ−ＣＫＢ）のハイ区間（ＨＴ）は２Ｈ時間であり、ロー区間（ＬＴ）は残りの２Ｈ時間である。
ここで、第２クロック（Ｌ−ＣＫＢ）は、第１クロック（Ｌ−ＣＫ）より１Ｈ時間だけ遅延された位相を有する。また、第３クロック（Ｒ−ＣＫ）は、第１クロック（Ｌ−ＣＫ）を反転した位相を有し、第４クロック（Ｒ−ＣＫＢ）は、第２クロック（Ｌ−ＣＫＢ）を反転した位相を有する。
【００１８】
複数のレフトステージ（Ｓ−ＬＯ、Ｓ−ＬＥ）のうち、奇数番目のレフトステージ（Ｓ−ＬＯ）は、第１クロック（Ｌ−ＣＫ）に応答して１Ｈ期間４ｎ−３ゲートライン（ＧＬ４ｎ−３）に４ｎ−３レフトゲート信号を出力する。１Ｈ時間が経過した後、奇数番目のレフトステージ（Ｓ−ＬＯ）は、第２クロック（Ｌ−ＣＫＢ）に応答して４ｎ−３レフトゲート信号をオフ電圧（Ｖｏｆｆ）にダウンさせる。その後、奇数番目のレフトステージ（Ｓ−ＬＯ）は、第１クロック（Ｌ−ＣＫ）及び第３クロック（Ｒ−ＣＫ）に応答して４ｎ−３レフトゲート信号をオフ電圧（Ｖｏｆｆ）に継続維持させる。
【００１９】
複数のレフトステージ（Ｓ−ＬＯ、Ｓ−ＬＥ）のうち、偶数番目のレフトステージ（Ｓ−ＬＥ）は、第２クロック（Ｌ−ＣＫＢ）に応答して１Ｈ期間４ｎ−２ゲートライン（ＧＬ４ｎ−２）に４ｎ−２レフトゲート信号を出力する。１Ｈ時間が経過した後、偶数番目のレフトステージ（Ｓ−ＬＥ）は、第３クロック（Ｒ−ＣＫ）に応答して４ｎ−２レフトゲート信号をオフ電圧（Ｖｏｆｆ）にダウンさせる。その後、偶数番目のレフトステージ（Ｓ−ＬＥ）は、第１クロック（Ｌ−ＣＫ）及び第３クロック（Ｒ−ＣＫ）に応答して４ｎ−２レフトゲート信号をオフ電圧（Ｖｏｆｆ）に継続維持させる。
【００２０】
一方、複数のライトステージ（Ｓ−ＲＯ、Ｓ−ＲＥ）のうち、奇数番目のライトステージ（Ｓ−ＲＯ）は、第３クロック（Ｒ−ＣＫ）に応答して１Ｈ期間４ｎ−１ゲートライン（ＧＬ４ｎ−１）に４ｎ−１ライトゲート信号を出力する。１Ｈ時間が経過した後、奇数番目のライトステージ（Ｓ−ＲＯ）は、第４クロック（Ｒ−ＣＫＢ）に応答して４ｎ−１ライトゲート信号をオフ電圧（Ｖｏｆｆ）にダウンさせる。その後、奇数番目のライトステージ（Ｓ−ＲＯ）は、第１クロック（Ｌ−ＣＫ）及び第３クロック（Ｒ−ＣＫ）に応答して４ｎ−１ライトゲート信号をオフ電圧（Ｖｏｆｆ）に継続維持させる。
【００２１】
また、複数のライトステージ（Ｓ−ＲＯ、Ｓ−ＲＥ）のうち、偶数番目のライトステージ（Ｓ−ＲＥ）は、第４クロック（Ｒ−ＣＫＢ）に応答して１Ｈ期間４ｎゲートライン（ＧＬ４ｎ）に４ｎライトゲート信号を出力する。１Ｈ時間が経過した後、偶数番目のライトステージ（Ｓ−ＲＥ）は、第１クロック（Ｌ−ＣＫ）に応答して４ｎライトゲート信号をオフ電圧（Ｖｏｆｆ）にダウンさせる。その後、偶数番目のライトステージ（Ｓ−ＲＥ）は、第１クロック（Ｌ−ＣＫ）及び第３クロック（Ｒ−ＣＫ）に応答して４ｎライトゲート信号をオフ電圧（Ｖｏｆｆ）に継続維持させる。
【００２２】
図３は、図１に示した奇数番目のレフトステージと偶数番目のレフトステージの回路図である。
図３を参照すると、奇数番目のレフトステージ（Ｓ−ＬＯ）は、第１、第２、第４乃至第８レフトトランジスタ（ＬＴ１、ＬＴ２、ＬＴ４、ＬＴ５、ＬＴ６、ＬＴ７、ＬＴ８）、第３ライトトランジスタ（ＲＴ３）、第１レフトキャパシタ（ＬＣ１）及び第２レフトキャパシタ  （ＬＣ２）で構成される。偶数番目のレフトステージ（Ｓ−ＬＥ）は、第９、第１１乃至第１５レフトトランジスタ（ＬＴ９、ＬＴ１１、ＬＴ１２、ＬＴ１３、ＬＴ１４、ＬＴ１５）、第１０ライトトランジスタ（ＲＴ１０）、第３レフトキャパシタ（ＬＣ３）及び第４レフトキャパシタ（ＬＣ４）で構成される。
【００２３】
第１、第２、第４乃至第８レフトトランジスタ（ＬＴ１、ＬＴ２、ＬＴ４〜ＬＴ８）、第１レフトキャパシタ（ＬＣ１）及び第２レフトキャパシタ（ＬＣ２）は、４ｎ−３ゲートライン（ＧＬ４ｎ−３）の第１端部に隣接して具備される。第３ライトトランジスタ（ＲＴ３）は、４ｎ−３ゲートライン（ＧＬ４ｎ−３）の第２端部に隣接して具備される。また、第９、第１１乃至第１５レフトトランジスタ（ＬＴ９、ＬＴ１１〜ＬＴ１５）、第３レフトキャパシタ（ＬＣ３）及び第４レフトキャパシタ（ＬＣ４）は、４ｎ−２ゲートライン（ＧＬ４ｎ−２）の第１端部に隣接して具備される。第１０ライトトランジスタ（ＲＴ１０）は、４ｎ−２ゲートライン（ＧＬ４ｎ−２）の第２端部に隣接して具備される。
【００２４】
第１レフトトランジスタ（ＬＴ１）のゲート電極は、第１ノード（Ｎ１）に連結され、ドレイン電極には第１クロック（Ｌ−ＣＫ）が提供され、ソース電極は、４ｎ−３ゲートライン（ＧＬ４ｎ−３）に電気的に連結される。第２レフトトランジスタ（ＬＴ２）のゲート電極には第２クロック（Ｌ−ＣＫＢ）が提供され、ドレイン電極は、４ｎ−３ゲートラインに連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。
【００２５】
第１レフトトランジスタ（ＬＴ１）は、第１ノード（Ｎ１）の電位に応答して第１クロック（Ｌ−ＣＫ）のハイレベルを４ｎ−３ゲート信号として出力する。したがって、４ｎ−３ゲートライン（ＧＬ４ｎ−３）には、第１クロック（Ｌ−ＣＫ）のハイレベルに対応する４ｎ−３ゲート信号が提供される。第２レフトトランジスタ（ＬＴ２）は、第２クロック（Ｌ−ＣＫＢ）のハイレベルに応答して第４ｎ−３ゲート信号をオフ電圧（Ｖｏｆｆ）にダウンさせる。したがって、４ｎ−３ゲートライン（ＧＬ４ｎ−３）の電位はオフ電圧（Ｖｏｆｆ）に維持される。
【００２６】
第３ライトトランジスタ（ＲＴ３）のゲート電極には、第３クロック（Ｒ−ＣＫ）が提供され、ドレイン電極は４ｎ−３ゲートライン（ＧＬ４ｎ−３）に電気的に連結され、ソース電極には、オフ電圧（Ｖｏｆｆ）が提供される。第４レフトトランジスタ（ＬＴ４）のゲート電極は第２ノード（Ｎ２）に連結され、ドレイン電極は第４ｎ−３ゲートライン（ＧＬ４ｎ−３）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第２ノード（Ｎ２）には、第２レフトキャパシタ（ＬＣ２）を介して第１クロック（Ｌ−ＣＫ）が提供される。第４レフトトランジスタ（ＬＴ４）のドレイン電極は第２レフトトランジスタ（ＬＴ２）のドレイン電極と連結され、第４レフトトランジスタ（ＬＴ４）のソース電極は、第２レフトトランジスタ（ＬＴ２）のソース電極と連結される。
【００２７】
第３クロック（Ｒ−ＣＫ）がローレベルからハイレベルに転換されると、第３ライトトランジスタ（ＲＴ３）は、第３クロック（Ｒ−ＣＫ）のハイレベルに応答してオフ電圧（Ｖｏｆｆ）を４ｎ−３ゲートライン（ＧＬ４ｎ−３）に提供する。したがって、４ｎ−３ゲート信号は、２Ｈ期間オフ電圧（Ｖｏｆｆ）に維持することができる。その後、第３クロック（Ｒ−ＣＫ）がハイレベルからローレベルに転換するとき、第１クロック（Ｌ−ＣＫ）がローレベルからハイレベルに転換される。したがって、第４レフトトランジスタ（ＬＴ４）は、第１クロック（Ｌ−ＣＫ）のハイレベルに応答してオフ電圧（Ｖｏｆｆ）を４ｎ−３ゲートライン（ＧＬ４ｎ−３）に提供する。
【００２８】
これより、４ｎ−３ゲート信号は、第３クロック（Ｒ−ＣＫ）がローレベルに転換された後にも第１クロック（Ｌ−ＣＫ）に応答してオフ電圧（Ｖｏｆｆ）に２Ｈ期間維持することができる。即ち、４ｎ−３ゲート信号は、互いに反転された位相を有する第１クロック（Ｌ−ＣＫ）及び第３クロック（Ｒ−ＣＫ）によってオフ電圧（Ｖｏｆｆ）に維持することができる。
【００２９】
第５レフトトランジスタ（ＬＴ５）のゲート電極とドレイン電極には、開始信号が共通に提供され、ソース電極は第１ノード（Ｎ１）に連結される。第１レフトキャパシタ（ＬＣ１）は、第１レフトトランジスタ（ＬＴ１）のゲート電極とソース電極との間に電気的に連結される。
【００３０】
開始信号（ＳＴＶ）が第５レフトトランジスタ（ＬＴ５）を通じて第１ノード（Ｎ１）に提供されると、第１レフトトランジスタ（ＬＴ１）は、開始信号（ＳＴＶ）に応答してターンオンされる。第５レフトトランジスタ（ＬＴ５）は、開始信号（ＳＴＶ）に応答して第１レフトキャパシタ（ＬＣ１）を充電させる。したがって、第１クロック（Ｌ−ＣＫ）のハイレベルが４ｎ−３ゲート信号として４ｎ−３ゲートライン（ＧＬ４ｎ−３）に第１レフトトランジスタ（ＬＴ１）を通じて出力される。もし、ｎ＞１である場合、第５レフトトランジスタ（ＬＴ５）は、前のレフトステージのゲートラインを通じてゲート信号の印加を受けることもできる。
【００３１】
一方、第６レフトトランジスタ（ＬＴ６）のゲート電極には４ｎ−２ゲート信号が提供され、ドレイン電極は第１ノード（Ｎ１）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第７レフトトランジスタ（ＬＴ７）のゲート電極は第１ノード（Ｎ１）に連結され、ドレイン電極には第２レフトキャパシタ（ＬＣ２）を介して第１クロック（Ｌ−ＣＫ）が提供され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第８レフトトランジスタ（ＬＴ８）のゲート電極は第２ノード（Ｎ２）に連結され、ドレイン電極は第１ノード（Ｎ１）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第８レフトトランジスタ（ＬＴ８）のドレイン電極は、第６レフトトランジスタ（ＬＴ６）のドレイン電極と連結され、第８レフトトランジスタ（ＬＴ８）のソース電極は第６レフトトランジスタ（ＬＴ６）のソース電極と連結される。
【００３２】
４ｎ−２ゲート信号が第６レフトトランジスタ（ＬＴ６）に提供されると、第１ノード（Ｎ１）にはオフ電圧（Ｖｏｆｆ）が提供され、その結果、第１レフトトランジスタ（ＬＴ１）は、ターンオフ状態に転換される。
【００３３】
また、第１ノード（Ｎ１）の電位がオフ電圧（Ｖｏｆｆ）にダウンされると、第７レフトトランジスタ（ＬＴ７）はターンオフ状態に転換する。したがって、第２ノード（Ｎ２）には第２レフトキャパシタ（ＬＣ２）を介して第１クロック（Ｌ−ＣＫ）が提供される。第１クロック（Ｌ−ＣＫ）がローレベルからハイレベルに転換されると、第２ノード（Ｎ２）に連結された第４トランジスタ（ＬＴ４）及び第８レフトトランジスタ（ＬＴ８）は、第１クロック（Ｌ−ＣＫ）のハイレベルに応答してターンオンされる。特に、ターンオンされた第８レフトトランジスタ（ＬＴ８）は、第１ノード（Ｎ１）の電位をオフ電圧（Ｖｏｆｆ）にダウンさせ、第４レフトトランジスタ（ＬＴ４）は４ｎ−３ゲートライン（ＧＬ４ｎ−３）にオフ電圧（Ｖｏｆｆ）を提供する。
【００３４】
次に、第９レフトトランジスタ（ＬＴ９）のゲート電極は、第３ノード（Ｎ３）に連結され、ドレイン電極には第２クロック（Ｌ−ＣＫＢ）が提供され、ソース電極は４ｎ−２ゲートライン（ＧＬ４ｎ−２）に電気的に連結される。第１０ライトトランジスタ（ＲＴ１０）のゲート電極には第３クロック（Ｒ−ＣＫ）が提供され、ドレイン電極は４ｎ−２ゲートライン（ＧＬ４ｎ−２）に電気的に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第１１レフトトランジスタ（ＬＴ１１）のゲート電極には第１クロック（Ｌ−ＣＫ）が提供され、ドレイン電極は４ｎ−２ゲートライン（ＧＬ４ｎ−２）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。
【００３５】
第９レフトトランジスタ（ＬＴ９）は、第３ノード（Ｎ３）の電位に応答して第２クロック（Ｌ−ＣＫＢ）のハイレベルを４ｎ−２ゲート信号として出力する。したがって、４ｎ−２ゲートライン（ＧＬ４ｎ−２）には、第２クロック（Ｌ−ＣＫＢ）のハイレベルに対応する４ｎ−２ゲート信号が提供される。
【００３６】
第３クロック（Ｒ−ＣＫ）がローレベルからハイレベルに転換されると、第１０ライトトランジスタ（ＲＴ１０）は、第３クロック（Ｒ−ＣＫ）のハイレベルに応答して４ｎ−２ゲートライン（ＧＬ４ｎ−２）にオフ電圧（Ｖｏｆｆ）を提供する。したがって、４ｎ−２ゲート信号は１Ｈ期間ハイレベルに維持された後、第３クロック（Ｒ−ＣＫ）によって２Ｈ期間ローレベルに維持される。
【００３７】
この後、第３クロック（Ｒ−ＣＫ）がハイレベルからローレベルに転換されるとき、第１クロック（Ｌ−ＣＫ）は、ローレベルからハイレベルに転換される。第１１レフトトランジスタ（ＬＴ１１）は、第１クロック（Ｌ−ＣＫ）のハイレベルに応答して第４ｎ−２ゲート信号をオフ電圧（Ｖｏｆｆ）にダウンさせる。したがって、４ｎ−２ゲートライン（ＧＬ４ｎ−２）の電位はオフ電圧（Ｖｏｆｆ）に維持される。
【００３８】
これより、４ｎ−２ゲート信号は、第３クロック（Ｒ−ＣＫ）がローレベルに転換された後にも第１クロック（Ｌ−ＣＫ）に応答してオフ電圧（Ｖｏｆｆ）に２Ｈ期間維持することができる。即ち、４ｎ−３ゲート信号は、互いに反転された位相を有する第１クロック（Ｌ−ＣＫ）及び第３クロック（Ｒ−ＣＫ）によってオフ電圧（Ｖｏｆｆ）に維持される。
【００３９】
第１２レフトトランジスタ（ＬＴ１２）のゲート電極とドレイン電極には４ｎ−３ゲート信号が提供され、ソース電極は第３ノード（Ｎ３）に連結される。第３レフトキャパシタ（ＬＣ３）は、第９レフトトランジスタ（ＬＴ９）のゲート電極とソース電極との間に電気的に連結される。
【００４０】
４ｎ−３ゲート信号が第１２レフトトランジスタ（ＬＴ１２）を通じて第３ノード（Ｎ３）に提供されると、第９レフトトランジスタ（ＬＴ９）は、４ｎ−３ゲート信号に応答して第２クロック（Ｌ−ＣＫＢ）のハイレベルを４ｎ−２ゲート信号として４ｎ−２ゲートライン（ＧＬ４ｎ−２）に出力する。
【００４１】
一方、第１３レフトトランジスタ（ＬＴ１３）のゲート電極には４ｎ−１ゲート信号が提供され、ドレイン電極は第３ノード（Ｎ３）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第１４レフトトランジスタ（ＬＴ１４）のゲート電極は第３ノード（Ｎ３）に連結され、ドレイン電極は第４ノード（Ｎ４）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第１５レフトトランジスタ（ＬＴ１５）のゲート電極は第４ノード（Ｎ４）に連結され、ドレイン電極は第３ノード（Ｎ３）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第１５レフトトランジスタ（ＬＴ１５）のドレイン電極は第１３レフトトランジスタ（ＬＴ１３）のドレイン電極と連結され、第１５レフトトランジスタ（ＬＴ１５）のソース電極は第１３レフトトランジスタ（ＬＴ１３）のソース電極と連結される。
【００４２】
４ｎ−１ゲート信号が第１３レフトトランジスタ（ＬＴ１３）に提供されると、第３ノード（Ｎ３）にはオフ電圧（Ｖｏｆｆ）が提供され、その結果、第９レフトトランジスタ（ＬＴ９）はターンオフ状態に転換される。第３ノード（Ｎ３）の電位がオフ電圧（Ｖｏｆｆ）にダウンされると、第１４レフトトランジスタ（ＬＴ１４）はターンオフ状態に転換される。したがって、第４ノード（Ｎ４）には第４レフトキャパシタ（ＬＣ４）を介して第２クロック（Ｌ−ＣＫＢ）が提供される。第２クロック（Ｌ−ＣＫＢ）がローレベルからハイレベルに転換されると、第４ノード（Ｎ４）に連結された第１５レフトトランジスタ（ＬＴ１５）は、第２クロック（Ｌ−ＣＫＢ）のハイレベルに応答して第３ノード（Ｎ３）の電位をオフ電圧（Ｖｏｆｆ）にダウンさせる。
【００４３】
このように、第３クロック（Ｒ−ＣＫ）を用いて奇数番目のレフトステージ（Ｓ−ＬＯ）及び偶数番目のレフトステージ（Ｓ−ＬＥ）を制御することで、偶数番目のレフトステージ（Ｓ−ＬＥ）は７つのトランジスタで構成することができる。したがって、第１シフトレジスタ１１０を構成するトランジスタの個数が全体的に減少し、その結果、第１シフトレジスタ１１０の大きさが減少する。
【００４４】
図４は、図１に示した奇数番目のライトステージと偶数番目のライトステージの回路図である。
図４を参照すると、奇数番目のライトステージ（Ｓ−ＲＯ）は、第１、第２、第４乃至第８ライトトランジスタ（ＲＴ１、ＲＴ２、ＲＴ４、ＲＴ５、ＲＴ６、ＲＴ７、ＲＴ８）、第３レフトトランジスタ（ＬＴ３）で構成される。偶数番目のライトステージ（Ｓ−ＲＥ）は、第９、第１１乃至第１５ライトトランジスタ（ＲＴ９、ＲＴ１１、ＲＴ１２、ＲＴ１３、ＲＴ１４、ＲＴ１５）、及び第１０レフトトランジスタ（ＬＴ１０）で構成される。
【００４５】
第１、第２、第４乃至第８ライトトランジスタ（ＲＴ１、ＲＴ２、ＲＴ４〜ＲＴ８）は、４ｎ−１ゲートライン（ＧＬ４ｎ−１）の第２端部に電気的に連結され、第３レフトトランジスタ（ＬＴ３）は４ｎ−１ゲートライン（ＧＬ４ｎ−１）の第１端部に電気的に連結される。なお、第９、第１１乃至第１５ライトトランジスタ（ＲＴ９、ＲＴ１１〜ＲＴ１５）は、４ｎゲートライン（ＧＬ４ｎ）の第２端部に電気的に連結され、第１０レフトトランジスタ（ＬＴ１０）は４ｎゲートライン（ＧＬ４ｎ）の第１端部に電気的に連結される。
【００４６】
第１ライトトランジスタ（ＲＴ１）のゲート電極は、第５ノード（Ｎ５）に連結され、ドレイン電極には第３クロック（Ｒ−ＣＫ）が提供され、ソース電極は、４ｎ−１ゲートライン（ＧＬ４ｎ−１）に電気的に連結される。第２レフトトランジスタ（ＲＴ２）のゲート電極には第４クロック（Ｒ−ＣＫＢ）が提供され、ドレイン電極は４ｎ−１ゲートライン（ＧＬ４ｎ−１）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。
【００４７】
第１ライトトランジスタ（ＲＴ１）は、第５ノード（Ｎ５）の電位に応答して第３クロック（Ｒ−ＣＫ）のハイレベルを４ｎ−１ゲート信号として出力する。したがって、４ｎ−１ゲートライン（ＧＬ４ｎ−１）には第３クロック（Ｒ−ＣＫ）のハイレベルに対応する４ｎ−１ゲート信号が提供される。第２ライトトランジスタ（ＲＴ２）は、第４クロック（Ｒ−ＣＫＢ）のハイレベルに応答して第４ｎ−１ゲート信号をオフ電圧（Ｖｏｆｆ）にダウンさせる。したがって、４ｎ−１ゲートライン（ＧＬ４ｎ−１）の電位は、オフ電圧（Ｖｏｆｆ）に維持される。
【００４８】
第３レフトトランジスタ（ＬＴ３）のゲート電極には、第１クロック（Ｌ−ＣＫ）が提供され、ドレイン電極は４ｎ−１ゲートライン（ＧＬ４ｎ−１）に電気的に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第４ライトトランジスタ（ＲＴ４）のゲート電極は第６ノード（Ｎ６）に連結され、ドレイン電極は第４ｎ−１ゲートライン（ＧＬ４ｎ−１）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第４ライトトランジスタ（ＲＴ４）のドレイン電極は第２ライトトランジスタ（ＲＴ２）のドレイン電極と連結され、第４ライトトランジスタ（ＲＴ４）のソース電極は第２ライトトランジスタ（ＲＴ２）のソース電極と連結される。第６ノード（Ｎ６）には第２ライトキャパシタ（ＲＣ２）を介して第３クロック（Ｒ−ＣＫ）が提供される。
【００４９】
第１クロック（Ｌ−ＣＫ）がローレベルからハイレベルに転換されると、第３レフトトランジスタ（ＬＴ３）は、第１クロック（Ｌ−ＣＫ）のハイレベルに応答してオフ電圧（Ｖｏｆｆ）を４ｎ−１ゲートライン（ＧＬ４ｎ−１）に提供する。したがって、４ｎ−１ゲート信号は、２Ｈ期間オフ電圧（Ｖｏｆｆ）に維持することができる。その後、第１クロック（Ｌ−ＣＫ）がハイレベルからローレベルに転換するとき、第３クロック（Ｒ−ＣＫ）がローレベルからハイレベルに転換される。したがって、第４ライトトランジスタ（ＲＴ４）は、第３クロック（Ｒ−ＣＫ）のハイレベルに応答してオフ電圧（Ｖｏｆｆ）を４ｎ−１ゲートライン（ＧＬ４ｎ−１）に提供する。
【００５０】
これより、４ｎ−１ゲート信号は、第１クロック（Ｃ−ＬＫ）がローレベルに転換された後にも第３クロック（Ｒ−ＣＫ）に応答してオフ電圧（Ｖｏｆｆ）に２Ｈ期間維持することができる。即ち、４ｎ−１ゲート信号は、互いに反転された位相を有する第１クロック（Ｌ−ＣＫ）及び第３クロック（Ｒ−ＣＫ）によってオフ電圧（Ｖｏｆｆ）に維持することができる。
【００５１】
第５ライトトランジスタ（ＲＴ５）のゲート電極とドレイン電極には４ｎ−２ゲート信号が共通に提供され、ソース電極は第５ノード（Ｎ５）に連結される。第１ライトキャパシタ（ＲＣ１）は第１ライトトランジスタ（ＲＴ１）のゲート電極とソース電極との間に電気的に連結される。
【００５２】
４ｎ−２ゲート信号が第５ライトトランジスタ（ＲＴ５）を通じて第５ノード（Ｎ５）に提供されると、第１ライトトランジスタ（ＲＴ１）は４ｎ−２ゲート信号に応答してターンオンされる。したがって、第３クロック（Ｒ−ＣＫ）のハイレベルが４ｎ−１ゲート信号として４ｎ−１ゲートライン（ＧＬ４ｎ−１）に出力される。
【００５３】
一方、第６ライトトランジスタ（ＲＴ６）のゲート電極には４ｎゲート信号が提供され、ドレイン電極は第５ノード（Ｎ５）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第７ライトトランジスタ（ＲＴ７）のゲート電極は第５ノード（Ｎ５）に連結され、ドレイン電極には、第２ライトキャパシタ（ＲＣ２）を介して第３クロック（Ｒ−ＣＫ）が提供され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第８ライトトランジスタ（ＲＴ８）のゲート電極は第６ノード（Ｎ６）に連結され、ドレイン電極は第５ノード（Ｎ５）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第８ライトトランジスタ（ＲＴ８）のドレイン電極は第６ライトトランジスタ（ＲＴ６）のドレイン電極と連結され、第８ライトトランジスタ（ＲＴ８）のソース電極は第６ライトトランジスタ（ＲＴ６）のソース電極と連結される。
【００５４】
４ｎゲート信号が第６ライトトランジスタ（ＲＴ６）に提供されると、第５ノード（Ｎ５）にはオフ電圧（Ｖｏｆｆ）が提供され、その結果、第１ライトトランジスタ（ＲＴ１）はターンオフ状態に転換される。
【００５５】
また、第５ノード（Ｎ５）の電位がオフ電圧（Ｖｏｆｆ）にダウンされると、第７ライトトランジスタ（ＲＴ７）は、ターンオフ状態に転換される。したがって、第６ノード（Ｎ６）には、第２ライトキャパシタ（ＲＣ２）を介して第３クロック（Ｒ−ＣＫ）が提供される。第３クロック（Ｒ−ＣＫ）がローレベルからハイレベルに転換されると、第６ノード（Ｎ６）に連結された第４ライトトランジスタ（ＲＴ４）及び第８ライトトランジスタ（ＲＴ８）は、第３クロック（Ｒ−ＣＫ）のハイレベルに応答してターンオンされる。特に、ターンオンされた第８ライトトランジスタ（ＲＴ８）は、第５ノード（Ｎ５）の電位をオフ電圧（Ｖｏｆｆ）にダウンさせ、第４ライトトランジスタ（ＲＴ４）は４ｎ−１ゲートライン（ＧＬ４ｎ−１）にオフ電圧（Ｖｏｆｆ）を提供する。
【００５６】
次に、第９ライトトランジスタ（ＲＴ９）のゲート電極は、第３ノード（Ｎ３）に連結され、ドレイン電極には第４クロック（Ｒ−ＣＫＢ）が提供され、ソース電極は４ｎゲートライン（ＧＬ４ｎ）に電気的に連結される。第１０レフトトランジスタ（ＬＴ１０）のゲート電極には第１クロック（Ｌ−ＣＫ）が提供され、ドレイン電極は４ｎゲートライン（ＧＬ４ｎ）に電気的に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第１１ライトトランジスタ（ＲＴ１１）のゲート電極には、第３クロック（Ｒ−ＣＫ）が提供され、ドレイン電極は、４ｎゲートライン（ＧＬ４ｎ）に連結され、ソース電極には、オフ電圧（Ｖｏｆｆ）が提供される。
【００５７】
第９ライトトランジスタ（ＲＴ９）は、第７ノード（Ｎ７）の電位に応答して第４クロック（Ｒ−ＣＫＢ）のハイレベルを４ｎゲート信号として出力する。したがって、４ｎゲートライン（ＧＬ４ｎ）には、第４クロック（Ｒ−ＣＫＢ）のハイレベルに対応する４ｎゲート信号が提供される。
【００５８】
第１クロック（Ｌ−ＣＫ）がローレベルからハイレベルに転換されると、第１０レフトトランジスタ（ＬＴ１０）は、第１クロック（Ｌ−ＣＫ）のハイレベルに応答して４ｎゲートライン（ＧＬ４ｎ）にオフ電圧（Ｖｏｆｆ）を提供する。したがって、４ｎゲート信号は、１Ｈ期間ハイレベルに維持された後、第１クロック（Ｌ−ＣＫ）によって２Ｈ期間ローレベルに維持される。
【００５９】
この後、第１クロック（Ｌ−ＣＫ）がハイレベルからローレベルに転換されるとき、第３クロック（Ｒ−ＣＫ）は、ローレベルからハイレベルに転換される。第１１ライトトランジスタ（ＲＴ１１）は、第３クロック（Ｒ−ＣＫ）のハイレベルに応答して４ｎゲート信号をオフ電圧（Ｖ−ｏｆｆ）にダウンさせる。したがって、４ｎゲートライン（ＧＬ４ｎ）の電位はオフ電圧（Ｖｏｆｆ）に維持される。
【００６０】
これより、４ｎゲート信号は、第１クロック（Ｌ−ＣＫ）がローレベルに転換された後にも第３クロック（Ｒ−ＣＫ）に応答してオフ電圧（Ｖｏｆｆ）に２Ｈ期間維持することができる。即ち、４ｎゲート信号は、互いに反転された位相を有する第１クロック（Ｌ−ＣＫ  ）及び第３クロック（Ｒ−ＣＫ）によってオフ電圧（Ｖｏｆｆ）に維持される。
【００６１】
第１２ライトトランジスタ（ＲＴ１２）のゲート電極とドレイン電極には４ｎ−１ゲート信号が提供され、ソース電極は第７ノード（Ｎ７）に連結される。第３ライトキャパシタ（ＲＣ３）は第９ライトトランジスタ（ＲＴ９）のゲート電極とソース電極との間に電気的に連結される。
【００６２】
４ｎ−１ゲート信号が第１２ライトトランジスタ（ＲＴ１２）を通じて第７ノード（Ｎ７）に提供されると、第９ライトトランジスタ（ＲＴ９）は、４ｎ−１ゲート信号に応答して第４クロック（Ｒ−ＣＫＢ）のハイレベルを４ｎゲート信号として４ｎゲートライン（ＧＬ４ｎ）に出力する。
【００６３】
一方、第１３ライトトランジスタ（ＲＴ１３）のゲート電極には、４ｎ−３ゲート信号が提供され、ドレイン電極は第７ノードに（Ｎ７）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第１４ライトトランジスタ（ＲＴ１４）のゲート電極は第７ノード（Ｎ７）に連結され、ドレイン電極は第８ノード（Ｎ８）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第１５ライトトランジスタ（ＲＴ１５）のゲート電極は、第８ノード（Ｎ８）に連結され、ドレイン電極は第７ノード（Ｎ７）に連結され、ソース電極にはオフ電圧（Ｖｏｆｆ）が提供される。第１５ライトトランジスタ（ＲＴ１５）のドレイン電極は、第１３ライトトランジスタ（ＲＴ１３）のドレイン電極と連結され、第１５ライトトランジスタ（ＲＴ１５）のソース電極は第１３ライトトランジスタ（ＲＴ１３）のソース電極と連結される。
４ｎ−３ゲート信号が第１３ライトトランジスタ（ＲＴ１３）に提供されると、第７ノード（Ｎ７）にはオフ電圧（Ｖｏｆｆ）が提供され、その結果、第９ライトトランジスタ（ＲＴ９）はターンオフ状態に転換される。第７ノード（Ｎ７）の電位がオフ電圧（Ｖｏｆｆ）にダウンされと、第１４ライトトランジスタ（ＲＴ１４）は、ターンオフ状態に転換される。したがって、第８ノード（Ｎ８）には、第４ライトキャパシタ（ＲＣ４）を介して第４クロック（Ｒ−ＣＫＢ）が提供される。第４クロック（Ｒ−ＣＫＢ）がローレベルからハイレベルに転換されると、第８ノード（Ｎ８）に連結された第１５ライトトランジスタ（ＲＴ１５）は、第４クロック（Ｒ−ＣＫＢ）のハイレベルに応答して第７ノード（Ｎ７）の電位をオフ電圧（Ｖｏｆｆ）にダウンさせる。
【００６４】
このように、第１クロック（Ｌ−ＣＫ）を用いて奇数番目のライトステージ（Ｓ−ＲＯ）及び偶数番目のライトステージ  （Ｓ−ＲＥ）を制御することで、偶数番目のライトステージ（Ｓ−ＲＥ）は、７つのトランジスタで構成することができる。したがって、第２シフトレジスタ１２０を構成するトランジスタの数が全体的に減少し、その結果、第２シフトレジスタ１２０の大きさが減少する。
【００６５】
図５は、図１に示したゲート駆動回路を具備する液晶表示装置の平面図である。
図５を参照すると、液晶表示装置６００は、画像を表示する表示パネル４００、表示パネル４００を駆動するゲート駆動回路及びデータ駆動チップ５００を含む。
【００６６】
表示パネル４００は、アレイ基板２００、アレイ基板２００と向い合うカラーフィルタ基板３００及びアレイ基板２００とカラーフィルタ基板３００との間に介在された液晶層（図示せず）で構成される。このような構造を有する表示パネル４００は、表示領域（ＤＡ）、第１周辺領域（ＰＡ１）及び第２周辺領域（ＰＡ２）に区分される。第１周辺領域（ＰＡ１）は、表示領域（ＤＡ）を囲む領域であり、第２周辺領域（ＰＡ２）は第１周辺領域（ＰＡ１）に隣接した領域である。
【００６７】
表示領域（ＤＡ）に対応してアレイ基板２００には、複数のゲートライン（ＧＬ４ｎ−３、ＧＬ４ｎ−２、ＧＬ４ｎ−１、ＧＬ４ｎ）と、複数のデータライン（ＤＬ１〜ＤＬｍ）が具備される。複数のゲートライン（ＧＬ４ｎ−３、ＧＬ４ｎ−２、ＧＬ４ｎ−１、ＧＬ４ｎ）は、複数のデータライン（ＤＬ１〜ＧＬｍ）と互いに絶縁されるように直交し、複数のゲートライン（ＧＬ４ｎ−３、ＧＬ４ｎ−２、ＧＬ４ｎ−１、ＧＬ４ｎ）と複数のデータライン（ＤＬ１〜ＤＬｍ）が交差した領域には薄膜トランジスタ２１０と画素電極（図示せず）が具備される。薄膜トランジスタ２１０は、ゲートラインとデータラインに電気的に連結され、画素電極は薄膜トランジスタ２１０のドレイン電極に電気的に連結される。
【００６８】
ゲート駆動回路は、第１シフトレジスタ１１０及び第２シフトレジスタ１２０で構成される。第１シフトレジスタ１１０を構成する多くのトランジスタは第１周辺領域（ＰＡ１）のうち、複数のゲートライン（ＧＬ４ｎ−３、ＧＬ４ｎ−２、ＧＬ４ｎ−１、ＧＬ４ｎ）の第１端部に隣接した領域に具備され、第２シフトレジスタ１２０を構成する多くのトランジスタは第１周辺領域（ＰＡ１）のうち、複数のゲートライン（ＧＬ４ｎ−３、ＧＬ４ｎ−２、ＧＬ４ｎ−１、ＧＬ４ｎ）の第２端部に隣接した領域に具備される。
【００６９】
外部から第１クロック（Ｌ−ＣＫ）及び第２クロック（Ｌ−ＣＫＢ）の入力を受ける第１クロック配線（ＣＬ１）及び第２クロック配線（ＣＬ３）（図１）は、第１シフトレジスタ１１０に隣接して具備され、外部から第３クロック（Ｒ−ＣＫ）及び第４クロック（Ｒ−ＣＫＢ）の入力を受ける第３クロック配線（ＣＬ３）及び第４クロック配線（ＣＬ４）は、第２シフトレジスタ１２０に隣接して具備される。
【００７０】
したがって、第１シフトレジスタ１１０を構成するトランジスタのうち、第３クロック（Ｒ−ＣＫ）の入力を受ける第３ライトトランジスタ（ＲＴ３）及び第１０ライトトランジスタ（ＲＴ１０）は、第２シフトレジスタ１２０に隣接して具備される。また、第２シフトレジスタ１２０を構成するトランジスタのうち、第１クロック（Ｌ−ＣＫ）の入力を受ける第３レフトトランジスタ（ＬＴ３）及び第１０レフトトランジスタ（ＬＴ１０）は、第１シフトレジスタ１１０に隣接して具備される。
【００７１】
第１シフトレジスタ１１０は、４ｎ−３及び４ｎ−２ゲートライン（ＧＬ４ｎ−３、ＧＬ４ｎ−２）に４ｎ−３ゲート信号及び４ｎ−２ゲート信号をそれぞれ出力する。この後、第２シフトレジスタ１２０は、４ｎ−１及び４ｎゲートライン（ＧＬ４ｎ−１、ＧＬ４ｎ）に４ｎ−１ゲート信号及び４ｎゲート信号をそれぞれ出力する。このように、第１シフトレジスタ１１０及び第２シフトレジスタ１２０は、２ライン単位に交番的にゲート信号をそれぞれ出力することで、複数のゲートラインを駆動する。
【００７２】
一方、データ駆動チップ５００は、第２周辺領域（ＰＡ２）に対応してアレイ基板２００上に実装され、複数のデータライン（ＤＬ１〜ＤＬｍ）と電気的に連結され、複数のデータライン（ＤＬ１〜ＤＬｍ）にデータ信号を出力する。
【００７３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施例によるゲート駆動回路のブロック図である。
【図２】図１に示したゲート駆動回路の入／出力波形図である。
【図３】図１に示した奇数番目のレフトステージと偶数番目のレフトステージの回路図である。
【図４】図１に示した奇数番目のライトステージと偶数番目のライトステージの回路図である。
【図５】図１に示したゲート駆動回路を具備する液晶表示装置の平面図である。
【符号の説明】
【００７５】
１００    ゲート駆動回路
１１０    第１シフトレジスタ
１２０    第２シフトレジスタ
２００    アレイ基板
２１０    薄膜トランジスタ
３００    カラーフィルタ基板
４００    表示パネル
５００    データ駆動チップ
６００    液晶表示装置
【図１】
2006285233.tif 000003
【図２】
2006285233.tif 000004
【図３】
2006285233.tif 000005
【図４】
2006285233.tif 000006
【図５】
2006285233.tif 000007