(57)【要約】【課題】  製造が容易でかつ微細化が容易な半導体記憶装置を提供すること。【解決手段】  この半導体記憶装置では、上記ソース・ドレイン領域１０４、１０５は、上記フローティングゲート１１０、１１１の一部とオーバーラップしており、上記フローティングゲート１１０、１１１の側面は、上記コンタクトプラグ１１３、１１４に略沿った形状であり、上記コンタクトプラグ１１３、１１４は、上記フローティングゲート１１０、１１１の近傍にあるので、デバイス面積を増大させることなく、メモリデバイスの書き込みおよび消去の速度を高速化させることができる。【選択図】  図１
2006135043.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極の両側にゲート側壁絶縁膜を介して形成されたフローティングゲートと、
上記半導体層に設けられると共に上記ゲート電極下に配置されたチャネル領域と、
上記半導体層に設けられると共に上記チャネル領域の両側に配置された拡散領域と、
上記拡散領域に接続されたコンタクトプラグと
を備え、
上記拡散領域は、上記フローティングゲートの一部とオーバーラップしており、
上記フローティングゲートの側面は、上記コンタクトプラグに略沿った形状であり、
上記コンタクトプラグは、上記フローティングゲートの近傍にあることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記コンタクトプラグに略沿った形状の上記フローティングゲートの上記側面の高さ寸法は、上記フローティングゲートの下面の内の上記拡散領域とオーバーラップしている上記一部のチャネル方向の長さ寸法よりも大きいことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記フローティングゲートと上記コンタクトプラグとの間の距離は、上記ゲート電極と上記フローティングゲートとの間の距離よりも小さいことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記ゲート電極および上記拡散領域の上部に、層間絶縁膜を有し、
上記フローティングゲートと上記コンタクトプラグの間に、上記層間絶縁膜の材質と異なる材質からなる規制用絶縁膜を有することを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
上記規制用絶縁膜は、上記ゲート側壁絶縁膜よりもトンネル障壁が低い材質からなることを特徴とする半導体記憶装置。
【請求項６】
請求項４に記載の半導体記憶装置において、
上記層間絶縁膜は、シリコン酸化物からなり、上記規制用絶縁膜は、シリコン窒化物からなることを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
上記フローティングゲートの上記側面と上記コンタクトプラグとの間の距離は、１０ｎｍ未満であることを特徴とする半導体記憶装置。
【請求項８】
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の両側にゲート側壁絶縁膜を介してフローティングゲートを形成する工程と、
上記半導体層に上記フローティングゲートの一部とオーバーラップする拡散領域を形成する工程と、
上記拡散領域および上記フローティングゲートを覆うように、規制用絶縁膜を形成する工程と、
上記規制用絶縁膜を覆うように、この規制用絶縁膜の材質と異なる材質からなる層間絶縁膜を形成する工程と、
異方性エッチングによって上記拡散領域上にコンタクトホールを形成する工程と、
ウェットエッチングによって上記規制用絶縁膜が露出するように上記コンタクトホールの内径を広げる工程と、
上記コンタクトホールにコンタクトプラグを形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項８に記載の半導体記憶装置の製造方法において、
上記規制用絶縁膜として、上記ゲート側壁絶縁膜よりもトンネル障壁が低い材質を用いることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項８に記載の半導体記憶装置の製造方法において、
上記層間絶縁膜として、シリコン酸化物よりなる材質を用い、上記規制用絶縁膜として、シリコン窒化物よりなる材質を用いることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項８に記載の半導体記憶装置の製造方法において、
上記フローティングゲートと上記コンタクトプラグの少なくとも一部の距離を、１０ｎｍ未満とすることを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１に記載の半導体記憶装置の動作方法であって、
上記コンタクトプラグと上記フローティングゲートの上記側面との間の電子のトンネリングによって、書き込みまたは消去動作を行うことを特徴とする半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法に関する。より具体的には、ゲート電極の両側面に絶縁膜を介してフローティングゲートを有する電界効果トランジスタからなる半導体記憶装置、その製造方法およびその動作方法に関する。
【背景技術】
【０００２】
ゲート側壁に絶縁膜を介してフローティングゲートを有する従来の半導体記憶装置（メモリデバイス）の一例を、図１２を用いて説明する。
【０００３】
従来の半導体記憶装置は、半導体基板９０１上にゲート絶縁膜９０２を介してコントロールゲート電極９０３を有し、このゲート電極９０３の両側の上記半導体基板９０１の上部に、この半導体基板９０１と逆導電型の拡散領域、すなわちソース・ドレイン領域９０４、９０５を有している（特開平６−２３２４１２号公報：特許文献１参照）。
【０００４】
また、上記ゲート電極９０３の両側面に、ゲート側壁絶縁膜９０８、９０９を介してフローティングゲート９１０、９１１を有しており、これらフローティングゲート９１０、９１１は、フローティングゲート絶縁膜９０６、９０７によって、上記半導体基板９０１および上記ソース・ドレイン領域９０４、９０５と絶縁されている。
【０００５】
ここで、上記フローティングゲート絶縁膜９０６、９０７の膜厚は互いに異なっていてもよく、特に、この場合には、後述のように多値メモリとして動作させることができる。
【０００６】
また、上記半導体基板９０１、上記ゲート電極９０３および上記フローティングゲート９１０、９１１の上には、層間絶縁膜９１２が堆積され、さらに、この層間絶縁膜９１２上には、（図示しない）メタル配線が形成されており、上記ゲート電極９０３および上記ソース・ドレイン領域９０４、９０５と、上記メタル配線とは、コンタクトプラグによって電気的に接続されている。
【０００７】
ここでは、特に、上記メタル配線と上記ソース・ドレイン領域９０４、９０５とを接続するためのコンタクトプラグ９１３、９１４のみを図示している。なお、一般に、デバイス同士を電気的に分離するために、半導体表面に素子分離帯を設けるが、これについても省略している。
【０００８】
次に、上記半導体記憶装置の製造方法の一例を、図１２、図１３Ａおよび図１３Ｂを用いて説明する。ここでは、特に、ｎ型デバイスについて説明する。まず、図１３Ａに示すように、（図示しない）素子分離帯を形成したｐ型シリコン基板９０１の上を、全面熱酸化した後、ポリシリコン層をＣＶＤ法によって堆積し、周知のリソグラフィ及びドライエッチング方法によって、このポリシリコン層を加工して、コントロールゲート電極９０３を形成する。さらに、ｎ型不純物、すなわちリンないし砒素のイオン注入を行うことによって、ソース・ドレイン領域９０４、９０５を形成する。
【０００９】
その後、上記ソース・ドレイン領域９０４、９０５および上記ゲート電極９０３の表面（側面を含む）に熱酸化膜を形成した後、ドライエッチングによって、上記ソース・ドレイン領域９０４、９０５上の酸化膜の膜厚を薄くして、絶縁膜９０６、９０７を形成する。
【００１０】
さらに、この後、上記ソース・ドレイン領域９０４、９０５上のそれぞれの上記絶縁膜９０６、９０７の膜厚を互いに変える場合は、再度酸化処理を加えた後、上記ソース・ドレイン領域９０４、９０５の一方、例えば図中右側の上記ソース・ドレイン領域９０５上のみをレジストで覆ってドライエッチングを行ってもよい。この場合には、図中左側の上記絶縁膜９０６が、図中右側の上記絶縁膜９０７よりも薄くなり、後述のように、多値のメモリデバイスを作成することができる。
【００１１】
続いて、全面にポリシリコンをＣＶＤ法によって堆積した後、ドライエッチングによるエッチバックを行って、図１３Ｂに示すように、上記ゲート電極９０３の両側壁にフローティングゲート９１０、９１１を形成する。
【００１２】
なお、このとき、上記フローティングゲート９１０、９１１は、上記ゲート電極９０３に沿ってその側壁を取り囲むように形成されている。具体的に述べると、上記フローティングゲート９１０、９１１は、紙面鉛直方向に延びており、上記ゲート電極９０３の末端部で、繋がった状態になっている。
【００１３】
このため、フォトレジストマスクとドライエッチング（またはウェットエッチング）技術を用いて、フローティングゲートの不要部をエッチングし、両側の上記フローティングゲート９１０、９１１を適宜分断しておくとよい。
【００１４】
その後、不純物の活性化アニールを窒素雰囲気下で施した後、周知の方法によって、図１２に示すように、上記層間絶縁膜９１２、上記コンタクトプラグ９１３、９１４、および、（図示しない）上記メタル配線を形成し、上記従来のメモリデバイスを得る。
【００１５】
次に、上記従来のメモリデバイスへの書き込み方法の一例を、図１４を用いて説明する。上記フローティングゲート９１０、９１１への電荷注入によって、情報の書き込みを行う。ここで、ｎ型デバイスの場合について説明し、上記フローティングゲート９１０、９１１の少なくとも一方へ電子が蓄積された状態を「書き込み」、電子が蓄積されていない状態を「消去」と定義する。
【００１６】
書き込み時において、例えば、上記半導体基板９０１および上記ソース・ドレイン領域９０４、９０５に０Ｖ、上記ゲート電極９０３に１０Ｖなどのバイアスを印加すると、電界によって、上記ソース・ドレイン領域９０４、９０５から上記絶縁膜９０６、９０７を介して上記フローティングゲート９１０、９１１へと電子のトンネリングが起こり、電荷９１５、９１６が上記フローティングゲート９１０、９１１に注入される。
【００１７】
次に、上記従来のメモリデバイスの読み出し原理を、図１５を用いて説明する。例えば、紙面左の活性層をソース領域９０４とし、紙面右の活性層をドレイン領域９０５とし、上記半導体基板９０１および上記ソース領域９０４へ０Ｖ、上記ゲート電極９０３へ５Ｖ、上記ドレイン領域９０５へ１Ｖなどの電圧を印加すると、上記ゲート電極９０３下のチャネル領域に反転層９１７が生じ、上記ソース領域９０４と上記ドレイン領域９０５の間に電流が流れる。
【００１８】
このとき、上記フローティングゲート９１０、９１１に電荷９１５、９１６が蓄積されている場合には、この電荷９１５、９１６のポテンシャルによって、上記フローティングゲート９１０、９１１下に寄生抵抗９１８、９１９が生じ、上記電荷９１５、９１６が蓄積されていない場合に比べて電流量が小さくなる。すなわち、この電流量の多寡によって、電荷の蓄積状態を検出できるため、情報の読み出しが可能となる。
【００１９】
また、特に、上述した通り、図中左右の上記トンネル絶縁膜９０６、９０７を互いに異なる膜厚としたときには、メモリデバイスを多値動作させることができる。すなわち、図１４において、図中左の上記絶縁膜９０６を図中右の上記絶縁膜９０７に対し適宜薄膜化することによって、例えば、上記コントロールゲート電極９０３へ１０Ｖ印加時には、紙面左側の上記フローティングゲート９１０のみに電荷９１５が注入され（これを、第１の状態という）、上記コントロールゲート電極９０３へ１５Ｖ印加時には紙面右の上記フローティングゲート９１１にも電荷９１６が注入される（これを、第２の状態という）ように膜厚を設計しておくと、電荷なし状態、第１の状態および第２の状態の各状態において、すべて読み出し電流が異なることから、それぞれの状態を情報記憶と結びつけることで、多値メモリとすることができる。
【００２０】
図１６を用いて、上記従来のメモリデバイスの消去動作について説明する。消去時には、例えば、上記半導体基板９０１および上記ソース・ドレイン領域９０４、９０５に０Ｖ、上記ゲート電極９０３に−１０Ｖなどのバイアスを印加すると、電界によって、今度は、逆に、上記フローティングゲート９１０、９１１から上記絶縁膜９０６、９０７を介して上記ソース・ドレイン領域９０４、９０５へと電子のトンネリングが起こり、上記フローティングゲート９１０、９１１中に蓄積されていた電荷９１５、９１６が放出され、情報を消去することができる。
【００２１】
メモリ装置の大容量化にとって、デバイス動作の高速化は極めて重要である。しかしながら、上記従来の半導体記憶装置においては、上記フローティングゲート９１０、９１１と上記ソース・ドレイン領域９０４、９０５の間の電子のトンネリングによって書き込みおよび消去動作を行うため、書き込みおよび消去の高速化が困難であるという課題があった。これは、書き込みおよび消去時に電子がトンネルを起こす領域が、上記フローティングゲート９１０、９１１と上記ソース・ドレイン領域９０４、９０５のオーバーラップ部分という、面積的に非常に限られた領域であるためである。
【００２２】
書き込みおよび消去を高速化させるために、この部分の面積を増加させることは、すなわち、ウェハ上のデバイス占有面積の増大を招き、製造コストを増加させることになるからである。これは、メモリ装置の大容量化に対して、大きな課題となっている。
【特許文献１】特開平６−２３２４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
そこで、この発明の課題は、書込みないし消去を高速に行い、かつ微細化が容易な（不揮発性メモリ）半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２４】
上記課題を解決するため、この発明の半導体記憶装置は、
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極の両側にゲート側壁絶縁膜を介して形成されたフローティングゲートと、
上記半導体層に設けられると共に上記ゲート電極下に配置されたチャネル領域と、
上記半導体層に設けられると共に上記チャネル領域の両側に配置された拡散領域と、
上記拡散領域に接続されたコンタクトプラグと
を備え、
上記拡散領域は、上記フローティングゲートの一部とオーバーラップしており、
上記フローティングゲートの側面は、上記コンタクトプラグに略沿った形状であり、
上記コンタクトプラグは、上記フローティングゲートの近傍にあることを特徴としている。
【００２５】
この発明の半導体記憶装置によれば、上記拡散領域は、上記フローティングゲートの一部とオーバーラップしており、上記フローティングゲートの側面は、上記コンタクトプラグに略沿った形状であり、上記コンタクトプラグは、上記フローティングゲートの近傍にあるので、上記フローティングゲートと上記コンタクトプラグの間で電子をトンネルさせて半導体記憶装置の書き込みないし消去動作を行うことができる。このように、上記半導体層上のデバイス面積を増大させることなく、電子のトンネル領域面積を大きくとることができ、書き込みないし消去を高速に行う事ができる。
【００２６】
また、一実施形態の半導体記憶装置では、上記コンタクトプラグに略沿った形状の上記フローティングゲートの上記側面の高さ寸法は、上記フローティングゲートの下面の内の上記拡散領域とオーバーラップしている上記一部のチャネル方向の長さ寸法よりも大きい。
【００２７】
この一実施形態の半導体記憶装置によれば、上記フローティングゲートの上記側面の高さ寸法は、上記フローティングゲートの下面の内の上記拡散領域とオーバーラップしている上記一部のチャネル方向の長さ寸法よりも大きいので、上記コンタクトプラグに対向する上記フローティングゲートの面積を、上記拡散領域に対向する上記フローティングゲートの面積よりも大きくできて、上記フローティングゲートと上記コンタクトプラグの間で、確実に電子をトンネルさせることができる。
【００２８】
また、一実施形態の半導体記憶装置では、上記フローティングゲートと上記コンタクトプラグとの間の距離は、上記ゲート電極と上記フローティングゲートとの間の距離よりも小さい。
【００２９】
この一実施形態の半導体記憶装置によれば、上記フローティングゲートと上記コンタクトプラグとの間の距離は、上記ゲート電極と上記フローティングゲートとの間の距離よりも小さいので、上記コンタクトプラグから上記フローティングゲートへの電子のトンネル確率が、上記フローティングゲートから上記ゲート電極への電子のトンネル確率よりも高くなって、上記フローティングゲートへ注入された電荷がすべてそのまま上記ゲート電極へ再トンネルで放出されることはなく、上記フローティングゲート内に電荷を蓄積することができる。一方、上記ゲート電極から上記フローティングゲートへの電子のトンネル確率よりも、上記フローティングゲートから上記コンタクトプラグへの電子のトンネル確率が充分大きくなり、電荷の抜き取りをスムーズに行える。このように、書き込みないし消去を確実にかつ高速に行う事ができる。
【００３０】
また、一実施形態の半導体記憶装置では、上記ゲート電極および上記拡散領域の上部に、層間絶縁膜を有し、上記フローティングゲートと上記コンタクトプラグの間に、上記層間絶縁膜の材質と異なる材質からなる規制用絶縁膜を有する。
【００３１】
この一実施形態の半導体記憶装置によれば、上記フローティングゲートと上記コンタクトプラグの間に、上記層間絶縁膜の材質と異なる材質からなる規制用絶縁膜を有するので、上記フローティングゲートが上記層間絶縁膜と異なる材質の絶縁膜で保護されるため、上記コンタクトプラグの形成時に、上記層間絶縁膜を選択的にエッチングするエッチング手段を用いることにより、上記コンタクトプラグと上記フローティングゲートの接触を防止することができる。これに加え、上記コンタクトプラグと上記フローティングゲートの間の電子のトンネリングによって書き込みないし消去動作を行う場合に、このトンネル距離を一定とすることができるため、動作性能のバラツキを防止することができる。
【００３２】
また、一実施形態の半導体記憶装置では、上記規制用絶縁膜は、上記ゲート側壁絶縁膜よりもトンネル障壁が低い材質からなる。
【００３３】
この一実施形態の半導体記憶装置によれば、トンネル絶縁膜の少なくとも一部として作用する上記規制用絶縁膜が、高いトンネル効率を持つため、書き込みおよび消去を高速化することができる。
【００３４】
また、一実施形態の半導体記憶装置では、上記層間絶縁膜は、シリコン酸化物からなり、上記規制用絶縁膜は、シリコン窒化物からなる。
【００３５】
この一実施形態の半導体記憶装置によれば、上記層間絶縁膜は、シリコン酸化物からなり、上記規制用絶縁膜は、シリコン窒化物からなるので、上記層間絶縁膜に対するエッチングレートと、上記規制用絶縁膜に対するエッチングレートとの間に大きな選択比を持たせることが容易にできる。このため、上記コンタクトプラグを形成するときに、上記層間絶縁膜をエッチングする際、上記規制用絶縁膜をエッチングのストッパーとすることができ、上記コンタクトプラグと上記フローティングゲートとの接触を防止する。
【００３６】
また、一実施形態の半導体記憶装置では、上記フローティングゲートの上記側面と上記コンタクトプラグとの間の距離は、１０ｎｍ未満である。
【００３７】
この一実施形態の半導体記憶装置によれば、上記フローティングゲートと上記コンタクトプラグの間の距離が近いため、両者間のトンネル効率が高くなり、高速に書き込みないし消去を行うことができる。
【００３８】
また、この発明の半導体記憶装置の製造方法は、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の両側にゲート側壁絶縁膜を介してフローティングゲートを形成する工程と、
上記半導体層に上記フローティングゲートの一部とオーバーラップする拡散領域を形成する工程と、
上記拡散領域および上記フローティングゲートを覆うように、規制用絶縁膜を形成する工程と、
上記規制用絶縁膜を覆うように、この規制用絶縁膜の材質と異なる材質からなる層間絶縁膜を形成する工程と、
異方性エッチングによって上記拡散領域上にコンタクトホールを形成する工程と、
ウェットエッチングによって上記規制用絶縁膜が露出するように上記コンタクトホールの内径を広げる工程と、
上記コンタクトホールにコンタクトプラグを形成する工程と
を備えることを特徴としている。
【００３９】
この発明の半導体記憶装置の製造方法によれば、異方性エッチングによって上記拡散領域上にコンタクトホールを形成する工程と、ウェットエッチングによって上記規制用絶縁膜が露出するように上記コンタクトホールの内径を広げる工程とを備えるので、上記コンタクトホールを形成するときに、アライメントずれを生じても、特殊なプロセス装置を用いることなく極めて容易に、上記フローティングゲートと上記コンタクトプラグの間の距離を一定とすることができる。
【００４０】
また、上記拡散領域は、上記フローティングゲートの一部とオーバーラップしており、上記フローティングゲートの側面を、上記コンタクトプラグに略沿った形状にできると共に、上記コンタクトプラグを、上記フローティングゲートの近傍にできるので、上記フローティングゲートと上記コンタクトプラグの間で電子をトンネルさせて半導体記憶装置の書き込みないし消去動作を行うことができる。このように、上記半導体層上のデバイス面積を増大させることなく、電子のトンネル領域面積を大きくとることができ、書き込みないし消去を高速に行うことができる半導体記憶装置を製造することができる。
【００４１】
また、一実施形態の半導体記憶装置の製造方法では、上記規制用絶縁膜として、上記ゲート側壁絶縁膜よりもトンネル障壁が低い材質を用いる。
【００４２】
この一実施形態の半導体記憶装置の製造方法によれば、上記規制用絶縁膜として、上記ゲート側壁絶縁膜よりもトンネル障壁が低い材質を用いるので、トンネル絶縁膜の少なくとも一部として作用する上記規制用絶縁膜が、高いトンネル効率を持つため、高速に書き込みおよび消去ができる半導体記憶装置が得られる。
【００４３】
また、一実施形態の半導体記憶装置の製造方法では、上記層間絶縁膜として、シリコン酸化物よりなる材質を用い、上記規制用絶縁膜として、シリコン窒化物よりなる材質を用いる。
【００４４】
この一実施形態の半導体記憶装置の製造方法によれば、上記層間絶縁膜として、シリコン酸化物よりなる材質を用い、上記規制用絶縁膜として、シリコン窒化物よりなる材質を用いるので、上記層間絶縁膜に対するエッチングレートと、上記規制用絶縁膜に対するエッチングレートとの間に大きな選択比を持たせることが、容易にできる。このため、上記コンタクトプラグを形成するときに、上記層間絶縁膜をエッチングする際、上記規制用絶縁膜をエッチングのストッパーとすることができ、上記コンタクトプラグと上記フローティングゲートの接触を防止する。
【００４５】
また、一実施形態の半導体記憶装置の製造方法では、上記フローティングゲートと上記コンタクトプラグの少なくとも一部の距離を、１０ｎｍ未満とする。
【００４６】
この一実施形態の半導体記憶装置の製造方法によれば、上記フローティングゲートと上記コンタクトプラグの少なくとも一部の距離を、１０ｎｍ未満とするので、上記フローティングゲートと上記コンタクトプラグの間の距離が近いため、両者間のトンネル効率が高くなり、高速に書き込みないし消去ができる半導体記憶装置が得られる。
【００４７】
また、この発明の半導体記憶装置の動作方法は、
上記半導体記憶装置の動作方法であって、
上記コンタクトプラグと上記フローティングゲートの上記側面との間の電子のトンネリングによって、書き込みまたは消去動作を行うことを特徴としている。
【００４８】
この発明の半導体記憶装置の動作方法によれば、書き込みまたは消去において、ホットキャリアを生成せず、トンネル現象によって直接的に上記フローティングゲートへの電荷の注入ないし抜き取りを行うため、少ない消費電力で、かつ、高速に、書き込みまたは消去を行うことができる。
【発明の効果】
【００４９】
この発明の半導体記憶装置によれば、上記拡散領域は、上記フローティングゲートの一部とオーバーラップしており、上記フローティングゲートの側面は、上記コンタクトプラグに略沿った形状であり、上記コンタクトプラグは、上記フローティングゲートの近傍にあるので、デバイス面積を増大させることなく、メモリデバイスの書き込みおよび消去の速度を高速化させることができる。
【００５０】
この発明の半導体記憶装置の製造方法によれば、異方性エッチングによって上記拡散領域上にコンタクトホールを形成する工程と、ウェットエッチングによって上記規制用絶縁膜が露出するように上記コンタクトホールの内径を広げる工程とを備えるので、上記フローティングゲートの側面を、上記コンタクトプラグに略沿った形状にできると共に、上記コンタクトプラグを、上記フローティングゲートの近傍にできるので、書き込みないし消去が高速になり、かつ、性能バラツキの小さいデバイスを容易に得ることができる。
【００５１】
この発明の半導体記憶装置の動作方法によれば、上記コンタクトプラグと上記フローティングゲートの上記側面との間の電子のトンネリングによって、書き込みまたは消去動作を行うので、高速でかつ消費電力の低い、メモリデバイスの書き込みおよび消去動作を実現できる。
【発明を実施するための最良の形態】
【００５２】
以下、この発明を図示の実施の形態により詳細に説明する。
【００５３】
（第１の実施形態）
図１は、この発明の半導体記憶装置の第１の実施形態である概略断面図を示している。なお、ここでは、ｎ型デバイスについて説明するが、不純物の導電型と印加バイアスを逆にすれば、ｐ型デバイスとして形成し使用することも可能である。
【００５４】
この半導体記憶装置は、（半導体層としての）半導体基板１０１と、この半導体基板１０１上にゲート絶縁膜１０２を介して形成されたコントロールゲート電極１０３とを有する。
【００５５】
上記半導体基板１０１としては、例えば、ｐ型シリコンを用い、上記ゲート絶縁膜１０２としては、例えば、厚さ１２ｎｍの熱酸化膜を用い、上記ゲート電極１０３としては、例えば、厚さ２００ｎｍのポリシリコンを用いる。
【００５６】
なお、ここでは、上記半導体基板１０１を用いているが、絶縁体等の基板上に設けた半導体層を用いても構わない。また、上記半導体基板１０１（すなわち、半導体層）の表面には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）などによる素子分離帯を適宜設けてもよい。
【００５７】
上記半導体基板１０１の上部で、上記ゲート電極１０３下側に、チャネル領域が設けられている。このチャネル領域（または上記ゲート電極１０３）の両側で、上記半導体基板１０１の上部に、上記半導体基板１０１と逆導電型の拡散領域、すなわち砒素等が注入されたソース・ドレイン領域１０４、１０５が設けられている。
【００５８】
上記ソース・ドレイン領域１０４、１０５に隣接して、ｐ型不純物濃度が高いハロー領域を、上記ゲート電極１０３の近傍に形成しておいてもよい。
【００５９】
上記ゲート電極１０３の両側面に、ゲート側壁絶縁膜１０８、１０９を介して、フローティングゲート１１０、１１１が設けられ、このフローティングゲート１１０、１１１は、フローティングゲート絶縁膜１０６、１０７によって、上記半導体基板１０１および上記ソース・ドレイン領域１０４、１０５と絶縁されている。
【００６０】
上記フローティングゲート絶縁膜１０６、１０７および上記ゲート側壁絶縁膜１０８、１０９としては、表面熱酸化によって形成されるシリコン酸化膜を用いてもよく、また、上記フローティングゲート１１０、１１１としては、ポリシリコンを用いてもよい。
【００６１】
上記フローティングゲート絶縁膜１０６、１０７および上記ゲート側壁絶縁膜１０８、１０９の形成は、上述の背景技術と同様の方法を用いてもよい。しかし、この第１の実施形態では、上記フローティングゲート絶縁膜１０６、１０７と、上記ゲート側壁絶縁膜１０８、１０９との膜厚は、同じであってもよい。つまり、上記半導体基板１０１の表面と上記ゲート電極１０３の表面（側面を含む）を熱酸化した後、ドライエッチング工程を行うことなく、全面にポリシリコンを堆積し、エッチバックにより、上記フローティングゲート１１０、１１１を形成してよい。
【００６２】
上述の背景技術において行っていた熱酸化膜に対するドライエッチングは、上記フローティングゲート１１０、１１１下に相当する上記半導体基板１０１の表面へもプラズマダメージを与え、デバイス特性を悪化させる可能性があるため、この第１の実施形態では、このドライエッチング工程が不要であることは、工程の簡略化のみならず、デバイス性能の面からも好ましい。
【００６３】
また、上記ソース・ドレイン領域１０４、１０５と、上記フローティングゲート１１０、１１１と、上記コントロールゲート電極１０３との位置関係は、図１に示すように、上記ソース・ドレイン領域１０４（１０５）が、上記フローティングゲート１１０（１１１）の一部とオーバーラップしており、上記ゲート電極１０３とはオーバーラップしていない。
【００６４】
上記ソース・ドレイン領域１０４、１０５、上記フローティングゲート１１０、１１１、および、上記コントロールゲート電極１０３の上には、層間絶縁膜１１２が堆積されている。
【００６５】
上記ソース・ドレイン領域１０４、１０５に接続される上記コンタクトプラグ１１３、１１４が形成されている。また、上記ゲート電極１０３に接続される（図示しない）他のコンタクトプラグが形成されている。また、上記層間絶縁膜１１２上には、上記コンタクトプラグ１１３、１１４および上記他のコンタクトプラグに電気的に接続される（図示しない）メタル配線が形成されている。
【００６６】
上記フローティングゲート１１０、１１１の側面は、上記コンタクトプラグ１１３、１１４に略沿った形状であり、上記コンタクトプラグ１１３、１１４は、上記フローティングゲート１１０、１１１の近傍にある。具体的に述べると、上記フローティングゲート１１０、１１１の側面は、上記半導体基板１０１に略垂直な形状である。
【００６７】
上記フローティングゲート１１０、１１１の上記側面の高さ寸法は、上記フローティングゲート１１０、１１１の下面の内の上記ソース・ドレイン領域１０４、１０５とオーバーラップしている上記一部のチャネル方向の長さ寸法よりも大きい。
【００６８】
上記フローティングゲート１１０、１１１と上記コンタクトプラグ１１３、１１４との間の距離は、上記ゲート電極１０３と上記フローティングゲート１１０、１１１との間の距離よりも小さい。例えば、上記フローティングゲート１１０、１１１と上記コンタクトプラグ１１３、１１４との間の距離を５ｎｍとし、上記ゲート電極１０３と上記フローティングゲート１１０、１１１との間の距離を８ｎｍとする。  
【００６９】
次に、図２を用いて、この第１の実施形態の半導体記憶装置の書き込み動作を説明する。例えば、上記ソース・ドレイン領域１０４、１０５および上記半導体基板１０１へ０Ｖ、上記ゲート電極１０３へ１０Ｖなどの電圧を印加する。この場合、上記ゲート電極１０３下には反転層１１７が生じ、上記ソース・ドレイン領域１０４、１０５は、ほぼ同電位となる。
【００７０】
このとき、上記コンタクトプラグ１１３、１１４と上記ゲート電極１０３との間の電界によって、上記コンタクトプラグ１１３、１１４から上記フローティングゲート１１０、１１１へ電子のトンネリングが起こり、電荷１１５、１１６が注入される。
【００７１】
この第１の実施形態では、上記コンタクトプラグ１１３（１１４）と上記フローティングゲート１１０（１１１）との間の距離を、上記フローティングゲート１１０（１１１）と上記コントロールゲート１０３との間距離よりも小さくなるように設定しているため、上記コンタクトプラグ１１３（１１４）から上記フローティングゲート１１０（１１１）への電子のトンネル確率が、上記フローティングゲート１１０（１１１）から上記ゲート側壁絶縁膜１０８（１０９）を介して上記コントロールゲート電極１０３へ電子がトンネルする確率よりも高くなる。このため、上記フローティングゲート１１０（１１１）へ注入された電荷１１５（１１６）がすべてそのまま上記コントロールゲート電極１０３へ再トンネルで放出されることはなく、上記フローティングゲート１１０（１１１）内に電荷１１５（１１６）を蓄積することができる。
【００７２】
この第１の実施形態では、電子のトンネリングが、主に、上記フローティングゲート１１０の側面から起きている。このように、トンネル領域が上記フローティングゲート１１０（１１１）の側面にあるため、トンネル領域面積を非常に大きくとることができ、高速に書き込みを行うことができる。さらに、高速化にするには、上記コントロールゲート１０３と上記フローティングゲート１１０、１１１の高さを高くすればよく、水平方向の面積を増加させる必要がないため、チップ面積の増大を招くことはない。
【００７３】
次に、図３を用いて、この第１の実施形態の半導体記憶装置の消去動作方法を説明する。例えば、一方の上記ソース・ドレイン領域１０４へ０Ｖ、他方の上記ソース・ドレイン領域１０５へ５Ｖ、上記半導体基板１０１へ０Ｖ、上記ゲート電極１０３へ−５Ｖなどの電圧を印加する。
【００７４】
この場合、上記ゲート電極１０３のバイアスは、負であるため、いわゆる蓄積状態となり、上記ゲート電極１０３下に反転層は生じず、上記ソース・ドレイン領域１０４、１０５は、互いに絶縁されている。このとき、図中右側（一方）の上記コンタクトプラグ１１４と上記ゲート電極１０３との間には高電界がかかって、図中右側（一方）の上記フローティングゲート１１１から上記一方のコンタクトプラグ１１４への電子のトンネリングが起こり、図中右側（一方）に蓄積されている電荷１１６は、上記一方のコンタクトプラグ１１４へ放出される。
【００７５】
上記書き込み動作と同様の理由、すなわち、上記コントロールゲート１０３と上記一方のフローティングゲート１１１との間の距離を、上記一方のフローティングゲート１１１と上記一方のコンタクトプラグ１１４との間の距離よりも大きく設定していることで、上記コントロールゲート電極１０３から上記一方のフローティングゲート１１１への電子のトンネル確率よりも、上記一方のフローティングゲート１１１から上記一方のコンタクトプラグ１１４へのトンネル確率が充分大きくなって、上記一方の電荷１１６の抜き取りがスムーズに行われる。
【００７６】
一方、上記一方のコンタクトプラグ１１４と上記ゲート電極１０３との間の電界は小さいため、上記一方のフローティングゲート１１１から上記一方のコンタクトプラグ１１４への電子のトンネリングは無視できるほど小さく、図中左側（他方）に蓄積されている電荷１１５は、図中左側（他方）の上記フローティングゲート１１０に保存されたままである。
【００７７】
この消去動作においても、上記一方のフローティングゲート１１１の側面をトンネル領域としているため、トンネル領域面積を大きくとることができ、高速に消去が可能である。なお、消去時の上記ソース・ドレイン領域１０４、１０５の電圧を入れ替えると、左の上記フローティングゲート１１０中に、蓄積されている電荷１１５の消去が可能であり、また、消去時に上記ソース・ドレイン領域１０４、１０５の両方を５Ｖとすると、両側の上記フローティングゲート１１０、１１１の消去を同時に行うことも可能である。
【００７８】
ここで説明した書き込みおよび消去動作では、電子のトンネリングのみを用いているため、書き込みおよび消去ともに極めて少ない消費電力で行うことができる。
【００７９】
次に、図４Ａおよび図４Ｂを用いて、この第１の実施形態の半導体記憶装置の読出し動作について説明する。なお、図４Ａおよび図４Ｂでは、上記コンタクトプラグおよび上記層間絶縁膜を省略して描いている。
【００８０】
この読出し動作により、左の上記フローティングゲート１１０中の電荷の多寡、右の上記フローティングゲート１１１中の電荷の多寡を、別々に読み出すことができるので、１つのデバイスで２ビットの情報を記憶することができる。
【００８１】
ここでは特に、上記左のフローティングゲート１１０内のみに負電荷１１５が蓄積されている場合を例に用いて説明する。
【００８２】
図４Ａは、上記左のフローティングゲート１１０中の電荷に対する読出しである。この場合には、上記ソース・ドレイン領域のうち左側をソース領域１０４として０Ｖ、上記ソース・ドレイン領域のうち右側をドレイン領域１０５として３Ｖなどの電圧を印加し、上記ゲート電極１０３へ例えば３Ｖなどの電圧を印加する。上記半導体基板１０１は０Ｖとする。
【００８３】
このとき、上記ゲート電極１０３下部に反転層１１７が生じて、上記ソース領域１０４から上記ドレイン領域１０５へと電子が流れるが、上記ソース領域１０４近傍の上記左のフローティングゲート１１０に蓄積されている負電荷１１５のポテンシャルの影響により、負電荷１１５が無い場合に比べて小さな電流量となる。つまり、この電流量の大きさを検出することによって、上記左のフローティングゲート１１０内の電荷の多寡を検出することができる。これを情報記憶として用いると、１ビットの情報を記憶することができる。
【００８４】
一方、図４Ｂは、右のフローティングゲート１１１中の電荷に対する読出しである。この場合には、図４Ａとはソース・ドレインを入れ替えて、左側をドレイン領域１０４として３Ｖ、右側をソース領域１０５として０Ｖ、上記ゲート電極１０３へ３Ｖ、上記半導体基板１０１へ０Ｖなどの電圧を印加する。
【００８５】
このとき、上記ソース領域１０５から上記ドレイン領域１０４へ電子が流れるが、上記ソース領域１０５近傍の右の上記フローティングゲート１１１中に蓄積されている電荷が無いため、負の蓄積電荷がある場合に比べて電流量が大きくなる。左の上記フローティングゲート１１０には負電荷１１５が蓄積されているが、その付近では反転層１１７がピンチオフしているため、電流量は負電荷１１５のポテンシャルの影響を受けにくく、負電荷１１５の有無によって電流量はほとんど変動しない。上記右のフローティングゲート１１１内の電荷の多寡が、上記ソース領域１０５から上記ドレイン領域１０４の電子の流量に中心的な影響を与えることになる。
【００８６】
つまり、上記ソース・ドレイン領域１０４、１０５のうち左右どちらをソースにとるかによって、そのソース側のフローティングゲート中の電荷量のみを検出することが可能であるので、両側のフローティングゲートのそれぞれを１ビットずつの情報記憶に用いることができる。すなわち、１つのメモリデバイスで２ビットの情報を記憶することができる利点がある。
【００８７】
この第１の実施形態の半導体記憶装置の代表的な使用方法としては、上述のとおりに、まず、図２に示すように、全フローティングゲート中に一括書き込みを行った後、図３に示すように、１ビットごとに適宜消去を行って情報を記憶し、図４Ａおよび図４Ｂに示すように、１ビットごとに読出しを行う方法をとることができる。
【００８８】
上記構成の半導体記憶装置によれば、上記ソース・ドレイン領域１０４、１０５は、上記フローティングゲート１１０、１１１の一部とオーバーラップしており、上記フローティングゲート１１０、１１１の側面は、上記コンタクトプラグ１１３、１１４に略沿った形状であり、上記コンタクトプラグ１１３、１１４は、上記フローティングゲート１１０、１１１の近傍にあるので、上記フローティングゲート１１０、１１１と上記コンタクトプラグ１１３、１１４の間で電子をトンネルさせて半導体記憶装置の書き込みないし消去動作を行うことができる。このように、上記半導体基板１０１上のデバイス面積を増大させることなく、電子のトンネル領域面積を大きくとることができ、書き込みないし消去を高速に行う事ができる。
【００８９】
また、上記フローティングゲート１１０、１１１の上記側面の高さ寸法は、上記フローティングゲート１１０、１１１の下面の内の上記ソース・ドレイン領域１０４、１０５とオーバーラップしている上記一部のチャネル方向の長さ寸法よりも大きいので、上記コンタクトプラグ１１３、１１４に対向する上記フローティングゲート１１０、１１１の面積を、上記ソース・ドレイン領域１０４、１０５に対向する上記フローティングゲート１１０、１１１の面積よりも大きくできて、上記フローティングゲート１１０、１１１と上記コンタクトプラグ１１３、１１４の間で、確実に電子をトンネルさせることができる。
【００９０】
なお、上記フローティングゲート１１０、１１１の上記側面と上記コンタクトプラグ１１３、１１４との間の距離は、１０ｎｍ未満であることが好ましい。このように、上記フローティングゲート１１０、１１１と上記コンタクトプラグ１１３、１１４の間の距離が近いため、両者間のトンネル効率が高くなり、高速に書き込みないし消去を行うことができる。
【００９１】
（第２の実施形態）
図５は、この発明の半導体記憶装置の第２の実施形態を示している。この第２の実施形態では、ホットキャリアを用いて１ビットずつ書き込みを行うことを特徴としている。なお、書き込み動作以外はすべて上記第１の実施形態に準拠する。
【００９２】
上記右側のフローティングゲート１１１への書き込み動作について説明する。例えば、上記ゲート電極１０３に７Ｖ、上記半導体基板１０１へ０Ｖ、上記左側のソース・ドレイン領域１０４へ０Ｖ、上記右側のソース・ドレイン領域１０５へ７Ｖなどの電圧を印加する。
【００９３】
ここでの電圧値は、上記コンタクトプラグ１１３、１１４から上記フローティングゲート１１０、１１１へとトンネルによって電子が注入されるには不十分な電圧を適宜選び、これによって、トンネル現象による電荷の注入は殆ど無視できる量に抑えられる。
【００９４】
一方、上記ゲート電極１０３下に電子の流れ１１８が生じる。このとき、特に上記右側のフローティングゲート１１１下付近で、上記右側のソース・ドレイン領域１０５へ印加された電位による電界によって、ホットエレクトロン１１９が生じ、この電子が上記右側のフローティングゲート１１１へ注入される。左右のソース・ドレイン領域１０４、１０５の電圧を入れ替えれば、逆に、上記左側のフローティングゲート１１０のみへ電子を注入することも可能となる。上記第１の実施形態で説明した消去方法および読出し方法と組み合わせることで、個別ビットごとに書き込み、消去および読出しが可能となる。
【００９５】
（第３の実施形態）
この発明の第３の実施形態である半導体記憶装置の製造方法を、図６Ａ〜図１０を用いて説明する。ここでも、特にｎ型デバイスを製造する方法を例として説明する。
【００９６】
まず、図６Ａに示すように、半導体基板、例えばｐ型シリコン基板２０１の表面に、（図示しない）ＬＯＣＯＳあるいはＳＴＩなどの素子分離帯を設ける。ここでは、ｐ型シリコン基板を用いたが、ガラス基板等の上に設けたｐ型シリコン層を用いる事も可能である。
【００９７】
次に、上記シリコン基板２０１表面を熱酸化し、さらにＣＶＤ法などによってポリシリコン層を堆積した後、周知のリソグラフィ技術およびドライエッチング技術によって、パターニングし、ゲート絶縁膜２０２およびゲート電極２０３を形成する。
【００９８】
例えば、上記ゲート絶縁膜２０２の膜厚は７ｎｍとし、上記ゲート電極２０３の高さは２００ｎｍとする。なお、上述のように、上記ゲート絶縁膜２０２として、ここでは熱酸化膜を用いているが、ＣＶＤ法によって誘電膜を堆積して形成してもよい。また、周知のように、上記ゲート電極２０３として、タングステン等のメタル材料を用いてもよい。
【００９９】
次に、図６Ｂに示すように、上記半導体基板２０１および上記ゲート電極２０３の表面を熱酸化して、この表面に、例えば膜厚６ｎｍの絶縁膜２０６、２０７、２０８を形成する。これらの絶縁膜２０６、２０７、２０８は、やはりＣＶＤ法によって形成する事も可能である。その後、全面に導電材料、ここではポリシリコン層を、周知のＣＶＤ法によって堆積した後、ドライエッチング法を用いたエッチバックを行って、上記ゲート電極２０３の側壁に、上記絶縁膜２０８を挟んでサイドウォール状にフローティングゲート２１０、２１１を形成する。
【０１００】
このとき、図７Ａの上部から見た模式図に示すように、上記ゲート電極２０３の側面および上面は、上記絶縁膜２０８に覆われており、さらに、上記絶縁膜２０８の側面の周囲を、上記フローティングゲート２１０、２１１が取り囲んでいる。活性領域２３１の表面にも、上記絶縁膜が存在している。
【０１０１】
ここで、図７Ａでは、上記ゲート電極２０３を簡略化し方形として図示しているが、実際には、必要に応じ適切な形状を選択する事ができる。また、簡略化のため、上記活性領域２３１（後にソース・ドレインを形成する領域）を１対のみ図示しているが、実際のメモリセルアレイでは、一本のゲート電極（いわゆるワード線）に対し複数対のソース・ドレインが配置される。
【０１０２】
次に、図７Ｂに示すように、少なくとも上記活性領域２３１と上記フローティングゲート２１０、２１１が近接する部位を、（仮想線にて示す）フォトレジスト等の保護膜２３２で覆った後に、ドライエッチングを行う。
【０１０３】
この工程により、上記活性領域２３１に近接する領域の上記フローティングゲート２１０、２１１を残し、他の部分の上記フローティングゲート２１０、２１１を除去する。
【０１０４】
上記ゲート電極２０３および上記活性領域２３１は、上述のように上記絶縁膜で保護されているため、エッチングされず、結局、上記保護膜２３２で覆われていない部位のフローティングゲートのみを除去することができる。その後、上記保護膜２３２を、アッシング等の方法を用いて除去する。なお、ここでは、フローティングゲートのエッチングにドライエッチング法を用いたが、ウェットエッチング方法を用いる事も可能である。要するに、上記活性領域２３１と上記ゲート電極２０３の間の領域に、上記フローティングゲート２１０、２１１がサイドウォール状に配置され、上記活性領域２３１、上記ゲート電極２０３および上記フローティングゲート２１０、２１１が相互に絶縁されているような構造が得られればよい。この後、必要に応じて、上記活性領域２３１上の絶縁膜をウェットエッチング等の方法で除去する。
【０１０５】
次に、図８に示すように、表面に熱酸化ないしＣＶＤ法によって、表面に例えば厚さ２ｎｍのシリコン酸化膜２３３を形成し、さらに、ＣＶＤ法によって厚さ２ｎｍのシリコン窒化膜等の規制用絶縁膜２３４を堆積する。この規制用絶縁膜２３４の材質は、シリコン窒化膜に限るものではなく、フッ酸系溶液に対するエッチングレートがシリコン酸化膜よりも十分に小さい材料を選べばよい。また、電子のトンネル障壁がシリコン酸化膜よりも低い材質がより好ましい。これらの条件を満たし、かつ、シリコンデバイスプロセスで容易に用いることができる点を鑑みて、ここでは、シリコン窒化膜をその代表例として用いている。他に、酸化アルミニウム、酸化ハフニウムなどの材質を用いてもかまわない。なお、シリコン酸化膜２３３は無くても構わない。
【０１０６】
その後、高濃度の砒素ないしリンをイオン注入法によって注入し、さらに窒素雰囲気下でアニールを行うことによって、ソース・ドレイン領域２０４、２０５を形成する。また、さらにこれに加えて、求めるデバイス特性に応じ、上記砒素ないしリン注入よりも低い濃度のボロンを１５度から４５度の角度で注入し、いわゆるハロー領域を形成してもよい。
【０１０７】
なお、これらの注入工程は、この第３の実施形態では、上記シリコン窒化膜２３４の形成後に行っているが、必ずしもこのタイミングである必要はなく、上記シリコン窒化膜２３４の形成前で、上記ゲート電極２０３の形成後の、適当なタイミングで行えばよい。
【０１０８】
ただし、上記ソース・ドレイン領域２０４、２０５は、上記フローティングゲート２１０、２１１の一部とオーバーラップしており、上記ゲート電極２０３とはオーバーラップしていない。特に、上記フローティングゲート２１０、２１１直下の部位の一部が、キャリア空乏状態にあるのが望ましく、読出し時に、書き込みおよび消去のウィンドウを大きくとることができる。この第３の実施形態では、この構造を得る適切な手段として、上記シリコン窒化膜２３４堆積後に注入およびアニールを行っている。
【０１０９】
次に、図９に示すように、シリコン酸化膜を主成分とする層間絶縁膜２１２を全面に堆積し、上記ソース・ドレイン領域２０４、２０５へ接続するコンタクトプラグのためのコンタクトホール２３５を、周知のリソグラフィおよびエッチング技術によって形成する。このとき、このコンタクトホール２３５の開口位置は、上記フローティングゲート２１０、２１１に近接し、かつ、上記フローティングゲート２１０、２１１の側面の上記シリコン窒化膜２３４には直接接触しない位置とする。
【０１１０】
このコンタクトホール２３５を形成するエッチング方法は、まず、シリコン窒化膜（規制用絶縁膜２３４）よりもシリコン酸化膜（層間絶縁膜２１２）に対するエッチレートが高い条件でエッチングを行って、シリコン窒化膜（規制用絶縁膜２３４）に達するまでエッチングを行い、次に、シリコン酸化膜よりもシリコン窒化膜に対するエッチレートが高い条件でエッチングを行って、上記コンタクトホール２３５底部のシリコン窒化膜（規制用絶縁膜２３４）を除去する。この方法が、上記コンタクトホール２３５底部の上記ソース・ドレイン領域２０４、２０５の表面へのダメージが少なく、好ましい方法である。
【０１１１】
なお、上記コンタクトホール２３５の口径は、後にウェットエッチングで広げるため、この段階でのコンタクトホール２３５の内径は、最終的に所望するコンタクトプラグの径よりも小さくてよく、後のウェットエッチプロセスを考慮して設計しておけばよい。
【０１１２】
次に、上述のように、フッ酸を含む溶液によるウェットエッチングによって、上記コンタクトホール２３５の内径を広げ、同時に、上記コンタクトホール２３５の底部の酸化膜を除去する。このウェットエッチングは、上記フローティングゲート２１０、２１１の側面のシリコン窒化膜（規制用絶縁膜２３４）が上記コンタクトホール２３５の内部で露出する程度まで行う。このとき、シリコン窒化膜はフッ酸に対しほとんど溶解しないため、上記フローティングゲート２１０、２１１が露出することはない。
【０１１３】
その後、図１０に示すように、この開口を広げたコンタクトホール２３５へ、周知の方法で、タングステン等のプラグ材料を埋め込み、上記ソース・ドレイン領域２０４、２０５に接続するコンタクトプラグ２１３、２１４を形成する。
【０１１４】
この後、適宜、（図示しない）上記メタル配線を形成する。また、上記ゲート電極２０３への他のコンタクトプラグについても図示していないが、この他のコンタクトプラグの形成は、上記ソース・ドレイン領域２０４、２０５への上記コンタクトプラグ２１３、２１４の形成工程と同時に形成できることは、周知のコンタクトプラグ形成技術から見て明らかである。
【０１１５】
次に、上記工程を経て得られた第３の実施形態の半導体記憶装置の書き込み、消去および読出しは、既述の第１の実施形態および第２の実施形態と同様に行うことができる。
【０１１６】
図１１に、上記第１の実施形態で説明した書き込み方法に基づいて、上記第３の実施形態の半導体記憶装置の書き込み動作を示している。例えば、上記ソース・ドレイン領域２０４、２０５および上記半導体基板２０１へ０Ｖ、上記ゲート電極２０３へ７Ｖなどの電圧を印加する。なお、この際に生じる反転層は、図示省略している。
【０１１７】
このとき、上記コンタクトプラグ２１３、２１４と、上記ゲート電極２０３との間の電界によって、上記コンタクトプラグ２１３、２１４から上記フローティングゲート２１０、２１１へ電子のトンネリングが起こり、電荷２１５、２１６が注入されて、書き込みが行われる。
【０１１８】
このように、トンネル領域が、上記フローティングゲート２１０、２１１の側面にあるために、デバイスの面積を増大させずにトンネル領域を大きくとることができ、高速に書き込みができる。
【０１１９】
一方、消去に関しても、上記第１の実施形態と同様である。例えば、上記半導体基板２０１を０Ｖ、上記ゲート電極２０３を−４Ｖ、上記ソース・ドレイン領域２０４、２０５の一方を４Ｖ、上記ソース・ドレイン領域２０４、２０５の他方を０Ｖなどとすれば、４Ｖ印加側のフローティングゲート内の電荷を消去できる。なお、上記ソース・ドレイン領域２０４、２０５の両方に、４Ｖ印加すれば、両側のフローティングゲート内の電荷を同時に消去できる。
【０１２０】
さらに、この第３の実施形態においては、上記第１の実施形態の利点に加えて、次のような利点がある。すなわち、上記フローティングゲート２１０（２１１）と上記コンタクトプラグ２１３（２１４）との間のトンネル距離が、上記シリコン酸化膜２３３と上記シリコン窒化膜２３４との膜厚によって規定される。
【０１２１】
この製造方法によれば、コンタクトホール形成時のリソグラフィ工程で目合わせズレが生じても、最終的に形成される上記コンタクトプラグ２１３、２１４と上記フローティングゲート２１０、２１１との距離は、一定とすることができ、特に、左右のフローティングゲート２１０、２１１においてアンバランスになることがない。
【０１２２】
このトンネル距離は、トンネル効率に大きく影響するため、この実施形態で示したトンネル距離を自己整合的に一定とする方法は、書き込みおよび消去の速度における、ロット間バラツキ、および、左右フローティングゲート間のバラツキを防ぐために、非常に効果的な手段である。
【０１２３】
また、この実施形態では、トンネル絶縁膜としてその一部に上記シリコン窒化膜２３４を使用しているが、このシリコン窒化膜はシリコン酸化膜よりも電子のトンネル障壁が低いため、効率的に電子をトンネルさせることができ、書き込み・消去を高速化させることができる。
【０１２４】
なお、書き込み動作は、上記第２の実施形態と同様に、ホットキャリア注入を用い、消去動作のみに電子のトンネリングを用いることも可能である。この場合、書き込み動作において、左右のフローティングゲートに対し個別に書き込みを行うことができ、消去において、電子のトンネリングを用いて少ない消費電力で行うことができる。
【０１２５】
また、上記規制用絶縁膜２３４として、上記ゲート側壁絶縁膜２０８よりもトンネル障壁が低い材質を用いるのが好ましい。このように、トンネル絶縁膜の少なくとも一部として作用する上記規制用絶縁膜２３４が、高いトンネル効率を持つため、高速に書き込みおよび消去ができる半導体記憶装置が得られる。
【０１２６】
また、上記フローティングゲート２１０、２１１と上記コンタクトプラグ２１３、２１４の少なくとも一部の距離を、１０ｎｍ未満とするのが好ましい。このように、上記フローティングゲート２１０、２１１と上記コンタクトプラグ２１３、２１４の間の距離が近いため、両者間のトンネル効率が高くなり、高速に書き込みないし消去ができる半導体記憶装置が得られる。
【０１２７】
なお、この発明は上述の実施形態に限定されない。例えば、この実施形態で示した各膜の膜種、膜厚および印加する電圧は、あくまで一例であり、デバイスの使用目的等に合わせて適宜設計すればよい。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施形態における半導体記憶装置の要部の概略断面図である。
【図２】本発明の第１の実施形態における半導体記憶装置の書き込み動作を説明する概略断面図である。
【図３】本発明の第１の実施形態における半導体記憶装置の消去動作を説明する概略断面図である。
【図４Ａ】本発明の第１の実施形態における半導体記憶装置の第１の読出し方法を説明する概略断面図である。
【図４Ｂ】本発明の第１の実施形態における半導体記憶装置の第２の読出し方法を説明する概略断面図である。
【図５】本発明の第２の実施形態における半導体記憶装置の書き込み動作を説明する概略断面図である。
【図６Ａ】本発明の第３の実施形態における半導体記憶装置の製造方法を説明する概略工程断面図である。
【図６Ｂ】本発明の第３の実施形態における半導体記憶装置の製造方法を説明する概略工程断面図である。
【図７Ａ】本発明の第３の実施形態における半導体記憶装置の製造方法を説明する概略工程俯瞰図である。
【図７Ｂ】本発明の第３の実施形態における半導体記憶装置の製造方法を説明する概略工程俯瞰図である。
【図８】本発明の第３の実施形態における半導体記憶装置の製造方法を説明する概略工程断面図である。
【図９】本発明の第３の実施形態における半導体記憶装置の製造方法を説明する概略工程断面図である。
【図１０】本発明の第３の実施形態における半導体記憶装置の製造方法を説明する概略工程断面図である。
【図１１】本発明の第３の実施形態における半導体記憶装置の書き込み動作を説明する概略断面図である。
【図１２】従来の半導体記憶装置の要部の概略断面図である。
【図１３Ａ】従来の半導体記憶装置の製造方法を説明する概略工程断面図である。
【図１３Ｂ】従来の半導体記憶装置の製造方法を説明する概略工程断面図である。
【図１４】従来の半導体記憶装置の書き込み動作を説明する概略断面図である。
【図１５】従来の半導体記憶装置の読出し動作を説明する概略断面図である。
【図１６】従来の半導体記憶装置の消去動作を説明する概略断面図である。
【符号の説明】
【０１２９】
１０１、２０１  半導体基板
１０２、２０２  ゲート絶縁膜
１０３、２０３  （コントロール）ゲート電極
１０４、１０５、２０４、２０５  ソース・ドレイン領域
１０６、１０７、２０６、２０７  フローティングゲート絶縁膜
１０８、１０９、２０８  ゲート側壁絶縁膜
１１０、１１１、２１０、２１１  フローティングゲート
１１２、２１２  層間絶縁膜
１１３、１１４、２１３、２１４  コンタクトプラグ
１１５、１１６、２１５、２１６  電荷
１１７  反転層
１１８  電子の流れ
１１９  ホットエレクトロン
２３１  活性領域
２３２  保護膜（フォトレジスト）
２３３  シリコン酸化膜
２３４  規制用絶縁膜（シリコン窒化膜）
２３５  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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