(57)【要約】【課題】  ２以上の被試験対象を試験する場合に、フォーマッタを被試験対象ごとに設ける必要がないＩＣテスタを実現することを目的にする。【解決手段】  本発明は、２以上被試験対象を同時に試験するＩＣテスタに改良を加えたものである。本装置は、試験信号を出力するフォーマッタと、被試験対象ごとに設けられ、フォーマッタの出力を入力し、スルーして出力または保持して出力するラッチ回路と、このラッチ回路の出力を入力し、被試験対象に出力するドライバとを備えたことを特徴とする装置である。【選択図】      図１
2006071291.tif 000002
【特許請求の範囲】
【請求項１】
２以上被試験対象を同時に試験するＩＣテスタにおいて、
試験信号を出力するフォーマッタと、
前記被試験対象ごとに設けられ、前記フォーマッタの出力を入力し、スルーして出力または保持して出力するラッチ回路と、
このラッチ回路の出力を入力し、前記被試験対象に出力するドライバと
を備えたことを特徴とするＩＣテスタ。
【請求項２】
ラッチ回路の制御を行う制御部を設けたことを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
２以上の被試験対象を同時に試験するＩＣテスタにおいて、
試験信号、この試験信号のイネーブル信号を出力するフォーマッタと、
前記被試験対象ごとに設けられ、前記フォーマッタの出力を入力し、終端電圧を入力し、イネーブル信号により、試験信号のハイ、ロウを出力し、前記被試験対象に終端電圧に出力するドライバと、
前記フォーマッタのイネーブル信号を無効にし、前記ドライバに終端電圧を与える制御部と
を有することを特徴とするＩＣテスタ。
【請求項４】
制御部は、終端電圧を試験信号のハイ電圧、ロウ電圧に変更することを特徴とする請求項３記載のＩＣテスタ。
【請求項５】
イネーブル信号をディスエーブルとするディスエーブル電圧、イネーブル信号のしきい値となるスレッショルド電圧を制御部により切り換えて、ドライバに与えられるイネーブ信号の他方の差動信号として与える切換部を設けたことを特徴とする請求項３または４記載のＩＣテスタ。
【請求項６】
フォーマッタの出力するイネーブル信号と、このイネーブル信号のディスエーブルとなる固定値とを制御部により切り換えて、ドライバに出力する切換部を設けたことを特徴とする請求項３または４記載のＩＣテスタ。
【請求項７】
制御部は、終端電圧の出力を制御する終端電圧制御信号をドライバに出力し、ドライバが、終端電圧制御信号により、ハイゼット、終端電圧を出力することを特徴とする請求項３〜６のいずれかに記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２以上被試験対象、例えばＩＣ、ＬＳＩ等を同時に試験するＩＣテスタに関し、２以上の被試験対象を試験する場合に、フォーマッタを被試験対象ごとに設ける必要がないＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験対象（以下ＤＵＴ）に試験信号を与え、ＤＵＴの出力によりＤＵＴの良否の判定を行うものである。このような装置は例えば特許文献１等に記載されている。そして、２つのＤＵＴを同時に試験する場合、２つのＤＵＴに試験信号を与えるドライバ側の動作は同じ動作を行っている。このため、一方のＤＵＴのみに信号を与える必要が生じた場合、他方のＤＵＴには、現在の状態を保持するように構成していた。このような装置を図５に示し説明する。
【０００３】
【特許文献１】特開２０００−２９２５００号公報（段落番号０００２〜００２０、図３）
【０００４】
図５において、タイミング発生器１は、レート信号を出力する。複数のピンエレクトロニクス２Ａ，２Ｂは、それぞれＤＵＴＡ、ＤＵＴＢのピンごとに設けられ、フォーマッタ２１、ドライバ２２、ウィンドウコンパレータ２３、比較部２４等から構成される。フォーマッタ２１は、タイミング発生器１のレート信号を入力し、図示しないパターンジェネレータよりパターンデータを入力し、波形整形を行い、試験信号（差動信号）を出力する。ドライバ２２は、ハイ電圧ＶＩＨ、ロウ電圧ＶＩＬを入力し、フォーマッタ２１の出力を入力し、ＤＵＴＡ、ＤＵＴＢに出力する。ウィンドウコンパレータ２３は、ＤＵＴＡ、ＤＵＴＢの出力を入力し、比較電圧ＶＲＨ，ＶＲＬと比較する。比較部２４は、ウィンドウコンパレータ２３の出力と図示しないパターンジェネレータからの期待値とを比較する。制御部３は、比較部２４の出力を入力し、フォーマッタ２１の出力を制御する。
【０００５】
このような装置の動作を以下に説明する。タイミング発生器１は、レート信号をピンエレクトロニクス２Ａ，２Ｂに与え、フォーマッタ２１がパターンデータとレート信号により、エッジを作成し、エッジをＳＲフリップフロップのセット、リセット端子に入力し、試験信号を作成し、試験信号をドライバ２２に出力する。ドライバ２２はＤＵＴＡ，Ｂの入力ピンに試験信号を与える。そして、ＤＵＴＡ，Ｂの出力ピンからの信号を、ウィンドウコンパレータ２３で比較し、この出力と期待値とを比較部２４が比較し、制御部３に出力する。ここで、ＤＵＴＡ、ＤＵＴＢの一方が所望の状態になったら、試験信号を与える動作を止め、他方のＤＵＴＡ、ＤＵＴＢも所望の状態になるまで、試験信号を与える必要がある。そこで、制御部３は、比較部２４の出力により、ＤＵＴＡが所望の状態になったとき、ピンエレクトロニクス２Ａのフォーマッタ２１に試験信号の出力を、スイッチによりレート信号をオフし、停止させ、ピンエレクトロニクス２Ｂのフォーマッタ２１は継続して試験信号の出力を行う。そして、ピンエレクトロニクス２Ｂの比較部２４の出力により、ＤＵＴＢが所望の状態になったとき、ピンエレクトロニクス２Ａのフォーマッタ２１に対して、制御部３は動作の再開を指示する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような装置では、２つのＤＵＴを試験する場合でも、同じ試験をするにも関わらず、一方のＤＵＴに試験信号を与えることを停止し、他方のＤＵＴに対して、試験信号を継続して与える必要があるために、ピンエレクトロニクス２Ａ，２Ｂごとにフォーマッタ２１が必要になってしまう。
【０００７】
そこで、本発明の目的は、２以上の被試験対象を試験する場合に、フォーマッタを被試験対象ごとに設ける必要がないＩＣテスタを実現することにある。
【課題を解決するための手段】
【０００８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
２以上被試験対象を同時に試験するＩＣテスタにおいて、
試験信号を出力するフォーマッタと、
前記被試験対象ごとに設けられ、前記フォーマッタの出力を入力し、スルーして出力または保持して出力するラッチ回路と、
このラッチ回路の出力を入力し、前記被試験対象に出力するドライバと
を備えたことを特徴とするものである。
【０００９】
請求項２記載の発明は、請求項１記載の発明において、
ラッチ回路の制御を行う制御部を設けたことを特徴とするものである。
【００１０】
請求項３記載の発明は、
２以上の被試験対象を同時に試験するＩＣテスタにおいて、
試験信号、この試験信号のイネーブル信号を出力するフォーマッタと、
前記被試験対象ごとに設けられ、前記フォーマッタの出力を入力し、終端電圧を入力し、イネーブル信号により、試験信号のハイ、ロウを出力し、前記被試験対象に終端電圧に出力するドライバと、
前記フォーマッタのイネーブル信号を無効にし、前記ドライバに終端電圧を与える制御部と
を有することを特徴とするものである。
【００１１】
請求項４記載の発明は、請求項３記載の発明において、
制御部は、終端電圧を試験信号のハイ電圧、ロウ電圧に変更することを特徴とするものである。
【００１２】
請求項５記載の発明は、請求項３または４記載の発明において、
イネーブル信号をディスエーブルとするディスエーブル電圧、イネーブル信号のしきい値となるスレッショルド電圧を制御部により切り換えて、ドライバに与えられるイネーブ信号の他方の差動信号として与える切換部を設けたことを特徴とするものである。
【００１３】
請求項６記載の発明は、請求項３または４記載の発明において、
フォーマッタの出力するイネーブル信号と、このイネーブル信号のディスエーブルとなる固定値とを制御部により切り換えて、ドライバに出力する切換部を設けたことを特徴とするものである。
【００１４】
請求項７記載の発明は、請求項３〜６のいずれかに記載の発明において、
制御部は、終端電圧の出力を制御する終端電圧制御信号をドライバに出力し、ドライバが、終端電圧制御信号により、ハイゼット、終端電圧を出力することを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば以下のような効果がある。
請求項１，２によれば、ラッチ回路が、フォーマッタの出力をスルーして出力または保持して出力するので、一方の被試験対象に試験信号を与えることを停止しつつ、他方の被試験対象に対して、試験信号を継続して与えることができる。つまり、フォーマッタを被試験対象のピンごとに設ける必要がない。
【００１６】
請求項３〜７によれば、制御部が、フォーマッタのイネーブル信号を無効にし、フォーマッタからの試験信号の出力を無効にするので、一方の被試験対象への出力を固定できる。つまり、フォーマッタを被試験対象のピンごとに設ける必要がない。
【００１７】
請求項４によれば、制御部が、終端電圧をハイ電圧、ロウ電圧に変更するので、被試験対象にハイ、ロウの固定値を与えることができる。
【発明を実施するための最良の形態】
【００１８】
以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００１９】
図１において、複数のピンエレクトロニクス４は、ＤＵＴＡのピンごとに設けられ、フォーマッタ４１、ラッチ回路４２、ドライバ４３、ウィンドウコンパレータ４４、比較部４５等からなる。フォーマッタ４１は、タイミング発生器１のレート信号を入力し、図示しないパターンジェネレータよりパターンデータを入力し、波形整形を行い、試験信号（差動信号）を出力する。ラッチ回路４２は、フォーマッタ４１の出力を入力し、スルーして出力または保持して出力する。ドライバ４３は、ハイレベル電圧ＶＩＨ、ロウレベル電圧ＶＩＬを入力し、ラッチ回路４２の出力を入力し、ＤＵＴＡに出力する。ウィンドウコンパレータ４４は、ＤＵＴＡの出力を入力し、比較電圧ＶＲＨ，ＶＲＬと比較する。比較部４５は、ウィンドウコンパレータ４４の出力と図示しないパターンジェネレータからの期待値とを比較する。複数のピンエレクトロニクス５は、ＤＵＴＢのピンごとに設けられ、ラッチ回路５１、ドライバ５２、コンパレータ５３、比較部５４等からなる。ラッチ回路５１は、フォーマッタ４１の出力を入力し、スルーして出力または保持して出力する。ドライバ５２は、ハイレベル電圧ＶＩＨ、ロウレベル電圧ＶＩＬを入力し、ラッチ回路５１の出力を入力し、ＤＵＴＢに出力する。ウィンドウコンパレータ５３は、ＤＵＴＢの出力を入力し、比較電圧ＶＲＨ，ＶＲＬと比較する。比較部５４は、ウィンドウコンパレータ５３の出力と図示しないパターンジェネレータからの期待値とを比較する。制御部６は、比較部４５，５４の出力を入力し、ラッチ回路４２，５１を制御する。
【００２０】
このような装置の動作を以下に説明する。タイミング発生器１は、レート信号をピンエレクトロニクス４に与え、フォーマッタ４１が図示しないパターンジェネレータからのパターンデータとレート信号により、試験信号をラッチ回路４２，５１に出力する。ラッチ回路４２，５１は、それぞれドライバ４３，５２を介して、ＤＵＴＡ，Ｂの入力ピンに試験信号を与える。そして、ＤＵＴＡ，Ｂの出力ピンからの信号を、それぞれウィンドウコンパレータ４４，５３で比較し、この出力と図示しないパターンジェネレータからの期待値とを比較部４５，５４が比較し、制御部６に出力する。
【００２１】
そして、ＤＵＴＡ側が最初に所望の状態になった場合を説明する。制御部６は、比較部４５の出力により、ＤＵＴＡが所望の状態になったとき、ラッチ回路４２にフォーマッタ４１からの出力の保持し、保持した試験信号の出力を行わせる。そして、ドライバ５２は、フォーマッタ４１からの試験信号をＤＵＴＢの入力ピンに出力し、比較部５４の出力により、ＤＵＴＢが所望の状態になったとき、制御部６は、ラッチ回路４２にフォーマッタ４１の出力の再開を指示する。
【００２２】
同様に、ＤＵＴＢが最初に所望の状態になった場合を説明する。制御部６は、比較部５４の出力により、ＤＵＴＢが所望の状態になったとき、ラッチ回路５１にフォーマッタ４１からの出力の保持し、保持した試験信号の出力を行わせる。そして、ドライバ４３は、フォーマッタ４１からの試験信号をＤＵＴＡの入力ピンに出力し、比較部４５の出力により、ＤＵＴＡが所望の状態になったとき、制御部６は、ラッチ回路５１にフォーマッタ４１の出力の再開を指示する。
【００２３】
このように、ラッチ回路４２，５１が、フォーマッタ４１の出力をスルーして出力または保持して出力するので、一方のＤＵＴＡ，Ｂに試験信号を与えることを停止しつつ、他方のＤＵＴＡ，Ｂに対して、試験信号を継続して与えることができる。つまり、フォーマッタ４１をＤＵＴＡ，Ｂのピンごとに設ける必要がない。
【００２４】
次に、第２の実施例を図２に示し説明する。図２において、タイミング発生器７は、レート信号を出力する。フォーマッタ８は、タイミング発生器７のレート信号を入力し、図示しないパターンジェネレータよりパターンデータを入力し、波形整形を行い、試験信号ａ（差動信号）、この試験信号のイネーブル信号ｂを出力する。複数のピンエレクトロニクス９Ａ，９Ｂは、それぞれＤＵＴＡ，Ｂのピンごとに設けられ、ドライバ９１、ウィンドウコンパレータ９２、比較部９３、切換部９４等から構成される。ドライバ９１は、フォーマッタ８の出力（試験信号ａ、イネーブル信号ｂ）、ハイレベル電圧ＶＩＨ、ロウレベル電圧ＶＩＬ、終端電圧、この終端電圧の出力を制御する終端電圧制御信号を入力し、ＤＵＴＡ，Ｂに出力を行う。ウィンドウコンパレータ９２は、ＤＵＴＡ，Ｂの出力を入力し、比較電圧ＶＲＨ，ＶＲＬと比較する。比較部９３は、ウィンドウコンパレータ９２の出力と図示しないパターンジェネレータからの期待値とを比較する。切換部９４は、イネーブル信号をディスエーブルとするディスエーブル電圧Ｖｄｉｓ、イネーブル信号のしきい値となるスレッショルド電圧Ｖｔｈを切り換えて、ドライバ９１に与えられるイネーブル信号の他方の差動信号として与える。ここで、ディスエーブル電圧Ｖｄｉｓは、イネーブル信号の論理”０”，”１”のいずれが入力されても、”０”となる電圧とし、スレッショルド電圧Ｖｔｈは、論理”１”，”０”の中点をとる電圧とする。制御部１０は、比較部９３の出力を入力し、ドライバ９１に終端電圧、終端電圧制御信号を与えると共に、切換部９４に切換信号を出力する。
【００２５】
このような装置の動作を以下に説明する。図３はドライバ９１の動作を説明する図である。
【００２６】
（１）ＤＵＴＡ，Ｂに同じ値を与える場合。
まず、制御部１０は、切換部９４をスレッショルド電圧Ｖｔｈに切り換える。そして、ドライバ９１がハイ、ロウを出力する場合、フォーマッタ８が、パターンジェネレータからのパターンデータとタイミング発生器７のレート信号により、試験信号ａ、イネーブル信号ｂ”１”をドライバ９１に出力する。ドライバ９１は、イネーブル信号ｂと切換部９４のスレッショルド電圧Ｖｔｈとの比較により、ハイ、ロウ出力となり、試験信号に基づいて、ハイ、ロウをＤＵＴＡ，Ｂの入力ピンに出力する。
【００２７】
次に、ドライバ９１がハイゼットを出力する場合、制御部１０は、終端電圧制御信号”０”をドライバ９１に出力する。そして、フォーマッタ８が、パターンジェネレータからのパターンデータとタイミング発生器７のレート信号により、試験信号、イネーブル信号”０”をドライバ９１に出力する。ドライバ９１は、イネーブル信号とスレッショルド電圧Ｖｔｈとの比較結果、終端電圧制御信号”０”により、ハイゼットをＤＵＴＡ，Ｂの入力ピンに出力する。
【００２８】
また、ドライバ９１が終端電圧を出力する場合、制御部１０は、終端電圧制御信号”１”、終端電圧をドライバ９１に出力する。そして、フォーマッタ８が、パターンジェネレータからのパターンデータとタイミング発生器７のレート信号により、試験信号、イネーブル信号”０”をドライバ９１に出力する。ドライバ９１は、イネーブル信号とスレッショルド電圧Ｖｔｈとの比較結果、終端電圧制御信号”１”により、制御部１０からの終端電圧をＤＵＴＡ，Ｂに出力する。
【００２９】
そして、ＤＵＴＡ，Ｂからの出力を、コンパレータ９２で比較し、この出力と期待値とを比較部９３が比較し、制御部１０に出力する。
【００３０】
（２）一方のＤＵＴＡに固定値を与える場合。
そして、制御部１０は、比較部９３の出力により、ＤＵＴＡが所望の状態になったとき、切換部９３のディスエーブル電圧Ｖｄｉｓに切り換える。この結果、ピンエレクトロニクス９Ａのドライバ９１は、フォーマッタ８の出力により動作しなくなる。そして、ＤＵＴＡの入力ピンにハイゼットを与える場合、制御部１０は、終端電圧制御信号”０”をピンエレクトロニクス９Ａのドライバ９１に出力する。この結果、ピンエレクトロニクス９Ａのドライバ９１はＤＵＴＡの入力ピンにハイゼットを出力する。ＤＵＴＡの入力ピンに”１”を与える場合は、制御部１０は、終端電圧制御信号”１”をピンエレクトロニクス９Ａのドライバ９１に出力すると共に、終端電圧をハイレベル電圧にして、ピンエレクトロニクス９Ａのドライバ９１に与える。この結果、ピンエレクトロニクス９Ａのドライバ９１はＤＵＴＡの入力ピンにハイを出力する。そして、ＤＵＴＡの入力ピンに”０”を与える場合は、制御部１０は、終端電圧制御信号”１”をピンエレクトロニクス９Ａのドライバ９１に出力すると共に、終端電圧をロウレベル電圧にして、ピンエレクトロニクス９Ａのドライバ９１に与える。この結果、ピンエレクトロニクス９Ａのドライバ９１はＤＵＴＡの入力ピンにロウを出力する。
【００３１】
そして、制御部１０は、ピンエレクトロニクス９Ｂの比較部９３の出力により、所望の状態になったら、ピンエレクトロニクス９Ａの切換部９４をスレッショルド電圧Ｖｔｈに切り換える。そして、上記のように、再び、ＤＵＴＡ，Ｂに同じ値を与える。このような動作を繰り返す。
【００３２】
このように、制御部１０が、フォーマッタ８のイネーブル信号を無効、つまり、切換部９４をディスエーブル電圧に切り換えて、フォーマッタ８からの試験信号の出力を無効にするので、一方のＤＵＴＡ，Ｂへの出力を固定できる。つまり、フォーマッタ８をＤＵＴＡ，Ｂのピンごとに設ける必要がない。
【００３３】
また、制御部１０が、終端電圧をハイ電圧、ロウ電圧に変更するので、ＤＵＴＡ，Ｂにハイ、ロウの固定値を与えることができる。
【００３４】
第３の実施例を図４に示し説明する。ここで、図２と同一のものは同一符号を付し、説明を省略する。図４において、切換部９５は、切換部９４の代わりに設けられ、フォーマッタ８のイネーブル信号とこのイネーブル信号のディスエーブルとなる固定値とを制御部１０により切り換えて、ドライバ９１に出力する。
【００３５】
このような装置は、制御部１０が切換部９４を切り換えて動作するか、切換部９５を切り換えて動作するかの違いだけである。つまり、切換部９４がスレッショルド電圧Ｖｔｈに切り換えられていた場合は、切換部９５はフォーマッタ８からのイネーブル信号に切り換えられ、切換部９４がディスエーブル電圧Ｖｄｉｓに切り換えられていた場合は、切換部９５は固定値に切り換えられる。他の動作は図２に示す装置と同様なので、説明を省略する。
【００３６】
なお、ＤＵＴＡ，Ｂが所望の状態になるまで試験信号を与えるマッチ動作の例を示したが、これに限定されるものではなく、シーケンシャルループ等でもよい。
【００３７】
また、ドライバ９１が、ハイゼットを出力しないならば、終端電圧制御信号は不要としてもよい。つまり、イネーブル信号がディスエーブルならば、ドライバ９１は終端電圧を出力する構成にする。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施例を示した構成図である。
【図２】本発明の第２の実施例を示した構成図である。
【図３】ドライバ９１の動作を説明する図である。
【図４】本発明の第３の実施例を示した構成図である。
【図５】従来のＩＣテスタの構成を示した図である。
【符号の説明】
【００３９】
４１，８  フォーマッタ
４２，５１  ラッチ回路
４３，５２，９１  ドライバ
６，１０  制御部
９４，９５  切換部
【図１】
2006071291.tif 000003
【図２】
2006071291.tif 000004
【図３】
2006071291.tif 000005
【図４】
2006071291.tif 000006
【図５】
2006071291.tif 000007