(57)【要約】【課題】改善された高周波性能およびオン状態特性を可能にするＭＯＳデバイスを提供すること。【解決手段】ＭＯＳデバイスは、第１の伝導型の半導体層と、半導体層の上面に近接して半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域とを含む。第１および第２のソース／ドレイン領域は、互いに間隔を開けて配置されている。ゲートは、少なくとも部分的に第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の半導体層の上に形成され、かつ半導体層から電気的に絶縁されている。第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つは、半導体層とその特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られている。【選択図】図１
2006100824.tif 000002
【特許請求の範囲】
【請求項１】
第１の伝導型の半導体層と、
前記半導体層の上面に近接して前記半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域であって、互いに間隔を開けて配置されている第１および第２のソース／ドレイン領域と、
前記半導体層の上に形成され、かつ前記半導体層から電気的に絶縁されているゲートであって、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に少なくとも部分的に配置されているゲートとを備える金属酸化物半導体デバイスであって、
前記第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つが、前記半導体層と前記特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られている金属酸化物半導体デバイス。
【請求項２】
少なくとも前記特定のソース／ドレイン領域が、前記半導体層の上面に近接して前記半導体層中に形成された複数のトレンチを備え、前記トレンチの間隔は、２つの隣り合うトレンチを隔離する前記半導体層の少なくとも部分が前記第２の伝導型の材料で実質的に完全に構成されるように、整えられている、請求項１に記載のデバイス。
【請求項３】
前記半導体層と前記特定のソース／ドレイン領域との間の接合の幅に対する前記デバイスの実効幅の比が、前記半導体層中の前記トレンチの各々の深さの関数である、請求項２に記載のデバイス。
【請求項４】
少なくとも前記特定のソース／ドレイン領域が、前記半導体層の上面に近接して前記半導体層中に形成された複数のトレンチを備え、前記トレンチの少なくとも部分集合は、２つの隣り合うトレンチを隔離する前記半導体層の部分の幅が前記特定のソース／ドレイン領域の断面厚さの２倍よりも小さいように、すなわち前記２つの隣り合うトレンチを隔離する前記半導体層の前記部分が第２の伝導型の材料で実質的に完全に構成されるように、形作られている、請求項１に記載のデバイス。
【請求項５】
少なくとも前記特定のソース／ドレイン領域が、前記半導体層の上面に近接して前記半導体層中に複数のトレンチを形成しかつ前記半導体の上面に近接した前記半導体層中に前記第２の伝導型の不純物を打ち込むことで形成され、前記トレンチの間隔は、２つの隣り合うトレンチを隔離する前記半導体層の少なくとも部分が前記第２の伝導型の材料に実質的代わるように、形作られている、請求項１に記載のデバイス。
【請求項６】
少なくとも前記特定のソース／ドレイン領域が、前記半導体層の上面に近接して前記半導体層中に形成された複数のトレンチを備え、前記トレンチの少なくとも部分集合の各々が、前記第２の伝導型の材料を備える側壁および底壁を有して形成され、前記トレンチは、それぞれのトレンチの前記底壁が前記半導体層中に前記第２の伝導型の実質的に連続した領域を形成するように形作られている、請求項１に記載のデバイス。
【請求項７】
少なくとも前記特定のソース／ドレイン領域が、前記半導体層の上面に近接して前記半導体層中に形成された複数のトレンチを備え、前記トレンチの少なくとも部分集合の各々が、前記第２の伝導型の材料を備える傾斜した側壁および底壁を有して形成され、２つの隣り合うトレンチの前記側壁は、前記隣り合うトレンチの底壁に近接した前記第２の伝導型の材料が合体して前記半導体層中に前記第２の伝導型の実質的に連続した領域を形成するように形作られている、請求項１に記載のデバイス。
【請求項８】
第１の伝導型の第１の半導体層と、
前記第１の半導体層の上に形成された第２の伝導型の第２の半導体層と、
前記第２の半導体層中に形成された前記第２の伝導型の、互いに間隔を開けて配置された第１および第２のソース／ドレインであって、第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つが、前記第１の半導体層と前記特定のソース／ドレイン領域との間に少なくとも１つの接合を形成するものである第１および第２のソース／ドレインと、
前記第２の半導体層の上に形成され、かつ前記第２の半導体層から電気的に絶縁されているゲートであって、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に少なくとも部分的に配置されているゲートとを備える金属酸化物半導体デバイスであって、
少なくとも前記特定のソース／ドレイン領域は、前記第１の半導体層と前記特定のソース／ドレイン領域との間の前記少なくとも１つの接合の幅よりも実質的に大きな実効幅を有して形作られている金属酸化物半導体デバイス。
【請求項９】
金属酸化物半導体デバイスを形成する方法であって、
第１の伝導型の第１および第２のソース／ドレイン領域を第２の伝導型の半導体層中に形成する工程であって、前記第１および第２のソース／ドレイン領域が前記半導体層の上面に近接して形成され、かつ互いに間隔を開けて配置されている工程と、
前記半導体層の上に前記半導体層から電気的に絶縁されたゲートを形成する工程であって、前記ゲートが前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に少なくとも部分的に形成される工程とを備え、
前記第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つが、前記半導体層と前記特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形成される方法。
【請求項１０】
少なくとも１つの金属酸化物半導体デバイスを含む集積回路であって、前記少なくとも１つの金属酸化物半導体デバイスが、
第１の伝導型の半導体層と、
前記半導体層の上面に近接して前記半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域であって、互いに間隔を開けて配置された第１および第２のソース／ドレイン領域と、
前記半導体層の上に形成され前記半導体層から電気的に絶縁されているゲートであって、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に少なくとも部分的に配置されているゲートとを備え、
前記第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つが、前記半導体層と前記特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られている集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体デバイスに関し、より詳細には、改善された高周波性能を有する金属酸化物半導体（ＭＯＳ）デバイスおよびそれを形成する方法に関する。
【背景技術】
【０００２】
横拡散ＭＯＳ（ＬＤＭＯＳ）デバイスなどのＭＯＳデバイスは、例えば無線通信システムの電力増幅器のような様々な用途で使用されている。ＬＤＭＯＳデバイスの直流（ＤＣ）性能に関して、低オン状態抵抗および高相互コンダクタンスを有することが一般に望ましい。低電圧（例えば、約１０ボルト未満の破壊電圧）ＬＤＭＯＳデバイスのオン状態抵抗は、デバイスのチャネル領域の抵抗で主に支配される。例えば、低電圧ＬＤＭＯＳデバイスでは、デバイスの全オン状態抵抗の約８０パーセントをチャネル抵抗が占めている。比較では、高電圧電力ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスのオン状態抵抗は、デバイスのドリフト領域の抵抗で主に支配されている。
【０００３】
低オン状態抵抗および／またはより高い電力処理能力を達成するためには、一般により広いチャネルが必要である。しかし、より広いチャネルを有するデバイスの形成は、デバイスの平面性のためにより大きなチップ面積を費やす。さらに、デバイスのＰ−Ｎ接合の周辺長の関数であるデバイスの出力キャパシタンスが、それに応じて、チャネル幅の関数として増加する。デバイスの出力キャパシタンスの増加は、ＬＤＭＯＳデバイスの高周波性能に望ましくない影響を及ぼす（例えば、約１ギガヘルツ（ＧＨｚ）より上で）。
【０００４】
「Ｆｏｌｄｅｄ  Ｇａｔｅ  ＬＤＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｏｎ−Ｒｅｓｉｓｔａｎｓｅ  ａｎｄ  Ｈｉｇｈ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ」という題目の、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、Ｖｏｌ．４８、Ｎｏ．１２、Ｄｅｃ．２００１のＹｕａｎｚｈｅｎｇ  Ｚｈｕ  ｅｔ．ａｌ．による論文に記載されているように、折畳みゲートＬＤＭＯＳ構造を使用することによって、必ずしも大きな追加のチップ面積を費やすことなしに、ＬＤＭＯＳのチャネル幅を増やすことが知られている。この論文は、参照して本明細書に組み込む。しかし、ＬＤＭＯＳデバイスの折畳みゲート構成で、チップ面積を大きく増やすことなしに、オン状態抵抗の減少したデバイスを製作することができるが、この方法は、基本的に高周波性能を向上させるのにメリットがない。というのは、デバイスのＰ−Ｎ接合の周辺長は、したがって接合キャパシタンスは、チャネル領域が実質的に平面で形成されている場合と同じであるからである。
【非特許文献１】Ｙｕａｎｚｈｅｎｇ  Ｚｈｕ  ｅｔ．ａｌ．、「Ｆｏｌｄｅｄ  Ｇａｔｅ  ＬＤＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｏｎ−Ｒｅｓｉｓｔａｎｓｅ  ａｎｄ  Ｈｉｇｈ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、Ｖｏｌ．４８、Ｎｏ．１２、Ｄｅｃ．（２００１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、従来のＭＯＳデバイスに一般に影響を及ぼす１つまたは複数の上述の欠陥の問題のない、改善された高周波性能およびオン状態特性を可能にするＭＯＳデバイスが必要とされている。さらに、そのようなＭＯＳデバイスが標準集積回路（ＩＣ）プロセス技術と完全に両立できることが望ましい。
【課題を解決するための手段】
【０００６】
本発明は、デバイスの出力キャパシタンスを大きく増加させることなしに、ＭＯＳデバイスのオン状態抵抗を減少させる技術を提供し、それによって、デバイスの高周波性能およびＤＣ性能を改善する。さらに、従来のＣＭＯＳ適合プロセス技術を使用するＩＣデバイス例えばＬＤＭＯＳデバイスを、本発明の技術を使用して製造することができる。その結果として、ＩＣデバイスを製造するコストは著しくは高くならない。
【０００７】
本発明の一態様に従って、ＭＯＳデバイスは、第１の伝導型の半導体層と、半導体層の上面に近接して半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域とを含む。第１および第２のソース／ドレイン領域は互いに間隔を開けて配置されている。ゲートは、少なくとも部分的に第１のソース／ドレイン領域と第２のソース／ドレイン領域との間で、半導体層の上に形成され、かつ半導体層から電気的に絶縁されている。第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つは、半導体層とその特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られている。
【０００８】
特定のソース／ドレイン領域は、半導体層の上面に近接して半導体層中に形成された複数のトレンチを含むことができる。トレンチの間隔は、２つの隣り合うトレンチを隔離する壁が実質的に完全に第２の伝導型の材料で構成されるように整えられている。このようにして、ＭＯＳデバイスに関連した接合キャパシタンスは、トレンチの深さと実質的に無関係であり、代わりに特定のソース／ドレイン領域の直線幅の関数である。したがって、有利なことに、ＭＯＳデバイスのオン状態抵抗は、デバイスの接合キャパシタンスの大きな増加なしに、減少する。
【０００９】
本発明の他の態様に従って、提供される金属酸化物半導体デバイスを形成する方法は、第１の伝導型の第１および第２のソース／ドレイン領域を第２の伝導型の半導体層中に形成する工程であって、第１および第２のソース／ドレイン領域が半導体層の上面に近接して形成され、かつ互いに間隔を開けて配置されている工程と、半導体層の上に半導体層から電気的に絶縁されているゲートを形成する工程であって、ゲートが少なくとも部分的に第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成される工程と含む。第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つは、半導体層とその特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形成される。
【００１０】
本発明のこれらおよび他の特徴および有利点は、本発明の例示の実施形態についての以下の詳細な説明から明らかになるであろう。この詳細な説明は、添付の図面に関連して読むべきである。
【発明を実施するための最良の形態】
【００１１】
本発明は、ＤＭＯＳトランジスタ並びに他のデバイスおよび／または回路を形成するのに適した例示のＣＭＯＳ半導体製造技術の背景で、本明細書で説明する。しかし、理解すべきことであるが、本発明は、これまたは任意の特定のデバイスまたは回路の製造に限定されない。それどころか、本発明は、有利なことにデバイスで費やされるチップ面積の量を著しく増加させることなくデバイスの電気的性能（例えば、オン状態抵抗の減少）および高周波性能を改善する新規なトレンチ拡散配列を備えるＭＯＳデバイスにもっと一般的に応用することができる。
【００１２】
本発明の実施は、ＭＯＳデバイスおよび相補型金属酸化物半導体（ＣＭＯＳ）製造プロセスを特に参照して本明細書で説明するが、理解すべきことであるが、本発明の技術は、例えばバイポーラ接合トランジスタ（ＢＪＴ）、縦型拡散ＭＯＳ（ＤＭＯＳ）デバイス、延長ドレインＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスなどのような、しかしこれらに限定されない他のデバイスの他の製造プロセス（例えば、バイポーラ）および／または形成に、修正してまたは修正なしに、同様に応用することができるが、そのことは、当業者は理解するであろう。さらに、本発明は、本明細書で、ＮチャネルＭＯＳデバイスの背景で説明するが、当業者はよく分かっていることであるが、Ｎチャネルの実施形態で与えられた極性にただ単に反対の極性を代入することで、ＰチャネルＭＯＳデバイスが形成されるだろうし、また本発明の技術および有利点は他の実施形態に同様に当てはまる。
【００１３】
理解すべきことであるが、添付の図に示す様々な層および／または領域は一定の比率に応じて描かれていないことがあり、また、そのような集積回路構造で一般に使用される種類の１つまたは複数の半導体層および／領域は、説明を容易にするために、特定の図ではっきり示されていないことがある。このことは、はっきり示されていない半導体層および／または領域が実際の集積回路構造で省略されることを意味しない。
【００１４】
図１および２は、それぞれ、本発明の技術を実施することができる模範的なＭＯＳデバイス１００の少なくとも一部の上面図および断面図を示す。ＭＯＳデバイス１００は、好ましくは、基板１１２上に形成されたエピタキシャル層１０４を含む。基板１１２は、一般に、単結晶シリコンで形成されるが、ゲルマニウム、ガリウム砒素などのような、しかしこれらに限定されない代替え材料を使用することができる。その上、例えば拡散工程または打込み工程などによって、不純物すなわちドーパントを加えて材料の伝導性（例えば、Ｎ型またはＰ型）を変えることで、基板１１２を変えることができる。本発明の好ましい実施形態では、基板１１２は、「＋」表示を付けて表されることが多い高濃度にドープされたＰ型伝導性であるので、Ｐ＋基板と呼ぶことができる。Ｐ＋基板１１２は、所望の濃度（例えば、１立方センチメートル当たり約５×１０１８から約５×１０１９原子）のＰ型不純物すなわちドーパント（例えば、ホウ素）を、例えば拡散工程または打込み工程などによって、基板材料に加えて形成することができる。好ましくは、知られている濃度レベルのＰ型不純物をエピタキシャル層１０４にドープして、望み通りに材料の伝導性を選択的に変える。もしくは、エピタキシャル層１０４は、例えば従来の拡散プロセスを使用して、Ｐ型拡散層として形成することができる。エピタキシャル層１０４のドーピング濃度は、好ましくは、基板１１２のドーピング濃度に比べて低い（例えば、１立方センチメートル当たり約１０１５から約１０１６原子）。
【００１５】
本明細書で使用されることがあるような「半導体層」という用語は、他の材料をその上および／またはその中に形成できる任意の半導体材料のことを言う。半導体層は、基板１１２上に形成することができ、例えばエピタキシャル層１０４のような単一の層を備えることができる。または、半導体層は、異なる材料の複数の層および／または異なるドーピング濃度を有する同じ材料の複数の層を備えることができる。
【００１６】
ソース領域１０２およびドレイン領域１０６は、それぞれ、エピタキシャル層の上面に近接してエピタキシャル層１０４中に形成され、互いに間隔を開けて配置されている。好ましくは、例えば打込みプロセスまたは拡散プロセスなどを使用して、知られている濃度レベルの不純物（例えば、燐、砒素、その他）をソースおよびドレイン領域１０２、１０６にドープして、望み通りに材料の伝導性を選択的に変える。好ましくは、ソースおよびドレイン領域１０２、１０６は、エピタキシャル層１０４の伝導型（ｃｏｎｄｕｃｔｉｖｉｔｙ  ｔｙｐｅ）と反対の関連した伝導型を有し、その結果、能動領域をデバイスに形成することができるようになる。本発明の好ましい実施形態では、ソースおよびドレイン領域１０２、１０６は、高濃度にドープされたＮ型伝導性であるので、Ｎ＋ソースおよびドレイン領域と呼ぶことができる。Ｎ＋ソースおよびドレイン領域１０２、１０６とＰ型エピタキシャル層１０４との間の境界は、本明細書でＰ−Ｎ接合と呼ぶことができる。
【００１７】
理解すべきことであるが、簡単なＭＯＳデバイスの場合、ＭＯＳデバイスは本質的に対称で、したがって双方向性であるので、ＭＯＳデバイスにおけるソースおよびドレインの表示は、基本的に任意である。したがって、ソースおよびドレイン領域は、一般的に、それぞれ第１および第２のソース／ドレイン領域と呼ぶことができる。ここで、この背景での「ソース／ドレイン」という用語は、ソース領域またはドレイン領域を示す。
【００１８】
ゲート１０８は、エピタキシャル層１０４の上に形成され、少なくとも部分的にソース領域１０２とドレイン領域１０６との間に配置されている。ゲート１０８は、一般に、好ましくは酸化物（例えば、二酸化珪素）である絶縁層（図示しない）上に形成される。すなわち、ソースおよびドレイン領域１０２、１０６からゲートを電気的に絶縁するようにエピタキシャル層の少なくとも一部の上に形成される。ゲート１０８は、好ましくは、例えばポリシリコン材料のような導電性材料で形成されるが、適切な代替え材料（例えば、金属、その他）を同様に使用することができる。ゲート１０８の抵抗は、ゲートにシリサイド層（図示しない）を付けて減らすことができる。このことは、特定の高周波用途で使用するために特に有利であることがある。チャネル領域（図示しない）は、ゲートに加えられた正電位の作用によって集められた主に電子によって、ゲート１０８に近接したＭＯＳデバイス１００のボディ領域（図示しない）に形成される。図示しないが、低濃度ドープ・ドレイン（ＬＤＤ）領域を、エピタキシャル層の上面に近接してエピタキシャル層１０４中に形成し、かつゲート１０８とドレイン領域１０６との間に配置することができる。
【００１９】
ＭＯＳデバイス１００の電気伝導を高め、それによってオン状態抵抗を減少させることが望ましい。ＭＯＳデバイスの伝導を高める１つの方法は、デバイスの有効チャネル幅Ｗｅｆｆを増加させることである。これを達成するために、複数のトレンチ１１０をエピタキシャル層１０４に形成することができる。このトレンチの各々は、ソース領域１０２とドレイン領域１０６との間に水平に（例えば、基板１１２に対して実質的に平行な面で）延びている。図２を参照して、この図は、図１の線Ａ−Ａ’に沿った模範的なＭＯＳデバイス１００のドレイン領域１０６の少なくとも一部の断面図であり、トレンチ１１０の存在によって、大きな追加のチップ面積を費やすことなしに、デバイスの表面積が増加して、デバイスの有効幅が本質的に増加する。例えば、各トレンチ１１０の深さＤをトレンチの幅Ｗｔに実質的に等しくすることで、ＭＯＳデバイス１００のチャネル領域の密度は効果的に２倍になり、相互コンダクタンスの向上およびオン状態抵抗の減少をもたらす。表面積を増加させるために同様な方法を使用するデバイスは、折畳みゲートＬＤＭＯＳデバイスと呼ぶことができ、前に引用した「Ｆｏｌｄｅｄ  Ｇａｔｅ  ＬＤＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｌｏｗ  Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ  ａｎｄ  Ｈｉｇｈ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ」という題名のＹｕａｎｚｈｅｎｇ  Ｚｈｕ他による論文に記載されている。
【００２０】
しかし、折畳みゲートＬＤＭＯＳ構造は、大きな追加のチップ面積を費やすことなしにオン状態抵抗を減少させる点で特定の利益をもたらすことができるが、この配列は、デバイスの高周波性能の改善に関して利益をもたらすことは実質的にない。これは、主に、デバイスのＰ−Ｎ接合の幅の関数であるデバイスの接合キャパシタンスＣｊが、ＭＯＳデバイスの実効幅に比例することのせいである。ＭＯＳデバイス１００の接合キャパシタンスの減少は、トレンチ深さに無関係であるので、ＭＯＳデバイス１００の接合キャパシタンスは、チャネル領域が実質的に平面で形成された場合（例えば、トレンチがない）と本質的に同じである。
【００２１】
Ｐ−Ｎ接合の幅はＮ＋ドレイン領域１０６の周辺長を合計して求めることができ、このＮ＋ドレイン領域１０６は、チャネル領域の幅全体にわたってトレンチ１１０に沿ってＰ型エピタキシャル領域１０４と部分的に重なっている。留意されたいことであるが、図２に２次元断面として示すが、トレンチ１１０は、実際は、デバイスのソース領域１０２とドレイン領域１０６との間で３次元的に延びている。したがって、与えられたトレンチ１１０のキャパシタンスへの寄与は、トレンチのＰ−Ｎ接合の周辺長の関数であり、この周辺長は、トレンチ深さの約２倍にトレンチ幅をプラスしたものである（例えば、２Ｄ＋Ｗｔ）。同様に、２つの隣り合うトレンチ１１０の間のドレイン領域１０６の各部分（本明細書でメサ１１４と呼ぶことができる）のキャパシタンスへの寄与は、メサのＰ−Ｎ接合の周辺長の関数であり、この周辺長は、この実施形態では、トレンチ深さの約２倍にメサの厚さＴを加えたものである（例えば、２Ｄ＋Ｔ）。
【００２２】
図３は、本発明の技術が実施された模範的なＭＯＳデバイス３００の少なくとも一部の断面図である。ＭＯＳデバイス３００は、追加のチップ面積を費やすことなく、かつデバイスの接合キャパシタンスを著しく増加させることなく、デバイスの電気伝導を有利に高めて、オン状態抵抗を減少させるように構成されている。したがって、接合キャパシタンスＣｊは、デバイスの実効チャネル幅Ｗｅｆｆに比例しない。その結果、ＭＯＳデバイス３００は、標準的なＭＯＳデバイスと比較して向上した高周波性能を実現する。これを達成するために、模範的なＭＯＳデバイス３００は、少なくともデバイスの伝導を決定する目的のために、デバイスのＰ−Ｎ接合の幅よりも実質的に大きな実効幅Ｗｅｆｆに形成される。
【００２３】
図２に示すＭＯＳデバイス１００のように、模範的なＭＯＳデバイス３００は、Ｐ＋基板３０２および基板上に形成されたＰ型エピタキシャル層３０４を備える。複数のトレンチ３１０をエピタキシャル層３０４に形成して、前に説明したようにデバイスの表面積を増加させる。例えば打込みプロセスおよび／または拡散プロセスなどを使用して、Ｎ＋ドレイン領域３０６をエピタキシャル層に形成する。ドレイン領域３０６は、ＭＯＳデバイス３００の上面に近接して形成されるので、トレンチ３１０に起因するデバイスの波形の上面外形に実質的に沿っている。ＭＯＳデバイス３００のドレイン領域だけを図３に示したが、デバイスのソース領域を同様に形成することができることは理解すべきである。ＬＤＭＯＳデバイスの場合、ソース領域は一般に基板に電気的に接続されており、ソース領域のキャパシタンスへの寄与は一般に無視できる程度である。
【００２４】
図２に示すＭＯＳデバイス１００の配列と違って、模範的なＭＯＳデバイス３００では、トレンチ３１０の間隔Ｓは、有利なことに、ドレイン領域３０６を形成した後で、隣り合うトレンチの各対の間のメサ３０８がＮ型伝導性を有する材料で実質的に完全に構成されるように形作られる。ＭＯＳデバイス３００の実効幅Ｗｅｆｆは、デバイスのトレンチ３１０の深さおよび数の関数として決定される。メサ３０８には実質的にＰ−Ｎ接合が形成されていないので、デバイスの全体的な出力キャパシタンスに対するメサの接合キャパシタンスの寄与は、実質的にゼロになる。このように、少なくとも接合キャパシタンスを決定する目的のために、ドレイン領域のＰ−Ｎ接合の幅は、少なくとも部分的に、ドレイン領域の全体にわたってＰ−Ｎ接合の直線幅ＷＬＩＮにトレンチ深さの２倍を加えたもの（ＷＬＩＮ＋２Ｄ）に基づいている。
【００２５】
一般に、Ｐ−Ｎ接合の直線幅はトレンチ深さよりも実質的に長いので、メサ３０８に起因する接合キャパシタンスはトレンチ深さに本質的に無関係である。本発明の好ましい実施形態では、約１マイクロメートル（μｍ）から約５０μｍまでのトレンチ深さを使用することができ、ＭＯＳデバイス３００の電気伝導はトレンチ深さの関数として高くなる。図３に示す模範的なＭＯＳデバイス３００では、デバイスの実効幅Ｗｅｆｆに比例したＰ−Ｎ接合キャパシタンスＣｊの減少が、少なくとも部分的に次式に基づいて達成される。
Ｃｊ∝Ｗｅｆｆ−２ｎＤ
ここで、ｎは使用されるトレンチの数であり、Ｄはトレンチの深さである。上の式から理解できるように、特定の実効幅Ｗｅｆｆに関して、デバイスの接合キャパシタンスＣｊは、トレンチの深さの増加のみならず、デバイスで使用されるトレンチの数の増加とともに減少する。
【００２６】
好ましい実施形態では、ＭＯＳデバイス３００のドレイン領域３０６の断面厚さは約０．３μｍである。ドレイン領域３０６を形成するために使用されるＮ型不純物は、２つの隣り合うトレンチ３１０の側壁から各メサ３０８の中に拡散するので、約０．６μｍ以下のトレンチ間隔では、メサ中のＰ型エピタキシャル材料の実質的にすべてがＮ＋ドレイン領域で確実に費やされるようになる。理解すべきことであるが、ＭＯＳデバイス３００はトレンチ３１０の特定の間隔に限定されない。例えばＭＯＳデバイス３００のドレイン領域３０６の断面厚さを大きくして、０．６μｍよりも大きなトレンチ間隔を使用することができる。
【００２７】
図４は、本発明の他の実施形態に従って形成された模範的なＭＯＳデバイス４００の少なくとも一部を示す断面図である。図は、主に、ＭＯＳデバイス４００のドレイン領域を示している。図３に示すＭＯＳデバイス３００と同じように、模範的なＭＯＳデバイス４００は、デバイスの実効幅ＷｅｆｆがデバイスのＰ−Ｎ接合の幅よりも実質的に大きくなるように形作られ、それによって、大きな追加のチップ面積を費やすことなく、かつデバイスの接合キャパシタンスを増加させることなく、デバイスのオン状態抵抗の有利な減少を実現している。
【００２８】
模範的なＭＯＳデバイス４００は、Ｐ＋基板４０２上に形成されたＰ型エピタキシャル層４０４を含む。エピタキシャル層の上面に近接してエピタキシャル層４０４中に、複数のトレンチ４１０が形成される。隣り合う２つのトレンチ４１０の間のエピタキシャル領域を、本明細書でメサ４１２と呼ぶ。メサ４１２の中心部分は、好ましくは、例えば酸化物（例えば、二酸化珪素）のような絶縁材料４０８を備える。絶縁材料４０８は、好ましくは、エピタキシャル層４０４中のトレンチ４１０の深さ（例えば、約１μｍから約５０μｍ）に実質的に等しい深さで形成される。
【００２９】
例えば打込みプロセスおよび／または拡散プロセスなどを使用して、Ｎ＋ドレイン領域４０６をエピタキシャル層４０４中に形成する。図から明らかなように、ドレイン領域４０６は、好ましくは、エピタキシャル層４０４の上面に近接して形成されるので、トレンチ４１０に起因するエピタキシャル層の上面の波形の外形に沿っている。しかし、ＭＯＳデバイス４００では、ドレイン領域４０６は連続した領域として形成されないで、代わりに別個のセグメントとして形成され、そのドレイン領域セグメントはメサ４１２に形成された絶縁材料４０８で互いに分離されている。ドレイン領域セグメント４０６は、主にトレンチ４１０の側壁および底壁に限定されているので、対応するトレンチ４１０の形になる。ＭＯＳデバイス４００のドレイン領域４０６の断面だけを図４に示したが、理解すべきことであるが、本明細書で説明する本発明の技術はデバイスのソース領域を形成する際に同様に使用することができる。
【００３０】
ＭＯＳデバイス４００のチャネル領域の実効幅Ｗｅｆｆは、デバイスのドレイン領域セグメント４０６すべての周辺長の和として決定することができる。この周辺長の和は、与えられたトレンチの場合、トレンチの深さＤの２倍にトレンチの幅Ｗを加えたもの（すなわち、２Ｄ＋Ｗ）の関数である。ＭＯＳデバイス４００の接合キャパシタンスを決定する際に、デバイスのＰ−Ｎ接合の幅は、本質的に、トレンチの幅の関数だけである。というのは、絶縁材料４０８が存在するためにメサ４１２にＰ−Ｎ接合が形成されないからである。したがって、図３に示すＭＯＳデバイス３００と同じように、ＭＯＳデバイス４００は、チャネル領域の実効幅がデバイスのドレイン領域のＰ−Ｎ接合の幅よりも実質的に大きくなるように形作られる。
【００３１】
図５は、本発明の第３の実施形態に従って形成された模範的なＭＯＳデバイス５００の少なくとも一部を示す断面図である。この図では、ＭＯＳデバイス５００のドレイン領域５０６の断面を主に示す。ＭＯＳデバイス５００は、好ましくは、Ｐ＋基板５０２上に形成されたＰ型エピタキシャル層５０４を含む。図３に示すＭＯＳデバイス３００と同様に、ＭＯＳデバイス５００は、エピタキシャル層の上面に近接してエピタキシャル層５０４中に形成された複数のトレンチ５１０を含む。図３のＭＯＳデバイス３００のトレンチ３１０と比較して、ＭＯＳデバイス５００のトレンチ５１０は、好ましくは、下を切り取られた側壁５１４を有して形成されるので、その結果、与えられたトレンチの底壁がトレンチの上の開口よりも広くなっている。下を切り取られた側壁は、例えば、異方性エッチング・プロセスを使用して形成することができる。このようにして、所望の傾斜（例えば、正および／または負の傾斜）の側壁を有するトレンチ５１０を形成することができる。
【００３２】
好ましくは、ドレイン領域がエピタキシャル層５０４中に形成された後で、２つの隣り合うトレンチの底壁に近接したドレイン領域の部分が互いに実質的に合体して、トレンチの底壁を横切って実質的に連続した水平なＰ−Ｎ接合を形成するように、Ｎ＋ドレイン領域５０６の厚さと共に、２つの隣り合うトレンチ５１０の間隔が形作られる。したがって、隣り合うトレンチの間に形成されたメサ５１２は、Ｐ型コア材料５０８をエピタキシャル層５０４から電気的に絶縁するようにＮ＋ドレイン領域５０６で実質的に囲まれたＰ型エピタキシャル材料の中心コア５０８を備える。
【００３３】
ＭＯＳデバイス５００のチャネル領域の実効幅Ｗｅｆｆは、デバイスのドレイン領域５０６に関連したすべてのセグメントの和として決定することができ、このセグメントの和は、与えられたトレンチでは、トレンチの深さＤの約２倍よりも僅かに大きいもの（例えば、傾斜した側壁５１４の角度に基づいている）にトレンチの幅Ｗを加えたものの関数である。ＭＯＳデバイス５００の接合キャパシタンスを決定する際に、デバイスのＰ−Ｎ接合の幅は、本質的に、Ｐ−Ｎ接合の直線幅ＷＬＩＮの関数に過ぎない。というのは、少なくとも部分的に、メサのＰ型材料５０８を基本的にピンチ・オフするドレイン領域５０６が存在するために、メサ５１２に形成された能動的なＰ−Ｎ接合はないからである。特にデバイスの全接合キャパシタンスに比べると、メサ５１２に起因する接合キャパシタンスは、基本的にゼロになる。したがって、図３および４に示すそれぞれＭＯＳデバイス３００および４００と同じように、ＭＯＳデバイス５００のチャネル領域の実効幅は、デバイスのＰ−Ｎ接合の幅よりも実質的に大きい。
【００３４】
図６は、本発明の第４の実施形態に従って形成された模範的なＭＯＳデバイス６００の少なくとも一部を示す断面図である。この図は、主に、ＭＯＳデバイス６００のドレイン領域６０６を示している。図３〜５に関連して前に説明した例示のＭＯＳデバイス実施形態と同じように、模範的なＭＯＳデバイス６００は、有利なことに、デバイスのチャネル領域の実効幅ＷｅｆｆがデバイスのＰ−Ｎ接合の幅よりも実質的に大きくなるように形作られる。このために、ＭＯＳデバイス６００の電気伝導性を有利に高めることができるようになり、それによって、デバイスの接合キャパシタンスの大きな増加なしに、オン状態抵抗を減少させる。
【００３５】
ＭＯＳデバイス６００は、好ましくは、Ｐ＋基板６０２上に形成されたＰ型エピタキシャル層６０４を含む。エピタキシャル層の上面に近接してエピタキシャル層６０４中に、複数のトレンチ６１０が形成されている。隣り合うトレンチ６１０の間に形成されたメサ６１２は、好ましくは、例えば打込みプロセスおよび／または拡散プロセスなどを使用して、知られている濃度レベル（例えば、１立方センチメートル当たり約１０１４原子から約１０１５原子）の低濃度ドープＮ型材料６０８（例えば、砒素または燐）で実質的に構成されている。それから、もっと高濃度ドープのＮ＋ドレイン領域６０６（例えば、１立方センチメートル当たり約１０１５原子から約１０１６原子）がエピタキシャル層６０４の上面に近接して形成され、それでトレンチ６１０に起因するエピタキシャル層の上面の波形の外形に実質的に沿っている。波形ドレイン領域６０６の配列によって、前に説明したように、ＭＯＳデバイス６００のチャネル領域の実効幅が増加する。
【００３６】
ＭＯＳデバイス６００の実効幅は、デバイスのドレイン領域６０６の全周辺長の和に基づいて決定され、この全周辺長は、トレンチ６１０の深さＤ、トレンチの幅Ｗ、およびメサ６１２の厚さＴの関数である。他方で、デバイスのＰ−Ｎ接合の幅は、Ｐ型エピタキシャル層６０４と各トレンチの底壁に近接したＮ＋ドレイン領域６０６との間の接合の周辺長の関数として主に決定することができ、実質的にトレンチ深さに無関係である。Ｐ−Ｎ接合は、また、エピタキシャル層６０４とメサの低濃度ドープＮ型材料６０８との間にも形成される。しかし、Ｎ型材料６０８のドーピング濃度はＮ＋ドレイン領域６０６のドーピング濃度よりも相当に低いので、メサ６１２に関連したＰ−Ｎ接合に起因する接合キャパシタンスは実質的により小さくなる。図３〜５に図示した模範的なＭＯＳデバイス実施形態と同じように、ソース領域（図示しない）は、ドレイン領域６０６の形成に似たやり方でＭＯＳデバイス６００に形成することができる。
【００３７】
一般性を失うことなく、デバイスのＰ−Ｎ接合の幅よりも実質的に大きな実効幅を有するように形作られたＭＯＳデバイスを形成するための様々な例示の実施形態を、本明細書で説明しまた図示した。本発明の技術および有利点は、他のデバイスを形成するように容易に展開することができるが、このことは、当業者には明らかになるであろう。
【００３８】
図７Ａ〜７Ｄは、本発明の一実施形態に従って、図４に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す。例示の方法は、従来のＣＭＯＳ適合半導体製造プロセス技術の背景で説明する。理解すべきことであるが、本発明は、本デバイスを製造するためのこの方法または任意の特定の方法に限定されない。前に述べたように図に示す様々な層および／または領域は、一定の比率に応じて描かれていないことがあり、また、説明を容易にするためにある特定の半導体層は省略されていることがある。
【００３９】
図７Ａを参照して、本発明の技術を実施することができる模範的な半導体ウェハ７００の少なくとも一部を示す。ウェハ７００は、好ましくは、基板７０２を備える。基板７０２は、好ましくは、高伝導性を有するＰ＋型基板であるが、代わりにＮ＋型基板を使用することができる。当業者は理解するように、Ｐ＋基板は、例えば拡散工程または打込み工程などによって、基板材料に所望の濃度（例えば、１立方センチメートル当たり約５×１０１８から約５×１０１９原子）のＰ型不純物すなわちドーパント（例えば、ホウ素）を基板材料に加えて、望み通りに材料の伝導性を変えることによって、形成することができる。それから、エピタキシャル層７０４を、好ましくは、ウェハ７００の全表面にわたって成長させる。エピタキシャル層７０４は、また、Ｐ型不純物を加えて変えることもできる。
【００４０】
例えばウェハ７００の上面に対応するトレンチを画定する開口を作るなどによって、エピタキシャル層７０４に第１の複数のトレンチ７０６を形成することができる。ウェハ７００の上面にフォトレジストの層（図示しない）を堆積し、さらに従来のフォトリソグラフィ・パターン形成工程、それに続いてウェハの不要部分を除去するエッチング工程を使用して、開口を形成することができる。トレンチ７０６は、好ましくは、（例えば、反応性イオン・エッチング（ＲＩＥ）、ドライ・エッチング、その他を使用して）エピタキシャル層７０４中に所望の深さで形成する。それから、図７Ｂに示すように、例えば従来のトレンチ充填プロセスを使用して、トレンチ７０６に酸化物（例えば、二酸化珪素）のような絶縁材料を充填して、充填酸化物領域７０８を形成する。充填酸化物領域７０８は、好ましくは、エピタキシャル層７０４の上面と実質的に平面であるように形成する。
【００４１】
図７Ｃを参照して、次に、エピタキシャル層の上面に近接してエピタキシャル層７０４中に第２の複数のトレンチ７１０を形成する。第２の複数のトレンチ７１０は、好ましくは、充填酸化物領域７０８で互いに分離され、各充填酸化物領域が好ましくは２つの隣り合うトレンチ７１０の間に配置されている。その後、図７Ｄに示すように、所望の濃度（例えば、１立方センチメートル当たり約５×１０１８から約５×１０１９原子）のＮ型不純物すなわちドーパント７１２（例えば、燐または砒素）をエピタキシャル層に加えて、トレンチ７１０の側壁および底壁に近接したエピタキシャル層７０４中に、ドレイン領域７１４を形成する。ドレイン領域７１４は、例えば打込み工程または拡散工程を使用して形成して、望み通りに材料の伝導性を変えることができる。
【００４２】
図８Ａ〜８Ｃは、本発明の他の実施形態に従って、図６に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す。例示の方法は、従来ＣＭＯＳ適合半導体製造プロセス技術の背景で説明する。理解すべきことであるが、本発明はデバイスを製造するこの方法または任意の特定の方法に限定されない。
【００４３】
図８Ａを参照して、本発明の技術を実施することができる模範的な半導体ウェハ８００の少なくとも一部を示す。ウェハ８００は、好ましくは、基板８０２を備える。基板８０２は、好ましくは、高伝導性を有するＰ＋型基板であるが、Ｎ＋型基板を代わりに使用することができる。当業者は理解するように、Ｐ＋基板は、例えば拡散工程または打込み工程などによって、基板材料に所望の濃度（例えば、１立方センチメートル当たり約５×１０１８から約５×１０１９原子）のＰ型不純物すなわちドーパント（例えば、ホウ素）を基板材料に加えて、望み通りに材料の伝導性を変えることによって、形成することができる。それから、エピタキシャル層８０４を、好ましくは、ウェハ８００の全表面にわたって成長させる。エピタキシャル層８０４は、また、Ｐ型不純物を加えて変えることもできるが、好ましくは基板８０２よりも低濃度である。低濃度ドープＮ型層８０６は、好ましくは、例えば打込みプロセスまたは拡散プロセスなどを使用して望み通りにエピタキシャル材料の伝導性を変えることによって、エピタキシャル層８０４の少なくとも一部に形成する。
【００４４】
図８Ｂに示すように、例えばウェハ８００の上面に対応するトレンチを画定する開口を作るなどによって、低濃度ドープＮ型層８０６に複数のトレンチ８０８を形成する。ウェハ８００の上面にフォトレジストの層（図示しない）を堆積し、さらに従来のフォトリソグラフィ・パターン形成工程、それに続いてウェハの不要部分を除去するエッチング工程を使用して、開口を形成することができる。トレンチ８０８は、好ましくは、（例えば、反応性イオン・エッチング（ＲＩＥ）、ドライ・エッチング、その他を使用して）低濃度ドープＮ型層８０６中に所望の深さで形成する。トレンチ８０８を形成するとき、エピタキシャル層８０４をエッチング停止として使用することができ、それによって、トレンチの底壁を通じてエピタキシャル層の少なくとも一部を露出させる。ただし、エピタキシャルを露出させる必要はない。
【００４５】
図８Ｃを参照して、その後、所望の濃度（例えば、１立方センチメートル当たり約５×１０１８から約５×１０１９原子）のＮ型不純物すなわちドーパント８１２（例えば、燐または砒素）をＮ型層に加えて、低濃度ドープＮ型層８０６にドレイン領域８１０を形成する。ドレイン領域８１０は、好ましくは、ウェハ８００の上面に近接して形成されるので、トレンチ８０８に起因する実質的に波形の外形になる。ドレイン領域８１０は、例えば打込み工程または拡散工程を使用して形成して、望み通りに材料の伝導性を変えることができる。ドレイン領域８１０の断面厚さｔｈは、好ましくは、約０．３μｍであるが、ドレイン領域はどんな特定の寸法および／または形状にも限定されない。
【００４６】
本発明のＭＯＳデバイスは、少なくとも部分的に集積回路中に実現することができる。集積回路の形成において、複数の同一チップは、一般に、半導体ウェハの表面にパターンを繰り返して製造される。各チップは本明細書で説明したデバイスを含み、さらに他の構造または回路を含むことができる。個々のチップをウェハから切断しすなわちダイシングし、そして集積回路としてパッケージする。当業者は、ウェハをダイシングし、チップをパッケージして集積回路をつくる方法を知っているだろう。そのように製造された集積回路は、この発明の一部と考えられる。
【００４７】
本発明の例示の実施形態は本明細書で添付の図面を参照して説明したが、理解すべきことであるが、本発明はまさにその実施形態に限定されることなく、また当業者は添付の特許請求の範囲の範囲から逸脱することなく、その実施形態に様々な他の変更および修正を加えることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の技術を実施することができる模範的なＭＯＳデバイスの少なくとも一部を示す上面図である。
【図２】線Ａ−Ａ’に沿った図１に示すＭＯＳデバイスの少なくとも一部を示す断面図である。
【図３】線Ａ−Ａ’に沿った図１に示すＭＯＳデバイスの少なくとも一部を示す断面図であり、本発明の技術が実施されている。
【図４】本発明の他の実施形態に従って形成された模範的なＭＯＳデバイスの少なくとも一部を示す断面図である。
【図５】本発明の第３の実施形態に従って形成された模範的なＭＯＳデバイスの少なくとも一部を示す断面図である。
【図６】本発明の第４の実施形態に従って形成された模範的なＭＯＳデバイスの少なくとも一部を示す断面図である。
【図７Ａ】本発明の一実施形態に従って図４に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す図である。
【図７Ｂ】本発明の一実施形態に従って図４に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す図である。
【図７Ｃ】本発明の一実施形態に従って図４に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す図である。
【図７Ｄ】本発明の一実施形態に従って図４に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す図である。
【図８Ａ】本発明の他の実施形態に従って図６に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す図である。
【図８Ｂ】本発明の他の実施形態に従って図６に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す図である。
【図８Ｃ】本発明の他の実施形態に従って図６に示す模範的なＭＯＳデバイスを形成するために使用することができる例示の方法の工程を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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