(57)【要約】【課題】  高速、低速な回路により、信号発生を行うＩＣテスタを実現することを目的にする。【解決手段】  本発明は、被試験対象を試験するＩＣテスタに改良を加えたものである。本装置は、高速テストレートを出力する高速レートジェネレータと、低速テストレートと高速テストレートとのテストレート比を入力し、このテストレート比を高速レートジェネレータの高速テストレートでカウントし、高速テストレートを間引く間引き信号を出力する同期制御部と、高速レートジェネレータの高速テストレートを同期制御部の間引き信号で間引き、低速テストレートを出力する間引き部とを備え、間引き部の低速テストレートで被試験対象の試験信号を出力すると共に、高速テストレートジェネレータの高速テストレートで被試験対象の試験信号を出力することを特徴とする装置である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
被試験対象を試験するＩＣテスタにおいて、
高速テストレートを出力する高速レートジェネレータと、
低速テストレートと高速テストレートとのテストレート比を入力し、このテストレート比を前記高速レートジェネレータの高速テストレートでカウントし、高速テストレートを間引く間引き信号を出力する同期制御部と、
前記高速レートジェネレータの高速テストレートを前記同期制御部の間引き信号で間引き、前記低速テストレートを出力する間引き部と
を備え、前記間引き部の低速テストレートで前記被試験対象の試験信号を出力すると共に、前記高速テストレートジェネレータの高速テストレートで前記被試験対象の試験信号を出力することを特徴とするＩＣテスタ。
【請求項２】
間引き部の低速テストレートで動作し、低速パターンアドレスを発生する低速パターンアドレス発生器と、
高速レートジェネレータの高速テストレートで動作し、高速パターンアドレスを発生する高速パターンアドレス発生器と
を設けたことを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
低速パターンアドレス発生器のパターンアドレスを入力し、テストレート比を同期制御部に出力するレート比メモリを有することを特徴とする請求項２記載のＩＣテスタ。
【請求項４】
同期制御部は、
レート比メモリのテストレート比を低速テストレートごとに入力し、間引き信号をリード信号とし、高速テストレートごとにテストレート比を出力するＦＩＦＯと、
このＦＩＦＯのテストレート比を入力し、高速テストレートでカウントを行い、カウンタにより間引き信号を出力するカウンタと
を有することを特徴とする請求項３記載のＩＣテスタ。
【請求項５】
低速パターンアドレス発生器のパターンアドレスと間引き部の低速テストレートにより被試験対象に試験信号を出力する低速ピンエレクトロニクスと、
高速パターンアドレス発生器のパターンアドレスと高速レートジェネレータの高速テストレートにより被試験対象に試験信号を出力する高速ピンエレクトロニクスと
を設けたことを特徴とする請求項２〜４のいずれかに記載のＩＣテスタ。
【請求項６】
被試験対象は液晶駆動ドライバであることを特徴とする請求項１〜５のいずれかに記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象、例えば、液晶駆動ドライバを試験するＩＣテスタに関し、高速、低速な回路により、信号発生を行うＩＣテスタに関するものである。
【背景技術】
【０００２】
液晶ディスプレイを駆動する液晶駆動ドライバの試験は、ＩＣテスタを用いて試験を行っている。ＩＣテスタは、液晶駆動ドライバに試験信号を与え、液晶駆動ドライバの出力により、液晶駆動ドライバの良否の判定を行う。このような装置は、ＩＣテスタの出力側を高速動作にし、入力側を低速動作にして、安価に構成している。例えば特許文献１〜３等に記載されている。
【０００３】
【特許文献１】特開平８−３１３５９２号公報
【特許文献２】特開平１０−２４６７５６号公報
【特許文献３】特開平１１−１８３５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
液晶駆動ドライバに入力される信号には、例えば、数百ＭＨｚを超えるクロック等の高速な信号もあれば、数ＭＨｚ以下の低速な信号もある。このような信号をＩＣテスタが出力する場合、高速信号、低速信号は同期して出力しなければならない。このため、テスタの信号発生周期は、必要な高速信号の速度で決まってしまうため、低速な信号発生を行う回路でも高速に動くようにしなければならなかった。
【０００５】
そこで、本発明の目的は、高速、低速な回路により、信号発生を行うＩＣテスタを実現することにある。
【課題を解決するための手段】
【０００６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象を試験するＩＣテスタにおいて、
高速テストレートを出力する高速レートジェネレータと、
低速テストレートと高速テストレートとのテストレート比を入力し、このテストレート比を前記高速レートジェネレータの高速テストレートでカウントし、高速テストレートを間引く間引き信号を出力する同期制御部と、
前記高速レートジェネレータの高速テストレートを前記同期制御部の間引き信号で間引き、前記低速テストレートを出力する間引き部と
を備え、前記間引き部の低速テストレートで前記被試験対象の試験信号を出力すると共に、前記高速テストレートジェネレータの高速テストレートで前記被試験対象の試験信号を出力することを特徴とするものである。
【０００７】
請求項２記載の発明は、請求項１記載の発明において、
間引き部の低速テストレートで動作し、低速パターンアドレスを発生する低速パターンアドレス発生器と、
高速レートジェネレータの高速テストレートで動作し、高速パターンアドレスを発生する高速パターンアドレス発生器と
を設けたことを特徴とするものである。
【０００８】
請求項３記載の発明は、請求項２記載の発明において、
低速パターンアドレス発生器のパターンアドレスを入力し、テストレート比を同期制御部に出力するレート比メモリを有することを特徴とするものである。
【０００９】
請求項４記載の発明は、請求項３記載の発明において、
同期制御部は、
レート比メモリのテストレート比を低速テストレートごとに入力し、間引き信号をリード信号とし、高速テストレートごとにテストレート比を出力するＦＩＦＯと、
このＦＩＦＯのテストレート比を入力し、高速テストレートでカウントを行い、カウンタにより間引き信号を出力するカウンタと
を有することを特徴とするものである。
【００１０】
請求項５記載の発明は、請求項２〜４のいずれかに記載の発明において、
低速パターンアドレス発生器のパターンアドレスと間引き部の低速テストレートにより被試験対象に試験信号を出力する低速ピンエレクトロニクスと、
高速パターンアドレス発生器のパターンアドレスと高速レートジェネレータの高速テストレートにより被試験対象に試験信号を出力する高速ピンエレクトロニクスと
を設けたことを特徴とするものである。
【００１１】
請求項６記載の発明は、請求項１〜５のいずれかに記載の発明のおいて、
被試験対象は液晶駆動ドライバであることを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、同期制御部が、レート比メモリのテストレート比により、高速テストレートでカウントを行い、高速テストレートを間引く間引き信号を出力し、間引き部で間引くので、高速、低速の信号発生を高速、低速な回路で同期して行うことができる。
【発明を実施するための最良の形態】
【００１３】
以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、高速とは、低速に比較して、高速なことを示す。
【００１４】
図１において、低速パターンアドレス発生器１は、低速テストレートで動作し、低速パターンアドレスを発生する。低速パターンアドレス発生器１は、低速インストラクションメモリ１１、低速パターンアドレスシーケンサ１２からなる。低速インストラクションメモリ１１は、低速インストラクションを記憶する。低速パターンアドレスシーケンサ１２は、低速インストラクションメモリ１１の低速インストラクションに基づいて動作し、低速パターンアドレスを低速インストラクションメモリ１１に出力すると共に、外部信号（ループクリア）を入力し、この外部信号によりループ抜けを行い、ループクリア信号を出力する。レート比メモリ２は、低速パターンアドレス発生器１のパターンアドレスを入力し、低速テストレートと高速テストレートとのテストレート比を出力する。
【００１５】
高速パターンアドレス発生器３は、高速テストレートで動作し、高速パターンアドレスを発生する。高速パターンアドレス発生器３は、高速インストラクションメモリ３１、高速パターンアドレスシーケンサ３２からなる。高速インストラクションメモリ３１は、高速インストラクションを記憶する。高速パターンアドレスシーケンサ３２は、高速インストラクションメモリ３１の高速インストラクションに基づいて動作し、高速パターンアドレスを高速インストラクションメモリ３１に出力すると共に、高速ループクリア信号を入力し、この高速ループクリア信号によりループ抜けを行う。高速レートジェネレータ４は、高速パターンアドレス発生器３のパターンアドレスを入力し、高速テストレートを出力する。同期制御部５は、レート比メモリ２のテストレート比を入力し、このテストレート比を高速テストレートでカウントし、高速テストレートを間引く間引き信号を出力すると共に、パターンアドレス発生器１からループクリア信号を入力し、パターンアドレス発生器３に高速ループクリア信号を出力する。ＡＮＤゲート６は間引き部で、高速レートジェネレータ４の高速テストレートを同期制御部５の間引き信号で間引き、低速テストレートを出力する。
【００１６】
低速ピンエレクトロニクス７は、低速パターンアドレス発生器１のパターンアドレスとＡＮＤゲート６の低速テストレートにより、被試験対象（以下ＤＵＴ）、例えば液晶駆動ドライバに試験信号を出力すると共に、ＤＵＴの出力と期待値とを比較する。低速ピンエレクトロニクス７は、パターンメモリ７１、試験部７２、ドライバ７３、コンパレータ７４からなる。パターンメモリ７１は、低速パターンアドレス発生器１のパターンアドレスを入力し、入力パターン、期待値パターン等からなるパターンデータを出力する。試験部７２は、パターンメモリ７１のパターンデータを入力し、試験信号を出力し、ＤＵＴからの出力と期待値と比較する。ドライバ７３は、試験部７２からの試験信号をＤＵＴに出力する。コンパレータ７４は、ＤＵＴの出力を比較電圧と比較し、試験部７２に出力する。
【００１７】
高速ピンエレクトロニクス８は。高速パターンアドレス発生器３のパターンアドレスと高速レートジェネレータ４の高速テストレートによりＤＵＴに試験信号を出力すると共に、ＤＵＴの出力と期待値とを比較する。高速ピンエレクトロニクス８は、パターンメモリ８１、試験部８２、ドライバ８３、コンパレータ８４からなる。パターンメモリ８１は、高速パターンアドレス発生器３のパターンアドレスを入力し、入力パターン、期待値パターン等からなるパターンデータを出力する。試験部８２は、パターンメモリ８１のパターンデータを入力し、試験信号を出力し、ＤＵＴからの出力と期待値と比較する。ドライバ８３は、試験部８２からの試験信号をＤＵＴに出力する。コンパレータ８４は、ＤＵＴの出力を比較電圧と比較し、試験部８２に出力する。
【００１８】
さらに、詳細に同期制御部５の具体的な構成を図２に示し、説明する。図２において、ＦＩＦＯ（First In First Out）５１は、レート比メモリ２のテストレート比、ループクリア信号を低速テストレートごとに入力し、リード信号により、高速テストレートごとに出力する。カウンタ５２は、ＦＩＦＯ５１のテストレート比を高速テストレートでカウントする。終了検出部５３は、カウンタ５２の出力のカウント終了を検出する。シフトレジスタ５４は、終了検出部５の出力を高速テストレートごとにシフトし、間引き信号を出力する。リード制御部５５は、終了検出部５３の出力を入力し、リード信号をＦＩＦＯ５１、カウンタ５２に出力する。ＡＮＤゲート５６は、ＦＩＦＯ５１からのループクリア信号とリード制御部５５のリード信号の論理積を高速ループクリア信号として出力する。
【００１９】
このような装置の動作を以下に説明する。図３は図１，２に示す装置の動作を示したタイミングチャートである。図３において、（ａ）はＡＮＤゲート６が出力する低速テストレート、（ｂ）は低速パターンアドレスシーケンサ１２が出力する低速パターンアドレス、（ｃ）は低速パターンアドレスシーケンサ１２が出力するループクリア信号、（ｄ）はレート比メモリ２が出力するテストレート比、（ｅ）は高速レートジェネレータ４が出力する高速テストレート、（ｆ）はＦＩＦＯ５１が出力するテストレート比、（ｇ）はＦＩＦＯ５１が出力するループクリア信号、（ｈ）はカウンタ５２が出力するカウンタ値、（ｉ）は終了検出部５３が出力するカウント終了信号、（ｊ）はＡＮＤゲート５６が出力する高速ループクリア信号、（ｋ）は同期制御部５が出力する間引き信号、（ｌ）は高速パターンアドレスシーケンサ３２が出力する高速パターンアドレス、（ｍ）はドライバ７３が出力する低速試験信号、（ｎ）はドライバ８３が出力する高速試験信号である。ここで、タイミングチャートの括弧内はアドレスを示している。また、図４は図１，２に示す装置の説明図である。
【００２０】
テストが開始されると、低速テストレート（初期はダミーレート）ごとに、低速パターンアドレスシーケンサ１２が、低速インストラクションメモリ１１のインストラクションにより、図４に示す低速パターンアドレスを低速インストラクションメモリ１１、レート比メモリ２、低速ピンエレクトロニクス７に出力する。低速インストラクションメモリ１１は、パターンアドレスにより低速パターンアドレスシーケンサ１２にインストラクションを与える。また、レート比メモリ２も、パターンアドレスにより同期制御部５に図４に示すテストレート比を同期制御部５に出力する。そして、図４に示すように、低速パターンアドレスが”２”のとき、ループを繰り返す。
【００２１】
このテストレート比をＦＩＦＯ５１は低テストレートごとに格納する。そして、ＦＩＦＯ５１の読み出し開始は、リード制御部５５が回路構成上必要な高テストレート数を待った後、リード信号が出力される。このリード信号を、ＦＩＦＯ５１は入力し、高テストレートによりテストレート比を出力する（イ）。この動作により、低速テストレートに同期した信号を高速テストレートに同期した信号に変換できる。
【００２２】
このテストレート比を、カウンタ５２は、リード制御部５５のリード信号によりリードし、高速テストレートごとにダウンカウントし、カウント値を出力する。このカウント値を、終了検出部５３が検出し、つまり、”１”を検出し、カウント終了信号をシフトレジスタ５４、リード制御部５５に出力する。そして、シフトレジスタ５４は、カウント終了信号を高速テストレートで所望シフトして、間引き信号をＡＮＤゲート６に出力する（ロ）。一方、リード制御部５５は、カウント終了信号をリード信号として、ＦＩＦＯ５１、カウンタ５２、ＡＮＤゲート５６に出力する。
【００２３】
一方、テストが開始されると、高速テストレート（初期はダミーレート）ごとに、高速パターンアドレスシーケンサ３２が、高速インストラクションメモリ３１のインストラクションにより、図４に示す高速パターンアドレスを低速インストラクションメモリ３１、高速レートジェネレータ４、高速ピンエレクトロニクス８に出力する。高速インストラクションメモリ３１は、パターンアドレスにより低速パターンアドレスシーケンサ３２にインストラクションを与える。また、高速レートジェネレータ４も、パターンアドレスにより内部のレートメモリの周期に従って、高速テストレートをＡＮＤゲート６、高速ピンエレクトロニクス８に出力する。
【００２４】
この結果、ＡＮＤゲート６は、高速レートジェネレータ４の高速テストレートと、同期制御部５の間引き信号との論理積を低速ピンエレクトロニクス７に出力する。
【００２５】
そして、低速ピンエレクトロニクス７側では、パターンメモリ７１は、低速パターンジェネレータ１のパターンアドレスに対応したパターンデータを、ＡＮＤゲート６の低速テストレートにより出力する。試験部７２は、パターンメモリ７１のパターンデータによりドライバ７３を介して、試験信号をＤＵＴに出力する。そして、コンパレータ７４はＤＵＴの出力を比較電圧と比較し、試験部７２に出力し、試験部７２がパターンデータの期待値と比較し、パス／フェイルを出力している。
【００２６】
同様に、高速ピンエレクトロニクス８側では、パターンメモリ８１は、高速パターンジェネレータ３のパターンアドレスに対応したパターンデータを、高速レートジェネレータ４の高速テストレートにより出力する。試験部８２は、パターンメモリ８１のパターンデータによりドライバ８３を介して、試験信号をＤＵＴに出力する。そして、コンパレータ８４はＤＵＴの出力を比較電圧と比較し、試験部８２に出力し、試験部８２がパターンデータの期待値と比較し、パス／フェイルを出力している。
【００２７】
また、外部信号が低速パターンアドレスシーケンサ１２に入力されると、低速パターンアドレスシーケンサ１２は、パターンアドレスの繰返し出力のループをクリアして、ループクリア信号を同期制御部５のＦＩＦＯ５１に出力する。ＦＩＦＯ５１は、低速テストレートごとにループクリア信号を格納し、リード制御部５５のリード信号により、高速テストレートでループクリア信号をＡＮＤゲート５６に出力する（ハ）。そして、ＡＮＤゲート５６は、ＦＩＦＯ５１のループクリア信号と、リード制御部５５のリード信号との論理積を高速ループクリア信号として、高速パターンアドレスシーケンサ３２に出力する。高速パターンアドレスシーケンサ３２は、高速ループクリア信号により、低速パターンアドレスシーケンサ１１と同様に、パターンアドレスの繰返し出力のループをクリアにする（ニ）。
【００２８】
このように、同期制御部５が、レート比メモリ２のテストレート比により、高速テストレートでカウントを行い、高速テストレートを間引く間引き信号を出力し、ＡＮＤゲート６で間引くので、高速、低速の信号発生を高速、低速な回路で同期して行うことができる。
【００２９】
次に他の実施例を図５に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００３０】
図５において、高速シーケンサ制御メモリ９は、低速パターンジェネレータ１が出力するパターンアドレスを入力し、低速パターンアドレスシーケンサ１２の代わりに、ループクリア信号を同期制御部５に出力する。
【００３１】
このような装置の動作は、パターンアドレスごとに、高速シーケンサ制御メモリ９にループクリア情報を記憶させ、ループクリア信号を出力させるだけで、その他の動作は、図１，２に示す装置と同様なので説明を省略する。
【００３２】
なお、本発明はこれに限定されるものではなく、ドライバ７３，８３とコンパレータ７４，８４とを１組とした例を示したが、どちらか一方をピンエレクトロニクス７，８に設ける構成でもよい。
【００３３】
また、レート比メモリ２を設ける構成を示したが、テストレート比が一定であれば、レート比メモリ２により、テストレート比を同期制御部５に与える構成でなくともよい。
【００３４】
そして、ループ抜けを外部装置の外部信号により抜ける構成を示したが、所望のループ回数後にループを抜ける構成にしてもよい。
【００３５】
さらに、高速レートジェネレータ４は、高速パターンアドレス発生器３からパターンアドレスを入力し、このパターンアドレスにより内部のレートメモリを指定する構成を示したが、高速レートジェネレータ４の内部に、レートメモリのアドレスを指定するアドレス発生器を設ける構成でもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施例を示した構成図である。
【図２】同期制御部の具体的な構成を示した図である。
【図３】図１，２に示す装置の動作を示したタイミングチャートである。
【図４】図１，２に示す装置の動作を説明する図である。
【図５】本発明の他の実施例を示した構成図である。
【符号の説明】
【００３７】
１  低速パターンアドレス発生器
２  レート比メモリ
３  高速パターンアドレス発生器
４  高速レートジェネレータ
５  同期制御部
５１  ＦＩＦＯ
５２  カウンタ
６  ＡＮＤゲート
７  低速ピンエレクトロニクス
８  高速ピンエレクトロニクス
【図１】
2006071288.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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