(57)【要約】【課題】デジタル放送受信装置における基準クロック信号生成用の電圧制御型水晶発振器を不要にしてコストを下げることができ、送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号を生成し、映像及び音声を適切に復元する。【解決手段】デジタル放送受信装置において、ビットストリーム解析回路と、システムクロック信号及びビットストリーム解析回路からの基準クロック制御データを受け、基準クロック信号を生成する基準クロックDPLL２０を有し、基準クロックDPLL２０は、システムクロック信号をｎ分周するｎ分周回路２１及び（ｎ＋１）分周する（ｎ＋１）分周回路２２と、各分周回路の分周比を設定するデータを格納するレジスタ２３と、各分周回路の出力クロック信号の混合比率を設定するデータを格納する混合比率設定レジスタ２４と、混合比率設定レジスタ２４のデータに応じた混合比率で各分周回路の出力クロック信号を混合して出力する混合回路２５を有する。【選択図】    図３
2006197008.tif 000002
【特許請求の範囲】
【請求項１】
オーディオ／ビデオデータ及び時刻データを含むビットストリーム信号を受信すると共に基準クロック信号が供給され、受信信号を解析してビットストリーム中のオーディオ／ビデオデータ及び時刻データを検出して出力するとともに時刻データに基づいて基準クロック制御データを出力するビットストリーム解析回路と、
システムクロック信号及び前記ビットストリーム解析回路から出力される基準クロック制御データを受け、前記基準クロック信号を生成して前記ビットストリーム解析回路に供給する第１のデジタル位相同期ループ回路
を具備することを特徴とする無線受信装置。
【請求項２】
前記第１のデジタル位相同期ループ回路は、
前記システムクロック信号をｎ（ｎは任意の正の整数）分周する第１の分周回路と、
前記システムクロック信号を（ｎ＋１）分周する第２の分周回路と、
前記第１、第２の分周回路の分周比を設定するデータを格納する第１のレジスタと、
前記第１、第２の分周回路の出力クロック信号の混合比率を設定するデータを格納する第２のレジスタと、
前記第２のレジスタのデータに応じた混合比率で前記第１、第２の分周回路の出力クロック信号を混合して出力する混合回路
を具備することを特徴とする請求項１記載の無線受信装置。
【請求項３】
前記第１のデジタル位相同期ループ回路で生成された基準クロック信号を受けてカウントし、基準クロック信号に同期した基準時刻信号を一定時間毎に生成する基準時刻生成回路と、
前記システムクロック信号及び前記基準時刻生成回路から出力される基準時刻信号が入力され、前記基準時刻信号に同期して、オーディオ信号再生時に使用されるオーディオマスタークロック信号を生成する第２のデジタル位相同期ループ回路と、
前記システムクロック信号が入力され、ビデオ信号再生時に使用されるビデオマスタークロック信号を生成する第３のデジタル位相同期ループ回路と、
前記ビットストリーム解析回路から出力されるオーディオ／ビデオデータをデコードし、前記オーディオマスタークロック信号及びビデオマスタークロック信号に同期してオーディオ信号及びビデオ信号を再生し出力するオーディオ／ビデオデコーダ
をさらに具備することを特徴とする請求項１記載の無線受信装置。
【請求項４】
前記第２及び第３のデジタル位相同期ループ回路のいずれか一方もしくは両方は、
前記システムクロック信号をｍ（ｍは任意の正の整数）分周する第１の分周回路と、
前記システムクロック信号を（ｍ＋１）分周する第２の分周回路と、
前記第１、第２の分周回路の分周値を設定するデータを格納する第１のレジスタと、
前記第１、第２の分周回路の出力クロック信号の混合比率を設定するデータを格納する第２のレジスタと、
前記第２のレジスタのデータに応じた混合比率で前記第１、第２の分周回路の出力クロック信号を混合して出力する混合回路と、
前記混合回路の出力クロック信号をカウントするカウンタと、
ターゲット周波数を指定する制御データを格納する第３のレジスタと、
前記基準時刻生成回路から出力される基準時刻信号の一定の間隔内における前記カウンタのカウント値を前記第３のレジスタのデータと比較して、前記混合回路の出力クロック信号が正確な周波数となっているか否かを検出し、この検出結果に応じて前記第２のレジスタのデータを更新する混合比率制御回路
を具備することを特徴とする請求項３記載の無線受信装置。
【請求項５】
前記第３のデジタル位相同期ループ回路は、
前記システムクロック信号をｎ（ｎは任意の正の整数）する第１の分周回路と、
前記システムクロック信号を（ｎ＋１）分周する第２の分周回路と、
前記第１、第２の分周回路の分周比を設定するデータを格納する第１のレジスタと、
前記第１、第２の分周回路の出力クロック信号の混合比率を設定するデータを格納する第２のレジスタと、
前記第２のレジスタのデータに応じた混合比率で前記第１、第２の分周回路の出力クロック信号を混合して出力する混合回路
を具備することを特徴とする請求項３記載の無線受信装置。
【請求項６】
前記基準時刻生成回路は、
前記第１のデジタル位相同期ループ回路で生成された基準クロック信号の周波数データを格納するレジスタと、
前記第１のデジタル位相同期ループ回路で生成された基準クロック信号をシステムクロック信号で同期化する同期化回路と、
前記同期化回路で同期化された基準クロック信号をカウントアップするカウンタと、
前記カウンタのカウント値が前記レジスタのデータと一致した時にパルス信号を発生する一致検出回路
を具備することを特徴とする請求項３記載の無線受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線受信装置に係り、特に受信側の時刻基準を送信側から送信される時刻基準に合わせる必要がある無線受信装置に関する。
【背景技術】
【０００２】
一般的に、カラー動画像を圧縮・伸長する国際的に標準化された情報源符号化方式の１つとしてMoving Picture Experts Group/Moving Picture Image coding Experts Group(MPEG)が知られている。MPEGには、デジタル衛星放送やDVD-Video等の高画質の動画に適用されるMPEG2や、移動通信や携帯電話やＰＨＳ、アナログ電話回線などのネットワークでの利用を対象とした低ビットレートでの符号化を可能にする動画圧縮方式であるMPEG4などが知られている。MPEG2のストリーム・フォーマットの１つとして、ＢＳデジタル放送、ＣＳデジタル放送、地上波デジタル放送などのデジタル放送、デジタル通信等に適したストリーム・フォーマットであるTransport Stream(TS)に対応したMPEG-2 TSシステムが知られている。MPEG-2 TSシステムの一般的な構成は、例えば特許文献１に開示されている。MPEG-2 TSシステムでは、圧縮された映像・音声などのデータを所定数のバイトの固定長のTSパケット単位に分割した伝送フォーマットが使用される。
【０００３】
デジタルテレビ放送受信に用いられている従来のMPEG-2 TSシステムでは電圧制御型の水晶発振器(VCXO)が用いられる。このVCXOは27MHzの基準クロック信号を生成する。VCXOから出力される基準クロック信号は、NTSCエンコーダ及びオーディオクロック用位相同期ループ回路に供給される。従来のオーディオクロック用位相同期ループ回路では、供給される27MHzの基準クロック信号を、オーディオ信号を再生する際にオーディオ・デジタルアナログコンバータで使用されるマスタークロック信号に変換するために、アナログ回路が用いられる。
【０００４】
オーディオ・デジタルアナログコンバータで使用されるマスタークロック信号は、仕様によって異なるが、サンプリング周波数の256倍、あるいは384倍の周波数を持つ。例えば、サンプリング周波数が一般的な48kHzの場合、マスタークロック信号がサンプリング周波数の256倍の周波数を持つとすると、マスタークロック信号の周波数は12.288MHzである。オーディオ・デジタルアナログコンバータで使用されるマスタークロック信号の周波数精度は、一般的には±５％程度である。また、NTSCエンコーダで使用される27MHzの基準クロック信号の周波数精度は、NTSCエンコーダの仕様によって異なるが、約±５％程度である。このように、従来のMPEG-2 TSシステムで用いられるクロック信号には高い周波数精度が要求される。
【０００５】
ところで、近年、モバイル機器向けにデジタルテレビ放送が計画されている。このデジタルテレビ放送を受信するモバイル端末では、再生されたビデオ信号がNTSC規格に変換されることなく、そのまま表示装置に供給され、画像表示させることができる。従って、NTSCエンコーダは不要となり、NTSCエンコーダに供給する精度の高い27MHzの基準クロック信号も不要となる。一方、オーディオ・デジタルアナログコンバータに供給されるマスタークロック信号には、依然として高い周波数精度が要求される。しかし、オーディオマスタークロック信号と27MHzの基準クロック信号との同期がとれていないと、オーディオ・デジタルアナログコンバータでデータの取りこぼしが発生する。
【０００６】
上述したようにモバイル向けデジタルテレビ放送受信端末は、周波数精度の高い27MHzの基準クロック信号生成用のVCXOを省略してコストダウンできる。しかし、VCXOを省略すると、オーディオマスタークロック信号の周波数精度が落ちて音の乱れなどの音質低下が発生し、かつオーディオマスタークロック信号と27MHzの基準クロック信号との同期が取れずにオーディオ・デジタルアナログコンバータでデータの取りこぼしが発生する。
【特許文献１】特開平１０−２０６５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、基準クロック信号生成用の電圧制御型水晶発振器を不要にして製造コストを低下させることができるとともに、時刻基準を送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号が生成できる無線受信装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の無線受信装置は、オーディオ／ビデオデータ及び時刻データを含むビットストリーム信号を受信すると共に基準クロック信号が供給され、受信信号を解析してビットストリーム中のオーディオ／ビデオデータ及び時刻データを検出して出力するとともに時刻データに基づいて基準クロック制御データを出力するビットストリーム解析回路と、システムクロック信号及び前記ビットストリーム解析回路から出力される基準クロック制御データを受け、前記基準クロック信号を生成して前記ビットストリーム解析回路に供給する第１のデジタル位相同期ループ回路を具備している。
【発明の効果】
【０００９】
本発明の無線受信装置によれば、基準クロック信号生成用の電圧制御型水晶発振器を不要にして製造コストを下げることができるとともに、送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号を生成し、映像及び音声を適切に復元することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
＜第１の実施形態＞
図１は、本発明の無線受信装置の第１の実施形態に係るモバイル端末用のデジタル放送受信装置を概略的に示すブロック図である。
【００１２】
図１に示すデジタル放送受信装置は、ビットストリーム解析回路（Bitstream解析回路）１０、基準クロックデジタル位相同期ループ回路（基準クロックDPLL）２０、基準時刻生成回路３０、オーディオ信号再生時に基準クロック信号として使用されるオーディオマスタークロック信号を生成するオーディオクロックデジタル位相同期ループ回路（オーディオCLK DPLL）４０、ビデオ信号再生時に基準クロック信号として使用されるビデオマスタークロック信号を生成するビデオクロックデジタル位相同期ループ回路（ビデオCLK DPLL）５０、オーディオ／ビデオデコーダ回路(A/Vデコーダ回路)６０、表示装置７０、及び音声出力装置８０を含む。
【００１３】
ビットストリーム解析回路１０は、デジタル放送信号に含まれるMPEG2 TS Bitstreamを受信し、MPEG2 TS Bitstreamを解析してBitstream中のオーディオ／ビデオ(A/V)データ及びPCR(時刻)データを検出して出力するとともに検出されたPCRデータに基づいて基準クロックDPLL２０の動作を制御する。
【００１４】
基準クロックDPLL２０は、システムクロック信号SCLKを受けて、例えば27MHzの基準クロック信号RCLKを生成する。なお、基準クロック信号RCLKの周波数は必ずしも27MHzでなくてもよい。
【００１５】
基準時刻生成回路３０は、基準クロックDPLL２０で生成される基準クロック信号RCLKをカウントし、基準クロック信号に同期した基準時刻信号RTSを一定間隔毎に、例えば１ｍｓ毎に生成する。
【００１６】
システムクロック信号SCLK及び基準時刻生成回路３０で生成された基準時刻信号RTSはオーディオCLK DPLL４０に供給される。オーディオCLK DPLL４０は、基準時刻信号RTSに同期して、オーディオDACでオーディオ信号を再生する時に基準クロック信号として使用されるオーディオマスタークロック信号A-CLKを生成する。
【００１７】
システムクロック信号SCLK及び基準時刻生成回路３０で生成される基準時刻信号RTSはビデオCLK DPLL５０にも供給される。ビデオCLK DPLL５０は、基準時刻信号RTSに同期して、ビデオ信号を再生する時に基準クロック信号として使用されるビデオマスタークロック信号V-CLKを生成する。ビデオマスタークロック信号V-CLKは、オーディオマスタークロック信号A-CLKとともにA/Vデコーダ回路６０に供給される。A/Vデコーダ回路６０には、ビットストリーム解析回路１０から出力されるA/Vデータが供給される。A/Vデコーダ回路６０は、A/Vデータをデコードし、オーディオマスタークロック信号A-CLK及びビデオマスタークロック信号V-CLKに同期してオーディオ信号及びビデオ信号を再生し、出力する。ビデオ信号は、NTSC規格に変換されることなく、そのまま表示装置７０に供給され、映像表示がなされる。オーディオ信号は、オーディオ信号再生用のオーディオ・デジタルアナログコンバータ(オーディオDAC）、増幅回路、スピーカーなどを含む音声出力装置８０に供給され、音声出力に変換される。なお、A/Vデコーダ回路６０は、MPEG2に対応するものだけでなく、MPEG4に対応するものなどを用いることもできる。
【００１８】
音声出力装置８０内のオーディオDACで使用されるオーディオマスタークロック信号A-CLKは、仕様によって異なるが、サンプリング周波数の256倍、あるいは384倍などの周波数を持つ。例えばサンプリング周波数が48kHzであり、オーディオマスタークロック信号A-CLKの周波数がサンプリング周波数の256倍である場合、オーディオマスタークロック信号A-CLKの周波数は12.288MHzである。オーディオDACで必要とするオーディオマスタークロック信号A-CLKは高い周波数精度が要求され、一般的には±５％程度である。
【００１９】
図２は、図１中のビットストリーム解析回路１０の一構成例を示すブロック図である。
【００２０】
ビットストリーム解析回路１０は、PCRカウンタ１１、ビットストリーム解析部（Bitstream解析部）１２、PCR比較部１３、及びDPLL調整部１４を含む。
【００２１】
PCRカウンタ１１は、図１中の基準クロックDPLL２０から供給される27MHzの基準クロック信号RCLKをカウントする。ビットストリーム解析部１２は、MPEG-2 TS Bitstreamを解析し、Bitstream 中のA/Vデータ及びPCRデータの値を検出する。PCR比較部１３は、Bitstream中のPCRデータの値（PCR値）とPCRカウンタ１１の値（PCRカウンタ値）とを比較する。DPLL調整部１４は、PCR比較部１３の比較出力に基づいて、PCRカウンタ１１の値がBitstream中のPCRデータの値からずれないように図１中の基準クロックDPLL２０で生成される基準クロック信号RCLKの周波数を制御するための制御データを出力する。Bitstream中のPCR値がPCRカウンタ値よりも大きければ、基準クロックDPLL２０で生成される27MHzの周波数を上げるように基準クロックDPLL２０に供給される制御データを制御する。これに対して、Bitstream中のPCR値がPCRカウンタ値よりも小さければ、基準クロックDPLL２０で生成される27MHzの周波数を下げるように基準クロックDPLL２０に供給される制御データを制御する。
【００２２】
図３は、図１中の基準クロックDPLL２０の一構成例を示すブロック図である。基準クロックDPLL２０は、ｎ分周回路２１、（ｎ＋１）分周回路２２、分周比設定レジスタ２３、混合比率設定レジスタ２４、及び混合回路２５を含む。
【００２３】
ｎ分周回路２１は、システムクロック信号SCLKをｎ（ｎは正の任意の整数）分周する。（ｎ＋１）分周回路２２は、システムクロック信号SCLKを（ｎ＋１）分周する。分周比設定レジスタ２３は、チップの内部もしくはチップ外部から供給される分周比を設定するためのデータを格納する。分周比設定レジスタ２３のデータに応じて、ｎ分周回路２１及び（ｎ＋１）分周回路２２の分周比がそれぞれ設定される。混合比率設定レジスタ２４は、図１中のビットストリーム解析回路１０からの制御データを、ｎ分周回路２２の出力クロック信号と（ｎ＋１）分周回路２２の出力クロック信号との混合比率を設定するためのデータとして格納する。混合回路２５は、混合比率設定レジスタ２４のデータに応じた混合比率でｎ分周回路２１の出力クロック信号と（ｎ＋１）分周回路２２の出力クロック信号とを混合して出力する。
【００２４】
図４は、図３の基準クロックDPLL２０の動作例を示すタイミング図である。ここでは、一例として、150MHzのシステムクロック信号SCLKから27MHzの基準クロック信号RCLKを生成する動作例を示す。この場合には、150MHzのシステムクロック信号SCLKを5.555…分周する必要があり、150MHzのシステムクロック信号SCLKを５分周した信号と、６分周した信号とを混合回路２５で適切に混合することによって、27MHzに近い周波数の基準クロック信号RCLKが生成できる。例えば、150MHzのシステムクロック信号SCLKを５分周した信号を15回、150MHzのシステムクロック信号SCLKを６分周した信号を12回の割合で混合すれば、混合回路２５で27MHzの基準クロック信号RCLKが生成できる。但し、このように５分周と６分周の２つの分周出力を混合するので、混合回路２５の出力クロック信号は、VCXOを用いた場合の基準クロック信号に比較するとジッターが大きくなる。しかし、本デジタル放送受信装置では、混合回路２５の出力クロック信号がそのままオーディオ／ビデオマスタークロック信号として使用されないので問題とはならない。
【００２５】
図５は、図１中の基準時刻生成回路３０の一構成例を示すブロック図である。基準時刻生成回路３０は、設定値保持レジスタ３１、同期化回路３２、カウンタ３３、及び一致検出回路３４を含む。
【００２６】
設定値保持レジスタ３１は、図１中の基準クロックDPLL２０から供給される基準クロック信号RCLKの周波数データを格納する。同期化回路３２は、基準クロックDPLL２０で生成された基準クロック信号RCLKをシステムクロック信号SCLKで同期化する。カウンタ３３は、同期化回路３２で同期化された基準クロック信号RCLKをアップカウントする。一致検出回路３４は、カウンタ３３のカウント値が設定値保持レジスタ３１のデータと一致した時にパルス信号を発生して基準時刻信号RTSを生成する。
【００２７】
図６は、図５の基準時刻生成回路３０の基準時刻生成動作の一例を示すタイミング図である。図１中の基準クロックDPLL２０で生成される27MHzの基準クロック信号RCLKがシステムクロック信号SCLKで同期化され、同期化されたクロック信号の立ち上がりエッジが27000回カウントされる毎にパルス状の基準時刻信号RTSが生成される。このようにして、27MHzの基準クロック信号RCLKに同期した基準時刻信号RTSが１ｍｓ毎に生成される。さらに、この１ｍｓ毎に生成された基準時刻信号RTSが1000回カウントされて、１ｓ毎に基準時刻信号RTSを生成される。
【００２８】
図７は、図１中のオーディオCLK DPLL４０の一構成例を示すブロック図である。オーディオCLK DPLL４０は、図３に示した基準クロックDPLL２０と類似した構成を有し、ｍ分周回路４１、（ｍ＋１）分周回路４２、分周比設定レジスタ４３、混合比率設定レジスタ４４、混合回路４５、カウンタ４６、ターゲット周波数レジスタ４７、及び混合比率制御回路４８を含む。
【００２９】
ｍ分周回路４１は、システムクロック信号SCLKをｍ（ｍは任意の正の整数）分周する。（ｍ＋１）分周回路４２は、システムクロック信号SCLKを（ｍ＋１）分周する。分周比設定レジスタ４３は、チップの内部もしくはチップ外部から供給される分周比を設定するためのデータを格納する。分周比設定レジスタ４３のデータに応じて、ｍ分周回路３１及び（ｍ＋１）分周回路４２の分周比がそれぞれ設定される。混合比率設定レジスタ４４は、チップの内部もしくはチップ外部から供給され、ｍ分周回路４１の出力クロック信号と（ｍ＋１）分周回路４２の出力クロック信号の混合比率を設定するための初期データを格納する。混合回路４５は、分周比率設定レジスタ５４のデータに応じた混合比率で、ｍ分周回路４１の出力クロック信号と（ｍ＋１）分周回路４２の出力クロック信号とを混合してオーディオマスタークロック信号A-CLKを生成する。カウンタ４６は、混合回路４５で生成されたオーディオマスタークロック信号A-CLKをカウントする。ターゲット周波数レジスタ４７は、チップの内部もしくはチップ外部から供給され、所望のターゲット周波数を指定する制御データを格納する。混合比率制御回路４８は、図１中の基準時刻生成回路３０で生成された基準時刻信号RTSの一定の間隔内におけるカウンタ４６のカウント値をターゲット周波数レジスタ４７のデータと比較して、混合回路４５の出力クロック信号が正確な周波数となっているか否かを検出し、この検出結果に応じて混合比率設定レジスタ４４のデータを更新する。
【００３０】
即ち、基準時刻、例えば１ｍｓあるいは１ｓ毎に、カウンタ４６のカウント値が混合比率制御回路４８で、ターゲット周波数レジスタ４７のデータと比較されることによって、混合回路４５の出力クロック信号が正確な周波数となっているか否かが検出される。そして、この検出結果に応じて混合比率設定レジスタ４４のデータが更新され、この更新された新たなデータに応じて混合回路４５における混合比率が制御される。
【００３１】
図７のオーディオCLK DPLL４０で、システムクロック信号SCLKを受けて例えば12.288MHzのオーディオマスタークロック信号A-CLKを生成させる場合、基準時刻信号RTSの周期が１ｓであれば、ターゲット周波数レジスタ４７には「12288000」の値のデータが格納される。そして、基準時刻信号RTSの１周期（本例では１ｓ）の期間内にカウンタ４６のカウント値が「12288000」よりも少なければ、混合比率設定レジスタ４４のデータが変更され、出力クロック信号すなわちオーディオマスタークロック信号A-CLKの周波数が上昇するように混合回路４５が制御される。これに対して、カウンタ４６のカウント値が「12288000」を越えていれば、出力クロック信号の周波数が下がるように混合回路４５が制御される。
【００３２】
なお、図１中のビデオCLK DPLL５０も、上記したオーディオCLK DPLL４０と同様の構成を有する。即ち、ビデオCLK DPLL５０において、システムクロック信号SCLKを受けて27MHzのビデオマスタークロック信号V-CLKを生成させる場合、基準時刻信号RTSの周期が１ｓであれば、ターゲット周波数レジスタには「27000000」の値のデータが格納される。そして、基準時刻信号RTSの１周期（本例では１ｓ）の期間内に混合回路の出力クロック信号がカウンタでカウントされ、カウント値が「27000000」よりも少なければ、混合比率設定レジスタのデータが変更され、出力クロック信号すなわちビデオマスタークロック信号V-CLKの周波数が上昇するように混合回路が制御される。これに対して、カウント値が「27000000」を越えていれば、出力クロック信号の周波数が下がるように混合回路４５が制御される。
【００３３】
上述したように、Bitstream中のPCR値に同期した基準クロック信号が生成され、この基準クロック信号に同期した基準時刻信号RTSが生成され、さらに、この基準時刻信号RTSに同期したオーディオマスタークロック信号A-CLK及びビデオマスタークロック信号V-CLKが生成されるので、システムの全体を同期させることができる。
【００３４】
従って、従来で必要とされた周波数精度の高いVCXOが省略でき、コストダウンが図れる。また、オーディオマスタークロック信号A-CLKと27MHzの基準クロック信号RCLKとの同期がとれているので、オーディオDACでデータの取りこぼしが発生することがなく、音の乱れなどの音質の低下が発生することもない。
【００３５】
なお、上述した第１の実施形態のデジタル放送受信装置は、ハードウェアを用いて実現されるのみだけでなく、ソフトウェアを用いて実現してもよい。ソフトウェアを用いる場合には、プロセッサ及び制御プログラムを格納したメモリを搭載する１個の半導体チップ上に主要な回路を構成することができる。特に、図１中のビットストリーム解析回路１０の機能は、主にプロセッサにより構成される。
【００３６】
＜第２の実施形態＞
前述した第１の実施形態のデジタル放送受信装置では、基準クロック信号RCLKに対してオーディオ信号の同期が外れた場合には音飛びやノイズとなって現れる。この音飛びやノイズは人間に分かり易い。そのためにオーディオCLK DPLL４０を基準時刻信号RTSに同期させている。これに対して、毎秒30フレームあるいは60フレームで出力されるビデオ信号の場合には、１フレーム分がスキップされても、使用者が殆んど気付かないので問題とならない場合が多い。そこで、第２の実施形態のデジタル放送受信装置では、基準時刻信号RTSに同期させないでビデオマスタークロック信号V-CLKを生成させるようにしている。
【００３７】
図８は、本発明の第２の実施形態に係るデジタル放送受信装置の一例を概略的に示すブロック図である。上述したように、図８に示すデジタル放送受信装置は、図１に示したものと比べて、ビデオCLK DPLL９０にクロック信号としてシステムクロック信号SCLKのみが供給される点が相違しており、その他は同じであるので図１中と同一部分には同一符号を付している。
【００３８】
図９は、図８中のビデオCLK DPLL９０の一構成例を示すブロック図である。このビデオCLK DPLL９０は、ｍ分周回路９１、（ｍ＋１）分周回路９２、分周比設定レジスタ９３、混合比率設定レジスタ９４、及び混合回路９５を含む。
【００３９】
ｍ分周回路９１は、システムクロック信号SCLKをｍ（ｍは任意の正の整数）分周する。（ｍ＋１）分周回路９２は、システムクロック信号SCLKを（ｍ＋１）分周する。分周比設定レジスタ９３は、チップの内部もしくはチップ外部から供給される分周比を設定するためのデータを格納する。分周比設定レジスタ９３のデータに応じて、ｍ分周回路９１及び（ｍ＋１）分周回路９２の分周比がそれぞれ設定される。混合比率設定レジスタ９４は、チップの内部もしくはチップ外部から供給され、ｍ分周回路９１の出力クロック信号と（ｍ＋１）分周回路９２の出力クロック信号の混合比率を設定するための初期データを格納する。混合回路９５は、混合比率設定レジスタ９４のデータに応じた混合比率で、ｍ分周回路９１の出力クロック信号と（ｍ＋１）分周回路９２の出力クロック信号とを混合してビデオマスタークロック信号V-CLKを生成する。
【００４０】
即ち、図９に示すビデオCLK DPLL９０は図３に示す基準クロックDPLL２０と同様の構成を有し、ビデオCLK DPLL９０の動作は基準クロックDPLL２０の動作と同様に行われる。
【００４１】
このような構成によれば、図７に示されるオーディオCLK DPLL４０に設けられているカウンタ４６、ターゲット周波数レジスタ４７及び分周比率制御回路４８からなるフィードバック制御系を省略することができる。この結果、回路構成が簡略化され、さらなるコストの削減が実現でき、モバイル端末などの移動用電子機器に使用される半導体チップ上に形成するのに適している。
【００４２】
なお、上記各実施形態において、基準クロック信号の周波数は27MHzに限定されるものではない。システムとして基準クロック信号の周波数精度をどの程度求めるかによって、基準クロック信号の周波数が異なるシステムが構築できる。例えば27MHzの300分の1の90kMHzの周波数を持つ信号を基準クロック信号として用いてもよい。この場合、ビットストリーム解析回路内のPCRカウンタは90kHzの信号をカウントし、それに合わせてシステム全体が変更される。また、基準時刻生成回路においても、90kHzの基準クロック信号から１ｍｓあるいは１ｓの周期を持つ基準時刻信号RTSを生成するために必要な回路変更がなされる。同様に、基準時刻信号RTSの周期も１ｍｓあるいは１ｓに限定されるものではなく、任意の周期を持つように設定できる。この場合も、基準時刻信号の周期に応じてシステムを構築すればよい。
【００４３】
本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形できる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係るモバイル端末用のデジタル放送受信装置の一例を概略的に示すブロック図。
【図２】図１中のビットストリーム解析回路の一構成例を示すブロック図。
【図３】図１中の基準クロックデジタル位相同期ループ回路の一構成例を示すブロック図。
【図４】図３の基準クロックデジタル位相同期ループ回路の動作例を示すタイミング図。
【図５】図１中の基準時刻生成回路の一構成例を示すブロック図。
【図６】図５の基準時刻生成回路の動作例を示すタイミング図。
【図７】図１中のオーディオクロックデジタル位相同期ループ回路の一構成例を示すブロック図。
【図８】本発明の第２の実施形態に係るモバイル端末用のデジタル放送受信装置の一構成例を概略的に示すブロック図。
【図９】図８中のビデオクロックデジタル位相同期ループ回路の一構成例を示すブロック図。
【符号の説明】
【００４５】
１０…ビットストリーム解析回路、２０…基準クロックデジタル位相同期ループ回路、３０…基準時刻生成回路、４０…オーディオクロックデジタル位相同期ループ回路、５０，９０…ビデオクロックデジタル位相同期ループ回路、６０…オーディオ／ビデオデコーダ回路、７０…表示装置、８０…音声出力装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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