(57)【要約】【課題】  隣接する素子間に広がる空乏層を抑制し、相互に影響を与えないようにすることによって半導体素子間の間隔を狭くし、集積度を上げ、回路レイアウトの自由度の大きい半導体装置を提供する。【解決手段】  半絶縁性基板上に、単一の導電型で形成された抵抗素子または電界効果トランジスタ素子が隣接している場合、隣接する両素子間に同じまたは逆の導電型のガード層を形成し、電位差が生じた場合に発生する電界の影響による電気的特性の変動を抑制する。また、ガード層の一端を接地することもできる。【選択図】  図１
2006005123.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の絶縁領域あるいは半絶縁領域に、導電性の半導体領域で形成された半導体素子が隣接して配置された半導体装置において、
一の前記半導体素子と、隣接する別の前記半導体素子との間に、導電性の半導体領域からなるガード層を備え、隣接する前記半導体素子間に電位差が生じ、前記半導体素子の一方から空乏層が広がるとき、前記ガード層で前記空乏層の広がりを抑えることを特徴とする半導体装置。    
【請求項２】
前記ガード層は、接地電位に接続していることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板上の絶縁領域あるいは半絶縁領域に離間して複数の半導体素子が形成された半導体装置に関し、特に隣接する２つの半導体素子に印加される電位が異なる構成となる半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の製造工程において、素子分離は必須技術である。例えば、シリコン半導体の素子分離として、ＬＯＣＯＳ酸化膜を用いたり、イオン注入法により素子分離領域を形成するのが一般的である。これに対し、化合物半導体では、安定な酸化膜を形成することが難しいため、半絶縁性の半導体基板を素子分離領域としたり、不純物イオンを注入して高抵抗の素子分離領域を形成するのが一般的である（例えば、特許文献１）。
【０００３】
例えば、半絶縁性の半導体基板を素子分離領域とする場合、半導体素子形成予定領域に不純物イオンを注入して導電性の半導体領域を形成し、この半導体領域に抵抗素子や電界効果トランジスタ等の半導体素子を形成する。その結果、半導体素子間の半絶縁性の半導体基板が素子分離領域となる。また、高抵抗の素子分離領域を形成する場合は、導電性の半導体基板上の半導体素子形成予定領域を除く素子分離領域形成予定領域に、不純物イオンを注入して高抵抗の素子分離領域形成することになる。
【０００４】
ところで、隣接する半導体素子間に印加される電位は必ずしも一致するものではなく、半導体素子間に電位差が生じる場合がある。この半導体素子間の電位差により、半導体素子間の半絶縁性領域あるいは絶縁領域からなる素子分離領域に空乏層が広がる。隣接する半導体素子間の間隔が狭いと、空乏層は素子分離領域を越えて、隣接する半導体素子を構成する半導体領域まで広がり、この半導体領域を空乏化し、半導体素子の電気的特性が変動してしまう。このため、電位差の影響を受けないだけ、即ち、空乏層が広がる間隔より半導体素子間の間隔を広くしなければならず、集積度を上げる妨げとなっていた。特に、半導体素子に高電圧や大信号が入力する場合には、素子間の間隔が非常に大きくなるという問題があった。  
【特許文献１】特開２００２−３２９７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、隣接する半導体素子間に電位差が生じる構造の半導体装置において、集積度を上げるために隣接する半導体素子間の間隔を狭くする場合、隣接する半導体素子を構成する半導体領域に空乏層が広がり、半導体素子が設計通りに動作しないという問題があった。そのため、空乏層の影響を受けないだけ、半導体素子間の間隔を広くする必要があるが、半導体素子に高電圧や大信号が入力する場合には、半導体素子間に広がる空乏層の影響を受けないだけ半導体素子間の間隔を広くすることは、集積度を上げる妨げになるという問題があった。本発明はこれらの問題点を解消し、隣接する半導体素子間に広がる空乏層の広がりを抑制し、集積度を上げることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に係る発明は、半導体基板上の絶縁領域あるいは半絶縁領域に、導電性の半導体領域で形成された半導体素子が隣接して配置された半導体装置において、一の前記半導体素子と、隣接する別の前記半導体素子との間に、導電性の半導体領域からなるガード層を備え、隣接する前記半導体素子間に電位差が生じ、前記半導体素子の一方から空乏層が広がるとき、前記ガード層で前記空乏層の広がりを抑えることを特徴とするものである。    
【０００７】
請求項２に係る発明は、請求項１に係る発明において、前記ガード層は、接地電位に接続していることを特徴とするものである。
【発明の効果】
【０００８】
本発明の半導体装置は、隣接する半導体素子間に導電性の半導体領域からなるガード層を形成することで、半導体素子間に空乏層が広がったとしても、ガード層に達したところでその広がりを抑えることができるように構成している。これにより半導体素子間の間隔を狭くすることができ、集積度が高く、回路レイアウトの自由度の大きい半導体装置を実現することができる。
【０００９】
本発明のガード層は、通常の半導体素子を構成する半導体領域と同時に形成することができ、簡便に製造することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明について説明する。まず、２つの抵抗素子が隣接する半導体装置を例にとり、説明する。図４は隣接する２つの抵抗素子を示し、図４（ａ）はガード層を備えていない従来例の抵抗素子の構造を、図４（ｂ）はガード層を備えた本発明の抵抗素子の構造をそれぞれ示している。図５（ａ）は、図４（ａ）に示す従来例の抵抗素子における抵抗印加電圧（Vｓｉｄｅ）に対する抵抗変化率（Ｒ／Ｒ0、Ｒは抵抗素子２の抵抗値、Ｒ0は印加電圧Vｓｉｄｅ=０のときの抵抗素子２の抵抗値）を、図５（ｂ）は、図４（ｂ）に示す本発明の抵抗素子における抵抗印加電圧（Vｓｉｄｅ）に対する抵抗変化率を示す図である。図５では、抵抗素子２と抵抗素子３の間隔（ｄ）を１０、２０、３０、５０μｍと変化させ、抵抗素子３の電極間の抵抗印加電圧（Vｓｉｄｅ）を変化させたときの抵抗変化率（Ｒ／Ｒ0）の変化を示している。抵抗素子２の電極間の抵抗印加電圧は１Ｖ、抵抗素子幅（Ｗ）は１．５μｍ、抵抗素子長さ（Ｌ）は３５μｍ、抵抗素子３の抵抗素子幅（Ｗ）は５μｍ、抵抗素子長さ（Ｌ）は１９．５μｍ、抵抗値（Ｒ）は１５ｋΩである。
【００１１】
図５（ａ）に示す従来例の抵抗素子では、抵抗印加電圧が負側に大きくなる程、また抵抗素子間の間隔（ｄ）が狭い程、抵抗変化率が大きくなることを示している。これは、負電圧印加時に抵抗素子３側から半導体基板内に空乏層が広がり、抵抗素子２を構成する半導体領域が狭くなり、つまり抵抗素子２の抵抗素子幅（Ｗ）が狭くなり、抵抗素子２の抵抗値Ｒが高くなったものと考えられる。このような現象は、半導体領域の不純物濃度および抵抗素子の厚さと幅に関係し、低濃度で、浅く、また狭いほどその影響が大きくなることがわかっている。これに対し、図５（ｂ）に示す本発明の抵抗素子では、抵抗変化率の変動が小さく、本発明のガード層４が、抵抗変化率の変動を効果的に抑制していることがわかる。
【００１２】
同様に図６は、本発明のガード層４の効果を説明するための図であり、抵抗素子２及び抵抗素子３間の間隔（ｄ）と抵抗変化率（Ｒ／Ｒ0）の関係で示している。抵抗素子２の抵抗印加電圧は１Ｖ、抵抗素子幅（Ｗ）は１．５μｍ、抵抗素子長さ（Ｌ）は３５μｍ、抵抗素子３の抵抗印加電圧（Ｖｓｉｄｅ）は−２０Ｖ、抵抗素子３の抵抗素子幅（Ｗ）は５μｍ、抵抗素子長さ（Ｌ）は１９．５μｍである。
【００１３】
図６に示すようにガード層４を挿入すると、抵抗変化率（Ｒ／Ｒ0）が小さくなることがわかる。図６において、ガード層４のない従来例の抵抗変化率（Ｒ／Ｒ0）を■印、ガード層４を備えた本発明の抵抗変化率（Ｒ／Ｒ0）を△印で示している。抵抗素子２及び抵抗素子３間の間隔（ｄ）が狭い程、抵抗変化率（Ｒ／Ｒ0）の変化を小さくする効果が大きいことがわかる。これは、ガード層４が空乏層の広がりを抑制し、抵抗素子２に与える電界の影響を緩和するためと考えられる。
【００１４】
ガード層４は、半絶縁領域より高濃度であれば導電型はｎ型、ｐ型のいずれでも良い。またその深さは抵抗素子と同じかそれ以上深く形成するのが好ましい。更にガード層が接地に接続されていることが好ましい。ガード層４の幅、配置位置は、空乏層の影響がないように適宜設定すれば良い。
【実施例１】
【００１５】
次に、具体的な実施例として、抵抗素子と電界効果トランジスタを半絶縁性基板上に形成する半導体装置の製造工程において、２つの抵抗素子を隣接して形成する場合について説明する。図１（ａ）は本発明の第１の実施例の平面図であって、半絶縁性基板１上に電界効果トランジスタのチャネル層の形成と同時に、ｎ型の半導体領域を用いた抵抗素子２及び抵抗素子３と、その間に、ｎ型の半導体領域によりガード層４を形成したものである。図１（ｂ）は図１（ａ）のＸ−Ｘ’線での断面図であって、抵抗素子２、３及びガード層４を構成する半導体領域は、イオン注入法によって形成することができる。
【００１６】
このように隣接して形成された抵抗素子２、３の一方に負電圧が印加し、空乏層が広がった場合でも、空乏層の先端がガード層４に達すると、ガード層４は周囲の半絶縁領域より不純物濃度が高い半導体領域で形成されているため、ガード層４内で空乏層が広がる間隔が狭くなり、隣接する抵抗素子への影響を緩和することができる。
【００１７】
なお抵抗素子２及び抵抗素子３は、いずれか一方あるいは両方が、別の半導体装置を構成する半導体領域であっても同様である。即ち、抵抗素子を構成する半導体領域の代わりに、電界効果トランジスタのチャネル領域を構成する半導体領域であっても同様である。以下の実施例においても同様である。
【実施例２】
【００１８】
図２（ａ）は本発明の第２の実施例であって、半絶縁性基板１上に、エピタキシャル成長層を用いて抵抗素子を形成した例である。抵抗素子２、３間には、例えばボロンイオンを注入して絶縁化した絶縁領域５が形成されている。図２（ｂ）は図２（ａ）のＸ−Ｘ’線での断面図であって、ガード層４は抵抗素子２、３と同様にエピタキシャル成長層を用いて形成されている。
【実施例３】
【００１９】
図３は第１及び第２の実施例において、ガード層４を接地電位に接続した場合の説明図である。図３に示すように、ガード層４の一端を延長して、抵抗素子２の一端に接続するようにパターン形成し、共通の電極を介して接地することができる。このようにn型の半導体領域で形成された抵抗間に、接地されたガード層４を挿入することにより抵抗素子３が及ぼす電界がより緩和され、抵抗素子２の特性変動が抑制されている。  
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施例の説明図で、（ａ）は平面図、（ｂ）は図１（ａ）のＸ−Ｘ’線での断面図である。
【図２】本発明の第２の実施例の説明図で、（ａ）は平面図、（ｂ）は図２（ａ）のＸ−Ｘ’線での断面図である。
【図３】本発明の第３の実施例の説明図である。
【図４】本発明の説明図である。
【図５】本発明と従来例の抵抗印加電圧と抵抗変化率を示す図である。
【図６】本発明の効果を説明する図である。
【符号の説明】
【００２１】
１；半絶縁性基板、２ 、３；抵抗素子、４；ガード層、５；絶縁領域
【図１】
2006005123.tif 000003
【図２】
2006005123.tif 000004
【図３】
2006005123.tif 000005
【図４】
2006005123.tif 000006
【図５】
2006005123.tif 000007
【図６】
2006005123.tif 000008