(57)【要約】【課題】  ＭＯＳキャパシタのゲート酸化膜の絶縁破壊を防止可能で回路面積の縮小が可能な半導体装置を提供する。【解決手段】  高電位側の端子ＶＤＤにゲート（Ｇ）を接続したＮＭＯＳトランジスタ１と、低電位側の端子ＧＮＤにゲート（Ｇ）を接続したＰＭＯＳトランジスタ２とを有し、ＮＭＯＳトランジスタ１のソースまたはドレイン（Ｓ／Ｄ）と、ＰＭＯＳトランジスタ２のソースまたはドレイン（Ｓ／Ｄ）とを電気的に接続する。【選択図】  図１
2006005089.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタとして機能するＭＯＳトランジスタを有した半導体装置において、
高電位側の端子にゲートを接続したｎチャネル型ＭＯＳトランジスタと、低電位側の端子にゲートを接続したｐチャネル型ＭＯＳトランジスタとを有し、
前記ｎチャネル型ＭＯＳトランジスタのソースまたはドレインと、前記ｐチャネル型ＭＯＳトランジスタのソースまたはドレインとを電気的に接続したことを特徴とする半導体装置。
【請求項２】
前記ｎチャネル型ＭＯＳトランジスタの前記ソースまたは前記ドレインと基板との間に形成される寄生ダイオードと、前記ｐチャネル型ＭＯＳトランジスタの前記ソースまたは前記ドレインと基板との間に形成される寄生ダイオードとが電気的に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｎチャネル型ＭＯＳトランジスタと、前記ｐチャネル型ＭＯＳトランジスタによる２つのキャパシタ間の中間電位が、電気的に接続された前記ｎチャネル型ＭＯＳトランジスタに形成される前記寄生ダイオードと、前記ｐチャネル型ＭＯＳトランジスタに形成される前記寄生ダイオード間の電位となることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にキャパシタとして機能するＭＯＳトランジスタを有した半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuit）などの半導体装置において、電源線に生じるノイズを低減するために、ＭＯＳ（Metal Oxide Semiconductor）トランジスタをキャパシタ（以下ＭＯＳキャパシタと称する）として使用し、電源端子とＧＮＤ間にバイパスキャパシタとして接続する場合がある。
【０００３】
図３は、電源端子−ＧＮＤ間にＭＯＳキャパシタを単体で用いた場合の従来の半導体装置の回路図であり、（Ａ）がｎチャネル型ＭＯＳトランジスタを用いた場合、（Ｂ）がｐチャネル型ＭＯＳトランジスタを用いた場合の回路図である。
【０００４】
図３（Ａ）では、ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称する）５０のゲート（Ｇ）を電源端子ＶＤＤに、ソースまたはドレイン（Ｓ／Ｄ）をＧＮＤに接続してＭＯＳキャパシタとして機能させている。
【０００５】
また図３（Ｂ）では、ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称する）５１のゲートをＧＮＤに、ソースまたはドレイン（Ｓ／Ｄ）を電源端子ＶＤＤに接続してＭＯＳキャパシタとして機能させている。
【０００６】
しかし、電源−ＧＮＤ間にＭＯＳキャパシタを単体で使用した場合、ＭＯＳキャパシタのゲートとソースまたはドレイン間に電源−ＧＮＤ間の電圧が印加されるため、ゲート酸化膜が絶縁破壊してしまう恐れがあり信頼性に問題があった。
【０００７】
これを解決するために、１つのＭＯＳキャパシタのゲートとソースまたはドレイン間にかかる電圧を減らす構成として、ＭＯＳキャパシタを２つ直列に接続した回路が開示されている（例えば、特許文献１参照）。
【０００８】
図４は、電源端子−ＧＮＤ間にＭＯＳキャパシタを２つ有した従来の半導体装置の回路図の一例である。
この回路では、電源端子ＶＤＤ−ＧＮＤ間に、２つのＭＯＳキャパシタを接続している。すなわち、ゲートを電源端子ＶＤＤに接続したＮＭＯＳトランジスタ５２と、ゲートをＮＭＯＳトランジスタ５２のソースまたはドレインと接続し自身のソースまたはドレインをＧＮＤに接続したＮＭＯＳトランジスタ５３からなる。ＮＭＯＳトランジスタ５２、５３の基板はＧＮＤに接続している。
【０００９】
このような回路では、電源端子ＶＤＤ−ＧＮＤ間に、２つのＭＯＳキャパシタを接続することで、１つのＭＯＳキャパシタのゲートとソースまたはドレイン間にかかる電圧を減らすことができる。
【特許文献１】特開平１０−２５６４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、従来の半導体装置では、ＮＭＯＳトランジスタ５２の基板（ｐ型）とソースまたはドレイン（ｎ型）の接合間に形成される寄生ダイオードにより、２つのＭＯＳキャパシタ間の中間ノードＮ５の電位（中間電位）はＧＮＤレベルに落ちてしまい、結果的にＮＭＯＳトランジスタ５２に電源電圧が印加されてしまうという問題があった。そのため、中間電位を決める回路の追加が必要であり、面積の増大を招く問題があった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、ＭＯＳキャパシタのゲート酸化膜の絶縁破壊を防止可能で回路面積の縮小が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では上記問題を解決するために、キャパシタとして機能するＭＯＳトランジスタを有した半導体装置において、図１に示すように、高電位側の端子ＶＤＤにゲート（Ｇ）を接続したＮＭＯＳトランジスタ１と、低電位側の端子ＧＮＤにゲート（Ｇ）を接続したＰＭＯＳトランジスタ２とを有し、ＮＭＯＳトランジスタ１のソースまたはドレイン（Ｓ／Ｄ）と、ＰＭＯＳトランジスタ２のソースまたはドレイン（Ｓ／Ｄ）とを電気的に接続したことを特徴とする半導体装置が提供される。
【００１３】
上記の構成によれば、キャパシタとして機能するＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２間の中間電位は、ＮＭＯＳトランジスタ１のソースまたはドレインと基板と間の寄生ダイオードと、ＰＭＯＳトランジスタ２のソースまたはドレインと基板との間の寄生ダイオードとにより決定される。
【発明の効果】
【００１４】
本発明によれば、キャパシタとして機能するＮＭＯＳトランジスタとＰＭＯＳトランジスタ間の中間電位は、ＮＭＯＳトランジスタのソースまたはドレインと基板との間の寄生ダイオードと、ＰＭＯＳトランジスタのソースまたはドレインと基板との間の寄生ダイオードとにより決定される値となり、その値は、通常、ＰＭＯＳトランジスタの基板に印加する電源電圧の半分になるので、１つのＭＯＳトランジスタにかかる電圧を小さくでき、ゲート酸化膜の絶縁破壊を防止することができる。
【００１５】
また、本発明によれば、この中間電位は、寄生ダイオードにより決定されるため、中間電位を決定するような余分な回路を追加する必要がない。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の実施の形態の半導体装置の回路図である。
本発明の実施の形態の半導体装置は、ＭＯＳキャパシタとして機能するＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２とを、高電位側の端子（以下電源端子ＶＤＤとする）と低電位側の端子（以下ＧＮＤとする）間に接続した構成である。
【００１７】
ＮＭＯＳトランジスタ１のゲート（Ｇ）には、電源端子ＶＤＤが接続され、例えば、５Ｖの電圧が供給される。また、ソースまたはドレイン（Ｓ／Ｄ）は、ＰＭＯＳトランジスタ２のソースまたはドレイン（Ｓ／Ｄ）と電気的に接続している。ＮＭＯＳトランジスタ１の基板は、ＧＮＤと接続されている。
【００１８】
一方、ＰＭＯＳトランジスタ２のゲート（Ｇ）はＧＮＤが接続され、例えば、０Ｖとなっている。また、ソースまたはドレイン（Ｓ／Ｄ）は、ＮＭＯＳトランジスタ１のソースまたはドレイン（Ｓ／Ｄ）と電気的に接続している。ＰＭＯＳトランジスタ２の基板は、電源端子ＶＤＤと接続されている。
【００１９】
図２は、本発明の実施の形態の半導体装置の断面構成図である。
図のように、本発明の実施の形態の半導体装置は、ｐ型基板１０上にＮＭＯＳトランジスタ１及びＰＭＯＳトランジスタ２を形成した構成になっている。ＮＭＯＳトランジスタ１は、ゲート電極１１と、ｎ型のソースまたはドレイン領域１２、１３と、基板電位を決定するＧＮＤと接続するためのｐ型不純物注入層１４とからなる。一方、ＰＭＯＳトランジスタ２は、ｎウェル１５上に形成され、ゲート電極１６と、ｐ型のソースまたはドレイン領域１７、１８と、ＰＭＯＳトランジスタ２の基板電位（ｎウェル１５の電位）を決定する電源端子ＶＤＤと接続するためのｎ型不純物注入層１９とからなる。なお、ゲート酸化膜などについては図示を省略している。
【００２０】
このような構成において、ＮＭＯＳトランジスタ１のｎ型のソースまたはドレイン領域１２、１３と、ｐ型基板１０間には、寄生ダイオード２０が形成される。また、同様にＰＭＯＳトランジスタ２のｐ型のソースまたはドレイン領域１７、１８と、ｎウェル１５間にも寄生ダイオード２１が形成される。本発明では、ＮＭＯＳトランジスタ１のソースまたはドレイン領域１２、１３と、ＰＭＯＳトランジスタ２のソースまたはドレイン領域１７、１８とを電気的に接続しているので、寄生ダイオード２０、２１が電気的に接続される。つまり、電源端子ＶＤＤ、ＰＭＯＳトランジスタ２における寄生ダイオード２１、ＮＭＯＳトランジスタ１における寄生ダイオード２０、ＧＮＤという直流パスが生じることになる。
【００２１】
これによりＮＭＯＳトランジスタ１、ＰＭＯＳトランジスタ２による２つのＭＯＳキャパシタの中間ノードＮ１の電位（中間電位）は、寄生ダイオード２０、２１によって決まるようになり、通常その値は電源端子ＶＤＤの電圧の半分になる。例えば、電源端子ＶＤＤの電圧を５Ｖとすると、１つのＭＯＳキャパシタにかかる電圧は２．５Ｖと小さくなり、ゲート酸化膜の絶縁破壊を防止することができる。これにより信頼性の高い半導体装置を提供することが可能になる。
【００２２】
また、中間電位は、寄生ダイオード２０、２１によって決定されるため、中間電位を決定するような余分な回路の追加が必要ない。そのため、回路面積の増大を招かず半導体装置のさらなる微細化に貢献できる。
【００２３】
なお、上記では、ＮＭＯＳトランジスタ１のゲートとＰＭＯＳトランジスタ２の基板（ｎウェル１５）は、ともに電源端子ＶＤＤと接続し、ＰＭＯＳトランジスタ２のゲートとＮＭＯＳトランジスタ１の基板（ｐ型基板１０）は、ともにＧＮＤと接続するとしたがこれに限定されず、ＮＭＯＳトランジスタ１及びＰＭＯＳトランジスタ２がオンする電圧が供給されるようにすればよい。
【産業上の利用可能性】
【００２４】
本発明は、例えば、ＬＳＩの電源線に生じるノイズを低減するために電源−ＧＮＤ間に接続するバイパスキャパシタに適用される。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態の半導体装置の回路図である。
【図２】本発明の実施の形態の半導体装置の断面構成図である。
【図３】電源端子−ＧＮＤ間にＭＯＳキャパシタを単体で用いた場合の従来の半導体装置の回路図であり、（Ａ）がｎチャネル型ＭＯＳトランジスタを用いた場合、（Ｂ）がｐチャネル型ＭＯＳトランジスタを用いた場合の回路図である。
【図４】電源端子−ＧＮＤ間にＭＯＳキャパシタを２つ有した従来の半導体装置の回路図の一例である。
【符号の説明】
【００２６】
１  ＮＭＯＳトランジスタ
２  ＰＭＯＳトランジスタ
１０  ｐ型基板
１１、１６  ゲート電極
１２、１３  ソースまたはドレイン領域（ｎ型）
１４  ｐ型不純物注入層
１５  ｎウェル
１７、１８  ソースまたはドレイン領域（ｐ型）
１９  ｎ型不純物注入層
２０、２１  寄生ダイオード
【図１】
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【図２】
2006005089.tif 000004
【図３】
2006005089.tif 000005
【図４】
2006005089.tif 000006