(57)【要約】  【課題】  センスイネイブル信号を生成するためのCLK信号の符号を制御することにより、大きなタイミングのずれに対応する記憶装置、記憶装置リード方法を提供する。  【解決手段】  外部から入力されたCLK信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置であって、外部から入力されたCT信号に基づいて前CLK信号の符号と遅延量の調整を行いCLK#delay信号として出力する遅延回路５と、CLK#delay信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成部６と、外部からの指示に従ってデータの出力を行うメモリセル４と、センスイネイブル信号に従ってメモリセルからの出力を増幅するセンスアンプ７とを備えた。  【選択図】  図１
2006053981.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力された第１のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置であって、
外部から入力されたクロックチューン信号に基づいて前記第１のクロック信号の符号と遅延量の調整を行い第２のクロック信号として出力する遅延回路と、
前記第２のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成部と、
外部からの指示に従ってデータの出力を行うメモリセルと、
前記センスイネイブル信号に従って前記メモリセルからの出力を増幅するセンスアンプと、
を備えてなる記憶装置。
【請求項２】
請求項１に記載の記憶装置において、
前記クロックチューン信号は複数のビットからなり、
前記遅延回路は、前記クロックチューン信号のうちの１ビットの信号と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置。
【請求項３】
請求項２に記載の記憶装置において、
前記遅延回路はさらに、前記クロックチューン信号のうちの前記１ビット以外の信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置。
【請求項４】
外部から入力された第１のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置リード方法であって、
外部から入力されたクロックチューン信号に基づいて前記第１のクロック信号の符号と遅延量の調整を行い第２のクロック信号として出力する遅延ステップと、
前記第２のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成ステップと、
外部からの指示に従ってデータの出力を行う読み出し記憶ステップと、
前記センスイネイブル信号に従って前記記憶ステップからの出力を増幅する増幅ステップと、
を備えてなる記憶装置リード方法。
【請求項５】
請求項４に記載の記憶装置リード方法において、
前記クロックチューン信号は複数のビットからなり、
前記遅延ステップは、前記クロックチューン信号のうちの１ビットの信号と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置リード方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リード動作におけるタイミングのばらつきに対応する記憶装置、記憶装置リード方法に関するものである。
【背景技術】
【０００２】
まず、従来の記憶装置について説明する。ここでは記憶装置の例としてＲＡＭについて説明する。図５は、従来のＲＡＭ（Random Access Memory）の構成の一例を示すブロック図である。このＲＡＭは、ラッチ１，２，３、メモリセル４、遅延回路１５、センスイネイブル信号生成部６、センスアンプ７で構成される。
【０００３】
ラッチ１は外部から入力されるaddress信号をラッチし、メモリセル４とセンスイネイブル信号生成部６へ出力する。ラッチ２は外部から入力されるwrite enable信号をラッチし、メモリセル４とセンスイネイブル信号生成部６へ出力する。ラッチ３は外部から入力されるwrite data信号をラッチし、メモリセル４へ出力する。遅延回路１５は、外部から入力されるCT（クロックチューン）信号で表される値に従って、CLK（クロック）信号を遅延させ、CLK#delay信号としてセンスイネイブル信号生成部６へ出力する。センスイネイブル信号生成部６は、ラッチ１の出力とラッチ２の出力とCLK#delay信号を用いてセンスイネイブル信号を生成し、センスアンプ７へ出力する。ここで、センスイネイブル信号のタイミングは、CLK#delay信号のライズエッジに同期する。
【０００４】
ここでは、リード動作について説明する。図６は、従来のＲＡＭにおけるリード動作のタイムチャートである。このうち、図６（ａ）は高周波数のCLK信号で動作する場合のタイムチャート、図６（ｂ）は低周波数のCLK信号で動作する場合のタイムチャートである。メモリセル４は、address信号で指定されたデータを読み出した結果をbit信号とbit#b信号としてセンスアンプ７へ出力する。センスアンプ７は、センスイネイブル信号がオンとなる間、bit信号とbit#b信号の差動増幅を行い、read data信号として外部へ出力する。図６（ａ）に示すように、bit信号とbit#b信号のタイミングに合わせるために、遅延回路１５によりCLK信号に遅延量Taが与えられたCLK#delay信号が生成され、CLK#delay信号のライズエッジに合わせてセンスイネイブル信号が生成される。
【０００５】
従って、ＲＡＭの設計では、メモリセル４から読み出したbit信号とbit#b信号の電位変化を、いかに高速にセンスアンプ７で増幅するかが重要となる。つまり、センスイネイブル信号がオンになるタイミングを、bit信号とbit#b信号の電位変化のタイミングにいかに合わせるかが重要となる。
【０００６】
図７は、従来の遅延回路における遅延量の設定の一例を示す表である。この例では、CT[0]、CT[1]、CT[2]からなる３ビットのCT信号を遅延回路１５へ入力する。遅延回路１５は、CT信号で表される数値に応じて内部の遅延素子の数を切り替えることにより、CLK信号のライズエッジに対するセンスイネイブル信号の遅延を-20psから+120psまで調節することが可能である。
【０００７】
ＲＡＭのワード線が活性化されてから、ビット線電位が変化するまでにかかる時間は、プロセスにより変化するが、外部からCTを用いてセンスイネイブル信号のタイミングを調節することにより、ある程度のプロセスのばらつきにも対応できる。
【０００８】
なお、本発明の関連ある従来技術として、例えば、下記に示す特許文献１が知られている。
【特許文献１】特開２０００−１６３９６６号公報  （第３−８頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、プロセスが大きく異なる場合や、高周波数のCLK信号で動作させていたＲＡＭを低周波数のCLK信号で動作させる場合には、センスイネイブル信号のタイミングとビット線の電位変化のタイミングのずれが非常に大きくなる。図６（ｂ）に示すように、低周波数のCLK信号で動作する場合、CLK信号のライズエッジからbit信号とbit#b信号のタイミングまでの時間は、図６（ａ）の場合に比べて非常に大きくなり、遅延回路１５によりCLK信号に与えることができる遅延量Tbを超えてしまい、センスイネイブル信号をbit信号とbit#b信号のタイミングに合わせることができない。
【００１０】
本発明は上述した問題点を解決するためになされたものであり、センスイネイブル信号を生成するためのCLK信号の符号を制御することにより、大きなタイミングのずれに対応する記憶装置、記憶装置リード方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決するため、本発明は、外部から入力された第１のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置であって、外部から入力されたクロックチューン信号に基づいて前記第１のクロック信号の符号と遅延量の調整を行い第２のクロック信号として出力する遅延回路と、前記第２のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成部と、外部からの指示に従ってデータの出力を行うメモリセルと、センスイネイブル信号に従ってメモリセルからの出力を増幅するセンスアンプと、を備えたものである。
【００１２】
また、本発明に係る記憶装置において、前記クロックチューン信号は複数のビットからなり、前記遅延回路は、前記クロックチューン信号のうちの１ビットの信号と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とするものである。
【００１３】
また、本発明に係る記憶装置において、前記遅延回路はさらに、前記クロックチューン信号のうちの前記１ビット以外の信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とするものである。
【００１４】
また、本発明に係る記憶装置において、前記クロックチューン信号は複数のビットからなり、前記遅延回路は、前記クロックチューン信号の全ビットのＡＮＤ演算結果と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とするものである。
【００１５】
また、本発明に係る記憶装置において、前記遅延回路はさらに、前記クロックチューン信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とするものである。
【００１６】
また、本発明は、外部から入力された第１のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置リード方法であって、外部から入力されたクロックチューン信号に基づいて前記第１のクロック信号の符号と遅延量の調整を行い第２のクロック信号として出力する遅延ステップと、前記第２のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成ステップと、外部からの指示に従ってデータの出力を行う読み出し記憶ステップと、センスイネイブル信号に従ってメモリセルからの出力を増幅する増幅ステップと、を備えたものである。
【００１７】
また、本発明に係る記憶装置リード方法において、前記クロックチューン信号は複数のビットからなり、前記遅延ステップは、前記クロックチューン信号のうちの１ビットの信号と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とするものである。
【００１８】
また、本発明に係る記憶装置リード方法において、前記クロックチューン信号は複数のビットからなり、前記遅延ステップは、前記クロックチューン信号のうちの１ビットの信号と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とするものである。
【００１９】
また、本発明に係る記憶装置リード方法において、前記クロックチューン信号は複数のビットからなり、前記遅延ステップは、前記クロックチューン信号の全ビットのＡＮＤ演算結果と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とするものである。
【００２０】
また、本発明に係る記憶装置リード方法において、前記遅延ステップはさらに、前記クロックチューン信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とするものである。
【発明の効果】
【００２１】
本発明によれば、遅延回路が遅延量の基準としてCLK信号のライズエッジまたはフォールエッジを選択することにより、同規模の遅延素子を用いても、遅延量の範囲を大幅に拡大することができる。従って、プロセスが大きく異なる場合や、高周波数のCLK信号で動作させていたＲＡＭを低周波数のCLK信号で動作させる場合であっても、回路規模を大きく増加させることなくセンスイネイブル信号のタイミングのずれに対応することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２３】
まず、本実施の形態に係る記憶装置の構成について説明する。ここでは記憶装置の例としてＲＡＭについて説明する。図１は、本実施の形態に係るＲＡＭの構成の一例を示すブロック図である。図１において、図５と同一符号は図５に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図１のＲＡＭは、図５の遅延回路１５の代わりに遅延回路５を備える。
【００２４】
遅延回路５の入力には、従来のCT信号に、CLK信号を反転させるための信号を含める。図２は、本発明に係る遅延回路による遅延量の設定の一例を示す表である。この例では、図７のCT[0]、CT[1]、CT[2]の他に、CT[3]を加えた４ビットのCT信号を遅延回路へ入力する。CLK信号とCT[3]のEOR演算を行うことにより、CT[3]がhighのときにCLK信号を反転させる。さらに、従来の遅延回路１５と同様、CT[0]、CT[1]、CT[2]で表される数値に応じて内部の遅延素子の数を切り替え、遅延量を与えたものをCLK#delayとしてセンスイネイブル信号生成部６へ出力する。従って、遅延の基準としてCLK信号のライズエッジまたはフォールエッジを選択することができるとともに、選択したエッジに対するセンスイネイブル信号の遅延量を-20psから+120psまで調節することが可能である。
【００２５】
図３は、本発明に係るＲＡＭにおいて低周波数のCLK信号でリード動作を行う場合のタイムチャートである。図６（ｂ）と比較すると、CLK信号のフォールエッジに対する遅延量Tbを設定できることから、CLK信号のライズエッジからbit信号とbit#b信号のタイミングまでの時間が大きい場合であっても、センスイネイブル信号をbit信号とbit#b信号のタイミングに合わせることができる。図３の場合、具体的には、CT[3]でCLK信号のフォールエッジを選択し、CT[0]、CT[1]、CT[2]でフォールエッジに対する適切な遅延量を選択することにより、センスイネイブル信号のタイミングを合わせることが可能となっている。
【００２６】
上述した実施例においては、CT信号を４ビットとしたが、他のビット数としても良い。例えば、従来例と同じくCT信号を３ビットとした例について述べる。図４は、本発明に係る遅延回路による遅延量の設定の他の一例を示す表である。この例においては、CT[0]、CT[1]、CT[2]の３ビットのCT信号が遅延回路５へ入力される。遅延回路５は、CT[0]、CT[1]、CT[2]のAND演算結果と、CLK信号とのEOR演算を行うことにより、CT7のときにはCLK信号を反転させる。さらに、従来の遅延回路１５と同様、CT[0]、CT[1]、CT[2]で表される数値に応じて内部の遅延素子の数を切り替え、遅延量を与えたものをCLK#delayとしてセンスイネイブル信号生成部６へ出力する。但し、CT7の場合の遅延量は0psとする。
【００２７】
従って、CLK信号のライズエッジに対してセンスイネイブル信号の遅延量を-20psから+100psまで調節するだけでなく、低周波動作等においては1/2サイクル遅延を行うことが可能である。
【００２８】
また、上述した実施例においては、ディファレンシャルタイプのセンスアンプを用いたが、シングルエンドタイプのセンスアンプを用いた場合であっても本発明を適用することができる。
（付記１）  外部から入力された第１のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置であって、
外部から入力されたクロックチューン信号に基づいて前記第１のクロック信号の符号と遅延量の調整を行い第２のクロック信号として出力する遅延回路と、
前記第２のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成部と、
外部からの指示に従ってデータの出力を行うメモリセルと、
前記センスイネイブル信号に従って前記メモリセルからの出力を増幅するセンスアンプと、
を備えてなる記憶装置。
（付記２）  付記１に記載の記憶装置において、
前記クロックチューン信号は複数のビットからなり、
前記遅延回路は、前記クロックチューン信号のうちの１ビットの信号と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置。
（付記３）  付記２に記載の記憶装置において、
前記遅延回路はさらに、前記クロックチューン信号のうちの前記１ビット以外の信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置。
（付記４）  付記１に記載の記憶装置において、
前記クロックチューン信号は複数のビットからなり、
前記遅延回路は、前記クロックチューン信号の全ビットのＡＮＤ演算結果と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置。
（付記５）  付記４に記載の記憶装置において、
前記遅延回路はさらに、前記クロックチューン信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置。
（付記６）  外部から入力された第１のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置リード方法であって、
外部から入力されたクロックチューン信号に基づいて前記第１のクロック信号の符号と遅延量の調整を行い第２のクロック信号として出力する遅延ステップと、
前記第２のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成ステップと、
外部からの指示に従ってデータの出力を行う読み出し記憶ステップと、
前記センスイネイブル信号に従って前記記憶ステップからの出力を増幅する増幅ステップと、
を備えてなる記憶装置リード方法。
（付記７）  付記６に記載の記憶装置リード方法において、
前記クロックチューン信号は複数のビットからなり、
前記遅延ステップは、前記クロックチューン信号のうちの１ビットの信号と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置リード方法。
（付記８）  付記７に記載の記憶装置リード方法において、
前記遅延ステップはさらに、前記クロックチューン信号のうちの前記１ビット以外の信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置リード方法。
（付記９）  付記６に記載の記憶装置リード方法において、
前記クロックチューン信号は複数のビットからなり、
前記遅延ステップは、前記クロックチューン信号の全ビットのＡＮＤ演算結果と前記第１のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置リード方法。
（付記１０）  付記９に記載の記憶装置リード方法において、
前記遅延ステップはさらに、前記クロックチューン信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置リード方法。
【図面の簡単な説明】
【００２９】
【図１】本実施の形態に係るＲＡＭの構成の一例を示すブロック図である。
【図２】本発明に係る遅延回路による遅延量の設定の一例を示す表である。
【図３】本発明に係るＲＡＭにおいて低周波数のCLK信号でリード動作を行う場合のタイムチャートである。
【図４】本発明に係る遅延回路による遅延量の設定の他の一例を示す表である。
【図５】従来のＲＡＭの構成の一例を示すブロック図である。
【図６】従来のＲＡＭにおけるリード動作のタイムチャートである。
【図７】従来の遅延回路における遅延量の設定の一例を示す表である。
【符号の説明】
【００３０】
１，２，３  ラッチ、４  メモリセル、５，１５  遅延回路、６  センスイネイブル信号生成部、７  センスアンプ。
【図１】
2006053981.tif 000003
【図２】
2006053981.tif 000004
【図３】
2006053981.tif 000005
【図４】
2006053981.tif 000006
【図５】
2006053981.tif 000007
【図６】
2006053981.tif 000008
【図７】
2006053981.tif 000009