(57)【要約】【課題】半導体記憶装置にて、マスク変更なしに最小限の回路追加とボンディング・オプションのみでアドレス・データ・マルチプレックスと非マルチプレックスのインターフェイス方式を切り替える。【解決手段】アドレス入力とデータ入出力を共用可能とする本数のアドレス入力に対してＡｄｄ−Ｐａｄ３とＡＤＶ−Ｐａｄ２を入力とする２入力ＮＯＲ回路４を配置したデバイス１と、このデバイス１の搭載するため前者の方式用と後者の方式用のパッケージ（ＰＫＧ）基板を準備する。前者の方式の半導体記憶装置ではデバイス１のＡｄｄ−Ｐａｄ３、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板のＡｄｄ／Ｄａｔａ用リード端子１４に共通にボンディング接続し、後者の方式の半導体記憶装置ではデバイス１のＡｄｄ−Ｐａｄ３，Ｄａｔａ−Ｐａｄ７をＰＫＧ基板のＡｄｄ用リード端子、Ｄａｔａ用リード端子に個別にボンディング接続する。【選択図】  図１
2006114116.tif 000002
【特許請求の範囲】
【請求項１】
デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置における前記デバイス内の入出力回路であって、アドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する２入力論理回路を備えることを特徴とする半導体記憶装置の入出力回路。
【請求項２】
前記２入力論理回路が、アドレス有効信号入力パッド端子からのローレベルのアドレス有効信号によりアドレス入力パッド端子からのアドレス入力を内部回路に伝達する２入力ＮＯＲ回路であることを特徴とする請求項１記載の半導体記憶装置の入出力回路。
【請求項３】
前記２入力論理回路が、アドレス有効信号入力パッド端子からのローレベルのアドレス有効信号をインバータで反転した信号によりアドレス入力パッド端子からのアドレス入力を内部回路に伝達する２入力ＮＡＮＤ回路であることを特徴とする請求項１記載の半導体記憶装置の入出力回路。
【請求項４】
前記半導体記憶装置がアドレス・データ・マルチプレックス・インターフェイス方式で使用されるものである場合では、前記共用するアドレス入力とデータ入出力のそれぞれのパッド端子がパッケージ基板のアドレス／データ用リード端子に共通にボンディング接続されて成ることを特徴とする請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路。
【請求項５】
前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものである場合では、前記アドレス入力パッド端子がパッケージ基板のアドレス用リード端子に、前記データ入出力パッド端子がパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続されて成ることを特徴とする請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路。
【請求項６】
前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものであり、アドレス入力が常に有効である場合では、前記アドレス有効信号入力パッド端子がパッケージ基板のグランド用リード端子にボンディング接続されて成ることを特徴とする請求項５記載の半導体記憶装置の入出力回路。
【請求項７】
請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を備えるデバイスを搭載する半導体記憶装置のパッケージ基板であって、このパッケージ基板側のアドレス／データ用リード端子が、外部接続用の端子部と、前記デバイス側のアドレス入力パッド端子をボンディング接続する為の端子部と、データ入出力パッド端子をボンディング接続する為の端子部とを有することを特徴とする半導体記憶装置のパッケージ基板。
【請求項８】
アドレス・データ・マルチプレックス・インターフェイス方式で使用される半導体記憶装置であって、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を有するデバイスと、請求項７に記載のパッケージ基板とを備え、アドレス入力とデータ入出力を共用する前記デバイスのパッド端子同士が、それぞれをボンディング接続する為のパッケージ基板のアドレス／データ用リード端子の端子部にボンディング接続されることにより共通接続されて成ることを特徴とする半導体記憶装置。
【請求項９】
アドレス・データ・非マルチプレックス・インターフェイス方式で使用される半導体記憶装置であって、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を有するデバイスと、アドレス用リード端子及びデータ用リード端子を個別に有するパッケージ基板とを備え、前記デバイスのアドレス入力パッド端子が前記パッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子が前記パッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続されて成ることを特徴とする半導体記憶装置。
【請求項１０】
アドレス入力が常に有効であるアドレス・データ・非マルチプレックス・インターフェイス方式で使用される前記半導体記憶装置であって、前記アドレス有効信号入力パッド端子がパッケージ基板のグランド用リード端子にボンディング接続されて成ることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
アドレス・データ・マルチプレックス・インターフェイス方式で使用される半導体記憶装置の組立方法であって、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を備えるデバイスを請求項７に記載のパッケージ基板に搭載する工程と、アドレス入力とデータ入出力を共用する前記デバイスのパッド端子同士を、それぞれをボンディング接続する為のパッケージ基板のアドレス／データ用リード端子の端子部にボンディング接続することにより共通接続する工程とを、含むことを特徴とする半導体記憶装置の組立方法。
【請求項１２】
アドレス・データ・非マルチプレックス・インターフェイス方式で使用される半導体記憶装置の組立方法であって、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を備えるデバイスをアドレス用リード端子及びデータ用リード端子を個別に有するパッケージ基板に搭載する工程と、前記デバイスのアドレス入力パッド端子をパッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子をパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続する工程とを、含むことを特徴とする半導体記憶装置の組立方法。
【請求項１３】
アドレス入力が常に有効であるアドレス・データ・非マルチプレックス・インターフェイス方式で使用される前記半導体記憶装置の組立方法であって、前記ボンディング接続する工程では、前記ボンディングに加えて、前記アドレス有効信号入力パッド端子をパッケージ基板のグランド用リード端子にボンディング接続することを特徴とする請求項１２記載の半導体記憶装置の組立方法。
【請求項１４】
デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置の入出力方法であって、前記デバイスにアドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する２入力論理回路を備え、前記共用するアドレス入力とデータ入出力のそれぞれのパッド端子をパッケージ基板のアドレス／データ用リード端子に共通にボンディング接続することを特徴とする半導体記憶装置の入出力方法。
【請求項１５】
デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置における入出力方法であって、前記デバイスにアドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する２入力論理回路を備え、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものである場合には、前記デバイスのアドレス入力パッド端子をパッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子をパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続することを特徴とする半導体記憶装置の入出力方法。
【請求項１６】
前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用され、かつ、アドレス入力が常に有効である場合には、前記アドレス有効信号入力パッド端子をパッケージ基板のグランド用リード端子にボンディング接続することを特徴とする請求項１５記載の半導体記憶装置の入出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高密度に集積化された半導体記憶装置のインターフェイスを構成する為の半導体記憶装置の入出力回路、入出力方法、組立方法、及び半導体記憶装置に係り、詳しくは、最小限の追加回路によって、マスク変更を行うことなく、ボンディング・オプションのみで、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式の切り替えを実現する半導体記憶装置の入出力回路、入出力方法、組立方法、及び半導体記憶装置に関する。
【背景技術】
【０００２】
高密度に集積化された現在の半導体記憶装置のインターフェイスにおける主要な入出力信号には、書き込み時、読み出し時の記憶位置を示すアドレス入力信号と、書き込み時のデータ入力信号と、読み出し時のデータ出力信号とがある。現在の半導体記憶装置のインターフェイスは、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式の２種類が一般的である。アドレス・データ・マルチプレックス・インターフェイス方式は、アドレス入力端子の一部とデータ入力端子を共用するものであるのに対し、アドレス・データ・非マルチプレックス・インターフェイス方式は、アドレス入力端子とデータ入力端子を各々独立に有するものである。図１４にアドレス・データ・マルチプレックス・インターフェイス方式のタイミングチャートを、図１５，１６にアドレス・データ・非マルチプレックス・インターフェイス方式のタイミングチャートを示す。
【０００３】
第１の従来例として、図１０にアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成を示す。アドレス・データ・マルチプレックス・インターフェイスの場合、共通の端子であるアドレス／データ用リード端子（以下、Ａｄｄ／Ｄａｔａ用リード端子と記す場合もある）３３で、アドレスの入力、データの入力、データの出力の３種類の状態を実現する為、アドレス・バリッド信号（Ａｄｄｒｅｓｓ  Ｖａｌｉｄ：以下、ＡＤＶと記す場合もある）、ライト・イネーブル信号（Ｗｒｉｔｅ  Ｅｎａｂｌｅ：以下、ＷＥと記す場合もある）、アウトプット・イネーブル信号（Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ：ＯＥと記す場合もある）の３つのコントロール信号が必要となる。ＡＤＶ用リード端子１７、ＷＥ用リード端子１６、及びＯＥ用リード端子１５でのＡＤＶ，ＷＥ，ＯＥの制御仕様としては、下記が一般的である。ただし、Ｌは論理信号のローレベルを表す。
・ＡＤＶ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝アドレス入力
・ＷＥ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝データ入力
・ＯＥ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝データ出力
【０００４】
また、第２の従来例として、図１１にアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成を示す。アドレス・データ・非マルチプレックス・インターフェイスの場合は、アドレスを入力する端子（Ａｄｄ用リード端子１９）と、データの入出力を行う端子（Ｄａｔａ用リード端子２０）とが分かれている。この方式には、ＡＤＶで有効アドレス期間を限定できる図１５のタイミングチャートに示す方式と、ＡＤＶを用いず、常にアドレスが有効な図１６のタイミングチャートに示す方式とが存在する。
【０００５】
上述の各インターフェイス方式は、半導体記憶装置を制御するメモリコントローラの制御方式に依存している。この為、異なる制御方式のメモリコントローラに半導体記憶装置を接続する場合、この制御方式によってインターフェイスが異なる２種類の半導体記憶装置を準備しておき、メモリコントローラに対応するインターフェイス方式の半導体記憶装置を使用しなければならない。インターフェイス回路の構成は複雑でない為、図１０，１１に示す２種類のインターフェイスの入出力回路を有した半導体記憶装置を実現することはそれほど困難ではないので、従来は、第１，２の従来例に示す２種類のインターフェイスの入出力回路をメタルマスタの切り替えによって２種類のインターフェイス方式の半導体記憶装置を実現していた。
【０００６】
また、図１２，１３に示す特許文献２に開示された第３の従来例もある。ただし、これらの図での符号には特許文献２の符号をそのまま使用し、この明細書中でこの符号を引用する場合は（  ）で示す。この従来例では、インターフェイス回路（３）にデータ入力のラッチ回路（６１）及びこの出力とアドレス入力パッド（２１）のセレクタ回路（３１）を、共用するアドレス本数分、アドレス入力（４１）のラインに追加し、２種類のインターフェイス方式で共通に使用する。まず、図１２に示すアドレス・データ・マルチプレックス・インターフェイス方式で使用する場合には、ボンディング・オプションにより、データ入出力パッド（２２）からＩＯセルを経てラッチ回路（６１）によりラッチされたアドレス入力をセレクタ回路（３１）でセレクトするようにしている。また、図１３に示すアドレス・データ・非マルチプレックス・インターフェイス方式で使用する場合には、ボンディング・オプションにより、アドレス入力パッド（２２）からのアドレスをセレクタ回路（３１）でセレクトするようにしている。
【０００７】
なお、この発明に関連するボンディング・オプション技術に関しては、特許文献１，３，４等に開示されている。特許文献１には、ボンディング・オプション技術により、２通りの入力仕様に対応可能な入力回路を備えた半導体記憶装置が記載されている。また、特許文献３には、ブートブロックを含む場合と含まない場合のフラッシュメモリを１チップで実現し、ブートブロックが不要な場合には、所定の信号（ＢＯＯＴＥ）をボンディング・オプション等でＬレベルに設定する技術が記載されている。さらに、特許文献４には、異なる電源電圧仕様を同一チップで実現する為に、内部タイミングが変化するＡＴＤパルス発生回路をボンディング仕様の変更により切り替える技術が記載されている。
【特許文献１】特開２００２−０５０１７８号公報
【特許文献２】特開２００４−０１３９４３号公報
【特許文献３】特開２００４−２２７７３６号公報
【特許文献４】特開平１１−１７６１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の技術には、以下のような問題点があった。即ち、第１、２の従来例に示した２種類のインターフェイスを有した半導体記憶装置を実現する為に、２種類のインターフェイス回路をメタルマスタ切り替えによって行う従来の技術では、マスクの作成費用及び切り替え工程（一般的にはメタル工程）の拡散費用等が余分に必要となってしまうということが問題点となっていた。
【０００９】
また、上記の解決策として開示された第３の従来例では、２種類のインターフェイスの半導体記憶装置を別々に実現する場合に対して、ラッチ回路及びマルチプレックス回路がアドレス本数分追加で必要となる為、チップサイズの増大等が問題点となっていた。
【００１０】
この発明は、上述の事情に鑑みてなされたものであって、最小限の追加回路によって、マスク変更を行うことなく、ボンディング・オプションのみで、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式の切り替えを実現する半導体記憶装置の入出力回路、入出力方法、組立方法、及び半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するため、請求項１記載の発明は、デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置における前記デバイス内の入出力回路であって、アドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する２入力論理回路を備えることを特徴とする半導体記憶装置の入出力回路である。
【００１２】
また、請求項２記載の発明は、請求項１記載の半導体記憶装置の入出力回路に係り、前記２入力論理回路が、アドレス有効信号入力パッド端子からのローレベルのアドレス有効信号によりアドレス入力パッド端子からのアドレス入力を内部回路に伝達する２入力ＮＯＲ回路であることを特徴としている。
【００１３】
また、請求項３記載の発明は、請求項１記載の半導体記憶装置の入出力回路に係り、前記２入力論理回路が、アドレス有効信号入力パッド端子からのローレベルのアドレス有効信号をインバータで反転した信号によりアドレス入力パッド端子からのアドレス入力を内部回路に伝達する２入力ＮＡＮＤ回路であることを特徴としている。
【００１４】
また、請求項４記載の発明は、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路に係り、前記半導体記憶装置がアドレス・データ・マルチプレックス・インターフェイス方式で使用されるものである場合では、前記共用するアドレス入力とデータ入出力のそれぞれのパッド端子がパッケージ基板のアドレス／データ用リード端子に共通にボンディング接続されて成ることを特徴としている。
【００１５】
また、請求項５記載の発明は、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路に係り、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものである場合では、前記アドレス入力パッド端子がパッケージ基板のアドレス用リード端子に、前記データ入出力パッド端子がパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続されて成ることを特徴としている。
【００１６】
また、請求項６記載の発明は、請求項５記載の半導体記憶装置の入出力回路に係り、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものであり、アドレス入力が常に有効である場合では、前記アドレス有効信号入力パッド端子がパッケージ基板のグランド用リード端子にボンディング接続されて成ることを特徴としている。
【００１７】
また、請求項７記載の発明は、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を備えるデバイスを搭載する半導体記憶装置のパッケージ基板であって、このパッケージ基板側のアドレス／データ用リード端子が、外部接続用の端子部と、前記デバイス側のアドレス入力パッド端子をボンディング接続する為の端子部と、データ入出力パッド端子をボンディング接続する為の端子部とを有することを特徴とする半導体記憶装置のパッケージ基板である。
【００１８】
また、請求項８記載の発明は、アドレス・データ・マルチプレックス・インターフェイス方式で使用される半導体記憶装置であって、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を有するデバイスと、請求項７に記載のパッケージ基板とを備え、アドレス入力とデータ入出力を共用する前記デバイスのパッド端子同士が、それぞれをボンディング接続する為のパッケージ基板のアドレス／データ用リード端子の端子部にボンディング接続されることにより共通接続されて成ることを特徴とする半導体記憶装置である。
【００１９】
また、請求項９記載の発明は、アドレス・データ・非マルチプレックス・インターフェイス方式で使用される半導体記憶装置であって、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を有するデバイスと、アドレス用リード端子及びデータ用リード端子を個別に有するパッケージ基板とを備え、前記デバイスのアドレス入力パッド端子が前記パッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子が前記パッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続されて成ることを特徴とする半導体記憶装置である。
【００２０】
また、請求項１０記載の発明は、請求項９記載の半導体記憶装置に係り、アドレス入力が常に有効であるアドレス・データ・非マルチプレックス・インターフェイス方式で使用される前記半導体記憶装置であって、前記アドレス有効信号入力パッド端子がパッケージ基板のグランド用リード端子にボンディング接続されて成ることを特徴としている。
【００２１】
また、請求項１１記載の発明は、アドレス・データ・マルチプレックス・インターフェイス方式で使用される半導体記憶装置の組立方法であって、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を備えるデバイスを請求項７に記載のパッケージ基板に搭載する工程と、アドレス入力とデータ入出力を共用する前記デバイスのパッド端子同士を、それぞれをボンディング接続する為のパッケージ基板のアドレス／データ用リード端子の端子部にボンディング接続することにより共通接続する工程とを、含むことを特徴とする半導体記憶装置の組立方法である。
【００２２】
また、請求項１２記載の発明は、アドレス・データ・非マルチプレックス・インターフェイス方式で使用される半導体記憶装置の組立方法であって、請求項１乃至３のいずれか１に記載の半導体記憶装置の入出力回路を備えるデバイスをアドレス用リード端子及びデータ用リード端子を個別に有するパッケージ基板に搭載する工程と、前記デバイスのアドレス入力パッド端子をパッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子をパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続する工程とを、含むことを特徴とする半導体記憶装置の組立方法である。
【００２３】
また、請求項１３記載の発明は、請求項１２記載の半導体記憶装置の組立方法に係り、アドレス入力が常に有効であるアドレス・データ・非マルチプレックス・インターフェイス方式で使用される前記半導体記憶装置の組立方法であって、前記ボンディング接続する工程では、前記ボンディングに加えて、前記アドレス有効信号入力パッド端子をパッケージ基板のグランド用リード端子にボンディング接続することを特徴としている。
【００２４】
また、請求項１４記載の発明は、デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置の入出力方法であって、前記デバイスにアドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する２入力論理回路を備え、前記共用するアドレス入力とデータ入出力のそれぞれのパッド端子をパッケージ基板のアドレス／データ用リード端子に共通にボンディング接続することを特徴とする半導体記憶装置の入出力方法である。
【００２５】
また、請求項１５記載の発明は、デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置における入出力方法であって、前記デバイスにアドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する２入力論理回路を備え、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものである場合には、前記デバイスのアドレス入力パッド端子をパッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子をパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続することを特徴とする半導体記憶装置の入出力方法である。
【００２６】
また、請求項１６記載の発明は、請求項１５記載の半導体記憶装置の入出力方法に係り、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用され、かつ、アドレス入力が常に有効である場合には、前記アドレス有効信号入力パッド端子をパッケージ基板のグランド用リード端子にボンディング接続することを特徴としている。
【発明の効果】
【００２７】
以上説明したように、この発明の構成によれば、ＮＯＲ回路やＮＡＮＤ回路等の２入力論理回路を最小限の追加回路として、構成が同一のデバイスを使用し、パッケージ基板の変更とボンディング・オプションのみで、アドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置と、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置を実現することが可能である。これに対して、第１，２の従来例をメタルマスクで切り替える従来技術の場合では、最低でも２枚のマスクが必要となる（各インターフェイス回路用の１枚づつ）。また、各マスク毎に、拡散工程の実施が必要である。ここで、
・マスク作成費用≫パッケージ基板変更費用
・拡散費用≫ボンディング変更費用
であることは明らかである。従って、この発明の第１の効果としては、コスト削減に大きく寄与することができることである。
【００２８】
また、この発明では、各アドレス毎に２入力ＮＯＲ回路又は２入力ＮＡＮＤ回路等の２入力論理回路が１つ必要なだけである（ただし、ＡＤＶを反転するインバータが全アドレスに対して１つ必要になる場合もある）。これに対して、第３の従来例は、パッケージ基板変更費用及びボンディング変更費用については同様であるが、各アドレス当たりラッチ回路を１つ必要とする。ここで、第３の従来例のラッチ回路は、最低でも３つのインバータ（２Ｔｒ（トランジスタ）×３）と、１つの伝送ゲート（２Ｔｒ）が必要であり、合計で８つのトランジスタが必要である。この発明の上記２入力ＮＯＲ回路又は２入力ＮＡＮＤ回路等の２入力論理回路は、４つのトランジスタのみで構成可能であり、２つのトランジスタからなるインバータが全体で１つ増えたとしても影響は小さく、追加回路規模に関しては第３の従来例より５０％近くの軽減が可能となる。即ち、この発明の第２の効果としては、デバイスサイズの小型化又は高密度な集積化に大きく寄与することができることである。
【発明を実施するための最良の形態】
【００２９】
この発明は、半導体記憶装置において、最小限の追加回路によって、マスク変更を行うことなく、ボンディング・オプションのみで、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式の切り替えを実現するという目的を、アドレス入力パッド端子（以下、Ａｄｄ−Ｐａｄと記す場合もある）とＡＤＶパッド端子（以下、ＡＤＶ−Ｐａｄと記す場合もある）とからの入力に基づく各信号を入力とする２入力ＮＯＲ回路又は２入力ＮＡＮＤ回路という最少の回路を配置した共通のデバイスと、このデバイスを搭載するパッケージ（以下、ＰＫＧと記す場合もある）基板として、アドレス・データ・マルチプレックス・インターフェイス方式用のＰＫＧ基板及びアドレス・データ・非マルチプレックス・インターフェイス方式用のＰＫＧ基板の２種類を準備し、ＰＫＧ基板のリード端子と、デバイスのパッド端子とをボンディング・オプション技術により接続して２種類のインターフェイス方式を切り替えることで実現した。
【００３０】
即ち、前者のアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置は、デバイス側のＡｄｄ−Ｐａｄ、同じくデバイス側のデータ入出力パッド（以下、Ｄａｔａ−Ｐａｄと記す場合もある）をＰＫＧ基板側のＡｄｄ／Ｄａｔａ用リード端子に共通にボンディング接続し、後者のアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置は、デバイス側のＡｄｄ−Ｐａｄ，Ｄａｔａ−ＰａｄをそれぞれＰＫＧ基板側のＡｄｄ用リード堀子、Ｄａｔａ用リード端子に個別にボンディング接続する。以上により、最小限の追加回路（２入力ＮＯＲ回路又は２入力ＮＡＮＤ回路）とボンディングオプション、及び各インターフェイス毎のＰＫＧ基板の選択によって、２種類のインターフェイス方式の半導体記憶装置を実現することが可能となる。
【００３１】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。始めに、以下の実施例の説明における用語を定義する。まず、インターフェイス用の入出力回路と、制御回路等を含むメモリ回路と、ボンディング用のパッド端子等とを、高密度に集積化した半導体チップをデバイスと呼ぶ。外部接続用及びパッド端子接続用のリード端子を有し、上記デバイスを搭載する為の基板をパッケージ（ＰＫＧ）基板と呼ぶ。このパッケージ基板に上記デバイスを搭載し、パッケージ基板側のリード端子とデバイス側のパッド端子をボンディング接続してパッケージに収めた集積回路パッケージを半導体記憶装置と呼ぶ。
【実施例１】
【００３２】
この発明の第１の実施例を説明する。図１はこの実施例である半導体記憶装置の入出力回路の電気的構成図である。この実施例は、この発明のアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の第１の接続例を示している。ＡＤＶ，ＷＥ，ＯＥの各リード端子での制御仕様は、下記のとおりとする。ただし、Ｌは論理信号のローレベルを表す。
・ＡＤＶ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝アドレス入力
・ＷＥ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝データ入力
・ＯＥ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝データ出力
【００３３】
デバイス１側の特徴的な構成としては、デバイス内の入出力回路において、従来例の回路に加え、アドレス入力とデータ入出力の共用を可能とする本数、例えば、アドレス入力本数とデータ入出力本数のうち少ない方の本数のアドレス入力のそれぞれに対して、ＡＤＶ−Ｐａｄ２からのアドレス有効信号であるＡＤＶとＡｄｄ−Ｐａｄ３からのアドレス入力のそれぞれを入力とする２入力ＮＯＲ回路４を各入力バッファ回路（Ｉｎｐｕｔ−Ｂｕｆｆｅｒ）５の前段に配置し、２入力ＮＯＲ回路４の出力信号を入力バッファ回路５のアドレス入力情報ＡｄｄＰＡＤｉｎとすることである。データ入出力本数の例としては、１６本又は３２本が一般的である。また、アドレス入力本数の例としては、メモリ容量によっても変化するが、現在、２３本程度に達している。この本数を例にすると、データ入出力本数が１６本、アドレス入力本数が２３本の場合には、１６本のアドレス入力に対して２入力ＮＯＲ回路４を入力バッファ回路５の前段に配置する。また、データ入出力本数が３２本、アドレス入力本数が２３本の場合には、アドレス入力の全本数（２３本）に対して２入力ＮＯＲ回路４を入力バッファ回路５の前段に配置する。
【００３４】
以下、デバイス１の入出力回路の詳細を説明する。上記のとおり、アドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、ＡＤＶ−Ｐａｄ２からのＡＤＶとＡｄｄ−Ｐａｄ３からのアドレス入力のそれぞれを入力とする２入力ＮＯＲ回路４をラッチ回路を内臓する各入力バッファ回路５の前段に配置し、各２入力ＮＯＲ回路４の出力信号を対応する各入力バッファ回路５のデータ入力端子にアドレス入力ＡｄｄＰＡＤｉｎとして入力する。ＡＤＶ−Ｐａｄ２からのＡＤＶは、上記２入力ＮＯＲ回路４の入力端子の一方に共通に接続されるとともに、入力バッファ回路６に入力され、その出力信号ＡＤＶＢが各入力バッファ回路５の制御端子に共通に接続される。この入力バッファ回路５は、制御入力が有意の時にＡｄｄＰＡＤｉｎをアドレス入力ｉｎｔＡｄｄとしてメモリ回路側に出力し、制御入力のライズエッジでＡｄｄＰＡＤｉｎを保持し、ｉｎｔＡｄｄとしてメモリ回路側に出力する機能を有する。
【００３５】
次に、デバイス１には、データ本数に対応してＤａｔａ−Ｐａｄ７が設けられるとともに、Ｄａｔａ−Ｐａｄ７からのデータ入力ＤａｔａＰＡＤｉｎを有効とするＷＥの入力パッド（以下、ＷＥ−Ｐａｄと記す場合もある）８、及びメモリ回路側からの出力データｏｕｔＤａｔａを有効とするＯＥの入力パッド（以下、ＯＥ−Ｐａｄと記す場合もある）９が設けられる。各Ｄａｔａ−Ｐａｄ７はそれぞれ、ラッチ回路を内臓する各入力バッファ回路１０のデータ入力端子にＤａｔａＰＡＤｉｎとして接続されるとともに、各出力バッファ回路（Ｏｕｔｐｕｔ−Ｂｕｆｆｅｒ）１１のＤａｔａＰＡＤｏｕｔを出力するデータ出力端子に接続される。ＷＥ−Ｐａｄ８からのＷＥは、入力バッファ回路１２に入力され、その出力信号ＷＥＢが各入力バッファ回路１０の制御端子に共通に接続される。一方、ＯＥ−Ｐａｄ９からのＯＥは、入力バッファ回路１３に入力され、その出力信号ＯＥＢが各出力バッファ回路１１の制御端子に共通に接続される。この各出力バッファ回路１１のデータ入力端子にはメモリ回路側で読み出された出力データｏｕｔＤａｔａが接続されている。なお、以上のデバイス１の構成は、２種類のインターフェイス方式に対して共通である。
【００３６】
次に、アドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置のＰＫＧ組立工程について説明する。この工程の前に、上記のデバイス１と、図１に示すリード端子を備えたＰＫＧ基板を用意しておく。このＰＫＧ基板は、デバイス１を搭載する為のものであって、アドレス入力とデータ入出力の共用を可能とする本数、例えば、アドレス入力本数とデータ入出力本数のうち少ない方の本数のアドレス／データ（Ａｄｄ／Ｄａｔａ）用リード端子１４と、その残りの本数のアドレス（Ａｄｄ）用リード端子又はデータ（Ｄａｔａ）用リード端子（図示省略）と、ＯＥ用リード端子１５と、ＷＥ用リード端子１６と、ＡＤＶ用リード端子１７とを有する。このＡｄｄ／Ｄａｔａ用リード端子１４は、外部接続用の端子部１４ａと、デバイス１側のＡｄｄ−Ｐａｄ３をボンディング接続する為の端子部１４ｂと、デバイス１側のＤａｔａ−Ｐａｄ７をボンディング接続する為の端子部１４ｃとを持つ形状となっている。ＰＫＧ組立工程では、まず、上記のデバイス１を上記のパッケージ基板に搭載し、続いて、デバイス１側のＡｄｄ−Ｐａｄ３とＰＫＧ基板側のＡｄｄ／Ｄａｔａ用リード端子１４の端子部１４ｂに、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板側のＡｄｄ／Ｄａｔａ用リード端子１４の端子部１４ｃにボンディングワイヤ１８で接続して共通ボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ１８でボンディング接続する。
【００３７】
以下、この実施例の動作について説明する。図７は、この動作例を説明するタイミングチャートである。前述のデバイス１のＮＯＲ回路４によって、その一方の入力であるＡＤＶ−Ｐａｄ２の入力ＡＤＶがハイ（Ｈ）レベル時（信号無しの時）には、入力バッファ回路５の入力信号ＡｄｄＰＡＤｉｎであるＮＯＲ回路４の出力信号は、ＮＯＲ回路４の他方の入力であるＡｄｄ−Ｐａｄ３の入力の値に拘わらずＬレベルに固定され、ＡＤＶ−Ｐａｄ２の入力がＬレベル（信号有りの時）の場合のみ、Ａｄｄ−Ｐａｄ３の入力がＮＯＲ回路４で反転されて入力バッファ回路５にアドレス情報ＡｄｄＰＡＤｉｎとして伝達されることになる。このデバイス１がアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置に使用される際は、デバイス１側の上記の本数のＡｄｄ−Ｐａｄ３とＤａｔａ−Ｐａｄ７がＰＫＧ基板側のＡｄｄ／Ｄａｔａ用リード端子１４に共通ボンディング接続される。ここで、図７，１４のアドレス・データ・マルチプレックス・インターフェイスのタイミングチャートに示すように、ＡＤＶ（＝ＡＤＶＢ）入力がＨレベルの場合は、Ａｄｄ／Ｄａｔａリード端子１４がデータ入力状態又はデータ出力状態であり、前述のＮＯＲ回路４はこれらのデータをアドレス入力用の入力バッファ回路５に伝達しないようにする為に使用されている。
【００３８】
図７のタイミングチャートを示すとおり、前述の２入力ＮＯＲ回路４によって、アドレス用の入力バッファ回路５の入力信号ＡｄｄＰＡＤｉｎには、ＡＤＶ＝Ｌ時のアドレス情報のみが伝達される。更に、内部回路（メモリ回路等）に接続されるアドレス情報ｉｎｔＡｄｄ信号は、アドレス用の入力バッファ回路５内のラッチ回路によって、ＡＤＶＢのライズエッジでラッチされる。ここで、アドレス用の入力バッファ回路５でのラッチは、アドレス・データ・マルチプレックス・インターフェイス仕様のデバイスでは必ず必要であり、この発明の実現に必要な追加回路ではない。
【００３９】
第３の従来例では、アドレス・データ・マルチプレックス・インターフェイスで使用される場合には、アドレス・データ入力（１２）をデータ入出力パット（２２）のみにしかボンディング接続しない為、デバイス側でアドレス入力側に情報を伝達する経路を構成しなければならない。この結果、余分なラッチ回路（６１）の配置が必要となってしまう。しかし、この実施例においては、Ａｄｄ−Ｐａｄ３とＤａｔａ−Ｐａｄ７はもともと独立しており、ボンディングで共通接続を行う為、余分なラッチ回路を必要としない。両者の追加回路を比較すると、この発明では、データ入出力と共用する各アドレス入力毎に２入力ＮＯＲ回路が１つ必要なだけであるに対し、第３の従来例では、ＰＫＧ基板変更費用及びボンディング変更費用についてはこの実施例と同様であるが、各アドレス当たりラッチ回路を１つ必要とする。ここで、第３の従来例のラッチ回路は、最低でも３つのインバータ（２Ｔｒ（トランジスタ）×３）と、１つの伝送ゲート（２Ｔｒ）が必要であり、合計で８つのトランジスタが必要である。この発明の２入力ＮＯＲ回路は、４つのトランジスタのみで構成可能であり、追加回路規模に関しては第３の従来例より５０％の軽減が可能となる。従って、この実施例によれば、デバイスサイズの小型化や高密度な集積化に大きく寄与することができる。
【実施例２】
【００４０】
次に、この発明の第２の実施例を説明する。図２，３はこの実施例である半導体記憶装置の入出力回路の電気的構成図である。この実施例は、第１の実施例と同一のデバイスを使用して、この発明のアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置を実現する場合の接続例を示している。前述の通り、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置は、アドレス入力端子（Ａｄｄ用リード端子１９）とデータ入出力端子（Ｄａｔａ用リード端子２０）を各々独立に有するものである。図２は前述のＡＤＶで有効アドレス期間を限定できる方式（図１５）に相当し、図３は前述の常にアドレスが有効な方式（図１６）に相当する。この実施例で用いるデバイスは、第１の実施例と同一のもの（デバイス１）を使用するので、その説明は省略する。
【００４１】
次に、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置のＰＫＧ組立工程について説明する。この工程の前に、前述のデバイス１と、図２，３に示すリード端子を備えたＰＫＧ基板を用意しておく。このＰＫＧ基板は、デバイス１を搭載する為のものであって、Ａｄｄ用リード端子１９とＤａｔａ用リード端子２０を各々独立に有するとともに、ＯＥ用リード端子１５と、ＷＥ用リード端子１６と、ＡＤＶ用リード端子１７と、ＧＮＤ用リード端子２１とを有する。
【００４２】
図２に示すＡＤＶで有効アドレス期間を限定できる方式の半導体記憶装置のＰＫＧ組立工程では、ＰＫＧ基板側のＡｄｄ用リード端子１９をデバイス側のＡｄｄ−Ｐａｄ３にボンディング接続し、ＰＫＧ基板側のＤａｔａ用リード端子２０をデバイス１側のＤａｔａ−Ｐａｄ７にボンディング接続する。これ以外は、第１の実施例のアドレス・データ・マルチプレックス・インターフェイスの接続例と全く同一である。即ち、まず、上記のデバイス１を上記のパッケージ基板に搭載し、続いて、デバイス１側のＡｄｄ−Ｐａｄ３をＰＫＧ基板側のＡｄｄ用リード端子１９に、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板側のＤａｔａ用リード端子２０にそれぞれ個別にボンディングワイヤ１８でボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ１８でボンディング接続する。
【００４３】
また、図３に示す常にアドレスが有効な方式の半導体記憶装置のＰＫＧ組立工程では、ＰＫＧ基板側のＡｄｄ用リード端子１９をデバイス側のＡｄｄ−Ｐａｄ３にボンディング接続し、ＰＫＧ基板側のＤａｔａ用リード端子２０をデバイス１側のＤａｔａ−Ｐａｄにボンディング接続していることに加え、ＡＤＶ−Ｐａｄ２をＰＫＧ側のＧＮＤ（グランド）用リード端子２１にボンディング接続している。これ以外は、第１の実施例のアドレス・データ・マルチプレックス・インターフェイス接続と全く同一である。即ち、まず、上記のデバイス１を上記のパッケージ基板に搭載し、続いて、デバイス１側のＡｄｄ−Ｐａｄ３をＰＫＧ基板側のＡｄｄ用リード端子１９に、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板側のＤａｔａ用リード端子２０にそれぞれ個別にボンディングワイヤ１８でボンディング接続し、ＡＤＶ−Ｐａｄ２をＰＫＧ側のＧＮＤ用リード端子２１にボンディングワイヤ１８でボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ１８でボンディング接続する。
【００４４】
以下、この実施例の動作について説明する。図８，９は、この動作例を説明するタイミングチャートである。前述のデバイス１のＮＯＲ回路４によって、その一方の入力であるＡＤＶ−Ｐａｄ２の入力ＡＤＶがハイ（Ｈ）レベル時（信号無しの時）には、入力バッファ回路５の入力信号ＡｄｄＰＡＤｉｎであるＮＯＲ回路４の出力信号が、ＮＯＲ回路４の他方の入力であるＡｄｄ−Ｐａｄ３の入力の値に拘わらずＬレベルに固定され、ＡＤＶ−Ｐａｄ２の入力ＡＤＶがＬレベル（信号有りの時）の場合のみ、Ａｄｄ−Ｐａｄ３の入力がＮＯＲ回路４で反転されて入力バッファ回路５にアドレス情報ＡｄｄＰＡＤｉｎとして伝達されることになる。このデバイス１がアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置に使用される際は、デバイス１側のＡｄｄ−Ｐａｄ３をＰＫＧ基板側のＡｄｄ用リード端子１９に、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板側のＤａｔａ用リード端子２０に個別にボンディング接続される。
【００４５】
図８のタイミングチャートは、ＡＤＶで有効アドレス期間を限定できる方式を示している。Ａｄｄ−Ｐａｄ３の入力とＤａｔａ−Ｐａｄ７の入力が独立していること以外は、図７の第１の実施例と同様の仕様である。この場合には、第１の実施例と同様に２入力ＮＯＲ回路４によって、アドレス用の入力バッファ回路５への入力信号ＡｄｄＰＡＤｉｎには、ＡＤＶ＝Ｌ時のアドレス情報のみが伝達される。更に内部回路に接続されるｉｎｔＡｄｄ信号は、アドレス用の入力バッファ回路５内のラッチ回路によって、ＡＤＶＢのライズエッジでラッチされる。ここでアドレス用の入力バッファ回路５でのラッチは、アドレス・データ・マルチプレックス・インターフェイス仕様のデバイスでは必ず必要であり、この発明の実現に必要な追加回路ではない。一方、図９のタイミングチャートは、ＡＤＶを使用せず、常にアドレスが有効な方式を示している。この場合には、ＡＤＶ−Ｐａｄ２がＧＮＤ用リード端子２１にボンディング接続される為、２入力ＮＯＲ回路４の一方の入力ＡＤＶは常にＬレベルとなり、アドレス用の入力バッファ回路５への入力信号ＡｄｄＰＡＤｉｎには、常にアドレス情報が伝達されることになる。更に内部回路に接続されるｉｎｔＡｄｄ信号には、アドレス用の入力バッファ回路５内のラッチ回路の制御入力がＡＤＶＢ＝Ｌとなりデータ入出力がスルー状態となる為、常にアドレス情報ＡｄｄＰＡＤｉｎが伝達される。
【００４６】
以上で述べた通り、デバイスは全く同一の物を使用して、ＰＫＧ基板側のリード端子のパターンとボンディング接続を変更するのみで、アドレス・データ・マルチプレックス・インターフェイスとアドレス・データ・非マルチプレックス・インターフェイスの２種類のインタフェース方式、更にアドレス・データ・非マルチプレックス・インターフェイス方式では、ＡＤＶで有効アドレス期間を限定できる方式と常にアドレスが有効な方式の半導体装置を実現することが可能である。即ち、２種類のインターフェイス方式の半導体記憶装置の製造にかかる費用を、マスク作成費用より安価なＰＫＧ基板変更費用と、拡散費用より安価なボンディング変更費用とすることによって、コスト削減に大きく寄与することができる。
【実施例３】
【００４７】
次に、この発明の第３の実施例について説明する。図４はこの実施例である半導体記憶装置の入出力回路の電気的構成図である。この実施例は、この発明のアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の第２の接続例を示している。ＡＤＶ，ＷＥ，ＯＥの各入力用リード端子での制御仕様は、第１の実施例と同様とする。即ち、
・ＡＤＶ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝アドレス入力
・ＷＥ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝データ入力
・ＯＥ＝Ｌ・・・Ａｄｄ／Ｄａｔａ用リード端子＝データ出力
【００４８】
この実施例で用いるデバイス２２は、図１の第１の実施例のデバイス１のＮＯＲ回路４をＮＡＮＤ回路２３に代え、このＮＡＮＤ回路２３の一方に入力するＡＤＶ−Ｐａｄ２からのアドレス有効信号に基づく信号として、ＡＤＶＰＡＤｉｎをインバータ２４で反転した信号に代えたものである。デバイス２２のその他の構成は第１の実施例のデバイス１と同様である。即ち、デバイス２２内の入出力回路において、従来例の回路に加え、アドレス入力とデータ入出力の共用を可能とする本数、例えば、アドレス入力本数とデータ入出力本数のうち少ない方の本数のアドレス入力のそれぞれに対して、ＡＤＶ−Ｐａｄ２からのＡＤＶの反転信号とＡｄｄ−Ｐａｄ３からのアドレス入力のそれぞれを入力とする２入力ＮＡＮＤ回路２３を各入力バッファ回路５の前段に配置し、各２入力ＮＡＮＤ回路２３の出力信号を各入力バッファ回路５の入力信号ＡｄｄＰＡＤｉｎとする。第１の実施例と同様に、データ入出力本数を１６本、アドレス入力本数を２３本とした場合には、１６本のアドレス入力に対して２入力ＮＡＮＤ回路２３が入力バッファ回路５の前段に配置される。また、データ入出力本数を３２本、アドレス入力本数を２３本とした場合には、アドレス入力の全本数（２３本）に対して２入力ＮＡＮＤ回路２３が入力バッファ回路５の前段に配置される。
【００４９】
以下、デバイス２２の入出力回路の詳細を説明する。上記のとおり、アドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、ＡＤＶ−Ｐａｄ２からのＡＤＶの反転信号とＡｄｄ−Ｐａｄ３からのアドレス入力のそれぞれを入力とする２入力ＮＡＮＤ回路２３をラッチ回路を内臓する各入力バッファ回路５の前段に配置し、各２入力ＮＡＮＤ回路２３の出力信号を対応する各入力バッファ回路５のデータ入力端子にアドレス入力ＡｄｄＰＡＤｉｎとして入力する。ＡＤＶ−Ｐａｄ２からのＡＤＶＰＡＤｉｎは、インバータ２４で反転されて上記２入力ＮＡＮＤ回路４の一方に共通に接続されるとともに、入力バッファ回路６に入力され、その出力信号ＡＤＶＢが各入力バッファ回路５の制御端子に共通に接続される。その他の構成は、第１の実施例と同様なので，ここでの説明は省略する。以上のデバイスの構成は、２種類のインターフェイス方式に対して共通である。
【００５０】
次に、この実施例のアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置のＰＫＧ組立工程について説明する。このＰＫＧ組立工程は、第１の実施例のデバイス１がこの実施例の上記デバイス２２に代わるだけで全く同様である。即ち、この工程の前に、上記のデバイス２２と、図４に示すリード端子を備えたＰＫＧ基板を用意しておく。このＰＫＧ基板は、第１の実施例と同一のものであり、特徴的な構成としてＡｄｄ／Ｄａｔａ用リード端子１４が、外部接続用の端子部１４ａと、デバイス２２側のＡｄｄ−Ｐａｄ３をボンディング接続する為の端子部１４ｂと、デバイス２２側のＤａｔａ−Ｐａｄ７をボンディング接続する為の端子部１４ｃとを持つ形状となっている。この実施例の組立工程は、第１の実施例と同様に、まず、上記のデバイス２２を上記のパッケージ基板に搭載し、次に、デバイス２２側のＡｄｄ−Ｐａｄ３とＰＫＧ基板側のＡｄｄ／Ｄａｔａ用リード端子１４の端子部１４ｂに、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板側のＡｄｄ／Ｄａｔａ用リード端子１４の端子部１４ｃにボンディングワイヤ１８で接続して共通ボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ１８でボンディング接続する。
【００５１】
次に、この実施例の動作について図７の第１の実施例のタイミングチャートを流用して説明する。前述のデバイス２２のＮＡＮＤ回路２３によって、ＡＤＶ−Ｐａｄ２の入力ＡＤＶがＨレベル時（信号無しの時）には、インバータ２４を介してＮＡＮＤ回路２３の一方の入力にＬレベルが入力されるため、その出力信号である入力バッファ回路５の入力信号ＡｄｄＰＡＤｉｎは、ＮＡＮＤ回路２３の他方の入力であるＡｄｄ−Ｐａｄ入力の値に拘わらずＨレベルに固定され（第１の実施例ではＬレベル固定）、ＡＤＶ−Ｐａｄ２の入力ＡＤＶがＬレベル（信号有りの時）の場合のみ、インバータ２４を介してＮＡＮＤ回路２３の一方の入力にＨレベルが入力されるため、Ａｄｄ−Ｐａｄ入力がＮＡＮＤ回路２３で反転されて入力バッファ回路５にアドレス情報ＡｄｄＰＡＤｉｎとして伝達されることになる。このデバイス２２がアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置に使用される際は、第１の実施例と同様に、デバイス２２側の上記の本数のＡｄｄ−Ｐａｄ３とＤａｔａ−Ｐａｄ７をＰＫＧ基板側のＡｄｄ／Ｄａｔａ用リード端子１４に共通ボンディング接続される。ここで、図７，１４のアドレス・データ・マルチプレックス・インターフェイスのタイミングチャートに示すように、ＡＤＶ（＝ＡＤＶＢ）入力がＨレベルの場合は、Ａｄｄ／Ｄａｔａリード端子１４がデータ入力状態又はデータ出力状態であり、前述のＮＡＮＤ回路２３はこれらのデータをアドレス入力用の入力バッファ回路５に伝達しないようにする為に使用されている。
【００５２】
図７のタイミングチャートを示すとおり、前述の２入力ＮＡＮＤ回路２３によって、アドレス用の入力バッファ回路５の入力信号ＡｄｄＰＡＤｉｎには、ＡＤＶ＝Ｌ時のアドレス情報のみが伝達される。更に、内部回路に接続されるｉｎｔＡｄｄ信号は、アドレス用の入力バッファ回路５内のラッチ回路によって、ＡＤＶＢのライズエッジでラッチされる。ここで、アドレス用の入力バッファ回路でのラッチは、アドレス・データ・マルチプレックス・インターフェイス仕様のデバイスでは必ず必要であり、この発明の実現に必要な追加回路ではない。
【００５３】
第３の従来例との比較については第１の実施例と全く同様である。即ち、第３の従来例では、余分なラッチ回路（６１）の配置して、デバイス側でアドレス入力側に情報を伝達する経路を構成しなければならないが、この実施例においては、Ａｄｄ−Ｐａｄ３とＤａｔａ−Ｐａｄ７はもともと独立しており、ボンディングで共通接続を行う為、余分なラッチ回路を必要としない。両者の追加回路を比較すると、この発明では、データ入出力と共用する各アドレス入力毎に２入力ＮＡＮＤ回路が１つと、２入力ＮＡＮＤ回路の全てに対して一つのインバータが必要なだけである。ここで、２入力ＮＡＮＤ回路も第１の実施例の２入力ＮＯＲ回路と同じく４つのトランジスタのみで構成可能であり、２つのトランジスタから成るインバータがデバイス全体で１つ増えたとしても影響は小さく、追加回路規模に関しては８つのトランジスタを必要とする第３の従来例よりも５０％に近い軽減が可能となる。従って、この実施例によっても、デバイスサイズの小型化や高密度な集積化に大きく寄与することができる。
【実施例４】
【００５４】
次に、この発明の第４の実施例を説明する。図５，６はこの実施例である半導体記憶装置の入出力回路の電気的構成図である。この実施例は、第３の実施例と同一のもの（デバイス２２）を使用したアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の接続例を示している。前述の通り、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置は、アドレス入力端子とデータ入出力端子を各々独立に有するものである。図５は前述のＡＤＶで有効アドレス期間を限定できる方式（図１５）に相当し、図６は前述の常にアドレスが有効な方式（図１６）に相当する。この実施例で用いるデバイスは、第３の実施例と同一のもの（デバイス２２）を使用するので、その説明は省略する。
【００５５】
次に、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置のＰＫＧ組立工程について説明する。この工程の前に、前述のデバイス２２と、図５，６に示すリード端子を備えたＰＫＧ基板を用意しておく。このＰＫＧ基板は、デバイス２２を搭載する為のものであって、Ａｄｄ用リード端子１９とＤａｔａ用リード端子２０を各々独立に有するとともに、ＯＥ用リード端子１５と、ＷＥ用リード端子１６と、ＡＤＶ用リード端子１７と、ＧＮＤ用リード端子２１とを有する。
【００５６】
図５に示すＡＤＶで有効アドレス期間を限定できる方式の半導体記憶装置のＰＫＧ組立工程では、ＰＫＧ基板側のＡｄｄ用リード端子１９をデバイス側のＡｄｄ−Ｐａｄ３にボンディング接続し、ＰＫＧ基板側のＤａｔａ用リード端子２０をデバイス２２側のＤａｔａ−Ｐａｄ７にボンディング接続する。これ以外は第３の実施例のアドレス・データ・マルチプレックス・インターフェイス接続と全く同一である。即ち、まず、上記のデバイス２２を上記のパッケージ基板に搭載し、続いて、デバイス２２側のＡｄｄ−Ｐａｄ３をＰＫＧ基板側のＡｄｄ用リード端子１９に、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板側のＤａｔａ用リード端子２０にそれぞれ個別にボンディングワイヤ１８でボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ１８でボンディング接続する。
【００５７】
また、図６に示す常にアドレスが有効な方式の半導体記憶装置のＰＫＧ組立工程では、ＰＫＧ基板側のＡｄｄ用リード端子１９をデバイス側のＡｄｄ−Ｐａｄ３にボンディング接続し、ＰＫＧ基板側のＤａｔａ用リード端子２０をデバイス側のＤａｔａ−Ｐａｄ７にボンディング接続していることに加え、ＡＤＶ−Ｐａｄ２をＰＫＧ側のＧＮＤ（グランド）用リード端子２１にボンディング接続する。これ以外は、第３の実施例のアドレス・データ・マルチプレックス・インターフェイス接続と全く同一である。即ち、まず、上記のデバイス２２を上記のパッケージ基板に搭載し、続いて、デバイス２２側のＡｄｄ−Ｐａｄ３をＰＫＧ基板側のＡｄｄ用リード端子１９に、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板側のＤａｔａ用リード端子２０にそれぞれ個別にボンディングワイヤ１８でボンディング接続し、ＡＤＶ−Ｐａｄ２をＰＫＧ側のＧＮＤ用リード端子２１にボンディングワイヤ１８でボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ１８でボンディング接続する。
【００５８】
以下、この実施例の動作について図８，９の第２の実施例のタイミングチャートを流用して説明する。前述のデバイス２２のＮＡＮＤ回路２３によって、ＡＤＶ−Ｐａｄ２の入力ＡＤＶがＡＤＶのＨレベル時（信号無しの時）には、ＮＡＮＤ回路２３の一方の入力であるＡＤＶの反転信号がＬレベルとなる為、入力バッファ回路５の入力信号ＡｄｄＰＡＤｉｎであるＮＡＮＤ回路２３の出力信号は、ＮＡＮＤ回路２３の他方の入力であるＡｄｄ−Ｐａｄ３の入力の値に拘わらずＨレベルに固定され（第２の実施例ではＬレベル固定）、ＡＤＶ−Ｐａｄ２の入力ＡＤＶがＬレベル（信号有りの時）の場合のみ、ＡＤＶの反転信号がＨレベルとなる為、Ａｄｄ−Ｐａｄ３の入力がＮＡＮＤ回路２３で反転されて入力バッファ回路５にアドレス情報ＡｄｄＰＡＤｉｎとして伝達されることになる。このデバイス２２がアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置に使用される際は、デバイス２２側のＡｄｄ−Ｐａｄ３をＰＫＧ基板側のＡｄｄ用リード端子１９に、Ｄａｔａ−Ｐａｄ７をＰＫＧ基板側のＤａｔａ用リード端子２０に個別にボンディング接続される。
【００５９】
図８のタイミングチャートは、ＡＤＶで有効アドレス期間を限定できる方式を示している。Ａｄｄ−Ｐａｄ３の入力とＤａｔａ−Ｐａｄ７の入力が独立していること以外は、第３の実施例と同様の仕様である。この場合には、第３の実施例と同様に２入力ＮＡＮＤ回路２３によって、アドレス用の入力バッファ回路５への入力信号ＡｄｄＰＡＤｉｎには、ＡＤＶ＝Ｌ時のアドレス情報のみが伝達される。更に内部回路に接続されるｉｎｔＡｄｄ信号は、アドレス用の入力バッファ回路５内のラッチ回路によって、ＡＤＶＢのライズエッジでラッチされる。ここでアドレス用の入力バッファ回路５でのラッチは、アドレス・データ・非マルチプレックス・インターフェイス仕様のデバイスでは必ず必要であり、この発明の実現に必要な追加回路ではない。一方、図９のタイミングチャートは、ＡＤＶを使用せず、常にアドレスが有効な方式を示している。この場合には、ＡＤＶ−Ｐａｄ２がＧＮＤ用リード端子２１にボンディング接続される為、２入力ＮＡＮＤ回路２３の一方の入力であるＡＤＶの反転信号は常にＨレベルとなり、アドレス用の入力バッファ回路５への入力信号ＡｄｄＰＡＤｉｎには、常にアドレス情報が伝達されることになる。更に内部回路に接続されるｉｎｔＡｄｄ信号には、アドレス用の入力バッファ回路５内のラッチ回路の制御入力がＡＤＶＢ＝Ｌとなりデータ入出力がスルー状態となる為、常にアドレス情報ＡｄｄＰＡＤｉｎが伝達される。
【００６０】
以上で述べた通り、デバイスは全く同一の物を使用して、ＰＫＧ基板側のリード端子のパターンとボンディング接続を変更するのみで、アドレス・データ・マルチプレックス・インターフェイスとアドレス・データ・非マルチプレックス・インターフェイスの２種類のインタフェース方式、更にアドレス・データ・非マルチプレックス・インターフェイス方式では、ＡＤＶで有効アドレス期間を限定できる方式と常にアドレスが有効な方式の半導体装置を実現することが可能である。即ち、２種類のインターフェイス方式の半導体記憶装置の製造にかかる費用を、マスク作成費用より安価なＰＫＧ基板変更費用と、拡散費用より安価なボンディング変更費用とすることによって、コスト削減に大きく寄与することができる。
【００６１】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、上述の実施例では、アドレス・データ・非マルチプレックス・インターフェイス方式の場合、常にアドレスが有効な方式では、ＡＤＶ−ＰａｄをＧＮＤ用リード端子にボンディング接続する例を示したが、ＡＤＶで有効アドレス期間を限定できる方式の半導体記憶装置を用い、ＡＤＶ用リード端子を外部接続でＬレベル（ＧＮＤ）に接続して、常にアドレスが有効な方式で使用することもできる。また、リード端子での制御仕様は、実施例でのリード端子での制御仕様に限られるものではなく、実施例と異なる制御仕様であれば、入力バッファ回路の仕様やインバータの追加で対応すれば良い。
【産業上の利用可能性】
【００６２】
この発明は、種々のパッケージ形式及び種々のインターフェイス方式の半導体記憶装置に好適に利用することができる。
【図面の簡単な説明】
【００６３】
【図１】この発明の第１の実施例であるアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
【図２】この発明の第２の実施例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路であって、第１の実施例と同一のデバイスを使用し、有効アドレス期間を限定できる方式の半導体記憶装置の入出力回路の電気的構成図である。
【図３】この発明の第２の実施例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路であって、第１の実施例と同一のデバイスを使用し、常にアドレスが有効な方式の半導体記憶装置の入出力回路の電気的構成図である。
【図４】この発明の第３の実施例であるアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
【図５】この発明の第４の実施例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路であって、第３の実施例と同一のデバイスを使用し、有効アドレス期間を限定できる方式の半導体記憶装置の入出力回路の電気的構成図である。
【図６】この発明の第４の実施例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路であって、第３の実施例と同一のデバイスを使用し、常にアドレスが有効な方式の半導体記憶装置の入出力回路の電気的構成図である。
【図７】同第１の実施例におけるアドレス・データ・マルチプレックス・インターフェイスのタイミングチャートである。
【図８】同第２の実施例におけるアドレス・データ・非マルチプレックス・インターフェイスのタイミングチャートであって、有効アドレス期間を限定できる方式のタイミングチャートである。
【図９】同第２の実施例におけるアドレス・データ・非マルチプレックス・インターフェイスのタイミングチャートであって、常にアドレスが有効な方式のタイミングチャートである。
【図１０】第１の従来例であるアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
【図１１】第２の従来例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
【図１２】第３の従来例であるアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
【図１３】第３の従来例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
【図１４】アドレス・データ・マルチプレックス・インターフェイスのタイミングチャートである。
【図１５】アドレス・データ・非マルチプレックス・インターフェイスのタイミングチャートであって、ＡＤＶ使用のタイミングチャートである。
【図１６】アドレス・データ・非マルチプレックス・インターフェイスのタイミングチャートであって、ＡＤＶ未使用のタイミングチャートである。
【符号の説明】
【００６４】
１  デバイス
２  ＡＤＶ−Ｐａｄ（アドレス有効信号入力パッド端子）
３  Ａｄｄ−Ｐａｄ（アドレス入力パッド端子）
４  ２入力ＮＯＲ回路（２入力論理回路）
７  Ｄａｔａ−Ｐａｄ（データ入出力パッド端子）
１４  Ａｄｄ／Ｄａｔａ用リード端子（アドレス／データ用リード端子）
１４ａ  外部接続用の端子部
１４ｂ  アドレス入力パッド端子をボンディング接続する為の端子部
１４ｃ  データ入力パッド端子をボンディング接続する為の端子部
１９  Ａｄｄ用リード端子（アドレス用リード端子）
２０  Ｄａｔａ用リード端子（データ用リード端子）
２１  ＧＮＤ用リード端子（グランド用リード端子）
２２  デバイス
２３  ２入力ＮＡＮＤ回路（２入力論理回路）
２４  インバータ
【図１】
2006114116.tif 000003
【図２】
2006114116.tif 000004
【図３】
2006114116.tif 000005
【図４】
2006114116.tif 000006
【図５】
2006114116.tif 000007
【図６】
2006114116.tif 000008
【図７】
2006114116.tif 000009
【図８】
2006114116.tif 000010
【図９】
2006114116.tif 000011
【図１０】
2006114116.tif 000012
【図１１】
2006114116.tif 000013
【図１２】
2006114116.tif 000014
【図１３】
2006114116.tif 000015
【図１４】
2006114116.tif 000016
【図１５】
2006114116.tif 000017
【図１６】
2006114116.tif 000018