(57)【要約】【課題】本発明は、２つのゲート電極部間に設けられるＳＡＣ構造のＣＢを有するＤＲＡＭにおいて、少なくともゲート電極部のＣＢ側のエッヂにそれぞれ対応する半導体基板の表面部に拡散防止層を的確に形成できるようにする。【解決手段】たとえば、リソグラフィ工程およびドライエッチングにより、ゲート電極部１７，１７の相互間に、ＣＢを形成するためのコンタクト孔２５ａを開孔した後、さらに第２の層間膜３５をプルバックにより除去する。そして、コンタクト孔２５ａ内に露出する第１の側壁絶縁膜を剥離した状態で、第２の層間膜３５をマスクに、ＣＢハロー・Ｉ／Ｉにより、拡散層２３ａの拡散を防止するためのｐ導電型の拡散防止層３１を形成する構成となっている。【選択図】      図１１
2006135099.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に隣接して設けられた、少なくとも２つのゲート電極部と、
前記少なくとも２つのゲート電極部を除く、前記半導体基板の表面領域にそれぞれ設けられた第１の拡散層領域と、
前記少なくとも２つのゲート電極部の相互間に、自己整合的に設けられた基板コンタクト層と、
前記少なくとも２つのゲート電極部の、前記基板コンタクト層とは逆側の側壁部分にそれぞれ設けられた第１の側壁絶縁膜と、
前記少なくとも２つのゲート電極部の、前記基板コンタクト層側の側壁部分にそれぞれ設けられた、前記第１の側壁絶縁膜とは異なる材料からなる第２の側壁絶縁膜と、
前記少なくとも２つのゲート電極部の、前記基板コンタクト層側のエッヂ部分にそれぞれ対応する、前記半導体基板の表面領域に形成された、前記第１の拡散層領域とは逆導電型の第２の拡散層領域と
を具備したことを特徴とする半導体装置。
【請求項２】
前記第２の側壁絶縁膜は、前記第１の側壁絶縁膜よりも誘電率が低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面上に、隣接させて少なくとも２つのゲート電極部を形成する工程と、
前記少なくとも２つのゲート電極部を除く、前記半導体基板の表面領域に第１の拡散層領域を形成する工程と、
前記少なくとも２つのゲート電極部の側壁部分に、それぞれ、第１の側壁絶縁膜を形成する工程と、
前記少なくとも２つのゲート電極部の相互間を含む、前記半導体基板の表面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的に除去し、前記少なくとも２つのゲート電極部の相互間に、基板コンタクト層を形成するためのコンタクト孔を自己整合的に開孔する工程と、
前記コンタクト孔内に露出する、前記第１の側壁絶縁膜を除去する工程と、
前記コンタクト孔を介して不純物イオンを注入し、前記少なくとも２つのゲート電極部の、前記基板コンタクト層側のエッヂ部分にそれぞれ対応する前記半導体基板の表面領域に、前記第１の拡散層領域とは逆導電型の第２の拡散層領域を形成する工程と、
前記第１の側壁絶縁膜が除去された、前記少なくとも２つのゲート電極部の側壁部分にそれぞれ第２の側壁絶縁膜を形成する工程と、
前記コンタクト孔内に導電性材料を埋め込んで、前記基板コンタクト層を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項４】
前記第２の拡散層領域の形成には、ハロー・イオン・インプランテーション法が用いられることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の側壁絶縁膜は、前記第１の側壁絶縁膜よりも誘電率が低いことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、特に、２つのゲートに挟まれたＳｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ（以下、ＳＡＣ）構造のビット線コンタクトを備えるＤｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（以下、ＤＲＡＭ）もしくはＤＲＡＭ混載型の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭもしくはＤＲＡＭ混載型の半導体記憶装置などでの拡散層の形成には、ハロー・インプラ（正しくは、Ｈａｌｏ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ法）が用いられている（たとえば、特許文献１参照）。これは、通常のイオン・インプラ（以下、Ｉ／Ｉ）に角度を付けるようにしたものであって、たとえば、基板（ＤＲＡＭセル）をビット線に接続するＳＡＣ構造のビット線コンタクト（ＣＢ）を形成するためのコンタクト孔を介して、ゲートのエッヂ（チャネルの端部）に対応する基板の表面部に、ソースおよびドレインとは導電型が逆の不純物をイオン注入する（ＣＢハロー・Ｉ／Ｉ）。これにより、セルトランジスタのゲート長の短縮にともなって、ソースおよびドレインの形成のためにイオン注入した不純物がゲートのエッヂ付近にまで拡散し、セルトランジスタの閾値を低下させるという問題を回避できる。
【０００３】
しかしながら、ビット線コンタクトが設けられるゲート／ゲート間のスペースも徐々に小さくなってきている。そのため、ＣＢハロー・Ｉ／Ｉによっても、ゲートのエッヂに対応する基板の表面部に不純物を的確にイオン注入するのが困難になりつつあるという問題があった。
【特許文献１】米国特許（ＵＳ）６，４４４，５４８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、ソースおよびドレインの形成のためにイオン注入した不純物がゲートのエッヂ付近にまで拡散するのを防止でき、特性の低下を抑制することが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、半導体基板と、前記半導体基板の表面上に隣接して設けられた、少なくとも２つのゲート電極部と、前記少なくとも２つのゲート電極部を除く、前記半導体基板の表面領域にそれぞれ設けられた第１の拡散層領域と、前記少なくとも２つのゲート電極部の相互間に、自己整合的に設けられた基板コンタクト層と、前記少なくとも２つのゲート電極部の、前記基板コンタクト層とは逆側の側壁部分にそれぞれ設けられた第１の側壁絶縁膜と、前記少なくとも２つのゲート電極部の、前記基板コンタクト層側の側壁部分にそれぞれ設けられた、前記第１の側壁絶縁膜とは異なる材料からなる第２の側壁絶縁膜と、前記少なくとも２つのゲート電極部の、前記基板コンタクト層側のエッヂ部分にそれぞれ対応する、前記半導体基板の表面領域に形成された、前記第１の拡散層領域とは逆導電型の第２の拡散層領域とを具備したことを特徴とする半導体装置が提供される。
【０００６】
また、本願発明の一態様によれば、半導体基板の表面上に、隣接させて少なくとも２つのゲート電極部を形成する工程と、前記少なくとも２つのゲート電極部を除く、前記半導体基板の表面領域に第１の拡散層領域を形成する工程と、前記少なくとも２つのゲート電極部の側壁部分に、それぞれ、第１の側壁絶縁膜を形成する工程と、前記少なくとも２つのゲート電極部の相互間を含む、前記半導体基板の表面上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的に除去し、前記少なくとも２つのゲート電極部の相互間に、基板コンタクト層を形成するためのコンタクト孔を自己整合的に開孔する工程と、前記コンタクト孔内に露出する、前記第１の側壁絶縁膜を除去する工程と、前記コンタクト孔を介して不純物イオンを注入し、前記少なくとも２つのゲート電極部の、前記基板コンタクト層側のエッヂ部分にそれぞれ対応する前記半導体基板の表面領域に、前記第１の拡散層領域とは逆導電型の第２の拡散層領域を形成する工程と、前記第１の側壁絶縁膜が除去された、前記少なくとも２つのゲート電極部の側壁部分にそれぞれ第２の側壁絶縁膜を形成する工程と、前記コンタクト孔内に導電性材料を埋め込んで、前記基板コンタクト層を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
上記の構成により、ゲートのエッヂに対応する基板の表面部に的確に逆導電型の不純物をイオン注入できるようになる結果、ソースおよびドレインの形成のためにイオン注入した不純物がゲートのエッヂ付近にまで拡散するのを防止でき、特性の低下を抑制することが可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。
【０００９】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがったＤＲＡＭの構成を示すものである。なお、本実施形態では、トレンチセル構造のＤＲＡＭを例に説明する。また、図１（ａ）はＤＲＡＭの要部（ＤＲＡＭセル）の断面図であり、図１（ｂ）は図１（ａ）のＩＢ−ＩＢ線に沿う断面図である。
【００１０】
図１（ａ）および図１（ｂ）に示すように、たとえば、シリコン（Ｓｉ）からなる半導体基板１１の表面部（ｐ型ウェル領域）には、ＤＲＡＭセルのセルキャパシタを構成する、複数のトレンチ型キャパシタ（ディープトレンチ）１１０が形成されている。このトレンチ型キャパシタ１１０は、たとえば一対の、プレート電極１３８と容量絶縁膜１２８とノード電極１３０とを含んで構成されている。プレート電極１３８は、上記半導体基板１１に設けられた各トレンチ１２０の周辺部の、上部を除く部分に形成されている。容量絶縁膜１２８は、上記各トレンチ１２０の内壁に沿って形成された、高誘電体絶縁膜である。ノード電極１３０は、上記容量絶縁膜１２８によって囲まれた各トレンチ１２０の内部を埋めるように形成され、高濃度のｎ型不純物、たとえばリン（Ｐ）を含んでいる。このノード電極１３０中のｎ型不純物を、上記容量絶縁膜１２８を介して、上記半導体基板１１内に拡散させることにより、プレート電極１３８が形成される。
【００１１】
なお、上記各トレンチ１２０の上部には、その内壁に沿って、上記半導体基板１１の表面部に、上記ノード電極１３０中の不純物が拡散するのを防止するための、カラー酸化膜１２６が形成されている。
【００１２】
また、上記各トレンチ１２０内の上部には、それぞれ、上記ノード電極１３０につながるＳｉ膜１３２が設けられている。さらに、上記トレンチ１２０の相互間に対応する、上記トレンチ型キャパシタ１１０の上部には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離領域１４０がそれぞれ形成されている。
【００１３】
上記トレンチ型キャパシタ１１０を除く、上記半導体基板１１の表面部には、それぞれ、スイッチング用のトランジスタ（ＤＲＡＭセルのセルトランジスタ）が形成されている。すなわち、本実施形態の場合、上記トレンチ型キャパシタ１１０の相互間に対応する上記半導体基板１１の表面上に、それぞれ、２つのゲート電極部（ＧＣ）１７，１７が隣接して設けられている。上記ゲート電極部１７，１７のゲート／ゲート間スペースは狭く、たとえば７０ｎｍ程度とされている。上記ゲート電極部１７，１７は、それぞれ、ゲート酸化膜１７ａ上に、電極層（たとえば、ポリシリコン膜）１７ｂ、シリサイド層（たとえば、ＷＳｉ膜）１７ｃ、および、キャップ層（たとえば、ＳｉＮ膜）１７ｄを順に積層してなる構成とされている。また、上記ゲート酸化膜１７ａを含む、上記電極層１７ｂおよび上記シリサイド層１７ｃの側壁部分には、それぞれ、側壁酸化膜（ＳｉＯ2 膜）１７ｅが設けられている。
【００１４】
そして、上記ゲート電極部１７，１７にそれぞれ対応する、上記半導体基板１１の表面部には、ｐ導電型からなるチャネル部１９，１９が形成されている。また、隣接する上記トレンチ型キャパシタ１１０とゲート電極部１７，１７との間の、上記半導体基板１１の表面側には、それぞれ、ｎ導電型の拡散領域２１，２１が形成されている。各拡散領域２１，２１には、上記トレンチ型キャパシタ１１０の上記Ｓｉ膜１３２がそれぞれ接続されている。さらに、上記ゲート電極部１７，１７の相互間、および、上記拡散領域２１，２１が形成された、隣接する上記トレンチ型キャパシタ１１０と上記ゲート電極部１７，１７との間の、上記半導体基板１１の表面部には、それぞれ、ソースまたはドレインとなるｎ導電型の拡散層（第１の拡散層領域）２３ａ，２３ｂが設けられている。
【００１５】
また、上記ゲート電極部１７，１７の相互間には、ドレインとなる上記拡散層２３ａを介して、上記半導体基板（ＤＲＡＭセル）１１をビット線ＢＬに接続するための、基板コンタクト層としてのＳＡＣ構造のビット線コンタクト（以下、ＣＢ）２５が形成されている。この実施形態の場合、ＣＢ２５側の、上記ゲート電極部１７，１７の側壁部分には、たとえばＳｉＯ2 膜からなる第２の側壁絶縁膜２７が形成されている。この第２の側壁絶縁膜２７は、ＣＢ２５の側面に沿って、上記キャップ層１７ｄの上方にまで形成されている。また、上記ＣＢ２５とは逆側の、上記ゲート電極部１７，１７の側壁部分には、たとえばＳｉＮ膜からなる第１の側壁絶縁膜２９が形成されている。この第１の側壁絶縁膜２９は、スペーサＳｉＮ膜２９ａとバリアＳｉＮ膜２９ｂとの積層膜となっている。上記第１の側壁絶縁膜２９を含めた、上記ゲート電極部１７，１７の上記半導体基板１１の表面部からの高さは、約３００ｎｍとなっている。
【００１６】
そして、上記ゲート電極部１７，１７の、少なくとも上記ＣＢ２５側のエッヂにそれぞれ対応する、上記半導体基板１１の表面部には、ＣＢハロー・Ｉ／Ｉにより、上記拡散層２３ａとは逆導電型の、ｐ導電型の拡散防止層（第２の拡散層領域）３１が形成されている。この拡散防止層３１は、上記チャネル部１９，１９よりも高濃度化されている。これにより、拡散層２３ａの形成のためにイオン注入した不純物がゲート電極部１７，１７のエッヂ付近（チャネル部１９の端部）にまで拡散するのを防止できる。なお、後述するように、上記拡散防止層３１の形成は、一旦、ＣＢ２５側の、上記ゲート電極部１７，１７の側壁部分にそれぞれ形成される第１の側壁絶縁膜（２９）を剥離した状態で行われる。
【００１７】
また、上記ゲート電極部１７，１７を除く、上記半導体基板１１の表面上には、上記バリアＳｉＮ膜２９ｂを介して、第１の層間膜（たとえば、ＳｉＯ2膜またはＢＰＳＧ膜）３３が埋め込まれている。そして、上記第１の層間膜３３を含む、上記半導体基板１１の全面に形成された第２の層間膜（たとえば、ＳｉＯ2膜またはＴＥＯＳ膜）３５上に、上記ＣＢ２５につながるビット線ＢＬが形成されている。
【００１８】
上記の構成とした場合、ゲート電極部１７，１７の、少なくともＣＢ２５側のエッヂにそれぞれ対応する、半導体基板１１の表面部に形成される拡散防止層３１により、拡散層２３ａの形成のためにイオン注入した不純物が、ゲート電極部１７，１７のエッヂ付近にまで拡散するのを防止できる。
【００１９】
特に、本実施形態の場合、上記ゲート電極部１７，１７の側壁部分にそれぞれ形成される第１の側壁絶縁膜（２９）を剥離した状態において、ＣＢハロー・Ｉ／Ｉによる拡散防止層３１の形成が行われる。これにより、従来よりもゲート／ゲート間スペースが広がるため、ＣＢ２５側の、少なくともゲート電極部１７，１７のエッヂに対応する半導体基板１１の表面部に不純物を的確にイオン注入することが可能となる。したがって、たとえ上記ゲート電極部１７，１７のゲート長が短縮されたとしても、セルトランジスタの閾値（特性）を低下させるという問題を回避できる。
【００２０】
しかも、上記した構成によれば、ＣＢ２５側の、ゲート電極部１７，１７の側壁部分に対して、ＳｉＮ膜よりも誘電率が低い、ＳｉＯ2 膜からなる第２の側壁絶縁膜２７を形成するようにしている。そのため、ＳｉＮ膜を用いる場合に比して、ＣＢ−ゲート間の容量（ビット線容量）を低減させることが可能となり、信号伝達スピードの劣化およびデータの読み出しマージンの劣化を改善できる。
【００２１】
ここで、ＣＢハロー・Ｉ／Ｉによる拡散防止層３１の形成の効果について、さらに説明する。ＤＲＡＭにおいて、ポーズ（Ｐａｕｓｅ）時間を長くするためには、上記トレンチ型キャパシタ１１０側のジャンクション（チャネル部１９と拡散領域２１との接合付近）での電界強度を小さくして、ジャンクションリークを低減させる必要がある。そのためには、チャネル部１９にイオン注入する不純物のドーズ量を減少させるのが有効である。しかしながら、単に、チャネル部１９のドーズ量を減少させただけでは、ＣＢ２５側からの拡散層２３ａの伸びが大きくなって、オフリーク特性を劣化させる。つまり、オフリーク特性を劣化させずに、チャネル部１９のドーズ量を減少させつつ、トレンチ型キャパシタ１１０側のジャンクションでのリークを低減させなければならない。
【００２２】
このように、チャネル部１９のドーズ量を減少させることによって大きくなる、ＣＢ２５側の拡散層（２３ａ）の伸びを改善するために、ＣＢハロー・Ｉ／Ｉによる拡散防止層３１の形成が行われる。
【００２３】
図２は、ゲート電極部の側壁部分にそれぞれ形成されるスペーサ（第１の側壁絶縁膜）を剥離した場合と、剥離しない場合とで、ＣＢハロー・Ｉ／Ｉによる拡散防止層の形成を行った際のシミュレーションの結果を示すものである。
【００２４】
この図からも明らかなように、オフリーク特性が一定である場合に、スペーサを剥離した状態でＣＢハロー・Ｉ／Ｉによる拡散防止層３１の形成を行った場合のほうが、チャネル部１９，１９のドーズ量を減少させる効果は大きい。つまり、ＣＢ２５側の、少なくともゲート電極部１７，１７のエッヂに対応する半導体基板１１の表面部に逆導電型の不純物を的確にイオン注入できるため、ＣＢ２５側の拡散層（２３ａ）の伸びを確実に抑制することができる。その結果、チャネル部のドーズ量を低く設定することができ、電界強度を小さくすることが可能となる。
【００２５】
これに対して、スペーサを剥離しない状態でＣＢハロー・Ｉ／Ｉによる拡散防止層３１の形成を行った従来の場合、拡散防止層３１の形成位置が、スペーサ下の半導体基板１１の表面部となるため、オフリーク特性は本実施形態に比べて低くなる。そのため、チャネル部のドーズ量を低く設定することができず、電界強度を十分に小さくすることができない。
【００２６】
次に、上記した構成のＤＲＡＭの製造方法について説明する。まず、半導体基板１１の表面部に、トレンチ型キャパシタ１１０を形成する。すなわち、トレンチ型キャパシタ１１０の形成は、たとえば、半導体基板１１の表面部に図示していない第１のシリコン窒化膜（ＳｉＮ膜）を堆積し、この第１のＳｉＮ膜に、リソグラフィ工程およびエッチング技術により、キャパシタ用のトレンチ１２０のパターンを形成する。そして、この第１のＳｉＮ膜をマスクとし、異方性ドライエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、半導体基板１１の表面部に所望の深さのトレンチ１２０を形成する。
【００２７】
次いで、トレンチ１２０の内側を含む全面に薄い第１のＳｉ膜（図示していない）を堆積し、さらに第２のＳｉＮ膜（図示していない）を堆積する。続いて、トレンチ１２０の下部にだけレジスト（図示していない）を形成して、第２のＳｉＮ膜を露出させる。この露出しているトレンチ１２０の上部および半導体基板１１の表面に堆積された第２のＳｉＮ膜をエッチング、たとえばウェットエッチングまたは等方性ドライエッチングによって選択的に除去する。そして、トレンチ１２０の内部のレジストを除去する。また、第２のＳｉＮ膜をマスクとして、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化を行い、半導体基板１１および第１のＳｉ膜を酸化して、トレンチ１２０の上部および第１のＳｉＮ膜上に、ＬＯＣＯＳ酸化膜（カラー酸化膜）１２６を形成する。その後、第２のＳｉＮ膜を除去する。このようにして、カラー酸化膜１２６が、トレンチ１２０の上部に形成される。
【００２８】
次いで、容量絶縁膜１２８としての高誘電体絶縁膜、たとえば酸化アルミニウム膜（Ａｌ2 Ｏ3 膜）を形成する。その際、Ａｌ2 Ｏ3 膜を形成する前処理として、第１のＳｉ膜を除去し、トレンチ１２０の下部の半導体基板１１を露出させる。そして、トレンチ１２０の内部を洗浄すると同時に、図示していない、ごく薄いシリコン酸化膜（ＳｉＯ2 膜）を形成する。さらに、アンモニア（ＮＨ3 ）雰囲気中で処理することによって、このごく薄いＳｉＯ2 膜を窒化する。その後、トレンチ１２０の内側を含む全面に、たとえばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、Ａｌ2 Ｏ3 膜を５ナノメートル（ｎｍ）の厚さに堆積する。そして、アニールを行って、そのＡｌ2 Ｏ3 膜を緻密化する。
【００２９】
なお、容量絶縁膜１２８としては、上記Ａｌ2 Ｏ3 膜の他に、たとえば、Ａｌ2 Ｏ3 膜に窒素もしくは炭素を添加した膜や、Ａｌ2 Ｏ3 膜よりもさらに高誘電率の酸化ハフニウム膜（Ｈｆ2 Ｏ3 膜）とＡｌ2 Ｏ3 膜との混合膜を使用することができる。
【００３０】
次いで、トレンチ１２０の内部にノード電極１３０を形成し、このノード電極１３０中の不純物を半導体基板１１中に拡散させることにより、プレート電極１３８を形成する。すなわち、トレンチ１２０内を埋め込むようにしてｎ型不純物、たとえば、リンを高濃度にドープした、図示していないアモルファスの第２のシリコン膜（ａ−Ｓｉ膜）を、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより堆積して、ノード電極１３０を形成する。第２のａ−Ｓｉ膜中のリン濃度は５×１０19ａｔｏｍｓ／ｃｍ3 以上が適当であり、さらに好ましくは、１×１０20ａｔｏｍｓ／ｃｍ3 以上である。
【００３１】
その後、たとえば１０００℃以上でアニールを行い、容量絶縁膜１２８を透過させて、ノード電極１３０からのリンを半導体基板１１中に拡散させることにより、トレンチ１２０の周辺部にプレート電極１３８を形成する。リンは原子半径が小さいので、Ａｌ2 Ｏ3 膜の格子間をすり抜けて透過する。このアニールによって、ノード電極１３０の第２のａ−Ｓｉ膜はポリシリコン膜になる。なお、このリンを拡散させるアニールは、第２のａ−Ｓｉ膜の堆積の直後でなく、その後の、セルトランジスタの形成以降の工程のアニールと兼ねて行うこともできる。
【００３２】
次いで、トレンチ１２０の開口部付近の第２のａ−Ｓｉ膜を、たとえば、等方性ドライエッチングにより除去する。そして、トレンチ１２０の上部に露出した容量絶縁膜１２８を、たとえば、熱リン酸により除去する。その後、トレンチ１２０の上部のカラー酸化膜１２６を、たとえば、異方性ドライエッチングにより除去する。さらに、リンを高濃度にドープしたＳｉ膜（第３のシリコン膜）１３２を全面に堆積し、図１に示した構成のトレンチ型キャパシタ１１０を得る。
【００３３】
こうして、トレンチ型キャパシタ１１０の形成が終了すると、続いて、素子分離領域１４０を形成する。また、その素子分離領域１４０を除く、上記半導体基板１１の表面部に、ｐ導電型のウェル領域およびチャネル部１９，１９となる拡散層を形成する。
【００３４】
次いで、上記半導体基板１１の表面上に、ゲート酸化膜１７ａ、電極層１７ｂ、シリサイド層１７ｃ、および、キャップ層１７ｄを順に積層し、これらをパターニングすることによってゲート電極部１７，１７を形成する。続いて、隣接する上記トレンチ型キャパシタ１１０とゲート電極部１７，１７との間の、上記半導体基板１１の表面側に、それぞれ、ｎ導電型の拡散領域２１，２１を形成する。また、上記ゲート電極部１７，１７の相互間、および、上記拡散領域２１，２１が形成された、隣接する上記トレンチ型キャパシタ１１０と上記ゲート電極部１７，１７との間の、上記半導体基板１１の表面部に、それぞれ、ソースまたはドレインとなるｎ導電型の拡散層２３ａ，２３ｂを形成する（以上、図３（ａ）および図３（ａ）のIII Ｂ−III Ｂ線に対応する図３（ｂ）参照）。
【００３５】
次いで、側壁酸化を行って、上記ゲート酸化膜１７ａ、上記電極層１７ｂ、および、上記シリサイド層１７ｃの側壁部分に、それぞれ、側壁酸化膜１７ｅを形成する（図４（ａ）および図４（ａ）のIVＢ−IVＢ線に対応する図４（ｂ）参照）。
【００３６】
次いで、側壁酸化膜１７ｅが形成された上記ゲート電極部１７，１７の側壁部分に、それぞれ、スペーサＳｉＮ膜２９ａを１５ｎｍ程度の厚さとなるように形成する（図５（ａ）および図５（ａ）のＶＢ−ＶＢ線に対応する図５（ｂ）参照）。
【００３７】
次いで、全面に８ｎｍ厚程度のバリアＳｉＮ膜２９ｂをデポして、上記ゲート電極部１７，１７の側壁部分に、上記スペーサＳｉＮ膜２９ａと上記バリアＳｉＮ膜２９ｂとを積層してなる第１の側壁絶縁膜２９を形成する。続いて、上記バリアＳｉＮ膜２９ｂを介して、全面に第１の層間膜３３を埋め込む。そして、上記キャップ層１７ｄをストッパに、上記第１の層間膜３３の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化する（以上、図６（ａ）および図６（ａ）のVIＢ−VIＢ線に対応する図６（ｂ）参照）。
【００３８】
次いで、上記第１の層間膜３３の上面部に、全面的に、ＣＶＤ法により、第２の層間膜３５を２００ｎｍ程度の膜厚となるように形成する（図７（ａ）および図７（ａ）のVII Ｂ−VII Ｂ線に対応する図７（ｂ）参照）。
【００３９】
次いで、リソグラフィ工程およびドライエッチングにより、上記ゲート電極部１７，１７の相互間に、ＣＢ２５を形成するためのコンタクト孔２５ａを、上記ゲート電極部１７，１７に対して自己整合的に開孔する（図８（ａ）および図８（ａ）のVIIIＢ−VIIIＢ線に対応する図８（ｂ）参照）。
【００４０】
次いで、上記第２の層間膜３５をさらにプルバックにより除去して、上記コンタクト孔２５ａの上部を広げる（図９（ａ）および図９（ａ）のIXＢ−IXＢ線に対応する図９（ｂ）参照）。
【００４１】
次いで、上記コンタクト孔２５ａ内に露出する、上記第１の側壁絶縁膜２９を剥離する（図１０（ａ）および図１０（ａ）のＸＢ−ＸＢ線に対応する図１０（ｂ）参照）。
【００４２】
次いで、上記第２の層間膜３５をマスクに、ＣＢハロー・Ｉ／Ｉを行って、ｐ導電型の不純物（たとえば、ボロン）をイオン注入する。これにより、少なくとも上記ゲート電極部１７，１７のＣＢ２５側のエッヂにそれぞれ対応する、上記半導体基板１１の表面部に、上記拡散層２３ａとは逆導電型で、かつ、上記チャネル部１９，１９よりも高濃度な拡散防止層３１を形成できる（図１１（ａ）および図１１（ａ）のXIＢ−XIＢ線に対応する図１１（ｂ）参照）。
【００４３】
次いで、たとえばＣＶＤ法により、半導体基板１１上の全面にＳｉＯ2 膜２７ａを形成する。また、コンタクト孔２５ａの底部の上記ＳｉＯ2 膜２７ａをエッチバックして除去する（以上、図１２（ａ）および図１２（ａ）のXII Ｂ−XII Ｂ線に対応する図１２（ｂ）参照）。
【００４４】
次いで、上記コンタクト孔２５ａ内に、ＣＢ２５となる導電性材料であるポリシリコン２５’を埋め込む（図１３（ａ）および図１３（ａ）のXIIIＢ−XIIIＢ線に対応する図１３（ｂ）参照）。
【００４５】
次いで、上記第２の層間膜３５および上記ＳｉＯ2 膜２７ａの一部をエッチバックにより除去し、第２の側壁絶縁膜２７を形成するとともに、側面に上記第２の側壁絶縁膜２７が設けられた上記ＣＢ２５を形成する。その後、上記第２の層間膜３５上に、上記ＣＢ２５につながるビット線ＢＬを形成する。これにより、上述した図１（ａ）および図１（ｂ）に示した構成のＤＲＡＭが完成する。
【００４６】
本実施形態の場合、拡散防止層３１の不純物濃度のピーク位置は、ゲート電極部１７，１７の端部直下の半導体基板１１の表面となる。これに対して、従来（スペーサ越しにハロー・インプラ）では、ピーク位置は側壁窒化膜２９下の半導体基板１１の表面となる。
【００４７】
上記したように、ＣＢ２５側の第１の側壁絶縁膜を剥離した後に、拡散防止層３１の形成を行うようにしているため、ＣＢハロー・Ｉ／Ｉによる拡散防止層３１の形成は従来よりも容易なものとなる。すなわち、ＣＢ２５側の、ゲート電極部１７，１７の側壁部分に形成される第１の側壁絶縁膜を剥離した状態において、ＣＢハロー・Ｉ／Ｉにより拡散防止層３１の形成を行うようにしている。これにより、ゲート／ゲート間のスペースが小さくとも、少なくともＣＢ２５側のゲート電極部１７，１７のエッヂに対応する半導体基板１１の表面部に的確に逆導電型の不純物をイオン注入することが可能となる。したがって、たとえゲート電極部１７，１７のゲート長が短縮されたとしても、セルトランジスタの閾値を低下させるという問題を回避できる。
【００４８】
特に、第２の層間膜３５の一部をプルバックにより除去して、コンタクト孔２５ａの上部を広げるようにした場合には、ＣＢハロー・Ｉ／Ｉによる拡散防止層３１の形成はより容易なものとなる。
【００４９】
しかも、拡散防止膜３１の形成に際しては、第２の層間膜３５をマスクとして利用するようにしているため、レジストマスクを必要としないマスクレスでのＣＢハロー・Ｉ／Ｉが可能となっている。
【００５０】
また、ＣＢ２５とゲート電極部１７，１７との間には、ＣＢ２５の側面に沿って、ＳｉＯ2 膜２７ａからなる第２の側壁絶縁膜２７を形成するようにしている。そのため、ＳｉＮ膜を用いる場合よりも、ビット線容量を低減させることが可能となる。
【００５１】
［第２の実施形態］
図１４は、この発明の第２の実施形態にしたがったＤＲＡＭの構成を示すものである。なお、図１４（ａ）はＤＲＡＭの要部（ＤＲＡＭセル）の断面図であり、図１４（ｂ）は図１４（ａ）のXIV Ｂ−XIV Ｂ線に沿う断面図である。また、図１（ａ）および図１（ｂ）と同一部分には同一符号を付して、詳しい説明は割愛する。
【００５２】
すなわち、上述した第１の実施形態においては、第１の側壁絶縁膜を剥離したゲート電極部１７，１７の側壁部分（ＣＢ２５の側面）に、ＳｉＮ膜よりも誘電率が低い、ＳｉＯ2 膜からなる第２の側壁絶縁膜２７を形成するようにした場合について説明した。これに限らず、たとえば図１４（ａ）および図１４（ｂ）に示すように、ＳｉＮ膜からなる第２の側壁絶縁膜２７’を形成し直すようにしてもよい。
【００５３】
本実施形態の場合、ビット線容量を低減させることはできないものの、上述した第１の実施形態の場合と同様に、マスクレスでのＣＢハロー・Ｉ／Ｉによる、拡散防止層３１の形成は容易なものとなる。
【００５４】
［第３の実施形態］
図１５は、この発明の第３の実施形態にしたがったＤＲＡＭの構成を示すものである。なお、図１５（ａ）はＤＲＡＭの要部（ＤＲＡＭセル）の断面図であり、図１５（ｂ）は図１５（ａ）のXVＢ−XVＢ線に沿う断面図である。また、図１（ａ）および図１（ｂ）と同一部分には同一符号を付して、詳しい説明は割愛する。
【００５５】
すなわち、この第３の実施形態においては、ゲート酸化膜１７ａ上に、電極層（たとえば、ポリシリコン膜）１７ｂ、シリサイド層（たとえば、ＷＳｉ膜）１７ｃ、保護層（たとえば、ＳｉＯ2 膜）４１、および、キャップ層（たとえば、ＳｉＮ膜）１７ｄが積層されて、ゲート電極部１７’，１７’が構成されている。このような構成とした場合、ＣＢ２５側の第１の側壁絶縁膜２９を剥離する際に、たとえオーバエッチングされたとしても、保護層４１の下のシリサイド層１７ｃがコンタクト孔２５ａ内に露出するのを阻止することが可能となる。
【００５６】
なお、この第３の実施形態は、第１の実施形態に示した構成のＤＲＡＭのほか、たとえば第２の実施形態（図１４（ａ）および図１４（ｂ）参照）に示した構成のＤＲＡＭにも適用できる。つまり、ＣＢ２５の側面にＳｉＮ膜からなる第２の側壁絶縁膜２７’を形成するようにしてなるＤＲＡＭにも同様に適用できる。
【００５７】
なお、いずれの実施形態の場合においても、ＤＲＡＭに限らず、ＤＲＡＭ混載型の各種の半導体記憶装置にも同様に適用できる。
【００５８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態にしたがった、ＤＲＡＭの構成の要部を示す断面図。
【図２】スペーサを剥離した場合と剥離しない場合とで、ＣＢハロー・Ｉ／Ｉによる拡散防止層の形成を行った際のシミュレーションの結果を対比して示す図。
【図３】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図４】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図５】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図６】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図７】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図８】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図９】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図１０】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図１１】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図１２】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図１３】図１に示したＤＲＡＭの、製造方法について説明するために示す工程断面図。
【図１４】本発明の第２の実施形態にしたがった、ＤＲＡＭの構成の要部を示す断面図。
【図１５】本発明の第３の実施形態にしたがった、ＤＲＡＭの構成の要部を示す断面図。
【符号の説明】
【００６０】
１１…半導体基板、１７，１７’…ゲート電極部、１７ａ…ゲート酸化膜、１７ｂ…電極層、１７ｃ…シリサイド層、１７ｄ…キャップ層、１７ｅ…側壁酸化膜、１９…チャネル部、２１…ｎ導電型の拡散領域、２３ａ，２３ｂ…ｎ導電型の拡散層、２５…ＣＢ、２５’…ポリシリコン、２７…第２の側壁絶縁膜（ＳｉＯ2 膜）、２７ａ…ＳｉＯ2 膜、２７’…第２の側壁絶縁膜（ＳｉＮ膜）、２９…第１の側壁絶縁膜、２９ａ…スペーサＳｉＮ膜、２９ｂ…バリアＳｉＮ膜、３１…ｐ導電型の拡散防止層、３３…第１の層間膜、３５…第２の層間膜、４１…保護層、１１０…トレンチ型キャパシタ、１２６…カラー酸化膜、１２８…容量絶縁膜、１３０…ノード電極、１３８…プレート電極、ＢＬ…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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