(57)【要約】【課題】浅い高濃度のソース・ドレイン層を有する半導体装置を提供すること。【解決手段】半導体装置は、シリコンからなる表面領域を持つ基板、表面領域上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、ゲート電極の両側に設けられた側壁絶縁膜、側壁絶縁膜下からその外側に向かった部分の基板表面に形成された溝内に不純物を含むシリコン膜を堆積して形成された埋め込み形成型のソースおよびドレイン層を具備し、溝の底部のシリコン膜の不純物濃度は１×１０19〜１×１０22ｃｍ-3、かつ、溝の深さ方向に沿ったシリコン膜の不純物濃度は一定であり、かつ、埋め込み型形成型のソースおよびドレイン層は、側壁絶縁膜下に形成された第１の埋め込み形成型のソースおよびドレイン層、側壁絶縁膜外側に形成され、第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含む。【選択図】図３７
2006135340.tif 000002
【特許請求の範囲】
【請求項１】
シリコンからなる表面領域を持つ基板と、
前記表面領域上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側に設けられた側壁絶縁膜と、
前記側壁絶縁膜の下から該側壁絶縁膜の外側に向かった部分の前記基板の表面に形成された溝内に不純物を含むシリコン膜を堆積することによって形成された埋め込み形成型のソースおよびドレイン層とを具備してなり、
前記溝の底部の前記シリコン膜の不純物濃度は１×１０19ｃｍ-3以上１×１０22ｃｍ-3以下、かつ、前記溝の深さ方向に沿った前記シリコン膜の不純物濃度は一定であり、かつ、前記埋め込み型形成型のソースおよびドレイン層は、前記側壁絶縁膜の下に形成された第１の埋め込み形成型のソースおよびドレイン層、ならびに、前記側壁絶縁膜の外側に形成され、前記第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含むことを特徴とする半導体装置。
【請求項２】
前記シリコンからなる表面領域の前記不純物の濃度は、１×１０17ｃｍ-3未満であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高濃度の浅いソース・ドレイン層を有する半導体装置に関する。
【背景技術】
【０００２】
近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。
【０００３】
ＬＳＩ技術としては、最近、選択気相成長法（選択ＣＶＤ法）が検討されている。選択ＣＶＤ法は、例えば、エレベーテッドソース／ドレイン技術や、セルフアラインコンタクト技術に適用される。このような技術により、１回の選択成長工程により、優れた特性を有するソース・ドレイン不純物拡散層やダイレクトコンタクト層となるシリコン層の形成が可能となる。
【０００４】
従来の代表的なシリコン層の選択ＣＶＤ法としては、例えば、図１３に示すように、Ｓｉ／Ｃｌ／Ｈ2 還元反応系のガス、特にジクロルシラン（ＳｉＨ2 Ｃｌ2 ）原料ガスに塩酸（ＨＣｌ）ガスおよびＨ2 ガスを加えたガスを用いたＣＶＤ法により、シリコン酸化膜（ＳｉＯ2 ）や窒化膜（Ｓｉ3 Ｎ4 ）等の絶縁膜２をマスクとしてその開口部内のシリコン基板１の露出面に選択的にシリコン層３を成長させるものが知られている。また、選択成長したシリコン層３への不純物のドーピングは、反応ガスに不純物原子を含むガス状の化合物を混合させることによって行なう。
【０００５】
しかし、この種の選択ＣＶＤ法では、良好な選択性が得られるガス種が限定され、また、シリコン層３は、通常エピタキシャル成長する。したがって、図１３（ｂ）に示すように、通常、（１１１）面のファセットがシリコン層３に形成される。
【０００６】
また、浅い不純物拡散層を形成する場合、通常、不純物拡散層の抵抗を低減するためにシリサイド膜を形成する。具体的には、例えば、不純物拡散層上にチタン膜をスパッタ形成し、ＲＴＡにより７００℃３０秒の熱処理を施してチタンシリサイド膜を形成する。
【０００７】
このとき、シリサイド膜となる高融点金属膜と不純物拡散層のシリコンとが反応することにより、シリサイド膜が形成されるので、不純物拡散層のシリコンは消費される。このため、不純物拡散層の深さが浅い場合には、不純物拡散層上にシリコン層を選択成長させ、実効的な不純物拡散層の厚みを増す必要がある。
【０００８】
しかし、このシリコン層がエピタキシャル成長膜の場合には、図１２のシリコン層３のようにファセットが形成されるので、シリコン層の端部は薄くなり、シリコン層を積み上げる効果が低下する。
【０００９】
このような問題を回避するために、非晶質シリコン層を選択的に堆積しようとした場合には、堆積温度または基板温度を下げる必要があるので、今度は堆積速度を確保できなくなるという新たな問題が生じる。
【００１０】
図１４は、従来のダイレクトコンタクト技術を示す工程断面図である。
【００１１】
まず、図１４（ａ）に示すように、ｐ型シリコン基板１１の表面にＢＦ2 + をイオン注入し、ｎ型不純物拡散領域１３を選択的に形成する。次に同図（ａ）に示すように、ｐ型シリコン基板１１上に絶縁膜１２を堆積した後、この絶縁膜１２に開口部（コンタクトホール）を形成する。
【００１２】
次に図１４（ｂ）に示すように、選択エピタキシャル成長法により、開口部内を不純物を含有した電極としての単結晶シリコン層１４で埋める。
【００１３】
最後に、図１４（ｃ）に示すように、全面に多結晶シリコン層を堆積した後、これをパターニングして配線１５を形成する。
【００１４】
このような方法を用いた場合、単結晶シリコン層１４はエピタキシャルシリコン層であるため、（１１１）面のファセットが現れ、平滑に開口部を埋め込むことが困難になる。
【００１５】
さらに、配線１５である多結晶シリコン層を堆積するために、選択堆積用の炉から多結晶シリコン層堆積用の炉へ搬送する際に大気に晒すと、単結晶シリコン層１４の上部に自然酸化膜が形成され、配線１５との間のコンタクト抵抗が増大する。また、大気に晒すことにより、ダスト等の汚染物により、良好な選択性が得られなくなり、絶縁膜１２上にシリコンが析出し、配線短絡が生じることもある。
【００１６】
ところで、ＭＯＳトランジスタの短チャネル効果を抑止するために、従来より、ソース・ドレイン拡散層の拡散深さを浅く、そして、低抵抗を維持するためにソース・ドレイン拡散層の濃度を高くすることが要求されている。
【００１７】
これらの要求は特にソース・ドレイン拡散層の端部において必要とされる。すなわち、微細化が進むほど、ソース・ドレイン拡散層の端部は高濃度でかつ拡散深さは浅いことが望ましい。このような要求を実現するために、従来より、ソース・ドレイン拡散層の構造として、これまでＬＤＤ（Lightly Doped Drain ）構造が採用されている。
【００１８】
ＬＤＤ構造は、ゲート電極を形成した後、まず、低加速度・低ドーズ量のイオン注入により低濃度の浅いソース・ドレイン拡散層を形成し、続いて側壁ゲート絶縁膜を形成した後、高加速度・高ドーズ量のイオン注入により高濃度の深いソース・ドレイン拡散層を形成することにより得られる。また、低抵抗化を進めるために、通常、ソース・ドレイン拡散層上にシリサイド膜を形成する。
【００１９】
ＬＤＤ構造による微細化をさらに進めるには、ゲート電極端部にイオン注入する不純物の加速度を低くするか、ドーズ量を低くすることが必要である。
【００２０】
しかしながら、より低濃度の浅いソース・ドレイン拡散層を形成するために、イオン注入の加速度を下げると、イオン注入時のビーム電流が低下し、スループットが低下するという問題が生じる。さらに、上記低加速度でも、イオン注入時には基板表面がスパッタされる。
【００２１】
なお、スパッタされない程度、例えば、加速電圧を１／２程度に下げると、今度はイオン注入のテイル部の深さがチャネリング等のために１／２ほどには下がらなくなるという問題が生じる。
【００２２】
上記のようにイオン注入では、浅い接合の形成には原理的に限界がある。すなわち、注入された不純物分布はイオン注入時の加速エネルギーに大きく依存し、浅い接合を得るためには浅いイオン注入分布を得ることが必要である。
【００２３】
注入深さは、イオンの質量にほぼ反比例するため、ボロン以外の適当な不純物のないｐ+ 層形成においてより問題となる。従来、実効的に加速エネルギーを低下させる方法として、ＢＦ2+イオンを用いていた。この方法の一例を図４７に示す。
【００２４】
この方法では、まず、図４７（ａ）に示すように、シリコン基板４１に形成された素子分離絶縁膜４２で分割された素子領域にシリコン酸化膜および多結晶シリコン膜を形成し、レジストパターンをマスクとしてパターニングし、ゲート絶縁膜４３およびゲート電極４４を形成する。
【００２５】
そして、図４７（ｂ）に示すように、このゲート電極４４をマスクとしてＢＦ2+イオン４６を打ち込む。注入されたＢＦ2+イオンはシリコン基板内部で衝突を繰り返し、加速エネルギーに依存するピーク深さを中心として分布する。その後、窒素雰囲気中で８５０℃３０分間の熱処理を行い、ボロンをシリコン中に拡散し活性化させ、図４７（ｃ）に示すように、ソース・ドレイン領域となる拡散層４５を形成する。
【００２６】
しかし、この方法でも、０．１μｍ以下の深さの拡散層を形成することは困難である。例えば、ＢＦ2+イオンを加速電圧２０ｋｅＶでドープ量５×１０15ｃｍ-2にて注入した場合、拡散層深さｘ（１×１０17ｃｍ-3以上のボロン濃度を有する領域の幅）はイオン注入直後で０．１２５μｍ、８５０℃３０分の窒素雰囲気中での熱処理では０．１７５μｍとなる。
【００２７】
このように１Ｇビット（ＲＡＭ）などのチャネル長が０．１μｍ程度の微細な素子を作成する場合、拡散層深さ０．１μｍ以下の浅い拡散層が必要となるが、これら従来の方法では極めて困難である。
【００２８】
また、イオン注入のドーズ量を下げると、ＭＯＳトランジスタの寄生抵抗が増加するという問題が生じる。
【００２９】
ソース・ドレイン拡散層の端部を浅く、高濃度にする他の方法としては、側壁ゲート絶縁膜を形成した後に、不純物を含んだ薄膜を堆積し、この薄膜を拡散源として固相拡散を行なって、ソース・ドレイン拡散層を形成する方法がある。
【００３０】
この問題を解決するために、不純物を含むガスからシリコン基板表面に不純物を吸着、拡散させたり、不純物を含有した不純物添加シリコン膜を堆積し、これより不純物を熱等のエネルギーでシリコン基板内部に拡散させる方法が提案させている。例えば、ジボラン（Ｂ2 Ｈ6 ）の熱分解からボロンをシリコン表面に吸着させ、シリコン基板内にこれを拡散せしめる方法がある。
【００３１】
この方法によれば、拡散層中のボロンは熱処理温度によって、つまり、熱処理温度の高温にすることにより拡散層を高濃度にすることができる。また、拡散層の深さは吸着後の熱処理温度、時間で決定することができる。すなわち、熱処理温度の高温化による拡散層の深さの延びは、熱処理時間の短時間化によって抑えることができる。したがって、浅く高濃度の拡散層を形成する上で有効な手法となっている。
【００３２】
しかし、不純物の熱分解を用いた方法では、不純物はシリコン表面以外の領域にも吸着されるので、このシリコン表面以外の領域に吸着した不純物層を後工程で取り除く必要があった。
【００３３】
また、ジボランの熱分解やジボランとシラン（ＳｉＨ4 ）あるいはジシラン（Ｓｉ2 Ｈ6 ）を用いたボロン添加シリコン膜等を用いた拡散源となる材料からの不純物の拡散方法では、拡散層を形成しようとするシリコン表面を大気に晒すと自然酸化膜が形成され、これが不純物の拡散を阻害する。
【００３４】
このために、拡散源となる材料を形成する前にシリコン基板表面の清浄化処理が必要となる。
【００３５】
また、熱処理後のボロンの分布は、補誤差関数に従うので接合界面付近のボロン濃度は表面濃度よりも低くなり、拡散層抵抗が高くなる。例えば、拡散層深さが０．０７５μｍを実現できる条件においては、そのシート抵抗の値は、２５０Ω／□になってしまう。
【００３６】
また、この方法では、側壁ゲート絶縁膜の直下の不純物濃度がゲート電極端部において特に低くなり、この低不純物濃度の領域がトランジスタの直列抵抗となるため、寄生抵抗が増加するという問題があった。
【００３７】
また、ソース・ドレイン拡散層上にシリサイド膜を形成する方法を用いると、シリサイド膜の形成前にある程度以上の拡散層深さがあることが要求される。
【００３８】
これは、一般に、シリサイド膜を形成する方法として、シリコン基板上に高融点金属膜をスパッタ形成し、この高融点金属膜とソース・ドレイン拡散層のシリコンとを反応させる方法が用いられるため、シリサイド膜の形成の際にソース・ドレイン拡散層のシリコンが消費され、拡散層深さが減少するからである。
【００３９】
また、他の理由としては、金属膜とソース・ドレイン拡散層との界面に凹凸があり、これにより、シリサイド膜の形成時の反応により、点欠陥がソース・ドレイン拡散層を越えて基板内部に拡散し、接合特性が劣化することが挙げられる。
【００４０】
このような問題を解決するために、エレベーティッドソース・ドレインと呼ばれる方法が提案された。これは、イオン注入によりソース・ドレイン拡散層を形成した後、シリコンの選択成長によってソース・ドレイン拡散層の高さを持ち上げる方法である。
【００４１】
この方法によれば、拡散層深さを深くすることなく、シリサイド技術を適用することができる。しかし、シリコンの選択成長工程が追加され、製造工程の増加するという問題がある。
【００４２】
また、ＳＯＩ基板のシリコン膜を薄膜化することにより、ＭＯＳＦＥＴを形成した場合に、シリコン膜の全体が空乏化し、短チャネル効果の抑止や、電流駆動能力の向上等の優れた性能が得られる可能性が見出された。
【００４３】
図４８は、従来のＳＯＩ基板を用いたＭＯＳトランジスタの形成方法を示す工程断面図である。
【００４４】
まず、図４８（ａ）に示すように、ＳＯＩ基板（シリコン支持板２１、ＳＯＩ絶縁膜２２、ＳＯＩシリコン膜２３）のＳＯＩシリコン膜２２に素子分離絶縁膜２４を形成する。次にゲート酸化膜２９、不純物添加多結晶シリコン膜２５、タングステンシリサイド膜２６、側部シリコン窒化膜２７，上部シリコン窒化膜８からなるゲート部を形成する。
【００４５】
次に図４８（ｂ）に示すように、ゲート部をマスクとして不純物イオン３０を注入した後、図４８（ｃ）に示すように、熱処理により不純物イオン３０を活性化して、ソース・ドレイン拡散層３１を形成する。
【００４６】
しかしながら、このようなＭＯＳトランジスタの形成方法には以下のような問題があった。
【００４７】
この形成方法ではイオン注入によりソース・ドレイン拡散層３１を形成しているので、ソース・ドレイン拡散層３１には、側部シリコン窒化膜２７の下からゲートエッジに至るまで、徐々に横方向に不純物濃度が低下するプロファイルが生じる。
【００４８】
このため、ソース・ドレイン拡散層３１の抵抗は全体としては高くなり、二つのソース・ドレイン拡散層３１の間の寄生抵抗が増大し、電流駆動能力が低下するという問題が生じる。この問題はＳＯＩシリコン膜２３の膜厚が薄くなるほど深刻化する。
【００４９】
さらに、上記ＭＯＳトランジスタのように、ＳＯＩ基板の半導体膜がシリコンで形成されている場合には、特にｎチャネルＭＯＳトランジスタにおいて、ゲート電圧が０またはＭＯＳトランジスタがＯＦＦの状態で、ドレイン電圧を増加させると、微小なリーク電流が発生して、サブスレッショルド電流が流れるようになる。
【００５０】
この結果、サブスレッショルド電流によるインパクトイオン化によるホールが発生し、このホールがチャネル下部に蓄積してポテンシャルが増大し、ソースから電子の注入を誘う現象が生じる。このような現象は、ＯＦＦ時のソース・ドレイン耐圧の低下の原因となる。また、サブスレッショルド特性が劣化するという問題も生じる。
【発明の開示】
【発明が解決しようとする課題】
【００５１】
上述の如く、従来のＭＯＳトランジスタ技術では、例えば、ＬＤＤ構造によるさらなる微細化を進めると、ソース・ドレイン拡散層の抵抗が上昇し、寄生抵抗が増加するという問題があった。また、固相拡散によるソース・ドレイン拡散層の形成方法の場合にも、ゲート電極端部のソース・ドレイン拡散層の濃度が低下し、寄生抵抗が増加するという問題があった。
【００５２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、浅い高濃度のソース・ドレイン層を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００５３】
上記目的を達成するために、本発明に係る半導体装置は、シリコンからなる表面領域を持つ基板と、前記表面領域上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に設けられた側壁絶縁膜と、前記側壁絶縁膜の下から該側壁絶縁膜の外側に向かった部分の前記基板の表面に形成された溝内に不純物を含むシリコン膜を堆積することによって形成された埋め込み形成型のソースおよびドレイン層とを具備してなり、前記溝の底部の前記シリコン膜の不純物濃度は１×１０19ｃｍ-3以上１×１０22ｃｍ-3以下、かつ、前記溝の深さ方向に沿った前記シリコン膜の不純物濃度は一定であり、かつ、前記埋め込み型形成型のソースおよびドレイン層は、前記側壁絶縁膜の下に形成された第１の埋め込み形成型のソースおよびドレイン層、ならびに、前記側壁絶縁膜の外側に形成され、前記第１の埋め込み形成型のソースおよびドレイン層よりも厚い第２の埋め込み型形成型のソースおよびドレイン層を含むことを特徴とする。
【００５４】
ここで、上記半導体基板とは、例えば、シリコン基板、ＳＯＩ基板であり、この場合、上記半導体領域は、シリコン基板自身、ＳＯＩ基板を構成するシリコン膜である。
【００５５】
本発明に係るソース・ドレイン層は、半導体領域の表面に不純物をイオン注入や固相拡散等の方法によって導入して形成されたものではなく、半導体領域の表面に該半導体領域の半導体層とは別の不純物を含んだ半導体層を埋め込んで形成したものである。
【００５６】
このような半導体層は、例えば、ＣＶＤ法により形成でき、しかも、不純物濃度が均一でかつ高濃度の薄い半導体層とすることができる。このため、イオン注入や固相拡散等を用いた場合とは異なり、微細化が進んでも高濃度の浅いソース・ドレイン層を形成できる。したがって、微細化が進んでも、チャネル効果の発生を効果的に防止でき、高信頼性の半導体装置を実現できるようになる。
【００５７】
また、ＳＯＩ基板に形成されるソース・ドレイン層は、絶縁膜（ＳＯＩ絶縁膜）上に半導体膜（ＳＯＩ半導体膜）が形成されてなる基板（ＳＯＩ基板）上のＳＯＩ半導体膜の表面に不純物をイオン注入によって導入して形成されたものではなく、ＳＯＩ半導体膜の表面に該半導体膜とは別の不純物を含んだ半導体層を埋め込んで形成したものである。
【００５８】
したがって、微細化が進んでも高濃度の浅いソース・ドレイン層を形成できる。したがって、微細化が進んでも、チャネル効果の発生を効果的に防止でき、高信頼性の半導体装置を実現できるようになる。
【００５９】
さらに、本発明者等は、シリコンを等方的にエッチングする工程と異なる面方位にエッチングが進行する異方的にエッチングする工程とから組み合わせることで、エッチング形状を、このように制御できるかを予め調べるために、次のような実験を行なった。
【００６０】
なお、等方性エッチングとしては、ＣＦ4 ガスと酸素との混合ガスをマイクロ波放電させた後、試料上に供給することで行なった。
【００６１】
また、ファセットを形成しながらエッチングが進行する異方性エッチングは、このエッチングに主に作用していると考えるＣｌを含むガス例えばＣｌＦ3 ガスを試料上に供給する方法を用いた。
【００６２】
ここで、エッチングの時に異なる面方位、例えばＣｌＦ3 ガスを用いる方法ではシリコン基板に対して平行な面とシリコン基板の（１１１）面の方向にエッチングを行なうことができる。即ち、テーパを設けながらエッチングを行ななうことができる。
【００６３】
まず、ＣｌＦ3 ガスを用い異方性エッチングと、ＣＦ4 ガスと酸素との混合ガスによる等方性エッチングとを組み合わせたときの結果を示す。
【００６４】
（１００）面方位を有するシリコン基板上に、熱酸化膜を形成した後、酸化膜をパターニングし、異なる面方位にシリコンを異方的にエッチングする工程と、シリコンを等方的にエッチングする工程とを行い、エッチング形状を走査形電子顕微鏡で観察した。
【００６５】
ここで、図３８（ａ）〜（ｅ）に、異方性エッチングのエッチング深さを変化したときのエッチング形状を示す。エッチングは、全体で１００ｎｍとなるようにし、図３８（ａ）〜（ｅ）のそれぞれについて、異方性エッチングによるエッチングの深さを、１００ｎｍ，７５ｎｍ，５０ｎｍ，０ｎｍとなるようにした。
【００６６】
この結果から分かるように、エッチング形状を自由に制御できる。
【００６７】
また、シリコン基板上の面方位を（１００）から少しずつ変化させたときの、異方性エッチングによるエッチング形状を調べた。図３９（ａ）〜（ｃ）に、（１００）面から（１１０）面方向に、１０°，２０°，３０°のそれぞれの角度だけ傾けた基板を用いたときのエッチング形状を示す。
【００６８】
いずれの場合についても（１１１）面方位にエッチングが進むため、基板上の面方位に依存して、エッチング角度が変化できることがわかる。
【００６９】
以上の結果から本発明は、図３８（ｂ）〜（ｄ）に示すようにシリコンを等方的にエッチングする工程と異なる面方位にシリコンを異方的にエッチングする工程とを組み合わせ、また、基板の面方位も変化させることで、エッチングの形状およびゲート電極の絶縁膜直下をテーパを設けながらエッチングできたため横方向の不純物プロファイルを制御することが可能となる。
【００７０】
次に、さらにＨＢｒと酸素との混合ガスを用いたＲＩＥ（Reactive Ion Etching）を組み合わせたときの結果を示す。ここで、ＨＢｒと酸素との混合ガスを用いたＲＩＥでは、シリコン酸化膜をマスクとした垂直なエッチングを行なうことができる。図３８（ｃ）の形状を形成した後、ＨＢｒと酸素との混合ガスを用いたＲＩＥを行なった。
【００７１】
このときの結果を図３８（ｆ）に示す。この図から、絶縁膜のない領域のみをエッチングでき、絶縁膜下の形状と、側壁絶縁膜に覆わせていない領域の形状とを独立に制御できることがわかる。
【発明の効果】
【００７２】
本発明によれば、高濃度の浅いソース・ドレイン層を実現できるので、微細化が進んでも、ＭＯＳトランジスタのチャネル効果の発生を効果的に防止できるようになる。
【発明を実施するための最良の形態】
【００７３】
以下、図面を参照しながら実施形態を説明する。
【００７４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００７５】
まず、図１（ａ）に示すように、周知の方法により、比抵抗４〜５Ωcmのｎ型シリコン基板１０１の表面に素子分離絶縁膜１０２を形成して分離された素子領域の表面に、ゲート絶縁膜１０３としてのシリコン酸化膜を形成する。
【００７６】
次に同図（ａ）に示すように、ゲート絶縁膜１０３上にゲート電極となる多結晶シリコン膜１０４を形成した後、この多結晶シリコン膜１０４に熱拡散法等により不純物を添加する。次いで全面に酸化シリコン膜１０８を堆積した後、この酸化シリコン膜１０８および多結晶シリコン膜１０４をＲＩＥ法によりパターニングし、ゲート部を形成する。
【００７７】
次に同図（ａ）に示すように、全面に側壁ゲート絶縁膜１０６となる酸化シリコン膜を堆積した後、ＲＩＥ法によりエッチバックし、ゲート部の側壁に上記酸化シリコン膜を選択的に残置させて、側壁ゲート絶縁膜１０６を形成する。
【００７８】
次に同図（ａ）に示すように、ゲート部以外の領域（ソース・ドレイン領域）のゲート絶縁膜１０３を除去した後、ＨＦ溶液中で試料をディップさせ、続いて溶存酸素量が１０ｐｐｍ以下の純水中で基板をリンスすることにより、化学的に活性なシリコン表面を露出させる。
【００７９】
ここで、溶存酸素量が多い純水を用いた場合は、リンス中およびその後の乾燥中にシリコン表面上に自然酸化膜が形成されてしまい、均一なエッチングを行なうことができず、平滑なエッチング表面が得られない。したがって、１０ｐｐｍ以下といった溶存酸素量の少ない純水を用いることが望ましい。
【００８０】
この後、エッチングと成膜とを連続して行なうことができ、互いに接続されたエッチング室と成膜室とからなる減圧反応装置の該エッチング室内に基板を入れる。
【００８１】
次にエッチング室において０℃〜７００℃の所定の温度に基板を冷却または加熱をする。次いで四フッ化炭素（ＣＦ4 ）を１〜５００ｃｃ／ｍｉｎ流し、流量および圧力が安定した後、マイクロ波放電させ、生成された活性種を基板に供給する。
【００８２】
これにより、シリコン表面では、主にシリコンとフッ素ラジカルとが反応し、四フッ化シリコン（ＳｉＦ4 ）の形でシリコン表面から脱離しエッチングが進行する。この結果、図１（ｂ）に示すように、ソース・ドレイン領域のシリコン基板１０１の表面が所定の深さだけエッチングされ、基板表面に溝１０５が形成される。なお、上記エッチングの速度は１〜２０ｎｍ／ｍｉｎであった。
【００８３】
次に基板を真空中または非酸化性ガス中で上記成膜室に搬送し、３００℃〜５５０℃の所定の成膜温度まで昇温する。
【００８４】
次にジシランガス（Ｓｉ2 Ｈ6 ）を１０〜１００ｃｃ／ｍｉｎおよびジボランガス（Ｂ2 Ｈ6 ）を０．１〜１００ｃｃ／ｍｉｎ流す。このＳｉ2 Ｈ6 とＢ2 Ｈ6 はシリコン表面でのみ熱分解をして、図１（ｃ）に示すように、非晶質のボロン添加シリコン膜１０７がシリコン基板１０１の露出面に選択的に堆積する。
【００８５】
このときの堆積速度は、１〜１０ｎｍ／ｍｉｎであった。また、このときのＳｉ2 Ｈ6 とＢ2 Ｈ6 の流量比によって、堆積する非晶質のボロン添加シリコン膜のボロン濃度は１×１０19〜１×１０22atoms ／cm3 の所望の濃度にすることができる。また、ジボランガスは、ヘリウム等の不活性ガスにより所望の濃度に希釈することにより、制御性良くボロン濃度を決定することができる。
【００８６】
このようにして堆積した非晶質ボロン添加シリコン膜１０７を６００℃、２時間固相成長すれば、図１（ｄ）に示すように、非晶質ボロン添加シリコン膜からなるｐ型ソース・ドレイン層１１０，１１１が形成される。これらｐ型ソース・ドレイン層１１０，１１１はファセットがないので、ソース・ドレイン電極の形成工程等の後工程に悪影響を与える心配はない。なお、ここでは、区別してないが、実際に使用する時は、ｐ型ソース・ドレイン層１１０，１１１の一方がソースとなり、他方がドレインとなる。他の実施形態も同様である。
【００８７】
エッチング深さを５０ｎｍとし、ここへボロンを３×１０20atoms ／cm3 含有する非晶質ボロン添加シリコン膜を５０ｎｍ成長させた場合について、ソース・ドレイン層のシート抵抗を測定したところ、１２０Ω／□であった。
【００８８】
さらに、この試料についてＳＩＭＳによりボロンの深さ方向分析をした結果、接合深さとエッチング深さが一致しており、しかも、ボロン濃度は接合界面で急激に低下し、急峻な濃度プロファイルが得られていることを確認した。
【００８９】
このようにして、浅く高濃度のｐ型ソース・ドレイン層１１０，１１１を極めて制御性良くかつ選択性良く形成することが可能となる。
【００９０】
次に図１（ｅ）に示すように、ｐ型ソース・ドレイン層１１０，１１１上にチタン膜をスパッタ形成した後、ＲＴＡにより７００℃３０秒の熱処理を施し、チタンシリサイド膜１０９を形成する。
【００９１】
次に同図（ｅ）に示すように、ＣＶＤ法によりシリコン酸化膜１１２，１１３を順次堆積した後、ＲＩＥ法によりコンタクトホールを開孔し、ここにソース・ドレイン電極１１４，１１５としてのボロン添加シリコン膜を堆積する。なお、ここでは、区別してないが、実際に使用する時は、ソース・ドレイン電極１１４，１１５の一方がソース電極となり、他方がドレイン電極となる。他の実施形態も同様である。
【００９２】
このソース・ドレイン電極１１４，１１５としてのボロン添加シリコン膜も、同様にＣＦ4 のＣＤＥを行なうことによって、コンタクト孔にのみ選択的に堆積することができる。
【００９３】
ここでは、シリサイド膜として、チタンシリサイド膜を用いたが、これに限定されるものではなく、例えば、ニッケルシリサイド膜、コバルトシリサイド膜といったものでも同様の効果が得られる。
【００９４】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。これは本発明をダイレクトコンタクトに適用した例で、具体的には、ボロン添加シリコン層の選択形成の例である。
【００９５】
まず、図２（ａ）に示すように、ｎ型シリコン基板１３１上にレジストパターン（不図示）を形成し、これをマスクとして、例えば、ＢＦ2 + をｎ型シリコン基板１３１にイオン注入することにより、ｐ型不純物拡散層１３３を形成する。
【００９６】
次に上記レジストパターンを剥離した後、同図（ａ）に示すように、全面にＣＶＤ法により厚さ６００ｎｍのシリコン酸化膜１３２を堆積し、続いて、ｐ型不純物拡散層１３３上のシリコン酸化膜１３２の一部分をＲＩＥによりエッチング除去して、コンタクトホールを形成する。
【００９７】
この後、エッチングと成膜とを連続して行なうことができ、互いに接続されたエッチング室と成膜室とからなる減圧反応装置の該エッチング室内に基板を入れる。
【００９８】
次にＣＦ4 流量：２５ｃｃ／ｍｉｎ、圧力：０．３Ｔｏｒｒ［×１３３Ｐａ］でマイクロ波放電によりフッ素ラジカルを基板表面に約１分間供給する。このとき、コンタクトホール内のｐ型不純物拡散層１３３は約１０ｎｍ程エッチングされる。
【００９９】
この後、基板を真空中または非酸化性雰囲気に保たれた状態で上記成膜室に搬送してから基板を３００℃から５５０℃の所定の温度まで昇温する。
【０１００】
次にジシランガス（Ｓｉ2 Ｈ6 ）を１０〜１００ｃｃ／ｍｉｎおよびジボランガス（Ｂ2 Ｈ6 ）を０．１〜１００ｃｃ／ｍｉｎ流す。このＳｉ2 Ｈ6 とＢ2 Ｈ6 はコンタクトホール内のｐ型不純物拡散層１３３の表面でのみ熱分解して、図２（ｂ）に示すように、上記表面上に選択的にコンタクト電極１３４としての非晶質ボロン添加シリコン膜が堆積する。
【０１０１】
また、このときのＳｉ2 Ｈ6 とＢ2 Ｈ6 の流量比によって、堆積する非晶質ボロン添加シリコン膜１３４のボロン濃度は、１×１０19〜１×１０22atoms ／cm3 の所望の濃度にすることができ、さらに、ファセットが形成されないため、堆積膜表面は平滑である。
【０１０２】
なお、このようにして得られた非晶質ボロン添加シリコン膜を６００℃、２時間で固相成長して、図１（ｅ）に示したボロン添加シリコン膜１１４，１１５の代わりに用いれば、上記非晶質ボロン添加シリコン膜をソース電極、ドレイン電極として用いることが可能となる。
【０１０３】
最後に、図２（ｃ）に示すように、このコンタクト電極１３４上に配線１３５としてのＣＶＤ多結晶シリコン膜を形成する。
【０１０４】
ここで、従来法の場合には、選択成長をする炉からＣＶＤ多結晶シリコンを形成するＣＶＤ炉へ搬送する際、大気に晒してしまうので、電極上部に自然酸化膜が形成され、コンタクト電極と配線との間のコンタクト抵抗が増大する。
【０１０５】
そこで、本実施形態では、コンタクト電極１３４である非晶質ボロン添加シリコン膜を堆積した後、大気に晒さず連続して基板温度を７００℃以上に加熱することにより、配線１３５としての非選択的なＣＶＤ多結晶シリコン膜を形成し、自然酸化膜によるコンタクト抵抗の増大を防止する。
【０１０６】
なお、本実施形態では、コンタクトホール内のｐ型不純物拡散層１３３を形成する方法として、ＢＦ2 + のイオン注入を用いているが、このボロン添加シリコン膜を用いても同様の効果が得られる。
【０１０７】
例えば、まず、ｎ型半導体基板上にＣＶＤ法により厚さ６００ｎｍのシリコン酸化膜を６００ｎｍ堆積し、次いでｐ型不純物拡散層を形成しようとする領域上の上記シリコン酸化膜をＲＩＥにより除去する。
【０１０８】
次にエッチングと成膜とを連続して行える上記減圧反応装置内に基板を入れ、コンタクトホールの底部をＣＦ4 ダウンフローによりエッチングし、この領域に非晶質ボロン添加シリコン膜を選択的に堆積することにより、基板側のｐ型不純物拡散層も電極も、所望のボロン濃度のコンタクトが形成でき、さらに連続工程のため自然酸化膜の形成によるコンタクト抵抗の増大を抑えることができる。
【０１０９】
また、これ以外の方法では、例えば、まず、上記と同じ手順でシリコン酸化膜にコンタクトホールを形成した後、ＣＦ4 ダウンフローにより生成されたフッ素ラジカルに基板表面を晒す。
【０１１０】
次に非晶質ボロン添加シリコン膜を堆積した後、この状態で９５０℃、３０分間真空中または非酸化性ガス雰囲気中で熱処理する。これにより、非晶質ボロン添加シリコン膜が固相成長すると同時に、ここからボロンが基板中に拡散し、ＢＦ2 + のイオン注入をせずにｐ型不純物拡散層を形成することができる。このようにしてダイレクトコンタクトを形成しても同様の効果が得られる。
【０１１１】
図３に、ＣＦ4 流量：２５ｃｃ／ｍｉｎ、圧力：０．３Ｔｏｒｒ［×１３３Ｐａ］におけるエッチング速度と基板温度との関係を示す。
【０１１２】
図３から、０℃以下の基板温度では、エッチング速度が小さく実用性に欠けることが分かる。一方、７００℃以上の温度では以降で示すように酸化膜上にフッ素を大量に残留させることができなくなるので選択性が保てない。このため、フッ素ラジカルを基板に供給するときの基板温度は０℃から７００℃とする。
【０１１３】
さらに、加熱中にシリコン表面上に自然酸化膜が形成されるのを抑えるために１×１０-3Ｔｏｒｒ以下の真空またはアルゴンを１００〜５０００ｃｃ／ｍｉｎ流すと良い。これは減圧反応装置（成膜室）内の酸化性ガス分圧を低下させるためである。なお、非酸化性ガスとしてアルゴン以外の非酸化性ガスを用いても同様な効果が得られる。
【０１１４】
図４に、真空装置（成膜室）内の酸化性ガス分圧と、堆積膜（シリコン膜）とシリコン基板との界面の酸化量との関係を示す。
【０１１５】
図４から、非晶質シリコン膜を堆積し、これを固相成長させた場合、単結晶シリコン膜を得るためには、酸化性ガス分圧を１×１０-3Ｔｏｒｒ以下にする必要があることが分かる。
【０１１６】
図５に、堆積膜（シリコン膜）とシリコン基板との界面の酸素量と、堆積膜の選択性（シリコン基板上に開口部を有するＳｉＯ2 膜が形成された基体にシリコンを１００ｎｍ堆積したときのシリコン膜の平均膜厚）との関係を示す。
【０１１７】
図５から、界面の酸化量を抑制し良好な選択性を得るためには、シリコン表面の酸化量を１×１０15atoms ／cm2 以下に抑える必要があることが分かる。
【０１１８】
本実施形態では、エッチング室と成膜室とが互いに接続された減圧反応装置内を用いて処理雰囲気を真空または非酸化性雰囲気に保つようにしているが、これは図５に示したように、エッチングして露出したシリコン表面の酸化を抑止し、良好な選択性を確保するためである。
【０１１９】
また、界面の酸素量が１×１０15atoms ／cm2 を越えると、堆積膜を固相成長させた場合、図４９に示すように結晶化し、また、ボロン添加シリコン膜からのボロンの拡散が阻害され、制御性に優れた不純物拡散が困難となるためである。
【０１２０】
図６に、シリコン酸化膜上のフッ素量と堆積するシリコン層との選択性について検討した結果を示す。
【０１２１】
図６から、良好な選択性を得るためには、シリコン酸化膜上のフッ素量を７×１０14atoms ／cm2 以上とする必要性があることが分かる。
【０１２２】
図７に、ＣＦ4 流量：２５ｃｃ／ｍｉｎ、圧力：０．３Ｔｏｒｒ、基板温度：２５℃でＣＤＥをした試料のシリコン表面および酸化膜表面のフッ素量の温度変化をＸＰＳによって分析した結果を示す。
【０１２３】
図７から、シリコン表面上のフッ素は基板を昇温することによって、ＳｉＦxとして脱離し、５００℃には１×１０14atoms ／cm2 程度まで減少する。これに対し、酸化膜上は５００℃付近においても約１×１０15atoms ／cm2 のフッ素が残留する。
【０１２４】
この条件でエッチングした試料上に、基板温度：５００℃で非晶質のボロン添加シリコン膜を堆積したところ、図５０に示すようにシリコン表面上にのみ選択的に堆積できることを確認した。このように、非晶質膜を堆積するため、選択エピタキシャル成長のように（１１１）面のファセットは形成されず、端部は丸みを帯びた形状になっている。
【０１２５】
図８に、例として５００℃で成膜した場合のシリコン表面および酸化膜上に形成されるそれぞれの非晶質ボロン添加シリコン膜の堆積時間（成膜時間）と膜厚との関係を示す。
【０１２６】
図８から、Ｓｉ2 Ｈ6 とＢ2 Ｈ6 を流し始めてから約１時間は酸化膜上にはボロン添加シリコン膜の堆積はみられず、シリコン表面上に約２００ｎｍの非晶質ボロン添加シリコン膜が選択的に成長することが分かる。
【０１２７】
また、基板温度を高温にし、６００℃で上記と同じ条件でボロン添加シリコン膜を堆積したところ、酸化膜上のフッ素量は８×１０14atoms ／cm2 となり、堆積膜は図５１に示すようにファセットの形成された選択エピタキシャル成長膜となる。
【０１２８】
さらに昇温した場合、特に７００℃以上では図７に示したように酸化膜上のフッ素量は２×１０14atoms ／cm2 以下となり、選択性は大きく崩れ、酸化膜上にも多結晶シリコン層の堆積が起こる。
【０１２９】
図９に、Ｓｉ2 Ｈ6 流量：１００ｃｃ／ｍｉｎ、Ｂ2 Ｈ6 （１％Ｈｅ希釈）流量：５ｃｃ／ｍｉｎとしたときの基板温度とシリコン表面上に堆積するボロン添加シリコン層の堆積速度との関係を示す。
【０１３０】
各基板温度で堆積した試料の結晶性を断面ＴＥＭで調べたところ、５００℃以下では非晶質になっており、５５０℃では所々エピタキシャル成長しており、それを越えた温度では単結晶シリコン膜が得られていた。
【０１３１】
このことから、３００℃から５５０℃の温度範囲では非晶質シリコン膜が、５５０℃から７００℃以上では単結晶シリコン膜がシリコン表面にのみ選択的に堆積する。
【０１３２】
図１０に、上記のＣＤＥ条件でエッチングした後、５５０℃で非晶質ボロン添加シリコン膜を成膜したときの堆積時間と膜厚との関係を示す。
【０１３３】
図７に示したように、酸化膜上には約１×１０15atoms ／cm2 のフッ素が残留しており、図８と同様に、Ｓｉ2 Ｈ6 とＢ2 Ｈ6 を流し始めてから約３０分間は選択的にボロン添加シリコン膜が堆積する。
【０１３４】
ここで、酸化膜上に非晶質シリコンが選択し始める前に、約２０分おきにＣＤＥを約１分間行なうと、図１０に示すように、酸化膜上の堆積を抑えることができる。
【０１３５】
また、酸化膜上にシリコン膜が堆積しても、ＣＦ4 ダウンフローエッチングによりこれら酸化膜上のシリコン膜をエッチングすれば、同様な効果が得られ、良好な選択堆積を達成することができる。
【０１３６】
この方法によれば、基板温度が５５０℃から７００℃の範囲でエピタキシャルシリコン層を得ることも可能である。
【０１３７】
なお、上記実施形態ではフッ素を含有するガスとしてＣＦ4 を用い、ＣＤＥにより活性種を基板へ供給した場合について説明したが、本発明はこれに限定するものではなく、他のハロゲン系エッチングガスでマイクロ波放電により活性化し、基板へフッ素ラジカルを供給しても良い。
【０１３８】
また、三フッ化塩素（ＣｌＦ3 ）と言ったプラズマレスでフッ素を含有するガスを用いても同様の効果が得られる。
【０１３９】
例えば、ＲＩＥによりシリコン酸化膜に開口部を開孔し、活性なシリコン表面を露出した後、エッチングと成膜とを連続して行なえる上記減圧反応装置に入れ、真空排気後２５℃〜４００℃の所定の温度に基板を加熱する。
【０１４０】
次に窒素ガスの流量を適当な条件、例えば、窒素ガス流量を３０００ｃｃ／ｍｉｎに設定して安定させた後、三フッ化塩素ガス（ＣｌＦ3 ）を１〜１０００ｃｃ／ｍｉｎ流す。
【０１４１】
ここで、窒素ガスを流すのは、ＣｌＦ3 のシリコンとの反応性が極めて高く、エッチング速度を制御するのが困難であるため、窒素によりＣｌＦ3 を希釈して、エッチング速度を低下させるためである。なお、これ以外の不活性なガスを用いても同様な効果が得られる。
【０１４２】
図５２に、ＣｌＦ3 流量：２００ｃｃ／ｍｉｎ、Ｎ2 流量：３８００ｃｃ／ｍｉｎ、圧力：１．０Ｔｏｒｒ［×１３３Ｐａ］、基板温度：３００℃でエッチングした試料のＳＥＭ像を示すが、この場合、エッチング面に（１１１）面のファセットが形成されていることが分かる。
【０１４３】
また、同条件でエッチングした試料のシリコン酸化膜上を分析したところ、フッ素が１×１０15atoms ／cm2 以上残留していることが確認された。
【０１４４】
次に真空排気後、３００℃〜５５０℃の所定の成膜温度まで真空中あるいは非酸化性ガス中で基板を加熱する。
【０１４５】
このとき、上述したように、炉内に残留した水分や酸素といった酸化性ガスにより、シリコン表面の酸化を１×１０15atoms ／cm2 以下に抑止するために、昇温時の雰囲気中の酸化性ガス分圧は１×１０-3Ｔｏｒｒ［×１３３Ｐａ］に保つようにする。
【０１４６】
次にＳｉ2 Ｈ6 を１０〜１００ｃｃ／ｍｉｎ、Ｂ2 Ｈ6 を０．１〜１００ｃｃ／ｍｉｎ流す。
【０１４７】
このとき、シリコン酸化膜上では、Ｓｉ2 Ｈ6 およびＢ2 Ｈ6 はシリコン酸化膜上に残留しているフッ素により分解、析出が抑制され、ボロン添加シリコン膜の堆積は起こらなく、結果的にシリコン表面のみ選択的に成長させることができる。
【０１４８】
図１１に、基板温度：３００℃、ＣｌＦ3 ：２００ｃｃ／ｍｉｎ、窒素ガス：３８００ｃｃ／ｍｉｎの条件でエッチングした後、基板温度：３５０℃、Ｓｉ2 Ｈ6 ：１００ｃｃ／ｍｉｎ、ヘリウムで１０％に希釈されたＢ2 Ｈ6 ：２０ｃｃ／ｍｉｎの条件でボロン添加シリコン膜を成長した場合の堆積時間と膜厚との関係を示す。
【０１４９】
図１１から、Ｓｉ2 Ｈ6 およびＢ2 Ｈ6 を流し始めてから約３０分間では、シリコン酸化膜上にはボロン添加シリコン膜の堆積はみられず、シリコン表面には約１５００オングストロームのボロン添加シリコン膜が選択的に成長することが分かる。
【０１５０】
また、図１２に、基板温度：３００℃、ＣｌＦ3 流量：２００ｃｃ／ｍｉｎ、Ｎ2 流量：３８００ｃｃ／ｍｉｎの条件でエッチングした後、基板温度：３５０℃、Ｓｉ2 Ｈ6 流量：１００ｃｃ／ｍｉｎ、ヘリウムで１０％に希釈されたＢ2 Ｈ6 ：２０ｃｃ／ｍｉｎの条件でボロン添加シリコンを１５分間成長させる工程とＣｌＦ3 流量：２００ｃｃ／ｍｉｎ、Ｎ2 流量：３８００ｃｃ／ｍｉｎを３０秒間流す工程とを数回繰り返した場合の、シリコン表面およびシリコン酸化膜上に堆積したボロン添加シリコン膜の膜厚と堆積時間との関係を示す。
【０１５１】
図１２から、シリコン酸化膜上のボロン添加シリコン膜の成長を抑えることができることが分かる。
【０１５２】
以上のように、ここではＣｌＦ3 を用いた場合を例に挙げたが、これ以外のフッ素を含有するガスを用いても同様の効果が得られる。
【０１５３】
さらには、ボロン添加シリコン膜成長用ガスとして、ジシラン（Ｓｉ2 Ｈ6 ）およびジボラン（Ｂ2 Ｈ6 ）を例に取り上げたが、これに限定されるものではなく、シラン（ＳｉＨ4 ）をはじめ、ＳｉＨ2 Ｃｌ2 ，ＳｉＣｌ4 ，ＳｉＦ4 ，Ｓｉ2 Ｈ4 Ｃｌ2 ，ＳｉＨ2 Ｆ2 ，Ｓｉ2 Ｈ2 Ｃｌ4 ，Ｓｉ2 Ｃｌ6 ，Ｓｉ2 Ｈ4 Ｆ2 ，Ｓｉ2 Ｈ2 Ｆ4 ，Ｓｉ2 Ｆ6 、さらにＢＦ3 ，ＢＣｌ3 でもよい。
【０１５４】
また、ｎ型不純物拡散層を形成する場合は、ホスフィン（ＰＨ3 ）やアルシン（ＡｓＨ3 ）、あるいは燐や砒素を含むハロゲン化物を用いても同様な効果が得られる。
【０１５５】
また、単なる熱分解反応による堆積のみではなく、光照射等、解離反応を促進する方法を組み合わせても実施できる。
【０１５６】
また、絶縁膜として酸化膜（ＳｉＯ2 ）を用いたが、これに限定されるものではなく、ＰＳＧ，ＢＳＧ，ＢＰＳＧ，Ｓｉ3 Ｎ4 などの他の絶縁膜でも同様な効果が得られる。
【０１５７】
（第３の実施形態）
図１５および図１６は、本発明の第３の実施形態に係るｐチャネルＭＯＳトランジスタの製造方法を示す工程断面図である。
【０１５８】
まず、図１５（ａ）に示すように、例えば、面方位（１００）、比抵抗４〜６Ωcmのｎ型シリコン基板２０１を用意し、このｎ型シリコン基板２０１の表面に通常の選択酸化法によって厚さ０．６μｍ程度の素子分離絶縁膜２０２を形成する。
【０１５９】
次に同図（ａ）に示すように、熱酸化によって厚さ１０ｎｍのゲート酸化膜２０３を形成し、この上にゲート電極としての厚さ１００ｎｍの不純物ドープ多結晶シリコン膜２０４、厚さ３００ｎｍのタングステンシリサイド膜２０５を順次形成する。
【０１６０】
次に同図（ａ）に示すように、全面にＬＰＣＶＤ法によって厚さ１５０ｎｍのシリコン酸化膜２０６を形成した後、これらの積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。
【０１６１】
次に図１５（ｂ）に示すように、ゲート部の側壁に厚さ１００ｎｍ程度のシリコン窒化膜からなる側壁ゲート絶縁膜２０７を形成する。この側壁ゲート絶縁膜２０７は、例えば、全面に厚さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積した後、異方性ドライエッチングにより全面エッチングすることにより得られる。
【０１６２】
次に図１５（ｃ）に示すように、全体でのエッチング深さが５０ｎｍとなるように、ソース・ドレイン領域のシリコン基板２０１の表面を選択的に等方的にエッチングする。このエッチングは、例えば、ＣＦ4 と酸素の混合ガスをマイクロ波によって放電させた後、試料上に供給することにより行なう。
【０１６３】
次に図１６（ａ）に示すように、シリコン基板２０１の表面が露出しているソース・ドレイン領域上にのみ、２％ボロンを含有する厚さ１００ｎｍのシリコン薄膜２０８を選択的に堆積する。
【０１６４】
このときの選択堆積は、例えば、ＳｉＨ2 Ｃｌ2 とＢＣｌ3 の混合ガスを用いて、基板温度８００℃に設定して行なう。これによって、高濃度のｐ型ソース・ドレイン散層２０９を形成できる。ここで、堆積層中のボロン濃度は、低抵抗のｐ型ソース・ドレイン散層２０９を形成するために、少なくとも１０19ｃｍ-3であることが必要である。
【０１６５】
この後、図１６（ｂ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜２１３をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１３にコンタクトホールを開口する。
【０１６６】
次に同図１６（ｂ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、これをパターニングしてソース・ドレイン電極２１４を形成する。この後、４５０℃で１５分、水素を１０％含む窒素雰囲気中で熱処理した。
【０１６７】
このようなＭＯＳトランジスタについて、その特性を、ソース・ドレイン層２０９となるシリコン薄膜２０８の厚さを変えた試料と比較した。
【０１６８】
図１７に、堆積厚さを５０ｎｍ，１００ｎｍ，１５０ｎｍのそれぞれの値としたときの、ＭＯＳトランジスタのドレイン電圧に対するドレイン電流の変化の様子を調べた結果を示す。
【０１６９】
この結果から明らかにわかるように、堆積厚さを５０ｎｍと薄くした場合には、同じドレイン電圧を印加した場合と比較して、低いドレイン電流値しか得られていないことが分かる。これは、堆積膜厚、つまり、ソース・ドレイン層の厚さが薄いために、この抵抗成分が直列抵抗として働き、ドレイン電流値が低下するからである。
【０１７０】
これに対して、堆積厚さを１００ｎｍ以上と、ある程度厚くした場合には、直列抵抗値を決めているものが他の要素となるために、ドレイン電流値に大きな違は生じない。
【０１７１】
この堆積膜厚として必要な値としては、トランジスタの構造等によって異なるが、概ね、エッチング前のシリコン基板表面よりも厚くなる程度、つまり、エッチングした深さよりも厚い膜厚のシリコン薄膜を堆積することによって、寄生抵抗を低下させる上での効果を得ることができる。
【０１７２】
これは、実効的にソース・ドレイン層の断面積（基板表面に対して垂直な断面の面積）が広がり、イオン注入法を用いてドーピングを行なうよりも、低い抵抗値を得ることができるからである。
【０１７３】
また、本実施形態では、ｐチャネルＭＯＳトランジスタを形成するために、ボロンを含有するシリコンを堆積したが、ｎ型ＭＯＳトランジスタを形成するためには、ボロンの代わりに燐またはヒ素を含有するシリコンを堆積すればよい。さらに、これらを組み合わせることにより、後述するように、ＣＭＯＳトランジスタを形成することもできる。
【０１７４】
（第４の実施形態）
図１８は、本発明の第４の実施形態に係るｐチャネルＭＯＳトランジスタの製造方法を示す工程断面図である。
【０１７５】
まず、第４の実施形態の図１６（ａ）までの製造工程を行なう。
【０１７６】
次に図１８（ａ）に示すように、全面に厚さ２５ｎｍのチタン薄膜２１０、厚さ５０ｎｍのチタンナイトライド薄膜２１１をスパッタ法により順次堆積する。
【０１７７】
次に図１８（ｂ）に示すように、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜２１０を全てシリコン基板２０１と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜２１２を形成する。この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド膜２１１および素子分離絶縁膜２０２上の未反応のチタン薄膜２１０を選択的に剥離する。
【０１７８】
次に図１８（ｃ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜２１３をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜２１３にコンタクトホールを開口する。
【０１７９】
次に同図（ｃ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極２１４を形成する。この後、４５０℃で１５分、水素を１０％含む窒素雰囲気中で熱処理する。
【０１８０】
このＭＯＳトランジスタについて、その特性を、ソース・ドレイン層を形成するために堆積したシリコン薄膜の堆積厚さを変えた試料と比較した。
【０１８１】
図１９に、シリコン薄膜の堆積厚さが５０ｎｍ，１００ｎｍ，１５０ｎｍのＭＯＳトランジスタのゲート電圧に対するドレイン電流の変化の様子を調べた結果を示す。
【０１８２】
図１９から、堆積厚さを５０ｎｍと薄くした場合には、堆積厚さがより厚い場合（１００ｎｍ、１５０ｎｍ）と比較して、ゲート電圧を印加していない場合でも、高いドレイン電流値であることが分かる。
【０１８３】
図２０は、シリコン膜（ソース・ドレイン層）の厚さとドレイン電流との関係を示す特性図である。これはチタン薄膜の膜厚２５ｎｍ、ゲート電圧０Ｖ、ドレイン電圧３．３Ｖとしたときの結果である。
【０１８４】
図２０から、ドレイン電流値を低く押さえるためには、ある程度の堆積膜厚が必要であることが分かる。これは、チタンとシリコンとの反応により基板表面のシリコンが消費されるからである（チタン膜厚１に対して、消費されるチタンの膜厚はその約２．２倍）。
【０１８５】
堆積膜厚が小さいと、ソース・ドレイン層の接合深さの位置と、ソース・ドレイン層とシリサイド膜との界面とが近付き、この界面には凹凸がある等の理由によって、局所的にリークパスが形成され、リーク電流が流れてしまう。
【０１８６】
これに対して、堆積厚さを１００ｎｍ以上と、ある程度厚くした場合には、接合深さの位置と、ソース・ドレイン層とシリサイド膜との界面との間の距離をある程度確保できるため、リーク電流の値を低く抑えることができる。
【０１８７】
なお、本実施形態では。シリサイドを形成するための金属としてチタンを用いた場合について説明したが、他の金属、例えば、ニッケル、コバルト、プラチナ、バナジウム、パラジウム等、いずれの金属を用いても同様の効果が得られる。
【０１８８】
ただし、金属によって、シリサイド形成にともなって消費されるシリコンの厚さが異なるので、ドレイン電流のリークを抑えるために、ソース・ドレイン層としてのシリコン膜およびシリサイド膜となる金属膜の厚さに注意を払う必要がある。少なくとも、上記シリコン膜は、シリサイド化に伴って消費されるシリコンの量に対応する厚さよりも厚くする必要がある。
【０１８９】
また、（ソース・ドレイン層を埋め込み形成する）第３、第４の実施形態によれば、ＭＯＳ集積回路の素子の微細化にともなって必要とされる、浅く低抵抗のソース・ドレイン層を形成できることも確かめられた。
【０１９０】
また、製造工程数については、第４の実施形態の場合、側壁ゲート絶縁膜の形成後、シリサイド膜の形成までの間に、（１）ソース・ドレイン領域のエッチング、（２）エッチング深さよりも厚い膜厚のドープトシリコンの堆積のみを行なえば良い。これに対して従来法の場合では、（１）ゲート側壁絶縁膜の形成前のイオン注入、（２）ゲート側壁絶縁膜の形成後のイオン注入、（３）イオン注入によって生じた欠陥を回復させるための熱処理、（４）シリコン膜の堆積が必要である。このことから、本発明の構造（埋め込み形成型のソース・ドレイン層）は製造工程数の削減に有利な構造であることが分かる。すなわち、本構造は、高濃度で浅いソース・ドレイン層を容易に形成できる構造である。
【０１９１】
（第５の実施形態）
図２１は、本発明の第５の実施形態に係るＳＯＩ（Semiconductor On Insulator）基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図である。
【０１９２】
なお、本実施形態および以下の他の実施形態では、主としてＳＯＩ絶縁膜、ＳＯＩ半導体膜として、それぞれ、シリコン酸化膜、シリコン膜を用いた場合について説明するが、他の絶縁膜、半導体膜を用いても良い。
【０１９３】
まず、図２１（ａ）のように、シリコン支持体３０１上にシリコン酸化膜（ＳＯＩ絶縁膜）３０２、ｎ型シリコン層（ＳＯＩ半導体膜）３０３が順次設けられてなるＳＯＩ基板を用意する。ｎ型シリコン層３０３は、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのものとする。
【０１９４】
次に同図（ａ）に示すように、ＲＩＥでｎ型シリコン層３０３にトレンチを形成し、ＴＥＯＳといったような有機系シリコン化合物を用いてシリコン酸化膜を埋め込んだ後、高温で熱処理することにより、通常の埋め込み型素子分離絶縁膜３０４を形成する。
【０１９５】
次に同図（ａ）に示すように、熱酸化によって厚さ１０ｎｍのゲート酸化膜３０９を形成した後、この上にゲート電極としての厚さ７０ｎｍの不純物添加多結晶シリコン膜３０５、厚さ２０ｎｍのタングステンシリサイド膜３０６を順次形成し、さらにその表面にＬＰＣＶＤ法によって厚さ１０ｎｍのシリコン酸化膜３０８を形成する。その後、ＲＩＥによりこれらの積層膜をエッチングして、ゲート部を形成する。
【０１９６】
次に同図（ａ）に示すように、全面に側壁ゲート絶縁膜３０７となる厚さ５０ｎｍのシリコン窒化膜をＣＶＤ法により堆積した後、異方性ドライエッチング法により、このシリコン窒化膜を全面エッチングすることにより、側壁ゲート絶縁膜３０７を形成する。
【０１９７】
次に図２１（ｂ）に示すように、エッチング深さが４０ｎｍとなるように、ソース・ドレイン領域のｎ型シリコン層３０３の表面を選択的に等方エッチングする。
【０１９８】
ここで、エッチングは例えばＣＦ4 ガスをマイクロ波により放電して得られたフッ素ラジカルを基板に供給することにより行なう。また、エッチングの際、下地のシリコン酸化膜３０２が露出しないようにする。
【０１９９】
次に図２１（ｃ）に示すように、基板を大気に曝すことなく、連続して（連続真空プロセスにより）露出したシリコン表面にのみ選択的にｐ型不純物であるボロンを含有するｐ型ソース・ドレイン層３１２としてのシリコン膜を厚さ５０ｎｍで堆積した。
【０２００】
この選択堆積は、例えば、Ｓｉ2 Ｈ6 とＢ2 Ｈ6 の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態であり、ファセットは現れない。
【０２０１】
ここで、堆積時の基板温度を５５０℃以上とすれば、得られるシリコン膜は選択エピタキシャル成長膜となる。また、このシリコン膜中に含有するボロン濃度は低抵抗のソース・ドレイン層を形成する点から、少なくとも１×１０19／ｃｍ3 が必要である。このような濃度のシリコン膜は、Ｓｉ2 Ｈ6 とＢ2 Ｈ6 の混合比を制御することにより得られる。
【０２０２】
次に図２１（ｄ）に示すように、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理し、チタン薄膜を全てシリコン層と反応させ、ソース・ドレイン領域のみにチタンシリサイド膜３１３を形成する。
【０２０３】
この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜のみを選択的に剥離する。
【０２０４】
次に図２１（ｅ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１４にコンタクトホールを開口する。
【０２０５】
次に同図２１（ｅ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後。このアルミニウム膜をパターニングしてソース・ドレイン電極３１５を形成する。この後、４５０℃で１５分間、水素を１００％含有する窒素雰囲気中で熱処理する。
【０２０６】
本実施形態でも、先の実施形態と同様に、ソース・ドレイン層を埋め込み形成することにより、微細化が進んでも高濃度の浅いソース・ドレイン層を形成できるようになり、したがって、微細化が進んでも、チャネル効果の発生を効果的に防止できる。
【０２０７】
（第６の実施形態）
図２２は、本発明の第６の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図である。
【０２０８】
まず、図２２（ａ）に示すように、第５の実施形態と同様に、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層３０３等からなるＳＯＩ基板を用い、素子分離絶縁膜３０４およびゲート部を形成する。
【０２０９】
次に図２２（ｂ）に示すように、例えば、ＣＦ4 ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給することにより、エッチング深さがｎシリコン層３０３の厚さより深いエッチングを行なって、シリコン酸化膜３０２を露出させる。これにより、ゲートエッジのさらに近傍までエッチングできる。
【０２１０】
次に図２２（ｃ）に示すように、基板を大気に曝すことなく、連続して全面にｐ型不純物であるボロンを所望の濃度含有するｐ型シリコン膜３１２ａを厚さ５０ｎｍで堆積した。
【０２１１】
この堆積は、例えば、Ｓｉ2 Ｆ6 とＢ2 Ｈ6 の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態となり、全面に均一に堆積する。
【０２１２】
次に図２２（ｄ）に示すように、異方性ドライエッチング法で、このシリコン膜３１２ａを全面エッチングすることにより、ゲート部の側壁および素子分離絶縁膜３０２の端部にシリコン膜３１２ａを選択的に残置させる。
【０２１３】
次に図２２（ｅ）に示すように、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜を全てｎシリコン層と反応させ、ソース・ドレイン領域のみチタンシリサイド膜３１３を形成する。
【０２１４】
この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜を選択的に剥離する。
【０２１５】
次に図２２（ｆ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１４にコンタクトホールを開口する。
【０２１６】
次に同図（ｆ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極３１５を形成する。この後、４５０℃で１５分間、水素を１０％含有する窒素雰囲気中で熱処理する。
【０２１７】
（第７の実施形態）
図２３は、本発明の第７の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図である。
【０２１８】
まず、図２３（ａ）に示すように、第５の実施形態と同様に、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層３０３等からなるＳＯＩ基板を用い、素子分離絶縁膜３０４およびゲート部を形成する。
【０２１９】
次に図２３（ｂ）に示すように、例えば、ＣＦ4 ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給することにより、エッチング深さがｎシリコン層３０３の厚さより深いエッチングを行なって、シリコン酸化膜３０２を露出させる。これにより、ゲートエッジのさらに近傍までエッチングできる。
【０２２０】
次に図２３（ｃ）に示すように、基板を大気に曝すことなく、連続して全面にｐ型不純物であるボロンを所望の濃度含有するシリコン膜３１２ａを厚さ５０ｎｍで堆積する。
【０２２１】
この堆積は、例えば、Ｓｉ2 Ｆ6 とＢ2 Ｈ6 の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態となり、全面に均一に堆積する。
【０２２２】
次に図２３（ｄ）に示すように、異方性ドライエッチング法で、このシリコン膜３１２ａを全面エッチングすることにより、ゲート部の側壁および素子分離絶縁膜３０２の端部にシリコン膜３１２ａを選択的に残置させる。
【０２２３】
次に図２３（ｅ）に示すように、ＣＦ4 ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給した後、基板を大気に曝すことなく連続してボロンを所望の濃度含有するシリコン膜３１２ｂをシリコン膜３１２ａ上に選択的に堆積する。
【０２２４】
この選択堆積は、例えば、Ｓｉ2 Ｈ6 とＢ2 Ｈ6 の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態となる。
【０２２５】
次に図２３（ｆ）に示すように、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜を全てｎ型シリコン層と反応させ、ソース・ドレイン領域上にチタンシリサイド膜３１３を選択的に形成する。この後、例えば、フッ化水素酸水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜を選択的に剥離する。
【０２２６】
次に図２３（ｇ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１４にコンタクトホールを開口する。
【０２２７】
次に同図２３（ｇ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極３１５を形成する。この後、４５０℃で１５分間、水素を１０％含有する窒素雰囲気中で熱処理する。
【０２２８】
（第８の実施形態、第９の実施形態）
図２４、図２５は、それぞれ、本発明の第８の実施形態、第９の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図である。
【０２２９】
まず、図２４（ａ）、図２５（ａ）に示すように、第５の実施形態と同様に、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層３０３等からなるＳＯＩ基板を用い、素子分離絶縁膜３０４およびゲート部を形成する。
【０２３０】
次に図２４（ｂ）、図２５（ｂ）に示すように、例えば、ＣＦ4 ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給することにより、エッチング深さがｎシリコン層３０３の厚さより深いエッチングを行なって、シリコン酸化膜３０２を露出させる。これにより、ゲートエッジのさらに近傍までエッチングできる。
【０２３１】
次に図２５（ｃ）に示すように、基板を大気に曝すことなく、ｎ型シリコン層の表面にｐ型不純物であるボロンを所望の濃度含有するシリコン膜３１２ｂを選択的に堆積する。
【０２３２】
この選択堆積は、例えば、Ｓｉ2 Ｆ6 とＢ2 Ｈ6 の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積したシリコン膜は、非晶質状態となる。
【０２３３】
ここで、基板温度を５５０℃以上とすれば、図２４（ｃ）に示すように、得られるシリコン膜３１２ｃは、選択エピタキシャル成長膜となる。
【０２３４】
次に図２４（ｄ）、図２５（ｄ）に示すように、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜を全てｎ型シリコン層と反応させ、ソース・ドレイン領域上にチタンシリサイド膜３１３を選択的に形成する。この後、例えば、フッ化水素酸水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜を選択的に剥離する。
【０２３５】
次に図２４（ｅ）、図２５（ｅ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜３１４にコンタクトホールを開口する。
【０２３６】
次に同図２５（ｅ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極３１５を形成する。この後、４５０℃で１５分間、水素を１０％含有する窒素雰囲気中で熱処理する。
【０２３７】
図２６に、本発明の方法、従来方法でソース・ドレインを形成した不純物（ボロン）の２次元分布を示す。
【０２３８】
図２６から、従来方法と比較して、接合位置付近で、急峻なプロファイルを得られることが分かる。
【０２３９】
したがって、例えば同じ接合深さとした場合においても、本発明により形成されたソース・ドレインの方が低抵抗であり、ＭＯＳトランジスタの駆動能力に影響を及ぼす寄生抵抗を低減できる。
【０２４０】
例えば、図２７にシート抵抗ρs のソース・ドレイン深さｘｊの依存性を示すが、本発明（図中の黒丸、白丸）によれば、シート抵抗ρs はｘｊに反比例しており、例えば、ボロン濃度１×１０24／ｃｍ3 の場合、ｘｊが２０ｎｍであっても比抵抗が０．２Ωｃｍであるのに対し、従来（図中の三角、＋）のイオン注入で形成したソース・ドレインは、１００ｎｍ以下のｘｊを実現するのは困難で、かつシート抵抗ρs は、同じｘｊであっても高い値を示す。
【０２４１】
本発明でソース・ドレインを形成したＣＭＯＳインバータを用いて、リングオシレータを構成し、その一段あたりの遅延時間を測定した。図２８に、遅延時間の電源電圧依存性を示す。また、図２８には、比較のために従来方法であるイオン注入法でソース・ドレインを形成したＣＭＯＳトランジスタについて、同様の測定を行なった結果も示されている。
【０２４２】
ここで、本発明では、ＳＯＩ半導体膜をＳＯＩ絶縁膜の表面が露出するまでエッチングする方法を採用しているので、実効的な接合深さをソース・ドレイン層の厚さとしている。一方、従来方法では、接合界面がＳＯＩ半導体膜の膜厚より深いところで形成されるような条件で不純物のイオン注入している。
【０２４３】
図２８から、本発明と従来方法で形成した場合の遅延時間を、同じ電源電圧で比較すると、本発明の方が遅延時間が短いことが分かる。
【０２４４】
図２６に示したように、本発明で形成したソース・ドレイン層は、従来方法と比較して、接合界面近傍で、急峻なプロファイルを有するので、例えば、同じ接合深さにおいても、トランジスタの駆動能力を低下させる寄生抵抗（シート抵抗ρs ）を低減することができる。これにより、本発明の方法によりＣＭＯＳインバータを構成すると、遅延時間が短くなる。
【０２４５】
（第１０の実施形態）
本実施形態は、ＳＯＩ基板を用いたｎチャネルＭＯＳトランジスタの製造方法に関するものである。
【０２４６】
まず、第５の実施形態と同様に、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層等からなるＳＯＩ基板を用い、埋め込み型素子分離絶縁膜およびゲート部を形成する。
【０２４７】
次に、例えば、ＣＦ4 ガスをマイクロ波により放電させ、フッ素ラジカルを基板に供給することにより、エッチング深さがｎシリコン層の厚さより深いエッチングを行なって、シリコン酸化膜を露出させる。これにより、ゲートエッジのさらに近傍までエッチングできる。
【０２４８】
次に基板を大気に曝すことなく、連続してｎシリコン層の表面のみにｐ型不純物であるボロンを所望の濃度含有するＳｉＧｅ膜を選択的に形成する。
【０２４９】
この選択堆積は、例えば、Ｓｉ2 Ｈ6 、ＧｅＨ4 およびＡｓＨ4 の混合ガスを用いて、基板温度３００℃で行なう。また、この条件で堆積した膜は、非晶質状態であるが、さらに堆積時の基板温度を５５０℃以上とすれば、得られるＳｉＧｅ膜は選択エピタキシャル成長膜となる。
【０２５０】
次に全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間熱処理することにより、チタン薄膜を全てｎ型シリコン層と反応させ、ソース・ドレイン領域上にチタンシリサイド膜を選択的に形成する。この後、例えば、フッ化水素酸水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜および絶縁膜上の未反応のチタン薄膜を選択的に剥離する。
【０２５１】
次に全面に厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積した後、シリコン酸化膜にコンタクトホールを異方性ドライエッチングにより開口する。
【０２５２】
次にシリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極を形成する。この後、４５０℃で１５分間、水素を１０％含有する窒素雰囲気中で熱処理する。
【０２５３】
図２９は、本実施形態のＭＯＳトランジスタ（ソース・ドレイン層が不純物を含有するＳｉＧｅ膜：図２９（ａ））、ＭＯＳトランジスタ（ソース・ドレイン層が不純物を含有するシリコン膜：図２９（ｂ））のＩD −ＶD 特性を示している。
【０２５４】
図２９から、ソース・ドレイン層がシリコン膜の場合、ブレイクダウン電圧が低く、ゲート電圧が０Ｖにおいてもドレイン電圧ＶD を３Ｖとするとドレイン電流が流れることが分かる。
【０２５５】
これに対して、ソース・ドレイン層がＳｉＧｅ膜の場合、ブレイクダウン電圧は改善され、ＭＯＳトランジスタが０Ｖにおいてドレイン電圧ＶD を３Ｖとしてもドレイン電流は流れないことが分かる。
【０２５６】
これはＳｉＧｅ膜とすることにより、インパクトイオン化により生成されたホールが、チャネル下部に蓄積することなしにソース側に抜けて行くためと考えられる。上記効果はソース側のみをＳｉＧｅ膜としても得ることが可能である。
【０２５７】
なお、上記第５〜第１０の実施形態では、エッチング用ガスとして、ＣＦ4 を用いた場合を例に挙げたが、これ以外のエッチング用ガス、例えば、ＣｌＦ3 を用いても同様の効果が得られる。
【０２５８】
また、上記第５〜第１０の実施形態では、ボロンを含有するシリコン膜の形成用ガスとしてＳｉ2 Ｈ6 とＢ2 Ｈ6 の混合ガス、ボロンを含有するＳｉＧｅ膜の形成用ガスとしてＧｅＨ4 およびＢ2 Ｈ6 の混合ガスを例に取り上げたが、これに限定されるものではない。
【０２５９】
すなわち、シリコンを含有する材料ガスとしては、ＳｉＨ4 をはじめＳｉＨ2Ｃｌ2 、ＳｉＣｌ4 、ＳｉＦ4 、Ｓｉ2 Ｈ4 Ｃｌ2 、ＳｉＨ2 Ｆ2 、Ｓｉ2 Ｈ2 Ｃｌ4 、Ｓｉ2 Ｃｌ5 、Ｓｉ3 Ｈ4 Ｆ2 、Ｓｉ2 Ｈ2 Ｆ4 、Ｓｉ2 Ｆ6 、およびシリコンの高次の水素化物でもよい。
【０２６０】
また、ゲルマニウムを含有するガスとしてはＧｅＨ4 以外に、Ｇｅの高次の水素化物でも同様な効果が得られる。
【０２６１】
また、ｐ型ソース・ドレイン層を形成する場合には、Ｂ2 Ｈ6 以外に、ＢＦ3や、ＢＣｌ3 でも良い。
【０２６２】
また、ｎ型ソース・ドレイン層を形成する場合には、例えば、ＰＨ3 、ＡｓＨ4 あるいは燐や砒素を含有するハロゲン化物を用いることにより、同様な効果が得られる。
【０２６３】
（第１１の実施形態）
図３０〜図３３は、本発明の第１１の実施形態に係るＣＭＯＳトランジスタの製造方法を示す工程断面図である。
【０２６４】
まず、図３０（ａ）に示すように、例えば、面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン基板４０１を用意し、そのｎ型ＭＯＳトランジスタの領域をレジスト４００によりマスクし、ｐ型ウエル層を形成する領域にのみ、ボロンを加速電圧２２０ｋＶ、ドーズ量５×１０13ｃｍ-2の条件でイオン注入する。この後、窒素雰囲気中で１１５０℃で６時間熱処理することで、図３０（ｂ）に示すように、ｐ型ウエル層４０２を形成する。
【０２６５】
次に図３０（ｃ）に示すように、通常の選択酸化法によって厚さ０．６μｍ程度の素子分離絶縁膜４０３を形成する。
【０２６６】
次に図３０（ｄ）に示すように、熱酸化によって厚さ１０ｎｍのゲート酸化膜４０４を形成し、この上にゲート電極としての厚さ７０ｎｍの不純物添加多結晶シリコン膜４０５、厚さ２００ｎｍのタングステンシリサイド膜４０６を順次形成し、さらにその表面にＬＰＣＶＤ法によって厚さ１００ｎｍのシリコン酸化膜４０７を形成する。
【０２６７】
次に図３１（ａ）に示すように、これらの積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成した後、全面に厚さ４０ｎｍのシリコン窒化膜４０８をＣＶＤ法により堆積する。
【０２６８】
次に同図（ａ）に示すように、フォトリソグラフィにより、ｐチャネルＭＯＳトランジスタを形成する領域をレジスト４００により覆った後、異方性ドライエッチングによりシリコン窒化膜４０８を全面エッチングすることにより、ｎチャネルＭＯＳトランジスタのゲート部側壁にシリコン窒化膜４０８を残置させる。このシリコン窒化膜４０８は、ｎチャネルＭＯＳトランジスタの側壁ゲート絶縁膜となる。この後、図３１（ｂ）に示すように、レジスト４００を剥離する。
【０２６９】
次に図３１（ｃ）に示すように、全体でのエッチング深さが４０ｎｍとなるように、ｐ型ウェル層４０２の表面を等方向にエッチングする。
【０２７０】
このエッチングは、例えば、ＣＦ4 と酸素の混合ガスをマイクロ波によって放電させ、フッ素ラジカルを基板に供給することにより行なう。
【０２７１】
次に図３１（ｄ）に示すように、ｐ型ウェル層４０２の表面が露出しているソース・ドレイン領域上に２％砒素を含有する厚さ１００ｎｍのシリコン薄膜を選択的に堆積する。
【０２７２】
この選択堆積は、例えば、ＳｉＨ2 Ｃｌ2 とＡＢＨ5 の混合ガスを用いて、基板温度７５０℃にて行なう。このシリコン薄膜４０９は、ｎチャネルＭＯＳトランジスタにおける高濃度の浅いｎ型ソース・ドレイン層となる。なお、堆積層中の砒素濃度は、低抵抗のソース・ドレインを形成する点から、少なくとも１０19ｃｍ-3が必要である。
【０２７３】
次に図３２（ａ）に示すように、全面に厚さ４０ｎｍのシリコン窒化膜４１０をＣＶＤ法により堆積した後、フォトリソグラフィによりｎチャネルＭＯＳトランジスタの領域を覆うレジスト４００を形成する。
【０２７４】
次に同図（ａ）に示すように、異方性ドライエッチングによりシリコン窒化膜４１０，４０８を全面エッチングすることにより、ｐチャネルＭＯＳトランジスタのゲート部側壁にシリコン窒化膜４１０，４０８を残置させる。このシリコン窒化膜４１０，４０８は、ｐチャネルＭＯＳトランジスタの側壁ゲート絶縁膜となる。この後、図３２（ｂ）に示すように、レジスト４００を剥離する。
【０２７５】
次に図３２（ｃ）に示すように、全体でのエッチング深さが８０ｎｍとなるように、ｐチャネルＭＯＳトランジスタ領域のｎシリコン基板４０１の表面を等方性エッチングする。
【０２７６】
このエッチングは、例えば、ＣＦ4 と酸素の混合ガスをマイクロ波によって放電させ、フッ素ラジカルを基板に供給することにより行なう。
【０２７７】
次に図３２（ｄ）に示すように、ｎ型シリコン基板４０１の表面が露出しているソース・ドレイン領域上に、２％ボロンを含有する厚さ１００ｎｍのシリコン薄膜４１１を選択的に堆積する。
【０２７８】
この選択堆積は、例えば、ＳｉＨ2 Ｃｌ2 とＢＣｌ3 の混合ガスを用いて、基板温度８００℃にて行なう。このシリコン薄膜４１１は、ｐチャネルトランジスタにおける高濃度で浅いｐ型ソース・ドレイン層となる。なお、堆積層中のボロン濃度は、低抵抗のｎ型ソース・ドレイン層を形成する点から、少なくとも１０19ｃｍ-3が必要である。
【０２７９】
次に図３３（ａ）に示すように、異方性エッチングにより、ｎチャネルＭＯＳトランジスタ領域のｎ型ソース・ドレイン層上のシリコン窒化膜４１０を除去する。すなわち、ゲート部側壁にシリコン窒化膜４１０を残置させる。
【０２８０】
次に図３３（ｂ）に示すように、全面に厚さ３０ｎｍのチタン薄膜４１２、厚さ５０ｎｍのチタンナイトライド薄膜４１３をスパッタ法により順次堆積した後、窒素雰囲気中、７００℃で１分間，熱処理することにより、チタン薄膜４１２を全てシリコン基板と反応させ、ｎ型ソース・ドレイン層上にのみチタンシリサイド膜４１４を形成する。
【０２８１】
次に図３３（ｃ）に示すように、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド薄膜４１３、絶縁膜上の未反応のチタン薄膜４１２を選択的に剥離する。
【０２８２】
次に図３３（ｄ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜４１５をＣＶＤ法により堆積した後、異方性ドライエッチングによりシリコン酸化膜４１５にコンタクトホールを開口する。
【０２８３】
次に同図（ｄ）に示すように、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ３００ｎｍのアルミニウム膜を堆積した後、このアルミニウム膜をパターニングしてソース・ドレイン電極４１６を形成する。この後、４５０℃で１５分、水素を１０％含む窒素雰囲気中で熱処理する。
【０２８４】
この方法で形成したＣＭＯＳインバータを用い、リングオシレータを構成し、その一段当たりの遅延時間を測定した。図３４に，遅延時間の動作電圧依存性を示した。また、比較のため、イオン注入法でソース・ドレイン拡散層を形成する従来方法で形成した場合の結果も示してある。ここで、接合深さは、７００オングストロームと同じ値としている。すなわち、本発明を用いた方法については、接合深さを決定する、シリコンのエッチング深さを７００オングストローム、従来方法については、ＬＤＤ領域の接合深さを７００オングストロームとした。図３４から、動作電圧によらず、本発明の方が遅延時間が短いことが分かる。
【０２８５】
図３５に、本発明の方法、従来方法でソース・ドレインを形成したそれぞれの場合についての不純物の二次元分布を示す。単位はｃｍ-2である。
【０２８６】
本発明の方法（図３５（ａ））によると、従来方法（図３５（ｂ））と比較して、接合位置付近で、急俊なプロファイルを得ることができる。したがって、同じ接合深さの場合でも、本発明の方が従来よりもＭＯＳトランジスタの動作にとって寄生抵抗となるソース・ドレインのシート抵抗を低減できる。これにより、本発明を用いてＣＭＯＳインバータを構成すると、図３４R>４に示したように、遅延時間は短縮される。
【０２８７】
なお、本実施形態では、ｎ型ソース・ドレイン層を形成した後に、ｐ型ソース・ドレイン層を形成したが、この順序は必ずしもこの通りではなくとも、例えば逆とすることも可能である。
【０２８８】
また、一方のチャネルタイプのＭＯＳトランジスタのみ、不純物添加シリコン膜を埋め込むことで形成し、他方のチャネルタイプのＭＯＳトランジスタは、従来技術である、イオン注入で形成することも、必要に応じて行なっても良い。
【０２８９】
また、本実施形態の方法は、ＣＭＯＳ集積回路の素子の微細化にともなって必要とされる、浅く低抵抗のソース・ドレイン層を形成でき、動作上の高速化にも有効であることが確かめられた。
【０２９０】
また、製造工程数については、マスク工程数で比較して、本発明の方法によれば、２工程で済むのに対し、従来方法では、ｎチャネルおよびｐチャネルのそれぞれのＭＯＳトランジスタについて、側壁ゲート絶縁膜の形成前のＬＤＤ形成のためのイオン注入と、側壁ゲート絶縁膜の形成後のイオン注入が必要であり、合計４工程となる。このことから、本発明の構造（埋め込み形成型のソース・ドレイン層）は製造工程数の削減に有利な構造であることが分かる。すなわち、本構造は、高濃度で浅いソース・ドレイン層を容易に形成できる構造である。
【０２９１】
（第１２の実施形態）
図３６および図３７は、本発明の第１２の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図である。
【０２９２】
まず、図３６（ａ）に示すように、半導体基板、例えば面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリコン基板５０１を用い、通常の選択酸化法によって０．６μｍ程度の素子分離絶縁膜５０２を形成する。続いて、熱酸化によって厚さ１０ｎｍのゲート絶縁膜５０３を形成し、この上に厚さ１００ｎｍの不純物ドープ多結晶シリコン膜５０４、厚さ３００ｎｍのタングステンシリサイド膜５０５を順次形成し、さらにその表面にＣＶＤ法によって厚さ１５０ｎｍのシリコン酸化膜５０６を形成する。その後、これらの積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。
【０２９３】
その後、図３６（ｂ）に示すように、ゲート部側壁に厚さ１００ｎｍ程度のシリコン酸化膜５０７を形成する。このシリコン酸化膜５０７は、全面に厚さ１５０ｎｍのシリコン酸化膜をＣＶＤ法により堆積した後、異方性ドライエッチングにより全面エッチングすることにより得られる。
【０２９４】
この後、シリコンを等方的にエッチングする工程とシリコンを異方的にエッチングする工程とを組み合わせることで、エッチング形状を制御した。
【０２９５】
まず、エッチング条件は、ＣｌＦ3 ガスによって、エッチング深さが３０ｎｍとなるように、異方性エッチングした。このときの形状を図３６（ｃ）に示す。図３６（ｃ）では、基板に対して垂直方向にエッチングが進行する面（面方位（１００））と、ゲート電極側壁の下にもぐり込むようにして形成される面（面方位（１１１））とが、形成されていることがわかる。
【０２９６】
さらに、等方性エッチングによって、全体でのエッチング深さが５０ｎｍと薄くなるようにエッチングを行なった。ここで、エッチングは、ＣＦ4 と酸素との混合ガスをマイクロ波によって放電させた後、試料上に供給することによって行なった。このときの形状を図３７（ａ）に示す。
【０２９７】
この後、図３７（ｂ）に示すように、ＲＩＥによって基板を５０ｎｍエッチングした。ここではＨＢｒと酸素との混合ガスを用いＲＩＥを行なった。
【０２９８】
この後、図３７（ｃ）に示すように、基板が露出しているソース・ドレイン領域にボロンを含有するシリコン薄膜５０８を形成した。この時ボロンの濃度は、低抵抗の拡散層を形成する点から、１０19ｃｍ-3以上であることが望ましい。
【０２９９】
この後、全面に３００ｎｍのシリコン酸化膜５０９をＣＶＤ法により堆積した後、図３７（ｄ）に示すように、シリコン酸化膜５０９中にコンタクト孔を異方性ドライエッチングにより開口した。続いて、シリコン、銅をそれぞれ例えば０．５％ずつ含有するアルミニウム膜５１０を８００ｎｍ堆積した。このアルミニウム膜と電極としてパターニングした後、４５０℃で１５分、水素を１０％含む窒素雰囲気中で熱処理した。
【０３００】
このＭＯＳトランジスタについて、ＣｌＦ3 による異方性エッチングおよびＣＦ4 と酸素との混合ガスを用いた等方性エッチングの両方を行なった場合、ＣｌＦ3 による異方性エッチングのみを行なった場合、ＣＦ4 と酸素との混合ガスを用いたエッチングのみを行なった場合、それぞれのＭＯＳトランジスタの特性を比較した。ゲート長をパラメータとして、ＭＯＳトランジスタのしきい値の変化を調べた。
【０３０１】
図４０に示したように、等方性エッチングのみを行なったもの（図中△印）では、ゲート長が短くなるにつれてしきい値電圧の低下が起こった。これに対して、異方性エッチングのみ（図中□印）、また、異方性エッチングと等方性エッチングの両方を行なったもの（図中○印）では、しきい値電圧の低下が起こらなかった。したがって、ショートチャネル効果に対して、異方性エッチングが効果があることがわかった。これは、ＣＦ4 と酸素との混合ガスを用いたエッチングのみを行なった場合では、等方性エッチングの結果ゲート下の深い領域で高濃度領域の距離が近づいているためと考えられる。
【０３０２】
また、図４１に示したように、その静特性を比較したところ、低いドレイン電圧の領域においては、ドレイン電流に違いはほとんど見られない。このことは、等方性エッチングのみを行なった場合（図中ｂ）に、拡散層における高濃度領域は大きくできるにもかかわらず、チャネルに近い領域で高濃度層が深く形成されていても、寄生抵抗の低抵抗化には効いていないことを示している。
【０３０３】
なお、異方性エッチングおよび等方性エッチングを行なった場合にも図中ｂのような曲線を描いた。しかし、ＣｌＦ3 による異方性エッチングのみを行なった場合（図中ａ）には、ドレイン電圧が高くなるに従い、ドレイン電流が増大してしまっていることがわかる。これは、異方性エッチングによって、曲率半径の極めて小さい部分が形成され、この領域の電界強度が極めて強くなったため、ブレークダウンによって電流値が増大したものと考えられる。なお、異方性エッチングおよび等方性エッチングを行なった場合にも図中ｂのような曲線を描いた。
【０３０４】
さらにまた、図４１に、異方性エッチングおよび等方性エッチングを行なった後に続けてＲＩＥを行なった場合（図中ｃ）の結果を示した。ＲＩＥを行なった場合、ドレイン電流の立上がりが鋭いことがわかるが、これは、ＲＩＥにより拡散層の深さ方向が高濃度に形成でき、寄生抵抗が低くなったことを示している。
【０３０５】
この結果から、本発明の、異方性エッチングと等方性エッチングを行なった後、不純物を高濃度に含有するシリコンを堆積し、拡散するプロセスが、短チャネル効果の抑止と同時に、ドレイン耐圧の高いトランジスタの形成に有効であり、ＭＯＳ集積回路の素子の微細に伴う浅い拡散層の形成に有効であることが確かめられた。
【０３０６】
なお、シリコン基板として、面方位の異なったものを使用することで、エッチング細部の形状を制御することができ、これによって、個々のトランジスタに対して、最適の拡散層形状を形成することができる。
【０３０７】
また、本実施形態では、ｐ型ＭＯＳトランジスタを形成するために、ボロンを含有するシリコンを用いたが、ｎ型ＭＯＳトランジスタを形成するためには、ボロンの代わりに燐、またはヒ素を含有するシリコン膜を形成すればよい。
【０３０８】
本実施形態では、異なる面方位にエッチングが進行する異方性エッチングをＣｌＦ3 ガスにより行なったが、Ｃｌを含むガスまたはプラズマガスを用いることもできる。
【０３０９】
また、ＫＯＨ等のウェットエッチングでも構わない。また、等方性エッチングをＣＦ4 と酸素との混合ガスにより行なったが、ＣＦ4 のみでもよく、塩素以外のハロゲン例えば弗素を含むガス例えば、Ｆ，ＮＦ3 等のガスでもよい。また、弗硝酸系のウェットエッチングでも構わない。
【０３１０】
また、本実施形態では、異なる面方位に異方性エッチングを行なった後に、等方性エッチングを行なっているが、所望の拡散層の形状によってエッチングの順序は逆でも構わない。
【０３１１】
（第１３の実施形態）
図４２は、本発明の第１３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【０３１２】
まず、従来例と同様にして被抵抗４〜５Ωｃｍのｎ型シリコン基板６０１の表面に素子分離絶縁膜６０２を形成して分割された素子領域内に、ゲート絶縁膜３となる酸化シリコン膜を介して多結晶シリコン膜６０４を形成し、続いてこの多結晶シリコン膜６０４に熱拡散法等により不純物を添加する。そして、酸化シリコン膜６０８を全面堆積し、チャネル領域のみを残して酸化シリコン膜６０８および多結晶シリコン膜６０４をＲＩＥ法によりパターニングし、ゲート電極４を形成する。この後、さらにこの上層に酸化シリコン膜６０８を堆積し、ＲＩＥ法によりエッチバックしゲート電極側壁にのみ酸化シリコン膜６０８Ｓを残置せしめる。続いてソース・ドレインとなる拡散層領域のゲート絶縁膜６０３を除去する。その後、ＨＦ溶液中に試料を入れ、続いて溶存酸素量が１０ｐｐｍ以下の純水中で試料を洗浄することにより、化学的に活性なシリコン表面を露出する（図４２（ａ））。ここで、洗浄に溶存酸素量が多い純水を用いた場合は、洗浄中およびその後の乾燥中にシリコン表面上に自然酸化膜が形成されてしまい、均一な堆積膜を成長させることはできず、さらにはこの堆積膜を拡散源としてドーパントを拡散する際の障害となってしまう。したがって、１０ｐｐｍ以下といった溶存酸素量の少ない純水を用いることが望ましい。
【０３１３】
この後、通常の拡散炉型の減圧ＣＶＤ炉に入れ、水素を１００〜３０００ｃｃ／ｍｉｎ流し、１８０〜４００℃の所定の温度に基板を加熱する。この後、水素ガスの流量を適当な堆積条件、例えば水素ガス流量を１０００ｃｃ／ｍｉｎに設定して安定させた後、シランガス（ＳｉＨ4 ）を１〜１００ｃｃ／ｍｉｎ流す。このとき、上記温度領域でシランが分解して基板上にシリコンが堆積するという現象は見られなかった。これは、基板の温度が通常のシリコンの選択成長が起こる温度よりも十分低く、かつ水素ガスを流すことによりシランガスの分解が抑制されているためである。
【０３１４】
このようにして、水素ガスおよびシランガスを流したまま、さらに三塩化硼素ガスを０．１〜１００ｃｃ／ｍｉｎ流す。この三塩化硼素は導電性部分であるシリコン表面に吸着し、電子を受け取ることにより還元される。さらに、この還元により形成された塩素はシランあるいは他の塩素と反応することにより、シリコン表面から脱離する。この結果、図４２（ｂ）に示すように、ソース・ドレイン領域を露呈するシリコン表面にのみ選択的にボロン堆積膜が形成される。このとき堆積速度は、１〜５０ｎｍ／ｍｉｎであった。
【０３１５】
図４３に、基板温度３７０℃、三塩化硼素ガス流量５０ｓｃｃｍ、シランガス流量５０ｓｃｃｍ、水素ガス流量１０００ｓｃｃｍとして、ボロン堆積膜を選択的に成長した一例を示すが、これに見られるように三塩化硼素ガスおよびシランガスを流しはじめてから約２０分間はシリコン酸化膜上には成長せず、シリコン表面には約３００ｎｍのボロン堆積膜が成長した。なお、シランガス１〜１００ｃｃ／ｍｉｎ、三塩化硼素ガス０．１〜５０ｃｃ／ｍｉｎで基板温度を４００〜８００℃とすると、シランガスの分解も誘起され、シリコン表面上にのみ選択的にボロン添加シリコン膜が形成された。このとき、シランガスと三塩化硼素ガスとの流量比によって、堆積するボロン添加シリコン膜のボロン濃度は１×１０19ｃｍ-3〜１×１０22ｃｍ-3の所望の濃度にすることができる。
【０３１６】
この後、１０００℃２分間の窒素雰囲気中で熱処理を施すことにより、このようにして形成されたボロン堆積膜あるいはボロン添加シリコン膜から、シリコン基板中へボロン原子を取り込ませ、図４２（ｃ）に示すように拡散層６０５を形成する。ここで、ボロンを３×１０20ｃｍ-3含有するボロン添加シリコン膜を５０ｎｍ成長させた場合について、拡散層の接合深さおよびシート抵抗を測定したところ、それぞれ７５ｎｍ、１２０Ω／□であった。このようにして、浅い拡散層を制御性良くかつ選択性良く形成することができた。
【０３１７】
さらに、図４２（ｄ）に示されるように、拡散層上にチタンをスパッタし、７００℃３０秒の熱処理を施し、シリサイド層６０９を形成する。続いて、ＣＶＤによりシリコン酸化膜６１０を堆積し、ＲＩＥ法によりコンタクトホールをパターニングし、ここに電極としてアルミニウム膜６１１を堆積する。このとき、シリサイド層へボロンが拡散するが、図４２（ｃ）で形成されたボロン堆積膜あるいはボロン添加シリコン膜のボロン濃度は十分高いために、シリサイド中にボロンが拡散してもソース・ドレインとなる拡散層中のボロン濃度への影響は少ない。ここで、拡散層上にチタンのシリサイド層を設けたが、これに限定されるものではなく、ニッケル、コバルトのシリサイド層といったものでも同様の効果が得られる。
【０３１８】
なお、本実施形態では第２のガスとしてシランガスに水素ガスを混合させたが、水素は省いてもよい。また、ボロンのハロゲン化物として三塩化硼素の場合について説明したが、これに限定されるものではなく、他のハロゲン化物、三弗化硼素（ＢＦ3 ）や三臭化硼素（ＢＢｒ3 ）等でもよい。さらには、シラン系ガスとしてモノシランを例にとり挙げたが、ジシラン（Ｓｉ2 Ｈ6 ）をはじめ、ＳｉＨ2 Ｃｌ2 ，ＳｉＣｌ4 ，ＳｉＦ4 ，Ｓｉ2 Ｈ4 Ｃｌ2 ，ＳｉＨ2 Ｆ2 ，Ｓｉ2 Ｈ2 Ｃｌ4 ，Ｓｉ2 Ｃｌ6 ，Ｓｉ2 Ｈ4 Ｆ2 ，Ｓｉ2 Ｈ2 Ｆ4 ，Ｓｉ2 Ｆ6 でもよい。
【０３１９】
また、上記ガスの分解は、単なる熱分解反応のみでなく、光照射等、解離反応を促進する方法を組み合わせても実行可能である。
【０３２０】
また、堆積したボロン層あるいはボロン添加シリコン膜からボロン原子をシリコン結晶中に取り込む方法として、熱エネルギーを加えるようにしたが、表面からＵＶ光を照射したりするなど、光、イオンあるいは電子線によるエネルギーを用いてボロン原子をシリコン中に取り込ませるようにしてもよい。これらの方法のうち、表面からＵＶ光を照射する方法は、シリコン表面にのみエネルギーを付与することができるため、シリコン基板中の表面以外の不純物状態を変えることがなく表面付近にボロンを取り込ませることができる。
【０３２１】
（第１４の実施形態）
図４４は、本発明の第１４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【０３２２】
まず、従来例と同様にして被抵抗４〜５Ωｃｍのｎ型シリコン基板６０１表面に素子分離絶縁膜６０２を形成して分解された素子領域内に、ゲート絶縁膜６０３となる酸化シリコン膜を介して多結晶シリコン膜６０４を形成し、続いてこの多結晶シリコン膜６０４に熱拡散法等により不純物を添加する。そして、酸化シリコン膜６０８を全面堆積し、チャネル領域のみを残して酸化シリコン膜６０８および多結晶シリコン膜６０４をＲＩＥ法によりパターニングし、ゲート電極６０４を形成する。この後、さらにこの上層に酸化シリコン膜６０８を堆積し、ＲＩＥ法によりエッチバックしゲート電極側壁にのみ酸化シリコン膜６０８Ｓを残置せしめる。続いてソース・ドレインとなる拡散層領域のゲート絶縁膜６０３を除去する。その後ＨＦ溶液中に試料を入れ、続いて溶存酸素量が１０ｐｐｍ以下の純水中で試料を洗浄することにより、化学的に活性なシリコン表面を露出する（図４４（ａ））。ここで、溶存酸素量が多い純水を用いた場合は、洗浄中およびその後の乾燥中にシリコン表面上に自然酸化膜が形成されてしまい、均一なエッチングを行なうことはできず、平滑なエッチング表面が得られない。したがって、１０ｐｐｍ以下といった溶存酸素量の少ない純水を用いることが望ましい。
【０３２３】
この後、エッチング室とＣＶＤ室とが接続された真空装置に試料を入れ、まずエッチング室において−１９６℃〜３００℃の所定の温度に基板を冷却あるいは加熱する。このとき、シリコン表面上に自然酸化膜が形成されるのを抑えるために、０．１３３Ｐａ以下の真空あるいはアルゴンを１００〜５０００ｃｃ／ｍｉｎ流す。ここでは、非酸化性ガスとしてアルゴンを用いたが、これ以外の非酸化性ガスを用いても同様の効果が得られる。
【０３２４】
次いで、四弗化炭素（ＣＦ4 ）を１〜５００ｃｃ／ｍｉｎ流し、流量および圧力が安定した後、マイクロ波放電により四弗化炭素を活性化し、生成されたラジカルを試料に供給する。シリコン表面では、主にシリコンと弗素ラジカルとが反応し、四弗化シリコン（ＳｉＦ4 ）の形でシリコン表面から脱離し、エッチングが進行する。このとき、エッチング速度は、１〜２０ｎｍ／ｍｉｎであった。このようにして、所望の深さだけエッチングした後、試料をＣＶＤ室に真空搬送し、３００℃〜８００℃の所定の成膜温度まで酸化性ガス分圧を１３３０Ｐａ以下に抑えて基板を加熱する。
【０３２５】
次いで、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）ガスを１０〜１００ｃｃ／ｍｉｎ、および三塩化硼素（ＢＣｌ3 ）を０．１〜１００ｃｃ／ｍｉｎ流す。このジクロルシランと三塩化硼素はシリコン表面でのみ熱分解し、選択的にボロン添加シリコン膜が堆積する。このとき、堆積速度は、１〜１０ｎｍ／ｍｉｎであった。また、このときのジクロルシランガスと三塩化硼素ガスとの流量比によって、堆積するボロン添加シリコン膜のボロン濃度は１×１０19〜１×１０22ｃｍ-3の所望の濃度にすることができる。
【０３２６】
上記のように、エッチング後連続して成膜の工程に移ったが、このときシリコン基板の晒される雰囲気によって、シリコン基板とボロン添加シリコン膜界面に吸着する酸素量は異なる。例えば、エッチング後大気に一旦晒したり、酸素や水といった酸化性ガスが多量に存在する雰囲気下で試料を加熱すると、エッチングしたシリコン表面にその水分子や酸素分子が吸着し酸化が進行してしまう。
【０３２７】
図４５（ａ）にシリコン基板とボロン添加シリコン膜との界面を含む領域の酸素濃度をＳＩＭＳにより分析した例を示すが、シリコン表面がエッチング工程と成膜工程の間酸化されると、界面に多量に検出される。
【０３２８】
図４５（ｂ）に、３５０℃における真空装置内の酸素分圧と、試料をその雰囲気に１時間晒したときのシリコン基板とボロン添加シリコン膜界面の酸素量の関係を示す。これによると、酸素分圧を１３３０Ｐａ以上ではシリコン表面の酸化が進行し、１×１０15ｃｍ-2以上の酸素が検出されている。
【０３２９】
このように、酸化されたシリコン表面上にボロン添加シリコン膜を成長させると、図４６（ａ）に示されるように良好な選択性が得られないばかりでなく、シリコン基板上のボロン添加シリコン膜の結晶は多結晶になる。また、このような自然酸化膜が存在していると、ボロン添加シリコン膜からのボロンの拡散が阻害され、制御性に優れた不純物拡散が困難となる。
【０３３０】
一方、この酸素分圧を１３３０Ｐａ以下に下げると、シリコン表面の酸化が抑止され、図４６（ｂ）に示されるように選択成長が可能となった。
【０３３１】
特に、シリコン基板とボロン添加シリコン膜界面の酸素量を４×１０14ｃｍ-2以下に抑えることができれば、シリコン基板上のボロン添加シリコン膜はエピタキシャル成長する。
【０３３２】
また、エッチング後その表面が酸化してしまったシリコン基板でもＨＦ溶液中でディップさせ、続いて溶存酸素量が１０ｐｐｍ以下の純水中で試料をリンスして、ＣＶＤ炉に入れて成膜すれば、シリコン表面に吸着する酸素量を４×１０14ｃｍ-2まで減少させることができるが、同時に図４６（ｃ）に示されるように、ゲート酸化膜３までもエッチングしてしまう。したがって、接続された真空装置内で酸化性ガス分圧を１３３０Ｐａ以下に抑えて、エッチング工程と成膜工程とを連続して行うことが望ましい。
【０３３３】
このようにして堆積したボロン添加シリコン膜６０７が図４４（ｃ）に示すように直接拡散層を形成することになる。エッチングの深さを５０ｎｍとし、ここへボロンを３×１０20ｃｍ-3含有するボロン添加シリコン膜を５０ｎｍ成長させた場合について、拡散層のシート抵抗を測定したところ、１２０Ω／□であった。さらに、この試料についてＳＩＭＳによりボロンの深さ方向を分析した結果、接合深さとエッチング深さとが一致しており、しかもボロン濃度は接合界面で急激に低下し、急峻なプロファイルが得られていることを確認した。このようにして、本実施形態によれば、シリコン表面の酸化、汚染を避けることができ、浅く高濃度の拡散層を極めて制御性良くかつ選択性良く形成することができた。
【０３３４】
また、図４４（ｄ）に示されるように拡散層上にチタンをスパッタし、アニールにより７００℃３０秒の熱処理を施し、シリサイド層６０９を形成する。続いて、ＣＶＤによりシリコン酸化膜６１０を堆積し、ＲＩＥ法によりコンタクトホールをパターニングし、ここに電極としてアルミニウム膜６１１を堆積する。このとき、シリサイド層を形成する際にシリサイド層にボロンが拡散するが、図４４（ｃ）で形成されたボロン添加シリコン膜６０７のボロン濃度は十分に高いために、シリサイド層中にボロンが拡散してもソース・ドレインとなる拡散層中のボロン濃度への影響は少ない。ここで、拡散層上にチタンのシリサイド層を設けたが、これに限定されるものではなくニッケル、コバルトのシリサイド層といったものでも同様の効果が得られる。
【０３３５】
なお、上記実施形態ではエッチングガスとして四弗化炭素を用い、マイクロ波により放電させて生成される弗素ラジカルでエッチングを行った場合について説明したが、これに限定されるものではなく、三弗化塩素（ＣｌＦ3 ）、六弗化硫黄（ＳＦ6 ）、弗素（Ｆ2 ）、塩素（Ｃｌ2 ）等のハロゲン系エッチングガスでもよい。
【０３３６】
さらには、ボロン添加シリコン膜成長用ガスの少なくとも水素およびシリコンを含むガスとして、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）を例に挙げたが、シラン（ＳｉＨ4 ）をはじめ、Ｓｉ2 Ｈ6 ，ＳｉＣｌ4 ，Ｓｉ2 Ｆ4 Ｃｌ2 ，Ｓｉ2 Ｈ4 Ｃｌ2 ，ＳｉＨ2 Ｆ2 ，Ｓｉ2 Ｈ2 Ｃｌ4 ，Ｓｉ2 Ｃｌ6 ，Ｓｉ2 Ｈ4 Ｆ2 ，Ｓｉ2 Ｈ2 Ｆ4 ，Ｓｉ2 Ｆ6 でもよい。また、３族または５族元素のハロゲン化物を含むガスとして、三塩化硼素（ＢＣｌ3 ）を例に挙げたが、Ｂ2 Ｈ6 ，ＢＦ3 等でもよい。また、ｎ型不純物拡散層を形成する場合には、ＰＨ3 やＡｓＨ3、あるいはリンやヒ素を含むハロゲン化物を用いても同様な効果が得られる。
【０３３７】
また、単なる熱分解反応のみでなく、光照射等、解離反応を促進する方法を組み合わせても実行可能である。
【図面の簡単な説明】
【０３３８】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図
【図２】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図３】エッチング速度と基板温度との関係を示す特性図
【図４】酸化性ガス分圧と界面の酸化量との関係を示す特性図
【図５】界面酸素量とシリコン膜の平均膜厚との関係を示す特性図
【図６】シリコン酸化膜上のフッ素量と堆積するシリコン膜の選択性比との関係を示す特性図
【図７】シリコン表面および酸化膜表面のフッ素量の基板温度の依存性を示す図
【図８】シリコン表面および酸化膜上に形成される非晶質ボロン添加シリコン膜の膜厚の成膜時間の依存性を示す図
【図９】基板温度とシリコン表面上に堆積するボロン添加シリコン膜の堆積速度との関係を示す特性図
【図１０】堆積時間と膜厚と下地との関係を示す特性図
【図１１】他の条件での堆積時間と膜厚と下地との関係を示す特性図
【図１２】他の条件での堆積時間と膜厚と下地との関係を示す特性図
【図１３】従来の選択ＣＶＤ法を示す工程断面図
【図１４】従来のダイレクトコンタクト技術を示す工程断面図
【図１５】本発明の第３の実施形態に係るｐチャネルＭＯＳトランジスタの前半の製造方法を示す工程断面図
【図１６】本発明の第３の実施形態に係るｐチャネルＭＯＳトランジスタの後半の製造方法を示す工程断面図
【図１７】ドレイン電圧とドレイン電流とソース・ドレイン層の厚さとの関係を示す特性図
【図１８】本発明の第４の実施形態に係るｐチャネルＭＯＳトランジスタの製造方法を示す工程断面図
【図１９】ゲート電圧とドレイン電流とソース・ドレイン層の厚さとの関係を示す特性図
【図２０】ソース・ドレイン層の厚さとドレイン電流との関係を示す特性図
【図２１】本発明の第５の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２２】本発明の第６の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２３】本発明の第７の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２４】本発明の第８の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２５】本発明の第９の実施形態に係るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２６】本発明、従来法によるソース・ドレインの不純物（ボロン）の２次元分布を示す図
【図２７】本発明、従来法によるソース・ドレインの深さとシート抵抗との関係を示す図
【図２８】本発明、従来法によるリングオシレータの遅延時間の電源電圧依存性を示す図
【図２９】シリコンからなるソース・ドレイン層およびＳｉＧｅからなるソース・ドレイン層のＩD −ＶD 特性を示す図
【図３０】本発明の第１１の実施形態に係るＣＭＯＳトランジスタの前半の製造方法を示す工程断面図
【図３１】本発明の第１１の実施形態に係るＣＭＯＳトランジスタの中半の製造方法を示す工程断面図
【図３２】本発明の第１１の実施形態に係るＣＭＯＳトランジスタの中半の製造方法を示す工程断面図
【図３３】本発明の第１１の実施形態に係るＣＭＯＳトランジスタの後半の製造方法を示す工程断面図
【図３４】本発明、従来法によるリングオシレータの遅延時間の電源電圧依存性を示す図
【図３５】本発明、従来法によるソース・ドレインの不純物の二次元分布を示す図
【図３６】本発明の第１２の実施形態に係るＭＯＳトランジスタの前半の製造方法を示す工程断面図
【図３７】本発明の第１２の実施形態に係るＭＯＳトランジスタの後半の製造方法を示す工程断面図
【図３８】異方性エッチングのエッチング深さとエッチング形状との関係を示す断面図
【図３９】異方性エッチングのエッチング形状と面方位との関係を示す断面図
【図４０】本発明の効果を説明するためのゲート長としきい値電圧との関係を示す特性図
【図４１】本発明の効果を説明するためのドレイン電圧とドレイン電流との関係を示す特性図
【図４２】本発明の第１３の実施形態に係る半導体装置の製造方法を示す工程断面図
【図４３】堆積時間と膜厚と下地との関係を示す特性図
【図４４】本発明の第１４の実施形態に係る半導体装置の製造方法を示す工程断面図
【図４５】本発明の効果を説明するための特性図
【図４６】本発明の効果を説明するための特性図および断面図
【図４７】従来のＭＯＳトランジスタの製造方法を示す工程断面図
【図４８】従来のＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す工程断面図
【図４９】基板上に形成された微細パターンを表す写真
【図５０】基板上に形成された他の微細パターンを表す写真
【図５１】基板上に形成された他の微細パターンを表す写真
【図５２】基板上に形成された他の微細パターンを表す写真
【符号の説明】
【０３３９】
１０１…ｎ型シリコン基板、１０２…素子分離絶縁膜、１０３…ゲート絶縁膜、１０４…多結晶シリコン膜、１０５…溝、１０６…側壁ゲート絶縁膜、１０７…ボロン添加シリコン膜、１０８…酸化シリコン膜、１０９…チタンシリサイド膜、１１０…ｐ型ソース・ドレイン層、１１１…ｐ型ソース・ドレイン層、１１２…シリコン酸化膜、１１３…シリコン酸化膜、１１４…ソース・ドレイン電極、１１５…ソース・ドレイン電極、２０１…ｎ型シリコン基板、２０２…素子分離絶縁膜、２０３…ゲート酸化膜、２０４…不純物ドープ多結晶シリコン膜、２０５…タングステンシリサイド膜、２０６…シリコン酸化膜、２０７…側壁ゲート絶縁膜、２０８…シリコン薄膜、２０９…ｐ型ソース・ドレイン散層、２１０…チタン薄膜、２１１…チタンナイトライド薄膜、２１２…チタンシリサイド膜、２１３…シリコン酸化膜、２１４…ソース・ドレイン電極、３０１…シリコン支持体、３０２…シリコン酸化膜、３０３…ｎ型シリコン層、３０４…素子分離絶縁膜、３０５…不純物添加多結晶シリコン膜、３０６…タングステンシリサイド膜、３０７…側壁ゲート絶縁膜、３０８…シリコン酸化膜、３０９…ゲート酸化膜、３１２…ｐ型ソース・ドレイン層、３１３…チタンシリサイド膜、３１４…シリコン酸化膜、３１５…ソース・ドレイン電極、４００…レジスト、４０１…ｎ型シリコン基板、４０２…ｐ型ウエル層、４０３…素子分離絶縁膜、４０４…ゲート酸化膜、４０５…不純物添加多結晶シリコン膜、４０６…タングステンシリサイド膜、４０７…シリコン酸化膜、４０８…シリコン窒化膜、４０９…シリコン薄膜（ｎ型ソース・ドレイン層）、４１０…シリコン窒化膜、４１１…シリコン薄膜（ｐ型ソース・ドレイン層）、４１２…チタン薄膜、４１３…チタンナイトライド薄膜、４１４…チタンシリサイド膜、４１５…シリコン酸化膜、４１６…ソース・ドレイン電極、５０１…シリコン基板、５０２…素子分離絶縁膜、５０３…ゲート絶縁膜、５０４…不純物ドープ多結晶シリコン膜、５０５…タングステンシリサイド膜、５０６…シリコン酸化膜、５０７…シリコン酸化膜、５０８…ボロンを含有したシリコン膜、５０９…シリコン酸化膜、５１０…アルミニウム膜、５１１…酸化膜、６０１…シリコン基板、６０２…素子分離絶縁膜、６０３…ゲート絶縁膜、６０４…ゲート電極、６０５…拡散層、６０６…イオン、６０７…不純物添加シリコン膜、６０８…酸化シリコン膜、６０９…シリサイド層、６１０…ＣＶＤ酸化シリコン膜、６１１…アルミニウム膜、６１２…エッチング表面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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