(57)【要約】【課題】画像拡大処理時のメモリからの読み出し回数を削減し、処理速度を向上する。【解決手段】主走査補間と共通の補間演算回路と、副走査方向の補間処理に関しては、１バースト分の入力データを格納する４つの入力バッファと、この入力バッファのから主走査方向の等しい４点のデータを順次取り出し、補間演算回路へ入力するデータ選択手段と、複数の補間係数を格納する副走査補間係数バッファと、補間演算結果を１バースト分格納する出力バッファと、ライン長をオフセットとして出力アドレスを更新するメモリ制御手段を有し、副走査方向が２倍以上の場合には、１ライン目の処理でメモリから読み出し入力バッファに格納したデータを第１の補間係数で処理した結果をメモリに書き込んだ後に、補間係数を更新し入力バッファ内のデータを使い２ライン目以降の補間データを生成する。【選択図】図１
2006135825.tif 000002
【特許請求の範囲】
【請求項１】
元画像データと拡大画像データとを複数ライン分ずつ格納可能な容量を有する画像メモリと、画像メモリに対して数バイト単位でバースト転送を行うメモリ制御部と、主走査・副走査方向何れかの複数画素より補間画素を計算する補間演算回路とを備え、該補間演算回路は更に１バースト転送単位の画素データを格納する複数のデータバッファと、主走査補間係数を格納する補間係数メモリと、副走査補間係数を格納する複数の補間係数レジスタとを備え、元画像と補間係数とを入力データとし、主走査・副走査方向の何れか一方を補間処理した中間データを該メモリに書き戻し、該中間データと補間係数とを入力データとし、主走査・副走査方向の他方の補間処理することにより２次元の拡大画像を得ることを特徴とする画像補間処理装置。
【請求項２】
副走査方向の拡大補間処理時には、前記画像メモリから複数ラインの画像データをバースト転送により読み出してデータバッファに格納し、データバッファ内のデータと第１の補間係数レジスタに格納された副走査補間係数により、第１の副走査補間データを生成し、データバッファ内のデータと第２の補間係数レジスタに格納された副走査補間係数により第２の副走査補間データを生成することで、画像メモリへのリードアクセス１回で複数ライン分の補間データを生成することを特徴とする前記請求項１記載の画像補間処理装置。
【請求項３】
主走査方向の補間処理時には、前記複数のデータバッファをリングバッファとして使用することが可能な構成とし、補間処理の進行により、前記画像メモリから複数の画素データをバースト転送により読み出してデータバッファに格納し、前記データバッファ内の画素データと前記補間係数メモリ上の補間係数を適宜更新することにより１ライン分の補間データを生成することを特徴とする請求項１又は２記載の画像補間処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル階調画像の拡大を行う画像補間処理装置に関し、更にはディジタル複写機、ファクシミリ装置、イメージスキャナ、イメージプリンタ、画像編集装置等に用いて好適な画像補間処理装置に関する。
【背景技術】
【０００２】
ディジタル画像の拡大方法として、画像データの挿入による方法と補間演算による方法が知られている。前者は画像のざらつきやモアレ縞の発生等の画像劣化が生じるという問題がある。これに対して、後者は画像劣化は少ないものの処理に時間が掛かり、回路規模が増大するという問題がある（例えば、特許文献１記載）。
【０００３】
補間処理を施す画像データの周辺の４点又は１６点の画素データを読み出してバッファメモリに別々に記憶させてパラレル処理により高速処理を図る第１の画像補間処理装置と、補間処理を施す画像データの周辺２ライン又は４ラインの画像データを読み出してラインバッファに格納し、ラインバッファから副走査方向の２点又は４点の画像データを順次読み出して補間処理したデータを中間データとしてメモリに格納し、１ライン分の副走査補間の終了後、メモリから中間データの周辺の４点又は１６点の画像データを順次読み出して演算していく第２画像補間処理装置があった。
【０００４】
図３は従来の第１の画像補間処理装置による補間処理を説明するための概略図である。
【０００５】
２×２点補間の場合、図３（ａ）の補間点Ｑ（Ｍ，Ｎ）を生成するために、周辺のＰ（ｍ，ｎ），Ｐ（ｍ＋１，ｎ），Ｐ（ｍ，ｎ＋１），Ｐ（ｍ＋１，ｎ＋１）の４点の画素データを用いて演算を行う。４×４点補間の場合、図３（ｂ）の補間点Ｑ（Ｍ，Ｎ）を生成するためには、周辺のＰ（ｍ−１，ｍ−ｎ），Ｐ（ｍ，ｎ−１），…，Ｐ（ｍ，ｎ），Ｐ（ｍ＋１，ｎ），…，Ｐ（ｍ＋１，ｎ＋２），Ｐ（ｍ＋２，ｎ＋２）の１６点の画素データを用いて演算を行う。
【０００６】
図５及び図６は従来の第２の画像補間処理装置による補間処理を説明するための概略図である。
【０００７】
図５（ａ），図６（ｂ）に示すように、Ｐ（ｍ，ｎ−１），Ｐ（ｍ，ｎ），Ｐ（ｍ，ｎ＋１），Ｐ（ｍ，ｎ＋２）の縦方向４点から、中間補間データＴ（ｍ，Ｎ）を４点補間演算により生成する。これを元画像の主走査方向の画素数分繰り返し副走査補間を行い、一旦画像メモリへ格納する。続いて、図５（ｂ），図６（ｂ）に示すように、Ｔ（ｍ−１，Ｎ），Ｔ（ｍ，Ｎ），Ｔ（ｍ＋１，Ｎ），Ｔ（ｍ＋２，Ｎ）の４点の横方向の中間データを用いて主走査補間を行い、これを繰り返すことによって補間画像を得る。
【０００８】
【特許文献１】特開平１１−２９６６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、従来の第１の画像補間処理装置においては、画像補間処理を行う際に、多数の周辺データをそれぞれ画素単位で主メモリから読み出し、バッファメモリに記憶させるように構成しなければならないため、メモリアクセスの際のアドレス制御が複雑になるとともに、４点又は１６点を同時に処理するための４個又は１６個の乗算器を必要とするため、回路規模が増大するという不具合があった。
【００１０】
図４は補間回路内部の構成を説明するブロック図である。
【００１１】
図４（ａ）に示すように４点補間の場合、画素データと補間係数を４個の乗算器４０１￣４０４により乗算し、４入力の加算器４０５により加算することにより補間データを得、１６点補間の場合は、図４（ｂ）に示すように、１６個の乗算器４０６￣４２１と１６入力の加算器４２２の構成となるため回路規模が増大する。
【００１２】
又、従来の第２の画像補間処理装置においては、補間演算処理を行うために必要な乗算器の数は２個又は４個であり、第１の画像補間処理装置と比べて補間演算回路自体の回路規模は抑えられるものの、１ライン分の副走査補間を行う際、メモリからラインバッファへデータを格納する必要があり、特に２倍以上の倍率で拡大する際には、同一ラインを複数回読み出すことにより、処理時間が長くなるという不都合があった。
【００１３】
本発明は上記問題に鑑みてなされたもので、その目的とする処は、回路規模の増大を抑え、高速で画像補間処理を行うことができる画像補間処理装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に掛る画像補間処理装置は、元画像データと拡大画像データとを複数ライン分ずつ格納可能な容量を有する画像メモリと、画像メモリに対して数バイト単位でバースト転送を行うメモリ制御部と、主走査・副走査方向何れかの複数画素より補間画素を計算する補間演算回路とを備え、該補間演算回路は更に１バースト転送単位の画素データを格納する複数のデータバッファと、主走査補間係数を格納する補間係数メモリと、副走査補間係数を格納する複数の補間係数レジスタとを備え、元画像と補間係数とを入力データとし、主走査・副走査方向の何れか一方を補間処理した中間データを該メモリに書き戻し、該中間データと補間係数とを入力データとし、主走査・副走査方向の他方の補間処理することにより２次元の拡大画像を得ることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、主走査補間処理と副走査補間処理とを単一の補間演算回路とすることで、補間演算回路を２個持つことによる回路規模の増大を抑制することが可能となる。又、メモリからのリードアクセス１回で、同一の２〜４ラインを周辺データとする副走査補間処理を行うことができるため、メモリアクセスによる補間処理の遅延を抑えた高速処理が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下に本発明の実施の形態を添付図面に基づいて説明する。
【００１７】
＜実施の形態１＞
図１は本発明の概要説明図であり、同図において、１０１は画像補間処理装置を制御するためのＣＰＵであり、このＣＰＵ１０１は、ＲＯＭ１０２に格納されたプログラムにより動作する。外部機器との画像データの通信を行う外部Ｉ／Ｆ１０３と、元画像データと拡大画像データとを複数ライン分ずつ格納可能な容量を有する画像メモリ１０５と、画像メモリ１０５に対して数バイト単位でバースト転送を行うメモリ制御部１０４と、主走査・副走査方向何れかの複数画素より補間画素を計算する画像補間処理部１０６とから成る。
【００１８】
図２は画像補間処理部１０６の詳細を説明するブロック図である。
【００１９】
画像補間処理部は補間制御部２０１により制御され、画像メモリ１０５からの読み出す複数ラインのアドレス情報を管理する入力アドレス管理部２０２と１バースト転送単位の画素データを格納する４個の入力バッファ２０３￣２０６と、補間係数を格納する補間係数バッファ２０８と、４点の画素データと補間係数から、補間データを計算する補間演算回路２０７と、生成された補間データを複数バースト分格納する出力バッファ２１０と、補間データを格納するメモリのアドレスを管理する出力アドレス管理部１０９を備える。
【００２０】
２５６×２５６画素で１画素２バイト有効ビット数１２ビットの元画像を４×４点補間により４倍に拡大する場合を例として本補間装置の機能を説明する。
【００２１】
出力バッファは４バースト分の容量を備えるものとする。又、１バースト単位は３２バイトとする。ＣＰＵ１０１は、主・副走査方向の補間係数を計算し、補間係数バッファ２０８に格納する。画像データは外部Ｉ／Ｆ１０３により受信されると、一旦画像メモリ１０５に格納される。
【００２２】
図７は画像メモリ１０５上のデータの配列を示す図である。
【００２３】
副走査補間は以下のような手順により実施される。即ち、画像メモリ１０５上の連続する２〜４ラインの先頭アドレスを入力アドレス管理部２０２に設定するとともに、拡大補間データの４ライン分の画像メモリ１０５への書き戻しアドレスを出力アドレス管理部２０９に設定し、補間制御部２０１により副走査補間が開始される。
【００２４】
入力アドレス管理部２０２により指定されたアドレスから、メモリ制御部１０４が複数バイト単位で読み出した４ラインのデータが入力バッファ２０３￣２０６に格納される。補間演算回路２０７は、入力バッファの各々から１画素ずつデータ取り込むとともに、補間係数バッファ２０８から第１の補間ラインの補間係数を取り込み補間演算処理して、出力バッファ２１０へ出力する。これを入力バッファに格納された画素数分繰り返して、第１の補間ラインの出力データが出力バッファに一杯になった時点で、メモリ制御部１０４を介して、バースト転送で画像メモリ１０５に書き戻す。続いて、補間演算回路２０７は、入力バッファ先頭から各々１画素ずつデータを取り込むとともに、補間係数バッファから第２の補間ラインの補間係数を取り込んで補間演算処理を行う。これらの処理を４補間ライン分繰り返した後、バースト転送により次の入力画像データを入力バッファに読み込み処理を続けることで、第１から第４までの補間ライン全てについての副走査補間処理が行われる。
【００２５】
ここで、副走査補間処理時のデータ処理について説明する。
【００２６】
図８は副走査補間処理時の各バッファの格納データの一例を示すブロック図である。４回のバースト転送により読み出されたデータは、第ｎ−１ラインのｍ番目の画素Ｐ（ｍ，ｎ−１）からｍ＋１５番目の画素Ｐ（ｍ＋１５，ｎ−１）のデータが入力バッファ２０３に格納され、第ｎラインのＰ（ｍ，ｎ）からＰ（ｍ＋１５，ｎ）のデータ、第ｎ＋１ラインのＰ（ｍ，ｎ＋１）からＰ（ｍ＋１５，ｎ＋１）のデータ、第ｎ＋２ラインのＰ（ｍ，ｎ＋２）からＰ（ｍ＋１５，ｎ＋２）のデータが各々入力バッファ２０４，２０５，２０６に格納され、４ライン×１６画素の補間演算が終了するたびに続くＰ（ｍ＋１６，ｎ−１）￣Ｐ（ｍ＋３１，ｎ−１）, Ｐ（ｍ＋１６，ｎ）￣Ｐ（ｍ＋３１，ｎ）, Ｐ（ｍ＋１６，ｎ＋１）￣Ｐ（ｍ＋３１，ｎ＋１），Ｐ（ｍ＋１６，ｎ＋２）￣Ｐ（ｍ＋３１，ｎ＋２）がバースト転送により画像メモリ１０５から読み出されて格納される。第Ｎラインから第Ｎ＋３ラインの補間演算を行うための補間係数が補間係数バッファ２０８に格納されている。中間補間結果Ｔは、出力バッファ２１０内部の４バースト分のバッファの各々の対応する画素位置に格納される。
【００２７】
図９は副走査補間処理時に補間演算回路２０７に入力されるデータの組み合わせと処理の順番を説明するための概念図である。
【００２８】
入力バッファ２０３￣２０６のデータを乗算器ａ￣ｄの一方の入力（補間核ａ￣ｄ）とし、補間係数バッファ２０８のＮ行目の補間演算に使用する補間係数を乗算器ａ￣ｄの他方の入力（補間係数ａ￣ｄ）として演算を行い、補間出力を得る。Ｓ（１）において、第ｎ−１ラインから第ｎ＋２ラインの各々ｍ番目の画素が補間核ａ￣ｄとしてセットされ、第Ｎライン目の補間演算に使用する補間係数ＳＣ（Ｎ，０）￣ＳＣ（Ｎ，３）が補間係数ａ￣ｄとして設定され、補間出力Ｔ（ｍ，Ｎ）が得られる。
【００２９】
Ｓ（２）において補間係数のみ第Ｎ＋１ライン目の補間演算で使用する補間係数ＳＣ（Ｎ＋１，０）￣ＳＣ（Ｎ＋１，３）を補間係数ａ￣ｄとし、補間出力Ｔ（ｍ，Ｎ＋１）を得る。Ｓ（３），Ｓ（４）で補間係数ａ￣ｄをそれぞれ、ＳＣ（Ｎ＋２，０）￣ＳＣ（Ｎ＋２，３）、ＳＣ（Ｎ＋３，０）￣ＳＣ（Ｎ＋３，３）とすることで、補間出力Ｔ（ｍ，Ｎ＋２），Ｔ（ｍ，Ｎ＋３）を得、同一補間核を使用した４倍拡大となる。
【００３０】
Ｓ（５）において、Ｐ（ｍ＋１，ｎ−１），Ｐ（ｍ＋１，ｎ），Ｐ（ｍ＋１，ｎ＋１），Ｐ（ｍ＋１，ｎ＋２）を補間核ａ￣ｄにセット（補間核の更新）し、Ｓ（１）と同様に補間係数ａ￣ｄをＳＣ（Ｎ，０）￣ＳＣ（Ｎ，３）として処理を行い、補間出力Ｔ（ｍ＋１，Ｎ）を得、Ｓ（６）￣Ｓ（８）ではＳ（２）￣Ｓ（４）と同様の補間係数の更新を行うことで、補間出力Ｔ（ｍ＋１，Ｎ＋１），Ｔ（ｍ＋１，Ｎ＋２），Ｔ（ｍ＋１，Ｎ＋３）を得る。
【００３１】
以下、同様に補間核と補間係数を更新して、Ｓ（６４）で、入力バッファ２０３￣２０６に格納されたデータにより出力バッファに４バースト分の補間結果が得られる。図１２は副走査補間により生成された中間データがバースト転送により格納された画像メモリ１０５内のデータの配列を示す図である。
【００３２】
次に、以下の手順により主走査補間を実施する。
【００３３】
即ち、画像メモリ１０５上の副走査補間処理済の画像データの先頭アドレスを入力アドレス管理部に設定する。入力アドレス管理部は、１バースト分の画像データが読み出されるごとにアドレスを更新する。読み出された画像データは、入力バッファ２０３，２０４，２０５，２０６に順に格納される。補間演算回路は、入力バッファから４画素分の連続する画素データを読み出し、補間係数バッファから各々の画素に対応する補間係数を取り込んで補間処理を行い、結果を出力バッファに格納する。
【００３４】
出力バッファに１バースト分のデータが揃った時点で、画像メモリ１０５に出力するとともに、出力アドレスは更新される。第１の入力画素データの取り込みにより４画素分の補間点か生成されるため、補間係数は順次更新されるが、入力データは更新されない。４画素分の補間点の生成されると、次の入力画素データを１画素取り込み、補間処理を続行する。これを繰り返して入力バッファ１個分の画素データを使い切ると、１バースト分のみ画像メモリ１０５からデータを読み出して、入力バッファに格納する。この処理を１ライン分繰り返すことで主走査補間処理が行われる。
【００３５】
ここで、主走査補間処理時のデータ処理について説明する。
【００３６】
図１３は主走査補間時の各バッファの格納データの一例を示すブロック図である。中間データの第Ｎラインのｍ画素目Ｔ（ｍ，ｎｎ）からｍ＋６３画素目Ｔ（ｍ＋６３，Ｎ）が４回のバースト転送により入力バッファ２０３￣２０６に格納され、補間係数バッファには主走査補間係数ＦＣ（０，０）, ＦＣ（０，１）, ＦＣ（０，２），ＦＣ（０３），…，ＦＣ（Ｍ，０），ＦＣ（Ｍ，１），ＦＣ（Ｍ，２）, ＦＣ（Ｍ，３）, …，ＦＣ（１０２３，０）, ＦＣ（１０２３，１）, ＦＣ（１０２３，２），ＦＣ（１０２３，３）が格納されている。
【００３７】
最終補間結果Ｑは画素順に生成され、出力バッファ２１０内部の４バースト分のバッファに順に格納されるが、１バースト分の補間データが生成された時点でバースト転送が可能となり、バースト転送中においても残りの３バースト分のバッファに補間結果が格納され、補間演算を停止させることなく処理が行われる。
【００３８】
図１４は主走査補間時に補間演算回路２０７に入力されるデータの組み合わせと処理の順番を説明するための概念図である。
【００３９】
入力バッファ２０３￣２０６のデータを補間核ａ￣ｄとし、補間係数バッファ２０８のデータを補間係数ａ￣ｄとして演算を行い、補間出力を得る。Ｓ（Ｍ＋１）において、第Ｎラインの第ｍ番目の副走査補間済みの中間データから第ｍ＋３番目のデータＴ（ｍ，Ｎ）, Ｔ（ｍ＋１，Ｎ），Ｔ（ｍ＋２，Ｎ），Ｔ（ｍ＋３，Ｎ）が補間係数ａ￣ｄとしてセットされ、第Ｍ番目の補間演算に使用する補間係数ＦＣ（Ｍ，０）￣ＦＣ（Ｍ，３）が補間係数ａ￣ｄとして設定することで、補間出力Ｑ（Ｍ，Ｎ）が得られる。
【００４０】
Ｓ（Ｍ＋１）￣Ｓ（Ｍ＋３）では、補間係数のみがＦＣ（Ｍ＋１，０）￣ＦＣ（Ｍ＋１，３）、ＦＣ（Ｍ＋２，０）￣ＦＣ（Ｍ＋２，３）、ＦＣ（Ｍ＋３，０）￣ＦＣ（Ｍ＋３，３）の順に更新され、Ｑ（Ｍ＋１，Ｎ），Ａ（Ｍ＋２，Ｎ），Ｑ（Ｍ＋３，Ｎ）が順に得られる。Ｓ（Ｍ＋４）では補間係数のＦＣ（Ｍ＋４，０）￣ＦＣ（Ｍ＋４，３）への更新とともに、補間核の更新が行われ、Ｔ（ｍ＋１，Ｎ），Ｔ（ｍ＋２，Ｎ），Ｔ（ｍ＋３，Ｎ），Ｔ（ｍ＋４，Ｎ）が各々補間核ａ￣ｄとして使用され、補間出力Ｑ（Ｍ＋４，Ｎ）が得られる。以下同様の処理を行い、入力バッファ１個分の補間核データを使い切った時点で画像メモリ１０５から１バースト分の中間データの転送を行う。出力バッファ２１０に１バースト分の補間結果が格納された時点で画像メモリ１０５へのデータ転送が行われる。
【００４１】
図１５は主走査補間により生成される最終補間データの画像メモリ１０５内の配列である。
【００４２】
副走査補間、主走査補間を繰り返すことで２次元の補間処理が実行され、１ライン分の主走査補間が終了した時点で外部Ｉ／Ｆにより補間結果を出力することで、拡大画像１枚分の画像メモリ１０５を有さず、複数ライン分のバンドバッファのみの構成で拡大補間画像を生成可能となる。
【００４３】
以上、実施の形態１において、画像サイズを２５６×２５６、１画素１２ビットの元画像を４倍に拡大する場合について説明したが、画像サイズ、画素の構成、拡大率等はこれに限定されるものではなく、又、１バーストの単位もこれに限定されるものではない。更に、図１２及び図１５では、１０２４ライン分のアドレスを連続アドレスとして記載しているが、数ライン分の副走査補間処理ごとに主走査穂簡素行うことにより、１０２４ライン全てのメモリ空間を必要とするものではなく、仮想アドレスである。
【００４４】
＜実施の形態２＞
次に、本発明の実施の形態２について説明する。
【００４５】
出力バッファ２１０の内部バッファの数と、補間処理時に入力バッファ２０３￣２０６及び補間係数バッファ２０８から取り込むデータの順番と、出力バッファ２１０に格納される補間結果の生成順が異なる点を除き、実施の形態１と同様の構成である。
【００４６】
図１０は副走査補間処理時の各バッファの格納データの一例を示すブロック図である。
【００４７】
４回のバースト転送により読み出されたデータは、第ｎ−１ラインのｍ番目の画素Ｐ（ｍ，ｎ−１）からｍ＋１５番目の画素Ｐ（ｍ＋１５，ｎ−１）のデータが入力バッファ２０３に格納され、第ｎラインのＰ（ｍ，ｎ）からＰ（ｍ＋１５，ｎ）のデータ、第ｎ＋１ラインのＰ（ｍ，ｎ＋１）からＰ（ｍ＋１５，ｎ＋１）のデータ、第ｎ＋２ラインのＰ（ｍ，ｎ＋２）からＰ（ｍ＋１５，ｎ＋２）のデータが各々入力バッファ２０４，２０５，２０６に格納され、４ライン×１６画素の補間演算が終了するたびに続くＰ（ｍ＋１６，ｎ−１）￣Ｐ（ｍ＋３１，ｎ−１），Ｐ（ｍ＋１６，ｎ）￣Ｐ（ｍ＋３１，ｎ）, Ｐ（ｍ＋１６，ｎ＋１）￣Ｐ（ｍ＋３１，ｎ＋１）, Ｐ（ｍ＋１６，ｎ＋２）￣Ｐ（ｍ＋３１，ｎ＋２）がバースト転送により画像メモリ１０５から読み出されて格納される。
【００４８】
第Ｎラインから第Ｎ＋３ラインの補間演算を行うための補間係数が補間係数バッファ２０８に格納されている。中間補間結果Ｔは、出力バッファ２１０内部の２バースト分のバッファの各々の対応する画素位置に格納される。
【００４９】
図１１は副走査補間処理時に補間演算回路２０７に入力されるデータの組み合わせと処理の順番を説明するための概念図である。
【００５０】
入力バッファ２０３￣２０６のデータを乗算器ａ￣ｄの一方の入力（補間核ａ￣ｄ）とし、補間係数バッファ２０８のＮ行目の補間演算に使用する補間係数を乗算器ａ￣ｄの他方の入力（補間係数ａ￣ｄ）として演算を行い、補間出力を得る。
【００５１】
Ｓ（１）において、第ｎ−１ラインから第ｎ＋２ラインの各々ｍ番目の画素が補間核ａ￣ｄとしてセットされ、第Ｎライン目の補間演算に使用する補間係数ＳＣ（Ｎ，０）￣ＳＣ（Ｎ，３）が補間係数ａ￣ｄとして設定され、補間出力Ｔ（ｍ，Ｎ）が得られる。Ｓ（２）において、補間係数の更新は行わず補間核は各ラインのｍ＋１番目の画素Ｐ（ｍ＋１，ｎ−１），Ｐ（ｍ＋１，ｎ），Ｐ（ｍ＋１，ｎ＋１），Ｐ（ｍ＋１，ｎ＋２）に更新され、補間出力Ｔ（ｍ＋１，Ｎ）を得る。
【００５２】
以下同様に、Ｓ（１６）まで補間核のみ更新することで、Ｔ（ｍ＋１５，Ｎ）までの１６画素、つまり、１バースト分の補間結果が出力バッファ２１０に格納される。Ｓ（１７）では、補間核を入力バッファ２０３￣２０６の先頭Ｐ（ｍ，ｎ−１），Ｐ（ｍ，ｎ），Ｐ（ｍ，ｎ＋１），Ｐ（ｍ，ｎ＋２）に戻すとともに、第Ｎ＋１ラインの補間演算を行うため補間係数ＳＣ（Ｎ＋１，０）￣ＳＣ（Ｎ＋１，３）に更新して処理を行い、補間出力Ｔ（ｍ，Ｎ＋１）を得る。
【００５３】
以下同様にＳ（３２）まで補間核の更新を行うことで、出力バッファ２１０に第Ｎ＋１ラインの１バースト分の補間出力Ｔ（ｍ，Ｎ＋１）￣Ｔ（ｍ＋１５，Ｎ＋１）が格納される。以下Ｓ（３３），Ｓ（４９）でもＳ（１７）と同様に、補間核をＰ（ｍ，ｎ−１）￣Ｐ（ｍ，ｎ＋２）に戻し、補間係数をそれぞれＳＣ（Ｎ＋２，０）￣ＳＣ（Ｎ＋２，３）, ＳＣ（Ｎ＋３，０）￣ＳＣ（Ｎ＋３，３）に更新することで、４ライン分の補間出力を画像メモリ１０５からの新規の転送なしで行うことが可能となる。
【００５４】
出力バッファ２１０から画像メモリ１０５への１バーストのデータ転送時間は、１バースト分の補間処理時間よりも短いため、一方のバッファが一杯になりバースト転送を行っている間に、他方のバッファに補間結果の格納が可能であるためダブルバッファ構成とし実施の形態１と比較して出力バッファの容量を削減することが可能となっている。
【００５５】
＜実施の形態３＞
次に、本発明の実施の形態３について説明する。
【００５６】
前記実施の形態１，２では、主走査補間係数、副走査補間係数共に補間係数バッファに格納する構成となっているが、副走査補間は入力バッファに格納された画素数分のデータが処理されるごとに補間係数を更新するだけであるため、全ての補間係数を格納するだけの容量を持つバッファは必要とせず、例えば、４倍拡大の場合には、４組の補間係数を格納するレジスタとし、入力データのラインの更新時に補間係数レジスタを更新する構成とすることで、補間係数バッファを少量化することが可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の概要説明図である。
【図２】画像補間処理部の詳細を説明するブロック図である。
【図３】従来の第１の画像補間処理装置による補間処理を説明するための概略図である。
【図４】従来の第１の補間回路内部の構成を説明するブロック図である。
【図５】従来の第２の画像補間処理装置による補間処理を説明するための概略図である。
【図６】従来の第２の補間回路内部の構成を説明するブロック図である。
【図７】本発明の実施の形態の画像メモリ上の入力画像データの配列を示す図である。
【図８】本発明の実施の形態１に係る副走査補間処理時の各バッファの格納データの一例を示すブロック図である。
【図９】本発明の実施の形態１に係る副走査補間処理時の補間演算回路に入力されるデータの組み合わせと処理の順番を説明するための概念図である。
【図１０】本発明の実施の形態１，２に係る画像メモリ上の副走査補間済みの中間データの配列を示す図である。
【図１１】本発明の実施の形態２に係る副走査補間処理時の各バッファの格納データの一例を示すブロック図である。
【図１２】本発明の実施の形態２に係る副走査補間処理時の補間演算回路に入力されるデータの組み合わせと処理の順番を説明するための概念図である。
【図１３】本発明の実施の形態１に係る主走査補間時の各バッファの格納データの一例を示すブロック図である。
【図１４】本発明の実施の形態１に係る主走査補間処理時の補間演算回路に入力されるデータの組み合わせと処理の順番を説明するための概念図である。
【図１５】本発明の実施の形態の画像メモリ上の最終補間結果データの配列を示す図である。
【符号の説明】
【００５８】
１０１  ＣＰＵ
１０２  ＲＯＭ
１０３  外部インターフェース
１０４  メモリ制御部
１０５  画像メモリ
１０６  画像処理部
２０１  補間制御部
２０２  入力アドレス管理部
２０３  入力バッファａ
２０４  入力バッファｂ
２０５  入力バッファｃ
２０６  入力バッファｄ
２０７  補間演算回路
２０８  補間係数バッファ
２０９  出力アドレス管理部
２１０  出力バッファ
【図１】
2006135825.tif 000003
【図２】
2006135825.tif 000004
【図３】
2006135825.tif 000005
【図４】
2006135825.tif 000006
【図５】
2006135825.tif 000007
【図６】
2006135825.tif 000008
【図７】
2006135825.tif 000009
【図８】
2006135825.tif 000010
【図９】
2006135825.tif 000011
【図１０】
2006135825.tif 000012
【図１１】
2006135825.tif 000013
【図１２】
2006135825.tif 000014
【図１３】
2006135825.tif 000015
【図１４】
2006135825.tif 000016
【図１５】
2006135825.tif 000017