(57)【要約】【課題】  少ないピン数で必要なときに必要なデータだけを送受信する通信回路およびエミュレーションシステムを提供する。【解決手段】  通信回路１は送信部２と受信部３とを有し、送信部２は、送信要求信号を出力する送信制御部２１と、送信相手への要求動作のコードを生成するヘッダ生成部２２と、送信相手の動作に必要なデータを生成する送信データ生成部２３と、送信データをシリアル形式のデータに変換して出力するパラレルシリアル変換部２４とを具備し、受信部３は、受信データをパラレル形式のデータに変換するシリアルパラレル変換部３１と、受信相手からの要求動作のコードをデコードするヘッダデコード部３２と、受信相手からの要求動作の実行用の制御信号を生成する受信制御部３３と、受信相手からの要求動作の実行用のデータを出力する受信データ生成部３４とを具備する。【選択図】  図１
2006195857.tif 000002
【特許請求の範囲】
【請求項１】
送信部と受信部とを有する通信回路であって、
前記送信部は、
送信要求信号を出力する送信制御手段と、
送信相手への要求動作をコード化したデータをヘッダとして生成するヘッダ生成手段と、
前記要求動作の実行に必要なデータを生成する送信データ生成手段と、
前記ヘッダを先頭に配置し前記送信データ生成手段で生成されたデータを連結したパラレル形式のデータをシリアル形式のデータに変換して送信データとして出力するパラレルシリアル変換手段と
を具備し、
前記受信部は、
前記ヘッダを先頭に配置したシリアル形式の受信データをパラレル形式のデータに変換するシリアルパラレル変換手段と、
前記送信要求信号を受けて前記シリアルパラレル変換手段から出力された前記ヘッダのコードをデコードするヘッダデコード手段と、
前記ヘッダデコード手段の出力に基づいて前記要求動作の制御に必要な制御信号を生成する受信制御手段と、
前記シリアルパラレル変換手段の出力データを前記要求動作の実行に必要な形態のデータに変換して出力する受信データ生成手段と
を具備することを特徴とする通信回路。
【請求項２】
前記受信部が、前記受信データ生成手段から入力されたデータの値を順次１ずつインクリメントして出力するインクリメント手段をさらに備えることを特徴とする請求項１に記載の通信回路。
【請求項３】
前記送信制御手段は、前記送信相手に対するデータ書き込み信号およびデータ読み出し信号、ならびに前記受信制御手段で生成された前記制御信号が入力され、前記データの書き込みまたは読み出しが必要となったとき、あるいは前記要求動作の実行が終了したときに、前記送信要求信号を出力することを特徴とする請求項１または２に記載の通信回路。
【請求項４】
前記送信部が送信したデータの受信完了を示す信号を前記送信相手から受信したときに、前記受信制御手段が受信完了信号を出力することを特徴とする請求項１乃至３のいずれか１項に記載の通信回路。
【請求項５】
エミュレーションの実行を制御するエミュレータと、このエミュレータに接続されたターゲットボードとから成るエミュレーションシステムであって、
前記エミュレータおよび前記ターゲットボードは、それぞれ、
送信部が、
送信の必要が生じたときに送信要求信号を出力する送信制御手段と、
送信相手に要求する動作をコード化したデータをヘッダとして生成するヘッダ生成手段と、
送信相手に要求する動作の実行に必要なデータを生成する送信データ生成手段と、
前記ヘッダを先頭に配置し前記送信データ生成手段で生成されたデータを連結したパラレル形式のデータをシリアル形式のデータに変換して送信データとして出力するパラレルシリアル変換手段とを具備し、
受信部が、
前記ヘッダを先頭に配置したシリアル形式の受信データをパラレル形式のデータに変換するシリアルパラレル変換手段と、
受信相手からの送信要求信号を受けて前記シリアルパラレル変換手段から出力された前記ヘッダのコードをデコードするヘッダデコード手段と、
前記ヘッダデコード手段の出力に基づいて前記受信相手から要求された動作の制御に必要な制御信号を生成する受信制御手段と、
前記シリアルパラレル変換手段の出力データを前記受信相手から要求された動作の実行に必要な形態のデータに変換して出力する受信データ生成手段とを具備する
通信回路を備え、
前記エミュレータに備えた前記送信部から出力された前記送信データを前記ターゲットボードに備えた前記受信部へ前記受信データとして入力し、
前記エミュレータに備えた前記送信部から出力された前記送信要求信号を前記ターゲットボードに備えた前記受信部へ前記送信要求信号として入力し、
前記ターゲットボードに備えた前記送信部から出力された前記送信データを前記エミュレータに備えた前記受信部へ前記受信データとして入力し、
前記ターゲットボードに備えた前記送信部から出力された前記送信要求信号を前記エミュレータに備えた前記受信部へ前記送信要求信号として入力して、
前記エミュレータと前記ターゲットボードとの間で双方向の通信を行うことを特徴とするエミュレーションシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信回路およびこの通信回路を搭載するエミュレータを用いるエミュレーションシステムに関する。
【背景技術】
【０００２】
マイクロコンピュータのプログラムの開発にあたっては、ターゲットボードに搭載された評価用ＭＣＵをエミュレータに接続し、このエミュレータをホストコンピュータに搭載されたデバッグ用ソフトウェアで制御してデバッグを行う。このとき、エミュレータと評価用ＭＣＵとの間はソケットで接続され、デバッグ用の命令やデータの送受信などの通信が行われる。
【０００３】
近年、ＭＣＵの多ビット化、高機能化の進展に伴いＭＣＵのピン数は増加する傾向にある一方、ＭＣＵのチップサイズは小型化する傾向にあるため、上述のソケットにも小型で多ピンのものが要求される。しかし、実装上の制約などにより、その多ピン化には限界がある。
【０００４】
このようなピン数の増加を抑制する方法として、３２ビットや６４ビットなどのデータバスでパラレルデータとして通信されるデータをパラレルシリアル変換回路でシリアルデータに変換し、１ピンのシリアルデータ端子で入出力し、ピン数を少なくすることが考えられる（例えば、特許文献１参照。）。
【０００５】
しかし、このようなパラレルシリアル変換回路を使用した場合、必要なデータの送受信を行うとき以外のときも、データバス上のデータをシリアルデータ化する動作が常に行われており、回路動作にむだを生じているという問題があった。
【特許文献１】特開平５−３６９０４号公報  （第２−３ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、少ないピン数で必要なときに必要なデータだけを送受信する通信回路およびエミュレーションシステムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、送信部と受信部とを有する通信回路であって、前記送信部は、送信要求信号を出力する送信制御手段と、送信相手への要求動作をコード化したデータをヘッダとして生成するヘッダ生成手段と、前記要求動作の実行に必要なデータを生成する送信データ生成手段と、前記ヘッダを先頭に配置し前記送信データ生成手段で生成されたデータを連結したパラレル形式のデータをシリアル形式のデータに変換して送信データとして出力するパラレルシリアル変換手段とを具備し、前記受信部は、前記ヘッダを先頭に配置したシリアル形式の受信データをパラレル形式のデータに変換するシリアルパラレル変換手段と、前記送信要求信号を受けて前記シリアルパラレル変換手段から出力された前記ヘッダのコードをデコードするヘッダデコード手段と、前記ヘッダデコード手段の出力に基づいて前記要求動作の制御に必要な制御信号を生成する受信制御手段と、前記シリアルパラレル変換手段の出力データを前記要求動作の実行に必要な形態のデータに変換して出力する受信データ生成手段とを具備することを特徴とする通信回路が提供される。
【０００８】
また、本発明の一態様によれば、エミュレーションの実行を制御するエミュレータと、このエミュレータに接続されたターゲットボードとから成るエミュレーションシステムであって、前記エミュレータおよび前記ターゲットボードは、それぞれ、送信部が、送信の必要が生じたときに送信要求信号を出力する送信制御手段と、送信相手に要求する動作をコード化したデータをヘッダとして生成するヘッダ生成手段と、送信相手に要求する動作の実行に必要なデータを生成する送信データ生成手段と、前記ヘッダを先頭に配置し前記送信データ生成手段で生成されたデータを連結したパラレル形式のデータをシリアル形式のデータに変換して送信データとして出力するパラレルシリアル変換手段とを具備し、受信部が、前記ヘッダを先頭に配置したシリアル形式の受信データをパラレル形式のデータに変換するシリアルパラレル変換手段と、受信相手からの送信要求信号を受けて前記シリアルパラレル変換手段から出力された前記ヘッダのコードをデコードするヘッダデコード手段と、前記ヘッダデコード手段の出力に基づいて前記受信相手から要求された動作の制御に必要な制御信号を生成する受信制御手段と、前記シリアルパラレル変換手段の出力データを前記受信相手から要求された動作の実行に必要な形態のデータに変換して出力する受信データ生成手段とを具備する通信回路を備え、前記エミュレータに備えた前記送信部から出力された前記送信データを前記ターゲットボードに備えた前記受信部へ前記受信データとして入力し、前記エミュレータに備えた前記送信部から出力された前記送信要求信号を前記ターゲットボードに備えた前記受信部へ前記送信要求信号として入力し、前記ターゲットボードに備えた前記送信部から出力された前記送信データを前記エミュレータに備えた前記受信部へ前記受信データとして入力し、前記ターゲットボードに備えた前記送信部から出力された前記送信要求信号を前記エミュレータに備えた前記受信部へ前記送信要求信号として入力して、前記エミュレータと前記ターゲットボードとの間で双方向の通信を行うことを特徴とするエミュレーションシステムが提供される。
【発明の効果】
【０００９】
本発明によれば、必要なときに必要なデータだけを送受信する通信回路を用いてエミュレーションシステムを形成することができるので、エミュレーションシステム内で効率的な通信を行うことができる。また、通信に用いるピン数が少ないので、エミュレータとターゲットボードとを接続するソケットを小型化でき、実装面積を少なくすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照して説明する。なお、ここでは、送信側と受信側が同一の通信回路を備え、送信側が受信側に対して、受信側が有するメモリに対するデータの書き込みあるいはデータの読み出しを要求し、その要求に伴ってメモリのアドレスおよびデータの送受信が行われる場合を例にとって説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る通信回路の構成の例を示すブロック図である。
【００１２】
本実施例の通信回路１は、アドレスバスおよびデータバスからのパラレル形式のデータを入力としてシリアル形式の送信データを出力する送信部２と、シリアル形式の受信データが入力されてパラレル形式のデータをアドレスバスおよびデータバスへ出力する受信部３とを有する。また、送信部２は送信相手に対する送信要求信号を出力し、受信部３へは受信相手からの送信要求信号が入力される。
【００１３】
送信部２は、送信制御部２１と、ヘッダ生成部２２と、送信データ生成部２３と、Ｐ／Ｓ（パラレルシリアル）変換部２４とを有する。
【００１４】
送信制御部２１は、送信相手のメモリに対する書き込み信号ＷＲ＿Ｔおよび読み出し信号ＲＤ＿Ｔが入力され、そのいずれかの開始エッジを検出したときに送信相手に対する送信要求信号を出力する。また、送信制御部２１へは、受信部３から出力される受信側のメモリに対する書き込み信号ＷＲ＿Ｒおよび読み出し信号ＲＤ＿Ｒも入力され、そのいずれかの終了エッジを検出したときにも、送信制御部２１は送信要求信号を出力する。
【００１５】
ヘッダ生成部２２は、送信制御部２１が上記各エッジをどの入力信号から検出したかに応じて、送信相手に要求する動作をコード化して、例えば３ビット程度のパラレル形式のデータとして出力する。このデータは、送信データの先頭部分に置かれるのでヘッダと称される。
【００１６】
送信データ生成部２３は、アドレスバスおよびデータバスのデータが入力され、送信制御部２１に入力された信号に応じて、送信相手に送る必要のあるデータを出力する。例えば、送信相手のメモリに対する書き込み信号ＷＲ＿Ｒが入力されたときは、アドレスバスのデータとデータバスのデータを連結したデータを生成して出力し、送信相手のメモリに対する読み出し信号ＲＤ＿Ｒが入力されたときは、アドレスバスのデータのみを出力する。したがって、送信データ生成部２３から出力されるデータはビット幅が変化する。また、パラレル形式のデータとして出力される。
【００１７】
Ｐ／Ｓ変換部２４は、ヘッダ生成部２２および送信データ生成部２３から入力されたパラレル形式のデータをシリアルデータに変換し、ヘッダ生成部２２から出力されたヘッダを先頭にし、その後に送信データ生成部２３のデータが続くシリアル形式のデータを出力する。このシリアル形式のデータが送信データとして、送信部２から出力される。
【００１８】
受信部３は、Ｓ／Ｐ（シリアルパラレル）変換部３１と、ヘッダデコード部３２と、受信制御部３３と、受信データ生成部３４とを有する。
【００１９】
Ｓ／Ｐ変換部３１は、受信したシリアル形式の受信データをパラレル形式のデータに変換して出力する。
【００２０】
ヘッダデコード部３２は、受信相手からの送信要求信号が入力されたときに、Ｓ／Ｐ変換部３１の出力データのうちのヘッダ部のデータをデコードして、受信制御部３３へ出力する。
【００２１】
受信制御部３３は、ヘッダデコード部３２でデコードされた受信相手からの要求が、受信側のメモリに対する書き込みまたは読み出しである場合には、受信側のメモリに対する書き込み信号ＷＲ＿Ｒを出力あるいは読み出し信号ＲＤ＿Ｒを出力する。また、受信データのヘッダが、送信部２から送信したメモリ書き込み用のアドレスとデータの受信を完了したことを示すコードである場合には、受信制御部３３は受信確認信号を出力する。
【００２２】
受信データ生成部３４は、Ｓ／Ｐ変換部３１の出力をアドレスとデータとに分割して、アドレスはアドレスバスへ、データはデータバスへ出力する。このとき、受信制御部３３がＷＲ＿Ｒを出力するときは、アドレスとデータの両方を出力し、受信制御部３３がＲＤ＿Ｒを出力するときは、アドレスのみを出力する。
【００２３】
図２は、図１の通信回路１をそれぞれ搭載して相互に接続したエミュレータ４０とターゲットボード５０から成るエミュレーションシステム１００の構成の例を示すブロック図である。なお、ターゲットボード５０には評価用ＭＣＵ（図示せず）が搭載されている。
【００２４】
エミュレーションシステム１００において、エミュレータ４０に搭載された通信回路１の送信部２はターゲットボード５０に搭載された通信回路１の受信部３に接続され、ターゲットボード５０に搭載された通信回路１の送信部２はエミュレータ４０に搭載された通信回路１の受信部３に接続される。
【００２５】
これにより、エミュレータ４０に搭載された通信回路１のＣから出力される送信データＡおよび送信要求信号Ａは、それぞれターゲットボード５０に搭載された通信回路１の受信部３の受信データおよび送信要求入力として入力される。同様に、ターゲットボード５０に搭載された通信回路１の送信部２から出力される送信データＢおよび送信要求信号Ｂは、それぞれターゲットボード５０に搭載された通信回路１の受信部３の受信データおよび送信要求入力として入力される。
【００２６】
ここで、エミュレータ４０の送信部２へ入力されるメモリ書き込み信号をＷＲ＿ＴＡ、メモリ読み出し信号をＲＤ＿ＴＡとし、エミュレータ４０の受信部２から出力されるメモリ書き込み信号をＷＲ＿ＲＡ、メモリ読み出し信号をＲＤ＿ＲＡとし、エミュレータ４０のアドレスバスをアドレスバスＡ、データバスをデータバスＡとする。
【００２７】
また、ターゲットボード５０の送信部２へ入力されるメモリ書き込み信号をＷＲ＿ＴＢ、メモリ読み出し信号をＲＤ＿ＴＢとし、ターゲットボード５０の受信部２から出力されるメモリ書き込み信号をＷＲ＿ＲＢ、メモリ読み出し信号をＲＤ＿ＲＢとし、ターゲットボード５０のアドレスバスをアドレスバスＢ、データバスをデータバスＢとする。
【００２８】
図３は、本実施例のエミュレーションシステム１００で用いられるヘッダのコードの例を示す図である。
【００２９】
ここではヘッダは３ビットで構成されるものとし、コード０００は「ターゲットボード５０側でのライト動作」、コード００１は「ターゲットボード５０側でのリード動作」、コード０１０は「エミュレータ４０側でのライト動作」、コード０１１は「エミュレータ４０側でのリード動作」を表すものとする。
【００３０】
次に、このエミュレーションシステム１００において行われるエミュレータ４０とターゲットボード５０間の通信動作について図４〜図６を用いて説明する。
【００３１】
図４は、エミュレータ４０がターゲットボード５０に対して、ターゲットボード５０に搭載されているメモリ（図示せず）への書き込みを要求するときに行われる通信動作の様子を示す波形図である。
【００３２】
エミュレータ４０が、ターゲットボード５０側のメモリのアドレス２０００Ｈ（Ｈは１６進数を表す記号）へデータ５５５５Ｈを書き込みたい場合、エミュレータ４０側でメモリ書き込み信号ＷＲ＿ＴＡが出力され、アドレスバスＡに２０００Ｈ、データバスに５５５５Ｈが出力される。
【００３３】
メモリ書き込み信号ＷＲ＿ＴＡが出力されると、エミュレータ４０の送信部２において、送信制御部２１がＷＲ＿ＴＡの出力開始エッジを検出して送信要求信号Ａを出力し、ヘッダ生成部２２がヘッダのデータとして０００を生成する。次いで、このヘッダを先頭に置き、送信データ生成部２３がアドレスバスＡの値とデータバスＡの値から生成したデータ２０００５５５５Ｈを連結したパラレル形式のデータを、Ｐ／Ｓ変換部２４がシリアル形式のデータに変換する。これにより、エミュレータ４０の送信部２からシリアル形式のデータ０００２０００５５５５Ｈが送信データＡとして出力される。
【００３４】
このエミュレータ４０からの送信要求信号Ａと送信データＡを受信したターゲットボード５０の通信回路１の受信部３は、ヘッダデコード部３２がＳ／Ｐ変換部３１から受け取ったヘッダのコード０００をデコードし、要求された動作がメモリへの書き込み動作であることを受信制御部３３へ伝える。これを受けて、受信制御部３３はメモリ書き込み信号ＷＲ＿ＲＢを出力するとともに、アドレスとデータの生成を受信データ生成部３４へ指示する。この指示に従い、受信データ生成部３４は、Ｓ／Ｐ変換部３１の出力データをアドレス２０００Ｈとデータ５５５５Ｈに分割し、それぞれアドレスバスＢとデータバスＢへ出力する。
【００３５】
この出力が終了し、ＷＲ＿ＲＢの出力が終了すると、ターゲットボード５０の送信部２の送信制御部２１は、ＷＲ＿ＲＢの終了開始を検知してヘッダ生成部２２へ通知するとともに送信要求信号Ｂを出力する。これを受けて、ヘッダ生成部２２は受信したコードと同じコードの０００をＰ／Ｓ変換部２４へ出力する。このとき、送信制御部２１は、送信データ生成部２３に対して送信データ作成の要求を行わないので、送信データ生成部２３からのデータの出力は行われない。したがって、ターゲットボード５０の送信部２のＰ／Ｓ変換部２４からは、ヘッダのコード０００のみをシリアル形式に変換した送信データＢが出力される。
【００３６】
ターゲットボード５０からの送信要求信号Ｂと送信データＢを受信したエミュレータ４０の受信部３は、ヘッダデコード部３２がＳ／Ｐ変換部３１から受け取ったヘッダのコード０００をデコードし、受信制御部３３が受信確認信号を出力する。これにより、エミュレータ４０は、送信したデータがターゲットボード５０に正しく受け取られたことを知ることができる。
【００３７】
図５は、エミュレータ４０がターゲットボード５０に対して、ターゲットボード５０に搭載されているメモリからのデータの読み出しを要求するときに行われる通信動作の様子を示す波形図である。
【００３８】
エミュレータ４０が、ターゲットボード５０側のメモリのアドレス２００４Ｈのデータを読み出したい場合、エミュレータ４０側でメモリ読み出し信号ＲＤ＿ＴＡが出力され、アドレスバスＡに２００４Ｈが出力される。
【００３９】
メモリ読み出し信号ＲＤ＿ＴＡが出力されると、エミュレータ４０の送信部２において、送信制御部２１がＲＤ＿ＴＡの出力開始エッジを検出して送信要求信号Ａを出力し、ヘッダ生成部２２がヘッダのデータとして００１を生成する。次いで、このヘッダを先頭に置き、送信データ生成部２３がアドレスバスＡの値から生成したデータ２００４Ｈを連結したパラレル形式のデータを、Ｐ／Ｓ変換部２４がシリアル形式のデータに変換する。これにより、エミュレータ４０の送信部２からシリアル形式のデータ００１２００４Ｈが送信データＡとして出力される。
【００４０】
このエミュレータ４０からの送信要求信号Ａと送信データＡを受信したターゲットボード５０の通信回路１の受信部３は、ヘッダデコード部３２がＳ／Ｐ変換部３１から受け取ったヘッダのコード００１をデコードし、要求された動作がメモリからの読み出し動作であることを受信制御部３３へ伝える。これを受けて、受信制御部３３はメモリ読み出し信号ＲＤ＿ＲＢを出力するとともに、アドレスの生成を受信データ生成部３４へ指示する。この指示に従い、受信データ生成部３４は、Ｓ／Ｐ変換部３１の出力データからアドレス２００４Ｈを取り出し、アドレスバスＢへ出力する。
【００４１】
このメモリ読み出し動作によりメモリからデータＣＣＣＣＨが読み出されたとすると、このデータＣＣＣＣＨがデータバスに出力される。
【００４２】
この出力が終了し、ＲＤ＿ＲＢの出力が終了すると、ターゲットボード５０の送信部２の送信制御部２１は、ＲＤ＿ＲＢの終了開始を検知してヘッダ生成部２２へ通知するとともに送信要求信号Ｂを出力する。これを受けて、ヘッダ生成部２２は受信したコードと同じコードの００１をＰ／Ｓ変換部２４へ出力する。また、送信制御部２１は、送信データ生成部２３に対してデータバスＢの値から送信データを作成するように指示する。これを受けて、送信データ生成部２３からデータＣＣＣＣＨが出力される。これにより、ターゲットボード５０の送信部２のＰ／Ｓ変換部２４からは、ヘッダのコード００１の後にデータＣＣＣＣＨを連結したシリアル形式の送信データＢが出力される。
【００４３】
ターゲットボード５０からの送信要求信号Ｂと送信データＢを受信したエミュレータ４０の受信部３は、ヘッダデコード部３２がＳ／Ｐ変換部３１から受け取ったヘッダのコード００１をデコードし、受信制御部３３が受信データ生成部３４に対してＳ／Ｐ変換部３１の出力をデータバスＡへ出力するよう指示する。これにより、データバスＡへデータＣＣＣＣＨが出力される。
【００４４】
図６は、ターゲットボード５０がエミュレータ４０に対して、エミュレータ４０に搭載されているメモリ（図示せず）からのデータの読み出しを要求するときに行われる通信動作の様子を示す波形図である。
【００４５】
ターゲットボード５０が、エミュレータ４０側のメモリのアドレス１０００Ｈのデータを読み出したい場合、ターゲットボード５０側でメモリ読み出し信号ＲＤ＿ＴＢが出力され、アドレスバスＢに１０００Ｈが出力される。
【００４６】
メモリ読み出し信号ＲＤ＿ＴＢが出力されると、ターゲットボード５０の送信部２において、送信制御部２１がＲＤ＿ＴＢの出力開始エッジを検出して送信要求信号Ｂを出力し、ヘッダ生成部２２がヘッダのデータとして０１１を生成する。次いで、このヘッダを先頭に置き、送信データ生成部２３がアドレスバスＢの値から生成したデータ１０００Ｈを連結したパラレル形式のデータを、Ｐ／Ｓ変換部２４がシリアル形式のデータに変換する。これにより、ターゲットボード５０の送信部２からシリアル形式のデータ０１１１０００Ｈが送信データＢとして出力される。
【００４７】
ターゲットボード５０からの送信要求信号Ｂと送信データＢを受信したエミュレータ４０の通信回路１の受信部３は、ヘッダデコード部３２がＳ／Ｐ変換部３１から受け取ったヘッダのコード０１１をデコードし、要求された動作がメモリからの読み出し動作であることを受信制御部３３へ伝える。これを受けて、受信制御部３３はメモリ読み出し信号ＲＤ＿ＲＡを出力するとともに、アドレスの生成を受信データ生成部３４へ指示する。この指示に従い、受信データ生成部３４は、Ｓ／Ｐ変換部３１の出力データからアドレス１０００Ｈを取り出し、アドレスバスＢへ出力する。
【００４８】
このメモリ読み出し動作によりメモリからデータＡＡＡＡＨが読み出されたとすると、このデータＡＡＡＡＨがデータバスに出力される。
【００４９】
この出力が終了し、ＲＤ＿ＲＡの出力が終了すると、ターゲットボード５０の送信部２の送信制御部２１は、ＲＤ＿ＲＡの終了開始を検知してヘッダ生成部２２へ通知するとともに送信要求信号Ａを出力する。これを受けて、ヘッダ生成部２２は受信したコードと同じコードの０１１をＰ／Ｓ変換部２４へ出力する。また、送信制御部２１は、送信データ生成部２３に対してデータバスＡの値から送信データを作成するように指示する。これを受けて、送信データ生成部２３からデータＡＡＡＡＨが出力される。これにより、エミュレータ４０の送信部２のＰ／Ｓ変換部２４からは、ヘッダのコード０１１の後にデータＡＡＡＡＨを連結したシリアル形式の送信データＡが出力される。
【００５０】
エミュレータ４０からの送信要求信号Ａと送信データＡを受信したターゲットボード５０の受信部３は、ヘッダデコード部３２がＳ／Ｐ変換部３１から受け取ったヘッダのコード０１１をデコードし、受信制御部３３が受信データ生成部３４に対してＳ／Ｐ変換部３１の出力をデータバスＢへ出力するよう指示する。これにより、データバスＢへデータＡＡＡＡＨが出力される。
【００５１】
このような本実施例の通信回路およびエミュレーションシステムによれば、ヘッダのコードによって送信相手に対する要求を伝え、その要求の実行に必要なデータのみを送信するので、エミュレータとターゲットボードとの間で効率的な通信を行うことができる。
【００５２】
また、シリアル形式のデータで通信を行うため、通信に必要なピン数を少なくすることができる。
【実施例２】
【００５３】
図７は、本発明の実施例２に係る通信回路の受信部の構成の例を示すブロック図である。
【００５４】
本実施例の受信部３ａは、実施例１の受信部３にさらにインクリメント部３５を設けたものである。そこで、図７では本実施例の送信部の記載は省略し、また図１と同じ機能を有するブロックには図１と同じ符号を付して、ここではその詳細な説明を省略する。
【００５５】
インクリメント部３５は、受信制御部３３ａからの指示があったときに、受信データ生成部３４から入力されたアドレスデータの値を、その値を開始値として順次１ずつインクリメントした値をアドレスバスへ出力する。
【００５６】
受信制御部３３ａは、ヘッダデコード部３２がアドレスインクリメントを指示するヘッダコードを受信してデコードしたときに、インクリメント部３５に対してインクリメント動作を指示する。なお、受信制御部３３ａからのインクリメント動作の指示がないときは、インクリメント部３５はインクリメント動作を行わず、入力された値をそのままアドレスバスへ出力する。
【００５７】
図８は、このような受信部３ａを受信部３の代わりに図２に示したエミュレーションシステム１００に用いた場合のアドレスインクリメントを指示するヘッダの例を示したものである。この例では、図３に示したヘッダのコードに対応してヘッダの先頭ビットの‘１’がアドレスインクリメントを表わすものとしたものである。
【００５８】
図８は、このようなアドレスインクリメントを指示するコードを用いて、図２に示すエミュレータ４０からターゲットボード５０に対して先頭のアドレス値を送信するだけで、ターゲットボード５０側のメモリへの連続するアドレスからデータを連続して読み出す動作の様子を示す波形図である。
【００５９】
エミュレータ４０が、ターゲットボード５０側のメモリのアドレス２００４Ｈ以降のアドレスから連続してデータを読み出したい場合、エミュレータ４０側でメモリ読み出し信号ＲＤ＿ＴＡが出力され、アドレスバスＡに２００４Ｈが出力される。
【００６０】
メモリ読み出し信号ＲＤ＿ＴＡが出力されると、エミュレータ４０の送信部２において、送信制御部２１がＲＤ＿ＴＡの出力開始エッジを検出して送信要求信号Ａを出力し、ヘッダ生成部２２がヘッダのデータとして１０１を生成する。次いで、このヘッダを先頭に置き、送信データ生成部２３がアドレスバスＡの値から生成したデータ２００４Ｈを連結したパラレル形式のデータを、Ｐ／Ｓ変換部２４がシリアル形式のデータに変換する。これにより、エミュレータ４０の送信部２からシリアル形式のデータ１０１２００４Ｈが送信データＡとして出力される。
【００６１】
このエミュレータ４０からの送信要求信号Ａと送信データＡを受信したターゲットボード５０の通信回路１の受信部３aは、ヘッダデコード部３２がＳ／Ｐ変換部３１から受け取ったヘッダのコード１０１をデコードし、要求された動作がアドレスインクリメント形式でのメモリ読み出し動作であることを受信制御部３３ａへ伝える。これを受けて、受信制御部３３ａはメモリ読み出し信号ＲＤ＿ＲＢを出力するとともに、アドレスインクリメントをインクリメント部３５へ指示する。この指示に従い、インクリメント部３５は、受信データ生成部３４から入力されたアドレス２００４Ｈを開始アドレスとして、順次１ずつインクリメントされるアドレス値をアドレスバスＢへ出力する。
【００６２】
これにより、メモリからアドレス２００４Ｈ以降の各アドレスのデータが順次読み出され、データバスへ出力される。
【００６３】
このような本実施例の通信回路およびエミュレーションシステムによれば、先頭のアドレス値を送るだけで送信相手のメモリへ連続してアクセスできるため、通信量をより少なくでき、通信の効率向上をさらに図ることができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例１に係る通信回路の構成の例を示すブロック図。
【図２】本発明の実施例１に係るエミュレーションシステムの構成の例を示すブロック図。
【図３】本発明の実施例１に係るエミュレーションシステムで用いるヘッダの例を示す図。
【図４】本発明の実施例１に係るエミュレーションシステムの動作の例を示す波形図。
【図５】本発明の実施例１に係るエミュレーションシステムの動作の例を示す波形図。
【図６】本発明の実施例１に係るエミュレーションシステムの動作の例を示す波形図。
【図７】本発明の実施例２に係る通信回路の受信部の構成の例を示すブロック図。
【図８】本発明の実施例２に係るエミュレーションシステムで用いるヘッダの例を示す図。
【図９】本発明の実施例２に係るエミュレーションシステムの動作の例を示す波形図。
【符号の説明】
【００６５】
１  通信回路
２  送信部
３、３ａ  受信部
２１  送信制御部
２２  ヘッダ生成部
２３  送信データ生成部
２４  パラレルシリアル変換部
３１  シリアルパラレル変換部
３２  ヘッダデコード部
３３、３３ａ  受信制御部
３４  受信データ生成部
３５  インクリメント部
４０  エミュレータ
５０  ターゲットボード
１００  エミュレーションシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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