(57)【要約】【課題】  金属ゲート電極、金属ソース領域および金属ドレイン領域を備え、電流駆動能力を高めた電界効果型トランジスタおよびその製造方法を提供することである。【解決手段】  ソース領域２６、ドレイン領域２８、およびゲート電極３１ｎ、３１ｐをシリサイド等の金属材料により構成し、ｎチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｎの仕事関数Ｗｇとソース領域２６の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓであり、ｐチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｐの仕事関数Ｗｇとソース領域２６の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓであるように金属材料を選択する。【効果】  ソース領域２６とチャネル領域２９との界面のバリア高さが低下し、チャネル領域２９のキャリア濃度が向上し電流駆動能力が向上する。【選択図】  図２
2006100403.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、
前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｎチャネルの電界効果型トランジスタであって、
前記ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓであることを特徴とする電界効果型トランジスタ。
【請求項２】
半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、
前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｐチャネルの電界効果型トランジスタであって、
前記ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓであることを特徴とする電界効果型トランジスタ。
【請求項３】
前記金属材料は、金属、合金、および導電性の金属間化合物からなる群のうち、いずれか１種であることを特徴とする請求項１または２記載の電界効果型トランジスタ。
【請求項４】
半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、
前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｎチャネルの電界効果型トランジスタであって、
前記ゲート電極はＳｂがドープされたＮｉＳｉからなり、前記ソース領域はＮｉＳｉからなることを特徴とする電界効果型トランジスタ。
【請求項５】
半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、
前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｐチャネルの電界効果型トランジスタであって、
前記ゲート電極はＡｌがドープされたＮｉＳｉからなり、前記ソース領域はＮｉＳｉからなることを特徴とする電界効果型トランジスタ。
【請求項６】
前記ゲート電極は、前記金属材料がゲート絶縁膜に直接接触することを特徴とする請求項１〜５のうち、いずれか一項記載の電界効果型トランジスタ。
【請求項７】
前記チャネル領域は、圧縮歪みが誘起されたＳｉ1-xＧｅx層からなることを特徴とする請求項１〜６のうち、いずれか一項記載の電界効果型トランジスタ（ただしｘはＧｅの組成比であり、０より大きくかつ１以下である。）。
【請求項８】
前記チャネル領域は、絶縁性基板上のＳｉ層またはＳｉ1-xＧｅx層に設けられてなり、
前記ソース領域およびドレイン領域は、絶縁性基板上に前記金属材料から形成されてなることを特徴とする請求項１〜７のうち、いずれか一項記載の電界効果型トランジスタ（ただしｘはＧｅの組成比であり、０より大きくかつ１以下である。）。
【請求項９】
ｎチャネルの電界効果型トランジスタの製造方法であって、
Ｓｉ基板表面にゲート絶縁膜および多結晶Ｓｉからなるゲート電極を形成する工程と、
前記ゲート電極の両側のＳｉ基板の一部をシリサイドに変換してソース領域およびドレイン領域を形成すると共に、前記ゲート電極をシリサイド膜に変換する工程と、を備え、
前記ゲート電極を形成する工程は、ゲート電極に不純物を注入する処理を含み、ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数ＷｓとがＷｇ＜Ｗｓなる関係を有するように該不純物を選択することを特徴とする電界効果型トランジスタの製造方法。
【請求項１０】
ｐチャネルの電界効果型トランジスタの製造方法であって、
Ｓｉ基板表面にゲート絶縁膜および多結晶Ｓｉからなるゲート電極を形成する工程と、
前記ゲート電極の両側のＳｉ基板の一部をシリサイドに変換してソース領域およびドレイン領域を形成すると共に、前記ゲート電極をシリサイド膜に変換する工程と、を備え、
前記ゲート電極を形成する工程は、ゲート電極に不純物を注入する処理を含み、ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数ＷｓとがＷｇ＞Ｗｓなる関係を有するように該不純物を選択することを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタおよびその製造方法に係り、特に金属材料からなるゲート、ソース、およびドレインを備える電界効果型トランジスタに関する。
【背景技術】
【０００２】
近年、ＭＯＳ型ＬＳＩは比例縮小則により微細化による高集積度化が進められ、集積度は３年で４倍となっており、２００４年にはゲート長が９０ｎｍのＬＳＩの製造が開始されている。ＭＯＳ型ＬＳＩでは、微細化して集積度を上げると、回路動作速度が増し、回路あたりの消費電力が減少するという特長があり、さらなる微細化が進められている。
【０００３】
一方、ＭＯＳ型ＬＳＩを構成する電界効果型トランジスタ（ＦＥＴ）は、電流供給電極であるソース・ドレイン領域がＳｉ基板に三価あるいは五価の不純物元素の注入により、チャネル領域とのｐｎ接合が形成される。
【０００４】
素子の微細化が進むと、短チャネル効果や寄生容量の増加等の問題が生じ、これらを解決するために、エクステンション領域やポケット領域等の更に微細な不純物領域の形成が必要となっている。このように、不純物拡散領域を微細に形成し制御することは、素子の微細化が進むとその注入の際の位置制御性や熱拡散の制御の点でますます困難性が増し、製造歩留まりが低下する。
【０００５】
そこで、不純物拡散ソース・ドレイン領域のかわりに、金属材料によりソース・ドレインを形成した電界効果トランジスタが提案されている。かかる電界効果トランジスタは、金属材料によりソース・ドレインを形成することで、形成位置の制御性に優れ、後工程においてその領域の変動がほとんどないため、設計容易であり、原子単位の位置制御が実現できると期待されている。
【特許文献１】特開２００２−１１８１７５号公報
【特許文献２】特開２０００−２２１３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、金属ソース・ドレインの電界効果トランジスタは、ソースおよびドレインがＳｉ基板のチャネル領域に直接接しているので、金属−半導体の接触によりショットキーバリアが形成され、キャリアのチャネル領域への注入が阻害される。例えば、ｎチャネルＦＥＴでは、金属ソースとチャネル領域との間に、バリアが形成されるのでチャネル領域への電子注入が阻害され、高濃度の電子をチャネル領域に注入できず、十分な駆動電流が得られないという問題がある。
【０００７】
そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、金属ゲート電極、金属ソース領域および金属ドレイン領域を備え、電流駆動能力を高めた電界効果型トランジスタおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｎチャネルの電界効果型トランジスタであって、ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓであることを特徴とする電界効果型トランジスタが提供される。
【０００９】
本発明によれば、ソース領域とチャネル領域との界面の電子に対するバリア高さを低下させ、チャネル領域に注入される電子濃度を増加させることができるので、電子電流駆動能力を向上することができる。
【００１０】
本発明の他の観点によれば、半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｐチャネルの電界効果型トランジスタであって、ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓであることを特徴とする電界効果型トランジスタが提供される。
【００１１】
本発明によれば、ソース領域とチャネル領域との界面の正孔に対するバリア高さを低下させ、チャネル領域に注入される正孔濃度を増加させることができるので、正孔電流駆動能力を向上することができる。
【００１２】
ここで、上記の電界効果型トランジスタにおいて、金属材料は、単金属、合金、および金属間化合物のうちいずれかからなる材料である。なお、金属間化合物には金属窒化物が含まれる。
【００１３】
本発明のその他の観点によれば、ｎチャネルの電界効果型トランジスタの製造方法であって、Ｓｉ基板表面にゲート絶縁膜および多結晶Ｓｉからなるゲート電極を形成する工程と、前記ゲート電極の両側のＳｉ基板の一部をシリサイドに変換してソース領域およびドレイン領域を形成すると共に、前記ゲート電極をシリサイド膜に変換する工程と、を備え、前記ゲート電極を形成する工程は、ゲート電極に不純物を注入する処理を含み、ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数ＷｓとがＷｇ＜Ｗｓなる関係を有するように該不純物を選択することを特徴とする電界効果型トランジスタの製造方法が提供される。
【００１４】
本発明のその他の観点によれば、ｐチャネルの電界効果型トランジスタの製造方法であって、Ｓｉ基板表面にゲート絶縁膜および多結晶Ｓｉからなるゲート電極を形成する工程と、前記ゲート電極の両側のＳｉ基板の一部をシリサイドに変換してソース領域およびドレイン領域を形成すると共に、前記ゲート電極をシリサイド膜に変換する工程と、を備え、前記ゲート電極を形成する工程は、ゲート電極に不純物を注入する処理を含み、ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数ＷｓとがＷｇ＞Ｗｓなる関係を有するように該不純物を選択することを特徴とする電界効果型トランジスタの製造方法が提供される。
【００１５】
本発明によれば、ゲート電極、ソース領域、およびドレイン領域をシリサイドにより形成することで、従来の半導体装置の製造工程の大幅な変更を行わずに金属材料からなるゲート電極、ソース領域、およびドレイン領域を形成できる。
【００１６】
図１（Ａ）〜（Ｃ）は本発明の原理を説明するための図であり、図１（Ａ）は本発明の電界効果型トランジスタ（ＭＩＳＦＥＴ）の模式的断面図、図１（Ｂ）はｎチャネルＭＩＳＦＥＴのソース領域とチャネル領域との界面におけるエネルギーバンド図、図１（Ｃ）はｐチャネルＭＩＳＦＥＴのソース領域とチャネル領域との界面におけるエネルギーバンド図である。
【００１７】
図１（Ａ）を参照するに、ＭＩＳＦＥＴ１０は、駆動電流供給としてのソース領域１１およびドレイン領域１２と、制御電極としてのゲート電極１３と、Ｓｉ層からなるチャネル領域１４と、ゲート絶縁膜１５から構成される。ソース領域１１、ドレイン領域１２、およびゲート電極１３はそれぞれ金属材料からなる。ここでは、ｎチャネルＭＩＳＦＥＴを例に説明する。ソース領域１１とチャネル領域１４との界面には、金属（ソース領域１１）−半導体（チャネル領域１４）の接触により図１（Ｂ）に示すショットキー障壁（バリア高さΦ0を有する。）が形成される。通常、ショットキー障壁は室温程度の熱エネルギーでは越える確率が低いバリア高さを有し、ソース領域１１からチャネル領域１４への電子の注入が阻害され、チャネル領域１４の電子濃度は十分でない。
【００１８】
そこで、本発明は、ｎチャネルＭＩＳＦＥＴの場合、ゲート電極１３およびソース領域１１を、ゲート電極１３の仕事関数Ｗｇ、ソース領域１１の仕事関数をＷｓとすると、Ｗｇ＜Ｗｓなる関係を有する材料から構成する。
【００１９】
この場合、ソース領域１１／ゲート絶縁膜１５／ゲート電極１３の積層方向（図１（Ａ）に示す電界Εの方向）のエネルギーバンド図を考えると、Ｗｇ＜Ｗｓの関係から、ゲート電圧が０Ｖの状態で、ソース領域１１／ゲート絶縁膜１５／ゲート電極１３を互いに接触させた直後（熱平衡になる前）は、ゲート電極１３から電子が配線（不図示）を介してソース領域１１に流れ、ソース領域１１のゲート絶縁膜１５と接する面に電子が蓄積され、ゲート電極１３のゲート絶縁膜１５と接する面には正電荷が存在し、熱平衡に到る。このときの電荷量は、Ｑ＝Ｃ（Ｗｇ−Ｗｓ）となる（Ｃはゲート電極−ソース領域間容量）。この電荷Ｑにより、図１（Ａ）に示すようにゲート電極１３からソース領域１１の向きに電界Εが誘起される。電界Εのゲート長方向（図に示すＸ方向）の成分Εxは、ソース領域１０の電子をチャネル領域１１に引き出す作用を有する。すなわち、図１（Ｂ）に示すように、ソース領域１１とチャネル領域１４との界面におけるエネルギーバンドは、電界Εxによる電位ＶEFにより、チャネル領域１４の伝導帯の底Ｅc0はＥc1に変化し、ショットキー障壁のバリア高さがΦ0からΦ1に低下する。したがって、ソース領域１１からチャネル領域１４への電子注入が容易となり、チャネル領域１４の電子濃度が向上し、その結果、ｎチャネルＭＩＳＦＥＴの電子電流駆動能力を高めることができる。
【００２０】
ｐチャネルＭＩＳＦＥＴでは、ゲート電極１３の仕事関数Ｗｇ、ソース領域１１の仕事関数をＷｓとすると、Ｗｇ＞Ｗｓなる関係を有する材料から構成する。この場合は、図１（Ａ）に示す電界Ｅと向きが逆の電界が誘起されるので、図１（Ｃ）に示すように、ソース領域１１とチャネル領域１４との界面に形成された正孔に対するショットキー障壁のバリア高さは、Ｗｇ＞Ｗｓに設定することにより価電子帯の頂Ｅv0がＥv1に変化し、Φ0からΦ1に低下する。したがって、ソース領域１１からチャネル領域１４への正孔注入が容易となり、チャネル領域１４の正孔濃度が向上し、その結果、ｐチャネルＭＩＳＦＥＴの正孔電流駆動能力を高めることができる。
【発明の効果】
【００２１】
本発明によれば、金属ゲート電極、金属ソース領域および金属ドレイン領域を備え、電流駆動能力を高めた半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２２】
以下図面を参照しつつ実施の形態を説明する。
【００２３】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る電界効果型トランジスタの断面図である。
【００２４】
図２を参照するに、電界効果型トランジスタ２０は、Ｓｉ基板２１に、素子分離領域２２により互いに離隔され、第１領域２３ｎに形成されたｎチャネルＭＩＳＦＥＴ２４ｎと、第２領域２３ｐに形成されたｐチャネルＭＩＳＦＥＴ２４ｐと、これらを覆う層間絶縁膜３５から構成される。
【００２５】
第１領域２３ｎのｎチャネルＭＩＳＦＥＴ２４ｎは、Ｓｉ基板２１に形成されたｐ型ウェル領域２５ｎと、金属材料からなるソース領域２６およびドレイン領域２８と、Ｓｉ基板２１の表面に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上に形成された金属材料からなるゲート電極３１ｎと、側壁絶縁膜３３等から構成される。
【００２６】
一方、第２領域２３ｐのｐチャネルＭＩＳＦＥＴ２４ｎは、ｎチャネルＭＩＳＦＥＴ２４ｎとほぼ同様の構成からなり、Ｓｉ基板２１に形成されたｎ型ウェル領域２５ｐと、金属材料からなるソース領域２６およびドレイン領域２８と、Ｓｉ基板２１の表面に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上に形成された金属材料からなるゲート電極３１ｐと、側壁絶縁膜３３等から構成される。
【００２７】
第１領域２３ｎのｐ型ウェル領域２５ｎおよび第２領域２３ｐのｎ型ウェル領域２５ｐは、熱拡散法やイオン打ち込み法等の公知の方法により不純物がＳｉ基板２１に導入されて形成される。不純物は、ｐ型ウェル領域２５ｎにはＢやＩｎ等の３価の元素が、ｎ型ウェル領域２５ｐにはＰやＡｓ等の５価の元素が用いられる。ｐ型ウェル領域２５ｎおよびｎ型ウェル領域２５ｐの不純物濃度は、１０17ｃｍ-3以下であることが好ましい。不純物濃度が１０17ｃｍ-3を超えると不純物散乱により電子あるいは正孔移動度の低下が顕著になる。また、ｐ型Ｓｉ基板あるいはｎ型Ｓｉ基板を用いて、ｐ型ウェル領域２５ｎあるいはｎ型ウェル領域２５ｐの形成を省略してもよい。
【００２８】
さらに、真性Ｓｉ基板を用い、ｐ型ウェル領域２５ｎおよびｎ型ウェル領域２５ｐを形成しなくてもよい。不純物散乱による電子移動度の低下を防止できる。
【００２９】
ゲート絶縁膜３０は、シリコン酸化膜、あるいは、シリコン窒化膜、シリコン酸窒化膜、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2、およびＨｆＳｉＯＮ等のｈｉｇｈ−ｋ膜、およびこれらの積層膜のいずれかを用いることができる。ＭＩＳキャパシタの容量値を増し、蓄積される電荷によりソース領域２６−チャネル領域２９間のバリア高さをさらに低下させる点で、上記ｈｉｇｈ−ｋ膜を設けることが好ましい。
【００３０】
ソース領域２６およびドレイン領域２８は金属材料からなり、金属材料として、単金属、合金、および導電性の金属間化合物から選択される。単金属としては、例えば、Ｔｉ（３．５７ｅＶ）、Ｐｂ（４．００ｅＶ）、Ｍｎ（４．０８ｅＶ）、Ｔａ（４．１６ｅＶ）、Ｍｏ（４．４１ｅＶ）、Ａｇ（４．４４ｅＶ）、Ｃｒ（４．４４ｅＶ）、Ｗ（４．５５ｅＶ）、Ｆｅ（４．６０ｅＶ）、Ｃｏ（４．９７ｅＶ）、Ｃｕ（５．０２ｅＶ）、Ｐｔ（５．６３ｅＶ）等が挙げられる。なお、かっこ内は仕事関数を示す。また、合金は、これらの単金属の合金が挙げられ、導電性の金属間化合物は、金属元素のシリサイド（ケイ化物）、ジャーマナイド（ゲルマニウム化物）、およびジャーマノシリサイド（ゲルマニウム・ケイ化物）、金属窒化物等が挙げられる。シリサイド、ジャーマナイド、およびジャーマノシリサイドの金属元素としては、Ｎｉ、Ｃｏ、Ｔａ、Ｔｉ等が挙げられる。また、金属窒化物としては、ＴｉＮ、ＨｆＮ、ＴａＮ、ＺｒＮ等が挙げられる。
【００３１】
また、ゲート電極３１ｎ、３１ｐは金属材料からなり、金属材料は上述したソース領域２６およびドレイン領域２８の金属材料と同様の材料を用いることができる。
【００３２】
ｎチャネルＭＩＳＦＥＴ２４ｎでは、ゲート電極３１ｎの金属材料の仕事関数Ｗｇとソース領域２６の金属材料の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓに設定される。本発明の原理において説明したように、ゲート電極３１ｎとソース領域２６との間に仕事関数差（＝Ｗｇ−Ｗｓ）による電界を生じさせ、ショットキー効果によりソース領域２６とチャネル領域２９との界面の電子に対するバリア高さを低下させ、チャネル領域２９に注入される電子濃度を増加させることができる。また、チャネル領域２９とドレイン領域２８との界面においても同様である。
【００３３】
特に、シリサイドでは不純物をポリシリコン膜に予め導入することで仕事関数を制御できる。例えば、Ｃａｂｒａｌ等により、文献（２００４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｐ．１８４−ｐ．１８５）において、ＳｂやＡｌの不純物をポリシリコン膜に注入し、次いでシリサイドを形成することで、不純物の注入を行わない場合に対して仕事関数が変化することが報告されている。
【００３４】
Ｗｇ＜Ｗｓなる関係を有するゲート電極３１ｎとソース領域２６との組み合わせでは、ゲート電極３１ｎが、ＳｂがドープされたＮｉＳｉ（Ｗｇ＝４．２７ｅＶ）であり、ソース領域２６が、ＮｉＳｉ（Ｗｓ＝４．６５ｅＶ）である場合が好ましい。サリサイドプロセスにより容易に形成できる。
【００３５】
一方、ｐチャネルＭＩＳＦＥＴ２４ｐでは、ゲート電極３１ｐの金属材料の仕事関数Ｗｇとソース領域２６の金属材料の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓに設定される。本発明の原理において説明したように、ゲート電極３１ｐとソース領域２６との間に仕事関数差（＝Ｗｇ−Ｗｓ）による電界を生じさせ、ショットキー効果によりソース領域２６とチャネル領域２９との界面の正孔に対するバリア高さを低下させ、チャネル領域２９に注入される正孔濃度を増加させることができる。また、チャネル領域２９とドレイン領域２８との界面においても同様である。ゲート電極３１ｐ、ソース領域２６、およびドレイン領域２８の金属材料は、上述したｎチャネルＭＩＳＦＥＴ２４ｎと同様の材料を用いることができる。
【００３６】
Ｗｇ＞Ｗｓなる関係を有するゲート電極３１ｐとソース領域２６との組み合わせでは、ゲート電極３１ｐが、ＡｌがドープされたＮｉＳｉ（Ｗｇ＝４．７９ｅＶ）であり、ソース領域２６が、ＮｉＳｉ（Ｗｓ＝４．６５ｅＶ）である場合が好ましい。また、ゲート電極３１ｐが、ＡｌがドープされたＮｉ（Ｐｔ）Ｓｉ（Ｗｇ＝４．９６ｅＶ）であり、ソース領域２６が、Ｎｉ（Ｐｔ）Ｓｉ（Ｗｓ＝４．７６ｅＶ）である場合が好ましい。いずれもサリサイドプロセスにより容易に形成できる。
【００３７】
ソース領域２６およびドレイン領域２８は、ゲート電極とのオーバーラップを有することが好ましい。ゲート電極３１ｎ、３１ｐとソース領域２６またはドレイン領域２８に働く電界が増し、ポテンシャルバリア高さをさらに低下することができる。
【００３８】
本実施の形態によれば、ソース領域２６とチャネル領域２９との界面のバリア高さを低下させ、チャネル領域２９に注入される電子あるいは正孔濃度を増加させることができるので、電流駆動能力を向上することができる。
【００３９】
次に、第１の実施の形態に係る半導体装置の製造方法を図３〜図４を参照しつつ具体的に説明する。図３〜図４は、本発明の第１の実施の形態に係る半導体装置の製造工程図である。
【００４０】
最初に、図３（Ａ）の工程では、Ｓｉ基板２１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離領域２２を形成し、ｎチャネルＭＩＳトランジスタが形成される第１領域２３ｎにｐ型の導電型の不純物を注入しｐ型ウェル領域を形成し、ｐチャネルＭＩＳトランジスタが形成される第２領域２３ｐにｎ型の導電型の不純物を注入し、ｎ型ウェル領域を形成する。
【００４１】
図３（Ａ）の工程では、さらに、Ｓｉ基板２１の表面に、ＣＶＤ法やスパッタ法によりゲート絶縁膜３０ａ、およびポリシリコン膜を形成する。ゲート絶縁膜３０ａは、シリコン酸化膜やｈｉｇｈ−ｋ膜等の上述した材料を用いることができる。
【００４２】
次いで図３（Ｂ）の工程では、ポリシリコン膜の表面にレジスト膜を形成し、次いで、フォトリソグラフィ法によりレジスト膜に第１領域２３ｎを開口する開口部を形成する。
【００４３】
図３（Ｂ）の工程ではさらに、イオン打ち込み法により第１領域２３ｎのポリシリコン膜に例えば不純物濃度が１０20ｃｍ-3程度のＳｂを注入する。なお、注入する不純物は、シリサイド化された後の仕事関数が第１領域２３ｎのソース領域２６の金属材料の仕事関数よりも小さくなるように選択される。
【００４４】
次いで図３（Ｃ）の工程では、図３（Ｂ）のレジスト膜を除去し、次いで、ポリシリコン膜の表面にレジスト膜を形成し、次いで、フォトリソグラフィ法によりレジスト膜に第２領域２３ｐを開口する開口部を形成する。
【００４５】
図３（Ｃ）の工程ではさらに、イオン打ち込み法により第２領域２３ｐのポリシリコン膜に例えば濃度が１０20ｃｍ-3程度のＡｌを注入する。なお、注入する不純物は、シリサイド化された後の仕事関数が第２領域２３ｐのソース領域２６の金属材料の仕事関数よりも小さくなるように選択される。
【００４６】
次いで図４（Ａ）の工程では、図３（Ｃ）のレジスト膜を除去し、次いで、ポリシリコン膜の表面にレジスト膜を形成し、次いで、フォトリソグラフィ法によりゲート電極パターンにパターニングしたレジスト膜を得る。
【００４７】
図４（Ａ）の工程ではさらに、レジスト膜をマスクとしてＲＩＥ法によりポリシリコン膜とゲート絶縁膜３０ａを順次エッチングし、ゲート絶縁膜３０とゲート電極からなるゲート積層体が形成される。
【００４８】
次いで図４（Ｂ）の工程では、ＣＶＤ法やスパッタ法によりＳｉ基板２１、側壁絶縁膜およびゲート電極の表面を覆う金属膜、例えばＮｉ膜を形成する。Ｎｉ膜はその厚さをゲート電極のポリシリコン膜がゲート絶縁膜３０の表面に達する程度の厚さに設定し、例えば１００ｎｍに設定する。
【００４９】
次いで、図４（Ｃ）の工程では、ＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｍａｌ  Ｐｒｏｃｅｓｓ）装置を用いて熱処理（温度４００℃〜５００℃）を行い、Ｎｉ膜をＳｉ基板２１およびゲート電極のポリシリコンと反応させ、ゲート電極の両側のＳｉ基板２１にＮｉＳｉからなるソース領域２６およびドレイン領域２８を形成すると共に、ゲート電極をゲート絶縁膜３０との界面までシリサイド化する。
【００５０】
図４（Ｃ）の工程ではさらに、未反応のＮｉ膜をアンモニアと過酸化水素の混合液でウエットエッチング（一次処理）を行い、さらに硫酸と過酸化水素の混合液でウエットエッチング（二次処理）を行い、除去する。次いで、ＲＴＰ装置を用いて熱処理（温度４００℃〜５００℃）を行う。ＮｉＳｉ膜は、熱処理の加熱温度（４００℃〜５００℃）が低い点で好ましい。ＮｉＳｉ膜の他、ＣｏＳｉ2膜、ＴａＳｉ2膜、ＴｉＳｉ2膜、ＰｔＳｉ膜を形成してもよい。例えば、ＣｏＳｉ2膜の場合は、熱処理の加熱温度５００℃〜７００℃に設定する。
【００５１】
このようにして形成されたソース領域２６およびドレイン領域２８は、Ｓｉ基板２１のシリサイド化により側壁絶縁膜の直下からさらに内側のゲート絶縁膜３０の端部付近まで形成され、上述した本発明の原理で説明した仕事関数差による電界が増加し、ソース領域２６とチャネル領域２９との界面のバリア高さを低下させる。
【００５２】
また、第１領域２３ｎのゲート電極は、シリサイド化により仕事関数が４．２７ｅＶのＳｂがドープされたＮｉＳｉ膜に変換され、仕事関数が４．６５ｅＶのＮｉＳｉからなるソース領域２６よりも低く設定される。
【００５３】
一方、第２領域２３ｐのゲート電極は、シリサイド化により仕事関数が４．７９ｅＶのＡｌがドープされたＮｉＳｉ膜に変換され、仕事関数が４．６５ｅＶのＮｉＳｉからなるソース領域２６よりも高く設定される。
【００５４】
図４（Ｃ）の工程の後に、図４（Ｃ）の構造体を覆う層間絶縁膜を形成し、次いでその表面をＣＭＰ法により平坦化し、図２に示す半導体装置が形成される。
【００５５】
本実施の形態の製造方法によれば、ゲート電極に不純物を注入することにより、容易にソース領域２６に対して仕事関数差を有するシリサイドを形成できる。
【００５６】
また、本実施の形態の製造方法によれば、ゲート電極３１ｎ、３１ｐ、ソース領域２６、およびドレイン領域２８をシリサイドにより形成することで、従来の半導体装置の製造工程の大幅な変更を行わずに金属材料からなるゲート電極３１ｎ、３１ｐ、ソース領域２６、およびドレイン領域２８を形成できる。
【００５７】
なお、上述した実施の形態の製造方法では、シリサイド化により金属材料のゲート電極、ソース領域２６、およびドレイン領域２８を形成したが、他の上述した金属材料をゲート電極、ソース領域２６、およびドレイン領域２８に用いてもよい。
【００５８】
図５は、第１の実施の形態の変形例に係る電界効果型トランジスタの断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５９】
図５を参照するに、変形例に係る電界効果型トランジスタ５０は、ゲート積層体５２がゲート絶縁膜３０、バリア膜５１、ゲート電極３１ｎ、３１ｐが順次積層して構成され、バリア膜５１が設けられている以外は、第１の実施の形態の電界効果型トランジスタと同様に構成されている。
【００６０】
バリア膜５１は、例えばＡｌ2Ｏ3からなり、ゲート絶縁膜を兼ねると共に、ゲート電極３１ｎ、３１ｐの金属材料を構成する金属元素がゲート絶縁膜３０中に拡散することを防止するものである。ゲート絶縁膜３０中に金属元素が拡散することで生じる固定電荷やトラップ電荷によるキャリア移動度の低下を防止できる。
【００６１】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る電界効果型トランジスタの断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。ここでは、説明の便宜のためｐチャネルＭＩＳＦＥＴを例として説明する。なお、ｎチャネルＭＩＳＦＥＴは、ゲート電極とソース領域を構成する材料が、第１の実施の形態のように仕事関数の関係が設定されている以外はｐチャネルＭＩＳＦＥＴと同様である。
【００６２】
図６を参照するに、電界効果型トランジスタ６０は、金属材料からなるソース領域６１およびドレイン領域６２と、チャネル層としてのＳｉ基板２１上に形成されたＳｉＧｅ層６３と、ＳｉＧｅ層６３を覆うＳｉキャップ層６４と、Ｓｉキャップ層６４の表面に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上に形成された金属材料からなるゲート電極３１ｐと、側壁絶縁膜３３と、層間絶縁膜３５等から構成される。
【００６３】
ＳｉＧｅ層６３は、例えば厚さが１０ｎｍであり、Ｓｉ基板２１上にエピタキシャル成長される。ＳｉＧｅ層６３は、ＳｉＧｅがＳｉよりも格子定数が大きいので圧縮歪みが誘起されている。ＳｉＧｅ層６３をＳｉ1-xＧｅx（ｘはＧｅの組成比）と表すと、ｘは０よりも大きくかつ１以下に設定され、ｘは０よりも大きく０．３以下であることが好ましい。ｘが０．３を超えるとＳｉ基板との格子定数差が過度に増大し結晶転位を生じ、ＳｉＧｅ層６３の歪み量が減少し、結晶性が低下する。
【００６４】
圧縮歪みが誘導されたＳｉＧｅ層６３は、バンドギャップが狭小化され、ソース領域６１とＳｉＧｅ層６３との界面におけるショットキー障壁のバリア高さが低下する。すなわち、以下に説明するゲート電極３１ｐとソース領域６１との仕事関数差によるショットキー効果と歪みＳｉＧｅ層６３により、ソース領域とチャネル領域間のバリア高さが一層低下し高濃度のキャリアを注入できる。また、ＳｉＧｅ層６３は、圧縮歪みが誘起されているので正孔移動度が向上する。ＳｉＧｅ層６３にはｐ型不純物が導入され、その不純物濃度は、１０17ｃｍ-3よりも低いことが好ましく、導入しなくともよい。
【００６５】
また、Ｓｉキャップ層６４は、例えば厚さが１０ｎｍであり、ＳｉＧｅ層６３を覆うように形成される。Ｓｉキャップ層６４は歪みが緩和されている。Ｓｉキャップ層６４はＳｉＧｅ層６３からのＧｅの拡散を抑制し、ゲート絶縁膜３０とＳｉキャップ層６４との界面に、Ｇｅ元素による界面準位の形成を防止する。Ｓｉキャップ層６４は薄いほどよく、例えば、１ｎｍ〜１０ｎｍに設定されることが好ましい。キャップ層６４にはｐ型不純物が導入され、その不純物濃度は、１０17ｃｍ-3よりも低いことが好ましく、導入しなくともよい。
【００６６】
ソース領域６１およびドレイン領域６２は第１の実施の形態と同様に金属材料からなる。ここでは、Ｓｉ基板、ＳｉＧｅ層６３、Ｓｉ層と金属元素とのシリサイド、あるいはジャーマノシリサイド膜の積層体から構成される。すなわち、ソース領域６１は、下側からシリサイド膜６１ａ／ジャーマノシリサイド膜６１ｂ／シリサイド膜６１ｃからなり、ドレイン領域６２は同様に下側からシリサイド膜６２ａ／ジャーマノシリサイド膜６２ｂ／シリサイド膜６２ｃからなる。第１の実施の形態と同様に、ゲート電極３１ｐと、ソース領域６１のシリサイド膜６１ａおよびジャーマノシリサイド膜６１ｂを構成する材料を、第１の実施の形態のように、ゲート電極３１ｐの金属材料の仕事関数Ｗｇとソース領域６１のシリサイド膜６１ａおよびジャーマノシリサイド膜６１ｂの仕事関数ＷｓをＷｇ＞Ｗｓとなるように設定する。
【００６７】
本実施の形態によれば、第１の実施の形態の効果に加え、チャネル層が圧縮歪みが誘起されたＳｉＧｅ層６３からなるので、ソース領域６１とチャネル層としてのＳｉＧｅ層６３との界面におけるバリア高さが低下し、チャネル層の正孔濃度が一層増加し、電流駆動能力が増大する。
【００６８】
（第３の実施の形態）
図７は、本発明の第３の実施の形態に係る電界効果型トランジスタの断面図である。
【００６９】
図７を参照するに、電界効果型トランジスタ７０は、Ｓｉ基板２１と、Ｓｉ基板２１上に設けられた埋め込み酸化膜７１と、素子分離領域７２により画成された第１領域２３ｎと第２領域２３ｐからなり、第１領域２３ｎでは、埋め込み酸化膜７１上にＳｉＧｅ膜８０ｎ、引っ張り歪みが誘起された歪みＳｉ膜８１が順次積層された積層体にｎチャネルＭＩＳＦＥＴ７４ｎが設けられ、第２領域２３ｐでは、埋め込み酸化膜７１上に圧縮歪みが誘起された歪みＳｉＧｅ膜８０ｐにｐチャネルＭＩＳＦＥＴ７４ｐが設けられた相補型の電界効果型トランジスタである。
【００７０】
第１領域２３ｎのｎチャネルＭＩＳＦＥＴ７４ｎは、埋め込み酸化膜７１上に形成された金属材料からなるソース領域７６ｎおよびドレイン領域７８ｎと、ソース領域７６ｎとドレイン領域７８ｎとに挟まれた歪みＳｉ膜８１の表面に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上に形成された金属材料からなるゲート電極３１ｎと、側壁絶縁膜３３等から構成され、歪みＳｉ膜８１にチャネル領域７９ｎが形成される。
【００７１】
歪みＳｉ膜８１は、下地の歪みが緩和されたＳｉＧｅ膜８０ｎ上にエピタキシャル成長して形成される。ＳｉＧｅ膜８０ｎは格子歪みが緩和されており、歪みが誘起されていないＳｉ膜よりも格子定数が大きくなっている。したがって、ＳｉＧｅ膜８０ｎ上にエピタキシャル成長した歪みＳｉ膜８１には、格子定数差により膜面内方向に引っ張り歪みが誘起される。その結果、歪みＳｉ膜８１の電子移動度が向上する。なお、引っ張り歪みの方向はゲート長方向すなわち、ソース領域７６ｎとドレイン領域７８ｎを結ぶ方向にほぼ平行であることが好ましい。なお、歪みが緩和されたＳｉＧｅ膜８０ｎは例えば以下のようにして形成する。すなわち、Ｓｉ基板２１上に例えば分子エピタキシ法やＣＶＤ法（例えば超高真空ＣＶＤ法、水素還元法、熱分解法、ＭＯＣＶＤ法等）によりエピタキシャル成長により圧縮歪みが誘起されたＳｉＧｅ膜（第１領域２３ｎのＳｉＧｅ膜８０ｎと第２領域２３ｐのＳｉＧｅ膜８０ｐ、例えば厚さ４０ｎｍ）を形成し、次いで、ＳｉＧｅ膜との界面のＳｉ基板２１に埋め込み酸化膜７１を形成した後、第１領域２３ｎのＳｉＧｅ膜の圧縮歪みを選択的な熱処理等により圧縮歪みが緩和される。なお、第２領域のＳｉＧｅ膜８０ｐは、熱処理等が行わないので、圧縮歪みが誘起された状態となる。
【００７２】
ＳｉＧｅ膜８０ｎは、厚さが５ｎｍ〜６０ｎｍの範囲に設定され、１０ｎｍ〜４０ｎｍであることが好ましい。ＳｉＧｅ膜８０ｎの組成は、Ｓｉ1-xＧｅx（ｘはＧｅの組成比）と表すと、ｘは０よりも大きくかつ１以下に設定され、ｘ＝０．１〜０．４の範囲に設定することが好ましい。Ｇｅの組成比が０．１よりも低いと歪みＳｉ膜に引っ張り応力が十分に負荷されず、０．４よりも高いと歪みＳｉ膜８１との界面で転位が生じ易くなり、歪みＳｉ膜８１に負荷される引っ張り応力が不均一になる。なお、第２領域２３ｐの歪みＳｉＧｅ膜８０ｐの厚さおよび組成範囲はＳｉＧｅ膜８０ｎと同様である。
【００７３】
第１領域２３ｎのソース領域７６ｎおよびドレイン領域７８ｎは歪みＳｉ膜８１およびＳｉＧｅ膜８０ｎの一部に形成され、例えばシリサイド膜およびジャーマノシリサイド膜からなり、ゲート電極３１ｎは不純物が注入されたポリシリコン膜をシリサイド化したシリサイド膜からなる。なお、ソース領域７６ｎおよびドレイン領域７８ｎは歪みＳｉ膜８１のみに形成されてもよい。また、ゲート電極３１ｎ、ソース領域７６ｎおよびドレイン領域７８ｎは、シリサイド膜以外に第１の実施の形態で説明した単金属、合金、および導電性の金属間化合物の金属材料を用いてもよい。ソース領域７６ｎおよびドレイン領域７８ｎは、歪みＳｉ膜８１に溝部を設け、金属材料を充填して形成してもよい。
【００７４】
ｎチャネルＭＩＳＦＥＴ７４ｎでは、第１の実施の形態と同様に、ゲート電極３１ｎの金属材料の仕事関数Ｗｇとソース領域７６ｎの金属材料の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓに設定される。ゲート電極３１ｎとソース領域７６ｎとの間の仕事関数差によりソース領域７６ｎとチャネル領域との界面の電子に対するバリア高さを低下させてチャネル領域７９ｎの電子濃度を増加させることができる。
【００７５】
また、第２領域２３ｐのｐチャネルＭＩＳＦＥＴ７４ｐは、埋め込み酸化膜７１上に形成された金属材料からなるソース領域７６ｐおよびドレイン領域７８ｐと、ソース領域７６ｐとドレイン領域７８ｐとに挟まれた歪みＳｉＧｅ膜８０ｐの表面に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上に形成された金属材料からなるゲート電極３１ｐと、側壁絶縁膜３３等から構成され、圧縮歪みが誘起された歪みＳｉＧｅ膜８０ｐにチャネル領域７９ｐが形成される。
【００７６】
歪みＳｉＧｅ膜８０ｐは、膜面内方向に圧縮歪みが誘起されている。歪みＳｉＧｅ膜８０ｐは、例えば、Ｓｉ基板２１上に例えばＣＶＤ法によりエピタキシャル成長により堆積した際に、歪みが誘起されていないＳｉＧｅ膜の格子定数はＳｉの格子定数よりも大きいので、Ｓｉ基板２１との格子定数差により圧縮歪みが誘起される。その結果、歪みＳｉＧｅ膜８０ｐのバンドギャップが減少し、ソース領域７６ｐとチャネル領域７８ｐとの界面の正孔に対するバリア高さが一層低下すると共に、歪みＳｉＧｅ膜８０ｐの正孔移動度が向上する。なお、圧縮歪みの方向はゲート長方向すなわち、ソース領域７６ｐとドレイン領域７８ｐを結ぶ方向にほぼ平行であることが好ましい。
【００７７】
第２領域２３ｐのソース領域７６ｐおよびドレイン領域７８ｐは歪みＳｉＧｅ膜８０ｐに形成された、例えばジャーマノシリサイド膜からなり、ゲート電極３１ｐは不純物が注入されたポリシリコン膜をシリサイド化したシリサイド膜からなる。また、ゲート電極３１ｐ、ソース領域７６ｐおよびドレイン領域７８ｐは、シリサイド膜以外に、第１の実施の形態で説明した単金属、合金、および導電性の金属間化合物の金属材料を用いてもよい。この場合、ソース領域７６ｐおよびドレイン領域７８ｐは歪みＳｉＧｅ膜８０ｐに溝部を設け金属材料を充填する。
【００７８】
ｐチャネルＭＩＳＦＥＴ２４ｐでは、第１および第２の実施の形態と同様に、ゲート電極３１ｐの金属材料の仕事関数Ｗｇとソース領域７６ｐの金属材料の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓに設定される。ゲート電極３１ｐとソース領域７６ｐとの間の仕事関数差によりソース領域７６ｐとチャネル領域７８ｐとの界面の正孔に対するバリア高さを低下させてチャネル領域７９ｐの正孔濃度を増加させることができる。
【００７９】
また、本実施の形態に係る電界効果型トランジスタ７０は、埋め込み酸化層７１上に形成された薄膜の歪みＳｉ膜８１あるいは歪みＳｉＧｅ膜８０ｐにチャネル領域７９ｎ、７９ｐが形成されるので、寄生容量を低減し、短チャネル効果を抑制できる。
【００８０】
本実施の形態によれば、第１の実施の形態と同様にソース領域７６ｎ、７６ｐとチャネル領域７９ｎ、７９ｐとの界面のキャリアに対するバリア高さを低減すると共に、チャネル領域７９ｎ、７９ｐに引っ張り歪みが誘起された歪みＳｉ膜８１（ｎチャネルＭＩＳＦＥＴ７４ｎ）、あるいは圧縮歪みが誘起された歪みＳｉＧｅ膜８０ｐ（ｐチャネルＭＩＳＦＥＴ７４ｐ）からなるので、それぞれ電子移動度、正孔移動度が増加し、高速動作が可能となる。
【００８１】
なお、本実施の形態に係る電界効果型トランジスタはｎチャネルＭＩＳＦＥＴ７４ｎおよびｐチャネルＭＩＳＦＥＴ７４ｐのいずれか単体でも効果を奏することは明らかである。
【００８２】
また、上記のＳｉ基板２１／埋め込み酸化層７１は、上述したＳＩＭＯＸ法の他、貼り合わせ法やその他の公知のＳＯＩ基板の製造方法を用いてもよい。また、Ｓｉ基板に限定されず、サファイア（Ａｌ2Ｏ3）基板、シリコン・カーバイド（ＳｉＣ）基板等を用いてもよい。
【００８３】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【００８４】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、
前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｎチャネルの電界効果型トランジスタであって、
前記ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数Ｗｓとの関係がＷｇ＜Ｗｓであることを特徴とする電界効果型トランジスタ。
（付記２）  半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、
前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｐチャネルの電界効果型トランジスタであって、
前記ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数Ｗｓとの関係がＷｇ＞Ｗｓであることを特徴とする電界効果型トランジスタ。
（付記３）  付記１に記載のｎチャネルの電界効果型トランジスタと付記２に記載のｐチャネルの電界効果型トランジスタからなる相補型の電界効果型トランジスタ。
（付記４）  前記金属材料は、単金属、合金、および導電性の金属間化合物からなる群のうち、いずれか１種であることを特徴とする付記１〜３のうち、いずれか一項記載の電界効果型トランジスタ。
（付記５）  前記金属間化合物は、金属のシリサイド、ジャーマナイド、およびジャーマノシリサイドからなる群のうちいずれか１種であることを特徴とする付記４記載の電界効果型トランジスタ。
（付記６）  半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、
前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｎチャネルの電界効果型トランジスタであって、
前記ゲート電極はＳｂがドープされたＮｉＳｉからなり、前記ソース領域はＮｉＳｉからなることを特徴とする電界効果型トランジスタ。
（付記７）  半導体材料からなるチャネル領域と、チャネル領域を覆うゲート絶縁膜と、ゲート絶縁膜を覆うゲート電極と、
前記チャネル領域の両側にそれぞれ直接接触し、金属材料からなるソース領域およびドレイン領域と、を備えるｐチャネルの電界効果型トランジスタであって、
前記ゲート電極はＡｌがドープされたＮｉＳｉからなり、前記ソース領域はＮｉＳｉからなることを特徴とする電界効果型トランジスタ。
（付記８）  前記ゲート電極は、前記金属材料がゲート絶縁膜に直接接触することを特徴とする付記１〜７のうち、いずれか一項記載の電界効果型トランジスタ。
（付記９）  前記ゲート絶縁膜は、シリコン窒化膜、シリコン酸窒化膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜、ＨｆＯ2膜、およびＺｒＯ2膜からなる群のうち少なくとも１つからなることを特徴とする付記１〜８のうち、いずれか一項記載の電界効果型トランジスタ。
（付記１０）  前記チャネル領域は、Ｓｉ層またはＳｉ基板に形成されてなることを特徴とする付記１〜９のうち、いずれか一項記載の電界効果型トランジスタ。
（付記１１）  前記チャネル領域は、真性Ｓｉ層あるいは真性Ｓｉ基板に形成されてなることを特徴とする付記１０記載の電界効果型トランジスタ。
（付記１２）  前記チャネル領域は、圧縮歪みが誘起されたＳｉ1-xＧｅx層からなることを特徴とする付記１〜９のうち、いずれか一項記載の電界効果型トランジスタ（ただしｘはＧｅの組成比であり、０より大きくかつ１以下である。）。
（付記１３）  前記チャネル領域は、Ｓｉ基板表面にエピタキシャル成長したＳｉ1-xＧｅx層からなることを特徴とする付記１２記載の電界効果型トランジスタ。
（付記１４）  前記Ｓｉ1-xＧｅx層上にさらに緩和したＳｉ層を有することを特徴とする付記１２または１３記載の電界効果型トランジスタ。
（付記１５）  前記チャネル領域は、絶縁性基板上のＳｉ層またはＳｉ1-xＧｅx層に設けられてなり、
前記ソース領域およびドレイン領域は、絶縁性基板上に前記金属材料から形成されてなることを特徴とする付記１〜９のうち、いずれか一項記載の電界効果型トランジスタ（ただしｘはＧｅの組成比であり、０より大きくかつ１以下である。）。
（付記１６）  前記ソース領域およびドレイン領域は、前記Ｓｉ層またはＳｉ1-xＧｅx層に設けられたシリサイド膜、ジャーマノシリサイド膜、またはジャーマナイド膜からなることを特徴とする付記１５記載の電界効果型トランジスタ。
（付記１７）  ｎチャネルの電界効果型トランジスタの製造方法であって、
Ｓｉ基板表面にゲート絶縁膜および多結晶Ｓｉからなるゲート電極を形成する工程と、
前記ゲート電極の両側のＳｉ基板の一部をシリサイドに変換してソース領域およびドレイン領域を形成すると共に、前記ゲート電極をシリサイド膜に変換する工程と、を備え、
前記ゲート電極を形成する工程は、ゲート電極に不純物を注入する処理を含み、ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数ＷｓとがＷｇ＜Ｗｓなる関係を有するように該不純物を選択することを特徴とする電界効果型トランジスタの製造方法。
（付記１８）  ｐチャネルの電界効果型トランジスタの製造方法であって、
Ｓｉ基板表面にゲート絶縁膜および多結晶Ｓｉからなるゲート電極を形成する工程と、
前記ゲート電極の両側のＳｉ基板の一部をシリサイドに変換してソース領域およびドレイン領域を形成すると共に、前記ゲート電極をシリサイド膜に変換する工程と、を備え、
前記ゲート電極を形成する工程は、ゲート電極に不純物を注入する処理を含み、ゲート電極の金属材料の仕事関数Ｗｇとソース領域の金属材料の仕事関数ＷｓとがＷｇ＞Ｗｓなる関係を有するように該不純物を選択することを特徴とする電界効果型トランジスタの製造方法。
（付記１９）  前記ゲート電極の形成は、ポリシリコン膜を形成し、次いで該ポリシリコン膜に不純物を導入し、
前記不純物によりシリサイド膜に変換後の仕事関数Ｗｇを制御することを特徴とする付記１７または１８記載の電界効果型トランジスタの製造方法。
【図面の簡単な説明】
【００８５】
【図１】（Ａ）〜（Ｃ）は本発明の原理を説明するための図である。
【図２】本発明の第１の実施の形態に係る電界効果型トランジスタの断面図である。
【図３】（Ａ）〜（Ｃ）は第１の実施の形態に係る電界効果型トランジスタの製造工程図（その１）である。
【図４】（Ａ）〜（Ｃ）は第１の実施の形態に係る電界効果型トランジスタの製造工程図（その２）である。
【図５】第１の実施の形態の変形例に係る電界効果型トランジスタの断面図である。
【図６】本発明の第２の実施の形態に係る電界効果型トランジスタの断面図である。
【図７】本発明の第３の実施の形態に係る電界効果型トランジスタの断面図である。
【符号の説明】
【００８６】
１０、２０、５０、６０、７０    電界効果型トランジスタ（ＦＥＴ）
１１、６１、７６ｎ、７６ｐ    ソース領域
１２、６２、７８ｎ、７８ｐ    ドレイン領域
１３    ゲート電極
１４    チャネル領域
１５    ゲート絶縁膜
２１    Ｓｉ基板
２２    素子分離領域
２３ｎ    第１領域
２３ｐ    第２領域
２４ｎ、７４ｎ    ｎチャネルＭＩＳＦＥＴ
２４ｐ、７４ｐ    ｐチャネルＭＩＳＦＥＴ
２５ｎ    ｐ型ウェル領域
２５ｐ    ｎ型ウェル領域
２６、６１    ソース領域
２８、６２    ドレイン領域
２９    チャネル領域
３０    ゲート絶縁膜
３１ｎ、３１ｐ    ゲート電極
３２、５２    ゲート積層体
３３    側壁絶縁膜
３５    層間絶縁膜
３８、３９、４０    レジスト膜
５１    バリア膜
６３    ＳｉＧｅ層
６４    Ｓｉキャップ層
【図１】
2006100403.tif 000003
【図２】
2006100403.tif 000004
【図３】
2006100403.tif 000005
【図４】
2006100403.tif 000006
【図５】
2006100403.tif 000007
【図６】
2006100403.tif 000008
【図７】
2006100403.tif 000009