(57)【要約】      （修正有）【課題】均一で良好な特性を有する半導体金属合金層を有する半導体装置の製造方法を提供する。【解決手段】本発明にかかる半導体装置の製造方法は、（ａ）半導体層１０の上方にゲート絶縁層２０を形成する工程と、（ｂ）前記ゲート絶縁層の上方にゲート電極２２を形成する工程と、（ｃ）前記半導体層の上方の所定の領域にレジスト層を形成する工程と、（ｄ）前記レジスト層に覆われていない領域の半導体層の表面４０をアモルファス化する工程と、（ｅ）前記半導体層の上方に金属層３２ａを形成する工程と、（ｆ）アモルファス化された前記半導体層と、前記金属層とを反応させるために熱処理を行う工程と、を含む。【選択図】図４
2006114651.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層の上方の所定の領域にレジスト層を形成する工程と、
（ｄ）前記レジスト層に覆われていない領域の半導体層の表面をアモルファス化する工程と、
（ｅ）前記半導体層の上方に金属層を形成する工程と、
（ｆ）アモルファス化された前記半導体層と、前記金属層とを反応させるために熱処理を行う工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記工程（ｆ）では、５３０℃〜５６０℃で熱処理を行う、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記半導体層は、シリコン層であり、
前記工程（ｆ）では、熱処理を行うことによりシリサイド層を形成する、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記工程（ｆ）では、
アモルファス化された領域に第１のシリサイド層が形成され、
アモルファス化されなかった領域に第２のシリサイド層が形成され、
前記工程（ｆ）の後に、
（ｇ）未反応の前記金属層および前記第２のシリサイド層を除去する工程、
をさらに含む、半導体装置の製造方法。
【請求項５】
請求項４において、
前記工程（ｇ）の後に、
（ｈ）熱処理を行う工程、
をさらに含む、半導体装置の製造方法。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記工程（ｄ）では、前記レジスト層に覆われていない領域の半導体層にイオン注入を行うことにより、アモルファス化する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に本発明は、低抵抗化を図るためにシリサイド層のような半導体金属合金層が形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳトランジスタの微細化に伴い、ソース領域およびドレイン領域等を低抵抗化するために、シリサイド層に代表される半導体金属合金層を形成する技術が知られている。このような半導体金属合金層を有する半導体装置においては、さらなる特性の向上の要求に応じて、均一で良好な特性を有する半導体金属合金層を形成する技術が望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、均一で良好な特性を有する半導体金属合金層を有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明にかかる半導体装置の製造方法は、
（ａ）半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層の上方の所定の領域にレジスト層を形成する工程と、
（ｄ）前記レジスト層に覆われていない領域の半導体層の表面をアモルファス化する工程と、
（ｅ）前記半導体層の上方に金属層を形成する工程と、
（ｆ）アモルファス化された前記半導体層と、前記金属層とを反応させるために熱処理を行う工程と、を含む。
【０００５】
かかる態様によれば、アモルファス化された前記半導体層と、前記金属層とを反応させるため、均一で良好な特性を有する半導体金属合金層を形成することができる。
【０００６】
本発明にかかる半導体装置の製造方法において、
前記工程（ｆ）では、５３０℃〜５６０℃で熱処理を行うことができる。
【０００７】
本発明にかかる半導体装置の製造方法によれば、金属層を形成する前に所望の領域の半導体層の表面をアモルファス化するため、５３０℃〜５６０℃の熱処理により、半導体層と金属層とを反応させ、半導体金属合金層を形成することができる。
【０００８】
本発明にかかる半導体装置の製造方法において、
前記半導体層は、シリコン層であり、
前記工程（ｆ）では、熱処理を行うことによりシリサイド層を形成することができる。
【０００９】
本発明にかかる半導体装置の製造方法によれば、金属層を形成する前に所望の領域の半導体層の表面をアモルファス化するため、当該所望の領域にのみ、自己整合的にシリサイド層を形成することができる。
【００１０】
本発明にかかる半導体装置の製造方法において、
前記工程（ｆ）では、
アモルファス化された領域に第１のシリサイド層が形成され、
アモルファス化されなかった領域に第２のシリサイド層が形成され、
前記工程（ｆ）の後に、
（ｇ）未反応の前記金属層および前記第２のシリサイド層を除去する工程、
をさらに含むことができる。
【００１１】
アモルファス化された半導体層は、アモルファス化されなかった結晶の領域と比べて、金属層と反応しやすい。よって、第２のシリサイド層は、第１のシリサイド層より薄く、アモルファス化されたシリサイド化合物を多く含むため、第１のシリサイド層と選択比をとることができる。よって、たとえばウェットエッチングにより、第２のシリサイド層を金属層と同時に除去し、第１のシリサイド層を残すことができる。したがって、第２のシリサイド層が形成された場合であっても、工程数を増やすことなく除去することができる。
【００１２】
本発明にかかる半導体装置の製造方法は、
前記工程（ｇ）の後に、
（ｈ）熱処理を行う工程、
をさらに含むことができる。
【００１３】
本発明にかかる半導体装置の製造方法において、
前記工程（ｄ）では、前記レジスト層に覆われていない領域の半導体層にイオン注入を行うことにより、アモルファス化することができる。これにより、容易に半導体層をアモルファス化することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本実施の形態の一例について説明する。
【００１５】
１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。
【００１６】
半導体装置１００は、半導体層１０上に形成された第１のＭＯＳトランジスタ１１０と、第２のＭＯＳトランジスタ１２０と、素子分離領域１２とを含む。第１のＭＯＳトランジスタ１１０と第２のＭＯＳトランジスタ１２０は、半導体層１０上に形成されたゲート絶縁層２０と、ゲート絶縁層２０上に形成されたゲート電極２２と、ゲート電極２２の側壁に形成された側壁絶縁層２４と、ドレイン領域１４と、ソース領域２６とをそれぞれ有する。
【００１７】
さらに第１のＭＯＳトランジスタ１１０は、シリサイド層３２（第１のシリサイド層）を有する。シリサイド層３２は、ソース領域２６の上方、ドレイン領域１４の上方、およびゲート電極２２の上方に形成されている。一方、第２のＭＯＳトランジスタ１２０は、シリサイド層を有さない。
【００１８】
なお、本実施の形態にかかる半導体装置１００は、半導体層１０上に第１のＭＯＳトランジスタ１１０および第２のＭＯＳトランジスタ１２０が形成されているが、これにかえて、たとえばＳＯＩのように、絶縁層上に形成された半導体層上に第１のＭＯＳトランジスタ１１０および第２のＭＯＳトランジスタ１２０が形成されていてもよい。
【００１９】
また、本実施の形態では、一例として、トランジスタが２つ形成された半導体装置１００を用いて説明しているが、トランジスタは、１つでもよいし、２つ以上であってもよく、シリサイド層を形成する領域と、シリサイド層を形成しない領域の双方を有すればよい。このように、シリサイド層を形成する領域と、シリサイド層を形成しない領域の双方を有する半導体装置の製造方法を以下に示す。
【００２０】
２．半導体装置の製造方法
本実施の形態にかかる半導体装置の製造方法について、図２から図５を参照しながら説明する。
【００２１】
（１）まず、半導体層１０を準備する。本実施の形態では、半導体層１０を用いているがこれにかえて、ＳＯＩ基板、サファイヤ上にシリコン層が形成された基板、石英基板またはガラス基板上にシリコン層が形成された基板等を用いてもよい。半導体層１０の材料としては、たとえば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。本実施の形態では、半導体層１０の一例として、Ｓｉを用いる。
【００２２】
ついで、図２に示すように、半導体層１０上に素子分離領域１２を形成する。素子分離領域１２は、ＬＯＣＯＳ法、ＳＴＩ法などの公知の方法により形成される。
【００２３】
ついで、図２に示すように、しきい値の調整のために、所定の導電型の不純物を半導体層１０に導入し、ゲート絶縁層２０およびゲート電極２２を形成する。ゲート絶縁層２０としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層２０の上に、ゲート電極２２のための導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を２００ｎｍ程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極２２が形成される。ついで、ＬＤＤ領域形成のために、所定の導電型の不純物を半導体層１０に導入する。
【００２４】
ついで、図２に示すように、ゲート電極２２の側面に側壁絶縁層２４を形成する。側壁絶縁層２４の形成は、たとえば、以下のようにして行なうことができる。半導体層１０の全面の上方に絶縁層（図示せず）を形成する。絶縁層としては、窒化シリコン膜や酸化シリコン膜またそれらの積層膜を用いることができる。その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極２２の側面に側壁絶縁層２４を形成することができる。
【００２５】
ついで、図２に示すようにソース領域２６およびドレイン領域１４を形成する。
【００２６】
ソース領域２６およびドレイン領域１４を形成するための領域に、公知の方法により所定の導電型の不純物を半導体層１０に導入する。その後、熱処理を施し、導入した不純物を活性化する。
【００２７】
（２）次に、図４に示すように、アモルファス半導体層４０を形成する。
【００２８】
アモルファス半導体層４０の形成方法としての一例を説明する。まず、半導体層１０上の全面にレジストを塗布する。次に、リソグラフィー法により該レジストを、図３に示すように、パターニングすることにより、所定の領域にレジスト層Ｒ１が形成される。レジスト層Ｒ１を形成するための所定の領域とは、シリサイド層を形成すべき領域以外の領域である。
【００２９】
ついで、レジスト層Ｒ１をマスクとして、半導体層１０にイオン注入することにより、半導体層１０およびゲート電極２２の表面をアモルファス化し、アモルファス半導体層４０を形成する。ここでは、アルゴン、ゲルマニウム、シリコン、砒素などがイオン注入される。イオン注入後、レジスト層Ｒ１を除去する。
【００３０】
（３）次に、図４に示すように、半導体層１０の上方の全面に金属層３２ａを形成する。金属層３２ａとしては、たとえば、Ｔｉを約２０ｎｍ、スパッタ法により堆積させる。また金属層３２ａとしてはＣｏ、Ｎｉ、Ｍｏ、Ｐｔ、Ｒｂであっても良い。なお、ゲート電極２２の上方にも金属層３２ａは形成される。
【００３１】
なお、Ｔｉの酸化を防止するために、窒化チタン層をバリア膜として金属層３２ａの上にスパッタ法等により堆積させてもよい。
【００３２】
（４）次に、第１段目の熱処理を行ない、金属層３２ａと、半導体層１０およびゲート電極２２とをシリサイド化反応させ、シリサイド層３２を形成する。シリサイド層３２は、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド等のシリサイド化合物からなる。第１段目の熱処理後、たとえばＣ４９結晶のチタンシリサイドが形成される。
【００３３】
この第１段目の熱処理は、たとえば、ＲＴＡ法を用いて、処理温度が５３０℃〜５６０℃で、窒素または希ガス雰囲気の下、１２０秒間行なうことができる。アモルファス化された領域では、半導体層１０中のシリコン原子同士の結合が、アモルファス化されていない領域と比べて弱くなっているため、シリサイド化反応が、良好に行われる。一方、この処理温度において、アモルファス化されていない領域では、たとえ半導体層１０が露出している領域であっても、シリサイド化反応はほとんど起こらないが、たとえ起こった場合であっても、シリサイド化合物の薄いアモルファスシリサイド層３４（第２のシリサイド層）が形成されるのみである。
【００３４】
ついで、未反応の金属層３２ａおよびアモルファスシリサイド層３４（第２のシリサイド層）を除去する。未反応の金属層３２ａの除去は、たとえばＮＨ４ＯＨ，Ｈ２Ｏ２，Ｈ２Ｏの混合液を用いたウェットエッチングにより行なうことができる。
【００３５】
なお、工程（３）において、窒化チタン層を堆積させた場合には、窒化チタン層も同時に除去される。
【００３６】
（５）次に、第２段目の熱処理を施すことで、シリサイド層３２をより安定的なものにする。第２段目の熱処理は、たとえば処理温度が７５０℃〜８５０℃で窒素雰囲気の下、３０秒間行なう。これにより、Ｃ４９結晶のチタンシリサイドは、より低抵抗なＣ５４結晶のチタンシリサイドに相転移する。
【００３７】
以上の工程により本実施の形態にかかる半導体装置１００を形成することができる。
【００３８】
本実施の形態にかかる半導体装置の製造方法によれば、シリサイド層３２を有する半導体装置１００を形成することができる。通常、シリサイド化反応のために第１段目の熱処理は、６００℃〜７００℃で行う。しかし、本実施の形態にかかる半導体装置の製造方法では、予めシリサイド層３２の形成領域をアモルファス化するため、第１の熱処理が、５３０℃〜５６０℃という通常より低い温度であっても、半導体層１０をシリサイド化することができる。
【００３９】
また、本実施の形態にかかる半導体装置の製造方法によれば、シリサイド層３２を有する第１のＭＯＳトランジスタ１１０と、シリサイド層３２を有さない第２のＭＯＳトランジスタ１２０とを備えた半導体装置１００を形成することができる。通常、このような半導体装置を製造する際、シリサイド層を形成しない領域に、酸化シリコンなどのハードマスクを用いるが、このハードマスクを除去した後の残渣によって、シリサイド層が不均一になる場合がある。また、ハードマスク自体が不均一に形成されている場合にも、シリサイド層が不均一になる。また、ハードマスクを除去する際、ゲート電極の側壁絶縁層までエッチングしてしまう場合がある。このように、ハードマスクを用いた場合、良好なシリサイド層を形成するのは困難である。
【００４０】
そこで本実施の形態にかかる半導体装置の製造方法によれば、アモルファス化した領域のみに自己整合的にシリサイド層３２を形成することができるため、シリサイド層を形成しない領域にハードマスクを形成する必要がない。また、アモルファス化しない領域には、ハードマスクではなく、レジスト層を形成するため、マスクの形成工程および除去工程が容易である。よって、上述したハードマスクに基づく問題がなく、容易に良好なシリサイド層を形成することができる。
【００４１】
３．実験例
本実施の形態の製造方法によって得られた半導体装置のシート抵抗の測定を行った。
【００４２】
図６は、シリサイド層のシート抵抗の第１段目の熱処理温度に対する依存性を示す図である。横軸は、第１段目の熱処理温度を示し、縦軸は、半導体装置のシート抵抗（Ω／□）を示す。
【００４３】
実験に用いた半導体装置は、上記工程（３）において、バリア膜として窒化チタン１５０Åを堆積し、金属層としてチタンを２００Å堆積することにより得られたものである。第１段目の熱処理時間は、１２０秒であり、第２段目の熱処理温度は８１０℃、熱処理時間は、３０秒であった。イオン注入を行うことによりアモルファス化した半導体装置と、イオン注入を行わなかった半導体装置のシート抵抗を測定した。シート抵抗が１００Ω／□未満である場合にシリサイド層が形成されていると判断できる。
【００４４】
図６によれば、イオン注入を行った半導体装置において、第１段目の熱処理温度が５３０℃以上でシート抵抗が１００Ω／□未満となっているため、シリサイド層が形成されていることが確認された。また、イオン注入を行わなかった半導体装置において、第１段目の熱処理温度が５６０℃を超えた温度で、シート抵抗が低下し始めているため、シリサイド層が形成されていることが確認された。
【００４５】
よって、図６によれば、アモルファス化されていない領域でシリサイド層が形成されず、かつ、アモルファス化されている領域でシリサイド層が形成される温度範囲は、５３０℃〜５６０℃であった。
【００４６】
また、アモルファス化されている領域でシリサイド層が形成された場合、シリサイド層のシート抵抗は、１０Ω／□以下であることがより好ましく、本実施の形態では、約５４０℃〜約５６０℃に相当する。この温度範囲で、特性の良好なシリサイド層を形成することができる。
【００４７】
本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図６】シリサイド層のシート抵抗の第１段目の熱処理温度に対する依存性を示す図。
【符号の説明】
【００４９】
１０  半導体層、１２  素子分離領域、１４  ドレイン領域、２０  ゲート絶縁層、２２  ゲート電極、２４  側壁絶縁層、２６  ソース領域、３２  シリサイド層、３４  アモルファスシリサイド層、４０  アモルファス半導体層、１００  半導体装置、１１０  第１のＭＯＳトランジスタ、１２０  第２のＭＯＳトランジスタ
【図１】
2006114651.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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