(57)【要約】  【課題】  ＷおよびＴｉ膜の残渣によりゲートとソース間が電気的にショートするのを防止する。  【解決手段】  縦型ＭＯＳＦＥＴ２００は、ゲート電極７が溝５内に埋め込まれ、導電体プラグ１１が層間絶縁膜８表面からソース領域４を貫通してベース領域３に達するコンタクトホール９に埋め込まれ、導電体プラグ１１が層間絶縁膜８上のソース電極１２に電気的接続されている。層間絶縁膜８で覆われ、ゲート電極７に電気的接続されたゲートポリシリ配線２１および保護ダイオード２２は凹部２５，２６に埋め込まれている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体層に形成される溝の内部にゲート電極が形成され、半導体層上に形成される層間絶縁膜上にソース電極が形成され、前記ソース電極が前記層間絶縁膜のコンタクトホールに充填した導電体プラグを介して半導体層に形成されるソース領域に電気的接続され、ポリシリコンからなり環状に形成された複数のＰＮ接合を有する保護ダイオードが一端部で前記ソース電極に電気的接続され、他端部でゲート金属配線を介して前記ゲート電極に電気的接続された縦型ＭＯＳＦＥＴにおいて、
前記保護ダイオードが半導体層に形成される凹部内に形成されていることを特徴とする縦型ＭＯＳＦＥＴ。
【請求項２】
前記ソース電極と前記ゲート金属配線とが所定距離で近接配置された状態で前記保護ダイオードの周端上を跨いでいることを特徴とする請求項１記載の縦型ＭＯＳＦＥＴ。
【請求項３】
前記ゲート金属配線と前記ゲート電極とがゲートポリシリ配線を介して電気的接続され、前記ゲートポリシリ配線が半導体層に形成される凹部内に形成されていることを特徴とする請求項１または請求項２記載の縦型ＭＯＳＦＥＴ。
【請求項４】
前記ソース電極と前記ゲート金属配線とが所定距離で近接配置された状態で前記ゲートポリシリ配線の周端上を跨いでいることを特徴とする請求項３記載の縦型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）に関する。
【背景技術】
【０００２】
溝の内部にゲート電極が形成された構造に加え、ソース電極を層間絶縁膜のコンタクトホールに充填した導電体プラグを介してソース領域に電気的接続させた構造の縦型ＭＯＳＦＥＴが使用されている。（例えば、特許文献１を参照。）。以下、特許文献１を参考にして、この種の従来の縦型ＭＯＳＦＥＴ１００について図６を参照して説明する。縦型ＭＯＳＦＥＴ１００は、Ｎ＋型シリコン基板１に複数個のユニットセルで構成されるが、図６では１個のユニットセルを示している。シリコン基板１表面にＮ− 型エピタキシャル層２が形成され、エピタキシャル層２表面に、Ｐ型ベース領域３、Ｎ＋型ソース領域４が形成されている。ソース領域４およびベース領域３を貫通してエピタキシャル層２に達する溝５内にはソース領域４上にまで延在するゲート酸化膜６が形成され、そのゲート酸化膜６を介してゲート電極７が埋め込まれている。ゲート電極７上には層間絶縁膜８が形成され、隣接する溝５間にはソース領域４を貫通してベース領域３に達するコンタクトホール９が形成されている。コンタクトホール９内には層間絶縁膜８上にまで延在するバリアメタル１０が堆積され、そのバリアメタル１０を介して導電体プラグ１１が埋め込まれ、さらにその表面上にはソース電極１２が形成されている。またシリコン基板１の裏面にはドレイン電極１３が形成されている。
【０００３】
次に、縦型ＭＯＳＦＥＴ１００の製造方法について説明する。まず、図７に示すように、Ｎ＋型シリコン基板１表面に、Ｎ−型エピタキシャル層２を成長させる。次に、図示しないが、熱酸化により酸化膜（ＳｉＯ2 ）を形成後、ＣＶＤにより窒化膜（Ｓｉ3 Ｎ4 ）及び酸化膜を堆積し、これら複合膜をフォトリソグラフィ技術によりパターニングする。その後それら複合膜をマスクにしてシリコンエッチングを行い、エピタキシャル層２に溝５を形成する。複合膜をエッチングにより除去した後、熱酸化によりゲート酸化膜６をエピタキシャル層２表面及び溝５内部に形成後、ＣＶＤによりポリシリコン１４を堆積する。
【０００４】
次に、図８に示すように、ポリシリコン１４をエッチバックして不要な部分を除去し、溝５内部にのみ選択的にポリシリコン１４をゲート電極７として残す。ただし、ＭＯＳＦＥＴチップ構造においては、ポリシリコン１４によるゲート電極７の引出しとしてのゲート配線（以下、ゲートポリシリ配線という）および保護ダイオードが必要であり、セル領域外の場所では図には表れないがフォトリソグラフィによるパターニングが必要である。続いて、Ｂ（ボロン）またはＢＦ2 （弗化ボロン）イオンの注入及び酸素雰囲気あるいは窒素雰囲気での熱処理を行い、溝５よりも浅い深さでＰ型ベース領域３を形成する。さらにベース領域３の表面には、Ａｓイオンの注入及び窒素雰囲気での熱処理を行い、Ｎ＋型ソース領域４を形成する。
【０００５】
次に、図９に示すように、ＣＶＤにより層間絶縁膜８を堆積する。その後、フォトリソグラフィーによりパターニングを行い、層間絶縁膜８のエッチングを行い、連続してソース領域４を貫通してベース領域３まで達する深さにシリコンをエッチングして、コンタクトホール９を形成する。次に、スパッタによりＴｉ（チタン）とＴｉＮ（窒化チタン）からなるバリアメタル１０を堆積した後、ＣＶＤによりＷ（タングステン）を堆積する。その後、Ｗをエッチバックしてコンタクトホール９内にプラグ状に残し、導電体プラグ１１を形成する。
【０００６】
次に、図６に示すように、スパッタによりＡｌＳｉ（アルミシリコン）またはＡｌＳｉＣｕ（アルミ銅シリコン）を堆積し、ソース電極１２を形成する。ＡｌＳｉまたはＡｌＳｉＣｕは、ＭＯＳＦＥＴチップ構造において、ソース電極１２以外に、ゲート電極７に接続するゲート配線（以下、ゲートアルミ配線）およびゲートボンディングパッドとしても使用されるため、セル領域外の場所でフォトリソグラフィーによるパターニング及び、エッチングが必要である（図示無し）。このとき、バリアメタル１０もエッチングされる。続いて、表面保護膜として、ＰＳＧや窒化膜などのカバー材を堆積して、ボンディング領域の形成などのためフォトリソグラフィーによるパターニング及び、エッチングを行う（図示無し）。最後にシリコン基板１の裏面を所望の厚さ分だけ研削し、数種のメタルを蒸着することでドレイン電極１３を形成する。
【０００７】
ところで、図６乃至図９に示される例では、セル領域の部分のみが示されているが、ＭＯＳＦＥＴでは、サージなどに対する保護のため、ゲート・ソース間に双方向のツェナーダイオードのような保護ダイオードが挿入されることが好ましい。以下、特許文献２を参考にして、溝の内部にゲート電極が形成された構造の縦型ＭＯＳＦＥＴにおいて、保護ダイオードを内蔵した従来の縦型ＭＯＳＦＥＴについて図を参照して説明する。図１０は縦型ＭＯＳＦＥＴの平面図で、１０７はソース電極（文献２ではソース配線）である。ソース電極１０７の周囲、および必要に応じてソース電極１０７内にゲートフィンガとしてゲートアルミ配線（文献２ではゲート配線）１０９が形成されている。ゲートアルミ配線１０９と連続してワイヤボンディング部１０９ａが形成されている。ゲートアルミ配線１０９は、部分的に内周側に食い込ませた接続部１０９ｂを有している。１０７ａはソース電極１０７のワイヤボンディング部である。１０７ｂはソース電極１０７の接続部で、ゲートアルミ配線１０９の接続部１０９ｂと交互に噛み合うように形成されている。この接続部１０９ｂと７ｂの噛み合いは、チップの全周に亘って形成されているが、図１０では、一部のみを示し、後は一点鎖線で省略してある。
【０００８】
図１１は、図１０におけるD−D断面の断面図である。図１１において、Ｎ＋型半導体基板１０１ａにＮ型エピタキシャル層（文献２では半導体層）１０１が形成され、その表面にＰ型ベース領域（文献２ではチャネル拡散領域）１０２が形成され、その表面にＮ＋型ソース領域１０３が形成されている。ソース領域１０３およびベース領域１０２を貫通してエピタキシャル層１０１に溝（文献２では凹溝）１１１が形成されている。その溝１１１内にゲート酸化膜１０４が形成され、そのゲート酸化膜１０４を介してポリシリコンからなるゲート電極１０５が設けられている。そして、溝１１１と同時に溝１１１と連続して凹部１１２が形成されている。その凹部１１２内にゲート酸化膜１０４と同時に形成された酸化膜１０４ａを介してゲート電極１０５と連続してゲートポリシリ配線（文献２ではゲートパッド）１０５ａが形成されている。ゲート電極１０５およびゲートポリシリ配線１０５ａが形成された表面には、絶縁膜１０６が設けられている。ソース電極１０７は絶縁膜１０６上に形成され、絶縁膜１０６をパターニングして形成されたコンタクト孔を介して、ソース領域１０３およびベース領域１０２表面と電気的接触している。また、ゲートアルミ配線１０９もソース電極１０７と同時に絶縁膜１０６上に形成され、絶縁膜１０６をパターニングして形成されたコンタクト孔を介して、ゲートポリシリ配線１０５ａ表面と電気的接触している。
【０００９】
図１２は、図１０におけるソース電極１０７の接続部１０７ｂと、ゲートアルミ配線１０９の接続部１０９ｂとの噛み合い部分の一部を拡大した平面図である。１１５（点線間）は、保護ダイオードで、ソース電極１０７の外周側に形成されている。図１３は、図１０および図１２におけるE−E断面の断面図である。図１３において、保護ダイオード１１５は、半導体チップの外周部の全周に設けられたフィールド部の絶縁膜１０６上に、ポリシリコン膜により環状に形成されている。このポリシリコン膜にＮ型層１１５ａとＰ型層１１５ｂとが交互に環状に配列され、ＰＮ接合部が横方向に複数組直列に形成されて、保護ダイオード１１５としての双方向のツェナーダイオードが構成されている。
【００１０】
保護ダイオード１１５が形成された表面には、絶縁膜１０６ａが設けられている。絶縁膜１０６ａをパターニングして形成されたコンタクト孔を介して、保護ダイオード１１５の最内周のＮ型層１５ｃにソース電極１０７が電気的接触し、最外周のＮ型層１５ｄにゲートアルミ配線１０９が電気的接触している。そのため、ゲートアルミ配線１０９は、ゲートポリシリ配線１０５ａより外周側にあり、ゲートアルミ配線１０９とゲートポリシリ配線１０５ａとを電気的接触させるために、図１２に示されるように、ソース電極１０７の保護ダイオード１１５との接続部１０７ｂと、ゲートアルミ配線１０９のゲートポリシリ配線１０５ａとの接続部１０９ｂとが交互に保護ダイオード１１５側に食い込んで形成され、クシ歯が噛み合うように形成されている。その結果、ゲートアルミ配線１０９が、保護ダイオード１１５の最外周のＮ型層１５ｄと電気的接触を取りながら、ゲートポリシリ配線１０５ａとも電気的接触されている。
【００１１】
次に、特許文献３を参考にして、溝の内部にゲート電極が形成された構造の縦型ＭＯＳＦＥＴに内蔵された従来の他例の保護ダイオードについて図１４および図１５を参照して説明する。図１４は、保護ダイオードの平面図である。又、図１５は、図１４におけるF−F断面の断面図である。尚、図１４では、図示の便宜上、図１５に示されているパシベーション膜１０ＰＰは描かれてはいない。保護ダイオードとしてのツエナーダイオード１１ＰＰは、Ｎ＋半導体基板９ＰＰに形成されたＮ−エピタキシャル層８ＰＰの表面上に絶縁膜７ＰＰを介して形成されている。ツエナーダイオード１１ＰＰは、Ｎ＋型層１ＰＰ１を中心として、その周囲をＰ型層とＮ型層とで順次に取り囲む様に、Ｐ型層３１ＰＰ、Ｎ＋型層３２ＰＰ、Ｐ型層３３ＰＰ、Ｎ＋型層１ＰＰ２を形成することにより、Ｎ＋／Ｐ／Ｎ＋／Ｐ／Ｎ＋構造としている。ツエナーダイオード１１ＰＰの表面上にはパシベーション膜１０ＰＰが形成されている。パシベーション膜１０ＰＰをパターニングして形成されたコンタクト孔を介して、ツエナーダイオード１１ＰＰの最外周のＮ＋型層１ＰＰ２にソース電極５ＰＰが電気的接触し、最内周のＮ＋型層１ＰＰ１にゲートボンディングパッド（文献３ではゲート電極）６ＰＰが電気的接触している。
【特許文献１】特開２００３−３１８３９６号公報（図３−図６）
【特許文献２】特開２００２−３７３９８８号公報（図１、図４、図５）
【特許文献３】特開２００２−２０８７０２号公報（図２０、図２１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、溝の内部にゲート電極が形成された構造に加え、ソース電極を層間絶縁膜のコンタクトホールに充填した導電体プラグを介してソース領域に電気的接続させた構造の上述の縦型ＭＯＳＦＥＴ１００の保護ダイオードとして、図１２や図１３に示された保護ダイオード１１５を適用した場合、以下のような問題がある。縦型ＭＯＳＦＥＴ１００の製造方法において、上述したように、コンタクトホール９内に導電体プラグ１１を形成するとき、コンタクトホール９が形成された層間絶縁膜８上にＣＶＤによりＷを堆積し、その後、Ｗをエッチバックしてコンタクトホール９内にプラグ状に残す。このとき、層間絶縁膜８に段差があると、Ｗのエッチバックのとき、段差部にＷの残渣が発生する虞がある。保護ダイオード１１５は、上述したように、絶縁膜１０６上に形成され、その表面に絶縁膜１０６ａが設けられている。そのため、保護ダイオード１１５の周端上で絶縁膜１０６ａに段差が生じる。図１２に示されるように、ソース電極１０７の接続部１０７ｂと、ゲートアルミ配線１０９の接続部１０９ｂとが交互に保護ダイオード１１５側に食い込んで形成されており、層間絶縁膜１０６の段差部にもソース電極１０７の接続部１０７ｂと、ゲートアルミ配線１０９の接続部１０９ｂとが形成されることになる。従って、縦型ＭＯＳＦＥＴ１００に保護ダイオード１１５を適用した場合、Ｗのエッチバックのとき、この層間絶縁膜１０６の段差部にＷの残渣が発生する虞がある。Ｗの残渣が発生すると、ソース電極およびゲートアルミ配線を形成するときのＡｌＳｉまたはＡｌＳｉＣｕのフォトリソグラフィーによるパターニング＋エッチングでもＷはエッチングされない。その結果、その下のＴｉ（チタン）とＴｉＮ（窒化チタン）からなるバリアメタル１０も残ることになる。接続部１０７ｂおよび接続部１０９ｂ間の段差部にＷやＴｉ膜が残ると、ゲートとソース間が電気的にショートするという虞がある。図１４および図１５に示したツエナーダイオード１１ＰＰについても、最外周のＮ＋型層１ＰＰ２の外周端上で絶縁膜７ＰＰに段差が生じる。図１４に示されるように、絶縁膜７ＰＰの段差部にもソース電極５ＰＰとゲートボンディングパッド６ＰＰが引き出されるゲートアルミ配線とが形成されることになる。従って、縦型ＭＯＳＦＥＴ１００にツエナーダイオード１１ＰＰを適用した場合も同様の問題が発生する虞がある。
【００１３】
本発明は、上記問題を解決するためになされたもので、ＷおよびＴｉ膜の残渣が発生しない構造の縦型ＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の縦型ＭＯＳＦＥＴは、半導体層に形成される溝の内部にゲート電極が形成され、半導体層上に形成される層間絶縁膜上にソース電極が形成され、前記ソース電極が前記層間絶縁膜のコンタクトホールに充填した導電体プラグを介して半導体層に形成されるソース領域に電気的接続され、ポリシリコンからなり環状に形成された複数のＰＮ接合を有する保護ダイオードが一端部で前記ソース電極に電気的接続され、他端部でゲート金属配線を介して前記ゲート電極に電気的接続された縦型ＭＯＳＦＥＴにおいて、前記保護ダイオードが半導体層に形成される凹部内に形成されていることを特徴とする。
【００１５】
上記手段によれば、保護ダイオードの周端においてその上に形成される層間絶縁膜にＷおよびＴｉ膜の残渣が発生するレベルの段差が生じない。
【発明の効果】
【００１６】
本発明の縦型ＭＯＳＦＥＴによれば、保護ダイオードの周端において層間絶縁膜の段差にＷおよびＴｉ膜の残渣が発生することによるゲートとソース間の電気的ショートを防止できる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の一実施形態の縦型ＭＯＳＦＥＴ２００について説明する。図１は縦型ＭＯＳＦＥＴ２００の平面図で、２１０はソース電極部、２２０はソース電極部２１０直下に配置された複数のユニットセルからなるセル領域の一部を示す一部セル、２３０はゲート配線、２４０はゲートパッド部である。図２は図１に示す一部セル２２０を拡大した平面図で、複数の四角形セルを行列配置した場合の例を示しており、２２１は溝５によって便宜的に分離してユニットセルとして定義される。ユニットセル２２１の中央にはコンタクトホール９が配置されている。尚、図２では、複数の四角形セルを行列配置した場合の例を示しているが、同じ四角形セルの行方向の配列位置を相違させて行列配置、六角形セルを配置、または細長いセルを列方向に配置することもできる。コンタクトホール９の形状は四角形、六角形、八角形、円形など、どれであってもよい。
【００１８】
図３は、図１に示すゲートパッド部２４０を拡大した平面図で、２１はゲートポリシリ配線、２２はポリシリコンからなる四角形の保護ダイオード、２３はゲートポリシリ配線２１上に形成されたゲートアルミ配線、２４は保護ダイオード２２上にチップ内側の３辺の外周部を除いて形成された四角形のゲートボンディングパッドである。ゲートポリシリ配線２１とゲートアルミ配線２３とでゲート配線２３０を構成する。図示しないが、保護ダイオード２２は環状に形成された複数のＰＮ接合を有し、ゲートボンディングパッド２４とソース電極１２間で双方向のツェナーダイオードを構成している。保護ダイオード２２は、中央部を保護ダイオードの一端部、外周部を他端部として、中央部でゲートボンディングパッド２４に電気的接続され、外周部でゲートボンディングパッド２４のチップ内側の３辺から所定距離で近接して取り囲むようにして延在したソース電極１２に電気的接続されている。ゲートアルミ配線２３は、ゲートボンディングパッド２４に一体配置されるとともに、ソース電極１２から所定距離で近接配置されている。
【００１９】
図４は、図２に示した一部セル２２０のＡ−Ａ断面と、図３に示したゲートパッド部２４０のＢ−Ｂ断面の断面図である。一部セル２２０のＡ−Ａ断面の断面図は、図６に示す縦型ＭＯＳＦＥＴ１００の断面図に同じであり、その説明を省略する。図２は図４のゲート電極７、層間絶縁膜８、導電体プラグ１１およびソース電極１２を取り除いた状態で描かれている。図４のゲートパッド部２４０のＢ−Ｂ断面の断面図において、エピタキシャル層２に凹部２５，２６が形成されている。ゲートポリシリ配線２１は凹部２５内にゲート酸化膜６を介して埋め込まれ、保護ダイオード２２は凹部２６内にゲート酸化膜６を介して埋め込まれ、それらの表面上には層間絶縁膜８が形成されている。ゲートボンディングパッド２４は層間絶縁膜８上にバリアメタル１０を介して形成されている。尚、図示しないが、凹部２５は溝５に連続して形成され、ゲートポリシリ配線２１はゲート電極７に一体で形成されている。
【００２０】
図５は、図３に示したゲートパッド部２４０のＣ−Ｃ断面の断面図である。図５において、エピタキシャル層２に凹部２６が形成されている。保護ダイオード２２は凹部２６内にゲート酸化膜６を介して埋め込まれ、保護ダイオード２２上には層間絶縁膜８が形成されている。層間絶縁膜８を貫通して保護ダイオード２２に達するように、保護ダイオード２２上の中央部にコンタクトホール２９ａと、保護ダイオード２２上の外周部にコンタクトホール２９ｂとが形成されている。コンタクトホール２９ａ，２９ｂ内には層間絶縁膜８上にまで延在するバリアメタル１０が堆積され、そのバリアメタル１０を介して導電体プラグ３１ａ，３１ｂがそれぞれ埋め込まれている。ゲートボンディングパッド２４は導電体プラグ３１ａに電気的接続され、ソース電極１２は導電体プラグ３１ｂに電気的接続されている。
【００２１】
次に、縦型ＭＯＳＦＥＴ２００の製造方法について説明する。各ユニットセル２２１の製造方法は、縦型ＭＯＳＦＥＴ１００に同じであり、その説明を省略する。ゲートパッド部２４０において、凹部２５，２６は溝５と同時に形成される。ゲートポリシリ配線２１および保護ダイオード２２はゲート電極７と同時に、図７に示したポリシリコン１４をフォトリソグラフィによるパターニングをせずにエッチバックすることにより形成される。従って、フォトリソグラフィ工程を減らすことができる。ゲートアルミ配線２３およびゲートボンディングパッド２４はソース電極１２と同時に形成される。尚、凹部２５，２６または凹部２６を、工程が増えるが、溝５を形成するより前工程のＬＯＣＯＳ酸化膜によるフィールド酸化膜を形成する前に形成してもよい。そして、この凹部内にゲート酸化膜６の替わりにＬＯＣＯＳ酸化膜を形成してもよい。
【００２２】
以上述べたように、縦型ＭＯＳＦＥＴ２００では、ゲートポリシリ配線２１は凹部２５内に、保護ダイオード２２は凹部２６内に埋め込まれるので、ゲートポリシリ配線２１および保護ダイオード２２の周端において層間絶縁膜８にＷおよびＴｉ膜の残渣が発生するレベルの段差が形成されないので、コンタクトホール内に導電体プラグを形成するときのＷのエッチバックで、ゲートポリシリ配線２１および保護ダイオード２２の周端上の層間絶縁膜８にＷの残渣が生じることはない。その結果、ソース電極１２を形成するときのＡｌＳｉまたはＡｌＳｉＣｕのフォトリソグラフィーによるパターニング＋エッチングでＷおよびＴｉ膜の残渣が生じることはなく、ゲートとソース間が電気的にショートするのを防止できる。
【００２３】
尚、上記実施形態では、導電体プラグ１１を充填するコンタクトホール９を層間絶縁膜８表面からソース領域４を貫通してベース領域３に達する構造の縦型ＭＯＳＦＥＴ２００を例に説明しているが、導電体プラグを充填するコンタクトホールを層間絶縁膜にだけ形成し、エピタキシャル層表面でソース領域およびベース領域が導電体プラグと電気的接触する構造の縦型ＭＯＳＦＥＴであってもよい。また、上記実施形態では、保護ダイオード２２上にゲートボンディングパッド２４が形成された例で説明しているが、チップ外周を取り囲むように保護ダイオードが形成された場合についても、本発明を適用できる。また、上記実施形態では、Ｎ＋型シリコン基板１、Ｎ−型エピタキシャル層２、Ｐ型ベース領域３およびＮ＋型ソース領域４によりＮチャネル縦型ＭＯＳＦＥＴ２００を形成しているが、Ｐ＋型半導体基板、Ｐ−型エピタキシャル層、Ｎ型ベース領域およびＰ＋型ソース領域により形成したＰチャネル縦型ＭＯＳＦＥＴであってもよい。また、上記実施形態では、シリコン基板１上に形成されたエピタキシャル層２を使用しているが、エピタキシャル層２は必ずしも必要ではなく、半導体基板の表面に直接ベース領域を形成することも可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態の縦型ＭＯＳＦＥＴ２００の要部概略平面図。
【図２】図１の縦型ＭＯＳＦＥＴ２００の一部セル２２０の要部概略平面図。
【図３】図１の縦型ＭＯＳＦＥＴ２００のゲートパッド部２４０の要部概略平面図。
【図４】図２に示した一部セル２２０のＡ−Ａ断面での要部概略断面図と、図３に示したゲートパッド部２４０のＢ−Ｂ断面での要部概略断面図。
【図５】図３に示したゲートパッド部２４０のＣ−Ｃ断面での要部概略断面図。
【図６】従来の縦型ＭＯＳＦＥＴのユニットセルを示す要部概略断面図。
【図７】図６の縦型ＭＯＳＦＥＴの製造工程を示す要部概略断面図。
【図８】図７に続く工程を示す要部概略断面図。
【図９】図８に続く工程を示す要部概略断面図。
【図１０】従来の保護ダイオード内蔵の一例の縦型ＭＯＳＦＥＴの要部概略平面図。
【図１１】図１０におけるD−D断面での要部概略断面図。
【図１２】図１０の縦型ＭＯＳＦＥＴの外周部の要部概略平面図。
【図１３】図１０および図１２におけるＥ−Ｅ断面での要部概略断面図
【図１４】従来の保護ダイオード内蔵の他例の縦型ＭＯＳＦＥＴの要部概略平面図。
【図１５】図１４におけるＦ−Ｆ断面での要部概略断面図。
【符号の説明】
【００２５】
１  Ｎ＋型半導体基板
２  Ｎ−型エピタキシャル層
３  Ｐ型ベース領域
４  Ｎ＋型ソース領域
５  溝
６  ゲート酸化膜
７  ゲート電極
８  層間絶縁膜
９，２９ａ，２９ｂ  コンタクトホール
１０  バリアメタル
１１，３１ａ，３１ｂ  導電体プラグ
１２  ソース電極
１３  ドレイン電極
２１  ゲートポリシリ配線
２２  保護ダイオード
２３  ゲートアルミ配線
２４  ゲートボンディングパッド
２５，２６  凹部
２００  縦型ＭＯＳＦＥＴ
２１０  ソース電極部
２２０  一部セル
２２１  ユニットセル
２３０  ゲート配線
２４０  ゲートパッド部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006100494.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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