(57)【要約】【課題】  読み出しのための複雑な回路を必要とせずに、消費電力の減少やアクセス速度の増大を図ることができる記憶装置及び半導体装置を提供する。【解決手段】  第１の閾値電圧以上の電圧が印加されることによって書き込みが行なわれ、第２の閾値電圧以上の電圧が印加されることによって消去が行なわれるメモリ素子と、メモリ素子と直列に接続されたＭＯＳトランジスタとを有してメモリセルが構成され、このメモリセルがマトリクス状に配置された記憶装置であって、メモリ素子の読み出し時のＭＯＳトランジスタの抵抗値が、メモリ素子の書き込み時または消去時の抵抗値とは異なると共に、メモリ素子の読み出し時にメモリセルに印加する電圧は、メモリ素子の書き込み時または消去時にメモリセルに印加する電圧と同じにする。【選択図】    図８
2006114087.tif 000002
【特許請求の範囲】
【請求項１】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、
該メモリセルがマトリクス状に配置された記憶装置であって、
前記記憶素子の読み出し時の前記回路素子の抵抗値が、前記記憶素子の書き込み時または消去時の抵抗値とは異なる
記憶装置。
【請求項２】
前記記憶素子の読み出し時に前記メモリセルに印加される電圧は、前記記憶素子の書き込み時または消去時に前記メモリセルに印加される電圧と同じである
請求項１に記載の記憶装置。
【請求項３】
前記記憶素子の読み出し時の前記回路素子の抵抗値は、前記記憶素子の抵抗値を変化させない範囲内で最大の電圧を同記憶素子に印加できる抵抗値である
請求項１に記載の記憶装置。
【請求項４】
前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する
請求項１に記載の記憶装置。
【請求項５】
前記電気信号は電圧または電流である
請求項１に記載の記憶装置。
【請求項６】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、
該メモリセルがマトリクス状に配置された半導体装置であって、
前記記憶素子の読み出し時の前記回路素子の抵抗値を、前記記憶素子の書き込み時または消去時の抵抗値とは異ならせる回路素子制御手段を備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置及び半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及び半導体装置に係るものである。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
【０００３】
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
【０００４】
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。
【０００６】
なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
【０００７】
また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
【０００８】
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
【０００９】
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【００１０】
また、ＭＲＡＭは、記録に磁界を必要し、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。
【００１１】
更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行なうメモリであるが、この相変化メモリは温度によってスイッチングを起すため、環境温度の変化に敏感であるという課題がある。
【００１２】
また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。
【００１３】
また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
【００１４】
更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
【００１５】
例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。
【００１６】
即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にばらつきがあると、記録後の抵抗値にばらつきを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のばらつきの影響を受けやすくなるため、安定して記録を行なうことが困難である。
【００１７】
そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行なう必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行い、所望の抵抗値と異なっていた場合には、再記録を行って所望の抵抗値に補正をする。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行なうことが困難になる。
【００１８】
以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子を抵抗値が高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。
【００１９】
ところで、記憶素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、記憶素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義し、記憶素子の導通または絶縁状態を判別する動作を読み出しと定義したとき、正常な読み出しを実現するためには、読み出し時に誤って書き込みや消去を行わない様に、メモリセルに印加する電圧またはメモリセルに流れる電流を規定する必要がある。
【００２０】
なお、読み出し時に誤って書き込みや消去を行なわない様に、メモリセルに書き込み及び消去が行なわれない様な電位を印加する技術が提案されている（例えば、特許文献３参照。）。
【００２１】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ他著、「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest"International Electron Devices Meeting"，２００２年，ｐ．１９３
【非特許文献２】Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１
【特許文献２】特願２００４−２２１２１号明細書
【特許文献３】特開２００４−８７０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献３に記載の様に、書き込み時及び消去時にメモリセルに印加する電位と異なる電位を読み出し時に印加する場合には、かかる電位を設定するための複雑な回路が必要となる。なお、複雑な回路を要する記憶装置はアクセス速度の低下やメモリセル面積の増大を招いてしまう。
【００２３】
本発明は以上の点に鑑みて創案されたものであって、読み出しのための複雑な回路を必要としない記憶装置及び半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２４】
上記の目的を達成するために、本発明に係る記憶装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、該メモリセルがマトリクス状に配置された記憶装置であって、前記記憶素子の読み出し時の前記回路素子の抵抗値が、前記記憶素子の書き込み時または消去時の抵抗値とは異なる様に構成されている。
【００２５】
ここで、記憶素子の読み出し時の回路素子の抵抗値を、記憶素子の書き込み時または消去時の抵抗値と異なる所定の抵抗値とすることによって、記憶素子に印加する電気信号を制御することができ、読み出し時に誤って書き込みや消去を行なうことなく、正常な読み出しを行なうことができる。
【００２６】
また、上記の目的を達成するために、本発明に係る半導体装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、該メモリセルがマトリクス状に配置された半導体装置であって、前記記憶素子の読み出し時の前記回路素子の抵抗値を、前記記憶素子の書き込み時または消去時の抵抗値とは異ならせる回路素子制御手段を備える。
【００２７】
ここで、記憶素子の読み出し時の回路素子の抵抗値を、記憶素子の書き込み時または消去時の抵抗値とは異ならせる回路素子制御手段によって、記憶素子に印加する電気信号を制御することができ、読み出し時に誤って書き込みや消去を行なうことなく、正常な読み出しを行なうことができる。
【発明の効果】
【００２８】
上記した本発明の記憶装置及び半導体装置では、読み出しのための複雑な回路が不要となり、消費電力の減少や、アクセス速度の増大を図ることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について図面を参酌しながら説明し、本発明の理解に供する。なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う）をメモリセルに使用して記憶装置を構成している。
【００３０】
図１は本発明を適用した記憶装置の一例に使用するメモリ素子（１）の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子（１）としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
【００３１】
さて、このメモリ素子（１）は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れにくい状態であるが、図１の＋１．１Ｘ［Ｖ］（例えば、＋０．５Ｖ）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えば、数ｋΩ）。そして、メモリ素子（１）がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Ｖに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作を書き込みと称し、この状態を導通と称する。また、この時の印加電圧を書き込み電圧閾値と称する。
【００３２】
次に、メモリ素子（１）に書き込みとは逆極性に電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子（１）に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作を消去と称し、この状態を絶縁と称する。また、この時の印加電圧を消去電圧閾値と称する。
【００３３】
この様にメモリ素子（１）に正負の電圧を印加することにより、メモリ素子（１）の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。また、メモリ素子（１）に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
【００３４】
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子（１）では抵抗値はほとんど変化しない。
【００３５】
図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子（１）Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。これにより、ＭＯＳトランジスタがアクセスするメモリ素子を選択するスイッチング素子として作用するだけではなく、後述するように書き込み時のメモリ素子に対する負荷としても作用することになる。
【００３６】
また、メモリ素子（１）のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子（１）に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。
そして、メモリセルを構成するメモリ素子（１）及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
【００３７】
なお、メモリ素子の書き込み時の抵抗値は、ＭＯＳトランジスタのオン抵抗と同程度もしくは大きい方が望ましい。これは消去開始時のメモリ素子の抵抗値が低いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子の抵抗の変化に使用することができないからである。なお、書き込み開始時のメモリ素子の抵抗値は十分高いため、メモリ素子に電圧がほとんど印加され、このような問題は生じない。
【００３８】
ここで、メモリ素子（１）とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。
なお、図２中メモリ素子（１）の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。
【００３９】
図３〜図６は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。なお、メモリ素子（１）及びＭＯＳトランジスタの極性及びメモリ素子（１）とＭＯＳトランジスタの配置関係により、図３、図４、図５及び図６で示す４種類のメモリアレイの構成が考えられる。
ここで、メモリアレイの動作方法は、図３〜図６のメモリアレイにおいて同じであるため、以下では図３の回路を例に挙げて説明を行う。
【００４０】
図３で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは、図２で示した様に、メモリ素子（１）の一端がＭＯＳトランジスタの一端（ここではソース）に接続されて構成されている。
ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートはワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ドレイン）はビット線Ｂ（Ｂ０〜Ｂｎ）に接続され、メモリ素子（１）の他端はソース線Ｓ（Ｓ０〜Ｓｍ）に接続されている。
以上の様に構成されている記憶装置では、例えば以下の様にして（１）書き込み、（２）消去、（３）読み出しを行なうことができる。
【００４１】
（１）書き込み
メモリセルの書き込みは、情報の記録を行なうべきメモリセルに対応するワード線に電源電圧Ｖｄｄ（２．５Ｖ）を、情報の記録を行なうべきメモリセルに対応するビット線に電源電圧Ｖｄｄ（２．５Ｖ）を、ソース線にグランド電位（０Ｖ）を印加することにより行なう。この様に電圧を印加すると、メモリ素子（１）が絶縁状態であるので、ビットソース間の印加電圧のほとんどがメモリ素子（１）に印加されることとなり、メモリ素子（１）にＶｄｄ（２．５Ｖ）の電圧が加えられ、これが書き込み電圧閾値（０．５Ｖ）を超えるため、メモリ素子（１）が高い抵抗値（１ＭΩ以上）の絶縁状態から低い抵抗値（数ｋΩ）の導通状態に変化するのである。
なお、情報の記録を行なわないメモリセルに書き込みを行なわせないために、情報の記録を行なうべきメモリセルに対応するワード線以外のワード線及び情報の記録を行なうべきメモリセルに対応するビット線以外のビット線には０Ｖを印加する。
【００４２】
（２）消去
メモリセルの消去は、情報の消去を行なうべきメモリセルに対応するワード線にＶｄｄ（２．５Ｖ）を、情報の消去を行なうべきメモリセルに対応するビット線にグランド電位（０Ｖ）を、ソース線にＶｄｄ（２．５Ｖ）を印加することにより行なう。この様に電圧を印加すると、メモリ素子（１）には書き込みと逆方向に、メモリ素子（１）の消去前の抵抗値と、ＭＯＳトランジスタのオン抵抗値の分圧で決定される電圧が印加されることとなる。即ち、ビットソース間の電圧をＶｂｓ、メモリ素子（１）の消去前の抵抗値をＲｍ、ＭＯＳトランジスタのオン抵抗値をＲｍｏｓとすると、メモリ素子（１）に印加される電圧Ｖｍは、
Ｖｍ＝Ｖｂｓ×Ｒｍ／（Ｒｍ＋Ｒｍｏｓ）
で表され、このＶｍが消去電圧閾値（−０．５Ｖ）を超えることによって、メモリ素子（１）が低い抵抗値（数ｋΩ）の導通状態から高い抵抗値（１ＭΩ以上）の絶縁状態に変化するのである。
なお、メモリ素子（１）の消去前の抵抗値が低すぎる場合には、メモリ素子（１）に充分な電圧が加わらず、消去できない場合もある。
【００４３】
具体的な消去手順としては、図７で示す様にＭＯＳトランジスタＴ'のゲートに供給されるプリチャージ信号Ｓをオンにし、ＭＯＳトランジスタを介して電源電圧に接続されたビット線に電源電圧Ｖｄｄ（２．５Ｖ）を印加する。次に、ワード線を立ち上げ、ワード線に電源電圧Ｖｄｄ（２．５Ｖ）を印加する。これにより、メモリ素子（１）が導通状態の場合には、メモリ素子（１）に０．５Ｖ以上の電圧が印加されて絶縁状態へ遷移し、メモリ素子（１）が絶縁状態の場合には、消去方向に電圧が印加されているために絶縁状態を保つこととなる。その後、プリチャージ信号をオフにし、ワード線を立ち下げて消去を終了する。なお、図８（ａ）に消去時のワード線、プリチャージ信号及びビット線のタイミングチャートを示す。
【００４４】
（３）読み出し
以下、メモリセルからの読み出しについて、（Ａ）書き込み方向に電圧を印加する場合（Ｂ）消去方向に電圧を印加する場合に分けて説明を行う。
【００４５】
（Ａ）書き込み方向に電圧を印加する場合
メモリセルからの読み出し時に書き込み方向に電圧を印加する方法、即ち、情報の読出しを行なうべきメモリセルに対応するビット線にＶｄｄ（２．５Ｖ）を、ソース線にグランド電位（０Ｖ）を印加する方法は、メモリ素子（１）が絶縁状態の場合、即ち抵抗値が極めて高い状態の場合に、情報の読出しを行うべきメモリセルに対応するワード線の電位によらず、ビットソース間の電位（２．５Ｖ）がそのままメモリ素子（１）に印加されて書き込みが行なわれてしまう。
従って、書き込み方向に電圧を印加して読み出しを行なうことはできない。
【００４６】
（Ｂ）消去方向に電圧を印加する場合
メモリセルからの読み出し時に消去方向に電圧を印加する方法、即ち、情報の読出しを行なうべきメモリセルに対応するビット線にグランド電位（０Ｖ）を、ソース線にＶｄｄ（２．５Ｖ）を印加する方法は、メモリ素子（１）が導通状態の場合、メモリ素子（１）にはメモリ素子（１）の消去前の抵抗値とＭＯＳトランジスタのオン抵抗値の分圧で決定される電圧が印加されることとなる。
即ち、情報の読出しを行なうべきメモリセルに対応するワード線に印加する電圧を書き込み時に印加する電圧よりも小さくし、ＭＯＳトランジスタのオン抵抗値を大きくすることによって、メモリ素子（１）に印加される電圧を消去電圧閾値よりも小さくすることができ、誤って消去が行なわれることもなく正常な読み出しが可能である。
なお、メモリ素子（１）が絶縁状態の場合は、消去方向に電圧を印加しているためにメモリ素子（１）の状態に変化は無い。
【００４７】
ところで、図９は、ビット線にグランド電位（０Ｖ）、ソース線にＶｄｄ（２．５Ｖ）を印加した場合におけるメモリ素子（１）に印加される電圧とＭＯＳトランジスタのゲート電位との関係を表している。
図９から、ＭＯＳトランジスタのゲート電位を１．２５Ｖ以下に設定すれば、メモリ素子（１）に印加される電圧が０．５Ｖ以下となり、誤って消去が行なわれることなく、正常に読出しが可能であることが分かる。
【００４８】
従って、情報の読出しを行なうべきメモリセルに対応するビット線にグランド電位（０Ｖ）を、ソース線にＶｄｄ（２．５Ｖ）を印加すると共に、情報の読出しを行なうべきメモリセルに対応するワード線に１．２５Ｖ以下の電位を印加することによって、正常な読出しを行なうことができる。
なお、ＭＯＳトランジスタのゲート電位が大きいほど、読み出し時の信号である読み出し電流を大きく取れるため、情報の読み出しを行なうべきメモリセルに対応するワード線には、誤って消去が行なわれない範囲でなるべく大きな電位（１．２５V）を印加するのが好ましい。
【００４９】
具体的な読み出し手順としては、図７で示す様にＭＯＳトランジスタＴ'のゲートに供給されるプリチャージ信号Ｓをオンにし、ＭＯＳトランジスタを介して電源電圧に接続されたビット線に電源電圧Ｖｄｄ（２．５Ｖ）を印加する。次に、ワード線を立ち上げ、ワード線に１．０Ｖを印加する。これにより、メモリ素子（１）が導通状態の場合には、メモリ素子（１）に印加されている電圧が０．５Ｖ以下のため、消去は行なわれずに導通状態を保ち、メモリ素子（１）が絶縁状態の場合には、消去方向に電圧が印加されているために絶縁状態を保つこととなる。その後、プリチャージ信号をオフにして、ビット線を絶縁状態にする。そして、メモリ素子（１）が導通状態の場合には図８（ｂ）中符号ａで示す様にビット線電位が下降し、メモリ素子（１）が絶縁状態の場合には図８（ｂ）中符号ｂで示す様にビット線電位が保たれるために、この電位をセンスアンプＤで検出して導通または絶縁状態を判別する。なお、図８（ｂ）に読み出し時のワード線、プリチャージ信号及びビット線のタイミングチャートを示す。
【００５０】
本発明を適用した記憶装置の一例では、ゲート電位を書き込み時よりも小さく設定することにより、読み出し時のビット線及びソース線電位を書き込み時と同じに設定して読出しを行なうことができ、読み出しのためのビット線回路を簡略化することができ、セル面積の減少、消費電力の減少、アクセス速度の増大を図ることができる。
【００５１】
図１０は本発明を適用した記憶装置の他の一例に使用するメモリ素子（２）の電流−抵抗（Ｉ−Ｒ）変化を示すグラフである。
なお、図１０に示したようなＩ−Ｒ特性を有するメモリ素子（２）としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が少なくとも２つ以上の磁性膜からなると共に、磁性膜間が絶縁体または導体により分離されたものが挙げられる。
【００５２】
さて、このメモリ素子（２）は、初期状態は抵抗値が小さい（例えば、５ｋΩ）が、図１０の＋１．５Ｘ［Ａ］（例えば、１００μＡ）以上の電流が流れると、抵抗値が増大する（例えば、６ｋΩ）。そして、抵抗値は一定値を示し、その後、電流を０Ａに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作をＷｒｉｔｅ０と称し、この状態を高抵抗状態と称する。また、この時に流れる電流をＷｒｉｔｅ０電流閾値と称する。
【００５３】
次に、メモリ素子（２）にＷｒｉｔｅ０とは逆向きに電流を流し、流す電流値を大きくしていくと、図１０の−１．５Ｘ［Ａ］（例えば、−１００μＡ）で抵抗値が減少し、初期状態と同じ低い抵抗値（例えば、５ｋΩ）へと変化する。その後、電流を０Ａに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作をＷｒｉｔｅ１と称し、この状態を低抵抗状態と称する。また、この時に流れる電流をＷｒｉｔｅ１電流閾値と称する。
【００５４】
この様にメモリ素子（２）に正負の電流を流すことにより、メモリ素子（２）の抵抗値を５ｋΩ〜６ｋΩまで可逆的に変化させることができる。また、メモリ素子（２）に電流が流れていない場合、即ち電流が０Ａのとき、低抵抗と高抵抗状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
【００５５】
なお、図１０では流す電流の範囲を−２Ｘ〜＋２Ｘとしているが、流す電流をそれ以上に大きくしても、本発明を適用した記憶装置の他の一例に使用するメモリ素子（２）では抵抗値はほとんど変化しない。
【００５６】
また、本発明を適用した記憶装置の他の一例に使用するメモリセルも、上記した本発明を適用した記憶装置の一例に使用するメモリセルと同様に、メモリセル（２）に対してＭＯＳトランジスタが直列に接続されており、ＭＯＳトランジスタがメモリ素子（２）に対する負荷として作用する。
【００５７】
また、メモリ素子（２）のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子（２）に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている点、メモリセルを構成するメモリ素子（２）及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる点は上記した本発明を適用した記憶装置の一例に使用するメモリセルと同様である。
【００５８】
なお、メモリ素子（２）とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる点、メモリ素子（２）及びＭＯＳトランジスタの極性及びメモリ素子（２）とＭＯＳトランジスタの配置関係により、図３、図４、図５及び図６で示す４種類のメモリアレイの構成が考えられる点も上記した本発明を適用した記憶装置の一例と同様である。
【００５９】
さて、メモリ素子（２）を使用して、図３の様に構成された記憶装置では、例えば以下の様にして（１）Ｗｒｉｔｅ１、（２）Ｗｒｉｔｅ０、（３）読出しを行なうことができる。
【００６０】
（１）Ｗｒｉｔｅ１
メモリセルのＷｒｉｔｅ１は、情報の記録を行なうべきメモリセルに対応するワード線に電源電圧Ｖｄｄ（２．５Ｖ）を、情報の記録を行なうべきメモリセルに対応するビット線に電源電圧Ｖｄｄ（２．５Ｖ）を、ソース線にグランド電位（０Ｖ）を印加することにより行なう。
この様に電圧を印加すると、メモリ素子（２）に電流が流れることになるのであるが、流れる電流値は、ＭＯＳトランジスタとメモリ素子（２）の合成抵抗、即ちＭＯＳトランジスタのオン抵抗値で決定される。即ち、ビットソース間の電圧をＶｂｓ、メモリ素子（２）のＷｒｉｔｅ１前の抵抗値をＲｍ、ＭＯＳトランジスタのオン抵抗値をＲｍｏｓとすると、メモリ素子（２）に流れる電流Ｉｍは、
Ｉｍ＝Ｖｂｓ／（Ｒｍ＋Ｒｍｏｓ）
で表され、このＩｍがＷｒｉｔｅ１電流閾値（−１００μＡ）を超えるため、メモリ素子（２）が高い抵抗値（６ｋΩ）の高抵抗状態から低い抵抗値（５ｋΩ）の低抵抗状態に変化するのである。
なお、情報の記録を行なわないメモリセルにＷｒｉｔｅ１を行なわせないために、情報の記録を行なうべきメモリセルに対応するワード線以外のワード線及び情報の記録を行なうべきメモリセルに対応するビット線以外のビット線は０Ｖを印加する。
【００６１】
（２）Ｗｒｉｔｅ０
メモリセルのＷｒｉｔｅ０は、情報の記録を行なうべきメモリセルに対応するワード線にＶｄｄ（２．５Ｖ）を、情報の記録を行なうべきメモリセルに対応するビット線にグランド電位（０Ｖ）を、ソース線にＶｄｄ（２．５Ｖ）を印加することにより行なう。
この様に電圧を印加すると、メモリ素子（２）にＷｒｉｔｅ１とは逆方向に電流が流れることになるのであるが、メモリ素子（２）に流れる電流Ｉｍは、
Ｉｍ＝Ｖｂｓ／（Ｒｍ＋Ｒｍｏｓ）
で表され、このＩｍがＷｒｉｔｅ０電流閾値（１００μＡ）を超えるため、メモリ素子（２）が低い抵抗値（５ｋΩ）の低抵抗状態から高い抵抗値（６ｋΩ）の高抵抗状態に変化するのである。
【００６２】
（３）読み出し
以下、メモリセルからの読み出しについて（Ａ）Ｗｒｉｔｅ０方向に電流を流す場合（Ｂ）Ｗｒｉｔｅ１方向に電流を流す場合に分けて説明を行う。
【００６３】
（Ａ）Ｗｒｉｔｅ０方向に電流を流す場合
メモリセルからの読み出し時にＷｒｉｔｅ０方向に電流を流す方法、即ち、情報の読み出しを行なうべきメモリセルに対応するビット線にグランド電位（０Ｖ）を、ソース線にＶｄｄ（２．５Ｖ）を印加する方法の場合には、流れる電流が単純にＭＯＳトランジスタの電流駆動能力だけで決定することができる。
この場合、メモリ素子（２）には、低抵抗状態、高抵抗状態のいずれの場合も、ＭＯＳトランジスタのオン抵抗値とメモリ素子（２）の合成抵抗、即ちＭＯＳトランジスタのオン抵抗値で決定される電流が流れることとなる。
即ち、情報の読み出しを行なうべきメモリセルに対応するワード線に印加する電圧をＷｒｉｔｅ０時に印加する電圧よりも小さくし、ＭＯＳトランジスタのオン抵抗値を大きくすることによって、メモリ素子（２）に流れる電流をＷｒｉｔｅ０電流閾値よりも小さくすることができ、誤ってＷｒｉｔｅ０が行なわれることなく正常な読み出しが可能である。
【００６４】
ところで、図１１は、ビット線にグランド電位（０Ｖ）、ソース線にＶｄｄ（２．５Ｖ）を印加した場合におけるメモリ素子（２）に流れる電流とＭＯＳトランジスタのゲート電位との関係を表している。
図１１から、ＭＯＳトランジスタのゲート電位を１．３Ｖ以下に設定すれば、メモリ素子（２）に流れる電流が１００μＡ以下となり、誤ってＷｒｉｔｅ０が行なわれることなく、正常に読み出しが可能であることが分かる。
【００６５】
従って、情報の読み出しを行なうべきメモリセルに対応するビット線にグランド電位（０Ｖ）、ソース線にＶｄｄ（２．５Ｖ）を印加すると共に、情報の読出しを行なうべきメモリセルに対応するワード線に１．３Ｖ以下の電位を印加することによって、正常な読み出しを行なうことができる。
なお、ＭＯＳトランジスタのゲート電位が大きいほど、読み出し電流を大きく取れるため、情報の読出しを行なうべきメモリセルに対応するワード線には、誤ってＷｒｉｔｅ０が行なわれない範囲でなるべく大きな電位（１．３Ｖ）を印加するのが好ましい。
【００６６】
（Ｂ）Ｗｒｉｔｅ１方向に電流を流す場合
メモリセルからの読み出し時にＷｒｉｔｅ１方向に電流を流したとしても、（Ａ）Ｗｒｉｔｅ０方向に電流を流す場合と同様に読み出しを行なうことは可能である。但し、Ｗｒｉｔｅ１方向に電流を流す場合には、ＭＯＳトランジスタのゲートソース間の電位差を考慮しなければならない。
【００６７】
本発明を適用した記憶装置では、ゲート電位をＷｒｉｔｅ０時やＷｒｉｔｅ１時よりも小さく設定することにより、読み出し時のビット線及びソース線電位をＷｒｉｔｅ０時やＷｒｉｔｅ１時と同じに設定して読出しを行なうことができ、読み出しのためのビット線回路を簡略化することができ、セル面積の減少、消費電力の減少、アクセス速度の向上を図ることができる。
【図面の簡単な説明】
【００６８】
【図１】本発明を適用した記憶装置の一例に使用するメモリ素子（１）の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
【図２】本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図である。
【図３】本発明を適用した記憶装置の一例を説明するための回路図（１）である。
【図４】本発明を適用した記憶装置の一例を説明するための回路図（２）である。
【図５】本発明を適用した記憶装置の一例を説明するための回路図（３）である。
【図６】本発明を適用した記憶装置の一例を説明するための回路図（４）である。
【図７】具体的な消去手順及び読み出し手順を説明するための回路図である。
【図８】消去時及び読み出し時における各パルスのタイミングチャートである。
【図９】メモリ素子（１）に印加される電圧とＭＯＳトランジスタのゲート電位との関係を表したグラフである。
【図１０】本発明を適用した記憶装置の他の一例に使用するメモリ素子（２）の電流−抵抗（Ｉ−Ｒ）変化を示すグラフである。
【図１１】メモリ素子（２）に流れる電流とＭＯＳトランジスタのゲート電位との関係を表したグラフである。
【符号の説明】
【００６９】
１００    記憶装置
Ａ    メモリ素子
Ｃ    メモリセル
Ｄ    センスアンプ
Ｓ    プリチャージ信号
Ｔ    ＭＯＳトランジスタ
Ｔ'  ＭＯＳトランジスタ
【図１】
2006114087.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006114087.tif 000011
【図１０】
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【図１１】
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