(57)【要約】【課題】探針アレイを有する抵抗性メモリ素子およびその製造方法を提供する。【解決手段】本発明の抵抗性メモリ素子は、第１基板１０１および第２基板３００と、前記第１基板１０１上に形成された底電極層１００および強誘電層２００を備えるメモリ部１０と、前記第２基板３００上に固定され、前記強誘電層２００と対向するようにチップ部分が設けられた、前記強誘電層２００へのデータ記録および再生のための抵抗性探針４００を備える探針部２０と、前記抵抗性探針４００を前記強誘電層２００上につかんで固定させる結合層５００と、を備える構成とした。【選択図】図１
2006135326.tif 000002
【特許請求の範囲】
【請求項１】
第１基板および第２基板と、
前記第１基板上に形成された底電極層および強誘電層を備えるメモリ部と、
前記第２基板上に固定され、前記強誘電層と対向するようにチップ部分が設けられた、前記強誘電層へのデータの記録および再生のための抵抗性探針を備える探針部と、
前記抵抗性探針を前記強誘電層上につかんで固定させる結合層と、
を備えることを特徴とする抵抗性メモリ素子。
【請求項２】
前記抵抗性探針は、
前記チップ部分に位置し、前記チップ部分に対応する前記強誘電層のドメインの残留分極の方向により抵抗が変化する抵抗領域と、
前記抵抗領域を挟んで互いに離れた傾斜面にそれぞれ位置して、前記データの再生時に、前記抵抗領域の抵抗値を検出するのに使用される第１電極領域および第２電極領域と、
を備えることを特徴とする請求項１に記載の抵抗性メモリ素子。
【請求項３】
前記抵抗性探針は、第１不純物がドーピングされたシリコンを備える円錐形、四角錘形または多角錘形の本体を有し、
前記第１電極領域および前記第２電極領域は、前記本体の互いに離れた傾斜面に、前記第１不純物とは逆の導電型の第２不純物がドーピングされた領域を備えることを特徴とする請求項１または請求項２に記載の抵抗性メモリ素子。
【請求項４】
前記抵抗性探針の前記抵抗領域は、前記第１電極領域および前記第２電極領域に比べて低濃度で前記第２不純物がドーピングされた領域を備えることを特徴とする請求項２または請求項３に記載の抵抗性メモリ素子。
【請求項５】
前記探針部は、前記抵抗性探針のアレイの後端側に、前記何れか一つの抵抗性探針を選択し、選択された前記抵抗性探針に電圧を印加するための端子として、前記抵抗性探針の前記第１電極および第２電極にそれぞれ連結される配線を更に備えることを特徴とする請求項１から請求項４のいずれか１項に記載の抵抗性メモリ素子。
【請求項６】
前記探針部は、前記抵抗性探針のアレイの後端側に、前記抵抗性探針の前記第１電極および前記第２電極にそれぞれ連結されるビットラインと、
前記ビットラインへの電流印加を制御する選択トランジスタと、
を更に備えることを特徴とする請求項１から請求項５のいずれか１項に記載の抵抗性メモリ素子。
【請求項７】
前記結合層は、ポリマー層を含んでなることを特徴とする請求項１から請求項６のいずれか１項に記載の抵抗性メモリ素子。
【請求項８】
第１基板および第２基板と、
前記第１基板上に形成された底電極層および強誘電層を備えるメモリ部と、
前記第２基板上に固定され、前記強誘電層と対向するようにチップ部分が設けられた、前記強誘電層へのデータ記録および再生のための抵抗性探針と、を備え、
前記抵抗性探針は、第１不純物がドーピングされたシリコンを備える円錐形または多角錘形の本体を有し、
前記抵抗性探針のチップ部分に位置して、前記チップ部分に対応する前記強誘電層のドメインへの残留分極の方向により抵抗が変化する抵抗領域、および前記抵抗領域を挟んで互いに離れた前記本体の傾斜面にそれぞれ位置して、前記データの再生時に、前記抵抗領域の抵抗値を検出するのに使用される第１電極領域および第２電極領域を備え、
前記抵抗領域は、前記第１電極領域および第２電極領域に比べて、低濃度で前記第２不純物がドーピングされた領域を備え、
前記抵抗性探針のアレイの後端側に、前記何れか一つの抵抗性探針を選択し、選択された前記抵抗性探針に電流を提供するための端子として、前記抵抗性探針の前記第１電極および第２電極にそれぞれ連結されるビットライン、および前記ビットラインへの電流印加を制御する選択トランジスタを備える探針部と、
前記抵抗性探針を前記強誘電層上につかんで固定させるポリマー層を含んでなる結合層と、
を備えることを特徴とする抵抗性メモリ素子。
【請求項９】
第１基板上に底電極層および強誘電層を順次に形成するステップと、
第２基板上にデータ記録および再生のための抵抗性探針のアレイを形成するステップと、
前記抵抗性探針のチップ部分と前記強誘電層の表面とを対向させて、結合層によって前記第１基板と前記第２基板とを結合させるステップと、
を含むことを特徴とする抵抗性メモリ素子の製造方法。
【請求項１０】
前記第２基板上にデータ記録および再生のための抵抗性探針のアレイを形成するステップは、
前記第２基板上に、第１不純物がドーピングされたシリコン層を形成するステップと、
前記シリコン層の少なくとも隣接する二つの一部領域に、選択的に前記第１不純物とは逆の導電型の第２不純物をイオン注入して、第２不純物領域を形成するステップと、
前記第２不純物領域の周りに、前記イオン注入された第２不純物を拡散させて、前記第２不純物領域の間に前記相対的に低い第２不純物拡散領域を形成するステップと、
前記第２不純物拡散領域上を覆うチップマスクを形成するステップと、
前記チップマスクにより露出された前記シリコン層の部分を、等方性エッチングして前記抵抗性探針を形成するステップと、
を含むことを特徴とする請求項９に記載の抵抗性メモリ素子の製造方法。
【請求項１１】
前記抵抗性探針は、
前記等方性エッチングによって、前記第２不純物拡散領域に前記チップ部位が位置し、前記第２不純物領域にそれぞれ前記第１電極領域および前記第２電極領域が位置するように形成したことを特徴とする請求項９または請求項１０に記載の抵抗性メモリ素子の製造方法。
【請求項１２】
前記第２基板上に、第１不純物がドーピングされたシリコン層を形成するステップは、
前記シリコン層を形成する前に、前記第２基板上に、前記何れか一つの抵抗性探針を選択し、選択された前記抵抗性探針に電流を提供するための端子として、前記抵抗性探針の前記第１電極および第２電極にそれぞれ連結される配線を形成するステップを更に含むことを特徴とする請求項１０に記載の抵抗性メモリ素子の製造方法。
【請求項１３】
前記第２基板上に、第１不純物がドーピングされたシリコン層を形成するステップは、
前記シリコン層を形成する前に、前記第２基板上に、前記抵抗性探針の前記第１電極および第２電極にそれぞれ連結されるビットラインを形成するステップと、
前記ビットラインへの電流印加を制御する選択トランジスタを、前記ビットラインの下に形成するステップと、
を更に含むことを特徴とする請求項１０に記載の抵抗性メモリ素子の製造方法。
【請求項１４】
前記抵抗性探針のチップ部分と前記強誘電層の表面とを対向させて、結合層によって前記第１基板と前記第２基板とを結合させるステップは、
前記第１基板の前記強誘電層上にポリマー層を含んでなる前記結合層を形成するステップと、
前記ポリマー層に前記抵抗性探針のチップ部分を挿入させるステップと、
前記ポリマー層を硬化して、前記ポリマー層が前記抵抗性探針をつかんで固定させるステップと、
を含むことを特徴とする請求項９から請求項１３のいずれか１項に記載の抵抗性メモリ素子の製造方法。
【請求項１５】
前記抵抗性探針のチップ部分は、前記強誘電層の表面に接触または隣接するように、前記ポリマー層に挿入させることを特徴とする請求項９から請求項１４のいずれか１項に記載の抵抗性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子に係り、特に、探針アレイ（抵抗性探針を含むアレイをいう。）を有する抵抗性メモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯用の通信端末機またはデジタルカメラのような携帯電子製品が広く普及している。これにより、このような携帯電子製品に、大容量の高集積化メモリ素子または記録素子を採用したいという要求が高まっている。このような携帯電子製品に要求されるメモリ素子は、高密度の記録および再生が要求されており、また、相対的に高レベルの耐衝撃性および耐摩耗性も要求されている。
【０００３】
ところが、既存のハードディスク型の記録装置は、小型化が困難である。また、ＦｅＲＡＭ（Ferroelectrics Random Access Memory）素子のような不揮発性メモリ素子は、所望のレベルの高集積度を具現することが難しい。このような状況下、特許文献１には、ＭＲＡＭ（Magnetoresistive Random Access Memory）素子のような新たなメモリ素子が提案されている。
【０００４】
また、記録層の表面上で探針を走査させることで記録層の表面の電荷分布を検出する技術を利用して、記録素子を具現しようとする試みが行われている。このような探針を利用した記録素子またはメモリ素子は、ＦｅＲＡＭ素子などに比べて高記録密度の確保が可能であると考えられている。しかしながら、このような探針を利用した記録素子は、走査探針の構造に起因して耐衝撃性および耐摩耗性が相対的に弱いものとなっている。
【０００５】
したがって、携帯電子製品の環境に適するように、高密度の記録および再生が可能であり、相対的に高いレベルの耐衝撃性および耐摩耗性を具現できるメモリ素子の開発が要求されている。
【特許文献１】米国特許出願公開第２００４／００９０８４１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、携帯電子製品の環境に適するように、高密度の記録および再生が可能であり、相対的に高い耐衝撃性および耐摩耗性を備える抵抗性メモリ素子およびその製造方法を提供するところにある。
本発明の他の目的は、強誘電層をメモリ層として利用し、このようなメモリ層に抵抗性探針を対応させて、抵抗性探針を利用してメモリ層への記録および再生を具現する抵抗性メモリ素子を提供するところにある。
【課題を解決するための手段】
【０００７】
本発明の抵抗性メモリ素子は、第１基板および第２基板と、前記第１基板上に形成された底電極層および強誘電層を備えるメモリ部と、前記第２基板上に固定され、前記強誘電層と対向するようにチップ部分が設けられた、前記強誘電層へのデータの記録および再生のための抵抗性探針を備える探針部と、前記抵抗性探針を前記強誘電層上につかんで固定させる結合層と、を備えて構成されている。
【０００８】
本発明において、前記抵抗性探針は、前記チップ部分に位置し、前記チップ部分に対応する前記強誘電層のドメインの残留分極の方向により抵抗が変化する抵抗領域と、前記抵抗領域を挟んで互いに離れた傾斜面にそれぞれ位置して、前記データの再生時に、前記抵抗領域の抵抗値を検出するのに使用される第１電極領域および第２電極領域と、を備えるのが好ましい。
【０００９】
本発明において、前記抵抗性探針は、第１不純物がドーピングされたシリコンを備える円錐形、四角錘形または多角錘形の本体を有し、前記第１電極領域および前記第２電極領域は、前記本体の互いに離れた傾斜面に、前記第１不純物とは逆の導電型の第２不純物がドーピングされた領域を備えるのが好ましい。
【００１０】
本発明において、前記抵抗性探針の前記抵抗領域は、前記第１電極領域および前記第２電極領域に比べて低濃度で前記第２不純物がドーピングされた領域を備えるのが好ましい。
【００１１】
本発明において、前記探針部は、前記抵抗性探針のアレイの後端側に、前記何れか一つの抵抗性探針を選択し、選択された前記抵抗性探針に電圧を印加するための端子として、前記抵抗性探針の前記第１電極および第２電極にそれぞれ連結される配線を更に備えるのが好ましい。
【００１２】
また、本発明において、前記探針部は、前記抵抗性探針のアレイの後端側に、前記抵抗性探針の前記第１電極および前記第２電極にそれぞれ連結されるビットラインと、前記ビットラインへの電流印加を制御する選択トランジスタと、を更に備えるのが好ましい。
【００１３】
本発明における前記結合層は、ポリマー層を含んでなるのが好ましい。
【００１４】
本発明の抵抗性メモリ素子は、第１基板および第２基板と、前記第１基板上に形成された底電極層および強誘電層を備えるメモリ部と、前記第２基板上に固定され、前記強誘電層と対向するようにチップ部分が設けられた、前記強誘電層へのデータ記録および再生のための抵抗性探針と、を備え、前記抵抗性探針は、第１不純物がドーピングされたシリコンを備える円錐形または多角錘形の本体を有し、前記抵抗性探針のチップ部分に位置して、前記チップ部分に対応する前記強誘電層のドメインへの残留分極の方向により抵抗が変化する抵抗領域、および前記抵抗領域を挟んで互いに離れた前記本体の傾斜面にそれぞれ位置して、前記データの再生時に、前記抵抗領域の抵抗値を検出するのに使用される第１電極領域および第２電極領域を備え、前記抵抗領域は、前記第１電極領域および第２電極領域に比べて、低濃度で前記第２不純物がドーピングされた領域を備え、前記抵抗性探針のアレイの後端側に、前記何れか一つの抵抗性探針を選択し、選択された前記抵抗性探針に電流を提供するための端子として、前記抵抗性探針の前記第１電極および第２電極にそれぞれ連結されるビットライン、および前記ビットラインへの電流印加を制御する選択トランジスタを備える探針部と、前記抵抗性探針を前記強誘電層上につかんで固定させるポリマー層を含んでなる結合層と、を備えて構成されている。
【００１５】
本発明の抵抗性メモリ素子の製造方法は、第１基板上に底電極層および強誘電層を順次に形成するステップと、第２基板上にデータ記録および再生のための抵抗性探針のアレイを形成するステップと、前記抵抗性探針のチップ部分と前記強誘電層の表面とを対向させて、結合層によって前記第１基板と前記第２基板とを結合させるステップと、を含む。
【００１６】
本発明において、前記第２基板上にデータ記録および再生のための抵抗性探針のアレイを形成するステップは、前記第２基板上に、第１不純物がドーピングされたシリコン層を形成するステップと、前記シリコン層の少なくとも隣接する二つの一部領域に、選択的に前記第１不純物とは逆の導電型の第２不純物をイオン注入して、第２不純物領域を形成するステップと、前記第２不純物領域の周りに、前記イオン注入された第２不純物を拡散させて、前記第２不純物領域の間に前記相対的に低い第２不純物拡散領域を形成するステップと、前記第２不純物拡散領域上を覆うチップマスクを形成するステップと、前記チップマスクにより露出された前記シリコン層の部分を、等方性エッチングして前記抵抗性探針を形成するステップと、を含むのが好ましい。
【００１７】
本発明における前記抵抗性探針は、前記等方性エッチングによって、前記第２不純物拡散領域に前記チップ部位が位置し、前記第２不純物領域にそれぞれ前記第１電極領域および前記第２電極領域が位置するように形成するのが好ましい。
【００１８】
本発明において、前記第２基板上に、第１不純物がドーピングされたシリコン層を形成するステップは、前記シリコン層を形成する前に、前記第２基板上に、前記何れか一つの抵抗性探針を選択し、選択された前記抵抗性探針に電流を提供するための端子として、前記抵抗性探針の前記第１電極および第２電極にそれぞれ連結される配線を形成するステップを更に含むのが好ましい。
【００１９】
本発明において、前記第２基板上に、第１不純物がドーピングされたシリコン層を形成するステップは、前記シリコン層を形成する前に、前記第２基板上に、前記抵抗性探針の前記第１電極および第２電極にそれぞれ連結されるビットラインを形成するステップと、前記ビットラインへの電流印加を制御する選択トランジスタを、前記ビットラインの下に形成するステップと、を更に含むのが好ましい。
【００２０】
本発明において、前記抵抗性探針のチップ部分と前記強誘電層の表面とを対向させて、結合層によって前記第１基板と前記第２基板とを結合させるステップは、前記第１基板の前記強誘電層上にポリマー層を含んでなる前記結合層を形成するステップと、前記ポリマー層に前記抵抗性探針のチップ部分を挿入させるステップと、前記ポリマー層を硬化して、前記ポリマー層が前記抵抗性探針をつかんで固定させるステップと、を含むのが好ましい。
【００２１】
本発明における前記抵抗性探針のチップ部分は、前記強誘電層の表面に接触または隣接するように、前記ポリマー層に挿入させるのが好ましい。
【００２２】
本発明によれば、携帯電子製品の環境に適するように、高密度の記録および再生が可能であり、相対的に高い耐衝撃性および耐摩耗性を具現できる抵抗性メモリ素子を提示できる。
【発明の効果】
【００２３】
本発明によれば、抵抗性探針と強誘電層のメモリ層とを備えるメモリ素子を提供できる。このようなメモリ素子は、機械的な駆動が要求される部品を有さないため、機械的な駆動による衝撃が発生しない。これにより、携帯用電子製品のメモリ素子または記録素子に要求される耐衝撃性および耐摩耗性を十分に満たし、携帯用電子製品に、非常に高信頼性をもって適用することができる。
【００２４】
また、探針アレイと強誘電層が、結合層によって第１基板および第２基板に結合されるので、この結合層により強誘電層の表面が湿気または電荷粒子に汚染されることを効果的に防止できる。さらに、強誘電層は、別のウエハー（または基板）上で蒸着し、強誘電層の蒸着時に高温となる蒸着ステップを適用できるため、強誘電層の特性および信頼性を向上させることができる。探針アレイにおいては、メモリ素子の集積度および記録密度は、設けられた抵抗性探針の密度によるため、従来のＦｅＲＡＭ素子に比べて高い記録密度を確保することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して、本発明の好ましい実施形態を詳細に説明する。しかし、本発明の実施形態は、多様な他の形態に変形でき、また、本発明の技術的範囲が下記の実施形態によって限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明を更に完全に説明するために提供されるものと解釈されることが好ましい。
【００２６】
本発明の実施形態では、強誘電層をメモリ層として利用し、このようなメモリ層に抵抗性探針を備えて、その抵抗性探針を用いることによりメモリ層への記録および再生を具現するメモリ素子を提示する。
【００２７】
抵抗性探針は、チップ（tip）部分（先端部分）に抵抗領域を有し、チップ部分に隣接する傾斜面に抵抗領域を挟んで配置される二つの電極領域を備える抵抗性半導体探針で構成することができる。例えば、抵抗性探針は、鋭いチップを有する円錐形、四角錘形または多角錘形に形成され、半導体の本体の傾斜面にチップ部分を挟んで互いに離れてドーピングされた二つの不純物領域を電極領域として備えることができる。このとき、半導体の本体には、電極領域にドーピングされた第１不純物とは逆の導電型の第２不純物をドーピングすることが好ましい。
【００２８】
二つの電極領域の間のチップ部分を含む抵抗領域は、二つの電極領域に比べて低い不純物濃度でドーピングされた不純物領域を備えるか、または二つの電極領域にドーピングされた不純物に対して逆の導電型の不純物がドーピングされた領域を備えることが好ましい。抵抗性探針のチップ部分に対向して配置されるメモリ層の表面電荷の分布によって発生する電場により空乏層が発生し、発生した空乏層により、抵抗領域の抵抗（値）が変化し得る。
【００２９】
メモリ層の表面電荷の分布は、メモリ層である強誘電層のドメインの残留分極方向によって変化する。例えば、残留分極の方向によりチップ部分に作用する電場の方向は、互いに逆方向に変わる。したがって、残留分極の方向によって、チップ部分を含む抵抗領域に空乏層が形成されたり、または形成されなかったりする。このような空乏層の形成如何により、抵抗領域の電気的な抵抗値、すなわち、二つの電極領域間の抵抗値が変化する。このような抵抗値の二つの状態を、それぞれデータの“０”および“１”と設定することによりメモリ素子を具現することができる。強誘電層の残留分極の状態は、強誘電層のドメイン別に変わり得るが、ドメインのサイズを小さくすることによって、実質的に強誘電層に記録される最小メモリ領域を非常に小さくすることが可能である。したがって、非常に高い記録密度を具現できる。
【００３０】
一方、抵抗性探針のチップ部分に、残留分極の抗電圧以上の電圧、または抗電場以上の電場を印加すれば、チップ部分に対応する強誘電層のドメインの分極方向は、逆に変わり得る。これにより、抵抗性探針を利用して、強誘電層へのデータの記録が可能である。
【００３１】
本発明の実施形態では、抵抗性探針のアレイを強誘電層上に形成することにより、強誘電層と一つの抵抗性探針とが一つのメモリセルを構成するようになる。これにより、メモリセル別に、強誘電層へのデータの記録および再生が可能である。このようなメモリセルの下、実質的に、抵抗性探針の後端側に、メモリセル（抵抗性探針）の選択のための選択トランジスタ素子、ビットライン、ワードラインおよび連結コンタクトを備える配線構造を備え、何れか一つのメモリセル（抵抗性探針）を選択して、選択的にデータの記録および再生が可能である。
【００３２】
図１は、本発明の実施形態によるメモリ素子を概略的に説明するための断面図である。図１に示すように、本発明の実施形態に係るメモリ素子は、メモリ部１０と探針部２０とが結合層５００により結合されて形成されている。
【００３３】
メモリ部１０は、ウエハーまたは第１基板１０１上に形成された底電極層１００、および底電極層１００上にメモリ層として形成された強誘電層２００を備える。強誘電層２００は、垂直方向の誘電分極を有する強誘電物質、例えば、ＰＺＴ（Pb(lead) zirconium titanate）またはＢＴＯ（ＢａＴｉＯ３）などで形成することができる。底電極層１００は、強誘電層２００に電場を印加するため、または接地のために形成される。
【００３４】
このような強誘電層２００を形成した後、強誘電層２００上に第１基板と第２基板を結合するための結合層５００を形成する。このような結合層５００は、後続のステップで、抵抗性探針４００をつかんで固定させる役割を担うために形成される。結合層５００は、抵抗性探針４００がその層内に相対的に容易に挿入され、当該抵抗性探針４００が挿入された後、加熱または紫外線（ＵＶ）照射などによって、比較的容易に硬化させることで、抵抗性探針４００をつかむように強誘電層５００上に固定させることができる。このような結合層５００は、接着レジン、ポリマー、またはポリマーの類似物を用いることができる。
【００３５】
メモリ部１０に、抵抗性探針４００のチップ部分が強誘電層２００に対向するように結合される探針部２０は、ウエハーまたは第２基板３００上に形成された複数の抵抗性探針４００のアレイを備える。抵抗性探針４００は、複数個がアレイを形成している。このような抵抗性探針４００のアレイは、メモリセル３０のアレイを形成するようになる。抵抗性探針４００は、鋭い角状の本体４０１を有する。それぞれの抵抗性探針４００の本体は、半導体物質から形成され、円錐形、四角錘形または多角錘形に製作される。
【００３６】
このようなそれぞれの抵抗性探針４００は、抵抗性の半導体探針から構成される。例えば、抵抗性探針４００は、本体４０１のチップ部分に抵抗領域４０４を備え、抵抗領域４０４を挟むように左右傾斜面から互いに離れた二つの電極領域４０３、４０５を備えて構成される。このとき、本体４０１は、半導体物質、例えば、シリコンで形成することができる。また、二つの電極領域４０３、４０５は、ｎ型またはｐ型の不純物がドーピングされた領域として形成されている。このとき、本体４０１は、このような二つの電極領域４０３、４０５とは逆の導電型の不純物でドーピングされた領域として形成することが好ましい。
【００３７】
二つの電極領域４０３、４０５の間の本体４０１のチップ部分は、抵抗領域４０４と設定されるが、二つの電極領域４０３、４０５に比べて相対的に高い抵抗を有するように設定されている。例えば、二つの電極領域４０３、４０５がｎ＋型でドーピングする場合、二つの電極領域４０３、４０５の間の抵抗領域４０４は、ｎ−型でドーピングすることができる。また、このとき、本体４０１は、ｐ型でドーピングすることができる。
【００３８】
このようにして製作された探針部２０は、メモリ部１０に抵抗性探針４００のチップ部分が強誘電層２００の表面に対向するように結合される。このような結合は、ウエハーとウエハー（例えば、第１基板１０１と第２基板３００）とが結合（ウエハーレベルでの結合）される。このとき、メモリ部１０の強誘電層２００上に形成されている結合層５００内に抵抗性探針４００のチップ部分が挿入して、結合層５００内に抵抗性探針４００が打ち込まれる。その後、結合層５００内に抵抗性探針４００のチップ部分が打ち込まれたまま、結合層５００を形成するポリマー層を硬化させて、結合層５００により抵抗性探針４００を固定させる。これにより、抵抗性探針５００は、第２基板３００上に配列された状態で、強誘電層２００上にそのチップ部分を対向させて配置される。
【００３９】
ポリマー層を含んでなる結合層５００は、絶縁層として作用し、また、強誘電層２００を保護して、電荷粒子の吸着や大気からの湿気の吸着を防止する役割を担う。また、探針部２０とは異なるウエハーまたは基板（例えば、第１基板）上に強誘電層２００が形成されるため、強誘電層２００を形成するステップでの温度制約を克服できる。すなわち、強誘電層２００を蒸着するステップを相対的に高い温度で行うことができるため、強誘電層２００の特性を相対的に向上させることが可能となる。一般的に、抵抗性探針４００のドーピング領域は、温度による影響を受けやすいため、強誘電層２００と、抵抗性探針４００のようなセンサーの役割を担う部分と、を共に形成する場合、強誘電層２００を高温の蒸着ステップで蒸着することに対して大きな制約がある。本発明の実施形態では、このような強誘電層２００の蒸着に対する温度の制約を解消することができる。
【００４０】
本発明の実施形態に係るメモリ素子での一つのメモリセル３０の選択および動作は、抵抗性探針４００の二つの電極領域４０３、４０５に電気的にそれぞれ連結される二つの端子４０７、４０９に、適切な電圧を印加することにより行うことができる。このとき、強誘電層２００と接する底電極層１００は、接地された状態とすることができる。また、二つの端子４０７、４０９は、それぞれビットラインのような配線に電気的に連結されて、メモリセル３０の選択、メモリセル３０へのデータ記録、およびメモリセル３０に記録されたデータの再生などの動作時に、それぞれの電圧条件を抵抗性探針４００に印加するのに使用される。例えば、図示していないが、ワードラインとビットラインとが相互に交差するようにマトリックスをなす配線構造を、一般的なメモリ素子と同様に、抵抗性探針４００のアレイの後端側の第２基板３００に埋没させた構造として形成し、第１端子４０７を何れか一つのワードラインに接続させ、第２端子４０９を何れか一つのビットラインに接続させることにより、メモリセル３０の選択、記録および再生を行うことができる。
【００４１】
次に、本発明の実施形態に係る抵抗性メモリ素子の基本的な動作概念について説明する。
図２は、本発明の実施形態に係る抵抗性メモリ素子のセル構造を説明するための概略図である。図３は、本発明の実施形態に係る抵抗性メモリ素子のセルへのデータ記録を説明するための概略図である。図４は、本発明の実施形態に係る抵抗性メモリ素子のセルへのデータ再生を説明するための概略図である。
【００４２】
図２に示すように、本発明の実施形態に係る抵抗性探針４００は、強誘電層２００のドメインに形成された誘電分極による電場差を利用して、データの記録および再生を行う。このために、抵抗性探針４００は、第１電極領域４０３と第２電極領域４０５との間のチップ部分に抵抗領域４０４を備えている。チップ部分の抵抗領域４０４は、強誘電層２００の表面に接触するか、または、離れた状態ではあるが非常に近い位置となるように結合層５００によって固定される。このとき、強誘電層２００の表面には、別途の保護層５０１を更に備えることもできる。
【００４３】
抵抗領域４０４には、チップ部分に対向する強誘電層２００の誘電分極による電場に影響されて、空乏層が形成されたり、または形成されなかったりする。これにより、第１電極領域４０３と第２電極領域４０５との間に、抵抗値を２つの状態で認識することができる。
【００４４】
図３に示すように、抵抗性探針４００のチップ部分の抵抗領域４０４に対向する強誘電層２００の部分で特定方向への誘電分極を形成することにより、強誘電層２００の特定ドメイン領域にデータを記録する。このために、第１電極領域４０３および第２電極領域４０５に同時に同じ極性の電圧を印加する。このとき、印加される電圧は、誘電分極の方向を変化させるのに要求される電圧、すなわち、抗電圧（ＶＣ）以上にする。このようにすれば、誘電分極の方向を変化させるのに要求される電場である抗電場（ＥＣ）以上の電場を、接地状態である底電極層１００と抵抗性探針４００のチップ部分との間で形成することができる。これにより、抵抗性探針４００のチップ部分に対向する強誘電層２００のドメイン領域は、誘電分極が一定の垂直方向に形成される。記録のための電圧は、二つの端子４０７、４０９を介して印加される。そのため、印加される電圧の極性により、強誘電層２００内のドメインの誘電分極（残留分極）の方向を逆に変化させることができる。
【００４５】
図４に示すように、強誘電層２００内のドメインの配列方向が上側である場合に、二つの端子４０７、４０９の間に電圧差を与えて電流を流すと、抵抗領域４０４の抵抗が相対的に低い状態であるために、相対的に多量の電流が流れる。この場合、抵抗領域４０４は、ｎ−型でドーピングされ、第１電極領域４０３および第２電極領域４０５は、ｎ＋型でドーピングされている。逆に、ドメインの配列方向が下方である場合、抵抗領域４０４内には、残留分極による電場の影響により空乏層が形成され、これにより抵抗領域４０４の抵抗値が相対的に高くなるために、相対的に少量の電流が流れる。このように、相対的に高い電流状態および相対的に低い電流状態が形成されるため、これを利用することによってデータの“０”および“１”を再生することができる。
【００４６】
また、図１に示すように、何れか一つのメモリセル３０を選択し、記録および再生のための電圧を抵抗性探針４００に選択的に印加するために、抵抗性探針４００が設けられた第２基板３００内には配線構造が形成されている。配線構造は、抵抗性探針４００の二つの端子４０７、４０９にそれぞれ特定の配線が連結できるように、ワードラインおよびビットラインを交差させた構成とすることができる。または、一つのワードラインに平行した二つのビットラインが交差するように構成し、さらに、選択トランジスタが導入する配線構造をワードラインに接続できるように構成することもできる。このように、選択トランジスタを伴う配線構造が第２基板３００内に構成される場合を例として挙げて、抵抗性探針４００を形成するステップの一例を説明する。
【００４７】
図５ないし図１４は、本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。図１５ないし図１８は、本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための断面図である。
【００４８】
図５に示すように、シリコン（Ｓｉ）半導体基板の第２基板３００上にトランジスタを形成するステップのうち、素子分離ステップを利用して、アクティブ領域３０１を設定する。図６に示すように、アクティブ領域３０１上に、導電性多結晶シリコン層などを利用するワードライン３１０をトランジスタのゲートの形成ステップを利用して、アクティブ領域３０１を横切るように形成する。この時、アクティブ領域３０１とワードライン３１０との間にゲート酸化層（図示せず）を形成することができる。これにより、何れか一つの抵抗性探針（図１の符号４００）を選択するための選択トランジスタが形成される。
【００４９】
図７に示すように、ワードライン３１０に接するアクティブ領域３０１の部分に電気的に連結されるビットラインプラグ３２１を形成する。このとき、ワードライン３１０を覆う絶縁層（図示せず）が形成される。導電性のビットラインプラグ３２１は、この絶縁層を貫通してアクティブ領域３０１に電気的に接触するように形成される。図８に示すように、ワードライン３１０と交差する導電性のビットライン３２０を形成する。このとき、ビットライン３２０は、ビットラインプラグ３２１に電気的に連結されるように形成する。ビットライン３２０とワードライン３１０は、互いに交差する形態でマトリックスを構成する。
【００５０】
そして、図９に示すように、導電性のセルプラグ３３０は、ビットライン３２０とワードライン３１０に近接した位置で第２基板３００を貫通して形成されている。セルプラグ３３０は、ビットライン３２０を覆う絶縁層、およびその下部のワードライン３１０を覆う絶縁層を貫通してアクティブ領域３０１に接触する。このようにして、メモリセル（図１の符号３０）を選択、記録および再生するための配線構造が形成される。
【００５１】
次に、図１０に示すように、セルプラグ３３０が形成された第２基板３００上に、シリコン層３５０を形成する。シリコン層３５０は、蒸着ステップによって形成することができる。このとき、シリコン層３５０は、抵抗性探針（図１の符号４００）の電極領域４０３、４０５にドーピングされた不純物とは異なる導電型の不純物がドーピングされた状態とすることができる。例えば、シリコン層３５０には、ｐ型不純物をドーピングすることができる。
【００５２】
図１１および図１５に示すように、シリコン層３５０上に、イオン注入のためのイオン注入マスク６１０を形成する。イオン注入マスク６１０は、セルプラグ３３０と重なるシリコン層３５０の部分を露出させて形成される。このようなイオン注入により、シリコン層３５０の露出した部分に不純物領域６４０が形成される。このときの不純物としては、ｎ型不純物をドーピングすることができる。このような不純物領域６４０（図１５）は、セルプラグ３３０と電気的に連結されたものとなる。
【００５３】
図１２および図１６に示すように、不純物領域６４０の周りにイオン注入された不純物を拡散させることで、不純物領域６４０の周りに不純物領域６４０より低濃度の不純物拡散領域６４１（特許請求の範囲の第２不純物核酸領域に相当する）を形成する。このとき、拡散ステップにおいて、不純物領域６４０にイオン注入された不純物が拡散し、広がった不純物が隣り合う不純物領域６４０との中間で出合って重なるように制御する。すなわち、不純物拡散領域６４１において、不純物がイオン注入マスク６１０の下側のシリコン層３５０の表面の付近で出合い、その下側にはシリコン層３５０が存在する拡散プロファイルを有するように、不純物の拡散を制御する。一般的に、層の表面に隣接する表面の下側での不純物の拡散速度は、その下側の内部での拡散速度より相対的に速いため、不純物の拡散プロファイルは、図１６に示すように、シリコン層３５０の表面で凸状のプロファイルとなるように形成するのがよい。
【００５４】
図１３に示すように、抵抗性探針（図１の符号４００）を形成するためのシリコン層３５０のエッチングステップを行うために、チップマスク６５０を形成する。チップマスク６５０は、ハードマスクであり、セルプラグ３３０の間で重なるシリコン層６１０の部分を覆うように、すなわち、不純物領域６４０の間を覆うように形成される（不純物拡散領域６４１）。このようなチップマスク６５０は、抵抗性探針（図１の符号４００）が形成される部分を覆うように形成される。
【００５５】
図１４および図１７に示すように、チップマスク６５０により露出したシリコン層３５０の部分を等方性エッチングして、チップ部分が上側に向う抵抗性探針４００を形成する。このとき、チップマスク６５０が四角形であれば、抵抗性探針４００は、等方性エッチングによって四角錘に形成される。抵抗性探針４００のチップ部分は、抵抗領域４０４として設定されるが、このような抵抗領域４０４は、実質的に不純物拡散領域（図１６の符号６４１）の領域となる。そして、抵抗性探針４００の対向する二つの傾斜面に形成される第１電極領域４０３および第２電極領域４０５は、不純物領域（図１６の符号６４０）となる。
【００５６】
このような抵抗性探針４００を形成する等方性エッチングステップは、実質的にシリコン層３５０の下層が露出するまで行われるものであるが、シリコン層３５０の一部が残存するように行われてもよい。シリコン層３５０が残存する場合、抵抗性探針４００の第１電極領域４０３および第２電極領域４０５は、その下側に残存する不純物領域６４０を介して、その下側に位置するセルプラグ３３０にそれぞれ電気的に連結される。
【００５７】
図１４に示すように、第１電極領域４０３は、セルプラグ３３０を介してアクティブ領域３０１に電気的に連結されて、選択トランジスタに接続される。したがって、選択トランジスタのワードライン３１０の制御またはスイッチングにより、ビットラインプラグ３２１を介してビットライン３２０と電気的に連結される。そして、第２電極領域４０５も、他のセルプラグ３３０を介して他の選択トランジスタに接続されて、同じワードライン３１０の制御またはスイッチングにより、他のビットラインコンタクト３２１を介して隣接する他のビットライン３２０と電気的に連結される。このような配線構造では、ワードライン３１０の選択により、ワードライン３１０に集束された抵抗性探針４００の一列が選択される。そして、それぞれ第１電極領域４０３および第２電極領域４０５にそれぞれ連結された一対のビットライン３２０が選択された列の抵抗性探針４００のうち、何れか一つを選択する。ビットライン３２０は、抵抗性探針４００の二つの端子として用いられる。つまり、ビットライン３２０は、選択された抵抗性探針４００への電圧印加の通路として用いられる。
【００５８】
以上で説明したように、抵抗性探針４００のアレイが形成された第２基板（図１の符号３００）を、強誘電層２００が形成された第１基板１０１と結合させることにより、本発明の実施形態に係るメモリ素子が形成される。
【００５９】
図１９は、本発明の実施形態に係る抵抗性メモリ素子を形成するために、ウエハーレベルでの結合を行うステップを説明するための概略図である。
【００６０】
図１９に示すように、抵抗性探針４００のアレイが形成された第２基板３００を備える探針部２０を、第１基板（図示せず）上に形成された強誘電層２００を備えるメモリ部１０とウエハーレベルで結合させる。このとき、強誘電層２００上に形成されているポリマー層、またはポリマー類似物の層を含んでなる結合層５００内に、抵抗性探針４００のチップ部分が挿入されるか、または打ち込まれる。そして、抵抗性探針４００が結合層５００内に挿入されて、強誘電層２００とチップ部分とが接触するか、または非常に近接した状態で結合層５００のポリマー層を硬化させて、抵抗性探針４００を強誘電層２００上に固定させる。このような結合ステップは、ウエハーとウエハーとを結合させるウエハーレベルでの結合ステップで行うことができる。
したがって、携帯電子製品の環境に適するように、高密度の記録および再生が可能であり、相対的に高い耐衝撃性および耐摩耗性を備える抵抗性メモリ素子およびその製造方法を提供することができる。
また、強誘電層をメモリ層として利用し、このようなメモリ層に抵抗性探針を対応させて、抵抗性探針を利用してメモリ層への記録および再生を具現する抵抗性メモリ素子を提供する。
【００６１】
以上、本発明を具体的な実施形態により詳細に説明したが、本発明は、これに限定されるものではなく、当業者により、本発明の技術的思想の範囲内でその変形や改良が可能であるということは明らかである。
【産業上の利用可能性】
【００６２】
本発明は、メモリ素子に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態によるメモリ素子を概略的に説明するための断面図である。
【図２】本発明の実施形態に係る抵抗性メモリ素子のセル動作を説明するための概略図である。
【図３】本発明の実施形態に係る抵抗性メモリ素子のセル動作を説明するための概略図である。
【図４】本発明の実施形態に係る抵抗性メモリ素子のセル動作を説明するための概略図である。
【図５】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図６】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図７】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図８】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図９】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図１０】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図１１】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図１２】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図１３】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図１４】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための平面図である。
【図１５】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための断面図である。
【図１６】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための断面図である。
【図１７】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための断面図である。
【図１８】本発明の実施形態に係る抵抗性メモリ素子の製造方法を概略的に説明するための断面図である。
【図１９】本発明の実施形態に係る抵抗性メモリ素子を形成するために、ウエハーレベルで結合を行うステップを説明するための概略図である。
【符号の説明】
【００６４】
１０    メモリ部
２０    探針部
３０    メモリセル
１００  底電極層
１０１  第１基板
２００  強誘電層
３００  第２基板
４００  抵抗性探針
４０１  本体
４０４  抵抗領域
４０３，４０５  電極領域
４０７，４０９  端子
５００  結合層
【図１】
2006135326.tif 000003
【図２】
2006135326.tif 000004
【図３】
2006135326.tif 000005
【図４】
2006135326.tif 000006
【図５】
2006135326.tif 000007
【図６】
2006135326.tif 000008
【図７】
2006135326.tif 000009
【図８】
2006135326.tif 000010
【図９】
2006135326.tif 000011
【図１０】
2006135326.tif 000012
【図１１】
2006135326.tif 000013
【図１２】
2006135326.tif 000014
【図１３】
2006135326.tif 000015
【図１４】
2006135326.tif 000016
【図１５】
2006135326.tif 000017
【図１６】
2006135326.tif 000018
【図１７】
2006135326.tif 000019
【図１８】
2006135326.tif 000020
【図１９】
2006135326.tif 000021