(57)【要約】【課題】  半導体素子中央部に外部接続用開口部を有する半導体装置で、同一形状、同一容量の半導体素子を積層することができる半導体装置を提供する。【解決手段】  半導体装置の基板に下段半導体素子を搭載し、金属ワイヤのワイヤボンディングを妨げない位置に非導電性材質で形成された積層カバーを接合させ、下段半導体素子と金属ワイヤ、金属ワイヤと基板を接続させた後、積層カバー上に上段半導体素子を搭載する。積層カバーは下段半導体素子と接続している金属ワイヤよりも高さが高いため、上段半導体素子裏面による金属ワイヤの変形を回避できる。各半導体素子は共通の基板端子ランドと接続されるため、基板内部での再配線が不要となり、少ない基板層数で、多段積層が可能となる。【選択図】  図１
2006100678.tif 000002
【特許請求の範囲】
【請求項１】
基板と接着剤を介し接着された下段半導体素子と、前記下段半導体素子の上面もしくは上面と側面に積層カバーを配置し、積層カバーを介して接着されている上段半導体素子とを有することを特徴とする半導体装置。
【請求項２】
前記積層カバーは非導電性材質により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記積層カバーの高さは下段半導体素子と電気的に接続している金属ワイヤを変形させない高さであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上段半導体素子及び下段半導体素子は記憶素子であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記積層カバーの形状は、下段半導体素子上面に搭載する場合には直方体または立方体であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記積層カバーの形状は、下段半導体素子上面及び側面に搭載する場合には鉤状であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
絶縁材料にて前記積層カバーの上下面を被覆し、かつ半導体素子に接着させることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記下段半導体素子のボンディングパッドの領域、及び金属ワイヤが延びている前記下段半導体素子のボンディングパッドから基板端子ランドを結ぶ線上にある領域以外の半導体素子領域に、前記積層カバーを複数個設置したことを特徴とする請求項１に記載の半導体装置。
【請求項９】
半導体装置の製造方法において、積層カバーを製造する工程と、基板に下段半導体素子を接合する工程と、前記下段半導体素子と前記基板とを金属ワイヤを用いて電気的に接続する工程と、前記下段半導体素子の素子搭載面に前記積層カバーを接合する工程と、前記積層カバーと上段半導体素子とを接合する工程と、前記上段半導体素子と前記基板とを金属ワイヤを用いて電気的に接続する工程と、前記下段半導体素子、積層カバー、上段半導体素子を非導電性材料で被覆する工程と、半導体装置を個片に切断する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に複数個の半導体素子が積層された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年における半導体装置の高密度化に伴い、半導体装置パッケージの小型化が進められている。一方で、同一パッケージ内に複数の半導体素子を積層したパッケージが開発され、さらに積層される半導体素子の数も増加する傾向にある。
【０００３】
半導体装置の小型化のために、半導体素子のボンディングパッドを半導体素子の中央部分に配置し、半導体素子の素子領域上にパッケージのリードを設けたＬＯＣ（ｌｅａｄ  ｏｎ  ｃｈｉｐ  ）と呼ばれる構造が採用されている。
【０００４】
これらの半導体素子中央部分にボンディングパッドを配置している半導体素子をフェースアップ状態として積層した場合には、下段半導体素子のボンディングパッドからの金属ワイヤによる接続が出来ないために金属ワイヤを使った積層パッケージはいまだに開発されていない。
【０００５】
これらの半導体素子中央部分にボンディングパッドを配置している半導体素子を積層する場合における半導体素子と基板との接続には、下段半導体素子はフリップチップ接続、上段半導体素子をワイヤボンディングする構造が実用化されている。この半導体装置断面図を図５に示す。下段半導体素子２はフェースダウン、上段半導体素子５はフェースアップとされ、２つの半導体素子は裏面同士で接着されている。
【０００６】
下段半導体素子２はバンプ７を介し 基板３の端子ランドと接続し、上段半導体素子５は金属ワイヤ４を介し、基板３の端子ランドと接続されている。フリップチップボンディングとワイヤボンディングで基板３の端子ランドと接続された各端子ランドは、さらに基板３内部で端子毎に接続され、外部接続端子のはんだボール６へ配線される。
【０００７】
【特許文献１】特開２００１−２９１８１８号公報
【特許文献２】特開２００２−０７６２６６号公報
【特許文献３】特開平１１−２１９９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
これらの半導体素子の中央部分にボンディングパッドを配置している半導体素子を積層した半導体装置構造にはいくつかの問題点がある。
【０００９】
第１の問題点は、半導体素子中央部分にボンディングパッドを配置している半導体素子をフェースアップとし積層させた場合、下段半導体素子の中央部分に配置されたボンディングパッドに接続された金属ワイヤが変形するということである。その理由は下段半導体素子と接続されている金属ワイヤの上に上段半導体素子が積層され、金属ワイヤを押し潰し、変形させてしまうためである。
【００１０】
第２の問題点は、下段半導体素子はフリップチップ接続、上段半導体素子をワイヤボンディングする場合には基板層数が増えるということである。この原因は各半導体素子が各々異なる基板端子ランドと接続されていることに起因する。下段半導体素子はフリップ チップボンディングであり、素子中央部にある基板端子ランドと接続されている。上段半導体素子はワイヤボンディングであり、半導体素子領域外にある基板端子ランドと接続されている。このため各々の基板端子ランドを接続する配線が必要になり、この配線のため基板層数が増える。
【００１１】
第３の問題点は３段以上の積層は不可能ということである。この原因はフリップチップボンディングとワイヤボンディングを積層することに起因する。その理由は上段半導体素子の上に更に半導体素子を積層するのはワイヤ変形を回避できないため、更なる半導体素子が積層できないことである。
【００１２】
本発明の目的は、半導体素子中央部分にボンディングパッドを配置している半導体素子をフェースアップ状態で積層させる場合において、基板層数の増加及び、金属ワイヤの変形を防止し、多段積層を可能とする半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本願発明の半導体装置は、基板と接着剤を介し接着された下段半導体素子と、前記下段半導体素子の上面もしくは上面と側面に積層カバーを配置し、積層カバーを介して接着されている上段半導体素子とを有することを特徴とする。
【００１４】
本願発明の半導体装置においては、前記積層カバーは非導電性材質により形成されていることを特徴とする。
【００１５】
本願発明の半導体装置においては、前記積層カバーの高さは下段半導体素子と電気的に接続している金属ワイヤを変形させない高さであることを特徴とする。
【００１６】
本願発明の半導体装置においては、前記上段半導体素子及び下段半導体素子は記憶素子であることを特徴とする。
【００１７】
本願発明の半導体装置においては、前記積層カバーの形状は、下段半導体素子上面に搭載する場合には直方体または立方体であることを特徴とする。
【００１８】
本願発明の半導体装置においては、前記積層カバーの形状は、下段半導体素子上面及び側面に搭載する場合には鉤状であることを特徴とする。
【００１９】
本願発明の半導体装置においては、絶縁材料にて前記積層カバーの上下面を被覆し、かつ半導体素子に接着させることを特徴とする。
【００２０】
本願発明の半導体装置においては、前記下段半導体素子のボンディングパッドの領域、及び金属ワイヤが延びているボンディングパッドから基板端子ランドを結ぶ線上にある領域以外の半導体素子領域に、前記積層カバーを複数個設置したことを特徴とする。
【００２１】
本願発明の半導体装置の製造方法において、積層カバーを製造する工程と、基板に下段半導体素子を接合する工程と、前記下段半導体素子と前記基板とを金属ワイヤを用いて電気的に接続する工程と、前記下段半導体素子の素子搭載面に前記積層カバーを接合する工程と、前記積層カバーと上段半導体素子とを接合する工程と、前記上段半導体素子と前記基板とを金属ワイヤを用いて電気的に接続する工程と、前記下段半導体素子、積層カバー、上段半導体素子を非導電性材料で被覆する工程と、半導体装置を個片に切断する工程と、を有することを特徴とする。
【発明の効果】
【００２２】
本願発明の第１の効果は、積層カバーを下段半導体素子と上段半導体素子との間に配置することで半導体素子中央部に外部接続用開口部（ボンディングパッド）をもつ半導体素子でも金属ワイヤを変形させることなく積層することを実現した半導体装置を提供することが出来る。
【００２３】
第２の効果は、上下段の各半導体素子が共通の基板端子ランドとワイヤボンディング配線されることで、基板内部での端子ランド間の再配線が不要となり、少ない基板層数の基板が使用できる。少ない基板層数の基板により半導体素子を積層した半導体装置を提供することが出来る。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の半導体装置及びその製造方法について、図を参照して説明する。
【実施例１】
【００２５】
本発明の実施例１について図１、図２及び図３を用いて説明する。図１を参照すると、本発明の第一の実施の形態として半導体装置の斜視図が示されている。図２および図３は、図１のＡ−Ａ線、Ｂ−Ｂ線にそれぞれ沿った断面図である。
【００２６】
図１を参照すると、基板３には金属ワイヤ４を接続するための図示しない基板端子ランド及び配線が形成されており、さらに配線は半導体装置のリード端子となるはんだボール６に接続されている。基板３はガラスエポキシ基板等の一般的に半導体装置に使用されるものである。この基板３の上には非導電性接着材を介し下段半導体素子２が設けられ、下段半導体素子２の上面には図示しない外部接続用の開口部（ボンディングパッド）が配置されている。金属ワイヤ４は下段半導体素子２の開口部（ボンディングパッド）と熱及び超音波を用いて金属化合物を形成して接続され、金属ワイヤ４の一方は基板３の基板端子ランドと接合される。
【００２７】
下段半導体素子２の上面と側面に非導電性接着材を塗布した積層カバー１を取り付ける。この積層カバー１の高さは金属ワイヤ４のワイヤ高さ以上とする。積層カバー１の上に上段半導体素子５が搭載され、上段半導体素子５の開口部（ボンディングパッド）と基板３の基板端子ランドとが金属ワイヤ４にてボンディングされる。
【００２８】
フェースアップ状態で積層された下段半導体素子２と上段半導体素子５との間に、金属ワイヤ４のワイヤ高さ以上となる厚さを有する積層カバー１を介在させることで、下段半導体素子２と接続されている金属ワイヤ４は上段半導体素子５の裏面によって潰されることがないという効果がもたらされる。本発明による積層カバー１の存在により金属ワイヤ４の変形回避が可能となっており、素子中央部に外部接続用開口部（ボンディングパッド）を配置している半導体素子の積層性が格段に向上していることがわかる。
【００２９】
次に図２及び図３を参照して実施例１の製造方法を説明する。始めに、基板の上に素子裏面に非導電性接着材を塗布した下段半導体素子２を設ける。次に、積層カバー１の裏面と側面及び底面とに非導電性接着材を塗布し、下段半導体素子２と接合する。次に下段半導体素子２の外部接続用開口部（ボンディングパッド）と金属ワイヤ４を熱及び超音波を用いて金属化合物を形成し電気的に接続する。金属ワイヤ４の一方は基板３の基板端子ランドと電気的接続を行う。
【００３０】
次に、積層カバー１の上面に非導電性接着材を塗布、もしくは上段半導体素子５の裏面に非導電性接着材を塗布し、上段半導体素子５を搭載する。この時、下段半導体素子２と接続されている金属ワイヤ４の高さは積層カバー１の高さ以下となるように積層カバー１の厚さを選択する。また、積層カバー１の搭載位置は金属ワイヤ４のルーピングを阻害しない位置に搭載する。ボンディングパッドと基板端子ランドとを結線して延びている金属ワイヤ４がある領域以外に搭載される。
【００３１】
積層カバー１は半導体素子の側面及び上面に接するために鉤状の構造であり、高さ（厚さ）は下段半導体素子２の金属ワイヤ４のループ高さ以上、１００ｕｍ以下とする。積層カバー１の搭載位置は主に金属ワイヤ４のボンディング方向と直交する位置に搭載するのが望ましい。これはボンディング方向と同じ場合、積層カバー１により金属ワイヤ４のワイヤボンディングを妨げるのを防止するためである。 従って、半導体素子の中央部には搭載されないで、素子中央部以外で金属ワイヤ４のボンディング方向と平行な半導体素子の辺に沿って搭載される。１つの辺に対する積層カバーは、１つの個片であっても、複数個の個片として配置しても良い。
【００３２】
さらに、積層カバー１は上段半導体素子５を搭載する場合のアライメントマークとして使用することが出来るため上段半導体素子５を搭載する位置精度を向上させるメリットがある。
【００３３】
次に上段半導体素子５の外部接続用開口部（ボンディングパッド）と金属ワイヤ４を熱及び超音波を用いて金属化合物を形成し、電気的に接続する。金属ワイヤ４の一方は基板３の基板端子ランドと電気的接続を行う。この時、半導体装置の同じはんだボール６に接続される場合には、先に接続している下段半導体素子からの金属ワイヤ４と同じ基板端子ランドに接続することで、基板内再配線を回避することができる。
【００３４】
次に封止金型と封止樹脂１１を用いて基板３配線面、下段半導体素子２、積層カバー１、金属ワイヤ４、上段半導体素子５を被覆する。このとき積層カバー１は個片状に配置されているため封止樹脂１１の流れを遮らないため樹脂ボイド等を発生させることなく均等に充填される。封止樹脂１１はエポキシ樹脂等の一般的に半導体装置に使用されるものである。次にダイヤモンドブレードを用い、基板３に複数搭載されている半導体装置を個片にする。最後にはんだボールを基板３裏面にのせ、熱を加えることによりはんだボール６と基板３を電気的に接続し半導体装置を得る。
【００３５】
積層カバー１の製造方法は上記工程とは別に行う。以下に製造方法を記載する。積層カバー１の材質は非導電性物質であることが望ましく、導電性物質の場合は半導体素子と接着する面を絶縁にすることが不可欠である。
【００３６】
本実施例では封止樹脂に使用されるエポキシ樹脂を用いた積層カバー１の製造方法にて説明するが、他材質でも同様の接合性、成型性を確保することが可能であれば材質は問わない。希望形状に加工した封入金型を用意し、一般的な半導体装置の封入工程と同じく封入する。
【００３７】
封入金型から取り出した積層カバー１の裏面、側面、底面、上面に非導電性接着材を塗布する。非導電性接着材は樹脂状及びテープ状であり、積層カバー１に接着容易な材質とする。積層カバー１の構造は鉤状であり、高さは下段半導体素子２の金属ワイヤ４のループ高さ以上、１００ｕｍ以下とする。積層カバー１の搭載位置は主に金属ワイヤ４のボンディング方向と直交する位置に搭載するのが望ましい。これはボンディング方向と同じ場合、積層カバー１により金属ワイヤ４のワイヤボンディングを妨げるのを防止するためである。
【００３８】
本実施例においては、下段半導体素子２からのループ高さ以上、１００ｕｍ以下の厚みを有する積層カバー１を下段半導体素子２に接着させ、上段半導体素子５と下段半導体素子２との間にスペースを設けることで、下段半導体素子２と接続されている金属ワイヤ４は上段半導体素子５の裏面によって潰されることがないという効果がもたらされる。本発明による積層カバー１の存在により金属ワイヤ４の変形回避が可能となっており、素子中央部に外部接続用開口部（ボンディングパッド）を配置している半導体素子がフェースアップされた状態で積層された半導体装置が得られる。
【実施例２】
【００３９】
本願の実施例２を図４に示す。実施例２においては積層カバー１の構造を直方体又は立方体で構成した実施例である。
【００４０】
本実施例においては、積層カバー１の形状を直方体または立方体としているので、基板３に積層カバー１を取り付ける余裕がない場合、また半導体素子における搭載する場所の自由度が増え半導体素子の場所を問わず積層できる効果を奏する。
【００４１】
実施例２における積層カバーは、その形状が直方形又は立方体であり厚みは金属ワイヤのループ高さ以上、１００ｕｍ以下の厚みを有し、底面及び上面は長方形又は正方形であり、その大きさは任意である。積層カバー１の搭載位置は金属ワイヤ４と重なり合わない場所であればよく。半導体素子の中央部のボンディングパッドの領域と、及び金属ワイヤが延在するボンディングパッドから基板端子ランドを結ぶ線上にある領域以外の半導体素子領域であれば任意の場所に設置できる。さらには金属ワイヤ間に平行に設置することで金属ワイヤ同士の接触する事故を防止することができる。積層カバーは個片であるため設置場所を自由に選択できる。
【００４２】
これらの積層カバー１を下段半導体素子２に接着させ、上段半導体素子５と下段半導体素子との間にスペースを設けるものである。その他は実施例１同じでありその詳細な説明は省略する。
【００４３】
本実施例においては、下段半導体素子２からの金属ワイヤのループ高さ以上、１００ｕｍ以下の厚みを有する積層カバー１を下段半導体素子２に接着させ、上段半導体素子５と下段半導体素子２との間にスペースを設けることで、下段半導体素子２と接続されている金属ワイヤ４は上段半導体素子５の裏面によって潰されることがないという効果がもたらされる。本発明による積層カバー１の存在により金属ワイヤ４の変形回避が可能となっており、素子中央部に外部接続用開口部（ボンディングパッド）を配置している半導体素子がフェースアップされた状態で積層された半導体装置が得られる。
【００４４】
以上本願発明を実施例に基づき説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば下段半導体素子、上段半導体素子として、同じ５１２ビットのＤＲＡＭであり、２段積層して１Ｇビットの半導体記憶装置としてもよく。さらに４段積層し２Ｇビットの半導体記憶装置としてもよい。
【産業上の利用可能性】
【００４５】
本発明の活用例として、携帯電話やＰＤＡ、パーソナルコンピュータのメモリに使用される半導体装置が挙げられる。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体装置の実施例１を示す斜視透過図である。
【図２】本発明の半導体装置の実施例１を示す図１のＡ−Ａ断面図である。
【図３】本発明の半導体装置の実施例１を示す図１のＢ−Ｂ断面図である。
【図４】本発明の半導体装置の実施例２を示す斜視図である。
【図５】従来の半導体装置を示す断面図である。
【符号の説明】
【００４７】
１    積層カバー
２    下段半導体素子
３    基板
４    金属ワイヤ
５    上段半導体素子
６    はんだボール
７    バンプ
１１    封止樹脂
【図１】
2006100678.tif 000003
【図２】
2006100678.tif 000004
【図３】
2006100678.tif 000005
【図４】
2006100678.tif 000006
【図５】
2006100678.tif 000007