(57)【要約】【課題】  一台の画像形成装置に使用される全てのドライバＩＣ（通常２６個）間でのバラツキを補正し、配列された複数個の被駆動素子に、入力された画像データに基づいて駆動電流ＤＯを供給する。【解決手段】  定電流回路、該定電流回路の電流値を設定する基準抵抗、制御電圧を発生する出力段抵抗、及び該出力段抵抗の抵抗値を設定する出力段抵抗値設定手段とを有する基準電圧出力回路ＶＲＥＦは、入力された電源電圧ＶＤＤに基づいて基準電圧を生成し、制御電圧発生回路ＡＤＪは、基準電圧に基づいて制御電圧Ｖを発生し、ＬＥＤ駆動回路ＤＲＶは、制御電圧Ｖに基づいて配列された複数個の被駆動素子の各々に駆動電流ＤＯを出力する。【選択図】        図１
2006192776.tif 000002
【特許請求の範囲】
【請求項１】
入力された画像データに基づいて、配列された複数個の被駆動素子を選択的に駆動する駆動装置であって、
基準電圧を生成して出力する基準電圧出力部と、
前記基準電圧に基づいて制御電圧を発生する制御電圧発生部と、
前記制御電圧に基づいて前記配列された複数個の被駆動素子の各々を駆動する駆動部とを備え、
前記基準電圧出力部は、定電流回路と、前記基準電圧を発生させる出力段抵抗と、該出力段抵抗の抵抗値を設定する出力段抵抗設定手段とを有することを特徴する駆動装置。
【請求項２】
前記出力段抵抗値設定手段は、入力される抵抗値設定信号に基づいて前記抵抗値を設定することを特徴とする請求項１に記載の駆動装置。
【請求項３】
前記基準電圧出力部は、該基準電圧出力部に供給される電源電圧の変動に伴う前記定電流回路の出力変動を補償するバイアス回路を更に有することを特徴する請求項１または請求項２に記載の駆動装置。
【請求項４】
前記制御電圧発生部は、前記駆動部が出力する駆動電流値を制御する制御電圧発生回路と、前記基準電圧発生回路を含む構成回路の非稼働時の電流経路を遮断するスイッチ回路とを有し、
前記スイッチ回路は、入力された制御信号に基づいて開閉動作を行うことを特徴する請求項１から請求項３の何れか一項に記載の駆動装置。
【請求項５】
前記基準電圧出力部は、非稼働時に電源電圧の印加を抑える電源遮断回路を更に有することを特徴する請求項１に記載の駆動装置。
【請求項６】
前記定電流回路はＭＯＳトランジスタを含み、
前記基準電圧出力部は、前記ＭＯＳトランジスタの寄生容量による蓄積電荷を放出させる起動回路を更に有することを特徴する請求項１に記載の駆動装置。
【請求項７】
請求項１から請求項６の何れか一項に記載の駆動装置と、該駆動装置により駆動される前記被駆動素子としてのＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）素子とを有することを特徴するＬＥＤヘッド。
【請求項８】
請求項７に記載のＬＥＤヘッドを有し、該ＬＥＤヘッドに含まれる複数のＬＥＤ素子を選択的に露光させることにより画像を形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子や発熱抵抗体等を複数個配列させた被駆動素子アレイを駆動する駆動装置、及びこれを搭載したＬＥＤヘッド、及び画像形成装置に関するものである。
【背景技術】
【０００２】
従来、プリンタ等の画像形成装置には、アレイ状の被駆動素子、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）アレイを光源とし、個々のＬＥＤ素子を選択的に駆動させて画像を形成させるものがある。このような画像形成装置に用いられる駆動装置では、高品質な画像を得るために、駆動装置の内部で生成した基準電圧を基にして、個々の被駆動素子（ここではＬＥＤ素子）を均一な電気的エネルギーで駆動するために、ＩＣ（集積回路）内部の駆動素子毎に静的な電気的特性のバラツキを補正したり、あるいは又、温度特性を補償する等の努力が払われていた（特許文献１参照）。しかし、その補正範囲には限界があり、一台の画像形成装置に使用される全てのＩＣ（例えば２６個）間でのバラツキを補正するには不十分な範囲であった。その結果、ＩＣ製造工程において、駆動電流値による層別など、複雑な工程管理が必要になっていた。
【特許文献１】特開平１０−３３２４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
解決しようとする問題点は、従来の技術では、その補正範囲には限界があり、一台の画像形成装置に使用される全てのＩＣ（例えば２６個）間でのバラツキを補正するには不十分な範囲であり、その結果、ＩＣ製造工程において、駆動電流値による層別など、複雑な工程管理が必要になっていた点である。
【課題を解決するための手段】
【０００４】
本発明では、ＩＣ毎に被駆動素子を駆動する制御電圧発生の基準になる基準電圧発生回路を備え、上記基準電圧は、ＬＥＤの温度特性を補償するものであって、その基準電圧をＩＣ毎に変更可能とする基準電圧出力部を備えることを最も主要な特徴とする。
【発明の効果】
【０００５】
被駆動素子を駆動する制御電圧発生の基準になる基準電圧をＩＣ毎に変更可能とする基準電圧出力部を備えるので、ＩＣ内部の素子間でのバラツキ補正を実行する前に、該ＩＣのバラツキ範囲に応じて、十分な補正範囲（例えば±１０％、±２０％等）を設定することが可能になるのでＩＣ製造工程において、駆動電流値による層別など、複雑な工程管理の必要が無くなるという効果を得る。
【発明を実施するための最良の形態】
【０００６】
基準電圧出力部に、電源電圧の変動に対する出力電圧の変化を補償する補助バイアス回路を更に備えることによって温度変化のみならず、電源電圧変動による画質の変化を最低限度に押さえることが出来た。
【実施例１】
【０００７】
図１は、実施例１のドライバＩＣのブロック構成図である。
このドライバＩＣは一例として２６個カスケードに接続され、対応する被駆動素子としてのＬＥＤ素子と組み合わせたＬＥＤヘッドの形で画像形成装置に実装される。ここではドライバＩＣ１個のみについて以下に説明する。
【０００８】
図に示すようにドライバＩＣ１００は、１９２個のフリップフロップ回路、ＦＦＡ１〜ＦＦＡ４９（Ａ組のシフトレジスタ回路を形成する）、ＦＦＢ１〜ＦＦＢ４９（Ｂ組のシフトレジスタ回路を形成する）、ＦＦＣ１〜ＦＦＣ４９（Ｃ組のシフトレジスタ回路を形成する）、ＦＦＤ１〜ＦＦＤ４９（Ｄ組のシフトレジスタ回路を形成する）と、１９２個のラッチ回路、ＬＴＡ１〜ＬＴＡ４８（Ａ組のラッチ回路を形成する）、ＬＴＢ１〜ＬＴＢ４８（Ｂ組のラッチ回路を形成する）、ＬＴＣ１〜ＬＴＣ４８（Ｃ組のラッチ回路を形成する）、ＬＴＤ１〜ＬＴＤ４８（Ｄ組のラッチ回路を形成する）と、１９２個のメモリセル回路ＭＥＭ１〜ＭＥＭ１９２と、１９２個のＬＥＤ駆動回路ＤＲＶ１〜ＤＲＶ１９２とを備える。ここでフリップフロップ回路、ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、及びＦＦＤ１〜ＦＦＤ４９は、それぞれ４９個、図中横方向に、入出力信号を介して縦属接続され、１個のクロックで同時に並行して動作する４組（Ａ、Ｂ、Ｃ、Ｄ）のシフトレジスタ回路を構成している。
【０００９】
又、ドライバＩＣ１００は、プルアップ抵抗１０９、１１０と、排他的ＮＯＲ（ＥＸ−ＮＯＲ）回路１０５、１０６と、インバータ回路１０２、１０３、１０７、１０８と、ＡＮＤ回路１０４と、入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３と、出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３と、クロック入力端子ＣＬＫＩと、クロック出力端子ＣＬＫＯと、ラッチ入力端子ＬＯＡＤＩと、ラッチ出力端子ＬＯＡＤＯと、ストローブ入力端子ＳＴＢと、駆動電流出力端子ＤＯ１〜ＤＯ１９２と、セレクト端子ＳＥＬとを備えている。ストローブ入力端子ＳＴＢは、開放されているときにはプルアップ抵抗１０９によってハイにレベルアップされる。又、セレクト端子ＳＥＬは、開放されているときにはプルアップ抵抗１１０によってハイにレベルアップされる。
【００１０】
上記１９２個のＬＥＤ駆動回路ＤＲＶ１〜ＤＲＶ１９２には、図中横方向にストローブ信号ＳＴＢ−Ｎと制御電圧Ｖが接続される。１９２個のメモリセル回路ＭＥＭ１〜ＭＥＭ１９２は、図中横方向にメモリ書き込み信号（Ｗ０、Ｗ１、Ｗ２、Ｗ３）が接続される。又、１９２個のＬＥＤ駆動回路ＤＲＶ１〜ＤＲＶ１９２、及び１９２個のメモリセル回路ＭＥＭ１〜ＭＥＭ１９２は、入出力信号（Ｑ０、Ｑ１、Ｑ２、Ｑ３）を介して、図中縦方向にそれぞれお互いに１対１に接続されている。尚、シフトレジスタがＡ組からＤ組に分割され４ビットのパラレル入力になっているのは、１個のクロックで４組並行動作させることによってデータ転送速度を４倍にするためである。
【００１１】
Ａ組の駆動回路対は、上記Ａ組のシフトレジスタ回路、及び上記Ａ組のラッチ回路と、図中縦方向に、それぞれのデータ信号を介して従属接続されている。Ｂ組の駆動回路対は、上記Ｂ組のシフトレジスタ回路、及び上記Ｂ組のラッチ回路と、図中縦方向に、それぞれのデータ信号を介して従属接続されている。Ｃ組の駆動回路対は、上記Ｃ組のシフトレジスタ回路、及び上Ｃ組のラッチ回路と、図中縦方向に、それぞれのデータ信号を介して従属接続されている。Ｄ組の駆動回路対は、上Ｄ組のシフトレジスタ回路、及び上記Ｄ組のラッチ回路と、図中縦方向に、それぞれのデータ信号を介して従属接続されている。但し、シフトレジスタ回路のフリップフロップ回路ＦＦＡ４９、ＦＦＢ４９、ＦＦＣ４９、ＦＦＤ４９は、Ａ組からＤ組のラッチ回路には接続されていない。
【００１２】
上記Ａ、Ｂ、Ｃ、Ｄ、４組の回路ブロック（駆動回路対＋シフトレジスタ回路＋ラッチ回路）は、排他的ＮＯＲ（ＥＸ−ＮＯＲ）回路１０５からそれぞれのシフトレジスタ回路にクロック信号ＣＬＫを受け入れて、入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３から順番に所定のデータ信号を受け入れる。また、各組ごとのラッチ回路が、排他的ＮＯＲ（ＥＸ−ＮＯＲ）回路１０６からラッチ信号ＬＯＡＤを受け入れて４組の回路ブロック内に所定のデータ信号をラッチする。更に、以下に説明する制御系統回路の制御に基づいて所定のタイミングで駆動電流出力端子ＤＯ１〜ＤＯ１９２から出力信号がＬＥＤ素子（図示していない）へ送出される。以下に上記ドライバＩＣ１００が内部に有する制御系統回路の機能（含む動作）について詳細に説明する。
【００１３】
ドライバＩＣ１００は、制御系統回路として、制御回路ＣＴＲＬと、メモリセル回路ＭＥＭと、レジスタ回路ＭＥＭＲと、制御電圧発生回路ＡＤＪと、基準電圧出力回路ＶＲＥＦとを備えている。
制御回路ＣＴＲＬは、排他的ＮＯＲ（ＥＸ−ＮＯＲ）回路１０６からラッチ信号ＬＯＡＤ−Ｐを、インバータ回路１０２を介してストローブ信号ＳＴＢ−Ｎをそれぞれ受け入れてメモリ書き込み信号（Ｗ０、Ｗ１、Ｗ２、Ｗ３）と、スタンバイ信号ＳＴＢＹ−Ｐを出力する回路である。その内部構成について図を用いて説明する。
【００１４】
図２は、制御回路ＣＴＲＬの回路構成図である。
図に示すように制御回路ＣＴＲＬは、フリップフロップ回路３５０〜３５４と、ＮＯＲ回路３５５と、インバータ回路３５６と、４入力ＡＮＤ回路３５７〜３６１と、ＬＯＡＤ端子と、ＳＴＢ端子と、Ｗ０〜Ｗ３端子とを有している。
【００１５】
フリップフロップ回路３５２〜３５４は、ジョンソンカウンタ回路を構成している。又、フリップフロップ回路３５０、３５１と、ＮＯＲ回路３５５とは、リングカウンタ回路を構成している。ジョンソンカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐがロウレベルのときリセットされ、フリップフロップ回路３５０の出力信号の立ち上がりで動作する。リングカウンタ回路は、ラッチ信号ＬＯＡＤ−Ｐロウレベルのときリセットされ、インバータ回路３５６からのストローブ信号ＳＴＢ−Ｐの立ち上がりで動作する。
【００１６】
４入力ＡＮＤ回路３５７〜３６１によって、ラッチ信号ＬＯＡＤ−Ｐとストローブ信号ＳＴＢ−Ｐとをデコードし、メモリ書き込み信号（Ｗ０、Ｗ１、Ｗ２、Ｗ３）と、スタンバイ信号ＳＴＢＹ−Ｐとを生成して出力する。次に、メモリ書き込み信号（Ｗ０、Ｗ１、Ｗ２、Ｗ３）を受け入れるメモリセル回路ＭＥＭについてもその概要を説明する。
【００１７】
図３は、メモリセル回路ＭＥＭの回路構成図である。
図は、メモリセル回路（ＭＥＭ１〜ＭＥＭ１９２）のうちで隣合う任意の部分（ＤＯｎとＤＯｎ＋１）を表している。メモリセル回路ＭＥＭは、インバータ回路３０２〜３１０と、ＮＭＯＳトランジスタ３１１〜３１８と、バッファ回路３０１とを有する。インバータ回路３０３とインバータ回路３０４とで後述の補正データのビットｂ０を記憶し、インバータ回路３０５とインバータ回路３０６とで後述の補正データのビットｂ１を記憶し、インバータ回路３０７とインバータ回路３０８とで後述の補正データのビットｂ２を記憶し、インバータ回路３０９とインバータ回路３１０とで後述の補正ビットｂ３を記憶する。これらの補正ビット（０〜３）は、バッファ３０１を介してフリップフロップ回路（上記シフトレジスタ回路）から入力されメモリ書き込み信号（Ｗ０、Ｗ１、Ｗ２、Ｗ３）によって書き込まれる。又、データ出力時には、ノードＱ０、Ｑ１、Ｑ２、Ｑ３を介して、それぞれの補正データのビットの値が読み出されＬＥＤ駆動回路ＤＲＶへ送出される。ここでＬＥＤ駆動回路ＤＲＶの回路構成とその機能について説明する。
【００１８】
図４は、ＬＥＤ駆動回路ＤＲＶの回路構成図である。
図に示すように、ＬＥＤ駆動回路ＤＲＶは、ＰＭＯＳトランジスタ３２０〜３２９と、ＮＭＯＳトランジスタ３３０〜３３４と、ＡＮＤ回路３３５〜３３９と、入力端子Ｅと、入力端子Ｓと、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子ＤＯとを備える。
【００１９】
入力端子Ｓには、ＡＮＤ回路１０４（図１）から駆動制御信号Ｄｒｖ−ＯＮが入力される。入力端子Ｖには、後述の制御電圧発生回路ＡＤＪから制御電圧Ｖｃｏｎｔが入力される。駆動電流出力端子ＤＯには、ドライバＩＣ１００の駆動電流出力端子ＤＯが接続されている。ＡＮＤ回路３３９の２個の入力端子は、それぞれ入力端子Ｓ、及び入力端子Ｅに接続されている。ＡＮＤ回路３３５〜３３８の一方の入力端子はＡＮＤ回路３３９の出力端子に接続されている。又他方の入力端子は、メモリセル回路ＭＥＭ（図１）の補正データ出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３にそれぞれ接続されている。
【００２０】
ＰＭＯＳトランジスタ３２５とＮＭＯＳトランジスタ３３０、ＰＭＯＳトランジスタ３２６とＮＭＯＳトランジスタ３３１、ＰＭＯＳトランジスタ３２７とＮＭＯＳトランジスタ３３２、ＰＭＯＳトランジスタ３２８とＮＭＯＳトランジスタ３３３、ＰＭＯＳトランジスタ３２９とＮＭＯＳトランジスタ３３４とは、それぞれインバータ回路を構成している。ＰＭＯＳトランジスタ３２５とＮＭＯＳトランジスタ３３０のゲート電極はＡＮＤ回路３３９の出力端子に接続されている。ＰＭＯＳトランジスタ３２６とＮＭＯＳトランジスタ３３１のゲート電極はＡＮＤ回路３３５の出力端子に接続されている。ＰＭＯＳトランジスタ３２７とＮＭＯＳトランジスタ３３２のゲート電極はＡＮＤ回路３３６の出力端子に接続されている。ＰＭＯＳトランジスタ３２８とＮＭＯＳトランジスタ３３３のゲート電極はＡＮＤ回路３３７の出力端子に接続されている。ＰＭＯＳトランジスタ３２９とＮＭＯＳトランジスタ３３４のゲート電極はＡＮＤ回路３３８の出力端子に接続されている。
【００２１】
ＰＭＯＳトランジスタ３２５〜３２９のドレーン端子は、それぞれＮＭＯＳトランジスタ３３０〜３３４のドレーン端子に接続されている。ＰＭＯＳトランジスタ３２５〜３２９のソース端子は、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタ３３０〜３３４のソース端子は、入力端子Ｖに接続されている。ＰＭＯＳトランジスタ３２０は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ３２１〜３２４は、ＬＥＤの駆動電流を調整して光量補正するための補助駆動トランジスタである。
【００２２】
主トランジスタであるＰＭＯＳトランジスタ３２０は、駆動制御信号Ｄｒｖ−ｏｎが、Ｈｉｇｈレベルであるときに、印刷データに従って駆動される。補助トランジスタであるＰＭＯＳトランジスタ３２１〜３２４は、駆動制御信号Ｄｒｖ−ＯＮ、及び印刷データがＨｉｇｈレベルであるときに、それぞれ補助データのビットｂ０、ｂ１、ｂ２、ｂ３に従って駆動される。即ち、駆動制御信号Ｄｒｖ−ｏｎが、Ｈｉｇｈレベルであるときに、入力端子Ｅに入力された印刷データがＨｉｇｈレベルであれば、主トランジスタであるＰＭＯＳトランジスタ３２０とともに、補正データのビットｂ０〜ｂ３に従って、補助トランジスタであるＰＭＯＳトランジスタ３２１〜３２４が選択的に駆動され、加算された駆動電流が駆動電流出力端子ＤＯからＬＥＤへ供給されることになる。ここで、補助データのビットｂ３、ｂ２、ｂ１、ｂ０の重み付けを８対４対２対１にするために、補助トランジスタであるＰＭＯＳトランジスタ３２１〜３２４のゲート長を等しくし、ゲート幅を８対４対２対１の比率に設定されている。
【００２３】
図１に戻って、レジスタ回路ＭＥＭＲは、補正データ受入時にフリップフロップ回路ＦＦＢ４９〜ＦＦＤ４９から出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）を受け入れて格納し、画像データ受入時に所定のタイミングで、該出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）を基準電圧出力回路ＶＲＥＦへ出力する回路である。ここでｄ１、ｄ２、ｄ３は、それぞれ、操作者によって入力端子（ＤＡＴＡＩ１〜ＤＡＴＡＩ３）に、該当する組（Ａ、Ｂ、Ｃ、Ｄ）毎の補正範囲を設定するために入力される出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）である。この出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）のを用いることによって、ＩＣ内部に於ける素子間でのバラツキ補正を実行する前に、該ＩＣのバラツキ範囲に応じて、十分な補正範囲（例えば±１０％、±２０％等）を設定することが可能になる。
【００２４】
基準電圧出力回路ＶＲＥＦは、出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）を受け入れて基準電圧Ｖｒｅｆを生成して制御電圧発生回路ＡＤＪへ出力する回路である。その内部には、出力段抵抗の抵抗値を設定する出力段抵抗設定回路と、定電流回路、該定電流回路の電流値を設定する基準抵抗、及び出力段抵抗を含む基準電圧生成回路とを含む。
図５は、出力段抵抗設定回路の回路構成図である。
図に示すように出力段抵抗設定回路は、インバータ回路４３１〜４３３と、ＮＯＲ回路４３４〜４３７を有し、インバータ回路４３１〜４３３に入力される出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）をデコードする回路である。
【００２５】
本回路では、出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）によって、取りうる論理値の組合せ８通りの内、デコードされなかった残り４通りの場合は、ＰＬＵＳ２０をこえているので、例えばＰＬＵＳ２０の信号名を付与してもよい。
【００２６】
図６は、実施例１の基準電圧生成回路の回路構成図である。
図に示すように基準電圧生成回路は、ＰＭＯＳトランジスタ４０１〜４０６と、ＮＭＯＳトランジスタ４０７〜４１０と、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ１０〜抵抗Ｒ１４と、ＮＰＮバイポーラトランジスタ４１１、４１２とを有している。
ＰＭＯＳトランジスタ４０１〜４０３のソースは、それぞれ電源電圧ＶＤＤに接続され、ゲート同士が相互に接続され、ゲート・ソース間電圧を同じくするカレントミラー回路を構成している。又、ＰＭＯＳトランジスタ４０４〜４０６のソースは、それぞれＰＭＯＳトランジスタ４０１〜４０３のドレーン端子に接続され、更に、ゲート同士が相互に接続され、２段のカレントミラー回路を構成している。
【００２７】
ＰＭＯＳトランジスタ４０４のドレーン端子は、抵抗Ｒ１の一方の端に接続され、抵抗Ｒ１の他方の端は、ＮＰＮバイポーラトランジスタ４１１のベース端子に接続されている。抵抗Ｒ２の一方の端は、ＮＰＮバイポーラトランジスタ４１１のコレクタ端子に接続され、抵抗Ｒ２の他方の端はＮＰＮバイポーラトランジスタ４１１のベース端子に接続されている。ＮＰＮバイポーラトランジスタ４１１のエミッタ端子は接地されている。抵抗Ｒ１０〜Ｒ１４は、直列接続され、直列接続抵抗の一方の端はＰＭＯＳトランジスタ４０６のドレーン端子と接続され、他方の端は接地されている。抵抗の直列接続の各ノードは、それぞれＮＭＯＳトランジスタ４０７〜４１０のドレーン端子と接続され、ＮＭＯＳトランジスタ４０７〜４１０のソース端子は接地されている。
【００２８】
一例として出力段抵抗設定回路（図５）の出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）が（０、０、１）であったとする。そのときＭＩＮＵＳ２０のみがＨｉｇｈレベルになる。従って、基準電圧生成回路（図６）に於いてＮＭＯＳトランジスタ４０７がオンになり、ＮＭＯＳトランジスタ４０８〜４１０はオフになる。その結果、ＰＭＯＳトランジスタ４０６のドレーン端子は、抵抗Ｒ１０を介して接地することになる。このとき図６がカレントミラー回路を構成しているので、出力ＯＵＴは、Ｖｒｅｆ＝（Ｒ１０／Ｒ２）（ｋＴ／ｑ）ｌｎ（Ｎ）となる（特許文献１参照）。ここで抵抗Ｒ１０、及び抵抗Ｒ２は、同一チップ内の抵抗なので温度係数が同じ筈である。即ち、Ｖｒｅｆは、抵抗Ｒ１０やＲ２の温度変化による影響を受けにくくなることに留意すべきである。
【００２９】
尚、ここでは、ＮＰＮバイポーラトランジスタ４１１とＮＰＮバイポーラトランジスタ４１２とは、エミッタ面積の比が１対Ｎに設定され、エミッタ面積Ｎに対応するＮＰＮバイポーラトランジスタ４１２は、単位サイズのＮＰＮバイポーラトランジスタ４１１をＮ個並列に接続してなるものとする。
【００３０】
図１に戻って、制御電圧発生回路ＡＤＪは、基準電圧出力回路ＶＲＥＦから基準電圧Ｖｒｅｆを受け入れて、１９２個のＬＥＤ駆動回路ＤＲＶがＬＥＤ素子に供給する駆動電流を一定に保持するとともに、一定比率（例えば±１０％、±２０％）で調整するための制御電圧Ｖｃｏｎｔを生成して出力する回路である。
【００３１】
図７は、制御電圧発生回路の回路構成図である。
（ａ）は、制御電圧発生回路ＡＤＪを表し（ｂ）は、既に説明したＬＥＤ駆動回路ＤＲＶ（図４）の主駆動トランジスタであるＰＭＯＳトランジスタ３２０の周辺回路である。
【００３２】
図に示すように、制御電圧発生回路ＡＤＪは、ＰＭＯＳトランジスタ３７０、１０１１と、ＮＭＯＳトランジスタ３７１と、演算増幅器１０１５と、基準抵抗Ｒｒｅｆと、入力端子ＳＴＢＹと、入力端子ＶＲＥＦ、出力端子ＶＣＯＮＴとを有している。ここで入力端子ＳＴＢＹは、演算増幅器１０１５の制御入力端子に接続される一方で、図示しないインバータ回路に接続され、反転信号ＳＴＢＹ−ＮがＮＭＯＳトランジスタ３７１、及びＰＭＯＳトランジスタ３７０のゲートに入力される。ここでＮＭＯＳトランジスタ３７１とＰＭＯＳトランジスタ３７０は、インバータ回路を形成している。
【００３３】
ＮＭＯＳトランジスタ３７１のドレーン端子とＰＭＯＳトランジスタ３７０のドレーン端子とは接続され、ＰＭＯＳトランジスタ１０１１のゲート端子に接続されている。ＰＭＯＳトランジスタ１０１１のドレーン端子は演算増幅器１０１５の＋入力端子に接続されている。ＰＭＯＳトランジスタ３７０のソース端子とＰＭＯＳトランジスタ１０１１のソース端子とは接続され電源電圧ＶＤＤに接続される。基準抵抗Ｒｒｅｆの一方の端は、演算増幅器１０１５の＋入力端子に接続され、他方の端はグラウンドに接続される。演算増幅器１０１５の−入力端子に基準電圧Ｖｒｅｆが供給され、演算増幅器１０１５の出力端子はＬＥＤ駆動回路のＮＭＯＳトランジスタ３３０のソース端子に接続される。
【００３４】
上記回路構成に於いて、ＰＭＯＳトランジスタ１０１１がオンしており、ＬＥＤ駆動回路のＰＭＯＳトランジスタ３２０（及び３２１〜３２４（図４））がオンしているときには、ＰＭＯＳトランジスタ１０１１とＬＥＤ駆動回路のＰＭＯＳトランジスタ３２０（及び３２１〜３２４（図４））とはカレントミラー回路を構成することになる。従って、ＰＭＯＳトランジスタ３２０（及び３２１〜３２４（図４））のドレーン電流値は、ＰＭＯＳトランジスタ１０１１のドレーン電流Ｉｒｅｆ（制御電圧Ｖｃｏｎｔ）に応じて変化することになる。即ち、ＰＭＯＳトランジスタ１０１１のドレーン電流Ｉｒｅｆ（制御電圧Ｖｃｏｎｔ）を変化させることによってＬＥＤ駆動回路ＤＲＶ（図１）の駆動電流値を一律に調整することが出来ることになり、ＬＥＤアレイ毎に発光強度を調整することが可能になる。又、図１中点線枠内に示すトータルセル回路ＭＥＭＴを付加し、既に説明した出力段抵抗設定回路（図５）、及び基準電圧生成回路（図６）の点線内の回路と同様の回路とを用いて基準抵抗Ｒｒｅｆの値をチップ毎に設定することも可能である。又、ドレーン電流ＩｒｅｆをＮＭＯＳトランジスタ３７１とＰＭＯＳトランジスタ３７０とで構成するインバータ回路を介してオン・オフするように形成しているので通常動作には影響を与えることなく確実にオン・オフ出来ることになる。
【００３５】
又、上記回路構成に於いて、スタンバイ信号ＳＴＢＹ−Ｐが入力されると、ＰＭＯＳトランジスタ３７０とＮＭＯＳトランジスタ３７１からなるインバータ回路の出力はＨｉｇｈレベルになり、ＰＭＯＳトランジスタ１０１１は、オフする。その結果ＰＭＯＳトランジスタ１０１１のドレーン電流Ｉｒｅｆ（制御電圧Ｖｃｏｎｔ）は、ほぼ０になる。又スタンバイモードが解除されると、ＰＭＯＳトランジスタ３７０とＮＭＯＳトランジスタ３７１からなるインバータ回路の出力はＬｏｗレベルになり、ＰＭＯＳトランジスタ１０１１は、オンする。その結果ＰＭＯＳトランジスタ１０１１のゲート電位は演算増幅器１０１５の出力端子電位と等しくなり、基準電圧Ｖｒｅｆと、基準抵抗Ｒｒｅｆで決まるドレーン電流Ｉｒｅｆ（基準電流）が発生することになる。このようにして、簡単な構成でＩＣのコスト上昇を抑えつつ、ドライバＩＣ１００の消費電流を０にする状態と、印字可能な状態とを切り換えることが出来、省エネルギー化やＩＣチップテストの正確性を高めることが出来る。
【００３６】
次にタイムチャートを用いてドライバＩＣに補助データを格納する動作について説明する。
図８は、本発明に於ける補正データ格納動作のタイムチャートである。
このタイムチャートは、１９２個のメモリセル回路ＭＥＭ１〜ＭＥＭ１９２にｂ０、ｂ１、ｂ２、ｂ３の４ビットからなる補正データを格納する動作を表している。
【００３７】
ここでは、画像形成装置としてＬＥＤアレイとドライバＩＣとをセットした後に、ドライバＩＣに所定の信号を印加し、１９２個のＬＥＤ素子の出力光強度を測定し、その測定結果から所定の演算処理によって求めたｂ０、ｂ１、ｂ２、ｂ３の４ビットからなる補正データが予め所定のメモリに格納してあるものとする。
【００３８】
図中、縦方向上から順番に、ラッチ入力端子ＬＯＡＤＩ（図１）に入力されるラッチ信号ＬＯＡＤ、入力端子ＤＡＴＡＩ３（図１）に入力される補正データのビットｂ３、入力端子ＤＡＴＡＩ２（図１）に入力される補正データのビットｂ２、入力端子ＤＡＴＡＩ１（図１）に入力される補正データのビットｂ１、入力端子ＤＡＴＡＩ０（図１）に入力される補正データのビットｂ０、クロック入力端子ＣＬＫＩに入力されるクロック信号ＣＬＫ、ストローブ入力端子ＳＴＢから入力されるストローブ信号ＳＴＢ−Ｎ、制御回路ＣＴＲＬが出力するメモリ書き込み信号（Ｗ０、Ｗ１、Ｗ２、Ｗ３）、各信号に共通の時間経過（時刻Ｔ）を表している。
【００３９】
時刻Ｔ０
ラッチ信号ＬＯＡＤがＬｏｗからＨｉｇｈに遷移し、動作が開始される。ここでラッチ信号ＬＯＡＤがＨｉｇｈの状態は補正データのビット転送がなされ、ラッチ信号ＬＯＡＤがＬｏｗの状態では画像データの転送がなされることとする。但し、画像データの転送については説明を省略する。
【００４０】
時刻Ｔ１
データ転送用のクロック信号ＣＬＫが入力され、そのクロック信号ＣＬＫに同期させて、入力端子ＤＡＴＡＩ０〜入力端子ＤＡＴＡＩ３へ補正データが入力される。先頭ビットにレジスタ回路ＭＥＭＲ（図１）に格納すべき出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）（図５）が出力される。この信号によって図６で説明した補正のための一定比率（例えば±１０％、±２０％）が設定される。後に続くビットで補正データのビットビットｂ３が入力される。Ａ組の駆動回路対（前述）に格納される補正データは入力端子ＤＡＴＡＩ０に、Ｂ組の駆動回路対（前述）に格納される補正データは入力端子ＤＡＴＡＩ１に、Ｃ組の駆動回路対（前述）に格納される補正データは入力端子ＤＡＴＡＩ２に、Ｄ組の駆動回路対（前述）に格納される補正データは入力端子ＤＡＴＡＩ３に、それぞれ分割して入力され、クロック信号ＣＬＫによって転送される。
【００４１】
時刻Ｔ２
補正データのビットｂ３の全てがシフトレジスタ回路（図１）に格納される。
時刻Ｔ３
ストローブ入力端子ＳＴＢ（図１）にストローブ信号ＳＴＢ−Ｎが入力される。
【００４２】
時刻Ｔ４
制御回路ＣＴＲＬ（図１、図２）は、このストローブ信号ＳＴＢ−Ｎを受け入れてメモリ書き込み信号Ｗ３を出力する。メモリセル回路（ＭＥＭ１〜ＭＥＭ１９２）（図１、図３）は、メモリ書き込み信号Ｗ３を受け入れてメモリに書き込む。
【００４３】
時刻Ｔ５
上記時刻Ｔ１と同様に、データ転送用のクロック信号ＣＬＫが入力され、そのクロック信号ＣＬＫに同期させて、入力端子ＤＡＴＡＩ０〜入力端子ＤＡＴＡＩ３へ補正データが入力される。先頭ビットにレジスタ回路ＭＥＭＲ（図１）に格納すべき出力段抵抗設定信号（ｄ１、ｄ２、ｄ３）（図５）が出力される。後に続くビットで補正データのビットビットｂ２が入力される。Ａ組の駆動回路対（前述）に格納される補正データは入力端子ＤＡＴＡＩ０に、Ｂ組の駆動回路対（前述）に格納される補正データは入力端子ＤＡＴＡＩ１に、Ｃ組の駆動回路対（前述）に格納される補正データは入力端子ＤＡＴＡＩ２に、Ｄ組の駆動回路対（前述）に格納される補正データは入力端子ＤＡＴＡＩ３に、それぞれ分割して入力され、クロック信号ＣＬＫによって転送される。
【００４４】
時刻Ｔ６
補正データのビットビットｂ２の全てがフリップフロップ回路（図１）に格納される。
時刻Ｔ７
ストローブ入力端子ＳＴＢ（図１）にストローブ信号ＳＴＢ−Ｎが入力される。
【００４５】
時刻Ｔ８
制御回路ＣＴＲＬ（図１、図２）は、このストローブ信号ＳＴＢ−Ｎを受け入れてメモリ書き込み信号Ｗ２を出力する。メモリセル回路（ＭＥＭ１〜ＭＥＭ１９２）（図１、図３）は、メモリ書き込み信号Ｗ２を受け入れてメモリに書き込む。
【００４６】
以下、時刻Ｔ９〜時刻Ｔ１２を経て補正データのビットｂ１が、時刻Ｔ１３〜時刻Ｔ１６を経て補正データのビットビットｂ０が、それぞれメモリセル回路（ＭＥＭ１〜ＭＥＭ１９２）（図１、図３）に書き込まれ、補正データのビット書き込みが終了する。
【００４７】
以上の説明は、Ａ、Ｂ、Ｃ、Ｄ、４組のシフトレジスタに対応する組毎の補正について記載したが、ドライバＩＣのチップ全体としての補正が必要となる場合も発生する。掛かる場合には、上記図１の図中点線枠内に示すトータルセル回路を付加し、既に説明した出力抵抗段設定回路（図５）、及び基準電圧生成回路（図６）の点線内で示すのと同様の回路とを用いて基準抵抗Ｒｒｅｆの値をチップ毎に設定することになる。その場合には、上記入力端子ＤＡＴＡＩ０の先頭値の点線部分（ＣＨＰ）にチップ全体としての補正値を含めればよい。
【００４８】
ＬＥＤ素子を駆動する制御電圧発生の基準になる基準電圧をＩＣ毎に変更可能とする基準電圧出力部を備え、ＩＣ内部の素子間でのバラツキ補正を実行する前に、該ＩＣのバラツキ範囲に応じて、補正範囲（例えば±１０％、±２０％等）を設定することが可能になったのでＩＣ製造工程において、駆動電流値による層別など、複雑な工程管理の必要が無くなるという効果を得る。また、上記制御電圧発生回路（図７）を備えることによって待機時におけるＬＥＤヘッドの消費電流をたかだか数マイクロアンペアにすることが出来るのでプリンタの待機時消費電力を低減することが出来ると共にＩＣチップテストの正確性を高めることが出来るという効果を得る。
【実施例２】
【００４９】
上記実施例１によって、ドライバＩＣの駆動電流の広範囲な補正のみならず、ＬＥＤの発光強度の温度依存性の補償が可能になった。しかし、電源電圧の温度変化についてはふれていない。本実施例では、電源電圧の温度変化をも補償することを目的とする。
【００５０】
実施例１との構成上の相違点は、基準電圧出力回路ＶＲＥＦ（図１）を構成する基準電圧生成回路（図６）のみであり、その他の部分は実施例１と全く同様なので、基準電圧生成回路のみについて説明する。
【００５１】
図９は、実施例２の基準電圧生成回路の回路構成図である。
図に示すようにＰＭＯＳトランジスタ４０５のドレーン端子とＮＰＮバイポーラトランジスタ４１２のコレクタとの間に、ＮＭＯＳトランジスタ４１９が挿入され、ＮＭＯＳトランジスタ４１９のドレーン端子とＰＭＯＳトランジスタ４０５のドレーン端子とが接続され、ＮＭＯＳトランジスタ４１９のソース端子とＮＰＮバイポーラトランジスタ４１２のコレクタとが接続され、ＮＭＯＳトランジスタ４１９のゲート端子に後に説明する補助バイアス回路によってバイアス電圧Ｖｂｉａｓが印加される点のみが実施例１の基準電圧生成回路（図６）との相違点である。次に実施例１の基準電圧生成回路との特性上の相違点について説明する。
【００５２】
図１０は、基準電圧生成回路の特性説明図である。
この図は、基準電圧生成回路における、用いられるバイポーラトランジスタの静特性を示す、（ａ）は、ＮＰＮバイポーラトランジスタ単品状態（実施例１の状態）の特性を表し、（ｂ）は、図中の点線回路の静特性であって、ＮＭＯＳトランジスタ４１９とＮＰＮバイポーラトランジスタとが組み合わされ、ＮＭＯＳトランジスタ４１９のゲートに後に説明する補助バイアス回路によって所定のバイアス電圧Ｖｂｉａｓが印加された場合（以下に説明する実施例２の状態）の特性を表している。
【００５３】
（ａ）では、コレクタ・エミッタ間電圧が増加するとコレクタ電流も増加している。一方（ｂ）では、図９におけるＣ−Ｅ間電圧が増加してもコレクタ電流は一定である。かかる状態では、基準電圧発生回路（図９）の出力電圧Ｖｒｅｆの電源電圧依存性は補償されることになる。本実施例では、ＮＭＯＳトランジスタ４１９のゲートに、後に説明する補助バイアス回路を用いてバイアス電圧Ｖｂｉａｓを印加し、（ｂ）の状態を得ることとする。
【００５４】
図１１は、実施例２の補助バイアス回路の回路構成図である。
図に示すように、実施例２の補助バイアス回路は、ＰＭＯＳトランジスタ４２０、４２１と、ＮＭＯＳトランジスタ４２２、４２３と、抵抗４２４を有する。ＰＭＯＳトランジスタ４２０、４２１のソース端子は電源電圧ＶＤＤに接続され、両者のゲート同士が接続される一方でＰＭＯＳトランジスタ４２０のドレーン端子に接続される。又、ＰＭＯＳトランジスタ４２０のドレーン端子は、ＮＭＯＳトランジスタ４２２のドレーン端子と接続され、ＮＭＯＳトランジスタ４２２のソース端子は抵抗４２４に接続される一方でＮＭＯＳトランジスタ４２３のドレーン端子は、ＰＭＯＳトランジスタ４２１のドレーン端子とＮＭＯＳトランジスタ４２２のゲート端子とも接続される。一方、バイアス電圧Ｖｂｉａｓは、図９のＮＭＯＳトランジスタ４１９のゲート端子に出力される。ＮＭＯＳトランジスタ４２２のソース端子は抵抗４２４を介して接地される。
【００５５】
ＰＭＯＳトランジスタ４２０、４２１とでカレントミラー回路を構成しており、両トランジスタのゲート長とゲート幅とを等しく構成することによって、両者のドレーン電流はほぼ等しい値になる。このドレーン電流は、ＮＭＯＳトランジスタ４２２、４２３のドレーン電流となるため、抵抗４２４の値によってＰＭＯＳトランジスタ４２０、４２１のドレーン電流が定まると、ＮＭＯＳトランジスタ４２２、４２３を飽和領域で動作させるためのゲートソース間電圧は、一義的に定まることになる。又、バイアス電圧Ｖｂｉａｓは、ＮＭＯＳトランジスタ４２２、４２３のゲート・ソース間電圧を加算したものに等しい。又、ＮＭＯＳトランジスタ４２３のゲート・ソース間電圧は、抵抗４２４の抵抗値にＰＭＯＳトランジスタ４２０のドレーン電流を乗じた値と等しい。このためＮＭＯＳトランジスタ４２２、４２３のゲート・ソース間電圧は一義的に定まるためバイアス電圧Ｖｂｉａｓを求めることが出来る。
【００５６】
図１２は、バイアス電圧Ｖｂｉａｓの算出結果を示すグラフである。
この図は、電源電圧ＶＤＤを変化させて、そのときのバイアス電圧Ｖｂｉａｓを算出した結果を表す図であり、図のＸ軸方向に電源電圧ＶＤＤを表し、図のＹ軸方向に、バイアス電圧Ｖｂｉａｓを表している。
【００５７】
図に示すように、電源電圧ＶＤＤを０ボルトから増加させていくと、それに伴いバイアス電圧Ｖｂｉａｓも増加していき、ある電源電圧ＶＤＤで最大値をとったあとで減少に転じる。その後、電源電圧ＶＤＤの増加とともにバイアス電圧Ｖｂｉａｓが僅かずつ減少する特性となる。この電源電圧ＶＤＤの増加とともにバイアス電圧Ｖｂｉａｓが僅かずつ減少する特性を利用して上記図１０（ｂ）の特性を得る原理について以下に説明する。
【００５８】
図１３は、温度補償の原理説明図である。
この図は、基準電圧生成回路（図９）に補助バイアス回路（図１０）を追加した場合の特性を模擬的に説明する図である。（ａ）は、補助バイアス回路の特性であり、Ｘ軸方向に電源電圧ＶＤＤを表し、Ｙ軸方向にバイアス電圧Ｖｂｉａｓを表し、電源電圧ＶＤＤを、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３と変化させた場合のバイアス電圧ＶｂｉａｓをＶａ点、Ｖｂ点、Ｖｃ点で、それぞれ表し、各点に於けるバイアス電圧Ｖｂｉａｓとして表示している。（ｂ）は、基準電圧生成回路の特性を表し、バイアス電圧Ｖｂｉａｓをパラメータとして、Ｘ軸方向の電源電圧ＶＤＤに対する、Ｙ軸方向の基準電圧Ｖｒｅｆを表している。ここでは、Ｖａ＜Ｖｂ＜Ｖｃなのでバイアス電圧Ｖｂｉａｓの増加に伴い基準電圧Ｖｒｅｆが増加することを表している。
【００５９】
即ち、電源電圧ＶＤＤに対し、バイアス電圧Ｖｂｉａｓはマイナスの依存性を示し、基準電圧Ｖｒｅｆは、バイアス電圧Ｖｂｉａｓに対してプラスの依存性を示していることが分かる。今、（ａ）に於いて、電源電圧ＶＤＤがＶＤＤ１であったとする。これによってバイアス電圧ＶｂｉａｓはＶａとなる。このとき（ｂ）よりａ点で示すバイアス電圧Ｖｂｉａｓが得られる。次に、電源電圧ＶＤＤがＶＤＤ２に変化したとする。これによってバイアス電圧ＶｂｉａｓはＶｂとなる。このとき（ｂ）よりｂ点で示すバイアス電圧Ｖｂｉａｓが得られる。更に、電源電圧ＶＤＤがＶＤＤ３に変化したとする。これによってバイアス電圧ＶｂｉａｓはＶｃとなる。このとき（ｂ）よりｃ点で示すバイアス電圧Ｖｂｉａｓが得られる。
【００６０】
以上の変化は、（ｂ）に於いて、電源電圧ＶＤＤがＶＤＤ１からＶＤＤ２、ＶＤＤ３へと変化したことになる。このときの動作点が、ａ点、ｂ点、ｃ点と遷移したとしても、横点線で示すように基準電圧Ｖｒｅｆを一定に保持することが可能であることが分かる。
【００６１】
以上説明したように、本実施例によって、基準電圧生成回路に補助バイアス回路を追加することによって電源電圧の変動に対して、基準電圧が変化しないように、その特性を補償することが出来るという効果を得る。
【実施例３】
【００６２】
上記実施例２では、電源電圧に対する基準電圧の変動を補償するために、基準電圧生成回路に、新たに補助バイアス回路を追加した。前述したようにＩＣの出荷テストを効果的に行うためにＩＤＤｑテストを行う必要があり、そのために本実施例では、基準電圧生成回路、及び補助バイアス回路に静止時遮断回路を設けることとする。
【００６３】
実施例２との構成上の相違点は、基準電圧生成回路（図９）、及び補助バイアス回路（図１１）に静止時遮断回路を設けたのみであり、その他の部分は実施例２と全く同様なので、基準電圧生成回路（補助バイアス回路を含む）のみについて説明する。
【００６４】
図１４は、実施例３の基準電圧生成回路の回路構成図である。
図に示すように、ＰＭＯＳトランジスタ４１３のソース端子は電源電圧ＶＤＤに接続され、そのドレーン端子はＰＭＯＳトランジスタ４０１〜４０３のソース端子に接続される。そのゲート端子には、静止時（スタンバイモード時）に制御回路ＣＴＲＬ（図１）から待機モード設定信号ＳＴＢＹ−Ｐが転送される。その他の部分は、実施例２の基準電圧生成回路（図９）と全く同様である。
【００６５】
図１５は、実施例３の補助バイアス回路の回路構成図である。
図に示すように、ＰＭＯＳトランジスタ４２５のソース端子は電源電圧ＶＤＤに接続され、そのドレーン端子はＰＭＯＳトランジスタ４２０、４２１のソース端子に接続される。そのゲート端子には、静止時（スタンバイモード時）に制御回路ＣＴＲＬ（図１）から待機モード設定信号ＳＴＢＹ−Ｐが転送される。その他の部分は、実施例２の補助バイアス回路（図１１）と全く同様である。
【００６６】
ドライバＩＣ１００（図１）が、スタンバイモードのとき基準電圧生成回路のＰＭＯＳトランジスタ４１３（図１４）のゲート端子にはＳＴＢＹ−Ｐ信号が転送される。このときＰＭＯＳトランジスタ４１３（図１４）のゲート電位は電源電圧ＶＤＤと等しくなり、ＰＭＯＳトランジスタ４１３は、遮断状態になる。このため、ＰＭＯＳトランジスタ４０１〜４０３のソース電流は何れも０となり、電源電圧ＶＤＤからグランドに至る電流の経路は無くなる。
【００６７】
同様に、ドライバＩＣ１００（図１）が、スタンバイモードのとき補助バイアス回路のＰＭＯＳトランジスタ４２５（図１５）のゲート端子にはＳＴＢＹ−Ｐ信号が転送される。このときＰＭＯＳトランジスタ４２５（図１５）のゲート電位は電源電圧ＶＤＤと等しくなり、ＰＭＯＳトランジスタ４２５は、遮断状態になる。このため、ＰＭＯＳトランジスタ４２０、４２１のソース電流は何れも０となり、電源電圧ＶＤＤからグランドに至る電流の経路は無くなる。
【００６８】
又、ドライバＩＣ１００（図１）が、スタンバイモードを解除すると、基準電圧生成回路のＰＭＯＳトランジスタ４１３（図１４）のゲート端子、及び補助バイアス回路のＰＭＯＳトランジスタ４２５（図１５）のゲート端子には、ＳＴＢＹ−Ｌ信号が転送される。その結果、ＰＭＯＳトランジスタ４１３（図１４）、及びＰＭＯＳトランジスタ４２５（図１５）のソースドレーン間電圧は０になり、両回路とも実施例３の通常動作を実行することになる。
【００６９】
以上説明したように、本実施例では、基準電圧生成回路、及び補助バイアス回路に静止時遮断回路を設けることによって、静止時に於ける静的消費電流が殆ど０になるため、諸費電力の低減が可能になり、更にＩＤＤｑテストに於ける誤判断を誘発する事が無くなるという効果を得る。
【実施例４】
【００７０】
上記実施例１では、基準電圧出力回路ＶＲＥＦ（図１）の中に基準電圧生成回路（図６）を備え、更に、実施例２では、該基準電圧生成回路に補助バイアス回路（図１１）を追加した。これらが含むカレントミラー回路では、所定の定電流発生状態のみならず、生成電流０の場合も安定動作を継続する。従って、浮遊容量等の影響によって、この回路に印加される電源電圧ＶＤＤの立ち上がりがゆっくりしている場合等には、生成電流０で安定する危険性もある。そこで本実施例では、基準電圧生成回路（補助バイアス回路を含む）、に起動回路を追加してこの危険性を排除することとする。
【００７１】
実施例３との構成上の相違点は、実施例３の基準電圧生成回路（図１４）、及び実施例３の補助バイアス回路（図１５）に起動回路を付加したのみであり、その他の部分は実施例３と全く同様なので、基準電圧生成回路（補助バイアス回路を含む）のみについて説明する。
【００７２】
最初に補助バイアス回路について説明し、続いて基準電圧生成回路について説明する。
図１６は、実施例４の補助バイアス回路の回路構成図である。
図に示すように実施例４の補助バイアス回路は、実施例３の補助バイアス回路（図１５）に起動回路（点線部分のＮＭＯＳトランジスタ４２６、４２７、及び４２８）が追加されている。その他の部分は、実施例３と全く同様なので、以下に動作加速回路のみについて説明する。
【００７３】
ＮＭＯＳトランジスタ４２６、４２７、及び４２８は、各々のゲート端子が自身のドレーン端子に接続され、ＮＭＯＳトランジスタ４２６のソース端子はＮＭＯＳトランジスタ４２７のドレーン端子へ、ＮＭＯＳトランジスタ４２７のソース端子は、ＮＭＯＳトランジスタ４２８のドレーン端子へ、ＮＭＯＳトランジスタ４２８のソース端子は、ＮＭＯＳトランジスタ４２９のドレーン端子へ、それぞれ接続され３個のＮＭＯＳトランジスタは直列に接続されている。直列接続の一端であるＮＭＯＳトランジスタ４２８のソース端子はＮＭＯＳトランジスタ４２２のゲート端子へ、直列接続の他端であるＮＭＯＳトランジスタ４２６のドレーン端子は、ＰＭＯＳトランジスタ４２０のゲート端子にそれぞれ接続されている。
【００７４】
図１６に於いて、電源電圧ＶＤＤが投入された場合について考察する。初めに点線部分の付加回路がない場合について考える。このときバッテリー等に接続されたスイッチによって電源電圧ＶＤＤが投入されたとすると、電源電圧は急峻に立ち上がることになる。このときドライバＩＣ１００（図１）は、スタンバイモード指令を受けていないので、ＳＴＢＹ−Ｐ信号は、ＬｏｗレベルでありＰＭＯＳトランジスタ４２５は、導通状態であり、そのドレーン電位、即ちＰＭＯＳトランジスタ４２０、４２１のソース電位は急峻に電源電圧ＶＤＤと等しくなる。
【００７５】
この場合においてカレントミラー回路を構成するＰＭＯＳトランジスタ４２０のドレーン端子に寄生する寄生容量Ｃ０、即ち、ＰＭＯＳトランジスタ４２０のドレーン端子とグランド間に接続される等価コンデンサにより、当該ＰＭＯＳトランジスタ４２０のドレーン電位は電源電圧ＶＤＤに追従せず、遅れて上昇する。その結果急峻に電源電圧ＶＤＤまで上昇するＰＭＯＳトランジスタ４２０のソース端子と、寄生容量Ｃ０の影響によって過渡的に上昇するドレーン間に過渡的な電位差が発生する。ＰＭＯＳトランジスタ４２０のゲート端子は、該トランジスタのドレーン端子に接続されているので、この電位差がそのままゲート・ソース間電圧となり、ＰＭＯＳトランジスタ４２０の閾値電圧以上になったときＰＭＯＳトランジスタ４２０はオンすることになる。同様にＰＭＯＳトランジスタ４２１もオンすることになり、補助バイアス回路は安定動作に達してバイアス電圧Ｖｂｉａｓを生成する。
【００７６】
次に、電源電圧がゆっくり立ち上がった場合について説明する。このときドライバＩＣは、スタンバイモード指令を受けていないので、ＳＴＢＹ−Ｐ信号は、Ｌｏｗレベルである。ＰＭＯＳトランジスタ４２５は、導通状態であり、そのドレーン電位、即ちＰＭＯＳトランジスタ４２０、４２１のソース電位はゆっくりと電源電圧ＶＤＤに近づく。この場合においても、カレントミラー回路を構成するＰＭＯＳトランジスタ４２０のドレーン端子に寄生する寄生容量Ｃ０、即ち、ＰＭＯＳトランジスタ４２０のドレーン端子とグランド間に接続される等価コンデンサにより、当該ＰＭＯＳトランジスタのドレーン電位は電源電圧ＶＤＤに遅れつつも追従して上昇する。
【００７７】
電源電圧の上昇が、このドレーン電位の過渡的な上昇に近似される程ゆっくり上昇した場合には、ＰＭＯＳトランジスタ４２０のゲート・ソース間電圧は小さな値になってしまう。この値がＰＭＯＳトランジスタ４２０の閾値電圧以下の場合にはＰＭＯＳトランジスタ４２０はオフ状態を維持することになる。即ち、上記生成電流０の状態を維持し、バイアス電圧Ｖｂｉａｓは０になってしまう。かかる不都合を排除するために本実施例では、点線部分の付加回路を追加する。
【００７８】
次に点線部分の起動回路を追加した場合について説明する。電源電圧が急峻に立ち上がった場合については省略し、電源電圧がゆっくり立ち上がった場合のみについて説明する。このときドライバＩＣは、スタンバイモード指令を受けていないので、ＳＴＢＹ−Ｐ信号は、ＬｏｗレベルでありＰＭＯＳトランジスタ４２５は、導通状態であり、そのドレーン電位、即ちＰＭＯＳトランジスタ４２０、４２１のソース電位はゆっくりと電源電圧ＶＤＤに近づく。この場合においても、カレントミラー回路を構成するＰＭＯＳトランジスタ４２０のドレーン端子に寄生する寄生容量Ｃ０、即ち、ＰＭＯＳトランジスタ４２０のドレーン端子とグランド間に接続される等価コンデンサがあったとしてもＰＭＯＳトランジスタ４２０のドレーン電位は電源電圧ＶＤＤのゆっくりした上昇に追従して上昇する。
【００７９】
このとき点線内部のトランジスタ列のゲート電位も上昇していく。一方、直列接続の他の端はＮＭＯＳトランジスタ４２２のゲート端子に接続されている。この電位はグランド電位に近いので、トランジスタ列の両端には電位差が発生する。この電位差がＮＭＯＳトランジスタの閾値電圧を超えるとトランジスタ列はオン状態になり直列接続の中を電流が流れる。この電流によってＰＭＯＳトランジスタ４２０、４２１のゲート電位が低下し、ＰＭＯＳトランジスタ４２０、４２１はオン状態になる。その結果補助バイアス回路は安定動作に達してバイアス電圧Ｖｂｉａｓを生成する。
【００８０】
次に基準電圧生成回路について説明する。
図１７は、実施例４の基準電圧生成回路の回路構成図である。
図に示すように実施例４の基準電圧生成回路は、実施例３の基準電圧生成回路（図１４）に点線部分の起動回路（ＮＭＯＳトランジスタ４１４、及び４１５）が追加されている。その他の部分は、実施例３と全く同様なので以下に起動回路のみについて説明する。
【００８１】
ＮＭＯＳトランジスタ４１４、及びＮＭＯＳトランジスタ４１５のゲート端子は、それぞれ自身のドレーン端子に接続され、ＮＭＯＳトランジスタ４１５のドレーン端子は、ＰＭＯＳトランジスタ４０５のドレーン端子と接続され、ＮＭＯＳトランジスタ４１４のドレーン端子は、ＮＭＯＳトランジスタ４１５のソース端子に接続され、ＮＭＯＳトランジスタ４１４のソース端子は、抵抗Ｒ１に接続されている。
【００８２】
次にこの回路に電源が投入された場合について考察する。今仮に、図１７に於いて点線部分の起動回路が追加されておらず、更に、電源電圧ＶＤＤの立ち上がりが極端に遅いと仮定する。このときＰＭＯＳトランジスタ４０１、４０２、及び４０４、４０５がオフになったとする。ＰＭＯＳトランジスタ４０４のドレーン端子には電流が流れないため抵抗Ｒ１を介してＮＰＮバイポーラトランジスタ４１１のベース端子やコレクタ端子を流れる筈の電流も発生しない。このためＮＰＮバイポーラトランジスタ４１１はオフとなり、同様にＮＰＮバイポーラトランジスタ４１２のベース電流も発生しないので、該トランジスタもオフとなる。
【００８３】
尚、上記図１６を用いて説明したように、ＮＭＯＳトランジスタ４１９のゲート端子にはバイアス電圧Ｖｂｉａｓが正常に発生し、ＮＭＯＳトランジスタ４１９はオンになる。この状態でも、図１６で説明したと同様の理由によって、ＰＭＯＳトランジスタ４０２のドレーン端子に寄生する寄生容量Ｃ０、即ち、ＰＭＯＳトランジスタ４０２のドレーン端子とグランド間に接続される等価コンデンサにより、ＰＭＯＳトランジスタ４０１、４０２と、ＮＰＮバイポーラトランジスタ４１１、４１２とは、全てオフの安定状態を維持することになってしまい望ましくない。
【００８４】
次に点線部分の起動回路を追加した場合について説明する。電源電圧が急峻に立ち上がった場合については省略し、電源電圧がゆっくり立ち上がった場合のみについて説明する。このときドライバＩＣは、スタンバイモード指令を受けていないので、ＳＴＢＹ−Ｐ信号は、ＬｏｗレベルでありＰＭＯＳトランジスタ４１３は、導通状態であり、そのドレーン電位、即ちＮＭＯＳトランジスタ４０１、４０２のソース電位は電源電圧ＶＤＤに等しい。同時に回路内に存在する僅かなリーク電流に起因して、ＰＭＯＳトランジスタ４０１〜４０６のゲート電位は電源電圧ＶＤＤに追従しつつ、ゆっくり上昇する。
【００８５】
一方ＮＰＮバイポーラトランジスタ４１１は、オフ状態にあり、該トランジスタのコレクタ電流も発生していないため、抵抗Ｒ１の両端には電圧が発生しておらず、抵抗Ｒ１の一端、即ちＮＭＯＳトランジスタ４１４のソース電位は低い状態にある。このときＰＭＯＳトランジスタ４０５のドレーン端子はほぼ電源電圧ＶＤＤに等しいので点線で示すトランジスタ列の両端に電位差が発生する。この電位差が点線で示すトランジスタ列を構成するＮＭＯＳトランジスタの閾値電圧を超えるとトランジスタ列の内部に電流が流れる。この電流によってＰＭＯＳトランジスタ４０２、４０５のゲート電位を低下させる。同時にＮＰＮバイポーラトランジスタ４１１のベース電位を上昇させることになる。
【００８６】
ＰＭＯＳトランジスタ４０２、４０５のゲート電位が低下することによって、両者はオンへと遷移する。その一方でＮＰＮバイポーラトランジスタ４１１のベース電位が上昇するのでＮＰＮバイポーラトランジスタ４１１は、オン状態へと遷移し、コレクタ電流が生じる。このとき同時に、抵抗Ｒ１や、抵抗Ｒ２に流れる電流の一部は、ＮＰＮバイポーラトランジスタ４１２のベース電流となってＮＰＮバイポーラトランジスタ４１２をオンする。この様にして、ＰＭＯＳトランジスタ４０２、４０５とＮＰＮバイポーラトランジスタ４１１、４１２とがオン状態になる。
【００８７】
このとき、ＮＰＮバイポーラトランジスタ４１１のコレクタ電流の増加に伴い、抵抗Ｒ１の一端の電位が上昇し、点線内部のトランジスタ列の両端における電位差が減少していき、何れかのトランジスタのゲート・ソース電圧が、ＮＭＯＳトランジスタの閾値電圧以下になると、点線で示すＮＭＯＳトランジスタの直列接続回路に電流が流れなくなり、安定状態に於いて回路的に切り離された状態になる。以上説明したように、電源電圧の立ち上がりが急峻であろうと、ゆっくりであろうと、その出力電圧（Ｖｒｅｆ）として所望の値を発生させることが可能になる。
【００８８】
以上説明したように、基準電圧生成回路（補助バイアス回路を含む）に起動回路を追加することによって、寄生容量等の影響によって、この回路に印加される電源電圧ＶＤＤの立ち上がりがゆっくりしている場合等であっても、生成電流が０で安定してしまう危険性を排除することが出来るという効果を得る。
【実施例５】
【００８９】
上記実施例４では、電源電圧ＶＤＤの立ち上がりがゆっくりしている場合等に於いて、基準電圧生成回路（補助バイアス回路を含む）が、生成電流０で安定する危険性を排除したが、回路の特定ノードに異常な電荷が蓄積されている場合などに於いても同様の不都合が発生する場合もある。そこで本実施例では、電源電圧の立ち上がり時に於いて、回路の特定ノードに異常な電荷が蓄積されている場合に発生する不都合点の排除について対応することとする。
【００９０】
図１８は、実施例５の基準電圧生成回路の回路構成図である。
実施例４との構成上の相違点は、実施例４の基準電圧生成回路（図１７）の起動回路（点線部分）を本実施例では動作開始回路で置き換えたのみであり、その他の部分は実施例４と全く同様なので、実施例４の基準電圧生成回路との変更部分のみについて説明する。
【００９１】
図に示すように、本実施例の基準電圧生成回路に於いて、実施例４の起動回路と置き換えられる起動回路（一点鎖線部分）は、インバータ回路４１６と、ＰＭＯＳトランジスタ４１７、及び４１８からなり、インバータ回路４１６は、制御回路ＣＴＲＬ（図１）からメモリ書き込み信号Ｗ３を受け入れる（ここではスタート信号ＳＴＡＲＴ−Ｐと記載する）。この信号は、既に説明したように、ＬＥＤ補正データのビット内、ビットｂ３のデータを書き込むための信号である。インバータ回路４１６の出力は、ＰＭＯＳトランジスタ４１７、４１８のゲート端子に接続される。ＰＭＯＳトランジスタ４１７のソースは、ＰＭＯＳトランジスタ４０５のドレーン端子に接続され、ＰＭＯＳトランジスタ４１７のドレーン端子は抵抗Ｒ１に接続される。ＰＭＯＳトランジスタ４１８のソース端子は、ＮＭＯＳトランジスタ４１９のソース端子に接続され、ＰＭＯＳトランジスタ４１８のドレーン端子は、接地される。
【００９２】
次に、本実施例の基準電圧生成回路の動作について説明する。動作説明の前提条件として、何らかの要因によってＮＰＮバイポーラトランジスタ４１２のコレクタの図示しない寄生容量に電荷が蓄積されていて、コレクタ電位が０でなかった場合を想定する。電源投入時に電源電圧の上昇が極めてゆっくりであって、ＰＭＯＳトランジスタ４０１、４０２、及びＮＰＮバイポーラトランジスタ４１１、４１２が全てオフになったとする。この状態で電源電圧が動作可能な値まで上昇したとする。その結果補助バイアス回路（図１６）は正常に起動してバイアス電圧Ｖｂｉａｓを本実施例の基準電圧生成回路に供給する。
【００９３】
また電源電圧が動作可能な値まで上昇すると、実施例１で説明したようにドライバＩＣ（図１）は、図示しない印刷制御部によってＬＥＤヘッドの補正処理が実行される。即ち、ドライバＩＣの入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３（図１）に図示しない印刷制御部から４ビットの補正データが転送されてくる。図８の例では、ＬＥＤ光量の補正のために１ドットあたり４ビットからなる補正データを、そのビット重み順にｂｉｔ３、ｂｉｔ２、ｂｉｔ１、ｂｉｔ０のように、それぞれについてシフトレジスタ回路を介してデータ転送した後に、ストローブ入力端子ＳＴＢから受け入れるストローブ信号ＳＴＢ−Ｎによって制御回路ＣＴＲＬ（図１）がメモリ書き込み信号（Ｗ０、Ｗ１、Ｗ２、Ｗ３）を生成し、シフトレジスタの内部にある補正データ列をメモリセル回路ＭＥＭの所定のビット位置に書き込む。
【００９４】
本実施例では、このメモリ書き込み信号Ｗ３がスタート信号ＳＴＡＲＴ−Ｐとして用いられる。インバータ回路４１６が、このスタート信号ＳＴＡＲＴ−Ｐを受け入れて負極性パルスを出力する。このとき抵抗Ｒ１の端子電圧が、ほぼグランド電位であったとすると、ＰＭＯＳトランジスタ４１７はオンする。その結果、ＰＭＯＳトランジスタ４０５から抵抗Ｒ１の方向へＰＭＯＳトランジスタ４１７中を電流が流れる。この電流は、抵抗Ｒ１を介してＮＰＮバイポーラトランジスタ４１１、４１２のベース電流となって両トランジスタは、オフ状態からオン状態に遷移する。
【００９５】
このとき同時に、ＰＭＯＳトランジスタ４１８がオンする。ＮＰＮバイポーラトランジスタ４１２のコレクタ電位が低下するとＮＭＯＳトランジスタ４１９がオンすることになり飽和領域で動作することになる。その結果、ＰＭＯＳトランジスタ４０５のドレーン電位、即ち、ＰＭＯＳトランジスタ４０５、４０４のゲート電位は低下し、ＰＭＯＳトランジスタ４０１、４０２、４０４、及び４０５は、オフ状態から飽和領域での動作状態へ遷移することになる。この過程の中で、ＮＰＮバイポーラトランジスタ４１２のコレクタ寄生容量に蓄積されていた電荷によって、ＮＰＮバイポーラトランジスタ４１２にコレクタ電位が生じていたとしてもＰＭＯＳトランジスタ４１８のゲート・ソース間電圧発生のために該トランジスタはオンして、上記蓄積電荷はグランドへ急峻に放電される。
【００９６】
このような電荷の放電によって、ＮＰＮバイポーラトランジスタ４１２のコレクタ電位が低下し、ＮＭＯＳトランジスタ４１９がオンすることになり、飽和領域で動作する事になる。この過程でＰＭＯＳトランジスタ４０５のドレーン電位、即ち、ＰＭＯＳトランジスタ４０５、４０４のゲート電位は低下してＰＭＯＳトランジスタ４０１、４０２、４０４、及び４０５は、オフ状態から飽和電流領域での動作状態へと遷移する。この状態は、スタート信号ＳＴＡＲＴ−Ｐのパルス発生が停止してインバータ回路４１６の出力がＨｉｇｈになった後も継続する。このときＰＭＯＳトランジスタ４１７、４１８は、オフ状態であって、回路的に切り離れた状態にある。
【００９７】
以上説明したように、本実施例では、補正データの書き込み時に基準電圧回路を強制的に起動させる回路を備えることによって、電源投入時において回路の特定ノードに異状な電荷の蓄積が発生しているため回路が起動しないという懸念を払拭することが出来るという効果を得る。
【産業上の利用可能性】
【００９８】
以上の説明では、駆動回路として光源にＬＥＤを用いた電子写真プリンタに於けるＬＥＤヘッドへ適用する場合について説明したが、同様の方法で、光源として有機ＥＬ素子を用いた有機ＥＬヘッドへ適用することも可能であり、更には、サーマルプリンタに於ける発熱抵抗体、表示装置に於ける表示装置の列を駆動する場合にも適用することが出来る。
【図面の簡単な説明】
【００９９】
【図１】実施例１のドライバＩＣのブロック構成図である。
【図２】制御回路ＣＴＲＬの回路構成図である。
【図３】メモリセル回路ＭＥＭの回路構成図である。
【図４】ＬＥＤ駆動回路ＤＲＶの回路構成図である。
【図５】出力段抵抗設定回路の回路構成図である。
【図６】実施例１の基準電圧生成回路の回路構成図である。
【図７】制御電圧発生回路の回路構成図である。
【図８】本発明に於ける補正データ格納動作のタイムチャートである。
【図９】実施例２の基準電圧生成回路の回路構成図である。
【図１０】基準電圧生成回路の特性説明図である。
【図１１】実施例２の補助バイアス回路の回路構成図である。
【図１２】バイアス電圧Ｖｂｉａｓの算出結果を示すグラフである。
【図１３】温度補償の原理説明図である。
【図１４】実施例３の基準電圧生成回路の回路構成図である。
【図１５】実施例３の補助バイアス回路の回路構成図である。
【図１６】実施例４の補助バイアス回路の回路構成図である。
【図１７】実施例４の基準電圧生成回路の回路構成図である。
【図１８】実施例５の基準電圧生成回路の回路構成図である。
【符号の説明】
【０１００】
１００    ドライバＩＣ
１０２    インバータ回路
１０３    インバータ回路
１０４    アンド回路
１０５    ノア回路
１０６    ノア回路
１０７    インバータ回路
１０８    インバータ回路
１０９    プルアップ抵抗
ＤＲＶ    ＬＥＤ駆動回路
ＭＥＭ    メモリセル回路
ＡＤＪ    制御電圧発生回路
ＶＲＥＦ    基準電圧出力回路
ＣＴＲＬ    制御回路
ＭＥＭＲ    レジスタ回路
ＦＦ    フリップフロップ回路
ＬＴ    ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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