(57)【要約】【課題】階調選択回路のストレステストを効率的に行う。【解決手段】レベルシフタ回路は、電位供給ライン１０２，１０１と、ＰＭＯＳ１１１，１２１と、ＮＭＯＳ１１２，１２２と、ＮＭＯＳ１２２のドレインをＰＭＯＳ１１１のゲートに接続するライン１２４と、ＮＭＯＳ１１２のドレインをＰＭＯＳ１２１のゲートに接続するライン１１４と、ＮＭＯＳ１１２，１２２のゲートのそれぞれに入力信号ＩＮ，ＩＮｂを供給するライン１３１，１３２と、ＮＭＯＳ１１２のドレイン電位を出力するライン１４２と、ＮＭＯＳ１２２のドレイン電位を出力するライン１４１と、ストレステスト回路１５３を有する。階調選択動作時には、入力ライン１３１，１３２のそれぞれに異なる電位ＩＮ，ＩＮｂが入力され、出力ライン１４２，１４１から異なる電位が出力され、ストレステスト時には、出力ライン１４２，１４１の両方から同じ電位が出力される。【選択図】        図４
2006005826.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準電位が制御電位として入力されたときにオンになる回路を第１型スイッチング回路とし、前記第１の基準電位と異なる第２の基準電位が制御電位として入力されたときにオンになる回路を第２型スイッチング回路とした場合に、
第１の基準電位が印加される第１の基準電位供給ラインと、
前記第１の基準電位と異なる第２の基準電位が印加される第２の基準電位供給ラインと、
前記第２の基準電位供給ライン側から順に直列に接続された第１の第１型スイッチング回路及び第１の第２型スイッチング回路を含み、前記第１の基準電位供給ラインと前記第２の基準電位供給ラインとの間に接続された第１の出力電位供給回路と、
前記第２の基準電位供給ライン側から順に直列に接続された第２の第１型スイッチング回路及び第２の第２型スイッチング回路を含み、前記第１の基準電位供給ラインと前記第２の基準電位供給ラインとの間に前記第１の出力電位供給回路と並列に接続された第２の出力電位供給回路と、
前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の電位を、前記第１の第１型スイッチング回路の制御端子に供給する第１の接続ラインと、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の電位を、前記第２の第１型スイッチング回路の制御端子に供給する第２の接続ラインと、
前記第１の第２型スイッチング回路の制御端子に第１の入力信号を供給する第１の入力ラインと、
前記第２の第２型スイッチング回路の制御端子に第２の入力信号を供給する第２の入力ラインと、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の電位を第１の出力信号として出力する第１の出力ラインと、
前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の電位を第２の出力信号として出力する第２の出力ラインと、
前記第１の出力ラインと第２の出力ラインから、被制御回路に対して出力される前記第１の出力信号と前記第２の出力信号を、前記被制御回路の通常動作時の信号又は前記被制御回路のストレステスト時の信号のいずれかに切り替えるストレステスト回路と
を有し、
前記ストレステスト回路が、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の点と、前記第１の出力ラインとの間の接続或いは非接続を切り替える、又は、前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の点と、前記第２の出力ラインとの間の接続或いは非接続を切り替える第１のスイッチと、
前記第１の出力ラインにおける前記第１のスイッチより下流側の点と前記第２の出力ラインとの間、又は、前記第２の出力ラインにおける前記第１のスイッチより下流側の点と前記第１の出力ラインとの間の接続或いは非接続を切り替える第２のスイッチと
を有し、
前記ストレステスト回路は、
前記通常動作時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ラインと前記第２の出力ラインのそれぞれから互いに異なる電位の前記第１の出力信号と前記第２の出力信号を出力させ、
ストレステスト時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ライン及び前記第２の出力ラインの両方から同じ電位の信号を出力させる
ことを特徴とするレベルシフタ回路。
【請求項２】
第１の基準電位が制御電位として入力されたときにオンになる回路を第１型スイッチング回路とし、前記第１の基準電位と異なる第２の基準電位が制御電位として入力されたときにオンになる回路を第２型スイッチング回路とした場合に、
第１の基準電位が印加される第１の基準電位供給ラインと、
前記第１の基準電位と異なる第２の基準電位が印加される第２の基準電位供給ラインと、
前記第２の基準電位供給ライン側から順に直列に接続された第１の第１型スイッチング回路及び第１の第２型スイッチング回路を含み、前記第１の基準電位供給ラインと前記第２の基準電位供給ラインとの間に接続された第１の出力電位供給回路と、
前記第２の基準電位供給ライン側から順に直列に接続された第２の第１型スイッチング回路及び第２の第２型スイッチング回路を含み、前記第１の基準電位供給ラインと前記第２の基準電位供給ラインとの間に前記第１の出力電位供給回路と並列に接続された第２の出力電位供給回路と、
前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の電位を、前記第１の第１型スイッチング回路の制御端子に供給する第１の接続ラインと、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の電位を、前記第２の第１型スイッチング回路の制御端子に供給する第２の接続ラインと、
前記第１の第２型スイッチング回路の制御端子に第１の入力信号を供給する第１の入力ラインと、
前記第２の第２型スイッチング回路の制御端子に第２の入力信号を供給する第２の入力ラインと、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の電位を第１の出力信号として出力する第１の出力ラインと、
前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の電位を第２の出力信号として出力する第２の出力ラインと、
前記第１の出力ラインと第２の出力ラインから、被制御回路に対して出力される前記第１の出力信号と前記第２の出力信号を、前記被制御回路の通常動作時の信号又は前記被制御回路のストレステスト時の信号のいずれかに切り替えるストレステスト回路と
を有し、
前記ストレステスト回路が、
前記第１の第１型スイッチング回路と並列に接続された第３の第１型スイッチング回路と、
前記第２の第１型スイッチング回路と並列に接続された第４の第１型スイッチング回路と、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路との間に直列に接続された第３の第２型スイッチング回路と、
前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路との間に直列に接続された第４の第２型スイッチング回路と、
前記第３の第１型スイッチング回路の制御端子、前記第４の第１型スイッチング回路の制御端子、前記第３の第２型スイッチング回路の制御端子、及び、前記第４の第２型スイッチング回路の制御端子に接続され、テスト信号が印加されるテストラインと
を有し、
前記ストレステスト回路は、
前記通常動作時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ラインと前記第２の出力ラインのそれぞれから互いに異なる電位の前記第１の出力信号と前記第２の出力信号を出力させ、
ストレステスト時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ライン及び前記第２の出力ラインの両方から同じ電位の信号を出力させる
ことを特徴とするレベルシフタ回路。
【請求項３】
第１の基準電位が制御電位として入力されたときにオンになる回路を第１型スイッチング回路とし、前記第１の基準電位と異なる第２の基準電位が制御電位として入力されたときにオンになる回路を第２型スイッチング回路とした場合に、
第１の基準電位が印加される第１の基準電位供給ラインと、
前記第１の基準電位と異なる第２の基準電位が印加される第２の基準電位供給ラインと、
前記第２の基準電位供給ライン側から順に直列に接続された第１の第１型スイッチング回路及び第１の第２型スイッチング回路を含み、前記第１の基準電位供給ラインと前記第２の基準電位供給ラインとの間に接続された第１の出力電位供給回路と、
前記第２の基準電位供給ライン側から順に直列に接続された第２の第１型スイッチング回路及び第２の第２型スイッチング回路を含み、前記第１の基準電位供給ラインと前記第２の基準電位供給ラインとの間に前記第１の出力電位供給回路と並列に接続された第２の出力電位供給回路と、
前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の電位を、前記第１の第１型スイッチング回路の制御端子に供給する第１の接続ラインと、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の電位を、前記第２の第１型スイッチング回路の制御端子に供給する第２の接続ラインと、
前記第１の第２型スイッチング回路の制御端子に第１の入力信号を供給する第１の入力ラインと、
前記第２の第２型スイッチング回路の制御端子に第２の入力信号を供給する第２の入力ラインと、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の電位を第１の出力信号として出力する第１の出力ラインと、
前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の電位を第２の出力信号として出力する第２の出力ラインと、
前記第１の出力ラインと第２の出力ラインから、被制御回路に対して出力される前記第１の出力信号と前記第２の出力信号を、前記被制御回路の通常動作時の信号又は前記被制御回路のストレステスト時の信号のいずれかに切り替えるストレステスト回路と
を有し、
前記ストレステスト回路が、
前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路との間に直列に接続された第３の第１型スイッチング回路と、
前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路との間に直列に接続された第４の第１型スイッチング回路と、
前記第１の第２型スイッチング回路と並列に接続された第３の第２型スイッチング回路と、
前記第２の第２型スイッチング回路と並列に接続された第４の第２型スイッチング回路と、
前記第３の第１型スイッチング回路の制御端子、前記第４の第１型スイッチング回路の制御端子、前記第３の第２型スイッチング回路の制御端子、及び、前記第４の第２型スイッチング回路の制御端子に接続され、テスト信号が印加されるテストラインと
を有し、
前記ストレステスト回路は、
前記通常動作時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ラインと前記第２の出力ラインのそれぞれから互いに異なる電位の前記第１の出力信号と前記第２の出力信号を出力させ、
ストレステスト時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ライン及び前記第２の出力ラインの両方から同じ電位の信号を出力させる
ことを特徴とするレベルシフタ回路。
【請求項４】
前記第１の基準電位がグランド電位であり、
前記第２の基準電位がグランド電位よりも高い電位であり、
前記第１型スイッチング回路が、Ｐチャンネルトランジスタであり、
前記第２型スイッチング回路が、Ｎチャンネルトランジスタである
ことを特徴とする請求項１から３までのいずれかに記載のレベルシフタ回路。
【請求項５】
請求項１から４までのいずれかに記載のレベルシフタ回路と、
前記被制御回路としての階調選択回路と
を有し、
前記階調選択回路が、前記レベルシフタ回路から出力される前記第１の出力信号及び前記第２の出力信号に基づいてオン・オフする複数のトランジスタを有し、複数の階調電位が入力され、前記複数のトランジスタのオン・オフの組み合わせによって前記複数の階調電位のいずれかを選択して出力する
ことを特徴とする表示装置の駆動回路。
【請求項６】
請求項５に記載の駆動回路と、
前記駆動回路から出力された階調電位を用いて階調制御される表示パネルと
を有することを特徴とする表示装置。
【請求項７】
請求項６に記載の駆動回路内の前記階調選択回路をストレステストする方法であって、
前記ストレステスト時に、前記階調選択回路内の前記複数のトランジスタを同時にオンにする工程を有することを特徴とする階調選択回路のストレステスト方法。
【請求項８】
入力の電位に対して異なる電位の出力を第１の出力及び第２の出力に行うと共に、通常動作時とテスト動作時で機能が異なるレベルシフタ回路であって、
前記通常動作時には、前記第１の出力を第３の出力としてそのまま出力すると共に、前記第２の出力は第４の出力としてそのまま出力し、前記テスト動作時には、前記第２の出力は遮断し、前記第１の出力を前記第３の出力及び前記第４の出力として出力する制御回路を有することを特徴とするレベルシフタ回路。
【請求項９】
入力信号に対して、第１の基準電位或いは第２の基準電位を第１の出力又は第２の出力に出力すると共に、通常動作時とテスト動作時で機能が異なるレベルシフタ回路であって、
テスト信号によって制御される第１の制御回路及び第２の制御回路を有し、
テスト動作時には、前記第１の制御回路により、前記第１の出力及び前記第２の出力を前記第１の基準電位或いは前記第２の基準電位のどちらか一方に固定し、前記第２の制御回路によって、前記入力信号に応じた信号を遮断することを特徴とするレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のアナログ階調電圧の内のいずれか１つを選択して出力する階調選択回路等に出荷後の初期故障を生じさせる潜在的製造欠陥を効率的に破壊に至らせるスクリーニングテスト機能を備えたレベルシフタ回路、このレベルシフタ回路を搭載した駆動回路、この駆動回路を搭載した表示装置、及び階調選択回路のストレステスト方法に関するものである。
【背景技術】
【０００２】
ディスプレイ駆動ＬＳＩの初期不良の一般的なスクリーニング方法として、高電圧ストレステストがある。高電圧ストレステストは、実際に使用されるＬＳＩ駆動電圧よりも高い電圧を出荷前のストレステスト時にＬＳＩに印加することで、ＬＳＩの潜在的な素子欠陥をより効果的に顕在化させる（即ち、潜在的な欠陥不良箇所を出荷前に破壊に至らしめる）テスト方法である。高電圧ストレステスト時間は、電圧加速成分（電圧印加によって素子欠陥の顕在化がどれだけ加速されるか）と温度加速成分（温度によって素子欠陥の顕在化がどれだけ加速されるか）を考慮し、市場初期故障率を推定し、ＬＳＩの用途やＬＳＩに要求される仕様等に応じた目標故障率設定し、初期故障率が目標故障率を下回るように決定される。
【０００３】
近年の微細加工ウエハプロセスにおいて、特に、ディスプレイ駆動ＬＳＩ用途においては、１６Ｖ等の高電圧を印加することのできる高耐圧素子が不可欠であり、このような素子に初期故障を生じさせる潜在的不良を、高電圧ストレステストでスクリーニングすることが重要になっている。このようなスクリーニングのテストカバレッジを最大限にするには、ディスプレイ駆動用の階調選択回路（一般に、ディジタル・アナログ・コンバータ（ＤＡＣ））をフル階調スキャンテストしなければならない。
【０００４】
図１７（ａ）は、従来のレベルシフタ回路６０４，６０５及び階調選択回路６０１の構成を示し、図１７（ｂ）は、従来のストレステスト時におけるレベルシフタ回路６０４，６０５の動作状態を示す。
【０００５】
先ず、図１７（ａ）を用いて、階調選択回路６０１の階調選択動作を説明する。レベルシフタ回路６０４は、その出力端子ＯＵＴｂから階調選択回路６０１のＮＭＯＳトランジスタＮ０ｂ１，Ｎ０ｂ３のゲートに、制御信号ＢＩＴ０ｂを印加する。また、レベルシフタ回路６０４は、その出力端子ＯＵＴから階調選択回路６０１のＮＭＯＳトランジスタＮ０２，Ｎ０４のゲートに、制御信号ＢＩＴ０を印加する。制御信号ＢＩＴ０ｂは制御信号ＢＩＴ０を論理反転させた信号であり、したがって、制御信号ＢＩＴ０及びＢＩＴ０ｂは、いずれか一方がＨ（ハイ）レベルであり、他方がＬ（ロー）レベルである。また、レベルシフタ回路６０５は、その出力端子ＯＵＴｂから階調選択回路６０１のＮＭＯＳトランジスタＮ１ｂ１２のゲートに、制御信号ＢＩＴ１ｂを印加する。また、レベルシフタ回路６０５は、その出力端子ＯＵＴから階調選択回路６０１のＮＭＯＳトランジスタＮ１３４のゲートに、制御信号ＢＩＴ１を印加する。制御信号ＢＩＴ１ｂは制御信号ＢＩＴ１を論理反転させた信号であり、したがって、制御信号ＢＩＴ１及びＢＩＴ１ｂは、いずれか一方がＨレベルであり、他方がＬレベルである。レベルシフタ回路６０４，６０５により階調選択回路６０１を制御することによって、階調選択回路６０１からはアナログ階調電圧Ｖ１〜Ｖ４の内のいずれか１つが出力される。
【０００６】
図１８（ａ）は、従来のレベルシフタ回路７００（図１７（ａ）におけるレベルシフタ回路６０４又は６０５）の構成を示し、図１８（ｂ）は、従来のストレステスト時におけるレベルシフタ回路７００の動作状態を示す。
【０００７】
図１８（ａ）に示されるように、レベルシフタ回路７００は、Ｌレベル（ＧＮＤ）の電位が印加される第１の基準電位供給ライン７０１と、Ｈレベルの電位が印加される第２の基準電位供給ライン７０２と、第２の基準電位供給ライン７０２側から順に直列に接続された第１のＰＭＯＳトランジスタ７１１及び第１のＮＭＯＳトランジスタ７１２と、第２の基準電位供給ライン７０２側から順に直列に接続された第２のＰＭＯＳトランジスタ７２１及び第２のＮＭＯＳトランジスタ７２２と、第１のＰＭＯＳトランジスタ７１１のゲート７１５と第２のＮＭＯＳトランジスタ７２２のドレイン７２３とを接続する第１の接続ライン７１４と、第２のＰＭＯＳトランジスタ７２１のゲート７２５と第１のＮＭＯＳトランジスタ７１２のドレイン７１３とを接続する第２の接続ライン７２４を有する。また、図１８（ａ）に示されるように、レベルシフタ回路７００は、第１のＮＭＯＳトランジスタ７１２のゲートに接続され、第１の入力信号ＩＮが入力される第１の入力ライン７３１と、第２のＮＭＯＳトランジスタ７２２のゲートに接続され、第２の入力信号ＩＮｂ（第１の信号ＩＮを論理反転させた信号）が入力される第２の入力ライン７３２と、第１のＮＭＯＳトランジスタ７１２のドレイン７１３に接続され、第１の出力信号（階調選択回路を制御する制御信号）ＢＩＴｎｂ（ｎ＝０，１，…）を出力する第１の出力ライン７４１と、第２のＮＭＯＳトランジスタ７２２のドレイン７２３に接続され、第２の出力信号（階調選択回路を制御する制御信号）ＢＩＴｎ（ｎ＝０，１，…）を出力する第２の出力ライン７４２を有する。なお、従来のレベルシフタ回路は、例えば、特許文献１（特開２００２−８４１８４号公報）に開示されている。
【０００８】
次に、図１７（ａ）の階調選択回路（４階調（２ＢＩＴ階調）ＤＡＣ）６０１のストレステスト方法を説明する。図１７（ａ）に示される６個すべてのＮＭＯＳトランジスタＮ０ｂ１，Ｎ０２，Ｎ０ｂ３，Ｎ０４，Ｎ１３４，Ｎ１ｂ１２にテスト電圧を印加するには、アナログ出力電圧Ｖ１〜Ｖ４の４階調すべての４通りのパターンで高電圧ストレステストを行う必要がある。その理由は、制御信号ＢＩＴ０やＢＩＴ０ｂで制御されるＮＭＯＳトランジスタＮ０２，Ｎ０４やＮＭＯＳトランジスタＮ０ｂ１，Ｎ０ｂ３の潜在的欠陥を破壊に至らしめるために、この４つのＮＭＯＳトランジスタをＯＮ（オン）させる必要があり、制御信号ＢＩＴ１やＢＩＴ１ｂで制御されるＮＭＯＳトランジスタＮ１３４，Ｎ１ｂ１２のトランジスタの潜在的欠陥を破壊に至らしめるためには、この２つのＮＭＯＳトランジスタをＯＮさせる必要があるためである。例えば、ｎＢＩＴ階調ＤＡＣでは、トランジスタ数が、（２１＋２２＋２３＋・・・＋２ｎ）個になる。したがって、８ＢＩＴ階調ＤＡＣでは、１出力当たりのトランジスタ数が５１０個になり、８ビット階調６４２出力ＤＡＣでは、トランジスタ数は５１０個×６４２＝３２７，４２０個になる。また、（２１＋２２＋２３＋・・・＋２ｎ）個のトランジスタに高電圧ストレスを印加するためには、２ｎ個のパターン走行が必要となる。
【０００９】
【特許文献１】特開２００２−８４１８４号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、ディジタル画像やテレビ等を表示するフラットパネルディスプレイにおいては、近年、より一層の高階調表示、高精細表示、ディスプレイ駆動ＬＳＩの多出力化（駆動出力本数の増加）が求められている。例えば、ＴＦＴ液晶パネル用ソース電極駆動ＬＳＩは、６ビット階調（約２６万色）から８ビット階調（約１６７８万色）へと移行しており、１０ビット階調（約１０億色）の試作・生産も行われつつあり、さらに高階調化も予想される。また、ディスプレイ駆動ＬＳＩの駆動出力本数においては、一般的な３８４出力に加えて、４８０出力や６４２出力、さらにはそれ以上の多出力も実用化されている。さらにまた、表示コントラストを向上させるために、ディスプレイ駆動電圧及びＬＳＩの電源電圧をより高電圧にする傾向もある。加えて、ディスプレイ駆動ＬＳＩの多階調化及び多出力化に伴い、非常に大規模な集積回路を搭載したディスプレイ駆動ＬＳＩが必要となり、大型テレビ等の高額な表示機器においては、特に、その初期故障率の低減が重要な課題となっている。
【００１１】
しかしながら、階調選択回路を構成するＤＡＣのトランジスタを制御する従来のレベルシフタ回路では、図１８（ｂ）に示されるように、入力信号ＩＮ及びＩＮｂに対する出力信号ＯＵＴ（ＢＩＴ０，ＢＩＴ１）及びＯＵＴｂ（ＢＩＴ０ｂ，ＢＩＴ１ｂ）の組み合わせが２通り（出力信号ＯＵＴがＨレベルで、ＯＵＴｂがＬレベル、又は、出力信号ＯＵＴがＬレベルで、ＯＵＴｂがＨレベル）しかなく、このため非常に多くのストレステストのパターン入力が必要となり、ストレステスト時間が膨大になるという問題があった。
【００１２】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、被制御回路に対するストレステストを効率的に行うことができるレベルシフタ回路、このレベルシフタ回路を搭載した駆動回路、この駆動回路を搭載した表示装置、及び階調選択回路のストレステスト方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のレベルシフタ回路は、第１の基準電位が印加される第１の基準電位供給ラインと、前記第１の基準電位と異なる第２の基準電位が印加される第２の基準電位供給ラインと、前記第２の基準電位供給ライン側から順に直列に接続された第１の第１型スイッチング回路及び第１の第２型スイッチング回路を含み、前記第１の基準電位供給ラインと前記第２の基準電位供給ラインとの間に接続された第１の出力電位供給回路と、前記第２の基準電位供給ライン側から順に直列に接続された第２の第１型スイッチング回路及び第２の第２型スイッチング回路を含み、前記第１の基準電位供給ラインと前記第２の基準電位供給ラインとの間に前記第１の出力電位供給回路と並列に接続された第２の出力電位供給回路と、前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の電位を、前記第１の第１型スイッチング回路の制御端子に供給する第１の接続ラインと、前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の電位を、前記第２の第１型スイッチング回路の制御端子に供給する第２の接続ラインと、前記第１の第２型スイッチング回路の制御端子に第１の入力信号を供給する第１の入力ラインと、前記第２の第２型スイッチング回路の制御端子に第２の入力信号を供給する第２の入力ラインと、前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の電位を第１の出力信号として出力する第１の出力ラインと、前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の電位を第２の出力信号として出力する第２の出力ラインと、前記第１の出力ラインと第２の出力ラインから、被制御回路に対して出力される前記第１の出力信号と前記第２の出力信号を、前記被制御回路の通常動作時の信号又は前記被制御回路のストレステスト時の信号のいずれかに切り替えるストレステスト回路とを有し、ストレステスト回路が、前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路の間の点と、前記第１の出力ラインとの間の接続或いは非接続を切り替える、又は、前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路の間の点と、前記第２の出力ラインとの間の接続或いは非接続を切り替える第１のスイッチと、前記第１の出力ラインにおける前記第１のスイッチより下流側の点と前記第２の出力ラインとの間、又は、前記第２の出力ラインにおける前記第１のスイッチより下流側の点と前記第１の出力ラインとの間の接続或いは非接続を切り替える第２のスイッチとを有し、前記通常動作時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ラインと前記第２の出力ラインのそれぞれから互いに異なる電位の前記第１の出力信号と前記第２の出力信号を出力させ、ストレステスト時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ライン及び前記第２の出力ラインの両方から同じ電位の信号を出力させるものである。
【００１４】
また、本発明の他のレベルシフタ回路は、ストレステスト回路が、前記第１の第１型スイッチング回路と並列に接続された第３の第１型スイッチング回路と、前記第２の第１型スイッチング回路と並列に接続された第４の第１型スイッチング回路と、前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路との間に直列に接続された第３の第２型スイッチング回路と、前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路との間に直列に接続された第４の第２型スイッチング回路と、前記第３の第１型スイッチング回路の制御端子、前記第４の第１型スイッチング回路の制御端子、前記第３の第２型スイッチング回路の制御端子、及び、前記第４の第２型スイッチング回路の制御端子に接続され、テスト信号が印加されるテストラインとを有し、前記通常動作時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ラインと前記第２の出力ラインのそれぞれから互いに異なる電位の前記第１の出力信号と前記第２の出力信号を出力させ、ストレステスト時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ライン及び前記第２の出力ラインの両方から同じ電位の信号を出力させるものである。
【００１５】
また、本発明の他のレベルシフタ回路は、ストレステスト回路が、前記第１の第１型スイッチング回路と前記第１の第２型スイッチング回路との間に直列に接続された第３の第１型スイッチング回路と、前記第２の第１型スイッチング回路と前記第２の第２型スイッチング回路との間に直列に接続された第４の第１型スイッチング回路と、前記第１の第２型スイッチング回路と並列に接続された第３の第２型スイッチング回路と、前記第２の第２型スイッチング回路と並列に接続された第４の第２型スイッチング回路と、前記第３の第１型スイッチング回路の制御端子、前記第４の第１型スイッチング回路の制御端子、前記第３の第２型スイッチング回路の制御端子、及び、前記第４の第２型スイッチング回路の制御端子に接続され、テスト信号が印加されるテストラインとを有し、前記通常動作時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ラインと前記第２の出力ラインのそれぞれから互いに異なる電位の前記第１の出力信号と前記第２の出力信号を出力させ、ストレステスト時において、前記第１の入力ラインと前記第２の入力ラインのそれぞれに互いに異なる電位の前記第１の入力信号と前記第２の入力信号が入力されると、前記第１の出力ライン及び前記第２の出力ラインの両方から同じ電位の信号を出力させるものである。
【発明の効果】
【００１６】
本発明によれば、ストレステスト時に第１の出力ライン及び第２の出力ラインの両方から同じ電位の信号を出力させることができるので、階調選択回路のような被制御回路のストレステストを効率的に行うことができるという効果を得ることができる。
【発明を実施するための最良の形態】
【００１７】
図１（ａ）は、本発明の第１、第２、及び第４の実施形態のレベルシフタ回路及びこのレベルシフタ回路によって制御される被制御回路としての階調選択回路の構成を示し、図１（ｂ）は、ストレステスト時におけるレベルシフタ回路及び階調選択回路の動作状態を示す。図１（ａ）において、駆動回路２は、表示装置（例えば、液晶表示装置）の表示パネル（例えば、液晶パネル）３を駆動する回路であり、レベルシフタ回路４，５及び階調選択回路１を有している。なお、本発明のレベルシフタ回路により制御される被制御回路は、図１に示された階調選択回路に限定されず、他の構成の回路にも適用可能である。例えば、本発明の第３及び第５の実施形態のレベルシフタ回路により駆動される階調選択回路は、図１（ａ）に示されるＮＭＯＳトランジスタを、ＰＭＯＳトランジスタで置き換えた構成を有する。
【００１８】
先ず、図１（ａ）を用いて、階調選択回路１の階調選択動作を説明する。レベルシフタ回路４は、その出力端子ＯＵＴｂから階調選択回路１のＮＭＯＳトランジスタＮ０ｂ１，Ｎ０ｂ３のゲートに、制御信号ＢＩＴ０ｂを印加する。また、レベルシフタ回路４は、その出力端子ＯＵＴから階調選択回路１のＮＭＯＳトランジスタＮ０２，Ｎ０４のゲートに、制御信号ＢＩＴ０を印加する。制御信号ＢＩＴ０ｂは制御信号ＢＩＴ０を論理反転させた信号であり、したがって、制御信号ＢＩＴ０及びＢＩＴ０ｂは、いずれか一方がＨ（ハイ）レベルであり、他方がＬ（ロー）レベルである。また、レベルシフタ回路５は、その出力端子ＯＵＴｂから階調選択回路１のＮＭＯＳトランジスタＮ１ｂ１２のゲートに、制御信号ＢＩＴ１ｂを印加する。また、レベルシフタ回路５は、その出力端子ＯＵＴから階調選択回路１のＮＭＯＳトランジスタＮ１３４のゲートに、制御信号ＢＩＴ１を印加する。制御信号ＢＩＴ１ｂは制御信号ＢＩＴ１を論理反転させた信号であり、したがって、制御信号ＢＩＴ１及びＢＩＴ１ｂは、いずれか一方がＨレベルであり、他方がＬレベルである。レベルシフタ回路４，５により階調選択回路１を制御することによって、階調選択回路１からは、入力されるアナログ階調電圧Ｖ１〜Ｖ４の内のいずれか１つが出力される。
【００１９】
次に、図１（ａ）に示される階調選択回路（４階調（２ＢＩＴ階調）ＤＡＣ）１のストレステスト方法を説明する。図１（ａ）に示される６個すべてのＮＭＯＳトランジスタにストレステスト電圧を印加するためには、アナログ出力電圧Ｖ１〜Ｖ４の４階調すべての４通りのパターンで高電圧ストレステストを行う必要がある。その理由は、制御信号ＢＩＴ０やＢＩＴ０ｂで制御されるＮＭＯＳトランジスタＮ０２，Ｎ０４及びＮＭＯＳトランジスタＮ０ｂ１，Ｎ０ｂ３の潜在的欠陥を破壊に至らしめるために、この４つのＮＭＯＳトランジスタをＯＮ（オン）させる必要があり、制御信号ＢＩＴ１やＢＩＴ１ｂで制御されるＮＭＯＳトランジスタＮ１３４，Ｎ１ｂ１２のトランジスタの潜在的欠陥を破壊に至らしめるためには、この２つのＮＭＯＳトランジスタをＯＮさせる必要があるためである。また、ストレステスト時には、１つの任意の出力階調（Ｖ１〜Ｖ４の内の１つ）以外の階調電圧をフローティングにするか、又は、すべての出力階調電圧Ｖ１〜Ｖ４に同一電位を印加する。
【００２０】
第１の実施形態
図２（ａ）は、本発明の第１の実施形態に係るレベルシフタ回路１００の構成及び通常動作時（階調選択動作時）における動作状態を示し、図２（ｂ）は、レベルシフタ回路１００の通常動作時における動作状態を示す。また、図３（ａ）は、本発明の第１の実施形態に係るレベルシフタ回路１００の構成及び通常動作時における動作状態を示し、図３（ｂ）は、レベルシフタ回路１００の通常動作時における動作状態を示す。さらに、図４（ａ）は、本発明の第１の実施形態に係るレベルシフタ回路１００の構成及びストレステスト時における動作状態を示し、図４（ｂ）は、レベルシフタ回路１００のストレステスト時における動作状態を示す。
【００２１】
図２（ａ），（ｂ）乃至図４（ａ），（ｂ）に示されるように、レベルシフタ回路１００は、第１の基準電位（例えば、グランド電位ＧＮＤ）が印加される第１の基準電位供給ライン１０１と、第１の基準電位と異なる第２の基準電位（例えば、グランド電位よりも絶対値が大きい電位）が印加される第２の基準電位供給ライン１０２と、第１の基準電位供給ライン１０１と第２の基準電位供給ライン１０２との間に接続された第１の出力電位供給回路１１０と、第１の基準電位供給ライン１０１と第２の基準電位供給ライン１０２との間に第１の出力電位供給回路１１０と並列に接続された第２の出力電位供給回路１２０とを有する。第１の出力電位供給回路１１０は、第２の基準電位供給ライン１０２側から順に直列に接続された第１のＰＭＯＳトランジスタ１１１及び第１のＮＭＯＳトランジスタ１１２を有する。第２の出力電位供給回路１２０は、第２の基準電位供給ライン１０２側から順に直列に接続された第２のＰＭＯＳトランジスタ１２１及び第２のＮＭＯＳトランジスタ１２２を有する。
【００２２】
また、レベルシフタ回路１００は、第１のＰＭＯＳトランジスタ（Ｐチャンネルトランジスタ）１１１のゲート１１５と第２のＮＭＯＳトランジスタ（Ｎチャンネルトランジスタ）１２２のドレイン１２３（即ち、第２のＰＭＯＳトランジスタ１２１のソースと第２のＮＭＯＳトランジスタ１２２のドレインとの間のノード）を接続する第１の接続ライン１１４と、第２のＰＭＯＳトランジスタ１２１のゲート１２５と第１のＮＭＯＳトランジスタ１１２のドレイン１１３（即ち、第１のＰＭＯＳトランジスタ１１１のソースと第２のＮＭＯＳトランジスタ１１２のドレインとの間のノード）を接続する第２の接続ライン１２４とを有する。
【００２３】
また、レベルシフタ回路１００は、第１のＮＭＯＳトランジスタ１１２のゲートに接続され、第１の入力信号ＩＮが入力される第１の入力ライン１３１と、第２のＮＭＯＳトランジスタ１２２のゲートに接続され、第１の入力信号ＩＮを論理反転させた第２の入力信号ＩＮｂが入力される第２の入力ライン１３２と、第１の入力信号ＩＮから第２の入力信号ＩＮｂを生成するためのインバータ１３３とを有する。なお、インバータ１３３は、必ずしもレベルシフタ回路１００の構成である必要ななく、レベルシフタ回路１００に入力信号を供給する図示しない制御回路の構成であってもよい。さらに、レベルシフタ回路１００は、第１のＮＭＯＳトランジスタ１１２のドレイン１１３（即ち、第１のＰＭＯＳトランジスタ１１１のソースと第２のＮＭＯＳトランジスタ１１２のドレインとの間のノード）に接続され、第１の出力信号ＯＵＴｂを出力する第１の出力ライン１４１と、第２のＮＭＯＳトランジスタ１２２のドレイン１２３（即ち、第２のＰＭＯＳトランジスタ１２１のソースと第２のＮＭＯＳトランジスタ１２２のドレインとの間のノード）に接続され、第２の出力信号ＯＵＴを出力する第２の出力ライン１４２とを有する。
【００２４】
また、レベルシフタ回路１００は、第１のＮＭＯＳトランジスタ１１１と第１のＰＭＯＳトランジスタ１１２の間のノード１１３と、第１の出力ライン１４１の出力端との間の接続或いは非接続を切り替える第１のスイッチ（ＳＷ１）１５１と、第１の出力ライン１４１における第１のスイッチ１５１より下流側（出力端側）の点と第２の出力ライン１４２との間の接続或いは非接続を切り替える第２のスイッチ（ＳＷ２）１５２とを有している。第１のスイッチ１５１と第２のスイッチ１５２は、被制御装置（例えば、図１に示される階調選択回路（ＤＡＣ）１）のストレステストのためのストレステスト回路１５３を構成する。第１のスイッチ１５１と第２のスイッチ１５２は、図示しないスイッチ制御回路からの制御信号によりＯＮ・ＯＦＦが切り換えられる。なお、第１のスイッチ１５１を、第１の出力ライン１４１ではなく、第２の出力ライン１４２に備えることもできる。
【００２５】
図２（ａ），（ｂ）及び図３（ａ），（ｂ）に示されるように、通常動作時、即ち、階調選択動作時には、第１のスイッチ１５１はＯＮ（オン）であり、第２のスイッチ１５２はＯＦＦ（オフ）であり、第１の入力ライン１３１に入力される第１の入力信号ＩＮをＨレベル（図２（ａ），（ｂ））又はＬレベル（図３（ａ），（ｂ））にする。
【００２６】
図２（ａ），（ｂ）に示されるように、第１の入力信号ＩＮをＨレベルにすると、第２の入力信号ＩＮｂはＬレベルになる。このとき、第１のＮＭＯＳトランジスタ１１２はＯＮ、ノード１１３はＬレベル、第２のＰＭＯＳトランジスタ１２１はＯＮになる。また、第２のＮＭＯＳトランジスタ１２２はＯＦＦ、ノード１２３はＨレベル、第１のＰＭＯＳトランジスタ１１５はＯＦＦになる。この結果、ノード１１３に接続された第１の出力ライン１４１の第１の出力信号ＯＵＴｂはＬレベル、ノード１２３に接続された第２の出力ライン１４２の第２の出力信号ＯＵＴはＨレベルになる。
【００２７】
図３（ａ），（ｂ）に示されるように、第１の入力信号ＩＮをＬレベルにすると、第２の入力信号ＩＮｂはＨレベルになる。このとき、第１のＮＭＯＳトランジスタ１１２はＯＦＦ、ノード１１３はＨレベル、第２のＰＭＯＳトランジスタ１２１はＯＦＦになる。また、第２のＮＭＯＳトランジスタ１２２はＯＮ、ノード１２３はＬレベル、第１のＰＭＯＳトランジスタ１１５はＯＮである。この結果、ノード１１３に接続された第１の出力ライン１４１の第１の出力信号ＯＵＴｂはＨレベル、ノード１２３に接続された第２の出力ライン１４２の第２の出力信号ＯＵＴはＬレベルになる。
【００２８】
図４（ａ），（ｂ）に示されるように、ストレステスト時には、第１のスイッチ１５１はＯＦＦ、第２のスイッチ１５２はＯＮ、第１の入力ライン１３１に入力される第１の入力信号ＩＮをＨレベル、第２の入力信号ＩＮｂをＬレベルにする。このとき、第１のＮＭＯＳトランジスタ１１２はＯＮ、ノード１１３はＬレベル、第２のＰＭＯＳトランジスタ１２１はＯＮになる。また、第２のＮＭＯＳトランジスタ１２２はＯＦＦ、ノード１２３はＨレベル、第１のＰＭＯＳトランジスタ１１５はＯＦＦになる。この結果、ノード１２３に接続された第２の出力ラインの第２の出力信号ＯＵＴはＨレベルになり、第２のスイッチ１５２によってノード１２３に接続された第２の出力ラインの第２の出力信号ＯＵＴもＨレベルになる。
【００２９】
階調選択回路１がＮチャンネルトランジスタの場合、図４（ａ），（ｂ）に示されるストレステストを実施することにより、階調選択回路１のすべてのＮチャンネルトランジスタをＯＮにすることができる。仮に、階調選択回路１がＰチャンネルトランジスタで構成されている場合には、第１の入力信号ＩＮをＬレベルにし、第２の入力信号ＩＮｂをＨレベルにして、第１の出力信号ＯＵＴｂ及び第２の出力信号ＯＵＴの両方をＬレベルとすれば、階調選択回路１のすべてのＰチャンネルトランジスタをＯＮにすることができる。
【００３０】
以上説明したように、第１の実施形態に係るレベルシフタ回路１００、このレベルシフタ回路１００を搭載した駆動回路２、この駆動回路２を搭載した表示装置、及びレベルシフタ回路１００を用いて行う階調選択回路１のストレステスト方法によれば、ストレステストの対象となる階調選択回路１内のすべてのトランジスタを同時にＯＮにすることができるので、高電圧ストレステストを効率的に行うことができる。より具体的に言えば、階調電圧Ｖ１〜Ｖ４としてストレス電圧を印加する際に、ストレス電圧のあらゆるパターン走行を行っても、テスト時間に対するトランジスタのＯＮ期間の比率であるデューティ（Ｄｕｔｙ）比が１００％になるため、高電圧ストレステストの効率は最高値となる。
【００３１】
第２の実施形態
図５（ａ）は、本発明の第２の実施形態に係るレベルシフタ回路２００の構成及び通常動作時（階調選択動作時）における動作状態を示し、図５（ｂ）は、レベルシフタ回路２００の通常動作時における動作状態を示す。また、図６（ａ）は、本発明の第２の実施形態に係るレベルシフタ回路２００の構成及び通常動作時における動作状態を示し、図６（ｂ）は、レベルシフタ回路２００の通常動作時における動作状態を示す。さらに、図７（ａ）は、本発明の第２の実施形態に係るレベルシフタ回路２００の構成及びストレステスト時における動作状態を示し、図７（ｂ）は、レベルシフタ回路２００のストレステスト時における動作状態を示す。
【００３２】
図５（ａ），（ｂ）乃至図７（ａ），（ｂ）に示されるように、レベルシフタ回路２００は、第１の基準電位（例えば、グランド電位ＧＮＤ）が印加される第１の基準電位供給ライン２０１と、第１の基準電位と異なる第２の基準電位（例えば、グランド電位よりも絶対値が大きい電位）が印加される第２の基準電位供給ライン２０２と、第１の基準電位供給ライン２０１と第２の基準電位供給ライン２０２との間に接続された第１の出力電位供給回路２１０と、第１の基準電位供給ライン２０１と第２の基準電位供給ライン２０２との間に第１の出力電位供給回路２１０と並列に接続された第２の出力電位供給回路２２０とを有する。第１の出力電位供給回路２１０は、第２の基準電位供給ライン２０２側から順に直列に接続された第１のＰＭＯＳトランジスタ２１１及び第１のＮＭＯＳトランジスタ２１２を有する。第２の出力電位供給回路２２０は、第２の基準電位供給ライン２０２側から順に直列に接続された第２のＰＭＯＳトランジスタ２２１及び第２のＮＭＯＳトランジスタ２２２を有する。
【００３３】
また、レベルシフタ回路２００は、第１のＰＭＯＳトランジスタ２１１のゲート２１５と第２のＰＭＯＳトランジスタ２２１のソース２２３（即ち、第２のＰＭＯＳトランジスタ２２１と第２のＮＭＯＳトランジスタ２２２の間のノード）とを接続する第１の接続ライン２１４と、第２のＰＭＯＳトランジスタ１２１のゲート１２５と第１のＰＭＯＳトランジスタ２１１のソース２１３（即ち、第１のＰＭＯＳトランジスタ２１１と第２のＮＭＯＳトランジスタ２１２の間のノード）とを接続する第２の接続ライン２２４を有する。
【００３４】
また、レベルシフタ回路２００は、第１のＰＭＯＳトランジスタ２１１に並列に接続された第３のＰＭＯＳトランジスタ２５１と、第２のＰＭＯＳトランジスタ２２１に並列に接続された第４のＰＭＯＳトランジスタ２６１と、第１のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２との間に直列に接続された第３のＮＭＯＳトランジスタ２５２と、第２のＰＭＯＳトランジスタ２２１と第２のＮＭＯＳトランジスタ２２２との間に直列に接続された第４のＮＭＯＳトランジスタ２６２と、第３のＰＭＯＳトランジスタ２５１のゲート、第４のＰＭＯＳトランジスタ２６１のゲート、第３のＮＭＯＳトランジスタ２５２のゲート、及び、第４のＮＭＯＳトランジスタ２６２のゲートに接続され、テスト信号ＴＥＳＴｂが印加されるテストライン２７１とを有する。第３のＰＭＯＳトランジスタ２５１、第４のＰＭＯＳトランジスタ２６１、第３のＮＭＯＳトランジスタ２５２、第４のＮＭＯＳトランジスタ２６２、及びテストライン２７１は、レベルシフタ回路２００におけるストレステスト回路を構成する。
【００３５】
また、レベルシフタ回路２００は、第１のＮＭＯＳトランジスタ２１２のゲートに接続され、第１の入力信号ＩＮが入力される第１の入力ライン２３１と、第２のＮＭＯＳトランジスタ２２２のゲートに接続され、第１の入力信号ＩＮを論理反転させた第２の入力信号ＩＮｂが入力される第２の入力ライン２３２と、第１の入力信号ＩＮから第２の入力信号ＩＮｂを生成するためのインバータ２３３とを有する。なお、インバータ２３３は、必ずしもレベルシフタ回路２００の構成である必要ななく、レベルシフタ回路２００に入力信号を供給する図示しない制御回路の構成であってもよい。さらに、レベルシフタ回路２００は、第１のＰＭＯＳトランジスタ２１１のソース２１３（即ち、第１のＰＭＯＳトランジスタ２１１と第１のＮＭＯＳトランジスタ２１２の間のノード）に接続され、第１の出力信号ＯＵＴｂを出力する第１の出力ライン２４１と、第２のＰＭＯＳトランジスタ２１２のソース１２３（即ち、第２のＰＭＯＳトランジスタ２２１と第２のＮＭＯＳトランジスタ２２２の間のノード）に接続され、第２の出力信号ＯＵＴを出力する第２の出力ライン２４２とを有する。
【００３６】
図５（ａ），（ｂ）及び図６（ａ），（ｂ）に示されるように、通常動作時、即ち、階調選択動作時には、テスト信号ＴＥＳＴｂはＨレベルであり、第３のＰＭＯＳトランジスタ２５１はＯＦＦ、第４のＰＭＯＳトランジスタ２６１はＯＦＦ、第３のＮＭＯＳトランジスタ２５２はＯＮ、第４のＮＭＯＳトランジスタ２６２はＯＮになる。
【００３７】
図５（ａ），（ｂ）に示されるように、第１の入力信号ＩＮをＨレベルにすると、第２の入力信号ＩＮｂはＬレベルになる。このとき、第１のＮＭＯＳトランジスタ２１２はＯＮ、ノード２１３はＬレベル、第２のＰＭＯＳトランジスタ２２１はＯＮになる。また、第２のＮＭＯＳトランジスタ２２２はＯＦＦ、ノード２２３はＨレベル、第１のＰＭＯＳトランジスタ２１５はＯＦＦになる。この結果、ノード２１３に接続された第１の出力ライン２４１の第１の出力信号ＯＵＴｂはＬレベル、ノード２２３に接続された第２の出力ライン２４２の第２の出力信号ＯＵＴはＨレベルになる。
【００３８】
図６（ａ），（ｂ）に示されるように、第１の入力信号ＩＮをＬレベルにすると、第２の入力信号ＩＮｂはＨレベルになる。このとき、第１のＮＭＯＳトランジスタ２１２はＯＦＦ、ノード２１３はＨレベル、第２のＰＭＯＳトランジスタ２２１はＯＦＦになる。また、第２のＮＭＯＳトランジスタ２２２はＯＮ、ノード２２３はＬレベル、第１のＰＭＯＳトランジスタ２１５はＯＮになる。この結果、ノード２１３に接続された第１の出力ライン２４１の第１の出力信号ＯＵＴｂはＨレベルになり、ノード２２３に接続された第２の出力ライン２４２の第２の出力信号ＯＵＴはＬレベルになる。
【００３９】
図７（ａ），（ｂ）に示されるように、ストレステスト時には、テスト信号ＴＥＳＴｂはＬレベルであり、第３のＰＭＯＳトランジスタ２５１はＯＮ、第４のＰＭＯＳトランジスタ２６１はＯＮ、第３のＮＭＯＳトランジスタ２５２はＯＦＦ、第４のＮＭＯＳトランジスタ２６２はＯＦＦになる。この結果、ノード２１３及び２２３の両方がＨレベルになる。したがって、ノード２１３に接続された第１の出力ライン２４１の第１の出力信号ＯＵＴｂはＨレベル、ノード２２３に接続された第２の出力ライン２４２の第２の出力信号ＯＵＴもＨレベルになる。
【００４０】
階調選択回路１がＮチャンネルトランジスタの場合、図７（ａ），（ｂ）に示されるストレステストを実施することにより、階調選択回路１のすべてのＮチャンネルトランジスタをＯＮにすることができる。
【００４１】
以上説明したように、第２の実施形態に係るレベルシフタ回路２００、このレベルシフタ回路２００を搭載した駆動回路２、この駆動回路２を搭載した表示装置、及びレベルシフタ回路２００を用いて行う階調選択回路１のストレステスト方法によれば、第１の実施形態の場合と同様に、ストレステストの対象となる階調選択回路１内のすべてのトランジスタを同時にＯＮにすることができるので、第１の実施形態の場合と同様に、高電圧ストレステストを効率的に行うことができる。
【００４２】
第３の実施形態
図８（ａ）は、本発明の第３の実施形態に係るレベルシフタ回路３００の構成及び通常動作時（階調選択動作時）における動作状態を示し、図８（ｂ）は、レベルシフタ回路３００の通常動作時における動作状態を示す。また、図９（ａ）は、本発明の第３の実施形態に係るレベルシフタ回路３００の構成及び通常動作時における動作状態を示し、図９（ｂ）は、レベルシフタ回路３００の通常動作時における動作状態を示す。さらに、図１０（ａ）は、本発明の第３の実施形態に係るレベルシフタ回路３００の構成及びストレステスト時における動作状態を示し、図１０（ｂ）は、レベルシフタ回路３００のストレステスト時における動作状態を示す。
【００４３】
図８（ａ），（ｂ）乃至図１０（ａ），（ｂ）に示されるように、レベルシフタ回路３００は、第１の基準電位（例えば、グランド電位ＧＮＤ）が印加される第１の基準電位供給ライン３０１と、第１の基準電位と異なる第２の基準電位（例えば、グランド電位よりも絶対値が大きい電位）が印加される第２の基準電位供給ライン３０２と、第１の基準電位供給ライン３０１と第２の基準電位供給ライン３０２との間に接続された第１の出力電位供給回路３１０と、第１の基準電位供給ライン３０１と第２の基準電位供給ライン３０２との間に第１の出力電位供給回路３１０と並列に接続された第２の出力電位供給回路３２０とを有する。第１の出力電位供給回路３１０は、第２の基準電位供給ライン３０２側から順に直列に接続された第１のＰＭＯＳトランジスタ３１１及び第１のＮＭＯＳトランジスタ３１２を有する。第２の出力電位供給回路３２０は、第２の基準電位供給ライン３０２側から順に直列に接続された第２のＰＭＯＳトランジスタ３２１及び第２のＮＭＯＳトランジスタ３２２を有する。
【００４４】
また、レベルシフタ回路３００は、第１のＰＭＯＳトランジスタ３１１のゲート３１５と第２のＮＭＯＳトランジスタ３２２のドレイン３２３（即ち、第２のＰＭＯＳトランジスタ３２１と第２のＮＭＯＳトランジスタ３２２の間のノード）とを接続する第１の接続ライン３１４と、第２のＰＭＯＳトランジスタ３２１のゲート３２５と第１のＮＭＯＳトランジスタ３１２のドレイン３１３（即ち、第１のＰＭＯＳトランジスタ３１１と第１のＮＭＯＳトランジスタ３１３の間のノード）とを接続する第２の接続ライン３２４を有する。
【００４５】
また、レベルシフタ回路３００は、第１のＰＭＯＳトランジスタ３１１と第１のＮＭＯＳトランジスタ３１２との間に直列に接続された第３のＰＭＯＳトランジスタ３５１と、第２のＰＭＯＳトランジスタ３２１と第２のＮＭＯＳトランジスタ３２２との間に直列に接続された第４のＰＭＯＳトランジスタ３６１と、第１のＮＭＯＳトランジスタ３１２と並列に接続された第３のＮＭＯＳトランジスタ３５２と、第２のＮＭＯＳトランジスタ３２２と並列に接続された第４のＮＭＯＳトランジスタ３６２と、第３のＰＭＯＳトランジスタ３５１のゲート、第４のＰＭＯＳトランジスタ３６１のゲート、第３のＮＭＯＳトランジスタ３５２のゲート、及び、第４のＮＭＯＳトランジスタ３６２のゲートに接続され、テスト信号ＴＥＳＴが印加されるテストライン３７１とを有する。第３のＰＭＯＳトランジスタ３５１、第４のＰＭＯＳトランジスタ３６１、第３のＮＭＯＳトランジスタ３５２、第４のＮＭＯＳトランジスタ３６２、及びテストライン３７１は、レベルシフタ回路３００におけるストレステスト回路を構成する。
【００４６】
また、レベルシフタ回路３００は、第１のＮＭＯＳトランジスタ３１２のゲートに接続され、第１の入力信号ＩＮが入力される第１の入力ライン３３１と、第２のＮＭＯＳトランジスタ３２２のゲートに接続され、第１の入力信号ＩＮを論理反転させた第２の入力信号ＩＮｂが入力される第２の入力ライン３３２と、第１の入力信号ＩＮから第２の入力信号ＩＮｂを生成するためのインバータ３３３を有する。なお、インバータ３３３は、必ずしもレベルシフタ回路３００の構成である必要ななく、レベルシフタ回路３００に入力信号を供給する図示しない制御回路の構成であってもよい。さらに、レベルシフタ回路３００は、第１のＮＭＯＳトランジスタ３１２のドレイン３１３（即ち、第１のＰＭＯＳトランジスタ３１１と第１のＮＭＯＳトランジスタ３１２の間のノード）に接続され、第１の出力信号ＯＵＴｂを出力する第１の出力ライン３４１と、第２のＮＭＯＳトランジスタ３２２のドレイン３２３（即ち、第２のＰＭＯＳトランジスタ３２１と第２のＮＭＯＳトランジスタ３２２の間のノード）に接続され、第２の出力信号ＯＵＴを出力する第２の出力ライン３４２とを有する。
【００４７】
図８（ａ），（ｂ）及び図９（ａ），（ｂ）に示されるように、通常動作時、即ち、階調選択動作時には、テスト信号ＴＥＳＴはＬレベルであり、第３のＰＭＯＳトランジスタ３５１はＯＮ、第４のＰＭＯＳトランジスタ３６１はＯＮ、第３のＮＭＯＳトランジスタ３５２はＯＦＦ、第４のＮＭＯＳトランジスタ３６２はＯＦＦになる。
【００４８】
図８（ａ），（ｂ）に示されるように、第１の入力信号ＩＮをＨレベルにすると、第２の入力信号ＩＮｂはＬレベルになる。このとき、第１のＮＭＯＳトランジスタ３１２はＯＮ、ノード３１３はＬレベル、第２のＰＭＯＳトランジスタ３２１はＯＮになる。また、第２のＮＭＯＳトランジスタ３２２はＯＦＦ、ノード３２３はＨレベル、第１のＰＭＯＳトランジスタ３１５はＯＦＦになる。この結果、ノード３１３に接続された第１の出力ライン３４１の第１の出力信号ＯＵＴｂはＬレベル、ノード３２３に接続された第２の出力ライン３４２の第２の出力信号ＯＵＴはＨレベルになる。
【００４９】
図９（ａ），（ｂ）に示されるように、第１の入力信号ＩＮをＬレベルにすると、第２の入力信号ＩＮｂはＨレベルになる。このとき、第１のＮＭＯＳトランジスタ３１２はＯＦＦ、ノード３１３はＨレベル、第２のＰＭＯＳトランジスタ３２１はＯＦＦになる。また、第２のＮＭＯＳトランジスタ３２２はＯＮ、ノード３２３はＬレベル、第１のＰＭＯＳトランジスタ３１５はＯＮになる。この結果、ノード３１３に接続された第１の出力ライン３４１の第１の出力信号ＯＵＴｂはＨレベル、ノード３２３に接続された第２の出力ライン３４２の第２の出力信号ＯＵＴはＬレベルになる。
【００５０】
図１０（ａ），（ｂ）に示されるように、ストレステスト時には、テスト信号ＴＥＳＴはＨレベルであり、第３のＰＭＯＳトランジスタ３５１はＯＦＦ、第４のＰＭＯＳトランジスタ３６１はＯＦＦ、第３のＮＭＯＳトランジスタ３５２はＯＮ、第４のＮＭＯＳトランジスタ３６２はＯＮになる。この結果、ノード３１３はＬレベル、ノード３２３もＬレベルになる。したがって、図１０（ａ），（ｂ）に示されるように、入力信号ＩＮ，ＩＮｂにかかわらず、ノード３１３に接続された第１の出力ライン３４１の第１の出力信号ＯＵＴｂはＬレベル、ノード３２３に接続された第２の出力ライン３４２の第２の出力信号ＯＵＴもＬレベルになる。
【００５１】
階調選択回路がＰチャンネルトランジスタの場合、図１０（ａ），（ｂ）に示されるストレステストを実施することにより、階調選択回路のすべてのＰチャンネルトランジスタをＯＮにすることができる。
【００５２】
以上説明したように、第３の実施形態に係るレベルシフタ回路３００、このレベルシフタ回路３００を搭載した駆動回路、この駆動回路を搭載した表示装置、及びレベルシフタ回路３００を用いて行う階調選択回路のストレステスト方法によれば、ストレステストの対象となる階調選択回路内のすべてのトランジスタを同時にＯＮにすることができるので、第１及び第２の実施形態の場合と同様に、高電圧ストレステストを効率的に行うことができる。
【００５３】
第４の実施形態
図１１（ａ）は、本発明の第４の実施形態に係るレベルシフタ回路４００の構成及び通常動作時（階調選択動作時）における動作状態を示し、図１１（ｂ）は、レベルシフタ回路４００の通常動作時における動作状態を示す。また、図１２（ａ）は、本発明の第４の実施形態に係るレベルシフタ回路４００の構成及び通常動作時における動作状態を示し、図１２（ｂ）は、レベルシフタ回路４００の通常動作時における動作状態を示す。さらに、図１３（ａ）は、本発明の第４の実施形態に係るレベルシフタ回路４００の構成及びストレステスト時における動作状態を示し、図１３（ｂ）は、レベルシフタ回路４００のストレステスト時における動作状態を示す。
【００５４】
図１１（ａ），（ｂ）乃至図１３（ａ），（ｂ）に示されるように、レベルシフタ回路４００は、第１の基準電位（例えば、グランド電位ＧＮＤ）が印加される第１の基準電位供給ライン４０１と、第１の基準電位と異なる第２の基準電位（例えば、グランド電位よりも絶対値が大きい電位）が印加される第２の基準電位供給ライン４０２と、第１の基準電位供給ライン４０１と第２の基準電位供給ライン４０２との間に接続された第１の出力電位供給回路４１０と、第１の基準電位供給ライン４０１と第２の基準電位供給ライン４０２との間に第１の出力電位供給回路４１０と並列に接続された第２の出力電位供給回路４２０とを有する。第１の出力電位供給回路４１０は、第２の基準電位供給ライン４０２側から順に直列に接続された第１のＰＭＯＳトランジスタ４１１及び第１のＮＭＯＳトランジスタ４１２を有する。第２の出力電位供給回路４２０は、第２の基準電位供給ライン４０２側から順に直列に接続された第２のＰＭＯＳトランジスタ４２１及び第２のＮＭＯＳトランジスタ４２２を有する。
【００５５】
また、レベルシフタ回路４００は、第１のＰＭＯＳトランジスタ４１１のゲート４１５と第２のＰＭＯＳトランジスタ４２１のソース４２３（即ち、第２のＰＭＯＳトランジスタ４２１と第２のＮＭＯＳトランジスタ４２２の間のノード）とを接続する第１の接続ライン４１４と、第２のＰＭＯＳトランジスタ４２１のゲート４２５と第１のＰＭＯＳトランジスタ４１１のソース４１３（即ち、第１のＰＭＯＳトランジスタ４１１と第２のＮＭＯＳトランジスタ４１２の間のノード）とを接続する第２の接続ライン４２４とを有する。
【００５６】
また、レベルシフタ回路４００は、第１のＰＭＯＳトランジスタ４１１と並列に接続された第３のＰＭＯＳトランジスタ４５１と、第２のＰＭＯＳトランジスタ４２１と並列に接続された第４のＰＭＯＳトランジスタ４６１とを有する。また、レベルシフタ回路４００は、テスト信号ＴＥＳＴが入力される第１のテストライン４７１と、テスト信号ＴＥＳＴを論理反転させたテスト信号ＴＥＳＴｂが入力される第２のテストライン４７２と、２入力のＮＯＲ回路４７４，４７５とを有する。ＮＯＲ回路４７４の入力には、入力信号ＩＮｂとテスト信号ＴＥＳＴが入力され、ＮＯＲ回路４７４の出力は、第１のＮＭＯＳトランジスタ４１２のゲートに入力される。ＮＯＲ回路４７５の入力には、入力信号ＩＮとテスト信号ＴＥＳＴｂが入力され、ＮＯＲ回路４７５の出力は、第２のＮＭＯＳトランジスタ４２２のゲートに入力される。第１のテストライン４７１と、第２のテストライン４７２と、ＮＯＲ回路４７４，４７５は、第１のＮＭＯＳトランジスタ４１２、第２のＮＭＯＳトランジスタ４２２、第３のＰＭＯＳトランジスタ４５１、及び第４のＰＭＯＳトランジスタ４６１のＯＮ・ＯＦＦを制御する駆動制御回路を構成する。
【００５７】
また、レベルシフタ回路４００は、第１のＮＭＯＳトランジスタ４１２のゲートに接続され、第１の入力信号ＩＮが入力される第１の入力ライン４３１と、第２のＮＭＯＳトランジスタ４２２のゲートに接続され、第１の入力信号ＩＮを論理反転させた第２の入力信号ＩＮｂが入力される第２の入力ライン４３２と、第１の入力信号ＩＮから第２の入力信号ＩＮｂを生成するためのインバータ４３３を有する。なお、インバータ４３３は、必ずしもレベルシフタ回路４００の構成である必要ななく、レベルシフタ回路４００に入力信号を供給する図示しない制御回路の構成であってもよい。さらに、レベルシフタ回路４００は、第１のＰＭＯＳトランジスタ４１１のソース４１３（即ち、第１のＰＭＯＳトランジスタ４１１と第１のＮＭＯＳトランジスタ４１２の間のノード）に接続され、第１の出力信号ＯＵＴｂを出力する第１の出力ライン４４１と、第２のＰＭＯＳトランジスタ４１２のソース４２３（即ち、第２のＰＭＯＳトランジスタ４２１と第２のＮＭＯＳトランジスタ４２２の間のノード）に接続され、第２の出力信号ＯＵＴを出力する第２の出力ライン４４２とを有する。
【００５８】
図１１（ａ），（ｂ）及び図１２（ａ），（ｂ）に示されるように、通常動作時、即ち、階調選択動作時には、テスト信号ＴＥＳＴはＬレベル、テスト信号ＴＥＳＴｂはＨレベルであり、第３のＰＭＯＳトランジスタ４５１はＯＦＦ、第４のＰＭＯＳトランジスタ４６１はＯＦＦになる。
【００５９】
図１１（ａ），（ｂ）に示されるように、第２の入力信号ＩＮｂをＬレベル、第１の入力信号ＩＮをＨレベルにすると、ＮＯＲ回路４７４はＨレベルを出力し、第１のＮＭＯＳトランジスタ４１２はＯＮになり、ＮＯＲ回路４７５はＬレベルを出力し、第２のＮＭＯＳトランジスタ４２２はＯＦＦになる。この結果、ノード４１３はＬレベル、第２のＰＭＯＳトランジスタ４２１はＯＮになる。また、第２の入力信号ＩＮｂはＬレベルであるので、第２のＮＭＯＳトランジスタ４２２はＯＦＦ、第２のＰＭＯＳトランジスタ４２１はＯＮ、ノード４２３はＨレベル、第１のＰＭＯＳトランジスタ４１５はＯＦＦになる。この結果、ノード４１３に接続された第１の出力ライン４４１の第１の出力信号ＯＵＴｂはＬレベル、ノード４２３に接続された第２の出力ライン４４２の第２の出力信号ＯＵＴはＨレベルになる。
【００６０】
図１２（ａ），（ｂ）に示されるように、第２の入力信号ＩＮｂをＨレベルにし、第１の入力信号ＩＮをＬレベルにすると、ＮＯＲ回路４７４はＬレベルを出力し、第１のＮＭＯＳトランジスタ４１２はＯＦＦになり、ＮＯＲ回路４７５はＨレベルを出力し、第２のＮＭＯＳトランジスタ４２２はＯＮになる。この結果、ノード４１３はＨレベル、第２のＰＭＯＳトランジスタ４２１はＯＦＦになる。また、第２の入力信号ＩＮｂはＨレベルであるので、第２のＮＭＯＳトランジスタ４２２はＯＮ、第２のＰＭＯＳトランジスタ４２１はＯＦＦ、ノード４２３はＬレベル、第１のＰＭＯＳトランジスタ４１５はＯＮになる。この結果、ノード４１３に接続された第１の出力ライン４４１の第１の出力信号ＯＵＴｂはＨレベル、ノード４２３に接続された第２の出力ライン４４２の第２の出力信号ＯＵＴはＬレベルになる。
【００６１】
図１３（ａ），（ｂ）に示されるように、ストレステスト時には、テスト信号ＴＥＳＴはＨレベル、テスト信号ＴＥＳＴｂはＬレベルであり、第３のＰＭＯＳトランジスタ４５１はＯＮ、第４のＰＭＯＳトランジスタ４６１もＯＮになる。この結果、ノード４１３はＨレベル、ノード４２３もＨレベルになる。したがって、ノード４１３に接続された第１の出力ライン４４１の第１の出力信号ＯＵＴｂはＨレベル、ノード４２３に接続された第２の出力ライン４４２の第２の出力信号ＯＵＴもＨレベルになる。
【００６２】
階調選択回路１がＮチャンネルトランジスタで構成された場合、図１３（ａ），（ｂ）に示されるストレステストを実施することにより、階調選択回路１のすべてのＮチャンネルトランジスタをＯＮにすることができる。
【００６３】
以上説明したように、第４の実施形態に係るレベルシフタ回路４００、このレベルシフタ回路４００を搭載した駆動回路、この駆動回路を搭載した表示装置、及びレベルシフタ回路４００を用いて行う階調選択回路のストレステスト方法によれば、ストレステストの対象となる階調選択回路１内のすべてのトランジスタを同時にＯＮにすることができるので、第１乃至第３の実施形態の場合と同様に、高電圧ストレステストを効率的に行うことができる。
【００６４】
また、第４の実施形態に係るレベルシフタ回路４００においては、回路のレイアウト面積を小さくできる効果がある。その理由は以下の２点である。第１の理由は以下の通りである。電圧振幅の小さい（ＮＭＯＳトランジスタのゲート入力の電圧振幅）ＮＭＯＳトランジスタ側のテスト回路制御を低電圧振幅（テスト信号ＴＥＳＴ）の時点で行い、電圧振幅の大きいＰＭＯＳトランジスタ側のテスト回路制御を高電圧振幅（テスト信号ＴＥＳＴｂ）で行う。このように、低電圧側で論理制御を行うことによって、レイアウト面積の大きい高電圧トランジスタで回路構成する場合よりも、小さい面積でレイアウトを行うことが可能になる。また、第２の理由は以下の通りである。レベルシフタ回路の入力側（入力信号ＩＮやＩＮｂをゲート信号として入力するトランジスタ、例えば、ＮＭＯＳトランジスタ）のゲート電圧は、高電圧トランジスタのソース−ドレイン振幅よりも小さい電圧振幅であるため、Ｉｄｓ（ソース−ドレイン電流）を十分に確保するために大きなディメンション（ゲート幅）で構成しなければならない。したがって、仮に、第４の実施形態におけるレベルシフタ回路の構成を実現するために、低電圧振幅のトランジスタを直列接続した構成を採用すると、直列接続により抵抗成分が２倍になるので、トランジスタに約２倍のゲート幅（トランジスタのＩｄｓを２倍にする）が必要になる。
【００６５】
第５の実施形態
図１４（ａ）は、本発明の第５の実施形態に係るレベルシフタ回路５００の構成及び通常動作時（階調選択動作時）における動作状態を示し、図１４（ｂ）は、レベルシフタ回路５００の通常動作時における動作状態を示す。また、図１５（ａ）は、本発明の第５の実施形態に係るレベルシフタ回路５００の構成及び通常動作時における動作状態を示し、図１５（ｂ）は、レベルシフタ回路５００の通常動作時における動作状態を示す。さらに、図１６（ａ）は、本発明の第５の実施形態に係るレベルシフタ回路５００の構成及びストレステスト時における動作状態を示し、図１６（ｂ）は、レベルシフタ回路５００のストレステスト時における動作状態を示す。
【００６６】
図１４（ａ），（ｂ）乃至図１６（ａ），（ｂ）に示されるように、レベルシフタ回路５００は、第１の基準電位（例えば、グランド電位ＧＮＤ）が印加される第１の基準電位供給ライン５０１と、第１の基準電位と異なる第２の基準電位（例えば、グランド電位よりも絶対値が大きい電位）が印加される第２の基準電位供給ライン５０２と、第１の基準電位供給ライン５０１と第２の基準電位供給ライン５０２との間に接続された第１の出力電位供給回路５１０と、第１の基準電位供給ライン５０１と第２の基準電位供給ライン５０２との間に第１の出力電位供給回路５１０と並列に接続された第２の出力電位供給回路５２０とを有する。第１の出力電位供給回路５１０は、第２の基準電位供給ライン５０２側から順に直列に接続された第１のＰＭＯＳトランジスタ５１１及び第１のＮＭＯＳトランジスタ５１２を有する。第２の出力電位供給回路５２０は、第２の基準電位供給ライン５０２側から順に直列に接続された第２のＰＭＯＳトランジスタ５２１及び第２のＮＭＯＳトランジスタ５２２を有する。
【００６７】
また、レベルシフタ回路５００は、第１のＰＭＯＳトランジスタ５１１のゲート５１５と第２のＮＭＯＳトランジスタ５２２のドレイン５２３（即ち、第２のＰＭＯＳトランジスタ５２１と第２のＮＭＯＳトランジスタ５２２の間のノード）とを接続する第１の接続ライン５１４と、第２のＰＭＯＳトランジスタ５２１のゲート５２５と第１のＮＭＯＳトランジスタ５１２のドレイン５１３（即ち、第１のＰＭＯＳトランジスタ５１１と第１のＮＭＯＳトランジスタ５１２の間のノード）とを接続する第２の接続ライン５２４とを有する。
【００６８】
また、レベルシフタ回路５００は、第１のＰＭＯＳトランジスタ５１１と第１のＮＭＯＳトランジスタ５１２との間に直列に接続された第３のＰＭＯＳトランジスタ５５１と、第２のＰＭＯＳトランジスタ５２１と第２のＮＭＯＳトランジスタ５２２との間に直列に接続された第４のＰＭＯＳトランジスタ５６１とを有する。また、レベルシフタ回路５００は、テスト信号ＴＥＳＴが入力される第１のテストライン５７１と、テスト信号ＴＥＳＴを論理反転させたテスト信号ＴＥＳＴｂが入力される第２のテストライン５７２と、２入力のＮＡＭＤ回路５７４，５７５とを有する。ＮＡＭＤ回路５７４の入力には、入力信号ＩＮｂとテスト信号ＴＥＳＴｂが入力され、ＮＡＮＤ回路５７４の出力は、第１のＮＭＯＳトランジスタ５１２のゲートに入力される。ＮＡＮＤ回路５７５の入力には、入力信号ＩＮとテスト信号ＴＥＳＴｂが入力され、ＮＡＮＤ回路５７５の出力は、第２のＮＭＯＳトランジスタ５２２のゲートに入力される。第１のテストライン５７１と、第２のテストライン５７２と、ＮＡＮＤ回路５７４，５７５は、第１のＮＭＯＳトランジスタ５１２、第２のＮＭＯＳトランジスタ５２２、第３のＰＭＯＳトランジスタ５５１、及び第４のＰＭＯＳトランジスタ５６１のＯＮ・ＯＦＦを制御する駆動制御回路を構成する。
【００６９】
また、レベルシフタ回路５００は、第１のＮＭＯＳトランジスタ５１２のゲートに接続され、第１の入力信号ＩＮが入力される第１の入力ライン５３１と、第２のＮＭＯＳトランジスタ５２２のゲートに接続され、第２の入力信号ＩＮｂが入力される第２の入力ライン５３２と、第１の入力信号ＩＮから第２の入力信号ＩＮｂを生成するためのインバータ５３３とを有する。なお、インバータ５３３は、必ずしもレベルシフタ回路５００の構成である必要ななく、レベルシフタ回路５００に入力信号を供給する図示しない制御回路の構成であってもよい。さらに、レベルシフタ回路５００は、第１のＮＭＯＳトランジスタ５１２のドレイン５１３（即ち、第１のＰＭＯＳトランジスタ５１１と第１のＮＭＯＳトランジスタ５１２の間のノード）に接続され、第１の出力信号ＯＵＴｂを出力する第１の出力ライン５４１と、第２のＮＭＯＳトランジスタ５２２のドレイン５２３（即ち、第２のＰＭＯＳトランジスタ５２１と第２のＮＭＯＳトランジスタ５２２の間のノード）に接続され、第２の出力信号ＯＵＴを出力する第２の出力ライン５４２とを有する。
【００７０】
図１４（ａ），（ｂ）及び図１５（ａ），（ｂ）に示されるように、通常動作時、即ち、階調選択動作時には、テスト信号ＴＥＳＴはＬレベル、テスト信号ＴＥＳＴｂはＨレベルであり、第３のＰＭＯＳトランジスタ５５１はＯＦＦ、第４のＰＭＯＳトランジスタ５６１はＯＦＦになる。
【００７１】
図１４（ａ），（ｂ）に示されるように、第２の入力信号ＩＮｂをＬレベル、第１の入力信号ＩＮをＨレベルにすると、ＮＡＮＤ回路５７４はＨレベルを出力し、第１のＮＭＯＳトランジスタ５１２はＯＮになり、ＮＡＮＤ回路５７５はＬレベルを出力し、第２のＮＭＯＳトランジスタ５２２はＯＦＦになる。この結果、ノード５１３はＬレベル、第２のＰＭＯＳトランジスタ５２１はＯＮになる。また、第２のＮＭＯＳトランジスタ５２２はＯＦＦ、第２のＰＭＯＳトランジスタ５２１はＯＮ、ノード５２３はＨレベル、第１のＰＭＯＳトランジスタ５１５はＯＦＦになる。この結果、ノード５１３に接続された第１の出力ライン５４１の第１の出力信号ＯＵＴｂはＬレベル、ノード５２３に接続された第２の出力ライン５４２の第２の出力信号ＯＵＴはＨレベルになる。
【００７２】
図１５（ａ），（ｂ）に示されるように、第２の入力信号ＩＮｂをＨレベルにし、第１の入力信号ＩＮをＬレベルにすると、ＮＡＮＤ回路５７４はＬレベルを出力し、第１のＮＭＯＳトランジスタ５１２はＯＦＦになり、ＮＡＮＤ回路５７５はＨレベルを出力し、第２のＮＭＯＳトランジスタ５２２はＯＮになる。この結果、ノード５１３はＨレベル、第２のＰＭＯＳトランジスタ５２１はＯＦＦになる。また、第２のＮＭＯＳトランジスタ５２２はＯＮ、第２のＰＭＯＳトランジスタ５２１はＯＦＦ、ノード５２３はＬレベル、第１のＰＭＯＳトランジスタ５１５はＯＮになる。この結果、ノード５１３に接続された第１の出力ライン５４１の第１の出力信号ＯＵＴｂはＨレベル、ノード５２３に接続された第２の出力ライン５４２の第２の出力信号ＯＵＴはＬレベルになる。
【００７３】
図１６（ａ），（ｂ）に示されるように、ストレステスト時には、テスト信号ＴＥＳＴはＨレベル、テスト信号ＴＥＳＴｂはＬレベルであり、第３のＰＭＯＳトランジスタ５５１はＯＮ、第４のＰＭＯＳトランジスタ５６１もＯＮになる。この結果、ノード５１３はＨレベル、ノード５２３もＨレベルになる。したがって、ノード５１３に接続された第１の出力ライン５４１の第１の出力信号ＯＵＴｂはＨレベル、ノード５２３に接続された第２の出力ライン５４２の第２の出力信号ＯＵＴもＨレベルになる。
【００７４】
階調選択回路がＰチャンネルトランジスタで構成された場合、図１６（ａ），（ｂ）に示されるストレステストを実施することにより、階調選択回路のすべてのＰチャンネルトランジスタをＯＮにすることができる。
【００７５】
以上説明したように、第５の実施形態に係るレベルシフタ回路５００、このレベルシフタ回路５００を搭載した駆動回路、この駆動回路を搭載した表示装置、及びレベルシフタ回路５００を用いて行う階調選択回路のストレステスト方法によれば、ストレステストの対象となる階調選択回路１内のすべてのトランジスタを同時にＯＮにすることができるので、第１乃至第４の実施形態の場合と同様に、高電圧ストレステストを効率的に行うことができる。また、第５の実施形態によれば、第４の実施形態と同様に、レイアウト面積を縮小できる。
【００７６】
なお、上記説明においては、第１の出力電位供給回路１１０，２１０，３１０，４１０，５１０が、１個のＰＭＯＳトランジスタ１１１，２１１，３１１，４１１，５１１と１個のＮＭＯＳトランジスタ１１２，２１２，３１２，４１２，５１２から構成され、また、第２の出力電位供給回路１２０，２２０，３２０，４２０，５２０が、１個のＰＭＯＳトランジスタ１２１，２２１，３２１，４２１，５２１と１個のＮＭＯＳトランジスタ１２２，２２２，３２２，４２２，５２２から構成される場合を説明したが、第１の出力電位供給回路１１０，２１０，３１０，４１０，５１０及び第２の出力電位供給回路１２０，２２０，３２０，４２０，５２０を、同様の機能を有する他の回路によって構成してもよい。
【００７７】
また、上記説明においては、ＤＡＣ回路による電圧階調の選択する回路を例示して説明したが、本発明は、複数本の信号線の内の１本を選択するマルチプレクス回路に対しても適用可能である。
【図面の簡単な説明】
【００７８】
【図１】（ａ）は、本発明の第１、第２、及び第４の実施形態のレベルシフタ回路及び階調選択回路の構成を示し、（ｂ）は、ストレステスト時におけるレベルシフタ回路及び階調選択回路の動作状態を示す。
【図２】（ａ）は、本発明の第１の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図３】（ａ）は、本発明の第１の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図４】（ａ）は、本発明の第１の実施形態に係るレベルシフタ回路の構成及びストレステスト時における動作状態を示し、（ｂ）は、レベルシフタ回路のストレステスト時における動作状態を示す。
【図５】（ａ）は、本発明の第２の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図６】（ａ）は、本発明の第２の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図７】（ａ）は、本発明の第２の実施形態に係るレベルシフタ回路の構成及びストレステスト時における動作状態を示し、（ｂ）は、レベルシフタ回路のストレステスト時における動作状態を示す。
【図８】（ａ）は、本発明の第３の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図９】（ａ）は、本発明の第３の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図１０】（ａ）は、本発明の第３の実施形態に係るレベルシフタ回路の構成及びストレステスト時における動作状態を示し、（ｂ）は、レベルシフタ回路のストレステスト時における動作状態を示す。
【図１１】（ａ）は、本発明の第４の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図１２】（ａ）は、本発明の第４の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図１３】（ａ）は、本発明の第４の実施形態に係るレベルシフタ回路の構成及びストレステスト時における動作状態を示し、（ｂ）は、レベルシフタ回路のストレステスト時における動作状態を示す。
【図１４】（ａ）は、本発明の第５の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図１５】（ａ）は、本発明の第５の実施形態に係るレベルシフタ回路の構成及び階調選択動作時における動作状態を示し、（ｂ）は、レベルシフタ回路の階調選択動作時における動作状態を示す。
【図１６】（ａ）は、本発明の第５の実施形態に係るレベルシフタ回路の構成及びストレステスト時における動作状態を示し、（ｂ）は、レベルシフタ回路のストレステスト時における動作状態を示す。
【図１７】（ａ）は、従来のレベルシフタ回路及びストレステスト対象となる階調選択回路の構成を示し、（ｂ）は、従来のストレステスト時のレベルシフタ回路及び階調選択回路の動作状態を示す。
【図１８】（ａ）は、従来のレベルシフタ回路の構成を示し、（ｂ）は、従来のレベルシフタ回路の動作状態を示す。
【符号の説明】
【００７９】
１  階調選択回路（被制御回路）、
２  駆動回路、
３  表示パネル、
４，５，１００，２００，３００，４００，５００  レベルシフタ回路、
１０１，２０１，３０１，４０１，５０１  第１の基準電位供給ライン、
１０２，２０２，３０２，４０２，５０２  第２の基準電位供給ライン、
１１０，２１０，３１０，４１０，５１０  第１の出力電位供給回路、
１１１，２１１，３１１，４１１，５１１  第１のＰＭＯＳトランジスタ、
１１２，２１２，３１２，４１２，５１２  第１のＮＭＯＳトランジスタ、
１１３，２１３，３１３，４１３，５１３  第１のＮＭＯＳトランジスタのドレイン、
１１４，２１４，３１４，４１４，５１４  第１の接続ライン、
１１５，２１５，３１５，４１５，５１５  第１のＰＭＯＳトランジスタのゲート、
１２０，２２０，３２０，４２０，５２０  第２の出力電位供給回路、
１２１，２２１，３２１，４２１，５２１  第２のＰＭＯＳトランジスタ、
１２２，２２２，３２２，４２２，５２２  第２のＮＭＯＳトランジスタ、
１２３，２２３，３２３，４２３，５２３  第２のＮＭＯＳトランジスタのドレイン、
１２４，２２４，３２４，４２４，５２４  第２の接続ライン、
１２５，２２５，３２５，４２５，５２５  第２のＰＭＯＳトランジスタのゲート、
１３１，２３１，３３１，４３１，５３１  第１の入力ライン、
１３２，２３２，３３２，４３２，５３２  第２の入力ライン、
１３３，２３３，３３３，４３３，５３３  インバータ、
１４１，２４１，３４１，４４１，５４１  第１の出力ライン、
１４２，２４２，３４２，４４２，５４２  第２の出力ライン、
１５１  ストレステスト回路を構成する第１のスイッチ、
１５２  ストレステスト回路を構成する第２のスイッチ、
１５３  ストレステスト回路、
２５１  ストレステスト回路を構成する第３のＰＭＯＳトランジスタ、
２５２  ストレステスト回路を構成する第３のＮＭＯＳトランジスタ、
２６１  ストレステスト回路を構成する第４のＰＭＯＳトランジスタ、
２６２  ストレステスト回路を構成する第４のＮＭＯＳトランジスタ、
２７１  ストレステスト回路を構成するテストライン、
３５１  ストレステスト回路を構成する第３のＰＭＯＳトランジスタ、
３５２  ストレステスト回路を構成する第３のＮＭＯＳトランジスタ、
３６１  ストレステスト回路を構成する第４のＰＭＯＳトランジスタ、
３６２  ストレステスト回路を構成する第４のＮＭＯＳトランジスタ、
３７１  ストレステスト回路を構成するテストライン、
４５１  ストレステスト回路を構成する第３のＰＭＯＳトランジスタ、
４６１  ストレステスト回路を構成する第４のＰＭＯＳトランジスタ、
４７１，４７２  ストレステスト回路を構成するテストライン、
４７４，４７５  ストレステスト回路を構成するＮＯＲ回路、
５５１  ストレステスト回路を構成する第３のＰＭＯＳトランジスタ、
５６１  ストレステスト回路を構成する第４のＰＭＯＳトランジスタ、
５７１，５７２  ストレステスト回路を構成するテストライン、
５７４，５７５  ストレステスト回路を構成するＮＡＮＤ回路、
ＴＥＳＴ  テスト信号、
ＴＥＳＴｂ  反転したテスト信号、
ＩＮ  第１の入力信号、
ＩＮｂ  第２の入力信号、
ＯＵＴｂ  第１の出力信号、
ＯＵＴ  第２の出力信号、
ＢＩＴｎ，ＢＩＴｎｂ  ＢＩＴｎレベルシフタ回路への出力信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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