(57)【要約】【課題】ゲート電極層から電荷蓄積層への電子のバックトンネリング現象を防止し、記録の消去速度を速めた不揮発性の半導体メモリ素子を提供する。【解決手段】半導体基板２１と、基板に形成されたソース領域２２ａ及びドレイン領域２２ｂ、及びソース及びドレイン領域と接触して半導体基板上に形成されたゲート構造体２４とを備える半導体メモリ素子において、ゲート構造体は、４．４ｅＶ以上の高い仕事関数を有する物質を含んで形成されたゲート電極層２８を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に形成されたチャンネル領域を備える半導体基板と、前記チャンネル領域上に順次に形成されたトンネル層、電荷蓄積層、ブロッキング層及びゲート電極層を有するゲート構造体と、を備える不揮発性メモリ素子において、
前記ゲート電極層は、４．４ｅＶ以上の仕事関数を有する物質を含んで形成されたことを特徴とする不揮発性の半導体メモリ素子。
【請求項２】
前記不揮発性メモリ素子は、フローティングゲート型のメモリ素子であり、
前記電荷蓄積層は、フローティングゲートである
ことを特徴とする請求項１に記載の不揮発性の半導体メモリ素子。
【請求項３】
前記不揮発性メモリ素子は、電荷トラップ型のフラッシュメモリ素子であり、
前記電荷蓄積層は、電荷トラップ型の誘電体から形成された
ことを特徴とする請求項１に記載の不揮発性の半導体メモリ素子。
【請求項４】
前記トンネル層は、ＳｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＯ、ＳｉＮ、ＢａＯ、ＴｉＯ、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＢａＴｉＯ3、ＢａＺｒＯ、ＺｒＯ2、ＨｆＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3、ＺｒＳｉＯ、ＨｆＳｉＯまたはＬａＡｌＯ3のうち、少なくとも何れか一つを含んで形成されたことを特徴とする請求項１に記載の不揮発性の半導体メモリ素子。
【請求項５】
前記フローティングゲートは、ポリシリコン、Ｐｔ、Ａｕ、ＴｉＡｌＮ、Ｐｄ、金属窒化物、金属ボロン窒化物、金属シリコン窒化物、金属アルミニウム窒化物または金属シリサイドのうち、少なくとも何れか一つを含んで形成されたことを特徴とする請求項２に記載の不揮発性の半導体メモリ素子。
【請求項６】
前記電荷トラップ型の誘電体は、ＳｉＮ、ＳｉＯＮ、ＳｉＯｘ、ＧｅＯＮ、ＧｅＮ、ＧｅＯのうち、少なくとも何れか一つの物質を含んで形成されたことを特徴とする請求項３に記載の不揮発性の半導体メモリ素子。
【請求項７】
前記基板は、Ｓｉ基板であることを特徴とする請求項１に記載の不揮発性の半導体メモリ素子。
【請求項８】
ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に形成されたチャンネル領域を備える半導体基板と、前記チャンネル領域上に順次に形成されたトンネル層、電荷蓄積層、ブロッキング層及びゲート電極層を有するゲート構造体と、を備える不揮発性メモリ素子において、
前記ブロッキング層は、４．２以上の誘電定数を有するｈｉｇｈ−ｋ物質から形成されたものであり、
前記ゲート電極層は、４．９〜５．５ｅＶの仕事関数を有する
ことを特徴とする不揮発性の半導体メモリ素子。
【請求項９】
前記不揮発性メモリ素子は、フローティングゲート型のメモリ素子であり、
前記電荷蓄積層は、フローティングゲートである
ことを特徴とする請求項８に記載の不揮発性の半導体メモリ素子。
【請求項１０】
前記不揮発性メモリ素子は、電荷トラップ型のフラッシュメモリ素子であり、
前記電荷蓄積層は、電荷トラップ型の誘電体から形成された
ことを特徴とする請求項８に記載の不揮発性の半導体メモリ素子。
【請求項１１】
前記トンネル層は、ＳｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＯ、ＳｉＮ、ＢａＯ、ＴｉＯ、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＢａＴｉＯ3、ＢａＺｒＯ、ＺｒＯ2、ＨｆＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3、ＺｒＳｉＯ、ＨｆＳｉＯまたはＬａＡｌＯ3のうち、少なくとも何れか一つを含んで形成されたことを特徴とする請求項８に記載の不揮発性の半導体メモリ素子。
【請求項１２】
前記フローティングゲートは、ポリシリコン、Ｐｔ、Ａｕ、ＴｉＡｌＮ、Ｐｄ、金属窒化物、金属ボロン窒化物、金属シリコン窒化物、金属アルミニウム窒化物または金属シリサイドのうち、少なくとも何れか一つを含んで形成されたことを特徴とする請求項９に記載の不揮発性の半導体メモリ素子。
【請求項１３】
前記電荷トラップ型の誘電体は、ＳｉＮ、ＳｉＯＮ、ＳｉＯｘ、ＧｅＯＮ、ＧｅＮ、ＧｅＯのうち、少なくとも何れか一つの物質を含んで形成されたことを特徴とする請求項１０に記載の不揮発性の半導体メモリ素子。
【請求項１４】
前記基板は、Ｓｉ基板であることを特徴とする請求項８に記載の不揮発性の半導体メモリ素子。
【請求項１５】
前記トンネル層がｈｉｇｈ−ｋ物質から形成されたものであり、前記フローティングゲートは４．９ｅＶ以上の仕事関数を有する金属で形成されることを特徴とする請求項２に記載の不揮発性のメモリ素子。
【請求項１６】
前記トンネル層がｈｉｇｈ−ｋ物質から形成されたものであり、前記フローティングゲートは４．９ｅＶ以上の仕事関数を有する金属で形成されることを特徴とする請求項９に記載の不揮発性のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、より詳細には、従来のｎ＋ポリシリコンの仕事関数（４．１ｅＶ）より高い仕事関数を有する物質からゲート電極層を形成して性能を向上させた不揮発性の半導体メモリ素子に関する。
【背景技術】
【０００２】
半導体メモリ素子は、情報保存容量とその情報の記録及び消去速度を向上させることを目標に開発されてきた。半導体メモリは、回路上連結した多くのメモリ単位セルから構成され、半導体メモリの情報保存容量は、単位面積当りのメモリセルの数、すなわち、メモリ素子集積度に比例する。
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような半導体メモリ素子の単位セルは、一つのトランジスタ及び一つのキャパシタを備える。したがって、集積度を向上させるためには、トランジスタまたはキャパシタの体積を減少させる必要がある。
【０００４】
半導体メモリ素子の集積度を向上させる多くの研究の結果、半導体処理技術が発達してきた。また、新たな形式及び動作原理を有する半導体メモリ素子が開発されている。
【０００５】
トランジスタの上部にＧＭＲ（巨大磁気抵抗）またはＴＭＲ（トンネル磁気抵抗）構造を形成した半導体メモリ素子が開発されている。また最近、相移転物質の特性を利用したＰＲＡＭ（相変化型ＲＡＭ）と、トンネル（ｔｕｎｎｅｌｉｎｇ）酸化層、電荷蓄積層及びブロッキング層の構造を有するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）等の新たな構造の不揮発性の半導体メモリ素子が登場している。
【０００６】
図１Ａは、従来の不揮発性メモリ素子のうち、ＳＯＮＯＳメモリ素子の一般的な構造を示す。半導体基板１１には、ドーパントでドーピングされたソース１２ａ及びドレイン１２ｂが備わっている。半導体基板１１が、ｐ型である場合、ソース１２ａ及びドレイン１２ｂは、ｎ型のドーパントでドーピングされる。半導体基板１１において、ソース１２ａとドレイン１２ｂとの間には、チャンネル領域１３が設けられる。ここで、チャンネル領域１３上には、ゲート構造体１４が設けられる。ゲート構造体１４は、トンネル層１５、窒化物（Ｓｉ3Ｎ4）等の誘電物質から形成された電荷蓄積層１６、ブロッキング層１７及び導電性物質から形成されたゲート電極層１８がこの順に設けられた構造を有する。
【０００７】
トンネル層１５は、その下部でソース１２ａ及びドレイン１２ｂと接触し、電荷蓄積層１６は、トンネル層１５を通過する電荷を蓄積するトラップサイトを含む。ＳＯＮＯＳメモリ素子の情報記録は、トンネル層１５を通過した電子が、電荷蓄積層１６のトラップサイトにトラップされるように電圧を印加することで行う。
【０００８】
ゲート構造体がゲート絶縁層及びゲート電極層から形成されたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）トランジスタとは異なり、ＳＯＮＯＳメモリ素子のスレショルド電圧（Ｖth）は、電荷蓄積層１６に電子がトラップされた場合とトラップされていない場合とでは変化する。
【０００９】
ブロッキング層１７は、電子が電荷蓄積層１６のトラップサイトにトラップされる過程で、ゲート電極層１８へ電子が抜け出るのを遮断し、ゲート電極層１８の電荷が電荷蓄積層１６へ注入されるのを遮断する役割を担う。しかし、消去動作のために、ＳＯＮＯＳメモリ素子のゲート電極層１８に大きい負電圧を印加する場合、ブロッキング層１７を介して電荷蓄積層１６に電子がトンネリングする現象、いわゆる、バックトンネリング効果が発生する。このように、バックトンネリングされた負電荷は、トランジスタ構造体のスレショルド電圧を陽極方向に変化させる。これは、ＳＯＮＯＳメモリ素子の大きな問題点として知られている。
【００１０】
ゲート電極層１８の電子がブロッキング層１７をトンネリングする現象を防止するためには、ブロッキング層１７の厚さを厚く形成しなければならない。しかし、ブロッキング層１７の厚さが厚くなれば、ゲート電極層１８によるチャンネル領域１３の制御が難しくなるという問題点がある。したがって、ブロッキング層１８の厚さを最適なものに調節することが要求される。
【００１１】
このようなバックトンネリング効果は、ＳＯＮＯＳメモリ素子の動作のうち、記録の消去速度に悪影響を及ぼす。これを、図１Ｂを参照して説明する。図１Ｂは、従来のＳＯＮＯＳメモリ素子において、ゲート電極層に印加する消去電圧として−１４〜−２０Ｖの消去電圧を用いた場合の記録消去時間に対するスレショルド電圧（Ｖth）の変化を示すグラフである。
【００１２】
初期においては、相対的に大きな負電圧を印加するほど、スレショルド電圧の減少率が大きいということが確認できる。しかし、スレショルド電圧値の飽和現象は、むしろ大きな負電圧を印加するほど、早く発生することが確認できる。結果的に、低い消去電圧を印加するほど、スレショルド電圧の減少率が大きくなる逆転現象が発生する。これは、バックトンネリング効果によるものである。
【００１３】
詳細に説明すると、次の通りである。ゲート電極層１８を介して消去電圧を印加すれば、消去電圧のサイズに比例して、電荷蓄積層１６にトラップされた電子が抜け出る。すなわち、初期においては、高い消去電圧を印加するほど、記録の消去速度が速くなる。しかし、高い消去電圧を印加するほど、バックトンネリング現象が発生しやすくなり、ゲート電極層１８から電荷蓄積層１６に電子が流入されることにより、完全に記録が消去されずに、むしろ記録の消去速度が遅くなる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、前記問題点を解決するためになされたものであって、ゲート電極層から電荷蓄積層への電子のバックトンネリング現象を防止することにより、記録の消去速度を速めた不揮発性の半導体メモリ素子を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では、前記目的を達成するために、ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に形成されたチャンネル領域を備える半導体基板と、前記チャンネル領域上に順次に形成されたトンネル層、電荷蓄積層、ブロッキング層及びゲート電極層を有するゲート構造体と、を備える不揮発性メモリ素子において、前記ゲート電極層は、４．４ｅＶ以上の仕事関数を有する物質を含んで形成された不揮発性の半導体メモリ素子を提供する。
【００１６】
本発明において、前記不揮発性メモリ素子は、フローティングゲート型のメモリ素子であり、前記電荷蓄積層は、フローティングゲートであることが好ましい。
【００１７】
あるいは前記不揮発性メモリ素子は、電荷トラップ型のフラッシュメモリ素子であり、前記電荷蓄積層は、電荷トラップ型の誘電体から形成されていることが好ましい。
【００１８】
前記トンネル層は、ＳｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＯ、ＳｉＮ、ＢａＯ、ＴｉＯ、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＢａＴｉＯ3、ＢａＺｒＯ、ＺｒＯ2、ＨｆＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3、ＺｒＳｉＯ、ＨｆＳｉＯまたはＬａＡｌＯ3のうち、少なくとも何れか一つを含んで形成されるのが好ましい。
【００１９】
本発明において、前記フローティングゲートは、ポリシリコン、Ｐｔ、Ａｕ、ＴｉＡｌＮ、Ｐｄ、金属窒化物、金属ボロン窒化物、金属シリコン窒化物、金属アルミニウム窒化物または金属シリサイドのうち、少なくとも何れか一つを含んで形成されるのが好ましい。
【００２０】
あるいは本発明において、前記電荷トラップ型誘電体は、ＳｉＮ、ＳｉＯＮ、ＳｉＯｘ、ＧｅＯＮ、ＧｅＮ、ＧｅＯのうち、少なくとも何れか一つの物質を含んで形成されるのが好ましい。
【００２１】
本発明において、前記基板は、Ｓｉ基板であるのが好ましい。
【００２２】
また、本発明では、ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に形成されたチャンネル領域を備える半導体基板と、前記チャンネル領域上に順次に形成されたトンネル層、電荷蓄積層、ブロッキング層及びゲート電極層を有するゲート構造体と、を備える不揮発性メモリ素子において、前記ブロッキング層は、４．２以上の誘電定数を有するｈｉｇｈ−ｋ物質から形成されたものであって、前記ゲート電極層は、４．９〜５．５ｅＶの仕事関数を有する不揮発性の半導体メモリ素子を提供する。
【００２３】
また、本発明では、ソース領域、ドレイン領域及び前記ソース領域と前記ドレイン領域との間に形成されたチャンネル領域を備える半導体基板と、前記チャンネル領域上に順次に形成されたトンネル層、フローティングゲート層、ブロッキング層及びゲート電極層を有するゲート構造体と、を備える不揮発性メモリ素子において、前記トンネル層は、ｈｉｇｈ−ｋ物質から形成されたものであって、前記ゲート電極層は、４．９〜５．５ｅＶの仕事関数を有する不揮発性の半導体メモリ素子を提供する。
【発明の効果】
【００２４】
本発明によれば、不揮発性の半導体メモリ素子で、ブロッキング層の厚さを最適化せずとも、ゲート絶縁層に使用される物質を、仕事関数値を基準に選択することにより、バックトンネリング現象を防止できる。さらに、不揮発性の半導体メモリ素子に保存された情報を除去する消去速度を速めうる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して、本発明に係る不揮発性の半導体メモリ素子について詳細に説明する。
【００２６】
図２は、本発明の実施形態に係る不揮発性の半導体メモリ素子の構造を示す断面図である。
【００２７】
図２に示すように、半導体基板２１に、不純物ドーパントを含むソース２２ａ及びドレイン２２ｂが形成されている。半導体基板２１において、ソース２２ａとドレイン２２ｂとの間には、チャンネル領域２３が形成される。そして、チャンネル領域２３上には、ソース２２ａ及びドレイン２２ｂと接触するゲート構造体２４が形成されている。ゲート構造体２４は、トンネル層２５、電荷蓄積層２６ａ、ブロッキング層２７及びゲート電極層２８がこの順に積層された構造を有する。
【００２８】
本発明の実施形態に係る不揮発性の半導体メモリ素子は、フローティングゲート型のメモリ素子及び電荷トラップ型のフラッシュメモリ素子に何れにも適用可能である。本発明の実施形態に係る不揮発性の半導体メモリ素子がフローティングゲート型のメモリ素子である場合には、電荷蓄積層２６ａは、フローティングゲートであり、ゲート電極層２８は、コントロールゲートである。本発明の実施形態に係る不揮発性の半導体メモリ素子が電荷トラップ型のフラッシュメモリ素子である場合に、電荷蓄積層２６ａは、トラップサイト２６ｂが形成された電荷トラップ型の誘電体から形成される。
【００２９】
以下、本発明の実施形態に係る不揮発性の半導体メモリ素子の各層に使用可能な物質について説明する。
【００３０】
半導体基板２１の材料及び形状については、得られる半導体メモリ素子の機能を損なうものでなければ特に制限はなく、Ｓｉ基板のように、一般的な不揮発性の半導体メモリ素子の基板として使用される物質を用いることができる。
【００３１】
ソース２２ａ、ドレイン２２ｂを形成するための材料やその形状については、得られる半導体メモリ素子の機能を損なうものでなければ特に制限はなく、従来公知のものを用いることができる。
【００３２】
トンネル層２５は酸化物から形成され、例えば、ＳｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＯ、ＳｉＮ、ＢａＯ、ＴｉＯ、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＢａＴｉＯ3、ＢａＺｒＯ、ＺｒＯ2、ＨｆＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3、ＺｒＳｉＯ、ＨｆＳｉＯまたはＬａＡｌＯ3のうち、少なくとも何れか一つを含んで形成される。すなわち、ＳｉＯ2や、ＳｉＯ2の誘電定数である４．０より誘電定数が大きい誘電物質（ｈｉｇｈ−ｋ物質）から形成することができる。その形状については、得られる半導体メモリ素子の機能を損なうものでなければ特に制限はないが、例えば、約５０Å以下の厚さに形成することができる。これらの条件は、フローティングゲート型のメモリ素子及び電荷トラップ型のフラッシュメモリ素子の何れにもあてはまる。
【００３３】
電荷蓄積層２６ａは、本発明の実施形態に係る不揮発性の半導体メモリ素子がフローティングゲート型のメモリ素子である場合には、ポリシリコン、Ｐｔ、Ａｕ、ＴｉＡｌＮ、Ｐｄ、金属窒化物、金属ボロン窒化物、金属シリコン窒化物、金属アルミニウム窒化物または金属シリサイドのうち、少なくとも何れか一つを含んで形成できる。具体例として高誘電率を有する物質を挙げることができ、さらに具体的には、Ｓｉ3Ｎ4が挙げられる。そして、電荷トラップ型のフラッシュメモリ素子の場合、電荷蓄積層２６ａは、ＳｉＮ、ＳｉＯＮ、ＳｉＯｘ、ＧｅＯＮ、ＧｅＮ、ＧｅＯのうち、少なくとも何れか一つの物質を含んで形成可能である。なお、電荷蓄積層の形状については、得られる半導体メモリ素子の機能を損なうものでなければ特に制限はないが、例えば約２００Å以下の厚さに形成することができる。
【００３４】
ブロッキング層２７の材料及び形状としては、得られる半導体メモリ素子の機能を損なうものでなければ特に制限はなく、ブロッキング層２７は、従来公知のものを用いることができるが、ＳｉＯ2又は４．２以上の誘電定数を有するｈｉｇｈ−ｋ物質から形成することもでき、また、約１００Åの厚さに形成することができる。
【００３５】
ゲート電極層２８は、本発明の実施形態に係る不揮発性の半導体メモリ素子の特徴部であって、導電率が大きく、高い仕事関数を有する物質から形成されたものが好ましい。具体的には、仕事関数が４．４ｅＶ以上の物質から形成される。但し、ブロッキング層２７が、４．２以上の誘電定数を有するｈｉｇｈ−ｋ物質から形成された場合には、４．９ｅＶ以上、例えば、４．９〜５．５ｅＶの仕事関数を有する物質から形成されることが好ましい。また、トンネル層２５が、ｈｉｇｈ−ｋ物質から形成された場合、４．９ｅＶ以上、例えば、４．９〜５．５ｅＶの仕事関数を有する物質から形成されることが好ましい。なお、仕事関数とは、物質から一つの電子を除去するのに必要なエネルギーを意味する。ゲート電極層２８の形状については、得られる半導体メモリ素子の機能を損なうものでなければ特に制限はない。
【００３６】
ゲート電極層２８を形成させる物質の仕事関数の範囲について具体的に説明すれば、次の通りである。トンネル層２５／電荷蓄積層２６ａ／ブロッキング層２７をＳｉＯ2／ＳｉＮ（ｈｉｇｈ−ｋ）／ＳｉＯ2のような構造に形成させた場合に比べて、ブロッキング層２７をｈｉｇｈ−ｋ物質から形成させたＯＮＨ（Ｈ＝ｈｉｇｈ−ｋ）素子の場合、電子が、ブロッキング層２７を介してバックトンネリングすることが容易である。なぜなら、誘電定数が大きいほど、電子トンネリングの観点での量子障壁が低くなるためである。したがって、ブロッキング層２７をｈｉｇｈ−ｋ物質から形成させる場合、ゲート電極層２８の電子のバックトンネリングを防止するためには、更に高い仕事関数を有する物質からゲート電極層２８を形成しなければならない。
【００３７】
結果的に、Ｏ／ｈｉｇｈ−ｋ／Ｏ構造のメモリ素子では、４．４ｅＶ以上の仕事関数を有する物質でゲート電極層２８を形成し、ＯＮＨ構造のメモリ素子では、４．９ｅＶ以上の仕事関数を有する物質でゲート電極層２８を形成することが好ましい。
【００３８】
フローティングゲート型不揮発性半導体メモリ素子において、トンネリング層２５がｈｉｇｈ−ｋ物質から形成され、電荷蓄積層２６ａ、すなわちフローティングゲート層を金属で形成させる場合、リテンション特性を向上させるためにフローティングゲート層を４．９ｅＶ以上の仕事関数を有する物質で形成することが望ましい。
【００３９】
仕事関数が４．４ｅＶ（４．９ｅＶ）以上の物質を例として挙げれば、Ａｕ以上の仕事関数を有するＰｔのような貴金属系列及び貴金属酸化物を挙げることができる。あるいはゲート電極層２８はＭＯ、ＭＳｉＮ、ＭＡｌＮ、ＭＢＮ（ここでＭ＝金属、Ｓｉ＝シリコン、Ａｌ＝アルミニウム、Ｂ＝ボロンである）などの積層体や混合体、仕事関数を向上させるために、別途の処理、例えば、酸化処理などを施した金属物質等から形成することもできる。あるいは、仕事関数が４．４ｅＶ（４．９ｅＶ）以上の物質層をブロッキング層２７の上部に形成し、物質層の上部に、仕事関数に関係なく金属層などを形成させて、ゲート電極層２８を複数層に形成することもできる。具体的に金属物質の例としては、Ｈｆ（３．９）、Ｚｒ（４．０５）、Ｔａ（４．２５）、Ａｌ（４．２８）、Ｎｂ（４．３）、Ｔｉ（４．３３）、Ｗ（４．５５）、Ｍｏ（４．６）、Ｒｕ（４．７１）、Ａｕ（５．１）、Ｎｉ（５．１５）、Ｉｒ（５．２７）、Ｐｔ（５．６５）が挙げられる（括弧内はそれぞれの仕事関数を示す）。
【００４０】
なお、上記した各層の形成方法については特に制限はないが、ＣＶＤ（化学蒸着）法、ＡＬＤ（原子層堆積）法といった従来公知の方法を用いることができる。
【００４１】
図３Ａ及び図３Ｂは、従来技術及び本発明に係る半導体メモリ素子において、ゲート電極層２８からブロッキング層２７を通過して、電荷蓄積層２６ａにトンネリングされる電子を示したエネルギーバンドダイヤグラムを示す。図３Ａ及び図３ＢにおけるＩ領域は、ブロッキング層であり、ＩＩ領域は、電荷蓄積層であり、ＩＩＩ領域は、トンネル層を示す。
【００４２】
半導体メモリ素子の電荷蓄積層２６ａに蓄積された電荷を除去するために、例えば、ファウラー・ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）方式を使用する場合を説明すれば、次の通りである。
【００４３】
図３Ａに示すエネルギーバンドダイヤグラムは、従来技術による半導体メモリ素子に係り、ゲート電極層を４．１ｅＶの仕事関数を有するｎ＋型のポリシリコンから形成したものである。ゲート電極層を介して電源を印加すれば、ブロッキング層であるＩ領域のエネルギー障壁が低くなる。エネルギー障壁が低くなれば、ゲート電極層の電子が、ブロッキング層であるＩ領域を介して電荷蓄積層であるＩＩ領域に電子のバックトンネリング現象が発生する。
【００４４】
図３Ｂは、本発明のように、４．４ｅＶ以上の仕事関数を有する物質からゲート電極層を形成させたメモリ素子のエネルギーバンドダイヤグラムを示す。
図３Ｂに示すように、高い仕事関数を有する物質をゲート電極層として使用して、エネルギー障壁層を高くしたため、バックトンネリング現象ではなくダイレクトトンネリング現象のみによってトンネリングが発生する。一般的にダイレクトトンネリング現象は、バックトンネリング現象に比べて発生確率が非常に低い。したがって、不揮発性の半導体メモリ素子の場合、ゲート電極層を４．４ｅＶ以上の仕事関数を有する物質から形成させることにより、バックトンネリング現象を防止できる。但し、量子障壁の低いｈｉｇｈ−ｋ物質からブロッキング層を形成させた場合には、ゲート電極層を４．９ｅＶ以上の物質から形成させることが好ましい。
【００４５】
図４Ａ〜図４Ｅは、本発明に係る高い仕事関数を有するゲート電極層を備える半導体メモリ素子の製造方法を示す。具体的に、ＳＯＮＯＳメモリ素子のように、ＯＮＯ構造の不揮発性の半導体メモリ素子の製造方法について説明する。
【００４６】
図４Ａ及び図４Ｂに示すように、半導体基板２１上に、トンネル層２５、電荷蓄積層２６ａ及びブロッキング層２７をＣＶＤまたはＡＬＤ法で順に形成する。このとき、トンネル層２５は、絶縁体物質、例えば、ＳｉＯ2のような物質で形成する。そして、電荷蓄積層２６ａは、ｈｉｇｈ−ｋ物質、すなわち、高誘電率を有する物質から形成させ、通常、Ｓｉ3Ｎ4を使用する。各層の厚さは、トンネル層２５を約５０Å以下に形成させ、電荷蓄積層２６ａを約２００Å以下に形成させ、ブロッキング層２７は、ＳｉＯ2またはＨｉｇｈ−ｋ物質を約１００Åの厚さに塗布して形成させることが好ましい。
【００４７】
次に、図４Ｃに示すように、ブロッキング層２７上に、４．４ｅＶ以上の仕事関数を有する導電性物質からゲート電極層２８を形成する。このとき、ブロッキング層２７をＳｉＯ2ではないＨｉｇｈ−ｋ物質から形成させた場合には、４．９ｅＶ以上の仕事関数を有する導電性物質から形成する。このように、仕事関数が４．４ｅＶ（４．９ｅＶ）以上である物質の例としては、Ａｕ以上の仕事関数を有するＰｔのような貴金属系列及び貴金属酸化物が挙げられる。あるいはゲート電極層２８はＭＯ、ＭＳｉＮ、ＭＡｌＮ、ＭＢＮ（ここでＭ＝金属、Ｓｉ＝シリコン、Ａｌ＝アルミニウム、Ｂ＝ボロンである）などの積層体や混合体、仕事関数を向上させるために、別途の処理、例えば、酸化処理などを施した金属物質等から形成することもできる。
【００４８】
次に、図４Ｄに示すように、トンネル層２５、電荷蓄積層２６ａ、ブロッキング層２７及びゲート電極層２８の両側部をエッチングして、ゲート構造体２４を完成させる。これにより、半導体基板２１の両側面が露出される。
【００４９】
次に、図４Ｅに示すように、露出した半導体基板２１の両側面に不純物ドーパントをドーピングして、ソース２２ａ及びドレイン２２ｂ領域を形成する。最後に、熱処理によりソース２２ａ及びドレイン２２ｂ領域を活性化させて、所望の形態の高い仕事関数を有するゲート電極層を備える半導体メモリ素子を完成する。
【００５０】
図５Ａ〜図５Ｃは、半導体基板上にトンネル層（ＳｉＯ2：２０Å）、電荷蓄積層（Ｓｉ3Ｎ4：５２Å）及びブロッキング層（ＳｉＯ2：６５Å）を同じ厚さに形成させ、ゲート電極層を、仕事関数の異なる物質から構成した半導体メモリ素子に対してゲート電圧を印加した場合の消去時間に対するスレショルド電圧の変化を示すグラフである。
【００５１】
図５Ａ〜図５Ｃで、３．１ｅＶ、３．６ｅＶ及び４．１ｅＶと表したものは、電子障壁の高さであり、これを仕事関数値に変換すれば、それぞれ４．１ｅＶ、４．６ｅＶ、５．１ｅＶとなる。
【００５２】
図５Ａは、−１０Ｖの電圧を、ゲート電極層を介して印加した場合を示し、図５Ｂ及び図５Ｃは、それぞれ−１２Ｖ及び−１４Ｖの電圧を、ゲート電極層を介して印加した場合を示した図面である。
【００５３】
図５Ａ〜図５Ｃに示すように、３．１ｅＶの電子障壁の高さを有するゲート電極層を備える半導体メモリ素子に比べて、３．６ｅＶ及び４．１ｅＶの電子障壁の高さ（それぞれ４．６及び５．１ｅＶの仕事関数）を有するゲート電極層を使用した場合、スレショルド電圧の減少率が大きくなることが確認できる。界面でのエレクトロンダイポールの影響により発生する０．１〜０．２ｅＶのエラーを考慮すれば、ＯＮＯ素子の場合、約４．４ｅＶ以上の仕事関数を有する物質を使用することが好ましい。
【００５４】
図６は、ＯＮＨ構造を有する半導体メモリ素子における消去時間に対するスレショルド電圧の変化を示すグラフである。
【００５５】
図６の測定対象である試片は、図５Ａないし図５Ｃの場合とは異なり、ブロッキング層２７は、Ｈｉｇｈ−ｋ物質から形成し、ゲート電極層２８は、それぞれ４．１ｅＶ、４．４ｅＶ、４．８ｅＶ及び５．１ｅＶの仕事関数を有する物質から形成したものである。
【００５６】
図６に示すように、４．１ｅＶ、４．４ｅＶ及び４．８ｅＶの仕事関数を有するゲート電極層を備える半導体メモリ素子に比べて、５．１ｅＶの仕事関数を有するゲート電極層を使用した本発明のメモリ素子のスレショルド電圧の減少率が更に大きいということが確認できる。界面でのエレクトロンダイポールの影響により発生する０．１〜０．２ｅＶのエラーを考慮すれば、ＯＮＨ素子の場合、約４．９ｅＶ以上の仕事関数を有する物質を使用することが好ましい。
【００５７】
結果的に、高い仕事関数を有する物質からゲート電極層を形成する場合、バックトンネリング現象を著しく減少させたことを確認できる。
【００５８】
前記の説明で、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、好ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施形態によって決まらず、特許請求の範囲に記載された技術的思想により定められるものである。
【産業上の利用可能性】
【００５９】
本発明は、半導体メモリ素子に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００６０】
【図１Ａ】従来技術による不揮発性の半導体メモリ素子の構造を示す図面である。
【図１Ｂ】トンネル層／電荷蓄積層／ブロッキング層の厚さを２７Å／６３Å／６５Åに形成させたＳＯＮＯＳメモリ素子において、ゲート電極層１８に印加する消去電圧として様々な値を用いた場合の、記録消去時間に対するスレショルド電圧（Ｖth）の変化を示すグラフである。
【図２】本発明に係る高い仕事関数を有するゲート電極層を備える半導体メモリ素子の構造を示す断面図である。
【図３Ａ】従来技術の半導体メモリ素子において、消去動作時に、ゲート電極層でブロッキング層を通過して電荷蓄積層にトンネリングされる電子を表したエネルギーバンドダイヤグラムを示す図面である。
【図３Ｂ】本発明に係る半導体メモリ素子において、消去動作時に、ゲート電極層でブロッキング層を通過して電荷蓄積層にトンネリングされる電子を表したエネルギーバンドダイヤグラムを示す図面である。
【図４Ａ】本発明に係る高い仕事関数を有するゲート電極層を備える半導体メモリ素子の製造方法を示す図面である。
【図４Ｂ】本発明に係る高い仕事関数を有するゲート電極層を備える半導体メモリ素子の製造方法を示す図面である。
【図４Ｃ】本発明に係る高い仕事関数を有するゲート電極層を備える半導体メモリ素子の製造方法を示す図面である。
【図４Ｄ】本発明に係る高い仕事関数を有するゲート電極層を備える半導体メモリ素子の製造方法を示す図面である。
【図４Ｅ】本発明に係る高い仕事関数を有するゲート電極層を備える半導体メモリ素子の製造方法を示す図面である。
【図５Ａ】半導体基板上にトンネル層、電荷蓄積層及びブロッキング層をそれぞれ同じ物質、同じ厚さで形成し、ゲート電極層を仕事関数の異なる物質から構成した半導体メモリ素子に対し、ゲート電圧を印加して消去時間に対するスレショルド電圧の変化を示すグラフである。
【図５Ｂ】半導体基板上にトンネル層、電荷蓄積層及びブロッキング層をそれぞれ同じ物質、同じ厚さで形成し、ゲート電極層を仕事関数の異なる物質から構成した複数の半導体メモリ素子に対し、ゲート電圧を印加した場合の、消去時間に対するスレショルド電圧の変化を示すグラフである。
【図５Ｃ】半導体基板上にトンネル層、電荷蓄積層及びブロッキング層をそれぞれ同じ物質、同じ厚さで形成し、ゲート電極層を仕事関数の異なる物質から構成した複数の半導体メモリ素子に対し、ゲート電圧を印加した場合の、消去時間に対するスレショルド電圧の変化を示すグラフである。
【図６】ブロッキング層をＨｉｇｈ−ｋ物質から形成させ、ゲート電極層を仕事関数の異なる物質から構成した半導体メモリ素子において、ゲート電圧を印加した場合の、消去時間に対するスレショルド電圧の変化を示すグラフである。
【符号の説明】
【００６１】
１１、２１  半導体基板
１２ａ、２２ａ  ソース
１２ｂ、２２ｂ  ドレイン
１３、２３  チャンネル領域
１４、２４  ゲート構造体
１５、２５  トンネル層
１６、２６ａ  電荷蓄積層
２６ｂ  トラップサイト
１７、２７  ブロッキング層
１８、２８  ゲート電極層
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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