(57)【要約】【課題】  例えばＴＦＴ等の薄膜半導体装置において、耐電圧性を高め、オフリーク電流を低減する。【解決手段】  チャネル領域と不純物がドープされたソース領域及びドレイン領域とを含むと共に島状の平面パターンを有する半導体膜と、チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極とを備える。ソース領域及びドレイン領域の夫々における、島状の平面パターンの周辺領域のうち少なくともチャネル領域に隣接する第１部分は、周辺領域を除くと共にチャネル領域に沿ってチャネル領域に隣接する第２部分を除く中央領域と比べて、不純物の濃度が低い。【選択図】      図１
2006100506.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域と不純物がドープされたソース領域及びドレイン領域とを含む島状の平面パターンを有する半導体膜と、
前記チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極と
を備えており、
前記ソース領域及び前記ドレイン領域は、前記半導体膜の外周辺に沿う周辺領域と、前記チャネル領域に沿って前記チャネル領域に隣接する第２部分と、前記周辺領域及び前記第２部分とで囲まれた中央領域とから構成され、
前記ソース領域及び前記ドレイン領域の少なくとも一方の領域における、前記周辺領域のうち少なくとも前記チャネル領域に隣接する第１部分は、前記中央領域と比べて、前記不純物の濃度が低いことを特徴とする薄膜半導体装置。
【請求項２】
前記周辺領域は、前記中央領域と比べて前記不純物の濃度が低いことを特徴とする請求項１に記載の薄膜半導体装置。
【請求項３】
当該薄膜半導体装置は、ＬＤＤ（Lightly Doped Drain）型の薄膜トランジスタとして構成されており、
前記第２部分は、ＬＤＤ領域であり、前記中央領域と比べて前記不純物の濃度が低いことを特徴とする請求項１又は２に記載の薄膜半導体装置。
【請求項４】
当該薄膜半導体装置は、前記ゲート電極として並列配置された二つのゲート電極を有するダブルゲート型の薄膜トランジスタとして構成されており、
前記半導体膜のうち平面的に見て前記二つのゲート電極間を占めるゲート間領域における、前記周辺領域のうち少なくとも前記チャネル領域に隣接する第３部分は、前記中央領域と比べて前記不純物の濃度が低いことを特徴とする請求項１又は２に記載の薄膜半導体装置。
【請求項５】
当該薄膜半導体装置は、前記ダブルゲート型であって且つ、ＬＤＤ（Lightly Doped Drain）型の薄膜トランジスタとして構成されており、
前記ゲート間領域において前記チャネル領域に隣接する第４部分は、前記ＬＤＤ領域であり、前記中央領域と比べて前記不純物の濃度が低いことを特徴とする請求項４に記載の薄膜半導体装置。
【請求項６】
当該薄膜半導体装置は、前記ダブルゲート型であって且つ、ＬＤＤ（Lightly Doped Drain）型の薄膜トランジスタとして構成されており、
前記ゲート間領域は全域に亘って、前記中央領域と比べて前記不純物の濃度が低いことを特徴とする請求項４に記載の薄膜半導体装置。
【請求項７】
当該薄膜半導体装置は、前記ソース領域及び前記ドレイン領域の少なくとも一方の領域が延設されてなる一方の容量電極と、該一方の容量電極に誘電体膜を介して対向配置される他方の容量電極とを有する蓄積容量を更に備えており、
前記周辺領域のうち、前記一方の容量電極の外周辺に位置する第５部分は、前記一方の容量電極における該第５部分を除く部分と比べて、前記不純物の濃度が低いことを特徴とする請求項１から６のいずれか一項に記載の薄膜半導体装置。
【請求項８】
前記他方の容量電極は、前記ゲート電極と同一層から形成されており、
前記誘電体膜は、前記ゲート絶縁膜と同一層から形成されていることを特徴とする請求項７に記載の薄膜半導体装置。
【請求項９】
請求項１から８のいずれか一項に記載の薄膜半導体装置及び該薄膜半導体装置により制御される表示素子を夫々含む複数の画素部と、
該複数の画素部を駆動するために前記薄膜半導体装置に電気的に接続された配線と
を備えたことを特徴とする電気光学装置。
【請求項１０】
請求項９に記載の電気光学装置を具備することを特徴とする電子機器。
【請求項１１】
基板上に島状の平面パターンを有する半導体膜を形成する工程と、
該半導体膜上にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上にゲート電極を形成する工程と、
該ゲート電極を介して、低濃度で不純物ドープを行う工程と、
該不純物ドープを行う工程と相前後して、ＬＤＤ（Lightly Doped Drain）領域となる領域と前記島状の平面パターンの周辺領域のうち少なくとも前記チャネル領域に隣接する第１部分との両者を同時にマスクしつつ、高濃度で不純物ドープを行う工程と
を備えたことを特徴とする薄膜半導体装置の製造方法。
【請求項１２】
不純物がドープされた不純物領域を含むと共に島状の平面パターンを有する半導体膜から形成された第１膜と、
前記不純物領域の上又は下に絶縁膜を介して対向配置された所定の平面パターンを有する導電性の第２膜と
を備えており、
前記第１膜における前記島状の平面パターンの周辺領域のうち、少なくとも前記第２膜に対向配置された周辺対向部分は、前記第１膜における該周辺対向部分以外の部分と比べて前記不純物の濃度が低いことを特徴とする薄膜電子装置。
【請求項１３】
前記第１膜は、前記不純物領域において一方の容量電極を有し、
前記第２膜は、前記一方の容量電極に、前記絶縁膜を誘電体膜として対向配置された他方の容量電極を有することを特徴とする請求項１２に記載の薄膜電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば薄膜トランジスタ（以下適宜ＴＦＴと称する）等の薄膜半導体装置、これを備えた液晶装置、有機ＥＬ（Electro-Luminescence）装置等の等の電気光学装置、及び各種電子機器の技術分野に関する。更に、このような薄膜半導体装置の製造方法及び、例えばコンデンサ等の薄膜電子装置の技術分野に関する。
【背景技術】
【０００２】
この種の薄膜半導体装置は、例えばその製造時に、基板上で半導体膜が島状の平面パターンを持つように形成され、その上にゲート絶縁膜が形成され、更にその上にゲート電極が形成される。ここで、島状の平面パターンを有する半導体膜のエッジ部（即ち、パターンエッジ部）では特に、その上に形成されるゲート絶縁膜のカバレッジが大なり小なり悪い。このため、係るエッジ部では、ゲート絶縁膜を介して対向配置されたゲート電極と、チャネル領域やこれに隣接するソース領域及びドレイン領域との間における耐電圧性が低下し、オフリーク電流が増大することが知られている。このようなゲート絶縁膜のカバレッジを改善すべく、半導体膜をエッジ部において、テーパー形状にする技術が提案されている（非特許文献１、特許文献１等参照）。
【０００３】
【非特許文献１】IEEE Trans. On Electron Devices, vol. ED-25, No. 8 (1978) pp. 971-978)
【特許文献１】特開２００４−６９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１の技術によれば、半導体膜の島状の平面パターン上における酸化膜のカバレッジが悪いために、不純物拡散を行う際に、チャネル領域のうちソース領域又はドレイン領域に隣接する個所における半導体膜のエッジ部において、ゲート電極の脇から不純物がＶ字状に半導体膜中に入り込んでしまう。この結果、チャネル領域を構成する半導体膜のエッジ部に沿った部分では、実質的にソース領域及びドレイン領域間の距離が短くなり、ソース−ドレイン間の耐電圧性が低下してしまうという問題点がある。
【０００５】
また、特許文献１の技術によれば、テーパー形状の採用によって、ゲート電極のカバレッジ自体は改善可能かも知れないが、チャネル領域のうちソース領域又はドレイン領域に隣接する個所における半導体膜のエッジ部に、ゲート電極が重なる個所では、ゲート電圧がテーパー形状の領域にも印加される。このため、係るテーパー形状の領域付近における、耐電圧性が低下することは避けられず、オフリーク電流が無視し得ない程に発生してしまうという技術的問題点がある。
【０００６】
そこで本発明は、上記問題点に鑑みなされたものであり、耐電圧性に優れておりオフリーク電流が低減された、例えばＴＦＴ等の薄膜半導体装置、これを備えた、例えば液晶装置、有機EL装置等の電気光学装置及び電子機器、このような薄膜半導体装置の製造方法、並びに同じように耐電圧性に優れた、例えばコンデンサ等の薄膜電子装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の薄膜半導体装置は上記課題を解決するために、チャネル領域と不純物がドープされたソース領域及びドレイン領域とを含む島状の平面パターンを有する半導体膜と、前記チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極とを備えており、前記ソース領域及び前記ドレイン領域は、前記半導体膜の外周辺に沿う周辺領域と、前記チャネル領域に沿って前記チャネル領域に隣接する第２部分と、前記周辺領域及び前記第２部分とで囲まれた中央領域とから構成され、前記ソース領域及び前記ドレイン領域の少なくとも一方の領域における、前記周辺領域のうち少なくとも前記チャネル領域に隣接する第１部分は、前記中央領域と比べて、前記不純物の濃度が低い。
【０００８】
本発明の薄膜半導体装置によれば、半導体膜は、例えばポリシリコン膜、アモルファスシリコン膜等からなり、長方形など島状の平面パターンを有する。ゲート電極は、例えば導電性ポリシリコン膜、導電性金属膜等からなり、このような半導体膜のチャネル領域に、ゲート絶縁膜を介して対向配置されている。ゲート絶縁膜は、例えば、酸化シリコン膜、熱酸化膜、窒化シリコン膜等からなる。ここで特に、半導体膜には、島状の平面パターンの周辺領域、即ち半導体膜の外縁に沿った“外縁部”或いは“パターンエッジ部”が存在する。このような島状の平面パターンの周辺領域では、ゲート絶縁膜のカバレッジが大なり小なり悪い。取り分け、この周辺領域のうち、半導体層、ゲート絶縁膜及びゲート電極からなる三層構造において耐電圧性に支障を来たし易いのは、平面的に見て該周辺領域とゲート電極の輪郭線とが交差する個所である。即ち、この個所では、半導体膜の段差に起因してゲート絶縁膜の膜質が基本的に悪い上に、ゲート電極とソース領域又はドレイン領域との距離が近接しており、しかも３次元的に見て周辺領域における半導体膜のエッジ部が、ゲート電極に向かってゲート絶縁膜側に角張っているので、電界集中も起こりやすい。
【０００９】
しかるに本発明では、ソース領域及びドレイン領域の少なくとも一方の領域における、このような周辺領域のうち少なくともチャネル領域に隣接する第１部分は、半導体膜の他の部位と比べて不純物の濃度が低い。具体的には、この第１部分は、半導体膜の中央領域と比べて、不純物の濃度が低い。ここに「中央領域」とは、半導体膜のうち、周辺領域を除くと共に、チャネル領域に沿って該チャネル領域に隣接する第２部分を除く領域である。即ち、中央領域とは、典型的には、平面的に見て、ソース領域の中央寄り大部分を占めるソース領域の主要部に相当するか、これに代えて又は加えて、ドレイン領域の中央寄り大部分を占めるドレイン領域の主要部に相当する。そして、第１部分において、半導体膜は不純物の濃度が低く、好ましくは、チャネル領域や後述のＬＤＤ領域と同じく不純物が殆どドープされていない。このように第１部分の不純物の濃度が低い構造は、製造過程において、例えば第１部分についてマスクをしつつ中央領域に対して、不純物のドープを行えば得られる。
【００１０】
このように、周辺領域において最も耐電圧に支障を来たす可能性の高い個所については、第１部分として、不純物の濃度が低くされている。即ち、第１部分においては、半導体膜は、ソース領域又はドレイン領域をなす導電膜或いは半導体膜というよりは、ソース領域及びドレイン領域のエッジ部における絶縁膜として機能する。言い換えれば、最も耐電圧に支障を来たす可能性の高い個所について、ゲート絶縁膜による絶縁機能を、不純物が低濃度であり、即ち高抵抗の第１部において補っていると言える。
【００１１】
よって、仮にゲート絶縁膜のカバレッジが、この第１部分付近で局所的に悪くても、ここでの耐電圧が顕著に上昇する。このため、オフリーク電流が低減する。加えて、周辺領域における半導体膜が角張っていることによる“電界集中”についても、少なくとも第１部において顕著に低減される。よって、ゲート絶縁膜のカバレッジが仮に悪くなかったとしても、電界集中によって耐電圧性が低下する事態を効果的に回避することも可能となる。即ち、ゲート絶縁膜におけるカバレッジの良否によらずに、耐電圧を極めて効率的に向上させることも可能となる。
【００１２】
以上の結果、耐電圧性に優れており、オフリーク電流が低減された、薄膜トランジスタ等の薄膜半導体装置を実現できる。この際、非特許文献１の技術の如く半導体膜のテーパー形状の付近で不純物がＶ字状に半導体膜中に入り込んでしまう事態を、避けることができる。また、特許文献１の技術の如く半導体膜のテーパー形状の付近で耐電圧性が低下する事態を、避けることもできる。
【００１３】
尚、本発明において「周辺領域のうち少なくとも第１部分は、不純物の濃度が低い」とあるのは、周辺領域のうち最も耐電圧性に支障を来たしやすい第１部分について、不純物の濃度を低くすれば、本発明の効果が得られる趣旨からである。よって、周辺領域の全部を一括して、即ち、外縁部或いはパターンエッジ部に沿って不純物の濃度が低いように半導体膜を構成しても勿論同様の効果が得られる。周辺領域のうち第１部分を含んだ何れの部分について不純物の濃度を低くするかは、例えば製造上の容易さ等を考慮して決めればよい。
【００１４】
本発明の薄膜半導体装置の一態様では、前記周辺領域は、前記中央領域と比べて前記不純物の濃度が低い。
【００１５】
この態様によれば、半導体膜の周辺領域は、第１部分のみならず、ゲート電極から離れた周辺領域の部分に沿って、好ましくはその全周に渡って、不純物の濃度が低い。よって、ゲート電極から離れた周辺領域において、半導体膜が角張っていることによる“電界集中”についても、当該角張っている部分における、不純物の濃度が低い部分の存在によって、顕著に低減される。
【００１６】
本発明の薄膜半導体装置の一態様では、当該薄膜半導体装置は、ＬＤＤ（Lightly Doped Drain）型の薄膜トランジスタとして構成されており、前記第２部分は、ＬＤＤ領域であり、前記中央領域と比べて前記不純物の濃度が低い。
【００１７】
この態様によれば、ＬＤＤ型の薄膜トランジスタにおいて、耐電圧性を向上させることができ、オフリーク電流を低減させることが可能となる。更に、第１部分及び第２部分は、ＬＤＤ領域と同程度に低濃度にドープされた領域でも、本発明の効果は得られるので、ＬＤＤ領域を形成するのと同一機会に第１及び第２部分の少なくとも一方を、より好ましくは両方を形成すれば、製造工程上有利である。
【００１８】
本発明の薄膜半導体装置の他の態様では、当該薄膜半導体装置は、前記ゲート電極として並列配置された二つのゲート電極を有するダブルゲート型の薄膜トランジスタとして構成されており、前記半導体膜のうち平面的に見て前記二つのゲート電極間を占めるゲート間領域における、前記周辺領域のうち少なくとも前記チャネル領域に隣接する第３部分は、前記中央領域と比べて前記不純物の濃度が低い。
【００１９】
この態様によれば、半導体膜のゲート間領域において最も耐電圧に支障を来たす可能性の高い個所については、第１部分と同様の要領で第３部分として、その不純物の濃度が低くされる。よって、ダブルゲート型の薄膜トランジスタにおいて、耐電圧性を向上させることができ、オフリーク電流を低減させることが可能となる。
【００２０】
この態様では、当該薄膜半導体装置は、前記ダブルゲート型であって且つ、ＬＤＤ（Lightly Doped Drain）型の薄膜トランジスタとして構成されており、前記ゲート間領域において前記チャネル領域に隣接する第４部分は、ＬＤＤ領域であり、前記中央領域と比べて前記不純物の濃度が低いように構成してもよい。
【００２１】
このように構成すれば、ＬＤＤ型且つダブルゲート型の薄膜トランジスタにおいて、耐電圧性を向上させることができ、オフリーク電流を低減させることが可能となる。更に、第１及び第２部分に加えて、第３及び第４部分は、ＬＤＤ領域と同程度に低濃度にドープされた領域であっても、本発明の効果は得られる。よって、ＬＤＤ領域を形成するのと同一機会に、第１から第４部分の少なくとも一つを、より好ましくはこれら全部を形成すれば、製造工程上有利である。
【００２２】
或いはこの態様では、当該薄膜半導体装置は、前記ダブルゲート型であって且つ、ＬＤＤ（Lightly Doped Drain）型の薄膜トランジスタとして構成されており、前記ゲート間領域は全域に亘って、前記中央領域と比べて前記不純物の濃度が低いように構成してもよい。
【００２３】
このように構成すれば、ＬＤＤ型且つダブルゲート型の薄膜トランジスタにおいて、耐電圧性を向上させることができ、オフリーク電流を低減させることが可能となる。更に、第１及び第２部分に加えて、ゲート間領域は、ＬＤＤ領域と同程度に低濃度にドープされた領域であっても、本発明の効果は得られる。よって、ＬＤＤ領域を形成するのと同一機会に、第１及び第２部分並びにゲート間領域の少なくとも一つを、より好ましくはこれら全部を形成すれば、製造工程上有利である。
【００２４】
本発明の薄膜半導体装置の他の態様では、当該薄膜半導体装置は、前記ソース領域及び前記ドレイン領域の少なくとも一方の領域が延設されてなる一方の容量電極と、該一方の容量電極に誘電体膜を介して対向配置される他方の容量電極とを有する蓄積容量を更に備えており、前記周辺領域のうち、前記一方の容量電極の外周辺に位置する第５部分は、前記一方の容量電極における該第５部分を除く部分と比べて、前記不純物の濃度が低い。
【００２５】
この態様によれば、一方の容量電極を構成する半導体膜において最も耐電圧に支障を来たす可能性の高い個所については、第５部分として、不純物の濃度が低くされている。従って、薄膜トランジスタのソース領域又はドレイン領域に一方の容量電極が接続されており、耐電圧性及びオフリーク電流特性に優れたコンデンサ或いは蓄積容量を構築することが可能となる。
【００２６】
尚、他方の容量電極は、一方の容量電極よりも平面形状が一回り大きいように構成してもよい。このように構成すれば、一方の容量電極を構成する半導体膜において、他方の容量電極に向かって角張っているが故に、最も耐電圧に支障を来たす可能性の高い個所については、第５部分として確実にその耐電圧性を向上させることができる。
【００２７】
この態様では、前記他方の容量電極は、前記ゲート電極と同一層から形成されており、前記誘電体膜は、前記ゲート絶縁膜と同一層から形成されてよい。
【００２８】
このように構成すれば、一方の容量電極を半導体膜におけるソース及びドレイン領域と同一機会に形成することが可能となり、他方の容量電極をゲート電極と同一機会に形成することが可能となり、誘電体膜をゲート絶縁膜と同一機会に形成することが可能となるので、製造工程上大変有利である。
【００２９】
本発明の電気光学装置は上記課題を解決するために、上述した本発明に係る薄膜半導体装置（但し、その各種態様を含む）及び該薄膜半導体装置により制御される表示素子を夫々含む複数の画素部と、該複数の画素部を駆動するために前記薄膜半導体装置に電気的に接続された配線とを備える。
【００３０】
本発明の電気光学装置によれば、耐電圧性に優れ且つオフリーク電流特性に優れた上述した本発明の薄膜半導体装置によって各画素部において、例えば、液晶素子、有機ＥＬ素子等の表示素子に対して、アクティブマトリクス制御、スイッチング制御、駆動制御、選択制御等の各種駆動を行えるので、高品位の画像表示を実現可能となる。
【００３１】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）を具備する。
【００３２】
本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、高品位の画像を表示可能な、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなど、更には電気光学装置を露光用ヘッドとして用いたプリンタ、コピー、ファクシミリ等の画像形成装置など、各種電子機器を実現できる。また、本発明の電子機器として、例えば電子放出装置（Field Emission Display及びConduction Electron-Emitter Display）等を実現することも可能である。
【００３３】
本発明の薄膜半導体装置の製造方法は上記課題を解決するために、基板上に島状の平面パターンを有する半導体膜を形成する工程と、該半導体膜上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極を介して、低濃度で不純物ドープを行う工程と、該不純物ドープを行う工程と相前後して、ＬＤＤ（Lightly Doped Drain）領域となる領域と前記島状の平面パターンの周辺領域のうち少なくとも前記チャネル領域に隣接する第１部分との両者を同時にマスクしつつ、高濃度で不純物ドープを行う工程とを備える。
【００３４】
本発明の薄膜半導体装置の製造方法によれば、先ず、例えば半導体基板、石英基板、ガラス基板等の基板が用意される。その後この基板上に、島状の平面パターンを有する半導体膜が、例えばポリシリコン膜、アモルファスシリコン膜等から形成される。その後この半導体膜上にゲート絶縁膜が、例えば酸化シリコン膜、熱酸化膜、窒化シリコン膜等から形成される。その後このゲート絶縁膜上にゲート電極が、例えば導電性ポリシリコン膜、導電性金属膜等から形成される。その後このゲート電極を介して、構築すべき薄膜トランジスタがＮ型であるかＰ型であるかに応じた所定種類の不純物が、低濃度でドープされる。即ち、セルフアラインによりゲート電極に対向する領域に、チャネル領域を形成する。この低濃度の不純物ドープの前又は後にて、例えばＬＤＤ領域となる領域と第１部分とをマスクするための、単一マスクが形成される。そして、ＬＤＤ領域となる領域と第１部分との両者が、同時にマスクされた状態で、所定種類の不純物が、高濃度でドープされる。これにより、ソース領域及びドレイン領域が形成される。
【００３５】
従って、本発明に特有の効果をもたらす第１部分の形成と、ＬＤＤ型の薄膜トランジスタを製造するためのＬＤＤ領域の形成とは、共通のマスクを用いて行うことが出来る。即ち、通常のＬＤＤ型の薄膜トランジスタを製造する場合と比較すると、製造工程を増加させないで済むので、実践上大変便利であれる。
【００３６】
本発明の薄膜電子装置は上記課題を解決するために、不純物がドープされた不純物領域を含むと共に島状の平面パターンを有する半導体膜から形成された第１膜と、前記不純物領域の上又は下に絶縁膜を介して対向配置された所定の平面パターンを有する導電性の第２膜とを備えており、前記第１膜における前記島状の平面パターンの周辺領域のうち、少なくとも前記第２膜に対向配置された周辺対向部分は、前記第１膜における該周辺対向部分以外の部分と比べて前記不純物の濃度が低い。
【００３７】
本発明の薄膜電子装置によれば、第１膜は、例えばポリシリコン膜、アモルファスシリコン膜等からなり、長方形など島状の平面パターンを有する。第２膜は、例えば導電性ポリシリコン膜、導電性金属膜等からなり、このような第１膜に、絶縁膜を介して対向配置されている。絶縁膜は、例えば、酸化シリコン膜、熱酸化膜、窒化シリコン膜等からなる。ここで特に、第１膜には、島状の平面パターンの周辺領域、即ち第１膜の外縁に沿った“外縁部”或いは“パターンエッジ部”が存在する。このような島状の平面パターンの周辺領域では、絶縁膜のカバレッジが大なり小なり悪い。取り分け、この周辺領域のうち、第１膜、絶縁膜及び第２膜からなる三層構造において耐電圧性に支障を来たし易いのは、平面的に見て該周辺領域と第２膜とが対向する部分である。即ち、この個所では、第１膜の段差に起因して絶縁膜の膜質が基本的に悪い上に、第１膜のエッジ部が第２膜に向かって絶縁膜側に角張っているので、電界集中も起こりやすい。
【００３８】
しかるに本発明では、第１膜における周辺対向部分は、第１膜の他の部位と比べて不純物の濃度が低い。このように、周辺領域において最も耐電圧に支障を来たす可能性の高い個所については、周辺対向部分として、不純物の濃度が低くされている。即ち、周辺対向部分においては、半導体膜は、導電膜或いは半導体膜というよりは、絶縁膜に近い膜として機能する。言い換えれば、最も耐電圧に支障を来たす可能性の高い個所について、絶縁膜による絶縁機能を、不純物が低濃度であり、即ち高抵抗の周辺対向部分において補っていると言える。
【００３９】
よって、仮に絶縁膜のカバレッジが、この周辺対向部分付近で局所的に悪くても、ここでの耐電圧が顕著に上昇する。加えて、周辺対向部分における第１膜が角張っていることによる“電界集中”についても、顕著に低減される。よって、絶縁膜のカバレッジが仮に悪くなかったとしても、電界集中によって耐電圧性が低下する事態を効果的に回避することも可能となる。即ち、絶縁膜におけるカバレッジの良否によらずに、耐電圧を極めて効率的に向上させることも可能となる。
【００４０】
以上の結果、耐電圧性に優れており、例えば電極や配線上を絶縁膜を介して他の配線や電極が通過する基本構造を有する、例えばコンデンサ或いは蓄積容量等の各種の薄膜電子装置を実現できる。
【００４１】
本発明の薄膜電子装置の一の態様では、前記第１膜は、前記不純物領域において一方の容量電極を有し、前記第２膜は、前記一方の容量電極に、前記絶縁膜を誘電体膜として対向配置された他方の容量電極を有する。
【００４２】
この態様によれば、耐電圧性に優れた、コンデンサ或いは蓄積容量を実現できる。
【００４３】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【発明を実施するための最良の形態】
【００４４】
以下本発明の各種実施形態を図面に基づいて説明する。
【００４５】
（薄膜半導体装置の第１実施形態）
本発明の薄膜半導体装置の第１実施形態について図１から図５を参照して説明する。本実施形態は、セルフアライン型であり且つトップゲート型のＴＦＴに本発明を適用したものである。
【００４６】
先ず本発明の薄膜半導体装置としてのＴＦＴの構成について図１から図３を参照して説明する。図１は、本実施形態に係るＴＦＴの平面図であり、図２は、そのB−B’断面図であり、図３は、そのＣ−Ｃ’断面図である。
【００４７】
図１から図３において、ＴＦＴは、素子基板１０上に、チャネル領域４０１Ｃと不純物がドープされたソース領域４０１Ｓ及びドレイン領域４０１Ｄとを含むと共に島状の平面パターンを有する半導体膜４０１と、チャネル領域４０１Ｃにゲート絶縁膜４０２を介して対向配置されたゲート電極４０３とを備える。素子基板１０は、ガラス基板、、石英基板、半導体基板、樹脂基板等からなる。半導体膜４０１は、低温ポリシリコン膜、高温ポリシリコン膜、アモルファスシリコン膜、単結晶膜等からなる。ソース領域４０１Ｓ及びドレイン領域４０１Ｄは、ＴＦＴがＮチャネル型であるか又はＰチャネル型であるかに応じてＰ（リン）、Ｂ（ボロン）等の所定種類の不純物が高濃度にドープされることで、導電性を有するように構成されている。更に、ソース領域４０１Ｓ及びドレイン領域４０１Ｄには、不図示のソース電極及びドレイン電極、若しくは配線が夫々接続されている。ゲート絶縁膜４０２は、酸化シリコン膜、窒化シリコン膜、熱酸化膜等の単一層構造又は多層膜構造を有する絶縁膜から構成されている。ゲート電極４０３は、導電性のポリシリコン膜、導電性の金属膜等から構成されている。
【００４８】
本実施形態では特に、ソース領域４０１Ｓ及びドレイン領域４０１Ｄ夫々における島状の平面パターンの周辺領域４１２は、そのうちチャネル領域４０１Ｃに隣接する第１部分４１２ｅを含めて、中央領域４１１と比べて不純物の濃度が低い。中央領域４１１は、ソース領域４０１Ｓ及びドレイン領域４０１Ｄにおいて夫々、ソース及びドレインとして機能する程度の導電性を有するように構成されている。尚、中央領域４１１は、ソース領域４０１Ｓ及びドレイン領域４０１Ｄの夫々における周辺領域４１２を除くと共に、チャネル領域４０１Ｃに沿って（図１中、縦方向に延びるように）チャネル領域４０１Ｃに隣接する第２部分を除く領域である。尚、本実施形態では、係る第２部分は、中央領域４１１と同じく不純物濃度が高濃度とされており、中央領域４１１の一部分として考えてよい。
【００４９】
次に図４及び図５を参照して、以上のように構成された本実施形態の作用について説明する。ここに図４（ａ）は、一の比較例における図３の半導体膜４０１の周辺領域４１２（第１部分４１２ｅ）に対応する部分付近の部分拡大断面図であり、図４（ｂ）は、本実施形態の一具体例における図３の半導体膜４０１の周辺領域４１２（第１部分４１２ｅ）付近の部分拡大断面図である。図５（ａ）は、他の比較例における図３の半導体膜４０１の周辺領域４１２（第１部分４１２ｅ）に対応する部分付近の部分拡大断面図であり、図５（ｂ）は、本実施形態の他の具体例における図３の半導体膜４０１の周辺領域４１２（第１部分４１２ｅ）付近の部分拡大断面図である。
【００５０】
図４（ａ）において、一の比較例は、図１から図３に示した本実施形態の構成と同様に、素子基板１０上に、半導体層４０１’、ゲート絶縁膜４０２’及びゲート電極４０３を有するが、半導体膜４０１’において、不純物濃度が低くされた周辺領域４１２或いは第１部分４１２ｅが設けられていない。即ち、ソース領域及びドレイン領域における、半導体膜４０１’の周辺領域は、中央領域と同じように高濃度にドープされている。従って、一の比較例においては、半導体膜４０１’の外縁に沿った周辺領域、即ち“外縁部”或いは“パターンエッジ部”では、ゲート絶縁膜４０２’のカバレッジが悪い（図４（ａ）中、部分５０１ａ参照）。この部分５０１ａでは、半導体膜４０１’の段差に起因してゲート絶縁膜４０２’の膜質が基本的に悪い上に、ゲート電極４０３と半導体膜４０１’との距離が近接しており、耐電圧性に支障を来たし易い。しかも、半導体膜４０１’のエッジ部が、ゲート電極４０３に向かってゲート絶縁膜４０２’側に角張っているので、電界集中も起こり易い。
【００５１】
図４（ｂ）に示すように、本実施形態の一具体例においても、同様に、周辺領域４１２では、ゲート絶縁膜４０２のカバレッジが悪い（図４（ｂ）中、部分５０１ｂ参照）。半導体膜４０１の周辺領域４１２のうち、耐電圧性に支障を来たし易いのは、この部分５０１ｂ内にあるゲート絶縁膜４０２を介して相互に近接する半導体膜４０１の部分たる第１部分４１２ｅ及びゲート電極４０３の部分である。しかるに、本実施形態では、第１部分４１２ｅは、周辺領域４１２の一部分として、半導体膜４０１の他の部位と比べて不純物の濃度が低い。好ましくは、第１部分４１２ｅを含めて周辺領域４１２は、チャネル領域４０１Ｃと同じく不純物が殆どドープされていない。従って、半導体膜４０１は、第１部分４１２ｅを含む周辺領域４１２においては、絶縁膜として機能する。即ち、最も耐電圧に支障を来たす可能性の高い個所について（図４（ｂ）中、部分５０１ｂ参照）、ゲート絶縁膜４０２による絶縁機能を、高抵抗の第１部４１２ｅにおいて補っている。
【００５２】
このように本実施形態によれば、一の比較例の場合と同じくゲート絶縁膜４０２のカバレッジが、この第１部分４１２ｅ付近で局所的に悪くても、一の比較例の場合とは異なり、ここでの耐電圧が顕著に上昇する。このため、オフリーク電流が低減する。
【００５３】
図５（ａ）において、他の比較例は、図１から図３に示した本実施形態の構成と同様に、素子基板１０上に、半導体層４０１”、ゲート絶縁膜４０２”及びゲート電極４０３を有するが、半導体膜４０１”において、不純物濃度が低くされた周辺領域４１２或いは第１部分４１２ｅが設けられていない。但し、他の比較例においては、図４（ａ）に示した一の比較例の場合と異なり、半導体膜４０１”’の外縁に沿った周辺領域では、ゲート絶縁膜４０２”のカバレッジが悪くない。即ち、ゲート絶縁膜４０２”は、膜厚及び形状において、何らの欠陥はない。しかし、この場合にも、半導体膜４０１”のゲート絶縁膜４０２”の側に角張った個所５０２ａでは、電界集中によって耐電圧性が低下する。このため、矢印５０３ａの如き絶縁破壊が、半導体膜４０１”の他の個所と比べて生じやすい。
【００５４】
図５（ｂ）に示すように、本実施形態の他の具体例においても同様に、半導体膜４０１のゲート絶縁膜４０２の側に角張った個所５０２ｂでは、電界集中は相対的には生じやすい。しかるに、第１部分４１２ｅは、周辺領域４１２の一部分として、半導体膜４０１の他の部位と比べて不純物の濃度が低く、半導体膜４０１は、第１部分４１２ｅを含む周辺領域４１２においては、絶縁膜として機能する。よって、電界集中による矢印５０３ｂの如き絶縁破壊は、ゲート絶縁膜４０２及び第１部分４１２ｅによって、図５（ａ）の場合と比較して、格段に起こり難くなっている。
【００５５】
このように本実施形態によれば、他の比較例の場合と同じくゲート絶縁膜４０２のカバレッジが、この第１部分４１２ｅ付近で良かったとしても、他の比較例の場合とは異なり、ここでの耐電圧が顕著に上昇する。このため、オフリーク電流が低減する。
【００５６】
尚、本実施形態では、周辺領域４１２のうち第１部分４１２ｅ以外の部分についても、不純物濃度が低く高抵抗とされているので、ゲート電極４０３から離れた周辺領域４１２において半導体膜４０１が角張っていることによる“電界集中”についても（図５参照）、当該角張っている部分における、高抵抗の周辺領域４１２の存在によって、顕著に低減される。
【００５７】
以上の結果、本実施形態によれば、耐電圧性に優れており、オフリーク電流が低減された、ＴＦＴを実現できる。
【００５８】
（薄膜半導体装置の第１実施形態の製造方法）
次に以上のように構成される第１実施形態に係るＴＦＴの製造方法について、図６及び図７を参照して説明する。ここに図６は、第１実施形態に係るＴＦＴの製造方法を、図２に対応する個所における断面図として順を追って示す工程図であり、図７（ａ）は、図６の工程（３）の状態における基板上の積層構造を示す斜視図であり、図７（ｂ）は、図６の工程（６）の状態における基板上の積層構造を示す斜視図である。
【００５９】
図６において、先ず工程(１)では、素子基板１０上に、ＣＶＤ（Chemical Vapor Deposition）、エピタキシャル成長、貼り合わせ等によって、半導体膜を形成後、フォトリソグラフィ及びエッチングを用いたパターニングにより、所定の平面パターンを有する半導体膜４０１（図１参照）を形成する。
【００６０】
その後、工程（２）では、熱酸化、ＣＶＤ等によって、ゲート絶縁膜４０２を素子基板１０上の一面に形成する。但し、半導体膜４０１を覆う個所以外の個所については、ゲート絶縁膜４０２除去することも可能である。
【００６１】
その後、工程（３）では、ＣＶＤ、ＰＶＤ、スパッタリング等により、ゲート電極４０３となる膜を素子基板１０上の一面に形成後、フォトリソグラフィ及びエッチングを用いたパターニングにより、所定の平面パターンを有するゲート電極４０３（図１参照）を形成する。この結果、図７（ａ）の如き、不純物ドープ前の積層構造が素子基板１０上に得られる。
【００６２】
その後、工程（４）では、ポジ又はネガタイプの感光レジスト６０１ａを、素子基板１０上の全面に形成し、工程（５）では、マスクを用いた露光、現像、焼成等によって、図７（ｂ）に例示する如きパターンを有するレジスト６０１ｂを形成する。このパターンは、第１部分４１２ｅを含めて周辺領域４１２を覆うように形成されている。尚、ゲート電極４０３上にも、レジスト６０１ｂを形成しても構わない。
【００６３】
その後、工程（６）では、図７（ｂ）にも示すように、レジスト６０１ｂをマスクとして、高濃度の不純物６１１のドープを行なう。これにより、中央領域４１１の低抵抗化を図ることで、導電性を夫々有するソース領域４０１Ｓ及びドレイン領域４０１Ｄを形成する。この際、レジスト６０１ｂにより覆われた周辺領域４１２及びゲート電極４０３に覆われたチャネル領域４０１Ｃでは、不純物６１１のドープが殆ど行なわれない。即ち、周辺領域４１２及びチャネル領域４０１Ｃについては、工程（１）で形成されたときと殆ど同様である極めて高抵抗の半導体膜として残る。その後、レジスト６０１ｂが除去され、洗浄等の後工程が行なわれる。
【００６４】
以上の結果、第１実施形態に係るＴＦＴが、比較的効率良く且つ容易に製造される。
【００６５】
（薄膜半導体装置の第２実施形態）
本発明の薄膜半導体装置の第２実施形態について図８を参照して説明する。本実施形態は、第１実施形態の場合と同様に、セルフアライン型であり且つトップゲート型のＴＦＴに本発明を適用したものである。但し、第２実施形態は、第１実施形態とは異なり、ダブルゲート型のＴＦＴとして構築されている。図８は、本実施形態に係るＴＦＴの平面図である。尚、図８において、図１から図７を参照して説明した第１実施形態と同様の構成要素については、同様の参照符号を付し、それらの説明については適宜省略する。
【００６６】
図８において、ＴＦＴは、素子基板１０上に、ゲート電極として並列配置された二つのゲート電極４０３ａ及び４０３ｂを有する。半導体膜４０１のうち平面的に見て、二つのゲート電極４０３ａ及び４０３ｂの間を占めるゲート間領域における、第３部分４１３ｅを含めての周辺領域４１２は、中央領域４１１と比べて不純物の濃度が低い。その他の構成については、第１実施形態の場合と同様である。
【００６７】
従って、第２実施形態によれば、半導体膜４０１のゲート間領域において最も耐電圧に支障を来たす可能性の高い個所である第３部分４１３ｅについても、不純物濃度が低くされ、高抵抗とされている。よって、ダブルゲート型のＴＦＴにおいて、耐電圧性を向上させることができ、オフリーク電流を低減させることが可能となる。
【００６８】
（薄膜半導体装置の第３実施形態）
本発明の薄膜半導体装置の第３実施形態について図９を参照して説明する。本実施形態は、第１実施形態の場合と同様に、トップゲート型のＴＦＴに本発明を適用したものである。但し、第２実施形態は、第１実施形態とは異なり、ＬＤＤ型のＴＦＴとして構築されている。図９は、本実施形態に係るＴＦＴの平面図である。尚、図９において、図１から図７を参照して説明した第１実施形態と同様の構成要素については、同様の参照符号を付し、それらの説明については適宜省略する。
【００６９】
図９において、ＴＦＴは、半導体膜４０１のうちゲート電極４０３の直下に位置するチャネル領域に沿って且つチャネル領域に隣接して、ＬＤＤ領域４５１及び４５２を有する。ＬＤＤ領域４５１及び４５２は、本発明に係る「第２部分」の一例に相当しており、即ちチャネル領域４０１Ｃに沿って且つチャネル領域４０１Ｃに隣接する領域であり、中央領域４１１と比べて不純物の濃度が低い。その他の構成については、第１実施形態の場合と同様である。
【００７０】
従って、第３実施形態によれば、ＬＤＤ型のＴＦＴにおいて、耐電圧性を向上させることができ、オフリーク電流を低減させることが可能となる。
【００７１】
（薄膜半導体装置の第３実施形態の製造方法）
次に以上のように構成される第３実施形態に係るＴＦＴの製造方法について、図１０を参照して説明する。ここに図１０は、第３実施形態に係るＴＦＴの製造方法を、図２に対応する個所における断面図として順を追って示す工程図であり、図１１は、図１０の工程（６）の状態における基板上の積層構造を示す斜視図である。尚、図１０及び図１１において、図１から図７を参照して説明した第１実施形態と同様の構成要素については、同様の参照符号を付し、それらの説明については適宜省略する。
【００７２】
図１０において、工程(１)から工程（３）までが、図６に示した第１実施形態に係る製造方法の場合と同様に行なわれる。
【００７３】
図１０の工程（３）で、図７（ａ）の如き不純物ドープ前の積層構造が素子基板１０上に得られると、続いて、ＬＤＤ領域４５１及び４５２を形成するための、低濃度の不純物６１２のドープが行なわれる。この結果、半導体膜４０１では、チャネル領域４０１Ｃ以外の領域４０１Ｐは、不純物６１２が低濃度でドープされた領域となる。
【００７４】
その後、工程(４）が、図６に示した第１実施形態に係る製造方法の場合と同様に行なわれる。
【００７５】
その後、工程（５）では、マスクを用いた露光、現像、焼成等によって、図１１に例示する如きパターンを有するレジスト６０１ｂｂを形成する。このパターンは、周辺領域４１２、並びにＬＤＤ領域４５１及び４５２を覆うように形成されている。尚、ゲート電極４０３上にも、レジスト６０１ｂｂが形成されている。
【００７６】
その後、工程（６）では、図１１にも示すように、レジスト６０１ｂｂをマスクとして、高濃度の不純物６１１のドープを行なう。これにより、中央領域４１１の低抵抗化を図ることで、導電性を夫々有するソース領域４０１Ｓ及びドレイン領域４０１Ｄを形成する。この際、レジスト６０１ｂｂにより覆われた周辺領域４１２、並びにＬＤＤ領域４５１及び４５２、更にゲート電極４０３に覆われたチャネル領域４０１Ｃでは、不純物６１１のドープが殆ど行なわれない。即ち、チャネル領域４０１Ｃについては、工程（１）で形成されたときと殆ど同様である極めて高抵抗の半導体膜として残る。他方、周辺領域４１２、並びにＬＤＤ領域４５１及び４５２については、工程（３）で、低濃度ドープが行なわれたときと殆ど同様である高抵抗の半導体膜として残る。その後、レジスト６０１ｂが除去され、洗浄等の後工程が行なわれる。
【００７７】
以上の結果、第３実施形態に係るＴＦＴが、比較的効率良く且つ容易に製造される。特に、周辺領域４１２の形成と、ＬＤＤ領域４５１及び４５２の形成とは、共通のマスクたるレジスト６０１ｂｂ及びゲート電極４０３を用いて行うことが出来る。即ち、通常のＬＤＤ型の薄膜トランジスタを製造する場合と比較すると、製造工程を増加させないで済むので、実践上大変便利であれる。この際、第１部分４１２ｅを含む周辺領域４１２は、ＬＤＤ領域４５１及び４５２と同程度に低濃度にドープされた領域でも、絶縁膜に近い電気的な性質を奏し、上述した本発明の効果（図４及び図５参照）は、十分に得られる。
【００７８】
（薄膜半導体装置の第４実施形態）
本発明の薄膜半導体装置の第４実施形態について図１２を参照して説明する。本実施形態は、第１実施形態の場合と同様に、トップゲート型のＴＦＴに本発明を適用したものである。但し、第２実施形態は、第１実施形態とは異なり、ＬＤＤ型且つダブルゲート型のＴＦＴとして構築されている。図１２は、本実施形態に係るＴＦＴの平面図である。尚、図１２において、図１から図７を参照して説明した第１実施形態又は図８を参照して説明した第２実施形態と同様の構成要素については、同様の参照符号を付し、それらの説明については適宜省略する。
【００７９】
図１２において、ＴＦＴは、素子基板１０上に、ゲート電極として並列配置された二つのゲート電極４０３ａ及び４０３ｂを有する。半導体膜４０１のうち平面的に見て、二つのゲート電極４０３ａ及び４０３ｂの間を占めるゲート間領域４１２Ｃは、その全域が、中央領域４１１と比べて不純物の濃度が低いＬＤＤ領域として構成されている。その他の構成については、第１実施形態の場合と同様である。
【００８０】
従って、第４実施形態によれば、ＬＤＤ型且つダブルゲート型のＴＦＴにおいて、耐電圧性を向上させることができ、オフリーク電流を低減させることが可能となる。
【００８１】
（薄膜半導体装置の第５実施形態）
本発明の薄膜半導体装置の第５実施形態について図１３を参照して説明する。本実施形態は、第１実施形態の場合と同様に、トップゲート型のＴＦＴに本発明を適用したものである。但し、第５実施形態は、第１実施形態とは異なり、ＬＤＤ型且つダブルゲート型のＴＦＴとして構築されている。図１３は、本実施形態に係るＴＦＴの平面図である。尚、図１３において、図１から図７を参照して説明した第１実施形態又は図８を参照して説明した第２実施形態と同様の構成要素については、同様の参照符号を付し、それらの説明については適宜省略する。
【００８２】
図１３において、ＴＦＴは、素子基板１０上に、ゲート電極として並列配置された二つのゲート電極４０３ａ及び４０３ｂを有する。半導体膜４０１のうち平面的に見て、二つのゲート電極４０３ａ及び４０３ｂの間を占めるゲート間領域の中央部分４１１Ｃを除く、チャネル領域に沿って且つチャネル領域に隣接するＬＤＤ領域４１２Ｌが、不純物濃度の低い高抵抗の領域とされている。即ち、ゲート間領域にあるＬＤＤ領域４１２Ｌが、本発明に係る「第４部分」の一例として構成されている。他方、ゲート間領域の中央部分４１１Ｃは、中央領域４１１と同じく、高濃度にドープされて低抵抗の領域とされている。その他の構成については、第１実施形態の場合と同様である。
【００８３】
従って、第４実施形態によれば、ＬＤＤ型且つダブルゲート型のＴＦＴにおいて、耐電圧性を向上させることができ、オフリーク電流を低減させることが可能となる。
【００８４】
（薄膜電子装置の実施形態）
本発明の薄膜電子装置の実施形態について図１４及び図１５を参照して説明する。本実施形態は、上述した薄膜半導体装置に係る実施形態におけるドレイン領域から延設された半導体膜部分から一方の容量電極が構成されている、蓄積容量（コンデンサ）に本発明を適用したものである。図１４は、本実施形態に係る蓄積容量の平面図であり、図１５は、そのＤ−Ｄ’断面図である。
【００８５】
図１４及び図１５において、蓄積容量７０は、素子基板１０上に、ＴＦＴ３０のドレイン領域１ｅから延設された第１容量電極７０１と、ＴＦＴ３０のゲート絶縁膜と同一の絶縁膜２からなる誘電体膜と、この誘電体膜を介して、第１容量電極７０１と対向配置されており且つＴＦＴ３０のゲート電極３ａと同一膜からなる第２容量電極３ｂとを備える。第２容量電極３ｂは、容量線３００と一体的に形成されており、容量線３００を介して所定電位の電源に電気的に接続されている。尚、ＴＦＴ３０は、ソース領域１ｂ及びドレイン領域１ｅ間に、二つのゲート３ａを有するダブルゲート型且つトップゲート型のＴＦＴとして構築されており、その具体的な構成は、例えば上述した第２実施形態（図８参照）、第４実施形態（図１２参照）又は第５実施形態（図１３参照）の如きである。本実施形態では、第１容量電極７０１が、本発明に係る「第１膜」の一例であり、第２容量電極３ｂが、本発明に係る「第２膜」の一例である。
【００８６】
本実施形態では特に、第１容量電極７０１の周辺対向部分７０１ｅは、第１容量電極７０１の中央部分７０１Ｃと比べて、不純物の濃度が低い。尚、本実施形態において、周辺対向部分７０１ｃは、本発明に係る「周辺対向部分」の一例であると共に、本発明に係る「第５部分」の一例でもある。従って、本実施形態によれば、カバレッジが悪く、耐電圧性に支障を来たし易く且つ電界集中が発生しやすい、周辺対向部分７０１ｅの付近では、前述した実施形態に係る周辺領域４１２の場合と同様に、絶縁膜２における絶縁機能を補うように作用する。
【００８７】
このように本実施形態によれば、絶縁膜２のカバレッジが、周辺対向部分７０１ｅ付近で局所的に悪くても、ここでの耐電圧が顕著に上昇する。或いは、絶縁膜２のカバレッジが、周辺対向領域４０２付近で良かったとしても、ここでの耐電圧が顕著に上昇する。
【００８８】
以上の結果、本実施形態によれば、耐電圧性に優れた蓄積容量（コンデンサ）７０を実現できる。
【００８９】
加えて、本実施形態では、第１容量電極７０１の中央部分７０１Ｃを半導体膜におけるソース領域１ｂ及びドレイン領域１ｅと同一機会に形成することが可能となり、第２容量電極３ｂをゲート電極３ａと同一機会に形成することが可能となり、誘電体膜をゲート絶縁膜と同一機会に形成することが可能となるので、ＴＦＴ３０と、そのドレイン１ｅに接続された蓄積容量７０とを同一の素子基板１０上に作り込む上で、製造工程上大変有利である。更に、ＴＦＴ３０を第４実施形態（図１２参照）又は第５実施形態（図１３参照）の如きＬＤＤ型のＴＦＴとし、そのＬＤＤ領域を形成するのと同一機会に、周辺対向部分７０１ｅを形成すれば、製造工程上一層有利である。
【００９０】
（電気光学装置の実施形態）
本発明の電気光学装置の実施形態について図１６から図１８を参照して説明する。本実施形態は、前述した薄膜半導体装置に係る実施形態と前述した蓄積容量に係る実施形態とを各画素部に含んでなるアクティブマトリクス駆動方式の液晶装置に、本発明を適用したものである。
【００９１】
先ず本実施形態における画素部の電気的な構成について図１６を参照して説明する。ここに、図１６は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素部における各種素子、配線等の等価回路である。
【００９２】
図１６において、複数の画素部１００ａには、それぞれ、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００９３】
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００９４】
画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板２０に形成された対向電極２１との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素部１００ａの単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素部１００ａの単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストをもつ光が出射する。
【００９５】
なお、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極２１との間に形成される液晶容量と並列に蓄積容量７０を付加する。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い電気光学装置を実現することができる。
【００９６】
本実施形態では特に、ＴＦＴ３０は、前述したＴＦＴ（図１から図１３参照）の各種実施形態と同様の構成を有しており、蓄積容量７０は、前述した蓄積容量（図１４及び図１５参照）の実施形態と同様の構成を有しており、夫々耐電圧が高い。また、本実施形態では、本発明に係る「配線」の一例が、走査線３ａ、データ線６ａ及び容量線３００から構成されている。
【００９７】
次に、上述したような画素部１００ａの具体的な構成について、図１７及び図１８を参照して説明する。ここに、図１７は、画素部１００ａの平面図であり、図１８は、図１７のＡ−Ａ´断面図である。
【００９８】
図１７において、素子基板１０上には、上述したＴＦＴ３０、走査線３ａ、データ線６ａ、蓄積容量７０等のほか、透明電極８、反射電極９等が設けられている。
【００９９】
反射電極９は、素子基板１０上に、マトリクス状に形成されており、これら各反射電極９に対し、透明電極８を介して、画素スイッチング用のＴＦＴ３０が電気的に接続されている。また、反射電極９には、透過窓１４が形成され、透過窓１４に対応する領域は、透明電極８によって覆われている。このような反射電極９は、アルミニウムや銀、若しくはこれらの合金、又はチタン、窒化チタン、モリブデン、タンタル等との積層膜から構成されており、透明電極８は、ＩＴＯ（インディウム・ティン・オキサイド）等から構成されている。
【０１００】
一方、反射電極９及び透明電極８の下には、図１８に示すように、凹凸形成層１３、及びその上層の凹凸層７（いずれも、図１７では示されない）が形成されている。ここで凹凸形成層１３及び凹凸層７は、例えば、有機系樹脂等の感光性樹脂からなり、特に前者は、基板面に点在するブロック塊を含むような形で形成される層であり、後者は、このような凹凸形成層１３を含む基板の全面を覆うような形で形成される層である。したがって、凹凸層７の表面は、凹凸形成層１３を構成するブロック塊の点在態様に応じて、いわば「うねる」こととなり、その結果、凹凸パターン９ｇが形成されることになる。図１７においては、この凹凸パターン９ｇが円形状で示されており、該円形状の部分は、その他の部分に比べて、図１７の紙面に向かってこちら側に突出した形となっていることを示している。即ち、当該円形状の部分における、図１７の紙面に向かって向こう側には、凹凸層７、そして前記ブロック塊が形成されているのである（図１８参照）。
【０１０１】
このような構成を備える本実施形態の電気光学装置では、透明電極８及び透過窓１４を利用することで、透過モードによる画像表示を行うことが可能となり、反射電極９並びに凹凸形成層１３、凹凸層７及び凹凸パターン９ｇを利用することで、反射モードによる画像表示を行うことが可能となる。即ち、前者の構成により規定される領域は、図示されない内部光源から発せられた光を図１７の紙面向こう側からこちら側に至るように透過させる透過領域であり、後者の構成により規定される領域は、紙面こちら側から前記反射電極９に至って反射した後、再び紙面こちら側に至らせるような反射領域となる。なお、後者の場合では特に、凹凸パターン９ｇによって光の散乱反射が起きるから、画像の視野角依存性を小さくすることができる。
【０１０２】
さて、図１７に戻り、反射電極９を形成する領域の縦横の境界に沿っては、データ線６ａ、走査線３ａ及び容量線３００が形成され、ＴＦＴ３０は、データ線６ａ及び容量線３００に対して接続されている。即ち、データ線６ａは、コンタクトホールを介してＴＦＴ３０の高濃度ソース領域１ｄに電気的に接続され、透明電極８は、コンタクトホール１５及び中継層６ｂを介してＴＦＴ３０の高濃度ドレイン領域１ｅに電気的に接続されている。また、ＴＦＴ３０のチャネル領域１ａ´に対向するように走査線３ａが延在している。ＴＦＴ３０は、前述した第５実施形態（図１３参照）の如き、ＬＤＤ型且つダブルゲート型であり、半導体膜１におけるチャネル領域１ａ’の両脇に、低濃度のＬＤＤ領域１ｂを夫々備え、二つのゲート３ａ間には、高濃度の中央部分１ｃを備える。
【０１０３】
尚、蓄積容量７０は、画素スイッチング用のＴＦＴ３０を形成するための半導体膜１の延設部分１ｆを導電化したものを第１容量電極７０１とし、この第１容量電極７０１に、走査線３ａと同層であり且つ容量線３００と一体的に形成された第２容量電極３ｂが、対向配置された構造になっている。
【０１０４】
図１８においては上記の他、素子基板１０上に、厚さが１００〜５００ｎｍのシリコン酸化膜（絶縁膜）からなる下地保護膜１１１が形成され、この下地保護膜１１１とＴＦＴ３０の上に、厚さが３００〜８００ｎｍのシリコン酸化膜からなる第１層間絶縁膜４、更に、第１層間絶縁膜４の上に厚さが１００〜８００ｎｍのシリコン窒化膜からなる第２層間絶縁膜５（表面保護膜）、第３層間絶縁膜７等が形成されている。但し、場合により、この第２層間絶縁膜５は、形成してなくてもよい。また、素子基板１０側には、その最上層として、配向膜１６が形成されている。その他、図１８においては、各種構成要素を電気的に接続するコンタクトホール等が設けられる。一方、対向基板２０側には、画素部１００ａ間のいわば隙間を縫うように延在する遮光膜２３、基板全面に形成された対向電極２１及び配向膜２２が、この順に積層するように形成されている。そして、素子基板１０及び対向基板２０の間には、電気光学物質の一例たる液晶層５０が挟持されている。
【０１０５】
以上のように構成された本発明の電気光学装置によれば、耐電圧性に優れ且つオフリーク電流特性に優れたＴＦＴ３０及び耐電圧性に優れた蓄積容量７０によって、各画素部１００ａにおいて、アクティブマトリクス駆動を行えるので、高品位の画像表示を実現可能となる。
【０１０６】
（電子機器）
次に、上述した電気光学装置が各種の電子機器に適用される場合について図１９及び図２０を参照して説明する。
【０１０７】
先ず、この電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１９は、このパーソナルコンピュータの構成を示す斜視図である。図１９において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、電気光学装置を用いて構成された表示ユニット１２０６とを備えている。
【０１０８】
更に、この電気光学装置を、携帯電話に適用した例について説明する。図２０は、この携帯電話の構成を示す斜視図である。図２０において、携帯電話１３００は、複数の操作ボタン１３０２とともに電気光学装置を備えるものである。尚、図２０中、電気光学装置には符号１００５を付して示してある。
【０１０９】
この他にも、電気光学装置は、ノート型のパーソナルコンピュータ、ＰＤＡ、テレビ、ビューファインダ、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、ＰＯＳ端末、タッチパネルを備えた装置等に、更にはプリンタ、コピー、ファクシミリなどの画像形成装置における露光用ヘッド等に適用することができる。
【０１１０】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、及び薄膜電子装置もまた、本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１１１】
【図１】本発明の薄膜半導体装置の第１実施形態に係るＴＦＴの平面図である。
【図２】図１のB−B’断面図である。
【図３】図１のＣ−Ｃ’断面図である。
【図４】一の比較例における図３の半導体膜の周辺領域に対応する部分付近の部分拡大断面図（図４（ａ））及び第１実施形態の一具体例における図３の半導体膜の周辺領域付近の部分拡大断面図（図４（ｂ））である。
【図５】他の比較例における図３の半導体膜の周辺領域に対応する部分付近の部分拡大断面図（図５（ａ））及び第１実施形態の他の具体例における図３の半導体膜の周辺領域付近の部分拡大断面図（図５（ｂ））である。
【図６】第１実施形態に係るＴＦＴの製造方法を、図２に対応する個所における断面図として順を追って示す工程図である。
【図７】図６の工程（３）の状態における基板上の積層構造を示す斜視図（図７（ａ））及び図６の工程（６）の状態における基板上の積層構造を示す斜視図（図７（ｂ））である。
【図８】本発明の薄膜半導体装置の第２実施形態に係るＴＦＴの平面図である。
【図９】本発明の薄膜半導体装置の第３実施形態に係るＴＦＴの平面図である。
【図１０】第３実施形態に係るＴＦＴの製造方法を、図２に対応する個所における断面図として順を追って示す工程図である。
【図１１】図１０の工程（６）の状態における基板上の積層構造を示す斜視図である。
【図１２】本発明の薄膜半導体装置の第４実施形態に係るＴＦＴの平面図である。
【図１３】本発明の薄膜半導体装置の第５実施形態に係るＴＦＴの平面図である。
【図１４】本発明の薄膜電子装置の実施形態に係る蓄積容量の平面図である。
【図１５】図１４のＤ−Ｄ’断面図である。
【図１６】本発明の電気光学装置の実施形態における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路を示す回路図である。
【図１７】素子基板の相互に隣接する画素部の平面図である。
【図１８】図１７のＡ−Ａ´線断面図である。
【図１９】電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２０】電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
【０１１２】
１０…素子基板、３０…ＴＦＴ、７０…蓄積容量、１００ａ…画素部、４０１…半導体膜、４０１Ｓ…ソース領域、４０１Ｄ…ドレイン領域、４０２…ゲート絶縁膜、４０３、４０３ａ、４０３ｂ…ゲート電極、４１１…中央領域、４１２…周辺領域、４１２ｅ…第１部分、６０１ａ、６０１ｂ、６０１ｂｂ…レジスト、４１２Ｌ、４５１、４５２…ＬＤＤ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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