(57)【要約】【課題】信号配線長を短くして信号遅延を低減でき、外部接続領域のパターン占有面積を削減できる半導体装置を提供する。【解決手段】半導体装置は、半導体チップ１１の一辺に沿って第１方向に延設された第１電源線２１と、前記第１電源線に隣接し前記第１方向に配列された第１パッド列２５と、前記第１パッド列に沿って前記第１電源線との間に前記第１パッド列を挟むように前記第１方向に延設された第２電源線２２と、前記第１パッド列におけるパッド間に配置され前記第１、第２電源線間の電圧で動作する第１バッファ回路３２−２と、前記第２電源線に隣接して前記第１方向に配列された第２パッド列２６と、前記第２パッド列に沿って前記第２電源線との間に前記第２パッド列を挟むように延設された第３電源線２３と、前記第２パッド列におけるパッド間に配置され前記第２、第３電源線間の電圧で動作する第２バッファ回路３１−１とを具備する。【選択図】      図２
2006100436.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの一辺に沿って第１方向に延設された第１電源線と、
前記第１電源線に隣接し、前記第１方向に配列された第１パッド列と、
前記第１パッド列に沿って、前記第１電源線との間に前記第１パッド列を挟むように前記第１方向に延設された第２電源線と、
前記第１パッド列におけるパッド間に配置され、前記第１、第２電源線間の電圧で動作する第１バッファ回路と、
前記第２電源線に隣接して、前記第１方向に配列された第２パッド列と、
前記第２パッド列に沿って、前記第２電源線との間に前記第２パッド列を挟むように延設された第３電源線と、
前記第２パッド列におけるパッド間に配置され、前記第２、第３電源線間の電圧で動作する第２バッファ回路と
を具備することを特徴とする半導体装置。
【請求項２】
前記第２パッド列中のパッドは、前記第１パッド列中のパッドに対して前記第１方向に沿ってずらされて前記第１、第２パッド列中の各パッドが千鳥状に配置され、
前記第１バッファ回路は、前記第１方向と交差する第２方向に対応する前記第２パッド列中のパッドに接続され、
前記第２バッファ回路は、前記第２方向に対応する前記第１パッド列中のパッドに接続される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２パッド列中のパッドは、前記第１パッド列中のパッドに対して前記第１方向に沿ってずらされて前記第１、第２パッド列中の各パッドが千鳥状に配置され、
前記第１パッド列中の各パッドの両側に配置された前記第１バッファ回路が対応するパッドに接続され、
前記第２パッド列中の各パッドの両側に配置された前記第２バッファ回路が対応するパッドに接続される
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２パッド列中のパッドは、前記第１パッド列中のパッドに対して前記第２方向に対応して配置され、
前記第１パッド列中の各パッドの両側に配置された前記第１バッファ回路が対応するパッドに接続され、
前記第２パッド列中の各パッドの両側に配置された前記第２バッファ回路が対応するパッドに接続される
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体チップの一辺に沿って第１方向に延設された第１電源線と、
前記第１電源線に隣接し、前記第１方向に配列された第１パッド列と、
前記第１パッド列に沿って、前記第１電源線との間に前記第１パッド列を挟むように前記第１方向に延設された第２電源線と、
前記第１パッド列におけるパッドと前記第１電源線間、および前記第１パッド列におけるパッドと前記第２電源線間に配置され、前記第１、第２電源線間の電圧で動作する第１バッファ回路と、
前記第２電源線に隣接して、前記第１方向に配列された第２パッド列と、
前記第２パッド列に沿って、前記第２電源線との間に前記第２パッド列を挟むように延設された第３電源線と、
前記第２パッド列におけるパッドと前記第２電源線間、および前記第２パッド列におけるパッドと前記第３電源線間に配置され、前記第２、第３電源線間の電圧で動作する第２バッファ回路と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、半導体チップにおけるパッド、電源線およびバッファ回路のレイアウトに係るものである。
【背景技術】
【０００２】
通常、半導体チップには、外部と信号の入出力を行うために、パッド（ＰＡＤ）が設けられている。従来、広く用いられているパッドレイアウトは、半導体チップの対向する二辺（または四辺）に沿ってパッド列を配置するものである。しかし、例えば半導体チップにメモリセルアレイとその周辺回路が形成されている場合には、メモリセルアレイに隣接して配置された側のパッド列と周辺回路とを接続する信号配線の長さが増大する。その結果、配線抵抗や配線容量が増大して信号が遅延するという問題がある。
【０００３】
また、上記各パッド列に隣接して入力バッファや出力バッファ等のバッファ回路を設けているが、バッファ回路に電源を与えるための電源線が必要であり、パターン占有面積の増大を招いている。特に、近年の半導体装置の高集積化や高機能化に伴ってパッド数が増加しており、半導体チップの表面に占める外部接続領域（パッド列、電源線およびバッファ回路）の面積が増大する傾向にある。
【０００４】
このようなパッド数の増加に対応するために、例えば特許文献１には半導体チップサイズの縮小やパッケージの多ピン化並びに狭ピッチ化等に対応できるパッドレイアウトおよびリードレイアウトの例が開示されている。しかしながら、信号配線長、あるいは電源線やバッファ回路のレイアウトについては配慮がされておらず、信号遅延の低減や外部接続領域のパターン占有面積の削減という観点から見ると必ずしも十分ではない。
【特許文献１】特開平９−２３７８００号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、信号配線長を短くして信号遅延を低減でき、且つ外部接続領域のパターン占有面積を削減できる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様によれば、半導体チップの一辺に沿って第１方向に延設された第１電源線と、前記第１電源線に隣接し、前記第１方向に配列された第１パッド列と、前記第１パッド列に沿って、前記第１電源線との間に前記第１パッド列を挟むように前記第１方向に延設された第２電源線と、前記第１パッド列におけるパッド間に配置され、前記第１、第２電源線間の電圧で動作する第１バッファ回路と、前記第２電源線に隣接して、前記第１方向に配列された第２パッド列と、前記第２パッド列に沿って、前記第２電源線との間に前記第２パッド列を挟むように延設された第３電源線と、前記第２パッド列におけるパッド間に配置され、前記第２、第３電源線間の電圧で動作する第２バッファ回路とを具備する半導体装置を提供できる。
【０００７】
また、この発明の一態様によれば、半導体チップの一辺に沿って第１方向に延設された第１電源線と、前記第１電源線に隣接し、前記第１方向に配列された第１パッド列と、前記第１パッド列に沿って、前記第１電源線との間に前記第１パッド列を挟むように前記第１方向に延設された第２電源線と、前記第１パッド列におけるパッドと前記第１電源線間、および前記第１パッド列におけるパッドと前記第２電源線間に配置され、前記第１、第２電源線間の電圧で動作する第１バッファ回路と、前記第２電源線に隣接して、前記第１方向に配列された第２パッド列と、前記第２パッド列に沿って、前記第２電源線との間に前記第２パッド列を挟むように延設された第３電源線と、前記第２パッド列におけるパッドと前記第２電源線間、および前記第２パッド列におけるパッドと前記第３電源線間に配置され、前記第２、第３電源線間の電圧で動作する第２バッファ回路とを具備する半導体装置を提供できる。
【発明の効果】
【０００８】
この発明によれば、信号配線長を短くして信号遅延を低減でき、且つ外部接続領域のパターン占有面積を削減できる半導体装置が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体装置について、図１および図２を用いて説明する。図１は、半導体メモリチップのレイアウトを模式的に示す平面図である。
【００１１】
図示するように、半導体メモリチップ１１は、セルアレイ１２−１、１２−２、周辺回路１３、および外部接続領域１４を備えている。
【００１２】
上記外部接続領域１４は、チップ１１の一辺に沿って周辺回路１３の近傍に配置される。この外部接続領域１４には、チップ１１の一辺に沿って第１方向に延設された第１乃至第３の電源線２３、２２、２１、第１、第２パッド列２６、２５、および第１、第２バッファ回路が配置されている。上記電源線２３、２１には電源電圧ＶＣＣ（または電源電圧ＶＣＣＱ）が印加され、電源線２２には電源電圧ＶＳＳが印加される。上記パッド列２６は上記電源線２３、２２の間に配列され、上記パッド列２５は上記電源線２２、２１の間に配列されている。上記パッド列２６には、複数のパッド２６−１〜２６−７（ここでは、一例として７個）が設けられている。これらのパッド２６−１〜２６−７間の空き領域またはパッド２６−１〜２６−７と電源線２３、２２間の領域には、バッファ回路が設けられている。このパッド列２６は、データの入力、出力または入出力に用いられる。
【００１３】
上記パッド列２５には、複数のパッド２５−１〜２５−６（ここでは、一例として６個）が設けられている。これらのパッド２５−１〜２５−６間の空き領域またはパッド２５−１〜２５−６と電源線２２、２１間の領域には、バッファ回路が設けられている。このパッド列２５は、制御信号の入力、出力または入出力に用いられる。上記パッド列２５中の各パッド２５−１〜２５−６は、上記パッド列２６中の各パッド２６−１〜２６−７に対して第１方向に沿って１／２ピッチ程度ずらされて配列され、パッド列２６、２５中の各パッド２６−１〜２６−７、２５−１〜２５−６は千鳥状に配置されている。
【００１４】
図２は、上記外部接続領域１４（パッド、電源線およびバッファ回路）のパターンレイアウト例について詳しく説明するためのもので、図１中の破線２８で囲った部分を拡大して示す平面図である。
【００１５】
図示するように、パッド列２６、２５における各パッド間の空き領域およびパッドと電源線間の領域にバッファ回路が設けられている。そして、この例では各々のパッドに入力バッファまたは出力バッファを接続している。
【００１６】
入力バッファ３２−１は、上記パッド２６−１、２６−２間に配置され、電源線２３、２２間の電圧で動作する。この入力バッファ３２−１は、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３で構成される。これらのトランジスタＮ３、Ｐ３のゲートはパッド２５−１に接続され、ドレインは周辺回路１３に接続される。パッド２５−１に入力された信号は、上記入力バッファ３２−１を介して周辺回路１３に供給される。
【００１７】
上記パッド２５−１は例えば制御信号の入力用であり、入力された制御信号は上記入力バッファ３２−１を介して周辺回路１３に供給される。
【００１８】
出力バッファ３１−１は、パッド２６−１と電源線２３間に配置されたＰＭＯＳトランジスタＰ２と、パッド２６−１と電源線２２間に配置されたＮＭＯＳトランジスタＮ２とで構成されている。上記トランジスタＰ２、Ｎ２は、上記パッド２５−１を第２方向（第１方向と交差する方向）に沿って挟むように対向配置されている。上記トランジスタＰ２、Ｎ２のゲートは周辺回路１３に接続され、ドレインは上記パッド２５−１に共通接続されている。
【００１９】
入力バッファ３２−２は、上記パッド２５−１の左側の空き領域に配置され、電源線２１、２２間の電圧で動作する。この入力バッファ３２−２は、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とで構成される。これらのトランジスタＮ１、Ｐ１のゲートはパッド２６−１に接続され、ドレインは周辺回路１３に共通接続される。パッド２６−１に入力された信号は、上記入力バッファ３２−２を介して周辺回路１３に供給される。
【００２０】
出力バッファ３１−２は、パッド２６−１と電源線２３間に配置されたＰＭＯＳトランジスタＰ２と、パッド２６−１と電源線２２間に配置されたＮＭＯＳトランジスタＮ２とで構成されている。上記トランジスタＰ２、Ｎ２は、上記パッド２６−１を第２方向に沿って挟むように対向配置されている。上記トランジスタＰ２、Ｎ２のゲートは周辺回路１３に接続され、ドレインは上記パッド２６−１に共通接続されている。
【００２１】
上記パッド２６−１は例えばデータの入出力用であり、入力されたデータは上記入力バッファ３２−２を介して周辺回路１３に供給され、周辺回路１３から転送されたデータが上記出力バッファ３１−２を介してパッド２６−１から出力される。
【００２２】
同様に、入力バッファ３２−３は、上記パッド２５−１の右側の空き領域に配置され、電源線２１、２２間の電圧で動作する。この入力バッファ３２−３は、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ４で構成される。これらのトランジスタＮ４、Ｐ４のゲートはパッド２６−２に接続され、ドレインは周辺回路１３に共通接続される。パッド２６−２に入力された信号は、上記入力バッファ３２−３を介して周辺回路１３に供給される。
【００２３】
出力バッファ３１−２は、パッド２６−２と電源線２３間に配置されたＰＭＯＳトランジスタＰ５と、パッド２６−２と電源線２２間に配置されたＮＭＯＳトランジスタＮ５とで構成されている。上記トランジスタＰ５、Ｎ５は、上記パッド２６−２を第２方向に沿って挟むように対向配置されている。上記トランジスタＰ５、Ｎ５のゲートは周辺回路１３に接続され、ドレインは上記パッド２６−２に共通接続されている。
【００２４】
上記パッド２６−２は例えばデータの入出力用であり、入力されたデータは上記入力バッファ３２−３を介して周辺回路１３に供給され、周辺回路１３から転送されたデータが上記出力バッファ３１−３を介してパッド２６−２から出力される。
【００２５】
尚、上記トランジスタＮ２、Ｎ４、Ｎ６、Ｐ２、Ｐ４、Ｐ６のゲートは、別々に電圧を印加して独立に制御することも可能である。
【００２６】
上記のように、この実施形態に係る半導体装置では、パッド列２６、２５を周辺回路１３の近傍に設けて、同一方向に２段に設けているため、各パッド列２６、２５中のパッドと周辺回路部１３との配線長Ｌ１、Ｌ２を短くすることができる。よって、配線抵抗および配線容量を低減して信号遅延を低減でき、高速化に対して有利である。特に、入力初段の回路で使われる信号は、比較的電圧が不安定な信号が多いため、配線長の増大に伴う電位の不安定を緩和でき、信頼性を向上できる。
【００２７】
また、チップの一辺に沿って第１方向に配列した２段のパッド列を設け、これらパッド列間に配置した電源線２２を入力バッファ３２−１〜３２−３と出力バッファ３１−１〜３１−２により共有している。そのため、パッド列をチップの二辺に設ける場合に比べて第２方向の面積を低減でき、外部接続領域のパターン占有面積を削減できる。
【００２８】
さらに、トランジスタＮ１、Ｎ２のソース領域、トランジスタＮ４、Ｎ５のソース領域をそれぞれ２つのトランジスタで共有し、電源線２２に共通接続しているので第２方向の面積をより低減でき、微細化に対して有利である。
【００２９】
また、出力バッファ３１−１、３１−２を構成するＰＭＯＳトランジスタＰ２、Ｐ５およびＮＭＯＳトランジスタＮ２、Ｎ５は、パッド２６−１、２６−２を挟むように第２方向に沿って対向して配置されている。そのため、トランジスタＰ２、Ｐ５とトランジスタＮ２、Ｎ５との間の距離を稼ぐことができる。よって、寄生のＰＮＰおよびＮＰＮバイポーラトランジスタからなる寄生のサイリスタのスイッチングを防止して、いわゆるラッチアップを防止でき、信頼性を向上できる点で有利である。また、入力バッファ３２−１〜３２−３を構成するＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ４およびＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ４は、パッド２５−１、２６−１、２６−２の空き領域に第２方向に沿って対向して配置されている。そのため、上記空き領域において、トランジスタＰ１、Ｐ３、Ｐ４とトランジスタＮ１、Ｎ３、Ｎ４との間の距離を稼ぐことができる。よって、同様にラッチアップを防止でき、信頼性を向上できる点で有利である。また、空き領域を利用できることから、第１方向の面積を低減できる。
【００３０】
尚、電源電圧ＶＣＣＱは、電圧ＶＣＣ、ＶＣＣＱが共に同じ電圧（例えば、共に３．３Ｖ程度）である場合、例えば、Ｉ／Ｏパッド用の電源電圧等である。この場合、電圧ＶＣＣＱは、外部からのノイズが乗りやすく電圧が不安定であるため、上記電源電圧ＶＣＣとは分けて用いても良い。さらに、電圧ＶＣＣ、ＶＣＣＱが異なる電圧（例えば、電圧ＶＣＣが３．３Ｖ程度、電圧ＶＣＣＱが１．８Ｖ程度）の場合は、その電圧値を区別するために用いても良い。
【００３１】
［変形例１］
次に、この発の変形例１に係る半導体装置について、図３を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図３は、この変形例１に係る半導体装置を説明するためのもので、図１中の破線２８で囲った部分を模式的に示す平面図である。この変形例は、上記第１の実施形態に係る半導体装置に比べ、入力・出力バッファを構成するトランジスタＮ１〜Ｎ５、Ｐ１〜Ｐ５の極性を反対にして設けた一例である。
【００３２】
図示するように、電源線２１、２３には電源電圧ＶＳＳが印加され、電源線２２には電源電圧ＶＣＣまたは電源電圧ＶＣＣＱが印加されている。さらに、トランジスタＮ１〜Ｎ５、Ｐ１〜Ｐ５が、上記第１の実施形態に係る半導体装置に比べ、第２方向に沿って反対の位置に設けられている。
【００３３】
ＰＭＯＳトランジスタＰ１〜Ｐ５のソースは電源線２２（ＶＣＣまたはＶＣＣＱ）に共通に接続されている。
【００３４】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。
【００３５】
さらに、必要に応じて入力・出力バッファを構成するトランジスタＮ１〜Ｎ５、Ｐ１〜Ｐ５の極性および電源線２１、２２、２３に印加する電源電圧の極性を変えることができる。
【００３６】
［変形例２］
次に、この発明の変形例１に係る半導体装置について、図４を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図４は、この変形例２に係る半導体装置を説明するためのもので、図１中の破線２８で囲った部分を模式的に示す平面図である。
【００３７】
図示するように、電源線２１には電源電圧ＶＣＣが印加され、電源線２２には電源電圧ＶＳＳが印加され、電源線２３には電源電圧ＶＣＣＱが印加されている。
【００３８】
出力バッファ３１−１は、パッド２６−１、２６−２の間の空き領域に配置されている。出力バッファ３１−２は、パッド２５−１の左側の間の空き領域に配置されている。出力バッファ３１−３は、パッド２５−１の右側の間の空き領域に配置されている。
【００３９】
この変形例に係る半導体装置には、入力バッファは配置されていない。
【００４０】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。さらに、電源線２１には電源電圧ＶＣＣが印加され、電源線２２には電源電圧ＶＳＳが印加され、電源線２３には電源電圧ＶＣＣＱが印加されている。
【００４１】
そのため、電源線２１、２２、２３に印加する電源電圧を区別して印加して、比較的電圧の変動が激しい電源電圧ＶＣＣＱが周辺に与える影響を最小減に押さえることができ、信頼性を向上できる点で有利である。
【００４２】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について、図５を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図５は、第２の実施形態に係る半導体装置を説明するためのもので、外部接続領域１４の一部を模式的に示す平面図である。また、この実施形態に係る半導体装置の説明において、出力バッファ３１および入力バッファ３２を構成する各トランジスタの詳細な接続関係の図示を省略する。
【００４３】
図示するように、パッド２５−１、２５−２、２６−１、２６−２を挟むように出力パッド３１−１〜３１−４および入力パッド３２−１〜３２−４が第２方向に沿って設けられている。
【００４４】
出力バッファ３１−１〜３１−４は、パッド２５−１、２５−２、２６−１、２６−２を挟むように第２方向に沿って対向配置されたＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ５、Ｐ７およびＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５、Ｎ７を備えている。
【００４５】
入力バッファ３２−１〜３２−４は、パッド２５−１、２５−２、２６−１、２６−２を挟むように第２方向に沿って対向配置されたＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８およびＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ６、Ｎ８を備えている。
【００４６】
また、パッド列２５、２６中のいずれの一つのパッドも第１方向に沿ってピッチをずらされて設けられていない。
【００４７】
ＮＭＯＳトランジスタＮ１〜Ｎ６のソースが電源線２２に共通に接続されている。その他の構成等は、上記第１の実施形態と同様である。
【００４８】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。さらに、図示したようなパッドおよび出力・入力バッファの配置を必要に応じて変えることができる。
【００４９】
また、電源線２２にＮＭＯＳトランジスタＮ１〜Ｎ６のソース共通に接続されている。そのため、第２方向の面積を低減できる。
【００５０】
［変形例３］
次に、この発明の変形例３に係る半導体装置について、図６を用いて説明する。以下の説明において、上記第２の実施形態と重複する部分の説明は省略する。図５は、この変形例２に係る半導体装置を説明するためのもので、外部接続領域１４の一部を模式的に示す平面図である。この変形例は、上記第２の実施形態に係る半導体装置に比べ、入力・出力バッファを構成するトランジスタＮ１〜Ｎ８、Ｐ１〜Ｐ８の極性を反対にして設けた一例である。
【００５１】
図示するように、電源線２１、２３には電源電圧ＶＳＳが印加され、電源線２２には電源電圧ＶＣＣまたは電源電圧ＶＣＣＱが印加されている。また、電源線２２にＰＭＯＳトランジスタＰ１〜Ｐ８のソースが共通に接続されている。その他の構成等は第２の実施形態と同様である。
【００５２】
上記のような構成によれば、上記第２の実施形態と同様な効果を有する。さらに、電源線２１、２２、２３に印加する電源電圧、およびトランジスタＰ１〜Ｐ８、Ｎ１〜Ｎ８の極性を必要に応じて変えることができる。
【００５３】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体装置について、図７を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図７は、第３の実施形態に係る半導体装置を説明するためのもので、外部接続領域１４の一部を模式的に示す平面図である。
【００５４】
図示するように、パッド列２５、２６中のパッド２５−１、２５−２、２６−１、２６−２を挟むように出力バッファ３１―１〜３１−４および入力バッファ３２−１〜３２−４が第１方向に沿って設けられている。
【００５５】
出力バッファ３１−１〜３１−４は、パッド２５−１、２５−２、２６−１、２６−２を挟むように第１方向に沿って対向配置されたＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ５、Ｐ７およびＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５、Ｎ７を備えている。
【００５６】
入力バッファ３２−１〜３２−４は、パッド２５−１、２５−２、２６−１、２６−２を挟むように第１方向に沿って対向配置されたＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８およびＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ６、Ｎ８を備えている。その他の構成等は上記第１の実施形態と同様である。
【００５７】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。さらに、パッド２５−１、２６−１を挟むようにＰＭＯＳトランジスタＰ１〜Ｐ８およびＮＭＯＳトランジスタＮ１〜Ｎ８が第１方向に沿って対向配置されている。
【００５８】
そのため、トランジスタＰ１〜Ｐ８、Ｎ１〜Ｎ８の配置を必要に応じて変えることができる。
【００５９】
［変形例４］
次に、この発明の変形例４に係る半導体装置について、図８を用いて説明する。以下の説明において、上記第３の実施形態と重複する部分の説明は省略する。図８は、この変形例４に係る半導体装置を説明するためのもので、外部接続領域１４の一部を模式的に示す平面図である。この変形例は、上記第３の実施形態に係る半導体装置に比べ、入力・出力バッファを構成するトランジスタＮ１〜Ｎ８、Ｐ１〜Ｐ８の極性を反対にして設けた一例である。
【００６０】
図示するように、電源線２１、２３には電源電圧ＶＳＳが印加され、電源線２２には電源電圧ＶＣＣまたは電源電圧ＶＣＣＱが印加されている。その他の構成等は第３の実施形態と同様である。
【００６１】
上記のような構成によれば、上記第３の実施形態と同様な効果を有する。さらに、電源線２１、２３には電源電圧ＶＳＳが印加され、電源線２２には電源電圧ＶＣＣまたは電源電圧ＶＣＣＱが印加されている。
【００６２】
そのため、電源線２１、２２、２３に印加する電源電圧、およびトランジスタの極性を必要に応じて変えることができる。
【００６３】
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体装置について、図９を用いて説明する。以下の説明において、上記第３の実施形態と重複する部分の説明は省略する。図９は、第４の実施形態に係る半導体装置を説明するためのもので、外部接続領域１４の一部を模式的に示す平面図である。
【００６４】
図示するように、パッド列２６は、パッド列２５中の一のパッド２５−１〜２５−３よりも第１方向に沿って１／２ピッチ程度ずらされて設けられている。そのため、パッド列２５、２６はいわゆる千鳥状に配置されている。また、ＮＭＯＳトランジスタＮ１〜Ｎ８のソースは、電源線２２に共通に接続されている。その他の構造等は第３の実施形態と同様である。
【００６５】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。
【００６６】
尚、この実施形態に係る半導体装置の入力・出力バッファを構成するトランジスタＮ１〜Ｎ８、Ｐ１〜Ｐ８の極性および電源線２１、２２、２３に印加する電源電圧の極性を反対にして設けることができるのは、上記変形例等により勿論である。
【００６７】
［第５の実施形態］
次に、この発明の変形例４に係る半導体装置について、図９を用いて説明する。以下の説明において、上記第４の実施形態と重複する部分の説明は省略する。図９は、この変形例４に係る半導体装置を説明するためのもので、外部接続領域１４の一部を模式的に示す平面図である。この変形例は、出力バッファ３１および入力バッファ３２がパッド列２５中には第２方向に沿って設けられ、パッド列２６中には第１方向に沿って設けられた一例である。
【００６８】
図示するように、パッド列２５中の出力バッファ３１−１、３１−２を構成するＰＭＯＳトランジスタＰ１、Ｐ３およびＮＭＯＳトランジスタＮ１、Ｎ３は、パッド２５−１、２５−２を挟むように第２方向に沿って対向配置されている。パッド列２５中の入力バッファ３２−１、３２−２を構成するＰＭＯＳトランジスタＰ２、Ｐ４およびＮＭＯＳトランジスタＮ２、Ｎ４は、パッド２５−１、２５−２を挟むように第２方向に沿って対向配置されている。
【００６９】
パッド列２６中の出力バッファ３１−３、３１−４を構成するＰＭＯＳトランジスタＰ５、Ｐ７およびＮＭＯＳトランジスタＮ５、Ｎ７は、パッド２６−１、２６−２を挟むように第１方向に沿って対向配置されている。パッド列２６中の入力バッファ３２−３、３２−４を構成するＰＭＯＳトランジスタＰ６、Ｐ８およびＮＭＯＳトランジスタＮ６、Ｎ８は、パッド２６−１、２６−２を挟むように第１方向に沿って対向配置されている。その他の構成等は第４の実施形態と同様である。
【００７０】
上記のような構成によれば、上記第４の実施形態と同様な効果を有する。さらに、出力バッファ３１および入力バッファ３２がパッド列２５中には第２方向に沿って設けられ、パッド列２６中には第１方向に沿って設けられている。
【００７１】
上記のように、出力バッファ３１および入力バッファ３２を構成するトランジスタＰ１〜Ｐ８、Ｎ１〜Ｎ８の配置を必要に応じて変えることができる。
【００７２】
［第６の実施形態］
次に、この発明の第６の実施形態に係る半導体装置について、図１１を用いて説明する。以下の説明において、上記第５の実施形態と重複する部分の説明は省略する。図１１は、第５の実施形態に係る半導体装置を説明するためのもので、外部接続領域１４の一部を模式的に示す平面図である。
【００７３】
図示するように、第１方向に沿って異なる極性であるトランジスタＮ１とトランジスタＰ３、およびトランジスタＮ２とトランジスタＰ４とが隣接して配置されている。さらに、隣接して配置されたトランジスタＮ１、Ｎ２のソースとトランジスタＰ１、Ｐ２のソースとの間に、第１方向に距離（スペース）Ｗ１が設けられている。ここで、上記距離Ｗ１は、例えば、１００μｍ程度である。
【００７４】
第２方向に沿って異なる極性であるトランジスタＰ２とトランジスタＮ５、トランジスタＮ２とトランジスタＰ５とが隣接して配置されている。さらに、隣接して配置されたトランジスタＰ２、Ｐ５のソースとトランジスタＮ２、Ｎ５のソースの間に、第２方向に距離Ｗ２が設けられている。
【００７５】
上記のような構成によれば、上記第４の実施形態と同様な効果を有する。さらに、隣接して配置されたトランジスタＮ１、Ｎ２のソースとトランジスタＰ１、Ｐ２のソースとの間に、第１方向に距離Ｗ１が設けられている。
【００７６】
そのため、異なる極性トランジスタのソース間に距離Ｗ１を設け、寄生のＰＮＰおよびＮＰＮバイポーラトランジスタからなる寄生のサイリスタのスイッチングを防止して、いわゆるラッチアップを防止でき、信頼性を向上できる点で有利である。
【００７７】
また、隣接して配置されたトランジスタＰ２、Ｐ５のソースとトランジスタＮ２、Ｎ５のソースの間に、第２方向に距離Ｗ２が設けられている。
【００７８】
そのため、上記と同様の作用により、ラッチアップを防止でき、信頼性を向上できる点で有利である。
【００７９】
また、上記のように第１、第２方向に沿って異なる極性であるトランジスタを隣接して配置できることから、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタをラッチアップを防止しつつ、必要に応じて配置できる。
【００８０】
以上、第１乃至第６の実施形態、および変形例１乃至変形例４を用いてこの発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および上記各変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８１】
【図１】この発明の第１の実施形態に係る半導体装置について説明するためのもので、半導体メモリチップのレイアウトを模式的に示す平面図。
【図２】図１中の破線で囲った部分を拡大して示す平面図。
【図３】この発明の変形例１に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して他のレイアウト例を示す平面図。
【図４】この発明の変形例２に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して更に他のレイアウト例を示す平面図。
【図５】この発明の第２の実施形態に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して示す平面図。
【図６】この発明の変形例３に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して他のレイアウト例を示す平面図。
【図７】この発明の第３の実施形態に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して示す平面図。
【図８】この発明の変形例４に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して他のレイアウト例を示す平面図。
【図９】この発明の第４の実施形態に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して示す平面図。
【図１０】この発明の第５の実施形態に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して示す平面図。
【図１１】この発明の第６の実施形態に係る半導体装置を説明するためのもので、図１中の破線で囲った部分を拡大して示す平面図。
【符号の説明】
【００８２】
１１…半導体チップ、１２…セルアレイ、１３…周辺回路、１４…外部接続領域、２１、２２、２３…電源線、２５、２６…パッド列、２５−１〜２５−６、２６−１〜２６−７…パッド、Ｌ１、Ｌ２…配線長。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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