(57)【要約】【課題】  高速処理が可能な補間回路および関数回路を提供する【解決手段】  補間回路１は、基本回路１０ａ，１０ｂ、重合わせ回路２０、入力端子３０、および出力端子４０を備えている。基本回路１０ａの出力は、入力変数ｘがｘ１（第１の入力値）からｘ２（第２の入力値）まで変化するとき、ｇ（ｘ１）（第１の出力値）からｇ０ｘ（基準値）まで線形的に変化する。一方、基本回路１０ｂの出力は、入力変数ｘがｘ１からｘ２まで変化するとき、ｇ０ｘからｇ（ｘ２）（第２の出力値）まで線形的に変化する。重合わせ回路２０は、基本回路１０ａ，１０ｂからの出力を入力し、これらの重ね合わせを出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力変数が第１の入力値から第２の入力値まで変化するとき、出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、
前記入力変数が前記第１の入力値から前記第２の入力値まで変化するとき、出力が前記基準値から第２の出力値まで線形的に変化する第２の基本回路と、
前記第１および第２の基本回路からの出力を重ね合わせる重合わせ回路と、
を備える補間回路。
【請求項２】
請求項１に記載の補間回路において、
前記各基本回路は、演算増幅器を含んで構成されており、
前記各基本回路の線形的な出力は、前記演算増幅器の線形領域における出力に相当する補間回路。
【請求項３】
請求項２に記載の補間回路において、
前記基準値は、前記演算増幅器の動作点電圧に等しい補間回路。
【請求項４】
請求項２または３に記載の補間回路において、
前記演算増幅器は、プッシュプルＣＭＯＳ加算増幅器である補間回路。
【請求項５】
入力変数が第１の入力値から前記第１の入力値よりも大きい第２の入力値まで変化するとき、出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、
前記入力変数が前記第１の入力値から前記第２の入力値まで変化するとき、出力が前記基準値から第２の出力値まで線形的に変化し、前記入力変数が前記第２の入力値から前記第２の入力値よりも大きい第３の入力値まで変化するとき、出力が前記第２の出力値から前記基準値まで線形的に変化する第２の基本回路と、
前記入力変数が前記第２の入力値から前記第３の入力値まで変化するとき、出力が前記基準値から第３の出力値まで線形的に変化する第３の基本回路と、
前記第１、第２および第３の基本回路からの出力を重ね合わせる重合わせ回路と、
を備える補間回路。
【請求項６】
請求項５に記載の補間回路において、
前記第２の基本回路は、前記第１の入力値と前記第２の入力値との間で線形的に変化し、前記第２の入力値と前記第３の入力値との間で一定な出力をもつ第１の演算増幅器と、前記第１の入力値と前記第２の入力値との間で一定であり、前記第２の入力値と前記第３の入力値との間で線形的に変化する出力をもつ第２の演算増幅器と、を含んで構成されている補間回路。
【請求項７】
請求項１〜６に記載の補間回路において、
前記各基本回路の出力に重み付けする重み付け機構を備える補間回路。
【請求項８】
請求項７に記載の補間回路において、
前記重合わせ回路は、前記各基本回路からの出力を入力し、それらの線形和を出力する演算増幅器を含んで構成され、
前記重み付け機構は、当該演算増幅器に設けられた可変抵抗である補間回路。
【請求項９】
請求項７に記載の補間回路において、
前記重み付け機構は、前記各基本回路の出力に重み係数を乗ずる乗算回路である補間回路。
【請求項１０】
入力変数を入力する入力端子と、
第１の係数を入力する第１副入力端子と、
第２の係数を入力する第２副入力端子と、
前記入力変数を入力し、当該入力変数が第１の入力値から第２の入力値まで変化するとき、出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、
前記入力変数を入力し、当該入力変数が前記第１の入力値から前記第２の入力値まで変化するとき、出力が前記基準値から第２の出力値まで線形的に変化する第２の基本回路と、
前記第１の基本回路からの出力に前記第１の係数を乗じる第１の乗算回路と、
前記第２の基本回路からの出力に前記第２の係数を乗じる第２の乗算回路と、
前記第１および第２の乗算回路からの出力を重ね合わせる重合わせ回路と、
を備える補間回路。
【請求項１１】
請求項１０に記載の補間回路において、
前記各基本回路は、入力された電圧の線形和を出力し、その出力範囲が所定の電源電圧によって制限される演算増幅器を含んで構成されており、
前記第１および第２の出力値は、前記演算増幅器の前記出力範囲の上限値または下限値に等しい補間回路。
【請求項１２】
第１の入力変数を入力する第１入力端子と、
第２の入力変数を入力する第２入力端子と、
第１の係数を入力する第１副入力端子と、
第２の係数を入力する第２副入力端子と、
第３の係数を入力する第３副入力端子と、
第４の係数を入力する第４副入力端子と、
前記第１の入力変数を入力し、当該第１の入力変数が第１の入力値から第２の入力値まで変化するとき、出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、
前記第１の入力変数を入力し、当該第１の入力変数が前記第１の入力値から前記第２の入力値まで変化するとき、出力が前記基準値から第２の出力値まで線形的に変化する第２の基本回路と、
前記第２の入力変数を入力し、当該第２の入力変数が第３の入力値から第４の入力値まで変化するとき、出力が第３の出力値から所定の基準値まで線形的に変化する第３の基本回路と、
前記第２の入力変数を入力し、当該第２の入力変数が前記第３の入力値から前記第４の入力値まで変化するとき、出力が前記基準値から第４の出力値まで線形的に変化する第４の基本回路と、
前記第１の基本回路からの出力に前記第１の係数を乗じる第１の乗算回路と、
前記第２の基本回路からの出力に前記第２の係数を乗じる第２の乗算回路と、
前記第１の基本回路からの出力に前記第３の係数を乗じる第３の乗算回路と、
前記第２の基本回路からの出力に前記第４の係数を乗じる第４の乗算回路と、
前記第１および第２の乗算回路からの出力を重ね合わせる第１の重合わせ回路と、
前記第３および第４の乗算回路からの出力を重ね合わせる第２の重合わせ回路と、
前記第３の基本回路からの出力に前記第１の重合わせ回路からの出力を乗じる第５の乗算回路と、
前記第４の基本回路からの出力に前記第２の重合わせ回路からの出力を乗じる第６の乗算回路と、
前記第５および第６の乗算回路からの出力を重ね合わせる第３の重合わせ回路と、
を備える補間回路。
【請求項１３】
所定の多変数関数の第１変数を入力し、当該第１変数が第１の入力値から第２の入力値まで変化するときに出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、前記第１変数を入力し、当該第１変数が前記第１の入力値から前記第２の入力値まで変化するときに出力が前記基準値から第２の出力値まで線形的に変化する第２の基本回路と、前記第１および第２の基本回路からの出力を重ね合わせる第１の重合わせ回路と、を含む第１の補間回路と、
前記関数の第２変数を入力し、当該第２変数が第３の入力値から第４の入力値まで変化するときに出力が第３の出力値から所定の基準値まで線形的に変化する第３の基本回路と、前記第２変数を入力し、当該第２変数が前記第３の入力値から前記第４の入力値まで変化するときに出力が前記基準値から第４の出力値まで線形的に変化する第４の基本回路と、前記第３および第４の基本回路からの出力を重ね合わせる第２の重合わせ回路と、を含む第２の補間回路と、を備え、
前記第２の補間回路は、前記第３および第４の基本回路それぞれからの出力に重み付けする重み付け機構を有しており、
前記重み付け機構における重み係数は、前記第１の補間回路からの出力によって決定付けられる関数回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、補間回路および関数回路に関する。
【背景技術】
【０００２】
関数演算等においては、ある入力値が与えられたときに、その入力値の近傍にある複数の入力値に対する出力を補間することにより、その入力値に対する出力を求めることがしばしば行われる。従来、かかる補間処理は、一般にソフトウエアによって実行されてきた（特許文献１）。
【特許文献１】特開２００４−３６２１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、補間処理をソフトウエアによって実行すると、処理時間が長くなってしまうという問題がある。
【０００４】
本発明は、上記事情に鑑みてなされたものであり、高速処理が可能な補間回路および関数回路を提供する。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明による補間回路は、入力変数が第１の入力値から第２の入力値まで変化するとき、出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、上記入力変数が上記第１の入力値から上記第２の入力値まで変化するとき、出力が上記基準値から第２の出力値まで線形的に変化する第２の基本回路と、上記第１および第２の基本回路からの出力を重ね合わせる重合わせ回路と、を備える。
【０００６】
この補間回路においては、第１の入力値と第２の入力値との間で線形的な出力をもつ第１および第２の基本回路からの出力を重ね合わせている。これにより、第１の入力値と第２の入力値との間における出力が、第１および第２の入力値に対する出力を線形的に補間した値として得られる。この補間処理は、ハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。
【０００７】
上記各基本回路は、演算増幅器を含んで構成されており、上記各基本回路の線形的な出力は、上記演算増幅器の線形領域における出力に相当してもよい。この場合、線形的な出力を高い精度で得ることができる。
【０００８】
上記基準値は、上記演算増幅器の動作点電圧に等しくてもよい。動作点電圧は演算増幅器において加算または減算を行うときの原点に相当する。したがって、上記基準値を動作点電圧に等しくすることにより、補間回路の設計が容易となる。
【０００９】
上記演算増幅器は、プッシュプルＣＭＯＳ加算増幅器であってもよい。この場合、簡略な構成で演算増幅器を実現することができる。
【００１０】
また、本発明による補間回路は、入力変数が第１の入力値から上記第１の入力値よりも大きい第２の入力値まで変化するとき、出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、上記入力変数が上記第１の入力値から上記第２の入力値まで変化するとき、出力が上記基準値から第２の出力値まで線形的に変化し、上記入力変数が上記第２の入力値から上記第２の入力値よりも大きい第３の入力値まで変化するとき、出力が上記第２の出力値から上記基準値まで線形的に変化する第２の基本回路と、上記入力変数が上記第２の入力値から上記第３の入力値まで変化するとき、出力が上記基準値から第３の出力値まで線形的に変化する第３の基本回路と、上記第１、第２および第３の基本回路からの出力を重ね合わせる重合わせ回路と、を備えていてもよい。
【００１１】
この補間回路において、第１および第２の基本回路は、第１の入力値と第２の入力値との間で線形的な出力をもち、第２および第３の基本回路は、第２の入力値と第３の入力値との間で線形的な出力をもつ。そして、これら第１、第２および第３の基本回路からの出力を重ね合わせることにより、第１の入力値と第２の入力値との間における出力が、第１および第２の入力値に対する出力を線形的に補間した値として得られるとともに、第２の入力値と第３の入力値との間における出力が、第２および第３の入力値に対する出力を線形的に補間した値として得られる。この補間処理は、ハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。
【００１２】
上記第２の基本回路は、上記第１の入力値と上記第２の入力値との間で線形的に変化し、上記第２の入力値と上記第３の入力値との間で一定な出力をもつ第１の演算増幅器と、上記第１の入力値と上記第２の入力値との間で一定であり、上記第２の入力値と上記第３の入力値との間で線形的に変化する出力をもつ第２の演算増幅器と、を含んで構成されていてもよい。この場合、第１の入力値と第２の入力値との間における第２の基本回路の線形的な出力が第１の演算増幅器によって得られ、第２の入力値と第３の入力値との間における第２の基本回路の線形的な出力が第２の演算増幅器によって得られる。これにより、上述のような出力特性をもつ第２の基本回路を容易に設計することができる。
【００１３】
上記補間回路は、上記各基本回路の出力に重み付けする重み付け機構を備えていてもよい。この場合、各基本回路に対する重み係数を変えることにより、補間の基礎となる値（例えば、第１の入力値に対する出力）を変更することができる。
【００１４】
上記重合わせ回路は、上記各基本回路からの出力を入力し、それらの線形和を出力する演算増幅器を含んで構成され、上記重み付け機構は、当該演算増幅器に設けられた可変抵抗であってもよい。この場合、重み付け機構を簡略な構成で実現することができる。
【００１５】
上記重み付け機構は、上記各基本回路の出力に重み係数を乗ずる乗算回路であってもよい。この場合、乗算回路への入力を変えることにより重み係数を変更できるので、重み係数の変更が容易である。
【００１６】
また、本発明による補間回路は、入力変数を入力する入力端子と、第１の係数を入力する第１副入力端子と、第２の係数を入力する第２副入力端子と、上記入力変数を入力し、当該入力変数が第１の入力値から第２の入力値まで変化するとき、出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、上記入力変数を入力し、当該入力変数が上記第１の入力値から上記第２の入力値まで変化するとき、出力が上記基準値から第２の出力値まで線形的に変化する第２の基本回路と、上記第１の基本回路からの出力に上記第１の係数を乗じる第１の乗算回路と、上記第２の基本回路からの出力に上記第２の係数を乗じる第２の乗算回路と、上記第１および第２の乗算回路からの出力を重ね合わせる重合わせ回路と、を備えていてもよい。
【００１７】
この補間回路においても、補間処理がハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。さらに、第１および第２の副入力端子にそれぞれ入力される第１および第２の係数が、第１および第２の基本回路からの出力に乗じられる。このため、第１および第２の副入力端子に入力する値によって、補間の基礎となる値を決定することができる。
【００１８】
上記各基本回路は、入力された電圧の線形和を出力し、その出力範囲が所定の電源電圧によって制限される演算増幅器を含んで構成されており、上記第１および第２の出力値は、上記演算増幅器の上記出力範囲の上限値または下限値に等しくてもよい。この場合、基本回路の設計が容易となる。なお、この場合において、第１および第２の出力値は、互いに等しくてもよいし、相異なっていてもよい。後者の場合、第１および第２の出力値のうち一方が上記上限値に等しく、もう一方が上記下限値に等しくなる。
【００１９】
また、本発明による補間回路は、第１の入力変数を入力する第１入力端子と、第２の入力変数を入力する第２入力端子と、第１の係数を入力する第１副入力端子と、第２の係数を入力する第２副入力端子と、第３の係数を入力する第３副入力端子と、第４の係数を入力する第４副入力端子と、上記第１の入力変数を入力し、当該第１の入力変数が第１の入力値から第２の入力値まで変化するとき、出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、上記第１の入力変数を入力し、当該第１の入力変数が上記第１の入力値から上記第２の入力値まで変化するとき、出力が上記基準値から第２の出力値まで線形的に変化する第２の基本回路と、上記第２の入力変数を入力し、当該第２の入力変数が第３の入力値から第４の入力値まで変化するとき、出力が第３の出力値から所定の基準値まで線形的に変化する第３の基本回路と、上記第２の入力変数を入力し、当該第２の入力変数が上記第３の入力値から上記第４の入力値まで変化するとき、出力が上記基準値から第４の出力値まで線形的に変化する第４の基本回路と、上記第１の基本回路からの出力に上記第１の係数を乗じる第１の乗算回路と、上記第２の基本回路からの出力に上記第２の係数を乗じる第２の乗算回路と、上記第１の基本回路からの出力に上記第３の係数を乗じる第３の乗算回路と、上記第２の基本回路からの出力に上記第４の係数を乗じる第４の乗算回路と、上記第１および第２の乗算回路からの出力を重ね合わせる第１の重合わせ回路と、上記第３および第４の乗算回路からの出力を重ね合わせる第２の重合わせ回路と、上記第３の基本回路からの出力に上記第１の重合わせ回路からの出力を乗じる第５の乗算回路と、上記第４の基本回路からの出力に上記第２の重合わせ回路からの出力を乗じる第６の乗算回路と、上記第５および第６の乗算回路からの出力を重ね合わせる第３の重合わせ回路と、を備えていてもよい。
【００２０】
この補間回路においても、補間処理がハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。さらに、この補間回路においては、第１および第２の入力値に対する出力を第１の入力変数について線形的に補間した値が第１および第２の重合わせ回路から出力されるとともに、第３および第４の入力値に対する出力を第２の入力変数について線形的に補間した値が第３の重合わせ回路から出力される。ここで、第１および第２の重合わせ回路からの出力は、それぞれ第３および第４の基本回路からの出力に乗じられる。したがって、第２の入力変数についての補間の基礎となる値、すなわち第３および第４の入力値に対する出力は、第１の入力変数についての補間の結果によって決定されることになる。これにより、多次元の入力変数について補間処理をすることができる。
【００２１】
本発明による関数回路は、所定の多変数関数の第１変数を入力し、当該第１変数が第１の入力値から第２の入力値まで変化するときに出力が第１の出力値から所定の基準値まで線形的に変化する第１の基本回路と、上記第１変数を入力し、当該第１変数が上記第１の入力値から上記第２の入力値まで変化するときに出力が上記基準値から第２の出力値まで線形的に変化する第２の基本回路と、上記第１および第２の基本回路からの出力を重ね合わせる第１の重合わせ回路と、を含む第１の補間回路と、上記関数の第２変数を入力し、当該第２変数が第３の入力値から第４の入力値まで変化するときに出力が第３の出力値から所定の基準値まで線形的に変化する第３の基本回路と、上記第２変数を入力し、当該第２変数が上記第３の入力値から上記第４の入力値まで変化するときに出力が上記基準値から第４の出力値まで線形的に変化する第４の基本回路と、上記第３および第４の基本回路からの出力を重ね合わせる第２の重合わせ回路と、を含む第２の補間回路と、を備え、上記第２の補間回路は、上記第３および第４の基本回路それぞれからの出力に重み付けする重み付け機構を有しており、上記重み付け機構における重み係数は、上記第１の補間回路からの出力によって決定付けられる。
【００２２】
この関数回路においては、第１の補間回路によって、第１および第２の入力値に対する出力が第１変数について線形的に補間される。また、第２の補間回路によって、第３および第４の入力値に対する出力が第２変数について線形的に補間される。ここで、第２の補間回路が有する重み付け機構における重み係数は、第１の補間回路の出力によって決定される。したがって、第２変数についての補間の基礎となる値、すなわち第３および第４の入力値に対する出力は、第１変数についての補間の結果によって決定されることになる。これにより、多変数関数の出力を線形近似的に得ることができる。各変数についての補間処理はハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能な関数回路が実現される。
【００２３】
上記乗算回路は、第１および第２のアナログ値を入力し、入力に対して線形的な出力をする複数の演算増幅器からの出力を重ね合わせることにより、前記第１および第２のアナログ値の積を線形近似的に出力するものであってもよい。これにより、アナログ値同士を掛け合わせることが可能な乗算回路が得られる。この乗算処理は、ハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能な乗算回路が実現される。ここで、第１および第２のアナログ値は、例えば、それぞれ基本回路からの出力および重み係数に対応する。
【００２４】
上記乗算回路は、前記第１および第２のアナログ値を座標軸とする２次元座標空間内の第１領域において線形的な出力をし、前記座標空間内の前記第１領域とは異なる第２領域において一定な出力をする第１の演算増幅器と、前記第１領域において一定な出力をし、前記第２領域において線形的な出力をする第２の演算増幅器と、を含んでいてもよい。この場合、各領域における線形的な出力を独立に設計できるので、設計が容易な乗算回路が実現される。
【００２５】
上記乗算回路において、前記第１および第２の演算増幅器の線形的な出力は、当該各演算増幅器の線形領域における出力に相当し、前記第１および第２の演算増幅器の一定な出力は、当該各演算増幅器の飽和領域における出力に相当してもよい。この場合、線形的な出力と一定な出力とを高い精度で得ることができる。
【００２６】
上記乗算回路は、前記第１のアナログ値と前記第２のアナログ値とを互いに等しい重みで入力する演算増幅器を複数含んで構成される第１の部分回路と、前記第１のアナログ値の反転と前記第２のアナログ値とを互いに等しい重みで入力する演算増幅器を複数含んで構成される第２の部分回路と、を有し、前記第１および第２の部分回路からの出力を重ね合わせることにより、前記積を線形近似的に出力するものであってもよい。第１の部分回路の出力は、第１および第２のアナログ値の和を変数とする関数であり、第２の部分回路の出力は、第１および第２のアナログ値の差を変数とする関数である。かかる構成により、比較的少ない演算増幅器によって上記乗算回路を設計することができる。
【００２７】
前記第１の部分回路に含まれる前記複数の演算増幅器のうち１つは、前記第１および第２のアナログ値の和が第１範囲内にあるときに線形的な出力をし、前記和が前記第１範囲とは異なる第２範囲内にあるときに一定な出力をするものであり、前記第１の部分回路に含まれる前記複数の演算増幅器のうちもう１つは、前記和が前記第１範囲内にあるときに一定な出力をし、前記和が前記第２範囲内にあるときに線形的な出力をするものであり、前記第２の部分回路に含まれる前記複数の演算増幅器のうち１つは、前記第１および第２のアナログ値の差が第３範囲内にあるときに線形的な出力をし、前記差が前記第３範囲とは異なる第４範囲内にあるときに一定な出力をするものであり、前記第２の部分回路に含まれる前記複数の演算増幅器のうちもう１つは、前記差が前記第３範囲内にあるときに一定な出力をし、前記差が前記第４範囲内にあるときに線形的な出力をするものであってもよい。この場合、各範囲における線形的な出力を独立に設計できるので、第１および第２の部分回路それぞれの設計が容易となる。
【００２８】
前記第１の部分回路に含まれる前記複数の演算増幅器のうち少なくとも１つは、当該乗算回路の動作時に飽和状態にあり、前記第２の部分回路に含まれる前記複数の演算増幅器のうち少なくとも１つは、当該乗算回路の動作時に飽和状態にあってもよい。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しつつ、本発明による補間回路および関数回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００３０】
（第１実施形態）
図１は、本発明による補間回路の第１実施形態を示すブロック図である。補間回路１は、基本回路１０ａ，１０ｂ、重合わせ回路２０、入力端子３０、および出力端子４０を備えている。入力端子３０は、入力変数ｘを入力するための端子である。この入力変数ｘは、アナログ変数である。
【００３１】
入力端子３０には、基本回路１０ａ，１０ｂが接続されている。これらの基本回路１０ａ，１０ｂは、入力変数ｘを入力する。また、重合わせ回路２０は、基本回路１０ａ，１０ｂのそれぞれと接続されている。この重合わせ回路２０は、基本回路１０ａ，１０ｂからの出力を入力し、これらの重ね合わせを出力する。
【００３２】
重合わせ回路２０には、出力端子４０が接続されている。この出力端子４０は、重合わせ回路２０によって重ね合わされた値を出力するための端子である。
【００３３】
図２（ａ）、図２（ｂ）および図２（ｃ）は、それぞれ基本回路１０ａ，１０ｂ、重合わせ回路２０の出力波形を示すグラフである。これらのグラフにおいて、横軸は入力変数ｘを表し、縦軸は各回路の出力を表す。図２（ａ）に示すように、基本回路１０ａの出力は、入力変数ｘがｘ１（第１の入力値）からｘ２（第２の入力値）まで変化するとき、ｇ（ｘ１）（第１の出力値）からｇ０ｘ（基準値）まで線形的に変化する。一方、図２（ｂ）に示すように、基本回路１０ｂの出力は、入力変数ｘがｘ１からｘ２まで変化するとき、ｇ０ｘからｇ（ｘ２）（第２の出力値）まで線形的に変化する。
【００３４】
また、図２（ｃ）に示すように、重合わせ回路２０の出力は、基本回路１０ａ，１０ｂの出力の和に等しく、入力変数ｘがｘ１からｘ２まで変化するとき、（ｇ（ｘ１）＋ｇ０ｘ）から（ｇ（ｘ２）＋ｇ０ｘ）まで線形的に変化する。これにより、出力端子４０には、入力変数ｘがｘ１とｘ２との間にあるときの補間回路１の出力が、ｘ１に対する出力（ｇ（ｘ１）＋ｇ０ｘ）とｘ２に対する出力（ｇ（ｘ２）＋ｇ０ｘ）とを線形的に補間した値として現れる。
【００３５】
図３は、補間回路１の一例を示す回路構成図である。基本回路１０ａは、演算増幅器１２ａを含んで構成されている。この演算増幅器１２ａは、入力端子３０に接続されている。基本回路１０ｂは、演算増幅器１２ｂ，１４を含んで構成されている。演算増幅器１４は、入力端子３０に接続されている。この演算増幅器１４には、演算増幅器１２ｂが接続されている。また、本例においては、重合わせ回路２０も、演算増幅器２２，２４を含んで構成されている。演算増幅器２２は、演算増幅器１２ａ，１２ｂのそれぞれと接続されている。この演算増幅器２２には、演算増幅器２４が接続されている。これらの演算増幅器は、プッシュプルＣＭＯＳ加算増幅器である。
【００３６】
図４を参照しつつ、プッシュプルＣＭＯＳ加算増幅器の構成を説明する。この加算増幅器は、増幅部２２２、ｎ（ｎ：自然数）個の入力抵抗Ｒｊ（ｊ＝１，２，…，ｎ）、および帰還抵抗Ｒ０を含んで構成されている。増幅部２２２においては、ＰＭＯＳトランジスタ２２２２とＮＭＯＳトランジスタ２２２４とから構成されるインバータがｐ（ｐ：奇数）段接続されている。ｐの値は、本例では５に等しいが、奇数であれば他の値でもよい。また、各ＰＭＯＳトランジスタ２２２２のソースは、電源端子２２２６（第１の電源端子）に接続されている。同様に、各ＮＭＯＳトランジスタ２２２４のソースは、電源端子２２２６よりも低い電位が印加される電源端子２２２８（第２の電源端子）に接続されている。
【００３７】
入力抵抗Ｒｊは、各入力端子２２４ｊと増幅部２２２とを結ぶ経路中に設けられている。また、帰還抵抗Ｒ０は、一端が増幅部２２２の入力端に接続され、他端が増幅部２２２の出力端に接続されている。
【００３８】
すなわち、図４に示す加算増幅器は、電源端子２２２６にソースが接続されたＰＭＯＳトランジスタ２２２２と、電源端子２２２６よりも低い電位が与えられる電源端子２２２８にソースが接続され、ＰＭＯＳトランジスタ２２２２のドレインにドレインが接続されたＮＭＯＳトランジスタ２２２４とから構成されるＣＭＯＳトランジスタをｐ（ｐは任意の奇数）段有しており、各段のＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ２２２２およびＮＭＯＳトランジスタ２２２４の各ドレインは、次段のＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ２２２２およびＮＭＯＳトランジスタ２２２４の各ゲートと接続されており、第１段のＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ２２２２およびＮＭＯＳトランジスタ２２２４の各ゲートと、第ｐ段のＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ２２２２およびＮＭＯＳトランジスタ２２２４の各ドレインとは、帰還抵抗Ｒ０を介して接続されており、第１段の上記各ゲートに当該加算増幅器へ入力すべき電圧信号が入力抵抗Ｒｊを通じて入力し、第ｐ段の上記各ドレインから当該加算増幅器から出力すべき電圧信号が出力されるように構成されている。
【００３９】
図５は、図４に示す演算増幅器の出力特性を示すグラフである。このグラフにおいて、横軸は当該演算増幅器に入力される電圧Ｖ１，Ｖ２，…，Ｖｎの線形和Ｖｉｎを表し、縦軸は当該演算増幅器から出力される電圧Ｖｏｕｔを表す。Ｖｉｎは、下記式で表される。
【数１】
2006195670.tif 000003
ここで、Ｖｗは、当該演算増幅器の動作点電圧であり、電源端子２２２６，２２２８に印加される電位Ｖｄ，Ｖｓの平均値として定義される。すなわち、Ｖｗ＝（Ｖｄ＋Ｖｓ）／２である。
【００４０】
グラフからわかるように、この演算増幅器は、入力された信号の線形和を出力し、その出力範囲が電源電圧によって制限される。具体的には、電源端子２２２６に与えられる電位Ｖｄが上記範囲の上限値を定め、電源端子２２２８に与えられる電位Ｖｓが上記範囲の下限値を定める。演算増幅器の出力が上記上限値または下限値であるとき、当該演算増幅器は飽和状態にあるという。Ｖｄの値は例えば３．５Ｖであり、Ｖｓの値は例えば０Ｖ（グランド電位）である。以下の説明では、Ｖｓ＝０Ｖとする。グラフ中に示すように、出力が入力に対して線形的に変化する領域を線形領域と呼び、出力が一定である領域を飽和領域と呼ぶ。
【００４１】
図３に戻って、演算増幅器１２ａは、図４において２入力（すなわちｎ＝２）の場合に相当する。この場合、入力端子２２４１には入力変数ｘに相当する電位が、入力端子２２４２には接地電位（＝Ｖｓ）が印加される。また、入力抵抗Ｒ１，Ｒ２は、各入力に対する重み係数に応じて決定される。演算増幅器１２ａにおいては、両入力に対する重み係数（Ｒ０／Ｒ１，Ｒ０／Ｒ２）をｇ（ｘ１）／２とするために、Ｒ１＝Ｒ２＝（２Ｒ０）／ｇ（ｘ１）と設定される。Ｒ０の値は、例えば１ＭΩである。
【００４２】
演算増幅器１２ｂは、図４において２入力の場合に相当し、演算増幅器１４からの出力電位および接地電位をそれぞれｇ（ｘ２）／２の重み係数で入力する。したがって、Ｒ１＝Ｒ２＝（２Ｒ０）／ｇ（ｘ２）である。一方、演算増幅器１４は、図４において１入力の場合に相当し、入力変数ｘに相当する電位を１の重み係数で入力する。したがって、Ｒ１＝Ｒ０である。この演算増幅器１４は、インバータとして機能する。また、演算増幅器２２は、演算増幅器１２ａ，１２ｂからの出力をそれぞれ１の重み係数で入力する。演算増幅器２４は、演算増幅器１４と同様にインバータとして機能し、演算増幅器２２からの出力を入力する。これらのインバータとして機能する演算増幅器１４，２４の代わりに通常のインバータを用いてもよいことは言うまでもない。
【００４３】
図６（ａ）、図６（ｂ）および図６（ｃ）は、それぞれ図３の演算増幅器１２ａ，１２ｂ，２４の出力波形を示すグラフである。これらのグラフにおいて、横軸は入力変数ｘを表し、縦軸は各演算増幅器の出力を表す。入力および出力は、それぞれ規格化した値として示されている。すなわち、グラフ中の１は電位Ｖｄに、−１は電位Ｖｓに相当する。また、本例では、ｘ１（第１の入力値）＝−１、ｘ２（第２の入力値）＝１である。以下においても、入出力の値は規格化したものを示す。
【００４４】
図６（ａ）に示すように、演算増幅器１２ａの出力は、入力変数ｘが−１から１まで変化するとき、ｇ（ｘ１）から０まで線形的に変化する。一方、図６（ｂ）に示すように、演算増幅器１２ｂの出力は、入力変数ｘが−１から１まで変化するとき、０からｇ（ｘ２）まで線形的に変化する。すなわち、第１の入力値と第２の入力値との間における基本回路１０ａ，１０ｂの線形的な出力は、それぞれ演算増幅器１２ａ，１２ｂの線形領域における出力に相当する。
【００４５】
また、図６（ｃ）に示すように、演算増幅器２４の出力は、入力変数ｘが−１から１まで変化するとき、ｇ（ｘ１）からｇ（ｘ２）まで線形的に変化する。これらのグラフと図２のグラフとを比べるとわかるように、本例において基準値ｇ０ｘは０（演算増幅器の動作点電圧）に等しい。
【００４６】
続いて、補間回路１の効果を説明する。補間回路１においては、補間処理がハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。また、ハードウエアの中でも特に高速動作が可能な構成の補間回路１が実現されている。
【００４７】
さらに、補間回路１は、基本回路１０ａ，１０ｂの出力を重合わせることにより、ｘ１に対する出力とｘ２に対する出力とを線形的に補間している。かかる構成により、補間の基礎となる２つの値（ｘ１に対する出力およびｘ２に対する出力）を互いに独立に設定することが可能となる。すなわち、ｘ１に対する出力は、演算増幅器１２ａにおける入力抵抗Ｒ１，Ｒ２の値を調整することにより設定でき、ｘ２に対する出力は、演算増幅器１２ｂにおける入力抵抗Ｒ１，Ｒ２の値を調整することにより設定できる。このため、設計が容易な補間回路１が実現されている。なお、演算増幅器１２ａ，１２ｂそれぞれの入力抵抗Ｒ１，Ｒ２としては、可変抵抗を用いてもよい。この場合、その抵抗値を変えることにより、補間の基礎となる値を変更することができる。
【００４８】
基本回路１０ａ，１０ｂは、それぞれ演算増幅器１２ａ，１２ｂを含んで構成されており、基本回路１０ａ，１０ｂの線形的な出力は、演算増幅器１２ａ，１２ｂの線形領域における出力に相当している。このため、基本回路１０ａ，１０ｂの線形的な出力を高い精度で得ることができる。また、演算増幅器１２ａ，１２ｂ自体の線形的な出力特性を利用しているので、回路構成を複雑化することなしに基本回路１０ａ，１０ｂの線形的な出力を得ることができる。
【００４９】
上記基準値ｇ０ｘは、演算増幅器の動作点電圧に等しい。動作点電圧は演算増幅器において加算または減算を行うときの原点に相当する。したがって、ｘ１に対する出力はｇ（ｘ１）に等しく、ｘ２に対する出力はｇ（ｘ２）に等しくなる。このため、補間の基礎となる値の設定が容易となり、ひいては補間回路の設計が容易となる。
【００５０】
上記演算増幅器は、プッシュプルＣＭＯＳ加算増幅器である。これにより、簡略な構成で演算増幅器を実現することができる。また、動作点電圧Ｖｗが２つの電源電圧Ｖｄ，Ｖｓの間にあるため、負の値を扱うことができる。これにより、加算増幅器のみで加算のみならず実質的な減算をも実行することができる。ただし、演算増幅器としてはプッシュプル型のものに限らず、差動型のものを用いてもよい。また、本実施形態では反転型の演算増幅器を用いたが、非反転型のものを用いてもよいことは言うまでもない。
【００５１】
なお、本実施形態において、演算増幅器２４を設けることは必須ではない。演算増幅器２４は、基本回路１０ａ，１０ｂから見て重合わせ回路２０の出力が非反転型となるようにするために設けられている。しかし、例えば基本回路１０ａ，１０ｂの出力が所望の出力に対して反転するように設計すれば、演算増幅器２４は不要となる。演算増幅器２４を設けないとき、重合わせ回路２０は、基本回路１０ａ，１０ｂからの出力の和の反転を出力することになるが、かかる演算も「基本回路１０ａ，１０ｂからの出力の重ね合わせ」という概念に含まれる。
【００５２】
（第２実施形態）
図７は、本発明による補間回路の第２実施形態を示すブロック図である。補間回路２は、基本回路１０ａ，１０ｂ、重合わせ回路２０、入力端子３０、および出力端子４０を備えている。これらの各要素の構成は、補間回路１におけるものと同様である。ただし、本実施形態においては、ｇ０ｘ＝０、ｇ（ｘ１）＝ｇ（ｘ２）＝１である。つまり、ｇ（ｘ１），ｇ（ｘ２）の値は、ともに演算増幅器の出力範囲の上限値に等しい。さらに、補間回路２は、副入力端子３２ａ，３２ｂ、および乗算回路５０ａ，５０ｂを備えている。
【００５３】
乗算回路５０ａ（第１の乗算回路）は、基本回路１０ａと重合わせ回路２０との間の経路中に設けられた重み付け機構である。この乗算回路５０ａは、基本回路１０ａからの出力に対して、副入力端子３２ａ（第１の副入力端子）から入力される係数ｃ１（第１の係数）を乗じる。同様に、乗算回路５０ｂ（第２の乗算回路）も、基本回路１０ｂと重合わせ回路２０との間の経路中に設けられた重み付け機構であり、基本回路１０ｂからの出力に対して、副入力端子３２ｂ（第２の副入力端子）から入力される係数ｃ２（第２の係数）を乗じる。乗算回路５０ａ，５０ｂの出力は、重合わせ回路２０に入力される。係数ｃ１，ｃ２は、アナログ値である。
【００５４】
かかる構成により、乗算回路５０ａの出力は、入力変数ｘがｘ１からｘ２まで変化するとき、ｃ１（＝ｃ１・ｇ（ｘ１））から０（＝ｇ０ｘ）まで線形的に変化する。また、乗算回路５０ｂの出力は、入力変数ｘがｘ１からｘ２まで変化するとき、０からｃ２まで線形的に変化する。そして、重合わせ回路２０においてこれらの出力が重ね合わされることにより、出力端子４０に現れる出力は、入力変数ｘがｘ１からｘ２まで変化するとき、ｃ１からｃ２まで線形的に変化するものとなる。
【００５５】
図８は、上記乗算回路の一例を示す回路構成図である。乗算回路５０は、２つのアナログ値を入力し、入力に対して線形的な出力をする複数の演算増幅器からの出力を重ね合わせることにより、それらアナログ値の積を線形近似的に出力するものである。これらの演算増幅器としては、例えば図４で説明したものを用いることができる。ここで、図７から明らかなように、２つのアナログ値は、乗算回路５０ａにおいては基本回路１０ａの出力および係数ｃ１であり、乗算回路５０ｂにおいては基本回路１０ｂの出力および係数ｃ２である。この乗算回路５０は、部分回路５２，５４、入力端子６２，６４、出力端子６６、演算増幅器６２０，６４０，６６０を備えている。
【００５６】
入力端子６２は、上記２つのアナログ値の一方ｐ（第１のアナログ値）を入力する。一方、入力端子６４は、上記２つのアナログ値の他方ｑ（第２のアナログ値）を入力する。これらｐおよびｑならびにそれらの反転（−ｐおよび−ｑ）は、部分回路５２，５４に入力される。ｐおよびｑの反転は、演算増幅器６２０，６４０の出力として得られる。
【００５７】
部分回路５２（第１の部分回路）は、演算増幅器５２１〜５２４を含んで構成されている。これらの演算増幅器５２１〜５２４は、何れもｐおよびｑを互いに等しい重みで入力する。すなわち、図に示すように、演算増幅器５２１は、−ｐおよび−ｑをともに重み係数４で入力する。換言すれば、演算増幅器５２１は、ｐおよびｑをともに重み係数−４で入力する。ここで、−ｐおよび−ｑは、それぞれｐおよびｑの反転を表している。演算増幅器５２２は、ｐおよびｑをともに重み係数−２で入力する。演算増幅器５２３は、ｐおよびｑをともに重み係数２で入力し、演算増幅器５２４は、ｐおよびｑをともに重み係数４で入力する。さらに、演算増幅器５２１〜５２４は、それぞれ重み７，２，２，７で接地電位を入力する。
【００５８】
部分回路５４（第２の部分回路）は、演算増幅器５４１〜５４４を含んで構成されている。これらの演算増幅器５４１〜５４４は、何れも−ｐおよびｑを互いに等しい重みで入力する。すなわち、図に示すように、演算増幅器５４１は、−ｐおよびｑをともに重み係数−４で入力する。また、演算増幅器５４２，５４３，５４４における同重み係数は、それぞれ−２，２，４である。さらに、演算増幅器５４１〜５４４は、それぞれ重み７，２，２，７で電源電位Ｖｄを入力する。
【００５９】
演算増幅器６６０は、部分回路５２，５４からの出力を重ね合わせる。具体的には、演算増幅器６６０は、演算増幅器５２１〜５２４ならびに演算増幅器５４１〜５４４からの出力を、それぞれ０．２５の重みで入力する。これにより、出力端子６６には、ｐおよびｑの積に相当する電圧信号が現れる。
【００６０】
図９（ａ）および図９（ｂ）を参照しつつ、部分回路５２の出力特性を説明する。図９（ａ）において、線Ｌ１〜Ｌ４は、それぞれ演算増幅器５２１〜５２４の出力を示している。ここで、横軸はｚ（＝（ｐ＋ｑ）／２）である。グラフからわかるように、演算増幅器５２１は、−１≦ｚ≦−０．７５の範囲内で線形的な出力をし、その範囲外では一定な出力をする。演算増幅器５２２は、−０．７５≦ｚ≦−０．２５の範囲内で線形的な出力をし、その範囲外では一定な出力をする。演算増幅器５２３は、０．２５≦ｚ≦０．７５の範囲内で線形的な出力をし、その範囲外では一定な出力をする。また、演算増幅器５２４は、０．７５≦ｚ≦１の範囲内で線形的な出力をし、その範囲外では一定な出力をする。
【００６１】
これらの演算増幅器５２１〜５２４のうち２つに着目すると、その一方が線形的な出力をする範囲においては、もう一方は一定な出力をすることがわかる。特に、本実施形態においては、演算増幅器５２１〜５２４のうち何れか１つが線形的な出力をする範囲においては、他の３つの演算増幅器すべてが一定な出力をする。換言すれば、乗算回路５０の動作時において演算増幅器５２１〜５２４のうち線形領域における出力をするものは高々１つである。
【００６２】
別の見方をすると、演算増幅器５２１は、第１および第２のアナログ値を座標軸とする２次元座標空間（ｐ−ｑ平面）内の−２≦ｐ＋ｑ≦−１．５で表される領域内で線形的な出力をし、その領域外では一定な出力をする。演算増幅器５２２は、−１．５≦ｐ＋ｑ≦−０．５の領域内で線形的な出力をし、その領域外では一定な出力をする。演算増幅器５２３は、０．５≦ｐ＋ｑ≦１．５の領域内で線形的な出力をし、その領域外では一定な出力をする。また、演算増幅器５２４は、１．５≦ｐ＋ｑ≦２の領域で線形的な出力をし、その領域外では一定な出力をする。これらの演算増幅器５２１〜５２４のうち２つに着目すると、その一方が線形的な出力をする領域においては、もう一方は一定な出力をすることがわかる。
【００６３】
各演算増幅器５２１〜５２４の線形的な出力は、それ自身の線形領域における出力に相当し、一定な出力は飽和領域における出力に相当する。それゆえ、演算増幅器５２１〜５２４のうち少なくとも１つは、乗算回路５０の動作時に飽和状態にあることになる。例えば、ｚ＝−０．８であれば、演算増幅器５２１を除く３つの演算増幅器５２２〜５２４が飽和状態にある。また、ｚ＝０．２であれば、４つの演算増幅器５２１〜５２４全てが飽和状態にある。
【００６４】
図９（ｂ）のグラフは、演算増幅器５２１〜５２４の出力の和を０．２５倍したものを示している。このグラフは、第１および第２のアナログ値の和を変数とする放物線：ｆ（ｚ）＝−ｚ２＋１を線形的に近似したものに相当する。具体的には、この近似は、上記放物線上の複数の座標点における接線同士をつなぎ合わせることにより、行われている。本例では、上記複数の座標点は、Ｐ１（−１，０）、Ｐ２（−０．５，０．７５）、Ｐ３（０，１）、Ｐ４（０．５，０．７５）およびＰ５（１，０）である。図９（ａ）と図９（ｂ）とを比べてわかるように、Ｐ１，Ｐ２，Ｐ４，Ｐ５における接線は、それぞれ演算増幅器５２１〜５２４の線形的な出力に由来している。また、Ｐ３における接線は、演算増幅器５２１〜演算増幅器５２４の一定な出力に由来している。このように、演算増幅器５２１〜５２４は、上記放物線を近似した折れ線の各断片を与える演算増幅器である。
【００６５】
部分回路５４の出力特性についても部分回路５２と同様であり、演算増幅器５４１〜５４４の出力の和を０．２５倍したグラフは、第１および第２のアナログ値の差を変数とする放物線：ｆ（ｗ）＝ｗ２−１を線形的に近似したものに相当する。ここで、ｗ＝（ｐ−ｑ）／２である。すなわち、演算増幅器５４１〜５４４が与える断片によって当該放物線ｆ（ｗ）を近似した折れ線が構成される。
【００６６】
上述のように、演算増幅器６６０は、演算増幅器５２１〜５２４ならびに演算増幅器５４１〜５４４からの出力をそれぞれ０．２５の重みで入力する。すなわち、演算増幅器６６０は、これら８つの演算増幅器からの出力の和を０．２５倍した値の反転を出力する。換言すれば、演算増幅器６６０においては、演算増幅器５２１〜５２４の出力の和を０．２５倍した値と、演算増幅器５４１〜５４４の出力の和を０．２５倍した値との和の反転が演算される。この演算を上記２つの放物線を用いて表すと、−｛（−ｚ２＋１）＋（ｗ２−１）｝＝ｚ２−ｗ２＝ｐｑとなる。このことから、演算増幅器６６０からは、第１および第２のアナログ値の積が線形近似的に出力されることがわかる。
【００６７】
なお、放物線の線形近似は、本例においては複数の座標点における接線同士をつなぎ合わせることにより行ったが、図１０に示すように、複数の座標点同士を結ぶ線分をつなぎ合わせることにより行ってもよい。この場合、演算増幅器５２１における３つの入力ｐ，ｑ，−１（接地電位）対する重みを、それぞれ−２，−２，３とすればよい。同様に、演算増幅器５２２では−２，−２，１、演算増幅器５２３では２，２，１、演算増幅器５２４では２，２，３とすればよい。また、演算増幅器６６０における重み係数を、演算増幅器５２１，５２４に対しては３／８、演算増幅器５２２，５２３に対しては１／８とすればよい。
【００６８】
また、近似に用いる座標点の個数は、本例においては５個としたが、他の個数としてもよい。言うまでもなく座標点の個数が多いほど近似の精度が高まるので、求められる精度に応じてその個数を決定すればよい。また、本例においてはｚ（またはｗ）について等間隔で座標点を選んだが、非等間隔で選んでもよい。
【００６９】
次に、補間回路２の効果を説明する。補間回路２においても、補間処理がハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。また、ハードウエアの中でも特に高速動作が可能な構成の補間回路２が実現されている。
【００７０】
さらに、補間回路２は、各基本回路１０ａ，１０ｂの出力に重み付けする重み付け機構を備えている。このため、各基本回路１０ａ，１０ｂに対する重み係数を変えることにより、補間の基礎となる値（ｃ１・ｇ（ｘ１）、ｃ２・ｇ（ｘ２））を変更することができる。特に本実施形態では、重み付け機構として乗算回路５０ａ，５０ｂを用いている。このため、乗算回路への入力を変えることにより、各基本回路１０ａ，１０ｂに対する重み係数を変更できる。したがって、補間の基礎となる値を容易に変更することが可能な補間回路が実現されている。
【００７１】
各基本回路１０ａ，１０ｂに乗ずるべき値は副入力端子３２ａ，３２ｂに与える信号によって決定されるので、補間の基礎となる値もその信号によって決定できる。したがって、補間回路２は、入力変数ｘおよび補間の基礎となる値の双方を変数として扱うことができる。
【００７２】
ｇ（ｘ１），ｇ（ｘ２）の値は、演算増幅器の出力範囲の上限値に等しい。このように補間の基礎となる値に関わらずｇ（ｘ１），ｇ（ｘ２）の値を固定することにより、基本回路１０ａ，１０ｂの設計が容易となる。特に、本実施形態においては、その固定値を上記上限値としているので、２つの係数ｃ１，ｃ２の値がそのまま補間の基礎となる値となる。このため、補間の基礎となる値の設定が容易な補間回路が実現されている。なお、ｇ（ｘ１），ｇ（ｘ２）の値は、上記出力範囲の下限値に等しくてもよい。あるいは、ｇ（ｘ１），ｇ（ｘ２）のうち一方が上限値に等しく、もう一方が下限値に等しくてもよい。
【００７３】
乗算回路５０は、第１および第２のアナログ値ｐ，ｑを入力し、入力に対して線形的な出力をする複数の演算増幅器５２１〜５２４，５４１〜５４４からの出力を重ね合わせることにより、ｐとｑとの積を線形近似的に出力するものである。これにより、アナログ値同士を掛け合わせることが可能な乗算回路５０が得られる。この乗算処理は、ハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能な乗算回路５０が実現されている。この乗算回路５０を乗算回路５０ａ，５０ｂとして用いることにより、補間回路２全体としての高速動作を妨げることなく、補間回路２に重み付け機構を設けることができる。
【００７４】
乗算回路５０は、ｐおよびｑを座標軸とする２次元座標空間内の第１領域において線形的な出力をし、上記座標空間内の第１領域とは異なる第２領域において一定な出力をする第１の演算増幅器と、第１領域において一定な出力をし、第２領域において線形的な出力をする第２の演算増幅器と、を含んで構成されている。第１の演算増幅器の出力は、第２領域において一定であるので、乗算回路５０の第２領域における出力波面の傾き、すなわち当該出力波面の法線ベクトルとｐ−ｑ平面とがなす角度には影響を与えない。同様に、第２の演算増幅器の出力は、第１領域における上記角度には影響を与えない。このため、各領域における線形的な出力を独立に設計できるので、設計が容易な乗算回路５０が実現されている。
【００７５】
なお、ここで言う第１および第２の演算増幅器にはそれぞれ、例えば演算増幅器５２１，５２２が該当する。このとき、第１領域は−２≦ｐ＋ｑ≦−１．５であり、第２領域は−１．５≦ｐ＋ｑ≦−０．５である。また、第１領域と第２領域とが異なるとは、互いに重複する領域が存在しないということである。ただし、両領域の境界が一致していてもよい。実際、上記例においても、第１領域および第２領域の境界は、直線：ｐ＋ｑ＝−１．５上において一致している。
【００７６】
乗算回路５０において、上記第１および第２の演算増幅器の線形的な出力は、当該各演算増幅器の線形領域における出力に相当し、前記第１および第２の演算増幅器の一定な出力は、当該各演算増幅器の飽和領域における出力に相当している。これにより、線形的な出力と一定な出力とを高い精度で得ることができる。また、このように演算増幅器自体の出力特性を利用しているので、回路構成を複雑化することなく、線形的または一定な出力を得ることができる。
【００７７】
乗算回路５０は、ｐとｑとを互いに等しい重みで入力する複数の演算増幅器５２１〜５２４を含んで構成される部分回路５２と、ｐの反転とｑとを互いに等しい重みで入力する複数の演算増幅器５４１〜５４４を含んで構成される部分回路５４と、を有し、これら部分回路５２，５４からの出力を重ね合わせることにより、ｐとｑとの積を線形近似的に出力するものである。すなわち、部分回路５２の出力は、ｐ＋ｑを変数とする関数となり、部分回路５４の出力は、ｐ−ｑを変数とする関数となる。かかる構成により、乗算回路５０を容易に設計することができる。ｐｑ＝（（ｐ＋ｑ）／２）２−（（ｐ−ｑ）／２）２と表せることからわかるように、ｐとｑの積は、（ｐ＋ｑ）を変数とする関数と、（ｐ−ｑ）を変数とする関数の重ね合わせとして表すことができるからである。
【００７８】
ｚを変数とする放物線を近似した折れ線の断片を与える演算増幅器５２１〜５２４のうち１つは、ｚが第１範囲内にあるときに線形的な出力をし、ｚが第１範囲とは異なる第２範囲内にあるときに一定な出力をする。また、演算増幅器５２１〜５２４のうちもう１つは、ｚが第１範囲内にあるときに一定な出力をし、ｚが第２範囲内にあるときに線形的な出力をする。前者の演算増幅器の出力は、第２範囲において一定であるので、第２範囲における上記折れ線の傾きには影響を与えない。同様に、後者の演算増幅器の出力は、第１範囲における上記傾きには影響を与えない。このため、各範囲における線形的な出力を独立に設計できるので、部分回路５２の設計が容易となる。
【００７９】
なお、これらの演算増幅器にはそれぞれ、例えば演算増幅器５２１，５２２が該当する。このとき、第１範囲は−１≦ｚ≦−０．７５であり、第２範囲は−０．７５≦ｚ≦−０．２５である。また、第１範囲と第２範囲とが異なるとは、互いに重複する範囲が存在しないということである。ただし、両範囲の境界が一致していてもよい。実際、上記例においても、第１範囲および第２範囲の境界は、ｚ＝−０．７５において一致している。
【００８０】
部分回路５４においても、ｗを変数とする放物線を近似した折れ線の断片を与える演算増幅器５４１〜５４４のうち１つは、ｗが第３範囲内にあるときに線形的な出力をし、ｗが第３範囲とは異なる第４範囲内にあるときに一定な出力をする。また、演算増幅器５４１〜５４４のうちもう１つは、ｗが第３範囲内にあるときに一定な出力をし、ｗが第４範囲内にあるときに線形的な出力をする。このため、部分回路５４の設計も容易となる。なお、これらの演算増幅器にはそれぞれ、例えば演算増幅器５４１，５４２が該当する。このとき、第３範囲は、−１≦ｗ≦−０．７５であり、第４範囲は−０．７５≦ｗ≦−０．２５である。
【００８１】
特に、本実施形態においては、演算増幅器５２１〜５２４のうち何れか１つが線形的な出力をする範囲においては、他の３つの演算増幅器すべてが一定な出力をするように構成されている。このため、その範囲における折れ線の傾きは、その範囲で線形的な出力をする演算増幅器の出力とそれに対する演算増幅器６６０における重み係数とによって決定することができる。これにより、部分回路５２の設計が一層容易となる。同様に、演算増幅器５４１〜５４４のうち何れか１つが線形的な出力をする範囲においては、他の３つの演算増幅器すべてが一定な出力をする。このため、部分回路５４の設計も一層容易となる。
【００８２】
なお、本実施形態において、乗算回路５０ａ，５０ｂとしては図８に示したものに限らず、他の乗算回路を用いてもよい。また、１つの乗算回路を乗算回路５０ａ，５０ｂとして共用してもよい。このとき、その１つの乗算回路には、乗算回路５０ａに入力されるべき信号（基本回路１０ａの出力および係数ｃ１）と、乗算回路５０ｂに入力されるべき信号（基本回路１０ｂの出力および係数ｃ２）とがタイミングをずらして入力される構成とすればよい。
【００８３】
また、本実施形態においては重み付け機構の例として乗算回路を示したが、重み付け機構は、演算増幅器２２に設けられた可変抵抗であってもよい。演算増幅器２２の各入力抵抗として設けられた可変抵抗の抵抗値を変更することにより、基本回路１０ａ，１０ｂのそれぞれに対する重み係数を変更することができる。これにより、重み付け機構を簡略な構成で実現することができる。
【００８４】
（第３実施形態）
図１１は、本発明による補間回路の第３実施形態を示すブロック図である。補間回路３は、基本回路７０ａ，７０ｂ，７０ｃ、乗算回路５０ａ，５０ｂ，５０ｃ、重合わせ回路８０、入力端子３０、副入力端子３２ａ，３２ｂ，３２ｃ、および出力端子４０を備えている。入力端子３０は、入力変数ｘを入力するための端子である。また、副入力端子３２ａ，３２ｂ，３２ｃは、それぞれ係数ｃ１，ｃ２，ｃ３を入力するための端子である。
【００８５】
入力端子３０には、基本回路７０ａ，７０ｂ，７０ｃが接続されている。これらの基本回路７０ａ，７０ｂ，７０ｃは、入力変数ｘを入力する。基本回路７０ａ（第１の基本回路）の出力は、ｘがｘ１からｘ２まで変化するとき、ｇ（ｘ１）からｇ０ｘまで線形的に変化する。基本回路７０ｂ（第２の基本回路）の出力は、ｘがｘ１からｘ２まで変化するとき、ｇ０ｘからｇ（ｘ２）まで線形的に変化し、ｘがｘ２からｘ３（第３の入力値）まで変化するとき、ｇ（ｘ２）からｇ０ｘまで線形的に変化する。また、基本回路７０ｃ（第３の基本回路）の出力は、ｘがｘ２からｘ３まで変化するとき、ｇ０ｘからｇ（ｘ３）（第３の出力値）まで線形的に変化する。ここで、ｘ１<ｘ２<ｘ３である。また、基本回路７０ａの出力はｘ２≦ｘ≦ｘ３において一定（＝ｇ０ｘ）である。同様に、基本回路７０ｃの出力はｘ１≦ｘ≦ｘ２において一定（＝ｇ０ｘ）である。
【００８６】
基本回路７０ａ，７０ｂ，７０ｃには、それぞれ乗算回路５０ａ，５０ｂ，５０ｃが接続されている。これらの乗算回路５０ａ，５０ｂ，５０ｃは、それぞれ副入力端子３２ａ，３２ｂ，３２ｃにも接続されている。乗算回路５０ａは、基本回路７０ａの出力と係数ｃ１とを入力し、これらの積を出力する。乗算回路５０ｂは、基本回路７０ｂの出力と係数ｃ２とを入力し、これらの積を出力する。また、乗算回路５０ｃ（第３の乗算回路）は、基本回路７０ｃの出力と係数ｃ３（第３の係数）とを入力し、これらの積を出力する。乗算回路５０ａ，５０ｂ，５０ｃとしては、例えば図８に示したものを用いることができる。
【００８７】
重合わせ回路８０は、乗算回路５０ａ，５０ｂ，５０ｃのそれぞれと接続されている。この重合わせ回路８０は、基本回路７０ａ，７０ｂ，７０ｃからの出力を入力し、これらの重ね合わせを出力する。本実施形態においては、これらの基本回路７０ａ，７０ｂ，７０ｃと重合わせ回路８０との間の経路中に、それぞれ上述の乗算回路５０ａ，５０ｂ，５０ｃが設けられているので、重合わせ回路８０は、係数ｃ１，ｃ２，ｃ３が乗じられた後の基本回路７０ａ，７０ｂ，７０ｃからの出力を重ね合わせることになる。重合わせ回路８０の出力は、乗算回路５０ａ，５０ｂ，５０ｃの出力の和に等しく、ｘがｘ１からｘ２まで変化するとき、（ｇ（ｘ１）＋ｇ０ｘ）から（ｇ（ｘ２）＋ｇ０ｘ）まで線形的に変化し、ｘがｘ２からｘ３まで変化するとき、（ｇ（ｘ２）＋ｇ０ｘ）から（ｇ（ｘ３）＋ｇ０ｘ）まで線形的に変化する。
【００８８】
図１２（ａ）、図１２（ｂ）および図１２（ｃ）は、それぞれ基本回路７０ａ，７０ｂ，７０ｃの一例を示す回路構成図である。本例においては、ｘ１＝−１、ｘ２＝０、ｘ３＝１、ｇ０ｘ＝０、ｇ（ｘ１）＝ｇ（ｘ２）＝ｇ（ｘ３）＝１としている。
【００８９】
図１２（ａ）に示すように、基本回路７０ａは、演算増幅器７２ａ，７４ａ，７６ａを含んで構成されている。演算増幅器７４ａは、入力端子３０に接続され、入力変数ｘの反転を出力するインバータとして機能する。演算増幅器７２ａは、２つの入力端子を有しており、一方の端子は演算増幅器７４ａの出力を重み係数２で入力し、もう一方の端子は接地電位を重み係数１で入力する。また、演算増幅器７６ａは、２つの入力端子を有しており、一方の端子は演算増幅器７２ａの出力を重み係数０．５で入力し、もう一方の端子は接地電位を重み係数０．５で入力する。演算増幅器７６ａの出力端子は、乗算回路５０ａの入力端子に接続されている。
【００９０】
図１２（ｂ）に示すように、基本回路７０ｂは、演算増幅器７２ｂ，７３ｂ，７４ｂ，７６ｂを含んで構成されている。演算増幅器７４ｂは、入力端子３０に接続され、入力変数ｘの反転を出力するインバータとして機能する。演算増幅器７２ｂは、２つの入力端子を有しており、一方の端子は入力変数ｘを重み係数１で入力し、もう一方の端子は電源電位Ｖｄを重み係数１で入力する。演算増幅器７３ｂは、２つの入力端子を有しており、一方の端子は演算増幅器７４ｂの出力を重み係数１で入力し、もう一方の端子は電源電位Ｖｄを重み係数１で入力する。また、演算増幅器７６ｂは、３つの入力端子を有しており、１つ目の端子は演算増幅器７２ｂの出力を重み係数１で入力し、２つ目の端子は演算増幅器７３ｂの出力を重み係数１で入力し、３つ目の端子は電源電位Ｖｄを重み係数１で入力する。演算増幅器７６ｂの出力端子は、乗算回路５０ｂの入力端子に接続されている。
【００９１】
なお、２つの演算増幅器７４ａ，７４ｂを別個に設ける必要はなく、インバータとして機能する１つの演算増幅器を演算増幅器７４ａ，７４ｂとして用いる構成としてもよい。例えば、基本回路７０ｂに演算増幅器７４ｂを設けずに、基本回路７０ａ中の演算増幅器７４ａの出力を演算増幅器７３ｂの一方の入力端子に入力させるように構成してもよい。
【００９２】
上述の演算増幅器７２ｂ（第１の演算増幅器）の出力は、ｘ１≦ｘ≦ｘ２の範囲では線形的に変化し、ｘ２≦ｘ≦ｘ３の範囲では一定である。また、演算増幅器７３ｂ（第２の演算増幅器）の出力は、ｘ１≦ｘ≦ｘ２の範囲では一定であり、ｘ２≦ｘ≦ｘ３の範囲では線形的に変化する。各演算増幅器７２ｂ，７３ｂの線形的な出力は、その線形領域における出力に相当し、各演算増幅器７２ｂ，７３ｂの一定な出力は、その飽和領域における出力に相当している。
【００９３】
図１２（ｃ）に示すように、基本回路７０ｃは、演算増幅器７２ｃ，７６ｃを含んで構成されている。演算増幅器７２ｃは、２つの入力端子を有しており、一方の端子は入力変数ｘを重み係数２で入力し、もう一方の端子は接地電位を重み係数１で入力する。また、演算増幅器７６ｃは、２つの入力端子を有しており、一方の端子は演算増幅器７２ｃの出力を重み係数０．５で入力し、もう一方の端子は接地電位を重み係数０．５で入力する。演算増幅器７６ｃの出力端子は、乗算回路５０ｃの入力端子に接続されている。
【００９４】
図１３は、図１１中の重合わせ回路８０の一例を示す回路構成図である。重合わせ回路８０は、演算増幅器８２，８４を含んで構成されている。演算増幅器８２は、３つの入力端子を有しており、１つ目の端子は乗算回路５０ａの出力を重み係数１で入力し、２つ目の端子は乗算回路５０ｂの出力を重み係数１で入力し、３つ目の端子は乗算回路５０ｃの出力を重み係数１で入力する。演算増幅器８２には、演算増幅器８４が接続されている。この演算増幅器８４は、演算増幅器８２の出力を入力し、その反転を出力するインバータとして機能する。
【００９５】
かかる構成により、重合わせ回路８０の出力は、ｘ１≦ｘ≦ｘ２において、ｘ＝ｘ１のときの出力であるｃ１とｘ＝ｘ２のときの出力であるｃ２とを線形的に補間した値として得られる。また、重合わせ回路８０の出力は、ｘ２≦ｘ≦ｘ３において、ｘ＝ｘ２のときの出力であるｃ２とｘ＝ｘ３のときの出力であるｃ３とを線形的に補間した値として得られる。
【００９６】
次に、補間回路３の効果を説明する。補間回路３においても、補間処理がハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。また、ハードウエアの中でも特に高速動作が可能な構成の補間回路３が実現されている。
【００９７】
特に本実施形態においては、３つの入力値ｘ１，ｘ２，ｘ３のそれぞれに対応して設けられた基本回路７０ａ，７０ｂ，７０ｃの出力を重ね合わせる構成をとっている。これにより、入力変数ｘがｘ１≦ｘ≦ｘ２の範囲にあるときには、自動的にｃ１およびｃ２に基づいて補間が実行され、入力変数ｘがｘ２≦ｘ≦ｘ３の範囲にあるときには、自動的にｃ２およびｃ３に基づいて補間が実行される。このため、ハードウエアの高速動作を妨げることなく、補間の基礎となる値を与える入力値を３つ以上に拡張することができる。
【００９８】
本実施形態では当該入力値の数が３の場合を示したが、この数は４以上でもよいことは明らかである。例として入力値の数が４の場合を説明する。これらの入力値を小さい順にｘ１，ｘ２，ｘ３，ｘ４とする。この場合の補間回路は、これら４つの入力値それぞれに対応する基本回路と、それらの基本回路からの出力を重ね合わせる重合わせ回路とを備える。
【００９９】
ｘ１に対応する基本回路の出力は、ｘがｘ１からｘ２まで変化するとき、ｇ（ｘ１）からｇ０ｘまで線形的に変化する。この出力は、ｘ２≦ｘ≦ｘ４においては一定値（＝ｇ０ｘ）をとる。ｘ２に対応する基本回路の出力は、ｘがｘ１からｘ２まで変化するときにｇ０ｘからｇ（ｘ２）まで線形的に変化し、ｘがｘ２からｘ３まで変化するときにｇ（ｘ２）からｇ０ｘまで線形的に変化する。この出力は、ｘ３≦ｘ≦ｘ４においては一定値（＝ｇ０ｘ）をとる。ｘ３に対応する基本回路の出力は、ｘがｘ２からｘ３まで変化するときにｇ０ｘからｇ（ｘ３）まで線形的に変化し、ｘがｘ３からｘ４まで変化するときにｇ（ｘ３）からｇ０ｘまで線形的に変化する。この出力は、ｘ１≦ｘ≦ｘ２においては一定値（＝ｇ０ｘ）をとる。ｘ４に対応する基本回路の出力は、ｘがｘ３からｘ４まで変化するとき、ｇ０ｘからｙ４（第４の出力値）まで線形的に変化する。この出力は、ｘ１≦ｘ≦ｘ３においては一定値（＝ｇ０ｘ）をとる。
【０１００】
基本回路７０ｂは、ｘ１とｘ２との間で線形的に変化し、ｘ２とｘ３との間で一定な出力をもつ演算増幅器７２ｂと、ｘ１とｘ２との間で一定であり、ｘ２とｘ３との間で線形的に変化する出力をもつ演算増幅器７３ｂと、を含んで構成されている。このため、ｘ１とｘ２との間における基本回路７０ｂの線形的な出力が演算増幅器７２ｂによって得られ、ｘ２とｘ３との間における基本回路７０ｂの線形的な出力が演算増幅器７３ｂによって得られる。これにより、上述のような出力特性をもつ基本回路７０ｂを容易に設計することができる。
【０１０１】
補間回路３においても、乗算回路５０ａ，５０ｂ，５０ｃが設けられているので、補間の基礎となる値（ｃ１・ｇ（ｘ１）、ｃ２・ｇ（ｘ２）、ｃ３・ｇ（ｘ３））を容易に変更することができる。ただし、本実施形態において乗算回路５０ａ，５０ｂ，５０ｃを設けない構成としてもよい。その場合、基本回路７０ａ，７０ｂ，７０ｃの出力は、重合わせ回路８０に直接入力される。
【０１０２】
（第４実施形態）
図１４は、本発明による補間回路の第４実施形態を示すブロック図である。補間回路４は、基本回路１０ａ，１０ｂ，１０ｃ，１０ｄ、重合わせ回路２０ａ，２０ｂ，２０ｃ、入力端子３０ａ，３０ｂ、副入力端子３４ａ，３４ｂ，３４ｃ，３４ｄ、出力端子４０、および乗算回路５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆを備えている。入力端子３０ａ（第１入力端子）は、入力変数ｘ（第１の入力変数）を入力するための端子である。入力端子３０ｂ（第２入力端子）は、入力変数ｙ（第２の入力変数）を入力するための端子である。副入力端子３４ａ（第１副入力端子）は、係数ｃ１（第１の係数）を入力するための端子である。副入力端子３４ｂ（第２副入力端子）は、係数ｃ２（第２の係数）を入力するための端子である。副入力端子３４ｃ（第３副入力端子）は、係数ｃ３（第３の係数）を入力するための端子である。副入力端子３４ｄ（第４副入力端子）は、係数ｃ４（第４の係数）を入力するための端子である。
【０１０３】
基本回路１０ａ（第１の基本回路）および基本回路１０ｂ（第２の基本回路）はともに、入力端子３０ａに接続されており、入力変数ｘを入力する。乗算回路５０ａ（第１の乗算回路）は、基本回路１０ａと副入力端子３４ａとに接続されており、基本回路１０ａの出力と係数ｃ１とを入力し、これらの積を出力する。乗算回路５０ｂ（第２の乗算回路）は、基本回路１０ｂと副入力端子３４ｂとに接続されており、基本回路１０ｂの出力と係数ｃ２とを入力し、これらの積を出力する。乗算回路５０ｃ（第３の乗算回路）は、基本回路１０ａと副入力端子３４ｃとに接続されており、基本回路１０ａの出力と係数ｃ３とを入力し、これらの積を出力する。乗算回路５０ｄ（第４の乗算回路）は、基本回路１０ｂと副入力端子３４ｄとに接続されており、基本回路１０ｂの出力と係数ｃ４とを入力し、これらの積を出力する。なお、本実施形態においては、基本回路１０ａ，１０ｂをそれぞれ２つずつ設けているが、これらは１つずつ設けてもよい。その場合、基本回路１０ａの出力が乗算回路５０ａ，５０ｃの双方に入力され、基本回路１０ｂの出力が乗算回路５０ｂ，５０ｄの双方に入力されるように構成すればよい。
【０１０４】
乗算回路５０ａ，５０ｂには、重合わせ回路２０ａ（第１の重合わせ回路）が接続されている。また、乗算回路５０ｃ，５０ｄには、重合わせ回路２０ｂ（第２の重合わせ回路）が接続されている。重合わせ回路２０ａは、乗算回路５０ａ，５０ｂからの出力を入力し、これらの重ね合わせを出力する。すなわち、重合わせ回路２０ａは、それぞれ係数ｃ１，ｃ２が乗じられた後の基本回路１０ａ，１０ｂからの出力を重ね合わせる。重合わせ回路２０ｂは、乗算回路５０ｃ，５０ｄからの出力を入力し、これらの重ね合わせを出力する。すなわち、重合わせ回路２０ｂは、それぞれ係数ｃ３，ｃ４が乗じられた後の基本回路１０ａ，１０ｂからの出力を重ね合わせる。
【０１０５】
基本回路１０ｃ（第３の基本回路）および基本回路１０ｄ（第４の基本回路）はともに、入力端子３０ｂに接続されており、入力変数ｙを入力する。これらは、それぞれ基本回路１０ａ，１０ｂと同様に構成することができる。具体的には、基本回路１０ｃは、入力変数ｙがｙ１（第３の入力値）からｙ２（第４の入力値）まで変化するとき、出力がｇ（ｙ１）（第３の出力値）からｇ０ｙ（入力変数ｙについての基準値）まで線形的に変化するように構成される。一方、基本回路１０ｄは、入力変数ｙがｙ１からｙ２まで変化するとき、出力がｇ０ｙからｇ（ｙ２）（第４の出力値）まで線形的に変化するように構成される。
【０１０６】
乗算回路５０ｅ（第５の乗算回路）は、基本回路１０ｃと重合わせ回路２０ａとに接続されており、基本回路１０ｃの出力と重合わせ回路２０ａの出力とを入力し、これらの積を出力する。乗算回路５０ｆ（第６の乗算回路）は、基本回路１０ｄと重合わせ回路２０ｂとに接続されており、基本回路１０ｄの出力と重合わせ回路２０ｂの出力とを入力し、これらの積を出力する。乗算回路５０ｅ，５０ｆには、重合わせ回路２０ｃ（第３の重合わせ回路）が接続されている。重合わせ回路２０ｃは、乗算回路５０ｅ，５０ｆからの出力を入力し、これらの重ね合わせを出力する。
【０１０７】
重合わせ回路２０ａ，２０ｂ，２０ｃは、上述の重合わせ回路２０と同様に構成することができる（図３参照）。ただし、本実施形態においては演算増幅器２４を設ける必要がない。重合わせ回路２０ａ，２０ｂ，２０ｃのそれぞれに演算増幅器２４を設けた場合、重合わせ回路２０ａまたは重合わせ回路２０ｂ中の演算増幅器２４で反転した信号は重合わせ回路２０ｃ中の演算増幅器２４で再び反転することになるので、重合わせ回路２０ａ，２０ｂ，２０ｃの何れにも演算増幅器２４を設けない場合と同じ結果になるからである。
【０１０８】
次に、補間回路４の効果を説明する。補間回路４においても、補間処理がハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。また、ハードウエアの中でも特に高速動作が可能な構成の補間回路４が実現されている。
【０１０９】
補間回路４においては、ｘ１およびｘ２に対する出力を入力変数ｘについて線形的に補間した値が重合わせ回路２０ａ，２０ｂから出力されるとともに、ｙ１およびｙ２に対する出力を入力変数ｙについて線形的に補間した値が重合わせ回路２０ｃから出力される。ここで、重合わせ回路２０ａ，２０ｂからの出力は、それぞれ基本回路１０ｃ，１０ｄからの出力に乗じられる。したがって、入力変数ｙについての補間の基礎となる値、すなわちｙ１およびｙ２に対する出力は、入力変数ｘについての補間の結果によって決定されることになる。これにより、多次元の入力変数について補間処理をすることができる補間回路４が実現されている。
【０１１０】
この補間回路４は、例えば、画像処理において座標（ｘ，ｙ）における画素値を近接する４つの画素値に基づいて補間によって求める演算に用いることができる。例えば、その補間の基礎となる値を与える４つの画素の座標が（０，０）、（１，０）、（０，１）、（１，１）であれば、ｘ１＝ｙ１＝０、ｘ２＝ｙ２＝１と設定すればよい。また、それらの座標における画素値がそれぞれ係数ｃ１，ｃ２，ｃ３，ｃ４として副入力端子３４ａ，３４ｂ，３４ｃ，３４ｄに入力されるように構成すればよい。ただし、ここでは、ｇ０ｘ＝ｇ０ｙ＝０、ｇ（ｘ１）＝ｇ（ｘ２）＝ｇ（ｙ１）＝ｇ（ｙ２）＝１として考えている。
【０１１１】
（第５実施形態）
図１５は、本発明による関数回路の一実施形態を示すブロック図である。関数回路６は、補間回路２ａ，２ｂ，２ｃを備えており、２変数のアナログ関数：ｆ（ｘ１，ｘ２）を線形近似的に演算する。補間回路２ａ，２ｂ，２ｃの構成は、補間回路２と同様である。補間回路２ａ（第１の補間回路）において、入力端子３０は変数ｘ１（第１変数）を入力し、副入力端子３２ａ，３２ｂはそれぞれｆ（ｘ１１，ｘ２１）、ｆ（ｘ１２，ｘ２１）を入力する。ここで、ｆ（ｘ１１，ｘ２１）は、ｘ１＝ｘ１１（第１の入力値）かつｘ２＝ｘ２１（第３の入力値）におけるｆ（ｘ１，ｘ２）の出力を表している。補間回路２ｂ（第１の補間回路）において、入力端子３０は変数ｘ１を入力し、副入力端子３２ａ，３２ｂはそれぞれｆ（ｘ１１，ｘ２２）、ｆ（ｘ１２，ｘ２２）を入力する。
【０１１２】
補間回路２ａ，２ｂには補間回路２ｃ（第２の補間回路）が接続されている。この補間回路２ｃにおいて、入力端子３０は変数ｘ２（第２変数）を入力し、副入力端子３２ａ，３２ｂはそれぞれ補間回路２ａ，２ｂからの出力を入力する。すなわち、補間回路２ｃ中の２つの基本回路それぞれに対する重み係数は、補間回路２ａ，２ｂからの出力によって決定される。以上の構成により、補間回路２ｃの出力端子４０には、ｆ（ｘ１，ｘ２）を線形近似して得られる値が現れる。
【０１１３】
関数回路６においては、補間回路２ａによって、ｆ（ｘ１１，ｘ２１）およびｆ（ｘ１２，ｘ２１）の値に基づく変数ｘ１についての補間が実行される。また、補間回路２ｂによって、ｆ（ｘ１１，ｘ２２）およびｆ（ｘ１２，ｘ２２）の値に基づく変数ｘ１についての補間が実行される。ここで、補間回路２ｃが有する重み付け機構（本実施形態では乗算回路）における重み係数が、補間回路２ａ，２ｂの出力によって決定されるように構成されている。したがって、補間回路２ｃにおいては、補間回路２ａ，２ｂの出力値に基づく変数ｘ２についての補間が実行される。このように、複数の変数について１変数ずつ補間処理を繰り返すことにより、多変数関数の出力を線形近似的に得ることができる関数回路６が実現されている。また、各変数についての補間処理はハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能な関数回路６が実現されている。
【０１１４】
なお、本実施形態において補間回路２ａ，２ｂは、重み付け機構を有していなくてもよい。例えば、補間回路２ａ，２ｂとして、図１の補間回路１と同様の構成のものを用いてもよい。その場合、例えば、補間回路２ａ中の第１および第２の出力値をそれぞれｆ（ｘ１１，ｘ２１）およびｆ（ｘ１２，ｘ２１）とし、補間回路２ｂ中の第１および第２の出力値をそれぞれｆ（ｘ１１，ｘ２２）およびｆ（ｘ１２，ｘ２２）とすればよい。あるいは、補間回路２ａ中の重合わせ回路における第１および第２の基本回路に対する重み係数をそれぞれｆ（ｘ１１，ｘ２１）およびｆ（ｘ１２，ｘ２１）とし、補間回路２ｂ中の重合わせ回路における第１および第２の基本回路に対する重み係数をそれぞれｆ（ｘ１１，ｘ２２）およびｆ（ｘ１２，ｘ２２）としてもよい。
【０１１５】
かかる構成から明らかなように、関数回路６は、ｎ変数関数（ｎ≧３）：ｆ（ｘ１，ｘ２，…，ｘｎ）にも容易に拡張することができる。すなわち、各変数について補間回路を設け、変数ｘｊ（ｊ＝１，２，…，ｎ−１）についての補間回路の出力が変数ｘ（ｊ＋１）についての補間回路における補間の基礎となる値を決めるように、各変数についての補間回路を順次接続する構成とすればよい。
【０１１６】
図１６は、ｎ＝３の場合の関数回路の構成例を示すブロック図である。ここで、ｘ１について補間の基礎となる値を与える入力値の数をｘ１１，ｘ１２，ｘ１３の３つ、ｘ２についての同入力値の数をｘ２１，ｘ２２の２つ、ｘ３についての同入力値の数をｘ３１，ｘ３２，ｘ３３，ｘ３４の４つとしている。補間回路Ｉ１〜Ｉ８は、ｘ１についての補間回路であり、１つの入力端子（図中において各補間回路の上側の端子）と３つの副入力端子（図中において各補間回路の左側の端子）とを有している。それぞれの入力端子にはｘ１が与えられる。補間回路Ｉ９〜Ｉ１２は、ｘ２についての補間回路であり、１つの入力端子と２つの副入力端子とを有している。それぞれの入力端子にはｘ２が与えられる。補間回路Ｉ１３は、ｘ３についての補間回路であり、１つの入力端子と４つの副入力端子とを有している。その入力端子にはｘ３が与えられる。各補間回路の副入力端子の数は、上記入力値の個数に対応していることは明らかである。
【０１１７】
補間回路Ｉ１の副入力端子にはそれぞれｆ（ｘ１１，ｘ２１，ｘ３１）、ｆ（ｘ１２，ｘ２１，ｘ３１）、ｆ（ｘ１３，ｘ２１，ｘ３１）の値が与えられる。補間回路Ｉ２の副入力端子にはそれぞれｆ（ｘ１１，ｘ２２，ｘ３１）、ｆ（ｘ１２，ｘ２２，ｘ３１）、ｆ（ｘ１３，ｘ２２，ｘ３１）の値が与えられる。補間回路Ｉ３の副入力端子にはそれぞれｆ（ｘ１１，ｘ２１，ｘ３２）、ｆ（ｘ１２，ｘ２１，ｘ３２）、ｆ（ｘ１３，ｘ２１，ｘ３２）の値が与えられる。補間回路Ｉ４の副入力端子にはそれぞれｆ（ｘ１１，ｘ２２，ｘ３２）、ｆ（ｘ１２，ｘ２２，ｘ３２）、ｆ（ｘ１３，ｘ２２，ｘ３２）の値が与えられる。補間回路Ｉ５の副入力端子にはそれぞれｆ（ｘ１１，ｘ２１，ｘ３３）、ｆ（ｘ１２，ｘ２１，ｘ３３）、ｆ（ｘ１３，ｘ２１，ｘ３３）の値が与えられる。補間回路Ｉ６の副入力端子にはそれぞれｆ（ｘ１１，ｘ２２，ｘ３３）、ｆ（ｘ１２，ｘ２２，ｘ３３）、ｆ（ｘ１３，ｘ２２，ｘ３３）の値が与えられる。補間回路Ｉ７の副入力端子にはそれぞれｆ（ｘ１１，ｘ２１，ｘ３４）、ｆ（ｘ１２，ｘ２１，ｘ３４）、ｆ（ｘ１３，ｘ２１，ｘ３４）の値が与えられる。補間回路Ｉ８の副入力端子にはそれぞれｆ（ｘ１１，ｘ２２，ｘ３４）、ｆ（ｘ１２，ｘ２２，ｘ３４）、ｆ（ｘ１３，ｘ２２，ｘ３４）の値が与えられる。
【０１１８】
補間回路Ｉ９の副入力端子にはそれぞれ補間回路Ｉ１，Ｉ２の出力が与えられる。補間回路Ｉ１０の副入力端子にはそれぞれ補間回路Ｉ３，Ｉ４の出力が与えられる。補間回路Ｉ１１の副入力端子にはそれぞれ補間回路Ｉ５，Ｉ６の出力が与えられる。補間回路Ｉ１２の副入力端子にはそれぞれ補間回路Ｉ７，Ｉ８の出力が与えられる。補間回路Ｉ１３の副入力端子にはそれぞれ補間回路Ｉ９，Ｉ１０，Ｉ１１，Ｉ１２の出力が与えられる。かかる構成により、補間回路Ｉ１３からは、関数ｆ（ｘ１，ｘ２，ｘ３）を線形的に近似した値が出力される。
【図面の簡単な説明】
【０１１９】
【図１】本発明による補間回路の第１実施形態を示すブロック図である。
【図２】図２（ａ）、図２（ｂ）および図２（ｃ）は、図１中の基本回路および重合わせ回路の出力波形を示すグラフである。
【図３】図１の補間回路の一例を示す回路構成図である。
【図４】プッシュプルＣＭＯＳ加算増幅器の構成を説明するための図である。
【図５】図４に示す演算増幅器の出力特性を示すグラフである。
【図６】図６（ａ）、図６（ｂ）および図６（ｃ）は、図３中の演算増幅器の出力波形を示すグラフである。
【図７】本発明による補間回路の第２実施形態を示すブロック図である。
【図８】図７中の乗算回路の一例を示す回路構成図である。
【図９】図９（ａ）および図９（ｂ）は、図８中の部分回路の出力特性を説明するためのグラフである。
【図１０】乗算回路の変形例を説明するためのグラフである。
【図１１】本発明による補間回路の第３実施形態を示すブロック図である。
【図１２】図１２（ａ）、図１２（ｂ）および図１２（ｃ）は、図１１中の基本回路の一例を示す回路構成図である。
【図１３】図１１中の重合わせ回路の一例を示す回路構成図である。
【図１４】本発明による補間回路の第４実施形態を示すブロック図である。
【図１５】本発明による関数回路の一実施形態を示すブロック図である。
【図１６】関数回路の変形例を説明するための図である。
【符号の説明】
【０１２０】
１    補間回路
２    補間回路
２ａ〜２ｃ    補間回路
３    補間回路
４    補間回路
６    関数回路
１０ａ〜１０ｄ    基本回路
２０    重合わせ回路
２０ａ〜２０ｃ    重合わせ回路
３０    入力端子
３４ａ〜３４ｄ    副入力端子
４０    出力端子
５０ａ〜５０ｆ    乗算回路
７０ａ〜７０ｃ    基本回路
８０    重合わせ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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