(57)【要約】【課題】  異なる解像度間での表示用制御装置の統一化をコストメリットが出る形で図ることが可能で、ひいては表示装置の低価格化を実現し得る表示装置を提供する。【解決手段】  表示用制御装置として互いにデータバス２０を介して接続された２個のコントローラ１Ｍ・１Ｓを用い、主コントローラ１Ｍは、入力される奇数画素の画像データのうち、対応する画面２７Ｌの画像データと、従コントローラ１Ｓよりデータバス２０を介して転送されてくる画面２７Ｌの偶数画素の画像データとを、内蔵のラインメモリ部５に格納して出力画像データに変換させ、奇数画素の画像データのうち、画面２７Ｒの画像データについては、データバス２０を介して従コントローラ１Ｓへと転送する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データを、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に出力する表示装置の駆動方法であって、
表示用制御装置として互いにデータバスを介して接続されたＮ個の制御回路を用い、これら制御回路に上記Ｎ系統で入力される画像データを１系統ずつ入力させ、各制御回路では、入力される画像データのうち駆動を担う対応画面以外の画像データをデータバスを介して駆動を担う所定の制御回路へと転送する一方、対応画面の画像データについては他の制御回路よりデータバスを介して転送されてくる対応画面の画像データと共に内蔵のラインメモリに格納し、出力画像データに変換することを特徴とする表示装置の駆動方法。
【請求項２】
１画素ずつ１系統で入力される画像データを、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に出力する表示装置の駆動方法であって、
表示用制御装置として互いにデータバスを介して接続されたＮ個の制御回路を用い、これらのうちの１つの制御回路にのみ画像データを入力させ、
画像データが入力される制御回路では、駆動を担う対応画面の画像データを内蔵のラインメモリに格納して出力画像データに変換する一方、対応画面以外の画像データについてはデータバスを介して駆動を担う所定の制御回路へと転送し、
画像データが入力される制御回路以外の制御回路では、データバスを介して転送されてくる対応画面の画像データを内蔵のラインメモリに格納して出力画像データに変換することを特徴とする表示装置の駆動方法。
【請求項３】
Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データが、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換されてＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に供給される表示装置において、
上記表示制御装置が、互いにデータバスを介して接続されたＮ個の制御回路を備え、これら制御回路に上記Ｎ系統で入力される画像データが１系統ずつ入力され、各制御回路では、入力される画像データのうち駆動を担う対応画面以外の画像データをデータバスを介して駆動を担う所定の制御回路へと転送する一方、対応画面の画像データについては他の制御回路よりデータバスを介して転送されてくる対応画面の画像データと共に内蔵のラインメモリに格納し、出力画像データに変換することを特徴とする表示装置。
【請求項４】
１画素ずつ１系統で入力される画像データが、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換されてＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に供給される表示装置において、
表示用制御装置が、互いにデータバスを介して接続されたＮ個の制御回路を備え、これらのうちの１つの制御回路にのみ画像データが入力され、
画像データが入力される制御回路では、駆動を担う対応画面の画像データを内蔵のラインメモリに格納し、出力画像データに変換する一方、対応画面以外の画像データについてはデータバスを介して駆動を担う所定の制御回路へと転送し、
画像データが入力される制御回路以外の制御回路では、データバスを介して転送されてくる対応画面の画像データを内蔵のラインメモリに格納し、出力画像データに変換することを特徴とする表示装置。
【請求項５】
上記Ｎ個の制御回路のうちの１つの制御回路が、他の制御回路の駆動を制御することを特徴とする請求項３または４に記載の表示装置。
【請求項６】
上記各制御回路は、画像データを他の制御回路へと転送する際、上記データバスを介して当該画像データと一緒に入力されたクロック信号を含む表示制御信号も転送するようになっていることを特徴とする請求項３または４に記載の表示装置。
【請求項７】
上記データバスがデータを双方向に送信可能な双方向データバスであり、
上記各制御回路における上記内蔵のラインメモリは、独立して制御可能なメモリ領域に分割されており、直接入力される画像データと転送されてくる画像データとは異なるメモリ領域に格納し、かつ、直接入力される画像データの格納開始タイミングに対して、転送されてくる画像データの格納開始タイミングが数クロック分遅延されていることを特徴とする請求項３に記載の表示装置。
【請求項８】
上記各制御回路は、同一半導体チップよりなることを特徴とする請求項３または４に記載の表示装置。
【請求項９】
外部からの少なくとも画像データの入力を可能にする入力部と、
他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、
上記入力部或いは上記データ入出力部より入力される画像データを格納するほぼ容量が等しい第１及び第２のラインメモリと、
上記入力部、上記データ入出力部、及び上記第１及び第２のラインメモリを制御する制御部であって、上記第１及び第２のラインメモリに対する画像データの格納動作と読み出し動作とを、画像データ１ライン毎に交替させながら行う制御部とを備え、
上記制御部による制御のもと、上記データ入出力部を介しての画像データの転送を行うことなく、上記入力部より入力される１ライン分の画像データを上記第１或いは第２のラインメモリの何れか一方にのみ格納する第１モードと、
上記制御部による制御のもと、上記入力部より入力される画像データであって、Ｎ（Ｎは２以上の整数）系統に分割されて入力される所定の１系統の１ライン分の画像データのうち、駆動を担う対応画面の画像データを、上記データ入出力部を介して上記他の表示用制御素子より転送されてくる画像データと共に上記第１或いは第２のラインメモリの何れか一方に格納し、対応画面以外の画像データを上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送する、第２モードと、
を有することを特徴とする表示用制御素子。
【請求項１０】
外部からの少なくとも画像データの入力を可能にする入力部と、
他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、
上記入力部或いは上記データ入出力部より入力される画像データを格納するほぼ容量が等しい第１及び第２のラインメモリと、
上記入力部、上記データ入出力部、及び上記第１及び第２のラインメモリを制御する制御部であって、上記第１及び第２のラインメモリに対する画像データの格納動作と読み出し動作とを、画像データ１ライン毎に交替させながら行う制御部とを備え、
上記制御部による制御のもと、上記データ入出力部を介しての画像データの転送を行うことなく、上記入力部より入力される１ライン分の画像データを上記第１或いは第２のラインメモリの何れか一方にのみ格納する第１モードと、
上記制御部による制御のもと、上記入力部より入力される１ライン分の画像データのうち、駆動を担う対応画面の画像データを上記第１或いは第２のラインメモリの何れか一方に格納し、対応画面以外の画像データを上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送する第３モードと、
上記制御部による制御のもと、１ライン分の画像データのうちの上記データ入出力部より入力される駆動を担う対応画面の画像データを上記第１或いは第２のラインメモリの何れか一方に格納する第４モードと、
を有することを特徴とする表示用制御素子。
【請求項１１】
外部からの少なくとも画像データの入力を可能にする入力部と、
他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、
上記入力部或いは上記データ入出力部より入力される画像データを格納するほぼ容量が等しい第１及び第２のラインメモリと、
上記入力部、上記データ入出力部、及び上記第１及び第２のラインメモリを制御する制御部であって、上記第１及び第２のラインメモリに対する画像データの格納動作と読み出し動作とを、画像データ１ライン毎に交替させながら行う制御部とを備え、
上記制御部による制御のもと、上記データ入出力部を介しての画像データの転送を行うことなく、上記入力部より入力される１ライン分の画像データを上記第１或いは第２のラインメモリの何れか一方にのみ格納する第１モードと、
上記制御部による制御のもと、上記入力部より入力される画像データであって、Ｎ（Ｎは２以上の整数）系統に分割されて入力される所定の１系統の１ライン分の画像データのうち、駆動を担う対応画面の画像データを、上記データ入出力部を介して上記他の表示用制御素子より転送されてくる画像データと共に上記第１或いは第２のラインメモリの何れか一方に格納し、対応画面以外の画像データを上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送する第２モードと、
上記制御部による制御のもと、上記入力部より入力される１ライン分の画像データのうち、駆動を担う対応画面の画像データを上記第１或いは第２のラインメモリの何れか一方に格納し、対応画面以外の画像データを上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送する第３モードと、
上記制御部による制御のもと、１ライン分の画像データのうちの上記データ入出力部より入力される駆動を担う対応画面の画像データを上記第１或いは第２のラインメモリの何れか一方に格納する第４モードと、
を有することを特徴とする表示用制御素子。
【請求項１２】
外部から少なくとも画像データが入力される入力部と、
容量がほぼ等しい第１ラインメモリ及び第２ラインメモリと、
他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、
上記入力部、上記第１及び第２のラインメモリ、及び上記データ入出力部を制御する制御部とを備え、
上記制御部が、上記第１及び第２のラインメモリの容量以下の解像度に対応した第１モードでは、上記入力部より入力された１ライン分の画像データを上記第１ラインメモリに格納しながら、上記第２ラインメモリより既に格納されている１ライン前の画像データを読み出す処理を、１ライン毎に上記第１及び第２のラインメモリにおける格納動作と読み出し動作とを交替させながら行う一方、
上記第１及び第２のラインメモリの容量を超える解像度に対応した、Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データの何れか一系統が上記入力部より入力される第２モードでは、上記入力部より入力される所定系統の１ライン分の画像データのうち、駆動を担う対応画面の画像データは、上記データ入出力部を介して上記他の表示用制御素子より転送されてくる画像データと共に上記第１ラインメモリに格納し、対応画面以外の画像データは、上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送し、かつ、上記の如く第１ラインメモリへ画像データを格納し、他の表示用制御素子へと画像データの転送を行っている期間に、上記第２ラインメモリより既に格納されている１ライン前の画像データを読み出す処理を、１ライン毎に上記第１及び第２の各ラインメモリにおける格納動作と読み出し動作とを交替させながら行うことを特徴とする表示用制御素子。
【請求項１３】
外部から少なくとも画像データが入力される入力部と、
容量がほぼ等しい第１ラインメモリ及び第２ラインメモリと、
他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、
上記入力部、上記第１及び第２のラインメモリ、及び上記データ入出力部を制御する制御部とを備え、
上記制御部が、上記第１及び第２のラインメモリの容量以下の解像度に対応した第１モードでは、上記入力部より入力された１ライン分の画像データを上記第１ラインメモリに格納しながら、上記第２ラインメモリより既に格納されている１ライン前の画像データを読み出す処理を、１ライン毎に上記第１及び第２の各ラインメモリにおける格納動作と読み出し動作とを交替させながら行う一方、
上記第１及び第２のラインメモリの容量を超える解像度に対応した、奇数画素と偶数画素との２系統に分割された画像データの何れか一系統が上記入力部より入力される第２モードでは、上記入力部より入力される第１系統の１ライン分の画像データのうちの前半分或いは後半分を、上記データ入出力部を介して上記他の表示用制御素子より転送されてくる第２系統の１ライン分の対応する半分の画像データと共に上記第１ラインメモリに格納し、第１系統のもう半分の画像データは、上記データ入出力部を介して上記他の表示用制御素子へと転送し、かつ、上記の如く第１ラインメモリへ画像データを格納し、他の表示用制御素子へと画像データの転送を行っている期間に、上記第２ラインメモリより既に格納されている１ライン前の画像データを読み出す処理を、１ライン毎に上記第１及び第２のラインメモリにおける格納動作と読み出し動作とを交替させながら行うことを特徴とする表示用制御素子。
【請求項１４】
上記制御部が、設定によって、上記他の表示用制御素子に対して、該他の表示用制御素子における上記データ入出力部の動作を制御する動作制御信号を出力するようになっていることを特徴とする請求項９〜１３の何れか１項に記載の表示用制御素子。
【請求項１５】
上記制御部が、上記データ入出力部を介して他の表示用制御素子との間で、画像データと一緒に入力されたクロック信号を含む表示制御信号も交換するようになっていることを特徴とする請求項９〜１３の何れかに１項に記載の表示用制御素子。
【請求項１６】
上記第１及び第２の各ラインメモリがそれぞれ、独立して制御可能なメモリ領域に分割されており、
上記制御部は、直接入力される画像データと転送されてくる画像データとは異なるメモリ領域に格納し、かつ、転送されてくる画像データの格納開始を、直接入力される画像データの格納開始よりも数クロック分遅延させることを特徴とする請求項９〜１３の何れかに１項に記載の表示用制御素子。
【請求項１７】
複数の信号線と複数の走査線、及びこれら信号線と走査線との各交点に設けられ、アレイ状に配列された複数の画素を有する表示パネルと、
上記表示パネルの複数の信号線を駆動する信号線駆動回路と、
上記表示パネルの複数の走査線を駆動する走査線駆動回路と、
請求項９〜１６の何れか１項に記載の表示用制御素子を１つ備えていることを特徴とする表示装置。
【請求項１８】
複数の信号線と複数の走査線、及びこれら信号線と走査線との各交点に設けられ、アレイ状に配列された複数の画素を有する表示パネルと、
上記表示パネルの複数の信号線を駆動する信号線駆動回路と、
上記表示パネルの複数の走査線を駆動する走査線駆動回路と、
請求項９〜１６の何れか１項に記載の表示用制御素子を複数個備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の信号線と複数の走査線との各交点に画素が設けられた表示装置及びその駆動方法並びに表示用制御素子に関するものである。
【背景技術】
【０００２】
近年、パーソナルコンピュータやテレビジョン（ＴＶ）等の表示画面を有する機器は、一般に薄型・軽量・低消費電力という特徴を持ち、液晶ディスプレイ（ＬＣＤ）に代表されるフラットパネルディスプレイを広く利用している。中でも、アクティブマトリクスＬＣＤの研究開発は、隣接画素間でクロストークのない良好な表示画像の得られることから盛んである。
【０００３】
一般的なアクティブマトリクスＬＣＤ２１１は、図６に示すように、複数の信号線ＳＬ（ＳＬ１…ＳＬｎ）と複数の走査線ＧＬ（ＧＬ１…ＧＬｍ）、及びこれら信号線ＳＬと走査線ＧＬとの各交点に設けられると共にアレイ状に配列された複数の画素２１６…を有する表示パネル２１２と、複数の信号線ＳＬを駆動する信号線駆動回路２１４と、複数の走査線ＧＬを駆動する走査線駆動回路２１３とを備えている。
【０００４】
上記信号線駆動回路２１４は、外部から順次供給される画像データＤＴを１水平走査期間毎にパラレル形式に変換し、これにより得られる１水平画素アレイ分の画像データをそれぞれアナログ電圧に変換してそれぞれの信号線ＳＬに供給する。走査線駆動回路２１３は、１垂直期間に複数の走査線ＧＬが１本ずつ或いは複数本ずつ順次選択されるように選択信号電圧を供給する。
【０００５】
上記画像データＤＴは、本発明の説明図である図２を参照して説明すると、外部のチューナ５０やＤＶＤ装置５１、ＶＴＲ装置５２等から、ＮＴＳＣ等の映像信号の形で供給され、ビデオソース５３にて、画像データＤＴと、クロック信号ＣＬＫ及び同期信号ＳＹＣＮ等からなる表示制御信号とに変換された後、図６に示す表示用制御装置２１５を経て、アクティブマトリクスＬＣＤ２１１の信号線駆動回路２１４に供給される。
【０００６】
表示用制御装置２１５は、上記信号線駆動回路２１４及び走査線駆動回路２１３を制御するものである。表示用制御装置２１５は、信号線駆動回路２１４に対しては、画像データＤＴ、ソース同期信号ＳＳＰ、及びソースクロック信号ＳＣＫを供給し、走査線駆動回路２１３に対しては、ゲート同期信号ＧＳＰ、及びゲートクロック信号ＧＣＫを供給する。そして、通常、表示用制御装置２１５には、画像データＤＴのフォーマットを入力用から出力用に変換するために、数本のラインメモリが内蔵されている。
【０００７】
ところで、従来、このような表示用制御装置は、アクティブマトリクスＬＣＤ等のディスプレイの解像度に合わせて個別に開発されている。その主な理由は、解像度に応じて内蔵するラインメモリのメモリ容量が異なることにある。
【０００８】
具体例を挙げて説明すると、ＸＧＡ（１０２４×７６８）用の表示用制御装置の場合、ラインメモリは１０２４ｗｏｒｄで構成できる。これに対し、ＨＤＴＶ（１９２０×１０８０）用の表示用制御装置では、１９２０ｗｏｒｄ必要であり、倍近い差がある。表示用制御装置はＬＳＩにて構成されるが、ラインメモリは、該ＬＳＩの回路規模において占める割合が大きく、ＬＳＩのコスト（チップサイズ）は、内蔵するラインメモリのメモリ容量に応じて決定される。
【０００９】
したがって、解像度が大きく異なる表示用制御装置を集約（最大解像度に統一）しても、最大解像度に合わせてメモリ容量が決まるために共通化によるコストメリットを見い出すことができず、統一化されずに解像度毎に開発されているのが現状である。
【００１０】
一方、特許文献１には、各水平画素アレイをＮ（Ｎは２以上の整数）個の画素ブロックに分割して駆動するブロック駆動技術において、高解像度表示の２画素入力、２画素出力の場合に、画面を隣接した２個のソースドライバ単位で駆動して、ラインメモリのメモリ量を減らす方法が開示されている。高解像度表示用の表示用制御装置にこの方法を採用すると、必要なラインメモリのメモリ量を減らすことが可能となるので、低解像度表示用の表示用制御装置との統合化も可能である。
【００１１】
しかしながら、特許文献１に開示された技術は、隣接するソースドライバにデータバスを接続する構成であるので、ソースドライバが形成されるソース基板が１枚の場合に限られてしまい、例えば、特許文献２等に記載されている、表示パネル自体が大きくてソース基板が複数枚に分割される構成（参照）には採用することができない。
【００１２】
ここで、図７〜１０を用いて、複数のソース基板を有する表示パネルを搭載した従来のディスプレイ（アクティブマトリクスＬＣＤ）について説明する。なお、走査線駆動回路については、便宜上、図面における記載並びに説明を省略する。
【００１３】
図７は、ＸＧＡパネル１１６を用いたディスプレイであり、ＸＧＡパネル１１６と、信号線駆動回路１１４と、表示用制御装置１１０とを備えている。信号線駆動回路１１４は、ＸＧＡパネル１１６の複数の信号線（図示せず）を駆動するものであり、左画面と右画面とで、それぞれ別のソース基板１１５Ｌ・１１５Ｒを備えている。ソース基板１１５Ｌには、４つのソースドライバＳＤ１〜ＳＤ４が形成され、ソース基板１１５Ｒには、４つのソースドライバＳＤ５〜ＳＤ８が形成されている。
【００１４】
表示用制御装置１１０は、入力１系統、出力２系統に構成されており、ＸＧＡパネル１１６の画面左端の画像データから順次入力される一方、左画面１１７Ｌの画像データと右画面１１７Ｒの画像データとが同時に出力される。この出力画像データの並び替えを行うために、表示用制御装置１１０には、２ライン分の第１，第２のラインメモリ１１２・１１３が搭載されている。これら第１，第２のラインメモリ１１２・１１３は、ＸＧＡに対応した１０２４ワードのラインメモリである。また、図示してはいないが、表示用制御装置１１０には制御部が搭載されており、表示用制御装置１１０における各部の動作は、該制御部にて制御される。
【００１５】
図８は、ＸＧＡパネル１１６を用いたディスプレイのタイミングチャートである。表示用制御装置１１０において、入力部１１１を経由して入力された画像データ（図中、ＩＮ_ＤＴ）ＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１０２４は、クロック信号ＣＬＫのタイミングで、画像データＤＴ１から順次、第１ラインメモリ１１２へその左端より格納される。これと同時に、第２ラインメモリ１１３に既に格納されている１ライン前の画像データ（図中、Ｏ_ＤＴ_Ｌ、Ｏ_ＤＥ_Ｒ）ＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１０２４が、画面左端と、画面中央とを開始点として同時に左側より順次読み出されていく。なお、図中ＤＥにて示す信号は１ライン分の有効データ期間を示すディスプレイイネーブル信号である。ディスプレイイネーブル信号ＤＥもクロック信号ＣＬＫも、入力部１１１を経由して画像データＤＴと一緒に入力される。
【００１６】
画面左端の画像データＤＴ１は、左画面１１７Ｌに書き込むべき最初の画像データである。該画面左端の画像データＤＴ１を先頭に順次読み出された画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ５１２は、左画面１１７Ｌを駆動する４つのソースドライバＳＤ１〜ＳＤ４に、左端のソースドライバＳＤ１から順に入力される。
【００１７】
一方、画面中央の画像データＤＴ５１３は、右画面１１７Ｒに書き込むべき最初の画像データである。該画面中央の画像データＤＴ５１３を先頭に順次読み出された画像データＤＴ５１３，ＤＴ５１４，ＤＴ５１５，…，ＤＴ１０２４は、右画面１１７Ｒを駆動する４つのソースドライバＳＤ５〜ＳＤ８に、左端のソースドライバＳＤ５から順に入力される。
【００１８】
このときの出力周波数は入力周波数の半分である。したがって、１ライン分の画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１０２４を、例えば第１ラインメモリ１１２へ格納し終えたとき、他方の第２ラインメモリ１１３は空となっており、次の１ライン分の画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１０２４は、この空の第２ラインメモリ１１３に順次同様に格納されていく。そして、これと同時に、第１ラインメモリ１１２から上記と同様に、画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ５１２と、画像データＤＴ５１３，ＤＴ５１４，ＤＴ５１５，…，ＤＴ１０２４とが、２系統で読み出されていく。
【００１９】
このようにして、順次ライン毎に、第１ラインメモリ１１２と第２ラインメモリ１１３とで、画像データの書き込みと読み出しとが交替に行われる。
【００２０】
図９は、ＨＤＴＶパネル１２６を用いたディスプレイであり、ＨＤＴＶパネル１２６と、信号線駆動回路１２４と、表示用制御装置１２０とを備えている。信号線駆動回路１２４は、ＨＤＴＶパネル１２６の複数の信号線（図示せず）を駆動するものであり、左画面と右画面とで、それぞれ別のソース基板１２５Ｌ・１２５Ｒを備えている。ソース基板１２５Ｌには、７つのソースドライバＳＤ１〜ＳＤ７が形成され、ソース基板１２５Ｒには、７つのソースドライバＳＤ８〜ＳＤ１４が形成されている。
【００２１】
表示用制御装置１２０は、入力２系統、出力２系統に構成されており、ＨＤＴＶパネル１２６の画面の左端から奇数画素の画像データ（以下、奇数画像データ）と、偶数画素の画像データ（以下、偶数画像データ）とが同時に入力される一方、左画面１２７Ｌの画像データと右画面１２７Ｒの画像データとが同時に出力される。この場合も、出力画像データの並び替えを行うために、２ライン分の第１，第２のラインメモリ１２２・１２３が搭載されている。これら第１，第２のラインメモリ１２２・１２３は、ＨＤＴＶに対応した１９２０ワードのラインメモリである。但し、ＨＤＴＶの場合、奇数画像データと偶数画像データとが同時に入力されるため、第１，第２のラインメモリ１２２・１２３は共に、独立して制御可能なメモリ領域として、奇数用メモリと偶数用メモリとの９６０ワードの２メモリ構成となっている。
【００２２】
図１０は、ＨＤＴＶパネル１２６を用いたディスプレイのタイミングチャートである。表示用制御装置１２０において、入力部１２１を経由して、同時入力された奇数画像データ（図中、ＩＮ_ＤＴ_Ｏ）ＤＴ１，ＤＴ３，ＤＴ５，…，ＤＴ１９１９と偶数画像データ（図中、ＩＮ_ＤＴ_Ｅ）ＤＴ２，ＤＴ４，ＤＴ６，…，ＤＴ１９２０とは、クロック信号ＣＬＫのタイミングで、画像データＤＴ１・ＤＴ２、ＤＴ３・ＤＴ４というように、順次、第１ラインメモリ１２２の対応する奇数用メモリと偶数用メモリとに左端より格納される。これと同時に、第２ラインメモリ１２３に既に格納されている１ライン前の画像データ（図中、Ｏ_ＤＴ_Ｌ、Ｏ_ＤＥ_Ｒ）ＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１９２０が、画面左端と、画面中央とを開始点として同時に左側より順次読み出されていく。
【００２３】
画面左端の画像データＤＴ１は、左画面１２７Ｌに書き込むべき最初の画像データである。画像データの読み出しは、奇数用メモリと偶数用メモリとから交互に行われる。画面左端の画像データＤＴ１を先頭に順次読み出された画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ９６０は、左画面１２７Ｌを駆動する７つのソースドライバＳＤ１〜ＳＤ７に、左端のソースドライバＳＤ１から順に入力される。
【００２４】
一方、画面中央の画像データＤＴ９６１は、右画面１２７Ｒに書き込むべき最初の画像データである。画面中央の画像データＤＴ９６１を先頭に順次読み出された画像データＤＴ９６１，ＤＴ９６２，ＤＴ９６３，…，ＤＴ１９２０は、右画面１２７Ｒを駆動する７つのソースドライバＳＤ８〜ＳＤ１４に、左端のソースドライバＳＤ８から順に入力される。
【００２５】
このときの出力周波数も入力周波数の半分であり、１ライン分の画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１９２０を、第１ラインメモリ１２２へ格納し終えたとき、第２ラインメモリ１２３は空となっており、次の１ライン分の画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１９２０は、この空の第２ラインメモリ１２３に順次同様に格納していく。そして、これと同時に、第１ラインメモリ１２２から上記と同様に、画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ９６０と、画像データＤＴ９６１，ＤＴ９６２，ＤＴ９６３，…，ＤＴ１９２０とが、２系統で読み出されていく。
【００２６】
このようにして、ＸＧＡの場合と同様に、図示しない制御部にて、順次ライン毎に、第１ラインメモリ１２２と第２ラインメモリ１２３とで書き込みと読み出しとを交代させながらデータ変換処理を行っていく。
【特許文献１】特開平８−２１１８４６号公報（平成８年８月２０日公開）
【特許文献２】特開平１０−１０５１３１号公報（平成１０年４月２４日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、表示用制御装置を解像度毎に開発することは、開発パワーと開発コストの増大を招来すると共に、部品種類の増加による個数の分散、管理コストの増大等も招来し、低コスト化の障害となる。そのため、解像度毎に開発するのではなく、表示用制御装置を統一化したいといった要望が依然としてある。
【００２８】
表示用制御装置を統一化する一手法として、図１１に示すように、低解像度のＸＧＡパネル１１６に、高解像度の表示用制御装置（ＨＤＴＶ用）１２０を採用することが考えられる。しかしながら、既に述べたように、高価な高解像度用の表示用制御装置を低解像のディスプレイに採用することによる統一化は、統一化によるコストメリットが出ない。
【００２９】
また、一見、上記とは反対に、図１２に示すように、高解像度のＨＤＴＶパネル１２６に、低解像度の表示用制御装置（ＸＧＡ用）１１０を２個使用することで、統一化が可能なように思える。しかしながら、これは実現できない。つまり、低解像度の表示用制御装置１１０・１１０にはそれぞれ、奇数画像データ或いは偶数画像データの何れか一方しか入力できないのに対して、出力は各画面（左画面、右画面）の奇数画像データと偶数画像データとの両方を出力しなければならない。しかしながら、各表示用制御装置１１０・１１０は互いに独立していて相互にデータを交換する機構を有していないため、所望の出力画像データに変換することができない。
【００３０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、異なる解像度間での表示用制御装置の統一化をコストメリットが出る形で図ることが可能で、ひいては表示装置の低価格化を実現し得る表示装置及びその駆動方法、並びに表示用制御素子を提供することにある。
【課題を解決するための手段】
【００３１】
本発明の表示装置の駆動方法は、上記課題を解決するために、Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データを、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に出力する表示装置の駆動方法であって、表示用制御装置として互いにデータバスを介して接続されたＮ個の制御回路を用い、これら制御回路に上記Ｎ系統で入力される画像データを１系統ずつ入力させ、各制御回路では、入力される画像データのうち駆動を担う対応画面以外の画像データをデータバスを介して駆動を担う所定の制御回路へと転送する一方、対応画面の画像データについては他の制御回路よりデータバスを介して転送されてくる対応画面の画像データと共に内蔵のラインメモリに格納し、出力画像データに変換することを特徴としている。上記各制御回路は、同一半導体チップよりなることが好ましい。
【００３２】
これによれば、Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データを、画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ系統で表示駆動部に出力する表示用制御装置が、Ｎ個の制御回路からなり、各制御回路にそれぞれ入力される画像データを各制御回路間で相互交換することにより、各制御回路は、駆動を担う対応画面の駆動表示部へと必要な画像データを供給することが可能となる。
【００３３】
このような駆動方法では、各制御回路に内蔵されるラインメモリのメモリ容量は、表示用制御装置を１つの制御回路にて構成した場合に必要とされるメモリ容量の１／Ｎとすることができる。
【００３４】
したがって、上述したように、ＨＤＴＶ（１９２０×１０８０）用の表示用制御装置では、内蔵するラインメモリのメモリ容量として、ＸＧＡ（１０２４×７６８）用の表示用制御装置の倍ほど必要であるが、このような駆動方法とすることで、１制御回路を構成するＬＳＩ等の表示用制御素子を、１つで低解像度のＸＧＡ用の表示用制御装置として機能する構成とし、高解像度のＨＤＴＶ用の表示用制御装置は、これを２個用いて構成することが可能となる。
【００３５】
つまり、上記駆動方法とすることで、低解像度の表示用制御装置を構成する表示用制御素子と共用でき、異なる解像度間での表示用制御装置の統一化をコストメリットが出るような形で図ることが可能となり、ひいては表示装置の低価格化を実現することが可能となる。
【００３６】
本発明の別の表示装置の駆動方法は、上記課題を解決するために、１画素ずつ１系統で入力される画像データを、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に出力する表示装置の駆動方法であって、表示用制御装置として互いにデータバスを介して接続されたＮ個の制御回路を用い、これらのうちの１つの制御回路にのみ画像データを入力させ、画像データが入力される制御回路では、駆動を担う対応画面の画像データを内蔵のラインメモリに格納して出力画像データに変換する一方、対応画面以外の画像データについてはデータバスを介して駆動を担う所定の制御回路へと転送し、画像データが入力される制御回路以外の制御回路では、データバスを介して転送されてくる対応画面の画像データを内蔵のラインメモリに格納して出力画像データに変換することを特徴としている。上記各制御回路は、同一半導体チップよりなることが好ましい。
【００３７】
これによれば、１画素ずつ１系統で入力される画像データを、画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ系統で表示駆動部に出力する表示用制御装置が、Ｎ個の制御回路からなり、各制御回路にそれぞれ入力される画像データを各制御回路間で相互交換することにより、各制御回路は、駆動を担う対応画面の駆動表示部へと必要な画像データを供給することが可能となる。
【００３８】
このような駆動方法では、各制御回路に内蔵されるラインメモリのメモリ容量は、表示用制御装置を１つの制御回路にて構成した場合に必要とされるメモリ容量の１／Ｎとすることができる。
【００３９】
したがって、上述したように、ＨＤＴＶ（１９２０×１０８０）用の表示用制御装置では、内蔵するラインメモリのメモリ容量として、ＸＧＡ（１０２４×７６８）用の表示用制御装置の倍ほど必要であるが、このような駆動方法とすることで、１制御回路を構成するＬＳＩ等の表示用制御素子を、１つで低解像度のＸＧＡ用の表示用制御装置として機能する構成とし、高解像度のＨＤＴＶ用の表示用制御装置は、これを２個用いて構成することが可能となる。
【００４０】
つまり、上記駆動方法とすることで、低解像度の表示用制御装置を構成する表示用制御素子と共用でき、異なる解像度間での表示用制御装置の統一化をコストメリットが出るような形で図ることが可能となり、ひいては表示装置の低価格化を実現することが可能となる。
【００４１】
しかも、この場合、Ｎ画素毎に入力されるＮ系統で画像データが入力される構成に比して、入力周波数はＮ倍になるものの、入力が１系統となることによって、インターフェースコネクタのピン数及び接続ケーブルの本数がＮ画素毎の入力の１/Ｎになるので、コストダウンが図れるといいたメリットを有する。
【００４２】
本発明の表示装置は、上記課題を解決するために、Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データが、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換されてＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に供給される表示装置において、上記表示制御装置が、互いにデータバスを介して接続されたＮ個の制御回路を備え、これら制御回路に上記Ｎ系統で入力される画像データが１系統ずつ入力され、各制御回路では、入力される画像データのうち駆動を担う対応画面以外の画像データをデータバスを介して駆動を担う所定の制御回路へと転送する一方、対応画面の画像データについては他の制御回路よりデータバスを介して転送されてくる対応画面の画像データと共に内蔵のラインメモリに格納し、出力画像データに変換することを特徴としている。
【００４３】
本発明の別の表示装置は、上記課題を解決するために、１画素ずつ１系統で入力される画像データが、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換されてＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に供給される表示装置において、表示用制御装置が、互いにデータバスを介して接続されたＮ個の制御回路を備え、これらのうちの１つの制御回路にのみ画像データが入力され、画像データが入力される制御回路では、駆動を担う対応画面の画像データを内蔵のラインメモリに格納し、出力画像データに変換する一方、対応画面以外の画像データについてはデータバスを介して駆動を担う所定の制御回路へと転送し、画像データが入力される制御回路以外の制御回路では、データバスを介して転送されてくる対応画面の画像データを内蔵のラインメモリに格納し、出力画像データに変換することを特徴としている。
【００４４】
既に表示装置の駆動方法として説明したように、このような表示装置の構成とすることで、低解像度の表示用制御装置を構成する表示用制御素子と共用でき、異なる解像度間での表示用制御装置の統一化をコストメリットが出るような形で図ることが可能となり、ひいては表示装置の低価格化を実現することが可能となる。
【００４５】
本発明の表示装置は、さらに、上記Ｎ個の制御回路のうちの１つの制御回路が、他の制御回路の駆動を制御する構成とすることもできる。
【００４６】
上述したように、各制御回路にはそれぞれ対応する系統の画像データが入力され、画像データと共にクロック等の制御信号も併せて入力されるので、各制御回路は、各々の対応画面がＮ分割されたうちのどの画面であるかを認識し、対応画面の画像データのみ自身のラインメモリへと格納し、非対応画面の画像データは他の制御回路へと転送することで、それぞれ独立して駆動し得るはずである。しかしながら、実際には、データ転送経路の長さの関係や、各制御回路を構成する表示用制御素子の製造ばらつきによって各表示制御信号のクロック信号が同期せず、データのサンプリングミス等の不具合を起こす可能性がある。
【００４７】
これに対し、このように上記Ｎ個の制御回路のうちの１つの制御回路が、他の制御回路の駆動を制御する構成とすることで、Ｎ個の制御回路でデータを相互交換しながら１ラインの表示を行う構成としても、データ転送経路の長さの関係や、各制御回路を構成する表示用制御素子の製造ばらつきに起因する不具合の招来を回避することができる。
【００４８】
本発明の表示装置は、上記各制御回路は、画像データを他の制御回路へと転送する際、上記データバスを介して当該画像データと一緒に入力されたクロック信号を含む表示制御信号も転送するようになっていることを特徴とすることもできる。
【００４９】
上述したように、各制御回路にはそれぞれ対応する系統の画像データが入力され、画像データと共にクロック信号等を含む表示制御信号も併せて入力されるので、各制御回路は、転送されてきた画像データを、自身に直接入力された表示制御信号のクロック信号に同期させてラインメモリに格納する構成とすることもできる。しかしながら、実際には、上述したように、データ転送経路の長さの関係や、各制御回路を構成する表示用制御素子の製造ばらつきによって、転送されてきた画像データを、直接入力された表示制御信号のクロック信号に同期させて格納した場合、不具合を起こす可能性がある。
【００５０】
これに対し、上記のように、画像データを他の制御回路へと転送する際に、一緒に入力されたクロック信号を含む表示制御信号も併せて転送する構成とすることで、Ｎ個の制御回路でデータを相互交換しながら１ラインの表示を行う構成としても、データ転送経路の長さの関係や、各制御回路を構成する表示用制御素子の製造ばらつきに起因する不具合の招来を回避することができる。
【００５１】
また、本発明の表示装置は、上記課題を解決するために、上記データバスがデータを双方向に送信可能な双方向データバスであり、上記各制御回路における上記内蔵のラインメモリは、独立して制御可能なメモリ領域に分割されており、直接入力される画像データと転送されてくる画像データとは異なるメモリ領域に格納し、かつ、直接入力される画像データの格納開始タイミングに対して、転送されてくる画像データの格納開始タイミングが数クロック分遅延されている構成とすることもできる。
【００５２】
画像データ用のバスは、ライン数が多いため、このようにデータを双方向に送信可能な双方向データバスとすることで、制御回路自身の規模をかなり小さくすることができる。しかしながら、双方向データバスとした場合、バス方向の切り換えに時間がかかり、例えば所定番目の画素からバス方向を切り換えると取り決めておいても、抜けが生じる可能性がある。
【００５３】
これに対し、上記のように、内蔵のラインメモリを独立して制御可能なメモリ領域に分割しておき、直接入力される画像データと転送されてくる画像データとは異なるメモリ領域に格納し、かつ、直接入力される画像データの格納開始タイミングに対して、転送されてくる画像データの格納開始タイミングが数クロック分遅延させることで、Ｎ個の制御回路で双方向データバスにてデータを相互交換しながら１ラインの表示を行う構成としても、双方向データバスの切り換え時間を確保でき、バス方向の切り換えに要する遅れに起因する不具合の招来を回避できる。
【００５４】
本発明の表示用制御素子は、上記課題を解決するために、外部からの少なくとも画像データの入力を可能にする入力部と、他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、上記入力部或いは上記データ入出力部より入力される画像データを格納するほぼ容量が等しい第１及び第２のラインメモリと、上記入力部、上記データ入出力部、及び上記第１及び第２のラインメモリを制御する制御部であって、上記第１及び第２のラインメモリに対する画像データの格納動作と読み出し動作とを、画像データ１ライン毎に交替させながら行う制御部とを備え、上記制御部による制御のもと、上記データ入出力部を介しての画像データの転送を行うことなく、上記入力部より入力される１ライン分の画像データを上記第１或いは第２のラインメモリの何れか一方にのみ格納する第１モードと、上記制御部による制御のもと、上記入力部より入力される画像データであって、Ｎ（Ｎは２以上の整数）系統に分割されて入力される所定の１系統の１ライン分の画像データのうち、駆動を担う対応画面の画像データを、上記データ入出力部を介して上記他の表示用制御素子より転送されてくる画像データと共に上記第１或いは第２のラインメモリの何れか一方に格納し、対応画面以外の画像データを上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送する第２モードとを有することを特徴としている。
【００５５】
このような構成の表示用制御素子とすることで、低解像度の表示用制御装置にも、画像データがＮ画素ずつＮ系統で入力される構成の高解像度の表示用制御装置にも適用でき、上記した本発明の表示装置、及びその駆動方法を簡単に実現することができる。
【００５６】
本発明の別の表示用制御素子は、上記課題を解決するために、外部からの少なくとも画像データの入力を可能にする入力部と、他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、上記入力部或いは上記データ入出力部より入力される画像データを格納するほぼ容量が等しい第１及び第２のラインメモリと、
上記入力部、上記データ入出力部、及び上記第１及び第２のラインメモリを制御する制御部であって、上記第１及び第２のラインメモリに対する画像データの格納動作と読み出し動作とを、画像データ１ライン毎に交替させながら行う制御部とを備え、上記制御部による制御のもと、上記データ入出力部を介しての画像データの転送を行うことなく、上記入力部より入力される１ライン分の画像データを上記第１或いは第２のラインメモリの何れか一方にのみ格納する第１モードと、上記制御部による制御のもと、上記入力部より入力される１ライン分の画像データのうち、駆動を担う対応画面の画像データを上記第１或いは第２のラインメモリの何れか一方に格納し、対応画面以外の画像データを上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送する第３モードと、上記制御部による制御のもと、１ライン分の画像データのうちの上記データ入出力部より入力される駆動を担う対応画面の画像データを上記第１或いは第２のラインメモリの何れか一方に格納する第４モードとを有することを特徴としている。
【００５７】
このような構成の表示用制御素子とすることで、低解像度の表示用制御装置にも、画像データが１画素ずつ１系統で入力される構成の高解像度の表示用制御装置にも適用でき、上記した本発明の表示装置、及びその駆動方法を簡単に実現することができる。
【００５８】
本発明の別の表示用制御素子は、上記課題を解決するために、外部からの少なくとも画像データの入力を可能にする入力部と、他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、上記入力部或いは上記データ入出力部より入力される画像データを格納するほぼ容量が等しい第１及び第２のラインメモリと、上記入力部、上記データ入出力部、及び上記第１及び第２のラインメモリを制御する制御部であって、上記第１及び第２のラインメモリに対する画像データの格納動作と読み出し動作とを、画像データ１ライン毎に交替させながら行う制御部とを備え、上記制御部による制御のもと、上記データ入出力部を介しての画像データの転送を行うことなく、上記入力部より入力される１ライン分の画像データを上記第１或いは第２のラインメモリの何れか一方にのみ格納する第１モードと、上記制御部による制御のもと、上記入力部より入力される画像データであって、Ｎ（Ｎは２以上の整数）系統に分割されて入力される所定の１系統の１ライン分の画像データのうち、駆動を担う対応画面の画像データを、上記データ入出力部を介して上記他の表示用制御素子より転送されてくる画像データと共に上記第１或いは第２のラインメモリの何れか一方に格納し、対応画面以外の画像データを上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送する第２モードと、上記制御部による制御のもと、上記入力部より入力される１ライン分の画像データのうち、駆動を担う対応画面の画像データを上記第１或いは第２のラインメモリの何れか一方に格納し、対応画面以外の画像データを上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送する第３モードと、上記制御部による制御のもと、１ライン分の画像データのうちの上記データ入出力部より入力される駆動を担う対応画面の画像データを上記第１或いは第２のラインメモリの何れか一方に格納する第４モードとを有することを特徴としている。
【００５９】
このような構成の表示用制御素子とすることで、低解像度の表示用制御装置にも、画像データがＮ画素ずつＮ系統で入力される構成或いは画像データが１画素ずつ１系統で入力される構成の高解像度の表示用制御装置にも適用でき、上記した本発明の表示装置、及びその駆動方法を簡単に実現することができる。
【００６０】
本発明のさらに別の表示用制御素子は、上記課題を解決するために、外部から少なくとも画像データが入力される入力部と、容量がほぼ等しい第１ラインメモリ及び第２ラインメモリと、他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、上記入力部、上記第１及び第２のラインメモリ、及び上記データ入出力部を制御する制御部とを備え、上記制御部が、上記第１及び第２のラインメモリの容量以下の解像度に対応した第１モードでは、上記入力部より入力された１ライン分の画像データを上記第１ラインメモリに格納しながら、上記第２ラインメモリより既に格納されている１ライン前の画像データを読み出す処理を、１ライン毎に上記第１及び第２のラインメモリにおける格納動作と読み出し動作とを交替させながら行う一方、上記第１及び第２のラインメモリの容量を超える解像度に対応した、Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データの何れか一系統が上記入力部より入力される第２モードでは、上記入力部より入力される所定系統の１ライン分の画像データのうち、駆動を担う対応画面の画像データは、上記データ入出力部を介して上記他の表示用制御素子より転送されてくる画像データと共に上記第１ラインメモリに格納し、対応画面以外の画像データは、上記データ入出力部を介して駆動を担う所定の表示用制御素子へと転送し、かつ、上記の如く第１ラインメモリへ画像データを格納し、他の表示用制御素子へと画像データの転送を行っている期間に、上記第２ラインメモリより既に格納されている１ライン前の画像データを読み出す処理を、１ライン毎に上記第１及び第２の各ラインメモリにおける格納動作と読み出し動作とを交替させながら行うことを特徴としている。
【００６１】
このような構成の表示用制御素子とすることで、上記した本発明の表示装置、及びその駆動方法を簡単に実現することができる。
【００６２】
本発明のさらに別の表示用制御素子は、上記課題を解決するために、外部から少なくとも画像データが入力される入力部と、容量がほぼ等しい第１ラインメモリ及び第２ラインメモリと、他の表示用制御素子との間で少なくとも画像データの相互交換を可能にするデータ入出力部と、上記入力部、上記第１及び第２のラインメモリ、及び上記データ入出力部を制御する制御部とを備え、上記制御部が、上記第１及び第２のラインメモリの容量以下の解像度に対応した第１モードでは、上記入力部より入力された１ライン分の画像データを上記第１ラインメモリに格納しながら、上記第２ラインメモリより既に格納されている１ライン前の画像データを読み出す処理を、１ライン毎に上記第１及び第２の各ラインメモリにおける格納動作と読み出し動作とを交替させながら行う一方、上記第１及び第２のラインメモリの容量を超える解像度に対応した、奇数画素と偶数画素との２系統に分割された画像データの何れか一系統が上記入力部より入力される第２モードでは、上記入力部より入力される第１系統の１ライン分の画像データのうちの前半分或いは後半分を、上記データ入出力部を介して上記他の表示用制御素子より転送されてくる第２系統の１ライン分の対応する半分の画像データと共に上記第１ラインメモリに格納し、第１系統のもう半分の画像データは、上記データ入出力部を介して上記他の表示用制御素子へと転送し、かつ、上記の如く第１ラインメモリへ画像データを格納し、他の表示用制御素子へと画像データの転送を行っている期間に、上記第２ラインメモリより既に格納されている１ライン前の画像データを読み出す処理を、１ライン毎に上記第１及び第２のラインメモリにおける格納動作と読み出し動作とを交替させながら行うことを特徴としている。
【００６３】
このような構成の表示用制御素子とすることで、上記した本発明の表示装置、及びその駆動方法を簡単に実現することができる。
【００６４】
また、このような本発明の表示用制御素子においては、上記制御部が、設定によって、上記他の表示用制御素子に対して、該他の表示用制御素子における上記データ入出力部の動作を制御する動作制御信号を出力するようになっていることが好ましい。
【００６５】
これにより、既に説明したように、複数の表示用制御素子間でデータを相互交換しながら１ラインの表示を行う構成としても、データ転送経路の長さの関係や、各表示用制御素子の製造ばらつきに起因する不具合の招来を回避することができる。
【００６６】
また、このような本発明の表示用制御素子においては、上記制御部が、上記データ入出力部を介して他の表示用制御素子との間で、画像データと一緒に入力されたクロック信号を含む表示制御信号も交換するようになっていることが好ましい。
【００６７】
これにより、既に説明したように、複数の表示用制御素子間でデータを相互交換しながら１ラインの表示を行う構成としても、データ転送経路の長さの関係や、各表示用制御素子の製造ばらつきに起因する不具合の招来を回避することができる。
【００６８】
また、このような本発明の表示用制御素子においては、上記第１及び第２の各ラインメモリがそれぞれ、独立して制御可能なメモリ領域に分割されており、上記制御部は、直接入力される画像データと転送されてくる画像データとは異なるメモリ領域に格納し、かつ、転送されてくる画像データの格納開始を、直接入力される画像データの格納開始よりも数クロック分遅延させる構成が好ましい。
【００６９】
これにより、既に説明したように、複数の表示用制御素子間で双方向データバスにてデータを相互交換しながら１ラインの表示を行う構成としても、バス方向の切り換えに要する遅れに起因する不具合の招来を回避することができる。
【００７０】
本発明の表示装置は、上記課題を解決するために、複数の信号線と複数の走査線、及びこれら信号線と走査線との各交点に設けられ、アレイ状に配列された複数の画素を有する表示パネルと、上記表示パネルの複数の信号線を駆動する信号線駆動回路と、上記表示パネルの複数の走査線を駆動する走査線駆動回路と、上記した本発明の表示用制御素子を１つ備えていることを特徴としている。
【００７１】
したがって、異なる解像度間で統一化された表示用制御素子を用いているので、表示装置の低価格化を実現することが可能となる。
【００７２】
本発明の表示装置は、上記課題を解決するために、複数の信号線と複数の走査線、及びこれら信号線と走査線との各交点に設けられ、アレイ状に配列された複数の画素を有する表示パネルと、上記表示パネルの複数の信号線を駆動する信号線駆動回路と、上記表示パネルの複数の走査線を駆動する走査線駆動回路と、上記した本発明の表示用制御素子を複数個備えていることを特徴としている。
【００７３】
したがって、異なる解像度間で統一化された表示用制御素子を用いているので、表示装置の低価格化を実現することが可能となる。
【発明の効果】
【００７４】
本発明の表示装置の駆動方法は、以上のように、Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データを、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に出力する表示装置の駆動方法であって、表示用制御装置として互いにデータバスを介して接続されたＮ個の制御回路を用い、これら制御回路に上記Ｎ系統で入力される画像データを１系統ずつ入力させ、各制御回路では、入力される画像データのうち駆動を担う対応画面以外の画像データをデータバスを介して駆動を担う所定の制御回路へと転送する一方、対応画面の画像データについては他の制御回路よりデータバスを介して転送されてくる対応画面の画像データと共に内蔵のラインメモリに格納し、出力画像データに変換することを特徴としている。
【００７５】
本発明の別の表示装置の駆動方法は、以上のように、１画素ずつ１系統で入力される画像データを、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に出力する表示装置の駆動方法であって、表示用制御装置として互いにデータバスを介して接続されたＮ個の制御回路を用い、これらのうちの１つの制御回路にのみ画像データを入力させ、画像データが入力される制御回路では、駆動を担う対応画面の画像データを内蔵のラインメモリに格納して出力画像データに変換する一方、対応画面以外の画像データについてはデータバスを介して駆動を担う所定の制御回路へと転送し、画像データが入力される制御回路以外の制御回路では、データバスを介して転送されてくる対応画面の画像データを内蔵のラインメモリに格納して出力画像データに変換することを特徴としている。
【００７６】
本発明の表示装置は、以上のように、Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データが、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換されてＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に供給される表示装置において、上記表示制御装置が、互いにデータバスを介して接続されたＮ個の制御回路を備え、これら制御回路に上記Ｎ系統で入力される画像データが１系統ずつ入力され、各制御回路では、入力される画像データのうち駆動を担う対応画面以外の画像データをデータバスを介して駆動を担う所定の制御回路へと転送する一方、対応画面の画像データについては他の制御回路よりデータバスを介して転送されてくる対応画面の画像データと共に内蔵のラインメモリに格納し、出力画像データに変換することを特徴としている。
【００７７】
本発明の別の表示装置は、以上のように、１画素ずつ１系統で入力される画像データが、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換されてＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に供給される表示装置において、表示用制御装置が、互いにデータバスを介して接続されたＮ個の制御回路を備え、これらのうちの１つの制御回路にのみ画像データが入力され、画像データが入力される制御回路では、駆動を担う対応画面の画像データを内蔵のラインメモリに格納し、出力画像データに変換する一方、対応画面以外の画像データについてはデータバスを介して駆動を担う所定の制御回路へと転送し、画像データが入力される制御回路以外の制御回路では、データバスを介して転送されてくる対応画面の画像データを内蔵のラインメモリに格納し、出力画像データに変換することを特徴としている。
【００７８】
このような方法及び装置では、各制御回路に内蔵なれるラインメモリのメモリ容量は、表示用制御装置を１つの制御回路にて構成した場合に必要とされるメモリ容量の１／Ｎとすることができるので、上述したように、ＨＤＴＶ（１９２０×１０８０）用の表示用制御装置では、内蔵するラインメモリのメモリ容量として、ＸＧＡ（１０２４×７６８）用の表示用制御装置の倍ほど必要であるが、このような駆動方法とすることで、１制御回路を構成するＬＳＩ等の表示用制御素子を、１つで低解像度のＸＧＡ用の表示用制御装置として機能する構成とし、高解像度のＨＤＴＶ用の表示用制御装置は、これを２個用いて構成することが可能となる。
【００７９】
つまり、上記駆動方法とすることで、低解像度の表示用制御装置を構成する表示用制御素子と共用でき、異なる解像度間での表示用制御装置の統一化をコストメリットが出るような形で図ることが可能となり、ひいては表示装置の低価格化を実現することが可能となるという効果を奏する。
【発明を実施するための最良の形態】
【００８０】
〔第１の実施の形態〕
本発明に係る実施の一形態について、図１ないし図３、図４に基づいて説明すると以下の通りである。
【００８１】
先に述べたように、従来において、高解像度のＨＤＴＶパネルに低解像度のＸＧＡパネル用の表示用制御装置を２個使用しても実用化できないのは、従来の表示用制御装置は、互いに独立していて相互にデータを交換する機構を有していないためである。
【００８２】
そこで、本発明では、表示用制御素子間で相互にデータ交換が可能な構成としている。これにより、高解像度のＨＤＴＶパネルに低解像度のＸＧＡパネル用の表示用制御素子を２個使用して実用化できるようになり、統一化によるコストメリットが得られる。なお、ここでは低解像度パネルがＸＧＡパネル、高解像度パネルがＨＤＴＶパネルである場合を例示する。
【００８３】
図１に、本発明に係る実施の一形態である表示用制御素子１の構成を示す。表示用制御素子１は、主に、入力部２、入出力部４、ラインメモリ部５、及び制御部３を備えている。
【００８４】
入力部２は、表示用制御素子１における外部からのデータ入力を受け入れるもので、画像データＤＴと共に、有効データ期間を示すディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫが入力される。これらディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫは表示制御信号である。入力部２に入力されたこれら画像データＤＴ、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫは、太矢印１０・１１にて示すように、ラインメモリ部５と入出力部４とに出力される。出力先の切り換えは、制御部３にて制御され、当該表示用制御素子１が低解像度であるＸＧＡ用として使用される場合は、ラインメモリ部５のみが出力先となる。一方、当該表示用制御素子１が高解像度であるＨＤＴＶ用として使用される場合は、後述するように、所定のタイミングでラインメモリ部５と入出力部４とが交互に出力先となる。
【００８５】
入出力部４は、入力部としての機能と出力部としての機能との両方を有しており、制御部３の制御により、選択的に機能が切り換えられる。入出力部４は、出力部としての機能時、入力部２より送出されてきた画像データＤＴ、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫを、表示用制御素子１の外部に出力する。一方、入出力部４は、入力部としての機能時、表示用制御素子１の外部からの画像データＤＴ、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫの入力を受け入れ、外部から入力されたこれら画像データＤＴ、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫを、太矢印１２にて示すようにラインメモリ部５へと送出する。
【００８６】
ラインメモリ部５は、画像データのフォーマットを入力用から出力用に変換するためのもので、ここでは第１ラインメモリ６と第２ラインメモリ７、及び必要に応じて用いられるマルチプレクサ９を備えている。そして、これら第１，第２のラインメモリ６・７はそれぞれ、低解像度であるＸＧＡに対応した１０２４ワードのラインメモリであり、独立して制御可能なメモリ領域に分割されている。
【００８７】
詳細には、第１，第２のラインメモリ６・７は共に、独立して制御可能なメモリ領域として、５１２ワードのラインメモリが２つ備えられた構成となっており、第１ラインメモリ６は、第１ラインメモリ片（ラインメモリＡ）６ａと第１ラインメモリ片（ラインメモリＢ）６ｂとから構成され、第２ラインメモリ７は、第２ラインメモリ片（ラインメモリＡ）７ａと第２ラインメモリ片（ラインメモリＢ）７ｂとから構成されている。
【００８８】
これはつまり、図４に示すＨＤＴＶパネルに用いられる場合、奇数画像データＤＴ_Ｏと偶数画像データＤＴ_Ｅとが並行して入力されるためであり、Master(1,1M)の第１ラインメモリ６であれば、第１ラインメモリ片６ａが奇数用となり、第１ラインメモリ片６ｂが偶数用となる。第２メモリ７も同じである。Slave(1,1S)の第１ラインメモリ６は、この反対となる。
【００８９】
ラインメモリ部５への画像データの入力は、上述したように、入力部２からの入力と入出力部４からの入力との２系統がある。制御部３の制御により、ＸＧＡ用として使用される場合は入力部２からの入力のみを用い、ＨＤＴＶ用として使用される場合は入力部２からの入力と入出力部４からの入力との両系統を用いる。
【００９０】
ラインメモリ部５へ入力された画像データＤＴは、１ライン毎に、第１ラインメモリ６或いは第２ラインメモリ７の何れか一方に、ディスプレイイネーブル信号ＤＥが“Ｈｉｇｈ”の期間、一緒に入力されたクロック信号ＣＬＫのタイミングで左端より格納される。入力された画像データＤＴを、第１，第２のラインメモリ６・７の何れに格納させるかは、制御部３にて制御される。例えば第１ラインメモリ６に画像データＤＴが順次格納されているとき、もう一方の第２ラインメモリ７からは画像データの読み出しが行われている。このように、第１，第２のラインメモリ６・７間で１ライン毎に画像データＤＴの格納と画像データＤＴの読み出しとが交替しながら行われる。
【００９１】
ラインメモリ部５から画像データを読み出す際の系統数は、１系統でも複数系統でも必要に応じて選択できる。ここでは、一例として、ＸＧＡ用として使用される場合は２系統で読み出し、ＨＤＴＶ用として使用される場合は１系統で読み出す場合を例示する。マルチプレクサ９は、ＨＤＴＶ用として使用される場合に用いられる。
【００９２】
制御部３は、上述のように、表示用制御素子１における入力部２、入出力部４、及びラインメモリ部５の各動作を制御するものである。制御部３は、当該表示用制御素子１が、ＸＧＡ用として使用されるのか、ＨＤＴＶ用として使用されるのかによって、各部の動作を解像度に対応したものとする。このような解像度の設定は、外部より入力される解像度指定信号にて行われ、例えば、解像度指定信号が“Ｈｉｇｈ”レベルである場合に、制御部３は用途がＨＤＴＶであるというように判断する。
【００９３】
詳細には、制御部３は、第１及び第２のラインメモリ６・７に対する画像データの格納動作と読み出し動作とを、画像データ１ライン毎に交替させながら行う。そして、表示用制御素子１は、制御部３による制御のもと、第１及び第２のモードにて動作するようになっている。
【００９４】
第１モードでは、データ入出力部４を介しての画像データの転送を行うことなく、入力部２より入力される１ライン分の画像データを第１或いは第２のラインメモリ６・７の何れか一方にのみ格納する。
【００９５】
第２モードでは、入力部２より入力される画像データであって、２系統に分割されて入力される所定の１系統の１ライン分の画像データのうち、駆動を担う対応画面の画像データを、データ入出力部４を介して他の表示用制御素子１より転送されてくる画像データと共に上記第１或いは第２のラインメモリ６・７の何れか一方に格納し、対応画面以外の画像データをデータ入出力部４を介して駆動を担う所定の表示用制御素子１へと転送する。
【００９６】
また、制御部３は、ＨＤＴＶ用である場合には、さらに、当該表示用制御素子１が主コントローラ（Master）として使用されるのか、従コントローラ（Slave）として使用されるのかも判断するようになっている。ＨＤＴＶ用として用いられる場合、図４に示すように、表示用制御素子１は２個用いられるため、２個のうちの何れかが主コントローラとなり他方が従コントローラとなる。主コントローラの制御部３は、従コントローラの制御部３に対して、主コントローラと従コントローラとの間のバス方向の切り換えを制御するための動作制御信号、つまり、従コントローラの入出力部４の機能を制御するための動作制御信号を送信する。従コントローラの制御部３は、主コントローラより送信される動作制御信号にしたがって、入出力部４の機能を切り換える。このような主と従の設定は、外部より入力される主指定信号にて行われ、例えば、主指定信号が“Ｈｉｇｈ”レベルである場合に、制御部３は、当該表示用制御素子は主コントローラであるというように判断する。
【００９７】
次に、図２〜図５を用いて、このような表示用制御素子１を搭載した低解像度ディスプレイと高解像度ディスプレイとについて説明する。なお、ここでも、走査線駆動回路については、便宜上、図面における記載並びに説明を省略する。
【００９８】
図２に示すように、画像データＤＴは、外部のチューナ５０やＤＶＤ装置５１、ＶＴＲ装置５２等から、ＮＴＳＣ等の映像信号の形で供給され、ビデオソース５３にて画像データＤＴと、クロック信号ＣＬＫ及び同期信号ＳＹＣＮとに変換された後、１つ或いは複数の表示用制御素子１を含んでなる表示用制御装置５４を経て、表示パネル５５における駆動回路部へと供給される。表示パネル５５は、前述の図６に示した表示パネル２１２と同様の構成を有する。なお、図２では、表示パネル５５としてＨＤＴＶパネルを用いた高解像度ディスプレイが搭載されている場合を例示しているため、表示用制御装置５４の表示用制御素子１は２個となっている。
【００９９】
図３は、図２における表示パネル５５としてＸＧＡパネル１６を用いた低解像度ディスプレイであり、ＸＧＡパネル１６と、信号線駆動回路１４と、１つの上記表示用制御素子１とを備えている。信号線駆動回路１４は、ＸＧＡパネル１６の複数の信号線（図示せず）を駆動するものであり、左画面と右画面とで、それぞれ別のソース基板１５Ｌ・１５Ｒを備えている。ソース基板１５Ｌには、４つのソースドライバＳＤ１〜ＳＤ４が形成され、ソース基板１５Ｒには、４つのソースドライバＳＤ５〜ＳＤ８が形成されている。
【０１００】
ＸＧＡ用として使用される場合、表示用制御素子１は第１モードで動作し、表示用制御素子１における入出力部４は使用されることなく、外部からの画像データＤＴ、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫは、入力部２を経由してラインメモリ部５へのみ送出される。また、ラインメモリ部５からの画像データの読み出しはここでは２系統となり、左画面１７Ｌの画像データと右画面１７Ｒの画像データとが同時に出力される。
【０１０１】
なお、ＸＧＡパネル１６を用いた低解像度ディスプレイのタイミングチャートは、前述した図８とほぼ同じである。すなわち、入力部２を経由して入力された画像データ（図中、ＩＮ_ＤＴ）ＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１０２４は、ディスプレイイネーブル信号ＤＥが“Ｈｉｇｈ”の期間、クロック信号ＣＬＫのタイミングで、画像データＤＴ１から順次、第１ラインメモリ６へその左端から格納される。但し、本実施の形態では、第１，第２のラインメモリ６・７は何れも一対のラインメモリ片より構成されているので、詳細には、第１ラインメモリ片６ａの左端より右端へ、次いで、第１ラインメモリ片６ｂの左端より右端へと格納される。
【０１０２】
第１ラインメモリ６への画像データの格納と同時に、第２ラインメモリ７からは既に格納されている１ライン前の画像データ（図中、Ｏ_ＤＴ）ＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１０２４が、画面左端の画像データＤＴ１及び画面中央の画像データＤＴ５１３それぞれを開始点として、左側より同時に読み出されていく。上述したように、ここでは第１，第２のラインメモリ６・７は何れも一対のラインメモリ片より構成されているので、詳細には、第２ラインメモリ片７ａ及び第２ラインメモリ片７ｂのそれぞれから同時に読み出されていく。
【０１０３】
画面左端の画像データＤＴ１は、左画面１７Ｌに書き込むべき最初の画像データであり、第２ラインメモリ片７ａより読み出される。第２ラインメモリ片７ａより順次読み出された画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ５１２は、左画面１７Ｌを駆動する４つのソースドライバＳＤ１〜ＳＤ４に、左端のソースドライバＳＤ１から順に入力される。一方、画面中央の画像データＤＴ５１３は、右画面１７Ｒに書き込むべき最初の画像データであり、第２ラインメモリ片７ｂより読み出される。第２ラインメモリ片７ｂより順次読み出された画像データＤＴ５１３，ＤＴ５１４，ＤＴ５１５，…，ＤＴ１０２４は、右画面１７Ｒを駆動する４つのソースドライバＳＤ５〜ＳＤ８に、左端のソースドライバＳＤ５から順に入力される。このときの出力周波数は入力周波数の半分である。
【０１０４】
次の１ライン分の画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１０２４は、第２ラインメモリ７に、詳細には第２ラインメモリ片７ａ・７ｂに順次、上記第１ラインメモリ片６ａ・６ｂへの格納手順と同様に格納されていき、これと同時に、第１ラインメモリ６から上記第２ラインメモリ片７ａ・７ｂからの読み出し手順と同様に、画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ５１２と、画像データＤＴ５１３，ＤＴ５１４，ＤＴ５１５，…，ＤＴ１０２４とが、２系統で読み出されていく。
【０１０５】
このようにして、順次ライン毎に、第１ラインメモリ６と第２ラインメモリ７とで、画像データの書き込みと読み出しとが交替に行われる。
【０１０６】
一方、図４は、図２における表示パネル５５としてＨＤＴＶパネル２６を用いた高解像度ディスプレイである。ＨＤＴＶパネル２６と、信号線駆動回路２４と、表示用制御装置を構成する２つの上記表示用制御素子１・１とを備えている。
【０１０７】
信号線駆動回路２４は、ＨＤＴＶパネル２６の複数の信号線（図示せず）を駆動するものであり、左画面と右画面とで、それぞれ別のソース基板２５Ｌ・２５Ｒを備えている。ソース基板２５Ｌには、７つのソースドライバＳＤ１〜ＳＤ７が形成され、ソース基板２５Ｒには、７つのソースドライバＳＤ８〜ＳＤ１４が形成されている。
【０１０８】
高解像度ディスプレイに用いられる場合、上記表示用制御素子１は２個搭載され、各表示用制御素子１は共に第２モードで動作する。２つの表示用制御素子１・１のうち、一方が主コントローラとなり、他方が従コントローラとなる。ここでは、左側の表示用制御素子１が主コントローラ１Ｍ、右側の表示用制御素子１が従コントローラ１Ｓとなっている。主コントローラ１Ｍには、外部から奇数画像データＤＴ_Ｏ、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫが入力され、従コントローラ１Ｓには、外部から偶数画像データＤＴ_Ｅ、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫが入力される。
【０１０９】
そして、これら主コントローラ１Ｍと従コントローラ１Ｓとの間には、互いの入出力部４・４同士を繋ぐ双方向データバス２０が形成され、このようなデータバス２０のバス方向の切り換えは、主コントローラ１Ｍから従コントローラ１Ｓに対して供給される動作制御信号（従コントローラ１Ｓの入出力部４の機能を切り換える信号）によって制御される。また、ＨＤＴＶの場合、主コントローラ１Ｍ及び従コントローラ１Ｓにおける各ラインメモリ部５からの画像データの読み出しは、共に１系統となっている。
【０１１０】
図５は、ＨＤＴＶパネル２６を用いた高解像度ディスプレイのタイミングチャートである。ＨＤＴＶでは、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫと共に、奇数画像データ（図中、ＩＮ_ＤＥ_Ｏ）ＤＴ１，ＤＴ３，ＤＴ５，…，ＤＴ１９１９と、偶数画像データ（図中、ＩＮ_ＤＥ_Ｅ）ＤＴ２，ＤＴ４，ＤＴ６，…，ＤＴ１９２０とが同時に入力される。このうち、奇数画像データＤＴ１，ＤＴ３，ＤＴ５，…，ＤＴ１９１９は、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫと共に、主コントローラ１Ｍの入力部２に入力する。一方、偶数画像データＤＴ２，ＤＴ４，ＤＴ６，…，ＤＴ１９２０は、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫと共に、従コントローラ１Ｓの入力部２に入力する。
【０１１１】
主コントローラ１Ｍでは、制御部３（図示せず）による制御のもと、入力される１ライン分の奇数画像データの左画面２７Ｌ（前半分）に相当する、奇数画像データＤＴ１，ＤＴ３，ＤＴ５，…，ＤＴ９５９までを、ディスプレイイネーブル信号ＤＥが“Ｈｉｇｈ”の期間、一緒に入力されるクロック信号ＣＬＫのタイミングで順次、ラインメモリ部５の第１ラインメモリ６における奇数用メモリ、つまり第１ラインメモリ片６ａに左端より格納する。
【０１１２】
一方、従コントローラ１Ｓでは、制御部３による制御のもと、入力される１ライン分の偶数画像データのうち、左画面２７Ｌ（前半分）に相当する、偶数画像データＤＴ２，ＤＴ４，ＤＴ６，…，ＤＴ９６０までは、自身のラインメモリ部５に格納することはなく、一緒に入力されるクロック信号ＣＬＫ及びディスプレイイネーブル信号ＤＥと共に、入出力部４よりデータバス２０を介して、主コントローラ１Ｍへと転送する。この間、従コントローラ１Ｓでは、自身のラインメモリ部５へのデータの格納は行わない。
【０１１３】
主コントローラ１Ｍでは、上述のように奇数画像データＤＴ１，ＤＴ３，ＤＴ５，…，ＤＴ９５９までを第１ラインメモリ片６ａに左端より順次格納すると同時に、このようにして従コントローラ１Ｓより転送されてくる、同ラインの左画面２７Ｌ（前半分）に相当する偶数画像データＤＴ２，ＤＴ４，ＤＴ６，…，ＤＴ９６０までを、従コントローラ１Ｓより一緒に転送されてくるディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫを用いて、ディスプレイイネーブル信号ＤＥが“Ｈｉｇｈ”の期間、クロック信号ＣＬＫのタイミングで、順次、ラインメモリ部５の第１ラインメモリ６における偶数用メモリ、つまり第１ラインメモリ片６ｂに左端より格納する。
【０１１４】
このようにして１ライン分の画像データの左画面２７Ｌに相当する画像データ（奇数画像データと偶数画像データ）が、主コントローラ１Ｍの第１ラインメモリ６に格納されると、主コントローラ１Ｍの制御部３より出力される動作制御信号に従って、主コントローラ１Ｍ及び従コントローラ１Ｓ間で互いの処理が切り換えられ、今度は、主コントローラ１Ｍが従コントローラ１Ｓに対して、入力部２を介して入力される奇数画像データを転送する。
【０１１５】
つまり、主コントローラ１Ｍの制御部３は、入力される１ライン分の奇数画像データのうち、右画面２７Ｒ（後半分）に相当する、奇数画像データＤＴ９６１，ＤＴ９６３，ＤＴ９６５，…，ＤＴ１９１９を、自身のラインメモリ部５に格納することなく、一緒に入力されるクロック信号ＣＬＫ及びディスプレイイネーブル信号ＤＥと共に、入出力部４よりデータバス２０を介して、従コントローラ１Ｓへと転送する。この間、主コントローラ１Ｍは、自身のラインメモリ部５へのデータの格納は行わない。
【０１１６】
従コントローラ１Ｓでは、自身の入力部２を介して入力される偶数画像データＤＴ９６２，ＤＴ９６４，ＤＴ９６６，…，ＤＴ１９２０を、偶数用メモリ、つまり第１ラインメモリ片６ａに、主コントローラ１Ｍにおける第１ラインメモリ片６ａへの奇数画像データの格納と同様に格納していくと同時に、入出力部４を介して主コントローラ１Ｍより転送されてくる奇数画像データＤＴ９６１，ＤＴ９６３，ＤＴ９６５，…，ＤＴ１９１９を、奇数用メモリ、つまり第１ラインメモリ片６ｂに、主コントローラ１Ｍにおける第１ラインメモリ片６ｂへの偶数画像データの格納と同様に格納していく。
【０１１７】
このようにして、主コントローラ１Ｍと従コントローラ１Ｓとの間で、互いの入力データを交換しながら１ライン分の画像データの格納が完了する。
【０１１８】
そして、この格納期間には、同時に、主コントローラ１Ｍ及び従コントローラ１Ｓの各第２ラインメモリ７から、既に格納されている１ライン前の画像データ（図中、Ｏ_ＤＴ_Ｌ，Ｏ_ＤＴ_Ｒ）ＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１９２０が、画面左端の画像データＤＴ１及び画面中央の画像データＤＴ９６１をそれぞれ開始点として同時に左側より順次読み出されていく。本実施の形態では、主コントローラ１Ｍ及び従コントローラ１Ｓにおける第１，第２のラインメモリ６・７は何れも一対のラインメモリ片より構成されているので、詳細には、主コントローラ１Ｍ及び従コントローラ１Ｓにおいて、第２ラインメモリ片７ａ及び第２ラインメモリ片７ｂのそれぞれから左端より画像データが読み出され、マルチプレクサ９を介して一系統で読み出されていく。
【０１１９】
主コントローラ１Ｍにて最初に読み出される画面左端の画像データＤＴ１は、左画面２７Ｌに書き込むべき最初の画像データである。画像データの読み出しは、奇数画像データを格納した第２ラインメモリ片７ａと、偶数画像データを格納した第２ラインメモリ片７ｂとから読み出され、マルチプレクサ９を介して交互に出力される。画面左端の画像データＤＴ１を先頭にして順次読み出された画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ９６０は、左画面２７Ｌを駆動する７つのソースドライバＳＤ１〜ＳＤ７に、左端のソースドライバＳＤ１から順に入力される。
【０１２０】
一方、従コントローラ１Ｓにて最初に読み出される画面中央の画像データＤＴ９６１は、右画面２７Ｒに書き込むべき最初の画像データである。画像データの読み出しは、偶数画像データを格納した第２ラインメモリ片７ａと、奇数画像データを格納した第２ラインメモリ片７ｂとから読み出され、マルチプレクサ９を介して交互に出力される。画面中央の画像データＤＴ９６１を先頭にして順次読み出された画像データＤＴ９６１，ＤＴ９６２，ＤＴ９６３，…，ＤＴ１９２０は、右画面２７Ｒを駆動する７つのソースドライバＳＤ８〜ＳＤ１４に、左端のソースドライバＳＤ８から順に入力される。
【０１２１】
このときの出力周波数は、入力周波数と同じであり、１ライン分の画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１９２０を、主コントローラ１Ｍと従コントローラ１Ｓの各第１ラインメモリ６へ順次格納し終えたとき、主コントローラ１Ｍ及び従コントローラ１Ｓの各第２ラインメモリ７は空となっている。次の１ライン分の画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１９２０は、これら空の第２ラインメモリ７・７に上記の第１ラインメモリ６・６への画像データの格納と同様に格納していく。
【０１２２】
これと同時に、主コントローラ１Ｍと従コントローラ１Ｓの各第１ラインメモリ６・６から上記の第２ラインメモリ７・７からの画像データの読み出しと同様に、画面左端と画面中央とから、画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ９６０と、画像データＤＴ９６１，ＤＴ９６２，ＤＴ９６３，…，ＤＴ１９２０とが、２系統で読み出されていく。
【０１２３】
このようにして、主コントローラ１Ｍと従コントローラ１Ｓとでは、ＸＧＡの場合と同様に、それぞれの制御部３によって、順次ライン毎に、第１ラインメモリ６・６と第２ラインメモリ７・７とで書き込みと読み出しとを交代させながらデータ変換処理を行っていく。
【０１２４】
以上のように、ここでは、２画素ずつ２系統で入力される画像データを、表示用制御装置にて画面水平方向に２分割された各画面の画像データにそれぞれ変換して２系統で表示駆動部に出力する高解像度ディスプレイの表示において、表示用制御装置として、互いにデータバスを介して接続された同一構成の２個の表示用制御素子１・１を用い、これら表示用制御素子１・１に２系統で入力される画像データを１系統ずつ入力させ、各表示用制御素子１では、駆動を担う対応画面以外の画像データはデータバスを介して駆動を担う他方の表示用制御素子１へと転送する一方、対応画面の画像データは他方の表示用制御素子１よりデータバスを介して転送されてくる対応画面の画像データと共に内蔵のラインメモリ部５に格納して出力画像データに変換させるようにしている。
【０１２５】
このような構成とすることで、各表示用制御素子１に内蔵されるラインメモリのメモリ容量は、表示用制御装置を１つの表示用制御素子にて構成した場合に必要とされるメモリ容量の１／２とすることができるので、例えば、ＨＤＴＶ（１９２０×１０８０）用の表示用制御装置では、内蔵するラインメモリのメモリ容量として、ＸＧＡ（１０２４×７６８）用の表示用制御装置の２倍ほども必要であるが、表示用制御素子１のラインメモリ部５のメモリ容量を、低解像度のＸＧＡ用の表示用制御装置として機能する構成としておき、高解像度のＨＤＴＶ用の表示用制御装置としては、これを２個用いて構成することで対応できる。
【０１２６】
つまり、これにより、低解像度の表示用制御装置を構成する表示用制御素子と高解像の表示用制御装置を構成する表示用制御素子とを共用でき、表示用制御素子（装置）の統一化をコストメリットが出るような形で図ることが可能となり、ひいては表示装置の低価格化を実現することが可能となる。
【０１２７】
なお、ここでは、Ｎ（Ｎは２以上の整数）画素ずつＮ系統で入力される画像データを、表示用制御装置にて画面水平方向にＮ分割された各画面の画像データにそれぞれ変換してＮ×ｋ（ｋは１以上の整数）系統で表示駆動部に出力する表示装置の駆動方法として、Ｎが２で、ｋが１の場合を例示したが、これら以外の例であってもよい。
【０１２８】
ところで、複数の表示用制御素子１にて１つの表示用制御装置を構成する場合、それぞれの表示用制御素子１には、画像データＤＴと共に、クロック信号ＣＬＫ及びディスプレイイネーブル信号ＤＥ等の表示制御信号も併せて入力されるので、各表示用制御素子１は、各々の対応画面がどの画面であるかを認識し、対応画面の画像データのみ自身のラインメモリ部５へと格納し、非対応画面の画像データは他の表示用制御素子１へと転送することで、それぞれ独立して駆動し得るはずである。しかしながら、実際には、データ転送経路の長さの関係や、各表示用制御素子の製造ばらつきによって、不具合を起こす可能性がある。
【０１２９】
これに対し、本実施の形態では、高解像度ディスプレイの表示用制御装置を構成する場合、２つの表示用制御素子１・１のうちの一方が主コントローラ１Ｍとなって、他方の従コントローラ１Ｓの駆動を制御する構成としているので、データ転送経路の長さの関係や、各制御回路を構成する表示用制御素子の製造ばらつきに起因する不具合の招来を回避することができる。
【０１３０】
また、複数の表示用制御素子１にて１つの表示用制御装置を構成する場合、それぞれの表示用制御素子１には、画像データＤＴと共に、クロック信号ＣＬＫ及びディスプレイイネーブル信号ＤＥ等の表示制御信号も併せて入力されるので、各表示用制御素子１は、転送されてきた画像データを、自身に直接入力された表示制御信号を用いてラインメモリ部５に格納する構成とすることもできる。しかしながら、実際には、上述したように、データ転送経路の長さの関係や、各表示用制御素子１の製造ばらつきによって、転送されてきた画像データを直接入力された表示制御信号を用いて格納した場合、不具合を起こす可能性がある。
【０１３１】
これに対しても、本実施の形態では、画像データＤＴを他の表示用制御素子１へと転送する際に、一緒に入力されたクロック信号ＣＬＫを含む表示制御信号も併せて転送する構成としているので、データ転送経路の長さの関係や、各表示用制御素子１の製造ばらつきに起因する不具合の招来を回避することができる。
【０１３２】
また、画像データ用のバスは、ライン数が多いため、このようにデータを双方向に送信可能な双方向データバスとすることで、制御回路自身の規模をかなり小さくすることができる。しかしながら、双方向データバスとした場合、バス方向の切り換えに時間がかかり、例えば所定番目の画素からバス方向を切り換えると取り決めておいても、抜けが生じる可能性がある。
【０１３３】
したがって、本実施の形態では、図５のタイミングチャートに示すように、直接入力された奇数画像データの第１ラインメモリ片６ａへの格納と、転送されてきた画像データである偶数画像データの第１ラインメモリ片６ｂへの格納とを、同じクロックタイミングで行う構成としているが、より好ましくは、直接入力される画像データの格納開始タイミングに対して、転送されてくる画像データの格納開始タイミングを、数クロック分遅延させる構成としておくことである。このようのすることで、双方向データバスの切り換え時間を確保でき、バス方向の切り換えに要する遅れに起因する不具合の招来を回避できる。
【０１３４】
〔第２の実施の形態〕
本発明に係るその他の実施の形態について、図１３、図１４に基づいて説明すると以下の通りである。なお、説明の便宜上、前述の実施の形態で用いた部材と同じ機能を有する部材には同じ符号を付して説明を省略する。
【０１３５】
第１の実施の形態では、図４、図５に示すように、画像データが奇数画素と偶数画素との２画素ずつ２系統で入力され、２系統のうちの１系統を２つあるうちの一方の表示用制御素子１に入力させ、もう一系統を他方の表示用制御素子１に入力させる構成の高解像度ディスプレイを例示した。
【０１３６】
このようなディスプレイを低解像度と高解像度とで表示用制御素子を共用しながら実現するために、表示用制御素子１は、制御部３による制御のもと、低解像度に対応した、データ入出力部４を介しての画像データの転送を行うことなく、入力部２より入力される１ライン分の画像データを第１或いは第２のラインメモリ６・７の何れか一方にのみ格納する第１モードと、高解像度に対応した、入力部２より入力される画像データであって、２系統に分割されて入力される所定の１系統の１ライン分の画像データのうち、駆動を担う対応画面の画像データを、データ入出力部４を介して他の表示用制御素子１より転送されてくる画像データと共に上記第１或いは第２のラインメモリ６・７の何れか一方に格納し、対応画面以外の画像データをデータ入出力部４を介して駆動を担う所定の表示用制御素子１へと転送する第２モードとを有していた。
【０１３７】
これに対し、本実施の形態では、画像データが１画素ずつ１系統で入力される構成の高解像度ディスプレイを例示する。
【０１３８】
このようなディスプレイを低解像度と高解像度とで表示用制御素子を共用しながら実現するために、表示用制御素子１’は、制御部３による制御のもと、低解像度に対応した、データ入出力部４を介しての画像データの転送を行うことなく、入力部２より入力される１ライン分の画像データを第１或いは第２のラインメモリ６・７の何れか一方にのみ格納する第１モードと、高解像度に対応した、入力部２より入力される１ライン分の画像データのうち、駆動を担う対応画面の画像データを第１或いは第２のラインメモリ６・７の何れか一方に格納し、対応画面以外の画像データをデータ入出力部４を介して駆動を担う所定の表示用制御素子１’へと転送する第３モード、及び１ライン分の画像データのうちのデータ入出力部４より入力される駆動を担う対応画面の画像データを第１或いは第２のラインメモリ６・７の何れか一方に格納する第４モードとを有している。
【０１３９】
図１３に、本実施の形態にかかる高解像度ディスプレイにおける画像データの流れを示す。本実施の形態にかかる高解像度ディスプレイには、２個の表示用制御素子１’・１’が搭載されている。このうち、主コントローラとなる一方側の表示用制御素子１’、ここでは、左側の表示用制御素子１’のみに１系統の画像データＤＴが、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫと共に入力される。以下、左側の表示用制御素子１’を主コントローラ１Ｍ、右側の表示用制御素子１’を従コントローラ１Ｓとして説明する。
【０１４０】
主コントローラ１Ｍは第３モードで動作し、従コントローラ１Ｓは第４モードで動作する。主コントローラ１Ｍと従コントローラ１Ｓとの間には、第１の実施の形態と同様に、互いの入出力部４・４同士を繋ぐデータバス４０が形成されている。ここでは、主コントローラ１Ｍから従コントローラ１Ｓへと画像データが送られるのみであるので、データバス４０は一方向データバスである。主コントローラ１Ｍ及び従コントローラ１Ｓにおける各ラインメモリ部５からの画像データの読み出しは、共に１系統となっている。
【０１４１】
図１４に、本実施の形態にかかる高解像度ディスプレイのタイミングチャートを示す。
画像データ（図中、ＩＮ_ＤＴ）ＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１９２０は、ディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫと共に、主コントローラ１Ｍの入力部２に入力する。
【０１４２】
主コントローラ１Ｍでは、制御部３（図示せず）による制御のもと、入力される１ライン分の画像データの左画面２７Ｌ（前半分）に相当する、画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ９６０までを、ディスプレイイネーブル信号ＤＥが“Ｈｉｇｈ”の期間、一緒に入力されるクロック信号ＣＬＫのタイミングで順次、ラインメモリ部５の第１ラインメモリ６へその左端から格納する。なお、詳細には、第１ラインメモリ片６ａの左端より右端へと格納され、次いで、第１ラインメモリ片６ｂの左端より右端へと格納される。
【０１４３】
そして、入力される１ライン分の画像データの右画面２７Ｒ（後半分）に相当する、画像データＤＴ９６１，ＤＴ９６２，ＤＴ９６３，…，ＤＴ１９２については、自身のラインメモリ部５に格納することなく、一緒に入力されるクロック信号ＣＬＫ及びディスプレイイネーブル信号ＤＥと共に、入出力部４よりデータバス４０を介して、従コントローラ１Ｓへと転送する。
【０１４４】
従コントローラ１Ｓでは、入出力部４を介して主コントローラ１Ｍより転送されてくる画像データＤＴ９６１，ＤＴ９６２，ＤＴ９６３，…，ＤＴ１９２０を、一緒に転送されてくるディスプレイイネーブル信号ＤＥ及びクロック信号ＣＬＫに基づいて、ディスプレイイネーブル信号ＤＥが“Ｈｉｇｈ”の期間、クロック信号ＣＬＫのタイミングで順次、ラインメモリ部５の第１ラインメモリ６へその左端から格納する。この場合も、詳細には、第１ラインメモリ片６ａの左端より右端へ、次いで、第１ラインメモリ片６ｂの左端より右端へと格納される。
【０１４５】
そして、このような画像データの格納と同時に、主コントローラ１Ｍ及び従コントローラ１Ｓの各第２ラインメモリ７からは、既に格納されている１ライン前の画像データ（図中、Ｏ_ＤＴ_Ｌ，Ｏ_ＤＴ_Ｒ）ＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ１９２０が、画面左端の画像データＤＴ１及び画面中央の画像データＤＴ９６１をそれぞれ開始点として左側より順次並行して読み出されていく。表示用制御素子１’では、第１，第２のラインメモリ６・７は何れも一対のラインメモリ片より構成されているので、詳細には、主コントローラ１Ｍ及び従コントローラ１Ｓにおいて、第２ラインメモリ片７ａの左端より画像データが順に読み出されたのち、続いて第２ラインメモリ片７ｂの左端より画像データが読み出される。
【０１４６】
主コントローラ１Ｍにて最初に読み出される画面左端の画像データＤＴ１は、左画面２７Ｌに書き込むべき最初の画像データであり、第２ラインメモリ片７ａの左端から画面左端の画像データＤＴ１を先頭にして順次読み出された画像データＤＴ１，ＤＴ２，ＤＴ３，…，ＤＴ９６０は、左画面２７Ｌを駆動する７つのソースドライバＳＤ１〜ＳＤ７に、左端のソースドライバＳＤ１から順に入力される。
【０１４７】
一方、従コントローラ１Ｓにて最初に読み出される画面中央の画像データＤＴ９６１は、右画面２７Ｒに書き込むべき最初の画像データであり、第２ラインメモリ片７ａの左端から画面中央の画像データＤＴ９６１を先頭にして順次読み出された画像データＤＴ９６１，ＤＴ９６２，ＤＴ９６３，…，ＤＴ１９２０は、右画面２７Ｒを駆動する７つのソースドライバＳＤ８〜ＳＤ１４に、左端のソースドライバＳＤ８から順に入力される。
【０１４８】
以上のように、本実施の形態にかかる高解像度ディスプレイは、１画素ずつ１系統で入力される画像データを、表示用制御装置にて画面水平方向にＮ（Ｎは２以上の整数）分割（ここでは２分割）された各画面の画像データにそれぞれ変換して、Ｎ×ｋ（ｋは１以上の整数）系統で表示駆動部に出力するにあたり、表示用制御装置として、互いにデータバスを介して接続された同一構成のＮ個の表示用制御素子１’を用い、これらのうちの１つの表示用制御素子１’のみに画像データを入力させ、画像データが入力される該表示用制御素子１’では、駆動を担う対応画面の画像データを内蔵のラインメモリ部５に格納する一方、対応画面以外の画像データはデータバスを介して駆動を担う所定の表示用制御素子１’へと転送する構成である。
【０１４９】
したがって、図４に示した２画素毎に入力される入力２系統の構成に比して、入力周波数は倍になるものの、入力が１系統となることによって、インターフェースコネクタのピン数及び接続ケーブルの本数が２画素入力の半分になるので、コストダウンが図れるといいたメリットを有する。
【０１５０】
なお、本実施の形態では、表示用制御素子１’は、第１モードに加えて、第３モード、第４モードを有する構成としたが、第１モードに加えて、高解像度に対応した第２〜第４モードを全て有する構成としておくことで、該表示用制御素子を複数個用いて高解像度ディスプレイに採用するにおいて、１種類の表示用制御素子にて、第１の実施の形態で例示した２画素毎に２系統で画像データ入力される構成にも、第２の実施の形態で例示した１画素毎に１系統で画像データが入力される構成にも対応でき、統一化によるコストメリットをより一層引き出すことができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の実施の一形態を示すものであり、表示用制御装置を構成する表示用制御素子の要部構成を示すブロック図である。
【図２】上記表示用制御素子を表示用制御装置として搭載した表示装置に、画像データを供給する画像表示システム全体の要部構成を示すブロック図である。
【図３】図１の表示用制御素子を１つ備えてなる表示用制御装置を搭載した、低解像度ディスプレイにおける画像データの流れを示す説明図である。
【図４】図１の表示用制御素子を２つ備えてなる表示用制御装置を搭載した、高解像度ディスプレイにおける画像データの流れを示す説明図である。
【図５】図４の高解像度ディスプレイにおけるタイミングチャートである。
【図６】一般的なアクティブマトリクスＬＣＤの構成を示す説明図である。
【図７】従来の低解像度ディスプレイにおける画像データの流れを示す説明図である。
【図８】図６の従来の低解像度ディスプレイにおけるタイミングチャートである。
【図９】従来の高解像度ディスプレイにおける画像データの流れを示す説明図である。
【図１０】図８の従来の高解像度ディスプレイにおけるタイミングチャートである。
【図１１】従来の高解像度ディスプレイ用の表示用制御装置を低解像度ディスプレイに搭載して表示用制御装置の統一化を図る例を示す説明図である。
【図１２】従来の低解像度ディスプレイ用の表示用制御装置を高解像度ディスプレイに２個搭載して表示用制御装置の統一化を図ろうとする例を示す説明図である。
【図１３】本発明の他の実施の形態を示すもので、図１の表示用制御素子を２つ備えてなる表示用制御装置を搭載した、別の高解像度ディスプレイにおける画像データの流れを示す説明図である。
【図１４】図１３の高解像度ディスプレイにおけるタイミングチャートである。
【符号の説明】
【０１５２】
１    表示用制御素子（制御回路）  
１’    表示用制御素子（制御回路）  
１Ｍ  主コントローラ
１Ｓ  従コントローラ
２    入力部
３    制御部
４    入出力部（データ入出力部）
５    ラインメモリ部
６    第１ラインメモリ
６ａ  第１ラインメモリ片（メモリ領域）
６ｂ  第１ラインメモリ片（メモリ領域）
７    第２ラインメモリ
７ａ  第１ラインメモリ片（メモリ領域）
７ｂ  第１ラインメモリ片（メモリ領域）
２０    データバス
【図１】
2006053527.tif 000003
【図２】
2006053527.tif 000004
【図３】
2006053527.tif 000005
【図４】
2006053527.tif 000006
【図５】
2006053527.tif 000007
【図６】
2006053527.tif 000008
【図７】
2006053527.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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