(57)【要約】      （修正有）【課題】生産コストを低減できる薄膜トランジスタアレイ基板の製造方法を提供する。【解決手段】第１金属層３２、ゲート絶縁層３４、半導体層３６、オームコンタクト層３８、及び第２金属層４０が基板の上方に順に形成され、第１パターン化プロセスが実行されてソース／ドレイン電極領域５１、５３，走査線領域４５、データ線領域４７、ターミナルコンタクト領域５５及び画素領域４９が画定される。層間絶縁層６０が形成され、第２パターン化プロセスが実行されてソース／ドレインコンタクトホール６６、データ線コンタクトホール６８、及びターミナルコンタクトホール６５が画定される。第３パターン化プロセスが実行されて薄膜トランジスタ１、走査線２、データ線３、ターミナルコンタクト４及び画素電極５が形成される。【選択図】図５
2006285163.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタアレイ基板の製造方法であって、以下のステップ、即ち、
基板を提供し、
第１金属層、ゲート絶縁層、半導体層、オームコンタクト層、及び第２金属層を該基板の上方に形成し、その後、第１パターン化プロセスを実行してソース／ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域及び画素領域を画定し、
層間絶縁層を基板の上方に形成し、第２パターン化プロセスを実行してソース／ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールを画定し、
透明導電層、第３金属層、及び基板を保護するためのパッシベーション層を形成し、ソース／ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールの間の電気的接続を達成し、第３パターン化プロセスを実行して薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び画素電極を形成するステップを包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項２】
請求項１記載の薄膜トランジスタアレイ基板の製造方法において、第１パターン化プロセスは、
第１領域と第１領域より厚さが薄い第２領域とを具えた第１ホトレジスト層を、一部の第２金属層の上に形成し、
第１ホトレジスト層で被覆されていない第２金属層、オームコンタクト層、半導体層、ゲート絶縁層及び第１金属層をエッチングして所定のＴＦＴ領域、走査線領域、データ線領域、及び画素領域を画定し、
第１ホトレジスト層の第２領域を除去して第２金属層を露出させ、その後、露出した第２金属層とその下のオームコンタクト層をエッチングしてソース／ドレイン電極領域とターミナルコンタクト領域を画定する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項３】
請求項１記載の薄膜トランジスタアレイ基板の製造方法において、第１パターン化プロセスは、
一部の層間絶縁層の上に、第３領域と第３領域より厚さが薄い第４領域とを具えた第２ホトレジスト層を形成し、
第２ホトレジスト層に被覆されていない層間絶縁層と半導体層をエッチングして所定のターミナルコンタクトホール領域を画定し、
第２ホトレジスト層の第４領域を除去して層間絶縁層を露出させ、それから所定のターミナルコンタクトホール領域内の露出した層間絶縁層、その下の半導体層、ゲート絶縁層をエッチングしてソース／ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールを形成する工程、
を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項４】
請求項１記載の薄膜トランジスタアレイ基板の製造方法において、第２パターン化プロセスが、
一部の層間絶縁層の上に、第３領域と第３領域より厚さが薄い第４領域とを具えた第２ホトレジスト層を形成し、
第２ホトレジスト層に被覆されていない層間絶縁層をエッチングして所定のターミナルコンタクトホール領域を画定し、
第２ホトレジスト層の第４領域を除去して層間絶縁層を露出させ、それから所定のターミナルコンタクトホール領域内の露出した層間絶縁層、ゲート絶縁層、及び半導体層をエッチングしてソース／ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールを形成する工程、
を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項５】
請求項１記載の薄膜トランジスタアレイ基板の製造方法において、第３パターン化プロセスは、
一部のパッシベーション層の上に、第５領域と第５領域より厚さが薄い第６領域とを具えた第３ホトレジスト層を形成し、
第３ホトレジスト層に被覆されていないパッシベーション層及び第３金属層をエッチングして透明導電層を露出させて所定のソース／ドレイン不接続領域を画定する工程、
第３ホトレジスト層の第６領域を除去してパッシベーション層を露出させ、露出したパッシベーション層をエッチングし、
所定のソース／ドレイン不接続領域内の露出した透明導電層をエッチングして、ソース電極とドレイン電極間の電気的接続をＴＦＴ領域と走査線領域間の電気的接続と同様に終結させ、
露出した第３金属層をエッチングしてターミナルコンタクト領域と画素領域内の透明導電層を露出させ、これにより薄膜トランジスタ、走査線、データ線、ターミナルコンタクト、及び画素電極を形成する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項６】
請求項２記載の薄膜トランジスタアレイ基板の製造方法において、第１ホトレジスト層の第２領域は灰化により除去されることを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項７】
請求項２記載の薄膜トランジスタアレイ基板の製造方法において、第１ホトレジスト層は、実質的透明領域、部分的透明領域、及び実質的不透明領域を包含するマスクを使用して形成され、該実質的不透明領域は第１領域に対応し、部分的透明領域は第２領域に対応することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項８】
薄膜トランジスタアレイ基板の製造方法において、以下のステップ、即ち、
基板を提供し、
第１金属層、ゲート絶縁層、半導体層、オームコンタクト層、及び第２金属層を基板の上方に形成し、それから第１パターン化プロセスを実行してソース／ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域及び画素領域を形成し、
基板上方に層間絶縁層を形成し、第２パターン化プロセスを実行してソース／ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールを形成し、
基板の上方に透明導電層、第３金属層、及びパッシベーション層を形成し、ソース／ドレインコンタクトホール、走査線コンタクトホール及びターミナルコンタクトホール間の電気的接続を達成し、それから第３パターン化プロセスを実行して薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び画素電極を形成するステップ、
を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項９】
請求項８記載の薄膜トランジスタアレイ基板の製造方法において、第１パターン化プロセスが、
一部の第２金属層の上に第１領域と第１領域より厚さが薄い第２領域とを具えた第１ホトレジスト層を形成し、
第１ホトレジスト層により被覆されていない第２金属層、オームコンタクト層、半導体層、ゲート絶縁層、及び第１金属層をエッチングして所定のＴＦＴ領域、走査線領域、データ線領域及び画素領域を画定し、
第１ホトレジスト層の第２領域を除去して第２金属層を露出させ、その後、露出した第２金属層及びその下のオームコンタクト層をエッチングしてソース／ドレイン電極領域とターミナルコンタクト領域を画定する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
請求項８記載の薄膜トランジスタアレイ基板の製造方法において、第２パターン化プロセスが、
一部の層間絶縁層の上に、第３領域と第３領域より厚さが薄い第４領域とを具えた第２ホトレジスト層を形成し、
第２ホトレジスト層に被覆されていない層間絶縁層をエッチングして所定のターミナルコンタクトホール領域を画定し、
第２ホトレジスト層の第４領域を除去して層間絶縁層を露出させ、それから所定のターミナルコンタクトホール領域内の露出した層間絶縁層、その下の半導体層、及びゲート絶縁層をエッチングしてソース／ドレインコンタクトホール、走査線コンタクトホール及びターミナルコンタクトホールを形成する工程、
を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
請求項８記載の薄膜トランジスタアレイ基板の製造方法において、第２パターン化プロセスが、
一部の層間絶縁層の上に、第３領域と第３領域より厚さが薄い第４領域とを具えた第２ホトレジスト層を形成し、
第２ホトレジスト層に被覆されていない層間絶縁層をエッチングして所定のターミナルコンタクトホール領域を画定し、
第２ホトレジスト層の第４領域を除去して層間絶縁層を露出させ、それから露出した層間絶縁層、その下の半導体層、所定のターミナルコンタクトホール領域内の半導体層及びゲート絶縁層をエッチングしてソース／ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールを形成する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
請求項８記載の薄膜トランジスタアレイ基板の製造方法において、第３パターン化プロセスが、
一部のパッシベーション層の上に、第５領域と第５領域より厚さが薄い第６領域とを具えた第３ホトレジスト層を形成し、
第３ホトレジスト層に被覆されていないパッシベーション層及び第３金属層をエッチングして透明導電層を露出させて所定のソース／ドレイン不接続領域を画定する工程、
第３ホトレジスト層の第６領域を除去してパッシベーション層を露出させ、露出したパッシベーション層をエッチングし、
所定のソース／ドレイン不接続領域内の露出した透明導電層をエッチングして、ソース電極とドレイン電極間の電気的接続をＴＦＴ領域と走査線領域間の電気的接続と同様に終結させ、
露出した第３金属層をエッチングしてターミナルコンタクト領域と画素領域内の透明導電層を露出させ、これにより薄膜トランジスタ、走査線、データ線、ターミナルコンタクト、及び画素電極を形成する工程を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
請求項９記載の薄膜トランジスタアレイ基板の製造方法において、第１ホトレジスト層の第２領域は灰化により除去されることを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
請求項９記載の薄膜トランジスタアレイ基板の製造方法において、第１ホトレジスト層は、実質的透明領域、部分的透明領域、及び実質的不透明領域を包含するマスクを使用して形成され、該実質的不透明領域は第１領域に対応し、部分的透明領域は第２領域に対応することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１５】
薄膜トランジスタアレイ基板の製造方法において、以下のステップ、即ち、
基板を提供し、
第１金属層、ゲート絶縁層、半導体層、オームコンタクト層、及び第２金属層を該基板の上方に形成し、その後、第１パターン化プロセスを実行してソース／ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域及び画素領域を画定し、
層間絶縁層を基板の上方に形成し、第２パターン化プロセスを実行してソース／ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールを画定し、
第３金属層、及び基板を保護するためのパッシベーション層を形成し、ソース／ドレインコンタクトホール、データ線コンタクトホール、及びターミナルコンタクトホールの間の電気的接続を達成し、第３パターン化プロセスを実行して薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び反射画素電極を形成するステップを包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１６】
薄膜トランジスタアレイ基板の製造方法において、以下のステップ、即ち、
基板を提供し、
第１金属層、ゲート絶縁層、半導体層、オームコンタクト層、及び第２金属層を該基板の上方に形成し、その後、第１パターン化プロセスを実行してソース／ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域及び画素領域を画定し、
層間絶縁層を基板の上方に形成し、第２パターン化プロセスを実行してソース／ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールを画定し、
第３金属層、及び基板を保護するためのパッシベーション層を形成し、ソース／ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールの間の電気的接続を達成し、第３パターン化プロセスを実行して薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び反射画素電極を形成するステップを包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１７】
請求項１５記載の薄膜トランジスタアレイ基板の製造方法において、第３パターン化プロセスが、
一部のパッシベーション層の上に、第５領域と第５領域より厚さが薄い第６領域とを具えた第３ホトレジスト層を形成し、
第３ホトレジスト層に被覆されていないパッシベーション層及び第３金属層をエッチングして透明導電層を露出させてソース電極とドレイン電極間の電気的接続を、ＴＦＴ領域と走査線領域間の電気的接続と同様に終結させ、
第３ホトレジスト層の第６領域を除去してパッシベーション層を露出させ、露出したパッシベーション層をエッチングして画素領域内の第３金属層を露出させ、これにより薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び反射画素電極を形成する工程、を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１８】
請求項１６記載の薄膜トランジスタアレイ基板の製造方法において、第３パターン化プロセスが、
一部のパッシベーション層の上に、第５領域と第５領域より厚さが薄い第６領域とを具えた第３ホトレジスト層を形成し、
第３ホトレジスト層に被覆されていないパッシベーション層及び第３金属層をエッチングして透明導電層を露出させてソース電極とドレイン電極間の電気的接続を、ＴＦＴ領域と走査線領域間の電気的接続と同様に終結させ、
第３ホトレジスト層の第６領域を除去してパッシベーション層を露出させ、露出したパッシベーション層をエッチングして画素領域内の第３金属層を露出させ、これにより薄膜トランジスタ、走査線、データ線、ターミナルコンタクト及び反射画素電極を形成する工程、を包含することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１９】
請求項１７記載の薄膜トランジスタアレイ基板の製造方法において、第３ホトレジスト層の第６領域は灰化により除去されることを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項２０】
請求項１７記載の薄膜トランジスタアレイ基板の製造方法において、第３ホトレジスト層は、実質的透明領域、部分的透明領域、及び実質的不透明領域を包含するマスクを使用して形成され、該実質的不透明領域は第５領域に対応し、部分的透明領域は第６領域に対応することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法に係り、特に、ホトリソグラフィーステップを減らした薄膜トランジスタアレイ基板の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は主にＴＦＴアレイ基板、カラーフィルタ（ＣＦ）アレイ基板、及びその間に介装された液晶層を包含する。ＴＦＴアレイ基板上にあって、アレイ配列された複数のＴＦＴと、それぞれが一つのＴＦＴに対応する複数の画素電極が複数の画素構造を形成している。更に、各ＴＦＴはゲート、チャネル、ドレイン電極及びソース電極を包含し、液晶ディスプレイ画素ユニットのスイッチ素子として動作する。
【０００３】
通常、ＴＦＴアレイ基板は５つのホトリソグラフィーステップを使用して製造される。第１ホトリソグラフィーステップは第１金属層を画定し、これにより走査線と薄膜トランジスタのゲートを形成する。第２ホトリソグラフィーステップは薄膜トランジスタのチャネルとオームコンタクト層を画定する。第３ホトリソグラフィーステップは第２金属層を画定するのに使用されこれによりデータ線と薄膜トランジスタのソース／ドレイン電極が形成される。第４ホトリソグラフィーステップはパッシベーション層をパターン化する。第５ホトリソグラフィーステップでは、透明導電層をパターン化しこれにより画素電極を形成する。
【０００４】
しかしながら、ＴＦＴ−ＬＣＤデバイスの発展はより大きな活性領域へと向かっており、現在使用されているＴＦＴアレイ基板の製造方法は将来的に多くの問題に遭遇すると思われる。例えば、低い歩留り及び低い生産率の問題を有するであろう。ゆえに、ＴＦＴの製造に使用されるホトリソグラフィーステップを減らすことができれば、即ちＴＦＴ製造時の露光頻度を減らすことができれば、生産時間を減らすことができ、生産率を増すことができ、生産コストを低減できる。
【０００５】
特許文献１には四つのホトリソグラフィーステップを使用したＴＦＴアレイ基板製造方法が記載されている。図１から４を参照されたい。それはＴＦＴの製造プロセスを示す図である。図１に示されるように、第１に、ガラス基板１０、及びガラス基板１０上の銅或いはアルミニウムで形成されたゲート電極１２が提供される。次に、ゲート絶縁層１４、アモルファスシリコン層１６及び金属層１８が順にゲート電極１２の上に形成される。その後、ハーフトーンホトリソグラフィープロセス或いはホトレジストリフロープロセスが実行されてガラス基板１０の上にスリット２２を具えたホトレジスト層２０が形成される。該ハーフトーンホトリソグラフィープロセスは実質的透明領域、部分的透明領域、実質的不透明領域を具えたマスクを使用する。実質的不透明領域は厚いホトレジストが上に形成される領域に対応し、部分的透明領域は、スリット２２或いは薄いホトレジストが上に形成される別の領域に対応する。
【０００６】
図２に示されるように、第１エッチングプロセスが続いて実行されてホトレジスト層２０により被覆されていない金属層１８とアモルファスシリコン層１６が除去される。それから、スリット２２内のホトレジスト層２０が全て除去され、残ったホトレジスト層２０が同時に薄化される。その後、図３に示されるように、第２エッチングプロセスが実行されて残ったホトレジスト層２０に被覆されていない金属層１８が除去され、それからＴＦＴのソース２４及びドレイン２６がこれにより形成される。
【０００７】
最後に、ホトレジスト層２０が除去された後、シリコン酸化物或いはシリコン窒化物で形成されたパッシベーション層２８がガラス基板１０上方に形成され、これは図４に示されるとおりである。こうしてＴＦＴが完成する。
【０００８】
周知の技術はハーフトーンホトリソグラフィープロセス或いはホトレジストリフロープロセスの適用により二種類以上の厚さを有する梯子形態のホトレジスト層を形成する。もしハーフトーンホトリソグラフィープロセス或いはホトレジストリフロー工程を薄膜トランジスタの他の構造を形成するのに適用できれば、ホトリソグラフィーステップを更に減らすことができる。また、歩留りと生産率もこのために増加されうる。
【０００９】
ゆえに、本発明は前述の問題を克服するため三つのホトリソグラフィーステップを使用したＴＦＴアレイ基板の製造方法を提供する。
【００１０】
【特許文献１】米国特許第６，２５５，１３０号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的はＴＦＴアレイ基板の製造方法を提供することにあり、それはハーフトーホトリソグラフィー技術又はホトレジストリフロー技術を利用して３回のホトリソグラフィーステップでＴＦＴアレイ基板のパターン化を行ない、これにより高い良品率と高い生産率を達成できるものとする。
【００１２】
本発明の別の目的は透過型、反射型或いは半透過型液晶ディスプレイ装置に使用されるＴＦＴアレイ基板の映像方法を提供することにある。この方法はハーフトーホトリソグラフィー技術或いはホトレジストリフロー技術を利用して三つのホトリソグラフィーステップでＴＦＴアレイ基板のパターン化を実行し、これにより高い良品率と高い生産率を達成できるものとする。
【００１３】
本発明の目的、新規な特徴、及び長所は添付の図面と合わせた以下の詳細な説明により更に明らかとされる。
【課題を解決するための手段】
【００１４】
上述の目的、特徴及び長所を達成するため、本発明は只三つのホトリソグラフィーステップを使用した薄膜トランジスタ（ＴＦＴ）アレイ基板の製造方法を提供する。該方法は主に以下のステップを包含する。第１に、第１金属層、ゲート絶縁層、半導体層、オームコンタクト層及び第２金属層が基板上方に順に形成される。それから、第１パターン化プロセスが実施されてソース／ドレイン電極領域、走査線／ゲート線領域、データ線領域、ターミナルコンタクト領域及び画素領域が画定される。その後、層間絶縁層が基板上方に形成され、それから第２パターン化プロセスが実行されてソース／ドレインコンタクトホール、データ線或いは走査線コンタクトホール及びターミナルコンタクトホールが画定される。その後、透明導電層（ＬＣＤ装置により選択的に形成される）、第３金属層及びパッシベーション層が順に基板上方に形成される。こうして、ソース／ドレインコンタクトホール、走査線コンタクトホール及びターミナルコンタクトホールが電気的に相互に接続され及び良好に保護される。続いて、第３パターン化プロセスが実行されてＴＦＴ、走査線／ゲート線、データ線、ターミナルコンタク及び画素電極が形成される。上述の第１、第２及び第３パターン化プロセスはハーフトーホトリソグラフィープロセス或いはホトレジストリフロープロセスを使用して、ホトリソグラフィーステップ中に異なる厚さを有する二つの領域を具えたホトレジスト層を形成する。
【００１５】
本発明は添付の図面によって、より詳細に説明される。本発明の技術に習熟する者はこれらの図が本発明を説明する意図を有するが本発明を限定するものではないことを理解すべきである。
【発明の効果】
【００１６】
本発明は三回だけのホトリソグラフィープロセスを使用した進歩的なＴＦＴアレイ基板の製造方法を提供している。さらに、ＴＦＴアレイ基板の歩留りは増し、これにより表示品質は効果的に保証される。
【発明を実施するための最良の形態】
【００１７】
実施例１
図５から図１０は本実施例のプロセスフローを示す図である。図５及び６Ａから６ＤはＴＦＴアレイ基板製造方法の第１パターン化プロセスのプロセスフローを示す。図５は本実施例の第１パターン化プロセスのＴＦＴアレイ基板上のレイアウトを示す平面図である。及び図６Ａから図６Ｄは本実施あ例の第１パターン化プロセスのプロセスフローを示す断面図である。
【００１８】
図６Ａに示されるように、先ず基板３０が提供される。該基板３０はガラス基板、水晶基板、或いはプラスチック基板とされうる。次に、第１金属層３２が基板３０の上に堆積される。該第１金属層３２は薄膜トランジスタのゲート電極形成に用いられ、アルミニウム（Ａｌ）、タングステン（Ｗ）、クロム（Ｃｒ）、銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮx ）、アルミニウム合金、クロム合金、或いはモリブデン（Ｍｏ）で形成されうる。また、第１金属層３２は単層或いは多層構造を有し得る。その後、ゲート絶縁層３４、半導体層３６、及びオームコンタクト層３８が順に第１金属層３２の上に形成される。ゲート絶縁層３４はシリコン酸化物（ＳｉＯx ）、シリコン窒化物（ＳｉＮy ）、或いはシリコン酸窒化物で形成されうる。半導体層３６はアモルファスシリコン（α−Ｓｉ）で形成されうる。オームコンタクト層３８は、例えば、ｎ型ドープシリコン（ｎ+ −Ｓｉ）で形成されえうる。さらに、上述の各層は化学気相堆積（ＣＶＤ）プロセスを使用して形成されうる。その後、第２金属層４０がオームコンタクト層３８の上に形成される。第２金属層４０の材料は第１金属層３２のものと同じであり、アルミニウム、タングステン、クロム、銅、チタン、窒化チタン、アルミニウム合金、クロム合金、モリブデンとされうる。同様に、第２金属層４０の構造は単層或いは多層構造とされうる。
【００１９】
次に、第１パターン化プロセスが実行される。図５及び６Ａに示されるように、ホトレジスト層４３が第２金属層４０の上に形成され、それからハーフトーホトリソグラフィープロセス或いは後続のホトレジストリフロープロセスを伴う非ハーフトーホトリソグラフィープロセスが実行されて第１ホトレジスト層が形成され、それは第１領域４２と第２領域４４を具えている。第２領域４４の厚さは第１領域４２より薄い。さらに、ハーフトーホトリソグラフィープロセスは実質的透明領域、部分的透明領域、及び実質的不透明領域を具えたマスクを使用する。該実質的不透明領域は第１領域４２に対応し、部分的透明領域は第２領域４４に対応する。こうして、単一ホトリソグラフィープロセスで互いに異なる厚さを具えた二つの領域を具えた梯子形状ホトレジスト層を形成できる。
【００２０】
その後、第１ホトレジスト層４３に被覆されていない第２金属層４０、及び第２金属層４０の下のオームコンタクト層３８、半導体層３６、ゲート絶縁層３４、第１金属層３２が順にエッチングされ、これは図６Ｂに示されるとおりである。結果として、図５中に示される所定のＴＦＴ領域４１、走査線領域４５、データ線領域４７、及び画素領域４９が画定される。
【００２１】
続いて、第２領域４４内のホトレジストが灰化により除去され、こうして第２領域４４により被覆されていた第２金属層４０が露出し、これは図６Ｃに示されるとおりである。同時に、第１領域４２のホトレジストが薄くなるが、エッチングプロセスに対する抵抗を維持する。さらに、図６Ｄに示されるように、露出した第２金属層４０及びその下のオームコンタクト層３８がエッチングされて図５中のソース電極領域５１、ドレイン電極領域５３、及びターミナルコンタクト領域５５が画定される。
【００２２】
ここまでで第１パターン化プロセスが完成する。図５に示されるように、ＴＦＴアレイのデータ線を形成するためのデータ線領域４７が予め決定される。データ線領域４７と走査線領域４５の交差点で、データ線領域４７は走査線領域４５に接続しない。更に、データ線領域４７はソース電極領域５１とも接続しない。再び図６Ｄを参照するが、ＴＦＴを構成する全てのゲート電極３２’、オームコンタクト層３８、ゲート絶縁層３４、チャネル３７、ソース電極５２、及びドレイン電極５４が既に形成されている。
【００２３】
図７、及び図８Ａから図８Ｄには本発明の第２パターン化プロセスのプロセスフローが示されている。特に図７は第２パターン化プロセスが実行された時の基板上のレイアウトを示し、図８Ａから図８Ｄはその断面を示す。
【００２４】
図８Ａに示されるように、層間絶縁層６０が基板３０上方に形成される。ゲート絶縁層３４と同様に、層間絶縁層６０はシリコン酸化物、シリコン窒化物、或いはシリコン酸窒化物で形成可能で、及び、同様に、化学気相堆積により形成されうる。
【００２５】
その後、第２パターン化プロセスが実行される。図７及び８Ａに示されるように、ホトレジスト層６３が一部の層間絶縁層６０の上に形成され、第１パターン化プロセスのように、ハーフトーホトリソグラフィー或いはホトレジストリフロープロセスを伴う非ハーフトーホトリソグラフィーが実行されて第２ホトレジスト層６３が形成される。同様に、該第２ホトレジスト層６３は第３領域６２と第４領域６４を具え、第４領域６４の厚さは第３領域６２より薄い。
【００２６】
次に、第２ホトレジスト層６３に被覆されていない層間絶縁層６０及び層間絶縁層６０の下の半導体層３８が順にエッチングされて所定のターミナルコンタクトホール領域６５が画定され、これは図８Ｂに示されるとおりである。
【００２７】
図８Ｃに示されるように、第２ホトレジスト層６３の第４領域６４が灰化により除去されて層間絶縁層６０が露出される。その後、露出した層間絶縁層６０がエッチングされてその下の第２金属層が露出され、これによりソース／ドレインコンタクトホール６６とデータ線コンタクトホール６８が形成され、これは図８Ｄに示されるとおりである。同時に、ゲート絶縁層３４が所定のターミナルコンタクトホール領域６５にてエッチングされ第１金属層３２が露出され、これによりターミナルコンタクトホール６７が形成される。更に、一部の層間絶縁層６０が走査線領域４５及びＴＦＴ間の所定の非接続領域６９にて除去され、これは図８Ｃに示されるとおりである。図８Ｄに示されるように、金属層をエッチングストッパーとなして、層間絶縁層の下の半導体層３８が、所定の非接続領域６９にて更に除去されうる。結果として、ＴＦＴを構築する半導体層３８は走査線領域４５の半導体層３８から隔離され、このためリーク電流の問題は走査線とＴＦＴのチャネル３７の間に起こらない。更に、第１金属層３２の上方の所定の非接続領域６９はゲート電極３３とされて依然としてゲート絶縁層３４により保護されうる。
【００２８】
これまでで第２パターン化プロセスが完成する。
【００２９】
第２パターン化プロセスの一部のプロセスフローは他のエッチング順序に置き換えられ得る。しかしそれに伴う図面はここでは省略する。
【００３０】
同様に、第２ホトレジスト層６３により被覆されていない層間絶縁層６０がエッチングされるが、所定のターミナルコンタクトホール領域６５の下の半導体層３８はエッチング時間を短縮するためすぐにはエッチングされない。
【００３１】
その後、第２ホトレジスト層の第４領域が灰化により除去され、それから第４領域に被覆された層間絶縁層６０がエッチングされて第２金属層４０が露出され、これによりコンタクトホール６６、６８が形成される。同時に、所定の非接続領域６９の層間絶縁層６０とその下の半導体層３８がエッチングにより順に除去される。更に所定のターミナルコンタクトホール領域６５の半導体層３８とその下のゲート絶縁層がエッチングされ第２金属層４０と第１金属層３２が露出されてターミナルコンタクトホール６７が形成される。
【００３２】
結果として、第２パターン化プロセスも完成される。
【００３３】
図９及び図１０Ａから図１０Ｇには本発明の第３パターン化プロセスのプロセスフローが示される。特に図９は第３パターン化プロセスが実行された時の基板上のレイアウトを示し、図１０Ａから図１０Ｄはその断面を示す。
【００３４】
図１０Ａに示されるように、透明導電層７２、第３金属層７４、パッシベーション層７６が基板の上に順に形成されている。該透明導電層７２はインジウム錫酸化物或いはインジウム亜鉛酸化物で形成されうる。第１、第２金属層３２、４０と同様、第３金属層７４はアルミニウム、タングステン、クロム、銅、チタン、窒化チタン、アルミニウム合金、クロム合金、モリブデンで形成されうる。また、第３金属層７４の構造は単層或いは多層構造とされうる。また、パッシベーション層７６の材料は層間絶縁層６０及びゲート絶縁層３４の材料と同じとされうる。ゆえに、ソース／ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホール間の電気的接続が完成され、各金属層が良好に保護される。
【００３５】
その後、第３パターン化プロセスが実行される。図９及び図１０Ａに示されるように、第３ホトレジスト層８３が一部のパッシベーション層７６の上に形成される。第３ホトレジスト層８３は第５領域８２と第６領域８４を具え、第６領域８４の厚さは第５領域８２より薄い。
【００３６】
次に、露出したパッシベーション層７６とその下の第３金属層７４がエッチングにより順に除去されて透明導電層７２が露出され、これにより所定のソース／ドレイン非接続領域８５が画定され、これは図１０Ｂに示されるとおりである。
【００３７】
その後、第３ホトレジスト層８３の第６領域８４が灰化により除去されてパッシベーション層７６が露出され、これは図１０Ｃに示されるとおりである。それから、露出したパッシベーション層７６がエッチングされてその下の第３金属層７４が露出され、これは図１０Ｄに示されるとおりである。
【００３８】
その後、金属透明高導電材料の選択的エッチャントが金属層を破壊することなく所定のソース／ドレイン非接続領域８５にて露出した透明導電層７２を除去するのに使用される。結果として、ソース電極とドレイン電極の電気的接続が終結する。また、所定の非接続領域６９での電気的接続が得られ、これにより走査線とＴＦＴのチャネル３７間の電気的伝導が防止される。
【００３９】
次に、露出した第３金属層７４がエッチングにより除去されてターミナルコンタクト領域５５と画素領域４９の透明導電層７２が露出される。最後に第３ホトレジスト層８３の第５領域８２が除去されてＴＦＴ１、走査線２、データ線３、ターミナルコンタクト４、及び画素電極５が形成され、これは図１０Ｆに示されるとおりである。
【００４０】
または、ＴＦＴ１、走査線２、データ線３、ターミナルコンタクト４、及び画素電極５は露出し第３金属層７４の前に第３ホトレジスト層８３の第５領域８２を除去することにより形成されうる。
【００４１】
以上で第３パターン化プロセスが完成し、ＴＦＴアレイ基板もまた完成する。
【００４２】
実施例１において製造されるＴＦＴアレイ基板は有用で液晶ディスプレイ装置、特に透過型液晶ディスプレイ装置に適用可能である。更に、ドレイン電極領域５３と画素領域４９に被覆された第５領域８２及び第６領域８４は第３パターン化プロセスにおいて調整され、それから画素電極５が、第３金属層７４と一部の露出した透明導電層７２を具えた透過型電極により一部被覆された反射面を有する。結果的に、ＴＦＴアレイ基板は半透過型液晶ディスプレイ装置に使用可能である。このようなＴＦＴアレイの第３金属層はまた単層或いは多層構造を有し得るが、最上層はアルミニウム、クロム、アルミニウム合金、クロム合金或いは銀のような良好な反射率を具えた金属で形成されなければならない。
【００４３】
実施例２
更に、ＴＦＴアレイが反射型液晶ディスプレイ装置に使用される時、画素電極は金属で形成されうる。上述のＴＦＴアレイの製造方法は通常、以下に説明するように第３パターン化プロセスがやや異なる以外は実施例１の方法と同じである。
【００４４】
図９及び１１Ａから１１Ｄは本実施例の第３パターン化プロセスのプロセスフローを示す。図９は第３パターン化プロセスが実行された時のレイアウトを示す平面図であり、図１１Ａから図１１Ｄはその断面図を示す。
【００４５】
図１１Ａに示されるように、第３金属層７４及びパッシベーション層７６は順に基板の上方に堆積される。第３金属層７４はアルミニウム、タングステン、クロム、銅、チタン、窒化チタン、モリブデン、アルミニウム合金、クロム合金、又は銀で形成され、その構造は単層或いは多層構造とされ得るが、最上層はアルミニウム、クロム、アルミニウム合金、クロム合金、或いは銀のような良好な反射率を具えた材料で形成されなければならない。パッシベーション層７６に関しては、その材料は層間絶縁層６０或いはゲート絶縁層３４と同じとされうる。結果的に、全てのコンタクトホール間の電気的接続が完成され、及び回路を形成する金属線が良好に保護される。本実施例では、続くマルチエッチングのために、パッシベーション層７６の厚さは所定厚さＴより小さくなければならず、Ｔは層間絶縁層６０の厚さの半分とゲート絶縁層３４の厚さの半分の間の薄い方の厚さを示す。パッシベーション層７６の厚さが層間絶縁層６０の厚さの半分及びゲート絶縁層３４の厚さの半分よりも薄くなければならない理由については後で説明する。
【００４６】
次に、第３パターン化プロセスが実行される。図９及び図１１Ａに示されるように、第３ホトレジスト層８３が一部のパッシベーション層７６の上に形成され、それは第５領域８２と第５領域８２より厚さが薄い第６領域８４を包含する。
【００４７】
その後、第３ホトレジスト層８３で被覆されていないパッシベーション層７６及び第３金属層７４が順にエッチングされて層間絶縁層６０が露出され、これによりソース電極とドレイン電極間の電気的接続が、所定の非接続領域６９での電気的接続と同様に終結され、これは図１１Ｂに示されるとおりである。ゆえに、走査線及びＴＦＴのチャネル３７間の電気的伝導が防止される。
【００４８】
その後、第３ホトレジスト層８３の第６領域８４が灰化により除去されて一部のパッシベーション層７６が露出され、これは図１１Ｃに示されるとおりである。それから、露出したパッシベーション層７６がエッチングされて第３金属層７４がターミナルコンタクト領域５５及び画素領域４９にて露出され、これは図５に示されるとおりである。当然、走査線領域４５の未被覆の層間絶縁層６０及び所定の非接続領域６９の一部の未被覆のゲート絶縁層３４は同様にエッチングされる。しかし、残った絶縁層はそれらのもとの厚さの半分より厚く、依然として薄膜トランジスタと走査線を保護する。
【００４９】
最後に第３ホトレジスト層８３の第５領域８２が除去されてＴＦＴ１、走査線２、データ線３、ターミナルコンタクト４、及び光を反射する第３金属層７４を具えた反射型画素電極６が形成される。
【００５０】
実施例３
本実施例はほとんどが実施例１と同じであるが、パターン化プロセスに使用されるマスクのパターンが以下のように僅かに改変されている。実施例３と同じ図面、及び符号を参照して説明する。
【００５１】
図１２は本実施例においての第１パターン化プロセスが実行された時の基板上のレイアウトを示す平面図である。走査線４５はＴＦＴアレイの走査線を形成するために予め決定される。走査線領域４５はデータ線領域４７と交差する時に終結し、該データ線領域４７は実施例１とは異なり第２及び第３パターン化プロセスに使用されるマスクパターンに影響を与える。第１パターン化プロセスの後、ソース／ドレイン電極領域、走査線領域、データ線領域、ターミナルコンタクト領域、及び画素領域が画定される。
【００５２】
次に、層間絶縁層が基板の上方に形成される。第２パターン化プロセスにより、ソース／ドレインコンタクトホール、走査線コンタクトホール、及びターミナルコンタクトホールが形成される。
【００５３】
最後に透明導電層がＬＣＤ装置のタイプにより選択的に基板の上方に形成され、それから第３金属層及びパッシベーション層が順に形成される。結果として、これらのコンタクトホール間の電気的接続が達成され、これらのコンタクトホールが良好に保護される。その後、ＴＦＴ、走査線、データ線、ターミナルコンタクト、及び画素電極が第３パターン化プロセスにより形成される。
【００５４】
ここまでで別のＴＦＴアレイが完成する。
【００５５】
上述の各実施例から、本発明は三回だけのホトリソグラフィープロセスを使用した進歩的なＴＦＴアレイ基板の製造方法を提供している。さらに、ＴＦＴアレイ基板の歩留りは増し、これにより表示品質は効果的に保証される。
【００５６】
本発明は上述の好ましい実施例との関係において説明されるが、これらの実施例は本発明の説明するだけであり、特許請求範囲の記載により規定される本発明の精神及び範囲から逸脱せずに各種形式及び細部の改変をなしうる。
【図面の簡単な説明】
【００５７】
【図１】従来の技術のＴＦＴの製造のプロセスフロー表示図である。
【図２】従来の技術のＴＦＴの製造のプロセスフロー表示図である。
【図３】従来の技術のＴＦＴの製造のプロセスフロー表示図である。
【図４】従来の技術のＴＦＴの製造のプロセスフロー表示図である。
【図５】本発明の第１実施例の第１パターン化プロセスの基板上のレイアウトを示す平面図である。
【図６Ａ】本発明の第１実施例の第１パターン化プロセスのプロセスフローの表示図である。
【図６Ｂ】本発明の第１実施例の第１パターン化プロセスのプロセスフローの表示図である。
【図６Ｃ】本発明の第１実施例の第１パターン化プロセスのプロセスフローの表示図である。
【図６Ｄ】本発明の第１実施例の第１パターン化プロセスのプロセスフローの表示図である。
【図７】本発明の第１実施例の第２パターン化プロセスの基板上のレイアウトを示す平面図である。
【図８Ａ】本発明の第１実施例の第２パターン化プロセスのプロセスフローの表示図である。
【図８Ｂ】本発明の第１実施例の第２パターン化プロセスのプロセスフローの表示図である。
【図８Ｃ】本発明の第１実施例の第２パターン化プロセスのプロセスフローの表示図である。
【図８Ｄ】本発明の第１実施例の第２パターン化プロセスのプロセスフローの表示図である。
【図９】本発明の第１実施例の第３パターン化プロセスの基板上のレイアウトを示す平面図である。
【図１０Ａ】本発明の第１実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１０Ｂ】本発明の第１実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１０Ｃ】本発明の第１実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１０Ｄ】本発明の第１実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１０Ｅ】本発明の第１実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１０Ｆ】本発明の第１実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１０Ｇ】本発明の第１実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１１Ａ】本発明の第２実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１１Ｂ】本発明の第２実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１１Ｃ】本発明の第２実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１１Ｄ】本発明の第２実施例の第３パターン化プロセスのプロセスフローの表示図である。
【図１２】本発明の第３実施例の第１パターン化プロセスの基板上のレイアウトを示す平面図である。
【符号の説明】
【００５８】
１  ＴＦＴ
２  走査線
３  データ線
４  ターミナルコンタクト
５  画素電極
６  ガラス基板
１２  ゲート電極
１４  ゲート絶縁層
１６  アモルファスシリコン層
１８  金属層
２０  金属層
２２  スリット
２４  ソース
２６  ドレイン
２８  パッシベーション層
３０  基板
３２  第１金属層
３２’  ゲート電極
３３  ゲート電極
３４  ゲート絶縁層
３６  半導体層
３７  チャネル
３８  半導体層
４０  第２金属層
４１  所定のＴＦＴ領域
４２  第１領域
４３  第１ホトレジスト層
４４  第２領域
４５  走査線領域
４７  データ線領域
４９  画素領域
５１  ソース電極領域
５２  ソース電極
５３  ドレイン電極領域
５４  ドレイン電極
５５  ターミナルコンタクト領域
６０  層間絶縁層
６２  第３領域
６３  第２ホトレジスト層
６４  第４領域
６５  所定のターミナルコンタクトホール領域
６６  コンタクトホール
６７  ターミナルコンタクトホール
６８  コンタクトホール
６９  所定の非接続領域
７２  透明導電層
７４  第３金属層
７６  パッシベーション層
８２  第５領域
８３  第３ホトレジスト層
８４  第６領域
８５  所定のソース／ドレイン非接続領域
【図１】
2006285163.tif 000003
【図２】
2006285163.tif 000004
【図３】
2006285163.tif 000005
【図４】
2006285163.tif 000006
【図５】
2006285163.tif 000007
【図６Ａ】
2006285163.tif 000008
【図６Ｂ】
2006285163.tif 000009
【図６Ｃ】
2006285163.tif 000010
【図６Ｄ】
2006285163.tif 000011
【図７】
2006285163.tif 000012
【図８Ａ】
2006285163.tif 000013
【図８Ｂ】
2006285163.tif 000014
【図８Ｃ】
2006285163.tif 000015
【図８Ｄ】
2006285163.tif 000016
【図９】
2006285163.tif 000017
【図１０Ａ】
2006285163.tif 000018
【図１０Ｂ】
2006285163.tif 000019
【図１０Ｃ】
2006285163.tif 000020
【図１０Ｄ】
2006285163.tif 000021
【図１０Ｅ】
2006285163.tif 000022
【図１０Ｆ】
2006285163.tif 000023
【図１０Ｇ】
2006285163.tif 000024
【図１１Ａ】
2006285163.tif 000025
【図１１Ｂ】
2006285163.tif 000026
【図１１Ｃ】
2006285163.tif 000027
【図１１Ｄ】
2006285163.tif 000028
【図１２】
2006285163.tif 000029
【外国語明細書】
2006285163.tif 000030
2006285163.tif 000031
2006285163.tif 000032
2006285163.tif 000033
2006285163.tif 000034
2006285163.tif 000035
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2006285163.tif 000038
2006285163.tif 000039
2006285163.tif 000040
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2006285163.tif 000044
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