(57)【要約】【課題】  チャージ・ポンプ回路の電流能力のばらつきを低減する。【解決手段】  チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１と発振回路１２３の容量素子の容量膜（酸化絶縁膜）が実質的に同一となるように、チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１と発振回路１２３の容量素子が形成される。さらに好ましくは、容量素子Ｃ１と容量素子Ｃ２は、同一プロセスにおいて同時に形成される。各容量素子の容量膜をこのように形成することによって、容量素子Ｃ１と容量素子Ｃ２の容量膜のばらつきに起因する容量比のばらつきを大きく低減し、チャージ・ポンプ回路１１０の電流能力Ｉｃｐのばらつきを低減することができる。【選択図】  図１
2006005099.tif 000002
【特許請求の範囲】
【請求項１】
転送される電荷を一時的に蓄積する複数の容量素子を備えるチャージ・ポンプ回路と、
前記チャージ・ポンプ回路の複数の容量素子のそれぞれにクロック信号を出力する発振回路と、を備え、
前記複数の容量素子の容量膜と、前記発振回路の発振周波数を規定する容量成分の容量膜とは、厚みが実質的に同一である、
半導体回路装置。
【請求項２】
前記発振回路は、前記容量成分として作用する容量素子を備え、
前記チャージ・ポンプ回路の複数の容量素子の容量膜と、前記発振回路の容量素子の容量膜とは、厚みが実質的に同一である、
請求項１に記載の半導体回路装置。
【請求項３】
前記発振回路は、前記容量成分として作用するＭＯＳトランジスタを備え、
前記ＭＯＳトランジスタのゲート絶縁膜と、前記チャージ・ポンプ回路の複数の容量素子の容量膜とは、厚みが実質的に同一である、
請求項１に記載の半導体回路装置。
【請求項４】
転送された電荷を一時的に蓄積する複数の容量素子を備えるチャージ・ポンプ回路と、
前記チャージ・ポンプ回路の複数の容量素子のそれぞれにクロック信号を出力する発振回路と、を備え、
前記複数の容量素子の容量膜と、前記発振回路の発振周波数を規定する容量成分の容量膜とは、同一プロセスにおいて形成されている、
半導体回路装置。
【請求項５】
前記発振回路は、前記容量成分として作用する容量素子を備え、
前記チャージ・ポンプ回路の複数の容量素子の容量膜と、前記発振回路の容量素子の容量膜とは、同一プロセスにおいて形成されている、
請求項４に記載の半導体回路装置。
【請求項６】
前記発振回路は、前記容量成分として作用するＭＯＳトランジスタを備え、
前記ＭＯＳトランジスタのゲート絶縁膜と、前記チャージ・ポンプ回路の複数の容量素子の容量膜とは、同一プロセスにおいて形成されている、
請求項４に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は昇圧回路を含む半導体回路装置に関し、特に、チャージ・ポンプ回路とチャージ・ポンプ回路を制御する発振回路を備える昇圧回路を含む半導体回路装置に関する。
【背景技術】
【０００２】
フラッシュ・メモリなどの不揮発性半導体記憶装置は、電気的に消去、書き換えが可能であり、また、電源を切ってもデータが消えないため、携帯電話、デジタル・カメラ、パソコンのＢＩＯＳの記憶など、多くの用途に使用されている。上記のような不揮発性半導体記憶装置においては、メモリ・セルに電流を供給し、流れる電流値を検出することによってメモリ・セルに記憶されているデータが読み出される。
【０００３】
このような不揮発性メモリにおいて、メモリ・セルを駆動するためには、電源電圧よりも高い電圧が必要とされる。このように、電源電圧よりも高い電圧を生成するための回路として、チャージ・ポンプ型の昇圧回路が広く利用されている（例えば、特許文献１を参照）。図６は、従来の技術におけるチャージ・ポンプ型昇圧回路の概略構成を示す回路図である。図６に示すように、チャージ・ポンプ型昇圧回路６００は、チャージ・ポンプ回路６１０と、チャージ・ポンプ回路６１０を制御する制御回路６２０を備えている。チャージ・ポンプ回路６１０の出力Ｖｏｕｔ１は、負荷６３０に出力される。負荷６３０は、例えば、メモリ・セルが含まれる。
【０００４】
チャージ・ポンプ回路６１０において、ダイオード接続されたＮＭＯＳトランジスタＴｒ1と容量素子Ｃ１からなる複数の回路が、電源Ｖｄｄから出力までの間において直列に接続されている。図６の例においては、２つ容量素子Ｃ１と３つのＮＭＯＳトランジスタＴｒ１が例示されている。相補的な２相のクロック信号を容量素子に入力することによって電源電圧Ｖｄｄを利用して各容量素子Ｃ１を充電し、電荷を出力側転送していくことによって、電源電圧Ｖｄｄよりも高い出力電圧Ｖｏｕｔ1を生成することができる。
【０００５】
制御回路６２０は、チャージ・ポンプ回路６１０の出力電圧Ｖｏｕｔ1が一定の値になるように、クロック信号の供給と停止を繰り返すことによってチャージ・ポンプ回路６１０を制御する。制御回路６２０は、チャージ・ポンプ回路６１０の出力電圧を分圧する分圧回路６２１、分圧回路６２１の出力と基準電圧を比較するコンパレータ６２２、コンパレータ６２２の出力に応じて発振動作を行う発振回路６２３、発振回路６２３からの出力に応じてチャージ・ポンプ回路６１０の容量素子Ｃ１に相補的なクロック信号を出力する駆動回路６２４を備えている。
【０００６】
チャージ・ポンプ型昇圧回路６００の回路動作について説明する。起動時において、出力電圧Ｖｏｕｔ1は０である。コンパレータ６２２は、分圧回路６２１によって分圧された出力電圧Ｖｏｕｔ１と基準電圧Ｖｒｅｆを比較し、比較信号を発信回路６２３に出力する。発振回路６２３は、コンパレータ６２２からの比較信号に応じて、クロック信号を出力する。クロック信号は駆動回路６２４に入力され、相補的な２相のクロック信号に変換されて、チャージ・ポンプ回路６１０の容量素子に入力される。チャージ・ポンプ回路６１０はクロック信号に応じてチャージ動作を行い、出力電圧Ｖｏｕｔ１を昇圧する。
【０００７】
出力電圧Ｖｏｕｔ１が上昇すると、分圧回路６２１の出力が基準電圧Ｖｒｅｆよりも大きくなり、コンパレータ６２２の比較信号が変化する。発振回路６２３は、コンパレータ６２２からの比較信号の変化に応じて、クロック信号の出力を停止する。チャージ・ポンプ回路６１０は昇圧動作を停止する。出力電圧Ｖｏｕｔ１が低下すると、制御回路６２０はクロック信号の供給を開始し、チャージ・ポンプ回路６１０の昇圧動作が再開される。以下、同様の動作が繰り返され、出力電圧Ｖｏｕｔ１が一定に保たれる。
【０００８】
図７は、典型的な発振回路６２３の一部構成を示す回路図である。図７の回路構成は、例えば、非特許文献１に開示されている。図７に示すように、発振回路６２３において、ＮＭＯＳトランジスタＴｒ２及びＮＭＯＳトランジスタＴｒ２のドレインと電源Ｖｄｄとの間の接続された抵抗素子Ｒを含むソース接地回路と、ソース接地回路の出力に接続された容量素子Ｃ２とから構成される回路が、複数段直列に接続されている。図７の例においては、３段の回路が直列に接続されている。
【０００９】
【特許文献１】特開２００３−２４２７９０号公報
【非特許文献１】「アナログＣＭＯＳ集積回路」  Behzad Razavi  著／黒田忠広  監訳、丸善株式会社、p590
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図７に示された発振回路の周波数ｆは、容量素子Ｃ２の容量値に反比例する。一方、図６に示されたチャージ・ポンプ回路６１０の電流能力Ｉｃｐは、発振回路６２３の発振周波数ｆと、チャージ・ポンプ回路６１０の容量素子Ｃ１の容量値に比例する。従来のチャージ・ポンプ型昇圧回路６００においては、チャージ・ポンプ回路６１０は電源電圧を昇圧するため、容量素子Ｃ１は高耐圧素子として形成することが必要とされている。一方、発振回路６２３においては、容量素子Ｃ２の面積を小さくするために、低耐圧素子として容量素子Ｃ２が形成されていた。
【００１１】
半導体回路装置においては、製造におけるばらつきを避けることができないが、従来技術にように、チャージ・ポンプ回路６１０の容量素子Ｃ１と発振回路６２３の容量素子Ｃ２を異なる耐圧素子として形成することによって、チャージ・ポンプ回路６１０の電流能力Ｉｃｐにばらつきが生ずる問題があった。電流能力Ｉｃｐのばらつきのために、それを考慮したマージンの設計が必要となり、昇圧回路６００のサイズ増大及びそれに伴う消費電力の増加につながっていた。
【００１２】
本発明は上記のような事情を背景としてなされたものであって、チャージ・ポンプ型昇圧回路において、電流能力のばらつきを低減することを目的とする。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるだろう。
【課題を解決するための手段】
【００１３】
本発明の第１の態様に係る半導体回路装置は、転送される電荷を一時的に蓄積する複数の容量素子を備えるチャージ・ポンプ回路と、前記チャージ・ポンプ回路の複数の容量素子のそれぞれにクロック信号を出力する発振回路と、を備え、前記複数の容量素子の容量膜と、前記発振回路の発振周波数を規定する容量成分の容量膜とは、厚みが実質的に同一である。この構成を有することによって、チャージ・ポンプ回路の電流能力のばらつきを低減することができる。
【００１４】
前記発振回路は、前記容量成分として作用する容量素子を備え、前記チャージ・ポンプ回路の複数の容量素子の容量膜と、前記発振回路の容量素子の容量膜とは、厚みが実質的に同一であることができる。あるいは、前記発振回路は、前記容量成分として作用するＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのゲート絶縁膜と、前記チャージ・ポンプ回路の複数の容量素子の容量膜とは、厚みが実質的に同一であることができる。
【００１５】
本発明の第２の態様に係る半導体回路装置は、転送された電荷を一時的に蓄積する複数の容量素子を備えるチャージ・ポンプ回路と、前記チャージ・ポンプ回路の複数の容量素子のそれぞれにクロック信号を出力する発振回路と、を備え、前記複数の容量素子の容量膜と、前記発振回路の発振周波数を規定する容量成分の容量膜とは、同一プロセスにおいて形成されている。この構成を有することによって、チャージ・ポンプ回路の電流能力のばらつきを低減することができる。
【００１６】
前記発振回路は、前記容量成分として作用する容量素子を備え、前記チャージ・ポンプ回路の複数の容量素子の容量膜と、前記発振回路の容量素子の容量膜とは、同一プロセスにおいて形成されていることができる。あるいは、前記発振回路は、前記容量成分として作用するＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのゲート絶縁膜と、前記チャージ・ポンプ回路の複数の容量素子の容量膜とは、同一プロセスにおいて形成されていることができる。
【発明の効果】
【００１７】
本発明によれば、チャージ・ポンプ回路の電流能力のばらつきを低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。
【００１９】
図１は、本実施形態における昇圧回路１００の概略構成を示す図である。昇圧回路１００は、例えば、フラッシュ・メモリのような不揮発性半導体記憶装置などにおいて使用されている。昇圧回路１００は、チャージ・ポンプ回路１１０及びチャージ・ポンプ回路１１０を制御するチャージ・ポンプ制御回路１２０を備えている。チャージ・ポンプ回路１１０の出力には負荷１８０が接続されている。負荷１８０は、例えば、フラッシュ・メモリのメモリ・セルなどが該当する。チャージ・ポンプ回路１１０は、電源電圧Ｖｄｄを昇圧して出力し、その出力電圧Ｖｏｕｔ１は、チャージ・ポンプ制御回路１２０の制御において、所定の一定出力となるように制御される。
【００２０】
チャージ・ポンプ回路１１０は、電源Ｖｄｄと出力Ｖｏｕｔ１の間において直列に接続され、電荷の転送を制御する複数の（図１においてはｎ＋１個）ＮＭＯＳトランジスタＴｒ１と、各トランジスタの間のノードに接続され転送電荷を一時的に蓄積する複数の容量素子Ｃ１とを備えている。従って、図１において、全部でｎの容量素子Ｃ１が示されている。各ＮＭＯＳトランジスタＴｒ１はダイオード接続されており、そのゲートとドレインが短絡されている。又、隣り合うＮＭＯＳトランジスタＴｒ１のソースとドレインが接続されている。
【００２１】
各ＮＭＯＳトランジスタＴｒ１の間のノードに容量素子Ｃ１の一端が接続され、容量素子Ｃ１の他端には、チャージ・ポンプ制御回路１２０からの制御信号が入力される。容量素子Ｃ１のそれぞれにクロック信号が入力されることによって、電荷が出力側の容量素子に転送され、出力電圧を昇圧することができる。
【００２２】
チャージ・ポンプ制御回路１２０は、抵抗分圧回路１２１、コンパレータ１２２、発振回路１２３及び駆動回路１２４を備えている。抵抗分圧回路１２１は、直列接続された抵抗Ｒ１、Ｒ２から構成されており、その中間ノードから出力Ｖｏｕｔ２を出力する。コンパレータ１２１は、抵抗分圧回路１２１によって分圧されたチャージ・ポンプ回路１１０の出力Ｖｏｕｔ１と基準レベルＶｒｅｆを比較して、その大小関係に応じた比較信号Ｖｏｕｔ３を出力する。抵抗分圧回路１２１の出力Ｖｏｕｔ２が、コンパレータ１２２の非反転入力に入力され、基準レベルＶｒｅｆが反転入力に入力されている。
【００２３】
コンパレータ１２２の出力は発振回路１２３に接続されている。発振回路１２３は、コンパレータ１２２からの出力Ｖｏｕｔ３に応じて、クロック信号もしくは所定の固定電位をＶｏｕｔ４として出力する。具体的には、Ｌレベルの信号が入力されている間は、発振回路１２３はクロック信号（Ｖｏｕｔ４）を出力し、Ｈレベルの信号が入力されている間は、発振回路１２３は固定電位のＶｏｕｔ４を出力する。発振回路１２３の構成については、後に説明される。駆動回路１２４は、発振回路１２３からの出力を反転した出力Ｖｏｕｔ５と、Ｖｏｕｔ５と相補的な関係にあるＶｏｕｔ６を、制御信号として出力する。Ｖｏｕｔ５は奇数番目の容量素子Ｃ１（２ｋ−１）に入力され、Ｖｏｕｔ６は偶数番目の容量素子Ｃ１（２ｋ）に入力される。
【００２４】
図１に示された昇圧回路１００の動作について説明する。図２（ａ）は、チャージ・ポンプ制御回路１２０から容量素子Ｃ１に入力される相補的なクロック信号Ｖｏｕｔｏ５、Ｖｏｕｔ６を示している。チャージ・ポンプ回路１１０は、容量素子Ｃ１に入力される相補的なクロック信号に応じて電荷をＶｄｄ側から出力Ｖｏｕｔ１側へ転送することによって、電源電圧Ｖｄｄを昇圧して出力する。出力電圧Ｖｏｕｔ１は、概算的には、ＮＭＯＳトランジスタＴｒ１の閾値電圧をＶｔｈ、トランジスタの段数を図１のように（ｎ＋１）とすると、（Ｖｄｄ×（ｎ＋１）−Ｖｔｈ×（ｎ＋１））まで昇圧することができる。本昇圧回路１００は、基準電圧Ｖｒｅｆ＝Ｖｏｕｔ１×Ｒ２／（Ｒ１＋Ｒ２）（＝Ｖｏｕｔ２）となるように、出力電圧Ｖｏｕｔ１を制御する。
【００２５】
昇圧回路１００の全体の動作について説明する。図２（ｂ）は、出力電圧Ｖｏｕｔ１、コンパレータ出力Ｖｏｕｔ３の関係を示している。出力電圧Ｖｏｕｔ1は、回路動作を説明するために模式的に示されている。動作開始時において、出力電圧Ｖｏｕｔ１は、「０」となっている。抵抗分圧回路１２１の出力Ｖｏｕｔ２も「０」であり、Ｖｒｅｆよりも小さい値となっている。このため、コンパレータの出力Ｖｏｕｔ３は「Ｌ」となる。発振回路１２３はクロック信号を出力し、駆動回路１２４から相補的なクロック信号Ｖｏｕｔ５、Ｖｏｕｔ６がチャージ・ポンプ回路１１０の容量素子Ｃ１に入力される。クロック信号が入力されている間、チャージ・ポンプ回路１１０は出力電圧Ｖｏｕｔ１を昇圧する。
【００２６】
出力電圧Ｖｏｕｔ１が上昇し、基準電圧Ｖｒｅｆ＜Ｖｏｕｔ1×Ｒ２／（Ｒ１＋Ｒ２）となると、抵抗分圧回路１２１の出力Ｖｏｕｔ２が基準電圧Ｖｒｅｆよりも大きくなるため、コンパレータの出力Ｖｏｕｔ３が「Ｈ」となる。コンパレータの出力Ｖｏｕｔ３が「Ｈ」となると、発振回路１２３はクロック信号の出力から、固定電位出力にＶｏｕｔ４を変化させる。駆動回路１２４は固定電位Ｖｏｕｔ５、６を出力し、チャージ・ポンプ回路１１０は昇圧動作（チャージ動作）を停止する。
【００２７】
出力電位Ｖｏｕｔ１が徐々に低下し、基準電圧Ｖｒｅｆ＞Ｖｏｕｔ1×Ｒ２／（Ｒ１＋Ｒ２）となると、コンパレータ出力Ｖｏｕｔ３が「Ｈ」から「Ｌ」に変化し、発振回路１２３がクロック信号の出力を開始する。クロック信号の入力に応答して、チャージ・ポンプ回路１１０が昇圧動作を開始する。以下、上記の動作を繰り返すことによって、出力電圧Ｖｏｕｔ１が予め定められた電圧値に維持される。
【００２８】
図３は、本形態の発振回路１２３の概略構成を示す回路図である。図３に示すように、発振回路１２３は、直列に接続された複数のインバータ回路３０１を備えている。図３の例においては、４つのインバータ回路３０１が示されている。インバータ回路３０１としては、通常のＣＭＯＳインバータ回路を使用することができる。各インバータ回路３０１の出力には抵抗素子Ｒ３（Ｒ３１−Ｒ３４）と容量素子Ｃ２（Ｃ２１−Ｃ２４）が接続されている。抵抗素子Ｒ３は、インバータ回路３０１間において直列に接続され、容量素子Ｃ２の一端は、本例ではグランドに接続されている。
【００２９】
発振回路１２３は、直列に接続されたインバータ回路３０１の前段に、ＮＡＮＤ回路３２０を備えている。ＮＡＮＤ回路３２０の出力と初段のインバータ回路３１０ａの間には、抵抗素子Ｒ３５と容量素子Ｃ２５が接続されている。これらは、インバータ回路３０１間の抵抗素子Ｒ３１−３４と容量素子Ｃ２１−２４と同様の態様で接続されている。ＮＡＮＤ回路３２０の一つの入力には、インバータ回路３３０を介して、コンパレータ１２２の出力Ｖｏｕｔ３が入力される。また、もう一方の入力には、直列接続されたインバータ回路３０１、抵抗素子Ｒ３、そして容量素子Ｃ２からなる回路の最終段の出力が入力される。発振回路１２３の出力信号は、抵抗素子Ｒ３５と初段インバータ回路３０１ａの間のノード（初段インバータ回路３０１ａの入力）から出力される。
【００３０】
発振回路１２３の発振周波数は、発振回路１２３内の容量素子Ｃ２の容量値に逆比例する。つまり、
ｆ∝１／Ｃ２
の関係が存在する。一方、チャージ・ポンプ回路１１０の電流能力Ｉｃｐは、発振回路１２３の周波数ｆ、チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１の容量値、そして電源電圧に比例する。つまり
Ｉｃｐ∝ｆ＊Ｃ１＊Ｖｄｄ
の関係が存在する。
【００３１】
上記２つの関係式から、チャージ・ポンプ回路１１０の電流能力Ｉｃｐと、チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１、発振回路１２３の容量素子Ｃ２の関係は、
Ｉｃｐ∝Ｖｄｄ＊Ｃ１／Ｃ２
となる。つまり、チャージ・ポンプ回路１１０の電流能力Ｉｃｐは、チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１と発振回路１２３の容量素子Ｃ２の容量比に比例する。
【００３２】
本形態において、チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１と発振回路１２３の容量素子Ｃ２の容量膜（酸化絶縁膜）が実質的に同一となるように、チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１と発振回路１２３の容量素子Ｃ２が形成される。さらに好ましくは、容量素子Ｃ１と容量素子Ｃ２は、同一プロセスにおいて同時に形成される。各容量素子の容量膜をこのように形成することによって、容量素子Ｃ１と容量素子Ｃ２の容量膜のばらつきに起因する容量比のばらつきを大きく低減することができる。容量比のばらつきが減少することによって、チャージ・ポンプ回路１１０の電流能力Ｉｃｐのばらつきが低減され、設計マージンを確保することが可能となる。
【００３３】
つまり、同一厚さの容量膜を備える場合、特に、同一プロセスでこれらを形成する場合、チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１と発振回路１２３の容量素子Ｃ２の容量膜のばらつきは、同程度のばらつきとなる。上記のように、チャージ・ポンプ回路１１０の電流能力Ｉｃｐは、容量素子Ｃ１と容量素子Ｃ２の容量比に比例する。
【００３４】
容量素子Ｃ１と容量素子Ｃ２の容量膜のばらつきが同じ程度である場合、容量膜のばらつきによって容量比は実質的には一定に保たれる。このため、容量膜のばらつき（容量値のばらつき）が生じても、チャージ・ポンプ回路１１０の電流能力Ｉｃｐはほぼ一定に保たれる。このため、チャージ・ポンプ回路１１０の電流能力Ｉｃｐのばらつきが大きく低減され、設計マージンを確保することが可能となる。このため昇圧回路の小型化及びそれに伴う消費電力の低減の効果を奏することができる。
【００３５】
チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１には昇圧のために高電圧が印加されるため、耐圧の高い素子を使用する必要がある。耐圧の高い容量素子は、容量膜を厚く形成することによって形成することができる。発振回路１２３の容量素子Ｃ２も同様に、耐圧の高い素子を使用する。発振回路１２３のためには、高耐圧素子である必要はないが、上記のように容量膜のばらつきによるＩｃｐのばらつきを低減するため、発振回路１２３の容量素子Ｃ２の容量膜も容量素子Ｃ１と同一の厚さで、さらに好ましくは同一のプロセスで同時に形成される。
【００３６】
図４は、容量素子Ｃ１、Ｃ２の概略的なデバイス構成を示す模式図である。図４はＰ型基板上に容量素子を形成する例が示されている。図４に示すように、容量素子は、Ｐ型基板４０１上形成された容量酸化膜４０２、容量酸化膜上に形成されたメタル層４０３、Ｐ型基板内に形成されたＰ＋拡散領域４０４、そして、Ｐ＋拡散領域上に形成されたメタル層４０５から構成されている。メタル層４０３、４０５は、アルミニウムあるいは銅などによって形成することができる。容量酸化膜４０２の膜厚を制御することによって、容量素子の容量値を決定することができる。高耐圧素子は、厚い容量酸化膜４０２を備えている。容量酸化膜４０２は、熱酸化法などの通常の半導体プロセスによって形成することができる。
【００３７】
図３の発振回路１２３は、インバータ回路３０１の間に容量素子Ｃ２が接続されているが、ＭＯＳトランジスタのゲート容量を利用することによって、この容量素子を使用することなく発振回路を形成することも可能である。図５（ａ）は、容量素子を有してない発振回路５１０の構成例を示している。複数のインバータ回路５１１を直列に接続することによって、容量素子を使用しない発振回路を構成することができる。直列に接続されたインバータ回路の前段には、上記に示されたＮＡＮＤ回路３２０とＮＡＮＤ回路３２０の入力に接続されたインバータ回路３３０が接続されている。発振回路５１０の周波数ｆを決定する容量成分は、インバータ回路５１１に含まれるＭＯＳトランジスタのゲート容量が担うことができる。
【００３８】
図５（ｂ）は、典型的なＮＭＯＳトランジスタのデバイス構成の概略を示す模式図である。図５（ｂ）は、Ｐ型基板上に形成されたＮＭＯＳトランジスタ５５０が示されている。よく知られているように、ＮＭＯＳトランジスタ５５０は、ポリシリコンで形成可能なゲート５５１、ゲート５５１とＰ型基板５５２の間に形成されたゲート酸化膜５５３、ソース／ドレインとなるＮ＋拡散領域５５４、５５５を備えている。図５（ｂ）の例においては、ＭＯＦＥＴ５５０は他の素子と絶縁分離膜５５６によって分離される。尚、ＭＯＳトランジスタの製造方法は広く知られた技術であり、説明は省略される。
【００３９】
上記のように、ＭＯＳトランジスタ５５０は、ゲート電極５５１とＰ型基板５５２との間にゲート酸化膜５５３が形成されている。このゲート酸化膜５５３を厚く形成することによって、高耐圧素子としてのＭＯＳトランジスタを形成することができる。ゲート酸化膜５５３の形成は、容量素子と同様に、熱酸化法などの通常の半導体プロセスによって形成することができる。
【００４０】
チャージ・ポンプ回路１１０の押し上げ容量素子Ｃ１の容量膜と、発信回路１２４を形成するＭＯＳトランジスタ５５０のゲート酸化膜５５３を同一の厚さにおいて形成する、特に、同一プロセスにおいて同時にこれらを形成することが好ましい。これによって、発振回路１２３の周波数成分を決定する容量成分と、チャージ・ポンプ１１０の容量素子Ｃ２の間の容量比を一定に保つことができ、製造におけるばらつきによるチャージ・ポンプ１１０の電流能力Ｉｃｐのばらつきを低減することができる。電流能力Ｉｃｐのばらつきが低減されることによって、設計時に見込むマージンが小さくなり、小さい昇圧回路によって同等の電流能力をもつことが可能となる。この結果、消費電力の低減を実現することも可能となる。
【００４１】
尚、上記実施形態においては、チャージ・ポンプ回路１１０の電荷の転送は、ダイオード接続されたＮＭＯＳトランジスタＴｒ１が行うが、これに代えて、ダイオード素子を使用する、あるいは、通常のＮＭＯＳトランジスタなどのスイッチ素子を使用して、電荷の転送を制御することも可能である。また、発振回路１２３は、例えば、従来の技術において説明されたようにＮＭＯＳトランジスタと抵抗素子からなるインバータ回路及びインバータ回路の出力に接続された容量素子を使用して構成することも可能である。尚、本形態においては、電圧を正の方向に昇圧する正の昇圧回路が例として説明されているが、本発明は、電源電圧を負の方向に昇圧する負の昇圧回路に適用することも可能である。
【図面の簡単な説明】
【００４２】
【図１】本実施形態における、昇圧回路の概略構成を示す図である。
【図２】本実施形態における、昇圧回路の動作を説明するタイミング図である。
【図３】本実施形態における、発振回路の概略構成を示す回路図である。
【図４】本実施形態における、容量素子のデバイス構成を示す模式図である。
【図５】本実施形態における、発振回路の概略構成及びＭＯＳトランジスタのデバイス構成を示す模式図である。
【図６】従来の技術における、昇圧回路の概略構成を示す図である。
【図７】従来の技術における、発振回路の概略構成を示す回路図である。
【符号の説明】
【００４３】
Ｃ１  容量素子、Ｃ２  容量素子、Ｒ  抵抗素子、Ｒ１  抵抗素子、Ｒ３  抵抗素子、
Ｒ３  抵抗素子、Ｔｒ1  ＭＯＳトランジスタ、Ｔｒ２  ＭＯＳトランジスタ、
１００  昇圧回路、１１０  チャージ・ポンプ回路、
１２０  チャージ・ポンプ制御回路、１２１  コンパレータ、１２１  抵抗分圧回路、
１２２  コンパレータ、１２３  発振回路、１２４  駆動回路、１８０  負荷、
３０１  インバータ回路、３２０  ＮＡＮＤ回路、３３０  インバータ回路、
４０１  Ｐ型基板、４０２  容量酸化膜、４０３  メタル層、４０４  Ｐ＋拡散領域、
４０５  メタル層、５１０  発振回路、５１１  インバータ回路、
５５０  ＮＭＯＳトランジスタ、５５１  ゲート電極、５５２  Ｐ型基板、
５５３  ゲート酸化膜、５５４  Ｎ＋拡散領域、５５５  Ｎ＋拡散領域、
５５６  絶縁分離膜、６００  チャージ・ポンプ型昇圧回路、
６１０  チャージ・ポンプ回路、６２０  制御回路、６２１  分圧回路、
６２２  コンパレータ、６２３  発信回路、６２４  駆動回路、６３０  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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