(57)【要約】【課題】  一対の伝送ラインを介して伝達される一対の差動信号を、スタンバイ中に同じ電圧レベルで終端させないことによって、受信器で不安定な状態を発生させないメモリシステムを提供する。【解決手段】  一対の伝送ライン、一対の差動信号を一対の伝送ラインに出力する送信器、及び一対の伝送ラインを介して一対の差動信号を受信する受信器を備え、第１終端電圧が一対の伝送ラインの一方に接続され、第２終端電圧が一対の伝送ラインの他方に接続され、特に、第１終端電圧のレベルと第２終端電圧のレベルとが異なって設定されるメモリシステムである。【選択図】  図４
2006005931.tif 000002
【特許請求の範囲】
【請求項１】
一対の伝送ラインと、
一対の差動信号を前記一対の伝送ラインに出力する送信器と、
前記一対の伝送ラインを介して前記一対の差動信号を受信する受信器と、
前記一対の伝送ラインの一方に接続される第１終端電圧と、
前記一対の伝送ラインの他方に接続される第２終端電圧とを備え、
前記第１終端電圧のレベルと、前記第２終端電圧のレベルとが相異なることを特徴とするシステム。
【請求項２】
前記送信器は、メモリ装置であり、前記受信器は、メモリコントローラであることを特徴とする請求項１に記載のシステム。
【請求項３】
前記送信器は、メモリコントローラであり、前記受信器は、メモリ装置であることを特徴とする請求項１に記載のシステム。
【請求項４】
一対の伝送ラインと、
一対の差動信号を前記一対の伝送ラインに出力する送信器と、
前記一対の伝送ラインを介して前記一対の差動信号を受信する受信器と、
前記一対の伝送ラインの一方に一端が接続される第１終端抵抗と、
前記一対の伝送ラインの他方に一端が接続される第２終端抵抗と、
前記第１終端抵抗の他端に接続される第１終端電圧と、
前記第２終端抵抗の他端に接続される第２終端電圧と、を備え、
前記第１終端抵抗の抵抗値と、前記第２終端抵抗の抵抗値とが相異なり、前記第１終端電圧のレベルと前記第２終端電圧のレベルとが相異なることを特徴とするシステム。
【請求項５】
前記送信器は、メモリ装置であり、前記受信器は、メモリコントローラであることを特徴とする請求項４に記載のシステム。
【請求項６】
前記送信器は、メモリコントローラであり、前記受信器は、メモリ装置であることを特徴とする請求項４に記載のシステム。
【請求項７】
シングルエンド伝送ラインと、
一対の差動伝送ラインと、
シングルエンド信号を前記シングルエンド伝送ラインに出力し、一対の差動信号を前記一対の差動伝送ラインに出力する送信器と、
前記シングルエンド伝送ラインを介して前記シングルエンド信号を受信し、前記一対の差動伝送ラインを介して前記一対の差動信号を受信する受信器と、
前記一対の差動伝送ラインの一方に接続される第１終端電圧と、
前記一対の差動伝送ラインの他方に接続される第２終端電圧と、
前記シングルエンド伝送ラインに接続される第３終端電圧と、を備え、
前記第１終端電圧のレベルと、前記第２終端電圧のレベルとが相異なり、前記第３終端電圧のレベルは、前記送信器の電源電圧のレベルの半分であることを特徴とするシステム。
【請求項８】
前記送信器は、メモリ装置であり、前記受信器は、メモリコントローラであることを特徴とする請求項７に記載のシステム。
【請求項９】
前記送信器は、メモリコントローラであり、前記受信器は、メモリ装置であることを特徴とする請求項７に記載のシステム。
【請求項１０】
シングルエンド伝送ラインと、
一対の差動伝送ラインと、
シングルエンド信号を前記シングルエンド伝送ラインに出力し、一対の差動信号を前記一対の差動伝送ラインに出力する送信器と、
前記シングルエンド伝送ラインを介して前記シングルエンド信号を受信し、前記一対の差動伝送ラインを介して前記一対の差動信号を受信する受信器と、
前記一対の差動伝送ラインの一方に一端が接続される第１終端抵抗と、
前記一対の差動伝送ラインの他方に一端が接続される第２終端抵抗と、
前記シングルエンド伝送ラインに一端が接続される第３終端抵抗と、
前記第１終端抵抗の他端に接続される第１終端電圧と、
前記第２終端抵抗の他端に接続される第２終端電圧と、
前記第３終端抵抗の他端に接続される第３終端電圧と、を備え、
前記第１終端抵抗の抵抗値と、前記第２終端抵抗の抵抗値とが相異なり、前記第１終端電圧のレベルと、前記第２終端電圧のレベルとが相異なり、前記第３終端電圧のレベルは、前記送信器の電源電圧のレベルの半分であることを特徴とするシステム。
【請求項１１】
前記送信器は、メモリ装置であり、前記受信器は、メモリコントローラであることを特徴とする請求項１０に記載のシステム。
【請求項１２】
前記送信器は、メモリコントローラであり、前記受信器は、メモリ装置であることを特徴とする請求項１０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムに係り、特に、一対の差動伝送ラインを介して伝送される一対の差動信号をスタンバイ中に安定的に終端させる構造を有するメモリシステムに関する。
【背景技術】
【０００２】
メモリシステムは、メモリ装置とメモリコントローラとを備え、メモリ装置とメモリコントローラは、信号を伝達する伝送ラインにより接続される。一般的に、伝送ラインは、信号の安定的な伝達のために所定の電圧レベルで終端される。
【０００３】
図１は、シングルエンド信号（ｓｉｎｇｌｅ−ｅｎｄｅｄ ｓｉｇｎａｌ）のＣＴＴ（Ｃｅｎｔｅｒ Ｔａｂ Ｔｅｒｍｉｎａｔｉｏｎ）の一例を示す従来のメモリシステムである。図１のメモリシステムでは、送信器１１と受信器１３との間にシングルエンド伝送ライン１５が接続される。ここで、送信器１１がメモリ装置である場合には、受信器１３はメモリコントローラであり、逆に、送信器１１がメモリコントローラである場合には、受信器１３はメモリ装置である。送信器１１は、シングルエンド信号ＶＳＯＵＴをシングルエンド伝送ライン１５に出力し、受信器１３は、シングルエンド伝送ライン１５を介してシングルエンド信号ＶＳＯＵＴを受信する。
【０００４】
特に、シングルエンド信号ＶＳＯＵＴの安定的な伝達のために、シングルエンド伝送ライン１５には、終端抵抗ＲＴの一端が接続され、終端抵抗ＲＴの他端には、終端電圧ＶＴＴが接続される。ＣＴＴの場合に、基本的に、終端電圧ＶＴＴのレベルは、送信器１１と受信器１３の電源電圧ＶＤＤＱレベルの半分に維持される。
【０００５】
図２は、一対の差動信号のＣＴＴの一例を示す従来のメモリシステムである。図２のメモリシステムでは、送信器２１と受信器２３との間に一対の差動伝送ライン２５ａ、２５ｂが接続される。ここで、送信器２１がメモリ装置である場合には、受信器２３はメモリコントローラであり、逆に、送信器２１がメモリコントローラである場合には、受信器２３はメモリ装置である。送信器２１は、一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを差動伝送ライン２５ａ、２５ｂに出力し、受信器２３は、差動伝送ライン２５ａ、２５ｂを介して差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを受信する。
【０００６】
特に、差動信号ＶＤＯＵＴ、／ＶＤＯＵＴの安定的な伝達のために、差動伝送ライン２５ａ、２５ｂのそれぞれには、同じ抵抗値を有する終端抵抗ＲＴの一端がそれぞれ接続され、各終端抵抗ＲＴの他端には、終端電圧ＶＴＴが接続される。図１と同様に、終端電圧ＶＴＴのレベルは、送信器２１と受信器２３の電源電圧ＶＤＤＱレベルの半分に維持される。
【０００７】
図３は、一対の差動信号のＣＴＴの他の一例を示す従来のメモリシステムである。図３のメモリシステムでは、差動信号ＶＤＯＵＴ、／ＶＤＯＵＴの安定的な伝達のために、差動伝送ライン２５ａ、２５ｂの間に終端抵抗ＲＴが接続される。
【０００８】
以上のように、ＣＴＴの場合に、基本的に伝送ラインは、信号の安定的な伝達のために、送信器と受信器の電源電圧ＶＤＤＱレベルの半分に終端される。したがって、メモリシステムのスタンバイ時には、伝送ライン上の信号の電圧レベルが、電源電圧ＶＤＤＱレベルの半分に維持される。
【０００９】
ところが、図２及び図３のように、差動信号ＶＤＯＵＴ、／ＶＤＯＵＴのＣＴＴの場合には、スタンバイ時にＶＤＯＵＴの電圧レベルと／ＶＤＯＵＴの電圧レベルとが同じレベル、すなわち、電源電圧ＶＤＤＱレベルの半分に維持されることにより、受信器２３が入力される信号のレベルを正確に知ることができない。そのような場合に、受信器２３は、入力される信号の正確な遷移を認識するのが難しくなり、特に、入力される信号の動作周波数が高い場合には更に難しくなる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が達成しようとする技術的課題は、一対の伝送ラインを介して伝達される一対の差動信号を、スタンバイ中に同じ電圧レベルで終端させず、受信器で不安定な状態にならないようにするシステムを提供するところにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を解決するための本発明の好適な実施形態は、一対の伝送ライン、一対の差動信号を前記一対の伝送ラインに出力する送信器、及び前記一対の伝送ラインを介して前記一対の差動信号を受信する受信器を備えるシステムを提供する。
【００１２】
本発明の好適な一実施形態では、第１終端電圧が、前記一対の伝送ラインの一方に接続され、第２終端電圧が、前記一対の伝送ラインの他方に接続され、前記第１終端電圧のレベルと前記第２終端電圧のレベルとが相異なる。
【００１３】
本発明の好適な一実施形態では、第１終端抵抗の一端が、前記一対の伝送ラインの一方に接続され、前記第１終端抵抗の他端には、第１終端電圧が接続される。また、第２終端抵抗の一端が、前記一対の伝送ラインの他方に接続され、前記第２終端抵抗の他端には、第２終端電圧が接続される。そして、前記第１終端抵抗の抵抗値と前記第２終端抵抗の抵抗値とが相異なり、前記第１終端電圧のレベルと前記第２終端電圧のレベルとが相異なる。
【００１４】
本発明の好適な他の一実施形態では、シングルエンド伝送ライン、一対の差動伝送ライン、シングルエンド信号を前記シングルエンド伝送ラインに出力し、一対の差動信号を前記一対の差動伝送ラインに出力する送信器、及び前記シングルエンド伝送ラインを介して前記シングルエンド信号を受信し、前記一対の差動伝送ラインを介して前記一対の差動信号を受信する受信器を備えるシステムが提供される。
【００１５】
本発明の好適な他の一実施形態では、第１終端電圧が、前記一対の差動伝送ラインの一方に接続され、第２終端電圧が、前記一対の差動伝送ラインの他方に接続され、第３終端電圧が、前記シングルエンド伝送ラインに接続される。前記第１終端電圧のレベルと前記第２終端電圧のレベルとが相異なり、前記第３終端電圧のレベルは、前記送信器の電源電圧のレベルの半分である。
【００１６】
本発明の好適な他の一実施形態では、第１終端抵抗の一端が、前記一対の差動伝送ラインの一方に接続され、第２終端抵抗の一端が、前記一対の差動伝送ラインの他方に接続され、第３終端抵抗の一端が、前記シングルエンド伝送ラインに接続される。前記第１終端抵抗の他端には、第１終端電圧が接続され、前記第２終端抵抗の他端には、第２終端電圧が接続され、前記第３終端抵抗の他端には、第３終端電圧が接続される。前記第１終端抵抗の抵抗値と前記第２終端抵抗の抵抗値とは相異なり、前記第１終端電圧のレベルと前記第２終端電圧のレベルとは相異なり、前記第３終端電圧のレベルは、前記送信器の電源電圧のレベルの半分である。
【００１７】
前記システムで、前記送信器がメモリ装置である場合には、前記受信器はメモリコントローラであり、逆に、前記送信器がメモリコントローラである場合には、前記受信器はメモリ装置である。
【００１８】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施形態を例示する添付図面、及び添付図面に記載された内容を参照しなければならない。
【発明の効果】
【００１９】
本発明によれば、受信器の設計が容易になり、伝送ラインの効率が向上しうる。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して本発明の好ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同様の構成要素を示す。
【００２１】
図４は、本発明の好適な第１実施形態に係るメモリシステムを示す図である。この実施形態は、一対の差動信号のＣＴＴのみを使用するメモリシステムを示す。
【００２２】
図４を参照すれば、本発明の好適な第１実施形態に係るメモリシステムは、一対の伝送ライン４５ａ、４５ｂ及び一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを一対の伝送ライン４５ａ、４５ｂに出力する送信器４１と、一対の伝送ライン４５ａ、４５ｂを介して一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを受信する受信器４３とを備える。ここで、送信器４１がメモリ装置である場合には、受信器４３はメモリコントローラであり、逆に、送信器４１がメモリコントローラである場合には、受信器４３はメモリ装置である。
【００２３】
特に、差動伝送ライン４５ａ、４５ｂのそれぞれには、同じ抵抗値を有するそれぞれの終端抵抗ＲＴの一端が接続され、それぞれの終端抵抗ＲＴの他端には、レベルが相異なる第１終端電圧ＶＴＴ１及び第２終端電圧ＶＴＴ２が接続される。したがって、メモリシステムのスタンバイ中に、一対の伝送ライン４５ａ、４５ｂを介して伝達される一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴが、相異なる電圧レベルで終端される。
【００２４】
図５は、本発明の好適な第２実施形態に係るメモリシステムを示す図である。この実施形態は、一対の差動信号のＣＴＴのみを使用するメモリシステムを示す。
【００２５】
図５を参照すれば、本発明の好適な第２実施形態に係るメモリシステムは、図４の第１実施形態に係るメモリシステムと同様に、一対の伝送ライン４５ａ、４５ｂ及び一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを一対の伝送ライン４５ａ、４５ｂに出力する送信器４１と、一対の伝送ライン４５ａ、４５ｂを介して一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを受信する受信器４３とを備える。
【００２６】
特に、一対の差動伝送ラインの一方４５ａには、第１終端抵抗ＲＴ１の一端が接続され、第１終端抵抗ＲＴ１の他端には、第１終端電圧ＶＴＴ１が接続される。一対の差動伝送ラインの他方４５ｂには、第２終端抵抗ＲＴ２の一端が接続され、第２終端抵抗ＲＴ２の他端には、第２終端電圧ＶＴＴ２が接続される。そして、一対の伝送ライン４５ａ、４５ｂの間には、終端電圧ＲＴが接続される。
【００２７】
第１終端抵抗ＲＴ１の抵抗値と第２終端抵抗ＲＴ２の抵抗値とは、異なって設定される。また、第１終端電圧ＶＴＴ１のレベルは、送信器４１と受信器４３の電源電圧ＶＤＤＱレベルに維持され、第２終端電圧ＶＴＴ２のレベルは、送信器４１と受信器４３の接地電圧ＧＮＤレベルに維持される。したがって、メモリシステムのスタンバイ中に、一対の伝送ライン４５ａ、４５ｂを介して伝達される一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴが相異なる電圧レベルで終端される。
【００２８】
図６は、本発明の好適な第３実施形態に係るメモリシステムを示す図である。この実施形態は、一対の差動信号のＣＴＴとシングルエンド信号のＣＴＴとをいずれも使用するメモリシステムを示す。
【００２９】
図６を参照すれば、本発明の好適な第３実施形態に係るメモリシステムは、一対の差動伝送ライン６５ａ、６５ｂと、シングルエンド伝送ライン６５ｃと、シングルエンド信号ＶＳＯＵＴをシングルエンド伝送ライン６５ｃに出力し、一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを一対の差動伝送ライン６５ａ、６５ｂに出力する送信器６１と、シングルエンド伝送ライン６５ｃを介してシングルエンド信号ＶＳＯＵＴを受信し、一対の差動伝送ライン６５ａ、６５ｂを介して一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを受信する受信器６３と、を備える。
【００３０】
送信器６１は、シングルエンド信号ＶＳＯＵＴをシングルエンド伝送ライン６５ｃに出力する第１送信器６１ａと、一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを一対の差動伝送ライン６５ａ、６５ｂに出力する第２送信器６１ｂと、を備える。受信器６３は、シングルエンド伝送ライン６５ｃを介してシングルエンド信号ＶＳＯＵＴを受信する第１受信器６３ａと、一対の差動伝送ライン６５ａ、６５ｂを介して一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴを受信する第２受信器６３ｂと、を含む。
【００３１】
ここで、送信器６１がメモリ装置である場合には、受信器６３はメモリコントローラであり、逆に、送信器６１がメモリコントローラである場合には、受信器６３はメモリ装置である。
【００３２】
特に、差動伝送ライン６５ａ、６５ｂのそれぞれには、同じ抵抗値を有するそれぞれの終端抵抗ＲＴの一端が接続され、それぞれの終端抵抗ＲＴの他端には、レベルが相異なる第１終端電圧ＶＴＴ１及び第２終端電圧ＶＴＴ２が接続される。シングルエンド伝送ライン６５ｃには、更に他の終端抵抗ＲＴの一端が接続され、更に他の終端抵抗ＲＴの他端には、送信器６１と受信器６３の電源電圧ＶＤＤＱレベルの半分に相当する第３終端電圧ＶＴＴ３が接続される。したがって、メモリシステムのスタンバイ中に、一対の差動伝送ライン６５ａ、６５ｂを介して伝達される一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴが相異なる電圧レベルで終端される。
【００３３】
図７は、本発明の好適な第４実施形態に係るメモリシステムを示す図である。この実施形態は、一対の差動信号のＣＴＴとシングルエンド信号のＣＴＴとをいずれも使用するメモリシステムを示す。
【００３４】
図７を参照すれば、本発明の好適な第４実施形態に係るメモリシステムは、図６の第３実施形態に係るメモリシステムと同様に、一対の差動伝送ライン６５ａ、６５ｂ、シングルエンド伝送ライン６５ｃ、送信器６１、及び受信器６３を備える。
【００３５】
特に、一対の差動伝送ラインの一方６５ａには、第１終端抵抗ＲＴ１の一端が接続され、第１終端抵抗ＲＴ１の他端には、第１終端電圧ＶＴＴ１が接続される。一対の差動伝送ラインの他方６５ｂには、第２終端抵抗ＲＴ２の一端が接続され、第２終端抵抗ＲＴ２の他端には、第２終端電圧ＶＴＴ２が接続される。一対の伝送ライン６５ａ、６５ｂの間には、終端電圧ＲＴが接続される。
【００３６】
第１終端抵抗ＲＴ１の抵抗値と第２終端抵抗ＲＴ２の抵抗値とは、異なって設定される。また、第１終端電圧ＶＴＴ１のレベルは、送信器６１と受信器６３の電源電圧ＶＤＤＱレベルに維持され、第２終端電圧ＶＴＴ２のレベルは、送信器６１と受信器６３の接地電圧ＧＮＤレベルに維持される。シングルエンド伝送ライン６５ｃには、更に他の終端抵抗ＲＴの一端が接続され、更に他の終端抵抗ＲＴの他端には、送信器６１と受信器６３の電源電圧ＶＤＤＱのレベルの半分に相当する第３終端電圧ＶＴＴ３が接続される。したがって、メモリシステムのスタンバイ中に、一対の差動伝送ライン６５ａ、６５ｂを介して伝達される一対の差動信号ＶＤＯＵＴ、／ＶＤＯＵＴが、相異なる電圧レベルで終端される。
【００３７】
以上のように、本発明の好適な実施の形態に係るメモリシステムによれば、一対の差動伝送ラインを介して伝達される一対の差動信号が、スタンバイ中に相異なる電圧レベルで終端される。したがって、受信器で不安定な状態が発生することを防止することができる。すなわち、受信器が、一対の差動伝送ラインを介して入力される差動信号のレベルを正確に区別し、それによって、差動信号の正確な遷移を認識することができる。その結果、受信器の設計が容易になり、且つ、チャンネルバス、すなわち、伝送ラインの効率が向上しうる。
【００３８】
以上、図面及び明細書で最良の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これらから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定めなければならない。
【産業上の利用可能性】
【００３９】
本発明は、メモリシステムに関連した技術分野に好適に利用できる。
【図面の簡単な説明】
【００４０】
【図１】シングルエンド信号のＣＴＴの一例を示す従来のメモリシステムである。
【図２】一対の差動信号のＣＴＴの一例を示す従来のメモリシステムである。
【図３】一対の差動信号のＣＴＴの他の一例を示す従来のメモリシステムである。
【図４】本発明の好適な第１実施形態に係るメモリシステムを示す図である。
【図５】本発明の好適な第２実施形態に係るメモリシステムを示す図である。
【図６】本発明の好適な第３実施形態に係るメモリシステムを示す図である。
【図７】本発明の好適な第４実施形態に係るメモリシステムを示す図である。
【符号の説明】
【００４１】
４１  送信器
４３  受信器
４５ａ、４５ｂ  伝送ライン
ＶＤＯＵＴ  差動信号
ＶＴＴ１  第１終端電圧
ＶＴＴ２  第２終端電圧
ＶＤＤＱ  電源電圧
ＲＴ  終端抵抗
【図１】
2006005931.tif 000003
【図２】
2006005931.tif 000004
【図３】
2006005931.tif 000005
【図４】
2006005931.tif 000006
【図５】
2006005931.tif 000007
【図６】
2006005931.tif 000008
【図７】
2006005931.tif 000009