(57)【要約】【課題】  アーチファクトの発生を予防しつつ消費電力を削減する。【解決手段】  各画素を交流駆動するマトリクス駆動方法。一方の極性の１以上の行電極の画素電圧群の各供給タイミングを時系列上連続させる第１半ブロックと他方の極性の１以上の行電極の画素電圧群の各供給タイミングを時系列上連続させる第２半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させてフレーム期間を構成する。第１半ブロックでは、画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、第２半ブロックでは、一方の行電極に空間的に隣接する当該他方の行電極が選択され、ブロック期間を単位とする視覚的アーチファクトを軽減するよう１のフレーム期間における第１半ブロック内の行電極選択順序及び第２半ブロック内の行電極選択順序とそれぞれ他のフレーム期間において当該対応する半ブロック内のものとを異ならせる。【選択図】  図２４
2006053442.tif 000002
【特許請求の範囲】
【請求項１】
表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、一方の極性を呈させるべき１以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第１半ブロックと他方の極性を呈させるべき１以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第２半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させて前記画像のフレーム期間を構成するとともに、前記行電極についての画素電圧群の各供給タイミングに合わせてその対応する行電極をアクティブにする、マトリクス駆動方法であって、
前記第１半ブロックでは、前記画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、前記第２半ブロックでは、前記一方の行電極に空間的に隣接する当該他方の行電極が選択され、前記ブロック期間を単位とする視覚的アーチファクトを軽減するよう１のフレーム期間における前記第１半ブロック内の行電極選択順序及び前記第２半ブロック内の行電極選択順序とそれぞれ他のフレーム期間において当該対応する半ブロック内のものとを異ならせる、
マトリクス駆動方法。
【請求項２】
請求項１に記載の駆動方法であって、１のフレーム期間における前記第１及び第２半ブロックと他のフレーム期間における当該対応する半ブロックとで行電極選択順序を逆にする、駆動方法。
【請求項３】
請求項２に記載の駆動方法であって、少なくとも２つのフレーム期間において、前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされたブロック期間とこれに対応しかつ前記第１及び第２半ブロック内の行電極選択順序が共に降順とされたブロック期間とが存在する、駆動方法。
【請求項４】
請求項３に記載の駆動方法であって、１のフレーム期間において前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされたブロック期間のみが用いられ、他のフレーム期間において前記第１及び第２半ブロック内の行電極選択順序が共に降順とされたブロック期間のみが用いられる、駆動方法。
【請求項５】
表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、一方の極性を呈させるべき１以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第１半ブロックと他方の極性を呈させるべき１以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第２半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させて前記画像のフレーム期間を構成し、前記行電極についての画素電圧群の各供給タイミングに合わせてその対応する行電極をアクティブにする、マトリクス駆動方法であって、
前記第１半ブロックでは、前記画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、前記第２半ブロックでは、前記一方の行電極に空間的に隣接する当該他方の行電極が選択され、前記ブロック期間を単位とする視覚的アーチファクトを軽減するようフレーム期間において前記第１及び第２半ブロック内の行電極選択順序をブロック期間毎に昇順と降順とで切り替える、
マトリクス駆動方法。
【請求項６】
請求項５に記載の駆動方法であって、フレーム期間内に前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされたブロック期間と前記第１及び第２半ブロック内の行電極選択順序が共に降順とされたブロック期間とが混在する、駆動方法。
【請求項７】
請求項６に記載の駆動方法であって、１のフレーム期間において前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされた昇順ブロック期間と前記第１及び第２半ブロック内の行電極選択順序が共に降順とされた降順ブロック期間とが交互に用いられ、他のフレーム期間において前記昇順ブロック期間に対応するブロック期間における前記第１及び第２半ブロック内の行電極選択順序が共に降順とされ前記降順ブロック期間に対応するブロック期間における前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされる、駆動方法。
【請求項８】
請求項１ないし７のうちいずれか１つに記載の駆動方法であって、各行電極においてその駆動極性が前記一方の極性になる頻度と前記他方の極性になる頻度とが略等しくなるように、連続する第１ないし第４のフレーム期間において、前記第１のフレーム期間に規定される行選択パターンを第３及び第４フレーム期間の一方に用い、前記第２のフレーム期間に規定される行選択パターンを第３及び第４フレーム期間の他方に用い、これら第１ないし第４のフレーム期間の繰り返しにより又は前記第１ないし第４のフレーム期間を含むフレーム期間系列によって前記画像を形成する、駆動方法。
【請求項９】
請求項１ないし８のうちいずれか１つに記載の駆動方法であって、各ブロック期間内で選択される行電極の数は、１のフレーム期間と他のフレーム期間とで異なる、駆動方法。
【請求項１０】
請求項１ないし９のうちいずれか１つに記載の駆動方法であって、選択される行電極の数が他のブロック期間と異なる特異ブロック期間を含む特定フレーム期間を、１フレーム又は所定数フレーム期間おきに用いる、駆動方法。
【請求項１１】
請求項１０に記載の駆動方法であって、前記特異ブロック期間は、フレーム期間における先頭ブロック期間として用いられる、駆動方法。
【請求項１２】
請求項１ないし１１のうちいずれか１つに記載の駆動方法であって、１のフレーム期間において前記ブロック期間内で先行する半ブロックにおいて選択される行電極は、次のフレーム期間において前記ブロック期間内で後続する半ブロックにおいて選択される行電極とされる、駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くマトリクス駆動方法、そしてマトリクス駆動回路並びにこれを用いた液晶表示装置に関する。本発明は特に、液晶表示装置等で用いられる交流駆動法に準拠したマトリクス駆動方法、回路及びこれを用いた表示装置に関する。
【背景技術】
【０００２】
従来より、アクティブマトリクス型液晶表示装置の多くには、いわゆる交流駆動法が適用されている。この手法は、液晶を直流電圧で長時間駆動すると当該液晶の材料物性が変化しその抵抗率が減少するなどの劣化現象への対抗策であり、液晶に印加する駆動電圧の極性をフレーム毎に反転させるものである。より詳しい基本的な動作は、非特許文献１などに開示されている。
【０００３】
かかる交流駆動法においては、その駆動電圧の極性反転周波数がフレーム周波数の１／２になることで基本的にはフリッカが生じるところ、極性反転を画面内で空間的にかつ時間的に平均化することで、その光学応答リップルの基本波成分をフレーム周波数相当以上のものとし、フリッカ（可視性フリッカ）が生じないようにしている。より具体的には、任意の１画素に対してその隣接画素（又は隣接の画素行若しくは画素列）の駆動電圧極性を異ならせ、さらにフレーム毎にそれらの極性を反転することが行われている。
【０００４】
この従来技術では、駆動電圧の極性反転レートが高く、これに起因して、駆動回路は消費電力を多大に要する傾向がある。これに対し交流駆動の形態を維持しつつ省電力化を図ったものとして、本願と同一の出願人により出願された特許文献１がある。これによる駆動方法は、表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、１の行電極に対応する画素電圧群とこれと同一の極性を呈させるべき他の行電極に対応する画素電圧群との供給タイミングを時系列上連続させるとともに、当該１の行電極及び他の行電極についての画素電圧群の各供給タイミングに応答してその対応する行電極をアクティブにするようにしている。
【０００５】
特許文献１においては、このようにすることにより、時間軸上の画素電圧の極性反転レートを低下させながら、画面における空間的な画素電圧の極性の反転形態を従来通りの交流化パターンに維持し、消費電力の削減を達成している。
【非特許文献１】書籍「液晶ディスプレイ技術−アクティブマトリクスＬＣＤ−」，松本正一著，１９９７年１１月１４日第２刷・産業図書株式会社発行，第６９頁ないし第７４頁
【特許文献１】特開２００３−１１４６４７（特に、特許請求の範囲の欄、図２及び図３並びに段落番号［００３１］ないし［００５９］参照）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の技術においては、例えば画面全体を均等な、あるグレー黒表示にしようとしても、相対的に明と暗との横ストライプが交互に繰り返し画面全体に現れる表示不具合が生じたり、さらに一方の極性で駆動される行電極とこれに隣接する他方の極性で駆動される行電極との組毎に画面の垂直方向において漸減又は漸増する輝度を呈する表示不具合が生じることが判明した。特に後者の表示不具合は、同一極性で駆動させる行電極の数を増やそうとしたときには大きな問題となる。なお、以下では上述した表示不具合をアーチファクトと呼び、前者をライン間アーチファクト、後者をブロック内アーチファクトと呼ぶ。請求項の記載についても同様とする。
（目的）
【０００７】
本発明の主たる目的は、上述したアーチファクトの発生を予防しつつ消費電力を削減することのできる交流駆動法に準拠したマトリクス駆動回路及び液晶表示装置を提供することにある。
【０００８】
本発明の他の目的は、メモリ等の電子回路技術を活用して消費電力を削減し得る交流駆動法の多様化に寄与することのできるマトリクス駆動方法及び回路並びにこれを用いた液晶表示装置を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の態様は、表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、一方の極性を呈させるべき１以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第１半ブロックと他方の極性を呈させるべき１以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第２半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させて前記画像のフレーム期間を構成するとともに、前記行電極についての画素電圧群の各供給タイミングに合わせてその対応する行電極をアクティブにする、マトリクス駆動方法であって、前記第１半ブロックでは、前記画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、前記第２半ブロックでは、前記一方の行電極に空間的に隣接する当該他方の行電極が選択され、前記ブロック期間を単位とする視覚的アーチファクトを軽減するよう１のフレーム期間における前記第１半ブロック内の行電極選択順序及び前記第２半ブロック内の行電極選択順序とそれぞれ他のフレーム期間において当該対応する半ブロック内のものとを異ならせる、マトリクス駆動方法としている。
【００１０】
このようにすることにより、第１及び第２半ブロックにおいて選択される行電極の画素が呈する所期値からの輝度変化パターンがフレームが替わる度に変えられるので、ブロック毎のアーチファクトを視認し難くすることができる。しかも、画面における空間的な画素電圧の極性の反転形態の交流化パターンの維持及び時間軸上の画素電圧の極性反転レートの低下による消費電力の削減を同時に達成することができる。
【００１１】
この態様において、１のフレーム期間における前記第１及び第２半ブロックと他のフレーム期間における当該対応する半ブロックとで行電極選択順序を逆にすることができる。これにより、第１及び第２半ブロックにおいて選択される行電極の画素が呈する所期値からの輝度変動パターンにおける増加又は減少傾向がフレームが替わる度に逆の傾向に変えられ、またフレームが替わる度に当該輝度変動パターンにおける最大値及び最小値のライン位置が変わるので、ブロック毎のアーチファクトをより視認し難くすることができる。
【００１２】
また、少なくとも２つのフレーム期間において、前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされたブロック期間とこれに対応しかつ前記第１及び第２半ブロック内の行電極選択順序が共に降順とされたブロック期間とが存在するものとしたり、１のフレーム期間において前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされたブロック期間のみが用いられ、他のフレーム期間において前記第１及び第２半ブロック内の行電極選択順序が共に降順とされたブロック期間のみが用いられるものとすることもできる。これにより、より確実にアーチファクトの視認性を低下させることができる。
【００１３】
上記目的を達成するため、本発明の第２の態様は、表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、一方の極性を呈させるべき１以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第１半ブロックと他方の極性を呈させるべき１以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第２半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させて前記画像のフレーム期間を構成し、前記行電極についての画素電圧群の各供給タイミングに合わせてその対応する行電極をアクティブにする、マトリクス駆動方法であって、前記第１半ブロックでは、前記画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、前記第２半ブロックでは、前記一方の行電極に空間的に隣接する当該他方の行電極が選択され、前記ブロック期間を単位とする視覚的アーチファクトを軽減するようフレーム期間において前記第１及び第２半ブロック内の行電極選択順序をブロック期間毎に昇順と降順とで切り替える、マトリクス駆動方法としている。
【００１４】
このようにすることにより、例えば、あるブロックにおいて選択される行電極の画素が呈する所期値からの輝度変化パターンが最小輝度から最大輝度への上昇傾向だったものに対し、次のブロックにおいて当該輝度変動を最大輝度から最小輝度への下降傾向とするので、フレーム内でブロックとブロックと境界部分の輝度変化を緩やかなものとすることができ、ブロック毎のアーチファクトを目立たなくすることができる。
【００１５】
この態様において、フレーム期間内に前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされたブロック期間と前記第１及び第２半ブロック内の行電極選択順序が共に降順とされたブロック期間とが混在するものとすることができる。これにより、より確実にアーチファクト低減効果を奏させることができる。
【００１６】
また、１のフレーム期間において前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされた昇順ブロック期間と前記第１及び第２半ブロック内の行電極選択順序が共に降順とされた降順ブロック期間とが交互に用いられ、他のフレーム期間において前記昇順ブロック期間に対応するブロック期間における前記第１及び第２半ブロック内の行電極選択順序が共に降順とされ前記降順ブロック期間に対応するブロック期間における前記第１及び第２半ブロック内の行電極選択順序が共に昇順とされるものとすることにより、フレームが替わると、輝度変化パターンの山と谷が逆転することになるので、さらにアーチファクトを目立たなくすることができる。
【００１７】
上記各態様において、各行電極においてその駆動極性が前記一方の極性になる頻度と前記他方の極性になる頻度とが略等しくなるように、連続する第１ないし第４のフレーム期間において、前記第１のフレーム期間に規定される行選択パターンを第３及び第４フレーム期間の一方に用い、前記第２のフレーム期間に規定される行選択パターンを第３及び第４フレーム期間の他方に用い、これら第１ないし第４のフレーム期間の繰り返しにより又は前記第１ないし第４のフレーム期間を含むフレーム期間系列によって前記画像を形成する、という形態にすることができる。こうすることによって、各行電極において呈される一方と他方の極性のバランスがとれ、画像表示動作の継続により各行電極がどちらかの極性の電位に偏ってしまうことを回避することが可能となる。
【００１８】
また、各ブロック期間内で選択される行電極の数は、１のフレーム期間と他のフレーム期間とで異なるものとすることにより、当該輝度変化パターンの変化周期をフレームが替わる度に変えることができるので、アーチファクトの平均化がなされこれを視認しづらくすることができる。
【００１９】
さらに、選択される行電極の数が他のブロック期間と異なる特異ブロック期間を含む特定フレーム期間を、１フレーム又は所定数フレーム期間おきに用いるものとしてもよい。これにより、特定フレーム期間では他のフレーム期間に対し当該輝度変化パターンが当該特異ブロック期間の存在のためにシフトされることになり、アーチファクトの平均化及びその視認性の低下を図ることができる。この形態においては、前記特異ブロック期間は、フレーム期間における先頭ブロック期間として用いられるものとすることにより、確実にその所期の効果を得ることができる。
【００２０】
また、上記各態様及び形態においては、１のフレーム期間において前記ブロック期間内で先行する半ブロックにおいて選択される行電極は、次のフレーム期間において前記ブロック期間内で後続する半ブロックにおいて選択される行電極とされるものとすることができる。これにより、上述した横ストライプのアーチファクトをも軽減することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、上記態様その他の本発明の実施の形態を、実施例に基づき添付図面を参照して詳しく説明する。
【００２２】
図１は、本発明の一実施例による液晶表示装置におけるマトリクス駆動回路の概略的構成を示している。
【００２３】
図において、このマトリクス駆動回路１０は、所定の表示領域内に画素駆動用能動素子として例えば電界効果型の薄膜トランジスタ（ＴＦＴ）２１が各画素に対応して配置されたアクティブマトリクス型液晶表示（ＬＣＤ）装置の表示パネル２０を駆動するように構成されている。
【００２４】
表示パネル２０において、ＴＦＴ２１はＹ行Ｘ列のマトリクス状に配列され、ＴＦＴ２１のゲート電極は、行毎に当該表示領域を横すなわち水平方向に平行に走るゲートバスライン（以下、ゲートラインと略称する）に接続され、ＴＦＴ２１のソース電極は、列毎に当該表示領域を縦すなわち垂直方向に平行に走るソースバスライン（以下、ソースラインと略称する）に接続される。ＴＦＴ２１のドレイン電極は、個々に画素電極２３に接続される。
【００２５】
表示パネル２０はさらに、画素電極２３に対向し間隙をもって配される共通電極２５を備えている。かかる間隙には、図示せぬ液晶媒体が封入されており、共通電極２５は、ここでは当該表示領域の全域にわたり延在している。ＴＦＴ２１は、ゲートラインを通じて供給される行電極信号としてのゲート信号により行毎に選択的にオンとなる一方、オンとされた各ＴＦＴに対してソースラインを通じて供給される列電極信号としてのソース信号のレベルにより表示すべき画素情報に応じた駆動状態にさせられる。画素電極２３には、かかる駆動状態に応じた電位がそのドレイン電極により与えられる。この画素電極電位と共通電極２５に供給される電圧レベルとの差によって定まる強度の電界により、液晶媒体の配向が画素電極毎に制御される。よって液晶媒体は、画素毎にその画素情報に応じて図示せぬバックライトシステムからの背面照射光や正面側からの外光を変調することができる。かかる液晶表示パネルの基本的構成に関する詳細は、種々様々な文献で周知であるので、ここではこれ以上の説明はしない。
【００２６】
駆動回路１０は、その前段回路であるタイミング制御及び電圧生成回路３０と、画像データ記憶用メモリ４０と、列駆動手段としてのソースドライバ５０と、行駆動手段としてのゲートドライバ６０とを備える基本構成を有する。
【００２７】
タイミング制御及び電圧生成回路３０は、図示せぬ信号供給手段からの赤（Ｒ），緑（Ｇ）及び青（Ｂ）用の各画像データ信号“data”、ドットクロック信号ＣＬＫ及び水平及び垂直同期信号を含む同期信号Ｓｙｎｃを受信し、当該画像データ信号をメモリ４０に転送するとともに、クロック信号ＣＬＫ及び同期信号Ｓｙｎｃに基づいて、メモリ４０を制御するためのメモリ制御信号Ｍｃと、ソースドライバ５０を同期動作させるラッチ信号Ｓｔと、ゲートドライバ６０を制御するための制御信号Ｇｃとを生成する。この回路３０はまた、表示パネル２０における共通電極２５に供給するための電圧信号Ｖcomを生成する。回路３０は他にも、ソースドライバ５０及びゲートドライバ６０において用いられる基準電圧等を生成し供給するが、本例では簡明とするために説明を省略する。
【００２８】
メモリ４０は、回路３０からのＲ，Ｇ，Ｂの画像データ信号を受信しそれらを水平走査期間毎に順次各々の色について記憶するとともに、回路３０からのメモリ制御信号に基づいて、後述する本発明特有のデータ処理（時系列操作処理）を施す。かかるデータ処理の施された画像データ信号“data′”は、ソースドライバ５０に転送される。
【００２９】
ソースドライバ５０は、Ｒ，Ｇ，Ｂの画像データ信号各々についてのディジタル−アナログ変換器を有しており、各色の画像データ信号は水平走査期間毎にアナログ変換され、１つの水平走査期間において表示すべき画素情報片群（すなわち１ライン分の画素情報）を担う画素信号群が各色につき生成される。これら画素信号は、ソース信号として次の水平走査期間が到来するまで保持されるとともに、対応するソースラインに供給される。なお、ソースドライバ５０に供給されるラッチ信号Ｓｔが、アナログ変換やソースラインへの電圧供給等の表示動作における水平走査期間その他の必要なタイミングの基礎を担っている。
【００３０】
ゲートドライバ６０は、回路３０からの制御信号Ｇｃに応じた形態にて、表示パネル２０におけるゲートラインを選択的にアクティブにすべく、例えば所定の高電圧をバスラインに選択的に供給する。アクティブにされたゲートバスラインは、対応する各ＴＦＴをオン状態にしこれらＴＦＴに供給されるソース信号による当該１ライン分のＴＦＴの同時駆動を可能とする。これにより、アクティブにされたゲートラインに対応する行の画素が同時に上記１ライン分の画素情報に応じて光学変調されることになる。なお、回路３０からの制御信号Ｇｃによるゲートドライバ６０の制御形態の詳細は後述される。
【００３１】
次に、駆動回路１０の動作を説明するが、本実施例特有の動作を説明する前に、本実施例の基礎をなす技術による動作の一例を先ず説明する。
【００３２】
図２は、後者基礎技術による駆動回路１０の動作を概略的に示している。ここで示されるように、画像データ信号“data”は、表示パネル２０の表示領域における上の行から下の行へとライン番号がインクリメントされる場合に、フレーム期間の開始から１番目のラインの画素データ，２番目のラインの画素データ，３番目のラインの画素データ，…という順序でメモリ４０に転送されて来る。このような線順次の画像データ列信号は、メモリ４０において、その転送されて来る順番で（すなわち線順次のまま）ライン毎に記憶される。
【００３３】
メモリ４０は、このように記憶された画像データ信号を回路３０からの制御信号Ｍｃに基づいて時系列操作処理を施しつつ読み出す。基礎技術も、後に説明される種々の本発明による実施例によるものも、図３に示されるようないわゆる行間交流駆動を指向する。この駆動においては、この図の（ａ）に示されるように、画像の１フレーム期間における画面内では、例えば１番目のライン（行）の画素については負極性に駆動し、２番目のラインの画素については正極性に駆動し、３番目のラインの画素については負極性に駆動し、…という形で、１行毎に交番する極性分布を呈する。また、次のフレーム期間においては、同図（ｂ）に示されるように、１番目のラインの画素については正極性に駆動し、２番目のラインの画素については負極性に駆動し、３番目のラインの画素については正極性に駆動し、…という交番極性分布を維持するものの、それぞれの行は前のフレームとは異なる極性で駆動する。そしてこの（ａ）の駆動パターンと（ｂ）の駆動パターンとの交互の繰り返しの形態によって行間交流駆動が達成される。図３に示される画面内の空間的極性反転分布自体は上記非特許文献１などで知られており、このような画面内における各画素の空間的な極性反転態様を実現するのに、当該画面の上から下に順番に各行を選択しつつ、例えばその選択した行に対応する極性の画素データをソースドライバに供給するものである。
【００３４】
本発明による実施例及びその基礎技術においては、画面の上から下に順番に各行を選択するのではなく、同一極性とすべき画素行を時系列的に連続させて選択し、ソースドライバ５０はその選択された行及びその行に課された極性に従って対応の画素データからアナログのソース信号への変換をなす。そして電圧生成回路３０も、かかる課された極性に適合するような極性で共通電極２５の印加電圧Ｖcomを生成する。図３から分かるように、奇数番目のラインの画素は、フレーム期間が替わっても互いに同極性に駆動されるべきものであり、同様に、偶数番目のラインの画素も、フレーム期間が替わっても互いに同極性に駆動されるべきものである。基礎技術においては、基本的に、図２に示されるように、“data”系列における奇数番目の３つのラインの画素データを、連続するラインの画素データとなるように、また偶数番目の３つのラインの画素データを、連続するラインの画素データとなるように、時間軸上で移し替えている（破線矢印及び実線矢印参照）。これにより、“data′”系列のように、いずれも一方の極性（例えば＋）に駆動される偶数番目のラインの画素データが３ライン分時系列上連続し、これに続きいずれも他方の極性（−）に駆動される奇数番目のラインの画素データが３ライン分時系列上連続する。なお、図２は、データ系列“data”と “data′”との間に実時間上の関連性を持たせておらず、簡明とするために主として視覚的に理解できるようにその移し替えの様子を示したものである。
【００３５】
このような時系列上の画素データの移し替え又は配置替え操作を行うことにより、結果的にフレーム期間の開始から２番目（＋），４番目（＋），６番目ｎ（＋），１番目（−），３番目（−），５番目ｎ（−），…というライン順の画像データ系列“data′”を得る。この操作をなすために、メモリ４０は、各ラインの画素データを上述したように時系列上で配置換えするようにその読出制御がなされる。ソースドライバ５０は、ラッチ信号Ｓｔすなわちここでは水平走査期間の周期で有意になるレベルを呈するタイミング信号に基づき、その有意レベルへの変化に応答してメモリ４０からの１ライン分の画素データの更新出力をなす。
【００３６】
図２に示されるソース信号Ｓsigは、かかる配置換え後の画素データに基づいたものであってソースラインの任意の１つにおいて観測されるものである。ここでは例として画面全体で同じグレー表示をなす際におけるレベルＶｄ又は−Ｖｄ（すなわち、ノーマリホワイトタイプの液晶表示パネルで黒表示であればＶｄ又は−Ｖｄの最大値）が、ソース信号Ｓsigのレベルとして示されている。ソース信号Ｓsigは、極性を同じくする３ラインの画素データの組に基づいているために、３水平走査周期（３Ｈ）毎に反転する。上記共通電極２５に供給される電圧Ｖcomも、駆動すべき極性に応じて回路３０により３水平走査周期毎に反転する交流電圧とされており、ソース信号Ｓsigはこのような交流電圧に適合するグレーレベルを呈するようソースドライバ５０により生成される。
【００３７】
ゲートドライバ６０は、上述の如く選択されるラインに対応するゲートラインをアクティブにするスキャン動作を行う。すなわち、ゲートドライバ６０は、タイミング制御回路３０からの制御信号Ｇｃに基づき、フレーム期間の開始から２番目（＋），４番目（＋），６番目ｎ（＋），１番目（−），３番目（−），５番目ｎ（−），…というライン順でゲートラインをアクティブにするためのゲート制御信号を発生する。図２では、この様子を制御信号Ｇｃの内容を模式化する形で示しており、ここで示される番号に対応するゲートラインをアクティブにするゲート制御信号が発生されることを意味している。
【００３８】
次の第２フレームでは図３の（ｂ）の空間的極性分布を実現するために、極性を替えて、フレーム期間の開始から２番目（−），４番目（−），６番目ｎ（−），１番目（＋），３番目（＋），５番目ｎ（＋），…というライン順でゲートラインがアクティブにされ、これに対応するソース信号が生成出力されることとなる。
【００３９】
以上のような動作によれば、同極性とすべき各ラインについての画素情報供給及びスキャンを時間軸上連続させる時系列操作処理が行われるので、ソース信号Ｓsig及び共通電極に印加される電圧Ｖcomの反転周期を長く、したがって周波数を低くすることができる。これにより、図３に示されるような画面内における画素駆動の極性反転分布を維持したまま駆動エネルギすなわち消費電力を削減することが可能となる。
【００４０】
これに対して本発明者は、以上述べた基礎技術では表示画像の品質に問題が生じうることを見出し、この問題を克服するようさらに改良を加えて後述の実施例を実現した。問題の１つは、例えば顕著な例として画面全体を均等なグレー表示にしようとすると、奇数番目の行の画素と偶数番目の行の画素とで輝度の差が生じ、相対的に明と暗との横ストライプが交互に繰り返し画面全体に現れるアーチファクト（ライン間アーチファクト）である。２つ目は、同例において連続的に駆動される奇数番目の複数ラインのセット（例えば第１，第３，第５ライン）及びこれに隣接し連続的に駆動される偶数番目の複数ラインのセット（例えば第２，第４，第６ライン）とからなるブロック（図２において示される６Ｈのブロック）毎に、画面上当該ブロックの垂直方向（ライン直交方向）において漸減又は漸増する輝度を呈するアーチファクト（ブロック内アーチファクト）である。
【００４１】
いずれのアーチファクトも、概して画素電極に呈されるべき所期の電位が何らかの影響を受けて変動したことに起因するものであり、特に画素電極の周辺に形成される容量及び寄生容量を介した電位変動によるところが大きいと判断される。そこで本発明者らは、次のような解析をした。
【００４２】
図４は、表示領域において任意に選んだ上下に隣接する２つの画素電極Ｐ１，Ｐ２及びその周辺構成要素の概略的構成並びにこれらに形成される容量及び等価容量を表している。
【００４３】
表示領域においては、表示領域の横方向にそれぞれ走る複数のゲートラインと表示領域の縦方向にそれぞれ走るソースラインとが平面図上互いに直交する形で配列されている。画素電極は画素毎に設けられており、この画素電極に対し個々に表示すべき画素情報に応じた電位付与をなすためのＴＦＴ２１が画素電極毎に設けられている。ゲートラインはＴＦＴ２１のゲート電極が接続され、ソースラインは当該ＴＦＴ２１のソース電極が接続される。ＴＦＴ２１のドレイン電極は、画素電極に接続される。ここに示した画素電極Ｐ１，Ｐ２は、ゲートラインＧｙ，Ｇｙ＋１，Ｇｙ＋２とソースラインＳｘ，Ｓｘ＋１とにより画定される２つの領域内に又は同領域に対応づけて形成される。表示領域においてはまた、各画素電極により形成される主たる容量（ＣLC）とともに表示用に使われる蓄積容量（いわゆるストレージキャパシタ）Ｃcsが画素毎に形成されており、これら蓄積容量は、表示領域の横方向に延在するバスライン（以下、Ｃｓラインと呼ぶ）により共通接続されている。
【００４４】
かかる構成において、画素電極周辺には主として次の容量が形成されると考えられる。
【００４５】
ＣLC：画素電極と共通電極（図１に示される電極２５）との間に形成される容量
【００４６】
Ｃgbnext：画素電極と当該画素電極を駆動するためのゲートラインの前に配置されるゲートラインとの間に形成される容量
【００４７】
Ｃcs：上記蓄積容量（画素電極とＣｓラインとの間に形成される容量）
【００４８】
Ｃs-pixelL：画素電極とその画素電極に接続されるＴＦＴのソース電極が接続されるソースライン（図４では画素電極の左側のソースライン）との間に形成される容量
【００４９】
Ｃs-pixelR：画素電極と上記ソースライン以外の隣接ソースライン（図４では画素電極の右側のソースライン）との間に形成される容量
【００５０】
ＣsdTFT：ＴＦＴのソース電極とドレイン電極との間に形成される容量
【００５１】
Ｃg-pixel：画素電極とその画素電極に接続されるＴＦＴのゲート電極が接続されるゲートライン（図４では画素電極の下側のゲートライン）との間に形成される容量
【００５２】
ＣgdTFT：ＴＦＴのゲート電極とドレイン電極との間に形成される容量
【００５３】
Ｃdd：画素電極と当該画素電極を駆動するためのゲートラインの前と後に配置されるゲートラインにより駆動される（上下）画素電極との間に形成される容量
【００５４】
なお、図４では、画素電極Ｐ１に関するものと画素電極Ｐ２に関するものとを区別するための添え字を上記各容量を表す記号に付して示しているが、かかる区別を要しない場合は適宜その添え字を省略して説明する。
【００５５】
上述した例に従えば、図２から分かるように、ソース信号Ｓsig及び共通電極信号Ｖcomは、フレームの開始から少なくとも１ライン分の一方の極性の駆動期間とこれに続く少なくとも１ライン分の他方の極性の駆動期間とを繰り返している。この連続する２つの期間のペアを以下ではブロックと称する。言い換えると、ソース信号Ｓsig及び共通電極信号Ｖcomは、フレームの開始からブロック毎に一方と他方の２つの極性を呈し、ブロック前半において一方極性、ブロック後半において他方極性をそれぞれ３ライン分又は１ライン分持続させている。また、第１フレームにおいてブロック前半及び後半に規定されたソース信号Ｓsig及び共通電極信号Ｖcomの極性は、第２フレームにおいてそれぞれ逆の極性とされる。Ｃｓラインには、共通電極信号Ｖcomと同様にレベル変化する信号が供給される。これにより、ＣLCと同様の機能を蓄積容量Ｃｓにも持たせ、画素情報の保持能力を倍加させることが可能となる。
[画素電極の電位変動の考え方]
【００５６】
図４に示されるような画素電極及びこれに形成される各種容量の関係を書き直すと、図５のようになる。例えば画素電極Ｐ１には、上述したＣLC，Ｃgbnext，Ｃcs，…，Ｃddの容量の一端が結合し、これら容量それぞれの他端においてはそれぞれの電位ＶLC，Ｖgbnext，Ｖcs，…，Ｖddが与えられることになる。画素電極Ｐ１における電位をＶ１とすると、画素電極Ｐ１の総電荷Ｑ１は、
【００５７】
Ｑ１＝ＣLC（Ｖ１−ＶLC）＋Ｃgbnext（Ｖ１−Ｖgbnext）＋Ｃcs（Ｖ１−Ｖcs）＋…＋Ｃdd（Ｖ１−Ｖdd）
…（１）
である。
【００５８】
ここで、ＶddがＶdd′に変化した場合、その時の画素電極Ｐ１の総電荷をＱ１′とし、またこの変化に伴って画素電極Ｐ１の電位がＶ１′に変化したとすると、
【００５９】
Ｑ１′＝ＣLC（Ｖ１′−ＶLC）＋Ｃgbnext（Ｖ１′−Ｖgbnext）＋Ｃcs（Ｖ１′−Ｖcs）＋…＋Ｃdd（Ｖ１′−Ｖdd′）
…（２）
となる。
【００６０】
電荷保存則により、Ｑ１′＝Ｑ１であり、Ｑ１′−Ｑ１＝０である。したがって、上記２つの式から、
【００６１】
（ＣLC＋Ｃgbnext＋Ｃcs＋…＋Ｃdd）（Ｖ１′−Ｖ１）＋Ｃdd（Ｖdd−Ｖdd′）＝０
…（３）
を導くことができる。
よって、Ｃddの端部電位ＶddがＶdd′に変化したときの画素電極Ｐ１の電位変化分Ｖ１′−Ｖ１は、
【００６２】
Ｖ１′−Ｖ１＝｛Ｃdd／（ＣLC＋Ｃgbnext＋Ｃcs＋…＋Ｃdd）｝×（Ｖdd′−Ｖdd）
…（４）
となる。
【００６３】
ここで、Ｃtotal＝ＣLC＋Ｃgbnext＋Ｃcs＋…＋Ｃddとおき、また、Ｖ１′−Ｖ１はＶddがＶdd′に変化したことによる画素電極Ｐ１における所望の電圧Ｖ１に対する変動分であるが、電圧ロスをＶlossとし、Ｖ１′＝Ｖ１−Ｖlossとおくと、
【００６４】
Ｖloss＝−（Ｖ１′−Ｖ１）＝(Ｃdd／Ｃtotal)×（Ｖdd−Ｖdd′）
…（５）
となる。このことから、外乱電位変動分に相当するＶdd−Ｖdd′により画素電極Ｐ１が受ける電圧ロスは、Ｖdd−Ｖdd′に、画素電極Ｐ１に結合する容量の総和の値（Ｃtotal）に対する当該外乱電位変動の生じた容量（Ｃdd）の値の比（Ｃdd／Ｃtotal）を乗ずることによって求められることが分かる。外乱電位変動を生じうる他の容量についての画素電極の電圧ロスも同様に求められる。
【００６５】
なお、実際には１の画素電極に対し上下２つの隣接画素電極が存在するので、当該１の画素電極が当該隣接画素電極によりどのような電位変動の影響があるかを考えるときには、これら隣接画素電極両方のＣddすなわち２Ｃddを反映させなければならない。したがって、上記式（５）は、
【００６６】
Ｖloss＝−（Ｖ１′−Ｖ１）＝(２Ｃdd／Ｃtotal)×（Ｖdd−Ｖdd′）
…（６）
と書き改められる。
[Ｃddの影響の考察]
【００６７】
図２の基礎技術による例では、ブロック内で偶数ラインの画素を駆動した後に奇数ラインの画素を駆動する形態が採られている。ここで画素を駆動するとは、当該画素の画素電極に表示すべき画素情報に応じた電位を付与することを意味し、以下では適宜、画素若しくは画素電極又はラインに情報を書き込む、又はこれらの書き込みをする、という表現又はこれに実質的に等しい表現を用いる。すなわち、基礎技術においては、ブロックにおいて先に偶数ラインに画素情報が書き込まれその後に奇数ラインに画素情報が書き込まれる。ブロック内における偶数ラインと奇数ラインとは互いに空間的に隣接しているので、ブロック内で先に書き込まれたライン（以下、先書ラインと言う。例えば第２，第４，第６ライン）の画素電極は、後に書き込まれるライン（以下、後書ラインと言う。例えば第１，第３，第５ライン）の書き込みによるＣdd末端電位変化の影響を受け、当該影響を受けた状態は次のフレームで当該先書ラインに再度書き込みがなされるまで、したがってほぼ１フレームにわたり続くことになる。当該先書ラインの画素電極にとっては、その上下に隣接する後書ラインの画素電極に与えられた電位Ｖｄが−Ｖｄに変化したこと（図２参照）が外乱電位変動となり、これがＣddを介して当該先書ラインの画素電極に電位変動をもたらすことになる。
【００６８】
したがって、先書ラインの画素電極が受ける電圧ロスＶloss_Cdd_Fは、上記式（６）に倣い、
【数１】
2006053442.tif 000003
となる。
【００６９】
一方、後書ライン（第１，第３，第５ライン等）は、その書き込まれた所期の状態が次のフレームで先書ライン（第２，第４，第６ライン等）が新たに書き込まれるまで、したがってほぼ１フレームにわたって持続する。後書ラインは、同ブロック内の隣接する先書ラインが次のフレームにおいてブロック前半で書き込まれた時に当該先書ラインの書き込みによるＣdd末端電位変化の影響を受けるものの、直後のブロック後半において直ぐに新たな画素情報が書き込まれるので、その影響はほぼ皆無に等しい。
【００７０】
したがって、後書ラインの画素電極が受ける電圧ロスＶloss_Cdd_Lは、
【数２】
2006053442.tif 000004
とすることができる。
[ＣsbpixelL/R，ＣsdTFTの影響の考察]
【００７１】
ソースラインの電位は、図２に示されるように、ブロック前半からブロック後半へ切り替わるときにＶｄから−Ｖｄに変化し、また、ブロック後半から次のブロック前半へ切り替わるときに−ＶｄからＶｄに変化する。すなわち半ブロック毎にソースラインの電位が反転する。ソースラインは、全てのラインの書き込みに使われるので、一旦あるラインの書き込みがなされた後は、そのラインの画素電極は、次のフレームにおいて新たな書き込み（更新）がなされるまで、ソースラインの電位反転によるＣsbpixelL，ＣsbpixelR，ＣsdTFTの各末端電位変化の影響を受けることになる。ある１つの書き込んだラインの画素電極がどの程度影響を受けるかは、そのラインの更新までに当該ラインの極性とは異なる極性の電位が他のラインについてソースラインに何回掛けられたか、すなわち逆極性駆動回数に拠る。なお、逆極性駆動回数だけを考慮に入れるのは、当該ラインの極性と同一極性の電位が他のラインについてソースラインに掛けられる場合は、変動を受けた画素電極電位と共通電極−ソースライン間電位差との差が小さいので、この場合による画素電極における電荷移動は極めて少ないと考えられるからである。
【００７２】
この点を考えるために、図６を参照する。図６は図２の例と同じ基礎技術による駆動形態を第１及び第２フレームの双方につきそれぞれ表形式で示したものである。左端の１から３２までの行番号は表示領域において空間的に配されるライン番号を示し、上端には半ブロック毎のライン番号を示しており、縦に「２，４，６」，「１，３，５」，「８，１０，１２」，…で示される半ブロックの順に（図の左から右へ）時系列上半ブロック及びブロックが遷移していくことを示し、半ブロック内で示されたライン番号を上から下へ辿ることによりラインの選択順が分かる。一方極性駆動期間を担う前半ブロックと他方駆動極性駆動期間を担う後半ブロックとの境界は点線で示され、ブロック間境界は実線で示されている。選択されるラインに対応する表の欄には、該当の駆動極性に対応する種類の斜線にてハッチングが施されており、当該選択行が空間的に何処に位置するか、どちらの極性で駆動されるかが視覚的に分かるようになっている。
【００７３】
先ず、先書ラインの画素電極がソースラインの電位変化に対して受ける影響を考える。先書ラインは本例では偶数ラインである。図６を参照して偶数ラインを要素とする半ブロック「１４，１６，１８」を代表例とすると、半ブロック単位でみたときには、この半ブロックに対しては、その次の半ブロック「１３，１５，１７」などの奇数ラインを要素とする半ブロックのラインが書き込まれるときに逆極性の電位がソースラインに掛けられ、他の偶数ラインを要素とする半ブロックのラインが書き込まれるときには同極性の電位がソースラインに掛けられる。図６はこの様子を「逆」，「同」なる語で示しており、第２フレームにおいて同じ半ブロック「１４，１６，１８」が到来する（したがってこの半ブロックのラインが更新される）までに、６つの半ブロックについての逆極性駆動がなされることが分かる。このうち、フレーム内で最終の半ブロックは１ラインしか含まないので、これらより、５×３＋１×１＝１６で、逆極性駆動回数は１６ラインであることが分かる。これは、表示に用いられる全ライン数（本例では３２）の半分に等しい。但し、一般には全ライン数は偶数とは限らないので、全ライン数をＮとしたときにＩｎｔ（Ｎ／２）の値が逆極性駆動の回数に相当するとみなすことにしている。ここで用いた関数Ｉｎｔ（）は引数の値の整数部のみを答えとして導くものである。
【００７４】
かかる計算は、図６に示されるような第１フレームの当該半ブロック直後から第２フレームの同半ブロック直前までの期間Ｑｆにおいて半フレーム単位で逆極性駆動回数を求めるものであるが、正確な回数を求めるにはこれに加え第２フレームにおける当該半ブロックにおける更新時の駆動を考慮に入れなければならない。第２フレームにおける半ブロック「１４，１６，１８」の各ラインの画素電極は、第１フレームにおけるものとは異なる極性でソースラインから電位が順次掛けられる。第２フレームの当該半ブロック内では、第１４ラインが先ず逆極性（−）にて書き込まれるが、この時第１６及び第１８ラインは依然として同極性のままである。この様子が図７に示されている。この書き込みは、第１４ラインにとっては更新すなわち新しい画素情報による書き込みなので、対応の画素電極に所望の電位を掛けるものであって当該画素電極の電位エラーにはならない。しかしながら、第１６及び第１８ラインとしてはこの第１４ラインが最初に逆極性になったことにより、この時点で第１４ラインよりも１回分多く逆極性の電位がソースラインに印加されたことによる影響を受けることになる。
【００７５】
また、その後に図８に示されるように第１６ラインが逆極性（−）にて書き込まれるが、この時も第１８ラインは依然として同極性のままである。このとき第１６ラインにとっては更新であり、電位エラーには至らないが、第１８ラインとしてはこの第１６ラインが先に逆極性になったことにより、この時点で第１４ラインよりも２回分、第１６ラインよりも１回分多く逆極性の電位がソースラインに印加されたことによる影響を受けることになる。
【００７６】
したがって、図９に示されるように第１８ラインが第１フレームとは逆の極性（−）で書き込まれ当該半ブロックの更新が完了するまでに、すなわち当該半ブロックの更新期間中に当該３つのラインには逆極性駆動回数に違いが出ることになる。結局、第１４ラインについては上記期間Ｑｆにおける逆極性駆動回数の値そのものであるが、第１６ラインについては１、第１８ラインについては２を当該値に加えて得られる数を逆極性駆動回数としなければならない。半ブロック内で選択されるラインの順番をＬで表すと、Ｌ−１の分だけ逆極性駆動回数が増えることになる。
【００７７】
以上の考察により、先書ラインの画素電極が受ける電圧ロスＶloss_Csb_Fは、
【数３】
2006053442.tif 000005
となる。なお、Ｃsbpixel＝Ｃs-pixelL＋Ｃs-pixelR＋ＣsdTFTであり、式中、１／Ｎを乗じているのは、上記逆極性駆動回数を逆極性駆動の状況におかれる確率として扱うためである。
【００７８】
次に、後書ラインの画素電極がソースラインの電位変化に対して受ける影響を考える。後書ラインは本例では奇数ラインである。図６を参照して今度は奇数ラインを要素とする半ブロック「１，３，５」を代表例とすると、この半ブロックに対しては、その次の半ブロック「８，１０，１２」などの偶数ラインを要素とする半ブロックのラインが書き込まれるときに逆極性の電位がソースラインに掛けられ、他の奇数ラインを要素とする半ブロックのラインが書き込まれるときには同極性の電位がソースラインに掛けられる。上述と同様に、第２フレームにおいて同じ半ブロック「１，３，５」が更新されるまでに、５つの半ブロックについての逆極性駆動がなされることが分かる。このうち、フレーム内の最終の半ブロックは１ラインしか含まないので、これらより、４×３＋１×１＝１３で、逆極性駆動回数は１３ラインに相当する。これは、上記「先書ライン」の場合より３つ少ない。その理由は、第２フレームでは第１フレームに対して全画素が極性を変えて駆動されるので、図６に示されるように、第１フレームの当該半ブロック直後から第２フレームの当該半ブロック直前までの期間Ｑｌにおいて第２フレームが同極性の駆動状態から始まるからである。したがって、Ｍを半ブロック内のライン数（但し、フレーム内最終ブロックの例外を除く）とすると、当該期間Ｑｌにおいては、Ｉｎｔ（Ｎ／２−Ｍ）の値が逆極性駆動の回数に相当するとみなされる。
【００７９】
そして上述と同様、正確な回数を求めるため、第２フレームにおける当該半ブロックの更新期間中の当該３つのラインの逆極性駆動回数に違いが考慮される。かかる違いについて、同じように半ブロック内で選択されるラインの順番を表したＬを用いることができる。
【００８０】
以上の考察により、後書きラインの画素電極が受ける電圧ロスＶloss_Csb_Lは、
【数４】
2006053442.tif 000006
と推定することができる。
[Ｃgb-pixel，ＣgdTFT，Ｃgbnextの影響の考察]
【００８１】
ゲートラインの電位は、基本的にはＴＦＴをオフとするためのレベルとＴＦＴをオンとするためのレベルとの間で変化する。図２から推察されるように、ゲートラインに供給されるゲート信号は１Ｈの期間内でアクティブすなわちオンレベルとなるものであり、この短い期間のオンレベル変化を呈した後は次のフレームの対応の時期が到来するまで直流電圧的に長くオフレベルが持続する。一方、画素電圧の基準電位は共通電極電位なので、直流電圧が画素電極に所期電位からの電位変動をもたらしうる外乱電位変動を考えるときには、共通電極に印加される電位の変動を考えるべきである。すなわち、共通電極の電位がＶｃと０との間で振れるのに応じて変動するゲートラインの電位を考えると、ゲートラインは、当該共通電極電位の反転周期（本例では３Ｈ）毎にＶｃ／２と−Ｖｃ／２との間で反転変動するものとみなすことができる。ゲートラインは、画素電極とＣgb-pixel，ＣgdTFT，Ｃgbnextを介して結合しているので、一旦あるラインの書き込みがなされた後は、そのラインの画素電極は、次のフレームにおいて新たな書き込みがなされるまで、かかるゲートライン電位反転によるＣgb-pixel，ＣgdTFT，Ｃgbnextの各末端電位変化の影響を受けることになる。ある１つの書き込んだラインがどの程度影響を受けるかは、主として、その更新までに当該ライン書き込み時の共通電極の極性とは異なる極性の電位が共通電極から何回掛けられたかに拠る。
【００８２】
この回数は、上述した逆極性駆動回数と同じものであり、また他の点についても同様の考え方で総合すると、先書及び後書ラインの画素電極がゲートライン電位変動により受ける電圧ロスＶloss_Csb_F，Ｖloss_Csb_Lは、
【数５】
2006053442.tif 000007
【数６】
2006053442.tif 000008
となる。ここで、各式において乗ぜられているＶｃは、Ｖｃ／２−（−Ｖｃ／２）の結果である。
【００８３】
上述した各考察から、先書ラインの画素電極と後書ラインの画素電極とが所望の電位Ｖｄから変動し最終的に収束する電圧Ｖactual_F，Ｖactual_Lは、次のようになる。
【数７】
2006053442.tif 000009
【数８】
2006053442.tif 000010
[アーチファクトの原因]
１．ライン間アーチファクト
【００８４】
上記式（１３），（１４）は、先書ラインと後書ラインの画素電極の実際の電圧を表しており、これらに値の差があればその差がライン毎の輝度の差すなわちライン間アーチファクトを示すことになる。これをＶloss(LbyL)とおくと、
【数９】
2006053442.tif 000011
となる。
【００８５】
上記式（７）及び（８）からも分かるように、先書ラインの画素電極の電位変動は、後書ラインの画素電極の電位変動よりも大きい。したがって、同じ輝度レベルで表示させようとしても、先書ラインの画素と後書ラインの画素とでは表示される輝度レベルに差が生じ、全画面グレー表示の場合には先書ラインの画素が後書ラインの画素よりも明るくなってしまうことになる。また、このように先書ラインの画素電極の電位変動が相対的に大きい点は、上記式（９）と（１０）の関係、上記式（１１）と（１２）との関係からも分かる。何故なら、式（１０），（１２）における要素Ｉｎｔ（Ｎ／２−Ｍ）の値は、式（９），（１１）の対応する要素の値よりも小さくなることが明らかであり、式（１０），（１２）によって得られる値がそれぞれ式（９），（１１）によって得られる値よりも小さいからである。
【００８６】
かくして基礎技術による交流駆動では、画面全域にわたり同じ輝度レベルで表示させようとしても、ライン毎に明暗の差が出るパターンが現れることになる。図１０において実線で示される特性は、この様子を示しており、先書ライン（偶数ライン）は後書ライン（奇数ライン）よりも所望輝度（Ｖｄに対応する輝度）から大きく外れた輝度を呈する。
２．ブロック内アーチファクト
【００８７】
ブロック内アーチファクトは、ブロックに対応するラインの表示画像において輝度のばらつきを生じさせ、ブロック毎にそのような輝度のばらつきを生じさせる要素に起因する。
上記式（１３）及び（１４）を見ると、この要素は（Ｌ−１）であることが分かる。すなわち、Ｌはブロック内で選択されるラインの順番を表すものであり、この数が大きくなるにつれ（したがって遅く書き込まれるラインほど）、両式ともに所望電位Ｖｄから外れる値となる。
【００８８】
より具体的には、ブロック内の輝度変化量を表す成分は、式（１３）及び式（１４）の（Ｌ−１）に係る要素に対応する電圧変動分であるから、これをＶloss(Block)とおくと、次式のようになる。
【数１０】
2006053442.tif 000012
【００８９】
かくして基礎技術（図６）による交流駆動では、画面全域にわたり同じ輝度レベルで表示させる場合、図１０に示されるライン間アーチファクト成分を除去したとしても、概して図１１に示されるようにラインの並びに対しブロック毎に最小値から最大値へ漸増する輝度変化が生じることとなる。この図から、全ラインを同一の輝度で表示しようとした場合にブロック内において遅く選択されたラインほど輝度が高くなり、本例の如き一貫した昇順のライン選択では、画面上空間的に垂直方向にブロック単位で漸増することが分かる。
【００９０】
ライン間アーチファクトを解消する技術自体は、特開２００１−１０８９６４に記載されている。この従来技術は、例えば図１０に示される高低交番レベルのパターンに対応する偏倚電圧を予め各ソースラインに掛けておくか、或いはソースラインへ供給される信号に当該偏倚電圧を重畳させることにより、ライン間の電位差を消失させアーチファクトを解消している。
【００９１】
なお、実際には、ライン間アーチファクトとブロック内アーチファクトとが合成されたアーチファクトが現れうるものであり、本発明においては個々のアーチファクトに留まらずこの合成アーチファクトの解消にも取り組んだものである。実施例１ないし３は、特開２００１−１０８９６４に記載の技術に拠らないライン間アーチファクトの対策であり、実施例４ないし９は、実施例１ないし３の特徴を用いたブロック内アーチファクトの対策である。実施例４ないし９は、ここでは実施例１ないし３のライン間アーチファクト対策をも同時になすものとしているが、特開２００１−１０８９６４に記載のライン間アーチファクト対策に代えてもよい。また実施例４ないし９に特有の技術事項自体は、ライン間アーチファクト対策の有無に拘わらず実現可能なものである。以下、上記考察に基づいて実現した本発明による実施例につき詳しく説明する。
【実施例１】
【００９２】
ライン間アーチファクト対策の実施例について、図１２を参照して説明する。
【００９３】
図１２は、図２と同様の様式にて本実施例による駆動回路１０によって行われる交流駆動の態様を示している。これによれば、第１フレームにおけるライン選択順及び極性の付与の仕方は図２の基礎技術の例と同じであるが、第２フレームにおいては異なる。すなわち、図２では第２フレームにおいても第１フレームと同じライン選択順であったが、本実施例では第１フレームで先書ラインとされていたものを第２フレームで後書ラインに替えるようにしている。図１２から分かるように、第１フレームでは先頭ブロックにおいて第２，第４，第６ラインの次に第１，第３，第５ラインを選択しているのに対し、第２フレームでは先頭ブロックにおいて第１，第３，第５ラインの次に第２，第４，第６ラインを選択している。他のブロックにおいても同様に、第１フレームでは偶数ラインを先書ライン、奇数ラインを後書ラインとしているものを、第２フレームでは逆に奇数ラインを先書ライン、偶数ラインを後書ラインとしている。換言すれば、第１フレームのブロック前半とブロック後半の順序を第２フレームで逆にしている。
【００９４】
これにより、第１フレームで相対的に大きな電圧ロスの生じた先書ラインを第２フレームで相対的に小さな電圧ロスで済む後書ラインとして扱うことにより、第１フレームと第２フレームとの間に各ラインの電圧ロスの差により生じる輝度差を相殺させるような関係を持たせ総合的な電圧ロスの差により生じる視覚的不具合を低減することができる。第１フレームでの後書ラインについても、これとは逆の関係になるが、同様に電圧ロスの差により生じる視覚的不具合の相殺的効果が奏される。
【００９５】
かくして当該グレー表示時には、概して第１フレームでは図１０に示されるような輝度パターンの画像とされ、第２フレームでは図１３に示されるような反転輝度パターンの画像とされることにより、各ラインの平均表示輝度が概ね等しくなり、ライン間アーチファクトを消失させることが可能となる。
【００９６】
図１４は、図６と同様の表形式にて本実施例による動作態様を示している。
【実施例２】
【００９７】
本実施例は、上記実施例１を改良したものである。実施例１では、先書ラインと後書ラインとをフレームが替わる度に交換するものであったが、図１４に示される内容を検討すると、一部の箇所において電圧ロスの低減効果が不十分になることが判明した。
【００９８】
いま、第２フレームの第６ラインと第７ラインとに着目すると、第６ラインは後書ラインとして駆動された後に第７ラインが先書ラインとして駆動される。このとき第６ラインは第７ラインに隣接しているので、第７ラインが書き込まれた時点で第６ラインが影響を受ける。すなわち第７ラインの画素電極は第６ラインの画素電極とＣddを介して結合されているので第６ラインの画素電極に掛けられた所望電位は第７ラインの書き込みにより変動してしまうのである。第６ラインを後書ラインとして扱う理由は第６ラインが第１フレームで先書ラインとして扱われた結果大きな電圧ロスを生じたので第２フレームで電圧ロスの小さい後書ラインとして扱うためであるにもかかわらず、隣接する第７ラインの書き込みによって第２フレームでも大きな電圧ロスが生じているのである。したがって、第６ラインの画素電極は、どちらのフレームにおいても大きな電圧ロスを生じてしまい、これに対応する画素が局部的に著しく異なる輝度の表示をもたらす可能性がある。同様のことが、第１２及び第１３ライン、第１８及び第１９ライン、第２４及び第２５ライン、並びに第３０及び第３１ラインにおいても当てはまる。
【００９９】
これに対処すべくなされたのが本実施例であり、図１５はその動作態様を示している。本実施例においては、第２フレームにおける第６ラインの駆動の時期をずらすようにしている。詳述すると、第２フレームの先頭ブロックにおいて第６ラインの選択をせず、次のブロックで第６ラインを選択し、第６ラインの選択の後はこれに続く偶数ラインを順次選択するようにしている。したがって、第２フレームの先頭ブロックの後半は２ラインしか選択しないことになる。
【０１００】
このようにすることにより、第１フレームにおいて先書ラインとして扱われたラインは全て、相対的に電圧ロスの少ない条件又は状況の下で後書ラインとして扱われるので、上述したような局部的に電圧ロスが倍加するような問題が解消されるのである。
【０１０１】
同じ問題の解決手段として、図１５の例を図１６に示すように改変してもよい。図１６は、当該改変例を示すものであり、第２フレームの先頭ブロックの後半における最初の後書ライン（偶数ライン）の選択タイミングをダミー（Ｄ）として扱い、その後の後書ラインを規定数に従い各ブロックに順次割り当てていくというものである。例えば実効表示領域のから外れた箇所に、第１ラインに隣接する予備ラインを設け、この予備ラインを第５ラインの後に選択し所定の極性で駆動する。本例では、第２フレームにおいて正極性駆動が行われる第１ラインに隣接するので、電圧ロスを一律に扱う理由から当該予備ラインは負極性で駆動するのが望ましい。
【０１０２】
或いは、単に第５ラインの選択タイミングと第２ラインの選択タイミングとの間に１ライン分の時間間隔をおき、上記予備ラインによるものと等価な動作をするようにしてもよい。
【実施例３】
【０１０３】
本実施例は、実施例１及び２をさらに改良するものであり、最初にその改良のポイントにつき図１７を参照する。
【０１０４】
図１７は、実施例１による動作において第１及び第２フレームにわたる各ラインの呈する極性分布状態を表したものである。各欄に付された「＋」及び「−」はそれぞれ正極性及び負極性の駆動極性を示し、斜線が付されている欄はこのタイミングで極性反転し当該欄で示された極性での駆動が開始されていることを示している。
【０１０５】
いずれかの斜線の付された箇所すなわち極性反転が起きた状態を除き、第１及び第２フレームにおいて正極性の状態となるライン期間（Ｈ）の数と負極性の状態となるライン期間（Ｈ）の数を、各ラインにつき調べると、図１６の右端のような値が得られる。第１ラインについてみると、「＋」を呈するライン期間は、３ライン構成の半ブロックが１０個分で、１ライン構成の半ブロックが２つ分あり、さらに「＋」駆動の第１ラインが属する半ブロックに属するラインが２つ（第２フレームの第３及び第５ライン）分あるので、３×１０＋１×２＋２より３４Ｈに相当する。「−」を呈するライン期間は、３ライン構成の半ブロックが８個分で、１ライン構成の半ブロックが２つ分あり、さらに「−」駆動の第１ラインが属する半ブロックに属するラインが２つ（第１フレームの第３及び第５ライン）分あるので、３×８＋１×２＋２より２８Ｈに相当する。したがって、第１ラインについては、第１及び第２フレームにおいて３４Ｈの正極性駆動状態と２８Ｈの負極性駆動状態とを呈するので、これらライン期間数の差Δは６Ｈ分となり、負極性駆動状態よりも正極性駆動状態が６Ｈ分長く偏在することが分かる。第２ライン以降の他のラインについても同様の計算をすることにより、全てのラインについての駆動極性の偏りを見い出すことができる。
【０１０６】
図１７の右側に示した値から、第１及び第２フレームにおいてどのラインも正極性駆動状態が優勢になり、所定の基準電位から正極性へずれたものとなることが分かる。実施例１においては第１フレームと第２フレームとの交互の繰り返しにより画像表示動作を行うものであるから、この動作を続けると各ラインひいては表示領域全体が基準電位から正極性の無視できない値に近づく傾向（電位オフセット）が続き、結果として液晶に直流電圧が掛かることになり、共通電極信号の電圧値の調整を必要としたり表示階調の中心がずれるなどの不具合が起きる可能性があり、好ましくない。
【０１０７】
本実施例においては、このような問題を解消するように第３及び第４フレームを付加するようにしており、この駆動形態を図１８に示す。
【０１０８】
図１８は、図１７（図１４）の第１及び第２フレームに続いて呈される第３及び第４フレームの駆動形態を示しており、本実施例はこれら第１ないし第４フレームの順次の繰り返しを行うことを指向するものである。この駆動形態では、第３フレームにおいて、図１７における第２フレームの選択ライン順を維持しかつ駆動極性を反転させ、第４フレームにおいて、図１７における第１フレームの選択ライン順を維持しかつ駆動極性を反転させている。
【０１０９】
この図１８においても右端に極性の偏倚を表す各値を示している。これより、これらの値が図１７に示される各対応の値と「＋」と「−」で反対になっており、また図１７のΔの値の符号が反転したものとなることが分かる。したがって、図１８のΔの値と図１７に示される各対応の値とがライン毎に足し合わされたときには全て丁度０になる。よって、第１及び第２フレームの後に第３及び第４フレームを後続させ、これら４つのフレームにより繰り返し画像表示動作を行うことにより、電位オフセットのない駆動が実現でき、上述したような問題を回避することができる。
（他の形態）
【０１１０】
図１９及び図２０には、同様の目的で構成された本実施例の他の形態を示している。この形態は、図１５に示した実施例２を基礎としており、図１９（図１５）に示される第１及び第２フレームの後に図２０に示される第３及び第４フレームが続き、これら第１ないし第４フレームの順次の繰り返しを行うものとしている。そして、第３フレームにおいて、図１９における第２フレームの選択ライン順を維持しかつ駆動極性を反転させ、第４フレームにおいて、図１９における第１フレームの選択ライン順を維持しかつ駆動極性を反転させている。
【０１１１】
この形態においては、例えば第１及び第２フレームにおける第６ラインについて特異な偏倚の値Δ＝１２を呈するが、第３及び第４フレームにおける第６ラインについてΔ＝−１２となっており、図１９のΔの値と図２０に示される各対応の値とが足し合わされたときには丁度０になることには変わりはない。よって、この形態でも、第１ないし第４フレームの順次繰り返しにより、上記の形態と同様の作用効果が得られることになる。
【０１１２】
なお、同様の趣旨により、図１６に示した例を基礎とした第３及び第４フレームを有する構成を導くことができることは明らかである。また、ここでは第３フレームに第２フレームのライン選択順及び反転駆動極性を担わせ、第４フレームに第１フレームのライン選択順及び反転駆動極性を担わせているが、第１及び第２フレームにおいて呈される図１７や図１９に示されるような駆動極性の分布パターンに対しこれの反転パターンを有するようなフレームを付加すればよい。すなわち、第４フレームに第２フレームと同じライン選択順及び反転した駆動極性を担わせ、第３フレームに第１フレームと同じライン選択順及び反転した駆動極性を担わせてもよいし、最初の所定長の期間にわたり第１及び第２フレームの交互動作の後に同じ所定長の期間に適切な第３及び第４フレームの交互動作をなすようにしてもよい。
【０１１３】
かくして、第１及び第２フレームの各ラインについての駆動極性の偏りを相殺するような偏りを有する付加フレームを設けたことにより、電位オフセットのない駆動が実現でき、上述したような問題を回避することができる。
【実施例４】
【０１１４】
ブロック内アーチファクト対策の実施例の１つは、画面全域をあるグレー表示とする場合に図２１に示されるような輝度変化を呈するように駆動しようとするものである。図１１に示されるような上記基礎技術による駆動により得られる輝度変化は、ブロックとブロックとの間に正のピークから負のピークへの著しい輝度の変化がある（例えば第６ラインと第７ラインとの間）。このような輝度の変化を小さくして図２１に示されるように正及び負のピークから徐々に変化させることにより、視覚的にブロック内アーチファクトが目立たなくなる。
【０１１５】
図２２は、かかる趣旨に基づいて構成された本実施例による駆動形態を示している。図２２は、図６等と同様の様式によるものである。本実施例は、全ラインを同一の輝度で表示しようとした場合にブロック内において遅く選択されたラインほど輝度が高くなる（図１１参照）というこれまでの考察に基づき、図１５のような全ブロックにおいて昇順のライン選択をする規定を崩し、図２１のような輝度変化を呈するようラインの選択順をブロック毎に昇順と降順とで切り替えたものである。
【０１１６】
より詳しくは、図２２に示されるように、第１ブロックでは下向き矢印に従って昇順のライン選択がなされ、第２ブロックでは上向き矢印に従って降順のライン選択がなされ、以降、ブロック毎に交互に昇順と降順とを繰り返すようにしている。これにより、あるブロックで遅く選択されたラインに空間的により近いラインは、次のブロックにおいてより遅く選択され、また、あるブロックでより早く選択されたラインに空間的により近いラインは、次のブロックにおいてより早く選択される。したがって、ブロック間で輝度の差の少ない隣接ラインの選択が可能となり、結果的に図２１のような輝度変化特性を得ることができる。
【０１１７】
本実施例においては、ブロック内のライン選択順序が昇順か降順のどちらかとしているが、ブロック内で先行する半ブロックでは昇順及び降順の一方とし、後続する半ブロックではその他方とすることも可能である。
【０１１８】
なお、本実施例においても、既述の如き電位オフセットに対処する趣旨で適正な第３及び第４フレーム又は必要な追加フレームを付加することができ、その場合はさらに効果的な形態が実現される。以下の実施例についても同様である。
【実施例５】
【０１１９】
ブロック内アーチファクト対策の実施例のもう１つは、画面全域をあるグレー表示とする場合に図２３に示されるような輝度変化を呈するように駆動しようとするものである。図２３において実線で示される輝度変化（これは図１１に示されるものと同じ）を第１フレームにおいて呈せしめ、同図において点線で示される輝度変化を第２フレームにおいて呈せしめるものである。ここでは、第１フレームにおいて輝度の最小値を呈するラインが第２フレームにおいては最大値を呈するように、第１フレームにおける輝度の最大値を呈するラインが第２フレームにおいては最小値を呈するように規定される。また、第２フレームにおける輝度変化は、第１フレームとは逆に、最大値から最小値に徐々に小さくなる傾斜を有するように規定される。このようにすることにより、視覚的にブロック内アーチファクトが目立たなくなる。
【０１２０】
図２４は、かかる趣旨に基づいて構成された本実施例による駆動形態を示している。本実施例も、全ラインを同一の輝度で表示しようとした場合にブロック内において遅く選択されたラインほど輝度が高くなる（図１１参照）という上述の考察に基づいている。図２４に示されるように、第１フレームでは図１４（実施例１）と同じく全てのブロックにおいて昇順のライン選択がなされるが、第２フレームでは全てのブロックにおいて降順のライン選択がなされる。これにより、第１フレームにおいて最大及び最小輝度を呈するラインを第２フレームにおいてそれぞれ最小及び最大輝度を呈するラインとするとともに、第１フレームにおける最小輝度から最大輝度への傾斜を第２フレームにおいて最大輝度から最小輝度への傾斜に変えることができ、結果的に図２３のような輝度変化特性を得ることができる。
【実施例６】
【０１２１】
ブロック内アーチファクト対策の実施例の他の１つは、画面全域をあるグレー表示とする場合に図２５に示されるような輝度変化を呈するように駆動しようとするものである。図２５において実線で示される輝度変化（これは図２１に示されるものと同じ）を第１フレームにおいて呈せしめ、同図において点線で示される輝度変化を第２フレームにおいて呈せしめるものである。ここでは、概して図２１に示される輝度変化パターンをフレーム毎に反転させようというものであり、第１フレームにおける輝度の最小値を呈するラインが第２フレームにおいては最大値を呈するように、第１フレームにおける輝度の最大値を呈するラインが第２フレームにおいては最小値を呈するように規定される。また、第１フレームにおける輝度変化と第２フレームにおける輝度変化とは、フレーム間で対応するラインにおいて傾斜が互いに逆極性となるように規定される。このようにすることにより、図２１において説明した形態よりも、視覚的にブロック内アーチファクトが目立たなくなる。
【０１２２】
図２６は、かかる趣旨に基づいて構成された本実施例による駆動形態を示している。本実施例も、全ラインを同一の輝度で表示しようとした場合にブロック内において遅く選択されたラインほど輝度が高くなる（図１１参照）という上述の考察に基づいている。図２６に示されるように、第１フレームでは図２２（実施例４）と同じくライン選択順がブロック毎に交互に昇順と降順とを繰り返すが、第２フレームではその昇順と降順とを逆にしている。これにより、結果的に図２５のような輝度変化特性を得ることができる。
【実施例７】
【０１２３】
さらに他の実施例は、画面全域をあるグレー表示とする場合に図２７に示されるような輝度変化を呈するように駆動しようとするものである。図２７において実線で示される輝度変化（これは図１１に示されるものと同じ）を第１フレームにおいて呈せしめ、同図において点線で示される輝度変化を第２フレームにおいて呈せしめるものである。ここでは、第１フレームにおける輝度の最小値を呈するラインと最大値を呈するラインとの間の丁度中央のラインが第２フレームにおいて最大値を呈するように、図１１の輝度変化パターンをシフトさせたような形に第２フレームが規定される。このようにすることにより、図１１において説明した形態よりも、視覚的にブロック内アーチファクトが目立たなくなる。
【０１２４】
図２８は、これを実現するための本実施例による駆動形態を示している。本実施例によれば、第１フレーム及び第２フレームともに図１５（実施例２）と同様全てのブロックにおいて昇順のライン選択をなすが、第２フレームにおいて工夫が施されている。すなわち、第２フレームの先頭ブロックは、３つの奇数（先書）ラインと３つの偶数（後書）ラインとによる構成が崩され、２つの奇数ラインと１つの偶数ラインとにより構成されている。換言すれば、当該先頭ブロックを６つではなくその半分の３つのラインで構成している。これにより、次のブロックの構成ラインの選択パターンがシフトすることになり、当該次のブロックから輝度のピークを呈せしめることが可能となる。結果的に、図２７のような輝度変化特性を得ることができる。
【実施例８】
【０１２５】
また、画面全域をあるグレー表示とする場合に図２９に示されるような輝度変化を呈するように駆動する実施例にしてもよい。図２９において実線で示される輝度変化（これは図２１に示されるものと同じ）を第１フレームにおいて呈せしめ、同図において点線で示される輝度変化を第２フレームにおいて呈せしめるものである。ここでは、第１フレームにおける輝度の最小値を呈するラインと最大値を呈するラインとの間の大略中央に位置するラインが第２フレームにおいて最大値を呈するラインとなるように、図２１の輝度変化パターンをシフトさせた形に規定される。このようにすることにより、図２１において説明した形態よりも、視覚的にブロック内アーチファクトが目立たなくなる。
【０１２６】
図３０は、これを実現するための本実施例による駆動形態を示している。本実施例は、図２２の実施例４に基礎を置くが、上述した輝度変化パターンのシフトを実現するために、第２フレームにおいて降順のライン選択をなす先頭ブロックを形成するとともに、先頭ブックの選択ライン数を少なくしている。そして、以降のブロックにおいて図２２に示されるような昇順，降順，…のライン選択を続けるようにしている。これにより、図２９のような輝度変化特性を得ることができることになる。
【実施例９】
【０１２７】
さらに、画面全域をあるグレー表示とする場合に図３１に示されるような輝度変化を呈するように駆動する実施例にしてもよい。図３１において実線で示される輝度変化（これは図１１に示されるものと同じ）を第１フレームにおいて呈せしめ、同図において点線で示される輝度変化を第２フレームにおいて呈せしめるものである。ここでは、第１フレームにおける輝度変化の周期と第２フレームにおける輝度変化の周期とが異なり、輝度変化の傾斜も第１フレームと第２フレームとで逆極の関係になるように規定される。このようにすることにより、図１１において説明した形態よりも、視覚的にブロック内アーチファクトが目立たなくなる。
【０１２８】
図３２は、これを実現するための本実施例による駆動形態を示している。本実施例は、図２４の実施例５に基礎を置くが、第２フレームにおいては各ブロックを２つの奇数ライン（先書ライン）と２つの偶数ライン（後書ライン）とからなるものとし、各ブロックのライン選択をいずれも降順としている。これにより、図３１のような輝度変化特性を得ることができることになる。本実施例によれば、第１フレームにおけるアーチファクトと第２フレームにおけるアーチファクトが攪拌された画像となり、個々のアーチファクトの視認性を低下させることができる。
【０１２９】
図３１及び図３２の例では、第１フレームと第２フレームとの間で呈される輝度変化パターンの傾斜の関係が分かりづらいので、これを明瞭とするため、同様の趣旨で構成される図３３及び図３４に示される例を挙げる。この例は、第１フレームの各ブロックを１２ライン構成とし第２フレームの各ブロックを８ライン構成としたものである。
【０１３０】
なお、上記実施例及び改変例にさらに変更や追加を加えることは可能である。例えば、図３に示した交流駆動パターンは、図３５に示されるようなドット間交流パターンに変えることもできる。また、上述においては、第１フレームの先頭ブロックにおいて最初に選択されるラインを正極性に駆動される偶数ラインとした例について説明したが、当該ラインは負極性に駆動されるようにしてもよいし、奇数ラインでもよいことは勿論である。また、フレーム期間やブロック期間、半ブロックにおいて選択されるライン数は例に挙げた数に限定されるものではないことは言うまでもない。
【０１３１】
また、上記各実施例では、液晶表示装置に用いられるマトリクス駆動回路について説明しているが、これに限らず、ここで説明したマトリクス駆動回路を用いることのできる表示装置であれば、そのようなものにも適宜適用することができることは勿論である。
【０１３２】
以上、本発明による代表的実施例を説明したが、本発明はこれらに限定されるものではなく、当業者であれば、添付請求項の範囲内で種々の改変例を見出すことができる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の実施例によるマトリクス駆動回路の概略的構成を示すブロック図。
【図２】本発明の実施例の基礎技術によるマトリクス駆動回路の動作を説明するためのタイムチャート。
【図３】行間交流駆動形態を示す模式図。
【図４】隣接する画素電極及びその周辺の構成を示す回路図。
【図５】画素電極とこれに結合する容量の等価回路図。
【図６】基礎技術による駆動形態を説明するための図表。
【図７】基礎技術による駆動形態におけるライン更新時の最初の過程を示す図。
【図８】基礎技術による駆動形態におけるライン更新時の次の過程を示す図。
【図９】基礎技術による駆動形態におけるライン更新時の最後の過程を示す図。
【図１０】基礎技術によって生じるライン間アーチファクトを説明するためのグラフ。
【図１１】基礎技術によって生じるブロック内アーチファクトを説明するためのグラフ。
【図１２】本発明の第１実施例によるマトリクス駆動回路の動作を説明するためのタイムチャート。
【図１３】本発明の第１実施例における第２フレームにおいて呈されるライン番号対輝度特性を示すグラフ。
【図１４】本発明の第１実施例による駆動形態を表す図表。
【図１５】本発明の第２実施例による駆動形態を説明するための図表。
【図１６】本発明の第２実施例の改変例による駆動形態を説明するための図表。
【図１７】本発明の第３実施例による第１及び第２フレームにおける駆動形態を示す図表。
【図１８】本発明の第３実施例による第３及び第４フレームにおける駆動形態を示す図表。
【図１９】本発明の第３実施例の変形例による第１及び第２フレームにおける駆動形態を示す図表。
【図２０】本発明の第３実施例の変形例による第３及び第４フレームにおける駆動形態を示す図表。
【図２１】本発明の第４実施例によるライン番号対輝度特性を示すグラフ。
【図２２】本発明の第４実施例による駆動形態を示す図表。
【図２３】本発明の第５実施例によるライン番号対輝度特性を示すグラフ。
【図２４】本発明の第５実施例による駆動形態を示す図表。
【図２５】本発明の第６実施例によるライン番号対輝度特性を示すグラフ。
【図２６】本発明の第６実施例による駆動形態を示す図表。
【図２７】本発明の第７実施例によるライン番号対輝度特性を示すグラフ。
【図２８】本発明の第７実施例による駆動形態を示す図表。
【図２９】本発明の第８実施例によるライン番号対輝度特性を示すグラフ。
【図３０】本発明の第８実施例による駆動形態を示す図表。
【図３１】本発明の第９実施例によるライン番号対輝度特性を示すグラフ。
【図３２】本発明の第９実施例による駆動形態を示す図表。
【図３３】本発明の第９実施例による他の形態におけるライン番号対輝度特性を示すグラフ。
【図３４】本発明の第９実施例による他の形態における駆動形態を示す図表。
【図３５】ドット間交流駆動形態を示す模式図。
【符号の説明】
【０１３４】
１０…マトリクス駆動回路
２０…液晶表示パネル
２１…ＴＦＴ
２３…画素電極
２５…共通電極
３０…タイミング制御及び電圧生成回路
４０…メモリ
５０…ソースドライバ
６０…ゲートドライバ
Ｐ１，Ｐ２…画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2006053442.tif 000040
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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