(57)【要約】【課題】  多面取りマザー基板から切り出される液晶表示パネルの切断面でのＩＴＯ付きカレットによるリーク発生率を簡単な方法によって可及的に低く抑える。【解決手段】  透明電極２を有するパネル基板の各々がマザー基板１上でそれぞれ多面的に形成され、少なくとも一方のマザー基板１には、製造工程で透明電極２に帯電される静電気を放電させる一対の放電電極を含むアレスタＡ１〜Ａ３が形成されており、周辺シール材を介して貼り合わされたマザー基板から各パネル基板がその外形を画定する切り出し線に沿って個々に切り出される液晶表示パネルにおいて、アレスタＡ１〜Ａ３の少なくとも一方の放電電極を尖鋭突起状とし、その一方の放電電極をパネル基板１０側において切り出し線ＣＬに面して配置される構成とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ともに表示用の透明電極が形成された電極形成面同士を対向させて周辺シール材を介して貼り合わせた２枚のパネル基板を含み、上記パネル基板の各々が、同パネル基板の複数枚分の大きさを有するマザー基板上でそれぞれ多面的に形成され、少なくとも一方の上記マザー基板には、製造工程で上記透明電極に帯電される静電気を放電させる一対の放電電極を含むアレスタが形成されており、上記周辺シール材を介して貼り合わされたマザー基板から上記各パネル基板がその外形を画定する切り出し線に沿って個々に切り出される液晶表示パネルにおいて、
上記アレスタの少なくとも一方の放電電極が尖鋭突起状で、その一方の放電電極が上記パネル基板側において上記切り出し線に面して配置されていることを特徴とする液晶表示パネル。
【請求項２】
ともに表示用の透明電極が形成された電極形成面同士を対向させて周辺シール材を介して貼り合わせた２枚のパネル基板を含み、上記パネル基板の各々が、同パネル基板の複数枚分の大きさを有するマザー基板上でそれぞれ多面的に形成され、少なくとも一方の上記マザー基板には、上記透明電極に連結されたリード配線が上記パネル基板の外形を画定する切り出し線を跨って形成されており、上記周辺シール材を介して貼り合わされたマザー基板から上記各パネル基板が上記切り出し線に沿って個々に切り出される液晶表示パネルにおいて、
上記リード配線のうち、上記切り出し線を跨る部分の幅が他の部分の幅より狭くされていることを特徴とする液晶表示パネル。
【請求項３】
上記リード配線の一端が、上記マザー基板の捨て基板部に形成されているグランドパターンに接続されている請求項２に記載の液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示パネルに関し、さらに詳しく言えば、多面取りマザー基板から切り出される液晶表示パネルの切断面でのＩＴＯ付きカレットによるリーク発生を防止する技術に関するものである。
【背景技術】
【０００２】
まず、図４により液晶表示パネルの一般的な構成について説明する。この液晶表示パネルはドットマトリクス表示型で、例えば走査電極としてＸ軸方向に沿って形成された透明電極２を有する第１パネル基板１０と、信号電極としてＹ軸方向に沿って形成された透明電極５を有する第２パネル基板２０とを備えている。第１パネル基板１０と第２パネル基板２０は周辺シール材６を介して圧着され、そのセル内にはＴＮやＳＴＮなどの液晶物質が封入される。通常、パネル基板１０，２０はガラス材よりなる。
【０００３】
第１パネル基板１０の端子部１１には透明電極２のリード配線３が形成されている。図示しないが、第２パネル基板２０も図４の紙面と直交する方向に延びる端子部を備え、その端子部にも透明電極５のリード配線が形成されている。透明電極およびそのリード配線は例えばＩＴＯ（インジウム・錫酸化物）よりなる。なお、一方のパネル基板側にのみ端子部が設けられる場合もある。その場合、他方のパネル基板側の透明電極のリード配線は例えば周辺シール材内に含まれている導電粒子などのトランスファ材を介して端子部にまで引き出される。
【０００４】
通常、液晶パネルは生産性の観点から、パネル基板の複数枚分の大きさを有するマザー基板から多面取りされる。すなわち、第１パネル基板１０と第２パネル基板２０は配向膜形成工程まで別々のマザー基板上で形成されたのち、２枚のマザー基板がいずれか一方のマザー基板側で各パネル基板に印刷された周辺シール材を介して貼り合わされ、その貼り合わせ体から空セル基板（液晶が注入されていないセル基板）が切り出され、その後、液晶注入工程などを経て完成品としての液晶表示パネルが作製される。
【０００５】
このように、液晶表示パネルはいくつもの製造工程を経て作製されるが、その途中で透明電極に静電気が帯電する。特に、マザー基板段階では配向膜をラビング処理する際に透明電極に対する帯電量がもっとも多くなり、極限に達すると隣接する透明電極間で放電が発生し、その際のアーク熱により透明電極や配向膜が損傷し表示不良の原因となることがある。また、マザー基板から切り出された後においては、偏光膜の貼着工程で静電気が多く発生することが知られている。
【０００６】
特許文献１に記載の発明は、上記した製造工程中で生ずる静電破壊を防止する技術を開示している。これについて図５により説明する。図５は上記第１パネル基板１０を多面的に形成するマザー基板１の一部分を示す平面図で、他方の第２パネル基板２０も同様なマザー基板から多面取りされる。
【０００７】
特許文献１に記載の発明によると、各パネル基板形成領域Ｓに第１パネル基板１０の透明電極２を形成するにあたって、その一端側から端子部１１に向けてリード配線３を引き出すとともに、透明電極２の他端側からもリード配線１３を引き出す。その際、リード配線３を端子部１１を超えて隣接するパネル基板形成領域Ｓにまで引き延ばし、その領域内のリード配線１３と微小間隙をもって対向させてアレスタ１３ａとする。
【０００８】
また、マザー基板１の周辺の捨て基板部に各透明電極２を同電位とするためのグランドパターン４を一連に形成する。その際、グランドパターン４に、右側のパネル基板形成領域Ｓから引き出されているリード配線３との間に微小間隙のアレスタ３ａを形成する対向電極４ａと、左側のパネル基板形成領域Ｓ内に入り込んでその領域内のリード配線１３との間に微小間隙のアレスタ１３ａを形成する対向電極４ｂとを設ける。アレスタ３ａ，１３ａの間隙をともに透明電極２間の間隙よりも狭く設定する。
【０００９】
これによれば、例えばラビング処理時に透明電極２に多くの静電気が帯電したとしても、その静電気が透明電極２間よりも先にアレスタ３ａ，１３ａで放電するため、透明電極や配向膜の静電破壊を防止することができる。また、アレスタ３ａを捨て基板部に配置し、アレスタ１３ａをパネルの非表示領域に配置することにより、表示に悪影響を与えることもない。
【００１０】
【特許文献１】特開平９−３２９７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
各パネル基板形成領域Ｓでの第１パネル基板１０の製造が終了すると、マザー基板１は図示しない相手方（第２パネル基板２０側）のマザー基板と貼り合わされ、その貼り合わせ体から空セル基板が切り出される。その切り出しは例えば次のようにして行われる。
【００１２】
図５において、横方向切り出し線をＣＨ，縦方向切り出し線をＣＬとして、まず横方向切り出し線ＣＨに沿って横一列単位で空セル基板連が切り出され、次にその空セル基板連から空セル基板が縦方向切り出し線ＣＬに沿って個々に切り出される。通常、この切り出しは、例えばロールカッタによりガラス基板に切り溝を入れ、その反対面側から切り溝に応力を加えて分断することにより行われる。
【００１３】
このようにして、空セル基板の切り出しを行うのであるが、縦方向切り出し線ＣＬに沿って端子部１１の端縁を切断する場合に次のような問題が生ずる。その切断部分を示す図６を参照して、端子部１１の端縁には、隣りのパネル基板のリード配線１３との間でアレスタ１３ａを形成するためリード配線３が跨って配線されている。
【００１４】
したがって、端子部１１の端縁を分断するに伴ってリード配線３も切断されるが、その際、リード配線３の端部から配線材であるＩＴＯを有するカレット（ｃｕｌｌｅｔ；ガラスの微細片）Ｃが発生し、そのＩＴＯ付きカレットＣが端子部１１上に残され、隣接するリード配線３の間を跨いだときにリーク（短絡）が発生する。
【００１５】
このＩＴＯ付きカレットＣのほとんどは、図４に示す端子部１１の上方を覆っている第２パネル基板２０の庇部分２１を除去して端子部出しを行う際に、端子部１１から落下する。しかしながら、端子部出しの際に周辺シール材６側には庇部分２１の付け根部分２１ａがわずかではあるが出っ張るように残されるため、その間にＩＴＯ付きカレットＣが入り込み隣接するリード配線３間をリークさせることが依然としてある。事実、ＩＴＯ付きカレットＣによるリークは０．５％程度の確率で発生している。
【００１６】
このＩＴＯ付きカレットＣによるリード配線３間のリークは表示不良となって現れるが、通常、ガラスカレットの大きさは０．１ｍｍ以下であるため、その存在自体を見つけることが難しい。したがって、表示不良となった場合の原因を突き止めるのに時間がかかる。
【００１７】
また、機種によっては、各パネル基板のリード配線が対向した状態で、ともにパネル切り出し線部分を跨るように配線されることがある。このような場合においては、その切り出し線に沿ってパネル基板を分断する際、各パネル基板のリード配線間がＩＴＯ付きカレットによってリークされることがある。
【００１８】
したがって、本発明の課題は、多面取りマザー基板から切り出される液晶表示パネルの切断面でのＩＴＯ付きカレットによるリーク発生率を簡単な方法によって可及的に低く抑えることにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、請求項１に記載の発明は、ともに表示用の透明電極が形成された電極形成面同士を対向させて周辺シール材を介して貼り合わせた２枚のパネル基板を含み、上記パネル基板の各々が、同パネル基板の複数枚分の大きさを有するマザー基板上でそれぞれ多面的に形成され、少なくとも一方の上記マザー基板には、製造工程で上記透明電極に帯電される静電気を放電させる一対の放電電極を含むアレスタが形成されており、上記周辺シール材を介して貼り合わされたマザー基板から上記各パネル基板がその外形を画定する切り出し線に沿って個々に切り出される液晶表示パネルにおいて、上記アレスタの少なくとも一方の放電電極が尖鋭突起状で、その一方の放電電極が上記パネル基板側において上記切り出し線に面して配置されていることを特徴としている。
【００２０】
また、請求項２に記載の発明は、ともに表示用の透明電極が形成された電極形成面同士を対向させて周辺シール材を介して貼り合わせた２枚のパネル基板を含み、上記パネル基板の各々が、同パネル基板の複数枚分の大きさを有するマザー基板上でそれぞれ多面的に形成され、少なくとも一方の上記マザー基板には、上記透明電極に連結されたリード配線が上記パネル基板の外形を画定する切り出し線を跨って形成されており、上記周辺シール材を介して貼り合わされたマザー基板から上記各パネル基板が上記切り出し線に沿って個々に切り出される液晶表示パネルにおいて、上記リード配線のうち、上記切り出し線を跨る部分の幅が他の部分の幅より狭くされていることを特徴としている。この請求項２において、上記リード配線の一端が上記マザー基板の捨て基板部に形成されているグランドパターンに接続されていることが好ましい。
【発明の効果】
【００２１】
請求項１に記載の発明によれば、アレスタに含まれる一対の放電電極の少なくとも一方が尖鋭突起状で、その尖鋭突起状の放電電極が液晶表示パネル側に配置されているため、分断によって発生するＩＴＯ付きカレットは尖鋭突起の先端からのもので、リード配線間を跨る大きさを有していないことから、ＩＴＯ付きカレットによるリード配線間のリーク発生率を可及的に小さくすることができる。
【００２２】
請求項２に記載の発明によれば、透明電極に帯電される静電気をマザー基板の捨て基板部に形成されているグランドパターンに逃すためのリード配線のうちの切り出し線を跨る部分の幅が他の部分の幅より狭くされているため、分断によって発生するＩＴＯ付きカレットはその幅の狭い部分からのものである。したがって、上記請求項１と同じく、リード配線間を跨る大きさを有していないことから、ＩＴＯ付きカレットによるリード配線間のリーク発生率を可及的に小さくすることができる。
【００２３】
また、請求項１および請求項２に記載の発明によれば、いずれも発生するＩＴＯ付きカレットが従来のものより小さいことから、リード配線間の間隔をより狭くすることができる。すなわち、配線密度を高めることができる。
【発明を実施するための最良の形態】
【００２４】
次に、図１ないし図３により本発明の実施形態について説明するが、本発明はこれに限定されるものではない。図１は本発明の液晶表示パネルに含まれる一方のパネル基板の製造に用いられるマザー基板の一部分を示す平面図である。なお、先に説明した従来例と同じであってよい構成要素にはそれと同じ参照符号を用いる。また、液晶表示パネルの基本的な構成については図４を参照されたい。
【００２５】
マザー基板（材質；ガラス材）１には、複数のパネル基板形成領域Ｓが割り当てられており、この例では、その各パネル基板形成領域Ｓ内で先の図４に示されている一方のパネル基板１０が形成される。図１にはパネル基板形成領域Ｓが２つしか示されていないが、実際にはｍ×ｎの任意の配列でパネル基板形成領域Ｓが割り当てられてよい。
【００２６】
各パネル基板形成領域Ｓに所定本数の透明電極２を互いに平行に形成する際に、透明電極２の一端側からリード配線３を端子部１１に向けて引き出し、また、透明電極２の他端側からもリード配線１３を反端子部１１側に向けて引き出す。リード配線３，１３はＩＴＯ材により透明電極２と一体に形成される。
【００２７】
マザー基板１の周辺の捨て基板部には、各透明電極２に対するグランドパターン４０を形成する。グランドパターン４０はマザー基板１内で完結させてもよいし、適当なコネクタやフレキシブル基板などを介してマザー基板１外の接地回路に接続されてもよい。
【００２８】
図１の例では、透明電極２に帯電された静電気を放電させるため、３個所にアレスタＡ１〜Ａ３が設けられる。アレスタＡ１は図１において左側のパネル基板１０の端子部１１と右側のパネル基板１０との間に設けられ、アレスタＡ２は右側のパネル基板１０とグランドパターン４０との間に設けられる。また、アレスタＡ３は左側のパネル基板１０とグランドパターン４０との間に設けられる。すなわち、各アレスタＡ１〜Ａ３は縦方向切り出し線ＣＬを挟んで配置される。
【００２９】
アレスタＡ１は、端子部１１側のリード配線３とリード配線１３とを透明電極２間の間隙よりも狭い微小間隙をもって対向させることにより形成されるが、図２（ａ）に示すように、本発明においてはリード配線３とリード配線１３の突き合わせ部分を尖鋭突起状（好ましくは１山の尖鋭突起）の放電電極３１，１３１とする。
【００３０】
アレスタＡ２は、端子部１１側のリード配線３とグランドパターン４０から引き出される引出電極４１とを上記の微小間隙をもって対向させることにより形成される。また、アレスタＡ３は、反端子部１１側のリード配線１３とグランドパターン４０から引き出される引出電極４２とを上記の微小間隙をもって対向させることにより形成される。
【００３１】
これらアレスタＡ２，Ａ３については、図２（ｂ）に示すように、パネル基板１０側のリード配線３，１３の先端部分を尖鋭突起状の放電電極３１，１３１とすればよい。グランドパターン４０側の引出電極４１，４２については、縦方向切り出し線ＣＬと平行な単なる切り落とし面であってよいが、放電を速やかに行わせることからすれば尖鋭突起状であることが好ましい。
【００３２】
これによれば、パネル基板１０が縦方向切り出し線ＣＬに沿って分断される際にリード配線３，１３から発生するＩＴＯ付きカレットＣは、その先端部分からのものでリード配線間を跨る大きさを有していないため、ＩＴＯ付きカレットＣによるリード配線３，３間およびリード配線１３，１３間のリーク発生が防止できる。このことは、リード配線間の幅を狭くできること、すなわち配線密度を高めることができることを意味している。
【００３３】
図３は本発明の別の例の要部のみを示している。この例は、図１に示すグランドパターン４０が適当なコネクタやフレキシブル基板などを介してマザー基板１外の接地回路に接続される場合についてのもので、透明電極２に帯電された静電気をマザー基板１外の接地回路に逃すため、上記アレスタＡ１〜Ａ３の部分はすべて電気的に繋げられ、縦方向切り出し線ＣＬを跨る部分、すなわちリード配線３とリード配線１３との間，リード配線３と引出電極４１との間およびリード配線１３と引出電極４２との間に幅の狭い接続部５０が形成される。
【００３４】
接続部５０の幅は少なくともリード配線の線間幅よりも小さな幅に選択されるが、接続部５０は静電気を逃すだけのものであるため、リード配線３，１３の幅よりも十分に狭くてよい。したがって、この別の例においても、リード配線３，１３から発生するＩＴＯ付きカレットＣは幅の狭い接続部５０からのものであるため、先に説明した図１の例と同じく、ＩＴＯ付きカレットＣによるリード配線３，３間およびリード配線１３，１３間のリーク発生を防止することができる。
【００３５】
以上、本発明を図示の例にしたがって説明したが、本発明は、各パネル基板のリード配線が対向した状態で、ともにパネル切り出し線部分を跨るように配線される機種の液晶表示パネル（例えば、本出願人の出願に係る特願２００３−１８７５１７に記載の液晶表示パネル）にも適用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の液晶表示パネルに含まれる一方のパネル基板の製造に用いられるマザー基板の一部分を示す平面図。
【図２】（ａ）図１のアレスタＡ１の部分を模式的に示す拡大図，（ｂ）図１のアレスタＡ２，Ａ３の部分を模式的に示す拡大図。
【図３】本発明の別の例の要部を示す拡大図。
【図４】一般的な液晶表示パネルの構成を示す概略的な断面図。
【図５】従来の静電気対策を施したマザー基板の一部分を示す平面図。
【図６】従来のＩＴＯ付きカレットによるリード配線のリーク状態を示す模式図。
【符号の説明】
【００３７】
１  マザー基板
２  透明電極
３，１３  リード配線
１０  パネル基板
１１  端子部
３１，１３１  放電電極
４０  グランドパターン
４１，４２  引出電極
５０  接続部
Ａ１〜Ａ３  アレスタ
Ｃ  ＩＴＯ付きカレット
ＣＬ  縦方向切り出し線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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