(57)【要約】【課題】スイッチング動作における駆動力を向上する。【解決手段】基板１とドレイン領域２からなる第一導電型の半導体基体の一主面側にヘテロ半導体層３０を形成する工程と、所定の開口を有するマスク層をマスクとして用いて、ヘテロ半導体層３０を選択的に、かつ所定の厚みを残すようにエッチングする工程と、ヘテロ半導体層３０の露出した部分を酸化する工程と、該酸化によって形成された酸化膜１０をエッチングしてヘテロ半導体領域３を形成する工程と、ヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜４を形成する工程とを含む。【選択図】    図３
2006100310.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、
前記ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記ヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、
少なくとも前記半導体基体の一主面側にヘテロ半導体層を形成する第一の工程と、
所定の開口を有するマスク層をマスクとして用いて、前記ヘテロ半導体層を選択的に、かつ所定の厚みを残すようにエッチングする第二の工程と、
前記ヘテロ半導体層の露出した部分を酸化する第三の工程と、
前記酸化によって形成された酸化膜をエッチングして前記ヘテロ半導体領域を形成する第四の工程と、
前記ヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート絶縁膜を形成する第五の工程と
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定の厚みが、少なくとも前記第二の工程のエッチングの際に、エッチングの影響が前記ヘテロ半導体層中に及ぶ厚みよりも大きいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第三の工程の酸化の際に、前記ヘテロ半導体層と接する前記半導体基体の一部も同時に酸化することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第三の工程の酸化が熱酸化であることを特徴とする請求項１乃至３のいずれか記載の半導体装置の製造方法。
【請求項５】
前記第一の工程と前記第二の工程との間において、前記ヘテロ半導体層上に酸化防止膜を形成することを特徴とする請求項１乃至４のいずれか記載の半導体装置の製造方法。
【請求項６】
前記酸化防止膜及び前記ヘテロ半導体層を、前記マスク層を有した状態で、連続的にエッチングすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第四の工程の後に、前記ヘテロ半導体領域の所定部分に不純物を導入することを特徴とする請求項１乃至６のいずれか記載の半導体装置の製造方法。
【請求項８】
前記半導体基体が炭化珪素からなることを特徴とする請求項１乃至７のいずれか記載の半導体装置の製造方法。
【請求項９】
前記ヘテロ半導体領域が、単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つからなることを特徴とする請求項１乃至８のいずれか記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。  
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。  
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
【０００３】
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来技術においては、炭化珪素エピタキシャル領域上に形成した多結晶シリコン領域をパターニングして、多結晶シリコン領域と炭化珪素エピタキシャル領域とのチャネル界面を形成する際、ドライエッチングのような物理的エッチングを用いると、炭化珪素エピタキシャル領域のエッチング面にダメージが生じ、スイッチング動作における駆動力が低下する。  
本発明は、上記のような従来技術の問題を解決するためになされたものであり、スイッチング動作における駆動力の低下を抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、前記半導体基体の一主面側にヘテロ半導体層を形成する工程と、所定の開口を有するマスク層をマスクとして用いて、前記ヘテロ半導体層を選択的に、所定の厚みを残すようにエッチングする工程と、前記ヘテロ半導体層の露出した部分を酸化する工程と、前記酸化によって形成された酸化膜をエッチングして前記ヘテロ半導体領域を形成する工程と、前記ヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート絶縁膜を形成する工程とを含むという構成になっている。
【発明の効果】
【０００６】
本発明によれば、スイッチング動作における駆動力を向上することができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
（実施の形態１）
《構造》
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。  
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である炭化珪素基板１上にＮ−型の炭化珪素エピタキシャル層からなるドレイン領域２が形成され、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３が形成されている。つまり、ドレイン領域２とヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、ヘテロ半導体領域３のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。  
なお、本実施の形態においては、図１に示すように、ドレイン領域２の表層部をほとんど掘り込まない、いわゆるプレーナ型の構成で説明しているが、ドレイン領域２に溝を形成して、ゲート電極を埋め込んだいわゆるトレンチ型の構成でもかまわない。
【０００８】
《製造方法》
次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を、図２（ａ）〜図３（ｇ）を用いて説明する。  
まず、図２（ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により第一の多結晶シリコン層を堆積した後、例えばＰＯＣｌ３雰囲気中にてリンドーピングを行い、Ｎ型の多結晶シリコン層３０を形成する。なお、多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。例えばドレイン領域２の不純物濃度及び厚さは１×１０１６ｃｍ−３、１０μｍ、例えば第一の多結晶シリコン層３０の厚さは０．５μｍである。  
さらに、本実施の形態においては、多結晶シリコン層３０上に、例えば、ＬＰ−ＣＶＤ法などにて窒化シリコン膜からなる酸化防止膜８を堆積している。後述するように、この窒化シリコン膜を形成することによって、多結晶シリコン層３０の一部を選択的に酸化することが可能となり、より均質なヘテロ半導体領域３（図１）を形成することができるというさらなる効果を有する。なお、窒化シリコン膜は形成しなくてもかまわない。また、本実施の形態においては、多結晶シリコン層３０上に直接窒化シリコン膜を形成した場合を例示しているが、酸化膜などの別の膜を介して形成していても何ら問題は無い。さらに、ここでは酸化防止膜８の材料の一例として、窒化シリコン膜を用いて説明しているが、少なくとも酸化を選択的に行うことができる材料で、かつ除去が容易な膜であれば、他の材料を用いてもかまわない。
【０００９】
次に、図２（ｂ）に示すように、酸化防止膜８上に、フォトリソグラフィとエッチングにより所定の開口を有するマスク層９を形成する。  
次に、図２（ｃ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、窒化シリコン膜の酸化防止膜８と多結晶シリコン層３０の表層部をエッチングし、多結晶シリコン層３０は所定の厚みを残してエッチングする。なお、多結晶シリコン層３０をエッチングする方法については制限されないが、異方性のあるエッチング方法を用いることで、よりパターン精度が高くなる。  
このとき、多結晶シリコン層３０で残した所定の厚みは、ドライエッチングにより多結晶シリコン層３０に導入されるエッチングダメージが、少なくともドレイン領域２に達しないように、エッチングの影響が及ぶ厚みよりも厚いことが望ましい。  
また、本実施の形態においては、窒化シリコン膜の酸化防止膜８と多結晶シリコン層３０を、マスク層９を有した状態で同様のプロセスで連続的にエッチングすることによって、製造プロセスを簡易化できる製法を一例として示しているが、酸化防止膜８と多結晶シリコン層３０を別々にエッチングしても特に問題無い。
【００１０】
次に、図３（ｄ）に示すように、マスク層９を除去する。  
次に、図３（ｅ）に示すように、酸化防止膜８である窒化シリコン膜で被覆していない多結晶シリコン層３０を熱酸化し、酸化膜１０を形成する。このときの熱酸化は、例えば温度は１０００℃、Ｈ２ＯとＯ２との混合燃焼雰囲気中にて行い、Ｈ２ＯとＯ２との混合比は３：７である。ここでは、いわゆるウェット酸化を例に説明しているが、その他にドライ熱酸化やパイロジェニック酸化、水蒸気酸化などを用いてもかまわない。  
また、本実施の形態においては、この酸化と同時にドレイン領域２の表層部の一部を酸化しており、後の工程でゲート絶縁膜が接するヘテロ接合界面の準位を低減する効果を有している。
【００１１】
次に、図３（ｆ）に示すように、例えばリン酸溶液にて酸化防止膜８である窒化シリコン膜を除去した後、形成した酸化膜１０を例えばフッ化アンモニウムとフッ酸との混合溶液にて除去し、ヘテロ半導体領域３を形成する。  
次に、図３（ｇ）に示すように、ヘテロ半導体領域３並びにドレイン領域２の内壁に沿って、ゲート絶縁膜４を堆積する。さらにゲート電極５となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散によりリンをゲート電極５となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィとエッチングによりゲート電極５を形成した後、ゲート電極５の上部をキャップするように再度ゲート絶縁膜４を堆積し、フォトリソグラフィとエッチングによりヘテロ半導体領域３の上面に形成されていたゲート絶縁膜５を除去し、コンタクトホールを開孔する。本実施の形態においては、ゲート絶縁膜４をゲート電極５の周辺のみ残るように形成した場合を例示しているが、ヘテロ半導体領域３の上面にも残るように形成されていてもかまわない。  
最後に、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当するヘテロ半導体領域３には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。
【００１２】
上記のように本実施の形態では、第一導電型の半導体基体（基板１とドレイン領域２）と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と前記半導体基体との接合部にゲート絶縁膜４を介して形成されたゲート電極５と、ヘテロ半導体領域３と接続されたソース電極６と、前記半導体基体とオーミック接続されたドレイン電極７とを有する半導体装置の製造方法において、少なくとも前記半導体基体の一主面側にヘテロ半導体層３０を形成する第一の工程と、所定の開口を有するマスク層９をマスクとして用いて、ヘテロ半導体層３０を選択的に、かつ所定の厚みを残すようにエッチングする第二の工程と、ヘテロ半導体層３０の露出した部分を酸化する第三の工程と、該酸化によって形成された酸化膜１０をエッチングしてヘテロ半導体領域３を形成する第四の工程と、ヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜４を形成する第五の工程とを少なくとも含むという構成になっている。  
したがって、本実施の形態の半導体装置の製造方法では、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、ダメージを導入することなくヘテロ半導体領域３をパターニングすることができ、同時にドレイン領域２との接合界面の準位を低減することができるため、スイッチング動作における駆動力が向上する。なお、従来、熱酸化及びエッチングを利用してパターニングをする場合は、多結晶シリコン領域の厚み程度の幅後退するので、微細化に限界があり、断面形状が歪になる。本実施の形態では、ヘテロ半導体層３０のエッチングと酸化によるパターニングを連続的に行うことで、製造工程を増やすことなく微細化が可能であるとともに、断面形状がドライエッチ時の形状に近い形状になるため、信頼性の低下が起こりにくい。
【００１３】
また、前記所定の厚みを、少なくとも前記第二の工程のエッチングの際に、エッチングの影響がヘテロ半導体層３０中に及ぶ厚みよりも大きくする。これにより、エッチングの影響がヘテロ半導体層３０中へのダメージの導入を防ぐと同時にドレイン領域２との接合界面の準位を低減することができるため、導通時の駆動力を向上できる。  
また、前記第三の工程の酸化の際に、ヘテロ半導体層３０と接する前記半導体基体の一部も同時に酸化する。これにより、後の工程でゲート絶縁膜４が接するヘテロ接合界面の準位を低減することができる。  
また、前記第三の工程の酸化が熱酸化である。これにより容易に酸化膜１０を形成することができる。  
また、前記第一の工程と前記第二の工程との間において、前記ヘテロ半導体層上に酸化防止膜８を形成する。これにより多結晶シリコン層３０の一部を選択的に酸化することが可能となり、より均質なヘテロ半導体領域３を形成することができる。  
また、酸化防止膜８及びヘテロ半導体層３０を、マスク層９を有した状態で、連続的にエッチングする。これにより製造プロセスを簡易化できる。  
また、半導体基体が炭化珪素からなる。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。  
さらに、ヘテロ半導体領域３が、単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
【００１４】
《動作》
次に、動作について説明する。本実施の形態においては、例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。  
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。  
次に、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介してヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５の近傍のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極５の近傍のヘテロ半導体領域３とドレイン領域２との接合界面におけるヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。  
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。  
また、本構造においても、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。  
例えばソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側からヘテロ半導体領域３に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。  
なお、本発明の製造方法を用いて一例として図１の構造で説明したが、例えば図４から図７に示すような構造にも本発明を適用できる。  
〈図４の構造〉
図４の構造の図１の構造と異なる点は、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域１１とが形成されている点である。つまり、ドレイン領域２とヘテロ半導体領域３及び第二のヘテロ半導体領域１１との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、ヘテロ半導体領域３及び第二のヘテロ半導体領域１１のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。  
図４の構造の製造方法は、酸化膜１０をエッチングしてヘテロ半導体領域３を形成する前記第四の工程の後に、ヘテロ半導体領域３の所定部分（第二のヘテロ半導体領域１１）に例えばヘテロ半導体領域３の導電型であるＮと反対導電型のＰ型の不純物を導入する。このようにヘテロ半導体領域の導電型や不純物濃度を自由に設計することができる。
【００１５】
次に、本構造の動作について説明する。基本的には図１の構造と同様であるが、このような構成にすることにより、遮断性能がさらに向上する。すなわち、ヘテロ半導体領域３及び第二のヘテロ半導体領域１１とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、ヘテロ半導体領域３及び第二のヘテロ半導体領域１１は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型であるヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域１１とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域１１との接合界面から伸びる空乏層幅は、ヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域１１の不純物濃度をヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域１１とヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層がヘテロ半導体領域３側に伸張することから、ヘテロ半導体領域３とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。
【００１６】
〈図５の構造〉
図５の構造は、図１の構造に加えて、ゲート電極５とヘテロ半導体領域３が対向する部分から所定の距離離れたところに、ヘテロ半導体領域３に接するように、ドレイン領域２の表面に電界緩和領域１２が形成されている。以下、製造方法の一例について説明する。  
図１の構造の図２（ａ）において、例えばヘテロ半導体層３０を形成する前に、所定の開口を有するマスク層をマスクとして、アルミニウムイオンもしくはボロンイオンをイオン注入して、Ｐ型の電界緩和領域１２を形成する。なお、固相拡散により形成してもよい。その後の工程は、図１の構造と同様である。  
このような構成にすることにより、遮断状態においては、電界緩和領域１２とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が電界緩和領域１２によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。
【００１７】
〈図６の構造〉
図６の構造は、図４の構造に図５の構造を加えた構造に、さらにゲート絶縁膜４並びにヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１３が形成されている。以下、製造方法の一例について説明する。  
例えば、酸化防止膜８（図３（ｅ）参照）を有した状態で、酸化膜１０を除去した後、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、炭化珪素表面にリンが導入され、Ｎ＋型の導通領域１３が形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。  
このような構成にすることにより、導通状態においては、ヘテロ半導体領域３から導通領域１３を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。
【００１８】
〈図７の構造〉
図７の構造は、図４の構造の変形例で、図２（ａ）において、多結晶シリコンからなるヘテロ半導体層３０を形成する前に、ドレイン領域２に溝１４を形成し、その後、ヘテロ半導体層３０を形成する。以降の工程は、図１の構造と同様である。このような構成により、図１の構造よりもヘテロ半導体領域３における漏れ電流をさらに低減することができる。  
以上説明したように、図２（ａ）〜図３（ｇ）に示した本発明の基本プロセスを用いて、図４から図７に示すような様々な構造を形成することができる。
【００１９】
以上、本実施の形態の全ての構造において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての構造において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての構造において、ドレイン電極７とソース電極６とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極７とソース電極６とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。  
また、ヘテロ半導体領域３あるいは第二のヘテロ半導体領域１１に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型の炭化珪素を、ヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。  
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態の断面図である。
【図２】本発明の第１の実施の形態の製造時の断面図である。
【図３】本発明の第１の実施の形態の製造時の断面図である。
【図４】本発明の別の第１の実施の形態の断面図である。
【図５】本発明の別の第１の実施の形態の断面図である。
【図６】本発明の別の第１の実施の形態の断面図である。
【図７】本発明の別の第１の実施の形態の断面図である。
【符号の説明】
【００２１】
１…基板                            ２…ドレイン領域
３…ヘテロ半導体領域                ４…ゲート絶縁膜
５…ゲート電極                      ６…ソース電極
７…ドレイン電極                    ８…酸化防止膜
９…マスク層                      １０…酸化膜
１１…第二のヘテロ半導体領域        １２…電界緩和領域
１３…導電領域                      １４…溝
【図１】
2006100310.tif 000003
【図２】
2006100310.tif 000004
【図３】
2006100310.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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