(57)【要約】【課題】差動型センスアンプを用いる不揮発性メモリにおいて低消費電力かつ広い電源電位範囲内で安定した読出し動作を実現する。【解決手段】浮遊ゲートと制御ゲートを有するメモリセルトランジスタ１とメモリセル選択トランジスタ２から構成されるメモリセル６と、メモリセルトランジスタ１と同一構造のリファレンスセルトランジスタ３０とリファレンスセル選択トランジスタ８から構成されるリファレンスセル１２と、リファレンスセル選択トランジスタ８のゲートに接続されるリファレンスワード線電位発生回路３１とを備え、読出し時にリファレンスセルトランジスタ３０の浮遊ゲートとソースノード間には同一電源電圧を印加し、リファレンスセル選択トランジスタ８のゲートにはメモリセル選択トランジスタ２の選択時に印加される電位と非選択時に印加される電位の中間の電位を印加する。【選択図】  図１
2006114154.tif 000002
【特許請求の範囲】
【請求項１】
浮遊ゲートと制御ゲートを有するメモリセルトランジスタとメモリセル選択トランジスタから構成されるメモリセルと、前記メモリセル選択トランジスタのゲートに接続されたワード線と、前記メモリセルのドレインに接続されたビット線と、前記メモリセルトランジスタと同一構造で浮遊ゲートに所定の電位が印加されるリファレンスセルトランジスタとリファレンスセル選択トランジスタから構成されるリファレンスセルと、前記リファレンスセル選択トランジスタのゲートに接続されたリファレンスワード線と、前記リファレンスセルのドレインに接続されたリファレンスビット線と、入力されたカラムアドレスに応じて前記メモリセルのビット線を選択するカラムデコーダと、読出し動作時に選択された前記ビット線の電流と前記リファレンスビット線の電流を比較判定する差動型センスアンプと、前記リファレンスワード線に印加するリファレンスワード線電位を発生するリファレンスワード線電位発生回路とを備え、前記リファレンスワード線電位は前記ワード線に対して選択時に印加される電位と非選択時に印加される電位の間の第１の電位である不揮発性半導体メモリ。
【請求項２】
浮遊ゲートと制御ゲートを有するメモリセルトランジスタとメモリセル選択トランジスタから構成されるメモリセルと、前記メモリセル選択トランジスタのゲートに接続されたワード線と、前記メモリセルのソースに接続されたビット線と、前記メモリセルトランジスタと同一構造で浮遊ゲートに所定の電位が印加されるリファレンスセルトランジスタとリファレンスセル選択トランジスタから構成されるリファレンスセルと、前記リファレンスセル選択トランジスタのゲートに接続されたリファレンスワード線と、前記リファレンスセルのソースに接続されたリファレンスビット線と、入力されたカラムアドレスに応じて前記メモリセルのビット線を選択するカラムデコーダと、読出し動作時に選択された前記ビット線の電流と前記リファレンスビット線の電流を比較判定する差動型センスアンプと、前記リファレンスワード線に印加するリファレンスワード線電位を発生するリファレンスワード線電位発生回路とを備え、前記リファレンスワード線電位は前記ワード線に対して選択時に印加される電位と非選択時に印加される電位の間の第１の電位である不揮発性半導体メモリ。
【請求項３】
前記メモリセルトランジスタのゲート酸化膜とリファレンスセルトランジスタのゲート酸化膜は膜厚寸法が同一である請求項１又は請求項２に記載の不揮発性半導体メモリ。
【請求項４】
前記メモリセル選択トランジスタのゲート酸化膜とリファレンスセル選択トランジスタのゲート酸化膜は膜厚寸法が同一である請求項１又は請求項２に記載の不揮発性半導体メモリ。
【請求項５】
前記メモリセルトランジスタと前記リファレンスセルトランジスタはＮチャネル型トランジスタであって、読出し動作時に前記メモリセルトランジスタの制御ゲートには接地電位が印加され、前記リファレンスセルトランジスタの浮遊ゲートには電源電位が印加される請求項１から請求項４のいずれかに記載の不揮発性半導体メモリ。
【請求項６】
前記メモリセルトランジスタと前記リファレンスセルトランジスタはＰチャネル型トランジスタであって、読出し動作時に前記メモリセルトランジスタの制御ゲートには電源電位が印加され、前記リファレンスセルトランジスタの浮遊ゲートには接地電位が印加される請求項１から請求項４いずれかに記載の不揮発性半導体メモリ。
【請求項７】
前記リファレンスワード線電位発生回路は、リファレンスセル選択トランジスタのゲートを選択するリファレンスセル選択信号が入力され、読出し動作時かつ前記リファレンスセル選択信号の活性時に前記第１の電位を発生し、前記リファレンスワード線に印加される電位の振幅は非選択時の電位から前記第１の電位までとなるように制御される請求項１から請求項６のいずれかに記載の不揮発性半導体メモリ。
【請求項８】
前記リファレンスワード線電位発生回路は、前記第１の電位を発生する複数の電位発生手段により構成され、リファレンスセル選択トランジスタのゲートを選択するリファレンスセル選択信号が入力され、読出し動作時かつ前記リファレンスセル選択信号の活性時に前記複数の電位発生手段が活性化され、前記リファレンスワード線に印加される電位の振幅が非選択時の電位から前記第１の電位まで立ち上がるように制御された後に前記複数の電位発生手段は順次非活性化されるように制御される請求項１から請求項６のいずれかに記載の不揮発性半導体メモリ。
【請求項９】
前記リファレンスワード線電位発生回路は、前記第１の電位を発生する複数の電位発生手段により構成され、リファレンスセル選択トランジスタのゲートを選択するリファレンスセル選択信号が入力され、読出し動作時かつ前記リファレンスセル選択信号の非活性時には電流供給能力が最小の前記電位発生手段のみが活性化され、前記リファレンスセル選択信号の活性時に前記リファレンスワード線に印加される電位の振幅は非選択時の電位から前記第１の電位までとなるように制御される請求項１から請求項６のいずれかに記載の不揮発性半導体メモリ。
【請求項１０】
前記リファレンスワード線電位発生回路は、前記第１の電位を発生する複数の電位発生手段により構成され、リファレンスセル選択トランジスタのゲートを選択するリファレンスセル選択信号と複数の読出し動作モードを区別する複数の読出しモード信号が入力され、読出し動作時には前記複数の読出しモード信号に応じて前記複数の電位発生手段が切替えられて活性化され、前記リファレンスセル選択信号の活性時に前記リファレンスワード線に印加される電位の振幅は非選択時の電位から前記第１の電位までとなるように制御される請求項１から請求項６のいずれかに記載の不揮発性半導体メモリ。
【請求項１１】
前記リファレンスワード線電位発生回路は、複数の電位を発生する複数の電位発生手段により構成され、リファレンスセル選択トランジスタのゲートを選択するリファレンスセル選択信号と複数の読出し動作モードを区別する複数の読出しモード信号が入力され、読出し動作時には前記複数の電位発生手段から前記読出しモード信号により１つの電位発生手段が選択されて活性化され、前記リファレンスセル選択信号の活性時に前記リファレンスワード線に印加される電位の振幅は非選択時の電位から前記読出しモード信号により選択された電位発生手段が生成する電位までとなるように制御される請求項１から請求項６のいずれかに記載の不揮発性半導体メモリ。
【請求項１２】
前記リファレンスセルトランジスタの浮遊ゲートに接続する電圧印加用トランジスタを備え、前記電圧印加用トランジスタを通じて外部端子から電位が印加されるように制御される第１の検査用読出し動作モードを有する請求項１から請求項６のいずれかに記載の不揮発性半導体メモリ。
【請求項１３】
前記ワード線全てが非選択になるように制御される第２の検査用読出し動作モードを有する請求項１２に記載の不揮発性半導体メモリ。
【請求項１４】
前記電圧印加用トランジスタが接続された前記リファレンスセルを複数備え、該リファレンスセルの少なくとも１つが前記ビット線に接続されるよう構成され、前記ビット線に接続されたリファレンスセルと前記リファレンスビット線に接続されたリフアレンスセルのみが選択され、他の前記ワード線全てが非選択なるように制御される第３の検査用読出し動作モードを有する請求項１２に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル電流とリファレンスセル電流を比較判定する差動型センスアンプを用いて高速に安定してデータを読み出すことができる不揮発性半導体メモリに関するものである。
【背景技術】
【０００２】
フラッシュ型やＥＥＰＲＯＭなどの不揮発性半導体メモリにおいては、メモリセルトランジスタの浮遊ゲートへの電荷注入や電荷引抜きを書換え動作により実施し、浮遊ゲート中に保持された電荷量の差分をメモリセル電流として検出し、これをデータとして読み出す。
【０００３】
フラッシュ型の不揮発性半導体メモリでは、読出し時に広い電源電圧範囲で一定量のメモリセル電流を確保して安定した読出し動作を実現するために、メモリセルトランジスタに印加される制御ゲート電位が電源電圧依存性を持たないように設定する工夫がなされている。
【０００４】
メモリセルトランジスタと全く同じ構造のトランジスタをリファレンスセルトランジスタとして用いて、メモリセルトランジスタと同様に制御ゲート電位が電源電圧依存性を持たないように設定することで、広い電源電圧範囲で一定量のリファレンスセル電流を確保し、これらのメモリセル電流とリファレンスセル電流の差分を差動型センスアンプで増幅することで、広い電源電圧範囲で精度良く高速に読み出すことが可能になる。
【０００５】
また、選択トランジスタとＮチャネル型のメモリセルトランジスタで１個のメモリセルを構成するＥＥＰＲＯＭの場合は、メモリセルトランジスタとリファレンスセルトランジスタの制御ゲートに接地電位を印加してデータを読み出すことができるようにすることで、フラッシュ型と同様に広い電源電圧の読出し特性を実現することができる。
【０００６】
このようにメモリセルトランジスタと全く同じ構造のトランジスタをリファレンスセルトランジスタとして用いる読出し方式では、電源電圧特性や温度特性、あるいは製造パラメータのばらつき等による不安定要因を抑制できるが、リファレンスセルトランジスタのしきい値はメモリセルトランジスタの２つのデータそれぞれのしきい値の中間値に設定する必要があるため、リファレンスセルトランジスタの浮遊ゲート中の電荷量を書換え処理によって制御する必要がある。
【０００７】
図１７は、メモリセルがＮチャネル型ＭＯＳトランジスタの場合の従来のＥＥＰＲＯＭ型の不揮発性メモリの全体構成を示すブロック図である。
【０００８】
図１７において、１はメモリセルトランジスタ、２はメモリセル選択トランジスタ、３はビット線、４はワード線、５はメモリセルトランジスタ制御ゲート線、６は複数のワード線と複数のビット線との交点位置に行列状に配置された電気的に書換え可能な不揮発性メモリセルで構成されるメモリセルアレイ、７はリファレンスセルトランジスタ、８はリファレンスセル選択トランジスタ、９はリファレンスビット線、１０はリファレンスワード線、１１はリファレンスセルトランジスタ制御ゲート線、１２は複数のリファレンスワード線と複数のリファレンスビット線との交点位置に配置されたリファレンスセルで構成されるリファレンスセルアレイである。
【０００９】
また、１３はメモリセルアレイ６の複数のビット線から１本のビット線を選択するカラムゲート、１４はカラムゲート選択線、１５は複数のカラムゲートで構成されるカラムデコーダ、１６はリファレンスメモリセルアレイ１２の複数のリファレンスビット線から１本のリファレンスビット線を選択するリファレンスカラムゲート、１７はリファレンスカラムゲート選択線、１８は複数のリファレンスカラムゲートで構成されるリファレンスカラムデコーダである。
【００１０】
さらに、１９は読出し動作時にビット線３の電位を制御するためのビット線電位制御回路、２０は読出し動作時にリファレンスビット線９の電位を制御するためのリファレンスビット線電位制御回路、２１は読出し動作時に選択されたビット線３の電位をビット線電位制御回路１９によって制御するためのビット線電位制御トランジスタ、２２は読出し動作時に選択されたリファレンスビット線９の電位をリファレンスビット線電位制御回路２０によって制御するためのリファレンスビット線電位制御トランジスタ、２３は読出し動作時にビット線電位制御トランジスタ２１を通してビット線を充電するためのビット線負荷素子、２４は読出し動作時にリファレンスビット線電位制御トランジスタ２２を通してリファレンスビット線を充電するためのリファレンスビット線負荷素子、２５はビット線側センスアンプ入力ノード、２６はリファレンスビット線側センスアンプ入力ノード、２７はセンスアンプである。
【００１１】
上記構成において、リファレンスセルトランジスタ７はメモリセルトランジスタ１と同一の構造で書換え可能であり、製品出荷前にメモリセルトランジスタ１の“ＯＮ”と“ＯＦＦ”の２つのデータそれぞれのしきい値の中間値になるように書換え処理により浮遊ゲートに電荷が設定される。
【００１２】
また、メモリセル選択トランジスタ２は制御ゲートと浮遊ゲートが短絡された構造、あるいは浮遊ゲートそのものを電気的に制御できる引出しノードを有する構造になっており、ワード線４はメモリセル選択トランジスタ２の浮遊ノードと電気的に接続される。さらに、リファレンスセル選択トランジスタ８はメモリセル選択トランジスタ２と同一の構造になっている。
【００１３】
以上のように構成された従来の不揮発性半導体メモリについて、以下その動作を説明する。まず、読出し動作時には、メモリセルアレイ６の全てのメモリセルトランジスタ制御ゲート線５とリファレンスセルアレイ１２の全てのリファレンスセルトランジスタ制御ゲート線１１はどちらもソースノードと同じ接地電位が印加される。
【００１４】
外部のアドレスに従って選択されたワード線４とリファレンスワード線１０は接地電位から電源電圧に印加され、ビット線３を選択するカラムゲート選択線１４とリファレンスビット線９を選択するリファレンスカラムゲート選択線１７も接地電位から電源電圧に印加される。
【００１５】
次に、ビット線電位制御回路１９とリファレンスビット線電位制御回路２０がビット線電位制御トランジスタ２１とリファレンスビット線電位制御トランジスタ２２のゲートをそれぞれ制御し、ビット線負荷素子２３及びリファレンスビット線負荷素子２４によりビット線３及びリファレンスビット線９が所定の電位になるように充電される。
【００１６】
これにより、メモリセルトランジスタ１のしきい値に応じたメモリセル電流がビット線負荷素子２３とメモリセルトランジスタ１のソースノード間に生じ、また、リファレンスセルトランジスタ７のしきい値に応じたリファレンスセル電流がリファレンスビット線負荷素子２４とリファレンスセルトランジスタ７のソースノード間に生じる。
【００１７】
このとき、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【００１８】
図１８は、不揮発性半導体メモリの動作におけるメモリセル電流とリファレンスセル電流の電源電圧特性図である。図１８において、４０は“ＯＮ”メモリセル電流、４１は“ＯＦＦ”メモリセル電流、４２はリファレンスセル電流である。リファレンスセル７のリファレンスセル電流４２は書換え動作により“ＯＮ”メモリセル電流４０と“ＯＦＦ”メモリセル電流４１の中間値になるように設定されている。
【００１９】
浮遊ノードに保持されている電荷量は電源電圧依存性を持たないため、メモリセルトランジスタ１とリファレンスセルトランジスタ７のソースゲート間電位には電源電圧依存性がない。従って、メモリセル電流４０、４１とリファレンスセル電流４２の電源電圧特性は、メモリセル選択トランジスタ２とリファレンスセル選択トランジスタ８の電源電圧特性に依存することになる。
【００２０】
ここで、リファレンスセル選択トランジスタ８はメモリセル選択トランジスタ２と同一の構造になっているので、電源電圧特性も同じ特性になり、図１８において、低電圧側のＶＤＤＬから高電圧側のＶＤＤＨまでの広い電源電圧範囲で読出しに必要な電流値の差分を得られる。
【００２１】
不揮発性半導体メモリについては、上述した従来例の他にも、メモリセルの電源電圧特性や温度特性、あるいは製造パラメータのばらつき等による不安定要因を抑制するための読出し回路技術として、リファレンスセルトランジスタの制御ゲートと浮遊ゲートを短絡した構造、あるいはリファレンスセルトランジスタの浮遊ゲートそのものを電気的に制御できる引出しノードを有する構造とし、リファレンスセル電流が所定の電流になるようにリファレンスセルトランジスタの浮遊ゲートの電位をバイアス回路により制御する方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平１０−２２８７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、メモリセルトランジスタと全く同じ構造のトランジスタをリファレンスセルトランジスタとして用いる読出し方式では、製品出荷前にリファレンスセルトランジスタの書込みレベルの設定が必要なことによる製造コストの増加や、出荷後の読出し動作中に外部ストレスや温度ストレス等を受けてリファレンスセルトランジスタの浮遊ゲート中の電荷量が変動した場合には、リファレンスセル電流が変動して読出しマージンが劣化するという問題があった。
【００２３】
あるいは、リファレンスセルとして浮遊ゲートそのものを電気的に制御できる引出しノードを有する構造を用い、この浮遊ゲートの電位を電位発生回路によって制御する方式では、電位発生回路を動作させ続けるために消費電流が増加するという問題があった。また、電位発生回路を間欠動作させた場合においても、間欠動作に伴うリファレンスセル制御線の充放電電流が増加するという問題があった。
【００２４】
本発明は、回路の電源電圧特性あるいはメモリセルの温度特性や製造パラメータのばらつき等による不安定要因を抑制して製造コストの増加要因や出荷後の劣化要因等の低減を図るとともに、消費電流の増加を最小限に抑制することができる不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の不揮発性半導体メモリは、浮遊ゲートと制御ゲートを有するメモリセルトランジスタとメモリセル選択トランジスタから構成されるメモリセルと、メモリセルトランジスタと同一構造で浮遊ゲートに所定の電位が印加されるリファレンスセルトランジスタとリファレンスセル選択トランジスタから構成されるリファレンスセルと、読出し動作時に選択されたビット線の電流とリファレンスビット線の電流を比較判定する差動型センスアンプと、リファレンスセル選択トランジスタの浮遊ゲートに接続されリファレンスワード線電位を発生するリファレンスワード線電位発生回路とを備え、リファレンスワード線電位がワード線の選択時に印加される電位と非選択時に印加される電位の間の第１の電位であるように制御される。
【００２６】
このとき、メモリセルトランジスタとメモリセル選択トランジスタのソース電源線への接続順序、あるいはリファレンスセルトランジスタとリファレンスセル選択トランジスタのソース電源線への接続順序は逆順に接続されていてもよい。また、メモリセルトランジスタ及びメモリセルトランジスタ選択トランジスタはＮチャネル型トランジスタあるいはＰチャネル型トランジスタのいずれであってもよい。
【００２７】
また、メモリセルトランジスタとリファレンスセルトランジスタのゲート酸化膜は膜厚寸法が同一であるようにし、また、メモリセル選択トランジスタとリファレンスセル選択トランジスタのゲート酸化膜も膜厚寸法が同一であるようにすることが望ましい。
【００２８】
また、本発明の不揮発性半導体メモリにおいて、リファレンスワード線電位発生回路にはリファレンスセル選択トランジスタのゲートを選択するリファレンスセル選択信号が入力され、読出し動作時かつリファレンスセル選択信号の活性時にリファレンスワード線電位発生回路は第１の電位を発生し、リファレンスワード線に印加される電位の振幅は非選択時の電位から第１の電位までとなるように制御される。
【００２９】
以上の構成によって、リファレンスセル選択トランジスタの浮遊ゲートに印加される電位の電源電圧特性を制御することで、リファレンスセル電流の電源電圧特性をメモリセル電流の電源電圧特性に近づけるように制御することが可能になるため、読出し速度の電源電圧依存性が緩和され、あるいはメモリセルの温度特性や製造パラメータのばらつき等による不安定要因を抑制した上で、製造コストの増加要因や出荷後の劣化要因などを低減することができる。
【００３０】
さらに、リファレンスワード線の振幅を小さくすることができるため、充放電時の消費電流が減少し、リファレンスワード線電位発生回路での消費電流の増加を最小限に抑制することができる。
【００３１】
また、本発明の不揮発性半導体メモリにおいて、リファレンスワード線電位発生回路は第１の電位を発生する複数の電位発生手段により構成され、読出し動作時かつリファレンスセル選択信号の活性時にリファレンスワード線に印加される電位の振幅は非選択時の電位から第１の電位まで立ち上がるように制御された後に複数の電位発生手段が順次非活性化されるように制御される。
【００３２】
この構成によって、リファレンスワード線の振幅を小さくすることで充放電時の消費電流が減少すると同時に、電位発生手段の電流供給能力が最大から始まるように制御されるため、リファレンスワード線の充放電が短時間で実施できることで、読出し時間の劣化を防止しながら消費電流の増加を最小限に抑制することができる。
【００３３】
また、本発明の不揮発性半導体メモリにおいて、リファレンスワード線電位発生回路は第１の電位を発生する複数の電位発生手段により構成され、読出し動作時かつリファレンスセル選択信号の非活性時には電流供給能力が最小の電位発生手段のみが活性化され、リファレンスセル選択信号が活性化されるとリファレンスワード線電位発生回路は第１の電位を発生し、リファレンスワード線に印加される電位の振幅は非選択時の電位から第１の電位までとなるように制御される。
【００３４】
この構成によって、読出し動作中にリファレンスセル選択信号が活性化したときにリファレンスワード線電位発生回路で必要とする電位発生のための立ち上り時間が最小となり、高速にリファレンスワード線を選択できるため、読出し動作を高速にすることができる。
【００３５】
また、本発明の不揮発性半導体メモリにおいて、リファレンスワード線電位発生回路は第１の電位を発生する複数の電位発生手段により構成され、複数の読出し動作モードを区別する複数の読出しモード信号がリファレンスワード線電位発生回路に入力され、読出し動作時には読出しモード信号に応じて複数の電位発生手段が切替えられて活性化される。
【００３６】
この構成によって、読出し動作周波数の異なる複数の読出し動作モードを有する場合に、動作周波数毎に必要とされる電流供給能力に応じて消費電流が異なる複数の電位発生手段を使い分けることができるため、それぞれの読出し動作モード毎に消費電流を最適値に抑制することができる。
【００３７】
また、本発明の不揮発性半導体メモリにおいて、リファレンスワード線電位発生回路は複数の電位を発生する複数の電位発生手段により構成され、複数の読出し動作モードを区別する複数の読出し動作モード信号がリファレンスワード線電位発生回路に入力され、読出し動作時には読出しモード信号により１つの電位発生手段が選択されて活性化される。
【００３８】
この構成によって、読出し電源電圧範囲の異なる複数の読出し動作モード毎に、読出し電源電圧範囲毎に最適値が異なるリファレンスワード線電位を発生するように複数の電位発生手段を使い分けることができるため、それぞれの読出し動作モード毎に電源電圧特性を最適値にすることができる。
【００３９】
また、本発明の不揮発性半導体メモリは、リファレンスセルトランジスタの浮遊ゲートに接続する電圧印加用トランジスタを備え、第１の検査用読出し動作モード時に電圧印加用トランジスタを通じて外部端子から所定の電位が印加されるように制御される。
【００４０】
この構成によって、読出し動作時と同じリファレンス選択トランジスタの電流特性を反映させた上で、リファレンスセルトランジスタのしきい値を可変にすることができる。その結果、検査工程や出荷後の書換え処理後に、可変のリファレンスセル電流とメモリセル電流を比較判定することにより、リファレンスセル電流のばらつきを含めた上でメモリセルトランジスタのしきい値を確認することができる。
【００４１】
また、本発明の不揮発性半導体メモリは、リファレンスセルトランジスタの浮遊ゲートに接続する電圧印加用トランジスタを備え、第２の検査用読出し動作モード時に、電圧印加用トランジスタを通じて外部端子から所定の電位を印加するとともに、ワード線全てが非選択になるように制御される。
【００４２】
この構成によって、読出し動作時と同じリファレンス選択トランジスタの電流特性を反映させた上で、メモリセル電流を非選択メモリセルからのリーク電流の合計のみにすることができる。その結果、検査工程で、可変のリファレンスセル電流と選択ビット線のリーク電流を比較判定することにより、リファレンスセル電流のばらつきを含めた上で選択ビット線の非選択メモリセルのビット線リーク電流を確認することができる。
【００４３】
また、本発明の不揮発性半導体メモリは、電圧印加用トランジスタが接続された前記リファレンスセルを複数備え、このリファレンスセルの少なくとも１つがビット線に接続されるよう構成され、第３の検査用読出し動作モード時に、ビット線に接続されたリファレンスセルとリファレンスビット線に接続されたリファレンスセルのみが選択され、それ以外のワード線全てが非選択になるように制御される。
【００４４】
この構成によって、読出し動作時と同じリファレンス選択トランジスタの電流特性を反映させた上で、選択ビット線とリファレンスビット線のそれぞれの電流をリファレンスセル電流のみにすることができる。その結果、リファレンスセル電流同士を比較判定することで、リファレンスセル電流のばらつきを含めた上でセンスアンプのオフセットを確認することができる。
【発明の効果】
【００４５】
本発明によれば、リファレンスセル電流の電源電圧特性をメモリセル電流の電源電圧特性に近づけるように制御することが可能になるため、読出し速度の電源電圧依存性が緩和され、あるいはメモリセルの温度特性や製造パラメータのばらつき等による不安定要因を抑制した上で、製造コストの増加要因や出荷後の劣化要因などを低減することができる。
【００４６】
さらに本発明によれば、リファレンスセル選択信号の活性時にのみリファレンスワード線電位を発生し、リファレンスワード線の電位は非選択時の電位からリファレンスワード線電位までと振幅を小さくすることができるため、充放電時の消費電流が減少し、リファレンスワード線電位発生回路での消費電流の増加を最小限に抑制することができる。
【００４７】
さらに本発明によれば、リファレンスワード線電位発生回路は電流供給能力を変えられるように同じ電位を発生する複数の電位発生手段を設けているため、読出し速度の劣化を防止しながらも消費電流の増加を最小限に抑制することができる。
【００４８】
さらに本発明によれば、リファレンスワード線電位発生回路は読出し動作時かつリファレンスセル選択信号の非活性時に電流供給能力が最小の電位発生手段のみに切替えて活性化できるように複数の電位発生手段を設けているため、読出し動作を高速にすることができる。
【００４９】
さらに本発明によれば、リファレンスワード線電位発生回路は読出し動作時には読出しモード信号に従って電流供給能力を変えられるように同じ電位を発生する複数の電位発生手段を設けているため、読出し周波数の異なる複数の動作モード毎に消費電流を最適値に抑制することができる。
【００５０】
さらに本発明によれば、リファレンスワード線電位発生回路は読出し動作時には読出しモード信号に従って複数の電位発生手段が切替えられるように発生電位の異なる複数の電位発生手段を設けているため、読出し電源電圧範囲の異なる複数の動作モード毎に電源電圧特性を最適値にすることができる。
【００５１】
さらに本発明によれば、リファレンスセルトランジスタの浮遊ゲートに接続する外部印加用トランジスタを設けているため、読出し動作時と同じリファレンスセル電流のばらつきを含めた上でのメモリセルトランジスタのしきい値を確認することができる。
【００５２】
さらに本発明によれば、リファレンスセルトランジスタの浮遊ゲートに接続する外部印加用トランジスタを設け、ワード線全てが非選択になるように制御することができるため、読出し動作時と同じリファレンスセル電流のばらつきを含めた上での選択ビット線の非選択メモリセルのリーク電流を確認することができる。
【００５３】
さらに本発明によれば、リファレンスセルトランジスタの浮遊ゲートに接続する外部印加用トランジスタを設け、リファレンスセルの少なくとも１つがビット線に接続されるよう制御することができるため、読出し動作時と同じリファレンスセル電流のばらつきを含めた上でのセンスアンプのオフセットを確認することができる。
【発明を実施するための最良の形態】
【００５４】
（実施形態１）
図１は本発明の実施形態１に係る不揮発性半導体メモリの全体構成を示すブロック図である。図１において、１はメモリセルトランジスタ、２はメモリセル選択トランジスタ、３はビット線、４はワード線、５はメモリセルトランジスタ制御ゲート線、６は不揮発性メモリセルで構成されるメモリセルアレイ、８はリファレンスセル選択トランジスタ、９はリファレンスビット線、１０はリファレンスワード線、１１はリファレンスセルトランジスタ制御ゲート線、１２はリファレンスセルで構成されるリファレンスセルアレイである。
【００５５】
また、１３はカラムゲート、１４はカラムゲート選択線、１５はカラムデコーダ、１６はリファレンスカラムゲート、１７はリファレンスカラムゲート選択線、１８はリファレンスカラムデコーダ、１９はビット線電位制御回路、２０はリファレンスビット線電位制御回路、２１はビット線電位制御トランジスタ、２２はリファレンスビット線電位制御トランジスタ、２３はビット線負荷素子、２４はリファレンスビット線負荷素子、２５はビット線側センスアンプ入力ノード、２６はリファレンスビット線側センスアンプ入力ノード、２７はセンスアンプである。これらは図１７に示した従来例の構成と同じである。
【００５６】
さらに、３０はリファレンスセルトランジスタであり、従来例と異なり、メモリセル選択トランジスタ２と同様に制御ゲートと浮遊ゲートが短絡されている構造、あるいは浮遊ゲートそのものを電気的に制御できる引出しノードを有する構造になっており、浮遊ゲートはリファレンスセルトランジスタ制御ゲート線１１に接続されている。
【００５７】
また、３１はリファレンスワード線電位発生回路であり、従来例には無い構成要素である。３２はリファレンスワード線電位発生回路３０に入力されるリファレンスセル選択信号ＷＬＲＡＣＴである。
【００５８】
なお、メモリセルトランジスタとメモリセル選択トランジスタのソース線への接続の順序や、リファレンスセルトランジスタとリファレンスセル選択トランジスタのソース線への接続の順序は逆でもよい。また、メモリセルトランジスタ及びリファレンスセルトランジスタはＮチャネル型トランジスタでもＰチャネル型トランジスタでもよい。
【００５９】
また、温度特性や製造パラメータのばらつきを考慮すると、リファレンスセル選択トランジスタ８は、メモリセル選択トランジスタ２と同一の構造で酸化膜が同一膜厚になっていることがより望ましい。同様にリファレンスセルトランジスタ３０は、メモリセルトランジスタ１と酸化膜が同一膜厚になっていることがより望ましい。
【００６０】
上記のように構成された不揮発性半導体メモリの動作について説明する。まず、読出し動作時には、メモリセルアレイ６の全てのメモリセルトランジスタ制御ゲート線５にソースノードと同じ接地電位が印加される。一方でリファレンスセルアレイ１２の全てのリファレンスセルトランジスタ制御ゲート線１１には電源電圧が印加される。
【００６１】
外部のアドレスに従って選択されたワード線４は接地電位から電源電圧に印加され、リファレンスセル選択信号３２によって選択されたリファレンスワード線１０には、リファレンスワード線電位発生回路３１により発生されたリファレンスワード線電位が印加される。
【００６２】
また、ビット線３を選択するカラムゲート選択線１４とリファレンスビット線９を選択するリファレンスカラムゲート選択線１７も接地電位から電源電圧に印加される。次に、従来例と同様に、ビット線電位制御回路１９とリファレンスビット線電位制御回路２０がビット線電位制御トランジスタ２１とリファレンスビット線電位制御トランジスタ２２のゲートをそれぞれ制御し、ビット線負荷素子２３及びリファレンスビット線負荷素子２４によりビット線３及びリファレンスビット線９が所定の電位になるように充電される。
【００６３】
これにより、メモリセルトランジスタ１のしきい値に応じたメモリセル電流がビット線負荷素子２３とメモリセルトランジスタ１のソースノード間に生じ、また、リファレンスセル選択トランジスタ８のゲート電位で制御されたリファレンスセル電流がリファレンスビット線負荷素子２４とリファレンスセルトランジスタ３０のソースノード間に生じる。
【００６４】
このとき、従来例と同様に、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【００６５】
図２は本実施形態の不揮発性半導体メモリにおけるメモリセル電流とリファレンスセル電流の電源電圧特性図である。また、図３はリファレンスワード線電位ＶＲＥＦの電源電圧特性図である。
【００６６】
図２において、４０は“ＯＮ”メモリセル電流、４１は“ＯＦＦ”メモリセル電流、４３、４４、４５はリファレンスセル電流である。また、図３において、４６はリファレンスワード線電位の電源電圧依存性が無い一定電圧の場合の例、４７は電源電圧依存性が反比例の場合の例である。
【００６７】
リファレンスワード線電位が電源電圧の場合には４３のようにメモリセル電流とは異なる特性になるため、広い電源電圧範囲を確保できないが、図３の４６の特性線のようにリファレンスワード線電位を接地電位と電源電圧の中間の一定電圧である第１の電位に設定することにより、リファレンスセルトランジスタ３０のリファレンスセル電流は“ＯＮ”メモリセル電流４０と“ＯＦＦ”メモリセル電流４１の中間の４４のようになる。
【００６８】
ここで、メモリセルトランジスタ１はソースとゲート間電位には電源電圧依存性がないが、リファレンスセルトランジスタ３０はソースとゲート間電位が電源電圧依存性を持つので、その依存性の分だけ電源電圧特性が異なる。
【００６９】
これに対しては、図３の４７の特性線のようにリファレンスワード線電位の電源電圧依存性を低電圧側よりも高電圧側で低くなるように制御することにより、図２の４５のような電流特性が実現でき、メモリセル電流とリファレンスセル電流の電源電圧特性を同じ特性に近づけることができる。その結果、低電圧側のＶＤＤＬから高電圧側のＶＤＤＨまでの広い電源電圧範囲で読出しに必要な電流値の差分を得られる。
【００７０】
以上のように、電源電圧をリファレンスワード線にそのまま印加する場合と比較すると、図３の４６の特性線、さらには４７の特性線のような電位をリファレンスワード線に印加することにより、読出し速度の電源電圧依存性が緩和される。
【００７１】
さらに、ワード線とリファレンスワード線の波形図を示す図４を用いて、リファレンスワード線電位を発生する動作を説明する。リファレンスセル選択信号３２のＷＬＲＡＣＴが活性化されると、選択されたリファレンスワード線１０のＷＬＲには、リファレンスワード線電位発生回路３１によって発生されたリファレンスワード線電位ＶＲＥＦが印加され、リファレンスワード線はＶＳＳ〜ＶＲＥＦの振幅で遷移するように制御される。
【００７２】
従来例でリファレンスワード線がＶＳＳ〜ＶＤＤの振幅で遷移していることと比較すると、振幅が小さくなることで充放電電流が低減されるために、新たに追加している電位発生回路による消費電流の増加分があっても総電流を抑制することができる。
【００７３】
この充放電電流低減の効果は、リファレンスセルトランジスタがアレイ状に多数配置されている場合にはリファレンスワード線の負荷容量が増えるためにより顕著になる。例えば、０．３μｍルールでレイアウトされた不揮発性半導体メモリにおいて、リファレンスセルトランジスタをアレイ状に２０００個配置すると、リファレンスワード線は３ｐＦの容量値になる。
【００７４】
ＶＤＤが３ｖのときに１０ＭＨｚで読み出した場合にリファレンスワード線がＶＳＳ〜ＶＤＤの振幅で遷移すると９０μＡの充放電電流が消費されるが、本実施形態の場合にリファレンスワード線電位が１ｖでリファレンスワード線をＶＳＳ〜１ｖで振幅させると３０μＡの充放電電流になるため、差し引き６０μＡの消費電流抑制効果がもたらされる。
【００７５】
リファレンスワード線電位発生回路内での消費電流が１０ＭＨｚ時に６０μＡ以下になるように設計することは一般的にも困難では無いため、このような例では従来例よりもさらに消費電流を低減することが可能になり、特許文献１と比較しても消費電流の抑制効果は高い。
【００７６】
（実施形態２）
図５及び図６は本発明の実施形態２に係る不揮発性半導体メモリのリファレンスワード線電位発生回路の構成を示す回路図である。また、図７は本実施形態の動作を説明する波形図である。不揮発性半導体メモリの全体構成は実施形態１で説明した図１の通りである。
【００７７】
図５において、６０はリファレンスワード線ドライバ、６１、６２はワード線電位発生手段、６３は電位発生手段６１、６２からの出力ノード、６４は読出し動作モード期間に活性化する信号のＲＥＡＤ、６５はワード線電位発生手段６１を活性化する信号のＡＣＴ１、６６はワード線電位発生手段６２を活性化する信号のＡＣＴ２、６７は遅延パルス生成手段である。
【００７８】
以上のように構成された不揮発性半導体メモリにおいて、読出しモード時には信号ＲＥＡＤは活性化されており、リファレンスセル選択信号３２のＷＬＲＡＣＴが活性化されると、信号ＡＣＴ１と信号ＡＣＴ２のそれぞれが“Ｈ”レベルに遷移することによって電位発生手段６１と６２はどちらも活性化され、出力ノード６３に発生した所定の電位ＶＲＥＦはリファレンスワード線ドライバ６０を通じてリファレンスワード線１０に印加される。
【００７９】
次に、遅延パルス生成手段６７で決定される一定時間後、すなわち図７に示す時間ｔＲの後に、“Ｈ”レベルを維持していたＡＣＴ２は“Ｌ”レベルになり、電位発生手段６２は非活性化される。
【００８０】
その後、従来例と同様に、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【００８１】
ここで、遅延パルス生成手段６７の遅延量の時間ｔＲは、信号ＷＬＡＣＴが活性化された直後のリファレンスワード線への供給電流が最も必要とされる一定期間のみになるようにあらかじめ設定されている。
【００８２】
こうして、リファレンスワード線電位発生回路３１で発生される電位ＶＲＥＦは、リファレンスワード線を充電するための電流供給能力が最も必要とされる期間に合わせて、電流供給能力を順次切替えて発生されることが可能になる。
【００８３】
従って、信号ＲＥＡＤが活性化され、かつ信号ＷＬＲＡＣＴが非活性時の読出し動作の準備期間には電流は消費しないが、信号ＲＥＡＤが活性化された状態で信号ＷＬＲＡＣＴが活性化した際には、図７の（ｇ）の消費電流Ｉｄｄのような波形で電流が段階的に切替わりながら消費される。
【００８４】
図５では遅延パルス生成手段６７によって電位発生手段を切替えているが、図６に示すように、リファレンスワード線電位を出力ノード６３から帰還する回路を用いることによって電位発生手段の電流供給能力を順次切替えてもよい。
【００８５】
図６において、６８はリファレンスワード線電位の帰還回路であり、図５の遅延パルス生成手段６７が帰還回路６８に置き換わった構成になっており、帰還回路６８は出力ノード６３が所定電位ＶＲＥＦに達すると電位発生手段６２を非活性させる。出力ノード６３が所定電位ＶＲＥＦに達してから帰還回路６８により電位発生手段６２を非活性させる時間をｔＲとすると、リファレンスワード線電位発生回路は図７に示された波形図と同じ動作を行う。
【００８６】
このように、本実施形態により、リファレンスワード線が選択されるまでは図７の（ｇ）に示す消費電流Ｉｄｄは全く消費されず、リファレンスワード線が選択された初期段階では供給電流を大きく確保できるために、読出し速度に影響するリファレンスワード線の立ち上り時間の高速化することができる。
【００８７】
すなわち、電位発生手段の電流供給能力を順次切替えることにより総電流供給を調整し、リファレンスワード線１０の立ち上り時間の劣化を防止しながらも、読出し動作の準備期間中には消費電流を発生させないことにより、消費電流を最小限に抑制することが可能になる。
【００８８】
（実施形態３）
図８は本発明の実施形態３に係る不揮発性半導体メモリのリファレンスワード線電位発生回路の構成を示す回路図である。また、図９は本実施形態の動作を説明する波形図である。不揮発性半導体メモリの全体構成は実施形態１で説明した図１の通りである。
【００８９】
図８において、６０〜６６は図５に示したリファレンスワード線電位発生回路の構成要素と同じものであり、７０は信号ＷＬＲＡＣＴが活性化されて電流を供給するときに出力ノード６３の電位を平滑化するための平滑容量である。
【００９０】
ここで、電位発生手段６２は電流供給能力及び消費電流が電位発生手段６１よりも小さく、電位発生手段６１はリファレンスセル選択信号３２のＷＬＲＡＣＴのみで活性化し、電位発生手段６２は信号ＲＥＡＤのみで活性化するように構成されている。
【００９１】
以上のように構成された不揮発性半導体メモリにおいて、まず、読出し動作時には、信号ＲＥＡＤにより信号ＡＣＴ２が“Ｈ”レベルに遷移することによって電位発生手段６２は読出し動作期間中は常時活性化されるため、読出し動作のモードに入ると平滑容量７０のノード６３はＶＲＥＦのレベルまでゆっくりと充電される。
【００９２】
この平滑容量７０は、読出し動作モードに入った後に許容される待ち時間に対して充電時間が小さくなるような容量値でありながら、放電時の供給電流を確保するために、リファレンスワード線の負荷容量に対して十分に大きな容量値になるようにレイアウトされるものとする。
【００９３】
次に、信号ＷＬＲＡＣＴが活性化されると、信号ＡＣＴ１が“Ｈ”レベルに遷移することによって電位発生手段６１が活性化され、発生した所定の電位ＶＲＥＦをリファレンスワード線ドライバ６０を通じてリファレンスワード線１０に印加する。このとき、電位発生手段６１からの供給電流に加えて、平滑容量７０からの放電電流によってリファレンスワード線１０の電位ＷＬＲはＶＲＥＦまで急速に立ち上がる。
【００９４】
その後、従来例と同様に、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【００９５】
従って、読出し動作モードにある期間は、図９の（ｇ）に示すように、消費電流Ｉｄｄとして電位発生手段６２での電流値のＩｓｔａｎｂｙが常に消費される一方で、リファレンスワード線が選択されたときに大きな供給電流を瞬時的に確保できるため、読出し速度に影響するリファレンスワード線の立ち上り時間を高速化することができる。このようにして、電位発生手段の電流供給能力を順次切替えることにより総電流供給を調整し、読出し動作をより高速にすることができる。
【００９６】
（実施形態４）
図１０は本発明の実施形態４に係る不揮発性半導体メモリのリファレンスワード線電位発生回路の構成を示す回路図である。不揮発性半導体メモリの全体構成は実施形態１で説明した図１の通りである。
【００９７】
図１０において、６０〜６３は図５に示したリファレンスワード線電位発生回路の構成要素と同じものであり、７１と７２は動作周波数の異なる読出しモードでそれぞれ活性化される信号ＲＥＡＤ１とＲＥＡＤ２である。
【００９８】
ここで、電位発生手段６１は信号ＷＬＲＡＣＴと信号ＲＥＡＤ１が共に活性化された場合に活性化され、電位発生手段６２は信号ＷＬＲＡＣＴと信号ＲＥＡＤ２が共に活性化された場合に活性化される。また、実施形態１と同様に、電位発生手段６１と電位発生手段６２は同じ所定電圧を発生するように構成されている。
【００９９】
以上のように構成された不揮発性半導体メモリにおいて、動作周波数の異なる読出しモード毎に、信号ＲＥＡＤ１または信号ＲＥＡＤ２、あるいは信号ＲＥＡＤ１と信号ＲＥＡＤ２の両方が活性化され、リファレンスセル選択信号３２のＷＬＲＡＣＴが活性化されたときに、電位発生手段６１のみ、または電位発生手段６２のみ、あるいは電位発生手段６１と電位発生手段６２がともに活性化され、発生した所定の電位ＶＲＥＦがリファレンスワード線ドライバ６０を通じてリファレンスワード線１０に印加される。
【０１００】
その後、従来例と同様に、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【０１０１】
例えば、電位発生手段６１が電位発生手段６２と比較して電流供給能力は大きいが消費電流も大きい場合には、動作周波数が最も高い読出し動作モードのときは信号ＲＥＡＤ１と信号ＲＥＡＤ２をともに活性化させ、次に周波数が高い読出し動作モードのときは信号ＲＥＡＤ１のみを活性化させ、その次に周波数が高い読出し動作モードのときは信号ＲＥＡＤ２のみを活性化させることにより、リファレンスワード線の立ち上り時間と消費電流を調整する。
【０１０２】
従って、電位発生手段を切替えることによって総電流供給能力を調整し、動作周波数が高い場合には大きな電流供給能力でリファレンスワード線を駆動し、動作周波数が低い場合には小さな電流供給能力でリファレンスワード線を駆動することで、電位発生手段での消費電流を動作周波数毎に制御し、周波数の異なる読出しモード毎に消費電流を最適値に抑制することができる。
【０１０３】
（実施形態５）
実施形態４においては電位発生手段６１と電位発生手段６２が同じ所定電圧を発生するように構成されていたが、本実施形態５は実施形態４に修正を加え、電位発生手段６１と電位発生手段６２が異なる電圧を発生するように設定したものである。すなわち、図１０において、電位発生手段６１は電位ＶＲＥＦ１を発生し、電位発生手段６２は電位ＶＲＥＦ２を発生するとする。
【０１０４】
図１１は本実施形態の不揮発性半導体メモリにおけるメモリセル電流とリファレンスセル電流の電源電圧特性図である。図１１において、８０、８２はそれぞれ動作電源電圧範囲の異なる読出しモード信号ＲＥＡＤ１及び信号ＲＥＡＤ２用のリファレンスセル電流である。
【０１０５】
以上のように構成された不揮発性半導体メモリにおいて、動作電源電圧の異なる読出しモード毎に、信号ＲＥＡＤ１または信号ＲＥＡＤ２によって活性化されたそれぞれの所定電位がリファレンスワード線ドライバ６０を通じてリファレンスワード線１０に印加される。
【０１０６】
その後、従来例と同様に、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【０１０７】
例えば図１１において、ＶＤＤＬ１〜ＶＤＤＨ２の広い電源電圧範囲で最適化されたリファレンスセル電流８１と比較した場合に、ＶＤＤＬ１〜ＶＤＤＨ１の低い電源電圧での読出しモードでは電位ＶＲＥＦ１がリファレンスワード線に印加され、そのときのリファレンスセル電流８０は“ＯＮ”メモリセル電流４０と“ＯＦＦ”メモリセル電流４１の中間の電流特性に近くなり、 “ＯＮ”側及び“ＯＦＦ”側のそれぞれのセル電流とリファレンスセル電流との差分が均等になるため、リファレンスセル電流８１よりもより望ましい特性となる。
【０１０８】
逆に、ＶＤＤＬ２〜ＶＤＤＨ２の高い電源電圧での読出しモードでは、電位ＶＲＥＦ２がリファレンスワード線に印加され、そのときのリファレンスセル電流８２は、上記と同様に “ＯＮ”側及び“ＯＦＦ”側のそれぞれのセル電流とリファレンスセル電流との差分が均等になるため、リファレンスセル電流８１よりもより望ましい特性となる。
【０１０９】
従って、発生電位の異なる複数の電位発生手段を切替えることによりリファレンスセルワード線に印加する所定電位を調整し、動作モード毎にリファレンスセル電流特性を変更することで電源電圧特性を最適にすることができるため、より広範囲の電源電圧範囲で読出し動作が可能になる。
【０１１０】
（実施形態６）
図１２は本発明の実施形態６に係る不揮発性半導体メモリの全体構成を示すブロック図である。図１２において、リファレンスセルトランジスタ制御ゲート線１１に接続される構成要素を除く全ての構成要素及び接続関係は図１に示した実施形態１の構成と同じである。
【０１１１】
さらに図１２において、８５は電圧印加用トランジスタ、８６は電圧印加用端子ＶＣＧＲ、８７は検査時や出荷後の書換え処理時に書込みレベルや消去レベルの確認のために使用される第１の検査用読出し動作モードで活性化する端子ＥＸＴである。
【０１１２】
ここで、電圧印加用トランジスタ８５はリファレンスセルトランジスタ３０の浮遊ゲートに接続されるリファレンスセルトランジスタ制御ゲート線１１と電圧印加用端子ＶＣＧＲを電気的に接続するように構成されている。
【０１１３】
図１３は本実施形態の不揮発性半導体メモリにおけるメモリセル電流とリファレンスセル電流の電源電圧特性図である。以下、図１２及び図１３を用いて本実施形態の不揮発性半導体メモリの動作を説明する。
【０１１４】
まず、第１の検査用読出し動作モードで端子ＥＸＴが活性化されると、電圧印加用トランジスタ８５は電圧印加用端子ＶＣＧＲからリファレンスメモリセル３０の浮遊ゲートに所定の電圧を印加する。
【０１１５】
その後、従来例と同様に、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【０１１６】
例えば、図１３において、書換え時に“ＯＮ“メモリセル電流４０を確認するには、電圧印加用端子ＶＣＧＲから印加される電圧をΔＶＣＧＲだけ上げることにより、リファレンスセル電流を４４の電流特性から９０の電流特性側に電流値をΔＩ分だけ増加させ、電圧印加用端子ＶＣＧＲへの印加電圧が所定値のときに“ＯＮ“メモリセル電流４０とリファレンスセル電流９０が同じ値になるようにする。
【０１１７】
このようにして、実施形態１と同様に外部から入力されたアドレスに従って選択されたメモリセル１のメモリセル電流とリファレンスセル２０のリファレンスセル電流はセンスアンプ２７で大小関係を比較判定され、製品保証に必要とされる“ＯＮ“メモリセル電流４０が、これに相当するリファレンスセル電流９０の電流値以上と判定されることをもって書換えの成否が確認される。この例では、“ＯＮ“メモリセル電流９０の電流値以上は成功で“ＯＮ“メモリセル電流９０の電流値以下は書換え回数もしくは書換え時間不足となる。
【０１１８】
なお、書換え後に“ＯＦＦ”時のメモリセル電流を判定するには、電圧印加用端子ＶＣＧＲから印加される電圧を下げることによりリファレンスセル電流を減少させ、センスアンプ２７で大小関係を比較判定することで“ＯＮ”側と同様にしきい値を確認することができる。
【０１１９】
また、リファレンスワード線電位ＶＲＥＦのばらつき分によって生じる図１３のΔＩＲＥＦも反映させた上で判定されるため、読出し動作時と同じリファレンス選択トランジスタの電流特性を反映させた上でメモリセルトランジスタのしきい値の判定ができることを意味する。
【０１２０】
例えば、第１の検査用読出し動作モード時にリファレンスセル電流がΔＩＲＥＦだけ小さな値の場合に、書換え処理後の“ＯＮ”メモリセル電流がΔＩＲＥＦだけ小さくなるように判定したとしても、読出し動作時にも同じようにリファレンスセル電流がΔＩＲＥＦだけ小さな値をもつために、製品保証する読出し動作には何ら弊害は生じず、かえって過書込みや過消去に至らないので都合が良い。
【０１２１】
従って、検査時や出荷後の書換え処理後に、実際に保証すべき読出し動作と同じように、プロセスパラメータ等によるリファレンスセル電流のばらつきを含めた上で書込みレベルや消去レベルの確認を実施できるため、より信頼度の高い書換え処理が可能になり、品質向上を図ることができる。
【０１２２】
（実施形態７）
本実施形態は実施形態６の構成を用いて、検査工程でビット線のリーク電流確認を行うものである。図１４は本実施形態の不揮発性半導体メモリにおけるビット線リーク電流とリファレンスセル電流の関係を示す電源電圧特性図である。
【０１２３】
実施形態６と同様に、検査工程でビット線のリーク電流確認のために用いられる第２の検査用読出し動作モードで端子ＥＸＴが活性化されると、電圧印加用トランジスタ８５は電圧印加用端子ＶＣＧＲからリファレンスメモリセル３０の浮遊ゲートに所定の電圧を印加する。
【０１２４】
その後、従来例と同様に、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【０１２５】
図１４において、ビット線のリーク電流を確認するには、電圧印加用端子ＶＣＧＲからΔＶＣＧＲ分だけ下げることにより、リファレンスセル電流を４４の電流特性から９１の電流特性側に電流値をΔＩ分だけ減少させ、電圧印加用端子ＶＣＧＲへの印加電圧が所定値のときにビット線リーク電流９２とリファレンスセル電流９１が同じ値になるようにする。
【０１２６】
このとき、実施形態１あるいは実施形態６とは異なり、外部から入力されたアドレスに関係なくメモリセルアレイ６の全てのワード線は非選択のままであり、ビット線の電流とリファレンスセル３０のリファレンスセル電流はセンスアンプ２７で比較判定され、製品保証する読出し動作に必要とされるビット線リーク電流９２が、これに相当するリファレンスセル電流９１の電流値以下と判定されることをもって良品として確認される。この例では、ビット線リーク電流９２の電流値以下は良品で、ビット線リーク電流９２の電流値以上は不良品となる。
【０１２７】
この検査においては、メモリセルアレイ６に接続されるメモリセルは全て“ＯＮ”メモリセル電流４０として保証する電流値以上の値になるように書換え制御され、非選択メモリセルのリーク量が最大値になるように前もって設定される。
【０１２８】
従って、実際に保証すべき読出し動作と同じように、プロセスパラメータ等によるリファレンスセル電流のばらつきを含めた上で検査を実施できるため、より信頼度の高いビット線のリーク電流値の検査が可能になり、品質向上を図ることができる。
【０１２９】
（実施形態８）
図１５は本発明の実施形態８に係る不揮発性半導体メモリの全体構成を示すブロック図である。図１５において、１００はメモリセルトランジスタ、１０１はメモリセル選択トランジスタ、１０２はワード線、１０３はメモリセルトランジスタ制御ゲート線、１０４はメモリセルアレイ、１０５はリファレンスセルトランジスタ、１０６はリファレンス選択トランジスタ、１０７はリファレンスセルワード線、１０８はリファレンスセル制御線、１０９はリファレンスセルアレイ、１１０はリファレンスワード線電位発生回路、１１１はリファレンスセル選択信号、１１２は電圧印加用トランジスタ、１１３は検査時にセンスアンプのオフセットを確認するための第３の検査用読出し動作モードで活性化する端子ＥＸＴ０である。
【０１３０】
その他の構成要素は全て実施形態６と同じであるが、リファレンスメモリセルを複数備えており、ビット線３にはメモリアレイ６とリファレンスメモリアレイ１０９が接続され、リファレンスビット線９にはメモリアレイ１０４とリファレンスメモリアレイ１２が接続され、ビット線３側の構成要素とリファレンスビット線側の構成要素は全て対称となっている。
【０１３１】
ここで、実施形態６と同様に、電圧印加用トランジスタ８５はリファレンスセルトランジスタ３０の浮遊ゲートに接続されるリファレンスセルトランジスタ制御ゲート線１１と電圧印加用端子ＶＣＧＲを電気的に接続し、電圧印加用トランジスタ１１２はリファレンスセルトランジスタ１０５の浮遊ゲートに接続されるリファレンスセルトランジスタ制御ゲート線１０８と電圧印加用端子ＶＣＧＲを電気的に接続するように構成される。また、端子ＥＸＴ０と端子ＥＸＴ１は外部からのアドレスに従ってどちらか一方のみが活性化される。
【０１３２】
図１６は本実施形態の不揮発性半導体メモリにおける２つのリファレンスセル電流の関係を示す電源電圧特性図である。以下、図１５及び図１６を用いて本実施形態の不揮発性半導体メモリの動作を説明する。
【０１３３】
まず、第３の検査用読出し動作モードでは、端子ＥＸＴ０が活性化した場合は、電圧印加用トランジスタ１１２は電圧印加用端子ＶＣＧＲからリファレンスメモリセル１０５の浮遊ゲートに所定の電圧を印加し、一方のリファレンスメモリセル３０の浮遊ゲートには電源電圧のＶＤＤＶが印加される。
【０１３４】
同様に端子ＥＸＴ１が活性化した場合は、電圧印加用トランジスタ８５は電圧印加用端子ＶＣＧＲからリファレンスメモリセル３０の浮遊ゲートに所定の電圧を印加し、一方のリファレンスメモリセル１０５の浮遊ゲートには電源電圧のＶＤＤＶが印加される。
【０１３５】
また、実施形態７と同様に、外部から入力されたアドレスに対してもメモリセルアレイ６と１０４の全てのワード線は非選択のままであり、１１１の信号ＷＬＡＣＴ０と３２の信号ＷＬＡＣＴ１のみが活性化される。
【０１３６】
その後、従来例と同様に、メモリセル電流とリファレンスセル電流の電流量の差分がビット線側センスアンプ入力ノード２５とリファレンスビット線側センスアンプ入力ノード２６間の電位差として現れ、センスアンプ２７により差動増幅されてデータとして出力される。
【０１３７】
ここで、実際の製品ではプロセスパラメータによるトランジスタのミスマッチや寄生容量の違いなどがあり、入力ノード２５と入力ノード２６の電位差がゼロのときにセンスアンプ２７の判定値が入れ替わるとは限らず、一般に数十ミリボルトのオフセット電圧値が存在する。
【０１３８】
例えば、図１６において、オフセット電圧値が存在しない場合に、電圧印加用端子ＶＣＧＲから印加される電圧をＶＤＤＶからΔＶＣＧＲだけ上げることにより、リファレンスセル電流を４４の電流特性から１１５の電流特性側に電流値ΔＩだけ増加させると、電圧印加用端子ＶＣＧＲへの印加電圧が所定値のときにリファレンスセル電流４４とリファレンスセル電流１１５は同じ値になり、判定値が入れ替わる。この場合のΔＩの値は２つのリファレンスセル電流値そのもののばらつきによる差分電流ΔＩＲＥＦに相当する。
【０１３９】
一方で、オフセット電圧値が存在する場合には、ΔＶＣＧＲの差分電圧がありながらセンスアンプ２７の判定値が入れ替わるとすると、この場合のΔＶＣＧＲの差分電圧によるΔＩは２つのリファレンスセル電流値そのもののばらつきによる差分電流ΔＩＲＥＦとセンスアンプ２７のオフセット電圧を補償するための電流値の合計値を意味する。このΔＶＣＧＲあるいはΔＩの値の大きさは読出し動作周波数等の読出し特性を左右する一つの要因になり、より小さな値が望ましい。
【０１４０】
なお、メモリセルアレイ６あるいは１０４に接続されるメモリセルを全て“ＯＮ”メモリセル電流４０の電流値以上の値になるように書換え制御し、非選択ワード線からのリーク量が最大になるように前もって設定すれば、実施形態７と同様にメモリセルからのビット線リーク電流も反映させた上でのセンスアンプのオフセット確認が可能になる。
【０１４１】
従って、実際に保証すべき読出し動作と同じように、プロセスパラメータ等によるリファレンスセル電流のばらつきを含めた上で検査を実施できるため、より信頼度の高いセンスアンプオフセットの確認が可能になり、品質向上を図ることができる。
【産業上の利用可能性】
【０１４２】
本発明の不揮発性半導体メモリは、リファレンスセル電流の電源電圧特性をメモリセル電流の電源電圧特性に近づけるように制御することが可能になるため、読出し速度の電源電圧依存性が緩和され、あるいはメモリセルの温度特性や製造パラメータのばらつき等による不安定要因を抑制した上で、製造コストの増加要因や出荷後の劣化要因などを低減することができるという効果を有し、メモリセル電流とリファレンスセル電流を比較判定する差動型センスアンプを用いて高速に安定してデータを読み出すことができる不揮発性半導体メモリの回路技術等として有用である。
【図面の簡単な説明】
【０１４３】
【図１】本発明の実施形態１に係る不揮発性半導体メモリの全体構成を示すブロック図。
【図２】本発明の実施形態１の不揮発性半導体メモリにおけるメモリセル電流とリファレンスセル電流の電源電圧特性図。
【図３】本発明の実施形態１の不揮発性半導体メモリにおけるリファレンスワード線電位ＶＲＥＦの電源電圧特性図。
【図４】本発明の実施形態１の不揮発性半導体メモリにおけるワード線とリファレンスワード線の波形図。
【図５】本発明の実施形態２に係る不揮発性半導体メモリのリファレンスワード線電位発生回路の構成を示す回路図。
【図６】本発明の実施形態２に係る不揮発性半導体メモリのリファレンスワード線電位発生回路の代替構成を示す回路図。
【図７】本発明の実施形態２に係る不揮発性半導体メモリの動作を説明する波形図。
【図８】本発明の実施形態３に係る不揮発性半導体メモリのリファレンスワード線電位発生回路の構成を示す回路図。
【図９】本発明の実施形態３に係る不揮発性半導体メモリの動作を説明する波形図。
【図１０】本発明の実施形態４および実施形態５に係る不揮発性半導体メモリのリファレンスワード線電位発生回路の構成を示す回路図。
【図１１】本発明の実施形態５の不揮発性半導体メモリにおけるメモリセル電流とリファレンスセル電流の電源電圧特性図。
【図１２】本発明の実施形態６および実施形態７に係る不揮発性半導体メモリの全体構成を示すブロック図。
【図１３】本発明の実施形態６の不揮発性半導体メモリにおけるメモリセル電流とリファレンスセル電流の電源電圧特性図。
【図１４】本発明の実施形態７の不揮発性半導体メモリにおけるビット線リーク電流とリファレンスセル電流の関係を示す電源電圧特性図。
【図１５】本発明の実施形態８に係る不揮発性半導体メモリの全体構成を示すブロック図。
【図１６】本発明の実施形態８の不揮発性半導体メモリにおける２つのリファレンスセル電流の関係を示す電源電圧特性図。
【図１７】従来のＥＥＰＲＯＭ型の不揮発性メモリの全体構成を示すブロック図。
【図１８】従来の不揮発性半導体メモリにおけるメモリセル電流とリファレンスセル電流の電源電圧特性図。
【符号の説明】
【０１４４】
１、１００  メモリセルトランジスタ
２、１０１  メモリセル選択トランジスタ
３  ビット線
４、１０２  ワード線
５、１０３  メモリセルトランジスタ制御ゲート線
６、１０４  メモリセルアレイ
７、３０、１０５  リファレンスセルトランジスタ
８、１０６  リファレンスセル選択トランジスタ
９  リファレンスビット線
１０、１０７  リファレンスワード線
１１、１０８  リファレンスセルトランジスタ制御ゲート線
１２、１０９  リファレンスセルアレイ  
１３  カラムゲート
１４  カラムゲート選択線
１５  カラムデコーダ
１６  リファレンスカラムゲート
１７  リファレンスカラムゲート選択線
１８  リファレンスカラムデコーダ
１９  ビット線電位制御回路
２０  リファレンスビット線電位制御回路
２１  ビット線電位制御トランジスタ
２２  リファレンスビット線電位制御トランジスタ
２３  ビット線負荷素子
２４  リファレンスビット線負荷素子
２５  ビット線側センスアンプ入力ノード
２６  リファレンスビット線側センスアンプ入力ノード
２７  センスアンプ
３１、１１０  リファレンスワード線電位発生回路
３２、１１１  リファレンスセル選択信号
４０  “ＯＮ”メモリセル電流
４１  “ＯＦＦ”メモリセル電流
４２、４３、４４、４５、８０、８１、８２、９０、９１、１１５  リファレンスセル電流
４６、４７  リファレンスワード線電位
６０  リファレンスワード線ドライバ
６１、６２  電位発生手段
６３  電位発生手段からの出力ノード
６４、７１、７２  読出し動作モード期間に活性化する信号ＲＥＡＤ
６５、６６  ワード線電位発生手段を活性化する信号ＡＣＴ
６７  遅延パルス生成手段
６８  リファレンスワード線電位の帰還回路
７０  平滑容量
８５、１１２  電圧印加用トランジスタ
８６  電圧印加用端子ＶＣＧＲ
８７、１１３  検査用読出し動作モードで活性化する端子ＥＸＴ
９２  ビット線リーク電流
【図１】
2006114154.tif 000003
【図２】
2006114154.tif 000004
【図３】
2006114154.tif 000005
【図４】
2006114154.tif 000006
【図５】
2006114154.tif 000007
【図６】
2006114154.tif 000008
【図７】
2006114154.tif 000009
【図８】
2006114154.tif 000010
【図９】
2006114154.tif 000011
【図１０】
2006114154.tif 000012
【図１１】
2006114154.tif 000013
【図１２】
2006114154.tif 000014
【図１３】
2006114154.tif 000015
【図１４】
2006114154.tif 000016
【図１５】
2006114154.tif 000017
【図１６】
2006114154.tif 000018
【図１７】
2006114154.tif 000019
【図１８】
2006114154.tif 000020