(57)【要約】【課題】  強誘電体キャパシタを微細加工することのできる、強誘電体キャパシタの製造方法を提供することを目的とする。【解決手段】  本発明にかかる強誘電体キャパシタの製造方法は、  （ａ）基板の上方に下部電極層、強誘電体層、および上部電極層が順次積層されている強誘電体積層体を形成する工程と、（ｂ）前記上部電極層の上方に第１のマスクパターンを有する第１のマスク層を形成する工程と、（ｃ）前記第１のマスク層を用いて、少なくとも前記上部電極層をエッチングする工程と、（ｄ）前記第１のマスク層の上方に、第２のマスクパターンを有する第２のマスク層を形成する工程と、（ｅ）前記第２のマスク層を用いて、前記第１のマスク層をエッチングして、第３のマスクパターンを有する第３のマスク層を形成する工程と、（ｆ）前記第３のマスク層を用いて、少なくとも下部電極層をエッチングする工程と、を含み、前記工程（ｃ）または前記工程（ｆ）、もしくは双方の工程において、前記強誘電体層をエッチングする。【選択図】      図７
2006005218.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板の上方に下部電極層、強誘電体層、および上部電極層が順次積層されている強誘電体積層体を形成する工程と、
（ｂ）前記上部電極層の上方に第１のマスクパターンを有する第１のマスク層を形成する工程と、
（ｃ）前記第１のマスク層を用いて、少なくとも前記上部電極層をエッチングする工程と、
（ｄ）前記第１のマスク層の上方に、第２のマスクパターンを有する第２のマスク層を形成する工程と、
（ｅ）前記第２のマスク層を用いて、前記第１のマスク層をエッチングして、第３のマスクパターンを有する第３のマスク層を形成する工程と、
（ｆ）前記第３のマスク層を用いて、少なくとも下部電極層をエッチングする工程と、を含み、
前記工程（ｃ）または前記工程（ｆ）、もしくは双方の工程において、前記強誘電体層をエッチングする、強誘電体キャパシタの製造方法。
【請求項２】
請求項１において、
前記第１のマスク層は、ハードマスク層であり、
前記第２のマスク層は、レジスト層である、強誘電体キャパシタの製造方法。
【請求項３】
請求項１または２において、
前記工程（ｃ）では、前記上部電極層および前記強誘電体層をエッチングする、強誘電体キャパシタの製造方法。
【請求項４】
請求項３において、
前記工程（ｆ）では、前記上部電極層、および前記下部電極層をエッチングする、強誘電体キャパシタの製造方法。
【請求項５】
請求項１または２において、
前記工程（ｃ）では、前記上部電極層をエッチングし、
前記工程（ｆ）では、前記上部電極層、前記強誘電体層、および前記下部電極層をエッチングする、強誘電体キャパシタの製造方法。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記工程（ｂ）において、前記第１のマスクパターンは、ストライプ状であり、
前記工程（ｄ）において、前記第２のマスクパターンは、ストライプ状であり、かつ前記第１のマスクパターンと交叉した形状である、強誘電体キャパシタの製造方法。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記基板の上方であって、前記下部電極層の下方に、エッチングストッパ層を形成する工程を、含む、強誘電体キャパシタの製造方法。
【請求項８】
請求項１ないし７のいずれかに記載された強誘電体キャパシタの製造方法を用いた、強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタの製造方法、および強誘電体メモリの製造方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタは、下部電極層と上部電極層との間に強誘電体層が形成された構造をとる。このような強誘電体キャパシタは、強誘電体メモリをはじめとして種々の用途を有する。そのため、強誘電体メモリをより高集積化すべく、強誘電体キャパシタを微細加工することのできる製造方法が望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、強誘電体キャパシタを微細加工することのできる、強誘電体キャパシタの製造方法を提供することにある。また、本発明の目的は、上記強誘電体キャパシタの製造方法を用いた強誘電体メモリの製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係る強誘電体キャパシタの製造方法は、
（ａ）基板の上方に下部電極層、強誘電体層、および上部電極層が順次積層されている強誘電体積層体を形成する工程と、
（ｂ）前記上部電極層の上方に第１のマスクパターンを有する第１のマスク層を形成する工程と、
（ｃ）前記第１のマスク層を用いて、少なくとも前記上部電極層をエッチングする工程と、
（ｄ）前記第１のマスク層の上方に、第２のマスクパターンを有する第２のマスク層を形成する工程と、
（ｅ）前記第２のマスク層を用いて、前記第１のマスク層をエッチングして、第３のマスクパターンを有する第３のマスク層を形成する工程と、
（ｆ）前記第３のマスク層を用いて、少なくとも下部電極層をエッチングする工程と、を含み、
前記工程（ｃ）または前記工程（ｆ）、もしくは双方の工程において、前記強誘電体層をエッチングする。
【０００５】
本発明に係る強誘電体キャパシタの製造方法によれば、工程（ｂ）において、上部電極層をエッチングする工程で用いた第１のマスク層と同一の層をパターニングした第３のマスク層を用いて、下部電極層をエッチングするため、合わせマージンを小さくすることができる。したがって、上部電極層と下部電極層を異なる層からなるマスク層を用いてエッチングする場合と比べて、強誘電体キャパシタを微細加工することができる。
【０００６】
本発明に係る強誘電体キャパシタの製造方法において、
前記第１のマスク層は、ハードマスク層であり、
前記第２のマスク層は、レジスト層であることができる。
【０００７】
かかる態様によれば、第１のマスク層をハードマスク層とすることにより、第１のマスク層をレジスト層とする場合と比べて、第１のマスク層の膜厚を薄く形成することができる。よって、ハードマスク層を用いたエッチング後の上部電極層の層の上面と下面の寸法差を低減することができる。強誘電体層および下部電極層についても、同様に上面と下面の寸法差を低減することができる。
【０００８】
本発明にかかる強誘電体キャパシタにおいて、
前記工程（ｃ）では、前記上部電極層および前記強誘電体層をエッチングすることができる。
【０００９】
かかる態様において、一のエッチング工程において、上部電極層と強誘電体層を同時にエッチングすることによって、工程数を削減することができる。したがって、本発明に係る強誘電体キャパシタの製造方法を用いることによって、スループットの向上を図ることができる。
【００１０】
本発明にかかる強誘電体キャパシタにおいて、
前記工程（ｆ）では、前記上部電極層、および前記下部電極層をエッチングすることができる。
【００１１】
かかる態様において、一のエッチング工程において、上部電極層と下部電極層を同時にエッチングすることによって、工程数を削減することができる。したがって、本発明に係る強誘電体キャパシタの製造方法を用いることによって、スループットの向上を図ることができる。
【００１２】
本発明にかかる強誘電体キャパシタにおいて、
前記工程（ｃ）では、前記上部電極層をエッチングし、
前記工程（ｆ）では、前記上部電極層、前記強誘電体層、および前記下部電極層をエッチングすることができる。
【００１３】
本発明にかかる強誘電体キャパシタにおいて、
前記工程（ｂ）において、前記第１のマスクパターンは、ストライプ状であり、
前記工程（ｄ）において、前記第２のマスクパターンは、ストライプ状であり、かつ前記第１のマスクパターンと交叉した形状であることができる。
【００１４】
本発明にかかる強誘電体キャパシタにおいて、
前記基板の上方であって、前記下部電極層の下方に、エッチングストッパ層を形成する工程を含むことができる。
【００１５】
本発明にかかる強誘電体メモリの製造方法は、上述した強誘電体キャパシタの製造方法を用いる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１７】
１．強誘電体キャパシタの製造方法
図１〜図７は、本発明の実施の形態に係る強誘電体キャパシタ１００（図７（ａ）および図７（ｃ）参照）の製造方法を模式的に示す図である。
【００１８】
以下に、強誘電体キャパシタの製造方法を説明する。
【００１９】
（１）図１（ａ）は、下部電極層、強誘電体層、および上部電極層が順次積層されている強誘電体積層体の平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿った断面を模式的に示す図である。
【００２０】
まず、図１（ｂ）に示すように、基体１０の上にエッチングストッパ層１１、下部電極層２０、強誘電体層３０、および上部電極層４０を順次積層して、強誘電体積層体を形成する。
【００２１】
エッチングストッパ層１１の材質としては、下部電極層２０および上部電極層４０と十分な選択比がとれる材質であればよく、例えば酸化チタン、窒化チタンアルミニウム、窒化チタンを挙げることができる。また、エッチングストッパ層１１の材質は、後述するハードマスク層５０の材質と同じ材質であってもよい。
【００２２】
下部電極層２０の材質は、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極層２０の材質としては、例えば、Ｐｔ又はＩｒ等の貴金属や、その酸化物（例えば、ＩｒＯx等）を材料として挙げることができる。また、下部電極層２０は、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極層２０の成膜方法としては、スッパッタリング、真空蒸着、ＣＶＤ等の公知の方法を用いることができる。
【００２３】
強誘電体層３０は、ＰＺＴ（Lead  Zirconate  Titanate）、ＳＢＴ（Strontium  Bismuth  Tantalates）、ＢＳＴ（Barium  Strontium  Titanate）などの複合酸化物やこれらに添加物を加えたものから形成される。成膜方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal  Organic  Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical  Vapor  Deposition）法、ＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition）などを用いることができる。
【００２４】
上部電極層４０は、下部電極層２０と同様の材料、および成膜方法を用いることができるため、説明を省略する。
【００２５】
（２）次に、図２（ａ）、（ｂ）に示すように、下部電極層２０、強誘電体層３０、上部電極層４０が積層された状態で、第１のマスクパターンを有するハードマスク層（第１のマスク層）５０を上部電極層４０の上に形成する。
【００２６】
図２（ａ）は、強誘電体積層体の平面図であり、図２（ｂ）は、図２（ａ）のＢ−Ｂ線に沿った断面を模式的に示す図である。ハードマスク層５０は、単層であってもよいし、複数の層の積層体であってもよい。ハードマスク層５０の材質としては、例えば、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン、およびタングステンを挙げることができる。
【００２７】
ハードマスク層５０の第１のマスクパターンは、特に限定されないが、このパターンが下部電極２０のパターンとなる。本実施の形態における第１のマスクパターンは、図２（ａ）に示すように、ストライプ状である。ハードマスク層５０は、公知の方法、たとえば、フォトリソグラフィおよびエッチングを用いて形成されることができる。
【００２８】
（３）次に、ハードマスク層５０をマスクとして、図３（ａ）および図３（ｂ）に示すように、上部電極層４０および強誘電体層３０をエッチングする。
【００２９】
図３（ａ）は、強誘電体積層体の平面図であり、図３（ｂ）は、図３（ａ）のＣ−Ｃ線に沿った断面を模式的に示す図である。強誘電体層３０および上部電極層４０のエッチング方法としては、その材質によって、適宜選択することができ、たとえば、スパッタエッチング、プラズマエッチング等を挙げることができる。
【００３０】
本実施の形態では、強誘電体層３０および上部電極層４０を、ＩＣＰ（Inductively Coupled plasma）等の高密度プラズマにより、エッチングガスとして塩素と酸素の混合ガスを用いてドライエッチングする。このように高密度プラズマを用いた場合、エッチングガスの酸素濃度は、４０％〜８０％であることが好ましい。
【００３１】
本実施の形態では、強誘電体層３０および上部電極層４０をエッチングしているが、上部電極層４０のみをエッチングしてもよいし、上部電極層４０と強誘電体層３０の一部のみをエッチングしてもよい。
【００３２】
（４）次に、ハードマスク層５０をパターニングする工程を説明する。図４（ａ）は、強誘電体キャパシタ１００の平面図であり、図４（ｂ）は、図４（ａ）のＤ−Ｄ線に沿った断面を模式的に示す図であり、図４（ｃ）は、図４（ａ）のＥ−Ｅ線に沿った断面を模式的に示す図である。
【００３３】
まず、図４（ａ）および図４（ｃ）に示すように、公知のフォトリソグラフィ技術により、第２のマスクパターンを有するレジスト層６０（第２のマスク層）を形成する。レジスト層６０は公知の材料を用いて形成することができる。第２のマスクパターンは、ストライプ状であり、かつ第１のマスクパターンと交叉した形状である。第１のマスクパターンと第２のマスクパターンは、垂直に交叉し、交叉した部分が上部電極層４０の形状に対応する。
【００３４】
（５）次にこのレジスト層６０をマスクとして、ハードマスク層５０をエッチングし、ハードマスク層５１（第３のマスク層）を形成する。これにより、図５（ａ）および図５（ｃ）に示すような第３のマスクパターンを有するハードマスク層５１が形成される。図５（ａ）は、強誘電体キャパシタ１００の平面図であり、図５（ｂ）は、図５（ａ）のＦ−Ｆ線に沿った断面を模式的に示す図であり、図５（ｃ）は、図５（ａ）のＧ−Ｇ線に沿った断面を模式的に示す図である。
【００３５】
エッチング方法としては、たとえばＩＣＰ等の高密度プラズマによるドライエッチングを用いる。
【００３６】
ここで図４（ａ）および図４（ｂ）に示すように、ハードマスク層５０と下部電極層２０が露出しているため、ハードマスク層５０だけでなく、下部電極層２０もエッチングされる。しかし、ハードマスク層５０の材質として、塩素との反応性の高い窒化チタンを用いた場合には、塩素を含むエッチングガスを用い、エッチング条件を制御することにより、ハードマスク層５０のみをエッチングすることができる。具体的には、バイアス電力を５０〜２００Ｗとし、圧力を１．０〜２．０Ｐａとすることにより、反応に寄与する塩素のラジカル量を増加させることができる。これにより、物理的なドライエッチング作用と比較して、塩素の化学的作用によるドライエッチング作用が向上する。そして、下部電極層２０を形成するＰｔは、塩素と化学的にほとんど反応しないため、エッチングされず、また窒化チタンは、塩素ガスと反応するため、ハードマスク層５０のみを効率的にドライエッチングすることができる。
【００３７】
ハードマスク層５１を形成した後、レジスト層６０を除去することができる。
【００３８】
（６）次に、ハードマスク層５１をマスクとして、上部電極層４０および下部電極層２０を、公知の方法により、エッチングする。図５（ａ）、図５（ｂ）および図５（ｃ）に示すように、レジスト層６０を除去したときには、ハードマスク層５０で覆われていない部分は、下部電極層２０と上部電極層４０が露出しているため、ハードマスク層５１をマスクとして、下部電極層２０および上部電極層４０を同時にエッチングすることができる。
【００３９】
ここで下部電極層２０および上部電極層４０がほぼ完全にパターニングされるまで、エッチングを行う。たとえば下部電極層２０と上部電極層４０の材質が、ともにＰｔである場合、ほぼ同じ膜厚だけ、エッチングすることができる。したがって、下部電極層２０と上部電極層４０との膜厚がほぼ同じであれば、ほぼ同時に、下部電極層２０と上部電極層４０のエッチングが完了することができる。
【００４０】
下部電極層２０と上部電極層４０とが異なる膜厚の場合、または下部電極層２０と上部電極層４０との材質が異なる場合であっても、下部電極層２０の下にエッチングストッパ層１１が形成されているため、下部電極層２０と上部電極層４０とでエッチング時間が異なっても、エッチングストッパ層１１の下の基体１０がエッチングされることはない。たとえば、上部電極層４０の膜厚が下部電極層２０の膜厚より厚い場合には、下部電極層２０のエッチングが完了した後に、さらにエッチングを継続しても、エッチングストッパ層１１が形成されているため、上部電極層４０のみをエッチングすることができる。
【００４１】
下部電極層２０および上部電極層４０を同時にエッチングすることにより、図６（ａ）、図６（ｂ）、および図６（ｃ）に示すように、強誘電体層３０およびエッチングストッパ層１１が露出する。
【００４２】
図６（ａ）は、強誘電体積層体の平面図であり、図６（ｂ）は、図６（ａ）のＨ−Ｈ線に沿った断面を模式的に示す図であり、図６（ｃ）は、図６（ａ）のＩ−Ｉ線に沿った断面を模式的に示す図である。
【００４３】
（７）次に、ハードマスク層５１とエッチングストッパ層１１をエッチングする工程について説明する。ハードマスク層５１およびエッチングストッパ層１１のエッチング方法としては、上述したハードマスク層５１のエッチングと同様に、例えばＩＣＰ等の高密度プラズマによるドライエッチングを用いる。ハードマスク層５１およびエッチングストッパ層１１のエッチング工程では、図６（ｂ）に示すように、強誘電体層３０が露出しているため、強誘電体層３０もエッチングされるが、強誘電体層３０の材質であるＳＢＴは、物理的なドライエッチングでなければ、エッチングが進行しないため、強誘電体層３０より優先的にエッチングストッパ層１１およびハードマスク層５１をエッチングすることができる。
【００４４】
以上に述べた製造方法を用いることにより、図７（ａ）、および図７（ｃ）に示す強誘電体キャパシタ１００を製造することができる。
【００４５】
本発明に係る強誘電体キャパシタの製造方法によれば、上述した（６）のエッチング工程において、上部電極層をエッチングする工程で用いた第１のマスク層と同一の層からなる第３のマスク層を用いて、下部電極層をエッチングするため、合わせマージンをとらなくてよい。したがって、上部電極層と下部電極層を異なる層からなるマスク層を用いてエッチングする場合と比べて、強誘電体キャパシタを、微細加工することができる。
【００４６】
また、第１のマスク層をエッチングして第３のマスク層を形成するため、第１のマスク層を除去する工程数を削減することができる。
【００４７】
２．強誘電体メモリ
本発明に係る強誘電体メモリは、上記強誘電体キャパシタ１００を含み、以下に示す各種の態様を取り得る。また、かかる強誘電体メモリは、上記強誘電体キャパシタ１００の製造方法を用いて製造することができる。
【００４８】
２．１．第１の強誘電体メモリ
図８は、第１の強誘電体メモリ１０００を模式的に示す図である。この強誘電体メモリ１０００は、図８に示すように、メモリセルアレイ１１０と、周辺回路部２００とを有する。
【００４９】
メモリセルアレイ１１０は、図８に示すように、列選択のための下部電極層２０（ビット線）と、行選択のためのワード線用電極１２０とが交差するように配列されている。また、下部電極層２０及びワード線用電極１２０は、複数のライン状の信号電極から成るストライプ形状を有する。なお、信号電極は、下部電極２０がワード線、ワード線用電極１２０がビット線となるように形成することができる。
【００５０】
周辺回路部２００は、メモリセルアレイ１１０に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、例えば、図８に示すように、下部電極層２０を選択的に制御するための第１の駆動回路２１０と、ワード線用電極１２０を選択的に制御するための第２の駆動回路２２０と、その他にセンスアンプなどの信号検出回路（図示省略）とを含んで構成される。なお、周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、又はアドレスバッファなどを挙げることができる。
【００５１】
図９（ａ）および図９（ｂ）は、本実施の形態に係る強誘電体メモリ１０００のメモリセルアレイ１１０の製造工程を模式的に示す図である。なお、周辺回路部２００については、公知の半導体素子形成技術を用いて形成することができるため、詳細な説明を省略する。
【００５２】
（１）まず、図７（ｃ）に示すように強誘電体キャパシタ１００を形成する。強誘電体キャパシタ１００の製造方法については、上述したので、説明を省略する。
【００５３】
（２）次に、強誘電体キャパシタ１００を被覆するように層間絶縁膜５４を形成し、この層間絶縁膜５４の上部電極層４０上にコンタクトホール５２を形成する。かかる工程では、少なくとも上部電極層４０が露出することが必要であり、コンタクトホール５２を形成する代わりに、層間絶縁膜５４を上部電極層４０の上面部までエッチバックしてもよい。
【００５４】
層間絶縁膜５４は、例えば、酸化シリコンなどを材料としてＣＶＤ法などにより形成することができる。また、必要に応じて、層間絶縁膜５４を形成する前に強誘電体キャパシタ１００を被覆するように例えば、酸化アルミニウム、酸化タンタル等からなる水素バリア膜をスパッタ法などにより形成してもよい。なお、水素バリア膜は、層間絶縁膜５４の上にも形成することができる。
【００５５】
（３）次に、上部電極層４０の上部において下部電極層２０と交差し、かつ上部電極層４０と接続されるストライプ形状のワード線用電極１２０を形成する。
【００５６】
ワード線用電極１２０としては、下部電極層２０や上部電極層４０と同様の材料を用いることもできるが、本実施の形態のメモリセルアレイは、ワード線用電極１２０が強誘電体キャパシタ１００の強誘電体層３０と直接接する構造ではないため、ワード線用電極１２０の材料として種々の配線材料を用いることができ、例えば、ＡｌやＣｕ、これらの少なくともひとつを含むような合金などの低抵抗の金属材料を用いることができる。これにより、高速動作が可能な強誘電体メモリを実現することができる。
【００５７】
２．２．第２の強誘電体メモリ
図１０は、第２の強誘電体メモリ２０００を模式的に示す図である。強誘電体メモリ２０００は、下部電極層２０と、下部電極層２０の上に形成された強誘電体層３０と、強誘電体層３０の上に形成された上部電極層４０とからなる強誘電体キャパシタ１００を含む。また強誘電体メモリ２０００は、基体１０内に、トランジスタ１６を含む。
【００５８】
トランジスタ１６は、基板１９上に形成されたソースおよびドレイン１２、１５、ゲート絶縁膜１３、ゲート１４を含んで構成される。なお、トランジスタ１６は、公知の手法で形成することができる。
【００５９】
また、この強誘電体メモリ２０００は、強誘電体キャパシタ１００の上に絶縁膜２３を有する。強誘電体キャパシタ１００は、配線層２４によりトランジスタ１６と接続される。
【００６０】
また、かかる強誘電体メモリ２０００は、素子分離領域１７を形成することによって他の強誘電体メモリ２０００と素子分離される。また、強誘電体キャパシタ１００とトランジスタ１６とは、基体１０に形成された例えば、酸化シリコン等から成る層間絶縁膜１８によって配線層２４以外では絶縁される。
【００６１】
なお、上述した強誘電体キャパシタの製造方法は、圧電素子の製造方法に用いることもできる。
【図面の簡単な説明】
【００６２】
【図１】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図２】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図３】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図４】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図５】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図６】本実施の形態に係る強誘電体キャパシタの製造方法の一工程を示す断面図。
【図７】本実施の形態に係る強誘電体キャパシタを模式的に示す断面図。
【図８】第１の強誘電体メモリを模式的に示す平面図。
【図９】第１の強誘電体メモリを模式的に示す断面図。
【図１０】第２の強誘電体メモリを模式的に示す断面図。
【符号の説明】
【００６３】
１０  基体、１１  エッチングストッパ層、１３  ゲート絶縁膜、１４  ゲート、１２、１５  ドレイン、１６  トランジスタ、１９  基板、２０  下部電極層、３０  強誘電体層、４０  上部電極層、５０  ハードマスク層、１００  強誘電体キャパシタ、１０００、２０００  強誘電体メモリ
【図１】
2006005218.tif 000003
【図２】
2006005218.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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