(57)【要約】【課題】電圧検出機能を内蔵した半導体集積回路において、その半導体集積回路の電圧検出回路が保持する検出電圧レベルを少ないＤＣ測定ユニットで検査する方法を提供する。【解決手段】  電圧検出前後でＯＵＴ端子のレベルが反転し、半導体集積回路６に流れる電流が大きく変化することを利用して、電圧印加電流測定機能を有したDC測定ユニットを1個用いて印加電圧をスイープしながら半導体集積回路６の回路電流を測定し、前記DC測定ユニットの電流変化を捉えることで検出電圧値を測定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧検出機能を内蔵した半導体集積回路の電気特性検査において、その検出電圧の電圧レベルを測定する際、電圧印加電流測定機能を有したDC測定ユニットを1個用いて印加電圧をスイープしながら前記半導体集積回路の回路電流を測定し、前記DC測定ユニットの電流変化を捉えることで検出電圧値を測定する半導体集積回路の検査方法。
【請求項２】
前記半導体集積回路に接続される外部回路の回路電流も合せて測定する請求項１に記載の半導体集積回路の検査方法。
【請求項３】
前記外部回路は抵抗である請求項２に記載の半導体集積回路の検査方法。
【請求項４】
前記電流変化は前記半導体集積回路の内部動作により生じる請求項１に記載の半導体集積回路の検査方法。
【請求項５】
前記内部動作は発振回路の動作である請求項４に記載の半導体集積回路の検査方法。
【請求項６】
複数のDC測定ユニットを用いて、前記複数のDC測定ユニットと同数の半導体集積回路の検出電圧値を同時に測定する請求項１に記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出機能を内蔵した半導体集積回路の検査方法に関する。
【背景技術】
【０００２】
以下、従来技術について図面を参照して説明する。
【０００３】
図８は従来技術におけるオープンドレイン型の半導体集積回路の電圧検出機能を測定する一般的な測定回路図である。前記測定回路を用いて、半導体集積回路６の電圧検出機能を測定するには1個の可変電源１２と1個の電圧計１３を必要とする。前記半導体集積回路の電圧検出機能は、例えば可変電源１２の電圧VDDが検出電圧Vdetより高い場合に、ＯＵＴ端子はHレベル（電圧Voutは電圧VDDにほぼ等しい。）、電源１２の電圧VDDが検出電圧Vdetより低い場合に、ＯＵＴ端子はＬレベル（電圧Voutは0Vにほぼ等しい。）になるように設定されている。即ち、電圧検出前後でＯＵＴ端子のレベルが大きく変化することで検出電圧Vdetを検出したことを外部に伝える。この検出電圧Vdetは、例えば0.1Vの間隔で設定されているので、半導体集積回路の検出電圧Vdetを確認するには±0.05V以下の精度で正確に測定されなければならない。（例えば、非特許文献１参照。）半導体集積回路の生産現場で、1個の電圧検出機能を有する半導体集積回路を検査装置で検査するには、図８に示した測定回路を用いると、2個のDC測定ユニットが必要になる。ここでＤＣ測定ユニットとは電圧印加電流測定機能と電流印加電圧測定機能を有しており、測定回路の機能に応じて前記ＤＣ測定ユニットの機能を切り替えることができる。図８において可変電源１２を第1のＤＣ測定ユニット１２に、電圧計１３を第2のＤＣ測定ユニット１２に置き換えて、半導体集積回路６を検査装置で測定する。即ち、第1のＤＣ測定ユニット１２の電極は被検査半導体集積回路６の電源端子であるＶＤＤ端子２とＶＳＳ端子３に接続される。第２のＤＣ測定ユニット１３の電極は被検査半導体集積回路６の出力端子であるＯＵＴ端子４とＶＳＳ端子２に接続される。抵抗５は被検査半導体集積回路６の出力端子であるＯＵＴ端子とＶＤＤ端子に接続される。図８の測定回路における被検査半導体集積回路６はその出力端子がＮｃｈオープンドレイン出力であり、電圧VDDが検出電圧Vdet以上であれば、被検査半導体集積回路６の内部Ｎｃｈオープンドレイン出力トランジスタをオフしＯＵＴ端子４からHレベルの電圧を出力する。検出電圧Vdet以下の電圧VDDを印加すると内部Ｎｃｈオープンドレイン出力トランジスタをオンし、ＯＵＴ端子４からＬレベルの電圧を出力する電圧検出機能を有している。この電圧検出機能の検出電圧Vdetを測定する場合、図９で示すようにＤＣ測定ユニット１２が印加する電圧レベルを降下させながら、ＯＵＴ端子４の出力電圧VoutをＤＣ測定ユニット１３で監視し、この出力電圧VoutがＨからＬレベルになるところのＤＣ測定ユニット１２の設定電圧を知ることで被検査半導体集積回路６の検出電圧レベルを検査することが可能となる。また、この検査方法により複数個の被検査半導体集積回路に対して同時に検査を行おうとする場合、図１０の様に検査対象となる被検査半導体集積回路６の数の２倍のＤＣ測定ユニットを備えることで検査可能となる。
【非特許文献１】セイコーインスツルメンル株式会社刊行  「ＣＭＯＳ ＩＣデータブック２００３」  （第2-43頁、図１９）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図8に示した従来技術の測定方法では、合計２個のＤＣ測定ユニットが必要となるため、複数個の被検査半導体集積回路６の検査を同時に行おうとする場合、検査対象となる被検査半導体集積回路６の数の2倍のＤＣ測定ユニットを備える装置を導入しなければならず、検査装置が高価で、設置面積も大きくなってしまい、製造コストが高くなるという問題がある。
【０００５】
本発明は上記従来技術の問題点に鑑み、半導体集積回路の検査においてＤＣ測定ユニットの数を半減させ、複数個の被検査半導体集積回路に対して同時に検査を行う場合でも、ＤＣ測定ユニットの数を極力抑えた装置で提供するものである。
【課題を解決するための手段】
【０００６】
電圧検出機能を内蔵した半導体集積回路６の電気特性検査において、その検出電圧の電圧レベルを測定する際、電圧検出前後でＯＵＴ端子のレベルが反転し、半導体集積回路６に流れる電流が大きく変化してすることを利用して、電圧印加電流測定機能を有したDC測定ユニットを1個用いて印加電圧をスイープしながら半導体集積回路６の回路電流を測定し、前記DC測定ユニットの電流変化を捉えることで検出電圧値を測定することにある。
【発明の効果】
【０００７】
以上の実施の形態から明らかなように、本発明によれば電圧検出機能を有した半導体集積回路のその検出電圧レベルを測定する際、その被検査半導体集積回路一つに対して一つのＤＣ測定ユニットで測定が可能となり、多数個同時に測定する際もその被検査半導体集積回路と同じ数量のＤＣ測定ユニットを準備するだけですむため、安価な測定装置で検査が可能で検査コストを低減できる。
【発明を実施するための最良の形態】
【０００８】
以下図面を参照して本発明を説明する。
【実施例１】
【０００９】
図１は本発明実施の形態における電気特性の測定回路図である。図１の回路図においてＤＣ測定ユニット１の印加電圧VDDを図４のように降下させていくと被検査半導体集積回路６はある電圧VtでＯＵＴ端子の出力レベルをＬにし、ＶＤＤ−ＯＵＴ間に挿入された抵抗５を通じた電流が発生することになり、ＤＣ測定ユニット１で測定される電流値も増大することになる。このときのある電圧Vtが被検査半導体集積回路６の検出電圧Vdetである。この様に、電流値を印加電圧VDDに応じて監視することで被検査半導体集積回路６固有の検出電圧Vdetを測定することが可能となる。
【実施例２】
【００１０】
図２の被検査半導体集積回路７は図１における被検査半導体集積回路６の出力形態がＣＭＯＳ出力となったもので、一定の電圧レベル以上であれば、被検査半導体集積回路内部のＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフし、ＯＵＴ端子４からＨレベルの電圧を出力する。また、一定の電圧レベル以下の電圧を印加するとＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンし、ＯＵＴ端子４からＬレベルの電圧を出力する電圧検出機能を有している。図１の場合と異なり、抵抗５は被検査半導体集積回路７の出力端子であるＯＵＴ端子４とＶＳＳ端子３に接続される。そのため、測定ＤＣ測定ユニット１が印加電圧レベルを降下させていくと図５のようにその電圧が被検査半導体集積回路７の検出電圧レベルより高い場合は、ＯＵＴ端子の出力レベルをＨにし、ＶＳＳ−ＯＵＴ間に挿入された抵抗を通して電流が発生している。検出電圧レベルより低い場合は、ＯＵＴ端子の出力レベルをＬにし、ＶＳＳ−ＯＵＴ間に挿入された抵抗５を通しての電流が無くなり、測定ＤＣ測定ユニット１で測定される電流値は減少することになる。この電流値を印加電圧に応じて監視することで被検査半導体集積回路子７の検出電圧レベルを測定することが可能となる。
【実施例３】
【００１１】
図３における被検査半導体集積回路８は図２と同様、被検査半導体集積回路７の出力形態はＣＭＯＳ出力であり、さらに電圧検出時には発振回路が動作する機能を有するものである。この場合、被検査半導体集積回路８に流れ込む電流は、発振回路の動作により電圧非検出時よりも電圧検出時のほうが減大する特性を有している。ＤＣ測定ユニット１が図６のように印加電圧レベルを降下させながら電流値を監視し、その電流値が小から大へ変化した時のＤＣ測定ユニット１の設定電圧を知ることで被検査半導体集積回路子８の検出電圧レベルを測定することが可能となる。
【実施例４】
【００１２】
図７は被検査半導体集積回路６を複数個同時に検査する場合の概念図であり、一つの被検査半導体集積回路６に対して一つのＤＣ測定ユニット１を割り当てることで複数個同時に検査を可能としたものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態におけるNchオープンドレイン出力の電圧検出機能内蔵半導体集積回路の検査回路図
【図２】本発明の実施形態におけるCMOS出力の電圧検出機能内臓半導体集積回路の検査回路図
【図３】従来の実施形態におけるNchオープンドレイン出力である電圧検出機能内蔵半導体集積回路の検査回路図
【図４】図１における測定電流値と印加電圧の関係図
【図５】図２における測定電流値と印加電圧の関係図
【図６】図３における測定電流値と印加電圧の関係図
【図７】本発明における複数個同時測定時における電圧検出機能内蔵半導体集積回路の検査回路図
【図８】従来技術におけるNchオープンドレイン出力である電圧検出機能内蔵半導体集積回路の検査回路図
【図９】図８における測定電圧値と印加電圧の関係図
【図１０】従来技術における複数個同時測定時における電圧検出機能内蔵半導体集積回路の検査回路図
【符号の説明】
【００１４】
１    ＤＣ測定ユニット
２    ＶＤＤ端子
３    ＶＳＳ端子
４    ＯＵＴ端子
５    抵抗
６    ＮｃｈＭＯＳオープンドレイン出力タイプ半導体集積回路
７    ＣＭＯＳ出力タイプ半導体集積回路
８    発振回路内蔵したＣＭＯＳ出力タイプ半導体集積回路
９    ＮｃｈＭＯＳオープンドレイン出力タイプ半導体集積回路の測定波形
１０  ＣＭＯＳ出力タイプ半導体集積回路の測定波形
１１  発振回路内蔵したＣＭＯＳ出力タイプ半導体集積回路の測定波形
１２  ＤＣ測定ユニット
１３  ＤＣ測定ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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