(57)【要約】【課題】不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現する。【解決手段】第１の入力信号処理回路１０で、第１の入力信号１２の電圧をサンプリングして保持した後、これに応じた電位の第１の評価信号１３を信号レベル判定回路３０へ出力するとともに、第２の入力信号処理回路２０により、第２の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第２の評価信号２３を信号レベル判定回路３０へ出力し、これら第１の評価信号１３および第２の評価信号２３を信号レベル判定回路３０で比較する。【選択図】  図１
2006005593.tif 000002
【特許請求の範囲】
【請求項１】
入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、
第１の入力信号が入力される第１の入力端子と、
第２の入力信号が入力される第２の入力端子と、
当該電圧比較器のサンプリング動作を制御する第１の制御信号が入力される第１の制御端子と、
当該電圧比較器の初期化動作と比較動作とを切替制御する第２の制御信号が入力される第２の制御端子と、
電圧比較の結果を示す第１の出力信号を出力する第１の出力端子と、
前記第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子と、
第１の電源電圧が供給される第１の電源端子と、
第２の電源電圧が供給される第２の電源端子と、
第３の電源電圧が供給される第３の電源端子と、
前記第１の入力端子と前記第１の出力端子との間に設けられ、前記第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を前記第１の出力端子へ出力する第１の入力信号処理回路と、
前記第２の入力端子と前記第２の出力端子との間に設けられ、前記第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を前記第２の出力端子へ出力する第２の入力信号処理回路と、
前記第１の出力端子と前記第２の出力端子との間に設けられ、前記第１の出力端子に出力された前記第１の評価信号と前記第２の出力端子に出力された前記第２の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第１の評価信号と前記第２の評価信号を前記第１および第２の出力端子へ出力する信号レベル判定回路と、
前記第１の電源端子と前記信号レベル判定回路との間に設けられ、前記第２の制御信号に応じて前記信号レベル判定回路に対する前記第１の電源電圧の供給を制御する制御回路と、
前記第１の出力端子と前記第２の電源端子との間に設けられ、前記第２の制御信号に応じて前記第１の評価信号の電位を前記第２の電源電圧へ初期化する第１のリセット回路と、
前記第２の出力端子と前記第２の電源端子との間に設けられ、前記第２の制御信号に応じて前記第２の評価信号の電位を前記第２の電源電圧へ初期化する第２のリセット回路とを備えることを特徴とする電圧比較器。
【請求項２】
請求項１に記載の電圧比較器において、
前記第１の入力信号処理回路は、前記第１の入力信号の電圧を保持する第１の容量素子と、入力端子が前記第１の入力端子に接続され、出力端子が前記第１の容量素子の入力端子に接続され、制御端子が前記第１の制御端子に接続された第１のアナログスイッチと、入力端子が前記第１の容量素子の入力端子および前記第１のアナログスイッチの出力端子に接続され、出力端子が前記第３の電源端子に接続され、制御端子が前記第２の制御端子に接続された第２のアナログスイッチと、入力端子が前記第１の容量素子の出力端子に接続され、出力端子が前記第３の電源端子に接続され、制御端子が前記第１の制御端子に接続された第３のアナログスイッチと、入力端子が前記第１の容量素子の出力端子および前記第３のアナログスイッチの入力端子に接続され、出力端子が前記第１の出力端子に接続され、制御端子が前記第２の制御端子に接続された第４のアナログスイッチとを備え、
前記第２の入力信号処理回路は、前記第２の入力信号の電圧を保持する第２の容量素子と、入力端子が前記第２の入力端子に接続され、出力端子が前記第２の容量素子の入力端子に接続され、制御端子が前記第１の制御端子に接続された第５のアナログスイッチと、入力端子が前記第２の容量素子の入力端子および前記第５のアナログスイッチの出力端子に接続され、出力端子が前記第３の電源端子に接続され、制御端子が前記第２の制御端子に接続された第６のアナログスイッチと、入力端子が前記第２の容量素子の出力端子に接続され、出力端子が前記第３の電源端子に接続され、制御端子が前記第１の制御端子に接続された第７のアナログスイッチと、入力端子が前記第２の容量素子の出力端子および前記第７のアナログスイッチの入力端子に接続され、出力端子が前記第２の出力端子に接続され、制御端子が前記第２の制御端子に接続された第８のアナログスイッチとを備えることを特徴とする電圧比較器。
【請求項３】
請求項１に記載の電圧比較器において、
前記信号レベル判定回路は、前記制御回路から供給される前記第１の電源電圧で動作し、入力端子が前記第１の出力端子に接続され、出力端子が前記第２の出力端子に接続された第１のインバータと、前記制御回路から供給される前記第１の電源電圧で動作し、入力端子が前記第１のインバータの出力に接続され、出力端子が前記第１のインバータの入力に接続された第２のインバータとを備えることを特徴とする電圧比較器。
【請求項４】
請求項１に記載の電圧比較器において、
前記第１のリセット回路は、ゲート端子が前記第２の制御端子に接続され、ドレイン端子が前記第１の出力端子に接続され、ソース端子が前記第２の電源端子に接続された第１のＭＯＳトランジスタを備え、
前記第２のリセット回路は、ゲート端子が前記第２の制御端子に接続され、ドレイン端子が前記第２の出力端子に接続され、ソース端子が前記第２の電源端子に接続された第２のＭＯＳトランジスタを備えることを特徴とする電圧比較器。
【請求項５】
請求項１に記載の電圧比較器において、
前記制御回路は、ゲート端子が前記第２の制御端子に接続され、ソース端子が前記第１の電源端子に接続され、ドレイン端子が前記信号レベル判定回路に接続された第３のＭＯＳトランジスタを備えることを特徴とする電圧比較器。
【請求項６】
請求項１に記載の電圧比較器において、
前記第１の制御信号は、当該電圧比較器のサンプリング動作を指示する第１の信号レベルと前記サンプリング動作の停止を指示する第２の信号レベルとで交互に変化するパルス信号からなり、
前記第２の制御信号は、当該電圧比較器の初期化動作を指示する前記第１の信号レベルと比較動作を指示する前記第２の信号レベルとで交互に変化するパルス信号からなり、
前記第１の入力信号処理回路は、前記第１の制御信号が前記第１の信号レベルの際に前記第１の入力信号の電圧をサンプリングして保持し、前記第２の制御信号が前記第２の信号レベルの際に前記保持した電圧に応じた電位を示す前記第１の評価信号を出力し、
前記第２の入力信号処理回路は、前記第１の制御信号が前記第１の信号レベルの際に前記第２の入力信号の電圧をサンプリングして保持し、前記第２の制御信号が前記第２の信号レベルの際に前記保持した電圧に応じた電位を示す前記第２の評価信号を出力し、
前記制御回路は、前記第２の制御信号が前記第１の信号レベルの際は前記信号レベル判定回路への前記第１の電源電圧の供給を停止し、前記第２の制御信号が前記第２の信号レベルの際は前記信号レベル判定回路への前記第１の電源電圧を供給し、
前記第１および第２のリセット回路は、前記第２の制御信号が前記第１の信号レベルの際は前記第１および第２の評価信号の電位をそれぞれ前記第２の電源電圧に初期化し、前記第２の制御信号が前記第２の信号レベルの際は前記第１および第２の評価信号の電位をそれぞれ前記第２の電源電圧から開放することを特徴とする電圧比較器。
【請求項７】
請求項１に記載の電圧比較器において、
前記第１の入力信号処理回路は、比較電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す前記第１の評価信号を出力し、
前記第２の入力信号処理回路は、基準電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す前記第２の評価信号を出力することを特徴とする電圧比較器。
【請求項８】
請求項１に記載の電圧比較器において、
前記信号レベル判定回路と前記第２の電源端子との間に設けられ、前記第２の制御信号に基づき前記信号レベル判定回路に対する前記第２の電源電圧の供給を制御する制御回路をさらに備えることを特徴とする電圧比較器。
【請求項９】
入力された複数の入力信号の電圧を比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、
第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を生成する第１の入力信号処理ステップと、
第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を生成する第２の入力信号処理ステップと、
前記第１の評価信号と前記第２の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第１の評価信号と前記第２の評価信号を出力する信号レベル判定ステップとを備えることを特徴とする電圧比較方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧比較技術に関し、特に電界効果トランジスタを用いて基準電圧と比較電圧との大小を比較する電圧比較器に関するものである。
【背景技術】
【０００２】
従来、電界効果トランジスタ（ＦＥＴ）を用いて基準電圧と比較電圧との大小を比較する電圧比較器として、図１４に示すような電圧比較器が提案されている（例えば、特許文献１など参照）。同図において、電圧比較器２００は、第１の入力信号処理回路１１０、第２の入力信号処理回路１２０、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０から構成されている。
【０００３】
第１の入力信号処理回路１１０は、第１の入力端子１１から入力された比較電圧を示す第１の入力信号１２を入力とし、この第１の入力信号１２に応じた電位Ｖａを持つ第１の評価信号１３を出力する回路部である。
第２の入力信号処理回路１２０は、第２の入力端子２１から入力された基準電圧を示す第２の入力信号２２を入力とし、この第２の入力信号２２に応じた電位Ｖｂを持つ第２の評価信号２３を出力する回路部である。
【０００４】
信号レベル判定回路３０は、第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとを比較し、第１の電源電圧または第２の電源電圧のうち、いずれか一方を第１の評価信号１３の電位Ｖａとして出力し、他方を第２の評価信号２３の電位Ｖｂとして出力する回路部である。
制御回路６０は、制御信号６２による初期化指示に応じて、信号レベル判定回路３０に対する第１の電源電圧の供給を停止し、制御信号６２による初期化指示終了に応じて信号レベル判定回路３０に対する第１の電源電圧の供給を開始する回路部である。
【０００５】
第１のリセット回路４０は、制御端子６１から入力された制御信号６２による初期化指示に応じて、第１の評価信号１３の電位Ｖａを第２の電源電圧に初期化し、制御信号６２による初期化指示終了に応じて電位Ｖａを第２の電源電圧から開放する回路部である。第２のリセット回路５０は、制御信号６２による初期化指示に応じて、第２の評価信号２３の電位Ｖｂを第２の電源電圧に初期化し、制御信号６２による初期化指示終了に応じて電位Ｖｂを第２の電源電圧から開放する回路部である。
【０００６】
図１５および図１６に、第１の入力信号処理回路１１０および第２の入力信号処理回路１２０の回路構成例を示す。
図１５に示す第１の入力信号処理回路１１０は、ＮＭＯＳ電界効果トランジスタＴ３１，Ｔ３２およびインバータＩ１１から構成されており、図１６に示す第２の入力信号処理回路１２０は、ＮＭＯＳ電界効果トランジスタＴ４１，Ｔ４２およびインバータＩ１２から構成されている。以下では、ＰＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）、ＮＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）を、必要な場合以外には、単に「トランジスタ」または「ＭＯＳトランジスタ」という。
【０００７】
第１の入力信号処理回路１１０において、トランジスタＴ３１のゲート端子は第１の入力信号（比較電圧Ｖｉｎ）１２の入力端子１１に接続されている。トランジスタＴ３１のソース端子はトランジスタＴ３２のドレイン端子に接続され、トランジスタＴ３２のソース端子は第２の電源端子７１Ｂに接続されている。
さらに、インバータＩ１１の入力端子はトランジスタＴ３１のドレイン端子に接続され、インバータＩ１１の出力端子はトランジスタＴ３２のゲート端子に接続されている。そして、トランジスタＴ３１のドレイン端子から第１の評価信号１３が信号レベル判定回路３０へ出力されるものとなっている。
【０００８】
第２の入力信号処理回路１２０において、トランジスタＴ４１のゲート端子は第２の入力信号（基準電圧Ｖｒｅｆ）２２の入力端子２１に接続されている。トランジスタＴ４１のソース端子はトランジスタＴ４２のドレイン端子に接続され、トランジスタＴ４２のソース端子は第２の電源端子７１Ｂに接続されている。
さらに、インバータＩ１２の入力端子はトランジスタＴ４１のドレイン端子に接続され、インバータＩ１２の出力端子はトランジスタＴ４２のゲート端子に接続されている。そして、トランジスタＴ４１のドレイン端子から第２の評価信号が信号レベル判定回路３０へ出力されるものとなっている。
【０００９】
次に、図１７を参照して、従来の電圧比較器２００の動作について説明する。図１７は従来の電圧比較器２００の動作を示すタイミングチャートである。以下では、第１の電源電圧として電源電圧ＶＤＤが供給され、第２の電源電圧として接地電位ＧＮＤ（ＶＤＤ＞ＧＮＤ）が供給される場合を例として説明する。
まず、時刻ｔ１において、制御信号６２が電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、制御回路６０がオフになるとともに、第１のリセット回路４０および第２のリセット回路５０がオンになる。これにより、信号レベル判定回路３０が初期化され、第１の評価信号１３の電位Ｖａ、および第２の評価信号の電位Ｖｂが放電され、接地電位ＧＮＤに設定される。
【００１０】
この状態において、電位Ｖａ，Ｖｂは接地電位ＧＮＤレベルであるので、第１の入力信号処理回路１１０および第２の信号処理回路１２０において、インバータＩ１１，Ｉ１２の出力信号は電源電圧ＶＤＤレベルになり、トランジスタＴ３２，Ｔ４２がオンする。
このとき、第１の入力端子１１および第２の入力端子２１から、比較電圧Ｖｉｎと基準電圧Ｖｒｅｆとして、トランジスタＴ３１，Ｔ４１をオンさせる電位が供給されるが、制御回路６０がオフ状態にあるので、信号レベル判定回路３０には電流が流れず、電圧比較器２００は動作しない。この状態が初期状態である。
【００１１】
次の時刻ｔ２において、制御信号６２が接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、制御回路６０がオンになるとともに、第１のリセット回路４０および第２のリセット回路５０がオフになる。
これにより、信号レベル判定回路３０に電流が流れて動作状態になる。また、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ３１→Ｔ３２→接地電位ＧＮＤの経路と、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ４１→Ｔ４２→接地電位ＧＮＤの経路とに電流が流れ、電位Ｖａ，Ｖｂがそれぞれ上昇する。
【００１２】
この際、比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆの違いに応じて、トランジスタＴ３１，Ｔ４１のオン抵抗も異なるため、電位Ｖａ，Ｖｂのうちオン抵抗の高い方の電位が高くなる。例えば、図１７に示すように、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆの場合は、トランジスタＴ３１に比較してトランジスタＴ４１のオン抵抗が高く、電位Ｖａより電位Ｖｂの方が高くなる。
したがって、信号レベル判定回路３０で、入力端子Ａ，Ｂのわずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度大きくなった時点すなわち時刻ｔ３に、電位Ｖａ，Ｖｂのいずれか一方が電源電圧ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとなる。
【００１３】
このときに、電位Ｖａ，Ｖｂのうち電源電圧ＶＤＤになった側において、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ４１→Ｔ４２→接地電位ＧＮＤの経路、または電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ３１→Ｔ３２→接地電位ＧＮＤの経路が形成される。
しかし、電位Ｖａ，Ｖｂのうち電源電圧ＶＤＤになった側のインバータＩ１１，Ｉ１２の出力が接地電位ＧＮＤレベルになるため、トランジスタＴ３２またはトランジスタＴ４２がオフになり、これら経路を流れる直流電流が阻止される。
【００１４】
図１７では、時刻ｔ３において、電位Ｖａ，Ｖｂの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤとなり、高い方の電位Ｖｂが電源電圧ＶＤＤとなる。
したがって、この電位Ｖｂが電圧比較器２００の出力Ｖｏｕｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電源電圧ＶＤＤレベルが第２の出力端子２４から出力される。また、電位Ｖｂとは逆位相の電位Ｖａが電圧比較器２００の出力Ｖｏｕｔ−となり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す接地電位ＧＮＤレベルが第１の出力端子１４から出力される。
【００１５】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特開２０００−１９６４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、このような従来の電圧比較器では、比較動作期間において、信号レベル判定回路３０に印加される第１の評価信号（Ｖａ）および第２の評価信号（Ｖｂ）は、第１および第２の入力信号処理回路１１０，１２０のトランジスタＴ３１，Ｔ４１のオン抵抗の大きさによってその変化速度が決定されるため、比較電圧Ｖｉｎおよび基準電圧ＶｒｅｆがともにトランジスタＴ３１，Ｔ４１のしきい電圧より低い場合には、トランジスタＴ３１，Ｔ４１のオン抵抗が大きくなって電位Ｖａ，Ｖｂの変化速度が遅く、比較結果が得られるまでに時間を要するという問題点があった。
【００１７】
すなわち、図１７において、時刻ｔ２から比較動作が開始されるが、トランジスタＴ３１，Ｔ４１のオン抵抗が大きい場合には、電位Ｖａ，Ｖｂの上昇速度が遅く、時刻ｔ３に比較結果が得られるまでの期間Δｔが比較的長くなり、電圧比較器の応答性が低下する原因となる。
また、製造ばらつきなどによりトランジスタＴ３１，Ｔ４１のしきい電圧に差が生じた場合、特に比較電圧Ｖｉｎと基準電圧Ｖｒｅｆとが近い場合には、ＶｉｎとトランジスタＴ３１のしきい値電圧との差と、ＶｒｅｆとトランジスタＴ４１のしきい電圧との差との大小が、ＶｉｎとＶｒｅｆとの大小とは異なる場合があり、ＶｉｎとＶｒｅｆとを精度よく比較できないという問題点があった。
【００１８】
本発明はこのような課題を解決するためのものであり、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる電圧比較器および電圧比較方法を提供することを目的としている。
【課題を解決するための手段】
【００１９】
このような目的を達成するために、本発明にかかる電圧比較器は、入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、第１の入力信号が入力される第１の入力端子と、第２の入力信号が入力される第２の入力端子と、当該電圧比較器のサンプリング動作を制御する第１の制御信号が入力される第１の制御端子と、当該電圧比較器の初期化動作と比較動作とを切替制御する第２の制御信号が入力される第２の制御端子と、電圧比較の結果を示す第１の出力信号を出力する第１の出力端子と、第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子と、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、第３の電源電圧が供給される第３の電源端子と、第１の入力端子と第１の出力端子との間に設けられ、第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を第１の出力端子へ出力する第１の入力信号処理回路と、第２の入力端子と第２の出力端子との間に設けられ、第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を第２の出力端子へ出力する第２の入力信号処理回路と、第１の出力端子と第２の出力端子との間に設けられ、第１の出力端子に出力された第１の評価信号と第２の出力端子に出力された第２の評価信号との電位を比較し、その比較結果に応じた電位を示す第１の評価信号と第２の評価信号を第１および第２の出力端子へ出力する信号レベル判定回路と、第１の電源端子と信号レベル判定回路との間に設けられ、第２の制御信号に応じて信号レベル判定回路に対する第１の電源電圧の供給を制御する制御回路と、第１の出力端子と第２の電源端子との間に設けられ、第２の制御信号に応じて第１の評価信号の電位を第２の電源電圧へ初期化する第１のリセット回路と、第２の出力端子と第２の電源端子との間に設けられ、第２の制御信号に応じて第２の評価信号の電位を第２の電源電圧へ初期化する第２のリセット回路とを備えるものである。
【００２０】
回路構成の具体例として、第１の入力信号処理回路を、第１の入力信号の電圧を保持する第１の容量素子と、入力端子が第１の入力端子に接続され、出力端子が第１の容量素子の入力端子に接続され、制御端子が第１の制御端子に接続された第１のアナログスイッチと、入力端子が第１の容量素子の入力端子および第１のアナログスイッチの出力端子に接続され、出力端子が第３の電源端子に接続され、制御端子が第２の制御端子に接続された第２のアナログスイッチと、入力端子が第１の容量素子の出力端子に接続され、出力端子が第３の電源端子に接続され、制御端子が第１の制御端子に接続された第３のアナログスイッチと、入力端子が第１の容量素子の出力端子および第３のアナログスイッチの入力端子に接続され、出力端子が第１の出力端子に接続され、制御端子が第２の制御端子に接続された第４のアナログスイッチとから構成し、第２の入力信号処理回路を、第２の入力信号の電圧を保持する第２の容量素子と、入力端子が第２の入力端子に接続され、出力端子が第２の容量素子の入力端子に接続され、制御端子が第１の制御端子に接続された第５のアナログスイッチと、入力端子が第２の容量素子の入力端子および第５のアナログスイッチの出力端子に接続され、出力端子が第３の電源端子に接続され、制御端子が第２の制御端子に接続された第６のアナログスイッチと、入力端子が第２の容量素子の出力端子に接続され、出力端子が第３の電源端子に接続され、制御端子が第１の制御端子に接続された第７のアナログスイッチと、入力端子が第２の容量素子の出力端子および第７のアナログスイッチの入力端子に接続され、出力端子が第２の出力端子に接続され、制御端子が第２の制御端子に接続された第８のアナログスイッチとから構成してもよい。
【００２１】
また、信号レベル判定回路を、制御回路から供給される第１の電源電圧で動作し、入力端子が第１の出力端子に接続され、出力端子が第２の出力端子に接続された第１のインバータと、制御回路から供給される第１の電源電圧で動作し、入力端子が第１のインバータの出力に接続され、出力端子が第１のインバータの入力に接続された第２のインバータとから構成してもよい。
【００２２】
また、第１のリセット回路を、ゲート端子が第２の制御端子に接続され、ドレイン端子が第１の出力端子に接続され、ソース端子が第２の電源端子に接続された第１のＭＯＳトランジスタから構成し、第２のリセット回路を、ゲート端子が第２の制御端子に接続され、ドレイン端子が第２の出力端子に接続され、ソース端子が第２の電源端子に接続された第２のＭＯＳトランジスタから構成してもよい。
【００２３】
また、制御回路を、ゲート端子が第２の制御端子に接続され、ソース端子が第１の電源端子に接続され、ドレイン端子が信号レベル判定回路に接続された第３のＭＯＳトランジスタから構成してもよい。
【００２４】
また、第１の制御信号として、当該電圧比較器のサンプリング動作を指示する第１の信号レベルとサンプリング動作の停止を指示する第２の信号レベルとで交互に変化するパルス信号を用いるとともに、第２の制御信号として、当該電圧比較器の初期化動作を指示する第１の信号レベルと比較動作を指示する第２の信号レベルとで交互に変化するパルス信号を用い、第１の入力信号処理回路で、第１の制御信号が第１の信号レベルの際に第１の入力信号の電圧をサンプリングして保持し、第２の制御信号が第２の信号レベルの際に保持した電圧に応じた電位を示す第１の評価信号を出力し、第２の入力信号処理回路で、第１の制御信号が第１の信号レベルの際に第２の入力信号の電圧をサンプリングして保持し、第２の制御信号が第２の信号レベルの際に保持した電圧に応じた電位を示す第２の評価信号を出力し、制御回路で、第２の制御信号が第１の信号レベルの際は信号レベル判定回路への第１の電源電圧の供給を停止し、第２の制御信号が第２の信号レベルの際は信号レベル判定回路への第１の電源電圧を供給し、第１および第２のリセット回路で、第２の制御信号が第１の信号レベルの際は第１および第２の評価信号の電位をそれぞれ第２の電源電圧に初期化し、第２の制御信号が第２の信号レベルの際は第１および第２の評価信号の電位をそれぞれ第２の電源電圧から開放するようにしてもよい。
【００２５】
また、第１の入力信号処理回路で、比較電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す第１の評価信号を出力し、第２の入力信号処理回路で、基準電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す第２の評価信号を出力するようにしてもよい。
【００２６】
また、信号レベル判定回路と第２の電源端子との間に設けられ、第２の制御信号に基づき信号レベル判定回路に対する第２の電源電圧の供給を制御する制御回路をさらに備えてもよい。
【００２７】
また、本発明にかかる電圧比較方法は、入力された複数の入力信号の電圧を比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を生成する第１の入力信号処理ステップと、第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を生成する第２の入力信号処理ステップと、第１の評価信号と第２の評価信号との電位を比較し、その比較結果に応じた電位を示す第１の評価信号と第２の評価信号を出力する信号レベル判定ステップとを備えるものである。
【発明の効果】
【００２８】
本発明によれば、第１の入力信号処理回路により、第１の入力信号の電圧がサンプリングされて保持された後にその電圧に応じた電位の第１の評価信号が出力されるとともに、第２の入力信号処理回路により、第２の入力信号の電圧がサンプリングされて保持された後にその電圧に応じた電位の第２の評価信号が出力されるため、第１および第２の入力信号の電圧とＦＥＴのしきい電圧との大小関係にかかわらず、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号を精度よく生成できる。
【００２９】
したがって、第１および第２の入力信号からＦＥＴを用いて第１および第２の評価信号を生成する場合と比較して、ＦＥＴのしきい電圧の影響を受けることなく、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号が生成されるため、入力信号のうちのいずれかの電圧がＦＥＴのしきい電圧より低い場合に生じる比較動作の遅れや、ＦＥＴのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【発明を実施するための最良の形態】
【００３０】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる電圧比較器１００について説明する。図１は本発明の第１の実施の形態にかかる電圧比較器１００の構成を示すブロック図である。なお、前述した図１４の電圧比較器２００と同じまたは同等部分には同一符号を付してある。
【００３１】
この電圧比較器１００は、第１の入力信号処理回路１０、第２の入力信号処理回路２０、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０から構成されている。
【００３２】
本実施の形態では、第１の入力信号処理回路１０で、第１の入力信号１２の電圧をサンプリングして保持した後、これに応じた電位の第１の評価信号１３を信号レベル判定回路３０へ出力するとともに、第２の入力信号処理回路２０により、第２の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第２の評価信号２３を信号レベル判定回路３０へ出力し、これら第１の評価信号１３および第２の評価信号２３を信号レベル判定回路３０で比較するようにしたものである。
【００３３】
図１において、第１の入力信号処理回路１０は、第１の入力端子１１から入力された比較電圧を示す第１の入力信号１２を入力とし、第１の制御端子６１Ａから入力された第１の制御信号６２Ａによるサンプル指示に応じて第１の入力信号１２の電圧をサンプリングして容量素子（図示せず）で保持した後、その電圧に応じた電位Ｖａを持つ第１の評価信号１３を出力する回路部である。
第２の入力信号処理回路２０は、第２の入力端子２１から入力された基準電圧を示す第２の入力信号２２を入力とし、第１の制御信号６２Ａによるサンプル指示に応じて第２の入力信号２２の電圧をサンプリングして保持した後、その電圧に応じた電位Ｖｂを持つ第２の評価信号２３を出力する回路部である。
【００３４】
信号レベル判定回路３０は、第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとを比較し、第１の電源電圧または第２の電源電圧のうち、いずれか一方を第１の評価信号１３の電位Ｖａとして出力し、他方を第２の評価信号２３の電位Ｖｂとして出力する回路部である。
制御回路６０は、第２の制御端子６１Ｂから入力された第２の制御信号６２Ｂによる初期化指示に応じて、信号レベル判定回路３０に対する第１の電源電圧７３Ａの供給を停止し、第２の制御信号６２Ｂによる初期化指示終了に応じて信号レベル判定回路３０に対する第１の電源電圧７３Ａの供給を開始する回路部である。
【００３５】
第１のリセット回路４０は、第２の制御信号６２Ｂによる初期化指示に応じて、第１の評価信号１３の電位Ｖａを第２の電源電圧７２Ｂに初期化し、第２の制御信号６２Ｂによる初期化指示終了に応じて電位Ｖａを第２の電源電圧７２Ｂから開放する回路部である。
第２のリセット回路５０は、第２の制御信号６２Ｂによる初期化指示に応じて、第２の評価信号２３の電位Ｖｂを第２の電源電圧７２Ｂに初期化し、第２の制御信号６２Ｂによる初期化指示終了に応じて電位Ｖｂを第２の電源電圧７２Ｂから開放する回路部である。
【００３６】
［第１の実施の形態の動作］
次に、図２を参照して、本発明の第２の実施の形態にかかる電圧比較器１００の動作について説明する。図２は、本発明の第２の実施の形態にかかる電圧比較器１００の動作を示すタイミングチャートである。以下では、第１の電源電圧として電源電圧ＶＤＤが供給され、第２の電源電圧として接地電位ＧＮＤ（ＶＤＤ＞ＧＮＤ）が供給され、アナログ信号系の接地電位として用いられる第３の電源電圧として、第１の電源電圧と第２の電源電圧との中点電位ＶＤＧが供給される場合を例として説明する。
【００３７】
この電圧比較器１００では、第２の制御信号６２Ｂとして、電圧比較器１００の初期化動作を指示する第１の信号レベル（電源電圧ＶＤＤ）と当該電圧比較器の比較動作を指示する第２の信号レベル（接地電位ＧＮＤ）とで交互に変化するパルス信号が供給され、電圧比較器１００の動作が制御される。また第１の制御信号６２Ａとして、第１および第２の入力信号処理回路１０，２０でのサンプリング動作を指示する第１の信号レベル（電源電圧ＶＤＤ）と当該サンプリング動作の停止を指示する第２の信号レベル（接地電位ＧＮＤ）とで交互に変化するパルス信号が供給され、順次第１および第２の評価信号１３，２３が生成される。
【００３８】
時刻ｔ０において、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、制御回路６０がオフになるとともに、第１のリセット回路４０および第２のリセット回路５０がオンになる。これにより、信号レベル判定回路３０が初期化され、第１の評価信号１３の電位Ｖａ、および第２の評価信号２３の電位Ｖｂが放電され、接地電位ＧＮＤに設定される。
【００３９】
このとき、第１の入力端子１１および第２の入力端子２１から、比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆが、第１および第２の入力信号処理回路１０，２０へ供給されるが、制御回路６０がオフ状態にあるので、信号レベル判定回路３０には電流が流れず、電圧比較器１００は動作しない。この状態が初期状態である。
【００４０】
次の時刻ｔ１において、第１の制御信号６２Ａが電源電圧ＶＤＤレベルに制御されてサンプリング動作期間が開始された場合、第１の入力信号処理回路１０では、第１の入力端子１１から比較電圧Ｖｉｎを示す第１の入力信号１２の電圧を内部の容量素子へ取り込む。また、第２の入力信号処理回路２０では、第２の入力端子２１から基準電圧Ｖｒｅｆを示す第２の入力信号２２の電圧を内部の容量素子へ取り込む。
【００４１】
そして、時刻ｔ２において、第１の制御信号６２Ａが接地電位ＧＮＤレベルに制御されてサンプリング動作期間が終了した場合、第１および第２の入力信号処理回路１０，２０でサンプリング動作を終了する。
これにより、第１の入力信号処理回路１０では、時刻ｔ２の直前時点における比較電圧Ｖｉｎが内部の容量素子で保持され、第２の入力信号処理回路２０では、時刻ｔ２の時点における基準電圧Ｖｒｅｆが内部の容量素子で保持されることになる。
【００４２】
その後、時刻ｔ３において、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、制御回路６０がオンになるとともに、第１のリセット回路４０および第２のリセット回路５０がオフになる。これにより、信号レベル判定回路３０に電流が流れて動作状態になる。
また、第１の入力信号処理回路１０で保持されている比較電圧Ｖｉｎに応じた電位Ｖａを持つ第１の評価信号１３として信号レベル判定回路３０へ出力され、第２の入力信号処理回路２０で保持されている基準電圧Ｖｒｅｆに応じた電位Ｖｂを持つ第２の評価信号２３として信号レベル判定回路３０へ出力される。
【００４３】
したがって、信号レベル判定回路３０に電源が供給されていることから、上記のようにして発生した第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとのわずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度大きくなった時点、すなわち時刻ｔ３からΔｔだけ経過した時刻ｔ４に、信号レベル判定回路３０が動作し、電位Ｖａ，Ｖｂのいずれか一方が電源電圧ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとなる。
【００４４】
図２では、時刻ｔ４において、電位Ｖａ，Ｖｂの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤとなり、高い方の電位Ｖｂが電源電圧ＶＤＤとなる。
したがって、この電位Ｖｂが電圧比較器１００の出力Ｖｏｕｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電源電圧ＶＤＤレベルが第２の出力端子２４から出力される。また、電位Ｖｂとは逆位相の電位Ｖａが電圧比較器１００の出力Ｖｏｕｔ−となり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す接地電位ＧＮＤレベルが第１の出力端子１４から出力される。
【００４５】
このように、本実施の形態によれば、第１の入力信号処理回路で、第１の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第１の評価信号を信号レベル判定回路へ出力するとともに、第２の入力信号処理回路により、第２の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第２の評価信号を信号レベル判定回路へ出力するようにしたので、第１および第２の入力信号の電圧とＦＥＴのしきい電圧との大小関係にかかわらず、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号を精度よく生成できる。
【００４６】
したがって、第１および第２の入力信号からＦＥＴを用いて第１および第２の評価信号を生成する場合と比較して、ＦＥＴのしきい電圧の影響を受けることなく、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号が生成される。
これにより、入力信号のうちのいずれかの電圧がＦＥＴのしきい電圧より低い場合に生じる比較動作の遅れや、ＦＥＴのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【００４７】
［第２の実施の形態］
次に、図３および図４を参照して、本発明の第２の実施の形態にかかる電圧比較器について説明する。図３は、本発明の第２の実施の形態にかかる電圧比較器で用いられる第１の入力信号処理回路１０の回路構成例である。図４は、本発明の第１の実施の形態にかかる電圧比較器で用いられる第２の入力信号処理回路２０の回路構成例である。
本実施の形態では、第１の入力信号処理回路１０および第２の入力信号処理回路２０の回路構成例について詳細に説明する。
【００４８】
図３に示す第１の入力信号処理回路１０は、アナログスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４および容量素子Ｃ１から構成されており、図４に示す第２の入力信号処理回路２０は、アナログスイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８および容量素子Ｃ２から構成されている。これらアナログスイッチＳＷ１〜ＳＷ８は、ＣＭＯＳＦＥＴからなるトランスミッションゲートなどを用いた公知のアナログスイッチ回路である。容量素子Ｃ１，Ｃ２は、第１および第２の入力信号１２，２２の電圧をそれぞれ保持するコンデンサである。
【００４９】
図３の第１の入力信号処理回路１０において、アナログスイッチＳＷ１は、その入力端子が第１の入力端子１１に接続され、出力端子が第１の容量素子Ｃ１の入力端子に接続されている。アナログスイッチＳＷ４は、その入力端子が第１の容量素子Ｃ１の出力端子に接続され、出力端子が第１の出力端子１４に接続されている。アナログスイッチＳＷ２は、その入力端子が第１の容量素子Ｃ１の入力端子およびアナログスイッチＳＷ１の出力端子に接続され、出力端子が第３の電源端子７１Ｃに接続されている。アナログスイッチＳＷ３は、その入力端子が第１の容量素子Ｃ１の出力端子およびアナログスイッチＳＷ４の入力端子に接続され、出力端子が第３の電源端子７１Ｃに接続されている。
【００５０】
第１の入力端子１１には、第１の入力信号１２として比較電圧Ｖｉｎが入力される。
また、アナログスイッチＳＷ１およびＳＷ３は、それぞれの制御端子が第１の制御端子６１Ａに接続されており、第１の制御信号６２Ａが電源電圧ＶＤＤレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第１の制御信号６２Ａが接地電位ＧＮＤレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
一方、アナログスイッチＳＷ２およびＳＷ４は、それぞれの制御端子が第２の制御端子６１Ｂに接続されており、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
【００５１】
図４の第２の入力信号処理回路２０において、アナログスイッチＳＷ５は、その入力端子が第２の入力端子２１に接続され、出力端子が第２の容量素子Ｃ２の入力端子に接続されている。アナログスイッチＳＷ８は、その入力端子が第２の容量素子Ｃ２の出力端子に接続され、出力端子が第２の出力端子２４に接続されている。アナログスイッチＳＷ６は、その入力端子が第２の容量素子Ｃ２の入力端子およびアナログスイッチＳＷ５の出力端子に接続され、出力端子が第３の電源端子７１Ｃに接続されている。アナログスイッチＳＷ７は、その入力端子が第２の容量素子Ｃ２の出力端子およびアナログスイッチＳＷ８の入力端子に接続され、出力端子が第３の電源端子７１Ｃに接続されている。
【００５２】
第２の入力端子２１には、第２の入力信号２２として基準電圧Ｖｒｅｆが入力される。
また、アナログスイッチＳＷ５およびＳＷ７は、それぞれの制御端子が第１の制御端子６１Ａに接続されており、第１の制御信号６２Ａが電源電圧ＶＤＤレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第１の制御信号６２Ａが接地電位ＧＮＤレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
一方、アナログスイッチＳＷ６およびＳＷ８は、それぞれの制御端子が第２の制御端子６１Ｂに接続されており、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
【００５３】
また、第３の電源端子７１Ｃには、第３の電源電圧７２Ｃとして、電源電圧ＶＤＤと接地電位ＧＮＤとの中点電位ＶＤＧ＝（ＶＤＤ＋ＧＮＤ）／２が供給されており、アナログ信号系の接地電位として用いられる。
なお、図３および図４では、各アナログスイッチおよび容量素子の端子については、便宜上、これら素子を流れる入力信号の方向を基準として、その入力信号が入力される側の端子を入力端子と呼び、入力信号が出力される側の端子を出力信号と呼ぶが、実際の素子ではそれぞれの２つの端子に入力／出力の区別はない。
【００５４】
［第２の実施の形態の動作］
次に、前述した図３および図４を参照して、本発明の第２の実施の形態にかかる電圧比較器の動作として、第１の入力信号処理回路１０および第２の入力信号処理回路２０の動作について詳細に説明する。
【００５５】
前述した図２の時刻ｔ０において、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、第１の評価信号１３の電位Ｖａおよび第２の評価信号２３の電位Ｖｂは、第１および第２のリセット回路４０，５０が動作して接地電位ＧＮＤに設定される。また、制御回路６０がオフ状態となって、信号レベル判定回路３０には電流が流れず、電圧比較器１００は動作しない。この状態が初期状態である。
【００５６】
この際、第１および第２の入力信号処理回路１０，２０では、第１の入力端子１１および第２の入力端子２１から、比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆが供給されるが、予め第１の制御信号６２Ａが接地電位ＧＮＤレベルに制御されているため、アナログスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７がそれぞれオフ状態となり、比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆが容量素子Ｃ１，Ｃ２に充電されない。
なお、サンプリング動作期間と比較動作期間とがオーバーラップすることはなく、サンプリング期間中は、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルにあり、アナログスイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８がそれぞれオフ状態にある。
【００５７】
次の時刻ｔ１において、第１の制御信号６２Ａが電源電圧ＶＤＤレベルに制御されてサンプリング動作期間が開始された場合、第１の入力信号処理回路１０では、アナログスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７がそれぞれオン状態となる。これにより、第１の入力端子１１から比較電圧Ｖｉｎが容量素子Ｃ１へ充電され、第２の入力端子２１から基準電位Ｖｒｅｆが容量素子Ｃ２へ充電される。
このとき、容量素子Ｃ１，Ｃ２の出力端子にはアナログスイッチＳＷ３，ＳＷ５により第３の電源電圧７２Ｃとして中点電位ＶＤＧが供給される。したがって、容量素子Ｃ１には、Ｃ１容量×（ＶＤＧ−Ｖｉｎ）の電荷が蓄積され、容量素子Ｃ２には、Ｃ２容量×（ＶＤＧ−Ｖｒｅｆ）の電荷が蓄積されることになる。
【００５８】
そして、時刻ｔ２において、第１の制御信号６２Ａが接地電位ＧＮＤレベルに制御されて、アナログスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７がそれぞれオフ状態となり、サンプリング動作期間が終了する。これにより、第１および第２の入力信号処理回路１０，２０でサンプリング動作を終了し、時刻ｔ２直前の比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆがそれぞれ容量素子Ｃ１，Ｃ２で保持されることになる。
【００５９】
その後、時刻ｔ３において、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、制御回路６０がオンになるとともに、第１のリセット回路４０および第２のリセット回路５０がオフになる。また、アナログスイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８もそれぞれオン状態となる。
これにより、信号レベル判定回路３０に電流が流れて動作状態になる。また、容量素子Ｃ１，Ｃ２の出力端子がアナログスイッチＳＷ４，ＳＷ８を介して信号レベル判定回路３０側へ接続される。
【００６０】
この際、容量素子Ｃ１，Ｃ２の入力端子に対してアナログＳＷ２，ＳＷ６を介し中点電位ＶＤＧが供給される。このため、第１の入力信号処理回路１０では、電荷ロスがないと仮定した場合、中点電位ＶＤＧを基準としてＣ１容量×（ＶＤＧ−Ｖｉｎ）の電荷が信号レベル判定回路３０側へ供給され、結果として第１の評価信号の電位Ｖａは、ＶＤＧ＋Ｖｉｎまで上昇することになる。また、第２の入力信号処理回路２０では、電荷ロスがないと仮定した場合、中点電位ＶＤＧを基準としてＣ２容量×（ＶＤＧ−Ｖｒｅｆ）の電荷が信号レベル判定回路３０側へ供給され、結果として第２の評価信号の電位Ｖｂは、ＶＤＧ＋Ｖｒｅｆまで上昇することになる。
【００６１】
したがって、信号レベル判定回路３０に電源が供給されていることから、上記のようにして発生した入力端子Ａ，Ｂのわずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度大きくなった時点、すなわち時刻ｔ３からΔｔだけ経過した時刻ｔ４に信号レベル判定回路３０が動作し、電位Ｖａ，Ｖｂのいずれか一方が電源電圧ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとなる。
【００６２】
図２では、時刻ｔ４において、電位Ｖａ，Ｖｂの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤとなり、高い方の電位Ｖｂが電源電圧ＶＤＤとなる。
したがって、この電位Ｖｂが電圧比較器１００の出力Ｖｏｕｔとなり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す電源電圧ＶＤＤレベルが第２の出力端子２４から出力される。また、電位Ｖｂとは逆位相の電位Ｖａが電圧比較器１００の出力Ｖｏｕｔ−となり、比較電圧Ｖｉｎ＞基準電圧Ｖｒｅｆを示す接地電位ＧＮＤレベルが第１の出力端子１４から出力される。
【００６３】
このように、本実施の形態によれば、第１の入力信号処理回路１０に容量素子Ｃ１を設け、第１の制御信号６２Ａで指示されるサンプリング動作期間でオン状態となるアナログスイッチＳＷ１を介して第１の入力信号１２の比較電圧Ｖｉｎをサンプリングして容量素子Ｃ１に保持し、第２の制御信号６２Ｂで指示される比較動作期間でオン状態となるアナログスイッチＳＷ４を介して、容量素子Ｃ１で保持している電圧に応じた電位Ｖａの第１の評価信号１３を信号レベル判定回路３０へ出力するようにしたものである。
【００６４】
また、第２の入力信号処理回路２０に容量素子Ｃ２を設け、第１の制御信号６２Ａで指示されるサンプリング動作期間でオン状態となるアナログスイッチＳＷ５を介して第２の入力信号２２の基準電圧Ｖｒｅｆをサンプリングして容量素子Ｃ２に保持し、第２の制御信号６２Ｂで指示される比較動作期間でオン状態となるスイッチＳＷ８を介して、容量素子Ｃ２で保持している電圧に応じた電位Ｖｂの第２の評価信号２３を信号レベル判定回路３０へ出力するようにしたものである。
【００６５】
これにより、第１および第２の入力信号処理回路１０，２０において、比較電圧Ｖｉｎおよび基準電圧ＶｒｅｆがＥＦＴのしきい電圧Ｖｔｈより低い場合でも、比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆに応じた電位Ｖａ，Ｖｂを持つ第１および第２の評価信号を生成して信号レベル判定回路３０へ出力できる。
したがって、入力信号のうちのいずれかの電圧がＦＥＴのしきい電圧より低い場合に生じる比較動作の遅れや、ＦＥＴのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【００６６】
また、第１の入力端子１１Ａおよび第３の入力端子１１Ｂと信号レベル判定回路３０とがアナログスイッチＳＷ１，ＳＷ４，ＳＷ５，ＳＷ８によって回路的に分離されているので、電圧比較器で生じるキックバック雑音を防止することができ、しかも高速化と低電力化とを同時に実現することができる。
【００６７】
その後、次の新たな電圧比較動作を行うため、時刻ｔ５において、第２の制御信号６２Ｂを制御して、電圧比較器１００全体を初期状態に移行させる。
すなわち、時刻ｔ５において、第２の制御信号６２Ｂを電源電圧ＶＤＤとした場合、制御回路６０がオフとなり、信号レベル判定回路３０への電源供給が停止されるため、第１および第２の評価信号１３，２３の電位Ｖａ，Ｖｂはフローティング状態となる。
【００６８】
しかし、第２の制御信号６２Ｂが電源電圧ＶＤＤへ変化した時点で、第１および第２のリセット回路４０，５０がともにオンとなるため、電位Ｖａ，Ｖｂが第１および第２のリセット回路４０，５０を介して接地電位ＧＮＤまで放電される。
また、第１および第２の入力信号処理回路１０，２０では、アナログスイッチＳＷ２，ＳＷ４がオフ状態に制御され、容量素子Ｃ１，Ｃ２の出力端子がそれぞれ信号レベル判定回路３０から切り離される。
【００６９】
［第３の実施の形態］
次に、図５〜図７を参照して、本発明の第３の実施の形態にかかる電圧比較器を構成する信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０の回路構成例について詳細に説明する。
以上で説明した各実施の形態にかかる電圧比較器１００において、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０については、次のような回路構成例を用いてもよい。
【００７０】
本実施の形態で説明するこれら信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０については、これらのうちいずれか１つまたは複数を組み合わせて、前述した各実施の形態に適用すればよく、すべてを適用する必要はない、
なお、これら信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０については、以下の回路構成例に限定されるものではなく、同等の機能を有する回路であれば、他の回路構成を用いてもよい。
【００７１】
［信号レベル判定回路］
まず、図５を参照して、信号レベル判定回路３０の具体的な回路構成例について説明する。図５は、信号レベル判定回路３０の回路構成例である。
信号レベル判定回路３０は、入力および出力が互いに逆方向で並列接続されたインバータＩ１とインバータＩ２とから構成されている。
【００７２】
インバータＩ１は、ＰＭＯＳ電界効果トランジスタＴ１１とＮＭＯＳ電界効果トランジスタＴ１２からなる一般的なインバータ回路から構成され、インバータＩ２は、ＰＭＯＳ電界効果トランジスタＴ２１とＮＭＯＳ電界効果トランジスタＴ２２からなる一般的なインバータ回路から構成されている。以下では、ＰＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）、ＮＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）を、必要な場合以外には、単に「トランジスタ」または「ＭＯＳトランジスタ」という。
インバータＩ１の出力端子はインバータＩ２の入力端子に接続され、インバータＩ２の出力端子はインバータＩ１の入力端子に接続されている。
【００７３】
インバータＩ１の出力端子とインバータＩ２の入力端子は、第１の評価信号１３が出力される第１の入力信号処理回路１０と第１の出力端子１４とに接続されている。インバータＩ２の出力端子とインバータＩ１の入力端子は、第２の評価信号２３が出力される第２の入力信号処理回路２０と第２の出力端子２４とに接続されている。
インバータＩ１の電源側端子はインバータＩ２の電源側端子と接続され、その接続点に制御回路６０からの第１の電源電圧７３Ａが印加される。また、インバータＩ１の接地側端子はインバータＩ２の接地側端子と接続され、その接続点に第２の電源電圧７２Ｂが印加される。
【００７４】
この際、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２に電流が流れ、インバータＩ１，Ｉ２が動作状態となっている状態で、第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとの電位差が、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２のいずれかのしきい電圧Ｖｔｈを超えた場合、当該トランジスタが完全にオンして、インバータＩ１の出力すなわち第１の評価信号１３の電位Ｖａが電源電圧ＶＤＤレベルまたは接地電位ＧＮＤレベルに固定され、インバータＩ２の出力すなわち第２の評価信号２３の電位Ｖｂが電位Ｖｂとは逆の接地電位ＧＮＤレベルまたは電源電圧ＶＤＤレベルに固定される。
【００７５】
［リセット回路］
次に、図６を参照して、第１および第２のリセット回路４０，５０の具体的な回路構成例について説明する。図６は、第１および第２のリセット回路４０，５０の回路構成例である。
【００７６】
第１のリセット回路４０は、ドレイン端子が第１の評価信号１３の電位を示す第１の出力端子１４に接続され、ソース端子が第２の電源端子７１Ｂに接続されたＮＭＯＳ電界効果トランジスタＴ１から構成されており、トランジスタＴ１のゲート端子に第２の制御信号６２Ｂが入力されている。
また、第２のリセット回路５０は、ドレイン端子が第２の評価信号２３の電位を示す第２の出力端子２４に接続され、ソース端子が第２の電源端子７１Ｂに接続されたＮＭＯＳ電界効果トランジスタＴ２から構成されており、トランジスタＴ２のゲート端子に第２の制御信号６２Ｂが入力されている。
【００７７】
そして、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、これらトランジスタＴ１，Ｔ２がオンし、第１の評価信号１３の電位Ｖａ、および第２の評価信号２３の電位Ｖｂが放電され、接地電位ＧＮＤに設定される。
また、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、これらトランジスタＴ１，Ｔ２がオフし、電位Ｖａおよび電位Ｖｂが接地電位ＧＮＤから開放される。
【００７８】
［制御回路］
次に、図７を参照して、制御回路６０の具体的な回路構成例について説明する。図７は、制御回路６０の回路構成例である。
制御回路６０は、第１の電源電圧７２Ａが供給される第１の電源端子７１Ａにソース端子が接続され、信号レベル判定回路３０の電源側端子にドレイン端子が接続されたＰＭＯＳ電界効果トランジスタＴ３から構成されており、トランジスタＴ３のゲート端子に第２の制御端子６１Ｂが接続されている。
そして、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、トランジスタＴ３がオンし、第１の電源電圧７２Ａが第１の電源電圧７３Ａとして信号レベル判定回路３０へ供給される。
【００７９】
［第４の実施の形態］
次に、図８を参照して、本発明の第４の実施の形態にかかる電圧比較器１０１について説明する。図８は本発明の第４の実施の形態にかかる電圧比較器１０１を示す回路図である。
本実施の形態では、前述した第１の実施の形態にかかる電圧比較器１００の具体的回路構成として、前述の図３および図４で説明した第１および第２の入力信号処理回路１０，２０の回路構成例に加えて、前述の図５で説明した信号レベル判定回路３０の回路構成例、前述の図６で説明した第１および第２のリセット回路４０，５０の回路構成例、および前述の図７で説明した制御回路６０の回路構成例を、それぞれ適用したものである。
【００８０】
これにより、本実施の形態によれば、前述した第１および第２の実施の形態と同様に、第１および第２の入力信号の電圧とＦＥＴのしきい電圧との大小関係にかかわらず、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号を精度よく生成できる。
したがって、第１および第２の入力信号からＦＥＴを用いて第１および第２の評価信号を生成する場合と比較して、ＦＥＴのしきい電圧の影響を受けることなく、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号が生成されるため、入力信号のうちのいずれかの電圧がＦＥＴのしきい電圧より低い場合に生じる比較動作の遅れや、ＦＥＴのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【００８１】
［第５の実施の形態］
次に、図９を参照して、本発明の第５の実施の形態にかかる電圧比較器１０２について説明する。図９は本発明の第５の実施の形態にかかる電圧比較器１０２を示す回路図である。
前述した第４の実施の形態にかかる電圧比較器１０１では、第１および第２の入力信号処理回路１０，２０が信号レベル判定回路３０の電源電圧ＶＤＤ側に設けられている場合を例として説明したが、本実施の形態にかかる電圧比較器１０２のように、第１および第２の入力信号処理回路１０，２０を信号レベル判定回路３０の接地電位ＧＮＤ側に設けてもよい。
【００８２】
この場合、電圧比較器１０１と比べて、各ＦＥＴのチャネルとして逆チャネルのＦＥＴを用い、電圧比較器全体の動作論理を反転すればよい。すなわち、トランジスタＴ３，Ｔ１１，Ｔ２１としてＮＭＯＳＦＥＴを用い、トランジスタＴ１，Ｔ２、Ｔ１２，Ｔ２２としてＰＭＯＳＦＥＴを用いればよく、各回路素子間の接続関係は、電圧比較器１０１と同一である。また、第１の電源端子７１Ａに接地電位ＧＮＤ（第２の電源電圧）を印加し、第２の電源端子７１Ｂに動作電源ＶＤＤ（第１の電源電圧：ＶＤＤ＞ＧＮＤ）を印加すればよい。
これにより、電圧比較器１０１に対して相補的な構成の電圧比較器１０２であっても、前述した電圧比較器１０１と同様の作用効果が得られる。
【００８３】
［第６の実施の形態］
次に、図１０を参照して、本発明の第６の実施の形態にかかる電圧比較器１０３について説明する。図１０は本発明の第６の実施の形態にかかる電圧比較器１０３の構成を示すブロック図である。なお、前述した図１の電圧比較器１００と同じまたは同等部分には同一符号を付してある。
【００８４】
この電圧比較器１００は、第１の入力信号処理回路１０、第２の入力信号処理回路２０、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０から構成されている。
【００８５】
本実施の形態では、第１の入力信号処理回路１０により、比較電圧となる複数の入力信号の電圧をサンプリングして保持した後、これら電圧の合成結果に応じた電位を示す第１の評価信号１３を信号レベル判定回路３０へ出力するとともに、第２の入力信号処理回路２０により、基準電圧となる複数の入力信号の電圧をサンプリングして保持した後、これら電圧の合成結果に応じた電位の第２の評価信号２３を信号レベル判定回路３０へ出力し、これら第１の評価信号１３および第２の評価信号２３を信号レベル判定回路３０で比較するようにしたものである。その他の回路構成については、前述した第１の実施の形態と同様であり、詳細な説明については省略する。
【００８６】
例えば、図１０において、第１の入力信号処理回路１０では、第１の入力端子１１Ａから第１の入力信号１２Ａが入力されるとともに、第３の入力端子１１Ｂから第３の入力信号１２Ｂが入力される。そして、これら電圧をサンプリングされて保持され、その合成結果に応じた電位Ｖａが第１の評価信号１３として信号レベル判定回路３０へ出力される。
また、第２の入力信号処理回路２０に対して、第２の入力端子２１Ａから第２の入力信号２２Ａが入力されるとともに、第４の入力端子２１Ｂから第３の入力信号２２Ｂが入力される。そして、これら電圧がサンプリングされて保持され、その合成結果に応じた電位Ｖｂが第２の評価信号２３として信号レベル判定回路３０へ出力される。
【００８７】
このように、複数の入力信号の合成結果に応じて評価信号を生成するようにしたので、複数の比較電圧Ｖｉｎおよび基準電圧Ｖｒｅｆについて一括して電圧比較を行うことができる。
【００８８】
［第７の実施の形態］
次に、図１１および図１２を参照して、本発明の第７の実施の形態にかかる電圧比較器について説明する。図１１は、本発明の第７の実施の形態にかかる電圧比較器で用いられる第１の入力信号処理回路１０の回路構成例である。図１２は、本発明の第７の実施の形態にかかる電圧比較器で用いられる第２の入力信号処理回路２０の回路構成例である。
本実施の形態では、前述した第６の実施の形態で用いた第１の入力信号処理回路１０および第２の入力信号処理回路２０の回路構成例について詳細に説明する。なお、前述した図３および図４の入力信号処理回路と同じまたは同等部分には同一符号を付してある。
【００８９】
図１１に示す第１の入力信号処理回路１０は、アナログスイッチＳＷ１１〜ＳＷ１ｎ，ＳＷ２１〜ＳＷ２ｎ，ＳＷ３，ＳＷ４および容量素子Ｃ１１〜Ｃ１ｎから構成されており、図４に示す第２の入力信号処理回路２０は、アナログスイッチＳＷ５１〜ＳＷ５ｎ，ＳＷ６１〜ＳＷ６ｎ，ＳＷ７，ＳＷ８および容量素子Ｃ２１〜Ｃ２ｎから構成されている。これらアナログスイッチＳＷ１１〜ＳＷ８は、ＣＭＯＳＦＥＴからなるトランスミッションゲートなどを用いた公知のアナログスイッチ回路である。容量素子Ｃ１１〜Ｃ２ｎは、各入力信号の電圧をそれぞれ保持するコンデンサである（ｎは２以上の整数）。
【００９０】
図１１に示す第１の入力信号処理回路１０では、奇数番目に相当する第１〜第２ｎ＋１の入力端子１１１〜１１ｎから第１〜第２ｎ＋１の入力信号１２１〜１２ｎが入力されている。そして、これら入力信号に対応して図３の容量素子Ｃ１に相当する容量素子Ｃ１１〜Ｃ１ｎが設けられており、その入力端子側に図３のアナログスイッチＳＷ１に相当するアナログスイッチＳＷ１１〜ＳＷ１ｎと図３のアナログスイッチＳＷ２に相当するＳＷ２１〜ＳＷ２ｎがそれぞれ設けられている。なお、容量素子Ｃ１１〜Ｃ１ｎの出力端子はすべて共通してアナログスイッチＳＷ３およびＳＷ４の入力端子へ接続されている。
【００９１】
図１２に示す第２の入力信号処理回路２０では、偶数番目に相当する第２〜第２ｎの入力端子２１１〜２１ｎから第２〜第２ｎの入力信号２２１〜２２ｎが入力されている。そして、これら入力信号に対応して図４の容量素子Ｃ２に相当する容量素子Ｃ２１〜Ｃ２ｎが設けられており、その入力端子側に図４のアナログスイッチＳＷ５に相当するアナログスイッチＳＷ５１〜ＳＷ５ｎと図４のアナログスイッチＳＷ６に相当するＳＷ６１〜ＳＷ６ｎがそれぞれ設けられている。なお、容量素子Ｃ２１〜Ｃ２ｎの出力端子はすべて共通してアナログスイッチＳＷ７およびＳＷ８の入力端子へ接続されている。
【００９２】
これにより、各入力信号の電圧を容易に合成して出力できるとともに、容量素子の出力端子に設けられているスイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８を共用でき、回路構成を簡素化できる。
【００９３】
［第８の実施の形態］
次に、図１３を参照して、本発明の第８の実施の形態にかかる電圧比較器について説明する。図１３は、本発明の第８の実施の形態にかかる電圧比較器の回路構成例である。なお、前述した図１と同じまたは同等部分には同一符号を付してある。
本実施の形態にかかる電圧比較器１０４では、前述した第１の実施の形態にかかる電圧比較器１００のうち、信号レベル判定回路３０と第２の電源端子７１Ｂとの間に制御回路７０を設けたものである。その他の回路構成については、第１の実施の形態（図１参照）と同様であり、ここでの詳細な説明については省略する。
【００９４】
制御回路７０は、制御回路６０と同様の構成をなし、第２の制御信号６２Ｂに応じて、信号レベル判定回路３０に対する第２の電源電圧７２Ｂの供給を制御する回路である。
このように、制御回路６０に加えて制御回路７０を設けることにより、比較動作期間のみ信号レベル判定回路３０に対して第２の電源電圧７２Ｂを供給でき、初期化動作期間において信号レベル判定回路３０に対する第２の電源電圧７２Ｂの供給を停止できる。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図２】本発明の第１の実施の形態にかかる電圧比較器の動作を示すタイミングチャートである。
【図３】本発明の第２の実施の形態にかかる電圧比較器で用いる第１の入力信号処理回路の構成例を示す回路図である。
【図４】本発明の第２の実施の形態にかかる電圧比較器で用いる第２の入力信号処理回路の構成例を示す回路図である。
【図５】信号レベル判定回路の構成例を示す回路図である。
【図６】第１および第２のリセット回路の構成例を示す回路図である。
【図７】制御回路の構成例を示す回路図である。
【図８】本発明の第４の実施の形態にかかる電圧比較器の構成例を示す回路図である。
【図９】本発明の第５の実施の形態にかかる電圧比較器の構成例を示す回路図である。
【図１０】本発明の第６の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図１１】本発明の第７の実施の形態にかかる電圧比較器で用いる第１の入力信号処理回路の構成例を示す回路図である。
【図１２】本発明の第７の実施の形態にかかる電圧比較器で用いる第２の入力信号処理回路の構成例を示す回路図である。
【図１３】本発明の第８の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図１４】従来の電圧比較器の構成を示すブロック図である。
【図１５】従来の電圧比較器で用いる第１の入力信号処理回路の構成例を示す回路図である。
【図１６】従来の電圧比較器で用いる第２の入力信号処理回路の構成例を示す回路図である。
【図１７】従来の電圧比較器の動作を示すタイミングチャートである。
【符号の説明】
【００９６】
１００，１０１，１０２，１０３，１０４…電圧比較器、１０…第１の入力信号処理回路、１１…第１の入力端子、１２…第１の入力信号（比較電圧）、１３…第１の評価信号（Ｖａ）、１４…第１の出力端子、２０…第２の入力信号処理回路、２１…第２の入力端子、２２…第２の入力信号（基準電圧）、２３…第２の評価信号（Ｖｂ）、２４…第２の出力端子、３０…信号レベル判定回路、４０…第１のリセット回路、５０…第２のリセット回路、６０，７０…制御回路、６１Ａ…第１の制御端子、６１Ｂ…第２の制御端子、６２Ａ…第１の制御信号、６２Ｂ…第２の制御信号、７１Ａ…第１の電源端子、７１Ｂ…第２の電源端子、７１Ｃ…第３の電源端子、７２Ａ，７３Ａ…第１の電源電圧、７２Ｂ…第２の電源電圧、７２Ｃ…第３の電源電圧、Ｉ１，Ｉ２…インバータ、Ｔ３，Ｔ１１，Ｔ２１…ＰＭＯＳＦＥＴ、Ｔ１，Ｔ２，Ｔ１２，Ｔ２２…ＮＭＯＳＦＥＴ、ＶＤＤ…電源電圧、ＧＮＤ…接地電位、ＶＤＧ…中点電位、Ｖｉｎ…比較電圧、Ｖｒｅｆ…基準電圧、Ｖｏｕｔ，Ｖｏｕｔ−…出力電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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