(57)【要約】【課題】  マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。【解決手段】  メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。【選択図】        図６
2006005216.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリを備えた半導体装置の製造方法であって、
半導体基板の主表面にメモリセルを形成するためのメモリセル領域と、周辺回路を形成するための周辺回路領域とを形成する工程と、
前記メモリセル領域に互いに間隔を隔てて所定の高さを有する複数の電極部を形成する工程と、
酸化処理を施すことにより、前記メモリセル領域において前記電極部によって挟まれた領域に位置する前記半導体基板の表面部分に第１絶縁膜を形成するとともに、前記周辺回路領域に位置する前記半導体基板の表面部分に第２絶縁膜を形成する工程と
を備え、
前記第１絶縁膜および前記第２絶縁膜を形成する工程では、前記メモリセル領域において前記電極部によって挟まれた領域に露出した前記半導体基板の表面部分に供給する酸化のための酸化種を、前記周辺回路領域において露出した前記半導体基板の表面に供給する酸化種よりも少なくすることで、互いに膜厚の異なる前記第１絶縁膜および前記第２絶縁膜が同時に形成される、半導体装置の製造方法。
【請求項２】
前記第１絶縁膜および前記第２絶縁膜を形成する工程では、前記第１絶縁膜および前記第２絶縁膜は、前記メモリセル領域および前記周辺回路領域にそれぞれ露出した前記半導体基板の表面に自己整合的に形成される、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜および前記第２絶縁膜を形成する工程では、前記電極部の高さを変えることによって、前記第１絶縁膜と前記第２絶縁膜との膜厚比が変えられる、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記電極部を形成する工程は、
電極本体となる導電膜を形成する工程と、
前記導電膜上に所定の厚さの第３絶縁膜を形成する工程と
を含み、
前記電極部の高さは前記第３絶縁膜の膜厚によって変えられる、請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１絶縁膜および前記第２絶縁膜を形成する工程は、酸化処理を施した後に、一酸化窒素（ＮＯ）雰囲気のもとでアニール処理を施す工程を含む、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、不揮発性メモリを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、不揮発性メモリを備えた半導体装置にフラッシュメモリがある。フラッシュメモリでは、高集積化、高速化に対応するためにＭＯＳトランジスタのゲート絶縁膜の薄膜化が進められている。一方で、フラッシュメモリには動作電圧の低電圧化と低消費電力化が進められている。そのため、ＭＯＳトランジスタには、複数の異なるゲート絶縁膜が使用されることとなった。たとえば、メモリセルを構成するＭＯＳトランジスタでは、ゲート絶縁膜は比較的薄く形成される。これに対して、周辺回路を構成するＭＯＳトランジスタでは、ゲート絶縁膜は比較的厚く形成される。
【０００３】
特許文献１では、このようにゲート絶縁膜の膜厚の異なる複数のＭＯＳトランジスタを備えた半導体装置の製造方法が開示されている。その半導体装置の製造方法について簡単に説明する。まず、半導体基板の全面に第１のゲート絶縁膜となる第１絶縁膜が形成される。次に、写真製版およびエッチングを施すことにより、所定の領域に位置する第１絶縁膜を残して他の領域に位置する第１絶縁膜が除去される。次に、第１絶縁膜が除去された他の領域に、第２のゲート絶縁膜となって第１絶縁膜とは膜厚の異なる第２の絶縁膜が形成される。このようにして、１つの半導体基板上において、ＭＯＳトランジスタの膜厚の異なるゲート絶縁膜が形成される。
【特許文献１】特開２００１−７２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した半導体装置の製造方法では次のような問題点があった。膜厚の異なるゲート絶縁膜を形成しようとすれば、特定の領域に位置するゲート絶縁膜となる絶縁膜を覆うマスク材が必要になる。そのためマスク材をパターニングするためのマスク（レチクル）が必要になり、製造コストが上昇する問題があった。
【０００５】
また、一般にマスク材としてフォトレジストが使用されるが、フォトレジストはゲート絶縁膜となる絶縁膜上に形成される。そのため、その絶縁膜がフォトレジストによって汚染されてＭＯＳトランジスタの信頼性が損なわれるおそれがあった。
【０００６】
本発明は、上記問題点を解決するためになされたものであり、その目的はマスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、不揮発性メモリを備えた半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面にメモリセルを形成するためのメモリセル領域と、周辺回路を形成するための周辺回路領域とを形成する。メモリセル領域に互いに間隔を隔てて所定の高さを有する複数の電極部を形成する。酸化処理を施すことにより、メモリセル領域において電極部によって挟まれた領域に位置する半導体基板の表面部分に第１絶縁膜を形成するとともに、周辺回路領域に位置する半導体基板の表面部分に第２絶縁膜を形成する。その第１絶縁膜および第２絶縁膜を形成する工程では、メモリセル領域において電極部によって挟まれた領域に露出した半導体基板の表面部分に供給する酸化のための酸化種を、周辺回路領域において露出した半導体基板の表面に供給する酸化種よりも少なくすることで、互いに膜厚の異なる第１絶縁膜および第２絶縁膜が同時に形成される。
【発明の効果】
【０００８】
この方法によれば、メモリセル領域に形成される電極部の構造を利用して、酸化種の供給量を周辺回路領域に供給される酸化種の量より少なくして、互いに膜厚の異なる第１絶縁膜および第２絶縁膜を同時に形成することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態に係る半導体装置の製造方法は、アシストゲート型のフラッシュメモリの製造方法である。まず、はじめにアシストゲート型のフラッシュメモリの構造について説明する。図１に示すように、半導体基板１の主表面に素子分離絶縁膜２を形成することによって、メモリセル領域Ｍと周辺回路領域Ｐとが形成されている。
【００１０】
メモリセル領域Ｍには、所定の導電型のウェル領域３ａが形成されている。そのウェル領域３ａの表面上には、一方向に沿って互いに間隔を隔てて所定の高さを有する複数の電極部としてのアシストゲート電極部２１がそれぞれ形成されている。
【００１１】
アシストゲート電極部２１は、半導体基板１の表面上に形成されたアシストゲート酸化膜４ａおよびアシストゲート電極５ａと、そのアシストゲート電極５ａ上に形成されたシリコン酸化膜６ａの部分とを有して構成される。アシストゲート電極部２１の側面上にはサイドウォール酸化膜７が形成されている。
【００１２】
その隣り合うアシストゲート電極部２１の間に位置する半導体基板１の表面部分には、フローティングゲート酸化膜８ａを介在させてフローティングゲート電極９が形成されている。そのフローティングゲート電極９上にシリコン酸窒化膜などの所定の絶縁膜１３が形成されている。
【００１３】
その絶縁膜１３上に、アシストゲート電極部２１が延在する方向（紙面に垂直）と直交する方向（紙面と平行）に、コントロールゲート電極１４が形成されている。コントロールゲート電極１４はワード線となる。
【００１４】
コントロールゲート電極１４は、アシストゲート電極部２１およびフローティングゲート電極９と電気的に絶縁されている。なお、フローティングゲート電極９は、隣り合うアシストゲート電極部２１の間の部分とコントロールゲート電極１４とが交差する部分に形成されている。
【００１５】
一方、周辺回路領域Ｐには所定の導電型のウェル３ｂが形成されている。ウェル領域３ｂの表面上にゲート酸化膜１０を介在させて、ゲート電極１１が形成されている。そのゲート電極１１の両側面上にはサイドウォール酸化膜１２がそれぞれ形成されている。ゲート電極１１を挟んで位置する半導体基板の一方の領域にはソース領域１５ａが形成され、他方の領域にはドレイン領域１５ｂが形成されている。アシストゲート型のフラッシュメモリの主要部は上記のように構成される。
【００１６】
なお、アシストゲート型のフラッシュメモリでは、隣接するアシストゲート電極部２１によって挟まれた領域にフローティングゲート電極９が柱状に形成されていることから、このメモリ構造はモノリス（Monolith）型のメモリ構造とも称される。
【００１７】
上述したアシストゲート型のフラッシュメモリでは、アシストゲート電極部２１のアシストゲート５ａに所定の電圧を印加することによって、そのアシストゲート電極５ａの直下に位置する半導体基板１の領域（ウェル領域３ａ）にウェル領域３ａの導電型とは反対の導電型の反転層が形成される。この反転層はメモリセルのソースおよびドレインを含むビット線を形成する部分となる。これにより、メモリセル領域Ｍにビット線を形成するための不純物領域を形成する必要がない。
【００１８】
また、アシストゲート電極５ａはビット線を形成する機能を有する他に、隣り合うメモリセル間を電気的に分離する機能も有する。すなわち、アシストゲート電極５ａには電圧を印加しなければウェル領域３ａには反転層は形成されず、隣り合うメモリセルを電気的に分離することができる。これにより、隣り合うメモリセルを電気的に分離するための分離領域を設ける必要もない。
【００１９】
このようにして、アシストゲート型のフラッシュメモリでは、ビット線を形成するための不純物領域と隣り合うメモリセルを電気的に分離するための分離領域とを設ける必要がないので、メモリセル領域Ｍの占有面積の大幅な縮小を図ることができる。
【００２０】
そのようなアシストゲート型のフラッシュメモリにおいて、メモリセル領域Ｍに位置するフローティングゲート９の直下形成されるフローティングゲート酸化膜８ａの膜厚Ｔ1は、周辺回路領域Ｐに位置するゲート電極１１の直下に形成されるゲート酸化膜１０の膜厚Ｔ2よりも薄く設定されている。
【００２１】
なお、アシストゲート型のフラッシュメモリの動作については、たとえば文献（Y.Sasago,et.al.,:”90-nm-node multi-level AG-AND type flash memory with cell size of true 2 F2/bit and programming throughput of 10 MB/s“,IEDM Tech.Dig.,(2003)p.823.）に詳しい説明があるので、ここではその説明を省略する。
【００２２】
次に、上述したアシストゲート型のフラッシュメモリの製造方法について説明する。まず、図２に示すように、半導体基板１の主表面の所定の領域に溝型の素子分離絶縁膜２を形成することで、メモリセル領域Ｍと周辺回路領域Ｐとが形成される。そのメモリセル領域Ｍと周辺回路領域Ｐに所定の導電型の不純物イオンを導入することにより、メモリセル領域Ｍにはウェル３ａが形成され、周辺回路領域Ｐにはウェル３ｂが形成される。
【００２３】
次に、たとえば温度約８００℃、水蒸気雰囲気のもとで、半導体基板１の表面（ウェル領域３ａ，３ｂの表面）に酸化処理を施すことで、図３に示すように、膜厚約８ｎｍのアシストゲート絶縁膜となるシリコン酸化膜４が形成される。そのシリコン酸化膜４上に、たとえばＣＶＤ（Chemical Vapor Deposition）法により、アシストゲート電極となる多結晶シリコン膜５が形成される。その多結晶シリコン膜５上に、たとえばＣＶＤ法により膜厚約３００ｎｍのシリコン酸化膜６が形成される。
【００２４】
そのシリコン酸化膜６上に、図４に示すように、メモリセル領域Ｍにアシストゲート電極部をパターニングするためのレジストパターン１６が形成される。そのレジストパターン１６をマスクとして、シリコン酸化膜６、多結晶シリコン膜５、シリコン酸化膜４に異方性エッチングを施して半導体基板の表面を露出することにより、シリコン酸化膜４からなるアシストゲート酸化膜４ａ、多結晶シリコン膜５からなるアシストゲート電極５ａおよびシリコン酸化膜６の部分をそれぞれ有する複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。
【００２５】
一方、周辺回路領域Ｐでは、シリコン酸化膜６、多結晶シリコン膜５およびシリコン酸化膜４が除去されて、半導体基板１の表面が露出する。その後、レジストパターン１６が除去される。次に、アシストゲート電極部２１を覆うように半導体基板１上に、たとえばシリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜の全面に異方性エッチングを施すことにより、図５に示すように、アシストゲート電極部２１の両側面上にサイドウォール酸化膜７がそれぞれ形成される。
【００２６】
次に、たとえば温度約８００℃、水蒸気雰囲気のもとで、露出している半導体基板１の表面（ウェル領域３ａ，３ｂの表面）に酸化処理が施される。このとき、メモリセル領域Ｍにおいて露出している半導体基板１の表面は、アシストゲート電極部２１によって挟まれた領域（空間）の底に位置する。つまり、半導体基板１の表面は開口部の底に露出している状態にある。
【００２７】
一方、周辺回路領域Ｐではシリコン酸化膜６、多結晶シリコン膜５およびシリコン酸化膜４が除去されて、平坦な領域に半導体基板１の表面が露出している状態にある。
【００２８】
そのため、平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸化種としての酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、その挟まれた領域の底に露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。
【００２９】
その結果、図６に示すように、酸化処理を施すことによってメモリセル領域Ｍに形成される第１絶縁膜としてのフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成される第２絶縁膜としてのゲート酸化膜１０の膜厚よりも薄くなる。たとえば、フローティングゲート酸化膜８ａの膜厚を約８ｎｍとすると、ゲート酸化膜１０の膜厚は約１５ｎｍとなる。しかも、フローティングゲート酸化膜８ａはアシストゲート電極部２１によって挟まれた領域に位置する半導体基板１の表面に自己整合的に形成されることになる。
【００３０】
その後、アシストゲート電極部２１を覆うように、たとえば膜厚約１５０ｎｍの多結晶シリコン膜（図示せず）が形成される。その多結晶シリコン膜の全面に異方性エッチングを施すことにより、図７に示すように、メモリセル領域Ｍにおいて、アシストゲート電極部２１によって挟まれた領域にフローティングゲート電極９が自己整合的に形成される。
【００３１】
一方、周辺回路領域では、ゲート電極１１が形成される。なお、このゲート電極１１はフローティングゲート電極９を形成する工程と同時に形成してもよい。
【００３２】
その後、図８に示すように、メモリセル領域Ｍでは、フローティングゲート電極９上に、たとえばシリコン酸窒化膜などの絶縁膜１３が形成される。その絶縁膜１３上にコントロールゲート電極１４が形成される。
【００３３】
また、周辺回路領域Ｐでは、ゲート電極１１を挟んで位置する半導体基板１の一方の領域にはソース領域１５ａが形成され、他方の領域にはドレイン領域１５ｂが形成される。そのゲート電極１１の両側面上に、たとえばシリコン酸化膜などのサイドウォール酸化膜１２がそれぞれ形成される。このようにして、図１に示すフラッシュメモリの主要部分が完成する。
【００３４】
なお、実際のフラッシュメモリでは、メモリセル領域Ｍおよび周辺回路領域Ｐを覆うように層間絶縁膜が形成され、その層間絶縁膜に所定のコンタクトホールおよびそのコンタクトホールを埋めるプラグ材等が形成される。そのプラグ材に電気的に接続されるように層間絶縁膜上に所定の配線（いずれも図示せず）等が形成される。
【００３５】
上述した半導体装置の製造方法では、膜厚の異なるフローティングゲート酸化膜８ａとゲート酸化膜１０とを同時に形成することができる。このことについて、比較例を交えて説明する。
【００３６】
まず、比較例に係る製造方法では、図９に示すように、半導体基板１０１の主表面に溝型の素子分離絶縁膜１０２を形成することにより、メモリセル領域Ｍと周辺回路領域Ｐが形成される。その半導体基板１０１の表面に酸化処理を施すことにより、第１ゲート酸化膜となる所定の膜厚のシリコン酸化膜１０３が形成される。
【００３７】
次に、図１０に示すように、そのシリコン酸化膜１０３上にメモリセル領域Ｍを覆うレジストパターン１０４が形成される。そのレジストパターン１０４をマスクとしてシリコン酸化膜１０３に異方性エッチングを施すことにより、周辺回路領域Ｐに位置するシリコン酸化膜１０３の部分が除去されて半導体基板１の表面が露出する。一方、メモリセル領域Ｍではシリコン酸化膜１０３ａが残される。
【００３８】
その後、図１１に示すように、酸化処理を施すことにより、シリコン酸化膜１０３の膜厚とは膜厚が異なり、第２ゲート酸化膜となるシリコン酸化膜１０５が形成される。このようにして、比較例に係る製造方法では、膜厚の異なるゲート酸化膜ごとに対応するシリコン酸化膜が形成される。そのために、対応するレジストパターンなどのマスク材を形成するためのマスクが必要とされる。
【００３９】
これに対して、上述した半導体装置の製造方法では、図１２に示すように、メモリセル領域Ｍにおいて露出している半導体基板１の表面はアシストゲート電極部２１によって挟まれているために、その表面にまで酸化種としての酸素ラジカルが到達しにくい。そのため、メモリセル領域Ｍでは、露出した半導体基板の表面に供給される酸素ラジカルの量は、平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べて少なくなる。
【００４０】
これにより、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚を、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くすることができる。その結果、マスクの枚数を増やすことなく、しかも、レジストによって汚染されることなく、膜厚の異なるフローティングゲート酸化膜８ａとゲート酸化膜１０とを、露出した半導体基板１の表面に自己整合的に同時に形成することができる。
【００４１】
さらに、上述した半導体装置の製造方法では、アシストゲート電極５ａとなる多結晶シリコン膜５上に形成されるシリコン酸化膜６の膜厚を変えることによって、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚とゲート酸化膜１０の膜厚との膜厚比を要求に応じて容易に変化させることができる。
【００４２】
すなわち、アシストゲート電極２１によって挟まれた領域（空間）のアスペクト比と、酸化条件の組合わせによって、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚と、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚とを最適な膜厚の関係に設定することができる。
【００４３】
ここで、実験によって得られた周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚Ｔ2に対するメモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚Ｔ1との膜厚比の、アスペクト比の依存性のグラフを図１３に示す。アスペクト比は、アシストゲート電極部２１によって挟まれた領域（空間）における半導体基板１の表面が露出している部分の長さＡに対するアシストゲート電極２１の高さＢの比として定義される。
【００４４】
図１３に示すように、アスペクト比が大きくなるにしたがって膜厚比は減少しており、長さＡが同じであればアシストゲート電極部２１の高さをより高くすることによって、周辺回路領域に形成されるゲート酸化膜の膜厚に比べて、メモリセル領域Ｍに形成されるフローティングゲート酸化膜の膜厚をより薄くすることができる。
【００４５】
このように、上述したアシストゲート型のフラッシュメモリの製造方法によれば、メモリセル領域Ｍでは柱状に形成されたアシストゲート電極部２１の構造を利用して、酸素ラジカルの供給量を、そのようなアシストゲート電極部が形成されない周辺回路領域Ｐに供給される酸素ラジカルの量より少なくすることができる。
【００４６】
その結果、膜厚の異なるフローティングゲート酸化膜８ａとゲート酸化膜１０とを、それぞれメモリセル領域Ｍと周辺回路領域Ｐとに同時に形成することができる。しかも、アシストゲート電極部２１の高さ（アスペクト比）を変えることによって、フローティングゲート酸化膜８ａとゲート酸化膜１０との膜厚の関係を容易に変えることができる。アシストゲート電極部２１の高さは、シリコン酸化膜６の膜厚を変えることで容易に変えることができる。
【００４７】
なお、上述した製造方法では、メモリセル領域Ｍに形成されるフローティングゲート酸化膜を水蒸気雰囲気のもとで形成する場合を例に挙げて説明した。その水蒸気雰囲気のもとで酸化処理を施した後に、たとえば、温度約１１００℃、濃度５％のＮＯ（一酸化窒素）雰囲気のもとで約１０分のアニール処理を施してもよい。こうすることで、フローティングゲート酸化膜８ａ中に窒素が導入されて、フローティングゲート酸化膜８ａとして電荷のリークをより低減することができる。
【００４８】
また、各ゲート酸化膜を形成する手法として、水蒸気雰囲気による酸化を例に挙げたが、この他に、ランプ酸化やドライ酸化等による処理を施してもよい。たとえばランプ酸化では、温度約１０００℃以上のもとで高速酸化することでゲート酸化膜を形成することができる。
【００４９】
さらに、アシストゲート酸化膜となるシリコン酸化膜４を形成する前にウェル領域３ａ，３ｂを形成したが、シリコン酸化膜４およびアシストゲート電極５ａとなる多結晶シリコン膜５を形成した後に、イオン注入法によってウェル領域３ａ，３ｂを形成するようにしてもよい。
【００５０】
この場合には、シリコン酸化膜４の形成後に不純物イオンが注入されることで、シリコン酸化膜４の形成前に不純物イオンが注入される場合と比較すると、シリコン酸化膜４の形成の際に注入された不純物イオンがシリコン酸化膜４中に拡散することがなくなる。これにより、不純物プロファイルの再分布が抑制されて、フラッシュメモリの動作の安定性を確保することができる。なお、この場合には、イオン注入時のチャネリングを防止する観点から、アシストゲート電極５ａとなるシリコン膜としてはアモルファス状態で形成することが望ましい。
【００５１】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係るアシストゲート型のフラッシュメモリの主要部を示す断面図である。
【図２】同実施の形態において、アシストゲート型のフラッシュメモリの製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、比較例に係るフラッシュメモリの製造方法の一工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、フローティングゲート酸化膜とゲート酸化膜の形成工程を説明するための部分断面図である。
【図１３】同実施の形態において、フローティングゲート酸化膜とゲート酸化膜との膜厚比のアスペクト比の依存性を示すグラフである。
【符号の説明】
【００５３】
１  半導体基板、２  素子分離絶縁膜、３ａ，３ｂ  ウェル領域、４  シリコン酸化膜、４ａ  アシストゲート酸化膜、５  多結晶シリコン膜、５ａ  アシストゲート電極、６，６ａ  シリコン酸化膜、７，１２  サイドウォール酸化膜、８ａ  フローティングゲート酸化膜、９  フローティングゲート電極、１０  ゲート酸化膜、１１  ゲート電極、１３  絶縁膜、１４  コントロールゲート電極、１５ａ  ソース領域、１５ｂ  ドレイン領域、２１  アシストゲート電極部。
【図１】
2006005216.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006005216.tif 000011
【図１０】
2006005216.tif 000012
【図１１】
2006005216.tif 000013
【図１２】
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【図１３】
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