(57)【要約】【課題】  小型化が可能で、発熱量の少ない大電力用途の半導体集積回路を提供する。【解決手段】  種類が互いに異なる複数のＧａＮ系半導体素子を一つの基板上に集積したＧａＮ系半導体集積回路において、前記ＧａＮ系半導体素子には、ショットキーダイオード及び電界効果トランジスタが含まれ、該ショットキーダイオードを構成する所定の幅を有するＧａＮ系半導体層上に、前記所定の幅よりも狭い幅でショットキー接合する第１アノード電極と、前記第１アノード電極に接触する部分以外の前記ＧａＮ系窒化物半導体層上にショットキー接合すると共に前記第１アノード電極に電気的に接続する第２アノード電極とを備え、前記第１アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さが前記第２アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さよりも低いことを特徴とする。【選択図】  図１
2006100645.tif 000002
【特許請求の範囲】
【請求項１】
種類が互いに異なる複数のＧａＮ系半導体素子を一つの基板上に集積したＧａＮ系半導体集積回路において、前記ＧａＮ系半導体素子には、ショットキーダイオード及び電界効果トランジスタが含まれ、該ショットキーダイオードは前記ＧａＮ系半導体層上に、前記ＧａＮ系半導体層の幅よりも狭い幅でショットキー接合する第１アノード電極と、前記第１アノード電極に接触する部分以外の前記ＧａＮ系窒化物半導体層上にショットキー接合すると共に前記第１アノード電極に電気的に接続する第２アノード電極とを備え、前記第１アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さが前記第２アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さよりも低いことを特徴とするＧａＮ系半導体集積回路。
【請求項２】
前記複数のＧａＮ系半導体素子には、少なくともＩＧＢＴ、ＧＴＯ、サイリスタの内の一つが含まれることを特徴とする請求項１記載のＧａＮ系半導体集積回路。
【請求項３】
前記複数のＧａＮ系半導体素子の他にＧａＮ系半導体以外の半導体からなる素子が含まれ、前記ＧａＮ系半導体以外の半導体からなる素子は前記基板上に集積されていることを特徴とする請求項１又は２記載のＧａＮ系半導体集積回路。
【請求項４】
請求項１〜３記載のＧａＮ系半導体集積回路を組み込んだことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系半導体からなる素子を用いた半導体集積回路に関するものである。また本発明は特に大電力用途に適した電力変換用の半導体集積回路に関するものである。
【背景技術】
【０００２】
電力変換を行なうパワーモジュールに用いられるインバータ、コンバータ等の電力変換装置には、半導体集積回路が用いられている。すなわち、こういった電力変換装置は主としてＳｉ系の半導体により構成されたＩＧＢＴ（Ｉｎｓｕｌａｔｅ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）とダイオードを組み合わせた集積回路を含む回路より構成されている。
【０００３】
ＩＧＢＴとダイオードを組み合わせた最も簡単な半導体集積回路を図６に示した。すなわち、図６（Ｂ）に示したような回路図からなり、同図（Ａ）のような断面構造をなしている（非特許文献１）。
【０００４】
【非特許文献１】Design of IGBT With Integral Freewheeling Diode Ettore Napoli             et alIEEE ELECTRON DEVICE LETTERS,VOL.23,NO.9,SEPTEMBER 2002
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図６に示したようなＳｉ系の半導体からなる素子を用いた半導体集積回路をパワーモジュール用に用いる場合では、以下のような問題があった。すなわち、パワーモジュールでは、集積回路に流れる主電流が数１００Ａを超えるため、Ｓｉ系の半導体からなるｐｎ接合間の電圧が３Ｖ以上になる。そのため、その電圧分の損失が発生し多量の熱が発生することになり、冷却装置が大がかりになるという問題がある。
【０００６】
また、Ｓｉ系の半導体により構成されたＩＧＢＴやダイオードといった素子は、その耐圧を確保するために電流が流れる方向の横断面積を大きくしなければならない。そのため、発熱をする部分の面積が大きくなり、冷却装置がさらに大がかりになるという問題がある。
【０００７】
そこで、本発明が解決しようとする課題は、大電力用途の半導体集積回路において、小型化が可能であり、かつ、発熱量を少なくすることである。
【課題を解決するための手段】
【０００８】
請求項１に係る発明は、種類が互いに異なる複数のＧａＮ系半導体素子を一つの基板上に集積したＧａＮ系半導体集積回路において、前記ＧａＮ系半導体素子には、ショットキーダイオード及び電界効果トランジスタが含まれ、該ショットキーダイオードは前記ＧａＮ系半導体層上に、前記ＧａＮ系半導体層の幅よりも狭い幅でショットキー接合する第１アノード電極と、前記第１アノード電極に接触する部分以外の前記ＧａＮ系窒化物半導体層上にショットキー接合すると共に前記第１アノード電極に電気的に接続する第２アノード電極とを備え、前記第１アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さが前記第２アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さよりも低いことを特徴とするＧａＮ系半導体集積回路である。
【０００９】
請求項２に係る発明は、請求項１記載のＧａＮ系半導体集積回路において、前記複数のＧａＮ系半導体素子には、少なくともＩＧＢＴ、ＧＴＯ（Ｇａｔｅ  Ｔｕｒｎ  Ｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、サイリスタの内の一つが含まれることを特徴とする。
【００１０】
請求項３に係る発明は、請求項１又は２記載のＧａＮ系半導体集積回路において、前記複数のＧａＮ系半導体素子の他にＧａＮ系半導体以外の半導体からなる素子が含まれ、前記ＧａＮ系半導体以外の半導体からなる素子は前記基板上に集積されていることを特徴とする。
【００１１】
請求項４に係る発明は、請求項１〜３記載のＧａＮ系半導体集積回路を組み込んだことを特徴とする電力変換装置である。
【発明の効果】
【００１２】
本発明に係る半導体集積回路は、小型化が可能でありまた、発熱量が少ない。さらに素子の高速動作が可能である。なお、集積回路を小型化しても集積回路を構成する素子の耐圧が下がることもない。
【発明を実施するための最良の形態】
【００１３】
本発明に係るＧａＮ系半導体集積回路は主として電力変換装置に使用される。かかる電力変換装置としてインバータ、コンバータを挙げることができる。ＧａＮ系半導体集積回路は例えば、図２に示したように、一つのＦＥＴ２と一つのショットキーダイオード３からなる２つの素子を一単位（図２の点線部）とし、これを４単位集めて集積したＧａＮ系半導体集積回路１により構成されている。後に説明するようにこのＧａＮ系半導体集積回路１は、電力変換装置の働きを持たせることができる。
【００１４】
次に、一つのＦＥＴ２と一つのショットキーダイオード３の一単位部分について説明する。すなわち、図２のＡ−Ａ´間の断面図である図１に示したように、ＦＥＴ２とショットキーダイオード３はＧａＮ系の半導体からなり、ＦＥＴ２はチャネル層４、コンタクト層５、ソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇにより構成されている。また、ショットキーダイオード３は半導体層９に金属を接触させショットキー接合６が形成されたものにより構成されている。そして、ＦＥＴ２とショットキーダイオード３は一つの基板１４上に形成、集積されている。
【００１５】
ＦＥＴ２は、ゲート電極Ｇに電圧を加えたときにソース電極Ｓ−ドレイン電極Ｄ間に電流が流れるノーマリーオフ型のＦＥＴ、ゲート電極Ｇに電圧を加えない状態でもソース電極Ｓ−ドレイン電極Ｄ間に電流が流れるノーマリーオン型のＦＥＴのいずれをも採用することができる。なお、ＦＥＴ２に代えて、ＧａＮ系半導体により構成されたＩＧＢＴ、ＧＴＯ、サイリスタを用いてもよい。
【００１６】
なお、ショットキーダイオードのエピ構造はノーマリオフ型のＦＥＴと同一の構造で形成することもできる。例えば、電子供給層／電子走行層の組合せがＡｌＧａＮ／ＡｌＮとなるものを用い、そのトータルの厚さを１０ｎｍ以下にすることにより、ノーマリオフ型のＦＥＴの実現ができる。そして、かかるＡｌＧａＮ／ＡｌＮの組合せからなるエピ構造をショットキーダイオードの半導体として共通に用いることができる。
【００１７】
ショットキーダイオード３としてＧａＮ系の半導体層に接触させる金属は第１アノード電極１０及び第二アノード電極１１の２種類とする。
すなわち、所定の幅を有するＧａＮ系半導体層９上にその所定の幅よりも狭い幅でショットキー接合する第１アノード電極１０と、第１アノード電極１０に接触する部分以外の所定の幅を有するＧａＮ系窒化物半導体層９上にショットキー接合すると共に第１アノード電極１０に電気的に接続する第２アノード電極１１とを備え、第１アノード電極１０と所定の幅を有するＧａＮ系半導体層９との間で形成されるショットキーバリアの高さが第２アノード電極１１と所定の幅を有するＧａＮ系半導体層９との間で形成されるショットキーバリアの高さよりも低くする。
第１アノード電極１０と第２アノード電極１１の電極材料を適宜選択することにより、ショットキーダイオード３のオン電圧を０．１Ｖ程度にまで低下させることができる。これにより、集積回路の発熱量を少なくすることが可能となる。
【００１８】
また、本発明に係るＧａＮ系半導体集積回路１では、ＧａＮ系半導体からなる素子のみを一つの基板上に集積したものばかりでなく、ＧａＮ系半導体からなる素子とＳｉ系半導体からなる素子とを組み合わせたものを集積したものであってもよい。この場合は、同一基板上にＧａＮ系半導体からなる素子とＳｉ系半導体からなる素子を形成し集積することも可能である。
【００１９】
（実施例１）
本実施例に係るＧａＮ系半導体集積回路１は、一つのＦＥＴ２と一つのショットキーダイオード３からなる２つの素子を一単位（図２の点線部）とし、これを４単位集めて集積したものである。本実施例に係るＧａＮ系半導体集積回路１の平面図を図２に示した。図２のように、本実施例に係るＧａＮ系半導体集積回路１は、４つのＦＥＴ２と４つのショットキーダイオード３が並列に配置されている（配列の順序は任意に決定することができる。）。
【００２０】
なお、図２に示したＧａＮ系半導体集積回路１の大きさは１０ｍｍ×５ｍｍであり、同程度の電力容量のＳｉ系の半導体集積回路の約１／１０である。上記一つのＦＥＴ２と一つのショットキーダイオード３からなる一単位についての断面図を図１に示した。すなわち、図１は図２のＡ−Ａ´間の断面図を示している。
【００２１】
ここで、ＦＥＴ２は厚さ３０ｎｍのＡｌ0.2Ｇａ0.8Ｎからなる電子供給層７と厚さ４００ｎｍのＧａＮからなる電子走行層８により構成されるチャネル層４、チャネル層４を走行してきたキャリアを電極で取り出すためのｎ−ＧａＮからなるコンタクト層５がチャネル層４をエッチングして形成したエッチング溝に埋め込まれている。そして、コンタクト層５上にソース電極Ｓ、ドレイン電極Ｄが形成されている。また、チャネル層４を走行するキャリアを制御するためのゲート電極Ｇが形成されている。
【００２２】
ショットキーダイオード３は、半導体層に金属を接触させショットキー接合６が構成されたものを利用している。本実施例では、厚さ４００ｎｍのＧａＮからなる層（この層は、ＦＥＴ２の電子走行層８と共用している）上に形成された所定の幅Ｄ（６μｍ）のＡｌ0.2Ｇａ0.8Ｎ層９（この層９は、ＦＥＴ２の電子供給層７と共用している）上にショットキー接合６を構成するための金属を形成している。
【００２３】
ここで、Ａｌ0.2Ｇａ0.8Ｎ層９の幅Ｄよりも狭い幅（好ましくは０．３〜２μｍたとえば２μｍ）でＡｌ0.2Ｇａ0.8Ｎ層９の上面にショットキー接合し且つ第１アノード電極１０として機能するＴｉ／Ａｌ電極と、Ｔｉ／Ａｌ電極で覆われた部分以外のＡｌ0.2Ｇａ0.8Ｎ層９の表面にショットキー接合して形成された、Ｐｔ／Ａｕ電極とを備えている。Ｐｔ／Ａｕ電極は、Ｔｉ／Ａｌ電極にも電気的に接続されており、第２アノード電極１１として機能する。こうして、第１アノード電極１０と第２アノード電極１１は複合アノード電極を構成する。
【００２４】
上記構成のショットキー接合６において、第１アノード電極１０の材料であるＴｉとＡｌ0.2Ｇａ0.8Ｎ層９との間で形成されるショットキーバリアの高さは、第２アノード電極１１の材料であるＰｔとＡｌ0.2Ｇａ0.8Ｎ層９との間で形成されるショットキーバリアの高さよりも低い。
【００２５】
また、ＦＥＴ２とショットキーダイオード３はバッファ層１３を介して一つの基板１４上に形成され、集積されている。上記構成よりなるＧａＮ系半導体集積回路１を以下の方法により製造した。
１）成長室とパターニング室を有する超高真空装置を用いて、分子線エピタキシャル成長法で以下のようなエピタキシャルウェハを作製した。半絶縁性シリコン基板１４上に、ラジカル化した窒素（７×１０-3Ｐａ）、Ａｌ（１×１０-5Ｐａ）、Ｇａ（７×１０-5Ｐａ）を用いて、成長温度６４０℃で５ｎｍの厚さのＡｌ0.1Ｇａ0.9Ｎバッファ層１３を積層する。次いで、Ａｌ0.1Ｇａ0.9Ｎバッファ層１３の上に、アンモニア（７×１０-3Ｐａ）、Ｇａ（７×１０-5Ｐａ）を用いて、成長温度７８０℃で４００ｎｍの厚さのアンドープＧａＮ層（電子走行層８に相当する層）を積層する。次いで、アンドープＧａＮ層上に、アンモニア（７×１０-3Ｐａ）、Ｇａ（７×１０-5Ｐａ）、Ａｌ（１×１０-5Ｐａ）を用いて、成長温度８５０℃で３０ｎｍの厚さのアンドープＡｌ0.2Ｇａ0.8Ｎ層（電子供給層７に相当する層）を積層する（図３（ａ））。
【００２６】
２）次いで、プラズマＣＶＤ装置を用いて、上記エピタキシャルウェハ上にＳｉＯ2層１５を堆積させた後（図３（ｂ））、フォトリソグラフィと化学エッチングを用いてゲート部をマスクし、ソース、ドレインとなる部分及びショットキーダイオード３のカソード電極１２となる部分に開口部を開ける（図３（ｃ））。そして、ドライエッチンッグを用いて開口部の半導体層をエッチングする。なお、エッチングの深さは、１００ｎｍとした。
【００２７】
３）次に、開口部にＳｉドープのｎ−ＧａＮコンタクト層５を埋め込む（図３（ｄ））。装置は、ＭＯＣＶＤ装置を用い、１×１０19〜５×１０20ｃｍ-3のドーピング濃度とした。コンタクト層５を埋め込み後、アンドープＡｌ0.2Ｇａ0.8Ｎ層（電子供給層７）上のＳｉＯ2膜１５をフッ酸で除去した。
【００２８】
４）そしてＥＢ蒸着法により、ＦＥＴ２のソース電極Ｓとドレイン電極Ｄ（Ｔａシリサイド／Ａｕ，厚さは３００ｎｍ／２００ｎｍ）及びゲート電極Ｇ（Ｐｔ／Ａｕ，厚さは１００ｎｍ／２００ｎｍ）を形成することにより、ＦＥＴ２の部分が完成する。
【００２９】
５）次に、ショットキーダイオード３の電極部分を形成する。すなわち、通常のＥＢ蒸着法とリフトオフ法により、第１アノード電極１０と第２アノード電極１１からなる複合アノード電極、カソード電極１２（Ｔａシリサイド／Ａｕ，厚さは３００ｎｍ／２００ｎｍ）を形成する（図３（ｅ））。
【００３０】
すなわち、第１アノード電極１０として機能するＴｉ／Ａｌ電極（厚さは１００ｎｍ／３００ｎｍ）を幅２μｍでもってＡｌ0.2Ｇａ0.8Ｎ層９の表面に形成した後、Ｔｉ／Ａｌ電極で覆われた部分以外のＡｌ0.2Ｇａ0.8Ｎ層９の表面とにショットキー接合し、Ｔｉ／Ａｌ電極に直接接続するＰｔ／Ａｕ（厚さは１００ｎｍ／３００ｎｍ）からなる第２アノード電極１１を形成する（図３（ｆ））。
【００３１】
６）最後に、コンタクト層５にオーミック接合するシリサイド合金からなるカソード電極１２を形成してショットキーダイオード３が完成する。以上の工程により本実施例に係るＧａＮ系半導体集積回路１が完成する（図３（ｇ））。
【００３２】
このようにして作製されたＧａＮ系半導体集積回路１のショットキーダイオード３の耐圧は６００Ｖを超え、オン電圧は０．１Ｖと非常に低く、ショットキーダイオード３がオンになっているときのｐｎ接合間の電圧は０．５Ｖを上回ることはなかった。また、ＦＥＴ２の耐圧も６００Ｖを越え、動作周波数が０．５ＧＨｚの高速動作も可能であった。
【００３３】
本実施例に係るＧａＮ系半導体集積回路１のＦＥＴ２のチャネル層４は、電子供給層７と電子走行層８により構成され、二次元電子ガス層が電子走行層８に発生する。そのため、本実施例に係るＧａＮ系半導体集積回路１のＦＥＴ２は、ゲート電極Ｇに電圧を加えていない状態でも、ソース電極Ｓ−ドレイン電極Ｄ間に電流が流れるノーマリーオン型のＦＥＴであった。しかし、ゲート電極Ｇに電圧を加えたときにソース電極Ｓ−ドレイン電極Ｄ間に電流が流れるノーマリーオフ型のＦＥＴを実現するために、チャネル層４として、ｐ型不純物をドーピングしたＧａＮの単層を用いても良い。
【００３４】
本実施例に係るＧａＮ系半導体集積回路１は電力変換装置に使用することができる。例えば図４に示したようなインバータ用の回路に用いることができる。この場合は、ＦＥＴ２のソース電極Ｓ、ドレイン電極Ｄ及びショットキーダイオード３のアノード電極、カソード電極１２を図４に示したインバータ用の回路を構成するように配線を行なう。なお、図２に示した本実施例に係るＧａＮ系半導体集積回路１を構成する４単位のＦＥＴ２とショットキーダイオード３からなる素子のうち、３単位を利用する。インバータ用の回路に用いた場合では、本実施例に係るＧａＮ系半導体集積回路１は、電源からの単相の電力を負荷で消費される三相の電力に変換する電力変換装置の働きをする。
【００３５】
（実施例２）
本実施例に係るＧａＮ系半導体集積回路１では、実施例１に係るＧａＮ系半導体集積回路１を利用している。本実施例に係るＧａＮ系半導体集積回路１は、図５に示したように、Ｓｉ基板１９上に実施例１に係るＧａＮ系半導体集積回路１とともに、通常使用されるＳｉ系のＩＧＢＴ１６、Ｓｉ系のＦＥＴ１７が形成されている。ここで、図中の符号のＡはアノード電極、Ｃはカソード電極、Ｓはソース電極、Ｄはドレイン電極、Ｇはゲート電極である。
【００３６】
本実施例に係るＧａＮ系半導体集積回路１を以下の方法により製造した。
１）成長室とパターニング室を有する超高真空装置を用いて、分子線エピタキシャル成長法で以下のようなエピタキシャルウェハを作製した。すなわち、半絶縁性Ｓｉ基板１９上に、ラジカル化した窒素（７×１０-3Ｐａ）、Ａｌ（１×１０-5Ｐａ）を用いて、成長温度６４０℃で５０ｎｍの厚さのＡｌＮ層１８を積層する。その後、成長室からＳｉ基板１９を搬出する。
【００３７】
２）その後、実施例１に係るＧａＮ系半導体集積回路１（  図５ａ）のＦＥＴ２及び同図ｂ）のショットキーダイオード３）と通常使用されるＳｉ系のＩＧＢＴ１６（図５ｃ）を参照）、Ｓｉ系のＦＥＴ１７（図５ｄ）を参照）をＳｉ基板１９上に積層されたＡｌＮ層１８に貼り合わせる。貼り合わせを行なうためには、ＡｌＮ層１８が積層されたＳｉ基板１９上に、実施例１にも示したＧａＮ系半導体からなるＦＥＴ２及びショットキーダイオード３とＳｉ系のＩＧＢＴ１６、Ｓｉ系のＦＥＴ１７を載せ、アラルダイト系、エポキシ系の絶縁性接着剤にて接着する。
【００３８】
以上の工程で製造された本実施例に係るＧａＮ系半導体集積回路１（図５ｅ）を参照）は、実施例１に係るＧａＮ系半導体集積回路１と同様に電力変換装置に使用することができる。すなわち、図５ｅ）で示した本実施例に係るＧａＮ系半導体集積回路１上の各電極同士の配線を行なって電力変換装置を構成することが可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明に係るＧａＮ系半導体集積回路の実施の形態を示す断面図である。
【図２】本発明に係るＧａＮ系半導体集積回路の実施の形態を示す平面図である。
【図３】本発明に係るＧａＮ系半導体集積回路を製造するための工程図である。
【図４】本発明に係るＧａＮ系半導体集積回路を電力変換装置に適用した例である。
【図５】本発明に係るＧａＮ系半導体集積回路の別の実施の形態を示す断面図である。ａ）はＧａＮ系ＦＥＴ、ｂ）はＧａＮ系ショットキーダイオード、ｃ）はＳｉ系ＩＧＢＴ、ｄ）はＳｉ系ＦＥＴ、ｅ）はａ）〜ｅ）の素子を集積したものである。
【図６】従来技術に係る半導体集積回路の断面図である。
【符号の説明】
【００４０】
１  半導体集積回路
２  ＦＥＴ
３  ショットキーダイオード
４  チャネル層
５  コンタクト層
６  ショットキー接合
７  電子供給層
８  電子走行層
９  層
１０  第１アノード電極
１１  第２アノード電極
１２  カソード電極
１３  バッファ層
１４  基板
１５  ＳｉＯ2層
１６  Ｓｉ系のＩＧＢＴ
１７  Ｓｉ系のＦＥＴ
１８  ＡｌＮ層
１９  Ｓｉ基板
【図１】
2006100645.tif 000003
【図２】
2006100645.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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