(57)【要約】【課題】回路規模の増大を抑制した変調装置を実現するようにする。【解決手段】DSVビット制御決定部３１の比較部５８には、入力データ列にDSV制御ビットの候補として「０」を挿入した第１の候補ビット挿入ビット列に対する累積DSV値と、入力データ列にDSV制御ビットの他の候補として「１」を挿入した第２の候補ビット挿入ビット列に対する累積DSV値がそれぞれ供給される。比較部５８は、これら２つの累積DSV値の絶対値を比較し、絶対値が小さい累積DSV値を持つデータ列（第１または第２の候補ビット挿入ビット列）を選択し、選択したデータ列に挿入されている第１または第２の候補DSV制御ビット（第１の候補ビット挿入ビット列ならば「０」、第２の候補ビット挿入ビット列ならば「１」）を、DSV制御ビットとして決定する。本発明は、変調装置に適用可能である。【選択図】図５
2006197626.tif 000002
【特許請求の範囲】
【請求項１】
入力ビット列に挿入されるDSV制御ビットを生成するDSV制御ビット生成方法において、
前記DSV制御ビットの第１の候補ビットを前記入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第１の候補ビット挿入ビット列を生成する第１の候補ビット挿入ビット列生成ステップと、
前記第１の候補ビットとは異なる前記DSV制御ビットの第２の候補ビットを前記入力ビット列の前記所定位置に挿入して、前記DSV制御ビット挿入ビット列の他の候補である第２の候補ビット挿入ビット列を生成する第２の候補ビット挿入ビット列生成ステップと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、前記第１の候補ビット挿入ビット列生成ステップの処理により生成された前記第１の候補ビット挿入ビット列を、前記入力ビット列から生成されるチャネルビット列の候補である第１の候補チャネルビット列に変調するとともに、前記第２の候補ビット挿入ビット列生成ステップの処理により生成された前記第２の候補ビット挿入ビット列を、前記チャネルビット列の他の候補である第２の候補チャネルビット列に変調する変調ステップと、
前記変調ステップの処理により変調された前記第１および第２の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、
前記DSV演算ステップの処理により演算された前記DSV値に基づいて、前記第１または第２の候補ビットのうちいずれか一方を、前記DSV制御ビットに決定するDSV制御ビット決定ステップと
を含むことを特徴とするDSV制御ビット生成方法。
【請求項２】
入力ビット列に挿入されるDSV制御ビットを生成する処理を制御するコンピュータが実行するプログラムであって、
前記DSV制御ビットの第１の候補ビットを前記入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第１の候補ビット挿入ビット列を生成する第１の候補ビット挿入ビット列生成ステップと、
前記第１の候補ビットとは異なる前記DSV制御ビットの第２の候補ビットを前記入力ビット列の前記所定位置に挿入して、前記DSV制御ビット挿入ビット列の他の候補である第２の候補ビット挿入ビット列を生成する第２の候補ビット挿入ビット列生成ステップと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、前記第１の候補ビット挿入ビット列生成ステップの処理により生成された前記第１の候補ビット挿入ビット列を、前記入力ビット列から生成されるチャネルビット列の候補である第１の候補チャネルビット列に変調するとともに、前記第２の候補ビット挿入ビット列生成ステップの処理により生成された前記第２の候補ビット挿入ビット列を、前記チャネルビット列の他の候補である第２の候補チャネルビット列に変調する変調ステップと、
前記変調ステップの処理により変調された前記第１および第２の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、
前記DSV演算ステップの処理により演算された前記DSV値に基づいて、前記第１または第２の候補ビットのうちいずれか一方を、前記DSV制御ビットに決定するDSV制御ビット決定ステップと
を含むプログラムが記録されていることを特徴とする記録媒体。
【請求項３】
入力ビット列に挿入されるDSV制御ビットを生成する処理を制御するコンピュータに実行させるプログラムであって、
前記DSV制御ビットの第１の候補ビットを前記入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第１の候補ビット挿入ビット列を生成する第１の候補ビット挿入ビット列生成ステップと、
前記第１の候補ビットとは異なる前記DSV制御ビットの第２の候補ビットを前記入力ビット列の前記所定位置に挿入して、前記DSV制御ビット挿入ビット列の他の候補である第２の候補ビット挿入ビット列を生成する第２の候補ビット挿入ビット列生成ステップと、
前記入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、前記第１の候補ビット挿入ビット列生成ステップの処理により生成された前記第１の候補ビット挿入ビット列を、前記入力ビット列から生成されるチャネルビット列の候補である第１の候補チャネルビット列に変調するとともに、前記第２の候補ビット挿入ビット列生成ステップの処理により生成された前記第２の候補ビット挿入ビット列を、前記チャネルビット列の他の候補である第２の候補チャネルビット列に変調する変調ステップと、
前記変調ステップの処理により変調された前記第１および第２の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、
前記DSV演算ステップの処理により演算された前記DSV値に基づいて、前記第１または第２の候補ビットのうちいずれか一方を、前記DSV制御ビットに決定するDSV制御ビット決定ステップと
を含むプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、DSV制御ビット生成方法、記録媒体、およびプログラムに関し、特に回路規模の増大を抑制した変調装置を実現するための、DSV制御ビット生成手法を提供できる、DSV制御ビット生成方法、記録媒体、およびプログラムに関する。
【背景技術】
【０００２】
データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録する際、伝送や記録に適するようにデータの変調が行われる。このような変調方法の１つとして、ブロック符号が知られている。このブロック符号は、データ列をｍ×ｉビットからなる単位（以下データ語と称する）にブロック化し、このデータ語を適当な符号則に従ってｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。
【０００３】
ここでｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、連続する”１”の間に入る、”０”の最小連続個数、例えば０の最小ランを示し、ｋは連続する”１”の間に入る、”０”の最大連続個数、例えば０の最大ランを示している。
【０００４】
ところで上述のようにして得られる符号を、光ディスクや光磁気ディスク等にデータを記録する場合、例えばコンパクトディスク（CD）やミニディスク（MD）では、可変長符号において、”１”を反転し、”０”を無反転する、ＮＲＺＩ(Non Return to Zero Inverted)変調を行い、ＮＲＺＩ変調化された可変長符号（以下記録符号列と称する）に基づき記録を行っている。また他にも、記録密度のあまり大きくなかった初期のＩＳＯ規格の光磁気ディスクのように、記録変調したビット列を、ＮＲＺＩ変調を行わずにそのまま記録を行うシステムもある。
【０００５】
記録符号列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高記録密度を行うためには、最小反転間隔Ｔminは長い方が、すなわち最小ランｄは大きい方が良く、またクロックの再生の面からは、最大反転間隔Ｔmaxは短いほうが、すなわち最大ランｋは小さい方が望ましく、種々の変調方法が提案されている。
【０００６】
具体的には、例えば光ディスクや磁気ディスク、又は光磁気ディスク等において、提案あるいは実際に使用されている変調方式は以下のとおりである。
【０００７】
例えば、最小ランｄ＝２のRLL符号（Run Length Limited Code）として、CDやMD等で用いられているEFM（Eight to Fourteen Modulation）符号（（２，１０：８，１７；１）とも表記される）、DVD（Digital Video Disk）で用いられている８−１６符号（（２，１０：８，１６；１）とも表記される）、およびPD（Phase Change Disk）で用いられるRLL（２−７）（（２，７；１，２；ｒ）とも表記される）等がある。
【０００８】
また、最小ランｄ＝１のRLL符号として、ＩＳＯ規格のＭＯディスク（Magnetic-Optical  Disk）に用いられる固定長ＲＬＬ（１−７）（（１，７；２，３；１）とも表記される）や、現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等のディスク装置に使用されている可変長RLL（１−７）（（１，７；２，３；ｒ）とも表記される）等がある。
【０００９】
可変長ＲＬＬ（１−７）符号の変換テーブルは例えば以下の通りである。
【００１０】
【表１】
2006197626.tif 000003
【００１１】
ここで変換テーブル内の記号ｘは、次に続く符号語が０であるときに１とされ、また次に続く符号語が１であるときに０とされる。最大拘束長ｒは２である。
【００１２】
可変長ＲＬＬ（１−７）のパラメータは（１，７；２，３；２）であり、記録符号列のビット間隔をＴとすると、（ｄ＋１）で表される最小反転間隔Ｔminは２（＝１＋１）Ｔとなる。データ列のビット間隔をＴdataとすると、この（ｍ／ｎ）×２で表される最小反転間隔Ｔminは１．３３（＝（２／３）×２）Ｔdataとなる。
【００１３】
なお、ここでいうｍ／ｎとは、ｍ対ｎの変換を表しており、例えば、２／３とは、２対３の変換（２×ｉビットからなるデータ語を、３×ｉビットからなる符号語に変換する変換）を表している。
【００１４】
また（ｋ＋１）Ｔで表される最大反転間隔Ｔmaxは８（＝７＋１）Ｔ（（＝（２／３）×８Ｔdata＝５．３３Ｔdata）である。さらに検出窓幅Ｔwは（ｍ／ｎ）×Ｔdataで表され、その値は０．６７（＝２／３）Ｔdataとなる。
【００１５】
ところで表１のＲＬＬ（１−７）による変調を行った符号列（チャネルビット列）は、発生頻度としてはＴｍｉｎである２Ｔが一番多く、以下３Ｔ、４Ｔと続く。２Ｔや３Ｔのようなエッジ情報が早い周期で多く発生するのは、クロック再生には有利となる場合が多い。
【００１６】
ところが、さらに記録線密度を高くしていくと、今度は逆に、最小ランが問題となってくる。すなわち最小ランである２Ｔが連続して発生し続けた時は、記録波形に歪みが生じやすくなってくる。なぜなら２Ｔの波形出力は、他よりも小さく、例えばデフォーカスやタンジェンシャル・チルト等による影響を受けやすいからである。
【００１７】
またさらに、高線密度記録の際には、最小マークの連続した記録はノイズ等の外乱の影響も受けやすくなり、従ってデータ再生誤りを起こしやすくなる。この場合によるデータ再生誤り時の場合は、連続する最小マークの先頭と最後のエッジがシフトして誤るケースが多く、つまり発生するビットエラー長が長くなってしまうという問題が現れる。
【００１８】
そこで、これを解決するためには、高線密度に、より適するように最小ランの連続を制御することが重要である。
【００１９】
一方、記録媒体への記録あるいは、データの伝送の際には、各媒体（伝送）に適した符号化変調が行われるが、これら変調符号に直流成分が含まれているとき、たとえばディスク装置のサーボの制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じやすくなったり、あるいはジッターが発生しやすくなったりする。従って、直流成分はなるべく含まないほうが良い。
【００２０】
そこで、DSV(Digital Sum Value)を制御することが提案されている。このDSVとは、符号列（チャネルビット列）をＮＲＺＩ化し（すなわちレベル符号化する）、そのビット列（データのシンボル）の”１”を＋１、”０”を−１として符号を加算していったときその総和を意味する。ＤＳＶは符号列の直流成分の目安となる。ＤＳＶの絶対値を小さくすること、すなわち、ＤＳＶ制御を行うことは、符号列の直流成分を抑制することになる。
【００２１】
表１に示される可変長ＲＬＬ（１−７）テーブルによる変調符号においては、ＤＳＶ制御が行われていない。このような場合のＤＳＶ制御は、変調後のチャネルビット列において、所定の間隔においてＤＳＶ計算を行い、所定のDSV制御ビットを符号列内に挿入することで、実現する。
【００２２】
しかしながら、DSV制御ビットは、基本的には冗長ビットである。従って符号変換の効率から考えれば、DSV制御ビットはなるべく少ないほうが良い。
【００２３】
またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しないほうが良い。（ｄ、ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。
【００２４】
従って、これらの要求を満足するために、DＳＶ制御をなるべく効率良く行うことは重要なことである。
【００２５】
ただし、実際のＲＬＬ符号は、最小ランは必ず守る必要があるが、最大ランについてはその限りではない。場合によっては最大ランを破るパターンを同期信号に用いるフォーマットも存在する。例えば、ＤＶＤのＥＦＭプラスは最大ランは１１Ｔだが、フォーマットの都合上１４Ｔを許している。このように最大ランを破ることで、例えば同期信号などの検出能力は、大幅に高くすることが出来る。
【００２６】
このように、変換効率の優れたＲＬＬ（１−７）方式において、高線密度化に対応して、「高線密度に、より適するように最小ランの連続を制御すること」、および、「DＳＶ制御をなるべく効率良く行うこと」は重要である。
【００２７】
以上を踏まえて、本出願人らは、特願平１０−１５０２８０において、変換コードとして、ｄ＝１、ｋ＝７、ｍ＝２、ｎ＝３の基礎コードと、データ列の要素内の「１」の個数を２で割ったときの余りと、変換されるチャネルビット列内の「１」の個数を２で割った余りが、どちらも１あるいは０で一致するような変換規則と、最小ランｄの連続を所定の回数以下に制限する第一の置換えコードと、ラン長制限を守るための第二の置換えコードを有することを特徴とした変換テーブルを開示した。
【００２８】
具体的には、高線密度なディスク装置においては、ＲＬＬ符号の記録再生時に、最小ランの連続したパターンは長いエラーが発生しやすいという問題があった。
【００２９】
また、ＲＬＬ（１−７）符号のようなＲＬＬ符号において、ＤＳＶ制御を行う場合には、符号列（チャネルビット列）内の任意の間隔でDSV制御ビットを入れる必要があった。上述したように、DSV制御ビットは冗長であるから、なるべく少ない方が望ましいが、最小ランあるいは最大ランを守るためには、少なくとも２ビット以上を必要とした。
【００３０】
そこで、本出願人らは、最小ランｄ＝１であるＲＬＬ符号（ｄ、ｋ；ｍ、ｎ）＝（１、７；２、３）、最小ランの連続する回数を制限し、さらに最小ラン及び最大ランを守りながら、効率の良い制御ビットで完全なＤＳＶ制御を行う表２に示される変換テーブル（以下、1,7PPテーブルと称し、また、1,7PPテーブルによる符号を1,7PP符号と称する）を、特願平１０−１５０２８０において開示した。
【００３１】
【表２】
2006197626.tif 000004
【００３２】
また、この1,7PPテーブルを利用する変調装置例として、本出願人らは、特願平１０−１５０２８０において、図１に示される変調装置１を開示した。
【００３３】
変調装置１は、DSV制御ビットである「１」あるいは「０」を決定し、入力されたデータ列に、任意の間隔で挿入するDSV制御ビット決定・挿入部１１、DSV制御ビットが挿入されたデータ列を変調する変調部１２、および変調部１２の出力を記録符号列に変換するNRZI化部１３を備えている。また図示はしないが、タイミング信号を生成し、上述した各部に供給してタイミングを管理するタイミング管理部を備えている。
【００３４】
さらに本出願人らは、特願平０９−３４２４１６において、他の変調装置の具体的な例、即ち、図２に示されるような変調装置２を開示した。
【００３５】
変調装置は、データ列より、任意の間隔でデータ列内にDSV制御ビットとして「１」と「０」を挿入するDSV制御ビット挿入部２１を備えている。このとき、DSV制御ビット「１」を挿入するデータ列と、他にもDSV制御ビット「０」を挿入するデータ列とを有している。さらに、DSV制御ビットの挿入されたデータ列を変調する変調部２２と、変調された符号列をNRZI化してレベルデータとした後にＤＳＶ計算を行い、最終的にＤＳＶ制御の行われた記録符号列を出力するＤＳＶ制御部２３とを備えている。
【発明の開示】
【発明が解決しようとする課題】
【００３６】
このように1,7PP符号は、上述した課題に対して有効な効果を奏することができるが、一方で、従来の方式である、RLL(1,7)符号にDSV制御を行うという手法による変調装置に比較して、1,7PP符号を用いる従来の変調装置の構成は複雑であり、その回路規模が増大するという問題点を有している。
【００３７】
例えば、図２の変調装置２において、変調部２２におけるレジスタ構成は、図３に示されるとおりである。即ち、変調部２２は、その後段のDSV制御部２３に対してDSV制御間隔（DSV区間）相当のデータを渡すために、変調（1,7PP変調）部分とDSV制御間隔相当の遅延部分とが一体となっており、その結果、変調部２２には、入力用レジスタ２２ａ（データ列用のレジスタ２２ａ）および出力用レジスタ２２ｂ（チャネルビット列用のレジスタ２２ｂ）の２つのレジスタが必要とされ、またこれらのレジスタ数は、DSV制御間隔に対応する数だけ必要とされた。さらに、これらのレジスタ（レジスタ２２ａおよび２２ｂ）の組が、DSV制御ビット「０」用と、DSV制御ビット「１」用の２組必要とされた。
【００３８】
本発明は、このような状況に鑑みてなされたものであり、回路規模の増大を抑制した変調装置を実現するための、DSV制御ビット生成手法を提供できるようにするものである。
【課題を解決するための手段】
【００３９】
本発明のDSV制御ビット生成方法は、DSV制御ビットの第１の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第１の候補ビット挿入ビット列を生成する第１の候補ビット挿入ビット列生成ステップと、第１の候補ビットとは異なるDSV制御ビットの第２の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の他の候補である第２の候補ビット挿入ビット列を生成する第２の候補ビット挿入ビット列生成ステップと、入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、第１の候補ビット挿入ビット列生成ステップの処理により生成された第１の候補ビット挿入ビット列を、チャネルビット列の候補である第１の候補チャネルビット列に変調するとともに、第２の候補ビット挿入ビット列生成ステ
ップの処理により生成された第２の候補ビット挿入ビット列を、チャネルビット列の他の候補である第２の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第１および第２の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第１または第２の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとを含むことを特徴とする。
【００４０】
本発明の記録媒体のプログラムは、DSV制御ビットの第１の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第１の候補ビット挿入ビット列を生成する第１の候補ビット挿入ビット列生成ステップと、第１の候補ビットとは異なるDSV制御ビットの第２の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の他の候補である第２の候補ビット挿入ビット列を生成する第２の候補ビット挿入ビット列生成ステップと、入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、第１の候補ビット挿入ビット列生成ステップの処理により生成された第１の候補ビット挿入ビット列を、チャネルビット列の候補である第１の候補チャネルビット列に変調するとともに、第２の候補ビット挿入ビット列生成ステ
ップの処理により生成された第２の候補ビット挿入ビット列を、チャネルビット列の他の候補である第２の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第１および第２の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第１または第２の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとを含むことを特徴とする。
【００４１】
本発明のプログラムは、DSV制御ビットの第１の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の候補である第１の候補ビット挿入ビット列を生成する第１の候補ビット挿入ビット列生成ステップと、第１の候補ビットとは異なるDSV制御ビットの第２の候補ビットを入力ビット列の所定位置に挿入して、DSV制御ビット挿入ビット列の他の候補である第２の候補ビット挿入ビット列を生成する第２の候補ビット挿入ビット列生成ステップと、入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、第１の候補ビット挿入ビット列生成ステップの処理により生成された第１の候補ビット挿入ビット列を、チャネルビット列の候補である第１の候補チャネルビット列に変調するとともに、第２の候補ビット挿入ビット列生成ステップの処理
により生成された第２の候補ビット挿入ビット列を、チャネルビット列の他の候補である第２の候補チャネルビット列に変調する変調ステップと、変調ステップの処理により変調された第１および第２の候補チャネルビット列のそれぞれに基づいて、DSV値を演算するDSV演算ステップと、DSV演算ステップの処理により演算されたDSV値に基づいて、第１または第２の候補ビットのうちいずれか一方を、DSV制御ビットに決定するDSV制御ビット決定ステップとをコンピュータに実行させる。
【００４２】
本発明のDSV制御ビット生成方法、記録媒体、およびプログラムによれば、DSV制御ビットの第１の候補ビットが入力ビット列の所定位置に挿入されて、DSV制御ビット挿入ビット列の候補である第１の候補ビット挿入ビット列が生成されるとともに、第１の候補ビットとは異なるDSV制御ビットの第２の候補ビットが入力ビット列の所定位置に挿入されて、DSV制御ビット挿入ビット列の他の候補である第２の候補ビット挿入ビット列が生成される。入力ビット列が変調される場合に適用される変換規則と同一の変換規則に基づいて、生成された第１の候補ビット挿入ビット列が、チャネルビットの候補である第１の候補チャネルビット列に変調されるとともに、生成された第２の候補ビット挿入ビット列が、チャネルビットの他の候補である第２の候補チャネルビットに変調される。変調された第
１および第２の候補チャネルビット列のそれぞれに基づいて、DSV値が演算され、演算されたDSV値に基づいて、第１または第２の候補ビットのうちいずれか一方が、DSV制御ビットに決定される。
【００４３】
ここで、本願出願当初の「特許請求の範囲」に記載の各構成要素は、例えば、次の表３に示されるように、後述する「発明の実施の形態」に記載の構成要素が適用可能である。なお、かかる表３は、本願出願当初の「特許請求の範囲」の理解を容易にする目的のためだけに記載されたものである。即ち、本願「特許請求の範囲」は、表３や後述する「発明の詳細な説明」の記載により限定解釈されるべきものではなく、従って、いわゆる当業者により本願「特許請求の範囲」に包含されると理解される他の構成例・変形例は、全て、本願「特許請求の範囲」に包含されるものと了解される。
【００４４】
【表３】
2006197626.tif 000005
【発明の効果】
【００４５】
以上のごとく、本発明のによれば、回路規模の増大を抑制した変調装置を実現するための、DSV制御ビット生成手法を提供できる。
【発明を実施するための最良の形態】
【００４６】
図４は、本発明が適用される変調装置３の構成例を表している。
【００４７】
変調装置３の変調方法は限定されないが、例えば、この例においては、変調装置３は、データ列を可変長符号（ｄ、ｋ；ｍ，ｎ；ｒ）＝（１，７；２，３；４）に変換するものとする。
【００４８】
入力部３８は、外部から供給されてくる入力データ列を入力し、DSV制御ビット決定部３１および遅延処理部３２にそれぞれ供給する。
【００４９】
DSV制御ビット決定部３１は、供給された入力データ列に挿入する「１」または「０」のDSV制御ビットを、所定の演算を施して決定し、その決定結果を決定DSV制御ビット挿入部３３に供給する。
【００５０】
遅延処理部３２は、供給された入力データ列を、所定の遅延時間だけ遅延させて、決定DSV制御ビット挿入部３３に供給する。即ち、遅延処理部３２は、入力データ列を決定DSV制御ビット挿入部３２に供給する際の伝送タイミングを調整している。
【００５１】
この所定の遅延時間は、後述する決定DSV制御ビット挿入部３３が、DSV制御ビット決定部３１により決定されたDSV制御ビットを、遅延処理部３２より出力された入力データ列の所定の位置に挿入するタイミングに基づいて、設定されている。
【００５２】
決定DSV制御ビット挿入部３３は、遅延処理部３２より供給されてくる入力データ列を入力するとともに、DSV制御ビット決定部３１より所定のタイミングで供給されてくるDSV制御ビットの決定結果（「０」であるか「１」であるかの結果）を所定のタイミングで入力した場合、入力した入力データ列の所定の位置（以下、DSV位置と称する）に、入力した決定結果に対応するDSV制御ビットを挿入して、新たなデータ列（以下、他のデータ列と区別するために、DSV制御ビット挿入ビット列と称する）を生成し、変調部３４に供給する。
【００５３】
即ち、遅延処理部３２の所定の遅延時間は、上述した所定のタイミングに、丁度、入力データ列のDSV位置に対応するビットが、決定DSV制御ビット挿入部３３に入力されるように設定されている。
【００５４】
変調部３４は、DSV制御ビット挿入ビット列を、所定の変換規則（例えば、表２に示されるような1,7PPテーブル等）に従って、符号列（チャネルビット列）に変調し、同期信号挿入部３５に供給する。
【００５５】
同期信号挿入部３５は、所定のタイミング（決定DSV制御ビット挿入部３３とは別のタイミング）で、変調部３４より供給された符号列の所定の位置に、予め用意されている同期信号を入力し、NRZI化部３６に供給する。
【００５６】
この同期信号は、所定チャネルビット数の所定のパターンで構成されており、以下、Frame Syncと記述する。
【００５７】
NRZI化部３６は、同期信号挿入部３５より供給された符号列を、NRZI化して記録符号列として、外部に出力するとともに、累積DSV検査部３７に出力する。
【００５８】
なお、上述したように、符号列の１を反転、および０を非反転として、ビット列を並べ直す処理を、NRZI化と称している。換言すると、NRZI化前の符号列は、エッジ位置を示すビット列であり、一方、NRZI化後の記録符号列は、記録データのH/L（High/Low）レベルを示すビット列に相当する。
【００５９】
累積DSV検査部３７は、NRZI化部３６より供給されてくる記号符号列を入力し、いままでの累積のDSV値（他のDSV値と区別するため、以下、最終累積DSV値と称する）を演算し、演算した最終累積DSV値が、所定の範囲内であるか否かを判定し、その判定結果に基づいて検査情報を生成する。即ち、累積DSV検査部３７は、所定の範囲内ではないと判定した場合、最終累積DSV値を「０」にリセットまたは所定の初期値にセットするとともに、検査情報として異常信号を生成し、それをDSV制御ビット決定部３１に供給する。
【００６０】
即ち、累積DSV検査部３７は、各瞬間毎の最終累積DSV値が、所定の範囲（例えば、−１２８から＋１２７の範囲、あるいは、絶対値表示として０から２５５までの範囲）を超えているか否かを判定し、超えていると判定した場合は、異常信号として後述する図５のDSV制御ビット決定部３１内の累積DSV演算部５５に供給する。このとき、累積DSV演算部５５は、いままで演算していた後述する累積DSV値を「０」にリセット、または所定の初期値にセットする。
【００６１】
なお、この例においては、累積DSV検査部３７は、最終累積DSV値が所定の範囲内であると判定した場合、特に検査情報を生成しないが、検査情報として「正常」に対応する信号等を生成してもよい。
【００６２】
図５を参照して、変調装置３をさらに詳しく説明する。即ち、図５は、変調装置３の詳細な構成例を表している。
【００６３】
なお、図５中、四角印とその中に「＋」の表記のある記号は、データ列の処理部分を表しており、挿入あるいはセレクタの意味を有しているが、以下、説明の簡略上、この記号を単に加算部と称する。
【００６４】
図５において、入力部３８に入力された入力データ列は、DSV制御ビット決定部３１および遅延処理部３２にそれぞれ同一のタイミングで供給される。
【００６５】
DSV制御ビット決定部３１において、加算部４２は、入力された入力データ列の所定の位置（DSV位置）に、DSV制御ビットの第１の候補ビットとして「０」を挿入して、DSV制御ビット挿入ビット列の第１の候補であるデータ列（以下、第１の候補ビット挿入ビット列と称する）を生成し、これを1,7PP変調部４５に供給する。
【００６６】
1,7PP変調部４５は、この第１の候補ビット挿入ビット列を、例えば上述した表２の1,7PPのテーブルに従って、符号列（以下、他の符号列と区別するため、第１の候補符号列と称する）に変調し、加算部４８に供給する。
【００６７】
加算部４８において、所定のタイミングで、1,7PP変調部４５より供給された第１の候補符号列の所定の位置に、Frame Sync（同期信号）を挿入し、NRZI化部５１に供給する。
【００６８】
例えば、この例においては、上述したように、表２の1,7PPテーブルが利用されるが、この1,7PPのテーブルには、Frame Syncを挿入させるためのterminationテーブルが記載されており、このterminationテーブルに基づいて、1,7PP変調部４５は終端処理を行う。
【００６９】
即ち、終端処理とは、1,7PP変調部４５によって生成された符号列のうち、Frame Syncを挿入させたい位置の直前位置において、データ列を区切り、そこでテーブル変換処理（変調処理）を終了させる処理である。
【００７０】
1,7PPテーブルは、可変長構造であるため、テーブル変換の終了位置は可変となる。そこで、変調装置３は、上述したterminationテーブルを必要に応じて使用することにより、任意の偶数単位のデータ列位置において、テーブル変換処理を終了させることができる。
【００７１】
従って、加算部４８において、テーブル変換処理が終了されたタイミングで、そのテーブル変換の終了位置の直後の位置に、所定チャネルビット数のFrame Syncが挿入される。なお、上述したように、このFrame Syncは、他の符号列とは区別されることが可能な所定のパターン（変換テーブルの変換コードとしては存在しないユニークなパターン）を含んでいる。
【００７２】
なお、この例においては、上述した加算部４８、並びに後述する加算部４９および加算部６５において挿入されるそれぞれのFrame Syncは、同一のFrame Syncが挿入されるものとする。
【００７３】
NRZI化部５１は、加算部４８より供給された第１の候補符号列を、NRZI化して記録符号列（以下、他の記録符号列と区別するため、第１の候補記号符号列と称する）として、区間DSV演算部５３に供給する。
【００７４】
区間DSV演算部５３は、この第１の候補記録符号列に基づいて、所定のDSV区間のDSV値（以下、他のDSV値と区別するため、区間DSV値と称する）を演算し、加算部５６に供給する。
【００７５】
加算部５６は、この第１の候補記録符号列の区間DSV値と、後述する累積DSV演算部５５から供給されるいままでの累積DSV値とを加算して、比較部５８に供給する。
【００７６】
一方、加算部４３は、入力された入力データ列の所定の位置（DSV位置）に、DSV制御ビットの第２の候補ビットとして「１」を挿入して、DSV制御ビット挿入ビット列の第２の候補であるデータ列（以下、第２の候補ビット挿入ビット列と称する）を生成し、1,7PP変調部４６に供給する。1,7PP変調部４６に供給された第２の候補ビット挿入ビット列は、上述した第１の候補ビット挿入ビット列と同様に、1,7PP変調部４６により符号列（以下、他の符号列と区別するために第２の候補符号列と称する）に変調され、所定のタイミングで（所定の位置に）、加算部４９においてFrame Syncが挿入され、またNRZI化部５２によりNRZI化され記録符号列（以下、他の記録符号列と区別するために第２の候補記録符号列と称する）となり、区間DSV演算部５４に供給される。
【００７７】
区間DSV演算部５４は、この第２の候補記録符号列に基づいて、所定のDSV区間の区間DSV値を演算し、加算部５７に供給する。
【００７８】
加算部５７は、この第２の候補記録符号列の区間DSV値と、後述する累積DSV演算部５５から供給されるいままでの累積DSV値とを加算して、比較部５８に供給する。
【００７９】
このように、比較部５８には、入力データ列にDSV制御ビットの候補として「０」を挿入したデータ列（第１の候補ビット挿入ビット列）に対する累積DSV値、および入力データ列にDSV制御ビットの他の候補として「１」を挿入したデータ列（第２の候補ビット挿入ビット列）に対する累積DSV値がそれぞれ供給される。
【００８０】
比較部５８は、これら２つの累積DSV値の絶対値を比較し、絶対値が小さい累積DSV値を持つデータ列（第１または第２の候補ビット挿入ビット列）を選択し、選択したデータ列に挿入されている第１または第２の候補DSV制御ビット（第１の候補ビット挿入ビット列ならば「０」、第２の候補ビット挿入ビット列ならば「１」）を、入力データ列に実際に挿入されるDSV制御ビットとして決定する。具体的には、比較部５８は、AND演算部６２に、決定したDSV制御ビットに対応するDSV制御ビット選択信号（「１」または「０」の信号）を供給する。
【００８１】
また、比較部５８は、選択したデータ列の累積DSV値を、累積DSV演算部５５に供給する。
【００８２】
累積DSV演算部５５は、この比較部５８より供給された累積DSV値を入力し、これを累積DSV値として確定し、次の第１および第２の候補記録符号列の区間DSV値が加算部５６または加算部５７にそれぞれ供給されてくると、それが供給される直前に確定した累積DSV値を加算部５６または加算部５７にそれぞれ供給する。
【００８３】
なお、上述したように、いま外部に出力された記録符号列に対応する最終累積DSV値が所定の範囲を超えていると判定された場合、累積DSV検査部３７より異常信号が、累積DSV演算部５５に対して供給されてくる。そこで、累積DSV演算部５５は、それを入力し、いま確定されている累積DSV値を０にリセット、または所定の初期値にセットする。
【００８４】
遅延処理部３２において、加算部６０は、入力部３８より供給された入力データ列の所定の位置（DSV位置）に、DSV制御ビットの確定前の仮の値として「０」を挿入して、新たなデータ列（他のデータ列と区別するため、以下仮のDSV制御ビット挿入ビット列と称する）を生成し、DSV区間遅延用シフトレジスタ６１に供給する。
【００８５】
即ち、この仮のDSV制御ビット挿入ビット列と、上述した加算部４２において生成される第１の候補ビット挿入ビット列とは、同一のデータ列である。
【００８６】
なお、この例においては、DSV制御ビットの確定前の仮の値として「０」が挿入されたが、後述する決定DSV制御ビット挿入部３３内の論理回路の組み合わせが変更されれば、「１」が挿入されてもよい。ただし、この場合における仮のDSV制御ビット挿入ビット列は、上述した加算部４３において生成される第２の候補ビット挿入ビット列と同一のデータ列になる。
【００８７】
DSV区間遅延用シフトレジスタ６１は、この仮のDSV制御ビット挿入ビット列を、所定の遅延時間だけ遅延させて、決定DSV制御ビット挿入部３３に供給する。
【００８８】
DSV区間遅延用シフトレジスタ６１は、DSV制御区間であるｘビット相当の遅延に加え、必要に応じて回路遅延分の遅れαビット分の遅延（例えば、図５に示される回路遅延分αに相当する遅延）に対応するレジスタ数を有している。
【００８９】
なお、遅延処理部３２の加算部６０とシフトレジスタ６１との順序は、逆にされてもよい。即ち、加算部６０は、シフトレジスタ６１により遅延された入力データ列に、DSV制御ビットの確定前の仮の値として「０」を挿入して、仮のDSV制御ビット挿入ビット列を生成し、決定DSV制御ビット挿入部３３に供給してもよい。
【００９０】
決定DSV制御ビット挿入部３３において、AND演算部６２は、DSV制御ビットポジションゲート６４より所定のタイミングで供給されてくる「１」と、上述した比較部５８より供給されてくる「０」または「１」のDSV制御ビット選択信号とのAND（論理積）を演算し、その論理演算結果をOR演算部６３に供給する。
【００９１】
OR演算部６３は、AND演算部６２から供給されてくる演算結果（「１」または「０」）と、DSV区間遅延用シフトレジスタ６１より供給されてくる仮のDSV制御ビット挿入ビット列の所定のビットデータとのOR（論理和）を演算し、その論理演算結果を1,7PP変調部３４に供給する。
【００９２】
なお、遅延処理部３２（DSV区間遅延用シフトレジスタ６１）が、仮のDSV制御ビット挿入ビット列のDSV位置に対応するビットデータ（加算部６０においてDSV制御ビットの確定前の仮の値として挿入された「０」）を、OR演算部６３に供給した場合、上述したDSV制御ビットポジションゲート６４は、そのタイミングで
、「１」をAND演算部６２に供給する。
【００９３】
従って、上述したように、AND演算部６２に対して、DSV制御ビット選択信号として「１」が供給されてくるとともに、かつDSV制御ビットポジションゲート６４より「１」が供給されてきた場合（OR演算部６３にDSV位置に対応するビットが供給されてきた場合）、AND演算部６２は、それの論理演算結果である「１」をOR演算部６３に供給する。
【００９４】
即ち、OR演算部６３は、このAND演算部６２より供給されてくる「１」と、遅延処理部３２より供給されてくるDSV位置に対応するビットデータ、即ち、加算部６０において仮のDSV制御ビットとして挿入されてくる「０」を入力し、それらのORを演算し、その論理演算の結果である「１」を1,7PP変調部３４に供給する。
【００９５】
換言すると、DSV制御ビット決定部３１により確定されたDSV制御ビットが「１」の場合、決定DSV制御ビット挿入部３３は、加算部６０においてDSV位置に挿入された「０（DSV制御ビットの確定前の仮の値）」を、「１（DSV制御ビット決定部３１により決定されたDSV制御ビット）」に変換する。
【００９６】
一方、DSV制御ビット決定部３１により確定されたDSV制御ビットが「０」の場合、決定DSV制御ビット挿入部３３は、加算部６０においてDSV位置に挿入された「０（DSV制御ビットの確定前の仮の値）」をそのままDSV制御ビットとして利用する（何も変換しない）。
【００９７】
このように、決定DSV制御ビット挿入部３３は、DSV制御ビット決定部３１により確定されたDSV制御ビットを、仮のDSV制御ビット挿入ビット列のDSV位置（DSV制御ビットの確定前の仮の値が挿入されている位置）に挿入して、DSV制御ビット挿入ビット列を生成し、1,7PP変調部３４に供給する。
【００９８】
1,7PP変調部３４は、上述した1,7PP変調部４５および1,7PP変調部４６と同一構成であり、また同期信号挿入部３５の加算部６５は、上述した加算部４８および加算部４９と同一構成であるため、それらの説明は省略する。
【００９９】
また、NRZI化部３６、および累積DSV演算部３７についても、上述したので、それらの説明を省略する。
【０１００】
なお、図４の変調部３４と図５の1,7PP変調部３４とは同一の変調部であるが、特に1,7PP変調をすることを表すために、図５においては、1,7PP変調部３４と記述している。
【０１０１】
次に、図６のフローチャートを参照して、変調装置３の動作を説明する。
【０１０２】
いま、変調装置３に対して、図７に示されるような入力データ列７１が供給されてきたものとする。
【０１０３】
そこで、ステップＳ１１において、変調装置３は、この入力データ列７１を入力する。
【０１０４】
ただし、入力データ列７１の入力されるタイミングは、図８に示されるとおりである。即ち、1,7PP変調部３４より出力されるチャネルビット列（符号列）７４は、シリアル記録符号列として所定のクロック７５に同期して、１クロック毎に１符号語が常時出力されている。一方、入力データ列７１は、1,7PP変調部３４の変換率m/nに従って入力されている。具体的には、この例においては、変換率は２／３とされているので、符号語のデータ量３に対して、入力データ列７１のデータ語のデータ量は２となり、図８に示されるように、変調装置３は、２クロックの間に、入力データ列７１のうち、所定の２データ語だけを入力した後、１クロック分その入力を停止する。これにより、入力データと出力符号との変換率に関するずれを調整することができる。
【０１０５】
また、図７において、いま、入力データ列７１に対するDSV区間がｘビットとされ、このｘビットから構成される各データの最後に、DSV制御ビットが１ビット挿入されるものとする。なお、1,7PP変調部３４において変調される単位のデータ、即ちデータ語と区別するために、以下、このｘビットで構成されるデータを、データDk（ｋは、整数）と記述する。即ち、データＤｋのDSV位置は、データDkの終端の直後の位置となる。ただし、Frame  Syncが挿入されるデータD１は、DSV区間が短く設定されており、具体的には、ｘ−Ｆs×（2/3）ビット（Fsは、Frame  Syncのビット数）で構成されているものとする。
【０１０６】
図６に戻り、ステップS１２において、変調装置３は、DSV制御ビットを決定し、それを入力データ列７１の所定の位置に挿入し、図７に示されるようなDSV制御ビット挿入ビット列７２とする。
【０１０７】
具体的には、入力データ列７１の各データ語が、図８に示される順番で、DSV制御ビット決定部３１に供給されると、DSV制御ビット決定部３１は、それを入力し、入力したxビット分のデータ、即ちデータDkのDSV位置に挿入するDSV制御ビットを決定する。
【０１０８】
また、同時に、入力データ列７１は、図８に示される順番で、遅延処理部３２にも供給され、さらに所定の遅延時間だけ遅延されて、決定DSV制御ビット挿入部３３に供給される。
【０１０９】
決定DSV制御ビット挿入部３３は、遅延処理部３２よりデータDkのDSV位置のビットが供給されてきたタイミングで、DSV制御ビット決定部３１により決定されたデータDkのDSV制御ビット（「０」または「１」の１ビット）を、データDkのDSV位置に挿入しDSV制御ビット挿入ビット列７２として、1,7PP変調部３４に供給する。
【０１１０】
ステップS１３において、変調装置３は、DSV制御ビット挿入ビット列７２を、1,7PP変調し、所定の符号列とする。
【０１１１】
具体的には、上述したように（図８に示されるように）、入力されるデータは２データ語を単位として入力される（１クロック分休止される）ので、1,7PP変換部３４は、DSV制御ビット挿入ビット列７２のうち、２データ語を単位として変調する。即ち、1,7PP変換部３４は、３クロック（３チャネルビット）単位で処理を行う。このタイミングは、図示はしないがカウンタ等で構成することができる。
【０１１２】
また、1,7PP変換部３４におけるレジスタ構成は、図９に示されるようになる。なお、1,7PP変換部４５および1,7PP変換部４６のレジスタ構成も図９に示されるようになる。
【０１１３】
即ち、1,7PP変調部３４の入力用レジスタ８１（1,7PP変調部３４に供給されてくるDSV制御ビット挿入ビット列７２に対するレジスタ８１）、および出力用レジスタ８２（1,7PP変調部３４より出力される符号列７３に対するレジスタ８２）は、表2の1,7PPテーブルによりデータ語を変調する際に必要最低限のレジスタ数を有している。具体的には、入力用レジスタ８１のレジスタ数は１２ビットであり、また出力用レジスタ８２のレジスタ数は１８ビットとされている。また、図示はしないが、1,7PP変調部３４は、タイミング制御用レジスタを有している。
【０１１４】
このように、1,7PP変調部３４に要するレジスタ数は、データ語の変調のために必要な最小限のレジスタ数でよく、フォーマットのDSV間隔（この例においては、ｘビット相当の区間）には依存しない。換言すると、1,7PP変調部３４に要するレジスタは、DSV制御間隔部分の遅延量を考慮しないで構成されることができる。
【０１１５】
さて、1,7PP変調部３４は、入力されるデータ語が2ビット（拘束長i=1）の場合、図９に示される入力用レジスタ８１の[0,1]に各ビットをそれぞれ入れ、各ビットが代入された[0,1]を参照して、所定の条件に合致したときそれらを変調して、出力用レジスタ８２の[0,1,2]にチャネルビット値をそれぞれ入れる。
【０１１６】
同様に、1,7PP変調部３４は、入力されるデータ語が４ビット（拘束長i=2）の場合、各ビットが入れられた入力用レジスタ８１の[0,1,2,3]を参照して、所定の条件に合致したときそれらを変調して、出力用レジスタ８２の[0,1,2,3,4,5]にチャネルビット値をそれぞれ入れる。
【０１１７】
また、1,7PP変調部３４は、入力されるデータ語が６ビット（拘束長i=3）の場合、各ビットが入れられた入力用レジスタ８１の[0,1,2,3,4,5]を参照して、所定の条件に合致したときそれらを変調して、出力用レジスタ８２の[0,1,2,3,4,5,6,7,8]にチャネルビット値を入れる。
【０１１８】
さらに、拘束長最大時の場合、即ち入力されるデータ語が８ビット（拘束長i=4）の場合、1,7PP変調部３４は、各ビットが入れられた入力用レジスタ８１の[0,1,2,3,4,5,6,7]を参照して、所定の条件に合致したときそれらを変調して、出力用レジスタ８２の[0,1,2,3,4,5,6,7,8,9,10,11]にチャネルビット値をそれぞれ入れる。
【０１１９】
この他、1,7PP変調部３４は、Prohibit rmtrの部分の処理(110111-next_cbit:010)においても、入力用レジスタ８１の[0,1,2,3,4,5,6,7,8,9,10,11]を参照して、所定の条件に合致した時、出力用レジスタ８２の所定の位置にチャネルビット値の置換えを行う。
【０１２０】
このように、1,7PP変調部３４は、入力用レジスタ８１および出力用レジスタ８２を利用して、DSV制御ビット挿入ビット列７２を1,7PP変調し、チャネルビット列（符号列）として、同期信号挿入部３５に供給する。
【０１２１】
ステップＳ１４において、変調装置３は、1,7PP変調部３４より出力される符号列の所定の位置に、Frame  Syncを挿入し、図７に示される符号列（チャネルビット列）７３を生成する。
【０１２２】
具体的には、同期信号挿入部３５は、1,7PP変調部３４において、上述した終端処理が行われた場合、直後のデータDk（この例においては、データD１）の先頭部に、Frame  Sync（同期信号）を挿入し、図７に示される符号列（チャネルビット列）７３としてNRZI化部３６に供給する。
【０１２３】
このように、符号列７３は、Frame Syncが挿入された後も、等しい間隔（スパン１＝スパン２＝スパン３）でDSV制御ビットが挿入され、適切なDSV制御が行われることができる。
【０１２４】
より具体的には、1,7PP変調部３４は、終端処理を行った場合、その出力を停止し、同時に同期信号挿入部３５の加算部６５は、セレクタを切換えて、所定の長さのFrame  Syncを加える。そして、Frame  Syncが加えられると、加算部６５はセレクタを切換え（元に戻し）、1,7PP変調部３４は、その出力を再開する（符号列７４を同期信号挿入部６５に供給する）。
【０１２５】
なお、Frame  Syncの挿入方法の一例として、上述したような方法を説明したが、その方法は限定されず、例えば、1,7PP変調部３４は、終端処理を行った後、予め用意されている所定のFrame  Sync長と同一の、仮の符号列を同期信号挿入部３５に供給し、同期信号挿入部３５は、この仮の符号列を、所定のFrame  Syncと置き換えるようにしてもよい。
【０１２６】
ステップＳ１５において、変調装置３は、符号列７３を、NRZI化し記号符号列とし、それを外部に出力する。
【０１２７】
具体的には、NRZI化部３６は、同期信号挿入部３５より供給されてくる符号列７３を、NRZI化して記録符号列として、外部に出力するとともに、累積DSV検査部３７に出力する。
【０１２８】
累積DSV検査部３７は、NRZI化部３６より供給されてくる記号符号列を入力し、最終累積DSV値を演算し、演算した最終累積DSV値が所定の範囲内であるか否かを判定し、所定の範囲内ではないと判定した場合、その旨をDSV制御ビット決定部３１の累積DSV演算部５５に供給する。このとき、累積DSV演算部５５は、いままで演算していた累積DSV値を０にリセットするか、または所定の初期値にセットする。
【０１２９】
なお、DSV制御ビット決定部３１の累積演算部５５に供給される累積DSV値は、図５に示されるような比較部５８からの値以外に、例えば、上述した累積DSV検査部３７により演算された最終累積DSV値でもよい。即ち、累積DSV検査部３７により演算された最終累積DSV値が、所定のタイミングで、累積DSV演算部５５に供給されることで、累積DSV演算部５５は、上述した動作と同様な動作を実行することができる。
【０１３０】
また、NRZI化部３６より出力される符号列は、この例においては記録符号列とされたが、出力結果が伝送される場合には、伝送符号列とされる。この場合、変調装置３の動作に変更はない。
【０１３１】
上述したように、本発明の変調装置３においては、図９に示されるように、1,7PP変調部３４、1,7PP変調部４５、および1,7PP変調部４６のレジスタ（入力用レジスタ８１および出力用レジスタ８２）のレジスタ数は、1,7PP変調部分が独立な構成であるため、データ語を1,7PP変調する際に最小限必要なだけのレジスタ数でよく、DSV制御間隔に依存しない。一方、従来の変調装置（例えば、図２の変調装置２）においては、変調部２２が有しているレジスタのレジスタ数は、図３に示されるように、DSV制御間隔に相当する数だけ必要とされる。
【０１３２】
また、遅延処理部３２のレジスタは、DSV制御間隔相当のチャネルビット列と、回路遅延分αの合計分のレジスタ数を有するDSV区間遅延用シフトレジスタ６１）のみでよい（１本のみでよい）。
【０１３３】
このように、本発明の変調装置３は、必要なレジスタが従来よりもコンパクトに構成されることができ、その結果、製造者は、変調装置３の回路のコンパクト化を行うことができる。また、レジスタ数が減少されることで、例えば低消費電力化を実現することができる。
【０１３４】
特に、例えばDSV制御間隔が増大したり、また、データ語から符号語への変換テーブルが小さくなったりすると、変調装置３を使用するメリットがより顕著となる。
【０１３５】
上述した一連の処理は、ハードウエアにより実行させることもできるが、ソフトウエアにより実行させることもできる。この場合、例えば、変調装置４は、図１０に示されるようなパーソナルコンピュータにより構成される。
【０１３６】
図１０において、CPU１０１は、ROM１０２に記憶されているプログラム、または記憶部１０８からRAM１０３にロードされたプログラムに従って各種の処理を実行する。RAM１０３にはまた、CPU１０１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【０１３７】
CPU１０１、ROM１０２、およびRAM１０３は、バス１０４を介して相互に接続されている。このバス１０４にはまた、入出力インタフェース１０５も接続されている。
【０１３８】
入出力インタフェース１０５には、キーボード、マウスなどよりなる入力部１０６、ディスプレイなどよりなる出力部１０７、ハードディスクなどより構成される記憶部１０８、モデム、ターミナルアダプタなどより構成される通信部１０９が接続されている。通信部１０９は、インターネットを含むネットワークを介しての通信処理を行う。
【０１３９】
入出力インタフェース１０５にはまた、必要に応じてドライブ１１０が接続され、磁気ディスク１２１、光ディスク１２２、光磁気ディスク１２３、或いは半導体メモリ１２４などが適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部１０８にインストールされる。
【０１４０】
一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。
【０１４１】
この記録媒体は、図１０に示されるように、装置本体とは別に、ユーザにプログラムを供給するために配布される、プログラムが記憶されている磁気ディスク１２１（フロッピディスクを含む）、光ディスク１２２（CD-ROM(Compact Disk-Read Only Memory),DVD(Digital Versatile Disk)を含む）、光磁気ディスク１２３（ＭＤ（Mini-Disk）を含む）、もしくは半導体メモリ１２４などよりなるパッケージメディアにより構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに供給される、プログラムが記憶されているROM１０２や、記憶部１０８に含まれるハードディスクなどで構成される。
【０１４２】
なお、本明細書において、記録媒体に記憶されるプログラムを記述するステップは、含む順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【図面の簡単な説明】
【０１４３】
【図１】従来の変調装置の構成例を示すブロック図である。
【図２】他の従来の変調装置の構成例を示すブロック図である。
【図３】図２の変調装置の変調部におけるレジスタ構成例を示す図である
【図４】本発明が適用される変調装置の構成例を示すブロック図である。
【図５】図４の変調装置の構成例の詳細を示すブロック図である。
【図６】図４の変調装置の動作を説明するフローチャートである。
【図７】図４の変調装置において変調されるデータ列の各段階のデータフォーマットを説明する図である。
【図８】図４の変調装置に入力されるデータのタイミングを説明する図である。
【図９】図４の変調装置の変調部におけるレジスタ構成例を示す図である。
【図１０】他の本発明が適用される変調装置の構成例を示すブロック図である。
【符号の説明】
【０１４４】
３  変調装置，  ３１  DSV制御ビット決定部，  ３２  遅延処理部，  ３３  決定DSV制御ビット挿入部，  ３４，４５，４６  1,7PP変調部，  ３５  同期信号挿入部，  ３６,５１，５２  NRZI化部，  ３７  累積DSV検査部，  ３８  入力部，  ４２，４３，４８，４９，５６，５７，６０，６５  加算部，５３，５４  区間ブロックDSV演算部，  ５５  累積DSV演算部，  ５８  比較部，  ６１  DSV区間遅延シフトレジスタ，  ６２  AND演算部，  ６３  OR演算部，  ６４  DSV制御ビットポジションゲート，  ７１  入力データ列，  ７２  DSV制御ビット挿入ビット列，  ７３  チャネルビット列，  ８１  入力用レジスタ，  ８２  出力用レジスタ
【図１】
2006197626.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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