(57)【要約】【課題】  システム全体として高いデータ伝送能力および演算処理能力を有する多重プロセッサを提供すること。【解決手段】  光通信機能を有する、互いに協働可能な複数のプロセッサとしての機能モジュール１１〜１４と、前記複数のプロセッサ同士を接続する光伝送路２１とを備えた多重プロセッサとしての並列演算装置１００であって、複数の機能モジュール１１、１２、１３のうち、第１の情報処理能力を有する第１の機能モジュール１１は、第１の情報処理量が入力された時に、前記第１の情報処理能力に基づいて前記第１の情報処理量の処理を完了できるか判断する機能を有し、処理が完了できないと判断した場合、前記第１の情報処理量から前記第１の情報処理能力に基づく情報処理量を引いてなる第２の情報処理量を、他の機能モジュールのうちの少なくとも一つに出力する機能を有する。【選択図】  図１１
2006053662.tif 000002
【特許請求の範囲】
【請求項１】
光通信機能を有する、互いに協働可能な複数のプロセッサと、
前記複数のプロセッサ同士を接続する光伝送路とを備えた多重プロセッサ。
【請求項２】
前記光伝送路上に設けられ、前記複数のプロセッサ間の光通信を制御する波長ルータをさらに備えた、請求項１に記載の多重プロセッサ。
【請求項３】
前記プロセッサは、
複数の波長の光を出射する少なくとも一つのレーザ素子と、
前記複数の波長の光をフィルタリングして所定波長の光にするフィルタと、
前記所定の波長の光を受光する受光素子とを有する、請求項１に記載の多重プロセッサ。
【請求項４】
前記波長ルータは、複数の入力ポートおよび複数の出力ポートを有しており、
前記波長ルータは、前記複数の入力ポートのいずれか一つに入力された光の波長に応じて、その入力された光を、前記複数の出力ポートのうち、一義的に決定されたいずれかに出力する機能を有する、請求項３に記載の多重プロセッサ。
【請求項５】
前記光伝送路は、前記複数のプロセッサ同士のそれぞれに対し独立した数だけ設けられている、請求項１に記載の多重プロセッサ。
【請求項６】
前記複数のプロセッサの全部または一部は、互いに非同期で動作する、請求項１に記載の多重プロセッサ。
【請求項７】
前記プロセッサは、その内部で互いに電気的に通信する複数の部品を有するシステムインパッケージ構成を有する、請求項１に記載の多重プロセッサ。
【請求項８】
前記システムインパッケージは、
前記光伝送路が接続される内部入出力端子と、前記内部入出力端子に接続された演算処理部とを有し、
前記演算処理部は、制御部と、記憶部と、情報処理を実行するアプリケーションプロセッサ部とを有する、請求項７に記載の多重プロセッサ。
【請求項９】
前記システムインパッケージは、さらに、前記演算処理部に接続された外部入出力端子を備えている、請求項７に記載の多重プロセッサ。
【請求項１０】
前記複数のプロセッサのうち、第１の情報処理能力を有する第１のプロセッサは、第１の情報処理量が入力された時に、前記第１の情報処理能力に基づいて前記第１の情報処理量の処理を完了できるか判断する機能を有し、
前記処理が完了できないと判断した場合、前記第１の情報処理量から前記第１の情報処理能力に基づく情報処理量を引いてなる第２の情報処理量を、前記第１のプロセッサ以外の、前記複数のプロセッサのうちの少なくとも一つに出力する機能を有する、請求項１に記載の多重プロセッサ。
【請求項１１】
前記第２の情報処理量が入力された、前記第１のプロセッサ以外の前記複数の少なくとも一つのプロセッサは、自らの第２の情報処理能力に基づき、前記第２の情報処理量の処理を管理用できるかどうかを判断する機能を有し、
前記処理が完了できないと判断した場合、前記第２の情報処理量から前記第２の情報処理能力に基づく情報処理量を引いてなる第３の情報処理量を、自分自身および前記第１のプロセッサ以外の、前記複数のプロセッサのうちの少なくとも一つに出力する機能を有する、請求項１２に記載の多重プロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば並列演算装置、光機能デバイスとして利用可能な多重プロセッサに関する。
【背景技術】
【０００２】
近年のエレクトロニクス機器の小型化、高機能化に伴い、１チップの半導体デバイスに数多くの機能を搭載させたシステムＬＳＩを用いて、高密度・高機能実装を実現するシステム・オン・チップ（ＳｏＣ）が注目を浴びている（例えば、特許文献１）。ＳｏＣでは、複数の機能のそれぞれを機能ブロックとして１チップ化して、機能ブロック間は内部データバスで接続されているので、動作の高速化を図ることができる。
【０００３】
ＳｏＣを用いた場合、種々のメリットが得られる一方で、コストや設計開発の時間等の観点からみるとデメリットも大きい。すなわち、半導体集積回路における回路規模が大きくなるため、開発工数の増大やデバックの煩雑さの増大などが大きな問題となる。また、必要な部品をすべて半導体集積回路として形成する必然性がない場合もあり、加えて、製品のバージョンアップ等に応じて、その都度、設計開発を行うとすると開発コストの増大や製品の納期の遅延が生じやすくなる。また、コストの面で製品に実装できない場合も生じる。
【０００４】
そのような中、ＳｏＣとは別に、一つ以上の半導体チップと複数の能動部品や受動部品とによって一つのパッケージ品を構成して、高密度・高機能実装を実現するシステム・オン・パッケージ（ＳｉＰ）も盛んに研究・開発されている（例えば、特許文献２）。ＳｉＰによれば、ＳｏＣと比べると、ある程度の実装面積は必要になるものの、個々の完成したデバイスを利用できるため、コストや設計開発の時間等においてメリットが大きい。
【０００５】
しかしながら、ＳｉＰを用いた場合、半導体チップのような電子部品は、配線基板を介して互いに接続されているため、たとえ半導体チップ内でのデータ伝達速度が如何に速くても全体としては遅くなってしまう。つまり、ＳｏＣでは、１チップ内に配置された機能ブロック間は内部データバスで接続されているので高速データ転送が可能であるが、ＳｉＰでは配線基板を介しているため、配線基板のデータ転送速度が律速となってしまい、必然的に遅くなる。
【０００６】
このように、ＳｏＣおよびＳｉＰのいずれにおいても問題を有しており、その問題を解決することは現実問題として難しいのが実情である。
【０００７】
一方、単一のプロセッサによる演算処理でなく、上述したＳｏＣを用いてなるプロセッサを複数連結して、それらを同時並列に実行させることによって効率的な実行をめざす並列コンピュータシステムが、計算能力の増大に対する要求に応える手段として、その利用が検討されている（例えば、特許文献３）。
【特許文献１】特開２００３−１８８３５１号公報
【特許文献２】特開２００３−１３３５０７号公報
【特許文献３】特開平６−３０９２８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したような並列コンピュータシステムでは、複数のプロセッサを連結するがゆえに、各プロセッサ間の伝達が遅くなるという問題を持っている。つまり、半導体素子（プロセッサ）内部のデータバスのデータ伝送能力と比較して、外部のデータバスのデータ伝送能力が低いため、そこがボトルネックとなり、システム全体として見ると、演算処理能力は発揮しきれていない。
【０００９】
本発明は、そのような課題に鑑みてなされたものであり、システム全体として高いデータ伝送能力および演算処理能力を有する多重プロセッサを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、第１の本発明は、光通信機能を有する、互いに協働可能な複数のプロセッサと、
前記複数のプロセッサ同士を接続する光伝送路とを備えた多重プロセッサである。
【００１１】
また、第２の本発明は、前記光伝送路上に設けられ、前記複数のプロセッサ間の光通信を制御する波長ルータをさらに備えた、第１の本発明の多重プロセッサである。
【００１２】
また、第３の本発明は、前記プロセッサは、
複数の波長の光を出射する少なくとも一つのレーザ素子と、
前記複数の波長の光をフィルタリングして所定波長の光にするフィルタと、
前記所定の波長の光を受光する受光素子とを有する、第１の本発明の多重プロセッサである。
【００１３】
また、第４の本発明は、前記波長ルータは、複数の入力ポートおよび複数の出力ポートを有しており、
前記波長ルータは、前記複数の入力ポートのいずれか一つに入力された光の波長に応じて、その入力された光を、前記複数の出力ポートのうち、一義的に決定されたいずれかに出力する機能を有する、第３の本発明の多重プロセッサである。
【００１４】
また、第５の本発明は、前記光伝送路は、前記複数のプロセッサ同士のそれぞれに対し独立した数だけ設けられている、第１の本発明の多重プロセッサである。
【００１５】
また、第６の本発明は、前記複数のプロセッサの全部または一部は、互いに非同期で動作する、第１の本発明の多重プロセッサである。
【００１６】
また、第７の本発明は、前記プロセッサは、その内部で互いに電気的に通信する複数の部品を有するシステムインパッケージ構成を有する、第１の本発明の多重プロセッサである。
【００１７】
また、第８の本発明は、前記システムインパッケージは、
前記光伝送路が接続される内部入出力端子と、前記内部入出力端子に接続された演算処理部とを有し、
前記演算処理部は、制御部と、記憶部と、情報処理を実行するアプリケーションプロセッサ部とを有する、第７の本発明の多重プロセッサである。
【００１８】
また、第９の本発明は、前記システムインパッケージは、さらに、前記演算処理部に接続された外部入出力端子を備えている、第７の本発明の多重プロセッサである。
【００１９】
また、第１０の本発明は、前記複数のプロセッサのうち、第１の情報処理能力を有する第１のプロセッサは、第１の情報処理量が入力された時に、前記第１の情報処理能力に基づいて前記第１の情報処理量の処理を完了できるか判断する機能を有し、
前記処理が完了できないと判断した場合、前記第１の情報処理量から前記第１の情報処理能力に基づく情報処理量を引いてなる第２の情報処理量を、前記第１のプロセッサ以外の、前記複数のプロセッサのうちの少なくとも一つに出力する機能を有する、第１の本発明の多重プロセッサである。
【００２０】
また、第１１の本発明は、前記第２の情報処理量が入力された、前記第１のプロセッサ以外の前記複数の少なくとも一つのプロセッサは、自らの第２の情報処理能力に基づき、前記第２の情報処理量の処理を管理用できるかどうかを判断する機能を有し、
前記処理が完了できないと判断した場合、前記第２の情報処理量から前記第２の情報処理能力に基づく情報処理量を引いてなる第３の情報処理量を、自分自身および前記第１のプロセッサ以外の、前記複数のプロセッサのうちの少なくとも一つに出力する機能を有する、第１０の本発明の多重プロセッサである。
【発明の効果】
【００２１】
以上のような本発明によれば、システム全体として高いデータ伝送能力および演算処理能力を有する多重プロセッサを提供することができる。
【発明を実施するための最良の形態】
【００２２】
本願発明を説明する前に、本願発明者は、応用性または拡張性に優れた並列演算装置の構築に関し、最初に現在の状況について検討を行った。これについて、図１から図５を参照しながら説明する。
【００２３】
まず、並列演算装置に限らず演算装置（コンピュータ）は、データを入出力するために外部のネットワークに接続されてものが多く、それゆえ、通信機能が設置されている。図１は、典型的な通信系装置の実装階層を表している。
【００２４】
図１に示した実装階層を説明すると、通信系装置１１０を構成する要素の一つとして、ＬＳＩチップ（半導体素子）１０１があり、ＬＳＩチップ１０１が複数個集積されてＭＣＭ（マルチ・チップ・モジュール）１０２となり、そして、ＭＣＭ１０２はボード（プリント基板）１０３に実装される。そのボード１０３はバックプレーン１０４に実装され、バックプレーン１０４がネットワーク１０５に接続されている。今日では、大容量のデータを伝送するためにネットワーク１０５に光通信網が利用されることが多い。また、半導体素子の技術の進展とともに、ＬＳＩチップ１０１の高速化も進んでいる。
【００２５】
今後は、ネットワーク１０５の伝送速度は１０ＧＨｚから４０ＧＨｚへと大きくなり、そして、ＬＳＩチップの動作速度も、現在最高レベルの３ＧＨｚから、さらに１０ＧＨｚへと大きくなるのではないかと推測される。ネットワーク１０５とＬＳＩチップ１０１の速度の増大ばかり着目されることが多いが、実際には、装置１１０全体の処理速度は、当然、各階層間（１０１と１０２、１０２と１０３、１０３と１０４、１０４と１０５）の伝送速度にも依存している。つまり、ネットワーク１０５から仮にＧＨｚレベルのデータが入力されたからといって、それをそのままＬＳＩチップ１０１が処理できるものではなく、一旦、ＭＨｚレベルの伝送（１０４〜１０２）が行われた後、それがＬＳＩチップ１０１に入力されて、ＬＳＩチップ１０１内でＧＨｚレベルの演算処理が行われる。同様に、ＬＳＩチップ１０１内でＧＨｚレベルの演算処理が行われても、そのデータはＭＨｚレベルの伝送（１０４〜１０２）を経て、ネットワーク１０５へ出力される。
【００２６】
そのような中、本願発明者は、図２に示すように、ＬＳＩチップ１０１とネットワーク１０５とのスピードを連結（１０７）できるような装置を構築できれば、ＧＨｚレベルでの処理と伝送とをリンクした高性能の演算装置が実現できると考えた。この装置を用いれば、将来の４０ＧＨｚレベルの大容量伝送が実現し、そして、１０ＧＨｚの演算処理が実現した際におけるその相乗効果は一層魅力的なものとなる。さらには、現在のレベルにおいても、ＬＳＩチップ１０１とネットワーク１０５とのスピードを連結（１０７）できれば、ネットワーク１０５およびＬＳＩチップ１０１の新たな革新的な技術開発を待たずに、ＧＨｚレベルでの処理と伝送とを備えた演算装置が実現でき、その点でも魅力的である。
【００２７】
また、別の側面にも本願発明者は着目した。以下、説明する。
【００２８】
今日、ＬＳＩチップ１０１、ＭＣＭ１０２、ボード１０３等の設計は、アプリケーションごとに行われている。つまり、各アプリケーション専用のボード等が設計されるため、図３（ａ）に示すように、アプリケーションＡにはそれ専用のボード２０１、アプリケーションＢにもそれ専用のボード２０２、そして、アプリケーションＣにもそれ専用のボード２０３の設計が行われる。アプリケーションごとの個別設計はそれだけ手間と日数が必要となる。
【００２９】
一方、図３（ｂ）に示すように、全てのアプリケーションに対応した超高機能モジュール２１０を設計することも可能であるが、この場合、基本的に、各アプリケーションの最高スペックを満たすものを設計することとなるため、設計が難しくなることが多くなるとともに、コスト高になる傾向が強まる。
【００３０】
図３（ａ）および（ｂ）に示したいずれのアプローチも、フレキシブル性を欠いており、また、大規模投資にリスクを負う。すなわち、図３（ａ）に示したものでは、アプリケーション毎に専用のモジュール（例えばボード）を設計するので、その専用性ゆえにフレキシブル性が悪い。また、図３（ｂ）に示したものでは、全てのアプリケーションに対応できる専用のモジュール（例えばボード）を作ることを意味するので、それ以外の対応能力は実は少なく、そこに新たなアプリケーションに対応できるような機能を盛り込むことは実は困難である。そして、超高機能モジュール２１０は、１枚の単価が高くなるので、そのような単価の高いものを、各アプリケーション自体は安価なボードで機能実現できるものに対して、大量に製造することはリスクを負う結果に帰する。つまり、大規模投資を行うのを躊躇させてしまう背景が存在する。
【００３１】
また、並列コンピュータシステムは、複数のプロセッサを使用しているとはいえ、あるアプリケーションに対して最適な効率にて解答が求められるように回路構成を予め決定しておく方式を採用しているので、専用の演算処理を行うのには適しているが、通常の種々の用途に適用する場合においては応用性・拡張性に乏しいという欠点がある。
【００３２】
本願発明者は、本願発明の構成が、上記欠点をも解決することを以下に明らかにする。
【００３３】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施の形態に限定されない。
【００３４】
（実施の形態１）
図４に示した、本発明の実施の形態１による演算回路３００は、複数の特定機能ブロック３０１、３０２、３０３、３０４から構成されている。各特定機能ブロック３０１、３０２、３０３、３０４は、相互に接続されており、そして、各種アプリケーションに応じて組み合わせを決定する命令を発するプログラム部（ソフトウエア、ＲＯＭなどにより実現される）３０５からの命令を受ける。プログラム部３０５からの命令によって、各特定機能ブロック３０１、３０２、３０３、３０４は動的に組み合わせを変えることができる。
【００３５】
例えば、アプリケーションＡのときには特定機能ブロック３０１と３０２の組み合わせ、アプリケーションＢのときには特定機能ブロック３０３と３０４の組み合わせ、そして、アプリケーションＣのときには特定機能ブロック３０１、３０２、３０３および３０４の組み合わせで動作する。ここでは、各特定機能ブロックは、並列処理を行うので、仮に低性能の特定機能ブロックの組み合わせでも、高性能（例えば、高速）の演算処理を実行することが可能である。
【００３６】
また、図４に示した構成では、４個の特定機能ブロックを用いた例を示したが、これに限らず、さらに何個でも特定機能ブロックを追加することが可能であるので、スケーラブルに能力をアップすることができる。換言すると、３個以上の特定機能ブロックを用いるのであれば、特定機能ブロックを追加して、必要とされる能力に達成するようにすればよく、そして、特定機能ブロック自体は汎用品を用いることができるので、低コストで高性能の演算装置を構築することができる。
【００３７】
図４に示した演算回路３００をＳｏＣで実現することも可能であるが、現実のメリットを考慮すると、ＳｉＰで実現することが魅力的である。すなわち、ＳｏＣで実現した場合、汎用ＩＰを用いた特定機能ブロック３０１、３０２、３０３、３０４から演算回路３００を構築したとしても、やはり、それを作製するにはマスク設計等のコストアップの要因が大きく、結局、全てのアプリケーションに対応した高機能モジュールと同じような製品になってしまうおそれがあるからである。
【００３８】
そのようなことを考え、本願発明者は、図５に示すような構成を考えた。図５に示した演算回路３００では、特定機能ブロック３０１、３０２、３０３、３０４として機能する複数のチップを基板３０７上に実装して、各チップは相互に接続されている。図４に示した構成と同様に、プログラム部３０５によってアプリケーション毎にチップの組み合わせは決定され、そして、並列演算処理も行うことができる。チップには汎用チップ（汎用ＬＳＩチップ）を用いることができる。図５に示した例では、外部入出力部（外部Ｉ／Ｏ部）３０６が設けられており、外部Ｉ／Ｏ部３０６はネットワークに接続されて、それによって、大容量のデータをダイレクトに伝送することを可能にしている。
【００３９】
ここでネックとなるのが、従来の技術にて説明したように、各チップ（特定機能ブロック）３０１〜３０４間の伝送速度である。この伝送速度が遅ければ、結局は高性能の演算処理を行うことは難しくなり、また、各種アプリケーションに応じて、各チップがリアルタイムに協働して行う並列演算処理を実行することも難しくなる。
【００４０】
そこで、本願発明者は、特定機能ブロック３０１〜３０４間を接続する配線として、通常のプリント基板に使用される電気配線ではなく、光配線を適用することにした。基板３０７に光配線を設けることにより、各チップ間の伝送速度を高速（例えば、ＧＨｚレベル）することが可能となる。光配線は、光ファイバや光導波路（ＰＬＣ）のような光伝送路から構成することができる。なお、以下の説明において「光伝送路」とは、光を伝送することが可能な線状の部材のことをいうものとする。
【００４１】
次に、図６から図１８を参照しながら、本発明の実施の形態１について説明する。図６は、本実施の形態に係る並列演算装置１００の構成を模式的に示している。
【００４２】
本実施の形態の並列演算装置１００は、互いに光通信する複数の機能モジュール１１、１２、１３、１４から構成された並列演算システムである。各機能モジュールは、光入出力端子（不図示）と、光入出力端子に接続された演算回路（不図示）とを有している。各機能モジュール１１、１２、１３、１４の光入出力端子は、光伝送路２１から構成された内部ネットワーク２０に接続されており、それゆえ、各機能モジュールは、内部ネットワーク２０を介して相互に光接続されている。なお、並列演算装置１００は、本発明の多重プロセッサに相当し、機能モジュール１１、１２、１３、１４は本発明の複数のプロセッサに相当する。
【００４３】
複数の機能モジュール１１、１２、１３、１４の少なくとも一つは、外部ネットワーク２４へ接続するための外部端子（不図示）を備えている。外部ネットワーク２４と接続する外部端子は、電気端子（電気信号入出力端子）でも、光端子（光信号入出力端子）でもよい。大容量データ伝送を行うためには、その外部端子は光端子（光入出力端子）であることが好ましい。なお、図６に示した構成では、全ての機能モジュール１１、１２、１３、１４が外部端子を持っており、いずれの機能モジュールも外部ネットワーク２４とのデータ送受信が可能な構成となっている。
【００４４】
本実施の形態の機能モジュール１１、１２、１３、１４は、それぞれ、システムインパッケージ（ＳｉＰ）によって構築されており、各機能モジュール１１、１２、１３、１４は、基板１７に配置されている。機能モジュール１１、１２、１３、１４を接続する光伝送路２１は、基板１７上に配置されているか、基板１７に内蔵されて配置されている。また、各機能モジュール１１、１２、１３、１４を基板１７に内蔵して配置することも可能である。
【００４５】
図７は、本実施の形態の機能モジュール１１、１２、１３、１４の、システムインパッケージ（ＳｉＰ）としての構成図を示している。このＳｉＰ１０は、光入出力端子（光Ｉ／Ｏ）を備えた光−電気変換可能なＳｉＰ（ＯＥ−ＳｉＰ）である。
【００４６】
具体的に説明すると、ＳｉＰ１０は、光伝送路２１が接続される内部入出力端子（内部Ｉ／Ｏ）３６と、内部入出力端子３６に接続された演算処理部とから構成されている。演算処理部は、それぞれチップとしての制御部３１、記憶部３２、および、情報処理を実行するアプリケーションプロセッサ部３３から構成されている。制御部３１は、制御ＬＳＩから構成されており、例えば、ＣＰＵ（中央演算装置）またはＭＰＵ（マイクロプロセッサユニット）である。記憶部３２は、メモリ（例えば、高速動作可能な半導体メモリ（ＤＲＡＭ、ＳＲＡＭなど）である。アプリケーションプロセッサ部３３は、典型的にはＤＳＰ（デジタルシグナルプロセッサ）であり、画像処理（例えば、動画像処理）、音声処理を行うことができる。これらが協働して動作して演算処理が実行される。
【００４７】
演算処理部を構成する各チップは、インターポーザ３０上に配置されてＳｉＰ（またはＭＣＭ）の構成となるが、それらのチップの一部または全部を積層したスタック構造のＳｉＰにすることも可能である。図７に示したＳｉＰ１０には、演算処理部に接続された外部端子（外部Ｉ／Ｏ）３７が設けられており、外部端子３７を通して外部ネットワーク（２２）と直接にデータ送受信することも可能である。本実施の形態では、ＳｏＣの構成ではなく、ＳｉＰの構成を用いているものの、信号の伝送速度はそれほど遅くない。これは、ＳｉＰ１０の直近まで信号劣化の少ない光伝送にて信号の伝送を行い、光電気変換後、極力短い配線長にて電気信号を送ることが可能だからであり、それゆえ、ＳｉＰの構成を用いていても高速伝送が可能となる。
【００４８】
ここで、制御部３１とアプリケーションプロセッサ部３３とを一つのチップにまとめた構成にすることも可能である。その場合、そのチップ（ＬＳＩチップ）は、制御の機能と、画像処理のような情報処理を実行する機能とを兼ねる。また、内部Ｉ／Ｏ３６と外部Ｉ／Ｏ３７とまとめた構成を採用することも可能である。なお、制御部３１とアプリケーションプロセッサ部３３と記憶部３２とを一つのチップ内に配置することも可能であるが、その場合には、システムＬＳＩの構成となるので、コスト面での利点が少し弱まる。また、アプリケーションプロセッサ部３３として機能するＤＳＰを複数設けることで、情報処理の能力を向上させることも可能である。
【００４９】
図７に示したＳｉＰ１０を複数連結して光機能デバイス１００にした構成を図８に示す。この光機能デバイス１００は、図６に示した並列演算装置１００の一例であるので、並列演算処理を実行させることができる。図８に示した構成では、ＳｉＰ１０としての昨日モジュール１１、１２、１３を３個設けた例を示しているが、図６に示したようにＳｉＰ１０を４個設けてもよいし、それ以上設けることも可能である。
【００５０】
ここで、外部ネットワーク２４から、所定のタスクがＳｉＰ１１の外部Ｉ／Ｏ３７に伝わると、光伝送路２１で接続された各機能モジュール１１、１２、１３が協働して演算処理を行い、その結果を再び外部ネットワーク２４へ伝送することができる。
【００５１】
次に、図９に、各構成要素を実装して光機能デバイス１００を構築した例を示す。以下、詳述する。
【００５２】
図９に示した光機能デバイス１００は、基板１７にＳｉＰ１０ａ、１０ｂが実装されて構成されている。基板１７は、光電気複合基板であり、この例では、光伝送路内蔵基板を示している。すなわち、内部ネットワークを構成する光伝送路２１が基板１７に内蔵されている。基板１７には、外部入出力光モジュール１９が接続されており、これにより、外部ネットワーク２４と接続可能となる。
【００５３】
なお、外部入出力光モジュール１９は、図７等の外部Ｉ／Ｏと同様の機能を実行し得るので、外部入出力光モジュール１９に外部Ｉ／Ｏ３７を統合してもよい。もちろん、外部入出力光モジュール１９と外部Ｉ／Ｏ３７とを光接続するような構成を採用することもできる。
【００５４】
図９におけるＳｉＰ１０ａは、光入出力ＳｉＰである。その断面構成の要部を図１０に示す。ＳｉＰ１０ａでは、インターポーザ（中間基板）３０に半導体素子（ロジックＬＳＩチップ、メモリなど）が配置されている。インターポーザ３０には、接続部材（例えば、半田ボール、バンプ）４１が形成されており、これを介して、ＳｉＰ１０は、基板１７の表面に形成された配線パターン（不図示）に実装されている。
【００５５】
インターポーザ３０の裏面には、電気−光変換素子（例えば、半導体レーザ）４３が設けられており、基板１７の方へ光を出射する。図１０に示した例では、基板１７の表面にレンズ４５が配置されて、その下方にはミラー（例えば、４５°ミラー）４７が設けられている。電気−光変換素子（例えば、半導体レーザ）４３から出射した光は、レンズ４５およびミラー４７によって、基板１７に内蔵された光伝送路２１に導入される。同様の構成で、電気−光変換素子４３として、受光素子（例えば、フォトダイオード）を用いれば、光伝送路２１から出射された光を受光素子に入射させることができる。つまり、このような構成にて、光信号を送受信することができる。
【００５６】
図９に示したＳｉＰ１０ｂも、ＳｉＰ１０ａと同様に、光入出力ＳｉＰであるが、より詳細には、光入出力三次元ＳｉＰの構成となっている。つまり、複数のチップが積層されて三次元構造となっており、積層構成を採用した分、実装面積の小さいＳｉＰである。なお、ＳｉＰ１０ｂでも、積層構成以外の部分は、図１０に示した構成を採用することができ、図１０に示した構成例のように、光伝送路２１と光接続することができる。なお、図９に示したＳｉＰ１０ａは、半導体素子４０に加えて、受動部品などの他の電子部品もインターポーザ３０上に含まれている。もちろん、ＳｉＰ１０ｂでも、受動部品などの他の電子部品をインターポーザ３０またはチップ上に搭載することができる。
【００５７】
次に、図１１から図１３を参照しながら、本実施の形態の光機能デバイス１００の光信号部の構成について説明する。
【００５８】
図１１は、本実施の形態の光機能デバイス１００のうち、内部ネットワーク２０およびその内部ネットワークに接続される部位を示している。
【００５９】
内部ネットワーク２０は、波長ルータ２２と、波長ルータ２２から延びる光伝送路２１とから構成されている。各ＳｉＰ１１、１２、１３、１４は、複数の波長の光を出射するレーザ素子２５と、レーザ素子２５からの光を合波する波長合波器２３とを光出力側に備えているとともに、光入力側にフィルタ２７と受光素子２６とを備えている。
【００６０】
なお、図１１では、理解しやすいように、１個の光入出力ＳｉＰについて、光出力側と光入力側に分けて、光出力側を左側、光入力側を右側に表示している。実際には、左側と右側はつながっており、光入力部と光出力部は１個のＳｉＰに配置されている。図７に示した構成と対応させると、図７における内部入出力端子（内部Ｉ／Ｏ）３６は、図１１におけるレーザ素子２５、波長合波器２３、フィルタ２７および受光素子２６から構成されたものである。
【００６１】
レーザ素子２５は、例えば、半導体レーザであり、複数の波長の光を出射できる構成となっている。本実施の形態では、複数の波長の光を出射可能な半導体レーザ２５として、各発光点が異なる波長を発することができる光送信アレイ素子を用いており、これは、例えば、ＶＣＳＥＬ（面発光型垂直共振器レーザ）を用いて構築可能である。もちろん、それぞれが異なる波長の光を発する複数の半導体レーザを配列させてもよい。また、レーザ素子２５として、波長可変レーザ素子を用いることも可能である。その場合、基本的に、波長合波器２３は不要となる。
【００６２】
レーザ素子２５は、演算処理部（不図示）に電気的に接続されており、演算処理部からの電気信号をレーザ素子２３にて電気光変換を行って、その光信号を波長合波器２３に送信する。そして、波長合波器２３で多重化された光信号は、１本の光伝送路２１を通って波長ルータ２２へと送信される。
【００６３】
波長ルータ２２は、複数の入力ポート（図１１では、４つ）と、複数の出力ポート（図１１では、４つ）を有しており、そして、ある一つの入力ポートに入力された光の波長に応じて、一義的に決定された何れか一つの出力ポートに出力する機能を有している。換言すると、この波長ルータ２２は、どの入力ポートにどの波長の光を入力するかによって、出力ポートが１対１に固定的に決まり、ルーティングのための制御信号を外部から入力しないデバイスである。波長ルータ２２の詳細について後述する。波長ルータ２２の出力ポートから出力された光は、光伝送路２１を通って、各ＳｉＰの光入力部を構成するフィルタ２７から受光素子２６に送信させる。
【００６４】
光入力部におけるフィルタ２７は、多重化された複数の波長の光をフィルタリングして所定波長の光にする波長分波器である。フィルタ２７としては、ファイバグレーティングや、膜層数を増加させ波長分離分解能を高めた誘電体多層膜フィルタを用いることができる。本実施の形態では、フィルタ２７として誘電体多層膜フィルタを用いており、例えば、光信号の波長数十ｎｍに対応させて、各フィルタは波長λｉ(ｉ＝１〜ｍ（ｍ：任意の正整数）)の光信号のみ通過するように，各端子間のクロストークを十分に分離しつつ，通過領域を中心波長からある一定範囲に対して損失が平らになるように有機材料フィルムを設計したものを利用する。
【００６５】
受光素子２６は、例えば、フォトダイオードであり、ここで、フィルタ２７を通過した光信号を電気信号に変換する。受光素子２６は、演算処理部（不図示）に電気的に接続されており、演算処理部で電気信号は処理されることになる。
【００６６】
本実施の形態では、波長ルータ２２として、フルメッシュ型アレイ導波路を用いている。この構成例を図１２に示す。また、フルメッシュ型アレイ導波路である波長ルータ２２の構成を図１３に示す。
【００６７】
図１３に示した波長ルータ２２は、複数本の入力導波路２２ａ（入力ポート；Ｉ１、Ｉ２、Ｉ３、Ｉ４）と、複数本の出力導波路２２ｂ（出力ポート；Ｏ１、Ｏ２、Ｏ３、Ｏ４）と、スラブ導波路２８と、導波路長が１本ごとに違うアレイ導波路２９とから構成されている。
【００６８】
この波長ルータ２２によれば，入力ポート（Ｉ１、Ｉ２、Ｉ３、Ｉ４）とそこに入った光の波長（λ１、λ２、λ３、λ４）との関係によって、出力ポート（Ｏ１、Ｏ２、Ｏ３、Ｏ４）を一義的に決定することができ、本実施の形態では、例えば、下記表１のように設計している。
【００６９】
【表１】
2006053662.tif 000003
【００７０】
表１の設計によれば、例えば、入力ポートＩ１に波長λ１の光が入力すると、その光（λ１）は出力ポートＯ１に出力する。また、入力ポートＩ３に波長λ２の光が入力すると、その光（λ２）は出力ポートＯ４に出力する。この波長ルータ２２のスイッチングの機構は、例えば、特開平１０−２００５４０号公報、特開平１０−２４３４２４号公報に開示しているので、その詳細は省略するが、波長ルータの４×４スイッチングについて以下に簡単に説明する。
【００７１】
ここでは、入力ポートＩｉ（ｉ＝１〜ｍ）に、波長λｋ（ｋ＝１〜４）の光信号が入力されると、出力ポートＯ（ｋ−ｉ）  ｍｏｄ  ４にスイッチングされるように設計する。なお「ｘ  ｍｏｄ  ｙ」は、ｘをｙで割った余りを表す。これにより、フルメッシュ型アレイ導波路２２は、表１に示した入出力特性を持ち、例えば、入力ポートＩ２にλ１〜λ４の波長多重光が入力されると、波長λ１の光信号は出力ポートＯ３に、波長λ４の光は出力ポートＯ２に出力されることになる。
【００７２】
本実施の形態の光機能デバイス１００は、演算処理部（制御部３１、記憶部３２、アプリケーションプロセッサ部３３）と光入出力部（レーザ素子２５、波長合波器２３、波長分波器としてのフィルタ２７、受光素子２６）とを含むシステムインパッケージ１１、１２、１３、１４から構成されており、そして、各システムインパッケージ１１、１２、１３、１４は、波長ルータ２２を介して光伝送路２１によって相互に接続されている。したがって、特定の制御回路によって各システムインパッケージ１０を同期させて制御しなくても、光スイッチング処理や並列演算処理を実行することができるという特徴を有している。また、複数のシステムインパッケージ１０によって光機能デバイス１００を構築しているので、アプリケーションプロセッサ部３３（例えば、ＤＳＰなど）の増設等が容易であり、応用性ないし拡張性に優れているという特徴も有している。
【００７３】
ここで、本実施の形態の光機能デバイス１００との比較のために、従来の光波長スイッチング方式を用いた光スイッチについて説明する。図１４は、特開平１０−２００５４０号公報に開示された光スイッチの構成の概念を示すブロック図である。なお、図１４に示した光スイッチ５００は、各要素を分離できない１つのスイッチングデバイスであり、本実施の形態の構成のように、複数のＳｉＰからなる光機能デバイス１００とは基本的に異なる構成となっている。
【００７４】
図１４に示した光スイッチ５００は、複数の可変波長光源５０７と、波長ルータ５０３と、複数の周波数多重型バッファ５０８と、複数の光受光器５０４と、可変波長光源５０７と周波数多重型バッファ５０８とを制御する制御回路５０５とから構成されている。
【００７５】
各可変波長光源５０７は、制御回路５０５からの信号に従った波長を出力する。波長ルータ５０３は、各可変波長光源５０７から送られてきた光セルを振り分けそれぞれの周波数多重型バッファ５０８に送出する。制御回路５０５は、可変波長光源５０７および時間セレクタ５８１ならびに波長セレクタ５８２に信号を送る。波長多重型バッファ５０８の時間セレクタ５８１は、制御回路５０５からの信号に従って、光セルの時間分離を行う。周波数多重型バッファ５０８の波長セレクタ５８２は、制御回路５０５からの信号に従って、光セルの波長分離を行う。光受光器５０４は、周波数多重型バッファ５０８から送られてきた光セルを電気信号に変換して出力する。
【００７６】
いま、光スイッチ５００の外部から、ある送信先アドレスが含まれたデータが入力ポートＣｉ１〜Ｃｉ４のいずれかに伝送されてきたとする。この伝送されたデータ信号は、電気信号である。外部装置から光信号が伝送されたときには、光電気変換を行って電気信号にしておく。電気信号に変換後、データに含まれていた送信先アドレスを判別し、制御回路５０５にアドレス情報を伝送する。
【００７７】
制御回路５０５は，送信先アドレスに従って発信する光信号の波長の関係をあらかじめ割り振っておき，この送信先アドレスと波長の関係から、可変波長光源５０７−１〜５０７−４に対して，該当する波長にて出力するような制御を行う。波長ルータ５０３は、可変波長光源５０７−１〜５０７−４から送られてきた光信号を振り分けた後，それぞれの周波数多重型バッファ５０８−１〜５０８−４に送信する。
【００７８】
周波数多重型バッファ５０８−１〜５０８−４内の時間セレクタ５８１は、制御回路５０５からの信号にしたがって時間分離する．また、周波数多重型バッファ５０８−１〜５０８−４内の波長セレクタ５８２は、制御回路５０５からの制御信号にしたがって光信号の波長分離をおこなう。このように制御回路５０５は、時間セレクタ５８１、波長セレクタ５８２に制御信号を送るものである。光受光器５０４−１〜５０４−４は、周波数多重型バッファ５０８−１〜５０８−４から送られてきた光信号を電気信号に変換して出力する。
【００７９】
ここで、周波数多重型バッファ５０８−１〜５０８−４が必要な理由を述べる。光信号のスイッチングは、各可変波長光源５０７−１〜５０７−４にて任意の波長に変換するので、ひとつの出力ポートに同時に複数の光信号が到着することがある。そのため、時間セレクタ５８１にて時間分離をおこなうとともに、波長セレクタ５８２にて波長分離をおこない、光信号を分離して出力をおこなうことによって、データの輻輳を回避するようにする。このために周波数多重型バッファ５０８−１〜５０８−４が必要となる。
【００８０】
この光スイッチ５００の利点は、高スループットが可能な出力バッファ型スイッチングシステムを構成することが可能になることである。しかしながら、周波数多重型光バッファは、未だ研究段階にある高価な光メモリ相当の部品が必要であり、高速伝送信号に対応できるような大規模光メモリは実現が難しい。また、波長分離のために可変波長フィルタが必要になるなど装置構成上、複雑さを増す結果を招く。
【００８１】
さらに、可変波長光源５０７の出力波長の高速制御が必要になり、電流値と温度とを同時にコントロールしなくてはならず、加えて、周波数多重型光バッファに到着する光信号数によって、光強度が大きく変化し、設計が困難になるなど問題も多い。
【００８２】
これらの問題を解決するために、例えば特開平１０−２４３４２４号公報の技術では、波長ルータの入出力前後に光スイッチを実装し、機能上簡易化を図ろうとしている。しかしながら、光スイッチを導入すると、光配線実装方法が複雑化するとともに、光スイッチの制御回路も必要となるため装置が複雑化してしまい、それゆえ好ましくない。
【００８３】
また、例えば特開平１０−２００５４０号公報の技術では、光変調器を用いてある波長ごとに送信する時間を、あらかじめタイムスロットに基づいて限定することによって簡易化を図っている。しかし、これもハードウェア上の困難性が増し、加えて、装置稼動時間に対するロスが大きいという欠点もある。
【００８４】
一方、本実施の形態の光機能デバイス１００によれば、そのような問題を回避した光スイッチを構築することができる。すなわち、周波数多重型光バッファが不要であるので、光メモリが必要でなく、さらに、特定の制御回路によって各システムインパッケージ１０を同期させて制御しなくても動作可能であるので、可変波長光源の出力波長の高速制御なども不要となる。したがって、本実施の形態の光機能デバイス１００では、高速動作を維持したまま、装置構造を簡易化できるという利点がある。
【００８５】
また、各ＳｉＰ１１、１２、１３、１４の内部入力端子を、光伝送路２１を介して、他のいずれのＳｉＰの光出力端子に接続する図１５に示すような内部ネットワーク２０を使用すると、すべてのＳｉＰが直接相互に光接続された構成となるので、図１２に示した構成から波長ルータ２２を省略することが可能となる。また、図１５に示した構成では、フィルタ２７も不要である。つまり、図１５に示した例では、各ＳｉＰ１０間を直接光接続しており、また光信号の多重化もしていないので、波長ルータ２２およびフィルタ２７を省略することができ、その結果、簡便な構成を実現できる。
【００８６】
ただし、ＳｉＰのの数が増えると、それらを相互に接続する光伝送路２１の数が膨大になるので、ＳｉＰのの数が少ない場合（例えば、４個またはそれ未満）のときに、図１５に示した構成を採用し、ＳｉＰの数が多い場合（例えば、４個または５個以上）のときには、図１１や図１２に示した、波長ルータ２２を用いた構成にする方が好ましい。ただし、ＳｉＰの数が多い・少ないの判断は、装置の空間量、伝送速度、光配線手段によって変化するので、具体的な装置の構成・条件に基づいて決定することになる。なお、図１５に示した構成では、ｎの２乗で配線数が増加していき、一方、図１１や図１２に示した構成では、２×ｎで配線数が増加するので、そのあたりを一つの目安にして決定するのが望ましい。
【００８７】
次に、各ＳｉＰ間のデータ受け渡しの方法を説明する。上述したように、本実施の形態の光機能デバイス１００においては、図１４における制御回路５０５のようなものが不要であり、各ＳｉＰ１０を同期させずに非同期で動作させて、各種処理（スイッチング処理など）を実行することができる。
【００８８】
ここで、システム全体を同期させずに処理する手順の一例を図１６を参照しながら説明する。まず、情報処理能力（以下、単に「処理能力」と称する）ｘを有するＳｉＰ１１と、処理能力ｙを有するＳｉＰ１２との関係に集中して説明する。
【００８９】
本実施の形態のＳｉＰ１１は、処理量ｉの処理１が委託された時に、処理能力ｘに基づいて処理量ｉの処理を自身で完了できるか判断する機能を有している。具体的には、ＳｉＰ１１に、処理量ｉと処理能力ｘとを比較する演算器を設けておけばよい。そして、ＳｉＰ１１は、上記処理が完了できないと判断した場合、処理量ｉから処理能力ｘに基づく情報処理量を引いてなる処理量（ｉ−ｘ）を、ＳｉＰ１１以外の、ＳｉＰ１２、１３、１４の少なくとも一つに出力する機能を有している。
【００９０】
したがって、処理１における処理量ｉが少ないときには（例えば、ｉ≦ｘ）、ＳｉＰ１１単独で動作させて、処理量ｉが大きいときには（例えば、ｉ＞ｘ）、ＳｉＰ１１以外のＳｉＰも協働で動作させて、並列演算を行うことができる。なお、図１６では、ＳｉＰ１１からＳｉＰ１２に出力する例を示しているが、ＳｉＰ１１から、ＳｉＰ１２、１３、１４の全部またはいずれか２つに出力するような手順を採用することも可能である。
【００９１】
なお、ここでの処理量ｉは、処理される情報量と許容される処理時間を示すデータセットと定義し、そして、処理能力ｘは、一定時間における処理可能な情報量を示すと定義すると、時間ベースでの実際の処理をより反映したものにすることができる。また、処理量ｉから処理能力ｘに基づく情報処理量を引いてなる処理量（ｉ−ｘ）を、他のＳｉＰ１２、１３、１４に出力する際、必ずしも、処理能力ｘの値の１００％のものをｉから引かずに、それ未満（例えば、９０％または８０％の値のもの）をｉから引いて、他のＳｉＰＳｉＰ１２、１３、１４にに出力することも可能である。ＳｉＰ１１で処理する処理量を減らしても、他のＳｉＰ１０で処理できれば、システム全体としては処理が遅くならないからである。逆に、ＳｉＰ１１の処理速度が他のＳｉＰ１０と比べて顕著に大きいのであれば、処理能力ｘの値の１００％のものをｉから引かずに、それを若干超えるもの（例えば、１１０％または１２０％の値のもの）をｉから引いて、それを他のＳｉＰ１２、１３、１４に出力することも可能である。
【００９２】
本実施の形態の光機能デバイス１００においては、各ＳｉＰ１１、１２、１３、１４は光接続されているので、各ＳｉＰ間のデータ伝送速度は大幅に向上しており、それゆえ、各ＳｉＰ１０間のデータ伝送速度が演算処理の律速になるようなことを防止することができる。さらに、具体的な例を以下説明する。
【００９３】
まず、ある信号送信を担当する入力ポートに処理量に対するカウンタＡ、およびデータ量に対するカウンタＢを設けておく。一方、ある信号受信を担当するＳｉＰ１２には、電気メモリバッファを設けておく。
【００９４】
いま、処理量ｉをもった処理１が委託された場合，それを受信したＳｉＰ１１（処理能力ｘ）は自己の処理能力によって処理完了するか判断する。ＳｉＰ１１内で処理完了ができない場合，初期値を「ｉ」とし、ＳｉＰ１２へのデータ送信時に、カウンタを「ｉ−ｘ」、すなわちｘだけ減算する。
【００９５】
ＳｉＰ１２では、ＳｉＰ１１からの信号を受信した時に、ＳｉＰ１２自身で処理が可能な場合、受信完了時点で受信確認信号として、カウンタ量ｙをＳｉＰ１１へ送信する。この信号をＳｉＰ１１が受信したとき、ＳｉＰ１１はカウンタを−ｙ、すなわちｙだけ減算する。
【００９６】
また、ＳｉＰ１２では、信号受信時、自システムで処理が不可能な場合，ｙを受信完了時点で受信確認信号として、カウンタ量−（ｉ−ｘ）を送信側に送信する。この信号を受信したとき、ＳｉＰ１１は、ＳｉＰ１２に対する送信を停止する。
【００９７】
上記手段において送信可能なことが判明した場合、次にＳｉＰ１１に設けられたデータ量に対するカウンタＢの初期値を０とする。またデータ送信時、カウンタＢを＋１、すなわち１加算する。ＳｉＰ１２側では、信号受信時、受信完了時点で受信確認信号を送信側に送信する。このときカウンタＢを−１、すなわち１減算する。
【００９８】
この手順により、ＳｉＰ１２の電気バッファのデータ量を監視して閾値と比較し、そのデータ量が一致した場合、即ちカウンタ＝閾値１（ｙ）にて送信を停止する。バッファ内メモリを送信後、カウンタ＜閾値２にてデータを再送信する。この手順により、データの輻輳を監視することができる。
【００９９】
したがって、当該方式を用いると、システム全体を同期せずに処理手順を踏むことができ、その結果、同じ内部ネットワークの利用効率を上げることができる。
【０１００】
次に、図１７および図１８を参照しながら、ＳｉＰが３つ以上の構成における情報処理方法を説明する。図１７は、ＳｉＰ１１を上流に随時下流のＳｉＰ１２以降にデータを受け渡していく方式であり、一方、図１８は、ＳｉＰ１１を上流に、ＳｉＰ１２、ＳｉＰ１３を支流として枝分かれさせてデータを受け渡していく方式である。いずれも３つのＳｉＰの構成を例にして説明するが、基本原理は４つ以上でも同様である。また、いずれも、各ＳｉＰ１０を非同期に動作させて処理を進行させることができる。
【０１０１】
最初に、図１７に示す情報処理方法を説明する。
【０１０２】
まず、処理量ｉの処理１が発生して（Ｓ１７０１）、それがＳｉＰ１１にインプットされる（Ｓ１７０２）。
【０１０３】
次に、ＳｉＰ１１は、処理能力ｘに基づいて、処理量ｉの処理１を完了できるか判断する（Ｓ１７０３）。ＳｉＰ１１が自身で処理できる場合（ｘ≧ｉ）、ＳｉＰ１１は処理を実施し（Ｓ１７０４）、それをアウトプットして（Ｓ１７０５）出力する（Ｓ１７０６）。
【０１０４】
一方、ＳｉＰ１１で処理が完了できないと判断した場合（ｘ＜ｉ）、ＳｉＰ１１は、処理量（ｉ−ｘ）を処理１’として、処理能力ｙを有するＳｉＰ１２にアウトプットする（Ｓ１７０７）。同時にＳｉＰ１１は、処理能力ｘに基づいて、処理１のうち処理量ｘを処理する（Ｓ１７０７ａ）。その後、他ＳｉＰ群によって、処理１’の処理が完成するまで出力を待機する。
【０１０５】
それがＳｉＰ１２にインプットされた（Ｓ１７０８）後、ＳｉＰ１２は、処理能力ｙに基づいて、処理１’の処理量（ｉ−ｘ）を完了できるか判断する（Ｓ１７０９）。
【０１０６】
ＳｉＰ１２が自身で処理できる場合（ｙ≧ｉ−ｘ）、先述のように、カウンタ量ｙをＳｉＰ１１に出力し、ＳｉＰ１１はカウンタＡのカウンタ量をｙだけ減算する（Ｓ１７１０）。同時にＳｉＰ１２は処理を実施し（Ｓ１７１０ａ）、それをアウトプットして（Ｓ１７１１）、ＳｉＰ１１の処理とあわせて（ｉ＝ｘ＋ｙ）外部に出力する（Ｓ１７０６）。
【０１０７】
さらに、ＳｉＰ１２で処理が完了できないと判断した場合（ｙ＜ｉ−ｘ）、ＳｉＰ１２は、処理量ｙ−(ｉ−ｘ)を処理１’’として、処理能力ｚを有するＳｉＰ１３にアウトプットする（Ｓ１７１２）。同時にＳｉＰ１２は、処理能力ｙに基づいて、処理１’のうち処理量ｙを処理する。その後、ＳｉＰ１１に対して、処理量ｙの処理結果をＳｉＰ１１に対し出力を行う。
【０１０８】
それがＳｉＰ１３にインプットされた後（Ｓ１７１３）、ＳｉＰ１３は、処理能力ｚに基づいて、処理量ｙ−（ｉ−ｘ）である処理１’’を完了できるか判断する（Ｓ１７１４）。ＳｉＰ１３が自身で処理できる場合（ｚ≧ｙ−（ｉ−ｘ））、先述のように、カウンタ量ｙをＳｉＰ１１に出力し、ＳｉＰ１１はカウンタＡのカウンタ量をｚだけ減算する。同時にＳｉＰ１３は処理を実施し（Ｓ１７１５）、それをアウトプットして、ＳｉＰ１１、ＳｉＰ１２の処理とあわせて処理量ｉ＝ｘ＋ｙ＋ｚであれば（Ｓ１７１８）外部に出力し、そうでなければＳ１７１８をループする。
【０１０９】
なお、ＳｉＰ１３で処理が完了できないと判断した場合、ＳｉＰ１４が存在すれば、それに引き継がれる。ＳｉＰ１４がない場合には、ｉ−（ｘ＋ｙ＋ｚ）の処理量を再度ＳｉＰ１１にインプットするような処理を行わせる。またここで外部ネットワークに複数の内部ネットワークをもつＳｉＰ群が存在すれば、ＳｉＰ１１は他ＳｉＰ群に処理依頼を先述した説明した手順により行う。なおここでのＳｉＰ群は一つ以上のＳｉＰをもつものとする。
【０１１０】
ＳｉＰ１１は、処理１の処理量ｉがすべて完成したことを確認した後、すなわちカウンタＡが０になったときに、依頼された外部ネットワークに対し出力を行う。
【０１１１】
次に、図１８に示す情報処理方法を説明する。
【０１１２】
図１７の場合と同様に、まず、処理量ｉの処理１が発生して（Ｓ１８０１）、それがＳｉＰ１１にインプットされる（Ｓ１８０２）。次いで、ＳｉＰ１１は処理量ｉの処理１を自身で完了できるか判断して（Ｓ１８０３）、それを処理できる場合（ｘ≧ｉ）、ＳｉＰ１１は処理を実施し（Ｓ１８０４）、アウトプットして（Ｓ１８０５）出力する（Ｓ１８０６）。
【０１１３】
ＳｉＰ１１で処理が完了できないと判断した場合（ｘ＜ｉ）、ＳｉＰ１１は、処理量ｘの分を処理１”として処理を実施する（Ｓ１８０７）。Ｓ１８０７と平行して、ＳｉＰ１１は、処理量（ｉ−ｘ）のうちの一部（ｊ）をＳｉＰ１２にアウトプットし（Ｓ１８０８）、それとともに、処理量（ｉ−ｘ）から当該一部（ｊ）を引いた残り（ｉ−ｘ−ｊ）をＳｉＰ１３にアウトプットする（Ｓ１８０９）。この手順の際、処理量（ｉ−ｘ−ｊ）は、処理時間が最小となるように定義しておくのが好ましい。
【０１１４】
次に、処理量ｊおよび処理量ｉ−ｘ−ｊが、それぞれ、ＳｉＰ１２およびＳｉＰ１３にインプットされ（Ｓ１８１０、Ｓ１８１１）、それぞれの処理能力と比較され（Ｓ１８１２、Ｓ１８１３）、その比較結果により、各処理能力ｙ、ｚが処理量ｊ、ｉ−ｘ−ｊ以上である場合は、各自が処理を実行し（Ｓ１８１４、Ｓ１８１５）、アウトプットする（Ｓ１８１６、Ｓ１８１７）。各ＳｉＰはＳｉＰ１１のカウンタＡに対し、それぞれの処理量を送信し、ＳｉＰ１１は、処理１の処理量ｉがすべて完成したことを確認した後、すなわちカウンタＡが０になったときに、依頼された外部ネットワークに対し出力を行う。（Ｓ１８１８）
なお、図１８のＳ１８１４，Ｓ１８１５にはＳｉＰ１２、ＳｉＰ１３の２つで処理が完了できる場合のみを示したが、処理が完了できない場合、ＳｉＰ１１は、ＳｉＰ１４が存在すれば、残余となる処理量（ｉ−ｘ−ｙ−ｚ）を並行してＳｉＰ１４にもアウトプットする。この方式では、ＳｉＰ１１は、自身の処理能力ｘに加えて、ＳｉＰ１２、ＳｉＰ１３の処理能力ｙ、ｚも認識（または記憶）しておくことが好ましい。同様の理由により、処理量が非常に多いときには、ＳｉＰ１４の処理能力も認識（または記憶）しておくことが好ましい。なお、図１７の情報処理方法と同様に、ＳｉＰ１４がない場合、ｉ−（ｘ＋ｙ＋ｚ）の処理量を再度ＳｉＰ１１にインプットするような処理を行わせる。またここで外部ネットワークに複数の内部ネットワークをもつＳｉＰ群が存在すれば、ＳｉＰ１１は他ＳｉＰ群に処理依頼を先述した説明した手順と同様に行う。なおここでのＳｉＰ群は一つ以上のＳｉＰをもつものとする。
【０１１５】
本実施の形態の情報処理方法によれば、情報処理量（ｉ）が少ないときには、１つのＳｉＰ１１で処理を完了でき、情報処理量（ｉ）が多いときには、複数のＳｉＰ１１、１２、１３で協働して並列的に演算処理を完遂することができる。したがって、自由度の高い情報処理方法を実現することができる。
【０１１６】
従来における並列演算処理では、あるアプリケーションに対して最適な効率にて解答が求められるように回路構成を予め決定しておく方式を採用しているので、本実施の形態の方法のような柔軟な処理ではなく、それゆえ、自由度が低い。本発明の情報処理方法においては、ＳｉＰ１０をさらに追加して処理能力を向上させることができ、そうしても、基本的な処理方法（基本コンセプト）は変化しないので、それゆえ、応用性または拡張性に富んでいる。すなわち、従来の並列演算処理では、回路構成要素が追加した際に、改めて、最適な効率にて解答が求められるように回路構成を予め決定する必要があるが、本実施の形態の手法では、例えば図１７または図１８に示した処理を実行するので、そのような決定を行う必要はないか、あっても少なくてすむ。
【０１１７】
なお、上述の実施の形態１では、複数のＳｉＰを非同期で動作させる例を多く示したが、同期させて動作させることも可能である。図１１に示した構成において、光機能デバイス１００を光スイッチングシステムとして動作させる場合、新たに制御回路（図１４の「５０５」参照）を設けて、各ＳｉＰを同期させるメリットはそれほどないと思われるが、各演算処理部における制御部（例えば、図８の「３１」）を同期させて、図４および図５で説明したような演算回路３００を構築することが可能である。すなわち、プログラム部３０５によってアプリケーション毎にＳｉＰ１１、１２、１３、１４の組み合わせを決定して、その組み合わせのＳｉＰ群によって、並列演算処理も行うことができるものを構築できる。各ＳｉＰ１０間の伝送速度は、電気配線と比較すると極めて大きいので、各ＳｉＰ１０をリアルタイムに協働して行う並列演算処理を実行することができる。また、プログラム部３０５によってアプリケーション毎にＳｉＰ１１、１２、１３、１４の組み合わせを決定して、その組み合わせのＳｉＰ群によって、並列演算処理を行うことは、非同期に動作させても可能である。言い換えると、あるＳｉＰ１０（例えば、１１）が１ＧＨｚで動作しており、他のＳｉＰ１０（例えば、１２）が２ＧＨｚで動作している場合でも、それらを同期させずに並列演算処理を実行することができる。
【０１１８】
（実施の形態２）
次に、図１９から図２４を参照しながら、本発明の実施の形態２について説明する。本実施の形態は、主に、上記実施の形態１の応用例ないし拡張例を示すものであり、特に、本発明の実施の形態に技術が、自由度が高く、応用性または拡張性に富んでいることを示すものである。説明の簡略化のため、上記実施の形態１と同様の点は省略する。
【０１１９】
上記実施の形態１においては、専ら一つの製品の中に、複数のＳｉＰを配置させて、光機能デバイス１００を構築したが、これに限定されない。複数のＳｉＰが互いに光接続されていれば、一つの製品の形態を離れても、本実施の形態の光機能デバイスとしての光機能システムまたは並列演算システムを構築することができる。その例を図１９に示す。
【０１２０】
図１９に示した構成では、ネットワーク５０を介して各端末など（パーソナル端末、映像端末、オーディオ端末、エンターテイメント端末、ホームサーバ、ワーク端末、他のネットワーク）に含まれているＳｉＰ１０が光接続されて、そして光機能デバイスが構築されている。ネットワーク５０は、常識的には外部ネットワークであるが、ここでは、内部ネットワーク２０として機能し得るものとなっている。
【０１２１】
上述したように、各ＳｉＰ１０は、拡張性に優れており、図２０に示すように、ＤＳＰだけをどんどん新たに追加することも可能である。これは、ＳｉＰならではの利点の一つであり、ＳｏＣであれば、ＤＳＰ機能を追加するだけであってもマスクの再設計等を考慮すると容易に実行はできない。
【０１２２】
さらに、図３（ａ）および（ｂ）で説明した通り、複数のアプリケーションに対応したモジュール（ボード等）を構築するのは問題を含んでいる。一方、本実施の形態の光機能デバイス１００を用いれば、比較的安価なモジュールの能力をバス幅（伝送能力）の向上によって十分に引き出せるため、高性能な超高機能モジュール（図３（ｂ）中の２１０）を安価に製造することができる。したがって、図２１に示すような、種々のアプリケーション（例えば、デジタルテレビ、ＤＶＤ、デジタルコピー／ＦＡＸ、コンピュータ）に対応できる共通チップを提供することができる。つまり、光機能デバイスが行う情報処理として、図２１に示した例では、通信、放送、画像処理等に対応した超高機能モジュールを安価に製造することができ、さらには、共通チップ化が達成されれば、その量産効果により、さらにコストを低減させることができる。
【０１２３】
また、本実施の形態の光機能デバイス１００を高性能・高速の画像伝送スイッチに好適に用いることができる。例えばテレビ局内では、画像データを非圧縮で処理しており、これに対応するには、非常に高価な、高速データ伝送スイッチが必要であった。その用途に、本実施の形態の光機能デバイス１００を用いれば、機能的にもコスト的にもそのメリットは大きい。
【０１２４】
さらに、将来、遠隔医療が離島・遠隔地などを中心に展開されていく可能性が高いが、そこでの遠隔医療画像転送の用途に本実施の形態の光機能デバイス１００を適用するのも好適である。医療用に用いられるがゆえに、画像処理には高度なものが求められ、その高度な処理に本実施の形態の光機能デバイス１００は適しているからである。加えて、インターネット等において映画コンテンツ配信の要求も高まっており、そのようなビデオオンデマンドなどの大容量データライブラリの用途にも、本実施の形態の光機能デバイス１００は適している。
【０１２５】
また、ネットワーク対応デジタル複写機・プリンターにおいて、高速スキャニングに対応する高性能モジュールの用途にも、本実施の形態の光機能デバイス１００を適用することができる。例えば、高速スキャニングと同時にデジタル伝送するような場合の用途に適している。そして、高精細（一例を挙げると、２０００万画素レベル）の大画面モニターを画像処理する場合にも、本実施の形態の光機能デバイス１００は適している。
【０１２６】
以上、本発明を好適な実施の形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【０１２７】
例えば、上述の実施の形態では、光機能デバイス１００を構成する各機能モジュールがＳｉＰであるものを好適な例として説明してきたが、ＳｉＰの利点を活かしながら、ＳｏＣ形態のものを意図的に排除しなくてもよい場合がある。例えば、図７に示した構成において、制御部３１と、記憶部３２および／またはアプリケーションプロセッサ部３３とが一つのチップ内に設けれたＳｏＣ（システムＬＳＩチップ）を利用したＳｉＰ（ＭＣＭ）１０などが挙げられる。そのＳｏＣ（システムＬＳＩチップ）の汎用性が高ければ、そのチップの利用は容易であるので、あえてＳｏＣの形態の使用を避ける必要はない。
【０１２８】
また、まだ研究段階で実現はしていないが、一つのチップに、半導体レーザ部なども搭載されたＳｏＣ（システムＬＳＩチップ）が開発されたならば、図７に示した構成で、演算部３１、記憶部３２、アプリケーションプロセッサ部３３および内部入出力端子（半導体レーザ、受光素子）３６を含んだチップが誕生する可能性もあり、それが量産されるならば、あえてそのチップの使用を排除する必要もない。
【０１２９】
以上のような本発明によれば、例えば、並列演算装置として、光入出力端子と、前記光入出力端子に接続された演算回路とを有する機能モジュールと、複数の前記機能モジュールのそれぞれの前記光入出力端子を接続する、光伝送路から構成された内部ネットワークとを備え、前記複数の機能モジュールのうち、第１の情報処理能力を有する第１の機能モジュールは、第１の情報処理量が入力された時に、前記第１の情報処理能力に基づいて前記第１の情報処理量の処理を完了できるか判断する機能を有し、前記処理が完了できないと判断した場合、前記第１の情報処理量から前記第１の情報処理能力に基づく情報処理量を引いてなる第２の情報処理量を、前記第１の機能モジュール以外の、前記複数の機能モジュールのうちの少なくとも一つに出力する機能を有する。
【０１３０】
前記複数の機能モジュールの少なくとも一つは、外部ネットワークへ接続するための外部端子を備えていることが好ましい。
【０１３１】
前記機能モジュールは、システムインパッケージによって構築されていることが好ましい。
【０１３２】
ある好適な実施の形態において、前記機能モジュールは、それぞれ、非同期で動作可能である。
【０１３３】
また、例えば、光機能デバイスとして、複数の波長の光を出射する少なくとも一つのレーザ素子と、前記複数の波長の光をフィルタリングして所定波長の光にするフィルタと、前記所定の波長の光を受光する受光素子とを含むシステムインパッケージを複数備えた、光機能デバイスであり、前記システムインパッケージは、前記光伝送路が接続される内部入出力端子と、前記内部入出力端子に接続された演算処理部とを備えており、前記演算処理部は、制御部、記憶部、および、情報処理を実行するアプリケーションプロセッサ部から構成されており、前記複数のシステムインパッケージは、波長ルータを介して光伝送路によって相互に接続されている。
【０１３４】
ある好適な実施の形態において、前記波長ルータは、複数の入力ポートと、複数の出力ポートを有しており、前記波長ルータは、前記複数のうちの一つの入力ポートに入力された光の波長に応じて、前記複数のうち、一義的に決定されたいずれかの出力ポートに出力する機能を有する。
【０１３５】
また、例えば、光機能デバイスとして、複数の波長の光を出射する少なくとも一つのレーザ素子と、前記レーザ素子からの光を受光する受光素子とを含むシステムインパッケージを複数備えた、光機能デバイスであり、前記システムインパッケージは、前記光伝送路が接続される内部入出力端子と、前記内部入出力端子に接続された演算処理部とを備えており、前記演算処理部は、制御部、記憶部、および、情報処理を実行するアプリケーションプロセッサ部から構成されており、任意の前記システムインパッケージの前記内部入力端子は、光伝送路を介して、他のいずれの前記システムインパッケージの前記光出力端子に接続されている。
【０１３６】
前記システムインパッケージは、さらに、前記演算処理部に接続された外部入出力端子を備えていることが好ましい。
【０１３７】
ある好適な実施の形態において、前記複数のシステムインパッケージは、それぞれ、非同期で動作可能である。
【０１３８】
また、例えば、情報処理方法として、演算回路が形成されたシステムインパッケージを複数含む情報処理システムを用いた情報処理方法であり、第１の情報処理能力を有する第１のシステムインパッケージに、第１の情報処理量を入力する工程（ａ）と、前記第１の情報処理能力に基づいて、前記第１のシステムインパッケージが前記第１の情報処理量の処理を完了できるか判断する工程（ｂ）と、前記工程（ｂ）で前記処理が完了できないと判断した場合、前記第１の情報処理量から前記第１の情報処理能力に基づく情報処理量を引いてなる第２の情報処理量を、第２の情報処理能力を有する第２のシステムインパッケージに出力する工程（ｃ）とを包含する。
【０１３９】
ある好適な実施の形態では、前記工程（ｃ）の後、前記第２のシステムインパッケージに、第２の情報処理量を入力する工程（ｄ−１）と、前記第２の情報処理能力に基づいて、前記第２のシステムインパッケージが前記第２の情報処理量の処理を完了できるか判断する工程（ｄ−２）と、前記工程（ｄ−２）で前記処理が完了できないと判断した場合、前記第２の情報処理量から前記第２の情報処理能力に基づく情報処理量を引いてなる第３の情報処理量を、第３の情報処理能力を有する第３のシステムインパッケージに出力する工程（ｄ−３）とを包含する。
【０１４０】
また、例えば、情報処理方法として、演算回路が形成されたシステムインパッケージを複数含む情報処理システムを用いた情報処理方法であり、第１の情報処理能力を有する第１のシステムインパッケージに、第１の情報処理量を入力する工程（ａ）と、前記第１の情報処理能力に基づいて、前記第１のシステムインパッケージが前記第１の情報処理量の処理を完了できるか判断する工程（ｂ）と、前記工程（ｂ）で前記処理が完了できないと判断した場合、前記第１の情報処理量から前記第１の情報処理能力に基づく情報処理量を引いてなる第２の情報処理量の一部を、第２の情報処理能力を有する第２のシステムインパッケージに出力するとともに、前記第２の情報処理量のうち当該一部を引いた残りの少なくとも一部を、第３の情報処理能力を有する第３のシステムインパッケージに出力する工程（ｃ）とを包含する。
【０１４１】
ある好適な実施の形態において、前記情報処理システムにおける前記システムインパッケージは互いに光接続されている。
【０１４２】
前記システムインパッケージは互いに非同期に動作することが好ましい。
【０１４３】
また、例えば、情報処理方法として、光伝送路から構成された内部ネットワークによって各機能モジュールが接続されているとともに、第１の情報処理量が入力された時に、第１の情報処理量を有する第１の機能モジュールが前記第１の情報処理量の処理を完了できるか判断する機能を有し、かつ、前記処理が完了できないと判断した場合に、前記第１の情報処理量から前記第１の情報処理能力に基づく情報処理量を引いてなる第２の情報処理量を、前記第１の機能モジュール以外の、複数の機能モジュールのうちの少なくとも一つに出力する機能を有しているので、各機能モジュール間を電気的に接続していた場合と比較して、各機能モジュール間のデータ伝送速度を大幅に向上させることができ、加えて、第１の機能モジュールが前記第１の情報処理量の処理を完了できるか判断する機能を有しているので、情報処理量が少ないときには、単一の機能モジュールだけを動作させればよく、一方で、情報量が多いときには、複数の機能モジュールを協働で動作させて、並列演算を行うことが可能である。したがって、並列演算を行うことによる演算速度向上に加えて、各機能モジュール間のデータ伝送速度が大きいことによる処理速度の向上も達成できる。この場合、ＳｏＣの構成ではなく、複数の機能モジュールを用いて、それらを光伝送路で接続した構成を採用しているので、応用性ないし拡張性に富んでおり、機能モジュールをシステムインパッケージ（ＳｉＰ）で構築した場合、さらにコスト的なメリットも得られる。
【０１４４】
また、例えば、光機能デバイスとして、複数の波長の光を出射する少なくとも一つのレーザ素子と、フィルタと、受光素子とを含むシステムインパッケージを複数備えており、各システムインパッケージは、内部入出力端子と、制御部、記憶部、および、情報処理を実行するアプリケーションプロセッサ部から構成された演算処理部とを備えており、しかも、各システムインパッケージは、波長ルータを介して光伝送路によって相互に接続されているので、特定の制御回路によって各システムインパッケージを同期させて制御しなくても、光スイッチング処理や並列演算処理を実行することができる。また、複数のシステムインパッケージによって光機能デバイスを構築しているので、アプリケーションプロセッサ部（例えば、ＤＳＰなど）の増設等が容易であり、応用性ないし拡張性に優れている。加えて、汎用チップを使用できる等のコスト的なメリットも大きい。波長ルータとしては、複数のうちの一つの入力ポートに入力された光の波長に応じて、複数の出力ポートのうち、一義的に決定されたいずれかの出力ポートに出力する機能を有するものを使用すればよい。
【０１４５】
なお、任意のシステムインパッケージの内部入力端子が、光伝送路を介して、他のいずれのシステムインパッケージの光出力端子に接続されているようにすれば、レーザ素子と受光素子とを含むシステムインパッケージから光機能デバイスを構築することができ、フィルタおよび波長ルータを省略することが可能となる。
【０１４６】
これにより、第１のシステムインパッケージに、第１の情報処理量を入力した際に、第１のシステムインパッケージが第１の情報処理量の処理を完了できるか判断し、そして、前記処理が完了できないと判断した場合に、前記第１の情報処理量から前記第１の情報処理能力に基づく情報処理量を引いてなる第２の情報処理量を、第２のシステムインパッケージに出力するので、システムインパッケージを複数含む情報処理システムを用いて情報処理を行う場合に、各システムインパッケージを同期させて制御しなくても、１つのシステムインパッケージ単独での演算処理および複数のシステムインパッケージでの並列演算処理を実行することができ、それゆえ、自由度の高い情報処理方法を提供することができる。つまり、情報処理量が少ないときには、第１のシステムインパッケージで処理を完了でき、情報処理量が多いときには、複数のシステムインパッケージで並列的に処理を完了することができる。
【０１４７】
従来における、システムインパッケージを複数含む情報処理システムを用いて情報処理を行う場合においては、あるアプリケーションに対して最適な効率にて解答が求められるように回路構成を予め決定しておく方式を採用しているため、上記のような柔軟な処理を行うことはなく、それゆえ、自由度が低い。一方上記構成は柔軟な処理を行うことができるので、自由度が高く、応用性または拡張性に富んでいる。
【０１４８】
第２のシステムインパッケージに出力した以降は、第２のシステムインパッケージが第２の情報処理量を処理を完了できるか判断し、前記処理が完了できないと判断した場合には、前記第２の情報処理量から前記第２の情報処理能力に基づく情報処理量を引いてなる第３の情報処理量を、第３の情報処理能力を有する第３のシステムインパッケージに出力していけばよい。
【０１４９】
あるいは、第１の情報処理能力に基づいて、第１のシステムインパッケージが前記第１の情報処理量の処理を完了できるか判断した後、前記処理が完了できないと判断した場合に、第２の情報処理量の一部を、第２の情報処理能力を有する第２のシステムインパッケージに出力するとともに、前記第２の情報処理量のうち当該一部を引いた残りの少なくとも一部を、第３の情報処理能力を有する第３のシステムインパッケージに出力するような処理を実行することによっても、各システムインパッケージを同期させて制御しなくても、１つのシステムインパッケージ単独での演算処理および並列演算処理を実行することができる。
【産業上の利用可能性】
【０１５０】
本発明にかかる多重プロセッサは、システム全体として高いデータ伝送能力および演算処理能力を有し、例えば並列演算装置、光機能デバイス等として有用である。
【図面の簡単な説明】
【０１５１】
【図１】典型的な通信系装置の実装階層を示す図である。
【図２】ＬＳＩチップ１０１とネットワーク１０５とのスピードを連結１０７した状態を説明するための図（想定図）である。
【図３】（ａ）は、各アプリケーション専用のボード２０１〜２０３を表す図であり、（ｂ）は、超高機能モジュール２１０を表す図である。
【図４】本願発明者が思いついた演算回路３００の構成図である。
【図５】演算回路３００の斜視図である。
【図６】本発明の実施の形態に係る並列演算装置１００の構成を模式的に示す図である。
【図７】本実施の形態の機能モジュール１１、１２、１３、１４が、システムインパッケージ（ＳｉＰ）として構成された一例を示す図である。
【図８】ＳｉＰを複数連結して並列演算装置１００にした構成図である。
【図９】並列演算装置１００の斜視図である。
【図１０】光入出力ＳｉＰ１０ａの要部断面図である。
【図１１】本実施の形態の光機能デバイス１００の構成を模式的に示す図である。
【図１２】本実施の形態の光機能デバイス１００の構成を模式的に示す図である。
【図１３】フルメッシュ型アレイ導波路２２の構成を示す図である。
【図１４】従来の光スイッチの構成を示す図である。
【図１５】本実施の形態の光機能デバイス１００の改変例を模式的に示す図である。
【図１６】各ＳｉＰ１１、１２間のデータ受け渡しの方法を説明するための図である。
【図１７】本発明の実施の形態に係る情報処理方法を説明するためのフローチャートである。
【図１８】本発明の実施の形態に係る情報処理方法を説明するためのフローチャートである。
【図１９】ＳｉＰ１０がネットワーク５０を介して分散して配置されている図である。
【図２０】所定機能（ＤＳＰ）を追加できることを説明するための図である。
【図２１】種々のアプリケーションに対応できる共通チップを提供できることを説明するための図である。
【符号の説明】
【０１５２】
１０（１１〜１４） システムインパッケージ（または機能モジュール）
１７ 基板
１９ 外部入出力光モジュール
２０ 内部ネットワーク
２１ 光伝送路
２２ フルメッシュ型アレイ導波路
２２ 波長ルータ
２２ａ 入力導波路
２２ｂ 出力導波路
２３ レーザ素子
２３ 波長合波器
２４ 外部ネットワーク
２５ レーザ素子（半導体レーザ）
２６ 受光素子
２７ フィルタ
２８ スラブ導波路
２９ アレイ導波路
３０ インターポーザ
３１ 制御部
３２ 記憶部
３３ アプリケーションプロセッサ部
３６ 光入出力端子
３６ 内部入出力端子
３７ 外部端子
４０ 半導体素子
４３ 光変換素子
４５ レンズ
４７ ミラー
５０ ネットワーク
１００ 並列演算装置
１００ 光機能デバイス
１０１ チップ
１０３ ボード
１０４ バックプレーン
１０５ ネットワーク
１１０ 通信系装置
２０１〜２０３ ボード
２１０ 超高機能モジュール
３００ 演算回路
３０１〜３０４ 特定機能ブロック
３０５ プログラム部
３０７ 基板
５００ 光スイッチ
５０３ 波長ルータ
５０４ 光受光器
５０５ 制御回路
５０７ 可変波長光源
５０８ 周波数多重型バッファ
５０８ 波長多重型バッファ
５８１ 時間セレクタ
５８２ 波長セレクタ
【図１】
2006053662.tif 000004
【図２】
2006053662.tif 000005
【図３】
2006053662.tif 000006
【図４】
2006053662.tif 000007
【図５】
2006053662.tif 000008
【図６】
2006053662.tif 000009
【図７】
2006053662.tif 000010
【図８】
2006053662.tif 000011
【図９】
2006053662.tif 000012
【図１０】
2006053662.tif 000013
【図１１】
2006053662.tif 000014
【図１２】
2006053662.tif 000015
【図１３】
2006053662.tif 000016
【図１４】
2006053662.tif 000017
【図１５】
2006053662.tif 000018
【図１６】
2006053662.tif 000019
【図１７】
2006053662.tif 000020
【図１８】
2006053662.tif 000021
【図１９】
2006053662.tif 000022
【図２０】
2006053662.tif 000023
【図２１】
2006053662.tif 000024