(57)【要約】【課題】  検査手順を指定することを可能としつつ、検査時にモニタ可能な情報量を増大させる。【解決手段】  バス１１１上を流れるデータを取り込む情報取り込みレジスタ１０３をバス１１１に接続するとともに、情報取り込みレジスタ１０３に取り込まれたデータを無線で送信する無線通信回路１０２を情報取り込みレジスタ１０３に接続し、バス１１１上を流れるデータが情報取り込みレジスタ１０３に取り込まれると、無線通信回路１０２は、情報取り込みレジスタ１０３に取り込まれたデータをアンテナ１０１を介して外部に送信する。【選択図】      図１
2006029800.tif 000002
【特許請求の範囲】
【請求項１】
回路機能部と、
前記回路機能部に接続されたバスと、
前記バス上を流れるデータを取り込む情報取り込みレジスタと、
前記情報取り込みレジスタに取り込まれたデータを無線で送信する無線通信回路とを備えることを特徴とする半導体集積回路。
【請求項２】
ＣＰＵと、
前記ＣＰＵの内部レジスタに格納されているデータを取り込む情報取り込みレジスタと、
前記情報取り込みレジスタに取り込まれたデータを無線で送信する無線通信回路とを備えることを特徴とする半導体集積回路。
【請求項３】
回路機能部と、
前記回路機能部に設けられたデータラッチ部と、
前記データラッチ部にラッチされたデータを取り込む情報取り込みレジスタと、
前記情報取り込みレジスタに取り込まれたとデータを無線で送信する無線通信回路とを備えることを特徴とする半導体集積回路。
【請求項４】
前記無線通信回路は、前記情報取り込みレジスタにデータの取り込みを指示する制御情報を受信する制御情報受信部を備えることを特徴とする請求項１から３のいずれか１項記載の半導体集積回路。
【請求項５】
前記無線通信回路にて行われる無線通信に付随する付加情報を有線で伝送する有線通信部をさらに備えることを特徴とする請求項１から４のいずれか１項記載の半導体集積回路。
【請求項６】
半導体集積回路と通信を行う無線通信部と、
前記無線通信部にて受信された前記半導体集積回路のバス上を流れるデータまたは内部レジスタに格納されているデータに基づいて、前記半導体集積回路の検査を行う検査部とを備えることを特徴とする検査装置。
【請求項７】
情報取り込みレジスタにデータの取り込みを指示する制御情報を送信するステップと、  前記制御情報に基づいて、半導体集積回路のバス上を流れるデータを前記情報取り込みレジスタに取り込ませるステップと、
前記情報取り込みレジスタに取り込まれたデータを無線で送信させるステップとを備えることを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路、検査装置および半導体集積回路の検査方法に関し、特に、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の検査方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体集積回路の検査方法では、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）テストポートを用いることにより、回路基板上に装着されたＩＣチップを試験する方法がある。このＪＴＡＧ標準は、ＩＥＥＥ１１４９．１、“ＩＥＥＥ標準テストアクセスポート及び境界−スキャンアーキテクチャー”によって定義されている。このＪＴＡＧテストポートは、内部のレジスタや入出力バスの情報を外部に出力する機能を有している。
【０００３】
また、例えば、特許文献１には、回路や基板に駆動電力を供給することなく検査を行えるようにするため、集積回路に検査回路を組み込み、検査装置の給電・送受信アンテナから放出される電磁波を受電受信部で受け取り、検査回路の駆動電力を生成する方法が開示されている。また、検査装置からの検査制御手順も同様に非接触で受け取り、制御ロジックは受け取った制御手順に従ってアナログＳＷ、Ｄ／Ａ回路、Ａ／Ｄ回路、を制御して検査用配線を介した回路の検査を行い、検査結果をエンコーダおよび送信部を介して検査装置に送信することもできる。
【特許文献１】特開２００３−５７３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＪＴＡＧテストポートでは、１０Ｍｂｐｓ程度のシリアル通信にて情報のやり取りが行われる。このため、ＪＴＡＧ標準では、多ビット処理されているＣＰＵに接続されているレジスタやバスの情報をモニタするには十分な情報量を扱うことができないという問題があった。
また、ＡＳＩＣの内部バスの信号をモニタするために、内部バスの信号をＩＣパッケージ外に出力するためのピンを設けると、パッケージサイズが増大するという問題があった。さらに、内部バスの信号にノイズが付加され、誤動作する可能性があるという問題もあった。
【０００５】
また、特許文献１に開示された方法では、外部より検査手順を受信して回路の状態を検査し、その検査結果を外部に送信するものであり、予め定められた手順以外の検査ができないという問題があった。
そこで、本発明の目的は、検査手順を指定することを可能としつつ、検査時にモニタ可能な情報量を増大させることが可能な半導体集積回路、検査装置および半導体集積回路の検査方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体集積回路によれば、回路機能部と、前記回路機能部に接続されたバスと、前記バス上を流れるデータを取り込む情報取り込みレジスタと、前記情報取り込みレジスタに取り込まれたデータを無線で送信する無線通信回路とを備えることを特徴とする。
これにより、バス上に流れるデータを情報取り込みレジスタに取り込んでから、無線で外部に送信することができる。このため、大量の情報をリアルタイムでモニタすることが可能となり、ＣＰＵを含む複数の機能を有する回路が集積されたＡＳＩＣの機能試験を行うことが可能となるとともに、ＡＳＩＣの内部バスの信号をＩＣパッケージ外に出力するためのピンを設ける必要がなくなり、パッケージサイズの増大を抑えることができる。
【０００７】
また、本発明の一態様に係る半導体集積回路によれば、ＣＰＵと、前記ＣＰＵの内部レジスタに格納されているデータを取り込む情報取り込みレジスタと、前記情報取り込みレジスタに取り込まれたデータを無線で送信する無線通信回路とを備えることを特徴とする。
これにより、ＣＰＵの内部データを情報取り込みレジスタに取り込ませることが可能となり、ＣＰＵの内部データをモニタすることができる。
【０００８】
また、本発明の一態様に係る半導体集積回路によれば、回路機能部と、前記回路機能部に設けられたデータラッチ部と、前記データラッチ部にラッチされたデータを取り込む情報取り込みレジスタと、前記情報取り込みレジスタに取り込まれたとデータを無線で送信する無線通信回路とを備えることを特徴とする。
これにより、特定の回路機能部のデータを情報取り込みレジスタに直接取り込ませることが可能となり、特定の回路機能部の動作を継続してモニタすることができる。
【０００９】
また、本発明の一態様に係る半導体集積回路によれば、前記無線通信回路は、前記情報取り込みレジスタにデータの取り込みを指示する制御情報を受信する制御情報受信部を備えることを特徴とする。
これにより、モニタするデータを外部から指定することで、指定されたデータのみを情報取り込みレジスタに取り込ませることが可能となり、ＣＰＵを含む複数の機能を有する回路が集積されたＡＳＩＣの機能試験を効率よく行うことが可能となる。
【００１０】
また、本発明の一態様に係る半導体集積回路によれば、前記無線通信回路にて行われる無線通信に付随する付加情報を有線で伝送する有線通信部をさらに備えることを特徴とする。
これにより、情報取り込みレジスタに取り込まれたデータを無線で外部に送信することを可能としつつ、無線通信時における認証情報を有線にて送ることができる。このため、無線通信時におけるセキュリティを確保しつつ、大量の情報をリアルタイムでモニタすることが可能となる。
【００１１】
また、本発明の一態様に係る検査装置によれば、半導体集積回路と通信を行う無線通信部と、前記無線通信部にて受信された前記半導体集積回路のバス上を流れるデータまたは内部レジスタに格納されているデータに基づいて、前記半導体集積回路の検査を行う検査部とを備えることを特徴とする。
これにより、半導体集積回路のバス上を流れるデータまたは内部レジスタに格納されているデータを無線で検査装置に取り込むことが可能となり、ＣＰＵを含む複数の機能を有する回路が集積されたＡＳＩＣの機能試験を行うことが可能となる。
【００１２】
また、本発明の一態様に係る半導体集積回路の検査方法によれば、情報取り込みレジスタにデータの取り込みを指示する制御情報を送信するステップと、前記制御情報に基づいて、半導体集積回路のバス上を流れるデータを前記情報取り込みレジスタに取り込ませるステップと、前記情報取り込みレジスタに取り込まれたデータを無線で送信させるステップとを備えることを特徴とする。
【００１３】
これにより、指定したデータを情報取り込みレジスタに取り込ませてから、無線で外部に送信させることができる。このため、大量の情報をリアルタイムで効率よくモニタすることが可能となり、ＣＰＵを含む複数の機能を有する回路が集積されたＡＳＩＣの機能試験を行うことが可能となるとともに、ＡＳＩＣの内部バスの信号をＩＣパッケージ外に出力するためのピンを設ける必要がなくなり、パッケージサイズの増大を抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体集積回路およびその検査方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
図１において、ＣＰＵ１０４、メモリ１０５、ロジック回路１０６、１０８、制御回路１０７およびバッファ回路１０９は、バス１１１を介して互いに接続されている。そして、バス１１１には、バス１１１上を流れるデータを取り込む情報取り込みレジスタ１０３が接続され、情報取り込みレジスタ１０３には、情報取り込みレジスタ１０３に取り込まれたデータを無線で送信する無線通信回路１０２が接続されている。ここで、無線通信回路１０２には、電波の送受信を行うアンテナ１０１が設けられている。また、バッファ回路１０９には、外部インターフェース１１０が設けられている。
【００１５】
なお、ＣＰＵ１０４、メモリ１０５、ロジック回路１０６、１０８、制御回路１０７およびバッファ回路１０９は、ＡＳＩＣにおける回路機能部の構成要素とすることができる。また、ＣＰＵ１０４、メモリ１０５、ロジック回路１０６、１０８、制御回路１０７、バッファ回路１０９、アンテナ１０１、無線通信回路１０２および情報取り込みレジスタ１０３は、同一の半導体チップ上に搭載することができる。
【００１６】
そして、バス１１１上を流れるデータが情報取り込みレジスタ１０３に取り込まれると、無線通信回路１０２は、情報取り込みレジスタ１０３に取り込まれたデータを、アンテナ１０１を介して外部に送信する。なお、情報取り込みレジスタ１０３へのデータの取り込みや、無線通信回路１０２からのデータの吐き出しについては、ＪＴＡＧの手法を踏襲することができる。
【００１７】
これにより、バス１１１上を流れる大量のデータをリアルタイムでモニタすることが可能となり、ＣＰＵ１０４を含む複数の機能を有する回路が集積されたＡＳＩＣの機能試験を行うことが可能となるとともに、ＡＳＩＣの内部バス１１１の信号をＩＣパッケージ外に出力するためのピンを設ける必要がなくなり、パッケージサイズの増大を抑えることができる。
【００１８】
また、バス１１１上を流れるデータを無線で送信することにより、データライン上をプロービングする必要がなくなる。このため、プローブの寄生容量に起因して波形が歪み、半導体集積回路が動作不良を起こすことを防止することができ、半導体集積回路の検査を安定して行うことができる。
なお、無線通信回路１０２は、情報取り込みレジスタ１０３にデータの取り込みを指示する制御情報を受信し、指定されたデータのみを外部に送信するようにしてもよい。例えば、ユーザは、“ロジック回路１０６にアクセスしたデータ”などのように無線通信回路１０２に出力されるデータを選択し、情報取り込みレジスタ１０３は、バス１１１上のデータをデコードして選択されたデータのみを取り出せるようにしてもよい。
【００１９】
また、無線通信回路１０２は、ＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ）などの広帯域近距離無線通信を行うことができ、情報の伝送速度は数百Ｍｂｐｓ程度を確保することができる。このため、ＡＳＩＣの内部バス１１１上を流れる高速なデータをリアルタイムでモニタすることができる。
図２は、図１の無線通信回路１０２の概略構成を示すブロック図である。
【００２０】
図２において、無線通信回路１０２にてデータの受信が行われる場合、送受信切り替え回路２０１は、アンテナ１０１との接続をアンプ２０２側に切り替える。そして、アンテナ１０１を介して受信された受信信号はアンプ２０２にて増幅された後、バンドパスフィルタ２０３にて不要帯域の妨害波が除去され同期回路２０４に入力される。そして、同期回路２０４では受信信号パケット内のプリアンブルを検出し、復調に必要な同期タイミングやクロックをＰＬＬ回路２０６と協調し生成する。そして、復調回路２０５は、受信信号を受けて同期回路２０４やＰＬＬ回路２０６の出力を使い、受信データの復調を行う。ロジック回路２０７は、復調された受信データにタイミングを合わせてクロック信号を発生させ、情報取り込みレジスタ１０３へ出力することにより、情報取り込みレジスタ１０３にデータの取り込みを行わせることができる。
【００２１】
一方、無線通信回路１０２にてデータの送信が行われる場合、送受信切り替え回路２０１は、アンテナ１０１との接続をアンプ２１１側に切り替える。そして、並直変換回路２０８は、情報取り込みレジスタ１０３から出力された並列データを直列データに変換し、変調回路２０９に出力する。そして、変調回路２０９は、ＰＬＬ回路２０６で生成された搬送周波数を並直変換回路２０８から受け取ったデータで変調する。そして、バンドパスフィルタ２１０およびアンプ２１１を介して変調信号をアンテナ１０１に送り、アンテナ１０１を介して外部に送信する。
【００２２】
ここで、無線通信回路１０２に双方向通信機能を持たせることにより、ＣＰＵ１０４へのコマンドなどの入力も無線で行うことができる。また、外部から無線経由でメモリ１０５にプログラムを書き込むことで、メモリ１０５に書き込まれたプログラムをＣＰＵ１０４に実行させることができる。
図３は、本発明の第２実施形態に係る半導体集積回路の検査装置３５０の概略構成を示すブロック図である。
【００２３】
図３において、回路基板３３１にはＡＳＩＣ３３２が搭載されている。なお、ＡＳＩＣ３３２には、図１のアンテナ１０１、無線通信回路１０２および情報取り込みレジスタ１０３を内蔵している。
そして、検査装置３５０はＡＳＩＣ３３２内のデータをモニタする場合、ＡＳＩＣ３３２から送信されたデータをアンテナ３００にて受信する。そして、アンテナ３００を介して受信された受信信号はアンプ３０２にて増幅された後、バンドパスフィルタ３０３にて不要帯域の妨害波が除去され同期回路３０４に入力される。そして、同期回路３０４では受信信号内のプリアンブルを検出し、復調に必要な同期タイミングやクロックをＰＬＬ回路３０６と協調し生成する。復調回路３０５は、受信信号を受けて同期回路３０４やＰＬＬ回路３０６の出力を使い、受信信号の復調を行った後、直並変換回路３０８に復調データを出力する。そして、直並変換回路３０８は、直並変換したデータを処理回路３２１に出力する。また、ロジック回路３０７は、復調回路３０５にて復調された受信データにタイミングを合わせてクロック信号を発生させ、処理回路３２１に出力する。そして、処理回路３２１は、直並変換されたデータを直並変換回路３０８から受け取ると、ロジック回路３０７から出力されたタイミングに合わせて表示部３２２にリアルタイムで表示させることができる。
【００２４】
図４は、本発明の第３実施形態に係る半導体集積回路の検査装置４５０の概略構成を示すブロック図である。
図４において、回路基板４３１にはＡＳＩＣ４３２が搭載されている。なお、ＡＳＩＣ４３２には、図１のアンテナ１０１、無線通信回路１０２および情報取り込みレジスタ１０３を内蔵している。
【００２５】
そして、検査装置４５０はＡＳＩＣ４３２の外部制御を行う場合、送受信切り替え回路４０１は、アンテナ４００との接続をアンプ４１１側に切り替える。そして、操作部４２３にてデータの取り込み指示が行われると、処理回路４２１は、データの取り込みを指示する制御情報を生成し、ロジック回路４０７に伝送する。そして、ロジック回路４０７は、処理回路４２１から制御情報を受け取ると、無線伝送のためのパケットを生成し、変調回路４０９に出力する。変調回路４０９は、ＰＬＬ回路４０６で生成された搬送周波数にてロジック回路４０７から受け取ったデータを変調する。そして、バンドパスフィルタ４１０およびアンプ４１１を介して変調信号をアンテナ４００に送り、アンテナ４００を介して外部に送信する。
【００２６】
一方、検査装置４５０はＡＳＩＣ４３２内のデータをモニタする場合、ＡＳＩＣ４３２から送信された信号をアンテナ４００にて受信する。そして、アンテナ４００を介して受信された受信信号はアンプ４０２にて増幅された後、バンドパスフィルタ４０３にて不要帯域の妨害波が除去され同期回路４０４に入力される。そして、同期回路４０４では受信信号内のプリアンブルを検出し、復調に必要な同期タイミングやクロックをＰＬＬ回路４０６と協調し生成する。復調回路４０５は、受信信号を受けて同期回路４０４やＰＬＬ回路４０６の出力を使い、受信データの復調を行った後、直並変換回路４０８に出力する。そして、直並変換回路４０８は、直並変換されたデータを処理回路４２１に出力する。また、ロジック回路４０７は、復調回路４０５にて復調された受信データにタイミングを合わせてクロック信号を発生させ、処理回路４２１に出力する。そして、処理回路４２１は、直並変換されたデータを直並変換回路４０８から受け取ると、ロジック回路４０７から出力されたタイミングに合わせて表示部４２２にリアルタイムで表示させることができる。
【００２７】
なお、上述した半導体集積回路の検査方法は、半導体集積回路の製造が正常に行われたかを確認するために使用してもよいし、半導体集積回路の品質検査に使用してもよい。あるいは、半導体集積回路の開発時において、ＡＳＩＣを構成する各回路機能部が正しく設計されているかを確認するために使用することもできる。
また、上述した実施形態では、回路基板に搭載されたＡＳＩＣの検査方法について説明したが、ＡＳＩＣを筐体内に収容してからＡＳＩＣの検査を行うようにしてもよい。
【００２８】
図５は、本発明の第４実施形態に係る半導体集積回路の概略構成を示すブロック図である。
図５において、ＣＰＵ５０４、メモリ５０５、ロジック回路５０６、５０８、制御回路５０７およびバッファ回路５０９は、バス５１１を介して互いに接続されている。そして、ＣＰＵ５０４は、ＣＰＵ５０４の内部レジスタに格納されているデータを取り込む情報取り込みレジスタ５０３が接続され、情報取り込みレジスタ５０３には、情報取り込みレジスタ５０３に取り込まれたデータを無線で送信する無線通信回路５０２が接続されている。ここで、無線通信回路５０２には、電波の送受信を行うアンテナ５０１が設けられている。また、バッファ回路５０９には、外部インターフェース５１０が設けられている。
【００２９】
そして、ＣＰＵ５０４の内部レジスタに格納されているデータが情報取り込みレジスタ５０３に取り込まれると、無線通信回路５０２は、情報取り込みレジスタ５０３に取り込まれたデータを、アンテナ５０１を介して外部に送信する。
これにより、ＣＰＵ５０４の内部データ（命令キャシュなど）を情報取り込みレジスタ５０３に取り込ませることが可能となり、ＣＰＵ５０４の内部データをモニタすることが可能となる。このため、バス５１１からアクセスできないデータについてもモニタすることが可能となり、検査精度を向上させることができる。
【００３０】
図６は、本発明の第５実施形態に係る半導体集積回路の概略構成を示すブロック図である。
図６において、ＣＰＵ６０４、ロジック回路６０６、６０８、制御回路６０７およびバッファ回路６０９は、バス６１１を介して互いに接続されている。また、メモリ６０５には、メモリ６０５に格納されるデータをラッチするデータラッチ回路６１２が設けられ、データラッチ回路６１２はバス６１１に接続されている。そして、データラッチ回路６１２には、データラッチ回路６１２にラッチされたデータを取り込む情報取り込みレジスタ６０３が接続され、情報取り込みレジスタ６０３には、情報取り込みレジスタ６０３に取り込まれたデータを無線で送信する無線通信回路６０２が接続されている。ここで、無線通信回路６０２には、電波の送受信を行うアンテナ６０１が設けられている。また、バッファ回路６０９には、外部インターフェース６１０が設けられている。
【００３１】
そして、データラッチ回路６１２にラッチされたデータが情報取り込みレジスタ６０３に取り込まれると、無線通信回路６０２は、情報取り込みレジスタ６０３に取り込まれたデータを、アンテナ６０１を介して外部に送信する。
これにより、メモリ６０５に格納されたデータを情報取り込みレジスタ６０３に直接取り込ませることが可能となり、メモリ６０５の動作を継続してモニタすることができる。
【００３２】
図７は、本発明の第６実施形態に係る半導体集積回路の概略構成を示すブロック図である。
図７において、ＣＰＵ７０４、メモリ７０５、ロジック回路７０６、７０８、制御回路７０７およびバッファ回路７０９は、バス７１１を介して互いに接続されている。そして、バス７１１には、バス７１１上を流れるデータを取り込む情報取り込みレジスタ７０３が接続され、情報取り込みレジスタ７０３には、情報取り込みレジスタ７０３に取り込まれたデータを無線で送信する無線通信回路７０２が接続されている。ここで、無線通信回路７０２には、電波の送受信を行うアンテナ７０１が設けられている。また、バッファ回路７０９には、外部インターフェース７１０が設けられている。また、無線通信回路７０２は、有線７１２を介して外部インターフェース７１０に接続されている。ここで、無線通信回路７０２には、無線通信回路７０２にて行われる無線通信に付随する付加情報を有線で伝送することができる。なお、付加情報としては、例えば、暗号鍵や認証情報などを挙げることができる。
【００３３】
そして、半導体集積回路の検査を行う場合、例えば、有線７１２を介して暗号鍵を無線通信回路７０２に送出することができる。そして、無線通信回路７０２は、バス７１１上を流れるデータが情報取り込みレジスタ７０３に取り込まれると、情報取り込みレジスタ７０３に取り込まれたデータを暗号鍵を使って暗号化し、アンテナ７０１を介して外部に送信する。
【００３４】
これにより、暗号鍵を有線７１２にて無線通信回路７０２に送出することが可能となり、暗号鍵が他人に読み取られることを防止することができる。このため、無線通信時におけるセキュリティを確保しつつ、大量の情報をリアルタイムでモニタすることが可能となる。
なお、上述した実施形態では、半導体集積回路にアンテナを１個だけ設ける方法について説明したが、半導体集積回路にアンテナを２個設け、送受信が同時に行えるようにしてもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】図１の無線通信回路１０２の概略構成を示すブロック図。
【図３】第２実施形態に係る半導体集積回路の検査装置の構成を示すブロック図。
【図４】第３実施形態に係る半導体集積回路の検査装置の構成を示すブロック図。
【図５】本発明の第４実施形態に係る半導体集積回路の構成を示すブロック図。
【図６】本発明の第５実施形態に係る半導体集積回路の構成を示すブロック図。
【図７】本発明の第６実施形態に係る半導体集積回路の構成を示すブロック図。
【符号の説明】
【００３６】
１０１、３００、５０１、６０１、７０１  アンテナ、１０２、５０２、６０２、７０２  無線通信回路、１０３、５０３、６０３、７０３  情報取り込みレジスタ、１０４、５０４、６０４、７０４  ＣＰＵ、１０５、５０５、６０５、７０５  メモリ、１０６、１０８、２０７、３０７、４０７、５０６、５０８、６０６、６０８、７０６、７０８  ロジック回路、１０７、５０７、６０７、７０７  制御回路、１０９、５０９、６０９、７０９  バッファ回路、１１０、５１０、６１０、７１０  インターフェース、１１１、５１１、６１１、７１１  バス、２０１、４０１  送受信切り替え回路、２０２、２１１、３０２、４０２、４１１  アンプ、２０３、２１０、３０３、４０３、４１０  バンドパスフィルタ、２０４、３０４、４０４  同期回路、２０５、３０５、４０５  復調回路、２０６、３０６、４０６  ＰＬＬ回路、２０８  並直変換回路、２０９、４０９  変調回路、３０８、４０８  直並変換回路、３３１、４３１  回路基板、３３２、４３２  ＡＳＩＣ、３２１、４２１  処理回路、３２２、４２２  表示部、３５０、４５０  検査装置、４２３  操作部、６１２  データラッチ回路、７１２  有線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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