(57)【要約】    【課題】ドライバＩＣに対する放熱構造を低コスト化することが可能なプラズマディスプレイ装置を提供する。    【解決手段】電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層を、ＰＤＰの表示セル各々内の放電空間に接する面に形成する。更に、画素データに応じた画素データパルスを列電極に印加する画素データパルス発生回路を複数のＩＣチップに分割して構築し、これらＩＣチップの各々を、上記電源ライン及び列電極に夫々接続されている複数のフレキシブル配線基板上に夫々実装する。【選択図】  図１
2006172866.tif 000002
【特許請求の範囲】
【請求項１】
複数の行電極対と前記行電極対の各々に交叉しその交叉する方向に伸張する複数の列電極との各交叉部に画素を担う容量性の表示セルが形成されているプラズマディスプレイパネルを入力映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイ装置であって、
前記表示セル各々内の前記放電空間に接する面において形成され且つ電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層と、  
前記画素データに応じて前記列電極と電源ラインとを接続することにより画素データパルスを発生して前記列電極に印加する画素データパルス発生回路と、を備え、
前記画素データパルス発生回路は複数のＩＣチップ回路からなり、
前記ＩＣチップ回路の各々が、前記電源ライン及び前記列電極に夫々接続されている複数のフレキシブル配線基板上に夫々実装されていることを特徴とするプラズマディスプレイ装置。
【請求項２】
前記プラズマディスプレイパネルの裏面に配置された回路基板上に形成されており、所定の共振振幅にて電位が変動する共振パルス電源電圧を発生してこれを前記電源ラインに印加する共振パルス電源回路を備えることを特徴とする請求項１記載のプラズマディスプレイ装置。  
【請求項３】
前記酸化マグネシウム結晶体が、２０００オングストローム以上の粒径を有していることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項４】
前記酸化マグネシウム結晶体が、マグネシウムを加熱した際に発生するマグネシウム蒸気が気相酸化されることによって生成される酸化マグネシウム単結晶体を含んでいることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項５】
前記酸化マグネシウム結晶体が波長域２３０〜２５０ｎｍ内にピークを有するカソードルミネッセンス発光を行うことを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項６】
前記酸化マグネシウム層が、前記行電極対を被覆する誘電体層上に形成されていることを特徴とする請求項１記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
近年、プラズマディスプレイパネル（以下、ＰＤＰと称する）が開発され、ＰＤＰを搭載した薄型大画面の表示装置が次世代の表示装置として急速に普及しつつある。
【０００３】
ＰＤＰには、画素を担う複数の放電セルと共に、これら放電セル各々において放電を生起させる為の各種駆動パルスを発生する駆動用集積回路装置（以下、ドライバＩＣという）が実装されている。かかるドライバＩＣをＰＤＰの基板上に実装する技術として、ＴＡＢ（Tape Automated Bonding）やＣＯＦ（Chip on FPC）等の実装技術を用いたＴＣＰ（Tape Carrier Package）を採用したものが知られている（例えば、特許文献１の図１１参照）。
【０００４】
ここで、上述した如きドライバＩＣの実装形態を採用した場合には、放熱効果が十分に得られ、しかも簡素な実装構造を実現し得る対策を講じることが求められている。
【０００５】
しかしながら、十分な放熱効果を得るためには、ドライバＩＣに放熱器を装着する必要があり、重量及び価格が増加するという問題が生じた。
【特許文献１】特開２００４−２９５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる課題を解決するためになされたものであり、プラズマディスプレイパネルを駆動するＩＣドライバに装着する放熱器を小型化、又は不要にすることが可能なプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に係る発明によるプラズマディスプレイ装置は、複数の行電極対と前記行電極対の各々に交叉しその交叉する方向に伸張する複数の列電極との各交叉部に画素を担う容量性の表示セルが形成されているプラズマディスプレイパネルを入力映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイ装置であって、前記表示セル各々内の前記放電空間に接する面において形成され且つ電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層と、前記画素データに応じて前記列電極と電源ラインとを接続することにより画素データパルスを発生して前記列電極に印加する画素データパルス発生回路と、を備え、前記画素データパルス発生回路は複数のＩＣチップ回路からなり、前記ＩＣチップ回路の各々が、前記電源ライン及び前記列電極に夫々接続されている複数のフレキシブル配線基板上に夫々実装されている。
【発明を実施するための最良の形態】
【０００８】
電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層を、ＰＤＰの表示セル各々内の放電空間に接する面に形成する。更に、画素データに応じた画素データパルスを列電極に印加する画素データパルス発生回路を複数のＩＣチップに分割して構築し、これらＩＣチップの各々を、上記電源ライン及び列電極に夫々接続されている複数のフレキシブル配線基板上に夫々実装する。
【実施例】
【０００９】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１０】
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、列電極駆動回路５５、及び駆動制御回路５６から構成される。
【００１２】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に夫々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）、（Ｘ３，Ｙ３）、・・・、（Ｘｎ，Ｙｎ）の各々が、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う表示セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する表示セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する表示セルＰＣ２、１〜ＰＣ２、ｍ、・・・・、第ｎ表示ラインに属する表示セルＰＣｎ、１〜ＰＣｎ、ｍの各々がマトリクス状に配列されているのである。
【００１３】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【００１４】
図２においては、ＰＤＰ５０の列電極Ｄ１〜Ｄ３各々と、第１表示ライン（Ｙ１，Ｘ１）及び第２表示ライン（Ｙ２，Ｘ２）との各交叉部を抜粋して示すものである。  図３は、図２のＶ３−Ｖ３線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ２−Ｗ２線におけるＰＤＰ５０の断面を示す図である。
【００１５】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、１対の行電極対（Ｘ１、Ｙ１）とこの行電極対に隣接する行電極対（Ｘ２、Ｙ２）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。この誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、後述するような電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層１３が形成されている。
【００１６】
一方、前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。尚、ＰＤＰ５０の各表示ライン毎に、図２に示す如き梯子形状の隔壁１６が各々形成されており、互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６によって、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む表示セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各表示セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、図３に示す如くこれらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。各表示セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。一方、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒ１が存在する。すなわち、２次元表示画面の横方向において互いに隣接する表示セルＰＣ各々の放電空間Ｓは、この隙間ｒ１を介して互いに連通しているのである。
【００１７】
ここで、上記酸化マグネシウム層１３を形成する酸化マグネシウム結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られる単結晶体、例えば電子線の照射により励起されて波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相法酸化マグネシウム結晶体を含んでいる。この気相法酸化マグネシウム結晶体には、図５ＡのＳＥＭ写真像に示す如き立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは図５ＢのＳＥＭ写真像に示す如き立方体の単結晶構造を有する、２０００オングストローム以上の粒径のマグネシウム単結晶体が含まれている。このようなマグネシウム単結晶体は、他の方法によって生成された酸化マグネシウムと比較すると高純度であると共に微粒子であり、粒子の凝集が少ない等の特徴を備えており、後述するように放電遅れ等の放電特性の改善に寄与する。尚、本実施例においては、ＢＥＴ法によって測定した平均粒径が５００オングストローム以上、好ましくは２０００オングストローム以上の気相酸化マグネシウム単結晶体を用いている。そして、このような酸化マグネシウム単結晶体を、スプレー法や静電塗布法等により、図６に示す如く誘電体層１２の表面に付着させることにより酸化マグネシウム層１３を形成させるのである。尚、誘電体層１２及び嵩上げ誘電体層１２Ａの表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上に気相法酸化マグネシウム単結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００１８】
駆動制御回路５６は、上記構造を有するＰＤＰ５０を図７に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号を行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、及び列電極駆動回路５５の各々に供給する。図７に示す発光駆動シーケンスでは、１フィールド（１フレーム）表示期間内のＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）各々において、アドレス行程Ｗ、サスティン行程Ｉ及び消去行程Ｅを順次実行する。ただし、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ち、リセット行程Ｒを実行する。駆動制御回路５６は、かかる発光駆動シーケンスに基づく制御を実施するにあたり、入力映像信号に基づく各画素毎の画素データに応じて、各アドレス行程Ｗにおいて表示セルＰＣの各々を発光させるか否かを指定する画素駆動データビットＤＢを１表示ライン分（ｍ個）ずつ生成して、列電極駆動回路５５に供給する。
【００１９】
行電極Ｘ駆動回路５１は、リセットパルス発生回路、及びサスティンパルス発生回路からなる。行電極Ｘ駆動回路５１のリセットパルス発生回路は、リセット行程ＲにおいてＰＤＰ５０の行電極Ｘに印加すべきリセットパルス（後述する）を発生する。行電極Ｘ駆動回路５１のサスティンパルス発生回路は、サスティン行程Ｉにおいて行電極Ｘに印加すべきサスティンパルス（後述する）を発生する。  行電極Ｙ駆動回路５３は、リセットパルス発生回路、スキャンパルス発生回路及びサスティンパルス発生回路からなる。行電極Ｙ駆動回路５３のリセットパルス発生回路は、リセット行程ＲにおいてＰＤＰ５０の行電極Ｙに印加すべきリセットパルス（後述する）を発生する。行電極Ｙ駆動回路５３のスキャンパルス発生回路は、アドレス行程ＷにおいてＰＤＰ５０の行電極Ｙに印加すべき走査パルス（後述する）を発生する。行電極Ｙ駆動回路５３のサスティンパルス発生回路は、サスティン行程Ｉにおいて行電極Ｙに印加すべきサスティンパルス（後述する）を発生する。
【００２０】
列電極駆動回路５５は、アドレス行程ＷにおいてＰＤＰ５０の列電極Ｄに印加すべき画素データパルスを発生する。  
【００２１】
図８は、かかる列電極駆動回路５５の内部構成を示す図である。
【００２２】
図８に示す如く、列電極駆動回路５５は、共振パルス電源回路２１ａ〜２１ｄと、画素データパルス発生回路２２ａ〜２２ｄから構成される。
【００２３】
共振パルス電源回路２１ａ〜２１ｄの各々は、直流電源Ｂ１、コンデンサＣ１、スイッチング素子ＳＷ１〜ＳＷ３、コイルＬ１及びＬ２、ダイオードＤＤ１及びＤＤ２からなり、互いに同一の回路構成を有する。コンデンサＣ１は、その一端がＰＤＰ５０の接地電位としてのＰＤＰ接地電位Ｖｓに接地されている。スイッチング素子Ｓ１は、上記駆動制御回路５６から論理レベル「０」のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１の論理レベルが「１」である場合には、スイッチング素子Ｓ１はオン状態となり、上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤＤ１を介して電源ライン２上に印加する。スイッチング素子Ｓ２は、駆動制御回路５６から論理レベル「０」のスイッチング信号ＳＷ２が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ２が論理レベル「１」である場合には、スイッチング素子Ｓ２はオン状態となり、電源ライン２上の電位をコイルＬ２及びダイオードＤＤ２を介してコンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、電源ライン２上の電位によって充電される。スイッチング素子Ｓ３は、駆動制御回路５６から論理レベル「０」のスイッチング信号ＳＷ３が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ３が論理レベル「１」である場合には、スイッチング素子Ｓ３はオン状態となり、直流電源Ｂ１が発生した直流の電源電圧Ｖaを電源ライン２上に印加する。
【００２４】
これら共振パルス電源回路２１ａ〜２１ｄの各々は、図９の駆動行程Ｇ１〜Ｇ３にて示されるシーケンスに基づくスイッチング信号ＳＷ１〜ＳＷ３に応じて、所定振幅を有する共振パルス電源電圧を発生し、これを電源ライン２ａ〜２１ｄに印加する。
【００２５】
先ず、図９に示す駆動行程Ｇ１では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電する。この際、画素データパルス発生回路２２のスイッチング素子ＳＺ１(後述する)がオン状態にあると、上記放電に伴う放電電流は図８に示す如きスイッチング素子Ｓ１、コイルＬ１、及びダイオードＤＤ１からなる放電電流路、電源ライン２、及びスイッチング素子ＳＺ１を介してＰＤＰ５０の列電極Ｄに流れ込む。かかる放電電流により、列電極Ｄに寄生する負荷容量Ｃ０が充電され、この負荷容量Ｃ０内に電荷の蓄積が為される。そして、コイルＬ１及び負荷容量Ｃ０による共振作用により、電源ライン２上の電位が徐々に上昇し、コンデンサＣ１の一端の電位Ｖcの２倍の電位を有する電位Ｖaに到達する。この際、電源ライン２上での緩やかな電位上昇部分が、上記共振パルス電源電圧のフロントエッジ部となる。
【００２６】
次に、駆動行程Ｇ２では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１による直流の電位Ｖaがスイッチング素子Ｓ３を介して電源ライン２上に印加される。この際、画素データパルス発生回路２２のスイッチング素子ＳＺ１(後述する)がオン状態にあると、直流の電位Ｖaに基づく電流がスイッチング素子ＳＺ１を介してＰＤＰ５０の列電極Ｄに流れ、この列電極Ｄに寄生する負荷容量Ｃ０が充電される。かかる充電により、負荷容量Ｃ０には電荷の蓄積が為される。
【００２７】
そして、駆動行程Ｇ３では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ２のみがオン状態となり、列電極Ｄに寄生する負荷容量Ｃ０が放電を開始する。かかる放電により、列電極Ｄ、スイッチング素子ＳＺ１、電源ライン２、更に、コイルＬ２、ダイオードＤＤ２及びスイッチング素子Ｓ２からなる充電電流路を介してコンデンサＣ１に電流が流れ込む。すなわち、ＰＤＰ５０の負荷容量Ｃ０に蓄積されていた電荷が共振パルス電源回路２１のコンデンサＣ１に回収されるのである。このとき、コイルＬ２及び負荷容量Ｃ０で決まる時定数により、電源ライン２上の電位は徐々に低下する。この際、電源ライン２上での緩やかな電位下降部分が、上記共振パルス電源電圧のリアエッジ部となる。
【００２８】
共振パルス電源回路２１ａ〜２１ｄの各々は、上述した如き駆動シーケンス(Ｇ１〜Ｇ３)の実行によって生成された共振パルス電源電圧を電源ライン２ａ〜２ｄを介して画素データパルス発生回路２２ａ〜２２ｄの各々に供給する。
【００２９】
画素データパルス発生回路２２ａは、列電極駆動回路５５から供給された１表示ライン分（ｍ個）の画素駆動データビットＤＢの内の、第１列〜第ｉ列各々に対応した画素駆動データビットＤＢ１〜ＤＢ(i)に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＺ１１〜ＳＺ１ｉ及びＳＺ０１〜ＳＺ０ｉからなる。スイッチング素子ＳＺ１１〜ＳＺ１ｉの各々は、夫々に供給された画素駆動データビットＤＢ１〜ＤＢ(i)が論理レベル「１」である場合にオン状態となり、電源ライン２ａを介して共振パルス電源回路２１ａから供給された上記共振パルス電源電圧をＰＤＰ５０の列電極Ｄ１〜Ｄｉに印加する。スイッチング素子ＳＺ０１〜ＳＺ０ｉの各々は、画素駆動データビットＤＢ１〜ＤＢ(i)が論理レベル「０」である場合にオン状態となり、列電極Ｄ１〜Ｄｉ上の電位を強制的にＰＤＰ接地電位Ｖｓにする。かかる動作により、画素データパルス発生回路２２ａは、画素駆動データビットＤＢ１〜ＤＢ(i)が論理レベル「１」である場合に限り高電圧の画素データパルスを発生して列電極Ｄ１〜Ｄｉに夫々印加する。尚、画素駆動データビットＤＢ１〜ＤＢ(i)が論理レベル「０」である場合には画素データパルス発生回路２２ａは、低電位(０ボルト)を夫々列電極Ｄ１〜Ｄｉに印加する。
【００３０】
画素データパルス発生回路２２ｂは、列電極駆動回路５５から供給された１表示ライン分（ｍ個）の画素駆動データビットＤＢの内の、第(i+1)列〜第j列各々に対応した画素駆動データビットＤＢ(i+1)〜ＤＢ(j)に応じて夫々独立してオン・オフ制御されるスイッチング素子ＳＺ１(ｉ＋１)〜ＳＺ１ｊ及びＳＺ０(ｉ＋１)〜ＳＺ０ｊからなる。スイッチング素子ＳＺ１(ｉ＋１)〜ＳＺ１ｊの各々は、夫々に供給された画素駆動データビットＤＢ(i+1)〜ＤＢ(j)が論理レベル「１」である場合にオン状態となり、電源ライン２ｂを介して共振パルス電源回路２１ｂから供給された共振パルス電源電圧をＰＤＰ５０の列電極Ｄ(ｉ＋１)〜Ｄｊに印加する。スイッチング素子ＳＺ０(ｉ＋１)〜ＳＺ０ｊの各々は、上記画素駆動データビットＤＢ(i+1)〜ＤＢ(j)が論理レベル「０」である場合にオン状態となり、列電極Ｄ(ｉ＋１)〜Ｄｊ上の電位を強制的にＰＤＰ接地電位Ｖｓにする。かかる動作により、画素データパルス発生回路２２ｂは、画素駆動データビットＤＢ(i+1)〜ＤＢ(j)が論理レベル「１」である場合に限り高電圧の画素データパルスを発生して列電極Ｄ(ｉ＋１)〜Ｄｊに夫々印加する。尚、画素駆動データビットＤＢ(i+1)〜ＤＢ(j)が論理レベル「０」である場合には画素データパルス発生回路２２ｂは、低電位(０ボルト)を夫々列電極Ｄ(ｉ＋１)〜Ｄｊに印加する。
【００３１】
画素データパルス発生回路２２ｃは、列電極駆動回路５５から供給された１表示ライン分（ｍ個）の画素駆動データビットＤＢの内の、第(j+1)列〜第ｋ列各々に対応した画素駆動データビットＤＢ(j+1)〜ＤＢ(k)に応じて夫々独立してオン・オフ制御されるスイッチング素子ＳＺ１(ｊ＋１)〜ＳＺ１ｋ及びＳＺ０(ｊ＋１)〜ＳＺ０ｋからなる。スイッチング素子ＳＺ１(ｊ＋１)〜ＳＺ１ｋの各々は、夫々に供給された画素駆動データビットＤＢ(j+1)〜ＤＢ(k)が論理レベル「１」である場合にオン状態となり、電源ライン２ｃを介して共振パルス電源回路２１ｃから供給された共振パルス電源電圧をＰＤＰ５０の列電極Ｄ(ｊ＋１)〜Ｄｋに印加する。スイッチング素子ＳＺ０(ｊ＋１)〜ＳＺ０ｋの各々は、画素駆動データビットＤＢ(j+1)〜ＤＢ(k)が論理レベル「０」である場合にオン状態となり、列電極Ｄ(ｊ＋１)〜Ｄｋ上の電位を強制的にＰＤＰ接地電位Ｖｓにする。かかる動作により、画素データパルス発生回路２２ｃは、画素駆動データビットＤＢ(j+1)〜ＤＢ(k)が論理レベル「１」である場合に限り高電圧の画素データパルスを発生して列電極Ｄ(ｊ＋１)〜Ｄｋに夫々印加する。尚、画素駆動データビットＤＢ(j+1)〜ＤＢ(k)が論理レベル「０」である場合には画素データパルス発生回路２２ｃは、低電位(０ボルト)を夫々列電極Ｄ(ｊ＋１)〜Ｄｋに印加する。
【００３２】
画素データパルス発生回路２２ｄは、列電極駆動回路５５から供給された１表示ライン分（ｍ個）の画素駆動データビットＤＢの内の、第(k+1)列〜第ｍ列各々に対応した画素駆動データビットＤＢ(k+1)〜ＤＢ(m)に応じて夫々独立してオン・オフ制御されるスイッチング素子ＳＺ１(ｋ＋１)〜ＳＺ１ｍ及びＳＺ０(ｋ＋１)〜ＳＺ０ｍからなる。スイッチング素子ＳＺ１(ｋ＋１)〜ＳＺ１ｍの各々は、夫々に供給された画素駆動データビットＤＢ(k+1)〜ＤＢ(m)が論理レベル「１」である場合にオン状態となり、電源ライン２ｄを介して共振パルス電源回路２１ｄから供給された共振パルス電源電圧をＰＤＰ５０の列電極Ｄ(ｋ＋１)〜Ｄｍに印加する。スイッチング素子ＳＺ０(ｋ＋１)〜ＳＺ０ｍの各々は、画素駆動データビットＤＢ(k+1)〜ＤＢ(m)が論理レベル「０」である場合にオン状態となり、列電極Ｄ(ｋ＋１)〜Ｄｍ上の電位を強制的にＰＤＰ接地電位Ｖｓにする。かかる動作により、画素データパルス発生回路２２ｄは、画素駆動データビットＤＢ(k+1)〜ＤＢ(m)が論理レベル「１」である場合に限り高電圧の画素データパルスを発生して列電極Ｄ(ｋ＋１)〜Ｄｍに夫々印加する。尚、画素駆動データビットＤＢ(k+1)〜ＤＢ(m)が論理レベル「０」である場合には画素データパルス発生回路２２ｄは、低電位(０ボルト)を夫々列電極Ｄ(ｋ＋１)〜Ｄｍに印加する。
【００３３】
尚、上記共振パルス電源回路２１ａ〜２１ｄ及び画素データパルス発生回路２２ａ〜２２ｄは図１０に示す如き形態にてＰＤＰ５０に実装されている。
【００３４】
図１０において、回路基板Ｋ１には共振パルス電源回路２１ａが構築されており、回路基板Ｋ２には共振パルス電源回路２１ｂが構築されている。又、回路基板Ｋ３には共振パルス電源回路２１ｃが構築されており、回路基板Ｋ４には共振パルス電源回路２１ｄが構築されている。これら回路基板Ｋ１〜Ｋ４の各々がＰＤＰ５０の背面基板１４を支持固定されるシャーシ（図示せず）の一面に装着されている。尚、背面基板１４の他面側には、上述した如き列電極Ｄ１〜Ｄｍが配列されている。回路基板Ｋ１と背面基板１４の列電極の引出し部（図示せず）とはフレキシブルケーブルＦＬ１にて接続されている。このフレキシブルケーブルＦＬ１上には、画素データパルス発生回路２２ａをＩＣ化したＩＣチップ回路としてのドライバモジュールＤＭ１が設けられている。尚、フレキシブルケーブルＦＬ１内には図８に示す電源ライン２ａに相当する電源ライン、並びに、画素データパルス発生回路２２ａが発生した画素データパルスを列電極Ｄ１〜Ｄｉの各々に伝送する為のｉ個の伝送ラインが設けられている。又、回路基板Ｋ２と背面基板１４とはフレキシブルケーブルＦＬ２にて接続されている。このフレキシブルケーブルＦＬ２上には、画素データパルス発生回路２２ｂをＩＣ化したＩＣチップ回路としてのドライバモジュールＤＭ２が設けられている。尚、フレキシブルケーブルＦＬ２内には図８に示す電源ライン２ｂに相当する電源ライン、並びに、画素データパルス発生回路２２ｂが発生した画素データパルスを列電極Ｄ(ｉ＋１)〜Ｄｊの各々に伝送する為の(ｊ−ｉ)個の伝送ラインが設けられている。又、回路基板Ｋ３と背面基板１４とはフレキシブルケーブルＦＬ３にて接続されている。このフレキシブルケーブルＦＬ３上には、画素データパルス発生回路２２ｃをＩＣ化したＩＣチップ回路としてのドライバモジュールＤＭ３が設けられている。尚、フレキシブルケーブルＦＬ３内には図８に示す電源ライン２ｃに相当する電源ライン、並びに、画素データパルス発生回路２２ｃが発生した画素データパルスを列電極Ｄ(ｊ＋１)〜Ｄｋの各々に伝送する為の(ｋ−ｊ)個の伝送ラインが設けられている。又、回路基板Ｋ４と背面基板１４とはフレキシブルケーブルＦＬ４にて接続されている。このフレキシブルケーブルＦＬ４上には、画素データパルス発生回路２２ｄをＩＣ化したＩＣチップ回路としてのドライバモジュールＤＭ４が設けられている。尚、フレキシブルケーブルＦＬ４内には図８に示す電源ライン２ｄに相当する電源ライン、並びに、画素データパルス発生回路２２ｄが発生した画素データパルスを列電極Ｄ(ｋ＋１)〜Ｄｍの各々に伝送する為の(ｍ−ｋ)個の伝送ラインが設けられている。
【００３５】
図１１は、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内からＳＦ１を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。
【００３６】
先ず、リセット行程Ｒでは、行電極Ｙ駆動回路５３が、図１１に示す如く、行電極Ｙ上の電圧が時間経過に伴い緩やかに上昇して正極性のピーク電圧値Ｖryに到る前縁部と、その後、緩やかに電圧値が下降して負極性の電圧値Ｖselに到る後縁部とを有するリセットパルスＲＰＹを行電極Ｙ1〜Ｙnに一斉に印加する。尚、上記電圧値Ｖselは、後述する負極性の走査パルス（後述する）が印加された際の行電極Ｙ上の電圧値と、電圧印加が一切為されていない場合における行電極Ｙ上の電圧値との間の電圧である。又、上記ピーク電圧値Ｖryは、後述するサスティンパルスが印加された際の行電極Ｙ上の電圧値よりも大なる電圧値である。行電極Ｘ駆動回路５１は、このリセットパルスＲＰＹにおける電圧値の上昇区間に亘り、図１１に示す如き負極性の電圧Ｖrxを有するリセットパルスＲＰＸを行電極Ｘ1〜Ｘnに印加する。
【００３７】
ここで、リセットパルスＲＰＹと共にリセットパルスＲＰＸが印加されている間、全表示セルＰＣ1,1〜ＰＣn,m各々内の行電極Ｘ及びＹ間において微弱な書込リセット放電が生起される。かかる書込リセット放電の終息後、各表示セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３の表面には所定量の壁電荷が形成される。つまり、酸化マグネシウム層１３の表面上における行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。その後、リセットパルスＲＰＹの電圧がピーク電圧値Ｖryから緩やかに低下して行くと、その間、全ての表示セルＰＣ1,1〜ＰＣn,m各々内の行電極Ｘ及びＹ間において微弱な消去リセット放電が生起される。かかる消去リセット放電により、全表示セルＰＣ1,1〜ＰＣn,m各々内に形成されていた壁電荷が消滅する。すなわち、リセット行程Ｒにより、全ての表示セルＰＣ1,1〜ＰＣn,mの各々は、壁電荷の量が所定量に充たない、いわゆる消灯モードの状態に初期化されるのである。
【００３８】
次に、アドレス行程Ｗでは、列電極駆動回路５５が、駆動制御回路５６から供給された画素駆動データビットＤＢに対応した電圧を有する画素データパルスを生成し、これを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ１、ＤＰ２、・・・、ＤＰｎとして順次、列電極Ｄ1〜Ｄmに印加して行く。この間、行電極Ｙ駆動回路５３は、上記画素データパルス群ＤＰ１〜ＤＰn各々のタイミングに同期させて負極性の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。この際、走査パルスＳＰが印加され且つ高電圧の画素データパルスが印加された表示セルＰＣのみに選択的にアドレス放電が生起され、その表示セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３及び蛍光体層１７各々の表面に所定量の壁電荷が形成される。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された表示セルＰＣ内では上記の如きアドレス放電は生起されないので、その直前までの壁電荷の形成状態が維持される。すなわち、アドレス行程Ｗの実行により、各表示セルＰＣは、入力映像信号に基づき、所定量の壁電荷が存在する点灯モードの状態、又は所定量の壁電荷が存在しない消灯モードの状態のいずれか一方に設定されるのである。
【００３９】
次に、サスティン行程Ｉでは、行電極Ｘ駆動回路５１及び行電極Ｙ駆動回路５３の各々が、交互に繰り返し正極性のサスティンパルスＩＰＸ及びＩＰＹを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。サスティンパルスＩＰＸ及びＩＰＹを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスＩＰＸ及びＩＰＹが印加される度に、所定量の壁電荷が形成されている上記点灯モードの状態に設定されている表示セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。
【００４０】
次に、消去行程Ｅでは、行電極Ｙ駆動回路５３が、正極性の消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに一斉に印加する。かかる消去パルスＥＰの印加により全表示セルＰＣ内において消去放電が生起され、各表示セルＰＣ内に残留している壁電荷が全て消滅する。
【００４１】
ここで、前述した如く、各表示セルＰＣ内に形成されている酸化マグネシウム層１３に含まれている気相酸化マグネシウム単結晶体は、電子線の照射により励起されて図１２に示す如き波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う。図１３に示すように、気相法酸化マグネシウム結晶体の粒径が大なるほどＣＬ発光のピーク強度が大となる。すなわち、気相酸化マグネシウム結晶体を生成する際に、通常よりも高い温度でマグネシウムを加熱すると、平均粒径５００オングストロームの気相酸化マグネシウム単結晶体と共に、図５Ａ或いは図５Ｂの如き粒径２０００オングストローム以上の比較的大なる単結晶体が形成される。この際、マグネシウムを加熱する際の温度が通常よりも高温であるので、マグネシウムと酸素が反応する火炎の長さも長くなる。従って、かかる火炎と周囲との温度差が大になり、それ故に、粒径が大なる気相酸化マグネシウム単結晶体のグループほど、２００〜３００ｎｍ（特に２３５ｎｍ付近）に対応したエネルギー準位の高い単結晶体が多く含まれることになると推測される。
【００４２】
図１４は、表示セルＰＣ内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を生起する気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。尚、図１４中において横軸は、放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。
【００４３】
このように、各放電セルＰＣの放電空間Ｓに、図５Ａ又は図５Ｂに示す如き電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を形成すると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まるのである。尚、図１５に示す如く、上記気相酸化マグネシウム単結晶体としては、電子線を照射した際の特に２３５ｎｍにピークを有するＣＬ発光の強度が大なるものほど、放電空間Ｓ内において生起される放電遅れを短縮させることができる。
【００４４】
従って、表示画像には関与しないリセット放電に伴う発光を抑えてコントラスト向上を図るべく、行電極Ｙに印加するリセットパルスＲＰＹの電圧推移を図１１に示す如く緩やかにしてリセット放電を微弱化させても、この微弱なリセット放電を短時間に安定して生起させることが可能となる。特に、各表示セルＰＣは、Ｔ字形状の透明電極Ｘａ及びＹａ間の放電ギャップ近傍で局所的に放電を生起させる構造を採用しているので、行電極全体で放電してしまうような強い突発的なリセット放電が抑制されると共に、列電極及び行電極間での強い誤放電も阻止される。
【００４５】
又、放電確率が高くなる（放電遅れが少なくなる）ことにより、上記リセット行程Ｒでの書込リセット放電及び消去リセット放電によるプライミング効果が長く持続することになるので、アドレス行程Ｗにおいて生起されるアドレス放電が高速化する。
【００４６】
これにより、ＰＤＰ５０の列電極Ｄに印加する画素データパルスＤＰのピーク電圧を低くしてもアドレス放電を正しく生起させることが可能となる。そこで、画素データパルス発生回路２２において生成する画素データパルスＤＰのピーク電圧を低下させれば、この画素データパルス発生回路２２で消費される電力も低下する。よって、かかる画素データパルス発生回路２２の構築されている図１０に示す如きドライバモジュールＤＭにて発せられる熱が低下し、このドライバモジュールＤＭに装着すべき放熱器を小型化、若しくは不要にすることが可能になる。
【００４７】
尚、図１においては、列電極駆動回路５５がＰＤＰ５０の画面上側に設けられているが、画面下側に設けるようにしても良い。要するに、図１０に示す如きフレキシブルケーブルＦＬ１〜ＦＬ４、回路基板Ｋ１〜Ｋ４、ドライバモジュールＤＭ１〜ＤＭ４は、ＰＤＰ５０の画面上側の一辺上、又は画面下側の一辺上のいずれに形成されていても構わない。
【００４８】
又、上記実施例においては、ＰＤＰ５０を階調駆動させる駆動方法として、全表示セルを所定量の壁電荷が残留しない状態に初期化し（リセット行程Ｒ）、入力映像信号に基づき選択的に各表示セル内に所定量の壁電荷を形成させる（アドレス行程Ｗ）、いわゆる選択書込アドレス法を採用した場合について説明した。しかしながら、ＰＤＰ５０を階調駆動させる駆動方法としては、全表示セル内に所定量の壁電荷を形成させ（リセット行程Ｒ）、画素データに応じて選択的に各表示セル内に形成されている所定量の壁電荷を消去させる（アドレス行程Ｗ）、いわゆる選択消去アドレス法を採用しても良い。
【００４９】
又、上記実施例におけるＰＤＰ５０としては、行電極対（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）、（Ｘ３，Ｙ３）、・・・、（Ｘｎ，Ｙｎ）の如き互いに対を為す行電極Ｘと行電極Ｙとの間に表示セルＰＣが形成される構造を採用しているが、互いに隣接する全ての行電極間に表示セルＰＣが形成された構造を採用しても良い。要するに、行電極Ｘ１及びＹ１の間、行電極Ｙ１及びＸ２間、行電極Ｘ２及びＹ２の間、・・・、行電極Ｙｎ-1及びＸｎの間、行電極Ｘｎ及びＹｎの間、に夫々表示セルＰＣが形成された構造を採用しても良いのである。
【００５０】
又、上記実施例におけるＰＤＰ５０としては、前面透明基板１０に行電極Ｘ及びＹ、背面基板１４に列電極Ｄ及び蛍光体層１７を夫々形成される構造を採用しているが、前面透明基板１０に列電極Ｄと共に行電極Ｘ及びＹを形成し、背面基板１４に蛍光体層１７を形成させた構造を採用しても良い。
【００５１】
又、上述の実施例では、電源回路として共振パルス電源回路２１を用いる構成を例示したが、これに限らず直流電源を用いるこれを電源ラインに接続するようにしても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１のプラズマディスプレイ装置に搭載されているＰＤＰ５を表示面側から眺めた場合の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ３−Ｖ３線上での断面を示す図である。
【図４】図２に示されるＷ２−Ｗ２線上での断面を示す図である。
【図５Ａ】酸化マグネシウム単結晶体の一例を示す図である。
【図５Ｂ】酸化マグネシウム単結晶体の一例を示す図である。
【図６】酸化マグネシウム単結晶体を誘電体層及び嵩上げ誘電体層の表面に付着させて酸化マグネシウム層を形成させた場合の形態を示す図である。
【図７】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図８】図１に示される列電極駆動回路５５の内部構成を示す図である。
【図９】列電極駆動回路５５の内部動作を説明する為の図である。
【図１０】列電極駆動回路５５の実装形態を示す図である。
【図１１】図７に示す発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。
【図１２】酸化マグネシウム単結晶体の粒径とＣＬ発光の波長との関係を示すグラフである。
【図１３】酸化マグネシウム単結晶体の粒径と２３５ｎｍのＣＬ発光の強度との関係を示すグラフである。
【図１４】表示セル内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。
【図１５】２３５ｎｍピークのＣＬ発光強度と放電遅れ時間との対応関係を示す図である。
【符号の説明】
【００５３】
１３  酸化マグネシウム層
５０  ＰＤＰ
５１  行電極Ｘ駆動回路
５３  行電極Ｙ駆動回路
５５  列電極駆動回路
５６  駆動制御回路
【図１】
2006172866.tif 000003
【図２】
2006172866.tif 000004
【図３】
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【図４】
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【図６】
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【図７】
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【図８】
2006172866.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006172866.tif 000016
【図５Ａ】
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【図５Ｂ】
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