(57)【要約】【課題】  物質層上の突起に起因する加工不良を低減でき、半導体装置の歩留まりを向上可能な製造条件調整システムを提供する。【解決手段】  物質層上の突起を検査する検査装置２１と、検査の結果に基づいて突起の高さを算出する高さ算出部１１と、突起の高さに基づいて突起を除去するように製造条件を調整する製造条件調整部１２とを備える。【選択図】      図１
2006100602.tif 000002
【特許請求の範囲】
【請求項１】
物質層上の突起を検査する検査装置と、
前記検査の結果に基づいて前記突起の高さを算出する高さ算出部と、
前記突起の高さに基づいて前記突起を除去するように製造条件を調整する製造条件調整部
とを備えることを特徴とする製造条件調整システム。
【請求項２】
前記突起の径を算出する径算出部と、
前記突起の径に基づいて前記突起に起因する加工不良が生じるか判定する判定部
とを備えることを特徴とする請求項１に記載の製造条件調整システム。
【請求項３】
前記突起数を算出する突起数算出部と、
前記突起数に基づいて前記突起に起因する不良を救済用素子を用いて救済可能か判定する判定部
とを備えることを特徴とする請求項１又は２に記載の製造条件調整システム。
【請求項４】
基板上に物質層を堆積する工程と、
前記物質層上の突起を検査し、前記検査の結果に基づいて前記突起の高さを算出し、前記突起の高さに基づいて製造条件を調整し、前記調整された製造条件を用いて前記突起を除去する工程
とを含むことを特徴とする電子装置の製造方法。
【請求項５】
前記突起の高さを算出する前に、
前記突起の径を算出し、
前記突起の径に基づいて前記突起に起因する加工不良が生じるか判定する
ことを特徴とする請求項４に記載の電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子装置の製造技術に関し、特に製造条件調整システム及び電子装置の製造方法に関する。
【背景技術】
【０００２】
電子装置である半導体装置の製造工程においては、半導体基板上にゲート絶縁膜を介してゲート電極となる多結晶シリコン或いは非晶質シリコンの半導体層を形成する（例えば、特許文献１参照。）。エッチング工程においては、半導体層の膜厚を検査し、検査の結果に応じたエッチング条件を用いて、半導体層を加工していた。
【０００３】
半導体層を堆積するときに、半導体層に微小な異物が混入あるいは発生し、半導体層上に微小な突起（以下、単に「突起」という。）が生じる場合がある。「突起」とは、半導体層の膜厚が局所的に厚くなった部分を意味する。従来、半導体層の膜厚を検査するときには、突起部分の膜厚を検査していなかった。このため、エッチング工程において半導体層を除去した後に突起部分に膜残りが生じる。この結果、ゲート電極間でのショートの発生や、素子分離不良等の加工不具合が発生し、半導体装置の歩留りが低下する。
【特許文献１】特開平７−３０２８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、物質層上の突起に起因する加工不良を低減でき、半導体装置の歩留まりを向上可能な製造条件調整システム及び電子装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の第１の特徴は、（イ）物質層上の突起を検査する検査装置と、（ロ）検査の結果に基づいて突起の高さを算出する高さ算出部と、（ハ）突起の高さに基づいて突起を除去するように製造条件を調整する製造条件調整部とを備える製造条件調整システムであることを要旨とする。
【０００６】
本発明の第２の特徴は、（イ）基板上に物質層を堆積する工程と、（ロ）物質層上の突起を検査し、検査の結果に基づいて突起の高さを算出し、突起の高さに基づいて製造条件を調整し、調整された製造条件を用いて突起を除去する工程とを含む電子装置の製造方法であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、物質層上の突起に起因する加工不良を低減でき、半導体装置の歩留まりを向上可能な製造条件調整システム及び電子装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
本発明の実施の形態に係る製造条件調整システムは、図１に示すように、物質層（半導体層）上の突起を検査する検査装置２１と、検査の結果に基づいて突起の高さを算出する高さ算出部１１と、突起の高さに基づいて突起を除去するように製造条件を調整する製造条件調整部１２とを備える。
【００１０】
高さ算出部１１及び製造条件調整部１２は、中央処理装置（ＣＰＵ）１０に含まれる。ＣＰＵ１０には、検査結果記憶装置２２、製造条件記憶装置２３、高さ記憶装置３１、入力装置４１、出力装置４２及び主記憶装置４３が接続されている。ＣＰＵ１０には、検査装置２１及び製造ライン１００が通信ネットワーク等を介して接続されている。製造ライン１００は、半導体装置を製造するための複数の製造装置群が配置されている。製造装置群は、酸化炉等の酸化装置、気相化学成長（ＣＶＤ）装置等の成膜装置１０１、スピンコータ等のレジスト塗布装置１０２、ステッパ等の露光装置１０３、及び反応性イオンエッチング（ＲＩＥ）装置等のエッチング装置１０４を備える。図示を省略するが、製造ライン１００には他にも、レジスト除去装置、乾燥装置、洗浄装置、イオン注入装置や熱処理装置等の製造装置が多数配置されている。
【００１１】
検査装置２１としては、走査型電子顕微鏡（ＳＥＭ）、レーザ顕微鏡や原子間力顕微鏡（ＡＦＭ）等が使用可能である。例えば、ＳＥＭであれば、外周から３〜７ｍｍ程度のエッジカット領域を除いた半導体ウェハ上を電子ビームで掃引し、半導体ウェハからの二次電子や反射電子を検出する。検査装置２１は、図２に示すような物質層（半導体層）３の突起３ｘを検査する。半導体層３は、例えば基板（半導体基板）１上にゲート絶縁膜２を介して配置されるゲート電極層である。突起３ｘは、微小な異物が混入あるいは発生して半導体層３上に多数生じる。検査装置２１により、図３に示すような斜め方向から見た半導体ウェハ表面のＳＥＭ像を得る。
【００１２】
図１に示した検査結果記憶装置２２は検査装置２１によるＳＥＭ像等の検査の結果を格納する。製造条件記憶装置２３は、半導体装置の製造工程における半導体層の成膜条件やエッチング条件等の製造条件を格納する。エッチング条件は、図４に示すような半導体層のエッチング時間とエッチング量の相関関係を含む。
【００１３】
図１に示したＣＰＵ１０の高さ算出部１１は、例えば斜め方向から見た半導体層のＳＥＭ像に基づいて、半導体層３上の複数の突起のうち、相対的に大きな５〜２０個程度の複数の突起をサンプルとして抽出する。「相対的な大きさ」は、斜め方向から見た突起の高さであっても良く、定方向最大径であっても良い。更に、高さ算出部１１は、抽出された突起毎に突起の高さを算出する。例えば図３に示した斜め方向から見たＳＥＭ像に基づく場合には、図５に示すように、斜め方向から見た突起３ｘの定方向最大径に垂直な最大寸法をｓ、膜厚方向に対する斜め方向の角度をθとして、膜厚方向の最大寸法ｈ（＝ｓ／sinθ）を「突起の高さ」としてそれぞれ算出する。
【００１４】
図１に示した製造条件調整部１２は、高さ算出部１１により算出された複数の突起の高さｈのうちの最大寸法に基づいて、最大寸法の高さの突起を除去するようにエッチング条件等の製造条件を調整する。例えば、製造条件調整部１２は、突起の高さｈが３０ｎｍである場合には、製造条件記憶装置２３からの図４に示したエッチング量とエッチング時間の相関関係を参照して、予め設定していたエッチング時間よりもエッチング時間を６ｓ長くする。調整された製造条件は図１に示した製造条件記憶装置２３に格納される。
【００１５】
ＣＰＵ１０は、図示を省略した記憶装置管理手段を更に備える。検査結果記憶装置２２、製造条件記憶装置２３、高さ記憶装置３１、及び主記憶装置４３との入出力が必要な場合は、記憶装置管理手段を介して読み出し・書き込み処理がなされる。高さ記憶装置３１は、高さ算出部１１により算出された突起の高さｈを格納する。入力装置４１としては、例えばキーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置４２としては、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。
【００１６】
主記憶装置４３には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ１０において実行されるプログラムを格納しているプログラム記憶装置等として機能する（プログラムの詳細は後述する。）。ＲＡＭは、ＣＰＵ１０におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置４３としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。また、入力装置４１、出力装置４２等をＣＰＵ１０につなぐ図示を省略した入出力制御装置（インターフェース）を備える。
【００１７】
次に、図１に示した製造条件調整システムを用いた本発明の実施の形態に係る製造条件調整方法の一例を、図６を用いて説明する。
【００１８】
（イ）ステップＳ１１において、図２に示すような半導体層３が上面に形成された半導体基板１を用意する。図１に示した検査装置２１が、半導体層３上の突起３ｘを検査する。検査装置２１による検査の結果は検査結果記憶装置２２に格納される。
【００１９】
（ロ）ステップＳ１２において、高さ算出部１１は、検査結果記憶装置２２から検査の結果を読み出して半導体層３上の突起のうち、相対的に大きな突起を５〜２０個程度抽出する。高さ算出部１１は、抽出された突起毎に、突起の高さｈを算出する。突起の高さｈは高さ記憶装置３１に格納される。
【００２０】
（ハ）ステップＳ１３において、製造条件調整部１２は、高さ記憶装置３１から突起の高さｈを読み出して、半導体層３上の突起３ｘを除去するようにエッチング時間等の製造条件を調整する。調整された製造条件は製造条件記憶装置２３に格納される。
【００２１】
本発明の実施の形態によれば、製造条件記憶装置２３に格納された調整されたエッチング条件を用いてエッチングを行えば、半導体層３上の突起３ｘを除去することができる。したがって、突起３ｘに起因する加工不良を抑制できるので、歩留まりを向上することができる。
【００２２】
なお、図１に示した製造条件記憶装置２３が、エッチング条件として、図７に示すようなエッチング用イオンの加速電圧とエッチングレートの相関関係を格納していても良い。エッチング時間を長くする代わりに、製造条件調整部１２が、製造条件記憶装置２３からのエッチング用イオンの加速電圧とエッチングレートの相関関係に基づいて突起を除去するようにエッチング用イオンの加速電圧を大きくしても良い。エッチング工程において、製造条件調整部１２により調整されたエッチング用イオンの加速電圧を用いれば、エッチング時間を固定したままで半導体層３上の突起３ｘを除去することができる。
【００２３】
また、図６に示した一連の操作は、図６と等価なアルゴリズムのプログラム（製造条件調整プログラム）により、図１に示した製造条件調整システムを制御して実行出来る。製造条件調整プログラムは、図１に示した主記憶装置４３に記憶させればよい。また、製造条件調整プログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を主記憶装置４３に読み込ませることにより、本発明の一連の操作を実行することができる。
【００２４】
ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。
【００２５】
例えば、製造条件調整システムの本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）および光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体からの製造条件調整プログラムを主記憶装置４３にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。さらに、インターネット等の情報処理ネットワークを介して、製造条件調整プログラムを主記憶装置４３に格納することが可能である。
【００２６】
次に、本発明の実施の形態に係る電子装置（半導体装置）の製造方法の一例を、図１、図２、及び図９（ａ）〜図１５（ｂ）を用いて説明する。ここで、図８に本発明の実施の形態に係る半導体装置の製造方法で実現される半導体装置の上面図を示す。図２、図９（ａ），図１０（ａ），・・・・・，図１５（ａ）は図８のＡ−Ａ方向の切断面で見た工程断面図を示す。図９（ｂ），図１０（ｂ），・・・・・，図１５（ｂ）は図８のＢ−Ｂ方向の切断面で見た工程断面図を示す。なお、図８においては、半導体層（ゲート電極）３を覆う絶縁膜やゲート電極３及び不純物拡散層１ａとのコンタクト及び配線等は省略されている。
【００２７】
（イ）図２に示すようなシリコン等の半導体基板１を用意する。引き続き、熱酸化法やＣＶＤ法等により、半導体基板１上にゲート絶縁膜２を１ｎｍ程度堆積する。そして、ＣＶＤ法等により、ゲート絶縁膜２上に多結晶或いは非晶質シリコン等の半導体層（ゲート電極）３を１００ｎｍ形成する。このとき、半導体層に微小な異物が混入あるいは発生して半導体層３上に突起３ｘが形成される。
【００２８】
（ロ）次に、図１に示した検査装置２１が、図２に示した半導体層３上の突起３ｘを検査する。検査の結果は検査結果記憶装置２２に格納される。高さ算出部１１は、検査結果記憶装置２２からの検査の結果を読み出して突起の高さｈを算出する。突起の高さｈは高さ記憶装置３１に格納される。製造条件調整部１２は、高さ記憶装置３１から突起の高さｈを読み出して突起３ｘを除去するようにエッチング条件等の製造条件を調整する。調整された製造条件は製造条件記憶装置２３に格納される。
【００２９】
（ハ）次に、ＣＶＤ法等により、図９（ａ）及び図９（ｂ）に示すように半導体層３上にシリコン窒化膜４を５０ｎｍ程度堆積する。更に、シリコン酸化膜（ＳｉＯ2膜）等のマスク膜５を２００ｎｍ程度堆積する。マスク膜５上にレジスト膜６を塗布し、リソグラフィ技術を用いてレジスト膜６をパターニングする。引き続き、パターニングされたレジスト膜６をマスクとして用いて、ＲＩＥ法等により、図１０（ａ）及び図１０（ｂ）に示すようにマスク膜５の一部を選択的に除去する。残存したレジスト膜６はレジストリムーバ等を用いて除去される。
【００３０】
（ニ）更に、マスク膜５をマスクとして用いて、ＲＩＥ法等により、シリコン窒化膜４の一部を選択的に除去する。ここで、図１に示した製造条件記憶装置２３に格納された調整されたエッチング時間やエッチング用イオンの加速電圧を用いて、図１１（ａ）及び図１１（ｂ）に示すように突起３ｘを除去するように半導体層３及びゲート絶縁膜２の一部を選択的に除去する。
【００３１】
（ホ）次に、ＲＩＥ法等により半導体基板１の一部を除去して、図１２（ａ）及び図１２（ｂ）に示すように溝７を形成する。引き続き、ＣＶＤ法等により、絶縁膜を溝７に埋め込む。その後、化学的機械研磨（ＣＭＰ）等により絶縁膜の一部を選択的に除去して図１３（ａ）及び図１３（ｂ）に示すように素子分離領域８を形成する。
【００３２】
（ホ）次に、フォトリソグラフィ技術及びＲＩＥ法等を用いて、図１４（ａ）及び図１４（ｂ）に示すようにマスク膜５、シリコン窒化膜４、半導体層３、ゲート絶縁膜２の一部を選択的に除去する。引き続き、マスク膜５をマスクとして用いて、半導体基板１がｐ型であれば、燐イオン（Ｐ+）等のｎ型の不純物イオンを半導体基板１に注入する。そして、熱処理を行い注入された不純物を活性化させることにより、図１５（ａ）及び図１５（ｂ）に示すように半導体基板１の上部にｎ+型の不純物拡散層１ａを自己整合的に形成する。その後、絶縁膜の堆積及び配線等を行い、半導体装置が完成する。
【００３３】
本発明の実施の形態に係る電子装置（半導体装置）の製造方法によれば、半導体層３上の突起３ｘを除去することができる。したがって、半導体層３上の突起３ｘに起因する加工不良が低減でき、歩留まりを向上可能となる。
【００３４】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る製造条件調整システムは、図１６に示すように、デザインルール記憶装置２４を更に備える。デザインルール記憶装置２４は、ゲート電極間隔Ｗs等のデザインルールを格納する。
【００３５】
図１６に示したＣＰＵ１０は、径算出部１３及び不良判定部１４を更に備える。径算出部１３は、検査装置２１による検査の結果に基づいて径算出部１３は、半導体層上の複数の突起のうち、相対的に大きな突起を５〜２０個程度抽出する。更に、径算出部１３は、斜め方向から見た半導体層のＳＥＭ像に基づいて、抽出された突起毎に、半導体装置に形成されるゲート電極の走行する方向に直交する方向（ゲート長方向）の定方向最大径Ｗdを「突起の径」として算出する。
【００３６】
ここで、図１７において、ゲート電極領域２ｘは、ゲート電極が形成される半導体層３上の位置を示す。半導体層３上には突起３ｙ，３ｚが形成されている。突起３ｙは、ゲート電極領域２ｘが走行する方向に直交する方向の定方向最大径Ｗd1が、ゲート電極間隔Ｗｓよりも小さい。一方、突起３ｚは、ゲート電極間隔Ｗｓより定方向最大径Ｗd2が大きい。図１８に示すようにゲート電極間隔よりも突起の径が大きいと、加工不良が生じる割合が高くなる。即ち、定方向最大径Ｗd1が、ゲート電極間隔Ｗｓよりも小さい突起３ｙに起因する加工不良は生じないが、ゲート電極間隔Ｗｓより定方向最大径Ｗd2が大きい突起３ｚに起因する加工不良は生じやすい。
【００３７】
図１６に示した不良判定部１４は、径算出部１３により算出された突起の径Ｗdと、デザインルール記憶装置２４に格納されたゲート電極間隔Ｗsの最小寸法を比較することにより、突起に起因する加工不良が生じるか判定する。例えば、不良判定部１４は、ゲート電極間隔Ｗsの最小寸法が９０ｎｍであり、突起の径Ｗdの最大寸法が９０ｎｍ未満であれば、突起に起因する加工不良が生じないと判定する。
【００３８】
製造条件調整部１２は、不良判定部１４により突起に起因する加工不良が生じると判定された場合には、半導体層上の突起を除去するようにエッチング条件等の製造条件を調整する。径記憶装置３２は、径算出部１３により算出された突起の径Ｗdを格納する。他の構成は、図１に示した製造条件調整システムと実質的に同様であるので、重複した説明を省略する。
【００３９】
次に、本発明の実施の形態の第１の変形例に係る製造条件調整方法を、図１９のフローチャートにしたがって説明する。ステップＳ２１の手順は、図６に示したステップＳ１１の手順と実質的に同様であるので、重複した説明を省略する。ステップＳ２２において、図１６に示した径算出部１３は、検査結果記憶装置２２から検査の結果を読み込んで突起の径Ｗdを算出する。突起の径Ｗdは径記憶装置３２に格納される。ステップＳ２３において、不良判定部１４は、径記憶装置３２から突起の径Ｗdを読み込んで、突起に起因する加工不良が生じるか判定する。加工不良が生じないと判定されたときは処理を完了する。一方、加工不良が生じると判定されたときにはステップＳ２４の手順に進む。ステップＳ２４及びＳ２５の手順は、図６に示したステップＳ１２及びＳ１３の手順と実質的に同様であるので、重複した説明を省略する。
【００４０】
本発明の実施の形態の第１の変形例によれば、半導体層上に突起がある場合でも、突起の径Ｗdが小さく突起に起因する加工不良が生じないときには予め設定された製造条件を用いて半導体装置を製造するので、製造条件を調整しなくて済み、無駄のないプロセス制御が可能となる。
【００４１】
なお、図１９のステップＳ２３において、加工不良が生じないと判定された場合でも、処理を終了する代わりに、ステップＳ２４において突起の高さを算出し、Ｓ２５において製造条件を調整しても良い。突起の高さに基づいて製造条件を制御することで、歩留まりをより向上させることができる。
【００４２】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る製造条件調整システムは、図２０に示すように、救済用素子数記憶装置２５を更に備える。救済用素子数記憶装置２５は、救済用素子（冗長素子）数を格納する。救済用素子は、不良となった素子を救済するために半導体装置に形成され、不良となった素子の代用となる素子である。製造条件記憶装置２３は、図２１に示すような半導体層の成膜時間と半導体層上に形成される突起数の相関関係を格納する。
【００４３】
ＣＰＵ１０は、突起数算出部１５及び救済判定部１６を更に備える。突起数算出部１５は、検査装置２１による検査の結果に基づいて突起数を算出する。突起数記憶装置３３は、突起数算出部１５により算出された突起数を格納する。
【００４４】
救済判定部１６は、救済用素子数記憶装置２５からの救済用素子数と、突起数算出部１５により算出された突起数を比較する。救済判定部１６は、救済用素子数が突起数よりも多い場合には、突起に起因する不良を救済素子により救済可能と判定する。救済判定部１６は、救済用素子数が突起数よりも少ない場合には、突起に起因する不良を救済不可能と判定する。例えば、救済用素子数記憶装置２５に格納された救済用素子数は５００個で、突起数算出部１５により算出された突起数が４００個のとき、救済判定部１６は救済可能と判定する。
【００４５】
製造条件調整部１２は、不良判定部１４により加工不良が生じると判定された場合、及び救済判定部１６により救済が不可能と判定された場合に製造条件を調整する。例えば、製造条件調整部１２は、製造条件記憶装置２３からの図２１に示した半導体層の成膜時間と半導体層上に形成される突起数の相関関係を参照して、検査対象となった半導体装置以降のロットの半導体装置の製造工程において、半導体層上に形成される突起数が救済用素子数よりも少なくなるように成膜条件を調整しても良い。例えば、成膜温度を下げる等して突起数を減少させる。なお、成膜温度を下げると所望の膜厚を得るための成膜時間も変化する。この成膜時間についても製造条件記憶装置２３に格納しておく。
【００４６】
図２０に示した製造ライン１００は、レーザープロセッシングシステム等の救済装置１０５を備える。救済装置１０５は、レーザを照射することにより、加工不良が生じた半導体素子の代わりに救済用素子を接続する。他の構成は、図１に示した製造条件調整システムの構成と実質的に同様であるので、重複した説明を省略する。
【００４７】
本発明の実施の形態の第２の変形例に係る製造条件調整方法を図２２のフローチャートにしたがって説明する。ステップＳ３１及びＳ３２の手順は、図１９に示したステップＳ２１及びＳ２２の手順と実質的に同様であるので、重複した説明を省略する。ステップＳ３３において、図２１に示した不良判定部１４が、突起に起因する加工不良が生じると判定したときにステップＳ３４に進む。ステップＳ３４において、突起数算出部１５が、検査結果記憶装置２２からの検査の結果を読み込んで突起数を算出する。突起数は突起数記憶装置３３に格納される。ステップＳ３５において、救済判定部１６は、突起数記憶装置３３からの突起数及び救済用素子数記憶装置２５からの救済用素子数を読み込んで、突起数及び救済用素子数を比較することにより、救済用素子を用いて突起に起因した不良を救済可能か判定する。救済可能と判定されたときには処理を完了する。一方、救済不可能と判定されたときにはステップＳ３６に進む。ステップＳ３６及びＳ３７の手順は図６に示したステップＳ１２及びＳ１３の手順と実質的に同様であるので、重複した説明を省略する。
【００４８】
本発明の実施の形態の第２の変形例によれば、救済用素子を用いて加工不良を救済可能なときには予め設定された製造条件を用いるので、製造条件を調整しなくて済む。したがって、無用にエッチング時間や成膜条件を調整する必要が無くなり、スループットを向上することができる。
【００４９】
なお、本発明の実施の形態の第２の変形例に係る半導体装置の製造方法において、図２０に示した製造条件調整部１２がエッチング条件の代わりに成膜条件を調整し、調整された成膜条件を製造条件記憶装置２３に格納しても良い。このとき、検査対象となった半導体装置以降のロットの半導体装置の製造工程において、図２に示した半導体基板１上にゲート絶縁膜２を介して半導体層３を堆積する際に、図１に示した製造条件記憶装置２３に格納された調整された成膜条件を用いて、ＣＶＤ法等により突起数が救済用素子数を越えないように半導体層３を堆積することができる。
【００５０】
（第３の変形例）
本発明の実施の形態の第３の変形例に係る製造条件調整システムにおいて、図２３に示すＣＰＵ１０の製造条件調整部１２は、高さ算出部１１により算出された半導体層上の突起の高さｈに基づいてエッチング時間を長くすることにより、突起を除去するようにエッチング条件を調整する。更に、製造条件調整部１２は、高さ算出部１１により算出された突起の高さｈに基づいて成膜温度を下げて成膜時間を長くすることにより突起を除去するように成膜条件を調整する。
【００５１】
ＣＰＵ１０は、選択部１７を更に備える。選択部１７は、製造条件調整部１２により調整された成膜条件及びエッチング条件を読み出して、予め決定されていた成膜時間及びエッチング時間から突起を除去するために長くする時間が少ない一方を選択する。例えば、選択部１７は、長くした成膜時間と、長くしたエッチング時間を比較して、成膜時間を長くした時間がエッチング時間よりも長ければ、エッチング条件を選択する。
【００５２】
次に、本発明の実施の形態の第３の変形例に係る製造条件調整方法を図２４のフローチャートにしたがって説明する。ステップＳ４１〜Ｓ４６の手順は、図２２に示したステップＳ３１〜Ｓ３６の手順と実質的に同様であるので、重複した説明を省略する。ステップＳ４７において、図２３に示した製造条件調整部１２は、高さ算出部１１により算出された突起の高さｈに基づいてエッチング時間を長くすることにより、突起を除去するようにエッチング条件を調整する。更に、製造条件調整部１２は、高さ算出部１１により算出された突起の高さｈに基づいて成膜温度を下げて成膜時間を長くすることにより突起を除去するように成膜条件を調整する。ステップＳ４８において、選択部１７は、製造条件調整部１２により調整された成膜条件及びエッチング条件を読み出して、長くした時間が短い一方を選択する。選択された製造条件は、製造条件記憶装置２３に格納される。
【００５３】
本発明の実施の形態の第３の変形例によれば、選択部１７によりエッチング条件及び成膜条件のうち長くする時間が短いスループットをより向上できる条件を選択することができる。したがって、選択された製造条件を用いれば、無駄に製造条件を調整することがなく、スループットを向上することができる。
【００５４】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図２４のフローチャートにおいて、ステップＳ４０１における検査後に、ステップＳ４０２における突起の径Ｗdの算出、ステップＳ４０４における突起数の算出、及びステップＳ４０６における突起の高さｈの算出を行ってから、ステップＳ４０２における加工不良を起こすかの判定、ステップＳ４０５における救済可能かの判定を行っても良い。
【００５５】
また、図１に示した製造条件調整部１２は、エッチング時間及びエッチング用イオンの加速電圧の一方を調整するのではなくエッチング時間及び加速電圧の両方を同様のエッチング量が得られるようにそれぞれ調整しても良い。
【００５６】
また、上記実施の形態では、半導体装置の製造方法について例示したが、本発明は、液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子等の電子装置の製造方法に適用できることは、上記説明から容易に理解できるであろう。また、検査対象となる突起は、図２に示した半導体層３上の突起３ｘの他にも、酸化膜等の絶縁膜や金属膜等の物質層上の突起であれば良い。このように、発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態に係る製造条件調整システムの一例を示すブロック図である。
【図２】本発明の実施の形態に係る電子装置の製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態に係る突起の検査を説明するための半導体層表面の斜視図である。
【図４】本発明の実施の形態に係るエッチング装置のエッチング時間とエッチング量の相関関係を示すグラフである。
【図５】本発明の実施の形態に係る突起の高さの算出手法を説明するための概略図である。
【図６】本発明の実施の形態に係る製造条件調整方法の一例を説明するためのフローチャートである。
【図７】本発明の実施の形態に係るエッチング量とエッチング用イオンの加速電圧の層間関係を表すグラフである。
【図８】本発明の実施の形態に係る半導体装置の製造方法により実現される半導体装置の上面図である。
【図９】図９（ａ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図２に引き続く工程断面図（図８のＡ−Ａ方向に沿った工程断面図）である。図９（ｂ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための工程断面図（図８のＢ−Ｂ方向に沿った工程断面図）である。
【図１０】図１０（ａ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図９（ａ）に引き続く工程断面図（図８のＡ−Ａ方向に沿った工程断面図）である。図１０（ｂ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図９（ｂ）に引き続く工程断面図（図８のＢ−Ｂ方向に沿った工程断面図）である。
【図１１】図１１（ａ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１０（ａ）に引き続く工程断面図（図８のＡ−Ａ方向に沿った工程断面図）である。図９（ｂ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１０（ｂ）に引き続く工程断面図（図８のＢ−Ｂ方向に沿った工程断面図）である。
【図１２】図１２（ａ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１１（ａ）に引き続く工程断面図（図８のＡ−Ａ方向に沿った工程断面図）である。図１２（ｂ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１１（ｂ）に引き続く工程断面図（図８のＢ−Ｂ方向に沿った工程断面図）である。
【図１３】図１３（ａ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１２（ａ）に引き続く工程断面図（図８のＡ−Ａ方向に沿った工程断面図）である。図１３（ｂ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１２（ｂ）に引き続く工程断面図（図８のＢ−Ｂ方向に沿った工程断面図）である。
【図１４】図１４（ａ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１３（ａ）に引き続く工程断面図（図８のＡ−Ａ方向に沿った工程断面図）である。図１４（ｂ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１３（ｂ）に引き続く工程断面図（図８のＢ−Ｂ方向に沿った工程断面図）である。
【図１５】図１５（ａ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１４（ａ）に引き続く工程断面図（図８のＡ−Ａ方向に沿った工程断面図）である。図１５（ｂ）は、本発明の実施の形態に係る電子装置の製造方法の一例を説明するための図１４（ｂ）に引き続く工程断面図（図８のＢ−Ｂ方向に沿った工程断面図）である。
【図１６】本発明の実施の形態の第１の変形例に係る製造条件調整システムの一例を示すブロック図である。
【図１７】本発明の実施の形態の第１の変形例に係る半導体層の上面図である。
【図１８】本発明の実施の形態の第１の変形例に係るゲート電極間隔を変化させたときの突起の径と加工不良率の関係を示すグラフである。
【図１９】本発明の実施の形態の第１の変形例に係る製造条件調整方法の一例を説明するためのフローチャートである。
【図２０】本発明の実施の形態の第２の変形例に係る製造条件調整システムの一例を示すブロック図である。
【図２１】本発明の実施の形態の第２の変形例に係る半導体層の成膜時間と半導体層上に形成される突起数の相関関係を示すグラフである。
【図２２】本発明の実施の形態の第２の変形例に係る製造条件調整方法の一例を説明するためのフローチャートである。
【図２３】本発明の実施の形態の第３の変形例に係る製造条件調整システムの一例を示すブロック図である。
【図２４】本発明の実施の形態の第３の変形例に係る製造条件調整方法の一例を説明するためのフローチャートである。
【符号の説明】
【００５８】
１…基板（半導体基板）
２…ゲート絶縁膜
３…物質層（半導体層，ゲート電極）
３ｘ，３ｙ，３ｚ…突起
１０…中央処理装置（ＣＰＵ）
１１…高さ算出部
１２…検査装置
１２…製造条件調整部
１３…径算出部
１４…不良判定部
１５…突起数算出部
１６…救済判定部
１７…選択部
２１…検査装置
２２…検査結果記憶装置
２３…製造条件記憶装置
２４…デザインルール記憶装置
２５…救済用素子数記憶装置
３１…高さ記憶装置
３２…径記憶装置
３３…突起数記憶装置
４１…入力装置
４２…出力装置
４３…主記憶装置
【図１】
2006100602.tif 000003
【図２】
2006100602.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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