(57)【要約】【課題】内蔵メモリのアクセスを行うＣＰＵ内蔵の集積回路装置において、機能を低下させることなくメモリの消費電流を減らすこと。【解決手段】本集積回路装置１０は、ＣＰＵ２０とメモリ３０とメモリインターフェース回路４０と、ＣＰＵの要求データ幅よりも大きいバス幅を持つメモリデータバスとを含み、前記メモリインターフェース回路４０は、要求アドレスに基づきＣＰＵの要求データ幅よりも大きいメモリデータバスのバス幅分のデータを読み出し、読み出したデータをＣＰＵの要求データ幅単位で取り出し可能に保持し、ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されている場合には、データ保持回路に保持されているデータをＣＰＵにむけ出力し、ＣＰＵの要求アドレスに応じたメモリへのアクセスを行わないサイクルはメモリのクロックをストップ又は低パワーにするための低パワー制御信号を生成して出力する。【選択図】      図１
2006285761.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置であって、
ＣＰＵと、
メモリと、
ＣＰＵの要求アドレスを受け、当該要求アドレスに基づき前記メモリのデータを読み出して、ＣＰＵの要求アドレスに対応するデータをＣＰＵに向け出力するメモリインターフェース回路と、
前記メモリとメモリインターフェース回路に接続されＣＰＵの要求データ幅よりも大きいバス幅を持つメモリデータバスと、
前記ＣＰＵとメモリインターフェース回路に接続されたＣＰＵデータバスを含み、
前記メモリインターフェース回路は、
ＣＰＵから受け取った要求アドレスに基づき前記メモリデータバスを介して前記メモリからＣＰＵの要求データ幅よりも大きいメモリデータバスのバス幅分のデータを読み出すデータ読み出し回路と、
読み出したデータをＣＰＵの要求データ幅単位で取り出し可能に保持するデータ保持回路と、
ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されているか否か判断し、保持されている場合には、ＣＰＵの要求アドレスに応じてメモリへのアクセスを行わず、データ保持回路に保持されているＣＰＵの要求アドレスに対応するデータを前記ＣＰＵデータバスを介してＣＰＵにむけ出力する出力回路と、
ＣＰＵの要求アドレスに応じたメモリへのアクセスを行わないサイクルはメモリのクロックをストップ又は低パワーにするための低パワー制御信号を生成して出力する低パワー制御信号生成回路と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記メモリは、
チップセレクト端子から前記低パワー制御信号を入力し、
当該前記低パワー制御信号に基づき、メモリ内のクロックの停止又は消費電流が低減するように制御する低パワー制御回路を含むことを特徴とする集積回路装置。
【請求項３】
請求項１において、
前記低パワー制御信号に基づき前記メモリに供給するクロックを制御するクロック制御回路を含み、
前記メモリは、
クロック制御端子からクロック制御回路によって制御されたクロック信号を入力するように構成されることを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記メモリデータバスのバス幅は、ＣＰＵの要求データ幅の２のｎ乗倍であることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記データ保持回路は、
読み出したデータのうち先読み部分のみをＣＰＵの要求データ幅単位で取り出し可能に保持することを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記判断回路は、
ＣＰＵの要求アドレスのうちデータ保持回路に保持されているデータのアドレスに共通する上位ビット分のアドレスを保持するアドレス保持回路を含み、
前記アドレス保持回路に保持されているアドレスとＣＰＵの要求アドレスの対応ビット部分が一致した否か判断し、判断結果に基づきＣＰＵの要求アドレスのデータが前記データ保持回路に保持されているか否か判断することを特徴とする集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記メモリインターフェース回路は、
ＣＰＵの要求アドレスに対応したデータを１クロックのサイクルで返すように構成されていることを特徴とする集積回路装置。
【請求項８】
請求項１乃至６のいずれかにおいて、
前記メモリインターフェース回路は、
ＣＰＵの要求アドレスに対応したデータを２クロック以上のサイクルで返すように構成されていることを特徴とする集積回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記ＣＰＵは、
プログラムカウンタのインクリメント信号を出力し、
前記メモリインターフェース回路の判断回路は、
前記インクリメント信号に基づき、ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されているか否か判断することを特徴とする集積回路装置。
【請求項１０】
請求項１乃至９のいずれかに記載の集積回路装置を含むことを特徴とするマイクロコンピュータ。
【請求項１１】
請求項１０に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、マイクロコンピュータ及び電子機器に関する。
【背景技術】
【０００２】
ＣＰＵやマイクロコンピュータではプログラム、データ等で内蔵ＲＡＭ等へのアクセスが多発する。このＲＡＭは、年年よりおおきなサイズとなり、チップの消費電流におけるＲＡＭの消費電流の割合は増加している。
【０００３】
一般に３２bitＣＰＵにＲＡＭが付く場合、命令長が３２bit、データ長が３２bitに合わせ、３２bitのデータを１クロックに１回、絶え間なくリード／ライトするように設計される。
【０００４】
例えば０．１８umプロセスのある３２bitのＲＩＳＣ  ＣＰＵでは、ロジック部で０．２ｍＡ／ＭＨｚの消費電流が流れるが、これはチップ全体の消費電流の半分に相当する。
【特許文献１】特開平２００４−２８７７６１号
【特許文献２】特開平２００３−２５６０６８号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は以上のような問題点に鑑みてなされたものであり、内蔵メモリのアクセスを行うＣＰＵ内蔵の集積回路装置において、機能を低下させることなくメモリの消費電流を減らすことを目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明は、
集積回路装置であって、
ＣＰＵと、
メモリと、
ＣＰＵの要求アドレスを受け、当該要求アドレスに基づき前記メモリのデータを読み出して、ＣＰＵの要求アドレスに対応するデータをＣＰＵに向け出力するメモリインターフェース回路と、
前記メモリとメモリインターフェース回路に接続されＣＰＵの要求データ幅よりも大きいバス幅を持つメモリデータバスと、
前記ＣＰＵとメモリインターフェース回路に接続されたＣＰＵデータバスを含み、
前記メモリインターフェース回路は、
ＣＰＵから受け取った要求アドレスに基づき前記メモリデータバスを介して前記メモリからＣＰＵの要求データ幅よりも大きいメモリデータバスのバス幅分のデータを読み出すデータ読み出し回路と、
読み出したデータをＣＰＵの要求データ幅単位で取り出し可能に保持するデータ保持回路と、
ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されているか否か判断し、保持されている場合には、ＣＰＵの要求アドレスに応じてメモリへのアクセスを行わず、データ保持回路に保持されているＣＰＵの要求アドレスに対応するデータを前記ＣＰＵデータバスを介してＣＰＵにむけ出力する出力回路と
ＣＰＵの要求アドレスに応じたメモリへのアクセスを行わないサイクルはメモリのクロックをストップ又は低パワーにするための低パワー制御信号を生成して出力する低パワー制御信号生成回路と、
を含むことを特徴とする。
【０００７】
メモリとは集積回路装置内に内蔵されているメモリであり、ＳＲＡＭ、ＲＯＭ、フラッシュメモリ、ＤＲＡＭでもよい。
【０００８】
ＣＰＵデータバスは、ＣＰＵの要求データ幅と同じバス幅を持つようにしてもよい。
【０００９】
ＣＰＵから受け取った要求アドレスに基づき前記メモリデータバスを介して前記メモリからメモリデータバスのバス幅分のデータを読み出す際には、ＣＰＵから受け取った要求アドレスに基づき実際の読み出しアドレスを生成してメモリにアクセスする。このとき例えばメモリデータバスのバス幅がＣＰＵの要求バス幅の２のｎ乗倍である場合には、ＣＰＵの要求アドレス下位ｎビットを除いて読み出しアドレスを生成するようにしてもよい。
【００１０】
ＣＰＵの要求データ幅単位で取り出し可能に保持するデータ保持回路とは、例えばＣＰＵの要求データ幅のデータを格納可能なフィリップフロップを必要個数分（｜（メモリデータバスのデータ幅／ＣＰＵの要求データ幅）＋１｜）設けることにより実現することができる。
【００１１】
前記データ保持回路は、例えばＣＰＵの要求データ幅のデータを格納可能なフィリップフロップを必要個数分だけ設け、読み出したデータを一旦すべて上記フィリップフロップに格納するようにしてもよい。
【００１２】
また読み出したデータのうち先読み部分のデータのみに対応したフィリップフロップを設け先読み部分のデータのみフィリップフロップに格納するようにしてもよい。先読み部分とは、ＣＰＵデータバスから読み込んだデータのうちＣＰＵの要求データ幅以外のデータ部分である。この場合読み出したデータのうち、ＣＰＵの要求アドレスに対応する部分のデータは、そのままＣＰＵデータバスに出力する。
【００１３】
ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されていない場合には、ＣＰＵの要求アドレスに基づき前記メモリデータバスを介して前記メモリからＣＰＵの要求データ幅よりも大きいメモリデータバスのバス幅分のデータを読み出す処理を行う。
【００１４】
メモリを低パワーにするとは、メモリ内の消費電流値を小さくすることである。
【００１５】
集積回路装置は、低パワー制御信号に基づきはメモリのクロックをストップ又は低パワーにする回路を含むが、この回路は専用の回路を設けてもよいし、例えばメモリに装備されている汎用の機能を用いて低パワー制御信号に基づきはメモリのクロックをストップ又は低パワーにする処理を行う構成でもよい。
【００１６】
本発明によれば、メモリのバス幅（メモリデータバスのバス幅）をＣＰＵの要求データ幅よりも大きくとり、メモリから読み出した余分なデータは先読みデータとして保持し、ＣＰＵの次の要求アドレスにマッチした場合には、保持されたデータをＣＰＵに渡す。従ってＣＰＵの次の要求アドレスのデータが保持されている場合（連続したアドレスのデータをＣＰＵが要求する場合）にはメモリ荷タイするアクセスを省略することができる。そしてその間（ＣＰＵの要求アドレスに応じたメモリへのアクセスを行わないサイクル）はメモリのクロックをストップ又は低パワーにするための低パワー制御信号を生成して出力するので、メモリを低パワーの状態にすることができる。
【００１７】
このように本発明によればメモリアクセスの頻度を下げることができ、非アクセス中は明示的に低パワーにする処理（メモリへのクロックの供給を停止する処理又はメモリ内の消費電流を減らす処理）を加えるので、集積回路装置内のメモリ部の消費電力を減らすことができ、低パワーの集積回路装置（ＩＣ）を作成することができる。
【００１８】
（２）本発明の集積回路装置は、
前記メモリは、
チップセレクト端子から前記低パワー制御信号を入力し、
当該前記低パワー制御信号に基づき、メモリ内のクロックの停止又は消費電流が低減するように制御する低パワー制御回路を含むことを特徴とする。
【００１９】
メモリのチップセレクト端子には、低パワー制御信号を接続する。
【００２０】
本発明によればチップセレクト信号に基づき、メモリ内部を低パワーに制御する機能を有するメモリを有する集積回路装置においても、集積回路装置内のメモリ部の消費電力を減らすことができ、低パワーの集積回路装置（ＩＣ）を作成することができる。
【００２１】
（３）本発明の集積回路装置は、
請求項１において、
前記低パワー制御信号に基づき前記メモリに供給するクロックを制御するクロック制御回路を含み、
前記メモリは、
クロック制御端子からクロック制御回路によって制御されたクロック信号を入力するように構成されることを特徴とする。
【００２２】
本発明によればメモリ自体がメモリ内部を低パワーに制御する機能を有しないメモリを有する集積回路装置においても、メモリに供給するクロックを制御することで集積回路装置内のメモリ部の消費電力を減らすことができ、低パワーの集積回路装置（ＩＣ）を作成することができる。
【００２３】
（４）本発明の集積回路装置は、
前記メモリデータバスのバス幅は、ＣＰＵの要求データ幅の２のｎ乗倍であることを特徴とする。
【００２４】
（５）本発明の集積回路装置は、
前記データ保持回路は、
読み出したデータのうち先読み部分のみをＣＰＵの要求データ幅単位で取り出し可能に保持することを特徴とする。
【００２５】
例えば読み出したデータのうち先読み部分のデータのみに対応したフィリップフロップを設け先読み部分のデータのみフィリップフロップに格納するようにしてもよい。先読み部分とは、ＣＰＵデータバスから読み込んだデータのうちＣＰＵの要求データ幅以外のデータ部分である。この場合読み出したデータのうち、ＣＰＵの要求アドレスに対応する部分のデータは、そのままＣＰＵデータバスに出力する。
【００２６】
本発明によれば先読み部分以外のデータ保持回路を設けなくても良いので、データ保持回路の回路規模の増大を防止することができる。
【００２７】
（６）本発明の集積回路装置は、
前記判断回路は、
ＣＰＵの要求アドレスのうちデータ保持回路に保持されているデータのアドレスに共通する上位ビット分のアドレスを保持するアドレス保持回路を含み、
前記アドレス保持回路に保持されているアドレスとＣＰＵの要求アドレスの対応ビット部分が一致した否か判断し、判断結果に基づきＣＰＵの要求アドレスのデータが前記データ保持回路に保持されているか否か判断することを特徴とする。
【００２８】
本発明によればメモリデータバスのバス幅がＣＰＵの要求データ幅の２のｎ乗倍である場合ｎビット分の下位ビットを保持しないでよいので回路規模を節約することができる。
【００２９】
（７）本発明の集積回路装置は、
前記メモリインターフェース回路は、
ＣＰＵの要求アドレスに対応したデータを１クロックのサイクルで返すように構成されていることを特徴とする。
【００３０】
（８）本発明の集積回路装置は、
前記メモリインターフェース回路は、
ＣＰＵの要求アドレスに対応したデータを２クロック以上のサイクルで返すように構成されていることを特徴とする。
【００３１】
（９）本発明の集積回路装置は、
前記ＣＰＵは、
プログラムカウンタのインクリメント信号を出力し、
前記メモリインターフェース回路の判断回路は、
前記インクリメント信号に基づき、ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されているか否か判断することを特徴とする。
【００３２】
プログラムカウンタは、分岐やジャンプがないと命令コード長分順次インクリメントされる。従ってインクリメント信号が順次インクリメントされていることを示している場合には、ＣＰＵは連続したアドレスのデータを要求しているので、ＣＰＵの要求アドレスのデータがデータ保持回路に保持されていると判断することができる。
【００３３】
（１０）本発明は、
上記のいずれかに記載の集積回路装置を含むことを特徴とするマイクロコンピュータである。
【００３４】
（１１）本発明は、
上記に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３６】
１．情報処理装置
なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３７】
図１は、本実施の形態の集積回路装置の構成について説明するための機能ブロック図である。
【００３８】
本実施の形態の集積回路装置１０は、ＣＰＵ（広義には、処理回路）２０、メモリ３０と、メモリインターフェース回路４０、メモリデータバス７０、ＣＰＵデータバス６０、アドレスバス２４とを含む。
【００３９】
ＣＰＵ２０は、メモリインターフェース回路４０に対しチップセレクト信号２２、要求アドレス２４（ここではＡ０〜Ａ１５の１６ビット）を出力し、メモリインターフェース回路４０から要求アドレス２４に対応したデータ（ここではＤ０〜Ｄ３１の３２ビット）６０を受け取る。
【００４０】
チップセレクト信号２２はＬｏｗアクティブとなる信号である。
【００４１】
メモリインターフェース回路４０は、ＣＰＵ２０の要求アドレス２４に対応したデータ６０を１クロックのサイクルで返すように構成されている。
【００４２】
ＣＰＵは、例えばメモリ３０に格納されている命令コードをメモリインターフェース回路４０を介して読み出して読み出した命令を実行する処理等を行う。
【００４３】
メモリ３０は、例えばＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＳＲＡＭ、フラッシュメモリ、ＤＲＡＭでもよく、ＣＰＵの使用するデータや命令コードが格納されているとする。
【００４４】
メモリインターフェース回路４０は、ＣＰＵ２０のチップセレクト信号２２及び要求アドレス２４を受け、当該要求アドレス２４に基づき、メモリに読み出しアドレス９０を出力し、前記メモリ３０のデータ７０を読み出して、読み出したデータに基づきＣＰＵ２０の要求アドレスのデータ６０をＣＰＵ２０に向け出力する処理を行う。
【００４５】
メモリデータバス７０は、メモリ３０とメモリインターフェース回路４０に接続されＣＰＵ２０の要求データ幅よりも大きいバス幅を持つ。ここではＣＰＵ２０の要求データ幅である３２bitの２倍のデータ幅である６４bitのデータ幅を有する。
【００４６】
ＣＰＵデータバス６０は、ＣＰＵ２０とメモリインターフェース回路４０に接続されＣＰＵ２０の要求データ幅のバス幅（ここでは３２bit）を持つ。なおＣＰＵ１０は３２ビット幅のデータを扱うが１６ビットの命令コードを処理するよう構成されている。
【００４７】
アドレスバス２４は、ＣＰＵ２０とメモリインターフェース回路４０に接続されＣＰＵ２０の要求アドレス幅のバス幅（ここでは３２bit）を持つ。なおＣＰＵ１０は３２ビット幅のアドレスを扱うが実際は１６ビットのみでたりるので下位１６bitのみを処理するよう構成されている。
【００４８】
メモリインターフェース回路４０は、ＣＰＵ２０から受け取った要求アドレス２４に基づき読み出しアドレス（要求アドレスＡ１〜Ａ１５）を生成し、前記メモリデータバス７０を介してメモリ３０からメモリデータバス７０のバス幅分のデータ（６４bit分のデータ）を読み出すデータ読み出し回路と、読み出した（余分な先読み）データ７０をＣＰＵの要求データ幅単位で取り出し可能に保持するデータ保持回路４２と、ＣＰＵの要求アドレス２４のデータが前記データ保持回路４２に保持されているか否か判断する判断回路（比較器４７）と、保持されている場合には、データ保持回路４２に保持されているＣＰＵの要求アドレスに対応するデータを前記２のバス６０を介してＣＰＵ２０にむけ出力する出力回路と、ＣＰＵ２０にデータ保持回路４２に保持された先読みデータを渡しており、メモリ３０にアクセスする必要の無い期間はメモリ３０のクロックをストップ又は低パワーにするための低パワー制御信号５４を生成して出力する低パワー制御信号生成回路とを含む。
【００４９】
なお集積回路装置１０は、これ以外にもＢＣＵ（バスコントロールユニット）、ＭＭＵ（Memory Management Unit）、ＤＭＡＣ（Direct Memory Access Controller）、ＬＣＤ（Liquid Crystal Display）ドライバ或いはＳＩＯ（Serial Input Output）等の各種周辺回路を含むことができる。
【００５０】
本実施の形態では、ＣＰＵの要求データ幅（ここでは３２bit）単位で取り出し可能に保持するために３２bitのデータが保持可能なフィリップフロップＦＦをＣＰＵデータバスの３２bit分のデータに接続している。例えば読み出したデータ１（Ｄ０からＤ３１の３２bit）、データ２（Ｄ３２からＤ６３の３２bit）のそれぞれに３２bitのデータが保持可能なフィリップフロップＦＦを接続してもよい。また例えば図１の２４にしめすように、読み出したデータ（Ｄ０〜Ｄ６１）のうち先読み部分（Ｄ３２〜Ｄ６１）のみをＣＰＵの要求データ幅単位で取り出し可能に保持するようにしてもよい。読み出したデータ１（Ｄ０からＤ３１の３２bit）の部分は読み出してそのままＣＰＵデータバスに出力するようにしてもよい。このように、メモリデータバス７０の最下位の要求幅分（Ｄ０〜Ｄ３１）については保持しないようにするとメモリインターフェース回路４０の回路規模の増大を防止することができる。
【００５１】
図２は本実施の形態の判断回路の一例について説明するための図である。
【００５２】
判断回路５０は、図２に示すようにＣＰＵ２０からのチップセレクト信号２２（Ｌｏｗアクティブ）と比較器４７が出力する比較結果信号（１で一致、０で不一致）４８とＣＰＵの要求アドレスの最下位bitＡ０を入力し、これらの信号に基づき、メモリに入力されるチップセレクト信号（低パワー制御信号）５４、選択信号４５、アドレス／データ保持信号５２を生成して出力する処理を行い、低パワー制御信号生成回路として機能する。
【００５３】
判断回路は、例えばアンド回路８１、ＯＲ回路８３を含み、アンド回路８１の入力を、Ａ０と比較結果信号４８に接続し、アンド回路８１の出力８２とチップセレクト信号２２をＯＲ回路８３の入力に接続し、ＯＲ回路８３の出力を低パワー制御信号５４としてもよい。
【００５４】
アンド回路８１の出力８２はＡ０が１（奇数番地）で比較結果信号が１（一致）の時（このときはＣＰＵの要求アドレスに対応したデータがデータ保持回路に保持されている）１となる。この場合にはＯＲ回路８３の出力は、チップセレクト信号２２の値にかかわらず１となりＣＰＵの出力したチップセレクト信号２２をマスクすることができる。このようにＣＰＵの要求アドレスに対応したデータがデータ保持回路に保持されている場合には、メモリからのデータの読み出しを行わないので、チップセレクト信号２２をマスクして、メモリを低パワー化することができる。
【００５５】
また判断回路５０は反転バッファ（インバータとバッファ）８４を含む。反転バッファ８４はアドレス／データ保持信号５２を入力して、その反転値をアドレス／データ保持信号５２として出力する。
【００５６】
Ａ０が０の場合（ＣＰＵの要求アドレスが偶数アドレスの場合）、アドレス／データ保持信号５２は１となり、データ保持回路及びアドレス保持回路にデータやアドレスが保持される。またＡ０が１の場合（ＣＰＵの要求アドレスが奇数アドレスの場合）、アドレス／データ保持信号５２は０となり、データ保持回路及びアドレス保持回路にデータやアドレスが保持されない。
【００５７】
また判断回路５０は反転バッファ（インバータとバッファ）８５を含む。反転バッファ８５はＡ０を入力して、その反転値を第１の選択信号４５−１として出力する。従ってＡ０＝０の時（すなわちＣＰＵの要求データが偶数番地のとき）第１の選択信号４５−１＝１（Ｈ）となり、選択回路４１はデータ７２（メモリデータバスのＤ０〜Ｄ３１）を選択してＣＰＵデータバスに出力する。
【００５８】
また判断回路５０は反転バッファ（インバータとバッファ）８６とアンド回路８８を含む。反転バッファ８６は比較結果信号４８を入力して、その反転値８７を出力する。ＡＮＤ回路８８は反転値８７とＡ０を入力し、出力値が第２の選択信号４５−２となる。従ってＡ０＝１（すなわちＣＰＵの要求データが奇数番地のとき）で比較結果が不一致の時、第２の選択信号４５−２＝１（Ｈ）となり、選択回路４１はデータ７４（メモリデータバスのＤ３２〜Ｄ６１）を選択してＣＰＵデータバスに出力する。
【００５９】
また判断回路５０はアンド回路８９を含む。ＡＮＤ回路８９はＡ０と比較結果信号４８を入力し、出力値が第３の選択信号４５−３となる。従ってＡ０＝１（すなわちＣＰＵの要求データが奇数番地のとき）で比較結果が一致の時、第３の選択信号４５−３＝１（Ｈ）となり、選択回路４１はデータ７６（データ保持回路に保持されたデータ）を選択してＣＰＵデータバスに出力する。
【００６０】
アドレス／データ保持信号５２はＣＰＵからの要求アドレス２４のＡ０が０の場合にアドレス／データ保持が行われるレベル（第１のレベル）に変化する。
【００６１】
アドレス保持回路４６は、１５bit分のアドレスを保持可能なフィリップフロップＦＦで、入力はＣＰＵ２０のアドレスバス２４の要求アドレスＡ１〜Ａ１５の信号線、アドレス／データ保持信号５２に接続され、その出力は比較器４７に接続されている。アドレス保持回路４６は、アドレス／データ保持信号５２が第１のレベルのタイミングでＣＰＵの要求アドレスＡ０〜Ａ１５を保持する。
【００６２】
図１に示すようにメモリのデータ読み出しにかかるアドレス（Ａ０〜Ａ１５）のうちデータ保持回路４２に保持されているデータのアドレスに共通する上位ビット分（Ａ１〜Ａ１５の１５bit）のアドレスを保持するアドレス保持回路４６をもつようにしてもよい。
【００６３】
このようにアドレス保持回路４６はＣＰＵデータバス幅（ここでは３２bit×２の１乗）の２のべき（３２bit×２のｎ乗の場合はｎなので、ここでは１）に対応したビット数分の下位ビットを保持しないように構成することができる。
【００６４】
アドレス保持回路４６のＦＦにアドレスを保持するタイミングは、図１のようにメモリデータバスがＣＰＵデータバスの２倍のデータ幅を持つ場合には、要求アドレスが偶数アドレスのデータ（Ａ０＝０の場合）の場合である。なお２のｎ乗倍のデータ幅をもつ場合には、要求アドレスが２のｎ乗番目の場合である。
【００６５】
データ保持回路４２は、３２bit分のデータを保持可能なフィリップフロップＦＦで、入力はメモリデータバス７０のデータＤＡ３２〜Ｄ６１の信号線、アドレス／データ保持信号５２に接続され、その出力は選択回路４１に接続されている。データ保持回路４２は、アドレス／データ保持信号５２が第１のレベルのタイミングでメモリデータバス７０のデータＤＡ３２〜Ｄ６１を保持する。
【００６６】
比較器４７は、アドレス保持回路４６に保持されているアドレスとＣＰＵの要求アドレス２４の対応ビット分（Ａ１〜Ａ１５の１５bit）を入力し、一致した否か判断して比較結果信号４８を判断回路５０に向け出力する。比較器４７の比較結果に基づき、ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されているか否か判断することができる。
【００６７】
選択回路（ＭＵＸ）４１は、メモリデータバス７０のＤ０〜Ｄ３１のデータ７２、メモリデータバス７０のＤ３２〜Ｄ７１のデータ７４、データ保持回路４２の出力データ７６を入力し、判断回路５０が出力する選択信号４５に基づきデータ７２、７４、７６のいずれかのデータを選択して、ＣＰＵデータバス６０に出力する。
【００６８】
ここで要求アドレスの最下位ビットＡ０＝０ならデータ７２が選択出力され、要求アドレスの最下位ビットＡ０＝１で、ＣＰＵの要求アドレスのＡ１〜Ａ１５がアドレス保持回路４６のＦＦに保持されているアドレスと不一致（比較器４７の比較結果が不一致を示している場合）ならデータ７４が選択出力され、要求アドレスの最下位ビットＡ０＝１で、ＣＰＵの要求アドレスのＡ１〜Ａ１５がアドレス保持回路４６のＦＦに保持されているアドレスとが一致（比較器４７の比較結果が一致を示している場合）ならデータ７６が選択出力されるように、選択信号４５で選択回路（ＭＵＸ）４１を制御する。
【００６９】
図３、図４はメモリインターフェース回路の処理について説明するためのフローチャート図である。
【００７０】
ＣＰＵからチップセレクトＯＮ及び要求アドレスを受けると以下の処理を行う（ステップＳ１０）。
【００７１】
ＣＰＵの要求アドレス２４の最下位bitであるＡ０＝０の場合は（ステップＳ２０）、要求アドレスＡ１〜Ａ１５をアドレス保持回路４６に保持し（ステップＳ３０）、メモリデータバス７０を介してメモリ３０から要求データの２倍のデータ（Ｄ０〜Ｄ６１）を読み出し（ステップＳ４０）、読み出したデータＤ０〜Ｄ６１のうちＣＰＵの要求アドレスのデータＤ０〜Ｄ３１を選択してＣＰＵデータバスに出力し（ステップＳ５０）、先読みデータＤ３２〜Ｄ６１をデータ保持回路４２に保持する（ステップＳ６０）。
【００７２】
またＣＰＵの要求アドレス２４の最下位bitであるＡ０＝１の場合は（ステップＳ７０）、要求アドレスＡ１〜Ａ１５と、アドレス保持回路のアドレスが一致するかどうか比較器で検出する（ステップＳ８０）。一致する場合には（ステップＳ９０）、データ保持回路４２のＦＦに保持されたデータを出力する（ステップＳ１００）。
【００７３】
また不一致の場合には、ＣＰＵ２０の要求アドレスＡ１〜Ａ１５をアドレス保持回路４６に保持し（ステップＳ１１０）、メモリデータバス７０を介してメモリ３０から要求データの２倍のデータ（Ｄ０〜Ｄ６１）を読み出し（ステップＳ１２０）、読み出したデータＤ０〜Ｄ６１のうちＣＰＵの要求アドレスのデータＤ３２〜Ｄ６１を選択してＣＰＵデータバスに出力する（ステップＳ１３０）。
【００７４】
判断回路５０は、ＣＰＵ２０からのチップセレクト信号２２と比較器４７が出力する比較結果信号４８とＣＰＵの要求アドレスの最下位bitＡ０を入力し、これらの信号に基づき、メモリに入力されるチップセレクト信号（低パワー制御信号）５２、選択信号４５、アドレス／データ保持信号５２を生成して出力する処理を行い、低パワー制御信号生成回路として機能する。アドレス／データ保持信号５２はＣＰＵからの要求アドレス２４のＡ０が’０’の場合にアドレス／データ保持が行われるレベル（第１のレベル）に変化する。
【００７５】
図５は、本実施の形態のタイミングチャート図である。
【００７６】
１２はクロックである。
【００７７】
２００はＣＰＵとメモリインターフェース間でやり取りされる各種信号である。
２２はＣＰＵがメモリインターフェースに出力するチップセレクト信号である。Ｌｏｗアクティブの信号であり、ＣＰＵはＬレベルでメモリの読み出しを指示する。２４はＣＰＵが出力する要求アドレスである。６０はＣＰＵがメモリインターフェースからＣＰＵデータバスで受け取る命令コード（３２bitで１命令分）である。ＣＰＵとメモリインターフェース間では要求アドレス２４に対応したデータ６０１クロック毎にやり取りされている。
【００７８】
２１０はメモリインターフェースとメモリ間でやり取りされる各種信号である。５４はメモリインターフェースがメモリに出力するチップセレクト信号（低パワー制御信号）である。Ｌレベルの時、メモリの読み出しが行われＨレベルの時はメモリの読み出しが行われない。従ってチップセレクト信号（低パワー制御信号）はＨレベルの時はメモリが低パワー化するように制御される。９０はメモリインターフェースが出力する読み出しアドレスでり、本実施の形態ではＣＰＵの要求アドレスが偶数アドレスのときのみ出力される。従って内蔵ＲＡＭへの実際のアクセスはＣＰＵの要求アドレスの要求回数の半分となる。７０はメモリインターフェース回路がメモリから第１のデータデータバスで受け取る命令コード（６４bitで連続するアドレスに格納された２命令）である。
【００７９】
本実施の形態では、メモリインターフェース回路はＣＰＵからの要求アドレスは偶数番地の時のメモリをアクセスし、１回のアクセスで（偶数番地の読み出し）で連続する２命令を読み出し、先読みデータ（次の奇数番地のデータ）をデータ保持回路に保持している。そしてＣＰＵから次の要求アドレス（奇数番地の読みだし）を受けた時に、連続アドレスである場合にはデータ保持回路のデータをＣＰＵに渡す。従って２３０に示すようにＣＰＵの要求アドレスが連続アドレスである場合には、実際のアクセスはＣＰＵの要求回数の２回に１回でよい。
【００８０】
ここで本実施の形態ではメモリデータバスがＣＰＵの要求データ幅の２倍となっているため、読み出しにかかる消費電流はおよそ３割アップする。しかし２回に１回のアクセスですめば毎サイクルあたり６５％の消費電流となり、メモリの低パワー化を図ることができる。
【００８１】
しかし２４０のようにＣＰＵの要求アドレスが不連続な場合にはデータ保持回路に保持されたデータは使えないのアクセスが毎回になることもある。
【００８２】
図６はメモリの低パワー化の一例について説明するための図である。
【００８３】
メモリがチップセレクト信号に基づき低パワー制御を行う機能を有している場合には、メモリのチップセレクト端子３８にＣＰＵの出力するチップセレクト信号２２ではなくメモリインターフェースの出力する低パワー制御信号５４を接続する。このようにするとメモリ３０は、チップセレクト信号として低パワー制御信号５４を受け取り、内蔵する低パワー制御回路３２が前記低パワー制御信号５４に基づき、メモリ内のクロックの停止又は消費電流が低減するように制御する。
【００８４】
低パワー制御信号（チップセレクト信号）５４はＨで非動作（低電流状態になる使用）、Ｌで動作するように指示する信号である。
【００８５】
低パワー制御回路３２は、反転バッファ３２、ＦＦ３４、アンド回路３５を含む。反転バッファ３２は低パワー制御信号（チップセレクト信号）５４を入力し反転値をＦＦ３４似出力する。アンド回路３５はＦＦの出力とクロック１２を入力し供給クロック１４を出力する。従って非動作時（低パワー制御信号（チップセレクト信号）５４がＨの時）は供給クロック１４はＬレベルのままでクロックの供給が停止している状態となる。
【００８６】
なお図６は、メモリ３０がチップセレクト端子３８から入力される信号に基づき内部のクロックの供給の有無を制御する構成を有している場合について説明したが、是に限られない。
【００８７】
例えばメモリ自体にこのような機能がない場合には図７に示すように集積回路内に低パワー制御回路３２を設けるようにしてもよい。なお低パワー制御回路３２の構成は図６と同様なので説明を省略する。この場合にはメモリのクロック端子３９には低パワー制御回路３２の出力クロック１４を接続する。
【００８８】
図８は、本実施の形態のメモリに供給されるクロックに関するタイミングチャート図である。
【００８９】
１２は基準クロックであり、１４はメモリに供給されるクロックである。
【００９０】
２５０に示すようにアドレスが連続している場合には、供給クロックがマスクされるため、メモリの低パワー化を図ることができる。
【００９１】
図９は、本実施の形態の集積回路装置の他の構成について説明するための機能ブロック図である。
【００９２】
本実施の形態の集積回路装置１０’は、ＣＰＵ（広義には、処理回路）２０、メモリ３０と、メモリインターフェース回路４０、メモリデータバス７０、ＣＰＵデータバス６０、アドレスバス２４とを含む。
【００９３】
ＣＰＵ２０は、メモリインターフェース回路４０に対しチップセレクト信号２２、要求アドレス２４（ここではＡ０〜Ａ１５の１６ビット）を出力し、メモリインターフェース回路４０から要求アドレス２４に対応したデータ（ここではＤ０〜Ｄ３１の３２ビット）６０を受け取る。
【００９４】
チップセレクト信号２２はＬｏｗアクティブとなる信号である。
【００９５】
メモリインターフェース回路４０は、ＣＰＵ２０の要求アドレス２４に対応したデータ６０を１クロックのサイクルで返すように構成されている。
【００９６】
ＣＰＵは、例えばメモリ３０に格納されている命令コードをメモリインターフェース回路４０を介して読み出して読み出した命令を実行する処理等を行う。
【００９７】
メモリ３０は、例えばＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＳＲＡＭ、フラッシュメモリ、ＤＲＡＭでもよく、ＣＰＵの使用するデータや命令コードが格納されているとする。
【００９８】
メモリインターフェース回路４０は、ＣＰＵ２０のチップセレクト信号２２及び要求アドレス２４を受け、当該要求アドレス２４に基づき、メモリに読み出しアドレス９０を出力し、前記メモリ３０のデータを読み出して、読み出したデータに基づきＣＰＵ２０の要求アドレスのデータ６０をＣＰＵ２０に向け出力する処理を行う。
【００９９】
メモリデータバス７０’は、メモリ３０とメモリインターフェース回路４０に接続されＣＰＵ２０の要求データ幅よりも大きいバス幅を持つ。ここではＣＰＵ２０の要求データ幅である３２bitの４倍のデータ幅である１２８bitのデータ幅を有する。
【０１００】
ＣＰＵデータバス６０は、ＣＰＵ２０とメモリインターフェース回路４０に接続されＣＰＵ２０の要求データ幅のバス幅（ここでは３２bit）を持つ。なおＣＰＵ１０は３２ビット幅のデータを扱うが１６ビットの命令コードを処理するよう構成されている。
【０１０１】
アドレスバス２４は、ＣＰＵ２０とメモリインターフェース回路４０に接続されＣＰＵ２０の要求アドレス幅のバス幅（ここでは３２bit）を持つ。なおＣＰＵ１０は３２ビット幅のアドレスを扱うが実際は１６ビットのみでたりるので下位１６bitのみを処理するよう構成されている。
【０１０２】
メモリインターフェース回路４０は、ＣＰＵ２０から受け取った要求アドレス２４に基づき読み出しアドレス（要求アドレスＡ２〜Ａ１５）を生成し、前記メモリデータバス７０を介してメモリ３０からメモリデータバス７０’のバス幅分のデータ（１２８bit分のデータ）を読み出すデータ読み出し回路と、読み出した（余分な先読み）データ７０をＣＰＵの要求データ幅単位で取り出し可能に保持するデータ保持回路４２−１〜４２−４と、ＣＰＵの要求アドレス２４のデータが前記データ保持回路４２−１〜４２−４に保持されているか否か判断する判断回路（比較器４７）と、保持されている場合には、データ保持回路４２−１〜４２−４に保持されているＣＰＵの要求アドレスに対応するデータを前記２のバス６０を介してＣＰＵ２０にむけ出力する出力回路と、ＣＰＵ２０にデータ保持回路４２−１〜４２−４に保持された先読みデータを渡しており、メモリ３０にアクセスする必要の無い期間はメモリ３０のクロックをストップ又は低パワーにするための低パワー制御信号５４を生成して出力する低パワー制御信号生成回路と、を含む。
【０１０３】
なお集積回路装置１０’は、これ以外にもＢＣＵ（バスコントロールユニット）、ＭＭＵ（Memory Management Unit）、ＤＭＡＣ（Direct Memory Access Controller）、ＬＣＤ（Liquid Crystal Display）ドライバ或いはＳＩＯ（Serial Input Output）等の各種周辺回路を含むことができる。
【０１０４】
本実施の形態では、ＣＰＵの要求データ幅（ここでは３２bit）単位で取り出し可能に保持するために３２bitのデータが保持可能なフィリップフロップＦＦをＣＰＵデータバスの３２bit分のデータに接続している。例えば読み出したデータ１（Ｄ０からＤ３１の３２bit）、データ２（Ｄ３２からＤ６３の３２bit）のデータ３（Ｄ６４からＤ９５の３２bit）、データ４（Ｄ９６からＤ１２７の３２bit）それぞれに３２bitのデータが保持可能なフィリップフロップＦＦを接続してもよい。
【０１０５】
判断回路５０’は、図１０に示すようにＣＰＵ２０からのチップセレクト信号２２（Ｌｏｗアクティブ）と比較器４７が出力する比較結果信号（１で一致、０で不一致）４８を入力し、これらの信号に基づき、メモリに入力されるチップセレクト信号（低パワー制御信号）５４、選択信号４５、アドレス／データ保持信号５２を生成して出力する処理を行い、低パワー制御信号生成回路として機能する。
【０１０６】
判断回路５０’は、ＯＲ回路９１を含み、ＯＲ回路９１の入力を、チップセレクト信号２２と比較結果信号４８に接続し、出力を低パワー制御信号５４としてもよい。このようにするとアドレスが一致ならば、ＣＰＵが出力するチップセレクト信号をマスクした低パワー制御信号５４を生成することができる。
【０１０７】
従ってＣＰＵの要求アドレスに対応したデータがデータ保持回路に保持されている場合には、メモリからのデータの読み出しを行わないので、チップセレクト信号２２をマスクして、メモリを低パワー化することができる。
【０１０８】
判断回路５０’は、反転バッファ９２を含み、比較結果信号４８の反転値をアドレス／データ保持信号として出力するようにしてもよい。このようにするとＣＰＵの要求アドレスのＡ２〜Ａ１５がアドレス保持回路に保持されているアドレスと不一致の場合に、アドレス保持回路４６’、データ保持回路４２−１〜４２−４にアドレス及びデータを保持する。
【０１０９】
また判断回路５０’比較結果信号４８をスルーして第１の選択信号４５’として出力する。第１の選択信号４５’は、第１の選択回路４９−１〜４９−４への選択信号として入力される。
【０１１０】
第１の選択回路４９−１は第１のデータバッファ４２−１とＣＰＵデータバスのデータＤ０〜Ｄ３１を入力し第１の選択信号４５’に基づきいずれかを選択して出力する。
【０１１１】
第１の選択回路４９−２は第１のデータバッファ４２−２とＣＰＵデータバスのデータＤ３２〜Ｄ６３を入力し第１の選択信号４５’に基づきいずれかを選択して出力する。
【０１１２】
第１の選択回路４９−３は第１のデータバッファ４２−３とＣＰＵデータバスのデータＤ６４〜Ｄ９５を入力し第１の選択信号４５’に基づきいずれかを選択して出力する。
【０１１３】
第１の選択回路４９−４は第１のデータバッファ４２−４とＣＰＵデータバスのデータＤ９６〜Ｄ１２７を入力し第１の選択信号４５’に基づきいずれかを選択して出力する。
【０１１４】
第１の選択回路４９−１〜４９−４は比較結果信号が不一致の場合、それぞれに接続されたデータ保持バッファ４２−１〜４２−４の値を出力し、一致する場合それそれに接続されたメモリデータバスからのデータを出力する。
【０１１５】
第２の選択回路４１’は、第１の選択回路４９−１〜４９−４の出力を入力とし、ＣＰＵの要求アドレスＡ０、Ａ１を選択信号としていずれかを選択して、ＣＰＵデータバス６０に出力する。
【０１１６】
Ａ０，Ａ１が’１１’の場合には第１の選択回路４９−４の出力を選択して出力し、Ａ０，Ａ１が’１０’の場合には第１の選択回路４９−３の出力を選択して出力し、Ａ０，Ａ１が’０１’の場合には第１の選択回路４９−２の出力を選択して出力し、Ａ０，Ａ１が’００’の場合には第１の選択回路４９−１の出力を選択して出力する。
【０１１７】
アドレス保持回路４６は、１４bit分のアドレスを保持可能なフィリップフロップＦＦで、入力はＣＰＵ２０のアドレスバス２４の要求アドレスＡ２〜Ａ１５の信号線、アドレス／データ保持信号５２に接続され、その出力は比較器４７に接続されている。アドレス保持回路４６は、アドレス／データ保持信号５２が第１のレベルのタイミングでＣＰＵの要求アドレスＡ０〜Ａ１５を保持する。
【０１１８】
図９に示すようにメモリのデータ読み出しにかかるアドレス（Ａ０〜Ａ１５）のうちデータ保持回路４２に保持されているデータのアドレスに共通する上位ビット分（Ａ２〜Ａ１５の１４bit）のアドレスを保持するアドレス保持回路４６をもつようにしてもよい。
【０１１９】
このようにアドレス保持回路４６はメモリデータバスのバス幅（ここでは３２bit×２の２乗）の２のべき（３２bit×２のｎ乗の場合はｎなので、ここでは２）に対応したビット数分の下位ビットを保持しないように構成することができる。
【０１２０】
なお上記実施の形態では、前記メモリインターフェース回路が、ＣＰＵの要求アドレスに対応したデータを１クロックのサイクルで返すように構成されている場合を例にとり説明したが、これに限られない。例えばメモリインターフェース回路が、ＣＰＵの要求アドレスに対応したデータを２クロック以上のサイクルで返すように構成されている場合でもよい。
【０１２１】
図１１は、メモリインターフェース回路が、ＣＰＵの要求アドレスに対応したデータを２クロック以上のサイクルで返すように構成されている場合のタイミングチャート図である。
【０１２２】
この場合には図１２に示すようにメモリインターフェース回路からＣＰＵに向けウエイト信号９６をだすことが必要となる。
【０１２３】
本実施の形態では３１０に示すように１回のメモリアクセスに対し２クロック必要である。しかし３２０に示すようにデータ保持がある名愛には１クロックでＣＰＵにデータをだすことができる。
【０１２４】
２．マイクロコンピュータ
図１３は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【０１２５】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する汎用バス６８０、専用バス７３０等、メモリインターフェース回路７４０、各種ピン６９０等を含む。
【０１２６】
メモリインターフェース回路７４０は、例えば図１や図９で説明した構成を有する。
【０１２７】
３．電子機器
図１４に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【０１２８】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【０１２９】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１３０】
図１５（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１３１】
図１５（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１３２】
図１５（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１３３】
本実施の形態のマイクロコンピュータを図１５（Ａ）〜図１５（Ｃ）の電子機器に組みむことにより、低価格で画像処理速度の速いコストパフォーマンスの高い電子機器を提供することができる。
【０１３４】
なお、本実施形態を利用できる電子機器としては、図１５（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【０１３５】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【０１３６】
【図１】本実施の形態の集積回路装置の機能ブロック図。
【図２】本実施の形態の判断回路の一例を示す図。
【図３】メモリインターフェース回路の処理のフローチャート図。
【図４】メモリインターフェース回路の処理のフローチャート図。
【図５】本実施の形態のタイミングチャート図。
【図６】メモリの低パワー化の一例について説明するための図。
【図７】集積回路内に低パワー制御回路を設ける例の説明図。
【図８】メモリに供給されるクロックに関するタイミングチャート図。
【図９】本実施の形態の集積回路装置の他の構成について説明するための機能ブロック図。
【図１０】本実施の形態の他の構成の判断回路の一例を示す図。
【図１１】メモリインターフェース回路が２クロック以上のサイクルで対応する場合のタイミングチャート図。
【図１２】ウェイト信号について説明するための図である。
【図１３】本実施の形態のマイクロコンピュータのハードウエアブロック図。
【図１４】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図１５】図１５（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
【０１３７】
１０  集積回路装置、２０  ＣＰＵ、２２  チップセレクト信号、２４  アドレスバス、３０  メモリ、３２  低パワー制御回路、４０  インターフェース回路、４４  選択回路、４２  データ保持回路、４４  アドレス保持回路、４７  比較器、５０  判断回路、５４  低パワー制御信号、６０  ＣＰＵデータバス、７０  メモリデータバス、５１０  ＣＰＵ、５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０  プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０  ＤＲＡＭコントローラ兼バスＩ／Ｆ、５８０  割り込みコントローラ、５９０  シリアルインターフェース、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置（ＰＬＬ）、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、８００  電子機器、８５０  ＬＣＤ
【図１】
2006285761.tif 000003
【図２】
2006285761.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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