(57)【要約】【課題】安定でかつ信頼性の高い不揮発性半導体メモリを形成する。【解決手段】ｐ型シリコン半導体基板１５に溝１３ａ，１３ｂを形成し、この溝１３ａ，１３ｂ底面部に、不純物拡散層１２ａ，１２ｂを形成する。このようなｐ型シリコン半導体基板１５上に、シリコン酸化膜からなる第１絶縁膜１６ａ、シリコン窒化膜からなる電荷捕獲膜１６ｂ、およびシリコン酸化膜からなる第２絶縁膜１６ｃが順に積層された３層構造のゲート絶縁膜１６が形成される。このゲート絶縁膜１６上に、ゲート電極１１が形成される。ここで、溝１３ａ，１３ｂによって形成された凸部１４は、不揮発性半導体メモリ１０のチャネル領域となる。この不揮発性半導体メモリ１０では、素子が微細化されても、その実効的なチャネル長が確保されるので、安定で、高い信頼性を実現できる。【選択図】図２
2006135342.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板とゲート電極との間に形成されたゲート絶縁膜内に電荷捕獲領域を有する不揮発性半導体メモリの製造方法において、
第１導電型の半導体基板に溝を形成し、
形成された前記溝の底面部に第２導電型の不純物拡散層を形成し、
前記不純物拡散層が形成された前記半導体基板上に、電荷捕獲領域が形成される電荷捕獲膜を含むゲート絶縁膜を形成することを特徴とする不揮発性半導体メモリの製造方法。
【請求項２】
前記半導体基板に前記溝を形成する際には、前記半導体基板上に第３絶縁膜を形成した後に、前記溝を形成することを特徴とする請求項１記載の不揮発性半導体メモリの製造方法。
【請求項３】
前記不純物拡散層が形成された前記半導体基板上に、前記電荷捕獲領域が形成される前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した後、
前記溝の底面部の前記ゲート絶縁膜と前記溝によって形成される凸部の上面部の前記ゲート絶縁膜とを除去し、
前記ゲート絶縁膜が除去された前記半導体基板上に第４絶縁膜を形成することを特徴とする請求項１記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリの製造方法に関し、特に半導体基板とゲート電極との間に形成されるゲート絶縁膜内に電子を捕獲して情報を記憶する不揮発性半導体メモリの製造方法に関する。
【背景技術】
【０００２】
電荷捕獲準位を持つ絶縁膜内に局所的に電子を捕獲して情報の書き込み／読み出しを行う不揮発性半導体メモリが提案されてきている（例えば、特許文献１参照。）。近年では、これを応用して、１メモリセルあたり２ビットの情報を記憶するようにした不揮発性半導体メモリも提案されてきている。
【０００３】
図２３は従来の不揮発性半導体メモリの構成例を示す図であって、（ａ）は書き込み動作、（ｂ）は読み出し動作の各動作状態における概略断面図である。
不揮発性半導体メモリ２００は、ｐ型シリコン半導体基板２０１の表面領域に形成された１対の不純物拡散層２０２，２０３を有している。この不純物拡散層２０２，２０３は、不揮発性半導体メモリ２００においてソース／ドレインとして機能する。ｐ型シリコン半導体基板２０１上には、ゲート絶縁膜２０４が形成され、このゲート絶縁膜２０４上にゲート電極２０５が形成されている。
【０００４】
ゲート絶縁膜２０４は、シリコン酸化膜からなる第１絶縁膜２０４ａ、シリコン窒化膜からなる電荷捕獲膜２０４ｂ、およびシリコン酸化膜からなる第２絶縁膜２０４ｃが順に積層された３層構造になっている。
【０００５】
この不揮発性半導体メモリ２００における情報の書き込み／読み出しは、適当な印加電圧下で不純物拡散層２０２，２０３近傍の電荷捕獲膜２０４ｂ内に形成される電荷捕獲領域に、局所的に電子が捕獲されることによって行われる。図２３では、この電荷捕獲領域として、レフトビット領域２０６、ライトビット領域２０７の２つの電荷捕獲領域を示している。不揮発性半導体メモリ２００は、レフトビット領域２０６とライトビット領域２０７にそれぞれ１ビット、合計２ビットの情報の書き込み／読み出しを行うことができるようになっている。
【０００６】
このような不揮発性半導体メモリ２００において、レフトビット領域２０６に情報を書き込む場合には、例えば、不純物拡散層２０２，２０３にそれぞれ５Ｖ，０Ｖの電圧を印加し、ゲート電極２０５に８Ｖ程度の電圧を印加する。これにより、図２３（ａ）に示したように、不純物拡散層２０２，２０３間に反転層２０８ａが形成され、不純物拡散層２０２近傍で生じるチャネルホットエレクトロンが、第１絶縁膜２０４ａを飛び越えてレフトビット領域２０６に捕獲される。
【０００７】
一方、レフトビット領域２０６から情報を読み出す場合には、情報の書き込み時とは逆方向の電圧を、不純物拡散層２０２，２０３に印加する。例えば、不純物拡散層２０２，２０３にそれぞれ０Ｖ，２Ｖの電圧を印加し、ゲート電極２０５に５Ｖ程度の電圧を印加する。
【０００８】
ここで、レフトビット領域２０６に電子が捕獲されているときは、図２３（ｂ）に示したように、反転層２０８ｂが捕獲電子の影響で遮断され、不純物拡散層２０２，２０３間に電流が流れない。
【０００９】
また、このレフトビット領域２０６に電子が捕獲されていないときに、レフトビット領域２０６の情報を読み出す場合には、これに対向するライトビット領域２０７の捕獲電子の有無は、読み出し動作に影響しないとされている。これは、ライトビット領域２０７に電子が捕獲されていれば、不純物拡散層２０３近傍で反転層２０８ｂが消失するが、その範囲はチャネル長に対して狭い範囲であり、電流への影響は無視できるほど小さいためである。また、ライトビット領域２０７に電子が捕獲されていなければ、反転層２０８ｂが消失することはなく、印加電圧に応じた電流が、不純物拡散層２０２，２０３間に流れることになる。
【００１０】
これは、レフトビット領域２０６とライトビット領域２０７における電子の保持状態が逆になっている場合も同様である。
ところで、近年では、このような不揮発性半導体メモリを含む種々の半導体素子について、更なる微細化、高性能化および高信頼性が要求されている。
【特許文献１】特開平１１−６７９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、半導体素子の微細化によってそのチャネル長が短くなると、チャネル長に対する電荷捕獲領域の長さの比率が大きくなる。そのため、一方のビット領域から情報を読み出す際に、これに対向する他方のビット領域における捕獲電子の有無の影響を無視することができなくなるという問題点があった。
【００１２】
図２４は微細化された不揮発性半導体メモリの構成例を示す図であって、（ａ）は反転層が部分的に消失した状態、（ｂ）はビット領域の位置にずれが生じた状態をそれぞれ示している。
【００１３】
不揮発性半導体メモリ３００では、チャネル長が短くなることで、電荷捕獲膜３０１に形成されるレフトビット領域３０２とライトビット領域３０３との間の距離が小さくなる。
【００１４】
このような不揮発性半導体メモリ３００において、例えば、レフトビット領域３０２に電子が捕獲されておらず、ライトビット領域３０３に電子が捕獲されているときに、レフトビット領域３０２の情報を読み出す場合を考える。
【００１５】
この場合、図２４（ａ）に示したように、チャネル領域の反転層３０４が、ライトビット領域３０３近傍で、捕獲電子の作る負電界により消失してしまう。チャネル長が短くなると、従来に比べて、この反転層３０４の消失範囲のチャネル長に対する比率が大きくなる。そのため、レフトビット領域３０２の読み出し時に、不純物拡散層３０５，３０６間に流れる電流が大きく減少し、正確な読み出し動作ができなくなるという問題が生じる可能性がある。
【００１６】
また、従来の構造では、電荷捕獲膜３０１がチャネル領域全面に対応して形成されている。そのため、書き込み時のドレイン電圧やゲート電圧が変動すると、図２４（ｂ）に示したように、電子を捕獲したライトビット領域３０３がレフトビット領域３０２側にずれてしまう場合がある。その結果、実効的なチャネル長が短くなるという問題が生じてしまう。この問題は、短チャネル長化が進んで電荷捕獲領域であるビット領域間の距離が短くなるに従って顕著になり、結果的には、図２４（ａ）で述べたのと同様の理由で、正確な読み出し動作ができなくなることになる。
【００１７】
このような問題に対し、レフトビット領域３０２の読み出し時の反転層３０４を、対向するライトビット領域３０３の手前でピンチオフさせることで、その消失の影響を回避することができる可能性が考えられる。しかし、この場合には、ソース／ドレイン間またはゲート電極に、高電圧を印加しなければならない。その結果、チャネルホットエレクトロンが発生し、これが電荷捕獲膜３０１に捕獲されると、読み出し時に誤った書き込みが行われてしまうという問題が生じる場合がある。
【００１８】
また、電荷捕獲領域に捕獲される電子を減らして電荷捕獲領域自体の範囲を狭くする方法も考えられるが、この場合、データ保持信頼性が低下してしまう。さらに、この場合には、捕獲電子が形成する負電界が小さくなることになる。例えばレフトビット領域３０２で捕獲電子あり、ライトビット領域３０３で捕獲電子なしという状態を想定する。このような状態では、捕獲電子が少ないと、レフトビット領域３０２の読み出し動作時に、レフトビット領域３０２近傍の反転層３０４が充分消失されず、電流が流れてしまうという問題が生じる場合がある。
【００１９】
本発明はこのような点に鑑みてなされたものであり、微細化に対しても安定でかつ信頼性の高い動作を行うことのできる不揮発性半導体メモリの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明では上記課題を解決するために、半導体基板とゲート電極との間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕獲領域を有する不揮発性半導体メモリの製造方法において、第１導電型の半導体基板に溝を形成し、形成された前記溝の底面部に第２導電型の不純物拡散層を形成し、前記不純物拡散層が形成された前記半導体基板上に、電荷捕獲領域が形成される電荷捕獲膜を含むゲート絶縁膜を形成することを特徴とする不揮発性半導体メモリの製造方法が提供される。
【００２１】
この方法によれば、例えば図２に示す不揮発性半導体メモリ１０の形成において、ｐ型シリコン半導体基板１５に溝１３ａ，１３ｂを形成し、この溝１３ａ，１３ｂ底面部にｎ型の不純物拡散層１２ａ，１２ｂを形成する。そして、このｐ型シリコン半導体基板１５上に、ゲート絶縁膜１６を介してゲート電極１１を形成する。これにより、溝１３ａ，１３ｂによって形成される凸部１４をチャネル領域とする不揮発性半導体メモリ１０が形成される。
【発明の効果】
【００２２】
本発明では、凸部を有する半導体基板上に、その凸部側壁部に電荷捕獲領域が形成されるゲート絶縁膜を形成する構成とする。これにより、不揮発性半導体メモリが微細化されても実効的なチャネル長が確保されるので、微細化が容易で、信頼性の高い不揮発性半導体メモリを得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態の不揮発性半導体メモリの平面図、図２は図１のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図である。
【００２４】
不揮発性半導体メモリ１０は、図１に示すように、そのゲート電極１１と、ソース／ドレインとして機能する不純物拡散層１２ａ，１２ｂとが、直交して形成されている。
この不揮発性半導体メモリ１０は、図２に示すように、２つの溝１３ａ，１３ｂに挟まれた凸部１４が形成されたｐ型シリコン半導体基板１５を有している。そして、この溝１３ａ，１３ｂの底面部に、不純物拡散層１２ａ，１２ｂがそれぞれ形成されている。ｐ型シリコン半導体基板１５上には、ゲート絶縁膜１６が形成されている。このゲート絶縁膜１６は、シリコン酸化膜からなる第１絶縁膜１６ａ、シリコン窒化膜からなる電荷捕獲膜１６ｂ、およびシリコン酸化膜からなる第２絶縁膜１６ｃが順に積層された３層構造になっている。このゲート絶縁膜１６上に、ゲート電極１１が形成されている。この不揮発性半導体メモリ１０では、ｐ型シリコン半導体基板１５の凸部１４がそのチャネル領域となる。
【００２５】
不揮発性半導体メモリ１０は、図２に示したＡ−Ａ断面では、ゲート電極１１が、図１中横方向に連続して形成されたメモリセルのゲート絶縁膜１６上に形成される。一方、図３に示すＢ−Ｂ断面では、図１中縦方向に連なるメモリセルのゲート電極１１が、それぞれ電気的に独立して形成されている。
【００２６】
この不揮発性半導体メモリ１０では、所定の電圧印加により、電荷捕獲膜１６ｂのうち凸部１４の側壁部（側壁および側壁近傍を含む）に、情報の書き込み時に電子を捕獲する電荷捕獲領域（ビット領域）が形成される。不揮発性半導体メモリ１０は、電荷捕獲領域として、図２に示した不純物拡散層１２ａ側のレフトビット領域１７ａ、および不純物拡散層１２ｂ側のライトビット領域１７ｂの２つのビット領域を有している。不揮発性半導体メモリ１０では、レフトビット領域１７ａとライトビット領域１７ｂにそれぞれ１ビット、合計２ビットの情報の書き込み／読み出しが行われるようになっている。
【００２７】
図４は不揮発性半導体メモリの回路構成例を示す図である。
不揮発性半導体メモリの回路は、メモリセルアレイ、ロウデコーダ、コラムデコーダ、センスアンプ、および図示しない基準電流発生回路、入出力回路、制御回路などにより構成されている。
【００２８】
メモリセルアレイは、複数のメモリセルＭ００，Ｍ０１，・・・で構成され、各メモリセルＭ００，Ｍ０１，・・・は、レフトビット領域およびライトビット領域の２つのビット領域を有している。
【００２９】
各メモリセルＭ００，Ｍ０１，・・・のゲート電極およびソース／ドレインは、ワード線ＷＬ０，ＷＬ１，・・・、およびビット線ＢＬ０，ＢＬ１，・・・、にそれぞれ接続されている。例えば、メモリセルＭ００のゲート電極はワード線ＷＬ０に接続され、ソース／ドレインは、ビット線ＢＬ０，ＢＬ１に接続されている。
【００３０】
図１ないし図３に示した不揮発性半導体メモリ１０における情報の書き込み／読み出し動作は、ゲート電極１１およびソース／ドレインとなる不純物拡散層１２ａ，１２ｂに、ワード線およびビット線から所定の電圧を印加して行われる。
【００３１】
図５は第１の実施の形態の不揮発性半導体メモリの動作説明図であって、（ａ）は書き込み動作、（ｂ）は読み出し動作、（ｃ）は消去動作を説明する図である。なお、図５（ａ）および図５（ｂ）は、ライトビット領域１７ｂに電子が捕獲されている状態を示している。
【００３２】
まず、ライトビット領域１７ｂに情報を書き込む場合について述べる。この場合には、例えば、ソースとなる不純物拡散層１２ａの電圧を０Ｖ、ドレインとなる不純物拡散層１２ｂの電圧を５Ｖ程度としてソース／ドレイン間に電位差を生じさせる。そして、ゲート電極１１に１０Ｖ程度の高電圧を印加する。これにより、図５（ａ）に示すように、不純物拡散層１２ａ，１２ｂ間に反転層１８ａが形成される。そして、不純物拡散層１２ｂ近傍で生じるチャネルホットエレクトロンが、第１絶縁膜１６ａを飛び越えてライトビット領域１７ｂに捕獲される。
【００３３】
ライトビット領域１７ｂから情報を読み出す場合には、ソース／ドレイン間に、書き込みの場合と逆方向の電圧を印加する。すなわち、例えば、ドレインとなる不純物拡散層１２ａの電圧を２Ｖ、ソースとなる不純物拡散層１２ｂの電圧を０Ｖ程度とし、ゲート電極１１には５Ｖ程度の電圧を印加する。これにより、不純物拡散層１２ａ，１２ｂ間に反転層１８ｂができる。
【００３４】
ここで、図５（ｂ）に示すように、ライトビット領域１７ｂに電子が捕獲されている場合には、その電子の負電界によってライトビット領域１７ｂ近傍には反転層１８ｂが形成されない。その結果、ソース／ドレイン間には電流が流れない。一方、ライトビット領域１７ｂに電子が捕獲されていない場合には、ライトビット領域１７ｂ近傍にも反転層１８ｂが形成され（図示せず）、ソース／ドレイン間に電流が流れる。このように、不揮発性半導体メモリ１０は、電荷捕獲領域における捕獲電子の有無に対応して１ビットの情報を記憶することができる。
【００３５】
レフトビット領域１７ａへの情報の書き込み／読み出しも、ライトビット領域１７ｂの場合と同様に行うことができる。この場合には、ライトビット領域１７ｂへの情報の書き込み／読み出しの際に印加する電圧の方向を逆にして印加するようにする。
【００３６】
また、いったん電荷捕獲領域に書き込んだ情報を消去する場合には、ゲート電極１１に、例えば−１０Ｖ程度の負の高電圧を印加し、ｐ型シリコン半導体基板１５には１０Ｖ程度の正の高電圧を印加する。これにより、図５（ｃ）に示すように、ライトビット領域１７ｂに捕獲されていた電子が、ＦＮトンネリングでｐ型シリコン半導体基板１５内へ引き抜かれる。この際、ソース／ドレインは、オープンまたは０Ｖとする。レフトビット領域１７ａの情報を消去する場合も全く同様である。
【００３７】
さらに、情報を消去する別の方法として、ゲート電極１１に、例えば−１０Ｖ程度の負の高電圧を印加し、不純物拡散層１２ｂに、例えば５Ｖ程度の正の電圧を印加して行う方法もある。この方法では、電圧印加の結果、不純物拡散層１２ｂ近傍に空乏層が形成され、ここで発生するホット・ホールを、ライトビット領域１７ｂに注入することで電荷捕獲領域を中和する。この際、不純物拡散層１２ａは、オープンまたは０Ｖとする。
【００３８】
この方法によりレフトビット領域１７ａの情報を消去する場合には、同様に、ゲート電極１１に、例えば−１０Ｖ程度の負の高電圧を印加し、不純物拡散層１２ａに、例えば５Ｖ程度の正の電圧を印加する。そして、発生するホット・ホールを、レフトビット領域１７ａに注入して中和するようにする。
【００３９】
また、レフトビット領域１７ａおよびライトビット領域１７ｂの情報を同時に消去したい場合には、ゲート電極１１に負の高電圧、不純物拡散層１２ａ，１２ｂの双方に正の電圧を印加すればよい。
【００４０】
以上説明したように、ｐ型シリコン半導体基板１５上に、ゲート絶縁膜１６を介してゲート電極１１が形成された不揮発性半導体メモリ１０において、そのチャネル領域を凸状に形成する。そして、ｐ型シリコン半導体基板１５の凸部１４側壁部のゲート絶縁膜１６内に、電荷捕獲領域が形成される。これにより、素子の微細化に対しても、実効的なチャネル長を確保することができる。したがって、素子の微細化が容易で、信頼性の高い不揮発性半導体メモリを得ることができる。
【００４１】
次に、上記構成の不揮発性半導体メモリ１０の製造方法について説明する。
図６および図７は第１の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、図６（ａ）は第１のイオン注入工程、図６（ｂ）は凸部形成工程、図６（ｃ）は第２のイオン注入工程、図７（ａ）は不純物拡散層形成工程、図７（ｂ）はゲート絶縁膜形成工程、図７（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【００４２】
まず、ｐ型シリコン半導体基板１５上に、所定のウェルを形成し、さらに、周辺回路領域の素子分離を行う（図示せず）。
次に、図６（ａ）に示すように、公知のイオン注入法で、ｐ型不純物であるボロン（Ｂ）イオンを、ｐ型シリコン半導体基板１５の全面にイオン注入する。このイオン注入は、加速エネルギ３０ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉｏｎｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条件で行う。
【００４３】
次に、図６（ｂ）に示すように、公知のフォトリソグラフィにより、ｐ型シリコン半導体基板１５上にフォトレジスト１９を形成する。続けて、フォトレジスト１９をマスクとしたエッチング法により、ｐ型シリコン半導体基板１５の一部を選択的に除去して溝１３ａ，１３ｂを形成する。これにより、ｐ型シリコン半導体基板１５に凸部１４が形成される。
【００４４】
なお、この溝１３ａ，１３ｂは、ここでは、例えば、幅０．３μｍ程度、深さ０．１５μｍ程度とする。ただし、この幅および深さは、単なる例であり、形成する不揮発性半導体メモリの印加電圧範囲や要求されるデータ保持特性などを考慮して、任意に設定することが可能である。
【００４５】
次に、図６（ｃ）に示すように、フォトレジスト１９をマスクとして、公知のイオン注入法で、ボロンイオンを、ｐ型シリコン半導体基板１５を傾斜させた状態で注入する。このイオン注入は、加速エネルギ３０ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉｏｎｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条件で行う。
【００４６】
次に、図７（ａ）に示すように、フォトレジスト１９をマスクとして、ｎ型不純物であるヒ素（Ａｓ）を、加速エネルギ５０ｋｅＶ程度、ドーズ量１×１０15ｉｏｎｓ／ｃｍ2から５×１０15ｉｏｎｓ／ｃｍ2程度の条件でイオン注入する。これにより、メモリセルのソース／ドレインおよびビット線として機能する不純物拡散層１２ａ，１２ｂを形成する。
【００４７】
次に、図７（ｂ）に示すように、フォトレジスト１９を除去し、露出したｐ型シリコン半導体基板１５上に、公知の熱酸化法により、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第１絶縁膜１６ａを形成する。
【００４８】
次いで、この第１絶縁膜１６ａ上に、公知のＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜を膜厚１０ｎｍ程度に形成し、電荷捕獲膜１６ｂを形成する。
その後、再び公知の熱酸化法に従い、酸素雰囲気中で温度９００℃から９５０℃程度で、時間３０分から６０分程度の熱処理を加え、電荷捕獲膜１６ｂの上部を膜厚１０ｎｍ程度酸化し、第２絶縁膜１６ｃを形成する。
【００４９】
これにより、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃが順に積層された３層構造のゲート絶縁膜１６が形成される。
次に、図７（ｃ）に示すように、公知のＣＶＤ法により、全面に、ポリサイド層１１ａを形成する。このポリサイド層１１ａの形成は、リン（Ｐ）を２×１０20ａｔｏｍｓ／ｃｍ3から６×１０20ａｔｏｍｓ／ｃｍ3程度含有した多結晶シリコン膜を膜厚３００ｎｍ程度、タングステンシリサイド膜を膜厚２００ｎｍ程度形成して行う。
【００５０】
次いで、公知のフォトリソグラフィとエッチング法でポリサイド層１１ａを加工し、図１ないし図３に示したゲート電極１１を形成する。その後、公知の熱拡散法で不純物の活性化熱処理を行い、不純物拡散層１２ａ，１２ｂの拡散と活性化を行う。
【００５１】
最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
なお、上記の説明において、図６（ａ）および図６（ｃ）に示したボロンイオンのイオン注入は、チャネル領域となる凸部１４における不純物濃度の調整のために行われる。そのため、これらの工程は必要に応じて行うことも可能であり、また、その順序はこれに限定されるものではない。例えば、図６（ａ）に示したイオン注入工程は、図７（ｂ）に示したゲート絶縁膜１６の形成後に行うこともできる。
【００５２】
次に、上記第１の実施の形態の変形例として、第２から第５の実施の形態について図面を参照して説明する。
まず、第２の実施の形態について説明する。
【００５３】
図８は第２の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は不純物拡散層形成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。なお、図８において、図６および図７に示した構成要素と同一の要素については同一の符号を付してある。
【００５４】
まず、ｐ型シリコン半導体基板１５上に、所定のウェルを形成し、さらに、周辺回路領域の素子分離を行う（図示せず）。
次いで、図８（ａ）に示すように、ｐ型シリコン半導体基板１５上に、公知の熱酸化法により、シリコン酸化膜を膜厚１５ｎｍ程度に形成し、第３絶縁膜として上面部絶縁膜２１を形成する。
【００５５】
この上面部絶縁膜２１の形成以降は、第１の実施の形態とほぼ同様である。すなわち、まず、公知のフォトリソグラフィにより、ｐ型シリコン半導体基板１５上にフォトレジスト１９を形成する。続けて、フォトレジスト１９をマスクとしたエッチング法により、上面部絶縁膜２１およびｐ型シリコン半導体基板１５の一部を選択的に除去して溝１３ａ，１３ｂおよび凸部１４を形成する。
【００５６】
その後、フォトレジスト１９をマスクとして、ヒ素を、加速エネルギ５０ｋｅＶ程度、ドーズ量１×１０15ｉｏｎｓ／ｃｍ2から５×１０15ｉｏｎｓ／ｃｍ2程度の条件でイオン注入し、不純物拡散層１２ａ，１２ｂを形成する。
【００５７】
次に、図８（ｂ）に示すように、フォトレジスト１９を除去し、露出したｐ型シリコン半導体基板１５上に、公知の熱酸化法により、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第１絶縁膜１６ａを形成する。
【００５８】
次いで、この第１絶縁膜１６ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度に形成し、電荷捕獲膜１６ｂを形成する。
その後、再び公知の熱酸化法に従い、酸素雰囲気中で温度９００℃から９５０℃程度で、時間３０分から６０分程度の熱処理を加え、電荷捕獲膜１６ｂの上部を膜厚１０ｎｍ程度酸化し、第２絶縁膜１６ｃを形成する。
【００５９】
これにより、凸部１４上面部は、上面部絶縁膜２１、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの３層構造となる。一方、凸部１４上面部以外の部分（凸部１４側壁部および不純物拡散層１２ａ，１２ｂ上面部）については、第１の実施の形態と同様、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの３層構造となる。
【００６０】
以降の工程は第１の実施の形態と同様、図８（ｃ）に示すように、ＣＶＤ法により、全面に多結晶シリコン膜およびタングステンシリサイド膜を形成してポリサイド層１１ａを形成する。そして、ポリサイド層１１ａの加工後、不純物拡散層１２ａ，１２ｂを活性化する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【００６１】
このように形成された不揮発性半導体メモリでは、凸部１４側壁部の第１絶縁膜１６ａの膜厚に比べて、凸部１４上面部の上面部絶縁膜２１の膜厚を厚く形成することができる。そのため、凸部１４にあるチャネル領域で、電子が上面部絶縁膜２１を越えて電荷捕獲膜１６ｂに捕獲されるのが防止され、電子は凸部１４側壁部の電荷捕獲膜１６ｂに対して選択的に捕獲されるようになる。したがって、電荷捕獲膜１６ｂ内に形成される電荷捕獲領域の位置制御をより正確に行い、電荷捕獲領域を凸部１４の側壁部に確実に位置させることができるので、安定で、かつ、信頼性の高い動作を行う不揮発性半導体メモリが得られる。
【００６２】
次に、第３の実施の形態について説明する。ただし、第３の実施の形態においては、第１の実施の形態における図６（ａ）ないし図６（ｃ）および図７（ａ）に示した工程までは同様に行われる。これ以降の工程について、以下に説明する。
【００６３】
図９および図１０は第３の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、図９（ａ）は第１絶縁膜および電荷捕獲膜形成工程、図９（ｂ）は酸化膜形成工程、図９（ｃ）は第１の酸化膜除去工程、図９（ｄ）は電荷捕獲膜除去工程、図１０（ａ）は第２の酸化膜除去工程、図１０（ｂ）はゲート絶縁膜形成工程、図１０（ｃ）はポリサイド層形成工程の各工程における概略断面図である。なお、図９および図１０において、図６および図７に示した構成要素と同一の要素については同一の符号を付してある。
【００６４】
まず、図７（ａ）に示したフォトレジスト１９を除去した後、露出したｐ型シリコン半導体基板１５に、図９（ａ）に示すように、公知の熱酸化法により、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第１絶縁膜１６ａを形成する。次いで、この第１絶縁膜１６ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度に形成し、電荷捕獲膜１６ｂを形成する。
【００６５】
次に、図９（ｂ）に示すように、公知のＣＶＤ法により、全面に酸化膜３１を膜厚５００ｎｍ程度形成する。
次に、図９（ｃ）に示すように、公知のＣＭＰ（Chemical Mechanical Polishing）法により、電荷捕獲膜１６ｂのシリコン窒化膜をストッパとして、シリコン窒化膜が露出するまで、酸化膜３１を除去する。
【００６６】
次に、図９（ｄ）に示すように、リン酸溶液を用いた公知のエッチング法により、表面に露出している電荷捕獲膜１６ｂを除去する。
次に、図１０（ａ）に示すように、フッ化水素溶液を用いた公知のエッチング法により、溝１３ａ，１３ｂ内部の酸化膜３１を除去する。
【００６７】
次に、図１０（ｂ）に示すように、露出したｐ型シリコン半導体基板１５に、公知の熱酸化法でシリコン酸化膜を膜厚２０ｎｍ程度形成し、凸部１４に第４絶縁膜として上面部絶縁膜３２を形成する。その際、残存している電荷捕獲膜１６ｂの上部も一部酸化され、膜厚２ｎｍから５ｎｍ程度のシリコン酸化膜からなる第２絶縁膜１６ｃが形成される。したがって、凸部１４上面部には上面部絶縁膜３２が形成され、凸部１４の上面部以外の部分は、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの３層構造になる。
【００６８】
以降の工程は第１の実施の形態と同様、図１０（ｃ）に示すように、ポリサイド層１１ａを形成して加工した後、不純物拡散層１２ａ，１２ｂを活性化する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【００６９】
このように形成された不揮発性半導体メモリでは、凸部１４上面部に電荷捕獲膜１６ｂが形成されないため、チャネル領域の電子が、凸部１４側壁部の電荷捕獲膜１６ｂに選択的に捕獲される。このように、電荷捕獲領域の位置制御をより正確に行うことができるので、安定で、かつ、信頼性の高い動作を行う不揮発性半導体メモリが得られる。
【００７０】
さらに、上面部絶縁膜３２を適当な膜厚で形成することによって閾値の設定が可能である。
次に、第４の実施の形態について説明する。ただし、第４の実施の形態においては、第１の実施の形態における図６（ａ）ないし図６（ｃ）および図７（ｂ）に示した工程までは同様に行われる。これ以降の工程について、以下に説明する。
【００７１】
図１１は第４の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。なお、図１１において、図６および図７に示した構成要素と同一の要素については同一の符号を付してある。
【００７２】
まず、図７（ｂ）に示したゲート絶縁膜１６を、図１１（ａ）に示すように、公知のエッチング法を用いて、ｐ型シリコン半導体基板１５が露出するまで全面エッチングする。これにより、凸部１４側壁部のみを、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの３層構造とする。
【００７３】
次に、図１１（ｂ）に示すように、露出したｐ型シリコン半導体基板１５に、公知の熱酸化法を用いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。これにより、凸部１４上面部に上面部絶縁膜４１を、溝１３ａ，１３ｂ底面部に底面部絶縁膜４２ａ，４２ｂを、第４絶縁膜としてそれぞれ形成する。
【００７４】
以降の工程は第１の実施の形態と同様、図１１（ｃ）に示すように、ポリサイド層１１ａを形成して加工した後、不純物拡散層１２ａ，１２ｂを活性化する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【００７５】
このように形成された不揮発性半導体メモリでは、凸部１４側壁部に電荷捕獲膜１６ｂが形成されている。それとともに、不純物拡散層１２ａ，１２ｂ上面部には、３層構造の場合に比べて容量の低い底面部絶縁膜４２ａ，４２ｂが形成されている。そのため、ポリサイド層１１ａから形成される図１ないし図３に示したゲート電極１１と、ソース／ドレインとなる不純物拡散層１２ａ，１２ｂとの間の寄生容量が減少する。これにより、高速かつ安定な不揮発性半導体メモリを得ることができる。
【００７６】
また、凸部１４上面部には電荷捕獲膜１６ｂが形成されないため、電子が凸部１４側壁部の電荷捕獲膜１６ｂに選択的に捕獲され、正確な捕獲領域の位置制御が可能である。
次に、第５の実施の形態について説明する。ただし、第５の実施の形態においては、第２の実施の形態における図８（ｂ）に示した工程までは同様に行われる。これ以降の工程について、以下に説明する。
【００７７】
図１２は第５の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。なお、図１２において、図８に示した構成要素と同一の要素については同一の符号を付してある。
【００７８】
まず、図８（ｂ）のゲート絶縁膜形成工程後、図１２（ａ）に示すように、公知のエッチング法を用いて、ｐ型シリコン半導体基板１５が露出するまで全面エッチングする。これにより、凸部１４側壁部のみを、第１絶縁膜１６ａ、電荷捕獲膜１６ｂおよび第２絶縁膜１６ｃの３層構造とする。このとき、凸部１４上面部には、第３絶縁膜として形成されていた上面部絶縁膜２１が膜厚５ｎｍ程度残る。
【００７９】
次に、図１２（ｂ）に示すように、露出したｐ型シリコン半導体基板１５に、公知の熱酸化法を用いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。このとき、上面部絶縁膜２１も若干酸化される。これにより、凸部１４上面部には、第４絶縁膜として新たに上面部絶縁膜５１が形成される。また、溝１３ａ，１３ｂ底面部には、第４絶縁膜として底面部絶縁膜５２ａ，５２ｂが形成される。
【００８０】
以降の工程は第２の実施の形態と同様、図１２（ｃ）に示すように、ポリサイド層１１ａを形成して加工した後、不純物拡散層１２ａ，１２ｂを活性化する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【００８１】
このように形成された不揮発性半導体メモリでは、凸部１４側壁部のゲート絶縁膜、上面部絶縁膜５１および底面部絶縁膜５２ａ，５２ｂが、それぞれ独立に形成される。したがって、上面部絶縁膜５１を適当な膜厚で形成することで、閾値設定が可能である。
【００８２】
また、不純物拡散層１２ａ，１２ｂ上面部には、３層構造の場合に比べて容量の低い底面部絶縁膜５２ａ，５２ｂを形成できる。そのため、ゲート電極とソース／ドレインとの間の寄生容量が減少し、高速かつ安定な不揮発性半導体メモリを得ることができる。
【００８３】
さらに、凸部１４側壁部にのみ電荷捕獲膜１６ｂが形成されるので、電荷捕獲領域の位置制御を、より正確に行うことが可能になる。
以上、第２から第５の実施の形態で説明したように、不揮発性半導体メモリのチャネル領域を凸状にし、電荷捕獲領域を凸部１４側壁部のゲート絶縁膜１６内に形成する。これにより、素子の微細化に対しても実効的なチャネル長が確保され、微細化が容易で、信頼性の高い不揮発性半導体メモリを得ることができる。
【００８４】
ところで、以上の説明では、不揮発性半導体メモリのチャネル領域を凸状にした場合について述べたが、チャネル領域を凹状とすることもできる。次に、凹状のチャネル領域を有する不揮発性半導体メモリを、第６の実施の形態として、その構造および製造方法について説明する。
【００８５】
図１３は第６の実施の形態の不揮発性半導体メモリの構成例を示す図である。
不揮発性半導体メモリ６０は、溝６３が形成された凹部を有するｐ型シリコン半導体基板６５を有している。そして、この凹部を形成している２つの凸部６４ａ，６４ｂに、不純物拡散層６２ａ，６２ｂがそれぞれ形成されている。
【００８６】
ｐ型シリコン半導体基板６５上には、ゲート絶縁膜６６が形成されている。このゲート絶縁膜６６は、シリコン酸化膜からなる第１絶縁膜６６ａ、シリコン窒化膜からなる電荷捕獲膜６６ｂ、およびシリコン酸化膜からなる第２絶縁膜６６ｃが順に積層された３層構造になっている。このゲート絶縁膜６６上に、ゲート電極６１が形成されている。ｐ型シリコン半導体基板６５に形成された凹部は、不揮発性半導体メモリ６０のチャネル領域となる。
【００８７】
このような不揮発性半導体メモリ６０では、所定の電圧印加により、ゲート絶縁膜６６の電荷捕獲膜６６ｂのうち、凸部６４ａ，６４ｂ側壁部に電荷捕獲領域が形成される。図１３には、不揮発性半導体メモリ６０の電荷捕獲領域として、凸部６４ａ側のレフトビット領域６７ａと凸部６４ｂ側のライトビット領域６７ｂとの２つの電荷捕獲領域を示している。不揮発性半導体メモリ６０は、レフトビット領域６７ａとライトビット領域６７ｂとにそれぞれ１ビットで、合計２ビットの情報の書き込み／読み出しを行うことができるようになっている。
【００８８】
図１４は第６の実施の形態の不揮発性半導体メモリの動作説明図であって、（ａ）は書き込み動作、（ｂ）は読み出し動作、（ｃ）は消去動作を説明する図である。なお、図１４（ａ）および図１４（ｂ）は、ライトビット領域６７ｂに電子が捕獲されている状態を示している。
【００８９】
まず、ライトビット領域６７ｂに情報を書き込む場合には、ソースとなる不純物拡散層６２ａの電圧を０Ｖとし、ドレインとなる不純物拡散層６２ｂに正の電圧を印加し、ソース／ドレイン間に電位差を生じさせる。そして、ゲート電極６１に正の高電圧を印加する。これにより、図１４（ａ）に示すように、不純物拡散層６２ａ，６２ｂ間に反転層６８ａが形成される。そして、不純物拡散層６２ｂ近傍で生じるチャネルホットエレクトロンが、第１絶縁膜６６ａを飛び越えてライトビット領域６７ｂに捕獲される。
【００９０】
ライトビット領域６７ｂから情報を読み出す場合には、ソース／ドレイン間に、書き込みの場合と逆方向の電圧を印加する。これにより、不純物拡散層６２ａ，６２ｂ間に反転層６８ｂが形成される。
【００９１】
ここで、図１４（ｂ）に示すように、ライトビット領域６７ｂに電子が捕獲されている場合には、ライトビット領域６７ｂ近傍には反転層６８ｂが形成されず、ソース／ドレイン間には電流が流れない。一方、ライトビット領域６７ｂに電子が捕獲されていない場合には、ライトビット領域６７ｂ近傍にも反転層６８ｂが形成され（図示せず）、ソース／ドレイン間に電流が流れる。
【００９２】
レフトビット領域６７ａへの情報の書き込み／読み出しは、ライトビット領域６７ｂの場合と逆方向の電圧を印加して同様に行うことができる。
また、書き込んだ情報を消去する場合には、ゲート電極６１に、負の高電圧を印加し、ｐ型シリコン半導体基板６５には正の高電圧を印加する。これにより、図１４（ｃ）に示すように、ライトビット領域６７ｂに捕獲されていた電子が、ｐ型シリコン半導体基板６５内へ引き抜かれる。この際、ソース／ドレインは、オープンまたは０Ｖとする。レフトビット領域６７ａの情報を消去する場合も全く同様である。
【００９３】
さらに、情報を消去する別の方法として、ゲート電極６１に、負の高電圧を印加し、不純物拡散層６２ｂに、正の電圧を印加して行う方法もある。この際、不純物拡散層６２ａは、オープンまたは０Ｖとする。この方法で、レフトビット領域６７ａの情報を消去する場合には、同様に、ゲート電極６１に、負の高電圧を印加し、不純物拡散層６２ａに、正の電圧を印加する。
【００９４】
また、レフトビット領域６７ａおよびライトビット領域６７ｂを同時に消去する場合には、ゲート電極６１に負の高電圧、不純物拡散層６２ａ，６２ｂの双方に正の電圧を印加する。
【００９５】
図１５および図１６は第６の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、図１５（ａ）は不純物拡散層形成工程、図１５（ｂ）は凸部形成工程、図１５（ｃ）はイオン注入工程、図１６（ａ）はゲート絶縁膜形成工程、図１６（ｂ）はポリサイド層形成工程の各工程における概略断面図である。
【００９６】
まず、ｐ型シリコン半導体基板６５上に、所定のウェルを形成し、さらに、周辺回路領域の素子分離を行う（図示せず）。
次に、図１５（ａ）に示すように、公知のイオン注入法で、ヒ素をｐ型シリコン半導体基板６５の全面に注入する。このイオン注入は、加速エネルギ５０ｋｅＶ程度、ドーズ量１×１０15ｉｏｎｓ／ｃｍ2から５×１０15ｉｏｎｓ／ｃｍ2程度の条件で行う。これにより、メモリセルのソース／ドレインおよびビット線とするための不純物拡散層６２を形成する。
【００９７】
次に、図１５（ｂ）に示すように、公知のフォトリソグラフィにより、ｐ型シリコン半導体基板６５上にフォトレジスト６９を形成する。続けて、フォトレジスト６９をマスクとしたエッチング法により、ｐ型シリコン半導体基板６５の一部を選択的に除去して溝６３を形成する。これにより、ｐ型シリコン半導体基板６５に、凸部６４ａ，６４ｂおよび不純物拡散層６２ａ，６２ｂを形成する。
【００９８】
なお、この溝６３は、ここでは、例えば、幅０．３μｍ程度、深さ０．１５μｍ程度としている。この幅および深さは、単なる例であって、形成する不揮発性半導体メモリの用途などに応じて任意に設定可能である。
【００９９】
次に、図１５（ｃ）に示すように、フォトレジスト６９をマスクとして、公知のイオン注入法で、ボロンイオンを、ｐ型シリコン半導体基板６５を傾斜させた状態で注入する。このイオン注入は、加速エネルギ３０ｋｅＶから９０ｋｅＶ程度、ドーズ量５×１０11ｉｏｎｓ／ｃｍ2から５×１０12ｉｏｎｓ／ｃｍ2程度の条件で行う。
【０１００】
次に、図１６（ａ）に示すように、フォトレジスト６９を除去し、露出したｐ型シリコン半導体基板６５上に、公知の熱酸化法により、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第１絶縁膜６６ａを形成する。
【０１０１】
次いで、この第１絶縁膜６６ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度に形成し、電荷捕獲膜６６ｂを形成する。
その後、再び公知の熱酸化法に従い、酸素雰囲気中で温度９００℃から９５０℃程度で、時間３０分から６０分程度の熱処理を加え、電荷捕獲膜６６ｂの上部を、膜厚１０ｎｍ程度酸化し、シリコン酸化膜からなる第２絶縁膜６６ｃを形成する。これにより、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび第２絶縁膜６６ｃからなる３層構造のゲート絶縁膜６６が形成される。
【０１０２】
次に、図１６（ｂ）に示すように、公知のＣＶＤ法により、全面に、ポリサイド層６１ａを形成する。このポリサイド層６１ａの形成は、リンを２×１０20ａｔｏｍｓ／ｃｍ3から６×１０20ａｔｏｍｓ／ｃｍ3程度含有した多結晶シリコン膜を膜厚３００ｎｍ程度、タングステンシリサイド膜を膜厚２００ｎｍ程度形成して行う。
【０１０３】
次いで、公知のフォトリソグラフィ法とエッチング法でポリサイド層６１ａを加工し、図１３に示したゲート電極６１を形成する。その後、公知の熱拡散法で不純物の活性化熱処理を行い、不純物拡散層６２ａ，６２ｂの拡散と活性化を行う。
【０１０４】
最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
なお、上記の説明において、図１５（ｃ）に示したボロンイオンのイオン注入は、凸部６４ａ，６４ｂにおける不純物濃度の調整のために行われる。そのため、この工程は必要に応じて行うことができ、その順序はこれに限定されるものではない。例えば、図１６（ａ）に示した工程で、ゲート絶縁膜６６形成前に、ｐ型シリコン半導体基板６５を傾斜させた状態でボロンイオン注入することも可能である。
【０１０５】
以上説明したように、不揮発性半導体メモリ６０のチャネル領域を凹状にし、電荷捕獲領域を凸部６４ａ，６４ｂ側壁部のゲート絶縁膜１６内に形成する。これにより、素子の微細化に対しても実効的なチャネル長が確保され、微細化が容易で、信頼性の高い不揮発性半導体メモリを得ることができる。
【０１０６】
次に、上記第６の実施の形態の変形例として、第７から第１１の実施の形態について図面を参照して説明する。
まず、第７の実施の形態について説明する。
【０１０７】
図１７は第７の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は不純物拡散層および上面部絶縁膜形成工程、（ｂ）は凸部形成工程、（ｃ）はゲート絶縁膜形成工程、（ｄ）はポリサイド層形成工程の各工程における概略断面図である。なお、図１７において、図１５および図１６に示した構成要素と同一の要素については同一の符号を付してある。
【０１０８】
まず、ｐ型シリコン半導体基板６５上に、所定のウェルを形成し、さらに、周辺回路領域の素子分離を行う（ともに図示せず）。
次に、図１７（ａ）に示すように、公知のイオン注入法で、ヒ素をｐ型シリコン半導体基板６５の全面に注入し、不純物拡散層６２を形成する。このときのイオン注入条件としては、加速エネルギ５０ｋｅＶ程度、ドーズ量１×１０15ｉｏｎｓ／ｃｍ2から５×１０15ｉｏｎｓ／ｃｍ2程度の範囲で行う。
【０１０９】
次いで、ｐ型シリコン半導体基板６５上に、公知の熱酸化法により、シリコン酸化膜を膜厚１５ｎｍ程度に形成し、第３絶縁膜として上面部絶縁膜７１を形成する。
次に、図１７（ｂ）に示すように、公知のフォトリソグラフィにより、ｐ型シリコン半導体基板６５上にフォトレジスト６９を形成する。続けて、フォトレジスト６９をマスクとしたエッチング法により、上面部絶縁膜７１およびｐ型シリコン半導体基板６５の一部を選択的に除去して溝６３を形成する。これにより、ｐ型シリコン半導体基板６５に凸部６４ａ，６４ｂ、上面部絶縁膜７１ａ，７１ｂおよび不純物拡散層６２ａ，６２ｂを形成する。
【０１１０】
次に、図１７（ｃ）に示すように、フォトレジスト６９を除去し、露出したｐ型シリコン半導体基板６５上に、公知の熱酸化法により、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第１絶縁膜６６ａを形成する。
【０１１１】
次いで、この第１絶縁膜６６ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度に形成し、電荷捕獲膜６６ｂを形成する。
その後、再び公知の熱酸化法に従い、酸素雰囲気中で温度９００℃から９５０℃程度で、時間３０分から６０分程度の熱処理を加え、シリコン窒化膜の上部を、膜厚１０ｎｍ程度酸化し、第２絶縁膜６６ｃを形成する。
【０１１２】
これにより、凸部６４ａ，６４ｂ上面部は、上面部絶縁膜７１ａ，７１ｂ上に電荷捕獲膜６６ｂおよび第２絶縁膜６６ｃが積層された３層構造となる。一方、凸部６４，６４ｂ上面部以外の部分（凸部１４側壁部および不純物拡散層１２ａ，１２ｂ上面部）については、第６の実施の形態と同様、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび第２絶縁膜６６ｃの３層構造となる。
【０１１３】
以降の工程は第６の実施の形態と同様、図１７（ｄ）に示すように、ポリサイド層６１ａを形成して加工した後、不純物拡散層６２ａ，６２ｂを活性化する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【０１１４】
このように形成された不揮発性半導体メモリでは、チャネル領域における第１絶縁膜６６ａの膜厚に比べて、上面部絶縁膜７１ａ，７１ｂの膜厚を厚く形成することができる。そのため、ゲート電極とソース／ドレインとの間の寄生容量が減少し、高速かつ安定な不揮発性半導体メモリを得ることができる。
【０１１５】
次に、第８の実施の形態について説明する。ただし、第８の実施の形態においては、第６の実施の形態における図１５（ｂ）に示した工程までは同様に行われる。これ以降の工程について、以下に説明する。
【０１１６】
図１８および図１９は第８の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、図１８（ａ）は第１絶縁膜および電荷捕獲膜形成工程、図１８（ｂ）は酸化膜形成工程、図１８（ｃ）は第１の酸化膜除去工程、図１８（ｄ）は電荷捕獲膜除去工程、図１９（ａ）は第２の酸化膜除去工程、図１９（ｂ）はゲート絶縁膜形成工程、図１９（ｃ）はポリサイド層形成工程の各工程における概略断面図である。なお、図１８および図１９において、図１５および図１６に示した構成要素と同一の要素については同一の符号を付してある。
【０１１７】
まず、図１５（ｂ）に示したフォトレジスト６９を除去した後、露出したｐ型シリコン半導体基板６５に、図１８（ａ）に示すように、公知の熱酸化法により、シリコン酸化膜を膜厚１０ｎｍ程度に形成し、第１絶縁膜６６ａを形成する。次いで、この第１絶縁膜６６ａ上に、公知のＣＶＤ法により、シリコン窒化膜を膜厚１０ｎｍ程度に形成し、電荷捕獲膜６６ｂを形成する。
【０１１８】
次に、図１８（ｂ）に示すように、公知のＣＶＤ法により、全面に酸化膜８１を膜厚７００ｎｍ程度に形成する。
次に、図１８（ｃ）に示すように、公知のＣＭＰ法により、電荷捕獲膜６６ｂのシリコン窒化膜をストッパとして、電荷捕獲膜６６ｂが露出するまで、酸化膜８１を除去する。
【０１１９】
次に、図１８（ｄ）に示すように、リン酸溶液を用いた公知のエッチング法により、露出している電荷捕獲膜６６ｂを除去する。
次に、図１９（ａ）に示すように、フッ化水素溶液を用いた公知のエッチング法により、溝６３内部の酸化膜８１を除去する。
【０１２０】
次に、図１９（ｂ）に示すように、露出したｐ型シリコン半導体基板６５に、公知の熱酸化法でシリコン酸化膜を膜厚１５ｎｍ程度形成し、凸部６４ａ，６４ｂに第４絶縁膜として上面部絶縁膜８２ａ，８２ｂを形成する。その際、残存している電荷捕獲膜６６ｂ上部も一部酸化され、膜厚５ｎｍ程度の第２絶縁膜６６ｃが形成される。
【０１２１】
これにより、凸部６４ａ，６４ｂ上面部には、上面部絶縁膜８２ａ，８２ｂが形成され、凸部６４ａ，６４ｂの上面部以外の部分は、第６の実施の形態と同様、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび第２絶縁膜６６ｃの３層構造となる。
【０１２２】
以降の工程は第６の実施の形態と同様、図１９（ｃ）に示すように、ポリサイド層６１ａを形成して加工した後、不純物拡散層６２ａ，６２ｂを活性化する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【０１２３】
このように形成された不揮発性半導体メモリでは、上面部絶縁膜８２ａ，８２ｂがシリコン酸化膜であるため、ゲート電極とソース／ドレインとの間の寄生容量が減少し、高速かつ安定な不揮発性半導体メモリを得ることができる。
【０１２４】
次に、第９の実施の形態について説明する。ただし、第９の実施の形態においては、第６の実施の形態における図１５（ａ）ないし図１５（ｃ）および図１６（ａ）に示した工程までは同様に行われる。これ以降の工程について、以下に説明する。
【０１２５】
図２０は第９の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。なお、図２０において、図１５および図１６に示した構成要素と同一の要素については同一の符号を付してある。
【０１２６】
まず、図１６（ａ）に示したゲート絶縁膜６６を、図２０（ａ）に示すように、公知のエッチング法を用いて、ｐ型シリコン半導体基板６５が露出するまで全面エッチングする。これにより、凸部６４ａ，６４ｂ側壁部を、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび第２絶縁膜６６ｃの３層構造とする。
【０１２７】
次に、図２０（ｂ）に示すように、露出したｐ型シリコン半導体基板６５に、公知の熱酸化法を用いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。これにより、凸部６４ａ，６４ｂ上面部に上面部絶縁膜９１ａ，９１ｂを、溝６３の底面部に底面部絶縁膜９２を、第４絶縁膜としてそれぞれ形成する。
【０１２８】
以降の工程は第６の実施の形態と同様、図２０（ｃ）に示すように、ポリサイド層６１ａを形成して加工した後、不純物拡散層６２ａ，６２ｂを活性化する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【０１２９】
このように形成された不揮発性半導体メモリでは、凸部６４ａ，６４ｂ側壁部にのみ電荷捕獲膜６６ｂが形成される。そのため、電荷捕獲領域の位置制御を、より正確に行うことができる。
【０１３０】
また、底面部絶縁膜９２をシリコン酸化膜で形成するので、ゲート電極とソース／ドレインとの間の寄生容量が減少し、高速かつ安定な不揮発性半導体メモリを得ることができる。
【０１３１】
次に、第１０の実施の形態について説明する。ただし、第１０の実施の形態においては、第７の実施の形態における図１７（ｃ）に示した工程までは同様に行われる。これ以降の工程について、以下に説明する。
【０１３２】
図２１は第１０の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。なお、図２１において、図１７に示した構成要素と同一の要素については同一の符号を付してある。
【０１３３】
まず、図１７（ｃ）のゲート絶縁膜形成工程後、図２１（ａ）に示すように、公知のエッチング法を用いて、ｐ型シリコン半導体基板６５が露出するまで全面エッチングする。これにより、凸部６４ａ，６４ｂ側壁部を、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび第２絶縁膜６６ｃの３層構造とする。このとき、凸部６４ａ，６４ｂ上面部には、第３絶縁膜として形成されていた上面部絶縁膜７１ａ，７１ｂが膜厚５ｎｍ程度残る。
【０１３４】
次に、図２１（ｂ）に示すように、露出したｐ型シリコン半導体基板６５に、公知の熱酸化法を用いて、シリコン酸化膜を膜厚２０ｎｍ程度形成する。このとき、上面部絶縁膜７１ａ，７１ｂも若干酸化される。これにより、凸部６４ａ，６４ｂの上面部には、第４絶縁膜として新たな上面部絶縁膜１０１ａ，１０１ｂが形成される。また、溝６３の底面部には、第４絶縁膜として底面部絶縁膜１０２が形成される。
【０１３５】
以降の工程は第７の実施の形態と同様、図２１（ｃ）に示すように、ポリサイド層６１ａを形成して加工した後、不純物拡散層６２ａ，６２ｂを活性化する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【０１３６】
このように形成された不揮発性半導体メモリでは、凸部６４ａ，６４ｂ側壁部のゲート絶縁膜、上面部絶縁膜１０１ａ，１０１ｂおよび底面部絶縁膜１０２が、それぞれ独立に形成される。したがって、上面部絶縁膜１０１１，１０１ｂを適当な膜厚で形成することで、閾値設定が可能である。
【０１３７】
また、不純物拡散層６２ａ，６２ｂ上面部には、３層構造の場合に比べて容量の低いシリコン酸化膜からなる底面部絶縁膜１０２が形成される。そのため、ゲート電極とソース／ドレインとの間の寄生容量が減少し、高速かつ安定な不揮発性半導体メモリを得ることができる。
【０１３８】
さらに、凸部６４ａ，６４ｂ側壁部にのみ電荷捕獲膜６６ｂを形成することができるので、電荷捕獲領域の位置制御を、より正確に行うことが可能になる。
次に、第１１の実施の形態について説明する。ただし、第１１の実施の形態においては、第６の実施の形態における図１５（ａ）に示した工程までは同様に行われる。これ以降の工程について、以下に説明する。
【０１３９】
図２２は第１１の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は溝形成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。なお、図２２において、図１５に示した構成要素と同一の要素については同一の符号を付してある。
【０１４０】
まず、図１５（ａ）に示した不純物拡散層６２の形成後、公知のフォトリソグラフィ法とエッチング法により、図２２（ａ）に示すように、ｐ型シリコン半導体基板６５に、その内部に向かって幅が狭くなるような断面台形状の溝１１３を形成する。
【０１４１】
このような溝１１３の形成は、例えば、フォトリソグラフィ工程において、フォトレジストを台形状に加工した後、異方性ドライエッチングを行えばよい。
以降の工程は第６の実施の形態と同様、まず、図２２（ｂ）に示すように、第１絶縁膜６６ａ、電荷捕獲膜６６ｂおよび第２絶縁膜６６ｃからなる３層構造のゲート絶縁膜６６を形成する。次いで、図２２（ｃ）に示すように、ＣＶＤ法により、全面に多結晶シリコン膜およびタングステンシリサイド膜を形成してポリサイド層６１ａを形成する。そして、ポリサイド層６１ａを加工した後、活性化熱処理を行い、不純物拡散層６２ａ，６２ｂを形成する。最後に、図示しないコンタクト孔の開口、メタル配線の形成などを行う。
【０１４２】
このように形成された不揮発性半導体メモリでは、溝１１３の側壁の傾斜を任意に設定することができるので、ポリサイド層６１ａから形成されるゲート電極の加工マージンが広がり、高歩留まりで信頼性の高い不揮発性半導体メモリを製造できる。
【０１４３】
さらに、溝の側壁を垂直にした場合には、ポリサイド層のエッチングにおいて、その側壁部にエッチング残渣が生じてしまうことがある。しかし、この溝１１３のようにその側壁を傾斜させることにより、このような問題を回避することができる。
【０１４４】
以上、第７から第１１の実施の形態で説明したように、不揮発性半導体メモリのチャネル領域を凹状にし、電荷捕獲領域を凸部１４側壁部のゲート絶縁膜１６内に形成することで、実効的なチャネル長が確保される。したがって、素子の微細化が容易で、信頼性の高い不揮発性半導体メモリを得ることができる。
【０１４５】
さらに、不純物拡散層６２ａ，６２ｂを、凹部を形成している２つの凸部６４ａ，６４ｂに形成するので、活性化熱処理における、注入した不純物の横方向への広がりが防止される。これにより、不純物拡散層６２ａ，６２ｂを精度良く形成でき、不揮発性半導体メモリの信頼性向上が図られる。
【０１４６】
なお、以上の説明においては、電荷捕獲膜１６ｂ，６６ｂとしてシリコン窒化膜を形成する構成としたが、これは、電子の捕獲が可能な他の材質で構成してもよい。また、ゲート絶縁膜１６，６６の構造も、上記の３層構造のほか、シリコン酸化膜とシリコン窒化膜との２層構造、シリコン窒化膜のみの１層構造など、電子の捕獲が可能な膜を含んだ構造とすることができる。
【０１４７】
（付記１）  半導体基板とゲート電極との間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕獲領域を有する不揮発性半導体メモリにおいて、
凸部を有する半導体基板上に形成されて、前記凸部の側壁部に電荷捕獲領域が形成されるゲート絶縁膜を有することを特徴とする不揮発性半導体メモリ。
【０１４８】
（付記２）  前記ゲート絶縁膜は、シリコン窒化膜を含むことを特徴とする付記１記載の不揮発性半導体メモリ。
（付記３）  前記半導体基板の前記凸部を形成している溝の底面部に、ソースまたはドレインとなる不純物拡散層を有することを特徴とする付記１記載の不揮発性半導体メモリ。
【０１４９】
（付記４）  前記半導体基板の前記凸部に、ソースまたはドレインとなる不純物拡散層を有することを特徴とする付記１記載の不揮発性半導体メモリ。
（付記５）  前記凸部の上面部の前記ゲート絶縁膜の膜厚および／または前記凸部を形成している溝の底面部の前記ゲート絶縁膜の膜厚が、前記凸部の側壁部の前記ゲート絶縁膜の膜厚よりも厚く形成されていることを特徴とする付記１記載の不揮発性半導体メモリ。
【０１５０】
（付記６）  前記凸部の側壁部の前記ゲート絶縁膜における電荷捕獲密度が、前記凸部の上面部の前記ゲート絶縁膜の電荷捕獲密度および／または前記凸部を形成している溝の底面部の前記ゲート絶縁膜の電荷捕獲密度よりも高くなるようにしたことを特徴とする付記１記載の不揮発性半導体メモリ。
【０１５１】
（付記７）  半導体基板とゲート電極との間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕獲領域を有する不揮発性半導体メモリの製造方法において、
第１導電型の半導体基板に溝を形成し、
形成された前記溝の底面部に第２導電型の不純物拡散層を形成し、
前記不純物拡散層が形成された前記半導体基板上に、電荷捕獲領域が形成される電荷捕獲膜を含むゲート絶縁膜を形成することを特徴とする不揮発性半導体メモリの製造方法。
【０１５２】
（付記８）  前記半導体基板に前記溝を形成する際には、前記半導体基板上に第３絶縁膜を形成した後に、前記溝を形成することを特徴とする付記７記載の不揮発性半導体メモリの製造方法。
【０１５３】
（付記９）  前記不純物拡散層が形成された前記半導体基板上に、前記電荷捕獲領域が形成される前記電荷捕獲膜を含む前記ゲート絶縁膜を形成する際には、
前記不純物拡散層が形成された前記半導体基板上に第１絶縁膜を形成し、
形成された前記第１絶縁膜上に前記電荷捕獲膜を形成し、
前記半導体基板の前記溝によって形成される凸部の上面部に形成されている前記第１絶縁膜と前記電荷捕獲膜とを除去した後、
前記凸部の上面部に第４絶縁膜を形成することを特徴とする付記７記載の不揮発性半導体メモリの製造方法。
【０１５４】
（付記１０）  前記不純物拡散層が形成された前記半導体基板上に、前記電荷捕獲領域が形成される前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した後、
前記溝の底面部の前記ゲート絶縁膜と前記溝によって形成される凸部の上面部の前記ゲート絶縁膜とを除去し、
前記ゲート絶縁膜が除去された前記半導体基板上に第４絶縁膜を形成することを特徴とする付記７記載の不揮発性半導体メモリの製造方法。
【０１５５】
（付記１１）  前記不純物拡散層が形成された前記半導体基板上に、前記電荷捕獲領域が形成される前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した後、
前記溝の底面部の前記ゲート絶縁膜を除去し、
前記ゲート絶縁膜が除去された前記半導体基板上に第４絶縁膜を形成することを特徴とする付記８記載の不揮発性半導体メモリの製造方法。
【０１５６】
（付記１２）  半導体基板とゲート電極との間に形成されたゲート絶縁膜内に電子を捕獲する電荷捕獲領域を有する不揮発性半導体メモリの製造方法において、
第１導電型の半導体基板に第２導電型の不純物拡散層を形成し、
前記不純物拡散層が形成された前記半導体基板に溝を形成し、
前記溝が形成された前記半導体基板上に、電荷捕獲領域が形成される電荷捕獲膜を含むゲート絶縁膜を形成することを特徴とする不揮発性半導体メモリの製造方法。
【０１５７】
（付記１３）  前記半導体基板に前記溝を形成する際には、前記不純物拡散層が形成された前記半導体基板上に第３絶縁膜を形成した後に、前記溝を形成することを特徴とする付記１２記載の不揮発性半導体メモリの製造方法。
【０１５８】
（付記１４）  前記溝が形成された前記半導体基板上に、前記電荷捕獲領域が形成される前記電荷捕獲膜を含む前記ゲート絶縁膜を形成する際には、
前記溝が形成された前記半導体基板上に第１絶縁膜を形成し、
形成された前記第１絶縁膜上に前記電荷捕獲膜を形成し、
前記溝によって形成される凸部の上面部に形成されている前記第１絶縁膜と前記電荷捕獲膜とを除去した後、
前記凸部の上面部に第４絶縁膜を形成することを特徴とする付記１２記載の不揮発性半導体メモリの製造方法。
【０１５９】
（付記１５）  前記溝が形成された前記半導体基板上に、前記電荷捕獲領域が形成される前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した後、
前記溝の底面部の前記ゲート絶縁膜と前記溝によって形成される凸部の上面部の前記ゲート絶縁膜とを除去し、
前記ゲート絶縁膜が除去された前記半導体基板上に第４絶縁膜を形成することを特徴とする付記１２記載の不揮発性半導体メモリの製造方法。
【０１６０】
（付記１６）  前記溝が形成された前記半導体基板上に、前記電荷捕獲領域が形成される前記電荷捕獲膜を含む前記ゲート絶縁膜を形成した後、
前記溝の底面部の前記ゲート絶縁膜を除去し、
前記ゲート絶縁膜が除去された前記半導体基板上に第４絶縁膜を形成することを特徴とする付記１３記載の不揮発性半導体メモリの製造方法。
【０１６１】
（付記１７）  前記不純物拡散層が形成された前記半導体基板に前記溝を形成する際には、前記溝を前記半導体基板内部に向かって幅が狭くなるように形成することを特徴とする付記１２記載の不揮発性半導体メモリの製造方法。
【図面の簡単な説明】
【０１６２】
【図１】第１の実施の形態の不揮発性半導体メモリの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】不揮発性半導体メモリの回路構成例を示す図である。
【図５】第１の実施の形態の不揮発性半導体メモリの動作説明図であって、（ａ）は書き込み動作、（ｂ）は読み出し動作、（ｃ）は消去動作を説明する図である。
【図６】第１の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は第１のイオン注入工程、（ｂ）は凸部形成工程、（ｃ）は第２のイオン注入工程の各工程における概略断面図である。
【図７】第１の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は不純物拡散層形成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図８】第２の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は不純物拡散層形成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図９】第３の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は第１絶縁膜および電荷捕獲膜形成工程、（ｂ）は酸化膜形成工程、（ｃ）は第１の酸化膜除去工程、（ｄ）は電荷捕獲膜除去工程の各工程における概略断面図である。
【図１０】第３の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は第２の酸化膜除去工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図１１】第４の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図１２】第５の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図１３】第６の実施の形態の不揮発性半導体メモリの構成例を示す図である。
【図１４】第６の実施の形態の不揮発性半導体メモリの動作説明図であって、（ａ）は書き込み動作、（ｂ）は読み出し動作、（ｃ）は消去動作を説明する図である。
【図１５】第６の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は不純物拡散層形成工程、（ｂ）は凸部形成工程、（ｃ）はイオン注入工程の各工程における概略断面図である。
【図１６】第６の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜形成工程、（ｂ）はポリサイド層形成工程の各工程における概略断面図である。
【図１７】第７の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は不純物拡散層および上面部絶縁膜形成工程、（ｂ）は凸部形成工程、（ｃ）はゲート絶縁膜形成工程、（ｄ）はポリサイド層形成工程の各工程における概略断面図である。
【図１８】第８の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は第１絶縁膜および電荷捕獲膜形成工程、（ｂ）は酸化膜形成工程、（ｃ）は第１の酸化膜除去工程、（ｄ）は電荷捕獲膜除去工程の各工程における概略断面図である。
【図１９】第８の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は第２の酸化膜除去工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図２０】第９の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図２１】第１０の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）はゲート絶縁膜除去工程、（ｂ）は上面部絶縁膜および底面部絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図２２】第１１の実施の形態の不揮発性半導体メモリの製造方法の説明図であって、（ａ）は溝形成工程、（ｂ）はゲート絶縁膜形成工程、（ｃ）はポリサイド層形成工程の各工程における概略断面図である。
【図２３】従来の不揮発性半導体メモリの構成例を示す図であって、（ａ）は書き込み動作、（ｂ）は読み出し動作の各動作状態における概略断面図である。
【図２４】微細化された不揮発性半導体メモリの構成例を示す図であって、（ａ）は反転層が部分的に消失した状態、（ｂ）はビット領域の位置にずれが生じた状態をそれぞれ示している。
【符号の説明】
【０１６３】
１０，６０  不揮発性半導体メモリ
１１，６１  ゲート電極
１１ａ，６１ａ  ポリサイド層
１２ａ，１２ｂ，６２，６２ａ，６２ｂ  不純物拡散層
１３ａ，１３ｂ，６３，１１３  溝
１４，６４ａ，６４ｂ  凸部
１５，６５  ｐ型シリコン半導体基板
１６，６６  ゲート絶縁膜
１６ａ，６６ａ  第１絶縁膜
１６ｂ，６６ｂ  電荷捕獲膜
１６ｃ，６６ｃ  第２絶縁膜
１７ａ，６７ａ  レフトビット領域
１７ｂ，６７ｂ  ライトビット領域
１８ａ，１８ｂ，６８ａ，６８ｂ  反転層
１９，６９  フォトレジスト
２１，３２，４１，５１，７１，７１ａ，７１ｂ，８２ａ，８２ｂ，９１ａ，９１ｂ，１０１ａ，１０１ｂ  上面部絶縁膜
３１，８１  酸化膜
４２ａ，４２ｂ，５２ａ，５２ｂ，９２，１０２  底面部絶縁膜
【図１】
2006135342.tif 000003
【図２】
2006135342.tif 000004
【図３】
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【図４】
2006135342.tif 000006
【図５】
2006135342.tif 000007
【図６】
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【図７】
2006135342.tif 000009
【図８】
2006135342.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2006135342.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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