(57)【要約】【課題】読み出し動作信頼性及び動作速度を向上できる不揮発性半導体記憶装置を提供すること。【解決手段】不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、前記ワード線毎に設けられ、対応する前記ワード線に電気的に接続され、且つ前記ロウデコーダが前記ワード線を選択するための第１ロウ選択信号を伝達する第１金属配線層と、前記半導体基板上に形成され、前記メモリセルを被覆する層間絶縁膜と、前記層間絶縁膜中の複数のレベルに形成された金属配線とを具備し、前記第１金属配線層は、最下層のレベルにある前記金属配線によって形成される。【選択図】      図７
2006114708.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、
前記メモリセルが半導体基板上にマトリクス状に形成されたメモリセルアレイと、
同一列にある前記第１ＭＯＳトランジスタの前記ドレインを共通接続するビット線と、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、
前記ワード線のいずれか、及び前記セレクトゲート線のいずれかを選択するロウデコーダと、
前記ワード線毎に設けられ、対応する前記ワード線に電気的に接続され、且つ前記ロウデコーダが前記ワード線を選択するための第１ロウ選択信号を伝達する第１金属配線層と、
前記半導体基板上に形成され、前記メモリセルを被覆する層間絶縁膜と、
前記層間絶縁膜中の複数のレベルに形成された金属配線と
を具備し、前記第１金属配線層は、最下層のレベルにある前記金属配線によって形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記セレクトゲート線毎に設けられ、対応する前記セレクトゲート線に電気的に接続され、且つ前記ロウデコーダが前記セレクトゲート線を選択するための第２ロウ選択信号を伝達する第２金属配線層を更に備え、
前記メモリセルアレイは、それぞれが複数の前記メモリセル列を含む複数の第１領域と、
隣接する前記第１領域間に設けられ、前記ワード線と前記第１金属配線層とが接続され、且つ前記セレクトゲート線と前記第２金属配線層とが接続される第２領域と
を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２ＭＯＳトランジスタの前記ゲートは、前記半導体基板上にゲート絶縁膜を介在して形成された第１ゲート電極層と、前記第１ゲート電極層上にゲート間絶縁膜を介在して形成された第２ゲート電極層とを含み、
前記第１ゲート電極層は前記第２金属配線層に接続され、
前記第２ゲート電極層は接地電位に接続される
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２ＭＯＳトランジスタのソースを共通接続するソース線を更に備え、
前記ソース線は、前記第１金属配線層と同じレベルにある前記金属配線によって形成される
ことを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイにおいて、マトリクス状に配置された前記メモリセルは、列方向で隣接するメモリセル同士で、前記第１ＭＯＳトランジスタのドレイン同士、または前記第２ＭＯＳトランジスタのソース同士を共有するようにして配置され、
前記ソース線の少なくとも一部は、行方向で隣接する第２ＭＯＳトランジスタの前記ソースを共通接続するようにして、前記第２ＭＯＳトランジスタの前記ソース上に形成され、
１本の前記ソース線を挟んで、該ソース線に隣接する２本の前記第１金属配線層は、該ソース線に対して線対称となる平面パターンを有する
ことを特徴とする請求項１乃至４いずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照、以下２Ｔｒフラッシュメモリと呼ぶ）。２Ｔｒフラッシュメモリのメモリセルは、２つのＭＯＳトランジスタを備えている。一方のＭＯＳトランジスタは不揮発性記憶部として機能する。そして、コントロールゲートとフローティングゲートとを備え、ビット線に接続されている。他方のＭＯＳトランジスタはソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
２Ｔｒフラッシュメモリでは、不揮発性部のＭＯＳトランジスタのゲート電圧を０Ｖとし、選択用のＭＯＳトランジスタのゲートに電圧を印加することで、データの読み出しを行う。
【０００５】
しかしながら、上記従来の２Ｔｒフラッシュメモリでは、隣接するゲート電極間におけるカップリングによる影響によって、データの誤読み出しを生じる場合があった。また、この誤読み出しを防止するために、データの書き込み時間を長くしなければならず、動作速度が低下するという問題があった。
【非特許文献１】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の目的は、読み出し動作信頼性及び動作速度を向上できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、前記メモリセルが半導体基板上にマトリクス状に形成されたメモリセルアレイと、同一列にある前記第１ＭＯＳトランジスタの前記ドレインを共通接続するビット線と、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、ワード線のいずれか、及び前記セレクトゲート線のいずれかを選択するロウデコーダと、前記ワード線毎に設けられ、対応する前記ワード線に電気的に接続され、且つ前記ロウデコーダが前記ワード線を選択するための第１ロウ選択信号を伝達する第１金属配線層と、前記半導体基板上に形成され、前記メモリセルを被覆する層間絶縁膜と、前記層間絶縁膜中の複数のレベルに形成された金属配線とを具備し、前記第１金属配線層は、最下層のレベルにある前記金属配線によって形成される。
【発明の効果】
【０００８】
本発明によれば、読み出し動作信頼性及び動作速度を向上できる不揮発性半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。
【００１１】
図示するように、システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、書き込み用デコーダ２０、セレクトゲートデコーダ３０、カラムデコーダ４０、書き込み回路５０、読み出し回路６０、ソース線ドライバ７０、スイッチ群８０、入力バッファ９０、アドレスバッファ１００、ライトステートマシーン１１０、及び電圧発生回路１２０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（〜３Ｖ）が与えられており、Ｖcc１は、電圧発生回路１２０、書き込み回路５０、及び書き込み用セレクタ５０に与えられる。
【００１２】
メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。
【００１３】
図示するように、メモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。
【００１４】
各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、２Ｔｒフラッシュメモリのメモリセルである。すなわち、メモリセルＭＣの各々は、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。そして、メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、列方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図２では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。
【００１５】
また、メモリセルアレイ１０内において、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ２０に接続される。セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の一端は書き込み用デコーダ２０に接続され、他端はセレクトゲートデコーダ３０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ７０に接続されている。
【００１６】
次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１〜１４を備えている。ＭＯＳトランジスタ１１〜１４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１と１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１３と１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１と１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１３と１４の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ１１〜１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１、１３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１２、１４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０によって選択される。
【００１７】
書き込み用カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み用セレクタ４０に接続されている。
【００１８】
次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１５〜１８を備えている。ＭＯＳトランジスタ１５〜１８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１５〜１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１５〜１８の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ１５〜１８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１５〜１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ４０によって選択される。
【００１９】
読み出し用カラムセレクタＲＣＳ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある読み出し用カラムセレクタＲＣＳ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、読み出し回路６０に接続されている。
【００２０】
次に書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用セレクタＩＣＳの各々は、４つのＭＯＳトランジスタ４１〜４４を備えている。ＭＯＳトランジスタ４１〜４４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ４１〜４４の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。書き込み禁止電圧ＶＰＩは電圧発生回路１２０によって生成される。ＭＯＳトランジスタ４１〜４４のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４１、４３は、同一の書き込み用カラム選択線ＩＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４２、４４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０によって選択される。
【００２１】
本実施形態に係るメモリセルアレイ１０の構成は、次のようにも説明できる。すなわち、メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線に接続されている。そして、同一列にある４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、メモリセルアレイ１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の一端は、それぞれＭＯＳトランジスタ１１、１２を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。また、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の一端は、それぞれＭＯＳトランジスタ１３、１４を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。そして、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、ＭＯＳトランジスタ１５〜１８を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。更に、ローカルビット線ＬＢＬ０〜ＬＢＬ３の各々は、ＭＯＳトランジスタ４１〜４４を介して書き込み禁止電圧ノードに接続される。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。
【００２２】
図１に戻って説明を続ける。書き込み回路５０は、書き込みデータをラッチすると共に、書き込み用グローバルビット線ＷＧＢＬをリセットする。
【００２３】
入力バッファ９０は、ＣＰＵ２から与えられる書き込みデータを保持する。
【００２４】
スイッチ群８０は、ＣＰＵ２から与えられる書き込みデータを、書き込み回路５０に転送する。
【００２５】
書き込み回路５０、スイッチ群８０、及び入力バッファ９０の構成について図３を用いて説明する。図３は、書き込み回路５０、スイッチ群８０、及び入力バッファ９０の回路図である。
【００２６】
まず書き込み回路５０について説明する。書き込み回路５０はラッチ回路群５１及びリセット回路５２を備えている。ラッチ回路群５１は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたラッチ回路５３を備えている。ラッチ回路５３の各々は、２つのインバータ５４、５５を備えている。インバータ５４の入力端は、インバータ５５の出力端に接続され、インバータ５４の出力端は、インバータ５５の入力端に接続されている。そして、インバータ５４の入力端とインバータ５５の出力端との接続ノードがラッチ回路５３の出力ノードとなり、対応する書き込み用グローバルビット線に接続されている。インバータ５４、５５はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ５６及びｐチャネルＭＯＳトランジスタ５７を備えている。ｎチャネルＭＯＳトランジスタ５６のソースはＶＢＬＰＷノードに接続され、ｐチャネルＭＯＳトランジスタ５７のソースは書き込み禁止電圧ノードＶＰＩに接続されている。ｎチャネルＭＯＳトランジスタ５６のゲートとｐチャネルＭＯＳトランジスタ５７のゲートとは共通接続されている。そして、インバータ５５のｐチャネルＭＯＳトランジスタ５７のドレインとｎチャネルＭＯＳトランジスタ５６のドレインとの接続ノードが、インバータ５４のｐチャネルＭＯＳトランジスタ５７のゲートとｎチャネルＭＯＳトランジスタ５６のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ５４のｐチャネルＭＯＳトランジスタ５７のドレインとｎチャネルＭＯＳトランジスタ５６のドレインとの接続ノードが、インバータ５５のｐチャネルＭＯＳトランジスタ５７のゲートとｎチャネルＭＯＳトランジスタ５６のゲートとの接続ノードに接続され、この接続ノードがラッチ回路５３の入力ノードとなる。
【００２７】
リセット回路５２は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたｎチャネルＭＯＳトランジスタ５８を備えている。各ｎチャネルＭＯＳトランジスタ５８のドレインは対応する書き込み用グローバルビット線に接続され、ソースはＶＢＬＰＷノードに共通接続され、ゲートはＷＧＢＬＲＳＴノードに共通接続されている。
【００２８】
スイッチ群８０は、ラッチ回路５３毎に設けられたｎチャネルＭＯＳトランジスタ８１、及びｎチャネルＭＯＳトランジスタ８２を備えている。ＭＯＳトランジスタ８１の電流経路の一端は、対応するラッチ回路５３の入力ノードに接続されている。そして、隣接するラッチ回路にそれぞれ接続された２つのＭＯＳトランジスタ８１の電流経路の他端は共通接続されている。すなわち、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線ＷＧＢＬ２、ＷＧＢＬ３にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１同士もまた同じである。そして、書き込み用グローバルビット線ＷＧＢＬ（ｉ−１）（ｉ＝１、３、５、…）に対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１のゲートは、ＷＤＨ０ノードに共通接続され、書き込み用グローバルビット線ＷＧＢＬｉに対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１のゲートはＷＤＨ１ノードに共通接続されている。そして、互いに共通接続されたＭＯＳトランジスタ８１の電流経路の他端は、ＭＯＳトランジスタ８２の電流経路の一端に接続されている。ＭＯＳトランジスタ８２のゲートには、一括して正電圧Ｖcc２（≒３Ｖ）が印加される。正電圧Ｖcc２は、例えば電圧発生回路１２０によって生成される。なお以下では、ＭＯＳトランジスタ８１とラッチ回路５３の入力ノードとの接続ノードを、それぞれノードＡ０〜Ａ（２ｎ−１）と呼ぶことにする。
【００２９】
次に入力バッファ９０について説明する。入力バッファ９０は、スイッチ群８０内のＭＯＳトランジスタ８２毎に設けられたインバータ９１を備えている。インバータ９１の入力ノードには、ＣＰＵ２から与えられる書き込みデータが入力され、出力ノードはＭＯＳトランジスタ８２の電流経路の他端に接続されている。インバータ９１は、その高電圧側電源電位をＶcc２、低電圧電源電位を０Ｖとして動作する。以下では、インバータ９１の出力ノードとＭＯＳトランジスタ８２との接続ノードをそれぞれノードＴＯＷＤＩ０〜ＴＯＷＤＩ（（２ｎ−１）／２）と呼ぶことにする。
【００３０】
再び図１に戻ってＬＳＩ１の説明を続ける。  
カラムデコーダ４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線ＷＣＳＬ、ＲＣＳＬの選択動作が行われる。
【００３１】
読み出し回路６０は、読み出し時において、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読み出したデータを増幅する。読み出し回路６０の構成について、図４を用いて説明する。図４は読み出し回路６０の回路図である。
【００３２】
読み出し回路６０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）毎に設けられた読み出しユニット６１を備えている。それぞれの読み出しユニット６１は、分離用ＭＯＳトランジスタ６２、プリチャージ回路６３、及びセンスアンプ６４を備えている。
【００３３】
プリチャージ回路６３は、読み出し時において、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。プリチャージ回路６３は、ｐチャネルＭＯＳトランジスタ６５及びｎチャネルＭＯＳトランジスタ６６を備えている。ｐチャネルＭＯＳトランジスタ６５は、ソースが電源電圧ＶＤＤ（例えば１．３Ｖ）に接続され、ゲートにプリチャージ信号／ＰＲＥが入力される。ｎチャネルＭＯＳトランジスタ６６は、ドレインがＭＯＳトランジスタ６５のドレインに接続され、ゲートにバイアス信号ＢＩＡＳが入力される。
【００３４】
センスアンプ６４は、読み出し時において、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読み出した読み出しデータを増幅する。センスアンプ６４は、インバータ６７及びフリップフロップ６８を備えている。インバータ６７の入力ノードはＭＯＳトランジスタ６６のソースに接続され、出力ノードがフリップフロップ６８の入力ノードに接続されている。そして、フリップフロップ６８の出力ノードＯＵＴ０〜ＯＵＴ（ｎ−１）から、増幅された読み出しデータが出力される。
【００３５】
分離用ＭＯＳトランジスタ６２は、電流経路の一端が、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続され、電流経路の他端が、ＭＯＳトランジスタ６６のソース及びインバータ６７の入力ノードに接続されたｎチャネルＭＯＳトランジスタである。すなわち、プリチャージ回路６３及びセンスアンプ６４は、分離用ＭＯＳトランジスタ６２を介在して、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続されている。そして、全てのＭＯＳトランジスタ６２のゲートは共通接続され、信号ＩＳＯが入力されている。
【００３６】
再び図１に戻って説明を続ける。  
ソース線ドライバ７０は、ソース線ＳＬに電圧を供給する。
【００３７】
アドレスバッファ１００は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ４０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ２０、セレクトゲートデコーダ３０、及び書き込み回路５０に供給する。
【００３８】
ライトステートマシーン１１０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
【００３９】
電圧発生回路１２０は、外部から入力される電圧Ｖcc１（約１．２５〜１．６５Ｖ）に基づいて、複数の内部電圧を生成する。電圧発生回路は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧ＶＢＢ１（＝−７Ｖ）、ＶＢＢ２（＝−８Ｖ）並びに正電圧ＶＰＰ（＝１２Ｖ）を生成する。
【００４０】
書き込み用デコーダ２０は、書き込み時においてワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択ワード線に正電位ＶＰＰ（１２Ｖ）を印加すると共に、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−７Ｖ）を印加する。また消去時において、全ワード線に負電位ＶＢＢ２（−８Ｖ）を印加する。
【００４１】
セレクトゲートデコーダ３０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc２（３Ｖ）を印加する。また、信号ＩＳＯを制御して分離用ＭＯＳトランジスタ６２の動作を制御する。
【００４２】
上記書き込み用デコーダ２０及びセレクトゲートデコーダ３０の構成について、図５を用いて説明する。まず、セレクトゲートデコーダ３０の構成について説明する。セレクトゲートデコーダ３０は、ロウアドレスデコード回路３１、及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、電源電圧Ｖcc１で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路３１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００４３】
スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３５を有している。ｎチャネルＭＯＳトランジスタ３５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ３４の出力が、ｎチャネルＭＯＳトランジスタ３５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ３５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ３５はオフ状態とされ、読み出し動作時にはオン状態とされる。
【００４４】
次に、書き込み用デコーダ２０の構成について説明する。書き込み用デコーダ２０は、ロウアドレスデコード回路２１及びスイッチ素子群２２を備えている。ロウアドレスデコード回路２１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路２１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路２３及びインバータ２４を有している。ＮＡＮＤ回路２３及びインバータ２４は、正電源電圧ノードが電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードが電源電圧ノードＶＣＧＰＷに接続されている。ＮＡＮＤ回路２３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、電圧発生回路１２０の発生する正電圧ＶＰＰ、負電圧ＶＢＢ１、または０Ｖが与えられる。そして、インバータ２４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００４５】
スイッチ素子群２２は、ｎチャネルＭＯＳトランジスタ２５を有している。ＭＯＳトランジスタ２５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。ＭＯＳトランジスタ２５の電流経路の一端はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、他端には、負電位ＶＢＢ１または正電位ＶＰＰが印加され、ゲートには、制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、ＭＯＳトランジスタ２５は、書き込み時及び消去時にオン状態とされる。更に書き込み用デコーダ２０は、メモリセルアレイ１０が形成されている半導体基板（ウェル領域）に対して電圧ＶＰＷを印加する。
【００４６】
次に、２Ｔｒフラッシュメモリ３の備えるメモリセルアレイ１０の平面構造について、図６乃至図１０を用いて説明する。図６はメモリセルアレイ１０の一部領域の平面図である。また図７乃至図１０は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第４層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図６に対応している。
【００４７】
図６乃至図１０に示すように、半導体基板（ｐ型ウェル領域）２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）が形成されている。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成されている。他方、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）と素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。
【００４８】
メモリセルトランジスタＭＴは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と素子領域ＡＡとが交差する領域に形成され、且つメモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）を有している。また、選択トランジスタＳＴは、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタＭＴと異なり、選択トランジスタＳＴのフローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。なお、隣接するメモリセル同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。
【００４９】
以降、メモリセルアレイ１０内において、４列の素子領域ＡＡ群を、第１素子領域群ＡＡＧ１と呼ぶことにする。そして、隣接する第１素子領域群ＡＡＧ１間において、１列の素子領域ＡＡが形成されている領域をソースコンタクト領域ＳＣＡと呼ぶことにする。第１素子領域群ＡＡＧ１内に形成されるメモリセルＭＣは、データの記憶用として用いられる。しかし、ソースコンタクト領域ＳＣＡ内のメモリセルＭＣは、ダミーのメモリセルであって、データの記憶用としては用いられない。また、２列の第１素子領域群ＡＡＧ１毎に、スティッチ領域ＳＡ１が形成されている。本実施例ではスティッチ領域ＳＡ１内には素子領域ＡＡは形成されない。またスティッチ領域ＳＡ１の幅は、１本の素子領域ＡＡと、各素子領域ＡＡ間に形成された素子分離領域ＳＴＩとを加えた幅に略等しい。なおスティッチ領域ＳＡ１上にも、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は形成されている。しかし、スティッチ領域ＳＡ１内に存在するワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、実質的にメモリセルを構成するものではない。また、スティッチ領域ＳＡ１において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、その一部が幅広に形成されている。このワード線について幅広に形成された領域を以後シャント領域ＳＡ２と呼び、セレクトゲート線について幅広に形成された領域をシャント領域ＳＡ３と呼ぶことにする。シャント領域ＳＡ２、ＳＡ３は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に対して、第２方向に沿って交互に設けられている。すなわち、あるスティッチ領域ＳＡ１においては、ワード線ＷＬ０、ＷＬ２、ＷＬ４、…、及びセレクトゲート線ＳＧ０、ＳＧ２、ＳＧ４…についてそれぞれシャント領域ＳＡ２、ＳＡ３が形成され、当該スティッチ領域に隣接する別のスティッチ領域ＳＡ１においては、ワード線ＷＬ１、ＷＬ３、ＷＬ５、…、及びセレクトゲート線ＳＧ１、ＳＧ３、ＳＧ５、…についてシャント領域ＳＡ２、ＳＡ３が形成されている。そして、シャント領域ＳＡ３が形成されないセレクトゲート線は、当該スティッチ領域ＳＡ１において、その一部が除去されている。また、シャント領域ＳＡ３は隣接するセレクトゲート線側に凸となるように形成され、シャント領域ＳＡ２は隣接するワード線側に凸となるように形成されている。なお、以下では第１素子領域群ＡＡＧ１とソースコンタクト領域ＳＣＡとを合わせた領域を第２素子領域群ＡＡＧ２と呼ぶことにする。
【００５０】
次に、図６及び図７を用いて、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の上に存在する１層目の金属配線層のパターンについて説明する。なお図７においては斜線を付した領域が、１層目の金属配線層である。
【００５１】
図示するように、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。金属配線層２１０はソース線ＳＬの一部となるものである。金属配線層２１０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、第２素子領域群ＡＡＧ２毎に独立した形状を有している。そして金属配線層２１０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。本実施形態では、ソースコンタクト領域ＳＣＡ内ではコンタクトプラグＣＰ１は形成されておらず、金属配線層２１０とソースコンタクト領域ＳＣＡにおけるメモリセルのソース領域とは電気的に接続されない。また、第１素子領域群ＡＡＧ１内のメモリセルトランジスタＭＴのドレイン領域上には、島状のパターンの金属配線層２２０が形成されている。各金属配線層２２０は互いに分離されており、対応するメモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層２２０群と、第２方向に沿ったストライプ形状の金属配線層２１０とが、第１方向に沿って交互に配置された格好となっている。更に、シャント領域ＳＡ３上には、島状のパターンの金属配線層２３０が形成されている。そして、対応するセレクトゲート線ＳＧのシャント領域ＳＡ３と、コンタクトプラグＣＰ３により接続されている。金属配線層２３０は、第１方向に沿っては、対応するセレクトゲート線ＳＧの上部から、隣接するセレクトゲート線ＳＧの除去された領域の上部にかけて延設されている。
【００５２】
更に、隣接する金属配線層２１０間及び金属配線層２３０間には、金属配線層２１０、２３０と電気的に分離され、且つ第２方向に沿ったストライプ形状の金属配線層２４０が形成されている。金属配線層２４０は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のシャント配線として機能する。金属配線層２４０は、第２素子領域群ＡＡＧ２内においては、セレクトゲート線ＳＧ０、ＳＧ１、ＳＧ２、…上から、当該セレクトゲート線とそれに隣接するワード線ＷＬ０、ＷＬ１、ＷＬ２、…との間の領域にかけて延設されている。他方、スティッチ領域ＳＡ１内では、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のシャント領域ＳＡ２上を通過するように折れ曲がっている。すなわち、金属配線層２４０は、スティッチ領域ＳＡ１において、隣接する金属配線層２１０に相対する面の反対側に凸となるような平面パターンを有している。但し、当該スティッチ領域ＳＡ１においてシャント領域ＳＡ２を持たないワード線に対応する金属配線層２４０も、シャント領域ＳＡ２を持つワード線に対応する金属配線層２４０と同じように折れ曲がっている。従って、金属配線層２１０に隣接する２本の金属配線層２４０は、金属配線層２１０に対して線対称となるような平面パターンを有している。そして、金属配線層２４０は、スティッチ領域ＳＡ１において、対応するワード線ＷＬのシャント領域ＳＡ２と、コンタクトプラグＣＰ４により接続されている。
【００５３】
次に、図６及び図８を用いて、１層目の金属配線層２１０〜２４０の上に存在する２層目の金属配線層のパターンについて説明する。なお図８においては斜線を付した領域が、２層目の金属配線層である。
【００５４】
図示するように、第１素子領域群ＡＡＧ１内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２５０が形成されている。金属配線層２５０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３として機能するものであり、コンタクトプラグＣＰ５によって、第１層目の金属配線層２２０と接続されている。また、ソースコンタクト領域ＳＣＡにおいても、金属配線層２５０と同様のパターンの金属配線層２６０が形成されている。従って、金属配線層２６０の線幅は、金属配線層２５０と同一である。そして金属配線層２６０は、ソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ６によって、第１層目の金属配線層２１０と接続されている。すなわち、第１方向で分離されている複数の金属配線層２１０が、金属配線層２６０によって共通接続されている。また、スティッチ領域ＳＡ１においては、島状のパターンの金属配線層２７０が形成されている。金属配線層２７０は、第１層目の金属配線層２３０に対応して形成されている。そして、その形状は、金属配線層２３０よりも、隣接するワード線側に延設され、一部領域はワード線上に存在している。また、金属配線層２７０は、コンタクトプラグＣＰ７によって、金属配線層２３０と接続されている。なお図６及び図８では、コンタクトプラグＣＰ７はシャント領域ＳＡ３の直上に位置しているが、金属配線層２３０と２７０とを接続できる位置で有れば限定されるものではない。
【００５５】
次に、図６及び図９を用いて、２層目の金属配線層２５０〜２７０の上に存在する３層目の金属配線層のパターンについて説明する。なお図９においては斜線を付した領域が３層目の金属配線層である。
【００５６】
図示するように、第２方向に沿ったストライプ形状の金属配線層２８０が形成されている。金属配線層２８０は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２７０と、コンタクトプラグＣＰ８によって接続されている。すなわち、各金属配線層２８０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線として機能する。また、金属配線層２８０は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層２８０は、第１方向に沿った互いの間隔が、等間隔となるよう配置されている。そして、金属配線層２８０は、第２方向で隣接する第２素子領域群ＡＡＧ２間で共通接続されている。金属配線層２８０の一端はセレクトゲートデコーダ３０に接続され、他端は書き込み用デコーダ２０に接続されている。
【００５７】
次に、図６及び図１０を用いて、３層目の金属配線層２８０の上に存在する４層目の金属配線層のパターンについて説明する。なお図１０においては斜線を付した領域が４層目の金属配線層である。
【００５８】
図示するように、第１方向に沿ったストライプ形状の金属配線層２９０、３００が形成されている。金属配線層２９０は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）として機能する。また金属配線層３００は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）として機能する。そして、２本の金属配線層２９０と１本の金属配線層３００で一組を為している。金属配線層２９０は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１の一組、または２本のローカルビット線ＬＢＬ２、ＬＢＬ３の一組に対応して設けられ、金属配線層３００は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対応して設けられている。
【００５９】
次に、上記構成のフラッシュメモリの断面構造について説明する。まず、第２素子領域群ＡＡＧ２の断面構造について、図１１乃至図１８を用いて説明する。図１１乃至図１６はそれぞれ、図６におけるＸ１−Ｘ１’線方向、Ｘ２−Ｘ２’線方向、Ｘ３−Ｘ３’線方向、Ｘ４−Ｘ４’線方向、Ｘ５−Ｘ５’線方向、及びＸ６−Ｘ６’線方向に沿った断面図であり、図１７、図１８はそれぞれ、図６におけるＹ１−Ｙ１’線、Ｙ２−Ｙ２’線に沿った断面図である。
【００６０】
図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。ｐ型ウェル領域２０２の素子領域ＡＡ上には、ゲート絶縁膜４００が形成され、ゲート絶縁膜４００上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜４００上に形成された多結晶シリコン層４１０、多結晶シリコン層４１０上に形成されたゲート間絶縁膜４２０、及びゲート間絶縁膜４２０上に形成された多結晶シリコン層４３０を有している。ゲート間絶縁膜４２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
【００６１】
メモリセルトランジスタＭＴにおいては、図１１、図１４に示すように、多結晶シリコン層４１０は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層４３０は、隣接する素子領域ＡＡ間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。
【００６２】
選択トランジスタＳＴにおいては、図１２、図１３に示すように、多結晶シリコン層４１０、４３０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層４１０、４３０が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層４１０のみである（詳細は後述する）。
【００６３】
そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層４０１が形成されている（図１７、図１８参照）。不純物拡散層４０１は、隣接するトランジスタ同士で共用されている。
【００６４】
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層４０１を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）４０１を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）４０１を中心にして、対称に配置されている。
【００６５】
そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜４５０が形成されている。層間絶縁膜４５０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）４０１に達するコンタクトプラグＣＰ１が形成されている（図１５参照）。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜４５０中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）４０１に達するコンタクトプラグＣＰ２が形成されている（図１６参照）。また層間絶縁膜４５０上には、ワード線のシャント配線として機能する金属配線層２４０が形成され、更にコンタクトプラグＣＰ２に接続される金属配線層２２０が形成されている。
【００６６】
層間絶縁膜４５０上には、金属配線層２１０、２２０、２４０を被覆するようにして、層間絶縁膜４６０が形成されている。そして、層間絶縁膜４６０中には、金属配線層２２０に達するコンタクトプラグＣＰ５が形成されている（図１６参照）。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ５に共通に接続された金属配線層２５０が形成されている。金属配線層２５０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとして機能する。また層間絶縁膜４６０内には金属配線層２１０に達するコンタクトプラグＣＰ６が形成されている（図１５参照、ソースコンタクト領域ＳＣＡ）。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ６をビット線方向で共通接続する金属配線層２６０が形成されている（図１５、図１８参照、ソースコンタクト領域ＳＣＡ）。金属配線層２６０は、ソース線ＳＬの一部として機能する。
【００６７】
層間絶縁膜４６０上には、金属配線層２５０、２６０を被覆するようにして、層間絶縁膜４７０が形成されている。そして、層間絶縁膜４７０上には金属配線層２８０が形成されている。金属配線層２８０は、セレクトゲート線のシャント配線として機能するものであり、配線間は等間隔とされている。そして、層間絶縁膜４７０上には、金属配線層２８０を被覆するようにして、層間絶縁膜４８０が形成されている。
【００６８】
層間絶縁膜４８０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層２９０、３００が形成され、更に層間絶縁膜４９０が形成されている。
【００６９】
次に、スティッチ領域ＳＡ１の断面構造について、図１２、図１５、図１６及び図１９を用いて説明する。図１９は図６におけるＹ３−Ｙ３’線に沿った断面図である。
【００７０】
図示するように、ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、メモリセルトランジスタＭＴのフローティングゲート４１０及びコントロールゲート４３０が形成されている。また、当該スティッチ領域ＳＡ１においてシャント領域ＳＡ３を有しないセレクトゲート線は、多結晶シリコン層４１０、４３０が除去されている（図１２、図１９参照）。すなわち、スティッチ領域ＳＡ１を挟んで、セレクトゲート線が分割されている。シャント領域ＳＡ３を有するセレクトゲート線は、当該スティッチ領域内においても、多結晶シリコン層４１０、４３０を含む積層ゲートが形成されている。そしてその積層ゲートは、隣接するセレクトゲート線に対して凸となるように形成されている（図１９参照）。同様に、シャント領域ＳＡ２を有するワード線は、隣接するワード線に対して凸となるように形成されている（図１９参照）。
【００７１】
図１５及び図１９に示すように、シャント領域ＳＡ３においては、多結晶シリコン層４３０及びゲート間絶縁膜４２０が除去されて、多結晶シリコン層４１０が露出されている。そして、当該領域における多結晶シリコン層４１０上に接するようにして、コンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３と多結晶シリコン層４３０との間は、絶縁膜４３１によって電気的に分離されている。コンタクトプラグＣＰ３は、層間絶縁膜４５０表面から、多結晶シリコン層４１０に達するようにして形成される。
【００７２】
また図１６及び図１９に示すように、シャント領域ＳＡ２においては、層間絶縁膜４５０中にコンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ４は、層間絶縁膜４５０表面から、多結晶シリコン層４３０に達するようにして形成される。
【００７３】
層間絶縁膜４５０上には、金属配線層２３０、２４０が形成されている。金属配線層２４０はワード線のシャント配線であり、コンタクトプラグＣＰ４によって、対応するワード線（多結晶シリコン層４３０）に接続されている。金属配線層２３０は、コンタクトプラグＣＰ３によって、対応するセレクトゲート線（多結晶シリコン層４１０）に接続されている。層間絶縁膜４５０上には、金属配線層２３０、２４０を被覆するようにして層間絶縁膜４６０が形成されている。層間絶縁膜４６０中には、金属配線層２３０に達するコンタクトプラグＣＰ７が形成され、層間絶縁膜４６０上にはコンタクトプラグＣＰ７と接続される金属配線層２７０が形成されている。金属配線層２７０は、対応する選択トランジスタＳＴのゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている（図１９参照）。層間絶縁膜４６０上には層間絶縁膜４７０が形成され、層間絶縁膜４７０中には金属配線層２７０に達するコンタクトプラグＣＰ８が形成されている。図１９に示すように、コンタクトプラグＣＰ８は、メモリセルの中央部に位置している。換言すれば、メモリセルトランジスタＭＴの積層ゲートの中央部と、選択トランジスタＳＴのゲート電極の中央部との間の領域上に形成されている。層間絶縁膜４７０上には、コンタクトプラグＣＰ８と接続された金属配線層２８０が形成されている。図１９に示されるように、複数の金属配線層２８０は、層間絶縁膜４７０上に等間隔に配置されている。そして、層間絶縁膜４７０上に、金属配線層２８０を被覆するようにして層間絶縁膜４８０、４９０が形成されている。
【００７４】
図２０は、シャント領域ＳＡ２、ＳＡ３の斜視図である。図示するように、ワード線及びセレクトゲート線を形成する積層ゲート構造が、一部幅広に形成されている。そして、シャント領域ＳＡ２では、幅広に形成された多結晶シリコン層４３０上にコンタクトプラグＣＰ４が形成されている。またシャント領域ＳＡ３では、幅広に形成された領域の一部における多結晶シリコン層４３０及びゲート間絶縁膜４２０が除去されて、多結晶シリコン層４１０が露出されている。この露出された多結晶シリコン層４１０に接触するようにして、コンタクトプラグＣＰ３が形成されている。更に、コンタクトプラグＣＰ３は、多結晶シリコン層４３０と電気的に分離されている。すなわち、多結晶シリコン層４３０は、シャント配線２８０とは電気的に分離されている。
【００７５】
次に、上記構成の２Ｔｒフラッシュメモリ３の動作について、図２１を用いて以下説明する。図２１は、各種信号及び各ノードの電圧のタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。また説明の簡単化の為に、２本の書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び１本の読み出し用グローバルビット線ＲＧＢＬ０を有するメモリセルアレイ１０の場合を例に説明する。
【００７６】
＜初期動作＞
まず、初期動作について図２２を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図２２において、時刻ｔ０〜ｔ１の期間に行われる。図２２は、初期動作時における、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に対応した入力バッファ９０、スイッチ群８０、及び書き込み回路５０の回路図である。
【００７７】
まず初期動作にあたっては、信号ＷＤＨ０、ＷＤＨ１が共に“Ｌ”レベル（０Ｖ）とされる。これによりスイッチ群８０内のＭＯＳトランジスタ８１がオフ状態となり、書き込み回路５０と入力バッファ９０とは電気的に分離される。また、ラッチ回路５３の高電圧電源電圧として与えられる書き込み禁止電圧ＶＰＩがＶcc２とされ、ＶＢＬＰＷが０Ｖとされる。そして、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされ、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１がリセットされる。すなわち、書き込み回路５０内のＭＯＳトランジスタ５８がオン状態とされ、ＶＢＬＰＷノードから０Ｖが書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に与えられる。この結果、全てのラッチ回路５３の出力ノードは“Ｌ”レベル（０Ｖ）となり、入力ノード（ノードＡ０、Ａ１）は“Ｈ”レベル（Ｖcc２）となる。
【００７８】
以上のように、初期動作において、書き込み用グローバルビット線が０Ｖにされると共に、ノードＡ０、Ａ１にＶcc２が与えられる。
【００７９】
＜データラッチ動作＞
次に、データラッチ動作について図２３及び図２４を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路５３に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図２１において、時刻ｔ１〜ｔ２の間に行われる。図２３、図２４はデータラッチ動作時における、入力バッファ９０、スイッチ群８０、及び書き込み回路５０の回路図であり、図２３は“０”データが入力された場合、図２４は“１”データが入力された場合について示している。以下では、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み（ＷＧＢＬ０が選択状態）、ＷＧＢＬ１に接続されたメモリセルに“１”データを書き込む（ＷＧＢＬ１が非選択状態）場合を例に挙げて説明する。
【００８０】
まず図２３を用いて“０”データが入力された際について説明する。データラッチ動作にあたっては、信号ＷＧＢＬＲＳＴが０Ｖとされ、ＭＯＳトランジスタ５８はオフ状態とされる。これにより、各書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１はＶＢＬＰＷノードと電気的に分離される。更に、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５３にデータをラッチさせる為に、信号ＷＤＨ０が“Ｈ”レベル（Ｖcc２）とされ、書き込み用グローバルビット線ＷＧＢＬ０に対応するＭＯＳトランジスタ８１がオン状態となる。他方、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ８１はオフ状態となる。従って、入力バッファ９０と、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５３とが電気的に接続される。
【００８１】
そして、ＣＰＵ２から入力バッファ９０のインバータに“０”データが入力される。“０”データが入力される際には、インバータ９１の入力ノードに０Ｖが印加される。“０”データはインバータ９１で反転される。その結果、ＴＯＷＤＩ０ノードの電位はＶcc２となる。すると、ＭＯＳトランジスタ８２のゲートにはＶcc２が印加されているので、ＭＯＳトランジスタ８２はカットオフの状態となる。従って、ラッチ回路５３は時刻ｔ０〜ｔ１で与えられたデータを保持し続ける。すなわち、ノードＡ０はＶcc２のままであり、書き込み用グローバルビット線ＷＧＢＬ０は０Ｖのままである。
【００８２】
次に図２４を用いて“１”データを入力する場合について説明する。“０”データを入力する場合と異なるのは、ＷＤＨ０＝０Ｖ、ＷＤＨ１＝Ｖcc２とされることにより、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ８１がオン状態とされる点である。
【００８３】
そしてＣＰＵ２から入力バッファに“１”データが入力される。“１”データが入力される際には、インバータ９１の入力ノードにＶcc２が印加される。従って、ＴＯＷＤＩ０ノードの電位は０Ｖとなる。このＴＯＷＤＩ０ノードの電位は、ＭＯＳトランジスタ８１の電流経路を介してラッチ回路５３に入力される。その結果、ノードＡ１の電位はＶcc２から０Ｖに反転し、書き込み用グローバルビット線ＷＧＢＬ１の電位は０ＶからＶcc２に反転する。
【００８４】
以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。
【００８５】
＜書き込み動作＞
次に書き込み動作について図２５を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。
【００８６】
書き込み動作は、図２１において、時刻ｔ２〜ｔ３の期間に行われる。また図２５は、書き込み動作時におけるメモリセルアレイ１０及び書き込み回路５０の回路図である。図２５において、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ２に接続されたメモリセルが非選択とされる。
【００８７】
まず書き込み動作にあたって、信号ＷＧＢＬＲＳＴは依然として０Ｖである。そして、時刻ｔ２において書き込み禁止電圧ＶＰＩがＶcc２から０Ｖに変化し、ＶＢＬＰＷノードの電位が０ＶからＶＢＢ１（−７Ｖ）に変化する。負電位ＶＢＢ１は、ライトステートマシーン１１０の命令によって電圧発生回路１２０が出力する。なお、ＶＰＩの電位は、−７Ｖではなく、その他の負電位であっても良い。
【００８８】
すると、ラッチ回路５３内のインバータ５４、５５の低電圧側の電源電圧が０ＶからＶＢＢ１に変化し、高電圧側の電源電圧がＶcc２から０Ｖに変化するから、ノードＡ０、Ａ１の電位はそれぞれ０Ｖ、ＶＢＢ１に変化する。また書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の電位もそれぞれＶＢＢ１、０Ｖに変化する。
【００８９】
そして、書き込み用デコーダ２０が、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ（１２Ｖ）を印加する。また分離用ＭＯＳトランジスタ２５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−７Ｖ）が印加される。更に、レベルシフト回路２７の出力が“Ｌ”レベルとなり、ＶＰＷ＿ＲＷノードが０ＶからＶＢＢ１に変化するから、メモリセルが形成されている基板（ｐ型ウェル領域２０２）には負電位ＶＢＢ１が印加される。なお、書き込み時においては、信号ＺＩＳＯＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３０のロウアドレスデコード回路３１は、セレクトゲート線から電気的に分離されている。
【００９０】
また、カラムデコーダ４０は、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０を選択する。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１、１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。
【００９１】
またカラムデコーダ４０は、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１〜１４はオフ状態とされる。
【００９２】
更にカラムデコーダ４０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５〜１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
【００９３】
更にカラムデコーダ４０は、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ４２、４４をオン状態とすべく、書き込み禁止用カラム選択線ＩＣＳＬ１を“Ｈ”レベル（Ｖcc２）とする。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ４１、４３に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ４１、４３はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。
【００９４】
上記の結果、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。更に、ＭＯＳトランジスタ１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（０Ｖ）が与えられる。
【００９５】
その結果、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ−ＶＰＩ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、メモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。また、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいても、チャネルにＶＰＩが印加されているため、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ１＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
【００９６】
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【００９７】
＜読み出し動作＞
次に読み出し動作について図２６を用いて説明する。図２１においては時刻ｔ３〜ｔ４の期間が読み出し動作を示す。図２６は、２Ｔｒフラッシュメモリ３のメモリセルアレイ１０、書き込み回路５０、及び読み出しユニット６１の回路図である。図２６、ローカルビット線ＬＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。データは、メモリセルブロックＢＬＫあたり１つのメモリセルＭＣから読み出される。但し１つのメモリセルブロックＢＬＫあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。
【００９８】
図２６に示すように、まずカラムデコーダ４０は、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０を選択する。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５がオン状態とされる。
【００９９】
またカラムデコーダ４０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ１１〜１４の全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
【０１００】
また、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされることにより、書き込み回路５０内のＭＯＳトランジスタ５８がオン状態となる。またＶＢＬＰＷノードには０Ｖが与えられている。従って、読み出し動作時において全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は０Ｖとされる。
【０１０１】
更に、信号ＢＩＡＳが“Ｈ”レベル、／ＰＲＥが“Ｌ”レベルとされ、信号ＩＳＯが“Ｈ”レベルとされる。これにより、読み出しユニット６１内のＭＯＳトランジスタ６２がオン状態とされ、読み出し用グローバルビット線ＲＧＢＬ０がプリチャージ回路６３によってプリチャージされる。
【０１０２】
読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベルとされ、分離用ＭＯＳトランジスタ３５がオン状態とされる。そしてセレクトゲートデコーダ３０はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc２＝３Ｖ）する。また、書き込み用デコーダ２０は全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域２０２の電位ＶＰＷを０Ｖとする。更に、ソース線ドライバ７０は、ソース線の電位を０Ｖとする。なお、読み出し時においては信号ＷＳＧは“Ｌ”レベルとされ、書き込み用デコーダ２０のロウアドレスデコード回路２１とセレクトゲート線とは電気的に分離されている。また、レベルシフト回路２７の出力は“Ｌ”レベルであり、ＶＰＷ＿ＲＷノードが０Ｖとなるので、ｐ型ウェル領域２０２には０Ｖが印加される。
【０１０３】
すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となり、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。
【０１０４】
そして、メモリセルＭＣに電流が流れることによる読み出し用グローバルビット線の電位変化を、センスアンプ６４が増幅する。
【０１０５】
以上のようにして、データの読み出し動作が行われる。
【０１０６】
＜消去動作＞
次に消去動作について、図２７を用いて説明する。消去動作は、図２１における時刻ｔ４以降に行われる。図２７は、消去動作時におけるメモリセルアレイ１０の回路図である。データの消去は、ｐ型ウェル領域２０２を共通とする全てのメモリセルＭＣから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
【０１０７】
消去動作にあたっては、ＭＯＳトランジスタ１１〜１６の全てがオフ状態とされる。従って、全書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は、ラッチ回路５１及びＶＢＬＰＷノード並びにＶＰＩノードと電気的に分離されて、フローティングの状態となる。
【０１０８】
そして書き込み用デコーダ２０は、選択ブロック内における全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電圧ＶＢＢ２を印加する。更に、消去動作時には消去信号ＥＲＡＳＥがマルチプレクサ２６に入力されるため、レベルシフト回路２７の出力が“Ｈ”レベルとなる。また、ＶＰＷ＿ＥノードがＶcc２からＶＰＰに変化するから、メモリセルが形成されている基板（ｐ型ウェル領域２０２）には正電位ＶＰＰが印加される。なお、消去時においては、信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３０及び書き込み用デコーダ２０のロウアドレスデコード回路３１、２１は、セレクトゲート線から電気的に分離されている。
【０１０９】
その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。
【０１１０】
以上のようにして、一括してデータが消去される。
【０１１１】
上記のように、この発明の第１の実施形態に係るフラッシュメモリによれば、上記（１）乃至（６）の効果を得ることが出来る。  
（１）誤読み出しの発生を防止出来る。  
この点について、図２８、図２９を用いて説明する。図２８は、セレクトゲート線ＳＧ、ワード線ＷＬとそのドライバ回路の等価回路であり、図２９は本実施形態に係るメモリセルの断面図である。
【０１１２】
図２８に示すように、セレクトゲート線ＳＧ及びワード線ＷＬはそれぞれ配線抵抗Ｒparas１、Ｒparas２を有している。またセレクトゲート線ＳＧとワード線ＷＬとの間には寄生容量Ｃparasが存在する。
【０１１３】
また図２９に示すように、選択トランジスタＳＴは多結晶シリコン層４１０、４３０の多層ゲート構造を有しており、多結晶シリコン層４２０は電気的にフローティングの状態である。またメモリセルトランジスタＭＴも多結晶シリコン層４１０、４３０の多層ゲート構造を有している。そして、選択トランジスタＳＴに隣接するメモリセルトランジスタＭＴの制御ゲートＣＧは、選択トランジスタＳＴの多結晶シリコン層４１０、４３０、及びフローティングゲートＦＧとの間にそれぞれ寄生容量Ｃcs、Ｃfc、Ｃcfを有する。また、選択トランジスタＳＴの多結晶シリコン層４１０、４３０間にも寄生容量Ｃfsが存在する。これらの寄生容量Ｃcs、Ｃfc、Ｃfsが、図２８における寄生容量Ｃparasに相当する。
【０１１４】
読み出し時において、セレクトゲート線ＳＧ０が選択された場合を考えると、セレクトゲート線ドライバ（図５におけるロウアドレスデコード回路３１）によって、セレクトゲート線ＳＧ０にＶcc２が与えられる。他方、ワード線ＷＬ０は０Ｖである。すると、セレクトゲート線ＳＧ０の電位が上昇することにより、寄生容量Ｃparasのカップリングの影響で、ワード線ＷＬ０の電位が変動する。より具体的には、図２９において、選択トランジスタＳＴの多結晶シリコン層４１０から、寄生容量Ｃcsによるカップリングの影響を直接受ける。また、選択トランジスタＳＴの多結晶シリコン層４１０の電位変動によって、寄生容量Ｃfsのカップリングで電位変動した多結晶シリコン層４３０から、寄生容量Ｃfcによるカップリングの影響を受ける。そして、メモリセルトランジスタＭＴのフローティングゲートＦＧの電位は、コントロールゲートＣＧとのカップリング（寄生容量Ｃcf）によって変動する。
【０１１５】
この点、本実施形態に係るフラッシュメモリ３は、図２９に示すように、ワード線のシャント配線２４０を有している。そしてシャント配線２４０は多結晶シリコンより低抵抗の材料で形成され、且つ、複数箇所でワード線とコンタクトを有している。従って、書き込み用デコーダ２０から与えられるロウアドレスデコード信号をコントロールゲートに高速に伝達出来る。換言すれば、図２８において、ワード線ＷＬの配線抵抗Ｒparas２を低く出来る。従って、メモリセルトランジスタＭＴのコントロールゲートＣＧがカップリングの影響を受け難くなる。なぜなら、ワード線の配線抵抗Ｒparas２を低く出来るということは、言い換えれば書き込み用デコーダ２０のドライブ能力が向上するということでもあるからである。すなわち、例えば読み出し動作の際には、メモリセルトランジスタＭＴのコントロールゲートＣＧは、シャント配線２４０によって０Ｖに強力に固定される。従って、コントロールゲートＣＧは、セレクトゲート線の電位変化によるカップリングを受け難い。
【０１１６】
以上のように、制御ゲートＣＧの電位変動を抑制出来るため、メモリセルからの誤読み出しを防止出来る。
【０１１７】
（２）動作速度を向上出来る。
【０１１８】
上記（１）の説明と同様の理由により、読み出し動作及び書き込み動作速度を向上出来る。この点につき、図３０を用いて説明する。図３０は、読み出し動作時におけるセレクトゲート線、制御ゲート、及びフローティングゲートの電位変動を示すタイミングチャートである。
【０１１９】
前述の通り、制御ゲートの電位はセレクトゲート線の電位が変動すれば、そのカップリングによって変動する。しかし、本実施形態に係る構成であると、カップリングの影響を従来よりも小さくできるため、従来よりも短時間で制御ゲートの電位が確定する。図３０に示すように、従来構造ではカップリングの影響が大きいため、時刻ｔ１でセレクトゲートの電位が変動したとすると、時刻ｔ３で制御ゲートの電位が確定する。しかし本実施形態に係る構成であると、カップリングの影響が従来よりも小さいため、制御ゲートの電位は時刻ｔ３より早い時刻ｔ２で確定する。フローティングゲートＦＧの電位も同様であり、本実施形態では時刻ｔ２で確定する。
【０１２０】
実際に書き込みまたは読み出し動作を開始するには、上記カップリングの影響が収まって電位が確定させる必要がある。この点、本実施形態に係る構成であれば、制御ゲート及びフローティングゲートＦＧの電位を従来よりも早く確定させることが出来、書き込みまたは読み出し動作を従来よりも速やかに開始することが出来る。従って、フラッシュメモリの動作速度を向上させることが出来る。
【０１２１】
また、次のような理由によっても書き込み動作速度を向上出来る。すなわち、従来のように制御ゲートＣＧの電位がセレクトゲート線とのカップリングにより変動し易いと、誤読み出しを防止するために、過剰に書き込みを行わなくてはならない（“０”書き込みの際）。すなわち、カップリングによって制御ゲートＣＧの電位が上昇してもメモリセルトランジスタＭＴがオンしないように、フローティングゲートＦＧに過剰に電子を注入しなくてならない。その結果、書き込み時間を長くしなければならず、書き込み動作が遅くなる。
【０１２２】
しかし本実施形態に係る構成であると、カップリングによる制御ゲートＣＧの電位変動を抑制出来る。従って、“０”書き込みの時に、フローティングゲートに余計に電子を注入する必要が無いので、書き込み動作速度を向上出来る。
【０１２３】
更に、上記実施形態ではセレクトゲート線ＳＧに対してもシャント配線２８０を設けている。従って、セレクトゲートを選択するロウアドレスデコード信号を高速に伝達することが出来るため、フラッシュメモリの動作速度を向上出来る。
【０１２４】
（３）フラッシュメモリの信頼性を向上出来る。
【０１２５】
本実施形態に係る構成であると、ワード線シャント配線２４０が、多層金属配線層のうちの最下層のレベルにある金属配線によって形成されている。従って、フラッシュメモリが受けるプラズマダメージを低減できる。本効果について図３１を用いて説明する。図３１は、本実施形態に係るフラッシュメモリの製造工程途中の断面図であり、金属配線層２４０を形成した段階の様子を示している。
【０１２６】
フラッシュメモリの製造工程においては、ＲＩＥやプラズマＣＶＤ等が用いられるが、この際、フラッシュメモリはプラズマに晒され、チップ表面にチャージが蓄積する。例えば、コンタクトホールをＲＩＥにより開口する際、金属配線層をＲＩＥによりパターニングする際、または層間絶縁膜を形成する際等である。すると、このプラス乃至はマイナスのチャージによって、半導体素子が破壊される虞がある。特に、ゲート絶縁膜厚が薄く、且つ１０万回以上の書き換え回数を保証しなければならないメモリセルにとっては、そのダメージは深刻である。例えば、図３１において、チップ表面に蓄積されたチャージがメモリセルのゲート絶縁膜を介して半導体基板に流れると、ゲート絶縁膜４００がダメージを受け、性能が劣化、または破壊される場合がある。
【０１２７】
しかし本実施形態に係る構造であると、ワード線シャント配線２４０が、多層金属配線層のうちの最下層のレベルにある金属配線によって形成されている。従って、シャント配線２４０を形成した段階においては、プラスのチャージ及びマイナスのチャージを半導体基板１５０に逃がす経路が確実に形成されている。従って、チャージがメモリセルのゲート絶縁膜１６６を介して流れることを抑制できる。この経路について以下説明する。
【０１２８】
図３１に示すように、ワード線シャント配線２４０は書き込み用デコーダ２０に接続される。より詳しくは、インバータ２４を形成するＭＯＳトランジスタ２４−１に接続される。すると、シャント配線２４０を形成した段階では、シャント配線２４０は既にコンタクトプラグＣＰ１０を介して、ＭＯＳトランジスタ２４−１のドレイン領域２０５に接続されている。従って、シャント配線２４０に溜まったチャージは、金属配線層２４０からコンタクトプラグＣＰ１０及びドレイン領域２０５を介してｐ型ウェル領域２０４に逃げることが出来る。従って、チャージがゲート絶縁膜４００にダメージを与えることを抑制出来、フラッシュメモリの信頼性を向上出来る。
【０１２９】
（４）フラッシュメモリの動作速度を向上出来る。  
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図２の例であると、１本の書き込み用グローバルビット線ＷＧＢＬに、第１カラムセレクタＷＣＳを介して２（ｍ−１）本のローカルビット線（ＬＢＬ０及びＬＢＬ１、またはＬＢＬ２及びＬＢＬ３）が接続されている。そしてローカルビット線ＬＢＬの各々に、４つのメモリセルが接続されている。また、１本の読み出し用グローバルビット線ＲＧＢＬには、第２カラムセレクタＲＣＳを介して４（ｍ−１）本のローカルビット線（ＬＢＬ０〜ＬＢＬ３）が接続されている。そして、ローカルビット線の各々に、４つのメモリセルが接続されている。
【０１３０】
書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される。選択メモリセルが接続されないローカルビット線ＬＢＬは、第１カラムセレクタＷＣＳによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む１本のローカルビット線だけ、すなわち４つのメモリセルだけである。よって、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。読み出し時おいても同様である。
【０１３１】
上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
【０１３２】
（５）読み出し速度を向上できる。  
フラッシュメモリにおいては、書き込み時には、ＶＰＰ、ＶＢＢ１、ＶＢＢ２等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用することが望ましく、動作速度の観点からも、低耐圧のＭＯＳトランジスタを用いることが望ましい。
【０１３３】
この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介して書き込み回路５０に接続され、読み出し用グローバルビット線を介して読み出し回路６０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、読み出し用グローバルビット線とローカルビット線とを接続する第２カラムセレクタＲＣＳ以外の回路を、全てゲート絶縁膜の薄いトランジスタで形成出来る。その結果、読み出し動作速度を向上できる。
【０１３４】
（６）書き込み動作の信頼性を向上できる。  
上記（７）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
【０１３５】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、選択トランジスタの上層多結晶シリコン層の電位を一定の電位に固定したものである。フラッシュメモリの構成は上記第１の実施形態と同様で良いので説明は省略する。図３２は、本実施形態に係るメモリセルの断面図を模式的に示す図である。
【０１３６】
図示するように、本実施形態に係る２Ｔｒフラッシュメモリ３の選択トランジスタＳＴは、多結晶シリコン層４１０、４３０を含む多層ゲート構造を有している。そして第１の実施形態と同様に、セレクトゲート線のシャント配線２８０は多結晶シリコン層４１０に接続され、多結晶シリコン層４３０には接続されない。その代わり本実施形態では、選択トランジスタＳＴの多結晶シリコン層４３０を一定電位ＶＳＳ（例えばＧＮＤ）に接続し、電位を固定している。
【０１３７】
上記のように、本実施形態に係る構成であると、上記第１の実施形態で説明した（１）乃至（６）の効果に加えて、下記（７）の効果が得られる。  
（７）誤読み出しの発生をより効果的に防止出来ると共に、動作速度をより一層向上出来る。  
本実施形態に係る構成であると、選択トランジスタＳＴの多結晶シリコン層４３０は一定電位に固定されている。従って、シャント配線２８０を介して多結晶シリコン層４１０に電圧を印加した際、上記第１の実施形態で図２９を用いて説明した寄生容量Ｃfs、Ｃfcの影響を非常に小さく出来る。よって、図２８で説明した寄生容量Ｃparasは、図３２に示すように、ほぼ寄生容量Ｃcsのみで決まる。従って、セレクトゲート線とワード線との間の寄生容量Ｃparasを、上記第１の実施形態に比べて格段に小さく出来る。その結果、上記第１の実施形態の効果（１）、（２）で説明したとおり、誤読み出しの抑制と動作速度のより一層の向上を実現できる。
【０１３８】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について図３３を用いて説明する。図３３は、本実施形態に係るシステムＬＳＩのブロック図である。本実施形態は、上記第１の実施形態を３Ｔｒ−ＮＡＮＤ型フラッシュメモリに適用したものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【０１３９】
図示するように、本実施形態に係るシステムＬＳＩ１は、上記第１の実施形態で説明した図１の構成において、書き込み用デコーダ２０及びセレクトゲートデコーダ３０を廃し、ロウデコーダ１３０を設け、更にカラムセレクタ１４０を設けたものである。
【０１４０】
図３４は、メモリセルアレイ１０の回路図である。図示するように、メモリセルアレイ１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【０１４１】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。ビット線ＢＬ０〜ＢＬｎは、それぞれ対応するラッチ回路５１に接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ７０に接続されている。
【０１４２】
ロウデコーダ１３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウアドレスデコード信号に基づいて、ワード線及びセレクトゲート線を選択する。
【０１４３】
カラムセレクタ１４０は、読み出し時においていずれかのビット線を選択する。
【０１４４】
電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。電圧発生回路は、正のチャージポンプ回路を備えており、正電圧ＶＰＰ２（例えば３Ｖ）、ＶＰＰ３（例えば１８Ｖ）、ＶＰＰ４（例えば４．５Ｖ）を生成する。
【０１４５】
書き込み回路５０は、書き込みデータをラッチする。図３４に示すように、書き込み回路５０は、ビット線毎に設けられたラッチ回路６１を備えている。ラッチ回路６１のそれぞれは、ビット線ＢＬ０〜ＢＬｎに接続されている。なお、ラッチ回路６１は第１の実施形態で説明したとおりであるが、インバータ６２、６３の高電圧側の電源電圧はＶＰＰ２（３Ｖ）であり、低電圧側の電源電圧は０Ｖである。
【０１４６】
次に、上記３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３の備えるメモリセルアレイ１０の平面構造について、図３５乃至図３８を用いて説明する。図３５はメモリセルアレイ１０の一部領域の平面図である。また図３６乃至図３８は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第３層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図３５に対応している。本実施形態に係る平面構成は、上記第１の実施形態で説明した構成において、セレクトゲート線ＳＧをセレクトゲート線ＳＧＳに置き換え、更にセレクトゲート線ＳＧＤと、セレクトゲート線ＳＧＤに関するシャント領域ＳＡ４及びシャント配線２８１を設けたものである。以下では第１の実施形態と異なる点について説明する。
【０１４７】
図３５乃至図３８に示すように、ｐ型半導体基板２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ０〜ＳＧｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ１が形成され、セレクトゲート線ＳＧＳ０〜ＳＧＳｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。なお、ワード線ＷＬ０〜ＷＬｍの各々は、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤｍとセレクトゲート線ＳＧＳ０〜ＳＧＳｍとに挟まれるようにして配置されている。また、隣接するメモリセルＭＣ同士は、セレクトゲート線ＳＧＤまたはＳＧＤ同士が隣り合っている。
【０１４８】
スティッチ領域ＳＡ１において、セレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍ、及びワード線ＷＬ０〜ＷＬｍは、その一部が幅広に形成されている。このワード線について幅広に形成された領域を以後シャント領域ＳＡ２と呼び、セレクトゲート線ＳＧＳについて幅広に形成された領域をシャント領域ＳＡ３と呼び、セレクトゲート線ＳＧＤについて幅広に形成された領域をシャント領域ＳＡ４と呼ぶことにする。シャント領域ＳＡ２と、シャント領域ＳＡ３、ＳＡ４は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍに対して、第２方向に沿って交互に設けられている。すなわち、あるスティッチ領域ＳＡ１においては、ワード線ＷＬ０、ＷＬ２、ＷＬ４、…、及びセレクトゲート線ＳＧＳ１、ＳＧＤ１、ＳＧＳ３、ＳＧＤ３、ＳＧＳ５、ＳＧＤ５…についてそれぞれシャント領域ＳＡ２乃至ＳＡ４が形成され、当該スティッチ領域に隣接する別のスティッチ領域ＳＡ１においては、ワード線ＷＬ１、ＷＬ３、ＷＬ５、…、及びセレクトゲート線ＳＧＳ０、ＳＧＤ０、ＳＧＳ２、ＳＧＤ２、ＳＧＳ４、ＳＧＤ４、…についてシャント領域ＳＡ２乃至ＳＡ４が形成されている。そして、シャント領域ＳＡ３、ＳＡ４が形成されないセレクトゲート線は、当該スティッチ領域ＳＡ１において、その一部が除去されている。また、シャント領域ＳＡ２は隣接する２本のセレクトゲート線に対して凸となるように形成され、シャント領域ＳＡ３、ＳＡ４は隣接するセレクトゲート線側に凸となるように形成されている。
【０１４９】
次に、図３５及び図３６を用いて、ワード線及びセレクトゲート線の上に存在する１層目の金属配線層のパターンについて説明する。なお図３６においては斜線を付した領域が、１層目の金属配線層である。
【０１５０】
図示するように、隣接するセレクトゲート線ＳＧＳ間（ＳＧＳ０〜ＳＧＳ１間、ＳＧＳ２〜ＳＧＳ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬの一部となるものである。金属配線層２１０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、第２素子領域群ＡＡＧ２毎に独立した形状を有している。そして金属配線層２１０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。また、第１素子領域群ＡＡＧ１内の選択トランジスタＳＴ１のドレイン領域上には、島状のパターンの金属配線層２２０が形成されている。各金属配線層２２０は互いに分離されており、対応する選択トランジスタＳＴ１のドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層２２０群と、第２方向に沿ったストライプ形状の金属配線層２１０とが、第１方向に沿って交互に配置された格好となっている。更に、シャント領域ＳＡ３上には、島状のパターンの金属配線層２３０が形成され、シャント領域ＳＡ４上には、島状のパターンの金属配線層２３１が形成されている。そして、対応するセレクトゲート線ＳＧＳのシャント領域ＳＡ３と、金属配線層２３０とが、コンタクトプラグＣＰ３により接続されている。また対応するセレクトゲートＳＧＤのシャント領域ＳＡ４と、金属配線層２３１とが、コンタクトプラグＣＰ２０によって接続されている。金属配線層２３０は、第１方向に沿って、対応するセレクトゲート線ＳＧＳの上部から、隣接するセレクトゲート線ＳＧＳの除去された領域の上部にかけて延設されている。また金属配線層２３１は、第１方向に沿って、対応するセレクトゲート線ＳＧＤの上部から、隣接するセレクトゲート線ＳＧＤの除去された領域の上部にかけて延設されている。
【０１５１】
更に、隣接する金属配線層２１０間、及び金属配線層２３０、２３１間の領域、すなわち、ワード線ＷＬ０〜ＷＬｍの直上の領域には、金属配線層２１０、２３０、２３１と電気的に分離され、且つ第２方向に沿ったストライプ形状の金属配線層２４０が形成されている。従って、隣接する２本の金属配線層２４０の間に、金属配線層２１０が形成されており、隣接する２本の金属配線層２４０は、金属配線層２１０に対して線対称となるような平面パターンを有している。金属配線層２４０は、ワード線ＷＬ０〜ＷＬｍのシャント配線として機能する。そして、金属配線層２４０は、スティッチ領域ＳＡ１において、対応するワード線ＷＬのシャント領域ＳＡ２と、コンタクトプラグＣＰ４により接続されている。更に金属配線層２４０は、ロウデコーダ１３０に接続されている。
【０１５２】
次に、図３５及び図３７を用いて、１層目の金属配線層２１０、２２０、２３０、２３１、２４０の上に存在する２層目の金属配線層のパターンについて説明する。なお図３７においては斜線を付した領域が、２層目の金属配線層である。
【０１５３】
図示するように、第１素子領域群ＡＡＧ１内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２５０が形成されている。金属配線層２５０は、ビット線ＢＬ０〜ＢＬｎとして機能するものであり、コンタクトプラグＣＰ５によって、第１層目の金属配線層２２０と接続されている。また、ソースコンタクト領域ＳＣＡにおいても、金属配線層２５０と同様のパターンの金属配線層２６０が形成されている。従って、金属配線層２６０の線幅は、金属配線層２５０と同一である。そして金属配線層２６０は、ソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ６によって、第１層目の金属配線層２１０と接続されている。また、スティッチ領域ＳＡ１においては、島状のパターンの金属配線層２７０、２７１が形成されている。金属配線層２７０、２７１はそれぞれ、第１層目の金属配線層２３０、２３１に対応して形成されている。そして、その形状は、金属配線層２３０、２３１よりも、隣接するワード線側に延設され、一部領域はワード線上に存在している。また、金属配線層２７０は、コンタクトプラグＣＰ７によって、金属配線層２３０と接続されており、金属配線層２７１は、コンタクトプラグＣＰ２１によって、金属配線層２３１と接続されている。なお図３５及び図３７では、コンタクトプラグＣＰ７、ＣＰ２１はシャント領域ＳＡ３、ＳＡ４の直上に位置しているが、金属配線層２３０と２７０、及び金属配線層２３１と２７１とを接続できる位置で有れば限定されるものではない。
【０１５４】
次に、図３５及び図３８を用いて、２層目の金属配線層２５０、２６０、２７０、２７１の上に存在する３層目の金属配線層のパターンについて説明する。なお図３８においては斜線を付した領域が３層目の金属配線層である。
【０１５５】
図示するように、第２方向に沿ったストライプ形状の金属配線層２８０、２８１が形成されている。金属配線層２８０、２８１は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧＳ０、ＳＧＤ０の１組、ＷＬ１とＳＧＳ１、ＳＧＤ１の１組、…毎）に設けられている。そして、金属配線層２８０は、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２７０と、コンタクトプラグＣＰ８によって接続されている。また金属配線層２８１は、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２７１と、コンタクトプラグＣＰ２２によって接続されている。すなわち、各金属配線層２８０はセレクトゲート線ＳＧＳ０〜ＳＧＳｍのシャント配線として機能し、各金属配線層２８１は、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのシャント配線として機能する。なお、図３８では、金属配線層２８０、２８１は等間隔ではないが、寄生容量の観点からは、等間隔に配置することが望ましい。そして、金属配線層２８０、２８１は、第２方向で隣接する第２素子領域群ＡＡＧ２間で共通接続されている。更に金属配線層２８０、２８１は、ロウデコーダ１３０に接続されている。
【０１５６】
次に、上記構成のフラッシュメモリの断面構造について説明する。ワード線方向に沿った断面構造は、上記第１の実施形態とほぼ同様であるので、以下ではビット線方向に沿った断面構造について、図３９乃至図４１を用いて説明する。図３９乃至図４１はそれぞれ、図３５におけるＹ４−Ｙ４’線方向、Ｙ５−Ｙ５’線方向、及びＹ６−Ｙ６’線方向に沿った断面図である。
【０１５７】
まず、図３９及び図４０を用いて第２素子領域群ＡＡＧ２の断面構造について説明する。図示するように、ｐ型半導体基板２００の素子領域ＡＡ上に、ゲート絶縁膜４００を介在して、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、第１の実施形態と同様に、ゲート絶縁膜４００上に形成された多結晶シリコン層４１０、多結晶シリコン層４１０上に形成されたゲート間絶縁膜４２０、及びゲート間絶縁膜４２０上に形成された多結晶シリコン層４３０を有している。
【０１５８】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層４１０は、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層４３０はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。
【０１５９】
選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン膜４１０、４２０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層４１０、４３０が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。但し、第１の実施形態で説明したように、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層４３０は電気的にフローティングな状態とされている。従って、実質的にセレクトゲート線ＳＧＳ、ＳＧＤとして機能するのは、多結晶シリコン層４１０のみである。
【０１６０】
そして隣接するゲート電極間に位置する半導体基板２００表面内には、不純物拡散層４０１が形成されている。不純物拡散層４０１は、隣接するトランジスタ同士で共用されている。
【０１６１】
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ１同士、または選択トランジスタＳＴ２同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層４０１を共有している。
【０１６２】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜４５０が形成されている。層間絶縁膜４５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ソース領域）４０１に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜４５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ドレイン領域）４０１に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ２に接続される金属配線層２２０が形成されている。また層間絶縁膜４５０上には、ワード線のシャント配線として機能する金属配線層２４０が形成されている。
【０１６３】
層間絶縁膜４５０上には、金属配線層２１０、２２０、２４０を被覆するようにして、層間絶縁膜４６０が形成されている。層間絶縁膜４６０中には、金属配線層２２０に達するコンタクトプラグＣＰ５が形成されている（図３９参照）。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ５に共通に接続された金属配線層２５０が形成されている（図３９参照）。金属配線層２５０は、ビット線ＢＬ０〜ＢＬｎとして機能する。また層間絶縁膜４６０内には金属配線層２１０に達するコンタクトプラグＣＰ６が形成されている（図４０参照、ソースコンタクト領域ＳＣＡ）。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ６をビット線方向で共通接続する金属配線層２６０が形成されている（図４０参照、ソースコンタクト領域ＳＣＡ）。金属配線層２６０は、ソース線ＳＬの一部として機能する。
【０１６４】
層間絶縁膜４６０上には、金属配線層２５０、２６０を被覆するようにして、層間絶縁膜４７０が形成されている。そして、層間絶縁膜４７０上には金属配線層２８０、２８１が形成されている。金属配線層２８０はセレクトゲート線ＳＧＳのシャント配線として機能するものであり、金属配線層２８１はセレクトゲート線ＳＧＤのシャント配線として機能する。そして、金属配線層２８０、２８１は、図３９、図４０に示すように、例えばその配線間隔が等しくなるようにされている。そして、層間絶縁膜４７０上には、金属配線層２８０、２８１を被覆するようにして、層間絶縁膜４８０が形成されている。
【０１６５】
次に、スティッチ領域ＳＡ１の断面構造について、図４１を用いて説明する。  
図示するように、ｐ型半導体基板２００中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、メモリセルトランジスタＭＴのフローティングゲート３１０及びコントロールゲート３３０が形成されている。また、当該スティッチ領域ＳＡ１においてシャント領域ＳＡ３、ＳＡ４を有しないセレクトゲート線は、多結晶シリコン層４１０、４３０が除去されている。すなわち、スティッチ領域ＳＡ１を挟んで、セレクトゲート線ＳＧＳ、ＳＧＤが分割されている。シャント領域ＳＡ３、ＳＡ４を有するセレクトゲート線ＳＧＳ、ＳＧＤは、当該スティッチ領域ＳＡ１内においても、多結晶シリコン層４１０、４３０を含む積層ゲートが形成されている。そしてその積層ゲートは、隣接するセレクトゲート線に対して凸となるように形成されている。同様に、シャント領域ＳＡ２を有するワード線は、隣接するセレクトゲート線ＳＧＳ、ＳＧＤに対して凸となるように形成されている。
【０１６６】
更に、シャント領域ＳＡ３、ＳＡ４内においては、多結晶シリコン層４３０及びゲート間絶縁膜４２０が除去されて、多結晶シリコン層４１０が露出されている。そして、当該領域における多結晶シリコン層４１０上に接するようにして、コンタクトプラグＣＰ３、ＣＰ２０が形成されている。コンタクトプラグＣＰ３、ＣＰ２０と多結晶シリコン層４３０との間は、絶縁膜４３１によって電気的に分離されている。コンタクトプラグＣＰ３、ＣＰ２０は、層間絶縁膜４５０表面から、多結晶シリコン層４１０に達するようにして形成される。
【０１６７】
またシャント領域ＳＡ２においては、層間絶縁膜４５０中にコンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ４は、層間絶縁膜４５０表面から、多結晶シリコン層４３０に達するようにして形成される。
【０１６８】
層間絶縁膜４５０上には、金属配線層２３０、２３１、２４０が形成されている。金属配線層２４０はワード線のシャント配線であり、コンタクトプラグＣＰ４によって、対応するワード線（多結晶シリコン層４３０）に接続されている。金属配線層２３０は、コンタクトプラグＣＰ３によって、対応するセレクトゲート線ＳＧＳ（多結晶シリコン層４１０）に接続されている。金属配線層２３１は、コンタクトプラグＣＰ２０によって、対応するセレクトゲート線ＳＧＤ（多結晶シリコン層４１０）に接続されている。
【０１６９】
層間絶縁膜４５０上には、金属配線層２３０、２３１、２４０を被覆するようにして層間絶縁膜４６０が形成されている。層間絶縁膜４６０中には、金属配線層２３０、２３１にそれぞれ達するコンタクトプラグＣＰ７、ＣＰ２１が形成され、層間絶縁膜４６０上にはコンタクトプラグＣＰ７、ＣＰ２１とそれぞれ接続される金属配線層２７０、２７１が形成されている。金属配線層２７０、２７１は、対応する選択トランジスタＳＴ１、ＳＴ２のゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴ１、ＳＴ２に対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている。
【０１７０】
層間絶縁膜４６０上には層間絶縁膜４７０が形成され、層間絶縁膜４７０中には金属配線層２７０、２７１にそれぞれ達するコンタクトプラグＣＰ８、ＣＰ２２が形成されている。更に層間絶縁膜４７０上には、コンタクトプラグＣＰ８、ＣＰ２２にそれぞれ接続された金属配線層２８０、２８１が形成されている。図１９に示されるように、複数の金属配線層２８０、２８１は、層間絶縁膜４７０上に等間隔に配置されている。そして、層間絶縁膜４７０上に、金属配線層２８０、２８１を被覆するようにして層間絶縁膜４８０が形成されている。
【０１７１】
シャント領域ＳＡ３、ＳＡ４の構造は、上記第１の実施形態で説明した図２０のシャント領域ＳＡ３と同様である。またシャント領域ＳＡ２は、図２０のシャント領域ＳＡ２において、ワード線の一方の側面だけでなく、両方の側面を凸となるように形成したものである。
【０１７２】
次に、上記構成の３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作について説明する。  
＜書き込み動作＞
まず書き込み動作について、図３３及び図４２を用いて説明する。図４２は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。また、図４２において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。
【０１７３】
まず、図３３において、ＣＰＵ２から書き込みデータ（“１”、“０”）が入力される。そして、書き込み回路５０内のラッチ回路６１が、該書き込みデータをビット線毎にラッチする。そして、“１”データが入力された場合、ラッチ回路６１は、ビット線にＶＰＰ２（例えば３Ｖ）を与え、逆に“０”データが入力されると、ビット線に０Ｖを与える。すなわち、図４２に示されるように、ラッチ回路６１は、ビット線ＢＬ０、ＢＬ２、ＢＬ３にＶＰＰ２を印加し、ビット線ＢＬ１に０Ｖを印加する。
【０１７４】
そして、ロウデコーダ１３０が、いずれかのセレクトゲート線ＳＧＤを選択し、選択セレクトゲート線ＳＧＤにＶＰＰ２を印加し、非選択セレクトゲート線ＳＧＤ及び全てのセレクトゲート線ＳＧＳに０Ｖを印加する。すなわち、図４２に示されるように、ロウデコーダ１３０はセレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶＰＰ２を印加する。またその他のセレクトゲート線ＳＧＳ０、ＳＧＤ１、ＳＧＳ１、ＳＧＤ２、ＳＧＳ２、ＳＧＤ３、ＳＧＳ３に０Ｖを印加する。
【０１７５】
すると、選択セレクトゲート線ＳＧＤに接続される選択トランジスタＳＴ１のうち、ＶＰＰ２が印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はオン状態となる。
【０１７６】
更にロウデコーダ１３０はいずれかのワード線ＷＬを選択し、選択ワード線ＷＬにＶＰＰ３（１８Ｖ）を印加する。また非選択ワード線ＷＬ１〜ＷＬ３の全てに０Ｖを印加する。なお、ここで選択されるワード線ＷＬは、選択セレクトゲート線ＳＧＤを含むメモリセルＭＣに接続されるものである。これにより、選択ワード線ＷＬに接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びＶＰＰ２が印加されているビット線に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、略１８Ｖまで上昇する。他方、選択セレクトゲート線ＳＧＤ及び０Ｖが印加されているビット線に接続されている選択トランジスタＳＴ２はオン状態にあるから、当該選択トランジスタＳＴ１に接続されるメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。
【０１７７】
すなわち、図４２に示されるように、ロウデコーダ１３０は、ワード線ＷＬ０を選択し、選択ワード線ＷＬ０にＶＰＰ３を印加すると共に、その他の非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。従って、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、ビット線ＢＬ１には０Ｖが印加されているので、ビット線ＢＬ１に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは０Ｖとなる。他方、ビット線ＢＬ０、ＢＬ２、ＢＬ３にはＶＰＰ２が印加されているので、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは、ワード線ＷＬ０とのカップリングにより、略１８Ｖに上昇する。
【０１７８】
またロウデコーダ１３０は、メモリセルが形成されている基板（ｐ型ウェル領域２００）に０Ｖを与える。
【０１７９】
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、ＶＰＰ２が印加されているビット線及び選択ワード線ＷＬに接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。図４２の例であると、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子は注入されない。換言すれば、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、選択ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴには“１”データが書き込まれる。
【０１８０】
他方、選択セレクトゲート線ＳＧＤに接続され、且つ０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が１８Ｖであるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。図４２の例であると、ワード線ＷＬ０にＶＰＰ３が印加される結果、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴの、ゲート・チャネル間の電位差は１８Ｖとなる。よって、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子が注入される。電子が注入されたメモリセルトランジスタＭＴの閾値は正の変化し、“０”データが書き込まれたことになる。
【０１８１】
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【０１８２】
＜消去動作＞
次に、消去動作について、図３３及び図４３を用いて説明する。図４３は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの消去は、書き込み同様、ページ一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図４３は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。
【０１８３】
消去にあたって、全てのビット線ＢＬはフローティングとされる。またロウデコーダ１３０は、全てのセレクトゲート線ＳＧＤ、ＳＧＳをフローティングとする。そしてロウデコーダ１３０は、いずれかのワード線を選択し、選択ワード線ＷＬに０Ｖを与えると共に、非選択ワード線ＷＬをフローティングにする。更にロウデコーダ１３０は、メモリセルが形成されているｐ型半導体基板２００にＶＰＰ３（１８Ｖ）を印加する。すなわち図４３に示すように、選択ワード線ＷＬ０には０Ｖが印加され、非選択ワード線ＷＬ１〜ＷＬ３はフローティングとされる。更に、全てのセレクトゲート線ＳＧＤ０、ＳＧＳ０、ＳＧＤ１、ＳＧＳ１はフローティングとされる。
【０１８４】
すると、選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴとウェル領域２００との間の電位差が１８Ｖとなり、フローティングゲート内の電子がＦＮ tunnelingによってウェル領域２００に引き抜かれる。その結果、選択ワード線に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図４３に示すように、ワード線ＷＬ０に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。
【０１８５】
非選択ワード線に接続されているメモリセルトランジスタＭＴにおいては、半導体基板とのカップリングによってワード線ＷＬの電位が１８Ｖ程度に上昇する。従って、フローティングゲートから電子は引き抜かれず、データは消去されない。すなわち図４３に示すように、ワード線ＷＬ１〜ＷＬ３の電位はカップリングによって上昇する。その結果、ワード線ＷＬ１〜ＷＬ３に接続された全てのメモリセルトランジスタＭＴからは、データは消去されない。また、セレクトゲート線も同様に、カップリングによって１８Ｖ程度まで電位が上昇する。従って、選択トランジスタＳＴのゲート絶縁膜には電圧ストレスがかからない。
【０１８６】
以上のようにして、選択されたページから一括してデータが消去される。なお、図４３の例では、１本のワード線に接続されたメモリセルトランジスタ（１ページ）からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダ１３０が複数のワード線に０Ｖを印加すれば良い。
【０１８７】
＜読み出し動作＞
次に読み出し動作について図３３及び図４４を用いて説明する。図４４は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。図４４では、ビット線ＢＬ１とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。
【０１８８】
まずロウデコーダ１３０は、データを読み出すべきメモリセルが接続されるセレクトゲート線ＳＧＤ、ＳＧＳを選択し、選択セレクトゲート線ＳＧＤ、ＳＧＳにＶＰＰ４（例えば４．５Ｖ）を印加する。その他のセレクトゲート線ＳＧＤ、ＳＧＳが非選択とされ、非選択セレクトゲート線ＳＧＤ、ＳＧＳには０Ｖを印加される。これにより、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダ１３０は、全てのワード線ＷＬに０Ｖを印加する。すなわち、図４４に示すように、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶＰＰ４が印加され、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤ３、ＳＧＳ１〜ＳＧＳ３に０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。また全てのワード線ＷＬ０〜ＷＬ３には０Ｖが印加される。
【０１８９】
すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
【０１９０】
更に、選択ビット線ＢＬが、プリチャージ回路７３によって、例えば２．０Ｖがプリチャージされる。すると、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続されている選択トランジスタＳＴ１、ＳＴ２に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。図４４の例であると、選択ビット線ＢＬ１に２．０Ｖが印加される。すると、ワード線ＷＬ０と選択ビット線ＢＬ１に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線ＢＬ１からソース線ＳＬに電流が流れ、書き込まれているデータが“０”であれば、電流は流れない。
【０１９１】
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ７００が増幅することによって、データの読み出しが行われる。なお図４４の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。
【０１９２】
上記のように、この発明の第１の実施形態に係るフラッシュメモリによれば、上記第１の実施形態で説明した（１）乃至（３）の効果を得ることが出来る。以下、本実施形態における（１）、（２）の効果について説明する。（３）の効果については、第１の実施形態で説明した通りであるので説明は省略する。
【０１９３】
（１）誤読み出しの発生を防止出来る。  
この点について、図４５及び図４６を用いて説明する。図４６は、セレクトゲート線ＳＧＳ、ＳＧＤ、ワード線ＷＬとそのドライバ回路の等価回路であり、図４６は本実施形態に係るメモリセルの断面図である。
【０１９４】
図４５に示すように、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤはそれぞれ配線抵抗Ｒparas１、Ｒparas２、Ｒparas３を有している。またセレクトゲート線ＳＧＳとワード線ＷＬとの間には寄生容量Ｃparas１が存在し、セレクトゲート線ＳＧＤとワード線ＷＬとの間には寄生容量Ｃparas２が存在する。
【０１９５】
また図４６に示すように、選択トランジスタＳＴ１、ＳＴ２は多結晶シリコン層４１０、４３０の多層ゲート構造を有しており、多結晶シリコン層４２０は電気的にフローティングの状態である。またメモリセルトランジスタＭＴも多結晶シリコン層４１０、４３０の多層ゲート構造を有している。そして、選択トランジスタＳＴ１、ＳＴ２に挟まれたメモリセルトランジスタＭＴのコントロールゲートＣＧは、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層４１０、４３０、及びフローティングゲートＦＧとの間にそれぞれ寄生容量Ｃcs、Ｃfc、Ｃcfを有する。また、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層４１０、４３０間にも寄生容量Ｃfsが存在する。選択トランジスタＳＴ１との間に存在する、これらの寄生容量Ｃcs、Ｃfc、Ｃfsが、図４５における寄生容量Ｃparas１に相当する。また選択トランジスタＳＴ２との間に存在する、これらの寄生容量Ｃcs、Ｃfc、Ｃfsが、図４５における寄生容量Ｃparas２に相当する。
【０１９６】
例えば読み出し時において、セレクトゲート線ＳＧＤ０、ＳＧＳ０が選択された場合を考えると、セレクトゲート線ドライバによって、セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶＰＰ４（略４．５Ｖ）が与えられる。他方、ワード線ＷＬ０は０Ｖである。すると、セレクトゲート線ＳＧＤ０の電位が上昇することにより、寄生容量Ｃparas２のカップリングの影響で、ワード線ＷＬ０の電位が変動する。更に、セレクトゲート線ＳＧＳ０の電位が上昇することにより、寄生容量Ｃparas１のカップリングの影響で、ワード線ＷＬ０の電位が変動する。すなわち、３Ｔｒ−ＮＡＮＤ型フラッシュメモリの場合、ワード線に対する寄生容量Ｃcsによるカップリング及び寄生容量Ｃfs、Ｃfcによるカップリングの影響は、上記第１の実施形態で説明した２Ｔｒフラッシュメモリの場合の略２倍も大きい。
【０１９７】
この点、本実施形態に係るフラッシュメモリ３は、図４６に示すように、ワード線のシャント配線２４０を有している。そしてシャント配線２４０は多結晶シリコンより低抵抗の材料で形成され、且つ、複数箇所でワード線とコンタクトを有している。従って、ロウデコーダ１３０から与えられるロウアドレスデコード信号をコントロールゲートＣＧに高速に伝達出来る。換言すれば、図４５において、ワード線ＷＬの配線抵抗Ｒparas２を低く出来る。従って、メモリセルトランジスタＭＴの制御ゲートＣＧがカップリングの影響を受け難くなる。なぜなら、ワード線の配線抵抗Ｒparas２を低く出来るということは、言い換えればロウデコーダ１３０のドライブ能力が向上するということでもあるからである。すなわち、例えば読み出し動作の際には、メモリセルトランジスタＭＴのコントロールゲートＣＧは、シャント配線２４０によって０Ｖに強力に固定される。従って、コントロールゲートＣＧは、セレクトゲート線の電位変化によるカップリングを受け難い。
【０１９８】
以上のように、制御ゲートＣＧの電位変動を抑制出来るため、メモリセルからの誤読み出しを防止出来る。
【０１９９】
（２）動作速度を向上出来る。
【０２００】
また、上記（１）の説明と同様の理由により、読み出し動作及び書き込み動作速度を向上出来る。この点は、上記第１の実施形態で図３０を用いて説明した通りである。
【０２０１】
前述の通り、制御ゲートの電位はセレクトゲート線の電位が変動すれば、そのカップリングによって変動する。しかし、本実施形態に係る構成であると、カップリングの影響を従来よりも小さくできるため、従来よりも短時間で制御ゲートの電位が確定する。従って、書き込みまたは読み出し動作を従来よりも速やかに開始することが出来るので、フラッシュメモリの動作速度を向上させることが出来る。
【０２０２】
また第１の実施形態で説明したのと同様に、“０”書き込みの際に過剰な書き込みが不要になること、またセレクトゲート線ＳＧＳ、ＳＧＤに対してもシャント配線２８０、２８１を設けていることによって、フラッシュメモリの動作速度を向上出来る。
【０２０３】
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第３の実施形態で説明した３Ｔｒ−ＮＡＮＤ型フラッシュメモリに上記第２の実施形態を適用したものである。フラッシュメモリの構成は上記第３の実施形態と同様で良いので説明は省略する。図４７は、本実施形態に係るメモリセルの断面図を模式的に示す図である。
【０２０４】
図示するように、本実施形態に係る２Ｔｒフラッシュメモリ３の選択トランジスタＳＴ１、ＳＴ２は、多結晶シリコン層４１０、４３０の多層ゲート構造を有している。そして第３の実施形態と同様に、セレクトゲート線ＳＧＳ、ＳＧＤのシャント配線２８０、２８１は多結晶シリコン層４１０に接続され、多結晶シリコン層４３０には接続されない。その代わり、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層４３０を一定電位ＶＳＳ（例えばＧＮＤ）に接続し、電位を固定している。
【０２０５】
上記のように、本実施形態に係る構成であると、上記第３の実施形態で得られる（１）乃至（３）の効果に加えて、上記第２の実施形態で説明した（７）の効果が得られる。本実施形態における（７）の効果について以下説明する。
【０２０６】
（１０）誤読み出しの発生をより効果的に防止出来ると共に、動作速度をより一層向上出来る。  
本実施形態に係る構成であると、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層４３０は一定電位に固定されている。従って、シャント配線２８０、２８１を介して多結晶シリコン層４１０に電圧を印加した際、上記第３の実施形態で図４６を用いて説明した寄生容量Ｃfs、Ｃfcの影響を非常に小さく出来る。よって、図４５で説明した寄生容量Ｃparas１、Ｃparas２は、図４７に示すように、ほぼ寄生容量Ｃcsのみで決まる。従って、セレクトゲート線ＳＧＳとワード線ＷＬとの間の寄生容量Ｃparas１、及びセレクトゲート線ＳＧＤとワード線ＷＬとの間の寄生容量Ｃparas２を、上記第３の実施形態に比べて格段に小さく出来る。その結果、上記第３の実施形態の効果（１）、（２）で説明したとおり、誤読み出しの抑制と動作速度のより一層の向上を実現できる。
【０２０７】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第４の実施形態で説明したフラッシュメモリを、その他の半導体メモリと同一のチップ上に混載したＬＳＩに係るものである。図４８は、本実施形態に係るシステムＬＳＩのブロック図である。
【０２０８】
図示するように、システムＬＳＩ１は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、２Ｔｒフラッシュメモリ５２０、ＭＣＵ６００、及びＩ／Ｏ回路７００を備えている。
【０２０９】
ＮＡＮＤ型フラッシュメモリ５００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。
【０２１０】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、ＬＳＩ１へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０の構成は、上記第３、第４の実施形態で説明したとおりである。
【０２１１】
２Ｔｒフラッシュメモリ５２０は、ＭＣＵ６００が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ５２０の構成は上記第１、第２の実施形態で説明した通りである。
【０２１２】
ＭＣＵ６００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ５２０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ６００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ５２０にアクセスする。ＭＣＵ６００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ５００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ６００は、ＮＡＮＤ型フラッシュメモリ５００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０から所定のデータを読み出す。そしてＭＣＵ６００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ５００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ５００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ５００内のデータへのアクセスが行われる。すなわち、ＭＣＵ６００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ５００へトリガをかけ、データの読み出し（書き込み）を行う。
【０２１３】
Ｉ／Ｏ回路７００は、ＬＳＩ１と外部との信号の授受を制御する。
【０２１４】
次に、上記ＬＳＩ１に含まれる３つの半導体メモリ５００、５１０、５２０の構成について、以下説明する。
【０２１５】
＜ＮＡＮＤ型フラッシュメモリ＞  
ＮＡＮＤ型フラッシュメモリ５００は、上記第３の実施形態で説明した図３３において、メモリセルアレイ１０の構成を図４９に示す構成に置き換えたものである。図４９は、ＮＡＮＤ型フラッシュメモリ５００の備えるメモリセルアレイ１０の回路図である。
【０２１６】
図示するように、メモリセルアレイは、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。
【０２１７】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ、ＳＧＤはロウデコーダ１３０に接続される。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。ビット線ＢＬ０〜ＢＬｎは、書き込み回路５０及び読み出し回路６０に接続される。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ７０に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【０２１８】
図５０は、ＮＡＮＤ型フラッシュメモリ５００の備えるメモリセルアレイの、ビット線方向に沿った断面図である。図示するように、ｐ型半導体（シリコン）基板２００上に、ゲート絶縁膜４００が形成され、ゲート絶縁膜４００上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜４００上に形成された多結晶シリコン層４１０、多結晶シリコン層４１０上に形成されたゲート間絶縁膜４２０、ゲート間絶縁膜４２０上に形成された多結晶シリコン層４３０、及び多結晶シリコン層４３０上に形成されたシリサイド層４０２を有している。ゲート間絶縁膜４２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層４１０はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層４３０及びシリサイド層４０２はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層４３０は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜４２０の一部が除去されており、多結晶シリコン層４１０、４３０は電気的に接続されている。そして、多結晶シリコン層４１０、４３０及びシリサイド層４０２が、セレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層４１０及び多結晶シリコン層４３０は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。
【０２１９】
そして隣接するゲート電極間に位置する半導体基板２００表面内には、ソース・ドレイン領域として機能する不純物拡散層４０１が形成されている。不純物拡散層４０１は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層４０１は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層４０１は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層４０１は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層４０１は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層４０１は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域４０１表面内、及び選択トランジスタＳＴ２のソース領域５０２表面内には、シリサイド層４０３が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域４０１、選択トランジスタＳＴ１のソース領域４０１、及び選択トランジスタＳＴ２のドレイン領域４０１内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極（積層ゲート）の側面には、側壁絶縁膜４０４が形成されている。側壁絶縁膜４０４は、積層ゲートのソース領域に面する側及びドレイン領域に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜４０４によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜４０４によって被覆されている。
【０２２０】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜４５０が形成されている。層間絶縁膜４５０中には、選択トランジスタＳＴ２のソース領域５０２内に形成されたシリサイド層４０３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜４５０中には、選択トランジスタＳＴ１のドレイン領域４０１内に形成されたシリサイド層４０３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ２に接続される金属配線層２２０が形成されている。
【０２２１】
層間絶縁膜４５０上には、金属配線層２１０、２２０を被覆するようにして、層間絶縁膜４６０が形成されている。そして、層間絶縁膜４６０中には、金属配線層２２０に達するコンタクトプラグＣＰ５が形成されている。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ５に共通に接続された金属配線層２５０が形成されている。金属配線層２５０は、ビット線ＢＬとして機能する。
【０２２２】
層間絶縁膜４６０上には、金属配線層２５０を被覆するようにして、層間絶縁膜４７０が形成されている。そして、層間絶縁膜４７０上には金属配線層２８０、２８１が形成されている。金属配線層２８０、２８１は、図示せぬ領域において、それぞれ選択トランジスタＳＴ２、ＳＴ１のシリサイド層４０２に接続されており、セレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。そして、層間絶縁膜４７０上には、金属配線層２８０、２８１を被覆するようにして、層間絶縁膜４８０が形成されている。
【０２２３】
なお、ＮＡＮＤ型フラッシュメモリの場合にも、上記第１乃至第４の実施形態で説明したように、ワード線ＷＬのシャント配線を設けても良い。
【０２２４】
＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞
３Ｔｒフラッシュメモリ５１０の構成は、上記第３、第４の実施形態で説明した通りである。但し、図５１に示すように、多結晶シリコン層４３０上及び不純物拡散層４０１の表面内に、それぞれシリサイド層４０２、４０３を形成し、積層ゲートの側壁に側壁絶縁膜４０４を形成しても良い。メモリセルトランジスタＭＴにおいて、多結晶シリコン層４３０及びシリサイド層４０２はコントロールゲート（ワード線ＷＬ）として機能する。
【０２２５】
シリサイド層４０３は、選択トランジスタＳＴ１のドレイン領域４０１表面内、及び選択トランジスタＳＴ２のソース領域４０１表面内に形成されている。メモリセルトランジスタＭＴのソース領域４０１及びドレイン領域４０１、選択トランジスタＳＴ１のソース領域４０１、及び選択トランジスタＳＴ２のドレイン領域４０１内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜４０４によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及びドレイン領域、並びに選択トランジスタＳＴ１のソース領域及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜４０４によって被覆されている。
【０２２６】
＜２Ｔｒフラッシュメモリ＞
２Ｔｒフラッシュメモリ５２０の構成は、上記第１、第２の実施形態で説明した通りである。但し、図５２に示すように、多結晶シリコン層４３０上及び不純物拡散層４０１の表面内に、それぞれシリサイド層４０２、４０３を形成し、積層ゲートの側壁に側壁絶縁膜４０４を形成しても良い。メモリセルトランジスタＭＴにおいて、多結晶シリコン層４３０及びシリサイド層４０２はコントロールゲート（ワード線ＷＬ）として機能する。
【０２２７】
シリサイド層４０３は、メモリセルトランジスタＭＴのドレイン領域４０１表面内、及び選択トランジスタＳＴのソース領域４０１表面内に形成されている。メモリセルトランジスタＭＴのソース領域４０１、及び選択トランジスタＳＴのドレイン領域４０１内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜４０４によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域の上面は、側壁絶縁膜４０４によって被覆されている。
【０２２８】
上記のように、本実施形態に係るシステムＬＳＩによれば、第１乃至第４の実施形態で説明した（１）乃至（７）の効果に加えて、更に以下の効果が得られる。  
（８）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
【０２２９】
本実施形態に係る構成及び製造方法であると、ＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、及び２Ｔｒフラッシュメモリ５２０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ５００、５１０、５２０間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
【０２３０】
なお、３つのメモリで全ての工程が共用できる必要はなく、そのうちの一部でも共用できれば本効果が得られる。
【０２３１】
（９）システムＬＳＩを高性能化出来る。
【０２３２】
本実施形態に係るシステムＬＳＩは、上記説明したＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、及び２Ｔｒフラッシュメモリ５２０を有している。
【０２３３】
２Ｔｒフラッシュメモリ５２０は、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０と異なり、書き込み及び消去時に正電圧（ＶＰＰ＝１０Ｖ）と負電圧（ＶＢＢ１＝−６Ｖ）を用いている。すなわち、ロウデコーダに用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１０Ｖ若しくは−６Ｖとなる。従って、２Ｔｒフラッシュメモリ５２０が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度をＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０に比べて高速化出来る。
【０２３４】
また本実施形態では、上記２Ｔｒフラッシュメモリ５２０に、ＭＣＵ６００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ６００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ５２０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。
【０２３５】
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、消去単位がＮＡＮＤ型フラッシュメモリ５００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
【０２３６】
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ５００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ５２０に保持させ、ＭＣＵ６００によって上記制御を行わせれば良いからである。ＭＣＵ６００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ５００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ６００の能力と、本来ＭＣＵ６００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ５００の制御を行っても良い。
【０２３７】
上記のように、この発明の第１乃至第５の実施形態に係るフラッシュメモリは、ワード線のシャント配線を有している。シャント配線は、ワード線を形成する多結晶シリコン層よりも低抵抗の材料で形成され、且つ複数箇所でワード線とコンタクトされている。従って、シャント配線はロウアドレスデコード信号を高速に伝達出来る。すなわち、従来に比べてデコード回路のドライブ能力を、構成を変えることなく相対的に高めることが出来る。そのため、書き込み動作時や読み出し動作時において、セレクトゲート線の電位変化に伴うカップリングによってワード線の電位が変動することを効果的に防止できる。よって、書き込み動作及び読み出し動作信頼性を向上出来ると共に、動作速度を向上できる。
【０２３８】
また、ワード線のシャント配線は、ソース線と同じレベルに形成されている。すなわち、多層金属配線のうちの最下層のレベルにある金属配線によって形成されている。従って、製造工程過程において、プラズマプロセスによって発生したチャージを確実に半導体基板へ逃がすことが出来る。その結果、ゲート絶縁膜がチャージダメージを受けることを抑制でき、フラッシュメモリの信頼性を向上出来る。
【０２３９】
なお、ワード線のシャント配線のパターンは、上記第１、第３の実施形態で説明した図７及び図３６の構成に限られるものではない。シャント配線は、ワード線のシャント領域と接続可能で、且つソース線となる金属配線層２１０や、金属配線層２２０、２３０等と分離できれば良い。しかし、図３６に示すように、ワード線のシャント配線を、その配線パターンがソース線に対して線対称になるように形成することで、シャント配線のパターニング工程（リソグラフィ工程及びＲＩＥ工程）の信頼性を向上出来る。また、ワード線の端部においては、シャント配線２８０は、図５３に示すような平面パターンを有していても良い。すなわち、シャント領域をワード線端部に設けても良い。そしてワード線端部におけるシャント配線２８０のパターンは、図５３に示すように、ワード線端部以外のパターンと異なっていても良い。
【０２４０】
また、上記第１、第２実施形態に係る２Ｔｒフラッシュメモリにおいては、書き込み禁止電圧ＶＰＩとして、負電圧のみを用いる場合について説明した。しかし、負電圧だけでなく正電圧や０Ｖを書き込み禁止電圧ＶＰＩとして用いても良い。図５４はそのような場合における回路構成を示し、図５５はＶＰＩ及びＶＮＥＧＰＲＧのタイミングチャートである。
【０２４１】
図示するように、電圧発生回路１２０は、負電位を発生するチャージポンプ回路１２１及び正電位を発生するチャージポンプ回路１２２を備えている。そして、チャージポンプ回路１３１が負電位ＶＢＢ２、ＶＢＢ３を発生すると共に、チャージポンプ回路１３２が正電位ＶＰＰ５を生成する。そして、これらの電圧の出力ノード及び接地電位ノードと、ＶＰＩノードとの間をスイッチによって適宜接続し、状況に最も見合った電圧を書き込み禁止電圧ＶＰＩとして用いることが出来る。
【０２４２】
更に、上記実施形態では、書き込み用デコーダ２０及びセレクトゲートデコーダ３０を備える２Ｔｒフラッシュメモリについて説明した。しかし３Ｔｒ−ＮＡＮＤ型フラッシュメモリやＮＡＮＤ型フラッシュメモリのように、１つのロウデコーダ１３０によって、ワード線及びセレクトゲート線を選択するようにしても良い。また消去動作の際には、セレクトゲート線の電位をフローティングにしても良い。
【０２４３】
なお、上記ゲート電極の材料は多結晶シリコン層の場合を例に挙げて説明したが、多結晶シリコンに限定されるものではない。また、上記実施形態ではＦＮトンネリングによって電子を電荷蓄積層に注入する半導体メモリの場合を例に挙げて説明したが、その他の方法によって電子を注入するタイプの半導体メモリにも適用可能である。
【０２４４】
更に、上記実施形態に係る２Ｔｒフラッシュメモリでは、ビット線が階層化されている場合について説明したが、この場合に限られることはない。
【０２４５】
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図５６にメモリカードの例を示した。図５６に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ３（２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０２４６】
メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０２４７】
図５７に別のメモリカードの例を示した。図５６に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。
【０２４８】
コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０２４９】
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
【０２５０】
図５８は、別のアプリケーションを示す。図５８に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。
【０２５１】
図５９に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
【０２５２】
図６０に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【０２５３】
別のアプリケーションを図６１、図６２に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。
【０２５４】
すなわち、この発明の第１乃至第５の実施形態に係る不揮発性半導体記憶装置は、  
１．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、  
前記メモリセルが半導体基板上にマトリクス状に形成されたメモリセルアレイと、  
同一列にある前記第１ＭＯＳトランジスタの前記ドレインを共通接続するビット線と、  
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、  
同一行にある前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、  
前記ワード線のいずれか、及び前記セレクトゲート線のいずれかを選択するロウデコーダと、  
前記ワード線毎に設けられ、対応する前記ワード線に電気的に接続され、且つ前記ロウデコーダが前記ワード線を選択するための第１ロウ選択信号を伝達する第１金属配線層と、  
前記半導体基板上に形成され、前記メモリセルを被覆する層間絶縁膜と、  
前記層間絶縁膜中の複数のレベルに形成された金属配線とを具備し、前記第１金属配線層は、最下層のレベルにある前記金属配線によって形成される。
【０２５５】
２．上記１において、前記セレクトゲート線毎に設けられ、対応する前記セレクトゲート線に電気的に接続され、且つ前記ロウデコーダが前記セレクトゲート線を選択するための第２ロウ選択信号を伝達する第２金属配線層を更に備え、  
前記メモリセルアレイは、それぞれが複数の前記メモリセル列を含む複数の第１領域と、  
隣接する前記第１領域間に設けられ、前記ワード線と前記第１金属配線層とが接続され、且つ前記セレクトゲート線と前記第２金属配線層とが接続される第２領域とを含む。
【０２５６】
３．上記１または２において、前記第２ＭＯＳトランジスタの前記ゲートは、前記半導体基板上にゲート絶縁膜を介在して形成された第１ゲート電極層と、前記第１ゲート電極上にゲート間絶縁膜を介在して形成された第２ゲート電極層とを含み、  
前記第１ゲート電極層は前記第２金属配線層に接続され、前記第２半導体層は接地電位に接続される。
【０２５７】
４．上記１乃至３いずれかにおいて、前記第２ＭＯＳトランジスタのソースを共通接続するソース線を更に備え、前記ソース線は、前記第１金属配線層と同じレベルにある前記金属配線によって形成される。
【０２５８】
５．上記１乃至４いずれかにおいて、前記メモリセルアレイにおいて、マトリクス状に配置された前記メモリセルは、列方向で隣接するメモリセル同士で、前記第１ＭＯＳトランジスタのドレイン同士、または前記第２ＭＯＳトランジスタのソース同士を共有するようにして配置され、  
前記ソース線の少なくとも一部は、行方向で隣接する第２ＭＯＳトランジスタの前記ソースを共通接続するようにして、前記第２ＭＯＳトランジスタの前記ソース上に形成され、  
１本の前記ソース線を挟んで、該ソース線に隣接する２本の前記第１金属配線層は、該ソース線に対して線対称となる平面パターンを有する。
【０２５９】
６．前記第１金属配線層は、前記ワード線よりも低抵抗の材料で形成され、且つ複数の箇所で前記ワード線と接続されている。
【０２６０】
７．上記２において、前記ロウデコーダは、前記第１、第２金属配線層に接続され、前記第１金属配線層に前記第１ロウ選択信号を出力する書き込み用デコーダと、  
前記第２金属配線層に接続され、前記第２金属配線層に前記第１ロウ選択信号を出力するセレクトゲートデコーダとを備え、  
前記書き込み用デコーダは、書き込み時において選択ワード線に対応する前記第１金属配線層に対して正電圧を前記第１ロウ選択信号として与え、前記第２金属配線層に対して負電圧を与え、読み出し時においては前記第２金属配線層と電気的に分離され、  
前記セレクトゲートデコーダは、前記読み出し時において選択セレクトゲート線に対応する前記第２金属配線層に対して正電圧を前記第２ロウ選択信号として与え、前記書き込み時においては前記第２金属配線層と電気的に分離される。
【０２６１】
８．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、前記電荷蓄積層に電子を注入されることによりデータが書き込まれる複数のメモリセルと、  
前記メモリセルが半導体基板上にマトリクス状に配置されたメモリセルアレイと、  
同一列にある前記メモリセルの前記第１ＭＯＳトランジスタのドレイン領域を電気的に共通接続するビット線と、  
同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、  
前記ワード線のいずれかを選択するロウデコーダと、  
前記ワード線毎に設けられ、対応する前記ワード線に電気的に接続され、且つ前記第１ロウデコーダが前記ワード線を選択するためのロウ選択信号を伝達する第１金属配線層とを具備する。
【０２６２】
８．上記８において、前記半導体基板上に形成され、前記メモリセルを被覆する層間絶縁膜と、  
前記層間絶縁膜中の複数のレベルに形成された金属配線とを更に備え、前記第１金属配線層は、最下層のレベルにある前記金属配線によって形成される。
【０２６３】
１０．上記９において、複数の前記第１ＭＯＳトランジスタのソース領域を電気的に共通接続するソース線を更に備え、前記ソース線は、前記第１金属配線層と同じレベルにある前記金属配線によって形成される。
【０２６４】
１１．上記１０において、前記メモリセルアレイにおいて、マトリクス状に配置された前記メモリセルは、列方向で隣接するメモリセル同士で、前記ビット線との接続部、または前記ソース線との接続部を共有するようにして配置され、  
前記ソース線の少なくとも一部は、行方向で隣接する前記メモリセル共通接続するようにして形成され、  
１本の前記ソース線を挟んで、該ソース線に隣接する２本の前記第１金属配線層は、該ソース線に対して線対称となる平面パターンを有する。
【０２６５】
１２．上記８において、前記メモリセルは、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタと、  
同一行の前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線とを更に備える。
【０２６６】
１３．上記１２において、前記セレクトゲート線毎に設けられ、対応する前記セレクトゲート線に電気的に接続され、且つ前記ロウデコーダが前記セレクトゲート線を選択するための第２ロウ選択信号を伝達する第２金属配線層を更に備え、前記メモリセルアレイは、それぞれが複数の前記メモリセル列を含む複数の第１領域と、
隣接する前記第１領域間に設けられ、前記ワード線と前記第１金属配線層とが接続され、且つ前記セレクトゲート線と前記第２金属配線層とが接続される第２領域とを含む。
【０２６７】
１４．上記１２において、前記第２ＭＯＳトランジスタの前記ゲートは、前記半導体基板上にゲート絶縁膜を介在して形成された第１ゲート電極層と、前記第１ゲート電極層上にゲート間絶縁膜を介在して形成された第２ゲート電極層とを含み、  
前記第１ゲート電極層は前記第２金属配線層に接続され、前記第２ゲート電極層は接地電位に接続される。
【０２６８】
１５．上記１３において、前記ロウデコーダは、前記第１、第２金属配線層に接続され、前記第１金属配線層に前記第１ロウ選択信号を出力する書き込み用デコーダと、  
前記第２金属配線層に接続され、前記第２金属配線層に前記第１ロウ選択信号を出力するセレクトゲートデコーダとを備え、  
前記書き込み用デコーダは、書き込み時において選択ワード線に対応する前記第１金属配線層に対して正電圧を前記第１ロウ選択信号として与え、前記第２金属配線層に対して負電圧を与え、読み出し時においては前記第２金属配線層と電気的に分離され、  
前記セレクトゲートデコーダは、前記読み出し時において選択セレクトゲート線に対応する前記第２金属配線層に対して正電圧を前記第２ロウ選択信号として与え、前記書き込み時においては前記第２金属配線層と電気的に分離される。
【０２６９】
１６．上記８において、前記メモリセルは、前記ビット線にドレインが接続され、前記第１ＭＯＳトランジスタのドレインにソースが接続された第２ＭＯＳトランジスタと、  
前記第１ＭＯＳトランジスタのソースにドレインが接続された第３ＭＯＳトランジスタと、  
同一行の前記第２ＭＯＳトランジスタのゲートが共通接続されて形成された第１セレクトゲート線と、  
同一行の前記第３ＭＯＳトランジスタのゲートが共通接続されて形成された第２セレクトゲート線とを更に備える。
【０２７０】
１７．上記１６において、前記第１セレクトゲート線毎に設けられ、対応する前記第１セレクトゲート線に電気的に接続され、且つ前記ロウデコーダが前記第１セレクトゲート線を選択するための第２ロウ選択信号を伝達する第２金属配線層と、  
前記第２セレクトゲート線毎に設けられ、対応する前記第２セレクトゲート線に電気的に接続され、且つ前記ロウデコーダが前記第２セレクトゲート線を選択するための第３ロウ選択信号を伝達する第３金属配線層とを更に備え、前記メモリセルアレイは、それぞれが複数の前記メモリセル列を含む複数の第１領域と、  
隣接する前記第１領域間に設けられ、前記ワード線と前記第１金属配線層とが接続され、前記第１セレクトゲート線と前記第２金属配線層とが接続され、且つ前記第２セレクトゲート線と前記第３金属配線層とが接続される第２領域とを含む。
【０２７１】
１８．上記１６において、前記第２ＭＯＳトランジスタの前記ゲートは、前記半導体基板上にゲート絶縁膜を介在して形成された第１ゲート電極層と、前記第１半導体層上にゲート間絶縁膜を介在して形成された第２ゲート電極層とを含み、  
前記第３ＭＯＳトランジスタの前記ゲートは、前記半導体基板上にゲート絶縁膜を介在して形成された第３ゲート電極層と、前記第３ゲート電極層上にゲート間絶縁膜を介在して形成された第４ゲート電極層とを含み、  
前記第１半導体層は前記第２金属配線層に接続され、前記第３ゲート電極層は前記第３金属配線層に接続され、前記第２、第４ゲート電極層は接地電位に接続される。
【０２７２】
また、上記実施形態に係るメモリカードは、  
１９．上記１乃至１８いずれかの不揮発性半導体記憶装置を搭載する。
【０２７３】
２０．上記１９において、前記不揮発性半導体記憶装置を制御する制御装置を更に備える。
【０２７４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０２７５】
【図１】この発明の第１の実施形態に係るシステムＬＳＩのブロック図。
【図２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用セレクタ、書き込み回路、及びスイッチ群の回路図。
【図４】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える読み出し回路の回路図。
【図５】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。
【図６】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図。
【図７】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第１層目の金属配線層の平面パターンを示す図。
【図８】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第２層目の金属配線層の平面パターンを示す図。
【図９】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第３層目の金属配線層の平面パターンを示す図。
【図１０】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第４層目の金属配線層の平面パターンを示す図。
【図１１】図６におけるＸ１−Ｘ１’線に沿った断面図。
【図１２】図６におけるＸ２−Ｘ２’線に沿った断面図。
【図１３】図６におけるＸ３−Ｘ３’線に沿った断面図。
【図１４】図６におけるＸ４−Ｘ４’線に沿った断面図。
【図１５】図６におけるＸ５−Ｘ５’線に沿った断面図。
【図１６】図６におけるＸ６−Ｘ６’線に沿った断面図。
【図１７】図６におけるＹ１−Ｙ１’線に沿った断面図。
【図１８】図６におけるＹ２−Ｙ２’線に沿った断面図。
【図１９】図６におけるＹ３−Ｙ３’線に沿った断面図。
【図２０】図６におけるシャント領域の斜視図。
【図２１】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの書き込み時における各種信号のタイミングチャート。
【図２２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの初期動作時における入力バッファ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図２３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのデータラッチ時における入力バッファ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図２４】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのデータラッチ時における入力バッファ、書き込み回路、及びスイッチ群の様子を示す図。
【図２５】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの書き込み動作時におけるメモリセルアレイ、及び書き込み回路の様子を示す回路図。
【図２６】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ及び読み出し回路の様子を示す回路図。
【図２７】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの消去動作時におけるメモリセルアレイの様子を示す回路図。
【図２８】２Ｔｒフラッシュメモリの備えるロウデコーダ、並びにセレクトゲート線及びワード線の等価回路。
【図２９】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルを模式的に示す断面図。
【図３０】この発明の第１の実施形態、及び従来のフラッシュメモリの読み出し時における各種信号のタイミングチャート。
【図３１】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの断面図であり、製造工程過程の様子を示す図。
【図３２】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルを模式的に示す断面図。
【図３３】この発明の第３の実施形態に係るシステムＬＳＩのブロック図。
【図３４】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。
【図３５】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図３６】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図であり、第１層目の金属配線層の平面パターンを示す図。
【図３７】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図であり、第２層目の金属配線層の平面パターンを示す図。
【図３８】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図であり、第３層目の金属配線層の平面パターンを示す図。
【図３９】図３５におけるＹ４−Ｙ４’線に沿った断面図。
【図４０】図３５におけるＹ５−Ｙ５’線に沿った断面図。
【図４１】図３５におけるＹ６−Ｙ６’線に沿った断面図。
【図４２】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み動作時におけるメモリセルアレイの様子を示す回路図。
【図４３】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去動作時におけるメモリセルアレイの様子を示す回路図。
【図４４】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し動作時におけるメモリセルアレイの様子を示す回路図。
【図４５】３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるロウデコーダ、並びにセレクトゲート線及びワード線の等価回路。
【図４６】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルを模式的に示す断面図。
【図４７】この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルを模式的に示す断面図。
【図４８】この発明の第５の実施形態に係るシステムＬＳＩのブロック図。
【図４９】この発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。
【図５０】この発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの断面図。
【図５１】この発明の第５の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。
【図５２】この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの断面図。
【図５３】この発明の第１乃至第５の実施形態の第１変形例に係るフラッシュメモリの備えるワード線シャント配線の平面図。
【図５４】この発明の第１乃至第５の実施形態の第２変形例に係るフラッシュメモリの備える電圧発生回路のブロック図。
【図５５】この発明の第１乃至第５の実施形態の第２変形例に係るフラッシュメモリの書き込み時における各種信号のタイミングチャート。
【図５６】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図５７】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図５８】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。
【図５９】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図６０】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図６１】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。
【図６２】この発明の第１乃至第５の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【符号の説明】
【０２７６】
１…システムＬＳＩ、２…ＣＰＵ、３、５００、５１０、５２０…フラッシュメモリ、１０…メモリセルアレイ、２０…書き込み用デコーダ、２１、３１…ロウアドレスデコード回路、２２、３２…スイッチ群、２３、３３…ＮＡＮＤゲート、２４、３４、６２、６３、７７…インバータ、３０…セレクトゲートデコーダ、４０…カラムデコーダ、５０…書き込み回路、５３…ラッチ回路、６０…読み出し回路、６１…読み出しユニット、６３…プリチャージ回路、６４…センスアンプ、７０…ソース線ドライバ、８０…スイッチ群、９０…入力バッファ、１００…アドレスバッファ、１１０…ライトステートマシーン、１２０…電圧発生回路、１３０…ロウデコーダ、１４０…カラムセレクタ、２００…半導体基板、２０１、２０３…ｎ型ウェル領域、２０２、２０４…ｐ型ウェル領域、２０７…ゲート電極、２１０、２２０、２３０、２４０、２５０、２６０、２７０、２７１、２８０、２８１、２９０、３００…金属配線層、４００、２０６…ゲート絶縁膜、４０１、２０５…不純物拡散層、４０２、４０３…シリサイド層、４０４、４３１…絶縁膜、４１０、４３０…多結晶シリコン層、６００…ＭＣＵ、７００…Ｉ／Ｏ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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