(57)【要約】【課題】  ＬＳＩ階層設計におけるスタティックノイズチェックおいて、共通部分のデータ量を少なくし、設計作業やDAの負担を軽減する。【解決手段】  同一のサブチップから構成される複数のコアが存在する場合、そのうちの１つのコアのコアレベルの設計データとチップレベルの設計データによりチップ全体のスタティックノイズチェックデータを作成する【選択図】図１
2006178559.tif 000002
【特許請求の範囲】
【請求項１】
チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成方法において、前記同一のサブチップから構成される複数のコアの内の１つのコアについてのみコアレベルの設計データを保持し、当該１つのコアのコアレベルの設計データとチップレベルの設計データによりコアレベルの設計データを持たないコアのスタティックノイズチェックデータを作成することを特徴とするスタティックノイズチェックデータ作成方法。
【請求項２】
チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成方法において、前記同一のサブチップから構成される複数のコアの内の１つのコアについてのみコアレベルの設計データを保持し、当該１つのコアのコアレベルの設計データとチップレベルの設計データによりコアレベルの設計データを持たないコアの設計データを作成し、各コア及びその他のサブチップの外枠でチップレベルの設計データであるチップ上の配線データを切り出し、各コア上位のチップ配線データとして記憶して各コア及びサブチップのスタティックノイズチェックデータに追加することを特徴とするスタティックノイズチェックデータ作成方法。
【請求項３】
チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成方法において、前記同一のサブチップから構成される複数のコアの内の１つのコアについてのみコアレベルの設計データを保持し、当該１つのコアのコアレベルの設計データとチップレベルの設計データによりチップ全体のスタティックノイズチェックデータを作成することを特徴とするスタティックノイズチェックデータ作成方法。
【請求項４】
コンピュータを、チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成装置であってチップレベルの配置・配線情報を格納するチップデータベースとコア、サブチップレベルの配置・配線情報を格納するコア、サブチップデータベースであって同一のサブチップから構成される複数のコアに対しては１つのコアの配置・配線情報のみを格納するコア、サブチップデータベースとを備えたスタティックノイズチェックデータ作成装置として動作させるためのスタティックノイズチェックデータ作成プログラムにおいて、
前記チップデータベースからチップ上の配置情報を読み出し第１の記憶手段上に展開するチップ情報作成ステップと、
前記コア、サブチップデータベースからコア、サブチップ用の初期スタティックノイズチェックデータを読み出し第２の記憶手段上に展開するチェックデータ抽出ステップと、
前記第２の記憶手段上に展開されたコア、サブチップ用の初期スタティックノイズチェックデータを前記第１の記憶手段上に展開されたチップ上配置情報に基づきコア、サブチップ用加工スタティックノイズチェックデータに変換して第３の記憶手段に記憶するチップ上配置情報変換ステップと、
前記チップデータベースからチップ上配線情報を読み出し第４の記憶手段上に展開するチップ配線切り出しステップと、
前記第３の記憶手段上に記憶されたコア、サブチップ用加工スタティックノイズチェックデータと前記第４の記憶手段上に展開されたチップ上配線情報とを参照してチップ上配線データを切り出し、前記サブチップ用加工スタティックノイズチェックデータに追加してコア、サブチップ用完成スタティックノイズチェックデータチップを生成するチップ上上配線情報追加ステップと、
をコンピュータに実行させることを特徴とするスタティックノイズチェックデータ作成プログラム。
【請求項５】
コンピュータを、チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成装置であってチップレベルの配置・配線情報を格納するチップデータベースとコア、サブチップレベルの配置・配線情報を格納するコア、サブチップデータベースであって同一のサブチップから構成される複数のコアに対しては１つのコアの配置・配線情報のみを格納するコア、サブチップデータベースとを備えたスタティックノイズチェックデータ作成装置として動作させるためのスタティックノイズチェックデータ作成プログラムにおいて、
前記チップデータベースからチップ上の配置情報を読み出し第１の記憶手段上に展開するチップ情報作成ステップと、
前記コア、サブチップデータベースからコア、サブチップ用の初期スタティックノイズチェックデータを読み出し第２の記憶手段上に展開するチェックデータ抽出ステップと、
前記第２の記憶手段上に展開されたコア、サブチップ用の初期スタティックノイズチェックデータを前記第１の記憶手段上に展開されたチップ上配置情報に基づきコア、サブチップ用加工スタティックノイズチェックデータに変換して第３の記憶手段に記憶するチップ上配置情報変換ステップと、
前記チップデータベースからチップ用の初期スタティックノイズチェックデータを読み出し第４の記憶手段上に展開する第２のチェックデータ抽出ステップと、
前記第３の記憶手段に記憶された前記コア、サブチップ用加工スタティックノイズチェックデータを前記第４の記憶手段上に展開されたチップ用の初期スタティックノイズチェックデータに追加してチップ用完成スタティックノイズチェックデータを生成するコア、サブチップ配線情報追加ステップと、
をコンピュータに実行させることを特徴とするスタティックノイズチェックデータ作成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩのレイアウト階層設計におけるスタティックノイズチェックデータ作成方式に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化の進展に伴い、大規模回路がＬＳＩ上で実現可能になった。このようなＬＳＩの設計においては、回路をいくつかのサブ回路に順次分割して設計を階層的に行う階層設計の手法が取り入れられている。図９は４階層のＬＳＩ設計の階層化形態を説明する図である。図９には、ＬＳＩ設計が、チップレベルの階層、コアレベルの階層、サブチップＳＣ(分割した物理ブロックのこと)の階層及びレイアウトサブグループＬＳＧの階層と、４つの階層に分かれていること、及びＲＡＭマクロやスタンダードセルが用いられることが示されている。
【０００３】
図１０に示されているように、複数のサブチップをもつＬＳＩには、同じモジュール（論理ブロック）をもつものがあり、従来上記のようなＬＳＩのレイアウト階層設計において、これらは個々にＬＳＩ上ユニークになるようにインスタンス名をつけて設計データを持っている。
【０００４】
図１０のコアＡとコアＢ、コアＣとコアＤはそれぞれ同じサブチップをもつコアであり、ＬＳＩ上、個々にデータベースを持っている。全体として共通部分があるので、データ量が多くなり、設計作業やデザインオートメーション（DA）に大きな負担がかかる。
【０００５】
図１１に、参考のため、従来のＬＳＩ設計の一例としての全体フローを示す。
レジスタトランスファーレベル（ＲＴＬ）の設計、論理合成、及びフロアプラン、階層分割が行われた後、各コア、サブチップでの設計が行われる。各コア、サブチップでの設計では、セル配置及び配線の設計を行い、設計されたセル配置及び配線に基づいて単体でのスタティックノイズチェックが行われる。エラーが発生しなくなるまで、セル配置と配線の設計が繰り返される。
【０００６】
各コア、サブチップでの設計の後、チップ全体設計が行われ、チップ全体でのスタティックノイズチェックが行われる。このスタティックノイズチェックでエラーが発生すれば、各コア、サブチップの設計に戻り、さらにチップ全体の設計をやり直してスタティックノイズチェックをエラーがなくなるまで繰り返えして製造データを作成する。
【０００７】
図１２は、スタティックノイズチェックを行うネットパスのモデル図である。
ヴィクティムネットは、ノイズ値計算の対象となるネットであり、アグレサーネットは、ヴィクティムネットにノイズを発生させるネットである。
【０００８】
ヴィクティムネットの配線とアグレサーネットの配線の間でノイズの影響のある部分でのノイズ値を積算し、制限値と比較することによりエラーが発生したかのチェックを行う。
【０００９】
図１３は、スタティックノイズチェックのフローを説明する図である。
図１３に示すように各チェック対象の配線をヴィクティムネットとして各ヴィクティムネットについての処理を行い、エラーリストを出力する。
【００１０】
各ヴィクティムネットについての処理例について、以下図１３を参照して説明する。
まずステップＳ１００において、ヴィクティムネットに対して、そこを伝播する信号がノイズの影響を与える可能性のある配線をアグレサーネットとして選択する（アグレサーネットのフィルタリング）。
【００１１】
次にステップＳ２００において、ヴィクテイム対各アグレサーの1:1ノイズ値の計算と制限値とのチェックを行う。
1:1ノイズ値Nｖ11の計算、制限値LX1とチェック式の例を以下に示す。
【００１２】
Nｖ11  =  Σ[  Ln  ×  Ka  ×  f （C, L）] ≦  LX1
Lnは、アグレサーネットのある特定ネット部分がヴィクティムネットの隣接領域を平行に走る線長である。Kaはヴィクティムネットとアグレサーネットのチェック係数である。f （C, L）は緩和関数であり、距離と容量から求められる。ヴィクティムネットの隣接領域を平行に走るアグレサーネットの特定部分の線長Lnとの積和の累積演算が実行される。1:1ノイズの制限値であるLX1はヴィクティムネットとアグレサーネットの組み合わせで決まる。
【００１３】
ステップＳ３００においてエラーの判定を行い、チェックの結果エラーがあればステップＳ４００でエラーネットデータのストアを行い、エラーがなければステップＳ５００に進んでヴィクテイム対各アグレサーの1:2ノイズ値の計算と制限値とのチェックを行う。
【００１４】
1:2ノイズ値Nｖ12の計算、制限値LX2とチェック式の例を以下に示す。
Nｖ12  =  (Nv11a + Nv11b) ×  Kb  ≦  LX2
1:2ノイズ値Nv12は、ヴィクティムネットに対してアグレサーネット1とアグレサーネット２が与えるノイズを表現するものである。Nv11aはヴィクティムネットに対してアグレサーネット１が与える1:1ノイズ値であり、Nv11bはヴィクティムネットに対してアグレサーネット２が与える1:1ノイズ値である。Kbはヴィクティムネットとアグレサーネットのチェック係数である。1:2ノイズの制限値であるLX2はヴィクティムネットとアグレサーネットの組み合わせで決まる。
【００１５】
ステップＳ６００においてエラーの判定を行い、チェックの結果エラーがなければ処理を終了し、あればステップＳ７００に進んでタイミングウィンドウでタイミングチェックを行い、ステップＳ８００においてエラーの判定を行い、エラーがなければ処理を終了し、にエラーがあればステップＳ９００でエラーネットデータのストアを行う。
【００１６】
上記のように、スタティックノイズチェックを行うには各配線の組み合わせについての計算を実行する必要がある。
例えば、コアの設計などは近年２コア,４コアのように、同じコア部分を２〜４個ＬＳＩ上に配置する。このような場合、設計の内容（モジュール）は同じなのに個々にデータをもつため、無駄なデータ量が多く、設計作業やDAに大きな負担をかけており、設計作業の中でも計算量の多いスタティックノイズチェックにおいてその負担の大きさが著しい。
【００１７】
なお、本発明に関連するＬＳＩにおけるスタティックノイズについては、次の非特許文献に記載されている。
【非特許文献１】「スタティック・クロストークおよびＩＲドロップ遅延解析」（２００２年９月）日本シノプシス株式会社(http://www.synopsys.co.jp/marketing_pdf/staticxtalkirdrop.pdf)
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ＬＳＩ階層設計におけるスタティックノイズチェックおいて、共通部分のデータ量を少なくし、設計作業やDAの負担を軽減する。
【課題を解決するための手段】
【００１９】
同一のサブチップから構成される複数のコアの内の１つのコアについてのみコアレベルの設計データを保持し、当該当該１つのコアのコアレベルの設計データとチップレベルの設計データによりチップ全体のスタティックノイズチェックデータを作成する。
【発明の効果】
【００２０】
共通部分のデータ量が少なくなり、設計作業やDAの負担が軽減される。
【発明を実施するための最良の形態】
【００２１】
図１は本発明の原理を説明する図である。
１つのチップがコアＡ、コアＢ、コアＣ、コアＤ、サブチップ１及びサブチップ２から構成され、コアＡとコアＢ、コアＣとコアＤはそれぞれ同じモジュールを持つものとする。この場合、コアＢとコアＣは配線情報等の設計情報のデータベースを持つが、コアＡとコアＤはデータベースを持たず、配置位置と回転・反転条件、ベースとするコア名などをチップ情報で持つ。チップ情報には、コアＡの配置位置、共通コア名、回転・反転情報、及びコアＤの配置位置、共通コア名、回転・反転情報が含まれる。コアＡとコアＤのスタティックノイズチェック時に、コアＡとコアＤのチップ情報とコアＢとコアＣのデータベースの配線情報を参照してコアＡとコアＤの配線情報を構築する。
【００２２】
図２は、本発明の実施形態を適用したＬＳＩ設計の一例としての全体フローの説明図であり、図１１で説明した従来のＬＳＩ設計の全体フローの一部を変更したものである。従来例の場合と同様に、レジスタトランスファーレベル（ＲＴＬ）の設計、論理合成、及びフロアプラン、階層分割が行われた後、各コア、サブチップでの設計が行われるが、本発明の実施の形態においては、同じモジュールを持つコアＡとコアＣでのセル配置・配線設計は行われない。コアＡとコアＣのスタティックノイズチェックは、コアＢ、コアＣのセル配置・配線情報と周辺設計情報からチェックデータを作成する。
【００２３】
各コア、サブチップでの設計が終了すると、チップ全体設計としてチップ用スタティックノイズチェック用データが作成されるが、ここにおいても、コアＡとコアＣに関するスタティックノイズチェック用データは、コアＢ、コアＣのセル配置・配線情報と周辺設計情報から作成される。
【００２４】
図３は、同一モジュールを有するコアのチェックデータ作成例を説明する図であり、コアＣのデータからコアＤのデータを作成する方法を示している。
先ず、（１）のステップでコアＣのモジュールデータのコピーを行う。次に（２）のステップでデータの反転を行い、（３）のステップで原点の移動（データ座標の変換）を行う。最後に（４）のステップでコアＤ上位のチップ配線データに基づきチップ上の配線を追加し、（５）のステップで、図２に示されたコア、サブチップ単体チェックフローのスタティックノイズチェックへ作成したデータが供給される。コアＢのデータからコアＡのデータを作成する場合も上記と同様に行われる。
【００２５】
図４は、チップ上の配線データを、コア、その他のサブチップの外枠で切り出してコア上位のチップ配線データとして格納する方式の説明図である。チップ上の配線データからコアＢ、コアＣ上位のチップ配線情報が切り出され、それに加えてコアＡ、コアＤ上位のチップ配線データも、コアＢ、コアＣのデータとコアＡ、コアＤのチップ上の情報を参照してチップ上の配線データから切り出される。また、各コアにより切り出されるチップ上の配線データは、コア内の配線にノイズを与える可能性のあるコア周囲の配線も含む。
【００２６】
図５は、チップ全体のスタティックノイズチェックデータ作成例の説明図である。図３で説明したステップ（３）までの工程で作成したコアＡ、コアＣのデータと、コアＢ、コアＤのデータとチップ上配線データとのマージを行って（４）のステップでチップデータへ組み込みを行い、（５）のステップで、図２に示されたチップ全体チェックにおけるスタティックノイズチェックへ作成したデータが供給される。
【００２７】
図６はＬＳＩ階層設計のうちのスタティックノイズチェック部分の機能ブロック図である。チップデータベース１００はチップレベルの配置・配線データベースである。コア・サブチップデータベース２００はコア、サブチップレベルの配置・配線データベースである。チェックデータ作成部３００は、チップデータベースの配置・配線情報よりチップ情報作成部１１０が作成したチップ上位配置情報（配置位置、共通モジュール名、回転・反転情報）、チップ配線切り出し部１２０が切り出したチップ上配線情報、及びコア、サブチップデータベースに格納されたコア、サブチップにおける配置・配線結果に基づきスタティックノイズチェックデータを作成する。
【００２８】
1:1ノイズ値算出部４００は、チェックデータ作成部３００で作成されたデータを基に例えば図１３において説明した手法で1:1ノイズ値を算出し、その値と1:1ノイズ制限値に基づき1:1ノイズ値判定部４１０がノイズ値の判定を行い、1:1エラー判定部４２０がエラー判定を行ってエラーリストを出力する。
【００２９】
その後、1:2ノイズ値算出部４３０が、上記と同様にチェックデータ作成部３００で作成されたデータを基に図１３において説明した手法で1:2ノイズ値を算出し、その値と1:2ノイズ制限値に基づき1:2ノイズ値判定部４４０がノイズ値の判定を行い、1:2エラー判定部４５０がエラー判定を行ってエラーリストを出力する。
【００３０】
図７は、スタティックノイズチェック部分で用いられるデータテーブルを、それらを記憶手段上に生成する処理と生成されたテーブルを参照する処理とともに説明する図である。これらの処理が、コンピュータのプログラム処理により実現可能なことは明らかである。
【００３１】
（１）のステップで、チップ情報作成部１１０によりチップデータベース１００からチップ上配置情報テーブル１４０が記憶手段に生成される。チップ上配置情報テーブル１４０には配置位置、共通モジュール名、回転・反転情報などが格納される。次に、（２）のステップで、チップ配線切り出し部１２０によりチップデータベース１００からチップ上配線情報テーブル１５０が記憶手段上に生成される。チップ上配線情報テーブル１５０にはネット名、配線種別、配線幅、配線層、座標などが格納される。次に、（３）のステップで、チェックデータ抽出部１３０によりチップデータベース１００からチップ用初期チェックデータテーブル１６０が記憶手段上に生成される。
【００３２】
一方、（４）のステップで、チェックデータ抽出部２１０によりコア、サブチップデータベース２００からコア、サブチップ用初期チェックデータテーブル２４０が生成される。
【００３３】
そして、（５）のステップで、チップ上配置情報変換部２２０によりコア、サブチップ用初期チェックデータテーブル２４０とチップ上配置情報テーブル１４０からコア、サブチップ用加工チェックデータテーブル２５０が生成される。初期チェックデータがコア、サブチップデータベース２００に存在するコア、サブチップに対しては情報変換は行われずそのままデータが移行するが、コアレベルの設計データを持たないコアについては、当該コアと共通の設計データを有するコアからコア、サブチップ用加工チェックデータが生成される。次に、（６）のステップで、チップ上配線情報追加部２３０によりコア、サブチップ用加工チェックデータテーブル２５０とチップ上配線情報テーブル１５０からコア、サブチップ用完成チェックデータテーブル２６０が生成される。生成されたコア、サブチップ用完成チェックデータは（７）のステップでコア、サブチップの各ノイズ値算出部に供給される。
【００３４】
次に、（８）のステップで、コア、サブチップ配線情報追加部１７０によりコア、サブチップ用加工チェックデータテーブル２５０とチップ用初期チェックデータテーブル１６０からチップ用完成チェックデータテーブル１８０を生成する。生成されたチップ用完成チェックデータは（９）のステップでチップの各ノイズ値算出部に供給される。
【００３５】
図８は、各データテーブルのイメージ図とデータフォーマットを説明する図である。
チップ用初期チェックデータテーブル１６０は、そのデータフォーマット６１０に示すように、インスタンス名、ライブラリ名、配置座標、回転・反転などからなるセル、ＲＡＭ配置情報、ピン名配置座標、入出力種別などからなるピン配置情報、コア、サブチップ名、配置座標、回転・反転などからなるコア、サブチップ配置情報及びネット名、配線種別、配線幅、配線層、座標などからなる配線情報から構成される。
【００３６】
コア、サブチップ用初期チェックデータテーブル２４０のデータフォーマット６２０は、セル、ＲＡＭ配置情報、ピン配置情報、配線情報、及びＬＳＧ名、配置座標、回転・反転などからなるＬＳＧ情報から構成される。
【００３７】
コア、サブチップ用加工チェックデータテーブル２５０のデータフォーマット６３０はデータフォーマット６２０と同一であり、セル、ＲＡＭ配置情報やＬＳＧ配置情報の配置座標、回転・反転のように図においてアンダーラインを付した部分は、チップ上配置情報１４０に従ってチップ上配置情報変換部２２０により変換される。コア、サブチップ用初期チェックデータテーブル２４０のイメージ図５２０とコア、サブチップ用加工チェックデータテーブル２５０のイメージ図５３０とから、共通モジュールから反転させることによるコア、サブチップ用加工チェックデータの生成が例示されていることが理解されるであろう。
【００３８】
コア、サブチップ用完成チェックデータテーブル２６０のデータフォーマット６４０は、コア、サブチップ用加工チェックデータテーブル２５０のデータフォーマット６３０に、ネット名、配線種別、配線幅、配線層、座標などからなるチップ配線情報を追加したものである。それぞれのイメージ図５３０、５４０にこの点が表現されている。
【００３９】
チップ用完成チェックデータテーブル１８０のフォーマット６５０は、チップ用初期チェックデータテーブル１６０のデータフォーマット６１０に対して、コア、サブチップ用加工チェックデータテーブル２５０のコア、サブチップ配線情報が追加されたものである。チップ用初期チェックデータテーブル１６０のイメージ図５１０とチップ用完成チェックデータテーブル１８０のイメージ図５５０を対比すると、イメージ図５５０からこの点がよく理解されるであろう。
【００４０】
以上説明したとおり、本発明によれば、同一のモジュールを有するコアについては、ベースとするコアについてのみ単体設計を行って設計データを取得し、当該設計データと各コアについてのチップ情報を基にチップ全体のスタティックノイズチェックデータを生成するので、設計作業を軽減することができる。
【００４１】
（付記１）チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成方法において、前記同一のサブチップから構成される複数のコアの内の１つのコアについてのみコアレベルの設計データを保持し、当該１つのコアのコアレベルの設計データとチップレベルの設計データによりコアレベルの設計データを持たないコアのスタティックノイズチェックデータを作成することを特徴とするスタティックノイズチェックデータ作成方法。
【００４２】
（付記２）前記コアレベルの設計データを保持しないコアについて、コアレベルの設計データを保持する前記１つのコアのコアレベルの設計データをコピーし、
前記コピーしたデータの反転もしくは回転処理を行い、
前記反転もしくは回転処理を行ったデータの座標の変換を行い、
前記座標変換を行ったデータに当該コア上位のチップ上配線データを追加することによりコアレベルの設計データを持たないコアのスタティックノイズチェックデータを作成することを特徴とする付記１に記載のスタティックノイズチェックデータ作成方法。
【００４３】
（付記３）チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成方法において、前記同一のサブチップから構成される複数のコアの内の１つのコアについてのみコアレベルの設計データを保持し、当該１つのコアのコアレベルの設計データとチップレベルの設計データによりコアレベルの設計データを持たないコアの設計データを作成し、各コア及びその他のサブチップの外枠でチップレベルの設計データであるチップ上の配線データを切り出し、各コア上位のチップ配線データとして記憶して各コア及びサブチップのスタティックノイズチェックデータに追加することを特徴とするスタティックノイズチェックデータ作成方法。
【００４４】
（付記４）前記コアレベルの設計データを保持しないコアについて、コアレベルの設計データを保持する前記１つのコアのコアレベルの設計データをコピーし、
前記コピーしたデータの反転もしくは回転処理を行い、
前記反転処理を行ったデータの座標の変換をうことにより前記コアレベルの設計データを持たないコアの設計データを作成することを特徴とする付記３に記載のスタティックノイズチェックデータ作成方法。
【００４５】
（付記５）付記３のスタティックノイズチェックデータ作成方法において作成された前記各コア及びサブチップのスタティックチェックデータとチップ上の配線データのマージを行い、チップ全体のスタティックノイズチェックデータを作成することを特徴とするスタティックノイズチェックデータ作成方法。
【００４６】
（付記６）チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成方法において、前記同一のサブチップから構成される複数のコアの内の１つのコアについてのみコアレベルの設計データを保持し、当該１つのコアのコアレベルの設計データとチップレベルの設計データによりチップ全体のスタティックノイズチェックデータを作成することを特徴とするスタティックノイズチェックデータ作成方法。
【００４７】
（付記７）チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成装置において、
チップレベルの配置・配線情報を格納するチップデータベースと、
コア、サブチップレベルの配置・配線情報を格納するコア、サブチップデータベースであって同一のサブチップから構成される複数のコアに対しては１つのコアの配置・配線情報のみを格納するコア、サブチップデータベースと、
前記チップデータベースからチップ上の配置情報を読み出し第１の記憶手段上に展開するチップ情報作成部と、
前記コア、サブチップデータベースからコア、サブチップ用の初期スタティックノイズチェックデータを読み出し第２の記憶手段上に展開するチェックデータ抽出部と、
前記第２の記憶手段上に展開されたコア、サブチップ用の初期スタティックノイズチェックデータを前記第１の記憶手段上に展開されたチップ上配置情報に基づきコア、サブチップ用加工スタティックノイズチェックデータに変換して第３の記憶手段に記憶するチップ上配置情報変換部と、
前記チップデータベースからチップ上配線情報を読み出し第４の記憶手段上に展開するチップ配線切り出し部と、
前記第３の記憶手段上に記憶されたコア、サブチップ用加工スタティックノイズチェックデータと前記第４の記憶手段上に展開されたチップ上配線情報とを参照してチップ上配線データを切り出し、前記サブチップ用加工スタティックノイズチェックデータに追加してコア、サブチップ用完成スタティックノイズチェックデータチップを生成するチップ上上配線情報追加部と、
を備えることを特徴とするスタティックノイズチェックデータ作成装置。
【００４８】
（付記８）前記チップ上配置情報変換部は、配置・配線情報がコア、サブチップデータベースに格納されている前記１つのコアの配置・配線情報を、配置・配線情報がコア、サブチップデータベースに格納されていないコアのチップ上配置情報に基づいて当該配置・配線情報がコア、サブチップデータベースに格納されていないコアのコア、サブチップ用加工スタティックノイズチェックデータに変換することを特徴とする付記７記載のスタティックノイズチェックデータ作成装置。
【００４９】
（付記９）チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成装置において、
チップレベルの配置・配線情報を格納するチップデータベースと、
コア、サブチップレベルの配置・配線情報を格納するコア、サブチップデータベースであって同一のサブチップから構成される複数のコアに対しては１つのコアの配置・配線情報のみを格納するコア、サブチップデータベースと、
前記チップデータベースからチップ上の配置情報を読み出し第１の記憶手段上に展開するチップ情報作成部と、
前記コア、サブチップデータベースからコア、サブチップ用の初期スタティックノイズチェックデータを読み出し第２の記憶手段上に展開する第１のチェックデータ抽出部と、
前記第２の記憶手段上に展開されたコア、サブチップ用の初期スタティックノイズチェックデータを前記第１の記憶手段上に展開されたチップ上配置情報に基づきコア、サブチップ用加工スタティックノイズチェックデータに変換して第３の記憶手段に記憶するチップ上配置情報変換部と、
前記チップデータベースからチップ用の初期スタティックノイズチェックデータを読み出し第４の記憶手段上に展開する第２のチェックデータ抽出部と、
前記第３の記憶手段に記憶された前記コア、サブチップ用加工スタティックノイズチェックデータを前記第４の記憶手段上に展開されたチップ用の初期スタティックノイズチェックデータに追加してチップ用完成スタティックノイズチェックデータを生成するコア、サブチップ配線情報追加部と、
を備えたことを特徴とするスタティックノイズチェックデータ作成装置。
【００５０】
（付記１０）前記チップ上配置情報変換部は、配置・配線情報がコア、サブチップデータベースに格納されている前記１つのコアの配置・配線情報を、配置・配線情報がコア、サブチップデータベースに格納されていないコアのチップ上配置情報に基づいて当該配置・配線情報がコア、サブチップデータベースに格納されていないコアのコア、サブチップ用加工スタティックノイズチェックデータに変換することを特徴とする付記９記載のスタティックノイズチェックデータ作成装置。
【００５１】
（付記１１）チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成装置であってチップレベルの配置・配線情報を格納するチップデータベースとコア、サブチップレベルの配置・配線情報を格納するコア、サブチップデータベースであって同一のサブチップから構成される複数のコアに対しては１つのコアの配置・配線情報のみを格納するコア、サブチップデータベースとを備えたスタティックノイズチェックデータ作成装置を用いたスタティックノイズチェックデータ作成方法において、
前記チップデータベースからチップ上の配置情報を読み出し第１の記憶手段上に展開するチップ情報作成ステップと、
前記コア、サブチップデータベースからコア、サブチップ用の初期スタティックノイズチェックデータを読み出し第２の記憶手段上に展開するチェックデータ抽出ステップと、
前記第２の記憶手段上に展開されたコア、サブチップ用の初期スタティックノイズチェックデータを前記第１の記憶手段上に展開されたチップ上配置情報に基づきコア、サブチップ用加工スタティックノイズチェックデータに変換して第３の記憶手段に記憶するチップ上配置情報変換ステップと、
前記チップデータベースからチップ上配線情報を読み出し第４の記憶手段上に展開するチップ配線切り出しステップと、
前記第３の記憶手段上に記憶されたコア、サブチップ用加工スタティックノイズチェックデータと前記第４の記憶手段上に展開されたチップ上配線情報とを参照してチップ上配線データを切り出し、前記サブチップ用加工スタティックノイズチェックデータに追加してコア、サブチップ用完成スタティックノイズチェックデータチップを生成するチップ上上配線情報追加ステップと、
を備えることを特徴とするスタティックノイズチェックデータ作成方法。
【００５２】
（付記１２）前記チップ上配置情報変換ステップは、配置・配線情報がコア、サブチップデータベースに格納されている前記１つのコアの配置・配線情報を、配置・配線情報がコア、サブチップデータベースに格納されていないコアのチップ上配置情報に基づいて当該配置・配線情報がコア、サブチップデータベースに格納されていないコアのコア、サブチップ用加工スタティックノイズチェックデータに変換することを特徴とする付記１１記載のスタティックノイズチェックデータ作成方法。
【００５３】
（付記１３）チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成装置であってチップレベルの配置・配線情報を格納するチップデータベースとコア、サブチップレベルの配置・配線情報を格納するコア、サブチップデータベースであって同一のサブチップから構成される複数のコアに対しては１つのコアの配置・配線情報のみを格納するコア、サブチップデータベースとを備えたスタティックノイズチェックデータ作成装置を用いたスタティックノイズチェックデータ作成方法において、
前記チップデータベースからチップ上の配置情報を読み出し第１の記憶手段上に展開するチップ情報作成ステップと、
前記コア、サブチップデータベースからコア、サブチップ用の初期スタティックノイズチェックデータを読み出し第２の記憶手段上に展開するチェックデータ抽出ステップと、
前記第２の記憶手段上に展開されたコア、サブチップ用の初期スタティックノイズチェックデータを前記第１の記憶手段上に展開されたチップ上配置情報に基づきコア、サブチップ用加工スタティックノイズチェックデータに変換して第３の記憶手段に記憶するチップ上配置情報変換ステップと、
前記チップデータベースからチップ用の初期スタティックノイズチェックデータを読み出し第４の記憶手段上に展開する第２のチェックデータ抽出ステップと、
前記第３の記憶手段に記憶された前記コア、サブチップ用加工スタティックノイズチェックデータを前記第４の記憶手段上に展開されたチップ用の初期スタティックノイズチェックデータに追加してチップ用完成スタティックノイズチェックデータを生成するコア、サブチップ配線情報追加ステップと、
を備えたことを特徴とするスタティックノイズチェックデータ作成方法。
【００５４】
（付記１４）前記チップ上配置情報変換ステップは、配置・配線情報がコア、サブチップデータベースに格納されている前記１つのコアの配置・配線情報を、配置・配線情報がコア、サブチップデータベースに格納されていないコアのチップ上配置情報に基づいて当該配置・配線情報がコア、サブチップデータベースに格納されていないコアのコア、サブチップ用加工スタティックノイズチェックデータに変換することを特徴とする付記１３記載のスタティックノイズチェックデータ作成方法。
【００５５】
（付記１５）コンピュータを、チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成装置であってチップレベルの配置・配線情報を格納するチップデータベースとコア、サブチップレベルの配置・配線情報を格納するコア、サブチップデータベースであって同一のサブチップから構成される複数のコアに対しては１つのコアの配置・配線情報のみを格納するコア、サブチップデータベースとを備えたスタティックノイズチェックデータ作成装置として動作させるためのスタティックノイズチェックデータ作成プログラムにおいて、
前記チップデータベースからチップ上の配置情報を読み出し第１の記憶手段上に展開するチップ情報作成ステップと、
前記コア、サブチップデータベースからコア、サブチップ用の初期スタティックノイズチェックデータを読み出し第２の記憶手段上に展開するチェックデータ抽出ステップと、
前記第２の記憶手段上に展開されたコア、サブチップ用の初期スタティックノイズチェックデータを前記第１の記憶手段上に展開されたチップ上配置情報に基づきコア、サブチップ用加工スタティックノイズチェックデータに変換して第３の記憶手段に記憶するチップ上配置情報変換ステップと、
前記チップデータベースからチップ上配線情報を読み出し第４の記憶手段上に展開するチップ配線切り出しステップと、
前記第３の記憶手段上に記憶されたコア、サブチップ用加工スタティックノイズチェックデータと前記第４の記憶手段上に展開されたチップ上配線情報とを参照してチップ上配線データを切り出し、前記サブチップ用加工スタティックノイズチェックデータに追加してコア、サブチップ用完成スタティックノイズチェックデータチップを生成するチップ上上配線情報追加ステップと、
をコンピュータに実行させることを特徴とするスタティックノイズチェックデータ作成プログラム。
【００５６】
（付記１６）前記チップ上配置情報変換ステップは、配置・配線情報がコア、サブチップデータベースに格納されている前記１つのコアの配置・配線情報を、配置・配線情報がコア、サブチップデータベースに格納されていないコアのチップ上配置情報に基づいて当該配置・配線情報がコア、サブチップデータベースに格納されていないコアのコア、サブチップ用加工スタティックノイズチェックデータに変換することを特徴とする付記１５記載のスタティックノイズチェックデータ作成プログラム。
【００５７】
（付記１７）コンピュータを、チップレベル、コアレベル、サブチップレベル等の複数の階層を有し同一のサブチップから構成される複数のコアを備えたＬＳＩの階層設計におけるスタティックノイズチェックデータ作成装置であってチップレベルの配置・配線情報を格納するチップデータベースとコア、サブチップレベルの配置・配線情報を格納するコア、サブチップデータベースであって同一のサブチップから構成される複数のコアに対しては１つのコアの配置・配線情報のみを格納するコア、サブチップデータベースとを備えたスタティックノイズチェックデータ作成装置として動作させるためのスタティックノイズチェックデータ作成プログラムにおいて、
前記チップデータベースからチップ上の配置情報を読み出し第１の記憶手段上に展開するチップ情報作成ステップと、
前記コア、サブチップデータベースからコア、サブチップ用の初期スタティックノイズチェックデータを読み出し第２の記憶手段上に展開するチェックデータ抽出ステップと、
前記第２の記憶手段上に展開されたコア、サブチップ用の初期スタティックノイズチェックデータを前記第１の記憶手段上に展開されたチップ上配置情報に基づきコア、サブチップ用加工スタティックノイズチェックデータに変換して第３の記憶手段に記憶するチップ上配置情報変換ステップと、
前記チップデータベースからチップ用の初期スタティックノイズチェックデータを読み出し第４の記憶手段上に展開する第２のチェックデータ抽出ステップと、
前記第３の記憶手段に記憶された前記コア、サブチップ用加工スタティックノイズチェックデータを前記第４の記憶手段上に展開されたチップ用の初期スタティックノイズチェックデータに追加してチップ用完成スタティックノイズチェックデータを生成するコア、サブチップ配線情報追加ステップと、
をコンピュータに実行させることを特徴とするスタティックノイズチェックデータ作成プログラム。
【００５８】
（付記１８）前記チップ上配置情報変換ステップは、配置・配線情報がコア、サブチップデータベースに格納されている前記１つのコアの配置・配線情報を、配置・配線情報がコア、サブチップデータベースに格納されていないコアのチップ上配置情報に基づいて当該配置・配線情報がコア、サブチップデータベースに格納されていないコアのコア、サブチップ用加工スタティックノイズチェックデータに変換することを特徴とする付記１７記載のスタティックノイズチェックデータ作成プログラム。
【図面の簡単な説明】
【００５９】
【図１】本発明の原理説明図である。
【図２】本発明の実施形態を適用したＬＳＩ設計の全体フロー例説明図である。
【図３】同一コアのチェックデータ作成例説明図である。
【図４】チップ上の配線データをコアその他のサブチップの外枠で切り出して格納する方式の説明図である。
【図５】チップ全体のチェックデータ作成例説明図である。
【図６】機能ブロック図（スタティックノイズチェック部分）である。
【図７】データテーブル図（スタティックノイズチェック部分）である。
【図８】各データテーブルのイメージ図及びデータフォーマット説明図である。
【図９】ＬＳＩ設計の階層化形態（４階層）の説明図である。
【図１０】従来の設計方法を示す図である。
【図１１】従来のＬＳＩ設計手法の一例の全体フロー説明図である。
【図１２】スタティックノイズチェックを行うネットパスのモデル図である。
【図１３】スタティックノイズチェックのフロー説明図である。
【符号の説明】
【００６０】
１００  チップデータベース
１１０  チップ情報作成部
１２０  チップ配線切り出し部
１３０  チェックデータ抽出部
１４０  チップ上配置情報テーブル
１５０  チップ上配線情報テーブル
１６０  チップ用初期チェックデータテーブル
１７０  コア、サブチップ配線情報追加部
１８０  チップ用完成チェックデータテーブル
１９０  チップの各ノイズ値算出部
２００  コア、サブチップデータベース
２１０  チェックデータ抽出部
２２０  チップ上配置情報変換部
２３０  チップ上配線情報追加部
２４０  コア、サブチップ用初期チェックデータテーブル
２５０  コア、サブチップ用加工チェックデータテーブル
２６０  コア、サブチップ用完成チェックデータテーブル
２９０  コア、サブチップの各ノイズ値算出部
３００  チェックデータ作成部
４００  1:1ノイズ値算出部
４１０  1:1ノイズ値判定部
４２０  1:1エラー判定部
４３０  1:2ノイズ値算出部
４４０  1:2ノイズ値判定部
４５０  1:2エラー判定部
【図６】
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【図７】
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【図９】
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【図１２】
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【図１３】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図８】
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【図１０】
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【図１１】
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