(57)【要約】【課題】  垂直方向に配列された４画素の出力回路を共通にして集積度を向上させた例はあるが、水平方向は画素と出力回路が配置されており高集積化は困難であった。特にデジタルカメラへの応用に際しては、水平・垂直両方向の画素ピッチは同じにする必要あって、垂直方向のみの高集積化ではセルのレイアウト的に不利があった。【解決手段】  ２次元格子状に配置された第１の出力回路群ＯＵＴ１１の間に、第２の出力回路群ＯＵＴ１２を挿入し、第２の出力回路群ＯＵＴ１２を第１の出力回路群ＯＵＴ１１に対して水平方向、垂直方向の繰り返しピッチの略１／２ずらした位置に配置し、市松状の出力回路配置構造としたＣＭＯＳイメージセンサ。【選択図】図１
2006005711.tif 000002
【特許請求の範囲】
【請求項１】
水平方向および垂直方向に所定の繰り返しピッチで２次元格子状に配置された複数の光電変換素子と、これらの光電変換素子の間隙部を埋めるように水平方向および垂直方向に前記所定の繰り返しピッチの整数倍の繰り返しピッチで２次元格子状に配置され、列方向に配列された前記複数個の光電変換素子を共通に読み出す第１の出力回路群と、この第１の出力回路群の間に2次元格子状に配置され、同じく列方向に配列された前記複数個の光電変換素子を共通に読み出す第２の出力回路群とを備え、この第２の出力回路群を前記第1の出力回路群に対して水平方向並びに垂直方向の繰り返しピッチを略１／２ずらした位置に配置し、市松状の出力回路配置構造としたことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記出力回路に従属する複数の画素を前記出力回路群の間隙部を埋めるように配置したことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記２次元格子状に配置された複数の光電変換素子のうち、列方向に隣接す一対の光電変換素子を、それぞれ転送ゲートを介して相互に接続することにより、前記複数の光電変換素子の２次元格子に対して２倍の垂直方向の繰り返しピッチを有する２次元格子状に配置された複数個のフローティングジャンクションを形成し、前記第１群に属する各出力回路は、前記複数個のフローティングジャンクションのうち、その２次元格子状における１列置きの列に属し、かつ、この列方向に隣接する一対のフローティングジャンクションに接続された複数個の光電変換素子の電荷を選択して出力し、一方前記第２群に属する各出力回路は、前記複数個のフローティングジャンクションのうち、その２次元格子状における残りの列に位置し、前記第1群に属する出力回路が読み出す画素列間に隣接した画素列に属する複数の光電変換素子とフローティングジャンクションとの第２群の出力回路から見た相対的な位置が第1群の出力回路から見たそれらと同様な位置関係であり、かつ、この列方向に隣接する一対のフローティングジャンクションに接続された複数個の光電変換素子の電荷を選択して出力することを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項４】
前記列方向に隣接する一対のフローティングジャンクションは相互に接続され、前記第１群あるいは第２群に属する各出力回路は、駆動トランジスタ、リセットトランジスタおよびアドレストランジスタを含み、前記一対のフローティングジャンクションは前記リセットトランジスタを介してその電位がリセットされ、前記駆動トランジスタを介して前記光電変換素子の蓄積電荷が読み出されることを特徴とする請求項３記載のＣＭＯＳイメージセンサ。
【請求項５】
前記リセットトランジスタは、前記光電変換素子の２次元格子状配列の各列に対応して配線された複数本のリセットドレイン電圧ラインの一つに接続されており、前記駆動トランジスタは、前記光電変換素子の２次元格子状配列の各列に対応して配線された複数本の信号出力ラインの一つに接続されていることを特徴とする請求項４記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
以下に従来のＣＭＯＳイメージセンサを図３並びに図４を用いて説明する。図３には１セルが２画素で形成されたＣＭＯＳイメージセンサの構成を示す。説明の都合上３×４画素のＣＭＯＳイメージセンサを例にして説明する。図において画素に対応したフォトダイオード（以下ＰＤと略す）ＰＤ１１〜ＰＤ４３は正方格子状の配置をしている。
【０００３】
この構成並びに動作を以下に説明する。ＰＤ１１にて発生し蓄積された信号電荷は、転送ゲート（以下ＴＧと略す）ＴＧ１１に転送パルスＴＧ１を印加し、ＴＧ１１下にチャネル形成（以下ＴＧを開くとの表現を使用する）することにより、フローティングジャンクション（以下ＦＪと略す）ＦＪ１１に転送され蓄積される。同様にして転送パルスＴＧ１が印加されているＴＧ１２、ＴＧ１３も開き、ＰＤ１２、ＰＤ１３の信号電荷はそれぞれＦＪ１２、ＦＪ１３に転送される。この転送に先立ってＦＪ１１、ＦＪ１２、ＦＪ１３の電位は、リセットトランジスタ（以下ＲＳと略す）ＲＳ１１、ＲＳ１２、ＲＳ１３（図示せず）のゲートにリセットパルスＲＳを印加し、リセットドレイン電圧（以下ＲＤと略す）にリセットされている。このＦＪの電圧レベルは信号電荷が流入することにより変化する。ＦＪ１１、ＦＪ１２、ＦＪ１３は駆動トランジスタ（以下Ｄと略す）Ｄ１１、Ｄ１２、Ｄ１３（図示せず）のゲートに連結されており、ＦＪ１１、ＦＪ１２、ＦＪ１３の電位変化はＤ１１、Ｄ１２、Ｄ１３下のチャネル電位の変調を引き起こす。
【０００４】
次にアドレストランジスタ（以下ＡＤと略す）のゲートにアドレスパルス（図中ＡＤＤと略されている）を印加し、ＡＤ１１、ＡＤ１２、ＡＤ１３（図示せず）を選択しＦＪ１１、ＦＪ１２、ＦＪ１３の電位変化にてチャネル電位変調されているＤ１１、Ｄ１２、Ｄ１３を信号線ＳＩＧ１を介して負荷トランジスタ（図示せず）に連結し、信号電荷に対応した信号は水平読み出し回路（図示せず）から外部に時系列的に出力される。
【０００５】
１ラインの読み出しが完了した後、ＦＪ１１、ＦＪ１２、ＦＪ１３は再度リセットトランジスタＲＳ１１、ＲＳ１２、ＲＳ１３のゲートにリセットパルスＲＳを印加し、リセットドレイン電圧にリセットされる。しかる後に転送ゲートＴＧ２１、ＴＧ２２、ＴＧ２３に転送パルスＴＧ２を印加し、ＰＤ２１、ＰＤ２２、ＰＤ２３にて発生し蓄積された信号電荷をＦＪ１１、ＦＪ１２、ＦＪ１３に転送し、以下上記動作を繰り返し１ラインの信号電荷を読み出す。次に画素列ＰＤ３１、ＰＤ３２、ＰＤ３３及び、更に次の画素列ＰＤ４１、ＰＤ４２、ＰＤ４３の信号電荷の読み出しは、ともにＦＪ２１、ＦＪ２２、ＦＪ２３を共通として使用し、上記と同じ動作を行い全画素の読み出しを行う。
【０００６】
更に集積度を上げるためのレイアウトを図４に示す。これは垂直方向に並んだ４画素の出力回路を共通にして集積度を高めたものである。以下の説明にて同じ構成は同じ記号で示す。図においてＰＤ１１、ＰＤ２１、ＰＤ３１、ＰＤ４１の電荷は順次ＴＧ１１、ＴＧ２１、ＴＧ３１、ＴＧ４１を開くことにより、２つの互いに連結されたＦＪ１１、ＪＦ１１’に流入させ、その電位変化をＤ１１、ＡＤ１１、ＲＳ１１で構成される出力回路ＯＵＴ１１にて信号線ＳＩＧ１に出力される。同時にＰＤ１２、ＰＤ２２、ＰＤ３２、ＰＤ４２の電荷は順次ＴＧ１２、ＴＧ２２、ＴＧ３２、ＴＧ４２を開くことにより２つの互いに連結されたＦＪ１２、ＦＪ１２’に流入させ、その電位変化をＤ１２、ＡＤ１２、ＲＳ１２で構成される出力回路ＯＵＴ１２にて信号線ＳＩＧ２に出力される。なお、図３、図４は特許文献１にて公知な構成である。
【０００７】
ところで、図３、図４に示す従来の構成図において、上下２、４画素のフォトダイオードＰＤを共通のフローティングジャンクションＦＪにて読み出すため高集積化に向くという効果があるものの、この高集積化は垂直方向に有効ではあるが、水平方向は画素と出力回路が配置されていて、高集積化は困難になる。特にデジタルカメラへの応用の際は、水平、垂直両方向の画素ピッチは同じにする必要があり、垂直方向のみの高集積化はセルのレイアウト的に不利となる問題点があった。また、水平方向は出力回路の部分に相当した水平方向の画素間の情報を拾うことはできない。
【特許文献１】米国特許第６０９１４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記課題を解決するためになされたもので、水平方向並びに垂直方向のいずれの方向に対しても高集積化を達成するＣＭＯＳイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施例に係るＣＭＯＳイメージセンサは、水平方向および垂直方向に所定の繰り返しピッチで２次元格子状に配置された複数の光電変換素子と、これらの光電変換素子の間隙部を埋めるように水平方向および垂直方向に前記所定の繰り返しピッチの整数倍の繰り返しピッチで２次元格子状に配置され、列方向に配列された前記複数個の光電変換素子を共通に読み出す第１の出力回路群と、この第１の出力回路群の間に2次元格子状に配置され、同じく列方向に配列された前記複数個の光電変換素子を共通に読み出す第２の出力回路群とを備え、この第２の出力回路群を前記第1の出力回路群に対して水平方向並びに垂直方向の繰り返しピッチを略１／２ずらした位置に配置し、市松状の出力回路配置構造としたことを特徴とするものである。
【発明の効果】
【００１０】
上記態様の本発明によれば、水平方向並びに垂直方向のいずれの方向に対しても高集積化を達成するＣＭＯＳイメージセンサが得られる。
【発明を実施するための最良の形態】
【００１１】
以下に本発明に係わる実施形態を図を参照して説明する。図１には本発明に係わるＣＭＯＳイメージセンサであって、図４に示した４画素１セル方式の構成を示す。本発明では、出力回路ＯＵＴ１１〜ＯＵＴ２４（ＯＵＴ１２は図示せず、ＯＵＴ１４，２４は図２参照）において、第１の出力回路群ＯＵＴ１１、ＯＵＴ１３、ＯＵＴ２１、ＯＵＴ２３と、第２の出力回路群ＯＵＴ１２、ＯＵＴ１４、ＯＵＴ２２、ＯＵＴ２４がそれぞれ水平、垂直方向に略１／２のピッチで配置され、いわゆる市松状に配置された出力回路構成を持つことが特徴である。
【００１２】
すなわち、第１の出力回路群ＯＵＴ１１、ＯＵＴ１３、ＯＵＴ２１、ＯＵＴ２３と第２の出力回路群ＯＵＴ１２、ＯＵＴ１４、ＯＵＴ２２、ＯＵＴ２４との関係を更に説明する。例えば第２群の出力回路ＯＵＴ２２は、水平方向において第１の出力回路群のＯＵＴ１１とＯＵＴ１３の中間の位置であって、かつ垂直方向において第１の出力回路群のＯＵＴ１１とＯＵＴ２１の中間の位置に配置されている。換言すれば、第２の各出力回路群は第１の出力回路群の水平方向並びに垂直方向の繰り返しピッチの略１／２だけずれた位置に配置されている。この結果、第２の出力回路群のＯＵＴ２２と第１の出力回路群のＯＵＴ１１、１３，２１，２３とによっていわゆる市松状の配置構造が形成されることになる。この結果、水平方向並びに垂直方向の両方向において高集積化を達成することが可能となった。
【００１３】
１セルの構成を詳細に説明すると、出力回路ＯＵＴ１１にはフォトダイオード群ＰＤ１１、ＰＤ２１、ＰＤ３１、ＰＤ４１が対応し、それぞれのフォトダイオードに隣接して読み出しゲートＴＧ１１、ＴＧ２１、ＴＧ３１、ＴＧ４１が配置されており、それぞれフローティングジャンクションＦＪ１１、ＦＪ１１’に信号電荷を転送する。フローティングジャンクションＦＪ１１、ＦＪ１１’は互いに電気的に結合され、出力回路ＯＵＴ１１の駆動トランジスタゲートＤ１１と、リセットトランジスタＲＳ１１のソースに連結されている。また、出力回路ＯＵＴ１１にはアドレストランジスタＡＤ１１が接続されている。
【００１４】
第１の出力回路群ＯＵＴ１１、ＯＵＴ１３、ＯＵＴ２１、ＯＵＴ２３には、フォトダイオード群ＰＤ１１、ＰＤ２１、ＰＤ３１、ＰＤ４１と、ＰＤ１３、ＰＤ２３、ＰＤ３３、ＰＤ４３と、ＰＤ５１、ＰＤ６１、ＰＤ７１、ＰＤ８１と、ＰＤ５３、ＰＤ６３、ＰＤ７３、ＰＤ８３とがそれぞれ対応している。また、それぞれのフォトダイオードに隣接した読み出しゲートＴＧ１１、ＴＧ１３、ＴＧ２３、ＴＧ３１、ＴＧ３３、ＴＧ５１、ＴＧ５３、ＴＧ６１、ＴＧ６３、ＴＧ７１、ＴＧ７３、ＴＧ８１、ＴＧ８３とフローティングジャンクションＦＪ１１、ＦＪ１３、ＦＪ１１’、ＦＪ１３’、ＦＪ２１、ＦＪ２３、ＦＪ２１’、ＦＪ２３’とが対応している。
【００１５】
一方第２の出力回路群ＯＵＴ１２、ＯＵＴ１４、ＯＵＴ２２、ＯＵＴ２４には、フォトダイオード群ＰＤ１２、ＰＤ２２と、ＰＤ１４、ＰＤ２４と、ＰＤ３２、ＰＤ４２、ＰＤ５２、ＰＤ６２と、ＰＤ３４、ＰＤ４４、ＰＤ５４、ＰＤ６４（図示せず）とがそれぞれ対応している。それぞれのフォトダイオードに隣接した読み出しゲートＴＧ１２、ＴＧ１４、ＴＧ３２、ＴＧ３４、ＴＧ４２、ＴＧ４４、ＴＧ５２、ＴＧ５４とフローティングジャンクションＦＪ１２、ＦＪ１２’、ＦＪ１４、ＦＪ１４’、ＦＪ２２、ＦＪ２４、ＦＪ２２’、ＦＪ２４’とが対応している。
【００１６】
図１のＣＭＯＳイメージセンサの動作としては、図３、図４とほぼ同じであるが、出力回路が市松状に配置されていることにより、読み出し方の違いが出てくる。例としてＴＧ３がオンされた場合の一水平ライン上の画素ＰＤ３１、ＰＤ３２、ＰＤ３３の読み出し方につき説明する。画素ＰＤ３１、ＰＤ３２、ＰＤ３３に蓄積された信号電荷は、ＴＧ３がオンされるとＦＪ１１’、ＦＪ２２、ＦＪ１３’に転送される。転送に先立ちＦＪ１１’、ＦＪ２２、ＦＪ１３’は、ＲＳ１、ＲＳ２にＲＳパルスを印加し、ＲＳ１１、ＲＳ２２、ＲＳ１３をオンすることにより、ＲＳドレイン電圧とし、ＲＳ１、ＲＳ２をオフしてフローティング状態にしておく必要がある。
【００１７】
信号電荷はＦＪ１１’、ＦＪ２２、ＦＪ１３’の電位を変化させ、それぞれが連結されている駆動トランジスタゲートＤ１１、Ｄ２２、Ｄ１３の電位を変調する。出力回路ＯＵＴ１１、ＯＵＴ２２、ＯＵＴ１３を働かせるため、アドレス配線ＡＤＤ１、ＡＤＤ２にアドレスパルスを印加しアドレストランジスタＡＤＤ１１、ＡＤＤ２２、ＡＤＤ１３をオンする。信号は信号線ＳＩＧ１、ＳＩＧ２、ＳＩＧ３を介して出力される。図１において、１繰り返し単位は、水平方向は２画素（２Ｐｈ）、垂直方向は４画素（４Ｐｖ）単位となる。ここでＰｈ、Ｐｖは平均化された画素ピッチである。
【００１８】
図２は、図１に示す本発明の具体的な構成図である。図１と同じ構成要素は同じ符号にて示してある。図２において１出力回路（例えばＯＵＴ１１）に属する垂直方向に並んだ４画素（ＰＤ１１、ＰＤ２１、ＰＤ３１、ＰＤ４１）において、ＰＤ１１、ＰＤ４１の水平方向の位置とＰＤ２１、ＰＤ３１の水平方向の位置は多少ずれている。これは出力回路が市松状に配置され、その隙間を埋めるようにフォトダイオードが配置されているためである。他の構成、動作は図１と同じである。
【００１９】
このように、本発明の一実施例に係わるＣＭＯＳイメージセンサにおいては、第１及び第２の出力回路群から構成される市松状の出力回路配列では、水平方向には１出力回路に対して２画素が配置されており、従来の１出力回路あたり１画素の構成と比較すると、１画素あたりの出力回路数が半分になる。これにより水平方向の集積度が向上する。なお、垂直方向は従来と同様の画素数と配線本数であり、水平、垂直のバランスがよい画素配置が可能となり、高集積化や性能改善に有効である。また、全画素の両側に信号線及び出力回路配線が垂直方向に伸びており、水平方向の遮光性が向上する。
【００２０】
上記説明は４画素１セル構造の実施例であったが、本発明は２画素１セル、他の６画素１セル、８画素１セルでも同じように実施可能である。また、出力回路が市松状にあることによる画素配列の不規則性は、各画素の集光率を向上するために通常形成されるマイクロレンズを等間隔に並べ、画素のフォトダイオードに対応した開口部への集光位置をずらすことにより補正が可能である。また、マイクロレンズと画素のフォトダイオードの間にあり、光路の変更を行う層内レンズを形成することにより更に補正してもよい。
【００２１】
また、本発明に係わるＣＭＯＳイメージセンサにあっては、出力回路が市松状であることに起因する画素配列の不規則性をマイクロレンズにて補正したことを特徴とする。
【００２２】
更に、本発明に係わるＣＭＯＳイメージセンサにあっては、出力回路が市松状であることに起因する画素配列の不規則性をマイクロレンズ及び層内レンズにて補正することを特徴とする。
【００２３】
更に、本発明に係わるＣＭＯＳイメージセンサにあっては、転送ゲートは光電変換素子の２次元格子状配列の各行に対応して配線された複数本の転送ラインにより開閉制御され、前記複数個のフローティングジャンクションに前記光電変換素子の電荷を転送することを特徴とする。
【００２４】
更に、本発明に係わるＣＭＯＳイメージセンサにあっては、リセットトランジスタは光電変換素子の２次元格子状配列の複数行毎に配線された複数本のリセットラインの一つに接続されており、アドレストランジスタは光電変換素子の２次元格子状配列の複数行毎に配線された複数本のアドレスラインの一つに接続されていることを特徴とする。
【００２５】
更に、本発明に係わるＣＭＯＳイメージセンサにあっては、アドレストランジスタおよび駆動トランジスタはリセットドレイン電圧ラインおよび前記信号出力ライン間に直列に接続されていることを特徴とする。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態に係わるＣＭＯＳイメージセンサを示す構成図。
【図２】本発明の実施形態に係わるＣＭＯＳイメージセンサの具体的なパターンを示す図。
【図３】従来の２画素１セルのＣＭＯＳイメージセンサを示す構成図。
【図４】従来の４画素１セルのＣＭＯＳイメージセンサを示す構成図。
【符号の説明】
【００２７】
ＯＵＴ…出力回路
ＯＵＴ１１、１３、２１、２３…第１の出力回路群
ＯＵＴ１２、１４、２２、２４…第２の出力回路群
ＰＤ…フォトダイオード
ＴＧ…転送ゲート
ＦＪ…フローティングジャンクション
ＲＳ…リセットトランジスタ
ＲＤ…リセットドレイン電圧
Ｄ…駆動トランジスタ
ＡＤ…アドレストランジスタ
ＡＤＤ…アドレス配線
ＳＩＧ…信号線  
【図１】
2006005711.tif 000003
【図２】
2006005711.tif 000004
【図３】
2006005711.tif 000005
【図４】
2006005711.tif 000006