(57)【要約】【課題】  従来、ＳＲＡＭの初期化を行うためには、ソフトウエア処理もしくはイニシャライズ回路内蔵ＳＲＡＭが必要である。【解決手段】  オートリセット信号３０２の発生中にリングオシレータ１０５からのクロックによりアドレスをインクリメント出力するアドレスインクリメント回路１０６と、ＳＲＡＭの最終アドレス設定回路１０７と、回路１０６と回路１０７のアドレスの一致を検出する一致回路１０８と、オートリセット信号３０２の発生に応答してＳＲＡＭの初期化有効信号３０４をイネーブルにし、一致回路１０８での一致検出に応答してディスエーブルにするための回路と、初期化有効信号３０４がイネーブルのときに回路１０６のアドレスを、ディスエーブルのときにＣＰＵ１１３のアドレスをセレクトして出力する選択回路１１０と、初期化有効信号３０４がイネーブルのときにＳＲＡＭ１１４に書き込むデータを０に固定する回路１１１とを備える。【選択図】  図１
2006053674.tif 000002
【特許請求の範囲】
【請求項１】
オートリセット信号の発生中にリングオシレータから供給されるクロックを入力するたびにアドレスをインクリメントして出力するアドレスインクリメント回路と、
ＳＲＡＭの最終アドレスが予め設定された最終アドレス設定回路と、
前記アドレスインクリメント回路から出力されるアドレスと前記最終アドレス設定回路に設定された最終アドレスとを比較し、両者の一致を検出する一致回路と、
前記オートリセット信号の発生に応答してＳＲＡＭの初期化有効信号をイネーブルにし、前記一致回路での一致の検出に応答して前記ＳＲＡＭの初期化有効信号をディスエーブルにする初期化有効信号発生回路と、
前記アドレスインクリメント回路から出力されるアドレスとＣＰＵからのアドレスのうち、前記ＳＲＡＭの初期化有効信号がイネーブルのときには前記アドレスインクリメント回路から出力されるアドレスをセレクトして前記ＳＲＡＭへ出力し、前記ＳＲＡＭの初期化有効信号がディスエーブルのときには前記ＣＰＵからのアドレスをセレクトして前記ＳＲＡＭへ出力するセレクト回路と、
前記ＳＲＡＭの初期化有効信号がイネーブルのときに前記アドレスインクリメント回路から順次出力されるアドレスに応じて前記ＳＲＡＭに書き込まれるデータを一定値に固定するデータ固定回路とを備えた半導体集積回路装置。
【請求項２】
リングオシレータから供給されるクロックを入力するたびにアドレスをインクリメントして出力するアドレスインクリメント回路と、
ＳＲＡＭの最終アドレスが予め設定された最終アドレス設定回路と、
前記アドレスインクリメント回路から出力されるアドレスと前記最終アドレス設定回路に設定された最終アドレスとを比較し、両者の一致を検出する一致回路と、
前記リングオシレータから供給されるクロックを分周し、リセット信号を発生する手段と、
前記リセット信号の発生に応答してＳＲＡＭの初期化有効信号をイネーブルにし、前記一致回路での一致の検出に応答して前記ＳＲＡＭの初期化有効信号をディスエーブルにする初期化有効信号発生回路と、
前記アドレスインクリメント回路から出力されるアドレスとＣＰＵからのアドレスのうち、前記ＳＲＡＭの初期化有効信号がイネーブルのときには前記アドレスインクリメント回路から出力されるアドレスをセレクトして前記ＳＲＡＭへ出力し、前記ＳＲＡＭの初期化有効信号がディスエーブルのときには前記ＣＰＵからのアドレスをセレクトして前記ＳＲＡＭへ出力するセレクト回路と、
前記ＳＲＡＭの初期化有効信号がイネーブルのときに前記アドレスインクリメント回路から順次出力されるアドレスに応じて前記ＳＲＡＭに書き込まれるデータを一定値に固定するデータ固定回路とを備えた半導体集積回路装置。
【請求項３】
発振入力端子と発振出力端子間に接続された帰還抵抗と、
前記帰還抵抗と並列に接続された駆動能力の高い帰還インバータ及び第１のスイッチ回路の直列回路と、
前記帰還抵抗と並列に接続された駆動能力の低い帰還インバータ及び第２のスイッチ回路の直列回路と、
オートリセット信号の発生に応答して前記第１のスイッチ回路を導通させるとともに前記第２のスイッチ回路を遮断させ、発振待ち解除信号の発生に応答して前記第１のスイッチ回路を遮断させるとともに前記第２のスイッチ回路を導通させる制御回路とを備えた半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭの初期化制御回路、または発振回路を備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路装置には、例えば特許文献１に示されたものがある。これは、アレイ上に配列されたＲＡＭセルに対してデータの書き込み／読み出しを行うＲＡＭを有する半導体集積回路装置において、電源投入時または外部回路の指示によるリセット信号ビットの書き込み時に、ＲＡＭに対して初期化信号を供給する初期化信号供給回路を設け、ＲＡＭは、初期化信号の入力時に全ＲＡＭセルを一括初期化するイニシャライズ回路を内蔵する構成にする。さらに、ＲＡＭは、初期化信号が入力される初期化モード時に、通常モードでの書き込み／読み出しに関する動作を停止する構成とし全セルの一括初期化を高速に行うことができるようにしたものである。
【０００３】
また、発振回路には、例えば特許文献２に示されたものがある。これは、発振回路の帰還インバ−タを構成するＰチャネルトランジスタとＮチャネルトランジスタをそれぞれ複数個のトランジスタの並列接続で構成し、選択信号で任意の数のトランジスタを帰還インバ−タとして動作させられるようスイッチを設けたものである。即ちこの発振回路は、帰還インバ−タとして働くトランジスタの数を選択信号によって変えることで帰還インバ−タの駆動能力を変えることができ、これによってシュミット幅を変えて発振周波数を切り換え可能なものである。
【特許文献１】特開平１１―２１３６７１号公報
【特許文献２】特開平４―２０７６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のＲＡＭにイニシャライズ回路を内蔵する構成の場合、ＳＲＡＭの初期化にはイニシャライズ回路内蔵ＳＲＡＭが必要である。イニシャライズ回路を内蔵したＳＲＡＭは、回路規模が増大し、コストアップにつながる。
【０００５】
また、上記の発振回路の構成では、自動的に帰還インバ−タの駆動能力を変更することは出来ない。
【０００６】
本発明の目的は、イニシャライズ回路内蔵ＳＲＡＭを必要とせず、自動的にＳＲＡＭの初期化を行うことができる半導体集積回路装置を提供することである。
【０００７】
また、本発明の目的は、発振回路の帰還インバ−タの駆動能力を自動的に変更することができる半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の半導体集積回路装置は、オートリセット信号の発生中にリングオシレータから供給されるクロックを入力するたびにアドレスをインクリメントして出力するアドレスインクリメント回路と、ＳＲＡＭの最終アドレスが予め設定された最終アドレス設定回路と、アドレスインクリメント回路から出力されるアドレスと最終アドレス設定回路に設定された最終アドレスとを比較し、両者の一致を検出する一致回路と、オートリセット信号の発生に応答してＳＲＡＭの初期化有効信号をイネーブルにし、一致回路での一致の検出に応答してＳＲＡＭの初期化有効信号をディスエーブルにする初期化有効信号発生回路と、アドレスインクリメント回路から出力されるアドレスとＣＰＵからのアドレスのうち、ＳＲＡＭの初期化有効信号がイネーブルのときにはアドレスインクリメント回路から出力されるアドレスをセレクトしてＳＲＡＭへ出力し、ＳＲＡＭの初期化有効信号がディスエーブルのときにはＣＰＵからのアドレスをセレクトしてＳＲＡＭへ出力するセレクト回路と、ＳＲＡＭの初期化有効信号がイネーブルのときにアドレスインクリメント回路から順次出力されるアドレスに応じてＳＲＡＭに書き込まれるデータを一定値に固定するデータ固定回路とを備えている。
【０００９】
この構成によれば、オートリセット信号の発生に応答してＳＲＡＭの初期化有効信号を発生（イネーブル）し、このＳＲＡＭの初期化有効信号がイネーブル中にＳＲＡＭの全アドレスに一定値のデータを書き込んでＳＲＡＭの初期化を行うことができ、全アドレスへの一定値のデータの書き込みが終了するとともに初期化有効信号がディスエーブルになる。したがって、従来のようにＳＲＡＭにイニシャライズ回路を内蔵することなく、ＳＲＡＭの初期化が可能になる。また、イニシャライズ回路を内蔵する必要がないので、少ないゲート規模（カウンタ、最終アドレス設定回路、一致回路など）でＳＲＡＭをイニシャライズ可能であり、従ってコストダウン可能である。
【００１０】
本発明の第２の半導体集積回路装置は、リングオシレータから供給されるクロックを入力するたびにアドレスをインクリメントして出力するアドレスインクリメント回路と、ＳＲＡＭの最終アドレスが予め設定された最終アドレス設定回路と、アドレスインクリメント回路から出力されるアドレスと最終アドレス設定回路に設定された最終アドレスとを比較し、両者の一致を検出する一致回路と、リングオシレータから供給されるクロックを分周し、リセット信号を発生する手段と、リセット信号の発生に応答してＳＲＡＭの初期化有効信号をイネーブルにし、一致回路での一致の検出に応答してＳＲＡＭの初期化有効信号をディスエーブルにする初期化有効信号発生回路と、アドレスインクリメント回路から出力されるアドレスとＣＰＵからのアドレスのうち、ＳＲＡＭの初期化有効信号がイネーブルのときにはアドレスインクリメント回路から出力されるアドレスをセレクトしてＳＲＡＭへ出力し、ＳＲＡＭの初期化有効信号がディスエーブルのときにはＣＰＵからのアドレスをセレクトしてＳＲＡＭへ出力するセレクト回路と、ＳＲＡＭの初期化有効信号がイネーブルのときにアドレスインクリメント回路から順次出力されるアドレスに応じてＳＲＡＭに書き込まれるデータを一定値に固定するデータ固定回路とを備えている。
【００１１】
この構成によれば、リセット信号の発生に応答してＳＲＡＭの初期化有効信号を発生（イネーブル）し、このＳＲＡＭの初期化有効信号がイネーブル中にＳＲＡＭの全アドレスに一定値のデータを書き込んでＳＲＡＭの初期化を行うことができ、全アドレスへの一定値のデータの書き込みが終了するとともに初期化有効信号がディスエーブルになる。したがって、従来のようにＳＲＡＭにイニシャライズ回路を内蔵することなく、ＳＲＡＭの初期化が可能になる。また、イニシャライズ回路を内蔵する必要がないので、少ないゲート規模（カウンタ、最終アドレス設定回路、一致回路など）でＳＲＡＭをイニシャライズ可能であり、従ってコストダウン可能である。
【００１２】
本発明の第３の半導体集積回路装置は、発振入力端子と発振出力端子間に接続された帰還抵抗と、帰還抵抗と並列に接続された駆動能力の高い帰還インバータ及び第１のスイッチ回路の直列回路と、帰還抵抗と並列に接続された駆動能力の低い帰還インバータ及び第２のスイッチ回路の直列回路と、オートリセット信号の発生に応答して第１のスイッチ回路を導通させるとともに第２のスイッチ回路を遮断させ、発振待ち解除信号の発生に応答して第１のスイッチ回路を遮断させるとともに第２のスイッチ回路を導通させる制御回路とを備えている。
【００１３】
この構成によれば、駆動能力の高、低い帰還インバータを内蔵する発振回路において、オートリセット信号の発生を検知し、駆動能力の高い帰還インバータを駆動し、発振安定待ち解除信号により駆動能力の低い帰還インバータに自動的に切り替えることができる。また、これにより発振安定後は帰還インバータの電流能力を下げ、マイコン動作時の低消費電力化を実現することができる。
【発明の効果】
【００１４】
本発明の第１、第２の半導体集積回路装置によれば、ＳＲＡＭにイニシャライズ回路を内蔵することなく、またソフトウエア処理を必要とせずに電源立ち上げ時に自動的にＳＲＡＭを初期化可能である。
【００１５】
本発明の第３の半導体集積回路装置によれば、発振安定後に発振回路内帰還インバータの能力を自動的に低減することで低消費電力化が可能である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の第１の実施形態について、図１〜図３を用いて説明する。
【００１７】
図１は本発明の第１の実施形態における半導体集積回路装置の構成を示すブロック図である。図１において、１００はＭＣＵマイクロプロセッサ（半導体集積回路装置）、１０１は外部リセット信号、１０２は内部リセット信号、１０３はソフトウエアリセット信号、１０５はクロック生成回路であるリングオシレータ、１０６はアドレスインクリメント回路、１０７は最終アドレス設定回路、１０８はアドレス一致回路、１０９はＳＲＡＭ初期化有効信号生成ＦＦ（フリップフロップ）、１１０はメモリアドレスバス信号選択回路、１１１はデータバスをオール０に設定する回路、１１３はＳＲＡＭ制御信号を生成するＣＰＵ、１１４はＳＲＡＭ、１１５はメモリアドレスバス信号、１１６はメモリデータバス信号、１１７はメモリ制御信号（アドレス有効信号）、１１８はメモリ制御信号（リード・ライト有効信号）、１１９はメモリ制御信号（データストローブ信号）、１２０はＳＲＡＭ初期化有効信号生成ＦＦ１０９の出力信号、１２１、１２２はインバータ回路、１２３、１２４、１２５はＡＮＤ回路、３０２はオートリセット信号、３０４はＳＲＡＭ初期化有効信号である。
【００１８】
図２はＳＲＡＭ制御信号のモード表を示す。
【００１９】
図３はＳＲＡＭ初期化時のタイミングチャートを示す。
【００２０】
以上の構成における本実施形態における動作を説明する。
【００２１】
まず図３の電源電圧３０１が立ち上がり（電源ＯＮ）、オートリセット信号３０２が“Ｌ”（ローレベル）から“Ｈ”（ハイレベル）に立ち上がる。リングオシレータ１０５からクロックがＡＮＤ回路１２３を介して供給され、アドレスインクリメント回路１０６がアドレスインクリメント動作を行う。最終アドレス設定回路１０７にはＳＲＡＭ１１４の最終アドレスが予め設定されている。一致回路１０８は、アドレスインクリメント回路１０６の出力と最終アドレス設定回路１０７の設定値とを比較し、不一致の場合は“Ｌ”を、一致すると“Ｈ”を出力する。
【００２２】
ＳＲＡＭ初期化有効信号生成ＦＦ１０９は、電源投入（電源ＯＮ）後、オートリセット信号３０２が“Ｈ”に立ち上がったときは“Ｌ”の出力信号１２０で、その後、一致回路１０８から“Ｈ”が出力されると“Ｈ”の出力信号１２０となる。その結果、ＡＮＤ回路１２４から出力されるＳＲＡＭ初期化有効信号３０４は、オートリセット信号３０２の発生に応答して“Ｈ”になり、一致回路１０８での一致の検出に応答して“Ｌ”になる。
【００２３】
図３のＳＲＡＭ初期化有効信号３０４が“Ｈ”であるＴ０期間にＳＲＡＭの初期化を行う。
【００２４】
このＴ０期間では、インバータ回路１２２を介したＳＲＡＭ初期化有効信号３０４の反転信号（“Ｌ”）により、メモリアドレスバス信号選択回路１１０では、ＣＰＵ１１３のアドレスバス出力とアドレスインクリメント回路１０６の出力のうち、アドレスインクリメント回路１０６の出力を選択し、ＳＲＡＭ１１４に供給する。なお、インバータ回路１２２を介したＳＲＡＭ初期化有効信号３０４の反転信号が“Ｈ”の場合には、メモリアドレスバス信号選択回路１１０は、ＣＰＵ１１３のアドレスバス出力を選択し、ＳＲＡＭ１１４に供給する。
【００２５】
また、Ｔ０期間では、ＳＲＡＭ初期化有効信号３０４の反転信号（“Ｌ”）により、データバス信号１１６には回路１１１によりＡＬＬ０データが設定され、メモリ制御信号１１７、１１８、１１９はアクティブＬに設定される。
【００２６】
すなわちＳＲＡＭ１１４に対して、アドレスインクリメント回路１０６から順次出力されるアドレスに応じた領域に順次０データが書き込まれる。アドレスインクリメント回路１０６の出力が最終アドレスになると、ＳＲＡＭ１１４の最終アドレスに０データが書き込まれる一方、一致回路１０８で一致が検出されてＳＲＡＭ初期化有効信号３０４が“Ｌ”となり、初期化を終了する。したがって、ＳＲＡＭ１１４に対して、全領域にＡＬＬ０データが書き込まれると、初期化が終了し、ＣＰＵ１１３による制御が可能となる（ＣＰＵ１１３から出力されるメモリアドレスバス信号、メモリデータバス信号、メモリ制御信号（アドレス有効信号、リード・ライト有効信号、データストローブ信号）が有効となる。）
また外部リセット信号１０１、ソフトウエアリセット信号１０３により内部リセット信号１０２が発生する。この場合、ＳＲＡＭの初期化動作は行われないため電源ＯＮ状態ではデータは保持される。
【００２７】
以上のように、本実施形態によれば、従来のようにＳＲＡＭにイニシャライズ回路を内蔵することなく、電源投入後に自動的にＳＲＡＭの初期化が可能になる。また、イニシャライズ回路を内蔵する必要がないことから、少ないゲート規模（カウンタ、最終アドレス設定回路、一致回路）でＳＲＡＭをイニシャライズすることができ、従ってコストダウン可能である。
【００２８】
次に本発明の第２の実施形態について、図４〜図５を用いて説明する。
【００２９】
図４は本発明の第２の実施形態における半導体集積回路装置の構成を示すブロック図である。図４において、４００はＭＣＵマイクロプロセッサ（半導体集積回路装置）、４０１は外部リセット信号、４０２は内部リセット信号、４０３はソフトウエアリセット信号、４０４はリセット信号生成回路、４０５はＳＲＡＭ初期化有効信号生成ＦＦ、４０６は分周回路、４０７はアドレスインクリメント回路、４０８はクロック生成回路であるリングオシレータ、４０９は最終アドレス設定回路、４１０はアドレス一致回路、４１１はメモリアドレスバス信号選択回路、４１２はメモリアドレスバス信号、４１３はＳＲＡＭ、４１４はＳＲＡＭ制御信号を生成するＣＰＵ、４１５はデータバスをオール０に設定する回路、４１６はメモリデータバス信号、４１７はメモリ制御信号（アドレス有効信号）、４１８はメモリ制御信号（リード・ライト有効信号）、４１９はメモリ制御信号（データストローブ信号）、４２０は遅延回路、４２１、４２２はインバータ回路、４２３はＯＲ回路、４２４はＡＮＤ回路、５０３はリセット信号生成回路４０４の出力であるリセット信号、５０５はＳＲＡＭ初期化有効信号生成ＦＦ１０９の出力であるＳＲＡＭ初期化有効信号である。
【００３０】
本実施形態におけるＳＲＡＭ制御信号のモード表も図２で示される。
【００３１】
図５はＳＲＡＭ初期化時のタイミングチャートを示す。図４の半導体集積回路装置は、図５のタイミング図のように動作する。
【００３２】
以上の構成における本実施形態における動作を説明する。
【００３３】
まず図５の電源電圧５００が立ち上がり（電源ＯＮ）、リングオシレータ４０８からクロック５０１が供給され、分周回路４０６で分周された分周クロック信号５０２はリセット信号生成回路４０４とＳＲＡＭ初期化有効信号生成ＦＦ４０５へ入力される。分周クロック信号５０２がリセット信号生成回路４０４に入力されるとリセット信号５０３が生成される。
【００３４】
リングオシレータ１０５からのクロック５０１によりアドレスインクリメント回路４０７がアドレスインクリメント動作を行う。最終アドレス設定回路４０９にはＳＲＡＭ４１３の最終アドレスが予め設定されている。一致回路４１０は、アドレスインクリメント回路４０７の出力と最終アドレス設定回路４０９の設定値とを比較し、不一致の場合は“Ｌ”を、一致すると“Ｈ”を出力する。
【００３５】
ＳＲＡＭ初期化有効信号生成ＦＦ４０５によりＳＲＡＭ初期化有効信号５０５を生成する。
【００３６】
図５のＳＲＡＭ初期化有効信号５０５が“Ｈ”であるＴ１期間にＳＲＡＭの初期化を行う。
【００３７】
このＴ１期間では、インバータ回路４２２を介したＳＲＡＭ初期化有効信号５０５の反転信号（“Ｌ”）により、メモリアドレスバス信号選択回路４１１では、ＣＰＵ４１４のアドレスバス出力とアドレスインクリメント回路４０７の出力のうち、アドレスインクリメント回路４０７の出力を選択し、ＳＲＡＭ４１３に供給する。なお、インバータ回路４２２を介したＳＲＡＭ初期化有効信号５０５の反転信号が“Ｈ”の場合には、メモリアドレスバス信号選択回路４１１は、ＣＰＵ４１４のアドレスバス出力を選択し、ＳＲＡＭ４１３に供給する。
【００３８】
また、Ｔ１期間では、ＳＲＡＭ初期化有効信号５０５の反転信号（“Ｌ”）により、データバス信号１１６には回路４１５によりＡＬＬ０データが設定され、メモリ制御信号４１７、４１８、４１９はアクティブＬに設定される。
【００３９】
すなわちＳＲＡＭ４１３に対して、アドレスインクリメント回路４０７から順次出力されるアドレスに応じた領域に順次０データが書き込まれる。アドレスインクリメント回路４０７の出力が最終アドレスになると、ＳＲＡＭ４１３の最終アドレスに０データが書き込まれる一方、一致回路１０８で一致が検出されてＳＲＡＭ初期化有効信号５０５が“Ｌ”となり、初期化を終了する。したがって、ＳＲＡＭ４１３に対して、全領域にＡＬＬ０データが書き込まれると、初期化が終了し、ＣＰＵ４１４による制御が可能となる（ＣＰＵ４１４から出力されるメモリアドレスバス信号、メモリデータバス信号、メモリ制御信号（アドレス有効信号、リード・ライト有効信号、データストローブ信号）が有効となる。）
また、外部リセット信号４０１、ソフトウエアリセット信号４０３により内部リセット信号４０２が発生する。この場合、ＳＲＡＭの初期化動作は行われないため電源ＯＮ状態ではデータは保持される。
【００４０】
以上のように、本実施形態によれば、従来のようにＳＲＡＭにイニシャライズ回路を内蔵することなく、電源投入後に自動的にＳＲＡＭの初期化が可能になる。また、イニシャライズ回路を内蔵する必要がないことから、少ないゲート規模（カウンタ、最終アドレス設定回路、一致回路）でＳＲＡＭをイニシャライズすることができ、従ってコストダウン可能である。
【００４１】
次に本発明の第３の実施形態について、図６〜図７を用いて説明する。
【００４２】
図６は本発明の第３の実施形態における半導体集積回路装置の構成を示すブロック図である。図６において、６００はＭＣＵマイクロプロセッサ（半導体集積回路装置）、６０１は外部リセット信号、６０２は内部リセット信号、６０３はソフトウエアリセット信号、６０５は帰還インバータ能力切り換え信号生成ＦＦ（フリップフロップ）、６０７は発振回路の帰還抵抗、６０８は駆動能力大の帰還インバータ、６０９は駆動能力小の帰還インバータ、６１０は駆動能力大の帰還インバータ６０８の選択回路、６１１は駆動能力小の帰還インバータ６０９の選択回路、６１２、６１３はインバータ回路、６１４、６１５はＡＮＤ回路、７０２はオートリセット信号、７０３は発振安定待ち解除信号、７０４は帰還インバータ能力切り換え信号である。ＯＳＣＩは発振端子の入力端子、ＯＳＣＯとは発振端子の出力端子である。
【００４３】
なお、発振安定待ち解除信号７０３は、ＭＣＵマイクロプロセッサ６００に内蔵されているＣＰＵの発振安定待ちカウンタから発振が安定したことを検知すると発生する。
【００４４】
図７は帰還インバータ能力切り換え時のタイミングチャートを示す。
【００４５】
以上の構成における本実施形態における動作を説明する。
【００４６】
まず図７の電源電圧７０１が立ち上がり（電源ＯＮ）、オートリセット信号７０２が“Ｌ”から“Ｈ”に立ち上がる。
【００４７】
帰還インバータ能力切り換え信号生成ＦＦ６０５は、電源投入（電源ＯＮ）後、オートリセット信号７０２が“Ｈ”に立ち上がったときは“Ｌ”の出力信号６１６で、その後、発振安定待ち解除信号７０３（“Ｈ”）がクロック端子に入力されると“Ｈ”の出力信号６１６となる。その結果、ＡＮＤ回路６１４から出力される帰還インバータ能力切り換え信号７０４は、オートリセット信号３０２の発生に応答して“Ｈ”になり、発振安定待ち解除信号７０３の発生に応答して“Ｌ”になる。
【００４８】
図７の帰還インバータ能力切り換え信号７０４が“Ｈ”であるＴ０期間には駆動能力大のインバータ６０８を選択回路６１０により選択する。帰還インバータ能力切り換え信号７０４が時刻Ｄ以降の“Ｌ”になると駆動能力小のインバータ６０９を選択回路６１１により選択する。
【００４９】
以上のように、本実施形態によれば、駆動能力の高、低い帰還インバータ６０８、６０９を内蔵する発振回路において、オートリセット信号７０２の発生を検知し、駆動能力の高い帰還インバータ６０８を駆動し、発振安定待ち解除信号７０３により駆動能力の低い帰還インバータ６０９に自動的に切り替えることができる。また、これにより発振安定後は帰還インバータで消費される電流値を下げ、マイコン動作時の低消費電力化を実現することができる。
【産業上の利用可能性】
【００５０】
本発明は、ＳＲＡＭや発振回路を内蔵した半導体集積回路装置等として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態におけるＳＲＡＭ初期化制御回路を有する半導体集積回路装置のブロック図である。
【図２】本発明の第１の実施形態におけるＳＲＡＭ制御信号モード表を示す図である。
【図３】本発明の第１の実施形態におけるＳＲＡＭ初期化時のタイミングチャートである。
【図４】本発明の第２の実施形態におけるＳＲＡＭ初期化制御回路を有する半導体集積回路装置のブロック図である。
【図５】本発明の第２の実施形態におけるＳＲＡＭ初期化時のタイミングチャートである。
【図６】本発明の第３の実施形態における発振回路を有する半導体集積回路装置のブロック図である。
【図７】本発明の第３の実施形態における帰還インバータ能力切り換え時のタイミングチャートである。
【符号の説明】
【００５２】
１００  ＭＣＵマイクロプロセッサ
１０１  外部リセット信号
１０２  内部リセット信号
１０３  ソフトウエアリセット信号
１０５  リングオシレータ
１０６  アドレスインクリメント回路
１０７  最終アドレス設定回路
１０８  アドレス一致回路
１０９  ＳＲＡＭ初期化有効信号生成ＦＦ
１１０  メモリアドレスバス信号選択回路
１１１  データバスをオール０に設定する回路
１１３  ＣＰＵ
１１４  ＳＲＡＭ
１１５  メモリアドレスバス信号
１１６  メモリデータバス信号
１１７  メモリ制御信号（アドレス有効信号）
１１８  メモリ制御信号（リード・ライト有効信号）
１１９  メモリ制御信号（データストローブ信号）
１２０  ＳＲＡＭ初期化有効信号生成ＦＦ１０９の出力信号
１２１、１２２はインバータ回路
１２３、１２４、１２５  ＡＮＤ回路
３０１  電源電圧
３０２  オートリセット信号
３０３  発振安定待ち解除信号
３０４  ＳＲＡＭ初期化有効信号
４００  ＭＣＵマイクロプロセッサ
４０１  外部リセット信号
４０２  内部リセット信号
４０３  ソフトウエアリセット信号
４０４  リセット信号生成回路
４０５  ＳＲＡＭ初期化有効信号生成ＦＦ
４０６  分周回路
４０７  アドレスインクリメント回路
４０８  リングオシレータ
４０９  最終アドレス設定回路
４１０  アドレス一致回路
４１１  メモリアドレスバス信号選択回路
４１２  メモリアドレスバス信号
４１３  ＳＲＡＭ
４１４  ＣＰＵ
４１５  データバスをオール０に設定する回路
４１６  メモリデータバス信号
４１７  メモリ制御信号（アドレス有効信号）
４１８  メモリ制御信号（リード・ライト有効信号）
４１９  メモリ制御信号（データストローブ信号）
４２０  遅延回路
４２１、４２２  インバータ回路
４２３  ＯＲ回路
４２４  ＡＮＤ回路
５００  電源電圧
５０１  リングオシレータのクロック信号
５０２  リングオシレータの分周クロック信号
５０３  リングオシレータの分周クロックから生成されたリセット信号
５０４  発振安定待ち解除信号
５０５  ＳＲＡＭ初期化有効信号
６００  ＭＣＵマイクロプロセッサ
６０１  外部リセット信号
６０２  内部リセット信号
６０３  ソフトウエアリセット信号
６０５  帰還インバータ能力切り換え信号生成ＦＦ
６０７  発振回路の帰還抵抗
６０８  駆動能力大の帰還インバータ
６０９  駆動能力小の帰還インバータ
６１０  駆動能力大の帰還インバータの選択回路
６１１  駆動能力小の帰還インバータの選択回路
６１２、６１３  インバータ回路
６１４、６１５  ＡＮＤ回路
６１６  帰還インバータ能力切り換え信号生成ＦＦの出力信号
７０１  電源電圧
７０２  オートリセット信号
７０３  発振安定待ち解除信号
７０４  帰還インバータ能力切り換え信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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