(57)【要約】【課題】半導体記憶装置におけるデータの入出力動作速度よりも入出力動作が低速な安価な試験装置を用いた場合でも、入出力動作試験が可能で試験コストを低減できる半導体記憶装置を提供する。【解決手段】データマルチプレクサ１１は、複数の入力用パラレルデータ線と複数の出力用パラレルデータ線を有し、複数の入力用パラレルデータ線に入力されたメモリコア部２から読み出されたパラレルデータを、対応する複数の出力用パラレルデータ線へそれぞれ出力する状態と、複数の入力用パラレルデータ線に入力されたパラレルデータのうちの１ビットのデータを選択して、複数の出力用パラレルデータ線へ出力する状態とを、制御信号に応じて切り換える。データマルチプレクサ１１から出力されたデータは、シフトレジスタ８、出力バッファ回路９によりシリアルデータに変換され、出力ドライブ回路１０により外部データ線対ＤＱ／ｂＤＱへ出力される。【選択図】      図１４
2006277867.tif 000002
【特許請求の範囲】
【請求項１】
アドレス信号により選択される複数のメモリセルで構成されたメモリコア部と、
外部クロック信号を受け取り、複数の内部クロック信号を生成するクロック同期回路と、
前記クロック同期回路から生成された前記内部クロック信号に同期して外部制御信号を取り込み、前記アドレス信号及び内部制御信号を生成する制御回路と、
複数の入力用パラレルデータ線と複数の出力用パラレルデータ線を有し、前記複数の入力用パラレルデータ線に入力された前記メモリコア部から読み出されたパラレルデータを、前記複数の入力用パラレルデータ線に対応する前記複数の出力用パラレルデータ線へそれぞれ出力する状態と、前記複数の入力用パラレルデータ線に入力された前記パラレルデータのうちのいずれか１ビットのデータを選択して、前記複数の出力用パラレルデータ線へ出力する状態とを、前記制御回路から出力された前記内部制御信号に応じて切り換えてパラレルデータを出力するデータマルチプレクサと、
前記データマルチプレクサから出力された前記パラレルデータをシリアルデータに変換する変換回路と、
前記変換回路により変換された前記シリアルデータを外部データ信号線へ出力する出力ドライブ回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記変換回路は、前記データマルチプレクサから出力されたｎ（ｎは２以上の自然数）ビットの前記パラレルデータを複数のｍ（ｍはｎより小さい自然数）ビットシリアルデータに変換するシフトレジスタと、
前記シフトレジスタにより変換された前記複数のｍビットシリアルデータを前記ｎビットのシリアルデータに変換する出力バッファ回路とを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
アドレス信号により選択される複数のメモリセルで構成されたメモリコア部と、
外部クロック信号を受け取り、複数の内部クロック信号を生成するクロック同期回路と、
前記クロック同期回路から生成された前記内部クロック信号に同期して外部制御信号を取り込み、前記アドレス信号及び内部制御信号を生成する制御回路と、
前記クロック同期回路から生成された前記内部クロック信号に同期して、前記メモリコア部から読み出したｎ（ｎは２以上の自然数）ビットパラレルデータを複数のｍ（ｍはｎより小さい自然数）ビットシリアルデータに変換するシフトレジスタと、
複数の入力用パラレルデータ線と複数の出力用パラレルデータ線を有し、前記複数の入力用パラレルデータ線に入力された前記複数のｍビットシリアルデータを、前記複数の入力用パラレルデータ線に対応する前記複数の出力用パラレルデータ線へそれぞれ出力する状態と、前記複数の入力用パラレルデータ線に入力された前記複数のｍビットシリアルデータのうちのいずれか１ビットのデータを選択して、前記複数の出力用パラレルデータ線へ出力する状態とを、前記制御回路から出力された前記内部制御信号に応じて切り換えてパラレルデータを出力するデータマルチプレクサと、
前記データマルチプレクサから出力された前記パラレルデータをシリアルデータに変換する出力バッファ回路と、
前記出力バッファ回路により変換された前記シリアルデータを外部データ信号線へ出力する出力ドライブ回路と、
を具備することを特徴とする半導体記憶装置。
【請求項４】
アドレス信号により選択される複数のメモリセルで構成されたメモリコア部と、
外部クロック信号を受け取り、複数の内部クロック信号を生成するクロック同期回路と、
前記クロック同期回路から生成された前記内部クロック信号に同期して外部制御信号を取り込み、前記アドレス信号及び内部制御信号を生成する制御回路と、
相補の外部データ線対の電位を比較してデータを検知する状態と、前記相補の外部データ線対の一方の外部データ線電位と基準電位とを比較してデータを検知する状態とを、前記制御回路により生成された前記内部制御信号に応じて切り換える入力レシーブ回路と、
前記入力レシーブ回路により検知されたデータをシリアルデータとして出力する入力バッファ回路と、
前記入力バッファ回路から出力された前記シリアルデータをパラレルデータに変換し前記メモリコア部のメモリセルへ書き込むシフトレジスタと、
を具備することを特徴とする半導体記憶装置。
【請求項５】
前記外部データ線対は第１外部データ線とこの第１外部データ線の電位と相補な電位が供給される第２外部データ線を有し、前記入力レシーブ回路は、前記第１外部データ線の電位と前記基準電位とを比較してデータを検知する第１の入力レシーバと、前記第２外部データ線の電位と前記基準電位とを比較してデータを検知する第２の入力レシーバとを備えることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば半導体記憶装置が備えるデータ入出力回路に関するものである。
【背景技術】
【０００２】
近年、半導体記憶装置におけるデータ入出力の高速化は素子の微細化と共に進んでいく一方である。このような半導体記憶装置に対しては、その高速データ入出力動作に対応した試験を行う必要がある。
【０００３】
しかしながら、高速データ入出力動作に対応した試験を行うことができる試験装置は高額であるため、半導体記憶装置の試験コストが上昇するという問題がある。詳述すると、高周波クロックに同期して入出力動作が可能な半導体記憶装置に対してデータの入出力試験を行う場合、データの書き込みでは高周波クロックに応じた速度で試験装置からデータを伝送でき、またデータの読み出しでは高周波クロックに応じた短時間内に出力データを期待値と比較し、正しいデータが出力されているかを判定する試験装置が必要である。しかし、このような高速動作が可能な試験装置は価格が高くなり、半導体記憶装置の試験にかかるコストが上昇するという問題が生じている。
【０００４】
なお、本発明に関する従来技術として、以下のような半導体記憶装置が提案されている。この装置では、外部クロックＣＬＫのＬｏｗレベルからＨｉｇｈレベルへの遷移の他に、他の入力のレベル遷移によっても内部同期信号ＩＣＬＫのパルス生成を可能としたことにより、低周波の外部クロックしか得られないメモリテスタでも、メモリテスタの性能を上回るより高周波での試験を可能としたとされている（特許文献１参照）。
【特許文献１】特開平１１−６６８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、半導体記憶装置におけるデータの入出力動作速度よりも入出力動作が低速な安価な試験装置を用いた場合でも、入出力動作試験が可能で試験コストを低減できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、この発明の第１の態様の半導体記憶装置は、アドレス信号により選択される複数のメモリセルで構成されたメモリコア部と、外部クロック信号を受け取り、複数の内部クロック信号を生成するクロック同期回路と、前記クロック同期回路から生成された前記内部クロック信号に同期して外部制御信号を取り込み、前記アドレス信号及び内部制御信号を生成する制御回路と、複数の入力用パラレルデータ線と複数の出力用パラレルデータ線を有し、前記複数の入力用パラレルデータ線に入力された前記メモリコア部から読み出されたパラレルデータを、前記複数の入力用パラレルデータ線に対応する前記複数の出力用パラレルデータ線へそれぞれ出力する状態と、前記複数の入力用パラレルデータ線に入力された前記パラレルデータのうちのいずれか１ビットのデータを選択して、前記複数の出力用パラレルデータ線へ出力する状態とを、前記制御回路から出力された前記内部制御信号に応じて切り換えてパラレルデータを出力するデータマルチプレクサと、前記データマルチプレクサから出力された前記パラレルデータをシリアルデータに変換する変換回路と、前記変換回路により変換された前記シリアルデータを外部データ信号線へ出力する出力ドライブ回路とを具備することを特徴とする。
【０００７】
また、この発明の第２の態様の半導体記憶装置は、アドレス信号により選択される複数のメモリセルで構成されたメモリコア部と、外部クロック信号を受け取り、複数の内部クロック信号を生成するクロック同期回路と、前記クロック同期回路から生成された前記内部クロック信号に同期して外部制御信号を取り込み、前記アドレス信号及び内部制御信号を生成する制御回路と、前記クロック同期回路から生成された前記内部クロック信号に同期して、前記メモリコア部から読み出したｎ（ｎは２以上の自然数）ビットパラレルデータを複数のｍ（ｍはｎより小さい自然数）ビットシリアルデータに変換するシフトレジスタと、複数の入力用パラレルデータ線と複数の出力用パラレルデータ線を有し、前記複数の入力用パラレルデータ線に入力された前記複数のｍビットシリアルデータを、前記複数の入力用パラレルデータ線に対応する前記複数の出力用パラレルデータ線へそれぞれ出力する状態と、前記複数の入力用パラレルデータ線に入力された前記複数のｍビットシリアルデータのうちのいずれか１ビットのデータを選択して、前記複数の出力用パラレルデータ線へ出力する状態とを、前記制御回路から出力された前記内部制御信号に応じて切り換えてパラレルデータを出力するデータマルチプレクサと、前記データマルチプレクサから出力された前記パラレルデータをシリアルデータに変換する出力バッファ回路と、前記出力バッファ回路により変換された前記シリアルデータを外部データ信号線へ出力する出力ドライブ回路とを具備することを特徴とする。
【０００８】
また、この発明の第３の態様の半導体記憶装置は、アドレス信号により選択される複数のメモリセルで構成されたメモリコア部と、外部クロック信号を受け取り、複数の内部クロック信号を生成するクロック同期回路と、前記クロック同期回路から生成された前記内部クロック信号に同期して外部制御信号を取り込み、前記アドレス信号及び内部制御信号を生成する制御回路と、相補の外部データ線対の電位を比較してデータを検知する状態と、前記相補の外部データ線対の一方の外部データ線電位と基準電位とを比較してデータを検知する状態とを、前記制御回路により生成された前記内部制御信号に応じて切り換える入力レシーブ回路と、前記入力レシーブ回路により検知されたデータをシリアルデータとして出力する入力バッファ回路と、前記入力バッファ回路から出力された前記シリアルデータをパラレルデータに変換し前記メモリコア部のメモリセルへ書き込むシフトレジスタとを具備することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、半導体記憶装置におけるデータの入出力動作速度よりも入出力動作が低速な安価な試験装置を用いた場合でも、入出力動作試験が可能で試験コストを低減できる半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
まず、この発明の実施形態を説明する前に、本発明に関する半導体記憶装置のデータ入出力回路の一例について述べる。現在、半導体記憶装置では、図１に示すように、例えばデータ入出力動作速度は４Ｇｂｐｓ（４ＧByte／sec）（１ビット当り２５０×１０−１２秒で入出力）程度が実現されている。ここで、４Ｇｂｐｓの高速動作を達成する半導体記憶装置のデータ入出力動作について説明する。
【００１１】
一般的な高周波クロック同期型半導体記憶装置の回路構成を図２に示す。半導体記憶装置１は大別してメモリコア部２とその他のインタフェース回路から構成される。メモリコア部２は、行列状に配列された複数のメモリセルを有する。インタフェース回路は、制御回路３、クロック同期回路４、入力レシーブ回路５、入力バッファ回路６、ライト用シフトレジスタ７、リード用シフトレジスタ８、出力バッファ回路９、及び出力ドライブ回路１０を備える。
【００１２】
制御回路３は、外部から入力される制御信号に応じて、メモリコア部２及びその他のインタフェース回路の動作を制御する内部制御信号を生成する。クロック同期回路４は、外部クロック信号ＣＬＫに同期した複数の内部クロック信号を生成し、他のインタフェース回路へ供給する。
【００１３】
１組の外部データ線対ＤＱ／ｂＤＱ（ｂＤＱはＤＱの反転データ）から１６ビットのシリアル（連続）データを半導体記憶装置１に書き込む場合の動作を述べる。まず、外部データ線対ＤＱ／ｂＤＱに与えられる４Ｇｂｐｓ（１ビット当り２５０ｐｓ）のデータは、制御回路３からの内部制御信号とクロック同期回路４からの内部クロックにより、入力レシーブ回路５で検知され増幅される。増幅されたデータは、入力バッファ回路６により波形整形、タイミング調整され、４組のライト用シフトレジスタ７へ４ビットのシリアルデータとして入力される。各ライト用シフトレジスタ７では、４ビットのシリアルデータをパラレルデータへ変換し、最終的に１６ビットのパラレルデータＷＤ＜０：１５＞がメモリコア部２へ書き込まれる。メモリコア部２では、制御回路３からの内部制御信号に応じて指定されたアドレスのメモリセルにデータが書き込まれ、保持される。
【００１４】
次に、メモリコア部２に書き込まれたデータを読み出し、データレート４Ｇｂｐｓでデータを出力する場合の動作を述べる。まず、制御回路３からの内部制御信号により、メモリコア部２から１６ビットのデータをパラレルデータＲＤ＜０：１５＞として読み出す。パラレルデータＲＤ＜０：１５＞は、４組のリード用シフトレジスタ８にて４ビットのシリアルデータに変換される。
【００１５】
図３、図４、図５、及び図６を用いて、リード用シフトレジスタ８の構成とその動作を具体的に説明する。図３は１組のリード用シフトレジスタ８の回路を示し、図４、図５はそれぞれリード用シフトレジスタ８を構成するフリップフロップＦＦ１、フリップフロップＦＦ２を示したものである。また、図６は動作時におけるリード用シフトレジスタ８の各部の電圧波形を示したものである。
【００１６】
図３に示すように、リード用シフトレジスタ８は以下のような構成を有する。データＲＤ＜ｎ＋８＞（ｎ＝０、１、２、３）を入力とするフリップフロップ（ＦＦ１）１２の出力信号ＰｉｐｅＥ２は、データＲＤ＜ｎ＞を入力とするフリップフロップ（ＦＦ１）１３へ入力される。データＲＤ＜ｎ＞を入力とするフリップフロップ１３の出力信号ＰｉｐｅＥ１は、内部クロック信号ｔｃｌｋをインバータＧ１で反転した信号ｂｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ１と、内部クロック信号ｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ２の共通のソース（もしくはドレイン）へ入力される。さらに、データＲＤ＜ｎ＋１２＞を入力とするフリップフロップ（ＦＦ１）１４の出力信号ＰｉｐｅＯ２は、データＲＤ＜ｎ＋４＞を入力とするフリップフロップ（ＦＦ１）１５へ入力される。
【００１７】
データＲＤ＜ｎ＋４＞を入力とするフリップフロップ１５の出力信号ＰｉｐｅＯ１は、フリップフロップ（ＦＦ２）１６へ入力される。フリップフロップ１６の出力信号ＰｉｐｅＯ０は、内部クロック信号ｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ３と、クロック信号ｂｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ４の共通のソース（もしくはドレイン）へ入力される。トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４のもう一方のドレイン（もしくはソース）はインバータＧ２の入力端子へ共通に接続され、インバータＧ２の出力端子はインバータＧ３の入力端子へ接続される。さらに、インバータＧ３の出力は、リード用シフトレジスタの出力信号ＲｅａｄＤ＜ｍ＞（ｍ＝０、１、２、３）となる。
【００１８】
また、図４に示したフリップフロップＦＦ１は以下のような構成を有する。メモリコア部２から読み出した読み出しデータＲＤ＜ｎ＞は、内部制御信号Ｌｏａｄをゲート入力とするＮＭＯＳトランジスタＴ５と、内部制御信号ＬｏａｄをインバータＧ４で反転した信号ｂＬｏａｄをゲート入力とするＰＭＯＳトランジスタＴ６の共通のソース（もしくはドレイン）へ入力される。また、前段のフリップフロップＦＦ１からの出力信号ＰｉｐｅＩｎは、信号ｂＬｏａｄをゲート入力とするＮＭＯＳトランジスタＴ７と、信号Ｌｏａｄをゲート入力とするＰＭＯＳトランジスタＴ８の共通のソース（もしくはドレイン）へ入力される。トランジスタＴ５、Ｔ６、Ｔ７、Ｔ８のもう一方のドレイン（もしくはソース）は、インバータＧ５の入力端子へ共通に接続される。
【００１９】
インバータＧ５の出力端子は、内部クロック信号ｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ９と、信号ｂｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ１０の共通のソース（もしくはドレイン）に接続される。トランジスタＴ９、Ｔ１０のもう一方のドレイン（もしくはソース）は、インバータＧ７の入力端子とインバータＧ８の出力端子に共通に接続される。
【００２０】
インバータＧ７の出力端子は、内部クロック信号ｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ１１と、信号ｂｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ１２の共通のソース（もしくはドレイン）と、インバータＧ８の入力端子とに共通に接続される。トランジスタＴ１１、Ｔ１２のもう一方のドレイン（もしくはソース）は、インバータＧ９の入力端子とインバータＧ１０の出力端子に共通に接続される。インバータＧ９の出力端子は、インバータＧ１０の入力端子とインバータＧ１１の入力端子に共通に接続される。そして、インバータＧ１１の出力は、フリップフロップＦＦ１の出力信号PipeOutとなる。
【００２１】
図５に示したフリップフロップＦＦ２は以下のような構成を有する。前段のフリップフロップ（ＦＦ１）１５の出力信号ＰｉｐｅＯ１は、内部クロック信号ｔｃｌｋをインバータＧ１２で反転したクロック信号ｂｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ１３と、内部クロック信号ｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ１４の共通のソース（もしくはドレイン）へ入力される。トランジスタＴ１３、Ｔ１４のもう一方のドレイン（もしくはソース）は、インバータＧ１３の入力端子とインバータＧ１４の出力端子に共通に接続される。
【００２２】
インバータＧ１３の出力端子は、クロック信号ｂｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ１５と、内部クロック信号ｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ１６の共通のソース（もしくはドレイン）と、インバータＧ１４の入力端子とに共通に接続される。トランジスタＴ１５、Ｔ１６のもう一方のドレイン（もしくはソース）は、インバータＧ１５の入力端子とインバータＧ１６の出力端子に共通に接続される。インバータＧ１５の出力端子は、インバータＧ１６の入力端子とインバータＧ１７の入力端子に共通に接続される。そして、インバータＧ１７の出力は、フリップフロップ（ＦＦ２）１６の出力信号ＰｉｐｅＯ０となる。
【００２３】
以下に、図６を用いてリード用シフトレジスタ８の動作を説明する。ここでは、４組のリード用シフトレジスタ８のうち、データＲＤ＜０，４，８，１２＞を入力データとするシフトレジスタを例とする。まず、内部制御信号によりメモリコア部２から１６ビットのパラレルデータＲＤ＜０：１５＞が出力される。続いて、内部クロック信号ｔｃｌｋに同期して内部制御信号Ｌｏａｄがクロック半周期分“Ｈ”となる。これにより、フリップフロップ（ＦＦ１）内のトランジスタＴ５、Ｔ６がオンして、それぞれのフリップフロップ（ＦＦ１）にデータＲＤ＜０，４，８，１２＞が取り込まれる。このとき、クロック信号ｔｃｌｋは“Ｈ”なので、トランジスタＴ９、Ｔ１０がオフ状態にあり、フリップフロップ（ＦＦ１）に取り込まれたデータはインバータＧ５の出力端子までしか伝播しない。次に、クロック信号ｔｃｌｋが“Ｌ”に遷移するとトランジスタＴ９、Ｔ１０がオンして、インバータＧ５の出力端子とインバータＧ７の入力端子が接続される。このとき、トランジスタＴ１１、Ｔ１２はオフ状態にあるので、インバータＧ７の出力端子とインバータＧ９の入力端子は非接続状態である。
【００２４】
次に、内部クロック信号ｔｃｌｋが“Ｈ”に遷移すると、トランジスタＴ１１、Ｔ１２がオンしてインバータＧ７の出力端子とインバータＧ９の入力端子が接続される。これにより、それぞれのフリップフロップ（ＦＦ１）の出力端子から取り込んだ読み出しデータが出力される。すなわち、図３に示した信号ＰｉｐｅＥ１にはデータＲＤ＜０＞が出力され、信号ＰｉｐｅＥ２にはデータＲＤ＜８＞が出力される。また、信号ＰｉｐｅＯ１にはデータＲＤ＜４＞が出力され、信号ＰｉｐｅＯ２にはデータＲＤ＜１２＞が出力される。
【００２５】
このとき、クロック信号ｔｃｌｋが“Ｈ”であることから、トランジスタＴ１及びＴ２がオン状態であり、トランジスタＴ３及びＴ４がオフ状態である。従って、信号ＰｉｐｅＥ１はインバータＧ２の入力端子へ入力され、データＲＤ＜０＞が信号ＲｅａｄＤ＜０＞として出力される。
【００２６】
一方、フリップフロップ（ＦＦ２）１６内のトランジスタＴ１３、Ｔ１４はオンしており、信号ＰｉｐｅＯ１はインバータＧ１３の入力端子へ入力される。ただし、トランジスタＴ１５、Ｔ１６がオフ状態であるため、インバータＧ１３の出力端子とインバータＧ１５の入力端子は非接続状態である。
【００２７】
クロック信号ｔｃｌｋが“Ｌ”に遷移すると、フリップフロップ（ＦＦ１）内のトランジスタＴ９、Ｔ１０がオンする。これにより、インバータＧ５の出力端子とインバータＧ７の入力端子とが接続され、信号Ｌｏａｄが“Ｌ”であることから、信号ＰｉｐｅＥ１を出力とするフリップフロップ（ＦＦ１）１３では信号ＰｉｐｅＥ２がインバータＧ７の出力端子まで伝播される。同様に、信号ＰｉｐｅＯ１を出力とするフリップフロップ（ＦＦ１）１５では、信号ＰｉｐｅＯ２がインバータＧ７の出力端子まで伝播される。また、フリップフロップ（ＦＦ２）１６内のトランジスタＴ１５、Ｔ１６がオンして、インバータＧ１３の出力端子とインバータＧ１５の入力端子が接続される。よって、フリップフロップ（ＦＦ２）１６の出力端子にデータＲＤ＜４＞が出力される。このとき、リード用シフトレジスタ８のトランジスタＴ１、Ｔ２がオフ状態に遷移し、トランジスタＴ３、Ｔ４がオン状態に遷移している。よって、信号ＰｉｐｅＯ０がインバータＧ２の入力端子へ入力され、データＲＤ＜４＞が信号ＲｅａｄＤ＜０＞として出力される。
【００２８】
次に、クロック信号ｔｃｌｋが“Ｈ”に遷移すると、上記と同様の動作により、データＲＤ＜８＞が信号ＲｅａｄＤ＜０＞として出力される。さらに、クロック信号ｔｃｌｋが“Ｌ”に遷移すると、データＲＤ＜１２＞が信号ＲｅａｄＤ＜０＞として出力される。
【００２９】
他の３組のシフトレジスタでも同様の動作が行われることで、リード用シフトレジスタ８において、１６ビットのパラレルデータが４ビット（×４）のシリアルデータに変換される。
【００３０】
４ビット（×４）のシリアルデータは、図２における出力バッファ回路９により１６ビットのシリアルデータに変換される。図７、図８、図９及び図１０を用いて、出力バッファ回路９の構成とその動作を説明する。図７は出力バッファ回路９内でデータ出力タイミングを内部クロック信号の半周期分ずつずらす回路の構成を示し、図８は図７におけるラッチ回路（Ｌａｔ１）の構成を示す。図９は、図７におけるフリップフロップ（ＦＦ３）の構成を示したものである。図１０は、出力バッファ回路９内で４ビット（×４）のシリアルデータを１６ビットのシリアルデータに変換する回路の構成を示したものである。さらに、図１は出力動作時における半導体記憶装置の主要各部の電圧波形を示したものである。
【００３１】
図７において、４組のリード用シフトレジスタ８のうち、第１のシフトレジスタの出力信号ＲｅａｄＤ＜０＞はラッチ回路（Ｌａｔ１）１７へ入力され、このラッチ回路１７の出力は信号ｒｉｅとなる。信号ｒｉｅはインバータＧ１８へ入力され、インバータＧ１８の出力は信号ｒｉｅの反転信号ｒｉｅｂとなる。また、第２のシフトレジスタの出力信号ＲｅａｄＤ＜１＞は、フリップフロップ（ＦＦ３）１８へ入力され、フリップフロップＦＦ３の出力は信号ｒｑｅとなる。信号ｒｑｅはインバータＧ１９へ入力され、インバータＧ１９の出力は信号ｒｑｅの反転信号ｒｑｅｂとなる。第３のシフトレジスタの出力信号ＲｅａｄＤ＜２＞はラッチ回路（Ｌａｔ１）１９へ入力され、このラッチ回路１９の出力信号はフリップフロップ（ＦＦ３）２０へ入力される。このフリップフロップ２０の出力は信号ｒｉｏとなる。信号ｒｉｏはインバータＧ２０へ入力され、インバータＧ２０の出力は信号ｒｉｏの反転信号ｒｉｏｂとなる。第４のシフトレジスタの出力信号ＲｅａｄＤ＜３＞はフリップフロップ（ＦＦ３）２１へ入力され、このフリップフロップ２１の出力は次段のフリップフロップ（ＦＦ３）２２へ入力される。このフリップフロップ２２の出力は信号ｒｑｏとなる。信号ｒｑｏはインバータＧ２１へ入力され、インバータＧ２１の出力は信号ｒｑｏの反転信号ｒｑｏｂとなる。
【００３２】
図８に示したラッチ回路（Ｌａｔ１）は以下のような構成を有する。入力信号ｉｎは、内部クロック信号ｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ１７と、クロック信号ｔｃｌｋをインバータＧ２２により反転した信号ｂｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ１８の共通のソース（もしくはドレイン）へ入力される。トランジスタＴ１７、Ｔ１８のもう一方のドレイン（もしくはソース）は、インバータＧ２３の入力端子とインバータＧ２４の出力端子とに共通に接続される。インバータＧ２３の出力端子は、インバータＧ２４、Ｇ２５の入力端子に接続される。
【００３３】
このような構成を持つ、図８に示したラッチ回路（Ｌａｔ１）の動作を簡単に説明する。クロック信号ｔｃｌｋが“Ｌ”の期間はトランジスタＴ１７、Ｔ１８がオフ状態であり、信号ｉｎはインバータＧ２３の入力端子へ入力されない。クロック信号ｔｃｌｋが“Ｈ”に遷移すると、トランジスタＴ１７、Ｔ１８がオンして、信号ｉｎがインバータＧ２３の入力端子へ入力され、ラッチ回路（Ｌａｔ１）の出力信号Ｌｏｕｔとして出力される。次に、クロック信号ｔｃｌｋが再度“Ｌ”に遷移すると、トランジスタＴ１７、Ｔ１８がオフして信号ｉｎとインバータＧ２３の入力端子は遮断状態となるが、クロック信号ｔｃｌｋが“Ｈ”の期間に取り込んだデータがインバータＧ２３、Ｇ２４に保持されて、出力信号Ｌｏｕｔの出力が保たれる。
【００３４】
図９に示したフリップフロップ（ＦＦ３）は以下のような構成を有する。入力信号ｉｎは、内部クロック信号ｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ１９と、クロック信号ｔｃｌｋをインバータＧ２６により反転した信号ｂｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ２０の共通のソース（もしくはドレイン）に接続される。トランジスタＴ１９、Ｔ２０のもう一方のドレイン（もしくはソース）は、インバータＧ２７の入力端子とインバータＧ２８の出力端子に共通に接続される。
【００３５】
インバータＧ２７の出力端子は、クロック信号ｔｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ２１と、クロック信号ｂｔｃｌｋをゲート入力とするＮＭＯＳトランジスタＴ２２の共通のソース（もしくはドレイン）、及びインバータＧ２８の入力端子に接続される。トランジスタＴ２１、Ｔ２２のもう一方のドレイン（もしくはソース）は、インバータＧ２９の入力端子とインバータＧ３０の出力端子に共通に接続される。インバータＧ２９の出力端子はインバータＧ３０、Ｇ３１の入力端子に接続され、インバータＧ３１の出力端子はインバータＧ３２の入力端子に接続される。そして、インバータＧ３２の出力は、フリップフロップ（ＦＦ３）の出力信号Ｆｏｕｔとなる。
【００３６】
このような構成を有するフリップフロップ（ＦＦ３）の動作を簡単に説明する。クロック信号ｔｃｌｋが“Ｌ”の期間、トランジスタＴ１９、Ｔ２０はオフしており、信号ｉｎはインバータＧ２７の入力端子へ入力されない。クロック信号ｔｃｌｋが“Ｈ”に遷移すると、トランジスタＴ１９、Ｔ２０がオンして、信号ｉｎがインバータＧ２７の入力端子へ入力され、信号ｉｎの反転信号がインバータＧ２７の出力端子に出力される。このとき、トランジスタＴ２１、Ｔ２２はオフ状態であるので、インバータＧ２７の出力端子とインバータＧ２９の入力端子は接続されない。
【００３７】
その後、クロック信号ｔｃｌｋが“Ｌ”に遷移するとトランジスタＴ１９、Ｔ２０はオフして、信号ｉｎとインバータＧ２７の入力端子は遮断状態となるが、クロック信号ｔｃｌｋが“Ｈ”の期間に取り込んだデータがインバータＧ２７、Ｇ２８に保持されて、インバータＧ２７の出力が保たれる。また、トランジスタＴ２１、Ｔ２２がオンするので、インバータＧ２７の出力端子とインバータＧ２９の入力端子が接続され、クロック信号ｔｃｌｋが“Ｈ”の期間に取り込まれたデータが出力信号Ｆｏｕｔとして出力される。
【００３８】
次に、クロック信号ｔｃｌｋが“Ｈ”に遷移すると、トランジスタＴ２１、Ｔ２２はオフしてインバータＧ２７の出力端子とインバータＧ２９の入力端子は非接続状態となるが、インバータＧ２９、Ｇ３０により出力信号Ｆｏｕｔのデータが保持される。また、トランジスタＴ１９、Ｔ２０がオンするので、信号ｉｎがインバータＧ２７の入力端子へ入力され、信号ｉｎ上の次のデータがフリップフロップ（ＦＦ３）内に取り込まれる。以下、クロック信号ｔｃｌｋの遷移ごとに上記の動作が繰り返される。
【００３９】
次に、図１０に示す、出力バッファ回路９内の４ビット（×４）のシリアルデータを１６ビットのシリアルデータに変換する回路の構成を説明する。
【００４０】
ＮＡＮＤゲートＧ３３は、クロック同期回路４にて生成される内部クロック信号Ｑｃｌｋ、内部クロック信号Ｉｃｌｋの反転信号であるクロック信号Ｉｃｌｋｂ、及び信号ｒｉｅを入力とする。ＮＡＮＤゲートＧ３４は、内部クロック信号Ｑｃｌｋの反転信号であるクロック信号Ｑｃｌｋｂ、クロック信号Ｉｃｌｋ、及び信号ｒｉｏを入力とする。ＮＡＮＤゲートＧ３３とＮＡＮＤゲートＧ３４の出力端子は、ＮＡＮＤゲートＧ３５の入力端子に接続され、ＮＡＮＤゲートＧ３５の出力は信号ｐｌｓ０となる。ＮＡＮＤゲートＧ３６は、内部クロック信号Ｑｃｌｋ、クロック信号Ｉｃｌｋｂ、及び信号ｒｉｅｂを入力とする。ＮＡＮＤゲートＧ３７は、クロック信号Ｑｃｌｋｂ、クロック信号Ｉｃｌｋ、及び信号ｒｉｏｂを入力とする。ＮＡＮＤゲートＧ３６とＮＡＮＤゲートＧ３７の出力端子は、ＮＡＮＤゲートＧ３８の入力端子へ接続され、ＮＡＮＤゲートＧ３８の出力は信号ｐｌｓ０ｂとなる。
【００４１】
ＮＡＮＤゲートＧ３９は、クロック信号Ｉｃｌｋｂ、クロック信号Ｑｃｌｋｂ、及び信号ｒｑｅを入力とする。ＮＡＮＤゲートＧ４０は、クロック信号Ｉｃｌｋ、クロック信号Ｑｃｌｋ、及び信号ｒｑｏを入力とする。ＮＡＮＤゲートＧ３９とＮＡＮＤゲートＧ４０の出力端子はＮＡＮＤゲートＧ４１の入力端子へ接続され、ＮＡＮＤゲートＧ４１の出力は信号ｐｌｓ１となる。ＮＡＮＤゲートＧ４２は、クロック信号Ｉｃｌｋｂ、クロック信号Ｑｃｌｋｂ、及び信号ｒｑｅｂを入力とする。ＮＡＮＤゲートＧ４３は、クロック信号Ｉｃｌｋ、クロック信号Ｑｃｌｋ、及び信号ｒｑｏｂを入力とする。ＮＡＮＤゲートＧ４２とＮＡＮＤゲートＧ４３の出力はＮＡＮＤゲートＧ４４の入力端子へ接続され、ＮＡＮＤゲートＧ４４の出力端子は信号ｐｌｓ１ｂとなる。
【００４２】
信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ０ｂ、ｐｌｓ１ｂ各信号は、ＮＭＯＳトランジスタＴ２３、Ｔ２４、Ｔ２６、Ｔ２５のゲートへそれぞれ接続される。トランジスタＴ２３、Ｔ２４、Ｔ２５、Ｔ２６のソースは、制御回路３からの定電流源制御信号ｖｂｉａｓをゲート入力とするＮＭＯＳトランジスタＴ２７のドレインに共通に接続されており、トランジスタＴ２７のソースは接地電位Ｖｓｓへ接続されている。トランジスタＴ２３、Ｔ２４のドレインは抵抗Ｒ１の一方の端子に接続されており、これらのドレインには信号ＤＱｒが供給されている。トランジスタＴ２５、Ｔ２６のドレインは抵抗Ｒ２の一方の端子に接続されており、これらドレインには信号ｂＤＱｒが供給されている。抵抗Ｒ１、Ｒ２の他方の端子は電源電圧Ｖddへ共通に接続されている。
【００４３】
図７〜図１０に示した出力バッファ回路９の動作を、図１に示した電圧波形図を用いて説明する。クロック同期回路４により外部クロック信号ＣＬＫと同期を取って出力されるクロック信号Ｉｃｌｋ、Ｑｃｌｋは互いに９０°の位相差を保つ。また、クロック信号Ｉｃｌｋ、その反転信号Ｉｃｌｋｂ、クロック信号Ｑｃｌｋ、その反転信号Ｑｃｌｋｂも含めて、同一の周期で“Ｈ”、“Ｌ”を繰り返している。リード用シフトレジスタ８の出力信号Ｒｅａｄ＜０：３＞は、図７に示した回路へ入力され、前述のラッチ回路（Ｌａｔ１）とフリップフロップ（ＦＦ３）の動作により、内部クロック信号の１／４周期ごとずれるようにタイミング調整され、信号ｒｉｅ、ｒｉｏ、ｒｑｅ、ｒｑｏ及びその反転信号が出力される。
【００４４】
図７に示した回路の出力は図１０に示した回路へ入力される。まず、信号ＲｅａｄＤ＜０＞の＜０＞番目のデータが信号ｒｉｅ及び信号ｒｉｅｂとして出力される。このとき、クロック信号Ｑｃｌｋ、Ｉｃｌｋｂが共に“Ｈ”であるので、ＮＡＮＤゲートＧ３３、Ｇ３６は、それぞれ信号ｒｉｅと信号ｒｉｅｂの極性に応じてどちらかが“Ｈ”を出力する。一方、ＮＡＮＤゲートＧ３４、Ｇ３７は、クロック信号Ｑｃｌｋｂ、Ｉｃｌｋが“Ｌ”であるので、“Ｈ”を出力する。従って、信号ｐｌｓ０もしくは信号ｐｌｓ０ｂのどちらか一方に、クロック信号ＩｃｌｋとＱｃｌｋｂが“Ｈ”の期間だけ“Ｈ”が出力される。例えば、信号ｒｉｅが“Ｈ”なら信号ｐｌｓ０に“Ｈ”が出力され、信号ｐｌｓ０ｂに“Ｌ”が出力される。
【００４５】
一方、ＮＡＮＤゲートＧ３９、Ｇ４０、Ｇ４１、Ｇ４２は、入力端子の少なくとも１つ以上が“Ｌ”のため、信号ｐｌｓ１、ｐｌｓ１ｂは共に“Ｌ”となっている。信号ｐｌｓ０もしくは信号ｐｌｓ０ｂに出力される“Ｈ”パルスによって、トランジスタＴ２３もしくはＴ２６がオンして信号ＤＱｒもしくは信号ｂＤＱｒが“Ｌ”に遷移する。例えば、信号ｐｌｓ０に“Ｈ”が出力される場合、トランジスタＴ２３がオンして信号ＤＱｒが“Ｌ”に遷移する。このとき、信号ｂＤＱｒは“Ｈ”を保つ。
【００４６】
次に、クロック信号Ｑｃｌｋが“Ｌ”（クロック信号Ｑｃｌｋｂが“Ｈ”）に遷移して、信号ｐｌｓ０、ｐｌｓ０ｂは共に“Ｌ”となる。ＮＡＮＤゲートＧ３９、Ｇ４２は、それぞれ信号ｒｑｅとｒｑｅｂの極性に応じてどちらかが“Ｈ”を出力する。ＮＡＮＤゲートＧ４０、Ｇ４３は、クロック信号Ｑｃｌｋ、Ｉｃｌｋが“Ｌ”であるので、“Ｈ”を出力する。従って、信号ｐｌｓ１もしくは信号ｐｌｓ１ｂのどちらか一方に、クロック信号ＩｃｌｋｂとＱｃｌｋｂが“Ｈ”の期間だけ“Ｈ”が出力される。例えば、信号ｒｑｅｂが“Ｈ”ならば信号ｐｌｓ１ｂに“Ｈ”が出力され、信号ｐｌｓ１に“Ｌ”が出力される。
【００４７】
ＮＡＮＤゲートＧ３３、Ｇ３４、Ｇ３６、Ｇ３７は、入力端子の少なくとも１つ以上が“Ｌ”のため、信号ｐｌｓ０、ｐｌｓ０ｂは共に“Ｌ”となっている。信号ｐｌｓ１もしくは信号ｐｌｓ１ｂに出力される“Ｈ”パルスによってトランジスタＴ２４もしくはＴ２５がオンして、信号ＤＱｒもしくはｂＤＱｒが“Ｌ”に遷移する。例えば、信号ｐｌｓ１ｂに“Ｈ”が出力される場合、トランジスタＴ２５がオンして信号ｂＤＱｒが“Ｌ”に遷移する。このとき、信号ＤＱｒは“Ｈ”を保つ。
【００４８】
次に、クロック信号Ｉｃｌｋが“Ｈ”（クロック信号Ｉｃｌｋｂが“Ｌ”）に遷移して、信号ｐｌｓ１、ｐｌｓ１ｂは共に“Ｌ”となる。ＮＡＮＤゲートＧ３４、Ｇ３７は、それぞれ信号ｒｉｏとｒｉｏｂの極性に応じてどちらかが“Ｈ”を出力する。ＮＡＮＤゲートＧ３３、Ｇ３６は、クロック信号Ｑｃｌｋ、Ｉｃｌｋｂが“Ｌ”であるので、“Ｈ”を出力する。従って、信号ｐｌｓ０もしくは信号ｐｌｓ０ｂのどちらか一方に、クロック信号ＩｃｌｋとＱｃｌｋｂが“Ｈ”の期間だけ“Ｈ”が出力される。例えば、信号ｒｉｏｂが“Ｈ”ならば信号ｐｌｓ０ｂに“Ｈ”が出力され、信号ｐｌｓ０に“Ｌ”が出力される。
【００４９】
ＮＡＮＤゲートＧ３９、Ｇ４０、Ｇ４２、Ｇ４３は、入力端子の少なくとも１つ以上が“Ｌ”のため、信号ｐｌｓ１、ｐｌｓ１ｂは共に“Ｌ”となっている。信号ｐｌｓ０もしくは信号ｐｌｓ０ｂに出力される“Ｈ”パルスによってトランジスタＴ２３もしくはＴ２６がオンして、信号ＤＱｒもしくはｂＤＱｒが“Ｌ”に遷移する。例えば、信号ｐｌｓ０ｂに“Ｈ”が出力される場合、トランジスタＴ２６がオンして信号ｂＤＱｒが“Ｌ”に遷移する。このとき、信号ＤＱｒは“Ｈ”を保つ。
【００５０】
次に、クロック信号Ｑｃｌｋが“Ｈ”（クロック信号Ｑｃｌｋｂが“Ｌ”）に遷移して、信号ｐｌｓ０、ｐｌｓ０ｂは共に“Ｌ”となる。ＮＡＮＤゲートＧ４０、Ｇ４３は、それぞれ信号ｒｑｏとｒｑｏｂの極性に応じてどちらかが“Ｈ”を出力する。ＮＡＮＤゲートＧ３９、Ｇ４２は、クロック信号Ｑｃｌｋｂ、Ｉｃｌｋｂが“Ｌ”であるので、“Ｈ”を出力する。従って、信号ｐｌｓ１もしくは信号ｐｌｓ１ｂのどちらか一方に、クロック信号ＩｃｌｋとＱｃｌｋが“Ｈ”の期間だけ“Ｈ”が出力される。例えば、信号ｒｑｏが“Ｈ”ならば信号ｐｌｓ１に“Ｈ”が出力され、信号ｐｌｓ０ｂに“Ｌ”が出力される。
【００５１】
ＮＡＮＤゲートＧ３３、Ｇ３４、Ｇ３６、Ｇ３７は、入力端子の少なくとも１つ以上が“Ｌ”のため、信号ｐｌｓ０、ｐｌｓ０ｂは共に“Ｌ”となっている。信号ｐｌｓ１もしくは信号ｐｌｓ１ｂに出力される“Ｈ”パルスによってトランジスタＴ２４もしくはＴ２５がオンして、信号ＤＱｒもしくはｂＤＱｒが“Ｌ”に遷移する。例えば、信号ｐｌｓ１に“Ｈ”が出力される場合、トランジスタＴ２４がオンして信号ＤＱｒが“Ｌ”に遷移する。このとき、信号ｂＤＱｒは“Ｈ”を保つ。
【００５２】
次に、再度クロック信号Ｉｃｌｋｂが“Ｈ”に遷移して、上述の動作により信号ｒｉｏ/ｒｉｏｂのデータを信号ＤＱｒ/ｂＤＱｒへ出力する。以降、この動作を繰り返すことにより、図７に示した回路でタイミング調整された４ビット（×４）のシリアルデータが図１０に示した回路で１６ビットのシリアルデータに変換される。データは内部クロック信号の１／４周期毎に出力されるため、内部クロック周波数が１ＧＨｚの場合、１ビット当り２５０ｐｓで出力されることになる。
【００５３】
このような高周波クロックに同期して入出力動作を行う半導体記憶装置に対して出荷前試験を行う場合、出力データを２５０ｐｓ以内に期待値と比較して、正しいデータが出力されているか判定する試験装置が必要である。しかし、そのような高速動作可能な試験装置はコストが高く、半導体記憶装置の試験コストが上昇するという問題があった。
【００５４】
半導体記憶装置にデータを書き込む場合も、同様のデータレートでデータを出力する必要がある。すなわち試験装置からは１６ビットのシリアルデータをデータレート４Ｇｂｐｓ（１ビット当り２５０ｐｓ）で出力することになる。
【００５５】
図１１、図１２、図１３を用いて、外部データ線ＤＱ／ｂＤＱのデータを検知し、増幅する入力レシーブ回路５の構成とその動作を説明する。図１１は１組の外部データ線ＤＱ／ｂＤＱに対する入力レシーブ回路５の構成を示す概略図であり、図１２は入力レシーブ回路５内の入力レシーバ（ＩＲ）の具体的な回路図である。入力レシーバ（ＩＲ）は１組の外部データ線ＤＱ／ｂＤＱに対して４個設けられており、入力レシーバ（ＩＲ）２３、２４、２５、２６の各々はクロック同期回路４からの互いに位相の９０度ずれた内部クロック信号Ｉｃｌｋ、Ｑｃｌｋ、Ｉｃｌｋｂ、Ｑｃｌｋｂに同期してデータを取り込む。
【００５６】
図１２に示す入力レシーバ（ＩＲ）２３〜２６の各々は以下のような構成を有する。なお、図１２における信号Ｃｌｋは、クロック信号Ｉｃｌｋ、Ｑｃｌｋ、Ｉｃｌｋｂ、Ｑｃｌｋｂのいずれかの信号であることを表す。内部クロック信号Ｃｌｋをゲート入力とするＰＭＯＳトランジスタＴ３６、Ｔ３７、Ｔ４０を持ち、トランジスタＴ３６のソースは電源電圧Ｖｄｄに接続され、ドレインは出力信号ａａに接続される。トランジスタＴ３７のソースはＶｄｄに接続され、ドレインは出力信号ａｂに接続される。トランジスタＴ４０のソース（もしくはドレイン）は出力信号ａａに接続され、もう一方のドレイン（もしくはソース）は出力信号ａｂに接続される。
【００５７】
出力信号ａｂをゲート入力とするＰＭＯＳトランジスタＴ３８のソースはＶｄｄに接続され、ドレインは出力信号ａａに接続される。出力信号ａａをゲート入力とするＰＭＯＳトランジスタＴ３９のソースは電源電圧Ｖｄｄに接続され、ドレインは出力信号ａｂに接続される。出力信号ａｂをゲート入力とするＮＭＯＳトランジスタＴ４１のソースはＮＭＯＳトランジスタＴ４３のドレインに接続され、トランジスタＴ４１のドレインは出力信号ａａに接続される。出力信号ａａをゲート入力とするＮＭＯＳトランジスタＴ４２のソースはＮＭＯＳトランジスタＴ４４のドレインに接続され、トランジスタＴ４２のドレインは出力信号ａｂに接続される。トランジスタＴ４３、Ｔ４４のゲート入力はそれぞれ信号ｂＤＱ、信号ＤＱであり、ソースはＮＭＯＳトランジスタＴ４５のドレインに共通に接続される。トランジスタＴ４５はクロック信号Ｃｌｋをゲート入力とし、そのソースは接地電位Ｖｓｓに接続される。
【００５８】
ラッチ回路２７は、出力信号ａａ／ａｂを入力として信号ＤＱｗ／ｂＤＱｗの値をラッチして出力する。出力信号ａａをゲート入力とするＰＭＯＳトランジスタＴ６７のソースは電源電圧Ｖｄｄに接続され、ドレインは出力信号ｂＤＱｗに接続される。出力信号ａａをインバータＧ５６で反転した信号をゲート入力とするＮＭＯＳトランジスタＴ６８のソースは接地電位Ｖｓｓに接続され、ドレインは信号ＤＱｗに接続される。出力信号ａｂをゲート入力とするＰＭＯＳトランジスタＴ６４のソースは電源電圧Ｖｄｄに接続され、ドレインは出力信号ＤＱｗに接続される。
【００５９】
出力信号ａｂをインバータＧ５５で反転した信号をゲート入力とするＮＭＯＳトランジスタＴ７１は、ソースが接地電位Ｖｓｓに接続され、ドレインが信号ｂＤＱｗに接続される。信号ＤＱｗをゲート入力とするＰＭＯＳトランジスタＴ６６のソースは電源電圧Ｖｄｄに接続され、ドレインは信号ｂＤＱｗに接続される。信号ＤＱｗをゲート入力とするＮＭＯＳトランジスタＴ７０のソースは接地電位Ｖｓｓに接続され、ドレインは信号ｂＤＱｗに接続される。信号ｂＤＱｗをゲート入力とするＰＭＯＳトランジスタＴ６５のソースは電源電圧Ｖｄｄに接続され、ドレインは信号ＤＱｗに接続される。信号ｂＤＱｗをゲート入力とするＮＭＯＳトランジスタＴ６９のソースは接地電位Ｖｓｓに接続され、ドレインは信号ＤＱｗに接続される。
【００６０】
図１３を用いて、入力レシーバ（ＩＲ）の動作を説明する。ここでは、クロック信号Ｉｃｌｋｂに同期して動作し、信号ＤＱｗ＜０＞、ｂＤＱｗ＜０＞を出力とする入力レシーバ２３を例にとる。クロック信号Ｉｃｌｋｂが“Ｌ”の期間、トランジスタＴ４５はオフしており、この入力レシーバは信号ＤＱ／ｂＤＱを検知しない。一方、トランジスタＴ３６、Ｔ３７、Ｔ４０はオン状態であるので、信号ＤＱｗと信号ｂＤＱｗはトランジスタＴ４０により短絡されて等しい電位となり、かつトランジスタＴ３６、Ｔ３７により電源電圧Ｖｄｄへプリチャージされる。
【００６１】
クロック信号Ｉｃｌｋｂが“Ｈ”に遷移すると、トランジスタＴ３６、Ｔ３７、Ｔ４０はオフする。一方、トランジスタＴ４５がオンするため、信号ＤＱ、ｂＤＱの電位差をトランジスタＴ４３とＴ４４で検知することができ、トランジスタＴ３８、Ｔ３９、Ｔ４１、Ｔ４２で電位差を増幅して出力信号ａａ、ａｂとして出力する。例えば、信号ＤＱの電位が信号ｂＤＱより高い状態のときにクロック信号Ｉｃｌｋｂが“Ｈ”に遷移した場合、トランジスタＴ４４がオンして出力信号ａｂの電位を下げる。出力信号ａｂの電位が低下すると、トランジスタＴ３８はオン状態、トランジスタＴ４１はオフ状態となり、出力信号ａａは電源電圧Ｖｄｄを保つ。出力信号ａａが電源電圧Ｖｄｄなので、トランジスタＴ３９はオフ状態、トランジスタＴ４２はオン状態となり、出力信号ａｂは更に電位が低下し、最終的には接地電位Ｖｓｓとなる。ラッチ回路２７では、出力信号ａａ／ａｂを受けて信号ＤＱｗ／ｂＤＱｗをラッチして出力する。
【００６２】
次に、図１３を用いて、入力レシーブ回路５の動作を説明する。外部データ線ＤＱ／ｂＤＱから、１６ビットのシリアルデータがデータレート４Ｇｂｐｓ（１ビット当り２５０ｐｓ）で半導体記憶装置へ入力される。また、クロック同期回路４からの１ＧＨｚの内部クロック信号Ｉｃｌｋｂ、Ｑｃｌｋｂ、Ｉｃｌｋ、Ｑｃｌｋが４組の入力レシーバに供給される。まず、クロック信号Ｉｃｌｋｂが“Ｈ”に遷移すると、第１の入力レシーバ２３が前述の動作を行い、データ線ＤＱ／ｂＤＱの＜０＞番目のデータを検知して信号ＤＱｗ＜０＞、ｂＤＱｗ＜０＞として出力する。次に、クロック信号Ｑｃｌｋｂが“Ｈ”に遷移すると、第２の入力レシーバ２４が動作し、データ線ＤＱ／ｂＤＱの＜１＞番目のデータを検知して信号ＤＱｗ＜１＞、ｂＤＱｗ＜１＞として出力する。次に、クロック信号Ｉｃｌｋが“Ｈ”に遷移すると、第３の入力レシーバ２５が動作し、データ線ＤＱ／ｂＤＱの＜２＞番目のデータを検知して信号ＤＱｗ＜２＞、ｂＤＱｗ＜２＞として出力する。次に、クロック信号Ｑｃｌｋが“Ｈ”に遷移すると、第４の入力レシーバ２６が動作し、データ線ＤＱ／ｂＤＱの＜３＞番目のデータを検知して信号ＤＱｗ＜３＞、ｂＤＱｗ＜３＞として出力する。次に、クロック信号Ｉｃｌｋｂが“Ｈ”に遷移すると、再度第１の入力レシーバ２３が動作し、データ線ＤＱ／ｂＤＱの＜４＞番目のデータを検知して信号ＤＱｗ＜０＞、ｂＤＱｗ＜０＞として出力する。このような動作を繰り返して、１６ビットのシリアルデータが検知され、４ビット（×４）のシリアルデータＤＱｗ＜０：３＞、ｂＤＱｗ＜０：３＞が入力レシーブ回路５から出力される。入力レシーブ回路５からの出力は、入力バッファ回路６、ライト用シフトレジスタ７により１６ビットのパラレルデータに変換され、メモリコア部２へ書き込まれる。
【００６３】
このように高周波クロックに同期して入出力動作を行う半導体記憶装置にデータを書き込む場合、試験装置からデータレート４Ｇｂｐｓ（１ビット当り２５０ｐｓ）でデータを出力する必要がある。しかし、そのような高速動作可能な試験装置はコストが高く、半導体記憶装置の試験コストが上昇するという問題があった。
【００６４】
以下に前述した問題を解決した、本発明の実施形態の半導体記憶装置について図面を参照して説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００６５】
［第１の実施形態］
まず、この発明の第１の実施形態の半導体記憶装置について説明する。
【００６６】
図１４は、第１の実施形態の半導体記憶装置の構成を示すブロック図である。図２に示した例では、メモリコア部２から読み出したデータＲＤ＜０：１５＞は、直接リード用シフトレジスタ８へ入力されていたが、この第１の実施形態ではデータマルチプレクサ１１を介してリード用シフトレジスタ８へ入力される。
【００６７】
図１５は、第１の実施形態の半導体記憶装置におけるデータマルチプレクサ１１の構成を示す回路図である。メモリコア部２から読み出した１６ビットのパラレルデータＲＤ＜０：１５＞のうち、偶数番目のデータＲＤ＜ｎ＞（ｎ＝０，２，４，６，８，１０，１２，１４）は、信号Ｄｉｎ＜ｎ＞として、制御回路３からの内部制御信号ＳｅｌＯをゲート入力とするＰＭＯＳトランジスタＴ２８と、内部制御信号ＳｅｌＯをインバータＧ４５で反転した信号ｂＳｅｌＯをゲート入力とするＮＭＯＳトランジスタＴ２９の共通のソース（もしくはドレイン）へ入力される。信号Ｄｉｎ＜ｎ＞は、また内部制御信号ＳｅｌＥをゲート入力とするＮＭＯＳトランジスタＴ３２と、信号ＳｅｌＥをインバータＧ４８で反転した信号ｂＳｅｌＥをゲート入力とするＰＭＯＳトランジスタＴ３３の共通のソース（もしくはドレイン）へ入力される。
【００６８】
一方、奇数番目のデータＲＤ＜ｎ＋１＞は、信号Ｄｉｎ＜ｎ＋１＞として、信号ｂＳｅｌＯをゲート入力とするＰＭＯＳトランジスタＴ３０と、信号ＳｅｌＯをゲート入力とするＮＭＯＳトランジスタＴ３１の共通のソース（もしくはドレイン）に接続される。信号Ｄｉｎ＜ｎ＋１＞は、また信号ｂＳｅｌＥをゲート入力とするＮＭＯＳトランジスタＴ３４と、信号ＳｅｌＥをゲート入力とするＰＭＯＳトランジスタＴ３５の共通のソース（もしくはドレイン）に接続される。
【００６９】
トランジスタＴ２８、Ｔ２９、Ｔ３０、Ｔ３１のもう一方のドレイン（もしくはソース）は、インバータＧ４６の入力端子へ共通に接続される。インバータＧ４６の出力はインバータＧ４７へ入力され、インバータＧ４７の出力はデータマルチプレクサ１１の出力信号Ｄｏｕｔ＜ｎ＞となる。トランジスタＴ３２、Ｔ３３、Ｔ３４、Ｔ３５のもう一方のドレイン（もしくはソース）は、インバータＧ４９の入力端子へ共通に接続され、インバータＧ４９の出力はインバータＧ５０へ入力される。インバータＧ５０の出力はデータマルチプレクサ１１の出力信号Ｄｏｕｔ＜ｎ＋１＞となる。
【００７０】
図１６〜図２０を用いて、データマルチプレクサ１１の動作及び半導体記憶装置の出力動作を説明する。ここで、図１６は通常動作時のデータマルチプレクサ各部の電圧波形を示す。図１７は試験時に偶数番目のデータを出力する場合のデータマルチプレクサ各部の電圧波形を示し、図１８は試験時に偶数番目のデータを出力する場合の半導体記憶装置の主要各部の電圧波形を示す。図１９は試験時に奇数番目のデータを出力する場合のデータマルチプレクサ各部の電圧波形を示し、図２０は試験時に奇数番目のデータを出力する場合の半導体記憶装置の主要各部の電圧波形を示す。
【００７１】
まず、図１６を用いて、通常動作時のデータマルチプレクサ１１の動作を説明する。内部制御信号ＳｅｌＥ及びＳｅｌＯは共に常に“Ｌ”レベルを保つ。従って、トランジスタＴ２８、Ｔ２９、Ｔ３４、Ｔ３５はオン状態であり、トランジスタＴ３０、Ｔ３１、Ｔ３２、Ｔ３３はオフ状態である。これにより、信号Ｄｉｎ＜ｎ＞はインバータＧ４６の入力端子へ入力され、信号Ｄｉｎ＜ｎ＋１＞はインバータＧ４９の入力端子へ入力される。メモリコア部２からデータが読み出された場合、出力信号Ｄｏｕｔ＜ｎ＞にはインバータＧ４６、Ｇ４７を介して信号Ｄｉｎ＜ｎ＞のデータがそのまま出力され、出力信号Ｄｏｕｔ＜ｎ＋１＞にはインバータＧ４９、Ｇ５０を介して信号Ｄｉｎ＜ｎ＋１＞のデータがそのまま出力される。すなわち、メモリコア部２から読み出された１６ビットのパラレルデータＲＤ＜０：１５＞は、そのまま１６ビットのパラレルデータＲＤＸ＜０：１５＞としてリード用シフトレジスタ８へ入力される。
【００７２】
その後、パラレルデータＲＤＸ＜０：１５＞は、リード用シフトレジスタ８、出力バッファ回路９により１６ビットのシリアルデータに変換される。変換された１６ビットのシリアルデータは、出力ドライブ回路１０により、図２に示した例と同様にデータレート４Ｇｂｐｓ（１ビット当り２５０ｐｓ）で外部データ線ＤＱ／ｂＤＱへ出力される。
【００７３】
図１７、図１８を用いて、試験時に偶数番目のデータを出力する場合のデータマルチプレクサ１１及び半導体記憶装置の各部の動作を説明する。通常動作時と異なるのはメモリセルからデータを読み出す前に、内部制御信号ＳｅｌＥを“Ｈ”に遷移させておく点である。一方、内部制御信号ＳｅｌＯは常に“Ｌ”を保つ。従って、トランジスタＴ２８、Ｔ２９、Ｔ３２、Ｔ３３がオン状態であり、トランジスタＴ３０、Ｔ３１、Ｔ３４、Ｔ３５がオフ状態である。これにより、信号Ｄｉｎ＜ｎ＞がインバータＧ４６及びインバータＧ４９の入力端子へ入力される。信号Ｄｉｎ＜ｎ＋１＞は遮断状態である。メモリコア部２からデータが読み出された場合、出力信号Ｄｏｕｔ＜ｎ＞には信号Ｄｉｎ＜ｎ＞のデータがそのまま出力され、出力信号Ｄｏｕｔ＜ｎ＋１＞にも信号Ｄｉｎ＜ｎ＞のデータが出力されることになる。
【００７４】
出力信号Ｄｏｕｔ＜０：１５＞は、１６ビットのパラレルデータとしてリード用シフトレジスタ８へ入力される。このとき、図１８に示すように、リード用シフトレジスタ８の出力信号ＲｅａｄＤ＜ｎ＋１＞には信号ＲｅａｄＤ＜ｎ＞と同じデータが出力される。信号ＲｅａｄＤ＜ｎ＞は出力バッファ９へ入力され、図２に示した例と同様の処理が行われる。従って、信号ｒｉｅと信号ｒｑｅは同じ偶数（０，４，８，１２）番目のデータを出力し、信号ｒｉｏとｒｑｏも同様に偶数（２，６，１０，１４）番目のデータを出力する。また、信号ＤＱｒ／ｂＤＱｒには偶数番目のデータが連続して出力される。信号ＤＱｒ／ｂＤＱｒは、出力ドライブ回路１０へ入力され、外部データ線対ＤＱ／ｂＤＱへ出力される。信号ＤＱｒ／ｂＤＱｒが偶数番目のデータを連続して出力するため、外部データ線対ＤＱ／ｂＤＱへ８ビットのシリアルデータがデータレート２Ｇｂｐｓ（１ビット当り５００ｐｓ）で出力されることになる。
【００７５】
次に、図１９、図２０を用いて、奇数番目のデータを出力する場合のデータマルチプレクサ１１及び半導体記憶装置の各部の動作を説明する。通常動作時と異なるのはメモリセルからデータを読み出す前に、内部制御信号ＳｅｌＯを“Ｈ”に遷移させておく点である。一方、内部制御信号ＳｅｌＥは常に“Ｌ”を保つ。従って、トランジスタＴ３０、Ｔ３１、Ｔ３４、Ｔ３５がオン状態であり、トランジスタＴ２８、Ｔ２９、Ｔ３２、Ｔ３３がオフ状態である。これにより、信号Ｄｉｎ＜ｎ＋１＞がインバータＧ４６及びインバータＧ４９の入力端子へ入力される。信号Ｄｉｎ＜ｎ＞は遮断状態である。メモリコア部２からデータが読み出された場合、出力信号Ｄｏｕｔ＜ｎ＞には出力信号Ｄｏｕｔ＜ｎ＋１＞のデータが出力され、出力信号Ｄｏｕｔ＜ｎ＋１＞にも出力信号Ｄｏｕｔ＜ｎ＋１＞のデータが出力されることになる。
【００７６】
出力信号Ｄｏｕｔ＜０：１５＞は、１６ビットのパラレルデータとしてリード用シフトレジスタ８へ入力される。このとき、図２０に示すように、リード用シフトレジスタ８の信号ＲｅａｄＤ＜ｎ＞には、信号ＲｅａｄＤ＜ｎ＋１＞と同じデータが出力される。信号ＲｅａｄＤ＜ｎ＋１＞は出力バッファ回路９へ入力され、図２に示した例と同様の処理が行われる。従って、信号ｒｉｅと信号ｒｑｅは同じ奇数（１，５，９，１３）番目のデータを出力し、信号ｒｉｏと信号ｒｑｏも同じ奇数（３，７，１１，１５）番目のデータを出力する。また、信号ＤＱｒ／ｂＤＱｒには、奇数番目のデータが連続して出力される。信号ＤＱｒ／ｂＤＱｒは、出力ドライブ回路１０へ入力され、外部データ線対ＤＱ／ｂＤＱへ出力される。信号ＤＱｒ／ｂＤＱｒが奇数番目のデータを連続して出力するため、外部データ線対ＤＱ／ｂＤＱへ８ビットのシリアルデータがデータレート２Ｇｂｐｓ（１ビット当り５００ｐｓ）で出力されることになる。
【００７７】
以上説明したように第１の実施形態においては、通常動作時はデータレート４Ｇｂｐｓで読み出しデータを外部へ出力する一方、試験時はデータレートを１／２に圧縮（２Ｇｂｐｓ）して偶数番目のデータの読み出し試験及び奇数番目のデータの読み出し試験を行うことが可能である。これにより、本実施形態の半導体記憶装置では、安価な低速テスタでも高速な入出力動作の試験を行うことができ、半導体記憶装置の試験コストを低減することができる。すなわち、第１の実施形態によれば、通常動作時のデータ入出力動作をほとんど変えることなく、試験時におけるデータ入出力動作を通常動作時よりも低速に行うことがでる。これにより、安価な低速の入出力動作しかできないテスタでも、高速な入出力動作の試験が可能となり、半導体記憶装置における試験コストの低減が可能となる。さらにこれにより、低コストの半導体記憶装置が実現できる。
【００７８】
［第２の実施形態］
次に、この発明の第２の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００７９】
図２１は、第２の実施形態の半導体記憶装置の構成を示すブロック図である。第1の実施形態においてはメモリコア部２からの読み出しデータＲＤ＜０：１５＞をデータマルチプレクサ１１へ直接入力していたのに対し、この第２の実施形態ではメモリコア部２からの読み出しデータをリード用シフトレジスタ８へ入力し、リード用シフトレジスタ８の出力をデータマルチプレクサ１１へ入力している。その他の構成は第１の実施形態と同様である。
【００８０】
図２１におけるデータマルチプレクサ１１の構成は第1の実施形態と同様である。ただし、データマルチプレクサ１１への入力信号はリード用シフトレジスタ８の出力信号ＲｅａｄＤ＜ｎ＞（ｎ＝０，１，２，３）であり、データマルチプレクサ１１の出力は出力バッファ回路９へ入力される。データマルチプレクサ１１の動作は第１の実施形態と同様であるため省略する。
【００８１】
図２２、図２３は、第２の実施形態における半導体記憶装置の主要各部の電圧波形図である。図２２は試験時に偶数番目のデータを出力する場合の電圧波形を示し、図２３は奇数番目のデータを出力する場合の電圧波形を示す。メモリコア部２から読み出された１６ビットのパラレルデータＲＤ＜０：１５＞が４組のリード用シフトレジスタ８へ入力されて、４ビット（×４）のシリアルデータＲｅａｄＤ＜０：３＞が出力されるのは、図２に示した例と同様である。この第２の実施形態では、２組のデータマルチプレクサ１１が存在し、信号ＲｅａｄＤ＜０：３＞のうち、信号ＲｅａｄＤ＜０，１＞は第１のデータマルチプレクサへ入力され、信号ＲｅａｄＤ＜２，３＞は第２のデータマルチプレクサへ入力される。これらデータマルチプレクサにおいては第１の実施形態と同様の動作が行われる。
【００８２】
偶数番目のデータを出力する場合は、内部制御信号ＳｅｌＥを“Ｈ”、信号ＳｅｌＯを“Ｌ”にすることにより、第１のデータマルチプレクサは、偶数（０，４，８，１２）番目のデータを信号ＲＤＸ＜０＞と信号ＲＤＸ＜１＞に同時にシリアルデータとして出力する。第２のデータマルチプレクサは、偶数（２，６，１０，１４）番目のデータを信号ＲＤＸ＜２＞と信号ＲＤＸ＜３＞に同時にシリアルデータとして出力する。信号ＲＤＸ＜０：３＞は出力バッファ回路９へ入力され、図２に示した例及び第１の実施形態と同様に、出力バッファ回路９から８ビットのシリアルデータとしてデータレート２Ｇｂｐｓ（１ビット当り５００ｐｓ）で出力される。出力バッファ回路９の出力信号ＤＱｒ／ｂＤＱｒは、出力ドライブ回路１０へ入力されて外部データ線対ＤＱ／ｂＤＱへ出力される。これにより、外部データ線対ＤＱ／ｂＤＱへ８ビットのシリアルデータがデータレート２Ｇｂｐｓ（１ビット当り５００ｐｓ）で出力されることになる。
【００８３】
また、奇数番目のデータを出力する場合は、内部制御信号ＳｅｌＥを“Ｌ”、信号ＳｅｌＯを“Ｈ”にすることにより、第１のデータマルチプレクサは、奇数（１，５，９，１３）番目のデータを信号ＲＤＸ＜０＞と信号ＲＤＸ＜１＞に同時にシリアルデータとして出力する。第２のデータマルチプレクサは、奇数（３，７，１１，１５）番目のデータを信号ＲＤＸ＜２＞と信号ＲＤＸ＜３＞に同時にシリアルデータとして出力する。以降は、偶数番目のデータ出力時と同様に出力バッファ回路９、出力ドライブ回路１０が動作して、外部データ線対ＤＱ／ｂＤＱへ８ビットのシリアルデータがデータレート２Ｇｂｐｓ（１ビット当り５００ｐｓ）で出力される。
【００８４】
以上説明したようにこの第２の実施形態によれば、第１の実施形態と同様に通常動作時はデータレート４Ｇｂｐｓで読み出しデータを外部へ出力する一方、試験時はデータレートを１／２へ圧縮（データレート２Ｇｂｐｓ）して偶数番目のデータの読み出し試験及び奇数番目のデータの読み出し試験を行うことが可能である。これにより、本実施形態の半導体記憶装置では、安価な低速テスタでも高速な入出力動作の試験を行うことができ、半導体記憶装置の試験コストを低減することができる。
【００８５】
［第３の実施形態］
次に、この発明の第３の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００８６】
図２４は、第３の実施形態の半導体記憶装置における入力レシーブ回路の構成を示す図である。図２に示した例において入力レシーブ回路５内の４組の入力レシーバ（ＩＲ）は同一の回路を使用していたのに対し、この第３の実施形態は入力レシーバ（ＩＲＡ）２８、３０、及び入力レシーバ（ＩＲＢ）２９、３１を有し、入力レシーバ（ＩＲＡ）２８、３０と入力レシーバ（ＩＲＢ）２９、３１とは異なる回路を構成を持っている。入力レシーバ（ＩＲＡ）２８、３０は、外部データ線対ＤＱ／ｂＤＱに伝送された偶数（０，２）番目のデータを取り込み、信号ＤＱｗ／ｂＤＱｗとして出力する。入力レシーバ（ＩＲＢ）２９、３１は、外部データ線対ＤＱ／ｂＤＱに伝送された奇数（１，３）番目のデータを取り込み、信号ＤＱｗ／ｂＤＱｗとして出力する。その他の構成は、第１または第２の実施形態と同様である。
【００８７】
図２５は第３の実施形態における偶数番目の信号ＤＱｗ／ｂＤＱｗを出力する入力レシーバ（ＩＲＡ）の具体的な回路を示し、図２６は奇数番目の信号ＤＱｗ／ｂＤＱｗを出力する入力レシーバ（ＩＲＢ）の具体的な回路を示す。図１２に示した例に対して、図２５ではＮＭＯＳトランジスタＴ４３のゲート入力部の回路構成が異なっており、図２６ではＮＭＯＳトランジスタＴ４４のゲート入力部の回路構成が異なっている。
【００８８】
図２５に示す入力レシーバ（ＩＲＡ）２８、３０は以下のような構成を有する。なお、図２５における信号Ｃｌｋは、クロック信号Ｉｃｌｋ、Ｑｃｌｋ、Ｉｃｌｋｂ、Ｑｃｌｋｂのいずれかの信号であることを表す。外部データ線ｂＤＱは、制御回路３からの内部制御信号NormalをインバータＧ５１で反転した信号bNormalをゲート入力とするＰＭＯＳトランジスタＴ５６と、信号Normalをゲート入力とするＮＭＯＳトランジスタＴ５７の共通のソース（もしくはドレイン）に接続される。また、外部から印加されるか、内部回路にて生成される基準電位ＶＲＥＦは、制御信号３からの内部制御信号ＳｅｌＷＤをゲート入力とするＮＭＯＳトランジスタＴ５８と、信号ＳｅｌＷＤをインバータＧ５２で反転した信号ｂＳｅｌＷＤをゲート入力とするＰＭＯＳトランジスタＴ５９の共通のソース（もしくはドレイン）へ入力される。トランジスタＴ５６、Ｔ５７、Ｔ５８、Ｔ５９のもう一方のドレイン（もしくはソース）は、ＮＭＯＳトランジスタＴ４３のゲートに共通に接続される。その他の構成は図１２と同様である。
【００８９】
図２６に示す入力レシーバ（ＩＲＢ）２９、３１は以下のような構成を有する。なお、図２６における信号Ｃｌｋは、クロック信号Ｉｃｌｋ、Ｑｃｌｋ、Ｉｃｌｋｂ、Ｑｃｌｋｂのいずれかの信号であることを表す。外部データ線ＤＱは、制御回路３からの内部制御信号NormalをインバータＧ５３で反転した信号bNormalをゲート入力とするＰＭＯＳトランジスタＴ６０と、信号Normalをゲート入力とするＮＭＯＳトランジスタＴ６１の共通のソース（もしくはドレイン）に接続される。また、基準電位ＶＲＥＦは、制御信号３からの内部制御信号ＳｅｌＷＤをゲート入力とするＮＭＯＳトランジスタＴ６２と、信号ＳｅｌＷＤをインバータＧ５４で反転した信号ｂＳｅｌＷＤをゲート入力とするＰＭＯＳトランジスタＴ６３の共通のソース（もしくはドレイン）へ入力される。トランジスタＴ６０、Ｔ６１、Ｔ６２、Ｔ６３のもう一方のドレイン（もしくはソース）は、ＮＭＯＳトランジスタＴ４４のゲートに共通に接続される。その他の構成は図１２と同様である。
【００９０】
図２７、図２８は、第３の実施形態における入力レシーブ回路の各部の電圧波形図である。図２７は通常動作時の電圧波形であり、図２８は半導体記憶装置の試験時に書き込みデータの伝送レートを１／２に圧縮した場合の電圧波形である。
【００９１】
図２７に示す通常動作時においては、制御信号Normalは常に“Ｈ”を、制御信号ＳｅｌＷＤは常に“Ｌ”を保つ。従って、図２５において、トランジスタＴ５６、Ｔ５７はオン状態であり、外部データ線ｂＤＱはトランジスタＴ４３のゲートと接続された状態となる。一方、トランジスタＴ５８、Ｔ５９はオフ状態であるので、基準電位ＶＲＥＦはトランジスタＴ４３のゲートと遮断状態となる。
【００９２】
また、図２６において、トランジスタＴ６０、Ｔ６１はオン状態であり、外部データ線ＤＱはトランジスタＴ４４のゲートに接続された状態となる。一方、トランジスタＴ６２、Ｔ６３はオフ状態であるので、基準電位ＶＲＥＦはトランジスタＴ４４のゲートとは遮断状態となる。このような図２７に示した状態では、図１３に示した状態と回路動作としては同一であり、外部データ線対ＤＱ／ｂＤＱに伝送されたデータレート４Ｇｂｐｓの１６ビットのシリアルデータを、４組の入力レシーブ回路２８〜３１にて検知して信号ＤＱｗ／ｂＤＱｗ＜０：３＞として出力する。
【００９３】
図２８に示す試験時においては、外部データ線対ＤＱ／ｂＤＱのデータを検知する前に、制御信号Normalが“Ｈ”から“Ｌ”に、制御信号ＳｅｌＷＤが“Ｌ”から“Ｈ”へ遷移する。従って、図２５において、トランジスタＴ５８、５９はオン状態であり、基準電位ＶＲＥＦはトランジスタＴ４３のゲートへ入力された状態となる。一方、トランジスタＴ５６、Ｔ５７はオフ状態であるので、外部データ線ｂＤＱはトランジスタＴ４３のゲートと遮断状態となる。
【００９４】
また、図２６において、トランジスタＴ６２、Ｔ６３はオン状態であり、基準電位ＶＲＥＦはトランジスタＴ４４のゲートへ入力された状態となる。一方、トランジスタＴ６０、Ｔ６１はオフ状態であり、外部データ線ＤＱはトランジスタＴ４４のゲートと遮断状態となる。通常動作時にはそれぞれの入力レシーバ（ＩＲＡ）、入力レシーバ（ＩＲＢ）はデータ線対ＤＱとｂＤＱの電位を比較して検知、増幅していたのに対し、試験時には入力レシーバ（ＩＲＡ）では基準電位ＶＲＥＦとデータ線ＤＱの電位を、入力レシーバ（ＩＲＢ）では基準電位ＶＲＥＦとデータ線ｂＤＱの電位をそれぞれ比較して検知、増幅することになる。
【００９５】
まず、信号Ｉｃｌｋｂが“Ｈ”に遷移すると、第１の入力レシーバ（ＩＲＡ）２８のトランジスタＴ３６、Ｔ３７、Ｔ４０がオフして、トランジスタＴ４５がオンする。データ線ＤＱの電位が基準電位ＶＲＥＦより高い場合、トランジスタＴ４２、Ｔ４４がオンして信号ａｂに“Ｌ”を出力し、さらにトランジスタＴ３８がオンして信号ａａに“Ｈ”を出力する。信号ａａ及びａｂはラッチ回路２７に入力され、ラッチ回路２７は信号ＤＱｗ＜０＞に“Ｈ”を出力し、信号ｂＤＱｗ＜０＞に“Ｌ”を出力する。逆に、データ線ＤＱの電位が基準電位ＶＲＥＦより低い場合、トランジスタＴ４１、Ｔ４３がオンして信号ａａに“Ｌ”を出力し、さらにトランジスタＴ３９がオンして信号ａｂに“Ｈ”を出力する。信号ａａ及びａｂはラッチ回路２７に入力され、ラッチ回路２７は信号ＤＱｗ＜０＞に“Ｌ”を出力し、信号ｂＤＱｗ＜０＞に“Ｈ”を出力する。
【００９６】
次に、信号Ｑｃｌｋｂが“Ｈ”に遷移すると、第２の入力レシーバ（ＩＲＢ）２９のトランジスタＴ３６、Ｔ３７、Ｔ４０がオフして、トランジスタＴ４５がオンする。データ線ｂＤＱの電位が基準電位ＶＲＥＦより高い場合、トランジスタＴ４１、Ｔ４３がオンして信号ａｂに“Ｌ”を出力し、さらにトランジスタＴ３９がオンして信号ａａに“Ｈ”を出力する。信号ａａ及びａｂはラッチ回路２７に入力され、ラッチ回路２７は信号ＤＱｗ＜１＞に“Ｈ”を出力し、信号ｂＤＱｗ＜１＞に“Ｌ”を出力する。逆に、データ線ｂＤＱの電位が基準電位ＶＲＥＦより低い場合、トランジスタＴ４２、Ｔ４４がオンして信号ａａに“Ｌ”を出力し、さらにトランジスタＴ３８がオンして信号ａｂに“Ｈ”を出力する。信号ａａ及びａｂはラッチ回路２７に入力され、ラッチ回路２７は信号ＤＱｗ＜１＞に“Ｌ”を出力し、信号ｂＤＱｗ＜１＞に“Ｈ”を出力する。
【００９７】
次に、信号Ｉｃｌｋが“Ｈ”に遷移すると、前述の第１の入力レシーバ（ＩＲＡ）２８と同様に、第３の入力レシーバ（ＩＲＡ）３０が動作してデータ線ＤＱの電位を検知し、信号ＤＱｗ＜２＞／ｂＤＱｗ＜２＞を出力する。次に、信号Ｑｃｌｋが“Ｈ”に遷移すると、前述の第２の入力レシーバ（ＩＲＢ）２９と同様に、第４の入力レシーバ（ＩＲＢ）３１が動作してデータ線ｂＤＱの電位を検知し、信号ＤＱｗ＜３＞／ｂＤＱｗ＜３＞を出力する。次に、信号Ｉｃｌｋｂが“Ｈ”に遷移すると、再度、第１の入力レシーバ（ＩＲＡ）２８が動作してデータ線ＤＱの電位を検知し、信号ＤＱｗ＜０＞／ｂＤＱｗ＜０＞を出力する。以降、この動作を繰り返し、外部データ線対ＤＱ／ｂＤＱから入力データを検知して信号ＤＱｗ／ｂＤＱｗ＜０：３＞として出力する。
【００９８】
以上説明したようにこの第３の実施形態においては、通常動作時は全く動作を変えることなく、試験時には第１、第３の入力レシーバにてデータ線ＤＱと基準電位ＶＲＥＦの電位を比較し、また第２、第４の入力レシーバにてデータ線ｂＤＱと基準電位ＶＲＥＦの電位を比較して外部データ線対ＤＱ／ｂＤＱのデータを検知する。このため、入力データレートは通常時の４Ｇｂｐｓ（１ビット当り２５０ｐｓ）に対し、試験時はその１／２の２Ｇｂｐｓ（１ビット当り５００ｐｓ）に圧縮することができる。これにより、本実施形態の半導体記憶装置では、安価な低速テスタでも高速な入出力動作の試験を行うことができ、半導体記憶装置の試験コストを低減することができる。
【００９９】
［第４の実施形態］
次に、この発明の第４の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【０１００】
図２９、図３０は、第４の実施形態の半導体記憶装置における入力レシーブ回路の構成を示す図である。図２９は偶数番目の信号ＤＱｗ／ｂＤＱｗを出力する入力レシーバ（ＩＲＡ）を示し、図３０は奇数番目の信号ＤＱｗ／ｂＤＱｗを出力する入力レシーバ（ＩＲＢ）を示す。この第４の実施形態は、第３の実施形態の入力レシーバ（ＩＲＡ）及び入力レシーバ（ＩＲＢ）においてトランジスタＴ４３、Ｔ４４のゲート入力部の回路構成が異なり、その他の構成は第３の実施形態と同様である。また、第４の実施形態における入力レシーバ（ＩＲＡ）と入力レシーバ（ＩＲＢ）は、インバータＧ５２、Ｇ５４、Ｇ５７、Ｇ５９への入力信号のうち、信号ＳｅｌＷＤｅと信号ＳｅｌＷＤｏとが入れ替わっている点のみが異なる。なお、図２９、図３０における信号Ｃｌｋは、クロック信号Ｉｃｌｋ、Ｑｃｌｋ、Ｉｃｌｋｂ、Ｑｃｌｋｂのいずれかの信号であることを表す。
【０１０１】
第４の実施形態における動作は第３の実施形態と同様である。従って、第４に実施形態では、入力データレートは通常時の４Ｇｂｐｓ（１ビット当り２５０ｐｓ）に対し、試験時はその１／２の２Ｇｂｐｓ（１ビット当り５００ｐｓ）に圧縮することができる。これにより、本実施形態の半導体記憶装置では、安価な低速テスタでも高速な入出力動作の試験を行うことができ、半導体記憶装置の試験コストを低減することができる。
【０１０２】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１０３】
【図１】一般的な高周波クロック同期型半導体記憶装置の出力動作時における電圧波形である。
【図２】前記半導体記憶装置の構成を示す回路図である。
【図３】前記半導体記憶装置におけるリード用シフトレジスタの回路図である。
【図４】前記半導体記憶装置のリード用シフトレジスタを構成するフリップフロップ（ＦＦ１）の回路図である。
【図５】前記半導体記憶装置のリード用シフトレジスタを構成するフリップフロップ（ＦＦ２）の回路図である。
【図６】前記半導体記憶装置のリード用シフトレジスタの動作時における電圧波形図である。
【図７】前記半導体記憶装置における出力バッファ回路の回路図である。
【図８】前記半導体記憶装置の出力バッファ回路におけるラッチ回路（Ｌａｔ１）の回路図である。
【図９】前記半導体記憶装置の出力バッファ回路におけるフリップフロップ（ＦＦ３）の回路図である。
【図１０】前記半導体記憶装置の出力バッファ回路におけるシリアルデータ変換回路の回路図である。
【図１１】前記半導体記憶装置における入力レシーブ回路の回路図である。
【図１２】前記半導体記憶装置の入力レシーブ回路内の入力レシーバ（ＩＲ）の回路図である。
【図１３】前記半導体記憶装置の入力レシーバ（ＩＲ）の動作時における電圧波形図である。
【図１４】この発明の第１の実施形態の半導体記憶装置の構成を示すブロック図である。
【図１５】前記第１の実施形態の半導体記憶装置におけるデータマルチプレクサの構成を示す回路図である。
【図１６】前記第１の実施形態の半導体記憶装置のデータマルチプレクサの通常動作時における電圧波形図である。
【図１７】前記第１の実施形態の半導体記憶装置のデータマルチプレクサの試験時における偶数番目データを出力する場合の電圧波形図である。
【図１８】前記第１の実施形態の半導体記憶装置の試験時における偶数番目データを出力する場合の電圧波形図である。
【図１９】前記第１の実施形態の半導体記憶装置のデータマルチプレクサの試験時における奇数番目データを出力する場合の電圧波形図である。
【図２０】前記第１の実施形態の半導体記憶装置の試験時における奇数番目データを出力する場合の電圧波形図である。
【図２１】この発明の第２の実施形態の半導体記憶装置の構成を示すブロック図である。
【図２２】前記第２の実施形態の半導体記憶装置の試験時における偶数番目データを出力する場合の電圧波形図である。
【図２３】前記第２の実施形態の半導体記憶装置の試験時における奇数番目データを出力する場合の電圧波形図である。
【図２４】この発明の第３の実施形態の半導体記憶装置における入力レシーブ回路の構成を示す図である。
【図２５】前記第３の実施形態の半導体記憶装置の入力レシーブ回路における入力レシーバ（ＩＲＡ）の回路図である。
【図２６】前記第３の実施形態の半導体記憶装置の入力レシーブ回路における入力レシーバ（ＩＲＢ）の回路図である。
【図２７】前記第３の実施形態の半導体記憶装置の入力レシーブ回路の通常動作時における電圧波形図である。
【図２８】前記第３の実施形態の半導体記憶装置の入力レシーブ回路の試験時における電圧波形図である。
【図２９】この発明の第４の実施形態の半導体記憶装置の入力レシーブ回路における入力レシーバ（ＩＲＡ）の回路図である。
【図３０】前記第４の実施形態の半導体記憶装置の入力レシーブ回路における入力レシーバ（ＩＲＢ）の回路図である。
【符号の説明】
【０１０４】
１…半導体記憶装置、２…メモリコア部、３…制御回路、４…クロック同期回路、５…入力レシーブ回路、６…入力バッファ回路、７…ライト用シフトレジスタ、８…リード用シフトレジスタ、９…出力バッファ回路、１０…出力ドライブ回路、１１…データマルチプレクサ、１２，１３，１４，１５…フリップフロップ（ＦＦ１）、１６…フリップフロップ（ＦＦ２）、１７…ラッチ回路（Ｌａｔ１）、１８…フリップフロップ（ＦＦ３）、１９…ラッチ回路（Ｌａｔ１）、２０，２１，２２…フリップフロップ（ＦＦ３）、２３，２４，２５，２６…入力レシーバ（ＩＲ）、２７…ラッチ回路、２８…入力レシーバ（ＩＲＡ）、２９…入力レシーバ（ＩＲＢ）、３０…入力レシーバ（ＩＲＡ）、３１…入力レシーバ（ＩＲＢ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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