(57)【要約】【課題】  縦型ＭＯＳＦＥＴのゲート抵抗・入力容量間のトレードオフを改善する。【解決手段】  半導体装置は、第１導電型の半導体基板と、半導体基板上に形成された第１導電型の半導体領域と、半導体領域の一部分に選択的に形成されたトレンチと、トレンチ内に少なくともその一部分が位置すると共にその延長された上端部分が段部を介して幅広に形成されたゲート電極と、トレンチの壁面に沿って前記ゲート電極との間に形成されたゲート絶縁膜と、半導体領域上で前記ゲート絶縁膜を介してトレンチ底部を除く側壁を囲むように設けられた第２導電型のベース層と、ベース層の上面付近のトレンチの外側にゲート絶縁膜に隣接して形成された第１導電型のソース領域と、ゲート電極のトレンチより延長されてトレンチ内の幅よりも段部を介して幅広に形成された上端部分の下面とソース領域の上面との間の少なくとも一部に形成されると共にトレンチ内のゲート絶縁膜の膜厚よりもその膜厚が厚くなるように形成された絶縁膜と、を備える。【選択図】  図１
2006114834.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の半導体領域と、
前記半導体領域の一部分に選択的に形成されたトレンチと、
前記トレンチ内に少なくともその一部分が位置すると共にその延長された上端部分が段部を介して幅広に形成されたゲート電極と、
前記トレンチの壁面に沿って前記ゲート電極との間に形成されたゲート絶縁膜と、
前記半導体領域上で前記ゲート絶縁膜を介して前記トレンチ底部を除く側壁を囲むように設けられた第２導電型のベース層と、
前記ベース層の上面付近の前記トレンチの外側に前記ゲート絶縁膜に隣接して形成された第１導電型のソース領域と、
前記ゲート電極の前記トレンチより延長されて前記トレンチ内の幅よりも段部を介して幅広に形成された前記上端部分の下面と前記ソース領域の上面との間の少なくとも一部に形成されると共に前記トレンチ内の前記ゲート絶縁膜の膜厚よりもその膜厚が厚くなるように形成された絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の少なくとも一部分は、金属または金属化合物より形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属または金属化合物より形成された前記ゲート電極の一部分は、前記段部を介して幅広に形成された前記上端部分であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の半導体領域と、
前記第１半導体領域の一部分に選択的に形成されたトレンチと、
前記トレンチ内に少なくともその一部分が位置するように設けられたゲート電極と、
前記トレンチの壁面に沿って前記ゲート電極との間に形成されたゲート絶縁膜と、
前記半導体領域上で前記ゲート絶縁膜を介して前記トレンチ底部を除く側壁を囲むように設けられた第２導電型のベース層と、
前記ベース層の上面付近の前記トレンチの外側に前記ゲート絶縁膜に隣接して形成された第１導電型のソース領域と、
前記ゲート電極の前記トレンチより延長された上端部分の上表面であって前記ソース領域の上面から離隔する位置に広い面積を保持しつつ設けられた金属または金属化合物よりなる金属膜と、
を備えることを特徴とする半導体装置。
【請求項５】
前記金属層は、前記ゲート電極部の前記上端部分の上表面から側壁部の一部にかけて形成されると共に、該金属層の領域は前記ソース領域の上面より突出している前記ゲート電極部の面積のうちの少なくとも２０％の面積を占めることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、高速スイッチング動作用デバイスおよびパワー用デバイスとして使用される縦型電界効果トランジスタの構造に関する。
【背景技術】
【０００２】
従来、コンピュータ等のＣＰＵ（Central Processing Unit）に使用される電源が低電圧化するのに伴って、同期整流方式による電源が多用されている。同期整流方式による電源に適用される半導体装置としては、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などがあり、このＭＯＳＦＥＴにおいては、ハイサイド（高電圧）側のスイッチング素子のスイッチング損失や導通損失を低減することが求められている。ベース（ボディ）領域を通過して第１導電型の半導体基板にまで到るトレンチ内にゲート絶縁膜を介してゲート電極を設けるようにした先行技術として特許文献１，２に開示された縦型ＭＯＳＦＥＴがある。また、ゲート電極の上端部分の上表面にシリサイドを設けるようにした先行技術として特許文献３がある。
【０００３】
図１７は、従来のＭＯＳＦＥＴの断面構造を示しており、この図を用いて従来のＭＯＳＦＥＴの詳細な構成を説明する。説明の簡略化のため、ｎチャネル型を例にして説明するが、ｐをｎに逆転すれば、ｐチャネル型でも同様である。Ｎ＋型半導体基板１上にエピタキシャル成長によりＮ−型半導体層２が形成される。このＮ−型半導体層２上にＰ型ベース領域３が形成され、Ｐ型ベース領域３を突き抜けるようにしてトレンチ４が形成されている。このトレンチ４の表面には、ゲート絶縁膜５が存在し、このゲート絶縁膜５を介して多結晶シリコンがゲート６として埋め込まれている。このトレンチ４に隣接してＮ＋型ソース領域７、Ｐ型ベース領域３にコンタクトするＰ＋型コンタクト領域８が設けられている。ソース電極９は、それぞれがソース領域７およびボディ領域（コンタクト領域８）の両方にそれぞれ接触するトップメタル９ａ，９ｂを介して形成される。また、ドレイン電極１０は、Ｎ＋型半導体基板１の裏側に形成されている。
【０００４】
スイッチング損失を低減するためには、図１７のゲート絶縁膜５に示されたゲート−ドレイン間の帰還容量Ｃｇｄを低減することが重要であることは一般的に知られている。ゲート−ドレイン間の容量Ｃｇｄを低減させるためにはトレンチ４のＰ型ベース領域３から突き出している部分の長さを短くするか、トレンチ溝の幅（厚さ）を狭くすることが考えられる。また、ＭＯＳＦＥＴのオン抵抗を小さくするためにはチャネル長を短くすることが有効であるため、トレンチ４の深さに相当する図１７における長さｄを短くすることが考えられる。
【０００５】
以上の構成により、縦型電界効果トランジスタ等の半導体装置において、スイッチング損失および導通損失を低減させるようにすると、ドレイン電流が流れる方向と直交する方向のゲート電極および多結晶シリコンの断面積が減少する。このような構造をとることによりゲート抵抗が増大する。そこで、ゲート電極６の下側のトレンチ４内に位置している部分は細く構成し上部の形状は段部を介して広げた上で、ゲート電極６の上部に金属または金属化合物よりなる金属膜として形成されたシリサイド領域１１を付加するようにした構成が知られている。金属膜としてのシリサイド領域１１の面積を増やすことによりゲート抵抗を減らすことができる。
【０００６】
従来の構造においては、ゲート電極６の下側の部分のよりも幅広に拡張された部分の長さＬｆを長くすることにより、シリサイド化されている領域１１の面積を増大させてゲート抵抗を低減させることができるが、その反面で、ソース領域７とこのソース領域７に対向する拡張された部分との間のゲート絶縁膜５におけるゲート−ソース間容量Ｃｇｓも大きくなり、ＭＯＳＦＥＴの入力容量を増大することになる。このような入力容量の増大はＭＯＳＦＥＴにおけるドライブ損失を増大させることとなり、電源の効率を悪化させる原因となっている。すなわち、ゲート抵抗の低減と入力容量の低減とは二律背反の関係に立っており、ゲート抵抗を低減させることのみを求めると入力容量の増加を招き、反対に、入力容量を低減させようとするとゲート抵抗が大きくなるというトレードオフの関係が発生している。
【特許文献１】特開平５−３３５５８２号公報
【特許文献２】特開平７−３２６７５５号公報
【特許文献３】特開２００２−３６８２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上の説明のように、従来の構造におけるゲート電極の拡幅部分の拡幅された長さを長くすることにより、シリサイド化されている領域の面積を増大させると、拡幅部分とソース領域との間のゲート絶縁膜５におけるゲート−ソース間容量Ｃｇｓが大きくなり、ＭＯＳＦＥＴの入力容量を増大させることになる。このような入力容量の増大はＭＯＳＦＥＴにおけるドライブ損失を増大させることに繋がり、電源の効率を悪化させる原因となっている。
【０００８】
本発明は上記課題に鑑みてなされたものであり、シリサイド領域の面積を充分に確保してゲート抵抗の低減を図ると共に、入力容量を増加させないようにしてドライブ損失の増加を防止することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の第１の基本構成に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体領域と、前記半導体領域の一部分に選択的に形成されたトレンチと、前記トレンチ内に少なくともその一部分が位置すると共にその延長された上端部分が段部を介して幅広に形成されたゲート電極と、前記トレンチの壁面に沿って前記ゲート電極との間に形成されたゲート絶縁膜と、前記半導体領域上で前記ゲート絶縁膜を介して前記トレンチ底部を除く側壁を囲むように設けられた第２導電型のベース層と、前記ベース層の上面付近の前記トレンチの外側に前記ゲート絶縁膜に隣接して形成された第１導電型のソース領域と、前記ゲート電極の前記トレンチより延長されて前記トレンチ内の幅よりも段部を介して幅広に形成された前記上端部分の下面と前記ソース領域の上面との間の少なくとも一部に形成されると共に前記トレンチ内の前記ゲート絶縁膜の膜厚よりもその膜厚が厚くなるように形成された絶縁膜と、を備えることを特徴とする。
【００１０】
また、本発明の第２の基本構成に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体領域と、前記第１半導体領域の一部分に選択的に形成されたトレンチと、前記トレンチ内に少なくともその一部分が位置するように設けられたゲート電極と、前記トレンチの壁面に沿って前記ゲート電極との間に形成されたゲート絶縁膜と、前記半導体領域上で前記ゲート絶縁膜を介して前記トレンチ底部を除く側壁を囲むように設けられた第２導電型のベース層と、前記ベース層の上面付近の前記トレンチの外側に前記ゲート絶縁膜に隣接して形成された第１導電型のソース領域と、前記ゲート電極の前記トレンチより延長された上端部分の上表面であって前記ソース領域の上面から離隔する位置に広い面積を保持しつつ設けられた金属または金属化合物よりなる金属膜と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体装置によれば、２つの構成により、ＭＯＳＦＥＴのゲート抵抗および入力容量間のトレードオフ関係を改善することができる。まず、ソース領域の上面とこれに対向するゲート電極上部の拡幅領域の対向面との間のゲート絶縁膜の厚さをトレンチ内のゲート絶縁膜の厚さよりも厚く構成することにより、ゲート−ソース間容量を低減させてゲート抵抗及び入力容量間のトレードオフ関係を改善するようにしている。さらに、ゲート電極上面に形成されるシリサイド領域の面積を効率的に増やすことにより、ＭＯＳＦＥＴのゲート抵抗および入力容量間のトレードオフ関係を改善することもできる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照しながら本発明に係る半導体装置の実施形態を説明する。なお、各図において他の図面で用いた符号と同一符号を付して説明している構成要素は、他の実施形態の構成要素と同一または相当する構成要素を示している。
【００１３】
［第１実施形態］
図１は、本発明の第１基本概念を含む第１実施形態に係る半導体装置を示している。図中、従来の図１７と同一符号を付した構成要素は、従来の構成要素と同一または相当する構成を示している。第１実施形態に係る半導体装置は、図１に示すように、第１導電型としてのＮ＋型の半導体基板１と、半導体基板１上に形成された第１導電型としてのＮ−型の半導体領域２と、この半導体層２上に形成されたＰ型ベース層３と、Ｐ型ベース層３を貫通して半導体領域２の一部分に選択的に形成されたトレンチ４と、このトレンチ４内に少なくともその一部分が位置すると共にその延長された上端部分６１が段部６２を介して幅広に形成されたゲート電極６と、トレンチ４の壁面に沿ってゲート電極６との間に形成されたゲート絶縁膜５と、Ｐ型ベース層３の上面付近のトレンチ４の外側にゲート絶縁膜５に隣接して形成された第１導電型としてのＮ＋型ソース領域７と、ゲート電極６のトレンチ４内より延長されてトレンチ４内の幅よりも段部６２を介して幅広に形成された上端部分６１の下面６３とソース領域７の上面７１との間の少なくとも一部に形成されると共にトレンチ４内のゲート絶縁膜５の膜厚よりもその膜厚が厚くなるように形成された絶縁膜５１とを備えている。絶縁膜５１の膜厚は、図１に示すように、ソース領域７の上面７１とこれに対向する拡幅された上端部分６１の下面６３との間隔の長さＬｈである。
【００１４】
上記構成の第１実施形態に係る半導体装置において、ゲート電極６のうちの少なくとも一部分は、金属層または金属化合物層よりなるシリサイド領域１１となっている。この一部分は、例えば、段部６２を介して幅広に形成された上端部分６１の上面であり、この上端部分６１にシリサイド領域１１が設けられている。この第１実施形態は、ゲート電極６の上端部分６１の最大幅は従来のものと同じであるので、シリサイド領域１１の面積に関する条件では従来と同一である。しかしながら、この第１実施形態に係る半導体装置は、ゲート電極６の段部６２を介して幅広に形成された上端部分６１の下面６３とソース領域７の上面７１との間に充分な厚さの絶縁膜５１が設けられているので、ゲート−ソース間容量Ｃｇｓを低減することができる。
【００１５】
上述した第１実施形態に係る半導体装置において、図１における長さＬｈが大きくなると、ソース領域７の上面７１とゲート電極６の上端部分６１下面間のキャパシタンスは小さくなるが、ソース電極９とゲート電極６間の容量は増大する。したがって、長さＬｈを大きくすればするほど好ましいわけではなく、上端部分６１の張り出している長さＬｆと下面のソース領域上面７１との間隙の長さＬｈとの間には最適値が存在する。この最適値としての長さＬｈは次の関係式を満たしていることが必要である。
Ｌｈ２  ＜  Ｌｆ＊Ｌｇｓｍ
【００１６】
ここで、ソース領域７の上面７１と対面する上端部分６１下面６３において、トレンチ溝からはみ出した最も長い部分の長さをＬｆ、絶縁膜５１が最も厚い部分の膜厚をＬｈ、トレンチ溝とソース電極の間隔が最も大きいところの長さをＬｇｓｍとする。
【００１７】
この関係式を満たすことにより、ゲート−ソース間容量を小さく保ちながらゲート抵抗を低減することができる。
【００１８】
［第２実施形態］
次に、図２を参照しながら、第２実施形態に係る半導体装置について説明する。第２実施形態に係る半導体装置は、基本的な構成は第１実施形態に係る半導体装置と同一であるが、ゲート電極６の上端部分６１に設けられた金属層としてのシリサイド領域１１の面積が大きくなるように構成されている。すなわち、図２に示すように、ゲート電極６上部の幅広となった上端部分６１の上表面から側壁にかけてシリサイド領域１１が設けられている。
【００１９】
このような構成を有する第２実施形態に係る半導体装置によれば、第１実施形態におけるシリサイド領域の面積に比較して側壁部分の面積だけ広い範囲にシリサイド領域を設けることができ、ゲート電極上端部分６１の下面６３とソース領域上面７１との間の絶縁膜５１の厚さを充分に確保する構成に加えてさらに、ゲート抵抗を一層低減させることができる。
【００２０】
［第３実施形態］
図３は、第３実施形態に係る半導体装置を示している。図１および図２にそれぞれ示した第１および第２実施形態に係る半導体装置ではゲート電極の一部がゲート絶縁膜５よりも厚い絶縁膜を介してソース領域７の上面７１上に形成されているが、第３実施形態ではゲート電極６の上端部分はソース領域７の上に張り出していない。この第３実施形態に係る半導体装置においては、上端部分６４の形状を第１および第２実施形態のように幅広く形成するのではなく、図３に示すように、上端部分６４の上面６５の位置がソース領域７の上面７１よりも充分に離隔する距離Ｌｅだけ離れた位置となるように厚く形成することにより、ゲート電極の断面積を増大させることができる。さらに、シリサイド領域の面積を増大させるために、上端部分６４の上面６５だけでなく側壁にもシリサイド領域１１を設けることが望ましい。このようなゲート電極６の上端部分６４が張り出し部分を有していない構成は、図１７に示した従来の半導体装置や第１および第２実施形態に係る半導体装置に比べて、セルピッチを短くすることができ、セル密度を緻密にしてオン抵抗を低減することができる。
【００２１】
第３実施形態の基本構成について、図３を参照しながら説明する。図３において、第３実施形態に係る半導体装置は、第１導電型としてのＮ＋の半導体基板１と、半導体基板１上に形成された第１導電型としてのＮ−型の半導体領域２と、半導体領域２の一部分に選択的に形成されたトレンチ４と、トレンチ４内に少なくともその一部分が位置するように設けられたゲート電極６と、トレンチ４の壁面に沿ってゲート電極６との間に形成されたゲート絶縁膜５と、半導体領域２上でゲート絶縁膜５を介してトレンチ４の底部を除く側壁を囲むようにして設けられた第２導電型としてのＰ型のベース層３と、ベース層３の上面付近の前記トレンチの外側に前記ゲート絶縁膜に隣接して形成された第１導電型としてのＮ＋のソース領域７と、ゲート電極６のトレンチ４より延長されて所定の厚さＬｅを備えた上端部分６４の上面６５から側壁にかけての部分に前記ソース領域の上面から離隔する位置に広い面積を保持しつつ設けられた金属または金属化合物よりなる金属膜としてのシリサイド領域１１とを備えている。
【００２２】
金属層としてのシリサイド領域１１は、ゲート電極６の上端部分６４の上面６５から側壁部分の表面の一部にかけて設けられており、金属層としてのシリサイド領域はソース領域７の上面７１より突出しているゲート電極６の上端部分６４の表面の面積のうちの少なくとも２０％の面積を占めている。上端部分６４の全表面積の少なくとも２０％にシリサイド領域１１を設けているのは、ゲート抵抗を所望の値だけ低減させることができるからである。
【００２３】
［第４実施形態］
図４は第４実施形態に係る半導体装置を示している。この第４実施形態は、図３に示したゲート電極６の上端部分６６の幅を小さな段部６２Ａを介して若干広げてその上端面に凹部６７を設けることにより、上端部分６６の表面に設けられるシリサイド領域１１の面積を広くできる。これにより、上端部分６６の表面に設けられるシリサイド領域１１の全体の面積を広げてゲート抵抗を下げることができる。さらに、上端面から連続する側壁にもシリサイド領域１１を形成することにより、シリサイド領域１１の全体の面積を広げることができる。第４実施形態に係る半導体装置は、ゲート−ソース間の帰還容量Ｃｇｓを低減することができるが、構成上の違いにより、後述する第６実施形態に比べるとゲート抵抗は小さい。また、第３実施形態に比べるとゲート抵抗を低減させることができる代わりに、ゲート−ソース間の帰還容量Ｃｇｓは大きくなる。したがって、この第４実施形態は、第３実施形態と後述する第６実施形態の中間的な構造となっている。
【００２４】
［第５実施形態］
図５は、本発明の第５実施形態に係る半導体装置としてのＭＯＳＦＥＴの構成を示す断面図である。図５において、第１導電型としてのＮ＋型半導体基板１上にエピタキシャル成長によりＮ−型半導体層２が形成されている。このＮ−型半導体層上にＰ型ベース領域３が形成され、Ｐ型ベース領域３を突き抜けるようにしてトレンチ４が形成されている。このトレンチ４の内側表面に沿ってゲート絶縁膜５が設けられ、このゲート絶縁膜５を介して多結晶シリコンよりなるゲート電極６が埋め込まれている。Ｐ型ベース領域３の上面側は、トレンチ４に隣接してＮ＋型ソース領域７と、Ｐ型ベース領域３にコンタクトするためのＰ＋型コンタクト領域８とが設けられている。トレンチ４より上方に突出しているゲート電極６の上端部分６６がゲート酸化膜５より厚い絶縁膜５１上に形成されている。ソース電極９は、従来と同様に、それぞれがソース領域７およびボディ領域（コンタクト領域８）の両方にそれぞれ接触するトップメタル９ａおよび９ｂを介して形成される。また、ドレイン電極１０は、Ｎ＋型半導体層１の裏側（図中下側）に形成されている。
【００２５】
この第５実施形態においては、ゲート電極６の上端部分６６の張り出し部分６８がゲート酸化膜５より厚い絶縁膜５１を介してソース領域７上に形成されると共に、ゲート電極６が上端部分６６の張り出し部分６８の真ん中に凹部６７が残される形状になっている。このように形成すると、ゲート電極６の上端部分６６および張り出し部分６８の最大幅が同じという条件の下においては、従来の半導体装置に比べてシリサイド領域１１の面積を増加させることができる。また、厚い酸化膜５１の上にゲート電極６の上端部分６６の張り出し部分６８が張り出しているため、図１７に示す従来例のように、張り出し部分の長さＬｆを単純に延長させる構成と比較してゲート−ソース間容量Ｃｇｓを減らすことができる。
【００２６】
なお、ゲート電極６の張り出し部分６８の下面６３とソース領域７の上面７１との間が長さＬｈだけ離隔するように構成されている点については、図１に示す第１実施形態の構成に近似しており、張り出し部分６８を含むゲート電極６の上端部分６６の大きさを大きくして、シリサイド領域１１の面積を増加させてゲート抵抗を下げるように構成している点については、図３および図４にそれぞれ示す第３および第４実施形態に係る半導体装置の構成に近似している。
【００２７】
［第６実施形態］
図６は、第６実施形態に係る半導体装置を示している。第６実施形態は、図５に示す第５実施形態の半導体装置の基本構成に対して、張り出し部分６８の側壁にもシリサイド領域１１を設けることにより、第５実施形態に比べてゲート抵抗をさらに下げることができるように構成したものである。すなわち、第６実施形態は、ゲート電極６の上端部分６６および凹部６７を有する張り出し部分６８を含む基本構成は、第５実施形態と同じであるが、シリサイド領域１１が設けられている面積が増大している点で異なっている。その他の構成については、図５に示された第５実施形態と同じ構成を有している。
【００２８】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図２に示す第２実施形態の上端部分６１の形状を図４に示す上端部分６６のような形状にして、シリサイド領域１１の側壁部分の面積をさらに増大させることもできる。なお、上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とした場合について説明したが、これに限らず、第１導電型をｐ型とし、第２導電型をｎ型としても、本発明を同様に実施して同様の効果を得ることができる。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００２９】
［第７実施形態］
次に、本発明に係る半導体装置の一例としての縦型ＭＯＳＦＥＴの製造方法に関する第７実施形態に係る半導体装置の製造方法について、図７ないし図１６を参照しながら説明する。この第７実施形態の製造方法により製造される最終的な半導体装置は、図６に示した第６実施形態に係る半導体装置である。
【００３０】
まず、図７の断面図に示す第１ステップにおいて、第１導電型としてのＮ＋型単結晶シリコン基板１の上全面に、エピタキシャル成長法により、Ｎ−型単結晶シリコンエピタキシャル層２を形成し、続いて、フォトリソグラフィ、不純物イオン注入技術、不純物拡散技術を繰り返し、Ｐ型ベース拡散層３、Ｎ型ソース拡散層７を形成する。
【００３１】
次に、図８に示す第２ステップにおいて、Ｐ型ベース拡散層３およびＮ型ソース拡散層７の表面にシリコン酸化膜とシリコン窒化膜を形成する。その後、トレンチの形成のためのマスクとなるシリコン酸化（ＳｉＯ２）膜１２とシリコン窒化（ＳｉＮ）膜１３を所定の形状にパターニングする。
【００３２】
次に、図９の断面図に示すステップにおいて、化学的気相法（ＣＶＤ―Chemical Vapor Deposition―）等の手法によりシリコン酸化（Ｓｉ）膜を酸化膜１２および窒化膜１３の上方より全体的に堆積させ、その後、異方性エッチングである反応性イオンエッチング（ＲＩＥ―Reactive Ion Etching）により、ＣＶＤ法等で堆積させた絶縁膜１４，１４が側壁部分のみに残される。
【００３３】
次に、図１０の断面図に示すステップにおいて、図９に示すシリコン酸化膜１２，１４とシリコン窒化膜１３をマスクとして、シリコンエッチング技術を用いて、シリコン基板中に、Ｎ＋型ソース拡散層７とＰ型ベース拡散層３を貫通させて、Ｎ−型単結晶シリコンエピタキシャル層２中にまで達するトレンチ４を形成する。
【００３４】
次に、図１１および図１２の断面図に示すステップにおいて、ＣＶＤにより形成したシリコン酸化膜１４を除去し、その後で、シリコン窒化膜１３をエッチングする。エッチング後、トレンチ４の内壁面と、Ｎ＋型ソース層７の一部に、ゲート酸化膜５となるシリコン酸化膜を形成する。
【００３５】
次に、図１３に示すステップにおいて、ＣＶＤ技術を用い、Ｎ型不純物を含んだ多結晶シリコン膜を、トレンチ内に埋め込まれるように、堆積する。ここでトレンチ幅をＷ、堆積する多結晶シリコン膜６の上端部分６６の張り出し部分６８の厚さをＬｔとすると、次のような関係式になるようにすることが望ましい。
Ｗ  ≧  ２ × Ｌｔ
【００３６】
この関係式を満たすように多結晶シリコン膜を堆積させることでトレンチ４とＮ＋型ソース層７に接していないゲート電極６の上端部分６６および張り出し部分６８の表面積を増やすことができる。
【００３７】
次に、図１４に示すステップにおいて、例えばチタン（Ｔｉ）やコバルト（Ｃｏ）等の金属をスパッタリングすることにより、ゲート電極の張り出し部分６８となる多結晶シリコン膜上に金属膜を形成させる。その後、多結晶シリコン膜と金属膜を化学反応させることにより多結晶シリコン膜の表面をシリサイド化させてから、シリコン絶縁膜１２上の金属膜を除去することによりシリサイド領域１１を形成する。
【００３８】
次に、図１５に示すステップにおいて、ＣＶＤ技術を用いてシリコン絶縁膜５０を堆積させる。このとき、張り出し部分６８の下面６３とＮ型ソース領域７の上面７１との間にはゲート絶縁膜５よりも厚い絶縁膜５１が形成されることになる。
【００３９】
その後、図１６に示すように、Ｐ型ベース層３、Ｎ型ソース領域７にコンタクトするようにシリコン絶縁膜５０をＲＩＥ等によりエッチングを行い、ソース領域７に隣接する位置にＰベースコンタクト層８をインプラ注入する。その後、シリコン基板１のソース領域７およびコンタクト層８の上にソース電極９を形成する。一方、Ｎ＋型単結晶シリコン基板１の裏面（図中下面）にドレイン電極１０を形成する。
【００４０】
［第８実施形態］
なお、上述した第７実施形態に係る縦型ＭＯＳＦＥＴの製造方法は、半導体装置の製造方法の１つの具体的構成を示しており、この発明に係る半導体装置の製造方法は第７実施形態における各ステップの順番に限定されず、各ステップの順序を入れ換えることにより第１ないし第６実施形態に係る半導体装置を得ることもできる。
【００４１】
例えば、図示説明は省略するが、図７に示した第７実施形態の第１ステップにおいて、Ｎ−型単結晶シリコンエピタキシャル層２を形成した後に、Ｐ型ベース拡散層３とＮ型ソース拡散層７を形成してから、図８に示す第２ステップによりトレンチ形成のためのマスクをパターニングするものとして説明したが、Ｐ型ベース拡散層３およびＮ型ソース拡散層７は、トレンチを穿設した後やゲートを形成した後に行なうようにしても良い。すなわち、図７の第１ステップでは、Ｎ＋型単結晶シリコン基板１の上全面にエピタキシャル成長法によりＮ−型単結晶シリコンエピタキシャル層２の形成のみを行なっておき、フォトリソグラフィ、不純物イオン注入技術、不純物拡散技術等を用いてＰ型ベース拡散層３およびＮ型ソース拡散層７を形成する工程はトレンチを形成してからゲート絶縁膜を形成する酸化工程やその後の熱処理等の際に行なうことも可能である。
【００４２】
この際、Ｐ型ベース拡散層３は、ビームの照射により図７の第１ステップで行なったとしても、その後の他の工程における加熱処理などにより第１ステップ後も拡散してしまう可能性があるが、トレンチを形成したりゲート酸化膜を加熱処理により形成したりした後に最後の方の工程で温度制御しながら加熱拡散することにより拡散層３の層の厚さを適正な厚みに制御することができる。
【００４３】
また、Ｎ型ソース拡散層７も例えばヒ素（Ａｓ）のようなＮ型不純物イオンの注入のみを最初の方の工程で行なっておいて、この不純物の拡散はトレンチの形成後や、ゲート酸化膜の形成後あるいはゲート酸化膜を形成するのと同じ工程で行なうことも可能である。要するに、第８実施形態における半導体装置の製造方法によれば、Ｐ型ベース拡散層３の形成とＮ型ソース拡散層７の不純物イオンの注入と拡散とは、図７で示した第７実施形態の第１ステップで必ずしも行なう必要はないということである。
【００４４】
このように、Ｐ型ベース拡散層３の形成およびＮ型ソース拡散層７の不純物イオン注入および拡散を後の方の工程で行なうことにより、Ｐ型ベース拡散層３の層厚の制御やＮ型ソース拡散層７の不純物拡散の管理をより精細に行なうことができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態に係る半導体装置の構成を示す要部断面図である。
【図２】本発明の第２実施形態に係る半導体装置の構成を示す要部断面図である。
【図３】本発明の第３実施形態に係る半導体装置の構成を示す要部断面図である。
【図４】本発明の第４実施形態に係る半導体装置の構成を示す要部断面図である。
【図５】本発明の第５実施形態に係る半導体装置の構成を示す要部断面図である。
【図６】本発明の第６実施形態に係る半導体装置の構成を示す要部断面図である。
【図７】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図８】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図９】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図１０】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図１１】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図１２】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図１３】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図１４】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図１５】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図１６】本発明の第７実施形態に係る半導体装置の製造方法を示す要部断面図である。
【図１７】従来の半導体装置の一構成例を示す要部断面図である。
【符号の説明】
【００４６】
１  Ｎ＋半導体基板
２  Ｎ−半導体層
３  Ｐ型ベース層
４  トレンチ
５  ゲート絶縁膜
６  ゲート電極
６１  上端部分
６２  段部
６３  下面
７  Ｎ＋型ソース領域
７１  上面
Ｌｈ  絶縁膜の膜厚（下面６３と上面７１間の長さ）
【図１】
2006114834.tif 000003
【図２】
2006114834.tif 000004
【図３】
2006114834.tif 000005
【図４】
2006114834.tif 000006
【図５】
2006114834.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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