(57)【要約】【課題】  リーク電流の少ない半導体装置を提供する。【解決手段】  半導体装置は、第１導電型を有する半導体基板１を含む。第２導電型を有する１対のソース／ドレイン領域４が半導体基板の表面に形成される。ゲート絶縁膜３がソース／ドレイン領域相互間のチャネル領域上に配設される。第１導電型を有するゲート電極５がゲート絶縁膜上に配設される。ゲート電極は、チャネル領域の上方に位置する第１部分５ａと、ソース／ドレイン領域の上方に位置する第２部分５ｂとを有する。第２部分の多数キャリア濃度は第１部分の多数キャリア濃度より低い。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１導電型を有する半導体基板と、
前記半導体基板の表面に形成され、且つ第２導電型を有する１対のソース／ドレイン領域と、
前記ソース／ドレイン領域相互間のチャネル領域上に配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、
を具備し、
前記ゲート電極は、前記第１導電型を有し、且つ前記チャネル領域の上方に位置する第１部分と、前記ソース／ドレイン領域の上方に位置する第２部分とを有し、
前記第２部分の多数キャリア濃度が前記第１部分の多数キャリア濃度より低い、
ことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記ゲート電極を実質的に構成する半導体材料に前記第１導電型のキャリアを発生させる原子を含んだ第１不純物を含み、
前記第２部分は、前記半導体材料に前記第２導電型のキャリアを発生させる原子を含んだ第２不純物を含み、
前記第２部分の前記第２不純物の濃度は、前記第１部分の前記第２不純物の濃度より高い、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１不純物の濃度は、前記第１部分と前記第２部分とにおいて実質的に同じであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型を有する半導体基板と、
前記半導体基板の表面に形成され、且つ第２導電型を有する１対のソース／ドレイン領域と、
前記ソース／ドレイン領域相互間のチャネル領域上に配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設され、且つ前記チャネル領域の上方に位置し且つ前記第１導電型を有する第１部分と、前記ソース／ドレイン領域の上方に位置し且つ前記第２導電型を有する第２部分とを有するゲート電極と、
を具備することを特徴とする半導体装置。
【請求項５】
第１導電型を有する半導体基板上のゲート絶縁膜上に、前記第１導電型を有するゲート電極を形成する工程と、
前記ゲート電極の端部に位置する第２部分の多数キャリア濃度を前記ゲート電極の中央近傍に位置する第１部分の多数キャリア濃度より減少させる工程と、
前記第２導電型を有し、且つ前記ゲート電極の下方の前記半導体基板の表面のチャネル領域を挟み、且つ一部が前記ゲート電極の前記第２部分の下方に位置する１対のソース／ドレイン領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの閾値電圧を決定する１つの要素として、ソース／ドレイン領域相互間の領域（以下、チャネル領域）の不純物濃度が挙げられる。一般的に、不純物濃度を高くすると閾値電圧が高くなる。閾値電圧を高くすることにより、オフリーク電流を低下できることが知られている。
【０００３】
しかしながら、チャネル領域の不純物濃度を高くすると、ソース／ドレイン領域とゲート電極と半導体基板、より詳しくはソース／ドレイン領域とチャネル領域との間のリーク電流が増加する。この部分のリーク電流の大きなＭＯＳＦＥＴが例えばＤＲＡＭ（Dynamic Random Access Memory）のメモリセルに用いられている場合、メモリセルのポーズ特性（リフレッシュ特性）が悪化する。すなわち、メモリセルが保持するデータの保持時間が短くなる。このように、オフリーク電流と、ソース／ドレイン領域とチャネル領域との間のリーク電流と、の間にはトレードオフの関係がある。
【０００４】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開平4-357865号公報
【特許文献２】米国特許第6,424,016号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、リーク電流の少ない半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による半導体装置は、第１導電型を有する半導体基板と、前記半導体基板の表面に形成され、且つ第２導電型を有する１対のソース／ドレイン領域と、前記ソース／ドレイン領域相互間のチャネル領域上に配設されたゲート絶縁膜と、前記ゲート絶縁膜上に配設されたゲート電極と、を具備し、前記ゲート電極は、前記第１導電型を有し、且つ前記チャネル領域の上方に位置する第１部分と、前記ソース／ドレイン領域の上方に位置する第２部分とを有し、前記第２部分の多数キャリア濃度が前記第１部分の多数キャリア濃度より低い、ことを特徴とする。
【０００７】
本発明の第２の視点による半導体装置は、第１導電型を有する半導体基板と、前記半導体基板の表面に形成され、且つ第２導電型を有する１対のソース／ドレイン領域と、前記ソース／ドレイン領域相互間のチャネル領域上に配設されたゲート絶縁膜と、前記ゲート絶縁膜上に配設され、且つ前記チャネル領域の上方に位置し且つ前記第１導電型を有する第１部分と、前記ソース／ドレイン領域の上方に位置し且つ前記第２導電型を有する第２部分とを有するゲート電極と、を具備することを特徴とする。
【０００８】
本発明の第３の視点による半導体装置の製造方法は、第１導電型を有する半導体基板上のゲート絶縁膜上に、前記第１導電型を有するゲート電極を形成する工程と、前記ゲート電極の端部に位置する第２部分の多数キャリア濃度を前記ゲート電極の中央近傍に位置する第１部分の多数キャリア濃度より減少させる工程と、前記第２導電型を有し、且つ前記ゲート電極の下方の前記半導体基板の表面のチャネル領域を挟み、且つ一部が前記ゲート電極の前記第２部分の下方に位置する１対のソース／ドレイン領域を形成する工程と、を具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ソース／ドレイン領域とチャネル領域との間のリーク電流、およびゲート電極とソース／ドレイン領域との間のリーク電流を低減可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明者等は、本発明の開発の過程において、リーク電流の少ない半導体装置を実現する方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１１】
まず、一般的に、ＭＯＳＦＥＴのチャネルの導電型とゲート電極の導電型とは異なっている。これに対して、上記したトレードオフの関係を解消するために、チャネルの導電型とゲート電極の導電型が同じＭＯＳＦＥＴが知られている。こうすることにより、チャネル領域の不純物濃度が低いとしても閾値電圧を高く設定することができる。すなわち、オフリーク電流を低減することができる。また、同時に、チャネル領域の不純物濃度が低いため、ソース／ドレイン領域とチャネル領域との間のリーク電流を低く抑えることができる。よって、メモリセルのポーズ特性を向上させることができる。
【００１２】
しかしながら、チャネル領域の導電型とゲート電極の導電型が同じＭＯＳＦＥＴの場合、以下の問題が生じる場合がある。すなわち、ｎ型のソース／ドレイン領域のチャネル領域側の縁がｐ型のゲート電極の下方に位置する場合、ゲート電極によりソース／ドレイン領域とチャネル領域との接合部におけるエネルギーバンドギャップが低下する。よって、この接合部を通過する大きなリーク電流（Gate Induced Leakage Current（GIDL））が発生する。このことは、ＭＯＳＦＥＴの特性の悪化につながる。
【００１３】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置を概略的に示す断面図である。以下、ｎチャネルＭＯＳＦＥＴを例に取り説明する。図１に示すように、例えばｐ型のシリコンから実質的に構成される半導体基板１上に、トランジスタ２が形成される。トランジスタ２は、ゲート絶縁膜３、ｎ型のソース／ドレイン領域４、ｐ型のゲート電極５を有する。ゲート絶縁膜３は、ソース／ドレイン領域４相互間のチャネル領域６上の半導体基板１上に設けられる。ゲート絶縁膜３上にゲート電極５が設けられる。ゲート電極５は、ゲート絶縁膜３の上方から、ソース／ドレイン領域４の上方まで達する。
【００１５】
ソース／ドレイン領域４には、これをｎ型とするためのリンまたはヒ素等のドナー不純物が存在している。ドナー不純物の濃度、すなわち典型的にはリンまたはヒ素の濃度は、例えば１×１０16〜５×１０18ｃｍ-3程度である。
【００１６】
ゲート電極５は、例えばポリシリコンから実質的に構成され、例えばホウ素等のアクセプタ不純物（第１不純物）が注入されることによりｐ型とされている。ゲート電極５は、ゲート絶縁膜３上の第１部分５ａと、半導体基板１の表面に沿った方向におけるゲート電極５の端部に位置する第２部分と、を有する。
【００１７】
第１部分５ａと第２部分５ｂとの境界は典型的には、ソース／ドレイン領域４のチャネルに面する側の縁の延長線とほぼ同じ位置に位置する。第２部分５ｂの多数キャリアの濃度、すなわち正孔の濃度（数）は第１部分５ａより低い。これは、例えばアクセプタ不純物の濃度を第１部分５ａと第２部分５ｂとの間で同じとしておいて、第２部分５ｂにｎ型半導体を形成するためのドナー不純物（第２不純物）、例えばリン、ヒ素等を注入することにより行われる。これにより、ドナー不純物がもたらす電子と、アクセプタ不純物がもたらす正孔とが結びつくことにより、第２部分５ｂの多数キャリアである正孔の濃度が減少する。よって、第２部分５ｂのドナー不純物の濃度は、第１部分５ａより高い。第１部分５ａのドナー不純物濃度は、典型的にはゼロである。
【００１８】
第１部分５ａと第２部分５ｂのアクセプタ不純物濃度は、より厳密に記載すると、実質的に同じである。ここで、実質的とは、第１部分５ａおよび第２部分５ｂが、１つの工程において形成された同じ膜に由来することを意味するものである。したがって、第１部分５ａと第２部分５ｂのアクセプタ不純物の濃度が、１つの工程間で発生する、処理結果のばらつきを包含する範囲で同じであることを意味する。
【００１９】
半導体基板１のチャネル領域の多数キャリア濃度、およびゲート電極の第１部分５ａの多数キャリア濃度が、これらの部分を含むＭＯＳＦＥＴに求められる特性に応じた値となるように各不純物の不純物濃度が決定される。その際に考慮される特性として、例えば閾値電圧、オフリーク電流が挙げられる。これらが考慮された上で、チャネル領域６のアクセプタ不純物の平均的な濃度は、例えば１×１０17〜１×１０18ｃｍ-3程度であり、ゲート電極５のアクセプタ不純物の平均的な濃度は、例えば１×１０20ｃｍ-3程度以下である。
【００２０】
ｐ型のゲート電極５の第２部分５ｂにおける多数キャリアに起因するソース／ドレイン領域４とチャネル領域６との接合部におけるエネルギーバンドギャップが低下することを抑える観点から、第２部分５ｂの多数キャリア濃度は小さい方が好ましい。第２部分５ｂのアクセプタ不純物の濃度は第１部分５ａと同じであるので、第２部分５ｂのドナー不純物の濃度を調整することにより、第２部分５ｂの多数キャリアの数が所望の値に設定される。よって、典型例として、第２部分５ｂのドナー不純物濃度は、例えば第１部分５ａのアクセプタ不純物とほぼ同じ濃度（第１部分５ａのアクセプタ不純物濃度の９９．９％〜９９．９９％程度）であり、１×１０16〜１×１０17ｃｍ-3程度である。
【００２１】
次に、図２〜図５を参照して図１の半導体装置の製造方法について説明する。図２〜図５は、図１の半導体製造装置の製造工程の一部を順に示す断面図である。図２に示すように、チャネル領域６の不純物濃度を制御するためのイオン注入の後、例えば熱酸化法等に等により、半導体基板１上の全面にゲート絶縁膜３の材料膜１１が形成される。次に、ゲート絶縁膜３上に、ゲート電極５の材料膜１２が形成される。これは、例えば、不純物が注入されていないポリシリコンが例えばＣＶＤ（Chemical Vapor Deposition）法により堆積された後、このポリシリコンの全面に、ゲート電極の第１部分５ａが有すべきアクセプタ不純物濃度となるように制御されたドーズ量およびエネルギーでイオンが注入されることにより行われる。
【００２２】
次に、図３に示すように、リソグラフィー工程、およびＲＩＥ（Reactive Ion Etching）法等の異方性エッチングにより、材料膜１１、１２がパターニングされる。すなわち、ゲート電極５の材料膜１２上にマスク材（図示せぬ）が堆積され、このマスク材が、ゲート電極５が形成される予定の領域のみ残存するように、ＲＩＥ法等によりエッチングされる。次に、エッチングされたマスク材をマスクとして材料膜１２がＲＩＥ法等によりエッチングされる。次いで、マスク材が除去される。この結果、ゲート絶縁膜３が形成され、および材料膜１２がゲート電極５の形状の材料膜１２が形成される。
【００２３】
次に、図４に示すように、リソグラフィー工程、およびＲＩＥ法等の異方性エッチングにより、ゲート電極上にマスク材１３が形成される。このマスク材１３として、ゲート電極５のパターニングの際のマスク材を用いることもできる。次に、ゲート電極５の側壁から、例えばリンまたはヒ素等のドナー不純物がイオン注入される。このときの注入の条件は、ゲート電極５の第２部分５ｂが上記したようなドナー不純物濃度となるように制御される。この後、マスク材１３が除去される。この結果、図５に示すように、ゲート電極５の第１部分５ａ、第２部分５ｂが形成される。
【００２４】
図３から図５に至る工程は、以下の方法によっても行うことができる。図６は、図３に続く工程の他の例を示す断面図である。まず、図６に示すように、リソグラフィー工程、およびＲＩＥ法等の異方性エッチングを用いて、ゲート構造１３の、第１部分５ａが形成される予定の領域上にマスク材１４が形成される。次に、このマスク材１４をマスクとして、ゲート構造１３に、上方からドナー不純物が注入される。この後、マスク材１４が除去される。この結果、図５に示すように、ゲート電極５の第１部分５ａ、第２部分５ｂが形成される。
【００２５】
次に、図１に示すように、公知の方法により、例えばリソグラフィー工程およびイオン注入等を用いて、ソース／ドレイン領域４が形成される。この後、所望により、ゲートの側壁（図示せぬ）が形成されても構わない。
【００２６】
本発明の第１実施形態に係る半導体装置によれば、ゲート電極５がチャネルと同じ導電型を有し、ゲート電極５のソース／ドレイン領域４の上方に位置する第２部分５ｂの多数キャリアの濃度が、チャネル領域６の上方の第１部分５ａの多数キャリアの濃度より低い。ゲート電極５とチャネルの導電型が同じであるため、上記したような、ソース／ドレイン領域とチャネル領域との間のリーク電流およびオフリーク電流の低減を実現できる。また、ソース／ドレイン領域４の上方の第２部分５ｂの多数キャリア濃度は第１部分５ａより低いため、ソース／ドレイン領域４とチャネル領域６との接合部におけるエネルギーバンドギャップを高く維持することができる。よって、この接合部を介するリーク電流を減少させることができるため、高性能のＭＯＳＦＥＴを実現できる。特に、本実施形態のＭＯＳＦＥＴがＤＲＡＭのメモリセルに用いられた場合、メモリセルのポーズ特性を向上させることができる。
【００２７】
（第２実施形態）
第１実施形態では、ゲート電極５の第２部分５ｂの多数キャリア濃度を第１部分５ａより低くすることにより、ソース／ドレイン領域４とチャネル領域６との接合部におけるエネルギーバンドギャップが低下することが抑制される。これに対して、第２実施形態では、第１部分５ａがチャネルと同じ導電型であり、第２部分５ｂはチャネル領域と反対の導電型を有する。
【００２８】
図７は、本発明の第２実施形態に係る半導体装置を概略的に示す断面図である。図７に示すように、ゲート電極５は、第１部分５ａと、第２部分５ｃとから構成される。第２部分５ｃは、第１部分５ａと反対の導電型、すなわち、この場合ｎ型を有する。第２部分５ｃには、リンまたはヒ素等のドナー不純物が導入されており、これらの濃度は、例えば１×１０17〜１×１０20ｃｍ-3程度である。その他の部分の構成は、第１実施形態と同じである。
【００２９】
次に、図８、図９を参照して、図７の半導体装置の製造方法について説明する。まず、第１実施形態の図２と同じ工程が行われる。次に、図８に示すように、リソグラフィー工程、ＲＩＥ法等の異方性エッチング工程を用いて、ゲート電極５の材料膜１２がパターニングされることによりゲート電極の第１部分５ａが形成される。
【００３０】
次に、図９に示すように、リンまたはヒ素の雰囲気中で第１部分５ａの側壁にポリシリコンを堆積することにより、第２部分５ｃが形成される。次に、ゲート電極５をマスクとして材料膜１１がエッチングされることによりゲート絶縁膜３が形成される。
【００３１】
次に、図７に示すように、第１実施形態と同様にしてソース／ドレイン領域４、側壁絶縁膜（図示せぬ）等が形成される。
【００３２】
本発明の第２実施形態に係る半導体装置によれば、ゲート電極５が、チャネル領域６の上方でチャネルと同じ導電型の第１部分５ａと、ソース／ドレイン領域４の上方のチャネルと同じ導電型の第２部分５ｃと、を有する。チャネル領域６と面する第１部分５ａとチャネルの導電型が同じであるため、上記したような、ソース／ドレイン領域とチャネル領域との間のリーク電流およびオフリーク電流の低減を実現できる。また、ソース／ドレイン領域４と面する第２部分５ｃとソース／ドレイン領域４との導電型が同じであるため、ソース／ドレイン領域４とチャネル領域６との接合部におけるエネルギーバンドギャップを高く維持することができる。よって、この接合部を介するリーク電流を減少させることができるため、高性能のＭＯＳＦＥＴを実現できる。
【００３３】
なお、第１、第２実施形態のＭＯＳＦＥＴを用いてＤＲＡＭのメモリセルが構成される場合、セルキャパシタとして、スタック型、トレンチ型等のいかなるタイプを用いることが可能である。
【００３４】
なお、第１、第２実施形態において、ｎチャネル型のＭＯＳＦＥＴを例に取り説明した。しかしながら、これに限らず、各実施形態をｐチャネル型のＭＯＳＦＥＴに適用することもできる。この場合、上記説明の中での導電型が逆転し、不純物の種類を導電型が逆転するように変更することにより容易に実現される。
【００３５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る半導体装置を概略的に示す断面図。
【図２】第１実施形態に係る半導体製造装置の製造工程の一部を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図３に続く工程の他の例を示す断面図。
【図７】本発明の第２実施形態に係る半導体装置を概略的に示す断面図。
【図８】第２実施形態に係る半導体製造装置の製造工程の一部を示す断面図。
【図９】図８に続く工程を示す断面図。
【符号の説明】
【００３７】
１…半導体基板、２…トランジスタ、３…ゲート絶縁膜、４…ソース／ドレイン領域、５…ゲート電極、５ａ…ゲート電極の第１部分、５ｂ、５ｃ…ゲート電極の第２部分、６…チャネル領域、１１、１２…材料膜、１３、１４…マスク材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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