(57)【要約】【課題】配線を大幅に変更することなく回路セルの欠陥を救済することができる半導体集積回路とその製造方法を提供する。【解決手段】行列状に配列された複数の回路セルのうち、列方向に並ぶ１列または複数列の回路セルが配線されずに未使用とされるため、初期設定において未使用とされる列の代わりに、欠陥セルが発見された列を未使用とすることによって、半導体集積回路の欠陥を救済し、歩留まりを大幅に向上させることができる。また、この場合、初期設定において未使用とされる列と欠陥セルが発見された列との間の領域において使用される回路セルの機能を全体的にシフトさせ、これに合わせて配線パターンも全体的にシフトさせることができるため、欠陥の救済に伴う配線パターンや配置の変更を非常に少なくすることができる。【選択図】      図３
2006114668.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数の回路セルと、
上記複数の回路セルのうち、行方向または列方向に並ぶ１列または複数列の未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線群と、
を有する半導体集積回路。
【請求項２】
上記未使用の回路セルは、欠陥を有した回路セルを含む行もしくは列に配列される、または、予め定めた行もしくは列に配列される、
請求項１に記載の半導体集積回路。
【請求項３】
上記複数の回路セルは、行方向または列方向に並ぶ１列または複数列の未使用の回路セルをそれぞれ含んだ複数のブロックに区分されており、
上記配線群は、上記ブロックのそれぞれにおいて、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する、
請求項１に記載の半導体集積回路。
【請求項４】
上記未使用の回路セルは、上記ブロック内の欠陥を有した回路セルを含む行もしくは列に配列される、または、上記ブロック内の予め定めた行もしくは列に配列される、
請求項３に記載の半導体集積回路。
【請求項５】
上記配線群は、
各回路セルの入力配線および出力配線を含んだ第１の配線群と、
第２の配線群と、
上記第１の配線群に含まれる配線と上記第２の配線群に含まれる配線とを選択的に接続する配線、および、上記第２の配線群に含まれる配線同士を選択的に接続する配線を含んだ第３の配線群と、
を含む、
請求項３に記載の半導体集積回路。
【請求項６】
上記第１の配線群は、第１の配線層に形成され、
上記第２の配線群は、上記第１の配線層、および、上記第１の配線層を覆う第２の配線層に形成され、
上記第３の配線群は、上記第１の配線層に形成される配線と上記第２の配線層に形成される配線とを選択的に接続するビヤを含む、
請求項５に記載の半導体集積回路。
【請求項７】
上記第２の配線群は、
上記第１の配線層に形成され、上記行方向に伸びる配線群と、
上記第２の配線層に形成され、上記列方向に伸びる配線群と、
上記第２の配線層に形成され、上記行方向に伸びる配線同士を上記ビヤ経由で接続する配線群と、
上記第１の配線層に形成され、上記列方向に伸びる配線同士を上記ビヤ経由で接続する配線群とを含む、
請求項６に記載の半導体集積回路。
【請求項８】
上記複数の回路セルは、それぞれ論理機能のプログラムが可能である、
請求項３に記載の半導体集積回路。
【請求項９】
上記回路セルは、
１つまたは複数の第１ノードと、
１つまたは複数の第２ノードと、
上記第１ノードと上記第２ノードとを選択的に接続する配線と、
を含み、上記第１ノードと上記第２ノードとの接続状態に応じた論理機能を有する、
請求項８に記載の半導体集積回路。
【請求項１０】
上記回路セルは、
上記第１の配線層に配線を有する１つまたは複数の第１ノードと、
上記第２の配線層に配線を有する１つまたは複数の第２ノードと、
上記第１ノードと上記第２ノードとを選択的に接続するビヤと、
を含み、上記第１ノードと上記第２ノードとの接続状態に応じた論理機能を有する、
請求項６に記載の半導体集積回路。
【請求項１１】
それぞれの上記ブロック内で、上記未使用の回路セルが並ぶ方向と同一方向に並ぶ回路セルの１列ごとに電源を供給するか否かの制御を行う電源供給制御回路であって、少なくとも上記未使用の回路セルへの電源供給を遮断する電源供給制御回路を有する、
請求項３に記載の半導体集積回路。
【請求項１２】
少なくとも１つの電源供給線と、
上記電源供給線からそれぞれの上記ブロックに分岐し、上記ブロック内において上記未使用の回路セルが並ぶ方向と同一方向に並ぶ回路セルの１列ごとに電源を供給する複数の分岐線と、
を有し、
上記電源供給制御回路は、上記電源供給線と上記複数の分岐線との間に挿入される複数のヒューズ回路を含む、
請求項１１に記載の半導体集積回路。
【請求項１３】
同一行の回路セルに接続される複数の検査出力線と、
同一列の回路セルに接続される複数の列選択線と、
上記回路セルの検査を行う動作モードにおいて、上記複数の列選択線を順次に活性化する列選択回路と、
上記回路セルの検査を行う動作モードにおいて、上記複数の回路セルに検査信号を入力する検査信号入力回路と、
を有し、
上記回路セルは、上記回路セルの検査を行う動作モードにおいて、接続される列選択線が活性化された場合、入力される検査信号に応じた信号を生成し、接続される検査出力線に出力する、
請求項３に記載の半導体集積回路。
【請求項１４】
行列状に配列された複数の回路セルを形成する第１の工程と、
上記複数の回路セルをそれぞれ検査する第２の工程と、
上記第２の工程において上記複数の回路セルが全て正常と判定された場合、上記複数の回路セルのうち、行方向または列方向に並ぶ１列または複数列の所定の回路セルを未使用とし、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路を決定する第３の工程と、
上記第２の工程の検査において上記複数の回路セルの中に欠陥を有する回路セルが見つかった場合、上記所定の回路セル列の少なくとも一部の代わりに、上記欠陥を有する回路セルを含んだ同一方向の回路セル列を未使用とし、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路を決定する第４の工程と、
上記第３の工程または上記第４の工程において決定した配線経路に基づいて、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線群を形成する第５の工程と、
を有する半導体集積回路の製造方法。
【請求項１５】
上記第３の工程において、上記複数の回路セルを複数のブロックに区分し、それぞれの上記ブロック内で、行方向または列方向に並ぶ１列または複数列の所定の回路セルを未使用とし、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路を決定し、
上記第４の工程において、上記欠陥を有する回路セルが見つかった上記ブロック内で、上記所定の回路セル列の少なくとも一部の代わりに、上記欠陥を有する回路セルを含んだ同一方向の回路セル列を未使用とし、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路を決定する、
請求項１４に記載の半導体集積回路の製造方法。
【請求項１６】
上記第１の工程において、論理機能のプログラムが可能な回路セルを形成し、
上記第３の工程および上記第４の工程において、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路と、当該回路セルの論理機能とを決定し、
上記第５の工程において、上記第３の工程または上記第４の工程において決定した配線経路と論理機能とに基づいて、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線群を形成し、当該回路セルの論理機能をプログラムする、
請求項１５に記載の半導体集積回路の製造方法。
【請求項１７】
上記第１の工程において、それぞれの上記ブロック内で、上記未使用の回路セルが並ぶ方向と同一方向に並ぶ回路セルの１列ごとに電源を供給するか否かの制御を行う電源供給制御回路であって、全列の回路セルへ電源を供給する電源供給制御回路を形成し、
上記第５の工程において、少なくとも上記第２の工程で欠陥を有する回路セルが見つかった列への電源供給を遮断するように上記電源供給制御回路をプログラムする、
請求項１５に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばストラクチャードＡＳＩＣなど、基本構成単位となる回路セルを複数接続して回路が構成される半導体集積回路とその製造方法に係り、特に、回路セルの欠陥による歩留まりの低下の改善を図った半導体集積回路とその製造方法に関するものである。
【背景技術】
【０００２】
ストラクチャードＡＳＩＣは、回路の最小構成単位として、ＮＡＮＤ回路のような基本ゲートよりも粒度の粗い構造を持った回路セルを用いるＩＣである。
【０００３】
ストラクチャードＡＳＩＣの基本論理構成単位に関する代表的な論文として、例えば“Regular logic fabrics for a via patterned gate array (VPGA), CMU K.Y.Tong, IBM R.Puri, IEEE 2003 Custom integrated circuits conference”がある。ここでは、３入力ルックアップテーブル、スキャンフリップフロップ、２つの３入力ＮＡＮＤ回路、７つのバッファを用いて基本構成単位を構成している。
【０００４】
ストラクチャードＡＳＩＣでは、ＦＰＧＡ（field programmable gate array）と異なり、配線の一部を用途に合わせてカスタマイズするマスク・ルーティングにより所望の機能を持った回路が構成される。ＦＰＧＡにおける再構成可能な配線構造は非常に無駄が多いが、それをマスク・ルーティングに置き換えることによって、スタンダードセル方式よりは無駄はあるものの、ＦＰＧＡよりは非常に無駄が少ない回路を短期間に開発できるというメリットがある。
【０００５】
一方、近年の半導体集積回路では、加工寸法の微細化と回路サイズの大規模化が進み、欠陥による歩留まりの低下が深刻化している。
【０００６】
例えば特許文献１では、ＦＰＧＡの論理回路データ生成方法において、故障情報と論理情報から故障回避の必要性を判定し、必要であるなら故障部分の機能を空き部分で代用するように論理情報を変更する技術が開示されている。
【特許文献１】特許第３４９１５７９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ストラクチャードＡＳＩＣでは、欠陥をテストする段階において最終のカスタマイズ配線が未だ完了していないため、ＦＰＧＡのようにテスト用の配線を仮に配線して実際に利用する場合はその配線を変更するというような手法を用いることができない。従って、特許文献１に示すようなＦＰＧＡの欠陥救済方法は、ストラクチャードＡＳＩＣに使用することができない。
【０００８】
また、特許文献１では、基本セルの１つ１つの欠陥が救済されるように配線の変更を行うため、配線変更を可能とするための回路が増えてコストが高くなる不利益がある。その上、欠陥を救済するための配線変更が大きくなって遅延特性が著しく悪化する可能性があるため、設計上の遅延マージンを大きく設定する必要があり、動作スピードの性能を高め難いという不利益もある。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、配線を大幅に変更することなく回路セルの欠陥を救済することができる半導体集積回路とその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の半導体集積回路は、行列状に配列された複数の回路セルと、上記複数の回路セルのうち、行方向または列方向に並ぶ１列または複数列の未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線群とを有する。
好適には、上記未使用の回路セルは、欠陥を有した回路セルを含む行もしくは列に配列される、または、予め定めた行もしくは列に配列される。
【００１１】
上記本発明によれば、行列状に配列された複数の回路セルのうち、行方向または列方向に並ぶ１列または複数列の回路セルが、上記配線群によって接続されずに未使用とされる。
これにより、上記半導体集積回路の機能を変更せずに上記未使用の回路セル列の位置を変更する場合には、変更前の位置と変更後の位置との間の領域において使用される回路セルの機能を全体的にシフトさせ、これに合わせて上記配線群の配線パターンも全体的にシフトさせれば良く、配線パターンの変更が少なくて済む。
【００１２】
好適には、上記複数の回路セルは、行方向または列方向に並ぶ１列または複数列の未使用の回路セルをそれぞれ含んだ複数のブロックに区分されていても良い。上記配線群は、上記ブロックのそれぞれにおいて、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続しても良い。
この場合、好適には、上記未使用の回路セルは、上記ブロック内の欠陥を有した回路セルを含む行もしくは列に配列される、または、上記ブロック内の予め定めた行もしくは列に配列される。
これにより、上記半導体集積回路の機能を変更せずに上記ブロック内の上記未使用の回路セル列の位置を変更する場合には、変更前の位置と変更後の位置との間の領域において使用される回路セルの機能を上記ブロック内において全体的にシフトさせ、これに合わせて上記配線群の配線パターンも上記ブロック内において全体的にシフトさせれば良く、配線パターンの変更が少なくて済む。
【００１３】
上記配線群は、各回路セルの入力配線および出力配線を含んだ第１の配線群と、第２の配線群と、上記第１の配線群に含まれる配線と上記第２の配線群に含まれる配線とを選択的に接続する配線、および、上記第２の配線群に含まれる配線同士を選択的に接続する配線を含んだ第３の配線群とを含んでも良い。
例えば、上記第１の配線群は第１の配線層に形成され、上記第２の配線群は、上記第１の配線層、および、上記第１の配線層を覆う第２の配線層に形成され、上記第３の配線群は、上記第１の配線層に形成される配線と上記第２の配線層に形成される配線とを選択的に接続するビヤを含んでも良い。
また、上記第２の配線群は、上記第１の配線層に形成され、上記行方向に伸びる配線群と、上記第２の配線層に形成され、上記列方向に伸びる配線群と、上記第２の配線層に形成され、上記行方向に伸びる配線同士を上記ビヤ経由で接続する配線群と、上記第１の配線層に形成され、上記列方向に伸びる配線同士を上記ビヤ経由で接続する配線群とを含んでも良い。
【００１４】
上記複数の回路セルは、それぞれの機能のプログラムが可能でも良い。
例えば、上記回路セルは、１つまたは複数の第１ノードと、１つまたは複数の第２ノードと、上記第１ノードと上記第２ノードとを選択的に接続する配線とを含んでも良く、上記第１ノードと上記第２ノードとの接続状態に応じた論理機能を有しても良い。
この場合、上記複数の第１ノードは上記第１の配線層に配線を有しても良く、上記複数の第２ノードは上記第２の配線層に配線を有しても良い。
【００１５】
上記本発明は、上記未使用の回路セルが並ぶ方向と同一方向に並ぶ回路セルの１列ごとに電源を供給するか否かの制御を行う電源供給制御回路であって、少なくとも上記未使用の回路セルへの電源供給を遮断する電源供給制御回路を有しても良い。
例えば、上記本発明は、それぞれの上記ブロック内で、少なくとも上記未使用の回路セル列への電源供給を遮断する上記電源供給制御回路を有しても良い。
【００１６】
また、上記本発明は、同一行の回路セルに接続される複数の検査出力線と、同一列の回路セルに接続される複数の列選択線と、上記回路セルの検査を行う動作モードにおいて、上記複数の列選択線を順次に活性化する列選択回路と、上記回路セルの検査を行う動作モードにおいて、上記複数の回路セルに検査信号を入力する検査信号入力回路とを有しても良い。この場合、上記回路セルは、上記回路セルの検査を行う動作モードにおいて、接続される列選択線が活性化された場合、入力される検査信号に応じた信号を生成し、接続される検査出力線に出力しても良い。
これにより、上記回路セルの検査を行う動作モードにおいて、上記検査信号入力回路の検査信号が上記複数の回路に入力されると、上記複数の回路セルでは、上記検査信号に応じた検査結果の信号が生成される。上記列選択回路において上記列選択線が活性化されると、当該列選択線に接続される１列の回路セルにおいて生成された上記検査結果の信号が、上記複数の検査出力線から出力される。従って、上記列選択回路において上記複数の列選択線が順次に活性化されると、上記複数の検査出力線からは、各列の回路セルで生成される検査結果の信号が順次に出力される。
【００１７】
本発明の半導体集積回路の製造方法は、行列状に配列された複数の回路セルを形成する第１の工程と、上記複数の回路セルをそれぞれ検査する第２の工程と、上記第２の工程において上記複数の回路セルが全て正常と判定された場合、上記複数の回路セルのうち、行方向または列方向に並ぶ１列または複数列の所定の回路セルを未使用とし、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路を決定する第３の工程と、上記第２の工程の検査において上記複数の回路セルの中に欠陥を有する回路セルが見つかった場合、上記所定の回路セル列の少なくとも一部の代わりに、上記欠陥を有する回路セルを含んだ同一方向の回路セル列を未使用とし、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路を決定する第４の工程と、上記第３の工程または上記第４の工程において決定した配線経路に基づいて、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線群を形成する第５の工程とを有する。
【００１８】
上記本発明によれば、上記第１の工程において、行列状に配列された複数の回路セルが形成され、上記第２の工程において、この複数の回路セルがそれぞれ検査される。
上記第３の工程では、上記第２の工程において上記複数の回路セルが全て正常と判定された場合、上記第３の工程において、上記複数の回路セルのうち、行方向または列方向に並ぶ１列または複数列の所定の回路セルが未使用とされ、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路が決定される。
また、上記第２の工程の検査において上記複数の回路セルの中に欠陥を有する回路セルが見つかった場合、上記第４の工程において、上記所定の回路セル列の少なくとも一部の代わりに、上記欠陥を有する回路セルを含んだ同一方向の回路セル列が未使用とされ、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路が決定される。
上記第３の工程または上記第４の工程において配線経路が決定されると、上記第５の工程では、この決定された配線経路に基づいて、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線群が形成される。
【００１９】
好適に、上記本発明は、上記第３の工程において、上記複数の回路セルを複数のブロックに区分し、それぞれの上記ブロック内で、行方向または列方向に並ぶ１列または複数列の所定の回路セルを未使用とし、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路を決定しても良い。また、上記第４の工程において、上記欠陥を有する回路セルが見つかった上記ブロック内で、上記所定の回路セル列の少なくとも一部の代わりに、上記欠陥を有する回路セルを含んだ同一方向の回路セル列を未使用とし、当該未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路を決定しても良い。
【００２０】
また、上記本発明は、上記第１の工程において、論理機能のプログラムが可能な回路セルを形成し、上記第３の工程および上記第４の工程において、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線経路と、当該回路セルの論理機能とを決定し、上記第５の工程において、上記第３の工程または上記第４の工程において決定した配線経路と論理機能とに基づいて、上記未使用の回路セルを除いた残りの少なくとも一部の回路セルを接続する配線群を形成し、当該回路セルの論理機能をプログラムしても良い。
【００２１】
更に、上記本発明は、上記第１の工程において、それぞれの上記ブロック内で、上記未使用の回路セルが並ぶ方向と同一方向に並ぶ回路セルの１列ごとに電源を供給するか否かの制御を行う電源供給制御回路であって、全列の回路セルへ電源を供給する電源供給制御回路を形成し、上記第５の工程において、少なくとも上記第２の工程で欠陥を有する回路セルが見つかった列への電源供給を遮断するように上記電源供給制御回路をプログラムしても良い。
【発明の効果】
【００２２】
本発明によれば、行列状に配列された複数の回路セルのうち、行方向または列方向に並ぶ１列または複数列の回路セルを予め未使用とすることにより、欠陥救済に伴う配線パターンの変更が非常に少なくて済むという効果が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について、図面を参照して説明する。
【００２４】
図１は、本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
図１に示す半導体集積回路は、ｎ行ｍ列の行列状に配列された回路セルのブロックＢ１１〜Ｂｍｎを有する。
各ブロックには、図２に示すように、ｊ行ｋ列の行列状に配列された回路セルＣ１１〜Ｃｊｋが含まれる。
従って、図１に示す半導体集積回路は、行列状に配列された複数（ｍ×ｎ×ｊ×ｋ）の回路セルを有しており、この回路セルが複数（ｍ×ｎ）のブロックに区分されている。
【００２５】
回路セルＣ１１〜Ｃｊｋは、例えばＮＡＮＤ回路のように論理機能が固定された基本セルでも良いし、後述するように論理機能のプログラムが可能な回路でも良い。
【００２６】
回路セルＣ１１〜Ｃｊｋは、図示しない配線層において接続されており、これにより特定の機能を有した回路を構成する。ただし、第ｑ列（１≦ｑ≦ｊ）の回路セルＣ１ｑ〜Ｃｉｑについては予め未使用とされており、他の回路セルに欠陥が無い場合、これらの回路セル列は配線層において他の回路セルと接続されない。
【００２７】
図３は、図１に示す半導体集積回路において回路セルの欠陥を救済する方法を説明するための図である。
図１に示す半導体集積回路では、例えば半導体基板上に回路セルを形成した後の段階で、各回路セルの検査が実施される。検査の結果、回路セルの欠陥が発見されない場合は、第ｑ列を未使用として設計された配線経路に基づき、第ｑ列を除く残りの回路セルの一部または全部を接続する配線が形成される。また、論理機能のプログラムが可能な回路セルを用いる場合は、第ｑ列を未使用として設計された回路セルの配置に基づいて、各回路セルの論理機能がプログラムされる。
【００２８】
一方、回路セルを検査した結果、例えば図３（Ａ）に示すように、あるブロック内において欠陥を有する回路セル（以降、欠陥セルと表記する）が見つかった場合、初期設定において未使用とされていた第ｑ列の代わりに、欠陥セルを含む列が一括して未使用とされ、この条件の元で配線経路が再設計される。そして、再設計された新たな配線経路に基づき、欠陥セルを含む列を除いた残りの回路セルの一部または全部を接続する配線が形成される。論理機能のプログラムが可能な回路セルを用いる場合は、欠陥セルを含む列を未使用として回路セルの配置が再設計され、この再設計された新たなセル配置に基づいて、各回路セルの論理機能がプログラムされる。
【００２９】
ところで、図３に示すように、未使用の回路セル列を行方向へ平行に移動させる場合、欠陥セルが見つかった列から初期設定の未使用列までの領域ＡＲ１における配線パターンを、初期設定の未使用列に向かって１列分ずれた領域ＡＲ２にシフトさせることにより、非常に簡単な配線パターンの変更によって、同等の機能を有する回路を構成することが可能である。
また、各回路セルの論理機能がプログラム可能な場合は、上述した配線パターンのシフトとともに、各回路セルの論理機能を領域ＡＲ１から領域ＡＲ２へシフトさせれば良い。そのため、それぞれ独自の論理機能を有した回路セルを有する場合でも、各回路セルの配置変更は非常に容易である。
【００３０】
以上説明したように、本実施形態に係る半導体集積回路によれば、行列状に配列された複数の回路セルのうち、列方向に並ぶ１列または複数列の回路セルが配線されずに未使用とされるため、初期設定において未使用とされる列の代わりに、欠陥セルが発見された列を未使用とすることによって、半導体集積回路の欠陥を救済し、歩留まりを大幅に向上させることができる。また、この場合、初期設定において未使用とされる列と欠陥セルが発見された列との間の領域において使用される回路セルの機能を全体的にシフトさせ、これに合わせて配線パターンも全体的にシフトさせることができるため、欠陥の救済に伴う配線パターンや配置の変更を非常に少なくすることができる。
【００３１】
仮に、回路セルの欠陥救済を列単位で行わず、１つ１つの回路セルについて行った場合、欠陥セルを正常な回路セルに置き換える際に必要となる配線パターンの変更が非常に複雑になる。そのため、例えば工場の生産ラインにおいて各回路セルの検査を行いながらリアルタイムで配線経路の決定を行うためには、非常に高性能なコンピュータを使って高速に計算を行う必要があり、コストの上昇や製造効率の低下といった不利益がある。
本実施形態に係る半導体集積回路によれば、ある領域内における回路セルの論理機能や配線パターンを別の領域にシフトさせる非常に簡単な処理によって、欠陥の救済に伴う配線パターンの変更や回路セル配置の変更を行うことができるため、上述のような不利益がほとんどない。
【００３２】
また、本実施形態に係る半導体集積回路によれば、ブロックごとに１列または複数列の回路セルが未使用とされているため、欠陥の救済をブロック単位で行うことができる。
仮に、ブロック単位でなく、半導体集積回路の全体で欠陥の救済を行った場合、救済可能な欠陥の数が非常に少なくなるという不利益がある。例えば、半導体集積回路の全体で未使用の回路セルを１列だけ設けた場合、その半導体集積回路において救済できる欠陥は１列分だけであり、異なる２つの列において欠陥が生じた場合には、これを救済することができず、半導体集積回路全体が欠陥品となってしまう。
これに対し、本実施形態のようにブロック単位で欠陥の救済を行うことによって、仮に全ブロックが欠陥セルを１つずつ有する場合でもこれらを救済することが可能であり、半導体集積回路全体を欠陥品にすることがない。
【００３３】
次に、本実施形態に係る半導体集積回路をストラクチャードＡＳＩＣに適用する例について説明する。
【００３４】
図４は、ストラクチャードＡＳＩＣ構造を有した本実施形態に係る半導体集積回路の回路セルの構成例を示す図である。
図４に示す回路セルは、ｎチャンネルＭＯＳ型のトランジスタＱｎ１〜Ｑｎ１４と、ｐチャンネルＭＯＳ型のトランジスタＱｐ１と、インバータ回路ＩＮＶ１〜ＩＮＶ５とを有する。
【００３５】
トランジスタＱｎ１〜Ｑｎ６およびＱｐ１とインバータ回路ＩＮＶ１〜ＩＮＶ４は、ノードＡ、Ｂ、Ｃを入力とし、ノードＹを出力とする３入力のルックアップテーブルを構成する。
【００３６】
トランジスタＱｎ１のソースはノードＮ１に接続され、そのドレインはトランジスタＱｎ５を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ２のソースはノードＮ２に接続され、そのドレインはトランジスタＱｎ５を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ３のソースはノードＮ３に接続され、そのドレインはトランジスタＱｎ６を介してインバータ回路ＩＮＶ４の入力に接続される。
トランジスタＱｎ４のソースはノードＮ４に接続され、そのドレインはトランジスタＱｎ６を介してインバータ回路ＩＮＶ４の入力に接続される。
インバータ回路ＩＮＶ４の出力は、出力ノードＹに接続される。
【００３７】
トランジスタＱｎ１およびＱｎ３のゲートは、入力ノードＢに接続される。
トランジスタＱｎ２およびＱｎ４のゲートは、入力ノードＢの信号を論理反転するインバータ回路ＩＮＶ２の出力に接続される。
トランジスタＱｎ５のゲートは、入力ノードＡに接続される。
トランジスタＱｎ６のゲートは、入力ノードＡの信号を論理反転するインバータ回路ＩＮＶ１の出力に接続される。
【００３８】
トランジスタＱｐ１は、インバータ回路ＩＮＶ４の出力がローレベルのときにインバータ回路ＩＮＶ４の入力をプルアップする。
トランジスタＱｐ１のソースは電源ＶＤＤに接続され、そのドレインはインバータ回路ＩＮＶ４の入力に接続され、そのゲートはインバータ回路ＩＮＶ４の出力に接続される。
【００３９】
インバータ回路ＩＮＶ３は、入力ノードＣの信号を論理反転する。
【００４０】
上述したルックアップテーブルの論理機能は、ノードＮ１〜Ｎ４に入力する信号に応じて決定される。
図４における記号‘Ｐ１１’〜‘Ｐ４４’は、ノードＮ１〜Ｎ４に各種の信号を入力するためのビヤが作成される位置を示す。
位置Ｐ１１〜Ｐ４１には、ノードＮ１〜Ｎ４に電源電圧ＶＤＤを印加するためのビヤが作成される。
位置Ｐ１２〜Ｐ４２には、ノードＮ１〜Ｎ４に基準電位ＶＳＳを印加するためのビヤが作成される。
位置Ｐ１３〜Ｐ４３には、ノードＮ１〜Ｎ４と入力ノードＣとを接続するためのビヤが作成される。
位置Ｐ１４〜Ｐ４４には、ノードＮ１〜Ｎ４とインバータ回路の出力ノードＣｂとを接続するためのビヤが作成される。
【００４１】
インバータ回路ＩＮＶ５は、上述したルックアップテーブルの出力信号、すなわちインバータ回路ＩＮＶ４の出力信号を論理反転して、出力ノードＹｂに出力する。
【００４２】
トランジスタＱｎ７〜Ｑｎ１３は、回路セルの検査を行う動作モード（以降、テストモードと表記する。）において、上述したルックアップテーブルにテスト信号を入力するための回路を構成する。
【００４３】
トランジスタＱｎ７のドレインは、テスト信号の入力ノードＴａに接続され、そのソースは入力ノードＡに接続される。
トランジスタＱｎ８のドレインは、テスト信号の入力ノードＴｂに接続され、そのソースは入力ノードＢに接続される。
トランジスタＱｎ９のドレインは、テスト信号の入力ノードＴｃに接続され、そのソースは入力ノードＣに接続される。
トランジスタＱｎ７〜Ｑｎ９のゲートは、テストモードにおいてハイレベルに設定されるノードＴｍｏｄに共通接続される。
【００４４】
トランジスタＱｎ１０のドレインは、ノードＮ１に接続される。
トランジスタＱｎ１１のドレインは、ノードＮ２に接続される。
トランジスタＱｎ１２のドレインは、ノードＮ３に接続される。
トランジスタＱｎ１３のドレインは、ノードＮ４に接続される。
トランジスタＱｎ１０〜Ｑｎ１３のソースは、インバータ回路ＩＮＶ３の出力ノードＣｂに共通接続され、そのゲートは、ノードＴｍｏｄに共通接続される。
【００４５】
トランジスタＱｎ１４は、テストモードにおいて、上述したルックアップテーブルのテスト結果を示す信号を、検査出力線ＳＬに出力する。
トランジスタＱｎ１４のドレインは出力ノードＹｂに接続され、そのソースは検査出力線ＳＬに接続され、そのゲートは列選択線ＣＬに接続される。列選択線ＣＬが後述する列選択回路１０によってハイレベルに設定されると、トランジスタＱｎ１４がオン状態となり、出力ノードＹｂより出力される回路セルの出力信号がトランジスタＱｎ１４を介して検査出力線ＳＬに出力される。
【００４６】
上述した構成を有する回路セルによれば、位置Ｐ１１〜Ｐ４４のそれぞれにビヤを作成するか否かに応じて、その論理機能が決定される。
【００４７】
例えば、位置Ｐ１２，Ｐ２１，Ｐ３１，Ｐ４１にビヤを作成した場合、ノードＡおよびＢを入力とし、ノードＹｂを出力とする２入力のＮＡＮＤ回路が実現される。
すなわち、ノードＡがローレベルの場合、トランジスタＱｎ６がオンするとともに、トランジスタＱｎ３またはＱｎ４の何れか一方がオンする。そのため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ３およびＱｎ６またはトランジスタＱｎ４およびＱｎ６を介して電源電圧ＶＤＤに駆動され、ノードＹｂはハイレベルになる。ノードＢがローレベルの場合、トランジスタＱｎ２およびＱｎ４がオンするとともに、トランジスタＱｎ５またはＱｎ６がオンする。そのため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ２およびＱｎ５またはトランジスタＱｎ４およびＱｎ６を介して電源電圧ＶＤＤに駆動され、ノードＹｂはハイレベルになる。
ノードＡおよびＢが共にハイレベルの場合、トランジスタＱｎ１およびＱｎ５がオンし、トランジスタＱｎ６がオフするため、インバータ回路ＩＮＶ４の入力は、トランジスタＱｎ１およびＱｎ５を介して基準電位ＶＳＳに駆動され、ノードＹｂはローレベルになる。
このようにして、入力ノードＡまたはＢの何れか一方がローレベルのときに出力ノードＹｂがハイレベルになり、入力ノードＡおよびＢが両方ハイレベルのときに出力ノードＹｂがローレベルになるＮＡＮＤ機能が実現される。
【００４８】
また、ノードＴｍｏｄがハイレベルに設定されるテストモードにおいては、トランジスタＱｎ７〜Ｑｎ１３が全てオンする。これにより、回路セルの入力ノードＡ〜Ｂには、検査用の入力ノードＴａ〜Ｔｃから所定の検査信号が入力される。また、ノードＮ１〜Ｎ４の入力信号は、ノードＴｃから入力される信号に応じて、全てハイレベルまたは全てローレベルに設定される。
３入力ルックアップテーブル（Ｑｎ１〜Ｑｎ６，Ｑｐ１，ＩＮＶ１〜ＩＮＶ４）とインバータ回路ＩＮＶ５の論理機能は、入力ノードＴａ〜Ｔｃに入力される検査信号とノードＹｂより出力される検査結果の信号とを照合することによって、正常かどうかチェックされる。
【００４９】
図５は、図４に示す回路セルを有した本実施形態に係る半導体集積回路の配線構造の一例を示す図であり、第ａ層（ａは１以上の整数を示す）とその上層の第（ａ＋１）層における配線パターンの一例を示している。
【００５０】
図５に示す配線構造において、配線ＬＣ１〜ＬＣ５は、本発明の第１の配線群の一実施形態である。
配線群Ｌ１〜Ｌ４は、本発明の第２の配線群の一実施形態である。
配線ＬＣ６〜ＬＣ９は、本発明の第１ノードの配線の一実施形態である。
配線ＬＳ１、ＬＳ２、ＬＣ１０およびＬＣ１２は、本発明の第２ノードの配線の一実施形態である。
【００５１】
第ａ層には、回路セルの列ごとに、行方向へ延びる配線群Ｌ１が形成される。配線群Ｌ１は４本の配線の束であり、その長さは回路セルの行方向の幅と同程度である。
配線群Ｌ１は、行方向へ複数連なって配置される。その構造は、行方向へ延びる１束（４本）の配線を行ごとに斜めに切断し、その各断片を列方向へ交互にずらして配置したものに相当する。
【００５２】
第（ａ＋１）層には、行方向に連なる配線群Ｌ１同士をビヤ経由で接続するための配線群Ｌ３がそれぞれ形成される。配線群Ｌ３は、配線群Ｌ１と同じ４本の配線の束であり、隣接する２つの配線群Ｌ１と上層において交差する位置に配置される。
【００５３】
第（ａ＋１）層には、回路セルの行ごとに、列方向へ延びる配線群Ｌ２が形成される。配線群Ｌ２は４本の配線の束であり、その長さは回路セルの列方向の幅と同程度である。
配線群Ｌ２は、列方向へ複数連なって配置される。その構造は、列方向へ延びる１束（４本）の配線を列ごとに斜めに切断し、その各断片を行方向へ交互にずらして配置したものに相当する。
【００５４】
第ａ層には、列方向に連なる配線群Ｌ２同士をビヤ経由で接続するための配線群Ｌ４がそれぞれ形成される。配線群Ｌ４は、配線群Ｌ２と同じ４本の配線の束であり、隣接する２つの配線群Ｌ２と下層において交差する位置に配置される。
【００５５】
第ａ層には、各回路セルの入力ノード（Ａ，Ｂ，Ｃ）、出力ノード（Ｙ，Ｙｂ）、論理機能のプログラム用のノード（Ｎ１，Ｎ２，Ｎ３，Ｎ４）につながる配線ＬＣ１〜ＬＣ９が形成される。
【００５６】
配線ＬＣ１，ＬＣ２，ＬＣ３，ＬＣ４，ＬＣ５は、それぞれ、入力ノードＡ，入力ノードＢ，入力ノードＣ，出力ノードＹ，出力ノードＹｂに接続されており、この順序で列方向に並んで形成される。配線ＬＣ１〜ＬＣ５は、何れも行方向に伸びて形成されており、上層の配線群Ｌ２と交差する位置に配置される。
【００５７】
配線ＬＣ６，ＬＣ７，ＬＣ８，ＬＣ９は、それぞれ、論理機能のプログラム用ノードＮ１，Ｎ２，Ｎ３，Ｎ４に接続されており、この順序で列方向に並んで形成される。配線ＬＣ６〜ＬＣ９は、何れも行方向に伸びて形成されており、上層の配線ＬＳ１，ＬＳ２，ＬＣ１０およびＬＣ１２と交差する位置に配置される。
【００５８】
配線ＬＳ１は、各列の回路セルに電源電圧ＶＤＤを供給するための配線であり、第（ａ＋１）層において列ごとに形成される。
配線ＬＳ２は、各列の回路セルに基準電位ＶＳＳを供給するための配線であり、第（ａ＋１）層において列ごとに形成される。
【００５９】
配線ＬＣ１０は、第（ａ＋１）層において列方向に伸びて形成されており、下層の配線ＬＣ６〜ＬＣ９と重なる位置に配置される。配線ＬＣ１０は、入力ノードＣに接続される配線であり、下層の配線ＬＣ１０とビヤを介して接続される。
【００６０】
配線ＬＣ１２は、第（ａ＋１）層において列方向に伸びて形成されており、下層の配線ＬＣ６〜ＬＣ９と重なる位置に配置される。配線ＬＣ１２は、インバータ回路ＩＮＶ３の出力ノードＣｂに接続される配線であり、下層の配線ＬＣ１１とビヤを介して接続される。
【００６１】
図６は、上述した配線構造における配線パターンの一例を示す図である。
図６において、回路セルＣ＿１とＣ＿２は列方向、回路セルＣ＿２とＣ＿３は行方向、回路セルＣ＿３とＣ＿４は列方向、回路セルＣ＿４とＣ＿１は行方向にそれぞれ隣接している。
【００６２】
回路セルＣ＿１の配線ＬＣ４（出力ノードＹｂ）は、ビヤＶ１，配線群Ｌ２，ビヤＶ２，配線群Ｌ４，ビヤＶ３，配線群Ｌ２，ビヤＶ４の経路を通じて、回路セルＣ＿２の配線ＬＣ１（入力ノードＡ）に接続されるとともに、更に、このビヤＶ４につながる配線群Ｌ２，ビヤ５，配線群Ｌ１，ビヤ６，配線群Ｌ３，ビヤＶ７，配線群Ｌ１，ビヤＶ８，配線群Ｌ２，ビヤＶ９の経路を通じて、回路セルＣ＿３の配線ＬＣ２（入力ノードＢ）に接続される。
すなわち図６の例によれば、回路セルＣ＿１の出力ノードＹｂと回路セルＣ＿２の入力ノードＡおよび回路セルＣ＿３の入力ノードＢとを接続する配線パターンが、ビヤＶ１〜Ｖ９によって形成されている。
【００６３】
また、回路セルＣ＿２の配線ＬＣ６（Ｎ１）は、ビヤＶ＿Ｐ１を介して配線ＬＳ２（ＶＳＳ）に接続され、配線ＬＣ７〜ＬＣ９（Ｎ２〜Ｎ４）は、ビヤＶ＿Ｐ２〜Ｖ＿Ｐ４を介して配線ＬＳ１（ＶＤＤ）に接続される。
これにより、位置Ｐ１２，Ｐ２１，Ｐ３１，Ｐ４１（図４）にビヤを作成した場合と等価になるため、図６の例に示す回路セルＣ＿２は、２入力ＮＡＮＤ回路と等価な論理機能を有する。
【００６４】
図７は、回路セルＣ＿３およびＣ＿４の列に欠陥セルが含まれる場合の配線パターンの一例を示す図である。
この例によると、未使用状態になる回路セルＣ＿３の機能が、回路セルＣ＿３と行方向において隣接する回路セルＣ＿５へシフトされる。そして、回路セルＣ＿２から回路セルＣ＿３へ渡っていた配線は、回路セルＣ＿３を跨いで隣の回路セルＣ＿５に延長される。
すなわち、回路セルＣ＿１の出力ノードＹｂと回路セルＣ＿３の入力ノードＢとを接続するビヤＶ８およびＶ９が削除され、その代わりに、回路セルＣ＿２の入力ノードＡから回路セルＣ＿５の入力ノードＢまで配線を延長するためのビヤＶ１０〜Ｖ１３が設けられている。
【００６５】
図７に示すように、欠陥救済に伴う配線の延長は、１ブロックの行方向の幅程度で済む。そのため、配線の延長による遅延の影響は非常に小さい。
また、欠陥救済に伴う配線の変更部分は、新たに未使用になった列を回避するために配線を延長する部分と、初期設定で未使用にされていた列に配線を接続する部分の主に２箇所であり、配線の変更は非常に簡単である。
【００６６】
図８は、ブロックの境界を跨ぐ配線パターンが欠陥救済に伴って変更される例を示す図である。
回路セルＣ＿１およびＣ＿４が属するブロックと、回路セルＣ＿２およびＣ＿３が属するブロックとが異なっており、欠陥セルの無い状態において、異なるブロックの回路セルＣ＿１およびＣ＿２の間で列方向に配線が渡っている。
この状態で、回路セルＣ＿２の属する列が欠陥救済のために未使用に設定されると、例えば図８に示すように、回路セルＣ＿２の機能は隣の回路セルＣ＿３へシフトされ、回路セルＣ＿３の機能は更に隣の回路セルＣ＿５へシフトされる。そして、回路セルＣ＿１から回路セルＣ＿２へ渡っていた配線は、回路セルＣ＿２において折れ曲がり、回路セルＣ＿３へ延長される。また、回路セルＣ＿２から回路セルＣ＿３に渡っていた配線は、回路セルＣ＿３から回路セルＣ＿５へ渡る配線に変更される。
図８の例では、回路セルＣ＿１の出力ノードＹｂと回路セルＣ＿２の入力ノードＡとを接続するビヤＶ４、ならびに、回路セルＣ＿１の出力ノードＹｂと回路セルＣ＿３の入力ノードＢとを接続するビヤＶ８およびＶ９が削除され、その代わりに、ビヤＶ１０〜Ｖ１５が形成されている。ビヤＶ１４およびＶ１５によって、回路セルＣ＿１の出力ノードＹｂが回路セルＣ＿３の入力ノードＡに接続される。また、ビヤＶ１０〜Ｖ１３によって、回路セルＣ＿１の出力ノードＹｂが回路セルＣ＿５の入力ノードＢに接続される。
【００６７】
異なるブロック間を跨ぐ配線が行方向に渡る場合は、仮に欠陥救済による未使用列の入れ替えが生じても、その配線が渡る方向と平行に配線パターン全体がシフトするため、配線の長さが延長もしくは短縮されるのみであり、配線パターンの変更は微小である。すなわち、未使用回路セルが並ぶ方向（列方向）とは異なる方向（行方向）にブロック間を跨いで配線が渡る場合、欠陥救済に伴う配線パターンの変更は僅かで済む。
これに対し、ブロック間を跨ぐ配線が列方向に渡る場合は、欠陥救済による未使用列の入れ替えが生じた際に、その配線が渡る方向と垂直に配線パターン全体がシフトするため、例えば図８に示すように配線を曲げる必要が生じる。すなわち、未使用回路セルが並ぶ方向（列方向）と同じ方向（列方向）にブロック間を跨いで配線が渡る場合、欠陥救済に伴う配線パターンを曲げる必要が生じ、配線の変更が若干複雑になる。
そのため、本実施形態に係る半導体集積回路においてブロック間を跨ぐ配線は、できる限り行方向（未使用回路セルが並ぶ方向とは異なる方向）にまとめることが好ましい。このような配線は、回路をブロック単位で構成するように設計することで容易に達成することができる。
【００６８】
また、ブロック間を列方向に跨ぐ配線が存在してしまう場合において、欠陥救済に伴う配線の変更をより少なくするためには、例えば、この配線が通るブロック境界の回路セルと行方向（すなわち未使用回路セルが並ぶ方向とは異なる方向）に隣接する少なくとも１つの回路セルを、予め未使用の回路セルとして設定しても良い。
これにより、欠陥救済に伴って配線を行方向にシフトさせる場合、この未使用セル用に設けられた配線を使って行方向に配線を曲げることができるため、配線の変更を簡易化することができる。
【００６９】
次に、本実施形態に係る半導体集積回路における回路セルの検査方法について説明する。
図９は、回路セルの検査に係わる回路の一例を示す図であり、図１と図９に示す同一符号は同一の構成要素を示す。
【００７０】
本実施形態に係る半導体集積回路は、回路セルの検査に係わる回路として、列選択回路１０と、プリチャージ回路２０と、センスアンプ３１，３２，３３，…と、スキャンフリップフロップ４１，４２，４３，…と、検査信号入力回路５０とを有する。
【００７１】
列選択回路１０は、回路の検査を行うテストモードにおいて、列選択線ＣＬ１，ＣＬ２，ＣＬ３…を順次にハイレベルに設定する。ただし、列選択線ＣＬ１，ＣＬ２，ＣＬ３…は、それぞれ、第１列，第２列，第３列，…の回路セルに共通に接続される。
列選択回路１０によって例えば第ｉ列の列選択線ＣＬｉがハイレベルに設定されると、この列選択線ＣＬｉに接続される回路セルにおいてトランジスタＱｎ１４がそれぞれオンする。その結果、第ｉ列の回路セルの検査結果を示す信号が検査出力線ＳＬ１，ＳＬ２，ＳＬ３，…へ出力される。
【００７２】
プリチャージ回路２０は、列選択回路１０において列選択線がハイレベルに設定される前に、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，…を電源電圧ＶＤＤにプリチャージする。ただし、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，…は、それぞれ第１行，第２行，第３行，…の回路セルに共通に接続される。
【００７３】
センスアンプ３１，３２，３３，…は、検査出力線ＳＬ１，ＳＬ２，ＳＬ３，…に出力される回路セルの検査結果の信号を増幅する。
【００７４】
スキャンフリップフロップ４１，４２，４３，…は、センスアンプ３１，３２，３３，…において増幅された検査結果の信号をラッチし、シリアルデータとして出力する。
【００７５】
検査信号入力回路５０は、回路セルの検査を行うテストモードにおいて、半導体集積回路中の各回路セルに検査信号を入力する。例えば、複数パターンの検査信号を生成し、これを各回路セルへ順次に入力する。
【００７６】
図１０は、図９に示す回路による検査処理の一例を図解したフローチャートである。
【００７７】
まず検査の開始時に、テスト対象の列を示す番号（以下、テスト列番号と表記する）、検査信号のパターンを示す番号（以下、テストパターン番号と表記する）、テスト対象の行を示す番号（以下、テストビット番号と表記する）がそれぞれ‘０’に初期化される（ステップＳＴ２０１〜ＳＴ２０３）。
【００７８】
次いで、テストパターン番号で示される検査信号が検査信号入力回路５０から各回路セルに入力され、テスト列番号で示される列の列選択線が列選択回路１０によって活性化される。これにより、この列の回路セルより出力される検査結果の信号が、それぞれセンスアンプ３１，３２，３３，…において増幅され、スキャンフリップフロップ４１，４２，４３，…にラッチされる（ステップＳＴ２０４）。
【００７９】
そして、このラッチされたデータのうち、テストビット番号で示される行のデータが期待値と比較され（ステップＳＴ２０５）、期待値と異なる場合には、このデータを出力した欠陥セルのブロックと列の情報が記録される（ステップＳＴ２０６）。期待値と一致する場合は、スキャンフリップフロップ４１，４２，４３，…のデータが１ビットシフトされ（ステップＳＴ２０７）、テストビット番号に‘１’が加算される（ステップＳＴ２０８）。このとき、テストビット番号が所定の最大値（すなわち最後の行を示す番号）に達していない場合は、‘１’を加算されたテストビット番号に対応する次の行のデータについて、上述したステップＳＴ２０４〜ＳＴ２０８の処理が反復される。
【００８０】
テストビット番号が所定の最大値（すなわち最後の行を示す番号）に達していると判定された場合（ステップＳＴ２０９）、テストパターン番号に‘１’が加算される（ステップＳＴ２１０）。このとき、テストパターン番号が所定の最大値（すなわち最後のパターンを示す番号）に達していない場合は、‘１’を加算されたテストパターン番号に対応する次のパターンの検査信号が検査信号入力回路５０より各回路セルに入力され、上述したステップＳＴ２０３〜ＳＴ２１０の処理が反復される。
【００８１】
テストパターン番号が所定の最大値（すなわち最後のパターンを示す番号）に達していると判定された場合（ステップＳＴ２１１）、テスト列番号に‘１’が加算される。このとき、テスト列番号が所定の最大値（すなわち最後の列を示す番号）に達していない場合は、‘１’を加算されたテスト列番号に対応する次の列の列選択信号が列選択回路１０によってハイレベルに設定され、上述したステップＳＴ２０２〜ＳＴ２１２の処理が反復される。
テスト列番号が所定の最大値（すなわち最後の列を示す番号）に達したと判定された場合（ステップＳＴ２１３）、全回路セルの検査が終了する。
【００８２】
次に、本実施形態に係る半導体集積回路における回路セルの電源供給の制御方法について説明する。
【００８３】
図１１は、本実施形態に係る半導体集積回路において、回路セルに対する電源供給を制御する回路の一例を示す図である。
ブロック内の回路セル列ＣＣ１，ＣＣ２，ＣＣ３，…は、それぞれヒューズＦ１，Ｆ２，Ｆ３，…を介して分岐線ＬＢ１，ＬＢ２，ＬＢ３，…に接続されており、各分岐線を介して電源電圧ＶＤＤが供給される。
ヒューズＦ１，Ｆ２，Ｆ３，…は、上述した回路セルの検査を行う前の段階において全てオン状態となるように形成され、回路検査が終わると全て切断される。
そして、全ての回路セルが正常と判定された場合、予め未使用に設定された回路セル列の分岐線に基準電位ＶＳＳが供給され、他の分岐線に電源電圧ＶＤＤが供給されるように、基準電位ＶＳＳの供給線または電源電圧ＶＤＤの供給線と各分岐線との間にビヤが形成される。  
一方、検査によって欠陥セルが検出された場合は、この欠陥セルを含む列の分岐線に基準電位ＶＳＳが供給され、他の使用される回路セル列の分岐線に電源電圧ＶＤＤが供給されるように、基準電位ＶＳＳの供給線または電源電圧ＶＤＤの供給線と各分岐線との間にビヤが形成される。例えば図１１の例では、回路セル列ＣＣ２に欠陥セルが検出されたため、この列につながる分岐線ＬＢ２がビヤＶ＿Ｓ２を介して基準電位ＶＳＳに接続される。
【００８４】
このように、本実施形態に係る半導体集積回路によれば、それぞれのブロック内で、未使用の回路セルが並ぶ方向と同一方向に並ぶ（すなわち列方向に並ぶ）回路セルの１列ごとに電源を供給するか否かの制御が行われる。そして、少なくとも、欠陥救済によって未使用とされる回路セル列への電源供給が遮断される。これにより、欠陥セルを含む列に対する電源供給を遮断して、リーク電流等による無駄な電力損失が発生することを防止できる。
【００８５】
仮に、回路セルの欠陥救済を列単位で行わず、１つ１つの回路セルについて行った場合、欠陥セルに対する電源供給の遮断も回路セルごとに行わなくてはならなくなるため、回路セルの素子数が多くなり、半導体集積回路の規模が大幅に増大する不利益を生じる。
これに対し、本実施形態に係る半導体集積回路によれば、列単位で欠陥の救済および電源供給の制御を行うため、電源制御に係わる回路の素子数を微小に抑えることができる。
【００８６】
次に、本実施形態に係る半導体集積回路の製造方法について、図１２に示すフローチャートを参照しながら説明する。
【００８７】
ステップＳＴ１０：
まず、図１〜図４，図９，図１１に示した回路セル、回路セル検査用の回路、電源供給制御用の回路等が半導体基板上に形成される。なお、後の工程で配線パターンの変更が生じ得る第（ａ＋１）層の配線群や、第ａ層と第（ａ＋１）層との間のビヤはこの工程において未だ形成されない。
また、この工程において、図１１に示す電源供給制御用の回路は、全ての列の回路セルに対して電源が供給されるように形成される。
【００８８】
ステップＳＴ２０：
次いで、ステップＳＴ１０で形成された回路セルに対する検査が行われる。この検査は、例えば図１０のフローチャートに示す手順で行われる。
【００８９】
ステップＳＴ３０：
ステップＳＴ２０の検査結果において、欠陥セルが見つかったか否か判定される。
【００９０】
ステップＳＴ４０：
ステップＳＴ２０の検査においてあるブロック内に欠陥セルが見つかった場合、このブロック内において予め未使用として設定された回路セル列の代わりに、欠陥セルを含んだ回路セル列が未使用の列として設定される。
なお、ブロック内において複数の回路セル列が未使用の列として予め設定されており、これを超えない範囲で複数の欠陥セルが見つかった場合は、予め設定されている複数の回路セル列の一部もしくは全部の代わりに、発見された欠陥セルを含む回路セル列が未使用の列として設定される。
こうして未使用の回路セル列が変更されると、この未使用の回路セル列を除いた、ブロック内の残りの少なくとも一部の回路セルについて、配線経路および論理機能を決定する処理が行われる。先に述べたように、未使用の回路セル列を行方向にシフトさせることによる配線パターンの変更や回路セルの配置変更は僅かであるため、この処理は高速に実行することができる。
【００９１】
ステップＳＴ５０：
ステップＳＴ２０の検査において何れのブロックにも欠陥セルが見つからなかった場合は、予め未使用として設定された１列もしくは複数列の回路セルを除く残りの少なくとも一部の回路セルについて、配線経路および論理機能を決定する処理が行われる。なお、この場合における配線経路および論理機能が既に設計されている場合には、この設計データを用いて次のステップＳＴ６０が実行される。
【００９２】
ステップＳＴ６０：
ステップＳＴ４０またはステップＳＴ５０において決定された配線経路および論理機能に基づいて、回路セルの配線形成ならびに論理機能のプログラムが行われる。例えば図５に示すような配線構造を有する場合、第ａ層と第（ａ＋１）層との間におけるビヤを形成し、その上に第（ａ＋１）層の配線群を形成することによって、回路セルの配線形成と論理機能のプログラムを同時に行うことができる。
この場合、例えば電子ビームを用いてビヤのレジストパターンを描画する手法を用いると、半導体チップごとに異なるビヤパターンを形成することができる。
【００９３】
また、ステップＳＴ６０では、ステップＳＴ２０において欠陥セルが見つかった列への電源供給が遮断されるように、図１１に示す電源供給制御用の回路が形成される。すなわち、ヒューズＦ１，Ｆ２，Ｆ３，…が全て切断されたのち、少なくとも欠陥セルが見つかった列への電源供給が遮断されるように、分岐線ＬＢ１，ＬＢ２，ＬＢ３と電源電圧ＶＤＤまたは基準電位ＶＳＳとの間にビヤＶ＿Ｓ１，Ｖ＿Ｓ２，Ｖ＿Ｓ３，…が形成される。
【００９４】
以上、本発明の実施形態について詳細に説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
【００９５】
未使用の回路セル列は、ブロック内の任意の列に配置して良いが、これをブロック内に一定間隔で配置することにより、欠陥救済に伴う配線パターンの変更量を小さくすることができる。
また、ブロック内における何れか一方の端部に未使用の回路セル列を予め配置することにより、欠陥セルの位置に依らず常に一定の方向へ配線パターンをシフトさせることができる。
【００９６】
ブロックを構成する回路セルの数やその配列は全て同じでも良いし、少なくとも一部のブロックにおいて異なっていても良い。
【００９７】
図１１の例ではヒューズを用いて列単位の電源供給の制御を行う例が示されているが、これに限らず、例えばスイッチ等を用いて制御を行っても良い。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
【図２】ブロックの構成の一例を示す図である。
【図３】図１に示す半導体集積回路において回路セルの欠陥を救済する方法を説明するための図である。
【図４】ストラクチャードＡＳＩＣ構造を有した本実施形態に係る半導体集積回路の回路セルの構成例を示す図である。
【図５】図４に示す回路セルを有した本実施形態に係る半導体集積回路の配線構造の一例を示す図である。
【図６】図５に示す配線構造における配線パターンの一例を示す図である。
【図７】欠陥救済に伴って配線パターンが変更される例を示す第１の図である。
【図８】欠陥救済に伴って配線パターンが変更される例を示す第２の図である。
【図９】回路セルの検査に係わる回路の一例を示す図である。
【図１０】図９に示す回路による検査処理の一例を図解したフローチャートである。
【図１１】回路セルに対する電源供給を制御する回路の一例を示す図である。
【図１２】本実施形態に係る半導体集積回路の製造方法の一例を図解したフローチャートである。
【符号の説明】
【００９９】
Ｃ１１〜Ｃｊｋ，Ｃ＿１〜Ｃ＿４…回路セル、Ｂ１１〜Ｂｍｎ…ブロック、Ｑｎ１〜Ｑｎ１４…ｎチャンネルＭＯＳ型トランジスタ、Ｑｐ１…ｐチャンネルＭＯＳ型トランジスタ、ＩＮＶ１〜ＩＮＶ５…インバータ回路、Ａ，Ｂ，Ｃ…回路セルの入力ノード、Ｙ，Ｙｂ…回路セルの出力ノード、Ｔａ，Ｔｂ，Ｔｃ…検査信号用の入力ノード、ＳＬ，ＳＬ１，ＳＬ２，ＳＬ３…検査出力線、ＣＬ，ＣＬ１，ＣＬ２，ＣＬ３…列選択線、Ｌ１〜Ｌ４…配線群、ＬＣ１〜ＬＣ１２，ＬＳ１，ＬＳ２…配線、Ｖ１〜Ｖ１５，Ｖ＿Ｐ１〜Ｖ＿Ｐ８，Ｖ＿Ｓ１〜Ｖ＿Ｓ３…ビヤ、１０…列選択回路、２０…プリチャージ回路、３１，３２，３３…センスアンプ、４１，４２，４３…スキャンフリップフロップ、５０…検査信号入力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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