(57)【要約】【課題】ゼロクロス型と非ゼロクロス型の２種類に対応して、それぞれ専用チップの準備を必要とせずに、低コストに市場の要望に応じることが可能なフォトサイリスタとその実装方法及びプロセス方法を提供する。【解決手段】双方向サイリスタ１，２を備え、ラテラルトランジスタのコレクタ（Ｐ層）にドレインを、バーティカルトランジスタのエミッタ（Ｎ層）にソースをそれぞれ接続したＦＥＴ１１，１２を同一のサイリスタチップに実装して成るフォトサイリスタにおいて、ＦＥＴ１１，１２を実装する際、ゼロクロス機能を停止させる場合は、ＦＥＴ１１，１２のゲート電極３１，３２を、同ＦＥＴのソースが接続されているバーティカルトランジスタのエミッタ（Ｎ層）に配線２３，２４により接続させる。また、ゼロクロス機能を動作させる場合は、ＦＥＴのゲート電極３１，３２を共通コレクタ（基板Ｎ層）にワイヤリングにより導通させる。【選択図】図１
2006005102.tif 000002
【特許請求の範囲】
【請求項１】
バーティカルトランジスタ及びラテラルトランジスタから形成される２個の逆並列対のトランジスタより構成されていて、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、対をなすバーティカルトランジスタのコレクタは共通の半導体領域となり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されている双方向サイリスタを備え、ゼロクロス機能を得るためにラテラルトランジスタのコレクタにドレインを、バーティカルトランジスタのエミッタにソースをそれぞれ接続したＦＥＴを同一のサイリスタチップに実装して成るフォトサイリスタにおいて、
前記ＦＥＴのゲート電極を前記バーティカルトランジスタのエミッタに接続することによりゼロクロス機能を停止させることを特徴とするフォトサイリスタ。
【請求項２】
バーティカルトランジスタ及びラテラルトランジスタから形成される２個の逆並列対のトランジスタより構成されていて、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、対をなすバーティカルトランジスタのコレクタは共通の半導体領域となり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されている双方向サイリスタを用い、ゼロクロス機能を得るためにラテラルトランジスタのコレクタにドレインを、バーティカルトランジスタのエミッタにソースをそれぞれ接続したＦＥＴを同一のサイリスタチップに実装して、ゼロクロス機能を動作／停止させるフォトサイリスタの実装方法であって、
前記ＦＥＴを実装する際、ゼロクロス機能を動作させる場合は、該ＦＥＴのゲート電極を前記共通コレクタにワイヤリングにより導通させ、ゼロクロス機能を停止させる場合は、該ＦＥＴのゲート電極をソースの接続されているバーティカルトランジスタのエミッタに接続させることを特徴とするフォトサイリスタの実装方法。
【請求項３】
バーティカルトランジスタ及びラテラルトランジスタから形成される２個の逆並列対のトランジスタより構成されていて、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、対をなすバーティカルトランジスタのコレクタは共通の半導体領域となり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されている双方向サイリスタを用い、ゼロクロス機能を得るためにラテラルトランジスタのコレクタにドレインを、バーティカルトランジスタのエミッタにソースをそれぞれ接続したＦＥＴを同一のサイリスタチップに実装して、ゼロクロス機能を動作／停止させるフォトサイリスタのプロセス方法であって、
ゼロクロス機能を停止させる場合に、サイリスタ製造プロセスにおける電極形成のためのフォトマスクを変えることにより、前記ＦＥＴのゲート電極を前記バーティカルトランジスタのエミッタに接続することを特徴とするフォトサイリスタのプロセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源等に接続した負荷のスイッチング等に用いられるゼロクロス機能を持つフォトサイリスタとその実装方法及びプロセス方法に関する。
【背景技術】
【０００２】
従来から、交流制御用のオンオフスイッチとして突入電流を抑える目的で、ゼロクロスポイントでしかトリガしない光駆動のゼロクロス型サイリスタが知られている（例えば、特許文献１参照）。また、ＭＯＳＦＥＴを内蔵しゼロクロス動作を実現したフォトサイリスタが知られている（例えば、特許文献２参照）。
【０００３】
この種のフォトサイリスタについて、図４乃至図１１を参照して説明する。まず、図４（ａ）において、フォトサイリスタは、出力端子１０ａ，１０ｂと、ゼロクロス機能を与えるためのＦＥＴ１１，１２のゲート電極３１，３２と、逆並列対のトランジスタより構成されている双方向サイリスタ１，２を備える。同図には、片側のサイリスタ１の等価回路を併せて記している。サイリスタ１，２の各々は、Ｎ，Ｐ，Ｎ層を含むバーティカルトランジスタ４１、及びＰ，Ｎ，Ｐ層を含むラテラルトランジスタ４２から形成されている。それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通（基板Ｎ層）とされている。ＦＥＴ１１，１２は、同一のサイリスタチップに実装され、それぞれ、ラテラルトランジスタ４２のコレクタ（Ｐゲート）にドレインを、バーティカルトランジスタのエミッタ（サイリスタのカソード）にソースをそれぞれ接続している。
【０００４】
図４（ｂ）は片側のサイリスタの回路構成とその動作を示し、図５はサイリスタチップの平面を示し、図６は図５のＡ−Ａ線断面を示し、図７はサイリスタのターンオン動作を説明する図である。サイリスタの表面には、部分遮光を兼ねたアルミニウム（ＡＬ）配線が設けられている。図４（ｂ）の動作は図７のように表される。図４（ｂ）における電流（１）（２）、ａ点、ｂ点は、それぞれ図７の同符号と対応するものを示す。
【０００５】
いま、光照射時のサイリスタのターンオン動作を説明すると、表面からの光照射により、図７において、ＡＬ配線で遮光されていないｐゲート領域とｎ領域（基板Ｎ層）の間のｐｎ接合でキャリアが発生する。ｐゲート領域では正孔が、基板Ｎ層では電子が発生し、図７の（１）（２）のように電流が流れることにより、サイリスタ１，２を構成するバーティカルトランジスタ４１、ラテラルトランジスタ４２がオンする。このようにしてサイリスタはトリガされる。
【０００６】
ここで、サイリスタのトリガ時に発生するスイッチングノイズを低減させるＦＥＴの動作を説明する。図４、図５に示すように、ＦＥＴ１１，１２のドレインを、ラテラルトランジスタ４１及びバーティカルトランジスタ４２のコレクタ（すなわちサイリスタのｐゲート）に接続するとともに、ソースをバーティカルトランジスタ４２のエミッタ（すなわちサイリスタのカソード）に接続する。さらに、ゲート電極はサイリスタ１，２のいずれにも接続しないようにしておき、図５に示すようなチップパターンとしている。
【０００７】
そして、実装の際、ＦＥＴ１１，１２のゲート電極３１，３２を、サイリスタ１，２のラテラルトランジスタ４２及びバーティカルトランジスタ４１のコレクタ（すなわちサイリスタのｐゲート）に接続しておけば、サイリスタオフ時にＦＥＴのしきい値電圧により決まる設定値以上の電圧がサイリスタのアノード・カソード間に印加されている時に、ＦＥＴがオンすることで、サイリスタのｐゲート・カソード間を導通し、サイリスタは光照射がある場合でもオンしない。従って、サイリスタ１，２はアノード・カソード間電圧が低電圧でしかオンしない。すなわち、ゼロクロス機能をＦＥＴ１１，１２により持つこととなる。
【０００８】
図８は、上記ゼロクロス機能を持つように配線２１，２２により結線したサイリスタの構成を示し、図９は、実際にチップを実装した例を示している。図９において、サイリスタチップの基板Ｎ層は、裏面側で導電ペーストを介してチップダイボンド用フレーム５０と導通している。配線５１は、サイリスタ１のカソード，サイリスタ２のアノードを出力端子１０ｂに接続するものであり、配線５２は、サイリスタ１のアノード、サイリスタ２のカソードを出力端子１０ａに接続するものである。
【特許文献１】特開平１０−１０７６０８号公報
【特許文献１】特公昭６１−２３６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した図９に示すように、ＦＥＴゲート電極３１，３２を基板Ｎ層に接続することで、ゼロクロス機能を持たせることができる反面、ゼロクロス機能を持たない実装品（非ゼロクロス型）が必要となった場合、新たにＦＥＴのないチップの準備が必要となり、ゼロクロス、非ゼロクロス用の２種類のチップを市場の要望に応じて実装できるように、予め製造しておき、常時在庫しておく必要があった。図１０は非ゼロクロス専用のサイリスタチップを示し、図１１は図１０のＢ−Ｂ線断面を示す。
【００１０】
本発明は、上記問題を解消するものであり、ゼロクロス型と非ゼロクロス型の２種類に対応して、それぞれ専用チップの準備を必要とせずに、低コストに市場の要望に応じることが可能なフォトサイリスタとその実装方法及びプロセス方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解消するために本発明は、バーティカルトランジスタ及びラテラルトランジスタから形成される２個の逆並列対のトランジスタより構成されていて、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、対をなすバーティカルトランジスタのコレクタは共通の半導体領域となり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されている双方向サイリスタを備え、ゼロクロス機能を得るためにラテラルトランジスタのコレクタにドレインを、バーティカルトランジスタのエミッタにソースをそれぞれ接続したＦＥＴを同一のサイリスタチップに実装して成るフォトサイリスタにおいて、前記ＦＥＴのゲート電極を前記バーティカルトランジスタのエミッタに接続することによりゼロクロス機能を停止させるものである。
【００１２】
また、本発明は、バーティカルトランジスタ及びラテラルトランジスタから形成される２個の逆並列対のトランジスタより構成されていて、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、対をなすバーティカルトランジスタのコレクタは共通の半導体領域となり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されている双方向サイリスタを用い、ゼロクロス機能を得るためにラテラルトランジスタのコレクタにドレインを、バーティカルトランジスタのエミッタにソースをそれぞれ接続したＦＥＴを同一のサイリスタチップに実装して、ゼロクロス機能を動作／停止させるフォトサイリスタの実装方法であって、前記ＦＥＴを実装する際、ゼロクロス機能を動作させる場合は、該ＦＥＴのゲート電極を前記共通コレクタにワイヤリングにより導通させ、ゼロクロス機能を停止させる場合は、該ＦＥＴのゲート電極をソースの接続されているバーティカルトランジスタのエミッタに接続させるものである。
【００１３】
また、本発明は、バーティカルトランジスタ及びラテラルトランジスタから形成される２個の逆並列対のトランジスタより構成されていて、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、対をなすバーティカルトランジスタのコレクタは共通の半導体領域となり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されている双方向サイリスタを用い、ゼロクロス機能を得るためにラテラルトランジスタのコレクタにドレインを、バーティカルトランジスタのエミッタにソースをそれぞれ接続したＦＥＴを同一のサイリスタチップに実装して、ゼロクロス機能を動作／停止させるフォトサイリスタのプロセス方法であって、ゼロクロス機能を停止させる場合に、サイリスタ製造プロセスにおける電極形成のためのフォトマスクを変えることにより、前記ＦＥＴのゲート電極を前記バーティカルトランジスタのエミッタに接続するものである。
【発明の効果】
【００１４】
本発明によれば、ＦＥＴを実装した共通のサイリスタチップを用いて、ＦＥＴ実装時のワイヤリング又は実装プロセス若しくは製造プロセスの最終段階の電極形成用マスクを使い分けるだけで、ゼロクロス型と非ゼロクロス型のサイリスタ実装品を市場の要望に応じて迅速に生産できるようになる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態に係るフォトサイリスタについて図面を参照して説明する。図１は、本実施形態によるフォトサイリスタの構成を、図２は同フォトサイリスタの実装構成を、図３はさらに他の実施形態によるサイリスタチップ平面を示す。上述と同等の部材には同番号を付している。図１、図２に示すように、２個の逆並列対のトランジスタより構成されている双方向サイリスタ１，２は、バーティカルトランジスタ及びラテラルトランジスタから形成されており、上述した図４、図５で示したものと同等の構成を有し、ゼロクロス機能を得るためにＦＥＴ１１，１２を同一のサイリスタチップに実装して成る。ＦＥＴ１１，１２のドレイン、ソースのサイリスタチップへの実装構成は、上述した図４と同様である。
【００１６】
そして、本実施形態では、サイリスタ１，２のカソードに、ＦＥＴ１１，１２のゲート電極３１，３２を配線２３，２４により導通させることにより、ＦＥＴ１１，１２のゲート・ソース間を短絡している。このことは、換言すれば、ＦＥＴ１１，１２のゲート電極３１，３２を、該ＦＥＴ１１，１２のソースが接続されているバーティカルトランジスタ（Ｎ層，Ｐ層，基板Ｎ層）のエミッタ（Ｎ層）に接続させることに相当する。
【００１７】
この構成により、サイリスタ１，２への印加電圧がいかなる場合でも、ＦＥＴ１１，１２がオフしている状態にさせる。ＦＥＴ１１，１２がずっとオフ状態になれば、サイリスタ１，２は、ゼロクロス機能停止、つまり非ゼロクロス型となる。なお、ゼロクロス機能を動作させる場合は、ＦＥＴ１１，１２を実装する際に、上述した図８に示すように、ＦＥＴ１１，１２のゲート電極３１，３２を共通コレクタに配線により導通させればよい。このように、共通のサイリスタチップへのＦＥＴ１１，１２の実装形態を変えることにより、ゼロクロス機能の動作／停止を容易に変更することができる。
【００１８】
また、上述の非ゼロクロス型とするために、ＦＥＴ１１，１２のゲート・ソース間を短絡する（ＦＥＴのゲート電極をバーティカルトランジスタのエミッタに接続する）方法として、上述の図２に示すように、実装のワイヤリング、つまり、配線２３，２４で行う方法の他に、サイリスタ製造プロセスにおける電極形成のためのＡＬマスクを変える方法がある。この方法による場合を図３に示す。同図においては、フォトマスクを図２の場合とは変更しており、ＡＬ配線でＦＥＴ１１，１２のゲート電極３１，３２を覆っている。なお、出力端子１０ｂ，１０ａへの結線は図示を省略している。
【００１９】
本発明は、上記実施形態の構成、方法に限られず、種々の変形が可能である。例えば、ＦＥＴとしては上記のように、エンハンスメント型のものが好ましいが、それに限られるものではない。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係るフォトサイリスタであって、ゼロクロス機能停止（非ゼロクロス）の場合の構成図。
【図２】同フォトサイリスタの実装構成図。
【図３】さらに他の実施形態に係るサイリスタチップの平面図。
【図４】（ａ）は従来の双方向サイリスの構成図、（ｂ）は片側のサイリスタの回路図。
【図５】従来のサイリスタチップの平面図。
【図６】図５のＡ−Ａ線断面図。
【図７】同サイリスタのターンオン動作を説明する図。
【図８】同サイリスタのゼロクロス機能を持つように結線した場合の構成図。
【図９】同サイリスタの実装構成図。
【図１０】非ゼロクロス専用のサイリスタチップの平面図。
【図１１】図１０のＢ−Ｂ線断面図。
【符号の説明】
【００２１】
１  サイリスタ（バーティカルトランジスタ及びラテラルトランジスタを含む）
２  サイリスタ（バーティカルトランジスタ及びラテラルトランジスタを含む）
１０ａ，１０ｂ  出力端子
１１，１２  ＦＥＴ
３１，３２  ＦＥＴのゲート電極
２３，２４  配線
【図１】
2006005102.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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