(57)【要約】【課題】入力信号にかかわらず動作し、かつ、各素子がばらついた場合でも安定して動作するレベルシフタを提供する。【解決手段】Ｎ型トランジスタ１１およびＰ型トランジスタ１２は、所定のオフセット電位Ｖofsを保つように動作し、その出力であるノードｎ１が変動すると、Ｎ型トランジスタ１５およびＰ型トランジスタ１６によって定まるノードｎ２の電位によってＰ型トランジスタ１３またはＮ型トランジスタ１４に対してフィードバック制御する。【選択図】図１
2006135384.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ第１のノードに接続され、第１のノードの電位を第１の電位に保持するための第１および第２のスイッチング素子と、
一端が低圧側である第２の電位に接続され、他端が第１のスイッチング素子に接続され、前記第１のノードの電位を制御するための第３のスイッチング素子と、
一端が高圧側である第３の電位に接続され、他端が第２のスイッチング素子に接続され、前記第１のノードの電位を制御するための第４のスイッチング素子と、
前記第２の電位に接続され、前記第１のノードの電位に応じて、第２のノードを第２の電位とするか否かを制御する第５のスイッチング素子と、
前記第３の電位に接続され、前記第１のノードの電位に応じて、前記第２のノードを第３の電位とするか否かを制御する第６のスイッチング素子と、
を有し、
前記第３および第４のスイッチング素子は、それぞれ、前記第２のノードの電位に応じて、導通状態が制御される
レベルシフタ。
【請求項２】
入力端子と前記第１のノードとの間に第１の容量素子をさらに有する
請求項１記載のレベルシフタ。
【請求項３】
前記第１の電位は、前記第２および第３の電位の中間電位である
請求項１記載のレベルシフタ。
【請求項４】
前記第１のノードと接続され、制御信号に応じて、第１のノードの電位を前記第３の電位とするための第７のスイッチング素子をさらに有する
請求項１記載のレベルシフタ。
【請求項５】
前記第２のノードの電位を反転させて出力電位を得る出力バッファを有する
請求項１記載のレベルシフタ。
【請求項６】
低電圧信号を入力する入力部と一端が接続される第１の容量と、
前記第１の容量の他端の電位レベルを確定するための第１および第２のトランジスタと、
前記第１および第２のトランジスタから供給される電圧を制御するための第３および第４のトランジスタと、を備え、
前記第３および第４のトランジスタは、前記第１および第２のトランジスタとソース同士が直列に接続され、かつ、ドレインがそれぞれ低電位側、高電位側に接続され、
第５のトランジスタと第６のトランジスタから構成されるインバータのゲートが前記第１のトランジスタと第２のトランジスタのドレインに接続され、
前記インバータの出力が前記第３、第４のトランジスタのゲートに接続された
レベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧の入力に対して振幅変換を行うレベルシフタに関するものである。
【背景技術】
【０００２】
アクティブ・マトリクス型の液晶表示装置では、行方向の走査線と、列方向のデータ線との交差に対応して画素電極が形成され、さらに、当該交差部分にあって画素電極とデータ線との間に、走査線に供給される走査信号にしたがってオンオフする薄膜トランジスタ（ＴＦＴ）が介挿される一方、画素電極には対向電極が液晶を介して対向する構成となっている。
【０００３】
液晶やＴＦＴを駆動するためには、比較的高い電圧が要求される一方で、表示装置に対して、駆動の基準となるクロック信号や制御信号などを供給する外部の制御ＩＣは、通常、ＣＭＯＳ回路で構成されるため、その論理信号の振幅は３〜５Ｖ程度である。
したがって、表示装置には、走査線およびデータ線を駆動する駆動回路の出力部分や、クロック信号等の入力部分に、低振幅の論理信号を高振幅の論理信号に変換する振幅変換回路（以下、単に「レベルシフタ」という）が備えられる構成が一般的である。
【０００４】
近年では、その制御ＩＣ内の回路を表示装置内へ集積させることが急速に進んでいる。
しかし、表示装置内で形成するＴＦＴ等のデバイスの特性は、閾値が高く、かつ、電流特性も低く、外部の制御ＩＣと比較して高い電圧で駆動を強いられてしまう。特に表示装置内のインタフェース回路に含まれるレベルシフタは、上記デバイスの特性のために、外部からの映像信号、制御信号を制御ＩＣ並の低電圧では処理できない。
【０００５】
レベルシフタの一例として、たとえば、下記特許文献１に開示されたレベルシフタが知られている。
【０００６】
図４は、下記特許文献１に開示されたレベルシフタとは異なる、従来のレベルシフタ２の構成を示す回路図である。図４に示すレベルシフタ２は、入力電位を２倍にレベルシフトして出力するための回路であり、ＶＤＤ２はＶＤＤの２倍の電位である。
また、Ｎ型トランジスタ２１およびＰ型トランジスタ２２、Ｎ型トランジスタ２９およびＰ型トランジスタ３０、Ｎ型トランジスタ３１およびＰ型トランジスタ３２は、それぞれインバータ回路として動作する。
【０００７】
図４に示すレベルシフタ２の動作は、以下の通りである。
すなわち、入力信号（ＩＮ）がＨレベル（ＶＤＤ）の信号であった場合、Ｎ型トランジスタ２１およびＰ型トランジスタ２２により構成されるインバータ回路により、入力信号のレベルが反転され、Ｎ型トランジスタ２３がオフ、Ｎ型トランジスタ２６がオンする。
そして、Ｐ型トランジスタ２５のゲートにＬレベル（ＶＳＳ）の電位が供給されることで、Ｐ型トランジスタ２５はオンする。
【０００８】
またＰ型トランジスタ２４のゲートにはＬレベル（ＶＳＳ）の電位が供給されているため、Ｐ型トランジスタ２４がオンし、出力信号（ＯＵＴ）、Ｐ型トランジスタ２８のゲートの電位はＨレベル（ＶＤＤ２）となり、Ｐ型トランジスタ２８は、オフする。
【０００９】
入力信号（ＩＮ）がＬレベル（ＶＳＳ）の信号であった場合、Ｎ型トランジスタ２１およびＰ型トランジスタ２２により構成されるインバータ回路により、入力信号のレベルが反転され、Ｎ型トランジスタ２３がオン、Ｎ型トランジスタ２６がオフする。
そして、出力信号（ＯＵＴ）、Ｐ型トランジスタ２８のゲートの電位はＬレベル（ＶＳＳ）の電位となる。またＰ型トランジスタ２８がオンし、Ｐ型トランジスタ２７のゲートにはＬレベル（ＶＳＳ）の電位が供給されているため、Ｐ型トランジスタ２７がオンし、Ｐ型トランジスタ２５のゲートにＨレベル（ＶＤＤ２）の電位が供給されることでＰ型トランジスタ２５はオフする。
【００１０】
【特許文献１】実開昭６２−１９６４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図４に示した従来のレベルシフタ２では、各トランジスタの特性がばらついた場合に、入力信号に対して正しい出力結果が得られない場合がある。
すなわち、従来のレベルシフタ２は、Ｐ型トランジスタ２５、２８のゲートと接続されるノードｎ３およびノードｎ４の電位レベルによって、回路動作が決定される。各ノードの電位レベルは、Ｎ型トランジスタ２３，２６，Ｐ型トランジスタ２４，２５，２７，２８のばらつきによって変化し、出力電位に影響を及ぼす。
【００１２】
図５は、レベルシフタ２の動作が正しく行われない場合を示すタイミングチャートであり、（ａ）は入力信号の電位ＶＩＮを、（ｂ）はノードｎ３の電位Ｖｎ３を、（ｃ）はノードｎ４の電位Ｖｎ４を、（ｄ）は出力電位ＶＯＵＴを、それぞれ示す。
【００１３】
たとえば、Ｎ型トランジスタがオンしやすく、Ｐ型トランジスタがオンしにくい方向にばらついた場合には、図５（ａ）に示すように、デューティ比５０％の入力信号が与えられたとしても、各トランジスタの動作タイミングが一致しない結果、（ｄ）に示すように入力信号と異なったデューティ比の信号が出力される。また、入力信号が高速になればなるほど、出力信号のデューティ比は低下し、ついには出力されなくなってしまう。
【００１４】
したがって、本発明の目的は、入力信号にかかわらず動作し、かつ、各素子がばらついた場合でも安定して動作するレベルシフタを提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を克服するために、本発明の第１の観点は、一端が入力電位に接続され、他端が第１のノードに接続された第１の容量素子と、それぞれ前記第１のノードに接続され、第１のノードの電位を第１の電位に保持するための第１および第２のスイッチング素子と、一端が低圧側である第２の電位に接続され、他端が第１のスイッチング素子に接続され、前記第１のノードの電位を制御するための第３のスイッチング素子と、一端が高圧側である第３の電位に接続され、他端が第２のスイッチング素子に接続され、前記第１のノードの電位を制御するための第４のスイッチング素子と、前記第２の電位に接続され、前記第１のノードの電位に応じて、第２のノードを第２の電位とするか否かを制御する第５のスイッチング素子と、前記第３の電位に接続され、前記第１のノードの電位に応じて、前記第２のノードを第３の電位とするか否かを制御する第６のスイッチング素子と、を有し、前記第３および第４のスイッチング素子は、それぞれ、前記第２のノードの電位に応じて、導通状態が制御されるレベルシフタである。
【００１６】
好適には、入力端子と前記第１のノードとの間に第１の容量素子をさらに有する。
【００１７】
好適には、前記第１の電位は、前記第２および第３の電位の中間電位である。
【００１８】
好適には、前記第１のノードと接続され、制御信号に応じて、第１のノードの電位を前記第３の電位とするための第７のスイッチング素子をさらに有する。
【００１９】
好適には、前記第２のノードの電位を反転させて出力電位を得るインバータを有する。
【００２０】
本発明に係るレベルシフタの作用は、以下の通りである。
すなわち、第１のノードの電位は、第１の電位に対して入力電位が重畳された電位となり、これにより、第５のスイッチング素子または第６のスイッチング素子が導通し、第２のノードは、それぞれ第２の電位または第３の電位となる。
この第２のノードの電位レベルにより、第３のスイッチング素子および第４のスイッチング素子のいずれかが導通し、第１のノードの電位を安定方向に制御する。
【発明の効果】
【００２１】
本発明に係るレベルシフタよれば、入力信号にかかわらず動作し、かつ、各素子がばらついた場合でも安定して動作する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係るレベルシフタの一実施形態を添付図面に関連付けて説明する。
【００２３】
図１は、実施形態に係るレベルシフタ１の回路構成を示す図である。
図１に示すレベルシフタ１は、入力端子ＩＮに小振幅の入力信号として、Ｈレベル(ＶＤＤ)またはＬレベル(ＶＳＳ)が入力し、出力端子ＯＵＴからＨレベル(ＶＤＤ２)またはＬレベル(ＶＳＳ)の出力信号を取り出す。
【００２４】
なお、キャパシタ１０は、本発明の第１の容量素子、第１の容量の一実施形態である。
Ｎ型トランジスタ１１は、本発明の第１のスイッチング素子、第１のトランジスタの一実施形態である。
Ｐ型トランジスタ１２は、本発明の第２のスイッチング素子、第２のトランジスタの一実施形態である。
Ｐ型トランジスタ１３は、本発明の第３のスイッチング素子、第３のトランジスタの一実施形態である。
Ｎ型トランジスタ１４は、本発明の第４のスイッチング素子、第４のトランジスタの一実施形態である。
Ｎ型トランジスタ１５は、本発明の第５のスイッチング素子、第５のトランジスタの一実施形態である。
Ｐ型トランジスタ１６は、本発明の第６のスイッチング素子、第６のトランジスタの一実施形態である。
Ｎ型トランジスタ１７およびＰ型トランジスタ１８は、本発明の出力バッファの一実施形態である。
【００２５】
図１において、キャパシタ１０は、一端が入力端子ＩＮに接続され、他端がＮ型トランジスタ１１およびＰ型トランジスタ１２のゲート、ノードｎ１に接続される。
Ｎ型トランジスタ１１およびＰ型トランジスタ１２のドレイン同士がノードｎ１を介して接続される。Ｎ型トランジスタ１１およびＰ型トランジスタ１３のソース同士が接続される。Ｐ型トランジスタ１２およびＮ型トランジスタ１４のソース同士が接続される。Ｎ型トランジスタ１４のドレインは、ＶＤＤ２に接続される。Ｐ型トランジスタ１３のドレインは、ＶＳＳに接続される。
なお、Ｎ型トランジスタ１１およびＰ型トランジスタ１２は、オフセット回路を構成する。
【００２６】
ノードｎ１は、Ｎ型トランジスタ１５およびＰ型トランジスタ１６のゲートと接続される。Ｎ型トランジスタ１５およびＰ型トランジスタ１６のドレイン同士がノードｎ２を介して接続される。Ｐ型トランジスタ１６のソースがＶＤＤ２に接続される。Ｎ型トランジスタ１５のソースがＶＳＳに接続される。
なお、Ｎ型トランジスタ１５およびＰ型トランジスタ１６は、インバータを構成する。そのインバータの出力は、Ｐ型トランジスタ１３およびＮ型トランジスタ１４のゲートにフィードバック接続される。
【００２７】
ノードｎ２は、Ｎ型トランジスタ１７およびＰ型トランジスタ１８のゲートと接続される。Ｎ型トランジスタ１７およびＰ型トランジスタ１８のドレイン同士が接続される。Ｐ型トランジスタ１８のソースがＶＤＤ２に接続される。Ｎ型トランジスタ１７のソースがＶＳＳに接続される。
なお、Ｎ型トランジスタ１７およびＰ型トランジスタ１８は、インバータを構成する。そのインバータの出力がレベルシフタ１の出力となる。
【００２８】
次に、レベルシフタ１の動作について、図２を参照して説明する。
【００２９】
Ｎ型トランジスタ１１およびＰ型トランジスタ１２は、オフセット回路を構成する。すなわち、ノードｎ１の電位レベルを下記（１）式に示すオフセット電位Ｖofsに維持するように動作する。
【００３０】
オフセット電位Ｖofs＝（ＶＤＤ２−ＶＳＳ）／２  ・・・（１）
【００３１】
そして、このオフセット電位Ｖofsに対して、入力電位分が加算／減算された電位がノードｎ１に印加される。入力電位により変動するノードｎ１の電位の高位側をＶＨ、低位側をＶＬとすると、このＶＨがＮ型トランジスタ１５の閾値を、ＶＬがＰ型トランジスタ１６の閾値を、越えることによって、ノードｎ２の電位が定まる。出力は、ノードｎ２の電位を反転させた電位となる。
【００３２】
図２は、レベルシフタ１の動作を示す一例である。図２では、入力端子ＩＮに所定のデューティ比である低振幅の論理信号が供給される場合について、（ａ）入力端子ＩＮの電位ＶＩＮ、（ｂ）ノードｎ１の電位Ｖｎ１、（ｃ）ノードｎ２の電位Ｖｎ２、（ｄ）出力端子ＯＵＴの電位ＶＯＵＴを時系列として示している。
なお、図２において、ＶｔｐはＰ型トランジスタの動作閾値であり、ＶｔｎはＮ型トランジスタの動作閾値である。
【００３３】
まず、図２において時刻ｔ１から時刻ｔ２までの間、すなわち、入力端子ＩＮの入力信号がＨレベル（ＶＤＤ）である場合の動作について説明する。
【００３４】
時刻ｔ１において、入力信号がＨレベル（ＶＤＤ）になると、ノードｎ１の電位Ｖｎ１は、図２（ｂ）に示すように、オフセット電位ＶofsよりＶＤＤ分だけ昇圧されたＶＨとなる。
そして、ノードｎ１の電位Ｖｎ１であるＶＨがＮ型トランジスタ１５の閾値Ｖｔｎを越えると、Ｎ型トランジスタ１５がオンし、Ｐ型トランジスタ１６がオフを維持するから、ノードｎ２の電位Ｖｎ２は、Ｌレベル（ＶＳＳ）となる。したがって、出力端ＯＵＴの電位は、出力段のインバータ（Ｎ型トランジスタ１７およびＰ型トランジスタ１８）によって反転されたＨレベル（ＶＤＤ２）となる。
【００３５】
時刻ｔ１では、ノードｎ２の電位Ｖｎ２はＬレベル（ＶＳＳ）となり、Ｐ型トランジスタ１３がオンとなる。その結果、時刻ｔ１から時刻ｔ２にかけて、ノードｎ１の電位Ｖｎ１は、キャパシタ１０、及びＮ型トランジスタ１１、Ｐ型トランジスタ１２、Ｎ型トランジスタ１３、Ｎ型トランジスタ１４のインピーダンスにより定まる微分特性に応じて、徐々にオフセット電位Ｖofsに戻ろうとする、すなわち、Ｌレベル（ＶＳＳ）側に変化する。
【００３６】
これにより、Ｐ型トランジスタ１６が徐々にオン領域に遷移し、ノードｎ２の電位Ｖｎ２は徐々にＨレベル（ＶＤＤ２）となる方向に変化する。それに応じて、Ｎ型トランジスタ１４がオン領域に遷移する結果、ノードｎ１の電位Ｖｎ１は、Ｎ型トランジスタ１５の閾値Ｖｔｎを越える電位レベルが維持される。
【００３７】
ノードｎ１の電位Ｖｎ１が高い電位レベルに維持される結果、ノードｎ２の電位Ｖｎ２は、Ｐ型トランジスタ１６の閾値Ｖｔｐを越えることがなく、Ｌレベル（ＶＳＳ）を維持する。
その結果、図２（ｄ）に示すように、出力段のインバータ（Ｎ型トランジスタ１７およびＰ型トランジスタ１８）によって反転された電位は、時刻ｔ１〜ｔ２の間、Ｈレベル（ＶＤＤ２）を維持する。
【００３８】
次に、図２において時刻ｔ２から時刻ｔ３までの間、すなわち、入力端子ＩＮの入力信号がＬレベル（ＶＳＳ）である場合の動作について説明する。
【００３９】
時刻ｔ２において、入力信号がＬレベル（ＶＳＳ）になると、ノードｎ１の電位Ｖｎ１は、図２（ｂ）に示すように、オフセット電位ＶofsよりＶＤＤ分だけ減圧されたＶＬとなる。
そして、ノードｎ１の電位Ｖｎ１であるＶＬがＰ型トランジスタ１６の閾値Ｖｔｐを越えると、Ｐ型トランジスタ１６がオンし、Ｎ型トランジスタ１５がオフを維持するから、ノードｎ２の電位Ｖｎ２は、Ｈレベル（ＶＤＤ２）となる。したがって、出力端ＯＵＴの電位は、出力段のインバータ（Ｎ型トランジスタ１７およびＰ型トランジスタ１８）によって反転されたＬレベル（ＶＳＳ）となる。
【００４０】
時刻ｔ２では、ノードｎ２の電位Ｖｎ２はＨレベル（ＶＤＤ２）となり、Ｎ型トランジスタ１４がオンとなる。その結果、時刻ｔ２から時刻ｔ３にかけて、ノードｎ１の電位Ｖｎ１は、キャパシタ１０により定まる微分特性に応じて、徐々にオフセット電位Ｖofsに戻ろうとする、すなわち、Ｈレベル（ＶＤＤ２）側に変化する。
【００４１】
これにより、Ｎ型トランジスタ１５が徐々にオン領域に遷移し、ノードｎ２の電位Ｖｎ２は徐々にＬレベル（ＶＳＳ）となる方向に変化する。それに応じて、Ｐ型トランジスタ１３がオン領域に遷移する結果、ノードｎ１の電位Ｖｎ１は、Ｐ型トランジスタ１６の閾値Ｖｔｐを越える電位レベルが維持される。
【００４２】
その結果、Ｎ型トランジスタ１５をオンさせることなく、Ｐ型トランジスタ１６のオン状態を維持し、ノードｎ２の電位Ｖｎ２は、Ｈレベル（ＶＤＤ２）を保持する。
その結果、図２（ｄ）に示すように、出力段のインバータ（Ｎ型トランジスタ１７およびＰ型トランジスタ１８）によって反転された電位は、時刻ｔ２〜ｔ３の間、Ｌレベル（ＶＳＳ）を維持する。
【００４３】
レベルシフタ１は、時刻ｔ３以降も同様に動作する結果、図２に示すように、出力電位ＶＯＵＴは、入力電位ＶＩＮに追随して電圧変換を行う。
【００４４】
ところで、ノードｎ１が上記（１）式に示したように、ＶＤＤ２とＶＳＳの中間電位になるためには、Ｎ型トランジスタ１１およびＰ型トランジスタ１２の特性が理想的にバランスがとれているときである。ところが、レベルシフタ１をＩＣ内に集積化して形成する場合に、両チャネル型の特性を互いに理想的にバランスがとれているように形成するのは、製造上のばらつきなどを考慮すると困難である。
【００４５】
これに対し、本実施形態に係るレベルシフタ１によれば、トランジスタの特性差を相殺する方向の動作が行われる。そこで、以下、この動作について説明する。
【００４６】
たとえば、Ｎ型トランジスタがオンしやすい特性（閾値が低くなる特性）にばらつき、Ｐ型トランジスタがオンしにくい特性（閾値が高くなる特性）にばらついた場合、ノードｎ１におけるオフセット電位は、Ｐ型トランジスタ１２よりもＮ型トランジスタ１１の抵抗が低くなる分、上述した（１）式で定まるオフセット電位Ｖofs（＝（ＶＤＤ２−ＶＳＳ)／２）より低い電位となる。
【００４７】
この場合、オフセット電位Ｖofsが低下することにより、Ｐ型トランジスタ１６はオンしやすくなる。また、Ｎ型トランジスタ１５はオンしやすい特性にばらついている
したがって、Ｎ型トランジスタ１５およびＰ型トランジスタ１６の回路動作がバランスされ、ばらつきの影響がレベルシフタ１の動作に与える影響が抑制される。
【００４８】
一方、Ｎ型トランジスタがオンしにくい特性（閾値が高くなる特性）にばらつき、Ｐ型トランジスタがオンしやすい特性（閾値が低くなる特性）にばらついた場合、ノードｎ１におけるオフセット電位は、Ｐ型トランジスタ１２よりもＮ型トランジスタ１１の抵抗が高くなる分、上述した（１）式で定まるオフセット電位Ｖofs（＝（ＶＤＤ２−ＶＳＳ)／２）より高い電位となる。
【００４９】
この場合、オフセット電位Ｖofsが増加することにより、Ｎ型トランジスタ１５はオンしやすくなる。また、Ｐ型トランジスタ１６はオンしやすい特性にばらついている
したがって、Ｎ型トランジスタ１５およびＰ型トランジスタ１６の回路動作がバランスされ、ばらつきの影響がレベルシフタ１の動作に与える影響が抑制される。
【００５０】
このように、レベルシフタ１では、トランジスタのばらつきが補償されて安定した出力信号が得られる。
【００５１】
次に、図１に示したレベルシフタ１を改良したレベルシフタについて述べる。
【００５２】
図３は、実施形態に係るレベルシフタ１ａを示す回路図である。
図３に示すレベルシフタ１ａは、図１に示したレベルシフタ１と比較してＰ型トランジスタ１９とリセット端子ＲＳＴが設けられた点で相違する。
Ｐ型トランジスタ１９のゲートは、リセット端子ＲＳＴと接続される。Ｐ型トランジスタ１９のソースは、ＶＤＤ２に接続される。Ｐ型トランジスタ１９のドレインは、Ｎ型トランジスタ１５およびＰ型トランジスタ１６のゲートに接続される。
【００５３】
レベルシフタ１ａは、レベルシフタ１に対して、回路動作をより安定させることを企図したものである。すなわち、図１に示したレベルシフタ１では、Ｎ型トランジスタ１５およびＰ型トランジスタ１６のゲートの電位レベルが不定となる場合が考えられるが、図３に示すレベルシフタ１ａでは、リセット端子ＲＳＴからのリセット信号によりＰ型トランジスタ１９を動作させることにより、Ｎ型トランジスタ１５およびＰ型トランジスタ１６を安定的に動作させる。
【００５４】
以上説明したように、本実施形態に係るレベルシフタ１によれば、Ｎ型トランジスタ１１およびＰ型トランジスタ１２は、所定のオフセット電位Ｖofsを保つように動作し、その出力であるノードｎ１が変動すると、Ｎ型トランジスタ１５およびＰ型トランジスタ１６によって定まるノードｎ２の電位によってＰ型トランジスタ１３またはＮ型トランジスタ１４に対してフィードバック制御するので、入力信号レベルにかかわらず安定して動作する。
したがって、低い周波数の入力信号、不規則に変化する入力信号に対しても適切にレベルシフトを行うことが可能となる。
【００５５】
本実施形態に係るレベルシフタ１，１ａによれば、ノードｎ１は、次段のインバータ（Ｎ型トランジスタ１５およびＰ型トランジスタ１６）から常に、Ｈレベル（ＶＤＤ２）またはＬレベル（ＶＳＳ）のどちらかの出力を行うようにする電位にオフセットしているので、低電圧振幅の入力信号でもレベルシフトが可能である。また、これにより、低消費電力化が可能である。
【００５６】
本実施形態に係るレベルシフタ１，１ａによれば、各トランジスタの特性がばらついた場合であっても、Ｎ型トランジスタ１５およびＰ型トランジスタ１６の回路動作がバランスされ、ばらつきの影響がレベルシフタの動作に与える影響が抑制される。
したがって、トランジスタの特性にかかわらず、安定したレベルシフトを行うことが可能となる。
【図面の簡単な説明】
【００５７】
【図１】実施形態に係るレベルシフタを示す回路図である。
【図２】実施形態に係るレベルシフタの動作を示すタイミングチャートである。
【図３】実施形態に係るレベルシフタを示す回路図である。
【図４】従来のレベルシフタの一例を示す回路図である。
【図５】従来のレベルシフタの動作を示すタイミングチャートである。
【符号の説明】
【００５８】
１…レベルシフタ、１０…キャパシタ、１１，１４，１５，１７，２１，２３，２６，２９，３１…Ｎ型トランジスタ、１２，１８，１９，２２，２４，２５，２７，２８，３０，３２…Ｐ型トランジスタ。
【図１】
2006135384.tif 000003
【図２】
2006135384.tif 000004
【図３】
2006135384.tif 000005
【図４】
2006135384.tif 000006
【図５】
2006135384.tif 000007