(57)【要約】【課題】  プロセスの手間のかからないＤＲＡＭセルを形成できるようにする。【解決手段】  トレンチ４の内面にトレンチ面絶縁膜２１を等方的に形成する。次に、トレンチ面絶縁膜２１上のトレンチ４の内側壁上部についてプラズマ酸化（ラジカル酸化）により表層側絶縁膜２２を形成する。その後、これらの絶縁膜２１および２２の内側に電極層７を埋込み形成する。【選択図】  図８
2006100382.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
前記トレンチの内面に対して前記半導体基板の表面部側から前記トレンチの深部に至るまで当該深部側がキャパシタ絶縁膜として機能するトレンチ面絶縁膜を等方的に形成する工程と、
前記トレンチの内面に前記半導体基板の表面部側から前記トレンチの深部側に向けて連続的に薄くなるように表層側絶縁膜を形成する工程と、
前記トレンチ内面に形成された表層側絶縁膜およびトレンチ面絶縁膜の内側に電極層を埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記表層側絶縁膜を形成する工程では、プラズマ酸化および窒化することにより形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記表層側絶縁膜を形成する工程では、前記半導体基板のトレンチ上部を選択的に酸化および窒化することにより形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体基板に形成されたトレンチと、
前記トレンチ内面に対して前記トレンチの深部側から前記半導体基板の表面側にかけて厚くなるように形成された絶縁膜と、
前記トレンチ内面に形成された前記絶縁膜の内側に対して当該絶縁膜のトレンチ深部側から前記半導体基板表面側まで前記トレンチ内に埋込み形成された電極層とを備え、
前記絶縁膜は、当該絶縁膜の前記半導体基板表面部側が前記電極層および前記半導体基板間の絶縁性能を保持するカラー絶縁膜として機能すると共に当該絶縁膜のトレンチ深部側がＤＲＡＭセルのキャパシタを構成するキャパシタ絶縁膜として機能するように形成されていることを特徴とする半導体装置。
【請求項５】
前記絶縁膜は、断面テーパ形状に形成されると共にＮ原子が含有されていることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチキャパシタ構造のキャパシタを有するＤＲＡＭセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トレンチキャパシタ型のＤＲＡＭセル（Dynamic Random Access Memory Cell）は、半導体基板に深いトレンチが形成されると共に、このトレンチの深部側にキャパシタが形成されることにより構成されている。このキャパシタは、トレンチの深部側の内面にキャパシタ絶縁膜が形成され、このキャパシタ絶縁膜の内側のトレンチに第１の電極層が埋込み形成されている。そしてこの上にカラー絶縁膜が、トレンチ内側に埋込み形成される第１および第２の電極層と半導体基板との間の絶縁性能を保持するために形成されている（例えば、特許文献１参照）。特許文献１に開示されている方法では、次に示す工程を中心としてトレンチ内にキャパシタ絶縁膜、カラー絶縁膜および電極層を形成している。
【０００３】
まず、基板（半導体基板に相当）に深トレンチ（トレンチに相当）を形成する。その後、数工程を経て深トレンチの内表面にキャパシタ誘電層（キャパシタ絶縁膜に相当）を形成する。そして、深トレンチを充填するように伝導層（電極層に相当）を形成する。このとき伝導層内に隙間が生じる。この後、伝導層を深トレンチ底部に当たる部分を残すように深トレンチ上部に当たる部分を除去する。
【０００４】
さらに、カラー酸化層（カラー絶縁膜に相当）およびこのカラー酸化層とは材質の異なるカラーライナー層を形成し、伝導層上部に当たる部分を除去する。そのとき、酸化物が隙間に入っているため、その上に伝導層を形成すると電気的接続が得られないおそれがある。したがってこの隙間内に当たる部分のカラー酸化層を除去するようにしている。
【特許文献１】特開２００３−６００７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１記載の製造方法では、キャパシタ誘電層をキャパシタ絶縁膜として形成し、カラー絶縁膜として、カラー酸化層およびカラーライナー層を形成するようにしている。一般に、トレンチキャパシタ型のＤＲＡＭセルでは、カラー絶縁膜を、ストレージ電極および半導体基板間の絶縁性能を保持するようにキャパシタ絶縁膜よりも厚く形成し、トレンチキャパシタの容量値を大きくするようにキャパシタ絶縁膜をカラー絶縁膜よりも薄く形成する必要がある。したがって、特許文献１記載の製造方法を適用する必要があった。しかしながら、このような製造方法ではプロセス上手間がかかりコストのかかるものである。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、製造プロセスが簡略化された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、トレンチの内面に対して半導体基板の表面部側からトレンチの深部に至るまで当該深部側がキャパシタ絶縁膜として機能するトレンチ面絶縁膜を等方的に形成する工程と、トレンチの内面に半導体基板の表面部側からトレンチの深部側に向けて連続的に薄くなるように表層側絶縁膜を形成する工程と、トレンチ内面に形成された表層側絶縁膜およびトレンチ面絶縁膜の内側に電極層を埋込み形成する工程とを備えたことを特徴としている。
【０００８】
本発明に係る半導体装置は、半導体基板に形成されたトレンチと、トレンチ内面に対してトレンチの深部側から半導体基板の表面側にかけて厚くなるように形成された絶縁膜と、トレンチ内面に形成された絶縁膜の内側に対して当該絶縁膜のトレンチ深部側から半導体基板表面側までトレンチ内に埋込み形成された電極層とを備え、絶縁膜は、当該絶縁膜の半導体基板表面部側が電極層および半導体基板間の絶縁性能を保持するカラー絶縁膜として機能すると共に当該絶縁膜のトレンチ深部側がＤＲＡＭセルのキャパシタを構成するキャパシタ絶縁膜として機能するように形成されていることを特徴としている。
【発明の効果】
【０００９】
本発明によれば、製造プロセスが簡略化された半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施形態について、図１ないし図１７を参照しながら説明する。
図１および図２は、トレンチキャパシタ型のＤＲＡＭ半導体記憶装置の縦断側面図および平面図を模式的に示している。本実施形態においては、Ｐ型のシリコン半導体基板１（半導体基板）にメモリセル領域のＤＲＡＭセルを形成した例を示すが、必要に応じてＰウェル領域に形成しても良いし、逆導電型の半導体基板もしくは逆導電型のウェル領域に形成されていても良い。
【００１１】
＜構成について＞
図２は、ＤＲＡＭ半導体記憶装置のメモリセル領域においてメモリセルの配置状態を示している。また、図１は、図２のＸ−Ｘ線に沿う模式的な縦断側面図によりメモリセルの内部構造を示している。
図２に示すように、半導体装置としてのトレンチ型のＤＲＡＭ半導体記憶装置２は、シリコン半導体基板１にメモリセル３が複数配列されたメモリセル領域を備えている。図２に示すように、メモリセル領域においては、メモリセル３がビット線ＢＬ方向に対して線対称に対向配列されており、これらの一対のメモリセルが集積度の最も高くなるように配列されている。尚、図２において、アクティブエリアＡＡは、トランジスタＴｒのソース／ドレイン拡散層およびチャネル領域を含む活性領域を示している。
【００１２】
このメモリセル領域において、平面的には深いトレンチ４（溝部）が千鳥足状に配設されており、このトレンチ４は楕円形状に形成されている。この図１に示すように、メモリセル３は、トレンチキャパシタＣおよびＭＯＳ型のセルトランジスタＴｒにより構成されている。シリコン半導体基板１にはトレンチ４が形成されており、このトレンチ４の深部４ａ側に位置してトレンチキャパシタＣが形成されている。
【００１３】
図１に示すように、当該トレンチ４の深部４ａ側に位置してトレンチ４の外方にプレート拡散層５が形成されている。このプレート拡散層５は、メモリセル３を構成するトレンチキャパシタＣの一方のプレート電極として機能する。このトレンチ４の深部４ａ側を含む内周面には、絶縁膜６が形成されている。
トレンチ４の内面且つ絶縁膜６の内側には、第１の電極層７が埋込まれている。この第１の電極層７は、例えば多結晶シリコンまたはアモルファスシリコン等により形成されており、トレンチキャパシタＣの他方のプレート電極（ストレージノード電極）として機能するものである。この第１の電極層７上のトレンチ４内には第２の電極層８が埋込み形成されている。この第２の電極層８もまた例えば多結晶シリコンまたはアモルファスシリコン等により形成されており、トレンチ４側面に接触するように埋込み形成されている。
【００１４】
絶縁膜６は、ＳｉＮ−ＳｉＯ2膜（シリコン窒化酸化膜）、またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨｆＯ2−ＳｉＯ2膜等により形成されており、シリコン半導体基板１の表面部１ａ側からトレンチ４の深部４ａ側まで薄くなるように形成されている。逆にいえば、絶縁膜６は、トレンチ４の深部４ａ側からシリコン半導体基板１の表面部１ａ側に向けて厚くなるように形成されており、その断面はテーパ形状に形成されている。
【００１５】
絶縁膜６は、トレンチ４の深部４ａから所定の高さ（例えば、５［μｍ］〜１０［μｍ］の範囲の所定の高さ：領域は図１中の符号Ｌ１参照）においては一定の膜厚（例えば、４［ｎｍ］）により等方的に形成されている。尚、このトレンチ４の深部４ａ側に形成された絶縁膜６を第１形成部６ａとしている。トレンチ４の深部４ａ側に形成された絶縁膜６の第１形成部６ａは、トレンチキャパシタＣの両プレート電極分離用のキャパシタ絶縁膜として機能する。
【００１６】
また、絶縁膜６は、トレンチ４の第１形成部６ａの上側にも形成されている。図中この部分に第２形成部６ｂとして符号を付している。この第２形成部６ｂは、第１形成部６ａに比較して厚く形成されている。第２形成部６ｂが、第１形成部６ａよりも厚く形成されている理由は、第１形成部６ａがトレンチキャパシタＣの容量値を増大させるために形成されている膜であるのに対して、第２形成部６ｂがトレンチ４内に埋込み形成される第１および第２の電極層７および８と、シリコン半導体基板１との絶縁性能を保持するために形成される膜であるためである。
【００１７】
なお、第２形成部６ｂは、下側から上側にかけて厚くなるように形成されており、トレンチ４内面の膜厚が例えば３０［ｎｍ］〜４０［ｎｍ］の範囲となるように形成されている。
第１および第２の電極層７および８の上側部には素子分離領域ＳＴＩ（Shallow Trench Isolation）が形成されている。図１に示すように、この素子分離領域ＳＴＩは、トレンチ４に対してセルトランジスタＴｒの形成側とは逆側に形成され、メモリセル３のトレンチキャパシタＣが隣接した他のメモリセルとの間を電気的に絶縁分離するように形成されている。また、この素子分離領域ＳＴＩは、当該素子分離領域ＳＴＩ上を通過するワード配線ＷＬ２とも電気的に絶縁分離する機能を有している。
【００１８】
また、前述したようにトレンチ４内部で且つ第１の電極層７の上には、第２の電極層８が形成されている。このようにしてトレンチキャパシタＣは、第１および第２の電極層７および８、プレート拡散層５、および絶縁膜６を備えて構成されている。
図１に示すように、セルトランジスタＴｒは、トレンチキャパシタＣに対して平面的には隣接して電気的に接続するように形成されている。また、トレンチ４に埋込み形成された第２の電極層８とトレンチ４の外周に位置するセルトランジスタＴｒとの間の界面にはストラップ部９が形成されている。このストラップ部９は、ドナー型の不純物が第２の電極層８から外方拡散されることによりトレンチ４の上部外周のセルトランジスタＴｒ側に形成される。
【００１９】
セルトランジスタＴｒは、ワード線ＷＬとしても機能するゲート電極１０、ｎ型の一方および他方の拡散層１１および１２（ソース／ドレイン拡散層）、ゲート酸化膜１３（ゲート絶縁膜）を備えている。ゲート酸化膜１３は、シリコン半導体基板１の上に形成されている。またゲート電極１０は、ゲート酸化膜１３上に形成される多結晶シリコン層１０ａとともにその上に形成されるメタルシリサイド層１０ｂを備えている。
【００２０】
ここで、一方の拡散層１２には、トレンチキャパシタＣを構成する第２の電極層８が機構的に接触すると共に電気的に導通接続されている。また、他方の拡散層１１には、コンタクトプラグ１４が機構的に接触すると共に電気的にも導通接続されている。このコンタクトプラグ１４は、この拡散層１１の上層側に形成されるビット線ＢＬに対して電気的に導通接続するために設けられている。
【００２１】
また、ゲート電極１０の周囲には、ゲート電極１０を覆うように絶縁膜１５が形成されている。また、ビット線ＢＬとメモリセル３との間にはビット線ＢＬとメモリセル３とを電気的に絶縁分離するように層間絶縁膜１６が形成されている。
このような本実施形態に係る構造によれば、次のような特徴を備えている。すなわち、絶縁膜６が、トレンチ４の内面に同一膜厚となるように形成された第１形成部６ａと、シリコン半導体基板１の表面部１ａとトレンチ４の深部４ａとの間の所定位置からシリコン半導体基板１の表面部１ａ側にかけて厚くなるように形成された第２形成部６ｂとから形成されている。したがって、絶縁膜６がトレンチ４の内面に対してトレンチ４の深部４ａ側から表面部１ａ側にかけて厚くなるように形成されている。さらに第１形成部６ａは、トレンチキャパシタＣのキャパシタ絶縁膜として機能するとともに、第２形成部６ｂは、カラー絶縁膜として機能する。
【００２２】
本実施形態においては、カラー絶縁膜として機能する第２形成部６ｂがテーパー状になることによって、カラー絶縁膜の下部では第１の電極層７から第２の電極層８方向への第１の電極層７の断面積が広くなるため、第１の電極層７の抵抗を低くすることができ、動作スピードを向上させることができる。また、カラー絶縁膜の上部がテーバー状になることによって、第１の電極層７中の不純物が上部へ抜ける経路を狭めることができるため、第２の電極層８を通過してシリコン半導体基板１側に対して混入する不純物量を抑えられる結果、トランジスタの閾値変動を抑え、信頼性の高いメモリセルを形成できる。また、カラー絶縁膜がテーパー状になることでカラー絶縁膜の上部が厚くなり、トランジスタにあたえる影響の大きい半導体基板１の表面側で、カラー絶縁膜を通過して第１の電極層７中の不純物がシリコン半導体基板１中に混入することを防ぐことができるため、トランジスタの閾値変動を抑え、信頼性の高いメモリセルを形成できる。
さらに、カラー絶縁膜にＮ原子が含有されていることによって、カラー絶縁膜の熱劣化を防ぐことができ第１の電極層７とシリコン半導体基板１との絶縁性能が向上する。
【００２３】
＜製造方法について＞
以下、このように構成されるトレンチ型のＤＲＡＭ半導体記憶装置の製造方法について図３ないし図１７を参照しながら説明する。図３ないし図１７（図９除く）は、製造方法の一連の流れを模式的な断面図により示している。尚、本発明を実現することができれば、必要に応じて、以下に説明する工程の順序を入れ替えても良いし、工程を省いても良い。
【００２４】
まず図３に示すように、シリコン半導体基板１上にシリコン酸化膜１７を形成し、この上にシリコン窒化膜１８を堆積する。次に、このシリコン窒化膜１８上にＢＳＧ（Boron Silicate Glass）膜１９を堆積し、この上にハードマスクとして機能するＴＥＯＳ膜２０を堆積する。
次に図４に示すように、ＴＥＯＳ膜２０上に深いトレンチ形成用のフォトレジスト（図示せず）を塗布してリソグラフィ技術によりパターニングし、異方性エッチングによりシリコン酸化膜１７、シリコン窒化膜１８、ＢＳＧ膜１９およびＴＥＯＳ膜２０をエッチングしトレンチ４を形成した後、レジストパターンをアッシングにより除去する。
【００２５】
次に図５に示すように、ＢＳＧ膜１９およびＴＥＯＳ膜２０をマスクとして異方性エッチング（ＲＩＥ(Reactive Ion Etching)法）によりシリコン半導体基板１を所定の深さまでエッチングすることにより深いトレンチ４を形成する。
そして、ＴＥＯＳ膜２０およびＢＳＧ膜１９を除去した後、図６に示すように、トレンチ４の深部４ａから所定の高さ（深さ）までトレンチ４の内面側から砒素をシリコン半導体基板１に拡散することによりトレンチ４の外側面にトレンチキャパシタＣのプレート拡散層５を形成する。
【００２６】
その後、図７に示すように、トレンチ４の内面にトレンチ面絶縁膜２１を等方的に形成する。このトレンチ面絶縁膜２１は、ＳｉＮ−ＳｉＯ2膜、またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨｆＯ2−ＳｉＯ2膜等により形成される。この場合、Ｎ原子が含まれるように形成することが望ましい。次に、図８に示すように、トレンチ面絶縁膜２１上のトレンチ４の内側壁上部についてプラズマ酸化（ラジカル酸化）により表層側絶縁膜２２を形成する。このときのプラズマ酸化方法として次のようにすることが望ましい。
【００２７】
このときの条件として、圧力１Ｔｏｒｒ、Ｈ2／Ｏ2／Ａｒ＝１０／１０／１０００［ｓｃｃｍ］、温度６００℃の条件下において周波数２．４５ＧＨｚの電磁波発信機を使用して３．５ｋＷパワーによりプラズマ酸化する。尚、単位［ｓｃｃｍ］は、standard cubic centimeter per minuteの略を示しており、流量の単位を示している。尚、温度６００℃の設定条件によりプラズマ酸化する実施形態を示すが、必要に応じて２５０℃以上６００℃以下の所定温度であればプラズマ酸化して所望の膜厚に調整した表層側絶縁膜２２を形成することができる。また、Ｈ2／Ｏ2／Ａｒの混合比を上記のように調整した原料ガスを使用してプラズマ酸化する実施形態を示すが、１００％Ｏ2系の原料ガスを使用してプラズマ酸化するようにしても良い。また、本実施形態ではプラズマ酸化する実施形態を示すが、プラズマ窒化もしくは組み合わせて形成するようにしても良い。
【００２８】
図９は、上記２種類の原料ガスを用いてトレンチ４内をプラズマ酸化して形成した場合について、その酸化膜厚のアスペクト比依存性を示している。この図９に示すように、何れの原料ガスを用いたとしても、アスペクト比が高くなればなるほど酸化膜厚は薄くなる。つまり、トレンチ４の深い位置に形成される膜の膜厚は浅い位置に形成される膜の膜厚に比較して薄くなる。したがって、シリコン半導体基板１の表面１ａ側からトレンチ４の深部４ａ側に対してトレンチ４の内面に連続的に薄くなるようにシリコン酸化膜を形成することができる。
【００２９】
図９に示すように、特にＨ2／Ｏ2／Ａｒ系の原料ガスを用いてプラズマ酸化処理を行った場合、酸化膜厚のアスペクト比依存性が１００％Ｏ2系原料ガスを使用した場合に比較してより顕著になる。具体的には、次に示す実験結果が得られている。当該Ｈ2／Ｏ2／Ａｒ系の原料ガスを用いて酸化膜を形成した場合、アスペクト比０．１に対応するトレンチ４の深さ位置では１５５［オングストローム（Å）］の膜厚であるのに対して、アスペクト比２に対応するトレンチ４の深さ位置では８０［オングストローム（Å）］、さらにアスペクト比４に対応するトレンチ４の深さ位置では５０［オングストローム（Å）］の膜厚となる（図９のＡ参照）。
【００３０】
逆に、１００％Ｏ2原料ガスを使用した場合には、アスペクト比０．１に対応するトレンチ４の深さ位置では１５５［オングストローム（Å）］の膜厚であるのに対して、アスペクト比２に対応するトレンチ４の深さ位置では１５０［オングストローム（Å）］、さらにアスペクト比４に対応するトレンチ４の深さ位置では１４５［オングストローム（Å）］の膜厚となる（図９のＢ参照）。
【００３１】
したがって、トレンチ４の深さや酸化条件を調整することにより図８に示すようにトレンチ４の深部４ａ側からシリコン半導体基板１の表面部１ａ側にかけて厚く表層側絶縁膜２２を形成することができる。また、この膜厚を制御することができる。本実施形態におけるこの工程では、トレンチ４内についてトレンチ４の深さ方向の途中位置で表層側絶縁膜２２を形成する膜厚を０とするように形成する（図８の表層側絶縁膜２２の最下部２２ａ参照）。このような製造方法により表層側絶縁膜２２を形成すると、絶縁膜６およびシリコン半導体基板１間界面の結晶異方性がなくなりデバイス特性が良化する。すなわち、絶縁膜６およびシリコン半導体基板１間の界面が平面状に接触するため、局所的な電界集中による電流漏れが生じ難くなり、信頼性を向上したメモリセル３を形成できる。
【００３２】
次に、図１０に示すように、トレンチ４内面に形成されたトレンチ面絶縁膜２１および表層側絶縁膜２２の内側に対してトレンチ４の深部４ａからシリコン半導体基板１の表面部１ａ側までトレンチ４内にドナー型の不純物がドープされた第１の多結晶シリコン層２３を埋込み形成する。
次に、図１１に示すように、第１の多結晶シリコン層２３をＲＩＥ（Reactive  Ion Etching)法により所定の高さまでエッチバックすることにより第１の電極層７を形成する。この場合、シリコン半導体基板１の表面部１ａより下方で且つトレンチ４内に形成されたシリコン酸化膜２２の最下部２２ａの上方までエッチバックすることにより、第１の電極層７として機能する部分を形成する。すなわち、この工程終了直後には、図１１に示すように、表層側絶縁膜２２が第１の電極層７の上側面部７ａに接触するように形成される。
【００３３】
次に、図１２に示すように、第１の電極層７の側壁に形成された表層側絶縁膜２２を、第１の電極層７に対して選択性を有するエッチング条件下において等方性エッチングにより除去する。尚、図１２においては表層側絶縁膜２２のうちシリコン半導体基板１の表面部１ａ側が除去されるため、カラー絶縁膜を示す符号６ｂを付して示している。
この場合、第１の電極層７の上側面部７ａに接触するように形成された表層側絶縁膜２２を除去する。具体的には図１２に示すように、表層側絶縁膜２２を、第１の電極層７の上面より下方で、且つ、絶縁膜２２の下端部２２ａよりも上方まで除去する。すると、図１２および図１３に示すように、カラー絶縁膜６ｂとして機能する部分を形成できるようになる。次にセルトランジスタＴｒのしきい値（スレッショルド電圧）調整用にトレンチ４の上方から例えばＧｅなどをトレンチ４の上側部の界面部にイオン注入する（このしきい値調整用の不純物拡散形成層については図示していない）。
【００３４】
さらに、ドナー型の不純物がドープされた第２の多結晶シリコン層２４を、トレンチ４内の第１の電極層７および表層側絶縁膜２２（カラー絶縁膜６ｂ，カラー酸化膜）の上に埋込み形成し、当該第２の多結晶シリコン層２４をシリコン半導体基板１の表面部１ａから下方で、且つ、第１の電極層７の上面より上方までエッチバックする。
近年、トレンチ４の外径を縮小化しトレンチ４の深さを深く形成する傾向があるため、トレンチ４内に第１の多結晶シリコン層２３を埋込み形成したときには、アスペクト比が高く、トレンチ４内に埋込み形成される第１の多結晶シリコン層２３内にシーム（図示せず）が形成される場合がある。しかし、本実施形態では第１の電極層７上に絶縁膜を形成することなくカラー絶縁膜（第２形成部６ｂ）を第１の電極層７の上側面部７ａに形成できるため、シーム内に絶縁膜が埋込み形成されることがない。
【００３５】
このため従来より行われていた次の方法、すなわち、第１の電極層７の上面部７ａ（図１２参照）の上に第２の多結晶シリコン層２４を埋込み形成する前に絶縁膜をトレンチ４内に等方的に形成し、当該絶縁膜をトレンチ４の側壁に残存させるように第１の電極層７の上に形成された絶縁膜のみを例えばＲＩＥ法により除去している技術と比較すると、当該絶縁膜除去工程を経ることなく形成できるため、コストを抑えることができる。
【００３６】
しかも、第１の電極層７および第２の多結晶シリコン層２４間に絶縁膜が形成されないため、第１の電極層７および第２の多結晶シリコン層２４間の電気的接続状態を良好に得ることができ、接触抵抗値の上昇を抑えることができ書き込み不良を抑制できる。また、第１の電極層７の埋め込み前に、比較的低温で絶縁膜２２を形成するため、第１の電極層７（第１の多結晶シリコン層２３）からのドナー型の不純物（例えばＡｓ）の外方拡散を抑制することができ、拡散層のプロファイル制御が容易となり、信頼性の高いメモリセル３を形成できる。しかも、従来トレンチ４内に３回電極層を埋込み形成する必要があったが２回電極層を埋込むだけで形成できるようになる。
【００３７】
次に、レジスト（図示せず）を塗布しリソグラフィ技術によりレジストパターンを形成した後、図１３に示すように、異方性エッチングによりシリコン半導体基板１や第１の電極層７および第２の多結晶シリコン層２４や絶縁膜６ｂに溝部２５を加工形成する。
次に、図１４に示すように、溝部２５にＴＥＯＳ(Tetraethyl ortho silicate)膜２６を堆積する。さらに、図１５に示すように、ＴＥＯＳ膜２６をシリコン半導体基板１の表面部１ａ付近までエッチバックし、トレンチ４形成用のハードマスク材として使用したシリコン窒化膜１８を除去する。
【００３８】
次に、図１６に示すように、高温で熱処理を行うことにより第２の電極層８からドナー型の不純物（例えば、リンや砒素など）を外方拡散させストラップ部９を形成する。このストラップ部９は、セルトランジスタＴｒの拡散層１２およびトレンチキャパシタＣ間の電気抵抗抑制用に形成される。
次に、図１７に示すように、シリコン酸化膜１３上や素子分離領域ＳＴＩ上にセルトランジスタＴｒのゲート電極１０を形成するとともにソース／ドレイン拡散層１１および１２を形成し、さらにこれらのゲート電極１０の側壁に側壁絶縁膜１５を形成する。このとき、セルトランジスタＴｒの拡散層１２が第２の電極層８と電気的に導通接続するように形成されるようになる。
【００３９】
次に、図１に示すように、ゲート電極１０の側壁に形成された側壁絶縁膜１５の上に層間絶縁膜１６を埋込み形成する。次に、この層間絶縁膜１６をエッチングすることによりセルトランジスタＴｒを構成する拡散層１１上の層間絶縁膜１６を除去することでコンタクトホールを形成する。そして、このコンタクトホール内にバリアメタル層（図示せず）および電極層（図示せず）を形成することによりコンタクトプラグ１４を形成する。
【００４０】
次に、コンタクトプラグ１４の上にチタン（Ｔｉ）膜やタングステン（Ｗ）膜等からなる上層配線としてビット線ＢＬを形成する。これにより、拡散層１１とビット線ＢＬとの間がコンタクトプラグ１４により電気的に導通接続するようになる。
このような本実施形態の製造方法は、次のような特徴を備えている。すなわち、トレンチ４の内面に対してシリコン半導体基板１の表面部１ａ側からトレンチ４の深部４ａに至るまで深部４ａ側の第１形成部６ａがキャパシタ絶縁膜として機能するようにトレンチ面絶縁膜２１を等方的に形成する。そして、トレンチ４の内面にシリコン半導体基板１の表面部１ａ側からトレンチ４の深部４ａ側に向けて連続的に薄くなるようにプラズマ酸化および窒化することにより表層側絶縁膜２２を形成する。そして、トレンチ４の内面に形成された表層側絶縁膜２２およびトレンチ面絶縁膜２１の内側に第１の多結晶シリコン層２３（電極層）を埋込み形成する。そして、第１の多結晶シリコン層２３をエッチバックすることにより第１の電極層７を形成する。
【００４１】
このような構造および製造方法によれば、第１の電極層７内にたとえシーム（図示せず）が生じたとしても第１の電極層７の上に絶縁膜を形成することなくトレンチ４の内側壁上部にカラー絶縁膜として第２形成部６ｂを形成できるため、プロセスの手間を必要とすることなくトレンチ型のＤＲＡＭに係るメモリセル３を形成できるようになる。しかも、第１の電極層７の上に絶縁膜を形成することなく構成できるため、第１および第２の電極層７および８間の電気的接触抵抗を抑制できるようになる。
【００４２】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
汎用，特定用途のＤＲＡＭ、混載型のＤＲＡＭにも適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態を示す模式的な断面図（図２のＸ−Ｘ線に沿う断面図）
【図２】模式的な平面図
【図３】要部の一製造工程を示す図（その１）
【図４】要部の一製造工程を示す図（その２）
【図５】要部の一製造工程を示す図（その３）
【図６】要部の一製造工程を示す図（その４）
【図７】要部の一製造工程を示す図（その５）
【図８】要部の一製造工程を示す図（その６）
【図９】アスペクト比と酸化膜厚との関係を示す図
【図１０】要部の一製造工程を示す図（その７）
【図１１】要部の一製造工程を示す図（その８）
【図１２】要部の一製造工程を示す図（その９）
【図１３】要部の一製造工程を示す図（その１０）
【図１４】要部の一製造工程を示す図（その１１）
【図１５】要部の一製造工程を示す図（その１２）
【図１６】要部の一製造工程を示す図（その１３）
【図１７】要部の一製造工程を示す図（その１４）
【符号の説明】
【００４４】
図面中、１はシリコン半導体基板（半導体基板）、３はメモリセル（ＤＲＡＭセル）、４はトレンチ、４ａは深部、６は絶縁膜、６ａは第１形成部（キャパシタ絶縁膜）、６ｂは第２形成部（カラー絶縁膜）、７は電極層、Ｃはキャパシタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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