(57)【要約】【課題】  電子部品（ＬＳＩ）のさらなる高周波化（１ＧＨｚ以上）に対応するデカップリングキャパシタに適用できるキャパシタ装置を提供する。【解決手段】  柱状導電体１０と、柱状導電体１０の外周面を被覆する誘電体層１２と、誘電体層１２の外周面を被覆する外側導電層１４とにより構成される同軸型のキャパシタＣが、複数個並んで配置され、複数のキャパシタＣの外側導電層１４に第１接続端子２４が接続され、複数のキャパシタＣの柱状導電体１０に第２接続端子２６ａ，２６ｂが接続されて、複数のキャパシタＣが電気的に並列に接続されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
柱状導電体と、前記柱状導電体の外周面を被覆する誘電体層と、前記誘電体層の外周面を被覆する外側導電層とにより構成されるキャパシタが、複数個配置されて構成される複数の前記キャパシタと、
前記複数のキャパシタの前記外側導電層に電気的に接続された第１接続端子と、
前記複数のキャパシタの前記柱状導電体に電気的に接続された第２接続端子とを有することを特徴とするキャパシタ装置。
【請求項２】
前記第２接続端子は、前記柱状導電体の一端側に接続された第１端子と、前記柱状導電体の他端側に接続された第２端子とにより構成されることを特徴とする請求項１に記載のキャパシタ装置。
【請求項３】
前記複数のキャパシタは、導電部材の上に前記外側導電層が該導電部材に電気的に接続された状態で並んで配置されており、前記第１接続端子は前記導電部材を介して前記複数のキャパシタの前記外側導電層に電気的に接続されていることを特徴とする請求項１に記載のキャパシタ装置。
【請求項４】
前記複数のキャパシタの柱状導電体は両端側に前記誘電体層及び前記外側導電層から突出する接続部をそれぞれ備え、かつ前記導電部材は下側に突出する接続部を備えており、
さらに、前記複数のキャパシタ及び前記導電部材は前記接続部がそれぞれ電気接続できるように封止樹脂によって封止されており、
前記第１接続端子は前記導電部材の接続部に接続されたた状態で前記封止樹脂上に形成され、前記第２接続端子は前記柱状導電体の前記接続部に接続された状態で前記封止樹脂上に形成されていることを特徴とする請求項３に記載のキャパシタ装置。
【請求項５】
前記誘電体層は、ＢＳＴ層又はタンタル酸化層よりなることを特徴とする請求項１乃至４のいずれか一項に記載のキャパシタ装置。
【請求項６】
前記柱状導電体は、金属線よりなることを特徴とする請求項１乃至４のいずれか一項に記載のキャパシタ装置。
【請求項７】
前記キャパシタ装置を構成する一つの前記キャパシタの特性インピーダンスは０．１Ω以下であることを特徴とする請求項１乃至４のいずれか一項に記載のキャパシタ装置。
【請求項８】
前記キャパシタ装置は、回路基板から該回路基板に実装される電子部品に接続される電源ラインとグランドラインとの間に配置され、前記第１接続端子は前記グランドラインに接続され、前記第２接続端子は前記電源ラインに接続されることを特徴とする請求項１乃至４のいずれか一項に記載のキャパシタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ装置に係り、さらに詳しくは、高速動作する電子部品が実装される回路基板に配設され、電源系の高周波ノイズを除去するデカップリングキャパシタに適用できるキャパシタ装置に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサをはじめとするデジタルＬＳＩを備えた半導体装置では、同時スイッチングやＥＭＩ(Electromagnetic Interference)によって発生する電源系のノイズを除去するなどの目的で、ＬＳＩの電源ラインとグランドラインとの間にデカップリングキャパシタが配置されている。デカップリングキャパシタの特性としては、インピーダンスが低周波域では十分に高く、かつ高周波域では十分低いものが望まれる
例えば、特許文献１には、電源系のノイズをバイパスするバイパスキャパシタを備えたデカップリングネットワークについて記載されている。
【特許文献１】特開２００３−１６３３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１には、従来技術に係る２端子キャパシタ（静電容量：１００μＦ）と３端子キャパシタ（静電容量：１μＦ）における挿入損失（Insertion Loss）が示されている。従来のデカップリングキャパシタでは、ＥＳＬ（等価直列インダクタンス）をもつため共振周波数よりも高い周波数域においては周波数が大きくなるにつれてそのインピーダンスも増加してしまう。そのため、図１に示すように、従来の２端子キャパシタでは１ＭＨｚ程度（３端子キャパシタでは１０ＭＨｚ程度）の共振周波数を少し超えたあたりの周波数までしかデカップリングキャパシタとして対応できないという課題がある。
【０００４】
近年では、半導体装置のＬＳＩの演算速度の高速化が進められており、電源系に現れるノイズの中には１ＧＨｚ以上の高周波ノイズが含まれるため、従来のデカップリングキャパシタではそのようなＬＳＩの電源系のノイズを除去することは困難になってきている。このように、１ＧＨｚ以上の高周波ノイズを除去できるデカップリングキャパシタが切望されている。
【０００５】
本発明は以上の課題を鑑みて創作されたものであり、電子部品（ＬＳＩ）のさらなる高周波化（１ＧＨｚ以上）に対応するデカップリングキャパシタに適用できるキャパシタ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明はキャパシタ装置に係り、柱状導電体と、前記柱状導電体の外周面を被覆する誘電体層と、前記誘電体層の外周面を被覆する外側導電層とにより構成されるキャパシタが、複数個配置されて構成される複数の前記キャパシタと、前記複数のキャパシタの前記外側導電層に電気的に接続された第１接続端子と、前記複数のキャパシタの前記柱状導電体に電気的に接続された第２接続端子とを有することを特徴とする。
【０００７】
本発明のキャパシタ装置を構成する一つのキャパシタは、柱状導電体（銅線などの金属線）の外周面にキャパシタ用の誘電体層（ＢＳＴ層やタンタル酸化層など）が被覆され、誘電体層の外周面に外側導電層が被覆された同軸線状の構造を有している。誘電体層が柱状導電体とその対向電極となる外側導電層とに挟まれた構造によってキャパシタが構成されている。そして、複数のキャパシタの外側導電層には第１接続端子が共通端子として電気的に接続され、柱状導電体には第２接続端子が共通端子として電気的に接続されている。このようにして、本発明のキャパシタ装置は、同軸線状の複数のキャパシタが電気的に並列に接続されて構成されている。
【０００８】
本発明のキャパシタ装置の一つの好適な態様では、３端子型のキャパシタ装置であって、複数のキャパシタは導電部材上に並んで配置されており、複数のキャパシタの外側導電層は導電部材を介して第１接続端子（グランド用）に接続され、複数のキャパシタの柱状導電体の両端部には第２接続端子（電源用）が共通端子としてそれぞれ接続されている。
【０００９】
本発明では、インピーダンスが低い（例えば０．１Ω程度）の同軸線状のキャパシタを複数並列に接続してキャパシタ装置とすることにより、後述する挿入損失のデータに示すように、従来のデカップリングキャパシタでは除去することが困難であった高い周波数（１ＧＨｚ以上）のノイズを除去することができるようになる。これによって、電子部品（ＬＳＩ）のさらなる高速化に対応するデカップリングキャパシタとして使用することができるようになる。
【発明の効果】
【００１０】
以上説明したように、本発明のキャパシタ装置は１ＧＨｚ以上の高い周波数成分のノイズを除去することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１２】
図２は本発明の実施形態のキャパシタ装置を構成する一つのキャパシタを示す断面斜視図、図３は本発明の実施形態のキャパシタ装置を示す断面図、図４は図３のＩ−Ｉに沿った断面図、図５は本発明の実施形態のキャパシタ装置を平面方向から透視した平面図である。
【００１３】
図２に示すように、本実施形態のキャパシタ装置を構成する一つのキャパシタＣは、柱状導電体１０と、その外周面を被覆する誘電体層１２と、誘電体層１２の外周面を被覆する外側導電層１４とにより構成されており、誘電体層１２が柱状導電体１０と外側導電層１４によって挟まれた構造を有する同軸線状のキャパシタである。
【００１４】
柱状導電体１０としては、銅（Ｃｕ）線などの金属線が所要の長さにカットされた金属柱が使用される。例えば、柱状導電体１０の直径Ｄは０．１ｍｍ程度であり、その長さＬは１０ｍｍ程度である。
【００１５】
誘電体層１２の材料としては、チタン酸ストロンチウムバリウム（ＢＳＴ：ＢａxＳｒ1-xＴｉＯ3）やチタン酸ジルコン酸鉛（ＰＺＴ：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）などの強誘電体層が好適に使用される。そのような強誘電体層は、ＭＯＣＶＤ(有機金属ＣＶＤ)法やゾル・ゲル法などによって柱状導電体１０の外周面に例えば０．１μｍ程度の膜厚で形成される。強誘電体層は非晶質（アモルファス）で成膜され、非晶質のＢＳＴ層を使用する場合はその比誘電率は１５程度である。キャパシタＣの静電容量を大きくするために、誘電体層１２として比誘電率が１５以上のものを使用することが好ましい。
【００１６】
なお、柱状導電体１０として高融点金属を使用し、６００〜７００℃の温度の酸素含有雰囲気中で非晶質の強誘電体層をアニールして結晶化してもよい。結晶化された強誘電体層を使用することにより、比誘電率を２００〜５００程度まで上げることは可能である。結晶化された強誘電体層を使用することにより、非晶質の強誘電体層よりも比誘電率が格段に大きくなり、同じ構造であってもキャパシタＣの容量を大きくすることができる。
【００１７】
あるいは、柱状導電体１０の外周面にバルブ金属層（Ｔａ層など）を形成した後に、バルブ金属層を陽極酸化することによりその表層部に金属酸化層を形成して誘電体層１２としてもよい。又は、柱状導電体１０の外周面にＮＯ層（シリコン窒化層／シリコン酸化層）、又はタンタル酸化層をＣＶＤなどで形成して誘電体層１２としてもよい。さらには、柱状導電体１０の外周面に絶縁性樹脂を塗布したり、樹脂フィルムを巻きつけて貼着することにより誘電体層１２を形成してもよい。
【００１８】
外側導電層１４は金層と銅層により構成され、誘電体層１２の外周面に金層がスパッタ法などによって形成された後に、銅層がめっきによって形成される。
【００１９】
以上のような、柱状導電体１０（直径：０．１ｍｍ、長さ：１０ｍｍ）、誘電体層１２（比誘電率：１５）及び外側導電層１４によって構成されるキャパシタＣの特性インピーダンスは０．１Ω程度である。
【００２０】
次に、本実施形態のキャパシタ装置について説明する。図３に示すように、本実施形態のキャパシタ装置１は、上記したようなキャパシタＣがその下側が導電部材２０に部分的に埋設された状態で水平方向に複数個並んで配置され、電気的に並列に接続されて構成されている。
【００２１】
導電部材２０は金、白金又は銀などよりなる導電性ペーストからなり、導電性ペースト上に複数のキャパシタＣが配置された後に、導電性ペーストが焼結される。あるいは、導電部材２０が導電性樹脂から構成されるようにしてもよい。この導電部材２０は複数のキャパシタＣの外側導電層１４に電気的に接続されていて、複数のキャパシタＣの共通のグランド電極として機能する。そして、導電部材２０の下側には複数のグランド用接続部２０ａが突出した状態で設けられている。
【００２２】
さらに、導電部材２０及び複数のキャパシタＣは封止樹脂２２によって封止されている。封止樹脂２２は、キャパシタ装置１の下面側においては、導電部材２０のグランド用接続部２０ａの下面が電気接続可能になるように設けられている。そして、封止樹脂２２の下面側には、グランド用接続部２０ａに接続されたグランド用接続端子２４（第１の接続端子）が共通端子として形成されている。
【００２３】
また、図４（図３のＩ−Ｉに沿った断面図）及び図５（平面図）に示すように、複数のキャパシタＣの柱状導電体１０は、その長手方向の両端側に誘電体層１２及び外側導電層１４から突出する電源用接続部１０ａがそれぞれ設けられている。さらに、キャパシタＣの長手方向の両端側に設けられた封止樹脂２２は、柱状導電体１０の電源用接続部１０ａの端面が電気接続可能になるように形成されている。そして、キャパシタＣの両端側の封止樹脂２２上には、電源用接続部１０ａに接続された第１及び第２電源用接続端子２６ａ、２６ｂ（第２の接続端子）がそれぞれ共通端子として形成されている。
【００２４】
以上のように、本実施形態のキャパシタ装置１では、複数のキャパシタＣのそれぞれの外側導電層１４は共通グランド電極として機能する導電部材２０を介してグランド用接続端子２４に接続されている。また、複数のキャパシタＣのそれぞれの柱状導電体１０は、その一端側が共通端子となる第１電源用接続端子２６ａに接続され、その他端側が共通端子となる第２電源用接続端子２６ｂに接続されている。このようにして、複数のキャパシタＣは電気的に並列に接続されている。
【００２５】
このように、本実施形態のキャパシタ装置１は、２つの電源用端子（第１及び第２電源用接続端子２６ａ、２６ｂ）と、１つのグランド用端子（グランド用接続端子２４）とを備えた３端子型のキャパシタ装置である。
【００２６】
図６は本実施形態のキャパシタ装置の挿入損失をシミュレーションによって求めたものである。挿入損失の値（ｄＢ）はキャパシタ装置のノイズ除去能力に比例し、挿入損失が大きくなるにつれて、キャパシタ装置のノイズ除去能力は大きくなる。
【００２７】
図６の太線は、上述した特性インピーダンスが０．１ΩのキャパシタＣが１００個並列に接続された構造のキャパシタ装置の挿入損失を示す。キャパシタＣを１００個並列に接続する場合、キャパシタ装置の共振周波数は１ＧＨｚ以上となり、−７０〜−９０ｄＢ程度のノイズを除去することができる。しかも、１ＧＨｚから少なくとも数十ＧＨｚ程度までは挿入損失の大きな変動はなく、１ＧＨｚ以上の広い帯域の周波数において電源ノイズの除去能力が高いことが分かる。
【００２８】
図６の細線は、上述した特性インピーダンスが０．１ΩのキャパシタＣが１０個並列に接続された構造のキャパシタ装置の挿入損失を示す。キャパシタＣを１０個並列に接続する場合も、共振周波数は１ＧＨｚ以上となるが、キャパシタ装置の静電容量が小さくなることで挿入損失が−５０〜−７０ｄＢ程度に減少し、キャパシタＣを１００個並列に接続する場合よりもノイズ除去能力が低くなる。
【００２９】
さらに、図６の鎖線は、上述した特性インピーダンスが０．１ΩのキャパシタＣが１個からなるキャパシタ装置の挿入損失を示す。この場合も、共振周波数は１ＧＨｚ以上となるが、キャパシタ装置の静電容量がさらに小さくなることから、挿入損失が−３０〜−５０ｄＢとなり、ノイズ除去能力はさらに低くなる。
【００３０】
また、図６の一点鎖線は、比較例として特性インピーダンスが５０Ωの同軸ケーブルを１００個並列に接続した場合の挿入損失を示す。特性インピーダンスが５０Ωの同軸ケーブルを１００個並列に接続する場合、共振周波数は１ＧＨｚ以上となるが、静電容量がさらに小さくなるため挿入損失は−２０〜−３５ｄＢ程度となり、１ＧＨｚ以上の周波数成分の電源ノイズを十分に除去することはできない。
【００３１】
以上のように、本実施形態のキャパシタ装置１では、特性インピーダンスの低い（例えば０．１Ω程度）同軸線状のキャパシタＣを複数個並列に接続することにより、従来のキャパシタでは除去できない高い周波数（１ＧＨｚ以上）の電源ノイズを除去できるようになる。
【００３２】
本実施形態では、柱状導電体１０（直径：０．１ｍｍ、長さ：１０ｍｍ）、誘電体層１２（比誘電率：１５）及び外側導電層１４によって構成されるキャパシタＣ（特性インピーダンス：０．１Ω）が例示されているが、各種の電子部品が実装される回路基板に発生する電源ノイズを的確に除去できるように、誘電体層１２の材料や膜厚（比誘電率）、柱状導電体１０の直径や長さなどが調整され、さらに並列に接続されるキャパシタＣの数が調整される。
【００３３】
なお、前述した形態では、１ＧＨｚ以上の高周波成分のノイズ（−８０ｄＢ程度）を除去する場合は、特性インピーダンスが０．１ΩのキャパシタＣを１００個並列に接続する必要があるが、比誘電率が大きな誘電体層を採用するなどしてキャパシタＣの特性インピーダンスを０．１Ω以下にすることにより、より少ない数のキャパシタＣで同等なノイズ除去性能を得ることも可能である。
【００３４】
図７には、本実施形態のキャパシタ装置が回路基板に実装された一例が示されている。本実施形態のキャパシタ装置が実装される回路基板では、コア基板３０上に第１グランド用配線層３２が形成され、その上に層間絶縁層３４が形成されている。そして、層間絶縁層３４にはグランド用配線層３２に到達する深さのビアホール３４ｘが形成されており、ビアホール３４ｘ内には導電性のビアポスト３５が設けられている。また、層間絶縁層３４上にはビアポスト３５を介して第１グランド用配線層３２に接続される第２グランド用配線層３２ａが形成されている。さらに、層間絶縁層３４上には電源用配線層３６が形成されている。
【００３５】
また、第２グランド用配線層３２ａの接続部３２ｘ、及び電源用配線層３６の２つの接続部３６ｘ上に開口部３８ｘがそれぞれ設けられたソルダレジスト膜３８が形成されている。ソルダレジスト膜３８の開口部３８ｘ内の各接続部３２ｘ，３６ｘ上にはＮｉ／Ａｕめっき層（不図示）が形成されている。
【００３６】
そして、本実施形態のキャパシタ装置１は、そのグランド用接続端子２４が回路基板の第２グランド用配線層３２ａの接続部３２ｘにはんだ層３９を介して接続され、その第１及び第２電源用接続端子２６ａ，２６ｂが回路基板の電源用配線層３６の２つの接続部３６ｘにはんだ層３９を介してそれぞれ接続されて実装される。
【００３７】
特に図示されていないが、回路基板の電源用配線層３６は半導体チップなどの電子部品の電源ラインに接続され、第１及び第２グランド用配線層３２，３２ａは電子部品のグランドラインに接続される。このようにして、本実施形態のキャパシタ装置１は、回路基板から電子部品に接続される電源ラインとグランドラインとの間に接続されてデカップリングキャパシタとして機能する。
【００３８】
そして、電子部品から発生した高周波電流（高周波のノイズ）はキャパシタ装置１を経由してグランド配線層３２，３２ａに排除される。前述したように、本実施形態のキャパシタ装置１を使用することにより、高い周波数（１ＧＨｚ〜数十ＧＨｚ）のノイズを除去できるようになる。また、電子部品のスイッチング動作により電子部品に電圧変動が生じる場合でもキャパシタ装置１の作用により電子部品の電源端子部での電圧変動が抑制される。
【図面の簡単な説明】
【００３９】
【図１】図１は従来のデカップリングキャパシタの挿入損失を示すものである。
【図２】図２は本発明の実施形態のキャパシタ装置を構成する１つのキャパシタを示す断面斜視図である。
【図３】図３は本発明の実施形態のキャパシタ装置を示す断面図である。
【図４】図４は図３のＩ−Ｉに沿った断面図である。
【図５】図５は本発明の実施形態のキャパシタ装置を平面方向から透視した平面図である。
【図６】図６は本発明の実施形態のキャパシタ装置の挿入損失を示すものである。
【図７】図７は本発明の実施形態のキャパシタ装置が回路基板に実装された様子を示す断面図である。
【符号の説明】
【００４０】
１…キャパシタ装置、１０…柱状導電体、１０ａ…電源用接続部、１２…誘電体層、１４…外側導電層、２０…導電部材、２０ａ…グランド用接続部、２２…封止樹脂、２４…グランド用接続端子（第１接続端子）、２６ａ…第１電源用接続端子（第２接続端子）、２６ｂ…第２電源用接続端子（第２接続端子）、３０…コア基板、３２…第１グランド用配線層、３２ａ…第２グランド用配線層、３２ｘ，３６ｘ…接続部、３４…層間絶縁層、３６…電源用配線層、３８…ソルダレジスト膜、３８ｘ…開口部、３９…はんだ層、Ｃ…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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