(57)【要約】【課題】  水素による素子の特性劣化と、配線や配線プラグの酸化をともに抑制できる配線及び配線プラグの形成方法と、優れたデバイス特性を有する強誘電体メモリ及びその製造方法を提供する。【解決手段】  強誘電体キャパシタＣの上部電極１０と配線１６とを接続するための局所配線１２を、下層側から順にＩｒＯX 膜１２ＡとＩｒ膜１２Ｂとを形成する。また、局所配線１２と上部配線１６とを接続する配線プラグＰ２の下地膜１４を、下層側から順にＩｒＯX 膜１４ＡとＩｒ膜１４Ｂとを形成する。【選択図】        図１
2006135127.tif 000002
【特許請求の範囲】
【請求項１】
所定の素子が形成された基板上に、前記素子の露出面を覆うように絶縁膜を形成する工
程と、
前記素子上の前記絶縁膜に、前記素子の一部上面が露出するように開口面を形成する工程と、
前記開口面が形成された前記基板上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線形成膜を形成する工程と、
前記配線形成膜を所定形状にパターニングして、前記素子の上面に接続される配線を形成する工程と、
を備えることを特徴とする配線の形成方法。
【請求項２】
前記素子が、強誘電体キャパシタであることを特徴とする請求項１に記載の配線の形成方法。
【請求項３】
基板上に形成された所定の素子と接続される配線を形成する工程と、
前記配線が形成された前記基板上に、層間絶縁膜を形成する工程と、
前記配線上の前記層間絶縁膜に、前記配線の一部が露出するように開口部を形成する工程と、
前記開口部が形成された前記層間絶縁膜上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線プラグ下地形成膜を形成する工程と、
前記配線プラグ下地形成膜上に、前記開口部が埋め込まれるように配線プラグ形成膜を形成する工程と、
前記開口部内のみに前記配線プラグ形成膜と前記配線プラグ下地形成膜とが残るように、前記配線プラグ形成膜及び前記配線プラグ下地形成膜を所定形状にエッチングして、前記配線に接続される配線プラグを配線プラグ下地を介して形成する工程と、
を備えることを特徴とする配線プラグの形成方法。
【請求項４】
所定の素子が形成された基板上に、前記素子の露出面を覆うように絶縁膜を形成する工程と、
前記絶縁膜が形成された前記基板上に、層間絶縁膜を形成する工程と、
前記素子上の前記層間絶縁膜及び前記絶縁膜に、前記素子の上面が露出するように開口部を形成する工程と、
前記開口部が形成された前記層間絶縁膜上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線プラグ下地形成膜を形成する工程と、
前記配線プラグ下地形成膜上に、前記開口部が埋め込まれるように配線プラグ形成膜を形成する工程と、
前記開口部内のみに前記配線プラグ形成膜と前記配線プラグ下地形成膜とが残るように、前記配線プラグ形成膜及び前記配線プラグ下地形成膜を所定形状にエッチングして、前記素子の上面に接続される配線プラグを配線プラグ下地を介して形成する工程と、
を備えることを特徴とする配線プラグの形成方法。
【請求項５】
前記素子が、強誘電体キャパシタであることを特徴とする請求項３又は４に記載の配線プラグの形成方法。
【請求項６】
基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタが形成された前記基板上に、前記強誘電体キャパシタの露出面を覆うように水素バリア膜を形成する工程と、
前記上部電極上の前記水素バリア膜に、前記上部電極が露出するように開口面を形成する工程と、
前記開口面が形成された前記基板上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線形成膜を形成する工程と、
前記配線形成膜を所定形状にパターニングして、前記開口面に露出した前記上部電極に接続される配線を形成する工程と、
を備えることを特徴とする強誘電体メモリの製造方法。
【請求項７】
基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタが形成された前記基板上に、前記強誘電体キャパシタの露出面を覆うように水素バリア膜を形成する工程と、
前記水素バリア膜が形成された前記基板上に、層間絶縁膜を形成する工程と、
前記上部電極上の前記層間絶縁膜及び前記水素バリア膜に、前記上部電極が露出するように開口部を形成する工程と、
前記開口部が形成された前記層間絶縁膜上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線プラグ下地形成膜を形成する工程と、
前記配線プラグ下地形成膜上に、前記開口部が埋め込まれるように配線プラグ形成膜を形成する工程と、
前記開口部内のみに前記配線プラグ形成膜と前記配線プラグ下地形成膜とが残るように、前記配線プラグ形成膜及び前記配線プラグ下地形成膜を所定形状にエッチングして、前記上部電極に接続される配線プラグを配線プラグ下地を介して形成する工程と、
を備えることを特徴とする強誘電体メモリの製造方法。
【請求項８】
基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタが形成された前記基板上に、前記強誘電体キャパシタの露出面を覆うように水素バリア膜を形成する工程と、
前記上部電極上の前記水素バリア膜に、前記上部電極が露出するように開口面を形成する工程と、
前記開口面が形成された前記基板上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線形成膜を形成する工程と、
前記配線形成膜を所定形状にパターニングして、前記上部電極に接続される配線を形成する工程と、
前記配線が形成された前記基板上に、層間絶縁膜を形成する工程と、
前記配線上の前記層間絶縁膜に、前記配線の一部が露出するように開口部を形成する工程と、
前記開口部が形成された前記層間絶縁膜上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線プラグ下地形成膜を形成する工程と、
前記配線プラグ下地形成膜上に、前記開口部が埋め込まれるように配線プラグ形成膜を形成する工程と、
前記開口部内のみに前記配線プラグ形成膜と前記配線プラグ下地形成膜とが残るように、前記配線プラグ形成膜及び前記配線プラグ下地形成膜を所定形状にエッチングして、前記配線に接続される配線プラグを配線プラグ下地を介して形成する工程と、
を備えることを特徴とする強誘電体メモリの製造方法。
【請求項９】
前記強誘電体キャパシタを形成する工程は、
前記基板上に、下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜上に、下部絶縁膜を形成する工程と、
前記下部層間絶縁膜及び前記下部絶縁膜に、前記基板の一部上面と接続される開口部を形成する工程と、
前記開口部が形成された前記下部絶縁膜上に、前記開口部が埋め込まれるように下部配線プラグ形成膜を形成する工程と、
前記開口部内のみに前記下部配線プラグ形成膜が残るように、前記下部配線プラグ形成膜を所定形状にエッチングして、前記基板の一部上面と接続される下部配線プラグを形成する工程と、
前記下部配線プラグが形成された前記基板上に、Ｗプラグ酸化防止膜を形成する工程と、
前記Ｗプラグ酸化防止膜上に、下部電極形成膜、強誘電体形成膜、及び上部電極形成膜をこの順で形成する工程と、
前記上部電極形成膜、前記強誘電体形成膜、前記下部電極形成膜、及び前記Ｗプラグ酸化防止膜を所定形状にエッチングして、前記下部配線プラグ上に、前記Ｗプラグ酸化防止膜を介して、前記下部電極、前記強誘電体、及び前記上部電極がこの順で積層されてなる強誘電体キャパシタ構造を形成する工程と、  
を備えることを特徴とする請求項６から８のいずれか一項に記載の強誘電体メモリの製造方法。
【請求項１０】
前記水素バリア膜として、ＣＶＤ法により第１の水素バリア膜を形成した後に、スパッタリング法により第２の水素バリア膜を形成することを特徴とする請求項６から９のいずれか一項に記載の強誘電体メモリの製造方法。
【請求項１１】
基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタと、水素バリア膜と、局所配線と、層間絶縁膜と、配線と、がこの順で形成され、前記水素バリア膜は前記強誘電体キャパシタの露出面を覆い、前記局所配線と前記上部電極とは前記水素バリア膜に形成された開口面を介して接続され、前記配線と前記局所配線とは前記層間絶縁膜に形成された配線プラグを介して接続された強誘電体メモリにおいて、
前記局所配線と、前記配線プラグの下地とのうち少なくとも一つは、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、がこの順で形成されていることを特徴とする強誘電体メモリ。
【請求項１２】
基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタと、水素バリア膜と、層間絶縁膜と、配線と、がこの順で形成され、前記水素バリア膜は前記強誘電体キャパシタの露出面を覆い、前記配線と前記上部電極とは前記層間絶縁膜及び前記水素バリア膜に形成された配線プラグを介して接続された強誘電体メモリにおいて、
前記配線プラグの下地は、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、がこの順で形成されていることを特徴とする強誘電体メモリ。
【請求項１３】
前記強誘電体キャパシタは、前記基板上に積層された下部層間絶縁膜と下部絶縁膜とを介して形成され、前記強誘電体キャパシタの前記下部電極と前記基板とは、前記下部絶縁膜及び前記下部層間絶縁膜に形成された下部配線プラグを介して接続されているとともに、
前記下部配線プラグと前記下部電極との間には、Ｗプラグ酸化防止膜が形成されていることを特徴とする請求項１１又は１２に記載の強誘電体メモリ。
【請求項１４】
前記下部絶縁膜は酸化アルミニウム膜であり、前記Ｗプラグ酸化防止膜はチタンアルミニウムナイトライド膜であることを特徴とする請求項１３に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線の形成方法、配線プラグの形成方法、強誘電体メモリの製造方法、及び強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体の分極特性を利用した強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、低消費電力で高速動作が可能であることから、近年需要が高まってきている。
このような強誘電体メモリとしては、Ｐｔ (プラチナ）等からなる下部電極及び上部電極間に、ＰＺＴ（ＰｂＺｒ1-x Ｔｉx Ｏ3 ）やＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）等の強誘電体が積層されてなる強誘電体キャパシタと、この強誘電体キャパシタへの書き込みや読み出しを行うトランジスタと、を備えたものが知られている。また、強誘電体は、水素が侵入すると還元されて、その分極特性が変動することも知られている。
【０００３】
しかしながら、強誘電体メモリの製造工程においては、層間絶縁膜を形成するためのシリコン酸化膜や、配線及び配線プラグを形成するための金属膜を成膜する工程等、水素雰囲気下で行われる工程が多い。このため、強誘電体への水素の侵入を抑制するための様々な技術が提案されている。
例えば、特許文献１では、強誘電体キャパシタを構成する下部電極の下面に、チタンアルミニウムナイトライド（ＴｉＡｌＮ）膜等の水素バリア膜を形成したり、強誘電体キャパシタの露出面を、オゾン（Ｏ3 ）及びＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｏｘｙ  Ｓｉｌａｎｅ）からなる段差緩和膜を介して、酸化アルミニウム（Ａｌ2 Ｏ3 ) 等の水素バリア膜で被覆することで、強誘電体への水素の侵入を防止することが提案されている。
【特許文献１】特開２００３−６８９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、強誘電体は、上述したような水素の侵入によるダメージに加えて、強誘電体キャパシタ形成後の配線や配線プラグの形成工程でのエッチングによるダメージによって、特性劣化が起こることが知られている。このため、水素やエッチングにより劣化した強誘電体の特性を回復させるために、強誘電体キャパシタを形成した後の基板に対して、酸素雰囲気下での熱処理を繰り返し行うことが一般的である。
【０００５】
しかしながら、上述した特許文献１に記載の強誘電体メモリにおいては、配線や配線プラグの酸化防止に対する考慮がなされていないため、酸素雰囲気下での熱処理を繰り返し行うと、配線や配線プラグが酸化して抵抗値が変動し、所望のデバイス特性が得られなくなることが想定される。
すなわち、上述した特許文献１に記載の強誘電体メモリにおいては、強誘電体の水素による特性劣化と、配線や配線プラグの酸化をともに抑制するという点でさらなる改善の余地がある。
【０００６】
そこで、本発明は、上記事情に鑑みてなされたものであり、水素による素子の特性劣化と、配線や配線プラグの酸化をともに抑制できる配線及び配線プラグの形成方法を提供することを課題としている。また、本発明は、優れたデバイス特性を有する強誘電体メモリ及びその製造方法を提供することを課題としている。
【課題を解決するための手段】
【０００７】
このような課題を解決するために、本発明に係る配線の形成方法は、所定の素子が形成された基板上に、前記素子の露出面を覆うように絶縁膜を形成する工程と、前記素子上の前記絶縁膜に、前記素子の一部上面が露出するように開口面を形成する工程と、前記開口面が形成された前記基板上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線形成膜を形成する工程と、前記配線形成膜を所定形状にパターニングして、前記素子の上面に接続される配線を形成する工程と、を備えることを特徴とするものである。
【０００８】
本発明に係る配線の形成方法によれば、配線を、水素バリア性及び酸素バリア性をともに備えたイリジウム酸化膜等の導電性金属酸化膜とイリジウム膜等の金属膜とで形成したことにより、この配線が接続された素子の水素や酸素に起因する品質劣化と、配線の酸化に起因するデバイス特性劣化をともに防止できる。ここで、導電性金属酸化膜は、素子と金属膜との密着性を向上させるための機能も有する。
【０００９】
本発明に係る配線の形成方法は、前記素子が強誘電体キャパシタである場合に好適に用いることができる。
本発明に係る第１の配線プラグの形成方法は、基板上に形成された所定の素子と接続される配線を形成する工程と、前記配線が形成された前記基板上に、層間絶縁膜を形成する工程と、前記配線上の前記層間絶縁膜に、前記配線の一部が露出するように開口部を形成する工程と、前記開口部が形成された前記層間絶縁膜上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線プラグ下地形成膜を形成する工程と、前記配線プラグ下地形成膜上に、前記開口部が埋め込まれるように配線プラグ形成膜を形成する工程と、前記開口部内のみに前記配線プラグ形成膜と前記配線プラグ下地形成膜とが残るように、前記配線プラグ形成膜及び前記配線プラグ下地形成膜を所定形状にエッチングして、前記配線に接続される配線プラグを配線プラグ下地を介して形成する工程と、を備えることを特徴とするものである。
【００１０】
本発明に係る第２の配線プラグの形成方法は、所定の素子が形成された基板上に、前記素子の露出面を覆うように絶縁膜を形成する工程と、前記絶縁膜が形成された前記基板上に、層間絶縁膜を形成する工程と、前記素子上の前記層間絶縁膜及び前記絶縁膜に、前記素子の上面が露出するように開口部を形成する工程と、前記開口部が形成された前記層間絶縁膜上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線プラグ下地形成膜を形成する工程と、前記配線プラグ下地形成膜上に、前記開口部が埋め込まれるように配線プラグ形成膜を形成する工程と、前記開口部内のみに前記配線プラグ形成膜と前記配線プラグ下地形成膜とが残るように、前記配線プラグ形成膜及び前記配線プラグ下地形成膜を所定形状にエッチングして、前記素子の上面に接続される配線プラグを配線プラグ下地を介して形成する工程と、を備えることを特徴とするものである。
【００１１】
本発明に係る第１及び第２の配線プラグの形成方法によれば、配線プラグ下地（シードレイヤー）を、水素バリア性及び酸素バリア性をともに備えたイリジウム酸化膜等の導電性金属酸化膜とイリジウム膜等の金属膜とで形成したことにより、この配線プラグが接続された素子の水素や酸素に起因する品質劣化と、配線プラグの酸化に起因するデバイス特性をともに防止できる。ここで、導電性金属酸化膜は、配線プラグが埋め込まれる開口部と金属膜との密着性を向上させるための機能も有する。
【００１２】
特に、素子の直上に配線プラグを形成する場合には、素子の上面が露出するように絶縁膜及び層間絶縁膜を除去した後に配線プラグ下地形成膜及び配線プラグ形成膜を成膜するため、素子が、成膜時の水素ダメージや配線プラグ形成時のエッチングダメージを受け易い。しかしながら、本発明に係る第２の配線プラグの形成方法を適用すれば、配線プラグ形成時における素子への水素ダメージ及びエッチングダメージを抑制できるため、素子の品質劣化を効果的に防止できる。
【００１３】
本発明に係る第１及び第２の配線プラグの形成方法は、前記素子が強誘電体キャパシタである場合に好適に用いることができる。
本発明に係る第１の強誘電体メモリの製造方法は、基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタが形成された前記基板上に、前記強誘電体キャパシタの露出面を覆うように水素バリア膜を形成する工程と、前記上部電極上の前記水素バリア膜に、前記上部電極が露出するように開口面を形成する工程と、前記開口面が形成された前記基板上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線形成膜を形成する工程と、前記配線形成膜を所定形状にパターニングして、前記開口面に露出した前記上部電極に接続される配線を形成する工程と、を備えることを特徴とするものである。
【００１４】
本発明に係る第２の強誘電体メモリの製造方法は、基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタが形成された前記基板上に、前記強誘電体キャパシタの露出面を覆うように水素バリア膜を形成する工程と、前記水素バリア膜が形成された前記基板上に、層間絶縁膜を形成する工程と、前記上部電極上の前記層間絶縁膜及び前記水素バリア膜に、前記上部電極が露出するように開口部を形成する工程と、前記開口部が形成された前記層間絶縁膜上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線プラグ下地形成膜を形成する工程と、前記配線プラグ下地形成膜上に、前記開口部が埋め込まれるように配線プラグ形成膜を形成する工程と、前記開口部内のみに前記配線プラグ形成膜と前記配線プラグ下地形成膜とが残るように、前記配線プラグ形成膜及び前記配線プラグ下地形成膜を所定形状にエッチングして、前記上部電極に接続される配線プラグを配線プラグ下地を介して形成する工程と、を備えることを特徴とするものである。
【００１５】
本発明に係る第３の強誘電体メモリの製造方法は、基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタが形成された前記基板上に、前記強誘電体キャパシタの露出面を覆うように水素バリア膜を形成する工程と、前記上部電極上の前記水素バリア膜に、前記上部電極が露出するように開口面を形成する工程と、前記開口面が形成された前記基板上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線形成膜を形成する工程と、前記配線形成膜を所定形状にパターニングして、前記上部電極に接続される配線を形成する工程と、前記配線が形成された前記基板上に、層間絶縁膜を形成する工程と、前記配線上の前記層間絶縁膜に、前記配線の一部が露出するように開口部を形成する工程と、前記開口部が形成された前記層間絶縁膜上に、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、をこの順で成膜して配線プラグ下地形成膜を形成する工程と、前記配線プラグ下地形成膜上に、前記開口部が埋め込まれるように配線プラグ形成膜を形成する工程と、前記開口部内のみに前記配線プラグ形成膜と前記配線プラグ下地形成膜とが残るように、前記配線プラグ形成膜及び前記配線プラグ下地形成膜を所定形状にエッチングして、前記配線に接続される配線プラグを配線プラグ下地を介して形成する工程と、を備えることを特徴とするものである。
【００１６】
本発明に係る第１〜第３の強誘電体メモリの製造方法によれば、配線及び配線プラグ下地のうち少なくとも一つを、水素バリア性及び酸素バリア性をともに備えたイリジウム酸化膜等の導電性金属酸化膜とイリジウム膜等の金属膜で形成したことにより、強誘電体キャパシタ形成後の水素雰囲気下で行われる工程における強誘電体への水素の侵入を効果的に抑制できる。また、強誘電体の分極特性を改善させるために基板に対して行われる酸素雰囲気下での熱処理における配線や配線プラグの酸化を効果的に防止できる。
【００１７】
また、強誘電体キャパシタの露出面を覆った水素バリア膜上に直接配線を形成したことにより、強誘電体キャパシタは水素バリア性及び酸素バリア性をともに備えた配線と水素バリア膜との両方で覆われるため、強誘電体への水素の侵入を効果的に防止できる。
ここで、本発明に係る第１〜第３の強誘電体メモリの製造方法において、前記強誘電体キャパシタを形成する工程は、前記基板上に、下部層間絶縁膜を形成する工程と、前記下部層間絶縁膜上に、下部絶縁膜を形成する工程と、前記下部層間絶縁膜及び前記下部絶縁膜に、前記基板の一部上面と接続される開口部を形成する工程と、前記開口部が形成された前記下部絶縁膜上に、前記開口部が埋め込まれるように下部配線プラグ形成膜を形成する工程と、前記開口部内のみに前記下部配線プラグ形成膜が残るように、前記下部配線プラグ形成膜を所定形状にエッチングして、前記基板の一部上面と接続される下部配線プラグを形成する工程と、前記下部配線プラグが形成された前記基板上に、Ｗ（タングステン）プラグ酸化防止膜を形成する工程と、前記Ｗプラグ酸化防止膜上に、下部電極形成膜、強誘電体形成膜、及び上部電極形成膜をこの順で形成する工程と、前記上部電極形成膜、前記強誘電体形成膜、前記下部電極形成膜、及び前記Ｗプラグ酸化防止膜を所定形状にエッチングして、前記下部配線プラグ上に、前記Ｗプラグ酸化防止膜を介して、前記下部電極、前記強誘電体、及び前記上部電極がこの順で積層されてなる強誘電体キャパシタ構造を形成する工程と、を備えるようにしてもよい。
【００１８】
また、下部配線プラグの上面が覆われるように、Ｗプラグ酸化防止膜を介して強誘電体キャパシタを形成したことにより、酸素雰囲気下で行われる強誘電体結晶化工程における下部配線プラグの酸化を防止できる。
さらに、Ｗプラグ酸化防止膜を下部絶縁膜を介して下部層間絶縁膜上に形成したことにより、例えば下部絶縁膜を酸化アルミニウム膜とし、Ｗプラグ酸化防止膜をチタンアルミニウムナイトライド膜とし、下部層間絶縁膜をシリコン酸化膜とした場合であっても、Ｗプラグ酸化防止膜と下部層間絶縁膜とが熱処理時に反応して水素を発生させることを防止できる。
【００１９】
本発明に係る第１〜第３の強誘電体メモリの製造方法においては、前記水素バリア膜として、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により第１の水素バリア膜を形成した後に、スパッタリング法により第２の水素バリア膜を形成することが好ましい。
これによれば、ＣＶＤ法により、第１の水素バリア膜を強誘電体キャパシタの露出面に密着して形成することができるとともに、スパッタリング法により、第２の水素バリア膜を短時間で効率よく所望厚みに形成することができる。よって、強誘電体への水素の侵入を効果的に抑制できる水素バリア膜を効率よく形成できる。
【００２０】
本発明に係る第１の強誘電体メモリは、基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタと、水素バリア膜と、局所配線と、層間絶縁膜と、配線と、がこの順で形成され、前記水素バリア膜は前記強誘電体キャパシタの露出面を覆い、前記局所配線と前記上部電極とは前記水素バリア膜に形成された開口面を介して接続され、前記配線と前記局所配線とは前記層間絶縁膜に形成された配線プラグを介して接続された強誘電体メモリにおいて、前記局所配線と、前記配線プラグの下地とのうち少なくとも一つは、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、がこの順で形成されていることを特徴とするものである。
【００２１】
本発明に係る第２の強誘電体メモリは、基板上に、下部電極、強誘電体、及び上部電極がこの順で積層されてなる強誘電体キャパシタと、水素バリア膜と、層間絶縁膜と、配線と、がこの順で形成され、前記水素バリア膜は前記強誘電体キャパシタの露出面を覆い、前記配線と前記上部電極とは前記層間絶縁膜及び前記水素バリア膜に形成された配線プラグを介して接続された強誘電体メモリにおいて、前記配線プラグの下地は、イリジウム酸化膜，ルテニウム酸化膜，ストロンチウム−ルテニウム酸化膜，インジウム−スズ酸化膜，ランタン−スズーコバルト酸化膜から選択される少なくとも一つの導電性金属酸化膜と、イリジウム膜，ルテニウム膜，ストロンチウムールテニウム膜，インジウム−スズ膜，ランタンースズーコバルト膜から選択される少なくとも一つの金属膜と、がこの順で形成されていることを特徴とするものである。
【００２２】
本発明に係る第１及び第２の強誘電体メモリによれば、配線と、配線プラグの下地とのうち少なくとも一つを、水素バリア性及び酸素バリア性をともに備えたイリジウム酸化膜等の導電性金属酸化膜とイリジウム膜等の金属膜で形成したことにより、その製造工程中において、水素による強誘電体の特性劣化や、配線や配線プラグの酸化による抵抗値の変動を抑制できるため、優れたデバイス特性を確保できる。
【００２３】
また、強誘電体キャパシタの露出面を覆う水素バリア膜上に配線又は局所配線を直接形成したことにより、強誘電体キャパシタが水素バリア性及び酸素バリア性を備えた配線又は局所配線と水素バリア膜との両方で覆われるため、水素による強誘電体の特性劣化を効果的に抑制できる。
ここで、本発明に係る第１及び第２の強誘電体メモリにおいて、前記強誘電体キャパシタは、前記基板上に積層された下部層間絶縁膜と下部絶縁膜とを介して形成され、前記強誘電体キャパシタの前記下部電極と前記基板とは、前記下部絶縁膜及び前記下部層間絶縁膜に形成された下部配線プラグを介して接続されているとともに、前記下部配線プラグと前記下部電極との間には、Ｗプラグ酸化防止膜が形成されていることが好ましい。このとき、前記下部絶縁膜は酸化アルミニウム膜であり、前記Ｗプラグ酸化防止膜はチタンアルミニウムナイトライド膜であることが好ましい。
【００２４】
これによれば、強誘電体キャパシタを、下部絶縁膜上にＷプラグ酸化防止膜を介して形成したことにより、下部電極側から強誘電体への水素の侵入が効果的に防止されるため、より優れたデバイス特性を確保できる。
また、下部配線プラグの上面が覆われるように、Ｗプラグ酸化防止膜を介して強誘電体キャパシタを形成したことにより、酸素雰囲気下で行われる強誘電体結晶化工程における下部配線プラグの酸化が防止されるため、より優れたデバイス特性を確保できる。
【００２５】
なお、本発明において導電性金属酸化膜は、その上層の金属膜と同じ金属の酸化膜であってもよいし、異なる金属の酸化膜であってもよい。また、本発明において配線、局所配線、及び配線プラグ下地は、少なくとも最下層が導電性金属酸化膜で最上層が金属膜となっていれば、必ずしも２層構造になっている必要はない。例えば、導電性金属酸化膜がその上層の金属膜の酸化膜である場合には、まず、最下層に導電性金属酸化膜を所定の厚みで成膜した後、最上層に向かって徐々に酸素含有率を減らしながら成膜することで、最終的に最上層が金属膜になるように形成してもよい。
【００２６】
さらに、本発明における層間絶縁膜や下部層間絶縁膜としては、例えば、ＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＮＳＧ（ｎｏｎ  ｄｏｐｅ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、及びＰＴＥＯＳ（ｐｌａｓｍａ  ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）等のシリコン酸化膜が挙げられる。  さらに、本発明における絶縁膜、下部絶縁膜、及び水素バリア膜としては、上述した酸化アルミニウム膜の他に、例えば、酸化チタン膜や酸化タンタル膜が挙げられる。
【００２７】
さらに、本発明におけるＷプラグ酸化防止膜としては、上述したチタンアルミニウムナイトライド膜の他に、例えば、酸化ストロンチウム−ルテニウム膜や酸化ルテニウム膜が挙げられる。
【発明を実施するための最良の形態】
【００２８】
本発明の一実施形態を図面を参照しながら説明する。
＜第１実施形態＞
図１は、本発明に係る強誘電体メモリの一構成例を示す断面図である。図２は、図１に示す強誘電体メモリの配線状態を示す平面図である。
この強誘電体メモリは、図１に示すように、シリコン基板（基板）１上に形成されたＭＯＳトランジスタＴと強誘電体キャパシタＣ（素子）とから構成された１Ｔ１Ｃ型メモリセルである。この強誘電体メモリは、ＭＯＳトランジスタＴのオン／オフにより、強誘電体キャパシタＣへの書き込みや読み出しが行われるように構成されている。
【００２９】
ＭＯＳトランジスタＴは、シリコン基板１上に形成されたゲート電極１Ａと、このゲート電極１Ａを挟むようにシリコン基板１内に形成されたソース領域１Ｂ及びドレイン領域Ｃと、から構成されている。
強誘電体キャパシタＣは、ＭＯＳトランジスタＴを覆うようにシリコン基板１の上方全面に形成されたＢＰＳＧからなる第１の層間絶縁膜（下部層間絶縁膜）２上に、Ａｌ 2Ｏ3 （酸化アルミニウム）からなる下部絶縁膜３を介して形成されている。この強誘電体キャパシタＣの露出面（上面及び側面）は、Ａｌ2 Ｏ3 膜からなる第１の水素バリア膜１１ＡとＡｌ2 Ｏ3 膜からなる第２の水素バリア膜１１Ｂとで形成された水素バリア膜（絶縁膜）１１で覆われている。
【００３０】
また、強誘電体キャパシタＣは、Ｉｒ膜７ＡとＩｒＯx 膜７Ｂとからなる第１の下部電極７、Ｐｔからなる第２の下部電極８、ＰＺＴからなる強誘電体９、及び上部電極１０がこの順に積層された構造となっている。
図１及び図２に示すように、下部電極８は、第１の層間絶縁膜２に形成された第１の配線プラグ（下部配線プラグ）Ｐ１を介して、ＭＯＳトランジスタＴのドレイン領域１Ｃと接続されている。
【００３１】
この第１の配線プラグＰ１と第１の下部電極７との間には、ＴｉＡｌＮ（チタンアルミニウムナイトライド）からなるＷプラグ酸化防止膜６が形成されている。なお、第１の配線プラグＰ１は、第１の層間絶縁膜２に開口されたコンタクトホールＨ１内に、下層側から順にＴｉ (チタン）膜４ＡとＴｉＮ (チタンナイトライド）膜４Ｂとからなる第１の配線プラグ下地４を介して、Ｗ（タングステン）からなる第１の配線プラグ形成膜５が埋め込まれて形成されている。
【００３２】
また、上部電極１０は、水素バリア膜１１に形成された開口面Ｈ２を介して、下層側から順にＩｒＯX 膜（イリジウム酸化膜）からなる導電性金属酸化膜１２Ａと、Ｉｒ膜（イリジウム膜）からなる金属膜１２Ｂとで形成された局所配線１２に接続されている。  
さらに、局所配線１２は、ＢＰＳＧからなる第２の層間絶縁層１３に埋め込まれた第２の配線プラグＰ２を介して、下層側から順にＴｉ膜１６ＡとＴｉＮ膜１６ＢとＡｌ−Ｃｕ合金膜１６ＣとＴｉＮ膜１６Ｄの４層からなる配線１６と接続されている。
【００３３】
なお、第２の配線プラグＰ２は、第２の層間絶縁膜１３に開口されたビアホール (開口部）Ｈ３内に、下層側から順にＩｒＯX 膜からなる導電性金属酸化膜１４Ａと、Ｉｒ膜からなる金属膜１４Ｂとで形成された第２の配線プラグ下地１４を介して、Ｗからなる第２の配線プラグ形成膜１５が埋め込まれて形成されている。
さらに、この配線１６が形成された第２の層間絶縁膜１３の上方には、図示しない所定の多層配線が形成され、その最上層には図示しない窒化膜からなるパッシベーション膜が形成されている。
【００３４】
次に、上記構成の強誘電体メモリの製造工程について、図３及び図４を参照しながら説明する。図３及び図４は、図１に示す強誘電体キャパシタの製造工程の一例を示す断面図である。
まず、ＭＯＳトランジスタＴが形成されたシリコン基板１上に、公知のＣＶＤ法を用いて、ＭＯＳトランジスタＴが覆われるように、ＢＰＳＧからなる第１の層間絶縁膜２を少なくとも１μｍ以上の厚みに成膜する。
【００３５】
次に、第１の層間絶縁膜２の上面を、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化する。
次に、平坦化された第１の層間絶縁膜２上に、公知のＣＶＤ法を用いて、Ａｌ2 Ｏ3 からなる下部絶縁膜３を少なくとも１０００Åの厚みに成膜する。
次に、下部絶縁膜３及び第１の層間絶縁膜２に、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、ＭＯＳトランジスタＴと、後の工程で形成する強誘電体キャパシタＣとを接続するためのコンタクトホールＨ１を形成する。図３（ａ）は、ここまでの工程を示す図である。
【００３６】
次に、コンタクトホールＨ１が形成された後のシリコン基板１の上方全面に、公知のスパッタリング法を用いて、第１の配線プラグ下地形成膜として、約１５０ÅのＴｉ膜４Ａと約１０００ÅのＴｉＮ膜４Ｂとをこの順で成膜する。続いて、第１の配線プラグ下地形成膜のＴｉＮ膜４Ｂ上に、公知のＣＶＤ法を用いて、Ｗからなる第１の配線プラグ形成膜５を少なくともコンタクトホールＨ１が埋まるまで成膜する。
【００３７】
次に、第１の配線プラグ下地形成膜４Ａ，４Ｂ及び第１の配線プラグ形成膜５を、公知のＣＭＰ法を用いて、下部絶縁膜３とコンタクトホールＨ１の上から除去する。これにより、コンタクトホールＨ１内のみに、Ｔｉ膜４ＡとＴｉＮ膜４Ｂとからなる第１の配線プラグ下地４を介して、Ｗからなる第１の配線プラグ形成膜５が埋め込まれた第１の配線プラグＰ１を形成する。
【００３８】
次に、第１の配線プラグＰ１が形成された後のシリコン基板１の上方全面に、公知のスパッタリング法を用いて、ＴｉＡｌＮからなるＷプラグ酸化防止膜６を約１０００Åと、Ｉｒ膜７ＡとＩｒＯｘ膜７Ｂとがこの順で積層されてなる第１の下部電極形成膜７０を約１５００Åと、Ｐｔからなる第２の下部電極形成膜８０を約１０００Åと、ＰＺＴからなる強誘電体形成膜９０を約１５００Åと、Ｐｔからなる上部電極形成膜１００を約１０００Åと、をこの順で成膜する。そして、上部電極形成膜１００まで成膜されたシリコン基板１に対して、強誘電体形成膜９０を結晶化させるためのランプアニール処理（処理温度：５００〜７００℃、処理時間：５分、処理雰囲気：酸素雰囲気）を施す。図３（ｃ）は、ここまでの工程を示す図である。
【００３９】
次に、上部電極形成膜１００、強誘電体形成膜９０、第２の下部電極形成膜８０、第１の下部電極形成膜７０、及びＷプラグ酸化防止膜６に対して、レジストパターンを用いた公知のフォトリソグラフィ技術及びドライエッチング技術を施し、第１の配線プラグＰ１上に、Ｗプラグ酸化防止膜６と、第１の下部電極７、第２の下部電極８、強誘電体９、及び上部電極１０からなる強誘電体キャパシタＣと、を形成する。このとき、強誘電体キャパシタＣの下方に位置する第１の配線プラグＰ１の上面は、完全にＷプラグ酸化防止膜６で覆われるようにエッチングを行う。
【００４０】
そして、強誘電体キャパシタＣを形成した後のシリコン基板１に対して、さらに強誘電体９を結晶化させるためのランプアニール処理を上述と同様の条件で施す。図３（ｄ）は、ここまでの工程を示す図である。
次に、強誘電体キャパシタＣが形成された後のシリコン基板１の上方全面に、公知のＣＶＤ法を用いて、Ａｌ2 Ｏ3 膜からなる第１の水素バリア膜１１Ａを５００Å程度以上成膜した後、続けて、公知のスパッタリング法を用いて、Ａｌ2 Ｏ3 膜からなる第２の水素バリア膜１１Ｂを１０００Å程度以上成膜する。
【００４１】
これにより、第１の水素バリア膜１１Ａと第２の水素バリア膜１１Ｂとからなる水素バリア膜１１で、強誘電体キャパシタＣの露出面（上面及び側面）は覆われる。
次に、水素バリア膜１１に、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、強誘電体キャパシタＣの上部電極１０の上面を露出させて、強誘電体キャパシタＣの上部電極１０と、後の工程で形成する局所配線１２とを接続するための開口面Ｈ２を形成する。図４（ａ）は、ここまでの工程を示す図である。
【００４２】
次に、上部電極１０上に開口面Ｈ２が形成されたシリコン基板１の上方全面に、公知の連続スパッタリング法を用いて、局所配線形成膜として、約５００ÅのＩｒＯX 膜からなる導電性金属酸化膜１２Ａと、約１０００ÅのＩｒからなる金属膜１２Ｂとを順に成膜する。図４（ｂ）は、ここまでの工程を示す図である。
次に、局所配線形成膜１２Ａ，１２Ｂを、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、図２に示すように所定形状にパターニングして、局所配線１２を形成する。そして、局所配線形成膜１２Ａ、１２Ｂの成膜時の水素ダメージや、局所配線１２の形成時のエッチングダメージにより劣化した強誘電体９の特性を回復させるために、局所配線１２が形成された後のシリコン基板１に対して、酸素雰囲気下で熱処理（処理温度：５００〜７００℃、処理時間：６０分）を施す。
【００４３】
次に、局所配線１２が形成された後のシリコン基板１の上方全面に、公知のＣＶＤを用いて、局所配線１２が覆われるように、ＰＴＥＯＳからなる第２の層間絶縁層１３を少なくとも１μｍ以上の厚みに成膜する。
次に、第２の層間絶縁層１３の上面を、公知のＣＭＰ法を用いて平坦化する。
次に、平坦化された第２の層間絶縁層１３に、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、強誘電体キャパシタＣの上面以外に形成された局所配線１２の一部上面を露出させて、局所配線１２と、後の工程で形成する配線１６とを接続するためのビアホールＨ３を形成する。
【００４４】
そして、第２の層間絶縁層１３の成膜時の水素ダメージにより劣化した強誘電体９の特性を回復させるために、ビアホールＨ３が形成された後のシリコン基板１に対して、酸素雰囲気下で熱処理（処理温度：５００〜７００℃、処理時間：６０分）を施す。
次に、ビアホールＨ３が形成された後のシリコン基板１の上方全面に、公知の連続スパッタリング法を用いて、第２の配線プラグ下地膜として、下層側から順に約５００ÅのＩｒＯX 膜からなる導電性金属酸化膜１４Ａと、約５００ÅのＩｒ膜からなる金属膜１４Ｂとを順に成膜する。続いて、公知のＣＶＤ法を用いて、Ｗからなる第２の配線プラグ形成膜１５を少なくともビアホールＨ３が埋まるまで成膜する。図４（ｃ）は、ここまでの工程を示す図である。
【００４５】
次に、第２の配線プラグ形成膜１５及び第２の配線プラグ下地形成膜１４Ａ，１４Ｂを、公知のＣＭＰ法を用いて、第２の層間絶縁膜１３とビアホールＨ３の上から除去する。これにより、ビアホールＨ３内のみに、ＩｒＯX 膜からなる導電性金属酸化膜１４ＡとＩｒ膜からなる金属膜１４Ｂとからなる第２の配線プラグ下地１４を介して、Ｗからなる第２の配線プラグ形成膜１５が埋め込まれた第２の配線プラグＰ２を形成する。
【００４６】
次に、第２の配線プラグＰ２が形成された後のシリコン基板１の上方全面に、公知のスパッタリング法を用いて、配線形成膜として、約１５０ÅのＴｉ膜１６Ａと、約１０００ÅのＴｉＮ膜１６Ｂと、約５０００ÅのＡｌ−Ｃｕ合金膜１６Ｃと、約６００ÅのＴｉＮ膜１６Ｄとをこの順で成膜する。図４（ｄ）は、ここまでの工程を示す図である。
次に、配線形成膜１６Ａ〜１６Ｄを、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて所定形状にパターニングして、配線１６を形成する。図１は、ここまでの工程を示す図である。
【００４７】
その後、この配線１６が形成された第２の層間絶縁膜１３の上方に、図示しない所定の多層配線を形成した後、最上層に図示しない窒化膜からなるパッシベーション膜を成膜して、強誘電体メモリを完成させる。
本実施形態の強誘電体メモリの製造方法によれば、強誘電体キャパシタ形成工程よりも後工程で形成される局所配線１２及び第２の配線プラグ下地１４を、いずれも水素バリア性及び酸素バリア性を有するＩｒＯX からなる導電性金属酸化膜１２Ａ，１４Ａと、Ｉｒからなる金属膜１２Ｂ，１４Ｂとで形成したことにより、水素雰囲気下で行われる局所配線形成膜１２Ａ，１２Ｂ、第２の層間絶縁膜１３、及び配線プラグ形成膜１５を成膜する際の水素ダメージと、酸素雰囲気下で行われる熱処理による酸素ダメージをともに防止できる。
【００４８】
また、強誘電体キャパシタＣの露出面に、密着性の高いＣＶＤ法による第１の水素バリア膜１１Ａを形成した後に、処理効率が高く且つ水素の発生しないスパッタリング法による第２の水素バリア膜１１Ｂを形成したことにより、強誘電体９への水素の侵入を効果的に防止できる。
さらに、強誘電体キャパシタＣの露出面を覆った水素バリア膜１１上に局所配線１２を直接形成したことにより、強誘電体キャパシタＣが水素バリア性及び酸素バリア性を備えた局所配線１２と水素バリア膜１１とで覆われるため、強誘電体９への水素の侵入を効果的に防止できる。
【００４９】
さらに、ＭＯＳトランジスタＴと接続された第１の配線プラグＰ１と強誘電体キャパシタＣの下部電極８との間に、第１の配線プラグＰ１の上面を覆うようにＴｉＡｌＮからなるＷプラグ酸化防止膜６を形成したことにより、第１の下部電極７及び第２の下部電極８側から強誘電体９への水素の侵入を効果的に防止できるとともに、第１の配線プラグＰ１の酸化を効果的に防止できる。
【００５０】
さらに、Ｗプラグ酸化防止膜６と第１の層間絶縁膜２との間にはＡｌ2 Ｏ3 からなる下部絶縁膜３を形成したことにより、酸素雰囲気下での熱処理時にＷプラグ酸化防止膜６と第１の層間絶縁膜２とが反応して水素を発生させることを防止できる。
すなわち、本実施形態の強誘電体メモリによれば、局所配線１２及び第２の配線プラグ下地１４がいずれも、水素バリア性及び酸素バリア性をともに備えた導電性金属酸化膜１２Ａ，１４Ａと金属膜１２Ｂ，１４Ｂとで形成されているため、その製造工程中において、水素による強誘電体９の特性劣化や、局所配線１２や第２の配線プラグＰ２の酸化が抑制されて、優れたデバイス特性を確保できる。
＜第２実施形態＞
図５は、本発明に係る強誘電体メモリの他の構成例を示す断面図である。図６は、図５に示す強誘電体メモリの配線状態を示す平面図である。なお、図５及び図６において、図１及び図２に示した第１実施形態と同様の構成部分については、同じ符号を付して詳細な説明を省略する。
【００５１】
この強誘電体メモリは、図５及び図６に示すように、第１実施形態で示した局所配線１２を形成せず、強誘電体キャパシタＣの上面に直接第２の配線プラグＰ２を形成し、この第２の配線プラグＰ２を介して、強誘電体キャパシタＣの上部電極１０と配線１６とが接続されるように構成されている。
次に、上記構成の強誘電体メモリの製造工程について、図７を参照しながら説明する。図７は、図５に示す強誘電体キャパシタの製造工程の一例を示す断面図である。
【００５２】
まず、上述した第１実施形態と同様の手順で、強誘電体キャパシタＣの露出面をＡｌ2 Ｏ3 からなる第１の水素バリア膜１１ＡとＡｌ2 Ｏ3 からなる第２の水素バリア膜１１Ｂとがこの順に形成されてなる水素バリア膜１１で覆った後に、さらに公知のＣＶＤ法を用いて、ＰＴＥＯＳからなる第２の層間絶縁膜１３を形成する。
次に、第２の層間絶縁膜１３及び水素バリア膜１１に、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、強誘電体キャパシタＣの上部電極１０の上面を露出させて、強誘電体キャパシタＣの上部電極１０と、後の工程で形成する配線１６とを接続するためのビアホール（開口部）Ｈ４を形成する。図７（ａ）は、ここまでの工程を示す図である。
【００５３】
次に、ビアホールＨ４が形成された後のシリコン基板１の上方全面に、公知の連続スパッタリング法を用いて、第２の配線プラグ下地形成膜として、約５００ÅのＩｒＯX 膜からなる導電性金属酸化膜１４Ａと、約５００ÅのＩｒ膜からなる金属膜１４Ｂとをこの順で成膜する。続いて、公知のＣＶＤ法を用いて、Ｗからなる第２の配線プラグ形成膜１５を少なくともビアホールＨ４が埋まるまで成膜する。図７（ｂ）は、ここまでの工程を示す図である。
【００５４】
次に、第２の配線プラグ形成膜１５及び第２の配線プラグ下地形成膜１４Ａ，１４Ｂを、公知のＣＭＰ法を用いて、第２の層間絶縁膜１３とビアホールＨ４の上から除去する。これにより、ビアホールＨ４内のみに、ＩｒＯX 膜からなる導電性金属酸化膜１４ＡとＩｒ膜からなる金属膜１４Ｂとからなる第２の配線プラグ下地１４を介して、Ｗからなる第２の配線プラグ形成膜１５が埋め込まれた第２の配線プラグＰ２を形成する。
【００５５】
次に、第２の配線プラグＰ２が形成された後のシリコン基板１の上方全面に、公知のスパッタリング法を用いて、上述した第１実施形態と同様の４層からなる配線形成膜１６Ａ〜１６Ｄを成膜する。図７（ｃ）は、ここまでの工程を示す図である。
次に、配線形成膜１６Ａ〜１６Ｄを、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて所定形状にパターニングして、配線１６を形成する。図５は、ここまでの工程を示す図である。
【００５６】
その後、上述した第１実施形態と同様の工程を経て、最上層に図示しない窒化膜からなるパッシベーション膜を成膜して、強誘電体メモリを完成させる。
本実施形態の強誘電体メモリの製造方法によれば、第２の配線プラグ下地１４として、水素バリア性及び酸素バリア性を有するＩｒＯX からなる導電性金属酸化膜１４ＡとＩｒからなる金属膜１４Ｂとをこの順で形成したことにより、水素雰囲気下で行われる第２の配線プラグ形成膜１５の成膜時による水素ダメージや、第２の配線プラグＰ２の形成時のエッチングダメージによる強誘電体９の特性劣化を効果的に防止できる。
【００５７】
これにより、本実施形態の強誘電体メモリは、強誘電体キャパシタＣの直上に第２の配線プラグＰ２を形成しているにも係わらず、優れたデバイス特性が得られる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る強誘電体メモリの一構成例を示す断面図。
【図２】図１に示す強誘電体メモリの配線状態を示す平面図。
【図３】図１に示す強誘電体キャパシタの製造工程の一例を示す断面図。
【図４】図１に示す強誘電体キャパシタの製造工程の一例を示す断面図。
【図５】本発明に係る強誘電体キャパシタの他の構成例を示す断面図。
【図６】図５に示す強誘電体メモリの配線状態を示す平面図。
【図７】図５に示す強誘電体キャパシタの製造工程の一例を示す断面図。
【符号の説明】
【００５９】
１…シリコン基板（基板）、２…第１の層間絶縁膜（下部層間絶縁膜）、３…下部絶縁膜、４…第１の配線プラグ下地形成膜、５…第１の配線プラグ形成膜、６…Ｗプラグ酸化防止膜、７…第１の下部電極、８…第２の下部電極、９…強誘電体、１０…上部電極、１１…水素バリア膜、１１Ａ…第１の水素バリア膜、１１Ｂ…第２の水素バリア膜、１２…局所配線（配線）、１２Ａ…導電性金属酸化膜、１２Ｂ…金属膜、１３…第２の層間絶縁膜（層間絶縁膜）、１４…第２の配線プラグ下地（配線プラグ下地）、１４Ａ…導電性金属酸化膜、１４Ｂ…金属膜、１５…第２の配線プラグ形成膜、１６…配線、Ｃ…強誘電体キャパシタ、Ｔ…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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