(57)【要約】【課題】  精度の高い中間値回路を提供する。【解決手段】  中間値回路１は、第１の入力端子１０ａ、第２の入力端子１０ｂおよび第３の入力端子１０ｃ、処理回路部２０、ならびに出力端子３０を備えている。処理回路部２０は、入力端子１０ａ，１０ｂ，１０ｃから出力端子３０に至る経路中に設けられた演算増幅器２２ａ，２２ｂ，２２ｃ，２４を含んで構成されており、入力端子１０ａ，１０ｂ，１０ｃからそれぞれ入力された入力電圧Ｖｘ，Ｖｙ，Ｖｚを処理し、これらの入力電圧の中で中間値に相当する電圧を生成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１、第２および第３の入力電圧をそれぞれ入力する第１、第２および第３の入力端子と、
前記入力端子から入力された前記第１、第２および第３の入力電圧を処理し、これらの入力電圧の中で中間値に相当する電圧を生成する処理回路部と、
前記処理回路部により生成された前記中間値に相当する電圧を出力する出力端子と、を備え、
前記処理回路部は、前記各入力端子から前記出力端子に至る経路中に設けられた演算増幅器を含んで構成されている中間値回路。
【請求項２】
請求項１に記載の中間値回路において、
前記演算増幅器は、加算増幅器である中間値回路。
【請求項３】
請求項１または２に記載の中間値回路において、
前記演算増幅器は、プッシュプルＣＭＯＳ演算増幅器である中間値回路。
【請求項４】
請求項１〜３の何れかに記載の中間値回路において、
前記処理回路部は、前記第１の入力電圧が入力される第１の演算増幅器と、前記第２の入力電圧が入力される第２の演算増幅器と、を含み、
前記第１および第２の演算増幅器のそれぞれに、他方の演算増幅器から出力される電圧が入力されるように構成されている中間値回路。
【請求項５】
請求項４に記載の中間値回路において、
前記第１および第２の演算増幅器のうち少なくとも一方は、当該中間値回路の動作時に飽和状態となる中間値回路。
【請求項６】
請求項４または５に記載の中間値回路において、
前記処理回路部は、前記第１および第２の演算増幅器のそれぞれから出力される電圧を入力し、前記中間値に相当する電圧を出力する出力用演算増幅器を含む中間値回路。
【請求項７】
請求項６に記載の中間値回路において、
前記出力用演算増幅器は、前記第１および第２の演算増幅器のそれぞれから出力される電圧と共に、前記第３の入力電圧の反転を入力する中間値回路。
【請求項８】
請求項４〜７の何れかに記載の中間値回路において、
前記第１および第２の演算増幅器は、前記第３の入力電圧の反転を入力する中間値回路。
【請求項９】
請求項４〜６の何れかに記載の中間値回路において、
前記処理回路部は、前記第３の入力電圧が入力される第３の演算増幅器を含み、
前記第１、第２および第３の演算増幅器のそれぞれに、他の２つの演算増幅器から出力される電圧が入力されるように構成されている中間値回路。
【請求項１０】
請求項９に記載の中間値回路において、
前記第１、第２および第３の演算増幅器のうち２つは、当該中間値回路の動作時に飽和状態となり、その一方は演算増幅器の出力範囲の上限値に相当する電圧を出力し、他方は前記出力範囲の下限値に相当する電圧を出力する中間値回路。
【請求項１１】
請求項１０に記載の中間値回路において、
飽和状態となる前記２つの演算増幅器は、それぞれ前記第１、第２および第３の入力電圧のうち最大および最小のものが入力される演算増幅器である中間値回路。
【請求項１２】
請求項９〜１１の何れかに記載の中間値回路において、
前記処理回路部は、前記第１、第２および第３の演算増幅器のそれぞれから出力される電圧を入力し、前記中間値に相当する電圧を出力する出力用演算増幅器を含む中間値回路。
【請求項１３】
請求項１〜１２の何れかに記載の中間値回路において、
当該中間値回路は、前記第１、第２および第３の入力端子に印加される３つのアナログ信号を必要充分な入力信号として処理し、前記中間値に相当する電圧を出力する中間値回路。
【請求項１４】
第１、第２および第３の入力電圧を入力し、これらの入力電圧の中で中間値に相当する電圧を出力する処理回路部を備え、
この処理回路部は、前記第１、第２および第３の入力電圧またはそれらから派生する電圧が印加され、互いに出力を参照しあう複数の演算増幅器を有し、これら複数の演算増幅器によって前記第１、第２および第３の入力電圧を関連づけ、前記中間値に相当する電圧を出力する中間値回路。
【請求項１５】
第１、第２および第３の入力電圧を入力し、これらの入力電圧の中で中間値に相当する電圧を出力する処理回路部を備え、この処理回路部は、
前記第１、第２および第３の入力電圧またはそれらから派生する電圧が印加され、互いに出力を参照しあう複数の演算増幅器と、
これら複数の演算増幅器の出力を入力し、前記中間値に相当する電圧を出力する出力用演算増幅器と、
を含む中間値回路。
【請求項１６】
請求項１〜１５の何れかに記載の中間値回路において、
当該中間値回路は正帰還を有している中間値回路。
【請求項１７】
請求項１〜１６の何れかに記載の中間値回路と、
前記中間値回路から出力される、前記中間値に相当する電圧を出力する第１、第２および第３の出力端子と、を備える耐故障性回路。
【請求項１８】
請求項１７に記載の耐故障性回路において、
前記第１、第２および第３の出力端子は、前記中間値回路に設けられた３系統の冗長信号線のそれぞれに接続され、前記中間値に相当する電圧を並行して出力する耐故障性回路。
【請求項１９】
請求項１７または１８に記載の耐故障性回路において、
当該耐故障性回路は、前記中間値回路を構成する前記演算増幅器の故障に対して耐故障性を有する耐故障性回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中間値回路および耐故障性回路に関する。
【背景技術】
【０００２】
ｘ≧ｙ≧ｚという関係を満たす変数ｘ，ｙ，ｚについて、次の式で定義される関数ｍｅｄ（ｘ，ｙ，ｚ）を中間値関数という。
【数１】
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中間値回路は、かかる中間値関数を実装したものであり、入力電圧の中間値を出力するように機能する。
【０００３】
従来の中間値回路としては、例えば特許文献１に記載されたものがある。同文献に記載の中間値回路は、３つの入力電圧の中間値を出力するように、ＭＯＳ型トランジスタから構成された最大値回路および最小値回路が適宜組み合わされて構成されている。すなわち、この中間値回路は、次式に示すように、中間値関数を最大値関数および最小値関数の組み合わせとして表せることを利用している。
【数２】
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【特許文献１】特開平７−９５４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、各トランジスタにおいて生じる電圧降下に起因して、上述の中間値回路は、所望の値すなわち入力電圧の中間値を充分に高い精度で出力することができないという問題がある。
【課題を解決するための手段】
【０００５】
本発明による中間値回路は、第１、第２および第３の入力電圧をそれぞれ入力する第１、第２および第３の入力端子と、前記入力端子から入力された前記第１、第２および第３の入力電圧を処理し、これらの入力電圧の中で中間値に相当する電圧を生成する処理回路部と、前記処理回路部により生成された前記中間値に相当する電圧を出力する出力端子と、を備え、前記処理回路部は、前記各入力端子から前記出力端子に至る経路中に設けられた演算増幅器を含んで構成されている。これにより、電圧降下の影響を抑え、充分に高い精度を有する中間値回路を実現することができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照しつつ、本発明による中間値回路および耐故障性回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【０００７】
（第１実施形態）
図１は、本発明による中間値回路の第１実施形態を示す回路構成図である。中間値回路１は、第１の入力電圧Ｖｘ、第２の入力電圧Ｖｙおよび第３の入力電圧Ｖｚを入力し、これらの入力電圧の中間値に相当する電圧を出力電圧ＶＡとして出力する。例えば、入力電圧間にＶｘ≧Ｖｙ≧Ｖｚという関係があるとき、ＶＡ＝ｍｅｄ（Ｖｘ，Ｖｙ，Ｖｚ）＝Ｖｙとなる。
【０００８】
中間値回路１は、第１の入力端子１０ａ、第２の入力端子１０ｂおよび第３の入力端子１０ｃ、処理回路部２０、ならびに出力端子３０を備えている。入力端子１０ａ，１０ｂ，１０ｃは、それぞれ入力電圧Ｖｘ，Ｖｙ，Ｖｚを入力するための端子である。また、出力端子３０は、出力電圧ＶＡを出力するための端子である。
【０００９】
処理回路部２０は、入力端子１０ａ，１０ｂ，１０ｃからそれぞれ入力された入力電圧Ｖｘ，Ｖｙ，Ｖｚを処理し、これらの入力電圧の中で中間値に相当する電圧を生成する。この処理回路部２０は、複数の演算増幅器２２ａ，２２ｂ，２２ｃを有する。これらの演算増幅器２２ａ，２２ｂ，２２ｃは、入力電圧Ｖｘ，Ｖｙ，Ｖｚまたはそれらから派生する電圧が印加されるとともに、互いに出力を参照し合う。具体的には、処理回路部２０の入力段には、第１の演算増幅器２２ａ、第２の演算増幅器２２ｂおよび第３の演算増幅器２２ｃが設けられている。これらの演算増幅器２２ａ，２２ｂ，２２ｃは、各入力端子１０ａ，１０ｂ，１０ｃから出力端子３０に至る経路中に設けられており、それぞれ入力電圧Ｖｘ，Ｖｙ，Ｖｚが直接に入力される。
【００１０】
また、処理回路部２０は、演算増幅器２２ａ，２２ｂ，２２ｃのそれぞれに、他の２つの演算増幅器２２ａ，２２ｂ，２２ｃから出力される電圧が入力されるように構成されている。すなわち、演算増幅器２２ａの出力電圧Ｖαは演算増幅器２２ｂおよび演算増幅器２２ｃのそれぞれに入力され、演算増幅器２２ｂの出力電圧Ｖβは演算増幅器２２ｃおよび演算増幅器２２ａのそれぞれに入力され、演算増幅器２２ｃの出力電圧Ｖγは演算増幅器２２ａおよび演算増幅器２２ｂのそれぞれに入力される。これにより、中間値回路１（具体的には、演算増幅器２２ａ，２２ｂ，２２ｃ）内に正帰還が生じる。処理回路部２０は、これら複数の演算増幅器２２ａ，２２ｂ，２２ｃによって入力電圧Ｖｘ，Ｖｙ，Ｖｚを関連付け、上記中間値に相当する電圧を出力する。
【００１１】
演算増幅器２２ａは、増幅部２２２、入力抵抗２２４および帰還抵抗２２６を有して構成された加算増幅器である。入力抵抗２２４は３つ設けられており、それぞれには入力電圧Ｖｘ、電圧Ｖβおよび電圧Ｖγが入力される。帰還抵抗２２６は、増幅部２２２と並列に接続されている。すなわち、帰還抵抗２２６は、一端が増幅部２２２の入力端に接続され、他端が増幅部２２２の出力端に接続されている。本実施形態において、これら３つの入力抵抗２２４および帰還抵抗２２６の抵抗値は、互いに同じであり、例えば１０ＭΩである。
【００１２】
図２を参照しつつ、演算増幅器２２ａの回路構成をより詳細に説明する。同図に示すように、演算増幅器２２ａは、３入力１出力のプッシュプルＣＭＯＳ加算増幅器である。増幅部２２２においては、ＰＭＯＳトランジスタ２２２２とＮＭＯＳトランジスタ２２２４とから構成されるインバータが５段接続されている。
【００１３】
すなわち、演算増幅器２２ａは、第１の電源端子２２２６にソースが接続されたＰＭＯＳトランジスタ２２２２と、第１の電源端子２２２６よりも低い電位が与えられる第２の電源端子２２２８にソースが接続され、ＰＭＯＳトランジスタ２２２２のドレインにドレインが接続されたＮＭＯＳトランジスタ２２２４とから構成されるＣＭＯＳトランジスタをｐ（ｐは任意の奇数であり、本例では５に等しい。）段有しており、各段のＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ２２２２およびＮＭＯＳトランジスタ２２２４の各ドレインは、次段のＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ２２２２およびＮＭＯＳトランジスタ２２２４の各ゲートと接続されており、第１段のＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ２２２２およびＮＭＯＳトランジスタ２２２４の各ゲートと、第ｐ段のＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ２２２２およびＮＭＯＳトランジスタ２２２４の各ドレインとは、帰還抵抗２２６を介して接続されており、第１段の上記各ゲートに当該演算増幅器２２ａへ入力すべき電圧Ｖｘ，Ｖβ，Ｖγが入力抵抗２２４を通じて入力し、第ｐ段の上記各ドレインから当該演算増幅器２２ａから出力すべき電圧Ｖαが出力されるように構成されている。
【００１４】
上記電源端子２２２６には、例えば３．５Ｖの電源電位が与えられる。また、電源端子２２２８には、例えば０Ｖのグランド電位が与えられる。演算増幅器２２ａの出力電圧の範囲は、両電源端子２２２６，２２２８に与えられる電位によって制限される。具体的は、電源端子２２２６に与えられる電位が上記範囲の上限値を定め、電源端子２２２８に与えられる電位が上記範囲の下限値を定める。演算増幅器２２ａの出力電圧が上記上限値または下限値であるとき、当該演算増幅器２２ａは飽和状態にあるという。
【００１５】
図１に戻って、演算増幅器２２ｂおよび演算増幅器２２ｃは、共に上述の演算増幅器２２ａと同様の構成をしている。また、処理回路部２０は、演算増幅器２４（出力用演算増幅器）を含んでいる。演算増幅器２４は、演算増幅器２２ａ，２２ｂ，２２ｃと同様の構成をしており、演算増幅器２２ａ，２２ｂ，２２ｃのそれぞれから出力される電圧Ｖα，Ｖβ，Ｖγを入力するとともに、上記中間値に相当する電圧を出力する。すなわち、この演算増幅器２４は、処理回路部２０の出力段に設けられた演算増幅器であり、その出力が中間値回路１からの出力ＶＡとなる。
【００１６】
かかる回路構成をもつ中間値回路１は、ソフトウエア処理を必要とせず、ハードウエア処理によって上記中間値に相当する電圧を出力する。換言すれば、中間値回路１は、入力端子１０ａ，１０ｂ，１０ｃに印加される３つのアナログ信号を必要充分な入力信号として処理し、上記中間値に相当する電圧を出力する。また、中間値回路１は、デジタル信号、多値信号およびアナログ信号の何れをも処理可能である。したがって、入力電圧Ｖｘ，Ｖｙ，Ｖｚは、デジタル信号、多値信号およびアナログ信号の何れであってもよい。入力電圧がアナログ信号の場合、中間値回路１は、入力電圧をアナログ信号のまま処理し、出力電圧としてアナログ信号を出力する。
【００１７】
次に、中間値回路１の動作を説明する。まず、各電圧を演算増幅器２２ａ，２２ｂ，２２ｃ，２４の動作点Ｖｗｐを基準として表した値（「論理変数」と呼ぶことにする）を導入する。ここで、上記動作点は、演算増幅器の両電源端子２２２６，２２２８（図２参照）に与えられる電位の平均値である。例えば、前者に３．５Ｖ、後者に０Ｖの電位を与えた場合、Ｖｗｐ＝１．７５Ｖである。したがって、入力電圧Ｖｘ，Ｖｙ，Ｖｚのそれぞれに対応する論理変数をｘ，ｙ，ｚとすれば、これらの間には次の関係が成り立つ。
ｘ＝Ｖｘ−Ｖｗｐ ，ｙ＝Ｖｙ−Ｖｗｐ and ｚ＝Ｖｚ−Ｖｗｐ．
同様に、演算増幅器２２ａ，２２ｂ，２２ｃの出力電圧Ｖα，Ｖβ，Ｖγのそれぞれに対応する論理変数をα，β，γとし、中間値回路１の出力電圧ＶＡに対応する論理変数をＡとすれば、次の関係が成り立つ。
α＝Ｖα−Ｖｗｐ ，β＝Ｖβ−Ｖｗｐ ，γ＝Ｖγ−Ｖｗｐ and Ａ＝ＶＡ−Ｖｗｐ．
【００１８】
各演算増幅器の開放状態における利得をｋとすれば、演算増幅器２２ａ，２２ｂ，２２ｃの増幅部２２２への入力電圧（図１の節点Ｎでの電圧）に対応する論理変数は、それぞれ、−α／ｋ、−β／ｋおよび−γ／ｋとなる。ここで、開放状態とは、帰還経路がない状態、すなわち増幅部２２２の入力端と出力端とを結ぶ経路がない状態をいう。各演算増幅器２２ａ，２２ｂ，２２ｃについて、節点Ｎにおいてキルヒホッフの第１法則を用いることにより、次式が得られる。
【数３】
2006053771.tif 000005
この式から次式が得られる。
【数４】
2006053771.tif 000006
【００１９】
よって、α、β、γは、次式で表される。
【数５】
2006053771.tif 000007
この式から、ｘ＝ｙ＝ｚ＝ｂのとき、次式が成り立つことがわかる。
【数６】
2006053771.tif 000008
このとき、演算増幅器２４の出力すなわち中間値回路１の出力Ａは、次式で表される。
【数７】
2006053771.tif 000009
したがって、中間値回路１は、入力電圧の中で中間値に相当する電圧を出力することがわかる。
【００２０】
次に、次式で表される関係が成り立つ場合を考える。
【数８】
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ここで、δ１，δ２＞０である。
この式を（５）式中のαおよびγに関する式のそれぞれに代入すると、αおよびγはそれぞれ次式で表される。
【数９】
2006053771.tif 000011
【００２１】
ところで、上述のように、各演算増幅器の出力電圧には上限および下限がある。そこで、その上限値および下限値に対応する論理変数の値をそれぞれａおよび−ａと表すことにする。すなわち、ａ＝Ｖｄｄ−Ｖｗｐ＝−（Ｖｓｓ−Ｖｗｐ）である。ここで、ＶｄｄおよびＶｓｓは、それぞれ演算増幅器の電源端子２２２６，２２２８に与えられる電位を表している。
【００２２】
（９）式において次式の条件が成り立つとき、α＝−ａ、γ＝ａとなる。
【数１０】
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このとき、（３）式中の２番目の式から、次式が得られる。
【数１１】
2006053771.tif 000013
よって、演算増幅器２２ａ，２２ｂ，２２ｃの出力は、（１２）式で表される。この式からわかるように、入力電圧Ｖｘ，Ｖｙ，Ｖｚの値が相異なる場合（本例ではＶｘ＞Ｖｙ＞Ｖｚ）、入力用の３つの演算増幅器２２ａ，２２ｂ，２２ｃのうち２つは、中間値回路１の動作時に飽和状態となり、その一方（演算増幅器２２ｃ）は当該演算増幅器２２ｃの出力範囲の上限値に相当する電圧を出力し、他方（演算増幅器２２ａ）は当該演算増幅器２２ａの出力範囲の下限値に相当する電圧を出力する。また、飽和状態となる２つの演算増幅器２２ａ，２２ｃは、それぞれ入力電圧Ｖｘ，Ｖｙ，Ｖｚのうち最大および最小のものが入力される演算増幅器であることがわかる。また、飽和状態とならない残りの演算増幅器２２ｂは、入力電圧Ｖｙの反転を出力する。
【数１２】
2006053771.tif 000014
したがって、中間値回路１の出力Ａは次式で表され、中間値回路１は入力電圧の中で中間値に相当する電圧を出力することがわかる。
【数１３】
2006053771.tif 000015
【００２３】
図１に示す回路は、深い正帰還を有しており、それゆえ安定状態をとる必要があることがわかる。そのような状態における演算増幅器２２ａ，２２ｂ，２２ｃの出力の組み合わせとしては、下表に示す６つが考えられる。何れの組み合わせにおいても、演算増幅器２２ａ，２２ｂ，２２ｃのうち１つが上限側に飽和し、もう１つが下限側に飽和している。
【表１】
2006053771.tif 000016
【００２４】
図３は、中間値回路１を用いた耐故障性回路の一例を示す回路構成図である。耐故障性回路６は、中間値回路１を含んで構成された３チャネル（３入力３出力）の回路であり、入力端子１０ａ，１０ｂ，１０ｃ、処理回路部４０、ならびに第１の出力端子３０ａ、第２の出力端子３０ｂおよび第３の出力端子３０ｃを備えている。耐故障性回路６においては、中間値回路１が復旧機関（restoring organ）として用いられている。この耐故障性回路６は、後述するように、入力電圧Ｖｘ，Ｖｙ，Ｖｚの何れかが異常な値となった場合であっても、中間値回路１の働きにより、出力端子３０ａ，３０ｂ，３０ｃから正常な値を出力することができる。
【００２５】
処理回路部４０は、入力段に設けられた演算増幅器２２ａ，２２ｂ，２２ｃ、ならびに出力段に設けられた演算増幅器２４ａ，２４ｂ，２４ｃを含んでいる。演算増幅器２２ａ，２２ｂ，２２ｃそれぞれの構成、および互いの接続関係は、図１に示したものと同様である。また、演算増幅器２４ａ，２４ｂ，２４ｃの各々は、図１の演算増幅器２４と同様の構成をしており、演算増幅器２２ａ，２２ｂ，２２ｃそれぞれからの出力電圧Ｖα，Ｖβ，Ｖγを入力する。これらの演算増幅器２４ａ，２４ｂ，２４ｃの出力端はそれぞれ上述の出力端子３０ａ，３０ｂ，３０ｃに接続されている。換言すれば、出力端子３０ａ，３０ｂ，３０ｃは、中間値回路１に設けられた３系統の冗長信号線のそれぞれに接続されている。それぞれの出力端子３０ａ，３０ｂ，３０ｃから出力される電圧ＶＡ，ＶＢ，ＶＣは、何れも入力電圧Ｖｘ，Ｖｙ，Ｖｚの中間値に相当する電圧となる。すなわち、出力端子３０ａ，３０ｂ，３０ｃは、入力電圧Ｖｘ，Ｖｙ，Ｖｚの中間値に相当する電圧を並行して出力する。
【００２６】
耐故障性回路６の動作を検証すべく、ＳＰＩＣＥシミュレーションを実行した。シミュレーションに用いた回路の具体的な構成は、図４に示すとおりである。Ｖｄｄ＝３．５Ｖ、Ｖｓｓ＝０Ｖとした。なお、図４においては、演算増幅器の保護のため各帰還抵抗に対して容量素子が並列接続されているが、このような容量素子を設けることは必須ではない。
【００２７】
図５および図６は、当該シミュレーションにおける入力電圧および出力電圧の変化をそれぞれ示している。これらのグラフにおいて、横軸は時間を、縦軸は電圧を表している。図５においては、それぞれ入力電圧Ｖｘ，Ｖｙ，Ｖｚの時間変化に対応する３本の線が描かれている。また、図６においては、出力電圧ＶＡの時間変化に対応する線が描かれている。これらのグラフからわかるように、耐故障性回路６（および中間値回路１）は、入力電圧の中間値に相当する電圧を精度良く出力する。なお、図６においては、出力電圧ＶＡの時間変化のみを示したが、出力電圧ＶＢ，ＶＣについても結果は同様であった。
【００２８】
続いて、中間値回路１および耐故障性回路６の効果を説明する。中間値回路１においては、演算増幅器２２ａ，２２ｂ，２２ｃ，２４を用いて処理回路部２０が構成されているため、上述した従来の中間値回路とは異なり、電圧降下に起因する精度の低下を抑えることができる。
【００２９】
特許文献１に記載のものを含めて従来の中間値回路の機構は、概括的に言うと、入力端子から出力端子に至る経路中に設けられたスイッチング素子の開閉により、中間値に相当する入力電圧が印加された入力端子と出力端子との間を導通させ、その入力電圧が出力端子に現れるようにするというものである。それゆえ、出力電圧は、スイッチング素子における電圧降下の影響から免れることができず、精度が低くなってしまう。なお、上記経路中にスイッチング素子が複数ある場合、それらの素子での電圧降下が互いに打ち消しあう方向に作用することも考えられる。しかし、各素子での電圧降下は互いに等しいとは限らないため、やはりこの場合も出力電圧の精度は低くなってしまう。
【００３０】
これに対して、中間値回路１は、入力電圧に演算増幅器による演算を施し、その演算の結果として入力電圧の中間値を出力している。このように、中間値回路１は、言わば中間値の再構成演算を行うものであり、従来とは全く異なる機構を有する。したがって、中間値回路１は、電圧降下の影響から原理的に免れることができ、それゆえ入力電圧の中間値を高精度で出力することができる。
【００３１】
また、特許文献１の中間値回路においては、さらに悪いことに、電圧に関する動作範囲が小さいという問題もある。すなわち、最大値回路は、入力電圧がトランジスタのしきい値電圧Ｖｔｈよりも大きくないと動作せず、最小値回路は、入力電圧が（Ｖｃｃ−Ｖｔｈ）よりも小さくないと動作しないため、同文献の中間値回路の実質的な動作範囲は、Ｖｔｈから（Ｖｃｃ−Ｖｔｈ）までの範囲に限られる（Ｖｃｃ：上記最大値回路および最小値回路における電源電圧）。もし、動作範囲を広げようとすれば、電源電圧Ｖｃｃを高くしなければならず、それに伴い消費電力も高くなってしまう。これに対して、中間値回路１においては、ＶｓｓからＶｄｄまでの範囲で動作可能なため、低い消費電力で広い動作範囲を確保することができる。
【００３２】
中間値回路１においては、演算増幅器２２ａ，２２ｂ，２２ｃ，２４として、図２に示すプッシュプルＣＭＯＳ演算増幅器が用いられている。このため、簡略な構成で、高精度な中間値回路１が実現されている。
【００３３】
また、処理回路部２０は、演算増幅器２２ａ，２２ｂ，２２ｃのそれぞれに、他の２つの演算増幅器２２ａ，２２ｂ，２２ｃから出力される電圧が入力されるように構成されているため、中間値回路１には正帰還が生じる。したがって、入力電圧Ｖｘ，Ｖｙ，Ｖｚの値が相異なる場合に、演算増幅器２２ａ，２２ｂ，２２ｃのうち最小の入力電圧が入力されるものが上限側に飽和し、最大の入力電圧が入力されるものが下限側に飽和し、中間の入力電圧が入力されるものがその入力電圧の反転を出力するという動作特性が得られる。これにより、演算増幅器２２ａ，２２ｂ，２２ｃからの出力α，β，γに加算演算を施したときに、飽和状態にある２つの演算増幅器からの出力が互いに打ち消し合うことになる。したがって、上記構成によれば、入力電圧の中間値に相当する電圧を容易に生成することができる。
【００３４】
処理回路部２０は、演算増幅器２４を含んでいる。この演算増幅器２４により、演算増幅器２２ａ，２２ｂ，２２ｃからの出力α，β，γに加算演算を施すことができる。
【００３５】
処理回路部２０に含まれる演算増幅器の数は、処理回路部２０の入力段に設けられた３つの演算増幅器２２ａ，２２ｂ，２２ｃと、処理回路部２０の出力段に設けられた１つの演算増幅器２４とのわずか４つである。したがって、高精度の中間値回路が簡略な回路構成で実現されている。しかも、これらの演算増幅器２２ａ，２２ｂ，２２ｃ，２４として同一の構成のものを用いることにより、中間値回路１の製造を容易にしている。
【００３６】
さらに、中間値回路１は、ソフトウエア処理を必要とせず、ハードウエア処理によって入力電圧の中間値に相当する電圧を出力する。このため、中間値回路１は、極めて高い動作速度を有する。また、中間値回路１は、ソフトウエアバグに起因する誤動作等の恐れがなく、したがって信頼性および安全性に優れている。
【００３７】
また、中間値回路１は、デジタル信号および多値信号のみならず、アナログ信号をも処理可能であるため、広範なアプリケーションにおいて高い有用性を発揮することができる。例えば、中間値回路１は、上述した耐故障性回路の他、画像処理における中間値フィルタにも好適に適用することができる。アナログ信号を扱う場合には特に高い精度が要求されるところ、中間値回路１は、この要求に充分に応えることができる。
【００３８】
耐故障性回路６は、上述の中間値回路１を含んで構成されているので、各出力端子３０ａ，３０ｂ，３０ｃから入力電圧の中間値に相当する電圧を高精度で出力することができる。耐故障性回路６は、機能的には、入力端子１０ａから出力端子３０ａに至る第１の信号線と、入力端子１０ｂから出力端子３０ｂに至る第２の信号線と、入力端子１０ｃから出力端子３０ｃに至る第３の信号線とを備えているものとみなすことができる。この耐故障性回路６は、例えば、複数の信号線が冗長に並列配置された装置またはシステムに組み込まれる。かかる装置等においては、例えば、ある特定の信号線（主信号線）のみが有効に利用され、残りの信号線は予備の信号線（副信号線）とされる。そして、その主信号線に異常が生じた場合、信号線の切替えが行われ、副信号線が有効に利用されるようになる。
【００３９】
かかる装置において、耐故障性回路６の第１の信号線が主信号線の一部を構成し、第２および第３の信号線が２本の副信号線それぞれの一部を構成するようにすれば、耐故障性回路６の上流側で主信号線に異常が生じた場合、すなわち入力電圧Ｖｘが異常な値となった場合であっても、出力端子３０ａから出力される電圧は入力電圧Ｖｘ，Ｖｙ，Ｖｚの中間値（この場合ＶｙまたはＶｚ）であるので、耐故障性回路６の下流側では主信号線の上記異常が現れない。したがって、耐故障性回路６が組み込まれた装置等においては、耐故障性回路６により異常信号が自動的に復旧されることとなり、信号線の切替えを行うまでもなく、耐故障性が実現される。ここで、耐故障性とは、装置等の一部が故障した場合であっても、装置等の全体としては、見かけ上その故障の影響が現れず、正常な動作が維持される性質を言う。
【００４０】
また、各出力端子３０ａ，３０ｂ，３０ｃにそれぞれ別個に演算増幅器２４ａ，２４ｂ，２４ｃが設けられている。このため、演算増幅器２４ａ，２４ｂ，２４ｃの全てが故障しない限り、耐故障性回路６は、正常な電圧信号を維持することができる。ただし、出力段に演算増幅器を３つ設けることは必須ではない。例えば、演算増幅器を１つだけ設けて、その出力が各出力端子３０ａ，３０ｂ，３０ｃに入力される構成としてもよい。
【００４１】
さらに、耐故障性回路６においては、後述するように、入力段を構成する演算増幅器２２ａ，２２ｂ，２２ｃの何れかが故障した場合であっても、正常な出力を維持することができる。
【００４２】
耐故障性回路６に設けられた演算増幅器の数は、１チャネルにつきわずか２個である。したがって、簡略な回路構成で、高精度な多チャネル（ここでは３チャネル）の耐故障性回路が実現されている。
【００４３】
（第２実施形態）
図７は、本発明による中間値回路の第２実施形態を示す回路構成図である。中間値回路２は、入力端子１０ａ，１０ｂ，１０ｃ、処理回路部５０、および出力端子３０を備えている。入力端子１０ａ，１０ｂ，１０ｃおよび出力端子３０は、図１におけるものと同様である。
【００４４】
処理回路部５０は、入力端子１０ａ，１０ｂ，１０ｃからそれぞれ入力された入力電圧Ｖｘ，Ｖｙ，Ｖｚを処理し、これらの入力電圧の中で中間値に相当する電圧を生成する。この処理回路部５０の入力段には、演算増幅器２２ａ，２２ｂおよびインバータ２８が設けられている。これらは、各入力端子１０ａ，１０ｂ，１０ｃから出力端子３０に至る経路中に設けられており、それぞれ入力電圧Ｖｘ，Ｖｙ，Ｖｚが直接に入力される。演算増幅器２２ａ，２２ｂの構成は、図１におけるものと同様である。また、処理回路部５０は、演算増幅器２２ａ，２２ｂのそれぞれに、他方の演算増幅器２２ａ，２２ｂから出力される電圧Ｖα，Ｖβが入力されるように構成されている。これにより、中間値回路２（具体的には、演算増幅器２２ａ，２２ｂ）内に正帰還が生じる。
【００４５】
インバータ２８は、入力される電圧Ｖｚの反転（＝Ｖｄｄ＋Ｖｓｓ−Ｖｚ）を出力する。図８は、インバータ２８の回路構成の一例を示している。この回路は、図２において入力端子数を３つから１つにしたものに相当する。このインバータ２８の出力は、演算増幅器２２ａ，２２ｂにそれぞれ入力される。
【００４６】
また、処理回路部５０の出力段には、演算増幅器２４が設けられている。演算増幅器２４の構成は、図１におけるものと同様である。この演算増幅器２４は、演算増幅器２２ａ，２２ｂおよびインバータ２８のそれぞれから出力される電圧を入力し、入力電圧Ｖｘ，Ｖｙ，Ｖｚの中間値に相当する電圧を出力する。
【００４７】
次に、中間値回路２の動作を説明する。以下の説明では、インバータ２８の出力を論理変数でｂと表すことにする。すなわち、ｂ＝Ｖｗｐ−Ｖｚである。まず、線形的なアプローチにより、中間値回路２の静的な振舞いを考察する。中間値回路２中の抵抗が全て同じ抵抗値を持つ場合、演算増幅器２２ａ，２２ｂの出力について次式が得られる。
【数１４】
2006053771.tif 000017
この式から、α，βは次式で表される。
【数１５】
2006053771.tif 000018
【００４８】
ここで、ｋは充分に大きく、ｋ／（ｋ＋１）＝１とみなせるものとし、ｙ＝ｘ＋δ３、β＝α＋δ４と表すことにする。すると、（１５）式から、次式が得られる。
【数１６】
2006053771.tif 000019
よって、演算増幅器２４の出力Ａは、次式で表される。
【数１７】
2006053771.tif 000020
【００４９】
ところで、（１４）式において、下の式から上の式を引くと、次式が得られる。
【数１８】
2006053771.tif 000021
この式から、演算増幅器２２ａ，２２ｂのうち少なくとも一方は中間値回路２の動作時に飽和状態となり、中間値回路２は非線形であることがわかる。それゆえ、線形的なアプローチにより得られた上記結果は、予備的な考察として意味を持つにすぎない。
【００５０】
非線形回路としての中間値回路２の振舞いを考察する手法を探るべく、ＳＰＩＣＥシミュレーションを実行した。シミュレーションに用いた回路の具体的な構成は、図９に示すとおりである。ここでもＶｄｄ＝３．５Ｖ、Ｖｓｓ＝０Ｖとした。また、上記δ３＝０．３５Ｖとした。
【００５１】
図１０および図１１は、当該シミュレーションにおける入力電圧および出力電圧の変化をそれぞれ示している。図１０のグラフにおいて、横軸は時間を、縦軸は電圧を表している。同図には、それぞれ入力電圧Ｖｘ，Ｖｙの時間変化に対応する２本の線が描かれている。なお、Ｖｚは１．５Ｖで一定とした（すなわちｂ＝０．２５Ｖ）。また、図１１のグラフにおいて、横軸はＶｘを、縦軸は電圧を表している。同図には、出力電圧ＶＡの時間変化に対応する線が描かれている。同図には、ＶＡと共に、Ｖα，Ｖβ，Ｖｚのそれぞれに対応する線も描かれている。
【００５２】
図１１からわかるように、０≦Ｖｘ≦３．１５Ｖ（０．３５Ｖ≦Ｖｙ≦３．５Ｖ）の範囲における中間値回路２の振舞いは、以下の３つの領域に分けて考えることができる。
【００５３】
＜領域１＞  ０≦Ｖｘ≦１．１５Ｖ
この領域では、−１．７５Ｖ≦ｘ≦−０．６Ｖ、０．３５Ｖ≦Ｖｙ≦１．５Ｖ、−１．４Ｖ≦ｙ≦−０．２５Ｖとなる。このとき、ｘ＜ｙ≦−ｂである。演算増幅器２２ａが飽和状態にある場合、βおよびＡはそれぞれ次式で表される。
【数１９】
2006053771.tif 000022
ここで、この領域の上限（ｙ＝−ｂ＝−０．２５Ｖ）において、演算増幅器２２ｂが飽和状態に突入することに着目されたい（図１１参照）。
【００５４】
＜領域２＞  １．１５Ｖ≦Ｖｘ≦１．５Ｖ
この領域では、−０．６Ｖ≦ｘ≦−０．２５Ｖ、１．５Ｖ≦Ｖｙ≦１．８５Ｖ、−０．２５Ｖ≦ｙ≦０．１Ｖとなる。このとき、ｘ≦−ｂ≦ｙである。この領域においては、演算増幅器２２ａ，２２ｂの両方が飽和状態にあるので、Ａは次式で表される。
【数２０】
2006053771.tif 000023
【００５５】
＜領域３＞  １．５Ｖ≦Ｖｘ≦３．１５Ｖ
この領域では、−０．２５Ｖ≦ｘ≦１．４Ｖ、１．８５Ｖ≦Ｖｙ≦３．５Ｖ、０．１Ｖ≦ｙ≦１．７５Ｖとなる。このとき、−ｂ≦ｘ＜ｙである。演算増幅器２２ｂが飽和状態にある場合、αは次式で表される。
【数２１】
2006053771.tif 000024
この式から、０．１Ｖ≦α≦１．７５Ｖであり、演算増幅器２２ａは飽和しないことがわかる。また、Ａは次式で表される。
【数２２】
2006053771.tif 000025
【００５６】
上述の考察は、任意の値のｂについて成り立つ。このことを確かめるために、ｂ＝−１．７５Ｖ，０Ｖ，１．７５Ｖそれぞれの場合におけるＳＰＩＣＥシミュレーションを実行した。その結果を図１２に示す。同図中のＶＡ（low），ＶＡ（mid），ＶＡ（high）は、それぞれｂ＝−１．７５Ｖ，０Ｖ，１．７５Ｖの場合の出力電圧ＶＡを表している。同図および図１０からわかるように、ＶＡ（high）＝Ｖｘ、ＶＡ（low）＝Ｖｙである。また、上述の例（ｂ＝０．２５Ｖ）と同様、ＶＡ（mid）の値は、ｙ＝−ｂ（Ｖｙ＝Ｖｚ）においてＶｙからＶｚに変わり、−ｂ＝ｘ（Ｖｚ＝Ｖｘ）においてＶｚからＶｘに変わる。
【００５７】
続いて、中間値回路２の効果を説明する。中間値回路２においても、演算増幅器２２ａ，２２ｂ，２４を用いて処理回路部５０が構成されているため、高精度な中間値回路が実現されている。
【００５８】
図１の演算増幅器２２ｃに代えてインバータ２８を用いて処理回路部５０が構成されている。このため、一層簡略な構成で、高精度な中間値回路２が実現されている。
【００５９】
ところで、中間値回路２は、図１の中間値回路１において演算増幅器２２ｃが故障した場合に相当する。具体的には、中間値回路２は、図１３に示すように、演算増幅器２２ｃがその入力の値に関わらず論理変数でｂという値を出力する場合に相当する。上述の考察で示したように、かかる場合において、中間値回路の出力Ａは、ｘ≦Ａ≦ｙとなる（図１２等参照）。すなわち、出力Ａは、正常な演算増幅器２２ａ，２２ｂへの２つの入力ｘ，ｙによって上下限が規定される範囲内の値となる。したがって、上述した耐故障性回路６（図３参照）においては、入力段を構成する演算増幅器２２ａ，２２ｂ，２２ｃの何れかが故障した場合であっても、正常な出力が維持されることがわかる。
【００６０】
以上、本発明を実施の形態をもとに説明したが、さまざまな変形例が存在し、それらの変形例もまた本発明に含まれることは、当業者には理解されるところである。たとえば、実施の形態ではプッシュプルタイプの総和増幅器が利用されたが、これらはプッシュプルに限らず、差動タイプその他の増幅器であってもよい。また、実施の形態においては反転型の演算増幅器を用いたが、非反転型の演算増幅器を用いてもよい。
【００６１】
図２では、１０個のトランジスタが利用されたが、この数も当然いろいろと選択の余地がある。たとえば６個のトランジスタを用いてもよく、増幅率との関係で定めればよい。
【００６２】
図３では、図１に示す中間値回路を用いて耐故障性回路を構成する例を示したが、言うまでもなく図７に示す中間値回路を用いて耐故障性回路を構成してもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明による中間値回路の第１実施形態を示す回路構成図である。
【図２】図１の中間値回路において用いられる演算増幅器の一例を示す回路構成図である。
【図３】本発明による耐故障性回路の一実施形態を示す回路構成図である。
【図４】ＳＰＩＣＥシミュレーションに用いた回路を示す回路構成図である。
【図５】ＳＰＩＣＥシミュレーションにおける入力電圧の変化を示すグラフである。
【図６】ＳＰＩＣＥシミュレーションにおける出力電圧の変化を示すグラフである。
【図７】本発明による中間値回路の第２実施形態を示す回路構成図である。
【図８】図７の中間値回路において用いられるインバータの一例を示す回路構成図である。
【図９】ＳＰＩＣＥシミュレーションに用いた回路を示す回路構成図である。
【図１０】ＳＰＩＣＥシミュレーションにおける入力電圧の変化を示すグラフである。
【図１１】ＳＰＩＣＥシミュレーションにおける出力電圧の変化を示すグラフである。
【図１２】ＳＰＩＣＥシミュレーションの結果を示すグラフである。
【図１３】図１の中間値回路において１つの演算増幅器が故障した場合を説明するための図である。
【符号の説明】
【００６４】
１    中間値回路
２    中間値回路
６    耐故障性回路
１０ａ  第１の入力端子
１０ｂ  第２の入力端子
１０ｃ    第３の入力端子
２０    処理回路部
２２ａ  第１の演算増幅器
２２ｂ  第２の演算増幅器
２２ｃ    第３の演算増幅器
２４    出力用演算増幅器
２８    インバータ
３０    出力端子
３０ａ    第１の出力端子
３０ｂ    第２の出力端子
３０ｃ    第３の出力端子
４０    処理回路部
５０    処理回路部
２２２    増幅部
２２４    入力抵抗
２２６    帰還抵抗
２２２２  ＰＭＯＳトランジスタ
２２２４  ＮＭＯＳトランジスタ
２２２６  第１の電源端子
２２２８  第２の電源端子
【図１】
2006053771.tif 000026
【図２】
2006053771.tif 000027
【図３】
2006053771.tif 000028
【図４】
2006053771.tif 000029
【図５】
2006053771.tif 000030
【図６】
2006053771.tif 000031
【図７】
2006053771.tif 000032
【図８】
2006053771.tif 000033
【図９】
2006053771.tif 000034
【図１０】
2006053771.tif 000035
【図１１】
2006053771.tif 000036
【図１２】
2006053771.tif 000037
【図１３】
2006053771.tif 000038