(57)【要約】【課題】  多層回路基板及び実装方法に関し、基板の薄層化に伴って発生する基板反りを低減する。【解決手段】  素子実装基板部２の周囲に素子実装基板部２の多層配線を構成する少なくとも一層の配線層６，７の一部と同層で且つ配線層６，７と一体になった導電体ベタパターン３を設ける。【選択図】          図１
2006005043.tif 000002
【特許請求の範囲】
【請求項１】
素子実装基板部の周囲に前記素子実装基板部の多層配線を構成する少なくとも一層の配線層の一部と同層で且つ前記配線層と一体になった導電体ベタパターンを設けたことを特徴とする多層回路基板。
【請求項２】
前記導電体ベタパターンが、導電体ベタパターンと一体になったブリッジ部を介して前記配線層の一部と接続していることを特徴とする請求項１記載の多層回路基板。
【請求項３】
上記導電体ベタパターンを、多層配線構造の積層方向に対して対称的に設けたことを特徴とする請求項１または２に記載の多層回路基板。
【請求項４】
上記導電体ベタパターンを、上記素子実装基板部の多層配線のパターン密度を相殺するように前記素子実装基板部の周囲に不均一パターンとして設けたことを特徴とする請求項１乃至３のいずれか１項に記載の多層回路基板。
【請求項５】
請求項１乃至４のいずれか１項に記載の多層回路基板の素子実装基板部に素子を実装したのち、前記素子実装基板部を周囲から切り離すことを特徴とする実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多層回路基板及び実装方法に関するものであり、特に、基板製造段階で発生する薄層化に伴う基板の反り或いは素子実装に伴う熱処理による基板の反りを低減するための構成に特徴のある多層回路基板及び実装方法に関するものである。
【背景技術】
【０００２】
近年、基板に実装する電子部品の高集積化或いは高密度化に伴って、実装基板に設ける配線も高密度化する必要があり、このような配線の高密度化に対応するためにビルドアップ基板が開発されている（例えば、特許文献１或いは特許文献２参照）。
【０００３】
ここで、図１２及び図１３を参照して、従来のビルドアップ基板の製造工程の一例を説明する。
図１２参照  
図１２は、従来のビルドアップ基板の製造工程のフロー図であり、まず、
ａ．複数の多層回路基板を形成するためのＢＴレジン等からなるコア基板を投入し、次いで、
ｂ．コア基板にスルービアを形成したのち、コア基板の両面に所定の第１配線パターン（Ｌ3 ，Ｌ4 ）を形成する。次いで、
ｃ．両面に第１絶縁層を形成したのち、所定のビア（Ｖ3 ，Ｖ4 ）を形成する。次いで、ｄ．第１絶縁層上に第２配線パターン（Ｌ2 ，Ｌ5 ）を形成し、次いで、
ｅ．両面に第２絶縁層を形成したのち、所定のビア（Ｖ2 ，Ｖ5 ）を形成する。次いで、ｆ．第２絶縁層上に第３配線パターン（Ｌ1 ，Ｌ6 ）を形成する。
なお、この場合の第１配線パターン（Ｌ3 ，Ｌ4 ）及び第３配線パターン（Ｌ1 ，Ｌ6 ）は例えば信号配線であり、第２配線パターン（Ｌ2 ，Ｌ5 ）は電源配線及びＧＮＤ配線である。
【０００４】
次いで、
ｇ．第３配線パターン（Ｌ1 ，Ｌ6 ）の周囲にソルダレジストを形成したのち、
ｈ．第３配線パターン（Ｌ1 ，Ｌ6 ）の表面に金メッキを施す。次いで、
ｉ．製品番号等を刻印したのち、
ｊ．金メッキを施した第３配線パターン（Ｌ1 ，Ｌ6 ）の表面に電子部品チップを接続するためのプレソルダ層を形成する。
【０００５】
次いで、
ｋ．形成したビルドアップ基板の反り等の外観検査及び断線・短絡等の電気的特定の検査を行ったのち、
ｌ．ビルドアップ基板を個々の多層回路基板に個片切断し、
ｍ．ユーザに基板出荷する。
【０００６】
図１３参照  
図１３は、このようにして形成した多層回路基板の概略的断面図であり、コア基板７１の両側にビルドアップ層７２〜７５が形成された構造となっている。
この場合のビルドアップ層７２は、例えば、ビアＶ3 を設けた第１絶縁層及び第２配線パターンＬ2 からなり、ビルドアップ層７４は、例えば、ビアＶ2 を設けた第２絶縁層及び第３配線パターンＬ1 からなる。
【０００７】
次いで、ユーザは、
ｎ．入手した多層回路基板を反り抑制治具で押さえ込んだ状態で、
ｏ．多層回路基板上に、工程ｊで形成したプレソルダ層を利用して半導体集積回路装置等の電子部品チップを搭載・実装する。
【０００８】
しかし、電子デバイスの高速化に伴って配線長が無視できなくなり、それによって、コア基板の厚さが問題となるため、次期多層回路基板としてはコアを用いないコアレス基板が提案されている（例えば、特許文献３参照）。
【０００９】
図１４参照  
図１４は、従来のコアレス基板の概略的断面図であり、配線層及び接続ビアを伴うビルドアップ層８１〜８５が順次積層された多層薄膜構造となっている。
【００１０】
このようなビルドアップ工法を用いた多層回路基板は半導体技術を用いて配線パターンを形成することができるので、配線パターンの高密度化が可能になり、特に、コアレス基板の場合には、薄層化に伴って配線長の短縮が可能になるため高速化に対する対応が可能になる。
【特許文献１】特開平１１−２３３９３７号公報
【特許文献２】特開平１１−２８９０２５号公報
【特許文献３】特開２００２−０２６１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、上述のようにコアレス基板の場合、或いは、多層回路基板におけるコア基板をより薄くした場合には、基板製造段階で反りが発生するという問題があり、このような基板の反りによって電子部品チップの搭載が困難となるという問題がある。
【００１２】
また、従来の実装工程のように、反りを防止するため反り抑制治具を用いると温度サイクルによるＣ４部のはんだに発生する応力とひずみが問題となる。
【００１３】
したがって、本発明は、基板の薄層化に伴って発生する基板反りを低減することを目的とする。
【課題を解決するための手段】
【００１４】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、多層回路基板において、素子実装基板部２の周囲に素子実装基板部２の多層配線を構成する少なくとも一層の配線層６，７の一部と同層で且つ配線層６，７と一体になった導電体ベタパターン３を設けたことを特徴とする。
【００１５】
このように、最終実装状態では除去する導電体ベタパターン３を素子実装基板部２の周囲に設けることによって、導電体ベタパターン３の剛性によって素子実装基板部２の基板反りを抑制することができる。
【００１６】
この場合、導電体ベタパターン３と配線層６，７の一部とを導電体ベタパターン３と一体になったブリッジ部４で接続することが望ましく、素子５の実装後に導電体ベタパターン３を除去する際にはブリッジ部４のみを切断すれば良く、実装した素子に応力を与えることなく導電体ベタパターン３を除去することが可能になる。
【００１７】
この場合の導電体ベタパターン３は、全ての配線層６，７と同層に設けても良いし、その内の一層の配線層６，７のみでも良いが、多層配線構造の積層方向に対して対称的に設けることが望ましい。
【００１８】
また、導電体ベタパターン３となる配線層６，７としては、内部配線パターンがベタ状パターンとなっている電源配線及び接地配線、或いは、電源配線または接地配線のいずれか一方のどちらかを用いることが望ましく、それによって、導電体ベタパターン３の剛性による抑制効果を素子実装基板部２に効率的に伝達することができる。
【００１９】
また、導電体ベタパターン３は、素子実装基板部２の多層配線のパターン密度を相殺するように素子実装基板部２の周囲に不均一パターンとして設けても良く、それによって、素子実装基板部の反りを効果的に抑制することができる。
【００２０】
この場合の導電体ベタパターンは、素子実装基板部２の周囲に部分的に設けるようにしても良いし、或いは、素子実装基板部２の全周囲に幅が不均一になるように設けても良いものである。
【００２１】
また、上述の多層回路基板１の素子実装基板部２に素子５を実装する場合には、素子実装基板部２に素子５を実装したのち、ブリッジ部４を切断する等の方法で素子実装基板部２を周囲から切り離すことによって、実装工程における熱歪みの影響による反りを問題にすることなく実装が可能になる。
【発明の効果】
【００２２】
本発明によれば、実装基板部の周囲に導電体ベタパターンを形成しているので、基板製造段階で発生する反りを抑制できるとともに、チップ搭載後にベタパターン部分を切り取ることにより最終的に実装構造は同じでありながら実装工程における基板反りを抑制することができる。
【発明を実施するための最良の形態】
【００２３】
本発明は、最終実装工程後に実在する素子実装基板部の周囲に銅箔ベタパターンを設け、この銅箔ベタパターンと素子実装基板部とを配線パターンに接続する導体からなるブリッジで接続し、この状態で素子を実装したのち、ブリッジを素子実装基板部から切り離すものである。
【実施例１】
【００２４】
ここで、図２乃至図５を参照して、本発明の実施例１のコアレス基板の製造工程を説明するが、配線パターン及びビア等の製造工程としては半導体製造工程に用いられている微細加工技術を応用する。
図２参照  
図２は、本発明の実施例１のコアレス基板の製造工程のフロー図であり、まず、
ａ．下地となるベース基板を投入し、次いで、
ｂ．信号配線となるＣｕからなる第１配線パターン（Ｓ1 ）を形成するが、この時、ベース基板の周辺部にＣｕベタパターンを設けるとともに、Ｃｕベタパターンと第１配線パターン（Ｓ1 ）を設けた素子実装基板部とを接続するＣｕブリッジを同時に形成する。
【００２５】
次いで、
ｃ．全面にポリイミド樹脂からなる第１絶縁層を形成したのち、所定の位置にビアホールを形成し、このビアホールをＣｕで充填することによってビア（Ｖ1 ）を形成し、次いで、
ｄ．第１絶縁層上にＧＮＤ配線となるＣｕからなる第２配線パターン（Ｇ）を形成するが、この場合も、ベース基板の周辺部にＣｕベタパターンを設けるとともに、Ｃｕベタパターンと第２配線パターン（Ｇ）を設けた素子実装基板部とを接続するＣｕブリッジを先に形成したＣｕブリッジと投影的に重なるように同時に形成する。
【００２６】
次いで、
ｅ．全面にポリイミド樹脂からなる第２絶縁層を形成したのち、所定の位置にビアホールを形成し、このビアホールをＣｕで充填することによってビア（Ｖ2 ）を形成し、次いで、
ｆ．第２絶縁層上に信号配線となるＣｕからなる第３配線パターン（Ｓ2 ）を、工程ｄと同様に周辺部のＣｕベタパターン及び両者を接続するＣｕブリッジを同時に形成する。
【００２７】
次いで、
ｇ．全面にポリイミド樹脂からなる第３絶縁層を形成したのち、所定の位置にビアホールを形成し、このビアホールをＣｕで充填することによってビア（Ｖ3 ）を形成し、次いで、
ｈ．第３絶縁層上に電源配線となるＣｕからなる第４配線パターン（Ｖ）を、工程ｄと同様に周辺部のＣｕベタパターン及び両者を接続するＣｕブリッジを同時に形成する。
【００２８】
次いで、
ｉ．全面にポリイミド樹脂からなる第４絶縁層を形成したのち、所定の位置にビアホールを形成し、このビアホールをＣｕで充填することによってビア（Ｖ4 ）を形成し、次いで、
ｊ．第４絶縁層上に信号配線となるＣｕからなる第５配線パターン（Ｓ3 ）を、工程ｄと同様に周辺部のＣｕベタパターン及び両者を接続するＣｕブリッジを同時に形成する。
【００２９】
次いで、従来と同様に、ソルダレジストの形成、金メッキの形成、製品番号等の刻印、プレソルダ層の形成及びベース基板の剥離を行う。
【００３０】
次いで、
ｋ．形成したコアレス基板の反り等の外観検査及び断線・短絡等の電気的特定の検査を行ったのち、
ｌ．コアレス基板を個々の多層回路基板に個片切断し、
ｍ．ユーザに基板出荷する。
【００３１】
図３乃至図５参照  
図３は工程ｌの個片切断の状況の説明図であり、また、図４は、このようにして形成したコアレス基板の平面図であり、さらに、図５は、コアレス基板の概略的断面図である。  図に示すように、素子実装基板部２０は、ブリッジ部３０を介してベタパターン部４０と接続されている。
【００３２】
なお、素子実装基板部２０は、第１配線パターン（Ｓ1 ）２１、第１絶縁膜２２、第２配線パターン（Ｇ）２３、第２絶縁膜２４、第３配線パターン（Ｓ2 ）２５、第３絶縁膜２６、第４配線パターン（Ｖ）２７、第４絶縁膜２８、及び、第５配線パターン（Ｓ3 ）２９で構成される。
なお、各配線層を接続するビアは図示を省略する。
【００３３】
また、ブリッジ部３０は、第１Ｃｕブリッジ層３１、第１絶縁膜２２、第２Ｃｕブリッジ層３２、第２絶縁膜２４、第３Ｃｕブリッジ層３３、第３絶縁膜２６、第４Ｃｕブリッジ層３４、第４絶縁膜２８、及び、第５Ｃｕブリッジ層３５で構成される。
【００３４】
また、ベタパターン部４０は、第１Ｃｕベタパターン層４１、第１絶縁膜２２、第２Ｃｕベタパターン層４２、第２絶縁膜２４、第３Ｃｕベタパターン層４３、第３絶縁膜２６、第４Ｃｕベタパターン層４４、第４絶縁膜２８、及び、第５Ｃｕベタパターン層４５で構成される。
【００３５】
次いで、ユーザは、
ｎ．入手した多層回路基板上に、予め形成したプレソルダ層を利用して半導体集積回路装置等の電子部品チップを搭載・実装したのち、
ｏ．ブリッジ部を切断して、ベタパターン部を素子実装基板部から切り離すことによって実装工程が終了する。
【００３６】
次に、図６乃至図９を参照して、本発明の実施例１のコアレス基板の作用効果を説明する。
図６参照  
図６は、効果確認のために行ったシミュレーションに使用した本発明の解析モデルであり、上図は平面図であり、下図は断面図であり、ここでは、ポリイミド樹脂からなる厚さが６０μｍの第１絶縁層５１上に厚さが４０μｍのベタ状のＣｕ電源配線５２、ポリイミド樹脂からなる厚さが６０μｍの第２絶縁層５３、厚さが４０μｍのＣｕ信号配線５４、及び、ポリイミド樹脂からなる厚さが６０μｍの第３絶縁層５５の５層構造とし、周囲にＣｕベタパターン５６を設けるとともに、このＣｕベタパターン部５６をＣｕブリッジ部５７を介してＣｕ電源配線５２，Ｃｕ信号配線５４と接続した構成としている。
【００３７】
また、この５層構造の基板の中央にプレソルダ層に相当する厚さ１００μｍのハンダ５８を介して厚さが３００μｍのチップ５９を搭載したものとして解析を行った。
なお、図においては、図示を簡単にするために全体の１／４を示しており、断面図におけるＣｕ信号配線パターンの欠如部は空間としているが、実際の基板ではポリイミド樹脂で充填された構造となる。
【００３８】
図７参照  
図７は、比較のために行ったシミュレーションに使用した従来例の解析モデルであり、上図は平面図であり、下図は断面図であり、この場合も、ポリイミド樹脂からなる厚さが６０μｍの第１絶縁層６１上に厚さが４０μｍのベタ状のＣｕ電源配線６２、ポリイミド樹脂からなる厚さが６０μｍの第２絶縁層６３、厚さが４０μｍのＣｕ信号配線６４、及び、ポリイミド樹脂からなる厚さが６０μｍの第３絶縁層６５の５層構造とし、中央にプレソルダ層に相当する厚さ１００μｍのハンダ６６を介して厚さが３００μｍのチップ６７を搭載したものとして解析を行った。
なお、図７も、図示を簡単にするために全体の１／４を示している。
【００３９】
また、この場合のシミュレーションにおいて採用した各材料の物性値は表１に示す通りである。
【表１】
2006005043.tif 000003
【００４０】
図８参照  
図８は、これらのモデルについて、チップ搭載時のハンダ付け工程を想定して１５０℃→２２１℃の熱処理を行った場合の熱変形等による反りをシミュレーションした結果を示したものであり、上図は本発明の解析モデルを、また、下図は従来例の解析モデルを示している。
【００４１】
このシミュレーションの結果、従来例の解析モデルにおける反り量が０．３３４３５ｍｍであったのに対して、本発明の解析モデルにおける反り量は０．１５５７８ｍｍであり、反り量が約５３％減少していることが確認された。
【００４２】
この様に、本発明の実施例１においては、素子実装基板部をブリッジ部を介してベタパターン部で押さえつけているため、熱処理に伴う変形による反りを大幅に低減することができる。
また、製造工程において掛かるストレスに伴う変形による反りも低減することができる。
【００４３】
次に、図９を参照して、本発明の実施例２を説明するが、基本的構成は実施例１と同じであるので、断面図のみを示すが、この場合には断面図としては１／２を示す。
図９参照  
図９の上段図は、ベタパターン部４０を最上部の信号配線である第５配線パターン（Ｓ3 ）２９及び最下層の信号配線である第１配線パターン（Ｓ1 ）と接続する第５Ｃｕベタパターン層４５と第１Ｃｕベタパターン層４１で構成するとともに、ブリッジ部３０を第５Ｃｕブリッジ層３５と第１Ｃｕブリッジ層３１で構成したものである。
【００４４】
また、中段図は、ベタパターン部４０をＧＮＤ配線である第２配線パターン（Ｇ）２３と電源配線である第４配線パターン（Ｖ）２７と接続する第２Ｃｕベタパターン層４２と第４Ｃｕベタパターン層４４で構成するとともに、ブリッジ部３０を第２Ｃｕブリッジ層３２と第４Ｃｕブリッジ層３４で構成したものである。
【００４５】
さらに、下段図は、中央の信号配線である第３配線パターン（Ｓ2 ）２５と接続する第３Ｃｕベタパターン層４３で構成するとともに、ブリッジ部３０を第３Ｃｕブリッジ層３３で構成したものである。
【００４６】
このように、実施例２においては、ベタパターン層及びブリッジ層を選択的に設けることによって、基板の反りの剛性を最適な剛性に調整することが可能になる。
【００４７】
次に、図１０を参照して、本発明の実施例３を説明するが、基本的構成は実施例１と同じであるので、平面図のみを示す。
図１０参照  
図に示すように、第１乃至第３信号配線のパターンの偏りを相殺するために、配線パターンが密なパターン密集部７０に対して点対称になる位置に選択的にベタパターン部４０を設けたものである。
なお、この場合のベタパターン部４０を設ける位置は厳密な意味での点対称ではなく、また、その長さも配線パターン密度の偏りに応じて適宜設定するものである。
【００４８】
このように、実施例３においては、配線パターン密度の偏りに応じてベタパターン層４０及びブリッジ層３０を選択的に設けることによって、基板の反りの抑制を効果的に行うことができる。
【００４９】
次に、図１１を参照して、本発明の実施例４を説明するが、基本的構成は実施例１と同じであるので、平面図のみを示す。
図１１参照  
図に示すように、第１乃至第３信号配線のパターンの偏りを相殺するために、配線パターンが密なパターン密集部７０に対して点対称になる位置におけるベタパターン部４０の幅を選択的に太くしたものである。
この場合も、ベタパターン部４０を太くする位置は厳密な意味での点対称ではなく、また、その長さも配線パターン密度の偏りに応じて適宜設定するものである。
【００５０】
このように、実施例４においては、配線パターン密度の偏りに応じてベタパターンの幅を変化させているので、基板の反りの抑制を効果的に行うことができる。
【００５１】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、各実施例に記載した基板のサイズ、各層の厚さ、或いは、層数、ブリッジの数等は適宜変更されるものである。
【００５２】
また、上記の実施例２においては、ベタパターン部及びブリッジ部を上下対称的に設けているが、非対称に設けても良いものであり、さらには、一層のみに設けても良いものである。
【００５３】
また、上記の各実施例１においては、素子実装基板部とベタパターン部とをブリッジ部で接続しているが、ブリッジ部は必ずしも必要がないものであり、素子実装基板部とベタパターン部とが直接接続するように形成しても良いものである。
但し、切断工程に時間がかかる等の欠点がある。
【００５４】
また、上記の各実施例においては、ブリッジ部を各配線層の形成工程において、既にブリッジ状としているが、積層工程においてはベタパターン部と同様にベタ状に形成し、全ての積層工程が終了してからベタ状部を型抜きすることによってブリッジ部を形成しても良いものである。
【００５５】
また、上記の各実施例においては、配線層をＣｕで形成し、絶縁層をポリイミドで形成しているが、これらの材料に限られるものではなく、配線層はＡｇ或いはＡｌ等の他の良導電体を用いても良いものであり、また、絶縁層もエポキシ樹脂等の他の絶縁材料を用いても良いものである。
【００５６】
また、上記の各実施例においては、各配線層をエッチングによりパターニングすることを前提としているが、メッキフレームパターンを利用して電解メッキ法或いは無電解メッキ法によって形成しても良いものである。
【００５７】
また、上記の各実施例においては、ベース基板を用いてその上に順次積層していくコアレスビルドアップ法として説明しているが、必ずしもコアレスビルドアップ法に限られるものではなく、同じようにコアレス基板を形成する場合にも、内側に大きな開口部を有するベース基板の一方の面にポリイミド樹脂等からなる絶縁薄膜を設け、これをコア層の代わりとして用いて、従来例と同様にビルドアップ工程を採用してコアレス基板を形成しても良いものである。
【００５８】
また、本発明はコアレス基板に限られるものではなく、コア基板を用いたビルドアップ基板にも適用されるものであり、特に、コア基板を薄くした場合に有効な手法となる。
【００５９】
ここで、再び、図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  素子実装基板部２の周囲に前記素子実装基板部２の多層配線を構成する少なくとも一層の配線層６，７の一部と同層で且つ前記配線層６，７と一体になった導電体ベタパターン３を設けたことを特徴とする多層回路基板。
（付記２）  前記導電体ベタパターン３が、導電体ベタパターン３と一体になったブリッジ部４を介して前記配線層６，７の一部と接続していることを特徴とする付記１記載の多層回路基板。
（付記３）  上記導電体ベタパターン３を、多層配線構造の積層方向に対して対称的に設けたことを特徴とする付記１または２に記載の多層回路基板。
（付記４）  上記導電体ベタパターン３となる配線層６，７が、電源配線及び接地配線、或いは、電源配線または接地配線のいずれか一方のどちらかであることを特徴とする付記１乃至３のいずれか１に記載の多層回路基板。
（付記５）  上記導電体ベタパターン３を、上記素子実装基板部２の多層配線のパターン密度を相殺するように前記素子実装基板部２の周囲に不均一パターンとして設けたことを特徴とする付記１乃至４のいずれか１に記載の多層回路基板。
（付記６）  上記導電体ベタパターン３を、上記素子実装基板部２の周囲に部分的に設けたことを特徴とする付記５記載の多層回路基板。
（付記７）  上記導電体ベタパターン３を、上記素子実装基板部２の全周囲に設けるとともに、前記導電体ベタパターン３の幅を不均一にしたことを特徴とする付記５記載の多層回路基板。
（付記８）  付記１乃至７のいずれか１に記載の多層回路基板１の素子実装基板部２に素子５を実装したのち、前記素子実装基板部２を周囲から切り離すことを特徴とする実装方法。
【産業上の利用可能性】
【００６０】
本発明の活用例としては、多層配線フレキシブル基板が典型的なものであるが、インターポーザ等の他の実装基板等にも適用されるものである。
【図面の簡単な説明】
【００６１】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のコアレス基板の製造工程のフロー図である。
【図３】工程ｌの個片切断の状況の説明図である。
【図４】本発明の実施例１のコアレス基板の平面図である。
【図５】本発明の実施例１のコアレス基板の概略的断面図である。
【図６】シミュレーションに使用した本発明の解析モデルである。
【図７】シミュレーションに使用した従来例の解析モデルである。
【図８】熱処理を行った場合の熱変形等による反りのシミュレーション結果の説明図である。
【図９】本発明の実施例２のコアレス基板の概略的断面図である。
【図１０】本発明の実施例３のコアレス基板の平面図である。
【図１１】本発明の実施例４のコアレス基板の平面図である。
【図１２】従来のビルドアップ基板の製造工程のフロー図である。
【図１３】従来の多層回路基板の概略的断面図である。
【図１４】従来のコアレス基板の概略的断面図である。
【符号の説明】
【００６２】
１  多層回路基板
２  素子実装基板部
３  導電体ベタパターン
４  ブリッジ部
５  素子
６  配線層
７  配線層
２０  素子実装基板部
２１  第１配線パターン（Ｓ1 ）
２２  第１絶縁膜
２３  第２配線パターン（Ｇ）
２４  第２絶縁膜
２５  第３配線パターン（Ｓ2 ）
２６  第３絶縁膜
２７  第４配線パターン（Ｖ）
２８  第４絶縁膜
２９  第５配線パターン（Ｓ3 ）
３０  ブリッジ部
３１  第１Ｃｕブリッジ層
３２  第２Ｃｕブリッジ層
３３  第３Ｃｕブリッジ層
３４  第４Ｃｕブリッジ層
３５  第５Ｃｕブリッジ層
４０  ベタパターン部
４１  第１Ｃｕベタパターン層
４２  第２Ｃｕベタパターン層
４３  第３Ｃｕベタパターン層
４４  第４Ｃｕベタパターン層
４５  第５Ｃｕベタパターン層
５０  素子実装基板部
５１  第１絶縁層
５２  Ｃｕ電源配線
５３  第２絶縁層
５４  Ｃｕ信号配線
５５  第３絶縁層
５６  Ｃｕベタパターン部                                                        ５７  Ｃｕブリッジ部                                                            ５８  ハンダ
５９  チップ
６０  素子実装基板部
６１  第１絶縁層
６２  Ｃｕ電源配線
６３  第２絶縁層
６４  Ｃｕ信号配線
６５  第３絶縁層
６６  ハンダ
６７  チップ
７０  パターン密集部
７１  コア基板
７２  ビルドアップ層
７３  ビルドアップ層
７４  ビルドアップ層
７５  ビルドアップ層
８１  ビルドアップ層
８２  ビルドアップ層
８３  ビルドアップ層
８４  ビルドアップ層
８５  ビルドアップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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