(57)【要約】【課題】  誤動作耐性を向上させ、ひいては書き換え耐性を向上することのできる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】  本発明のフラッシュメモリは、主表面を有する半導体基板２と、ビット線ＢＬ1と、半導体基板２の主表面上に形成された積層ゲート電極ＳＧ1，ＳＧ2と、積層ゲート電極ＳＧ1と積層ゲート電極ＳＧ2との間の半導体基板２の主表面に形成されたソース３ｂと、積層ゲート電極ＳＧ1を間に挟んでソース３ｂの反対側の半導体基板２の主表面に形成されたドレイン３ａと、積層ゲート電極ＳＧ2を間に挟んでソース３ｂの反対側の半導体基板２の主表面に形成されたドレイン３ｃとを備えている。ドレイン３ａとドレイン３ｃとが共に同一のビット線ＢＬ1に電気的に接続されている。さらに、積層ゲート電極ＳＧ1と積層ゲート電極ＳＧ2との間に形成され、かつ一定電位に固定されたシールド導電層１を備えている。【選択図】        図２
2006114617.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
ビット線と、
前記主表面上に形成された第１および第２積層ゲート電極と、
前記第１積層ゲート電極と前記第２積層ゲート電極との間の前記主表面に形成されたソース領域と、
前記第１積層ゲート電極を間に挟んで前記ソース領域の反対側の前記主表面に形成された第１ドレイン領域と、
前記第２積層ゲート電極を間に挟んで前記ソース領域の反対側の前記主表面に形成された第２ドレイン領域とを備え、
前記第１ドレイン領域と前記第２ドレイン領域とが共に同一の前記ビット線に電気的に接続され、
前記第１積層ゲート電極と前記第２積層ゲート電極との間に形成され、かつ一定電位に固定されたシールド導電層をさらに備える、不揮発性半導体記憶装置。
【請求項２】
前記シールド導電層上に形成され、第１および第２の孔を有する第１絶縁層と、
前記第１および前記第２の孔の各々の内壁面に沿って形成された第２絶縁層と、
前記第１および前記第２の孔の各々の内部に形成され、前記第１ドレイン領域および前記第２ドレイン領域の各々と、前記ビット線とを電気的に接続するための導電層とをさらに備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
主表面を有する半導体基板と、
前記主表面上に形成された第１および第２積層ゲート電極と、
前記第１積層ゲート電極と前記第２積層ゲート電極との間の前記主表面に反転層を形成するためのアシストゲート電極と、
前記第１積層ゲート電極と前記第２積層ゲート電極との間に形成され、かつ一定電位に固定されたシールド導電層とを備える、不揮発性半導体記憶装置。
【請求項４】
前記反転層はソース領域またはドレイン領域のうち少なくともいずれか一方である、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記シールド導電層は負の電位に固定される、請求項３または４に記載の不揮発性半導体記憶装置。
【請求項６】
前記シールド導電層が前記第１積層ゲート電極および前記第２積層ゲート電極を覆うように形成されている、請求項１〜５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
主表面を有する半導体基板と、ビット線と、第１および第２積層ゲート電極と、前記第１積層ゲート電極と前記第２積層ゲート電極との間の前記主表面に形成されたソース領域と、前記第１積層ゲート電極を間に挟んで前記ソース領域の反対側の前記主表面に形成された第１ドレイン領域と、前記第２積層ゲート電極を間に挟んで前記ソース領域の反対側の前記主表面に形成された第２ドレイン領域とを備える不揮発性半導体記憶装置の製造方法であって、
前記主表面上に前記第１および前記第２積層ゲート電極を形成する工程と、
前記第１および前記第２積層ゲート電極をマスクとして、前記ソース領域、前記第１ドレイン領域、および前記第２ドレイン領域の各々を前記主表面に形成する工程と、
前記第１積層ゲート電極と前記第２積層ゲート電極との間に一定電位に固定されるシールド導電層を形成する工程と、
前記シールド導電層の上に第１絶縁層を形成する工程と、
前記第１ドレイン領域に達する第１の孔と、前記第２ドレイン領域に達する第２の孔とを前記第１絶縁層に形成する工程と、
前記第１および前記第２の孔の各々の内部に露出した前記シールド導電層の端部に第２絶縁層を形成する工程と、
前記第１および前記第２の孔の各々の内部に導電層を形成する工程と、
前記第１および前記第２ドレイン領域の各々と電気的に接続するように前記第１絶縁層上に前記ビット線を形成する工程とを備える、不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第２絶縁層を形成する工程は、前記第１および前記第２の孔の各々の内壁面に沿って前記第２絶縁層を形成する工程を含む、請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
主表面を有する半導体基板と、第１および第２積層ゲート電極と、前記主表面に反転層を形成するためのアシストゲート電極とを備える不揮発性半導体記憶装置の製造方法であって、
前記主表面上に前記第１および前記第２積層ゲート電極を形成する工程と、
前記第１積層ゲート電極と前記第２積層ゲート電極との間の前記主表面上に前記アシストゲート電極を形成する工程と、
前記第１積層ゲート電極と前記第２積層ゲート電極との間に一定電位に固定されるシールド導電層を形成する工程とを備える、不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記シールド導電層が前記第１積層ゲート電極および前記第２積層ゲート電極を覆うように形成される、請求項７〜９のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、書き換え耐性を向上することのできる不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、大容量化に適した電気的に書き換え可能な不揮発性半導体記憶装置として、フラッシュメモリがある。フラッシュメモリは、複数のメモリセルがマトリクス状に配列したメモリセルアレイを有している。複数のメモリセルの各々は、半導体基板中のウエル表面に形成されたソースおよびドレインと、このソースおよびドレイン上にゲート絶縁膜（トンネル絶縁膜）を介して形成されたフローティングゲートと、フローティングゲート上にＯＮＯ（Oxide-Nitride-Oxide）膜を介して設けられたコントロールゲートとを有している。
【０００３】
メモリセルの読み出しの際には、フローティングゲートへの電子の注入の有無（メモリセルの閾値電圧Ｖthの高低）によって、“１”もしくは“０”の保持データが判別される。また、メモリセルへのデータの書き込みや消去は、選択されたメモリセルのコントロールゲートと半導体基板（ウエル、ソースもしくはドレイン）との間の電位差によって生じるホットエレクトロンや、トンネル現象によって放出される電子のフローティングゲートへの注入、引き抜きによって行なう。
【０００４】
また、メモリセルのカップリング容量はゲート絶縁膜を挟んだフローティングゲートと半導体基板との間の容量や、ＯＮＯ膜を挟んだフローティングゲートとコントロールゲートとの間の容量などで規定される。このカップリング容量に対して寄生容量が十分に小さければ、メモリセルの閾値電圧Ｖthは隣接するメモリセルの電荷量の影響を受けにくくなり、メモリセルの書き換え耐性が高くなる。
【０００５】
一方、非特許文献１には、フラッシュメモリには、フローティングゲートと、ＢＬ（ビット線）方向で隣接するメモリセルのフローティングゲートとの間に寄生容量Ｃaが存在することが記載されている。
【非特許文献１】Seungjae Lee et al., 2004 IEEE International Solid-State Circuits Conference, pp. 52-53
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、フラッシュメモリの微細化が進んでいる。フラッシュメモリの微細化が進むと、隣接するメモリセル同士の距離が小さくなるので、カップリング容量に対して寄生容量Ｃaが無視できなくなる程大きくなる。特にＮＯＲ型のフラッシュメモリにおいて、寄生容量Ｃaが大きくなると、読み出しを行なうメモリセルのフローティングゲートの電荷量が、ＢＬ方向で隣接するメモリセルのフローティングゲートの電荷量によって変化する。これによって、メモリセルの閾値電圧Ｖthが揺らぎ、フラッシュメモリの誤動作耐性および書き換え耐性が低下するという問題があった。この問題は、ＡＧ（アシストゲート）−ＡＮＤ型のフラッシュメモリにも共通した問題であった。
【０００７】
したがって、本発明の目的は、誤動作耐性を向上させ、ひいては書き換え耐性を向上することのできる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一の局面に従う不揮発性半導体記憶装置は、主表面を有する半導体基板と、ビット線と、半導体基板の主表面上に形成された第１および第２積層ゲート電極と、第１積層ゲート電極と第２積層ゲート電極との間の半導体基板の主表面に形成されたソース領域と、第１積層ゲート電極を間に挟んでソース領域の反対側の半導体基板の主表面に形成された第１ドレイン領域と、第２積層ゲート電極を間に挟んでソース領域の反対側の半導体基板の主表面に形成された第２ドレイン領域とを備えている。第１ドレイン領域と第２ドレイン領域とが共に同一の前記ビット線に電気的に接続されている。さらに、第１積層ゲート電極と第２積層ゲート電極との間に形成され、かつ一定電位に固定されたシールド導電層を備えている。
【０００９】
本発明の他の局面に従う不揮発性半導体記憶装置は、主表面を有する半導体基板と、半導体基板の主表面上に形成された第１および第２積層ゲート電極と、第１積層ゲート電極と第２積層ゲート電極との間の半導体基板の主表面に反転層を形成するためのアシストゲート電極と、第１積層ゲート電極と第２積層ゲート電極との間に形成され、かつ一定電位に固定されたシールド導電層とを備えている。
【００１０】
本発明の一の局面に従う不揮発性半導体記憶装置の製造方法は、主表面を有する半導体基板と、ビット線と、第１および第２積層ゲート電極と、第１積層ゲート電極と第２積層ゲート電極との間の半導体基板の主表面に形成されたソース領域と、第１積層ゲート電極を間に挟んでソース領域の反対側の半導体基板の主表面に形成された第１ドレイン領域と、第２積層ゲート電極を間に挟んでソース領域の反対側の半導体基板の主表面に形成された第２ドレイン領域とを備える不揮発性半導体記憶装置の製造方法であって、以下の工程を備えている。半導体基板の主表面上に第１および第２積層ゲート電極を形成する。第１および第２積層ゲート電極をマスクとして、ソース領域、第１ドレイン領域、および第２ドレイン領域の各々を半導体基板の主表面に形成する。第１積層ゲート電極と第２積層ゲート電極との間に一定電位に固定されるシールド導電層を形成する。シールド導電層の上に第１絶縁層を形成する。第１ドレイン領域に達する第１の孔と、第２ドレイン領域に達する第２の孔とを第１絶縁層に形成する。第１および第２の孔の各々の内部に露出したシールド導電層の端部に第２絶縁層を形成する。第１および第２の孔の各々の内部に導電層を形成する。第１および第２ドレイン領域の各々と電気的に接続するように第１絶縁層上にビット線を形成する。
【００１１】
本発明の他の局面に従う不揮発性半導体記憶装置の製造方法は、主表面を有する半導体基板と、第１および第２積層ゲート電極と、半導体基板の主表面に反転層を形成するためのアシストゲート電極とを備える不揮発性半導体記憶装置の製造方法であって、以下の工程を備えている。半導体基板の主表面上に第１および第２積層ゲート電極を形成する。第１積層ゲート電極と第２積層ゲート電極との間の半導体基板の主表面上にアシストゲート電極を形成する。第１積層ゲート電極と第２積層ゲート電極との間に一定電位に固定されるシールド導電層を形成する。
【発明の効果】
【００１２】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、隣接する第２積層ゲート電極に蓄積される電荷量が変化しても、読み出しを行なう第１積層ゲート電極に蓄積される電荷量はその影響を受けにくくなる。したがって、メモリセルの閾値電圧Ｖthの揺らぎを抑制することができ、不揮発性半導体記憶装置の“０”,“１”を判定するための読み出し電圧（ＶR）と、セルの閾値電圧の設定値との間のマージンを小さくすることができ、誤動作に対する耐性をアップし、ひいては書き換え耐性を向上することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１におけるフラッシュメモリの回路図である。図１に示すように、本実施の形態の不揮発性半導体記憶装置としてのフラッシュメモリにおいて、メモリセルアレイ内では、複数のワード線ＷＬ1〜ＷＬ4、およびソース線ＳＬ1，ＳＬ2の各々は列方向（図１中縦方向）に延びており、複数のビット線ＢＬ1，ＢＬ2の各々は行方向（図１中横方向）に延びている。複数のワード線ＷＬ1〜ＷＬ4、およびソース線ＳＬ1，ＳＬ2の各々と複数のビット線ＢＬ1，ＢＬ2の各々とは互いに交差するように配置されている。複数のワード線ＷＬ1〜ＷＬ4の各々と複数のビット線ＢＬ1，ＢＬ2の各々との各交差部近傍にメモリセルが配置されており、それにより複数のメモリセルは行列状に配置されている。
【００１５】
メモリセル３６は第１積層ゲート電極としての積層ゲート電極ＳＧ1を有しており、メモリセル３７は第２積層ゲート電極としての積層ゲート電極ＳＧ2を有している。積層ゲート電極ＳＧ1および積層ゲート電極ＳＧ2の各々は、コントロールゲートとフローティングゲートとを有している。積層ゲート電極ＳＧ1のコントロールゲートは端子３１でワード線ＷＬ1に電気的に接続されており、積層ゲート電極ＳＧ2のコントロールゲートは端子３２でワード線ＷＬ2に電気的に接続されている。また、積層ゲート電極ＳＧ1によって構成されるメモリセルトランジスタのソースと、積層ゲート電極ＳＧ2によって構成されるメモリセルトランジスタのソースとはともに端子３３でソース線ＳＬ1に電気的に接続されている。さらに、積層ゲート電極ＳＧ1によって構成されるメモリセルトランジスタのドレインは端子３４でビット線ＢＬ1に電気的に接続されており、積層ゲート電極ＳＧ2によって構成されるメモリセルトランジスタのドレインは端子３５でビット線ＢＬ1に電気的に接続されている。すなわち、本実施の形態の不揮発性半導体記憶装置としてのフラッシュメモリは、１本のビット線に複数のメモリセルトランジスタが並列に接続されており、ＮＯＲ型の回路構成となっている。また、各メモリセルで容量素子を形成するように、シールド線１ａ，１ｂが列方向に延びている。
【００１６】
続いて、本実施の形態におけるメモリセルアレイの具体的構成について説明する。
【００１７】
図２は、本発明の実施の形態１におけるフラッシュメモリのビット線方向に沿った断面図である。図２に示すように、本実施の形態のフラッシュメモリは、半導体基板２と、ビット線ＢＬ1と、積層ゲート電極ＳＧ1および積層ゲート電極ＳＧ2と、ソース領域としてのソース３ｂと、第１ドレイン領域としてのドレイン３ａと、第２ドレイン領域としてのドレイン３ｃとを備えている。半導体基板２の主表面上に積層ゲート電極ＳＧ1，ＳＧ2が形成されている。ソース３ｂは、積層ゲート電極ＳＧ1と積層ゲート電極ＳＧ2との間の半導体基板２の主表面に形成されている。ドレイン３ａは、積層ゲート電極ＳＧ1を間に挟んでソース３ｂの反対側の半導体基板２の主表面に形成されている。ドレイン３ｃは、積層ゲート電極ＳＧ2を間に挟んでソース３ｂの反対側の半導体基板２の主表面に形成されている。
【００１８】
積層ゲート電極ＳＧ1は、ゲート絶縁膜５ａと、フローティングゲート６ａと、３層絶縁膜（以下、ＯＮＯ膜）７ａと、コントロールゲート８ａと、ＷＳｉ（タングステンシリサイド）膜９ａと、絶縁膜１０ａとを有している。ソース３ｂとドレイン３ａとに挟まれる半導体基板２の主表面上にゲート絶縁膜５ａが形成されている。そして、フローティングゲート６ａ、ＯＮＯ膜７ａと、コントロールゲート８ａと、ＷＳｉ膜９ａと、絶縁膜１０ａとが、ゲート絶縁膜５ａ上に積層して形成されている。ゲート絶縁膜５ａはたとえばＳｉＯ2よりなっており、フローティングゲート６ａおよびコントロールゲート８ａはたとえばポリシリコンよりなっている。絶縁膜１０ａは、たとえばＳｉＮやＳｉＯ2などよりなっている。積層ゲート電極ＳＧ1の両側にはサイドウォールとなる絶縁膜１１ａが形成されている。絶縁膜１１ａは、たとえばＳｉＮやＳｉＯ2などよりなっている。
【００１９】
積層ゲート電極ＳＧ2は、ソース３ｂを中心として積層ゲート電極ＳＧ1をミラー反転させたのと同様の構造となっており、ゲート絶縁膜５ｂと、フローティングゲート６ｂと、ＯＮＯ膜７ｂと、コントロールゲート８ｂと、ＷＳｉ膜９ｂと、絶縁膜１０ｂとを有している。積層ゲート電極ＳＧ2の両側にはサイドウォールとなる絶縁膜１１ｂが形成されている。
【００２０】
積層ゲート電極ＳＧ1および積層ゲート電極ＳＧ2を覆うように、たとえばＳｉＮやＳｉＯ2などよりなる絶縁膜１２と、たとえばポリシリコンやＷＳｉなどよりなるシールド導電層１とが積層して形成されている。シールド導電層１は、積層ゲート電極ＳＧ1と積層ゲート電極ＳＧ2との間に形成されている。シールド導電層１は図１のシールド線１ａに対応している。
【００２１】
シールド導電層１上には層間絶縁膜１５が形成されている。層間絶縁膜１５は孔１５ａ，１５ｂを有している。孔１５ａは、半導体基板２の主表面に形成されたドレイン３ａに達している。孔１５ａの内壁面および底部にはバリアメタル１６ａが形成されており、孔１５ａ内を埋めるように導電層１７ａが形成されている。また、孔１５ｂは、半導体基板２の主表面に形成されたドレイン３ｃに達している。孔１５ｂの内壁面および底部にはバリアメタル１６ｂが形成されており、孔１５ｂ内を埋めるように導電層１７ｂが形成されている。バリアメタル１６ａ，１６ｂはたとえばＴｉＮやＴｉなどよりなっており、導電層１７ａ，１７ｂはたとえばＷ（タングステン）よりなっている。孔１５ａ，１５ｂが開けられたシールド導電層１の端部とバリアメタル１６ａ，１６ｂとの間には、絶縁膜２０が形成されている。層間絶縁膜１５上にはビット線ＢＬ1が形成されている。これにより、ドレイン３ａとドレイン３ｃとが共に同一のビット線ＢＬ1に電気的に接続されている。ビット線ＢＬ1はたとえばＡｌ（アルミニウム）、Ｃｕ（銅）、ＡｌＣｕ，またはＷ（タングステン）などよりなっている。
【００２２】
図３は、本発明の実施の形態１におけるフラッシュメモリのワード線方向に沿った断面図であり、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。図３に示すように、フィールド酸化膜２ｂで分離された半導体基板２の主表面上にゲート絶縁膜５ａおよびフローティングゲート６ａが積層して形成されている。ゲート絶縁膜５ａおよびフローティングゲート６ａはフィールド酸化膜２ｂ上において分断されている。この分断部分を覆うようにフローティングゲート６ａの上にはＯＮＯ膜７ａが形成されている。そして、ＯＮＯ膜７ａの上には、コントロールゲート８ａおよびＷＳｉ膜９ａが積層して形成されている。さらに、ＷＳｉ膜９ａの上には、絶縁膜１０ａと絶縁膜１２とシールド導電層１とが積層して形成されている。シールド導電層１上には層間絶縁膜１５が形成されており、層間絶縁膜１５上にはビット線ＢＬ1が形成されている。
【００２３】
図４は、図２におけるバリアメタルとソースとの接触部分付近を拡大した図である。図４に示すように、バリアメタル１６ａとシールド導電層１との間には、たとえばＳｉＯ2よりなる絶縁膜２０が形成されている。これによって、導電層１７ａとシールド導電層１とが電気的に絶縁されている。
【００２４】
図５は、本発明の実施の形態１におけるフラッシュメモリのメモリセルアレイ端部の構成を示す断面図である。図５に示すように、メモリセルアレイ端部において、シールド導電層１は導電層１７ｃを介して配線２１に電気的に接続されている。具体的には、メモリセルアレイ端部において、半導体基板２の主表面にはフィールド酸化膜２ａが形成されており、フィールド酸化膜２ａ上にまで絶縁膜１２およびシールド導電層１が延びている。層間絶縁膜１５は、フィールド酸化膜２ａ上のシールド導電層１に達する孔１５ｃを有しており、孔１５ｃの内壁面および底部にはバリアメタル１６ｃが形成されており、孔１５ｃの内部には導電層１７ｃが形成されている。導電層１７ｃを覆うように層間絶縁膜１５上には配線２１が形成されている。配線２１はシールド導電層１に対して一定電位を与えており、これによってシールド導電層１は一定電位に固定されている。
【００２５】
続いて、本実施の形態のフラッシュメモリの製造方法について、図６〜図１１を用いて説明する。なお、図６〜図１１の工程図は、ビット線方向に沿った断面で示している。
【００２６】
図６を参照して、半導体基板２の主表面にフィールド酸化膜２ａ，２ｂ（図３，図５）を形成した後、ゲート絶縁膜５ａ，５ｂとなる膜を熱酸化法により形成し、その上に、フローティングゲート６ａ，６ｂとなる膜を減圧ＣＶＤ（Chemical Vapor Deposition）法により形成する。ゲート絶縁膜５ａ，５ｂとなる膜はたとえば１０ｎｍの厚さで形成され、フローティングゲート６ａ，６ｂとなる膜は、たとえば１００ｎｍの厚さで形成される。そして、通常の写真製版技術およびエッチング技術によりこれらの膜をＷＬ方向（図６中紙面に垂直な方向）で分断する。
【００２７】
続いて、フローティングゲート６ａ，６ｂとなる膜を覆うように、たとえば熱酸化法でシリコン酸化膜、減圧ＣＶＤ法でシリコン窒化膜、減圧ＣＶＤ法でシリコン酸化膜を順に積層して形成することによって、３層の絶縁膜よりなる厚さ１．４ｎｍのＯＮＯ膜が形成される。このＯＮＯ膜は、ＯＮＯ膜７ａ，７ｂとなる膜である。次に、ＯＮＯ膜を覆うように、コントロールゲート８ａ，８ｂとなる膜と、ＷＳｉ膜９ａ，９ｂとなる膜と、絶縁膜１０ａ，１０ｂとなる膜とをたとえば減圧ＣＶＤ法により形成する。コントロールゲート８ａ，８ｂとなる膜はたとえば１００ｎｍの厚さで形成され、ＷＳｉ膜９ａ，９ｂとなる膜はたとえば１００ｎｍの厚さで形成され、絶縁膜１０ａ，１０ｂとなる膜はたとえば２００ｎｍの厚さで形成される。
る。
【００２８】
続いて、通常の写真製版技術およびエッチング技術により最上層の絶縁膜１０ａ，１０ｂとなる膜をパターニングし、絶縁膜１０ａ，１０ｂを形成する。次に、絶縁膜１０ａ，１０ｂの各々をハードマスクとしてエッチングすることにより、ＷＳｉ膜９ａ，９ｂ、コントロールゲート８ａ，８ｂ、ＯＮＯ膜７ａ，７ｂ、フローティングゲート６ａ，６ｂ、およびゲート絶縁膜５ａ，５ｂの各々を形成する。これにより、半導体基板２の主表面上に積層ゲート電極ＳＧ1，ＳＧ2の各々が形成される。なお、フローティングゲート６ａ，６ｂのエッチングの際には、フローティングゲート６ａ，６ｂとゲート絶縁膜５ａ，５ｂとのエッチング選択比の違いに起因して、後述するソース３ｂおよびドレイン３ａ，３ｃの上にゲート絶縁膜５ａ，５ｂが若干残るが、これについては図示を省略する。
【００２９】
次に、図７を参照して、積層ゲート電極ＳＧ1，ＳＧ2の各々をマスクとしてイオン注入し、ソース３ｂおよびドレイン３ａ，３ｃの各々を半導体基板２の主表面に形成する。
【００３０】
次に、図８を参照して、積層ゲート電極ＳＧ1，ＳＧ2の各々を覆うように半導体基板２の上に絶縁膜１１ａ，１１ｂとなる膜が形成される。そして、この膜がエッチバックされ、サイドウォールである絶縁膜１１ａ，１１ｂの各々が形成される。
【００３１】
次に、図９を参照して、積層ゲート電極ＳＧ1，ＳＧ2の各々を覆うように、半導体基板２上に絶縁膜１２を形成する。そして、絶縁膜１２上にシールド導電層１を形成する。これにより、積層ゲート電極ＳＧ1と積層ゲート電極ＳＧ2との間にシールド導電層１が形成される。シールド導電層１は、たとえばポリシリコンや、ＷＳｉ2／ポリシリコンの積層構造などにより形成される。
【００３２】
次に、図１０を参照して、第１絶縁層としての層間絶縁膜１５をシールド導電層１上に形成し、第１および第２の孔としての孔１５ａ，１５ｂの各々をドレイン３ａとドレイン３ｃとの各々に達するように層間絶縁膜１５に開口する。このとき、孔１５ａ，１５ｂの各々の内部、詳しくは、孔１５ａ，１５ｂの各々の底部付近の内壁面にシールド導電層１の端部が露出する。
【００３３】
次に、図１１を参照して、孔１５ａ，１５ｂの底部付近の内壁面に露出したシールド導電層１の端部をそれぞれ熱酸化法により酸化し、第２絶縁層としての絶縁膜２０を形成する。このとき、孔１５ａ，１５ｂの各々の底部に露出している半導体基板２の表面も同時に酸化されるので、次に、孔１５ａ，１５ｂの各々の底部に形成された絶縁膜をエッチングにより除去する。
【００３４】
次に、孔１５ｃ（図５）を層間絶縁膜１５に形成し、バリアメタル１６ｃ（図５）を孔１５ｃの内壁面および底部に沿うように形成し、導電層１７ｃ（図５）を孔１５ｃ内に形成する。なお、これらの工程については図示しない。なお、孔１５ｃを形成した後で孔１５ａ，１５ｂを形成してもよい。
【００３５】
次に、図２を参照して、バリアメタル１６ａ〜１６ｃとなる膜を孔１５ａ〜１５ｃの各々の内壁面および底部に沿うように形成し、孔１５ａ〜１５ｃの各々の内部を埋めるように導電層１７ａ〜１７ｃとなる膜を形成する。そして、層間絶縁膜１５上の余分な膜をＣＭＰ（Chemical  Mechanical  Polish）により除去する。これにより、バリアメタル１６ａ〜１６ｃおよび導電層１７ａ〜１７ｃが形成される。導電層１７ａ，１７ｂとシールド導電層１とは絶縁膜２０によって電気的に絶縁されている。
【００３６】
続いて、層間絶縁膜１５上にＴｉＮ／Ｔｉ膜およびＡｌＣｕ膜が積層して形成され、所定の形状にパターニングされる。これにより、ドレイン３ａ，３ｃの各々と電気的に接続するビット線ＢＬ1が形成される。なお、ビット線ＢＬ1を形成する工程と同一の工程により、図３における配線２１も形成される。以上の工程により、本実施の形態のフラッシュメモリが完成する。
【００３７】
本実施の形態のフラッシュメモリおよびその製造方法によれば、隣接する積層ゲート電極ＳＧ2に蓄積される電荷量が変化しても、読み出しを行なう積層ゲート電極ＳＧ1の閾値電圧はその影響を受けにくくなる。したがって、メモリセルの閾値電圧Ｖthの揺らぎを抑制することができ、フラッシュメモリの書き換え耐性が向上する。これについて以下に説明する。
【００３８】
図１２は、本発明の実施の形態１のフラッシュメモリにおいて、フローティングゲートに形成される容量を説明するための断面図である。図１３は、フローティングゲートに形成される容量を示す回路図である。
【００３９】
図１２および図１３を参照して、積層ゲート電極ＳＧ1によって構成されるメモリセルトランジスタのカップリング容量は、容量Ｃcfと容量Ｃfbと容量Ｃfsと容量Ｃfdとによって規定される。容量Ｃcfとは、ＯＮＯ膜７ａを挟んだコントロールゲート８ａとフローティングゲート６ａとの間の容量である。容量Ｃfbとは、ゲート絶縁膜５ａを挟んだフローティングゲート６ａと半導体基板２との間の容量である。容量Ｃfsとは、ゲート絶縁膜５ａを挟んだフローティングゲート６ａとソース３ｂとの間の容量である。容量Ｃfdとは、ゲート絶縁膜５ａを挟んだフローティングゲート６ａとドレイン３ａとの間の容量である。また、本実施の形態のフラッシュメモリでは、フローティングゲート６ａとシールド導電層１との間に寄生容量Ｃaが形成される。寄生容量Ｃaは、ＮＯＲ型のフラッシュメモリにおいて最も主要な寄生容量である。
【００４０】
コントロールゲート８ａの電位をＶcとし、フローティングゲート６ａの電位をＶfとし、ソース３ｂの電位をＶsとし、ドレイン３ａの電位をＶdとし、半導体基板２の電位をＶbとし、シールド導電層１の電位をＶaとすると、積層ゲート電極ＳＧ1に蓄積される電荷量Ｑは以下の式（１）で表わされる。
【００４１】
Ｑ＝Ｃcf（Ｖf−Ｖc）＋Ｃfs（Ｖf−Ｖs）＋Ｃfb（Ｖf−Ｖb）＋Ｃfd（Ｖf−Ｖd）＋Ｃa（Ｖf−Ｖa）・・（１）
ここで、シールド導電層１は一定電位Ｖaに固定されており、隣接する積層ゲート電極ＳＧ2に蓄積される電荷量の変化によってＶaは変化しない。つまり、式（１）においてＣa（Ｖf−Ｖa）の項は、積層ゲート電極ＳＧ1に蓄積された電荷により規定されるＶfのみによって決められる。また、Ｖc，Ｖf，Ｖs，Ｖb，およびＶdの各々は、隣接する積層ゲート電極ＳＧ2に蓄積される電荷量の変化によって変化するものではない。したがって、隣接する積層ゲート電極ＳＧ2の電荷量が変化しても、読み出しを行なう積層ゲート電極ＳＧ1の閾値電圧Ｖcはその影響を受けにくくなる。したがって、メモリセルの閾値電圧の揺らぎを抑制することができ、フラッシュメモリの “０”,“１”を判定するための読み出し電圧（ＶR）と、セルの閾値電圧の設定値との間のマージンを小さくすることができ、誤動作に対する耐性をアップし、ひいては書き換え耐性を向上することができる。
【００４２】
一方、シールド導電層が形成されていない場合には、隣接する積層ゲート電極の電荷量の変化によって、読み出しを行なう積層ゲート電極の閾値電圧Ｖcはその影響を受ける。
【００４３】
図１４は、シールド導電層のないフラッシュメモリにおいて、フローティングゲートに形成される容量を説明するための断面図である。図１４を参照して、シールド導電層がない場合には、フローティングゲート１０６ａと、隣接するフローティングゲート１０６ｂとの間に寄生容量Ｃaが形成される。また、Ｖaは、隣接するフローティングゲート１０６ｂの電位となる。Ｖaは隣接する積層ゲート電極に蓄積される電荷量によって変化する。つまり、積層ゲート電極ＳＧ1の閾値電圧Ｖcは、Ｖaによって変動する。これらの点で図１２の場合とは異なっている。
【００４４】
フラッシュメモリの微細化が進み、隣接するメモリセル同士の距離が小さくなると、寄生容量Ｃaが大きくなるので、隣接する積層ゲート電極に蓄積される電荷量は式（１）のＣa（Ｖf−Ｖa）の項に大きな影響を与える。その結果、隣接する積層ゲート電極に蓄積される電荷量の変化によって読み出しを行なう積層ゲート電極の閾値電圧が影響を受け、メモリセルの閾値電圧Ｖthに揺らぎが生じる。
【００４５】
本実施の形態のフラッシュメモリおよびその製造方法において、シールド導電層１は積層ゲート電極ＳＧ1および積層ゲート電極ＳＧ2を覆うように形成されている。これにより、たとえばフローティングゲート６ａと、隣接するメモリセルのフローティングゲート６ｂとの間の寄生容量などを大きく低減することができる。
【００４６】
なお、本実施の形態では、シールド導電層１が積層ゲート電極ＳＧ1および積層ゲート電極ＳＧ2を覆うように形成されている場合について示したが、本発明はこのような場合に限定されるものではなく、少なくとも第１積層ゲート電極と第２積層ゲート電極との間に形成されていればよい。
【００４７】
（実施の形態２）
図１５は、本発明の実施の形態２におけるフラッシュメモリのビット線方向に沿った断面図である。図１５に示すように、本実施の形態のフラッシュメモリでは、第１絶縁層としての層間絶縁膜１５は第１および第２の孔としての孔１５ａ，１５ｂを有しており、孔１５ａ，１５ｂの各々の内壁面に沿って第２絶縁層としての絶縁膜２３ａ，２３ｂの各々が形成されている。そして、孔１５ａの内壁面および底部には、絶縁膜２３ａを覆うようにバリアメタル１６ａが形成されており、孔１５ａ内を埋めるように導電層１７ａが形成されている。また、孔１５ｂの内壁面および底部には、絶縁膜２３ｂを覆うようにバリアメタル１６ｂが形成されており、孔１５ｂ内を埋めるように導電層１７ｂが形成されている。
【００４８】
なお、これ以外のフラッシュメモリの構成および回路は、図１〜図５に示す実施の形態１のフラッシュメモリの構成および回路とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。
【００４９】
続いて、本実施の形態のフラッシュメモリの製造方法について、図１６および図１７を用いて説明する。なお、図１６および図１７の工程図は、ビット線方向に沿った断面で示している。
【００５０】
本実施の形態のフラッシュメモリの製造方法は、まず図６〜図１０に示す実施の形態１の製造工程とほぼ同様の製造工程を経る。次に、図１６に示すように、孔１５ａ，１５ｂの内壁面および底部と層間絶縁膜１５上とに絶縁膜２３を形成する。絶縁膜２３は、たとえばＳｉＮや、ＳｉＮ／ＳｉＯ2積層膜や、ＳｉＯ2／ＳｉＮ積層膜や、ＳｉＯ2／ＳｉＮ／ＳｉＯ2積層膜などよりなっている。
【００５１】
次に、図１７に示すように、層間絶縁膜１５上および孔１５ａ，１５ｂの底部に存在する絶縁膜２３を異方性エッチングによりエッチバックする。これにより、孔１５ａ，１５ｂの各々の内壁面に沿って絶縁膜２３ａ，２３ｂの各々が形成される。
【００５２】
その後、実施の形態１とほぼ同様の方法により、バリアメタル１６ａ，１６ｂ、導電層１７ａ，１７ｂ、ビット線ＢＬ1、および配線２１の各々を形成し、図１５に示す本実施の形態のフラッシュメモリが完成する。
【００５３】
本実施の形態のフラッシュメモリは、シールド導電層１上に形成され、孔１５ａ，１５ｂを有する層間絶縁膜１５と、孔１５ａ，１５ｂの各々の内壁面に沿って形成された絶縁膜２３ａ，２３ｂと、孔１５ａ，１５ｂの各々の内部に形成され、ドレイン３ａ，３ｃと、ビット線ＢＬ1とを電気的に接続するための導電層１７ａ，１７ｂとをさらに備えている。
【００５４】
本発明のフラッシュメモリの製造方法において、絶縁膜２３ａ，２３ｂを形成する工程は、孔１５ａ，１５ｂの各々の内壁面に沿って絶縁膜２３ａ，２３ｂを形成する工程を含んでいる。
【００５５】
本実施の形態のフラッシュメモリおよびその製造方法によれば、シールド導電層１と導電層１７ａ，１７ｂとが、絶縁膜２３ａ，２３ｂによって電気的に絶縁される。これにより、シールド導電層１を安定して一定電位に固定することができる。
【００５６】
（実施の形態３）
図１８は、本発明の実施の形態３におけるフラッシュメモリの回路図である。図１８に示すように、本実施の形態の不揮発性半導体記憶装置としてのフラッシュメモリにおいて、メモリセルアレイ内では、複数のワード線ＷＬ51，ＷＬ52の各々は行方向（図１８中横方向）に延びており、複数のビット線ＢＬ51〜ＢＬ54および複数のアシストゲート線ＡＧＬ1〜ＡＧＬ3の各々は列方向（図１８中縦方向）に延びている。複数のワード線ＷＬ51，ＷＬ52の各々と、複数のビット線ＢＬ51〜ＢＬ54、および複数のアシストゲート線ＡＧＬ1〜ＡＧＬ3の各々とは互いに交差するように配置されている。複数のワード線ＷＬ51，ＷＬ52の各々と複数のビット線ＢＬ51〜ＢＬ54の各々との各交差部近傍にメモリセルが配置されており、それにより複数のメモリセルは行列状に配置されている。
【００５７】
メモリセル８７とメモリセル８８とは列方向で互いに隣接している。メモリセル８７は第１積層ゲート電極としての積層ゲート電極ＳＧ51と、アシストゲート電極ＡＧ1とを有しており、メモリセル８８は第２積層ゲート電極としての積層ゲート電極ＳＧ52と、アシストゲート電極ＡＧ2とを有している。積層ゲート電極ＳＧ51および積層ゲート電極ＳＧ52の各々は、コントロールゲートとフローティングゲートとを有している。積層ゲート電極ＳＧ51のコントロールゲートは端子８１でワード線ＷＬ51に電気的に接続されている。また、積層ゲート電極ＳＧ51によって構成されるメモリセルトランジスタと、アシストゲート電極ＡＧ1とは直列に接続されている。アシストゲート電極ＡＧ1の一方は端子８２にてビット線ＢＬ52に電気的に接続されており、積層ゲート電極ＳＧ51によって構成されるメモリセルトランジスタの一方は端子８３にてビット線ＢＬ53に電気的に接続されている。同様に、積層ゲート電極ＳＧ52のコントロールゲートは端子８４でワード線ＷＬ52に電気的に接続されている。また、積層ゲート電極ＳＧ52によって構成されるメモリセルトランジスタと、アシストゲート電極ＡＧ2とは直列に接続されている。アシストゲート電極ＡＧ2の一方は端子８５にてビット線ＢＬ52に電気的に接続されており、積層ゲート電極ＳＧ52によって構成されるメモリセルトランジスタの一方は端子８６にてビット線ＢＬ53に電気的に接続されている。なお、メモリセル８７と行方向で隣接するメモリセル８９は、積層ゲート電極ＳＧ53と、アシストゲート電極ＡＧ3とを有している。すなわち、本実施の形態の不揮発性半導体記憶装置としてのフラッシュメモリは、ＡＧ−ＡＮＤ型の回路構成となっている。また、各メモリセルで容量素子を形成するように、シールド線５１ａ，５１ｂが行方向に延びている。
【００５８】
続いて、本実施の形態におけるメモリセルアレイの具体的構成について説明する。
【００５９】
図１９は、本発明の実施の形態３におけるフラッシュメモリのビット線方向に沿った断面図である。図１９に示すように、本実施の形態のフラッシュメモリは、半導体基板５２と、積層ゲート電極ＳＧ51および積層ゲート電極ＳＧ52とを備えている。半導体基板５２の主表面上に積層ゲート電極ＳＧ51，ＳＧ52の各々がビット線方向に互いに隣接して形成されている。
【００６０】
積層ゲート電極ＳＧ51は、ゲート絶縁膜５５ａと、フローティングゲート５６ａと、ＯＮＯ膜５７ａと、コントロールゲート５８ａと、ＷＳｉ膜５９ａと、絶縁膜６０ａとを有している。フローティングゲート５６ａと、ＯＮＯ膜５７ａと、コントロールゲート５８ａと、ＷＳｉ膜５９ａと、絶縁膜６０ａとは、ゲート絶縁膜５５ａ上に積層して形成されている。ゲート絶縁膜５５ａはたとえばＳｉＯ2よりなっており、フローティングゲート５６ａおよびコントロールゲート５８ａはたとえばポリシリコンよりなっている。絶縁膜６０ａは、たとえばＳｉＮやＳｉＯ2などよりなっている。積層ゲート電極ＳＧ51の両側にはサイドウォールとなる絶縁膜６１ａが形成されている。絶縁膜６１ａは、たとえばＳｉＮやＳｉＯ2などよりなっている。
【００６１】
積層ゲート電極ＳＧ52は積層ゲート電極ＳＧ51とほぼ同様の構造となっており、ゲート絶縁膜５５ａと、フローティングゲート５６ｂと、ＯＮＯ膜５７ｂと、コントロールゲート５８ｂと、ＷＳｉ膜５９ｂと、絶縁膜６０ｂとを有している。積層ゲート電極ＳＧ2の両側にはサイドウォールとなる絶縁膜６１ｂが形成されている。
【００６２】
積層ゲート電極ＳＧ51および積層ゲート電極ＳＧ52を覆うように、たとえばＳｉＮやＳｉＯ2などよりなる絶縁膜６２と、たとえばポリシリコンやＷＳｉなどよりなるシールド導電層５１とが積層して形成されている。シールド導電層５１は、積層ゲート電極ＳＧ51と積層ゲート電極ＳＧ52との間に形成されている。シールド導電層５１は図１８のシールド線５１ａ，５１ｂに対応している。シールド導電層５１上には層間絶縁膜６５が形成されている。
【００６３】
図２０は、本発明の実施の形態３におけるフラッシュメモリのワード線方向に沿った断面図であり、図１９のＸＸ−ＸＸ線に沿った断面図である。図２０に示すように、本実施の形態のフラッシュメモリは、アシストゲートＡＧ1と、不純物領域５３ａとをさらに備えている。半導体基板５２の主表面上に積層ゲート電極ＳＧ51，ＳＧ53の各々がワード線方向に所定間隔で形成されており、アシストゲートＡＧ1は積層ゲート電極ＳＧ51と積層ゲート電極ＳＧ53との間に形成されている。アシストゲートＡＧ1は積層ゲート電極ＳＧ51の図２０中左側における半導体基板２の主表面上に形成されている。不純物領域５３ａは、積層ゲート電極ＳＧ51の図２０中右下における半導体基板５２の主表面に形成されている。
【００６４】
アシストゲート電極ＡＧ1は、ゲート絶縁膜５５ｂと、アシストゲート７２ａと、絶縁膜７３ａとを有している。積層ゲート電極ＳＧ51と積層ゲート電極ＳＧ53とに挟まれる半導体基板５２の主表面上にゲート絶縁膜５５ｂが形成されている。そして、アシストゲート７２ａおよび絶縁膜７３ａが、ゲート絶縁膜５５ｂ上に積層して形成されている。ゲート絶縁膜５５ｂはたとえばＳｉＯ2よりなっており、アシストゲート７２ａはたとえばポリシリコンよりなっている。絶縁膜７３ａは、たとえばＳｉＮやＳｉＯ2などよりなっている。アシストゲート電極ＡＧ1の両側にはサイドウォールとなる絶縁膜７４ａが形成されている。絶縁膜７４ａは、たとえばＳｉＮやＳｉＯ2などよりなっている。
【００６５】
アシストゲートＡＧ1に電圧を印加すると、積層ゲート電極ＳＧ51の図２０中左下における半導体基板５２の主表面に反転層７５ａが形成される。反転層７５ａは、積層ゲート電極ＳＧ51によって構成されるトランジスタのソース／ドレインの一方となる。一方、不純物領域５３ａは、たとえばｎ型の不純物領域であり、積層ゲート電極ＳＧ51によって構成されるトランジスタのソース／ドレインの他方となる。
【００６６】
なお、積層ゲート電極ＳＧ53は積層ゲート電極ＳＧ51とほぼ同様の構造となっており、ゲート絶縁膜５５ｃと、フローティングゲート５６ｃと、ＯＮＯ膜５７ｃと、コントロールゲート５８ａと、ＷＳｉ膜５９ａと、絶縁膜６０ａとを有している。積層ゲート電極ＳＧ53の図２０中左側における半導体基板２の主表面上にはアシストゲートＡＧ3が形成されている。また、積層ゲート電極ＳＧ53の図２０中右下における半導体基板５２の主表面には不純物領域５３ｂが形成されている。アシストゲートＡＧ3はアシストゲートＡＧ1とほぼ同様の構成となっており、ゲート絶縁膜５５ｄと、アシストゲート７２ｂと、絶縁膜７３ｂとを有している。アシストゲート電極ＡＧ3の両側にはサイドウォールとなる絶縁膜７４ｂが形成されている。
【００６７】
積層ゲート電極ＳＧ51，ＳＧ53およびアシストゲート電極ＡＧ1，ＡＧ2を覆うように、絶縁膜６２とシールド導電層５１とが積層して形成されている。シールド導電層５１上には層間絶縁膜６５が形成されている。
【００６８】
図２１は、本発明の実施の形態３におけるフラッシュメモリのメモリセルアレイ端部の構成を示す断面図である。図２１に示すように、メモリセルアレイ端部において、シールド導電層５１は導電層６７ｃを介して配線７１に電気的に接続されている。具体的には、メモリセルアレイ端部において、半導体基板５２の主表面にはフィールド酸化膜５２ａが形成されており、フィールド酸化膜５２ａ上にまで絶縁膜６２およびシールド導電層５１が延びている。層間絶縁膜６５は、フィールド酸化膜５２ａ上のシールド導電層５１に達する孔６５ｃを有しており、孔６５ｃの内壁面および底部にはバリアメタル６６ｃが形成されており、孔６５ｃの内部には導電層６７ｃが形成されている。導電層６７ｃを覆うように層間絶縁膜６５上には配線７１が形成されている。配線７１はシールド導電層５１に対して一定電位を与えており、これによってシールド導電層５１は一定電位に固定されている。
【００６９】
続いて、本実施の形態のフラッシュメモリの製造方法について、図２２〜図２９を用いて説明する。なお、図２２〜図２５、および図２８の工程図は、ワード線方向に沿った断面で示しており、図２６、図２７、および図２９の工程図は、ビット線方向に沿った断面で示している。
【００７０】
図２２を参照して、半導体基板５２の主表面にフィールド酸化膜５２ａ（図２１）を形成した後、アシストゲート電極ＡＧ1，ＡＧ3の各々のゲート絶縁膜５５ｂ，５５ｄとなる膜７５を熱酸化法により形成し、その上に、アシストゲート７２ａ，７２ｂとなる膜７２を減圧ＣＶＤ法により形成する。さらに、膜７２上に絶縁膜７３ａ，７３ｂとなる膜７３を形成する。続いて、所定の形状のレジスト７９ａを膜７３上にパターニングする。
【００７１】
次に、図２３を参照して、レジスト７９ａをマスクとして膜７３をエッチングする。これにより、絶縁膜７３ａ，７３ｂが形成される。続いて、レジスト７９ａを除去し、絶縁膜７３ａ，７３ｂの各々をハードマスクとしてエッチングすることにより、アシストゲート７２ａ，７２ｂおよびゲート絶縁膜５５ａ，５５ｂの各々を形成する。これにより、半導体基板５２の主表面上にアシストゲート電極ＡＧ1，ＡＧ2が形成される。
【００７２】
次に、図２４を参照して、半導体基板５２の主表面の法線方向に対して傾斜した方向に向けてイオン注入することで、不純物領域５３ａ，５３ｂの各々を半導体基板５２の主表面に形成する。続いて、アシストゲート電極ＡＧ1，ＡＧ3の各々を覆うように半導体基板５２の上に絶縁膜７４ａ，７４ｂとなる膜が形成される。そして、この膜がエッチバックし、半導体基板５２の主表面を露出する。これにより、サイドウォールである絶縁膜７４ａ，７４ｂの各々が形成される。
【００７３】
次に、図２５および図２６を参照して、露出された半導体基板５２の主表面上に、ゲート絶縁膜５５ａ〜５５ｃとなる膜５５を形成する。続いて、膜５５、絶縁膜７４ａ，７４ｂ、およびアシストゲート電極ＡＧ1，ＡＧ3の各々を覆うように、フローティングゲート５６ａ〜５６ｃとなる膜５６を形成する。続いて、絶縁膜７４ａ，７４ｂおよびアシストゲート電極ＡＧ1，ＡＧ3上の膜５６を通常の写真製版技術およびエッチング技術により除去し、ワード線方向（図２５中横方向）で膜５６を分断する。そして、膜５６上にＯＮＯ膜５７ａ〜５７ｃとなる膜５７を形成する。
【００７４】
次に、膜５７、絶縁膜７４ａ，７４ｂ、およびアシストゲート電極ＡＧ1，ＡＧ3の各々を覆うように、コントロールゲート５８ａ，５８ｂとなる膜５８を形成し、ＷＳｉ膜５９ａ，５９ｂとなる膜５９を膜５８上に形成し、絶縁膜６０ａ，６０ｂとなる膜６０を膜５９上に形成する。そして、所定の形状のレジスト７９ｂを膜６０上にパターニングする。
【００７５】
次に、図２７および図２８を参照して、レジスト７９ｂをマスクとして膜６０をパターニングすることにより、絶縁膜６０ａ，６０ｂを形成する。次に、レジスト７９ｂを除去し、絶縁膜６０ａ，６０ｂの各々をハードマスクとしてエッチングすることにより、ＷＳｉ膜５９ａ，５９ｂ、コントロールゲート５８ａ，５８ｂ、ＯＮＯ膜５７ａ〜５７ｃ、フローティングゲート５６ａ〜５６ｃ、およびゲート絶縁膜５５ａ，５５ｃの各々を形成する。これにより、半導体基板５２の主表面上に積層ゲート電極ＳＧ51，ＳＧ52の各々が形成される。
【００７６】
次に、図２９を参照して、積層ゲート電極ＳＧ51，ＳＧ52の各々を覆うように半導体基板５２の上に絶縁膜６１ａ，６１ｂとなる膜が形成される。そして、この膜がエッチバックされ、サイドウォールである絶縁膜６１ａ，６１ｂの各々が形成される。
【００７７】
次に、図１９および図２０を参照して、積層ゲート電極ＳＧ51，ＳＧ52の各々を覆うように、半導体基板５２上に絶縁膜６２を形成する。絶縁膜６２は、たとえば１０〜４０ｎｍの厚さで形成する。そして、絶縁膜６２上にシールド導電層５１を形成する。これにより、積層ゲート電極ＳＧ51と積層ゲート電極ＳＧ52との間にシールド導電層５１が形成される。次に、シールド導電層５１上に層間絶縁膜６５を形成する。
【００７８】
その後、図２１を参照して、孔６５ｃを層間絶縁膜６５に形成し、バリアメタル６６ｃを孔６５ｃの内壁面および底部に沿うように形成し、導電層６７ｃを孔６５ｃ内に形成する。そして、配線７１を層間絶縁膜６５上に形成し、本実施の形態のフラッシュメモリが完成する。
【００７９】
本実施の形態のフラッシュメモリおよびその製造方法によれば、実施の形態１と同様の効果を得ることができる。すなわち、隣接する積層ゲート電極ＳＧ3に蓄積される電荷量が変化しても、読み出しを行なう積層ゲート電極ＳＧ1に蓄積される電荷量Ｑはその影響を受けにくくなる。したがって、メモリセルの閾値電圧Ｖthの揺らぎを抑制することができ、フラッシュメモリの“０”,“１”を判定するための読み出し電圧（ＶR）と、セルの閾値電圧の設定値との間のマージンを小さくすることができ、誤動作に対する耐性をアップし、ひいては書き換え耐性を向上することができる。
【００８０】
本実施の形態のフラッシュメモリにおいて、反転層７５ａは、積層ゲート電極ＳＧ51によって構成されるトランジスタのソース／ドレインの一方である。これにより、ソース／ドレインの一方としての不純物領域を形成する必要がなくなるので、装置の小型化を実現することができる。
【００８１】
たとえば、本実施の形態のフラッシュメモリにおいて、シールド導電層５１を負の電位（一定電位）に固定すれば、書き込み時および読み出し時に隣接積層ゲート電極間の基板（図１９中ＺＺで示される部分）の電位を、ゲート絶縁膜５５ａと絶縁膜６２とを介してシールド導電層５１によってコントロールすることができる。これにより、書き込み時および読み出し時における、図１９中ＺＺで示される部分の紙面に垂直な方向に流れるリーク電流を抑えることができ、動作マージンを向上することができ、信頼性を向上することができる。また、消去時には、積層ゲート電極１本単位で電位を与えるので、積層ゲート電極ＳＧ51にたとえば−２０Ｖくらいの電圧を与え、積層ゲート電極ＳＧ52をたとえば０Ｖに保つ。このとき、シールド導電層１がなければ、フローティングゲート５６ａから引き抜かれる電子が絶縁膜６１ａ，６１ｂを介して隣接するフローティングゲート５６ｂに注入されるおそれがある。本実施の形態では、シールド導電層１を設けて、消去時に負の電位（一定電位）を与えることにより、フローティングゲート５６ａからフローティングゲート５６ｂへの電子の流れを抑制することができる。
【００８２】
本実施の形態のフラッシュメモリにおいては、シールド導電層５１が積層ゲート電極ＳＧ51および積層ゲート電極ＳＧ5を覆うように形成されている。これにより、たとえばフローティングゲート５６ａと、隣接するメモリセルのフローティングゲート５６ｂとの間の寄生容量を大きく低減することができ、メモリセルの閾値電圧Ｖthの揺らぎを抑制することができる。
【００８３】
なお、本実施の形態では、シールド導電層５１が積層ゲート電極ＳＧ51および積層ゲート電極ＳＧ5を覆うように形成されている場合について示したが、本発明はこのような場合に限定されるものではなく、少なくとも第１積層ゲート電極と第２積層ゲート電極との間に形成されていればよい。
【００８４】
また、本実施の形態では、積層ゲート電極ＳＧ51によって構成されるトランジスタのソース／ドレインの他方が不純物領域５３ａで形成される場合について示したが、本発明はこのような場合に限定されるものではなく、アシストゲート電極によって形成される反転層によってソース／ドレインの他方が形成されてもよい。
【００８５】
さらに、本実施の形態ではＡＧ−ＡＮＤ型のフラッシュメモリの場合について示したが、本発明はこのような場合に限定されるものではなく、アシストゲートを備える不揮発性半導体記憶装置全般に適用可能である。
【００８６】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施の形態１におけるフラッシュメモリの回路図である。
【図２】本発明の実施の形態１におけるフラッシュメモリのビット線方向に沿った断面図である。
【図３】本発明の実施の形態１におけるフラッシュメモリのワード線方向に沿った断面図であり、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】図２におけるバリアメタルとソースとの接触部分付近を拡大した図である。
【図５】本発明の実施の形態１におけるフラッシュメモリのメモリセルアレイ端部の構成を示す断面図である。
【図６】本発明の実施の形態１のフラッシュメモリの製造方法の第１工程を示す、ビット線方向に沿った断面図である。
【図７】本発明の実施の形態１のフラッシュメモリの製造方法の第２工程を示す、ビット線方向に沿った断面図である。
【図８】本発明の実施の形態１のフラッシュメモリの製造方法の第３工程を示す、ビット線方向に沿った断面図である。
【図９】本発明の実施の形態１のフラッシュメモリの製造方法の第４工程を示す、ビット線方向に沿った断面図である。
【図１０】本発明の実施の形態１のフラッシュメモリの製造方法の第５工程を示す、ビット線方向に沿った断面図である。
【図１１】本発明の実施の形態１のフラッシュメモリの製造方法の第６工程を示す、ビット線方向に沿った断面図である。
【図１２】本発明の実施の形態１のフラッシュメモリにおいて、フローティングゲートに形成される容量を説明するための断面図である。
【図１３】フローティングゲートに形成される容量を説明するための回路図である。
【図１４】シールド導電層のないフラッシュメモリにおいて、フローティングゲートに形成される容量を説明するための断面図である。
【図１５】本発明の実施の形態２におけるフラッシュメモリのビット線方向に沿った断面図である。
【図１６】本発明の実施の形態２のフラッシュメモリの製造方法の第１工程を示す、ビット線方向に沿った断面図である。
【図１７】本発明の実施の形態２のフラッシュメモリの製造方法の第２工程を示す、ビット線方向に沿った断面図である。
【図１８】本発明の実施の形態３におけるフラッシュメモリの回路図である。
【図１９】本発明の実施の形態３におけるフラッシュメモリのビット線方向に沿った断面図である。
【図２０】本発明の実施の形態３におけるフラッシュメモリのワード線方向に沿った断面図であり、図１９のＸＸ−ＸＸ線に沿った断面図である。
【図２１】本発明の実施の形態３におけるフラッシュメモリのメモリセルアレイ端部の構成を示す断面図である。
【図２２】本発明の実施の形態３のフラッシュメモリの製造方法の第１工程を示す、ワード線方向に沿った断面図である。
【図２３】本発明の実施の形態３のフラッシュメモリの製造方法の第２工程を示す、ワード線方向に沿った断面図である。
【図２４】本発明の実施の形態３のフラッシュメモリの製造方法の第３工程を示す、ワード線方向に沿った断面図である。
【図２５】本発明の実施の形態３のフラッシュメモリの製造方法の第４工程を示す、ワード線方向に沿った断面図である。
【図２６】本発明の実施の形態３のフラッシュメモリの製造方法の第４工程を示す、ビット線方向に沿った断面図であって、図２５のＸＸＶＩ−ＸＸＶＩ線に沿った断面図である。
【図２７】本発明の実施の形態３のフラッシュメモリの製造方法の第５工程を示す、ビット線方向に沿った断面図である。
【図２８】本発明の実施の形態３のフラッシュメモリの製造方法の第５工程を示す、ワード線方向に沿った断面図であって、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿った断面図である。
【図２９】本発明の実施の形態３のフラッシュメモリの製造方法の第６工程を示す、ビット線方向に沿った断面図である。
【符号の説明】
【００８８】
１，５１  シールド導電層、１ａ，１ｂ，５１ａ，５１ｂ  シールド線、２，５２  半導体基板、２ａ，２ｂ，５２ａ  フィールド酸化膜、３ｂ  ソース、３ａ，３ｃ  ドレイン、５ａ，５ｂ，５５ａ〜５５ｄ  ゲート絶縁膜、６ａ，６ｂ，５６ａ〜５６ｃ，１０６ａ，１０６ｂ  フローティングゲート、７ａ，７ｂ，５７ａ〜５７ｃ  ＯＮＯ膜、８ａ，８ｂ，５８ａ，５８ｂ  コントロールゲート、９ａ，９ｂ，５９ａ，５９ｂ  ＷＳｉ膜、１０ａ，１０ｂ，１１ａ，１１ｂ，１２，２０，２３，２３ａ，２３ｂ，６０ａ，６０ｂ，６１ａ，６１ｂ，６２，７３ａ，７３ｂ，７４ａ，７４ｂ  絶縁膜、１５，６５  層間絶縁膜、１５ａ〜１５ｃ，６５ｃ  孔、１６ａ〜１６ｃ，６６ｃ  バリアメタル、１７ａ〜１７ｃ，６７ｃ  導電層、２１，７１  配線、３１〜３５，８１〜８６  端子、３６，３７，８７〜８９  メモリセル、５３ａ，５３ｂ  不純物領域、７２ａ，７２ｂ  アシストゲート、７５ａ  反転層、５５〜６０，７２，７３，７５  膜、７９ａ，７９ｂ  レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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