(57)【要約】【課題】高電圧トランジスタの素子分離膜の埋め込み深さを、低電圧トランジスタの素子分離膜の埋め込み深さと異ならせることができる半導体装置の製造方法を提供する。【解決手段】窒化シリコン膜１０上に、開口部１２ａを有するレジストパターン１５を形成し、窒化シリコン膜１１にイオン照射を行うことにより、被イオン照射部１１ｃを形成する。レジストパターン１２を除去した後、窒化シリコン膜１１上に、開口部１３ｂ、及び被イオン照射部１１ｃ上に位置する開口部１３ａそれぞれを有するレジストパターン１３を形成する。次いで窒化シリコン膜１１をエッチングすることにより、凹部１１ｂ、開口部１１ａそれぞれを形成する。その後、窒化シリコン膜１１をマスクとして半導体基板１をエッチングすることにより、凹部１１ｂの下に溝１ｄを形成するとともに、開口部１１ａの下に、溝１ｄより深い溝１ｃを形成する。【選択図】      図１
2006114818.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜上に、第１の開口部を有する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記窒化シリコン膜にイオン照射を行うことにより、前記窒化シリコン膜に、前記第1の開口部の下に位置する被イオン照射部を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記窒化シリコン膜上に、第２の開口部、及び前記被イオン照射部上に位置する第３の開口部それぞれを有する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとして前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第２の開口部の下に位置する凹部、前記第３の開口部の下に位置する第４の開口部それぞれを形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下に位置する第１の溝を形成するとともに、前記第４の開口部の下に位置し、前記第１の溝より深い第２の溝を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜に、イオンが照射された被イオン照射部を形成する工程と、
前記窒化シリコン膜上に、第１の開口部、及び前記被イオン照射部上に位置する第２の開口部それぞれを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第１の開口部の下に位置する凹部、前記第２の開口部の下に位置する第３の開口部それぞれを形成する工程と、
前記レジスト膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下に位置する第１の溝を形成するとともに、前記第３の開口部の下に位置し、前記第１の溝より深い第２の溝を形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記被イオン照射部を形成する工程において、不活性イオンを前記窒化シリコン膜に照射する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記被イオン照射部を形成する工程において、フッ素を含有するイオンを前記窒化シリコン膜に照射する請求項１または２に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜上に、第１の開口部を有する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第1の開口部の下に位置する凹部を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記窒化シリコン膜上に、前記凹部上以外に位置する第２の開口部を有する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとして前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第２の開口部の下に位置する第３の開口部を形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下に位置する第１の溝を形成するとともに、前記第３の開口部の下に位置し、かつ前記第１の溝より深い第２の溝を形成する工程と、
を具備する半導体装置の製造方法。
【請求項６】
半導体基板上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜に凹部を形成する工程と、
前記窒化シリコン膜に、前記凹部とは異なる場所に位置する開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下に位置する部分に第１の溝を形成するとともに、前記開口部の下に位置し、かつ前記第１の溝より深い第２の溝を形成する工程と、
を具備する半導体装置の製造方法。
【請求項７】
前記半導体基板をエッチングする工程において、前記半導体基板のエッチングレートが前記窒化シリコン膜のエッチングレート以上となる条件で、エッチングを行う請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２の溝を形成する工程の後に、前記第１及び第２の溝それぞれに、素子分離膜を埋め込む工程を更に具備する請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記素子分離膜を埋め込む工程の後に、前記第１の溝に隣接する前記半導体基板に、第１のトランジスタを形成するとともに、前記第２の溝に隣接する前記半導体基板に、前記第１のトランジスタより高電圧で動作する第２のトランジスタを形成する工程を更に具備する請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板に形成された第１の溝と、
前記半導体基板に形成され、前記第１の溝より深い第２の溝と、
前記第１及び第２の溝それぞれに埋め込まれた素子分離膜と、
を具備し、
前記第１及び第２の溝は、前記半導体基板上に形成され、開口部及び凹部を有する窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下及び前記開口部の下それぞれに形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離膜がトレンチアイソレーション構造を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、高電圧トランジスタの素子分離膜の埋め込み深さと低電圧トランジスタの素子分離膜の埋め込み深さとを、互いに異ならせることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図４の各図は、従来の半導体装置の製造方法を説明する為の断面図である。本方法では、素子分離膜がトレンチアイソレーション構造を有し、かつ、高電圧トランジスタと低電圧トランジスタを有する半導体装置が製造される。
【０００３】
まず、図４（Ａ）に示すように、シリコン基板１０１上に酸化窒化シリコン膜１１０を形成し、その上に窒化シリコン膜１１１を形成する。次いで、窒化シリコン膜１１１及び酸化窒化シリコン膜１１０をパターニングすることにより、複数の第１素子領域１０１ａそれぞれの間、及び複数の第２素子領域１０１ｂそれぞれの間に開口部１１１ａを形成する。
【０００４】
次いで、図４（Ｂ）に示すように、窒化シリコン膜１１１をマスクとしてシリコン基板１０１をエッチングする。これにより、シリコン基板１０１には、複数の第１素子領域１０１ａを互いに分離する溝１０１ｃ、及び複数の第２素子領域１０１ｂを互いに分離する溝１０１ｄが形成される。溝１０１ｃ，１０１ｄそれぞれの深さは互いに略同一であり、後述する素子分離膜が、高電圧トランジスタの動作電圧に耐えるために必要な深さを有する。
【０００５】
次いで、図４（Ｃ）に示すように、溝１０１ｃ，１０１ｄを含む全面上に酸化シリコン膜を形成し、窒化シリコン膜１１１上に位置する酸化シリコン膜をＣＭＰ法により研磨除去する。これにより、溝１０１ｃ，１０１ｄそれぞれには素子分離膜１０２ａ，１０２ｂが埋め込まれ、第１素子領域１０１ａ、第２素子領域１０１ｂそれぞれが、他の領域から分離される。その後、窒化シリコン膜１１１及び酸化窒化シリコン膜１１０を除去する。
【０００６】
次いで、図４（Ｄ）に示すように、シリコン基板１０１に、第１素子領域１０１ａに位置する高電圧トランジスタを形成するとともに、第２素子領域１０１ｂに位置する低電圧トランジスタを形成する。高電圧トランジスタは、高電圧用ゲート酸化膜１０３ａ、ゲート電極１０４ａ、サイドウォール１０５ａ、低濃度不純物領域１０６ａ、ならびに、ソース及びドレインとなる不純物領域１０７ａを有する。低電圧トランジスタは、低電圧用ゲート酸化膜１０３ｂ、ゲート電極１０４ｂ、サイドウォール１０５ｂ、低濃度不純物領域１０６ｂ、ならびに、ソース及びドレインとなる不純物領域１０７ｂを有する。
【０００７】
以上の工程のうち、溝１０１ｃ，１０１ｄを形成する工程については、特許文献１に記載されている。
【特許文献１】特開２００４−０９５８８６号公報（図１及び図２、第２段落乃至第８段落）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
シリコンと酸化シリコンは熱膨張率が互いに異なる。このため、半導体装置を形成するための熱工程（例えばゲート酸化膜を形成するための熱酸化工程または不純物を活性化するための熱処理工程）において、素子分離膜が埋め込まれた溝の周囲に位置するシリコン基板に結晶欠陥が入り、電流リークの原因になる可能性がある。結晶欠陥を除去するためには、アニール等の工程を追加する必要がある。このため、素子分離膜を埋め込むための溝をなるべく浅くし、溝に埋め込まれる素子分離膜の体積を小さくするのが好ましい。
【０００９】
これに対し、上記した従来技術では、低電圧トランジスタの周囲においても、高電圧トランジスタの周囲と同じ深さの溝及び素子分離膜が形成される。低電圧トランジスタの周囲においては、溝及び素子分離膜は、上記した従来技術より浅くてもよい。溝及び素子分離膜が不必要に深くなっている分、低電圧トランジスタの周囲では、結晶欠陥が発生する可能性が高くなっていた。
【００１０】
本発明は上記のような事情を考慮してなされたものであり、その目的は、高電圧トランジスタの素子分離膜の埋め込み深さと低電圧トランジスタの素子分離膜の埋め込み深さとを、互いに異ならせることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜上に、第１の開口部を有する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記窒化シリコン膜にイオン照射を行うことにより、前記窒化シリコン膜に、前記第1の開口部の下に位置する被イオン照射部を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記窒化シリコン膜上に、第２の開口部、及び前記被イオン照射部上に位置する第３の開口部それぞれを有する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとして前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第２の開口部の下に位置する凹部、前記第３の開口部の下に位置する第４の開口部それぞれを形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下に位置する第１の溝を形成するとともに、前記第４の開口部の下に位置し、前記第１の溝より深い第２の溝を形成する工程と、を具備する。
【００１２】
この半導体装置の製造方法によれば、半導体基板をエッチングするときのマスクとなる窒化シリコン膜には、凹部及び開口部が形成される。そして、開口部の下には第２の溝が形成され、凹部の下には、この凹部の底面がエッチングされた後に、第１の溝が形成される。このため、第２の溝は第１の溝より深く形成される。従って、高電圧トランジスタの素子分離膜の埋め込み深さを、低電圧トランジスタの素子分離膜の埋め込み深さと異ならせることができる。
【００１３】
本発明に係る他の半導体装置の製造方法は、半導体基板上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜に、イオンが照射された被イオン照射部を形成する工程と、
前記窒化シリコン膜上に、第１の開口部、及び前記被イオン照射部上に位置する第２の開口部それぞれを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第１の開口部の下に位置する凹部、前記第２の開口部の下に位置する第３の開口部それぞれを形成する工程と、
前記レジスト膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下に位置する第１の溝を形成するとともに、前記第３の開口部の下に位置し、前記第１の溝より深い第２の溝を形成する工程と、を具備する。
【００１４】
前記被イオン照射部を形成する工程において、不活性イオンを前記窒化シリコン膜に照射してもよいし、フッ素を含有するイオンを窒化シリコン膜に照射してもよい。
【００１５】
本発明に係る他の半導体装置の製造方法は、半導体基板上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜上に、第１の開口部を有する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとして前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第1の開口部の下に位置する凹部を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記窒化シリコン膜上に、前記凹部上以外に位置する第２の開口部を有する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとして前記窒化シリコン膜をエッチングすることにより、前記窒化シリコン膜に、前記第２の開口部の下に位置する第３の開口部を形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下に位置する第１の溝を形成するとともに、前記第３の開口部の下に位置し、前記第１の溝より深い第２の溝を形成する工程と、
を具備する。
【００１６】
本発明に係る他の半導体装置の製造方法は、半導体基板上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜に凹部を形成する工程と、
前記窒化シリコン膜に、前記凹部とは異なる場所に位置する開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下に位置する部分に第１の溝を形成するとともに、前記開口部の下に位置し、かつ前記第１の溝より深い第２の溝を形成する工程と、を具備する。
【００１７】
前記半導体基板をエッチングする工程において、前記半導体基板のエッチングレートが前記窒化シリコン膜のエッチングレート以上となる条件でエッチングを行うと、第1の溝と第２の溝の深さの差を大きくすることができる。
前記第１及び第２の溝を形成する工程の後に、前記第１及び第２の溝それぞれに、素子分離膜を埋め込む工程を更に具備してもよい。更に、素子分離膜を埋め込む工程の後に、前記第１の溝に隣接する前記半導体基板に、第１のトランジスタを形成するとともに、前記第２の溝に隣接する前記半導体基板に、前記第１のトランジスタより高電圧で動作する第２のトランジスタを形成する工程を更に具備してもよい。
【００１８】
本発明に係る半導体装置は、半導体基板に形成された第１の溝と、
前記半導体基板に形成され、前記第１の溝より深い第２の溝と、
前記第１及び第２の溝それぞれに埋め込まれた素子分離膜と、
を具備し、
前記第１及び第２の溝は、前記半導体基板上に形成され、開口部及び凹部を有する窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記凹部の下及び前記開口部の下それぞれに形成されている。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００２０】
まず、図１（Ａ）に示すように、シリコン基板１に酸化窒化シリコン膜１０を形成し、その上に窒化シリコン膜１１を形成する。次いで、窒化シリコン膜１１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１１上にはレジストパターン１２が形成される。レジストパターン１２は開口部１２ａを有する。開口部１２ａは、第１素子領域１ａの素子分離膜が埋め込まれるべき領域の上方に位置する。なお、第１素子領域には、高電圧トランジスタ（例えば動作電圧が２０Ｖ以上４０Ｖ以下）が形成される。
【００２１】
次いで、レジストパターン１２をマスクとしてイオン照射を行う。これにより、窒化シリコン膜１１のうち、高電圧トランジスタの素子分離膜が埋め込まれる領域上に位置する被イオン照射部１１ｃには、イオンが照射される。ここで用いられるイオンは、例えばＡｒ等の不活性イオンであってもよいし、フッ素を含有するイオンを用いてもよい。イオン照射は、例えば、Ａｒ、またはフッ素を含有するガス（例えばＣＦ４）を原料ガスに含むプラズマを用いて行われる。不活性イオンが照射された場合、被イオン照射部１１ｃは、緻密性が劣化する。フッ素を含有するイオンが照射された場合、被イオン照射部１１ｃは、イオンと反応する等により、エッチングされやすい構造になる。
【００２２】
その後、図１（Ｂ）に示すように、レジストパターン１２を除去する。次いで、窒化シリコン膜１１上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１１上にはレジストパターン１３が形成される。レジストパターン１３は、第１素子領域１ａ、第２素子領域１ｂそれぞれにおいて、素子分離膜が埋め込まれるべき領域の上方に開口部１３ａ，１３ｂを有する。なお、第２素子領域１ｂには、低電圧トランジスタ（例えば動作電圧が１．５Ｖ以上５Ｖ以下）が形成される。
【００２３】
次いで、レジストパターン１３をマスクとして窒化シリコン膜１１をドライエッチングする。レジストパターン１３のうち、第２素子領域１ｂ上の開口部１３ａは、被イオン照射部１１ｃ上に位置している。このため、窒化シリコン膜１１のエッチングレートは、開口部１３ｂの下に位置する部分より、開口部１３ａの下に位置する部分のほうが速い。この結果、窒化シリコン膜１１には、開口部１３ａの下に位置する開口部１１ａがまず形成される。この段階で、エッチングを終了する。これにより、窒化シリコン膜１１には、開口部１３ｂの下に位置する凹部１１ｂが形成される。
【００２４】
その後、図１（Ｃ）に示すように、レジストパターン１３を除去する。
次いで、図１（Ｄ）に示すように、窒化シリコン膜１１をマスクとして、シリコン基板１をドライエッチングする。このとき、凹部１１ｂの底部は薄いため、エッチングにより除去され、凹部１１ｂの下に位置するシリコン基板１もエッチングされる。これにより、シリコン基板１には、第１素子領域１ａの開口部１１ａの下に位置する溝１ｃ、及び第２素子領域１ｂの凹部１１ｂの下に位置する溝１ｄが形成される。溝１ｃは、後述する素子分離膜が、高電圧トランジスタの動作電圧に耐える深さを有する。溝１ｄは、凹部１１ｂの底部がエッチングされた後に形成されるため、溝１ｃより浅く、後述する素子分離膜が、低電圧トランジスタの動作電圧に耐える深さを有する。
【００２５】
なお、ドライエッチングに用いるガスにＣＦ４Ｏ２が含まれている場合、シリコンと窒化シリコンのエッチングレートの比は約１：１となる。この場合、溝１ｄと溝１ｃの深さの差は、凹部１１ｂの底部の厚さに略等しくなる。また、ドライエッチングに用いるガスにＣｌＯ２が含まれている場合、シリコンと窒化シリコンのエッチングレートの比は約４：１となる。この場合、エッチングレートの比が１：１の場合と比べて、溝１ｄと溝１ｃの深さの差を大きくすることができる。
【００２６】
次いで、図２（Ａ）に示すように、溝１ｃ，１ｄを含む全面上に酸化シリコン膜を形成し、窒化シリコン膜１１上に位置する酸化シリコン膜をＣＭＰ法により研磨除去する。これにより、溝１ｃ，１ｄそれぞれには素子分離膜２ａ，２ｂが埋め込まれ、第１素子領域１ａ、第２素子領域１ｂそれぞれが、他の領域から分離される。素子分離膜２ｂは、素子分離膜２ａより浅い。
その後、窒化シリコン膜１１及び酸化窒化シリコン膜１０を除去する。
【００２７】
次いで、図２（Ｂ）に示すように、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には、高電圧用ゲート酸化膜３ａが形成されるが、この状態において、高電圧用ゲート酸化膜３ａの厚さは、高電圧トランジスタの動作電圧に耐えるには不十分である。なお、第２素子領域１ｂにも酸化膜（図示せず）が形成される。
【００２８】
次いで、高電圧用ゲート酸化膜３ａ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターンが形成される。このレジストパターンは、高電圧用ゲート酸化膜３ａを覆っているが、第２素子領域１ｂの酸化膜上には開口部を有している。次いで、このレジストパターンをマスクとしてエッチングを行うことにより、第２素子領域１ｂの酸化膜を除去する。その後、レジストパターンを除去する。
【００２９】
次いで、シリコン基板１を再び熱酸化する。これにより、第２素子領域１ｂのシリコン基板１には低電圧用ゲート酸化膜３ｂが形成される。また、高電圧用ゲート酸化膜３ａは厚くなり、高電圧トランジスタの動作電圧に耐える厚さになる。
【００３０】
次いで、高電圧用ゲート酸化膜３ａ、低電圧用ゲート酸化膜３ｂそれぞれを含む全面を、窒素プラズマに晒す。これにより、高電圧用ゲート酸化膜３ａ、低電圧用ゲート酸化膜３ｂそれぞれには窒化処理が行われ、高電圧用ゲート酸化膜３ａ、低電圧用ゲート酸化膜３ｂそれぞれの少なくとも一部は、シリコン酸窒化物になる。これにより、低電圧用ゲート酸化膜３ｂからはリーク電流が生じにくくなる。
【００３１】
次いで、高電圧用ゲート酸化膜３ａ、及び低電圧用ゲート酸化膜３ｂそれぞれ上を含む全面上に、ポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、高電圧用ゲート酸化膜３ａ上にはゲート電極４ａが形成され、低電圧用ゲート酸化膜３ｂ上にはゲート電極４ｂが形成される。
【００３２】
次いで、ゲート電極４ａ，４ｂそれぞれをマスクとして、シリコン基板１に不純物を注入する。これにより、第１素子領域１ａには低濃度不純物領域６ａが形成され、第２素子領域１ｂには低濃度不純物領域６ｂが形成される。
【００３３】
次いで、ゲート電極４ａ，４ｂ上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ,４ｂそれぞれの側壁にはサイドウォール５ａ,５ｂが形成される。次いで、ゲート電極４ａ,４ｂ及びサイドウォール５ａ,５ｂをマスクとして、シリコン基板１に不純物を再び注入する。これにより、第１素子領域１ａには、高電圧トランジスタのソース及びドレインとなる不純物領域７ａが形成され、第２素子領域１ｂには、低電圧トランジスタのソース及びドレインとなる不純物領域７ｂが形成される。また、ゲート電極４ａ，４ｂそれぞれにも不純物が導入される。
このようにして、第１素子領域１ａには高電圧トランジスタが形成され、第２素子領域１ｂには低電圧トランジスタが形成される。
【００３４】
以上、本発明の第１の実施形態によれば、溝１ｃ，１ｄを形成するときのマスクとなる窒化シリコン膜１１には、溝１ｃとなる部分の上に位置する開口部１１ａ、及び溝１ｄとなる部分の上に位置する凹部１１ｂが、それぞれ形成される。このため、窒化シリコン膜１１をマスクとしてエッチングすると、溝１ｄよりも溝１ｃの方が先に形成され始める。従って、溝１ｃは、溝１ｄより深く形成される。
【００３５】
このため、素子分離膜２ｂは、素子分離膜２ａより浅くなる。従って、低電圧トランジスタの周囲では、結晶欠陥が発生する可能性、及びこれに起因する電流リークが発生する可能性は、従来と比べて低くなる。
【００３６】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法は、窒化シリコン膜１１の開口部１１ａ及び凹部１１ｂを形成する方法が、第１の実施形態と異なる。以下、第１の実施形態と同一の部分には同一の符号を付し、説明を省略する。
【００３７】
まず、図３（Ａ）に示すように、シリコン基板１に酸化窒化シリコン膜１０を形成し、その上に窒化シリコン膜１１を形成する。次いで、窒化シリコン膜１１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１１上にはレジストパターン１４が形成される。レジストパターン１４は、開口部１４ａを有している。開口部１４ａは、第２素子領域１ｂのうち、素子分離膜が埋め込まれるべき領域の上方に位置している。次いで、レジストパターン１４をマスクとして窒化シリコン膜１１をエッチングする。これにより、窒化シリコン膜１１には凹部１１ｂが形成される。
【００３８】
その後、図３（Ｂ）に示すように、レジストパターン１４を除去する。次いで、窒化シリコン膜１１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１１上にはレジストパターン１５が形成される。レジストパターン１５は、開口部１５ａを有する。開口部１５ａは、第１素子領域１ａのうち、素子分離膜が埋め込まれるべき領域の上方に位置する。次いで、レジストパターン１５をマスクとして窒化シリコン膜１１をエッチングする。これにより、窒化シリコン膜１１には開口部１１ａが形成される。
【００３９】
その後、図３（Ｃ）に示すように、レジストパターン１５を除去する。次いで、窒化シリコン膜１１をマスクとしてシリコン基板１をエッチングする。これにより、シリコン基板１には溝１ｃ，１ｄが形成される。
【００４０】
次いで、図３（Ｄ）に示すように、高電圧用ゲート酸化膜３ａ、低電圧用ゲート酸化膜３ｂ、ゲート電極４ａ，４ｂ、サイドウォール５ａ，５ｂ、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は、第１の実施形態と同一である。
この第２の実施形態においても、第１の実施形態と同一の効果を得ることができる。
【００４１】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第１の実施形態において、窒化シリコン膜１１本体の厚さが、凹部１１ｂの底部の厚さに比べて十分厚い場合、窒化シリコン膜１１に被イオン照射部１１ｃを形成する工程において（図１（Ａ））、第１素子領域１ａ上にはレジストパターン１２を形成せず、この状態でイオンを窒化シリコン膜１１に照射してもよい。この場合、第１素子領域１ａにおいて、レジストパターン１２とレジストパターン１３の位置ずれが生じなくなる。
【００４２】
なお、第１素子領域１ａ上に位置する窒化シリコン膜１１の全体が被イオン照射部となり、エッチングされやすくなる。しかし、窒化シリコン膜１１は十分に厚いため、溝１ｃ，１ｄを形成した後においても、窒化シリコン膜１１が第１素子領域１ａ上に残るため、問題は生じない。
【図面の簡単な説明】
【００４３】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｄ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図４】（Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【符号の説明】
【００４４】
１，１０１…シリコン基板、１ａ…第１素子領域、１ｂ…第２素子領域、１ｃ，１０１ｃ，１０１ｄ…溝、２ａ，２ｂ，１０２ａ，１０２ｂ…素子分離膜、３ａ，１０３ａ…高電圧用ゲート酸化膜、３ｂ，１０３ｂ…低電圧用ゲート酸化膜、４ａ，４ｂ，１０４ａ，１０４ｂ…ゲート電極、５ａ，５ｂ，１０５ａ，１０５ｂ…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、１０，１１０…酸化窒化シリコン膜、１１，１１１…窒化シリコン膜、１１ａ，１２ａ，１３ａ，１３ｂ，１４ａ，１５ａ，１１１ａ…開口部、１１ｂ…凹部、１１ｃ…被イオン照射部、１２，１３，１４…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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