(57)【要約】【課題】  一定の容量に設定されたバスを用いて各種の処理要求に応じてメモリへのアクセスを可能にするコンピュータシステムを提供する。【解決手段】  ブロック１１〜３６は、アクセス要求をＤＭＡコントローラ５０へ出力する。ＤＭＡコントローラ５０は、ブロック１１〜３６の複数のアクセス要求のうち、優先順位の高いアクセス要求を選択し、その選択したアクセス要求に起因して実行される複数の処理において、ＳＤＲＡＭ７０に接続されたバスＢＳ２の使用効率が略一定になるように調整する。そして、ＤＭＡコントローラ５０は、その調整した使用効率に基づいて、ブロック１１〜３６とＳＤＲＡＭ７０との間で直接データ転送を行なう。【選択図】        図１
2006285541.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリと、
前記メモリに記憶されたデータを用いて各種の処理を実行する処理手段と、
所定期間における前記メモリへのアクセス率を略一定にして前記処理手段と前記メモリとの間で直接データ転送を行なう制御手段とを備えるコンピュータシステム。
【請求項２】
前記メモリに接続されたバスと、
前記所定期間における前記バスのバス使用効率を演算し、その演算したバス使用効率が各所定期間において略一定になるように前記バス使用効率を調整する調整手段とをさらに備え、
前記制御手段は、前記バス使用効率が前記調整手段によって調整された使用効率になるように前記処理手段と前記メモリとの間で前記直接データ転送を行なう、請求項１に記載のコンピュータシステム。
【請求項３】
前記調整手段は、前記所定期間における前記バス使用時間を計測し、その計測したバス使用時間を前記所定期間で除算して現在のバス使用効率を演算するとともに、前記バス使用効率が目標値に近づくように前記演算した現在のバス使用効率を補正することにより、前記バス使用効率が略一定になるように調整する、請求項２に記載のコンピュータシステム。
【請求項４】
前記調整手段は、前記演算した現在の使用効率の逆数に前記バス使用効率の目標値を乗算して補正値を演算し、その演算した補正値を前記バスの占有時間であるバースト長に乗算して前記バス使用効率が前記目標値に近づくように前記現在のバス使用効率を補正する、請求項３に記載のコンピュータシステム。
【請求項５】
前記処理手段は、各々が前記データを用いて処理を実行する複数の処理部からなり、
前記調整手段は、前記複数の処理部からの前記メモリへの複数のアクセス要求に応じて、優先順位が高いアクセス要求を選択し、その選択したアクセス要求によって実行される処理の前記バス使用効率が略一定になるように調整し、
前記制御手段は、前記調整されたバス使用効率に従って、優先順位が高いアクセス要求を出力した処理部と前記メモリとの間で前記直接データ転送を優先して行なう、請求項２から請求項４のいずれか１項に記載のコンピュータシステム。
【請求項６】
前記調整手段は、前記複数の処理部からのアクセス要求が増減したとき、増減後のアクセス要求によって実行される処理の前記バス使用効率が略一定になるように調整する、請求項５に記載のコンピュータシステム。
【請求項７】
前記調整手段は、前記複数の処理部において実行される複数の処理のうち、データを前記直接データ転送するレートが固定されている特定処理が存在するとき、前記特定処理の前記バス使用効率を保持したまま、前記特定処理を除く処理の前記バス使用効率を調整の対象とする、請求項５に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、コンピュータシステムに関し、特に、アクセス効率が略一定になるようにメモリへアクセスするコンピュータシステムに関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に対するライトアクセスにおけるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の待ち時間を減少させ、ＣＰＵの処理能力を向上させる技術が知られている（特許文献１）。
【０００３】
この技術は、次の構成からなる。ＣＰＵは、ＤＲＡＭに対するライトアクセス時において、書込データをシステムバスＳ−ＢＵＳ上へ出力し、バスコントローラは、書込データを第３クロックサイクルでラッチ回路に保持する。
【０００４】
パリティ生成回路は、ラッチ回路に保持された書込データを基にしてパリティデータを生成する。
【０００５】
したがって、ＣＰＵは、自己が出力した書込データがラッチ回路にラッチされた時点でシステムバスＳ−ＢＵＳ上へ次の書込データを出力し、または次の命令を実行することができる。
【０００６】
このように、特許文献１においては、ＣＰＵが出力した書込データをラッチ回路によって保持することによって、ＣＰＵにおける待ち時間を減少させている。
【特許文献１】特開平５−２７４２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、メモリに記憶されたデータを用いて各種の処理を実行する場合、その処理内容によってメモリへのアクセス時間が異なるため、全ての処理内容に応じてメモリへアクセス可能にするためには、バスの容量を最大容量に設定する必要があるという問題がある。
【０００８】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、一定の容量に設定されたバスを用いて各種の処理要求に応じてメモリへのアクセスを可能にするコンピュータシステムを提供することである。
【課題を解決するための手段】
【０００９】
この発明によれば、コンピュータシステムは、メモリと、処理手段と、制御手段とを備える。メモリは、データを記憶する。処理手段は、メモリに記憶されたデータを用いて各種の処理を実行する。制御手段は、所定期間におけるメモリへのアクセス率を略一定にして処理手段とメモリとの間で直接データ転送を行なう。
【００１０】
好ましくは、コンピュータシステムは、バスと、調整手段とをさらに備える。バスは、メモリに接続される。制御手段は、所定期間におけるバスのバス使用効率を演算し、その演算したバス使用効率が各所定期間において略一定になるようにバス使用効率を調整する。そして、制御手段は、バス使用効率が調整手段によって調整された使用効率になるように処理手段とメモリとの間で直接データ転送を行なう。
【００１１】
好ましくは、調整手段は、所定期間におけるバス使用時間を計測し、その計測したバス使用時間を所定期間で除算して現在のバス使用効率を演算するとともに、バス使用効率が目標値に近づくように演算した現在のバス使用効率を補正することにより、バス使用効率が略一定になるように調整するム。
【００１２】
好ましくは、調整手段は、演算した現在の使用効率の逆数にバス使用効率の目標値を乗算して補正値を演算し、その演算した補正値をバスの占有時間であるバースト長に乗算してバス使用効率が目標値に近づくように現在のバス使用効率を補正する。
【００１３】
好ましくは、処理手段は、各々がデータを用いて処理を実行する複数の処理部からなる。調整手段は、複数の処理部からのメモリへの複数のアクセス要求に応じて、優先順位が高いアクセス要求を選択し、その選択したアクセス要求によって実行される処理のバス使用効率が略一定になるように調整する。制御手段は、調整されたバス使用効率に従って、優先順位が高いアクセス要求を出力した処理部とメモリとの間で直接データ転送を優先して行なう。
【００１４】
好ましくは、調整手段は、複数の処理部からのアクセス要求が増減したとき、増減後のアクセス要求によって実行される処理のバス使用効率が略一定になるように調整する。
【００１５】
好ましくは、調整手段は、複数の処理部において実行される複数の処理のうち、データを直接データ転送するレートが固定されている特定処理が存在するとき、特定処理のバス使用効率を保持したまま、特定処理を除く処理のバス使用効率を調整の対象とする。
【発明の効果】
【００１６】
この発明によるコンピュータシステムにおいては、所定期間におけるメモリへのアクセス率が略一定にして処理手段とメモリとの間で直接データ転送が行なわれる。そうすると、メモリへの他のアクセスが行なわれる余裕が生じる。
【００１７】
したがって、この発明によれば、一定の容量に設定されたバスを用いて各種の処理要求に応じてメモリへのアクセスを可能にできる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１９】
図１は、この発明の実施の形態によるコンピュータシステムの概略ブロック図である。図１を参照して、この発明の実施の形態によるコンピュータシステム１００は、ＣＰＵ１０と、ブロック１１〜３６と、使用効率検出手段４０と、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ５０と、メモリコントローラ６０と、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）７０と、バスＢＳ１，ＢＳ２とを備える。
【００２０】
ＣＰＵ１０およびブロック１１〜３６は、バスＢＳ１に接続される。ＤＭＡコントローラ５０およびメモリコントローラ６０は、バスＢＳ２に接続される。
【００２１】
ＣＰＵ１０は、バスＢＳ１およびバスＢＳ２を介してメモリコントローラ６０とやり取りを行ない、ＳＤＲＡＭ７０へのデータの書込／読出を行なう。より具体的には、ＣＰＵ１０は、バスＢＳ１，ＢＳ２を介して読出信号／書込信号Ｒ／ＷおよびアドレスＡｄｄをメモリコントローラ６０へ出力し、データＤａｔａをＳＤＲＡＭ７０に書込むとともに、ＳＤＲＡＭ７０からデータを読み出す。
【００２２】
また、ＣＰＵ１０は、バスＢＳ１を介してブロック１１〜３６との間でデータのやり取りを行なう。
【００２３】
ブロック１１〜３６の各々は、各種の処理を実行する機能ブロックである。そして、ブロック１１〜３６の各々は、処理を実行するとき、アクセス要求ＲｅｑをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０から確認応答Ａｃｋを受けると、読出信号／書込信号Ｒ／ＷおよびアドレスＡｄｄを出力し、ＳＤＲＡＭ７０へのデータの書込および／または読出を行なうようにＤＭＡコントローラ５０に要求する。
【００２４】
そして、ブロック１１〜３６の各々は、ＤＭＡコントローラ５０からデータを受け、その受けたデータを用いて各種の処理を行なう。
【００２５】
使用効率検出手段４０は、バスＢＳ２へのアクセス要求が出されている期間を示す信号Ｈｓｙｎｃと、バスＢＳ２の使用効率の目標値とを外部から受ける。また、使用効率検出手段４０は、バスＢＳ２が実際に使用されていることを示す信号ＢｕｓｙをＤＭＡコントローラ５０から受ける。
【００２６】
そして、使用効率検出手段４０は、信号Ｈｓｙｎｃ、信号Ｂｕｓｙおよび使用効率の目標値に基づいて、後述する方法によって、バスＢＳ２の使用効率を演算し、その演算した使用効率が略一定になるようにバスＢＳ２の占有時間を決定するバースト長ＢＬを補正するための補正値Ｒａｔｉｏを演算する。そして、使用効率検出手段４０は、その演算した補正値ＲａｔｉｏをＤＭＡコントローラ５０へ出力する。
【００２７】
ＤＭＡコントローラ５０は、ブロック１１〜３６から受けた複数のアクセス要求Ｒｅｑに応じて、優先順位の高いアクセス要求Ｒｅｑを選択し、その選択したアクセス要求Ｒｅｑをブロック（ブロック１１〜３６のいずれか）へ出力する。
【００２８】
また、ＤＭＡコントローラ５０は、優先順位に基づいて選択したアクセス要求Ｒｅｑを出力したブロック（ブロック１１〜３６のいずれか）から受けた読出信号／書込信号Ｒ／Ｗ、アドレスＡｄｄおよびデータＤａｔａに応じて、ブロック（ブロック１１〜３６のいずれか）とＳＤＲＡＭ７０との間で直接データ転送を行なうためのＤＭＡ信号を生成し、その生成したＤＭＡ信号をバスＢＳ２を介してメモリコントローラ６０へ出力する。
【００２９】
その後、ＤＭＡコントローラ５０は、読出信号／書込信号Ｒ／Ｗ、アドレスＡｄｄおよびデータＤａｔａをバスＢＳ２を介してメモリコントローラ６０へ出力する。また、ＤＭＡコントローラ６０は、使用効率検出手段４０から補正値Ｒａｔｉｏを受け、その受けた補正値Ｒａｔｉｏに基づいて、バースト長ＢＬを補正する。そして、ＭＤＡコントローラ５０は、その補正したバースト長ＢＬをバスＢＳ２を介してメモリコントローラ６０へ出力する。
【００３０】
さらに、ＤＭＡコントローラ５０は、バスＢＳ２を介してメモリコントローラ６０から受けたデータをブロック（ブロック１１〜３６のいずれか）へ出力する。
【００３１】
さらに、ＤＭＡコントローラ５０は、メモリコントローラ６０からの信号ＢＵＳ＿ＥＭＰに基づいて、信号Ｂｕｓｙを生成して使用効率検出手段４０へ出力する。
【００３２】
メモリコントローラ６０は、クロック信号ＣＫおよびクロックイネーブル信号ＣＫＥをＳＤＲＡＭ７０へ出力する。また、メモリコントローラ６０は、ＤＭＡコントローラ５０からのＤＭＡ信号に応じて、ブロック（ブロック１１〜３６のいずれか）とＳＤＲＡＭ７０との間で直接データ転送を行なうことを検知する。そして、メモリコントローラ６０は、ＤＭＡコントローラ５０から受けた読出信号／書込信号Ｒ／Ｗに応じて、チップ選択信号ＣＳを生成してＳＤＲＡＭ７０へ出力する。
【００３３】
その後、メモリコントローラ６０は、ライトイネーブル信号ＷＥ、ロウアドレスストローブ信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、アドレスＡｄｄおよびデータＤａｔａをＳＤＲＡＭ７０へ出力し、バースト長ＢＬの期間、ＳＤＲＡＭ７０へのデータの書込／読出を行なう。
【００３４】
そして、メモリコントローラ６０は、ＳＤＲＡＭ７０から読出したデータＤａｔａをバスＢＳ２を介してＤＭＡコントローラ５０へ出力するとともに、バスＢＳ２の空き時間を計測し、バスＢＳ２が空いていることを示す信号ＢＵＳ＿ＥＭＰをバスＢＳ２を介してＤＭＡコントローラ５０へ出力する。
【００３５】
図２は、図１に示す使用効率検出手段４０と、ＤＭＡコントローラ５０に含まれるアクセス調整回路５００との回路図である。
【００３６】
図２を参照して、使用効率検出手段４０は、カウンタ４１と、フリップフロップ４２と、除算器４３と、インバータ４４と、乗算器４５を含む。カウンタ４１、フリップフロップ４２、除算器４３、インバータ４４および乗算器４５は、直列に接続される。
【００３７】
カウンタ４１は、信号Ｈｓｙｎｃを外部から端子Ｒに受け、アクセス調整回路５００から信号／Ｂｕｓｙを反転した信号Ｂｕｓｙを端子ＥＮに受ける。そして、カウンタ４１は、端子Ｒに受けた信号ＨｓｙｎｃがＨ（論理ハイ）レベルになると、信号ＢｕｓｙがＨレベルである期間をカウントし、信号ＨｓｙｎｃがＬ（論理ロー）レベルになると、そのカウントを停止し、カウント値をフリップフロップ４２のＤ端子へ出力する。
【００３８】
フリップフロップ４２は、信号ＨｓｙｎｃがＨレベルである期間、カウンタ４１からのカウント値を保持し、信号ＨｓｙｎｃがＬレベルになると、カウント値（＝Ｂｕｓｙ＿ｃｙｃｌｅ）を除算器４３へ出力する。このカウント値（＝Ｂｕｓｙ＿ｃｙｃｌｅ）は、バスＢＳ２が使用中である期間を表す。
【００３９】
除算器４３は、フリップフロップ４２からのカウント値（＝Ｂｕｓｙ＿ｃｙｃｌｅ）を信号ＨｓｙｎｃがＨレベルである期間Ｈ＿ｃｙｃｌｅで除算して、バスＢＳ２の使用効率（＝Ｂｕｓｙ＿ｃｙｃｌｅ／Ｈ＿ｃｙｃｌｅ）を演算する。そして、除算器４３は、その演算した使用効率をインバータ４４へ出力する。
【００４０】
インバータ４４は、除算器４３から受けた使用効率を反転し、その反転した反転結果（Ｈ＿ｃｙｃｌｅ／Ｂｕｓｙ＿ｃｙｃｌｅ）を乗算器４５へ出力する。乗算器４５は、インバータ４４から受けた反転結果（Ｈ＿ｃｙｃｌｅ／Ｂｕｓｙ＿ｃｙｃｌｅ）に使用効率の目標値で乗算して使用効率の補正値Ｒａｔｉｏを演算する。そして、除算器４５は、補正値Ｒａｔｉｏをアクセス調整回路５００へ出力する。
【００４１】
アクセス調整回路５００は、フリップフロップ５０１〜５２６と、順位付回路５３０と、応答信号生成回路５３１〜５５６と、ＮＯＲゲート５７０とを含む。フリップフロップ５０１〜５２６は、ブロック１１〜３６からそれぞれアクセス要求Ｒｅｑ−Ａ〜Ｒｅｑ−Ｚを受け、その受けたアクセス要求Ｒｅｑ−Ａ〜Ｒｅｑ−Ｚを一定時間保持する。そして、リップフロップ５０１〜５２６は、応答信号生成回路５３１〜５５６から信号Ｒｅｑ−ＨＬＤ−ＰＬＳを受けると、アクセス要求Ｒｅｑ−Ａ〜Ｒｅｑ−Ｚの保持を中止してアクセス要求Ｒｅｑ−Ａ〜Ｒｅｑ−Ｚを順位付回路５３０へ出力する。
【００４２】
順位付回路５３０は、アクセス要求Ｒｅｑ−Ａ〜Ｒｅｑ−Ｚのうち、優先順位の高いアクセス要求を選択し、その選択したアクセス要求を対応する応答信号生成回路（応答信号生成回路５３１〜５５６のいずれか）へ出力する。
【００４３】
応答信号生成回路５３１〜５５６は、それぞれ、フリップフロップ５０１〜５２６に対応して設けられる。応答信号生成回路５３１は、ＡＮＤゲート１，４と、フリップフロップ２，３，８と、カウンタ５と、乗算器６と、比較器７とを含む。
【００４４】
ＡＮＤゲート１は、順位付回路５３０からアクセス要求Ｒｅｑを受け、信号ＢＵＳ＿ＥＭＰをメモリコントローラ６０から受け、信号／ＢｕｓｙをＮＯＲゲート５７０から受ける。そして、ＡＮＤゲート１は、アクセス要求Ｒｅｑ、信号ＢＵＳ＿ＥＭＰ、および信号／Ｂｕｓｙの論理積を演算し、その演算結果をフリップフロップ２へ出力する。
【００４５】
フリップフロップ２は、ＡＮＤゲート１からの出力信号を一定時間、保持してフリップフロップ３およびＡＮＤゲート４へ出力する。フリップフロップ３は、フリップフロップ２の出力信号を反転してＡＮＤゲート４へ出力する。
【００４６】
ＡＮＤゲート４は、フリップフロップ２の出力信号とフリップフロップ３の出力信号との論理積を演算し、その演算結果をカウンタ５の端子Ｒへ出力する。カウンタ５は、端子Ｒに受けたＡＮＤゲート４の出力信号がＬレベルになると、端子ＥＮに受けた信号がＨレベルである期間をカウントし、そのカウント値を比較器７の一方端子へ出力する。また、カウンタ５は、Ｈレベルの信号を端子Ｒに受けると、カウント値をリセットする。
【００４７】
乗算器６は、ＤＭＡコントローラ５０からバースト長ＢＬ＿Ａを受け、使用効率検出手段４０から補正値Ｒａｔｉｏを受ける。そして、乗算器６は、バースト長ＢＬ＿Ａに補正値Ｒａｔｉｏを乗算してバースト長ＢＬ＿Ａを補正し、その補正したバースト長ＢＬ＿ＡＨを比較器７の他方端子へ出力する。
【００４８】
比較器７は、一方端子に受けたカウント値を他方端子に受けたバースト長ＢＬ＿ＡＨと比較し、カウント値がバースト長ＢＬ＿ＡＨよりも小さいとき、Ｈレベルの信号をフリップフロップ８およびカウンタ５へ出力する。また、比較器７は、カウント値がバースト長ＢＬ＿ＡＨに達すると、Ｌレベルの信号をフリップフロップ８およびカウンタ５へ出力する。
【００４９】
フリップフロップ８は、比較器７からの出力信号を一定期間保持し、その後、対応するブロック（ブロック１１〜３６のいずれか）およびＮＯＲゲート５７０へ出力する。
【００５０】
順位付回路５３０がアクセス要求Ｒｅｑ−Ａを優先して応答信号生成回路５３１へ出力した場合の応答信号生成回路５３１の動作について説明する。この場合、順位付回路５３０は、Ｈレベルのアクセス要求Ｒｅｑを応答信号生成回路５３１のＡＮＤゲート１へ出力する。
【００５１】
また、アクセス要求Ｒｅｑ−Ａが出力されたとき、バスＢＳ２は、空いているので、ＮＯＲゲート５７０は、Ｈレベルの信号／Ｂｕｓｙを出力し、ＡＮＤゲート１は、Ｈレベルの信号ＢＵＳ＿ＥＭＰおよびＨレベルの信号／Ｂｕｓｙを受ける。
【００５２】
そうすると、ＡＮＤゲート１は、Ｈレベルのアクセス要求Ｒｅｑ−Ａ、Ｈレベルの信号ＢＵＳ＿ＥＭＰおよびＨレベルの信号／Ｂｕｓｙの論理積を演算し、Ｈレベルの信号をフリップフロップ２へ出力する。
【００５３】
フリップフロップ２は、ＡＮＤゲート１からのＨレベルの信号を一定時間、保持した後、フリップフロップ３およびＡＮＤゲート４の一方端子へ出力する。フリップフロップ３は、フリップフロップ２からの出力信号を反転してＬレベルの信号をＡＮＤゲート４の他方端子へ出力する。
【００５４】
そうすると、ＡＮＤゲート４は、フリップフロップ２からのＨレベルの信号とフリップフロップ３からのＬレベルの信号との論理積を演算してＬレベルの信号をフリップフロップ５０１の端子Ｋおよびカウンタ５の端子Ｒへ出力する。
【００５５】
カウンタ５は、Ｌレベルの信号を端子Ｒに受け、端子ＥＮに受けた信号がＨレベルである期間をカウントし、そのカウント値を比較器７の一方端子へ出力する。乗算器６は、バースト長ＢＬ＿Ａを補正値Ｒａｔｉｏで補正し、その補正したバースト長ＢＬ＿ＡＨを比較器７の他方端子へ出力する。
【００５６】
比較器７は、一方端子に受けたカウント値を他方端子に受けたバースト長ＢＬ＿ＡＨと比較し、カウント値がバースト長ＢＬ＿ＡＨよりも小さいので、Ｈレベルの信号をフリップフロップ８およびカウンタ５へ出力する。
【００５７】
そして、比較器７は、カウント値がバースト値ＢＬ＿ＡＨに達するまでＨレベルの信号をフリップフロップ８およびカウンタ５へ出力し、カウント値がバースト長ＢＬ＿ＡＨに達すると、Ｌレベルの信号をフリップフロップ８およびカウンタ５へ出力する。
【００５８】
これにより、補正率Ｒａｔｉｏによってバースト長ＢＬ＿ＡＨの期間がカウントされる。
【００５９】
そして、フリップフロップ８は、補正率Ｒａｔｉｏによってバースト長ＢＬ＿ＡＨの期間、Ｈレベルの応答信号Ａｃｋ＿ＡをＮＯＲゲート５７０およびブロック１１へ出力する。
【００６０】
このように、応答信号生成回路５３１は、対応するアクセス要求Ｒｅｑ−Ａを順位付回路５３０から受けると、その受けたアクセス要求Ｒｅｑ−Ａに基づいて、補正したバースト長ＢＬ＿ＡＨの期間、ＳＤＲＡＭ７０にアクセスすることを許可する応答信号Ａｃｋ＿Ａを生成してＮＯＲゲート５７０およびブロック１１へ出力する。
【００６１】
応答信号生成回路５３２〜５５６の各々は、応答信号生成回路５３１と同じ回路構成からなり、上述した応答信号生成回路５３１の動作と同じ動作に従って、それぞれ、対応するアクセス要求Ｒｅｑ−Ｂ〜Ｒｅｑ−Ｚを順位付回路５３０から受けると、その受けたアクセス要求Ｒｅｑ−Ｂ〜Ｒｅｑ−Ｚに基づいて、補正したバースト長ＢＬ＿ＢＨ〜ＢＬ＿ＺＨの期間、ＳＤＲＡＭ７０にアクセスすることを許可する応答信号Ａｃｋ＿Ｂ〜Ａｃｋ＿Ｚを生成してＮＯＲゲート５７０およびブロック１２〜２６へ出力する。
【００６２】
ＮＯＲゲート５７０は、応答信号生成回路５３１〜５５６からの応答信号Ａｃｋ＿Ａ〜Ａｃｋ＿Ｚを受け、その受けた応答信号Ａｃｋ＿Ａ〜Ａｃｋ＿Ｚの論理和の反転を演算し、その演算結果を信号／Ｂｕｓｙとして応答信号生成回路５３１〜５５６のＡＮＤゲート１および使用効率検出手段４０のカウンタ４１へ出力する。
【００６３】
図３は、信号のタイミングチャートである。図３を参照して、アドレスＡｄｄ、データＤａｔａは、ブロック１１〜３６からＤＭＡコントローラ５０へ順次出力される。ライトイネーブル信号ＷＥは、データがＳＤＲＡＭ７０へ書き込まれるとき、Ｌレベルになり、データＤａｔａがアドレスＡｄｄによって指定されたＳＤＲＡＭのメモリセルに書き込まれる。
【００６４】
なお、ライトイネーブル信号ＷＥがＨレベルである期間、ＳＤＲＡＭ７０からのデータの読出しが行なわれる。
【００６５】
ブロック１１は、タイミングｔ１でアクセス要求Ｒｅｑ＿ＡをＤＭＡコントローラ５０へ出力し、応答信号Ａｃｋ＿ＡをＤＭＡコントローラ５０から受ける。ブロック１２は、タイミングｔ２でアクセス要求Ｒｅｑ＿ＢをＤＭＡコントローラ５０へ出力し、応答信号Ａｃｋ＿ＢをＤＭＡコントローラ５０から受ける。以下、同様にして、ブロック２６は、タイミングｔ２６でアクセス要求Ｒｅｑ＿ＺをＤＭＡコントローラ５０へ出力し、応答信号Ａｃｋ＿ＺをＤＭＡコントローラ５０から受ける。
【００６６】
このように、各ブロック１１〜３６は、異なるタイミングでアクセス要求Ｒｅｑ＿Ａ〜Ｒｅｑ＿ＺをＤＭＡコントローラ５０へ出力する。
【００６７】
図４は、信号の他のタイミングチャートである。図４を参照して、信号ＨｓｙｎｃがＨレベルになる期間Ｔ１〜Ｔ４において、ライトイネーブル信号ＷＥがＨレベルまたはＬレベルになり、アドレスＡｄｄによって指定されたメモリセルへのデータＤａｔａの書込／読出が行なわれる。
【００６８】
そして、信号Ｂｕｓｙは、このデータの書込／読出に連動してＨレベルまたはＬレベルになる。そうすると、使用効率検出手段４０は、上述した動作によって、期間Ｔ１において信号ＢｕｓｙがＨレベルである期間をカウントし、そのカウント値をフリップフロップ４２によって期間Ｔ１（信号ＨｓｙｎｃがＨレベルである期間）の間、保持する。
【００６９】
そして、使用効率検出手段４０は、カウント値を期間Ｔ１の間、保持した後、そのカウント値Ｂｕｓｙ＿ｃｙｃｌｅを期間Ｔ１の長さＨ＿ｃｙｃｌｅ（＝信号ＨｓｙｎｃがＨレベルである期間）によって除算して期間１におけるバスＢＳ２の使用効率を演算する。この場合、期間Ｔ１におけるバスＢＳ２の使用効率は、たとえば、０．８と演算される。
【００７０】
その後、使用効率検出手段４０は、演算した使用効率（＝０．８）の逆数に使用効率の目標値（たとえば、０．７）で乗算し、補正値Ｒａｔｉｏ＝０．８７５（＝（１／０．８）×０．７）を演算する。そして、使用効率検出手段４０は、その演算した補正値Ｒａｔｉｏ（＝０．８７５）を次の期間Ｔ２においてＤＭＡコントローラ５０の応答信号生成回路５３１〜５５６へ出力する。
【００７１】
ここで、期間Ｔ２において、ＤＭＡコントローラ５０の応答信号生成回路５３１〜５５６のうち、応答信号生成回路５３１が順位付回路５３０からアクセス要求Ｒｅｑ＿Ａを受けるものとする。
【００７２】
そうすると、応答信号生成回路５３１は、バースト長ＢＬ＿Ａに補正値（＝０．８７５）を乗算してバースト長ＢＬ＿Ａを補正し、その補正したバースト長ＢＬ＿ＡＨの期間、Ｈレベルになる応答信号Ａｃｋ＿Ａを生成してブロック１１へ出力する。そして、ＤＭＡコントローラ５０は、応答信号生成回路５３１によって生成された応答信号Ａｃｋ＿Ａに基づいて、ブロック１１とＳＤＲＡＭ７０との間で直接データ転送を行ない、期間Ｔ２において、バスＢＳ２の使用効率が目標値（＝０．７）になるようにデータの書込／読出が行なわれる。
【００７３】
そして、使用効率検出手段４０は、期間Ｔ２において、上述した方法によって、使用効率を演算し、その演算した使用効率に基づいて補正値Ｒａｔｉｏを演算して期間Ｔ３においてＤＭＡコントローラ５０の応答信号生成回路５３１〜５５６へ出力する。
【００７４】
ここで、期間Ｔ３において、ＤＭＡコントローラ５０の応答信号生成回路５３１〜５５６のうち、応答信号生成回路５５６が順位付回路５３０からアクセス要求Ｒｅｑ＿Ｚを受けるものとする。
【００７５】
そうすると、応答信号生成回路５５６は、バースト長ＢＬ＿Ｚに補正値Ｒａｔｉｏを乗算してバースト長ＢＬ＿Ｚを補正し、その補正したバースト長ＢＬ＿ＺＨの期間、Ｈレベルになる応答信号Ａｃｋ＿Ｚを生成してブロック２６へ出力する。そして、ＤＭＡコントローラ５０は、応答信号生成回路５５６によって生成された応答信号Ａｃｋ＿Ｚに基づいて、ブロック２６とＳＤＲＡＭ７０との間で直接データ転送を行ない、期間Ｔ３において、バスＢＳ２の使用効率が目標値（＝０．７）になるようにデータの書込／読出が行なわれる。
【００７６】
以後、同じ動作を繰返し、期間Ｔ４，・・・において、バスＢＳ２の使用効率が目標値（＝０．７）になるようにバースト長ＢＬが調整され、その調整されたバースト長ＢＬによってＳＤＲＡＭ７０とブロック（ブロック１１〜３６のいずれか）との間で直接データ転送が行なわれる。
【００７７】
このように、所定期間（期間Ｔ１〜Ｔ４の各々）において、バスＢＳ２の使用効率が略一定になるようにバースト長ＢＬを調整し、その調整したバースト長ＢＬに基づいて、ブロック１１〜３６とＳＤＲＡＭ７０との間で直接データ転送を行なうことを特徴とする。
【００７８】
すなわち、所定期間（期間Ｔ１〜Ｔ４の各々）において、ＳＤＲＡＭ７０へのアクセス効を略一定にしてブロック１１〜３６とＳＤＲＡＭ７０との間で直接データ転送を行なうことを特徴とする。
【００７９】
この特徴により、一定の容量に設定されたバスＢＳ２を用いてブロック１１〜３６からの各種の処理要求に応じてＳＤＲＡＭ７０へのアクセスを可能にできる。
【００８０】
図１に示すコンピュータシステム１００は、たとえば、デジタルカメラに搭載され、デジタルカメラに装着されたメモリカードからデータ（画像データ）を読み出してＳＤＲＡＭ７０に記憶するとともに、その記憶したデータ（画像データ）をＳＤＲＡＭ７０から読み出して表示する機能等を果たす。
【００８１】
以下、デジタルカメラに搭載されたコンピュータシステム１００の動作について説明する。
【００８２】
図５は、デジタルカメラに搭載されたコンピュータシステムの概略ブロック図である。図１に示すコンピュータシステム１００は、デジタルカメラに搭載される場合、図５に示すコンピュータシステム１００Ａからなる。
【００８３】
図５を参照して、コンピュータシステム１００Ａは、図１に示すコンピュータシステム１００のブロック１１〜３６をカードＩ／Ｆ（Ｉｎｔｅｒｆａｃｅ）ブロック１１Ａ、ＪＰＥＧブロック１２Ａ、画素数変換ブロック１３Ａおよびディスプレイブロック１４Ａに代えたものであり、その他は、コンピュータシステム１００と同じである。
【００８４】
カードＩ／Ｆブロック１１Ａは、メモリカード８０に接続される。そして、カードＩ／Ｆブロック１１Ａは、メモリカード８０から画像データを読出し、その読出した画像データをＤＭＡコントローラ５０によってＳＤＲＡＭ７０へ転送する。この場合、カードＩ／Ｆブロック１１Ａは、アクセス要求Ｒｅｑ＿ＣをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｃを受ける。
【００８５】
ＪＰＥＧブロック１２Ａは、ＳＤＲＡＭ７０上のストリームデータを読出し、その読出したストリームデータをＹＵＶ信号にエンコードする。そして、ＪＰＥＧブロック１２Ａは、そのエンコードした画像データをＳＤＲＡＭ７０に書き戻す。この場合、ＪＰＥＧブロック１２Ａは、アクセス要求Ｒｅｑ＿ＪをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｊを受ける。
【００８６】
画素数変換ブロック１３Ａは、ＳＤＲＡＭ７０上のＹＵＶデータを表示用の画素数に変換する。ＳＤＲＡＭ上のＹＵＶデータは、通常、数百万画素であるため、これを表示させるためには、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）９０の画素数である１０万〜２０万画素に変換する必要がある。したがって、画素数変換ブロック１３Ａは、ＳＤＲＡＭ７０に記憶された画像データをＬＣＤ９０に表示させるために画素数を変換する。この場合、画素数変換ブロック１３Ａは、アクセス要求Ｒｅｑ＿ＳをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｓを受ける。
【００８７】
ディスプレイブロック１４Ａは、ＬＣＤ９０に接続される。そして、ディスプレイブロック１４Ａは、ＳＤＲＡＭ７０上の表示用のＹＵＶデータを読出し、その読出したＹＵＶデータをＬＣＤ９０に表示する。この場合、ディスプレイブロック１４Ａは、アクセス要求Ｒｅｑ＿ＤをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｄを受ける。
【００８８】
なお、ＤＭＡコントローラ５０のアクセス調整回路５００は、カードＩ／Ｆブロック１１Ａ、ＪＰＥＧブロック１２Ａ、画素数変換ブロック１３Ａおよびディスプレイブロック１４Ａに対応して４個の応答信号生成回路５３１〜５３４を含む。
【００８９】
図６は、メモリカード８０から読出した画像データをＳＤＲＡＭ７０へ書き込むときの信号のタイミングチャートである。図６を参照して、カードＩ／Ｆブロック１１Ａは、メモリカード８０から読出した画像データをＳＤＲＡＭ７０に書込むとき、アクセス要求Ｒｅｑ＿ＣをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０の順位付回路５３０は、カードＩ／Ｆブロック１１Ａからのアクセス要求Ｒｅｑ＿Ｃを優先して応答信号生成回路５３１へ出力する。
【００９０】
そして、応答信号生成回路５３１は、順位付回路５３０からのアクセス要求Ｒｅｑ＿Ｃに応じて、上述した方法によって応答信号Ａｃｋ＿Ｃを演算し、その演算した応答信号Ａｃｋ＿ＣをカードＩ／Ｆブロック１１ＡおよびＮＯＲゲート５７０へ出力する。この場合、応答信号Ａｃｋ＿Ｃは、タイミングｔ１〜タイミングｔ２の間、およびタイミングｔ３〜タイミングｔ４の間、Ｈレベルになる。そして、順位付回路５３０は、アクセス要求Ｒｅｑ＿Ｊ，Ｒｅｑ＿Ｓ，Ｒｅｑ＿Ｄをそれぞれ対応する応答信号生成回路５３２〜５３４へ出力しないので、アクセス要求Ｒｅｑ＿Ｊ，Ｒｅｑ＿Ｓ，Ｒｅｑ＿Ｄの各々は、Ｌレベルからなる。
【００９１】
ＮＯＲゲート５７０は、アクセス要求Ｒｅｑ＿Ｃ，Ｒｅｑ＿Ｊ，Ｒｅｑ＿Ｓ，Ｒｅｑ＿Ｄの論理和を演算し、その演算結果をさらに反転して信号／Ｂｕｓｙを使用効率検出手段４０および応答信号生成回路５３１〜５３４のＡＮＤゲート１へ出力する。
【００９２】
カードＩ／Ｆブロック１１Ａは、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｃを受けると、メモリカード８０から画像データＤａｔａを読出すとともに、書込信号Ｗ、アドレスＡｄｄおよび画像データＤａｔａをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０は、カードＩ／Ｆブロック１１Ａからの書込信号Ｗ、アドレスＡｄｄおよび画像データＤａｔａをバスＢＳ２を介してメモリコントローラ６０へ出力する。
【００９３】
メモリコントローラ６０は、ＤＭＡコントローラ５０からの書込信号Ｗに応じて、タイミングｔ１〜タイミングｔ２の間、およびタイミングｔ３〜タイミングｔ４の間、Ｌレベルとなるライトイネーブル信号ＷＥを生成し、その生成したライトイネーブル信号ＷＥをＳＤＲＡＭ７０へ出力する。
【００９４】
その後、メモリコントローラ６０は、アドレスＡｄｄおよび画像データＤａｔａをＳＤＲＡＭ７０へ出力する。そして、画像データＤａｔａは、タイミングｔ１〜タイミングｔ２の期間、およびタイミングｔ３〜タイミングｔ４の期間に同期してＳＤＲＡＭ７０に書込まれる。
【００９５】
一方、使用効率検出手段４０は、画像データＤａｔａがタイミングｔ１〜タイミングｔ２の期間、およびタイミングｔ３〜タイミングｔ４の期間に同期してＳＤＲＡＭ７０に書込まれているとき、信号／Ｂｕｓｙを反転した信号ＢｕｓｙをＮＯＲゲート５７０から受け、その受けた信号Ｂｕｓｙと、期間Ｔ１の長さを示す信号Ｈｓｙｎｃとに基づいて、上述した方法によって期間Ｔ１におけるバスＢＳ２の使用効率（＝０．５）を演算する。
【００９６】
そして、使用効率検出手段４０は、その演算した使用効率（＝０．５）に基づいて、上述した方法によって、バスＢＳ２の使用効率が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．４を演算し、その演算した補正値Ｒａｔｉｏ＝１．４を次の期間Ｔ２において応答信号生成回路５３１へ出力する。
【００９７】
そうすると、応答信号生成回路５３１は、補正値Ｒａｔｉｏ＝１．４をバースト長ＢＬ＿Ｃに乗算し、期間Ｔ１におけるバースト長ＢＬ＿Ｃを長くする。その結果、応答信号生成回路５３１は、タイミングｔ５〜タイミングｔ６の間、およびタイミングｔ７〜タイミングｔ８の間、Ｈレベルになる応答信号Ｒｅｑ＿ＣをカードＩ／Ｆブロック１１ＡおよびＮＯＲゲート５７０へ出力する。この場合、タイミングｔ５〜タイミングｔ６の期間、およびタイミングｔ７〜タイミングｔ８の期間は、タイミングｔ１〜タイミングｔ２の期間、およびタイミングｔ３〜タイミングｔ４の期間よりも長くなる。
【００９８】
ＮＯＲゲート５７０は、アクセス要求Ｒｅｑ＿Ｃ，Ｒｅｑ＿Ｊ，Ｒｅｑ＿Ｓ，Ｒｅｑ＿Ｄの論理和を演算し、その演算結果をさらに反転して信号／Ｂｕｓｙを使用効率検出手段４０および応答信号生成回路５３１のＡＮＤゲート１へ出力する。
【００９９】
カードＩ／Ｆブロック１１Ａは、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｃを受けると、メモリカード８０から画像データＤａｔａを読出すとともに、書込信号Ｗ、アドレスＡｄｄおよび画像データＤａｔａをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０は、カードＩ／Ｆブロック１１Ａからの書込信号Ｗ、アドレスＡｄｄおよび画像データＤａｔａをバスＢＳ２を介してメモリコントローラ６０へ出力する。
【０１００】
メモリコントローラ６０は、ＤＭＡコントローラ５０からの書込信号Ｗに応じて、タイミングｔ５〜タイミングｔ６の間、およびタイミングｔ７〜タイミングｔ８の間、Ｌレベルとなるライトイネーブル信号ＷＥを生成し、その生成したライトイネーブル信号ＷＥをＳＤＲＡＭ７０へ出力する。
【０１０１】
その後、メモリコントローラ６０は、アドレスＡｄｄおよび画像データＤａｔａをＳＤＲＡＭ７０へ出力する。そして、画像データＤａｔａは、タイミングｔ５〜タイミングｔ６の期間、およびタイミングｔ７〜タイミングｔ８の期間に同期してＳＤＲＡＭ７０に書込まれる。これによって、期間Ｔ２における画像データのメモリカード８０からの読出データ量および読出速度は、期間Ｔ１における画像データのメモリカード８０からの読出データ量および読出速度よりも向上する。
【０１０２】
一方、使用効率検出手段４０は、画像データＤａｔａがタイミングｔ５〜タイミングｔ６の期間、およびタイミングｔ７〜タイミングｔ８の期間に同期してＳＤＲＡＭ７０に書込まれているとき、信号／Ｂｕｓｙを反転した信号ＢｕｓｙをＮＯＲゲート５７０から受け、その受けた信号Ｂｕｓｙと、期間Ｔ２の長さを示す信号Ｈｓｙｎｃとに基づいて、上述した方法によって期間Ｔ２におけるバスＢＳ２の使用効率（＝０．７）を演算する。
【０１０３】
そして、使用効率検出手段４０は、その演算した使用効率（＝０．７）に基づいて、上述した方法によって、バスＢＳ２の使用効率が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．０を演算し、その演算した補正値Ｒａｔｉｏ＝１．０を次の期間Ｔ３において応答信号生成回路５３１へ出力する。
【０１０４】
このようにして、各期間Ｔ１，Ｔ２，Ｔ３，・・・におけるバスＢＳ２の使用効率が目標値（＝０．７）になるようにバースト長ＢＬ＿Ｃが補正され、画像データがＳＤＲＡＭ７０に書込まれる。
【０１０５】
図７は、ＳＤＲＡＭ７０への画像データの書込にＪＰＥＧのデコード動作が追加されたときの信号のタイミングチャートである。図７を参照して、画像データのＳＤＲＡＭ７０への書込およびＪＰＥＧのデコードが行なわれる場合、カードＩ／Ｆブロック１１Ａは、図６において説明した動作に従ってメモリカード８０から画像データを読出し、その読出した画像データをＳＤＲＡＭ７０に書込む。
また、ＪＰＥＧブロック１２Ａは、アクセス要求Ｒｅｑ＿ＪをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０の順位付回路５３０は、ＪＰＥＧブロック１２Ａからのアクセス要求Ｒｅｑ＿Ｊを優先して応答信号生成回路５３２へ出力する。
【０１０６】
そして、応答信号生成回路５３２は、順位付回路５３０からのアクセス要求Ｒｅｑ＿Ｊに応じて、上述した方法によって応答信号Ａｃｋ＿Ｊを演算し、その演算した応答信号Ａｃｋ＿ＪをＪＰＥＧブロック１２ＡおよびＮＯＲゲート５７０へ出力する。
【０１０７】
また、応答信号生成回路５３１は、応答信号Ａｃｋ＿ＣをＪＰＥＧブロック１２ＡおよびＮＯＲゲート５７０へ出力する。この場合、応答信号Ａｃｋ＿Ｃは、タイミングｔ９〜タイミングｔ１１の間、およびタイミングｔ１４〜タイミングｔ１６の間、Ｈレベルになり、応答信号Ａｃｋ＿Ｊは、タイミングｔ１２〜タイミングｔ１３の間、およびタイミングｔ１７〜タイミングｔ１８の間、Ｈレベルになる。
【０１０８】
そして、順位付回路５３０は、アクセス要求Ｒｅｑ＿Ｓ，Ｒｅｑ＿Ｄをそれぞれ対応する応答信号生成回路５３３，５３４へ出力しないので、アクセス要求Ｒｅｑ＿Ｓ，Ｒｅｑ＿Ｄの各々は、Ｌレベルからなる。
【０１０９】
ＮＯＲゲート５７０は、アクセス要求Ｒｅｑ＿Ｃ，Ｒｅｑ＿Ｊ，Ｒｅｑ＿Ｓ，Ｒｅｑ＿Ｄの論理和を演算し、その演算結果をさらに反転して信号／Ｂｕｓｙを使用効率検出手段４０および応答信号生成回路５３１〜５３４のＡＮＤゲート１へ出力する。
【０１１０】
カードＩ／Ｆブロック１１Ａは、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｃを受けると、タイミングｔ９〜タイミングｔ１０の期間、およびタイミングｔ１４〜タイミングｔ１５の期間に同期して、図６における動作と同じ動作によってメモリカード８０から画像データＤａｔａを読出し、その読出した画像データをＳＤＲＡＭ７０に書込む。
【０１１１】
一方、ＪＰＥＧブロック１２Ａは、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｊを受けると、読出信号ＲおよびアドレスＡｄｄをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０は、ＪＰＥＧブロック１２Ａからの読出信号ＲおよびアドレスＡｄｄをバスＢＳ２を介してメモリコントローラ６０へ出力する。
【０１１２】
メモリコントローラ６０は、ＤＭＡコントローラ５０からの読出信号Ｒに応じて、タイミングｔ１２〜タイミングｔ１３の間、およびタイミングｔ１７〜タイミングｔ１８の間、アドレスＡｄｄをＳＤＲＡＭ７０に出力し、ＳＤＲＡＭ７０から画像データを読出し、その読出した画像データをバスＢＳ２およびＤＭＡコントローラ５０を介してＪＰＥＧブロック１２Ａへ出力する。そして、ＪＰＥＧブロック１２Ａは、ＳＤＲＡＭ７０から読出された画像データをデコードする。
【０１１３】
一方、使用効率検出手段４０は、画像データＤａｔａがタイミングｔ９〜タイミングｔ１０の期間、およびタイミングｔ１４〜タイミングｔ１５の期間に同期してＳＤＲＡＭ７０に書込まれ、かつ、画像データＤａｔａがタイミングｔ１２〜タイミングｔ１３の期間およびタイミングｔ１７〜タイミングｔ１８の期間に同期してＳＤＲＡＭ７０から読出されているとき、信号／Ｂｕｓｙを反転した信号ＢｕｓｙをＮＯＲゲート５７０から受け、その受けた信号Ｂｕｓｙと、期間Ｔ３の長さを示す信号Ｈｓｙｎｃとに基づいて、上述した方法によって期間Ｔ３におけるバスＢＳ２の使用効率（＝０．８２５）を演算する。
【０１１４】
このように、画像データをメモリカード８０から読出してＳＤＲＡＭ７０に書込む動作に追加して、ＳＤＲＡＭ７０から読出された画像データをデコードする動作が追加されると、バスＢＳ２の使用効率は、０．７から０．８２５へと増加する。
【０１１５】
そして、使用効率検出手段４０は、その演算した使用効率（＝０．８２５）に基づいて、上述した方法によって、バスＢＳ２の使用効率が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝０．８５を演算し、その演算した補正値Ｒａｔｉｏ＝０．８５を次の期間Ｔ４において応答信号生成回路５３１，５３２へ出力する。
【０１１６】
そうすると、応答信号生成回路５３１は、補正値Ｒａｔｉｏ＝０．８５をバースト長ＢＬ＿Ｃに乗算し、期間Ｔ３におけるバースト長ＢＬ＿Ｃを短くする。また、応答信号生成回路５３２は、補正体Ｒａｔｉｏ＝０．８５をバースト長ＢＬ＿Ｊに乗算し、期間Ｔ３におけるバースト長ＢＬ＿Ｊを短くする。
【０１１７】
その結果、応答信号生成回路５３１は、タイミングｔ１９〜タイミングｔ２０の間、およびタイミングｔ２３〜タイミングｔ２４の間、Ｈレベルになる応答信号Ｒｅｑ＿ＣをカードＩ／Ｆブロック１１ＡおよびＮＯＲゲート５７０へ出力する。また、応答信号生成回路５３２は、タイミングｔ２１〜タイミングｔ２２の間、およびタイミングｔ２５〜タイミングｔ２６の間、Ｈレベルになる応答信号Ｒｅｑ＿ＪをＪＰＥＧブロック１２ＡおよびＮＯＲゲート５７０へ出力する。
【０１１８】
この場合、タイミングｔ１９〜タイミングｔ２０の期間、およびタイミングｔ２３〜タイミングｔ２４の期間は、タイミングｔ９〜タイミングｔ１１の期間、およびタイミングｔ１４〜タイミングｔ１６の期間よりも短くなる。また、タイミングｔ２１〜タイミングｔ２２の期間、およびタイミングｔ２５〜タイミングｔ２６の期間は、タイミングｔ１２〜タイミングｔ１３の期間およびタイミングｔ１７〜タイミングｔ１８の期間よりも短くなる。
【０１１９】
ＮＯＲゲート５７０は、アクセス要求Ｒｅｑ＿Ｃ，Ｒｅｑ＿Ｊ，Ｒｅｑ＿Ｓ，Ｒｅｑ＿Ｄの論理和を演算し、その演算結果をさらに反転して信号／Ｂｕｓｙを使用効率検出手段４０および応答信号生成回路５３１，５３２のＡＮＤゲート１へ出力する。
【０１２０】
カードＩ／Ｆブロック１１Ａは、タイミングｔ１９〜タイミングｔ２０の期間、およびタイミングｔ２３〜タイミングｔ２４の期間に同期して、図６における動作と同じ動作によってメモリカード８０から画像データＤａｔａを読出し、その読出した画像データをＳＤＲＡＭ７０に書込む。
一方、ＪＰＥＧブロック１２Ａは、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｃを受けると、読出信号ＲおよびアドレスＡｄｄをＤＭＡコントローラ５０へ出力し、ＤＭＡコントローラ５０は、ＪＰＥＧブロック１２Ａからの読出信号ＲおよびアドレスＡｄｄをバスＢＳ２を介してメモリコントローラ６０へ出力する。
【０１２１】
メモリコントローラ６０は、ＤＭＡコントローラ５０からの読出信号Ｒに応じて、タイミングｔ２１〜タイミングｔ２２の間、およびタイミングｔ２５〜タイミングｔ２６の間、アドレスＡｄｄをＳＤＲＡＭ７０へ出力してＳＤＲＡＭ７０から画像データを読出す。そして、メモリコントローラ６０は、その読出した画像データをバスＢＳ２およびＤＭＡコントローラ５０を介してＪＰＥＧブロック１２Ａへ出力する。そして、ＪＰＥＧブロック１２Ａは、ＳＤＲＡＭ７０から読出された画像データをデコードする。
【０１２２】
一方、使用効率検出手段４０は、画像データＤａｔａがタイミングｔ１９〜タイミングｔ２０の期間、およびタイミングｔ２３〜タイミングｔ２４の期間に同期してＳＤＲＡＭ７０に書込まれ、かつ、タイミングｔ２１〜タイミングｔ２２の期間およびタイミングｔ２５〜タイミングｔ２６の期間に同期してＳＤＲＡＭ７０から読出されているとき、信号／Ｂｕｓｙを反転した信号ＢｕｓｙをＮＯＲゲート５７０から受け、その受けた信号Ｂｕｓｙと、期間Ｔ４の長さを示す信号Ｈｓｙｎｃとに基づいて、上述した方法によって期間Ｔ４におけるバスＢＳ２の使用効率（＝０．７）を演算する。
【０１２３】
このように、補正値Ｒａｔｉｏ＝０．８５によってバースト長ＢＬ＿Ｃ，ＢＬ＿Ｊを補正することにより、バスＢＳ２の使用効率が０．８２５から０．７へ低下し、ＣＰＵ１０からバスＢＳ２へのアクセスおよびＤＭＡコントローラ５０からバスＢＳ２への他のアクセスが入り込む余裕が生じる。
【０１２４】
そして、使用効率検出手段４０は、その演算した使用効率（＝０．７）に基づいて、上述した方法によって、バスＢＳ２の使用効率が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．０を演算し、その演算した補正値Ｒａｔｉｏ＝１．０を次の期間Ｔ５において応答信号生成回路５３１へ出力する。
【０１２５】
このようにして、各期間Ｔ３，Ｔ４，Ｔ５，・・・におけるバスＢＳ２の使用効率が目標値（＝０．７）になるようにバースト長ＢＬ＿Ｃ，ＢＬ＿Ｊが補正され、画像データがＳＤＲＡＭ７０に書込まれるとともに、画像データがＳＤＲＡＭ７０から読出されてデコードされる。
【０１２６】
図８は、画像データのメモリカード８０からＳＤＲＡＭ７０への直接データ転送、ＳＤＲＡＭ７０から読出された画像データのデコードおよびデコードされたＹＵＶデータのＳＤＲＡＭ７０への書込みが同時に行なわれるときの信号のタイミングチャートである。
【０１２７】
この場合、応答信号Ａｃｋ＿Ｃは、タイミングｔ２７〜タイミングｔ２８の期間およびタイミングｔ３３〜タイミングｔ３４の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｊは、タイミングｔ２９〜タイミングｔ３０の期間、タイミングｔ３５〜タイミングｔ３６の期間、タイミングｔ３１〜タイミングｔ３２の期間およびタイミングｔ３７〜タイミングｔ３８の期間、Ｈレベルになる。
【０１２８】
そうすると、カードＩ／Ｆブロック１１Ａは、タイミングｔ２７〜タイミングｔ２８の期間およびタイミングｔ３３〜タイミングｔ３４の期間において、上述した動作によって画像データをメモリカード８０から読出してＳＤＲＡＭ７０へ書込む。
【０１２９】
また、ＪＰＥＧブロック１２Ａは、タイミングｔ２９〜タイミングｔ３０の期間およびタイミングｔ３５〜タイミングｔ３６の期間、上述した動作によって画像データをＳＤＲＡＭ７０から読出し、その読出した画像データをＹＵＶデータにデコードする。
【０１３０】
さらに、ＪＰＥＧブロック１２Ａは、タイミングｔ３１〜タイミングｔ３２の期間およびタイミングｔ３７〜タイミングｔ３８の期間、デコードしたＹＵＶデータをＤＭＡコントローラ５０を介してＳＤＲＡＭ７０へ書込む。
【０１３１】
そして、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．７７５を演算するとともに、その演算した使用効率＝０．７７５が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝０．９を演算し、期間Ｔ６において補正値Ｒａｔｉｏ＝０．９を応答信号生成回路５３１，５３２へ出力する。
【０１３２】
そうすると、応答信号生成回路５３１は、補正値Ｒａｔｉｏ＝０．９を期間Ｔ５におけるバースト長ＢＬ＿Ｃに乗算して期間Ｔ５におけるバースト長ＢＬ＿Ｃを短くし、応答信号生成回路５３２は、補正値Ｒａｔｉｏ＝０．９を期間Ｔ５におけるバースト長ＢＬ＿Ｊに乗算して期間Ｔ５におけるバースト長ＢＬ＿Ｊを短くする。
【０１３３】
その結果、期間Ｔ６において、応答信号Ａｃｋ＿Ｃは、タイミングｔ４０〜タイミングｔ４１の期間およびタイミングｔ４６〜タイミングｔ４７の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｊは、タイミングｔ４２〜タイミングｔ４３の期間、タイミングｔ４４〜タイミングｔ４５の期間、タイミングｔ４８〜タイミングｔ４９の期間およびタイミングｔ５０〜タイミングｔ５１の期間、Ｈレベルになる。
【０１３４】
そして、カードＩ／Ｆブロック１１Ａは、タイミングｔ４０〜タイミングｔ４１の期間およびタイミングｔ４６〜タイミングｔ４７の期間において、上述した動作によって画像データをメモリカード８０から読出してＳＤＲＡＭ７０へ書込む。
【０１３５】
また、ＪＰＥＧブロック１２Ａは、タイミングｔ４２〜タイミングｔ４３の期間およびタイミングｔ４８〜タイミングｔ４９の期間、上述した動作によって画像データをＳＤＲＡＭ７０から読出し、その読出した画像データをＹＵＶデータにデコードする。
【０１３６】
さらに、ＪＰＥＧブロック１２Ａは、タイミングｔ４４〜タイミングｔ４５の期間およびタイミングｔ５０〜タイミングｔ５１の期間、デコードしたＹＵＶデータをＤＭＡコントローラ５０を介してＳＤＲＡＭ７０へ書込む。
【０１３７】
そうすると、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．７を演算するとともに、その演算した使用効率＝０．７が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．０を演算し、期間Ｔ７において補正値Ｒａｔｉｏ＝１．０を応答信号生成回路５３１，５３２へ出力する。
【０１３８】
このようにして、各期間Ｔ５，Ｔ６，Ｔ７，・・・におけるバスＢＳ２の使用効率が目標値（＝０．７）になるようにバースト長ＢＬ＿Ｃ，ＢＬ＿Ｊが補正され、画像データがメモリカード８０からＳＤＲＡＭ７０に書込まれ、画像データがＳＤＲＡＭ７０から読出されてデコードされ、さらに、デコードされた画像データがＳＤＲＡＭ７０に書込まれる。
【０１３９】
その結果、期間Ｔ７において、ＣＰＵ１０がＳＤＲＡＭ７０にアクセスし、ＤＭＡコントローラ５０がＳＤＲＡＭ７０に他のアクセスを行なう余裕がバスＢＳ２に生じる。
【０１４０】
図９は、図８に示す動作に加え、画素数変換ブロック１３ＡがＹＵＶデータのサイズを変換してＳＤＲＡＭ７０に書込む動作が追加されたときの信号のタイミングチャートである。図９を参照して、デコードされたＹＵＶデータが蓄積されてくると、ＬＣＤ９０への表示用のデータの作成が開始される。したがって、図８に示す動作に加え、画素数変換ブロック１３ＡがＹＵＶデータのサイズを変換してＳＤＲＡＭ７０に書込む動作が追加される。
【０１４１】
図８に示す動作に加え、画素数変換ブロック１３ＡがＹＵＶデータを読み書きするとき、画素数変換ブロック１３Ａは、アクセス要求Ｒｅｑ＿ＳをＤＭＡコントローラ５０へ新たに出力し、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｓを新たに受ける。
【０１４２】
そして、応答信号Ａｃｋ＿Ｃは、タイミングｔ５２〜タイミングｔ５３の期間およびタイミングｔ６０〜タイミングｔ６１の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｊは、タイミングｔ５４〜タイミングｔ５５の期間、タイミングｔ５６〜タイミングｔ５７の期間、タイミングｔ６２〜タイミングｔ６３の期間およびタイミングｔ６４〜タイミングｔ６５の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｓは、タイミングｔ５８〜タイミングｔ５９の期間およびタイミングｔ６６〜タイミングｔ６７の期間、Ｈレベルになる。
【０１４３】
そうすると、カードＩ／Ｆブロック１１Ａは、タイミングｔ５２〜タイミングｔ５３の期間およびタイミングｔ６０〜タイミングｔ６１の期間において、上述した動作によって画像データをメモリカード８０から読出してＳＤＲＡＭ７０へ書込む。
【０１４４】
また、ＪＰＥＧブロック１２Ａは、タイミングｔ５４〜タイミングｔ５５の期間およびタイミングｔ６２〜タイミングｔ６３の期間、上述した動作によって画像データをＳＤＲＡＭ７０から読出し、その読出した画像データをＹＵＶデータにデコードする。
【０１４５】
さらに、ＪＰＥＧブロック１２Ａは、タイミングｔ５６〜タイミングｔ５７の期間およびタイミングｔ６４〜タイミングｔ６５の期間、デコードしたＹＵＶデータをＤＭＡコントローラ５０を介してＳＤＲＡＭ７０へ書込む。
【０１４６】
さらに、画素数変換ブロック１３Ａは、タイミングｔ５８〜タイミングｔ５９の期間およびタイミングｔ６６〜タイミングｔ６７の期間、ＹＵＶデータのサイズを変換する。
【０１４７】
そして、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．７９４を演算するとともに、その演算した使用効率＝０．７９４が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝０．８８を演算し、期間Ｔ８において補正値Ｒａｔｉｏ＝０．８８を応答信号生成回路５３１〜５３３へ出力する。
【０１４８】
そうすると、応答信号生成回路５３１は、補正値Ｒａｔｉｏ＝０．８８を期間Ｔ７におけるバースト長ＢＬ＿Ｃに乗算して期間Ｔ７におけるバースト長ＢＬ＿Ｃを短くし、応答信号生成回路５３２は、補正値Ｒａｔｉｏ＝０．８８を期間Ｔ７におけるバースト長ＢＬ＿Ｊに乗算して期間Ｔ７におけるバースト長ＢＬ＿Ｊを短くし、さらに、応答信号生成回路５３３は、補正値Ｒａｔｉｏ＝０．８８を期間Ｔ７におけるバースト長ＢＬ＿Ｓに乗算して期間Ｔ７におけるバースト長ＢＬ＿Ｓを短くする。
【０１４９】
その結果、期間Ｔ８において、応答信号Ａｃｋ＿Ｃは、タイミングｔ６８〜タイミングｔ６９の期間およびタイミングｔ７６〜タイミングｔ７７の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｊは、タイミングｔ７０〜タイミングｔ７１の期間、タイミングｔ７２〜タイミングｔ７３の期間、タイミングｔ７８〜タイミングｔ７９の期間およびタイミングｔ８０〜タイミングｔ８１の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｓは、タイミングｔ７４〜タイミングｔ７５の期間およびタイミングｔ８２〜タイミングｔ８３の期間、Ｈレベルになる。
【０１５０】
そして、カードＩ／Ｆブロック１１Ａは、タイミングｔ６８〜タイミングｔ６９の期間およびタイミングｔ７６〜タイミングｔ７７の期間において、上述した動作によって画像データをメモリカード８０から読出してＳＤＲＡＭ７０へ書込む。
【０１５１】
また、ＪＰＥＧブロック１２Ａは、タイミングｔ７０〜タイミングｔ７１の期間およびタイミングｔ７８〜タイミングｔ７９の期間、上述した動作によって画像データをＳＤＲＡＭ７０から読出し、その読出した画像データをＹＵＶデータにデコードする。
【０１５２】
さらに、ＪＰＥＧブロック１２Ａは、タイミングｔ７２〜タイミングｔ７３の期間およびタイミングｔ８０〜タイミングｔ８１の期間、デコードしたＹＵＶデータをＤＭＡコントローラ５０を介してＳＤＲＡＭ７０へ書込む。
【０１５３】
さらに、画素数変換ブロック１３Ａは、タイミングｔ７４〜タイミングｔ７５の期間およびタイミングｔ８２〜タイミングｔ８３の期間、ＹＵＶデータのサイズを変換する。
【０１５４】
そうすると、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．７を演算するとともに、その演算した使用効率＝０．７が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．０を演算し、期間Ｔ９において補正値Ｒａｔｉｏ＝１．０を応答信号生成回路５３１〜５３３へ出力する。
【０１５５】
このようにして、各期間Ｔ７，Ｔ８，Ｔ９，・・・におけるバスＢＳ２の使用効率が目標値（＝０．７）になるようにバースト長ＢＬ＿Ｃ，ＢＬ＿Ｊ，ＢＬ＿Ｓが補正され、画像データがメモリカード８０からＳＤＲＡＭ７０に書込まれ、画像データがＳＤＲＡＭ７０から読出されてデコードされ、デコードされた画像データがＳＤＲＡＭ７０に書込まれ、ＹＵＶデータのサイズが変換される。
【０１５６】
その結果、期間Ｔ９において、ＣＰＵ１０がＳＤＲＡＭ７０にアクセスし、ＤＭＡコントローラ５０がＳＤＲＡＭ７０に他のアクセスを行なう余裕がバスＢＳ２に生じる。
【０１５７】
図１０は、図９に示す動作からカードＩ／Ｆブロック１１Ａがメモリカード８０からＳＤＲＡＭ７０へ画像データを直接データ転送する動作が完了したときの信号のタイミングチャートである。
【０１５８】
図１０を参照して、ＹＵＶデータのサイズの変換が進行すると、カードＩ／Ｆブロック１１Ａによるメモリカード８０からＳＤＲＡＭ７０への直接データ転送の動作が完了する。
【０１５９】
そして、期間Ｔ９において、応答信号Ａｃｋ＿Ｊは、タイミングｔ８４〜タイミングｔ８５の期間、タイミングｔ８６〜タイミングｔ８７の期間、タイミングｔ９０〜タイミングｔ９１の期間およびタイミングｔ９２〜タイミングｔ９３の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｓは、タイミングｔ８８〜タイミングｔ８９の期間およびタイミングｔ９４〜タイミングｔ９５の期間、Ｈレベルになる。
【０１６０】
そうすると、ＪＰＥＧブロック１２Ａは、タイミングｔ８４〜タイミングｔ８５の期間およびタイミングｔ９０〜タイミングｔ９１の期間、上述した動作によって画像データをＳＤＲＡＭ７０から読出し、その読出した画像データをＹＵＶデータにデコードする。
【０１６１】
また、ＪＰＥＧブロック１２Ａは、タイミングｔ８６〜タイミングｔ８７の期間およびタイミングｔ９２〜タイミングｔ９３の期間、デコードしたＹＵＶデータをＤＭＡコントローラ５０を介してＳＤＲＡＭ７０へ書込む。
【０１６２】
さらに、画素数変換ブロック１３Ａは、タイミングｔ８８〜タイミングｔ８９の期間およびタイミングｔ９４〜タイミングｔ９５の期間、ＹＵＶデータのサイズを変換してＳＤＲＡＭ７０に書込む。
【０１６３】
そして、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．２１を演算するとともに、その演算した使用効率＝０．２１が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝３．３を演算し、期間Ｔ１０において補正値Ｒａｔｉｏ＝３．３を応答信号生成回路５３２，５３３へ出力する。
【０１６４】
そうすると、応答信号生成回路５３２は、補正値Ｒａｔｉｏ＝３．３を期間Ｔ９におけるバースト長ＢＬ＿Ｊに乗算して期間Ｔ１０におけるバースト長ＢＬ＿Ｊを短くし、さらに、応答信号生成回路５３３は、補正値Ｒａｔｉｏ＝３．３を期間Ｔ９におけるバースト長ＢＬ＿Ｓに乗算して期間Ｔ９におけるバースト長ＢＬ＿Ｓを短くする。
【０１６５】
その結果、期間Ｔ１０において、応答信号Ａｃｋ＿Ｊは、タイミングｔ９６〜タイミングｔ９７の期間、タイミングｔ９８〜タイミングｔ９９の期間、タイミングｔ１０２〜タイミングｔ１０３の期間およびタイミングｔ１０４〜タイミングｔ１０５の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｓは、タイミングｔ１００〜タイミングｔ１０１の期間およびタイミングｔ１０６〜タイミングｔ１０７の期間、Ｈレベルになる。
【０１６６】
そして、ＪＰＥＧブロック１２Ａは、タイミングｔ９６〜タイミングｔ９７の期間およびタイミングｔ１０２〜タイミングｔ１０３の期間、上述した動作によって画像データをＳＤＲＡＭ７０から読出し、その読出した画像データをＹＵＶデータにデコードする。
【０１６７】
また、ＪＰＥＧブロック１２Ａは、タイミングｔ９８〜タイミングｔ９９の期間およびタイミングｔ１０４〜タイミングｔ１０５の期間、デコードしたＹＵＶデータをＤＭＡコントローラ５０を介してＳＤＲＡＭ７０へ書込む。
【０１６８】
さらに、画素数変換ブロック１３Ａは、タイミングｔ１００〜タイミングｔ１０１の期間およびタイミングｔ１０６〜タイミングｔ１０７の期間、ＹＵＶデータのサイズを変換してＳＤＲＡＭ７０へ書込む。
【０１６９】
そうすると、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．７を演算するとともに、その演算した使用効率＝０．７が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．０を演算し、期間Ｔ１１において補正値Ｒａｔｉｏ＝１．０を応答信号生成回路５３２，５３３へ出力する。
【０１７０】
このようにして、各期間Ｔ９，Ｔ１０，Ｔ１１，・・・におけるバスＢＳ２の使用効率が目標値（＝０．７）になるようにバースト長ＢＬ＿Ｊ，ＢＬ＿Ｓが補正され、画像データがＳＤＲＡＭ７０から読出されてデコードされ、デコードされた画像データがＳＤＲＡＭ７０に書込まれ、ＹＵＶデータのサイズが変換される。
【０１７１】
その結果、期間Ｔ１１において、ＣＰＵ１０がＳＤＲＡＭ７０にアクセスし、ＤＭＡコントローラ５０がＳＤＲＡＭ７０に他のアクセスを行なう余裕がバスＢＳ２に生じる。
【０１７２】
図１１および図１２は、それぞれ、図１０に示す動作からＪＰＥＧブロック１２Ａにおけるデコードの動作が完了し、表示動作が開始されたときの信号の第１および第２のタイミングチャートである。図１１を参照して、ＹＵＶデータのサイズの変換が進行すると、ＪＰＥＧブロック１２ＡによるＳＤＲＡＭ７０から読出した画像データのデコードの動作が完了し、ディスプレイブロック１４Ａによる画像データのＬＣＤ９０への表示動作が開始される。
【０１７３】
そうすると、ディスプレイブロック１４Ａは、アクセス要求Ｒｅｑ＿ＤをＤＭＡコントローラ５０へ新たに出力し、ＤＭＡコントローラ５０から応答信号Ａｃｋ＿Ｄを新たに受ける。
【０１７４】
そして、期間Ｔ１１において、応答信号Ａｃｋ＿Ｓは、タイミングｔ１１０〜タイミングｔ１１１の期間およびタイミングｔ１１３〜タイミングｔ１１４の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｄは、タイミングｔ１０８〜タイミングｔ１０９の期間、タイミングｔ１１１〜タイミングｔ１１２の期間およびタイミングｔ１１５〜タイミングｔ１１６の期間、Ｈレベルになる。
【０１７５】
そうすると、画素数変換ブロック１３Ａは、タイミングｔ１１０〜タイミングｔ１１１の期間およびタイミングｔ１１３〜タイミングｔ１１４の期間、ＹＵＶデータのサイズを変換してＳＤＲＡＭ７０に書込む。
【０１７６】
また、ディスプレイブロック１４Ａは、タイミングｔ１０８〜タイミングｔ１０９の期間、タイミングｔ１１１〜タイミングｔ１１２の期間およびタイミングｔ１１５〜タイミングｔ１１６の期間、画像データをＬＣＤ９０に表示する。
【０１７７】
そして、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．４６を演算するとともに、その演算した使用効率＝０．４６が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．５を演算し、期間Ｔ１２において補正値Ｒａｔｉｏ＝１．５を応答信号生成回路５３３へ出力する。
【０１７８】
そうすると、応答信号生成回路５３３は、補正値Ｒａｔｉｏ＝１．５を期間Ｔ１１におけるバースト長ＢＬ＿Ｓに乗算して期間Ｔ１２におけるバースト長ＢＬ＿Ｓを長くする。
【０１７９】
ディスプレイブロック１４Ａは、ＳＤＲＡＭ７０から読出した画像データを一定のレートでＬＣＤ９０へ送るので、応答信号生成回路５３４は、バースト長ＢＬ＿Ｄの調整を行なわない。
【０１８０】
したがって、応答信号生成回路５３３のみがバースト長ＢＬ＿Ｓの調整を行ない、画素数変換ブロック１３Ａが画像データのサイズを変換する期間のみが調整される。
【０１８１】
その結果、期間Ｔ１２において、応答信号Ａｃｋ＿Ｓは、タイミングｔ１１９〜タイミングｔ１２０の期間およびタイミングｔ１２３〜タイミングｔ１２４の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｄは、タイミングｔ１１７〜タイミングｔ１１８の期間、タイミングｔ１２１〜タイミングｔ１２２の期間およびタイミングｔ１２５〜タイミングｔ１２６の期間、Ｈレベルになる。
【０１８２】
そして、画素数変換ブロック１３Ａは、タイミングｔ１１９〜タイミングｔ１２０の期間およびタイミングｔ１２３〜タイミングｔ１２４の期間、ＹＵＶデータのサイズを変換してＳＤＲＡＭ７０へ書込む。
【０１８３】
また、ディスプレイブロック１４Ａは、タイミングｔ１１７〜タイミングｔ１１８の期間、タイミングｔ１２１〜タイミングｔ１２２の期間およびタイミングｔ１２５〜タイミングｔ１２６の期間、画像データをＬＣＤ９０に表示する。
【０１８４】
この場合、ディスプレイブロック１４Ａが期間Ｔ１２において画像データをＬＣＤ９０へ表示するタイミングｔ１１７〜タイミングｔ１１８の期間、タイミングｔ１２１〜タイミングｔ１２２の期間およびタイミングｔ１２５〜タイミングｔ１２６の期間の総和は、ディスプレイブロック１４Ａが期間Ｔ１１において画像データをＬＣＤ９０へ表示するタイミングｔ１０８〜タイミングｔ１０９の期間、タイミングｔ１１１〜タイミングｔ１１２の期間およびタイミングｔ１１５〜タイミングｔ１１６の期間の総和と同じであり、画素数変換ブロック１３Ａが期間Ｔ１１において画像データのサイズを変換するタイミングｔ１１０〜タイミングｔ１１１の期間およびタイミングｔ１１３〜タイミングｔ１１４の期間の総和のみが補正値Ｒａｔｉｏ＝１．５によって調整され、画素数変換ブロック１３Ａが期間Ｔ１２において画像データのサイズを変換する期間は、タイミングｔ１１９〜タイミングｔ１２０の期間およびタイミングｔ１２３〜タイミングｔ１２４の期間の総和へと長くなる。
【０１８５】
そうすると、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．５７５を演算するとともに、その演算した使用効率＝０．５７５が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．２を演算し、期間Ｔ１３において補正値Ｒａｔｉｏ＝１．２を応答信号生成回路５３３へ出力する。
【０１８６】
図１２を参照して、応答信号生成回路５３３は、補正値Ｒａｔｉｏ＝１．２を期間Ｔ１２におけるバースト長ＢＬ＿Ｓに乗算して期間Ｔ１３におけるバースト長ＢＬ＿Ｓを長くする。
【０１８７】
ディスプレイブロック１４Ａは、ＳＤＲＡＭ７０から読出した画像データを一定のレートでＬＣＤ９０へ送るので、この場合も、応答信号生成回路５３４は、バースト長ＢＬ＿Ｄの調整を行なわない。
【０１８８】
したがって、応答信号生成回路５３３のみがバースト長ＢＬ＿Ｓの調整を行ない、画素数変換ブロック１３Ａが画像データのサイズを変換する期間のみが調整される。
【０１８９】
その結果、期間Ｔ１３において、応答信号Ａｃｋ＿Ｓは、タイミングｔ１２９〜タイミングｔ１３０の期間およびタイミングｔ１３３〜タイミングｔ１３４の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｄは、タイミングｔ１２７〜タイミングｔ１２８の期間、タイミングｔ１３１〜タイミングｔ１３２の期間、およびタイミングｔ１３５〜タイミングｔ１３６の期間、Ｈレベルになる。
【０１９０】
そして、画素数変換ブロック１３Ａは、タイミングｔ１２９〜タイミングｔ１３０の期間およびタイミングｔ１３３〜タイミングｔ１３４の期間、ＹＵＶデータのサイズを変換してＳＤＲＡＭ７０へ書込む。
【０１９１】
また、ディスプレイブロック１４Ａは、タイミングｔ１２７〜タイミングｔ１２８の期間、タイミングｔ１３１〜タイミングｔ１３２の期間、およびタイミングｔ１３５〜タイミングｔ１３６の期間、画像データをＬＣＤ９０に表示する。
【０１９２】
この場合、ディスプレイブロック１４Ａが期間Ｔ１３において画像データをＬＣＤ９０へ表示するタイミングｔ１２７〜タイミングｔ１２８の期間、タイミングｔ１３１〜タイミングｔ１３２の期間、およびタイミングｔ１３５〜タイミングｔ１３６の期間の総和は、ディスプレイブロック１４Ａが期間Ｔ１２において画像データをＬＣＤ９０へ表示するタイミングｔ１１７〜タイミングｔ１１８の期間、タイミングｔ１２１〜タイミングｔ１２２の期間およびタイミングｔ１２５〜タイミングｔ１２６の期間の総和と同じであり、画素数変換ブロック１３Ａが期間Ｔ１２において画像データのサイズを変換するタイミングｔ１１９〜タイミングｔ１２０の期間およびタイミングｔ１２３〜タイミングｔ１２４の期間の総和のみが補正値Ｒａｔｉｏ＝１．２によって調整され、画素数変換ブロック１３Ａが期間Ｔ１３において画像データのサイズを変換する期間は、タイミングｔ１２９〜タイミングｔ１３０の期間およびタイミングｔ１３３〜タイミングｔ１３４の期間の総和へと長くなる。
【０１９３】
そうすると、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．７を演算するとともに、その演算した使用効率＝０．７が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．０を演算し、期間Ｔ１４において補正値Ｒａｔｉｏ＝１．０を応答信号生成回路５３３へ出力する。
【０１９４】
そして、応答信号生成回路５３３は、補正値Ｒａｔｉｏ＝１．０に基づいて、期間Ｔ１３におけるバースト長ＢＬ＿Ｓと同じバースト長ＢＬ＿Ｓを出力する。
【０１９５】
その結果、期間Ｔ１４において、応答信号Ａｃｋ＿Ｓは、タイミングｔ１３９〜タイミングｔ１４０の期間およびタイミングｔ１４３〜タイミングｔ１４４の期間、Ｈレベルになり、応答信号Ａｃｋ＿Ｄは、タイミングｔ１３７〜タイミングｔ１３８の期間、タイミングｔ１４１〜タイミングｔ１４２の期間およびタイミングｔ１４５〜タイミングｔ１４６の期間、Ｈレベルになる。
【０１９６】
そして、画素数変換ブロック１３Ａは、タイミングｔ１３９〜タイミングｔ１４０の期間およびタイミングｔ１４３〜タイミングｔ１４４の期間、ＹＵＶデータのサイズを変換してＳＤＲＡＭ７０へ書込む。
【０１９７】
また、ディスプレイブロック１４Ａは、タイミングｔ１３７〜タイミングｔ１３８の期間、タイミングｔ１４１〜タイミングｔ１４２の期間およびタイミングｔ１４５〜タイミングｔ１４６の期間、画像データをＬＣＤ９０に表示する。
【０１９８】
この場合、ディスプレイブロック１４Ａが期間Ｔ１４において画像データをＬＣＤ９０へ表示するタイミングｔ１３７〜タイミングｔ１３８の期間、タイミングｔ１４１〜タイミングｔ１４２の期間およびタイミングｔ１４５〜タイミングｔ１４６の期間の総和は、ディスプレイブロック１４Ａが期間Ｔ１３において画像データをＬＣＤ９０へ表示するタイミングｔ１２７〜タイミングｔ１２８の期間、タイミングｔ１３１〜タイミングｔ１３２の期間およびタイミングｔ１３５〜タイミングｔ１３６の期間の総和と同じであり、画素数変換ブロック１３Ａが期間Ｔ１４において画像データのサイズを変換するタイミングｔ１３９〜タイミングｔ１４０の期間およびタイミングｔ１４３〜タイミングｔ１４４の期間の総和は、画素数変換ブロック１３Ａが期間Ｔ１３において画像データのサイズを変換するタイミングｔ１２９〜タイミングｔ１３０の期間およびタイミングｔ１３３〜タイミングｔ１３４の期間の総和と同じになる。
【０１９９】
そうすると、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．７を演算するとともに、その演算した使用効率＝０．７が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝１．０を演算し、期間Ｔ１４において補正値Ｒａｔｉｏ＝１．０を応答信号生成回路５３３へ出力する。
【０２００】
このようにして、各期間Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，・・・において、画素数変換ブロック１３Ａが画像データのサイズを変換する期間のみが補正値Ｒａｔｉｏによって補正され、画素数変換ブロック１３Ａがサイズを変換する画像データの量が増加する。そして、最終的に、バスＢＳ２の使用効率が目標値（＝０．７）に収束する。
【０２０１】
図１３は、図１２に示す動作から画素数変換ブロック１３Ａにおける画像データのサイズを変換する動作が終了したときの信号のタイミングチャートである。図１３を参照して、画像データのＬＣＤ９０への表示が進行すると、画素数変換ブロック１３Ａによる画像データのサイズを変換する動作が完了する。
【０２０２】
そして、期間Ｔ１５において、応答信号Ａｃｋ＿Ｄは、タイミングｔ１４７〜タイミングｔ１４８の期間、タイミングｔ１４９〜タイミングｔ１５０の期間およびタイミングｔ１５１〜タイミングｔ１５２の期間、Ｈレベルになる。
【０２０３】
そうすると、ディスプレイブロック１４Ａは、タイミングｔ１４７〜タイミングｔ１４８の期間、タイミングｔ１４９〜タイミングｔ１５０の期間およびタイミングｔ１５１〜タイミングｔ１５２の期間、上述した動作によって画像データをＬＶＤ９０に表示する。
【０２０４】
そして、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．２を演算するとともに、その演算した使用効率＝０．２が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝３．２を演算する。
【０２０５】
しかし、ディスクプレイブロック１４Ａが画像データをＬＣＤ９０へ送るレートは、固定であるため、使用効率検出手段４０は、演算した補正値Ｒａｔｉｏ＝３．２を応答信号生成回路５３４へ出力しない。
【０２０６】
そうすると、応答信号生成回路５３４は、期間Ｔ１５におけるバースト長ＢＬ＿Ｄを保持する。
【０２０７】
その結果、期間Ｔ１６において、応答信号Ａｃｋ＿Ｄは、タイミングｔ１５３〜タイミングｔ１５４の期間、タイミングｔ１５５〜タイミングｔ１５６の期間、およびタイミングｔ１５７〜タイミングｔ１５８の期間、Ｈレベルになる。
【０２０８】
そして、ディスプレイブロック１４Ａは、タイミングｔ１５３〜タイミングｔ１５４の期間、タイミングｔ１５５〜タイミングｔ１５６の期間、およびタイミングｔ１５７〜タイミングｔ１５８の期間、画像データをＬＣＤ９０に表示する。
【０２０９】
そうすると、使用効率検出手段４０は、上述した動作に従って、使用効率＝０．２を演算するとともに、その演算した使用効率＝０．２が目標値（＝０．７）になるように補正値Ｒａｔｉｏ＝３．２を演算する。
【０２１０】
ディスプレイブロック１４Ａが画像データをＬＣＤ９０へ送るレートは固定されているため、使用効率検出手段４０は、この場合も演算した補正値Ｒａｔｉｏ＝３．２を応答信号生成回路５３４へ出力しない。
【０２１１】
したがって、応答信号生成回路５３４は、期間Ｔ１６におけるバースト長ＢＬ＿Ｄを保持する。
【０２１２】
その結果、期間Ｔ１６において、使用効率が０．２となり、補正値Ｒａｔｉｏが３．２になる。
【０２１３】
このように、ディスプレイブロック１４Ａが画像データをＬＣＤ９０に表示する動作のみが行なわれる場合、バスＢＳ２の使用効率は、０．２に保持され、補正量Ｒａｔｉｏは、３．２に保持される。
【０２１４】
しかし、他のブロックからのアクセスまたはＣＰＵ１０からのアクセスがあった場合、バスＢＳ２の使用効率が変化するため、ディスプレイブロック１４Ａが画像データをＬＣＤ９０に表示する期間（バースト長ＢＬ＿Ｄ）は保持されたまま、追加されたアクセスのバースト長が調整されることになる。
【０２１５】
上述したように、デジタルカメラに搭載されたコンピュータシステム１００Ａにおいては、各ブロック（カードＩ／Ｆブロック１１Ａ、ＪＰＥＧブロック１２Ａ、画素数変換ブロック１３Ａおよびディスプレイブロック１４Ａ）からのアクセス要求Ｒｅｑが順次追加されても、ＤＭＡコントローラ５０は、ＳＤＲＡＭ７０に接続されたバスＢＳ２の使用効率が目標値になるように調整し、各ブロック（カードＩ／Ｆブロック１１Ａ、ＪＰＥＧブロック１２Ａ、画素数変換ブロック１３Ａおよびディスプレイブロック１４Ａ）とＳＤＲＡＭ７０との間で直接データ転送を行なう。
【０２１６】
その結果、デジタルカメラに搭載されたコンピュータシステム１００Ａにおいても、一定の容量に設定されたバスを用いて各種の処理要求に応じてＳＤＲＡＭ７０へのアクセスを可能にできる。
【０２１７】
上記においては、図１に示すコンピュータシステム１００のデジタルカメラへの搭載について説明したが、この発明においては、これに限らず、コンピュータシステム１００をデジタルカメラ以外の装置に搭載してもよい。
【０２１８】
また、上記においては、バスＢＳ２の使用効率の目標値は、０．７であると説明したが、この発明においては、使用効率の目標値は、０．７以外の値であってもよく、用途に応じて変えてもよい。
【０２１９】
なお、ブロック１１〜３６は、「処理手段」を構成する。
【０２２０】
また、カードＩ／Ｆブロック１１Ａ、ＪＰＥＧブロック１２Ａ、画素数変換ブロック１３Ａおよびディスプレイブロック１４Ａは、「処理手段」を構成する。
【０２２１】
さらに、ＤＭＡコントローラ５０は、「制御手段」を構成する。
【０２２２】
さらに、使用効率検出手段４０およびアクセス調整回路５００は、「調整手段」を構成する。
【０２２３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２２４】
この発明は、一定の容量に設定されたバスを用いて各種の処理要求に応じてメモリへのアクセスを可能にするコンピュータシステムに適用される。
【図面の簡単な説明】
【０２２５】
【図１】この発明の実施の形態によるコンピュータシステムの概略ブロック図である。
【図２】図１に示す使用効率検出手段と、ＤＭＡコントローラに含まれるアクセス調整回路との回路図である。
【図３】信号のタイミングチャートである。
【図４】信号の他のタイミングチャートである。
【図５】デジタルカメラに搭載されたコンピュータシステムの概略ブロック図である。
【図６】メモリカードから読出した画像データをＳＤＲＡＭへ書き込むときの信号のタイミングチャートである。
【図７】ＳＤＲＡＭへの画像データの書込にＪＰＥＧのデコード動作が追加されたときの信号のタイミングチャートである。
【図８】画像データのメモリカードからＳＤＲＡＭへの直接データ転送、ＳＤＲＡＭから読出された画像データのデコードおよびデコードされたＹＵＶデータのＳＤＲＡＭへの書込みが同時に行なわれるときの信号のタイミングチャートである。
【図９】図８に示す動作に加え、画素数変換ブロックがＹＵＶデータのサイズを変換してＳＤＲＡＭに書込む動作が追加されたときの信号のタイミングチャートである。
【図１０】図９に示す動作からカードＩ／Ｆブロック￥がメモリカードからＳＤＲＡＭへ画像データを直接データ転送する動作が完了したときの信号のタイミングチャートである。
【図１１】図１０に示す動作からＪＰＥＧブロックにおけるデコードの動作が完了し、表示動作が開始されたときの信号の第１のタイミングチャートである。
【図１２】図１０に示す動作からＪＰＥＧブロックにおけるデコードの動作が完了し、表示動作が開始されたときの信号の第２のタイミングチャートである。
【図１３】図１２に示す動作から画素数変換ブロックにおける画像データのサイズを変換する動作が終了したときの信号のタイミングチャートである。
【符号の説明】
【０２２６】
１，４  ＡＮＤゲート、２，３，８，５０１〜５２６  フリップフロップ、５，４１  カウンタ、１０  ＣＰＵ、１１〜３６  ブロック、１１Ａ  カードＩ／Ｆブロック、１２Ａ  ＪＰＥＧブロック、１３Ａ  画素数変換ブロック、１４Ａ  ディスプレイブロック、４０  使用効率検出手段、５０  ＤＭＡコントローラ、６０  メモリコントローラ、７０  ＳＤＲＡＭ、８０  メモリカード、９０  ＬＣＤ、１００，１００Ａ  コンピュータシステム、５００  アクセス調整回路、５３１〜５５６  応答信号生成回路、ＢＳ１，ＢＳ２  バス。
【図１】
2006285541.tif 000003
【図２】
2006285541.tif 000004
【図３】
2006285541.tif 000005
【図４】
2006285541.tif 000006
【図５】
2006285541.tif 000007
【図６】
2006285541.tif 000008
【図７】
2006285541.tif 000009
【図８】
2006285541.tif 000010
【図９】
2006285541.tif 000011
【図１０】
2006285541.tif 000012
【図１１】
2006285541.tif 000013
【図１２】
2006285541.tif 000014
【図１３】
2006285541.tif 000015