(57)【要約】【課題】ローアクティブの電子回路にもハイアクティブの電子回路にも適用できるようにする。【解決手段】信号選択回路１０は、プルアップ回路１６とプルダウン回路１８との一端が入力ポート１２に接続してある。プルアップ回路１６は、直列接続した第１抵抗器Ｒ１と第１スイッチ回路ＳＷ１とからなり、他端が電源Ｖｄｄに接続してある。プルダウン回路１８は、直列接続した第２抵抗器Ｒ２と第２スイッチ回路ＳＷ２とからなり、他端がグランドに接続してある。第１スイッチ回路ＳＷ１と第２スイッチ回路ＳＷ２とは、選択部２０に接続してある。選択部２０は、入力された選択信号により、第１スイッチ回路ＳＷ１または第２のイッチ回路ＳＷ２のいずれかをオンし、入力ポート１２の電位をハイまたはローに固定する。【選択図】図１
2006197564.tif 000002
【特許請求の範囲】
【請求項１】
直列接続した第１の抵抗要素と第１のスイッチ部とを有し、一端が電子回路の入力端子に接続され、他端が電源に接続されたプルアップ回路と、
直列接続した第２の抵抗要素と第２のスイッチ部とを有し、一端が前記入力端子に接続され、他端がグランドに接続されたプルダウン回路と、
入力された選択信号により、前記第１のスイッチ部または前記第２のスイッチ部のいずれかをオンする選択部と、
を有することを特徴とする信号選択回路。
【請求項２】
請求項１に記載の信号選択回路において、
前記選択部は、前記電子回路が前記入力端子への信号の入力を検知した入力検知信号により、オンさせた前記スイッチ部をオフさせる解除信号を出力する設定解除部に接続してあることを特徴とする信号選択回路。
【請求項３】
請求項２に記載の信号選択回路において、
前記設定解除部は、前記電子回路の出力した入力検知信号を予め定めた時間遅延させて前記解除信号を出力する遅延回路を有することを特徴とする信号選択回路。
【請求項４】
請求項３に記載の信号選択回路において、
前記遅延回路は、前記電子回路の有する発振回路の出力するクロック信号に基づいて、入力した前記入力検知信号を遅延させて前記解除信号を出力することを特徴とする信号選択回路。
【請求項５】
請求項１ないし請求項４のいずれかに記載の信号選択回路と発振回路とを備えていることを特徴とするリアルタイムクロック装置。
【請求項６】
請求項５に記載のリアルタイムクロック装置において、
前記発振回路の出力する原振クロック信号を相互に周期の異なる複数のクロック信号に変換して出力する分周部と、
前記分周部の出力側に設けられ、入力するクロック選択信号に基づいて、前記分周部の出力する任意の周期のクロック信号を前記遅延回路に出力するクロック信号選択部と、
を有することを特徴とするリアルタイムクロック装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号選択回路に係り、電圧レベルが低い信号または電圧レベルが高い信号を選択して電子回路に入力できる信号選択回路およびリアルタイムクロック装置に関する。
【背景技術】
【０００２】
デジタル電子回路を備えた電子装置は、電圧レベルが低い状態を「１」、電圧レベルが高い状態を「０」とする負論理で動作するローアクティブのものと、逆に電圧レベルが高い状態を「１」、電圧レベルが低い状態を「０」とする正論理で動作するハイアクティブのものとがある。また、電子装置には、ローアクティブな回路とハイアクティブな回路とが混在している場合も多い。このため、電子装置を構成する集積回路などの電子回路においては、一般的に、電子回路がローアクティブである場合、プルアップ抵抗を介して入力端子（入力ポート）を電源に接続し、入力端子の電位をハイに固定している。反対に、電子回路がハイアクティブである場合、プルダウン抵抗を介して入力端子をグランドに接続し、入力端子の電位をローに固定している。これは、入力端子を電気的に浮いたハイインピーダンスの状態では、入力端子に入力がないと電子回路の入力電位が不安定となるためである。
【０００３】
入力信号のローまたはハイのどちらをアクティブとするかは、電子装置（システム）によって異なる。したがって、集積回路などの汎用のデバイスは、ローアクティブ、ハイアクティブのいずれにも対応できることが望ましい。しかし、従来は、各システムの仕様に応じてローアクティブまたはハイアクティブのいずれかに対応したデバイスを製造しており、両者に対応できるデバイスは存在していなかった。
【０００４】
なお、特許文献１には、ＩＣチップの内部にプルアップ回路またはプルダウン回路を形成し、このプルアップ回路またはプルダウン回路の一端をＩＣチップの制御端子に接続して、制御端子を介して外部からプルアップ回路またはプルダウン回路をイネーブルとディスエーブルとに切り替えることができるＩＣチップが記載されている。
【特許文献１】特開平５−２５９８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載のＩＣチップは、プルアップ回路とプルダウン回路とのいずれかを設けるようにしている。このため、同じ機能を有するＩＣチップであっても、ローアクティブのシステムに適用するプルアップ回路を備えたものと、ハイアクティブのシステムに適用するプルダウン回路を備えたものとを別々に製造する必要があり、汎用デバイスとしては不適当である。しかも、ローアクティブ用とハイアクティブ用とを製造するため、製造工程の管理が複雑になるとともに、在庫管理なども煩雑となる。また、一般的に、プルアップダウン回路は、その構成から電流の発生を伴うので、誤操作などによって引き起こされる、予期しない消費電流増加について回避する手段を講じる必要がある。
【０００６】
本発明は、前記従来技術の欠点を解消するためになされたもので、ローアクティブの電子回路にもハイアクティブの電子回路にも適用できるようにすることを目的とし、同時に、冗長な電流発生を最小限に抑制して、かつ高精度に入力信号を検出することを目的としている。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明に係る信号選択回路は、直列接続した第１の抵抗要素と第１のスイッチ部とを有し、一端が電子回路の入力端子に接続され、他端が電源に接続されたプルアップ回路と、直列接続した第２の抵抗要素と第２のスイッチ部とを有し、一端が前記入力端子に接続され、他端がグランドに接続されたプルダウン回路と、入力された選択信号により、前記第１のスイッチ部または前記第２のスイッチ部のいずれかをオンする選択部と、を有することを特徴としている。
【０００８】
このようになっている本発明は、選択部を介して第１のスイッチ部をオンすると、入力端子が電源に接続されて、入力端子の電位がハイに固定される。したがって、入力端子に電圧レベルの低い信号（ロー）が入力すると、入力端子の電位が低下し、ロー信号の入力を知ることができ、ローアクティブな電子回路に適用することができる。一方、選択部を介して第２のスイッチ部をオンすると、入力端子はグランドに接続され、電位がローに固定される。したがって、この場合、ハイアクティブの電子回路に適用することができる。すなわち、本発明の信号選択回路は、ローアクティブの電子回路にも、ハイアクティブの電子回路にも適用することができ、非常に汎用性の高い入力ポートを提供することができる。しかも、ローアクティブにもハイアクティブにも対応できるため、製造工程の管理および在庫管理が容易となる。
【０００９】
選択部は、電子回路が入力端子への信号の入力を検知した入力検知信号により、オンさせたスイッチ部をオフさせる解除信号を出力する設定解除部に接続することができる。これにより、例えば不必要なスイッチの長押しがあった場合や、システム異常などによって電流な流れ続けるのを防止し、携帯電子機器における電池の消耗を防止することができる。また、設定解除部は、電子回路の出力した入力検知信号を予め定めた時間遅延させて解除信号を出力する遅延回路を有するようにできる。これにより、例えば、入力信号が入力してから所定時間後に処理を開始したい場合や処理を終了したい場合などに適用することができ、逆に、電流抑制の効果を最優先させるために、遅延させずに直ちに設定解除することも可能で、非常に応用範囲を広くすることができる。
【００１０】
遅延回路は、電子回路が内蔵している発振回路の出力するクロック信号に基づいて、入力した入力検知信号を遅延させて解除信号を出力するようにできる。このようにすると、遅延時間を計時するための発振回路を特別に設ける必要がなく、安価にできるとともに、消費電力がほとんど増加することがない。
【００１１】
そして、本発明に係るリアルタイムクロック装置は、上記のいずれかの信号選択回路と発振回路とを備えていることを特徴としている。これにより、上記したような作用効果を得ることができる。また、リアルタイムクロック装置は、発振回路の出力する原振クロック信号を相互に周期の異なる複数のクロック信号に変換して出力する分周部と、分周部の出力側に設けられ、入力するクロック選択信号に基づいて、分周部の出力する任意の周期のクロック信号を遅延回路に出力するクロック信号選択部と、を有するように構成できる。分周部が出力する異なる周期のクロック信号を選択して使用することにより、遅延時間を任意に設定することができる。
【発明を実施するための最良の形態】
【００１２】
本発明に係る信号選択回路およびリアルタイムクロック装置の好ましい実施の形態を、添付図面に従って詳細に説明する。
図１は、本発明の第１実施形態に係る信号選択回路の回路図を示したものである。図１において、信号選択回路１０は、例えば、電子装置を構成する集積回路などに形成されており、入力端子である入力ポート１２を有している。入力ポート１２には、外部から入力ポート１２に入力した入力信号をＣＰＵや演算回路などの電子回路（図示せず）に導く信号線１４が接続してある。また、信号線１４、すなわち入力ポート１２には、プルアップ回路１６とプルダウン回路１８とが接続してある。 
【００１３】
プルアップ回路１６は、直列接続した第１の抵抗要素である第１抵抗器Ｒ１と第１のスイッチ部である第１スイッチ回路ＳＷ１とから構成してある。第１スイッチ回路ＳＷ１は、プルアップ回路１６の一端となる一方の接点が信号線１４に接続してあり、他方の接点が第１抵抗器Ｒ１の一方の端子に接続してある。第１抵抗器Ｒ１の他方の端子は、プルアップ回路１６の他端となっていて、電源Ｖｄｄに接続してある。
【００１４】
一方、プルダウン回路１８は、直列接続した第２の抵抗要素である第２抵抗器Ｒ２と第２のスイッチ部である第２スイッチ回路ＳＷ２とによって形成してある。第２スイッチ回路ＳＷ２は、プルダウン回路１８の一端となる一方の接点が信号線１４に接続してあり、他方の接点が第２抵抗器Ｒ２の一方の端子に接続してある。第２抵抗器Ｒ２の他方の端子は、プルダウン回路１８の他端となっていて、グランドに接続してある。なお、実施形態の場合、第１スイッチ回路ＳＷ１および第２スイッチ回路ＳＷ２は、消費電力の小さい素子、例えばＣ−ＭＯＳによって形成してある。
【００１５】
第１および第２スイッチ回路ＳＷ１、ＳＷ２の可動接点には、選択部２０が接続してある。選択部２０は、実施形態の場合、一対のＡＮＤ回路２２、２４とインバータ２６と選択設定部２８とから構成してある。一方のＡＮＤ回路２２は、出力端子が第１スイッチ回路ＳＷ１の可動接点に接続してある。また、ＡＮＤ回路２２は、一方の入力端子がインバータ２６の出力端子に接続してあり、他方の入力端子が信号選択回路１０外に設けた設定解除部３０に接続してある。そして、インバータ２６の入力端子は、選択設定部２８に接続してある。他方のアンド回路２４は、出力端が第２スイッチ回路ＳＷ２の可動接点に接続してある。ＡＮＤ回路２４の一方の入力端子は選択設定部２８に接続してあり、他方の入力端子が設定解除部３０に接続してある。
【００１６】
選択設定部２８は、外部から設定信号を受け、詳細を後述するように、ローアクティブの電子回路に適用される場合、「０」を出力するように設定され、ハイアクティブの電子回路に適用される場合、「１」を出力するように設定される。設定解除部３０は、通常「１」を出力するようになっている。そして、設定解除部３０は、外部から解除指令信号が入力したときに、「０」を出力してオンしているスイッチ回路ＳＷ１およびＳＷ２をオフする。なお、設定解除部３０は、選択部２０の内部に設けてもよい。
【００１７】
上記のごとくなっている第１実施形態の作用は、次のとおりである。信号選択回路１０外に設けた設定解除部３０は、通常「１」を出力する。信号選択回路１０が、入力ポート１２から入力した信号の電圧レベルの低い状態を「１」とみなすローアクティブの電子回路すなわち負論理で動作する電子回路に適用された場合、選択部２０の選択設定部２８に設定信号を与えて「０」を出力するように設定する。選択設定部２８の出力する「０」は、インバータ２６に入力されるとともに、ＡＮＤ回路２４の一方の入力端子に与えられる。インバータ２６は、入力した「０」を反転して「１」を出力し、ＡＮＤ回路２２の一方の入力端子に入力する。ＡＮＤ回路２２は、他方の入力端子に設定解除部３０の出力する「１」が入力しているため、「１」を出力してプルアップ回路１６の第１スイッチ回路ＳＷ１をオンする。
【００１８】
一方、ＡＮＤ回路２４は、一方の入力端子に選択設定部２８の出力する「０」が入力される。よって、ＡＮＤ回路２４は「０」を出力しプルダウン回路１８の第２スイッチ回路ＳＷ２をオフの状態に保持する。このため、信号選択回路１０は、入力ポート１２が電源Ｖｄｄにプルアップ回路１６を介して接続され、電位がハイに固定される。入力ポート１２に外部の電子システムなどから電圧レベルの低い信号「Ｌ」が入力されると、電源Ｖｄｄからプルアップ回路１６、入力ポート１２を介して外部のシステム側に電流が流れ、入力ポート１２の電位が低下して信号線１４を入力信号「Ｌ」が流れ、ローアクティブの電子回路に入力される。
【００１９】
信号選択回路１０をハイアクティブである電子回路すなわち正論理で動作する電子回路に適用する場合、選択部２０の選択設定部２８が「１」を出力するように設定する。これにより、ＡＮＤ回路２２の一方の入力端子には、インバータ２６の出力する「０」が入力されるため、ＡＮＤ回路２２は「０」を出力し、プルアップ回路１６の第１スイッチ回路ＳＷ１をオフの状態に保持する。他方のＡＮＤ回路２４は、２つの入力端子に選択設定部２８の出力する「１」と設定解除部３０が出力する「１」とが入力されるため、「１」を出力してプルダウン回路１８の第２スイッチ回路ＳＷ２をオンする。このため、信号選択回路１０の入力ポート１２は、プルダウン回路１８を介してグランドに接続され、電位がローに固定される。そして、入力ポート１２に外部から電圧レベルの高い信号「Ｈ」が入力すると、プルダウン回路１８を介してグランド側に電流が流れ、プルダウン回路１８の第２抵抗器Ｒ２の両端電圧に対応した入力信号「Ｈ」が信号線１４を流れ、ハイアクティブの電子回路に供給される。
【００２０】
なお、入力ポート１２に入力する外部からの信号が、スイッチの操作信号などであって、信号線１４に接続した電子回路に対する処理の開始指令または処理の終了指令、もしくは装置の起動指令などのように、入力信号を検知できるだけでよい場合、入力信号を検知した直後に図示しないＣＰＵなどから設定解除部３０に解除指令信号を入力する。設定解除部３０は、設定解除信号が入力すると「０」を出力する。これにより、選択部２０のＡＮＤ回路２２、２４は、出力が「０」となり、オンとなっているプルアップ回路１６の第１スイッチ回路ＳＷ１、またはプルダウン回路１８の第２スイッチ回路ＳＷ２がオフとなる。この結果、スイッチの不必要な長押し状態、システムトラブルなどにより、第１スイッチ回路ＳＷ１又は第２スイッチ回路ＳＷ２が長時間ＯＮ状態になっても、抵抗器Ｒ１または抵抗器Ｒ２に電流が流れるのを遮断でき、携帯電話などの携帯機器における電池の早期消耗などを防止することができる。この場合、設定解除部３０は、解除信号「０」を出力してから所定時間経過したときに、自動的に「１」を出力するようにさせてもよい。
【００２１】
このように、第１実施形態の信号選択回路１０は、第１スイッチ回路ＳＷ１をオンして入力ポート１２の電位をハイに固定することと、または第２スイッチ回路ＳＷ２をオンして入力ポート１２の電位をローに固定することを選択してできる。したがって、信号選択回路１０は、ローアクティブの電子回路にもハイアクティブの電子回路にも対応することができ、汎用性の高い入力ポートを提供することができる。
【００２２】
図２は、第２実施形態の説明図であって、前記の信号選択回路を備えたリアルタイムクロック装置の要部を示すブロック図である。図２において、リアルタイムクロック装置４０は、入力ポート４２に接続した信号選択回路１０、３２７６８Ｈｚのクロック信号（原振クロック信号）を出力する発振回路４４、分周部４６、時計回路４８、設定解除・解除時間設定部５０、内部レジスタ設定部５２などを有している。信号選択回路１０は、信号線１４を介してプルアップ回路１６とプルダウン回路１８とが入力ポート４２に接続してある。信号選択回路１０の選択部２０を構成しているＡＮＤ回路２２、２４の他方の入力端子は、詳細を後述する設定解除・解除時間設定部５０の出力側に接続してある。
【００２３】
発振回路４４は、図示しない圧電振動子（実施形態の場合、水晶振動子）を備えていて、実施形態の場合、３２７６８Ｈｚの原振クロック信号を出力側に設けた分周部４６に出力する。分周部４６は、発振回路４４から入力した３２７６８Ｈｚの原振クロック信号をそのまま出力可能であるとともに、複数の１／２分周回路４７を備えている。各分周回路４７は、多段に接続してあって、入力した３２７６８Ｈｚの原振クロック信号を段階的に順次１／２分周し、１Ｈｚの１秒信号を生成する。そして、分周部４６は、リアルタイムクロック装置４０内の時計回路４８に１Ｈｚのクロック信号（１秒信号）を出力するとともに、各１／２分周回路４７において分周して生成した相互に異なる周期のクロック信号を設定解除・解除時間設定部５０に出力する。さらに、設定解除・解除時間設定部５０には、内部レジスタ設定部５２が接続してある。
【００２４】
設定解除・解除時間設定部５０は、通常「１」を出力し、信号選択回路１０の選択部２０を構成しているＡＮＤ回路２２、２４の他方の入力端子に与える。また、設定解除・解除時間設定部５０は、図示しない遅延回路を備えている。そして、設定解除・解除時間設定部５０は、後述するように、電子回路が入力信号を検出して設定解除指令を出力すると、所定の時間遅延させて第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２をオフする解除信号「０」を出力する。設定解除・解除時間設定部５０に設けた遅延回路は、分周部４６の出力するクロック信号を計数して設定解除時間、すなわち遅延時間を求めるようになっている。そして、この遅延時間は、内部レジスタ設定部５２によって設定される。
【００２５】
内部レジスタ設定部５２は、ＣＰＵなどの電子回路から時間設定指令信号、解除指令信号を受けるようになっている。内部レジスタ設定部５２は、時間設定指令信号を受けると、その指令信号によって指示された時間に応じて、分周部４６の出力する複数のクロック信号から指示された遅延時間を生成するのに適した周期のクロック信号が、設定解除・解除時間設定部５０の遅延回路に入力するように、設定解除・解除時間設定部５０内のアドレスを設定する。また、内部レジスタ設定部５２は、ＣＰＵなどの電子回路がリアルタイムクロック装置４０の入力ポート４２に信号が入力したことを検知し、電子回路の出力した解除信号が入力すると、解除設定・解除時間設定部５０の遅延回路を起動する。そして、設定解除・解除時間設定部５０は、遅延回路が設定された遅延時間の計時（分周部４６が出力するクロック信号の計数）を終了すると、「０」を出力して信号選択回路１０の選択部２０を構成しているＡＮＤ回路２２、２４に与える。これにより、ＡＮＤ回路２２またはＡＮＤ回路２４は、オンしている第１スイッチ回路ＳＷ１または第２スイッチ回路ＳＷ２をオフする。
【００２６】
このように、第２実施形態に係るリアルタイムクロック装置４０は、入力ポート４２に信号が入力したときに、電子回路がそれを検出してから所定時間遅延させてから入力信号をオフすると同時に、この信号をＣＰＵ等への割込み信号として出力する。この割込み信号は、種々の電子回路、電子システムに応用することができる。例えば、ステッピングモータをオフする信号が入力した場合に、オフ信号が入力したときから、一定時間後にＣＰＵがオフ信号を認知することで所定のステップ数だけステッピングモータを回転させるなどが可能である。
しかし、解除信号によってスイッチ回路をオフして抵抗を解除することで入力ポート４２がハイインピーダンス状態になり、入力電位が不定になる場合が考えられる。この状態は、スイッチ回路のＣ−ＭＯＳ素子における貫通電流の発生を招き、消費電流の増加を引き起こしてしまう。この状態を防ぐために、意図的に抵抗解除をしない設定も可能である。
このほか、入力ポート４２がＣＰＵの持つ共通バスラインと接続されている場合もある。このような場合、スイッチ回路ＳＷ１、ＳＷ２がともにオフされると、バスラインの電位が不安定になることがあり、バスラインに接続された周辺部品が誤動作する。そこで、周辺部品の誤動作を防止するために、バスラインをハイ、ローのどちらかに電位を固定しなければならないが、このようなケースでも同様にスイッチ回路ＳＷ１またはＳＷ２をオンして、入力ポート４２をハイまたはローに保持することで周辺部品の誤動作を防止できる。
【００２７】
しかも、実施形態においては、設定解除・解除時間設定部５０が遅延させる時間は、分周部４６の出力する相互に周期の異なるクロック信号に基づいて計時するため、使用するクロック信号を任意に選択することにより、所望の遅延時間を容易、正確に設定することができる。また、実施形態においては、水晶振動子を有する発振回路４４が出力するクロック信号に基づいて計時しており、ソフトウエア処理による計時に比較して設定する遅延時間の精度を大幅に向上することができる。しかも、リアルタイムクロック装置が内蔵している発振回路４４の出力するクロック信号を用いて遅延時間を計時しているため、遅延回路の計時のために特別に発振回路を設ける必要がなく、安価に形成でき、リアルタイムクロック装置の消費電力もほとんど増加することがない。
【００２８】
図３は、第３実施形態の説明図であって、リアルタイムクロック装置の他の実施形態を示したものである。図３において、第３実施形態に係るリアルタイムクロック装置６０は、入力ポート４２に接続した信号選択回路１０を備えている。また、リアルタイムクロック装置６０は、分周部４６の出力側に設けたクロック選択ブロック６２と、クロック選択ブロック６２の出力側に接続したスイッチ入力検出回路６４とを有している。クロック選択ブロック６２には、内部レジスタ設定部６６が接続してある。内部レジスタ設定部６６は、ＣＰＵなどから設定信号を受け、クロック選択ブロック６２が分周部４６の出力する複数のクロック信号内の、選択された任意のクロック信号を出力するように、クロック選択ブロック６２内のレジスタを選択して設定する。
【００２９】
スイッチ入力検出回路６４は、実施形態の場合、３つのフリップフロップ６８、７０、７２からなっている。フリップフロップ６８、７０は、直列入力、直列出力型のシフトレジスタを構成していて、フリップフロップ６８のＱ１出力端子がフリップフロップ７０のＤ２入力端子に接続してある。そして、クロック選択ブロック６２の出力端子は、各フリップフロップ６８、７０のクロック端子に接続してあり、各フリップフロップ６８、７０のクロック端子にクロック信号を同時に与えることができるようにしてある。また、各フリップフロップ６８、７０のリセット端子Ｒは、フリップフロップ６８のＱ１入力端子とともに、リアルタイムクロック装置６０の入力ポート４２に入力したスイッチ入力（信号）が入力するようになっている。
【００３０】
フリップフロップ７２は、セット端子Ｓとリセット端子Ｒとを備えおり、セット端子Ｓがフリップフロップ７０の/Ｑ２（Ｑ２バー）出力端子に接続してある。また、フリップフロップ７２は、リセット端子Ｒに図示しないＣＰＵなどから検出クリア信号を受けるようになっている。そして、フリップフロップ７２のＱ３出力端子は、スイッチ入力検出回路６４の出力端子となっていて、後述するように、所定長さ以上の信号が入力ポート４２に入力したときに、図示しないスイッチが押下操作されたことによる入力信号であるとして、Ｑ３出力端子から検出信号（検出記録ビット）をＣＰＵなどに出力する。また、フリップフロップ７２のＱ３出力端子から出力された検出信号は、設定解除・解除時間設定部５０に解除指令信号として入力するようにしてある。なお、各フリップフロップ６８、７０、７２は、セット端子Ｓおよびリセット端子Ｒが負論理動作するようになっている。また、フリップフロップ６８、７０、７２は、クロック入力端子に入力するクロック信号の立上り時に動作するようになっている。
【００３１】
設定解除・解除時間設定部５０は、前記と同様に遅延回路を有しており、フリップフロップ７２から入力した解除指令信号を所定時間遅延させて解除信号「０」を出力する。さらに、設定解除・解除時間設定部５０の出力信号は、実施形態の場合、ＣＰＵ等への割込み信号として与えられる。また、設定解除・解除時間設定部５０には、クロック選択ブロック６２の出力するクロック信号が入力するとともに、内部レジスタ設定部７４が接続してある。内部レジスタ設定部７４は、ＣＰＵなどから時間設定指令信号を受け、設定解除・解除時間設定部５０に設けた遅延回路の計時する遅延時間を設定するようになっている。なお、クロック選択ブロック６２がスイッチ入力検出回路６４に出力するクロック信号と、設定解除・解除時間設定部５０に出力するクロック信号とは、相互に異なる周期を有していてもよいし、同じ周期のクロック信号であってもよい。
【００３２】
このようになっているリアルタイムクロック装置６０のスイッチ入力検出回路６４は、図４、図５に示したように、入力ポート４２に入力した信号が、クロック選択ブロック６２の出力するクロック信号の連続した２回の立上りが入力する長さを有する場合に、スイッチ入力信号として検出するようになっている。このため、スイッチ入力検出回路６４は、スイッチが押下されたときに生ずるチャタリングなどのノイズを吸収（除去）することができ、スイッチが押下されたことによる信号のみを確実に検出することができ、電子装置の誤動作などを防ぐことができる。
【００３３】
図６は、実施の形態に係るリアルタイムクロック装置の一例を示す全体ブロック図である。図６において、リアルタイムクロック装置７０は、３２７６８Ｈｚの原振クロック信号を出力する発振回路４４と、複数の１／２分周回路を多段に接続し、発振回路４４が出力した原振クロック信号をそれぞれ周期の異なる複数のクロック信号に変換するとともに、１Ｈｚの１秒信号を出力する分周部４６を備えている。分周部４６が出力する１秒信号は、内部バス７３を介して時計カレンダーデータレジスタ７５、タイマー動作設定レジスタ７６、アラーム日時設定レジスタ７８などに与えられる。また、分周部４６の出力するクロック信号は、基準クロック出力部８０、外部入力検出部８２に与えられる。
【００３４】
外部入力検出部８２は、複数の入力ポート（実施形態では、Input A、Input B）、および図３に示した信号選択回路１０、スイッチ入力検出回路６４、設定解除・解除時間設定部５０などを備えている。外部入力検出部８２は、スイッチ入力などの入力信号を検出すると、検出信号を入力検出コントロールレジスタ８４に出力する。入力検出コントロールレジスタ８４は、外部入力検出部８２の出力した検出信号を保持するとともに、各種割込み出力部８６に出力するとともに、内部バス７３を介してＣＰＵなどに出力する。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施の形態に係る信号選択回路の回路図である。
【図２】第２実施形態に係る信号選択回路を備えたリアルタイムクロック装置の要部ブロック図である。
【図３】第３実施形態に係る他のリアルタイムクロック装置の要部ブロック図である。
【図４】第３実施形態のスイッチ入力検出回路によるスイッチ入力を検出する動作を説明するタイムチャートである。
【図５】第３実施形態のスイッチ入力検出回路によるチャタリングを吸収する動作を説明するタイムチャートである。
【図６】実施の形態に係るリアルタイムクロック装置の一例を示す全体ブロック図である。
【符号の説明】
【００３６】
１０………信号選択回路、１２………入力端子（入力ポート）、１６………プルアップ回路、１８………プルダウン回路、２０………選択部、Ｒ１………第１の抵抗要素（第１抵抗器）、Ｒ２………第２の抵抗要素（第２抵抗器）、４０、６０、７０………リアルタイムクロック装置、４４………発振回路、４６………分周部、４７………１／２分周回路、５０………設定解除・解除時間設定部（遅延回路）、ＳＷ１………第１のスイッチ部（第１スイッチ回路）、ＳＷ２………第２のスイッチ部（第２スイッチ回路）。
【図１】
2006197564.tif 000003
【図２】
2006197564.tif 000004
【図３】
2006197564.tif 000005
【図４】
2006197564.tif 000006
【図５】
2006197564.tif 000007
【図６】
2006197564.tif 000008