(57)【要約】      （修正有）【課題】  本発明は、短チャネル効果を抑制すると共に、半導体基板の表面上に形成された表面ストラップと孔内に形成された導電層との界面に生じる抵抗を低減することができる半導体装置及びその製造方法を提供する。【解決手段】  半導体基板１００の表面部分において、孔１４０の底部付近の内部表面を覆うキャパシタ絶縁膜１５０と、孔１４０の内部を埋め込むキャパシタ電極１６０と、孔１４０の内部表面を覆う絶縁膜１８０と、キャパシタ電極１６０上に絶縁膜１８０で覆われた内部を埋め込むように形成された所定の不純物を含む導電層１９０、２１０と、導電層２１０とソース領域２９０又はドレイン領域３００とを電気的に接続するための表面接続層３４０と、孔１４０の内部表面を覆うように形成され、表面接続層３４０と導電層２１０との界面から所定の深さまで形成された、絶縁膜１８０より膜厚が薄い不純物拡散防止膜２００とを備えることを特徴とする。【選択図】  図１１
2006114835.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と、
前記半導体基板の表面部分において、前記ソース領域又はドレイン領域に隣接するように形成された孔の底部付近の内部表面を覆うように形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜で覆われた前記孔の内部を埋め込むように形成されたキャパシタ電極と、
前記キャパシタ絶縁膜で覆われていない前記孔の内部表面を覆うように形成された絶縁膜と、
前記孔の内部において、前記キャパシタ電極上に前記絶縁膜で覆われた内部を埋め込むように形成された所定の不純物を含む導電層と、
前記半導体基板の表面上に形成され、前記導電層と前記ソース領域又はドレイン領域とを電気的に接続するための表面接続層と、
前記孔の内部表面を覆うように形成され、前記表面接続層と前記導電層との界面から所定の深さまで形成された、前記絶縁膜より膜厚が薄い不純物拡散防止膜と
を備えることを特徴とする半導体装置。
【請求項２】
前記導電層と前記不純物拡散防止膜の間に形成され、前記不純物拡散防止膜の一部を覆うように形成された保護膜をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と、
前記半導体基板の表面部分において、前記ソース領域又はドレイン領域に隣接するように形成された孔の内部表面のうち、前記半導体基板の表面付近及び前記孔の底部付近を除く前記内部表面を覆うように形成された絶縁膜と、
前記孔の内部表面及び前記絶縁膜を覆うように形成された、前記絶縁膜より膜厚が薄い不純物拡散防止膜と、
前記不純物拡散防止膜が形成された前記孔を埋め込むように形成された、所定の不純物を含む導電層と、
前記半導体基板の表面上に形成され、前記導電層と前記ソース領域又はドレイン領域とを電気的に接続するための表面接続層と
を備えることを特徴とする半導体装置。
【請求項４】
半導体基板の表面部分のうち、所望の領域を除去することにより、孔を形成するステップと、
前記孔の底部付近の内部表面を覆うようにキャパシタ絶縁膜を形成するステップと、
前記キャパシタ絶縁膜で覆われた前記孔の内部を埋め込むように第１の不純物を含む導電性材料を堆積して膜を形成することにより、キャパシタ電極を形成するステップと、
前記キャパシタ絶縁膜で覆われていない前記孔の内部表面を覆うように絶縁膜を形成するステップと、
前記孔の内部において、前記キャパシタ電極上に前記絶縁膜で覆われた内部を埋め込むように、第２の不純物を含む前記導電性材料を堆積して膜を形成することにより、第１の導電層を形成するステップと、
前記半導体基板の表面付近における前記孔の内部表面を覆うように、前記絶縁膜より膜厚が薄い不純物拡散防止膜を形成するステップと、
前記孔の内部において、前記第１の導電層上に前記不純物拡散防止膜で覆われた内部を埋め込むように、第３の不純物を含む前記導電性材料を堆積して膜を形成することにより、第２の導電層を形成するステップと、
前記半導体基板の所定領域上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
前記孔にソース領域又はドレイン領域が隣接するように、前記半導体基板の表面部分に前記ソース領域及び前記ドレイン領域を形成するステップと、
前記半導体基板の表面上に、前記第２の導電層と前記ソース領域又はドレイン領域とを電気的に接続するための表面接続層を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面部分のうち、所望の領域を除去することにより、孔を形成するステップと、
前記孔の内部表面を覆うように第１の膜及び第２の膜を順次成膜するステップと、
前記第１及び第２の膜が形成された前記孔を埋め込むように、第１のレジスト材を塗布することにより、前記孔の底部から所望の高さを有する第１のレジスト膜を形成するステップと、
表面が露出している前記第２の膜を除去した後、前記孔内に残存する前記第１のレジスト膜を除去するステップと、
表面が露出した前記第１の膜を酸化することにより、第１の絶縁膜を形成するステップと、
前記孔内に残存する第２及び第１の膜を順次除去するステップと、
前記第１の絶縁膜が形成された前記孔を埋め込むように、第２のレジスト材を塗布することにより、前記半導体基板の表面より低い高さを有する第２のレジスト膜を形成するステップと、
表面が露出している前記第１の絶縁膜を除去するステップと、
前記孔内に残存する前記第２のレジスト膜を除去するステップと、
前記孔の内部表面及び前記第１の絶縁膜の表面に、前記第１の絶縁膜より膜厚が薄い第２の絶縁膜を形成するステップと、
前記第１及び第２の絶縁膜が形成された前記孔を埋め込むように、所定の不純物を含む導電性材料を堆積して膜を形成することにより、導電層を形成するステップと、
前記半導体基板の所定領域上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
前記孔にソース領域又はドレイン領域が隣接するように、前記半導体基板の表面部分に前記ソース領域及び前記ドレイン領域を形成するステップと、
前記半導体基板の表面上に、前記導電層と前記ソース領域又はドレイン領域とを電気的に接続するための表面接続層を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、１個のトランジスタと１個のキャパシタとからなる。近年では、このＤＲＡＭのメモリセルとして、キャパシタの容量を維持しながら、その寸法を縮小するため、キャパシタを半導体基板の深さ方向に形成したトレンチキャパシタ型ＤＲＡＭのメモリセルが開発されている。
【０００３】
このトレンチキャパシタ型ＤＲＡＭのメモリセルは、半導体基板の表面に孔（トレンチ）を形成し、当該孔の下部の内部表面上に絶縁膜を形成した後、ヒ素（Ａｓ）がドーピングされたポリシリコンであるヒ素ドープポリシリコンを当該孔に埋め込むことより、半導体基板及びヒ素ドープポリシリコンを電極とするトレンチキャパシタを形成する。
【０００４】
さらに、この孔の上部の内部表面上に、カラー酸化膜と呼ばれる絶縁膜を形成した後、さらにヒ素ドープポリシリコンを当該孔に埋め込むことにより、導電層を形成する。
【０００５】
また、半導体基板にはＭＯＳトランジスタが形成され、当該ＭＯＳトランジスタのドレイン領域は、半導体基板の表面部分に、カラー酸化膜に隣接するように形成されている。さらに半導体基板表面上には、ＭＯＳトランジスタのドレイン領域と孔に形成された導電層とを電気的に接続するため、表面ストラップと呼ばれる導電層が形成されている。
【０００６】
これにより、かかるトレンチキャパシタ型メモリセルは、ＭＯＳトランジスタのドレイン領域とトレンチキャパシタとの間を、半導体基板表面上に形成された表面ストラップと孔内に形成された導電層とを順次介して電流を流す。
【０００７】
なお、孔の上部付近には、隣接するトレンチキャパシタ間を分離するための素子分離絶縁膜が形成されている。
【０００８】
ところで、孔の上部の内部表面には、カラー酸化膜が形成されているため、半導体基板表面上に形成されている表面ストラップと、孔内に形成されている導電層とが接触する界面の面積が、当該カラー酸化膜の膜厚の分だけ小さくなり、その結果、界面の抵抗が増加する問題があった。
【０００９】
かかる界面の抵抗を低減する方法として、表面ストラップと導電層の界面付近に形成されているカラー酸化膜の一部を除去することにより、当該界面の面積を大きくする方法がある。
【００１０】
しかし、この場合、孔内にトレンチキャパシタ及び導電層を形成した後に、例えばソース領域やドレイン領域を形成するための熱処理が行われると、孔内の導電層を形成するヒ素ドープポリシリコンから、ヒ素が半導体基板に拡散することにより、ＭＯＳトランジスタのドレイン領域よりも接合深さが深い不純物拡散層が形成される。
【００１１】
これにより、ＭＯＳトランジスタのゲート閾値電圧が低下し、ソース領域とドレイン領域の間でリーク電流が増大する短チャネル効果を引き起こすという問題があった。
【００１２】
以下、トレンチキャパシタに関する文献名を記載する。
【特許文献１】特開平１１−２１４６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、短チャネル効果を抑制すると共に、半導体基板の表面上に形成された表面ストラップと孔内に形成された導電層との界面に生じる抵抗を低減することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様による半導体装置は、
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と、
前記半導体基板の表面部分において、前記ソース領域又はドレイン領域に隣接するように形成された孔の底部付近の内部表面を覆うように形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜で覆われた前記孔の内部を埋め込むように形成されたキャパシタ電極と、
前記キャパシタ絶縁膜で覆われていない前記孔の内部表面を覆うように形成された絶縁膜と、
前記孔の内部において、前記キャパシタ電極上に前記絶縁膜で覆われた内部を埋め込むように形成された所定の不純物を含む導電層と、
前記半導体基板の表面上に形成され、前記導電層と前記ソース領域又はドレイン領域とを電気的に接続するための表面接続層と、
前記孔の内部表面を覆うように形成され、前記表面接続層と前記導電層との界面から所定の深さまで形成された、前記絶縁膜より膜厚が薄い不純物拡散防止膜と
を備えることを特徴とする。
【００１５】
また本発明の一態様による半導体装置は、
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と、
前記半導体基板の表面部分において、前記ソース領域又はドレイン領域に隣接するように形成された孔の内部表面のうち、前記半導体基板の表面付近及び前記孔の底部付近を除く前記内部表面を覆うように形成された絶縁膜と、
前記孔の内部表面及び前記絶縁膜を覆うように形成された、前記絶縁膜より膜厚が薄い不純物拡散防止膜と、
前記不純物拡散防止膜が形成された前記孔を埋め込むように形成された、所定の不純物を含む導電層と、
前記半導体基板の表面上に形成され、前記導電層と前記ソース領域又はドレイン領域とを電気的に接続するための表面接続層と
を備えることを特徴とする。
【００１６】
また本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分のうち、所望の領域を除去することにより、孔を形成するステップと、
前記孔の底部付近の内部表面を覆うようにキャパシタ絶縁膜を形成するステップと、
前記キャパシタ絶縁膜で覆われた前記孔の内部を埋め込むように第１の不純物を含む導電性材料を堆積して膜を形成することにより、キャパシタ電極を形成するステップと、
前記キャパシタ絶縁膜で覆われていない前記孔の内部表面を覆うように絶縁膜を形成するステップと、
前記孔の内部において、前記キャパシタ電極上に前記絶縁膜で覆われた内部を埋め込むように、第２の不純物を含む前記導電性材料を堆積して膜を形成することにより、第１の導電層を形成するステップと、
前記半導体基板の表面付近における前記孔の内部表面を覆うように、前記絶縁膜より膜厚が薄い不純物拡散防止膜を形成するステップと、
前記孔の内部において、前記第１の導電層上に前記不純物拡散防止膜で覆われた内部を埋め込むように、第３の不純物を含む前記導電性材料を堆積して膜を形成することにより、第２の導電層を形成するステップと、
前記半導体基板の所定領域上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
前記孔にソース領域又はドレイン領域が隣接するように、前記半導体基板の表面部分に前記ソース領域及び前記ドレイン領域を形成するステップと、
前記半導体基板の表面上に、前記第２の導電層と前記ソース領域又はドレイン領域とを電気的に接続するための表面接続層を形成するステップと
を備えることを特徴とする。
【００１７】
また本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分のうち、所望の領域を除去することにより、孔を形成するステップと、
前記孔の内部表面を覆うように第１の膜及び第２の膜を順次成膜するステップと、
前記第１及び第２の膜が形成された前記孔を埋め込むように、第１のレジスト材を塗布することにより、前記孔の底部から所望の高さを有する第１のレジスト膜を形成するステップと、
表面が露出している前記第２の膜を除去した後、前記孔内に残存する前記第１のレジスト膜を除去するステップと、
表面が露出した前記第１の膜を酸化することにより、第１の絶縁膜を形成するステップと、
前記孔内に残存する第２及び第１の膜を順次除去するステップと、
前記第１の絶縁膜が形成された前記孔を埋め込むように、第２のレジスト材を塗布することにより、前記半導体基板の表面より低い高さを有する第２のレジスト膜を形成するステップと、
表面が露出している前記第１の絶縁膜を除去するステップと、
前記孔内に残存する前記第２のレジスト膜を除去するステップと、
前記孔の内部表面及び前記第１の絶縁膜の表面に、前記第１の絶縁膜より膜厚が薄い第２の絶縁膜を形成するステップと、
前記第１及び第２の絶縁膜が形成された前記孔を埋め込むように、所定の不純物を含む導電性材料を堆積して膜を形成することにより、導電層を形成するステップと、
前記半導体基板の所定領域上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
前記孔にソース領域又はドレイン領域が隣接するように、前記半導体基板の表面部分に前記ソース領域及び前記ドレイン領域を形成するステップと、
前記半導体基板の表面上に、前記導電層と前記ソース領域又はドレイン領域とを電気的に接続するための表面接続層を形成するステップと
を備えることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置及びその製造方法によれば、短チャネル効果を抑制すると共に、半導体基板の表面上に形成された表面ストラップと孔内に形成された導電層との界面に生じる抵抗を低減することができる
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。
【００２０】
（１）第１の実施の形態
図１〜図１１に、本発明の第１の実施の形態によるトレンチキャパシタ型ＤＲＡＭのメモリセルの製造方法を示す。まず図１に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）によって、半導体基板１００上に２ｎｍ程度のシリコン酸化（ＳｉＯ２）膜（図示せず）を成膜した後、２２０ｎｍ程度のシリコン窒化（ＳｉＮ）膜１２０を成膜し、さらに、ボロン（Ｂ）がドーピングされたシリコン酸化膜であるＢＳＧ膜１３０を１６００ｎｍ程度成膜する。
【００２１】
リソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、ＢＳＧ膜１３０、シリコン窒化（ＳｉＮ）膜１２０及びシリコン酸化（ＳｉＯ２）膜（図示せず）に順次パターニングを行う。このＢＳＧ膜１３０をマスクとして、半導体基板１００にエッチングを行うことにより、半導体基板１００の表面からの深さが８μｍ程度の孔（ＤＴ：Deep Trench）１４０を形成する。
【００２２】
図２に示すように、ウエットエッチングによって、ＢＳＧ膜１３０を除去した後、ＬＰＣＶＤによって、半導体基板１００及びシリコン窒化（ＳｉＮ）膜１２０の全面に、シリコン窒化（ＳｉＮ）膜とシリコン酸化（ＳｉＯ２）膜の積層膜であるＮＯ膜１５０を５ｎｍ程度成膜し、さらに全面に例えば導電性材料であるポリシリコンに不純物としてヒ素（Ａｓ）をドーピングしたヒ素ドープポリシリコンを堆積して、ヒ素ドープポリシリコン膜１６０を２００ｎｍ程度形成する。なお、この場合、ヒ素（Ａｓ）に限らず、リン（Ｐ）など他の種々の不純物をドーピングしても良い。
【００２３】
ＲＩＥによって、ヒ素ドープポリシリコン膜１６０を半導体基板１００の表面から１μ程度の深さまで除去した後、ウエットエッチングによって、当該ヒ素ドープポリシリコン膜１６０を除去することによって露出したＮＯ膜１５０を除去する。
【００２４】
このようにして、ＮＯ膜１５０からなるキャパシタ絶縁膜を形成すると共に、導電層のヒ素ドープポリシリコン膜１６０からなるキャパシタ電極を形成することにより、半導体基板１００、ＮＯ膜１５０及びヒ素ドープポリシリコン膜１６０からなるトレンチキャパシタを形成する。
【００２５】
図３に示すように、露出した孔１４０の内部表面と、ヒ素ドープポリシリコン１６０の表面との全面に、８ｎｍ程度のシリコン酸化（ＳｉＯ２）膜（図示せず）を成膜する。ＬＰＣＶＤによって、このシリコン酸化（ＳｉＯ２）膜（図示せず）の全面に、例えばシリコン酸化（ＳｉＯ２）膜などからなるカラー酸化膜１８０を３５ｎｍ程度成膜した後、ＲＩＥによってエッチングを行うことにより、孔１４０の上部の内部表面に、カラー酸化膜１８０からなる絶縁膜を形成する。
【００２６】
図４に示すように、ヒ素ドープポリシリコン膜１６０、カラー酸化膜１８０及びシリコン窒化（ＳｉＮ）膜１２０の全面に、ヒ素ドープポリシリコンを堆積して、２００ｎｍ程度のヒ素ドープポリシリコン膜１９０を形成した後、ＲＩＥによって、半導体基板１００の表面から１００ｎｍ程度の深さまで、ヒ素ドープポリシリコン膜１９０を除去することにより、ヒ素ドープポリシリコン膜１９０からなる導電層を形成する。
【００２７】
図５に示すように、ウエットエッチングによって、カラー酸化膜１８０にエッチングを行うことにより、ヒ素ドープポリシリコン膜１９０の表面から８０ｎｍ程度の深さまで、カラー酸化膜１８０を除去する。
【００２８】
図６に示すように、ＬＰＣＶＤによって、カラー酸化膜１８０、ヒ素ドープポリシリコン膜１９０及びシリコン窒化（ＳｉＮ）膜１２０の全面に、例えば２〜７ｎｍ程度のシリコン窒化（ＳｉＮ）膜２００を形成した後、ＲＩＥによってエッチングを行うことにより、孔１４０の上部の内部表面に、シリコン窒化（ＳｉＮ）膜２００からなる不純物拡散防止膜を形成する。
【００２９】
カラー酸化膜１８０、シリコン窒化（ＳｉＮ）膜２００、ヒ素ドープポリシリコン膜１９０及びシリコン窒化（ＳｉＮ）膜１２０の全面に、２００ｎｍ程度のヒ素ドープポリシリコンを堆積して、ヒ素ドープポリシリコン膜２１０を形成した後、図７に示すように、ＲＩＥによって、半導体基板１００の表面から３０ｎｍ程度の深さまで、ヒ素ドープポリシリコン膜２１０を除去することにより、ヒ素ドープポリシリコン膜２１０からなる導電層を形成する。
【００３０】
図８に示すように、２５０ｎｍ程度のシリコン酸化（ＳｉＯ２）膜２２０を堆積して形成した後、リソグラフィ及びＲＩＥによって、半導体基板１００の表面からの深さが３００ｎｍ程度の孔２３０を形成する。
【００３１】
図９に示すように、ウエットエッチングによって、シリコン酸化（ＳｉＯ２）膜２２０を除去した後、全面にシリコン酸化（ＳｉＯ２）膜からなる熱酸化膜（図示せず）を４ｎｍ程度成膜した後、当該熱酸化膜の全面に例えば４００ｎｍ程度のシリコン酸化（ＳｉＯ２）膜２５０を堆積して形成する。
【００３２】
平坦化技術によって、シリコン窒化（ＳｉＮ）膜１２０の表面より高い位置に形成されているシリコン酸化（ＳｉＯ２）膜２５０を除去した後、さらにウエットエッチングによって、半導体基板１００の表面から３０ｎｍ程度の高さの位置まで、シリコン酸化（ＳｉＯ２）膜２５０を除去する。
【００３３】
ウエットエッチングによって、シリコン窒化（ＳｉＮ）膜１２０を除去することにより、隣接するトレンチキャパシタと電気的に分離するための素子分離絶縁膜であるＳＴＩ（Shallow Trench Isolation）膜２５０を形成する。
【００３４】
図１０に示すように、半導体基板１００の表面上に例えばシリコン酸化（ＳｉＯ２）膜（図示せず）を２.５ｎｍ程度形成した後、リン（Ｐ）がドーピングされたリンドープポリシリコン膜２７０を２００ｎｍ程度形成し、さらにシリコン窒化（ＳｉＮ）膜２８０を１００ｎｍ程度形成する。
【００３５】
リソグラフィ及びＲＩＥによって、シリコン窒化（ＳｉＮ）膜２８０及びリンドープポリシリコン膜２７０にパターニングを行うことにより、シリコン酸化（ＳｉＯ２）膜（図示せず）からなるゲート絶縁膜とリンドープポリシリコン膜２７０からなるゲート電極とを形成する。
【００３６】
半導体基板１００の表面に対して、例えばリン（Ｐ）のイオン注入を行うことにより、ソースエクステンション領域及びドレインエクステンション領域（図示せず）を形成する。
【００３７】
半導体基板１００の全面に、７０ｎｍ程度のシリコン窒化（ＳｉＮ）を堆積し、ＲＩＥによって、リンドープポリシリコン膜２７０及びシリコン窒化（ＳｉＮ）膜２８０の側面に、シリコン窒化（ＳｉＮ）膜３１０からなるゲート電極側壁を形成する。
【００３８】
そして、さらに半導体基板１００の表面に対して、例えばリン（Ｐ）のイオン注入を行うことにより、ソース領域２９０及びドレイン領域３００を形成する。
【００３９】
図１１に示すように、半導体基板１００の全面に、層間絶縁膜となるシリコン酸化（ＳｉＯ２）膜３２０を５００ｎｍ程度形成した後、リソグラフィ及びＲＩＥによって、シリコン酸化（ＳｉＯ２）膜３２０にエッチングを行うことにより、コンタクトホール３３０を形成する。
【００４０】
その際、ＳＴＩ膜２５０のうち、シリコン窒化（ＳｉＮ）膜２００に接触している端部２５０Ａの一部を除去することにより、ＳＴＩ膜２５０の端部２５０Ａの下面側に形成されているヒ素ドープポリシリコン膜２１０の一部を露出させる。
【００４１】
そして、コンタクトホール３３０を埋め込むように、全面にリンドープポリシリコンを堆積したリンドープポリシリコン膜（図示せず）を形成した後、ＲＩＥによって、リンドープポリシリコン膜にエッチングを行うことにより、表面接続層となる表面ストラップ３４０を形成する。
【００４２】
以上の方法により製造されたトレンチキャパシタ型ＤＲＡＭのメモリセル４００の構成を図１１に示す。
【００４３】
半導体基板１００の所定領域上には、ゲート絶縁膜であるシリコン酸化（ＳｉＯ２）膜（図示せず）を介して、ゲート電極であるリンドープポリシリコン膜２７０が形成され、さらにリンドープポリシリコン膜２７０上には、キャップ絶縁膜であるシリコン窒化（ＳｉＮ）膜２８０が形成されている。
【００４４】
これらリンドープポリシリコン膜２７０及びシリコン窒化（ＳｉＮ）膜２８０の側面には、ゲート電極側壁であるシリコン窒化（ＳｉＮ）膜３１０が形成されている。
【００４５】
半導体基板１００の表面部分には、ゲート電極であるリンドープポリシリコン膜２７０の下方に位置するチャネル領域３５０の両側に、ソース領域２９０及びドレイン領域３００がそれぞれ形成されている。
【００４６】
また半導体基板の表面部分には、ドレイン領域３００に隣接するように孔１４０が形成されている。この孔１４０の下部付近の内部表面には、キャパシタ絶縁膜であるＮＯ膜１５０が形成され、またＮＯ膜１５０を埋め込むように、キャパシタ電極である導電層のヒ素ドープポリシリコン膜１６０が形成されている。
【００４７】
このように、半導体基板１００、ＮＯ膜１５０及びヒ素ドープポリシリコン膜１６０は、トレンチキャパシタを形成する。
【００４８】
孔１４０の上部付近の内部表面には、ＮＯ膜１５０に隣接するように、絶縁膜であるカラー酸化膜１８０が形成され、またこのカラー酸化膜１９０を埋め込むように、導電層であるヒ素ドープポリシリコン膜１９０が形成され、さらにこれらカラー酸化膜１９０及びヒ素ドープポリシリコン膜１９０を埋め込むように、導電層であるヒ素ドープポリシリコン膜２１０が形成されている。
【００４９】
半導体基板１００の表面上には、ＭＯＳトランジスタのドレイン領域３００と、孔１４０内のヒ素ドープポリシリコン膜２１０からなる導電層とを電気的に接続するための表面接続層である表面ストラップ３４０が形成されている。
【００５０】
これにより、トレンチキャパシタ型ＤＲＡＭのメモリセル４００は、ＭＯＳトランジスタのドレイン領域３００とトレンチキャパシタのキャパシタ電極であるヒ素ドープポリシリコン膜１６０との間を、表面ストラップ３４０、導電層２１０及び１９０を順次介して電流を流す。
【００５１】
表面ストラップ３４０とヒ素ドープポリシリコン２１０の界面付近における孔１４０の内部表面には、カラー酸化膜１８０より膜厚が薄い不純物拡散防止膜であるシリコン窒化（ＳｉＮ）膜２００が形成されている。
【００５２】
表面ストラップ３４０とヒ素ドープポリシリコン２１０の界面は、半導体基板１００の表面から２０ｎｍ程度の深さに位置し、不純物拡散防止膜であるシリコン窒化（ＳｉＮ）膜２００は、当該界面から３０〜６０ｎｍ程度の深さにまで形成されている。
【００５３】
なお、孔１４０のうち、ドレイン領域３００が形成されていない半導体基板１００側における、上端の角部付近には、隣接するトレンチキャパシタと電気的に分離するためのＳＴＩ膜２５０が形成されている。
【００５４】
半導体基板１００及びシリコン窒化（ＳｉＮ）膜２８０上には、層間絶縁膜であるシリコン酸化（ＳｉＯ２）膜３２０が形成されている。
【００５５】
このように本実施の形態によれば、表面ストラップ３４０と導電層を形成するヒ素ドープポリシリコン膜２１０との界面付近における孔１４０の内部表面に、カラー酸化膜１８０より膜厚が薄い不純物拡散防止膜であるシリコン窒化（ＳｉＮ）膜２００を形成する。
【００５６】
これにより、孔１４０内のヒ素ドープポリシリコン膜２１０から、ヒ素が半導体基板１００に拡散することを防止することができ、従ってゲート閾値電圧が低下することによって生じる短チャネル効果を抑制することができる。
【００５７】
また、表面ストラップ３４０とヒ素ドープポリシリコン膜２１０との界面付近に、シリコン窒化（ＳｉＮ）膜２００より膜厚が厚いカラー酸化膜１８０を形成する場合と比較して、表面ストラップ３４０とヒ素ドープポリシリコン膜２１０との界面の面積を広くすることができ、従って表面ストラップ３４０とヒ素ドープポリシリコン膜２１０との界面に生じる抵抗を低減することができる。
【００５８】
（２）第２の実施の形態
図１２〜図１５に、本発明の第２の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１〜図５における工程は、第２の実施の形態と同一であるため、説明を省略する。
【００５９】
図１２に示すように、ＬＰＣＶＤによって、カラー酸化膜１８０、ヒ素ドープポリシリコン膜１９０及びシリコン窒化（ＳｉＮ）膜１２０の全面に、例えば２〜７ｎｍ程度のシリコン窒化（ＳｉＮ）膜２００を成膜した後、さらに当該シリコン窒化（ＳｉＮ）膜２００を保護するためのポリシリコン膜４１０を２８〜３３ｎｍ程度成膜する。
【００６０】
ＲＩＥによって、ポリシリコン膜４１０及びシリコン窒化（ＳｉＮ）膜２００にエッチングを行うことにより、露出している孔１４０の内部表面に、不純物拡散防止膜となるシリコン窒化（ＳｉＮ）膜２００を形成し、さらに保護膜としてのポリシリコン膜４１０を形成する。
【００６１】
なお、このシリコン窒化（ＳｉＮ）膜２００は、膜厚が２〜７ｎｍ程度の薄膜であるため、第１の実施の形態の図６に示す工程において、シリコン窒化（ＳｉＮ）膜２００にエッチングを行うと、シリコン窒化（ＳｉＮ）膜２００の先端部分が除去されるおそれがあるが、本実施の形態の場合、シリコン窒化（ＳｉＮ）膜２００を、ポリシリコン膜４１０によって保護することにより、シリコン窒化（ＳｉＮ）膜２００にエッチングを行っても、シリコン窒化（ＳｉＮ）膜２００の先端部分が除去されることを抑制することができる。
【００６２】
図１３に示すように、シリコン窒化（ＳｉＮ）膜２００、ポリシリコン膜４１０、ヒ素ドープポリシリコン膜１９０及びシリコン窒化（ＳｉＮ）膜１２０の全面に、ヒ素ドープポリシリコンを堆積して、２００ｎｍ程度のヒ素ドープポリシリコン膜２１０を形成した後、図１４に示すように、ＲＩＥによって、半導体基板１００の表面から３０ｎｍ程度の深さまで、ヒ素ドープポリシリコン膜２１０を除去する。
【００６３】
なお、ヒ素ドープポリシリコン膜２１０にエッチングを行う際、ポリシリコン膜４１０の上部も同時にエッチングされるが、シリコン窒化（ＳｉＮ）膜２００をポリシリコン膜４１０によって保護することにより、第１の実施の形態と比較して、シリコン窒化（ＳｉＮ）膜２００がエッチングされることを抑制することができる。
【００６４】
これ以降、第１の実施の形態の図８〜図１１における工程と同一の工程を実行することにより、トレンチキャパシタ型ＤＲＡＭのメモリセルを製造する。図１５に、本実施の形態によるトレンチキャパシタ型ＤＲＡＭのメモリセル５００の構成を示す。なお、図１１に示された要素と同一のものには同一の符号を付して説明を省略する。
【００６５】
本実施の形態の場合、図１５に示すように、シリコン窒化（ＳｉＮ）膜２００を保護するためのポリシリコン膜４１０が、シリコン窒化（ＳｉＮ）膜２００の表面上に、表面ストラップ３４０とヒ素ドープポリシリコン２１０の界面より若干高い位置にまで形成されている。
【００６６】
このように本実施の形態によれば、表面ストラップ３４０と導電層を形成するヒ素ドープポリシリコン膜２１０との界面付近における孔１４０の内部表面に、カラー酸化膜１８０より膜厚が薄い不純物拡散防止膜であるシリコン窒化（ＳｉＮ）膜２００を形成する。
【００６７】
これにより、孔１４０内のヒ素ドープポリシリコン膜２１０から、ヒ素が半導体基板１００に拡散することを防止することができ、従ってゲート閾値電圧が低下することによって生じる短チャネル効果を抑制することができる。
【００６８】
（３）第３の実施の形態
図１６〜図１９に、本発明の第３の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１〜図５における工程は、第２の実施の形態と同一であるため、説明を省略する。
【００６９】
図１６に示すように、ＬＰＣＶＤによって、カラー酸化膜１８０、ヒ素ドープポリシリコン膜１９０及びシリコン窒化（ＳｉＮ）膜１２０の全面に、例えば２〜７ｎｍ程度のシリコン窒化（ＳｉＮ）膜２００を成膜した後、さらに、ボロン（Ｂ）がドーピングされたシリコン酸化膜であるＢＳＧ膜５１０を成膜する。
【００７０】
ＲＩＥによって、ＢＳＧ膜５１０及びシリコン窒化（ＳｉＮ）膜２００にエッチングを行うことにより、露出している孔１４０の内部表面に、不純物拡散防止膜となるシリコン窒化（ＳｉＮ）膜２００を形成し、さらに当該シリコン窒化（ＳｉＮ）膜２００を保護するためのＢＳＧ膜５１０を形成する。
【００７１】
なお、このシリコン窒化（ＳｉＮ）膜２００は、膜厚が２〜７ｎｍ程度の薄膜であるため、第１の実施の形態の図６に示す工程において、シリコン窒化（ＳｉＮ）膜２００にエッチングを行うと、シリコン窒化（ＳｉＮ）膜２００の先端部分が除去されるおそれがあるが、本実施の形態の場合、シリコン窒化（ＳｉＮ）膜２００を、ＢＳＧ膜５１０によって保護することにより、シリコン窒化（ＳｉＮ）膜２００にエッチングを行っても、シリコン窒化（ＳｉＮ）膜２００の先端部分が除去されることを抑制することができる。
【００７２】
図１７に示すように、ウエットエッチングによって、ＢＳＧ膜５１０を除去した後、カラー酸化膜１８０、ヒ素ドープポリシリコン膜１９０及びシリコン窒化（ＳｉＮ）膜１２０の全面に、ヒ素ドープポリシリコンを堆積して、２００ｎｍ程度のヒ素ドープポリシリコン膜２１０を形成し、図１８に示すように、ＲＩＥによって、半導体基板１００の表面から３０ｎｍ程度の深さまで、ヒ素ドープポリシリコン膜２１０を除去する。
【００７３】
これ以降、第１の実施の形態の図８〜図１１における工程と同一の工程を実行することにより、トレンチキャパシタ型ＤＲＡＭのメモリセルを製造する。図１９に、本実施の形態によるトレンチキャパシタ型ＤＲＡＭのメモリセル６００の構成を示すが、図１１に示す第１の実施の形態によるトレンチキャパシタ型ＤＲＡＭのメモリセル４００と同一の構成であるため、説明を省略する。
【００７４】
なお、本実施の形態によれば、第１の実施の形態と同様に、表面ストラップ３４０と導電層を形成するヒ素ドープポリシリコン膜２１０との界面付近における孔１４０の内部表面に、カラー酸化膜１８０より膜厚が薄い不純物拡散防止膜であるシリコン窒化（ＳｉＮ）膜２００を形成する。
【００７５】
これにより、孔１４０内のヒ素ドープポリシリコン膜２１０から、ヒ素が半導体基板１００に拡散することを防止することができ、従ってゲート閾値電圧が低下することによって生じる短チャネル効果を抑制することができる。
【００７６】
また、本実施の形態の場合、第２の実施の形態のように、シリコン窒化（ＳｉＮ）膜２００を保護するためのポリシリコン膜４１０が形成されていない分、表面ストラップ３４０とヒ素ドープポリシリコン膜２１０との界面の面積を、第２の実施の形態の場合より広くすることができる。従って、表面ストラップ３４０とヒ素ドープポリシリコン膜２１０との界面に生じる抵抗を、第２の実施の形態より低減することができる。
【００７７】
（４）第４の実施の形態
図２０〜図２６に、本発明の第４の実施の形態による半導体装置の製造方法を示す。なお、第１の実施の形態の図１における工程は、第４の実施の形態と同一であるため、説明を省略する。
【００７８】
図２０に示すように、ウエットエッチングによって、ＢＳＧ膜１３０を除去した後、ＬＰＣＶＤによって、半導体基板１００及びシリコン窒化（ＳｉＮ）膜１２０の全面に、１６ｎｍ程度のポリシリコン膜６１０と、１０ｎｍ程度のシリコン窒化（ＳｉＮ）膜６２０とを順次成膜する。続いて、孔１４０を埋め込むように、シリコン窒化（ＳｉＮ）膜６２０上にレジスト材を塗布することにより、レジスト膜６３０を形成する。
【００７９】
図２１に示すように、ＣＤＥ（Chemical Dry Etching）によって、レジスト膜６３０にエッチングを行うことにより、半導体基板１００の表面から１.３ｎｍ程度の深さまで、レジスト膜６３０を除去する。そして、ＣＤＥによって、シリコン窒化（ＳｉＮ）膜６２０にエッチングを行うことにより、露出したシリコン窒化（ＳｉＮ）膜６２０を除去する。
【００８０】
図２２に示すように、ウエットエッチングによって、孔１４０の下部に残存しているレジスト膜６３０を除去した後、露出しているポリシリコン膜６１０を９５０℃程度の高温炉内で酸化することにより、４５ｎｍ程度のシリコン酸化（ＳｉＯ２）膜６４０を形成する。
【００８１】
ウエットエッチングによって、孔１４０の下部に残存するシリコン窒化（ＳｉＮ）膜６２０を除去した後、さらにＣＤＥによって、シリコン窒化（ＳｉＮ）膜６２０を除去することによって露出したポリシリコン膜６１０を除去する。
【００８２】
図２３に示すように、孔１４０を埋め込むように、半導体基板１００及びシリコン酸化（ＳｉＯ２）膜６４０上にレジスト材を塗布することにより、レジスト膜６５０を形成する。ＣＤＥによって、レジスト膜６５０にエッチングを行うことにより、当該レジスト膜６５０を半導体基板１００の表面から６０ｎｍ程度除去する。
【００８３】
ウエットエッチングによって、露出したシリコン酸化（ＳｉＯ２）膜６４０を除去することにより、カラー酸化膜６６０を形成する。
【００８４】
図２４に示すように、ウエットエッチングによって、孔１４０内に残存するレジスト膜６５０を除去した後、ＬＰＣＶＤによって、孔１４０の内部表面、カラー酸化膜６６０の表面及びシリコン窒化（ＳｉＮ）膜１２０の全面に、５ｎｍ程度のＮＯ膜６７０を成膜し、さらにＮＯ膜６７０の全面に、ヒ素ドープポリシリコンを堆積して、２００ｎｍ程度のヒ素ドープポリシリコン膜６８０を形成する。
【００８５】
図２５に示すように、ＲＩＥによって、ヒ素ドープポリシリコン膜６８０にエッチングを行うことにより、ヒ素ドープポリシリコン膜６８０を半導体基板１００の表面から３０ｎｍ程度の深さまで除去した後、ウエットエッチングによって、シリコン窒化（ＳｉＮ）膜１２０の表面に形成されているＮＯ膜６７０を除去する。
【００８６】
これ以降、第１の実施の形態の図８〜図１１における工程と同一の工程を実行することにより、トレンチキャパシタ型ＤＲＡＭのメモリセルを製造する。
【００８７】
このように本実施の形態によれば、孔１４０の内部表面の全面にＮＯ膜６７０を形成することにより、キャパシタ絶縁膜と不純物拡散防止膜を同時に形成することができ、第１ないし第３の実施の形態のように、キャパシタ絶縁膜と不純物拡散防止膜とを別個に形成する必要がない分、工程数を低減することができる。
【００８８】
また、第１ないし第３の実施の形態のように、ヒ素ドープポリシリコンを３回に分けて孔１４０に埋め込むと、各ヒ素ドープポリシリコン膜１６０、１９０及び２１０の間に、自然酸化膜が形成されるが、本実施の形態のように、ヒ素ドープポリシリコンを一度に孔１４０に埋め込んで、ヒ素ドープポリシリコン膜６８０を形成すれば、自然酸化膜が形成されることがなく、また、第１ないし第３の実施の形態より工程数を低減することができる。
【００８９】
図２６に、本実施の形態によるトレンチキャパシタ型ＤＲＡＭのメモリセル７００の構成を示す。なお、図１１に示された要素と同一のものには同一の符号を付して説明を省略する。この図２６に示すように、トレンチキャパシタ型ＤＲＡＭのメモリセル７００は、キャパシタ絶縁膜と不純物拡散防止膜とが同一のＮＯ膜６７０によって形成されている。
【００９０】
このように本実施の形態によれば、表面ストラップ３４０と導電層を形成するヒ素ドープポリシリコン膜２１０との界面付近における孔１４０の内部表面に、カラー酸化膜１８０より膜厚が薄い不純物拡散防止膜であるシリコン窒化（ＳｉＮ）膜２００を形成する。
【００９１】
これにより、孔１４０内のヒ素ドープポリシリコン膜２１０から、ヒ素が半導体基板１００に拡散することを防止することができ、従ってゲート閾値電圧が低下することによって生じる短チャネル効果を抑制することができる。
【００９２】
また、表面ストラップ３４０とヒ素ドープポリシリコン膜２１０との界面付近に、シリコン窒化（ＳｉＮ）膜２００より膜厚が厚いカラー酸化膜１８０を形成する場合と比較して、表面ストラップ３４０とヒ素ドープポリシリコン膜２１０との界面の面積を広くすることができ、従って表面ストラップ３４０とヒ素ドープポリシリコン膜２１０との界面に生じる抵抗を低減することができる。
【００９３】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、不純物拡散防止膜としては、シリコン窒化（ＳｉＮ）膜、又はシリコン酸化（ＳｉＯ２）膜、又はアルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）ストロンチウム（Ｓｒ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）などを主成分とする酸化膜、又はこれらを組み合わせて積層することにより形成される積層膜を使用することが可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１０】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１１】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１２】本発明の第２の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１６】本発明の第３の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１９】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２０】本発明の第４の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２１】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【符号の説明】
【００９５】
１００  半導体基板
１４０  孔
１５０、６７０  ＮＯ膜
１６０、１９０、２１０、６８０  ヒ素ドープポリシリコン膜
１８０、６６０  カラー酸化膜
２００  シリコン窒化膜
２５０  ＳＴＩ膜
２７０  リンドープポリシリコン膜
２９０  ソース領域
３００  ドレイン領域
３４０  表面ストラップ
４００、５００、６００、７００  メモリセル
４１０  ポリシリコン膜
５１０  ＢＳＧ膜
【図１】
2006114835.tif 000003
【図２】
2006114835.tif 000004
【図３】
2006114835.tif 000005
【図４】
2006114835.tif 000006
【図５】
2006114835.tif 000007
【図６】
2006114835.tif 000008
【図７】
2006114835.tif 000009
【図８】
2006114835.tif 000010
【図９】
2006114835.tif 000011
【図１０】
2006114835.tif 000012
【図１１】
2006114835.tif 000013
【図１２】
2006114835.tif 000014
【図１３】
2006114835.tif 000015
【図１４】
2006114835.tif 000016
【図１５】
2006114835.tif 000017
【図１６】
2006114835.tif 000018
【図１７】
2006114835.tif 000019
【図１８】
2006114835.tif 000020
【図１９】
2006114835.tif 000021
【図２０】
2006114835.tif 000022
【図２１】
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【図２２】
2006114835.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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