(57)【要約】【課題】この発明は、記憶手段が高価で回路規模が大きくなるという課題を解決しようとするものである。【解決手段】この発明は、表示フレームをｍ個のサブフレームに分割する分割手段と、該分割手段でｍ個の分割したサブフレームを前記ｎ個の分割したサブフレームに組み合せる組み合せ手段１１とを有し、前記並列化して出力するサブフレームは、前記ｍ、ｎに関わらず（ｍ≠ｎまたはｍ＝ｎ）、同じ表示フレームを分割してなるｎ個のサブフレームの組み合せであるものである。【選択図】  図１
2006243144.tif 000002
【特許請求の範囲】
【請求項１】
表示フレームをｍ（２以上の整数）個のサブフレームに分割し、このｍ個のサブフレームをｎ（２以上の整数）個のサブフレーム毎に並列化して出力するデータ制御回路であって、
表示フレームをｍ個のサブフレームに分割する分割手段と、
前記分割手段でｍ個に分割したサブフレームを、前記ｎ個に分割したサブフレームに組み合せる組み合せ手段とを有し、
前記並列化して出力するサブフレームは、前記ｍ、ｎに関わらず（ｍ≠ｎまたはｍ＝ｎ）、同じ表示フレームを分割してなるｎ個のサブフレームの組み合せであることを特徴とするデータ制御回路。
【請求項２】
請求項１に記載のデータ制御回路において、
前記分割手段は、１表示フレーム毎にｎ個のサブフレームの組み合せを変更する変更手段を有し、
前記変更手段はｎ個のサブフレームの順序を示す手段を有し、前記サブフレームの順序に従って前記並列化して出力するサブフレームを選択し、前記サブフレームの順序の最後では続いて前記サブフレームの順序の先頭へ戻って前記サブフレームの順序を環状に繰り返し、それぞれ前記表示フレームから分割された前記サブフレームを使用して前記順序を維持して前記サブフレームの組み合せを作成することを特徴とするデータ制御回路。
【請求項３】
請求項１または２に記載のデータ制御回路において、
表示フレームの画像データを処理する画像処理手段を複数有し、
前記複数の画像処理手段は前記表示フレームを分割したサブフレーム毎に用い、前記複数の画像処理手段の出力データはそれぞれサブフレームの画素データであってサブフレーム毎に並列に処理することを特徴とするデータ制御回路。
【請求項４】
請求項１〜３のいずれか一つに記載のデータ制御回路において、
前記表示フレームは複数の走査線のデータからなり、前記走査線のデータは複数の画素データからなり、
前記分割手段により分割されたｍ個のサブフレームの画素データを記憶する複数の記憶手段をサブフレーム毎に有し、
前記記憶手段の入出力を制御する入出力制御手段を有し、
前記入出力制御手段は、前記分割手段により分割された各サブフレームの画素データを前記記憶手段へ記憶する動作と前記記憶手段から出力する動作とを前記表示フレームの走査線毎に制御することを特徴とするデータ制御回路。
【請求項５】
入力信号に従い光源からの光を変調する光変調素子と、この光変調素子で変調した光を偏向する光偏向素子とを有し、画像の時分割表示を行う表示装置において、
前記光変調素子の表示を制御する表示制御回路を有し、
前記表示制御回路は、複数の画像データを並列に入力して各画像データを順次に前記光変調素子へ出力する手段であり、請求項１〜４のいずれか一つに記載のデータ制御回路を使用して前記光偏向素子による各偏向位置に対応した各サブフレームを前記光変調素子で表示することで時分割表示を行うことを特徴とする表示装置。
【請求項６】
請求項５に記載の表示装置において、
前記光偏向素子にホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用したことを特長とする表示装置。
【請求項７】
走査線数Ｍ（Ｍ≧１）を有する入力画像の各画素データを処理して走査線数Ｎ（Ｎ≧１）を有する出力画像の各画素データを生成し、前記出力画像の１フレームは少なくとも複数のサブフレームに分解し、該サブフレーム毎に前記出力画像の画素データを出力する画像処理装置において、
前記複数のサブフレームは、それぞれ、前記出力画像のうちの走査線数ｉ（ｉ≧１）置きの画素からなり、該複数のサブフレーム毎に前記出力画像の画素データを同時に生成する複数の画像処理部と、該複数の画像処理部のそれぞれに対応する前記入力画像の画素データを入力する画像入力手段とを備えたことを特徴とする画像処理装置。
【請求項８】
請求項１に記載の画像処理装置において、
前記複数のサブフレームは、それぞれ、前記出力画像データのうちの走査線数ｉ（ｉ≧１）置きで且つ各走査線につき画素数ｊ（ｊ≧１）置きの画素からなることを特徴とする画像処理装置。
【請求項９】
請求項７または８に記載の画像処理装置において、
前記画像入力手段は、
入力画像データを記憶する、少なくともそれぞれ独立した書き込みと読み出しの制御が可能な複数の記憶手段からなる第1の記憶手段と、
前記複数の画像処理部それぞれに対応する前記入力画素データを選択して前記第1の記憶手段へ書き込みを行う機能を持つ書込制御部と、
前記複数の記憶手段と前記複数の画像処理部を選択して前記複数の画像処理部に対応する入力画素データを出力する機能をもつ出力制御部とを有することを特徴とする画像処理装置。
【請求項１０】
請求項９記載の画像処理装置において、
前記各記憶手段へ書きこむ入力画素データは、少なくとも入力画像の1走査線の入力画素データであることを特徴とする画像処理装置。
【請求項１１】
請求項9または１０に記載の画像処理装置において、
前記書込制御部は、前記第１の記憶手段に対する書込み制御では、前記画像処理部でサブフレームの１走査線の画像データを生成する毎に、かつ、前記各記憶手段毎に順次に更新を行い、書込み時に前記画像処理装置が処理を行うために必要な、新しく前記第１の記憶手段に書き込むべき入力画像の走査線の本数を指定することで、該指定された本数の更新を行うことを特徴とする画像処理装置。
【請求項１２】
請求項１１に記載の画像処理装置において、
前記出力制御部は、前記第１の記憶手段から前記画像処理部への、それぞれ対応した入力画像の走査線の入力制御では、前記画像処理部が入力画像の１本の走査線から処理を行う場合には、該処理の必要な走査線を記憶する前記第１の記憶手段を指定し、前記画像処理部が入力画像のｋ本（ｋ＞１)の走査線を必要とする場合には該当する走査線を記憶する前記複数の記憶手段の少なくとも一つを指定することを特徴とする画像処理装置。
【請求項１３】
請求項９〜１２のいずれか一つに記載の画像処理装置において、入力画像の解像度を検出する解像度検出部を有し、前記書込制御部及び前記出力制御部の少なくとも一方の制御または両方の制御方法を予めルックアップテーブルに、少なくとも前記解像度検出手段が検出した解像度に対応して保持し、前記解像度検出手段が検出した解像度に対応した前記ルックアップテーブルを使用して前記書込制御部及び前記出力制御部の一方または両方を制御することを特徴とする画像処理装置。
【請求項１４】
請求項７〜１３のいずれか一つに記載の画像処理装置において、
前記入力画像データの少なくとも１フレーム分以上の記憶容量を持つ第２の記憶手段を有し、前記入力画像データを一度前記第２の記憶手段に記憶し、該第２の記憶手段２から前記画像入力手段へ前記入力画像データを入力することを特徴とする画像処理装置。
【請求項１５】
請求項７〜１４のいずれか一つに記載の画像処理装置と、該画像処理装置からの画像信号により、入射した光の反射量または透過量を変調する光変調素子と、この光変調素子に光を照射するための光源および光学系と、前記光変調素子で変調された光を偏向する光偏向素子とを備え、前記偏向素子により偏向された位置に対応するサブフレームを前記光変調素子により時分割表示することで、画像表示を行うことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示フレームをｍ個のサブフレームに分割して該ｍ個のサブフレームをｎ個のサブフレーム毎に並列化して出力するデータ制御回路、画像データを処理する画像処理装置及び表示装置に関する。
【背景技術】
【０００２】
光偏向素子と光変調素子を使用して、時分割で光変調素子の画素数以上の表示を行う表示方法（以下、ピクセルシフトという）を行うためには、時分割表示を行うサブフレームを生成するための画素配列・調整を行うためにフレームバッファが必要である。  
特許文献１には、表示用液晶パネルにデータを入力するためにフレームメモリが設けられ、データを順次に切り替えるタイミングと同期して、偏光方向制御用液晶パネルと水晶板の組み合せにより光変調素子による変調光を偏向して表示フレームのシフトを行い高精細化を実現した表示装置が記載されている。  
特許文献２には、入力画像データを記憶するフレームバッファ（ピクセルシフト用フレームバッファではない）について、入力時に複数のラインバッファを使用して必要なメモリ容量を削減する方法について記載されている。
【０００３】
特許文献３には、入力画像の複数走査線分のデータを画像処理部へ入力することで、並列に画像処理を行う方法が記載されている。  
この方法では、１フレームの画像データを複数のサブフレームに分割して時分割表示を行う駆動方法において、１フレームの画像データを、出力画像の同じ走査線上の画素からなる各サブフレームへ分割する時には各サブフレーム毎に並列に画像処理を行っているが、１フレームの画像データを、出力画像の異なる走査線上の画素を含むサブフレームへ分割する時には、特に出力画像の異なる走査線上の画素を並列に処理することができない。
【０００４】
このため、出力画像の異なる走査線上の画素を含むサブフレームの処理には、各サブフレームの処理結果を一時記憶する記憶手段を使用して、各サブフレームのタイミングを調整する必要がある。このサブフレームを記憶するための記憶手段は、出力画像１枚以上の容量になるため、部品コストを増加させることとなる。従来技術では、これらの点について、解決策を与えていない。
【０００５】
【特許文献１】特許第０２９３９８２６号公報
【特許文献２】特開２００１−１０９４４２
【特許文献３】特開２００４―１８４４５７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献２記載の方法は、入力された画像データを順次にラインバッファに書き込む工程と、画像データをラインバッファに書き込んだらラインバッファから読み出す工程とを交互に繰り返すことで入力画像をそのまま表示する際には、１画面の入力画像データを記憶することなく、表示を行うことができるが、ピクセルシフトを実現するためには、サブフレームの配列用に記憶手段が必要であり、この問題について、解決方法を提供するものではない。
【０００７】
時分割表示を行う表示装置では、１画像を形成する１フレームを時分割で表示するための各サブフレームについて、従来は各サブフレームを記憶する記憶手段が必要であった。  
書き込みと読み出しを非同期に行うことができる専用の記憶手段（例えばＦＩＦＯメモリ、マルチポートＶＲＡＭなど）を使用すれば、記憶容量はサブフレームの容量と同じでよいが、上記専用の記憶手段は、高価で、特にマルチポートＶＲＡＭは各社の規格が一定しておらず、制御回路の回路規模が大きくなる問題があった。汎用のＳＤＲＡＭなどの安価な記憶手段を使用することで記憶手段のコストは低減可能であるが、この場合、記憶容量はサブフレームの容量の２倍（書き込みと読み出しを交互に行うため）必要で、しかも記憶手段の制御が煩雑で、回路規模も増大するという問題があった。
【０００８】
本発明の目的は、記憶手段を削減して低コスト化を行うことができるデータ制御回路を提供することにある。  
本発明の他の目的は、画質の劣化を防ぐことができるデータ制御回路を提供することにある。  
本発明の他の目的は、各画像処理手段の処理速度を低下させることができ、部品コストの低減を実現することができるデータ制御回路を提供することにある。
【０００９】
本発明の他の目的は、記憶素子の容量を低減することができ、部品コストの低減を行うことができるデータ制御回路を提供することにある。  
本発明の他の目的は、構成部品のコストを低減することができ、低コストで高精細表示を実現することができる表示装置を提供することにある。  
本発明の他の目的は、偏向量の制御が容易な光偏向素子を実現できる表示装置を提供することにある。
【００１０】
本発明の他の目的は、サブフレーム用の記憶素子を削減することができ、部品コストを低減することができる画像処理装置を提供することにある。  
本発明の他の目的は、制御に必要な信号線数を低減することができ、容易に走査線情報の更新、制御を実現することができる画像処理装置を提供することにある。  
本発明の他の目的は、制御に必要な信号線数を低減することができ、容易に処理に必要な走査線情報の読み出しを実現することができる画像処理装置を提供することにある。
【００１１】
本発明の他の目的は、記憶手段の書込み、読み出し制御を容易に実現することができる画像処理装置を提供することにある。  
本発明の他の目的は、画像入力手段の画像入力と画像処理を非同期で行うことができる画像処理装置を提供することにある。  
本発明の他の目的は、サブフレーム用の記憶素子容量を低減することができ、部品コストを低減することができる表示装置を提供することにある。  
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に係る発明は、表示フレームをｍ（２以上の整数）個のサブフレームに分割し、このｍ個のサブフレームをｎ（２以上の整数）個のサブフレーム毎に並列化して出力するデータ制御回路であって、表示フレームをｍ個のサブフレームに分割する分割手段と、前記分割手段でｍ個に分割したサブフレームを、前記ｎ個に分割したサブフレームに組み合せる組み合せ手段とを有し、前記並列化して出力するサブフレームは、前記ｍ、ｎに関わらず（ｍ≠ｎまたはｍ＝ｎ）、同じ表示フレームを分割してなるｎ個のサブフレームの組み合せであるものである。
【００１３】
請求項２に係る発明は、請求項１に記載のデータ制御回路において、前記分割手段は、１表示フレーム毎にｎ個のサブフレームの組み合せを変更する変更手段を有し、前記変更手段はｎ個のサブフレームの順序を示す手段を有し、前記サブフレームの順序に従って前記並列化して出力するサブフレームを選択し、前記サブフレームの順序の最後では続いて前記サブフレームの順序の先頭へ戻って前記サブフレームの順序を環状に繰り返し、それぞれ前記表示フレームから分割された前記サブフレームを使用して前記順序を維持して前記サブフレームの組み合せを作成するものである。
【００１４】
請求項３に係る発明は、請求項１または２に記載のデータ制御回路において、表示フレームの画像データを処理する画像処理手段を複数有し、前記複数の画像処理手段は前記表示フレームを分割したサブフレーム毎に用い、前記複数の画像処理手段の出力データはそれぞれサブフレームの画素データであってサブフレーム毎に並列に処理するものである。
【００１５】
請求項４に係る発明は、請求項１〜３のいずれか一つに記載のデータ制御回路において、前記表示フレームは複数の走査線のデータからなり、前記走査線のデータは複数の画素データからなり、前記分割手段により分割されたｍ個のサブフレームの画素データを記憶する複数の記憶手段をサブフレーム毎に有し、前記記憶手段の入出力を制御する入出力制御手段を有し、前記入出力制御手段は、前記分割手段により分割された各サブフレームの画素データを前記記憶手段へ記憶する動作と前記記憶手段から出力する動作とを前記表示フレームの走査線毎に制御するものである。
【００１６】
請求項５に係る発明は、入力信号に従い光源からの光を変調する光変調素子と、この光変調素子で変調した光を偏向する光偏向素子とを有し、画像の時分割表示を行う表示装置において、前記光変調素子の表示を制御する表示制御回路を有し、前記表示制御回路は、複数の画像データを並列に入力して各画像データを順次に前記光変調素子へ出力する手段であり、請求項１〜４のいずれか一つに記載のデータ制御回路を使用して前記光偏向素子による各偏向位置に対応した各サブフレームを前記光変調素子で表示することで時分割表示を行うものである。
【００１７】
請求項６に係る発明は、請求項５に記載の表示装置において、前記光偏向素子にホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用したものである。
【００１８】
請求項７に係る発明は、走査線数Ｍ（Ｍ≧１）を有する入力画像の各画素データを処理して走査線数Ｎ（Ｎ≧１）を有する出力画像の各画素データを生成し、前記出力画像の１フレームは少なくとも複数のサブフレームに分解し、該サブフレーム毎に前記出力画像の画素データを出力する画像処理装置において、前記複数のサブフレームは、それぞれ、前記出力画像のうちの走査線数ｉ（ｉ≧１）置きの画素からなり、該複数のサブフレーム毎に前記出力画像の画素データを同時に生成する複数の画像処理部と、該複数の画像処理部のそれぞれに対応する前記入力画像の画素データを入力する画像入力手段とを備えたものである。
【００１９】
請求項８に係る発明は、請求項１に記載の画像処理装置において、前記複数のサブフレームは、それぞれ、前記出力画像データのうちの走査線数ｉ（ｉ≧１）置きで且つ各走査線につき画素数ｊ（ｊ≧１）置きの画素からなるものである。
【００２０】
請求項９に係る発明は、請求項７または８に記載の画像処理装置において、前記画像入力手段は、入力画像データを記憶する、少なくともそれぞれ独立した書き込みと読み出しの制御が可能な複数の記憶手段からなる第1の記憶手段と、前記複数の画像処理部それぞれに対応する前記入力画素データを選択して前記第1の記憶手段へ書き込みを行う機能を持つ書込制御部と、前記複数の記憶手段と前記複数の画像処理部を選択して前記複数の画像処理部に対応する入力画素データを出力する機能をもつ出力制御部とを有するものである。
【００２１】
請求項１０に係る発明は、請求項９記載の画像処理装置において、前記各記憶手段へ書きこむ入力画素データは、少なくとも入力画像の1走査線の入力画素データであるものである。
【００２２】
請求項１１に係る発明は、請求項9または１０に記載の画像処理装置において、前記書込制御部は、前記第１の記憶手段に対する書込み制御では、前記画像処理部でサブフレームの１走査線の画像データを生成する毎に、かつ、前記各記憶手段毎に順次に更新を行い、書込み時に前記画像処理装置が処理を行うために必要な、新しく前記第１の記憶手段に書き込むべき入力画像の走査線の本数を指定することで、該指定された本数の更新を行うものである。
【００２３】
請求項１２に係る発明は、請求項１１に記載の画像処理装置において、前記出力制御部は、前記第１の記憶手段から前記画像処理部への、それぞれ対応した入力画像の走査線の入力制御では、前記画像処理部が入力画像の１本の走査線から処理を行う場合には、該処理の必要な走査線を記憶する前記第１の記憶手段を指定し、前記画像処理部が入力画像のｋ本（ｋ＞１)の走査線を必要とする場合には該当する走査線を記憶する前記複数の記憶手段の少なくとも一つを指定するものである。
【００２４】
請求項１３に係る発明は、請求項９〜１２いずれか一つに記載の画像処理装置において、入力画像の解像度を検出する解像度検出部を有し、前記書込制御部及び前記出力制御部の少なくとも一方の制御または両方の制御方法を予めルックアップテーブルに、少なくとも前記解像度検出手段が検出した解像度に対応して保持し、前記解像度検出手段が検出した解像度に対応した前記ルックアップテーブルを使用して前記書込制御部及び前記出力制御部の一方または両方を制御するものである。
【００２５】
請求項1４に係る発明は、請求項７〜１３のいずれか一つに記載の画像処理装置において、前記入力画像データの少なくとも１フレーム分以上の記憶容量を持つ第２の記憶手段を有し、前記入力画像データを一度前記第２の記憶手段に記憶し、該第２の記憶手段２から前記画像入力手段へ前記入力画像データを入力するものである。
【００２６】
請求項1５に係る発明は、請求項７〜１４のいずれか一つに記載の画像処理装置と、該画像処理装置からの画像信号により、入射した光の反射量または透過量を変調する光変調素子と、この光変調素子に光を照射するための光源および光学系と、前記光変調素子で変調された光を偏向する光偏向素子とを備え、前記偏向素子により偏向された位置に対応するサブフレームを前記光変調素子により時分割表示することで、画像表示を行うものである。
【発明の効果】
【００２７】
本発明によれば、並列化して出力される複数のサブフレームを同じ表示フレームを分割してなるサブフレームの組み合せとすることで、異なるフレームからなるサブフレーム同士の組み合せは使用しない。これにより、異なるフレームからなるサブフレームを同時に使用するために少なくとも１表示フレームの期間保持するために必要であった記憶手段を削減することができ、部品コストの低減を実現することができる。
【００２８】
本発明によれば、サブフレームの組み合せを1表示サブフレーム毎に変更し、順次にサブフレームを選択して切り替えることで、サブフレームの出力の順番は変化が無く、異なるフレームのサブフレームを使用してもサブフレームの順序は維持して出力するため、画像の欠落感の無い表示を実現することができる。  
本発明によれば、画像処理手段によりサブフレーム毎に並列に画像処理を行うことで各画像処理手段の処理速度を低下させることができ、部品コストの低減を実現することができる。
【００２９】
本発明によれば、表示フレームの走査線の切り替わりを元に、１走査線毎にサブフレームの画素データを記憶し、同じく表示フレームの走査線の切り替わりをもとにサブフレームの画素データを組み合せ手段へ出力することで、連続した表示フレームの入力データに対応でき、表示フレームをサブフレームに分割する分割手段で使用する記憶手段の容量を削減することができ、部品コストを低減することができる。
【００３０】
本発明によれば、サブフレームに分割する際の記憶手段の記憶容量を低減することができて部品コストを低減することができ、高精細表示の表示装置を安価に実現できる。  
本発明によれば、光偏向素子にホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用することで、液晶により動作音のない光偏向素子を実現することができ、光偏向素子の偏向量の制御が可能となり、光偏向量の制御の容易さを実現することで良好な高解像度表示を実現することができる。
【００３１】
本発明によれば、従来必要であったサブフレーム用の記憶素子を削減することができ、記憶素子の部品コストおよび記憶素子を制御するための回路を削減することができ、コストの低減を実現できる。  
本発明によれば、同時に複数の入力画像走査線を使用した画像処理が可能となり、表示のためのタイミング調整に必要であったサブフレーム用の記憶素子の容量を低減することができ、部品コストを低減することができる。
【００３２】
本発明によれば、記憶手段が記憶する入力画素データを少なくとも入力画像の走査線とすることで入力画像の走査線単位の画像処理が可能となり、生成されるサブフレームもサブフレームの走査線単位の生成が可能となる。これにより従来必要であったサブフレーム用の記憶素子を削減することができ、記憶素子の部品コストおよび記憶素子を制御するための回路を削減することができ、コストの低減を実現できる。
【００３３】
本発明によれば、記憶手段への書込みの制御では、更新する入力画像データの走査線の数を指定して順次に記憶手段を更新することで、更新する入力画像データの走査線を指定するための信号のビット数を低減することができ、回路規模の縮小による低コスト化と容易な制御方法を実現できる。  
本発明によれば、記憶手段からの読出しの制御では、画像処理部が必要とする１つの入力画像の走査線を記憶する記憶手段を指定することにより、画像処理部が必要とする複数の走査線を特定することで、読み出しに指定する信号のビット数を低減することができ、回路規模の縮小による低コスト化と容易な制御を実現できる。
【００３４】
本発明によれば、解像度毎に画像処理を並列に行うために必要な記憶手段の入出力を制御する制御方法を予めルックアップテーブルに記憶させ、入力画像の解像度に対応するルックアップテーブルから読み出した制御方法に従って、該記憶手段の入出力を制御することができるので、解像度によって逐次制御方法を演算する場合に比べて制御に必要な回路規模を縮小でき、部品コストを低減することができる。
【００３５】
本発明によれば、入力画像データを記憶手段に記憶し、これを読み出して後段の画像入力手段の画像入力や画像処理を行うことで、主に入力画像の入力と、画像処理を非同期で行うことができる。これにより、入力画像データの周波数とは別に画像処理以降の工程に依存した処理速度で処理を実行することができ、必要な処理速度に見合った部品を選択・使用することができ、部品コストの低減を行うことができる。また、記憶手段からの出力には、入力画像とは別の制御信号を用いることができ、特にクロック信号はジッタを含まない信号を別途準備することで、画像処理を安定に行うことができる。  
本発明によれば、時分割表示を行うためのサブフレームに使用する記憶素子の容量を低減することができ、低コストで提供することができる。
【発明を実施するための最良の形態】
【００３６】
本発明の実施形態１は、ピクセルシフトのために必要なサブフレームの組み合せ方式により、従来必要であったサブフレームの組み合せを作るためのサブフレーム用のバッファを低減または不要とすることで、回路規模の縮小と、使用部品点数の削減による低コスト化を実現した。特に、１つの光変調素子を使用して１フレームを構成する各表示色（赤・青・緑）毎にサブフレームを並列化して入力し、各サブフレーム毎に順次表示を行うことでカラー表示を実現するフィールドシーケンシャル法を行う光変調素子の表示制御回路を使用して、ピクセルシフトのために必要なサブフレームの構成を行う際には、従来、サブフレームの組み合せを作成するためにサブフレーム用のフレームバッファが必要であった。
【００３７】
このサブフレームの組み合せを作るためのサブフレームバッファの容量を低減、またはを不要とすることで、回路規模の縮小と、使用部品点数の削減による低コスト化を実現している。このフィールドシーケンシャル法については、本発明を適用することで、フィールドシーケンシャル法に対応した光変調素子の表示を制御する表示制御回路（汎用品）をそのまま使用することができ、新たにピクセルシフトに対応した表示制御回路を開発することなく、ピクセルシフトを実現できることから、開発コスト等、大幅な削減が実現できる。
【００３８】
以下に本発明の実施形態１を具体的に説明する。以下、特に断りが無い限り、表示フレームは複数の走査線で構成され、また走査線は複数の画素で構成されているものとする。  
図１及び図２は本実施形態１のデータ制御回路を有する表示装置を示す。入力された１表示フレームは、ピクセルシフトを表示するためのサブフレームに分割される。表示フレームから各サブフレームを構成するために必要な画素データが入力され、この入力された画素データから組み合せ手段１１にて、必要な各サブフレームの画素データの組み合せを作成することで、画素データを分割し、並列化して出力するためのサブフレーム用のバッファを低減または削減する。
【００３９】
図１は表示フレーム用のフレームバッファ１２を使用した場合のデータ制御回路を有する表示装置の例を示す。フレームバッファ１２は、入力された表示フレーム（の画像データ）を記憶し、続いてこの表示フレームを使用する部分について必要に応じて表示フレームの走査線や走査線上の画素のデータを出力する。各サブフレームを構成する画素のデータは、サブフレーム内の表示順序に従って組み合せ手段１１にそれぞれ個別の入力端子から入力される。このデータ制御回路は、１つの表示フレームを例えば４個のサブフレーム１〜４に分割する。
【００４０】
フレームバッファ１２から出力された各サブフレーム１〜４（の画像データ）は、組み合せ回路１１で、組み合せ回路１１の出力を使用する後段に対応した出力数で並列に出力される。ここで、組み合せ手段１１の後段に設けられた光変調素子表示制御部１３は、組み合せ手段１１からの３個のサブフレームを入力するフィールドシーケンシャルに対応した光変調素子１４の表示制御を行い、光変調素子１４は光変調素子表示制御部１４の出力により表示を行う。詳細な画素の構成については後述する。
【００４１】
図２は、表示フレームは走査線を順に（上から下へ）出力し、走査線内は１画素毎に画素データが出力される場合についてのデータ制御回路を有する表示装置の例を示す。分割手段１５は、入力された表示フレームの各画素のデータを順次に各サブフレームの画素データに分割する。記憶手段は各サブフレーム毎に専用にラインバッファ１６〜２３を使用する。ラインバッファ１６〜２３はそれぞれ少なくとも表示フレームの１走査線から分割されるサブフレームの画素を記憶する容量をもつバッファであり、ラインバッファ１６、１８、２０、２２とラインバッファ１７、１９、２１、２３はサブフレーム毎に交互に書込みと読み出しを行う。
【００４２】
組み合せ手段１１は、各サブフレームの画素データがラインバッファ１６、１８、２０、２２またはラインバッファ１７、１９、２１、２３から入力され、後段の光変調素子表示制御部１３に必要なサブフレームを組み合せて出力するための画素データの選択を行う。光変調素子表示制御部１３は、３つのサブフレームの画素データを並列に入力し、１つのサブフレーム毎に画素データを順次に光変調素子１４に出力するための光変調素子１４の表示制御を行う。光変調素子１４は、光変調素子表示制御部１３から１サブフレーム毎に入力された画素データに従い、表示を行う。使用する光変調素子１４は、例えば自発光型、入射した光を反射するもの、または透過光を変調するものを使用することができる。
【００４３】
入力された表示フレームは、複数のサブフレームに分割することでピクセルシフトを行うための各サブフレームに逐次に分割される。この分割の内容は後述する。分割された各サブフレームは、光変調素子１４に表示を行うためのタイミングを調整するために、例えば、ラインバッファ１６、１８、２０、２２に書き込まれる。
【００４４】
このとき、既に述べたとおり、ラインバッファ１７、１９、２１、２３には少なくとも１走査線前の画像データが書き込まれ、同時に出力される各サブフレームに対応する画像データ毎に組み合せ手段１１で選択されて光変調素子１４の表示を制御する光変調素子表示制御部１３へ必要な組み合せで並列に入力される。光変調素子表示制御部１３では、組み合せ手段１１から並列に入力される画像信号を受けて順次にサブフレームの画像データを光変調素子１４へ出力する。
【００４５】
図３は本実施形態１の画素単位での表示状態を示す。図示しない光偏向素子は光変調素子１４からの光を各サブフレームに対応した位置に偏向して投射レンズを介してスクリーンへ投射し、各サブフレーム毎の画像１〜画素４を画素１→画素２→画素３→画素４→画素１・・・というように順次に光偏向素子によリ光変調素子１４からの反射光または透過光を偏向し、その偏向した位置に対応した画像を表示することにより時分割で光変調素子１４の画素数以上の画像を表示する。ここに、画素１はサブフレーム１、画素２はサブフレーム２、画素３はサブフレーム３、画素４はサブフレーム４にそれぞれ帰属する。
【００４６】
次に、画像全体でのピクセルシフトの画素とサブフレームの画素の関係を説明する。図４に示すように、入力画像００〜７７は、入力画素００がサブフレーム１、入力画素０１がサブフレーム２、入力画素１１がサブフレーム３、入力画素１０がサブフレーム４へそれぞれ分割され、同様に入力画素０２、０４、０６、２０、２２・・・６６がサブフレーム１、入力画素０３、０５、０７、２１、２３、６７がサブフレーム２、入力画素１３、１５、１７、３１、３３・・・７７がサブフレーム３、入力画素１２、１４、１６、３０、３２、７６がサブフレーム４へそれぞれ分割され入力画像する。
【００４７】
ピクセルシフトへの分解方法として、ここでは入力画像を直接分解する方法を用いている。入力画素は走査線が偶数番目か奇数番目か、走査線内の偶数番目か奇数番目かにより、各サブフレーム１〜４へ順次に振り分けられる。  
図５は上記分割手段１５の構成を示す。サブフレーム分割制御部２４は、入力された画素データについて、該画素データに同期して入力される垂直同期信号、水平同期信号、クロック信号等により、表示フレームの走査線本数、走査線上の画素の位置を計数する。サブフレーム分割制御部２４は、その計数の結果により、デマルチプレクサ（ＤＥＭＵＸ）２５〜２７の出力先を切り替えるセレクト信号Sel１、Sel２、Sel３を切り替える。デマルチプレクサ２５〜２７は、入力された画素データをサブフレーム分割制御部２４からのセレクト信号Sel１、Sel２、Sel３により切り替えて複数のサブフレーム１〜４に分類する。仮にデマルチプレクサ２５〜２７がそれぞれセレクト信号Sel１、Sel２、Sel３＝Ｈで入力画素データを出力端子Ｙ１から出力すると仮定すると、各セレクト信号Sel1〜３と各サブフレーム１〜４の画素データとは図６に示す関係になる。
【００４８】
サブフレーム分割制御部２４は、垂直同期信号によるリセットで水平同期信号を計数して走査線を計数し、水平同期信号によるリセットで上記クロック信号を計数して画素を計数することにより、入力画像上の入力画素の位置を特定し、これに対応してセレクト信号Sel１、Sel２、Sel３の切り替えを行う。
【００４９】
図７はピクセルシフトに分解した画像の出力状態を示す。図７では、入力画像の走査線ｙ本目上のピクセルシフトｘ＝１〜４の画像をPSｘ-ｙとして示す。元画像は、走査線1本毎に順次に入力されるので、入力された画像を記憶手段なしに各サブフレームに振り分けを行うと、図７に示す順序に振り分けられる。もちろん、簡便のため、例えばＰＳ１−１、ＰＳ２−１を詳細に見ると、画素毎に交互に出力されるが、ここでは出力される１かたまりとして表記した。図７中の１走査線時間は、入力画像の１走査線分の画素を出力する時間であり、例としてはＱＸＧＡ(解像度2048×1536、フレーム周波数60Hz)では95.34KHz(ＶＥＳＡ)になる。
【００５０】
本実施形態１では、各サブフレーム毎に２走査線分の容量をもつ記憶手段（以下記憶手段１、記憶手段２という）を使用することで、図７に示すようにＰＳ１−１、ＰＳ２−１、ＰＳ３−２、ＰＳ４−２がそれぞれのサブフレーム用の記憶手段1（フレームバッファ１２のそれぞれのサブフレーム用の一部またはラインバッファ１６、１８、２０、２２若しくはラインバッファ１７、１９、２１、２３）に書き込まれた後、図示したタイミングで出力する。このＰＳ１−１、ＰＳ２−１、ＰＳ３−２、ＰＳ４−２の出力中には、連続して入力されるＰＳ１−３、ＰＳ２−３、ＰＳ３−４、ＰＳ４−４が記憶手段２（フレームバッファ１２のそれぞれのサブフレーム用の他の一部またはラインバッファ１７、１９、２１、２３若しくはラインバッファ１６、１８、２０、２２）に書き込まれ、記憶手段１の出力後に連続してＰＳ１−３、ＰＳ２−３、ＰＳ３−４、ＰＳ４−４が出力される。
【００５１】
このように、少なくとも２走査線分以上の記憶容量をもつ記憶手段１、記憶手段２を使用することで、入力画像データをフレームバッファに記憶することなく、また、ピクセルシフト用のサブフレームに分解するために新たに記憶手段を使用することなく、ピクセルシフトを実現することができ、記憶素子を使用して入力画像データを記憶し、またサブフレームに分解するために記憶手段を使用していた従来技術に対して、記憶容量の低減から部品点数の削減、記憶手段の制御回路等、周辺回路の削減により、低コスト化を実現した。
【００５２】
この実施形態１によれば、データ制御回路から並列化して出力すべきサブフレームを同じ表示フレームを分割してなるサブフレームの組み合わせとすることで、異なるフレームからなるサブフレーム同士の組み合わせは使用しない。これにより、異なるフレームからなるサブフレームを同時に使用するために少なくとも１表示フレームの期間保持するために必要であった記憶手段を削減することができ、部品コストの低減を実現できる。
【００５３】
また、この実施形態１によれば、表示フレームの走査線の切り替わりを元に、１走査線毎にサブフレームの画素を記憶し、同じく表示フレームの走査線の切り替わりを元にそして組み合せ手段へ出力することで、連続した表示フレームの入力に対応してサブフレームに分割する分割手段で使用する記憶手段の容量を削減して部品コストを低減することができる。
【００５４】
本発明の実施形態２は、異なるフレームのサブフレームを使用してＰＳの表示順序を維持するものである。この実施形態２では、上記実施形態１において、上記実施形態１のデータ制御回路が３原色のＲ、Ｇ、Ｂ（赤、緑、青）各色用に３つ設けられ、この３つのデータ制御回路においてフィールドシーケンシャル駆動に使用する光変調素子の表示を制御する部分は、組み合せ手段から並列に複数のサブフレームの画像データが入力され、各サブフレームの画像セータを順次に光変調素子に表示させる機能を持つ。
【００５５】
この実施形態２においてフィールドシーケンシャル駆動でカラー表示を実現する場合について説明する。１フレーム（カラー）の画像データはＲ、Ｇ、Ｂ毎に上記実施形態１と同様に複数のサブフレームの画像データに分割され、それぞれＲ、Ｇ、Ｂの各サブフレームは各色毎に各色用の光変調素子表示制御部１３に並列に入力される。この入力された各色のサブフレームの画像データは、各色毎に上記実施形態１と同様に順次に各色用の光変調素子１４に入力される。
【００５６】
透過光または反射光を変調する各色用の光変調素子１４では、それぞれ該光変調素子１４に照射される照明光が、該光変調素子１４が表示する各色の画像に対応させて切り替えられることで、赤のサブフレームを表示する時には赤の照明光を赤用の光変調素子に照射し、緑のサブフレームを表示する時には緑の照明光を緑用の光変調素子に照射し、青のサブフレームを表示するには青の照明光を青用の光変調素子に照射する。例えば、透過光がＲ、Ｇ、Ｂに分けられた回転フィルタを用いて、時分割でＲ、Ｇ、Ｂ各色の照射光を作って各色用の光変調素子に照射する。各色用の光変調素子には単板の光変調素子を使用してカラー表示を再現する。各色用の光変調素子からの各色の光は、ダイクロイックプリズムにより合成され、光偏向素子により各サブフレームに対応した位置に偏向されて投射レンズによりスクリーンへ投射される。
【００５７】
図８は上記フィールドシーケンシャル（以下ＦＳという）駆動用の光変調素子の表示制御を使用してピクセルシフトを行う方法のタイミングを示す。図８にはｘフレーム目のピクセルシフト用サブフレームｙ＝１〜４の画像をＰＳｘｙとして示す。例えばＰＳ２３は、２フレーム目のサブフレーム３の画像を示す。図８では、各色用の光変調素子表示制御部（コントローラ）１３に入力する画像データ（３サブフレームの画像データ）をコントローラ入力として示し、これに対応した各色用の光変調素子１４の表示を光変調素子表示として示す。
【００５８】
図８に示すように、各色の光変調素子表示制御部１３には、１回の入力として３サブフレームの画像データしか入力できないため、各フレームの画像データは２回の入力にまたがって各フレームを構成するサブフレームを組み合せて入力している。このため、各色の光変調素子表示制御部１３は、複数回（２回）の入力に対応するために、各サブフレームの画像データを記憶する記憶手段が不可欠である。各色の光変調素子表示制御部１３に入力する画像データの組み合せにより、１フレーム目を構成するＰＳ１１〜ＰＳ１４、２フレーム目を構成するＰＳ２１〜ＰＳ２４、３フレーム目を構成するＰＳ３１〜ＰＳ３４は、それぞれ連続して各色の光変調素子１４に表示され、それぞれ対応した位置へ光偏向素子により偏向されて表示画像が構成される。
【００５９】
本実施形態２では、各色の光変調素子表示制御部１３には、１回の入力に同一フレームを構成するサブフレームのみを入力し、１回の入力時には異なるフレームを構成するサブフレームは入力しない。これにより、入力する回ごとに１フレームの入力が完了するため、記憶手段を使用して１フレームを構成するサブフレームを記憶する必要はない。
【００６０】
本実施形態２は、図９に示すように、ピクセルシフトでは表示するサブフレームの順序（図９ではＰＳｘｙのyで示す）を維持することで画質の劣化をふせぐことができる。ピクセルシフトでは、光偏向素子により、ｙ＝１〜４の位置に光変調素子１４で変調された光を偏向する。その偏向する距離は、一例をあげれば、画素ピッチの略１／２とすることができる。この時、光偏向素子は、光変調素子１４で変調された光をｙ＝１→２→３→４→１→２→・・・と偏向するため、サブフレームの画像データはこれに対応して表示する必要がある。
【００６１】
本実施形態２は、このとき、他のフレームを構成するサブフレームを用いて、１回の入力時に異なるフレームのサブフレームを混在させないことと、表示時に光偏向素子の偏向に対応したサブフレームを欠落無く準備するものである。予め組み合せ手段１１には、ＰＳｘ１→ＰＳｘ２→ＰＳｘ３→ＰＳｘ４→ＰＳｘ１→ＰＳｘ２→ＰＳｘ３→・・・というように、各サブフレームの入力（組み合せ手段１１の入力端子）を順次に表示順序として選択させ、表示フレームを分割したサブフレームがその入力順序で記憶手段１から出力されることで、少なくともサブフレームの表示順序は維持する。組み合せ手段１１の入力を選択する手段は、表示フレームの制御信号（垂直同期信号）を検出することで、組み合せ手段１１の入力時毎にサブフレームを組み合せ手段１１から順次に並列に出力する数だけサブフレームの表示順序をシフトすることにより組み合せ手段１１の入力を選択する。
【００６２】
図９に示されるように、各フレームは、順次にＰＳ１１→ＰＳ１２→ＰＳ１３→ＰＳ２４で構成され、以下ＰＳ２１→ＰＳ２２→ＰＳ３３→ＰＳ３４で１フレーム、また、ＰＳ３１→ＰＳ４２→ＰＳ４３→ＰＳ４４で1フレームが構成される。図９より明らかなように、この方法を使用することで、サブフレームを構成するために従来必要であった記憶手段を使用することなく、ピクセルシフトのサブフレームを構成することができ、ピクセルシフトを構成するサブフレームを欠落無く表示することができる。
【００６３】
この実施形態２によれば、サブフレームの組み合わせを1表示サブフレーム毎に変更し、順次にサブフレームを選択して切り替えることで、サブフレームの出力の順番は変化が無く異なるフレームのサブフレームを使用してもサブフレームの順序は維持して出力するため、画像の欠落感の無い表示を実現することができる。
【００６４】
本発明の実施形態３は、画像処理をサブフレーム毎に並列に実施するものであり、サブフレームを構成する各画素を順次に画像処理で生成することで、ピクセルシフトのサブフレームを構成する。  
図１０は本実施形態３の画像処理を行う処理回路以降を示す。画像処理手段としての処理回路２８〜３１は、それぞれフレームを分割した各サブフレームＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４を並列に処理するＰＳ１処理、ＰＳ２処理、ＰＳ３処理、ＰＳ４処理を行う。この処理回路２８〜３１からの各サブフレームＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４は、それぞれ後段のラインバッファ３２〜３９に交互に書き込まれる。ラインバッファ３２、３４，３６，３８とラインバッファ３３，３５、３７、３９は、図示しない記憶素子制御手段により、表示フレーム１走査線毎に、書込み、読み出しが交互に制御される。
【００６５】
例えば処理回路２８〜３１からの各サブフレームＰＳ１、ＰＳ２、ＰＳ３、ＰＳ４がラインバッファ３２、３４，３６，３８に書き込まれる場合には、ラインバッファ３３，３５、３７、３９は既に処理が終了したサブフレームの画素が入力されている。ラインバッファ３３，３５、３７、３９からのサブフレームより表示に必要なサブフレームの画素の組み合せが組み合せ手段４０で選択されることで、表示に必要なサブフレームの画素が光変調素子表示制御部４１に入力されて光変調素子表示制御部４１から順次に光変調素子４２に入力される。
【００６６】
組み合せ手段（図１０ではSELと記載）４０は、４種類の信号から３種類の信号を選択するセレクタで構成される。光変調素子表示制御部４１はサブフレーム制御部４２から光変調素子表示制御に必要な垂直同期信号、水平同期信号、クロック信号等が、入力される画像信号に同期して入力される。また、組み合せ手段コントローラ４４は、サブフレーム制御部４２から垂直同期信号、水平同期信号、クロック信号等が入力され、表示を行っているフレームに応じて、必要なサブフレームを選択させるように組み合せ手段４０を切り替えるための制御信号を組み合せ手段４０へ入力する。
【００６７】
光変調素子表示制御部４０は、組み合せ手段４０からの３個のサブフレームを入力するフィールドシーケンシャルに対応した光変調素子４５の表示制御を行い、光変調素子４５は光変調素子表示制御部４０の出力により表示を行う。光変調素子４５からの光は、図示しない光偏向素子により各サブフレームに対応した位置に偏向されて投射レンズによりスクリーンへ投射される。  
本実施形態３では、上記構成によりサブフレーム毎に並列処理を行うことができる。
【００６８】
入力画像データの各処理回路２８〜３１への入力方法は、例えば複数のラインバッファを使用して、順次に入力画像データのラインバッファへの記憶と、書き込みを行っていないラインバッファからの読み出しとを交互に行うことで、記憶容量を低減して画像処理を行うことができる。これにより、同じ処理速度を実現するために各処理に必要な部品をより低速動作の部品から構成することができ、部品コストを低減することができる。  
このように、この実施形態３によれば、画像処理手段によりサブフレーム毎に並列に画像処理を行うことで各画像処理手段の処理速度を低下させることができ、部品コストの低減を実現することができる。
【００６９】
本発明の実施形態４は、垂直配向強誘電性液晶によりピクセルシフトを行うものであり、上記実施形態１〜３において、それぞれ、上記光偏向素子として、強誘電性液晶を使用して垂直配向させた光偏向素子を使用した。  
図１１は上記光偏向素子の構造を示す。上記光偏向素子は紙面に水平な方向の光軸を偏向する。該光偏向素子は、電源５１から電極４６に電圧を印加することで、基板４７、４８間に配向膜４９を介して挟持された液晶５０の液晶分子の状態が遷移して、基板４７、４８に対して垂直方向（紙面に水平な方向）の入射光を、液晶５０の液晶分子の状態に応じて偏向する。該光偏向素子は、出射光が入射光に平行である。
【００７０】
この光偏向素子は、強誘電性液晶を使用しているため、応答速度が速い。また、この光偏向素子は、基板４７、４８に対して垂直に配向した液晶５０の状態で偏向するため、偏向量の制御性が良好で、必要な位置に偏向させることが可能となった。もちろん、本実施形態４は、液晶を使用することで可動部品がないため、静粛性を実現することができた。この光偏向素子は、入射光を液晶５０の状態により図１１に示すように第１の射出光、第２の射出光にシフトされる。
【００７１】
図１２は液晶５０の状態を示している。液晶５０は、この配向状態に応じて図１１に示す２方向の光シフトを実現する。図１１に示すように、この光偏向素子は、1素子で水平または垂直の１方向のシフトを実現する。本実施形態４では、光シフト方向が互いに直交する２つの光偏向素子を使用している。光偏向素子に垂直配向させた強誘電性液晶を使用することで、偏向量と、電気信号による制御性が良好で、動作音が発生しない光の偏向を実行することができ、良好な画像を得ることができた。また、使用した光偏向素子により、制御性が良好で、静粛なピクセルシフト動作を実現することができた。
【００７２】
本発明の実施形態５は、上記実施形態２において、垂直配向強誘電性液晶により光を偏向するものであり、光学系と光変調素子を３枚(Ｒ、Ｇ、Ｂ用）を使用して投射型表示装置を製作した。  
本実施形態５では、図１３に示すように、光源５２として超高圧水銀灯を放物面リフレクタに組み合せたランプを使用し、光源５２からの光を均一化するためにインテグレータ及び、偏光を一方向に揃えるために上記インテグレータと光変調素子５４〜５６との間に設けた偏光変換素子５３とを使用して、光変調素子５４〜５６の光変調を行う部分を略均一に照明した。
【００７３】
色分解と合成は図１３に示す光学系で行った。インテグレータ及び偏光変換素子５３を通過した光は、ミラー５７で反射されて青反射ダイクロイックミラー５８で青成分が反射され、この青反射ダイクロイックミラー５８の反射光はリレーレンズ５９、ミラー６０、偏光ビームスプリッタ６１を経由して光変調素子５５に入射する。青反射ダイクロイックミラー５８の透過光は緑反射ダイクロイックミラー６１で緑成分が反射され、この緑反射ダイクロイックミラー６１の反射光は偏光ビームスプリッタ６２を経由して光変調素子５４に入射する。緑反射ダイクロイックミラー６１の透過光は偏光ビームスプリッタ６３を経由して光変調素子５６に入射し、光変調素子５４〜５６はそれぞれ入射光を変調する。
【００７４】
光変調素子５４〜５６で偏重した各色の光は、９０度偏光が回転していて偏光ビームスプリッタ６０’、６２、６３を通過し、ダイクロイックプリズム６４により合成されて光偏向素子６５により上記実施形態２と同様に偏向された後、投射レンズ６６により図示しないスクリーンに投射されて画像表示が行われる。なお、リレーレンズ５９は、緑成分、赤成分が通る光路に対して、青成分のみが通る光路の長さが異なるため、これを調整するためのものである。
【００７５】
ここでは、光偏向素子６５は、上記実施形態４と同じく強誘電性液晶を使用して垂直配向させた偏向素子を使用したが、ホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用してもよい。本実施形態５では、ピクセルシフトを構成するサブフレームの作成に上記実施形態２のデータ制御回路を使用して、ピクセルシフトを行うためのサブフレームの分割に使用する記憶手段の容量を低減したことから、部品コストの低減を実現することができる。  
なお、本実施形態５は、上記実施形態１、３または４のデータ制御回路を使用するようにしてもよい。
【００７６】
この実施形態５によれば、サブフレームに分割する際の記憶容量を低減することで部品コストを低減し、高精細表示の表示装置を安価に実現できる。また、光偏向素子にホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用することで、液晶により動作音のない光偏向素子を実現でき、偏向量の制御が可能となり、光偏向量の制御の容易さを実現することで良好な高解像度表示を実現することができる。
【００７７】
次に、本発明の実施形態６について説明する。本実施形態６では、入力画像データは、入力される毎に１走査線毎に記憶手段１に書き込まれ、順次に処理される。この場合、画像データの入力に対する画像処理と入力画像データは、１フレームの画像データの入力に対して該１フレームに対応する１フレームの出力画像を構成するサブフレームを生成する。
【００７８】
図１４は本実施形態６の表示装置を示すブロック図である。  
ここでは、入力画像データは、入力画像データを少なくとも１フレーム分記憶する記憶容量をもつ記憶手段６７、６８に記憶することで、入力画像データの入力されるタイミングとは異なるタイミングで入力画像データの処理を行う。つまり、記憶手段２として、画像データの書込みと読み出しを非同期で行うことができるＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）を使用することで、入力画像データの書込みと、後述する後段での画像処理等とを非同期で行うことができる。また、画像データの書込みと読み出しを別のポートで行うマルチポートＲＡＭ、デュアルポートＲＡＭ等を使用することでも、同様に画像データの書込みと読み出しとを非同期に行うことが可能である。
【００７９】
これらの記憶素子では、特にマルチポートＶＲＡＭは標準となる規格が存在しないことから各メーカー毎の仕様となり、ＦＩＦＯは高速動作が可能な製品が小容量で、大容量の画像データの記憶に使用するには部品点数が増加すること、大容量の製品には動作速度の制限があることから、これら画像データの書込みと読み出しを非同期で行う記憶素子は一般に高価である。一方、書込み、読み出し用のポートが１つで、書込みと読み出しの一方を行う記憶素子（シングルポートＲＡＭ）は一般に価格が安価で好ましい。この記憶素子を複数使用して画像データの書込み読み出しを交互に行うことで、入力画像データの書込みと後段の処理を連続して行うことができ、大変好ましい。また、近年では、この記憶素子と記憶素子の入出力を制御するコントローラを組み合わせることで、先に示したＦＩＦＯと同じ動作を実現するコントローラも市販されている。
【００８０】
本実施形態６では、記憶手段６７、６８には、入力画像データの１フレーム分の記憶容量を持つシングルポートＲＡＭであるＳＤＲＡＭ（シンクロナス・ＤＲＡＭ）を２個使用して、１フレーム毎に画像データの書込み、読み出しを行うことで、連続した後段の処理を行う構成とした。記憶手段制御手段６９は、上記シングルポートＲＡＭからなる記憶手段６７、６８を交互に切りかえて該記憶手段６７、６８に対する入力画像データの書き込み、読み出しを制御する。
【００８１】
画像処理を行う画像処理部７０〜７３は、入力画像データの複数の走査線分が必要である。ここでは、画像処理部７０〜７３は、画像処理として解像度変換を行い、処理方法として線形補間を行う。この線形補間では、出力画素周囲の入力画像４画素の平均から出力画像の画素を求める。読出制御部８０は、複数の記憶手段７４〜７８と複数の画像処理部７０〜７３を選択して複数の画像処理部７０〜７３に対応する入力画素データを複数の画像処理部７０〜７３へ出力する。サブフレーム選択部８1は、例えば上記実施形態１の組み合せ手段１１が用いられ、複数の画像処理部７０〜７３からの画像データに対して後段の光変調素子表示制御部へ同時に出力すべき各サブフレームに対応する画像データ毎に選択して後段の光変調素子表示制御部へ必要な組み合せで並列に出力する。
【００８２】
以下上記実施形態１と同様に、上記光変調素子表示制御部は、サブフレーム選択部８1から並列に入力される画像信号を受けて順次にサブフレームの画像データを光変調素子へ出力する。上記光変調素子は、上記光変調素子表示制御部から１サブフレーム毎に入力された画素データに従い、表示を行う。
【００８３】
図１９は入力画素と出力画素の関係を示す。  
入力画素Ａ、Ｂ、Ｃ、Ｄの間隔を１として、入力画素Ａからの出力画素の水平方向、垂直方向の位置をそれぞれｘ、ｙをすると、線形補間による出力画素は、その周囲４点の入力画素Ａ,Ｂ,Ｃ,Ｄを使用して、以下の式（１）で示される。出力画素の値をＸとすると、
Ｘ＝（１―ｘ）（１―ｙ）Ａ＋ｘ（１―ｙ）Ｂ＋（１―ｘ）ｙＣ＋ｘｙＤ・・・（１）
このため、画像処理部７０〜７３は、線形補間を行う画像処理では、処理を行うために入力画像の２本の走査線の画素データが必要となる。本実施形態６は、記憶手段６７，６８に記憶した入力画像データの複数の走査線データから、画像処理部７０〜７３がサブフレームのそれぞれに対応する画素データを同時に画像処理を行うために必要な走査線データを記憶手段７４〜７８に書込み、画像処理部７０〜７３で画像処理を行う。このように、記憶手段６７，６８から、画像処理に必要な走査線を選択して記憶手段７４〜７８へ書き込む制御を書込制御部７９が行う。本実施形態６では、記憶手段７４〜７８への書込みの制御は、新規に更新する走査線データの走査線数を指定することで行うことを特徴とする。以下、画像処理部７０〜７３による上記線形補間について説明する。尚、本発明は使用する補間方法に制限を加えるものではない。
【００８４】
線形補間の説明のために、入力画像の画素と出力画像の画素との関係が図１５に示す位置関係である場合について説明する。図１５では、入力画像の画素を白丸、出力画像の画素を灰色の丸で示す。入力画像の実画素の外側に最も近い実画素と同じ値の仮想画素（灰色）を配置する。この入力画像と出力画像の関係に本発明は制限されるものではない。これは、あくまでも説明のために示したものである。
【００８５】
図１５の画像配置は、以下のとおりである。入力画像の外側に入力画像の画素ピッチで仮想画素を配置する。仮想画素の値は、各仮想画素から最も近い実画素の値とする。出力画素の画素ピッチをＢとすると、出力画素は仮想画素３点、実画素１点で囲まれる図１５中のＡ点から、水平方向、垂直方向とも内側に１／２Ｂずれた位置を起点とする。入力画像の四隅について、同様の起点から常に画像の中心方向へ１／２Ｂずれた位置を起点として出力画素を配置し、出力画素間のピッチがＢである均等割付を行った。
【００８６】
出力画像の1フレームを複数のサブフレーム（１〜４）に分割する分割方法について説明する。  
図１６は1フレームの出力画像の画素と、分割したサブフレーム１〜４の画素の関係を示す。図１６中の同じ数値は同じ画素を示す。図１６より明らかなように、各サブフレームは出力画像の異なる走査線上の画素を含んでいる。本実施形態６では、画像処理部７０〜７３は、図１６に示したサブフレーム１〜４のそれぞれ対応する位置の画素のデータを並列に画像処理を行う。つまり、画像処理部７０〜７３は、（００,０１,１１,１０）の画素を含むサブフレームの画像データを同時に処理し、続いて（０２,０３,１３,１２）、（０４,０５,１５,１４）・・・と出力画像の異なる走査線上の画素を含むサブフレームの画像データを並列に処理する。
【００８７】
ここでは、記憶手段７４〜７８として入力画像１走査線分の記憶容量をもつラインバッファを５本使用した場合について説明する。出力画像１フレームの解像度をＱＸＧＡ（２０４８×１５３６）、サブフレームの解像度はそれぞれＸＧＡ（１０２４×７６８）とし、入力画像をＵＸＧＡ（１６００×１２００）とする。説明のため、各画像の走査線を紙面の上から下へ第１、第２・・・とする。各サブフレームの第1走査線データを同時に画像処理するためには、出力画像の第1、第２走査線データを画像処理で生成する必要がある。画像処理部７０〜７３は、このとき、必要な入力画像の走査線を求める。
【００８８】
各画像は図１５に示す関係にあることから、入力画像の画素ピッチを１とすると、このときの出力画像の画素ピッチＢは、次の式（２）で示される。
１２００−１＋１／２×２＝（１５３６−１＋１／２×２）Ｂ・・・（２）
この式（２）は、（入力画像の画素数）×１＝（出力画像の画素数）×Ｂである。ｘは０．７８１２５となる。出力画素の第１走査線は、図１５に示すように、入力画像と仮想画素（第１走査線とする）と第２走査線より求められる。出力画素の第２走査線は、同じく入力画像の第２走査線、第３走査線が必要であることがわかる。つまり、入力画像の第１走査線から第３走査線までの走査線が画像処理には必要となる。
【００８９】
図２６は各出力画像の走査線と、処理に必要な入力画像の走査線の関係を示す。図２６では、入力画像の第１走査線（仮想画素）を０、第２走査線（実画素）を１、第１２０１走査線（実画素）を１２００、第１２０２走査線（仮想画素）を１２０１と示している。図２６には、前の処理で使用した走査線に新たに加える必要がある走査線を太字で示す。図２６より明らかなように、最初の処理を除いて最大２本の走査線データを更新することで出力画像の２本の走査線データを順次に画像処理することができる。最初の処理は必要な走査線データが記憶手段７４〜７８に読み込まれてから処理開始とすることで、これ以降は、最大２本の走査線データを記憶手段７４〜７８に読み込むだけで連続して処理を行うことができる。本実施形態６では、この更新する走査線の個数を指示することで必要な走査線を特定して順次に記憶手段７０〜７３に書き込む。
【００９０】
尚、以上の説明では、記憶手段７０〜７３として入力画像１走査線分の記憶容量をもつラインバッファを５本持つ場合について説明したが、本発明はこのラインバッファの本数について直接制限を受けるものではない。また、入力画像に対する出力画像の関係についても、上記説明のために示した例に制限を受けるものではない。
【００９１】
次に、本実施形態６において、同じ入力画像と出力画像の関係を用いて上記実施形態６の上記例とは異なる解像度の画像が入力画像として入力された場合の例について説明する。この例は、本実施形態６の上記例において入力画像の解像度のみＶＧＡ（６４０×４８０）となる場合であり、他の条件は本実施形態６の上記と同じとする。図２７は、この例における各出力画像の走査線と、処理に必要な入力画像の走査線の関係を示す。図２７には、図２６と同様に、前の処理で使用した走査線に新たに加える必要がある走査線を太字で示す。図２７より明らかなように、最初の処理を除いてほとんど1本の走査線データを更新することで出力画像の２本の走査線データを順次に画像処理することができる。最初の処理は必要な走査線データが記憶手段６７，６８に読み込まれてから処理開始とすることで、処理を連続して行うことができる。
【００９２】
これら２つの例からわかるように、更新する走査線の本数を指定することで、順次に必要な走査線データをラインバッファである記憶手段７４〜７８に入力することができ、入力画像の解像度によって、更新する走査線の組み合せが決定される。
【００９３】
本実施形態６では、書込制御部７９は、記憶手段としてのラインバッファ７４〜７８に数値を付け、ラインバッファ７４〜７８に順次にサイクリックに書き込む順序を管理している。仮に４つのラインバッファ７４〜７８を使用した場合、書込制御部７９は、ラインバッファ７４〜７８に書き込む順序を入力画像の走査線の番号（第1、第２・・・）の小さい方から順に０→１→２→３→４→０→１・・・・という番号順で書き込みを行う。書込制御部７９は、書き込みを行う前に、直前に更新された（書き込まれた）ラインバッファの数値を記憶して、該記憶した数値＋１から書き込みを始める。
【００９４】
図１７は書込制御部７９のラインバッファ７４〜７８に対する書き込み制御フローを示す。ラインバッファ７４〜７８は５本である。図２８は各変数の定義を示す。尚、入力画像の走査線(実画素）はＲｏｗ１〜Ｒｏｗ１５３６で示している。書込制御部７９は、初期化時にｎＷ、ＷＲＮ、ＬＮＮを０とし、処理を行う毎に出力画像のサブフレームの走査線数ｎＷを計数する（ｎＷ←ｎＷ＋１）。書込制御部７９は、更新する入力画像の走査線本数ＬＷが画像処理部７０〜７３から入力される。
【００９５】
書込制御部７９は、ｎＷ＝１の時には入力画像の１ライン目データの処理のため、図１５に示すように、ＬＢ０←Ｒｏｗ１、ＬＢ１←Ｒｏｗ１、ＬＢ２←Ｒｏｗ２、ＬＢ３←Ｒｏｗ３として入力画像の第1走査線と同じ走査線を仮想画素の走査線に使用し、ＷＲＮ、ＬＮＮに３をセットした後、ｎＷをインクリメントするステップへ戻る。書込制御部７９は、入力画像の最後の走査線と同じ走査線（この例では７６８本目）を仮想画素の走査線に使用するため、ＬＢｘ←Ｒｏｗ１５３５、ＬＢｘ←Ｒｏｗ１５３６、ＬＢｘ←Ｒｏｗ１５３６とし、ＬＢ（ｎ）＝ＲｏｗＮとした後、ｎＷをインクリメントするステップへ戻る。書込制御部７９は、２≦ｎｗ≦７６７の場合にはＬＷが０であればｎＷをインクリメントするステップへ戻る。
【００９６】
書込制御部７９は、ＬＷ＝１または２の時にＷＲＮ、ＬＮＮをインクリメントし、ＬＮＮ＝５になればＬＮＮを０にする。そして、書込制御部７９は、走査線ＷＲＮ本目のデータをラインバッファ７４〜７８のうちＬＮＮ本目（番号ＬＮＮ）のラインバッファ（図１７ではＬＢと記載）に書き込み、ＬＮＮをデクリメントしてＬＮＮが０になればｎＷをインクリメントするステップへ戻り、ＬＮＮが０でなければＷＲＮ、ＬＮＮをインクリメントするステップへ戻る。このように、書込制御部７９は、記憶手段６７，６８から、ＬＢｘ（ｘ＝０〜４の整数）で指定された記憶手段７４〜７８に指定された走査線データを書き込む。
【００９７】
この実施形態６では、各記憶手段６７，６８を示す添え字は、０〜４の整数であるので、順次にラインバッファ７４〜７８に書き込みを行う時に０→１→２→３→４→０→１・・・というように記憶手段６７，６８を順次に指示するように制御を行っている。
【００９８】
図１８は時間ｔ＝１〜４まで、ｔ＝１の時間に入力画像の第1走査線データ、第２走査線データを読み込むとして各ラインバッファ７４〜７８の動作を示す。図１８に示すように、ラインバッファ７４〜７８（ＬＢ０〜ＬＢ４）は５本使用し、ＬＷは図１７と同じく更新する走査線の本数を示す。画像処理は処理される出力画像の走査線の番号を示す。尚、表示の関係から、入力画像の走査線はＲｏｗ＋添え字で示している。添え字ｗは該当する走査線がラインバッファへ書き込まれていることを示し、添え字ｒは該当する走査線がラインバッファから読み出されていることを示している。
【００９９】
本実施形態６によれば、走査線数ｉ（ｉ≧１）本置きの画素からなり、かつ各走査線毎に画素数ｊ（ｊ≧０）置きの画素からなるサブフレームに対して、各サブフレームを生成する画像処理部と、これに対応した画像入力手段を用いて、これらサブフレームの出力画素データを同時に生成することで、従来必要であったサブフレーム用の記憶素子を削減することができ、記憶素子の部品コストおよび記憶素子を制御するための回路を削減することができ、コストの低減を実現できる。
【０１００】
上記画像入力手段は、記憶手段７４〜７８と、この記憶手段７４〜７８の書込み制御を行う書込制御部７９と、記憶手段７４〜７８からの読出しの制御を行う読出制御部８０とからなり、複数の記憶手段７４〜７８を使用して画像処理に必要な複数の入力画像走査線を記憶することで、同時に複数の入力画像走査線を使用した画像処理が可能となり、表示のためのタイミング調整に必要であったサブフレーム用の記憶素子の容量を低減し、部品コストを低減することができる。
【０１０１】
また、記憶手段７４〜７８が記憶する入力画素データを少なくとも入力画像の走査線とすることで入力画像の走査線単位の画像処理が可能となり、生成されるサブフレームもサブフレームの走査線単位の生成が可能となる。これにより従来必要であったサブフレーム用の記憶素子を削減することができ、記憶素子の部品コストおよび記憶素子を制御するための回路を削減することができ、コストの低減を実現できる。
【０１０２】
また、入力画像データを記憶手段６７,６８に記憶し、これを読み出して後段の画像入力手段による画像入力や画像処理を行うことで、主には入力画像の入力と、画像処理を非同期で行うことができる。これにより、入力画像データの周波数とは別に画像処理以降の工程に依存した処理速度で処理を実行することができ、必要な処理速度に見合った部品を選択・使用することができ、部品コストの低減を行うことができる。また、記憶手段６７,６８からの出力には、入力画像とは別の制御信号を用いることができ、特にクロック信号はジッタを含まない信号を別途準備することで、画像処理を安定に行うことができる。
【０１０３】
また、本実施形態６によれば、異なる走査線上の画素を含むサブフレームを、同時に処理を行うことができ、かつ処理に必要な入力画像の走査線を最大２までの数値を与えることで指示することができ、信号の線数（バス幅）の削減と容易な処理による回路規模の削減を行うことができる。
【０１０４】
次に、本発明の実施形態７について説明する。  
この実施形態７では、上記実施形態６において、読出制御部８０は、記憶手段７４〜７８からの読み出しを以下のように行う。本実施形態７では、読出制御部８０は、画像処理を行う画像処理部７０〜７３が必要とする入力画像の走査線（上記実施形態６における線形補間では２本の走査線が必要である）の数値が小さい方が入力されているラインバッファを指定することで、画像処理に必要なラインバッファを特定して画像処理部に必要とする入力画像の走査線データを読み出し画像処理部に入力する。入力画像の走査線データは順番にラインバッファ７４〜７８に入力されているため、この場合の２本必要な走査線のうち、数値が小さい方の走査線を指定することで指定されたラインバッファとその１番下（＋１下番号のラインバッファ）（但しラインバッファ７４〜７８の番号が０〜４の場合は４＋１番目はラインバッファ０を示す）から走査線データを読み出すことで、画像処理に必要な走査線データを画像処理部に入力する。
【０１０５】
図２０はラインバッファ７制御フローを示し、図２９は各変数の定義を示す。ラインバッファ７４〜７８は５本準備している。読出制御部８０は、初期化時に全ての変数を０にリセットし、出力画像のサブフレームの走査線本数ｎｒをインクリメントする。次に、読出制御部８０は、出力画像のサブフレームの走査線１行目（ｎｒ＝１）ではサブフレーム１，２の処理に使用する走査線の小さい方を示すＬＲ１、同じくサブフレーム３，４の処理に使用する走査線の小さい方を示すＬＲ２を画像処理部７０〜７３から入力する。
【０１０６】
読出制御部８０は、ＬＲ１とＬＲ２が等しければ同じ走査線を使用することになるので、ＬＲ１＝ＬＲ２で示されるラインバッファから走査線データを読み出し、続いてＬＲ１、ＬＲ２をインクリメントしてＬＲ１＋１（またはＬＲ２＋１）で示されるラインバッファから走査線データを読み出す。但し、読出制御部８０は、ＬＲ１、ＬＲ２をインクリメントした段階でＬＲ１、ＬＲ２４が４を超えた場合にはＬＲ１、ＬＲ２を０とする。
【０１０７】
一方、読出制御部８０は、ＬＲ１≠ＬＲ２の時には、それぞれＬＲ１，ＬＲ２、ＬＲ１＋１，ＬＲ２＋１で示されるラインバッファから走査線データを読み出す。このときも、読出制御部８０は、ＬＲ１、ＬＲ２をインクリメントした段階でＬＲ１、ＬＲ２４が４を超えた場合にはＬＲ１、ＬＲ２を０とする。読出制御部８０は、ラインバッファから走査線データを読み出した場合にはｎｒをインクリメントするステップに戻る。
【０１０８】
ラインバッファ７４〜７８からの出力は、それぞれ本実施形態７では４つの画像処理部７０〜７３へ入力される。ラインバッファによってはその出力が複数の画像処理部へ入力される場合もある。ここでは、必要としている画像処理部へ同時にラインバッファの内容（走査線データ）を入力する。本実施形態７により各画像処理部７０〜７３が２本毎の走査線データを必要とするところ、その２本毎の走査線データを指定する情報（画像処理部７０〜７３から読出制御部８０への情報）は、２ライン分の情報で、しかもその指定には０〜４で示される３ｂｉｔの情報で対応することができ（出力画素の各サブフレーム１走査線分の情報は６ｂｉｔ）、信号の線数（バス幅）の削減と容易な処理による回路規模の削減を行うことができた。
【０１０９】
この実施形態７によれば、具体的な記憶手段７４〜７８への書込みの制御方法として、更新する入力画像データの走査線の数を指定して順次に記憶手段７４〜７８を更新することで、更新する入力画像データの走査線を指定するための信号のビット数を低減し、回路規模の縮小による低コスト化と容易な制御方法を実現できる。
【０１１０】
また、具体的な記憶手段７４〜７８からの読出しの制御方法として、記憶手段７４〜７８のうち画像処理部が必要とする１つの入力画像の走査線を記憶する記憶手段を指定することにより、画像処理部７０〜７３が必要とする複数の走査線を特定することで、読み出しに指定する信号のビット数を低減し、回路規模の縮小による低コスト化と容易な制御方法を実現できる。
【０１１１】
次に、本発明の実施形態８について説明する。この実施形態８では、上記実施形態７において、入力画像の解像度を検出することで、入力画像の解像度に対応した入力画像の走査線の組み合せを使用して画像処理を行う。  
図２４は本実施形態８の解像度検出部を示す。
【０１１２】
本実施形態８の解像度検出部は入力画像の水平同期信号及び垂直同期信号とクロック信号を用いて解像度を検出する。水平同期信号カウンタ８２は、入力画像データに同期した垂直同期信号の立ち上がりを検出し、垂直同期信号間で、入力画像データに同期した水平同期信号数を計数することにより垂直同期信号間の水平同期信号数を計数する。ルックアップテーブル（ＬＵＴ）８３は予め垂直同期信号間の水平同期信号数と各解像度を特定できる垂直同期信号間の走査線数との関係を記憶している。減算器・比較器８４は、水平同期信号カウンタ８２の計数した垂直同期信号間の水平同期信号数とＬＵＴ８３の各解像度を特定できる垂直同期信号間の走査線数とを比較して各解像度を特定する信号をコード変換器８５へ出力する。
【０１１３】
クロック信号カウンタ８６は、入力画像データに同期した水平同期信号ＨＤの立ち上がりを検出し、水平同期信号ＨＤ間で、入力画像データに同期したクロック信号数を計数する。ＬＵＴ８７は水平同期信号間の画素数と各解像度を特定できる水平同期信号間の画素数との関係を記憶している。減算器・比較器８８は、クロック信号カウンタ８６の計数した水平同期信号間の画素数とＬＵＴ８７の各解像度を特定できる水平同期信号間の画素数とを比較して各解像度を特定する信号をコード変換器８５に出力する。コード変換器８５は、減算器・比較器８４、８８の出力信号を解像度を示すコードに変換して出力する。このコードは、解像度検出で検出した解像度を特定できるものであれば、例として画素数の少ないものから順次に２進数で示すことができる。
【０１１４】
図２１〜２３は本実施形態８の解像度検出フローを示す。図２１〜２３において、垂直同期信号はＶＤで示し、水平同期信号はＨＤで示し、クロック信号はＳＣＫで示す。図３０は各記号の定義を示す。
【０１１５】
図２１に示すように、スタート１からのルーチンでは、水平同期信号カウンタ８２がＶＤの立ち上がりを検出した後にＶＤ間のＨＤをカウントしてそのカウント結果をＲＮに保持する。また、図２２に示すように、スタート２からのルーチンでは、クロック信号カウンタ８６がＨＤの立ち上がりを検出してＨＤ間のＳＣＫを計数し、その結果をＣＮに保持する。
【０１１６】
図２３に示すように、減算器・比較器８４は、走査線数から、ｔを添え字として各解像度を特定できる走査線数をＬＵＴ８３から読み出し、この走査線数を順次にＲＮと比較する。この例では、解像度の大きいものからＲＮと比較する。減算器・比較器８４は、検出したＲＮとＬＵＴ８３のＲ１（ｔ）との比較結果ＲＪ（ｔ）が負から正に切り替わると、切り替わる直前の比較結果ＲＪ（ｔ−１）とＲＪ（ｔ）の絶対値を比較して、最もＲＮに近いＬＵＴ８３からの参照結果を示す添え字ｔを特定する。
【０１１７】
減算器・比較器８８は、クロック数から、ｔｔを添え字として各解像度を特定できる信号数（画素数）をＬＵＴ８７から読み出し、順次にＣＮと比較する。この例では、解像度の大きいものから比較を行っている。減算器・比較器８８は、検出したＣＮとＬＵＴ８７のＣ１（ｔｔ）との比較結果ＣＪ（ｔｔ）が負から正に切り替わると、切り替わる直前の比較結果ＣＪ（ｔｔ−１）とＣＪ（ｔｔ）の絶対値を比較して、最もＣＮに近いＬＵＴ８７からの参照結果を示す添え字ttを特定する。  
コード変換器８５は、このように求めたｔ，ｔｔを使用して、先に示した解像度を示すコードを生成する。書込制御部７９及び読出制御部８０はコード変換器８５からのコードにより解像度毎に記憶手段７４〜７８の入出力を制御する。
【０１１８】
画像処理部７０〜７３において、出力画像の走査線の位置から逐次入力画像の走査線位置を算出する方法として、入力画像の走査線数をＢ、出力画像の走査線数をＡとすると、出力画像のｎ番目の走査線は（ｎ−１）×Ｂ／（Ａ−１）＋０．５の計算結果となり、その整数部分をＮとすると、Ｎ，Ｎ＋１本目で示される入力画像の走査線で画像処理を行うことができる。
【０１１９】
この演算を行うためのブロック図を図２５に示す。この演算回路は、（ｎ−１）の減算を行う減算部８９と、（Ａ−１）の減算を行う減算部９０と、この減算部９０の出力でＢを割る除算部９１と、この除算部９１の出力と減算部８９の出力とを掛ける乗算部９２と、この乗算部９２の出力に０．５を加える加算部９３とで構成される。
【０１２０】
しかし、上記計算結果は、上述のように入力画像の解像度により決定される数値であるので、予め想定される解像度に対応した数値をＬＵＴとして保持し、検出した解像度で必要とするＬＵＴの数値を使用することで、解像度を検出するたびに計算を行う必要がなく、また、計算に使用する論理回路が不要となり、回路規模を縮小することができる。
【０１２１】
ＬＵＴに使用する記憶素子は、マスクＲＯＭ等のＲＯＭを使用することで、大量に生産する場合にはコストを低減することはできるが、内容の変更はできない。本実施形態８は、光変調素子の画素数が変化したり（光変調素子の交換や一部分のみを使用する表示方法により変化したり）表示方法自体が変化しない（時分割による表示を行わない場合）かぎり、ＬＵＴの内容は変化しない。また、新たに解像度を加える必要ができた場合、追記できる記憶素子を選択することで、対応が可能となる。書き換え可能な記憶素子としては、ＥＥＰＲＯＭ、フラッシュＲＯＭ、ＥＰＲＯＭなどを使用することができる。ＥＰＲＯＭは、紫外線照射により消去を行い、電気書き込みが行える。消去時に紫外線を当てる工程が煩雑である。
【０１２２】
一方、電気書き込み消去が可能なＥＥＰＲＯＭ、フラッシュＲＯＭを使用することで、基板に実装したまま、外部から必要に応じてＬＵＴの内容を書き換えることができて、大変好ましい。尚、これらＬＵＴに使用したＲＯＭ、書き換え可能な記憶素子は、単体で使用する場合は応答速度が遅いため、論理を実現するためのＡＳＩＣ、ゲートアレイ、ＦＰＧＡなどのＰＬＤや、ＡＳＩＣなどの論理素子内に応答速度が高速な記憶素子を設け、少なくとも必要な部分についてコピーして使用することで、記憶素子の応答速度の影響を受けずに処理を行うことができて大変好ましい。また、上述の論理素子内部の応答速度が高速な記憶素子の容量に余裕がある場合、この論理素子内の記憶素子を直接ＬＵＴとして使用することで、高速性と、外部に実装する記憶素子が無くなることにより、部品点数の削減でコストが低減できてとても、好ましい。
【０１２３】
このように、実施形態８によれば、解像度毎に画像処理を並列に行うために必要な記憶手段７４〜７８の入出力を制御する方法を、予めLUT８３、８７に記憶させ、入力画像の解像度に対応するLUT８３、８７から読み出した制御方法に従って、該記憶手段７４〜７８の入出力を制御することができるので、解像度によって逐次制御方法を演算する場合に比べて制御に必要な回路規模が縮小でき、部品コストを低減することができる。
【０１２４】
次に本発明の実施形態９について説明する。本実施形態９は、上記実施形態６〜８における入力画像データを処理して出力画像データを作成する画像処理装置を用い、出力画像データを複数のサブフレームに分解して時分割表示を行う表示方法で、時分割表示を行う各サブフレームの画像を画像に対応した位置に偏向するための光変調素子として強誘電性液晶を使用して垂直配向させた光偏向素子を使用した。
【０１２５】
本実施形態９では、光偏向素子は上記光変調素子からの光を各サブフレームに対応した位置に偏向してその偏向した位置に対応した画像を表示することにより時分割で上記光変調素子の画素数以上の画像を表示する。上記光偏向素子は、上記実施形態４の図１１に示す光変調素子が用いられる。
【０１２６】
この光偏向素子は、強誘電性液晶を使用しているため、応答速度が速い。また、この光偏向素子は、基板４７、４８に対して垂直に配向した液晶５０の状態で偏向するため、偏向量の制御性が良好で、必要な位置に偏向させることが可能となった。もちろん、本実施形態９は、液晶を使用することで可動部品がないため、静粛性を実現することができた。
【０１２７】
本実施形態９では、光シフト方向が互いに直交する２つの光偏向素子を使用している。光偏向素子に垂直配向させた強誘電性液晶を使用することで、偏向量と、電気信号による制御性が良好で、動作音が発生しない光の偏向を実行することができ、良好な画像を得ることができた。  
また、本実施形態９では、上記実施形態５の図１３に示す光学系が用いられる。上記光偏向素子と、上記光変調素子として反射光を変調する反射型のLiquid Crystal on Silicon(以下LCOS）３枚(RGB用）を使用して投射型表示装置を構成した。
【０１２８】
本実施形態９では、上記画像処理装置により、従来必要であったサブフレーム用の記憶素子を使用せずに表示装置を構成することができ、上記記憶素子の部品コスト、記憶素子を制御するために必要な制御回路が不要になり、部品コストの低減と回路規模の縮小による低コスト化を実現することができた。
【０１２９】
この実施形態９によれば、上記実施形態６〜８の画像処理手段７０〜７３を使用することで、光変調素子と光偏向素子を使用して、時分割表示で、光変調素子の解像度以上の解像度をもつ画像を表示する表示装置を、時分割表示を行うためのサブフレームに使用する記憶素子の容量を低減して低コストで提供することができる。
【図面の簡単な説明】
【０１３０】
【図１】本発明の実施形態１のデータ制御回路例を示すブロック図である。
【図２】同実施形態１の他のデータ制御回路例を示すブロック図である。
【図３】同実施形態１の画素単位での表示状態を示す図である。
【図４】同実施形態１の入力画像と各サブフレームの画素を示す図である。
【図５】同実施形態１の分割手段を示すブロック図である。
【図６】同分割手段の各セレクト信号Sel１、Sel２、Sel３とSel1〜３と各サブフレーム１〜４の画素データとの関係を示す図である。
【図７】同実施形態１のピクセルシフトに分解した画像の出力状態を示す図である。
【図８】同実施形態１のピクセルシフトを行う方法のタイミングを示す図である。
【図９】本発明の実施形態２のピクセルシフトを行う方法のタイミングを示す図である。
【図１０】本発明の実施形態３の画像処理を行う処理回路以降を示すブロック図である。
【図１１】本発明の実施形態４における光偏向素子の構造を示す断面図である。
【図１２】同光偏向素子の液晶の状態を示す図である。
【図１３】本発明の実施形態５の光学系を示す概念図である。
【図１４】本発明の実施形態６を示すブロック図である。
【図１５】同実施形態６の入力画像の画素と出力画像の画素との位置関係を示す図である。
【図１６】同実施形態６の1フレーム出力画像と各サブフレーム１〜４の画素を示す図である。
【図１７】同実施形態６の書込制御部のラインバッファに対する書き込み制御フローを示すフローチャートである。
【図１８】同実施形態６の各ラインバッファの動作を示す図である。
【図１９】同実施形態６の入力画素と出力画素の関係を示す図である。
【図２０】本発明の実施形態７のラインバッファ７制御フローを示すフローチャートである。
【図２１】本発明の実施形態８の解像度検出フローの一部を示すフローチャートである。
【図２２】同解像度検出フローの他の一部を示すフローチャートである。
【図２３】同解像度検出フローの別の一部を示すフローチャートである。
【図２４】上記実施形態８の解像度検出部を示すブロック図である。
【図２５】上記実施形態８の入力画像の走査線位置を算出する演算回路を示す図である。
【図２６】上記実施形態６の各出力画像の走査線と、処理に必要な入力画像の走査線の関係を示す図である。
【図２７】上記実施形態６の他の各出力画像の走査線と、処理に必要な入力画像の走査線の関係を示す図である。
【図２８】上記実施形態６の各変数の定義を示す図である。
【図２９】上記実施形態７の各変数の定義を示す図である。
【図３０】上記実施形態８の各記号の定義を示す図である。
【符号の説明】
【０１３１】
１１、４０    組み合せ手段
１２      フレームバッファ
１３、４１      光変調素子表示制御部
１４、４５      光変調素子
１５      分割手段
１６〜２３、３２〜３９、７４〜７８      ラインバッファ
２４      サブフレーム分割制御部
２５〜２７      デマルチプレクサ
２８〜３１      処理回路
４２      サブフレーム制御部
４４      組み合せ手段コントローラ
６７,６８      記憶手段
６９      記憶手段制御手段
７０〜７３      画像処理部
７９      書込制御部
８０      読出制御部
８１      サブフレーム選択部
８２      水平同期信号カウンタ
８３、８７      ＬＵＴ
８４、８８      減算器・比較器
８５      コード変換器
８６      クロック信号カウンタ
【図１】
2006243144.tif 000003
【図２】
2006243144.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006243144.tif 000010
【図９】
2006243144.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2006243144.tif 000015
【図１４】
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【図１５】
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【図１６】
2006243144.tif 000018
【図１７】
2006243144.tif 000019
【図１８】
2006243144.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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