(57)【要約】  【課題】  微細素子等のデバイスシミュレーションのために、３次元不純物分布を精度良く且つ容易に計算できる方法を提供する。  【解決手段】  ＭＯＳＦＥＴの３次元構造におけるチャネル幅方向断面（Ａ−Ａ’線の断面）及びチャネル長方向断面（Ｂ−Ｂ’線の断面）のそれぞれの２次元不純物分布を２次元プロセスシミュレーションにより算出する。素子領域と素子分離領域２との界面９ａ及び９ｂの延びる方向にチャネル幅方向断面の２次元不純物分布を順次移動させると共にゲート酸化膜３の縁１０ｃ及び１０ｄの延びる方向にチャネル長方向断面の２次元不純物分布を順次移動させながら、両方の２次元不純物分布を足し合わせることによって、３次元不純物分布を算出する。【選択図】      図１
2006114531.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスの３次元不純物分布を求める方法であって、
前記電子デバイスにおける複数の断面の２次元不純物分布を２次元プロセスシミュレーションにより算出する第１の工程と、
前記第１の工程で算出された複数の断面の２次元不純物分布のそれぞれを当該各断面に対して非平行な方向に順次移動させながら互いに足し合わせることによって、前記３次元不純物分布を算出する第２の工程とを備えていることを特徴とする３次元不純物分布算出方法。
【請求項２】
前記複数の断面のうちの少なくとも２つの断面は同一の点又は線で交差し、
前記第１の工程において、素子形成工程中の一のイオン注入により形成される２次元不純物分布を、前記少なくとも２つの断面のうちの１つの断面についてのみ算出することを特徴とする請求項１に記載の３次元不純物分布算出方法。
【請求項３】
素子形成工程中におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、前記複数の断面のそれぞれについて２次元プロセスシミュレーションにより算出する第３の工程をさらに備えていることを特徴とする請求項１に記載の３次元不純物分布算出方法。
【請求項４】
前記複数の断面は、前記電子デバイスの一の構成要素が設けられている場合の一の断面と、前記電子デバイスの一の構成要素が設けられていない場合の他の断面とを含み、
前記第１の工程において、前記一の断面及び前記他の断面のそれぞれの２次元不純物分布を算出し、
前記第２の工程において、前記３次元不純物分布の算出に、前記一の断面の２次元不純物分布と前記他の断面の２次元不純物分布との差分からなる２次元不純物分布を用いることを特徴とする請求項１に記載の３次元不純物分布算出方法。
【請求項５】
前記第１の工程において、前記複数の断面のうちの一の断面の２次元不純物分布を２次元プロセスシミュレーションにより算出する際に、前記複数の断面のうちの他の断面に属する１次元分布又は２次元分布を加え又は減ずることを特徴とする請求項１に記載の３次元不純物分布算出方法。
【請求項６】
前記他の断面に属する１次元分布又は２次元分布は、点欠陥の１次元分布又は２次元分布であることを特徴とする請求項５に記載の３次元不純物分布算出方法。
【請求項７】
前記非平行な方向は、前記電子デバイスにおけるエッチング、リソグラフィ若しくは成膜によって生じた絶縁膜、半導体層、レジスト膜若しくは導電膜のいずれかの形状の端部に沿った方向又は異種材料同士の間の界面に沿った方向であることを特徴とする請求項１に記載の３次元不純物分布算出方法。
【請求項８】
前記複数の断面は、当該各断面と対応する前記非平行な方向に対して垂直であることを特徴とする請求項７に記載の３次元不純物分布算出方法。
【請求項９】
前記非平行な方向となる前記端部又は前記界面が、前記複数の断面のうち当該非平行な方向と対応する断面に含まれる場合、前記第２の工程において、前記端部又は前記界面と、当該断面における当該端部又は前記界面に相当する箇所とが重なるように当該断面の２次元不純物分布を移動させることを特徴とする請求項７に記載の３次元不純物分布算出方法。
【請求項１０】
前記電子デバイスは、ＳＴＩ構造又はＬＯＣＯＳ構造を持つ素子分離領域を有するＭＯＳＦＥＴを備え、
前記第１の工程において、前記ＭＯＳＦＥＴのゲート構造が形成されるよりも前におけるイオン注入により形成される２次元不純物分布を、前記複数の断面のうち前記ＭＯＳＦＥＴのチャネル幅方向に平行な断面について算出する一方、前記ゲート構造が形成された後におけるイオン注入により形成される２次元不純物分布を、前記複数の断面のうち前記ＭＯＳＦＥＴのチャネル長方向に平行な断面について算出し、
前記ゲート構造が形成されるよりも前におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、前記チャネル幅方向に平行な断面について算出する一方、前記ゲート構造が形成された後におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、前記チャネル長方向に平行な断面について算出する第３の工程をさらに備えていることを特徴とする請求項１に記載の３次元不純物分布算出方法。
【請求項１１】
前記ゲート構造が形成されるよりも前におけるイオン注入は、前記ＭＯＳＦＥＴの閾値電圧を決める不純物のイオン注入であることを特徴とする請求項１０に記載の３次元不純物分布算出方法。
【請求項１２】
前記ゲート構造が形成されるよりも後におけるイオン注入は、前記ＭＯＳＦＥＴのソース・ドレイン領域を規定する不純物のイオン注入又は前記ＭＯＳＦＥＴのゲート長が短い場合における閾値電圧の低下を防止するポケット若しくはハローを規定する不純物のイオン注入であることを特徴とする請求項１０に記載の３次元不純物分布算出方法。
【請求項１３】
前記ゲート構造の端部は曲線形状を有しており、
前記第２の工程において、前記チャネル長方向に平行な断面について算出された２次元不純物分布を、当該ゲート構造端部と、当該断面における当該ゲート構造端部に相当する箇所とが重なるように、当該ゲート構造端部に沿って移動させることを特徴とする請求項１０に記載の３次元不純物分布算出方法。
【請求項１４】
前記ＭＯＳＦＥＴにおける半導体からなるチャネル領域と絶縁膜からなる前記素子分離領域との界面は曲線形状を有しており、
前記第２の工程において、前記チャネル幅方向に平行な断面について算出された２次元不純物分布を、当該界面と、当該断面における当該界面に相当する箇所とが重なるように、当該界面に沿って移動させることを特徴とする請求項１０に記載の３次元不純物分布算出方法。
【請求項１５】
前記第１の工程における前記チャネル幅方向に平行な断面の２次元不純物分布を算出する際に、前記素子分離領域がないとした場合における当該断面の２次元不純物分布の算出結果と前記素子分離領域があるとした場合における当該断面の２次元不純物分布の算出結果との差分を使用することを特徴とする請求項１４に記載の３次元不純物分布算出方法。
【請求項１６】
前記第１の工程における前記チャネル幅方向に平行な断面の２次元不純物分布を算出する際に、前記ゲート構造が形成された後におけるイオン注入により発生する点欠陥の不純物分布を加えることを特徴とする請求項１０に記載の３次元不純物分布算出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元デバイスシミュレーションに必要な３次元不純物分布を算出する方法に関し、特に、デバイスシミュレーションへの適用が簡単であると共に正確且つ高速に計算を行なえる３次元不純物分布算出方法に関する。
【背景技術】
【０００２】
従来から、半導体装置等の電子デバイスを対象として、２次元デバイスシミュレーションにより素子の電気特性を計算し、その結果を用いて、より良い素子構造や不純物分布を設計することが行なわれている。そのためには、素子の電気特性を決める重要なパラメータである不純物分布を計算する方法が必要であり、従来は、２次元プロセスシミュレーションによって素子作製工程におけるイオン注入や熱拡散等による不純物分布の変化が計算されている。
【０００３】
しかしながら、素子サイズが１００ｎｍ以下という近年の微細化に伴い、従来の２次元構造を対象としたデバイスシミュレーションでは説明できない現象が発生してきており、その結果、３次元デバイスシミュレーションが必須となってきた。そのためには、３次元不純物分布が必要であり、それを提供するため、３次元構造を対象としたプロセスシミュレーションやガウス分布等の解析式により３次元不純物分布の近似計算を行なう方法が提案されている。
【０００４】
図８（ａ）及び（ｂ）は、１次元不純物分布をプロセスシミュレーションにより計算し、該不純物分布を２次元領域を範囲とする関数によって積分して３次元不純物分布を求める従来方法を説明するための図である。具体的には、図８（ａ）は、基板と該基板上に設けられ且つイオン注入を行なう際にマスクとなるフォトレジストとを上から見たときに、基板にイオン注入された不純物が基板主面方向においてフォトレジスト端部から離れるに従ってその濃度を減少しながら拡がっていく分布図を示しており、図８（ｂ）は基板中の不純物の深さ方向分布を示している。
【０００５】
図８（ａ）に示すように、基板上に形成されたフォトレジスト１１１には、リソグラフィによりフォトレジストが除去されてなる開口領域（基板の露出領域）１１２が設けられている。尚、図８（ａ）において、１１３は、開口領域１１２にイオン注入された不純物がフォトレジスト１１１の下に位置する基板中を主面方向に拡がることによって形成された不純物分布を示す２次元分布関数であり、１１４及び１１５はそれぞれ、２次元分布関数１１３における不純物濃度が等しい位置を示す等濃度線である。ここで、各等濃度線１１４及び１１５の濃度は開口領域１１２から離れるに従って減少する。
【０００６】
また、図８（ｂ）において、縦軸は深さ方向（基板主面に垂直な方向）の位置を示しており、横軸は各深さにおける不純物濃度を示しており、１１８は、基板中の深さと不純物濃度との関係を示す不純物濃度分布である。
【０００７】
従来の３次元不純物分布の算出方法においては、まず、図８（ｂ）に示す深さ方向の１次元不純物濃度分布１１８を１次元プロセスシミュレーションによって算出する。次に、フォトレジスト１１１及び開口領域１１２の形状に応じて２次元分布関数１１３をガウス関数等の解析式を用いて準備する。最後に、一次元不純物濃度分布１１８に２次元分布関数１１３を掛け合わせることによって、基板上においてフォトレジスト１１１によるパターニングが行われた際の３次元不純物分布が求められる。
【特許文献１】特開平５−８１３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の従来技術によると、１次元不純物分布についてはプロセスシミュレーションにより精度良く求めることができる一方、開口領域からの不純物の横拡がりの算出については解析式を用いているため、計算精度が悪くなる。具体的には、不純物の横方向拡がりは不純物濃度に依存することが知られているが、この濃度依存性は製造方法に依存しており、これらの依存関係を簡単に表す解析式は未だ知られていない。また、従来技術ではフォトレジスト及びその開口領域の下は全て基板であることが想定されているが、実際のデバイスにおいては、基板である素子領域と絶縁膜である素子分離領域との両方の領域が存在する。ところが、従来技術では、異なる材料よりなる領域同士の界面における不純物の蓄積効果や吸い出し効果が全く考慮されていない。また、蓄積効果や吸い出し効果は前記の界面付近での不純物分布に大きな影響を持つので、特に前記の界面が素子領域に接近する微細なＭＯＳＦＥＴ（metal oxide semiconductor field-effect transistor ）の場合、重要な電気特性である閾値電圧の変化を反映できるように蓄積効果や吸い出し効果を３次元不純物分布に取り込む必要がある。
【０００９】
尚、２次元プロセスシミュレーションを延長した３次元プロセスシミュレーションについては、現時点では、高額な計算機器が必要であること、計算時間が非常に長くなること、及び計算の収束性が悪く計算が終了しない場合があること等の問題点があり、未だ実用的な段階にはない。
【００１０】
従って、本発明の目的は、以上のような問題点を解消すること、つまり、微細素子等のデバイスシミュレーションのために、３次元不純物分布を精度良く且つ容易に計算できる方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本発明は、３次元デバイス構造における複数の断面（深さ方向及びデバイス表面（基板主面）方向を含む平面）の２次元不純物分布を２次元プロセスシミュレーションにより計算し、各計算結果同士を足し合わせることにより３次元不純物分布を算出するものである。
【００１２】
具体的には、本発明において、まず、例えばフォトレジストの縁（端部）に対して垂直な断面について２次元プロセスシミュレーションを行なうことにより、不純物の横方向（基板主面方向）拡がりや深さ方向の分布を精度良く求めることができる。次に、前述のように求められた２次元断面の不純物分布を、該断面でのフォトレジストの縁と３次元構造でのフォトレジストの縁とが一致するように（重なるように）該フォトレジストの縁に沿って順次移動させながら３次元構造の各位置における不純物濃度として加算していくことにより３次元不純物分布を算出する。ここで、２次元断面を移動させる際に３次元構造でのフォトレジストの縁に対して２次元断面を常に垂直に保つことが好ましい。これにより、３次元構造の各位置における不純物濃度として、フォトレジストの縁に降ろした垂線を含む２次元断面の不純物濃度が加算されていくので、３次元構造の特定の位置において同一の２次元断面の不純物濃度が該断面の移動に起因して重複して加算されることを防止できる。
【００１３】
本発明によると、精度の良い２次元プロセスシミュレーションの結果を３次元不純物分布の算出に取り入れることができる。尚、デバイスにおける素子サイズが例えば横幅３００ｎｍ×奥行き３００ｎｍ×高さ３００ｎｍである場合、不純物濃度計算を高精度で行なうためには、離散化を行なうサイズ（つまり計算対象となる３次元構造の各位置（格子点）同士の間隔）は２ｎｍ程度必要である。このため、２次元プロセスシミュレーションの場合には格子点数が（３００ｎｍ／２ｎｍ）×（３００ｎｍ／２ｎｍ）＝２２５００個となるのに対して、３次元プロセスシミュレーションの場合にはその１５０（＝３００ｎｍ／２ｎｍ）倍の格子点数が必要となる。すなわち、３次元プロセスシミュレーションは市販の計算機が扱えるシミュレーションではない。一方、本発明は２次元断面についてのプロセスシミュレーションを用いるため、市販の計算機で実施可能であると共に計算精度や計算速度を向上させることができる。
【００１４】
また、本発明において、例えば素子領域と素子分離領域との界面に対して垂直な断面について２次元プロセスシミュレーションを行ない、それにより得られた２次元不純物分布を、前述の方法と同様にして該界面に沿って順次移動させながら３次元構造の各位置における不純物濃度として加算してもよい。このようにすると、該界面での不純物の蓄積や吸い出しが考慮された、精度の良い３次元不純物分布を算出することができる。
【００１５】
また、特に、不純物分布の算出対象となる３次元構造がＭＯＳＦＥＴである場合、本発明において、ゲート構造形成前のイオン注入及びイオン注入以外の他の素子作製工程の２次元プロセスシミュレーションはチャネル幅方向に平行な断面（チャネル幅方向断面）を対象として実施し、ゲート構造形成後のイオン注入及びイオン注入以外の他の素子作製工程の２次元プロセスシミュレーションはチャネル長方向に平行な断面（チャネル長方向断面）を対象として実施してもよい。すなわち、素子領域と素子分離領域との界面での現象（不純物の蓄積等）は、ゲート構造形成前のゲート酸化膜形成工程で起こるため、ゲート構造形成前のイオン注入による不純物導入及びその後の素子作製工程の２次元プロセスシミュレーションは前記の界面に垂直なチャネル幅方向断面を対象として実施する。また、ゲート構造形成後のイオン注入においては、ゲート構造がマスクとなって、当該イオン注入及びその後の製造工程に起因する不純物分布のチャネル長方向拡がりが変化するため、当該イオン注入及びその後の製造工程の２次元プロセスシミュレーションはゲート構造の延びる方向に垂直なチャネル長方向断面を対象として実施する。以上のようにして、チャネル幅方向断面及びチャネル長方向断面のそれぞれの２次元不純物分布を算出した後、チャネル幅方向断面の計算結果を、３次元構造における素子領域と素子分離領域との界面に沿って順次移動させながら３次元構造の各位置における不純物濃度として加算すると共に、別途、チャネル長方向断面の計算結果を、ゲート構造の縁（端部）に沿って順次移動させながら３次元構造の各位置における不純物濃度として加算する。これにより、ＭＯＳＦＥＴの３次元構造の不純物分布の算出において、素子領域と素子分離領域との界面での不純物の蓄積／吸い出し効果とゲート構造の下側での不純物の横方向拡がり効果とを簡単に考慮することができるので、３次元不純物分布を精度良く求めることができる。
【発明の効果】
【００１６】
本発明によると、２次元プロセスシミュレーションの精度の良さと計算の容易性とを、３次元デバイスシミュレーションに必要とされる、３次元構造に特徴的な不純物分布の算出に適用できるため、３次元不純物分布を精度良く且つ容易に計算できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら本発明の各実施形態に係る３次元不純物分布算出方法について説明する。尚、各実施形態の３次元不純物分布算出方法は、半導体装置等の電子デバイスの３次元構造における各位置を離散化された格子点情報として有する計算機において、各格子点上での不純物濃度を求めることにより３次元不純物分布を算出するものである。
【００１８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る３次元不純物分布算出方法について図面を参照しながら説明する。
【００１９】
図１（ａ）は、本実施形態の３次元不純物分布算出の対象となるデバイス構造、具体的にはＭＯＳＦＥＴの３次元構造を上から見た平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線の断面図（チャネル幅方向断面図）であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ’線の断面図（チャネル長方向断面図）である。ここで、図１（ａ）におけるＡ−Ａ’線の断面と、図１（ａ）におけるＢ−Ｂ’線の断面とは同一の点（３次元構造では同一の線）で交差する。ここで、チャネル長方向とは、前記ＭＯＳＦＥＴにおける電流が流れる向きを意味する。
【００２０】
図１（ａ）〜（ｃ）に示すように、例えば半導体よりなる基板１に絶縁体を埋め込むことによって、ＳＴＩ（shallow trench isolation）構造を持つ素子分離領域２が形成されている。基板１における素子分離領域２に囲まれた領域は素子領域となる。素子領域内には、ＭＯＳＦＥＴの電流が流れるチャネル領域１ａが存在する。基板１の上にはゲート酸化膜３を介して、例えばポリシリコン等からなるゲート構造（ゲート電極）４が形成されている。ゲート構造４は素子領域の上及びそれを囲む素子分離領域２の上に形成されている。ゲート構造４の側面には絶縁体からなるサイドウォール構造５が設けられている。素子分離領域２、ゲート構造４及びサイドウォール構造５等を含む基板１の上には層間絶縁膜６が形成されている。層間絶縁膜６中には、ゲート構造４の両側の基板１と接続するコンタクトプラグ７が形成されており、層間絶縁膜６上には、該コンタクトプラグ７と接続し且つ金属からなる外部電極８が形成されている。ここで、コンタクトプラグ７は、基板１の主面に対して垂直に設けられた層間絶縁膜６中のホールに金属を埋め込むことによって形成されている。
【００２１】
尚、図１（ａ）において、線９ａ及び９ｂは、基板１の表面における素子領域と素子分離領域２との界面を示しており、図１（ｂ）において、点９ｃ及び９ｄは、チャネル幅方向断面における線９ａ及び９ｂに相当する位置を示している。また、図１（ａ）において、線１０ａ及び１０ｂは、基板１の表面におけるゲート酸化膜３の縁（端部）を示しており、図１（ｃ）において、点１０ｃ及び１０ｄは、チャネル長方向断面における線１０ａ及び１０ｂに相当する位置を示している。
【００２２】
また、図１（ｂ）及び（ｃ）において、領域１１は、ＭＯＳＦＥＴの閾値電圧を決めるイオン注入（以下、チャネル注入）により形成された不純物分布（以下、チャネル分布１１）を模式的に表したものであり、詳しくは、領域１１ａは、チャネル分布１１のうち素子分離領域２の影響を受けて不純物が蓄積される又は吸い出される場所（素子分離領域近傍）の分布を模式的に表したものであり、領域１１ｂは、当該影響を受けない部分（素子分離領域から離れた場所）の分布を模式的に表したものである。また、図１（ｃ）において、領域１２は、チャネル領域１ａとコンタクトプラグ７とを電気的に接続するためのイオン注入（以下、ソース・ドレイン注入）により形成された不純物分布（以下、ソース・ドレイン分布１２）を模式的に表したものであり、詳しくは、領域１２ａは浅い不純物分布（以下、浅いソース・ドレイン分布１２ａ）を模式的に表したものであり、領域１２ｂは深い不純物分布（以下、深いソース・ドレイン分布１２ｂ）を模式的に表したものである。また、図１（ｃ）において、領域１３は、ＭＯＳＦＥＴのゲート長が短い場合における閾値電圧の低下を防ぐためのイオン注入（以下、ポケット注入）により形成された不純物分布（以下、ポケット分布１３）を模式的に表したものである。
【００２３】
以下、本実施形態の３次元不純物分布算出方法、具体的には図１（ａ）に示すチャネル幅方向断面Ａ−Ａ’及びチャネル長方向断面Ｂ−Ｂ’について２次元プロセスシミュレーションを行ない、その結果を用いてチャネル分布、ソース・ドレイン分布及びポケット分布のそれぞれの３次元不純物分布を求める方法について詳しく説明する。
【００２４】
図２（ａ）、（ｃ）、（ｅ）、（ｇ）は、図１（ｂ）に示すチャネル幅方向断面についての２次元プロセスシミュレーションの流れを示す図であり、図２（ｂ）、（ｄ）、（ｆ）、（ｈ）は、図１（ｃ）に示すチャネル長方向断面についての２次元プロセスシミュレーションの流れを示す図である。尚、２次元プロセスシミュレーションは、半導体装置等の電子デバイスの各構成要素の形状や不純物分布等を情報として持つ計算機（プロセスシミュレータ）を用いて行なわれる。
【００２５】
まず、図２（ａ）及び（ｂ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、基板１に素子分離溝を形成して該溝に絶縁体を埋め込むことにより素子分離領域２を形成する工程、チャネル注入を行なう工程及び活性化熱処理を行なう工程までの２次元プロセスシミュレーションを行なう。このとき、図２（ａ）に示すように、チャネル幅方向断面については素子分離領域２を含む断面であるので、前記の各製造工程のシミュレーションを全て行なう。これにより、チャネル分布１１が得られる。一方、図２（ｂ）に示すチャネル長方向断面については素子分離領域２を含まない断面であるので、シミュレーションを実施しない。
【００２６】
次に、図２（ｃ）及び（ｄ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、基板１上にゲート酸化膜３を熱酸化により形成する工程及びゲート酸化膜３上に導電膜を堆積して該導電膜に対してエッチングを行なうことによりゲート構造４を形成する工程までの２次元プロセスシミュレーションを行なう。このとき、図２（ｃ）に示すように、チャネル幅方向断面のシミュレーションにおいて、チャネル分布１１は、素子分離領域２の影響を受ける領域１１ａと素子分離領域２の影響を受けない領域１１ｂとに分かれる。一方、図２（ｄ）に示すように、チャネル長方向断面のシミュレーションにおいては、不純物分布が存在しないため、ゲート酸化膜３及びゲート構造４のそれぞれの形状のみが計算される。
【００２７】
次に、図２（ｅ）及び（ｆ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、浅いソース・ドレイン分布１２ａ及びポケット分布１３を形成するためのイオン注入を行なう工程、活性化熱処理を行なう工程及びサイドウォール構造５を形成する工程までの２次元プロセスシミュレーションを行なう。このとき、図２（ｅ）に示すように、チャネル幅方向断面のシミュレーションにおいては、該断面がゲート構造４によって覆われているため、前記のイオン注入によって基板１中に不純物は注入されない。一方、図２（ｆ）に示すように、チャネル長方向断面のシミュレーションにおいては、ゲート構造４が設けられていない基板１の露出領域があるため、前記のイオン注入によって基板１中に不純物が注入される。すなわち、浅いソース・ドレイン分布１２ａ及びポケット分布１３が得られる。
【００２８】
最後に、図２（ｇ）及び（ｈ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、深いソース・ドレイン分布１２ｂを形成するためのイオン注入を行なう工程、活性化熱処理を行なう工程及びその他の工程の２次元プロセスシミュレーションを行なう。このとき、図２（ｇ）に示すように、チャネル幅方向断面のシミュレーションにおいては、該断面がゲート構造４によって覆われているため、前記のイオン注入によって基板１中に不純物は注入されない。一方、図２（ｈ）に示すように、チャネル長方向断面のシミュレーションにおいては、ゲート構造４が設けられていない基板１の露出領域があるため、前記のイオン注入によって基板１中に不純物が注入される。すなわち、深いソース・ドレイン分布１２ｂが得られる。
【００２９】
以上に説明した２次元プロセスシミュレーションにより、チャネル幅方向断面においてチャネル分布１１が計算されると共に、チャネル長方向断面においてソース・ドレイン分布１２及びポケット分布１３が計算される。
【００３０】
このように計算された２次元不純物分布を用いた、本実施形態の３次元不純物分布算出方法は次の通りである。
【００３１】
まず、図１（ａ）に示すＭＯＳＦＥＴの３次元構造の線９ａ及び９ｂに、図１（ｂ）に示すチャネル幅方向断面の点９ｃ及び９ｄが重なるように、且つ該チャネル幅方向断面を線９ａ及び９ｂのそれぞれに対して垂直に保ちながら、該チャネル幅方向断面の２次元不純物分布（チャネル分布１１を含む）を線９ａ及び９ｂの延びる方向に順次移動させていく。このとき、ＭＯＳＦＥＴの３次元構造における各位置（計算機上では離散化された各格子点：以下同様）が、該移動するチャネル幅方向断面に１度だけ含まれるようにし、そのときのチャネル幅方向断面の２次元不純物分布における前記の各位置と対応する箇所の不純物濃度を当該各位置の不純物濃度に設定する。
【００３２】
続いて、図１（ａ）に示すＭＯＳＦＥＴの３次元構造の線１０ａ及び１０ｂに、図１（ｃ）に示すチャネル長方向断面の点１０ｃ及び１０ｄが重なるように、且つ該チャネル長方向断面を線１０ａ及び１０ｂのそれぞれに対して垂直に保ちながら、該チャネル長方向断面の２次元不純物分布（ソース・ドレイン分布１２及びポケット分布１３を含む）を線１０ａ及び１０ｂの延びる方向に順次移動させていく。このとき、ＭＯＳＦＥＴの３次元構造における各位置が、該移動するチャネル長方向断面に１度だけ含まれるようにし、そのときのチャネル長方向断面の２次元不純物分布における前記の各位置と対応する箇所の不純物濃度を、当該各位置について先に計算されている不純物濃度にさらに足し合わせる。これにより、ＭＯＳＦＥＴの３次元不純物分布が得られる。
【００３３】
本実施形態によると、チャネル分布１１、ソース・ドレイン分布１２及びポケット分布１３のそれぞれを、３次元デバイス構造における複数の断面のうちのいずれか１つの断面についての２次元プロセスシミュレーションにより求め、得られた各断面の２次元不純物分布を非平行な方向に移動させながら、３次元デバイス構造の各位置における不純物濃度として加算していくことにより、デバイスシミュレーションに必要な３次元不純物分布を算出する。すなわち、２次元プロセスシミュレーションの精度の良さと計算の容易性とを、３次元不純物分布の算出に適用できるため、３次元不純物分布を精度良く且つ容易に計算できる。
【００３４】
また、本実施形態によると、チャネル分布１１の計算の際には素子分離領域２（正確には素子領域と素子分離領域２との界面）の影響を受ける領域１１ａと素子分離領域２の影響を受けない領域１１ｂとに分けて２次元不純物分布を求めると共に、ソース・ドレイン分布１２及びポケット分布１３の計算の際にはゲート構造４をマスクとした場合の不純物の横方向拡がりを考慮した２次元不純物分布を求める。このため、解析式を用いることなく、精度の良い２次元プロセスシミュレーション結果に基づいて３次元不純物分布を求めることができる。
【００３５】
尚、本実施形態において、ＭＯＳＦＥＴの３次元構造における異なる２つの断面について２次元プロセスシミュレーションを実施したが、これに代えて、ＭＯＳＦＥＴの３次元構造における異なる３つ以上の断面について２次元プロセスシミュレーションを実施し、その結果を用いて３次元不純物分布を求めてもよい。また、３次元不純物分布の算出対象となる素子構造がＭＯＳＦＥＴに限られないことは言うまでもない。
【００３６】
また、本実施形態において、チャネル幅方向断面を線９ａ及び９ｂ（図１（ａ）参照）のそれぞれに対して垂直に保ちながら、該チャネル幅方向断面の２次元不純物分布を線９ａ及び９ｂの延びる方向に移動させると共に、チャネル長方向断面を線１０ａ及び１０ｂ（図１（ａ）参照）のそれぞれに対して垂直に保ちながら、該チャネル長方向断面の２次元不純物分布を線１０ａ及び１０ｂの延びる方向に移動させた。言い換えると、チャネル幅方向断面及びチャネル長方向断面のそれぞれの２次元不純物分布を該各断面に対して垂直な方向に移動させた。しかし、これに変えて、チャネル幅方向断面及びチャネル長方向断面のそれぞれの２次元不純物分布を該各断面に対して垂直以外の非平行な方向に移動させてもよい。
【００３７】
また、本実施形態において、基板１の表面における素子領域と素子分離領域２との界面（図１（ａ）の線９ａ及び９ｂ）に沿った方向、又は基板１の表面におけるゲート酸化膜３の縁（図１（ｂ）の線１０ａ及び１０ｂ）に沿った方向に、各断面の２次元不純物分布を移動させた。しかし、これに代えて、エッチング、リソグラフィ若しくは成膜によって生じた絶縁膜、半導体層、レジスト膜若しくは導電膜のいずれかの形状の端部に沿った方向又は異種材料同士の間の界面に沿った方向に、各断面の２次元不純物分布を移動させてもよい。
【００３８】
また、本実施形態において、３次元不純物分布算出の対象となるＭＯＳＦＥＴがＳＴＩ構造の素子分離領域２に代えてＬＯＣＯＳ（local oxidation of silicon）構造の素子分離領域を有していてもよい。また、ＭＯＳＦＥＴがポケット分布１３に代えて又はそれに加えてハロー分布を有していてもよい。
【００３９】
また、本実施形態において、ＭＯＳＦＥＴのゲート構造４が形成されるよりも前におけるイオン注入により形成される２次元不純物分布を、ＭＯＳＦＥＴのチャネル幅方向断面について算出する一方、該ゲート構造４が形成された後におけるイオン注入により形成される２次元不純物分布を、ＭＯＳＦＥＴのチャネル長方向断面について算出した。しかし、これに加えて、ゲート構造４が形成されるよりも前におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、チャネル幅方向断面について算出してもよいし、ゲート構造４が形成された後におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、チャネル長方向断面について算出してもよい。
【００４０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る３次元不純物分布算出方法について図面を参照しながら説明する。
【００４１】
図３は、本実施形態の３次元不純物分布算出の対象となるデバイス構造、具体的にはＭＯＳＦＥＴの３次元構造を上から見た平面図である。尚、図３におけるＡ−Ａ’線の断面図（チャネル幅方向断面図）は、第１の実施形態の図１（ｂ）と同様である。また、図３において、第１の実施形態と同一の構成要素には同一の符号を付して説明を省略する。
【００４２】
図３に示すデバイス構造が、図１（ａ）に示す第１の実施形態と異なっている点は、ゲート構造４が太さ（チャネル長方向（Ｂ−Ｂ’方向）の太さ：以下同じ）の異なる部分を有していると共にゲート酸化膜３の縁（端部）を示す線１０ａ及び１０ｂが曲線になっていることである。言い換えると、図３に示すデバイス構造では、該構造を上から見た場合、ゲート構造４の端部は曲線形状を有している。ここで、第１の実施形態ではＭＯＳＦＥＴの３次元構造のどこにチャネル長方向断面を取ったとしてもゲート構造４の太さは同じであるため、チャネル長方向断面の２次元不純物分布を単純に線１０ａ及び１０ｂに沿って移動させることにより、ＭＯＳＦＥＴの３次元不純物分布が得られた。しかしながら、図３に示すデバイス構造ではゲート構造４の太さが変化するため、チャネル長方向断面の２次元不純物分布を単純に線１０ａ及び１０ｂに沿って移動させることはできない。尚、一般に、例えばゲート構造にコンタクトを取りやすいようにゲート構造の一部分を太らせることは行なわれているため、この場合でも、３次元不純物分布の算出に利用できるように２次元プロセスシミュレーションを行なうことが必要である。本実施形態は当該場合等を対象とするものである。
【００４３】
以下、本実施形態の３次元不純物分布算出方法、具体的には図３に示すチャネル幅方向断面Ａ−Ａ’及びチャネル長方向断面Ｂ−Ｂ’について２次元プロセスシミュレーションを行ない、その結果を用いてチャネル分布、ソース・ドレイン分布及びポケット分布のそれぞれの３次元不純物分布を求める方法について詳しく説明する。
【００４４】
図４（ａ）〜（ｄ）は、図３におけるＢ−Ｂ’線の断面（チャネル長方向断面）についての２次元プロセスシミュレーションの流れを示す図である。尚、図３におけるＡ−Ａ’線の断面（チャネル幅方向断面）についての２次元プロセスシミュレーションの流れは、図２（ａ）、（ｃ）、（ｅ）、（ｇ）に示す第１の実施形態と同様である。また、図２（ｂ）、（ｄ）、（ｆ）、（ｈ）に示す第１の実施形態のチャネル長方向断面についての２次元プロセスシミュレーションではゲート構造４の太さを実際の太さに設定していたのに対して、図４（ａ）〜（ｄ）に示す本実施形態のチャネル長方向断面についての２次元プロセスシミュレーションではゲート構造４の太さは十分に大きいものとしてゲート構造４の一方の縁（例えば図３のＡ−Ａ’線の左側の縁）のみを計算対象としている。尚、この点を除いて、本実施形態のチャネル長方向断面についての２次元プロセスシミュレーションは基本的に第１の実施形態と同じである。
【００４５】
まず、図２（ａ）及び図４（ａ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、基板１に素子分離溝を形成して該溝に絶縁体を埋め込むことにより素子分離領域２を形成する工程、チャネル注入を行なう工程及び活性化熱処理を行なう工程までの２次元プロセスシミュレーションを行なう。このとき、図２（ａ）に示すように、チャネル幅方向断面については素子分離領域２を含む断面であるので、前記の各製造工程のシミュレーションを全て行なう。これにより、チャネル分布１１が得られる。一方、図４（ａ）に示すチャネル長方向断面については素子分離領域２を含まない断面であるので、シミュレーションを実施しない。
【００４６】
次に、図２（ｃ）及び図４（ｂ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、基板１上にゲート酸化膜３を熱酸化により形成する工程及びゲート酸化膜３上に導電膜を堆積して該導電膜に対してエッチングを行なうことによりゲート構造４を形成する工程までの２次元プロセスシミュレーションを行なう。このとき、図２（ｃ）に示すように、チャネル幅方向断面のシミュレーションにおいて、チャネル分布１１は、素子分離領域２の影響を受ける領域１１ａと素子分離領域２の影響を受けない領域１１ｂとに分かれる。一方、図４（ｂ）に示すように、チャネル長方向断面のシミュレーションにおいては、不純物分布が存在しないため、ゲート酸化膜３及びゲート構造４のそれぞれの形状のみが計算される。
【００４７】
次に、図２（ｅ）及び図４（ｃ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、浅いソース・ドレイン分布１２ａ及びポケット分布１３を形成するためのイオン注入を行なう工程、活性化熱処理を行なう工程及びサイドウォール構造５を形成する工程までの２次元プロセスシミュレーションを行なう。このとき、図２（ｅ）に示すように、チャネル幅方向断面のシミュレーションにおいては、該断面がゲート構造４によって覆われているため、前記のイオン注入によって基板１中に不純物は注入されない。一方、図４（ｃ）に示すように、チャネル長方向断面のシミュレーションにおいては、ゲート構造４が設けられていない基板１の露出領域があるため、前記のイオン注入によって基板１中に不純物が注入される。すなわち、浅いソース・ドレイン分布１２ａ及びポケット分布１３が得られる。
【００４８】
最後に、図２（ｇ）及び図４（ｄ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、深いソース・ドレイン分布１２ｂを形成するためのイオン注入を行なう工程、活性化熱処理を行なう工程及びその他の工程の２次元プロセスシミュレーションを行なう。このとき、図２（ｇ）に示すように、チャネル幅方向断面のシミュレーションにおいては、該断面がゲート構造４によって覆われているため、前記のイオン注入によって基板１中に不純物は注入されない。一方、図４（ｄ）に示すように、チャネル長方向断面のシミュレーションにおいては、ゲート構造４が設けられていない基板１の露出領域があるため、前記のイオン注入によって基板１中に不純物が注入される。すなわち、深いソース・ドレイン分布１２ｂが得られる。
【００４９】
以上に説明した２次元プロセスシミュレーションにより、チャネル幅方向断面においてチャネル分布１１が計算されると共に、チャネル長方向断面においてソース・ドレイン分布１２及びポケット分布１３が計算される。
【００５０】
このように計算された２次元不純物分布を用いた、本実施形態の３次元不純物分布算出方法は次の通りである。
【００５１】
まず、チャネル幅方向断面の２次元不純物分布の利用の仕方は第１の実施形態と同じである。具体的には、図１（ａ）に示すＭＯＳＦＥＴの３次元構造の線９ａ及び９ｂに、図１（ｂ）に示すチャネル幅方向断面の点９ｃ及び９ｄが重なるように、且つ該チャネル幅方向断面を線９ａ及び９ｂのそれぞれに対して垂直に保ちながら、該チャネル幅方向断面の２次元不純物分布（チャネル分布１１を含む）を線９ａ及び９ｂの延びる方向に順次移動させていく。このとき、ＭＯＳＦＥＴの３次元構造における各位置（計算機上では離散化された各格子点：以下同様）が、該移動するチャネル幅方向断面に１度だけ含まれるようにし、そのときのチャネル幅方向断面の２次元不純物分布における前記の各位置と対応する箇所の不純物濃度を当該各位置の不純物濃度に設定する。
【００５２】
次に、図３に示すＭＯＳＦＥＴの３次元構造の線１０ａに、図４（ｄ）に示すチャネル長方向断面の点１０ｃが重なるように、且つ該チャネル長方向断面を線１０ａに対して垂直に保ちながら、該チャネル長方向断面の２次元不純物分布（ソース・ドレイン分布１２及びポケット分布１３を含む）を線１０ａの延びる方向に順次移動させていく。このとき、ＭＯＳＦＥＴの３次元構造における各位置が、該移動するチャネル長方向断面に１度だけ含まれるようにし、そのときのチャネル長方向断面の２次元不純物分布における前記の各位置と対応する箇所の不純物濃度を、当該各位置について先に計算されている不純物濃度にさらに足し合わせる。尚、ＭＯＳＦＥＴの３次元構造における各位置と線１０ａとを結ぶ最短距離は、該各位置を含む、前記の移動するチャネル長方向断面上に存在する。
【００５３】
最後に、図４（ｄ）に示すチャネル長方向断面の２次元不純物分布の左右（水平方向配置）を反転させて、図３に示すＭＯＳＦＥＴの３次元構造の線１０ｂに、反転後の図４（ｄ）に示すチャネル長方向断面の点１０ｃが重なるように、且つ該チャネル長方向断面を線１０ｂに対して垂直に保ちながら、該チャネル長方向断面の２次元不純物分布（ソース・ドレイン分布１２及びポケット分布１３を含む）を線１０ｂの延びる方向に順次移動させていく。このとき、ＭＯＳＦＥＴの３次元構造における各位置が、該移動するチャネル長方向断面に１度だけ含まれるようにし、そのときのチャネル長方向断面の２次元不純物分布における前記の各位置と対応する箇所の不純物濃度を、当該各位置について先に計算されている不純物濃度にさらに足し合わせる。これにより、ＭＯＳＦＥＴの３次元不純物分布が得られる。尚、ＭＯＳＦＥＴの３次元構造における各位置と線１０ｂとを結ぶ最短距離は、該各位置を含む、前記の移動するチャネル長方向断面上に存在する。
【００５４】
本実施形態によると、第１の実施形態と同様の効果に加えて、ゲート構造４の太さがどのように変化した場合にも２次元プロセスシミュレーションの結果（特にゲート構造４の縁での２次元不純物分布）を３次元不純物分布の算出に利用することができる。
【００５５】
尚、本実施形態の３次元不純物分布算出の対象となるデバイス構造では、ゲート構造４の縁からゲート構造４の下側のチャネル領域１ａに向けて不純物が拡がっているため、線１０ａ及び１０ｂのそれぞれに沿ってチャネル長方向断面の２次元不純物分布を移動させることにより３次元不純物分布を求めた際に、ゲート構造４の太さが小さい場合にはゲート構造４の両側の線１０ａ及び１０ｂのそれぞれに沿って移動させた２次元不純物分布が互いに足し合わされて不純物濃度が増加するが、これは実際の状況に正確に対応している。すなわち、太さが変化するゲート構造を備えたＭＯＳＦＥＴの２次元プロセスシミュレーションをゲート構造の太さを実際の太さに設定して実施した場合、ゲート構造の太さが小さい箇所の不純物濃度は該太さが大きい箇所の不純物濃度と比較して増加する。
【００５６】
また、本実施形態において、線１０ａの端部と線１０ｂの端部とがつながっている場合、チャネル長方向断面の２次元不純物分布を線１０ａに沿って移動させ、引き続き連続的に線１０ｂに沿って移動させてもよい。このとき、線１０ａ及び１０ｂに囲まれたチャネル領域１ａ内にチャネル長方向断面のゲート構造４が位置するように当該断面を移動させる。
【００５７】
また、本実施形態において、ＭＯＳＦＥＴの３次元構造における異なる２つの断面について２次元プロセスシミュレーションを実施したが、これに代えて、ＭＯＳＦＥＴの３次元構造における異なる３つ以上の断面について２次元プロセスシミュレーションを実施し、その結果を用いて３次元不純物分布を求めてもよい。また、３次元不純物分布の算出対象となる素子構造がＭＯＳＦＥＴに限られないことは言うまでもない。
【００５８】
また、本実施形態において、チャネル幅方向断面を線９ａ及び９ｂ（図３参照）のそれぞれに対して垂直に保ちながら、該チャネル幅方向断面の２次元不純物分布を線９ａ及び９ｂの延びる方向に移動させると共に、チャネル長方向断面を線１０ａ又は１０ｂ（図３参照）に対して垂直に保ちながら、該チャネル長方向断面の２次元不純物分布を線１０ａ又は１０ｂの延びる方向に移動させた。言い換えると、チャネル幅方向断面及びチャネル長方向断面のそれぞれの２次元不純物分布を該各断面に対して垂直な方向に移動させた。しかし、これに変えて、チャネル幅方向断面及びチャネル長方向断面のそれぞれの２次元不純物分布を該各断面に対して垂直以外の非平行な方向に移動させてもよい。
【００５９】
また、本実施形態において、基板１の表面における素子領域と素子分離領域２との界面（図３の線９ａ及び９ｂ）に沿った方向、又は基板１の表面におけるゲート酸化膜３の縁（図３の線１０ａ及び１０ｂ）に沿った方向に、各断面の２次元不純物分布を移動させた。しかし、これに代えて、エッチング、リソグラフィ若しくは成膜によって生じた絶縁膜、半導体層、レジスト膜若しくは導電膜のいずれかの形状の端部に沿った方向又は異種材料同士の間の界面に沿った方向に、各断面の２次元不純物分布を移動させてもよい。
【００６０】
また、本実施形態において、３次元不純物分布算出の対象となるＭＯＳＦＥＴがＳＴＩ構造の素子分離領域２に代えてＬＯＣＯＳ構造の素子分離領域を有していてもよい。また、ＭＯＳＦＥＴがポケット分布１３に代えて又はそれに加えてハロー分布を有していてもよい。
【００６１】
また、本実施形態において、ＭＯＳＦＥＴのゲート構造４が形成されるよりも前におけるイオン注入により形成される２次元不純物分布を、ＭＯＳＦＥＴのチャネル幅方向断面について算出する一方、該ゲート構造４が形成された後におけるイオン注入により形成される２次元不純物分布を、ＭＯＳＦＥＴのチャネル長方向断面について算出した。しかし、これに加えて、ゲート構造４が形成されるよりも前におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、チャネル幅方向断面について算出してもよいし、ゲート構造４が形成された後におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、チャネル長方向断面について算出してもよい。
【００６２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る３次元不純物分布算出方法について図面を参照しながら説明する。
【００６３】
図５は、本実施形態の３次元不純物分布算出の対象となるデバイス構造、具体的にはＭＯＳＦＥＴの３次元構造を上から見た平面図である。尚、図５におけるＢ−Ｂ’線の断面図（チャネル長方向断面図）は、第１の実施形態の図１（ｃ）と同様である。また、図５において、第１の実施形態と同一の構成要素には同一の符号を付して説明を省略する。
【００６４】
図５に示すデバイス構造が、図１（ａ）に示す第１の実施形態と異なっている点は、チャネル領域１ａが幅（チャネル幅方向（Ａ−Ａ’方向）の幅：以下同じ）の異なる部分を有していると共に素子領域と素子分離領域２との界面を示す線９ａ及び９ｂが曲線になっていることである。言い換えると、図５に示すデバイス構造では、該構造を上から見た場合、素子領域（つまりチャネル領域１ａ）と素子分離領域２との界面は曲線形状を有している。ここで、第１の実施形態ではＭＯＳＦＥＴの３次元構造のどこにチャネル幅方向断面を取ったとしてもチャネル領域１ａの幅は同じであるため、チャネル幅方向断面の２次元不純物分布を単純に線９ａ及び９ｂに沿って移動させることにより、ＭＯＳＦＥＴの３次元不純物分布が得られた。しかしながら、図５に示すデバイス構造ではチャネル領域１ａの幅が変化するため、チャネル幅方向断面の２次元不純物分布を単純に線９ａ及び９ｂに沿って移動させることはできない。尚、例えば幅が異なる素子同士を直列に接続すると、幅が狭い素子においては、パターニングに利用されるリソグラフィ技術の限界に起因してチャネル領域の幅が一定にならない。この場合でも、３次元不純物分布の算出に利用できるように２次元プロセスシミュレーションを行なうことが必要である。本実施形態は当該場合等を対象とするものである。
【００６５】
以下、本実施形態の３次元不純物分布算出方法、具体的には図５に示すチャネル幅方向断面Ａ−Ａ’及びチャネル長方向断面Ｂ−Ｂ’について２次元プロセスシミュレーションを行ない、その結果を用いてチャネル分布、ソース・ドレイン分布及びポケット分布のそれぞれの３次元不純物分布を求める方法について詳しく説明する。
【００６６】
図６（ａ）〜（ｄ）は、図５におけるＡ−Ａ’線の断面（チャネル幅方向断面）についての２次元プロセスシミュレーションの流れを示す図である。尚、図５におけるＢ−Ｂ’線の断面（チャネル長方向断面）についての２次元プロセスシミュレーションの流れは、図２（ｂ）、（ｄ）、（ｆ）、（ｈ）に示す第１の実施形態と同様である。また、図２（ａ）、（ｃ）、（ｅ）、（ｇ）に示す第１の実施形態のチャネル長方向断面についての２次元プロセスシミュレーションではチャネル領域１ａの幅を実際の幅に設定していたのに対して、図６（ａ）〜（ｄ）に示す本実施形態のチャネル幅方向断面についての２次元プロセスシミュレーションではチャネル領域１ａの幅は十分に大きいものとしてチャネル領域１ａの一方の縁（例えば図５のＢ−Ｂ’線の上側の縁）のみを計算対象としている。尚、この点を除いて、本実施形態のチャネル長方向断面についての２次元プロセスシミュレーションは基本的に第１の実施形態と同じである。さらに、本実施形態では、図５に示す素子分離領域２がないとした場合におけるチャネル幅方向断面についての２次元プロセスシミュレーション（チャネル分布を求めるためのシミュレーション）を実施する。図７（ａ）〜（ｄ）は、当該２次元プロセスシミュレーションの流れを示す図である。
【００６７】
まず、図６（ａ）及び図２（ｂ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、基板１に素子分離溝を形成して該溝に絶縁体を埋め込むことにより素子分離領域２を形成する工程、チャネル注入を行なう工程及び活性化熱処理を行なう工程までの２次元プロセスシミュレーションを行なう。このとき、図６（ａ）に示すように、チャネル幅方向断面については素子分離領域２を含む断面であるので、前記の各製造工程のシミュレーションを全て行なう。これにより、チャネル分布１１が得られる。また、図７（ａ）に示すように、チャネル幅方向断面については素子分離領域２がないとした場合についても前記の各製造工程のシミュレーションを全て行ない、それにより素子分離領域２がない場合のチャネル分布１１を得る。一方、図２（ｂ）に示すチャネル長方向断面については素子分離領域２を含まない断面であるので、シミュレーションを実施しない。
【００６８】
次に、図６（ｂ）及び図２（ｄ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、基板１上にゲート酸化膜３を熱酸化により形成する工程及びゲート酸化膜３上に導電膜を堆積して該導電膜に対してエッチングを行なうことによりゲート構造４を形成する工程までの２次元プロセスシミュレーションを行なう。このとき、図６（ｂ）に示すように、素子分離領域２を考慮したチャネル幅方向断面のシミュレーションにおいて、チャネル分布１１は、素子分離領域２の影響を受ける領域１１ａと素子分離領域２の影響を受けない領域１１ｂとに分かれる。また、図７（ｂ）に示すように、素子分離領域２を考慮しないチャネル幅方向断面のシミュレーションにおいては、チャネル分布１１は変化しない。一方、図２（ｄ）に示すように、チャネル長方向断面のシミュレーションにおいては、不純物分布が存在しないため、ゲート酸化膜３及びゲート構造４のそれぞれの形状のみが計算される。
【００６９】
次に、図６（ｃ）及び図２（ｆ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、浅いソース・ドレイン分布１２ａ及びポケット分布１３を形成するためのイオン注入を行なう工程、活性化熱処理を行なう工程及びサイドウォール構造５を形成する工程までの２次元プロセスシミュレーションを行なう。このとき、図６（ｃ）に示すように、素子分離領域２を考慮したチャネル幅方向断面のシミュレーションにおいては、該断面がゲート構造４によって覆われているため、前記のイオン注入によって基板１中に不純物は注入されない。また、図７（ｃ）に示すように、素子分離領域２を考慮しないチャネル幅方向断面のシミュレーションにおいても同様である。一方、図２（ｆ）に示すように、チャネル長方向断面のシミュレーションにおいては、ゲート構造４が設けられていない基板１の露出領域があるため、前記のイオン注入によって基板１中に不純物が注入される。すなわち、浅いソース・ドレイン分布１２ａ及びポケット分布１３が得られる。
【００７０】
最後に、図６（ｄ）及び図２（ｈ）に示すように、チャネル幅方向断面及びチャネル長方向断面のそれぞれについて、深いソース・ドレイン分布１２ｂを形成するためのイオン注入を行なう工程、活性化熱処理を行なう工程及びその他の工程の２次元プロセスシミュレーションを行なう。このとき、図６（ｄ）に示すように、素子分離領域２を考慮したチャネル幅方向断面のシミュレーションにおいては、該断面がゲート構造４によって覆われているため、前記のイオン注入によって基板１中に不純物は注入されない。また、図７（ｄ）に示すように、素子分離領域２を考慮しないチャネル幅方向断面のシミュレーションにおいても同様である。一方、図２（ｈ）に示すように、チャネル長方向断面のシミュレーションにおいては、ゲート構造４が設けられていない基板１の露出領域があるため、前記のイオン注入によって基板１中に不純物が注入される。すなわち、深いソース・ドレイン分布１２ｂが得られる。
【００７１】
以上に説明した２次元プロセスシミュレーションにより、チャネル幅方向断面においてチャネル分布１１が計算されると共に、チャネル長方向断面においてソース・ドレイン分布１２及びポケット分布１３が計算される。尚、前述のように、チャネル幅方向断面においては、素子分離領域２がない場合のチャネル分布１１が計算される。
【００７２】
このように計算された２次元不純物分布を用いた、本実施形態の３次元不純物分布算出方法は次の通りである。
【００７３】
まず、図７（ｄ）に示す、素子分離領域２が設けられていないとした場合におけるチャネル幅方向断面の不純物分布（チャネル分布１１のうち素子分離領域２（正確には素子領域と素子分離領域２との界面）の影響を受けない領域１１ｂ）をＭＯＳＦＥＴの３次元構造の各位置における不純物濃度として設定する。尚、当該チャネル幅方向断面の不純物分布においては水平方向の濃度変化は存在しないので、当該チャネル幅方向断面の不純物分布は実質的に深さ方向のみの１次元不純物分布である。
【００７４】
次に、図６（ｄ）に示す、素子分離領域２が設けられている場合におけるチャネル幅方向断面の不純物分布（領域１１ａ及び１１ｂからなるチャネル分布１１）と、図７（ｄ）に示す、素子分離領域２が設けられていないとした場合におけるチャネル幅方向断面の不純物分布（領域１１ｂのみからなるチャネル分布１１）との差分を求める。具体的には、図６（ｄ）に示すチャネル幅方向断面の不純物分布から、図７（ｄ）に示すチャネル幅方向断面の不純物分布を減じる。これにより、素子分離領域２（正確には素子領域と素子分離領域２との界面）の影響を受ける領域１１ａにおける差分のみが残る。尚、本実施形態では、素子分離領域２が設けられている場合における領域１１ａの不純物分布は、素子分離領域２が設けられていないとした場合における該当個所のチャネル分布１１よりも小さいので、前述の差分は負の値となる。
【００７５】
次に、前述の差分として得られた、チャネル幅方向断面の２次元不純物分布を、図５に示すＭＯＳＦＥＴの３次元構造の線９ａに、チャネル幅方向断面の点９ｃ（図６（ｄ）参照）が重なるように、且つ該チャネル幅方向断面を線９ａに対して垂直に保ちながら、線９ａの延びる方向に順次移動させていく。このとき、ＭＯＳＦＥＴの３次元構造における各位置が、該移動するチャネル幅方向断面に１度だけ含まれるようにし、そのときのチャネル幅方向断面の２次元不純物分布における前記の各位置と対応する箇所の不純物濃度を、当該各位置について先に計算されている不純物濃度にさらに足し合わせる。尚、ＭＯＳＦＥＴの３次元構造における各位置と線９ａとを結ぶ最短距離は、該各位置を含む、前記の移動するチャネル幅方向断面上に存在する。
【００７６】
次に、前述の差分として得られた、チャネル幅方向断面の２次元不純物分布の左右（水平方向配置）を反転させて、図５に示すＭＯＳＦＥＴの３次元構造の線９ｂに、反転後のチャネル長方向断面の点９ｃ（図６（ｄ）参照）が重なるように、且つ該チャネル長方向断面を線９ｂに対して垂直に保ちながら、該チャネル長方向断面の２次元不純物分布を線９ｂの延びる方向に順次移動させていく。このとき、ＭＯＳＦＥＴの３次元構造における各位置が、該移動するチャネル幅方向断面に１度だけ含まれるようにし、そのときのチャネル幅方向断面の２次元不純物分布における前記の各位置と対応する箇所の不純物濃度を、当該各位置について先に計算されている不純物濃度にさらに足し合わせる。尚、ＭＯＳＦＥＴの３次元構造における各位置と線９ｂとを結ぶ最短距離は、該各位置を含む、前記の移動するチャネル幅方向断面上に存在する。
【００７７】
最後に、チャネル長方向断面の２次元不純物分布を第１の実施形態と同じように利用する。具体的には、図５に示すＭＯＳＦＥＴの３次元構造の線１０ａ及び１０ｂに、図１（ｃ）に示すチャネル長方向断面の点１０ｃ及び１０ｄが重なるように、且つ該チャネル長方向断面を線１０ａ及び１０ｂのそれぞれに対して垂直に保ちながら、該チャネル長方向断面の２次元不純物分布（ソース・ドレイン分布１２及びポケット分布１３を含む）を線１０ａ及び１０ｂの延びる方向に順次移動させていく。このとき、ＭＯＳＦＥＴの３次元構造における各位置が、該移動するチャネル長方向断面に１度だけ含まれるようにし、そのときのチャネル長方向断面の２次元不純物分布における前記の各位置と対応する箇所の不純物濃度を、当該各位置について先に計算されている不純物濃度にさらに足し合わせる。これにより、ＭＯＳＦＥＴの３次元不純物分布が得られる。
【００７８】
本実施形態によると、第１の実施形態と同様の効果に加えて、チャネル領域１ａの幅がどのように変化した場合にも２次元プロセスシミュレーションの結果（特に素子領域と素子分離領域２との界面での２次元不純物分布）を３次元不純物分布の算出に利用することができる。
【００７９】
尚、本実施形態の３次元不純物分布算出の対象となるデバイス構造では、前記の界面からチャネル領域１ａに向けてチャネル分布１１（正確には領域１１ａ）の不純物が拡がっているため、線９ａ及び９ｂのそれぞれに沿ってチャネル幅方向断面の２次元不純物分布を移動させることにより３次元不純物分布を求めた際に、チャネル領域１ａの幅が小さい場合にはチャネル領域１ａの両側の線９ａ及び９ｂのそれぞれに沿って移動させた２次元不純物分布（正確には図６（ｄ）に示すチャネル幅方向断面の不純物分布と図７（ｄ）に示すチャネル幅方向断面の不純物分布との差分（本実施形態ではマイナス値））が互いに足し合わされて不純物濃度が大きく変化するが、これは実際の状況に正確に対応している。すなわち、幅が変化するチャネル領域を備えたＭＯＳＦＥＴの２次元プロセスシミュレーションをチャネル領域の幅を実際の幅に設定して実施した場合、チャネル領域の幅が小さい箇所の不純物濃度は該幅が大きい箇所の不純物濃度と比較して不純物濃度が減少している。
【００８０】
また、本実施形態において、線９ａの端部と線９ｂの端部とがつながっている場合、チャネル幅方向断面の２次元不純物分布を線９ａに沿って移動させ、引き続き連続的に線９ｂに沿って移動させてもよい。このとき、線９ａ及び９ｂに囲まれた素子領域内にチャネル幅方向断面のチャネル領域１ａが位置するように当該断面を移動させる。
【００８１】
また、本実施形態において、ＭＯＳＦＥＴの３次元構造における異なる２つの断面について２次元プロセスシミュレーションを実施したが、これに代えて、ＭＯＳＦＥＴの３次元構造における異なる３つ以上の断面について２次元プロセスシミュレーションを実施し、その結果を用いて３次元不純物分布を求めてもよい。また、３次元不純物分布の算出対象となる素子構造がＭＯＳＦＥＴに限られないことは言うまでもない。
【００８２】
また、本実施形態において、チャネル幅方向断面を線９ａ又は９ｂ（図５参照）に対して垂直に保ちながら、該チャネル幅方向断面の２次元不純物分布を線９ａ又は９ｂの延びる方向に移動させると共に、チャネル長方向断面を線１０ａ及び１０ｂ（図５参照）のそれぞれに対して垂直に保ちながら、該チャネル長方向断面の２次元不純物分布を線１０ａ及び１０ｂの延びる方向に移動させた。言い換えると、チャネル幅方向断面及びチャネル長方向断面のそれぞれの２次元不純物分布を該各断面に対して垂直な方向に移動させた。しかし、これに変えて、チャネル幅方向断面及びチャネル長方向断面のそれぞれの２次元不純物分布を該各断面に対して垂直以外の非平行な方向に移動させてもよい。
【００８３】
また、本実施形態において、基板１の表面における素子領域と素子分離領域２との界面（図５の線９ａ及び９ｂ）に沿った方向、又は基板１の表面におけるゲート酸化膜３の縁（図５の線１０ａ及び１０ｂ）に沿った方向に、各断面の２次元不純物分布を移動させた。しかし、これに代えて、エッチング、リソグラフィ若しくは成膜によって生じた絶縁膜、半導体層、レジスト膜若しくは導電膜のいずれかの形状の端部に沿った方向又は異種材料同士の間の界面に沿った方向に、各断面の２次元不純物分布を移動させてもよい。
【００８４】
また、本実施形態において、３次元不純物分布算出の対象となるＭＯＳＦＥＴがＳＴＩ構造の素子分離領域２に代えてＬＯＣＯＳ構造の素子分離領域を有していてもよい。また、ＭＯＳＦＥＴがポケット分布１３に代えて又はそれに加えてハロー分布を有していてもよい。
【００８５】
また、本実施形態において、ＭＯＳＦＥＴのゲート構造４が形成されるよりも前におけるイオン注入により形成される２次元不純物分布を、ＭＯＳＦＥＴのチャネル幅方向断面について算出する一方、該ゲート構造４が形成された後におけるイオン注入により形成される２次元不純物分布を、ＭＯＳＦＥＴのチャネル長方向断面について算出した。しかし、これに加えて、ゲート構造４が形成されるよりも前におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、チャネル幅方向断面について算出してもよいし、ゲート構造４が形成された後におけるイオン注入以外の他の処理に起因する不純物分布の変化又はエッチング若しくは成膜に起因する形状変化を、チャネル長方向断面について算出してもよい。
【００８６】
また、本実施形態と第２の実施形態とを組み合わせて実施してもよい。
【００８７】
（第４の実施形態）
以下、本発明の第４の実施形態に係る３次元不純物分布算出方法について説明する。
【００８８】
ところで、例えば第１の実施形態に係る３次元不純物分布算出方法により得られたＭＯＳＦＥＴの３次元不純物分布と、３次元プロセスシミュレーションにより得られたＭＯＳＦＥＴの３次元不純物分布との比較を行なうと、図１（ａ）に示すゲート構造４のチャネル長方向（Ｂ−Ｂ’方向）の長さ（以下、ゲート長という）が２００ｎｍ程度の時に閾値電圧の精度が最も悪くなることが判明した。その理由は次の通りである。すなわち、ゲート長が２００ｎｍよりも短い場合には、ポケット注入により閾値電圧が決まるため、第１の実施形態の３次元不純物分布算出方法においてチャネル長方向断面の２次元不純物分布の精度が良ければ閾値電圧の精度を十分に確保することができる。また、ゲート長が２００ｎｍよりも長い場合には、チャネル分布により閾値電圧が決まるため、第１の実施形態の３次元不純物分布算出方法においてチャネル幅方向断面の２次元不純物分布の精度が良ければ閾値電圧の精度を十分に確保することができる。しかしながら、ゲート長が２００ｎｍ近辺である場合には、第１の実施形態の３次元不純物分布算出方法においてチャネル長方向断面及びチャネル幅方向断面の両方の２次元不純物分布の精度が要求される。また、実際の素子形成ではソース・ドレイン注入又はポケット注入等により発生した点欠陥（例えば過剰原子又は空孔（空格子点）等）がチャネル分布を変化させる。それに対して、第１の実施形態においては、チャネル長方向断面におけるソース・ドレイン注入及びポケット注入等の２次元プロセスシミュレーションと、チャネル幅方向断面におけるチャネル注入等の２次元プロセスシミュレーションとが別々に実施される。このため、ソース・ドレイン注入又はポケット注入等により発生した点欠陥に起因するチャネル分布の変化をシミュレーションに反映させることができず、その結果、チャネル幅方向断面の２次元不純物分布の精度が悪くなるので、閾値電圧の精度が悪くなる。
【００８９】
そこで、本実施形態では、第１の実施形態の３次元不純物分布算出方法を実施する際に、チャネル長方向断面についての２次元プロセスシミュレーションでソース・ドレイン注入等により生じる点欠陥分布を計算し、該計算結果を、チャネル幅方向断面の２次元不純物分布の算出時に足し合わせる。具体的には、チャネル長方向（例えば図１（ａ）のＢ−Ｂ’方向）断面中におけるチャネル幅方向（例えば図１（ａ）のＡ−Ａ’方向）断面との交差位置での１次元（深さ方向）の点欠陥分布をチャネル幅方向断面の２次元不純物分布に一様に加えていく。
【００９０】
本実施形態によると、第１の実施形態と同様の効果に加えて、ソース・ドレイン注入又はポケット注入等により発生した点欠陥に起因するチャネル分布の変化を２次元プロセスシミュレーションに反映させることができる。このため、チャネル長方向断面及びチャネル幅方向断面の両方の２次元不純物分布の精度を向上させることができるので、ゲート長が２００ｎｍ近辺である場合にも、閾値電圧の精度を向上させることができる。
【００９１】
尚、本実施形態において、チャネル幅方向断面の２次元不純物分布を算出する際に、ゲート構造４が形成された後におけるイオン注入により発生する１次元の点欠陥分布を加えたが、これに代えて、２次元の点欠陥分布を加えてもよい。
【００９２】
また、本実施形態において、チャネル幅方向断面の２次元不純物分布を算出する際に、チャネル長方向断面に属する１次元の点欠陥分布を加えた。しかし、これに限られず、一の断面の２次元不純物分布を２次元プロセスシミュレーションにより算出する際に、他の断面に属する１次元分布又は２次元分布を加え又は減じてもよい。
【００９３】
また、本実施形態と第２の実施形態又は／及び第３の実施形態とを組み合わせて実施してもよい。
【産業上の利用可能性】
【００９４】
以上に説明したように、本発明は、３次元デバイスシミュレーションに必要な３次元不純物分布を算出する方法に関し、３次元不純物分布を精度良く且つ容易に計算できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００９５】
【図１】（ａ）は、本発明の第１の実施形態に係る３次元不純物分布算出の対象となるデバイス構造を上から見た平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’線の断面図（チャネル幅方向断面図）であり、（ｃ）は（ａ）におけるＢ−Ｂ’線の断面図（チャネル長方向断面図）である。
【図２】（ａ）、（ｃ）、（ｅ）、（ｇ）は、図１（ｂ）に示すチャネル幅方向断面についての２次元プロセスシミュレーションの流れを示す図であり、（ｂ）、（ｄ）、（ｆ）、（ｈ）は、図１（ｃ）に示すチャネル長方向断面についての２次元プロセスシミュレーションの流れを示す図である。
【図３】本発明の第２の実施形態に係る３次元不純物分布算出の対象となるデバイス構造を上から見た平面図である。
【図４】（ａ）〜（ｄ）は、図３におけるＢ−Ｂ’線の断面（チャネル長方向断面）についての２次元プロセスシミュレーションの流れを示す図である。
【図５】本発明の第３の実施形態に係る３次元不純物分布算出の対象となるデバイス構造を上から見た平面図である。
【図６】（ａ）〜（ｄ）は、図５におけるＡ−Ａ’線の断面（チャネル幅方向断面）についての素子分離領域２を考慮した２次元プロセスシミュレーションの流れを示す図である。
【図７】（ａ）〜（ｄ）は、図５におけるＡ−Ａ’線の断面（チャネル幅方向断面）についての素子分離領域２を考慮しない２次元プロセスシミュレーションの流れを示す図である。
【図８】（ａ）及び（ｂ）は、１次元不純物分布をプロセスシミュレーションにより計算し、該不純物分布を２次元領域を範囲とする関数によって積分して３次元不純物分布を求める従来方法を説明するための図である。
【符号の説明】
【００９６】
１    基板
１ａ  チャネル領域
２    素子分離領域
３    ゲート酸化膜
４    ゲート構造
５    サイドウォール構造
６    層間絶縁膜
７    コンタクトプラグ
８    外部電極
９ａ、９ｂ    素子領域と素子分離領域との界面
９ｃ、９ｄ    チャネル幅方向断面における線９ａ及び９ｂに相当する位置
１０ａ、１０ｂ  基板１の表面におけるゲート酸化膜３の縁
１０ｃ、１０ｄ  チャネル長方向断面における線１０ａ及び１０ｂに相当する位置
１１    チャネル分布
１１ａ  素子分離領域近傍のチャネル分布
１１ｂ  素子分離領域から離れたチャネル分布
１２    ソース・ドレイン分布
１２ａ  浅いソース・ドレイン分布
１２ｂ  深いソース・ドレイン分布
１３    ポケット分布
１１１    フォトレジスト
１１２    フォトレジストの開口領域
１１３    不純物の２次元分布関数
１１４、１１５    等濃度線
１１８    不純物濃度分布
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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