(57)【要約】【課題】ｎチャネルＴＦＴによる画素回路において高品質な画像表示を可能とするとともに、コストダウンや歩留まり向上を可能とする。【解決手段】  画素回路は、有機ＥＬ素子と、１個の保持容量と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１及び第２の検知トランジスタからなる５個のＮチャネル薄膜トランジスタとで構成する。そしてこの画素回路は、ドライブトランジスタの閾値電圧の変動と有機ＥＬ素子の経時劣化を補償する保持容量のブートストラップ機能（特性変動補償機能）を備え、電流駆動型の有機ＥＬ素子のＩ−Ｖ特性が経時変化やドライブトランジスタの閾値電圧変動を補償する。その上で、サンプリングトランジスタの導通制御を行う走査線（サンプリングトランジスタのゲートラインＷＳＬ）を、所定行数離れた行の画素回路の第１の検知トランジスタＴ４のゲートラインとして共用する。【選択図】      図２
2006243525.tif 000002
【特許請求の範囲】
【請求項１】
信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置された画素アレイを有する表示装置であって、
各画素回路は、有機エレクトロルミネッセンス素子と、保持容量と、サンプリングトランジスタ、ドライブトランジスタ、第１，第２の検知トランジスタ、及びスイッチングトランジスタからなる５個のｎチャネル薄膜トランジスタとを備え、
上記ドライブトランジスタのソースとゲートとの間に上記保持容量が接続され、
上記ドライブトランジスタのソースと所定のカソード電位との間に上記有機エレクトロルミネッセンス素子が接続され、
上記ドライブトランジスタのソースと第１の固定電位との間に上記第１の検知トランジスタが接続され、
上記ドライブトランジスタのゲートと第２の固定電位との間に上記第２の検知トランジスタが接続され、
上記ドライブトランジスタのゲートと上記信号線との間に上記サンプリングトランジスタが接続され、
上記ドライブトランジスタのドレインと所定の電源電位との間に上記スイッチングトランジスタが接続され、
上記サンプリングトランジスタ、上記第１，第２の検知トランジスタ、及び上記スイッチングトランジスタは、それぞれ対応する走査線によって導通制御されるように構成されているとともに、
各行の画素回路における上記サンプリングトランジスタを導通制御する走査線は、それぞれその行から所定行数だけ離れた他の行の画素回路における上記第１の検知トランジスタを導通制御する走査線と共用されていることを特徴とする表示装置。
【請求項２】
発光期間と非発光期間から成る上記有機エレクトロルミネッセンス素子の１発光サイクルにおける上記非発光期間において、
上記スイッチングトランジスタが導通された状態で、上記第１、第２の検知トランジスタが導通された後、上記第１の検知トランジスタが非導通とされることで、上記ドライブトランジスタの閾値電圧を検知し、その検知した電位を上記保持容量に保持する閾値検出動作が開始され、
上記閾値検出動作が終了された後、上記サンプリングトランジスタのみが導通されることで、上記信号線からの入力信号を上記保持容量にサンプリングする書込動作が開始されるとともに、
上記所定行数とは、上記閾値検出動作が開始されてから、上記書込動作が開始されるまでの期間の水平周期数に相当する行数に１を加えた行数であることを特徴とする請求項１に記載の表示装置。
【請求項３】
上記サンプリングトランジスタ及び上記第１の検知トランジスタに対して設けられている上記走査線は、上記画素アレイの両側に介された一対の走査線駆動手段によって、走査線配線の両側から同一の走査パルスが印加されることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置されている画素アレイを有する表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置に関する。
【背景技術】
【０００２】
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【０００３】
有機ＥＬ素子を画素に用いた画像表示装置が開発されている。有機ＥＬ素子は自発光素子であることから、例えば液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能である（いわゆる電流制御型）。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ：ＴＦＴ）によって制御するものである。
【０００４】
図１１に一般的なアクティブマトリクス型有機ＥＬ表示装置のブロック図を示す。
この表示装置は、画素回路１００がｍ×ｎのマトリクス状に配列された画素アレイ部１０３、水平セレクタ１０１、ライトスキャナ１０２、水平セレクタ１０１により選択され輝度情報に応じた信号が供給される信号線ＤＴＬ１、ＤＴＬ２・・・、ライトスキャナ１０２により選択駆動される走査線ＷＳＬ１、ＷＳＬ２・・・を有する。
【０００５】
図１２には、図１１に示した画素回路１００の最も単純な構成例を示している。図示するように、この画素回路１００は、ｎチャネルＴＦＴによるサンプリングトランジスタＴｓ、保持容量Ｃ１０、ｐチャネルＴＦＴによるドライブトランジスタＴｄ、有機ＥＬ素子１を有する。この画素回路１００は、信号線ＤＴＬと走査線ＷＳＬとの交差部に配され、信号線ＤＴＬはサンプリングトランジスタＴｓのドレインに接続され、走査線ＷＳＬはサンプリングトランジスタＴｓのゲートに接続されている。
ドライブトランジスタＴｄ及び有機ＥＬ素子１は、電源電位Ｖｃｃと接地電位ＧＮＤの間で直列に接続されている。すなわちドライブトランジスタ１のソースが電源電位Ｖｃｃに接続される一方、有機ＥＬ素子（発光素子）１のカソードが接地電位ＧＮＤに接続されている。一般に有機ＥＬ素子１は整流性がある為ダイオードの記号で表わしている。一方、サンプリングトランジスタＴｓ及び保持容量Ｃ１０は、ドライブトランジスタＴｄのゲートに接続されている。ドライブトランジスタＴｄのゲート・ソース間電圧をＶｇｓで表わしている。
【０００６】
この画素回路１００では、まず走査線ＷＳＬを選択状態とし、信号線ＤＴＬに信号を印加すると、サンプリングトランジスタＴｓが導通して信号が保持容量Ｃ１０に書き込まれる。保持容量Ｃ１０に書き込まれた信号電位がドライブトランジスタＴｄのゲート電位となる。走査線ＷＳＬを非選択状態とすると、信号線ＤＴＬとドライブトランジスタＴｄとは電気的に切り離されるが、ドライブトランジスタＴｄのゲート電位Ｖｇｓは保持容量Ｃ１０によって安定に保持される。そして電源電位Ｖｃｃから接地電位ＧＮＤに向かって駆動電流がドライブトランジスタＴｄ及び有機ＥＬ素子１を流れる。
このときドライブトランジスタＴｄ及び有機ＥＬ素子１に流れる電流Ｉｄｓは、ドライブトランジスタＴｄのゲート・ソース間電圧Ｖｇｓに応じた値となり、有機ＥＬ素子１はその電流値に応じた輝度で発光する。
つまりこの画素回路１００の場合、保持容量Ｃ１０に信号線ＤＴＬからの信号電位を各込むことによってドライブトランジスタＴｄのゲート印加電圧を変化させ、これにより有機ＥＬ素子１に流れる電流値をコントロールして発色の階調を得る。
【０００７】
ｐチャンネルＴＦＴによるドライブトランジスタＴｄのソースは電源Ｖｃｃに接続されており、常に飽和領域で動作するように設計されているので、ドライブトランジスタＴｄは次の式１に示した値を持つ定電流源となる。
Ｉｄｓ＝（１／２）・μ・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ）2・・・（式１）
但し、Ｉｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、Ｖｔｈはトランジスタの閾値電圧を表している。
この式１から明らかな様に、飽和領域ではトランジスタのドレイン電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓによって制御される。図１２に示したドライブトランジスタＴｄは、Ｖｇｓが一定に保持される為、定電流源として動作し、有機ＥＬ素子１を一定の輝度で発光させることができる。
【０００８】
ここで図１３に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す。実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図示するように時間が経過すると劣化してしまう。そして図１２の画素回路１００においては、有機ＥＬ素子１の経時変化とともに、ドライブトランジスタＴｄのドレイン電圧が変化してゆく。ところが図１２の画素回路１００では上記のようにゲート・ソース間電圧Ｖｇｓが一定であるので、有機ＥＬ素子１には一定量の電流が流れ、発光輝度は変化しない。つまり安定した階調制御ができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで図１２に示した画素回路１００は、ｐチャネル型のドライブトランジスタＴｄを用いて構成されているが、ｎチャネル型のＴＦＴにより構成することができれば、ＴＦＴ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、ＴＦＴ基板の低コスト化が可能となり、開発が期待されている。
図１４は、図１２に示した画素回路１００のｐチャネルＴＦＴであるドライブトランジスタＴｄをｎチャネルＴＦＴに置き換えた構成を示す回路図である。図示する様に、この場合の画素回路１００は、ｎチャネル型のＴＦＴとしてサンプリングトランジスタＴｓ、ドライブトランジスタＴｄ、保持容量Ｃ１０、有機ＥＬ素子１で構成されている。
この画素回路１００では、ドライブトランジスタＴｄのドレイン側が電源電位Ｖｃｃに接続され、ソースは有機ＥＬ素子１のアノードに接続されており、ソースフォロワ回路を形成している。
【００１０】
ところが、このようにドライブトランジスタＴｄをｎチャネルＴＦＴに置き換えた場合は、ソースが有機ＥＬ素子１に接続されてしまうため、図１３に示したような有機ＥＬ素子１の経時変化とともにゲート・ソース間電圧Ｖｇｓが変化してしまう。これにより、有機ＥＬ素子１に流れる電流量が変化し、その結果発光輝度は変化してしまう。つまり適切な階調制御ができなくなる。
また、アクティブマトリクス型の有機ＥＬディスプレイは、有機ＥＬ素子１の特性変動に加え、画素回路１００を構成するｎチャネル型ＴＦＴの閾値電圧も経時的に変化する。前述の式１から明らかな様に、ドライブトランジスタＴｄの閾値電圧Ｖｔｈが変動すると、ドレイン電流Ｉｄｓが変化してしまう。これにより、同じゲート電圧Ｖｇｓを与えても、閾値電圧Ｖｔｈの変動により発光輝度が変化してしまう。このため発光輝度も画素ごとに変化してしまう。
ｎチャネルＴＦＴにより画素回路１００を構成した場合、以上のように有機ＥＬ素子１の経時劣化やドライブトランジスタＴｄの閾値電圧の変動やバラツキにより電流量が変動してしまうことで、表示画像として高品質な画像表示が実現できないという課題があった。
【課題を解決するための手段】
【００１１】
そこで本発明では、ｎチャネルＴＦＴによる画素回路を用いても、高品質な画像表示が可能な表示装置、表示方法を実現することを目的とする。そしてさらに、回路構成を効率化することも目的とする。
【００１２】
本発明の表示装置は、信号線と所要数の走査線が交差する部分に形成される画素回路がマトリクス状に配置された画素アレイを有する表示装置であって、各画素回路は、有機エレクトロルミネッセンス素子と、保持容量と、サンプリングトランジスタ、ドライブトランジスタ、第１，第２の検知トランジスタ、及びスイッチングトランジスタからなる５個のｎチャネル薄膜トランジスタとを備える。この画素回路においては、上記ドライブトランジスタのソースとゲートとの間に上記保持容量が接続され、上記ドライブトランジスタのソースと所定のカソード電位との間に上記有機エレクトロルミネッセンス素子が接続され、上記ドライブトランジスタのソースと第１の固定電位との間に上記第１の検知トランジスタが接続され、上記ドライブトランジスタのゲートと第２の固定電位との間に上記第２の検知トランジスタが接続され、上記ドライブトランジスタのゲートと上記信号線との間に上記サンプリングトランジスタが接続され、上記ドライブトランジスタのドレインと所定の電源電位との間に上記スイッチングトランジスタが接続される。そして上記サンプリングトランジスタ、上記第１，第２の検知トランジスタ、及び上記スイッチングトランジスタは、それぞれ対応する走査線によって導通制御されるように構成されているとともに、各行の各画素回路における上記サンプリングトランジスタを導通制御する走査線は、それぞれその行から所定行数だけ離れた他の行の各画素回路における上記第１の検知トランジスタを導通制御する走査線と共用されている。
【００１３】
また、上記画素回路は、発光期間と非発光期間から成る上記有機エレクトロルミネッセンス素子の１発光サイクルにおける上記非発光期間において、上記スイッチングトランジスタが導通された状態で、上記第１、第２の検知トランジスタが導通された後、上記第１の検知トランジスタが非導通とされることで、上記ドライブトランジスタの閾値電圧を検知し、その検知した電位を上記保持容量に保持する閾値検出動作が開始され、上記閾値検出動作が終了された後、上記サンプリングトランジスタのみが導通されることで、上記信号線からの入力信号を上記保持容量にサンプリングする書込動作が開始されるように動作する。この場合に上記所定行数とは、上記閾値検出動作が開始されてから、上記書込動作が開始されるまでの期間の水平周期数に相当する行数に１を加えた行数である。
また、上記サンプリングトランジスタ及び上記第１の検知トランジスタに対して設けられている上記走査線は、上記画素アレイの両側に介された一対の走査線駆動手段によって、走査線配線の両側から同一の走査パルスが印加されるようにする。
【００１４】
即ち本発明では画素回路は、有機ＥＬ素子と、１個の保持容量と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１及び第２の検知トランジスタからなる５個のｎチャネル薄膜トランジスタとで構成されている。そしてこの画素回路は、ドライブトランジスタの閾値電圧の変動と有機ＥＬ素子の経時劣化を補償する保持容量のブートストラップ機能（特性変動補償機能）を備えることになるため、電流駆動型の有機ＥＬ素子のＩ−Ｖ特性が経時変化しても、発光輝度を一定に保持することができる。また、第１及び第２の検知トランジスタでドライブトランジスタの閾値電圧を検出し、その経時変化を回路的に補償することで、安定して有機ＥＬ素子を駆動できる。
そのうえで、上記サンプリングトランジスタの導通制御を行う走査線（サンプリングトランジスタのゲートライン）と、所定行数離れた画素回路における上記第１の検知トランジスタを導通制御する走査線（第１の検知トランジスタのゲートライン）とが共用される。これにより、上記第１の検知トランジスタのゲートラインを独立して設ける必要がなくなる。
【発明の効果】
【００１５】
本発明によれば、画素回路を有機ＥＬ素子と、１個の保持容量と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１及び第２の検知トランジスタからなる５個のｎチャネル薄膜トランジスタとで構成し、この画素回路にブートストラップ機能を備えることで、有機ＥＬ素子の経時劣化やドライブトランジスタの閾値電圧変動によっても安定して有機ＥＬ素子を駆動でき、ｎチャネルＴＦＴによる画素回路を用いた表示装置として、表示画像の高画質化を実現できる。
また、それにより、トランジスタを全てｎチャンネルＴＦＴで構成し、ソースフォロワーが可能となり、アノード接続のできる回路構成を実用化できる。このため一般的なアモルファスシリコンのプロセスを導入することが可能となり、低コスト化が促進できる。
【００１６】
また本発明では、マトリクス状の画素アレイを構成する画素回路において、サンプリングトランジスタの導通制御を行う走査線と、第１の検知トランジスタの導通制御を行う走査線とが共用される構成としている。つまり、或る行の画素回路におけるサンプリングトランジスタのゲートラインとなる走査線は、所定行数離れた行の画素回路における第１の検知トランジスタのゲートラインともされている。
この構成により、画素アレイに対して配される走査線の数を大幅に低減することが可能となり、画素アレイの構成の簡易化、表示パネルの低コスト化、小型化、又は高歩留まり化が実現できる。
また、サンプリングトランジスタ用の走査線駆動回路と第１の検知トランジスタ用の走査線駆動回路が共通化されるため、走査線駆動回路構成も削減でき、これによっても回路の簡易化、低コスト化、高歩留まり化が促進される。
【００１７】
また逆に、画素アレイの両側に、上記サンプリングトランジスタ及び上記第１の検知トランジスタに対する走査線の走査線駆動回路を配し、その走査線に両側から同一の走査パルスが印加されるようにすると、ゲートライン上での走査パルスの遅延による画質不良を防止できる。特に大型の表示装置のように走査線が長く遅延の影響が顕著となる場合は、このような手法を採ることが好適であり、表示装置の大画面化、高精細化に有用である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の表示装置の実施の形態を説明するが、説明の都合上、まず本発明に相当しない参考例としての表示装置構成及び画素回路を説明し、その後、本発明の実施の形態の表示装置と画素回路を説明する。即ち以下の順序で説明する。
［１．参考例としての表示装置］
［２．第１の実施の形態の表示装置］
［３．第２の実施の形態の表示装置］
【００１９】
［１．参考例としての表示装置］
図６〜図１０で参考例としての表示装置の構成及び動作を説明する。なお、この参考例での表示装置及び画素回路の構成は、実施の形態の構成と異なるが、ここで説明する参考例の画素回路の動作は、後述する実施の形態の画素回路の動作と基本的に同様である。
【００２０】
図６に参考例の表示装置の構成を示す。この表示装置は後述するように、発光素子である有機ＥＬ素子の特性変動及びドライブトランジスタの閾値電圧変動に対する補償機能であるブートストラップ機能を備えた画素回路を含むものである。
図６に示すように、この表示装置は、画素回路１０がｍ行×ｎ列のマトリクス状に配列された画素アレイ部２０、水平セレクタ１１、ドライブスキャナ１２、ライトスキャナ１３、第１ＡＺスキャナ１４、第２ＡＺスキャナ１５を備える。
また水平セレクタ１１により選択され、輝度情報に応じた映像信号を画素回路１０に対する入力信号として供給する信号線ＤＴＬ-１、ＤＴＬ-２・・・が、画素アレイ部２０に対して列方向に配されている。信号線ＤＴＬ-１、ＤＴＬ-２・・・は、画素アレイ部２０においてマトリクス配置された画素回路１０の列数分だけ配される。
また画素アレイ部２０に対して、行方向に走査線ＷＳＬ-１，ＷＳＬ-２・・・、走査線ＤＳＬ-１，ＤＳＬ-２・・・、走査線ＡＺＬ１-１，ＡＺＬ１-２・・・、走査線ＡＺＬ２-１，ＡＺＬ２-２・・・、が配されている。これらの走査線はそれぞれ、画素アレイ部２０においてマトリクス配置された画素回路１０の行数分だけ配される。
走査線ＷＳＬ（ＷＳＬ-１，ＷＳＬ-２・・・）はライトスキャナ１３により選択駆動される。
走査線ＤＳＬ（ＤＳＬ-１，ＤＳＬ-２・・・）はドライブスキャナ１２により選択駆動される。
走査線ＡＺＬ１（ＡＺＬ１-１，ＡＺＬ１-２・・・）は第１ＡＺスキャナ１４により選択駆動される。
走査線ＡＺＬ２（ＡＺＬ２-１，ＡＺＬ２-２・・・）は第２ＡＺスキャナ１５により選択駆動される。
ドライブスキャナ１２、ライトスキャナ１３、第１ＡＺスキャナ１４、第２ＡＺスキャナ１５は、それぞれ入力されるスタートパルスｓｐとクロックｃｋを基準として、設定された所定のタイミングで各走査線に選択パルス（走査パルス）を与える。
【００２１】
このような表示装置における画素回路１０の構成例を図７で説明する。
図７では簡略化のため、信号線ＤＴＬと、走査線ＷＳＬ，ＤＳＬ，ＡＺＬ１，ＡＺＬ２が交差する部分に配される１つの画素回路１０のみを示している。
この画素回路１０は、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第１の検知トランジスタＴ４、第２の検知トランジスタＴ２からなる５個のｎチャネル薄膜トランジスタとで構成されている。
【００２２】
保持容量Ｃ１は、一方の端子がドライブトランジスタＴ５のソースに接続され、他方の端子が同じくドライブトランジスタＴ５のゲートに接続されている。図では、ドライブトランジスタＴ５のソースノードをノードＮｄ１、ドライブトランジスタＴ５のゲートノードをノードＮｄ２として示している。従って、保持容量Ｃ１はノードＮｄ１とノードＮｄ２の間に接続されていることになる。
画素回路１０の発光素子は例えばダイオード構造の有機ＥＬ素子１とされ、アノードとカソードを備えている。有機ＥＬ素子１のアノードはドライブトランジスタＴ５のソース（ノードＮｄ１）に接続され、カソードは所定のカソード電位Ｖｃａｔに接続されている。なお、有機ＥＬ素子１はアノード／カソード間に容量成分を含んでおり、後述する図では、この容量成分をＣｅｌとして示す場合がある。
【００２３】
第１の検知トランジスタＴ４は、そのソースが第１の固定電位Ｖｓｓに接続され、そのドレインがドライブトランジスタＴ５のソース（ノードＮｄ１）に接続され、ゲートが走査線ＡＺＬ１に接続されている。
第２の検知トランジスタＴ２は、そのソースが第２の固定電位Ｖｏｆｓに接続され、そのドレインがドライブトランジスタＴ５のゲート（ノードＮｄ２）に接続され、そのゲートは走査線ＡＺＬ２に接続されている。
サンプリングトランジスタＴ１は、その一端が信号線ＤＴＬに接続され、他端がドライブトランジスタＴ５のゲート（ノードＮｄ２）に接続され、そのゲートが走査線ＷＳＬに接続されている。
スイッチングトランジスタＴ３は、そのドレインが電源電位Ｖｃｃに接続され、そのソースがドライブトランジスタＴ５のドレインに接続され、そのゲートが走査線ＤＳＬに接続されている。
【００２４】
サンプリングトランジスタＴ１は走査線ＷＳＬによって選択されたときに動作し、信号線ＤＴＬからの入力信号ＶｓｉｇをサンプリングしてノードＮｄ２を介し保持容量Ｃ１に保持させる。
ドライブトランジスタＴ５は、保持容量Ｃ１に保持された信号電位に応じて有機ＥＬ素子１を電流駆動する。
スイッチングトランジスタＴ３は走査線ＤＳＬによって選択されたときに導通して電源電位ＶｃｃからドライブトランジスタＴ５に電流を供給する。
第１，第２の検知トランジスタＴ４，Ｔ２は、それぞれ走査線ＡＺＬ１，ＡＺＬ２によって所定のタイミングで選択されることで導通される。この第１、第２の検知トランジスタＴ４，Ｔ２のオン／オフは、有機ＥＬ素子１の電流駆動に先立ってドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルする為に該検知した閾値電圧を保持容量Ｃ１に保持する動作（閾値検出動作）に関連して実行される。
【００２５】
この画素回路１０の正常な動作を保証する為の条件として、固定電位Ｖｓｓは、固定電位ＶｏｆｓからドライブトランジスタＴ５の閾値電圧Ｖｔｈを差し引いたレベルよりも低く設定されている。すなわち、Ｖｓｓ＜Ｖｏｆｓ−Ｖｔｈである。
また固定電位Ｖｓｓは、有機ＥＬ素子１の閾値電圧Ｖｅｌと、カソード電位Ｖｃａｔの和より小さく設定されている（Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔ）。
また固定電位Ｖｏｆｓは、ドライブトランジスタＴ５の閾値電圧Ｖｔｈと、有機ＥＬ素子１の閾値電圧Ｖｔｈｅｌと、カソード電圧Ｖｃａｔの和よりも小さく設定されている（Ｖｏｆｓ＜Ｖｔｈ＋Ｖｔｈｅｌ＋Ｖｃａｔ）。
例えば固定電位Ｖｏｆｓはグランド電位、固定電位Ｖｓｓは負電位とされ、上記各条件を満たすようにされる。
【００２６】
この図７の画素回路１０の構成において実行される動作を図８〜図１０で説明する。
図８に走査線ＡＺＬ１、ＡＺＬ２、ＤＳＬ、ＷＳＬのタイミングチャートを示している。これは上記構成からわかるように、それぞれ検知トランジスタＴ４、検知トランジスタＴ２、スイッチングトランジスタＴ３、サンプリングトランジスタＴ１のオン／オフタイミングとなる。またこの図８には、ドライブトランジスタＴ５のゲート電圧（ノードＮｄ２）、ソース電圧（ノードＮｄ１）の変化を示している。また、図９，図１０は各時点の等価回路を示している。
【００２７】
図８のタイミングチャートは、発光素子である有機ＥＬ素子１が発光駆動される１サイクル、つまり画像表示の１フレーム期間を表している。１フレーム期間は、有機ＥＬ素子１の非発光期間と発光期間から成り、例えば時点ｔｍ１１が、前回の１フレームの終了タイミング、かつ今回の１フレームの開始タイミングとしている。
【００２８】
時点ｔｍ１１に至るまでの期間、つまり前のフレームの終了直前の期間では、走査線ＡＺＬ１，ＡＺＬ２，ＷＳＬがローレベルにある一方、走査線ＤＳＬがハイレベルにある。従って図９（ａ）に示すように、スイッチングトランジスタＴ３がオン状態にある一方、サンプリングトランジスタＴ１、及び検知トランジスタＴ２，Ｔ４はオフ状態にある。
このときドライブトランジスタＴ５はノードＮｄ２、Ｎｄ１間の電圧に応じて駆動電流Ｉｄｓを流し、有機ＥＬ素子１を発光させている。このときドライブトランジスタＴ５のソース電位（ノードＮｄ１の電位）は所定の動作点に保持されている。
ドライブトランジスタＴ５は飽和領域で動作するように設定されているため、有機ＥＬ素子１に流れる電流ＩｄｓはドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓに応じて、上述した式１に示される値をとる。
【００２９】
時点ｔｍ１１から１フレーム期間が開始される。このとき、走査線ＡＺＬ１、ＡＺＬ２が共にローレベルからハイレベルに立ち上がる。この結果、図９（ｂ）に示すように、検知トランジスタＴ４、Ｔ２が共にオフ状態からオン状態に切り替わる。
これによりノードＮｄ２は急速に固定電位Ｖｏｆｓまで下がり、ノードＮｄ１も急速に固定電位Ｖｓｓまで下がる。つまりドライブトランジスタＴ５のゲート電圧はＶｏｆｓ、ソース電圧はＶｓｓという値に充電される。上記のように、Ｖｓｓ＜Ｖｏｆｓ−Ｖｔｈに設定されている為、ドライブトランジスタＴ５はオン状態を維持し、ドレイン電流Ｉｄｓ’が流れる。
そしてこのときドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｓｓという値をとり、それに応じた電流Ｉｄｓ’が、図９（ｂ）に破線で示すように、電源Ｖｃｃ側から固定電位Ｖｓｓ側に流れることになる。
また、有機ＥＬ素子１を非発光とするために、上述のように有機ＥＬ素子１にかかる電圧Ｖｅｌ（＝ノードＮｄ１電位）が、有機ＥＬ素子１の閾値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和より小さくなるように固定電位Ｖｏｆｓ、Ｖｓｓの電圧値が設定されているため、有機ＥＬ素子１には電流は流れず、従って、非発光状態になる。
なお、この時点ｔｍ１１となった後、検知トランジスタＴ２、Ｔ４はどちらが先にオンしてもよい。
【００３０】
時点ｔｍ１２では、ブートストラップ機能のための閾値検出動作が開始される。このため走査線ＡＺＬ１がハイレベルからローレベルに戻され図９（ｃ）のように検知トランジスタＴ４がオフ状態とされる。
そして有機ＥＬ素子１の等価回路はダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（有機ＥＬ素子１のリーク電流がドライブトランジスタＴ５に流れる電流よりもかなり小さい）である限り、ドライブトランジスタＴ５の電流は保持容量Ｃ１と有機ＥＬ素子１の容量Ｃｅｌを充電するために使われる。
このときドライブトランジスタＴ５を流れるドレイン電流Ｉｄｓ’の電流路が遮断される為、有機ＥＬ素子１にかかる電圧Ｖｅｌ（＝ノードＮｄ１電位）は図１０（ｄ）のように時間と共に上昇してゆく。
一定時間経過後、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈをとる。このとき有機ＥＬ素子１にかかる電圧Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
このときに、ノードＮｄ１とノードＮｄ２の間に現われた電位差Ｖｔｈは保持容量Ｃ１に保持されることになる。つまり閾値検出動作として、ドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、これを保持容量Ｃ１に保持する。
【００３１】
次に時点ｔｍ１３において、走査線ＤＳＬがローレベルとされ、図９（ｄ）のようにスイッチングトランジスタＴ３がオフとされる。これによって電流Ｉｄｓ’が流れなくなり、この時点で閾値検出動作が終了される。
その後、時点ｔｍ１４で走査線ＡＺＬ２がローレベルとされ、図１０（ａ）のように検知トランジスタＴ２がオフとされる。
【００３２】
次に時点ｔｍ１５では、走査線ＷＳＬがハイレベルとされ、図１０（ｂ）のようにサンプリングトランジスタＴ１がオンとされて信号線ＤＴＬからの信号電圧Ｖｓｉｇの保持容量Ｃ１への書込が行われる。これによりドライブトランジスタＴ５のゲート電圧が信号線ＤＴＬからの信号電圧Ｖｓｉｇとされる。
このとき、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは保持容量Ｃ１、有機ＥＬ素子１の寄生容量Ｃｅｌ、ドライブトランジスタＴ５の寄生容量Ｃ２によって式２のように決定される。
Ｖｇｓ＝（Ｃｅｌ／（Ｃｅｌ＋Ｃ１＋Ｃ２））・（Ｖｓｉｇ−Ｖｏｆｓ）＋Ｖｔｈ
・・・（式２）
ただし、寄生容量Ｃｅｌは容量Ｃ１、Ｃ２に比べて大きいために、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは、ほぼＶｓｉｇ＋Ｖｔｈとなる。
【００３３】
信号線ＤＴＬからの信号電圧Ｖｓｉｇの書込が終了した時点ｔｍ１６の後に、時点ｔｍ１７で走査線ＤＳＬがハイレベルとされ、図１０（ｃ）のようにスイッチングトランジスタＴ３がオンとされることで、ドライブトランジスタＴ５のドレイン電圧が電源電圧まで上昇される。
保持容量Ｃ１の作用によりドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは一定であるので、ドライブトランジスタＴ５は一定電流Ｉｄｓ”を有機ＥＬ素子１に流し、ノードＮｄ１の電位は有機ＥＬ素子１に電流が流れる電圧まで上昇し、これにより有機ＥＬ素子１は発光する。つまり今回のフレームにおける発光期間が開始される。
【００３４】
図２の参考例としての画素回路１０の動作は以上のようになるが、この図２の画素回路１０においても、有機ＥＬ素子１は発光時間が長くなるとそのＩ−Ｖ特性は変化してしまう。そのためノードＮｄ１の電位も変化する。
しかしながら、上記動作の場合、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖ
ｇｓは一定値に保たれているので有機ＥＬ素子１に流れる電流は変化しない。よって有機ＥＬ素子１のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、有機ＥＬ素子１の輝度が変化することはない。このため、ｎチャネルＴＦＴによる画素回路を用いた表示装置として、表示画像の高画質化を実現できる。
【００３５】
但し、次のように回路構成上、不利な点がある。
画素回路１０に対して配される走査線について考える。画素アレイ部２０内の各画素回路１０には、それぞれ走査線ＷＳＬ，ＤＳＬ，ＡＺＬ１，ＡＺＬ２の４つの走査線が配される。画素回路１０がｍ行×ｎ列のマトリクス状に設けられている画素アレイ部２０の全体で考えると、走査線の数は（４×ｍ）個となる。
また、図６に示したように４種類の走査線（ゲートライン）を駆動するために、ドライブスキャナ１２，ライトスキャナ１３，第１ＡＺスキャナ１４，第２ＡＺスキャナ１５という４つの走査線駆動回路が必要になる。
これらのことは、回路構成の簡易化、コストダウン、歩留まりの向上などの観点からは不利となる。
【００３６】
［２．第１の実施の形態の表示装置］
そこで本発明の実施の形態としては、走査線数や走査線駆動回路を削減つつ、上記参考例と同様の効果を得る表示装置を実現する。
【００３７】
図１に実施の形態の表示装置の構成を示す。この表示装置も、発光素子である有機ＥＬ素子の特性変動及びドライブトランジスタの閾値電圧変動に対する補償機能であるブートストラップ機能を備えた画素回路を含むことは上記参考例と同様である。
そして図１に示すように、この表示装置は、画素回路１０がｍ行×ｎ列のマトリクス状に配列された画素アレイ部２０、水平セレクタ１１、ドライブスキャナ１２、ライトスキャナ１３、ＡＺスキャナ１６を備える。
この図１では、画素アレイ部２０においてマトリクス状に配されている画素回路１０としては、その符号に行番号を付している。即ち１行目のｎ個の画素回路を画素回路１０-１、ｘ行目のｎ個の画素回路を画素回路１０-ｘ、ｙ行目のｎ個の画素回路を画素回路１０-ｙ、最終行であるｍ行目のｎ個の画素回路を画素回路１０-ｍとして示している。
【００３８】
水平セレクタ１１により選択され、輝度情報に応じた映像信号を画素回路１０に対する入力信号として供給する信号線ＤＴＬとしては、上述した図６と同様に、信号線ＤＴＬ-１・・・ＤＴＬ-ｎが、画素アレイ部２０に対して列方向に配されている。
この図１の場合、画素アレイ部２０に対して行方向に配される走査線としては、走査線ＷＳＬ、ＤＳＬ、ＡＺＬの３系統となる。
即ちドライブスキャナ１２により選択駆動される走査線ＤＳＬとして、走査線ＤＳＬ-１・・・ＤＳＬ-ｍが配される。
またライトスキャナ１３により選択駆動される走査線ＷＳＬとして、走査線ＷＳＬ-１・・・ＷＳＬ-ｍが配される。
またＡＺスキャナ１６により選択駆動される走査線ＡＺＬとして、走査線ＡＺＬ-１・・・ＡＺＬ-ｍが配される。なお、ＡＺスキャナ１６は、図６の例の第２ＡＺスキャナに相当し、また図１の走査線ＡＺＬは、図６の例の走査線ＡＺＬ２に相当するものとなっている。
【００３９】
ドライブスキャナ１２、ライトスキャナ１３、ＡＺスキャナ１６は、それぞれ入力されるスタートパルスｓｐとクロックｃｋを基準として、設定された所定のタイミングで各走査線に選択パルス（走査パルス）を与える。
【００４０】
この図１の実施の形態の構成では、図６の参考例と比較して、第１ＡＺスキャナ１４及び走査線ＡＺＬ１に相当する独立した走査線駆動回路及び走査線が設けられない。
ここで図１に示すように、第１行目の各画素回路１０-１に対する走査線ＷＳＬ-１は、第ｘ行目の各画素回路１０-ｘにも導入されている。これが第ｘ行目の各画素回路１０-ｘに対しての、図６、図７で説明した走査線ＡＺＬ１として機能する。
なお、第ｘ行目の「ｘ」とは、ｘ＝１＋ｑとする。つまり第１行目からみてｑ行離れた行が第ｘ行であるとする。
図３で述べるが、第１行と第ｘ行の間には、ｒ個の行が配置されているものとし、ｑ＝ｒ＋１としている。
【００４１】
また第ｘ行目の各画素回路１０-ｘに対する走査線ＷＳＬ-ｘは、第ｙ行目の各画素回路１０-ｙにも導入されている。これが第ｙ行目の各画素回路１０-ｙに対しての、図６、図７で説明した走査線ＡＺＬ１として機能する。ｙ＝ｘ＋ｑである。
第ｙ行目の各画素回路１０-ｙに対する走査線ＷＳＬ-ｘは、図示しない第（ｙ＋ｑ）行目の各画素回路１０-（ｙ＋ｑ）にも導入される。これが第（ｙ＋ｑ）行目の各画素回路１０-（ｙ＋ｑ）に対しての、図６、図７で説明した走査線ＡＺＬ１として機能する。
最終行である第ｍ行目の各画素回路１０-ｍに対しては、図示しない第（ｍ−ｑ）行目の画素回路１０-（ｍ−ｑ）に対する走査線ＷＳＬ-（ｍ−ｑ）が、図６、図７で説明した走査線ＡＺＬ１として機能するように導入されている。
また第１行目の各画素回路１０-１に対しては、図示しない第（ｍ＋１−ｑ）行目の画素回路１０-（ｍ＋１−ｑ）に対する走査線ＷＳＬ-（ｍ＋１−ｑ）が、図６、図７で説明した走査線ＡＺＬ１として機能するように導入されている。
【００４２】
即ち本例では、或る行に対する走査線ＷＳＬが、ｑ行離れた行における図６，図７の参考例で説明した走査線ＡＺＬ１に相当する走査線として共用されるものである。
【００４３】
図２に、第ｘ行の１つの画素回路１０-ｘを示している。
この画素回路１０-ｘは、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第１、第２の検知トランジスタＴ２，Ｔ４からなる５個のｎチャネル薄膜トランジスタとで構成されており、この構成自体は図７で示した参考例の場合と同様である。
但し、第１の検知トランジスタＴ４のゲートは、第１行目の各画素回路１０-１に対して設けられている走査線ＷＳＬ-１に接続されている。
また、サンプリングトランジスタＴ１のゲートラインとなる走査線ＷＳＬ-ｘは、第ｙ行の画素回路１０-ｙにおける検知トランジスタＴ４のゲートラインともなっている。
【００４４】
即ち実施の形態の画素回路１０の構成は、次のようになる。
保持容量Ｃ１は、一方の端子がドライブトランジスタＴ５のソース（ノードＮｄ１）に接続され、他方の端子が同じくドライブトランジスタＴ５のゲート（ノードＮｄ２）に接続される。
発光素子である有機ＥＬ素子１のアノードはドライブトランジスタＴ５のソース（ノードＮｄ１）に接続され、カソードは所定のカソード電位Ｖｃａｔに接続されている。
第１の検知トランジスタＴ４は、そのソースが第１の固定電位Ｖｓｓに接続され、そのドレインがドライブトランジスタＴ５のソース（ノードＮｄ１）に接続され、ゲートが、ｑ行前の行の走査線ＷＳＬに接続されている。
第２の検知トランジスタＴ２は、そのソースが第２の固定電位Ｖｏｆｓに接続され、そのドレインがドライブトランジスタＴ５のゲート（ノードＮｄ２）に接続され、そのゲートは走査線ＡＺＬに接続されている。
サンプリングトランジスタＴ１は、その一端が信号線ＤＴＬに接続され、他端がドライブトランジスタＴ５のゲート（ノードＮｄ２）に接続され、そのゲートが、その行に対して設けられた走査線ＷＳＬに接続されている。
スイッチングトランジスタＴ３は、そのドレインが電源電位Ｖｃｃに接続され、そのソースがドライブトランジスタＴ５のドレインに接続され、そのゲートが走査線ＤＳＬに接続されている。
【００４５】
図２の画素回路１０-ｘの例でいえば、この画素回路１０-ｘの動作は、サンプリングトランジスタＴ１は走査線ＷＳＬ-ｘによって選択されたときに動作し、信号線ＤＴＬからの入力信号ＶｓｉｇをサンプリングしてノードＮｄ２を介し保持容量Ｃ１に保持させる。
ドライブトランジスタＴ５は、保持容量Ｃ１に保持された信号電位に応じて有機ＥＬ素子１を電流駆動する。
スイッチングトランジスタＴ３は走査線ＤＳＬ-ｘによって選択されたときに導通して電源電位ＶｃｃからドライブトランジスタＴ５に電流を供給する。
第１，第２の検知トランジスタＴ４，Ｔ２は、それぞれ走査線ＡＺＬ-ｘ，ＷＳＬ-１によって所定のタイミングで選択されることで導通される。この第１、第２の検知トランジスタＴ４，Ｔ２のオン／オフは、有機ＥＬ素子１の電流駆動に先立ってドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルする為に該検知した閾値電圧を保持容量Ｃ１に保持する動作（閾値検出動作）に関連して実行される。
【００４６】
このような実施の形態の各画素回路１０の動作の詳細は、図３、図４，図５で説明したものと基本的に同様となるため、重複説明は避け、ここではトランジスタＴ４のゲートラインを走査線ＷＳＬで共用している点について図３で説明する。
図３（ａ）（ｂ）（ｃ）は、それぞれ画素回路１０-１、画素回路１０-ｘ、画素回路１０-ｙの各トランジスタＴ４，Ｔ２，Ｔ３，Ｔ１に対する走査パルスを示している。この走査パルス波形は図８で説明した各トランジスタＴ４，Ｔ２，Ｔ３，Ｔ１に対する走査パルスと同様である。
画素回路１０-１、画素回路１０-ｘ、画素回路１０-ｙは、それぞれ図３（ａ）（ｂ）（ｃ）の走査パルスによってトランジスタＴ４，Ｔ２，Ｔ３，Ｔ１が制御され、それぞれ図８，図９，図１０で説明した動作を行う。
【００４７】
ここで、図３（ａ）に示すように画素回路１０-１が書込動作を行うためにサンプリングトランジスタＴ１を導通させる走査線ＷＳＬ-１のパルスは、そのまま図３（ｂ）の画素回路１０-ｘの検知トランジスタＴ４を導通させるパルスとなる。
また図３（ｂ）の画素回路１０-ｘが書込動作を行うためにサンプリングトランジスタＴ１を導通させる走査線ＷＳＬ-ｘのパルスは、そのまま図３（ｃ）の画素回路１０-ｙの検知トランジスタＴ４を導通させるパルスとなる。
図３（ａ）の画素回路１０-１における検知トランジスタＴ４を導通させるパルスは、第（ｍ＋１−ｑ）行目の画素回路１０-（ｍ＋１−ｑ）においてサンプリングトランジスタＴ１を導通させる走査線ＷＳＬ-（ｍ＋１−ｑ）のパルスが用いられる。
【００４８】
ここで、図３に示す期間ｒＨのうち、「Ｈ」は１水平期間を表し、従って「ｒ」は或る画素回路１０において検知トランジスタＴ４がオフしてから、書込動作が開始されるまでの期間の水平周期数である。
閾値検出動作が開始されるのは、本例では検知トランジスタＴ４がオフとなる時点である。書込動作が開始されるのはサンプリングトランジスタＴ１がオンとなる時点である。
そしてｑは、ｑ＝ｒ＋１であり、つまり期間ｑＨとは、或る画素回路１０において閾値検出動作が開始されてから、書込動作が開始されるまでの期間に１Ｈを加えた水平期間である。従って「ｑ」は、閾値検出動作が開始されてから書込動作が開始されるまでの期間の水平周期数に相当する数に１を加えた数となる。
つまり、上述してきた行数としての「ｑ」とは、或る画素回路１０において閾値検出動作が開始されてから書込動作が開始されるまでの期間の水平周期数に１を加えた数となる行数である。
このように、或る画素回路において検知トランジスタＴ４のオフタイミングとサンプリングトランジスタＴ１のオンタイミングの間が、図３に示す期間ｒＨ（Ｈは１水平期間）であるとすると、或る行のサンプリングトランジスタＴ１の導通期間と、ｑ行（ｑ＝ｒ＋１）だけ離れた行の検知トランジスタＴ４の導通期間は時間的に一致する。例えば第ｘ行のサンプリングトランジスタＴ１の導通期間と、ｑ行離れた第ｙ行（ｙ＝ｘ＋ｑ）の検知トランジスタＴ４の導通期間は時間的に一致する。
このことが図３に表されており、従って上述したように、或る画素回路１０のサンプリングトランジスタＴ１のゲートライン（ＷＳＬ）は、ｑ行離れた画素回路１０の検知トランジスタＴ４のゲートラインとして共用できるものである。
【００４９】
なお、サンプリングトランジスタＴ１は書込期間として１Ｈ期間オンするトランジスタである。検知トランジスタＴ４は、図３で説明したように閾値検出期間の直前にドライブトランジスタＴ５のソース電位を電位Ｖｓｓに充電するトランジスタであり、検知トランジスタＴ４のオン期間は１フレーム内の１Ｈ期間として問題ない。このため、上記のようにゲートラインを共用することに問題ない。
【００５０】
そして、このような実施の形態によれば、画素アレイ部２０の外部から入力する走査線（ゲートライン）の数を大幅に削減でき、また図６に示した第１ＡＺスキャナ１４に相当する走査線駆動回路も不要となるため、走査線駆動回路の数も削減できる。
従って実施の形態の例では、上記参考例と同様の効果を得た上で、表示装置としての低コスト化、高歩留まり化を実現できる。
【００５１】
［３．第２の実施の形態の表示装置］
第２の実施の形態について説明する。
上述したように走査線ＷＳＬを、サンプリングトランジスタＴ１のゲートラインと検知トランジスタＴ４のゲートラインとして共用するようにすると、走査線ＷＳＬの負荷が大きくなってしまう。また縦横サイズの大きい大型の表示パネルを備えた表示装置を考えた場合、走査線の長さが長くなる。
このような事情においては、走査線ＷＳＬの負荷による走査パルスの信号遅延が画質に影響を与えやすいものとなる。
例えば図４（ａ）（ｂ）には走査線ＷＳＬ上の走査パルスを示している。この図において入力側として示す波形は、図１のように走査線ＷＳＬを駆動するライトスキャナ１３が画素アレイ部２０の左側に配置されるとしたときに、画素アレイ部２０の左端の画素に入力される走査パルス波形であり、入力逆側として示す波形は、画素アレイ部２０の右端の画素に入力される走査パルス波形としている。
いずれにしても、図４（ａ）のように走査線ＷＳＬ上の走査パルスは、遅延に入力逆側の波形が鈍ってしまうことは避けられないが、負荷が大きく、遅延量が大きくなると、図４（ｂ）のように走査パルスの波形鈍りが顕著になり、例えばトランジスタＴ１の導通による書込動作が正常に実行できなくなる。これによってゴーストなどの画質不良が発生する。
【００５２】
そこで第２の実施の形態としては、図５に示すようにライトスキャナ１３の反対側、つまり画素アレイ部２０の右側にライトスキャナ１７を設ける。ライトスキャナ１７は、ライトスキャナ１３と共通にクロックｃｋ及びスタートパルスｓｐが供給される。そして走査線ＷＳＬ-１・・・ＷＳＬ-ｍは、その左右両端から、ライトスキャナ１３、１７によって走査パルスが与えられる。
このようにすることで、例えば画素アレイ部２０の右端の画素回路も走査パルスの入力側となり、図４（ｂ）のような鈍りの大きい走査パルスが入力されることにはならない。
つまり走査線ＷＳＬを両側のライトスキャナ１３、１７によって駆動することで、どの画素回路１０に対しても走査パルスの大きな遅延が生じないようにすることができ、これによって正常な画素回路動作を実行させることができるため、画質不良を解消することができる。これによって大画面化、高精細化の観点からも、サンプリングトランジスタＴ１と検知トランジスタＴ４のゲートラインを共用する手法を適切なものとすることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態の表示装置のブロック図である。
【図２】実施の形態の画素回路の回路図である。
【図３】実施の形態の走査パルスの説明図である。
【図４】走査パルスの遅延の説明図である。
【図５】本発明の第２の実施の形態の表示装置のブロック図である。
【図６】参考例の表示装置のブロック図である。
【図７】参考例の画素回路の回路図である。
【図８】実施の形態及び参考例としての動作の説明図である。
【図９】実施の形態及び参考例の動作における各時点の等価回路図である。
【図１０】実施の形態及び参考例の動作における各時点の等価回路図である。
【図１１】従来の有機ＥＬ表示装置のブロック図である。
【図１２】従来の有機ＥＬ表示装置の画素回路の回路図である。
【図１３】有機ＥＬ表示の経時変化の説明図である。
【図１４】従来の有機ＥＬ表示装置の画素回路の回路図である。
【符号の説明】
【００５４】
１  有機ＥＬ素子、１０  画素回路、１１  水平セレクタ、１２  ドライブスキャナ、１３，１７  ライトスキャナ、１６  ＡＺスキャナ、Ｃ１  保持容量、Ｔ１  サンプリングトランジスタ、Ｔ２，Ｔ４  検知トランジスタ、Ｔ３  スイッチングトランジスタ、Ｔ５  ドライブトランジスタ、ＷＳＬ，ＤＳＬ，ＡＺＬ  走査線、ＤＴＬ  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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