(57)【要約】【課題】  半導体装置の製造工程中における静電気起因の電気特性不良を軽減する。【解決手段】  シリコン基板１の上に形成されシリコン基板１との間の層間にシリコン基板１に至る接続配線を有する第一配線１１ａと、これと同一の層で、第一配線１１ａと第一の所定間隔ｄ１で形成され、シリコン基板１との間の層間にはシリコン基板１に至る接続配線を有しない第二配線１１ｂと、これらの配線と同一の層で第二配線１１ｂと第二の所定間隔ｄ２でダミー配線１１ｃを形成するようにした。  このような構造とすることにより、製造工程中に第二配線１１ｂに電荷が帯電した場合、この電荷をダミー配線１１ｃに分散させることができ、ダミー配線１１ｃが無い場合と比較して、第一配線１１ａと第二配線１１ｂの間の電位差を緩和することができる。これにより、製造工程中における第二層間絶縁膜９の静電破壊を抑えることができる。【選択図】      図１
2006100307.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の絶縁膜の中に形成された第一配線と、
前記第一配線と前記基板との間の層間に形成され前記第一配線を前記基板に電気的接続する接続配線と、
前記絶縁膜の中に前記第一配線と同一の層で、前記第一配線と離間して第一の所定間隔で形成され、前記基板との間の層間には前記基板に至る接続配線を有しない第二配線と、
前記絶縁膜の中に前記第一配線および前記第二配線と同一の層で、これらの配線と離間して前記第二配線と第二の所定間隔で形成されたダミー配線と、
を有することを特徴とする半導体装置。
【請求項２】
前記第二の所定間隔を、前記第一配線および前記第二配線のデザインルールの最小間隔以下としたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミー配線の線幅を、前記第一配線および前記第二配線のデザインルールの最小線幅以上としたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ダミー配線と前記基板との間の層間に形成され、前記ダミー配線を前記基板に電気的接続する接続配線を有することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第二の所定間隔を、前記第一の所定間隔より小さくしたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
基板上に形成される配線層のマスクのダミーパターンの作成方法であって、
前記配線層のパターンのうち、前記基板との間の層間に前記基板に至る接続配線を有する接地パターンを抽出する工程と、
前記配線層のパターンのうち、前記基板との間の層間には前記基板に至る接続配線を有しない非接地パターンを抽出する工程と、
前記非接地パターンを第一の所定幅オーバーサイズして第一パターンを作成する工程と、
前記接地パターンおよび非接地パターンを前記第一の所定幅より小さい第二の所定幅オーバーサイズして第二パターンを作成する工程と、
前記第一パターンから、前記第一パターンと前記第二パターンとの重複部分を削除してダミーパターンを作成する工程と、
を含むことを特徴とするダミーパターンの作成方法。
【請求項７】
前記第一の所定幅を、前記配線層のデザインルールの最小間隔と最小線幅の和以上とし、且つ、前記第二の所定幅を、前記配線層のデザインルールの最小間隔以下とすることを特徴とする請求項６に記載のダミーパターンの作成方法。
【請求項８】
前記非接地パターンを抽出する工程において、所定面積以上のパターンのみを抽出することを特徴とする請求項６又は７に記載のダミーパターンの作成方法。
【請求項９】
前記非接地パターンを抽出する工程において、前記接地パターンとの間隔が第三の所定間隔以下のパターンのみを抽出することを特徴とする請求項８に記載のダミーパターンの作成方法。
【請求項１０】
前記ダミーパターンを作成する工程の後、
前記ダミーパターンのいずれかの辺に平行なＸ方向と、前記Ｘ方向と垂直なＹ方向とに、それぞれ第三の所定幅の短冊パターンを作成する工程と、
前記ダミーパターンから、前記ダミーパターンと前記短冊パターンとの重複部分のうち、長辺または短辺のいずれか一方の辺の長さが前記第一の所定幅と前記第二の所定幅との差に等しく且つ他方の辺の長さが前記第三の所定幅に等しい長方形の部分を削除する工程と、
を含むことを特徴とする請求項６〜９に記載のダミーパターンの作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造中に生じる静電気起因の配線不良発生を軽減するためにダミー配線を配置した半導体装置、およびダミーパターンの作成方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い配線ピッチが小さくなり、配線間の寄生容量が無視できなくなっている。信号配線の配線間の距離が小さい箇所では、配線間の寄生容量が大きい一方、信号配線に隣接する配線間の距離が大きい箇所では寄生容量が小さい。このように、寄生容量は信号配線に隣接する配線との距離に依存し、信号伝達遅延にばらつきが生じる。
このばらつきを小さくするため、同一層内の信号配線の空き領域にダミー配線を配置して配線間の距離のばらつきを小さくし、信号配線の寄生容量を均一化させる方法がある（例えば、特許文献１参照）。
【０００３】
また、規則正しく並んだ配線の最も外側の配線と、これに隣接する配線間の距離が大きい場合は、この箇所に埋め込まれたシリコン酸化膜が、広く空いた部分に引き寄せられて十分に埋め込みがなされない。これによって、その上の層間絶縁膜に段差が生じ、その後の熱処理工程により層間絶縁膜にクラックが入ってしまう恐れがある。そうすると、金属配線のオープン不良等をもたらし、歩留まりを低下させてしまう。
これを回避するためにも、規則正しく並んだ配線の空き領域にダミー配線を配置することが効果的である（例えば、特許文献２参照）。
【０００４】
【特許文献１】特開平２−１４０９３４号公報
【特許文献２】特開平７−７８８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造工程において基板上に配線層を形成した後、その全面を覆うようにプラズマＣＶＤなどを用いてシリコン酸化膜などの絶縁膜を形成する。その際、絶縁膜の表面に電荷が帯電する。このとき、基板との間の層間に、該基板に至る接続配線を有しない浮き配線は、カップリングにより帯電する。一方、基板との間の層間に該基板に至る接続配線を有する接地配線は、基板電位に固定される。このため、上記帯電した浮き配線と、これと隣接する接地配線との間に電位差が生じる。
【０００６】
ここで、単に配線の空き領域にダミー配線を配置した上記従来の半導体装置では、接地配線に隣接した浮き配線の周囲に、ダミー配線が配置されない箇所も存在し得る。そのような箇所では、接地配線と浮き配線の間に電界が集中し、製造工程中に絶縁膜破壊を起こすおそれがあった。
そうすると、浮き配線と接地配線との間で配線ショートやオープン不良を引き起こし、歩留まり低下や信頼性不良が生じるおそれがあるという問題があった。
【０００７】
また、配線の空き領域の全ての箇所にダミー配線を形成すると、これらの配線層よりも下層に形成された配線層や、上層に形成された配線層との寄生容量が増加してしまい、信号伝達遅延をさらに大きくしてしまうという問題があった。
【０００８】
本発明は上記課題を解決するためになされたもので、基板上の絶縁膜の中に形成された配線層で、適切な位置にダミー配線を形成することにより、配線間の寄生容量を大きく増加させることなく、製造工程中における静電気起因の電気特性不良を軽減した半導体装置を提供することを目的とする。
また、上記ダミー配線を形成するためのダミーパターンの作成方法を提供することも目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、基板と、前記基板上の絶縁膜の中に形成された第一配線と、前記第一配線と前記基板との間の層間に形成され前記第一配線を前記基板に電気的接続する接続配線と、前記絶縁膜の中に前記第一配線と同一の層で、前記第一配線と離間して第一の所定間隔で形成され、前記基板との間の層間には前記基板に至る接続配線を有しない第二配線と、前記絶縁膜の中に前記第一配線および前記第二配線と同一の層で、これらの配線と離間して前記第二配線と第二の所定間隔で形成されたダミー配線とを有することを特徴とする。
【００１０】
また、本発明に係るダミーパターンの作成方法は、基板上に形成される配線層のマスクのダミーパターンの作成方法であって、前記配線層のパターンのうち、前記基板との間の層間に前記基板に至る接続配線を有する接地パターンを抽出する工程と、前記配線層のパターンのうち、前記基板との間の層間には前記基板に至る接続配線を有しない非接地パターンを抽出する工程と、前記非接地パターンを第一の所定幅オーバーサイズして第一パターンを作成する工程と、前記接地パターンおよび非接地パターンを前記第一の所定幅より小さい第二の所定幅オーバーサイズして第二パターンを作成する工程と、前記第一パターンから、前記第一パターンと前記第二パターンとの重複部分を削除してダミーパターンを作成する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１１】
本発明によれば、基板上の絶縁膜の中に形成された配線層で、適切な位置にダミー配線を形成することにより、配線間の寄生容量を大きく増加させることなく、製造工程中における静電気起因の電気特性不良を軽減した半導体装置を得ることができる。
また、上記ダミー配線を形成するためのダミーパターンの作成方法を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１３】
実施の形態１．
図１は、本実施の形態に係る半導体装置を示す図である。詳細には、図１（ａ）はシリコン基板上に配線を形成した後の平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’方向の断面図である。
【００１４】
図１（ａ）および図１（ｂ）に示すように、シリコン基板１の表面上に、活性領域２、素子分離３、ゲート絶縁膜４が形成されている。また、ゲート絶縁膜４の上にゲート電極５が形成されている。
活性領域２およびゲート電極５の上に第一層間絶縁膜６が形成され、その中に第一ビア７が形成されている。さらにその上に下層配線８が形成され、第一ビア７を介して活性領域２と電気的接続されている。
また、下層配線８の上に第二層間絶縁膜９が形成され、第一層間絶縁膜６および第二層間絶縁膜９の中に第二ビア１０が形成されている。これらのビアの上に幅がＬａ（１μｍ程度）の第一配線１１ａが形成され、第二ビア１０を介して活性領域２、ゲート電極５、および下層配線８と電気的接続されている。
さらに第一配線１１ａの上に第三層間絶縁膜１２として、シリコン酸化膜がプラズマＣＶＤにより形成されている（以下、シリコン基板１上に積層された第一層間絶縁膜６、第二層間絶縁膜９、および第三層間絶縁膜１２を全体として「層間絶縁膜１３」という）。すなわち、シリコン基板１上の層間絶縁膜１３の中に、第一配線１１ａが形成されている。
【００１５】
そして、第一配線１１ａは、第二ビア１０、下層配線８、および第一ビア７を介して活性領域２又はゲート電極５と電気的接続されている。すなわち、第一配線１１ａの下に、第一配線１１ａとシリコン基板１との間の層間に形成され第一配線１１ａをシリコン基板１に電気的接続する接続配線が形成されている。
なお、本明細書においては、図１（ｂ）のようにシリコン基板１上のゲート絶縁膜４を介してゲート電極５が形成されている場合であっても、シリコン基板１とゲート電極５が電気的接続されているものとする。
【００１６】
さらに、層間絶縁膜１３の中に第一配線１１ａと同一の層で、第一配線１１ａと離間して第一の所定間隔ｄ１（０．２〜０．３μｍ程度）で形成され、シリコン基板１との間の層間にはシリコン基板１に至る接続配線を有さず、幅がＬｂ（０．５μｍ程度）の第二配線１１ｂが形成されている。
さらに、層間絶縁膜１３の中に第一配線１１ａおよび第二配線１１ｂと同一の層で、これらの配線と離間し、第二配線１１ｂと第二の所定間隔ｄ２（０．２〜０．３μｍ程度）で、幅がＬｃ（０．５μｍ程度）のダミー配線１１ｃが形成されている。また、ダミー配線１１ｃは、シリコン基板１との間の層間にはシリコン基板１に至る接続配線を有していない。
なお、図示しないが、第二配線１１ｂは、その後の工程において、第二配線１１ｂよりも上層に形成される配線層を経由して、基板と電気的接続される接続配線を有していても良い。
【００１７】
図２は、第一配線１１ａ、第二配線１１ｂ、およびダミー配線１１ｃの上に、全面に第三層間絶縁膜１２をプラズマＣＶＤにより形成した後に、第三層間絶縁膜１２の表面に負電荷１４が帯電した状態を示す模式図である。
このとき、図３に示すように、第一配線１１ａとシリコン基板１との間の層間に、第一配線１１ａをシリコン基板１に電気的接続する接続配線が形成されているので、第一配線１１ａは基板電位に保たれる。一方、第二配線１１ｂおよびダミー配線１１ｃは、シリコン基板１との間の層間には、これらの配線をシリコン基板１に電気的接続する接続配線を有しない。従って、第二配線１１ｂと、ダミー配線１１ｃの直上で、第三層間絶縁膜１２の表面に負電荷１４が帯電する。そして、これらの負電荷に対応するように、第二配線１１ｂおよびダミー配線１１ｃに、カップリングにより正電荷１５が帯電する。
【００１８】
ここで、ダミー配線１１ｃが無い場合は、第三層間絶縁膜１２の表面に帯電した負電荷に対応する正電荷が、全て第二配線１１ｂに帯電する。しかし、ダミー配線１１ｃを上述のように形成したことにより、これらの正電荷を第二配線１１ｂとダミー配線１１ｃに分散させることができる。これにより、ダミー配線１１ｃが無い場合と比較して、第一配線１１ａと第二配線１１ｂの間の電位差を緩和することができ、第二層間絶縁膜９の静電破壊を抑えることができる。
【００１９】
ここで、第二の所定間隔ｄ２を、第一配線１１ａおよび第二配線１１ｂのデザインルールの最小間隔以下とすると好適である。第一配線１１ａと第二配線１１ｂは、これらの配線層のデザインルールの最小間隔以上の間隔で形成されている。これに対して第二配線１１ｂとダミー配線１１ｃとの間隔をデザインルールの最小間隔以下とすることで、その間隔を第一配線１１ａと第二配線１１ｂの間隔以下とすることができる。
これにより第二配線１１ｂに帯電する正電荷をダミー配線１１ｃに迅速に分散させて、第二層間絶縁膜９の静電破壊を抑えることができる。
【００２０】
また、ダミー配線１１ｃの線幅を、第一配線１１ａおよび第二配線１１ｂのデザインルールの最小線幅以上とすると好適である。このようにすると、ダミー配線１１ｃは製造ばらつきによりパターン消失することがない。
これにより第二配線１１ｂに帯電する正電荷をダミー配線１１ｃに分散させて、第二層間絶縁膜９の静電破壊を抑えることができる。
【００２１】
ここで、図１に示した第一配線１１ａ、第二配線１１ｂ、およびダミー配線１１ｃを含む配線層を基板上に形成するためには、これらの配線パターンをレイアウトしたマスクを用いてリソグラフィを行う必要がある。以下、このマスクの配線パターンのレイアウトにおいて、ダミー配線１１ｃを形成するためのダミーパターンを作成する方法について説明する。
なお、以下の説明において、図１に示した第一配線１１ａ、第二配線１１ｂ、ダミー配線１１ｃに相当するレイアウト上の配線パターンを、それぞれ接地パターン、非接地パターン、ダミーパターンと称する。
【００２２】
まず、図４に示すように、所望の配線層の配線パターンのうち、第一配線１１ａ（図１参照）の如くシリコン基板１との間の層間にシリコン基板１に至る接続配線を有する接地パターン１６ａを抽出する。次に、第二配線１１ｂ（図１参照）の如くシリコン基板１との間の層間にはシリコン基板１に至る接続配線を有しない非接地パターン１６ｂを抽出する。
このとき、抽出された接地パターン１６ａの線幅をＬａ（０．５μｍ程度）、非接地パターン１６ｂの線幅をＬｂ（０．５μｍ程度）とする。
なお、前述の接地パターン１６ａを抽出する工程と、非接地パターン１６ｂを抽出する工程は、いずれを先に行っても良い。
【００２３】
次に、図５に示すように、非接地パターン１６ｂを第一の所定幅Ｗ１（０．５〜１μｍ程度）だけオーバーサイズして第一パターン１７を作成する。
次に、図６に示すように、接地パターン１６ａおよび非接地パターン１６ｂを第一の所定幅Ｗ１より小さい第二の所定幅Ｗ２（０．２〜０．３μｍ程度）だけオーバーサイズして第二パターン１８を作成する。
そして、図７に示すように、第一パターン１７（図５参照）から、第一パターン１７と第二パターン１８（図６参照）との重複部分を削除してダミーパターン１６ｃを作成する。
【００２４】
このようにしてダミーパターン１６ｃを作成することにより、接地パターン１６ａおよび非接地パターン１６ｂとの間隔がそれぞれ第二の所定幅Ｗ２で、ダミーパターン１６ｃを作成することができる。このとき、ダミーパターン１６ｃの線幅は、第一の所定幅Ｗ１から第二の所定幅Ｗ２を引いた値、すなわちＷ１−Ｗ２の幅となる。
このようにダミーパターンを作成することにより、第一配線１１ａと第二配線１１ｂの間の電界を網羅的に緩和できるようにしたマスクを形成することができる。また、配線層の空き領域にダミーパターンを必要以上に付加することがないので、寄生容量の増加を小さくすることができる。
【００２５】
このとき、第一の所定幅Ｗ１を、この配線層のデザインルールの最小間隔と最小線幅の和以上として、且つ、第二の所定幅Ｗ２を、この配線層のデザインルールの最小間隔以下とすることが好ましい。
このようにすることにより、ダミーパターン１６ｃの幅（Ｗ１−Ｗ２）を、この配線層のデザインルールの最小線幅以上とすることができる。これにより、製造ばらつきによるダミーパターンのパターン消失を防ぐことができる。従って、第一配線１１ａと第二配線１１ｂの間の電界を緩和して、第二層間絶縁膜９の静電破壊を効果的に防ぐことができる。
【００２６】
なお、第二の所定幅Ｗ２を、この配線層のデザインルールの最小間隔より小さくした場合、配線層の形成工程において第二配線１１ｂ（図１参照）とダミー配線１１ｃの間がエッチングされずに残ってしまう恐れがある。しかしこれによって、これらの配線がショートしても電気特性上、特に問題はない。
【００２７】
また、前述した非接地パターン１６ｂを抽出する工程において、所定面積以上のパターンのみを抽出するようにしても良い。すなわち、製造工程中の帯電量、層間絶縁膜の耐圧を考慮して、第一配線１１ａとの間で静電破壊が起こり得る第二配線１１ｂの投影面積を算出し、その面積以上となるパターンのみを抽出する。
これは、第二配線１１ｂの投影面積が大きいほど、これと隣接する第一配線１１ａとの電位差が大きくなり、その間の層間絶縁膜の静電破壊が起こりやすいことによる。
このようにダミーパターン１６ｃを作成することにより、所定面積以上の非接地パターン１６ｂに隣接する箇所のみにダミーパターン１６ｃを付加することができるので、寄生容量の増加を小さくすることができる。
【００２８】
またさらに、前述の非接地パターン１６ｂを抽出する工程において、前述の所定面積以上で、且つ、接地パターン１６ａとの間隔が第三の所定間隔ｄ３以下のパターンのみを抽出するようにしても良い。すなわち、投影面積が前述の所定面積以上の第二配線１１ｂのうち、製造工程中の帯電量、層間絶縁膜の耐圧を考慮して、第一配線１１ａとの間で静電破壊が起こり得るような間隔（第三の所定間隔ｄ３）を算出し、その間隔以下のパターンのみを抽出する。
これは、第二配線１１ｂと、これと隣接する第一配線１１ａとの間隔が小さいほど、その間の電界が大きくなり、層間絶縁膜の静電破壊が起こりやすいことによる。
このようにダミーパターン１６ｃを作成することにより、所定面積以上の非接地パターンで、且つ、隣接する接地パターン１６ａとの間隔が所定間隔以下のパターンに隣接する箇所のみにダミーパターン１６ｃを付加することができるので、寄生容量の増加をさらに小さくすることができる。
【００２９】
なお、層間絶縁膜の平坦化工程における残膜ばらつきの抑制や、配線エッチング工程における加工精度の向上を目的として、ダミーパターン１６ｃを作成した後に必要なダミーパターンを追加するようにしても良い。
【００３０】
以上説明したように本実施の形態に係る半導体装置は、シリコン基板１と、シリコン基板１上の層間絶縁膜１３の中に形成された第一配線１１ａと、第一配線１１ａとシリコン基板１との間の層間に形成され第一配線１１ａをシリコン基板１に電気的接続する接続配線と、層間絶縁膜１３の中に第一配線１１ａと同一の層で、第一配線１１ａと離間して第一の所定間隔ｄ１で形成され、シリコン基板１との間の層間にはシリコン基板１に至る接続配線を有しない第二配線１１ｂと、層間絶縁膜１３の中に第一配線１１ａおよび第二配線１１ｂと同一の層で、これらの配線と離間して、第二配線１１ｂとの間隔が第二の所定間隔ｄ２で形成されたダミー配線１１ｃとを有するようにした。
【００３１】
このような構成とすることにより、製造工程中に第二配線１１ｂに帯電される電荷を、ダミー配線１１ｃに分散させることができる。これにより、ダミー配線１１ｃが無い場合と比較して、第一配線１１ａと第二配線１１ｂの間の電位差を緩和することができ、第二層間絶縁膜９の静電破壊を抑えることができる。
【００３２】
また、本実施の形態に係る基板上に形成される配線層のマスクのダミーパターンの作成方法は、この配線層の配線パターンのうち、シリコン基板１との間の層間にシリコン基板１に至る接続配線を有する接地パターン１６ａを抽出する工程と、シリコン基板１との間の層間にはシリコン基板１に至る接続配線を有しない非接地パターン１６ｂを抽出する工程と、非接地パターン１６ｂを第一の所定幅Ｗ１オーバーサイズして第一パターン１７を作成する工程と、接地パターン１６ａおよび非接地パターン１６ｂを第一の所定幅Ｗ１より小さい第二の所定幅Ｗ２オーバーサイズして第二パターン１８を作成する工程と、前記第一パターン１７から、第一パターン１７と第二パターン１８との重複部分を削除してダミーパターン１６ｃを作成する工程とを含むようにした。
【００３３】
このようにダミーパターンを作成することにより、第一配線１１ａと第二配線１１ｂの間の電界を網羅的に緩和できるようにしたマスクを形成することができる。また、配線層の空き領域にダミーパターンを必要以上に付加することがないので、寄生容量の増加を小さくすることができる。
【００３４】
実施の形態２．
図８は、本実施の形態に係る半導体装置を示す図である。詳細には、図８（ａ）はシリコン基板上に配線を形成した後の平面図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ’方向の断面図である。
図８に示すように、ダミー配線１１ｃとシリコン基板１との間の層間に形成された第二ビア１０が、ダミー配線１１ｃとダミーゲート電極５ａを電気的接続し、さらにダミーゲート電極５ａがシリコン基板１の表面上に形成されたダミーゲート絶縁膜４ａを介してシリコン基板１と電気的接続されている。すなわち、ダミー配線１１ｃは、ダミー配線１１ｃとシリコン基板１との間の層間に、ダミー配線１１ｃをシリコン基板１に電気的接続する接続配線を有している。なお、ダミーゲート電極５ａは、回路として用いられない電極である。
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００３５】
図９は、第一配線１１ａ、第二配線１１ｂ、およびダミー配線１１ｃの上に、全面に第三層間絶縁膜１２をプラズマＣＶＤにより形成した後に、第三層間絶縁膜１２の表面に負電荷１４が帯電した状態を示す模式図である。
ここで、ダミー配線１１ｃをシリコン基板１と電気的接続したことにより、第一配線１１ａおよびダミー配線１１ｃは基板電位に保たれているので、図１０に示すように、第二配線１１ｂの直上で、第三層間絶縁膜１２の表面に負電荷１４が帯電する。そして、この負電荷１４に対応するように、第二配線１１ｂに、カップリングにより正電荷１５が帯電する。
【００３６】
第二配線１１ｂに帯電した正電荷１５が放電して静電破壊が起こるとき、第二配線１１ｂと第一配線１１ａとの間で起こる場合と、第二配線１１ｂとダミー配線１１ｃとの間で起こる場合とがある。前者の場合は、第一配線１１ａと第二配線１１ｂ間の配線ショートが発生し、正電荷１５がゲート絶縁膜４に流れるため、電気特性の不良となる。これに対し後者の場合は、第二配線１１ｂとダミー配線１１ｃ間の配線ショートが発生し、図１１に示すように、第二配線１１ｂに帯電した正電荷はダミー配線１１ｃ、第二ビア１０、ダミーゲート電極５ａ、ダミーゲート絶縁膜４ａを経由してシリコン基板１へ流れる。このとき、ダミーゲート電極５ａは回路として用いられない電極であるため、少なくとも直流特性の不良とはならない。
このように、第二配線１１ｂに帯電した正電荷１５が放電して静電破壊が起こるとき、第二配線１１ｂと第一配線１１ａの間で静電破壊を起こす場合と、第二配線１１ｂとダミー配線１１ｃの間で静電破壊を起こす場合があるため、ダミー配線１１ｃが無い場合と比較して、電気特性の不良となる頻度を小さくすることができる。
【００３７】
ダミー配線１１ｃをシリコン基板１に電気的接続する接続配線としては、図８に示した構造の他に、図１２に示すようにダミー配線１１ｃの直下に形成された第二ビア１０、下層配線８、および第一ビア７を電気的接続した配線とすることも可能である。また、図１３に示すように、ダミー配線１１ｃの直下に形成された第二ビア１０、下層配線８、第一ビア７、およびダミーゲート電極５ａを電気的接続した配線とすることも可能である。
【００３８】
また、図８において、第二の所定間隔ｄ２を、第一の所定間隔ｄ１より小さくすると好適である。すなわち、第一配線１１ａと第二配線１１ｂとの間隔よりも、第二配線１１ｂとダミー配線１１ｃとの間隔を相対的に小さくする。
第二配線１１ｂに帯電した電荷が放電して静電破壊を起こすとき、電界が最も大きい箇所から放電する。従って、第一配線１１ａと第二配線１１ｂとの間よりも、第二配線１１ｂとダミー配線１１ｃとの間の方が先に放電するので、第一配線１１ａと第二配線１１ｂとの間で静電破壊が起こるのを、さらに効果的に抑制できる。
【００３９】
以上、説明したように本実施の形態では、実施の形態１で示したダミー配線１１ｃをシリコン基板１と電気的接続した構造とした。これにより、ダミー配線１１ｃが無い場合と比較して、電気特性の不良となる頻度を小さくすることができる。
【００４０】
実施の形態３．
本実施の形態では、実施の形態１で示した方法によりダミーパターンを作成した後、そのダミーパターンにスリットを入れる方法について説明する。
【００４１】
まず、実施の形態１で示した方法により、図７に示したダミーパターン１６ｃを作成する。その後、ダミーパターン１６ｃのいずれかの辺に平行なＸ方向と、Ｘ方向と垂直なＹ方向とに、それぞれ第三の所定幅の短冊パターンを作成する。
例えば、図１４（ａ）、（ｂ）に示すように、ダミーパターン１６ｃ（図７参照）の短辺に平行なＸ方向と、Ｘ方向と垂直なＹ方向とに、それぞれ第三の所定幅Ｗ３（０．２〜０．３μｍ程度）、間隔ｄ４（０．５μｍ程度）の短冊パターン１９ａ、１９ｂを作成する。
【００４２】
次に、図１５（ａ）に示すように、ダミーパターン１６ｃから、ダミーパターン１６ｃと短冊パターン１９ａ、１９ｂとの重複部分のうち、長辺または短辺のいずれか一方の辺の長さが第一の所定幅Ｗ１と前記第二の所定幅Ｗ２との差（Ｗ１−Ｗ２）に等しく且つ他方の辺の長さが第三の所定幅Ｗ３に等しい長方形の部分２０（点線で囲まれた長方形の部分）を削除する。
これにより、図１５（ｂ）に示すように、ダミーパターン１６ｃに、幅がＷ３のスリットが入ったダミーパターン１６ｄを作成することができる。
【００４３】
ここで、ダミーパターン１６ｃから、上述した長方形の部分２０を削除するとき、この配線層のデザインルールの最小線幅より小さい微小図形ができることがある。これを避けるため、ダミーパターン１６ｄを作成した後に、以下の処理を施すようにしても良い。
例えば、この配線層のデザインルールの最小線幅をＷ０、レイアウト上のグリッド幅をＧとした時、ダミーパターン１６ｄに対して（Ｗ０−Ｇ）／２だけアンダーザイズして最小線幅未満の微小パターンを削除する。次に、削除されずに残ったパターンを（Ｗ０−Ｇ）／２だけオーバーサイズして元の大きさに戻す。
これにより、デザインルールの最小線幅未満のパターンのみを削除することができ、製造工程中における微小図形のパターン残りによる不良（例えば、レジストパターンの剥がれ等）を未然に防止することができる。
【００４４】
このようにして作成したダミーパターン１６ｄをレイアウトしたマスクを用いてダミー配線を形成することにより、実施の形態１の効果に加えて、ダミーパターンの全体の面積を減らすことができ、ダミーパターン付加による寄生容量増加をさらに小さく抑えることができる。
【００４５】
以上、説明したように本実施の形態では、実施の形態１の方法によりダミーパターン１６ｃを作成する工程の後に、ダミーパターン１６ｃのいずれかの辺に平行なＸ方向と、Ｘ方向と垂直なＹ方向とに、それぞれ第三の所定幅Ｗ３の短冊パターン１９ａ、１９ｂを作成するようにした。
次に、ダミーパターン１６ｃから、ダミーパターン１６ｃと短冊パターン１９ａ、１９ｂとの重複部分のうち、長辺または短辺のいずれか一方の辺の長さが第一の所定幅Ｗ１と第二の所定幅Ｗ２との差（Ｗ１−Ｗ２）に等しく且つ他方の辺の長さが第三の所定幅Ｗ３に等しい長方形の部分２０を削除するようにした。
このようにして、ダミーパターン１６ｃに、幅がＷ３のスリットが入ったダミーパターン１６ｄを作成することができる。
これにより、実施の形態１の効果に加えて、ダミーパターン付加による寄生容量増加をさらに小さく抑えることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１に係る半導体装置を示す平面図および断面図。
【図２】本発明の実施の形態１に係る半導体装置の断面図。
【図３】本発明の実施の形態１に係る半導体装置の断面図。
【図４】本発明の実施の形態１に係るダミーパターンの作成方法を示す図。
【図５】本発明の実施の形態１に係るダミーパターンの作成方法を示す図。
【図６】本発明の実施の形態１に係るダミーパターンの作成方法を示す図。
【図７】本発明の実施の形態１に係るダミーパターンの作成方法を示す図。
【図８】本発明の実施の形態２に係る半導体装置を示す平面図および断面図。
【図９】本発明の実施の形態２に係る半導体装置の断面図。
【図１０】本発明の実施の形態２に係る半導体装置の断面図。
【図１１】本発明の実施の形態２に係る半導体装置の断面図。
【図１２】本発明の実施の形態２に係る半導体装置の断面図。
【図１３】本発明の実施の形態２に係る半導体装置の断面図。
【図１４】本発明の実施の形態３に係るダミーパターンの作成方法を示す図。
【図１５】本発明の実施の形態３に係るダミーパターンの作成方法を示す図。
【符号の説明】
【００４７】
１  シリコン基板、４  ゲート絶縁膜、４ａ  ダミーゲート絶縁膜、５  ゲート電極、５ａ  ダミーゲート電極、８  下層配線、１１ａ  第一配線、１１ｂ  第二配線、１１ｃ  ダミー配線、１３  層間絶縁膜、１４  負電荷、１５  正電荷、１６ａ  接地パターン、１６ｂ  非接地パターン、１６ｃ  ダミーパターン、１７  第一パターン、１８  第二パターン、１９ａ、１９ｂ  短冊パターン、ｄ１  第一の所定間隔、ｄ２  第二の所定間隔、ｄ３  第三の所定間隔、Ｗ１  第一の所定幅、Ｗ２  第二の所定幅、Ｗ３  第三の所定幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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