(57)【要約】【課題】  強誘電体キャパシタをその下層に含まれる水素から保護する。【解決手段】  層間絶縁膜８上に第１の水素バリア膜１０及び中間層１１を形成する。中間層１１上に強誘電体キャパシタ１３を形成し、強誘電体キャパシタ１３の上面及び側面、ならびに中間層１１上を含む全面上に、第２の水素バリア膜１４を形成する。次いで第２の水素バリア膜１４及び中間層１１を、少なくとも強誘電体キャパシタ１３の上面及び側面に位置する部分を残して除去する。次いで第２の水素バリア膜１４上、第２の水素バリア膜１４及び中間層１１それぞれの側面上、ならびに第１の水素バリア膜１０上に第３の水素バリア膜１５を形成する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
絶縁膜上に第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に、該第１の水素バリア膜より内部応力が低い膜からなる中間層を形成する工程と、
前記第１の水素バリア膜及び前記中間層に接続孔を形成する工程と、
前記接続孔中に導電体を埋め込む工程と、
前記中間層上かつ前記導電体上に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面、ならびに前記中間層上を含む全面上に、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜及び前記中間層を、少なくとも前記強誘電体キャパシタの上面及び側面に位置する部分を残して除去する工程と、
前記第２の水素バリア膜上、該第２の水素バリア膜及び前記中間層それぞれの側面上、ならびに前記第１の水素バリア膜上に、第３の水素バリア膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項２】
前記導電体を前記接続孔に埋め込む工程は、前記接続孔中及び前記中間層上に導電膜を堆積し、該導電膜を、ＣＭＰ又はエッチバックにより前記中間層上から除去することにより、前記導電体を前記接続孔に埋め込む工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の水素バリア膜を形成する工程のあとに、
前記第３の水素バリア膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜、前記第３の水素バリア膜及び前記第２の水素バリア膜に、前記強誘電体キャパシタ上に位置する第２の接続孔を形成する工程と、
前記第２の接続孔中に第２の導電体を埋め込む工程と
を更に具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜の下にはトランジスタが形成されており、
前記トランジスタと前記強誘電体キャパシタの下部電極は、前記導電体を介して接続されている請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
絶縁膜上に第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に中間層を形成する工程と、
前記中間層上に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面、ならびに前記中間層上を含む全面上に、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜及び前記中間層を、少なくとも前記強誘電体キャパシタの上面及び側面に位置する部分を残して除去する工程と、
前記第２の水素バリア膜上、該第２の水素バリア膜及び前記中間層それぞれの側面上、ならびに前記第１の水素バリア膜上に、第３の水素バリア膜を形成する工程と、
を具備する半導体装置の製造方法。
【請求項６】
前記絶縁膜は、出発原料に水素を含む出発原料を用いたＣＶＤ法により形成されている請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１の水素バリア膜は窒化シリコン膜であり、
前記中間層は酸化シリコン膜である請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記窒化シリコン膜の膜厚は５０ｎｍ以上３００ｎｍ以下である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の水素バリア膜を形成する工程は、スパッタリング法又はＣＶＤ法により酸化アルミニウム膜を形成する工程である請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第３の水素バリア膜を形成する工程は、スパッタリング法又はＣＶＤ法により酸化アルミニウム膜を形成する工程である請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
ゲート電極、ならびにソース及びドレインそれぞれの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜に、前記ゲート電極上に位置する第１の接続孔、及び前記不純物領域上に位置する第２及び第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに第１乃至第３の導電体を埋め込む工程と、
前記絶縁膜上及び前記第１乃至第３の導電体上に、第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に、該第１の水素バリア膜より内部応力が低い膜からなる中間層を形成する工程と、
前記第１の水素バリア膜及び前記中間層に、前記第２の導電体上に位置する第４の接続孔を形成する工程と、
前記第４の接続孔の中に第４の導電体を埋め込む工程と、
前記中間層上かつ前記第４の導電体と重なる位置に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面、ならびに前記中間層上を含む全面上に、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜及び前記中間層を、少なくとも前記強誘電体キャパシタ上及び側面に位置する部分を残して除去する工程と、
前記第２の水素バリア膜上、該第２の水素バリア膜及び前記中間層それぞれの側面上、ならびに前記第１の水素バリア膜上に、第３の水素バリア膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項１２】
前記第３の水素バリア膜を形成する工程のあとに、
前記第３の水素バリア膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜、前記第３の水素バリア膜及び前記第１の水素バリア膜に、前記前記第１及び第３の導電体それぞれ上に位置する複数の第５の接続孔を形成するとともに、前記第１の層間絶縁膜、前記第３の水素バリア膜及び前記第２の水素バリア膜に、前記強誘電体キャパシタ上に位置する第６の接続孔を形成する工程と、
前記第５及び第６の接続孔それぞれの中それぞれに、第５及び第６の導電体を埋め込む工程と
を更に具備する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
ゲート電極、ならびにソース及びドレインそれぞれの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に、該第１の水素バリア膜より内部応力が低い膜からなる中間層を形成する工程と、
前記中間層上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを、前記下部電極の一部分が露出するように形成する工程と、
前記強誘電体キャパシタの上面及び側面、ならびに前記中間層上を含む全面上に、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜及び前記中間層を、少なくとも前記強誘電体キャパシタ上及び側面に位置する部分を残して除去する工程と、
前記第２の水素バリア膜上、該第２の水素バリア膜及び前記中間層それぞれの側面上、ならびに前記第１の水素バリア膜上に、第３の水素バリア膜を形成する工程と、
前記第３の水素バリア膜、前記第１の水素バリア膜及び前記絶縁膜に、前記ゲート電極上に位置する第１の接続孔、前記不純物領域それぞれ上に位置する第２及び第３の接続孔を形成するとともに、前記第３の水素バリア膜及び前記第２の水素バリア膜に、前記下部電極上の前記一部分上に位置する第４の接続孔、及び前記上部電極上に位置する第５の接続孔を形成する工程と、
前記第３の水素バリア膜上に、
前記第１の接続孔を介して前記ゲート電極に接続する第１の配線、
前記第２の接続孔を介して一方の前記不純物領域に接続する第２の配線、
前記第３の接続孔及び前記第４の接続孔それぞれを介して他方の前記不純物領域及び前記下部電極それぞれに接続する第３の配線、
及び、前記第５の接続孔を介して前記上部電極に接続する第４の配線
を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１４】
前記第３の水素バリア膜を形成する工程の後に、前記絶縁膜及び前記中間層が加熱される工程を更に具備する請求項１〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
絶縁膜と、
前記絶縁膜上に形成された第１の水素バリア膜と、
前記第１の水素バリア膜上に形成され、前記第１の水素バリア膜より内部応力が低い膜である中間層と、
前記中間層上に形成された下部電極と、
前記下部電極上に形成された強誘電体層と、
前記強誘電体層上に形成された上部電極と、
前記上部電極、前記強誘電体層及び前記下部電極を覆い、周縁部が前記中間層上に位置する第２の水素バリア膜と、
前記第２の水素バリア膜及び前記中間層を覆い、周縁部が前記第１の水素バリア膜上に位置する第３の水素バリア膜と
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、強誘電体キャパシタを、その下層に含まれる水素から保護することにより、強誘電体キャパシタの電気的特性を劣化しにくくした半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図５の各図は、強誘電体キャパシタを有する半導体装置の従来の製造方法を説明するための断面図である。まず図５（Ａ）に示すようにシリコン基板１０１に素子分離膜１０２を、例えばＬＯＣＯＳ法を用いて形成する。素子分離膜１０２は素子領域上が開口している。次いで、シリコン基板１０１を熱酸化することにより、素子領域にゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜１０３上にはゲート電極１０４が形成される。次いで、ゲート電極１０４及び素子分離膜１０２をマスクとして、シリコン基板１０１に不純物イオンを注入する。これにより、シリコン基板１０１には低濃度不純物領域１０６ａ，１０６ｂが形成される。
【０００３】
次いで、ゲート酸化膜１０３上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１０４の側壁にはサイドウォール１０５が形成される。次いで、ゲート電極１０４、サイドウォール１０５及び素子分離膜１０２をマスクとして、シリコン基板１０１に不純物イオンを注入する。これにより、シリコン基板１０１には、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂが形成される。このようにして、素子領域にはトランジスタが形成される。
【０００４】
次いで、トランジスタ上を含む全面上に、ＣＶＤ法を用いて層間絶縁膜１０８を形成する。ここで原料ガスには、ＳｉＨ4やＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4）等水素原子を含むものが用いられる。次いで、層間絶縁膜１０８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜１０８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜１０８をエッチングする。これにより、層間絶縁膜１０８には、不純物領域１０７ａ，１０７ｂそれぞれの上に位置するコンタクトホール１０８ａ，１０８ｂ、及びゲート電極１０４上に位置するコンタクトホール１０８ｃが形成される。
【０００５】
その後、レジストパターンを除去する。次いで、コンタクトホール１０８ａ，１０８ｂ，１０８ｃそれぞれの中及び層間絶縁膜１０８上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、スパッタリング法を用いて連続堆積し、更に、タングステン（Ｗ）膜を堆積する。次いで、層間絶縁膜１０８上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、コンタクトホール１０８ａ，１０８ｂ，１０８ｃそれぞれには、Ｗプラグ１０９ａ，１０９ｂ，１０９ｃが埋め込まれる。
【０００６】
次いで、Ｗプラグ１０９ｂ上及び層間絶縁膜１０８上に、下部電極となるＰｔ膜、強誘電体膜、及び上部電極となるＰｔ膜をこの順に積層する。次いで、上部電極となるＰｔ膜上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、上部電極となるＰｔ膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、Ｐｔ膜、強誘電体膜及びＰｔ膜をエッチングする。これにより、Ｗプラグ１０９ｂ上には、下部電極１１０ａ，強誘電体膜１１０ｂ，上部電極１１０ｃをこの順に積層した強誘電体キャパシタ１１０が形成される。その後、レジストパターンを除去する。
【０００７】
強誘電体膜１１０ｂは酸素を含んでいるため、水素、水又は水酸基（以下、水素等と記載）が強誘電体膜１１０ｂに進入すると還元され、電気的特性が劣化する。これを防止するため、強誘電体キャパシタ１１０上及び層間絶縁膜１０８上には、水素バリア膜１１１が形成される。水素バリア膜１１１は、例えばＡｌ酸化物又はＡｌ窒化物から形成される。
【０００８】
次いで、図５（Ｂ）に示すように、水素バリア膜１１１上に、第２の層間絶縁膜１１２をＣＶＤ法により形成する。ここで原料ガスには、ＳｉＨ4やＴＥＯＳ等水素原子を含むものが用いられるが、強誘電体キャパシタ１１０は水素バリア膜１１１により被覆されているため、強誘電体キャパシタ１１０の強誘電体膜１１０ｂには水素が到達しない。このため第２の層間絶縁膜１１２を形成する時に強誘電体膜１１０ｂは劣化せず、従って強誘電体キャパシタ１１０の電気的特性は低下しない。
【０００９】
次いで、第２の層間絶縁膜１１２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜１１２上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜１１２及び水素バリア膜１１１をエッチングする。これにより、第２の層間絶縁膜１１２及び水素バリア膜１１１には、Ｗプラグ１０９ａ，１０９ｃそれぞれの上に位置するビアホール１１２ａ，１１２ｃ、及び強誘電体キャパシタ１１０上に位置するビアホール１１２ｂが形成される。
【００１０】
その後、レジストパターンを除去する。次いで、ビアホール１１２ａ〜１１２ｃそれぞれの中、及び第２の層間絶縁膜１１２上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、スパッタリング法を用いて連続堆積し、更に、タングステン（Ｗ）膜を堆積する。次いで、第２の層間絶縁膜１１２上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、ビアホール１１２ａ，１１２ｂ，１１２ｃそれぞれには、Ｗプラグ１１３ａ，１１３ｂ，１１３ｃが埋め込まれる。
【００１１】
次いで、第２の層間絶縁膜１１２上及びＷプラグ１１３ａ〜１１３ｃ上を含む全面上にＡｌ合金膜を形成し、このＡｌ合金膜をパターニングする。これにより、Ｗプラグ１１３ａ，１１３ｂ，１１３ｃそれぞれに接続するＡｌ合金配線１１４ａ，１１４ｂ，１１４ｃが形成される。
このような製造方法に類似する技術が特許文献１に記載されている。
【特許文献１】特開２００２−１７６１４９号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記した方法では、強誘電体キャパシタの上面を水素バリア膜が被覆している。このため、強誘電体キャパシタ形成後の工程で水素等が生成しても、この水素は、強誘電体キャパシタの強誘電体膜には到達しにくい。しかし、強誘電体キャパシタの下方に位置する層間絶縁膜が、強誘電体キャパシタを形成した後に加熱されると、この層間絶縁膜から水素等が脱ガスすることがある。この場合、脱ガスした水素等が強誘電体キャパシタに到達し、強誘電体キャパシタを劣化させる可能性がある。また、強誘電体キャパシタ形成後の工程で生成された水素が、シリコン基板側から、層間絶縁膜を介して強誘電体キャパシタに到達する可能性もある。このため、強誘電体キャパシタを、その下層に含まれる水素から保護することが望まれる。
【００１３】
本発明は上記のような事情を考慮してなされたものであり、その目的は、強誘電体キャパシタをその下層に含まれる水素から保護することにより、強誘電体キャパシタの電気的特性を劣化しにくくした半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明に係る、半導体装置の製造方法は、
絶縁膜上に第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に、該第１の水素バリア膜より内部応力が低い膜からなる中間層を形成する工程と、
前記第１の水素バリア膜及び前記中間層に接続孔を形成する工程と、
前記接続孔中に導電体を埋め込む工程と、
前記中間層上かつ前記導電体上に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面、ならびに前記中間層上を含む全面上に、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜及び前記中間層を、少なくとも前記強誘電体キャパシタの上面及び側面に位置する部分を残して除去する工程と、
前記第２の水素バリア膜上、該第２の水素バリア膜及び前記中間層それぞれの側面上、ならびに前記第１の水素バリア膜上に、第３の水素バリア膜を形成する工程と
を具備する。
【００１５】
この半導体装置の製造方法によれば、強誘電体キャパシタは、第１の水素バリア膜及び第３の水素バリア膜によって隙間がないように囲われる。従って、強誘電体キャパシタの下方に位置する絶縁膜から水素が脱ガスしても、この水素は強誘電体キャパシタに進入しにくい。従って強誘電体キャパシタの電気的特性は劣化しにくくなる。
【００１６】
なお、第１の水素バリア膜の内部応力が大きい場合、この内部応力が強誘電体キャパシタの電気的特性に影響を与える可能性がある。このため、第１の水素バリア膜を薄くするのが好ましい。一方、強誘電体キャパシタを、下方に位置する半導体素子又は配線と接続するためには、第１の水素バリア膜に接続孔を形成し、この接続孔に導電体を埋め込む必要がある。この埋め込み工程において、第１の水素バリア膜がダメージを受け、その水素バリア能力が低下する可能性がある。
これに対し上記した半導体装置の製造方法によれば、第１の水素バリア膜上に、該第１の水素バリア膜より内部応力が低い膜からなる中間層を形成したため、第１の水素バリア膜は中間層によって保護される。従って第１の水素バリア膜の水素バリア能力は低下しにくい。
【００１７】
また、中間層に水素が吸蔵されている場合も考えられるが、上記した半導体装置の製造方法では、第３の水素バリア膜を形成する前に、中間層を、強誘電体キャパシタの下に位置する部分及びその周囲を残して、除去している。このため、強誘電体キャパシタには水素がさらに進入しにくくなる。なお、この除去工程において雰囲気中に水素が発生する可能性もあるが、除去工程の前に、強誘電体キャパシタの上面及び側面は第２の水素バリア膜によって覆われているため、強誘電体キャパシタの劣化度合いは小さくなる。
【００１８】
前記導電体を前記接続孔に埋め込む工程は、前記接続孔中及び前記中間層上に導電膜を堆積し、該導電膜を、ＣＭＰ又はエッチバックにより前記中間層上から除去することにより、前記導電体を前記接続孔に埋め込む工程であってもよい。
第３の水素バリア膜を形成する工程のあとに、前記第３の水素バリア膜上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜、前記第３の水素バリア膜及び前記第２の水素バリア膜に、前記強誘電体キャパシタ上に位置する第２の接続孔を形成する工程と、前記第２の接続孔中に第２の導電体を埋め込む工程とを更に具備してもよい。
絶縁膜の下にはトランジスタが形成されており、トランジスタと強誘電体キャパシタは、導電体を介して接続されていてもよい。
【００１９】
本発明に係る他の半導体装置の製造方法は、
絶縁膜上に第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に中間層を形成する工程と、
前記中間層上に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面、ならびに前記中間層上を含む全面上に、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜及び前記中間層を、少なくとも前記強誘電体キャパシタの上面及び側面に位置する部分を残して除去する工程と、
前記第２の水素バリア膜上、該第２の水素バリア膜及び前記中間層それぞれの側面上、ならびに前記第１の水素バリア膜上に、第３の水素バリア膜を形成する工程と、
を具備する。
【００２０】
この半導体装置の製造方法によれば、強誘電体キャパシタは、第１の水素バリア膜及び第３の水素バリア膜によって隙間がないように囲われる。従って、強誘電体キャパシタの下方に位置する絶縁膜から水素が脱ガスしても、この水素は強誘電体キャパシタに進入しにくい。従って強誘電体キャパシタの電気的特性は劣化しにくくなる。
【００２１】
上記した各々の半導体装置の製造方法において、層間絶縁膜が、出発原料に水素を含む出発原料を用いたＣＶＤ法により形成されている場合、この発明は特に効果を発揮する。
第１の水素バリア膜は例えば窒化シリコン膜であり、中間層は例えば酸化シリコン膜である。この場合、窒化シリコン膜の膜厚は、好ましくは５０ｎｍ以上３００ｎｍ以下である。
【００２２】
第２の水素バリア膜を形成する工程は、例えばスパッタリング法又はＣＶＤ法により酸化アルミニウム膜を形成する工程である。また第３の水素バリア膜を形成する工程は、例えばスパッタリング法又はＣＶＤ法により酸化アルミニウム膜を形成する工程である。
【００２３】
本発明に係る他の半導体装置の製造方法は、
ゲート電極、ならびにソース及びドレインそれぞれの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜に、前記ゲート電極上に位置する第１の接続孔、及び前記不純物領域上に位置する第２及び第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに第１乃至第３の導電体を埋め込む工程と、
前記絶縁膜上及び前記第１乃至第３の導電体上に、第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に、該第１の水素バリア膜より内部応力が低い膜からなる中間層を形成する工程と、
前記第１の水素バリア膜及び前記中間層に、前記第２の導電体上に位置する第４の接続孔を形成する工程と、
前記第４の接続孔の中に第４の導電体を埋め込む工程と、
前記中間層上かつ前記第４の導電体と重なる位置に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面、ならびに前記中間層上を含む全面上に、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜及び前記中間層を、少なくとも前記強誘電体キャパシタ上及び側面に位置する部分を残して除去する工程と、
前記第２の水素バリア膜上、該第２の水素バリア膜及び前記中間層それぞれの側面上、ならびに前記第１の水素バリア膜上に、第３の水素バリア膜を形成する工程と
を具備する。
【００２４】
この半導体装置の製造方法において、前記第３の水素バリア膜を形成する工程のあとに、前記第３の水素バリア膜上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜、前記第３の水素バリア膜及び前記第１の水素バリア膜に、前記前記第１及び第３の導電体それぞれ上に位置する複数の第５の接続孔を形成するとともに、前記第１の層間絶縁膜、前記第３の水素バリア膜及び前記第２の水素バリア膜に、前記強誘電体キャパシタ上に位置する第６の接続孔を形成する工程と、前記第５及び第６の接続孔それぞれの中それぞれに、第５及び第６の導電体を埋め込む工程とを更に具備してもよい。
【００２５】
本発明に係る他の半導体装置の製造方法は、
ゲート電極、ならびにソース及びドレインそれぞれの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜上に、該第１の水素バリア膜より内部応力が低い膜からなる中間層を形成する工程と、
前記中間層上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを、前記下部電極の一部分が露出するように形成する工程と、
前記強誘電体キャパシタの上面及び側面、ならびに前記中間層上を含む全面上に、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜及び前記中間層を、少なくとも前記強誘電体キャパシタ上及び側面に位置する部分を残して除去する工程と、
前記第２の水素バリア膜上、該第２の水素バリア膜及び前記中間層それぞれの側面上、ならびに前記第１の水素バリア膜上に、第３の水素バリア膜を形成する工程と、
前記第３の水素バリア膜、前記第１の水素バリア膜及び前記絶縁膜に、前記ゲート電極上に位置する第１の接続孔、前記不純物領域それぞれ上に位置する第２及び第３の接続孔を形成するとともに、前記第３の水素バリア膜及び前記第２の水素バリア膜に、前記下部電極上の前記一部分上に位置する第４の接続孔、及び前記上部電極上に位置する第５の接続孔を形成する工程と、
前記第３の水素バリア膜上に、
前記第１の接続孔を介して前記ゲート電極に接続する第１の配線、
前記第２の接続孔を介して一方の前記不純物領域に接続する第２の配線、
前記第３の接続孔及び前記第４の接続孔それぞれを介して他方の前記不純物領域及び前記下部電極それぞれに接続する第３の配線、
及び、前記第５の接続孔を介して前記上部電極に接続する第４の配線
を形成する工程と、
を具備する。
【００２６】
上記したいずれの半導体装置の製造方法においても、第３の水素バリア膜を形成する工程の後に、層間絶縁膜及び中間層が加熱される工程を更に具備してもよい。この加熱工程において、強誘電体キャパシタの下方に位置する層間絶縁膜から水素等が脱ガスしても、この水素等は強誘電体キャパシタに進入しにくい。従って、強誘電体キャパシタの電気的特性は劣化しにくくなる。
【００２７】
本発明に係る半導体装置は、
絶縁膜と、
前記絶縁膜上に形成された第１の水素バリア膜と、
前記第１の水素バリア膜上に形成され、前記第１の水素バリア膜より内部応力が低い膜である中間層と、
前記中間層上に形成された下部電極と、
前記下部電極上に形成された強誘電体層と、
前記強誘電体層上に形成された上部電極と、
前記上部電極、前記強誘電体層及び前記下部電極を覆い、周縁部が前記中間層上に位置する第２の水素バリア膜と、
前記第２の水素バリア膜及び前記中間層を覆い、周縁部が前記第１の水素バリア膜上に位置する第３の水素バリア膜と
を具備する。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、スタック型の強誘電体メモリを形成する方法である。
【００２９】
まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を、例えばＬＯＣＯＳ法を用いて形成する。素子分離膜２は、素子領域上が開口している。次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１上には、ゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。
【００３０】
次いで、ゲート酸化膜３上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、ゲート電極４、サイドウォール５及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソースとなる不純物領域７ａ、及びドレインとなる不純物領域７ｂが形成される。このようにして、素子領域にはトランジスタが形成される。
【００３１】
次いで、トランジスタ上を含む全面上に、ＣＶＤ法を用いて層間絶縁膜８を形成する。層間絶縁膜８は酸化シリコンを主成分としており、原料ガスには、ＳｉＨ4やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜中に水素、水酸基および水（以下水素等と記載）が発生し、層間絶縁膜８には水素等が吸蔵される。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール８ａ，８ｂ、及びゲート電極４上に位置するコンタクトホール８ｃが形成される。
【００３２】
その後、レジストパターンを除去する。次いで、コンタクトホール８ａ，８ｂ，８ｃそれぞれの中及び層間絶縁膜８上に、バリアメタルとなるＴｉ膜、ＴｉＮ膜をこの順に、スパッタリング法を用いて連続堆積し、さらに、タングステン膜を堆積する。タングステン膜の堆積には、例えばＷＦ6を原料ガスに含むＣＶＤ法が用いられる。次いで、層間絶縁膜８上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、コンタクトホール８ａ，８ｂ，８ｃそれぞれにはＷプラグ９ａ，９ｂ，９ｃが埋め込まれる。
【００３３】
次いで、図１（Ｂ）に示すように、層間絶縁膜８上及びＷプラグ９ａ〜９ｃ上を含む全面上に、第１の水素バリア膜１０を形成する。第１の水素バリア膜１０は、例えば窒化シリコン膜であり、例えばＣＶＤ法によって形成される。なお、第１の水素バリア膜１０としての窒化シリコン膜は、水素バリア膜として機能する最低限の厚さ、例えば５０ｎｍ以上３００ｎｍ以下にするのが好ましい。このようにすると、窒化シリコン膜の内部応力が、窒化シリコン膜の上方に形成される強誘電体キャパシタの特性に与える影響を小さくすることができる
【００３４】
なお、第１の水素バリア膜１０は、酸化アルミニウム膜、窒化アルミニウム膜または窒化酸化アルミニウム膜であってもよい。これらの場合、第１の水素バリア膜１０は、例えばスパッタリング法によって形成される。第１の水素バリア膜１０により、層間絶縁膜８に含まれる水素等は、上方に移動できなくなり、後工程で形成される強誘電体キャパシタに進入しなくなる。
【００３５】
次いで、第１の水素バリア膜１０上に中間層１１を形成する。中間層１１は、第１の水素バリア膜１０より内部応力が低い材料を用いるのが好ましく、例えば例えば１００ｎｍの酸化シリコン膜である。中間層１１を形成する理由は、後のＣＭＰ工程またはエッチバック工程で、第１の水素バリア膜１０が部分的に薄くなることを防止するためである。なお、中間層１１が酸化シリコン膜である場合、中間層１１は、ＳｉＨ4やＴＥＯＳ等水素原子を含むガスを原料ガスとしたＣＶＤ法により形成される。
【００３６】
次いで、中間層１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、中間層１１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、中間層１１，第１の水素バリア膜１０をこの順にエッチングする。これにより、中間層１１及び第１の水素バリア膜１０には、Ｗプラグ９ｂ上に位置するビアホール１０ａが形成される。
【００３７】
その後、レジストパターンを除去する。次いで、ビアホール１０ａ中及び中間層１１上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、この順に、例えばスパッタリング法を用いて連続堆積し、さらにタングステン膜を堆積する。タングステン膜の堆積には、例えばＷＦ6を原料ガスに含むＣＶＤ法が用いられる。次いで、中間層１１上に位置するタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ法またはエッチバックにより除去する。これによりビアホール１０ａには、Ｗプラグ９ｂ上に位置するＷプラグ１２が形成される。なお、タングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰまたはエッチバックする工程において、Ｔｉ膜の下層が部分的に研磨またはエッチングされることもある。しかしこの下層は、第１の水素バリア膜１０ではなく中間層１１であるため、第１の水素バリア膜１０が部分的に薄くならず、その水素バリア能力は維持される。
【００３８】
次いで、図１（Ｃ）に示すように、Ｗプラグ１２上及び中間層１１上に、Ｉｒ膜、ＩｒＯｘ膜及びＰｔ膜をこの順に積層することにより、厚さ２００ｎｍの下部導電膜を形成する。次いで、下部導電膜上に、厚さ１５０ｎｍ〜２００ｎｍの強誘電体膜を形成する。強誘電体膜は、Ｐｂ，Ｚｒ，Ｔｉ，Ｏなどを含有している膜（例えばＰＺＴ膜）、またはＳｒ，Ｂｉ，Ｔａなどを含有している膜（例えばＳＢＴ膜）等である。次いで、強誘電体膜上に、Ｐｔ膜、ＩｒＯｘ膜及びＩｒ膜をこの順に積層することにより、厚さ２００ｎｍの上部導電膜を形成する。
【００３９】
次いで上部導電膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光及び現像する。これにより、上部導電膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして上部導電膜、強誘電体膜及び下部導電膜をエッチングする。これにより、中間層１１上のＷプラグ１２と重なる位置には、下部電極１３ａ、強誘電体層１３ｂ及び上部電極１３ｃをこの順に積層した強誘電体キャパシタ１３が形成される。
【００４０】
その後、レジストパターンを除去する。次いで、強誘電体キャパシタ１３の上面及び側面、並びに中間層１１上に第２の水素バリア膜１４を形成する。第２の水素バリア膜１４は、水素が発生しないプロセスで成膜される膜、例えば酸化アルミニウム膜である。第２の水素バリア膜１４は、酸化アルミニウム膜である場合には、スパッタリング法またはＣＶＤ法により形成される。これにより、強誘電体キャパシタ１３には水素が入りにくくなる。
【００４１】
次いで、図２（Ａ）に示すように、第２の水素バリア膜１４上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光および現像する。これにより、第２の水素バリア膜１４上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、第２の水素バリア膜１４及び中間層１１をエッチングする。これにより、第２の水素バリア膜１４及び中間層１１は、強誘電体キャパシタ１３の上面及び側面、ならびに中間層１１上のうち強誘電体キャパシタ１３に隣接する部分を残して、除去される。
【００４２】
上述したように、中間層１１が酸化シリコン膜である場合、中間層１１はＳｉＨ4やＴＥＯＳ等水素原子を含むガスを原料ガスとしたＣＶＤ法により形成される。この場合、中間層１１は、内部に水素等を含有していることがある。このため、本実施形態のように、強誘電体キャパシタ１３の上面に第２の水素バリア膜１４を形成した直後に、中間層１１のうち除去できる部分を除去するのが好ましい。なお、中間層１１を除去する工程において、雰囲気中に水素等が含まれることもあるが、強誘電体キャパシタ１３の上面及び側面は第２の水素バリア膜１４で覆われているため、雰囲気中の水素等が強誘電体キャパシタ１３を劣化させる度合いは小さくなる。その後、レジストパターンを除去する。
【００４３】
次いで、図２（Ｂ）に示すように、第２の水素バリア膜１４上及びその側面、中間層１１の側面、並びに第１の水素バリア膜１０上に、第３の水素バリア膜１５を形成する。第３の水素バリア膜１５は、水素が発生しないプロセスで成膜される膜、例えば酸化アルミニウム膜である。第３の水素バリア膜１５は、酸化アルミニウム膜である場合にはスパッタリング法またはＣＶＤ法により形成される。
この状態において、強誘電体キャパシタ１３は、第１の水素バリア膜１０及び第３の水素バリア膜１５によって隙間がないように囲まれている。
【００４４】
次いで、図２（Ｃ）に示すように、第３の水素バリア膜１５上に、第２の層間絶縁膜１６を形成する。第２の層間絶縁膜１６は酸化シリコンを主成分としており、原料ガスには、ＳｉＨ4やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素等が発生する。ただし、強誘電体キャパシタ１３は、第１の水素バリア膜１０及び第３の水素バリア膜１５によって隙間がないように囲まれているため、第２の層間絶縁膜１６を形成する際に、水素等は強誘電体キャパシタ１３に進入できない。
【００４５】
次いで、第２の層間絶縁膜１６上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光および現像することにより、第２の層間絶縁膜１６上にフォトレジスト膜を形成する。次いで、このフォトレジスト膜をマスクとして、第２の層間絶縁膜１６、第３の水素バリア膜１５及び第１の水素バリア膜１０を、この順にエッチングする。これにより、第２の層間絶縁膜１６及び第３の水素バリア膜１５には、強誘電体キャパシタ１３の上部電極１３ｃ上に位置するビアホール１６ｂが形成される。また第２の層間絶縁膜１６、第３の水素バリア膜１５及び第１の水素バリア膜１０には、層間絶縁膜８に埋め込まれたＷプラグ９ａ，９ｃそれぞれの上に位置するビアホール１６ａ，１６ｃが形成される。
【００４６】
次いで、図２（Ｄ）に示すように、ビアホール１６ａ，１６ｂ，１６ｃそれぞれの中及び第２の層間絶縁膜１６上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、この順に、例えばスパッタリング法を用いて連続堆積し、さらに、タングステン膜を形成する。タングステン膜の堆積には、例えばＷＦ6を原料ガスに含むＣＶＤ法が用いられる。次いで、タングステン膜、ＴｉＮ膜及びＴｉ膜を、第２の層間絶縁膜１６上からＣＭＰまたはエッチバックを用いて除去する。これにより、ビアホール１６ｂには、強誘電体キャパシタ１３の上部電極１３ｃに接続するＷプラグ１７ｂが埋め込まれ、ビアホール１６ａ，１６ｃそれぞれには、Ｗプラグ９ａ，９ｃに接続するＷプラグ１７ａ，１７ｃが埋め込まれる。
【００４７】
次いで、第２の層間絶縁膜１６上及びＷプラグ１７ａ，１７ｂ，１７ｃそれぞれ上にＡｌ合金膜を形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ｗプラグ１７ａ，１７ｂ，１７ｃそれぞれの上を通るＡｌ合金配線１８ａ，１８ｂ，１８ｃが形成される。Ａｌ合金配線１８ａは、Ｗプラグ１７ａ，９ａを介して、トランジスタのソースとなる不純物領域７ａに接続する。Ａｌ合金配線１８ｃは、Ｗプラグ１７ｃ，９ｃを介して、トランジスタのゲート電極４に接続する。Ａｌ合金配線１８ｂは、Ｗプラグ１７ｂを介して強誘電体キャパシタ１３の上部電極１３ｃに接続する。なお、強誘電体キャパシタ１３の下部電極１３ａは、Ｗプラグ１２，９ｂを介して、トランジスタのドレインとなる不純物領域７ｂに接続している。
【００４８】
その後、レジストパターンを除去する。この後の処理（例えばＣＶＤ法による酸化シリコン堆積やタングステン成膜）において、半導体装置に熱が加わる。このとき層間絶縁膜８及び第２の層間絶縁膜１６それぞれから水素等が脱ガスすることがある。これに対して、強誘電体キャパシタ１３は、第１及び第３の水素バリア膜１０，１５によって隙間がないように囲まれている。従って、脱ガスした水素等は強誘電体キャパシタ１３に進入しない。また、この後の処理（例えばＣＶＤ法による酸化シリコン堆積やタングステン成膜）において水素が発生しても、この水素は、強誘電体キャパシタ１３の下側から強誘電体キャパシタ１３に進入しない。
【００４９】
このように、本実施形態によれば、層間絶縁膜８上に第１の水素バリア膜１０を形成し、第１の水素バリア膜１０の上方に強誘電体キャパシタ１３を形成し、さらに第３の水素バリア膜１５を強誘電体キャパシタ１３の上面、側面及び第１の水素バリア膜１０上に形成している。このため、強誘電体キャパシタ１３は第１及び第３の水素バリア膜１０，１５に隙間がないように囲まれる。従って、後の工程で層間絶縁膜８，１６から水素等が脱ガスしても、脱ガスした水素等は、強誘電体キャパシタ１３に進入しない。また、強誘電体キャパシタ１３の上方に、第２の層間絶縁膜１６を、ＳｉＨ4やＴＥＯＳ等水素を含む原料ガスを用いたＣＶＤ法により形成しても、成膜過程で発生する水素等は、強誘電体キャパシタ１３に進入しない。
従って、強誘電体キャパシタ１３は電気的特性が劣化しにくくなる。
【００５０】
また、第１の水素バリア膜１０の厚さを、内部応力を小さくするために、水素バリア膜として機能する最低限の厚さにしているが、第１の水素バリア膜１０上には第１の水素バリア膜１０より内部応力が小さい膜である中間層１１が形成されている。このため、これらの膜にＷプラグを埋め込む工程において、ＣＭＰやエッチバックが行われても、第１の水素バリア膜１０は中間層１１によって保護され、薄くならない。このため、第１の水素バリア膜１０の水素バリア能力は損なわれない。
【００５１】
なお、中間層１１に水素等が吸蔵されている場合もあるが、中間層１１は、第３の水素バリア膜１５が形成される前に、強誘電体キャパシタ１３の下方に位置する部分及びその周囲を除いて、エッチングにより除去されている。このため、中間層１１に含まれる水素等が強誘電体キャパシタ１３を劣化させる度合いは小さくなる。
また、中間層１１を除去する工程において、雰囲気中に水素等が含まれる可能性もあるが、強誘電体キャパシタ１３の上面及び側面は、中間層１１が除去される前に第２の水素バリア膜１４によって覆われている。従って、雰囲気中の水素等が強誘電体キャパシタ１３を劣化させる度合いは小さくなる。
【００５２】
図３及び図４は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、プレーナー型の強誘電体メモリを形成する方法である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５３】
まず、図３（Ａ）に示すように、シリコン基板１に、素子分離膜２、ゲート酸化膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、不純物領域７ａ，７ｂ、及び層間絶縁膜８を形成する。これらの形成方法は、第１の実施形態と同一である。
次いで、層間絶縁膜８上に、第１の水素バリア膜１０及び中間層１１を、この順に積層する。これらの形成方法も第１の実施形態と同一である。
【００５４】
次いで、図３（Ｂ）に示すように、中間層１１上に、Ｉｒ膜、ＩｒＯｘ膜及びＰｔ膜をこの順に積層した下部導電膜を形成する。次いで、下部導電膜上にレジストパターンを形成し、このレジストパターンをマスクとして下部導電膜をエッチングする。これにより、下部導電膜はパターニングされ、中間層１１上には下部電極１３ａが形成される。
【００５５】
その後、レジストパターンを除去する。次いで、下部電極１３ａ上を含む全面上に、強誘電体膜を形成し、更にその上に、Ｐｔ膜、ＩｒＯｘ膜及びＩｒ膜をこの順に積層した上部導電膜を形成する。次いで、上部導電膜上にレジストパターンを形成し、このレジストパターンをマスクとして、上部導電膜及び強誘電体膜をこの順にエッチングする。これにより、上部導電膜及び強誘電体膜はパターニングされ、下部電極１３ａ上には、一部分を除いて強誘電体層１３ｂ及び上部電極１３ｃが形成される。
【００５６】
このようにして、中間層１１上には、下部電極１３ａ、強誘電体層１３ｂ及び上部電極１３ｃをこの順に積層した強誘電体キャパシタ１３が形成される。
次いで、強誘電体キャパシタ１３上及び中間層１１上を含む全面上に、第２の水素バリア膜１４を形成する。この形成方法は、第１の実施形態と同一である。
【００５７】
次いで、図３（Ｃ）に示すように、第２の水素バリア膜１４及び中間層１１を、強誘電体キャパシタ１３の上面及び側面、ならびに中間層１１上のうち強誘電体キャパシタ１３に隣接する部分を残して、除去する。この除去方法は第１の実施形態と同一である。
次いで、第３の水素バリア膜１５を形成する。この形成方法も第１の実施形態と同一である。この状態において、強誘電体キャパシタ１３は、第１の水素バリア膜１０及び第３の水素バリア膜１５によって隙間がないように囲まれている。
【００５８】
次いで、図４（Ａ）に示すように、第３の水素バリア膜１５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第３の水素バリア膜１５上にはレジストパターンが形成される。
【００５９】
次いで、このレジストパターンをマスクとして、エッチングを行う。
詳細には、下部電極１３ａのうち強誘電体層１３ｂに覆われていない部分の上、及び、上部電極１３ｃの上では、第３の水素バリア膜１５及び第２の水素バリア膜１４がエッチングされる。これにより、下部電極１３ａ，上部電極１３ｃそれぞれの上にはビアホール１４ａ，１４ｂが形成される。
また、トランジスタの不純物領域７ａ，７ｂそれぞれの上、及びゲート電極４の上では、第３の水素バリア膜１５、第１の水素バリア膜１０、及び層間絶縁膜８がエッチングされる。これにより、不純物領域７ａ，７ｂ，ゲート電極４それぞれの上にはコンタクトホール８ａ，８ｂ，８ｃが形成される。
【００６０】
次いで、図４（Ｂ）に示すように、第３の水素バリア膜１５上、コンタクトホール８ａ〜８ｃ、及びビアホール１４ａ，１４ｂそれぞれの中にＡｌ合金膜を堆積する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ａｌ合金配線１９ａ，１９ｂ，１９ｃ，１９ｄが形成される。
【００６１】
Ａｌ合金配線１９ａは、一部がコンタクトホール８ａに埋め込まれることにより、ソースとなる不純物領域７ａに接続する。Ａｌ合金配線１９ｃは、一部がコンタクトホール８ｃに埋め込まれることにより、ゲート電極４に接続する。Ａｌ合金配線１９ｄは、一部がビアホール１４ｂに埋め込まれることにより、強誘電体キャパシタ１３の上部電極１３ｃに接続する。
またＡｌ合金配線１９ｂは、一部がコンタクトホール８ｂに埋め込まれると共に、他の部分がビアホール１４ａに埋め込まれる。このため、Ａｌ合金配線１９ｂは、トランジスタのドレインとなる不純物領域７ｂと、強誘電体キャパシタ１３の下部電極１３ａとを接続する。
【００６２】
このように、本実施の形態においても、強誘電体キャパシタ１３は、第１及び第３の水素バリア膜１０，１５に隙間がないように囲まれる。従って、後の工程で層間絶縁膜８が加熱されて水素等が脱ガスしても、水素等は強誘電体キャパシタ１３の内部に侵入しない。このため強誘電体キャパシタ１３の電気的特性は劣化しにくい。
また第３の水素バリア膜１５上及びＡｌ合金配線１９ａ〜１９ｄ上に、第２の層間絶縁膜を、ＳｉＨ4やＴＥＯＳ等水素を含む原料ガスを用いたＣＶＤ法により形成しても、成膜過程で発生する水素等は、強誘電体キャパシタ１３に進入しない。
【００６３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００６４】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図３】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図４】（Ａ）は図３（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図
【図５】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【符号の説明】
【００６５】
１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ、１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ，８ｂ，１０８ａ，１０８ｂ…コンタクトホール、９ａ，９ｂ，９ｃ，１２，１７ａ，１７ｂ，１７ｃ，１０９ａ，１０９ｂ，１０９ｃ，１１３ａ，１１３ｂ，１１３ｃ…Ｗプラグ、１０…第１の水素バリア膜、１１…中間層、１３，１１０…強誘電体キャパシタ、１３ａ，１１０ａ…下部電極、１３ｂ，１１０ｂ…強誘電体層、１３ｃ，１１０ｃ…上部電極、１４…第２の水素バリア膜、１４ａ，１４ｂ，１６ａ，１６ｂ，１６ｃ，１１２ａ，１１２ｂ，１１２ｃ…ビアホール、１５…第３の水素バリア膜、１６，１１２…第２の層間絶縁膜、１８ａ，１８ｂ，１８ｃ，１９ａ，１９ｂ，１９ｃ，１１４ａ，１１４ｂ，１１４ｃ…Ａｌ合金配線、１１１…水素バリア膜
【図１】
2006005234.tif 000003
【図２】
2006005234.tif 000004
【図３】
2006005234.tif 000005
【図４】
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【図５】
2006005234.tif 000007