(57)【要約】【課題】  半導体装置に用いるプログラムヒューズの数を削減する。【解決手段】  複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する記憶回路群２１と、記憶回路群２１に記憶されたアドレスと選択されたアドレスとの一致を検出する一致検出部２２と、複数のプログラムヒューズの少なくとも一つが切断されていることに応答して、一致検出部２２を活性化させる使用判定部２３とを有する第１のヒューズ回路１１を少なくとも一つ備える。このように、第１のヒューズ回路１１は、プログラムヒューズ自体の切断の有無によって使用状態又は不使用状態の判定を行っていることから、イネーブルヒューズが不要となる。【選択図】          図２
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【特許請求の範囲】
【請求項１】
複数のプログラムヒューズを含み、前記複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する記憶回路群と、
前記記憶回路群に記憶されたアドレスと選択されたアドレスとの一致を検出する一致検出部と、
前記複数のプログラムヒューズの少なくとも一つが切断されていることに応答して、前記一致検出部を活性化させる使用判定部と、を有する第１のヒューズ回路を少なくとも一つ備えることを特徴とする半導体装置。
【請求項２】
複数のプログラムヒューズを含み、前記複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する記憶回路群と、
イネーブルヒューズと、
前記イネーブルヒューズが切断されていることに応答して、前記記憶回路群に記憶されたアドレスと選択されたアドレスとの一致を検出する一致検出部と、を有する第２のヒューズ回路を少なくとも一つ備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数のプログラムヒューズを含み、前記複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する記憶回路群と、
イネーブルヒューズと、
前記記憶回路群に記憶されたアドレスと選択されたアドレスとの一致を検出する一致検出部と、
前記複数のプログラムヒューズ及びイネーブルヒューズの少なくとも一つが切断されていることに応答して、前記一致検出部を活性化させる使用判定部と、を有する第２のヒューズ回路を少なくとも一つ備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のヒューズ回路の個数の方が、前記第２のヒューズ回路の個数よりも多いことことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１のヒューズ回路を複数個備えており、前記複数の第１のヒューズ回路の少なくとも２つは、前記複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数の第１のヒューズ回路の少なくとも２つは、前記複数のプログラムヒューズの同じ切断パターンによって、全ビットを互いに反転させたアドレスを記憶可能に構成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の第１のヒューズ回路のうち、前記複数のプログラムヒューズの所定の切断パターンによって第１のアドレスを記憶するタイプと、前記複数のプログラムヒューズの前記所定の切断パターンと同じ切断パターンによって前記第１のアドレスの各ビットを全て反転させた第２のアドレスを記憶するタイプがほぼ同数含まれていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成された第１及び第２のタイプのヒューズ回路を含む複数のヒューズ回路の中から、使用するヒューズ回路を選択するためのヒューズ回路選択方法であって、
前記第１のタイプのヒューズ回路に含まれる複数のプログラムヒューズの全てを切断しないことによって表現されるアドレスを記憶させる場合には、前記第１のタイプとは異なるタイプのヒューズ回路を選択し、
前記第２のタイプのヒューズ回路に含まれる複数のプログラムヒューズの全てを切断しないことによって表現されるアドレスを記憶させる場合には、前記第２のタイプとは異なるタイプのヒューズ回路を選択することを特徴とするヒューズ回路選択方法。
【請求項９】
複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成された第１及び第２のタイプのヒューズ回路を含む複数のヒューズ回路の中から、使用するヒューズ回路を選択するためのヒューズ回路選択方法であって、
記憶すべきアドレスを構成する各ビットが全て一方の論理値である場合には、前記第１のタイプのヒューズ回路を選択し、
前記記憶すべきアドレスを構成する各ビットが全て他方の論理値である場合には、前記第２のタイプのヒューズ回路を選択することを特徴とするヒューズ回路選択方法。
【請求項１０】
前記記憶すべきアドレスを構成するビットの少なくとも一部のビットに関して、前記一方の論理値を持つビットと前記他方の論理値を持つビットのいずれが多いかを判断し、前記一方の論理値を持つビットの方が多い場合には前記第２のタイプのヒューズ回路を選択し、前記他方の論理値を持つビットの方が多い場合には前記第１のタイプのヒューズ回路を選択することを特徴とする請求項９に記載のヒューズ回路選択方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、欠陥アドレスなどを記憶するためのヒューズ回路を備えた半導体装置に関する。また、本発明はヒューズ回路選択方法に関し、半導体装置に含まれる複数のヒューズ回路に欠陥アドレスなどをそれぞれ記憶させる場合において、実際に使用すべきヒューズ回路を選択する方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大しているが、微細化が進むに連れ、１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは、通常、冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。
【０００３】
一般に、欠陥のあるアドレスは、複数のプログラムヒューズを含むヒューズ回路に記憶され、当該アドレスに対するアクセスが要求されると、上記ヒューズ回路の制御によって、欠陥メモリセルではなく冗長メモリセルに対して代替アクセスが行われることになる。
【０００４】
ヒューズ回路の構成としては、特許文献１及び２に記載されているように、記憶すべきアドレスを構成する各ビットに対して一対（２つ）のプログラムヒューズを割り当て、そのいずれか一方を切断することによって所望のアドレスを記憶する方式が知られている。しかしながら、この方式では、各ビットに対して２つのプログラムヒューズが必要であることから、チップ上に非常に多くのプログラムヒューズを用意する必要があり、その結果ヒューズ回路が占める回路面積が大きくなるという問題があった。
【０００５】
また、プログラムヒューズの切断は、通常、レーザビームの照射によって行われるが、この方式では、各ビットに対して必ず１つのプログラムヒューズを切断しなければならない。このため、切断すべきプログラムヒューズの数が比較的多くなり、その結果、ヒューズの切断工程に要する時間が長くなることから、製造効率が低下するという問題があった。また、切断すべきプログラムヒューズの数が多いとヒューズ切断装置の寿命が短くなり、半導体装置の製造コストを増大させてしまうという問題もあった。さらに、ヒューズ切断装置による切断成功率は必ずしも１００％ではないことから、切断すべきプログラムヒューズの数が多くなると、その分、切断エラーによる製品不良が発生する確率が高まり、最終製品である半導体装置の信頼性を損ねるという問題も生じ得る。
【０００６】
これに対し、特許文献３に記載されているように、記憶すべきアドレスを構成する各ビットに対して１つのプログラムヒューズを割り当てる方式も知られている。この方式では、排他的論理和回路（ＥＸＯＲ）や排他的非論理和回路（ＥＸＮＯＲ）などを用いて、プログラムヒューズに記憶された論理値とアクセスにより与えられたビットの論理値との一致又は不一致を検出し、全ビットが一致（又は全ビットが不一致）である場合に、記憶されたアドレスとアクセスにより与えられたアドレスとの一致（ＨＩＴ）を検出する。
【０００７】
この方式によれば、各ビットに対して割り当てるプログラムヒューズを１個に減らすことが可能となるが、このままでは、全ビットの論理値が「０」である場合又は全ビットの論理値が「１」である場合に正常なＨＩＴ検出を行うことができない。例えば、プログラムヒューズを切断すれば論理値「１」が記憶され、未切断であれば「０」が記憶される場合を想定すると、あるヒューズ回路に含まれるプログラムヒューズが全て未切断である場合、全ビットの論理値が「０」であるアドレスを記憶しているのか、それとも、当該ヒューズ回路を使用していない（ＨＩＴ検出を行わない）のか、判断することができなくなってしまう。したがって、この方式を採用する場合には、ヒューズ回路ごとに、当該ヒューズ回路を使用しているのか否かを示す「イネーブルヒューズ」を別途設ける必要があった。
【特許文献１】特開平９−６９２９９号公報
【特許文献２】特開平６−４４７９５号公報
【特許文献３】特開平６−１１９７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、特許文献３に記載された方式においても、ヒューズ回路ごとにイネーブルヒューズを別途用意しなければならず、このため、チップ上に占める回路面積を十分に縮小することは困難であった。また、切断すべきプログラムヒューズの数も、特許文献１及び２に記載された方式に比べれば少なくなるものの、実際に切断すべきプログラムヒューズの数は、記憶するアドレスのビット構成に強く依存することから、必ずしも切断数を大幅に削減できるわけではなかった。
【０００９】
したがって、本発明の目的は、プログラムヒューズの数を削減することにより、従来よりも少ない回路面積で所望のアドレスを記憶することが可能な半導体装置を提供することである。
【００１０】
また、本発明の他の目的は、切断すべきプログラムヒューズの数を削減することにより半導体装置の製造効率を高め、半導体装置の製造コストを低減することが可能な半導体装置及びヒューズ回路選択方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一側面による半導体装置は、複数のプログラムヒューズを含み、前記複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する記憶回路群と、前記記憶回路群に記憶されたアドレスと選択されたアドレスとの一致を検出する一致検出部と、前記複数のプログラムヒューズの少なくとも一つが切断されていることに応答して、前記一致検出部を活性化させる使用判定部と、を有する第１のヒューズ回路を少なくとも一つ備えることを特徴とする。
【００１２】
第１のヒューズ回路は、プログラムヒューズ自体の切断の有無によって使用状態又は不使用状態の判定を行っていることから、イネーブルヒューズが不要である。このため、半導体装置全体としてヒューズ素子の数を削減することができることから、従来の半導体装置に比べてチップサイズを縮小することが可能となる。しかも、使用に際してイネーブルヒューズを切断する必要がないことから、切断すべきヒューズ素子の数を全体として削減することも可能となる。これにより、半導体装置の製造コストを低減することができるとともに、半導体装置の信頼性を高めることが可能となる。
【００１３】
特に、第１のヒューズ回路を複数個備え、複数の第１のヒューズ回路の少なくとも２つは、複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成されていることが好ましい。これによれば、全てのプログラムヒューズを未切断とすることによって記憶される特定のアドレスについても、イネーブルヒューズを用いることなく、正しくＨＩＴ検出を行うことが可能となる。
【００１４】
本発明の他の側面による半導体装置は、それぞれ複数のプログラムヒューズを含み、前記複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する複数のヒューズ回路を備え、前記複数のヒューズ回路の少なくとも２つは、同じ切断パターンによって互いに異なるアドレスを記憶可能に構成されていることを特徴とする。
【００１５】
本発明によれば、同じアドレスであっても、プログラムヒューズの切断パターンが複数種類存在することから、使用するヒューズ回路を適切に選択することにより、切断すべきヒューズ素子の数を全体として削減することが可能となる。これにより、半導体装置の製造コストを低減することができるとともに、半導体装置の信頼性を高めることが可能となる。しかも、これら複数のヒューズ回路として、上述した第１のヒューズ回路を用いれば、全てのプログラムヒューズを未切断とすることによって記憶される特定のアドレスについても、イネーブルヒューズを用いることなく、正しくＨＩＴ検出を行うことが可能となる。
【００１６】
また、本発明の一側面によるヒューズ回路選択方法は、複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成された第１及び第２のタイプのヒューズ回路を含む複数のヒューズ回路の中から、使用するヒューズ回路を選択するためのヒューズ回路選択方法であって、前記第１のタイプのヒューズ回路に含まれる複数のプログラムヒューズの全てを切断しないことによって表現されるアドレスを記憶させる場合には、前記第１のタイプとは異なるタイプのヒューズ回路を選択し、前記第２のタイプのヒューズ回路に含まれる複数のプログラムヒューズの全てを切断しないことによって表現されるアドレスを記憶させる場合には、前記第２のタイプとは異なるタイプのヒューズ回路を選択することを特徴とする。
【００１７】
また、本発明の他の側面によるヒューズ回路選択方法は、複数のプログラムヒューズの同じ切断パターンによって互いに異なるアドレスを記憶可能に構成された第１及び第２のタイプのヒューズ回路を含む複数のヒューズ回路の中から、使用するヒューズ回路を選択するためのヒューズ回路選択方法であって、前記記憶すべきアドレスを構成する各ビットが全て一方の論理値である場合には、前記第１のタイプのヒューズ回路を選択し、前記記憶すべきアドレスを構成する各ビットが全て他方の論理値である場合には、前記第２のタイプのヒューズ回路を選択することを特徴とする。
【００１８】
これら本発明の方法によれば、全てのプログラムヒューズを未切断とすることによって記憶される特定のアドレスについても、イネーブルヒューズを用いることなく、ＨＩＴ検出を行うことが可能となる。
【００１９】
特に、記憶すべきアドレスを構成するビットの少なくとも一部のビットに関して、前記一方の論理値を持つビットと前記他方の論理値を持つビットのいずれが多いかを判断し、前記一方の論理値を持つビットの方が多い場合には前記第２のタイプのヒューズ回路を選択し、前記他方の論理値を持つビットの方が多い場合には前記第１のタイプのヒューズ回路を選択することがより好ましい。これによれば、使用するヒューズ回路を適切に選択することにより、切断すべきヒューズ素子の数を全体として削減することが可能となる。
【発明の効果】
【００２０】
このように、本発明によれば、プログラムヒューズの数を削減することができることから、従来よりも少ない回路面積で所望のアドレスを記憶することが可能となる。また、切断すべきプログラムヒューズの数を削減することができることから、半導体装置の製造効率を高め、半導体装置の製造コストを低減することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２２】
図１は、本発明の第１の実施形態による半導体装置１０の構成を模式的に示す略平面図である。
【００２３】
本実施形態による半導体装置１０は、図示しない主回路の他、第１のヒューズ回路１１及び第２のヒューズ回路１２をそれぞれ複数個備えている。主回路の種類については特に限定されず、ＤＲＡＭ等のメモリ系回路であっても構わないし、ＣＰＵ等のロジック系回路であっても構わない。本実施形態では、第１のヒューズ回路１１の方が第２のヒューズ回路１２よりも多数個設けられている。これは、第２のヒューズ回路１２よりも第１のヒューズ回路１１の方が使用するヒューズ素子の数が少ないため、第１のヒューズ回路１１の割合を多くすることによって半導体装置１０のチップ面積をより縮小できるからである。詳細については後述するが、本実施形態では、第１のヒューズ回路１１は特定のアドレス以外のアドレスを記憶する場合に使用され、第２のヒューズ回路１２は上記特定のアドレスを含む全てのアドレスを記憶可能に構成されている。
【００２４】
次に、半導体装置１０に含まれる第１のヒューズ回路１１の具体的構成について説明する。
【００２５】
図２は、第１のヒューズ回路１１の回路図である。
【００２６】
図２に示すように、第１のヒューズ回路１１は、複数の記憶回路ＦＬ１〜ＦＬｎからなる記憶回路群２１と、記憶回路群２１に記憶されたアドレスと選択された（アクセスが要求された）アドレスとの一致を検出する一致検出部２２と、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎに基づいて一致検出部２２を活性化させる使用判定部２３によって構成されている。
【００２７】
記憶回路群２１を構成するｎ個の記憶回路ＦＬ１〜ＦＬｎは、記憶すべきアドレスの各ビットにそれぞれ対応している。したがって、１つの記憶回路群２１によって記憶可能なアドレスは１つである。記憶回路ＦＬ１〜ＦＬｎの具体的な回路構成としては、これに含まれるプログラムヒューズの切断の有無によって各出力Ｆ１〜Ｆｎをハイレベル又はローレベルに固定可能である限り特に限定されないが、一例として、図３に示す回路を用いることが可能である。
【００２８】
図３は、記憶回路ＦＬ１の具体的な回路構成の一例を示す回路図である。
【００２９】
図３に示すように、記憶回路ＦＬ１は、電源電位ＶＤＤと接地電位ＧＮＤ間に直列接続されたプログラムヒューズ３１及びＮチャンネルＭＯＳトランジスタ３２と、同じく電源電位ＶＤＤと接地電位ＧＮＤ間に直列接続されたＰチャンネルＭＯＳトランジスタ３３及びＮチャンネルＭＯＳトランジスタ３４とを備えており、プログラムヒューズ３１とトランジスタ３２との接続点Ａがトランジスタ３３，３４のゲート電極に共通接続され、トランジスタ３３とトランジスタ３４との接続点Ｂ（出力端）がトランジスタ３２のゲート電極に接続された構成を有している。かかる構成により、プログラムヒューズ３１が切断されている場合には、接続点Ａの電位がローレベルとなることから、出力端である接続点Ｂはトランジスタ３３を介して電源電位ＶＤＤに接続されるので、出力Ｆ１はハイレベルに固定される。逆に、プログラムヒューズ３１が切断されていない場合には、接続点Ａの電位がハイレベルとなることから、出力端である接続点Ｂはトランジスタ３４を介して接地電位ＧＮＤに接続されるので、出力Ｆ１はローレベルに固定される。尚、他の記憶回路ＦＬ２〜ＦＬｎについても、図３に示す回路と同様の回路を用いることができる。プログラムヒューズ３１の切断は、ヒューズ切断装置を用いてレーザビームを照射することによって行うことが可能である。
【００３０】
本実施形態では、各記憶回路ＦＬ１〜ＦＬｎに論理値「１」を記憶させる場合には、対応するプログラムヒューズ３１を切断し、論理値「０」を記憶させる場合には、対応するプログラムヒューズ３１を未切断のままとする。これにより、記憶回路ＦＬ１〜ＦＬｎのうち、論理値「１」を記憶した記憶回路の出力はハイレベルとなり、論理値「０」を記憶した記憶回路の出力はローレベルとなる。
【００３１】
一致検出部２２は、図２に示すように、記憶回路ＦＬ１〜ＦＬｎにそれぞれ対応して設けられた排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎと、タイミング信号Ｓ２に応答してプリチャージ配線ＬＡ及び引き抜き配線ＬＢを充電するプリチャージ回路４０と、プリチャージ配線ＬＡ及び引き抜き配線ＬＢ間に並列に設けられた引き抜きトランジスタＴｒ１〜Ｔｒｎ及びイネーブルトランジスタＴｒＥと、プリチャージ配線ＬＡに接続された出力回路５０とを備えている。以下、一致検出部２２に含まれる各要素の構成について、具体的に説明する。
【００３２】
まず、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎは、上述の通り、記憶回路ＦＬ１〜ＦＬｎにそれぞれ対応して設けられており、対応する記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、選択されたアドレスを構成するビット信号Ａ１〜Ａｎをそれぞれ受け、その排他的論理和信号である一致信号ＯＵＴ１〜ＯＵＴｎをそれぞれ出力する回路である。したがって、各排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎは、出力Ｆ１〜Ｆｎとそれぞれ対応するビット信号Ａ１〜Ａｎの論理値が一致する場合には、対応する一致信号ＯＵＴ１〜ＯＵＴｎをローレベルとし、論理値が一致しない場合には、対応する一致信号ＯＵＴ１〜ＯＵＴｎをハイレベルとする。
【００３３】
プリチャージ回路４０は、ＰチャンネルＭＯＳトランジスタ４１，４２と、ＮチャンネルＭＯＳトランジスタ４３によって構成されており、トランジスタ４１のドレインはプリチャージ配線ＬＡに接続され、トランジスタ４２，４３の接続点は引き抜き配線ＬＢに接続されている。各トランジスタ４１〜４３のゲート電極にはタイミング信号Ｓ２が共通に供給されており、このため、タイミング信号Ｓ２がローレベルとなると、プリチャージ配線ＬＡ及び引き抜き配線ＬＢがいずれも電源電位ＶＤＤまで充電され、タイミング信号Ｓ２がハイレベルとなると、引き抜き配線ＬＢが接地電位ＧＮＤに接続される。
【００３４】
引き抜きトランジスタＴｒ１〜Ｔｒｎ及びイネーブルトランジスタＴｒＥは、上述の通り、プリチャージ配線ＬＡ及び引き抜き配線ＬＢ間に並列に設けられており、引き抜きトランジスタＴｒ１〜Ｔｒｎのゲート電極には、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎからの一致信号ＯＵＴ１〜ＯＵＴｎがそれぞれ供給される。したがって、一致信号ＯＵＴ１〜ＯＵＴｎの少なくとも１つがハイレベルであれば、プリチャージ配線ＬＡと引き抜き配線ＬＢは短絡されることになる。また、イネーブルトランジスタＴｒＥのゲート電極には判定信号ＳＥが供給されており、このため、判定信号ＳＥがハイレベルである場合においても、プリチャージ配線ＬＡと引き抜き配線ＬＢは短絡されることになる。判定信号ＳＥは、後述する使用判定部２３によって生成される信号である。
【００３５】
出力回路５０は、直列接続されたＰチャンネルＭＯＳトランジスタ５１及びＮチャンネルＭＯＳトランジスタ５２，５３と、ラッチ回路５４によって構成されており、トランジスタ５１とトランジスタ５２の接続点がラッチ回路５４に接続されている。トランジスタ５１，５３のゲート電極には、タイミング信号Ｓ１及びタイミング信号Ｓ３がそれぞれ供給される。一方、トランジスタ５２のゲート電極はプリチャージ配線ＬＡに接続されている。かかる構成により、タイミング信号Ｓ１がローレベルとなると、ラッチ回路５４の出力であるヒット信号ＨＩＴはローレベルとなる。また、プリチャージ配線ＬＡがハイレベルとなっている状態でタイミング信号Ｓ３がハイレベルとなると、ラッチ回路５４の出力であるヒット信号ＨＩＴはハイレベルとなり、ＨＩＴした旨が報知される。
【００３６】
使用判定部２３は、図２に示すように、タイミング信号Ｓ１に応答してプリチャージ配線ＬＣ及び引き抜き配線ＬＤを充電するプリチャージ回路６０と、プリチャージ配線ＬＣ及び引き抜き配線ＬＤ間に並列に設けられた引き抜きトランジスタＴｒＦ１〜ＴｒＦｎと、プリチャージ配線ＬＣに接続されたバイアス回路７０とを備えている。プリチャージ配線ＬＣの電位は、そのまま判定信号ＳＥとして用いられる。以下、使用判定部２３に含まれる各要素の構成について、具体的に説明する。
【００３７】
まず、プリチャージ回路６０は、一致検出部２２に含まれるプリチャージ回路４０と同様の構成を有している。つまり、ＰチャンネルＭＯＳトランジスタ６１，６２と、ＮチャンネルＭＯＳトランジスタ６３によって構成され、トランジスタ６１のドレインはプリチャージ配線ＬＣに接続され、トランジスタ６２，６３の接続点は引き抜き配線ＬＤに接続されている。但し、各トランジスタ６１〜６３のゲート電極には、タイミング信号Ｓ２ではなくタイミング信号Ｓ１が共通に供給されており、このため、タイミング信号Ｓ１がローレベルとなると、プリチャージ配線ＬＣ及び引き抜き配線ＬＤがいずれも電源電位ＶＤＤまで充電され、タイミング信号Ｓ１がハイレベルとなると、引き抜き配線ＬＤが接地電位ＧＮＤに接続される。
【００３８】
引き抜きトランジスタＴｒＦ１〜ＴｒＦｎは、上述の通り、プリチャージ配線ＬＣ及び引き抜き配線ＬＤ間に並列に設けられており、これら引き抜きトランジスタＴｒＦ１〜ＴｒＦｎのゲート電極には、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎがそれぞれ供給される。したがって、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎの少なくとも１つがハイレベルであれば、つまり、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１（図３参照）の少なくとも一つが切断されていれば、プリチャージ配線ＬＣと引き抜き配線ＬＤとは常に短絡された状態となる。逆に、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎが全てローレベルであれば、つまり、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１（図３参照）の全てが未切断であれば、プリチャージ配線ＬＣと引き抜き配線ＬＤが短絡されることはない。
【００３９】
バイアス回路７０は、電源電位ＶＤＤとプリチャージ配線ＬＣ間に接続されたＰチャンネルＭＯＳトランジスタ７１と、入力端がプリチャージ配線ＬＣに接続され、出力端がトランジスタ７１のゲート電極に接続されたインバータ７２によって構成されている。かかる構成により、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１（図３参照）の全てが未切断である場合、プリチャージ配線ＬＣのプリチャージ状態（ハイレベル）が確実に維持されることになる。このため、外部からノイズ等が侵入した場合であっても、判定信号ＳＥが誤ってローレベルに変化することがなく、常にハイレベルに維持される。判定信号ＳＥはローレベルが活性状態であり、後述するように、判定信号ＳＥがローレベルに変化すると一致検出部２２が活性化される。
【００４０】
以上が、第１のヒューズ回路１１の具体的な回路構成である。このように、第１のヒューズ回路１１は、従来のヒューズ回路とは異なり、イネーブルヒューズの代わりに使用判定部２３が備えられている。使用判定部２３により生成される判定信号ＳＥは、上記の説明から明らかなとおり、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の少なくとも一つが切断されていれば、プリチャージ配線ＬＣと引き抜き配線ＬＤとの短絡によって活性化され（ＳＥ＝ローレベル）、逆に、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の全てが未切断であれば、非活性状態が維持される（ＳＥ＝ハイレベル）。
【００４１】
ここで、「記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の少なくとも一つが切断されている状態」とは、当該第１のヒューズ回路１１が使用状態（ＨＩＴ検出動作を行う状態）であることを意味し、「記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の全てが未切断である状態」とは、当該第１のヒューズ回路１１が不使用状態（ＨＩＴ検出動作を行わない状態）であることを意味する。このように、第１のヒューズ回路１１では、イネーブルヒューズの切断の有無ではなく、プログラムヒューズ３１自体の切断の有無によって、使用状態又は不使用状態の判定を行っているのである。
【００４２】
次に、第１のヒューズ回路１１の動作について、図４〜図６のフローチャートを参照しながらより詳細に説明する。
【００４３】
図４は、使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出した場合の動作を示すタイミングチャートである。
【００４４】
まず、初期状態においてはタイミング信号Ｓ１〜Ｓ３は全てローレベルであり、このため、プリチャージ配線ＬＡ，ＬＣ及び引き抜き配線ＬＢ，ＬＤはいずれもハイレベルにプリチャージされている。また、ヒット信号ＨＩＴもローレベルに固定される。
【００４５】
ここで、時刻ｔ０においてアクセスが要求されたアドレス（Ａ１〜Ａｎからなるｎビット構成）が変化し、さらに、時刻ｔ１においてタイミング信号Ｓ１がハイレベルに変化すると、トランジスタ６３がオンするため、引き抜き配線ＬＤの電位がローレベルに変化する。さらに、使用状態（ＨＩＴ検出動作を行う状態）においては、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の少なくとも一つが切断されていることから、引き抜きトランジスタＴｒＦ１〜ＴｒＦｎの少なくとも１つがオンしているはずである。このため、プリチャージ配線ＬＣの電位もローレベルに変化する。プリチャージ配線ＬＣの電位はそのまま判定信号ＳＥとして用いられ、イネーブルトランジスタＴｒＥのゲート電極に供給されることから、イネーブルトランジスタＴｒＥはオフ状態となる。すなわち、一致検出部２２が活性化された状態となる。ここで、「一致検出部２２が活性化される」とは、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとの一致検出動作を行うことが可能な状態とされることを意味する。
【００４６】
次に、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化すると、トランジスタ４３がオンするため、引き抜き配線ＬＢの電位がローレベルに変化する。このとき、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとが「全て」一致すれば、一致信号ＯＵＴ１〜ＯＵＴｎは「全て」ローレベルとなる。この条件が揃うと、プリチャージ配線ＬＡと引き抜き配線ＬＢとの間に設けられたトランジスタが全てオフ状態となることから、プリチャージ配線ＬＡの電位はローレベルに変化せず、ハイレベルのプリチャージ状態が維持されることになる。これにより、トランジスタ５２はオン状態に維持される。
【００４７】
そして、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化すると、トランジスタ５３もオンすることから、ラッチ回路５４の入力端はトランジスタ５２，５３を介して接地電位ＧＮＤに接続される。これにより、出力であるヒット信号ＨＩＴはハイレベルに変化し、ＨＩＴした旨が報知される。
【００４８】
以上が、使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出した場合の動作である。
【００４９】
図５は、使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出しなかった場合の動作を示すタイミングチャートである。
【００５０】
時刻ｔ２までの動作は、図４のタイミングチャートに示した動作と同じであるが、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化し、これに応答して引き抜き配線ＬＢの電位がローレベルに変化した後の動作が図４のタイミングチャートに示した動作と異なる。すなわち、ＨＩＴを検出しなかった場合とは、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎの少なくとも一部が不一致であることを意味することから、一致信号ＯＵＴ１〜ＯＵＴｎの少なくとも一つはハイレベルとなる。このため、引き抜きトランジスタＴｒ１〜Ｔｒｎの少なくとも一つがオン状態となることから、プリチャージ配線ＬＡの電位はローレベルに変化し、トランジスタ５２はオフ状態となる。
【００５１】
したがって、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化しても、ラッチ回路５４の出力であるヒット信号ＨＩＴはローレベルに維持される。すなわち、ＨＩＴしなかった旨（ＭＩＳＳＨＩＴである旨）が報知される。
【００５２】
以上が、使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出しなかった場合の動作である。
【００５３】
図６は、不使用状態（ＨＩＴ検出動作を行わない状態）における動作を示すタイミングチャートである。
【００５４】
時刻ｔ１までの動作は、図４及び図５のタイミングチャートに示した動作と同じであるが、時刻ｔ１においてタイミング信号Ｓ１がハイレベルに変化した後の動作が異なる。つまり、タイミング信号Ｓ１がハイレベルに変化したことに応答して引き抜き配線ＬＤの電位がローレベルに変化しても、不使用状態（ＨＩＴ検出動作を行わない状態）においては、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の全てが未切断の状態であることから、引き抜きトランジスタＴｒＦ１〜ＴｒＦｎの全てがオフ状態となっている。このため、プリチャージ配線ＬＣの電位はローレベルに変化せず、プリチャージ配線ＬＣの電位である判定信号ＳＥは、ハイレベルに維持される。これにより、イネーブルトランジスタＴｒＥがオン状態となり、一致検出部２２が非活性化される。ここで、「一致検出部２２が非活性化される」とは、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとの一致検出動作が無効化されることを意味する。
【００５５】
このように、不使用状態（ＨＩＴ検出動作を行わない状態）では、タイミング信号Ｓ２がハイレベルに変化する時刻ｔ２よりも前に、既にイネーブルトランジスタＴｒＥがオン状態となっていることから、時刻ｔ２においてタイミング信号Ｓ２がハイレベルに変化し、これにより引き抜き配線ＬＢの電位がローレベルに変化すると、引き抜きトランジスタＴｒ１〜Ｔｒｎのオン／オフとは関係なく、プリチャージ配線ＬＡの電位は必ずローレベルに変化する。
【００５６】
これにより、トランジスタ５２は必ずオフ状態となることから、時刻ｔ３においてタイミング信号Ｓ３がハイレベルに変化しても、ラッチ回路５４の出力であるヒット信号ＨＩＴはローレベルに維持され、ＨＩＴしなかった旨（ＭＩＳＳＨＩＴである旨）が報知される。
【００５７】
以上が、不使用状態（ＨＩＴ検出動作を行わない状態）における動作である。
【００５８】
このように、第１のヒューズ回路１１では、イネーブルヒューズを用いることなく、使用状態（ＨＩＴ検出動作を行う状態）又は不使用状態（ＨＩＴ検出動作を行わない状態）の判別が行うことができる。そして、使用状態においては、複数のプログラムヒューズ３１の切断パターンによって記憶された所望のアドレスのＨＩＴ検出を行うことができ、不使用状態においては、ヒット信号ＨＩＴの活性化を確実に禁止することができる。このため、従来のヒューズ回路に比べてヒューズ素子の数を１つ削減することが可能となるばかりでなく、従来のヒューズ回路のようにイネーブルヒューズを切断する必要がなくなることから、切断すべきヒューズ素子の数を全体として削減することが可能となる。
【００５９】
尚、第１のヒューズ回路１１には、イネーブルヒューズの代わりに使用判定部２３が設けられているが、現在の回路集積技術によれば、使用判定部２３が占有する回路面積はヒューズ素子１つ分の占有面積とほぼ同等か、それ以下である。しかも、ヒューズ素子は物理的な切断が必要であるため、その小型化が極めて困難であるのに対し、使用判定部２３はトランジスタの集合体であることから、回路集積技術の進歩により、今後よりいっそうの小型化が期待できる。
【００６０】
本実施形態による半導体装置１０には、このような第１のヒューズ回路１１が複数個設けられており、これによって複数のアドレスに対してＨＩＴ検出を行うことが可能である。但し、第１のヒューズ回路１１は、記憶回路ＦＬ１〜ＦＬｎに含まれるプログラムヒューズ３１の全てが未切断状態である場合には自動的に「不使用状態」とみなされることから、全てのプログラムヒューズ３１を未切断とすることによって記憶される特定のアドレス、すなわち、本例では全ビットの論理値が「０」であるアドレスについてＨＩＴ検出を行うことはできない。
【００６１】
この問題を解決するために、本実施形態による半導体装置１０には、第２のヒューズ回路１２が備えられている。第２のヒューズ回路１２は、第１のヒューズ回路１１ではＨＩＴ検出を行うことが不可能な特定のアドレスを含む、全アドレスについてＨＩＴ検出を行うことが可能な回路である。
【００６２】
図７は、第２のヒューズ回路１２の一例を示す回路図である。
【００６３】
図７に示す第２のヒューズ回路１２は、第１のヒューズ回路１１に含まれる使用判定部２３をイネーブル回路２４に置き換えた構成を有している。その他の構成は第１のヒューズ回路１１と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。
【００６４】
イネーブル回路２４は、図７に示すように、記憶回路ＦＬＥと、記憶回路ＦＬＥの出力を反転させるインバータＩＮＶによって構成される。記憶回路ＦＬＥの具体的な回路構成は、他の記憶回路ＦＬ１〜ＦＬｎと全く同じ回路構成であり、これに含まれるプログラムヒューズが「イネーブルヒューズ」として用いられる点においてのみ異なる。つまり、第２のヒューズ回路１２を使用状態（ＨＩＴ検出動作を行う状態）とする場合には、記憶回路ＦＬＥに含まれるイネーブルヒューズを切断し、第２のヒューズ回路１２を不使用状態（ＨＩＴ検出動作を行わない状態）とする場合には、記憶回路ＦＬＥに含まれるイネーブルヒューズを未切断のままにしておく。これにより、記憶回路ＦＬＥに含まれるイネーブルヒューズが切断されている場合には、イネーブル回路２４の出力である判定信号ＳＥがローレベルとなることから一致検出部２２が活性化され、逆に、記憶回路ＦＬＥに含まれるイネーブルヒューズが切断されていない場合には、イネーブル回路２４の出力である判定信号ＳＥがハイレベルとなることから一致検出部２２が非活性化される。
【００６５】
このように、図７に示す第２のヒューズ回路１２は、第１のヒューズ回路１１とは異なりイネーブルヒューズを用いて使用の有無を記憶していることから、第１のヒューズ回路１１ではＨＩＴ検出を行うことが不可能な特定のアドレス、つまり、全ビットの論理値が「０」であるアドレスについてもＨＩＴ検出の対象とすることが可能である。
【００６６】
図８は、第２のヒューズ回路１２の他の例を示す回路図である。
【００６７】
図８に示す第２のヒューズ回路１２は、第１のヒューズ回路１１に記憶回路ＦＬＥを追加するとともに、使用判定部２３にイネーブルトランジスタＴｒＦＥを追加した構成を有している。イネーブルトランジスタＴｒＦＥはプリチャージ配線ＬＣと引き抜き配線ＬＤとの間に接続されており、ゲート電極には記憶回路ＦＬＥの出力ＦＥが供給されている。その他の構成は第１のヒューズ回路１１と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。
【００６８】
図８に示す第２のヒューズ回路１２は、図７に示した第２のヒューズ回路１２と同様、イネーブルヒューズを含む記憶回路ＦＬＥを備えていることから、第１のヒューズ回路１１ではＨＩＴ検出を行うことが不可能な特定のアドレス、つまり、全ビットの論理値が「０」であるアドレスについてもＨＩＴ検出の対象とすることが可能である。
【００６９】
しかも、図８に示す第２のヒューズ回路１２には、第１のヒューズ回路１１と同様、使用判定部２３が備えられていることから、図７に示す第２のヒューズ回路１２とは異なり、全ビットの論理値が「０」であるアドレスを記憶させる場合を除き、イネーブルヒューズを切断する必要がない。このため、図７に示す第２のヒューズ回路１２と比べると回路規模はやや大きくなるものの、切断すべきヒューズ素子の数を低減することが可能となる。
【００７０】
但し、図７及び図８に示す第２のヒューズ回路１２はいずれも、第１のヒューズ回路１１と比べると使用するヒューズ素子の数が１つ多い（ｎ＋１個）。この点を考慮して、本実施形態による半導体装置１０では、第１のヒューズ回路１１の方が第２のヒューズ回路１２よりも多数個設けられている。具体的な比率については特に限定されず、主として、ＨＩＴ検出の対象となるアドレスのビット数によって定めれば良い。つまり、ビット数が多くなればなるほど、記憶させるアドレスとして上記特定のアドレスが含まれる可能性が相対的に低くなるため、第２のヒューズ回路１２の比率を低く設定することが可能であると言える。
【００７１】
以上説明したように、本実施形態による半導体装置１０は、イネーブルヒューズを持たない第１のヒューズ回路１１を備え、これによって所望のアドレスのＨＩＴ検出が可能に構成されていることから、全体としてヒューズ素子の数を削減することが可能となる。これにより、従来の半導体装置に比べてチップサイズを縮小することが可能となる。しかも、第１のヒューズ回路１１を使用する場合は、イネーブルヒューズを切断する必要がないことから、切断すべきヒューズ素子の数を全体として削減することも可能となる。これにより、半導体装置１０の製造コストを低減することができるとともに、最終製品である半導体装置１０の信頼性を高めることが可能となる。
【００７２】
次に、本発明の第２の実施形態について説明する。
【００７３】
図９は、本発明の第２の実施形態による半導体装置８０の構成を模式的に示す略平面図である。
【００７４】
本実施形態による半導体装置８０は、第２のヒューズ回路１２の代わりに第３のヒューズ回路１３が設けられている点において、上記第１の実施形態による半導体装置１０と異なる。その他の構成は上記第１の実施形態による半導体装置１０と同一であることから、重複する説明は省略する。
【００７５】
第３のヒューズ回路１３は、第１の実施形態にて用いた第２のヒューズ回路１２と同様、第１のヒューズ回路１１ではＨＩＴ検出を行うことが不可能な特定のアドレス、つまり、全ビットの論理値が「０」であるアドレスについてＨＩＴ検出を行うことが可能な回路であるが、上記特定のアドレス以外のアドレスについてはＨＩＴ検出を行うことができない点で、第２のヒューズ回路１２とは異なっている。
【００７６】
図１０は、第３のヒューズ回路１３の回路図である。
【００７７】
図１０に示すように、第３のヒューズ回路１２は、図７に示した第２のヒューズ回路１２から記憶回路群２１を削除し、さらに、一致検出部２２に含まれる排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎを削除して、引き抜きトランジスタＴｒ１〜Ｔｒｎのゲート電極に各ビット信号Ａ１〜Ａｎをそれぞれ直接供給した構成を有している。その他の構成は図７に示す第２のヒューズ回路１２と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。
【００７８】
第３のヒューズ回路１３を使用状態（ＨＩＴ検出動作を行う状態）とする場合には、記憶回路ＦＬＥに含まれるイネーブルヒューズを切断し、第３のヒューズ回路１３を不使用状態（ＨＩＴ検出動作を行わない状態）とする場合には、記憶回路ＦＬＥに含まれるイネーブルヒューズを未切断のままにしておく。これにより、記憶回路ＦＬＥに含まれるイネーブルヒューズが切断されている場合には、イネーブル回路２４の出力である判定信号ＳＥがローレベルとなることから、全ビットの論理値が「０」であるアドレスが選択されると、自動的にヒット信号ＨＩＴがハイレベルに活性化されることになる。逆に、記憶回路ＦＬＥに含まれるイネーブルヒューズが切断されていない場合には、イネーブル回路２４の出力である判定信号ＳＥがハイレベルとなることから、どのようなアドレスが選択されても、ヒット信号ＨＩＴはローレベルに維持される。このように、第３のヒューズ回路１３にはプログラムヒューズが含まれておらず、１個のイネーブルヒューズのみによって特定のアドレスのＨＩＴ検出を可能としている。
【００７９】
このように、本実施形態では、第２のヒューズ回路１２の代わりに、プログラムヒューズを持たない第３のヒューズ回路１３を用いていることから、全体としてヒューズ素子の数を大幅に削減することが可能となる。これにより、従来の半導体装置に比べてチップサイズをよりいっそう縮小することが可能となる。尚、第３のヒューズ回路１３の数としては、ＨＩＴ検出を行うべきアドレス群に対してそれぞれ１つ備えれば足りる。例えば、ロウアドレス及びカラムアドレスそれぞれに対して、そのままＨＩＴ検出を行う場合には、第３のヒューズ回路１３を２つ設ければよい。もちろん、プリデコーディングによりロウアドレス及びカラムアドレスをさらに細分化してＨＩＴ検出を行う場合には、ＨＩＴ検出を行うべきアドレス群の数だけ、第３のヒューズ回路１３を用意すればよい。
【００８０】
以上、第１及び第２の実施形態について説明したが、上記特定のアドレスを記憶させる必要が生じる確率はアドレスのビット数に依存し、ビット数が多くなればなるほど、上記特定のアドレスを記憶させる必要の生じる確率は低くなる。したがって、ビット数が非常に多い場合には、第２のヒューズ回路１２や第３のヒューズ回路１３を省略することも可能であると言え、このような構成についても本発明の範囲に含まれる。
【００８１】
次に、本発明の第３の実施形態について説明する。
【００８２】
図１１は、本発明の第３の実施形態による半導体装置９０の構成を模式的に示す略平面図である。
【００８３】
本実施形態による半導体装置９０は、第１のヒューズ回路１１と全反転ヒューズ回路１１ａとを複数個備えており、第１のヒューズ回路１１と全反転ヒューズ回路１１ａとは同数設けられている。
【００８４】
図１２は、全反転ヒューズ回路１１ａの回路図である。
【００８５】
図１２に示すように、全反転ヒューズ回路１１ａは、第１のヒューズ回路１１に含まれる排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎが排他的非論理和回路ＥＸＮＯＲ１〜ＥＸＮＯＲｎに置き換えられた構成を有している。その他の構成は第１のヒューズ回路１１と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。
【００８６】
全反転ヒューズ回路１１ａに所望のアドレスを記憶させる場合、当該アドレスを構成する各ビットの論理値を全て反転させて記憶させる必要がある。つまり、全反転ヒューズ回路１１ａに含まれる各記憶回路ＦＬ１〜ＦＬｎに論理値「１」を記憶させる場合には、対応するプログラムヒューズ３１を未切断の状態とし、論理値「０」を記憶させる場合には、対応するプログラムヒューズ３１を切断する。これにより、全反転ヒューズ回路１１ａでは、記憶回路ＦＬ１〜ＦＬｎのうち、論理値「１」を記憶した記憶回路の出力はローレベルとなり、論理値「０」を記憶した記憶回路の出力はハイレベルとなる。
【００８７】
かかる構成により、全反転ヒューズ回路１１ａでは、記憶回路ＦＬ１〜ＦＬｎからの出力Ｆ１〜Ｆｎと、対応するビット信号Ａ１〜Ａｎとが不一致である場合に、一致信号ＯＵＴ１〜ＯＵＴｎがローレベルに活性化される。これにより、全反転ヒューズ回路１１ａは、第１のヒューズ回路１１とほぼ同じ動作を行うことが可能である。但し、第１のヒューズ回路１１では全ビットの論理値が「０」であるアドレスについてＨＩＴ検出を行うことができないのと同様の理由によって、全反転ヒューズ回路１１ａでは全ビットの論理値が「１」であるアドレスについてＨＩＴ検出を行うことができない。
【００８８】
したがって、検出すべきアドレスを記憶回路群２１に記憶させる際、当該アドレスの全ビットの論理値が「０」である場合には全反転ヒューズ回路１１ａを使用し、当該アドレスの全ビットの論理値が「１」である場合には第１のヒューズ回路１１を使用すればよい。その他のアドレスについては、いずれのヒューズ回路を使用しても構わない。これにより、第１及び第２の実施形態のように、特定のアドレス用に第２のヒューズ回路１２や第３のヒューズ回路１３を用意する必要がなくなる。すなわち、イネーブルヒューズを完全に排除することが可能となる。
【００８９】
検出すべきアドレスを記憶回路群２１に記憶させる際、いずれのヒューズ回路を使用すべきかは、例えば、図１３に示すフローチャートに沿って決定すればよい。つまり、記憶させたいアドレスの最上位ビット（ＭＳＢ）を参照し、その論理値が「０」であるか「１」であるかを判断する（ステップＳ１０）。その結果、ＭＳＢが「０」であれば、全反転ヒューズ回路１１ａを選択し（ステップＳ１１）、ＭＳＢが「１」であれば、第１のヒューズ回路１１を選択する（ステップＳ１２）。これにより、全ビットの論理値が「０」であるアドレスを記録する場合は、必ず全反転ヒューズ回路１１ａが選択され、全ビットの論理値が「１」であるアドレスを記憶する場合は、必ず第１のヒューズ回路１１が選択されることになる。そして、他に記憶させるアドレスがあるか否かを判断し（ステップＳ１３）、他に記憶させるアドレスが残っていれば（ステップＳ１３：ＹＥＳ）、ステップＳ１０に戻る。一方、他に記憶させるアドレスが残っていなければ（ステップＳ１３：ＮＯ）、一連の処理を終了する。これら一連の処理は、半導体テスタより得られるデータなどに基づき、コンピュータを用いたソフトウェア処理によって実行することができる。そして、当該処理にて得られた結果に基づきヒューズ切断装置を制御すれば、ヒューズ回路の選択を適切に行うことが可能となる。
【００９０】
この方法によれば、単に記憶させたいアドレスのＭＳＢを参照するだけで、いずれのヒューズ回路を使用するかを選択できることから、ソフトウェア処理を高速に行うことが可能となる。尚、上記方法では、ステップＳ１１にてアドレスのＭＳＢを参照しているが、ＭＳＢに限らず、他のビット、例えば最下位ビット（ＭＬＢ）を参照することによって判断を行っても構わない。
【００９１】
図１４は、使用するヒューズ回路を決定するより好ましい方法を説明するためのフローチャートである。
【００９２】
まず、記憶させたいアドレスのビット構成を解析し（ステップＳ２０）、全ビットの論理値が「０」であれば（ステップＳ２１：ＹＥＳ）、全反転ヒューズ回路１１ａを選択し（ステップＳ２４）、全ビットの論理値が「１」であれば（ステップＳ２２：ＹＥＳ）、第１のヒューズ回路１１を選択する（ステップＳ２５）。一方、全ビットの論理値が「０」及び全ビットの論理値が「１」のいずれでもない場合には（ステップＳ２１：ＮＯ，ステップＳ２２：ＮＯ）、論理値が「０」であるビットと、論理値が「１」であるビットのいずれが多いかを判断する（ステップＳ２３）。その結果、論理値が「０」であるビットの方が多ければ、第１のヒューズ回路１１を選択し（ステップＳ２５）、論理値が「１」であるビットの方が多ければ、全反転ヒューズ回路１１ａを選択する（ステップＳ２４）。そして、他に記憶させるアドレスがあるか否かを判断し（ステップＳ２６）、他に記憶させるアドレスが残っていれば（ステップＳ２６：ＹＥＳ）ステップＳ２０に戻り、他に記憶させるアドレスが残っていなければ（ステップＳ２６：ＮＯ）、一連の処理を終了する。これら一連の処理についても、コンピュータのソフトウェア処理によって実行することができ、当該処理にて得られた結果に基づいてヒューズ切断装置が制御される。
【００９３】
この方法によれば、全ビットの論理値が「０」又は「１」である場合を除き、記憶回路群２１に含まれるプログラムヒューズの切断数は、必ず全数（ｎ本）の半分以下（ｎ／２本以下）となる。つまり、プログラムヒューズの切断数を削減することができ、その結果、半導体装置９０の製造コストをより低減することが可能となるとともに、最終製品である半導体装置９０のより信頼性をより高めることが可能となる。尚、ステップＳ２６において、論理値が「０」であるビットと論理値が「１」であるビットの数が等しいと判断された場合には、第１のヒューズ回路１１及び全反転ヒューズ回路１１ａのいずれを選択してもよく、例えば、ＭＳＢやＭＬＢの論理値によって判断すればよい。また、ステップＳ２６による判断の結果、選択した第１のヒューズ回路１１又は全反転ヒューズ回路１１ａに空きがない場合には、代わりに、全反転ヒューズ回路１１ａ又は第１のヒューズ回路１１を選択すれば良い。ここで、第１のヒューズ回路１１に空きがない場合には、論理値が「１」であるビットの多いアドレスを優先的に全反転ヒューズ回路１１ａに割り当てれば良く、全反転ヒューズ回路１１ａに空きがない場合には、論理値が「０」であるビットの多いアドレスを優先的に第１のヒューズ回路１１に割り当てれば良い。
【００９４】
以上説明したように、本実施形態では、第１のヒューズ回路１１と全反転ヒューズ回路１１ａを混在させていることから、特定のアドレス用にイネーブルヒューズを用意する必要がなくなる。しかも、図１４に示した方法によって使用するヒューズ回路を決定すれば、切断すべきプログラムヒューズの数を削減することも可能となる。
【００９５】
尚、第１のヒューズ回路１１の数と全反転ヒューズ回路１１ａの数が同数であることは必須でなく、両者の数に差を設けても構わない。但し、図１４に示した方法によって使用するヒューズ回路を決定する場合には、両者の数をほぼ同数とすることにより、第１のヒューズ回路１１及び全反転ヒューズ回路１１ａの一方に空きがなくなる可能性を減らすことが可能となる。
【００９６】
また、全反転ヒューズ回路１１ａの代わりに、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎの一部のみを排他的非論理和回路ＥＸＮＯＲ１〜ＥＸＮＯＲｎに置き換えた「一部反転ヒューズ回路」を用いても構わない。
【００９７】
次に、本発明の第４の実施形態について説明する。
【００９８】
図１５は、本発明の第４の実施形態による半導体装置１００の構成を模式的に示す略平面図である。
【００９９】
本実施形態による半導体装置１００は、第１のヒューズ回路１１（図２参照）と、全反転ヒューズ回路１１ａ（図１２参照）と、上位反転ヒューズ回路１１ｂと、下位反転ヒューズ回路１１ｃとをそれぞれ複数個備えており、これら各ヒューズ回路１１，１１ａ，１１ｂ，１１ｃは、互いに同数設けられている。
【０１００】
図１６は上位反転ヒューズ回路１１ｂの回路図であり、図１７は下位反転ヒューズ回路１１ｃの回路図である。
【０１０１】
図１６及び図１７に示すように、上位反転ヒューズ回路１１ｂ及び下位反転ヒューズ回路１１ｃは、いずれも第１のヒューズ回路１１と全反転ヒューズ回路１１ａを合成したような回路構成を有している。具体的には、上位反転ヒューズ回路１１ｂは、図１６に示すように、アドレスの上位ｎ／２ビットに関しては排他的非論理和回路ＥＸＮＯＲ１〜ＥＸＮＯＲｎが用いられ、アドレスの下位ｎ／２ビットに関しては排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎが用いられている。逆に、下位反転ヒューズ回路１１ｃは、図１７に示すように、アドレスの上位ｎ／２ビットに関しては排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｎが用いられ、アドレスの下位ｎ／２ビットに関しては排他的非論理和回路ＥＸＮＯＲ１〜ＥＸＮＯＲｎが用いられている。いずれのヒューズ回路も、その他の構成は第１のヒューズ回路１１と同一であることから、同じ構成要素には同じ符号を付し、重複する説明は省略する。
【０１０２】
上位反転ヒューズ回路１１ｂに所望のアドレスを記憶させる場合、当該アドレスを構成する上位ｎ／２ビットに関しては、その論理値を反転させて記憶させる必要がある。同様に、下位反転ヒューズ回路１１ｃに所望のアドレスを記憶させる場合、当該アドレスを構成する下位ｎ／２ビットに関しては、その論理値を反転させて記憶させなければならない。
【０１０３】
図１８は、本実施形態において、使用するヒューズ回路を決定する好ましい方法を説明するためのフローチャートである。
【０１０４】
まず、記憶させたいアドレスのビット構成を解析し（ステップＳ３０）、全ビットの論理値が「０」であれば（ステップＳ３１：ＹＥＳ）、上位反転ヒューズ回路１１ｂ及び下位反転ヒューズ回路１１ｃの一方を選択し（ステップＳ４０又はステップＳ４１）、全ビットの論理値が「１」であれば（ステップＳ３２：ＹＥＳ）、上位反転ヒューズ回路１１ｂ及び下位反転ヒューズ回路１１ｃの他方を選択する（ステップＳ４１又はステップＳ４０）。さらに、上位ｎ／２ビットの論理値が全て「０」であり、且つ、下位ｎ／２ビットの論理値が全て「１」であれば（ステップＳ３３：ＹＥＳ）、第１のヒューズ回路１１及び全反転ヒューズ回路１１ａの一方を選択し（ステップＳ３８又はステップＳ３９）、上位ｎ／２ビットの論理値が全て「１」であり、且つ、下位ｎ／２ビットの論理値が全て「０」であれば（ステップＳ３４：ＹＥＳ）、第１のヒューズ回路１１及び全反転ヒューズ回路１１ａの他方を選択する（ステップＳ３９又はステップＳ３８）。一方、上記のいずれでもない場合には（ステップＳ３１：ＮＯ，ステップＳ３２：ＮＯ，ステップＳ３３：ＮＯ，ステップＳ３４：ＮＯ）、上位ｎ／２ビット中に論理値が「０」であるビットと、論理値が「１」であるビットのいずれが多いかを判断し（ステップＳ３５）、さらに、下位ｎ／２ビット中に論理値が「０」であるビットと、論理値が「１」であるビットのいずれが多いかを判断する（ステップＳ３６，ステップＳ３７）。
【０１０５】
その結果、上位ｎ／２ビット及び下位ｎ／２ビットとも論理値が「０」であるビットの方が多ければ、第１のヒューズ回路１１を選択し（ステップＳ３８）、上位ｎ／２ビット及び下位ｎ／２ビットとも論理値が「１」であるビットの方が多ければ、全反転ヒューズ回路１１ａを選択する（ステップＳ３９）。一方、上位ｎ／２ビットについては論理値が「１」であるビットの方が多く、下位ｎ／２ビットについては論理値が「０」であるビットの方が多い場合には、上位反転ヒューズ回路１１ｂを選択する（ステップＳ４０）。また、上位ｎ／２ビットについては論理値が「０」であるビットの方が多く、下位ｎ／２ビットについては論理値が「１」であるビットの方が多い場合には、下位反転ヒューズ回路１１ｃを選択する（ステップＳ４１）。
【０１０６】
そして、他に記憶させるアドレスがあるか否かを判断し（ステップＳ４２）、他に記憶させるアドレスが残っていればステップＳ３０に戻り、他に記憶させるアドレスが残っていなければ、一連の処理を終了する。これら一連の処理についても、コンピュータのソフトウェア処理によって実行することができ、当該処理にて得られた結果に基づいてヒューズ切断装置が制御される。
【０１０７】
本実施形態によれば、全ビットの論理値が「０」又は「１」である場合を含め、記憶回路群２１に含まれるプログラムヒューズの切断数が必ず全数（ｎ本）の半分以下（ｎ／２本以下）となる。しかも、全ビットの論理値が「０」又は「１」である場合を除き、上位ｎ／２ビットに対応するプログラムヒューズの切断数と、下位ｎ／２ビットに対応するプログラムヒューズの切断数がいずれも半分以下（ｎ／４本以下）となる。このため、全体として切断すべきプログラムヒューズの数をよりいっそう削減することができ、その結果、半導体装置１００の製造コストをよりいっそう低減することが可能となるとともに、最終製品である半導体装置１００の信頼性をよりいっそう高めることが可能となる。
【０１０８】
本実施形態においても、ステップＳ３５〜ステップＳ３７において、論理値が「０」であるビットと論理値が「１」であるビットの数が等しいと判断された場合には、例えば、ＭＳＢやＭＬＢの論理値に基づいて判断すればよい。また、ステップＳ３５〜ステップＳ３７による判断の結果、選択したヒューズ回路に空きがない場合には、代わりに他の種類のヒューズ回路を選択すれば良い。具体的には、第１のヒューズ回路１１に空きがない場合、上位ｎ／２ビットに論理値が「１」であるビットの多いアドレスを優先的に上位反転ヒューズ回路１１ｂに割り当てれば良く、下位ｎ／２ビットに論理値が「１」であるビットの多いアドレスを優先的に下位反転ヒューズ回路１１ｃに割り当てれば良い。他のヒューズ回路１１ａ〜１１ｃに空きがないケースも同様の処理を行えばよい。また、各ヒューズ回路１１，１１ａ，１１ｂ，１１ｃの数が互いに同数であることは必須でなく、これらの数に差があっても構わない。但し、これらの数をほぼ同数とすることにより、選択したヒューズ回路に空きがなくなる可能性を減らすことが可能となる。
【０１０９】
次に、本発明の第５の実施形態について説明する。
【０１１０】
図１９は、本発明の第５の実施形態による半導体装置１１０の構成を模式的に示す略平面図である。
【０１１１】
本実施形態による半導体装置１１０は、第１のヒューズ回路１１と同一、或いは、第１のヒューズ回路１１に含まれる任意の排他的論理和回路ＥＸＯＲを排他的非論理和回路ＥＸＮＯＲに置き換えた、複数種類のヒューズ回路１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ・・・・を複数備えている。これらヒューズ回路の種類や数については特に限定されず、また、同じ種類のヒューズ回路（例えばヒューズ回路１１Ａ）の数についても限定されない。したがって、各ヒューズ回路の種類が互いに全て異なっていても構わないし、また、同じ種類のヒューズ回路を複数個ずつ（例えば４個ずつ）設けても構わない。
【０１１２】
本実施形態では、各ヒューズ回路１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ・・・・に含まれる排他的論理和回路ＥＸＯＲ及び排他的非論理和回路ＥＸＮＯＲの構成を「マスク」という概念で表す。具体的には、排他的論理和回路ＥＸＯＲについてはマスクビットとして「０」を割り当て、排他的非論理和回路ＥＸＮＯＲについてはマスクビットとして「１」を割り当てることによって、各ヒューズ回路１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ・・・・の回路構成を特定する。したがって、第１のヒューズ回路１１（図２参照）のマスク、全反転ヒューズ回路１１ａ（図１２参照）のマスク、上位反転ヒューズ回路１１ｂ（図１６参照）のマスク、及び、下位反転ヒューズ回路１１ｃ（図１７参照）のマスクについては、それぞれ表１の通りとなる。
【表１】
2006172585.tif 000003
【０１１３】
上述の通り、本実施形態において用意するヒューズ回路の種類については任意であり、その他のマスクを持つヒューズ回路を備えても構わない。当然ながら、マスクのビット数は「ｎ」であり、記憶すべきアドレスのビット数と一致する。
【０１１４】
本実施形態では、各ヒューズ回路のマスクを利用することによって、記憶すべきアドレスを最適なヒューズ回路に割り当てる。以下、その方法について具体的に説明する。
【０１１５】
図２０は、本実施形態において、使用するヒューズ回路を決定する方法を説明するためのフローチャートである。
【０１１６】
まず、切断数テーブルを作成する（ステップＳ５０）。切断数テーブルの構成は、一例として図２１に示されており、記憶すべき複数のアドレス（本例ではＡＤＤＲＥＳＳ＃１〜＃８）と、用意された複数種類のヒューズ回路（本例ではヒューズ回路１１Ａ〜１１Ｈ）のマトリクス構造を有している。また、これらの交点（マス目）には、必要とされるプログラムヒューズの切断数が書き込まれる（図２１に示す切断数は、あくまで一例である）。書き込まれる切断数は、行方向に対応するアドレスを、列方向に対応するヒューズ回路に記憶させる場合、何本のプログラムヒューズを切断する必要があるのかを示している。例えば、図２１に示すＡＤＤＲＥＳＳ＃１を記憶させる場合、ヒューズ回路１１Ａを使用すると１０本のプログラムヒューズを切断する必要があり、ヒューズ回路１１Ｂを使用すると３本のプログラムヒューズを切断する必要があることを意味する。
【０１１７】
プログラムヒューズの切断数は、記憶すべきアドレスの各ビットと、各ヒューズ回路のマスクの対応するビットとの排他的論理和演算を行うことによって算出することができる。具体的に例を挙げて説明すると、ＡＤＤＲＥＳＳ＃１のビット構成とヒューズ回路１１Ａのマスクが表２に示すとおりである場合、対応するビット同士で排他的論理和演算を行うと、「０」となるビットが２個、「１」となるビットが１０個となる。一方、ＡＤＤＲＥＳＳ＃１のビット構成とヒューズ回路１１Ｂのマスクが表３に示すとおりである場合、対応するビット同士で排他的論理和演算を行うと、「０」となるビットが９個、「１」となるビットが３個となる。
【表２】
2006172585.tif 000004
【表３】
2006172585.tif 000005
【０１１８】
ここで、演算により「０」となったビットは、当該ヒューズ回路を用いた場合に、プログラムヒューズを切断すべきでないビットであることを意味し、「１」となったビットは、当該ヒューズ回路を用いた場合に、プログラムヒューズを切断する必要のあるビットであることを意味する。したがって、演算の結果「１」となったビットの数をカウントすれば、プログラムヒューズの切断数を算出することができる。上記の例で言えば、ＡＤＤＲＥＳＳ＃１をヒューズ回路１１Ａに記憶させる場合には、１０本のプログラムヒューズを切断する必要があり、ＡＤＤＲＥＳＳ＃１をヒューズ回路１１Ｂに記憶させる場合には、３本のプログラムヒューズを切断する必要があることになる。この場合、切断数テーブルのＡＤＤＲＥＳＳ＃１とヒューズ回路１１Ａの交点には「１０」が書き込まれ、ＡＤＤＲＥＳＳ＃１とヒューズ回路１１Ｂの交点には「３」が書き込まれる。このような演算を、記憶すべきアドレス及び用意されたヒューズ回路の全ての組み合わせに対して行い、図２１に示すような切断数テーブルを作成する。
【０１１９】
次に、各アドレスごとに、最小切断数が書き込まれた交点に選択フラグを立てる（ステップＳ５１）。但し、切断数がゼロである交点は選択禁止である。切断数がゼロとなる組み合わせは、既に説明したとおり「不使用状態」とみなされＨＩＴ検出を行うことができないからである。図２１においては、選択フラグが立てられた交点には○印又は◎印が表示されている。最小切断数が書き込まれた交点は、各アドレスに１つとは限らず、２つ以上存在する可能性がある。この場合には、最小切断数が書き込まれた全ての交点に選択フラグを立てる。
【０１２０】
次に、ヒューズ回路の種類ごとに選択フラグの数をカウントし、その結果に基づいてＦＵＬＬフラグ（ＦＬフラグ）及びオーバーフローフラグ（ＯＦフラグ）を立てる（又は取り消す）（ステップＳ５２）。ＦＬフラグ及びＯＦフラグは、ヒューズ回路の種類ごとに割り当てられるフラグであり、このうちＦＬフラグは、対応する列に含まれる選択フラグの数が、当該ヒューズ回路の数と一致又は超えている場合に立てられ、ＯＦフラグは、対応する列に含まれる選択フラグの数が、当該ヒューズ回路の数を超えている場合に立てられる。図２１には、一例として各ヒューズ回路の数が「２個」である場合を示しており、この例では、選択フラグが２個以上立っている場合にＦＬフラグが立てられ（ヒューズ回路１１Ｂ，１１Ｃ，１１Ｇ）、選択フラグが３個以上立っている場合にＯＦフラグが立てられる（ヒューズ回路１１Ｂ，１１Ｇ）。
【０１２１】
次に、ＯＦフラグが少なくとも１つ立っているか否かを判断する（ステップＳ５３）。その結果、ＯＦフラグが１つも立っていない場合には（ステップＳ５３：ＮＯ）、各アドレスごとに重複する選択フラグを排除し（ステップＳ５７）、一連の処理を完了する。重複する選択フラグの排除方法は任意であり、各アドレスについて選択フラグが１つだけ立った状態になれば、どの選択フラグを排除しても構わない。そして、各アドレスについて、最終的に選択フラグの立った交点に対応するヒューズ回路が、選択されたヒューズ回路となる。
【０１２２】
一方、図２１に示す例のように、ＯＦフラグが少なくとも１つ立っている場合には（ステップＳ５３：ＹＥＳ）、ＯＦフラグが立っている列（図２１に示す例では、ヒューズ回路１１Ｂ，１１Ｇの列であり、以下「要処理列」という）上の選択フラグをいくつか排除する必要がある。この場合、要処理列内において選択フラグ立っている交点（以下、「要処理点」といい、図２１では◎印が表示している）に着目し、この要処理点が属する行（図２１では、例えばＡＤＤＲＥＳＳ＃１，＃２，＃５，＃６，＃７，＃８の行であり、以下、「要処理行」という）に、他の選択フラグが立っているか否かを判断する（ステップＳ５４）。つまり、選択フラグの重複があるか否かを判断する。尚、図２１に示す例では、ＡＤＤＲＥＳＳ＃１，＃５，＃７の行は、ヒューズ回路１１Ｂに関連する要処理行であり、ＡＤＤＲＥＳＳ＃２，＃６，＃７，＃８の行は、ヒューズ回路１１Ｇに関連する要処理行である。ＡＤＤＲＥＳＳ＃７の行はヒューズ回路１１Ｂ，１１Ｇの両方に関連している。
【０１２３】
かかる判断の結果、要処理行に他の選択フラグが立っている場合には（ステップＳ５４：ＹＥＳ）、要処理点の選択フラグを取り消し、切断数として「ゼロ」を上書きする（ステップＳ５５）。ここで、要処理行に複数の要処理点が含まれている場合（図２１に示す例ではＡＤＤＲＥＳＳ＃７の行）には、要処理点がより多い列（１１Ｇの列）に属する選択フラグを優先的に取り消す。そして、ステップＳ５２に戻ってＦＬフラグ及びＯＦフラグの内容を更新する。つまり、ステップＳ５５の処理を行った結果、取り消されるべきＦＬフラグやＯＦフラグがあれば、これらを取り消す。
【０１２４】
図２２は、図２１に示す切断数テーブルに対して、上記の処理（Ｓ５２〜Ｓ５５）を繰り返し行った結果を示している。図２２に示すように、上記の処理によって、ヒューズ回路１１Ｂのオーバーフローが解消されたことが分かる。このように、上記の処理によれば、切断数を増やすことなく最適なヒューズ回路の割り当てを行うことができる。尚、選択フラグを取り消した交点に「ゼロ」を上書きしているのは、当該交点に再び選択フラグが立てられないようにするための処理である。
【０１２５】
一方、ステップＳ５２〜Ｓ５５の処理を繰り返し実行しても、依然として要処理列・要処理行が残る場合、換言すれば、要処理行上に重複する選択フラグが存在しない場合には（ステップＳ５４：ＮＯ）、要処理行に属する交点のうち、要処理点に書き込まれた切断数に対する増分が最も小さい切断数が書き込まれた交点に選択フラグを立てる（ステップＳ５６）。このとき、ＦＬフラグが立っている列（図２２では、例えばヒューズ回路１１Ｃの列であり、以下「禁止列」という）上の交点は、選択の対象外とされる。これは、禁止列に属する交点に選択フラグを立てると、禁止列にＯＦフラグが立ってしまい、新たなな要処理列が発生してしまうからである。そして、ステップＳ５５へ移動して、要処理点の選択フラグを取り消すとともに、切断数として「ゼロ」を上書きする。さらに、ステップＳ５２に戻ってＦＬフラグ及びＯＦフラグの内容を更新する。
【０１２６】
図２３は、図２２に示す切断数テーブルに対して、上記の処理（Ｓ５６，Ｓ５５，Ｓ５２）を実行した結果を示している。つまり、図２２に示す段階では要処理行が３つ（ＡＤＤＲＥＳＳ＃２，＃６，＃８）存在する。このうち、ＡＤＤＲＥＳＳ＃２については、ヒューズ回路１１Ｃに対応する交点を選択すれば増分が最小数である「１」となるが、ヒューズ回路１１Ｃの列は禁止列であることから選択できない。このため、選択可能な列はヒューズ回路１１Ｅであり、この場合、増分は「２」である。一方、ＡＤＤＲＥＳＳ＃６については、ヒューズ回路１１Ｈに対応する交点を選択すると増分が最小となり、この場合も増分は「２」である。さらに、ＡＤＤＲＥＳＳ＃８については、ヒューズ回路１１Ｃ又はヒューズ回路１１Ｈに対応する交点を選択すると増分が最小となり、この場合、増分は「１」である。但し、ヒューズ回路１１Ｃの列は禁止列であることから、これを選択することはできない。
【０１２７】
以上より、選択フラグを立てるべき交点は、ＡＤＤＲＥＳＳ＃８及びヒューズ回路１１Ｈに対応する交点であると判断され、図２３に示すように、当該交点に選択フラグが立てられるとともに、ＡＤＤＲＥＳＳ＃８及びヒューズ回路１１Ｇに対応する交点の選択フラグが取り消される。その結果、ヒューズ回路１１Ｇのオーバーフローが解消され、ヒューズ回路１１Ｇに対応するＯＦフラグが取り消されることになる。このように、上記の処理によれば、切断数を増加を最小限に抑えつつ、最適なヒューズ回路の割り当てを行うことができる。
【０１２８】
このような処理（Ｓ５２〜Ｓ５６）を繰り返すことによってＯＦフラグの排除が完了すると（ステップＳ５３：ＮＯ）、各アドレスごとに重複する選択フラグを排除し（ステップＳ５７）、一連の処理を完了する。上述の通り、各アドレスについて最終的に選択フラグの立った交点に対応するヒューズ回路が、選択されたヒューズ回路となる。これら一連の処理についても、コンピュータのソフトウェア処理によって実行することができ、当該処理にて得られた結果に基づいてヒューズ切断装置が制御される。
【０１２９】
本実施形態によれば、用意するヒューズ回路の種類や数にかかわらず、切断すべきプログラムヒューズの数を常に最小限に抑えることが可能となる。しかも、本実施形態では、用意するヒューズ回路の種類が多いほど、全体として切断すべきプログラムヒューズの数を削減することができる。これらにより、本実施形態によれば、半導体装置１１０の製造コストをよりいっそう低減することが可能となるとともに、最終製品である半導体装置１１０のより信頼性をよりいっそう高めることが可能となる。
【０１３０】
以上、本発明の好ましいいくつかの実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３１】
例えば、上記各実施形態においては、いずれもタイミング信号（Ｓ１〜Ｓ３）に同期してプリチャージ動作を行うダイナミック型のヒューズ回路を用いたが、本発明がこれに限定されるものではなく、例えば、スタティック型のヒューズ回路を用いることも可能である。ダイナミック型のヒューズ回路は、ＤＲＡＭのようにダイナミック動作を行う半導体装置への適用が好適であり、スタティック型のヒューズ回路は、ＳＲＡＭのようにスタティック動作を行う半導体装置への適用が好適である。
【０１３２】
また、上記各実施形態においては、いずれもヒューズ素子を切断することにより出力がハイレベルとなる記憶回路を用いたが、逆に、ヒューズ素子を切断することにより出力がローレベルとなる記憶回路を用いることも可能である。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施形態による半導体装置１０の構成を模式的に示す略平面図である。
【図２】第１のヒューズ回路１１の回路図である。
【図３】記憶回路ＦＬ１の具体的な回路構成を示す回路図である。
【図４】使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出した場合の動作を示すタイミングチャートである。
【図５】使用状態（ＨＩＴ検出動作を行う状態）において、ＨＩＴを検出しなかった場合の動作を示すタイミングチャートである。
【図６】不使用状態（ＨＩＴ検出動作を行わない状態）における動作を示すタイミングチャートである。
【図７】第２のヒューズ回路１２の一例を示す回路図である。
【図８】第２のヒューズ回路１２の他の例を示す回路図である。
【図９】本発明の第２の実施形態による半導体装置８０の構成を模式的に示す略平面図である。
【図１０】第３のヒューズ回路１３の回路図である。
【図１１】本発明の第３の実施形態による半導体装置９０の構成を模式的に示す略平面図である。
【図１２】全反転ヒューズ回路１１ａの回路図である。
【図１３】第３の実施形態において、使用するヒューズ回路を決定する方法を説明するためのフローチャートである。
【図１４】第３の実施形態において、使用するヒューズ回路を決定するより好ましい方法を説明するためのフローチャートである。
【図１５】本発明の第４の実施形態による半導体装置１００の構成を模式的に示す略平面図である。
【図１６】上位反転ヒューズ回路１１ｂの回路図である。
【図１７】下位反転ヒューズ回路１１ｃの回路図である。
【図１８】第４の実施形態において、使用するヒューズ回路を決定する方法を説明するためのフローチャートである。
【図１９】本発明の第５の実施形態による半導体装置１１０の構成を模式的に示す略平面図である。
【図２０】第５の実施形態において、使用するヒューズ回路を決定する方法を説明するためのフローチャートである。
【図２１】切断数テーブルの一例を示す図である。
【図２２】ステップＳ５２〜Ｓ５５の処理を繰り返し行った後における切断数テーブルの状態を示す図である。
【図２３】ステップＳ５２〜Ｓ５６の処理を繰り返し行った後における切断数テーブルの状態を示す図である。
【符号の説明】
【０１３４】
１０，８０，９０，１００，１１０    半導体装置
１１      第１のヒューズ回路
１１ａ    全反転ヒューズ回路
１１ｂ    上位反転ヒューズ回路
１１ｃ    下位反転ヒューズ回路
１１Ａ〜１１Ｈ    ヒューズ回路
１２      第２のヒューズ回路
１３      第３のヒューズ回路
２１      記憶回路群
２２      一致検出部
２３      使用判定部
２４      イネーブル回路
３１      プログラムヒューズ
３２〜３４，４１〜４３、５１〜５３，６１〜６３，７１    トランジスタ
４０      プリチャージ回路
５０      出力回路
５４      ラッチ回路
６０      プリチャージ回路
７０      バイアス回路
７２，ＩＮＶ      インバータ
Ａ１〜Ａｎ    ビット信号
ＥＸＯＲ１〜ＥＸＯＲｎ        排他的論理和回路
ＥＸＮＯＲ１〜ＥＸＮＯＲｎ    排他的非論理和回路
ＦＬ１〜ＦＬｎ，ＦＬＥ    記憶回路
Ｆ１〜Ｆｎ    記憶回路の出力
ＨＩＴ      ヒット信号
ＬＡ，ＬＣ    プリチャージ配線
ＬＢ，ＬＤ    引き抜き配線
ＯＵＴ１〜ＯＵＴｎ    一致信号
Ｓ１〜Ｓ３    タイミング信号
ＳＥ      判定信号
Ｔｒ１〜Ｔｒｎ，ＴｒＦ１〜ＴｒＦｎ    引き抜きトランジスタ
ＴｒＥ，ＴｒＦＥ      イネーブルトランジスタ
【図１】
2006172585.tif 000006
【図２】
2006172585.tif 000007
【図３】
2006172585.tif 000008
【図４】
2006172585.tif 000009
【図５】
2006172585.tif 000010
【図６】
2006172585.tif 000011
【図７】
2006172585.tif 000012
【図８】
2006172585.tif 000013
【図９】
2006172585.tif 000014
【図１０】
2006172585.tif 000015
【図１１】
2006172585.tif 000016
【図１２】
2006172585.tif 000017
【図１３】
2006172585.tif 000018
【図１４】
2006172585.tif 000019
【図１５】
2006172585.tif 000020
【図１６】
2006172585.tif 000021
【図１７】
2006172585.tif 000022
【図１８】
2006172585.tif 000023
【図１９】
2006172585.tif 000024
【図２０】
2006172585.tif 000025
【図２１】
2006172585.tif 000026
【図２２】
2006172585.tif 000027
【図２３】
2006172585.tif 000028