(57)【要約】【課題】遮断状態においてゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減する。【解決手段】第一導電型の基板１とドレイン領域２からなる半導体基体と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と前記半導体基体との接合部にゲート絶縁膜４を介して形成されたゲート電極５と、ヘテロ半導体領域３と接続されたソース電極６と、前記半導体基体とオーミック接続されたドレイン電極７とを有する半導体装置において、少なくともゲート電極５が第二導電型の半導体材料からなる。【選択図】    図１
2006100360.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、
前記ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記ヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と
を有する半導体装置において、
少なくとも前記ゲート電極が第二導電型の半導体材料からなることを特徴とする半導体装置。
【請求項２】
少なくとも前記ゲート電極の不純物濃度が、前記半導体基体の前記一主面側に形成されたドレイン領域の不純物濃度よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ヘテロ半導体領域が、前記半導体基体の前記一主面側に形成されたドレイン領域に接するように形成された第二のヘテロ半導体領域を含むことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第二のヘテロ半導体領域が前記ゲート電極と同様の材料からなることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体基体が炭化珪素からなることを特徴とする請求項１乃至４のいずれか記載の半導体装置。
【請求項６】
前記ヘテロ半導体領域が、単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなることを特徴とする請求項１乃至５のいずれか記載の半導体装置。
【請求項７】
前記第二のヘテロ半導体領域が、単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなることを特徴とする請求項３記載の半導体装置。
【請求項８】
前記ゲート電極と前記第二のヘテロ半導体領域の成膜を同一の工程で行うことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。  
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。  
上記のような構造の従来の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
【０００３】
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来構造においてはＮ−型の多結晶シリコン層並びにＮ＋型の多結晶シリコン領域と、Ｎ−型の炭化珪素エピタキシャル領域とで形成されるヘテロ接合部において、物理的にヘテロ障壁高さから決まる漏れ電流が生じるため、漏れ電流の低減には限界があった。  
本発明は、上記のような従来技術の問題を解決するためになされたものであり、遮断状態においてはゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減することが可能となり、導通状態においては従来と同程度の駆動力を確保することが可能な高耐圧電界効果トランジスタを容易に提供することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、該ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置において、少なくとも前記ゲート電極が第二導電型の半導体材料からなるという構成になっている。
【発明の効果】
【０００６】
本発明によれば、遮断状態においてはゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減し、導通状態においては従来と同程度の駆動力を確保することが可能な高耐圧電界効果トランジスタを容易に提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
（実施の形態１）
《構造》
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。  
例えばポリタイプが４ＨタイプのＮ＋型である炭化珪素の基板１上にＮ−型の炭化珪素エピタシャル層からなるドレイン領域２が形成され、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３が形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域３とドレイン領域２との接合面に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはＰ＋型の多結晶シリコンからなるゲート電極５が形成されている。第一のヘテロ半導体領域３のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。  
なお、本実施の形態においては、図１に示すように、ドレイン領域２の表層部に溝１２を形成して、その溝１２中にゲート絶縁膜４を介してゲート電極５が形成されている、いわゆるトレンチ型の構成で説明しているが、図２に示すように、ドレイン領域２に溝を形成しない、いわゆるプレーナ型の構成でもかまわない。また、図１においては、第一のヘテロ半導体領域３とソース電極６とが所定のコンタクトホールを介して接しているが、図３に示すように、第一のヘテロ半導体領域３とソース電極６とが全面ベタコンタクトとなっていてもかまわない。
【０００８】
《製造方法》
次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法の一例を説明する。  
Ｎ＋型の炭化珪素基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により第一の多結晶シリコン層を堆積した後、例えばＰＯＣｌ３雰囲気中にてボロンドーピングを行い、Ｎ型の第一の多結晶シリコン層を形成する。なお、第一の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。  
そして、第一の多結晶シリコン層上に、フォトリソグラフィとエッチングによりマスク層を形成し、例えば反応性イオンエッチング（ドライエッチング）により、第一の多結晶シリコン層とドレイン領域２の表層部をエッチングし、所定の深さを有する溝１２を形成する。なお、多結晶シリコン層をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。  
さらに、第一のヘテロ半導体領域３の上面並びに溝１２の内壁に沿って、ゲート絶縁膜４を堆積し、さらにゲート電極５となる多結晶シリコン層を堆積する。その後、ＢＢｒ３を用いた固層拡散によりボロンをゲート電極５となる多結晶シリコン層中にドーピングする。このとき、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。その後、フォトリソグラフィとエッチングによりゲート電極５を形成した後、層間絶縁膜（図示省略）を堆積し、フォトリソグラフィとエッチングにより層間絶縁膜とゲート絶縁膜４の一部を除去し、コンタクトホールを開孔する。  
最後に、裏面側に相当する基板１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当する第一のヘテロ半導体領域３上には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。  
以上のように本実施の形態の半導体装置は従来からある製造技術で容易に実現することが可能である。
【０００９】
《動作》
次に、動作について説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。  
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。このとき、本実施の形態においては、ゲート電極５がＰ＋型の多結晶シリコンから形成されているため、ゲート絶縁膜４を介してゲート電極５に接するドレイン領域２及び第一のヘテロ半導体領域３には、Ｐ＋型の多結晶シリコンとの仕事関数差に応じて生じる空乏層が広がる。このとき、ゲート電極５とドレイン領域２との不純物濃度差が大きいほど、ドレイン領域２中に広がる空乏層の幅が大きくなる。このような構成にすることで、ゲート電極５の近傍のドレイン領域２とヘテロ半導体領域３とのヘテロ接合界面で生じる漏れ電流が低減するため、従来構造に比べて、より高い遮断性を実現することができる。
【００１０】
次に、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介して第一のヘテロ半導体領域３とドレイン領域２が接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５の近傍の第一のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極５の近傍の第一のヘテロ半導体領域３とドレイン領域２の接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。  
このとき、本実施の形態においては、ゲート電極５をＰ型の多結晶シリコンで形成しているため、従来構造に比べて、ゲート電極５の近傍の第一のヘテロ半導体領域３とドレイン領域２の接合界面において十分な駆動電流が流れるのに必要なゲート電圧、いわゆる閾値電圧が高くなる。しかし、本発明のスイッチ構造においては駆動力の低下が起こりにくい。なぜなら、一旦、第一のヘテロ半導体領域３に蓄積層が形成されてしまうと、ゲート電極５から伸びるゲート電界が蓄積層によって遮蔽されてしまうため、最も駆動力に影響する第一のヘテロ半導体領域３の近傍のドレイン領域２側にもゲート電界が印加されにくい状態となるからである。つまり、本実施の形態においては、ゲート電極５の閾値電圧が高くなっても、第一のヘテロ半導体領３域に形成される蓄積層を形成する電圧が高くなるだけで、導通時にドレイン領域２側に及ぶゲート電界の低下はほとんど無く、従来構造とほとんど変わらない駆動力を得ることができる。これは、ドレイン領域２側のエネルギー障壁が急峻になることで伝導電子が導通するという、本実施の形態がもつスイッチ機構独特の傾向であり、導通部分の障壁を下げて導通特性を得ている一般的なＭＯＳＦＥＴとは異なる性質を有している。  
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。  
また、本実施の形態においては、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。  
例えばソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。
【００１１】
上記のように本実施の形態では、第一導電型の半導体基体（基板１とドレイン領域２）と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と前記半導体基体との接合部にゲート絶縁膜４を介して形成されたゲート電極５と、ヘテロ半導体領域３と接続されたソース電極６と、前記半導体基体とオーミック接続されたドレイン電極７とを有する半導体装置において、少なくともゲート電極５が第二導電型の半導体材料からなっている。従来は、Ｎ型多結晶シリコン／Ｎ型炭化珪素基体の界面を駆動するゲート電極を金属電極もしくはＮ型多結晶シリコンで形成していたため、炭化珪素側のヘテロ接合界面での漏れ電流の抑制に限界があった。本実施の形態では、ゲート電極５をＰ型の多結晶シリコンで形成するため、多結晶シリコン側及び炭化珪素側の界面が共にビルトインポテンシャルによって空乏化するため、遮断状態においては、遮断性が向上し、ゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減することができる。また、導通状態においては、多結晶シリコン側の閾値が高まる分、電子が蓄積され、ゲート電界を遮蔽する電圧が高くなるため、駆動力を従来以上に向上することができる。
【００１２】
また、少なくともゲート電極５の不純物濃度が、前記半導体基体の一主面側に形成されたドレイン領域２の不純物濃度よりも高くなっている。ゲート電極５とドレイン領域２との不純物濃度差が大きいほど、ドレイン領域２中に広がる空乏層の幅が大きくなる。したがって、このような構成にすることで、ゲート電極５の近傍のドレイン領域２とヘテロ半導体領域３とのヘテロ接合界面で生じる漏れ電流が低減するため、従来構造に比べて、より高い遮断性を実現することができる。  
また、半導体基体が炭化珪素からなる。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。  
また、ヘテロ半導体領域３が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
【００１３】
なお、本発明を図１の構造で説明したが、例えば図４から図１１に示すような構造にも本発明を適用できる。  
〈図４の構造〉
図４の構造の図１の構造と異なる点は、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域８とが形成されている点である。つまり、ドレイン領域２と第一のヘテロ半導体領域３及び第二のヘテロ半導体領域８との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域８のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。  
図４の構造の製造方法は、図１の構造の製造工程において、Ｎ型の前記第一の多結晶シリコン層を形成した後に、第二のヘテロ半導体領域８に例えば第一のヘテロ半導体領域３の導電型であるＮ型と反対導電型のＰ型の不純物を導入する。あるいは、Ｐ型の多結晶シリコン層を形成した後に、第一のヘテロ半導体領域３にＮ型の不純物を導入してもよい。このようにヘテロ半導体領域の導電型や不純物濃度は自由に設計することができる。
【００１４】
次に、本構造の動作について説明する。基本的には図１の構造と同様である。例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。  
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域８とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域８は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域８とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域８との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域８の不純物濃度を第一のヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域８と第一のヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域３側に伸張することから、第一のヘテロ半導体領域３とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することもできる。このように本構造では、ヘテロ半導体領域が、半導体基体の一主面側に形成されたドレイン領域２に接するように形成された第二のヘテロ半導体領域８を含むことにより、ヘテロ接合部における漏れ電流をさらに低減することができる。また、第二のヘテロ半導体領域８が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。  
次に、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５の近傍の第一のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極５の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。  
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。  
また、本構造においても、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。  
例えばソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域８側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。
【００１５】
〈図５の構造〉
図５の構造は、第二のヘテロ半導体領域８とゲート電極５とが同様の材料からなっている。この構造の製造方法を図６（ａ）〜図７（ｅ）を用いて以下説明する。  
まず、図６（ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により多結晶シリコン層を堆積した後、例えばＰＯＣｌ３雰囲気中にてボロンドーピングを行い、Ｎ型の第一の多結晶シリコン層３０を形成する。なお、第一の多結晶シリコン層３０は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。  
次に、第一の多結晶シリコン層３０上に、フォトリソグラフィとエッチングによりマスク層（図示省略）を形成し、例えば反応性イオンエッチング（ドライエッチング）により、第一の多結晶シリコン層３０とドレイン領域２の表層部をエッチングし、所定の深さを有する溝１２を形成する。なお、多結晶シリコン層３０をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。  
次に、第一のヘテロ半導体領域３の上面並びに溝１２の内壁に沿って、ゲート絶縁膜４を堆積する。  
次に、ゲート絶縁膜４の上にマスク層を（図示省略）を形成し、ゲート絶縁膜４及びその下の多結晶シリコン層３０をエッチングして、図６（ｂ）の状態にし、第一のヘテロ半導体領域３を形成する。  
次に、マスク層を除去した後、図６（ｃ）に示すように、ゲート電極５と第二のヘテロ半導体領域８（図５）の形成用の多結晶シリコン層５０を全面に堆積する。その後、ＢＢｒ３を用いた固層拡散によりボロンをゲート電極５及び第二のヘテロ半導体領域８となる多結晶シリコン層５０中にドーピングする。このとき、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。  
次に、エッチバックして図７（ｄ）の状態にし、第二のヘテロ半導体領域８とゲート電極５とを同時に形成する。  
次に、図７（ｅ）に示すように、例えば酸化膜からなる層間絶縁膜１３を堆積し、フォトリソグラフィとエッチングにより層間絶縁膜１３の一部を除去し、コンタクトホールを開孔する。最後に、裏面側に相当する基板１には、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当する第一のヘテロ半導体領域３上には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し、図５に示した構造の炭化珪素半導体装置を完成させる。  
このように本構造の半導体装置では、第二のヘテロ半導体領域８がゲート電極５と同様の材料からなるので、漏れ電流を低減できると共に、製造工程を簡略化することができる。また、本構造の製造方法では、ゲート電極５と第二のヘテロ半導体領域８の成膜を同一の工程で行うので、製造工程を簡略化することができる。
【００１６】
〈図８の構造〉
図８の構造は、図４の構造に加えて、ゲート絶縁膜４並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域９が形成されている。導通領域９はゲート電極５の形成された溝１２の底部にも形成されている。以下、製造方法の一例を説明する。  
溝１２を形成するためのマスク層を有した状態で、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、多結晶シリコン層のイオンエッチングされた表面に加えて、炭化珪素表面からもリンが導入される。しかし、図１の構造と同様に、マスク層で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみに第一のヘテロ半導体領域３並びにＮ＋型の導通領域９が同時に形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。  
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導通領域９とのヘテロ接合のエネルギー障壁を緩和させ、第一のヘテロ半導体領域３から導通領域９を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。さらに、本構造で示した形成方法では、導通領域９の第一のヘテロ半導体領域３と接する部分の幅を必要最低限の幅で精度よく、かつ、セルフアラインで、さらに第一のヘテロ半導体領域３と同時に形成することができる。このことから、導通時並びに遮断時における各セル間での電流の偏りを抑えることができ、さらには遮断時における第一のヘテロ半導体領域３と導通領域９とのヘテロ接合における漏れ電流を極力減らすことができるため、遮断性を大きく損なうことなくオン抵抗を低減することができる。
【００１７】
〈図９の構造〉
図９の構造は、図４の構造に加えて、ゲート電極５と第一のヘテロ半導体領域３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域３もしくは第二のヘテロ半導体領域８に接するように、ドレイン領域２の表面に第一の電界緩和領域１０が形成されている。以下、製造方法の一例を説明する。  
例えば第一のヘテロ半導体領域３及び第二のヘテロ半導体領域８形成用の多結晶シリコン層を形成する前に、所定の開口を有するマスク層をマスクとして、アルミニウムイオンもしくはボロンイオンをイオン注入して、第一の電界緩和領域１０を形成する。なお、固相拡散により形成してもよい。その後の工程は、図１の構造と同様である。  
このような構成にすることにより、遮断状態においては、第一の電界緩和領域１０とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域８とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域１０によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。
【００１８】
〈図１０の構造〉
図１０の構造は、ゲート絶縁膜４並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域９が形成されている。また、ゲート電極５と第一のヘテロ半導体領域３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域３もしくは第二のヘテロ半導体領域８に接するように、ドレイン領域２の表面に第一の電界緩和領域１０が形成されている。さらに、ゲート電極５が形成されている溝１２の底部に接するように第二の電界緩和領域１１が形成されている。以下、製造方法の一例を説明する。  
まず、図９の構造と同様に、例えば第一のヘテロ半導体領域３及び第二のヘテロ半導体領域８形成用の多結晶シリコン層を形成する前に、第一の電界緩和領域１０を形成しておき（このとき、第二の電界緩和領域１１も同時に形成してもよい）、その後、該多結晶シリコン層及び溝１２の形成用のマスク層を形成し、イオンエッチングにより溝１２を形成する。次に、該マスク層を有した状態で、例えばアルミニウムイオンもしくはボロンイオンをイオン注入して、第二の電界緩和領域１１を形成する。さらに、該マスク層を有した状態で、例えばＰＯＣｌ３雰囲気中にてよりより高い温度でリンドーピングを行うと、イオンエッチングされた多結晶シリコン層の炭化珪素表面からリンが導入され、Ｎ型の第一のヘテロ半導体領域３並びにＮ＋型の導通領域９が同時に形成される。なお、本構造においては、第二の電界緩和領域１１を形成してから第一のヘテロ半導体領域３並びに導通領域９を形成する場合で説明しているが、どちらを先に形成してもかまわない。  
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導通領域９とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。  
また、遮断状態においては、第一の電界緩和領域１０並びに第二の電界緩和領域１１とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域８とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域１０によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、第二の電界緩和領域１１により、ゲート絶縁膜４に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜４の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜４の信頼性を向上することができる。  
なお、本構造においては、導通領域９並びに第一の電界緩和領域１０並びに第二の電界緩和領域１１がすべて形成された場合を例示しているが、少なくとも一つが形成されていてもよい。
【００１９】
〈図１１の構造〉
図１１の構造は、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域８形成用の多結晶シリコン層を形成する前に、ドレイン領域２に溝１４を形成し、その後、多結晶シリコン層を形成する。以降の工程は、図１、図４の構造と同様である。このような構成により、図４の構造よりも第一のヘテロ半導体領域３における漏れ電流をさらに低減することができる。  
以上説明したように、図１に示した構造の変形例として、図４、図８〜図１１に示すような様々な構造を形成することができる。
【００２０】
以上、実施の形態における全ての構造において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての構造において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての構造において、ドレイン電極７とソース電極６とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極７とソース電極６とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。  
また、第一のヘテロ半導体領域３、第二のヘテロ半導体領域８に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型の炭化珪素を、第一のヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。  
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態の断面図である。
【図２】本発明の別の第１の実施の形態の断面図である。
【図３】本発明の別の第１の実施の形態の断面図である。
【図４】本発明の別の第１の実施の形態の断面図である。
【図５】本発明の別の第１の実施の形態の断面図である。
【図６】本発明の別の第１の実施の形態の製造時の断面図である。
【図７】本発明の別の第１の実施の形態の製造時の断面図である。
【図８】本発明の別の第１の実施の形態の断面図である。
【図９】本発明の別の第１の実施の形態の断面図である。
【図１０】本発明の別の第１の実施の形態の断面図である。
【図１１】本発明の別の第１の実施の形態の断面図である。
【符号の説明】
【００２２】
１…基板                            ２…ドレイン領域
３…第一のヘテロ半導体領域          ４…ゲート絶縁膜
５…ゲート電極                      ６…ソース電極
７…ドレイン電極                    ８…第二のヘテロ半導体領域
９…導通領域                      １０…第一の電界緩和領域
１１…第二の電界緩和領域            １２…溝
１３…層間絶縁膜                    １４…溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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