(57)【要約】  【課題】  集積回路の規模が大きい半導体集積回路であっても現実的な時間内に、ＥＳＤ保護に対応した回路設計及びレイアウト設計を行なえるようにする。  【解決手段】  複数の素子のうち、ＧＮＤライン１９と接続されたＰ型拡散層１１を抽出する。次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、入出力ライン２１と接続されているＮ型コレクタ拡散層１４を抽出する。次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、電源ライン２０と接続されているＮ型拡散層１６を抽出する。これにより、マスクレイアウトからＰ型半導体基板１１、Ｎ型コレクタ拡散層１４及びＮ型拡散層１６が選択的に抽出され、Ｎ型コレクタ拡散層１４とＰ型拡散層１１とＮ型拡散層１６とからなる寄生ＮＰＮ型バイポーラトランジスタ２２が認識される。続いて、抽出された寄生ＮＰＮ型バイポーラトランジスタ２２を半導体集積回路のＥＳＤ保護回路に組み込む。【選択図】      図１
2006100467.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、前記接地ライン、電源ライン及び入出力パッドの少なくとも１つと電気的に接続され且つそれぞれが前記半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法であって、
前記複数の素子のうち、前記入出力パッドと接続されている素子が有する第１の拡散層を抽出する工程と、
前記複数の素子のうち、前記接地ラインと接続されている素子が有する第２の拡散層と前記電源ラインと接続されている素子が有する第３の拡散層との少なくとも一方を抽出する工程と、
抽出された前記第１の拡散層及び第２の拡散層又は第３の拡散層により構成される寄生素子を前記半導体集積回路に組み込む工程とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項２】
半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、前記接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが前記半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法であって、
前記複数の素子のうち、前記接地ラインと接続された第１導電型の第１の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層と接し且つ前記入出力パッドと接続された第２導電型の第２の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層を介在させて前記第２の拡散層と対向し且つ前記電源ラインと接続された第２導電型の第３の拡散層を抽出する工程と、
前記第１の拡散層、第２の拡散層及び第３の拡散層により構成される寄生バイポーラトランジスタに対して、前記第１の拡散層、第２の拡散層及び第３の拡散層の各配置を示すレイアウト情報に基づいて、前記寄生バイポーラトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、
前記デバイスパラメータが算出された前記寄生バイポーラトランジスタにおけるコレクタ端子を前記電源ラインに接続し、そのベース端子を前記接地ラインに接続し、そのエミッタ端子を前記入出力パッドに接続する工程と、
前記寄生バイポーラトランジスタを接続した前記半導体集積回路に対してその電気的特性をシミュレーションすることにより、前記半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項３】
前記寄生バイポーラトランジスタにおける電流増幅率が０．１以上である場合に、前記寄生バイポーラトランジスタにおける前記各端子の接続を行なうことを特徴とする請求項２に記載の半導体集積回路の設計方法。
【請求項４】
半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、前記接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが前記半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法であって、
前記複数の素子のうち、前記接地ラインと接続された第１導電型の第１の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層と接し且つ前記入出力パッドと接続された第２導電型の第２の拡散層を抽出する工程と、
前記複数の素子のうち、前記電源ラインと接続された第１導電型の第３の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層と接し且つ前記第３の拡散層を含む第２導電型の第４の拡散層を抽出する工程と、
前記第１の拡散層、第２の拡散層、第３の拡散層及び第４の拡散層により構成される寄生サイリスタに対して、前記第１の拡散層、第２の拡散層、第３の拡散層及び第４の拡散層の各配置を示すレイアウト情報に基づいて、前記寄生サイリスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、
前記デバイスパラメータが算出された前記寄生サイリスタにおけるゲート端子を前記接地ラインに接続し、そのアノード端子を前記電源ラインに接続し、そのカソード端子を前記入出力パッドに接続する工程と、
前記寄生サイリスタを接続した前記半導体集積回路に対してその電気的特性をシミュレーションすることにより、前記半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項５】
前記寄生サイリスタは、前記第１の拡散層、第２の拡散層及び第４の拡散層により構成される第１の寄生バイポーラトランジスタと、前記第１の拡散層、第３の拡散層及び第４の拡散層により構成される第２の寄生バイポーラトランジスタとからなり、
前記第１の寄生バイポーラトランジスタにおける電流増幅率と、前記第２の寄生バイポーラトランジスタにおける電流増幅率との積が１以上の場合に、前記寄生サイリスタにおける前記各端子の接続を行なうことを特徴とする請求項４に記載の半導体集積回路の設計方法。
【請求項６】
半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、前記接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが前記半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法であって、
前記複数の素子のうち、前記電源ラインと接続された第１導電型の第１の拡散層を抽出する工程と、
前記複数の素子のうち、前記入出力パッドと接続された第１導電型の第２の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層及び第２の拡散層を含む第２導電型の第３の拡散層を抽出する工程と、
前記第１の拡散層、第２の拡散層及び第３の拡散層により構成される寄生バイポーラトランジスタに対して、前記第１の拡散層、第２の拡散層及び第３の拡散層の各配置を示すレイアウト情報に基づいて、前記寄生バイポーラトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、
前記デバイスパラメータが算出された前記寄生バイポーラトランジスタにおけるコレクタ端子を前記電源ラインに接続し、そのベース端子を前記第３の拡散層に接続し、そのエミッタ端子を前記入出力パッドに接続する工程と、
前記寄生バイポーラトランジスタを接続した前記半導体集積回路に対してその電気的特性をシミュレーションすることにより、前記半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項７】
前記寄生バイポーラトランジスタにおける電流増幅率が０．１以上である場合に、前記寄生バイポーラトランジスタにおける前記各端子の接続を行なうことを特徴とする請求項６に記載の半導体集積回路の設計方法。
【請求項８】
半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、前記接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが前記半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法であって、
前記複数の素子のうち、前記接地ラインと接続された第１導電型の第１の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層と接し且つ前記入出力パッドと接続された第２導電型の第２の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層と接し且つ前記電源ラインと接続された第２導電型の第３の拡散層を抽出する工程と、
前記第２の拡散層と接続され且つ前記第１の拡散層及び第３の拡散層の上に配置された配線を抽出する工程と、
前記第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタに対して、前記第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、前記寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、
前記デバイスパラメータが算出された前記寄生ＭＩＳトランジスタにおけるドレイン端子とゲート端子とを前記配線に接続し、そのソース端子を前記電源ラインに接続し、そのバックゲート端子を前記接地ラインに接続する工程と、
前記寄生ＭＩＳトランジスタを接続した前記半導体集積回路に対してその電気的特性をシミュレーションすることにより、前記半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項９】
前記寄生ＭＩＳトランジスタにおける利得係数が０．１μＡ／Ｖ2 以上である場合に、前記寄生ＭＩＳトランジスタにおける前記各端子の接続を行なうことを特徴とする請求項８に記載の半導体集積回路の設計方法。
【請求項１０】
半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、前記接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが前記半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法であって、
前記複数の素子のうち、前記接地ラインと接続された第１導電型の第１の拡散層を抽出する工程と、
前記複数の素子のうち、前記入出力パッドと接続された第１導電型の第２の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層と接し且つ前記第２の拡散層を含む第２導電型の第３の拡散層を抽出する工程と、
前記第２の拡散層と接続され且つ前記第１の拡散層及び第３の拡散層の上に配置された配線を抽出する工程と、
前記第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタに対して、前記第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、前記寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、
前記デバイスパラメータが算出された前記寄生ＭＩＳトランジスタにおけるドレイン端子とゲート端子とを前記配線に接続し、そのソース端子を前記接地ラインに接続し、そのバックゲート端子を前記第３の拡散層に接続する工程と、
前記寄生ＭＩＳトランジスタを接続した前記半導体集積回路に対してその電気的特性をシミュレーションすることにより、前記半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項１１】
前記寄生ＭＩＳトランジスタにおける利得係数が０．１μＡ／Ｖ2 以上である場合に、前記寄生ＭＩＳトランジスタにおける前記各端子の接続を行なうことを特徴とする請求項１０に記載の半導体集積回路の設計方法。
【請求項１２】
半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、前記接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが前記半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法であって、
前記複数の素子のうち、前記電源ラインと接続された第１導電型の第１の拡散層を抽出する工程と、
前記複数の素子のうち、前記入出力パッドと接続された第１導電型の第２の拡散層を抽出する工程と、
前記複数の素子のうち、前記第１の拡散層及び第２の拡散層を含む第２導電型の第３の拡散層を抽出する工程と、
前記第２の拡散層と接続され且つ前記第１の拡散層及び第３の拡散層の上に配置された配線を抽出する工程と、
前記第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタに対して、前記第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、前記寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、
前記デバイスパラメータが算出された前記寄生ＭＩＳトランジスタにおけるドレイン端子とゲート端子とを前記配線に接続し、そのソース端子を前記電源ラインに接続し、そのバックゲート端子を前記第３の拡散層に接続する工程と、
前記寄生ＭＩＳトランジスタを接続した前記半導体集積回路に対してその電気的特性をシミュレーションすることにより、前記半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項１３】
前記寄生ＭＩＳトランジスタにおける利得係数が０．１μＡ／Ｖ2 以上である場合に、前記寄生ＭＩＳトランジスタにおける前記各端子の接続を行なうことを特徴とする請求項１２に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の設計方法に関し、特に、静電放電（electro-static discharge：ＥＳＤ）保護回路を組み込むことにより、回路設計及びマスクレイアウト設計を行なう半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、集積回路を静電放電（ＥＳＤ）から保護することが困難となってきている。そこで、シミュレーション技術を用いたＥＳＤ保護回路の設計技術が提案されている。例えば、以下の特許文献１に示されるように、回路シミュレーション上の素子をＥＳＤ保護に対応したモデルに置き換えることにより、集積回路に組み込むＥＳＤ保護回路をシミュレーションによって設計することが可能となる。
【０００３】
しかしながら、特にバイポーラ素子により構成された集積回路においては、素子と素子との間に発生する寄生素子が動作することが多く、回路図上に記載された素子モデルをＥＳＤ保護に対応したモデルに置き換えるだけでは、現実の挙動をシミュレーション上で正確に再現することができないという問題がある。そこで、素子と素子との間に発生する寄生素子を抽出し、回路特性を検証する技術が提案されている（例えば、特許文献２を参照。）。
【０００４】
以下、従来の寄生素子の抽出方法及びそれを用いた回路特性の検証方法について図７（ａ）〜図７（ｃ）を参照しながら説明する。
【０００５】
図７（ａ）に示す集積回路の部分的なマスクレイアウトにおいて、Ｐ型拡散層１０１を有する半導体基板１００には、Ｎ型エミッタ拡散層１０５とＰ型ベース拡散層１０６とＮ型コレクタ拡散層１０７とからなる第１のＮＰＮ型バイポーラトランジスタ１０２と、Ｎ型エミッタ拡散層１０８とＰ型ベース拡散層１０９とＮ型コレクタ拡散層１１０とからなる第２のＮＰＮ型バイポーラトランジスタ１０３と、Ｎ型拡散層１１１内に形成されたＰ型抵抗拡散層１０４とが配置されている。
【０００６】
ここで、第１のＮＰＮ型バイポーラトランジスタ１０２と、第２のＮＰＮ型バイポーラトランジスタ１０３と、Ｐ型抵抗拡散層１０４を含むＮ型拡散層１１１とは、半導体基板１００に形成されているＰ型拡散層１０１によって電気的に分離されている。各拡散層は、それぞれコンタクト１１２を介して配線１１３と接続されている。なお、Ｐ型抵抗拡散層１０４は、両端に配置されたコンタクト１１２同士の間の領域で拡散抵抗素子となる。
【０００７】
次に、図７（ａ）に示す構成のマスクレイアウトに含まれる複数の拡散層から寄生素子を抽出する方法について説明する。
【０００８】
まず、抽出対象とする拡散領域に、半導体基板１００のＰ型拡散層１０１を選択する。次に、Ｐ型拡散層１０１とは逆の導電型のＮ型拡散層のうち、Ｐ型拡散層１０１と接する拡散層を抽出する。その結果、図７（ａ）に示すマスクレイアウト図においては、第１のＮＰＮ型バイポーラトランジスタ１０２のＮ型コレクタ拡散層１０７、第２のＮＰＮ型バイポーラトランジスタ１０３のＮ型コレクタ拡散層１１０及びＰ型抵抗拡散層１０４が配置されたＮ型拡散層１１１が抽出されることになる。
【０００９】
従来技術においては、半導体基板１００のＰ型拡散層１０１と接する複数のＮ型拡散層１０７、１１０等が存在する場合は、これら複数のＮ型拡散層により構成される寄生素子を寄生ＮＰＮ型バイポーラトランジスタとして認識する。
【００１０】
すなわち、図７（ｂ）に示すように、図７（ａ）に示すマスクレイアウトから半導体基板１００に配置されたＰ型拡散層１０１、Ｎ型コレクタ拡散層１０７、１１０及びＮ型拡散層１１１が選択的に抽出されて、Ｎ型コレクタ拡散層１０７とＰ型拡散層１０１とＮ型コレクタ拡散層１１０とからなる第１の寄生ＮＰＮ型バイポーラトランジスタ１１４と、Ｎ型コレクタ拡散層１０７とＰ型拡散層１０１とＮ型拡散層１１１とからなる第２の寄生ＮＰＮ型バイポーラトランジスタ１１５と、Ｎ型コレクタ拡散層１１０とＰ型拡散層１０１とＮ型拡散層１１１とからなる第３の寄生ＮＰＮ型バイポーラトランジスタ１１６とが認識される。
【００１１】
このように抽出された第１〜第３の寄生ＮＰＮ型バイポーラトランジスタ１１４、１１５及び１１６を回路図に付加し、付加された回路図に対してその電気特性を求めることにより、設計対象である集積回路の正確な電気特性を得ることができる。
【００１２】
図７（ｃ）は集積回路の回路図に対して、抽出された第１〜第３の寄生ＮＰＮ型バイポーラトランジスタ１１４、１１５及び１１６を付加した構成を示している。この回路図を用いて電気特性を求めることにより、回路特性を正確に検証することが可能となる。
【特許文献１】特開２００１−３３９０５２号公報
【特許文献２】特開平３−２６６４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記従来の半導体集積回路の設計方法においては、集積回路の規模が大きくなると、すなわち集積回路を構成する素子の数が増えると、素子同士の間に生じる寄生トランジスタの組み合わせの数は膨大となる。回路を構成する素子数をｎ（ｎは２以上の整数。）とすれば、素子間に発生する寄生素子の組み合わせの数は、以下の式（１）で表わされる。
【００１４】
ｎ×（ｎ−１）／２  ・・・（１）
例えば、一般的な１万個の素子で構成された集積回路の場合は、寄生素子の数は約５０００万個にもなる。これだけの多くの寄生素子のすべてを設計対象の集積回路に取り込んで、電気的な特性を求めることは実際には不可能であるという問題がある。
【００１５】
本発明は、前記従来の問題に鑑み、集積回路の規模が大きい半導体集積回路であっても現実的な時間内に、ＥＳＤ保護に対応した回路設計及びレイアウト設計を行なえるようにすることを特徴とする目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、集積回路を構成する素子のうち、ＥＳＤサージが印加された場合に動作する寄生素子を選択的に抽出し、抽出した寄生素子を回路に付加することにより集積回路の正確な挙動を検証して、ＥＳＤ保護に対応した回路設計及びレイアウト設計を行なえるようにすることを目的とする。
【００１７】
一般にＥＳＤサージ試験は、電源ライン又は接地（ＧＮＤ）ラインを基準電位に固定しておき、ＥＳＤの耐量を測定対象の入出力パッドに対してＥＳＤサージを印加する。サージが印加された入出力パッドから、基準電位に固定された電源ライン又はＧＮＤラインに至るまでの放電経路を考えた場合に、入出力パッドと接続された拡散層と、基準電位にある電源ライン又はＧＮＤラインと接続された拡散層との間にはＥＳＤサージが直接に印加されるため、集積回路内で最大の電位差が生じるので、寄生素子が動作し易い状態となる。このとき、ＥＳＤサージが直接に印加されることがない他の拡散層においては、放電経路上には寄生素子以外の素子が存在するため、拡散層同士の間に印加される電位差が小さくなるので、寄生素子は動作しないとみなすことができる。
【００１８】
この知見から、入出力パッドと接続された拡散層と、電源ライン又はＧＮＤラインと接続された拡散層との間に生じる寄生素子のみを選択的に抽出し、拡散層のレイアウト情報から寄生素子における回路シミュレーション用のパラメータを演算し、回路図情報に寄生素子を付加したのち回路シミュレーション等により集積回路の電気特性を求めることによって、寄生素子の動作を含めた設計完成度が高いＥＳＤ保護回路（保護機能）を得ることができる。
【００１９】
具体的に、本発明に係る第１の半導体集積回路の設計方法は、半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、接地ライン、電源ライン及び入出力パッドの少なくとも１つと電気的に接続され且つそれぞれが半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法を対象とし、複数の素子のうち、入出力パッドと接続されている素子が有する第１の拡散層を抽出する工程と、複数の素子のうち、接地ラインと接続されている素子が有する第２の拡散層と電源ラインと接続されている素子が有する第３の拡散層との少なくとも一方を抽出する工程と、抽出された第１の拡散層及び第２の拡散層又は第３の拡散層により構成される寄生素子を半導体集積回路に組み込む工程とを備えていることを特徴とする。
【００２０】
第１の半導体集積回路の設計方法によると、複数の素子のうち、入出力パッドと接続されている素子が有する第１の拡散層を抽出し、且つ、接地ラインと接続されている素子が有する第２の拡散層と電源ラインと接続されている素子が有する第３の拡散層との少なくとも一方を抽出し、抽出された第１の拡散層及び第２の拡散層又は第３の拡散層により構成される寄生素子を半導体集積回路に組み込む。これにより、上記の知見から、少なくとも入出力パッドと接続された拡散層と、電源ライン又はＧＮＤラインと接続された拡散層との間に生じる寄生素子のみを抽出すれば、ＥＳＤ保護に実質的に寄与する寄生素子のみを抽出できたことになるため、現実的な時間内にＥＳＤ保護に対応した回路設計及びレイアウト設計を行なうことができる。
【００２１】
本発明に係る第２の半導体集積回路の設計方法は、半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法を対象とし、複数の素子のうち、接地ラインと接続された第１導電型の第１の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層と接し且つ入出力パッドと接続された第２導電型の第２の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層を介在させて第２の拡散層と対向し且つ電源ラインと接続された第２導電型の第３の拡散層を抽出する工程と、第１の拡散層、第２の拡散層及び第３の拡散層により構成される寄生バイポーラトランジスタに対して、第１の拡散層、第２の拡散層及び第３の拡散層の各配置を示すレイアウト情報に基づいて、寄生バイポーラトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、デバイスパラメータが算出された寄生バイポーラトランジスタにおけるコレクタ端子を電源ラインに接続し、そのベース端子を接地ラインに接続し、そのエミッタ端子を入出力パッドに接続する工程と、寄生バイポーラトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションすることにより、半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする。
【００２２】
第２の半導体集積回路の設計方法によると、接地ライン、電源ライン及び入出力パッドのいずれかと接続された第１の拡散層、第２の拡散層及び第３の拡散層により構成される寄生バイポーラトランジスタを抽出し、第１の拡散層、第２の拡散層及び第３の拡散層の各配置を示すレイアウト情報に基づいて、寄生バイポーラトランジスタにおけるデバイスパラメータを既定の演算手法により算出し、デバイスパラメータが算出された寄生バイポーラトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションするため、ＥＳＤ保護に対応した回路設計及びレイアウト設計を現実的な時間内に行なうことができる。
【００２３】
第２の半導体集積回路の設計方法において、寄生バイポーラトランジスタにおける電流増幅率が０．１以上である場合に、寄生バイポーラトランジスタの各端子の接続を行なうことが好ましい。このようにすると、ＥＳＤサージの印加により確実に動作する寄生バイポーラトランジスタのみが接続されるため、接続される寄生バイポーラトランジスタの数を減らすことができるので、設計工程をより短時間に行なえるようになる。
【００２４】
本発明に係る第３の半導体集積回路の設計方法は、半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法を対象とし、複数の素子のうち、接地ラインと接続された第１導電型の第１の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層と接し且つ入出力パッドと接続された第２導電型の第２の拡散層を抽出する工程と、複数の素子のうち、電源ラインと接続された第１導電型の第３の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層と接し且つ第３の拡散層を含む第２導電型の第４の拡散層を抽出する工程と、第１の拡散層、第２の拡散層、第３の拡散層及び第４の拡散層により構成される寄生サイリスタに対して、第１の拡散層、第２の拡散層、第３の拡散層及び第４の拡散層の各配置を示すレイアウト情報に基づいて、寄生サイリスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、デバイスパラメータが算出された寄生サイリスタにおけるゲート端子を接地ラインに接続し、そのアノード端子を電源ラインに接続し、そのカソード端子を入出力パッドに接続する工程と、寄生サイリスタを接続した半導体集積回路に対してその電気的特性をシミュレーションすることにより、半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする。
【００２５】
第３の半導体集積回路の設計方法によると、接地ライン、電源ライン及び入出力パッドのいずれかと接続された第１の拡散層、第２の拡散層、第３の拡散層及び第４の拡散層により構成される寄生サイリスタを抽出し、第１の拡散層、第２の拡散層、第３の拡散層及び第４の拡散層の各配置を示すレイアウト情報に基づいて、寄生サイリスタにおけるデバイスパラメータを既定の演算手法により算出し、デバイスパラメータが算出された寄生サイリスタを接続した半導体集積回路に対してその電気的特性をシミュレーションするため、ＥＳＤ保護に対応した回路設計及びレイアウト設計を現実的な時間内に行なうことができる。
【００２６】
第３の半導体集積回路の設計方法において、寄生サイリスタは、第１の拡散層、第２の拡散層及び第４の拡散層により構成される第１の寄生バイポーラトランジスタと、第１の拡散層、第３の拡散層及び第４の拡散層により構成される第２の寄生バイポーラトランジスタとからなり、第１の寄生バイポーラトランジスタにおける電流増幅率と、第２の寄生バイポーラトランジスタにおける電流増幅率との積が１以上の場合に、寄生サイリスタの各端子の接続を行なうことが好ましい。このようにすると、ＥＳＤサージの印加により確実に動作する寄生サイリスタのみが接続されるため、接続される寄生サイリスタの数を減らすことができるので、設計工程をより短時間に行なえる。
【００２７】
本発明に係る第４の半導体集積回路の設計方法は、半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法を対象とし、複数の素子のうち、電源ラインと接続された第１導電型の第１の拡散層を抽出する工程と、複数の素子のうち、入出力パッドと接続された第１導電型の第２の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層及び第２の拡散層を含む第２導電型の第３の拡散層を抽出する工程と、第１の拡散層、第２の拡散層及び第３の拡散層により構成される寄生バイポーラトランジスタに対して、第１の拡散層、第２の拡散層及び第３の拡散層の各配置を示すレイアウト情報に基づいて、寄生バイポーラトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、デバイスパラメータが算出された寄生バイポーラトランジスタにおけるコレクタ端子を電源ラインに接続し、そのベース端子を第３の拡散層に接続し、そのエミッタ端子を入出力パッドに接続する工程と、寄生バイポーラトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションすることにより、半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする。
【００２８】
第４の半導体集積回路の設計方法によると、接地ライン、電源ライン及び入出力パッドのいずれかと接続された第１の拡散層、第２の拡散層及び第３の拡散層により構成される寄生バイポーラトランジスタを抽出し、第１の拡散層、第２の拡散層及び第３の拡散層の各配置を示すレイアウト情報に基づいて、寄生バイポーラトランジスタにおけるデバイスパラメータを回既定の演算手法により算出し、デバイスパラメータが算出された寄生バイポーラトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションするため、ＥＳＤ保護に対応した回路設計及びレイアウト設計を現実的な時間内に行なうことができる。
【００２９】
第４の半導体集積回路の設計方法において、寄生バイポーラトランジスタにおける電流増幅率が０．１以上である場合に、寄生バイポーラトランジスタの各端子の接続を行なうことが好ましい。このようにすると、ＥＳＤサージの印加により確実に動作する寄生バイポーラトランジスタのみが接続されるため、接続される寄生バイポーラトランジスタの数を減らすことができるので、設計工程をより短時間に行なえる。
【００３０】
本発明に係る第５の半導体集積回路の設計方法は、半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法を対象とし、複数の素子のうち、接地ラインと接続された第１導電型の第１の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層と接し且つ入出力パッドと接続された第２導電型の第２の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層と接し且つ電源ラインと接続された第２導電型の第３の拡散層を抽出する工程と、第２の散層と接続され且つ第１の拡散層及び第３の拡散層の上に配置された配線を抽出する工程と、第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタに対して、第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、デバイスパラメータが算出された寄生ＭＩＳトランジスタにおけるドレイン端子とゲート端子とを配線に接続し、そのソース端子を電源ラインに接続し、そのバックゲート端子を接地ラインに接続する工程と、寄生ＭＩＳトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションすることにより、半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする。
【００３１】
第５の半導体集積回路の設計方法によると、接地ライン、電源ライン及び入出力パッドのいずれかと接続された第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタを抽出し、第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出し、デバイスパラメータが算出された寄生ＭＩＳトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションするＥＳＤ保護に対応した回路設計及びレイアウト設計を現実的な時間内に行なうことができる。
【００３２】
第５の半導体集積回路の設計方法において、寄生ＭＩＳトランジスタにおける利得係数が０．１μＡ／Ｖ2 以上である場合に、寄生ＭＩＳトランジスタの各端子の接続を行なうことが好ましい。このようにすると、ＥＳＤサージの印加により確実に動作する寄生ＭＩＳトランジスタのみが接続されるため、接続される寄生ＭＩＳトランジスタの数を減らすことができるので、設計工程をより短時間に行なえる。
【００３３】
本発明に係る第６の半導体集積回路の設計方法は、半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法を対象とし、複数の素子のうち、接地ラインと接続された第１導電型の第１の拡散層を抽出する工程と、複数の素子のうち、入出力パッドと接続された第１導電型の第２の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層と接し且つ第２の拡散層を含む第２導電型の第３の拡散層を抽出する工程と、第２の拡散層と接続され且つ第１の拡散層及び第３の拡散層の上に配置された配線を抽出する工程と、第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタに対して、第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、デバイスパラメータが算出された寄生ＭＩＳトランジスタにおけるドレイン端子とゲート端子とを配線に接続し、そのソース端子を接地ラインに接続し、そのバックゲート端子を第３の拡散層に接続する工程と、寄生ＭＩＳトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションすることにより、半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする。
【００３４】
第６の半導体集積回路の設計方法によると、接地ライン、電源ライン及び入出力パッドのいずれかと接続された第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタを抽出し、第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出し、デバイスパラメータが算出された寄生ＭＩＳトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションするため、ＥＳＤ保護に対応した回路設計及びレイアウト設計を現実的な時間内に行なうことができる。
【００３５】
第６の半導体集積回路の設計方法において、寄生ＭＩＳトランジスタにおける利得係数が０．１μＡ／Ｖ2 以上である場合に、寄生ＭＩＳトランジスタの各端子の接続を行なうことが好ましい。このようにすると、ＥＳＤサージの印加により確実に動作する寄生ＭＩＳトランジスタのみが接続されるため、接続される寄生ＭＩＳトランジスタの数を減らすことができるので、設計工程をより短時間に行なえる。
【００３６】
本発明に係る第７の半導体集積回路の設計方法は、半導体領域又は該半導体領域の上に配置され、接地ラインと、電源ラインと、入出力パッドと、接地ライン、電源ライン及び入出力パッドと電気的に接続され且つそれぞれが半導体領域に拡散層を有する複数の素子とを有する半導体集積回路装置におけるＥＳＤ保護を可能とする寄生素子を抽出する半導体集積回路の設計方法を対象とし、複数の素子のうち、電源ラインと接続された第１導電型の第１の拡散層を抽出する工程と、複数の素子のうち、入出力パッドと接続された第１導電型の第２の拡散層を抽出する工程と、複数の素子のうち、第１の拡散層及び第２の拡散層を含む第２導電型の第３の拡散層を抽出する工程と、第２の拡散層と接続され且つ第１の拡散層及び第３の拡散層の上に配置された配線を抽出する工程と、第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタに対して、第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出する工程と、デバイスパラメータが算出された寄生ＭＩＳトランジスタにおけるドレイン端子とゲート端子とを配線に接続し、そのソース端子を電源ラインに接続し、そのバックゲート端子を第３の拡散層に接続する工程と、寄生ＭＩＳトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションすることにより、半導体集積回路の回路図及びマスクレイアウトを決定する工程とを備えていることを特徴とする。
【００３７】
第７の半導体集積回路の設計方法によると、接地ライン、電源ライン及び入出力パッドのいずれかと接続された第１の拡散層、第２の拡散層、第３の拡散層及び配線により構成される寄生ＭＩＳトランジスタを抽出し、第１の拡散層、第２の拡散層、第３の拡散層及び配線の各配置を示すレイアウト情報に基づいて、寄生ＭＩＳトランジスタにおけるデバイスパラメータを既定の演算手法により算出し、デバイスパラメータが算出された寄生ＭＩＳトランジスタを接続した半導体集積回路に対してその電気的特性をシミュレーションするため、ＥＳＤ保護に対応した回路設計及びレイアウト設計を現実的な時間内に行なうことができる。
【００３８】
第７の半導体集積回路の設計方法において、寄生ＭＩＳトランジスタにおける利得係数が０．１μＡ／Ｖ2 以上である場合に、寄生ＭＩＳトランジスタの各端子の接続を行なうことが好ましい。このようにすると、ＥＳＤサージの印加により確実に動作する寄生ＭＩＳトランジスタのみが接続されるため、接続される寄生ＭＩＳトランジスタの数を減らすことができるので、設計工程をより短時間に行なえる。
【発明の効果】
【００３９】
本発明に係る半導体集積回路の設計方法によると、ＥＳＤ保護に対応した回路設計及びレイアウト設計を現実的な時間内に確実に行なうことができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
本発明の第１の実施形態に係る半導体集積回路の設計方法について図面を参照しながら説明する。
【００４１】
図１（ａ）〜図１（ｃ）は本発明の第１の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路の部分的なマスクレイアウトを示し、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生ＮＰＮ型バイポーラトランジスタの抽出レイアウトを示し、（ｃ）は抽出された寄生ＮＰＮ型バイポーラトランジスタを保護回路に付加した構成を示している。
【００４２】
図１（ａ）に示すマスクレイアウトにおいて、Ｐ型拡散層１１を有する半導体基板１０におけるＰ型拡散層１１には、Ｎ型エミッタ拡散層１２とＰ型ベース拡散層１３とＮ型コレクタ拡散層１４とからなるＮＰＮ型バイポーラトランジスタ１５と、Ｐ型抵抗拡散層１７を包含するＮ型拡散層１６とが配置されている。ここで、ＮＰＮ型バイポーラトランジスタ１５におけるＮ型コレクタ拡散層１４は、Ｐ型ベース拡散層１３を包含し、該Ｐ型ベース拡散層１３はＮ型エミッタ拡散層１２を包含するように配置される。従って、ＮＰＮ型バイポーラトランジスタ１５とＰ型抵抗拡散層１７を包含するＮ型拡散層１６とは、Ｐ型拡散層１１によって電気的に分離されている。
【００４３】
Ｐ型拡散層１１における一方の端部上には、金属配線からなる接地（ＧＮＤ）ライン１９が配置され、Ｐ型拡散層１１における他方の端部上には、金属配線からなる電源ライン２０が配置されている。Ｎ型コレクタ拡散層１４の上には金属配線からなる入出力ライン２１が配置されている。Ｐ型拡散層１１は第１のコンタクト１８Ａを通してＧＮＤライン１９と接続され、Ｎ型拡散層１６は第２のコンタクト１８Ｂを通して電源ライン２０と接続されている。Ｎ型コレクタ拡散層１４は第３のコンタクト１８Ｃを通して入出力ライン２１と接続されている。ＧＮＤライン１９には接地電圧が印加され、電源ライン２０には電源電圧が印加され、入出力ライン２１はＥＳＤサージが印加される入出力パッドと接続されている。
【００４４】
ここで、Ｐ型拡散層１１は、半導体基板１０に熱拡散又はイオン注入等によって形成されるＰ型拡散層に限られず、Ｐ型の半導体基板、他の半導体基板上に形成されたＰ型エピタキシャル層又はＰ型ウェル領域等をも含む。さらには、これらの単体の拡散層だけでなく、これらを複合して形成される拡散層も含む。なお、Ｐ型抵抗拡散層１７は、両端に配置されたコンタクト同士の間の領域で拡散抵抗素子となる。
【００４５】
以下、図１（ａ）に示すマスクレイアウトを用いて本発明の第１の実施形態に係る寄生素子の抽出方法について説明する。
【００４６】
まず、半導体基板１０に配置された複数の拡散層のうち、ＧＮＤライン１９と接続されたＰ型拡散層１１を抽出する。次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、入出力ライン２１と接続されているＮ型コレクタ拡散層１４を抽出する。次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、電源ライン２０と接続されているＮ型拡散層１６を抽出する。なお、各拡散層１１、１４及び１６の抽出順序は、特に問われない。
【００４７】
これにより、図１（ｂ）に示すように、図１（ａ）の集積回路のマスクレイアウトからＰ型半導体基板１１、Ｎ型コレクタ拡散層１４及びＮ型拡散層１６が選択的に抽出され、Ｎ型コレクタ拡散層１４とＰ型拡散層１１とＮ型拡散層１６とからなる寄生素子である寄生ＮＰＮ型バイポーラトランジスタ２２が認識される。
【００４８】
このように抽出された寄生ＮＰＮ型バイポーラトランジスタ２２をシミュレーションする際の回路シミュレーション用のパラメータは、Ｎ型コレクタ拡散層１４、Ｐ型拡散層１１及びＮ型拡散層１６の各レイアウト情報から、例えばスパイスパラメータを演算することにより求めることができる。ここで、スパイスパラメータとは、回路シミュレータにＳＰＩＣＥ(simulation program with integrated circuit emphasis）を用いる場合のパラメータをさす。
【００４９】
例えば、Ｎ型コレクタ拡散層１４とＮ型拡散層１６との間の距離（間隔）をＷＢとし、Ｎ型コレクタ拡散層１４とＮ型拡散層１６とが互いに対向する対向辺の長さ（対向長）をＷＣとし、Ｎ型拡散層１６からみたＮ型コレクタ拡散層１４の奥行き方向の長さ（拡散抵抗）をＬＣとすると、代表的なスパイスパラメータは、以下の式（２）及び式（３）により求めることができる。
【００５０】
βＦ＝Ａ・ＬＣ×ＷＣ／ＷＢ2     ・・・（２）
ＩＳ＝Ｂ・ＬＣ×ＷＣ            ・・・（３）
ここで、式（２）及び式（３）において、βＦは順方向の電流増幅率を表わし、ＩＳは飽和電流値を表わし、Ａ及びＢは製造プロセスに依存する、例えば不純物濃度や拡散深さ等のプロセスパラメータを表わす。なお、式（２）及び式（３）は一例であり、製造プロセス等が異なれば、スパイスパラメータの演算式も異なる。また、上記のβＦ及びＩＳ以外のスパイスパラメータを抽出してもよい。
【００５１】
次に、スパイスパラメータが決定された寄生ＮＰＮ型バイポーラトランジスタ２２をＥＳＤ保護回路に接続する。すなわち、寄生ＮＰＮ型バイポーラトランジスタ２２のコレクタ端子をＮ型拡散層１６と接続された電源ライン２０に接続し、ベース端子をＰ型拡散層１１と接続されたＧＮＤライン１９に接続し、エミッタ端子をＮ型コレクタ拡散層１４と接続された入出力ライン２１に接続する。
【００５２】
なお、寄生ＮＰＮ型バイポーラトランジスタ２２のβＦの値が０．１未満である場合は、この寄生トランジスタ２２に流れる電流は十分に小さいため無視することができる。従って、ＥＳＤ保護回路に接続する寄生ＮＰＮ型バイポーラトランジスタ２２としてはβＦの値が０．１以上に限定することにより、ＥＳＤ保護回路の回路構成を簡単化でき、該ＥＳＤ保護回路の特性を短時間で求めることができる。
【００５３】
図１（ｃ）は、抽出された寄生ＮＰＮ型バイポーラトランジスタ２２がＥＳＤ保護回路に付加された回路構成を示している。ＥＳＤ保護回路は、入出力ライン２１と電源ライン２０との間に配置された電源側保護ダイオード２３と、入出力ライン２１とＧＮＤライン１９との間に配置されたＧＮＤ側保護ダイオード２４と、電源ライン２０とＧＮＤライン２１との間に配置されたスナップバックトランジスタ２５とを有しており、これらのＥＳＤ保護素子により、図１（ｃ）の回路は入出力パッド２１ａから入力されるＥＳＤサージに対して保護される。
【００５４】
以下、図１（ｃ）に示す回路構成に基づいて、抽出した寄生ＮＰＮ型バイポーラトランジスタ２２が、具体的なＥＳＤ試験条件の下で動作するか否かを検証する。ここでは、電源ライン２０を基準電位である接地電位に設定し、ＧＮＤライン１９を浮遊状態とし、入出力パッド２１ａにマイナスサージを印加する場合を検証する。
【００５５】
まず、入出力パッド２１ａに、例えば−５０Ｖ程度のマイナスサージが印加され、スナップバックトランジスタ２５におけるコレクタエミッタ間の電位差が所定値を超えると、スナップバックトランジスタ２５がオン状態となり、図１（ｃ）の実線で示すように、サージ電流Ｉａは、電源ライン２０からスナップバックトランジスタ２５及びＧＮＤライン１９を経由し、さらにＧＮＤ側保護ダイオード２４を通って入出力ライン２１から入出力パッド２１ａに流れ込む。これは通常のＥＳＤ保護回路の動作である。この場合、サージ電流Ｉａが流れ込んだＧＮＤライン１９は浮遊状態にあるため、ＧＮＤ側保護ダイオード２４の電圧降下分だけ入出力ライン２１と比較してその電位が上昇する。このＧＮＤライン１９の電位上昇によって、寄生ＮＰＮ型バイポーラトランジスタ２２におけるベースエミッタ間が順バイアス状態となるため、寄生ＮＰＮ型バイポーラトランジスタ２２はトランジスタ動作を始める。従って、寄生ＮＰＮ型バイポーラトランジスタ２２が動作し始めることにより放電されるＥＳＤサージ電流Ｉｂは、図１（ｃ）の破線で示されるように、電源ライン２０、寄生ＮＰＮ型バイポーラトランジスタ２２のコレクタエミッタ間及び入出力ライン２１並びにＧＮＤライン１９、寄生ＮＰＮ型バイポーラトランジスタ２２のベースエミッタ間及び入出力ライン２１からなる経路を通ることになる。以上のことから、ＥＳＤ試験によるマイナスサージの印加によって動作する寄生ＮＰＮ型バイポーラトランジスタ２２を選択的に抽出して、ＥＳＤ保護回路に付加できることが分かる。
【００５６】
なお、印加されるサージがプラスサージの場合は、電源側保護ダイオード２３が導通して、サージ電流が入出力ライン２１から電源ライン２０に流れるため、寄生ＮＰＮ型バイポーラトランジスタ２２のベースエミッタ間に電流が流れず、従って、寄生ＮＰＮ型バイポーラトランジスタ２２は動作しない。
【００５７】
以上説明したように、第１の実施形態によると、ＥＳＤサージが印加された場合に動作する寄生素子（ＮＰＮ型バイポーラトランジスタ）のみを選択的に抽出し、抽出した寄生素子に対してマスクレイアウト情報からスパイスパラメータを算出する。このスパイスパラメータが算出された寄生素子をＥＳＤ保護回路に付加することにより、ＥＳＤ保護機能を現実的な時間内で確実に設計することができる。
【００５８】
なお、第１の実施形態においては、抽出対象となる拡散層としてＰ型拡散層１１を有する半導体基板１０を用いて説明をしたが、Ｎ型拡散層を有する半導体基板であっても、また、抽出される寄生素子がＰＮＰ型バイポーラトランジスタであっても、本発明は有効である。
【００５９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路の設計方法について図面を参照しながら説明する。
【００６０】
図２（ａ）〜図２（ｃ）は本発明の第２の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路の部分的なマスクレイアウトを示し、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生ＮＰＮＰ型サイリスタの抽出レイアウトを示し、（ｃ）は抽出された寄生ＮＰＮＰ型サイリスタを保護回路に付加した構成を示している。
【００６１】
図２（ａ）に示すマスクレイアウトにおいて、Ｐ型拡散層１１を有する半導体基板１０におけるＰ型拡散層１１には、Ｎ型エミッタ拡散層１２とＰ型ベース拡散層１３とＮ型コレクタ拡散層１４とからなるＮＰＮ型バイポーラトランジスタ１５と、Ｐ型抵抗拡散層１７を包含するＮ型拡散層１６とが配置されている。従って、ＮＰＮ型バイポーラトランジスタ１５とＰ型抵抗拡散層１７を含むＮ型拡散層１６とは、Ｐ型拡散層１１によって電気的に分離されている。Ｐ型抵抗拡散層１７は、両端に配置されたコンタクト同士の間の領域で拡散抵抗素子となる。
【００６２】
Ｐ型拡散層１１における一方の端部上には、金属配線からなる接地（ＧＮＤ）ライン１９が配置され、Ｐ型拡散層１１における他方の端部上には、金属配線からなる電源ライン２０が配置されている。Ｎ型コレクタ拡散層１４の上には金属配線からなる入出力ライン２１が配置されている。Ｐ型拡散層１１は第１のコンタクト１８Ａを通してＧＮＤライン１９と接続され、Ｐ型抵抗拡散層１７は第２のコンタクト１８Ｂを通して電源ライン２０と接続されている。Ｎ型コレクタ拡散層１４は第３のコンタクト１８Ｃを通して入出力ライン２１と接続されている。ＧＮＤライン１９には接地電圧が印加され、電源ライン２０には電源電圧が印加され、入出力ライン２１はＥＳＤサージが印加される入出力パッドと接続されている。
【００６３】
以下、図２（ａ）に示すマスクレイアウトを用いて本発明の第２の実施形態に係る寄生素子の抽出方法について説明する。
【００６４】
まず、半導体基板１０に配置された複数の拡散層のうち、ＧＮＤライン１９と接続されたＰ型拡散層１１を抽出する。次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、入出力ライン２１と接続されているＮ型コレクタ拡散層１４を抽出する。次に、電源ライン２０と接続されているＰ型抵抗拡散層１７を抽出する。次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、Ｐ型抵抗拡散層１７を含むＮ型拡散層１６を抽出する。なお、各拡散層１１、１４、１６及び１７の抽出順序は、特に問われない。
【００６５】
これにより、図２（ｂ）に示すように、図２（ａ）の集積回路のマスクレイアウトからＮ型コレクタ拡散層１４、Ｐ型拡散層１１、Ｎ型拡散層１６及びＰ型抵抗拡散層１７が選択的に抽出され、Ｎ型コレクタ拡散層１４とＰ型拡散層１１とＮ型拡散層１６とＰ型抵抗拡散層１７とからなる寄生素子である寄生ＮＰＮＰ型サイリスタ２６が認識される。ここでは、寄生素子の構成を理解しやすいようにＮＰＮ型パイポーラトランジスタとＰＮＰ型バイポーラトランジスタとのシンボルによってサイリスタを表わしている。
【００６６】
このように抽出された寄生ＮＰＮＰ型サイリスタ２６のスパイスパラメータは、Ｎ型コレクタ拡散層１４、Ｐ型拡散層１１、Ｎ型拡散層１６及びＰ型抵抗拡散層１７の各レイアウト情報からスパイスパラメータを演算することにより求めることができる。
【００６７】
例えば、寄生ＮＰＮＰ型サイリスタ２６は、ＮＰＮ構造とＰＮＰ構造に分離できるため、それぞれＮＰＮ型バイポーラトランジスタとＰＮＰ型バイポーラトランジスタのスパイスパラメータを求めればよい。ＮＰＮ型バイポーラトランジスタについては、第１の実施形態で説明した式（２）及び式（３）を導出する。これに対し、寄生サイリスタ２６を構成するＰＮＰ型バイポーラトランジスタについては、Ｎ型コレクタ拡散層１４からＰ型抵抗拡散層１７をみた場合の奥行き方向の長さをＬＥとし、Ｎ型拡散層１６におけるＮ型コレクタ拡散層１４側で且つＰ型拡散層１１とＰ型抵抗拡散層１７とに挟まれた領域の幅をＷＮとし、Ｐ型抵抗拡散層１７におけるＮ型コレクタ拡散層１４と対向する辺の長さをＷＥとすると、ＰＮＰ型バイポーラトランジスタの代表的なスパイスパラメータは、以下の式（４）及び式（５）により求めることができる。
【００６８】
βＦ＝Ａ・ＬＥ×ＷＥ／ＷＮ2     ・・・（４）
ＩＳ＝Ｂ・ＬＥ×ＷＥ            ・・・（５）
ここで、式（４）及び式（５）において、βＦは順方向の電流増幅率を表わし、ＩＳは飽和電流値を表わし、Ａ及びＢは製造プロセスに依存するプロセスパラメータを表わす。なお、式（４）及び式（５）は一例であり、製造プロセス等が異なれば、スパイスパラメータの演算式も異なる。また、上記のβＦ及びＩＳ以外のスパイスパラメータを抽出してもよい。
【００６９】
次に、スパイスパラメータが決定された寄生ＮＰＮＰ型サイリスタ２６をＥＳＤ保護回路に接続する。すなわち、寄生ＮＰＮＰ型サイリスタ２６のゲート端子をＰ型拡散層１１に接続されたＧＮＤライン１９に接続し、アノード端子をＰ型抵抗拡散層１７に接続された電源ライン２０に接続し、カソード端子をＮ型コレクタ拡散層１４に接続された入出力ライン２１に接続する。
【００７０】
なお、寄生ＮＰＮＰ型サイリスタ２６を構成するＮＰＮ型バイポーラトランジスタのβＦの値とＰＮＰ型バイポーラトランジスタのβＦの値との積が１未満である場合は、この寄生サイリスタ２６は動作しないため無視することができる。従って、ＥＳＤ保護回路に接続する寄生ＮＰＮＰ型サイリスタ２６としては、サイリスタを構成するＮＰＮ型バイポーラトランジスタのβＦ値とＰＮＰ型バイポーラトランジスタのβＦ値との積が１以上に限定することにより、ＥＳＤ保護回路の回路構成を簡単化でき、その回路特性を短時間に求めることができる。
【００７１】
図２（ｃ）は、抽出された寄生ＮＰＮＰ型サイリスタ２６がＥＳＤ保護回路に付加された回路構成を示している。ＥＳＤ保護回路は、入出力ライン２１と電源ライン２０との間に配置された電源側保護ダイオード２３と、入出力ライン２１とＧＮＤライン１９との間に配置されたＧＮＤ側保護ダイオード２４と、電源ライン２０とＧＮＤライン２１との間に配置されたスナップバックトランジスタ２５とを有しており、これらのＥＳＤ保護素子により、図２（ｃ）の回路は入出力パッド２１ａから入力されるＥＳＤサージに対して保護される。
【００７２】
以下、図２（ｃ）に示す回路構成に基づいて、抽出した寄生ＮＰＮＰ型サイリスタ２６が、具体的なＥＳＤ試験条件の下で動作するか否かを検証する。ここでは、電源ライン２０を基準電位である接地電位に設定し、ＧＮＤライン１９を浮遊状態とし、入出力パッド２１ａにマイナスサージを印加する場合を検証する。
【００７３】
まず、入出力パッド２１ａに、例えば−５０Ｖ程度のマイナスサージが印加され、スナップバックトランジスタ２５におけるコレクタエミッタ間の電位差が所定値を超えると、スナップバックトランジスタ２５がオン状態となり、図２（ａ）の実線で示すように、サージ電流Ｉａは、電源ライン２０からスナップバックトランジスタ２５及びＧＮＤライン１９を経由し、さらにＧＮＤ側保護ダイオード２４を通って入出力ライン２１から入出力パッド２１ａに流れ込む。これは通常のＥＳＤ保護回路の動作である。この場合、サージ電流Ｉａが流れ込んだＧＮＤライン１９は、ＧＮＤ側保護ダイオード２４の電圧降下分だけ入出力ライン２１と比較してその電位が上昇する。このＧＮＤライン１９の電位上昇によって、寄生ＮＰＮＰ型サイリスタ２６のゲートに電流が流れ込み、寄生ＮＰＮＰ型サイリスタ２６は動作状態になる。その結果、動作状態の寄生ＮＰＮＰ型サイリスタ２６を経由して放電されるＥＳＤサージ電流Ｉｂは、図２（ｃ）の破線で示されるように、電源ライン２０、寄生ＮＰＮＰ型サイリスタ２６のアノードカソード間及び入出力ライン２１並びにＧＮＤライン１９、寄生ＮＰＮＰ型サイリスタ２６のゲートカソード間及び入出力ライン２１からなる経路を通ることになる。以上のことから、ＥＳＤ試験によるマイナスサージの印加によって動作する寄生ＮＰＮＰ型サイリスタ２６を選択的に抽出して、ＥＳＤ保護回路に付加できることが分かる。
【００７４】
なお、印加されるサージがプラスサージの場合は、電源側保護ダイオード２３が導通して、サージ電流が入出力ライン２１から電源ライン２０に流れるため、寄生ＮＰＮＰ型サイリスタ２６のゲートにトリガ電流が流れ込まず、従って、寄生ＮＰＮＰ型サイリスタ２６は動作しない。
【００７５】
以上説明したように、第２の実施形態によると、ＥＳＤサージが印加された場合に動作する寄生素子（ＮＰＮＰ型サイリスタ）のみを選択的に抽出し、抽出した寄生素子に対してマスクレイアウト情報からスパイスパラメータを算出する。このスパイスパラメータが算出された寄生素子をＥＳＤ保護回路に付加することにより、ＥＳＤ保護機能を現実的な時間内で確実に設計することができる。
【００７６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路の設計方法について図面を参照しながら説明する。
【００７７】
図３（ａ）〜図３（ｃ）は本発明の第３の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路の部分的なマスクレイアウトを示し、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生ＰＮＰ型バイポーラトランジスタの抽出レイアウトを示し、（ｃ）は抽出された寄生ＰＮＰ型バイポーラトランジスタを保護回路に付加した構成を示している。
【００７８】
図３（ａ）に示すマスクレイアウトにおいて、Ｐ型拡散層１１を有する半導体基板１０におけるＰ型拡散層１１にはＮ型拡散層１６が配置され、該Ｎ型拡散層１６には互いに間隔をおいて第１のＰ型抵抗拡散層２７及び第２のＰ型抵抗拡散層２８が配置されている。従って、第１のＰ型抵抗拡散層２７と第２のＰ型抵抗拡散層２８とはＮ型拡散層１６によって電気的に分離されている。
【００７９】
Ｐ型拡散層１１の端部上には、金属配線からなる電源ライン２０が配置されている。第１のＰ型抵抗拡散層２７の上には金属配線からなる入出力ライン２１が配置されている。Ｎ型拡散層１６及び第２のＰ型抵抗拡散層２８は、それぞれ第１のコンタクト１８Ａ及び第２のコンタクト１８Ｂを通して電源ライン２０と接続されている。第１のＰ型抵抗拡散層２７は第３のコンタクト１８Ｃを通して入出力ライン２１と接続されている。電源ライン２０には電源電圧が印加され、入出力ライン２１はＥＳＤサージが印加される入出力パッドと接続されている。
【００８０】
以下、図３（ａ）に示すマスクレイアウトを用いて本発明の第３の実施形態に係る寄生素子の抽出方法について説明する。
【００８１】
まず、半導体基板１０に配置された複数の拡散層のうち、電源ライン２０と接続された第２のＰ型抵抗拡散層２８を抽出する。次に、入出力ライン２１と接続されている第１のＰ型抵抗拡散層２７を抽出する。次に、第１のＰ型抵抗拡散層２７及び第２のＰ型抵抗拡散層２８を含むＮ型拡散層１６を抽出する。なお、各拡散層１６、２７及び２８の抽出順序は、特に問われない。
【００８２】
これにより、図３（ｂ）に示すように、図３（ａ）の集積回路のマスクレイアウトから第１のＰ型抵抗拡散層２７、Ｎ型拡散層１６及び第２のＰ型抵抗拡散層２８が選択的に抽出され、第１のＰ型抵抗拡散層２７とＮ型拡散層１６と第２のＰ型抵抗拡散層２８とからなる寄生素子である寄生ＰＮＰ型バイポーラトランジスタ２９が認識される。
【００８３】
このように抽出された寄生ＰＮＰバイポーラトランジスタ２９のスパイスパラメータは、第１のＰ型抵抗拡散層２７、Ｎ型拡散層１６及び第２のＰ型抵抗拡散層２８の各レイアウト情報からスパイスパラメータを演算することにより求めることができる。
【００８４】
例えば、第１のＰ型抵抗拡散層２７と第２のＰ型抵抗拡散層２８との間の距離（間隔）をＷＭとし、第１のＰ型抵抗拡散層２７と第２のＰ型抵抗拡散層２８との互いに対向する対向辺の長さ（対向長）をＷＦとし、  第２のＰ型抵抗拡散層２８からみた第１のＰ型抵抗拡散層２７の奥行き方向の長さをＬＦとすると、代表的なスパイスパラメータは、本発明の第１の実施形態と同様に、以下の式（６）及び式（７）により求めることができる。
【００８５】
βＦ＝Ａ・ＬＦ×ＷＦ／ＷＭ2     ・・・（６）
ＩＳ＝Ｂ・ＬＦ×ＷＦ            ・・・（７）
ここで、式（６）及び式（７）において、βＦは順方向の電流増幅率を表わし、ＩＳは飽和電流値を表わし、Ａ及びＢは製造プロセスに依存するプロセスパラメータを表わす。なお、式（６）及び式（７）は一例であり、製造プロセス等が異なれば、スパイスパラメータの演算式も異なる。また、上記のβＦ及びＩＳ以外のスパイスパラメータを抽出してもよい。
【００８６】
次に、スパイスパラメータが決定された寄生ＰＮＰ型バイポーラトランジスタ２９をＥＳＤ保護回路に接続する。すなわち、寄生ＰＮＰ型バイポーラトランジスタ２９のコレクタ端子を第２のＰ型抵抗拡散層２８と接続された電源ライン２０に接続し、ベース端子をＮ型拡散層１６と接続された電源ライン２０に接続し、エミッタ端子を第１のＰ型抵抗拡散層２７と接続された入出力ライン２１に接続する。
【００８７】
なお、寄生ＰＮＰ型バイポーラトランジスタ２９のβＦの値が０．１未満である場合は、この寄生トランジスタ２９に流れる電流は十分に小さいため無視することができる。従って、ＥＳＤ保護回路に接続する寄生ＰＮＰ型トランジスタ２９としてはβＦの値が０．１以上に限定することにより、ＥＳＤ保護回路の回路構成を簡単化でき、その回路特性を短時間で求めることができる。
【００８８】
図３（ｃ）は、抽出された寄生ＰＮＰ型バイポーラトランジスタ２９がＥＳＤ保護回路に付加された回路構成を示している。ＥＳＤ保護回路は、入出力ライン２１と電源ライン２０との間に配置された電源側保護ダイオード２３と、入出力ライン２１とＧＮＤライン１９との間に配置されたＧＮＤ側保護ダイオード２４と、電源ライン２０とＧＮＤライン２１との間に配置されたスナップバックトランジスタ２５とを有しており、これらのＥＳＤ保護素子により、図３（ｃ）の回路は入出力パッド２１ａから入力されるＥＳＤサージに対して保護される。
【００８９】
以下、図３（ｃ）に示す回路構成に基づいて、抽出した寄生ＰＮＰ型バイポーラトランジスタ２９が、具体的なＥＳＤ試験条件の下で動作するか否かを検証する。ここでは、電源ライン２０を基準電位である接地電位に設定し、ＧＮＤライン１９を浮遊状態とし、入出力パッド２１ａにプラスサージを印加する場合を検証する。
【００９０】
まず、入出力パッド２１ａに、例えば＋５０Ｖ程度のプラスサージが印加されると、図３（ｃ）の実線で示すように、サージ電流Ｉａは、電源側保護ダイオード２３を経由して接地されている電源ライン２０に流れ込む。これは通常のＥＳＤ保護回路の動作である。この場合に、サージ電流Ｉａが流れ込んだ入出力ライン２１は電源側保護ダイオード２３の電圧降下分だけその電位が上昇する。これにより、寄生ＰＮＰ型バイポーラトランジスタ２９のベースエミッタ間が順バイアス状態となるため、寄生ＰＮＰ型バイポーラトランジスタ２９はトランジスタ動作を始める。従って、寄生ＰＮＰ型バイポーラトランジスタ２９が動作し始めることにより、該寄生ＰＮＰ型バイポーラトランジスタ２９を経由して放電されるＥＳＤサージ電流Ｉｂは、図３（ｃ）の破線で示されるように、入出力ライン２１、寄生ＰＮＰ型バイポーラトランジスタ２９におけるエミッタベース間及びエミッタコレクタ間並びに電源ライン２０からなる経路を通ることになる。以上のことから、ＥＳＤ試験によるプラスサージの印加によって動作する寄生ＰＮＰ型バイポーラトランジスタ２９を選択的に抽出し、ＥＳＤ保護回路に付加できることが分かる。
【００９１】
なお、印加されるサージがマイナスサージの場合は、スナップバックトランジスタ２５及びＧＮＤ側保護ダイオード２４が導通して、サージ電流が入出力ライン２１に流れる上に、寄生ＰＮＰ型バイポーラトランジスタ２９のベースエミッタ間が逆バイアス状態となるため、寄生ＰＮＰ型バイポーラトランジスタ２９は動作しない。
【００９２】
以上説明したように、第３の実施形態によると、ＥＳＤサージが印加された場合に動作する寄生素子（ＰＮＰ型バイポーラトランジスタ）のみを選択的に抽出し、抽出した寄生素子に対してマスクレイアウト情報からスパイスパラメータを算出する。このスパイスパラメータが算出された寄生素子をＥＳＤ保護回路に付加することにより、ＥＳＤ保護機能を現実的な時間内で確実に設計することができる。
【００９３】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体集積回路の設計方法について図面を参照しながら説明する。
【００９４】
図４（ａ）〜図４（ｃ）は本発明の第４の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路の部分的なマスクレイアウトを示し、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生Ｎチャネル型ＭＩＳトランジスタの抽出レイアウトを示し、（ｃ）は抽出された寄生Ｎチャネル型ＭＩＳトランジスタを保護回路に付加した構成を示している。
【００９５】
図４（ａ）に示すマスクレイアウトにおいて、Ｐ型拡散層１１を有する半導体基板１０におけるＰ型拡散層１１には、Ｎ型エミッタ拡散層１２とＰ型ベース拡散層１３とＮ型コレクタ拡散層１４とからなるＮＰＮ型バイポーラトランジスタ１５と、Ｎ型エミッタ拡散層３０とＰ型ベース拡散層３１とＮ型コレクタ拡散層３２とからなるＮＰＮ型バイポーラトランジスタ（以下、スナップバックトランジスタと称す）２５とが配置されている。ここで、ＮＰＮ型バイポーラトランジスタ１５におけるＮ型コレクタ拡散層１４は、Ｐ型ベース拡散層１３を包含し、該Ｐ型ベース拡散層１３はＮ型エミッタ拡散層１２を包含するように配置され、スナップバックトランジスタ２５におけるＮ型コレクタ拡散層３２は、Ｐ型ベース拡散層３１を包含し、該Ｐ型ベース拡散層３１はＮ型エミッタ拡散層３０を包含するように配置されている。従って、ＮＰＮ型バイポーラトランジスタ１５とスナップバックトランジスタ２５とは、半導体基板１０に配置されたＰ型拡散層１１によって電気的に分離されている。
【００９６】
Ｐ型拡散層１１における一方の端部上には、金属配線からなる接地（ＧＮＤ）ライン１９が配置され、Ｐ型拡散層１１における他方の端部上には、金属配線からなる電源ライン２０が配置されている。Ｐ型拡散層１１は第１のコンタクト１８Ａを通してＧＮＤライン１９と接続され、スナップバックトランジスタ２５のＮ型コレクタ拡散層３２は第２のコンタクト１８Ｂを通して電源ライン２０と接続されている。ＮＰＮ型バイポーラトランジスタ１５のＮ型コレクタ拡散層１４は第３のコンタクト１８Ｃを通して金属配線からなる入出力ライン２１と接続されている。ＧＮＤライン１９には接地電圧が印加され、電源ライン２０には電源電圧が印加される。入出力ライン２１はＥＳＤサージが印加される入出力パッドと接続されると共に、Ｎ型コレクタ拡散層１４、Ｐ型拡散層１１及びＮ型コレクタ拡散層３２の上に跨るように配置されている。
【００９７】
以下、図４（ａ）に示すマスクレイアウトを用いて本発明の第４の実施形態に係る寄生素子の抽出方法について説明する。
【００９８】
まず、半導体基板１０に配置された複数の拡散層のうち、ＧＮＤライン１９と接続されたＰ型拡散層１１を抽出する。次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、入出力ライン２１と接続されているＮＰＮ型バイポーラトランジスタ１５のＮ型コレクタ拡散層１４を抽出する。次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、電源ライン２０と接続されているスナップバックトランジスタ２５のＮ型コレクタ拡散層３２を抽出する。さらに、ＮＰＮ型バイポーラトランジスタ１５のＮ型コレクタ拡散層１４と接続し、且つＰ型拡散層１１とスナップバックトランジスタ２５のＮ型コレクタ拡散層３２との双方に交差する入出力ライン２１を抽出する。
【００９９】
これにより、図４（ｂ）に示すように、図４（ａ）の集積回路のマスクレイアウトからＰ型拡散層１１、Ｎ型コレクタ拡散層１４、Ｎ型コレクタ拡散層３２及び入出力ライン２１が選択的に抽出され、Ｎ型コレクタ拡散層１４をドレインとし、Ｎ型コレクタ拡散層３２をソースとし、入出力ライン２１をゲートとし、Ｐ型拡散層１１をバックゲート（チャネル領域）とする寄生素子である寄生Ｎチャネル型ＭＩＳトランジスタ３３が認識される。
【０１００】
このように抽出された寄生Ｎチャネル型ＭＩＳトランジスタ３３におけるスパイスパラメータは、Ｎ型コレクタ拡散層１４、Ｐ型拡散層１１、Ｎ型コレクタ拡散層３２及び入出力ライン２１のレイアウト情報からスパイスパラメータを演算することにより求めることができる。
【０１０１】
例えば、ＮＰＮ型バイポーラトランジスタ１５におけるＮ型コレクタ拡散層１４とスナップバックトランジスタ２５におけるＮ型コレクタ拡散層３２との間の距離（間隔）をＬＧとし、Ｎ型コレクタ拡散層１４とＮ型コレクタ拡散層３２とが対向する対向辺のうち、入出力ライン２１と重なっている部分の幅をＷＧとすると、寄生Ｎチャネル型ＭＩＳトランジスタ３３のゲート長はＬＧとなり、そのゲート幅はＷＧとなる。寄生Ｎチャネル型ＭＩＳトランジスタ３３における他のスパイスパラメータは、製造プロセスによって数値として決定されるため、同一の製造プロセスを用いて製造される半導体集積回路装置においては一定値とみなすことができる。従って、寄生Ｎチャネル型ＭＩＳトランジスタ３３の特性は、上述したレイアウトパラメータのＬＧ及びＷＧによって求めることが可能となる。
【０１０２】
次に、スパイスパラメータが決定された寄生Ｎチャネル型ＭＩＳトランジスタ３３をＥＳＤ保護回路に接続する。すなわち、寄生Ｎチャネル型ＭＩＳトランジスタ３３におけるドレイン端子とゲート端子とを入出力ライン２１に接続し、ソース端子をスナップバックトランジスタ２５のＮ型コレクタ拡散層３２と接続された電源ライン２０に接続し、バックゲート端子をＰ型拡散層１１と接続されたＧＮＤライン１９に接続する。
【０１０３】
なお、寄生Ｎチャネル型ＭＩＳトランジスタ３３のβ（利得係数）の値が０．１μＡ／Ｖ2 未満である場合は、この寄生トランジスタ３３に流れる電流は十分に小さいため無視することができる。従って、ＥＳＤ保護回路に接続する寄生Ｎチャネル型ＭＩＳトランジスタ３３としては、βの値が０．１μＡ／Ｖ2 以上に限定することにより、ＥＳＤ保護回路の回路構成を簡単化でき、その回路特性を短時間に求めることができる。
【０１０４】
図４（ｃ）は、抽出された寄生Ｎチャネル型ＭＩＳトランジスタがＥＳＤ保護回路に付加された回路構成を示している。ＥＳＤ保護回路は、入出力ライン２１と電源ライン２０との間に配置された電源側保護ダイオード２３と、入出力ライン２１とＧＮＤライン１９との間に配置されたＧＮＤ側保護ダイオード２４と、電源ライン２０とＧＮＤライン２１との間に配置されたスナップバックトランジスタ２５とを有しており、これらのＥＳＤ保護素子により、図４（ｃ）の回路は入出力パッド２１ａから入力されるＥＳＤサージに対して保護される。
【０１０５】
以下、図４（ｃ）に示す回路構成に基づいて、抽出した寄生Ｎチャネル型ＭＩＳトランジスタ３３が、具体的なＥＳＤ試験条件の下で動作するか否かを検証する。ここでは、ＧＮＤライン１９を基準電位である接地電位に設定し、電源ライン２０を浮遊状態とし、入出力パッド２１ａにプラスサージを印加する場合を検証する。
【０１０６】
まず、入出力パッド２１ａに、例えば＋５０Ｖ程度のプラスサージが印加され、スナップバックトランジスタ２５におけるコレクタエミッタ間の電位差が所定値を超えると、スナップバックトランジスタ２５がオン状態となり、図４（ｃ）の実線で示すように、サージ電流Ｉａは、入出力パッド２１ａから入出力ライン２１、電源側保護ダイオード２３、電源ライン２０及びスナップバックトランジスタ２５を経由してＧＮＤライン１９に流れ込む。これは通常のＥＳＤ保護回路の動作である。この場合に、入出力ライン２１は電源側保護ダイオード２３とスナップバックトランジスタ２５による電圧降下分だけその電位が上昇する。これにより、入出力ラインである寄生Ｎチャネル型ＭＩＳトランジスタ３３のゲートがプラスにバイアスされるため、寄生Ｎチャネル型ＭＩＳトランジスタ３３はトランジスタ動作を始める。従って、寄生Ｎチャネル型ＭＩＳトランジスタ３３が動作し始めることにより、該寄生Ｎチャネル型ＭＩＳトランジスタ３３を経由して放電されるＥＳＤサージ電流Ｉｂは、図４（ｃ）の破線で示されるように、入出力ライン２１、寄生Ｎチャネル型ＭＩＳトランジスタ３３のドレインソース間、スナップバックトランジスタ２５及びＧＮＤライン１９からなる経路を通ることになる。以上のことから、ＥＳＤ試験によるプラスサージの印加によって動作する寄生Ｎチャネル型ＭＩＳトランジスタ３３を選択的に抽出し、ＥＳＤ保護回路に付加できることが分かる。
【０１０７】
なお、印加されるサージがマイナスサージの場合は、ＧＮＤ側保護ダイオード２４が導通して、サージ電流がＧＮＤライン１９から入出力ライン２１に流れ、また、寄生Ｎチャネル型ＭＩＳトランジスタ３３のゲートはマイナスの電位にバイアスされるため、寄生Ｎチャネル型ＭＩＳトランジスタ３３は動作しない。
【０１０８】
以上説明したように、第４の実施形態によると、ＥＳＤサージが印加された場合に動作する寄生素子（Ｎチャネル型ＭＩＳトランジスタ）のみを選択的に抽出し、抽出した寄生素子に対してマスクレイアウト情報からスパイスパラメータを算出する。このスパイスパラメータが算出された寄生素子をＥＳＤ保護回路に付加することにより、ＥＳＤ保護機能を現実的な時間内で確実に設計することができる。
【０１０９】
なお、第４の実施形態においては、抽出対象とする拡散層としてＰ型拡散層１１を有する半導体基板１０を用いて説明をしたが、Ｎ型拡散層を有する半導体基板を用いてもよく、また、抽出される寄生ＭＩＳトランジスタがＰチャネル型ＭＩＳトランジスタであってもよい。
【０１１０】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体集積回路の設計方法について図面を参照しながら説明する。
【０１１１】
図５（ａ）〜図５（ｃ）は本発明の第５の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路の部分的なマスクレイアウトを示し、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生Ｐチャネル型ＭＩＳトランジスタの抽出レイアウトを示し、（ｃ）は抽出された寄生Ｐチャネル型ＭＩＳトランジスタを保護回路に付加した構成を示している。
【０１１２】
図５（ａ）に示すマスクレイアウトにおいて、Ｐ型拡散層１１を有する半導体基板１０におけるＰ型拡散層１１には、Ｎ型拡散層１６と該Ｎ型拡散層１６に含まれるＰ型抵抗拡散層１７とが配置されている。従って、Ｐ型抵抗拡散層１７とＰ型拡散層１１とはＮ型拡散層１６によって電気的に分離されている。
【０１１３】
Ｐ型拡散層１１の端部上には、金属配線からなる接地（ＧＮＤ）ライン１９が配置され、Ｎ型拡散層１６の上には、金属配線からなる電源ライン２０が配置されている。Ｐ型拡散層１１は第１のコンタクト１８Ａを通してＧＮＤライン１９と接続され、Ｎ型拡散層１６は第２のコンタクト１８Ｂを通して電源ライン２０と接続されている。Ｐ型抵抗拡散層１７の上には、第３のコンタクト１８Ｃを介して接続される金属配線からなる入出力ライン２１が配置されている。ＧＮＤライン１９には接地電圧が印加され、電源ライン２０には電源電圧が印加される。入出力ライン２１はＥＳＤサージが印加される入出力パッドと接続されると共に、Ｐ型抵抗拡散層１６、Ｎ型拡散層１７及びＰ型拡散層１１の上に跨るように配置されている。
【０１１４】
以下、図５（ａ）に示すマスクレイアウトを用いて本発明の第５の実施形態に係る寄生素子の抽出方法について説明する。
【０１１５】
まず、半導体基板１０に配置された複数の拡散層のうち、ＧＮＤライン１９と接続されたＰ型拡散層１１を抽出する。次に、入出力ライン２１と接続されているＰ型抵抗拡散層１７を抽出する。次に、Ｐ型拡散層１１と接し且つＰ型抵抗拡散層１７を含むＮ型拡散層１６を抽出する。次に、Ｐ型抵抗拡散層１７と接続し、且つＰ型拡散層１１及びＮ型拡散層１６の双方に交差する入出力ライン２１を抽出する。
【０１１６】
これにより、図５（ｂ）に示すように、図５（ａ）の集積回路のマスクレイアウトからＰ型抵抗拡散層１７、Ｎ型拡散層１６、Ｐ型拡散層１１及び入出力ライン２１が選択的に抽出され、Ｐ型抵抗拡散層１７をドレインとし、Ｐ型拡散層１１をソースとし、入出力ライン２１をゲートとし、Ｎ型拡散層１６をバックゲート（チャネル領域）とする寄生素子である寄生Ｐチャネル型ＭＩＳトランジスタ３４が認識される。
【０１１７】
このように抽出された寄生Ｐチャネル型ＭＩＳトランジスタ３４におけるスパイスパラメータは、Ｐ型抵抗拡散層１７、Ｎ型拡散層１６及び入出力ライン２１の各レイアウト情報からスパイスパラメータを演算することにより求めることができる。
【０１１８】
例えば、入出力ライン２１のＮ型拡散層１６と重なっている領域において、Ｐ型抵抗拡散層１７とＰ型拡散層１１との間の距離（間隔）をＬＨとし、Ｐ型抵抗拡散層１７及びＰ型拡散層１６の入出力ライン２１と重なっている部分の幅をＷＨとすると、寄生Ｐチャネル型ＭＩＳトランジスタ３４のゲート長はＬＨとなり、そのゲート幅はＷＨとなる。寄生Ｐチャネル型ＭＩＳトランジスタ３４の他のスパイスパラメータは、製造プロセスによって数値として決定されるため、同一の製造プロセスを用いて製造される半導体集積回路装置においては一定値とみなすことができる。従って、寄生Ｐチャネル型ＭＩＳトランジスタの特性は、上述したレイアウトパラメータのＬＨ及びＷＨによって求めることが可能である。
【０１１９】
次に、スパイスパラメータが決定された寄生Ｐチャネル型ＭＩＳトランジスタ３４をＥＳＤ保護回路に接続する。すなわち、寄生Ｐチャネル型ＭＩＳトランジスタ３４のドレイン端子とゲート端子とを入出力ライン２１に接続し、ソース端子をＰ型拡散層１１が接続されているＧＮＤライン１９に接続し、バックゲート端子をＮ型拡散層１６が接続されている電源ライン２０に接続する。
【０１２０】
なお、寄生Ｐチャネル型ＭＩＳトランジスタ３４のβ（利得係数）の値が０．１μＡ／Ｖ2 未満である場合は、この寄生トランジスタ３４に流れる電流は十分に小さいため無視することができる。従って、ＥＳＤ保護回路に接続する寄生Ｐチャネル型ＭＩＳトランジスタ３４としては、βの値が０．１μＡ／Ｖ2 以上に限定することにより、ＥＳＤ保護回路の回路構成を簡単化でき、その回路特性を短時間に求めることができる。
【０１２１】
図５（ｃ）は、抽出された寄生Ｐチャネル型ＭＩＳトランジスタ３４がＥＳＤ保護回路に付加された回路構成を示している。ＥＳＤ保護回路は、入出力ライン２１と電源ライン２０との間に配置された電源側保護ダイオード２３と、入出力ライン２１とＧＮＤライン１９との間に配置されたＧＮＤ側保護ダイオード２４と、電源ライン２０とＧＮＤライン１９との間に配置されたスナップバックトランジスタ２５とを有しており、これらのＥＳＤ保護素子により、図５（ｃ）の回路は入出力パッド２１ａから入力されるＥＳＤサージに対して保護される。
【０１２２】
以下、図５（ｃ）に示す回路構成に基づいて、抽出した寄生Ｐチャネル型ＭＩＳトランジスタ３４が、具体的なＥＳＤ試験条件の下で動作するか否かを検証する。ここでは、電源ライン２０を基準電位である接地電位に設定し、ＧＮＤライン１９を浮遊状態とし、入出力パッド２１ａにマイナスサージを印加する場合を検証する。
【０１２３】
まず、入出力パッド２１ａに、例えば−５０Ｖ程度のマイナスサージが印加され、スナップバックトランジスタ２５におけるコレクタエミッタ間の電位差が所定値を超えると、スナップバックトランジスタ２５がオン状態となり、図５（ｃ）の実線で示すように、サージ電流Ｉａは、電源ライン２０からスナップバックトランジスタ２５、ＧＮＤライン１９及びＧＮＤ側保護ダイオード２４を経由して入出力ライン２１から入出力パッド２１ａに流れ込む。これは通常のＥＳＤ保護回路の動作である。この場合に、入出力ライン２１は、ＧＮＤ側保護ダイオード２４とスナップバックトランジスタ２５とによる電圧降下分だけ電源ライン２０と比較してその電位が低下する。これにより、寄生Ｐチャネル型ＭＩＳトランジスタ３４のゲートはマイナスの電位にバイアスされるため、寄生Ｐチャネル型ＭＩＳトランジスタ３４はトランジスタ動作を始める。従って、寄生Ｐチャネル型ＭＩＳトランジスタ３４が動作し始めることにより、該寄生Ｐチャネル型ＭＩＳトランジスタ３４を経由して放電されるＥＳＤサージ電流Ｉｂは、図５（ｃ）の破線で示されるように、ＧＮＤライン１９、寄生Ｐチャネル型ＭＩＳトランジスタ３４のソースドレイン間及び入出力ライン２１からなる経路を通ることになる。以上のことから、ＥＳＤ試験によるマイナスサージの印加によって動作する寄生Ｐチャネル型ＭＩＳトランジスタ３４を選択的に抽出し、ＥＳＤ保護回路に付加できることが分かる。
【０１２４】
なお、印加されるサージがプラスサージの場合は、電源側保護ダイオード２３が導通して、サージ電流が電源ライン２０から接地端子に流れる上に、寄生Ｐチャネル型ＭＩＳトランジスタ３４のゲートはプラスの電位にバイアスされるため、寄生Ｐチャネル型ＭＩＳトランジスタ３４は動作しない。
【０１２５】
以上説明したように、第５の実施形態によると、ＥＳＤサージが印加された場合に動作する寄生素子（Ｐチャネル型ＭＩＳトランジスタ）のみを選択的に抽出し、抽出した寄生素子に対してマスクレイアウト情報からスパイスパラメータを算出する。このスパイスパラメータが算出された寄生素子をＥＳＤ保護回路に付加することにより、ＥＳＤ保護機能を現実的な時間内で確実に設計することができる。
【０１２６】
なお、第５の実施形態においては、抽出対象とする拡散層としてＰ型拡散層１１を有する半導体基板１０を用いて説明をしたが、Ｎ型拡散層を有する半導体基板を用いてもよく、また、抽出される寄生ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタに代えてＮチャネル型ＭＩＳトランジスタあってもよい。
【０１２７】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体集積回路の設計方法について図面を参照しながら説明する。
【０１２８】
図６（ａ）〜図６（ｃ）は本発明の第６の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路の部分的なマスクレイアウトを示し、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生Ｐチャネル型ＭＩＳトランジスタの抽出レイアウトを示し、（ｃ）は抽出された寄生Ｐチャネル型ＭＩＳトランジスタを保護回路に付加した構成を示している。
【０１２９】
図６（ａ）に示すマスクレイアウトにおいて、Ｐ型拡散層１１を有する半導体基板１０におけるＰ型拡散層１１には、Ｎ型拡散層１６が配置され、該Ｎ型拡散層１６には、互いに間隔をおいた第１のＰ型抵抗拡散層２７と第２のＰ型抵抗拡散層２８とが配置されている。従って、第１のＰ型抵抗拡散層２７と第２のＰ型抵抗拡散層２８とはＮ型拡散層１６によって電気的に分離されている。
【０１３０】
Ｐ型拡散層１１の端部上及びＮ型拡散層１６の端部上には、金属配線からなる電源ライン２０が配置され、Ｐ型拡散層１１の上には、Ｎ型拡散層１６、第１のＰ型抵抗拡散層２７及び第２のＰ型抵抗拡散層２８の上をそれぞれ跨ぐように、金属配線からなる入出力ライン２１が配置されている。Ｎ型拡散層１６及び第２のＰ型抵抗拡散層２８は、それぞれ第１のコンタクト１８Ａ及び第２のコンタクト１８Ｂを通して電源ライン２０と接続されている。第１のＰ型抵抗拡散層２７は第３のコンタクト１８Ｃを通して入出力ライン２１と接続されている。入出力ライン２１はＥＳＤサージが印加される入出力パッドと接続されている。
【０１３１】
以下、図６（ａ）に示すマスクレイアウトを用いて本発明の第６の実施形態に係る寄生素子の抽出方法について説明する。
【０１３２】
まず、半導体基板１０に配置された複数の拡散層のうち、電源ライン２０と接続された第２のＰ型抵抗拡散層２８を抽出する。次に、入出力ライン２１と接続されている第１のＰ型抵抗拡散層２７を抽出する。次に、第１のＰ型抵抗拡散層２７及び第２のＰ型抵抗拡散層２８を包含するＮ型拡散層１６を抽出する。次に、第１のＰ型抵抗拡散層２７と接続し、且つＮ型拡散層１６及び第２のＰ型抵抗拡散層２８の双方に交差する入出力ライン２１を抽出する。
【０１３３】
これにより、図６（ｂ）に示すように、図６（ａ）の集積回路のマスクレイアウトから第１のＰ型抵抗拡散層２７、Ｎ型拡散層１６、第２のＰ型抵抗拡散層２８及び入出力ライン２１が選択的に抽出され、第１のＰ型抵抗拡散層２７をドレインとし、第２のＰ型抵抗拡散層２８をソースとし、入出力ライン２１をゲートとし、Ｎ型拡散層１６をバックゲート（チャネル領域）とする寄生素子である寄生Ｐチャネル型ＭＩＳトランジスタ３５が認識される。
【０１３４】
このように抽出された寄生Ｐチャネル型ＭＩＳトランジスタ３５におけるスパイスパラメータは、第１のＰ型抵抗拡散層２７、第２のＰ型抵抗拡散層２８、Ｎ型拡散層１６及び入出力ライン２１の各レイアウト情報からスパイスパラメータを演算することにより求めることができる。
【０１３５】
例えば、第１のＰ型抵抗拡散層２７と第２のＰ型抵抗拡散層２８との間の距離（間隔）をＬＩとし、第１のＰ型抵抗拡散層２７及び第２のＰ型抵抗拡散層２８の入出力ライン２１と重なっている部分の幅をＷＩとすると、寄生Ｐチャネル型ＭＩＳトランジスタ３５のゲート長はＬＩとなり、そのゲート幅はＷＩとなる。寄生Ｐチャネル型ＭＩＳトランジスタ３５の他のスパイスパラメータは、製造プロセスによって数値として決定されるため、同一の製造プロセスを用いて製造される半導体集積回路装置においては一定値とみなすことができる。従って、寄生Ｐチャネル型ＭＩＳトランジスタ３５の特性は、上述したレイアウトパラメータのＬＩ及びＷＩによって求めることが可能である。
【０１３６】
次に、スパイスパラメータが決定された寄生Ｐチャネル型ＭＩＳトランジスタ３５をＥＳＤ保護回路に接続する。すなわち、寄生Ｐチャネル型ＭＩＳトランジスタ３５のドレイン端子とゲート端子とを入出力ライン２１に接続し、ソース端子を第２のＰ型抵抗拡散層２８が接続されている電源ライン２０に接続し、バックゲート端子をＮ型拡散層１６が接続されている電源ライン２０に接続する。
【０１３７】
なお、寄生Ｐチャネル型ＭＩＳトランジスタ３５のβ（利得係数）の値が０．１μＡ／Ｖ2 未満である場合は、この寄生トランジスタ３５に流れる電流は十分に小さいため無視することができる。従って、ＥＳＤ保護回路に接続する寄生Ｐチャネル型ＭＩＳトランジスタ３５としては、βの値が０．１μＡ／Ｖ2 以上に限定することにより、ＥＳＤ保護回路の回路構成を簡単化でき、その回路特性を短時間に求めることができる。
【０１３８】
図６（ｃ）は、抽出された寄生Ｐチャネル型ＭＩＳトランジスタ３５がＥＳＤ保護回路に付加された回路構成を示している。ＥＳＤ保護回路は、入出力ライン２１と電源ライン２０との間に配置された電源側保護ダイオード２３と、入出力ライン２１とＧＮＤライン１９との間に配置されたＧＮＤ側保護ダイオード２４と、電源ライン２０とＧＮＤライン１９との間に配置されたスナップバックトランジスタ２５とを有しており、これらのＥＳＤ保護素子により、図６（ｃ）の回路は入出力パッド２１ａから入力されるＥＳＤサージに対して保護される。
【０１３９】
以下、図６（ｃ）に示す回路構成に基づいて、抽出した寄生Ｐチャネル型ＭＩＳトランジスタ３５が、具体的なＥＳＤ試験条件の下で動作するか否かを検証する。ここでは、電源ライン２０を基準電位である接地電位に設定し、ＧＮＤライン１９を浮遊状態とし、入出力パッド２１ａにマイナスサージを印加する場合を検証する。
【０１４０】
まず、入出力パッド２１ａに、例えば−５０Ｖ程度のマイナスサージが印加され、スナップバックトランジスタ２５におけるコレクタエミッタ間の電位差が所定値を超えると、スナップバックトランジスタ２５がオン状態となり、図６（ｃ）の実線で示すように、サージ電流Ｉａは、電源ライン２０からスナップバックトランジスタ２５、ＧＮＤライン１９及びＧＮＤ側保護ダイオード２４を経由して入出力ライン２１から入出力パッド２１ａに流れ込む。これは通常のＥＳＤ保護回路の動作である。この場合に、入出力ライン２１は、ＧＮＤ側保護ダイオード２４とスナップバックトランジスタ２５とによる電圧降下分だけ電源ライン２０と比較してその電位が低下する。これにより、寄生Ｐチャネル型ＭＩＳトランジスタ３５のゲートはマイナスの電位にバイアスされるため、寄生Ｐチャネル型ＭＩＳトランジスタ３５はトランジスタ動作を始める。従って、寄生Ｐチャネル型ＭＩＳトランジスタ３５が動作し始めることにより、該寄生Ｐチャネル型ＭＩＳトランジスタ３４を経由して放電されるＥＳＤサージ電流Ｉｂは、図６（ｃ）の破線で示されるように、電源ライン２０、寄生Ｐチャネル型ＭＩＳトランジスタ３５のソースドレイン間及び入出力ライン２１からなる経路を通ることになる。以上のことから、ＥＳＤ試験によるマイナスサージの印加によって動作する寄生Ｐチャネル型ＭＩＳトランジスタ３５を選択的に抽出し、ＥＳＤ保護回路に付加できることが分かる。
【０１４１】
なお、印加されるサージがプラスサージの場合は、電源側保護ダイオード２３が導通して、サージ電流が電源ライン２０から接地端子に流れる上に、寄生Ｐチャネル型ＭＩＳトランジスタ３５のゲートはプラスの電位にバイアスされるため、寄生Ｐチャネル型ＭＩＳトランジスタ３５は動作しない。
【０１４２】
以上説明したように、第６の実施形態によると、ＥＳＤサージが印加された場合に動作する寄生素子（Ｐチャネル型ＭＩＳトランジスタ）のみを選択的に抽出し、抽出した寄生素子に対してマスクレイアウト情報からスパイスパラメータを算出する。このスパイスパラメータが算出された寄生素子をＥＳＤ保護回路に付加することにより、ＥＳＤ保護機能を現実的な時間内で確実に設計することができる。
【０１４３】
なお、第６の実施形態においては、抽出される寄生ＭＩＳトランジスタは、Ｐチャネル型ＭＩＳトランジスタに代えてＮチャネル型ＭＩＳトランジスタあってもよい。
【産業上の利用可能性】
【０１４４】
本発明に係る半導体集積回路の設計方法は、ＥＳＤ保護に対応した回路設計及びレイアウト設計を現実的な時間内に確実に行なうことができるという効果を有し、特にＥＳＤ保護回路を組み込んだ状態で回路設計及びマスクレイアウト設計を行なう半導体集積回路の設計方法等に有用である。
【図面の簡単な説明】
【０１４５】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路を示す部分的なマスクレイアウト図であり、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生ＮＰＮ型バイポーラトランジスタを示す抽出レイアウト図であり、（ｃ）は抽出された寄生ＮＰＮ型バイポーラトランジスタを保護回路に付加した部分的な回路図である。
【図２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路を示す部分的なマスクレイアウト図であり、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生ＮＰＮＰ型サイリスタを示す抽出レイアウト図であり、（ｃ）は抽出された寄生ＮＰＮＰ型サイリスタを保護回路に付加した部分的な回路図である。
【図３】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路を示す部分的なマスクレイアウト図であり、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生ＰＮＰ型バイポーラトランジスタを示す抽出レイアウト図であり、（ｃ）は抽出された寄生ＰＮＰ型バイポーラトランジスタを保護回路に付加した部分的な回路図である。
【図４】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路を示す部分的なマスクレイアウト図であり、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生Ｎチャネル型ＭＩＳトランジスタを示す抽出レイアウト図であり、（ｃ）は抽出された寄生Ｎチャネル型ＭＩＳトランジスタを保護回路に付加した部分的な回路図である。
【図５】（ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路を示す部分的なマスクレイアウト図であり、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生Ｐチャネル型ＭＩＳトランジスタを示す抽出レイアウト図であり、（ｃ）は抽出された寄生Ｐチャネル型ＭＩＳトランジスタを保護回路に付加した部分的な回路図である。
【図６】（ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路を示す部分的なマスクレイアウト図であり、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生Ｐチャネル型ＭＩＳトランジスタを示す抽出レイアウト図であり、（ｃ）は抽出された寄生Ｐチャネル型ＭＩＳトランジスタを保護回路に付加した部分的な回路図である。
【図７】（ａ）〜（ｃ）は従来の半導体集積回路の設計方法を説明する説明図であって、（ａ）は半導体集積回路を示す部分的なマスクレイアウト図であり、（ｂ）は（ａ）のマスクレイアウトから抽出された拡散層と、抽出された拡散層により構成される寄生ＮＰＮ型バイポーラトランジスタを示す抽出レイアウト図であり、（ｃ）は抽出された寄生ＮＰＮ型バイポーラトランジスタを保護回路に付加した部分的な回路図である。
【符号の説明】
【０１４６】
１０    半導体基板
１１    Ｐ型拡散層
１２    Ｎ型エミッタ拡散層
１３    Ｐ型ベース拡散層
１４    Ｎ型コレクタ拡散層
１５    ＮＰＮ型バイポーラトランジスタ
１６    Ｎ型拡散層
１７    Ｐ型抵抗拡散層
１８Ａ  第１のコンタクト
１８Ｂ  第２のコンタクト
１８Ｃ  第３のコンタクト
１９    ＧＮＤライン
２０    電源ライン
２１    入出力ライン
２１ａ  入出力パッド
２２    寄生ＮＰＮ型バイポーラトランジスタ
２３    電源側保護ダイオード
２４    ＧＮＤ側保護ダイオード
２５    スナップバックトランジスタ
２６    寄生ＮＰＮＰ型サイリスタ
２７    第１のＰ型抵抗拡散層
２８    第２のＰ型抵抗拡散層
２９    寄生ＰＮＰ型バイポーラトランジスタ
３０    Ｎ型エミッタ拡散層
３１    Ｐ型ベース拡散層
３２    Ｎ型コレクタ拡散層
３３    寄生Ｎチャネル型ＭＩＳトランジスタ
３４    寄生Ｐチャネル型ＭＩＳトランジスタ
３５    寄生Ｐチャネル型ＭＩＳトランジスタ
【図１】
2006100467.tif 000003
【図２】
2006100467.tif 000004
【図３】
2006100467.tif 000005
【図４】
2006100467.tif 000006
【図５】
2006100467.tif 000007
【図６】
2006100467.tif 000008
【図７】
2006100467.tif 000009