(57)【要約】【課題】第1および第２の半導体チップをお互いに固着して小型のパッケージを実現する。【解決手段】トランジスタである第１の半導体チップ１００と制御ＩＣである第２の半導体チップ６０をお互いに固着することで、小型化を実現すると同時に、電気的接続手段の距離を短くでき、小型で高性能の半導体装置が可能と成る。【選択図】    図１９
2006005366.tif 000002
【特許請求の範囲】
【請求項１】
第1の半導体チップと第２の半導体チップがお互いに固着されて設けられた半導体装置であり、
第１の半導体チップは、トランジスタであり、前記第２の半導体チップは、前記トランジスタの制御を行うチップであることを特徴とした半導体装置。
【請求項２】
前記トランジスタの電流制御電極は、前記トランジスタの制御を行う前記第２の半導体チップと電気的に接続される請求項１に記載の半導体装置。
【請求項３】
前記トランジスタは、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴまたはバイポーラ型トランジスタである請求項１または請求項２に記載の半導体装置。
【請求項４】
パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴまたはバイポーラ型トランジスタから成る第１の半導体チップと、前記トランジスタの制御を行うＩＣから成る第２の半導体チップとがお互いに面対向で固着された半導体装置であり、
前記第１の半導体チップに設けられた電流制御電極は、電気的接続手段を介して第２の半導体チップの制御回路と接続されることを特徴とした半導体装置。
【請求項５】
前記接続手段は、バンプである請求項４に記載の半導体装置。
【請求項６】
第１の半導体チップと前記第２の半導体チップの間には、前記第１の半導体チップの電流流出側の電極または電流流入側の電極と接続される配線が設けられる請求項４または請求項５に記載の半導体装置。
【請求項７】
前記第１の半導体チップと前記第２の半導体チップの間には、両チップを固着する接着剤が設けられる請求項４〜請求項６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、トランジスタからなる第１の半導体チップと制御ＩＣからなる第２の半導体チップが固着された半導体装置に関する。
【背景技術】
【０００２】
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図２０に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。
【０００３】
シリコン基板１１に形成されるトランジスタ素子は、図２１に示すように、例えば、Ｎ型シリコン基板１１にコレクタ領域となるＮ型のエピタキシャル層１２にボロン等のＰ型の不純物を拡散してベース領域１３が形成され、そのベース領域１３内にリン等のＮ型の不純物を拡散してエミッタ領域１４が形成される。シリコン基板１１の表面にベース領域１３、エミッタ領域１４の一部を露出させる開口部を有した絶縁膜１５が形成され、その露出されたベース領域１３、エミッタ領域１４上にアルミニウム等の金属が蒸着されベース電極１６、エミッタ電極１７が形成される。このような構成のトランジスタではシリコン基板がコレクタ電極１８となる。
【０００４】
上記のように、トランジスタ素子が形成されたシリコン基板１は、図２０に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極とがそれぞれワイヤーボンディングによってワイヤーで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、３端子構造の半導体装置が提供される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の配線基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
【０００６】
図２２は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。
【０００７】
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、
２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。
【０００８】
ここで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を配線基板３０上の他の回路素子と接続使用とする場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。
【０００９】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格のＳＣ７５Ａ外形に搭載される半導体チップの最大サイズは、図２３に示すように、０．４０ｍｍ×０．４０ｍｍが最小である。この半導体チップを金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズは、１．６ｍｍ×１．６ｍｍとなる。この半導体装置のチップ面積は０．１６ｍｍで、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６ｍｍであるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【００１０】
この有効面積率に関する問題は、特に、上記したようにパッケージサイズが極めて小さい半導体装置において顕著に現れるが、半導体チップを金属リード端子でワイヤー接続し、樹脂モールドする、樹脂封止型の半導体装置であっても同様に問題となる。
【００１１】
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる配線基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
【００１２】
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。
【００１３】
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報がある。この先行技術について、図２４にもとずいて簡単に説明する。この先行技術は、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成することが記載されている。
【００１４】
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできるが、デッドスペースの大きさはあまり改善されない。
【００１５】
有効面積率を向上させるためには、半導体装置の半導体チップ面積と実装面積とをほぼ同一にするこが条件であり、樹脂モールド型の半導体装置では、この先行技術の様に、リード端子の先端部を導出させなくても、モールド樹脂の存在によって有効面積率を向上させることは困難である。
【００１６】
また、上記の半導体装置では、半導体チップと接続するリード端子、モールド樹脂を必要不可欠とするために、半導体チップとリード端子とのワイヤ接続工程、モールド樹脂の射出成形工程という工程を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。
【００１７】
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率が最大となる。
【００１８】
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７フェイスダウンボンディングする技術が知られている（図２５参照）。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。
【００１９】
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。
【００２０】
半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７−３８３３４号公報に示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図２６参照）。この先行技術では、先に述べたシリコン基板が一つの電極を構成した縦型構造のトランジスタ等の半導体チップに用いることはできる。
【００２１】
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられることから、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００℃〜３００℃の加熱雰囲気中でボンディングを行うことが好ましい。しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると配線基板に歪みが生じること、及び、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田が溶融するために、加熱温度を約１００℃〜１５０℃程度にしてワイヤボンディング接続が行われているため、ボンディング接合部のピール強度が低下する問題がある。
【００２２】
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の熱硬化性樹脂で被覆保護されるために、ピール強度の低下はエポキシ樹脂の熱硬化時の収縮等によって接合部が剥離されるという問題がある。
【００２３】
さらに、従来ではトランジスタと例えばバイポーラＩＣ、ＭＯＳＩＣ等の能動素子を実装基板上で接続する場合には、樹脂モールドされたトランジスタとバイポーラＩＣを個々に実装しなければならず、上述したように実装基板の実装面積率を低下させる。
【００２４】
本発明は、上述した事情に鑑みて成されたものであり、本発明は、半導体チップと接続されるリード端子、及びモールド樹脂を必要とせず、半導体チップ面積と実装基板上に実装する実装面積との比率である有効面積率を最大限向上させ、実装面積のデットスペース最小限小さくし、高機能、且つ接続信頼性に優れた半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００２５】
本発明は、上記課題に鑑みてなされ、
第一に、第1の半導体チップと第２の半導体チップがお互いに固着されて設けられた半導体装置であり、
第１の半導体チップは、トランジスタであり、前記第２の半導体チップは、前記トランジスタの制御を行うチップであることで解決するものである。
【００２６】
第二に、前記トランジスタの電流制御電極は、前記トランジスタの制御を行う前記第２の半導体チップと電気的に接続されることで解決するものである。
【００２７】
第三に、前記トランジスタは、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴまたはバイポーラ型トランジスタであることで解決するものである。
【００２８】
第四に、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴまたはバイポーラ型トランジスタから成る第１の半導体チップと、前記トランジスタの制御を行うＩＣから成る第２の半導体チップとがお互いに面対向で固着された半導体装置であり、
前記第１の半導体チップに設けられた電流制御電極は、電気的接続手段を介して第２の半導体チップの制御回路と接続されることで解決するものである。
【００２９】
第五に、前記接続手段は、バンプである請求項４に記載の半導体装置。
【００３０】
第六に、第１の半導体チップと前記第２の半導体チップの間には、前記第１の半導体チップの電流流出側の電極または電流流入側の電極と接続される配線が設けられることで解決するものである。
【００３１】
第七に、前記第１の半導体チップと前記第２の半導体チップの間には、両チップを固着する接着剤が設けられることで解決するものである。
【発明の効果】
【００３２】
トランジスタとこれを制御するＩＣがお互いに固着されることで、お互いを電気的に接続する接続手段を短くできる。
【００３３】
また面対向で配置し、バンプ等の接続手段を介して接続することで、その間のはすをパスを短くできる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の半導体装置の製造方法の実施形態を図１から図にもとずいて説明する。
【００３５】
先ず、図１に示すように、例えば、Ｎ+型の単結晶シリコン基板からなるウエハー状の第１の半導体基板６０上にエピタキシャル成長技術によりN-型のエピタキシャル層６６を形成する。第１の半導体基板６０の所定領域はパワーＭＯＳ、トランジスタ等の第１の能動素子が形成される能動素子形成領域６１と少なくとも第１の能動素子、あるいは、後述する第２の能動素子の電極と接続される複数の外部接続用電極６３、６４．．．となる外部接続電極領域６３Ａ，６４Ａ．．．を有する（図１４参照）。例えば、上記第１の能動素子領域６１、及び外部接続電極領域６３Ａ、６４Ａ．．．を１ブロックとして、第１の基板６０上に格子状に多数区画して形成する。
【００３６】
この能動素子形成領域６１に上記した第１の能動素子を形成する。ここでは、N-型のエピタキシャル層をコレクタ領域６６Ａとしたトランジスタを形成するものとする。第１の基板６０上にホトレジストを形成し、各能動素子形成領域６１上のホトレジストを選択的に除去し、露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域７１を形成する。
【００３７】
ベース領域７１形成後、上記ホトレジストを除去し、第１の基板６０上に再度ホトレジストを形成し、各能動素子形成領域６１（必要に応じて外部接続電極領域６３Ａ、６４Ａ．．．）上のホトレジストを選択的に除去し、露出されたベース領域７１内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域７２を形成する。このエミッタ領域７２を形成する際に、ベース領域７１を囲むリング状のガードリング用のＮ+型の拡散領域７３を形成する。Ｎ+型のエミッタ領域７２を形成する際、Ｎ+型の拡散は外部接続用電極となる電極領域６３Ａ，６４Ａ．．．上にも行われ、各電極領域６３Ａ、６４Ａ．．．に高濃度拡散層８１を形成する。
【００３８】
第１の半導体基板６０の表面にシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜７４を形成する。その絶縁膜７４はベース領域７１表面を露出するベースコンタクト孔、エミッタ領域７２表面を露出するエミッタコンタクト孔、ガードリング用拡散領域７３表面を露出するガードリングコンタクト孔、及び外部接続用電極となる電極領域６３Ａ，６４Ａ．．．の表面を露出する外部接続用コンタクト孔を有している。
【００３９】
ベースコンタクト孔、エミッタコンタクト孔、外部接続用コンタクト孔及びガードリングコンタクト孔によって露出されたベース領域７１、エミッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領域７３上には、選択的にアルミニウム等の金属材料を蒸着しベース電極７５、エミッタ電極７６、接続用電極７７を形成する。
【００４０】
ベース電極７５、エミッタ電極７６、及び接続用電極７７にアルミニウムを用いた場合には、基板６０上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜７４Ａを形成し、ベース電極７５、エミッタ電極７６、接続用電極７７上のパッシベーション膜７４Ａを選択的に除去し、各電極７５、７６、７７の表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し第１のバリアメタル膜７９を形成し各電極７５、７６、７７の腐食による不具合を防止する。
【００４１】
次に、図２に示すように、各第１のバリアメタル膜７９上にバンプ電極１２１を形成する。図３は、各バンプ電極１２１が形成された領域部分を示す拡大断面
図であり、上記各電極７５、７６、７７の第１のバリアメタル膜７９上に約３０〜５０μｍの高さを有するバンプ電極１２１を形成する。このバンプ電極１２１は金メッキ処理により形成され、そのバンプ電極１２１表面上には、クロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し数千オングストロームの第２のバリアメタル膜１２２を形成する。
【００４２】
さらに、この第２のバリアメタル１２２上には後述する他の基板と電気的に接合を行うために、接合用の金属を蒸着し接合層１２３を形成する。この接合層１
２３に用いられる金属材料は、金（Ａｕ）からなるバンプ電極１２１の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６４℃であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０℃〜１９０℃であるとすると、接合層１２３に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、融点が約３７０℃の金すず（ＡｕＳｎ）を用いる。
【００４３】
第１の基板６０に形成した各能動素子形成領域６１及び各外部接続電極領域６３Ａ，６４Ａ．．．は、例えば、図１４に示すように配列することができる。
【００４４】
次に、第１の半導体基板６０と固定する第２の半導体基板１００上に第２の能動素子等を形成する。第２の半導体基板１００は、例えば、単結晶のＰ型シリコン基板からなるウエハー状の半導体基板が用いられ、その基板１００にバイポーラＩＣ、ＭＯＳＩＣ等の第２の能動素子を形成する。
【００４５】
例えば、図４に示すように、Ｐ型の第２の半導体基板１００に所定形状のフォトマスクを形成し、アンチモン等のＮ型の高濃度不純物を拡散して島状のＮ+型の埋め込みコレクタ領域１０１を形成する。フォトマスクを除去した後、第２の基板１００上にエピタキシャル成長技術によりN-型のエピタキシャル層１０２を形成する。
【００４６】
次に、エピタキシャル層１０２上にアイソレーション拡散領域を露出するマスクを形成し、かかる、アイソレーション拡散領域にボロン等のＰ+型の不純物を拡散してアイソレーション拡散領域１０３を形成する。このアイソレーション拡散領域１０３によりトランジスタの活性領域となるＮ型領域はＰ型の不純物で囲まれる。エピタキシャル層１０２にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域１０４を形成する。
【００４７】
ベース領域１０４形成後、エピタキシャル層１０２上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域１０４内及びコレクタ領域内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域１０５及びコレクタコンタクト拡散領域１０６を形成する。
【００４８】
第２の半導体基板１００の表面には、ベース領域１０４表面を露出するベースコンタクト孔、エミッタ領域１０５表面を露出するエミッタコンタクト孔及びコレクタコンタクト拡散領域表面を露出するコレクタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜１４１を形成する。
【００４９】
ベースコンタクト孔、エミッタコンタクト孔、コレクタコンタクト孔によって露出されたベース領域１０４、エミッタ領域１０６、コレクタコンタクト領域１０７には、選択的にアルミニウム等の金属材料で蒸着されたベース電極１０７、エミッタ電極１０８、コレクタ電極１０９及び必要に応じてそれら各電極から延在される配線Ａが所定の位置まで配置形成される。本実施形態は、コレクタ電極配線１０９Ａは第１の基板６０の外部接続用電極と接続するために所定の位置まで延在配置されている。
【００５０】
ベース電極１０７、エミッタ電極１０８、及びコレクタ電極１０９にアルミニウムを用いた場合には、第２の基板１００上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜１１０を形成し、ベース電極１０７、エミッタ電極１０８、コレクタ電極１０９上或いは／及び必要に応じて各電極１０７、１０８、１０９から延在された配線Ａの所定位置上のパッシベーション膜１１０を選択的に除去し、各電極１０７、１０８、１０９或いは／及び配線Ａの表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜１１１を形成し各電極等の腐食による不具合を防止している。
【００５１】
さらに、第２の基板１００の第２の能動素子形成領域には、第１の基板６０の能動素子形成領域６１で形成された第１の能動素子の電極と、第１の基板６０から形成される外部接続用電極とを接続するための冗長用のパターン配線１１２が形成される。このパターン配線１１２は、一般的な多層配線技術が用いられ、例えば、アルミニウム等に金属を選択的に蒸着して形成され、その上面にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜１１３を形成し、パターン配線の所定位置上のパッシベーション膜を選択的に除去し、配線１１２の表面を露出させる。さらに、露出された領域内に、上記したようにクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜１１４を形成し露出されたパターン配線１１２の腐食による不具合を防止している。
【００５２】
次に、図５に示すように、各第１のバリアメタル膜１１１、１１４上にダンプ電極１３１を形成する。バンプ電極１３１は、上述したように、図３に示すように、約３０〜５０μｍの高さを有するバンプ電極１３１を形成する。この接合層１３３に用いられる金属材料は、金（Ａｕ）からなるバンプ電極１３１の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６４℃であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０℃〜１９０℃であるとすると、接合層１３３に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、融点が約３７０℃の金すず（ＡｕＳｎ）を用いる。
【００５３】
第２の基板１００の第２の能動素子領域には、図４及び５からは明らかにされないが、複数のトランジスタ、ダイオード等の素子が形成され所定機能を有したバイポーラＩＣが形成されている。
【００５４】
次に、図６及び７に示すように、両基板６０、１００上に形成した各バンプ電極１２１、１３１を接合し、両基板６０、１００間に樹脂層７８を形成する。両基板６０、１００上に形成した複数の各バンプ電極１２１、１３１を当接させバンプ電極１２１、１３１上に形成した接合層１２３、１３３を溶融させて金バンプからなるバンプ電極１２１、１３１を接合材料として用いることなく、両接合層１２３、１３３で接合を行う。
【００５５】
例えば、両基板６０、１００に形成した各バンプ電極１２１、１３１を一致させ加熱雰囲気中内に配置し、バンプ電極１２１、１３１上に形成した接合層１２３、１３３のみを溶融させて電気的接合を行う。各接合層１２３、１３３と各バンプ電極１２１、１３１との間には、上記したように、第２のバリアメタル膜１２２、１３２が介在されているために溶融した接合層の金属材料とバンプ電極の金（Ａｕ）とが共晶することを防止している。ここで重要なことは、各バンプ電極１２１、１３１は、メッキ直後の組成状態のままで、両バリアメタル１２２、１３２上に形成された接合層１２３、１３３によって、第１の基板６０上に形成された第１の能動素子の電極、および外部接続電極領域に形成された接続電極７７との電気的接合が行われ両基板６０、１００上に形成された第１、第２の能動素子の電気的導通を行うことである。
【００５６】
両基板６０、１００の電気的接合を行った後、両半導体基板６０、１００間のすき間に接着性の樹脂層７８を形成し両基板６０、１００を強固に固着支持する。上記したように、両基板６０、１００上に形成したバンプ電極１２１、１１３１を一致するように両基板６０、１００の位置合わせを行い、バンプ電極１２１、１３１上に形成した接合層を溶融し電気的接合を行い、第１の基板６０上の各電極７５、７６、７７と第２の基板１００上の電極及び配線パターンとの電気的導通を行った後、両基板６０、１００に所定の圧力を加えながら、両基板６０、１００のすき間に液状のエポキシ系の熱硬化性樹脂からなる含浸材を流し込み熱処理を行い、かかる、含浸材を硬化させて樹脂層７８を形成し両基板６０、１００を固定する。
【００５７】
両基板６０、１００上に形成する各バンプ電極１２１、１３１の高さが低すぎると両基板６０、１００の離間距離、即ち樹脂層７８の膜厚が薄くなり、後述するスリット孔８０を形成したときに、スリット孔８０の先端部分が第２の基板１００の表面まで達し、配線パターン１１２或いは第２の能動素子を切断する可能性があり、両基板６０、１００の離間距離を十分に保つ必要があり各バンプ電極１２１、１３１の高さを考慮する必要がある。
【００５８】
次に、図８に示すように、第１の基板６０の反主面側から第１の基板６０を切断する複数のスリット孔８０を形成し、第１の能動素子形成領域６１と外部接続電極領域６３Ａ，６４Ａとを電気的に分離する。このスリット孔８０はダイシング装置によるダイシングブレードを用いて行う。
【００５９】
ダイシング装置を用いてスリット孔８０を形成する理由は、ダイシングの幅及び深さを精度良く制御することができること、既存の設備であり新たに購入する必要がないことである。ダイシング幅はダイシングブレードの幅によって設定され、ダイシングの深さはダイシング装置メーカーによって異なるが、現状の技術では約２μ〜５μ程度の精度誤差であり、第２の基板１００上の配線パターン１１２を切断することなく、確実に第１の基板６０のみを切断し、能動素子形成領域６１、外部接続電極領域６３Ａ及び６４Ａを電気的に分離することができる。
【００６０】
以下に、スリット孔８０を形成する工程を説明する。
【００６１】
図９に示すように、ダイシング装置のテーブル１５１上に第１の基板６０が表面となるように配置し保持する。その後、図１０に示すように、赤外線ランプ装置１５４から発せられ第１の基板６０内部にまで透過する赤外線を第１の基板６０表面に照射し、反射光を赤外線用モニタ等の検出装置１５３で検出し、スリット孔形成領域の位置をアライメントし、図１１に示すように、ダイシングブレード１５５で上記の複数のスリット孔８０を形成する。赤外線機能付のダイシング装置を用いれば、正確に第１の基板６０の裏面側からでも第１の基板を切断するスリット孔８０及び、半導体装置を個々に分割するためのスリット孔８０Ａを形成する。赤外線機能付がないダイシング装置では、第１の基板６０の裏面側（素子形成反対面）からダイシングを行う必要があり、アライメントが正確に行えないためにスリット孔８０及び８０Ａを正確に形成することが困難である。
【００６２】
例えば、図１２に示すような、トランジスタＱとそのトランジスタＱを制御する４入力端子を有する制御回路とからなる等価回路を有する半導体装置の場合、トランジスタＱは第１の基板６０に形成され、制御回路は第２の基板１００に形成される。この時、制御回路は例えば、バイポーラＩＣで構成されるものとする。このような等価回路の半導体装置の外部接続用電極は、例えば、図１３に示すような配列となる。トランジスタＱのＶCC（コレクタ端子）用の外部接続電極６２は上段中央部に、出力用の外部接続用電極６３は下段左に配置される。制御回路の３入力用の外部接続用電極６４、６５、６６及びアース用の外部接続用電極６７は残りの位置に配置される。ここで、６５Ａ．．．６７Ａは分離前の電極領域を示す。
【００６３】
さらに、述べると、第１の基板６０の能動素子形成領域６１は半導体装置のＶＣＣ用の外部接続用電極６２、外部接続電極領域６３Ａはの入力用の外部接続用電極６３、外部接続電極領域６４Ａ．．．入力用の外部接続用電極６４．．．となり、同一の第１の半導体基板６０を用い、且つ、同一平面上に半導体装置の各入出力用の外部接続用電極６２、６３、６４．．．が形成されることになる。
【００６４】
従って、この場合の第１の基板６０に形成するスリット孔８０は、図１４に示すように、トランジスタＱのＶCC（コレクタ端子）用の外部接続電極６２、出力用の外部接続用電極６３、制御回路の３入力用の外部接続用電極６４、６５、６６及びアース用の外部接続用電極６７を区画し電気的に絶縁分離するように形成する（一点鎖線領域）。さらに、このスリット孔８０を形成するときに、外部接続電極６２、６３、６４、６５、６６及び６７を１ブロックを囲む領域にも第１の基板６０を切断するスリット孔８０Ａを形成する（斜線領域）。このスリット８０Ａは、上述したように、半導体装置を個々に分離独立する時に用いられる。
【００６５】
この工程で形成するスリット孔８０のダイシング幅は、分離後の隣接する各電極６２，６３，６４．．．との絶縁性を十分に保つ必要性から、例えば、約０．１ｍｍ幅で行う。また、半導体装置を分離するスリット孔８０Ａのダイシング幅は、後述するが個々に分離した半導体装置の側面に樹脂層を残存させる必要性からスリット孔８０と同様に約０．１ｍｍ幅で行う。スリット孔８０，８０Ａはほぼ同一の幅であるために、上述した赤外線機能付のダイシング装置を用いて同一工程で処理することができる。
【００６６】
ダイシング（スリット孔８０，８０Ａ）の深さは、上記したように、確実に能動素子形成領域６１、外部接続電極領域６３Ａ、６４Ａ．．．（外部接続電極６２、６３、６４、６５、６６及び６７）を電気的に分離するために、第１の基板６０を切断し樹脂層７８内に約２μ〜５μ程度入るように行う。
【００６７】
樹脂層７８の厚みは、ダイシング装置のダイシング誤差を考慮して設定しておけばスリット孔８０，８０Ａを形成するダイシング工程で、第２の基板１００に形成した第２の能動素子及び配線パターン６７等が断線するようなことはない。
【００６８】
このように、第１の基板６０上に形成された複数の第１の能動素子形成領域６１とその領域６１に対応する外部接続電極領域６３Ａ，６４Ａ．．．とは、第１の基板６０の裏面側から形成された複数のスリット孔８０によって、それぞれ電気的に分離され、個々の半導体装置の外部接続用電極６２、６３、６４．．となる。即ち、上述したように、第１の半導体基板６０を用い、且つ、同一平面上に半導体装置の各電極の外部接続用電極６２、６３、６４．．が形成されることになる。
【００６９】
スリット孔８０の深さが浅くなると各外部接続用電極６２、６３、６４．．．の電気分離が十分に行なわれず短絡不良となる不具合が生じるため、各外部接続用電極６２、６３、６４．．．．が完全に電気的に分離するように、スリット孔８０の先端部（底部）は、上記したように樹脂層７８内に約２μ〜６μ程度入るように形成する。スリット孔８０によって電気的に分離された第１の基板６０の各外部接続用電極６２、６３、６４．．．は個々に独立されるが、樹脂層７８によって第２の基板１００と保持される。
【００７０】
半導体装置の外部接続用電極領域６４Ａ，６３Ａ．．．には、上記したように、高濃度拡散層８１を形成していおり、外部接続用電極６４．．．．．と各電極を接続する配線抵抗によるロスを緩和している。この高濃度拡散層８１は、電極領域６４Ａ，６３Ａ．．．のエピタキシャル層６６の膜厚が比較的薄い場合、上記したように、エミッタ領域７２を形成する拡散工程で形成する。
【００７１】
エピタキシャル層６０の膜厚が比較的厚い場合には、エピタキシャル層６０を形成する前に、電極領域６３Ａ，６４Ａ．．．上にＮ＋型の不純物をデポジションし、その後、エピタキシャル層６０を形成し、さらに熱拡散工程を行い第１の基板６０側から高濃度拡散領域８１を成長させておいた状態にしておけば、エミッタ領域７２を形成するときに高濃度拡散領域８１、８１が接触し、電極領域６３Ａ，６４Ａ．．．内に高濃度拡散層８１を形成することができる。
【００７２】
本実施形態では、外部接続電極となる第１の基板６０の表面にメッキ層を形成することから、スリット孔８０、８０Ａを形成する前に、図１５に示すようにスリット孔８０，８０Ａ領域に、上記のダイシング装置を用いて台形状のダイシングブレードで第１の基板６０を所定の深さでダイシング処理（第１の基板６０の表面を削る）を行う。このダイシング処理工程で各外部接続電極６２、６３、６４．．のエッヂ部分にテーパー部９１を形成する。テーパー部９１の角度はダイシングブレードの形状によって決定され、半田接合部分の大きさ、半田量によって任意に設定することができる。
【００７３】
第１の基板６０の一部分を削除し各外部接続電極６２、６３、６４．．のエッヂ部分にテーパー部９１を形成した後、第１の基板６０の表面に半田等の金属のメッキ層９３を形成する。メッキ層９３は、例えば、電気メッキ、無電解メッキ等のメッキ処理を用い第１の基板６０全面に形成する。メッキ層９３を形成した後、上述の図８に示すようにスリット孔８０、８０Ａを形成する。
【００７４】
次に、図１６に示すように、第１の基板６０にスリット孔８０、８０Ａを形成した後、そのスリット孔８０，８０Ａ内にエポキシ樹脂等の熱硬化性樹脂或いは熱可塑性樹脂を充填し絶縁樹脂層９５，９５Ａを形成する。スリット孔８０内に充填された樹脂層９５、９５Ａは分離された各外部接続用電極６２、６３、６４の電気的分離を確実に行い、また、スリット孔８０Ａ内に充填された絶縁樹脂層９５Ａは半導体装置を個々に分割したときに側面に樹脂層９５Ａを残存させリーク電流を防止する。
【００７５】
また、この樹脂層９５，９５Ａをスリット孔８０、８０Ａに充填することにより、各外部接続用電極６２、６３、６４間の接着強度が向上し、ウエハー基板６０、１００の状態及び分割後の半導体装置のストレス等の外部応力に対する悪影響を予防している。スリット孔８０，８０Ａの幅は数mと非常に小さいので含浸性の熱硬化性の樹脂を用いることで容易にスリット孔８０、８０Ａ内に充填することができる。
【００７６】
即ち、第１の基板６０上に上記した含浸性の樹脂を塗布することで、スリット孔８０，８０Ａ内に樹脂が充填し樹脂層９５，９５Ａを形成する。このとき、第１の基板６０表面上にも樹脂層９５，９５Ａは薄膜状態で残存する。
【００７７】
次に、図１７に示すように、第１の基板６０の裏面側の表面をバックグライダ等の研磨装置を用いて第１の基板６０の裏面側の表面に残存した樹脂層を研磨除去し、第１の基板６０表面（メッキ層９３）を露出させる。その後、第１の基板６０のスリット孔８０，８０Ａが形成された領域に、ダイシング装置を用いて台形状のダイシングブレードでスリット孔８０、８０Ａ状に付着した樹脂層を除去しメッキ層９３を露出させる。
【００７８】
このテーパー部９１は、実装基板上に本発明の半導体装置を実装したときに、図１８に示すように、各外部接続用電極６２、６３、６４と実装基板上に形成されたパッド（ランド）とを半田接合部分の半田フィレット形状を最適化にし、例えば、熱収縮等による半田接合部分の外部応力に対する強度を向上させるために形成するものである。
【００７９】
第１の基板６０の表面にメッキ層９３を露出した後、スリット孔８０Ａのほぼ中央部分でダイシングを行い、図１９に示すように、両基板６０、１００から個々の半導体装置に分割する。かかる、分割工程は、第１の基板６０が上側となるようにダイシング装置のテーブル上に配置し、保持し分割用のスリット孔８０Ａをアライメントしてダイシングブレードでダイシングを行うことにより、個々に分割する。
【００８０】
分割した半導体装置の側面には、上述したように、樹脂層９５Ａを残存させることができ、外部接続用電極６３、６４からリークするリーク電流の不具合を抑制することができる。個々に分割された半導体装置は、所定の諸測定、ラベル印刷後、個別にテーピングされリール状に取り巻かれる。
【００８１】
上述した製造方法によって製造された半導体装置は、セラミックス基板、ガラスエポキシ基板、フェノール基板、絶縁処理を施した金属基板等の配線基板上に形成された導電パターンのパッド上に固着実装される。このパッド上には半田クリームが予め印刷形成された半田層が形成されており、半田を溶融させて本発明の半導体装置を搭載すれば配線基板のパッド上に半導体装置を固着実装することができる。
【００８２】
この際、上記したように、各外部接続用電極６２、６３、６４のエッヂ部分にテーパー部９１を形成していることにより、実装基板の導電パッド（ランド）との半田接合部分の半田フィレットを最適化することができ半田接合部分の接合強度が向上し接続信頼性を向上させる事ができる。また、この固着実装工程は、図示されないが、実装基板上に実装されるチップコンデンサ、チップ抵抗等の半田実装される他の回路素子の実装工程と同一の工程でできる。
【００８３】
さらに、この際、本発明の製造方法で提供された半導体装置を配線基板上に実装した時、各外部接続用電極６２、６３、６４．．はスリット孔８０の間隔分だけ離間されているために実装基板と固着する半田は隣接配置された外部接続用電極６２、６３、６４．．が短絡することはない。
【００８４】
ところで、図１４に示すように、本実施形態の半導体装置で、例えば、従来例で説明した半導体装置とほぼ同じ機能をもつ能動素子能動素子形成領域６１を０．５ｍｍ×０．５ｍｍサイズとし、ベース、エミッタ電極となる接続電極領域６３Ａ，６４Ａを０．３ｍｍ×０．２ｍｍサイズとし、スリット孔８０の幅を０．１ｍｍとする半導体装置では有効面積率は次のようになる。即ち、素子面積が０．２５ｍｍであり、実装面積となる半導体装置の面積が１．２８ｍｍとなることから、有効面積率は約１９．５３％となる。
【００８５】
従来例で説明した０．４０ｍｍ×０．４０ｍｍのチップサイズを有する半導体装置の有効面積率は上記したように６．２５％であることから、本発明の半導体装置では有効面積率で約３．１２倍大きくなり、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００８６】
上述したように、第１の能動素子等を形成した第１の半導体基板６０と、第１の能動素子と接続する第２の能動素子を形成した第２の半導体基板１００とを所定間隔離間して配置して、第１の能動素子等と第２の能動素子等を電気的に接続し、第２の半導体基板１００をダイシング装置のテーブル上に保持し、第１の半導体基板６０の裏面側に赤外線を照射し位置合わせを行った後、第１の半導体基板６０の裏面側から第１の半導体基板６０表面まで到達する複数の溝（スリット孔）８０を形成し、第１及び第２の半導体基板６０、１００を所定サイズに分割することによりことにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要とすることができ、且つ、半導体装置の外観寸法を著しく小型化にすることができる。
【００８７】
また、上記したように、スリット孔８０を赤外線機能付のダイシング装置を用いて形成するために正確にスリット孔を形成することができる。
【００８８】
本実施形態では、第１の基板６０の能動素子形成領域６１にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイスであればこれに限らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスに本発明を応用することができることは説明するまでもない。
【００８９】
以上に詳述したように、本発明の半導体装置の製造方法によれば、第１の能動素子等を形成した第１の半導体基板と、第１の能動素子と接続する第２の能動素子を形成した第２の半導体基板とを所定間隔離間して配置して、第１の能動素子等と第２の能動素子等を電気的に接続し、第２の半導体基板をダイシング装置のテーブル上に保持し、第１の半導体基板の裏面側に赤外線を照射し位置合わせを行った後、第１の半導体基板の裏面側から第１の半導体基板表面まで到達する複数の溝（スリット孔）を形成し、第１及び第２の半導体基板を所定サイズに分割することによりことにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要とすることができ、且つ、半
導体装置の外観寸法を著しく小型化にすることができる。
【００９０】
また、上記したように、スリット孔を赤外線機能付のダイシング装置を用いて形成するために正確にスリット孔を形成することができ、製造工程中の不良を抑制し上記した小型化した半導体装置を提供することができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の半導体装置の製造方法を示す断面図。
【図２】本発明の半導体装置の製造方法を示す断面図。
【図３】バンプ電極を示す断面図。
【図４】本発明の半導体装置の製造方法を示す断面図。
【図５】本発明の半導体装置の製造方法を示す断面図。
【図６】本発明の半導体装置の製造方法を示す断面図。
【図７】バンプ電極の接合部分を示す断面図。
【図８】本発明の半導体装置の製造方法を示す断面図。
【図９】本発明の半導体装置の製造方法を示す断面図。
【図１０】本発明の半導体装置の製造方法を示す断面図。
【図１１】本発明の半導体装置の製造方法を示す断面図。
【図１２】一般的な半導体装置の等価回路を示す図。
【図１３】本発明の半導体装置の裏面を示す図。
【図１４】本発明の半導体装置の裏面を示す図。
【図１５】本発明の半導体装置の製造方法を示す断面図。
【図１６】本発明の半導体装置の製造方法を示す断面図。
【図１７】本発明の半導体装置の製造方法を示す断面図。
【図１８】本発明の半導体装置の製造方法を示す断面図。
【図１９】本発明の半導体装置の製造方法を示す断面図。
【図２０】従来の半導体装置を示す断面図。
【図２１】一般的なトランジスタの断面図。
【図２２】従来の半導体装置を配線基板上に実装した断面図。
【図２３】従来の半導体装置の平面図。
【図２４】従来の半導体装置の平面図。
【図２５】従来の半導体装置を示す図。
【図２６】従来の半導体装置を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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