(57)【要約】【課題】従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する。【解決手段】基板１とドレイン領域２からなる半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層４００を積層する工程と、所定の開口１４を有するマスク層９をマスクとして用いて、第二のヘテロ半導体領域形成用半導体層４００を選択的にエッチングして第二のヘテロ半導体領域４を形成する工程と、マスク層９を有した状態で、第一のヘテロ半導体領域形成用半導体層３００を積層する工程と、第一のヘテロ半導体領域形成用半導体層３００を選択的にエッチングして第一のヘテロ半導体領域３を形成する工程と、第一のヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜５を形成する工程を有する。【選択図】    図１
2006100329.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域並びに第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、
前記半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層を積層する第一の工程と、
所定の開口を有するマスク層をマスクとして用いて、前記第二のヘテロ半導体領域形成用半導体層を選択的にエッチングして前記第二のヘテロ半導体領域を形成する第二の工程と、
前記マスク層を有した状態で、第一のヘテロ半導体領域形成用半導体層を積層する第三の工程と、
前記第一のヘテロ半導体領域形成用半導体層を選択的にエッチングして前記第一のヘテロ半導体領域を形成する第四の工程と、
前記第一のヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート絶縁膜を形成する第五の工程を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第二の工程もしくは前記第四の工程において、
前記第二のヘテロ半導体領域形成用半導体層もしくは前記第一のヘテロ半導体領域形成用半導体層を選択的にエッチングする際に、
同時に前記半導体基体の表層部も選択的にエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第一の工程の後に、前記第二のヘテロ半導体領域が第二導電型となるように、前記第二のヘテロ半導体領域形成用半導体層の所定領域に不純物を導入する工程を少なくとも含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第三の工程の前に、前記マスク層の端部の直下に空隙が生じるように、前記第二のヘテロ半導体領域形成用半導体層の端部を所定の幅除去する工程を少なくとも含むことを特徴とする請求項１ないし３のいずれか記載の半導体装置の製造方法。
【請求項５】
前記第三の工程から前記第五の工程までの間に、前記マスク層を有した状態で、前記第一のヘテロ半導体領域形成用半導体層に不純物を導入する工程を少なくとも含むことを特徴とする請求項１ないし４のいずれか記載の半導体装置の製造方法。
【請求項６】
前記第三の工程の際に、前記第一のヘテロ半導体領域形成用半導体層に不純物を導入することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域並びに第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と接し、前記第二のヘテロ半導体領域の少なくとも一部に層間分離膜を介して形成された半導体領域を有し、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体領域を介して前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、
前記半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層を形成する第一の工程と、
少なくとも第二のヘテロ半導体領域形成用半導体層に接するように層間分離層を形成する第二の工程と、
少なくとも前記層間分離層に接するように半導体層を形成する第三の工程と、
所定の開口を有するマスク層をマスクとして用いて、前記第二のヘテロ半導体領域形成用半導体層、前記層間分離層および前記半導体層を選択的にエッチングして前記第二のヘテロ半導体領域、前記層間分離膜および前記半導体領域を形成する第四の工程と、
前記マスク層を有した状態で、第一のヘテロ半導体領域形成用半導体層を積層する第五の工程と、
前記第一のヘテロ半導体領域形成用半導体層を選択的にエッチングして前記第一のヘテロ半導体領域を形成する第六の工程と、
前記第一のヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート絶縁膜を形成する第七の工程を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第四の工程もしくは前記第六の工程において、
前記第二のヘテロ半導体領域形成用半導体層もしくは前記第一のヘテロ半導体領域形成用半導体層を選択的にエッチングする際に、
同時に前記半導体基体の表層部も選択的にエッチングすることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第一の工程の後に、前記第二のヘテロ半導体領域が第二導電型となるように、前記第二のヘテロ半導体領域形成用半導体層の所定領域に不純物を導入する工程を少なくとも含むことを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記第四の工程の前に、前記マスク層の端部の直下の少なくとも一部に空隙が生じるように、少なくとも前記第二のヘテロ半導体領域形成用半導体層、前記層間分離膜および前記半導体層のいずれかの端部を所定の幅除去する工程を少なくとも含むことを特徴とする請求項７ないし９のいずれか記載の半導体装置の製造方法。
【請求項１１】
前記第五の工程から前記第七の工程までの間に、前記マスク層を有した状態で、前記第一のヘテロ半導体領域形成用半導体層に不純物を導入する工程を少なくとも含むことを特徴とする請求項７ないし１０のいずれか記載の半導体装置の製造方法。
【請求項１２】
前記第五の工程の際に、前記第一のヘテロ半導体領域形成用半導体層に不純物を導入することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第一のヘテロ半導体領域と前記ソース電極とを前記半導体領域を介して接続する際に、同時に前記第二のヘテロ半導体領域と前記ソース電極とが接続するように、前記半導体領域および前記絶縁分離膜の所定領域をエッチングする工程を少なくとも含むことを特徴とする請求項７ないし１２記載の半導体装置の製造方法。
【請求項１４】
前記半導体基体が炭化珪素からなることを特徴とする請求項１ないし１３のいずれか記載の半導体装置の製造方法。
【請求項１５】
前記第一のヘテロ半導体領域を、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも一つで形成することを特徴とする請求項１ないし１４のいずれか記載の半導体装置の製造方法。
【請求項１６】
前記第二のヘテロ半導体領域を、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも一つで形成することを特徴とする請求項１ないし１５のいずれか記載の半導体装置の製造方法。
【請求項１７】
前記半導体領域を、前記第一のヘテロ半導体領域と同一材料で形成することを特徴とする請求項７ないし１６のいずれか記載の半導体装置の製造方法。
【請求項１８】
第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域並びに第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と接し、前記第二のヘテロ半導体領域の少なくとも一部に層間分離膜を介して形成された半導体領域と、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体領域を介して前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置において、
前記ソース電極が少なくとも前記層間分離膜を貫通して前記第二のヘテロ半導体領域と接続されていることを特徴とする半導体装置。
【請求項１９】
前記半導体基体が炭化珪素からなることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記第一のヘテロ半導体領域が単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも一つからなることを特徴とする請求項１８または１９記載の半導体装置。
【請求項２１】
前記第二のヘテロ半導体領域が単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも一つからなることを特徴とする請求項１８ないし２０のいずれか記載の半導体装置。
【請求項２２】
前記半導体領域が前記第一のヘテロ半導体領域と同一材料からなることを特徴とする請求項１８ないし２１のいずれか記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。  
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。  
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
【０００３】
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来構造においては、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とＮ−型エピタキシャル領域とで形成されるヘテロ接合部において、物理的にヘテロ障壁高さから決まる漏れ電流が生じるため、漏れ電流の低減には限界があった。  
本発明は、上記のような従来技術の問題を解決するためになされたものであり、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域並びに第二のヘテロ半導体領域と、第一のヘテロ半導体領域と半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、第一のヘテロ半導体領域と接続されたソース電極と、半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層を積層する工程と、所定の開口を有するマスク層をマスクとして用いて、第二のヘテロ半導体領域形成用半導体層を選択的にエッチングして第二のヘテロ半導体領域を形成する工程と、マスク層を有した状態で、第一のヘテロ半導体領域形成用半導体層を積層する工程と、第一のヘテロ半導体領域形成用半導体層を選択的にエッチングして第一のヘテロ半導体領域を形成する工程と、第一のヘテロ半導体領域並びに半導体基体に接するようにゲート絶縁膜を形成する工程を含むという構成になっている。
【発明の効果】
【０００６】
本発明によれば、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する半導体装置の製造方法および半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
（実施の形態１）
図１は、本発明による半導体装置の第一の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。  
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型ＳｉＣ基板１上にＮ−型のＳｉＣエピタキシャル層からなるドレイン領域２が形成され、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域４とが形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域３および第二のヘテロ半導体領域４との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域３とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５が形成されている。また、ゲート絶縁膜５上にはゲート電極６が、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４のドレイン領域２との接合面に対向する対面にはソース電極７が、基板１にはドレイン電極８が接続するように形成されている。  
なお、本実施の形態においては、図１に示すように、ドレイン領域２の表層部に溝１３を形成して、その溝１３中にゲート絶縁膜５を介してゲート電極６が形成されている、いわゆるトレンチ型の構成で説明しているが、図４に示すように、ドレイン領域２に溝を形成しない、いわゆるプレーナ型の構成でもかまわない。
【０００８】
次に、図１に示した本発明の第一の実施の形態による炭化珪素半導体装置の製造方法を、図２（ａ）〜図３（ｈ）を用いて説明する。  
まず、図２（ａ）に示すように、Ｎ＋型ＳｉＣ基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により第一の多結晶シリコン層（第二のヘテロ半導体領域形成用半導体層）４００を堆積した後、例えばＢＢｒ３雰囲気中にてボロンドーピングを行い、Ｐ型の第一の多結晶シリコン層４００を形成する。なお、第一の多結晶シリコン層４００は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。例えばドレイン領域２の不純物濃度および厚さは１×１０１６ｃｍ−３、１０μｍ、例えば第一の多結晶シリコン層４００の厚さは０．５μｍである。  
次に、図２（ｂ）に示すように、第一の多結晶シリコン層４００上に、例えば、ＬＰ−ＣＶＤ法などにて窒化シリコン膜を堆積し、フォトリソグラフィとエッチングにより所定の開口１４を有するマスク層９を形成する。なお、ここではマスク層９の材料の一例として、窒化シリコン膜を用いて説明しているが、少なくともエッチングを選択的に行うことができる材料で、かつ除去が容易な膜であれば、他の材料を用いてもかまわない。
【０００９】
次に、図２（ｃ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、第一の多結晶シリコン層４００とドレイン領域２の表層部をエッチングし、所定の深さを有する溝１３を形成する。なお、多結晶シリコン層４００をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。  
次に、図２（ｄ）に示すように、マスク層９の端部の直下に空隙１５が形成されるように、第一の多結晶シリコン層４００の端部を除去する。具体的な一例としては、マスク層９を有した状態で、例えば酸素雰囲気中で多結晶シリコン層４００を酸化すると、窒化シリコン膜のマスク層９に覆われた第一の多結晶シリコン層４００の表面は酸化されずに、剥き出しになった多結晶シリコン層４００の端部のみが酸化される。そして、第一の多結晶シリコン層４００の端部を例えば０．１μｍ酸化した後に、例えばフッ酸系の溶液でウエットエッチすることにより、多結晶シリコン４００の端部は酸化した厚み分（この場合は０．１μｍ）だけ除去され、マスク層９の端部の直下に空隙１５が形成される。なお、第一の多結晶シリコン層４００の端部をエッチングする方法としては、ウエットエッチングなどの他のエッチング方法を用いてもよい。  
このようにして、第二のヘテロ半導体領域４が形成される。
【００１０】
次に、図３（ｅ）に示すように、再び、例えばＬＰ−ＣＶＤ法により第二の多結晶シリコン層（第一のヘテロ半導体領域形成用半導体層）３００を堆積する。このとき、第二の多結晶シリコン層３００は、本素子の剥き出しになった面に沿って、等方的に堆積されるため、マスク層９の端部の直下に形成された空隙１５（図２（ｄ））にも第二の多結晶シリコン層３００が埋め込まれるように形成される。  
なお、第二の多結晶シリコン層３００の導電型や不純物濃度は設計により決定されるが、例えば本実施の形態ではＮ型とし、その厚さは例えば０．５μｍである。  
次に、図３（ｆ）に示すように、再び、例えば反応性イオンエッチング（ドライエッチング）により、第二の多結晶シリコン層３００をエッチングすると、マスク層９の端部の直下に埋め込まれた領域以外の第二の多結晶シリコン層３００が除去される。このようにすることで、幅の狭い（本実施の形態では０．１μｍ）第一のヘテロ半導体領域３が形成される。このことから、第一のヘテロ半導体領域３はセルフアラインで、かつ、熱酸化などで厚み制御が可能な方法で、幅を薄く形成することができる。  
なお、多結晶シリコン層をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。
【００１１】
次に、図３（ｇ）に示すように、例えば、リン酸溶液によりマスク層９を除去した後、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４の上面並びに溝１３の内壁に沿って、ゲート絶縁膜５を堆積する。さらに、その上にゲート電極６となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散によりリンをゲート電極６となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィとエッチングによりゲート電極６を形成した後、ゲート電極６の上部をキャップするように再度ゲート絶縁膜５を堆積し、フォトリソグラフィとエッチングにより第一のヘテロ半導体領域３および第二のヘテロ半導体領域４の上面に形成されていたゲート絶縁膜５を除去し、コンタクトホール（図示せず）を開孔する。本実施の形態においては、ゲート絶縁膜５をゲート電極６の周辺のみ残るように形成した場合を例示しているが、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４のいずれかもしくは両方の上面にも残るように形成されていてもかまわない。  
最後に、図３（ｈ）に示すように、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当する第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域４には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１に示した本発明の第一の実施の形態による炭化珪素半導体装置を完成させる。  
以上のように本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、より幅の薄い第一のヘテロ半導体領域３をセルフアラインで形成することができる。また、ゲート絶縁膜５を介してゲート電極６に接する第一のヘテロ半導体領域３の導電型や不純物濃度を自由に設計することができる。
【００１２】
次に、動作について説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。  
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域４とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域４との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域４の不純物濃度を第一のヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域４と第一のヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域側に伸張することから、第一のヘテロ半導体領域とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。
【００１３】
さらに本実施の形態においては、製造方法上、第一のヘテロ半導体領域３をゲート電極６からゲート電界が及ぶ程度の幅に容易に制御することが可能であるため、例えばゲート電極６を負電位として、例えば第一のヘテロ半導体領域３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。  
また、本実施の形態においては、第一のヘテロ半導体領域３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域３の幅を精度よく制御できるため、遮断性のばらつきも抑えることができる。  
このように、本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。  
さらに本発明では、第一のヘテロ半導体領域３を第二のヘテロ半導体領域４とは別の多結晶シリコン層にて形成しているため、不純物の導電型や濃度を自由に設定できるため、設計自由度が向上する。
【００１４】
次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合、ゲート絶縁膜５を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極６の近傍の第一のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。  
このとき、本実施の形態においては、第一のヘテロ半導体領域３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域３の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
【００１５】
次に、導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。  
また、本実施の形態においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。  
例えばソース電極７並びにゲート電極８を接地電位とし、ドレイン電極８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域４側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地にせずに制御電極として使用する場合も可能である。  
なお、本発明の製造方法を用いて一例として図１の構造で説明したが、例えば図４〜図８に示すような構造にも本発明を適用できる。  
〈図４の構造〉
図１に示した構造では、ドレイン領域２の表層部に溝１３を形成して、その溝１３中にゲート絶縁膜５を介してゲート電極６が形成されている、いわゆるトレンチ型であったが、図４に示すようなドレイン領域２に溝を形成しない、いわゆるプレーナ型の構成にも適用できる。  
図４の構造では、第一の多結晶シリコン層４（図２（ｃ）参照）を例えば反応性イオンエッチングによりエッチングする際、ドレイン領域２の表層部はエッチングしないで、第一の多結晶シリコン層４のみエッチング除去する。  
その後の、第一の多結晶シリコン層４の端部を除去し、マスク層９の端部の直下に空隙１５を形成する（図２（ｄ）参照）以降の工程は、図１の構造と同様であるので説明を省略する。
【００１６】
〈図５の構造〉
図５の構成は、図１の構造に加えて、ゲート絶縁膜５並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１０が形成されている。導通領域１０はゲート電極６の形成された溝１３の底部にも形成されている。以下、製造方法の一例を説明する。  
マスク層９（図３（ｆ）参照）を有した状態で、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、多結晶シリコン層４のイオンエッチングされた表面に加えて、炭化珪素表面からもリンが導入される。しかし、図１の構造と同様に、マスク層９で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみにＮ型の多結晶シリコン層３並びにＮ＋型の導通領域１０が同時に形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。  
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導通領域１０とのヘテロ接合のエネルギー障壁を緩和させ、第一のヘテロ半導体領域３から導通領域１０を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。さらに、本構造で示した形成方法では、導通領域１０の第一のヘテロ半導体領域３と接する部分の幅を必要最低限の幅で精度よく、かつ、セルフアラインで、さらに第一のヘテロ半導体領域３と同時に形成することができる。このことから、導通時並びに遮断時における各セル間での電流の偏りを抑えることができ、さらには遮断時における第一のヘテロ半導体領域３と導通領域１０とのヘテロ接合における漏れ電流を極力減らすことができるため、遮断性を大きく損なうことなくオン抵抗を低減することができる。
【００１７】
〈図６の構造〉
図６の構成は、図１の構造に加えて、ゲート電極６と第一のヘテロ半導体領域３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域３もしくは第二のヘテロ半導体領域４（ここでは第二のヘテロ半導体領域４）に接するように、ドレイン領域２の表面に第一の電界緩和領域１１が形成されている。以下、製造方法の一例を説明する。  
第一の実施の形態の図２（ａ）において、例えば多結晶シリコン層４を形成する前に、所定の開口を有するマスク層をマスクとして、アルミニウムイオンもしくはボロンイオンをイオン注入して、第一の電界緩和領域１１を形成する。なお、固相拡散により形成してもよい。その後の工程は、図１の構造と同様である。  
このような構成にすることにより、遮断状態においては、第一の電界緩和領域１１とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域４とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域１１によって緩和されるため、さらに漏れ電流が低減され、遮断惟能がさらに向上する。
【００１８】
〈図７の構造〉
図７の構成は、ゲート絶縁膜５６並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１０が形成されている。また、ゲート電極６と第一のヘテロ半導体領域３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域３もしくは第二のヘテロ半導体領域４（ここでは第二のヘテロ半導体領域４）に接するように、ドレイン領域２の表面に第一の電界緩和領域１１が形成されている。さらに、ゲート電極６が形成されている溝１３の底部に接するように第二の電界緩和領域１２が形成されている。以下、製造方法の一例を説明する。  
まず、図２（ａ）の状態から、図６の構造と同様に、例えば多結晶シリコン層４を形成する前に、第一の電界緩和領域１１を形成しておき（このとき、第二の電界緩和領域１２も同時に形成してもよい）、その後、図１の構造と同様に多結晶シリコン層４およびマスク層９を形成し（図２（ｂ）参照）、イオンエッチングにより溝１３を形成する（図２（ｃ）参照）。次に、マスク層９を有した状態で、例えばアルミニウムイオンもしくはボロンイオンをイオン注入して、第二の電界緩和領域１２を形成する。さらに、マスク層９を有した状態で、例えばＰＯＣｌ３雰囲気中にてよりより高い温度でリンドーピングを行うと、イオンエッチングされた多結晶シリコン層４の炭化珪素表面からリンが導入され、Ｎ型の多結晶シリコン層３並びにＮ＋型の導通領域１０が同時に形成される。なお、本構造においては、第二の電界緩和層１２を形成してから第一のヘテロ半導体領域３並びに導通領域１０を形成する場合で説明しているが、どちらを先に形成してもかまわない。以後の工程は図１の構造と同様である。  
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導通領域１０とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。  
また、遮断状態においては、第一の電界緩和領域１１並びに第二の電界緩和領域１２とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域４とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域１１によって緩和されるため、さらに漏れ電流が低減され、遮断惟能がさらに向上する。また、第二の電界緩和領域１２により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜５の信頼性を向上することができる。  
なお、本構造においては、導通領域１０並びに第一の電界緩和領域１１並びに第二の電界緩和領域１２がすべて形成された場合を例示しているが、少なくとも一つが形成されていてもよい。
【００１９】
〈図８の構造〉
図８の構成は、図２（ａ）において、多結晶シリコン層４を形成する前に、ドレイン領域２に溝１６を形成し、その後、多結晶シリコン層４を形成する。以降の工程は、図１の構造と同様である。このような構成により、図１の構造よりも第一のヘテロ半導体領域３における漏れ電流をさらに低減することができる。  
以上説明したように、図２（ａ）〜図３（ｈ）に示した本発明の基本プロセスを用いて、図４〜図８に示すような様々な構造を形成することができる。
【００２０】
以上説明したように本実施の形態は、第一導電型の半導体基体（ここでは基板１とドレイン領域２）と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域４と、第一のヘテロ半導体領域３と半導体基体との接合部にゲート絶縁膜５を介して形成されたゲート電極６と、第一のヘテロ半導体領域３と接続されたソース電極７と、半導体基体とオーミック接続されたドレイン電極８とを有する半導体装置の製造方法において、半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層４００を積層する第一の工程と、所定の開口１４を有するマスク層９をマスクとして用いて、第二のヘテロ半導体領域形成用半導体層４００を選択的にエッチングして第二のヘテロ半導体領域４を形成する第二の工程と、マスク層９を有した状態で、第一のヘテロ半導体領域形成用半導体層３００を積層する第三の工程と、第一のヘテロ半導体領域形成用半導体層３００を選択的にエッチングして第一のヘテロ半導体領域３を形成する第四の工程と、第一のヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜５を形成する第五の工程を少なくとも含むという構成になっている。これにより、導通時においては、第一導電型の第一のヘテロ半導体領域３とドレイン領域２との第一のヘテロ接合部をチャネルとして電流を流すため、従来と同等のオン抵抗が得られるのに加えて、遮断時においては、第二のヘテロ半導体領域４とドレイン領域２との第二のヘテロ接合部は、第二のヘテロ半導体領域４を第二導電型としているため、従来に比べて漏れ電流を低減できる半導体装置を容易に製造することができる。すなわち、耐圧と駆動力を両立するためには、ヘテロ半導体領域の不純物を第一導電型、第二導電型で打ち分ける必要があるが、イオン注入などにて駆動部分のみ第一導電型に形成しようとする場合、局所的に形成するのが困難であり、また、パターンずれ等により電流の偏りが起きやすかったが、本発明では、極狭い第一導電型の第一のヘテロ半導体領域３を容易に形成することができ、また、セルフアラインにより第一のヘテロ半導体領域３を形成することができるので、電流の偏りも抑制することができる。
【００２１】
また、第二の工程もしくは第四の工程において、第二のヘテロ半導体領域形成用半導体層４００もしくは第一のヘテロ半導体領域形成用半導体層３００を選択的にエッチングする際に、同時に半導体基体の表層部も選択的にエッチングするという構成になっている。このため、第一のヘテロ半導体領域３とドレイン領域２との第一のヘテロ接合部に対面するようにゲート絶縁膜５を介してゲート電極６を形成することができるため、導通時に第一のヘテロ接合部にゲート電界を印加しやすいことから、さらにオン抵抗を低減することができる。  
また、第一の工程の後に、第二のヘテロ半導体領域４が第二導電型となるように、第二のヘテロ半導体領域形成用半導体層４００の所定領域に不純物を導入する工程を少なくとも含むという構成になっている。これにより第二導電型の第二のヘテロ半導体領域４を容易に形成することができる。  
また、第三の工程の前に、マスク層９の端部の直下に空隙１５が生じるように、第二のヘテロ半導体領域形成用半導体層４００の端部を所定の幅除去する工程を少なくとも含むという構成になっている。これにより極狭い領域に第一導電型の第一のヘテロ半導体領域３を容易に形成することが可能になる。  
また、第三の工程から第五の工程までの間に、マスク層９を有した状態で、第一のヘテロ半導体領域形成用半導体層３００に不純物を導入する工程を少なくとも含むという構成になっている。これにより極狭い領域に第一導電型の第一のヘテロ半導体領域３を容易に形成することができる。  
また、第三の工程の際に、第一のヘテロ半導体領域形成用半導体層３００に不純物を導入するという構成になっている。これにより極狭い領域に第一導電型の第一のヘテロ半導体領域３を容易に形成することができる。  
また、半導体基体が炭化珪素からなっている。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。  
また、第一のヘテロ半導体領域３を、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも一つで形成するという構成になっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
【００２２】
また、第二のヘテロ半導体領域４を、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも一つで形成するという構成になっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
【００２３】
（実施の形態２）
図９は、本発明による半導体装置の第２の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。  
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型ＳｉＣ基板２１上にＮ−型のＳｉＣエピタキシャル層からなるドレイン領域２２が形成され、ドレイン領域２２の基板２１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域２３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域２４とが形成されている。つまり、ドレイン領域２２と第一のヘテロ半導体領域２３および第二のヘテロ半導体領域２４との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域２３とドレイン領域２２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２７が形成されている。また、ゲート絶縁膜２７上にはゲート電極２８が、第一のヘテロ半導体領域２３および第二のヘテロ半導体領域２４のドレイン領域２２との接合面に対向する対面にはソース電極２９が、基板２１にはドレイン電極３０が接続するように形成されている。
【００２４】
図１の構造と同様に、ドレイン領域２２上に形成された多結晶シリコン層は、ドレイン領域２２に接する部位は第二導電型のＰ型になっており、第二のヘテロ半導体領域２４を形成している。図１の構造と異なる部位を説明すると、該第二のヘテロ半導体領域２４の上部においては、層間分離膜２５を介して第一導電型のＮ型の半導体領域２６が形成されている。ゲート絶縁膜２７に近接した部位では、図１の構造と同様に、Ｎ型の狭い第一のヘテロ半導体領域２３が形成されている。この第一のヘテロ半導体領域２３は電気的に低抵抗で半導体領域２６と接続されている。このように２層の多結晶シリコンにより層状に導電型の異なる領域を有することで、第二のヘテロ半導体領域２４とドレイン領域２２とのヘテロ界面における素子の遮断特性は維持しつつ、表面の半導体領域２６が直接、広い面積でソース電極２９と接触している構成となっている。基本的な素子の動作は、第一の実施の形態と同等である。このような構成とすることで、ドレイン領域２２にたとえ電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。  
なお、本実施の形態においては、図９に示すように、ドレイン領域２２の表層部に溝３５を形成して、その溝３５中にゲート絶縁膜２７を介してゲート電極２８が形成されている、いわゆるトレンチ型の構成で説明しているが、図１４、図１８に示すように、ドレイン領域２２に溝を形成しない、いわゆるプレーナ型の構成でもかまわない。
【００２５】
次に、図９に示した本発明の第二の実施の形態による炭化珪素半導体装置の製造方法を、図１０（ａ）〜図１２（ｊ）を用いて説明する。  
まず、図１０（ａ）に示すように、Ｎ＋型ＳｉＣ基板２１の上にＮ−型のドレイン領域２２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により第一の多結晶シリコン層２４０（第二のヘテロ半導体領域形成用半導体層）を堆積した後、例えばＢＢｒ３雰囲気中にてボロンドーピングを行い、Ｐ型の第一の多結晶シリコン層２４０を形成する。なお、第一の多結晶シリコン層２４０は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。例えばドレイン領域２２の不純物濃度および厚さは１×１０１６ｃｍ−３、１０μｍ、例えば第一の多結晶シリコン層２４０の厚さは０．５μｍである。  
次に、図１０（ｂ）に示すように、第一の多結晶シリコン層２４０の上に層間絶縁膜２５を形成する。  
次に、図１０（ｃ）に示すように、層間絶縁膜２５の上に、例えばＬＰ−ＣＶＤ法によりＮ型の第二の多結晶シリコン層（半導体領域形成用半導体層）２６０を形成する。  
次に、図１０（ｄ）に示すように、第二の多結晶シリコン層２６０上に、例えば、ＬＰ−ＣＶＤ法などにて窒化シリコン膜を堆積し、フォトリソグラフィとエッチングにより所定の開口３６を有するマスク層３１を形成する。なお、ここではマスク層３１の材料の一例として、窒化シリコン膜を用いて説明しているが、少なくともエッチングを選択的に行うことができる材料で、かつ除去が容易な膜であれば、他の材料を用いてもかまわない。
【００２６】
次に、図１１（ｅ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、第二の多結晶シリコン層２６０、層間絶縁膜２５、第一の多結晶シリコン層２４０、並びにドレイン領域２２の表層部をエッチングし、所定の深さを有する溝３５を形成する。なお、多結晶シリコン層２４０、２６０、層間絶縁膜２５をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。  
次に、図１１（ｆ）に示すように、マスク層３１の端部の直下に空隙３７が形成されるように、第二の多結晶シリコン層２６０、層間絶縁膜２５、第一の多結晶シリコン層２４０の端部を除去する。具体的な一例としては、マスク層３１を有した状態で、例えば酸素雰囲気中で、多結晶シリコン層２４０、２６０、層間絶縁膜２５を酸化すると、窒化シリコン膜のマスク層３１に覆われた多結晶シリコン層２６０の表面は酸化されずに、剥き出しになった多結晶シリコン層２４０、２６０、層間絶縁膜２５の端部のみが酸化される。そして、多結晶シリコン層２４０、２６０、層間絶縁膜２５の端部を例えば０．１μｍ酸化した後に、例えばフッ酸系の溶液でウエットエッチすることにより、多結晶シリコン層２４０、２６０、層間絶縁膜２５の端部は酸化した厚み分（この場合は０．１μｍ）だけ除去され、マスク層３１の端部の直下に空隙３７が形成される。なお、多結晶シリコン層２４０、２６０、層間絶縁膜２５の端部をエッチングする方法としては、ウエットエッチングなどの他のエッチング方法を用いてもよい。  
このようにして第二のヘテロ半導体領域２４、半導体領域２６が形成される。
【００２７】
次に、図１１（ｇ）に示すように、再び、例えばＬＰ−ＣＶＤ法により第三の多結晶シリコン層（第一のヘテロ半導体領域）２３を堆積する。このとき、第三の多結晶シリコン層２３は、本素子の剥き出しになった面に沿って、等方的に堆積されるため、マスク層３１の端部の直下に形成された空隙３７（図１１（ｆ））にも第三の多結晶シリコン層２３が埋め込まれるように形成される。  
なお、第三の多結晶シリコン層２３の導電型や不純物濃度は設計により決定されるが、例えば本実施の形態ではＮ型とし、その厚さは例えば０．５μｍである。
【００２８】
次に、図１１（ｈ）に示すように、再び、例えば反応性イオンエッチング（ドライエッチング）により、第三の多結晶シリコン層２３をエッチングすると、マスク層３１の端部の直下に埋め込まれた領域以外の第三の多結晶シリコン層２３が除去される。このようにすることで、幅の狭い（本実施の形態では０．１μｍ）第一のヘテロ半導体領域２３が形成される。このことから、第一のヘテロ半導体領域２３はセルフアラインで、かつ、熱酸化などで厚み制御が可能な方法で、幅を薄く形成することができる。  
なお、多結晶シリコン層をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。  
次に、図１２（ｉ）に示すように、例えば、リン酸溶液によりマスク層３１を除去した後、第一のヘテロ半導体領域２３および半導体領域２６の上面並びに溝３５の内壁に沿って、ゲート絶縁膜２７を堆積する。さらに、その上にゲート電極２８となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散によりリンをゲート電極２８となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィとエッチングによりゲート電極２８を形成した後、さらに、フォトリソグラフィとエッチングにより半導体領域２６上面の所定部のゲート絶縁膜２７を除去し、コンタクトホール（図示せず）を開孔する。図１に示した第一の実施の形態と同様に、ゲート電極６の上部をキャップするように再度ゲート絶縁膜５を堆積した後に、フォトリソグラフィとエッチングにより半導体領域２６上面の所定部のゲート絶縁膜５を除去し、コンタクトホールを開孔してもかまわない。  
最後に、図１２（ｊ）に示すように、裏面側に相当する基板２１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極３０を形成し、表面側に相当する半導体領域２６には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極２９を形成し、図９に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。
【００２９】
以上のように本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、より幅の薄い第一のヘテロ半導体領域２３をセルフアラインで形成することができる。また、ゲート絶縁膜２７を介してゲート電極２８に接する第一のヘテロ半導体領域２３の導電型や不純物濃度を自由に設計することができる。
【００３０】
次に、動作について説明する。本実施の形態においては、例えばソース電極２９を接地し、ドレイン電極３０に正電位を印加して使用する。  
まず、ゲート電極２８を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域２３および第二のヘテロ半導体領域２４とドレイン領域２２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域２３および第二のヘテロ半導体領域２４は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域２３とＰ型である第二のヘテロ半導体領域２４とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域２４との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域２３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域２４の不純物濃度を第一のヘテロ半導体領域２３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域２４と第一のヘテロ半導体領域２３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域側に伸張することから、第一のヘテロ半導体領域とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。  
さらに本実施の形態においては、製造方法上、第一のヘテロ半導体領域２３をゲート電極２８からゲート電界が及ぶ程度の幅に容易に制御することが可能であるため、例えばゲート電極２８を負電位として、例えば第一のヘテロ半導体領域２３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。  
また、本実施の形態においては、第一のヘテロ半導体領域２３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域２３の幅を精度よく制御できるため、遮断性のばらつきも抑えることができる。  
このように、本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。  
さらに本発明では、第一のヘテロ半導体領域２３を第二のヘテロ半導体領域２４とは別の多結晶シリコン層にて形成しているため、不純物の導電型や濃度を自由に設定できるため、設計自由度が向上する。
【００３１】
次に、遮断状態から導通状態へと転じるべくゲート電極２８に正電位を印加した場合、ゲート絶縁膜２７を介して第一のヘテロ半導体領域２３とドレイン領域２２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極２８の近傍の第一のヘテロ半導体領域２３並びにドレイン領域２２には伝導電子の蓄積層が形成される。すなわち、ゲート電極２８の近傍の第一のヘテロ半導体領域２３とドレイン領域２２との接合界面における第一のヘテロ半導体領域２３側のポテンシャルが押し下げられ、かつ、ドレイン領域２２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。  
このとき、本実施の形態においては、第一のヘテロ半導体領域２３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域２３の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。  
次に、導通状態から遮断状態に移行すべく、再びゲート電極２８を接地電位とすると、第一のヘテロ半導体領域２３並びにドレイン領域２２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域２３からドレイン領域２２への伝導電子の流れが止まり、さらにドレイン領域２２中にあった伝導電子は基板２１に流れ、枯渇すると、ドレイン領域２２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。  
また、本実施の形態においては、従来構造と同様に、例えばソース電極２９を接地し、ドレイン電極３０に負電位が印加された逆方向導通（還流動作）も可能である。  
例えばソース電極２９並びにゲート電極３０を接地電位とし、ドレイン電極３０に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２２側から第一のヘテロ半導体領域２３並びに第二のヘテロ半導体領域２４側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極２８を接地にせずに制御電極として使用する場合も可能である。
【００３２】
なお、本発明の製造方法を用いて一例として図９の構造で説明したが、例えば図１３〜図１８に示すような構造にも本発明を適用できる。  
〈図１３の構造〉
図９に示した構造では、ソース電極２９が半導体領域２６のみとコンタクトしていたが、図１３の構造では、ソース電極２９は半導体領域２６および第二のヘテロ半導体領域２４とコンタクトしている。  
図９の構造では、上層の層間絶縁膜の所定部分のみ除去してソース電極２９を半導体領域２６とコンタクトさせたが、図１３の構造では、上層の層間絶縁膜、半導体領域２６並びに層間絶縁膜２５を除去してソース電極２９を半導体領域２６および第二のヘテロ半導体領域２４とコンタクトさせている。このような構成により、遮断状態において、ドレイン領域２２で対発生した正孔電流を半導体領域２６を介して直接ソース電極２９に流すことができるため、遮断状態における耐量が向上する。同様に、導通状態から遮断状態に移行する過渡状態の耐量や外部から印加されたサージに対する耐量が向上する。さらに、ソース電極２９からドレイン電極３０に電流が流れる逆導通時においては、ソース電極２９から半導体領域２６および第一のヘテロ半導体領域２３を介してドレイン領域２２に流れる電流経路に加えて、ソース電極２９から第二のヘテロ半導体領域２４を介してドレイン領域２２に流れる電流経路が形成されるため、より低い抵抗で電流が流れる。
【００３３】
〈図１４の構造〉
図９の構造では、ドレイン領域２２の表層部に溝３５を形成して、その溝３５中にゲート絶縁膜２７を介してゲート電極２８が形成されている、いわゆるトレンチ型であったが、図１４に示すようなドレイン領域２２に溝を形成しない、いわゆるプレーナ型の構成にも適用できる。  
図１４の構造では、多結晶シリコン層２４、２６、層間絶縁膜２５を例えば反応性イオンエッチングによりエッチングする際（図２（ｅ）参照）、ドレイン領域２２の表層部はエッチングしないで、多結晶シリコン層２４、２６、層間絶縁膜２５のみエッチング除去する。  
以降の工程は、図９の構造と同様であるので説明を省略する。なお、図１４においても、ソース電極２９は、半導体領域２６および第二のヘテロ半導体領域２４とコンタクトしている（図１５〜１８においても同様でありその説明を省略する）。
【００３４】
〈図１５の構造〉
図１５の構成は、図１３の構造に加えて、ゲート絶縁膜２７並びに第一のヘテロ半導体領域２３が接するドレイン領域２２の所定部分に、ドレイン領域２２より高濃度のＮ＋型の導通領域３２が形成されている。導通領域３２はゲート電極２８の形成された溝３５の底部にも形成されている。以下、製造方法の一例を説明する。  
マスク層３１（図１１（ｈ）参照）を有した状態で、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、多結晶シリコン層２４、２６、層間絶縁膜２５のイオンエッチングされた表面に加えて、炭化珪素表面からもリンが導入される。しかし、図９の構造と同様に、マスク層３１で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみにＮ型の多結晶シリコン層２３並びにＮ＋型の導通領域３２が同時に形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。  
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域２３と導通領域３２とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。さらに、本構造で示した形成方法では、導通領域３２の第一のヘテロ半導体領域２３と接する部分の幅を必要最低限の幅で精度よく、かつ、セルフアラインで、さらに第一のヘテロ半導体領域２３と同時に形成することができる。このことから、導通時並びに遮断時における各セル間での電流の偏りを抑えることができ、さらには遮断時における第一のヘテロ半導体領域２３と導通領域３２とのヘテロ接合における漏れ電流を極力減らすことができるため、遮断性を大きく損なうことなくオン抵抗を低減することができる。
【００３５】
〈図１６の構造〉
図１６の構成は、図１３の構造に加えて、ゲート電極２８と第一のヘテロ半導体領域２３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域２３もしくは第二のヘテロ半導体領域２４（ここでは第二のヘテロ半導体領域２４）に接するように、ドレイン領域２２の表面に第一の電界緩和領域３３が形成されている。以下、製造方法の一例を説明する。  
第二の実施の形態の図１０（ａ）において、例えば多結晶シリコン層４を形成する前に、所定の開口を有するマスク層をマスクとして、アルミニウムイオンもしくはボロンイオンをイオン注入して、第一の電界緩和領域３３を形成する。なお、固相拡散により形成してもよい。その後の工程は、図９の構造と同様である。  
このような構成にすることにより、遮断状態においては、第一の電界緩和領域３３とドレイン領域２２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域２３並びに第二のヘテロ半導体領域２４とドレイン領域２２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域３３によって緩和されるため、さらに漏れ電流が低減され、遮断惟能がさらに向上する。
【００３６】
〈図１７の構造〉
図１７の構成は、ゲート絶縁膜２７並びに第一のヘテロ半導体領域２３が接するドレイン領域２２の所定部分に、ドレイン領域２２より高濃度のＮ＋型の導通領域３２が形成されている。また、ゲート電極２８と第一のヘテロ半導体領域２３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域２３もしくは第二のヘテロ半導体領域２４（ここでは第二のヘテロ半導体領域２４）に接するように、ドレイン領域２２の表面に第一の電界緩和領域３３が形成されている。さらに、ゲート電極２８が形成されている溝３５の底部に接するように第二の電界緩和領域３４が形成されている。以下、製造方法の一例を説明する。  
まず、図１０（ａ）の状態から、図１６の構造と同様に、例えば多結晶シリコン層４を形成する前に、第一の電界緩和領域３３を形成しておき（このとき、第二の電界緩和領域３４も同時に形成してもよい）、その後、図９の構造と同様に多結晶シリコン層４およびマスク層３１を形成し（図１０（ｄ）参照）、イオンエッチングにより溝３５を形成する（図１１（ｅ）参照）。次に、マスク層３１を有した状態で、例えばアルミニウムイオンもしくはボロンイオンをイオン注入して、第二の電界緩和領域３４を形成する。さらに、マスク層３１を有した状態で、例えばＰＯＣｌ３雰囲気中にてよりより高い温度でリンドーピングを行うと、イオンエッチングされた多結晶シリコン層２４、２６、層間絶縁膜２５の炭化珪素表面からリンが導入され、Ｎ型の多結晶シリコン層２３並びにＮ＋型の導通領域３２が同時に形成される。なお、本構造においては、第二の電界緩和層３４を形成してから第一のヘテロ半導体領域２３並びに導通領域３２を形成する場合で説明しているが、どちらを先に形成してもかまわない。以後の工程は図９の構造と同様である。
【００３７】
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域２３と導通領域３２とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。  
また、遮断状態においては、第一の電界緩和領域３３並びに第二の電界緩和領域３４とドレイン領域２２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域２３並びに第二のヘテロ半導体領域２４とドレイン領域２２とのヘテロ接合界面に印加されていたドレイン電界が第一の電界緩和領域３３によって緩和されるため、さらに漏れ電流が低減され、遮断惟能がさらに向上する。また、第二の電界緩和領域３４により、ゲート絶縁膜２７に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜２７の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜２７の信頼性を向上することができる。  
なお、本構造においては、導通領域３２並びに第一の電界緩和領域３３並びに第二の電界緩和領域３４がすべて形成された場合を例示しているが、少なくとも一つが形成されていてもよい。
【００３８】
〈図１８の構造〉
図１８の構成は、図１０（ａ）において、多結晶シリコン層２４を形成する前に、ドレイン領域２２に溝３８を形成し、その後、多結晶シリコン層４を形成する。以降の工程は、図９の構造と同様である。このような構成により、図９の構造よりも第一のヘテロ半導体領域２３における漏れ電流をさらに低減することができる。  
以上説明したように、図１０（ａ）〜図１２（ｊ）に示した本発明の基本プロセスを用いて、図１３〜図１８に示すような様々な構造を形成することができる。
【００３９】
以上説明したように本実施の形態は、第一導電型の半導体基体（基板２１とドレイン領域２２）と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域２３並びに第二のヘテロ半導体領域２４と、第一のヘテロ半導体領域２３と接し、第二のヘテロ半導体領域２４の少なくとも一部に層間分離膜２５を介して形成された半導体領域２６を有し、第一のヘテロ半導体領域２３と半導体基体との接合部にゲート絶縁膜２７を介して形成されたゲート電極２８と、半導体領域２６を介して第一のヘテロ半導体領域２３と接続されたソース電極２９と、半導体基体とオーミック接続されたドレイン電極３０とを有する半導体装置の製造方法において、半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層２４０を形成する第一の工程と、少なくとも第二のヘテロ半導体領域形成用半導体層２４０に接するように層間分離層２５を形成する第二の工程と、少なくとも層間分離層２５に接するように半導体層２６０を形成する第三の工程と、所定の開口３６を有するマスク層３１をマスクとして用いて、第二のヘテロ半導体領域形成用半導体層２４０、層間分離層２５および半導体層２６０を選択的にエッチングして第二のヘテロ半導体領域２４、層間分離膜２５および半導体領域２６を形成する第四の工程と、マスク層３１を有した状態で、第一のヘテロ半導体領域形成用半導体層２３０を積層する第五の工程と、第一のヘテロ半導体領域形成用半導体層２３０を選択的にエッチングして第一のヘテロ半導体領域２３を形成する第六の工程と、第一のヘテロ半導体領域２３並びに半導体基体に接するようにゲート絶縁膜２７を形成する第七の工程を少なくとも含むという構成になっている。これにより、導通時においては、第一導電型の第一のヘテロ半導体領域２３とドレイン領域２２との第一のヘテロ接合部をチャネルとして電流を流すため、従来と同等のオン抵抗が得られるのに加えて、遮断時においては、第二のヘテロ半導体領域２４とドレイン領域２２との第二のヘテロ接合部は、第二のヘテロ半導体領域２４を第二導電型としているため、従来に比べて漏れ電流を低減できる半導体装置を容易に製造することができる。すなわち、耐圧と駆動力を両立するためには、ヘテロ半導体領域の不純物を第一導電型、第二導電型で打ち分ける必要があるが、イオン注入などにて駆動部分のみ第一導電型に形成しようとする場合、局所的に形成するのが困難であり、また、パターンずれ等により電流の偏りが起きやすかったが、本発明では、極狭い第一導電型の第一のヘテロ半導体領域２３を容易に形成することができ、また、セルフアラインにより第一のヘテロ半導体領域２３を形成することができるので、電流の偏りも抑制することができる。また、第二のヘテロ半導体２４上に層間分離層２５を介して半導体領域２６を形成することによって、ソース電極２９との接続するコンタクトホールのサイズを自由に設計することが可能になる。このことから、所定のソースコンタクト抵抗を実現しつつ、容易なプロセスで形成することができる。
【００４０】
また、第四の工程もしくは第六の工程において、第二のヘテロ半導体領域形成用半導体層２４０もしくは第一のヘテロ半導体領域形成用半導体層２３０を選択的にエッチングする際に、同時に半導体基体の表層部も選択的にエッチングするという構成になっている。このため、第一のヘテロ半導体領域２３とドレイン領域２２との第一のヘテロ接合部に対面するようにゲート絶縁膜２７を介してゲート電極２８を形成することができるため、導通時に第一のヘテロ接合部にゲート電界を印加しやすいことから、さらにオン抵抗を低減することができる。  
また、第一の工程の後に、第二のヘテロ半導体領域２４が第二導電型となるように、第二のヘテロ半導体領域形成用半導体層２４０の所定領域に不純物を導入する工程を少なくとも含むという構成になっている。これにより第二導電型の第二のヘテロ半導体領域２４を容易に形成することができる。  
また、第四の工程の前に、マスク層３１の端部の直下の少なくとも一部に空隙３７が生じるように、少なくとも第二のヘテロ半導体領域形成用半導体層２４０、層間分離膜２５および半導体層２６０のいずれかの端部を所定の幅除去する工程を少なくとも含むという構成になっている。これにより極狭い領域に第一導電型の第一のヘテロ半導体領域３を容易に形成することが可能になる。  
また、第五の工程から第七の工程までの間に、マスク層３１を有した状態で、第一のヘテロ半導体領域形成用半導体層２３０に不純物を導入する工程を少なくとも含むという構成になっている。これにより極狭い領域に第一導電型の第一のヘテロ半導体領域３を容易に形成することができる。  
また、第五の工程の際に、第一のヘテロ半導体領域形成用半導体層２３０に不純物を導入するという構成になっている。これにより極狭い領域に第一導電型の第一のヘテロ半導体領域３を容易に形成することができる。  
また、第一のヘテロ半導体領域２３とソース電極２９とを半導体領域２６を介して接続する際に、同時に第二のヘテロ半導体領域２４とソース電極２９とが接続するように、半導体領域２６および絶縁分離膜２５の所定領域をエッチングする工程を少なくとも含むという構成になっている。これにより、半導体領域２６と第二のヘテロ半導体領域２４が同時にソース電極２９と接続できる構造が容易に形成できる。また、ソースコンタクト形成時に、同時に半導体領域２６および絶縁分離膜２５の所定領域をエッチングすれば、製造工程を簡略化することができる。
【００４１】
また、第一導電型の半導体基体と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域２３並びに第二のヘテロ半導体領域２４と、第一のヘテロ半導体領域２３と接し、第二のヘテロ半導体領域２４の少なくとも一部に層間分離膜２５を介して形成された半導体領域２６と、第一のヘテロ半導体領域２３と半導体基体との接合部にゲート絶縁膜２５を介して形成されたゲート電極２８と、半導体領域２６を介して第一のヘテロ半導体領域２３と接続されたソース電極２９と、半導体基体とオーミック接続されたドレイン電極３０とを有する半導体装置において、ソース電極２９が少なくとも層間分離膜２５を貫通して第二のヘテロ半導体領域２４と接続されているという構成になっている（図１３〜図１８）。これにより、遮断状態において、ドレイン領域２２で対発生した正孔電流を半導体領域２６を介して直接ソース電極２９に流すことができるため、遮断状態における耐量が向上する。同様に、導通状態から遮断状態に移行する過渡状態の耐量や外部から印加されたサージに対する耐量が向上する。さらに、ソース電極２９からドレイン電極３０に電流が流れる逆導通時においては、ソース電極２９から半導体領域２６および第一のヘテロ半導体領域２３を介してドレイン領域２２に流れる電流経路に加えて、ソース電極２９から第二のヘテロ半導体領域２４を介してドレイン領域２２に流れる電流経路が形成されるため、より低い抵抗で電流が流れる。  
また、半導体基体が炭化珪素からなる。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。  
また、第一のヘテロ半導体領域２３が単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも一つからなるという構成になっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。  
また、第二のヘテロ半導体領域２４が単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも一つからなるという構成になっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。  
また、半導体領域２６が第一のヘテロ半導体領域２３と同一材料からなるという構成になっている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
【００４２】
（実施の形態３）
図１９は、本発明による半導体装置の第三の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。  
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型ＳｉＣ基板１上にＮ−型のＳｉＣエピタキシャル層からなるドレイン領域２が形成され、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域４とが形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域３および第二のヘテロ半導体領域４との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域３とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５が形成されている。また、ゲート絶縁膜５上にはゲート電極６が、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４のドレイン領域２との接合面に対向する対面にはソース電極７が、基板１にはドレイン電極８が接続するように形成されている。  
なお、本実施の形態においては、図１９に示すように、ドレイン領域２の表層部に溝１３を形成して、その溝１３中にゲート絶縁膜５を介してゲート電極６が形成されている、いわゆるトレンチ型の構成で説明しているが、ドレイン領域２に溝を形成しない、いわゆるプレーナ型の構成でもかまわない。
【００４３】
次に、図１９に示した本発明の第三の実施の形態による炭化珪素半導体装置の製造方法を、図２０（ａ）〜図２１（ｈ）を用いて説明する。  
まず、図２０（ａ）に示すように、Ｎ＋型ＳｉＣ基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により第一の多結晶シリコン層４００（第二のヘテロ半導体領域形成用半導体層）を堆積した後、例えばＢＢｒ３雰囲気中にてボロンドーピングを行い、Ｐ型の第一の多結晶シリコン層４を形成する。なお、第一の多結晶シリコン層４００は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。例えばドレイン領域２の不純物濃度および厚さは１×１０１６ｃｍ−３、１０μｍ、例えば第一の多結晶シリコン層４００の厚さは０．５μｍである。  
次に、図２０（ｂ）に示すように、第一の多結晶シリコン層４００上に、例えば、ＬＰ−ＣＶＤ法などにてシリコン酸化膜を堆積し、フォトリソグラフィとエッチングにより所定の開口１４を有するマスク層９を形成する。ここでは、第一の多結晶シリコン層４００よりも厚いシリコン酸化膜を形成しており、シリコン酸化膜の厚さは例えば２μｍである。また、マスク層９の形状が所定のテーパ形状（逆台形状）をもつように、例えばシリコン酸化膜を所定のドライエッチング条件にて形成している。ここではマスク層９の材料の一例として、シリコン酸化膜を用いて説明しているが、比較的厚膜形成が可能で、少なくともエッチングを選択的に行うことができ、かつ除去が容易な膜であれば、他の材料を用いてもかまわない。
【００４４】
次に、図２０（ｃ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、第一の多結晶シリコン層４００とドレイン領域２の表層部をエッチングし、所定の深さを有する溝１３を形成する。なお、多結晶シリコン層４００をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。このようにして、第二のヘテロ半導体領域４が形成される。  
次に、図２０（ｄ）に示すように、再び、例えばＬＰ−ＣＶＤ法により第二の多結晶シリコン層（第一のヘテロ半導体領域形成用半導体層）３００を堆積する。なお、第二の多結晶シリコン層３の導電型や不純物濃度は設計により決定されるが、例えば本実施の形態ではＮ型とし、その厚さは例えば０．５μｍである。  
次に、図２１（ｅ）に示すように、再び、例えば反応性イオンエッチング（ドライエッチング）により、所定の時間、第二の多結晶シリコン層３００をエッチングすると、第二のヘテロ半導体領域４に接するように第二の多結晶シリコン層３００を残した状態で除去することができる。このようにすることで、幅の狭い第一のヘテロ半導体領域３が形成される。このことから、第一のヘテロ半導体領域３はセルフアラインで、かつ、厚み制御が可能な方法で、幅を薄く形成することができる。  
次に、図２１（ｆ）に示すように、例えば、例えばフッ酸系の溶液によりマスク層９を除去する。  
次に、図２１（ｇ）に示すように、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４の上面並びに溝１３の内壁に沿って、ゲート絶縁膜５を堆積する。さらに、その上にゲート電極６となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散によりリンをゲート電極６となる多結晶シリコン層中にドーピングする。その後、ゲート電極６の上部をキャップするように再度ゲート絶縁膜５を堆積し、フォトリソグラフィとエッチングにより第一のヘテロ半導体領域３および第二のヘテロ半導体領域４の上面に形成されていたゲート絶縁膜５を除去し、コンタクトホール（図示せず）を開孔する。本実施の形態においては、ゲート絶縁膜５をゲート電極６の周辺のみ残るように形成した場合を例示しているが、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４のいずれかもしくは両方の上面にも残るように形成されていてもかまわない。  
最後に、図２１（ｈ）に示すように、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当する第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域４には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１９に示した本発明の第一の実施の形態による炭化珪素半導体装置を完成させる。  
以上のように本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、より幅の薄い第一のヘテロ半導体領域３を熱酸化等の工程を簡略化してセルフアラインで形成することができる。また、ゲート絶縁膜５を介してゲート電極６に接する第一のヘテロ半導体領域３の導電型や不純物濃度を自由に設計することができる。
【００４５】
次に、動作について説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。  
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域３および第二のヘテロ半導体領域４は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域４とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域４との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域４の不純物濃度を第一のヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域４と第一のヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域側に伸張することから、第一のヘテロ半導体領域とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。
【００４６】
さらに本実施の形態においては、製造方法上、第一のヘテロ半導体領域３をゲート電極６からゲート電界が及ぶ程度の幅に容易に制御することが可能であるため、例えばゲート電極６を負電位として、例えば第一のヘテロ半導体領域３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。
【００４７】
また、本実施の形態においては、第一のヘテロ半導体領域３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域３の幅を精度よく制御できるため、遮断性のばらつきも抑えることができる。  
このように、本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。  
さらに本発明では、第一のヘテロ半導体領域３を第二のヘテロ半導体領域４とは別の多結晶シリコン層にて形成しているため、不純物の導電型や濃度を自由に設定できるため、設計自由度が向上する。  
次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合、ゲート絶縁膜５を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極６の近傍の第一のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。  
このとき、本実施の形態においては、第一のヘテロ半導体領域３をセルフアラインで形成しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域３の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
【００４８】
次に、導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。  
また、本実施の形態においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。  
例えばソース電極７並びにゲート電極８を接地電位とし、ドレイン電極８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域４側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地にせずに制御電極として使用する場合も可能である。
【００４９】
以上、全ての実施の形態において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての実施の形態において、ドレイン電極８（３０）とソース電極７（２９）とをドレイン領域２（２２）を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極８（３０）とソース電極７（２９）とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。  
また、第一のヘテロ半導体領域３（２３）、第二のヘテロ半導体領域４（２４）に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２（２２）としてＮ型の炭化珪素を、第一のヘテロ半導体領域３（２３）としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。  
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態の断面図である。
【図２】本発明の第１の実施の形態の製造時の断面図である。
【図３】本発明の第１の実施の形態の製造時の断面図である。
【図４】本発明の別の第１の実施の形態の断面図である。
【図５】本発明の別の第１の実施の形態の断面図である。
【図６】本発明の別の第１の実施の形態の断面図である。
【図７】本発明の別の第１の実施の形態の断面図である。
【図８】本発明の別の第１の実施の形態の断面図である。
【図９】本発明の第２の実施の形態の断面図である。
【図１０】本発明の第２の実施の形態の製造時の断面図である。
【図１１】本発明の第２の実施の形態の製造時の断面図である。
【図１２】本発明の第２の実施の形態の製造時の断面図である。
【図１３】本発明の別の第２の実施の形態の断面図である。
【図１４】本発明の別の第２の実施の形態の断面図である。
【図１５】本発明の別の第２の実施の形態の断面図である。
【図１６】本発明の別の第２の実施の形態の断面図である。
【図１７】本発明の別の第２の実施の形態の断面図である。
【図１８】本発明の別の第２の実施の形態の断面図である。
【図１９】本発明の第３の実施の形態の断面図である。
【図２０】本発明の第３の実施の形態の製造時の断面図である。
【図２１】本発明の第３の実施の形態の製造時の断面図である。
【符号の説明】
【００５１】
１…基板                        ２…ドレイン領域
３…第一のヘテロ半導体領域      ４…第二のヘテロ半導体領域
５…ゲート絶縁膜                ６…ゲート電極
７…ソース電極                  ８…ドレイン電極
９…マスク層                  １０…導通領域
１１…第一の電界緩和領域        １２…第二の電界緩和領域
１３…溝                        １４…開口
１５…空隙                      １６…溝
２１…基板領域                  ２２…ドレイン領域
２３…第一のヘテロ半導体領域    ２４…第二のヘテロ半導体領域
２５…層間分離膜                ２６…半導体領域
２７…ゲート絶縁膜              ２８…ゲート電極
２９…ソース電極                ３０…ドレイン電極
３１…マスク層                  ３２…導通領域
３３…第一の電界緩和領域        ３４…第二の電界緩和領域
３５…溝                        ３６…開口
３７…空隙                      ３８…溝
２３０…第一のヘテロ半導体領域形成用半導体層
２４０…第二のヘテロ半導体領域形成用半導体層
２６０…半導体領域形成用半導体層
３００…第一のヘテロ半導体領域形成用半導体層
４００…第二のヘテロ半導体領域形成用半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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