(57)【要約】【課題】高いコストの負担を伴うことなく、試験対象となる半導体装置の大容量化等に柔軟に対応しうる半導体試験システムを提供する。【解決手段】  冗長回路を有する半導体装置について試験を行い、半導体装置の不良箇所に関するフェイル情報を取得する試験装置１０と、フェイル情報を格納するフェイルメモリ３６ａ〜３６ｄと、フェイルメモリ３６ａ〜３６ｄに格納されたフェイル情報に基づき半導体装置の不良箇所を冗長回路で置き換える冗長救済の可否を判定する冗長救済判定部４０とを有し、試験装置１０から独立して設けられた冗長救済判定装置１４とを有し、試験装置１０と冗長救済判定装置１４とが互いにネットワーク１２を介して接続され、試験装置１０から冗長救済判定装置１４にフェイル情報が送信される。【選択図】  図１
2006114149.tif 000002
【特許請求の範囲】
【請求項１】
冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、
前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、前記試験装置から独立して設けられた冗長救済判定装置とを有し、
前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信される
ことを特徴とする半導体試験システム。
【請求項２】
請求項１記載の半導体試験システムにおいて、
前記試験装置は、前記半導体装置に入力するテストパターンを生成するテストパターン生成手段と、前記テストパターンが入力された前記半導体装置から出力される出力データと前記半導体装置が正常な場合に前記半導体装置から出力されることが見込まれる期待値データとを比較し、比較結果に基づき前記半導体装置の不良箇所に関するフェイル情報を生成する比較手段とを有する
ことを特徴とする半導体試験システム。
【請求項３】
請求項１又は２記載の半導体試験システムにおいて、
ネットワークを介して前記冗長判定装置に接続され、前記冗長救済判定手段により生成される冗長救済用データに基づき前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済を行う冗長救済装置を更に有する
ことを特徴とする半導体試験システム。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体試験システムにおいて、
前記冗長救済判定装置は、前記試験装置による前記半導体装置の試験の結果を保存する保存手段を更に有する
ことを特徴とする半導体試験システム。
【請求項５】
冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置に、ネットワークを介して接続される冗長救済判定装置であって、
前記試験装置から送信される前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有する
ことを特徴とする冗長救済判定装置。
【請求項６】
請求項５記載の冗長救済判定装置において、
前記冗長救済判定手段は、前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済を行うための冗長救済用データを生成し、前記冗長救済用データに基づき前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済を行う冗長救済装置に、前記冗長救済用データを出力する
ことを特徴とする冗長救済判定装置。
【請求項７】
冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置であって、
前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき、前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有する冗長救済判定装置に、ネットワークを介して接続され、前記冗長救済判定装置に前記フェイル情報を送信する
ことを特徴とする試験装置。
【請求項８】
冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、
前記試験装置にネットワークを介して接続され、前記試験装置から送信される前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、判定結果に応じて前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済を行うための冗長救済用データを生成する冗長救済判定装置と
を有する半導体試験システムに用いられる冗長救済装置であって、
ネットワークを介して前記冗長救済判定装置に接続され、前記冗長救済判定装置から送信される前記冗長救済用データに基づき、前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済を行う
ことを特徴とする冗長救済装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験システムに係り、特に、冗長回路を有する半導体装置の試験に用いられる半導体試験システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体メモリには、一般的に、メモリセルアレイにおける不良を救済するための冗長回路が形成されている。このような冗長回路を有する半導体装置では、動作試験を行った後、レーザリペア装置等を用いて不良箇所を冗長回路で置き換える冗長救済が行われている。
【０００３】
図５は、半導体メモリ等の試験を行う従来の半導体試験装置の構成を示す概略図である。
【０００４】
図示するように、従来の半導体試験装置は、テスタプロセッサ１００、テストパターン生成部１０２、パターン比較器１０４、フェイルメモリ１０６、冗長救済判定部１０８、ドライバ１１０、及びコンパレータ１１２を有している。
【０００５】
テスタプロセッサ１００は、半導体試験装置全体のシーケンスを制御するものである。
【０００６】
テストパターン生成部１０２は、試験対象の半導体装置に入力する波形（テストパターン）を生成するものであり、パターン発生器１１４、タイミング発生器１１６、及び波形整形器１１８から構成されている。パターン発生器１１４は、プログラミングされたデータに基づきパターンを発生するものである。タイミング発生器１１６は、パターン発生器１１４により発生されるパターンのタイミング信号を発生するものである。波形整形器１１８は、タイミング発生器１１６により発生されるタイミング信号及びパターン発生器１１４により発生されるパターンに基づき、試験対象の半導体装置に与える波形（テストパターン）を生成するものである。
【０００７】
ドライバ１１０は、テストパターン生成部１０２の波形整形器１１８により生成されたテストパターンを試験対象の半導体装置に入力するものである。
【０００８】
コンパレータ１１２は、テストパターンが入力された試験対象の半導体装置から出力される出力波形を取得し、取得した出力波形の信号と基準電圧とを比較し、比較結果に基づきＨ（High）レベル及びＬ（Low）レベルの電圧信号のいずれかを選択して出力する。コンパレータ１１２により出力される電圧信号は、半導体装置から出力される出力波形の時間軸及びレベルに関する出力データとして、パターン比較器１０４に送られる。
【０００９】
パターン比較器１０４は、プログラミングされた期待値データとコンパレータ１１２からの出力データとの比較判定を行うものである。パターン比較器１０４による比較判定結果の情報はテスタプロセッサ１００に送られる。テスタプロセッサ１００は、パターン比較器１０４からの比較判定結果の情報に基づき、試験対象の半導体装置における不良箇所に関するフェイル情報を生成する。
【００１０】
フェイルメモリ１０６は、フェイル情報を格納するものである。
【００１１】
冗長救済判定部１０８は、フェイルメモリ１０６に格納されたフェイル情報に基づき、試験対象の半導体装置における不良箇所を冗長回路で置き換える冗長救済の可否を判定するものである。また、冗長救済判定部１０８は、冗長救済が可能であると判定した場合には、レーザリペア装置等による冗長救済に用いられる冗長救済用データを生成する。
【００１２】
冗長救済判定部１０８により、冗長救済が可能であると判定された場合には、冗長救済判定部１０８により生成された冗長救済用データに基づき、レーザリペア装置等を用いて不良箇所を冗長回路で置き換える冗長救済が行われる。
【特許文献１】特開平９−７３８８号公報
【特許文献２】特開平９−１５３０２１号公報
【特許文献３】特開２０００−２８５６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来の半導体試験装置を用いた試験では、試験装置の冗長救済判定部が使用されるのは冗長救済前の試験工程に限られていた。すなわち、冗長救済後の試験工程においては、冗長救済判定部は必要とされていなかった。
【００１４】
半導体試験装置による試験工程では、例えば図６に示すように、冗長救済前試験工程Ｓ１００、冗長救済工程Ｓ１０２、冗長救済後高温試験工程Ｓ１０４、及び冗長救済後低温試験工程Ｓ１０６が順次行われる。このような半導体装置の試験工程において、冗長救済判定部は、上述のように冗長救済前試験工程Ｓ１００でのみ使用され、冗長救済後高温試験工程Ｓ１０４及び冗長救済後低温試験工程Ｓ１０６では使用されていない。このため、一連の試験工程での冗長救済判定部の稼働状況は３分の１から２分の１程度となっている。
【００１５】
このように、従来の半導体試験装置による試験工程では、試験装置の冗長救済判定部が有効に活用されているとはいえなかった。
【００１６】
また、フェイル情報が格納されるフェイルメモリに必要とされるメモリ容量は、試験対象となる半導体メモリの容量等によって変動する。このため、容量が異なる半導体メモリ等の種々の半導体装置の試験に広く対応することができるように、半導体試験装置には、フェイルメモリとして可能な限り大容量なものを搭載しておく必要がある。このことは、試験装置の価格の上昇を招く一因となっている。
【００１７】
さらに、集積度の上昇等の半導体装置の変遷により、これまでのフェイルメモリの最大容量を超えるメモリ容量が試験を行うために必要とされる半導体装置が新たに登場すると、これまで試験に使用していた半導体試験装置では対応できなくなってしまう。このような場合には、新たに登場した半導体装置に対応した半導体試験装置を購入するか、或いは試験効率を犠牲にして同時に試験を行う半導体装置の数を減ずる必要がある。このように、半導体装置の変遷による新たな半導体装置の登場よって、度々高額な費用の負担を強いられるのが現状となっている。
【００１８】
したがって、高いコストの負担を伴うことなく、試験対象となる半導体装置の大容量化等に柔軟に対応しうる半導体試験装置或いは半導体試験システムを構築することが求められている。
【００１９】
本発明の目的は、高いコストの負担を伴うことなく、試験対象となる半導体装置の大容量化等に柔軟に対応しうる半導体試験システムを提供することにある。
【課題を解決するための手段】
【００２０】
本発明の一観点によれば、冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、前記試験装置から独立して設けられた冗長救済判定装置とを有し、前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信される半導体試験システムが提供される。
【００２１】
また、本発明の他の観点によれば、冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置に、ネットワークを介して接続される冗長救済判定装置であって、前記試験装置から送信される前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有する冗長救済判定装置が提供される。
【００２２】
また、本発明の更に他の観点によれば、冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置であって、前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき、前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有する冗長救済判定装置に、ネットワークを介して接続され、前記冗長救済判定装置に前記フェイル情報を送信する試験装置が提供される。
【００２３】
また、本発明の更に他の観点によれば、冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、前記試験装置にネットワークを介して接続され、前記試験装置から送信される前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、判定結果に応じて前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済を行うための冗長救済用データを生成する冗長救済判定装置とを有する半導体試験システムに用いられる冗長救済装置であって、ネットワークを介して前記冗長救済判定装置に接続され、前記冗長救済判定装置から送信される前記冗長救済用データに基づき、前記半導体装置の前記不良箇所を前記冗長回路で置き換える冗長救済を行う冗長救済装置が提供される。
【発明の効果】
【００２４】
本発明によれば、フェイル情報を格納するフェイルメモリ及びフェイル情報に基づき冗長救済の可否を判断する冗長救済判定部が、フェイル情報を取得する試験装置から独立して設けられ、ネットワークを介して試験装置に接続される冗長救済判定装置に設けられているので、試験対象となる半導体装置の容量が増大し、フェイルメモリの容量が不足した場合には、冗長救済判定装置を十分な容量のフェイルメモリを搭載したものに更新して対応すれば足り、試験装置まで冗長救済判定装置とともに更新する必要はない。これにより、高いコストの負担を伴うことなく、試験対象となる半導体装置の大容量化等に柔軟に対応することができる。
【００２５】
また、本発明によれば、半導体試験システムを更新する際には、試験装置と冗長救済判定装置とが別個独立の装置となっているため、必要に応じて、試験装置及び冗長救済判定装置のいずれか一方のみを更新したり、両者の更新時期をずらしたりすることができる。このように、試験装置及び冗長救済判定装置を一括して更新する必要がないので、半導体試験システムを低コストに更新することができる。
【００２６】
また、冗長救済判定装置のフェイルメモリ及び冗長救済判定部を、ネットワークを介して複数台の試験装置で共有することにより、試験装置毎にフェイルメモリ及び冗長救済判定部が設けられている必要がない。したがって、試験装置のコストを低減することができる。
【００２７】
また、本発明によれば、冗長救済判定装置のフェイルメモリ及び冗長救済判定部を、ネットワークを介して複数台の試験装置で共有することにより、試験装置が設置された工場等の施設間で、ある施設において余剰になっている冗長救済判定部を、冗長救済判定部が不足している他の施設に割り当てることができる。これにより、工場等の施設間全体のコストを低減することができる。
【発明を実施するための最良の形態】
【００２８】
［第１実施形態］
本発明の第１実施形態による半導体試験システムについて図１及び図２を用いて説明する。図１は本実施形態による半導体試験システムの構成を示す概略図、図２は本実施形態による半導体試験システムにおける情報、データ等の流れを示すブロック図である。
【００２９】
まず、本実施形態による半導体試験システムについて図１を用いて説明する。
【００３０】
図示するように、本実施形態による半導体試験システムは、試験対象の半導体装置の試験を行う試験装置１０と、試験装置１０にネットワーク１２を介して接続され、試験装置１０による試験結果の格納及び試験結果に基づく冗長救済可否の判定を行う冗長救済判定装置１４とを有している。試験対象の半導体装置は、例えばＤＲＡＭ等の半導体メモリである。
【００３１】
（試験装置）
試験装置１０は、テストパターンの生成、試験対象の半導体装置へのテストパターンの入力、及び試験対象の半導体装置から出力される出力データと期待値データとの比較判定等を行うものである。具体的には、試験装置１０は、以下に述べるテスタプロセッサ１６、テストパターン生成部１８、ドライバ２０、コンパレータ２２、パターン比較器２４、及び冗長救済判定装置使用要求コントローラ２６から構成されている。
【００３２】
テスタプロセッサ１６は、試験装置１０全体のシーケンスを制御するものである。
【００３３】
テストパターン生成部１８は、試験対象の半導体装置に入力する波形（テストパターン）を生成するものであり、パターン発生器２８、タイミング発生器３０、及び波形整形器３２から構成されている。パターン発生器２８は、プログラミングされたデータに基づきパターンを発生するものである。タイミング発生器３０は、パターン発生器２８により発生されるパターンのタイミング信号を発生するものである。波形整形器３２は、タイミング発生器３０により発生されるタイミング信号及びパターン発生器２８により発生されるパターンに基づき、試験対象の半導体装置に入力する波形（テストパターン）を生成するものである。また、波形整形器３２は、テストパターンが入力された試験対象の半導体装置から出力される出力データとの比較対象となり、不良判定の基準となる期待値データを生成する。期待値データは、例えば、半導体装置が正常な場合に半導体装置から出力されることが見込まれるデータである。
【００３４】
ドライバ２０は、テストパターン生成部１８の波形整形器３２により生成されたテストパターンを試験対象の半導体装置に入力するものである。
【００３５】
コンパレータ２２は、テストパターンが入力された試験対象の半導体装置から出力される出力波形を取得し、取得した出力波形の信号と基準電圧とを比較し、比較結果に基づきＨレベル及びＬレベルの電圧信号のいずれかを選択して出力する。コンパレータ２２により出力される電圧信号は、半導体装置４４から出力される出力波形の時間軸及びレベルに関する出力データとして、パターン比較器２４に送られる。
【００３６】
パターン比較器２４は、波形整形器３２により生成される期待値データと、コンパレータ２２からの出力データとの比較判定を行うものである。パターン比較器２４による比較判定結果の情報はテスタプロセッサ１６に送られる。テスタプロセッサ１６は、パターン比較器２４からの比較判定結果の情報に基づき、試験対象の半導体装置における不良箇所に関するフェイル情報を生成する。
【００３７】
冗長救済判定装置使用要求コントローラ２６は、冗長救済判定装置１４に対して、冗長救済判定装置１４におけるフェイルメモリ３６ａ〜３６ｄや冗長救済判定部４０を使用することを要求するものである。
【００３８】
（冗長救済判定装置）
冗長救済判定装置１４は、試験装置１０からの要求に応じて、試験装置１０により得られたフェイル情報の格納及びフェイル情報に基づく冗長救済可否の判定等を行うものであり、試験装置１０から独立して設けられた装置となっている。具体的には、冗長救済判定装置１４は、以下に述べる冗長プロセッサ３４、フェイルメモリ３６ａ〜３６ｄ、フェイルメモリアドレスコントローラ３８、及び冗長救済判定部４０により構成されている。
【００３９】
冗長プロセッサ３４は、冗長救済判定装置１４全体のシーケンスを制御するものである。
【００４０】
フェイルメモリ３６ａ〜３６ｄは、試験装置１０により得られたフェイル情報を格納するものである。冗長救済判定装置１４には、複数のフェイルメモリ３６ａ〜３６ｄが設けられている。
【００４１】
フェイルメモリアドレスコントローラ３８は、試験装置１０における冗長救済判定装置使用要求コントローラ２６からの要求に応じて、フェイル情報を格納するフェイルメモリ３６ａ〜３６ｄの割り当てを制御するものである。具体的には、フェイルメモリアドレスコントローラ３８は、複数のフェイルメモリ３６ａ〜３６ｄのうちのどのフェイルメモリをフェイル情報の格納に割り当てるか、割り当てるフェイルメモリのうちのどれだけの容量をフェイル情報の格納に用いるかを制御する。
【００４２】
冗長救済判定部４０は、試験装置１０における冗長救済判定装置使用要求コントローラ２６からの要求に応じて、フェイル情報に基づき、試験対象の半導体装置における不良箇所を冗長回路で置き換える冗長救済の可否を判定するものである。冗長救済判定部４０には、試験対象の半導体装置に形成された冗長回路に関する冗長回路データが保存された冗長回路データメモリ４１ａが接続されている。冗長救済判定部４０は、冗長救済可否の判定の際に、冗長回路データメモリ４１ａに保存されている冗長回路データを参照し、フェイル情報及び冗長回路データに基づき冗長救済の可否を判定する。
【００４３】
また、冗長救済判定部４０は、冗長救済の可否の判定の結果、冗長救済が可能であると判定した場合には、冗長救済装置４２による冗長救済に用いられる冗長救済用データを生成する。冗長救済判定部４０には、生成された冗長救済用データを一時的に保存する冗長救済用データメモリ４１ｂが接続されている。
【００４４】
上記の試験装置１０と冗長救済判定装置１４とは、例えばＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）等のネットワーク１２により互いに接続されている。これにより、試験装置１０と冗長救済判定装置１４との間で情報、データ等をやり取りすることが可能になっている。
【００４５】
さらに、試験装置１０及び冗長救済判定装置１４が接続されたネットワーク１２には、半導体装置の不良箇所を冗長回路で置き換える冗長救済を行う冗長救済装置４２が接続されている。冗長救済装置４２としては、例えばレーザリペア装置が用いられている。冗長救済装置４２は、ネットワーク１２を介して冗長救済判定装置１４との間で情報、データ等をやり取りすることが可能となっている。冗長救済装置４２は、冗長救済判定装置１４からネットワーク１２を介して送られる冗長救済用データに基づき、半導体装置に対して冗長救済を行う。
【００４６】
なお、ネットワーク１２を介して接続された試験装置１０と冗長救済判定装置１４とは、互いに同一の施設内の同一の場所に設置されていてもよいし、異なる場所に設置されていてもよい。或いは、両者は互いに異なる施設内に設置されていてもよい。
【００４７】
こうして、本実施形態による半導体試験システムが構成されている。
【００４８】
本実施形態による半導体試験システムは、フェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０が、試験装置１０から独立して設けられた冗長救済判定装置１４に設けられており、試験装置１０と冗長救済判定装置１４とがネットワーク１２を介して互いに接続されていることに主たる特徴がある。
【００４９】
従来の半導体試験装置では、図５に示すように、試験装置毎に１組のフェイルメモリ１０６及び冗長救済判定部１０８が設けられていた。
【００５０】
これに対し、本実施形態による半導体試験システムでは、フェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０が試験装置１０から分離されており、ネットワーク１２に接続された冗長救済判定装置１４にフェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０が設けられている。したがって、試験対象となる半導体装置の容量が増大し、フェイルメモリ３６ａ〜３６ｄの容量が不足した場合には、冗長救済判定装置１４を十分な容量のフェイルメモリを搭載したものに更新して対応すれば足り、試験装置１０まで冗長救済判定装置１４とともに更新する必要はない。これにより、高いコストの負担を伴うことなく、試験対象となる半導体装置の大容量化等に柔軟に対応することができる。
【００５１】
また、本実施形態による半導体試験システムを更新する際には、試験装置１０と冗長救済判定装置１４とが別個独立の装置となっているため、必要に応じて、試験装置１０及び冗長救済判定装置１４のいずれか一方のみを更新したり、両者の更新時期をずらしたりすることができる。つまり、試験装置１０及び冗長救済判定装置１４を一括して更新する必要がないので、半導体試験システムを低コストに更新することができる。
【００５２】
また、ネットワーク１２を介して複数台の試験装置１０を冗長救済判定装置１４に接続することにより、フェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０を複数台の試験装置１０で共有することが可能となる。このように、試験装置１０毎にフェイルメモリ及び冗長救済判定部が設けられている必要がないので、試験装置１０のコストを低減することができる。
【００５３】
さらに、冗長救済判定装置１４のフェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０を、ネットワーク１２を介して複数台の試験装置１０で共有することにより、試験装置１０が設置された工場等の施設間で、ある施設において余剰になっている冗長救済判定部４０を、冗長救済判定部４０が不足している他の施設に割り当てることができる。これにより、工場等の施設間全体のコストを低減することができる。
【００５４】
（半導体試験システムの動作）
次に、本実施形態による半導体試験システムの動作について図２を用いて説明する。なお、図２では、本実施形態による半導体試験システムにおける情報、データ等の流れを、アルファベットを付した矢印（矢印ａ〜矢印ｓ）を用いて示している。
【００５５】
まず、プログラミングされたデータに基づき、パターン発生器３２により、試験対象の半導体装置４４に入力するテストパターンを生成するためのパターンを発生する（矢印ｂ）。また、プログラミングされたデータに基づき、タイミング発生器３０により、半導体装置４４に入力するテストパターンを生成するためのタイミング信号を発生する（矢印ａ）。
【００５６】
次いで、波形整形器３２により、タイミング発生器３０により発生されたタイミング信号及びパターン発生器２８により発生されたパターンに基づき、半導体装置４４に入力するテストパターンを生成する（矢印ｃ）。また、波形整形器３２により、パターン比較器２４において半導体装置４４から出力される出力データとの比較対象となり、不良判定の基準となる期待値データを生成する（矢印ｄ）。
【００５７】
次いで、ドライバ２０により、波形整形器３２により生成されたテストパターンを、半導体装置４４に入力する（矢印ｅ）。
【００５８】
こうしてテストパターンが入力された半導体装置４４から出力される出力波形をコンパレータ２２により取得する（矢印ｆ）。出力波形を取得したコンパレータ２２は、取得した出力波形の信号と基準電圧とを比較し、比較結果に基づきＨレベル及びＬレベルの電圧信号のいずれかを選択して出力する。コンパレータ２２により出力される電圧信号は、半導体装置４４から出力される出力波形の時間軸及びレベルに関する出力データとして、パターン比較器２４に送られる。（矢印ｇ）。
【００５９】
次いで、パターン比較器２４により、コンパレータ２２からの出力データと、波形整形器３２により生成された期待値データとを比較判定する。比較判定を行ったパターン比較器２４は、比較判定結果の情報をテスタプロセッサ１６に出力する（矢印ｈ）。
【００６０】
パターン比較器２４による比較判定結果の情報がテスタプロセッサ１６に入力されると、テスタプロセッサ１６は、入力された比較判定結果の情報に基づき、半導体装置４４における不良箇所に関するフェイル情報を生成する。フェイル情報を生成したテスタプロセッサ１６は、フェイル情報を冗長救済判定装置使用要求コントローラ２６に出力する（矢印Ｉ）。
【００６１】
フェイル情報が冗長救済判定装置使用要求コントローラ２６に入力されると、冗長救済判定装置使用要求コントローラ２６は、冗長救済判定装置使用要求信号及びフェイルメモリ利用要求信号を発生する（矢印ｊ）。
【００６２】
冗長救済装置使用要求コントローラ２６により発生された冗長救済判定装置使用要求信号及びフェイルメモリ利用要求信号は、テスタプロセッサ１６により、ネットワーク１２を介して、冗長救済判定装置１４における冗長プロセッサ３４に送信される。また、フェイル情報も、テスタプロセッサ１６により、ネットワーク１２を介して、冗長救済判定装置１４における冗長プロセッサ３４に送信される（矢印ｋ、矢印ｌ）。
【００６３】
冗長救済判定装置使用要求信号が冗長プロセッサ３４に送信されることにより、冗長救済判定装置３４の使用が可能となり、以下に述べるように、試験装置１０により得られたフェイル情報に基づき、冗長救済の可否の判定が行われる。
【００６４】
冗長プロセッサ３４に受信されたフェイルメモリ利用要求信号は、冗長プロセッサ３４により、フェイルメモリアドレスコントローラ３８に出力される。また、フェイル情報も、冗長プロセッサ３４により、フェイルメモリアドレスコントローラ３８に出力される（矢印ｍ）。
【００６５】
フェイルメモリ利用要求信号がフェイルメモリアドレスコントローラ３８に入力されると、フェイルメモリアドレスコントローラ３８は、試験装置１０から送信されるフェイル情報を格納するフェイルメモリ３６ａ〜３６ｄの割り当てを行う。具体的には、フェイルメモリ３６ａ〜３６ｄのうちからフェイル情報を格納するフェイルメモリを選定し、選定したフェイルメモリに割り当てるメモリ領域を決定する。次いで、フェイルメモリアドレスコントローラ３８は、フェイルメモリの割り当て情報とともにフェイル情報を出力し、選定したフェイルメモリの所定のメモリ領域にフェイル情報を格納する（矢印ｎ）。
【００６６】
こうしてフェイルメモリに格納されたフェイル情報と、冗長回路データメモリ４１ａに保存されている冗長回路データとに基づき、冗長救済判定部４０は、半導体装置４４の不良箇所を冗長回路に置換する冗長救済の可否を判定する。判定結果の情報は、冗長救済判定部４０により、フェイルメモリアドレスコントローラ３８に出力される（矢印ｏ）。
【００６７】
冗長救済の可否の判定の結果、冗長救済判定部４０は、冗長救済が可能であると判定した場合には、冗長救済装置４２による冗長救済に用いられる冗長救済用データを生成する。生成された冗長救済用データは、冗長救済用データメモリ４１ｂに一時的に保存され、冗長救済判定部４０により、必要に応じてフェイルメモリアドレスコントローラ３８に出力される。
【００６８】
フェイルメモリアドレスコントローラ３８は、フェイルメモリ３６ａ〜３６ｄの利用情報とともに、冗長救済判定部４０による判定結果の情報、冗長救済用データを冗長プロセッサ３４に出力する（矢印ｐ）。
【００６９】
冗長プロセッサ３４は、ネットワーク１２を介して、冗長救済用データを冗長救済装置４２に送信する（矢印ｑ、矢印ｓ）。また、冗長プロセッサ３４は、ネットワーク１２を介して、冗長救済判定部４０による判定結果の情報、フェイルメモリ３６ａ〜３６ｄの利用情報を、試験装置１０におけるテスタプロセッサ１６にフィードバックする（矢印ｑ、矢印ｒ）。
【００７０】
冗長救済装置４２は、冗長救済判定装置１４から送信される冗長救済用データに基づき、半導体装置４４の不良箇所を冗長回路に置換する冗長救済を行う。
【００７１】
こうして、試験装置１０により半導体装置４４の試験が行われ、試験装置１０による試験結果に基づき冗長救済判定装置１４により冗長救済可否の判定が行われる。冗長救済が可能であると判定された場合には、冗長救済判定装置１４において生成された冗長救済用データに基づき、冗長救済装置４２により、半導体装置４４の不良箇所を冗長回路で置き換える冗長救済が行われる。
【００７２】
このように、本実施形態によれば、フェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０が、試験装置１０から独立して設けられた冗長救済判定装置１４に設けられており、試験装置１０と冗長救済判定装置１４とがネットワーク１２を介して互いに接続されているので、試験対象となる半導体装置の容量が増大し、フェイルメモリ３６ａ〜３６ｄの容量が不足した場合には、冗長救済判定装置１４を十分な容量のフェイルメモリを搭載したものに更新して対応すれば足り、試験装置１０まで冗長救済判定装置１４とともに更新する必要はない。これにより、高いコストの負担を伴うことなく、試験対象となる半導体装置の大容量化等に柔軟に対応することができる。
【００７３】
また、本実施形態による半導体試験システムを更新する際には、試験装置１０と冗長救済判定装置１４とが別個独立の装置となっているため、必要に応じて、試験装置１０及び冗長救済判定装置１４のいずれか一方のみを更新したり、両者の更新時期をずらしたりすることができる。このように、試験装置１０及び冗長救済判定装置１４を一括して更新する必要がないので、半導体試験システムを低コストに更新することができる。
【００７４】
さらに、冗長救済判定装置１４のフェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０を、ネットワーク１２を介して複数台の試験装置１０で共有することにより、試験装置１０が設置された工場等の施設間で、ある施設において余剰になっている冗長救済判定部４０を、冗長救済判定部４０が不足している他の施設に割り当てることができる。これにより、工場等の施設間全体のコストを低減することができる。
【００７５】
［第２実施形態］
本発明の第２実施形態による半導体試験システムについて図３を用いて説明する。図３は本実施形態による半導体試験システムの構成を示す概略図である。なお、第１実施形態による半導体試験システムと同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００７６】
本実施形態による半導体試験システムは、図３に示すように、１台の冗長救済判定装置１４に対して、ネットワーク１２を介して複数台の試験装置１０が接続されているものである。図３では、１台の冗長救済判定装置１４に対して２台の試験装置１０がネットワーク１２を介して接続されている場合を示している。なお、試験装置１０及び冗長救済判定装置１４の構成は、第１実施形態による半導体試験システムと同様である。
【００７７】
ネットワーク１２を介して接続された複数の試験装置１０は、互いに同一の施設内の同一の場所に設置されていてもよいし、異なる場所に設置されていてもよい。或いは、これらは互いに異なる施設内に設置されていてもよい。
【００７８】
また、ネットワーク１２を介して接続された試験装置１０と冗長救済判定装置１４とは、互いに同一の施設内の同一の場所に設置されていてもよいし、異なる場所に設置されていてもよい。或いは、両者は互いに異なる施設内に設置されていてもよい。
【００７９】
本実施形態による半導体試験システムにおいては、冗長救済判定装置１４は、複数の試験装置１０のそれぞれからの要求に応じて、第１実施形態による半導体試験システムと同様にして、冗長救済の可否の判定、冗長救済用データの生成を行う。
【００８０】
すなわち、冗長救済判定装置１４は、複数の試験装置１０のうちの一の試験装置１０からの要求に応じて、フェイルメモリ３６ａ〜３６ｄのうちの所定のメモリ領域に、一の試験装置１０により得られたフェイル情報を格納する。このフェイル情報に基づき、一の試験装置１０により試験が行われた半導体装置について、冗長救済の可否の判定、冗長救済用データの生成を行う。
【００８１】
また、冗長救済判定装置１４は、複数の試験装置１０のうちの別の試験装置１０からの要求に応じて、フェイルメモリ３６ａ〜３６ｄうちの空いている別のメモリ領域に、別の試験装置１０により得られたフェイル情報を格納する。このフェイル情報に基づき、別の試験装置１０により試験が行われた半導体装置について、冗長救済の可否の判定、冗長救済用データの生成を行う。
【００８２】
なお、冗長救済判定装置１４には、フェイル情報が格納されるフェイルメモリ３６ａ〜３６ｄのほかに、各試験装置１０により得られるフェイル情報以外の種々の試験結果を保存するためのメモリ（図示せず）が設けられている。
【００８３】
このように、本実施形態による半導体試験システムは、１台の冗長救済判定装置１４に対して、ネットワーク１２を介して複数台の試験装置１０が接続されており、冗長救済判定装置１４のフェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０が、ネットワーク１２を介して複数台の試験装置１０で共有されていることに主たる特徴がある。
【００８４】
冗長救済判定装置１４のフェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０が、ネットワーク１２を介して複数台の試験装置１０で共有されているので、試験装置１０毎にフェイルメモリ及び冗長救済判定部が設けられている必要がない。したがって、試験装置１０のコストを低減することができる。
【００８５】
また、冗長救済判定装置１４のフェイルメモリ３６ａ〜３６ｄ及び冗長救済判定部４０が、ネットワーク１２を介して複数台の試験装置１０で共有されているので、試験装置１０が設置された工場等の施設間で、ある施設において余剰になっている冗長救済判定部４０を、冗長救済判定部４０が不足している他の施設に割り当てることができる。これにより、工場等の施設間全体のコストを低減することができる。
【００８６】
さらに、複数の試験装置１０が１台の冗長救済判定装置１４に接続されているので、各試験装置１０により得られたフェイル情報を含む種々の試験結果を冗長救済判定装置１４に保存することができる。これにより、各試験装置１０により得られた試験結果を一箇所に集中して管理することができ、半導体装置の不良解析を効果的に行うことができる。例えば、各試験装置１０により試験が行われた半導体装置の不良傾向、不良発生箇所の分布等を容易に求めることができる。
【００８７】
［第３実施形態］
本発明の第３実施形態による半導体試験システムについて図４を用いて説明する。図４は本実施形態による半導体試験システムの構成を示す概略図である。なお、第１及び第２実施形態による半導体試験システムと同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００８８】
本実施形態による半導体試験システムの基本的構成は、１台の冗長救済判定装置１４に対して複数台の試験装置１０がネットワーク１２を介して接続されている第２実施形態による半導体試験システムとほぼ同様である。本実施形態による半導体試験システムでは、複数台の試験装置１０のそれぞれに、フェイルメモリ４６及び冗長救済判定部４８が設けられている。
【００８９】
図４に示すように、１台の冗長救済判定装置１４に対して複数台の試験装置１０がネットワーク１２を介して接続されている。図４では、１台の冗長救済判定装置１４に対して２台の試験装置１０がネットワーク１２を介して接続されている場合を示している。
【００９０】
各試験装置１０は、第１及び第２実施形態における試験装置１０と同様に、テスタプロセッサ１６、テストパターン生成部１８、ドライバ２０、コンパレータ２２、及びパターン比較器２４を有している。さらに、各試験装置１０は、フェイルメモリ４６及び冗長救済判定部４８を有している。
【００９１】
各試験装置１０におけるフェイルメモリ４６は、冗長救済判定装置１４におけるフェイルメモリ３６ａ〜３６ｄと同様に、試験装置１０により得られるフェイル情報を格納するものである。
【００９２】
また、各試験装置１０における冗長救済判定部４８は、冗長救済判定装置１４における冗長救済判定部４０と同様に、フェイル情報に基づき半導体装置の不良箇所を冗長回路で置き換える冗長救済の可否を判定し、冗長救済が可能である場合には冗長救済用データを生成するものである。
【００９３】
このように、本実施形態による半導体試験システムは、フェイルメモリ４６及び冗長救済判定部４８を有する試験装置１０と、冗長救済判定装置１４とがネットワーク１２を介して接続されていることに主たる特徴がある。
【００９４】
本実施形態による半導体試験システムでは、フェイルメモリ４６及び冗長救済判定部４８を有する各試験装置１０において、半導体装置の試験及び試験結果に基づく冗長救済の可否の判定が独立して行われる。
【００９５】
すなわち、各試験装置１０において得られたフェイル情報は、各試験装置１０のフェイルメモリ４６に格納される。そして、各試験装置１０の冗長救済判定部４８により、フェイルメモリ４６に格納されたフェイル情報に基づき、冗長救済の可否の判定、冗長救済用データの生成が行われる。
【００９６】
ここで、各試験装置１０におけるフェイルメモリ４６の容量がフェイル情報の格納に不足する場合には、以下に述べるように、冗長救済判定装置１４におけるフェイルメモリ３６ａ〜３６ｄもフェイル情報の格納に利用される。
【００９７】
すなわち、フェイルメモリ４６の容量が不足した試験装置１０からの要求に応じて、ネットワーク１２を介して、冗長救済判定装置１４におけるフェイルメモリ３６ａ〜３６ｄのうちの所定のメモリ領域がフェイル情報の格納に割り当てられる。
【００９８】
こうして、各試験装置１０において得られたフェイル情報は、各試験装置１０におけるフェイルメモリ４６と冗長救済判定装置１４におけるフェイルメモリ３６ａ〜３６ｄに分散して格納される。
【００９９】
各試験装置１０における冗長救済判定部４８は、フェイルメモリ４６及びフェイルメモリ３６ａ〜３６ｄに分散して格納されたフェイル情報に基づき、冗長救済の可否の判定、冗長救済用データの生成を行う。
【０１００】
上述のように、本実施形態による半導体装置では、フェイルメモリ３６ａ〜３６ｄを有する冗長救済判定装置１４がネットワーク１２を介して試験装置１０に接続されているので、各試験装置１０におけるフェイルメモリ４６の容量がフェイル情報の格納に不足する場合には、フェイルメモリ４６と冗長救済判定装置１４におけるフェイルメモリ３６ａ〜３６ｄにフェイル情報を分散して格納することができる。
【０１０１】
さらに、本実施形態による半導体試験システムは、第２実施形態による半導体試験システムと同様に、複数の試験装置１０が１台の冗長救済判定装置１４に接続されているので、各試験装置１０により得られたフェイル情報を含む種々の試験結果を冗長救済判定装置１４に保存することができる。これにより、各試験装置１０により得られた試験結果を一箇所に集中して管理することができ、半導体装置の不良解析を効果的に行うことができる。例えば、各試験装置１０により試験が行われた半導体装置の不良傾向、不良発生箇所の分布等を容易に求めることができる。
【０１０２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０３】
例えば、上記実施形態では、ＤＲＡＭ等の半導体メモリを試験対象とする半導体試験システムの場合について説明したが、本発明は、冗長回路を備えた半導体装置を試験対象とするあらゆる半導体試験システムに適用することができる。
【０１０４】
また、上記第２及び第３実施形態では、１台の冗長救済判定装置１４に対して複数台の試験装置１０がネットワーク１２を介して接続されている場合について説明したが、ネットワーク１２を介して接続する試験装置１０の台数は、冗長救済判定装置１４に搭載されたフェイルメモリの総容量等に応じて、適宜変更することができる。
【０１０５】
また、上記実施形態では、１台の冗長救済判定装置１４に対して１台又は複数台の試験装置１０がネットワーク１２を介して接続されている場合について説明したが、ネットワークを介して接続する冗長救済判定装置１４の台数は、１台に限定されるものではなく、複数台であってもよい。例えば、複数台の冗長救済判定装置１４に対してネットワーク１２を介して複数台の試験装置１０を接続し、複数台の冗長救済判定装置１４を複数台の試験装置１０で共有してもよい。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１実施形態による半導体試験システムの構成を示す概略図である。
【図２】本発明の第１実施形態による半導体試験システムにおける情報、データ等の流れを示すブロック図である。
【図３】本発明の第２実施形態による半導体試験システムの構成を示す概略図である。
【図４】本発明の第３実施形態による半導体試験システムの構成を示す概略図である。
【図５】従来の半導体試験装置の構成を示す概略図である。
【図６】半導体試験装置による試験工程を示す概略図である。
【符号の説明】
【０１０７】
１０…試験装置
１２…ネットワーク
１４…冗長救済判定装置
１６…テスタプロセッサ
１８…テストパターン生成部
２０…ドライバ
２２…コンパレータ
２４…パターン比較器
２６…冗長救済判定装置使用要求コントローラ
２８…パターン発生器
３０…タイミング発生器
３２…波形整形器
３４…冗長プロセッサ
３６ａ、３６ｂ、３６ｃ、３６ｄ…フェイルメモリ
３８…フェイルメモリアドレスコントローラ
４０…冗長救済判定部
４１ａ…冗長回路データメモリ
４１ｂ…冗長救済用データメモリ
４２…冗長救済装置
４４…半導体装置
４６…フェイルメモリ
４８…冗長救済判定部
１００…テスタプロセッサ
１０２…テストパターン生成部
１０４…パターン比較器
１０６…フェイルメモリ
１０８…冗長救済判定部
１１０…ドライバ
１１２…コンパレータ
１１４…パターン発生器
１１６…タイミング発生器
１１８…波形整形器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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