(57)【要約】【課題】  少ない労力でビアホール等を形成するときのエッチング条件が適切か否かを確認できるようにする。【解決手段】  基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を有する半導体基板１上に、導電膜２及び層間絶縁膜３を形成し、層間絶縁膜３の表面を平坦化する。層間絶縁膜３をエッチングすることにより、低地部の上方に位置する第1及び第２の接続孔３ａ、前記基準部の上方に位置する第３の接続孔３ｂ、及び高地部の上方に位置する第４の接続孔３ｃを同時に形成する。第１〜第４の接続孔３ａ〜３ｃそれぞれに、第1〜第４の導電体４ａ〜４ｃを埋め込む。層間絶縁膜３上に、第1の導電体３ａ、第３の導電体４ｂ及び第４の導電体４ｃを互いに接続する上部電極５ｂを形成し、上部電極５ｂと、第１の導電体３ａとの間の抵抗を測定する。【選択図】      図３
2006005232.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に、基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を形成する工程と、
前記低地部上、前記基準部上及び前記高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第１及び第２の接続孔、前記基準部の上方に位置する第３の接続孔、及び前記高地部の上方に位置する第４の接続孔を形成する工程と、
前記第１乃至第４の接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記層間絶縁膜上に、前記第２の導電体、前記第３の導電体及び前記第４の導電体を互いに接続する上部電極を形成する工程と、
前記上部電極と、前記第１の導電体との間の抵抗値を測定する工程と
を具備するエッチング条件の設定方法。
【請求項２】
前記抵抗値を測定する工程の後に、
測定した前記抵抗値が基準値より高い場合は、エッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、
測定した前記抵抗値が基準値以下の場合は、エッチング量が適切であると判断する工程を更に具備する請求項１に記載のエッチング条件の設定方法。
【請求項３】
半導体基板の表面に、低地部、及び前記低地部より高地である高地部を形成する工程と、
前記低地部上及び高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第1及び第２の接続孔を形成するとともに、前記高地部の上方に位置する第３及び第４の接続孔を形成する工程と、
前記第１乃至第４の接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記第１及び第２の導電体相互間の抵抗値と、前記第３及び第４の導電体相互間の抵抗値とを比較する工程と
を具備するエッチング条件の設定方法。
【請求項４】
前記抵抗値を比較する工程の後に、
前記第１及び第２の導電体相互間の抵抗値が、前記第３及び第４の導電体相互間の抵抗値より高い場合は、エッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、
前記第１及び第２の導電体相互間の抵抗値と、前記第３及び第４の導電体相互間の抵抗値の差が所定範囲以内の場合は、エッチング量が適切であると判断する工程を更に具備する請求項３に記載のエッチング条件の設定方法。
【請求項５】
前記第１乃至第４の導電体を埋め込む工程と、前記抵抗値を比較する工程の間に、前記第２の導電体と前記第３の導電体を接続する上部電極を、前記層間絶縁膜上に形成する工程を更に具備し、
前記抵抗値を比較する工程において、前記第１の導電体と前記上部電極との間の抵抗を測定するとともに、前記第４の導電体と前記上部電極との間の抵抗を測定する、請求項３又は４に記載のエッチング条件の設定方法。
【請求項６】
半導体基板の表面に、基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を形成する工程と、
前記低地部上、前記基準部上及び前記高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第1の接続孔、前記基準部の上方に位置する第２の接続孔、及び前記高地部の上方に位置する第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに第１乃至第３の導電体を埋め込む工程と、
前記第１及び第２の導電体相互間の抵抗、及び前記第２及び第３の導電体相互間の抵抗を、それぞれ測定する工程と
を具備するエッチング条件の設定方法。
【請求項７】
半導体基板の表面に、低地部、及び前記低地部より高地である高地部を形成する工程と、
前記低地部上及び高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第1の接続孔、及び前記高地部の上方に位置する第２の接続孔を同時に形成する工程と、
前記第１及び第２の接続孔それぞれに第１及び第２の導電体を埋め込む工程と、
前記第１の導電体と、前記第２の導電体との間の抵抗を測定する工程と
を具備するエッチング条件の設定方法。
【請求項８】
前記低地部と前記高地部の段差は、半導体装置に許容される層間絶縁膜の最小厚さと最大厚さの差に等しく、
前記層間絶縁膜の表面を平坦化する工程において、
前記低地部上における前記層間絶縁膜の厚さを、半導体装置に許容される層間絶縁膜の最大厚さに略等しくし、
前記高地部上における前記層間絶縁膜の厚さを、半導体装置に許容される層間絶縁膜の最小厚さに略等しくする請求項１〜７のいずれか一項に記載のエッチング条件の設定方法。
【請求項９】
前記低地部と高地部の段差は、１５０ｎｍ以上４００ｎｍ以下である請求項８に記載のエッチング条件の設定方法。
【請求項１０】
半導体基板の表面に、低地部、及び前記低地部より高地である高地部を形成する工程と、
前記低地部上及び高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に、該導電膜より抵抗が高い前記第２の導電膜を連続して形成する工程と、
前記第２の導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第1及び第２の接続孔を形成するとともに、前記高地部の上方に位置する第３及び第４の接続孔を形成する工程と、
前記第１乃至第４の接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記第１及び第２の導電体相互間の抵抗値である第１の抵抗値と、前記第３及び第４の導電体相互間の抵抗値である第２の抵抗値を、それぞれ測定する工程と、
前記第１の抵抗値に基づいて、前記層間絶縁膜のエッチング量が不足しているか否かを判断するとともに、前記第２の抵抗値に基づいて、前記層間絶縁膜のエッチング量が過多であるか否かを判断し、エッチング条件を調整する工程と、
を具備するエッチング条件の設定方法。
【請求項１１】
前記エッチング条件を調整する工程は、
前記第１の抵抗値が前記第２の抵抗値より大きく、かつこれら抵抗値の差が基準値以上である場合に、前記層間絶縁膜のエッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、
前記第２の抵抗値が前記第１の抵抗値より小さく、かつこれら抵抗値の差が、前記基準値以下の所定範囲内である場合には、前記層間絶縁膜のエッチング量が過多であると判断して、エッチング条件をエッチング量が減る方向に調整する工程である、請求項１０に記載のエッチング条件の設定方法。
【請求項１２】
前記導電膜はＡｌ合金膜であり、
前記第２の導電膜を形成する工程は、前記Ａｌ合金膜の表面にＴｉＮ膜を形成する工程である請求項１０又は１１に記載のエッチング条件の設定方法。
【請求項１３】
エッチング装置のエッチング条件を設定する工程と、
導電膜上に層間絶縁膜を形成する工程と、
前記エッチング装置を用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に、前記導電膜上に位置する接続孔を形成する工程と、
を具備し、
前記エッチング条件を設定する工程は、
半導体基板の表面に、基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を形成する工程と、
前記基準部上、前記低地部上及び前記高地部上に、評価用導電膜を連続して形成する工程と、
前記評価用導電膜上に評価用層間絶縁膜を形成する工程と、
前記評価用層間絶縁膜の表面を平坦化する工程と、
前記評価用層間絶縁膜をエッチングすることにより、該評価用層間絶縁膜に、前記低地部の上方に位置する第1及び第２の評価用接続孔、前記基準部の上方に位置する第３の評価用接続孔、及び前記高地部の上方に位置する第４の評価用接続孔を形成する工程と、
前記第１乃至第４の評価用接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記層間絶縁膜上に、前記第２の導電体、前記第３の導電体及び前記第４の導電体を互いに接続する上部電極を形成する工程と、
前記上部電極と、前記第１の導電体との間の抵抗値を測定する工程と、
測定した前記抵抗値が基準値より高い場合は、エッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、測定した前記抵抗値が基準値以下の場合は、エッチング量が適切であると判断する工程と
を有する半導体装置の製造方法。
【請求項１４】
エッチング装置のエッチング条件を設定する工程と、
導電膜上に層間絶縁膜を形成する工程と、
前記エッチング装置を用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に、前記導電膜上に位置する接続孔を形成する工程と、
を具備し、
前記エッチング条件を設定する工程は、
半導体基板の表面に、低地部、及び前記低地部より高地である高地部を形成する工程と、
前記低地部上及び高地部上に、評価用導電膜を連続して形成する工程と、
前記評価用導電膜上に評価用層間絶縁膜を形成する工程と、
前記評価用層間絶縁膜の表面を平坦化する工程と、
前記評価用層間絶縁膜をエッチングすることにより、該評価用層間絶縁膜に、前記低地部の上方に位置する第1及び第２の評価用接続孔を形成するとともに、前記高地部の上方に位置する第３及び第４の評価用接続孔を形成する工程と、
前記第１乃至第４の評価用接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記第１及び第２の導電体相互間の抵抗値と、前記第３及び第４の導電体相互間の抵抗値とを比較する工程と、
前記第１及び第２の導電体相互間の抵抗値が、前記第３及び第４の導電体相互間の抵抗値より高い場合は、エッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、前記第１及び第２の導電体相互間の抵抗値と、前記第３及び第４の導電体相互間の抵抗値の差が所定範囲以内の場合は、エッチング量が適切であると判断する工程と
を有する半導体装置の製造方法。
【請求項１５】
表面に、基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部が形成された半導体基板と、
前記半導体基板上に位置し、前記低地部上、前記基準部上及び前記高地部上に連続して形成された導電膜と、
前記導電膜上に形成され、表面が平坦化された層間絶縁膜と、
前記層間絶縁膜に形成され、前記低地部の上方に位置する第１及び第２の接続孔と、
前記層間絶縁膜に形成され、前記基準部の上方に位置する第３の接続孔と、
前記層間絶縁膜に形成され、前記高地部の上方に位置する第４の接続孔と、
前記第１乃至第４の接続孔それぞれに埋め込まれた第１乃至第４の導電体と、
前記層間絶縁膜上に形成され、前記第２の導電体、前記第３の導電体及び前記第４の導電体を互いに接続する上部電極と、
を具備する半導体装置。
【請求項１６】
表面に、低地部、及び前記低地部より高地である高地部が形成された半導体基板と、
前記半導体基板上に位置し、前記低地部上及び高地部上に連続して形成された導電膜と、
前記導電膜上に形成され、表面が平坦化された層間絶縁膜と、
前記層間絶縁膜に形成され、前記低地部の上方に位置する第1及び第２の接続孔と、
前記層間絶縁膜に形成され、前記高地部の上方に位置する第３及び第４の接続孔と、
前記第１乃至第４の接続孔それぞれに埋め込まれた第１乃至第４の導電体と、
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッチング条件の設定方法、半導体装置の製造方法、及び半導体装置に関する。特に本発明は、接続孔を形成するときのエッチング条件の適否を少ない労力で判断することができる、エッチング条件の設定方法、半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
図１１の各図は、半導体装置の製造方法を説明する断面概略図である。
まず、図１１（Ａ）に示すように、シリコン基板１０１に、素子分離膜１０２を形成し、素子領域を互いに分離する。次いで、素子領域にＭＯＳトランジスタを形成する。ＭＯＳトランジスタは、ゲート酸化膜１０３、ゲート電極１０４、サイドウォール１０５、低濃度不純物領域１０６ａ，１０６ｂ、及び不純物領域１０７ａ，１０７ｂによって構成されている。
次いで、ゲート電極１０４、不純物領域１０７ａ，１０７ｂそれぞれの表面に、チタンシリサイド膜１０４ａ，１０８ａ，１０８ｂを形成する。
【０００３】
次いで、図１１（Ｂ）に示すように、トランジスタ上を含む全面上に、層間絶縁膜１０９を形成する。次いで、層間絶縁膜１０９をエッチングすることにより、層間絶縁膜１０９に、不純物領域１０７ａ，１０７ｂそれぞれの上に位置するコンタクトホール１０９ａ，１０９ｂ、及びゲート電極１０４上に位置するコンタクトホール（図示せず）を形成する。次いで、コンタクトホール１０９ａ，１０９ｂそれぞれに、Ｗプラグ１１０ａ，１１０ｂを埋め込み、ゲート電極１０４上のコンタクトホールにＷプラグ（図示せず）を埋め込む。
【０００４】
次いで、各Ｗプラグそれぞれの上及び層間絶縁膜１０９上に、Ａｌ合金膜を堆積し、更にその上に、ＴｉＮ膜を堆積する。次いで、このＡｌ合金膜及びＴｉＮ膜の積層膜をパターニングする。これにより、層間絶縁膜１０９上には、Ａｌ合金配線１１１ａ，１１１ｂ，１１１ｃが形成される。Ａｌ合金配線１１１ａ，１１１ｂそれぞれはＷプラグ１１０ａ，１１０ｂに接続し、Ａｌ合金配線１１１ｃはゲート電極１０４上のＷプラグに接続する。
【０００５】
次いで、図１１（Ｃ）に示すように、Ａｌ合金配線１１１ａ〜１１１ｃそれぞれの上を含む全面上に、第２の層間絶縁膜１１２を形成する。次いで、第２の層間絶縁膜１１２をエッチングことにより、第２の層間絶縁膜１１２に、Ａｌ合金配線１１１ａ，１１１ｂそれぞれの上に位置するビアホール１１２ａ，１１２ｂ、及びＡｌ合金配線１１１ｃの上に位置するビアホール（図示せず）を形成する。次いで、ビアホール１１２ａ，１１２ｂそれぞれに、Ｗプラグ１１３ａ，１１３ｂを埋め込み、Ａｌ合金配線１１１ｃ上のビアホールにＷプラグ（図示せず）を埋め込む。
【０００６】
次いで、第２の層間絶縁膜１１２上に、Ａｌ合金配線１１４ａ，１１４ｂ，１１４ｃを形成する。Ａｌ合金配線１１４ａ，１１４ｂそれぞれはＷプラグ１１３ａ，１１３ｂに接続し、Ａｌ合金配線１１４ｃはＡｌ合金配線１１１ｃ上のＷプラグに接続する。
【０００７】
上述した工程で製造される半導体装置において、各配線が、下方に位置するトランジスタ又は配線（以下トランジスタ等と記載）と正常に接続するためには、ビアホール又はコンタクトホール（以下ビアホール等と記載）が正常に形成される必要がある。
すなわち、ビアホール等が層間絶縁膜を貫通していない場合、各配線はトランジスタ等と接続しないか、又は接続抵抗が高い値になる。また、ビアホールを形成するときのエッチングが過剰にされた場合、Ａｌ合金配線のＴｉＮ膜がダメージを受け、接続抵抗が高くなることもある。
【０００８】
一方、層間絶縁膜１０９，１１２の厚さには、ある程度のばらつきが生じる。このため、ビアホール等を形成するためのエッチング工程では、このばらつきの範囲内にあるすべての層間絶縁膜に、ビアホール等が正常に形成されるように、エッチング条件（エッチング時間等）を設定する必要がある。
【０００９】
従来、このエッチング条件の設定は、以下のようにモニター基板を作製し、作製したモニターウェハを解析することで行っていた。
まず、図１２（Ａ）に示すように、シリコン基板１２１上に、ポリシリコン膜，Ａｌ合金膜等の導電膜１２２を形成する。次いで、導電膜１２２上に層間絶縁膜１２３を形成する。このとき、層間絶縁膜１２３の厚さを、実際の製造工程における層間絶縁膜の許容ばらつき内での最大値Ｔmaxにする。次いで、層間絶縁膜１２３に接続孔１２３ａを形成し、接続孔１２３ａにＷプラグ１２４を埋め込む。
【００１０】
次に、図１２（Ｂ）に示すように、他のシリコン基板１２１上に、導電膜１２２及び層間絶縁膜１２３をこの順に積層する。このとき、層間絶縁膜１２３の厚さを、実際の製造工程における層間絶縁膜の許容ばらつき内での最小値Ｔminにする。次いで、層間絶縁膜１２３に接続孔１２３ａを形成し、接続孔１２３ａにＷプラグ１２４を埋め込む。
【００１１】
その後、２種類のモニター基板それぞれの断面をＳＥＭで確認し、それぞれのモニター基板において、接続孔１２３ａ及びＷプラグ１２４が正常に形成されているか否かを確認する。いずれかのモニター基板において、接続孔１２３ａ及びＷプラグ１２４が正常に形成されていない場合、エッチング条件を変更し、上述した処理を再び行う。
【００１２】
また、他のエッチング条件の設定方法として、層間絶縁膜のエッチング量を変えて複数種類の半導体装置を実際に製造し、これら半導体装置の歩留まりをエッチング量ごとに測定する方法がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記したエッチング条件の設定方法には、以下の課題がある。まず、モニター基板を用いる方法では、モニター基板の断面をＳＥＭで確認することにより、ビアホール等及びＷプラグが正常に形成されているか否かを確認していた。この工程には、モニター基板を研磨して断面を出すなど、多くの労力を要していた。また、層間絶縁膜の厚さを変えるためには、複数のモニターウェハを製造する必要があり、さらに多くの労力を要していた。このため、確認できるビアホール等及びＷプラグの数が少なかった。
従って、確認不足となり、適切なエッチング条件を設定できないことがあった。
【００１４】
また、実際に半導体装置を製造して歩留まりを測定する方法では、歩留まりに影響を与える因子が、ビアホール等及びＷプラグ以外にも存在する。このため、最終的には半導体装置の断面をＳＥＭで確認し、歩留まりに影響を与えた因子を特定する必要があった。
また、層間絶縁膜のエッチング量を変えて複数種類の半導体装置を実際に製造する必要があったため、多くの労力を要していた。
【００１５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、少ない労力でビアホール等を形成するときのエッチング条件が適切か否かを確認することができる、エッチング条件の設定方法、半導体装置の製造方法、及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明に係るエッチング条件の設定方法は、
半導体基板の表面に、基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を形成する工程と、
前記低地部上、前記基準部上及び前記高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第１及び第２の接続孔、前記基準部の上方に位置する第３の接続孔、及び前記高地部の上方に位置する第４の接続孔を形成する工程と、
前記第１乃至第４の接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記層間絶縁膜上に、前記第２の導電体、前記第３の導電体及び前記第４の導電体を互いに接続する上部電極を形成する工程と、
前記上部電極と、前記第１の導電体との間の抵抗値を測定する工程と
を具備する。
【００１７】
接続孔を形成するときのエッチング量が不足している場合、第１及び第２の接続孔は層間絶縁膜を貫通せず、第１及び第２の導電体は導電膜に接続しない。このため、測定した抵抗値は、エッチング量が適切な場合と比べて高くなる。このため、抵抗値に基づいて、エッチング量が不足しているか否かを判断することができる。また、抵抗を測定する労力は、ＳＥＭで断面を確認する労力と比べると格段に少ない。
従って、この半導体製造装置の評価方法によれば、接続孔を形成するときのエッチング条件の適否を、少ない労力で判断することができる。
【００１８】
測定した抵抗値が基準値より高い場合は、エッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、測定した抵抗値が基準値以下の場合は、エッチング量が適切であると判断する工程を、抵抗値を測定する工程の後に具備してもよい。
【００１９】
本発明に係る他のエッチング条件の設定方法は、
半導体基板の表面に、低地部、及び前記低地部より高地である高地部を形成する工程と、
前記低地部上及び高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第1及び第２の接続孔を形成するとともに、前記高地部の上方に位置する第３及び第４の接続孔を形成する工程と、
前記第１乃至第４の接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記第１及び第２の導電体相互間の抵抗値と、前記第３及び第４の導電体相互間の抵抗値とを比較する工程と
を具備する。
【００２０】
接続孔を形成するときのエッチング量が不足している場合、第１及び第２の接続孔は層間絶縁膜を貫通せず、第１及び第２の導電体は導電膜に接続しない。このため、第１及び第２の導電体相互間の抵抗値は、第３及び第４の導電体相互間の抵抗値より高くなる。このため、抵抗値に基づいて、エッチング量が不足しているか否かを判断することができる。従って、接続孔を形成するときのエッチング条件の適否を、少ない労力で判断することができる。
【００２１】
抵抗値を比較する工程の後に  第１及び第２の導電体相互間の抵抗値が、第３及び第４の導電体相互間の抵抗値より高い場合は、エッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、第１及び第２の導電体相互間の抵抗値と、第３及び第４の導電体相互間の抵抗値の差が所定範囲以内の場合は、エッチング量が適切であると判断する工程を更に具備してもよい。
また、第１乃至第４の導電体を埋め込む工程と、抵抗値を比較する工程の間に、層間絶縁膜上に、第２の導電体と第３の導電体を接続する上部電極を形成する工程を更に具備し、抵抗値を比較する工程において、第１の導電体と上部電極との間の抵抗を測定するとともに、第４の導電体と上部電極との間の抵抗を測定してもよい。
【００２２】
本発明に係る他のエッチング条件の設定方法は、
半導体基板の表面に、基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を形成する工程と、
前記低地部上、前記基準部上及び前記高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第1の接続孔、前記基準部の上方に位置する第２の接続孔、及び前記高地部の上方に位置する第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに第１乃至第３の導電体を埋め込む工程と、
前記第１及び第２の導電体相互間の抵抗、及び前記第２及び第３の導電体相互間の抵抗を、それぞれ測定する工程と
を具備する。
【００２３】
本発明に係る他のエッチング条件の設定方法は、
半導体基板の表面に、低地部、及び前記低地部より高地である高地部を形成する工程と、
前記低地部上及び高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第1の接続孔、及び前記高地部の上方に位置する第２の接続孔を同時に形成する工程と、
前記第１及び第２の接続孔それぞれに第１及び第２の導電体を埋め込む工程と、
前記第１の導電体と、前記第２の導電体との間の抵抗を測定する工程と
を具備する。
【００２４】
上記した半導体製造装置の評価方法において、低地部と高地部の段差を、半導体装置に許容される層間絶縁膜の最小厚さと最大厚さの差に等しくし、層間絶縁膜の表面を平坦化する工程において、低地部上における層間絶縁膜の厚さを、半導体装置に許容される層間絶縁膜の最大厚さに略等しくし、高地部上における層間絶縁膜の厚さを、半導体装置に許容される層間絶縁膜の最小厚さに略等しくするのが好ましい。
この場合、低地部と高地部の段差は、例えば１５０ｎｍ以上２００ｎｍ以下である。
【００２５】
本発明に係る他のエッチング条件の設定方法は、
半導体基板の表面に、低地部、及び前記低地部より高地である高地部を形成する工程と、
前記低地部上及び高地部上に、導電膜を連続して形成する工程と、
前記導電膜上に、該導電膜より抵抗が高い前記第２の導電膜を連続して形成する工程と、
前記第２の導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜をエッチングすることにより、該層間絶縁膜に、前記低地部の上方に位置する第1及び第２の接続孔を形成するとともに、前記高地部の上方に位置する第３及び第４の接続孔を形成する工程と、
前記第１乃至第４の接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記第１及び第２の導電体相互間の抵抗値である第１の抵抗値と、前記第３及び第４の導電体相互間の抵抗値である第２の抵抗値を、それぞれ測定する工程と、
前記第１の抵抗値と前記第２の抵抗値に基づいて、前記層間絶縁膜のエッチング量が過多であるか否かを判断して、エッチング条件を調整する工程と、
を具備する。
【００２６】
層間絶縁膜のエッチング量が過多である場合、高地部の上方に位置する第３及び第４の接続孔は第２の導電膜を貫き、導電膜に直に接続する。この場合、第２の抵抗値は、エッチング量が適切な場合と比べて低くなる。
また、層間絶縁膜のエッチング量が不足している場合、低地部の上方に位置する第１及び第２の接続孔は、層間絶縁膜を貫通しない。この場合、第１の抵抗値は、エッチング量が適切な場合と比べて高くなる。
従って、前記第１の抵抗値と前記第２の抵抗値に基づいて、前記層間絶縁膜のエッチング量が適切であるか否かを判断し、エッチング条件を調整することができる。
【００２７】
例えば、エッチング量が過多である場合、第１及び第２の接続孔は適切に形成されるが、第３及び第４の接続孔が第２の導電膜を貫くことが多い。このような場合、第２の抵抗値は第１の抵抗値より小さく、かつ、これら抵抗値の差が所定範囲内となる。
また、エッチング量が不足している場合、第３及び第４の接続孔は適切に形成されるが、第１及び第２の接続孔は層間絶縁膜を貫通しない場合が多い。このような場合、第１の抵抗値が前記第２の抵抗値より大きく、かつこれら抵抗値の差は基準値以上になる。なお、この基準値は、前記した所定範囲の外にある。
これらの場合、エッチング条件をエッチング量が減る方向に調整したり、エッチング量が増える方向に調節することができる。
なお、導電膜がＡｌ合金膜である場合、第２の導電膜はＴｉＮ膜である。
【００２８】
本発明に係る半導体装置の製造方法は、
エッチング装置のエッチング条件を設定する工程と、
導電膜上に層間絶縁膜を形成する工程と、
前記エッチング装置を用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に、前記導電膜上に位置する接続孔を形成する工程と、
を具備し、
前記エッチング条件を設定する工程は、
半導体基板の表面に、基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部を形成する工程と、
前記基準部上、前記低地部上及び前記高地部上に、評価用導電膜を連続して形成する工程と、
前記評価用導電膜上に評価用層間絶縁膜を形成する工程と、
前記評価用層間絶縁膜の表面を平坦化する工程と、
前記評価用層間絶縁膜をエッチングすることにより、該評価用層間絶縁膜に、前記低地部の上方に位置する第1及び第２の評価用接続孔、前記基準部の上方に位置する第３の評価用接続孔、及び前記高地部の上方に位置する第４の評価用接続孔を形成する工程と、
前記第１乃至第４の評価用接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記層間絶縁膜上に、前記第２の導電体、前記第３の導電体及び前記第４の導電体を互いに接続する上部電極を形成する工程と、
前記上部電極と、前記第１の導電体との間の抵抗値を測定する工程と、
測定した前記抵抗値が基準値より高い場合は、エッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、測定した前記抵抗値が基準値以下の場合は、エッチング量が適切であると判断する工程とを有する。
【００２９】
本発明に係る他の半導体装置の製造方法は、
エッチング装置のエッチング条件を設定する工程と、
導電膜上に層間絶縁膜を形成する工程と、
前記エッチング装置を用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に、前記導電膜上に位置する接続孔を形成する工程と、
を具備し、
前記エッチング条件を設定する工程は、
半導体基板の表面に、低地部、及び前記低地部より高地である高地部を形成する工程と、
前記低地部上及び高地部上に、評価用導電膜を連続して形成する工程と、
前記評価用導電膜上に評価用層間絶縁膜を形成する工程と、
前記評価用層間絶縁膜の表面を平坦化する工程と、
前記評価用層間絶縁膜をエッチングすることにより、該評価用層間絶縁膜に、前記低地部の上方に位置する第1及び第２の評価用接続孔を形成するとともに、前記高地部の上方に位置する第３及び第４の評価用接続孔を形成する工程と、
前記第１乃至第４の評価用接続孔それぞれに第１乃至第４の導電体を埋め込む工程と、
前記第１及び第２の導電体相互間の抵抗値と、前記第３及び第４の導電体相互間の抵抗値とを比較する工程と、
前記第１及び第２の導電体相互間の抵抗値が、前記第３及び第４の導電体相互間の抵抗値より高い場合は、エッチング量が不足していると判断して、エッチング条件をエッチング量が増える方向に調整し、前記第１及び第２の導電体相互間の抵抗値と、前記第３及び第４の導電体相互間の抵抗値の差が所定範囲以内の場合は、エッチング量が適切であると判断する工程とを有する。
【００３０】
本発明に係る半導体装置は、
表面に、基準部、該基準部より低地である低地部、及び前記基準部より高地である高地部が形成された半導体基板と、
前記半導体基板上に位置し、前記低地部上、前記基準部上及び前記高地部上に連続して形成された導電膜と、
前記導電膜上に形成され、表面が平坦化された層間絶縁膜と、
前記層間絶縁膜に形成され、前記低地部の上方に位置する第１及び第２の接続孔と、
前記層間絶縁膜に形成され、前記基準部の上方に位置する第３の接続孔と、
前記層間絶縁膜に形成され、前記高地部の上方に位置する第４の接続孔と、
前記第１乃至第４の接続孔それぞれに埋め込まれた第１乃至第４の導電体と、
前記層間絶縁膜上に形成され、前記第２の導電体、前記第３の導電体及び前記第４の導電体を互いに接続する上部電極と、
を具備する。
【００３１】
本発明に係る他の半導体装置は、
表面に、低地部、及び前記低地部より高地である高地部が形成された半導体基板と、
前記半導体基板上に位置し、前記低地部上及び高地部上に連続して形成された導電膜と、
前記導電膜上に形成され、表面が平坦化された層間絶縁膜と、
前記層間絶縁膜に形成され、前記低地部の上方に位置する第1及び第２の接続孔と、
前記層間絶縁膜に形成され、前記高地部の上方に位置する第３及び第４の接続孔と、
前記第１乃至第４の接続孔それぞれに埋め込まれた第１乃至第４の導電体と、
を具備する。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明の実施形態について説明する。本発明の第１の実施形態は、モニターウェハを用いて、半導体装置の層間絶縁膜にコンタクトホール又はビアホールを形成するためのエッチング条件を調べることにより、半導体製造装置を評価する方法である。図１及び図２は、第１の実施形態に係るモニターウェハの形成方法を説明するための断面図である。
【００３３】
まず、図１（Ａ）に示すように、シリコン基板１の全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１上にはレジストパターン５０が形成される。
次いで、レジストパターン５０をマスクとしてシリコン基板１をエッチングする。これにより、シリコン基板１には基準部１ｂが形成される。このとき、シリコン基板１（高地部に相当）の非エッチング部分の表面と基準部１ｂとの表面との段差を、半導体装置の層間絶縁膜の最大許容厚さと最小許容厚さの差の略半分にする。
【００３４】
その後、図１（Ｂ）に示すように、レジストパターン５０を除去する。次いで、基準部１ｂ上を含むシリコン基板１の全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１上にはレジストパターン５２が形成される。レジストパターン５２は、基準部１ｂの一部上に開口部を有する。
【００３５】
次いで、レジストパターン５２をマスクとしてシリコン基板１をエッチングする。これにより、基準部１ｂの一部が更に深くなり、低位部１ａが形成される。シリコン基板１の非エッチング部の表面と低位部１ａとの段差は、半導体装置の層間絶縁膜の最大許容厚さと最小許容厚さの差と略等しくするか、この差よりやや大きい。
【００３６】
その後、図１（Ｃ）に示すように、レジストパターン５２を除去する。次いで、低地部１ａ，基準部１ｂそれぞれの上を含む全面上に導電膜を形成する。この導電膜は、製品となる半導体装置においてコンタクトホール又はビアホールの下部に接続される膜と同質の膜であることが好ましく、例えばポリシリコン膜、Ａｌ合金膜、Ｔｉ，Ｃｏなどのシリサイド膜、Ｔｉ膜、Ｍｏ膜、Ｗ膜又はＣｕ膜である。なお、これら以外の導電性物質から構成されてもよい。
【００３７】
次いで、導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。次いで、このフォトレジスト膜をマスクとして導電膜をエッチングする。これにより、シリコン基板１上には、導電膜パターン２が形成される。導電膜パターン２は、低地部１ａ上から、基準部１ｂ上を経由して、シリコン基板１の非エッチング部の表面上まで連続している。その後、レジストパターンを除去する。
【００３８】
次いで、図２（Ａ）に示すように、導電膜パターン２上及びシリコン基板１上に、層間絶縁膜３を形成する。次いで、層間絶縁膜３の表面をＣＭＰ法により研磨し、平坦化する。これにより、層間絶縁膜３の厚さは、シリコン基板１の非エッチング部分上、基準部１ｂ上、及び低地部１ａ上で、互いに異なる。詳細には、層間絶縁膜３の厚さは、シリコン基板１の非エッチング部分上において、実際の半導体装置における層間絶縁膜の最小許容厚さに略等しくなり、低地部１ａ上において、実際の半導体装置における最大許容厚さに略等しくなる。また、基準部１ｂ上において、層間絶縁膜３の厚さは、実際の半導体装置の最適厚さに略等しくなる。
【００３９】
次いで、層間絶縁膜３上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜３上にはレジストパターンが形成される。次いで、エッチング装置を用いて、このレジストパターンをマスクとして層間絶縁膜３をエッチングする。このときのエッチング条件（エッチング時間等）は、実際に半導体装置を製造するときのエッチング条件に一致させる。
【００４０】
これにより、層間絶縁膜３には、接続孔３ａ，３ｂ，３ｃが同一工程で形成される。接続孔３ａは、低地部１ａの上方に複数形成される。接続孔３ｂは、基準部１ｂの上方に形成される。接続孔３ｃは、シリコン基板１の非エッチング部分の上方に形成される。すなわち、接続孔３ａ，３ｂ，３ｃそれぞれは、層間絶縁膜３のうち、互いに厚さが異なる部分に形成され、深さが互いに異なる。その後、レジストパターンを除去する。
【００４１】
次いで、図２（Ｂ）に示すように、接続孔３ａ，３ｂ，３ｃそれぞれの中、及び層間絶縁膜３上に、タングステン（Ｗ）膜を堆積させる。次いで、ＣＭＰ法又はエッチバックにより、層間絶縁膜３上からタングステン膜を除去する。これにより、接続孔３ａ，３ｂ，３ｃそれぞれにはＷプラグ４ａ，４ｂ，４ｃが埋め込まれる。
【００４２】
次いで、図２（Ｃ）に示すように、Ｗプラグ４ａ〜４ｃそれぞれの上、及び層間絶縁膜３上に、導電膜を形成する。この導電膜は、製品となる半導体装置におけるコンタクトホール又はビアホールの下部に接続される膜と同質の膜であることが好ましく、例えばポリシリコン膜、Ａｌ合金膜、Ｔｉ，Ｃｏなどのシリサイド膜、Ｔｉ膜、Ｍｏ膜、Ｗ膜又はＣｕ膜である。なお、これ以外の導電性物質から構成されてもよい。
【００４３】
次いで、導電膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、層間絶縁膜３上には、上部電極５ａ及び上部電極５ｂが形成される。上部電極５ａは、一のＷプラグ４ａ上に位置する。上部電極５ｂは、他のＷプラグ４ａ、及びＷプラグ４ｂ，４ｃを互いに接続するように形成される。
このようにして、エッチング条件を調べるためのモニターウェハが形成される。
【００４４】
次に、図３を参照して、図１及び図２で示したモニターウェハを用いて、層間絶縁膜３のエッチング条件の適否を調べる方法を説明する。
層間絶縁膜３のエッチング条件が適切な場合、接続孔３ａ〜３ｃそれぞれは層間絶縁膜３を貫通している。そして、Ｗプラグ４ａ〜４ｃそれぞれは、導電膜パターン２に接続している。そして、上部電極５ａは、一のＷプラグ４ａを介して導電膜パターン２と接続しており、上部電極５ｂは、他のＷプラグ４ａ、Ｗプラグ４ｂ，４ｃそれぞれを介して導電膜パターン２と接続している。このため、上部電極５ａと上部電極５ｂの間の抵抗は基準値より低くなる。
【００４５】
これに対し、図３に示すように、層間絶縁膜３のエッチングが不足している場合、接続孔３ｂ，３ｃそれぞれは層間絶縁膜３を貫通するが、接続孔３ａは層間絶縁膜３を貫通しない。このためＷプラグ４ａは導電膜パターン２と接続しない。このため、上部電極５ａと上部電極５ｂの間は絶縁しているか、又は絶縁状態に近くなり、抵抗値は、基準値と比較して非常に高い値を示す。
【００４６】
このため、本実施形態によれば、上部電極５ａと上部電極５ｂの間の抵抗値を測定し、基準値と比較することにより、層間絶縁膜３に接続孔を形成するときにエッチングが不足しているか否かを判断することができる。抵抗を測定する労力は、ＳＥＭで断面を確認する労力と比べると格段に少ない。特に上記実施形態では、Ｗプラグ４ａ〜４ｃ上に上部電極５ａ，５ｂを形成しているため、抵抗を測定するための端子を接触させやすい。このため、少ない労力でエッチング条件の適否を判断することができる。
従って、従来と比べて短時間で多くのサンプルを調べることが可能になり、エッチング条件の評価の信頼性が向上する。
【００４７】
そして、測定した抵抗値が基準値より低い場合、接続孔を形成するためのエッチング量が不足していると判断し、エッチング装置のエッチング条件を、エッチング量が増えるように変更する。その後、上述した工程を繰り返し、再度エッチング条件の評価を行う。
【００４８】
また、測定した抵抗値が基準値より高い場合、接続孔を形成するためのエッチング条件が適切であると判断し、そのエッチング条件を維持したまま、エッチング装置を半導体装置の製造ラインに組み込む。導電膜パターン２がポリシリコンから形成されている場合、組み込まれたエッチング装置はコンタクトホールを形成する工程で使用される。また、導電膜パターン２がＡｌ合金、Ｔｉ、Ｍｏ、Ｗ、Ｃｕ等から形成されている場合、組み込まれたエッチング装置はビアホールを形成する工程で使用される。
【００４９】
図４は、第２の実施形態に係る半導体製造装置の評価方法に用いられるモニターウェハの断面図である。以下の説明において、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５０】
本実施形態に係るモニターウェハは、接続孔３ａ及びＷプラグ４ａそれぞれがひとつである点と、層間絶縁膜３上に形成される上部電極の形状を除けば、第１の実施形態に係るモニターウェハと同一である。すなわち、シリコン基板１には、低地部１ａ及び基準部１ｂが形成されており、さらに、導電膜パターン２、層間絶縁膜３、接続孔３ａ，３ｂ、３ｃ、及びＷプラグ４ａ，４ｂ，４ｃが形成されている。これらの形成方法は、層間絶縁膜３上に形成されるレジストパターンの形状を除けば、第１の実施形態と同一である。
【００５１】
また、層間絶縁膜３上には、Ｗプラグ４ａ，４ｂ，４ｃそれぞれの上に位置する上部電極６ａ，６ｂ，６ｃが形成されている。上部電極６ａ，６ｂ，６ｃの形成方法は、導電膜上に形成されるレジストパターンの形状を除いて、第１の実施形態に係る上部電極５ａ，５ｂの形成方法と同一である。
【００５２】
そして、上部電極６ａ，６ｂ相互間の抵抗、及び上部電極６ｂ，６ｃ相互間の抵抗を、それぞれ測定する。層間絶縁膜３に接続孔を形成するときのエッチングが不足している場合、接続孔３ａが層間絶縁膜３を貫通せず、このためＷプラグ４ａは導電膜パターン２に接続しない。このため、上部電極６ａ，６ｂ相互間の抵抗値は、正常な場合の値すなわち基準値と比べて非常に高くなり、また、上部電極６ｂ，６ｃ相互間の抵抗値よりも高くなる。
【００５３】
また、エッチング量が大きく不足している場合、接続孔３ｃも層間絶縁膜３を貫通しない。このためＷプラグ４ｃも導電膜パターン２に接続しない。この場合、上部電極６ａ，６ｂ相互間の抵抗値のみならず、上部電極６ｂ，６ｃ相互間の抵抗値も、正常な場合の値すなわち基準値と比べて高くなる。従って、上部電極６ｂ，６ｃ相互間の抵抗値が高い場合、エッチングの不足量が大きいことがわかる。
【００５４】
このように、本実施形態によれば、上部電極６ａ，６ｂ相互間の抵抗値及び上部電極６ｂ，６ｃ相互間の抵抗値を測定し、これら抵抗値をそれぞれの基準値と比較することにより、接続孔を形成するときのエッチング量が不足しているか否かを判断することができる。このため、第１の実施形態と同一の効果を得ることができる。また、第１の実施形態と同様に、エッチング条件が適切になったエッチング装置を、半導体装置の製造ラインに組み込むことができる。
また、エッチングがどの程度不足しているかを、細かく調べることができるため、エッチング条件の設定が容易になる。
【００５５】
なお、上部電極６ａ，６ｃ相互間の抵抗値と、上部電極６ｂ，６ｃ相互間の抵抗値を測定し、これらの抵抗値を各々の基準値と比較してもよい。エッチング量が不足している場合、上部電極６ａ，６ｃ相互間の抵抗値が基準値より高くなる。またエッチング量が大きく不足している場合、上部電極６ａ，６ｃ相互間の抵抗値、及び上部電極６ｂ，６ｃ相互間の抵抗値それぞれが、基準値より高くなる。
【００５６】
図５は、第３の実施形態に係る半導体製造装置の評価方法に用いられるモニターウェハの製造方法を説明するための断面図である。以下の説明において、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず、図５（Ａ）に示すように、シリコン基板１の上にレジストパターン５０を形成し、このレジストパターン５０をマスクとしてシリコン基板１をエッチングする。これにより、シリコン基板１には低地部１ａが形成される。
【００５７】
その後、図５（Ｂ）に示すように、レジストパターン５０を除去する。次いで、シリコン基板１の表面に導電膜パターン２を形成する。導電膜パターン２は、シリコン基板１の非エッチング部の表面から低地部１ａまで連続している。次いで、導電膜パターン２上及びシリコン基板１上に、層間絶縁膜３を形成し、層間絶縁膜３の表面を平坦化する。
次いで、層間絶縁膜３に接続孔３ａ，３ｃをそれぞれ複数形成し、これら接続孔３ａ，３ｃそれぞれにＷプラグ４ａ，４ｃを埋め込む。
これらの形成方法、層間絶縁膜３上に形成されるレジストパターンの形状をのぞけば、第１の実施形態と同一である。
【００５８】
次いで、図５（Ｃ）に示すように、層間絶縁膜３上に、導電膜を形成する。この導電膜は、例えばポリシリコン膜、Ａｌ合金膜、Ｔｉ膜、Ｍｏ膜、Ｗ膜又はＣｕ膜であるが、これら以外の導電性物質から構成されてもよい。
次いで、この導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、導電膜はパターニングされ、一のＷプラグ４ａ上に位置する上部電極７ａ、他のＷプラグ４ａと一のＷプラグ４ｃとを接続する上部電極７ｂ、及び他のＷプラグ４ｃ上に位置する上部電極７ｃが形成される。
このようにして、エッチング条件を調べるためのモニターウェハが形成される。
【００５９】
次に、図６の各図を参照して、図５で示したモニターウェハを用いて、層間絶縁膜３のエッチング条件の適否を調べる方法を説明する。まず、図６（Ａ）に示すように、上部電極７ａ，７ｂ相互間の抵抗値を測定する。次いで図６（Ｂ）に示すように、上部電極７ｂ，７ｃ相互間の抵抗値を測定する。そして、測定した２つの抵抗値を比較する。
【００６０】
図６（Ａ）及び（Ｂ）に示すように、接続孔形成時の層間絶縁膜３のエッチングが不足している場合、接続孔３ａは層間絶縁膜３を貫通していない。このため、Ｗプラグ４ａは導電膜パターン２には接続していない。このため、上部電極７ａと導電膜パターン２は接続せず、上部電極７ａ，７ｂ相互間の抵抗値は、上部電極７ｂ，７ｃ相互間の抵抗値より高くなり、その差分が基準値以上になる。
【００６１】
これに対し、図５（Ｃ）に示すように、接続孔形成時の層間絶縁膜３のエッチング条件が適切な場合、接続孔３ａ，３ｃそれぞれが層間絶縁膜３を貫通し、Ｗプラグ４ａ，４ｃそれぞれが導電膜パターン２に接続する。このため、上部電極７ａ，７ｂ相互間の抵抗、及び上部電極７ｂ，７ｃ相互間の抵抗それぞれが低い値を示し、これらの抵抗値の差分が基準値以下になる。
【００６２】
従って、上部電極７ａ，７ｂ相互間の抵抗値、及び上部電極７ｂ，７ｃ相互間の抵抗値を比較することにより、層間絶縁膜３のエッチングが不足していることを検出することができる。
このように、本実施形態によれば第１の実施形態と同一の効果を得ることができる。また、第１の実施形態と同様に、エッチング条件が適切になったエッチング装置を、半導体装置の製造ラインに組み込むことができる。
【００６３】
図７は、第４の実施形態に係る半導体製造装置の評価方法に用いられるモニターウェハの製造方法を説明するための断面図である。以下の説明において、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６４】
まず、図７（Ａ）に示すように、シリコン基板１に低地部１ａを形成する。次いで、シリコン基板１の表面を熱酸化し、酸化シリコン膜３０を全面に形成する。次いで、酸化シリコン膜３０の全面上にＡｌ合金膜を堆積し、さらにその上にＴｉＮ膜を堆積する。次いで、Ａｌ合金膜とＴｉＮ膜の積層膜をパターニングする。これにより、酸化シリコン膜３０上には、Ａｌ合金膜からなる導電膜パターン２及びＴｉＮ膜パターン２１が、この順に積層される。
【００６５】
次いで、図７（Ｂ）に示すように、層間絶縁膜３、それぞれ複数の接続孔３ａ，３ｃ、それぞれ複数のＷプラグ４ａ，４ｃ、上部電極７ａ，７ｂ，７ｃを形成する。これらの形成方法は、第３の実施形態と同一である。
このようにして、エッチング条件を調べるためのモニターウェハが形成される。
【００６６】
次に、図７で示したモニターウェハを用いて、層間絶縁膜３のエッチング条件の適否を調べる方法を説明する。まず、第３の実施形態と同様に、上部電極７ａ，７ｂ相互間の抵抗、及び上部電極７ｂ，７ｃ相互間の抵抗を測定する。そして測定した２つの抵抗値を比較する。
層間絶縁膜３のエッチングが不足している場合、上部電極７ａ，７ｂ相互間の抵抗値は、エッチング量が適切な場合と比べて高くなり、また、上部電極７ｂ，７ｃ相互間の抵抗値より、基準値以上高くなる。この理由は、第３の実施形態と同じである。
【００６７】
また、図８に示すように、層間絶縁膜３がオーバーエッチングされている場合、接続孔３ｃはＴｉＮ膜パターン２１を貫通し、その下層である導電膜パターン２に直接接続する。ＴｉＮ膜パターン２１の抵抗は、Ａｌ合金膜である導電膜パターン２の抵抗より大きい。このため、層間絶縁膜３がオーバーエッチングされている場合、上部電極７ｂ，７ｃ相互間の抵抗値は、上部電極７ａ，７ｂ相互間の抵抗値より低い。なお、その差は、エッチング量が不足している場合と比べて小さい。
【００６８】
このため、上部電極７ａ，７ｂ相互間の抵抗値が、上部電極７ｂ，７ｃ相互間の抵抗値より小さく、かつこれら抵抗値の差が第１の基準値以上である場合には、接続孔を形成するためのエッチング量が不足していると判断し、エッチング装置のエッチング条件を、エッチング量が増えるように変更する。
また、上部電極７ｂ，７ｃ相互間の抵抗値が、上部電極７ａ，７ｂ相互間の抵抗値より低いが、第１の基準値以下の所定範囲である場合、接続孔を形成するためのエッチング量が過多であると判断し、エッチング装置のエッチング条件を、エッチング量が減るように変更する。
その後、上述した工程を繰り返し、再度エッチング条件の評価を行う。
【００６９】
また、測定した２つの抵抗値の差が、第１の所定範囲より更に小さい範囲である第２の所定範囲内である場合、接続孔を形成するためのエッチング条件が適切であると判断し、そのエッチング条件を維持したまま、エッチング装置を半導体装置の製造ラインに組み込む。組み込まれたエッチング装置は、ビアホールを形成する工程で使用される。
このように、本実施形態によれば、第１の実施形態と同一の効果を得ることができる。また、層間絶縁膜３がオーバーエッチングされていることも検出することができる。
【００７０】
図９は、第５の実施形態に係る半導体製造装置の評価方法に用いられるモニターウェハを説明するための断面図である。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７１】
このモニターウェハは、以下のように形成される。まず、シリコン基板１に低地部１ａを形成し、さらに導電膜パターン２、層間絶縁膜３、接続孔３ａ，３ｃ、及びＷプラグ４ａ，４ｃを形成する。接続孔３ｃ及びＷプラグ４ｃそれぞれは、複数ではなく一つ形成される。これらの形成方法は、層間絶縁膜３上のレジストパターンの形状を除いて、第３の実施形態と同一である。
【００７２】
次いで、Ｗプラグ４ａ，４ｃそれぞれの上及び層間絶縁膜３上に、導電膜を形成する。この導電膜は、例えばポリシリコン膜、Ａｌ合金膜、Ｔｉ又はＣｏのシリサイド膜、Ｔｉ膜、Ｍｏ膜、Ｗ膜又はＣｕ膜であるが、これら以外の導電性物質から構成されてもよい。
次いで、この導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、導電膜はパターニングされ、上部電極１０ａ，１０ｂが形成される。上部電極１０ａは、一のＷプラグ４ａ上に位置しており、上部電極１０ｂは、他のＷプラグ４ａ及びＷプラグ４ｃを互いに接続している。
このようにして、エッチング条件を調べるためのモニターウェハが形成される。
【００７３】
このモニターウェハにおいても、層間絶縁膜３のエッチングが不足している場合、接続孔３ａが層間絶縁膜３を貫通せず、Ｗプラグ４ａが導電膜パターン２と接続していないため、上部電極１０ａ，１０ｂ相互間の抵抗値は高くなる。このため、本実施形態でも第１の実施形態と同様の効果を得ることができる。また、第１の実施形態と同様に、エッチング条件が適切になったエッチング装置を、半導体装置の製造ラインに組み込むことができる。
【００７４】
図１０は、第６の実施形態に係る半導体製造装置の評価方法に用いられるモニターウェハを説明するための断面図である。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７５】
このモニターウェハは、以下のように形成される。まず、シリコン基板１に低地部１ａを形成し、さらに導電膜パターン２、層間絶縁膜３、接続孔３ａ，３ｃ、及びＷプラグ４ａ，４ｃを形成する。接続孔３ａ，３ｃ及びＷプラグ４ａ，４ｃそれぞれは、複数ではなく一つずつ形成される。これらの形成方法は、層間絶縁膜３上のレジストパターンの形状を除いて、第３の実施形態と同一である。
【００７６】
次いで、Ｗプラグ４ａ，４ｃそれぞれの上及び層間絶縁膜３上に、導電膜を形成する。この導電膜は、例えばポリシリコン膜、Ａｌ合金膜、Ｔｉ又はＣｏのシリサイド膜、Ｔｉ膜、Ｍｏ膜、Ｗ膜又はＣｕ膜であるが、これ以外の導電性物質から構成されてもよい。
次いで、この導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、導電膜はパターニングされ、上部電極１２ａ，１２ｂが形成される。上部電極１２ａは、Ｗプラグ４ａ上に位置し、上部電極１２ｂは、Ｗプラグ４ｃ上に位置している。
このようにして、エッチング条件を調べるためのモニターウェハが形成される。
【００７７】
このモニターウェハにおいても、層間絶縁膜３のエッチングが不足している場合、接続孔３ａが層間絶縁膜３を貫通せず、Ｗプラグ４ａが導電膜パターン２と接続していないため、上部電極１２ａ，１２ｂ相互間の抵抗値は高くなる。このため、本実施形態でも第１の実施形態と同様の効果を得ることができる。また、第１の実施形態と同様に、エッチング条件が適切になったエッチング装置を、半導体装置の製造ラインに組み込むことができる。
【００７８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態で、上部電極はダマシン法により、層間絶縁膜３に埋め込まれてもよい。
【００７９】
また、第２、第５及び第６の実施形態それぞれにおいて、導電膜パターン２をＡｌ合金で形成し、さらに導電膜パターン２の表面のＴｉＮ膜を形成してもよい。これらのようにすると、層間絶縁膜３がオーバーエッチングされた場合、コンタクトホール３ｃがＴｉＮ膜を突き抜けるため、コンタクトホール３ｃに埋め込まれたＷプラグ４ｃは、導電膜パターン２に直接接続する。
【００８０】
この場合、第２の実施形態では、上部電極６ｂ，６ｃ相互間の抵抗は、上部電極６ａ，６ｂ相互間の抵抗より小さくなる。第５の実施形態では、上部電極１０ａ，１０ｂ相互間の抵抗は、エッチング条件が適切な場合と比べて小さくなる。第６の実施形態では、上部電極１２ａ，１２ｂ相互間の抵抗は、エッチング条件が適切な場合と比べて小さくなる。
このため、第４の実施形態と同様に、オーバーエッチングを検出することができる。
【図面の簡単な説明】
【００８１】
【図１】（Ａ）は第１の実施形態に係るモニターウェハの形成方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図３】層間絶縁膜３のエッチング条件の適否を調べる方法を説明するための断面図。
【図４】第２の実施形態に係るモニターウェハの断面図。
【図５】（Ａ）は第３の実施形態に係るモニターウェハの形成方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図６】（Ａ）及び（Ｂ）は、層間絶縁膜３のエッチング条件の適否を調べる方法を説明するための断面図。
【図７】（Ａ）は第４の実施形態に係るモニターウェハの形成方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図８】層間絶縁膜３のエッチング条件の適否を調べる方法を説明するための断面図。
【図９】第５の実施形態に係るモニターウェハの断面図。
【図１０】第６の実施形態に係るモニターウェハの断面図。
【図１１】（Ａ）は半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図１２】（Ａ），（Ｂ）それぞれは、従来のエッチング条件の設定方法を説明するための断面図。
【符号の説明】
【００８２】
１，１０１，１２１…シリコン基板、２…導電膜パターン、３…層間絶縁膜、３ａ，３ｂ，３ｃ…接続孔、４ａ，４ｂ，４ｃ…Ｗプラグ、５ａ，５ｂ，６ａ，６ｂ，６ｃ，７ａ，７ｂ，７ｃ，１０ａ，１０ｂ，１２ａ，１２ｂ…上部電極、２１…ＴｉＮ膜、５０，５２…レジストパターン、１０２…素子分離膜、１０３…ゲート酸化膜、１０４…ゲート電極、１０４ａ，１０８ａ，１０８ｂ…チタンシリサイド膜、１０５…サイドウォール、１０６ａ，１０６ｂ…低濃度不純物領域、１０７ａ，１０７ｂ…不純物領域、１０９…層間絶縁膜、１０９ａ，１０９ｂ…コンタクトホール、１１０ａ，１１０ｂ…Ｗプラグ、１１１ａ，１１１ｂ，１１１ｃ…Ａｌ合金配線、１１２…第２の層間絶縁膜、１１２ａ，１１２ｂ…ビアホール、１１３ａ，１１３ｂ…Ｗプラグ、１１４ａ、１１４ｂ，１１４ｃ…Ａｌ合金配線、１２２…導電膜、１２３…層間絶縁膜、１２３ａ…接続孔、１２４…Ｗプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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