(57)【要約】【課題】  レイアウトの自由度が高いＢＩＳＴ内蔵ＤＲＡＭ混載ＡＳＩＣを提供する。【解決手段】  本発明によるＤＲＡＭ混載ＡＳＩＣでは，ＤＲＡＭマクロ２に，ＤＲＡＭコア１２と，そのＤＲＡＭコア１２を検査するＢＩＳＴ回路１５とが組み込まれている。かかるＤＲＡＭ混載ＡＳＩＣによれば，ＤＲＡＭマクロ２の入力端子５，出力端子６の近傍にＢＩＳＴ回路１５を配置しなければならないという制約を排除することができ，レイアウトの自由度を有効に向上することができる。【選択図】  図２
2006114785.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭコアと前記ＤＲＡＭコアを検査するＢＩＳＴ（Built-in Self Test）回路とを含むＤＲＡＭマクロ
を備える
ＤＲＡＭ混載ＡＳＩＣ。
【請求項２】
請求項１に記載のＤＲＡＭ混載ＡＳＩＣであって，
前記ＤＲＡＭマクロは，更に，
マクロ入力信号群が入力される入力端子と，
出力端子と，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方をＤＲＡＭコア入力信号群として出力する入力セレクタ回路と，
前記ＤＲＡＭコア入力信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパスを介して伝送される前記ＤＲＡＭコア入力信号群と，前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号群とのうちの一方をマクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ。
【請求項３】
請求項１に記載のＤＲＡＭ混載ＡＳＩＣであって，
前記ＤＲＡＭマクロは，更に，
マクロ入力信号群が入力される入力端子と，
出力端子と，
スキャンパスと，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方をＤＲＡＭコア入力信号として出力し，且つ，前記制御信号に応答して，前記マクロ入力信号群をスキャンパス信号群として出力する入力セレクタ回路と，
前記スキャンパス信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパス信号群と，前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号とのうちの一方をマクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ。
【請求項４】
請求項１に記載のＤＲＡＭ混載ＡＳＩＣであって，
前記ＤＲＡＭマクロは，更に，
複数のマクロ入力信号組から構成されるマクロ入力信号群が入力される入力端子と，
出力端子と，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方をＤＲＡＭコア入力信号として前記ＤＲＡＭコアの入力に出力し，且つ，前記制御信号に応答して，前記複数のマクロ入力信号組のうちのいずれかをスキャンパス信号群として出力する入力セレクタ回路と，
前記スキャンパス信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパスを介して伝送される前記スキャンパス信号群と，前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号群とのうちの一方をマクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ。
【請求項５】
請求項１に記載のＤＲＡＭ混載ＡＳＩＣであって，
前記ＤＲＡＭマクロは，更に，
マクロ入力信号群が入力される入力端子と，
出力端子と，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方を，複数のＤＲＡＭコア入力信号組から構成されるＤＲＡＭコア入力信号群として出力する入力セレクタ回路と，
前記ＤＲＡＭコア入力信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパスを介して伝送される前記複数のＤＲＡＭコア入力信号組と前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号群とのうちの一つを，マクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ。
【請求項６】
請求項１に記載のＤＲＡＭ混載ＡＳＩＣであって，
前記ＤＲＡＭマクロは，更に，
マクロ入力信号群が入力される入力端子と，
出力端子と，
スキャンパスと，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方をＤＲＡＭコア入力信号として出力し，且つ，前記制御信号に応答して，前記マクロ入力信号群を複数のスキャンパス信号組から構成されるスキャンパス信号群として出力する入力セレクタ回路と，
前記スキャンパス信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパスを介して伝送される前記複数のスキャンパス信号組と前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号群とのうちの一つを，マクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ。
【請求項７】
請求項１に記載のＤＲＡＭ混載ＡＳＩＣであって，
前記ＢＩＳＴ回路は，前記ＤＲＡＭコアの検査結果を圧縮することによって前記ＤＲＡＭコアの不良の有無を示すリザルト信号を生成する
ＤＲＡＭ混載ＡＳＩＣ。
【請求項８】
ＤＲＡＭコアと前記ＤＲＡＭコアを検査するＢＩＳＴ回路とを含むＤＲＡＭマクロのレイアウトを示すマクロデータを記憶装置に用意するステップと，
前記記憶装置に記憶された前記マクロデータを組み込んで，前記ＤＲＡＭマクロを含むＡＳＩＣのレイアウトデータを生成するステップ
とを備える
ＤＲＡＭ混載ＡＳＩＣ設計方法。
【請求項９】
請求項８に記載のＤＲＡＭ混載ＡＳＩＣ設計方法であって，
前記ＤＲＡＭマクロは，更に，
マクロ入力信号群が入力される入力端子と，
出力端子と，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方をＤＲＡＭコア入力信号群として出力する入力セレクタ回路と，
前記ＤＲＡＭコア入力信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパスを介して伝送される前記ＤＲＡＭコア入力信号群と，前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号群とのうちの一方をマクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ設計方法。
【請求項１０】
請求項８に記載のＤＲＡＭ混載ＡＳＩＣ設計方法であって，
前記ＤＲＡＭマクロは，更に，
マクロ入力信号群が入力される入力端子と，
出力端子と，
スキャンパスと，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方をＤＲＡＭコア入力信号として出力し，且つ，前記制御信号に応答して，前記マクロ入力信号群をスキャンパス信号群として出力する入力セレクタ回路と，
前記スキャンパス信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパス信号群と，前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号とのうちの一方をマクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ設計方法。
【請求項１１】
請求項８に記載のＤＲＡＭ混載ＡＳＩＣ設計方法であって，
前記ＤＲＡＭマクロは，更に，
複数のマクロ入力信号組から構成されるマクロ入力信号群が入力される入力端子と，
出力端子と，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方をＤＲＡＭコア入力信号として前記ＤＲＡＭコアの入力に出力し，且つ，前記制御信号に応答して，前記複数のマクロ入力信号組のうちのいずれかをスキャンパス信号群として出力する入力セレクタ回路と，
前記スキャンパス信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパスを介して伝送される前記スキャンパス信号群と，前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号群とのうちの一方をマクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ設計方法。
【請求項１２】
請求項８に記載のＤＲＡＭ混載ＡＳＩＣであって，
前記ＤＲＡＭマクロは，更に，
マクロ入力信号群が入力される入力端子と，
出力端子と，
前記ＤＲＡＭマクロの外部から供給される制御信号に応答して，前記マクロ入力信号群と前記ＢＩＳＴ回路が出力するテストパターン信号群とのうちの一方を，複数のＤＲＡＭコア入力信号組から構成されるＤＲＡＭコア入力信号群として出力する入力セレクタ回路と，
前記ＤＲＡＭコア入力信号群を伝送するスキャンパスと，
前記制御信号に応答して，前記スキャンパスを介して伝送される前記複数のＤＲＡＭコア入力信号組と前記ＤＲＡＭコアが出力するＤＲＡＭコア出力信号群とのうちの一つを，マクロ出力信号群として前記出力端子に出力する出力セレクタ回路
とを含む
ＤＲＡＭ混載ＡＳＩＣ設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ＡＳＩＣ（application specific integrated circuit）に関し，特に，ＤＲＡＭ（dynamic random access memory）マクロを内蔵しているＡＳＩＣ（以下，「ＤＲＡＭ混載ＡＳＩＣ」という。）に関する。
【背景技術】
【０００２】
ＤＲＡＭ混載ＡＳＩＣは，大量，且つ，高速のデータ処理を必要とする信号処理ＬＳＩ（large scale integrated circuit）として好適に使用される。ＤＲＡＭマクロを内蔵するＤＲＡＭ混載ＡＳＩＣは，ＡＳＩＣと外付けのメモリとの間でデータ転送を行う必要がない。このため，ＤＲＡＭ混載ＡＳＩＣは，高いデータ転送速度を実現できる。これは，大量，且つ，高速のデータ処理を行う上で有利である。
【０００３】
ＤＲＡＭ混載ＡＳＩＣには，しばしば，ＤＲＡＭマクロを検査するためのＢＩＳＴ（built-in self test）回路が設けられる（特許文献１参照）。ＢＩＳＴ回路は，ＤＲＡＭマクロにテストパターンを供給し，更に，テストパターンに応答してＤＲＡＭマクロが出力する出力パターンからＤＲＡＭコアが正常に動作しているか否かを検査する。
【０００４】
ＤＲＡＭ混載ＡＳＩＣを設計する上で重要なことの一つは，ユーザにとってのレイアウトの自由度が大きいことである。ユーザが所望の回路をＡＳＩＣの所望の位置に配置することができることは，ＡＳＩＣのチップ面積の抑制，及び，動作タイミングの最適化に有効である。
【０００５】
レイアウトの自由度を低下させる要因の一つが，上述のＢＩＳＴ回路の存在である。ＤＲＡＭマクロには多数の信号が入力され，且つ，ＤＲＡＭマクロからは多数の信号が出力されるから，ＢＩＳＴ回路とＤＲＡＭマクロとの間には，多数の配線を接続する必要がある。従って，ＡＳＩＣのチップ面積を小さくするためには，ＢＩＳＴ回路は，ＤＲＡＭコアの入力端子及び出力端子に近い位置に設けることが必要となる。これは，ＡＳＩＣのＤＲＡＭコアの周辺の領域のレイアウトに重大な制約を課すことになる。
【０００６】
ＤＲＡＭ混載ＡＳＩＣを設計する上でもう一つ重要なことは，スキャンテストにより，ＤＲＡＭマクロと他のロジック回路とが配線によって正しく接続されているかを確実に確認できることである。スキャンテストとは，マクロと他のロジック回路とが配線によって正しく接続されているかを確認するテストである（例えば，特許文献２，特許文献３参照）。ＤＲＡＭマクロと他のロジック回路とを接続する配線に，スキャンテストによってテストされない部分が存在することは，ＤＲＡＭ混載ＡＳＩＣの動作の検証の上で好ましくない。
【０００７】
例えば，図１に示されている，ＤＲＡＭマクロ１０１を備えた回路１００を考える。当該回路１００のスキャンテストは，スキャンパス１０２及びマルチプレクサ１０３を用いて行われる。スキャンパス１０２は，ＤＲＡＭマクロ１０１の入力に接続される配線１０４に接続される。スキャンテストでは，マルチプレクサ１０３によってスキャンパス１０２が選択され，スキャンパス１０２にスキャンテスト信号が通される。これにより，ＤＲＡＭマクロ１０１が他のロジック回路に正しく接続されているかが確認される。
【０００８】
しかし，図１に示されている回路１００には，スキャンテストによってテストされない部分が存在する。第１に，回路１００のスキャンテストでは，配線１０４のうち，ＤＲＡＭマクロ１０１の入力と，スキャンパス１０２と配線１０４とが接続されるノード１０５との間の部分の接続は検査されない。第２に，マルチプレクサ１０３とＤＲＡＭマクロ１０１の出力との間の接続は検査されない。スキャンテストによってテストされない部分の存在は，設計されたＡＳＩＣの信頼性を向上するために好ましくない。
【０００９】
このような背景から，ＢＩＳＴ内蔵のＤＲＡＭ混載ＡＳＩＣは，そのレイアウトの自由度が高く，且つ，スキャンテストにおいてＤＲＡＭマクロと他のロジック回路との間の接続をより確実に確認できることが望まれている。
【特許文献１】特開２０００−３６２００号公報
【特許文献２】特開２００１−２３５５２４号公報
【特許文献３】特開２００１−２０８８１０号公報
【特許文献４】特開２００３−１２１５０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって，本発明の目的は，レイアウトの自由度が高い，ＢＩＳＴ内蔵ＤＲＡＭ混載ＡＳＩＣを提供することにある。
本発明の他の目的は，スキャンテストにおいて，ＤＲＡＭマクロと他のロジック回路との間の接続をより確実に確認できる，ＢＩＳＴ内蔵ＤＲＡＭ混載ＡＳＩＣを提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項の記述には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明によるＤＲＡＭ混載ＡＳＩＣでは，ＤＲＡＭマクロ（２）に，ＤＲＡＭコア（１２）と，そのＤＲＡＭコア（１２）を検査するＢＩＳＴ回路（１５）とが組み込まれている。当該ＤＲＡＭ混載ＡＳＩＣによれば，ＤＲＡＭマクロ（２）の入力端子（５），出力端子（６）の近傍にＢＩＳＴ回路（１５）を配置しなければならないという制約を排除することができ，レイアウトの自由度を有効に向上することができる。
【００１３】
好適な実施形態では，ＤＲＡＭマクロ（２）は，更に，マクロ入力信号群（７）が入力される入力端子（５）と，出力端子（６）と，ＤＲＡＭマクロ（２）の外部から供給される制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，マクロ入力信号群（７）とＢＩＳＴ回路（１５）が出力するテストパターン信号群（１６）とのうちの一方をＤＲＡＭコア入力信号群（１７）として出力する入力セレクタ回路（１１）と，ＤＲＡＭコア入力信号群（１７）を伝送するスキャンパス（１３）と，制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，スキャンパス（１３）を介して伝送されるＤＲＡＭコア入力信号群（１７）と，ＤＲＡＭコア（１２）が出力するＤＲＡＭコア出力信号群（１８）とのうちの一方をマクロ出力信号群（８）として出力端子（６）に出力する出力セレクタ回路（１４）とを含む。
【００１４】
かかる構成のＤＲＡＭ混載ＡＳＩＣでは，スキャンテストの際に，外部のロジック回路（３）から供給されてスキャンパス（１３）を通過する信号が，必ず，入力端子（５）と出力端子（６）との両方を通過する。従って，当該ＤＲＡＭ混載ＡＳＩＣは，ＤＲＡＭマクロ（２）の入力端子（５）とロジック回路（３）との接続，及びＤＲＡＭマクロ（２）の出力端子（６）とロジック回路（３）との接続を，一層に確実に確認することができる。
【００１５】
好適な他の実施形態では，ＤＲＡＭマクロ（２）は，更に，マクロ入力信号群（７）が入力される入力端子（５）と，出力端子（６）と，スキャンパス（１３）と，ＤＲＡＭマクロ（２）の外部から供給される制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，マクロ入力信号群（７）とＢＩＳＴ回路（１５）が出力するテストパターン信号群（１６）とのうちの一方をＤＲＡＭコア入力信号として出力し，且つ，制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，マクロ入力信号群（７）をスキャンパス信号群（１９）として出力する入力セレクタ回路（１１）と，スキャンパス（１３）信号群を伝送するスキャンパス（１３）と，制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，スキャンパス信号群（１９）と，ＤＲＡＭコア（１２）が出力するＤＲＡＭコア出力信号とのうちの一方をマクロ出力信号群（８）として出力端子（６）に出力する出力セレクタ回路（１４）とを含む。かかる構成でも，当該ＤＲＡＭ混載ＡＳＩＣは，ＤＲＡＭマクロ（２）の入力端子（５）とロジック回路（３）との接続，及びＤＲＡＭマクロ（２）の出力端子（６）とロジック回路（３）との接続を，確実に確認することができる。
【００１６】
好適な更に他の実施形態では，ＤＲＡＭマクロ（２）は，更に，複数のマクロ入力信号組から構成されるマクロ入力信号群（７）が入力される入力端子（５）と，出力端子（６）と，ＤＲＡＭマクロ（２）の外部から供給される制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，マクロ入力信号群（７）とＢＩＳＴ回路（１５）が出力するテストパターン信号群（１６）とのうちの一方をＤＲＡＭコア入力信号（１７）としてＤＲＡＭコア（１２）の入力に出力し，且つ，制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，複数のマクロ入力信号組（７ａ，７ｂ）のうちのいずれかをスキャンパス信号群（１９）として出力する入力セレクタ回路（１１）と，スキャンパス信号群（１９）を伝送するスキャンパス（１３）と，制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，スキャンパス（１３）を介して伝送されるスキャンパス信号群（１９）と，ＤＲＡＭコア（１２）が出力するＤＲＡＭコア出力信号群（１８）とのうちの一方をマクロ出力信号群（８）として出力端子（６）に出力する出力セレクタ回路（１４）とを含む。
【００１７】
当該ＤＲＡＭ混載ＡＳＩＣは，マクロ入力信号群（７）を構成する複数のマクロ入力信号組（７ａ，７ｂ）のうちから選択されてスキャンパス（１３）に出力される信号を切り換えることができる。かかる構成によれば，マクロ入力信号群（７）を構成する信号の数が，マクロ出力信号群（８）として出力可能な信号の数よりも多い場合にも，ＤＲＡＭマクロ（２）と入力端子（５）と他のロジック回路（３）との間の接続を確実に確認することができる。
【００１８】
好適な更に他の実施形態では，ＤＲＡＭマクロ（２）は，更に，マクロ入力信号群（７）が入力される入力端子（５）と，出力端子（６）と，ＤＲＡＭマクロ（２）の外部から供給される制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，マクロ入力信号群（７）とＢＩＳＴ回路（１５）が出力するテストパターン信号群（１６）とのうちの一方を，複数のＤＲＡＭコア入力信号組（１７ａ，１７ｂ）から構成されるＤＲＡＭコア入力信号群（１７）として出力する入力セレクタ回路（１１）と，ＤＲＡＭコア入力信号群（１７）を伝送するスキャンパス（１３）と，制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，スキャンパス（１３）を介して伝送される複数のＤＲＡＭコア入力信号組（１７ａ，１７ｂ）とＤＲＡＭコア（１２）が出力するＤＲＡＭコア出力信号群（１８）とのうちの一つを，マクロ出力信号群（８）として出力端子（６）に出力する出力セレクタ回路（１４）とを含む。
【００１９】
当該ＤＲＡＭ混載ＡＳＩＣは，スキャンパス（１３）を介して伝送されるＤＲＡＭコア入力信号群（１７）を構成する複数のＤＲＡＭコア入力信号組（１７ａ，１７ｂ）のうちから選択されてマクロ出力信号群（８）として出力される信号を切り換えることができる。かかる構成によれば，マクロ入力信号群（７）を構成する信号の数が，マクロ出力信号群（８）として出力可能な信号の数よりも多い場合にも，ＤＲＡＭマクロ（２）と入力端子（５）と他のロジック回路（３）との間の接続を確実に確認することができる。
【００２０】
好適な更に他の実施形態では，ＤＲＡＭマクロ（２）は，更に，マクロ入力信号群（７）が入力される入力端子（５）と，出力端子（６）と，スキャンパス（１３）と，ＤＲＡＭマクロ（２）の外部から供給される制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，マクロ入力信号群（７）とＢＩＳＴ回路（１５）が出力するテストパターン信号群（１６）とのうちの一方をＤＲＡＭコア入力信号として出力し，且つ，制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，マクロ入力信号群（７）を複数のスキャンパス信号組（１９ａ，１９ｂ）から構成されるスキャンパス信号群（１９）として出力する入力セレクタ回路（１１）と，スキャンパス信号群（１９）を伝送するスキャンパス（１３）と，制御信号（ＳＣＡＮ，ＢＩＳＴ）に応答して，スキャンパス（１３）を介して伝送される複数のスキャンパス信号組（１９ａ，１９ｂ）とＤＲＡＭコア（１２）が出力するＤＲＡＭコア出力信号群（１８）とのうちの一つを，マクロ出力信号群（８）として出力端子（６）に出力する出力セレクタ回路（１４）とを含む。
【００２１】
当該ＤＲＡＭ混載ＡＳＩＣは，スキャンパス（１３）を介して伝送されるスキャンパス信号群（１９）スキャンパス信号群（１９）を構成する複数のスキャンパス信号組（１９ａ，１９ｂ）のうちから選択されてマクロ出力信号群（８）として出力される信号を切り換えることができる。かかる構成によれば，マクロ入力信号群（７）を構成する信号の数が，マクロ出力信号群（８）として出力可能な信号の数よりも多い場合にも，ＤＲＡＭマクロ（２）と入力端子（５）と他のロジック回路（３）との間の接続を確実に確認することができる。
【００２２】
ＢＩＳＴ回路（１５）は，ＤＲＡＭコア（１２）の検査結果を圧縮することによってＤＲＡＭコア（１２）の不良の有無を示すリザルト信号を生成することが好適である。
【００２３】
本発明によるＤＲＡＭ混載ＡＳＩＣ設計方法は，
ＤＲＡＭコア（１２）とＤＲＡＭコア（１２）を検査するＢＩＳＴ回路（１５）とを含むＤＲＡＭマクロ（２）のレイアウトを示すマクロデータを記憶装置（３３）に用意するステップと，
記憶装置（３３）に記憶された該マクロデータを組み込んで，ＤＲＡＭマクロ（２）を含むＡＳＩＣのレイアウトデータ（３９）を生成するステップ
とを備えている。当該ＤＲＡＭ混載ＡＳＩＣ設計方法によれば，ＤＲＡＭマクロ（２）の入力端子（５），出力端子（６）の近傍にＢＩＳＴ回路（１５）を配置しなければならないという制約を排除することができ，レイアウトの自由度を有効に向上することができる。
【発明の効果】
【００２４】
本発明によれば，レイアウトの自由度が高い，ＢＩＳＴ内蔵ＤＲＡＭ混載ＡＳＩＣを提供することができる。
また，本発明によれば，スキャンテストにおいて，ＤＲＡＭマクロと他のロジック回路との間の接続をより確実に確認できる，ＢＩＳＴ内蔵ＤＲＡＭ混載ＡＳＩＣを提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下，図面を参照しながら，本発明によるＤＲＡＭ混載ＡＳＩＣの実施の形態が説明される。図２〜図８では，同一の又は対応する要素は，同一の又は類似の符号によって参照されている。
【００２６】
第１  実施の第１形態
１．ＤＲＡＭ混載ＡＳＩＣの構成：
図２は，本発明の実施の第１形態のＤＲＡＭ混載ＡＳＩＣ１の構成を示すブロック図である。ＡＳＩＣ１は，ＤＲＡＭマクロ２と，ロジック回路３，４とを備えている。ロジック回路３は，ＤＲＡＭマクロ２の入力端子５に接続され，ロジック回路４は，ＤＲＡＭマクロ２の出力端子６に接続されている。ロジック回路３は，入力端子５にマクロ入力信号群７を供給する回路群である。マクロ入力信号群７は，複数の信号，典型的には，入力データ信号と，外部制御信号とから構成される。ただし，図を見やすくするために，図２には，マクロ入力信号群７のうちの２つのみしか図示されていない。外部制御信号としては，アドレス信号，チップイネーブル信号，ローストローブ信号，及びカラムストローブ信号が例示される。ロジック回路４は，ＤＲＡＭマクロ２から出力されるマクロ出力信号群８を処理する回路群である。マクロ出力信号群８は，複数であり（図２には２つのみ図示されている），典型的に，出力データ信号から構成される。
【００２７】
ＤＲＡＭマクロ２は，入力セレクタ１１と，ＤＲＡＭコア１２と，スキャンパス１３と，出力セレクタ１４と，ＢＩＳＴ回路１５とを備えている。
【００２８】
入力セレクタ１１は，入力端子５に供給されるマクロ入力信号群７とＢＩＳＴ回路１５が出力するテストパターン信号群１６とのうちから，ＤＲＡＭコア１２に供給されるＤＲＡＭコア入力信号群１７を選択する回路である。ＤＲＡＭコア１２に供給される信号は，ＤＲＡＭマクロ２の外部から供給されるスキャンテスト信号ＳＣＡＮ及びＢＩＳＴイネーブル信号ＢＩＳＴとに応じて選択される。スキャンテスト信号ＳＣＡＮとは，スキャンテストが行われることを示す信号であり，ＢＩＳＴイネーブル信号ＢＩＳＴとは，ＢＩＳＴ回路１５によるＤＲＡＭコア１２のテストが行われることを示す信号である。
【００２９】
ＤＲＡＭコア１２は，ＤＲＡＭセルが行列に並べられたメモリアレイと，そのメモリアレイを動作させる周辺回路（何れも図示されない）とで構成されている。ＤＲＡＭコア１２の入力ＤＩは，入力セレクタ１１の出力に接続されている。ＤＲＡＭコア１２は，入力ＤＩに供給されるＤＲＡＭコア入力信号群１７に応答して，出力ＤＯからＤＲＡＭコア出力信号群１８を出力する。
【００３０】
スキャンパス１３は，入力セレクタ１１が出力するＤＲＡＭコア入力信号群１７を出力セレクタ１４にバイパスする信号線，及び／又は回路で構成されている。スキャンパス１３は，スキャンテストが行われるときに使用される。
【００３１】
出力セレクタ１４は，スキャンパス１３を介してバイパスされるＤＲＡＭコア入力信号群１７と，ＤＲＡＭコア１２から出力されるＤＲＡＭコア出力信号群１８とのうちから，マクロ出力信号群８を選択する回路である。マクロ出力信号群８の選択は，キャンテスト信号ＳＣＡＮに応じて行われる。
【００３２】
ＢＩＳＴ回路１５は，ＤＲＡＭコア１２を内部的に試験する回路である。ＢＩＳＴ回路１５は，試験の際にＤＲＡＭコア１２に入力されるテストパターン信号群１６を生成する。更に，ＢＩＳＴ回路１５は，ＤＲＡＭコア１２から出力される信号に基づいてＤＲＡＭコア１２が正常に動作しているか否かを判断する。ＢＩＳＴ回路１５によるＤＲＡＭコア１２の試験は，クロック信号ＣＬＫ，リセット信号ＲＥＳＥＴに応答して行われる。ＢＩＳＴ回路１５は，ＤＲＡＭコア１２の試験結果を示すリザルト信号ＴＯＵＴ，及びＤＲＡＭコア１２の試験が完了したことを示すパターン終了信号ＥＮＤＦを出力する。
【００３３】
ＢＩＳＴ回路１５がＤＲＡＭマクロ２の中に存在することは，本実施の形態のＤＲＡＭ混載ＡＳＩＣ１の特徴の一つである。ＢＩＳＴ回路１５がＤＲＡＭマクロ２の中に存在するということは，ＤＲＡＭ混載ＡＳＩＣ１のレイアウト設計においてＢＩＳＴ回路の存在を考慮しなくていいことを意味する。これは，ＤＲＡＭマクロの入力端子及び出力端子の近くに，所望の回路を配置することができることを意味する。このように，ＢＩＳＴ回路１５がＤＲＡＭマクロ２の中に存在することは，レイアウトの自由度を向上するために有効である。
【００３４】
２．本実施の形態のＤＲＡＭ混載ＡＳＩＣの動作：
ＤＲＡＭ混載ＡＳＩＣ１の動作は，ＤＲＡＭ混載ＡＳＩＣ１が設定される動作モードに応じて異なる。ＤＲＡＭ混載ＡＳＩＣ１に設定される動作モードには，通常動作モード，ＢＩＳＴモード，及びスキャンテストモードの３つがある。スキャンテストモードとは，ＤＲＡＭ混載ＡＳＩＣ１にスキャンテストが行われるときに設定される動作モードであり，ＤＲＡＭ混載ＡＳＩＣ１がスキャンテストモードに設定されるときには，スキャンテスト信号ＳＣＡＮが活性化され，ＢＩＳＴイネーブル信号ＢＩＳＴが非活性化される。ある信号が活性化されるとは，典型的には，当該信号が”Ｈｉｇｈ”レベルにプルアップされることを意味しており，信号が非活性化されるとは，典型的には，当該”Ｌｏｗ”レベルにプルダウンされることを意味する。各信号がハイアクティブ，ローアクティブのいずれであっても良いことは，当業者には理解されよう。ＢＩＳＴモードとは，ＤＲＡＭコア１２がＢＩＳＴ回路１５によって試験されるときに設定される動作モードである。ＤＲＡＭ混載ＡＳＩＣ１がＢＩＳＴモードに設定されるときには，スキャンテスト信号ＳＣＡＮが非活性化され，ＢＩＳＴイネーブル信号ＢＩＳＴが活性化される。通常動作モードとは，ＤＲＡＭ混載ＡＳＩＣ１が通常に動作されるときに設定される動作モードである。ＤＲＡＭ混載ＡＳＩＣ１が通常動作モードに設定されるときには，スキャンテスト信号ＳＣＡＮとＢＩＳＴイネーブル信号ＢＩＳＴとの両方が非活性化される。
【００３５】
ＤＲＡＭ混載ＡＳＩＣ１が通常動作モードに設定されると（即ち，スキャンテスト信号ＳＣＡＮ，ＢＩＳＴイネーブル信号ＢＩＳＴの両方が非活性化されると），入力セレクタ１１は，マクロ入力信号群７をＤＲＡＭコア入力信号群１７として選択し，出力セレクタ１４は，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。これにより，ＤＲＡＭ混載ＡＳＩＣ１は，通常の動作を行う。
【００３６】
ＤＲＡＭ混載ＡＳＩＣ１がＢＩＳＴモードに設定されると（即ち，スキャンテスト信号ＳＣＡＮが非活性化され，ＢＩＳＴイネーブル信号ＢＩＳＴが活性化されると），ＢＩＳＴ回路１５によってＤＲＡＭコア１２の検査が行われる。具体的には，入力セレクタ１１は，テストパターン信号群１６をＤＲＡＭコア入力信号群１７として選択し，出力セレクタ１４は，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。ＢＩＳＴイネーブル信号ＢＩＳＴの活性化に応答して，ＢＩＳＴ回路１５は，ＤＲＡＭコア１２の試験を開始する。ＢＩＳＴ回路１５は，テストパターン信号群１６を生成してＤＲＡＭコア１２に供給するとともにＤＲＡＭコア１２からＤＲＡＭコア出力信号群１８を受け取り，そのＤＲＡＭコア出力信号群１８に基づいてＤＲＡＭコア１２を検査する。例えば，ＢＩＳＴ回路１５は，テストパターン信号群１６によってＤＲＡＭコア１２に所定のデータを書き込み，その所定のデータがＤＲＡＭコア１２に正しく書き込まれているかをＤＲＡＭコア出力信号群１８から判断する。ＤＲＡＭコア１２の検査が終了すると，ＢＩＳＴ回路１５は，パターン終了信号ＥＮＤＦを活性化し，更に，ＤＲＡＭコア１２の検査結果を圧縮して，リザルト信号ＴＯＵＴを出力する。リザルト信号ＴＯＵＴは，ＤＲＡＭコア１２の不良の存在の有無を示す信号である。ＢＩＳＴ回路１５は，ＤＲＡＭコア１２に不良を見出したときにはリザルト信号ＴＯＵＴを活性化する。ＤＲＡＭコア１２に不良が見出さなかったときには，リザルト信号ＴＯＵＴは非活性化されたままである。パターン終了信号ＥＮＤＦとリザルト信号ＴＯＵＴとにより，外部から，ＤＲＡＭコア１２の検査が完了したこと，及びＤＲＡＭコア１２の不良の有無を知ることができる。
【００３７】
ＤＲＡＭ混載ＡＳＩＣ１がスキャンテストモードに設定されると（即ち，スキャンテスト信号ＳＣＡＮが活性化され，ＢＩＳＴイネーブル信号ＢＩＳＴが非活性化されると），スキャンパス１３を用いてスキャンテストが行われる。入力セレクタ１１は，ロジック回路３から供給されるマクロ入力信号群７をＤＲＡＭコア入力信号群１７として選択し，出力セレクタ１４は，スキャンパス１３を介してバイパスされるＤＲＡＭコア入力信号群１７をマクロ出力信号群８として選択する。言い換えれば，ロジック回路３が入力端子５に入力したマクロ入力信号群７が，そのまま，スキャンパス１３を介して出力端子６から出力される。マクロ入力信号群７がロジック回路４に到達しなければ，それは，ＤＲＡＭマクロ２とロジック回路３，４との間の配線の接続に問題があることを示している。このスキャンテストにより，ＤＲＡＭマクロ２とロジック回路３との間の接続，及びＤＲＡＭマクロ２とロジック回路４との間の接続が確認される。
【００３８】
スキャンテストにおいて，ＤＲＡＭマクロ２の入力端子５とロジック回路３とを接続する配線の全体に信号が伝送され，出力端子６とロジック回路４とを接続する配線の全体に信号が伝送されることは重要である。本実施の形態のＤＲＡＭ混載ＡＳＩＣ１は，ＤＲＡＭマクロ２とロジック回路３，４とを接続する配線からスキャンテストによってテストされない部分を排除している。これは，ＤＲＡＭ混載ＡＳＩＣ１の動作を，より確実に検証することを可能にする。
【００３９】
３．ＤＲＡＭ混載ＡＳＩＣの設計方法
図３は，本実施の形態のＤＲＡＭ混載ＡＳＩＣ１の設計に使用される設計装置３０のブロック図であり，図４は，当該設計装置３０により，ＤＲＡＭ混載ＡＳＩＣ１を設計する手順を示すフローチャートである。図３に示されているように，設計装置３０は，ＣＰＵ３１と，入出力装置３２と，外部記憶装置３３とを備えたコンピュータシステムである。外部記憶装置３３には，論理合成ツール３４とレイアウトツール３５とがインストールされ，更に，セルライブラリ３６とマクロライブラリ３７とが用意される。セルライブラリ３６には，設計で使用可能なセルのレイアウトを示すセルデータが保存され，マクロライブラリ３７には，使用可能なマクロのレイアウトを示すマクロデータが保存される。マクロライブラリ３７に用意されるマクロデータには，図２のＤＲＡＭマクロ２のマクロデータが含まれている。
【００４０】
図４に示されるように，本実施の形態の設計方法では，論理合成ツール３４によって論理合成が行われ，ＤＲＡＭ混載ＡＳＩＣ１に含まれる回路の接続関係を記述したネットリスト３８が生成される（ステップＳ０１）。生成されたネットリスト３８は，外部記憶装置３３に保存される。続いて，レイアウトツール３５により，マクロの配置が行われる（ステップＳ０２）。レイアウトツール３５は，マクロライブラリ３７に用意されているマクロデータを使用してマクロの配置を決定する。続いて，電源配線の配線が行われ（ステップＳ０３），セルの自動配置が行われる（ステップＳ０４）。セルの自動配置では，セルライブラリ３６に用意されたセルデータが使用される。更に，概略配線（ステップＳ０５）及び詳細配線（ステップＳ０６）が行われ，ＤＲＡＭ混載ＡＳＩＣ１のレイアウトデータ３９が完成される。レイアウトデータ３９には，図２のＤＲＡＭマクロ２のマクロデータが組み込まれている。
【００４１】
図２のＤＲＡＭマクロ２のレイアウトを示すマクロデータがマクロライブラリ３７に用意されることは，レイアウトの自由度を向上し，更に，スキャンテストによってＤＲＡＭマクロと他のロジック回路との間の接続を確実に確認するために重要である。ＢＩＳＴ回路１５を含むＤＲＡＭマクロ２のマクロデータが用意されていることにより，設計者は，ＢＩＳＴ回路の位置を気にすることなく，ＤＲＡＭマクロ２の入力端子５及び出力端子６の周囲に，所望の回路を配置することができる。加えて，接続関係が正しいことを確認した後にＤＲＡＭマクロ２のマクロデータをマクロライブラリ３７に登録すれば，スキャンテストによってＤＲＡＭマクロ２に関連する全配線の接続が正しく接続されていることを確認できる。これは，ＤＲＡＭマクロ２の動作を保証する上で好適である。
【００４２】
このように，本実施の形態のＤＲＡＭ混載ＡＳＩＣの設計方法は，レイアウトの自由度を向上し，更に，スキャンテストによってＤＲＡＭマクロと他のロジック回路との間の接続を確実に確認するために有用である。
【００４３】
４．小括
以上に説明されているように，本実施の形態のＤＲＡＭ混載ＡＳＩＣ１では，ＢＩＳＴ回路１５がＤＲＡＭマクロ２の内部に搭載されている。これにより，レイアウトの自由度が向上されている。
【００４４】
加えて，本実施の形態のＤＲＡＭ混載ＡＳＩＣ１は，ＤＲＡＭマクロ２とロジック回路３，４とを接続する配線からスキャンテストによってテストされない部分を排除するような構成を有している。本実施の形態のＤＲＡＭ混載ＡＳＩＣ１は，スキャンテストにおいて，ＤＲＡＭマクロと他のロジック回路との間の接続を確実に確認することができる。
【００４５】
第２  実施の第２形態
図５は，実施の第２形態のＤＲＡＭ混載ＡＳＩＣ１Ａの構成を示すブロック図である。実施の第２形態のＤＲＡＭ混載ＡＳＩＣ１Ａの構成は，実施の第１形態のＤＲＡＭ混載ＡＳＩＣ１とほぼ同じであるが，下記の点で相違する。実施の第２形態では，ＤＲＡＭ混載ＡＳＩＣ１Ａが，スキャンパス１３が入力セレクタ１１とＤＲＡＭコア１２とを接続する配線から分離されるように構成される。具体的には，入力セレクタ１１の代わりに，ＤＲＡＭコア入力信号群１７とは別個にスキャンパス信号群１９をスキャンパス１３に出力する入力セレクタ１１Ａが使用される。この場合，ＤＲＡＭ混載ＡＳＩＣ１の動作は，以下のように変更される。
【００４６】
ＤＲＡＭ混載ＡＳＩＣ１Ａが通常動作モードに設定されると，入力セレクタ１１Ａは，マクロ入力信号群７をＤＲＡＭコア入力信号群１７として選択し，スキャンパス信号群１９を所定電位（例えば，”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベル”）に固定する。出力セレクタ１４は，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。これにより，ＤＲＡＭ混載ＡＳＩＣ１Ａは，通常の動作を行う。
【００４７】
ＤＲＡＭ混載ＡＳＩＣ１ＡがＢＩＳＴモードに設定されると，入力セレクタ１１Ａは，テストパターン信号群１６をＤＲＡＭコア入力信号群１７として選択し，スキャンパス信号群１９を所定電位（例えば，”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベル”）に固定する。出力セレクタ１４は，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。ＢＩＳＴ回路１５は，テストパターン信号群１６を生成し，ＤＲＡＭコア出力信号群１８を受け取ってＤＲＡＭコア１２を試験する。
【００４８】
ＤＲＡＭ混載ＡＳＩＣ１Ａがスキャンテストモードに設定されると，スキャンテストが行われる。入力セレクタ１１Ａは，ロジック回路３から供給されるマクロ入力信号群７を，スキャンパス信号群１９として出力する。入力セレクタ１１Ａが出力するＤＲＡＭコア入力信号群１７の電位は，任意に決定され得る。入力セレクタ１１Ａは，ＤＲＡＭコア入力信号群１７としてマクロ入力信号群７を出力しても良く，ＤＲＡＭコア入力信号群１７を所定電位に固定しても良い。出力セレクタ１４は，スキャンパス１３を介して伝送されるスキャンパス信号群１９をマクロ出力信号群８として選択する。言い換えれば，マクロ入力信号群７が，そのままスキャンパス１３を介して出力端子６から出力される。マクロ入力信号群７がロジック回路４に到達しなければ，それは，ＤＲＡＭマクロ２とロジック回路３，４との間の配線の接続に問題があることを示している。かかるスキャンテストにより，ＤＲＡＭマクロ２とロジック回路３との間の接続，及びＤＲＡＭマクロ２とロジック回路４との間の接続が確認される。
【００４９】
実施の第２形態のＤＲＡＭ混載ＡＳＩＣ１Ａの有利性は，ＤＲＡＭ混載ＡＳＩＣ１Ａが通常動作モードに設定されたときに，スキャンパス信号群１９の電位が固定されることにある。スキャンパス信号群１９の電位が固定されることは，通常動作モードに設定されているときのＤＲＡＭ混載ＡＳＩＣ１Ａのクロストークを減少させ，更に，ＤＲＡＭ混載ＡＳＩＣ１Ａの消費電力を有効に低減させる。
【００５０】
第３  実施の第３形態
図２を参照して，ＤＲＡＭマクロ２では，多くの場合，マクロ入力信号群７を構成する信号の数がマクロ出力信号群８を構成する信号の数よりも多くなる。なぜなら，ＤＲＡＭマクロ２に供給すべき信号は，データ信号と外部制御信号とを含んでいるのに対し，ＤＲＡＭマクロ２から出力すべき信号は，基本的には，データ信号のみだからである。
【００５１】
これは，実施の第１形態及び第２形態のＤＲＡＭ混載ＡＳＩＣ１，１Ａのスキャンテストにおいて問題になり得る。マクロ入力信号群７の数がマクロ出力信号群８の数よりも多い場合には，ＤＲＡＭマクロ２に供給されるマクロ入力信号群７の全部を，そのまま，マクロ出力信号群８として出力できない。
【００５２】
図６に示された，実施の第３形態のＤＲＡＭ混載ＡＳＩＣ１Ｂは，かかる問題に対処するための構成を有している。実施の第３形態では，ロジック回路３からＤＲＡＭマクロ２に供給されるマクロ入力信号群７が，複数のマクロ入力信号組に区分される。本実施の形態では，マクロ入力信号群７が，第１マクロ入力信号組７ａと第２マクロ入力信号組７ｂとに区分される。更に，入力セレクタ１１の代わりに，第１マクロ入力信号組７ａと第２マクロ入力信号組７ｂのうちの一つをスキャンパス信号群１９として出力する入力セレクタ１１Ｂが使用され，出力セレクタ１４の代わりに，出力セレクタ１４Ｂが使用される。
【００５３】
第１マクロ入力信号組７ａと第２マクロ入力信号組７ｂとのうちからスキャンパス信号群１９を選択するために，入力セレクタ１１Ｂにはスキャンテスト信号ＳＣＡＮ１，ＳＣＡＮ２が入力される。スキャンパス信号群１９として第１マクロ入力信号組７ａを選択するためには，スキャンテスト信号ＳＣＡＮ１が活性化され，スキャンパス信号群１９として第２マクロ入力信号組７ｂを選択するためには，スキャンテスト信号ＳＣＡＮ２が活性化される。ＤＲＡＭ混載ＡＳＩＣ１Ｂが通常動作モード及びＢＩＳＴモードに設定される場合には，スキャンテスト信号ＳＣＡＮ１，ＳＣＡＮ２は，いずれも非活性化される。
【００５４】
スキャンテスト信号ＳＣＡＮ１，ＳＣＡＮ２は，出力セレクタ１４Ｂにも供給される。出力セレクタ１４Ｂは，スキャンテスト信号ＳＣＡＮ１，ＳＣＡＮ２に応答して，ＤＲＡＭコア出力信号群１８とスキャンパス信号群１９との一方を，マクロ出力信号群８として選択する。
【００５５】
実施の第３形態のＤＲＡＭ混載ＡＳＩＣ１Ｂの動作が以下に説明される。
ＤＲＡＭ混載ＡＳＩＣ１Ｂが通常動作モードに設定されると，入力セレクタ１１は，マクロ入力信号群７をＤＲＡＭコア入力信号群１７として選択し，スキャンパス信号群１９を所定電位（例えば，”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベル”）に固定する。出力セレクタ１４は，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。これにより，ＤＲＡＭ混載ＡＳＩＣ１は，通常の動作を行う。
【００５６】
ＤＲＡＭ混載ＡＳＩＣ１ＢがＢＩＳＴモードに設定されると，入力セレクタ１１は，テストパターン信号群１６をＤＲＡＭコア入力信号群１７として選択し，スキャンパス信号群１９を所定電位（例えば，”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベル”）に固定する。出力セレクタ１４は，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。ＢＩＳＴ回路１５は，テストパターン信号群１６を生成し，ＤＲＡＭコア出力信号群１８を受け取ってＤＲＡＭコア１２を試験する。
【００５７】
ＤＲＡＭ混載ＡＳＩＣ１Ｂがスキャンテストモードに設定されると，以下の手順でスキャンテストが行われる。まず，スキャンテスト信号ＳＣＡＮ１が活性化される。スキャンテスト信号ＳＣＡＮ１の活性化に応答して，入力セレクタ１１Ｂは，第１マクロ入力信号組７ａをスキャンパス信号群１９として出力する。一方，入力セレクタ１１Ｂが出力するＤＲＡＭコア入力信号群１７の電位は，任意に決定され得る。入力セレクタ１１ＢはＤＲＡＭコア入力信号群１７としてマクロ入力信号群７を出力しても良く，ＤＲＡＭコア入力信号群１７を所定電位に固定しても良い。出力セレクタ１４は，スキャンパス１３を介して伝送されるスキャンパス信号群１９をマクロ出力信号群８として選択する。言い換えれば，第１マクロ入力信号組７ａが，そのままスキャンパス１３を介して出力端子６から出力される。これにより，ＤＲＡＭマクロ２とロジック回路３とを結ぶ配線のうち，第１マクロ入力信号組７ａに対応する配線の接続が確認される。同時に，ＤＲＡＭマクロ２とロジック回路４との間の接続も確認される。
【００５８】
続いて，スキャンテスト信号ＳＣＡＮ１が非活性化され，スキャンテスト信号ＳＣＡＮ２が活性化される。スキャンテスト信号ＳＣＡＮ２の活性化に応答して，入力セレクタ１１Ｂは，第２マクロ入力信号組７ｂをスキャンパス信号群１９として出力する。出力セレクタ１４は，スキャンパス１３を介して伝送されるスキャンパス信号群１９をマクロ出力信号群８として選択する。言い換えれば，第２マクロ入力信号組７ｂが，そのままスキャンパス１３を介して出力端子６から出力されるように設定される。これにより，ＤＲＡＭマクロ２とロジック回路３とを結ぶ配線のうち，第２マクロ入力信号組７ｂに対応する配線の接続が確認される。以上の過程により，ＤＲＡＭマクロ２とロジック回路３とを結ぶ全配線の接続が確認される。
【００５９】
以上に説明されているように，実施の第３形態のＤＲＡＭ混載ＡＳＩＣ１Ｂは，マクロ入力信号群７の数がマクロ出力信号群８の数よりも多い場合にも，ＤＲＡＭマクロ２とロジック回路３とを結ぶ全配線の接続を確認することができる。
【００６０】
第４  実施の第４形態
図７は，実施の第４形態のＤＲＡＭ混載ＡＳＩＣ１Ｃの構成を示すブロック図である。実施の第４形態のＤＲＡＭ混載ＡＳＩＣ１Ｃは，実施の第３形態と同様に，マクロ入力信号群７の数がマクロ出力信号群８の数よりも多いことに起因する問題を対処するためのものである。
【００６１】
実施の第４形態のＤＲＡＭ混載ＡＳＩＣ１Ｃの構成は，実施の第３形態のＤＲＡＭ混載ＡＳＩＣ１とほぼ同じであるが，下記の点で相違する。実施の第４形態では，入力セレクタ１１Ｂの代わりに，スキャンテスト信号ＳＣＡＮ１，ＳＣＡＮ２に応答して動作する入力セレクタ１１Ｃが使用される。入力セレクタ１１Ｃが出力するＤＲＡＭコア入力信号群１７は，複数のＤＲＡＭコア入力信号群に区分される。本実施の形態では，ＤＲＡＭコア入力信号群１７は，第１ＤＲＡＭコア入力信号組１７ａと第２ＤＲＡＭコア入力信号組１７ｂとに区分される。第１ＤＲＡＭコア入力信号組１７ａは，第１マクロ入力信号組７ａに対応する信号群であり，第２ＤＲＡＭコア入力信号組１７ｂは，第２マクロ入力信号組７ｂに対応する信号群である。
【００６２】
実施の第４形態では，更に，第１，第２ＤＲＡＭコア入力信号組１７ａ，１７ｂのうちの一つを選択的にマクロ出力信号群８として出力する出力セレクタ１４Ｃが，出力セレクタ１４Ｂの代わりに使用される。出力セレクタ１４Ｃは，スキャンテスト信号ＳＣＡＮ１，ＳＣＡＮ２に応答して，第１，第２ＤＲＡＭコア入力信号組１７ａ，１７ｂのうちの一つをマクロ出力信号群８として選択する。スキャンテスト信号ＳＣＡＮ１が活性化されると第１ＤＲＡＭコア入力信号組１７ａが選択され，スキャンテスト信号ＳＣＡＮ２が活性化されると第２ＤＲＡＭコア入力信号組１７ｂが選択される。
【００６３】
実施の第４形態のＤＲＡＭ混載ＡＳＩＣ１Ｃの動作が以下に説明される。
ＤＲＡＭ混載ＡＳＩＣ１Ｃが通常動作モードに設定されると，入力セレクタ１１Ｃは，マクロ入力信号群７をＤＲＡＭコア入力信号群１７として選択する。出力セレクタ１４Ｃは，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。これにより，ＤＲＡＭ混載ＡＳＩＣ１Ｃは，通常の動作を行う。
【００６４】
ＤＲＡＭ混載ＡＳＩＣ１ＣがＢＩＳＴモードに設定されると，入力セレクタ１１Ｃは，テストパターン信号群１６をＤＲＡＭコア入力信号群１７として選択する。出力セレクタ１４Ｃは，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。ＢＩＳＴ回路１５は，テストパターン信号群１６を生成し，更にＤＲＡＭコア出力信号群１８を受け取ってＤＲＡＭコア１２を試験する。
【００６５】
ＤＲＡＭ混載ＡＳＩＣ１Ｃがスキャンテストモードに設定されると，以下の手順により，スキャンテストが行われる。まず，スキャンテスト信号ＳＣＡＮ１が活性化される。スキャンテスト信号ＳＣＡＮ１の活性化に応答して，入力セレクタ１１Ｃは，マクロ入力信号群７をＤＲＡＭコア入力信号群１７として選択する。一方，出力セレクタ１４Ｃは，スキャンテスト信号ＳＣＡＮ１の活性化に応答して，第１ＤＲＡＭコア入力信号組１７ａをマクロ出力信号群８として選択する。第１ＤＲＡＭコア入力信号組１７ａは，第１マクロ入力信号組７ａに対応しているから，第１マクロ入力信号組７ａが，そのままスキャンパス１３を介して出力端子６から出力されることになる。これにより，ＤＲＡＭマクロ２とロジック回路３とを結ぶ配線のうち，第１マクロ入力信号組７ａに対応する配線の接続が確認される。同時に，ＤＲＡＭマクロ２とロジック回路４との間の接続も確認される。
【００６６】
続いて，スキャンテスト信号ＳＣＡＮ１が非活性化され，スキャンテスト信号ＳＣＡＮ２が活性化される。スキャンテスト信号ＳＣＡＮ２の活性化に応答して，出力セレクタ１４Ｃは，出力する信号を切り換える。即ち，出力セレクタ１４Ｃは，第１ＤＲＡＭコア入力信号組１７ａの代わりに第２ＤＲＡＭコア入力信号組１７ｂをマクロ出力信号群８として選択する。第２ＤＲＡＭコア入力信号組１７ｂは，第２マクロ入力信号組７ｂに対応しているから，第２マクロ入力信号組７ｂが，そのままスキャンパス１３を介して出力端子６から出力されることになる。これにより，ＤＲＡＭマクロ２とロジック回路３とを結ぶ配線のうち，第２マクロ入力信号組７ｂに対応する配線の接続が確認される。以上の過程により，ＤＲＡＭマクロ２とロジック回路３とを結ぶ全配線の接続が確認される。
【００６７】
以上に説明されているように，実施の第４形態のＤＲＡＭ混載ＡＳＩＣ１Ｃは，マクロ入力信号群７の数が，マクロ出力信号群８の数よりも多い場合にも，ＤＲＡＭマクロ２とロジック回路３とを結ぶ全配線の接続を確認することができる。
【００６８】
第５  実施の第５形態
図８は，実施の第５形態のＤＲＡＭ混載ＡＳＩＣ１Ｄの構成を示すブロック図である。実施の第５形態のＤＲＡＭ混載ＡＳＩＣ１Ｄは，実施の第３形態と同様に，マクロ入力信号群７の数がマクロ出力信号群８の数よりも多いことに起因する問題を対処するためのものである。
【００６９】
実施の第５形態のＤＲＡＭ混載ＡＳＩＣ１Ｄの構成は，実施の第３形態のＤＲＡＭ混載ＡＳＩＣ１とほぼ同じであるが，下記の点で相違する。実施の第５形態のＤＲＡＭ混載ＡＳＩＣ１Ｄでは，入力セレクタ１１Ｂの代わりに，マクロ入力信号群７の全てをスキャンパス信号群１９として出力する入力セレクタ１１Ｄが使用される；入力セレクタ１１Ｄは，第１，第２マクロ入力信号組７ａ，７ｂを選択的に出力する機能を有しない。その代りに，入力セレクタ１１Ｄが出力するスキャンパス信号群１９が，複数のスキャンパス信号群に区分される。本実施の形態では，スキャンパス信号群１９は，第１スキャンパス信号組１９ａ及び第２スキャンパス信号組１９ｂに区分される。第１スキャンパス信号組１９ａは，第１マクロ入力信号組７ａに対応する信号群であり，第２スキャンパス信号組１９ｂは，第２マクロ入力信号組７ｂに対応する信号群である。
【００７０】
更に，第１，第２スキャンパス信号組１９ａ，１９ｂの一方を選択的にマクロ出力信号群８として出力する出力セレクタ１４Ｄが，出力セレクタ１４Ｂの代わりに使用される。出力セレクタ１４Ｄは，スキャンテスト信号ＳＣＡＮ１，ＳＣＡＮ２に応答して，第１，第２スキャンパス信号組１９ａ，１９ｂの一方をマクロ出力信号群８として選択する。スキャンテスト信号ＳＣＡＮ１が活性化されると，第１スキャンパス信号組１９ａが選択され，スキャンテスト信号ＳＣＡＮ２が活性化されると，第２スキャンパス信号組１９ｂが選択される。
【００７１】
実施の第５形態のＤＲＡＭ混載ＡＳＩＣ１Ｄの動作が以下に説明される。ＤＲＡＭ混載ＡＳＩＣ１Ｄが通常動作モードに設定されると，入力セレクタ１１Ｄは，マクロ入力信号群７をＤＲＡＭコア入力信号群１７として選択し，スキャンパス信号群１９を所定電位（例えば，”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベル”）に固定する。出力セレクタ１４Ｄは，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。これにより，ＤＲＡＭ混載ＡＳＩＣ１は，通常の動作を行う。
【００７２】
ＤＲＡＭ混載ＡＳＩＣ１ＤがＢＩＳＴモードに設定されると，入力セレクタ１１Ｄは，テストパターン信号群１６をＤＲＡＭコア入力信号群１７として選択し，スキャンパス信号群１９を所定電位（例えば，”Ｈｉｇｈ”レベル又は”Ｌｏｗ”レベル”）に固定する。出力セレクタ１４Ｄは，ＤＲＡＭコア出力信号群１８をマクロ出力信号群８として選択する。ＢＩＳＴ回路１５は，テストパターン信号群１６を生成し，ＤＲＡＭコア出力信号群１８を受け取ってＤＲＡＭコア１２を試験する。
【００７３】
ＤＲＡＭ混載ＡＳＩＣ１Ｃがスキャンテストモードに設定されると，以下の手順によってスキャンテストが行われる。まず，スキャンテスト信号ＳＣＡＮ１が活性化される。スキャンテスト信号ＳＣＡＮ１の活性化に応答して，入力セレクタ１１Ｄは，マクロ入力信号群７をスキャンパス信号群１９として出力する。一方，ＤＲＡＭコア入力信号群１７の電位は，任意に決定され得る。入力セレクタ１１ＤはＤＲＡＭコア入力信号群１７としてマクロ入力信号群７を出力しても良く，ＤＲＡＭコア入力信号群１７を所定電位に固定しても良い。出力セレクタ１４Ｄは，スキャンテスト信号ＳＣＡＮ１の活性化に応答して，第１スキャンパス信号組１９ａをマクロ出力信号群８として選択する。第１スキャンパス信号組１９ａは，第１マクロ入力信号組７ａに対応しているから，第１マクロ入力信号組７ａが，そのままスキャンパス１３を介して出力端子６から出力されることになる。これにより，ＤＲＡＭマクロ２とロジック回路３とを結ぶ配線のうち，第１マクロ入力信号組７ａに対応する配線の接続が確認される。同時に，ＤＲＡＭマクロ２とロジック回路４との間の接続も確認される。
【００７４】
続いて，スキャンテスト信号ＳＣＡＮ１が非活性化され，スキャンテスト信号ＳＣＡＮ２が活性化される。スキャンテスト信号ＳＣＡＮ２の活性化に応答して，出力セレクタ１４Ｄは，出力する信号を切り換える。即ち，出力セレクタ１４Ｄは，第１スキャンパス信号組１９ａの代わりに第２スキャンパス信号組１９ｂをマクロ出力信号群８として選択する。第２スキャンパス信号組１９ｂは，第２マクロ入力信号組７ｂに対応しているから，第２マクロ入力信号組７ｂが，そのままスキャンパス１３を介して出力端子６から出力されることになる。これにより，ＤＲＡＭマクロ２とロジック回路３とを結ぶ配線のうち，第２マクロ入力信号組７ｂに対応する配線の接続が確認される。以上の過程により，ＤＲＡＭマクロ２とロジック回路３とを結ぶ全配線の接続が確認される。
【００７５】
以上に説明されているように，実施の第５形態のＤＲＡＭ混載ＡＳＩＣ１Ｃは，マクロ入力信号群７の数が，マクロ出力信号群８の数よりも多い場合にも，ＤＲＡＭマクロ２とロジック回路３とを結ぶ全配線の接続を確認することができる。
【００７６】
なお，実施の第２形態乃至実施の第５形態のＤＲＡＭ混載ＡＳＩＣが，実施の第１形態のＤＲＡＭ混載ＡＳＩＣと同様の方法によって設計可能であることは当業者には自明的である。実施の第２形態乃至実施の第５形態のＤＲＡＭ混載ＡＳＩＣが設計される場合には，マクロライブラリ３７に用意されるＤＲＡＭマクロ２のマクロデータが，実施の第２形態乃至実施の第５形態のＤＲＡＭマクロ２のレイアウトのそれぞれに対応するように変更される。
【図面の簡単な説明】
【００７７】
【図１】図１は，典型的な，スキャンパスを備えた回路のブロック図である。
【図２】図２は，本発明の実施の第１形態のＤＲＡＭ混載ＡＳＩＣの構成を示すブロック図である。
【図３】図３は，本発明のＤＲＡＭ混載ＡＳＩＣを設計するための設計装置を示すブロック図である。
【図４】図４は，本発明のＤＲＡＭ混載ＡＳＩＣ設計方法を示すフローチャートである。
【図５】図５は，本発明の実施の第２形態のＤＲＡＭ混載ＡＳＩＣの構成を示すブロック図である。
【図６】図６は，本発明の実施の第３形態のＤＲＡＭ混載ＡＳＩＣの構成を示すブロック図である。
【図７】図７は，本発明の実施の第４形態のＤＲＡＭ混載ＡＳＩＣの構成を示すブロック図である。
【図８】図８は，本発明の実施の第５形態のＤＲＡＭ混載ＡＳＩＣの構成を示すブロック図である。
【符号の説明】
【００７８】
１，１Ａ〜１Ｄ：ＤＲＡＭ混載ＡＳＩＣ
２：ＤＲＡＭマクロ
３，４：ロジック回路
５：入力端子
６：出力端子
７：マクロ入力信号群
７ａ，７ｂ：マクロ入力信号組
８：マクロ出力信号群
１１，１１Ａ〜１１Ｄ：入力セレクタ
１２：ＤＲＡＭコア
１３：スキャンパス
１４，１４Ｂ〜１４Ｄ：出力セレクタ
１５：ＢＩＳＴ回路
１６：テストパターン信号群
１７：ＤＲＡＭコア入力信号群
１７ａ：第１ＤＲＡＭコア入力信号組
１７ｂ：第２ＤＲＡＭコア入力信号組
１８：ＤＲＡＭコア出力信号群
１９：スキャンパス信号群
１９ａ：第１スキャンパス信号組
１９ｂ：第２スキャンパス信号組
３０：設計装置
３１：ＣＰＵ
３２：入出力装置
３３：外部記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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