(57)【要約】【課題】ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく同一基板上に高抵抗体素子を形成する。【解決手段】シリコン基板１にＮウェル領域３、素子分離酸化膜５、ゲート酸化膜７、ポリサイドゲート電極９、低濃度拡散領域１７，２１を形成した後、シリコン基板１上全面にＣＶＤ酸化膜を形成し、さらにその上に抵抗値制御のための不純物としてＢＦ2を導入した高抵抗体素子パターン２５を形成し、ＣＶＤ酸化膜のエッチバックを行なってサイドウォールスペーサ１５ａ及びＣＶＤ酸化膜パターン１５ｂを形成し、高抵抗体素子パターン２５の両端側に低抵抗領域２９を形成して抵抗体領域２７を形成する。【選択図】図１
2006135351.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極の側壁にサイドウォールスペーサをもつＬＤＤ構造のトランジスタ素子と、ポリシリコン膜からなり、抵抗値制御のための不純物が導入されている抵抗体領域及び電位を取るために抵抗体領域よりも高濃度に不純物が導入されている低抵抗領域をもつ高抵抗体素子を備えた半導体装置において、
前記高抵抗体素子の抵抗体領域は抵抗値制御のための不純物としてＢＦ2が導入されており、かつ、
前記高抵抗体素子は、前記サイドウォールスペーサを構成するシリコン酸化膜と同時に形成されたシリコン酸化膜パターン上に形成されていることを特徴とする半導体装置。
【請求項２】
前記高抵抗体素子の抵抗体領域はシート抵抗が５００〜１０００Ω／□程度の抵抗値となるようにＢＦ2の導入量が調整されている請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、下層がポリシリコン膜、上層が高融点金属膜又は高融点金属シリサイド膜からなる積層構造である請求項１又は２に記載の半導体装置。
【請求項４】
検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、前記分割抵抗からの分割電圧と前記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路を備え、前記分割抵抗を構成する抵抗回路は、請求項１から３のいずれかに記載の高抵抗体素子を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲート電極の側壁にサイドウォールスペーサをもつＬＤＤ（Lightly Doped Drain）構造のトランジスタ素子と、ポリシリコン膜からなり、抵抗値制御のための不純物が導入されている抵抗体領域及び抵抗体領域よりも高濃度に不純物が導入されている低抵抗領域をもつ高抵抗体素子を備えた半導体装置に関するものである。
このような半導体装置は、例えばアナログ回路を備えた半導体装置に適用される。
【背景技術】
【０００２】
集積度の高いＳＲＡＭ（Static Random Access Memory）や、アナログ回路を搭載したＬＳＩ（Large Scale Integration；大規模集積回路）では、ポリシリコン膜を抵抗体とした比較的抵抗値の高い抵抗体素子を用いるのが主流である。これらの抵抗体素子は、通常、トランジスタ素子のゲート電極に用いられるポリシリコン膜と同じ工程で形成されたポリシリコン膜を用いて形成される。
【０００３】
近年、更なる高集積化や回路動作速度の向上に対応するために、トランジスタ素子のゲート電極をポリシリコン膜単層のものから、高融点金属又は高融点金属シリサイド膜とポリシリコン膜の２層構造を有するゲート電極、いわゆるポリサイドゲート電極に変更し、ゲート電極の低抵抗化を図る必要性が生じている。
【０００４】
しかし、ポリサイドゲート電極等の低抵抗ゲート電極と同じ積層構造の高抵抗体素子を形成した場合、必要な抵抗値を得るために抵抗体素子の面積が増大し、回路面積を小さくできないという問題が生じる。このため、トランジスタ素子のゲート電極と高抵抗体素子を同じ工程で形成したポリシリコン膜から形成することが困難となり、トランジスタ素子のゲート電極と高抵抗体素子を異なるポリシリコン膜から形成する方法が行なわれている。
【０００５】
図１２及び図１３に、ＬＤＤ（Lightly Doped Drain）構造及びポリサイドゲート電極をもつトランジスタ素子と高抵抗体素子を備えた半導体装置の一般的な形成方法を示す。ＬＤＤ構造はトランジスタ素子の信頼性向上を目的とする技術である。ここではＰ型のシリコン基板にＮチャネル型ＭＯＳトランジスタ素子（Ｎチャネル型ゲート絶縁型電界効果トランジスタ、以下Ｎｃｈトランジスタ素子と称す）を形成する場合について説明する。
【０００６】
（１）Ｐ型のシリコン基板（半導体基板）１上に公知の技術を用いて素子分離酸化膜５を形成する。素子分離酸化膜５で囲まれたシリコン基板１の活性領域の表面にゲート酸化膜７を形成し、ゲート酸化膜７上に下層が低抵抗ポリシリコン膜１１、上層が高融点金属シリサイド膜１３の積層構造からなるポリサイドゲート電極９を形成する。イオン注入を行なって、ゲート電極９に対して自己整合的にＮ型低濃度拡散領域１７を形成する。ゲート電極９の側壁にサイドウォールスペーサ７３を形成する。イオン注入を行なって、サイドウォールスペーサ７３に対して自己整合的に、Ｎ型高濃度拡散領域１９を形成し、Ｎｃｈトランジスタ素子を形成する（図１２（Ａ）参照）。
【０００７】
（２）熱ＣＶＤ（化学的気相成長）法により、高抵抗体素子とＮｃｈトランジスタ素子との間の絶縁膜となる熱ＣＶＤ酸化膜７５をシリコン基板１上全面に形成する（図１２（Ｂ）参照）。
【０００８】
（３）熱ＣＶＤ酸化膜７５上に高抵抗体素子を形成するためのポリシリコン膜を形成し、高抵抗体素子の抵抗値制御のためのリン注入をポリシリコン膜の全面に行なって高抵抗ポリシリコン膜７７を形成する（図１２（Ｃ）参照）。
【０００９】
（４）高抵抗ポリシリコン膜７７上に、高抵抗体素子の抵抗体領域となる領域を覆うレジストマスクパターン７９を形成する。高抵抗体素子と金属配線の接続を安定化させるための高抵抗体素子の低抵抗領域を形成するために、レジストマスクパターン７９をマスクにしてイオン注入を行なって、低抵抗ポリシリコン膜８１を形成する（図１３（Ｄ）参照）。
【００１０】
（５）レジストマスクパターン７９を除去した後、高抵抗ポリシリコン膜７７上及び低抵抗ポリシリコン膜８１上に高抵抗体素子の形成領域を画定するためのレジストマスクパターン８３を形成する。エッチング技術により、レジストマスクパターン８３をマスクにして、高抵抗ポリシリコン膜７７及び低抵抗ポリシリコン膜８１を選択的に除去して、高抵抗体素子を構成する高抵抗体素子パターン８５を形成する。高抵抗体素子パターン８５において、高抵抗ポリシリコン膜７７から抵抗体領域８７が形成され、低抵抗ポリシリコン膜８１から低抵抗領域８９が形成される（図１３（Ｅ）参照）。
【００１１】
（６）レジストマスクパターン８３を除去すると、高抵抗体素子パターン８５の形成が完了する（図１３（Ｆ）参照）。その後、配線形成工程やパッシベーション膜形成工程等を行なって半導体装置が完成する。
【００１２】
従来技術では、工程（２）で説明したように、トランジスタ素子を形成した後に、高抵抗体素子用のポリシリコン膜とトランジスタ素子を絶縁するためのＣＶＤ酸化膜７５を熱ＣＶＤ法によって形成している（図１２（Ｂ）参照）。
【００１３】
例えば減圧ＣＶＤ法など、熱ＣＶＤ法によるＣＶＤ酸化膜の形成には一般的に８００℃前後の熱処理が必要であり、この熱処理の影響でトランジスタ素子の特性が変動してしまう。そのため、高抵抗体素子をもつ半導体装置と高抵抗体素子をもたない半導体装置とでは、トランジスタ素子の特性を高精度に合わせ込むことができず、それぞれ個別にトランジスタ素子の特性データを収集し、回路設計時にこれらを区別して使用する必要が生じるので、設計時の負荷が増大するという問題があった。
【００１４】
さらに、高抵抗体素子を形成するために、高抵抗体素子と金属配線の接触抵抗を安定化させるための低抵抗領域の形成領域を画定するための注入マスクを１枚（工程（４）及び図１３（Ｄ）参照）、高抵抗体素子の形成領域を画定するためのマスクを１枚（工程（５）及び図１３（Ｅ）参照）、計２枚のマスク工程（写真製版工程）が追加で必要であり、製造コストや製造工期の増大を招くという問題があった。
【００１５】
このような不具合を解決するために、従来では以下のような方法が提案されている。
例えば、ポリサイドゲート電極のポリシリコン膜と高抵抗体素子を同じ工程で形成されたポリシリコン膜から形成すべく、ポリシリコン膜上に高融点金属膜を形成する前に高抵抗体素子の形成領域のポリシリコン膜上に絶縁膜パターンを形成する方法がある（例えば特許文献１，２等を参照）。
【００１６】
この方法では、ポリシリコン膜を形成した後にシリコン酸化膜又はシリコン窒化膜からなる絶縁膜パターンを高抵抗体素子の抵抗体領域となる領域のみに形成し、その絶縁膜パターン上の高融点金属を除去することにより、抵抗体領域の両端側に低抵抗領域をもつ高抵抗体素子とＭＯＳトランジスタ素子の低抵抗ゲート電極を同時に形成している。
【００１７】
しかし、高抵抗体素子上の絶縁膜パターンと、低抵抗領域の形成領域を画定するためのマスクパターンとの位置合わせが必要であるので、回路面積縮小のために高抵抗体素子の間隔を狭くすることが困難であるという問題があった。
【００１８】
さらに、高抵抗体素子のパターニング時に、抵抗体領域については上記絶縁膜パターンをマスクにしてエッチングを行なっているため、パターン寸法を安定化させる側壁保護膜が形成されにくく、ポリシリコン膜寸法のバラツキが大きくなるという問題があった。
【００１９】
さらに、低抵抗領域と抵抗体領域のポリシリコン膜のエッチングレートは大きく異なるため、低抵抗領域のエッチング時間を最適化すると抵抗体領域のエッチングが不足し、抵抗体領域のエッチング時間を最適化すると低抵抗領域のエッチングが過多となってしまい、双方の領域の寸法を最適な寸法に仕上げることが困難であるという問題があった。
【００２０】
さらに、高抵抗体素子の抵抗値制御のために注入する不純物はトランジスタ素子のゲート電極にも注入されるため、トランジスタ素子の特性に配慮した注入種の選択及び注入条件の選択が必要であり、高抵抗体素子の最適化が難しくなるという問題があった。例えば、注入エネルギーが高いと、注入した不純物がトランジスタ素子のチャネル領域に突き抜けてしまってトランジスタ素子の特性が変動してしまうという不具合が発生する。さらに、これを回避するために、高抵抗体素子の抵抗制御のための不純物注入時に、トランジスタ素子の形成領域を覆うレジストパターンを形成する方法があるが、これは製造コストや工期に悪影響を与える結果となる。
【００２１】
また、他の方法として、高抵抗体素子上の高融点金属のみを除去する方法がある（例えば特許文献３等を参照）。
この方法は、高抵抗体素子及び電源配線用のポリシリコン膜を形成し、そのポリシリコン膜上に高融点金属層を形成した後、高抵抗体素子の抵抗体領域上の高融点金属層のみをエッチングにより除去して、高抵抗体素子と低抵抗体素子を同時に形成することとしている。しかし、ポリシリコン膜上の高融点金属層のみを高い選択比で除去するのは非常に困難であり、またその具体的な方法も記述されておらず、実現は不可能と思われる。
【特許文献１】特開平５−２７５６２０号公報
【特許文献２】特開平７−１４７４０３号公報
【特許文献３】特開平５−１８３１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく、同一基板上に高抵抗体素子を形成することができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２３】
本発明にかかる半導体装置は、ゲート電極の側壁にサイドウォールスペーサをもつＬＤＤ構造のトランジスタ素子と、ポリシリコン膜からなり、抵抗値制御のための不純物が導入されている抵抗体領域及び電位を取るために抵抗体領域よりも高濃度に不純物が導入されている低抵抗領域をもつ高抵抗体素子を備えた半導体装置であって、上記高抵抗体素子の抵抗体領域は抵抗値制御のための不純物としてＢＦ2が導入されており、かつ、上記高抵抗体素子は、上記サイドウォールスペーサを構成するシリコン酸化膜と同時に形成されたシリコン酸化膜パターン上に形成されているものである。
【００２４】
本発明にかかる半導体装置を製造する方法は、ゲート電極の側壁にサイドウォールスペーサをもつＬＤＤ構造のトランジスタ素子と、ポリシリコン膜からなり、抵抗値制御のための不純物としてＢＦ2が導入されている抵抗体領域及び抵抗体領域よりも高濃度に不純物が導入されている低抵抗領域をもつ高抵抗体素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板上に素子分離酸化膜を形成し、活性領域上にゲート酸化膜及びゲート電極を順次形成し、上記活性領域にＬＤＤ構造の低濃度拡散領域を形成する工程、
（Ｂ）半導体基板上全面に上記サイドウォールスペーサを形成するためのシリコン酸化膜を形成する工程、
（Ｃ）高抵抗体素子の形成領域の上記シリコン酸化膜上に、抵抗値制御のための不純物としてＢＦ2が導入された高抵抗ポリシリコン膜からなる高抵抗体素子パターンを形成する工程、
（Ｄ）上記シリコン酸化膜をエッチバックして、上記ゲート電極の側壁にサイドウォールスペーサを形成し、上記高抵抗体素子パターン下にシリコン酸化膜パターンを残す工程、
（Ｅ）上記高抵抗体素子パターンの所定の領域に不純物を導入して、上記抵抗体領域及び低抵抗領域を形成する工程。
【００２５】
本発明の半導体装置では高抵抗体素子の抵抗体領域は抵抗値制御のための不純物としてＢＦ2が導入されているので、後で詳細に説明するように、リン又はヒ素を用いた場合に比べて同じシート抵抗で最も絶対値の小さな抵抗温度係数が得られる。
また、本発明の半導体装置では、高抵抗体素子はサイドウォールスペーサを構成するシリコン酸化膜と同時に形成されたシリコン酸化膜パターン上に形成されている。したがって、従来技術のようには高抵抗体素子用のポリシリコン膜とトランジスタ素子を絶縁するための絶縁膜を追加して形成する必要がなく、その絶縁膜をＣＶＤ法により形成する際の８００℃前後の熱処理を行なわない。これにより、ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく、同一基板上に高抵抗体素子を形成することができ、回路設計時の負荷を大幅に削減することができる。
【００２６】
さらに、従来技術のようには高抵抗体素子用のポリシリコン膜とトランジスタ素子を絶縁するための絶縁膜を追加して形成する必要がないので、製造コストの低減及び工期の短縮を図ることができる。
【００２７】
なお、ＣＶＤ法により高抵抗体素子を形成するためのポリシリコン膜を形成する場合は熱処理が施されるが、通常ポリシリコン膜の形成は５００〜６５０℃の温度で可能であるので、この程度の熱処理はトランジスタ素子の特性に影響を与えないので問題はない。
【発明の効果】
【００２８】
請求項１に記載された半導体装置では、ＬＤＤ構造のトランジスタ素子と、ポリシリコン膜からなる高抵抗体素子を備えた半導体装置において、高抵抗体素子の抵抗体領域は抵抗値制御のための不純物としてＢＦ2が導入されているので小さな抵抗温度係数を得ることができる。
また、高抵抗体素子は、サイドウォールスペーサを構成するシリコン酸化膜と同時に形成されたシリコン酸化膜パターン上に形成されているようにしたので、従来技術のようには高抵抗体素子用のポリシリコン膜とトランジスタ素子を絶縁するための絶縁膜を追加して形成する際の熱処理が施されないので、ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく、同一基板上に高抵抗体素子を形成することができる。これにより、回路設計時の負荷の削減、製造コストの低減及び工期の短縮を図ることができる。
【００２９】
請求項２に記載された半導体装置では、高抵抗体素子の抵抗体領域はシート抵抗が５００〜１０００Ω／□程度の抵抗値となるようにＢＦ2の導入量が調整されているので、抵抗温度係数がほとんど０の高抵抗体素子とすることができ、温度による特性変動の極めて少ない高精度回路を形成することができる。
請求項３に記載された半導体装置では、ゲート電極は、下層がポリシリコン膜、上層が高融点金属膜又は高融点金属シリサイド膜からなる積層構造であるようにしたので、ゲート電極の低抵抗化を図ることができる。ここで、高抵抗体素子とゲート電極は互いに別々の工程で形成されたポリシリコン膜により形成されているので、ゲート電極においてポリシリコン膜上に高融点金属膜又は高融点金属シリサイド膜が形成されていても、高抵抗体素子上に高融点金属膜又は高融点金属シリサイド膜が形成されることはなく、ゲート電極のみを低抵抗化することができる。
【００３０】
請求項４に記載された半導体装置では、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、分割抵抗からの分割電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路を備え、分割抵抗を構成する抵抗回路は本発明の半導体装置を構成する高抵抗体素子を備えているようにしたので、ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく、同一基板上に高抵抗体素子を形成することができ、回路設計時の負荷を大幅に削減することができる。
【発明を実施するための最良の形態】
【００３１】
本発明の半導体装置において、上記ゲート電極は、下層がポリシリコン膜、上層が高融点金属膜又は高融点金属シリサイド膜からなる積層構造であることが好ましい。
本発明の半導体装置においては、高抵抗体素子とゲート電極は互いに別々の工程で形成されたポリシリコン膜により形成されているので、ゲート電極においてポリシリコン膜上に高融点金属膜又は高融点金属シリサイド膜が形成されていても、高抵抗体素子上に高融点金属膜又は高融点金属シリサイド膜が形成されることはなく、ゲート電極のみを低抵抗化することができる。
【００３２】
本発明の半導体装置を構成する高抵抗体素子が適用されるアナログ回路の一例として、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、上記分割抵抗からの分割電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備えたものを挙げることができる。そのアナログ回路において、上記分割抵抗を構成する抵抗回路として本発明の半導体装置を構成する高抵抗体素子を備えたものを用いることにより、本発明を構成する高抵抗体素子では、ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく、同一基板上に高抵抗体素子を形成することができるので、回路設計時の負荷を大幅に削減することができる。
【００３３】
［実施例］
図１は半導体装置の一実施例を示す断面図である。
Ｐ型のシリコン基板（半導体基板）１にＮウェル領域３が形成されている。シリコン基板１の表面に素子分離酸化膜５が形成されている。素子分離酸化膜５で囲まれたシリコン基板１の活性領域ＡはＮｃｈトランジスタ素子が形成されている領域であり、Ｎウェル領域３の活性領域ＢはＰチャネル型ＭＯＳトランジスタ素子（以下Ｐｃｈトランジスタ素子と称す）が形成されている領域である。
【００３４】
活性領域Ａのシリコン基板１上及び活性領域ＢのＮウェル領域３上にゲート酸化膜７を介してポリサイドゲート電極９がそれぞれ形成されている。ポリサイドゲート電極９は下層が低抵抗ポリシリコン膜１１、上層が例えばタングステンシリサイド膜１３からなる積層構造により形成されている。ゲート電極９の側壁にシリコン酸化膜からなるサイドウォールスペーサ１５ａが形成されている。
【００３５】
この実施例ではゲート電極の低抵抗化を図るための高融点金属シリサイド膜としてタングステンシリサイド膜を用いているが、本発明はこれに限定されるものではなく、高融点金属シリサイド膜は他の材料であってもよいし、高融点金属であってもよい。また、ゲート電極は、高融点金属も高融点金属シリサイド膜も備えていないポリシリコンゲート電極であってもよい。
【００３６】
活性領域Ａのシリコン基板１の表面側に、２つのＮ型低濃度拡散領域１７がゲート電極９下のチャネル領域を挟んで形成されている。Ｎ型低濃度拡散領域１７よりも不純物濃度が濃い２つのＮ型高濃度拡散領域１９がチャネル領域を挟んで、かつゲート電極９とは間隔をもって形成されている。
【００３７】
活性領域ＢのＮウェル領域３の表面側に、２つのＰ型低濃度拡散領域２１がゲート電極９下のチャネル領域を挟んで形成されている。Ｐ型低濃度拡散領域２１よりも不純物濃度が濃い２つのＰ型高濃度拡散領域２３がチャネル領域を挟んで、かつゲート電極９とは間隔をもって形成されている。
【００３８】
素子分離酸化膜５上に、サイドウォールスペーサ１５ａを構成するＣＶＤ酸化膜（シリコン酸化膜）と同時に形成されたＣＶＤ酸化膜パターン１５ｂを介して、ポリシリコン膜からなる高抵抗体素子パターン２５が形成されている。高抵抗体素子パターン２５は高抵抗体素子を構成する。高抵抗体素子パターン２５は、抵抗値制御のための不純物が導入されている抵抗体領域２７を中央側に、抵抗体領域２７に導入された不純物よりも高濃度に不純物が導入されている電位を取るための低抵抗領域２９を両端側にそれぞれ備えている。
【００３９】
素子分離酸化膜５上、ゲート電極９上、サイドウォールスペーサ１５ａ上及び高抵抗体素子パターン２５上を含むシリコン基板１上全面に、例えばシリコン酸化膜からなる層間絶縁膜３１が形成されている。ゲート電極９上、Ｎ型高濃度拡散領域１９上、Ｐ型高濃度拡散領域２３上、及び低抵抗領域２９上の層間絶縁膜３１に接続孔が形成されている。接続孔内及び層間絶縁膜３１上に金属配線３３が形成されている。
【００４０】
図２から図４は実施例の半導体装置の製造方法の一例を示す工程断面図である。図１から図４を参照してこの製造方法を説明する。
（１）Ｐ型のシリコン基板１に公知の技術を用いてＮウェル領域３と素子分離酸化膜５を形成する。素子分離酸化膜５で囲まれた活性領域ＡはＮｃｈトランジスタ素子が形成される領域であり、活性領域ＢはＰｃｈトランジスタ素子が形成される領域である（図２（Ａ）参照）。
【００４１】
（２）活性領域Ａのシリコン基板１表面及び活性領域ＢのＮウェル領域３表面にゲート酸化膜７を形成する。例えば減圧ＣＶＤ法によってポリシリコン膜を１５００Å（オングストローム）の膜厚に形成した後、そのポリシリコン膜に不純物導入を行なって低抵抗ポリシリコン膜３５を形成する。例えばスパッタ法又はＣＶＤ法により、低抵抗ポリシリコン膜３５上にタングステンシリサイド膜３７を１５００Åの膜厚に形成する（図２（Ｂ）参照）。ここでは説明しないが、ポリシリコン膜３５の形成工程前にトランジスタ素子のしきい値制御のためのイオン注入等の処理を行なってもよい。
【００４２】
（３）写真製版技術により、タングステンシリサイド膜３７上にトランジスタ素子のゲート電極の形成領域を画定するためのレジストマスクパターン３９を形成する。ドライエッチング技術により、レジストマスクパターン３９をマスクにしてタングステンシリサイド膜３７及び低抵抗ポリシリコン膜３５を選択的に除去して、下層が低抵抗ポリシリコン膜１１、上層が例えばタングステンシリサイド膜１３からなる積層構造のゲート電極９を形成する（図２（Ｃ）参照）。
【００４３】
（４）レジストマスクパターン３９を除去した後、写真製版技術及びイオン注入法を用いて、トランジスタ素子の信頼性向上を目的とした公知の技術であるＬＤＤ構造を形成するための低濃度拡散領域用のイオン注入を活性領域Ａと活性領域Ｂについて個別に行ない、活性領域Ａのシリコン基板１にゲート電極９に対して自己整合的にＮ型低濃度拡散領域１７を形成し、活性領域ＢのＮウェル領域３にＰ型低濃度拡散領域２１を形成する（図２（Ｄ）参照）。
【００４４】
（５）ＣＶＤ法により、ＬＤＤ構造を形成するのに必要なサイドウォールスペーサを形成するためのＣＶＤ酸化膜４１を例えば１５００Åの膜厚に形成する（図２（Ｅ）参照）。
【００４５】
（６）例えば減圧ＣＶＤ法により、ＣＶＤ酸化膜４１上に高抵抗体素子を形成するためのポリシリコン膜を例えば１２００Åの膜厚に形成する。イオン注入法により、そのポリシリコン膜に高抵抗体素子の抵抗値制御のための不純物、例えばヒ素を加速電圧は３０ＫｅＶ、注入量は２.０×１０15／ｃｍ2の条件で注入して高抵抗ポリシリコン膜４３を形成する（図３（Ｆ）参照）。ここで、減圧ＣＶＤ法により高抵抗体素子を形成するためのポリシリコン膜を形成する際に熱処理を施すが、その熱処理は例えば５００〜６５０℃の温度で行なうことができるので、トランジスタ素子の特性に影響を与えずにポリシリコン膜を形成することができる。
【００４６】
工程（６）のイオン注入時において、トランジスタ素子の形成領域である活性領域Ａ，Ｂは厚いＣＶＤ酸化膜４１及び高抵抗ポリシリコン膜４３で覆われているので、通常の注入条件（例えば加速電圧が２００ＫｅＶ以下）では、注入した不純物がシリコン基板１表面近傍のトランジスタ素子のチャネル領域や低濃度拡散領域１７，２１に到達することはほとんど無いので、高抵抗ポリシリコン膜４３に不純物を注入するためのイオン注入における加速電圧や注入量等の注入条件を自由に設定できる。
【００４７】
さらに、高抵抗体素子用のポリシリコン膜としてゲート電極９用の低抵抗ポリシリコン膜３５とは別途形成したポリシリコン膜を用いているので、高抵抗体素子用のポリシリコン膜に注入する不純物として、ゲート電極用のポリシリコン膜に注入すると悪影響を及ぼすような不純物、例えばＢＦ2等を選択しても、トランジスタ素子は全く影響を受けない。
【００４８】
（７）写真製版技術により、高抵抗ポリシリコン膜４３上に高抵抗体素子の形成領域を画定するためのレジストマスクパターン４５を形成する（図３（Ｇ）参照）。
（８）ドライエッチング技術により、レジストマスクパターン４５をマスクにして高抵抗ポリシリコン膜４３を選択的に除去して高抵抗体素子パターン２５を形成する（図３（Ｈ）参照）。このときエッチングされる高抵抗ポリシリコン膜４３の不純物濃度は均一であり、従来技術で述べたような不純物濃度の違いによるエッチングレートの差は発生せず、エッチング時間の最適化を高精度に実施することができる。さらに、下地となるＣＶＤ酸化膜４１は十分に厚い膜厚をもっているので、トランジスタ素子のゲート電極９の側壁部に対応する位置に残りやすいポリシリコン膜の残査を除去するために必要なオーバーエッチングを行なっても全く問題は発生しない。
【００４９】
（９）レジストマスクパターン４５を除去せずに残した状態で、ドライエッチング技術によりＣＶＤ酸化膜４１のエッチバックを行なって、ゲート電極９の側壁にサイドウォールスペーサ１５ａを形成する。このとき高抵抗体素子パターン２５下のＣＶＤ酸化膜４１は除去されずに残存する。高抵抗体素子パターン２５下に残存しているＣＶＤ酸化膜をＣＶＤ酸化膜パターン１５ｂとする（図３（Ｉ）参照）。
【００５０】
ＣＶＤ酸化膜４１のエッチバック時において、高抵抗ポリシリコン膜からなる高抵抗体素子パターン２５の表面はレジストマスクパターン４５により保護されているので、高抵抗体素子パターン２５のエッチング及びダメージの発生を防止することができる。ただし、レジストマスクパターン４５を除去した後にＣＶＤ酸化膜４１のエッチバックを行なっても、シリコン酸化膜を対象とするエッチバック時におけるポリシリコン膜のエッチングレートは通常低く抑えられているため、高抵抗体素子の形成は可能である。
【００５１】
（１０）レジストマスクパターン４５を除去した後、写真製版技術により、高抵抗体素子パターン２５のうち抵抗体領域となる領域を覆い、かつＰｃｈトランジスタ素子の形成領域である活性領域Ｂを覆うレジストマスクパターン４７を形成する。イオン注入法により、ゲート電極９、サイドウォールスペーサ１５ａ及びレジストマスクパターン４７をマスクにして、高抵抗体素子パターン２５のうち低抵抗領域となる領域及びシリコン基板１の活性領域Ａに、例えばヒ素を加速電圧は５０ＫｅＶ、注入量は４.０×１０15／ｃｍ2の条件で注入する（図４（Ｊ）参照）。
【００５２】
これにより、高抵抗体素子と金属配線の接触抵抗を安定化させるための低抵抗領域を形成するためのイオン注入と、Ｎｃｈトランジスタ素子の高濃度拡散領域を形成するためのイオン注入を同時に行なうことができる。したがって、高抵抗体素子を形成するために追加で必要なマスクパターン枚数は、工程（７）で用いた高抵抗体素子パターン２５の形成領域を画定するためのマスクパターン１枚のみであり（図３（Ｇ）参照）、製造コストや工期の増大を最小限に抑えることができる。
【００５３】
（１１）レジストマスクパターン４７を除去する。工程（１０）でのイオン注入により、高抵抗体素子パターン２５に低抵抗領域２９が形成され、活性領域ＡにＮ型高濃度拡散領域１９がサイドウォールスペーサ１５ａに対して自己整合的にゲート電極９とは間隔をもって形成される。高抵抗体素子パターン２５において、低抵抗領域２９に挟まれた領域は抵抗体領域２７になる（図４（Ｋ）参照）。
ここで、Ｎ型高濃度拡散領域１９及び低抵抗領域２９に注入された不純物を活性化させるための熱処理を拡散炉やランプアニール装置を用いて行なってもよい。
【００５４】
（１２）写真製版技術により、高抵抗体素子パターン２５、及びＮｃｈトランジスタ素子の形成領域である活性領域Ａを覆うレジストマスクパターン４９を形成する。イオン注入法により、ゲート電極９、サイドウォールスペーサ１５ａ及びレジストマスクパターン４９をマスクにして、Ｎウェル領域３の活性領域Ｂに、例えばＢＦ2を加速電圧は３０ＫｅＶ、注入量は２.０×１０15／ｃｍ2の条件で注入する（図４（Ｌ）参照）。
【００５５】
（１３）レジストマスクパターン４９を除去する。工程（１２）で行なったイオン注入により、活性領域ＢにＰ型高濃度拡散領域２３がサイドウォールスペーサ１５ａに対して自己整合的にゲート電極９とは間隔をもって形成される（図４（Ｍ）参照）。
ここで、Ｐ型高濃度拡散領域２３に注入された不純物を活性化させるための熱処理を拡散炉やランプアニール装置を用いて行なってもよい。Ｎ型高濃度拡散領域１９及び低抵抗領域２９に注入された不純物を活性化させるための熱処理を行なっていない場合は、Ｎ型高濃度拡散領域１９、Ｐ型高濃度拡散領域２３及び低抵抗領域２９に注入された不純物を活性化させるための熱処理を同時に行なってもよい。
【００５６】
この製造方法の例では、高抵抗体素子の抵抗制御のための不純物としてヒ素を用いているので、低抵抗領域２９を形成するためのイオン注入を、Ｎ型高濃度拡散領域１９を形成するためイオン注入と同時に行なっているが、本発明はこれに限定されるものではなく、高抵抗体素子の抵抗制御のための不純物としてＰ型の不純物を用いた場合には、Ｐ型高濃度拡散領域２３を形成するためのイオン注入と同時に、高抵抗体素子の低抵抗領域を形成するためのイオン注入を行なってもよい。
【００５７】
（１４）通常の配線形成技術により、シリコン基板１上全面に層間絶縁膜３１を形成し、ゲート電極９上、Ｎ型高濃度拡散領域１９上、Ｐ型高濃度拡散領域２３上、及び低抵抗領域２９上の層間絶縁膜３１に接続孔を形成し、接続孔内及び層間絶縁膜３１上に金属配線３３を形成する（図１参照）。その後、通常のパッシベーション膜形成工程等を経て半導体装置の製造が完了する。
【００５８】
この実施例では、高抵抗体素子を構成する高抵抗体素子パターン２５は、サイドウォールスペーサ１５ａを形成するために形成したＣＶＤ酸化膜からなるＣＶＤ酸化膜パターン１５ｂ上に形成されているので、従来技術のようには高抵抗体素子用のポリシリコン膜とトランジスタ素子を絶縁するための絶縁膜を追加して形成する必要がなく、その絶縁膜をＣＶＤ法により形成する際の８００℃前後の熱処理を行なう必要はない。これにより、同一のシリコン基板１上に形成するトランジスタ素子の特性に悪影響を与えることなく、ＬＤＤ構造のトランジスタ素子及び高抵抗体素子を形成することができ、回路設計時の負荷を大幅に削減することができる。さらに、従来技術のようには高抵抗体素子用のポリシリコン膜とトランジスタ素子を絶縁するための絶縁膜を追加して形成する必要がないので、製造コストの低減及び工期の短縮を図ることができる。
【００５９】
図５は、高抵抗体素子の特性（ペア性）について、ポリシリコン膜厚が１２００Åの場合（実線）と３５００Åの場合（破線）を比較したデータである。ポリシリコン膜厚が１２００Åのサンプルでは、抵抗制御のための不純物注入を、注入種としてヒ素を用い、加速電圧は３０ＫｅＶ、注入量は２.１×１０15／ｃｍ2の条件で行なった。ポリシリコン膜厚が３５００Åのサンプルでは、抵抗制御のための不純物注入を、注入種としてリンを用い、加速電圧は３０ＫｅＶ、注入量は１.２×１０15／ｃｍ2の条件で行なった。共にシート抵抗値は２.０ＫΩ／□程度である。グラフの縦軸は高抵抗体素子の特性として重要なペア性と呼ばれる特性を示し、隣り合う高抵抗体素子の抵抗値の差分を抵抗値で割ったものをパーセント（％）で示す。グラフの横軸は抵抗体幅（μｍ（マイクロメートル））を示す。
【００６０】
一般に抵抗体幅が狭くなると、ペア性は悪化（増加）する傾向が認められるが、その傾向にポリシリコン膜厚はあまり影響していない。しかし、その絶対値はポリシリコン膜厚が１２００Åのサンプルの方が３５００Åのサンプルの約半分と低い値を全ての抵抗体幅において示している。このことから、本発明において高抵抗体素子を構成するポリシリコン膜厚を薄くすることにより、高抵抗体素子のペア性を大幅に向上できることが分かる。
【００６１】
図６は、高抵抗体素子の特性（抵抗温度係数と抵抗値の関係）について、ポリシリコン膜厚が１２００Å（実線）の場合と３５００Å（破線）の場合を比較したデータである。高抵抗体素子の作製条件は図５で用いたサンプルと同じである。グラフの縦軸は抵抗温度係数（ｐｐｍ／℃）を示し、横軸はシート抵抗（Ω／□）を示す。
【００６２】
一般に抵抗温度係数はシート抵抗値に依存することが知られている。この特性においても、本発明において高抵抗体素子を構成するポリシリコン膜厚を薄膜化することにより、同じ抵抗値でより絶対値の小さな抵抗温度係数を得ることが可能となり、より高精度なアナログ回路の形成が可能となる。
【００６３】
また、高抵抗体素子用のポリシリコン膜を、ＬＤＤ構造トランジスタ素子のサイドウォールスペーサ形成用のＣＶＤ酸化膜上に形成するため、ポリシリコン膜厚を２０００Å以上にすると、ＣＶＤ酸化膜とポリシリコン膜における合計の段差がトランジスタ素子のゲート電極の段差よりも大きくなってしまい、配線形成工程における写真製版工程のフォーカスマージンを減少させてしまう。また、上記合計の段差の増加に伴い、配線形成工程で行なう層間絶縁膜の平坦化処理が困難になり、配線間のショートや断線を引き起こす虞れがある。したがって、高抵抗体素子用のポリシリコン膜の膜厚は２０００Å以下に抑えることが好ましい。
一方、高抵抗体素子用のポリシリコン膜厚を５００Å以下に設定した場合には、金属配線との接続孔（コンタクトホール）の開口時に接続孔がポリシリコン膜を突き抜けてしまい、正常な接続が困難となってしまう。
したがって、本発明において、高抵抗体素子用のポリシリコン膜の膜厚は５００Å〜２０００Åの間に設定することが好ましい。
【００６４】
図７は、高抵抗体素子の特性（ペア性）について、抵抗値制御のための注入種がリンの場合（破線）とヒ素の場合（実線）を比較したデータである。注入種がリンの場合のサンプルでは、抵抗制御のためのリン注入を、加速電圧は３０ＫｅＶ、注入量は１.３×１０15／ｃｍ2の条件で行なった。注入種がヒ素の場合のサンプルでは、抵抗制御のためのヒ素注入を、加速電圧は３０ＫｅＶ、注入量は２.１×１０15／ｃｍ2の条件で行なった。共にポリシリコン膜厚は１２００Å、シート抵抗値は２.０ＫΩ／□程度である。グラフの縦軸はペア性（％）を示し、横軸は抵抗体幅（μｍ）を示す。
【００６５】
いずれの抵抗体幅においても、注入種としてヒ素を用いたサンプルの方がリンを用いたサンプルよりもペア性は２０〜３０％低く抑えられている。本発明の高抵抗体素子をより低いペア性を望む回路に適用する場合は、注入種としてヒ素を用いた方がより高精度な回路を形成できる。
【００６６】
図８は、高抵抗体素子の特性（抵抗温度係数と抵抗体幅の関係）について、抵抗値制御のための注入種がリンの場合（破線）とヒ素の場合（実線）を比較したデータである。高抵抗体素子の作製条件は図７で用いたサンプルと同じである。グラフの縦軸は抵抗温度係数（ｐｐｍ／℃）を示し、横軸は抵抗体幅（μｍ）を示す。
【００６７】
いずれの抵抗体幅においても、注入種としてリンを注入したサンプルの方がヒ素を注入したサンプルよりも抵抗温度係数の絶対値が小さく抑えられている。したがって、高抵抗体素子をより低い抵抗温度係数を望む回路に適用する場合は、注入種としてヒ素よりはリンを用いた方がより高精度な回路を形成できる。
【００６８】
図９は、高抵抗体素子の特性（抵抗温度係数と抵抗値の関係）について、抵抗値制御のための注入種がＢＦ2の場合（実線）、リンの場合（破線）及びヒ素の場合（一点鎖線）を比較したデータである。注入種がＢＦ2の場合のサンプルでは、抵抗制御のためのＢＦ2注入を加速電圧は３０ＫｅＶ、注入量は５.０×１０13〜３.０×１０15／ｃｍ2の条件で行なった。注入種がリンの場合のサンプルでは、抵抗制御のためのリン注入を加速電圧は３０ＫｅＶ、注入量は３.０×１０14〜１.３×１０15／ｃｍ2の条件で行なった。注入種がヒ素の場合のサンプルでは、抵抗制御のためのヒ素注入を加速電圧は３０ＫｅＶ、注入量は５.０×１０14〜３.０×１０15／ｃｍ2の条件で行なった。共にポリシリコン膜厚は１５００Åである。
【００６９】
ＢＦ2を注入種として用いた場合、リン又はヒ素を用いた場合に比べて同じシート抵抗で最も絶対値の小さな抵抗温度係数が得られることが分かる。特に注入種としてＢＦ2を用いてシート抵抗を５００〜１０００Ω／□程度の抵抗値が得られるようにＢＦ2の注入量を調整すると、抵抗温度係数がほとんど０の高抵抗体素子を形成することが可能であり、温度による特性変動の極めて少ない高精度回路を形成することが可能になる。
【００７０】
上記の通り、本発明の半導体装置によれば、高抵抗体素子用のポリシリコン膜としてゲート電極用のポリシリコン膜とは異なるポリシリコン膜を用いているので、希望する高抵抗体素子の特性に合わせて、高抵抗体素子の抵抗値制御用不純物の注入種及び注入条件を自由に選択できるため、目的に合わせた最適化が可能となる。
【００７１】
図１０は、アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源５１からの電源を負荷５３に安定して供給すべく、定電圧発生回路５５が設けられている。定電圧発生回路５５は、直流電源５１が接続される入力端子（Ｖbat）５７、基準電圧源としての基準電圧発生回路（Ｖref）５９、演算増幅器６１、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）６３、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖout）６５を備えている。
【００７２】
定電圧発生回路５５では、演算増幅器６１の出力端子がＰＭＯＳ６３のゲート電極に接続され、反転入力端子に基準電圧発生回路５９から基準電圧Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖrefに等しくなるように制御される。
【００７３】
定電圧発生回路５５において、分割抵抗Ｒ１，Ｒ２を構成する高抵抗体素子としては、本発明を構成する高抵抗体素子が用いられる。本発明を構成する高抵抗体素子によれば、ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく、同一基板上に高抵抗体素子を形成することができるので、回路設計時の負荷を大幅に削減することができる。
【００７４】
図１１は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路６７において、６１は演算増幅器で、その反転入力端子に基準電圧発生回路５９が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）６９から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて演算増幅器６１の非反転入力端子に入力される。演算増幅器６１の出力は出力端子（Ｖout）７１を介して外部に出力される。
【００７５】
電圧検出回路６７において、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器６１の出力がＨを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖref以下になってくると演算増幅器６１の出力がＬになる。
【００７６】
電圧検出回路６７において、分割抵抗Ｒ１，Ｒ２を構成する高抵抗体素子として、本発明を構成する高抵抗体素子が用いられる。本発明を構成する高抵抗体素子によれば、ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく、同一基板上に高抵抗体素子を形成することができるので、回路設計時の負荷を大幅に削減することができる。
【００７７】
図１０及び図１１では、本発明の半導体装置を定電圧発生回路又は電圧検出回路を備えた半導体装置に適用しているが、本発明の半導体装置が適用される半導体装置はこれらに限定されるものではなく、高抵抗体素子を含む半導体装置であれば適用することができる。
【００７８】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００７９】
【図１】半導体装置の一実施例を示す断面図である。
【図２】製造方法の一例の一部を示す工程断面図である。
【図３】同製造方法の一部を示し、図２の続きを示す工程断面図である。
【図４】同製造方法の一部を示し、図３の続きを示す工程断面図である。
【図５】高抵抗体素子の特性（ペア性）について、ポリシリコン膜厚が１２００Åの場合と３５００Åの場合を比較したデータである。
【図６】高抵抗体素子の特性（抵抗温度係数と抵抗値の関係）について、ポリシリコン膜厚が１２００Åの場合と３５００Åの場合を比較したデータである。
【図７】高抵抗体素子の特性（ペア性）について、抵抗値制御のための注入種がリンの場合とヒ素の場合を比較したデータである。
【図８】高抵抗体素子の特性（抵抗温度係数と抵抗体幅の関係）について、抵抗値制御のための注入種がリンの場合とヒ素の場合を比較したデータである。
【図９】高抵抗体素子の特性（抵抗温度係数と抵抗値の関係）について、抵抗値制御のための注入種がＢＦ2の場合、リンの場合及びヒ素の場合を比較したデータである。
【図１０】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１１】アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１２】従来の半導体装置の製造方法を示す工程断面図である。
【図１３】図１４の続きを示す工程断面図である。
【符号の説明】
【００８０】
１      シリコン基板
３      Ｎウェル領域
５      素子分離酸化膜
７      ゲート酸化膜
９      ゲート電極
１１      低抵抗ポリシリコン膜
１３      タングステンシリサイド膜
１５ａ    サイドウォールスペーサ
１５ｂ    シリコン酸化膜
１７      Ｎ型低濃度拡散領域
１９      Ｎ型高濃度拡散領域
２１      Ｐ型低濃度拡散領域
２３      Ｐ型高濃度拡散領域
２５      高抵抗体素子パターン
２７      抵抗体領域
２９      低抵抗領域
３１      層間絶縁膜
３３      金属配線
３５      低抵抗ポリシリコン膜
３７      タングステンシリサイド膜
３９，４５，４７，４９    レジストマスクパターン
４１      ポリシリコン膜
４３      高抵抗ポリシリコン膜
【図１】
2006135351.tif 000003
【図２】
2006135351.tif 000004
【図３】
2006135351.tif 000005
【図４】
2006135351.tif 000006
【図５】
2006135351.tif 000007
【図６】
2006135351.tif 000008
【図７】
2006135351.tif 000009
【図８】
2006135351.tif 000010
【図９】
2006135351.tif 000011
【図１０】
2006135351.tif 000012
【図１１】
2006135351.tif 000013
【図１２】
2006135351.tif 000014
【図１３】
2006135351.tif 000015