(57)【要約】【課題】  フィンの微細加工が可能な半導体装置及びその製造方法を提供する。【解決手段】  半導体基板２００上において、相互に対向するように形成され半導体層から成る第１及び第２のフィン１０１ａと、第１及び第２のフィンに接続するように設けられ、第１及び第２のフィンに所定の電位を供給するための活性領域１０１ｂと、半導体基板上に形成された絶縁膜１１４上において、活性領域と所定の間隔を空けた位置に、第１及び第２のフィンに交差するように設けられたゲート電極１２１、１２２とを備えることを特徴とする。【選択図】  図８
2006135067.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面から前記半導体基板の所定の深さに至る溝を形成する工程と、
前記溝の内部を埋め込むように第２の絶縁膜を堆積して平坦化し、フィン形成用ダミーパターンを形成する工程と、
前記第１の絶縁膜及び前記フィン形成用ダミーパターン上に、所定の活性領域に対応したパターンを有するマスクを形成する工程と、
前記マスクを用いて前記第１の絶縁膜にエッチングを行って前記活性領域に対応した形状にパターニングを行うと共に、前記活性領域以外の領域において前記フィン形成用ダミーパターンの上部を露出させ、前記マスクを除去する工程と、
前記フィン形成用ダミーパターン、前記半導体基板、前記第１の絶縁膜の表面上に第３の絶縁膜を堆積し、エッチバックを行って、前記フィン形成用ダミーパターンの側面及び前記第１の絶縁膜の側面に、フィン形成用側壁パターンを形成する工程と、
前記フィン形成用側壁パターンをマスクとして前記半導体基板にエッチングを行い、対向するように第１及び第２のフィンを形成する工程と、
前記フィン形成用ダミーパターンを除去する工程と、
前記第１及び第２のフィンと、前記第１の絶縁膜とが存在しない領域に、素子分離用の第４の絶縁膜を形成する工程と、
前記第１及び第２のフィンと交差するように選択的に電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
ＳＯＩ基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面から前記ＳＯＩ基板における半導体層の底に至る深さを有する溝を形成する工程と、
前記溝の内部を埋め込むように第２の絶縁膜を堆積して平坦化し、フィン形成用ダミーパターンを形成する工程と、
前記第１の絶縁膜及び前記フィン形成用ダミーパターン上に、所定の活性領域に対応したパターンを有するマスクを形成する工程と、
前記マスクを用いて前記第１の絶縁膜にエッチングを行って前記活性領域に対応した形状にパターニングを行うと共に、前記活性領域以外の領域において前記フィン形成用ダミーパターンの上部を露出させ、前記マスクを除去する工程と、
前記フィン形成用ダミーパターン、前記半導体層、前記第１の絶縁膜の表面上に第３の絶縁膜を堆積し、エッチバックを行って、前記フィン形成用ダミーパターンの側面及び前記第１の絶縁膜の側面に、フィン形成用側壁パターンを形成する工程と、
前記フィン形成用側壁パターンをマスクとして前記半導体層にエッチングを行い、対向するように第１及び第２のフィンを形成する工程と、
前記第１及び第２のフィンと交差するように選択的に電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜、ゲート電極材を順に形成する工程と、
前記ゲート電極材上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面から前記ゲート電極材の底に至る溝を形成する工程と、
前記溝の内部を埋め込むように第２の絶縁膜を堆積して平坦化し、第１のゲート電極形成用ダミーパターンを形成する工程と、
前記第１の絶縁膜及び前記第１のゲート電極形成用ダミーパターン上に、前記第１のゲート電極よりも太い第２のゲート電極に対応したパターンを有するマスクを形成する工程と、
前記マスクを用いて前記第１の絶縁膜にエッチングを行って前記第２のゲート電極に対応した形状にパターニングを行うと共に、前記第２のゲート電極以外の領域において前記第１のゲート電極形成用ダミーパターンの上部を露出させ、前記マスクを除去する工程と、
前記第１のゲート電極形成用ダミーパターン、前記ゲート電極材、前記第１の絶縁膜の表面上に第３の絶縁膜を堆積し、エッチバックを行って、前記第１のゲート電極形成用ダミーパターンの側面及び前記第１の絶縁膜の側面に、第１のゲート電極形成用側壁パターンを形成する工程と、
前記第１のゲート電極形成用側壁パターンをマスクとして前記ゲート電極材にエッチングを行い、対向するように第１及び第２の第１のゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上において、相互に対向するように形成された、半導体層から成る第１及び第２のフィンと、
前記半導体基板上において、前記第１及び第２のフィンに接続するように設けられた、前記第１及び第２のフィンに所定の電位を供給するための活性領域と、
前記半導体基板上に形成された絶縁膜上において、前記活性領域と所定の間隔を空けた位置に、前記第１及び第２のフィンに交差するように設けられたゲート電極と、
を備え、
前記活性領域において、前記第１のフィンと接続した第１の箇所と前記第２のフィンと接続した第２の箇所との間が、所定部分除去されていることを特徴とする半導体装置。
【請求項５】
ＳＯＩ基板における酸化膜上において、相互に対向するように形成された、前記ＳＯＩ基板における半導体層から成る第１及び第２のフィンと、
前記酸化膜上において、前記第１及び第２のフィンに接続するように設けられた、前記第１及び第２のフィンに所定の電位を供給するための、前記半導体層から成る活性領域と、
前記第１及び第２のフィンの間に埋め込まれた第１の絶縁膜と、
前記酸化膜上において、前記活性領域と所定の間隔を空けた位置に、前記第１及び第２のフィンに交差するように設けられたゲート電極と、
を備え、
前記活性領域において、前記第１のフィンと接続した第１の箇所と前記第２のフィンと接続した第２の箇所との間が、所定部分除去されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置において、ゲート電極と直交するように凸状の半導体領域が形成され、この半導体領域におけるゲート電極の両側にそれぞれソース・ドレインが設けられ、ソース・ドレインにそれぞれ電位を供給するための電位供給用活性領域が接続されたものが提案されている。
【０００３】
このような半導体装置を製造する際に、従来は半導体基板上のシリコン窒化膜上にアモルファスシリコン等から成るダミーパターンを形成し、ダミーパターンの側面にフィン形成用の幅の狭い側壁パターンを形成した後、この側壁パターンよりも幅の太い電位供給用活性領域を形成するためのレジストパターンを形成し、これらの側壁パターン及びレジストパターンを用いて島状部分のフィン及び活性領域を形成していた。
【０００４】
しかしながら、基板表面をエッチングする際に、側壁パターンの側面に反射防止膜（Anti-Reflective Coating、以下ＡＲＣという）が残留し、その結果フィンの幅が太くなり、微細化が困難であるという問題があった。
【０００５】
従来のフィン形状を有する半導体装置の製造方法を開示する文献名を記載する。
【非特許文献１】Yang-kyu Choi,et al.,"A Spacer Patterning Technology for Nanoscale CMOS",IEEE Transactions on Electron Devices,vol.49,NO.3,March 2002,PP-436-441
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記事情に鑑み、フィンの微細加工が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面から前記半導体基板の所定の深さに至る溝を形成する工程と、
前記溝の内部を埋め込むように第２の絶縁膜を堆積して平坦化し、フィン形成用ダミーパターンを形成する工程と、
前記第１の絶縁膜及び前記フィン形成用ダミーパターン上に、所定の活性領域に対応したパターンを有するマスクを形成する工程と、
前記マスクを用いて前記第１の絶縁膜にエッチングを行って前記活性領域に対応した形状にパターニングを行うと共に、前記活性領域以外の領域において前記フィン形成用ダミーパターンの上部を露出させ、前記マスクを除去する工程と、
前記フィン形成用ダミーパターン、前記半導体基板、前記第１の絶縁膜の表面上に第３の絶縁膜を堆積し、エッチバックを行って、前記フィン形成用ダミーパターンの側面及び前記第１の絶縁膜の側面に、フィン形成用側壁パターンを形成する工程と、
前記フィン形成用側壁パターンをマスクとして前記半導体基板にエッチングを行い、対向するように第１及び第２のフィンを形成する工程と、
前記フィン形成用ダミーパターンを除去する工程と、
前記第１及び第２のフィンと、前記第１の絶縁膜とが存在しない領域に、素子分離用の第４の絶縁膜を形成する工程と、
前記第１及び第２のフィンと交差するように選択的に電極を形成する工程と、
を備えることを特徴とする。
【０００８】
また、本発明の一態様による半導体装置の製造方法は、
ＳＯＩ基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面から前記ＳＯＩ基板における半導体層の底に至る深さを有する溝を形成する工程と、
前記溝の内部を埋め込むように第２の絶縁膜を堆積して平坦化し、フィン形成用ダミーパターンを形成する工程と、
前記第１の絶縁膜及び前記フィン形成用ダミーパターン上に、所定の活性領域に対応したパターンを有するマスクを形成する工程と、
前記マスクを用いて前記第１の絶縁膜にエッチングを行って前記活性領域に対応した形状にパターニングを行うと共に、前記活性領域以外の領域において前記フィン形成用ダミーパターンの上部を露出させ、前記マスクを除去する工程と、
前記フィン形成用ダミーパターン、前記半導体層、前記第１の絶縁膜の表面上に第３の絶縁膜を堆積し、エッチバックを行って、前記フィン形成用ダミーパターンの側面及び前記第１の絶縁膜の側面に、フィン形成用側壁パターンを形成する工程と、
前記フィン形成用側壁パターンをマスクとして前記半導体層にエッチングを行い、対向するように第１及び第２のフィンを形成する工程と、
前記第１及び第２のフィンと交差するように選択的に電極を形成する工程と、
を備えることを特徴とする。
【０００９】
さらに、本発明の一態様による半導体装置の製造方法は、
半導体基板上にゲート絶縁膜、ゲート電極材を順に形成する工程と、
前記ゲート電極材上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面から前記ゲート電極材の底に至る溝を形成する工程と、
前記溝の内部を埋め込むように第２の絶縁膜を堆積して平坦化し、第１のゲート電極形成用ダミーパターンを形成する工程と、
前記第１の絶縁膜及び前記第１のゲート電極形成用ダミーパターン上に、前記第１のゲート電極よりも太い第２のゲート電極に対応したパターンを有するマスクを形成する工程と、
前記マスクを用いて前記第１の絶縁膜にエッチングを行って前記第２のゲート電極に対応した形状にパターニングを行うと共に、前記第２のゲート電極以外の領域において前記第１のゲート電極形成用ダミーパターンの上部を露出させ、前記マスクを除去する工程と、
前記第１のゲート電極形成用ダミーパターン、前記ゲート電極材、前記第１の絶縁膜の表面上に第３の絶縁膜を堆積し、エッチバックを行って、前記第１のゲート電極形成用ダミーパターンの側面及び前記第１の絶縁膜の側面に、第１のゲート電極形成用側壁パターンを形成する工程と、
前記第１のゲート電極形成用側壁パターンをマスクとして前記ゲート電極材にエッチングを行い、対向するように第１及び第２の第１のゲート電極を形成する工程と、
を備えることを特徴とする。
【００１０】
あるいは、本発明の一態様による半導体装置は、
半導体基板上において、相互に対向するように形成された、半導体層から成る第１及び第２のフィンと、
前記半導体基板上において、前記第１及び第２のフィンに接続するように設けられた、前記第１及び第２のフィンに所定の電位を供給するための活性領域と、
前記半導体基板上に形成された絶縁膜上において、前記活性領域と所定の間隔を空けた位置に、前記第１及び第２のフィンに交差するように設けられたゲート電極と、
を備え、
前記活性領域において、前記第１のフィンと接続した第１の箇所と前記第２のフィンと接続した第２の箇所との間が、所定部分除去されていることを特徴とする。
【００１１】
あるいはまた、本発明の一態様による半導体装置は、
ＳＯＩ基板における酸化膜上において、相互に対向するように形成された、前記ＳＯＩ基板における半導体層から成る第１及び第２のフィンと、
前記酸化膜上において、前記第１及び第２のフィンに接続するように設けられた、前記第１及び第２のフィンに所定の電位を供給するための、前記半導体層から成る活性領域と、
前記第１及び第２のフィンの間に埋め込まれた第１の絶縁膜と、
前記酸化膜上において、前記活性領域と所定の間隔を空けた位置に、前記第１及び第２のフィンに交差するように設けられたゲート電極と、
を備え、
前記活性領域において、前記第１のフィンと接続した第１の箇所と前記第２のフィンと接続した第２の箇所との間が、所定部分除去されていることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置及びその製造方法によれば、フィンの微細加工が実現される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
（１）実施の形態１
図１〜図８に、本実施の形態１による半導体装置の構造及びその製造方法の工程別の素子の断面を示す。
【００１５】
図１に示されたように、半導体基板１０１を準備する。
【００１６】
半導体基板１０１の表面上に厚さ５ｎｍ程度のシリコン酸化膜１０２を形成し、その上に厚さ１００ｎｍ程度のシリコン窒化膜１０３を堆積する。
【００１７】
シリコン窒化膜１０３上に図示されていないレジスト膜を塗布し、ＫｒＦやＡｒＦ等の光源を用いたリソグラフィ及び反応性イオンエッチング（以下、ＲＩＥという）を行い、ダミーパターン埋め込み用の溝１０４を形成する。この溝１０４は、シリコン窒化膜１０３を貫通し、さらに半導体基板１０１の表面から深さが例えば１００ｎｍ程度まで到達するように形成する。
【００１８】
そして、ＴＥＯＳ・ＣＶＤあるいは高密度プラズマ（以下、ＨＤＰという）ＣＶＤによるシリコン酸化膜を溝１０４内に埋め込むように全面に堆積し、ＣＭＰを行って平坦化することで、ダミーパターン１０４を形成する。
【００１９】
図２に示されたように、平坦化されたシリコン窒化膜１０３およびダミーパターン１０４の表面上に、反射防止膜（Anti-Reflective Coating、以下ＡＲＣという）１１１を形成し、その上にレジスト膜１１２を形成して、ボトムＡＲＣ型のレジストパターン１１２を形成する。
【００２０】
ここで、ＡＲＣ膜１１１は、電子ビームを用いた場合より高速処理が可能な光リソグラフィを用いるため、また微細化されたパターンを実現するために用いられる。
【００２１】
図３に示されたように、このレジストパターン１１２をマスクにして、シリコン窒化膜１０３にエッチング加工を行う。このとき、ダミーパターン１０４の上部が凸状に露出する。
【００２２】
図４に示されたように、レジストパターン１１２およびＡＲＣ膜１１１を除去する。
【００２３】
ここで、後に形成する側壁パターンによりシリコン窒化膜１０３のパターンが太くなることを防ぐ必要がある場合は、シリコン窒化膜１０３にホットリン酸を用いたウェットエッチングを行って細らせておくことが望ましい。
【００２４】
図５に示されたように、厚さ２０ｎｍ程度のシリコン窒化膜を全面に堆積し、全面ＲＩＥによるエッチバックを行う。これにより、ダミーパターン１０４の側面と、シリコン窒化膜１０３の側面とに、シリコン窒化膜から成る側壁パターン１１３を形成する。
【００２５】
図６に示されたように、このシリコン窒化膜１０３、側壁パターン１１３、及びダミーパターン１０４をマスクにして半導体基板１０１に１００ｎｍ程度の深さだけＲＩＥを行う。これにより、ダミーパターン１０４の両側面の下部に島状部分のフィン１０１ａを形成し、またシリコン窒化膜１０３の下部に電位供給用活性領域１０１ｂを形成する。
【００２６】
図７に示されたように、ダミーパターン１０４をＨＦ等を用いたエッチングにより除去する。
【００２７】
その後、素子分離用に、ＨＤＰ・ＣＶＤによりシリコン酸化膜１１４を全面に堆積し、ＣＭＰで平坦化する。さらに、ＲＩＥによるエッチバックを行って、シリコン酸化膜１１４を溝の底面に４０ｎｍ程度残留させる。これにより、高さ６０ｎｍ程度のフィン１０１ａが形成される。
【００２８】
この後、シリコン酸窒化膜等から成る図示されていないゲート酸化膜をフィン１０１ａの側面に形成する。
【００２９】
図８に示されたように、ゲート電極材料として第１のポリシリコン膜１２１を厚さ３００ｎｍ程度全面に堆積し、ＣＭＰにより平坦化する。
【００３０】
さらに、第２のポリシリコン膜１２２を５０ｎｍ程度堆積し、その表面上にシリコン窒化膜１１５を１００ｎｍ程度堆積する。
【００３１】
シリコン窒化膜１１５上に図示されていないレジスト膜を塗布してゲート電極の形状にパターン加工し、これをマスクにしてシリコン窒化膜１１５にパターニング加工を行う。
【００３２】
さらに、このシリコン窒化膜１１５をマスクにして第１のポリシリコン膜１２１及び第２のポリシリコン膜１２２にＲＩＥによるパターニング加工を行う。これにより、第１及び第２のポリシリコン膜１２１、１２２から成るゲート電極が形成される。以降の工程は、通常のＬＳＩ製造工程と同様であり説明を省略する。
【００３３】
次に、比較例による半導体装置の製造方法について、図９〜図１８を参照して説明する。
【００３４】
図９に示すように、半導体基板１１上に熱酸化法等により５ｎｍ程度のシリコン酸化膜１２を形成した後、厚さ１００ｎｍ程度のシリコン窒化膜１３を堆積する。シリコン窒化膜１３上に、ダミーパターン形成用に例えばアモルファスシリコン膜を１５０ｎｍ程度堆積する。
【００３５】
アモルファスシリコン膜上にレジストを塗布し、リソグラフィ技術を用いて、幅０.１μｍ程度のレジストパターンを形成する。得られたレジスト膜をマスクにして、アモルファスシリコン膜にＲＩＥ加工を行い、ダミーパターン１４を形成する。
【００３６】
ダミーパターン１４及びシリコン窒化膜１３の表面上に厚さ４０ｎｍ程度のＴＥＯＳ膜を堆積する。ＴＥＯＳ膜に全面ＲＩＥを行ってダミーパターン１４の側面にＴＥＯＳ側壁１５を残留させる。
【００３７】
図１０に示されたように、ダミーパターン１４を薬液等によりエッチング除去し、シリコン窒化膜１３上にＴＥＯＳ側壁１５から成るパターンマスクを残す。
【００３８】
図１１に示されたように、シリコン窒化膜１３及びＴＥＯＳ側壁１５上にレジストを塗布し、通常のリソグラフィ技術を用いてパターニングされたレジスト膜２１を形成する。
【００３９】
図１２に示されたように、ＴＥＯＳ側壁１５から成るパターンと、レジスト膜２１から成るパターンとの両方をマスクにして、シリコン窒化膜１３にＲＩＥ加工を行う。
【００４０】
その後、ＴＥＯＳ側壁１５とレジスト膜２１とを除去する。
【００４１】
図１３に示されたように、シリコン窒化膜１３をマスクとして、半導体基板１１を８０ｎｍ程度の深さまでＲＩＥ加工により除去する。
【００４２】
図１４に示されたように、素子分離用のＨＤＰ・ＣＶＤ法等によりシリコン酸化膜２１を全面に堆積し、ＣＭＰ加工により平坦化する。さらに、全面ＲＩＥによりシリコン酸化膜２１にエッチバックを行い、溝の底面に４０ｎｍ程度残留させる。
【００４３】
シリコン窒化膜等からなる図示されていないゲート酸化膜を、フィン側面に形成する。
【００４４】
図１５に示されたように、ゲート電極材として第１のポリシリコン膜２３を厚さ３００ｎｍ程度全面に堆積し、ＣＭＰ平坦化した後、第２のポリシリコン膜２４を５０ｎｍ程度全面に堆積する。さらに、シリコン窒化膜２２を１００ｎｍ程度全面に堆積する。
【００４５】
シリコン窒化膜２２上にレジストを塗布し、ゲート電極形状を有する図示されていないレジスト膜を形成する。このレジスト膜をマスクとしてシリコン窒化膜２２にエッチングを行い、得られたシリコン窒化膜２２から成るパターンをマスクとして第１、第２のポリシリコン膜２３、２４にＲＩＥ加工を行う。このようにして、第１、第２のポリシリコン膜２３、２４から成るゲート電極が形成される。
【００４６】
ここで、図１０に示された工程の後、図１６に示されたように、ボトムＡＲＣ型レジスト膜を用いる場合、現像後、レジスト膜２１のない領域にもＡＲＣ膜３１が形成される。ＡＲＣ膜３１にエッチングを行った際に図１７に示されたようにＴＥＯＳ側壁１５の側面にＡＲＣが残留する。この結果、図１８に示されたように、微細化したＴＥＯＳ側壁１５から成るラインパターンの幅が、残留したＡＲＣによって太くなるという問題が生じる。
【００４７】
また、比較例による製造方法では、図１２〜図１５に示された工程において、幅の狭いフィンの両側の半導体基板を同一工程で同時にエッチングにより除去する。フィンの機械的強度が充分でないため、寸法によってはフィンが倒れたり断線するおそれがある。
【００４８】
これに対し、上記実施の形態１によれば、図２に示された工程においてＡＲＣ膜１１１を形成する際に、その下地が平坦であるため、上述した従来における側壁パターンの側面にＡＲＣが残留する問題を解消することができる。
【００４９】
また、フィン形成用の微細な側壁パターン１１３と、電位供給用活性領域を形成するための通常のボトムＡＲＣ型のレジストパターン１１２とを共に実現することができる。
【００５０】
即ち、側壁パターン１１３を形成するための膜の堆積及びエッチバック工程を、通常のレジストパターン１１２を形成する工程の後に行なうようにしたため、通常のレジストパターン１１２を形成するためのリソグラフィ工程を、平坦な下地上で実行することができ、両者を実現することが可能である。
【００５１】
また、本発明の実施の形態によれば、リソグラフィの限界以下の微細な幅を有するフィン１０１ａを形成することができ、しかもラインエッジラフネスを低減することができる。
【００５２】
即ち、リソグラフィによりフィンを形成する場合には、リソグラフィの限界以下の幅でフィンを形成することはできず、また幅にばらつきが生じてフィンの側面に凹凸が存在し、ラインエッジラフネスが悪化するばかりか、断線のおそれもある。
【００５３】
これに対し本実施の形態１によれば、図５に示された工程において、上部が露出したダミーパターンを覆うようにシリコン窒化膜を堆積し、エッチバックすることでダミーパターンの側面に側壁を形成している。この側壁の幅は、シリコン窒化膜の堆積した膜厚により決定され、リソグラフィのようなばらつきが発生しない。このため、リソグラフィの限界以下の幅でかつラインエッジラフネスが低減されたフィンの形成が可能となる。
【００５４】
また、幅の狭いフィンを形成する際に、上記比較例のようにフィンの内側と外側の半導体層とを同時にエッチングにより除去すると、フィンが倒れたり断線するおそれがある。本実施の形態１では、フィンの両側を別工程で除去することにより、このような問題を解消している。
【００５５】
即ち、先ず図１に示された工程で、ダミーパターン１０４を形成することで、２本のフィンの内側をエッチング除去する。図３に示された工程において、ダミーパターン１０４の外側に存在するシリコン窒化膜１０３を除去し、ダミーパターン１０４の上部を露出させる。次に、図５に示された工程で、ダミーパターン１０４の側面に側壁パターン１１３を形成して図６に示された工程でフィンの外側をエッチング除去する。このように、２本のフィンの内側を除去する図１に示された工程と、フィンの外側を除去する図６に示された工程とが異なるため、フィンの倒壊等の発生を防止することができる。
【００５６】
図１９に、本実施の形態１による半導体装置の平面構成を示す。第１、第２のポリシリコン膜１２１、１２２から成るゲート電極に直交するように２本のフィン１０１ａが形成され、ゲート電極の両側にそれぞれドレイン領域１０１ａｄ１、１０１ａｄ２、ソース領域１０１ａｓ１、１０１ａｓ２が設けられている。ドレイン領域１０１ａｄ１及び１０１ａｄ２は、ドレイン電位供給用活性領域１０１ｂｄに接続され、ソース領域１０１ａｓ１、１０１ａｓ２は、ソース電位供給用活性領域１０１ｂｓに接続されている。
【００５７】
ここで、本実施の形態１によれば、ドレイン電位供給用活性領域１０１ｂｄ、ソース電位供給用活性領域１０１ｂｓの中央部分において、ダミーパターン１０４が存在していた部分が除去されている。このため、この部分におけるドレイン電位供給用活性領域１０１ｂｄあるいはソース電位供給用活性領域１０１ｂｓからゲート電極までの距離Ｘ２が、中央部以外の両端部におけるドレイン電位供給用活性領域１０１ｂｄあるいはソース電位供給用活性領域１０１ｂｓからゲート電極までの距離Ｘ１よりも長くなっている。
【００５８】
これにより、ゲート電極とドレイン電位供給用活性領域１０１ｂｄあるいはソース電位供給用活性領域１０１ｂｓとの間に寄生する容量を低減することができ、デバイスの動作を高速化することが可能である。
【００５９】
（２）実施の形態２
本発明の実施の形態２による半導体装置の製造方法について、図２０〜図２６を用いて説明する。本実施の形態２は、ＳＯＩ基板を用いる点で上記実施の形態１と相違する。
【００６０】
図２０に示されたように、図示されていない半導体基板上にＢＯＸシリコン酸化膜１００が形成され、その上に半導体層１０１が例えば１００ｎｍ程度で形成されたＳＯＩ基板を用意する。
【００６１】
半導体層１０１の上に厚さ５ｎｍ程度のシリコン酸化膜１０２が形成され、その上に厚さ１００ｎｍ程度のシリコン窒化膜１０３が堆積されている。
【００６２】
シリコン窒化膜１０３上に図示されていないレジスト膜を形成し、これをマスクとしてシリコン窒化膜１０３、シリコン酸化膜１０２、半導体層１０１にＲＩＥを行い、深さ２０５ｎｍ程度のダミーパターン埋め込み用の溝を形成する。ここで、シリコン窒化膜１０３の深さは１００ｎｍ程度、シリコン酸化膜１０２の深さは５ｎｍ程度、半導体層１０１の深さは１００ｎｍ程度である。
【００６３】
ＴＥＯＳ膜、あるいはＨＤＰ・ＣＶＤによるシリコン酸化膜を全面に堆積し、ＣＭＰ加工により平坦化することで、溝の内部にダミーパターン材料を埋め込んでダミーパターン１０４を形成する。
【００６４】
図２１に示されたように、平坦化されたシリコン窒化膜１０３およびダミーパターン１０４上にＡＲＣ膜１１１を形成し、レジストを塗布する。リソグラフィおよびＡＲＣのＲＩＥを行って、電位供給用活性領域に対応したパターンを有する、ボトムＡＲＣ型のレジスト膜１１２を形成する。
【００６５】
図２２に示されたように、このレジスト膜１１２をマスクとしてシリコン窒化膜１０３にエッチング加工を行う。このとき、ダミーパターン１０４の上部が凸状に露出する。
【００６６】
図２３に示されたように、レジスト膜１１２及びＡＲＣ膜１１１を除去する。側壁パターン１１３の存在によって、シリコン窒化膜１０３のパターンが太くなることを避ける必要がある場合は、電位供給用活性領域に対応してパターニングされたシリコン窒化膜１０３を、ホットリン酸によるウェットエッチングで予め細らせておくことが望ましい。
【００６７】
厚さ２０ｎｍ程度のシリコン窒化膜を全面に堆積し、全面ＲＩＥを行うことで、図２４に示されたように、ダミーパターン１０４の側面と、電位供給用活性領域のパターンを有するシリコン窒化膜１０３の側面に、シリコン窒化膜から成る側壁パターン１１３を形成する。
【００６８】
図２５に示されたように、シリコン窒化膜１０３、シリコン窒化膜から成る側壁パターン１１３、ダミーパターン１０４をマスクとして、半導体層１０１に対して底面までＲＩＥ加工を行う。これにより、ダミーパターン１１３の両側面に半導体層１０１から成るフィン１０１ａを形成し、またシリコン窒化膜１０３の下部に電位供給用活性領域１０１ｂを形成する。
【００６９】
この後、シリコン酸窒化膜等から成る図示されていないゲート酸化膜をフィン１０１ａの側面に形成し、ゲート材料として第１のポリシリコン膜１２１を厚さ３００ｎｍ程度全面に堆積し、ＣＭＰ平坦化した後、第２のポリシリコン膜１２２を５０ｎｍ程度全面に堆積し、さらにシリコン窒化膜１１５を１００ｎｍ程度全面に堆積する。
【００７０】
図２６に示されたように、シリコン窒化膜１１５上にゲート電極のパターンを有する図示されていないレジスト膜を形成し、これをマスクにしてシリコン窒化膜１１５を加工する。
【００７１】
さらに、シリコン窒化膜１１５をマスクとして第１、第２のポリシリコン膜１２１、１２２にＲＩＥ加工を行う。このようにして、第１、第２のポリシリコン膜１２１、１２２から成るゲート電極を形成する。
【００７２】
以降の工程は通常のＬＳＩ製造工程と同様であり、説明を省略する。
【００７３】
本実施の形態２によれば、上記実施の形態１と同様に、側壁パターンの側面にＡＲＣが残留する問題を解消することができる。
【００７４】
また、フィン１０１ａを形成するためのダミーパターンのリソグラフィ工程と、電位供給用活性領域１０１ｂを形成するためのリソグラフィ工程の両方を平坦な下地上で行うことができるため、微細なパターン形成が可能である。側壁をマスクに用いてフィンを形成するのでリソグラフィの限界以下の微細なフィン１０１ａを形成することができ、ラインエッジラフネスを低減することができる。
【００７５】
さらに、上記実施の形態１と同様に、ダミーパターン１０４が電位供給用活性領域１０１ｂの中央部分まで食い込むように形成されている。このため、この部分におけるゲート電極から電位供給用活性領域１０１ｂまでの距離が遠くなり、ゲート電極と電位供給用活性領域１０１ｂとの間の容量を低減することができるので、デバイス動作を高速化することが可能である。
【００７６】
さらにまた、本実施の形態２によれば、ＳＯＩ基板を用いたことにより、上記実施の形態１と異なり素子分離用の絶縁膜を堆積する必要がない。このため、図２４に示された工程において、一対のフィン１０１ａの間に埋め込まれたダミーパターン１０４を除去する必要がない。このため、ダミーパターン１０４によってフィン１０１ａが支えられた状態になり、フィン１０１ａの構造上の強度を高めて倒れを防止することができる。このように、ダミーパターン１０４の支えがあるため、より薄くて高いフィンの形成が可能である。
【００７７】
（３）実施の形態３
本発明の実施の形態３による半導体装置の製造方法について、図２７〜図３２を用いて説明する。
【００７８】
上記実施の形態１、２はいずれも半導体基板を加工して、ソース・ドレインおよびチャネル領域となる半導体層から成るフィンを形成する場合に適用され、本実施の形態３はポリシリコン膜を加工してゲート電極を形成する場合に適用される。
【００７９】
図２７に示されたように、半導体基板２００上にゲート酸化膜２０２を形成する。ゲート酸化膜２０２上に、例えば厚さ１００ｎｍ程度のポリシリコン膜２０１を形成する。ポリシリコン膜２０１上に厚さ１００ｎｍ程度のシリコン窒化膜１０３を堆積する。
【００８０】
シリコン窒化膜１０３上に図示されていないレジスト膜を形成し、これをマスクとしてシリコン窒化膜１０３、ポリシリコン膜２０１にＲＩＥを行い、深さ２００ｎｍ程度のダミーパターン埋め込み用の溝を形成する。
【００８１】
ＴＥＯＳ膜、あるいはＨＤＰ・ＣＶＤによるシリコン酸化膜を全面に堆積し、ＣＭＰ加工により平坦化し、溝の内部にダミーパターン材料を埋め込んでダミーパターン１０４を形成する。
【００８２】
図２８に示されたように、平坦化されたシリコン窒化膜１０３およびダミーパターン１０４上にＡＲＣ膜１１１を形成し、レジストを塗布する。リソグラフィとＡＲＣ−ＲＩＥを行って、電位供給用活性領域に対応したパターンを有する、ボトムＡＲＣ型のレジスト膜１１２を形成する。
【００８３】
図２９に示されたように、このレジスト膜１１２をマスクとしてシリコン窒化膜１０３にエッチング加工を行う。このとき、ダミーパターン１０４の上部が凸状に露出する。
【００８４】
図３０に示されたように、レジスト膜１１２及びＡＲＣ膜１１１を除去する。側壁パターン１１３の存在によって、シリコン窒化膜１０３のパターンが太くなることを避ける必要がある場合は、ここで電位供給用活性領域に対応してパターニングされたシリコン窒化膜１０３を、ホットリン酸によるウェットエッチングで予め細らせておくことが望ましい。
【００８５】
厚さ２０ｎｍ程度のシリコン窒化膜を全面に堆積し、全面ＲＩＥを行うことで、図３１に示されたように、ダミーパターン１０４の側面と、電位供給用活性領域のパターンを有するシリコン窒化膜１０３の側面に、シリコン窒化膜から成る側壁パターン１１３を形成する。
【００８６】
図３２に示されたように、シリコン窒化膜１０３、シリコン窒化膜から成る側壁パターン１１３、ダミーパターン１０４をマスクとして、ポリシリコン膜２０１に対して底面までＲＩＥ加工を行う。これにより、ダミーパターン１０４の両側面にポリシリコン膜２０１から成るゲート電極２０１ａを形成し、またシリコン窒化膜１０３の下部に、ゲート電極にゲート電位を与える電位供給用ゲート領域２０１ｂを形成する。ダミーパターン１０４を薬液またはＲＩＥにより除去する。
【００８７】
以降の工程は通常のＬＳＩ製造工程と同様であり、説明を省略する。
【００８８】
本実施の形態３によれば、上記実施の形態１、２と同様に、側壁パターンの側面にＡＲＣが残留する問題を解消することができる。
【００８９】
また、ゲート電極２０１ａを形成するためのダミーパターン１０４のリソグラフィ工程と、電位供給用ゲート領域２０１ｂを形成するためのリソグラフィ工程の両方を平坦な下地上で行うことができるため、微細なパターン形成が可能である。側壁パターンをマスクに用いてゲートを形成するのでリソグラフィの限界以下の微細なゲート電極２０１ａを形成することができ、ラインエッジラフネスを低減することができる。
【００９０】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において変形することが可能である。例えば、上記実施の形態において述べた膜の材料や成膜方法、膜厚、溝の深さ等は、自由に変更することができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態１による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２】同実施の形態１による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図３】同実施の形態１による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図４】同実施の形態１による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図５】同実施の形態１による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図６】同実施の形態１による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図７】同実施の形態１による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図８】同実施の形態１による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図９】比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１０】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１１】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１２】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１３】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１４】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１５】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１６】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１７】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１８】同比較例による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図１９】上記実施の形態１による半導体装置の構成を示した平面図。
【図２０】本発明の実施の形態２による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２１】同実施の形態２による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２２】同実施の形態２による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２３】同実施の形態２による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２４】同実施の形態２による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２５】同実施の形態２による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２６】同実施の形態２による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２７】本発明の実施の形態３による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２８】同実施の形態３による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図２９】同実施の形態３による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図３０】同実施の形態３による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図３１】同実施の形態３による半導体装置の製造方法を工程別に示した素子の縦断面図。
【図３２】同実施の形態３による半導体装置の製造方法を工程別に示した素子の縦断面図。
【符号の説明】
【００９２】
１００  シリコン酸化膜
１０１  半導体基板、半導体層
１０１ａ  フィン
１０１ｂ  電位供給用活性領域
１０２  シリコン酸化膜
１０３  シリコン窒化膜
１０４  ダミーパターン
１１１  ＡＲＣ膜
１１２  レジスト膜
１１３  側壁パターン
２００  半導体基板
２０１  ポリシリコン膜
２０１ａ  ゲート
２０１ｂ  電位供給用ゲート領域
２０２  ゲート酸化膜
【図１】
2006135067.tif 000003
【図２】
2006135067.tif 000004
【図３】
2006135067.tif 000005
【図４】
2006135067.tif 000006
【図５】
2006135067.tif 000007
【図６】
2006135067.tif 000008
【図７】
2006135067.tif 000009
【図８】
2006135067.tif 000010
【図９】
2006135067.tif 000011
【図１０】
2006135067.tif 000012
【図１１】
2006135067.tif 000013
【図１２】
2006135067.tif 000014
【図１３】
2006135067.tif 000015
【図１４】
2006135067.tif 000016
【図１５】
2006135067.tif 000017
【図１６】
2006135067.tif 000018
【図１７】
2006135067.tif 000019
【図１８】
2006135067.tif 000020
【図１９】
2006135067.tif 000021
【図２０】
2006135067.tif 000022
【図２１】
2006135067.tif 000023
【図２２】
2006135067.tif 000024
【図２３】
2006135067.tif 000025
【図２４】
2006135067.tif 000026
【図２５】
2006135067.tif 000027
【図２６】
2006135067.tif 000028
【図２７】
2006135067.tif 000029
【図２８】
2006135067.tif 000030
【図２９】
2006135067.tif 000031
【図３０】
2006135067.tif 000032
【図３１】
2006135067.tif 000033
【図３２】
2006135067.tif 000034