(57)【要約】【課題】  シリサイド層で形成された電極に直接プロービングを行っても、シリサイド層の下方に形成されたｐｎ接合において接合リークが生じることを防止する。【解決手段】  評価用素子は、素子分離領域１０２と、素子分離領域１０２に隣接して形成された第１の拡散層領域１０５ａ〜ｃと、第１の拡散層領域１０５ｃと電気的に接続されて形成されたプローブ用電極と、第１の拡散層領域と接するように形成された、第１の拡散層領域の導電型とは異なる導電型を有する半導体領域１０３と、プローブ用電極に電気的に接続されて形成された、第１の拡散層領域の少なくとも一部を含む評価パターンとを備え、プローブ用電極の下方に形成された第１の拡散層領域１０５ｃの下方に、第１の拡散層領域１０５ｃおよび半導体領域１０３と接するように、第１の拡散層領域１０５ｃの導電型と同一の導電型を有する第２の拡散層領域１０４が選択的に形成されている。【選択図】  図２
2006100377.tif 000002
【特許請求の範囲】
【請求項１】
評価用素子を具備する半導体装置であって、
前記評価用素子は、
素子分離領域と、
前記素子分離領域に隣接して形成された第１の拡散層領域と、
前記第１の拡散層領域と電気的に接続されて形成されたプローブ用電極と、
前記第１の拡散層領域の下方に前記第１の拡散層領域と接するように形成された、前記第１の拡散層領域の導電型とは異なる導電型を有する半導体領域と、
前記プローブ用電極に電気的に接続されて形成された、前記第１の拡散層領域の少なくとも一部を含む評価パターンとを備え、
前記プローブ用電極の下方に形成された前記第１の拡散層領域の下方に、前記第１の拡散層領域および前記半導体領域と接するように、前記第１の拡散層領域の導電型と同一の導電型を有する第２の拡散層領域が選択的に形成されていることを特徴とする半導体装置。
【請求項２】
前記第２の拡散層領域の不純物濃度は、前記半導体領域の不純物濃度よりも高い請求項１記載の半導体装置。
【請求項３】
評価用素子を具備する半導体装置であって、
前記評価用素子は、
素子分離領域と、
前記素子分離領域に隣接して形成された拡散層領域と、
前記拡散層領域と電気的に接続されて形成されたプローブ用電極と、
前記拡散層領域の下方に前記拡散層領域と接するように形成された、前記拡散層領域の導電型とは異なる導電型を有する半導体領域と、
前記プローブ用電極と電気的に接続されて形成された、前記拡散層領域の少なくとも一部を含む評価パターンとを備え、
前記プローブ用電極の下方に形成された前記拡散層領域の層厚は、前記評価パターンを構成する前記拡散層領域の層厚よりも厚く形成されていることを特徴とする半導体装置。
【請求項４】
前記評価用素子は、半導体基板の上に形成され、
前記半導体領域の導電型と、前記半導体基板の導電型とはそれぞれ異なり、
前記半導体領域の少なくとも一部は、前記プローブ用電極の下方に形成された前記拡散層領域あるいは前記第２の拡散層領域の側面及び下面を囲むように形成されている請求項１，２または３記載の半導体装置。
【請求項５】
前記半導体領域の主たる構成元素と金属元素とからなる化合物が、前記拡散層領域あるいは前記第１の拡散層領域の上に形成されている請求項１，２，３または４記載の半導体装置。
【請求項６】
前記半導体領域の主たる構成元素はシリコンであり、
前記金属元素は、チタン、コバルト、ニッケル、タングステン及びモリブデンの中から選択された少なくとも一つである請求項５記載の半導体装置。
【請求項７】
半導体基板に、素子分離領域を形成する工程と、
前記半導体基板のうちの少なくとも一部の領域に、前記半導体基板の導電型と同じ導電型を有する半導体領域を形成する工程と、
前記半導体基板のうちの少なくとも一部の領域に、前記素子分離領域と接するように、前記半導体領域の導電型とは異なる導電型を有する第１の拡散層領域を形成する工程と、
前記第１の拡散層領域を形成する前または後に、前記半導体基板のうちの少なくとも一部の領域に、前記半導体領域と接するように、前記半導体基板の導電型とは異なる導電型を有する第２の拡散層領域を形成する工程と、
前記第１の拡散層領域上に、シリサイド領域を形成する工程と、
前記シリサイド領域の少なくとも一部の領域に、プローブ用電極を形成する工程とを含み、
前記プローブ用電極の下方に形成された前記第１の拡散層領域の下方において、前記第１の拡散層領域と接するように、前記第２の拡散層領域を選択的に形成することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板に、素子分離領域を形成する工程と、
前記半導体基板のうちの少なくとも一部の領域に、前記半導体基板の導電型とは異なる導電型を有する半導体領域を形成する工程と、
前記半導体基板のうちの少なくとも一部の領域に、前記素子分離領域と接するように、前記半導体基板の導電型と同じ導電型を有する第１の拡散層領域を形成する工程と、
前記第１の拡散層領域を形成する前または後に、前記半導体基板のうちの少なくとも一部の領域に、前記半導体領域と接するように、かつ、その下端が、前記半導体領域の下端よりも上方に位置するように、前記半導体領域の導電型とは異なる導電型を有する第２の拡散層領域を形成する工程と、
前記第１の拡散層領域上に、シリサイド領域を形成する工程と、
前記シリサイド領域の少なくとも一部の領域に、プローブ用電極を形成する工程とを含み、
前記プローブ用電極領域の下方に形成された前記第１の拡散層領域の下方において、前記第１の拡散層領域と接するように、前記第２の拡散層領域を選択的に形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体領域を形成する工程は、前記第２の拡散層領域が形成される領域にマスクを形成する工程を含む請求項７または８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体製造プロセスを管理するための半導体装置及びその製造方法に関し、特に欠陥密度評価パターンを用いて断線またはショートを電気的に評価するための評価素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、製造工程中で発生する欠陥が、半導体装置の製品歩留に大きく影響を及ぼす。よって、従来から欠陥を管理する手法が種々提案され、用いられてきた。歩留に影響するキラー欠陥を高感度で抽出するためには、電気的な検出が適している。よって、欠陥を電気的測定で検出するための欠陥密度評価素子を作製し、電気的評価を用いて製造工程を管理することが重要になっている。
【０００３】
一般に欠陥密度評価素子の試作は、欠陥管理を行う製造工程を対象として、できるだけ短い工程数で完了可能なように行われる。従来の欠陥密度評価素子について、図１２を参照しながら説明する。ここでは、素子分離形成工程での欠陥密度評価素子について説明する。評価素子となる欠陥密度評価素子は、欠陥を検出するパターン本体部と測定用の電極部とで構成される。
【０００４】
図１２（ａ）はショート検出用欠陥評価パターンの平面概略図（レイアウト図）である。
【０００５】
図１２（ｂ）は断線及びショート検出用欠陥評価パターンのレイアウト図である。
【０００６】
図１２（ｃ）は、図１２（ａ）及び図１２（ｂ）における欠陥評価パターン本体部５０３，５０４，５０８，５１０のＣ−Ｃ線に沿った断面図であり、図１２（ｄ）は、図１２（ａ）及び図１２（ｂ）における欠陥評価パターン電極部５０１，５０２，５０６，５０７，５０９のＤ−Ｄ線に沿った断面図であり、図１２（ｅ）は、ウェル電極部５０５，５１１のＥ−Ｅ線に沿った断面図である。
【０００７】
以下、各素子のレイアウトについて説明する。
【０００８】
図１２（ａ）に示すように、ショート検出用欠陥評価パターンは、測定するテスターの針が接触する電極５０１，５０２、電極５０１から引き伸ばされているパターン５０３と、電極５０２から引き伸ばされているパターン５０４とから構成され、パターン５０３とパターン５０４は接触しないようにレイアウトされる。また、電極５０５はウェル５１３、拡散層５１９と接続しており、例えばウェル５１３、拡散層５１９がｎ型半導体層の場合、電極５０５もｎ型半導体をシリサイド化した層で形成する。一方、電極５０１、電極５０２、パターン５０３およびパターン５０４はｐ型半導体をシリサイド化した層で形成する。そして、電極５０５でウェル電位を設定し、電極５０１と電極５０２との間に電圧をかけて電流を測定することにより、電気的な欠陥を測定することができる。この場合、電流がある閾値以上になると、パターン５０３とパターン５０４とがショートしていると判断され、ショート欠陥が検出される。また、図１２（ｂ）に示す断線及びショート検出用欠陥評価パターンは、電極５０６と電極５０７とを接続するパターン５０８と、電極５０９から引き伸ばされているパターン５１０とから構成され、パターン５０８とパターン５１０は接触しないようにレイアウトされる。また、電極５１１はウェル５１３、拡散層５１９と接続しており、例えばウェル５１３、拡散層５１９がｎ型半導体層の場合、電極５１１もｎ型半導体をシリサイド化した層で形成する。一方、電極５０６、電極５０７、パターン５０８、電極５０９およびパターン５１０はｐ型半導体をシリサイド化した層で形成する。そして、電極５１１でウェル電位を設定し、電極５０６と電極５０７との間に電圧をかけて電流を測定し、電流が閾値以下ならば、パターン５０８のどこかで断線が生じていると判断され、断線欠陥が検出される。また、電極５０６または電極５０７と、電極５０９との間に電圧をかけて電流を測定し、電流が閾値以上になると、パターン５０８とパターン５１０との間にショートしていると判断され、ショート欠陥が検出される。
【０００９】
次に、各素子の断面構造について説明する。図１２（ｃ）に示すように、欠陥評価用拡散層パターンの本体部（拡散層パターン５０３，５０４，５０８及び５１０）は、半導体基板５１２上に形成されたウェル５１３と、活性領域５１４と、活性領域５１４の周囲に形成されて活性領域５１４同士を分離する素子分離用シリコン酸化膜５１５と、ウェル５１３の上部に形成された反対導電型の拡散層５１６と、前記拡散層５１６の表面に形成された低抵抗シリサイド層５１７と、活性領域５１４間の表面リークを防止するための保護膜５１８とで構成されている。例えば、ウェル５１３がｎ型半導体層の場合、拡散層５１６はｐ型半導体層である。一方図１２（ｄ）に示すように、欠陥評価パターンの電極部（電極５０１、電極５０２、電極５０６、電極５０７及び電極５０９）は、半導体基板５１２上に形成されたウェル５１３と、ウェル５１３の周囲に形成されている素子分離用シリコン酸化膜５１５と、ウェル５１３の上部に形成された反対導電型の拡散層５１６と、拡散層５１６の表面に形成された低抵抗シリサイド層５１７とで構成されている。また図１２（ｅ）に示すように、ウェル電極部（電極５０５、電極５１１）は、半導体基板５１２上に形成されたウェル５１３と、ウェル５１３の周囲に形成されている素子分離用シリコン酸化膜５１５と、ウェル５１３の上部に形成されたウェル５１３と同導電型の拡散層５１９と、拡散層５１９の表面に形成された低抵抗シリサイド層５１７とで構成されている。
【００１０】
このような方法を用いれば、原理的には素子分離形成工程で発生する欠陥を電気的に検出することができる（特許文献１，２参照）。
【特許文献１】特開平４−２９３４９号公報
【特許文献２】特開２００４−３１８５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の従来例では微細化が進むにつれて、図１２（ｄ）に示した欠陥評価パターンの電極部構造では、正確な欠陥の検出ができなくなっている。これについて図１３を用いて説明する。
【００１２】
図１３は図１２（ｄ）の電極に、電気特性測定用のプローブ針５２０を接触させた時の断面図である。前記電極部の最表面には、アルミニウムなどと比較して硬いシリサイド層５１７が形成されている。このため、電気特性測定用のプローブ針５２０に十分な針圧を与えて前記電極部と接触させないと、所望の電圧が前記電極に印加されず、正確な測定ができなくなる。一方、所望の電圧が前記電極に印加できるよう大きな針圧を印加すると、その圧力でシリサイド層５１７や拡散層５１６を破壊し、その結果として接合リーク５２１が発生する。そのため、針５２０とウェル５１３の間がショートしてしまい、電気的な欠陥測定ができなくなるという課題を有していた。
【００１３】
図１４に初期状態(initial)とプローブ針で１０回プロービングした後の状態との接合リーク電流特性を示す。横軸は、基板に対する拡散層５１６の印加電圧であり、縦軸は、基板に流れ込む電流量を示す。初期状態(initial)では通常のｐｎ接合逆バイアス特性を示す。接合耐圧は約９．５Ｖである。３Ｖ印加時のリーク電流は３×１０-11Ａであった。一方、プロービングを１０回繰り返した後は、３Ｖ印加時に２×１０-9Ａとなり、約２桁の電流増加となっている。このパターンは、図１２（ａ）に示すようなショート検出用欠陥評価パターンであり、３Ｖ印加における電流規格を１×１０-10Ａ以下としているが、プロービングによる接合リーク増大のために疑似欠陥として検出され、正確な欠陥の検出ができなくなる。これらは、素子の微細化に伴って、シリサイド層５１７の膜厚や拡散層５１６の深さが各々３０〜６０ｎｍ、１５０〜２００ｎｍと小さくなったことに起因しており、この課題は微細化が進むほど深刻になる。
【００１４】
一方、電極上に絶縁膜を堆積した後、前記絶縁膜中にコンタクトホールを形成し、さらにその上部にアルミニウムからなるメタル電極を形成し、前記電極と前記メタル電極とが前記コンタクトホールを介して電気的に接続され、プローブ針が直接シリサイド層と接触させないようにする方法もある。これはプロービングによる接合リークを抑制する方法としては優れているが、コンタクトからメタル電極を形成するまでの工程数が増加し、かつそれらの工程における工程欠陥の増加が含まれてしまう。よって、欠陥管理を行う製造工程を対象として、できるだけ短い工程数で完了可能にするという目的を実現することはできない。
【００１５】
したがって、この発明の目的は、前記に鑑み、シリサイド層で形成された電極に直接プロービングを行っても、シリサイド層の下方に形成されたｐｎ接合において接合リークが生じることなく、できるだけ短い工程数で製造が可能な評価用素子を備えた半導体素子およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、この発明の請求項１記載の半導体装置は、評価用素子を具備する半導体装置であって、前記評価用素子は、素子分離領域と、前記素子分離領域に隣接して形成された第１の拡散層領域と、前記第１の拡散層領域と電気的に接続されて形成されたプローブ用電極と、前記第１の拡散層領域の下方に前記第１の拡散層領域と接するように形成された、前記第１の拡散層領域の導電型とは異なる導電型を有する半導体領域と、前記プローブ用電極に電気的に接続されて形成された、前記第１の拡散層領域の少なくとも一部を含む評価パターンとを備え、前記プローブ用電極の下方に形成された前記第１の拡散層領域の下方に、前記第１の拡散層領域および前記半導体領域と接するように、前記第１の拡散層領域の導電型と同一の導電型を有する第２の拡散層領域が選択的に形成されている。
【００１７】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第２の拡散層領域の不純物濃度は、前記半導体領域の不純物濃度よりも高い。
【００１８】
請求項３記載の半導体装置は、評価用素子を具備する半導体装置であって、前記評価用素子は、素子分離領域と、前記素子分離領域に隣接して形成された拡散層領域と、前記拡散層領域と電気的に接続されて形成されたプローブ用電極と、前記拡散層領域の下方に前記拡散層領域と接するように形成された、前記拡散層領域の導電型とは異なる導電型を有する半導体領域と、前記プローブ用電極と電気的に接続されて形成された、前記拡散層領域の少なくとも一部を含む評価パターンとを備え、前記プローブ用電極の下方に形成された前記拡散層領域の層厚は、前記評価パターンを構成する前記拡散層領域の層厚よりも厚く形成されている。
【００１９】
請求項４記載の半導体装置は、請求項１，２または３記載の半導体装置において、前記評価用素子は、半導体基板の上に形成され、前記半導体領域の導電型と、前記半導体基板の導電型とはそれぞれ異なり、前記半導体領域の少なくとも一部は、前記プローブ用電極の下方に形成された前記拡散層領域あるいは前記第２の拡散層領域の側面及び下面を囲むように形成されている。
【００２０】
請求項５記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記半導体領域の主たる構成元素と金属元素とからなる化合物が、前記拡散層領域あるいは前記第１の拡散層領域の上に形成されている。
【００２１】
請求項６記載の半導体装置は、請求項５記載の半導体装置において、前記半導体領域の主たる構成元素はシリコンであり、前記金属元素は、チタン、コバルト、ニッケル、タングステン及びモリブデンの中から選択された少なくとも一つである。
【００２２】
請求項７記載の半導体装置の製造方法は、半導体基板に、素子分離領域を形成する工程と、前記半導体基板のうちの少なくとも一部の領域に、前記半導体基板の導電型と同じ導電型を有する半導体領域を形成する工程と、前記半導体基板のうちの少なくとも一部の領域に、前記素子分離領域と接するように、前記半導体領域の導電型とは異なる導電型を有する第１の拡散層領域を形成する工程と、前記第１の拡散層領域を形成する前または後に、前記半導体基板のうちの少なくとも一部の領域に、前記半導体領域と接するように、前記半導体基板の導電型とは異なる導電型を有する第２の拡散層領域を形成する工程と、前記第１の拡散層領域上に、シリサイド領域を形成する工程と、前記シリサイド領域の少なくとも一部の領域に、プローブ用電極を形成する工程とを含み、前記プローブ用電極の下方に形成された前記第１の拡散層領域の下方において、前記第１の拡散層領域と接するように、前記第２の拡散層領域を選択的に形成する。
【００２３】
請求項８記載の半導体装置の製造方法は、半導体基板に、素子分離領域を形成する工程と、前記半導体基板のうちの少なくとも一部の領域に、前記半導体基板の導電型とは異なる導電型を有する半導体領域を形成する工程と、前記半導体基板のうちの少なくとも一部の領域に、前記素子分離領域と接するように、前記半導体基板の導電型と同じ導電型を有する第１の拡散層領域を形成する工程と、前記第１の拡散層領域を形成する前または後に、前記半導体基板のうちの少なくとも一部の領域に、前記半導体領域と接するように、かつ、その下端が、前記半導体領域の下端よりも上方に位置するように、前記半導体領域の導電型とは異なる導電型を有する第２の拡散層領域を形成する工程と、前記第１の拡散層領域上に、シリサイド領域を形成する工程と、前記シリサイド領域の少なくとも一部の領域に、プローブ用電極を形成する工程とを含み、前記プローブ用電極領域の下方に形成された前記第１の拡散層領域の下方において、前記第１の拡散層領域と接するように、前記第２の拡散層領域を選択的に形成する。
【００２４】
請求項９記載の半導体装置の製造方法は、請求項７または８記載の半導体装置の製造方法において、前記半導体領域を形成する工程は、前記第２の拡散層領域が形成される領域にマスクを形成する工程を含む。
【発明の効果】
【００２５】
この発明の請求項１記載の半導体装置によれば、プローブ用電極の下方に形成された第１の拡散層領域の下方に、第１の拡散層領域および半導体領域と接するように、第１の拡散層領域の導電型と同一の導電型を有する第２の拡散層領域が選択的に形成されているため、プローブ用電極領域の下方における第２の拡散層領域と半導体領域の界面である第２のｐｎ接合は、評価パターンを構成する第１の拡散層領域と半導体領域の界面である第１のｐｎ接合よりも、深い位置に形成される。このため、素子分離領域の形成時に生じる欠陥を評価するために、プローブ用電極にプローブ針を接触させ、評価パターン領域に電流を印加する際に、プローブ針を接触させる際の衝撃が第２のｐｎ接合に与える影響は小さくなり、第２のｐｎ接合においてｐｎ接合リークが生じるのが防止できる。これにより、正確な欠陥の検出が可能となる。また、プローブ針を接触させる際の衝撃を吸収させるための特別な電極構造をプローブ用電極領域に形成する必要がないため、短い工程で評価用素子の製造が可能となる。
【００２６】
請求項２では、請求項１記載の半導体装置において、第２の拡散層領域の不純物濃度は、半導体領域の不純物濃度よりも高いことが好ましい。このようにすると、第２の拡散層領域の不純物濃度が半導体領域の不純物濃度を確実に上回ることになり、安定した第２のｐｎ接合を形成することができる。このため、正確な欠陥の検出が可能となる。
【００２７】
この発明の請求項３記載の半導体装置によれば、プローブ用電極の下方に形成された拡散層領域の層厚は、評価パターンを構成する拡散層領域の層厚よりも厚く形成されているため、プローブ用電極の下方における拡散層領域と半導体領域の界面である第２のｐｎ接合は、評価パターンを構成する拡散層領域と半導体領域の界面である第１のｐｎ接合よりも、深い位置に形成される。このため、素子分離領域の形成時に生じる欠陥を評価するために、プローブ用電極にプローブ針を接触させ、評価パターン領域に電流を印加する際に、プローブ針を接触させる際の衝撃が第２のｐｎ接合に与える影響は小さくなり、ｐｎ接合リークが生じるのが防止できる。これにより、正確な欠陥の検出が可能となる。また、プローブ針を接触させる際の衝撃を吸収させるための特別な電極構造をプローブ用電極領域に形成する必要がないため、短い工程で評価用素子の製造が可能となる。
【００２８】
請求項４では、請求項１，２または３記載の半導体装置において、評価用素子は、半導体基板の上に形成され、半導体領域の導電型と、半導体基板の導電型とはそれぞれ異なり、半導体領域の少なくとも一部は、プローブ用電極の下方に形成された拡散層領域あるいは第２の拡散層領域の側面及び下面を囲むように形成されていることが好ましい。このようにすると、半導体基板の導電型と拡散層領域あるいは第２の拡散層領域の導電型とが同じ場合において、半導体基板の導電型と異なる導電型を有する半導体領域の少なくとも一部が、プローブ用電極の下方に形成された拡散層領域あるいは第２の拡散層領域の側面及び下面を囲むように形成され、拡散層領域あるいは第２の拡散層領域と半導体基板とが電気的に接続されていないことにより、プローブ用電極の下方に形成された拡散層領域あるいは第２の拡散層領域から半導体基板へリーク電流が流れるのを防止できる。
【００２９】
請求項５記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、半導体領域の主たる構成元素と金属元素とからなる化合物が、拡散層領域あるいは第１の拡散層領域の上に形成されていることが好ましい。このようにすると、拡散層領域あるいは第１の拡散層領域の上に形成された、半導体領域の主たる構成元素と金属元素とからなる化合物に対して、プローブ針を接触させることで、評価が可能となり、プローブ用電極領域を単純な構成とすることが可能となる。
【００３０】
請求項６では、請求項５記載の半導体装置において、半導体領域の主たる構成元素はシリコンであり、金属元素は、チタン、コバルト、ニッケル、タングステン及びモリブデンの中から選択された少なくとも一つであることが好ましい。
【００３１】
この発明の請求項７記載の半導体装置の製造方法によれば、第１の拡散層領域を形成する前または後に、半導体基板のうちの少なくとも一部の領域に、半導体領域と接するように、半導体領域の導電型とは異なる導電型を有する第２の拡散層領域を形成する工程を含み、プローブ用電極の下方に形成された第１の拡散層領域の下方において、第１の拡散層領域と接するように、第２の拡散層領域を選択的に形成するので、請求項１または３記載の半導体装置を容易に製造することが可能である。なお、請求項３記載の半導体装置を製造するためには、第１の拡散層領域と第２の拡散層領域を一体の拡散層領域となるようにして製造すればよい。
【００３２】
この発明の請求項８記載の半導体装置の製造方法によれば、第１の拡散層領域を形成する前または後に、半導体基板のうちの少なくとも一部の領域に、半導体領域と接するように、かつ、その下端が、半導体領域の下端よりも上方に位置するように、半導体領域の導電型とは異なる導電型を有する第２の拡散層領域を形成する工程を含み、プローブ用電極領域の下方に形成された第１の拡散層領域の下方において、第１の拡散層領域と接するように、第２の拡散層領域を選択的に形成するので、請求項１，３または４記載の半導体装置を容易に製造することが可能である。なお、請求項３記載の半導体装置を製造するためには、第１の拡散層領域と第２の拡散層領域を一体の拡散層領域となるようにして製造すればよい。
【００３３】
請求項９では、請求項７または８記載の半導体装置の製造方法において、半導体領域を形成する工程は、第２の拡散層領域が形成される領域にマスクを形成する工程を含むことが好ましい。このようにすると、半導体領域を形成する際に、第２の拡散層領域が形成される領域は、マスクにより覆われているため、半導体領域が形成されない。このため、第２の拡散層領域を形成する際に、比較的、不純物濃度が低い半導体基板に対して、イオン注入等の不純物拡散を行うことで第２の拡散層領域が形成できる。従って、第２の拡散層領域を形成ために導入する不純物の量を低減できる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００３５】
本発明の第１の実施形態に係る半導体装置及びその製造方法を図１〜図６に基づいて説明する。
【００３６】
まず、本実施形態に係る半導体装置の構成について、図１（ａ）並びに図２（ａ）及び（ｂ）を用いて説明する。
【００３７】
図１（ａ）は、本発明の第１の実施形態に係る半導体装置における、パターンのショートを検出することで、欠陥の有無を評価するための評価素子が形成されている領域の平面図であり、図２（ａ）及び（ｂ）は、それぞれ、図１（ａ）におけるＣ−Ｃ線に沿った断面図及びＤ−Ｄ線に沿った断面図である。
【００３８】
図１（ａ）に示すように、本実施形態に係る半導体装置を構成する評価素子は、第１のプローブ用電極を構成する電極２０１と、第２のプローブ用電極を構成する電極２０２と、電極２０１に電気的に接続された第１の評価パターン２０３と、電極２０２に電気的に接続された第２の評価パターン２０４と、第３のプローブ用電極を構成する電極２０５から構成されている。ここで、第１の評価パターン２０３と第２の評価パターン２０４は、互いに接触しないように形成されている。なお、本実施形態に係る半導体装置には、評価素子以外の回路素子等を形成してもよい。
【００３９】
図２（ａ）は第１あるいは第２のプローブ用電極及び第１あるいは第２の評価パターンの断面図である。
【００４０】
第１あるいは第２の評価パターン２０３，２０４は、ｐ型半導体基板１０１の主面に形成された素子分離酸化膜１０２（素子分離領域）に隣接して形成されたｎ型拡散層１０５ａ，１０５ｂ，１０５ｃ（第１の拡散層領域）と、ｎ型拡散層１０５ａ，１０５ｂ，１０５ｃの上に形成されたシリサイド層１０６から構成されている。また、第１あるいは第２のプローブ用電極は、素子分離酸化膜１０２に隣接して形成されたｎ型拡散層１０５ｃの上に形成されたシリサイド層１０６と、シリサイド層１０６上の層間絶縁膜１０７中に形成されたプローブ用開口部１０８ａから構成されている。そして、ｎ型拡散層１０５ａ，１０５ｂ，１０５ｃの下方に、ｎ型拡散層１０５ａ，１０５ｂ，１０５ｃと接するようにｐ型ウェル領域１０３（半導体領域）が形成されている。また、第１あるいは第２のプローブ用電極の下方に形成されたｎ型拡散層１０５ｃの下方に、ｎ型拡散層１０５ｃ及びｐ型ウェル領域１０３と接するように、ｎ型ウェル領域１０４（第２の拡散層領域）が選択的に形成されている。ここでは、ｐ型半導体基板１０１とｎ型ウェル領域１０４とが接しているが、ｐ型半導体基板１０１とｎ型ウェル領域１０４との間に、ｐ型ウェル領域１０３が存在する構成としてもよい。
【００４１】
なお、ここでは、プローブ用開口部１０８ａに露出したシリサイド層１０６を電極２０１，２０２とし、ｎ型拡散層１０５ｃと電気的に接続されている。また、層間絶縁膜１０７の下に、素子分離酸化膜１０２によって分離されて形成されたシリサイド層１０６及びｎ型拡散層１０５ａ，１０５ｂ及びｎ型拡散層１０５ｃの一部を第１あるいは第２の評価パターン２０３，２０４としている。
【００４２】
なお、ｎ型拡散層１０５ｃとｎ型ウェル領域１０４を一体のｎ型拡散層として考えた場合は、第１あるいは第２の評価パターン領域の下方に形成された、ｎ型拡散層１０５ａ，１０５ｂの膜厚よりも、第１あるいは第２のプローブ用電極領域の下方に形成された上記一体のｎ型拡散層の膜厚が厚いと言える。
【００４３】
また、図２（ｂ）は第３のプローブ用電極の断面図である。
【００４４】
第３のプローブ用電極は、ｐ型半導体基板の主面に形成された素子分離酸化膜１０２（素子分離領域）に隣接して形成されたｐ型拡散層１１０の上に形成されたシリサイド層１０６と、シリサイド層１０６上の層間絶縁膜１０７中に形成されたプローブ用開口部１０８ｂから構成されている。なお、ここでは、プローブ用開口部１０８ｂに露出したシリサイド層１０６を電極２０５としている。
【００４５】
次に、本実施形態に係る半導体装置の製造方法について、図３（ａ）〜（ｄ）並びに図４（ａ）及び（ｂ）を用いて説明する。
【００４６】
図３（ａ）〜（ｄ）並びに図４（ａ）及び（ｂ）は、本実施形態に係る半導体装置を構成する評価素子における、第１あるいは第２のプローブ用電極及び第１あるいは第２の評価パターンの製造工程を説明するための要部工程断面図である。
【００４７】
まず、図３（ａ）に示すように、ｐ型半導体基板１０１の主面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて素子分離酸化膜１０２を形成する。ｐ型半導体基板１０１主面上で素子分離酸化膜１０２が形成されていない部分はシリコン酸化膜１５１が形成されている。
【００４８】
次に、図３（ｂ）に示すように、ｐ型半導体基板１０１の全面に対して、ボロンイオンを２５０ｋｅＶの加速エネルギーで、１×１０13ドーズ注入してｐ型ウェル領域１０３を形成する。これに加えて、Ｎｃｈチャネルストッパとして、同じくボロンイオンを１００ｋｅＶの加速エネルギーで、１×１０13ドーズ注入する。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｐ型ウェル領域１０３を形成するために、一般的に１００から５００ｋｅＶ、１×１０12から１×１０14ドーズの間で選択することができる。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができるし、トランジスタの閾値制御用注入を追加することもできる。
【００４９】
次に、図３（ｃ）に示すように、通常のリソグラフィによるレジストパターン形成と、リンイオン注入とを組み合わせて、ｐ型半導体基板１０１の一部にｎ型ウェル領域１０４を形成する。なお、ｎ型ウェル領域１０４は、第１及び第２のプローブ用電極の下方にのみに設けられる。前記電極領域は、図１（ａ）における電極２０１，２０２に相当する。前記リンイオン注入では、６００ｋｅＶの加速エネルギーで、３×１０13ドーズのリンイオンを注入する。これに加えて、Ｐｃｈチャネルストッパとして、同じくリンイオンを２５０ｋｅＶの加速エネルギーで、３×１０13ドーズ注入する。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｎ型ウェル領域１０４を形成するために、一般的に３００から９００ｋｅＶ、１×１０12から５×１０14ドーズの間で選択することができる。前記ｎ型ウェル領域１０４は、前記ｐ型ウェル領域１０３と反対の導電型を有するため、ｐ型ウェル領域１０３形成のための不純物濃度以上の不純物を導入して打ち返しを行う必要がある。よって一般的には、ｎ型ウェル領域１０４の不純物濃度は、ｐ型ウェル領域１０３形成の不純物濃度の２倍以上を要する。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができるし、トランジスタの閾値制御用注入を追加することもできる。なお、ここでは、ｐ型半導体基板１０１にｎ型ウェル領域１０４の下端が達するように、ｎ型ウェル領域１０４を形成しているが、ｎ型ウェル領域１０４形成時のイオン注入エネルギーを低く抑えて、ｐ型半導体基板１０１にｎ型ウェル領域１０４の下端が達しないようにしてもよい。
【００５０】
次に、図３（ｄ）に示すように、通常のリソグラフィによるレジストパターン形成と、イオン注入とを組み合わせて、ｐ型半導体基板１０１の一部にｎ型拡散層１０５ａ，１０５ｂ，１０５ｃを形成する。ｎ型拡散層は素子分離酸化膜１０２に対して自己整合的に形成される。イオン注入の条件としては、Ａｓイオンを５０ｋｅＶの加速エネルギーで、４×１０15ドーズ注入する。これに加えて、リンイオンを４０ｋｅＶの加速エネルギーで、４×１０13ドーズ注入程度注入しても良い。これらの注入エネルギーは上記に限定されるものではなく、所望の深さのｎ型拡散層１０５ａ，１０５ｂ，１０５ｃを形成するために、自由に選択することが可能である。一方注入ドーズ量は、接触抵抗を抑制するために、ＡｓやＰを組み合わせて合計１×１０15から８×１０15ドーズ程度注入するのが好ましい。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができる。また、図示はしていないが、図２（ｂ）における第３のプローブ用電極を形成するために、ｐ型半導体基板１０１の一部にｐ型拡散層１１０を形成する。ｐ型拡散層１１０は、ボロンイオンを１５ｋｅＶの加速エネルギーで、４×１０15ドーズ注入することで形成される。これに加えて、ボロンイオンを４０ｋｅＶの加速エネルギーで、４×１０13ドーズ注入程度注入しても良い。これらの注入エネルギーやドーズ量は、ｎ型拡散層１０５ａ，１０５ｂ，１０５ｃ形成時におけるＡｓやリン注入と同様に、上記条件に限定されるものではなく、所望の深さ、濃度のｐ型拡散層１１０を形成するために、自由に選択することが可能である。
【００５１】
次に、図４（ａ）に示すように、ＣｏやＴｉ、Ｎｉ等を用いた自己整合的なシリサイド工程を行い、ｎ型拡散層１０５ａ，１０５ｂ，１０５ｃや図２（ｂ）におけるｐ型拡散層１１０上にシリサイド層１０６を形成する。例えば、Ｃｏシリサイドの形成の場合は、Ｃｏ金属薄膜を約１０ｎｍ厚形成後、連続してＴｉＮ薄膜を１０から２０ｎｍ厚形成し、４００から５００℃で熱処理後、未反応のＣｏを酸で除去し、さらに７００℃から８００℃の熱処理を施すことで、約３０から８０ｎｍ厚のシリサイド層１０６を形成することができる。
【００５２】
次に、図４（ｂ）に示すように、プラズマＣＶＤ法等を用いて、ｐ型半導体基板１０１上に層間絶縁膜１０７を形成する。層間絶縁膜１０７としては、シリコン酸化膜やシリコン酸化膜にフッ素を導入したＳｉＯＦ、またはシリコン窒化膜、ポリイミド等の有機薄膜を用いることができる。次に、通常のリソグラフィによるレジストパターン形成と、ドライエッチングとを組み合わせて、層間絶縁膜１０７の一部をエッチングし、必要な領域にプローブ用開口部１０８ａ及び図２（ｂ）におけるプローブ用開口部１０８ｂを設けて、半導体装置は完成する。
【００５３】
プローブ用開口部１０８ａに露出したシリサイド層１０６は、図１（ａ）の電極２０１、２０２に相当し、プローブ用開口部１０８ｂに露出したシリサイド層１０６は、図１（ａ）の電極２０５に相当する。層間絶縁膜１０７としてポリイミド等を用いた場合は、塗布、現像、硬化のみで前記プローブ用開口部１０８ａ，１０８ｂを設けることができる。
【００５４】
本実施形態にかかる半導体装置を評価するためには、図２（ａ）に示すように、プローブ用開口部１０８ａが設けられた部分に露出しているシリサイド層１０６上にプローブ針１０９を接触させる。
【００５５】
電極２０５に相当するプローブ用開口部１０８ｂ上にプローブ針を接触させて、ウェル電位を設定し、電極２０１に相当するプローブ用開口部１０８ａ上と電極２０２に相当するプローブ用開口部１０８ａ上にそれぞれ異なるプローブ針を接触させ、電極２０１と電極２０２との間に電圧をかけて、電極２０１と電極２０２との間に流れる電流を測定することにより、素子分離形成工程において発生する電気的な欠陥を測定することができる。この場合、電流がある閾値以上になると、第１の評価パターン２０３と第２の評価パターン２０４とがショートしていると判断され、ショート欠陥が検出される。
【００５６】
本実施形態にかかる半導体装置によると、半導体装置を構成する評価用素子において、ｎ型拡散層１０５ｃの下部に、ｎ型拡散層１０５ｃと同じ導電型のｎ型ウェル領域１０４が設けられている。このため、電気的なｐｎ接合はｎ型拡散層１０５ｃとｎ型ウェル領域１０４との間ではなく、ｎ型ウェル領域１０４とｐ型半導体基板１０１との間に設けられる。前述の通り、シリサイド層１０６やｎ型拡散層１０５ｃの深さが各々３０〜６０ｎｍ、１５０〜２００ｎｍであるのに対して、ｎ型ウェル領域１０４は１０００〜１５００ｎｍと非常に深くなっている。前記ｎ型拡散層１０５ｃと、前記ｎ型ウェル領域１０４とは隣接して設けられているので、電気的には、相互に接続されている状態となる。
【００５７】
また、前述の通り、シリサイド層１０６はアルミニウムなどと比較して硬いため、電気特性測定用のプローブ針１０９に十分な針圧を与えてシリサイド層１０６と接触させないと、所望の電圧が前記シリサイド層１０６に印加されず、正確な測定ができなくなる。一方、所望の電圧が前記電極に印加できるよう大きな針圧を印加すると、その圧力でシリサイド層１０６やｎ型拡散層１０５ｃに欠陥が生じる。ところが本実施形態にかかる半導体装置を用いると、たとえｎ型拡散層１０５ｃに欠陥が生じても、電気的にはｎ型拡散層１０５ｃとｎ型ウェル領域１０４とが接続されているため、電気的なｐｎ接合はｎ型ウェル領域１０４とｐ型半導体基板１０１との間に設けられることになる。前述の通りｎ型ウェル領域１０４は１０００〜１５００ｎｍの深さを有するため、欠陥がこの深さまで届くことはなく、接合リークが発生することはない。このため、電気的な欠陥検出を正確に行うことが可能となる。
【００５８】
図５に、本実施形態にかかる半導体装置において、シリサイド層１０６にプローブ針を接触させた時の接合リーク電流特性を示す。横軸はｐ型半導体基板１０１に対するｎ型拡散層１０５ｃの印加電圧であり、縦軸はｐ型半導体基板１０１に流れ込む電流量を示す。破線は初期状態(initial)であり、実線は１０回プロービングした後の接合リーク電流特性を示す。これらの測定条件は、図１０に示したものと同一である。初期状態(initial)の特性と、１０回プロービングした後の特性とはほとんど同じであり、図１０に示したプロービングによるリーク電流の増大は見られない。よって本実施形態を用いると、接合リークを発生させることなく、電気的な欠陥検出を正確に行うことが可能となる。
【００５９】
また、図１（ａ）の第１あるいは第２のプローブ用電極を構成する電極２０１，２０２を図６に示すようにしてもよい。図６は、図１（ａ）の第１あるいは第２のプローブ用電極を構成する電極２０１あるいは電極２０２の部分を拡大した平面図である。
【００６０】
具体的には、ｎ型拡散層領域１０５ｃは、プローブ用の電極であるが、評価パターン２０３，２０４に接続される部分を除いて、ｎ型ウェル形成領域１０４は前記ｎ型拡散層領域１０５ｃと同等あるいは、ｎ型拡散層領域１０５ｃを含んでいくらか大きいほうが良い。これはｎ型拡散層領域１０５ｃのいかなる部分で欠陥が生じても、ｎ型ウェル形成領域１０４内でそれを吸収するためである。本実施形態では、マージンＡ１１１として、１μｍを用いたが、これに限定されるものではない。
【００６１】
本実施形態では、ｐ型半導体基板を用いたが、ｎ型半導体基板を用いても良いのは言うまでもない。また、ｐ型ウェルを形成してｎ型拡散層を設けたが、逆に、第２の実施形態において詳しく説明するように、ｎ型ウェルを形成してｐ型拡散層を設けても良い。また、これらを同時に同じ半導体基板上に形成しても良い。
【００６２】
以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６３】
まず、本実施形態の一変形例に係る半導体装置の構成について、図１（ｂ）並びに図２（ａ）及び（ｂ）を用いて説明する。
【００６４】
図１（ｂ）は、本発明の第１の実施形態の一変形例に係る半導体装置における、パターンのショートあるいは断線を検出することで、欠陥の有無を評価するための評価素子が形成されている領域の平面図であり、図２（ａ）及び（ｂ）は、それぞれ、図１（ｂ）におけるＣ−Ｃ線に沿った断面図及びＤ−Ｄ線に沿った断面図である。
【００６５】
図１（ｂ）に示すように、本変形例に係る半導体装置を構成する評価素子は、第１のプローブ用電極を構成する電極２０６と、第２のプローブ用電極を構成する電極２０７と、第３のプローブ用電極を構成する電極２０９と、電極２０６と電極２０７とに電気的に接続された第１の評価パターン２０８と、電極２０９に電気的に接続された第２の評価パターン２１０と、第４のプローブ用電極を構成する電極２１１から構成されている。ここで、第１の評価パターン２０８と第２の評価パターン２１０は、互いに接触しないように形成されている。なお、本変形例に係る半導体装置には、評価素子以外の回路素子等を形成してもよい。
【００６６】
図２（ａ）及び（ｂ）については、第１の実施形態と同様である。なお、ここでは、プローブ用開口部１０８に露出したシリサイド層１０６を電極２０６，２０７，２０９としている。また、層間絶縁膜１０７の下に、素子分離酸化膜１０２によって分離されて形成されたシリサイド層１０６及びｎ型拡散層１０５ａ，１０５ｂ及びｎ型拡散層１０５ｃの一部を第１あるいは第２の評価パターン２０８，２１０としている。また、プローブ用開口部１０８ｂに露出したシリサイド層１０６を電極２１１としている。
【００６７】
本変形例に係る半導体装置を構成する評価素子における、第１あるいは第２のプローブ用電極及び第１あるいは第２の評価パターンの製造工程は、第１の実施形態と同様であり、図３（ａ）〜（ｄ）並びに図４（ａ）及び（ｂ）に示す工程により、製造することができる。
【００６８】
本変形例にかかる半導体装置を評価するためには、電極２１１に相当するプローブ用開口部１０８ｂ上にプローブ針を接触させて、ウェル電位を設定し、電極２０６に相当するプローブ用開口部１０８ａ上と電極２０７に相当するプローブ用開口部１０８ａ上と電極２０９に相当するプローブ用開口部１０８ａ上にそれぞれ異なるプローブ針を接触させ、電極２０６と電極２０７との間に電圧をかけて、電極２０６と電極２０７との間に流れる電流を測定することにより、素子分離形成工程において発生する電気的な欠陥を測定することができる。この場合、電流がある閾値以下になると、第１の評価パターン２０８において断線していると判断され、断線欠陥が検出される。電極２０６（あるいは２０７）と電極２０９との間に電圧をかけて、電極２０６（あるいは２０７）と電極２０９との間に流れる電流を測定することによっても、素子分離形成工程において発生する電気的な欠陥を測定することができる。この場合、電流がある閾値以上になると、第１の評価パターン２０８と第２の評価パターン２１０においてショートしていると判断され、ショート欠陥が検出される。
【００６９】
本発明の第２の実施形態に係る半導体装置及びその製造方法を図７に基づいて説明する。
【００７０】
まず、本発明の第２の実施形態に係る半導体装置の構成について、図１（ａ）並びに図７（ａ）及び（ｂ）を用いて説明する。
【００７１】
図７（ａ）及び（ｂ）は、それぞれ、図１（ａ）におけるＣ−Ｃ線に沿った断面図及びＤ−Ｄ線に沿った断面図に対応する。
【００７２】
第２の実施形態に係る半導体装置が第１の実施形態に係る半導体装置と異なる点について、以下に説明する。
【００７３】
本実施形態に係る半導体装置の平面図は、第１の実施形態に係る半導体装置と同じであり、異なるのは、第１あるいは第２のプローブ用電極及び第１あるいは第２の評価パターンの構造である。具体的には、ｐ型半導体基板に、ｐ型ウェル領域１０３に代えてｎ型ウェル領域を形成して、ｎ型拡散層１０４に代えてｐ型拡散層を設ける場合である。
【００７４】
図７（ａ）は、第１あるいは第２のプローブ用電極の断面図である。
【００７５】
第１あるいは第２の評価パターン２０３，２０４は、ｐ型半導体基板３０１の主面に形成された素子分離酸化膜３０２（素子分離領域）に隣接して形成されたｐ型拡散層３０５ａ，３０５ｂ，３０５ｃ（第１の拡散層領域）と、ｐ型拡散層３０５ａ，３０５ｂ，３０５ｃの上に形成されたシリサイド層３０６から構成されている。また、第１あるいは第２のプローブ用電極は、素子分離酸化膜１０２に隣接して形成されたｐ型拡散層３０５ｃの上に形成されたシリサイド層３０６と、シリサイド層３０６上の層間絶縁膜３０７中に形成されたプローブ用開口部３０８ａと、プローブ用開口部３０８ａの下方に形成されたｐ型拡散層３０５ｃの下方に、ｐ型拡散層３０５ｃ及びｎ型ウェル領域３０３と接するように選択的に形成された、ｐ型ウェル領域３０４（第２の拡散層領域）から構成されている。そして、ｐ型拡散層３０５ａ，３０５ｂ，３０５ｃの下方に、ｐ型拡散層３０５ａ，３０５ｂ，３０５ｃと接するようにｎ型ウェル領域３０３（半導体領域）が形成されている。また、第１あるいは第２のプローブ用電極の下方に形成されたｐ型拡散層３０５ｃの下方に、ｐ型拡散層３０５ｃ及びｎ型ウェル領域３０３と接するように、ｐ型ウェル領域３０４（第２の拡散層領域）が選択的に形成されている。更に、ｎ型ウェル領域３０３の一部は、ｐ型ウェル領域３０４の側面及び下面を囲むように形成され、ｐ型ウェル領域３０４と、ｐ型半導体基板３０１とは、電気的に接続されていない。
【００７６】
なお、ここでは、プローブ用開口部３０８ａに露出したシリサイド層３０６を電極２０１，２０２とし、ｐ型拡散層３０５ｃと電気的に接続されている。また、層間絶縁膜３０７の下に、素子分離酸化膜３０２によって分離されて形成されたシリサイド層３０６及びｎ型拡散層３０５ａ，３０５ｂ及びｎ型拡散層３０５ｃの一部を第１あるいは第２の評価パターン２０３，２０４としている。
【００７７】
また、図７（ｂ）は第３のプローブ用電極の断面図である。
【００７８】
第３のプローブ用電極は、ｐ型半導体基板３０１の主面に形成された素子分離酸化膜３０２（素子分離領域）に隣接して形成されたｎ型拡散層３１０の上に形成されたシリサイド層３０６と、シリサイド層３０６上の層間絶縁膜３０７中に形成されたプローブ用開口部３０８ｂから構成されている。なお、ここでは、プローブ用開口部３０８ｂに露出したシリサイド層３０６を電極２０５としている。
【００７９】
図７（ａ）及び（ｂ）に示す断面構造を有する本実施形態に係る半導体装置を製造する方法について、以下に説明する。
【００８０】
第１の実施形態において説明した、図３（ａ）〜（ｄ）並びに図４（ａ）及び（ｂ）に示す工程において、ｐ型ウェル領域１０３、ｎ型ウェル領域１０４、ｎ型拡散層１０５ａ、１０５ｂ，１０５ｃ、ｐ型拡散層１１０をそれぞれ、ｎ型ウェル領域３０３、ｐ型ウェル領域３０４、ｐ型拡散層３０５ａ，３０５ｂ，３０５ｃ、ｎ型拡散層３１０に置き換え、更に、図３（ｃ）に示す工程において、ｐ型ウェル領域３０４形成時のイオン注入エネルギーを低く抑える。このようにすることで、第１あるいは第２のプローブ用電極の下方に形成されたｐ型拡散層３０５ｃの下方において、ｐ型拡散層３０５ｃと接するように、ｐ型ウェル領域３０４を選択的に形成でき、かつ、ｐ型ウェル領域３０４が、ｎ型ウェル領域３０３と接するように、かつ、その下端が、ｎ型ウェル領域３０３の下端よりも上方に位置するよう形成することができ、ｐ型ウェル領域３０４とｐ型半導体基板３０１とが電気的に接続されない構造が実現できる。
【００８１】
本実施形態に係る半導体装置よれば、第１の実施形態に係る半導体装置と同様の効果を得ることができる。また、図１（ｂ）に示す構成とすることもできる。
【００８２】
本発明の第３の実施形態に係る半導体装置の製造方法を図８に基づいて説明する。
【００８３】
本実施形態に係る半導体装置の製造方法は、前述の第１の実施形態に係る半導体装置を製造する方法である。
【００８４】
図８（ａ）〜（ｄ）は、本実施形態に係る半導体装置を構成する評価素子における、第１あるいは第２のプローブ用電極及び第１あるいは第２の評価パターンの製造工程を説明するための要部工程断面図であるが、前述の第１の実施形態に係る半導体装置の製造方法と共通する工程を含むため、図３（ａ）〜（ｄ）並びに図４（ａ）及び（ｂ）と共通する構成要素については、同一の符号を用いている。
【００８５】
まず、図８（ａ）に示すように、ｐ型半導体基板１０１の主面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて素子分離酸化膜１０２を形成する。ｐ型半導体基板１０１主面上で素子分離酸化膜１０２が形成されていない部分はシリコン酸化膜１５１が形成されている。
【００８６】
次に、図８（ｂ）に示すように、ｎ型ウェル領域１０４が形成される領域に通常のリソグラフィによりレジストパターン１１２を形成し、ｐ型半導体基板１０１全面にボロンイオンを２５０ｋｅＶの加速エネルギーで、１×１０13ドーズ注入してｐ型ウェル領域１０３を形成する。これに加えて、Ｎｃｈチャネルストッパとして、同じくボロンイオンを１００ｋｅＶの加速エネルギーで、１×１０13ドーズ注入する。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｐ型ウェル領域１０３を形成するために、一般的に１００から５００ｋｅＶ、１×１０12から１×１０14ドーズの間で選択することができる。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができるし、トランジスタの閾値制御用注入を追加することもできる。
【００８７】
次に、図８（ｃ）に示すように、通常のリソグラフィによるレジストパターン形成と、とリンイオン注入とを組み合わせて、ｐ型半導体基板１０１の一部にｎ型ウェル領域１０４を形成する。ｎ型ウェル領域１０４は、第１及び第２のプローブ用電極の下方にのみに設けられる。前記電極は、図１（ａ）における電極２０１，２０２に相当する。前記リンイオン注入では、６００ｋｅＶの加速エネルギーで、１×１０13ドーズのリンイオンを注入する。これに加えて、Ｐｃｈチャネルストッパとして、同じくリンイオンを２５０ｋｅＶの加速エネルギーで、１×１０13ドーズ注入する。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｎ型ウェル領域１０４を形成するために、一般的に３００から９００ｋｅＶ、１×１０12から５×１０14ドーズの間で選択することができる。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができるし、トランジスタの閾値制御用注入を追加することもできる。
【００８８】
次に、図８（ｄ）に示すように、通常のリソグラフィによるレジストパターン形成と、イオン注入とを組み合わせて、ｐ型半導体基板１０１の一部にｎ型拡散層１０５ａ，１０５ｂ，１０５ｃを形成する。これより先は図３（ａ）から図３（ｂ）に示す、第１の実施形態と全く同一工程を用いることができる。
【００８９】
本実施形態によれば、図８（ｃ）に示す工程において、ｎ型ウェル領域１０４を形成する部分に含まれるｐ型不純物量が基板の不純物濃度程度（１×１０14〜５×１０15ｃｍ-3）であり非常に少ないため、ｎ型ウェル領域１０４を形成するためには、これを上回る量のｎ型不純物のみを導入すれば良く、ｎ型ウェル領域１０４形成のためのイオン注入量を削減することができる。このことにより、ｎ型ウェル領域１０４の不純物濃度も低減することができ、ｐ型ウェル領域１０３とｎ型ウェル領域１０４との耐圧を向上することができる。また、同じ電圧の印加状態であれば、ｐ型ウェル領域１０３とｎ型ウェル領域１０４との間に流れるリーク電流を低減することができる。
【００９０】
本発明の第４の実施形態に係る半導体装置及びその製造方法を図９〜図１１に基づいて説明する。
【００９１】
本実施形態に係る半導体装置の平面図は、第１の実施形態に係る半導体装置の平面図（図１（ａ）あるいは（ｂ））と同じである。
【００９２】
図９（ａ）及び（ｂ）は、それぞれ、本実施形態に係る半導体装置の平面図に相当する図１（ａ）におけるＣ−Ｃ面での断面図及びＤ−Ｄ面での断面図である。
【００９３】
図９（ａ）は第１あるいは第２のプローブ用電極及び第１あるいは第２の評価パターンの断面図である。
【００９４】
第１あるいは第２の評価パターンは、ｐ型半導体基板４０１の主面に形成された素子分離酸化膜４０２（素子分離領域）に隣接して形成されたｎ型拡散層４０５ａ，４０５ｂ，４０５ｃ（第１の拡散層領域）と、ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃの上に形成されたシリサイド層４０６から構成されている。また、第１あるいは第２のプローブ用電極は、素子分離酸化膜４０２に隣接して形成されたｎ型拡散層４０５ｃの上に形成されたシリサイド層４０６と、シリサイド層４０６上の層間絶縁膜４０７中に形成されたプローブ用開口部４０８ａから構成されている。そして、ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃの下方に、ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃと接するようにｐ型ウェル領域４０３（半導体領域）が形成されている。また、第１あるいは第２のプローブ用電極の下方に形成されたｎ型拡散層４０５ｃの下方に、ｎ型拡散層４０５ｃ及びｐ型ウェル領域４０３と接するように、ｎ型ウェル領域４０４（第２の拡散層領域）が選択的に形成されている。
【００９５】
なお、ここでは、プローブ用開口部４０８ａに露出したシリサイド層４０６を図１（ａ）における電極２０１，２０２としている。また、層間絶縁膜４０７の下に、素子分離酸化膜４０２によって分離されて形成されたシリサイド層４０６及びｎ型拡散層４０５ａ，４０５ｂ及びｎ型拡散層４０５ｃの一部を図１（ａ）における第１あるいは第２の評価パターン２０３，２０４としている。
【００９６】
なお、ｎ型拡散層４０５ｃと深いｎ型拡散層４０４を一体のｎ型拡散層として考えた場合は、第１あるいは第２の評価パターン領域の下方に形成された、ｎ型拡散層４０５ａ，４０５ｂの膜厚よりも、第１あるいは第２のプローブ用電極領域の下方に形成された上記一体のｎ型拡散層の膜厚が厚いと言える。
【００９７】
また、図９（ｂ）は第３のプローブ用電極の断面図である。
第３のプローブ用電極は、ｐ型半導体基板４０１の主面に形成された素子分離酸化膜４０２（素子分離領域）に隣接して形成されたｐ型拡散層４１０の上に形成されたシリサイド層４０６と、シリサイド層４０６上の層間絶縁膜４０７中に形成されたプローブ用開口部４０８ｂから構成されている。なお、ここでは、プローブ用開口部４０８ｂに露出したシリサイド層４０６を図１（ａ）における電極２０５としている。
【００９８】
次に、本実施形態に係る半導体装置の製造方法について、図１０（ａ）〜（ｄ）並びに図１１（ａ）及び（ｂ）を用いて説明する。
【００９９】
図１０（ａ）〜（ｄ）並びに図１１（ａ）及び（ｂ）は、本実施形態に係る半導体装置を構成する評価素子における、第１あるいは第２のプローブ用電極及び第１あるいは第２の評価パターンの製造工程を説明するための要部工程断面図である。
【０１００】
まず、図１０（ａ）に示すように、ｐ型半導体基板４０１の主面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて素子分離酸化膜４０２を形成する。ｐ型半導体基板４０１主面上で素子分離酸化膜４０２が形成されていない部分はシリコン酸化膜４５１が形成されている。
【０１０１】
次に、図１０（ｂ）に示すように、ｐ型半導体基板４０１全面にボロンイオンを２５０ｋｅＶの加速エネルギーで、１×１０13ドーズ注入してｐ型ウェル領域４０３を形成する。これに加えて、Ｎｃｈチャネルストッパとして、同じくボロンイオンを１００ｋｅＶの加速エネルギーで、１×１０13ドーズ注入する。これらの注入エネルギーやドーズ量は上記に限定されるものではなく、所望の濃度、深さのｐ型ウェル領域４０３を形成するために、一般的に１００から５００ｋｅＶ、１×１０12から１×１０14ドーズの間で選択することができる。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができるし、トランジスタの閾値制御用注入を追加することもできる。
【０１０２】
次に、図１０（ｃ）に示すように、通常のリソグラフィによるレジストパターン形成と、イオン注入とを組み合わせて、ｐ型半導体基板４０１の一部にｎ型拡散層４０５ａ，４０５ｂ，４０５ｃを形成する。ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃは素子分離酸化膜４０２に対して自己整合的に形成される。イオン注入の条件としては、Ａｓイオンを５０ｋｅＶの加速エネルギーで、４×１０15ドーズ注入する。これに加えて、リンイオンを４０ｋｅＶの加速エネルギーで、４×１０13ドーズ注入程度注入しても良い。これらの注入エネルギーは上記に限定されるものではなく、所望の深さのｎ型拡散層４０５ａ，４０５ｂ，４０５ｃを形成するために、自由に選択することが可能である。一方注入ドーズ量は、接触抵抗を抑制するために、ＡｓやＰを組み合わせて合計１×１０15から８×１０15ドーズ程度注入するのが好ましい。また、これらのイオン注入はチルト角７°前後が望ましいが、これに限定されるものではない。さらに、必要に応じてツイスト角が異なる注入条件で分割して行うことができる。また、図示はしていないが、図９（ｂ）における第３のプローブ用電極を形成するために、ｐ型半導体基板４０１の一部にｐ型拡散層４１０を形成するために、ボロンイオンを１５ｋｅＶの加速エネルギーで、４×１０15ドーズ注入する。これに加えて、ボロンイオンを４０ｋｅＶの加速エネルギーで、４×１０13ドーズ注入程度注入しても良い。これらの注入エネルギーやドーズ量は、ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃ形成時におけるＡｓやリン注入と同様に、上記条件に限定されるものではなく、所望の深さ、濃度のｐ型拡散層４１０を形成するために、自由に選択することが可能である。
【０１０３】
次に、図１０（ｄ）に示すように、通常のリソグラフィによるレジストパターン形成と、イオン注入とを組み合わせて、ｐ型半導体基板４０１の一部に深いｎ型拡散層４０４を形成する。深いｎ型拡散層４０４は、第１及び第２のプローブ用電極の下方にのみに設けられる。前記電極領域は、図１（ａ）における電極２０１，２０２に相当する。深いｎ型拡散層４０４は前記素子分離酸化膜４０２に対して自己整合的に形成される。イオン注入の条件としては、リンイオンを５０〜１００ｋｅＶの加速エネルギーで、１×１０15ドーズ程度注入する。これらの注入エネルギーは上記に限定されるものではなく、所望の深さの深いｎ型拡散層４０４を形成するために、自由に選択することが可能である。一方注入ドーズ量は、耐圧やリーク電流の観点から、５×１０14から８×１０15ドーズ程度の間で注入するのが好ましい。
【０１０４】
次に、図１１（ａ）に示すように、ＣｏやＴｉ、Ｎｉ等を用いた自己整合的なシリサイド工程を行い、ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃや図９（ｂ）におけるｐ型拡散層４１０上にシリサイド層４０６を形成する。例えば、Ｃｏシリサイドの形成の場合は、Ｃｏ金属薄膜を約１０ｎｍ厚形成後、連続してＴｉＮ薄膜を１０から２０ｎｍ厚形成し、４００から５００℃で熱処理後、未反応のＣｏを酸で除去し、さらに７００℃から８００℃の熱処理を施すことで、約３０から８０ｎｍ厚のシリサイド層４０６を形成することができる。
【０１０５】
次に、図１１（ｂ）に示すように、プラズマＣＶＤ法等を用いて、ｐ型半導体基板４０１上に層間絶縁膜４０７を形成する。層間絶縁膜４０７としては、シリコン酸化膜やシリコン酸化膜にフッ素を導入したＳｉＯＦ、またはシリコン窒化膜、ポリイミド等の有機薄膜を用いることができる。次に、通常のリソグラフィによるレジストパターン形成と、ドライエッチングとを組み合わせて、層間絶縁膜４０７の一部をエッチングし、必要な領域にプローブ用開口部４０８ａを設けて、半導体装置は完成する。プローブ用開口部４０８ａに露出したシリサイド層４０６は図１（ａ）の電極２０１，２０２に相当し、プローブ用開口部４０８ｂに露出したシリサイド層４０６は、図１（ａ）の電極２０５に相当する。層間絶縁膜４０７としてポリイミド等を用いた場合は、塗布、現像、硬化のみで前記プローブ用開口部４０８ａ，４０８ｂを設けることができる。
【０１０６】
本実施形態にかかる半導体装置を評価するためには、図９（ａ）に示すように、プローブ用開口部４０８ａが設けられた部分に露出しているシリサイド層４０６上にプローブ針４０９を接触させる。この時、プローブ針４０９としては通常よりも柔らかい材質のものを用いることが望ましい。また、評価方法は、第１の実施形態で説明した方法と同様である。
【０１０７】
本実施形態の半導体装置の製造方法によると、図１０（ｄ）に示す工程において、２００ｋｅＶ以上の高加速エネルギーの注入を用いることなく、電極２０１及び電極２０２の下に深いｎ型拡散層４０４形成することができる。
【０１０８】
また、本実施形態の半導体装置によると、深いｎ型拡散層４０４は、ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃの２倍以上の深さがあるため、プローブ針４０９としては通常よりも柔らかい材質のものを用いた場合、欠陥がこの深さまで届くことはなく、接合リークが発生することはない。このため、電気的な欠陥検出を正確に行うことが可能となる。本実施形態を用いると、前述の通り高加速エネルギーの注入を追加する必要がないため、高加速エネルギー用注入機の負担が増加することはない。
【０１０９】
なお、図１（ａ）に代えて、図１（ｂ）の構成とすることも可能である。
【０１１０】
第１〜第４の実施形態において、半導体基板１０１，３０１，４０１を構成する半導体としては、シリコンやゲルマニウム、それらの化合物、ＧａＡｓ、ＧａＮ、ＧａＰなどのＩＩＩ−Ｖ族半導体、ＺｎＳｅ等のＩＩ−ＶＩ族半導体などを用いることができる。
【産業上の利用可能性】
【０１１１】
本発明に係る半導体装置およびその製造方法は、シリサイド層に直接プロービングを行っても、シリサイド層の下方に形成されたｐｎ接合において接合リークが生じることなく、できるだけ短い工程数で製造が可能になる等の効果を有し、断線またはショートを電気的に評価するための欠陥密度評価素子の形成方法等に有用である。
【図面の簡単な説明】
【０１１２】
【図１】（ａ）は、本発明の第１〜第４の実施形態に係る半導体装置における、パターンのショートを検出することで、欠陥の有無を評価するための評価素子が形成されている領域の平面図であり、（ｂ）は本発明の第１の実施形態の変形例に係る半導体装置における、パターンのショートあるいは断線を検出することで、欠陥の有無を評価するための評価素子が形成されている領域の平面図である。
【図２】（ａ）及び（ｂ）は、それぞれ、本発明の第１の実施形態に係る半導体装置の平面図における、Ｃ−Ｃ面での断面図及びＤ−Ｄ面での断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１〜第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】（ａ）及び（ｂ）は、本発明の第１〜第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】本発明の第１の実施形態に係る半導体装置において評価した、接合リーク電流特性図である。
【図６】本発明の第１の実施形態に係る半導体装置の平面図における拡大図である。
【図７】（ａ）及び（ｂ）は、それぞれ、本発明の第２の実施形態に係る半導体装置の平面図における、Ｃ−Ｃ面での断面図及びＤ−Ｄ面での断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】（ａ）及び（ｂ）は、それぞれ、本発明の第４の実施形態に係る半導体装置の平面図における、Ｃ−Ｃ面での断面図及びＤ−Ｄ面での断面図である。
【図１０】（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図１２】従来の技術に係る半導体装置の平面概略図及び製造工程途中の半導体装置の部分拡大断面図である。
【図１３】従来の技術に係る半導体装置において、プローブ針を接触させた時の半導体装置の部分拡大断面図である。
【図１４】従来の技術に係る半導体装置の接合リーク電流特性図である。
【符号の説明】
【０１１３】
１０１，３０１，４０１  ｐ型半導体基板
１０２，３０１，４０１  素子分離酸化膜
１０３，４０３  ｐ型ウェル領域
１０４  ｎ型ウェル領域
１０５ａ，１０５ｂ，１０５ｃ，４０５ａ，４０５ｂ，４０５ｃ  ｎ型拡散層
１０６，３０６，４０６  シリサイド層
１０７，３０７，４０７  層間絶縁膜
１０８ａ，１０８ｂ，３０８ａ，４０８ａ，４０８ｂ  プローブ用開口部
１０９，３０９，４０９  プローブ針
１１０，３１０，４１０  ｐ型拡散層
１１１  マージンＡ
１１２  レジストパターン
２０１，２０２，２０５，２０６，２０７，２０９，２１１  電極
２０３，２０４，２０８，２１０  評価パターン
３０３  ｎ型ウェル領域
３０４  ｐ型ウェル領域
３０５ａ，３０５ｂ，３０５ｃ  ｐ型拡散層
５０１，５０２，５０５，５０６，５０９，５１１  電極
５０３，５０４，５０８，５１０  パターン
５１２  半導体基板
５１３  ウェル
５１４  活性領域
５１５  素子分離用シリコン酸化膜
５１６  拡散層
５１７  低抵抗シリサイド層
５１８  保護膜
５１９  ウェルと同導電型の拡散層
５２０  プローブ針
５２１  接合リーク
【図１】
2006100377.tif 000003
【図２】
2006100377.tif 000004
【図３】
2006100377.tif 000005
【図４】
2006100377.tif 000006
【図５】
2006100377.tif 000007
【図６】
2006100377.tif 000008
【図７】
2006100377.tif 000009
【図８】
2006100377.tif 000010
【図９】
2006100377.tif 000011
【図１０】
2006100377.tif 000012
【図１１】
2006100377.tif 000013
【図１２】
2006100377.tif 000014
【図１３】
2006100377.tif 000015
【図１４】
2006100377.tif 000016