(57)【要約】【課題】  保護ダイオードの逆方向耐圧よりも低電圧で動作する保護回路を有する半導体集積回路を実現する。【解決手段】  静電保護回路には、Ｎ＋ドレイン層Ｄ１とＮ＋多結晶シリコン膜１６が接続され、Ｎ＋多結晶シリコン膜１６をゲート、Ｎ＋ドレイン層Ｄ１をドレイン、第１のＮウエル層１１をソース、第１のＰウエル層１３をチャネルとする縦型トレンチＭＯＳトランジスタＴＲ１が設けられている。Ｎ＋多結晶シリコン膜１６と第１のＰウエル層１３、第１のＮウエル層１１、及びＰ型シリコン基板１０の間に容量Ｃ１が設けられている。一方、Ｐ型シリコン基板１０と第２のＮウエル層１２の間にダイオードＤｉ１が設けられている。【選択図】  図２
2006005184.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板主面から内部に向って設けられた第１のトレンチ溝、前記第１のトレンチ溝側壁面に設けられた第１のゲート絶縁膜、前記第１のトレンチ溝内に設けられ、高電位側電源に接続された第１のゲート電極、前記第１のトレンチ溝の前記半導体基板主面側端部に設けられ、前記第１のゲート電極に接続された第１のドレイン、前記第１のトレンチ溝の前記半導体基板内部側端部に設けられ、前記低電位電源に接続された第１のソース、及び前記第１のドレインと前記第１のソースとの間に設けられた第１のチャネル部を有する第1の縦型トレンチＭＯＳトランジスタと、
前記半導体基板に前記第１の縦型トレンチＭＯＳトランジスタと電気的絶縁分離されて設けられ、カソードが前記高電位電源に接続され、アノードが前記低電位電源に接続されたダイオードと
を有する静電保護回路を具備することを特徴とする半導体集積回路。
【請求項２】
半導体基板主面から内部に向って設けられた第１のトレンチ溝、前記第１のトレンチ溝側壁面に設けられた第１のゲート絶縁膜、前記第１のトレンチ溝内に設けられ、高電位側電源に接続された第１のゲート電極、前記第１のトレンチ溝の前記半導体基板主面側端部に設けられ、前記第１のゲート電極に接続された第１のドレイン、前記第１のトレンチ溝の前記半導体基板内部側端部に設けられ、前記低電位電源に接続された第１のソース、及び前記第１のドレインと前記第１のソースとの間に設けられた第１のチャネル部を有する第1の縦型トレンチＭＯＳトランジスタと、
前記半導体基板主面から内部に向って設けられた第２のトレンチ溝、前記第２のトレンチ溝側壁面に設けられた第２のゲート絶縁膜、前記第２のトレンチ溝内に設けられ、前記第１の縦型トレンチＭＯＳトランジスタの前記第１のソースに接続された第２のゲート電極、前記第２のトレンチ溝の前記半導体基板主面側端部に設けられ、前記第２のゲート電極に接続された第２のドレイン、前記第２のトレンチ溝の前記半導体基板内部側端部に設けられ、前記低電位電源に接続された第２のソース、及び前記第２のドレインと前記第２のソースとの間に設けられた第２のチャネル部を有し、前記第１の縦型トレンチＭＯＳトランジスタと電気的絶縁分離された第２の縦型トレンチＭＯＳトランジスタと、
前記半導体基板に前記第１及び第２の縦型トレンチＭＯＳトランジスタと電気的絶縁分離されて設けられ、カソードが前記高電位電源に接続され、アノードが前記低電位電源に接続されたダイオードと
を有する静電保護回路を具備することを特徴とする半導体集積回路。
【請求項３】
更に、前記半導体基板の主面に沿って前記第１の縦型トレンチＭＯＳトランジスタの前記第１のドレインと離間してソースが設けられ、前記第１の縦型トレンチＭＯＳトランジスタの前記第１のドレインと前記ソースとの間の前記半導体基板の主面部分にゲート絶縁膜を介してゲート電極が設けられ、前記ゲート電極及び前記ソースが前記高電位側電源に接続されたＭＯＳトランジスタを具備することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１の縦型トレンチＭＯＳトランジスタの前記第１のゲート絶縁膜は、前記ＭＯＳトランジスタのゲート絶縁膜よりも厚いことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
低電位側電源に接続される第１導電型の半導体基板、前記半導体基板主面に設けられ、前記低電位側電源が接続される第２導電型の第１ウエル層、前記第１ウエル層内に設けられた第１導電型の第２ウエル層、前記第２ウエル層表面から前記第２ウエル層下の前記第１ウエル層に達するトレンチ溝側壁面に設けられた絶縁膜、前記絶縁膜を介して前記トレンチ溝内に設けられ、高電位側電源に接続された導電膜、及び前記第２ウエル層表面に前記導電膜と直接接して設けられた第２導電型の高濃度層を有し、前記高濃度層をドレインとし、前記第１ウエル層をソースとする縦型トレンチＭＯＳトランジスタと、
前記半導体基板主面に前記第１ウエル層と離間して設けられ、前記高電位側電源に接続される第２導電型の第３ウエル層をカソードとし、前記半導体基板をアノードとするダイオードと
を有する静電保護回路を具備することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に保護ダイオードの逆方向耐圧以下で動作して静電破壊から内部回路を保護する静電保護回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
最近の半導体技術の急速な進展に伴い半導体集積回路の薄膜化が進行している。特に、ＭＯＳ型、ＣＭＯＳ型半導体集積回路では、ゲート寸法（ゲート長）の微細化と共に、ゲート絶縁膜の膜厚も並行して急激に薄膜化している。ゲート絶縁膜は、薄膜化とともに急激に絶縁破壊耐圧が低下してきているので、保護ダイオードの逆方向耐圧との関係が変化してきている（例えば、非特許文献１参照。）。この非特許文献で開示されゲート絶縁膜の膜厚に対するゲート絶縁耐圧及びＰＮ接合耐圧の関係では、ゲート膜厚が薄膜化してもＰＮ接合耐圧の低下は少ない。一方、ゲート絶縁耐圧は急激に低下してゲート膜厚が３．８ｎｍになると耐圧値が逆転して、ＰＮ接合耐圧の方がゲート絶縁耐圧より高くなる。
【０００３】
上述したように従来のＭＯＳ、ＣＭＯＳ製造技術においては、ゲート膜厚の薄膜化が進むとゲート絶縁耐圧よりも保護ダイオードのＰＮ接合耐圧の方が高くなり、外部からのサージ等により保護ダイオードがブレークダウンする前にゲート絶縁膜が破壊するという問題点がある。
【非特許文献１】Ajith Amerasekera & Charvaka Duvvury著、「ESD in Silicon Integrated  Circuits」、John Wiley & Sons、1995年、Page181
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、外部からのサージ等が印加された時に、保護ダイオードの逆方向耐圧よりも低電圧で動作する縦型トレンチＭＯＳトランジスタを半導体基板上に設け、外部からのサージ等から内部回路を保護する静電保護回路を有する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体集積回路は、半導体基板主面から内部に向って設けられた第１のトレンチ溝、前記第１のトレンチ溝側壁面に設けられた第１のゲート絶縁膜、前記第１のトレンチ溝内に設けられ、高電位側電源に接続された第１のゲート電極、前記第１のトレンチ溝の前記半導体基板主面側端部に設けられ、前記第１のゲート電極に接続された第１のドレイン、前記第１のトレンチ溝の前記半導体基板内部側端部に設けられ、前記低電位電源に接続された第１のソース、及び前記第１のドレインと前記第１のソースとの間に設けられた第１のチャネル部を有する第1の縦型トレンチＭＯＳトランジスタと、前記半導体基板に前記第１の縦型トレンチＭＯＳトランジスタと電気的絶縁分離されて設けられ、カソードが前記高電位電源に接続され、アノードが前記低電位電源に接続されたダイオードとを有する静電保護回路を具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の半導体集積回路は、半導体基板主面から内部に向って設けられた第１のトレンチ溝、前記第１のトレンチ溝側壁面に設けられた第１のゲート絶縁膜、前記第１のトレンチ溝内に設けられ、高電位側電源に接続された第１のゲート電極、前記第１のトレンチ溝の前記半導体基板主面側端部に設けられ、前記第１のゲート電極に接続された第１のドレイン、前記第１のトレンチ溝の前記半導体基板内部側端部に設けられ、前記低電位電源に接続された第１のソース、及び前記第１のドレインと前記第１のソースとの間に設けられた第１のチャネル部を有する第1の縦型トレンチＭＯＳトランジスタと、前記半導体基板主面から内部に向って設けられた第２のトレンチ溝、前記第２のトレンチ溝側壁面に設けられた第２のゲート絶縁膜、前記第２のトレンチ溝内に設けられ、前記第１の縦型トレンチＭＯＳトランジスタの前記第１のソースに接続された第２のゲート電極、前記第２のトレンチ溝の前記半導体基板主面側端部に設けられ、前記第２のゲート電極に接続された第２のドレイン、前記第２のトレンチ溝の前記半導体基板内部側端部に設けられ、前記低電位電源に接続された第２のソース、及び前記第２のドレインと前記第２のソースとの間に設けられた第２のチャネル部を有し、前記第１の縦型トレンチＭＯＳトランジスタと電気的絶縁分離された第２の縦型トレンチＭＯＳトランジスタと、前記半導体基板に前記第１及び第２の縦型トレンチＭＯＳトランジスタと電気的絶縁分離されて設けられ、カソードが前記高電位電源に接続され、アノードが前記低電位電源に接続されたダイオードとを有する静電保護回路を具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、外部からのサージ等が印加された時に、保護ダイオードの逆方向耐圧よりも低電圧で動作する縦型トレンチＭＯＳトランジスタを半導体基板上に設け、外部からのサージ等から内部回路を保護する静電保護回路を有する半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路を示す模式図、図２は半導体集積回路の静電保護回路を示す模式図である。
【００１０】
図１に示すように、半導体集積回路１では、外部から入力信号を入力する入力端子ＰＡＤ１と内部回路２の間に、外部からのサージ等による内部回路２の静電破壊或いは特性劣化を防止するために静電保護回路３ａが設けられている。同様に、高電位側電源端子ＰＡＤ２、低電位側電源端子ＰＡＤ３と内部回路２の間に、それぞれ電源端子用正殿保護回路３ｂ、３ｃが設けられ、外部から内部回路２を制御する制御信号を入力する制御端子ＰＡＤ４、出力端子ＰＡＤ５と内部回路２の間に、それぞれ静電保護回路３ｄ、３ｅが設けられている。
【００１１】
図２に示すように、静電保護回路を構成する縦型トレンチＭＯＳトランジスタＴＲ１及びダイオードＤｉ１では、Ｐ型シリコン基板１０の主面に第１のＮウエル層１１、第１のＮウエル層１１と同一工程、同一条件で形成された第２のＮウエル層１２、及び第１のＰウエル層１３がそれぞれ設けられている。そして、第１のＮウエル層１１及び第１のＰウエル層１３を貫通してＰ型シリコン基板１０まで達するトレンチ部１４が設けられ、トレンチ部１４には絶縁膜１５及びＮ＋多結晶シリコン膜１６が埋め込まれている。
【００１２】
第１のＮウエル層１１上にＮウエルコンタクトＮＣ１、第２のＮウエル層１２上にＮウエルコンタクトＮＣ２、及びＰ型シリコン基板１０表面にＰサブコンタクトＰＳ１がそれぞれ設けられている。第１のＰウエル層１３上にＰウエルコンタクトＰＣ１、Ｎ＋ドレイン層Ｄ１、Ｎ＋ソース層Ｓ１、及びＮ＋ドレイン層Ｄ１とＮ＋ソース層Ｓ１の間にゲート絶縁膜を介してゲートＧ１がそれぞれ設けられている。ＮｃｈＭＯＳトランジスタＴＲ２は、Ｎ＋ドレイン層Ｄ１、Ｎ＋ソース層Ｓ１、及びゲートＧ１から構成されている。ここで、内部回路２のＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタＴＲ２のゲート絶縁膜にはシリコン酸化膜を用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜を用いてもよい。
【００１３】
Ｎ＋ドレイン層Ｄ１、ゲートＧ１、Ｎ＋ソース層Ｓ１、及びＮウエルコンタクトＮＣ２は、端子及び内部回路２に接続され、ＰウエルコンタクトＰＣ１、ＮウエルコンタクトＮＣ１、及びＰサブコンタクトＰＳ１は低電位側電源Ｖｓｓに接続されている。
【００１４】
そして、Ｎ＋ドレイン層Ｄ１とＮ＋多結晶シリコン膜１６が接続され、絶縁膜１５をゲート絶縁膜、Ｎ＋多結晶シリコン膜１６をゲート電極、Ｎ＋ドレイン層Ｄ１をドレイン、第１のＮウエル層１１をソース、第１のＰウエル層１３をチャネルとする縦型トレンチＭＯＳトランジスタ（第１の縦型トレンチＭＯＳトランジスタ）ＴＲ１が設けられている。
【００１５】
ここで、ＮｃｈＭＯＳトランジスタＴＲ２のゲート絶縁膜と縦型トレンチＭＯＳトランジスタＴＲ１のゲート絶縁膜は別工程で、且つ別条件で形成されている。そして、端子にサージが印加された場合、縦型トレンチＭＯＳトランジスタＴＲ１がオンする前にサージによる劣化や破壊を防止するために、内部回路を構成するＭＯＳトランジスタやＮｃｈＭＯＳトランジスタＴＲ２よりもゲート絶縁膜厚を厚くするのが好ましい。
【００１６】
なお、ゲート、ドレイン、及びソースを端子、内部回路２側に接続されたＮｃｈＭＯＳトランジスタＴＲ２を設けているのは、端子にサージが印加された場合、ＮｃｈＭＯＳトランジスタＴＲ２のゲート絶縁膜にもサージが印加され、縦型トレンチＭＯＳトランジスタＴＲ１のゲート絶縁膜へのサージ印加が低減されるからである。また、縦型トレンチＭＯＳトランジスタＴＲ１のゲート絶縁膜にはシリコン酸化膜を用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜等を用いてもよい。
【００１７】
そして、Ｎ＋多結晶シリコン膜１６と第１のＰウエル層１３、第１のＮウエル層１１、及びＰ型シリコン基板１０の間に容量Ｃ１が設けられている。一方、Ｐ型シリコン基板１０と第２のＮウエル層１２の間にダイオードＤｉ１が設けられている。
【００１８】
次に、半導体集積回路に外部からサージ等が印加された場合、及び通常動作時での静電保護回路について、入力端子部、電源端子部を例にし、図３乃至７を参照して説明する。図３は外部サージ印加時で入力端子部の静電保護回路を示す回路図、図４は半導体集積回路の通常動作時での入力端子部の静電保護回路を示す回路図、図５は外部サージ印加時で高電位側電源端子部の電源端子用静電保護回路を示す回路図、図６は半導体集積回路の通常動作時での高電位側電源端子部の電源端子用静電保護回路を示す回路図である。
【００１９】
図３に示すように、入力信号よりも大きな外部サージが印加された場合、入力端子ＰＡＤ１と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型トレンチＭＯＳトランジスタＴＲ１と、第２のＮウエル層１２とＰ型シリコン基板１０の間に設けられ、カソードが縦型トレンチＭＯＳトランジスタＴＲ１のゲート及びドレインに接続され、アノードが低電位側電源Ｖｓｓに接続されたダイオードＤｉ１からなる静電保護回路３ａが動作する。
【００２０】
即ち、外部サージの電荷が（＋）の時には、縦型トレンチＭＯＳトランジスタＴＲ１のゲートに電圧が印加されて、ダイオードＤｉ１の逆方向耐圧及び内部回路２のＭＯＳトランジスタのゲート膜の絶縁耐圧よりも低電圧で縦型ＭＯＳトランジスタＴＲ１が閾値電圧Ｖｔｈでオンし、この電荷を低電位側電源Ｖｓｓに逃がすことができる。
【００２１】
一方、外部サージの電荷が（−）の時には、ダイオードＤｉ１が順方向となりこの電荷を低電位側電源Ｖｓｓに逃がすことができる。ここで、縦型ＭＯＳトランジスタＴＲ１のドレインと低電位側電源Ｖｓｓ間も順方向になるが、Ｎ＋ドレイン層Ｄ１及びＮ＋ソース層Ｓ１とＰウエルコンタクトＰＣ１間の抵抗成分がＮウエルコンタクトＮＣ２とＰサブコンタクトＰＳ１間の抵抗成分よりも大きいので、この（−）電荷は縦型ＭＯＳトランジスタＴＲ１のＮ＋ドレイン層Ｄ１及びＮ＋ソース層Ｓ１から低電位側電源Ｖｓｓに流れない。
【００２２】
図４に示すように、入力信号が内部回路２に入力される通常動作の場合、静電保護回路３ａは動作しないので、入力端子ＰＡＤ１と低電位側電源Ｖｓｓの間に、ゲートＧ１、Ｎ＋ドレイン層Ｄ１、及びＮ＋ソース層Ｓ１が同一電位であるＮｃｈＭＯＳトランジスタＴＲ２と容量Ｃ１が設けられていると表される。この容量Ｃ１は、トレンチ部１４の第１のＰウエル層１３の側壁部分に形成された絶縁膜１５をコンデンサ膜としているので、ＮｃｈＭＯＳトランジスタＴＲ２のゲート容量よりも面積を増やさずに大きな容量を形成することができる。
【００２３】
図５に示すように、高電位側電源（Ｖｄｄ）よりも大きな外部サージが印加された場合、高電位側電源端子ＰＡＤ２と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型トレンチＭＯＳトランジスタＴＲ１と、第２のＮウエル層１２とＰ型シリコン基板１０の間に設けられたダイオードＤｉ１からなる電源端子用静電保護回路３ｂが動作する。
【００２４】
即ち、外部サージの電荷が（＋）の時には、縦型トレンチＭＯＳトランジスタＴＲ１のゲートに電圧が印加されて、ダイオードＤｉ１の逆方向耐圧、内部回路２のＭＯＳトランジスタのゲート膜の絶縁耐圧、及び内部回路２のＰＮ接合の逆方向耐圧よりも低電圧で縦型トレンチＭＯＳトランジスタＴＲ１が閾値電圧Ｖｔｈでオンし、この電荷を低電位側電源Ｖｓｓに逃がすことができる。
【００２５】
一方、外部サージの電荷が（−）の時には、ダイオードＤｉ１が順方向となりこの電荷を低電位側電源Ｖｓｓに逃がすことができる。
【００２６】
図６に示すように、高電位側電源（Ｖｄｄ）が内部回路２に入力される通常動作の場合、電源端子用静電保護回路３ｂは動作しないので、入力端子ＰＡＤ２と低電位側電源Ｖｓｓの間に、ゲートＧ１、Ｎ＋ドレイン層Ｄ１、及びＮ＋ソース層Ｓ１が同一電位であるＮｃｈＭＯＳトランジスタＴＲ２と容量Ｃ１が設けられていると表される。
【００２７】
ここで、制御端子ＰＡＤ４から入力される信号は、例えば、ＣＭＯＳ型ＬＳＩではＣＭＯＳインバータのゲート或いはＭＯＳトランジスタのゲート等に入力されるので、特に外部からのサージ等により内部回路２のＭＯＳトランジスタのゲート絶縁膜が入力端子ＰＡＤ１部と同様に破壊されやすい。そして、内部回路２から出力される信号が、例えば、オープンドレイン構造の回路では内部回路２のＭＯＳトランジスタのドレインとゲート間にサージが印加されるので、ゲート絶縁膜が入力端子ＰＡＤ１部と同様に破壊されやすい。このため、図示していないが、制御端子ＰＡＤ４部及び出力端子ＰＡＤ５部には、入力端子ＰＡＤ１部と同様の構成を有する静電保護回路３ｄ、３ｅを設けている。また、低電位側電源端子ＰＡＤ３部にも高電位側電源端子ＰＡＤ２部と同様の構成を有する電源端子用静電保護回路３ｃを設けている。
【００２８】
次に、半導体集積回路に外部からサージ等が印加された場合の静電保護回路の特性について図７を参照して説明する。図７は、ゲート膜厚に対する電圧特性を示す図である。
【００２９】
図７に示すように、ゲート絶縁膜の絶縁耐圧（Ｖｂｋｇ）、保護ダイオードの逆方向耐圧（Ｖｂｋ）、縦型トレンチＭＯＳトランジスタＴＲ１の閾値電圧Ｖｔｈ、高電位側電源Ｖｄｄ、ダイオードＤｉ１の順方向電圧Ｖｆの関係は、外部サージの電荷が（＋）の時で、且つゲート絶縁膜の膜厚が比較的厚い場合、
Ｖｂｋｇ＞Ｖｂｋ＞Ｖｔｈ＞Ｖｄｄ・・・・・・・・・・式（１）
と表すことができる。そして、外部サージの電荷が（＋）の時で、且つゲート絶縁膜の膜厚が比較的薄い場合、
Ｖｂｋ＞Ｖｂｋｇ＞Ｖｔｈ＞Ｖｄｄ・・・・・・・・・・式（２）
と表すことができ、ゲート膜厚によらず静電保護回路を設けることにより、内部回路２を外部からのサージ等から保護することができる。なお、入力信号の最大電圧Ｖｉｎ（ｍａｘ）と縦型トレンチＭＯＳトランジスタＴＲ１の閾値電圧Ｖｔｈの関係を、
Ｖｔｈ＞Ｖｉｎ（ｍａｘ）・・・・・・・・・・式（３）
とするのが好ましい。
【００３０】
一方、外部サージの電荷が（−）の時、
Ｖｂｋｇ＞Ｖｄｄ＞Ｖｆ・・・・・・・・・・式（４）
と表すことができ、内部回路２を外部からのサージ等から保護することができる。なお、入力信号が（＋）の電圧範囲ばかりでなく、（−）から（＋）電圧まで変化する入力信号規格の場合には、入力信号電圧の（−）の最大電圧Ｖｉｎ（−）とダイオードの順方向電圧の関係は、
（Ｖｆ×ｎ）＞Ｖｉｎ（−）・・・・・・・・・・式（５）
とするのが好ましい。ここで、ｎはダイオードの縦続接続した段数である。
【００３１】
上述したように、本実施例の半導体集積回路では、端子と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型ＭＯＳトランジスタＴＲ１と、第２のＮウエル層１２とＰ型シリコン基板１０の間に設けられたダイオードＤｉ１からなる静電保護回路が設けられている。このため、外部サージの電荷が（＋）の時には、縦型トレンチＭＯＳトランジスタＴＲ１がダイオードＤｉ１の逆方向耐圧及び内部回路２のゲート膜の絶縁耐圧よりも低電圧でオンし、この電荷を低電位側電源Ｖｓｓに逃がすことができる。一方、外部サージの電荷が（−）の時には、ダイオードＤｉ１が順方向となりこの電荷を低電位側電源Ｖｓｓに逃がすことができる。したがって、外部からのサージ等から内部回路を保護することができる。
【００３２】
また、縦型トレンチＭＯＳトランジスタＴＲ１のゲート絶縁膜を回路内部２のゲート絶縁膜とは異なる工程及び条件で形成しているので、縦型トレンチＭＯＳトランジスタＴＲ１の閾値電圧Ｖｔｈを回路内部２のＮｃｈＭＯＳトランジスタの閾値電圧とは異なる値に任意に設定できる。
【００３３】
更に、通常動作時は、端子と低電位側電源Ｖｓｓの間に等価的に容量Ｃ１が設けられていることになるので、この容量Ｃ１が安定化コンデンサとして機能し、電源電圧を安定化することができる。
【００３４】
なお、本実施例では、高電位側電源端子ＰＡＤ２部の電源端子用静電保護回路３ｂの縦型トレンチＭＯＳトランジスタの閾値電圧Ｖｔｈを保護ダイオードの逆方向耐圧（Ｖｂｋ）よりも低くしているが、高電位側電源端子ＰＡＤ２部の電源端子用静電保護回路３ｂだけ保護ダイオードの逆方向耐圧（Ｖｂｋ）よりも高く設定してもよい。
【実施例２】
【００３５】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図８は半導体集積回路の静電保護回路を示す模式図、図９はサージ印加時での入力端子部の静電保護回路を示す模式図である。本実施例では、実施例１のダイオードの構造を変更している。
【００３６】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図８に示すように、静電保護回路を構成する縦型トレンチＭＯＳトランジスタＴＲ１、及びダイオードＤｉ１、Ｄｉ２では、Ｐ型シリコン基板１０表面に第１のＮウエル層１１、第１のＮウエル層１１と同一工程、同一条件の形成された第２のＮウエル層１２、及び第１のＰウエル層１３がそれぞれ設けられている。ダイオードＤｉ２は、第２のＮウエル層１２とＰ＋層Ｐｊ１の間に設けられている。そして、ダイオードＤｉ２の順方向電圧Ｖｆは、ダイオードＤｉ１の順方向電圧Ｖｆよりも低い。
【００３８】
このため、図９に示すように、入力信号よりも大きな外部サージが印加された場合、入力端子ＰＡＤ１と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型トレンチＭＯＳトランジスタＴＲ１と、第２のＮウエル層１２とＰ＋層Ｐｊ１の間に設けられたダイオードＤｉ２からなる静電保護回路３ａが動作する。
【００３９】
上述したように、本実施例の半導体集積回路では、端子と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型ＭＯＳトランジスタＴＲ１と、第２のＮウエル層１２とＰ＋層Ｐｊ１の間に設けられたダイオードＤｉ２からなる静電保護回路が設けられている。このため、実施例１と同じ効果を有する。
【実施例３】
【００４０】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図１０は半導体集積回路の静電保護回路を示す模式図である。本実施例では、縦型トレンチＭＯＳトランジスタを２段構成にしている。
【００４１】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図１０に示すように、静電保護回路を構成する縦型トレンチＭＯＳトランジスタＴＲ１０、縦型トレンチＭＯＳトランジスタ（第２の縦型トレンチＭＯＳトランジスタ）ＴＲ１１及びダイオードＤｉ３では、Ｐ型シリコン基板１０の主面に第１のＮウエル層１１、第１のＮウエル層１１と同一工程、同一条件で形成された第２のＮウエル層１２と第３のＮウエル層１２ａ、第１のＰウエル層１３、第１のＰウエル層１３と同一工程、同一条件で形成された第２のＰウエル層１３ａがそれぞれ設けられている。そして、第１のＮウエル層１１及び第１のＰウエル層１３を貫通してＰ型シリコン基板１０まで達するトレンチ部１４と第２のＮウエル層１２及び第２のＰウエル層１３ａを貫通してＰ型シリコン基板１０まで達するトレンチ部１４が設けられ、トレンチ部１４には絶縁膜１５ａ及びＮ＋多結晶シリコン膜１６が埋め込まれている。
【００４３】
第３のＮウエル層１２ａ上にＮウエルコンタクトＮＣ３、及びＰ型シリコン基板１０の主面にＰサブコンタクトＰＳ１、ＰＳ２がそれぞれ設けられている。第２のＰウエル層１３ａ上にＰウエルコンタクトＰＣ２、Ｎ＋ドレイン層Ｄ２、Ｎ＋ソース層Ｓ２、及びＮ＋ドレイン層Ｄ２とＮ＋ソース層Ｓ２の間にゲート絶縁膜を介してゲートＧ２がそれぞれ設けられている。ＮｃｈＭＯＳトランジスタＴＲ１２は、Ｎ＋ドレイン層Ｄ２、Ｎ＋ソース層Ｓ２、及びゲートＧ２から構成されている。
【００４４】
Ｎ＋ドレイン層Ｄ１、ゲートＧ１、Ｎ＋ソース層Ｓ１、及びＮウエルコンタクトＮＣ３は、端子及び内部回路２に接続され、ＰウエルコンタクトＰＣ１、ＰサブコンタクトＰＳ１、ＮウエルコンタクトＮＣ２、ＰウエルコンタクトＰＣ２、及びＰサブコンタクトＰＳ２は低電位側電源Ｖｓｓに接続されている。ＮウエルコンタクトＮＣ１は、Ｎ＋ドレイン層Ｄ２、ゲートＧ２、及びＮ＋ソース層Ｓ２に接続されている。
【００４５】
そして、Ｎ＋ドレイン層Ｄ１とＮ＋多結晶シリコン膜１６が接続され、Ｎ＋多結晶シリコン膜１６をゲート、Ｎ＋ドレイン層Ｄ１をドレイン、第１のＮウエル層１１をソース、第１のＰウエル層１３をチャネル、絶縁膜１５ａをゲート膜とする縦型トレンチＭＯＳトランジスタＴＲ１０が設けられ、Ｎ＋ドレイン層Ｄ２とＮ＋多結晶シリコン膜１６が接続され、Ｎ＋多結晶シリコン膜１６をゲート、Ｎ＋ドレイン層Ｄ２をドレイン、第２のＮウエル層１２をソース、第２のＰウエル層１３ａをチャネル、絶縁膜１５ａをゲート膜とする縦型トレンチＭＯＳトランジスタＴＲ１１設けられている。Ｎ＋多結晶シリコン膜１６と第１のＰウエル層１３の間に容量Ｃ２が等価的に設けられ、Ｎ＋多結晶シリコン膜１６と第２のＰウエル層１３ａ、第２のＮウエル層１２、及びＰ型シリコン基板１０の間に容量Ｃ３が等価的に設けられている。一方、Ｐ型シリコン基板１０と第３のＮウエル層１２ａの間にダイオードＤｉ３が設けられている。
【００４６】
次に、半導体集積回路に外部からサージ等が印加された場合、及び通常動作時での静電保護回路について、入力端子部、電源端子部を例にし、図１１乃至１４を参照して説明する。図１１は外部サージ印加時で入力端子部の静電保護回路を示す回路図、図１２は半導体集積回路の通常動作時での入力端子部の静電保護回路を示す回路図、図１３は外部サージ印加時で高電位側電源端子部の電源端子用静電保護回路を示す回路図、図１４は半導体集積回路の通常動作時での高電位側電源端子部の電源端子用静電保護回路を示す回路図である。
【００４７】
図１１に示すように、入力信号よりも大きな外部サージが印加された場合、入力端子ＰＡＤ１と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型トレンチＭＯＳトランジスタＴＲ１０と、ドレイン及びゲートが縦型トレンチＭＯＳトランジスタＴＲ１０のソースと接続され、ソース及び基板電位が低電位側電源Ｖｓｓに接続された縦型トレンチＭＯＳトランジスタＴＲ１１と、第３のＮウエル層１２ａとＰ型シリコン基板１０の間に設けられたダイオードＤｉ３からなる静電保護回路３ａが動作する。
【００４８】
即ち、外部サージの電荷が（＋）の時には、縦型トレンチＭＯＳトランジスタＴＲ１０のゲートに電圧が印加されて閾値電圧Ｖｔｈ１でオンし、次に縦型トレンチＭＯＳトランジスタＴＲ１１のゲートに電圧が印加されて閾値電圧Ｖｔｈ２でオンする。この閾値電圧Ｖｔｈ１とＶｔｈ２の和は、ダイオードＤｉ３の逆方向耐圧及び内部回路２のゲート膜の絶縁耐圧よりも低電圧である。このため、低電圧でこの電荷を低電位側電源Ｖｓｓに逃がすことができる。
【００４９】
一方、外部サージの電荷が（−）の時には、ダイオードＤｉ３が順方向となりこの電荷を低電位側電源Ｖｓｓに逃がすことができる。
【００５０】
図１２に示すように、入力信号が内部回路２に入力される通常動作の場合、静電保護回路３ａは動作しないので、入力端子ＰＡＤ１と低電位側電源Ｖｓｓの間に、ゲートＧ１、Ｎ＋ドレイン層Ｄ１、及びＮ＋ソース層Ｓ１が同一電位であるＮｃｈＭＯＳトランジスタＴＲ２と、容量Ｃ２と、ゲートＧ２、Ｎ＋ドレイン層Ｄ２、及びＮ＋ソース層Ｓ２が同一電位であるＮｃｈＭＯＳトランジスタＴＲ１２と、容量Ｃ３が縦続接続されていると表される。
【００５１】
図１３に示すように、高電位側電源（Ｖｄｄ）よりも大きな外部サージが印加された場合、高電位側電源端子ＰＡＤ２と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型トレンチＭＯＳトランジスタＴＲ１０と、ドレイン及びゲートが縦型トレンチＭＯＳトランジスタＴＲ１０のソースと接続され、ソース及び基板電位が低電位側電源Ｖｓｓに接続された縦型トレンチＭＯＳトランジスタＴＲ１１と、第３のＮウエル層１２ａとＰ型シリコン基板１０の間に設けられたダイオードＤｉ３からなる電源端子用静電保護回路３ｂが動作する。
【００５２】
即ち、外部サージの電荷が（＋）の時には、縦型トレンチＭＯＳトランジスタＴＲ１０のゲートに電圧が印加されて閾値電圧Ｖｔｈ１でオンし、次に縦型トレンチＭＯＳトランジスタＴＲ１１のゲートに電圧が印加されて閾値電圧Ｖｔｈ２でオンする。この閾値電圧Ｖｔｈ１とＶｔｈ２の和は、ダイオードＤｉ３の逆方向耐圧、内部回路２のゲート膜の絶縁耐圧、及び内部回路２のＰＮ接合の逆方向耐圧よりも低電圧である。このため、低電圧でこの電荷を低電位側電源Ｖｓｓに逃がすことができる。
【００５３】
一方、外部サージの電荷が（−）の時には、ダイオードＤｉ３が順方向となりこの電荷を低電位側電源Ｖｓｓに逃がすことができる。
【００５４】
図１４に示すように、高電位側電源（Ｖｄｄ）が内部回路２に入力される通常動作の場合、電源端子用静電保護回路３ｂは動作しないので、高電位側電源端子ＰＡＤ２と低電位側電源Ｖｓｓの間に、ゲートＧ１、Ｎ＋ドレイン層Ｄ１、及びＮ＋ソース層Ｓ１が同一電位であるＮｃｈＭＯＳトランジスタＴＲ２と、容量Ｃ２と、ゲートＧ２、Ｎ＋ドレイン層Ｄ２、及びＮ＋ソース層Ｓ２が同一電位であるＮｃｈＭＯＳトランジスタＴＲ１２と、容量Ｃ３が縦続接続されていると表される。
【００５５】
次に、半導体集積回路に外部からサージ等が印加された場合の静電保護回路の特性について図１５を参照して説明する。図１５は、ゲート膜厚に対する電圧特性を示す図である。
【００５６】
図１５に示すように、図７に示すように、ゲート膜の絶縁耐圧（Ｖｂｋｇ）、保護ダイオードの逆方向耐圧（Ｖｂｋ）、縦型トレンチＭＯＳトランジスタＴＲ１０の閾値電圧Ｖｔｈ１、縦型トレンチＭＯＳトランジスタＴＲ１１の閾値電圧Ｖｔｈ２、高電位側電源（Ｖｄｄ）の関係は、外部サージの電荷が（＋）の時で、且つゲート膜厚が比較的厚い場合、
Ｖｂｋｇ＞Ｖｂｋ＞（Ｖｔｈ１＋Ｖｔｈ２）＞Ｖｄｄ・・・・式（６）
と表すことができる。そして、外部サージの電荷が（＋）の時で、且つゲート膜厚が比較的薄い場合、
Ｖｂｋ＞Ｖｂｋｇ＞（Ｖｔｈ１＋Ｖｔｈ２）＞Ｖｄｄ・・・・式（７）
と表すことができ、ゲート膜厚によらず静電保護回路を設けることにより、内部回路２を外部からのサージ等から保護することができる。
【００５７】
上述したように、本実施例の半導体集積回路では、端子と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型トレンチＭＯＳトランジスタＴＲ１０と、ドレイン及びゲートが縦型トレンチＭＯＳトランジスタＴＲ１０のソースと接続され、ソース及び基板電位が低電位側電源Ｖｓｓに接続された縦型トレンチＭＯＳトランジスタＴＲ１１と、第３のＮウエル層１２ａとＰ型シリコン基板１０の間に設けられたダイオードＤｉ３からなる静電保護回路が設けられている。このため、実施例１と同様に外部サージの電荷を低電位側電源Ｖｓｓに逃がすことができる。したがって、外部からのサージ等から内部回路を保護することができる。
【００５８】
更に、通常動作時は、端子と低電位側電源Ｖｓｓの間に容量Ｃ２及びＣ３が縦続接続さられているので、この容量Ｃ２及びＣ３が実施例１の容量Ｃ１よりも大きな安定化コンデンサとして機能し、電源電圧を安定化することができる。
【実施例４】
【００５９】
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図１６は半導体集積回路の静電保護回路を示す模式図である。本実施例では、実施例３の保護ダイオードの構造を変更している。
【００６０】
以下、本実施例において、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６１】
図１６に示すように、静電保護回路を構成する縦型トレンチＭＯＳトランジスタＴＲ１０、ＴＲ１１、及びダイオードＤｉ３、Ｄｉ４では、Ｐ型シリコン基板１０表面に第１のＮウエル層１１、第１のＮウエル層１１と同一工程、同一条件で形成された第２のＮウエル層１２と第３のＮウエル層１２ａ、第１のＰウエル層１３、及び第１のＰウエル層１３と同一工程、同一条件で形成された第２のＰウエル層１３ａがそれぞれ設けられている。ダイオードＤｉ４は、第３のＮウエル層１２ａとＰ＋層Ｐｊ２の間に設けられている。そして、ダイオードＤｉ４の順方向電圧Ｖｆは、ダイオードＤｉ３の順方向電圧Ｖｆよりも低い。
【００６２】
このため、大きな外部サージが印加された場合、端子と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型トレンチＭＯＳトランジスタＴＲ１０と、ドレイン及びゲートが縦型トレンチＭＯＳトランジスタＴＲ１０のソースと接続され、ソース及び基板電位が低電位側電源Ｖｓｓに接続された縦型トレンチＭＯＳトランジスタＴＲ１１と、第３のＮウエル層１２ａとＰ＋層Ｐｊ２の間に設けられたダイオードＤｉ４からなる静電保護回路が動作する。
【００６３】
上述したように、本実施例の半導体集積回路では、端子と低電位側電源Ｖｓｓの間に設けられ、ドレインがゲートに接地された縦型トレンチＭＯＳトランジスタＴＲ１０と、ドレイン及びゲートが縦型トレンチＭＯＳトランジスタＴＲ１０のソースと接続され、ソース及び基板電位が低電位側電源Ｖｓｓに接続された縦型トレンチＭＯＳトランジスタＴＲ１１と、第３のＮウエル層１２ａとＰ＋層Ｐｊ２の間に設けられたダイオードＤｉ４からなる静電保護回路が設けられている。このため、実施例１と同じ効果を有する。
【００６４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６５】
例えば、上記実施例では、ゲート絶縁膜にシリコン酸化膜(ＳｉＯ２)を用いたＭＯＳトランジスタから構成される半導体集積回路について説明したが、高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）をゲート絶縁膜に用いたＭＯＳトランジスタからなる半導体集積回路にも適用できる。この高誘電体膜としては、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタニウム）の酸化物、或いはそのシリケート物(例えばＨｆＳｉＯＮ)等を用いてよい。
【００６６】
また、上記実施例では、高電位側電源にＮｃｈＭＯＳトランジスタのゲート、Ｎ＋ドレイン層、及びＮ＋ソース層を接続しているが、Ｎ＋層を代わりに用いてもよい。そして、実施例３では、縦型トレンチＭＯＳトランジスタを２段構成にしているが３段以上縦続接続してもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例１に係る半導体集積回路を示す模式図。
【図２】本発明の実施例１に係る半導体集積回路の静電保護回路を示す模式図。
【図３】本発明の実施例１に係る外部サージ印加時で入力端子部の静電保護回路を示す回路図。
【図４】本発明の実施例１に係る半導体集積回路の通常動作時での入力端子部の静電保護回路を示す回路図。
【図５】本発明の実施例１に係る外部サージ印加時で高電位側電源端子部の電源端子用静電保護回路を示す回路図。
【図６】本発明の実施例１に係る半導体集積回路の通常動作時での高電位側電源端子部の電源端子用静電保護回路を示す回路図。
【図７】本発明の実施例１に係るゲート膜厚に対する電圧特性を示す図。
【図８】本発明の実施例２に係る半導体集積回路の静電保護回路を示す模式図。
【図９】本発明の実施例２に係る外部サージ印加時で入力端子部の静電保護回路を示す回路図。
【図１０】本発明の実施例３に係る半導体集積回路の静電保護回路を示す模式図。
【図１１】本発明の実施例３に係る外部サージ印加時で入力端子部の静電保護回路を示す回路図。
【図１２】本発明の実施例３に係る半導体集積回路の通常動作時での入力端子部の静電保護回路を示す回路図。
【図１３】本発明の実施例３に係る外部サージ印加時で高電位側電源端子部の電源端子用静電保護回路を示す回路図。
【図１４】本発明の実施例３に係る半導体集積回路の通常動作時での高電位側電源端子部の電源端子用静電保護回路を示す回路図。
【図１５】本発明の実施例３に係るゲート膜厚に対する電圧特性を示す図。
【図１６】本発明の実施例４に係る半導体集積回路の静電保護回路を示す模式図。
【符号の説明】
【００６８】
１  半導体集積回路
２  内部回路
３ａ、３ｄ、３ｅ  静電保護回路
３ｂ、３ｃ  電源端子用静電保護回路
１０  Ｐ型シリコン基板
１１  第１のＮウエル層
１２  第２のＮウエル層
１２ａ  第３のＮウエル層
１３  第１のＰウエル層
１３ａ  第２のＰウエル層
１４  トレンチ部
１５、１５ａ  絶縁膜
１６  Ｎ＋多結晶シリコン膜
Ｃ１、Ｃ２、Ｃ３  容量
Ｄ１、Ｄ２  Ｎ＋ドレイン層
Ｄｉ１、Ｄｉ２、Ｄｉ３、Ｄｉ４  ダイオ−ド
Ｇ１、Ｇ２  ゲート
Ｎ１  ＴＲ２、ＴＲ１２  ＮｃｈＭＯＳトランジスタ
ＮＣ１、ＮＣ２、ＮＣ３  Ｎウエルコンタクト
Ｐ１  ＰｃｈＭＯＳトランジスタ
ＰＡＤ１  入力端子
ＰＡＤ２  高電位側電源端子
ＰＡＤ３  低電位側電源端子
ＰＡＤ４  制御端子
ＰＡＤ５  出力端子
ＰＣ１、ＰＣ２  Ｐウエルコンタクト
Ｐｊ１、Ｐｊ２  Ｐ＋層
ＰＳ１、ＰＳ２  Ｐサブコンタクト
Ｓ１、Ｓ２  Ｎ＋ソース層
ＴＲ１、ＴＲ１０、ＴＲ１１  縦型トレンチＭＯＳトランジスタ
ＴＲ２  ＮｃｈＭＯＳトランジスタ
Ｖｓｓ  低電位側電源
【図１】
2006005184.tif 000003
【図２】
2006005184.tif 000004
【図３】
2006005184.tif 000005
【図４】
2006005184.tif 000006
【図５】
2006005184.tif 000007
【図６】
2006005184.tif 000008
【図７】
2006005184.tif 000009
【図８】
2006005184.tif 000010
【図９】
2006005184.tif 000011
【図１０】
2006005184.tif 000012
【図１１】
2006005184.tif 000013
【図１２】
2006005184.tif 000014
【図１３】
2006005184.tif 000015
【図１４】
2006005184.tif 000016
【図１５】
2006005184.tif 000017
【図１６】
2006005184.tif 000018