(57)【要約】【課題】低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法を提供する。【解決手段】低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法は、外部から入力されたチップイネーブル信号と、外部から入力されたアドレス、及び前記半導体チップの識別情報に応答して、内部チップイネーブル信号を発生して、前記内部チップイネーブル信号に応答して前記複数個の半導体チップの中の一つを活性化させる。その結果、実際動作されない半導体チップが非活性化されて、電流消耗を効果的に減らすことができる。【選択図】図４
2006172700.tif 000002
【特許請求の範囲】
【請求項１】
マルチチップ半導体メモリ装置において、
少なくとも一つの入出力ピンを共有して一つのパッケージに集積された複数個の半導体チップと、
前記複数個の半導体チップの中の少なくとも一つと連結されて、外部から入力されたチップイネーブル信号、外部から入力されたアドレス、及び前記チップの識別情報に応答して内部チップイネーブル信号を発生するチップイネーブルバッファと、
前記複数個の半導体チップの中の少なくとも一つと前記チップイネーブルバッファに連結されて、前記内部チップイネーブル信号に応答して、前記複数個の半導体チップの中の一つを活性化させ、残りの半導体チップは非活性化させるロジック制御装置とを含むことを特徴とするマルチチップ半導体メモリ装置。
【請求項２】
前記チップイネーブルバッファ及び前記ロジック制御装置は、前記各々の半導体チップの内部に具備されることを特徴とする請求項１に記載のマルチチップ半導体メモリ装置。
【請求項３】
前記外部アドレスは、前記複数個の半導体チップに各々対応する最上位ビットを含むことを特徴とする請求項２に記載のマルチチップ半導体メモリ装置。
【請求項４】
前記識別情報は、ポンディングまたはヒューズオプションによって設定されることを特徴とする請求項３に記載のマルチチップ半導体メモリ装置。
【請求項５】
前記識別情報は、前記複数個の半導体チップの各々の位置を示すことを特徴とする請求項４に記載のマルチチップ半導体メモリ装置。
【請求項６】
前記非活性化された半導体チップは、スタンバイモードに進入するか、維持することを特徴とする請求項２に記載のマルチチップ半導体メモリ装置。
【請求項７】
前記非活性化された半導体チップと連結された前記ロジック制御装置の各々は、前記非活性化された内部チップイネーブル信号に応答して前記連結されている前記非活性化された半導体チップを非活性化させることを特徴とする請求項２に記載のマルチチップ半導体メモリ装置。
【請求項８】
前記非活性化された半導体チップは、スタンバイモードに進入することを特徴とする請求項７に記載のマルチチップ半導体メモリ装置。
【請求項９】
前記チップイネーブルバッファは、前記複数個の半導体チップがマルチチップモードまたはシングルチップモードで動作するか否かを示す動作モード情報に応じて前記内部チップイネーブル信号を発生することを特徴とする請求項７に記載のマルチチップ半導体メモリ装置。
【請求項１０】
前記動作モード情報は、ポンディングまたはヒューズオプションによって設定されることを特徴とする請求項９に記載のマルチチップ半導体メモリ装置。
【請求項１１】
前記非活性化された複数個の半導体チップがシングルチップモードで動作する場合、前記非活性化された半導体チップに対する電源供給が遮断されることを特徴とする請求項９に記載のマルチチップ半導体メモリ装置。
【請求項１２】
前記複数個の半導体チップがマルチチップモードで動作する場合、前記非活性化された半導体チップはスタンバイ状態に進入することを特徴とする請求項９に記載のマルチチップ半導体メモリ装置。
【請求項１３】
マルチチップ半導体メモリ装置用半導体メモリチップにおいて、
チップイネーブルバッファは、
外部から入力されたアドレスとチップの識別情報を比較するチップ選択部と、
外部から入力されたチップイネーブル信号に応答して内部チップイネーブル信号を活性化または非活性化させて、前記内部チップイネーブル信号を前記半導体チップに提供する信号発生部とを含み、
前記半導体チップは、前記活性化された内部チップイネーブル信号を受け入れて活性化され、前記非活性化された内部チップイネーブル信号を受け入れて非活性化されることを特徴とするマルチチップ半導体メモリ装置の半導体チップ。
【請求項１４】
前記外部アドレスの少なくとも一ビットは前記チップの最上位ビットを含むことを特徴とする請求項１３に記載のマルチチップ半導体メモリ装置の半導体チップ。
【請求項１５】
前記半導体チップは、非活性化時、スタンバイモードに進入することを特徴とする請求項１３に記載のマルチチップ半導体メモリ装置の半導体チップ。
【請求項１６】
前記半導体チップはチップ識別情報ＩＤを保持して、前記チップ識別情報はポンディングまたはヒューズオプションによって設定されることを特徴とする請求項１３に記載のマルチチップ半導体メモリ装置の半導体チップ。
【請求項１７】
前記識別情報は、前記マルチチップ半導体メモリ装置の複数個の半導体チップ中での前記半導体チップの位置を示すことを特徴とする請求項１６に記載のマルチチップ半導体メモリ装置の半導体チップ。
【請求項１８】
前記チップ選択部は、前記複数個の半導体チップがマルチチップモードまたはシングルチップモードで動作するかを示す動作モード情報に応じて前記活性化された内部チップイネーブル信号または前記非活性化された内部チップイネーブル信号を発生することを特徴とする請求項１３に記載のマルチチップ半導体メモリ装置の半導体チップ。
【請求項１９】
前記動作モード情報は、ポンディングまたはヒューズオプションによって設定されることを特徴とする請求項１８に記載のマルチチップ半導体メモリ装置の半導体チップ。
【請求項２０】
前記シングルチップモードで非活性化された前記半導体チップは、電源供給が遮断されることを特徴とする請求項１８に記載のマルチチップ半導体メモリ装置。
【請求項２１】
前記シングルチップモードで非活性化された前記半導体チップは、スタンバイモードに進入することを特徴とする請求項１８に記載のマルチチップ半導体メモリ装置の半導体チップ。
【請求項２２】
少なくとも一つの入出力ピンを共有する複数個の半導体チップが一つのパッケージに集積された複数個の半導体チップを含むマルチチップ半導体メモリ装置のチップイネーブル方法において、
外部から入力されたチップイネーブル信号と、外部から入力されたアドレス、及び前記チップの識別情報に応答して、前記複数個の半導体チップの各々に対する内部チップイネーブル信号を発生する段階と、
前記内部チップイネーブル信号に応答して、前記複数個の半導体チップの中の一つを活性化させて、前記複数個の半導体チップの中の残りを非活性化させる段階とを含むことを特徴とするマルチチップ半導体メモリ装置のチップイネーブル方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、さらに具体的には一つのパッケージ内に複数個のメモリチップが内蔵されたマルチチップ半導体メモリ装置に関する。
【背景技術】
【０００２】
ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、３Ｇ移動電話（ｔｈｉｒｄ−ｇｅｎｅｒａｔｉｏｎ ｍｏｂｉｌｅｐｈｏｎｅ）、デジタルスチールカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）などのようなモバイルアプリケーション（ｍｏｂｉｌｅ ａｐｐｌｉｃａｔｉｏｎｓ）は、小型化及び多様化を要求している。このような要求は長い間半導体工程の微細化技術によって対応されてきた。
【０００３】
しかし、開発期間及び工程技術の費用増加などで微細化の効果を得るのが徐々に難しくなり、これにともなって、ＭＣＰ（Ｍｕｌｔｉ−ＣｈｉｐＰａｃｋａｇｅ）技術がモバイルアプリケーションにおいて採用されている。ＭＣＰとは、複数個のメモリチップ（例えば、ＮＯＲフラッシュ、ＮＡＮＤフラッシュ、ＳＲＡＭ、ＵｔＲＡＭなど）を一つのパッケージに装着した複合チップ製品を意味する。
【０００４】
一般的に、ＭＣＰは、同一の種類のメモリチップが２個、４個、またはそれ以上が上下に積層された構造を有する。したがって、ＭＣＰを使用するようになれば、各々の単品を複数個使用する場合より内部実装面積を５０％以上減らすことができるし、配線も単純化することができる。したがって、製品の原価低減と生産性を大きく高めることができる。
【０００５】
しかし、ＭＣＰ製品は複数のチップで構成されるので、複数のピンが存在し、これがシステムを構成する際の障害になっている。このような問題点を解決するため、単一のパッケージに含まれた複数個のメモリチップが外部ピン（アドレス、制御及びデータピン）を共有するように構成される。しかし、複数個のメモリチップが外部ピンを共有する場合にはチップ選択が自由に実行されないので、次のような問題点が誘発される。
【０００６】
図１は、一般的なマルチチップパッケージＭＣＰの構成を示すブロック図である。図１には、一つのパッケージ内に同一の構造を有する二つのチップが積層されたデュアルダイパッケージ（ＤｕａｌＤｉｅ Ｐａｃｋａｇｅ；ＤＤＰ）が図示されている。そして、図２は、図１に示したマルチチップパッケージの動作を説明するためのタイミング図である。
【０００７】
まず、図１を参照すると、マルチチップパッケージには複数個の半導体チップ１０、２０（例えば、ＮＯＲフラッシュ、ＮＡＮＤフラッシュ、ＳＲＡＭ、ＵｔＲＡＭなど）が一つのパッケージに装着される。半導体チップ１０、２０は、外部から印加されたチップイネーブル信号（ｃｈｉｐｅｎａｂｌｅ ｓｉｇｎａｌ）ｎＣＥｘによって活性化される。この場合、実際に動作するチップは一つであるが、図２に示したように、すべての半導体チップ１０、２０が活性化される。選択されない半導体チップ２０は、実質的にどのような同作も実行しないが、アクティブ状態で活性化されているので、持続的に電流を消耗するようになる。したがって、マルチチップパッケージ全体の面積には影響を与えずに、選択されない半導体チップ２０で発生する電流消耗を効果的に減らすことができる新しい方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、少なくとも一つの入出力ピンを共有する複数個の半導体チップで構成されたマルチチップ半導体メモリ装置において、選択されない半導体チップで発生する電流消耗を効果的に減らすことができるマルチチップ半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００９】
上述のような本発明の目的を達成するために本発明の特徴によると、マルチチップ半導体メモリ装置は、少なくとも一つの入出力ピンを共有して一つのパッケージに集積された複数個の半導体チップと、前記複数個半導体チップの中の少なくとも一つと連結されて、外部から入力されたチップイネーブル信号と、外部から入力されたアドレス、及び前記チップの識別情報に応答して内部チップイネーブル信号を発生するチップイネーブルバッファと、前記複数個の半導体チップの中の少なくとも一つと前記チップイネーブルバッファに連結されて、前記内部チップイネーブル信号に応答して、前記複数個の半導体チップの中の一つを活性化させ、残りの半導体チップは非活性化させるロジック制御装置を含むことを特徴とする。
【００１０】
この実施形態において、前記チップイネーブルバッファ及び前記ロジック制御装置は、前記各々の半導体チップの内部に具備されることを特徴とする。
【００１１】
この実施形態において、前記外部アドレスは前記複数個の半導体チップに各々対応する最上位ビット（Ｍｏｓｔ ＳｉｇｎｉｆｉｃａｎｔＢｉｔ；ＭＳＢ）を含むことを特徴とする。
【００１２】
この実施形態において、前記識別情報はポンディングまたはヒューズオプションによって設定されることを特徴とする。
【００１３】
この実施形態において、前記識別情報は前記複数個の半導体チップの各々の位置を示すことを特徴とする。
【００１４】
この実施形態において、前記非活性化された半導体チップはスタンバイモードに進入するか維持することを特徴とする。
【００１５】
この実施形態において、前記非活性化された半導体チップと連結された前記ロジック制御装置の各々は前記非活性化された内部チップイネーブル信号に応答して前記連結されている前記非活性化された半導体チップを非活性化させることを特徴とする。
【００１６】
この実施形態において、前記非活性化された半導体チップはスタンバイモードに進入することを特徴とする。
【００１７】
この実施形態において、前記チップイネーブルバッファは前記複数個の半導体チップがマルチチップモードまたはシングルチップモードで動作するかを示す動作モード情報に応じて前記内部チップイネーブル信号を発生することを特徴とする。
【００１８】
この実施形態において、前記動作モード情報はポンディングまたはヒューズオプションによって設定されることを特徴とする。
【００１９】
この実施形態において、前記非活性化された複数個の半導体チップがシングルチップモードで動作する場合、前記非活性化された半導体チップに対する電源供給が遮断されることを特徴とする。
【００２０】
この実施形態において、前記複数個の半導体チップがマルチチップモードで動作する場合、前記非活性化された半導体チップはスタンバイ状態に進入することを特徴とする。
【００２１】
上述のような本発明の目的を達成するために本発明の特徴によると、マルチチップ半導体メモリ装置用半導体メモリチップのチップイネーブルバッファは、外部から入力されたアドレスとチップの識別情報とを比較するチップ選択部と、外部から入力されたチップイネーブル信号に応答して内部チップイネーブル信号を活性化または非活性化させて、前記内部チップイネーブル信号を前記半導体チップに提供する信号発生部とを含み、前記半導体チップは前記活性化された内部チップイネーブル信号を受け入れて活性化され、前記非活性化された内部チップイネーブル信号を受け入れて非活性化されることを特徴とする。
【００２２】
この実施形態において、前記外部アドレスの少なくとも一ビットは前記チップの最上位ビットを含むことを特徴とする。
【００２３】
この実施形態において、前記半導体チップは非活性化時スタンバイモードに進入することを特徴とする。
【００２４】
この実施形態において、前記半導体チップはチップ識別情報ＩＤを保持して、前記チップ識別情報はポンディングまたはヒューズオプションによって設定されることを特徴とする。
【００２５】
この実施形態において、前記識別情報は、前記マルチチップ半導体メモリ装置の複数個の半導体チップ中での前記半導体チップの位置を示すことを特徴とする。
【００２６】
この実施形態において、前記チップ選択部は前記複数個の半導体チップがマルチチップモードまたはシングルチップモードで動作するかを示す動作モード情報に応じて前記活性化された内部チップイネーブル信号または前記非活性化された内部チップイネーブル信号を発生することを特徴とする。
【００２７】
この実施形態において、前記動作モード情報は、ポンディングまたはヒューズオプションによって設定されることを特徴とする。
【００２８】
この実施形態において、前記シングルチップモードで非活性化された前記半導体チップは電源供給が遮断されることを特徴とする。
【００２９】
この実施形態において、前記シングルチップモードで非活性化された前記半導体チップはスタンバイモードに進入することを特徴とする。
【００３０】
上述のような本発明の目的を達成するために本発明の特徴によると、少なくとも一つの入出力ピンを共有する複数個の半導体チップが一つのパッケージに集積された複数個の半導体チップを含むマルチチップ半導体メモリ装置のチップイネーブル方法は、外部から入力されたチップイネーブル信号と、外部から入力されたアドレス、及び前記チップの識別情報に応答して、前記複数個の半導体チップの各々に対する内部チップイネーブル信号を発生する段階と、前記内部チップイネーブル信号に応答して、前記複数個の半導体チップの中の一つを活性化させて、前記複数個の半導体チップの中の残りを非活性化させる段階とを含むことを特徴とする。
【発明の効果】
【００３１】
本発明によると、少なくとも一つの入出力ピンを共有する複数個の半導体チップで構成されたマルチチップ半導体メモリ装置において、選択されない半導体チップで発生する電流消耗が効果的に減る。
【発明を実施するための最良の形態】
【００３２】
以下では、本発明による実施形態を添付の図を参照して詳細に説明する。本発明の新規の低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法は、外部から入力されるチップイネーブル信号と、外部から入力されるアドレス、及び前記半導体チップの識別情報に応答して、内部チップイネーブル信号を発生して、前記内部チップイネーブル信号に応答して前記複数個の半導体チップの中の一つを活性化させる。その結果、実際に動作させない半導体チップが非活性化されて、電流消耗を効果的に減らすことができる。
【００３３】
図３は、本発明の望ましい実施形態によるマルチチップパッケージの概略的な構成を示す図である。図３には、一つのパッケージ内に二つの半導体チップが具備される場合の回路構成が図示されているが、三つ以上の半導体チップが一つのパッケージ上に形成されうることは自明である。また、本発明は、複数個の同種半導体チップで構成されたマルチチップパッケージは勿論のこと、複数個の異種半導体チップで構成されたマルチチップパッケージにも適用可能である。
【００３４】
図３を参照すると、本発明の望ましい実施形態のマルチチップパッケージは、複数個の半導体チップ１００、２００を含む。複数個の半導体チップ１００、２００の全部が一つのパッケージに集積される。マルチチップパッケージに具備された半導体チップ１００、２００は、少なくとも一つの入出力ピンを共有する。各々の半導体チップ１００、２００の内部には、チップイネーブルバッファ１５０、２５０と制御ロジック（図示しない）が含まれる。
【００３５】
チップイネーブルバッファ１５０、２５０は、外部からチップイネーブル信号ｎＣＥｘと、アドレス信号Ａ２４を受け入れて、内部チップイネーブル信号ｎＣＥ１、ｎＣＥ２を発生する。そして、各半導体チップ１００、２００に含まれた制御ロジックは、チップイネーブルバッファ１５０、２５０が発生した内部チップイネーブル信号ｎＣＥ１、ｎＣＥ２に応答して、該当のメモリチップ１００、２００を活性化／非活性化させる。
【００３６】
後述するが、チップイネーブルバッファ１５０、２５０の内部には各々のチップを区分するための固有の識別情報と、チップの動作モードに対する情報が設定されている。チップイネーブルバッファ１５０、２５０は、外部から入力されたチップイネーブル信号ｎＣＥｘ及びアドレスＡ２４、半導体チップ１００、２００に設定されているチップの識別情報ＦＣＳ及びモード情報ＦＭｕｌｔｉを考慮して、実際に動作させる半導体チップに対して活性化された内部チップイネーブル信号を発生する。これと同時に、チップイネーブルバッファ１５０、２５０は、動作させない半導体チップに対して非活性化されたチップイネーブル信号を発生する。その結果、マルチチップパッケージの電流消耗が最小化される。
【００３７】
ここで、チップの識別情報は、該当のチップが上位チップであるかまたは下位チップであるかについての情報（または、二つ以上のチップで構成される場合、該当のチップが上位何番目のチップであるかについての情報）を示す。そして、動作モード情報は、複数個の半導体チップが一つの半導体チップのように動作するマルチチップモードの実行の可否を示す。
【００３８】
図４は、図３に示したチップイネーブルバッファ１５０の詳細回路図である。
【００３９】
図４を参照すると、本発明の望ましい実施形態のチップイネーブルバッファ１５０は、チップ選択部１５１と、信号発生部１５７とを含む。チップ選択部１５１は、外部から入力されるアドレスＡ２４とチップの識別情報ＦＣＳとを比較する。その後、チップ選択部１５１は、その比較結果と半導体チップ１００、２００のモード情報に応答して、複数個の半導体チップ１００、２００のうちの一つを選択する。信号発生部１５７は、外部から入力されたチップイネーブル信号に応答して、選択されたチップに活性化された内部チップイネーブル信号ｎＣＥ１またはｎＣＥ２を発生する。チップ選択部１５１と信号発生部１５７の詳細構成を次のようになる。
【００４０】
チップ選択部１５１は、第１インバータ１５２と、ＸＮＯＲゲート１５３、及び第１ＮＯＲゲート１５４を含む。
【００４１】
第１インバータ１５２は、マルチチップパッケージのモード情報ＦＭｕｌｔｉを反転して、反転された結果を第１ＮＯＲゲート１５４に出力する。モード情報ＦＭｕｌｔｉは、マルチチップパッケージがマルチチップモードを実行するか否かを示す情報として、ポンディングまたはヒューズオプションによって設定される。マルチチップモードとは、複数個の半導体チップが一つの半導体チップのように統合されて動作する動作モードを意味する。例えば、マルチチップパッケージがマルチチップモードを実行する場合、モード情報ＦＭｕｌｔｉは、論理“ハイ（または１）”の値を有するように設定される。そして、マルチチップパッケージに具備された複数個の半導体チップが個別的に使用されるシングルチップモードが実行される場合、モード情報ＦＭｕｌｔｉは、論理“ロー（または０）”の値を有するように設定される。
【００４２】
ＸＮＯＲゲート１５３は、外部から入力されたアドレス信号Ａ２４と、チップの識別情報ＦＣＳとを受け入れて、論理ＸＮＯＲ演算（排他的論理和の反転）を実行する。外部から入力されたアドレス信号Ａ２４は、マルチチップパッケージの２４番目のアドレスピンから入力されるアドレス信号として、半導体チップ１００、２００の最上位ビット（ＭＳＢ、ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を示す。例えば、アドレス信号Ａ２４が上位チップ１００の最上位ビットを示すときは、アドレス信号Ａ２４は論理“ハイ（または１）”の値を有しうる。また、アドレス信号Ａ２４が下位チップ２００のアドレス信号Ａ２４は“論理ロー（または０）”の値を有しうる。アドレス信号Ａ２４はホストから入力される。
【００４３】
そして、チップの識別情報ＦＣＳは、各チップごとに定義されている固有の値として、ポンディングまたはヒューズオプションによって設定されうる。例えば、上位チップ１００のチップの識別情報ＦＣＳは論理“ハイ（または１）”の値を有し、下位チップ２００のチップの識別情報ＦＣＳは“論理ロー（または０）”の値を有するように設定される。
【００４４】
もし、図３に示したマルチチップパッケージに４個の半導体チップが具備される場合、ＸＮＯＲゲート１５３は、外部から２ビットのアドレス信号Ａ２３、Ａ２４を受け入れて４個の半導体チップを区別する。例えば、上位一番目のチップのアドレス信号Ａ２３、Ａ２４は“１１”の値を有し、上位二番目のチップのアドレス信号Ａ２３、Ａ２４は“１０”の値を有し、上位三番目のチップのアドレス信号Ａ２３、Ａ２４は“０１”の値を有し、上位四番目のチップのアドレス信号Ａ２３、Ａ２４は“００”の値を有するように構成されることができる。
【００４５】
そして、チップの識別情報ＦＣＳもマルチチップパッケージに具備されたチップの個数に応じて複数個のビットで構成されることができる。例えば、上位一番目のチップの識別情報ＦＣＳは“１１”の値を有し、上位二番目のチップの識別情報ＦＣＳは“１０”の値を有し、上位三番目のチップの識別情報ＦＣＳは“０１”の値を有し、上位四番目のチップの識別情報ＦＣＳは“００”の値を有するように構成されることができる。
【００４６】
ＸＮＯＲゲート１５３は、外部から入力されたアドレス信号Ａ２４と、チップの識別情報ＦＣＳとが互いに一致する場合には“論理ハイ（または１”）の値を出力する。このようなＸＮＯＲゲート１５３の論理ＸＮＯＲ演算によると、実際に動作が実行されるメモリチップのアドレスと、半導体チップごとに有している固有情報が互いに一致するか否かが判別される。ＸＮＯＲゲート１５３の論理ＸＮＯＲ演算結果は、第１ＮＯＲゲート１５４に入力される。
【００４７】
第１ＮＯＲゲート１５４は、第１インバータ１５２から入力されたモード情報ＦＭｕｌｔｉの反転結果と、ＸＮＯＲゲート１５３の論理ＸＮＯＲ演算結果を受け入れて、論理ＮＯＲ演算を実行する。第１ＮＯＲゲート１５４の論理ＮＯＲ演算結果は信号発生部１５７に入力される。
【００４８】
信号発生部１５７は、第２ＮＯＲゲート１５８と第２インバータ１５９とを含む。第２ＮＯＲゲート１５８は、外部からチップイネーブル信号ｎＣＥｘを受け入れるとともに第１ＮＯＲゲート１５４から論理ＮＯＲ演算結果を受け入れて、論理ＮＯＲ演算を実行する。第２インバータ１５９は、第２ＮＯＲゲート１５８の論理ＮＯＲ演算結果を反転する。第２インバータ１５９によって反転された結果は、内部チップイネーブル信号ｎＣＥ１として出力される。この場合、外部から入力されたアドレスＡ２４とチップの識別情報が一致する半導体チップに対してだけ活性化された内部チップイネーブル信号が発生され、残りの半導体チップに対しては非活性化されたチップイネーブル信号が発生される。
【００４９】
もし、前記マルチチップパッケージがマルチチップモードを実行する場合、非活性化されたチップイネーブル信号を受け入れる半導体チップには最小の電源が印加される。最小の電源が印加される半導体チップはスタンバイ状態になる（または低電力モードに進入するようになる）。そして、前記マルチチップパッケージがシングルチップモードを実行する場合、非活性化されたチップイネーブル信号を受け入れる半導体チップは電源供給が遮断される。その結果、マルチチップ半導体メモリ装置の電流消耗が最小化される。
【００５０】
図５Ａ及び図５Ｂは図３に示したチップイネーブルバッファ１５０、２５０の動作タイミング図である。
【００５１】
図５Ａ及び図５Ｂを参照すると、外部チップイネーブル信号ｎＣＥｘがローレベルで活性化されれば、外部から入力されたアドレスＡ２４とチップの識別情報ＦＣＳが一致する半導体チップに対してのみ、ローレベルに活性化された内部チップイネーブル信号が提供されることが分かる。このようなチップイネーブルスキームによると、実際に動作させる半導体チップに対してのみ、活性化された内部チップイネーブル信号が印加されて、マルチチップパッケージの電流消耗が最小化される。
【００５２】
図６は本発明の望ましい実施形態によるマルチチップパッケージのチップイネーブル方法を示すフローチャートである。
【００５３】
図６を参照すると、本発明の望ましい実施形態のマルチチップパッケージのチップイネーブル方法は、外部から入力されたチップイネーブル信号ｎＣＥｘと、命令が実行されるアドレスＡ２４、及び前記チップの識別情報ＦＣＳに応答して、内部チップイネーブル信号ｎＣＥ１、ｎＣＥ２を発生する（１５１０段階）。
【００５４】
１５１０段階で内部チップイネーブル信号ｎＣＥ１、ｎＣＥ２が発生した後では、複数個の半導体チップ１００、２００のうちの活性化された内部チップイネーブル信号ｎＣＥ１またはｎＣＥ２が印加される該当する半導体チップ１００または２００を活性化させる。そして、前記半導体チップ１００、２００のうちの非活性化された内部チップイネーブル信号ｎＣＥ１またはｎＣＥ２が印加される該当の半導体チップ１００または２００は非活性化させる（１５７０段階）。
【００５５】
ここで、マルチチップパッケージがマルチチップモードで動作する場合には、非活性化された内部チップイネーブル信号を受け入れる半導体チップはスタンバイ状態になる。そして、マルチチップパッケージがシングルチップモードで動作する場合には、非活性化された内部チップイネーブル信号を受け入れる半導体チップの電源供給は遮断される。その結果、少なくとも一つの入出力ピンを共有する複数個の半導体チップで構成されたマルチチップ半導体メモリ装置において、選択されない半導体チップにおける電流消耗が効果的に減る。
【００５６】
以上のように、図面と明細書で最適の実施形態が開示された。ここで特定の用語が使用されたが、これは単に本発明を説明するための目的として使用されたものであり、意味限定や特許請求の範囲に記載した本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を持った者であれば、多様な変形及び均等な他の実施形態が可能であるということを理解するであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって決められてはならない。
【図面の簡単な説明】
【００５７】
【図１】一般的なマルチチップパッケージの概略的な構成を示す図である。
【図２】図１に示したマルチチップパッケージの動作を説明するためのタイミング図である。
【図３】本発明の望ましい実施形態によるマルチチップパッケージの概略的な構成を示す図である。
【図４】図３に示したチップイネーブルバッファの詳細回路図である。
【図５Ａ】図３に示したチップイネーブルバッファの動作タイミング図である。
【図５Ｂ】図３に示したチップイネーブルバッファの動作タイミング図である。
【図６】本発明の望ましい実施形態によるマルチチップパッケージのチップイネーブル方法を示すフローチャートである。
【符号の説明】
【００５８】
１０、２０、１００、２００ 半導体チップ
１５０、２５０  チップイネーブルバッファ
１５１  チップ選択部
１５７  信号発生部
【図１】
2006172700.tif 000003
【図２】
2006172700.tif 000004
【図３】
2006172700.tif 000005
【図４】
2006172700.tif 000006
【図５Ａ】
2006172700.tif 000007
【図５Ｂ】
2006172700.tif 000008
【図６】
2006172700.tif 000009