(57)【要約】【課題】  絶縁体上に形成される半導体層の配置位置に制約を伴うことなく、信頼性の高い半導体層を安価に絶縁体上に形成する。【解決手段】  第１半導体層２上に第２半導体層３を形成し、開口部８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２の一部をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成した後、化学気相成長法により酸化膜を堆積することにより、空洞部９内に酸化膜１０を形成する。【選択図】      図１
2006100322.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材上に形成された第１半導体層と、
前記第１半導体層上に形成され、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層と、
前記第１半導体層の一部が除去されることにより前記第２半導体層下に形成された空洞部と、
前記空洞部内に形成された絶縁膜とを備えることを特徴とする半導体基板。
【請求項２】
半導体基板上に形成された第１半導体層と、
前記第１半導体層上に形成され、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層と、
前記第１半導体層の一部が除去されることにより前記第２半導体層下に形成された空洞部と、
前記空洞部内に形成された絶縁膜と、
前記絶縁膜上の前記第２半導体層上に形成されたゲート電極と、
前記絶縁膜上の前記第２半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
前記第１半導体層は素子分離領域に配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層の一部が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して化学気相成長法により酸化膜を堆積することにより、前記空洞部内を酸化膜で埋め込む工程とを備えることを特徴とする半導体基板の製造方法。
【請求項５】
前記半導体基材および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項４記載の半導体基板の製造方法。
【請求項６】
前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする請求項６記載の半導体基板の製造方法。
【請求項７】
前記第１半導体層が除去される領域にＧｅのイオン注入を行う工程をさらに備えることを特徴とする請求項５または６記載の半導体基板の製造方法。
【請求項８】
半導体基材上の第１領域に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記半導体基材上の第２領域に形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第３半導体層を前記第１および第２半導体層上に形成する工程と、
前記第１半導体層の少なくとも一部を前記第３半導体層から露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第３半導体層下に形成する工程と、
前記開口部を介して化学気相成長法により酸化膜を堆積することにより、前記空洞部内を酸化膜で埋め込む工程とを備えることを特徴とする半導体基板の製造方法。
【請求項９】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層の一部が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記半導体基材および前記第２半導体層の熱酸化を行うことにより、前記空洞部内を熱酸化膜で埋め込む工程と、
前記熱酸化膜上の前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記熱酸化膜上の前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記開口部は素子分離領域に配置されることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、例えば、非特許文献１には、ＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）基板上にゲート電極を形成する方法が開示されている。すなわち、この方法では、Ｓｉ／ＳｉＧｅ／Ｓｉの積層構造を有する半導体基板上にゲート電極を形成する。そして、ゲート電極の両側のＳｉ／ＳｉＧｅ／Ｓｉ層のエッチングを行うことにより、ゲート電極の両側のＳｉＧｅ層を露出させる。そして、ウェットエッチングにてＳｉＧｅ層を選択的に除去することにより、ゲート電極が配置されたＳｉ層の下に空洞を形成する。そして、ゲート電極の両側にエピタキシャル成長を選択的に行った後、イオン注入を行うことにより、ゲート電極の両側にソース／ドレイン層を形成する。
【非特許文献１】Ｍ．Ｊｕｒｃｚａｋ，Ｔ．Ｓｋｏｔｎｉｃｋｉ，Ｍ．Ｐａｏｌｉ，Ｂ．Ｔｏｒｍｅｎ，Ｊ−Ｌ．Ｒｅｇｏｌｉｎｉ，Ｃ．Ｍｏｒｉｎ，Ａ．Ｓｃｈｉｔｔｚ，Ｊ．Ｍａｒｔｉｎｓ，Ｒ．Ｐａｎｔｅｌ，Ｊ．Ｇａｌｖｉｅｒ．“ＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）−Ａ  ＮＥＷ  ＤＥＶＩＣＥ  ＡＲＣＨＩＴＥＣＴＵＲ  ＦＯＲ  ＴＨＥＲ  ＵＬＳＩ  ＥＲＡ．”  １９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｔｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．２９−３０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳＯＮ構造がゲート電極下にのみ形成され、ソース／ドレイン領域にはＳＯＮ構造を形成することができないため、ソース／ドレイン領域の寄生容量を減らすことができないという問題があった。また、ゲート電極が配置されたＳｉ層の下の空洞は空気層となっているため、機械的強度や熱伝導率などがバルク半導体に比べて劣り、信頼性に欠けるという問題があった。
【０００６】
そこで、本発明の目的は、絶縁体上に形成される半導体層の配置位置に制約を伴うことなく、信頼性の高い半導体層を絶縁体上に安価に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基材上に形成された第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層と、前記第１半導体層の一部が除去されることにより前記第２半導体層下に形成された空洞部と、前記空洞部内に形成された絶縁膜とを備えることを特徴とする。
【０００８】
これにより、第２半導体層下に空洞部を形成した場合においても、第２半導体層を第１半導体層にて支持することが可能となるとともに、埋め込まれた酸化膜により、第２半導体層の裏面側に絶縁膜を形成することが可能となる。このため、工程数の増大を抑制しつつ、第２半導体層を絶縁膜上に配置することが可能となる。この結果、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となり、信頼性の高い第２半導体層を絶縁体上に安価で形成することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層と、前記第１半導体層の一部が除去されることにより前記第２半導体層下に形成された空洞部と、前記空洞部内に形成された絶縁膜と、前記絶縁膜上の前記第２半導体層上に形成されたゲート電極と、前記絶縁膜上の前記第２半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００１０】
これにより、工程数の増大を抑制しつつ、第２半導体層を絶縁膜上に配置することが可能となるとともに、第２半導体層の欠陥の増大を抑制することが可能となる。このため、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体層は素子分離領域に配置されていることを特徴とする。
これにより、第２半導体層を第１半導体層にて支持することを可能としつつ、トランジスタのチャネル領域およびソース／ドレイン領域が形成される第２半導体層を絶縁体上に配置することが可能となる。このため、製造工程の煩雑化を抑制しつつ、ソース／ドレイン領域の寄生容量を減らすことが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質および特性を向上させることが可能となる。
【００１２】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層の一部が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して化学気層成長法により酸化膜を堆積することにより、前記空洞部内を酸化膜で埋め込む工程とを備えることを特徴とする。
【００１３】
これにより、第２半導体層下に空洞部を形成した場合においても、第１半導体層にて第２半導体層を支持することが可能となるとともに、開口部を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることで第２半導体層下に空洞部を形成することが可能となる。この結果、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層の熱酸化により、第２半導体層の裏面側に第１絶縁膜を形成することが可能となり、信頼性の高い第２半導体層を絶縁体上に安価で形成することが可能となる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記半導体基材および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に安定して形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１５】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする。
これにより、半導体基板および第２半導体層よりも第１半導体層のエッチング時の選択比を大きくすることが可能となるとともに、ウェットエッチングにて第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１６】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層が除去される領域にＧｅのイオン注入を行う工程をさらに備えることを特徴とする。
これにより、第１半導体層のエッチング時の選択比を大きくすることが可能となり、第２半導体層のエッチング量を抑制しつつ、第１半導体層をより広範囲に除去することが可能となる。
【００１７】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基材上の第１領域に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記半導体基材上の第２領域に形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第３半導体層を前記第１および第２半導体層上に形成する工程と、前記第１半導体層の少なくとも一部を前記第３半導体層から露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第３半導体層下に形成する工程と、前記開口部を介して化学気層成長法により酸化膜を堆積することにより、前記空洞部内を酸化膜で埋め込む工程とを備えることを特徴とする。
【００１８】
これにより、第３半導体層を第２半導体層で支えつつ、第３半導体層下に配置された第１半導体層を容易に除去することが可能となり、第３半導体層のエッチング量を抑制しつつ、第１半導体層をより広範囲に除去することが可能となる。このため、第３半導体層の品質を損なうことなく、第３半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第３半導体層下に熱酸化膜を広範囲に渡って形成することが可能となる。この結果、絶縁体上に形成される第３半導体層の配置位置に制約を伴うことなく、信頼性の高い第３半導体層を絶縁体上に安価で形成することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層の一部が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記半導体基材および前記第２半導体層の熱酸化を行うことにより、前記空洞部内を熱酸化膜で埋め込む工程と、前記熱酸化膜上の前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記熱酸化膜上の前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２０】
これにより、工程数の増大を抑制しつつ、第２半導体層を絶縁膜上に配置することが可能となるとともに、第２半導体層の欠陥の増大を抑制することが可能となる。このため、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記開口部は素子分離領域に配置されることを特徴とする。
これにより、第２半導体層下の第１半導体層を除去するための開口部を素子形成領域に設ける必要がなくなり、チップサイズの増大を抑制しつつ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図５（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図５（ｂ）は、図１（ａ）〜図５（ａ）のＡ１−Ａ１´〜Ａ５−Ａ５´線でそれぞれ切断した断面図、図１（ｃ）〜図５（ｃ）は、図１（ａ）〜図５（ａ）のＢ１−Ｂ１´〜Ｂ５−Ｂ５´線でそれぞれ切断した断面図である。
【００２３】
図１において、半導体基板１上にはエピタキシャル成長法により第１半導体層２が形成され、第１半導体層２上にはエピタキシャル成長法により第２半導体層３が形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチング時の選択比が大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いた場合、第１半導体層２中のＧｅ濃度分布は、半導体基板１と第１半導体層２との界面及び第１半導体層２と第２半導体層３との界面に発生する積層欠陥を極力排除するために、第１半導体層２の最下面及び最上面のＧｅ濃度を２０％以下と設定する一方で、第１半導体層２の中間層のＧｅ濃度は後々の選択エッチングに於ける選択性を高めるために２０％以上と設定することが好ましい。なお、第１半導体層２および第２半導体層３は単結晶半導体であることが好ましい。なお、第１半導体層２および第２半導体層３は単結晶半導体であることが好ましい。また、第１半導体層２および第２半導体層３はアモルファス半導体または多結晶半導体または多孔質半導体でもよい。また、例えば、第１半導体層２の膜厚は２０００Å程度、第２半導体層３の膜厚は１０００Å程度とすることができる。そして、第２半導体層３の熱酸化により第２半導体層３の表面に酸化膜４を形成する。なお、例えば、酸化膜４の膜厚は２５０Å程度とすることができる。ここで、第２半導体層３上に酸化膜４を形成することにより、第２半導体層３を薄膜化することが可能となるとともに、第２半導体層３下に空洞部９が形成された時に第２半導体層３を補強することができる。
【００２４】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させる開口部８を形成する。ここで、開口部８は、第２半導体層３の素子分離領域に配置することが好ましい。これにより、第２半導体層３下の第１半導体層２を除去するための開口部８を素子形成領域に設ける必要がなくなり、チップサイズの増大を抑制しつつ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００２５】
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層に凹部を形成するようにしてもよい。あるいは、開口部８内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、開口部８内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、開口部８内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、開口部８内の半導体基板１のオーバーエッチングを抑制することができる。
【００２６】
次に、図３に示すように、開口部８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２の一部をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。この時、半導体基板１に電界を掛けて第１半導体層２の選択エッチングを促進させても良い。
なお、第１半導体層２の一部をエッチング除去する場合、第１半導体層２が素子分離領域に残るとともに、トランジスタのチャネル領域およびソース／ドレイン領域下の第１半導体層２が除去されるようにすることが好ましい。
【００２７】
ここで、第１半導体層２の一部をエッチング除去することにより、第２半導体層３を半導体基板１上で支持することを可能としつつ、第２半導体層３下に空洞部９を形成することが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３を絶縁体上に配置することが可能となり、信頼性の高い第２半導体層３を絶縁体上に安価で形成することが可能となる。
【００２８】
また、第１半導体層２が素子分離領域に残るようにすることにより、トランジスタのチャネル領域およびソース／ドレイン領域が形成される第２半導体層３を絶縁体上に配置することが可能となる。このため、製造工程の煩雑化を抑制しつつ、ソース／ドレイン領域の寄生容量を減らすことが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質および特性を向上させることが可能となる。
【００２９】
また、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。
【００３０】
次に、図４に示すように、開口部８を介して空洞部９内に化学気層成長法により酸化膜を堆積することにより、空洞部９内に酸化膜１０を形成する。
これにより、第２半導体層３の結晶品質を維持しつつ、第２半導体層３を半導体基板１から絶縁することが可能となる。このため、工程増を抑止しつつ、品質の良いＳＯＩ基板を安定して作製することが可能となり、コストアップを抑制しつつ、ＳＯＩトランジスタを安定して作製することが可能となる。また、半導体基板１および第２半導体層３の化学気層成長法にて空洞部９内に酸化膜１０を埋め込むことにより、空洞部９が配置された第２半導体層３の機械的強度を向上させることが可能となり、第２半導体層３に形成されるトランジスタの信頼性を高めることが可能となる。
【００３１】
また、エピタキシャル成長時の第２半導体層３の膜厚により、第２半導体層３下に酸化膜１０が形成された後の第２半導体層３の膜厚を規定することができる。このため、第２半導体層３の膜厚を精度よく制御することを可能としつつ、第２半導体層３下に酸化膜１０を形成することができ、第２半導体層３の膜厚のバラツキを低減させることが可能となる。また、空洞部９内に酸化膜１０を形成する工程において、酸化膜１０は、酸化性ガスを浸入させながら、空洞部９内の半導体基板１および第２半導体層３を熱酸化することによって形成されても良い。
【００３２】
次に、図５に示すように、第２半導体層３上の酸化膜４を除去し、第２半導体層３の表面を露出させる。そして、素子分離絶縁膜１２を形成した後、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。
【００３３】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４を形成する。そして、ゲート電極２２およびサイドウォール２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。
【００３４】
これにより、工程数の増大を抑制しつつ、第２半導体層３を酸化膜１０上に配置することが可能となるとともに、第２半導体層３の欠陥の増大を抑制することが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。
【００３５】
図６（ａ）〜図９（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）〜図９（ｂ）は、図６（ａ）〜図９（ａ）のＡ１１−Ａ１１´〜Ａ１４−Ａ１４´線でそれぞれ切断した断面図、図６（ｃ）〜図９（ｃ）は、図６（ａ）〜図９（ａ）のＢ１１−Ｂ１１´〜Ｂ１４−Ｂ１４´線でそれぞれ切断した断面図である。
図６において、半導体基板３１上には第１半導体層３２ａが形成され、第１半導体層３２ａ上には第２半導体層３３が形成されている。なお、第１半導体層３２ａは、半導体基板３１および第２半導体層３３よりもエッチング時の選択比が大きな材質を用いることができ、特に、半導体基板３１がＳｉの場合、第１半導体層３２ａとしてＳｉＧｅ、第２半導体層３３としてＳｉを用いることが好ましい。そして、第２半導体層３３の熱酸化により第２半導体層３３の表面に酸化膜３４を形成する。
【００３６】
次に、図７に示すように、第１半導体層３２ａとしてＳｉＧｅ、第２半導体層３３としてＳｉが用いられている場合、第１半導体層３２ａの一部の領域にＧｅのイオン注入を選択的に行うことにより、第１半導体層３２ａよりもＧｅの濃度が高い第３半導体層３２ｂを形成する。なお、第３半導体層３２ｂは、トランジスタのチャネル領域およびソース／ドレイン領域が形成される第２半導体層３３下に配置することが好ましい。また、素子分離領域には、Ｇｅのイオン注入を行わないようにして、第１半導体層３２ａをそのまま残しておくことが好ましい。
【００３７】
次に、図８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜３４、第２半導体層３３および第３半導体層３２ｂをパターニングすることにより、第３半導体層３２ｂの一部を露出させる開口部３８を形成する。
次に、図９に示すように、開口部３８を介してエッチングガスまたはエッチング液を第３半導体層３２ｂに接触させることにより、第３半導体層３２ｂをエッチング除去し、半導体基板３１と第２半導体層３３との間に空洞部３９を形成する。
【００３８】
ここで、第３半導体層３２ｂのＧｅの濃度を第１半導体層３２ａよりも高くすることにより、第３半導体層３２ｂのエッチング時の選択比を大きくすることが可能となる。このため、第１半導体層３２ａおよび第２半導体層３３のエッチング量を抑制しつつ、第３半導体層３２ｂをより広範囲に除去することが可能となる。
また、第１半導体層３２ａの一部の領域にＧｅのイオン注入を選択的に行うことにより、Ｇｅのイオン注入された第３半導体層３２ｂを除去することを可能としつつ、Ｇｅのイオン注入されていない第１半導体層３２ａの一部を残すことが可能となる。このため、第３半導体層３２ｂをエッチング除去した場合においても、第２半導体層３３を第１半導体層３２ａにて半導体基板３１上に支持することが可能となり、第２半導体層３３下に空洞部３９を形成することが可能となる。このため、第２半導体層３３の品質を損なうことなく、第２半導体層３３を絶縁体上に配置することが可能となり、信頼性の高い第２半導体層３３を絶縁体上に安価で形成することが可能となる。
【００３９】
また、第１半導体層３２ａが素子分離領域に残るようにすることにより、トランジスタのチャネル領域およびソース／ドレイン領域が形成される第２半導体層３３を絶縁体上に配置することが可能となる。このため、製造工程の煩雑化を抑制しつつ、ソース／ドレイン領域の寄生容量を減らすことが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質および特性を向上させることが可能となる。
【００４０】
次に、図４、図５と同様の工程を経ることにより、第２半導体層３３にＳＯＩトランジスタを形成することができる。
図１０（ａ）〜図１３（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）〜図１３（ｂ）は、図１０（ａ）〜図１３（ａ）のＡ２１−Ａ２１´〜Ａ２４−Ａ２４´線でそれぞれ切断した断面図、図１０（ｃ）〜図１３（ｃ）は、図１０（ａ）〜図１３（ａ）のＢ２１−Ｂ２１´〜Ｂ２４−Ｂ２４´線でそれぞれ切断した断面図である。
【００４１】
図１０において、半導体基板５１上には第１半導体層５２ａが形成されている。なお、第１半導体層５２ａは、半導体基板５１よりもエッチング時の選択比が大きな材質を用いることができ、特に、半導体基板５１がＳｉの場合、第１半導体層５２ａとしてＳｉＧｅを用いることが好ましい。そして、第１半導体層５２ａの熱酸化により第１半導体層５２ａの表面に酸化膜５４ａを形成する。
【００４２】
次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜５４ａおよび第１半導体層５２ａの一部を除去することにより、半導体基板５１の表面の一部を露出させる。なお、酸化膜５４ａおよび第１半導体層５２ａの一部を除去する領域は、素子分離領域に対応させることが好ましい。
次に、図１２に示すように、酸化膜５４ａをマスクとしてエピタキシャル成長を行うことにより、第２半導体層５２ｂを半導体基板５１上に形成する。ここで、第２半導体層５２ｂは、第１半導体層５２ａよりもエッチング時の選択比が小さな材質を用いることができ、特に、半導体基板５１がＳｉの場合、第２半導体層５２ｂとしてＳｉＧｅを用いることが好ましい。また、第１半導体層５２ａよりも第２半導体層５２ｂのエッチング時の選択比を小さくする場合、例えば、第１半導体層５２ａのＧｅ濃度を５０％程度、第２半導体層５２ｂのＧｅ濃度を５％程度とすることができる。
【００４３】
次に、図１３に示すように、酸化膜５４ａを除去した後、エピタキシャル成長により、第１半導体層５２ａおよび第２半導体層５２ｂ上に第３半導体層５３を形成する。なお、なお、第３半導体層５３は、第２半導体層５２ａよりもエッチング時の選択比が小さな材質を用いることができ、特に、第２半導体層５２ａがＳｉＧｅの場合、第３半導体層５３としてＳｉを用いることが好ましい。
【００４４】
ここで、第１半導体層５２ａのＧｅの濃度を第２半導体層５２ｂよりも高くすることにより、第１半導体層５２ａのエッチング時の選択比を大きくすることが可能となる。このため、第２導体層５２ｂおよび第３半導体層５３のエッチング量を抑制しつつ、第１半導体層５２ａをより広範囲に除去することが可能となる。
また、半導体基板５１上の一部の領域に第１半導体層５２ａを選択的に形成することにより、第１半導体層５２ａを除去することを可能としつつ、第２半導体層５２ｂを残すことが可能となる。このため、第１半導体層５２ａをエッチング除去した場合においても、第３半導体層５３を第２半導体層５２ｂにて半導体基板５１上に支持することを可能となり、第３半導体層５３下に空洞部を形成することが可能となる。このため、第３半導体層５３の品質を損なうことなく、第３半導体層５３を絶縁体上に配置することが可能となり、信頼性の高い第３半導体層５３を絶縁体上に安価で形成することが可能となる。
【００４５】
また、第２半導体層５２ｂを素子分離領域に配置することにすることにより、トランジスタのチャネル領域およびソース／ドレイン領域が形成される第３半導体層５３を絶縁体上に配置することが可能となる。このため、製造工程の煩雑化を抑制しつつ、ソース／ドレイン領域の寄生容量を減らすことが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質および特性を向上させることが可能となる。
【００４６】
次に、図８、図９、図４、図５と同様の工程を経ることにより、第２半導体層５３にＳＯＩトランジスタを形成することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４８】
１、３１、５１  半導体基板、２、３２ａ、５２ａ  第１半導体層、３、５２ｂ  第２半導体層、３２ｂ、５３  第３半導体層、４、３４、５４ａ、５４ｂ  酸化膜、８、３８  開口部、９、３９空洞部、１０  酸化膜、１２  素子分離絶縁膜、２１  ゲート絶縁膜、２２  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２４  サイドウォールスペーサ、２５ａ、２５ｂ  ソース／ドレイン層
【図１】
2006100322.tif 000003
【図２】
2006100322.tif 000004
【図３】
2006100322.tif 000005
【図４】
2006100322.tif 000006
【図５】
2006100322.tif 000007
【図６】
2006100322.tif 000008
【図７】
2006100322.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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