(57)【要約】【課題】配線抵抗の増加やスイッチング素子の駆動能力の低下を伴うことなく、走査配線と信号配線との交差部に形成される容量を低減することが可能なアクティブマトリクス基板およびそれを備えた表示装置を提供する。【解決手段】本発明によるアクティブマトリクス基板は、基板１０と、基板１０上に形成された信号配線１１と、信号配線１１に交差する走査配線１３と、走査配線１３に印加される信号に応答して動作するボトムゲート型の薄膜トランジスタ１４と、薄膜トランジスタ１４を介して信号配線１１に電気的に接続され得る画素電極１５とを備えている。信号配線１１は、第１の層間絶縁膜１２を介して走査配線１３の下層に形成されており、第１の層間絶縁膜１２に形成されたコンタクトホール１２’を介して薄膜トランジスタ１４のソース電極１４Ｓに電気的に接続されている。【選択図】図３
2006071946.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された複数の信号配線と、
前記複数の信号配線に交差する複数の走査配線と、
前記基板上に形成され、対応する前記走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを介して、対応する前記信号配線に電気的に接続され得る複数の画素電極と、を備えたアクティブマトリクス基板であって、
前記複数の薄膜トランジスタのそれぞれは、対応する前記走査配線に電気的に接続されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、前記半導体層上に形成されたソース電極およびドレイン電極とを有するボトムゲート型の薄膜トランジスタであり、
前記信号配線は、第１の層間絶縁膜を介して前記走査配線の下層に形成されており、前記第１の層間絶縁膜に形成されたコンタクトホールを介して対応する前記薄膜トランジスタの前記ソース電極に電気的に接続されている、アクティブマトリクス基板。
【請求項２】
前記走査配線と同一の導電膜をパターニングすることによって形成された第１の導電部材と、前記画素電極と同一の導電膜をパターニングすることによって形成された第２の導電部材とをさらに備え、
前記信号配線は、前記第１の導電部材と前記第２の導電部材とを介して前記ソース電極に電気的に接続されている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１の導電部材は、前記第１の層間絶縁膜に形成された前記コンタクトホール内において前記信号配線に接触している、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記複数の薄膜トランジスタを覆うように形成された第２の層間絶縁膜をさらに備え、
前記第２の導電部材は、前記第２の層間絶縁膜に形成されたコンタクトホール内において前記第１の導電部材に接触している、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記第２の導電部材は、前記第２の層間絶縁膜に形成された前記コンタクトホール内において前記薄膜トランジスタの前記ソース電極に接触している、請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記第１の層間絶縁膜は、前記ゲート絶縁膜よりも厚く、且つ、前記ゲート絶縁膜よりも比誘電率が低い、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記第１の層間絶縁膜の厚さは、１．０μｍ以上４．０μｍ以下である請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記第１の層間絶縁膜の比誘電率は、４．０以下である請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記第１の層間絶縁膜は、有機成分を含む絶縁材料から形成されている請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記第１の層間絶縁膜は、Ｓｉ−Ｏ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料から形成されている請求項９に記載のアクティブマトリクス基板。
【請求項１１】
前記第１の層間絶縁膜は、Ｓｉ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料から形成されている請求項９に記載のアクティブマトリクス基板。
【請求項１２】
前記第１の層間絶縁膜は、シリカから形成されたフィラーを含むスピンオンガラス（ＳＯＧ）材料から形成されている請求項９から１１のいずれかに記載のアクティブマトリクス基板。
【請求項１３】
前記半導体層は、アモルファスシリコンから形成されている請求項１から１２のいずれかに記載のアクティブマトリクス基板。
【請求項１４】
マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれに前記複数の画素電極のそれぞれが設けられている請求項１から１３のいずれかに記載のアクティブマトリクス基板。
【請求項１５】
前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設けられる非表示領域とを有し、
前記第１の層間絶縁膜は、前記非表示領域には実質的に形成されていない請求項１４に記載のアクティブマトリクス基板。
【請求項１６】
前記信号配線に略平行に延びるように形成されたシールド電極を有する請求項１から１５のいずれかに記載のアクティブマトリクス基板。
【請求項１７】
前記シールド電極は、前記走査配線に電気的に接続されている請求項１６に記載のアクティブマトリクス基板。
【請求項１８】
前記基板上に形成された複数の補助容量配線をさらに備え、
前記シールド電極は、前記補助容量配線に電気的に接続されている前記請求項１６に記載のアクティブマトリクス基板。
【請求項１９】
前記シールド電極は、前記画素電極のエッジに重なるように配置されている請求項１６から１８のいずれかに記載のアクティブマトリクス基板。
【請求項２０】
請求項１から１９のいずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板上に配置された表示媒体層とを備えた表示装置。
【請求項２１】
前記アクティブマトリクス基板に前記表示媒体層を介して対向する対向基板をさらに備え、前記表示媒体層は液晶層である、請求項２０に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶テレビ、液晶モニタ、ノートパソコン等に用いられるアクティブマトリクス基板に関する。また、本発明は、アクティブマトリクス基板を備えた表示装置にも関する。
【背景技術】
【０００２】
液晶表示装置は、薄型で低消費電力であるという特徴を有し、様々な分野に広く用いられている。特に、画素ごとに薄膜トランジスタ（「ＴＦＴ」と称される）などのスイッチング素子を備えたアクティブマトリクス型の液晶表示装置は、高いコントラスト比および優れた応答特性を有し、高性能であるため、テレビやモニタ、ノートパソコンに用いられており、近年その市場規模が拡大している。
【０００３】
アクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板上には、複数の走査配線と、これらの走査配線に絶縁膜を介して交差する複数の信号配線とが形成されており、走査配線と信号配線との交差部近傍に画素をスイッチングするための薄膜トランジスタが設けられている。
【０００４】
走査配線と信号配線との交差部に形成される容量（「寄生容量」と呼ばれる）は、表示品位の低下の原因となるため、この寄生容量の容量値は小さいことが好ましい。
【０００５】
そこで、特許文献１は、走査配線および信号配線の幅をこれらの交差部において他の部分よりも狭くすることによって、交差部の面積を小さくし、交差部に形成される寄生容量を低減する手法を開示している。
【特許文献１】特開平５−６１０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、局所的とはいえ配線の幅を狭くすることは、配線の抵抗値を高くし、信号のなまりの原因となってしまう。また、配線の幅を狭くすることは、断線の確率を高くするので、一般的には、元の幅の５０％程度は確保する必要がある。このため、上記特許文献１の手法で交差部の寄生容量を低減するのには限界がある。近年、液晶表示装置の大型化、高精細化が進んでおり、大型、高精細の液晶表示装置においては、配線抵抗の低減のために配線の幅が広くなり、また、配線の交差部が多くなるため、交差部に形成される寄生容量が増大する。そのため、上述した信号のなまりが顕著となる。
【０００７】
走査配線と信号配線との交差部に生成される容量を低減する別の手法として、走査配線を覆う絶縁膜を厚くすることも考えられるが、ボトムゲート型のＴＦＴなどのように走査配線を覆う絶縁膜の一部がゲート絶縁膜として機能する場合には、この絶縁膜を厚くすることはＴＦＴの駆動能力の低下を招いてしまう。
【０００８】
本発明は、上記問題に鑑みてなされたものであり、その目的は、配線抵抗の増加やスイッチング素子の駆動能力の低下を伴うことなく、走査配線と信号配線との交差部に形成される容量を低減することが可能なアクティブマトリクス基板およびそれを備えた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によるアクティブマトリクス基板は、基板と、前記基板上に形成された複数の信号配線と、前記複数の信号配線に交差する複数の走査配線と、前記基板上に形成され、対応する前記走査配線に印加される信号に応答して動作する複数の薄膜トランジスタと、前記複数の薄膜トランジスタを介して、対応する前記信号配線に電気的に接続され得る複数の画素電極と、を備えたアクティブマトリクス基板であって、前記複数の薄膜トランジスタのそれぞれは、対応する前記走査配線に電気的に接続されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成された半導体層と、前記半導体層上に形成されたソース電極およびドレイン電極とを有するボトムゲート型の薄膜トランジスタであり、前記信号配線は、第１の層間絶縁膜を介して前記走査配線の下層に形成されており、前記第１の層間絶縁膜に形成されたコンタクトホールを介して対応する前記薄膜トランジスタの前記ソース電極に電気的に接続されており、そのことによって上記目的が達成される。
【００１０】
ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記走査配線と同一の導電膜をパターニングすることによって形成された第１の導電部材と、前記画素電極と同一の導電膜をパターニングすることによって形成された第２の導電部材とをさらに備え、前記信号配線は、前記第１の導電部材と前記第２の導電部材とを介して前記ソース電極に電気的に接続されている。
【００１１】
ある好適な実施形態において、前記第１の導電部材は、前記第１の層間絶縁膜に形成された前記コンタクトホール内において前記信号配線に接触している。
【００１２】
ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記複数の薄膜トランジスタを覆うように形成された第２の層間絶縁膜をさらに備え、前記第２の導電部材は、前記第２の層間絶縁膜に形成されたコンタクトホール内において前記第１の導電部材に接触している。
【００１３】
ある好適な実施形態において、前記第２の導電部材は、前記第２の層間絶縁膜に形成された前記コンタクトホール内において前記薄膜トランジスタの前記ソース電極に接触している。
【００１４】
ある好適な実施形態において、前記第１の層間絶縁膜は、前記ゲート絶縁膜よりも厚く、且つ、前記ゲート絶縁膜よりも比誘電率が低い。
【００１５】
ある好適な実施形態において、前記第１の層間絶縁膜の厚さは、１．０μｍ以上４．０μｍ以下である。
【００１６】
ある好適な実施形態において、前記第１の層間絶縁膜の比誘電率は、４．０以下である。
【００１７】
ある好適な実施形態において、前記第１の層間絶縁膜は、有機成分を含む絶縁材料から形成されている。
【００１８】
ある好適な実施形態において、前記第１の層間絶縁膜は、Ｓｉ−Ｏ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料から形成されている。
【００１９】
ある好適な実施形態において、前記第１の層間絶縁膜は、Ｓｉ−Ｃ結合を骨格とするスピンオンガラス（ＳＯＧ）材料から形成されている。
【００２０】
ある好適な実施形態において、前記第１の層間絶縁膜は、シリカから形成されたフィラーを含むスピンオンガラス（ＳＯＧ）材料から形成されている。
【００２１】
ある好適な実施形態において、前記半導体層は、アモルファスシリコンから形成されている。
【００２２】
ある好適な実施形態において、本発明によるアクティブマトリクス基板は、マトリクス状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれに前記複数の画素電極のそれぞれが設けられている。
【００２３】
ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記複数の画素領域によって規定される表示領域と、前記表示領域の周辺に配置され、前記複数の画素領域を駆動するための信号が入力される複数の端子が設けられる非表示領域とを有し、前記第１の層間絶縁膜は、前記非表示領域には実質的に形成されていない。
【００２４】
ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記信号配線に略平行に延びるように形成されたシールド電極を有する。
【００２５】
ある好適な実施形態において、前記シールド電極は、前記走査配線に電気的に接続されている。
【００２６】
ある好適な実施形態において、本発明によるアクティブマトリクス基板は、前記基板上に形成された複数の補助容量配線をさらに備え、前記シールド電極は、前記補助容量配線に電気的に接続されている。
【００２７】
ある好適な実施形態において、前記シールド電極は、前記画素電極のエッジに重なるように配置されている。
【００２８】
本発明による表示装置は、上記構成を有するアクティブマトリクス基板と、前記アクティブマトリクス基板上に配置された表示媒体層とを備えており、そのことによって上記目的が達成される。
【００２９】
ある好適な実施形態において、本発明による表示装置は、前記アクティブマトリクス基板に前記表示媒体層を介して対向する対向基板をさらに備え、前記表示媒体層は液晶層である。
【発明の効果】
【００３０】
本発明によると、信号配線が、第１の層間絶縁膜を介して走査配線の下層に形成され、第１の層間絶縁膜に形成されたコンタクトホールを介して薄膜トランジスタのソース電極に電気的に接続される。そのため、ボトムゲート型の薄膜トランジスタを備えたアクティブマトリクス基板において、配線抵抗の増加や薄膜トランジスタの駆動能力の低下を伴うことなく、走査配線と信号配線との交差部に形成される容量を低減することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００３２】
（実施形態１）
図１および図２に、本実施形態における液晶表示装置１００を示す。図１は、液晶表示装置１００の１つの画素領域を模式的に示す上面図であり、図２は、図１中の２Ａ−２Ａ’線に沿った断面図である。
【００３３】
液晶表示装置１００は、アクティブマトリクス基板（以下では「ＴＦＴ基板」と呼ぶ）１００ａと、ＴＦＴ基板１００ａに対向する対向基板（「カラーフィルタ基板」とも呼ばれる）１００ｂと、これらの間に設けられた液晶層６０とを備えている。
【００３４】
ＴＦＴ基板１００ａは、透明絶縁性基板（例えばガラス基板）１０と、基板１０上に形成された複数の信号配線１１と、信号配線１１を覆うように形成された第１の層間絶縁膜１２と、第１の層間絶縁膜１２上に形成され、信号配線１１に交差する複数の走査配線１３とを有している。
【００３５】
ＴＦＴ基板１００ａは、さらに、画素領域ごとに、対応する走査配線１３に印加される信号に応答して動作する薄膜トランジスタ（ＴＦＴ）１４と、ＴＦＴ１４を介して対応する信号配線１１に電気的に接続され得る画素電極１５とを有している。
【００３６】
対向基板１００ｂは、透明絶縁性基板（例えばガラス基板）５０と、基板５０上に形成され画素電極１５に対向する対向電極５１とを有している。典型的には、対向基板１００ｂはカラーフィルタをさらに有している。
【００３７】
液晶層６０は、画素電極１５と対向電極５１との間に印加された電圧に応じてその配向状態を変化させ、それにより液晶層６０を通過する光を変調することによって表示が行われる。液晶層６０としては、種々の表示モード用の液晶層を広く用いることができる。例えば、旋光性を利用するＴＮ（Twisted Nematic）モードの液晶層や、複屈折性を利用するＥＣＢ（Electrically Controlled Birefringence）モードの液晶層を用いることができる。ＥＣＢモードのなかでも、ＶＡ（Vertically Aligned）モードは高コントラスト比を実現することができる。ＶＡモードの液晶層は、典型的には、負の誘電異方性を有する液晶材料を含む液晶層の両側に垂直配向層を設けることによって得られる。
【００３８】
以下、さらに図３（ａ）〜（ｃ）も参照しながら、ＴＦＴ基板１００ａの構成をより詳しく説明する。図３（ａ）〜（ｃ）は、それぞれ図１中の３Ａ−３Ａ’線、３Ｂ−３Ｂ’線、３Ｃ―３Ｃ’線に沿った断面図である。
【００３９】
図３（ａ）に示すように、ＴＦＴ基板１００ａのＴＦＴ１４は、走査配線１３に電気的に接続されたゲート電極１４Ｇと、ゲート電極１４Ｇを覆うゲート絶縁膜１６と、ゲート絶縁膜１６を介してゲート電極１４Ｇの上方に形成された半導体層（真性半導体層）１７と、半導体層１７上に形成されたソース電極１４Ｓおよびドレイン電極１４Ｄとを有するボトムゲート型（逆スタガ型とも呼ばれる）のアモルファスシリコンＴＦＴである。
【００４０】
半導体層１７のソース領域、ドレイン領域は、コンタクト層として機能する不純物添加半導体層１８を介して、ソース電極１４Ｓ、ドレイン電極１４Ｄと電気的に接続されている。半導体層１７のうち、ソース領域とドレイン領域との間の領域はチャネル領域として機能し、チャネル領域の上面には不純物添加半導体層１８が存在していない。
【００４１】
また、図３（ｂ）に示すように、ＴＦＴ基板１００ａは、基板１０上に第１の層間絶縁膜１２を介して形成された複数の補助容量配線２０と、これらの補助容量配線２０にゲート絶縁膜１６を介して対向する複数の補助容量電極２１とをさらに有しており、ＴＦＴ基板１００ａにはいわゆるＣｓ Ｏｎ Ｃｏｍ構造が採用されている。補助容量配線２０は、走査配線１３やゲート電極１４Ｇと同一の導電膜をパターニングすることによって形成されている。補助容量電極２１は、ソース電極１４Ｓおよびドレイン電極１４Ｄと同一の導電膜をパターニングすることによって形成されている。
【００４２】
ＴＦＴ１４を覆うように第２の層間絶縁膜１９が形成されており、画素電極１５はこの第２の層間絶縁膜１９上に形成されている。画素電極１５は、図１および図２に示すように、第２の層間絶縁膜１９のドレイン電極１４Ｄ上に位置する部分に形成されたコンタクトホール１９’においてＴＦＴ１４のドレイン電極１４Ｄに接触し、電気的に接続されている。また、補助容量電極２１は、図３（ｂ）に示すように、第２の層間絶縁膜１９の補助容量電極２１上に位置する部分に形成されたコンタクトホール１９’において画素電極１５に接触し、電気的に接続されている。
【００４３】
本実施形態におけるＴＦＴ基板１００ａでは、信号配線１１は、図３（ｃ）に示すように、第１の層間絶縁膜１２を介して走査配線１３の下層に形成されており、図２および図３（ａ）に示すように、第１の層間絶縁膜１２に形成されたコンタクトホール１２’を介して対応するＴＦＴ１４のソース電極１４Ｓに電気的に接続されている。より具体的には、信号配線１１は、第１の層間絶縁膜１２およびゲート絶縁膜１６に形成されたコンタクトホール１２’、１６’内においてＴＦＴ１４のソース電極１４Ｓに接触し、そのことによってＴＦＴ１４に電気的に接続されている。
【００４４】
ここで、ボトムゲート型のＴＦＴを備えた従来のＴＦＴ基板７００ａの構造を図１８（ａ）および（ｂ）に示す。図１８（ａ）は、ＴＦＴ基板７００ａのＴＦＴ７１４近傍を模式的に示す断面図（図３（ａ）に対応）であり、図１８（ｂ）は、信号配線７１１と走査配線７１３との交差部近傍を模式的に示す断面図（図３（ｃ）に対応）である。従来のＴＦＴ基板７００ａでは、信号配線７１１は、ゲート絶縁膜７１６を介して走査配線７１３の上層に形成されており、多くの場合、ＴＦＴ７１４のソース電極７１４Ｓおよびドレイン電極７１４Ｄと同一の導電膜をパターニングすることによって形成されている。
【００４５】
これに対し、本実施形態では、信号配線１１は、図３（ｃ）に示すように、第１の層間絶縁膜１２を介して走査配線１３の下層に形成されている。第１の層間絶縁膜１２は、ゲート絶縁膜や、補助容量用の誘電体膜としては機能しないので、第１の層間絶縁膜１２を厚く形成したり、第１の層間絶縁膜１２を比誘電率の低い材料から形成したりしても、ＴＦＴ１４の駆動能力の低下や補助容量の容量値の低下を招くことはない。従って、ＴＦＴ１４の駆動能力の低下や補助容量の容量値の低下を伴うことなく、走査配線１３と信号配線１１との交差部に形成される容量を低減することができる。また、信号配線１１と画素電極１５との間や信号配線１１と対向電極５１との間に第１の層間絶縁膜１２が介在するので、信号配線１１と画素電極１５との間に形成される容量や、信号配線１１と対向電極５１との間に形成される容量も低減することができる。
【００４６】
走査配線１３と信号配線１１との交差部の容量を十分に低減するためには、第１の層間絶縁膜１２は、ゲート絶縁層１６よりも厚いことが好ましく、ゲート絶縁膜１６よりも比誘電率が低いことが好ましい。
【００４７】
ゲート絶縁膜１６は、典型的には、０．２μｍ〜０．４μｍ程度の厚さを有し、５．０〜８．０程度の比誘電率を有している。これに対し、第１の層間絶縁膜１２の厚さは、１．０μｍ以上４．０μｍ以下であることが好ましく、第１の層間絶縁膜１２の比誘電率は、４．０以下であることが好ましい。
【００４８】
また、ゲート絶縁膜１６は、典型的には、ＳｉＮxやＳｉＯxなどの無機絶縁材料から形成されている。これに対し、第１の層間絶縁膜１２は、有機成分を含む絶縁材料から形成されていることが好ましい。第１の層間絶縁膜１２の材料としては、有機成分を含むスピンオンガラス材料（いわゆる有機ＳＯＧ材料）を好適に用いることができ、特に、Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料や、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料を好適に用いることができる。
【００４９】
ＳＯＧ材料とは、スピンコート法などの塗布法によってガラス膜（シリカ系皮膜）を形成し得る材料である。有機ＳＯＧ材料は、比誘電率が低く、厚膜の形成が容易であるので、有機ＳＯＧ材料を用いることによって、第１の層間絶縁膜１２の比誘電率を低くし、第１の層間絶縁膜１２を厚く形成することが容易となる。
【００５０】
Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開２００１−９８２２４号公報、特開平６−２４０４５５号公報に開示されている材料や、ＩＤＷ’０３予稿集第６１７頁に開示されている東レ・ダウコーニング・シリコーン株式会社製ＤＤ１１００を用いることができる。また、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開平１０−１０２００３号公報に開示されている材料を用いることができる。
【００５１】
次に、ＴＦＴ基板１００ａの製造方法の一例を図４（ａ）〜（ｅ）および図５（ａ）〜（ｄ）を参照しながら説明する。
【００５２】
まず、図４（ａ）に示すように、ガラス基板等の絶縁性基板１０上に、スパッタリング法を用いてモリブデン（Ｍｏ）膜、アルミニウム（Ａｌ）膜、モリブデン（Ｍｏ）膜をこの順に積層し、この積層膜をフォトリソグラフィー技術を用いてパターニングすることにより、信号配線１１を形成する。ここでは、Ｍｏ／Ａｌ／Ｍｏ積層膜の厚さは、上層から順に１５０ｎｍ、５００ｎｍ、５０ｎｍである。
【００５３】
次に、図４（ｂ）に示すように、スピンコート法を用いて基板１０上に有機ＳＯＧ材料を塗布し、続いてプリベーク、ポストベークを行って第１の層間絶縁膜１２を形成した後、フォトリソグラフィー技術を用いて第１の層間絶縁膜１２のうち信号配線１１に重なる部分の一部を除去することによってコンタクトホール１２’を形成する。ここでは、まず、厚さが１．５μｍとなるように有機ＳＯＧ材料の塗布を行い、次にホットプレートを用いて１５０℃で５分間のプリベークを行った後、オーブンを用いて３５０℃で１時間のポストベークを行うことによって、比誘電率が２．５の第１の層間絶縁膜１２を形成する。エッチングの際には、四フッ化炭素（ＣＦ4）と酸素（Ｏ2）の混合ガスを用いてドライエッチングを行う。
【００５４】
続いて、図４（ｃ）に示すように、スパッタリング法を用いてＭｏ膜、Ａｌ膜、Ｍｏ膜をこの順に積層し、この積層膜をフォトリソグラフィー技術を用いてパターニングすることにより、ゲート電極１４Ｇを形成する。このとき、図示しない走査配線１３および補助容量配線２０も同時に形成される。ここでは、Ｍｏ／Ａｌ／Ｍｏ積層膜の厚さは、上層から順に１５０ｎｍ、２００ｎｍ、５０ｎｍである。
【００５５】
次に、図４（ｄ）に示すように、ＣＶＤ法を用いてＳｉＮx膜、アモルファスシリコン（ａ−Ｓｉ）膜、ｎ+アモルファスシリコン（ｎ+ ａ−Ｓｉ）膜を連続して堆積し、その後、ａ−Ｓｉ膜、ｎ+ ａ−Ｓｉ膜をフォトリソグラフィー技術を用いてパターニング（ドライエッチングによりｎ+ ａ−Ｓｉ膜、ａ−Ｓｉ膜の一部を除去）することによって、ゲート絶縁膜１６と、真性半導体層１７および不純物添加半導体層１８から構成される島状の半導体構造（半導体活性層領域）とを形成する。ここでは、厚さ０．４μｍ、比誘電率７．０のゲート絶縁膜１６を形成し、厚さが５０ｎｍ〜２００ｎｍ程度の真性半導体層１７、厚さ４０ｎｍ程度の不純物添加半導体層１８を形成する。
【００５６】
続いて、図４（ｅ）に示すように、フォトリソグラフィー技術を用いて第１の層間絶縁膜１２のコンタクトホール１２’内のゲート絶縁膜１６を除去することによって、ゲート絶縁膜１６にコンタクトホール１６’を形成する。
【００５７】
その後、図５（ａ）に示すように、スパッタリング法によって、Ｍｏを堆積し、フォトリソグラフィー技術によってこのＭｏ膜をパターニングすることによって、厚さが１５０ｎｍのソース電極１４Ｓ、ドレイン電極１４Ｄ、および補助容量電極２１（ここでは不図示）を形成する。Ｍｏ膜のパターニングの際にはウェットエッチングを行う。既に述べたように、本実施形態では、ソース電極１４Ｓやドレイン電極１４Ｄ、補助容量電極２１と信号配線１１とを別の層に形成（異なる導電膜をパターニングすることによって形成）する。そのため、ソース電極１４Ｓなどの材料として、信号配線１１の材料ほど低抵抗の材料を用いる必要はなく、ここで例示したＭｏや、チタン（Ｔｉ）、タンタル（Ｔａ）などの高融点金属を用いることもできるし、ＩＴＯを用いることもできる。従って、製造プロセスの短縮や材料費の削減を図ることができる。
【００５８】
次に、図５（ｂ）に示すように、島状の半導体構造のチャネルとなる領域において、ソース電極１４Ｓおよびドレイン電極１４Ｄをマスクとして、不純物添加半導体層１８をドライエッチングにより除去する。なお、不純物添加半導体層１８を除去する際に、真性半導体層１７の表面も薄くエッチングされる。
【００５９】
続いて、図５（ｃ）に示すように、ＣＶＤ法を用いてＳｉＮxを堆積することによって、厚さ１５０ｎｍ〜７００ｎｍ程度の層間絶縁膜１９を基板１０のほぼ全面を覆うように形成し、その後、フォトリソグラフィー技術を用いてコンタクトホール１９’（ここでは不図示）を形成する。なお、層間絶縁膜１９の材料として有機系の絶縁材料（例えば感光性の樹脂材料）を用いて厚さ１．０μｍ〜３．０μｍ程度の膜を形成してもよいし、また、層間絶縁膜１９は、ＳｉＮxなどの無機絶縁材料から形成された膜と、上述した有機系の絶縁材料から形成された膜とが積層された積層構造を有してもよい。
【００６０】
最後に、図５（ｄ）に示すように、スパッタリング法を用いて厚さ１００ｎｍのＩＴＯ膜を形成し、このＩＴＯ膜をフォトリソグラフィー技術を用いてパターニングする（エッチングの際には、ウェットエッチングを用いる）ことによって、画素電極１５を形成する。なお、画素電極１５の材料としては、ここで例示したＩＴＯなどの透明導電材料に限定されず、Ａｌなどの光反射性を有する金属材料を用いてもよい。
【００６１】
上述のようにして、ＴＦＴ基板１００ａが完成する。ここで例示した方法では、厚さ１．５μｍ、比誘電率２．５の第１の層間絶縁膜１２が形成される。従って、走査配線１３と信号配線１１との交差部に形成される容量の単位面積当りの容量値は、１．４８×１０-5ｐＦ／μｍ2である。これに対し、従来のアクティブマトリクス基板のように、走査配線と信号配線との間にゲート絶縁膜（例示した方法と同じく厚さ０．４μｍ、比誘電率７．０のゲート絶縁膜）が設けられている構成では、単位面積当たりの容量値は、１．５５×１０-4ｐＦ／μｍ2となるので、本実施形態の構成を採用することにより、交差部に形成される容量の値が１０分の１以下に低減されている。また、信号配線１３と画素電極１５との間にも第１の層間絶縁膜１２が介在するため、信号配線１３と画素電極１５との重畳部についても大幅に容量値を低減することができる。さらに、信号配線１３と対向電極５１との間にも第１の層間絶縁膜１２が介在するため、これらの間の容量値を低減することもできる。
【００６２】
（実施形態２）
図６および図７（ａ）〜（ｃ）を参照しながら、本実施形態における液晶表示装置２００を説明する。以下では、実施形態１における液晶表示装置１００と異なる点を中心に説明する。
【００６３】
液晶表示装置２００のＴＦＴ基板２００ａは、信号配線１１とソース電極１４Ｓとの接続の態様が実施形態１におけるＴＦＴ基板１００ａとは異なっている。ＴＦＴ基板１００ａでは、図３（ａ）に示すように、第１の層間絶縁膜１２に形成されたコンタクトホール１２’内においてソース電極１４Ｓが信号配線１１に直接接触し、そのことによって信号配線１１とソース電極１４Ｓとが電気的に接続されている。
【００６４】
これに対し、ＴＦＴ基板２００ａは、図７（ａ）に示すように、走査配線１３と同一の導電膜をパターニングすることによって形成された第１の導電部材１３ａと、画素電極１５と同一の導電膜をパターニングすることによって形成された第２の導電部材１５ａとをさらに備えており、ＴＦＴ基板２００ａの信号配線１１は、第１の導電部材１３ａと第２の導電部材１５ａとを介してソース電極１４Ｓに電気的に接続されている。
【００６５】
より具体的には、第１の導電部材１３ａが第１の層間絶縁膜１２に形成されたコンタクトホール１２’内において信号配線１１に接触し、第２の導電部材１５ａが第２の層間絶縁膜１９に形成されたコンタクトホール１９’内において第１の導電部材１３ａおよびソース電極１４Ｓに接触していることによって、信号配線１１はソース電極１４Ｓに電気的に接続されている。
【００６６】
本実施形態におけるＴＦＴ基板２００ａにおいても、信号配線１１は、図７（ｃ）に示すように、第１の層間絶縁膜１２を介して走査配線１３の下層に形成されているので、ＴＦＴ１４の駆動能力の低下や補助容量の容量値の低下を伴うことなく、走査配線１３と信号配線１１との交差部に形成される容量や、信号配線１１と画素電極１５との間に形成される容量、信号配線１１と対向電極５１との間に形成される容量を低減することができる。
【００６７】
本実施形態では、さらに、信号配線１１が、走査配線１３と同一の導電膜をパターニングすることによって形成された第１の導電部材１３ａと、画素電極１５と同一の導電膜をパターニングすることによって形成された第２の導電部材１５ａと介してソース電極に電気的に接続されている。このような構成を採用すると、後述するような製造プロセス上の利点が得られる。
【００６８】
ＴＦＴ基板２００ａの製造方法の一例を図８（ａ）〜（ｄ）および図９（ａ）〜（ｄ）を参照しながら説明する。
【００６９】
まず、図８（ａ）に示すように、ガラス基板等の絶縁性基板１０上に、スパッタリング法を用いて導電膜を形成し、この導電膜をフォトリソグラフィー技術を用いてパターニングすることにより、信号配線１１を形成する。
【００７０】
次に、図８（ｂ）に示すように、スピンコート法を用いて基板１０上に有機ＳＯＧ材料を塗布し、続いてプリベーク、ポストベークを行って第１の層間絶縁膜１２を形成した後、フォトリソグラフィー技術を用いて第１の層間絶縁膜１２のうち信号配線１１に重なる部分の一部を除去することによってコンタクトホール１２’を形成する。
【００７１】
続いて、図８（ｃ）に示すように、スパッタリング法を用いて導電膜を形成し、この導電膜をフォトリソグラフィー技術を用いてパターニングすることにより、ゲート電極１４Ｇおよび第１の導電部材１３ａを形成する。このとき、第１の導電部材１３ａは、第１の層間絶縁膜１２に形成されたコンタクトホール１２’内において信号配線１１に接触するように形成される。また、このとき、図示しない走査配線１３および補助容量配線２０も同時に形成される。
【００７２】
次に、図８（ｄ）に示すように、ＣＶＤ法を用いて無機絶縁膜、真性半導体膜、不純物添加半導体膜を連続して堆積し、その後、真性半導体膜、不純物添加半導体膜をフォトリソグラフィー技術を用いてパターニングすることによって、ゲート絶縁膜１６と、真性半導体層１７および不純物添加半導体層１８から構成される島状の半導体構造とを形成する。
【００７３】
続いて、図９（ａ）に示すように、スパッタリング法によって、導電膜を形成し、フォトリソグラフィー技術によってこの導電膜をパターニングすることによって、ソース電極１４Ｓ、ドレイン電極１４Ｄおよび補助容量電極２１（ここでは不図示）を形成する。
【００７４】
その後、図９（ｂ）に示すように、島状の半導体構造のチャネルとなる領域において、ソース電極１４Ｓおよびドレイン電極１４Ｄをマスクとして、不純物添加半導体層１８をドライエッチングにより除去する。なお、不純物添加半導体層１８を除去する際に、真性半導体層１７の表面も薄くエッチングされる。
【００７５】
次に、図９（ｃ）に示すように、ＣＶＤ法を用いて第２の層間絶縁膜１９を基板１０のほぼ全面を覆うように形成し、その後、フォトリソグラフィー技術を用いて第２の層間絶縁膜１９の一部を除去することによってコンタクトホール１９’を形成する。このとき、ゲート絶縁膜１６の一部（信号配線１１に重なる部分の一部）も同時に除去され、ゲート絶縁膜１６にもコンタクトホール１６’が形成される。
【００７６】
最後に、図９（ｄ）に示すように、スパッタリング法を用いてＩＴＯ膜を形成し、このＩＴＯ膜をフォトリソグラフィー技術を用いてパターニングすることによって画素電極１５および第２の導電部材１５ａを形成する。このとき、第２の導電部材１５ａは、第２の層間絶縁膜１９に形成されたコンタクトホール１９’内において第１の導電部材１３ａおよびソース電極１４Ｓの両方に接触するように形成される。このようにして、ＴＦＴ基板２００ａが完成する。
【００７７】
本実施形態では、信号配線１１が第１の導電部材１３ａと第２の導電部材１５ａとを介してソース電極１４Ｓに電気的に接続される構成を採用しているので、上述したように、第２の層間絶縁膜１９とゲート絶縁膜１６とに同時にコンタクトホールを形成することが可能になる。つまり、ゲート絶縁膜１６にのみコンタクトホールを形成する工程（図４（ｅ）に示した工程）を省略することができる。そのため、用いるフォトマスクの枚数を少なくし、製造コストを削減することができる。
【００７８】
なお、有機ＳＯＧ材料から形成された膜は、一般的にＳｉＮＸなどから形成された無機絶縁膜に比べ、機械的ストレス、熱ストレスに弱く、クラックが発生しやすい。そのため、第１の層間絶縁膜１２を有機ＳＯＧ材料から形成する場合、クラックの発生を抑制する観点からは、図１０に示すように、第１の層間絶縁膜１２を非表示領域２には実質的には形成しないことが好ましい。
【００７９】
非表示領域２は、マトリクス状に配列された複数の画素領域によって規定される表示領域１の周辺に配置されており、額縁領域とも呼ばれる。非表示領域２には、画素領域を駆動するための信号が入力される複数の端子が設けられており、これらの端子にゲートドライバ３０やソースドライバ４０が接続されている。非表示領域２には、実装工程や基板分断工程においてストレスが印加されやすいので、非表示領域２には第１の層間絶縁膜１２を形成しないことによって、クラックの発生を抑制することができる。
【００８０】
また、上述のクラックは、第１の層間絶縁膜１２を厚くするほど、また、基板が大型になるほど発生しやすい。本願発明者がクラックの発生と第１の層間絶縁膜１２の材料との関係について詳細な検討を行ったところ、シリカから形成されたフィラー（シリカフィラー）を含むＳＯＧ材料を用いることで、クラックの発生を抑制することができ、大型のアクティブマトリクス基板において第１の層間絶縁膜１２を厚く形成することが容易になることがわかった。
【００８１】
図１１に、シリカフィラーを含む有機ＳＯＧ材料から形成された第１の層間絶縁膜１２の断面構造を模式的に示す。図１１に示すように、第１の層間絶縁膜１２は、有機ＳＯＧ材料から形成されたマトリクス（基材）１２ａ中に、シリカフィラー１２ｂが分散された構成を有している。このような構成を用いると、シリカフィラー１２ｂがストレスを緩和することによってクラックの発生が抑制されるので、大型の基板において第１の層間絶縁膜１２を厚膜化することが容易となる。シリカフィラー１２ｂの粒径は、典型的には１０ｎｍ〜３０ｎｍであり、第１の層間絶縁膜１２におけるシリカフィラー１２ｂの混入比率は、典型的には、２０体積％〜８０体積％である。シリカフィラーを含む有機ＳＯＧ材料としては、例えば、触媒化成社製ＬＮＴ−０２５を用いることができる。
【００８２】
表１に、シリカフィラーを含む有機ＳＯＧ膜とシリカフィラーを含まない有機ＳＯＧ膜について、耐クラック性評価を行った結果を示す。なお、サンプル基板としては、サイズが３６０ｍｍ×４６５ｍｍのガラス基板（Corning １７３７）を用いた。また、耐クラック性評価は、図１２に示す手順で行った。具体的には、まず、サンプル基板上にＳＯＧ材料を塗布し、次に、１８０℃で４分間のプリベークを行う。続いて、窒素雰囲気下において３５０℃で１時間のポストベークを行うことによってＳＯＧ膜を形成し、その後、ＳＯＧ膜が形成された基板を窒素雰囲気下において３５０℃で１時間保持した後に急冷するという熱サイクル試験を行った。
【００８３】
【表１】
2006071946.tif 000003
【００８４】
表１に示すように、フィラー無しの場合には、膜厚が１．５μｍ以上になるとクラックが発生することがあるのに対し、フィラー有りの場合には、膜厚を３．０μｍにしてもクラックの発生を抑制することができた。
【００８５】
（実施形態３）
図１３および図１４（ａ）〜（ｄ）に、本実施形態における液晶表示装置３００を模式的に示す。
【００８６】
本実施形態の液晶表示装置３００が有するＴＦＴ基板３００ａは、図１３および図１４（ａ）〜（ｃ）に示すように、実施形態２における液晶表示装置２００のＴＦＴ基板２００ａとほぼ同じ構成を有している。
【００８７】
ただし、液晶表示装置３００のＴＦＴ基板３００ａは、図１３および図１４（ｄ）に示すように、信号配線１１と略平行に延びる複数のシールド電極２３を有している点において、液晶表示装置２００のＴＦＴ基板２００ａと異なっている。
【００８８】
本実施形態におけるシールド電極２３は、走査配線１３と同一の導電膜をパターニングすることによって形成されている。このシールド電極２３は、補助容量配線２０に接続され、一定の電位を与えられる。以下、シールド電極２３を設けない場合に発生し得る問題と、シールド電極２３を設けることによって得られる利点を説明する。
【００８９】
図１５は、従来のアクティブマトリクス基板を備えた液晶表示装置において電圧印加時に形成される電界（電気力線）をシミュレーションした図である。シミュレーションに用いたセルパラメータ（構成要素の厚さや幅、比誘電率、与えられる電位など）は図中に示す通りである。図１５に示すように、電気力線は、画素電極と対向電極とを結ぶように形成されるだけでなく、画素電極と信号配線とを結ぶようにも形成される。つまり、画素電極と信号配線との間で静電容量が形成されてしまう。そのため、１フレーム内で一定に保たれるべき画素電極の電位が、信号配線の電位の影響を受けて変動してしまう。上述の問題は、図１６に示すように、信号配線を第１の層間絶縁膜を介して走査配線の下層に形成した場合にも発生することがある。
【００９０】
これに対し、シールド電極２３を設けると、図１７に示すように、画素電極１５から信号配線１３に向かう電気力線を、シールド電極２３に導くことが可能になり、画素電極１５と信号配線１３との間での容量の形成を妨げることができる。そのため、画素電極１５の電位が信号配線１３の電位の影響を受けて変動することを抑制することができる。つまり、シールド電極２３は、画素電極１５を、信号配線１１によって生成される電場から遮蔽する機能を有している。
【００９１】
なお、図１５に示したような従来のアクティブマトリクス基板においても、シールド電極を設けることによって信号配線１１の電位の影響を抑制することはできる。しかしながら、シールド電極の効果は、本実施形態におけるＴＦＴ基板３００ａのように、信号配線１１が第１の層間絶縁膜１２を介して走査配線１３の下層に形成されている構成においてより顕著に得られる。従来のアクティブマトリクス基板とは逆に、信号配線１１が走査配線１３の下層に形成されるため、シールド電極２３（典型的には走査配線１３と同一の導電膜から形成される）を信号配線１１の上層（つまり信号配線１１と画素電極１５との間の層）に位置させることが容易であり、図１７に示したような高い遮蔽効果を得やすいからである。
【００９２】
画素電極１５からの電気力線をより多くシールド電極２３に導き、画素電極１５の電位の変動を効果的に抑制する観点からは、図１４（ｄ）に示したように、シールド電極２３の信号配線１１側のエッジが、画素電極１５の信号配線１１側のエッジよりも信号配線１３寄りに配置されていることが好ましい。
【００９３】
また、信号配線１３と画素電極１５との間の領域は、液晶表示装置においては光漏れが発生する領域であるため、対向基板側に遮光体（ブラックマトリクスとも呼ばれる）を設けることによってこの領域を遮光することが好ましいが、対向基板側に設ける遮光体は、基板同士の貼り合わせ精度を考慮して大きめに形成されるので、液晶表示装置の開口率、透過率の低下の原因となる。これに対し、図１４（ｄ）に示したように、シールド電極２３（典型的には遮光性の材料から形成され、遮光層としても機能し得る）を画素電極１５のエッジに重なるように配置することにより、対向基板側の遮光体の幅を狭くすることが可能となり、液晶表示装置の開口率、透過率が向上する。
【産業上の利用可能性】
【００９４】
本発明によると、配線抵抗の増加やスイッチング素子の駆動能力の低下を伴うことなく、走査配線と信号配線との交差部に形成される容量を低減することが可能なアクティブマトリクス基板およびそれを備えた表示装置が提供される。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施形態の液晶表示装置１００を模式的に示す上面図である。
【図２】液晶表示装置１００を模式的に示す断面図であり、図１中の２Ａ−２Ａ’に沿った断面を示す図である。
【図３】（ａ）〜（ｃ）は、液晶表示装置１００のＴＦＴ基板１００ａを模式的に示す断面図であり、それぞれ図１中の３Ａ−３Ａ’線、３Ｂ−３Ｂ’線、３Ｃ−３Ｃ’線に沿った断面を示す図である。
【図４】（ａ）〜（ｅ）は、ＴＦＴ基板１００ａの製造工程を模式的に示す工程断面図である。
【図５】（ａ）〜（ｄ）は、ＴＦＴ基板１００ａの製造工程を模式的に示す工程断面図である。
【図６】本発明の第２の実施形態の液晶表示装置２００を模式的に示す上面図である。
【図７】（ａ）〜（ｃ）は、液晶表示装置２００のＴＦＴ基板２００ａを模式的に示す断面図であり、それぞれ図６中の７Ａ−７Ａ’線、７Ｂ−７Ｂ’線、７Ｃ−７Ｃ’線に沿った断面を示す図である。
【図８】（ａ）〜（ｄ）は、ＴＦＴ基板２００ａの製造工程を模式的に示す工程断面図である。
【図９】（ａ）〜（ｄ）は、ＴＦＴ基板２００ａの製造工程を模式的に示す工程断面図である。
【図１０】ＴＦＴ基板２００ａを模式的に示す上面図である。
【図１１】シリカフィラーを含む有機ＳＯＧ材料から形成された第１の層間絶縁膜を模式的に示す断面図である。
【図１２】耐クラック性評価の手順を示すフローチャートである。
【図１３】本発明の第３の実施形態の液晶表示装置３００を模式的に示す上面図である。
【図１４】（ａ）〜（ｄ）は、液晶表示装置３００のＴＦＴ基板３００ａを模式的に示す断面図であり、それぞれ図１３中の１４Ａ−１４Ａ’線、１４Ｂ−１４Ｂ’線、１４Ｃ−１４Ｃ’線、１４Ｄ−１４Ｄ’線に沿った断面を示す図である。
【図１５】従来のアクティブマトリクス基板を備えた液晶表示装置において電圧印加時に形成される電界（電気力線）をシミュレーションした図である。
【図１６】シールド電極が設けられていない場合に電圧印加時に形成される電界（電気力線）をシミュレーションした図である。
【図１７】液晶表示装置３００において電圧印加時に形成される電界（電気力線）をシミュレーションした図である。
【図１８】（ａ）および（ｂ）は、ボトムゲート型のアモルファスシリコンＴＦＴを備えた従来のアクティブマトリクス基板７００ａを模式的に示す断面図である。
【符号の説明】
【００９６】
１    表示領域
２    非表示領域（額縁領域）
１０    基板（透明絶縁性基板）
１１    信号配線
１２    第１の層間絶縁膜
１２ａ      基材（マトリクス）
１２ｂ    シリカフィラー
１２’    コンタクトホール
１３    走査配線
１３ａ    第１の導電部材
１４    薄膜トランジスタ（ＴＦＴ）
１４Ｇ    ゲート電極
１４Ｓ    ソース電極
１４Ｄ    ドレイン電極
１５    画素電極
１５ａ    第２の導電部材
１６    ゲート絶縁膜
１６’    コンタクトホール
１７    半導体層（真性半導体層）
１８    不純物添加半導体層
１９    層間絶縁膜
１９’    コンタクトホール
２０    補助容量配線
２１    補助容量電極
２３    シールド電極
３０    ゲートドライバ
４０    ソースドライバ
６０    液晶層
１００、２００、３００    液晶表示装置
１００ａ、２００ａ、３００ａ    アクティブマトリクス基板（ＴＦＴ基板）
【図１】
2006071946.tif 000004
【図２】
2006071946.tif 000005
【図３】
2006071946.tif 000006
【図４】
2006071946.tif 000007
【図５】
2006071946.tif 000008
【図６】
2006071946.tif 000009
【図７】
2006071946.tif 000010
【図８】
2006071946.tif 000011
【図９】
2006071946.tif 000012
【図１０】
2006071946.tif 000013
【図１１】
2006071946.tif 000014
【図１２】
2006071946.tif 000015
【図１３】
2006071946.tif 000016
【図１４】
2006071946.tif 000017
【図１８】
2006071946.tif 000018
【図１５】
2006071946.tif 000019
【図１６】
2006071946.tif 000020
【図１７】
2006071946.tif 000021