(57)【要約】【課題】  薄膜キャパシタに発生する応力を分散・低減して、リーク電流特性の劣化を抑え、歩留まりや信頼性の向上を図る。【解決手段】  薄膜キャパシタの上部電極１８の端部であって、直線的な傾斜２０Ａを有するように、層間絶縁膜２０が形成される。すなわち、Ａ点から上部電極１８の端部までの距離をＬとし、Ａ−Ｂの主面上における距離をＷとしたときに、Ｗ／２＞Ｌの大小関係が成り立つように、層間絶縁膜２０の傾斜２０Ａが形成される。これにより、該界面において薄膜キャパシタ側に生ずる応力が傾斜に沿って分散され、薄膜キャパシタの外に逃げるようになる。従って、薄膜キャパシタ内部に生ずる応力場の集中が緩和され、更にはリーク電流特性の劣化が抑制されるようになる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板，下部電極，絶縁層及び上部電極を有する薄膜キャパシタであって、
更にその上面に層間絶縁膜を有し、該層間絶縁膜は前記上部電極に露出するように接続ホールが設けられており、前記層間絶縁膜の応力のピークが前記上部電極の位置よりも外側になるように、前記接続ホールが形成されていることを特徴とする薄膜キャパシタ。
【請求項２】
前記薄膜キャパシタは、基板上に、下部電極，誘電体層，上部電極の順で積層形成されたＭＩＭ型のキャパシタであることを特徴とする請求項１記載の薄膜キャパシタ。
【請求項３】
前記薄膜キャパシタは、基板上に、下部電極，第一絶縁層，第二絶縁層，上部電極の順で形成されたＭＩＩＭ型のキャパシタであることを特徴とする請求項１記載の薄膜キャパシタ。
【請求項４】
前記接続ホールと前記層間絶縁膜との界面が、略直線の傾斜面であることを特徴とする請求項１〜３のいずれかに記載の薄膜キャパシタ。
【請求項５】
前記接続ホールと前記層間絶縁膜との界面の傾斜角が６０°以下であることを特徴とする請求項４記載の薄膜キャパシタ。
【請求項６】
前記接続ホールと前記層間絶縁膜との界面が、湾曲した傾斜面であることを特徴とする請求項１〜３のいずれかに記載の薄膜キャパシタ。
【請求項７】
前記接続ホールと前記層間絶縁膜との界面の上端部と下端部を結んだ直線の傾斜角が６０°以下であることを特徴とする請求項６記載の薄膜キャパシタ。
【請求項８】
前記接続ホールと前記層間絶縁膜との界面の上端部と下端部の中点が、前記薄膜キャパシタの上部電極より外側に位置することを特徴とする請求項４〜７のいずれかに記載の薄膜キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばペロブスカイト型の高誘電率誘電体薄膜を用いたＭＩＭ（metal-insulator-metal）型の薄膜キャパシタに関し、特に素子内で発生する応力を低減するための素子構造の改良に関するものである。
【背景技術】
【０００２】
ペロブスカイト型構造に分類される酸化物は、良好な高強誘電性，圧電性，焦電性，電気光学効果などの特性を有することで一般に良く知られており、電子部品等の分野では必要不可欠な材料である。このような特性を有するペロブスカイト型酸化物には、バルク的な要求に加え、近年では、携帯電話，携帯情報端末，パーソナルコンピュータ等の民生用電子機器のより一層の高周波化・小型化・高機能化に対応した薄膜化の要求も高まっている。特に、1980年代以降、ペロブスカイト型酸化物薄膜の高誘電率を利用して、ＤＲＡＭ(Dynamic Random Access Memory)やＭＭＩＣ(Monolithic Microwave Integrated Circuit)の高集積化・高機能化が進められている。また、不揮発性RAM(FeRAM)用として、自発分極反転を利用するメモリセル用強誘電体薄膜キャパシタの開発も盛んに押し進められている。
【０００３】
一般に、薄膜キャパシタは、基板上に下部電極，誘電体，上部電極を順次積層した構造となっており、続いて上の層から順に一般的な条件で加工が行なわれる。特に、ペロブスカイト型酸化物誘電体薄膜の作製には、プロセス再現性，組成制御性，プロセス低温化など目的に応じて、スパッタ法，ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法，分子線エピタキシャル(Molecular Beam Epitaxy)法等の各手法が使い分けられている。
【０００４】
このようなプロセスを通して出来上がった薄膜キャパシタを薄膜モジュールに応用するには、キャパシタ形成後にシリコン酸化膜やシリコン窒化膜などのパッシベーション膜を形成したり、有機層間絶縁膜の面内に形成された接続ホール（ｖｉａ）を介してアルミニウムや銅などの金属配線で素子間を接続する必要がある。このため、薄膜モジュールの形態では、層間絶縁膜，接続ホール，配線，基板，などの物性値(熱膨張係数やヤング率など)の違いや形成時の熱履歴に起因して、薄膜キャパシタ内部に残留応力(Stress)が発生する。加えて、大きな応力が発生する中で半導体装置に薄膜キャパシタを使用した場合、そのキャパシタにリーク電流特性劣化が現れることが知られている。
【０００５】
詳述すると、ＭＩＭ薄膜キャパシタにおけるリーク電流は、低電界側では誘電体薄膜と電極界面との界面に形成されたショットキー障壁を越えて流れるショットキー放出過程により制限され、高電界側では誘電体薄膜のバルク的な抵抗に制限されるという特徴を有する。これらのうち、特に低電界側で支配的なショットキー障壁を越えて流れる熱放出電流は、界面に働く応力に大きく影響を受け、ドラスティックにリーク電流特性を変化させることが分かっている。このように、リーク電流特性が劣化すると、結果的に薄膜キャパシタは電気的なショートが発生しやすくなり、最終的には多層配線化が困難となって歩留まりが低下してしまうようになる。また、この薄膜キャパシタ内部に残留する応力は、実用環境下での熱履歴を経ることでもキャパシタ特性に経時劣化を引き起こす要因になっており、応力の回避が信頼性向上のために必要不可欠となっている。
【０００６】
以上のように、誘電体薄膜を用いた薄膜キャパシタのリーク電流は応力に敏感であり、キャパシタ上面の層間絶縁膜に残留する応力が薄膜キャパシタに及ぼす影響を無視できない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
薄膜キャパシタから応力の影響を無くすには、直接的には層間絶縁膜中の残留応力を無くす方法が挙げられる。しかしながら、このような応力制御が可能な層間絶縁膜は、ＣＶＤ法によって製膜したＳｉＯ２膜などに限られており、一般的な有機層間絶縁膜では応力制御の可能性は低い。また、室温においては応力の存在しない層間絶縁膜であっても、その後の製造プロセスでの熱履歴を経ることにより応力が発生し、薄膜キャパシタ中にダメージを蓄積させてしまう。
【０００８】
応力を抑制する従来技術としては、例えば下記特許文献１記載の「強誘電体素子」がある。しかしこれは、デバイス構造に起因してアルミニウム配線の膨張などにより受ける応力による強誘電体層の劣化を抑えようというものであり、層間絶縁膜による応力抑制に関するものではない。下記特許文献２記載の「半導体装置およびその製造方法」は、電流のリークに関係するものであり、応力抑制に関する記述や示唆はない。
【０００９】
本発明は、以上の点に着目したもので、その目的は、薄膜キャパシタに発生する応力を構造的に低減することである。他の目的は、応力が発生したとしても小さな領域に集中しないように応力が分散するような構造を提供することである。更に他の目的は、電極/誘電体薄膜界面に形成されるショットキー障壁に対する応力の影響を最小限に抑え、リーク電流特性の劣化を抑えて、歩留まりや信頼性の向上を図ることである。
【特許文献１】特開２０００−２４３９２３公報
【特許文献２】特開２００３−２８２７１９公報
【課題を解決するための手段】
【００１０】
前記目的を達成するため、本発明は、基板，下部電極，絶縁層及び上部電極を有する薄膜キャパシタであって、更にその上面に層間絶縁膜を有し、該層間絶縁膜は前記上部電極に露出するように接続ホールが設けられており、前記層間絶縁膜の応力のピークが前記上部電極の位置よりも外側になるように、前記接続ホールが形成されていることを特徴とする。
【００１１】
前記薄膜キャパシタの一つの形態は、基板上に、下部電極，誘電体層，上部電極の順で積層形成されたＭＩＭ型のキャパシタであり、他の形態は、基板上に、下部電極，第一絶縁層，第二絶縁層，上部電極の順で形成されたＭＩＩＭ型のキャパシタであることを特徴とする。
【００１２】
本発明の主要な形態の一つは、前記接続ホールと前記層間絶縁膜との界面が、略直線の傾斜面であることを特徴とし、更には、その傾斜角が６０°以下であることを特徴とする。本発明の他の形態は、前記接続ホールと前記層間絶縁膜との界面が、湾曲した傾斜面であることを特徴とする。
【００１３】
本発明の他の形態は、前記接続ホールと前記層間絶縁膜との界面の上端部と下端部を結んだ直線の傾斜角が６０°以下であることを特徴とする。更に他の形態は、前記接続ホールと前記層間絶縁膜との界面の上端部と下端部の中点が、前記薄膜キャパシタの上部電極より外側に位置することを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【発明の効果】
【００１４】
本発明によれば、薄膜キャパシタの上面の層間絶縁膜の応力のピークが上部電極の位置よりも外側になるように接続ホールが形成されるので、薄膜キャパシタに発生する応力が低減・分散されるようになり、リーク電流特性の劣化が抑えられて、歩留まりや信頼性が向上する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。
【実施例１】
【００１６】
最初に、図１を参照しながら、本発明の基本的な形態である実施例１について説明する。図１(A)及び(B)は、いずれも薄膜キャパシタの積層構造を示すもので、基板１０の主面上に絶縁体膜１２，下部電極１４，誘電体薄膜１６，上部電極１８を順に積層した構造となっており、上下の電極１４，１８に誘電体薄膜１６を挟んだＭＩＭ構造によってキャパシタないしコンデンサが構成されている。そして、主面は、上部電極１８の中央付近を除いて、層間絶縁膜２０で覆われている。なお、各部分の具体的な材料や製造方法については、後述する実施例で説明する。
【００１７】
従来は、図１(B)に示すように、上部電極１８上に接続用のビアホール２２が形成されており、層間絶縁膜２０とビアホール２２との界面はほぼ垂直となっている。このような状態で、熱的影響を受けると、層間絶縁膜２０とビアホール２２の界面が矢印方向のいずれかに引っ張られ、点線で示す界面直下部分付近に応力が発生するようになる。
【００１８】
このような層間絶縁膜２０の構造や配置によって薄膜キャパシタに応力が伝わるのを回避するため、本実施例では、
(1)薄膜キャパシタ部分に応力が発生したとしても、その応力が集中せず、広い範囲に分布するように層間絶縁膜２０の端部を傾斜させること，
(2)層間絶縁膜２０の端部に応力集中場ができるため、傾斜させた端部が、薄膜キャパシタの上部電極１８直上より外の位置となるように設計すること，
により、薄膜キャパシタのリーク電流特性の劣化を抑えるようにしている。
【００１９】
図１(A)には、その様子が示されており、薄膜キャパシタの上部電極１８の端部であって、略直線的な傾斜２０Ａを有するとともに、応力が外に逃げるように、層間絶縁膜２０が形成されている。詳述すると、傾斜２０Ａの下端部をＡとし、上端部をＢとする。そして、それらを結んだＡ−Ｂの中点をＣとすると、このＣ点が薄膜キャパシタの上部電極１８上方から外に出るような位置関係となっている。つまり、Ａ点から上部電極１８の端部までの距離をＬとし、前記Ａ−Ｂの主面上における距離をＷとしたときに、Ｗ／２＞Ｌの大小関係が成り立つように、層間絶縁膜２０の傾斜２０Ａが形成されている。
【００２０】
次に、本実施例の作用を説明する。図１(A)及び(B)を比較すれば明らかなように、本実施例では、従来と比較して、層間絶縁膜２０とビアホール２２との界面も傾斜するようになる。このため、該界面において薄膜キャパシタ側に生ずる応力が傾斜に沿って分散され、薄膜キャパシタの外に逃げるようになる。従って、薄膜キャパシタ内部に生ずる応力場の集中が緩和され、誘電体薄膜１６と上部電極１８との界面に形成されるショットキー障壁に対する応力の影響が最小限に抑えられ、リーク電流特性の劣化が抑制されるようになる。更には、プロセスダメージの少ない薄膜キャパシタを提供することができ、歩留まりや信頼性の向上を図ることができる。
【００２１】
なお、層間絶縁膜２０の傾斜２０Ａの角度θは、小さいほど応力の分散効果が高く、６０°以下とするのが望ましい。６０°を越えるような急な傾斜でも応力の分散は可能であるが、必ずしも良好とはいえない。
【実施例２】
【００２２】
次に、図２を参照して実施例２を説明する。なお、上述した実施例１と対応する構成部分には同一の符号を用いる。上述した実施例１では、層間絶縁膜２０に直線状の傾斜２０Ａを設けたが、本実施例では、図２に示すように曲線状の傾斜２０Ｂが設けられており、同様に傾斜２０Ｂの中心が薄膜キャパシタの上部電極１８から外れるようになっている。詳述すると、同様に、傾斜２０Ａの下端部をＡとし、上端部をＢとする。そして、それらを直線で結んだＡ−Ｂの中点をＣとし、Ａ−Ｂ線のＣ点における垂直線（垂線）と層間絶縁膜２０の傾斜２０Ｂとの交点をＤ（傾斜２０Ｂの中心）としたとき、このＤ点が薄膜キャパシタの上部電極１８の上方から外に出るような位置関係となっている。つまり、Ａ点から上部電極１８の端部までの距離をＬとし、Ａ−Ｄの主面上における距離をＷDとしたときに、ＷD＞Ｌの大小関係が成り立つように、層間絶縁膜２０の傾斜２０Ｂが形成されている。
【００２３】
本実施例によれば、層間絶縁膜２０とビアホール２２との界面が湾曲して傾斜するようになる。このため、該界面において薄膜キャパシタ側に生ずる応力が傾斜に沿って分散され、前記実施例と同様に薄膜キャパシタ内部に生ずる応力場の集中が緩和されるようになる。
【００２４】
なお、本例においても、Ａ−Ｂ線の傾斜角は、前記実施例１と同様に６０°以下が好ましい。また、層間絶縁膜２０の傾斜２０Ｂの湾曲の程度が極端に大きいと、層間絶縁膜とビアホール２２との界面が図１(B)に示した従来に近似するようになり、応力が集中する傾向になるので、好ましくない。
【実施例３】
【００２５】
次に、図３及び図４を参照しながら実施例３について説明する。本実施例は、上述した実施例１又は２をより具体化したもので、図３に示すようなビアホールと層間絶縁膜との界面形状が異なる複数の薄膜キャパシタを比較している。図３において、Ｓｉなどによる基板１００の主面上に、ＳｉＯ２などによる絶縁層１０２を形成する。次に、この絶縁層１０２上に、ＰtとＴiＯxとを積層した下部電極１０４，ＢＳＴＯ（ＢaＳrＴiＯ３）を主成分とする誘電体層１０６，Ｐtによる上部電極１０８を順に積層する。その後、上側の層から順次ドライエッチングを施し、所望の形状に整えて薄膜キャパシタを形成する。そしてその後、薄膜キャパシタに、６００℃の酸素雰囲気中で３０分間のリカバリーアニールを施した。
【００２６】
次に、以上のようにして得た薄膜キャパシタの主面上に、電極間の層間絶縁としての役割と、パッシベーション（保護）としての役割を兼ねたＰ−ＴＥＯＳ  ＳｉＯ２膜による層間絶縁膜１１０を、３μmの厚みで成膜した。そしてその上に、コンベンショナルなフォトリソグラフィ工程を用いてポジ型レジストをパターニング形成し（図示せず）、そのレジストをマスクとしてＣＦ４＋酸素の混合エッチャントガスで層間絶縁膜１１０をドライエッチングし、ビアホール相当の開孔を行った。このように，エッチャントガスに酸素を混ぜることにより，エッチング中にレジストを後退させて層間絶縁膜１１０の加工端部形状に傾斜を持たせることが可能となる。このときにマスクとして用いたレジストは、層間絶縁膜１１０の加工終了後に、アッシング装置を用いて除去する。続いて、層間絶縁膜１１０上にバリア層とシード層（いずれも図示せず）を積層形成した後に、銅配線部をメッキ成膜し、これをＣＭＰ（Chemical Mechanical Polishing）で加工してビアホール１１２，１１４その他の配線層を形成した。なお、層間絶縁膜１１０及びビアホール１１２，１１４については、Ａ〜Ｄの符号を付して、図３(A)〜(D)を区別している。
【００２７】
図３(A)は、層間絶縁膜１１０Ａとビアホール１１２Ａ，１１４Ａとの界面がほぼ垂直の例である。図３(B)は、層間絶縁膜１１０Ｂとビアホール１１２Ｂ，１１４Ｂとの界面が４５°傾斜した例である。図３(C)は、層間絶縁膜１１０Ｃとビアホール１１２Ｃ，１１４Ｃとの界面が、ビアホール下部で傾斜角度を小さく、ビアホール上部で傾斜角度を大きくした例である。図３(D)は、層間絶縁膜１１０Ｄとビアホール１１２Ｄ，１１４Ｄとの界面が、ビアホール下部で傾斜角度が小さく、ビアホール上部で傾斜角度が大きくなるように湾曲したお椀型の例である。
【００２８】
以上の各例において、ビアホール１１４の端部直下の誘電体層１０６と上部電極１０８との界面，すなわち図中に点線で示す部位における応力の分布をシミュレーションにより計算したところ、図４に示すような結果が得られた。図４(A)はＸ方向−ストレス，(B)はＸＹ方向-シェア−ストレスを示す。いずれも、ビアホール１１４の底端部を基準位置とし、ビアホール外側をプラス，内側をマイナスとしている。
【００２９】
これらのグラフを比較すると、ビアホール１１４Ａが垂直に立った図３(A)の試料と比較して、ビアホール１１４Ｂ〜１１４Ｄのように傾斜が緩い試料ほど、最大応力の値が小さくなる傾向にあるとともに、応力が分散される傾向にあることが分かる。
【００３０】
なお、図３(B)の例のように、層間絶縁膜１１０Ｂの加工端部の傾斜を単純に寝かせた場合には、薄膜キャパシタの容量(寸法)制御性が低下してしまう恐れがある。しかし、図３(C)や(D)に示す例のように、２段（もしくは多段）に傾斜角度を分ける，もしくは、お椀型の湾曲形状にするという具合に、ビアホール１１４の底部付近において層間絶縁膜１１０のテーパを緩くし、ビアホール１１４の上方へ向かうほどテーパを急峻とすることで、薄膜キャパシタ中に発生する最大応力の低減と寸法制御性の両立を図ることが可能となる。
【実施例４】
【００３１】
次に、図５及び図６を参照しながら実施例４について説明する。薄膜キャパシタの容量が極めて小さい場合や、薄膜キャパシタの耐圧や信頼性を向上させる必要がある場合には、上述した実施例のような単純積層型のＭＩＭ構造では対応できない場合がある。本実施例は、この場合に対応したもので、容量絶縁層を２層構造にして実効的な容量制御領域のみに凹部形状を持たせ、その凹部を覆うように上部電極を形成する構造となっている。
【００３２】
図５において、前記実施例３と同様に、基板１００に絶縁層１０２を形成し、この絶縁層１０２上に下部電極１０４，誘電体層１０６を順に積層形成する。
【００３３】
本実施例では、この時点で、誘電体層１０６と下部電極１０４に対して、キャパシタ形状となるように加工が施される。次に、それらの上に、ＳiＯ2などによる容量絶縁層２００を成膜するとともに、薄膜キャパシタを形成する箇所にホール２０２を形成し、実効的な薄膜キャパシタ領域を設定する。その後、この最終的に実効的な薄膜キャパシタ領域となるホール２０２を覆う形で、上部電極２０４を成膜加工することで、薄膜キャパシタ形成工程が終了する。なお、必要に応じ、でき上がった薄膜キャパシタに対してリカバリーアニールを施す。このように、本実施例では、容量制御用の低誘電率の容量絶縁層２００が、上部電極２０４の下に挿入される。
【００３４】
次に、主面上に、ビアホール２０６，２０８がそれぞれ形成される。これらのうち、下部電極側のビアホール２０６は、図５(A)〜(C)で同じであり、層間絶縁膜２１０及び容量絶縁層２００のホールを通じて下部電極１０４に接続される。一方、上部電極側のビアホール２０８Ａ〜２０８Ｃは、上部電極２０４に対する取り付け位置が異なる。
【００３５】
まず、図５(A)は、上部電極２０４の前記ホール２０２に対応する凹部２０５の領域から外れる位置で、ビアホール２０８Ａが上部電極２０４に接続している。図５(B)は、上部電極２０４の前記ホール２０２に対応する凹部２０５を覆い隠すように、ビアホール２０８Ｂが上部電極２０４に接続している。ビアホール２０８と層間絶縁膜２１０との界面のテーパ角度は同じである。図５(C)は比較例であり、上部電極２０４の前記ホール２０２に対応する凹部２０５内に位置するように、ビアホール２０８Ｃが上部電極２０４に接続しており、層間絶縁膜２１０の端部が上部電極２０４上に位置している。
【００３６】
図５(A)，(B)のいずれも、層間絶縁膜２１０Ａ，２１０Ｂの端部を、薄膜キャパシタ中における耐圧の低いＰｔ（１０４）／ＢＳＴＯ（１０６）／Ｐｔ（２０４）積層部の上部電極２０４の上方からはずすことにより、上述した実施例と同様に応力の影響が低減されるようになる。なお、それ以外のＰｔ（１０４）／ＳｉＯ２（２００）／ＢＳＴＯ（１０６）／Ｐｔ（２０４）積層部は、誘電率の低いＳｉＯ２が直列につながるため容量が小さく、また耐圧も高い。このため、層間絶縁膜２１０Ａ，２１０Ｂの端部が位置しても、特に不都合はない。
【００３７】
次に、前記各例につきサンプルを作製し、リーク電流特性を測定した。図６にその測定結果を示す。同図中、横軸は印加電圧，縦軸はリーク電流値である。図５(A)〜(C)を比較すると、図５(A)及び(C)は薄膜キャパシタ面積＞ビアホール面積であり、図５(B)は薄膜キャパシタ面積＜ビアホール面積となっているので、それぞれについて、リーク電流値を示している。これによれば、ビアホール２０８の主面上における面積がキャパシタ面積よりも大きいほうがリーク電流は小さい。これは、ビアホール２０８の面積が大きいということは、上部電極２０４の端部，すなわち外側に層間絶縁膜２１０との界面が位置するようになるため、効力の影響が低減されるようになると考えることができる。
＜他の実施例＞
【００３８】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例で示した各部の材料や製造方法は一例であり、公知の適宜の材料，適宜の製造方法を適用してよい。例えば、前記実施例では、誘電体薄膜材料としてＢＳＴＯ薄膜を用いたが、ペロブスカイト型構造を有する他の強・高誘電体薄膜材料についても同様の効果が確認されており、それらにも本発明は適用可能である。また、層間絶縁膜としては、無機膜単層に限定されるだけでなく、有機膜と無機膜(例えばＳiＯ２膜とＰＩ膜)の積層膜でもよい。
(2)本発明は、下部電極，絶縁層及び上部電極を有する薄膜キャパシタの上面に層間絶縁膜が形成されるような場合であれば適用でき、それら以外の層があることを妨げるものではない。
【産業上の利用可能性】
【００３９】
本発明によれば、層間絶縁膜による応力が低減されるので、例えば、ペロブスカイト型構造に分類される酸化物を利用した薄膜キャパシタに有効である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１を示す図であり、(A)は本実施例の積層構造を示す断面図，(B)は従来例の積層構造を示す断面図である。
【図２】実施例２の積層構造を示す断面図である。
【図３】実施例３の試料の積層構造を示す断面図である。
【図４】前記実施例３における応力のシミュレーション結果を示すグラフである。
【図５】実施例４の試料の積層構造を示す断面図である。
【図６】前記実施例４におけるリーク電流の測定値を示すグラムである。
【符号の説明】
【００４１】
１０：基板
１２：絶縁体膜
１４：下部電極
１６：誘電体薄膜
１８：上部電極
２０：層間絶縁膜
２２：ビアホール
１００：基板
１０２：絶縁層
１０４：下部電極
１０６：誘電体層
１０８：上部電極
１１０：層間絶縁膜
１１２，１１４：ビアホール
２００：容量絶縁層
２０２：ホール
２０４：上部電極
２０５：凹部
２０６，２０８：ビアホール
２１０：層間絶縁膜
【図１】
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【図２】
2006100603.tif 000004
【図３】
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【図４】
2006100603.tif 000006
【図５】
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【図６】
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