(57)【要約】【課題】オペアンプの正入力電圧が負入力電圧より小さくなることを防止する基準電流発生回路を提供。【解決手段】回路100は、図示しないオペアンプへの負入力端子Vaを有しダイオードD1の電圧に比例する第１の電流を発生させる第１の電流源手段102と、オペアンプへの正入力端子Vbを有し熱電圧に比例する第２の電流を発生させる第２の電流源手段104と、オペアンプの出力端子V1にドレインが接続されたPMOS（P-type Metal Oxide Semiconductor）トランジスタMP5と、オペアンプの負入力端子Vaにゲートが接続されたNMOS（N-type Metal Oxide Semiconductor）トランジスタMNaとを含み、第１および第２の電流を加算した基準電流を抵抗R4に発生させる基準電流発生回路である。本回路の特徴は、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMNaのドレインdaとの間に接続された抵抗素子Raを含むことである。【選択図】図１
2006285337.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプへの負入力端子を有し、ダイオード電圧に比例する第１の電流を発生させる第１の電流源手段と、
前記オペアンプへの正入力端子を有し、熱電圧に比例する第２の電流を発生させる第２の電流源手段と、
前記オペアンプの出力端子にドレインが接続されたPMOS（P-type Metal Oxide Semiconductor）トランジスタと、
前記オペアンプの負入力端子にゲートが接続されたNMOS（N-type Metal Oxide Semiconductor）トランジスタとを含み、
第１および第２の電流を加算した基準電流を発生させる基準電流発生回路において、該回路はさらに、
前記PMOSトランジスタのドレインと前記NMOSトランジスタのドレインとの間に接続された抵抗素子を含み、
これによって前記オペアンプの正入力電圧が負入力電圧より小さくなることを防止することを特徴とする基準電流発生回路。
【請求項２】
オペアンプへの負入力端子を有し、ダイオード電圧に比例する第１の電流を発生させる第１の電流源手段と、
前記オペアンプへの正入力端子を有し、熱電圧に比例する第２の電流を発生させる第２の電流源手段と、
前記オペアンプの負入力端子にゲートが接続されたNMOSトランジスタとを含み、第１の電流源手段は、
前記NMOSトランジスタのゲートに接続されたダイオードと、
該ダイオードにドレインが接続され該ダイオードに第１の電流を供給するPMOSトランジスタとを含み、
第１および第２の電流を加算した基準電流を発生させる基準電流発生回路において、第１の電流源手段はさらに、
前記NMOSトランジスタのゲートと前記PMOSトランジスタのドレインとの間に接続された抵抗素子を含み、
これによって前記オペアンプの正入力電圧が負入力電圧より小さくなることを防止することを特徴とする基準電流発生回路。
【請求項３】
オペアンプへの負入力端子を有し、ダイオード電圧に比例する第１の電流を発生させる第１の電流源手段と、
前記オペアンプへの正入力端子を有し、熱電圧に比例する第２の電流を発生させる第２の電流源手段と、
前記オペアンプの出力端子にドレインが接続されたPMOSトランジスタと、
前記オペアンプの負入力端子にゲートが接続されたNMOSトランジスタとを含み、
第１および第２の電流を加算した基準電流を発生させる基準電流発生回路において、該回路はさらに、
前記PMOSトランジスタのドレインと前記NMOSトランジスタのドレインとの間に接続されたダイオード接続MOS素子を含み、
これによって前記オペアンプの正入力電圧が負入力電圧より小さくなることを防止することを特徴とする基準電流発生回路。
【請求項４】
第１および第２のオペアンプへの負入力端子および第２のオペアンプへの正入力端子を有し、ダイオード電圧に比例する第１の電流を発生させる第１の電流源手段と、
第１のオペアンプへの正入力端子を有し、熱電圧に比例する第２の電流を発生させる第２の電流源手段と、
第１のオペアンプの出力端子にドレインが接続された第１のPMOSトランジスタと、
第２のオペアンプの出力端子にドレインが接続された第２のPMOSトランジスタと、
第１および第２のオペアンプへの負入力端子にゲートが接続された第１および第２のNMOSトランジスタとを含み、
第１および第２の電流を加算した基準電流を発生させる基準電流発生回路において、該回路はさらに、
第１のPMOSトランジスタのドレインと第１のNMOSトランジスタのドレインとの間に接続された第１のダイオード接続MOS素子と、
第２のPMOSトランジスタのドレインと第２のNMOSトランジスタのドレインとの間に接続された第２のダイオード接続MOS素子とを含み、
これによって第１のオペアンプの正入力電圧が負入力電圧より小さくなることを防止することを特徴とする基準電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路において基準電圧を生じる基準電流を発生させる基準電流発生回路に関するものである。
【背景技術】
【０００２】
従来の基準電流発生回路の例として、非特許文献１の図５のバンドギャップリファレンス回路（Bandgap Reference Circuit）がある。この回路10を本願の図10に示す。このバンドギャップリファレンス回路10の特徴は、熱電圧に比例した定電流とダイオード電圧に比例した電流とを加算した基準電流を発生させるためにオペアンプを用い、そのオペアンプの動作バイアス電流にも、その発生させる基準電流を用いることにある。
【０００３】
図10に示すこの従来の基準電流発生回路10は、温度依存特性のないバンドギャップ電圧を式（１）のように発生させる。
バンドギャップ電圧＝Va＋(R1／R3)×(kT／q)×ln(n)                   （１）
ここで値VaはノードVaにおける電位であり、値R1、R3はそれぞれ抵抗R1、R3の抵抗値であり、値kはボルツマン定数（1.38×10-23J／K）であり、値Tは温度（単位：k）であり、値qは電荷（単位：C）であり、値nは複数の並列に接続されたダイオードD21〜D2nの数である。
【０００４】
そしてバンドギャップ電圧の1／R1に比例する基準電流は、以下の式（２）によって求められる。
基準電流＝(1／R1)×[Va＋(R1／R3)×(kT／q)×ln(n)]                  （２）
この基準電流をPMOS（P-type Metal Oxide Semiconductor）トランジスタMP3に発生させ、PMOSトランジスタMP3に接続された負荷抵抗R4にその基準電流を流すことによって、端子Vrefに、温度依存のないバンドギャップ電圧をR4／R1倍させた式（３）に示す温度依存のない一定の基準電圧が発生する。
基準電圧＝(R4／R1)×[Va＋(R1／R3)×(kT／q)×ln(n)]                 （３）
【０００５】
【非特許文献１】“A CMOS Bandgap Reference Circuit with Sub-1-V Operation”，IEEE JOURNAL OF SOLID-STATE CIRCUITS（米国），１９９９年５月，第３４巻，第５号，ｐ．６７０−６７４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら非特許文献１で開示されているバンドギャップリファレンス回路10の構成では、この回路のPMOSトランジスタMP6、MP1の素子動作電圧の関係が式（４）のようになった場合、以下の問題が生じる。
Va＋Vsat(MP1)＜Vth(MN2)＋Vsat(MP6)                                 （４）
ここで値Vsat(MP1)はPMOSトランジスタMP1の飽和出力電圧であり、値Vth(MN2)はNMOSトランジスタMN2のスレショルド電圧である。以下、本文では、トランジスタの飽和出力電圧およびスレショルド電圧を、これらの例に従って表記する。仮にこのような回路定数もしくは回路動作条件になり、電源電圧Vccが図10に示す回路10の基準電流発生動作を可能とする電圧より低く、式（５）に示す電源電圧範囲にある場合、NMOSトランジスタMNbのゲートでありオペアンプの正入力端子に接続されるノードVbの電圧Vbと、オペアンプ負入力端子に接続されるノードVaの電圧Vaとの関係は、Vb＜Vaとなってしまう。
Vth(MN2)＋Vsat(MP6)＜Vcc＜Va＋Vsat(MP1)                            （５）
その場合、オペアンプ出力端子に接続されるノードV1のノード電圧V1は、式（６）のようになる。
V1＝Vsat(MN1)＋Vsat(MNa)                                           （６）
このときノード電圧V1は定常状態の電圧から過剰に低下してしまうため、PMOSトランジスタMP5、MP6のドレインV1、d6から、これらドレインに接続された素子への電流パスに、著しい過剰電流が生じてしまう。
【０００７】
さらに、回路起動時において、制御信号端子PONRSTにハイレベルの電圧を印加している場合は、強制的にノード電圧V1をNMOSトランジスタMN3を介してGNDレベル近くまで定常状態から急激に低下させるため、同様に過剰電流が生じてしまう問題がある。
【０００８】
本発明はこのような従来技術の欠点を解消し、電源電圧が基準電流発生回路の動作を可能とする電圧に満たない場合や、回路起動時において制御信号端子にハイレベル電圧を印加している場合においても、過剰電流が発生するのを防止する基準電流発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は上述の課題を解決するために、オペアンプへの負入力端子を有し、ダイオード電圧に比例する第１の電流を発生させる第１の電流源手段と、オペアンプへの正入力端子を有し、熱電圧に比例する第２の電流を発生させる第２の電流源手段と、オペアンプの出力端子にドレインが接続されたPMOS（P-type Metal Oxide Semiconductor）トランジスタと、オペアンプの負入力端子にゲートが接続されたNMOS（N-type Metal Oxide Semiconductor）トランジスタとを含み、第１および第２の電流を加算した基準電流を発生させる基準電流発生回路において、この回路はさらに、PMOSトランジスタのドレインとNMOSトランジスタのドレインとの間に接続された抵抗素子を含み、これによってオペアンプの正入力電圧が負入力電圧より小さくなることを防止することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、電源電圧値の範囲が低い場合に起こり得る、オペアンプ入力においての「正入力電圧＜負入力電圧」という関係が生じることが防止される。そのため、電源電圧値の範囲が低い場合において、著しい過剰電流が発生するのを防止することが可能である。
【００１１】
また、回路起動時において制御信号端子にハイレベル電圧を印加している場合においても、オペアンプ出力電圧はGNDレベル近くまで下がることはなく、クランプすることが可能であるため、著しい過剰電流が生じることがない。
【発明を実施するための最良の形態】
【００１２】
次に添付図面を参照して本発明による基準電流発生回路の実施例を詳細に説明する。各図面では、本発明に直接関係のない要素は省略する。また、同様の要素は同一の参照符号で示す。また以下の説明中、GNDレベルに対する回路内のノードの電位は、そのノードを示す参照符号を用いて表記することとする。さらに、回路内の抵抗素子の抵抗値は、その抵抗素子を示す参照符号を用いて表記することとする。
【実施例１】
【００１３】
図１は本発明による基準電流発生回路の第１の実施例を示す回路図である。基準電流発生回路100は、オペアンプ（図示しない）への負入力端子Vaを有しダイオードD1に印加される電圧に比例する第１の電流を発生させる第１の電流源手段102と、オペアンプへの正入力端子Vbを有し熱電圧に比例する第２の電流を発生させる第２の電流源手段104とを含む。
【００１４】
第１の電流源手段102は、電源電圧端子Vccにソースが接続されダイオードD1にドレインが接続されたPMOSトランジスタMP1を有する。トランジスタMP1はダイオードD1に第１の電流を供給する。また第１の電流源手段102は、PMOSトランジスタMP1のドレインに並列に接続されたコンデンサC1、抵抗素子R1およびダイオードD1を有する。ダイオードD1は後述のNMOSトランジスタMNaのゲートに接続されている。
【００１５】
第２の電流源手段104は、電源電圧端子Vccにソースが接続されたPMOSトランジスタMP2と、トランジスタMP2のゲート・ソース間に接続されたコンデンサC2とを有する。また第２の電流源手段104は、PMOSトランジスタMP2のドレインに並列に接続された抵抗素子R2およびR3と、抵抗素子R3の一端に並列に接続されたｎ個のダイオードD21〜D2nとを有する。
【００１６】
基準電流発生回路100はさらに、オペアンプの出力端子V1がドレインとなっているPMOSトランジスタMP5と、オペアンプの負入力端子Vaにゲートが接続されたNMOSトランジスタMNaとを含み、第１および第２の電流を加算した基準電流を発生させる。
【００１７】
図１の基準電流発生回路100が図10の従来の回路10と異なる点は、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMNaのドレインdaとの間に接続された抵抗素子Raを含む点である。また、図１の回路100は、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMN3のドレインd3との間に抵抗Rbが追加されている点でも図10の構成と異なる。PMOSトランジスタMP1、MP2、MP3、MP5およびMP6のチャネル幅（W）とチャネル長（L）のサイズ比（W/L）はすべて同一であり、NMOSトランジスタMN2およびMN1のサイズ比W/Lは２：１とする。
【００１８】
以下図１に示す本発明の第１の実施例の動作を説明する。通常の基準電圧発生動作では、各PMOSトランジスタMP1、MP2、MP3、MP5およびMP6を流れるドレイン・ソース間電流Ids、すなわち基準電流Irefは等しくなり、式（７）のようになる。
Ids＝Iref＝(1／R1)×[Va＋(R1／R3)×(kT／q)×ln(n)]                 （７）
ここで抵抗素子Raの抵抗値Raを式（８）および（９）を満たすように設定するとする。
Va−Vsat(MP1)≒(≧)Vth(MP6)＋Ra×Iref＋Vsat(MN1)＋Vsat(MNa)        （８）
Ra≒(≦)[Va−Vsat(MP1)−Vsat(MN1)−Vsat(MNa)]／Iref                （９）
すると、図１に示す第１の実施例回路100は、式（10）の電源電圧範囲では、通常の基準電圧発生動作が可能である。
Va＋Vsat(MP1)＜Vcc                                                 （10）
すなわち、基準電圧発生動作が可能な電源電圧範囲は、図10に示した従来技術の回路10と同じである。
【００１９】
また、式（９）を満足する抵抗値Raを設定しておけば、第１の実施例の回路100におけるPMOSトランジスタMP6およびMP1の素子動作の電圧関係は、式（11）に示す回路定数もしくは動作条件となった場合、電源電圧が式（12）に示す範囲にある状態でも、式（８）の関係を満足する。
Va＋Vsat(MP1)＜Vth(MN2)＋Vsat(MP6)                                 （11）
Vth(MN2)＋Vsat(MP6)＜Vcc＜Va＋Vsat(MP1)                            （12）
この場合に各PMOSトランジスタMP1、MP2、MP3およびMP6のゲート・ソース間電圧Vgsは、式（13）に示す値となる。
Vgs＝Vcc−V1≒(≦)Vcc−[Ra×Iref＋Vsat(MN1)＋Vsat(MNa)]            （13）
式（13）は、各PMOSトランジスタMP1、MP2、MP3およびMP6に、基準電流Iref以下のドレイン・ソース間電流Idsしか流さないゲート・ソース間電圧Vgsが印加されることを示している。すなわちPMOSトランジスタMP6から、そのドレインd6に接続された素子への電流パスには、著しい過剰電流は生じない。したがって、PMOSトランジスタMP6およびNMOSトランジスタMN2には過剰電流が生じないため、NMOSトランジスタMN2とカレントミラー回路を構成するNMOSトランジスタMN1にも、過剰電流は生じない。
【００２０】
さらに、抵抗値Rbを式（14）を満たす値に設定したとする。
Rb≒(≦)[Va−Vsat(MP1)−Vsat(MN1)]／Iref                           （14）
そして抵抗値Raより値Vsat(MNa)／Irefを大きく設定しておけば、回路起動時において端子PONRSTにハイレベル電圧を印加している場合においても、電圧V1はNMOSトランジスタMN3を介してGNDレベル近くまで下がることはなく、式（15）に示す値にクランプすることが可能であり、著しい過剰電流が生じることがない。
V1＝Ra×Iref＋Vsat(MNl)＋Vsat(MN3)                                 （15）
【実施例２】
【００２１】
図２は本発明による基準電流発生回路の第２の実施例を示す回路図である。図２における回路200の第２の電流源手段204の構成は、図１の実施例の回路100の手段104のそれと同様であり、図10に示す従来技術の回路10と同様である。
【００２２】
図２の基準電流発生回路200が図10に示す従来の回路10と異なる点は、第１の電流源手段202が、NMOSトランジスタMNaのゲートVaとPMOSトランジスタMP1のドレインとの間に接続された抵抗素子Raを含む点である。また、図２の回路200は、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMN3のドレインd3との間に抵抗Rbが追加されている点でも図10の構成と異なる。
【００２３】
また図２に示す第２の実施例は、図１に示す第１の実施例と比較すると、図１でPMOSトランジスタMP5のドレインV1とNMOSトランジスタMNaのドレインdaとの間に挿入されていた抵抗Raが、PMOSトランジスタMP1のドレインとNMOSトランジスタMNaのゲートVaとの間に挿入されている点で、第１の実施例と異なる。一方、PMOSトランジスタMP1、MP2、MP3、MP5およびMP6のサイズ比（W/L）がすべて同一である点、ならびに、NMOSトランジスタMN2およびMN1のサイズ比W/Lが２：１である点は、第１の実施例と同様である。
【００２４】
以下図２に示す本発明の第２の実施例の動作を説明する。通常の基準電圧発生動作では、各PMOSトランジスタMP1、MP2、MP3、MP5およびMP6を流れるドレイン・ソース間電流Ids、すなわち基準電流Irefは等しくなり、式（16）のようになる。
Ids＝Iref＝(1／R1)×[Va＋(R1／R3)×(kT／q)×ln(n)]                 （16）
ここで抵抗素子Raの抵抗値Raを式（17）および（18）を満たすように設定するとする。
Vth(MN2)＋Vsat(MP6)≒(≦)Ra×Iref＋Va＋Vsat(MP1)                   （17）
Ra≒(≧)[Vth(MN2)＋Vsat(MP6)−Va−Vsat(MP1)]／Iref                 （18）
すると、図２に示す第２の実施例回路200は、電源電圧Vccが式（19）に示す範囲にある場合、通常の基準電圧発生動作が可能である。つまり基準電圧発生動作は、図10に示した従来技術の回路10と同じとなる。
Ra×Iref＋Va＋Vsat(MP1)≒(≦)Vth(MN2)＋Vsat(MP6)＜Vcc              （19）
一方、電源電圧Vccが式（20）に示す範囲にある場合、値Raは式（17）を満たすように設定してあるため、PMOSトランジスタMP6が動作してオペアンプが動作可能となっていたとしても、PMOSトランジスタMP1のドレインに接続された素子への電流パスには著しい過剰電流は生じない。
Ra×Iref＋Va＋Vsat(MP1)≒(≦)Vth(MN2)＋Vsat(MP6)＞Vcc              （20）
したがって、オペアンプの正入力端子電圧Vbと負入力端子電圧Vaとは、Vb＞Vaとなるため、オペアンプの出力電圧V1は上昇し、PMOSトランジスタMP6は動作を停止する。すなわち、著しい過剰電流が生じることはない。
【００２５】
さらに、第１の実施例と同様に、抵抗値Rbを式（14）を満たす値に設定したとする。そして抵抗値Raより値Vsat(MNa)／Irefを大きく設定しておけば、回路起動時において端子PONRSTにハイレベル電圧を印加している場合においても、電圧V1はNMOSトランジスタMN3を介してGNDレベル近くまで下がることはなく、式（15）に示す値にクランプすることが可能であり、著しい過剰電流が生じることがない。
【実施例３】
【００２６】
図３は本発明による基準電流発生回路の第３の実施例を示す回路図である。図３における回路300の第１および第２の電流源手段302、304の構成は、図１の実施例の回路100の手段102、104のそれらと同様であり、図10に示す従来技術の回路10と同様である。
【００２７】
図３の基準電流発生回路300が図10に示す従来の回路10と異なる点は、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMNaのドレインdaとの間にダイオード接続されたNMOSトランジスタMN4を含む点である。また、図３の回路300は、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMN3のドレインd3との間にダイオード接続されたNMOSトランジスタMN5が追加されている点でも図10の構成と異なる。
【００２８】
第１の実施例では、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMNaのドレインdaとの間、ならびに、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMN3のドレインd3との間には、それぞれ抵抗Ra、Rbが接続されていた。一方、第３の実施例では、それら抵抗がそれぞれ、ダイオード接続されたNMOSトランジスタMN4、MN5に置換されている点で、第１の実施例と異なる。
【００２９】
以下図３に示す本発明の第３の実施例の動作を説明する。図３において、PMOSトランジスタMP6のゲート・ソース間電圧Vgs(MP6)は、式（21）に示す値となる。
Vgs(MP6)＝Vcc−Vth(MN4)−Vds(MNa)−Vds(MN1)                        （21）
ここでVdsはトランジスタのドレイン・ソース間電圧を表す。Vth(MP6)＞Vgs(MP6)という条件下では、PMOSトランジスタMP6はON状態となるため、PMOSトランジスタMP6がON状態となる電源電圧Vccの範囲は、式（22）に示す通りである。
Vcc＞Vth(MP6)＋Vth(MN4)＋Vsat(MNa)＋Vsat(MN1)                      （22）
式（22）は、第３の実施例の回路300のすべてのPMOSトランジスタを動作させることが可能な電源電圧を表している。一般的なCMOSプロセスでのスレショルド電圧Vthは0.4〜0.7v程度であり、電圧Vaは0.5〜0.7vである。この場合、式（23）に示す関係が成り立つ。
Va＜Vth(MP6)＋Vth(MN4)                                             （23）
Vsat(MP6)＜Vsat(Mna)＋Vsat(MN1)                                    （24）
仮に、式（24）に示す関係が成立するようにNMOSトランジスタMN1とPMOSトランジスタMP6のサイズを決定しておけば、式（22）および（23）から、式（25）が成立する。
Va＋Vsat(MP1)＜Vth(MP6)＋Vth(MN4)＋Vsat(Mna)＋Vsat(MN1)            （25）
Vth(MN2)＋Vsat(MP6)＜Vcc＜Va＋Vsat(MP1)                            （26）
したがって、オペアンプの正入力端子電圧Vbと負入力端子電圧Vaとの関係がVb＜Vaとなるような、式（26）に示す低い電源電圧Vccの範囲は、式（22）に示す、回路300のすべてのPMOSトランジスタを動作させることが可能な電源電圧の範囲外となる。すなわち、著しい過剰電流が生じてしまうことがない。
【００３０】
さらに、回路起動用の端子PONRSTにハイレベル電圧を印加している場合においても、電圧V1はNMOSトランジスタMN3を介してGNDレベル近くまで下がることはなく、式（27）に示す値にクランプすることが可能であり、著しい過剰電流が生じることがない。
V1＝Vth(MN5)＋Vsat(MN1)＋Vsat(MN3)                                 （27）
図１に示す第１の実施例においてオペアンプの正入力端子電圧Vbと負入力端子電圧Vaとの関係がVb＜Vaとさせるために抵抗を用いていた。しかし、その抵抗値は発生する基準電流値に反比例するため、発生する基準電流値が非常に小さい場合は、非常に大きな抵抗値が必要になり、その抵抗のレイアウト面積が大きくなる場合がある。一方、第３の実施例では、上記の関係を実現するためにダイオード接続されたMOS素子を用いているため、発生する基準電流値が非常に小さい場合でも、他のMOS素子と同様のサイズでさえあれば動作上、レイアウト面積の問題は生じない。したがって、第３の実施例は、発生する基準電流値が非常に小さい場合や、高い抵抗値を得るために大きなレイアウト面積を必要とするプロセスを用いなければならない場合に、有効である。
【実施例４】
【００３１】
図４は本発明による基準電流発生回路の第４の実施例を示す回路図である。図４における回路400の第１の電流源手段402は、図３に示す第３の実施例の回路構成においてノードVaとGNDとの間に接続されていた抵抗R1が除かれた構成となっている。そして電源電圧Vccに並列に接続されたPMOSトランジスタMP12と、トランジスタMP12のゲート・ソース間に接続されたコンデンサC12と、トランジスタMP12のドレインに接続された抵抗R12とを有している。第１の電流源手段402は、図示しない第１および第２の２つのオペアンプに共通の負入力端子Vaと、第２のオペアンプへの正入力端子V1bとを有する。トランジスタMP12のゲートはノードV11に接続され、ドレインは、第２のオペアンプの正入力端子であってNMOSトランジスタMN1bのゲートであるノードV1bに接続されている。
【００３２】
図４における回路400の第２の電流源手段404は、図３に示す第３の実施例における電流源手段304から、ノードVbとGNDとの間に接続されていた抵抗R2が除かれた構成となっている。第２の電流源手段404は、第１のオペアンプへの正入力端子Vbを有する。
【００３３】
この他、追加された要素は、まず、NMOSトランジスタMN1a、MN1bと、NMOSトランジスタMN11、MN12と、PMOSトランジスタMP14〜MP16である。NMOSトランジスタMN1a、MN1bのゲートVa、V1bは、それぞれ、図示しない第２のオペアンプの負入力端子および正入力端子に接続されていて、第２のオペアンプの出力端子は、ノードV11に接続されている。さらに追加された要素はトランジスタMP13であり、トランジスタMP13は、ゲートがノードV11に接続され、ドレインが端子Vrefに接続されている。
【００３４】
第４の実施例の特徴は、まず、PMOSトランジスタMP5のドレインV1とNMOSトランジスタMNaのドレインdaとの間に、ダイオード接続されたNMOSトランジスタMN4を含む点である。さらに、PMOSトランジスタMP15のドレインV11とNMOSトランジスタMN1aのドレインd1aとの間に、ダイオード接続されたNMOSトランジスタMN14を含む点である。
【００３５】
図４の回路400において、PMOSトランジスタMP1、MP2、MP3、MP4、MP5およびMP6のチャネル幅（W）とチャネル長（L）のサイズ比（W/L）はすべて同一であり、NMOSトランジスタMN2およびMN1のサイズ比W/Lは２：１とする。また、同様に、PMOSトランジスタMP12、MP13、MP14、MP15、MP16のサイズ比（W/L）はすべて同一であり、NMOSトランジスタMN12およびMN11のサイズ比W/Lは２：１とする。
【００３６】
以下図４に示す本発明の第４の実施例の動作を説明する。通常の基準電圧発生動作では、各PMOSトランジスタMP1、MP2、MP3、MP4、MP5およびMP6を流れるドレイン・ソース間電流Ids1、すなわち基準電流Iref1は等しくなり、式（28）のようになる。
Ids1＝Iref1＝(1／R3)×[(kT／q)×ln(n)]                             （28）
一方、各PMOSトランジスタMP12、MP13、MP14、MP15およびMP16を流れるドレイン・ソース間電流Ids2、すなわち基準電流Iref2は等しくなり、式（29）のようになる。
IdS2＝Iref2＝(1／R12)×Va                                          （29）
式（28）および（29）に示す電流Iref1およびIref2を加算した電流が、端子Vrefに接続された抵抗R4に流れるため、式（30）が成立する。
Vref＝R4×(Iref1＋Iref2)
＝(R4／R12)×[Va＋(R12／R3)×(kT／q)×ln(n)]                   （30）
ここで抵抗値の関係をR12＝R1＝R2とすれば、第４の実施例の回路の通常の基準電圧発生値Vrefは、第３の実施例の回路のそれと同じとなる。
【００３７】
第３の実施例の回路と同様に、第４の実施例の回路においても、PMOSトランジスタMP6のゲート・ソース間電圧Vgs(MP6)は、式（31）に示す値となる。
Vgs(MP6)＝Vcc−Vth(MN4)−Vds(MNa)−Vds(MN1)                        （31）
また、PMOSトランジスタMP16のゲート・ソース間電圧Vgs(MP16)は、式（32）に示す値となる。
Vgs(MP16)＝Vcc−Vth(MN4)−Vds(MN1a)−Vds(MN11)                     （32）
Vth(MP6)＞Vgs(MP6)という条件下では、PMOSトランジスタMP6はON状態となり、Vth(MP16)＞Vgs(MP16)という条件下では、PMOSトランジスタMP16はON状態となる。したがって、PMOSトランジスタMP6がON状態となる電源電圧Vccの範囲、ならびに、PMOSトランジスタMP16がON状態となる電源電圧Vccの範囲は、それぞれ、式（33）および（34）に示す通りである。
Vcc＞Vth(MP6)＋Vth(MN4)＋Vsat(MNa)＋Vsat(MN1)                      （33）
Vcc＞Vth(MP16)＋Vth(MN14)＋Vsat(MN1a)＋Vsat(MN11)                  （34）
式（33）および（34）は、第４の実施例の回路400におけるすべてのPMOSトランジスタを動作させることが可能な電源電圧を表している。一般的なCMOSプロセスでのスレショルド電圧Vthは0.4〜0.7v程度であり、電圧Vaは0.5〜0.7vである。この場合、式（35）に示す関係が成り立つ。
Va＜Vth(MP6)＋Vth(MN4)≒Vth(MP16)＋Vth(MN14)                       （35）
Vsat(MP6)＜Vsat(Mna)＋Vsat(MN1)≒Vsat(MN1a)＋Vsat(MN11)            （36）
仮に、式（36）に示す関係が成立するようにNMOSトランジスタMN1、MN11とPMOSトランジスタMP6のサイズを決定しておけば、式（33）〜（35）から、式（37）が成立する。
Vth(MN2)＋Vsat(MP6)＜Vth(MP6)＋Vth(MN4)＋Vsat(MNa)＋Vsat(MN1)
≒Vth(MP16)＋Vth(MN14)＋Vth(MP16)＋Vth(MN14)     （37）
したがって、オペアンプの正入力端子電圧Vbと負入力端子電圧Vaとの関係がVb＜Vaとなるような、式（38）に示す低い電源電圧Vccの範囲は、式（33）および（34）に示す、回路400のすべてのPMOSトランジスタを動作させることが可能な電源電圧の範囲外となる。すなわち、著しい過剰電流が生じてしまうことがない。
Vth(MN2)＋Vsat(MP6)＜Vcc＜Va＋Vsat(MP1)                            （38）
さらに、回路起動用の端子PONRSTにハイレベル電圧を印加している場合においても、電圧V1はNMOSトランジスタMN3を介してGNDレベル近くまで下がることはなく、式（39）に示す値にクランプすることが可能であり、著しい過剰電流が生じることがない。
V1＝Vth(MN5)＋Vsat(MN1)＋Vsat(MN3)                                 （39）
図３に示す第３の実施例では、ダイオード電圧に比例した電流を発生させるために２つの抵抗R1、R2を必要としていた。一方、第４の実施例では、オペアンプが１つ追加されるものの、１つの抵抗R12しか必要としない。したがって、第４の実施例は、発生する基準電流値が非常に小さい場合や、高い抵抗値を得るには大きなレイアウト面積を必要とするプロセスを用いなければならない場合に、より有効である。
【実施例５】
【００３８】
図５は本発明による基準電流発生回路の第５の実施例を示す回路図である。第５の実施例における回路500は、図１に示した第１の実施例を応用したものである。図５では、図１のオペアンプ入力部に使用していたNative Vt NMOSトランジスタMNa、MNbを、通常のNMOSトランジスタMNa1、MNb1に置き換えている。そしてそれらオペアンプ入力用NMOSトランジスタMNa1、MNb1が動作可能な電圧となるよう、抵抗R1・ダイオードD1の接続ノードと、ノードVaとの間に抵抗Rcを追加し、これと同様に、抵抗R2・R3の接続ノードとノードVbとの間に抵抗Rdを追加した構成を有する。図５ではNative Vt NMOSを必要としないため、通常のCMOSプロセスで回路を構成することが可能となる。
【実施例６】
【００３９】
図６は本発明による基準電流発生回路の第６の実施例を示す回路図である。第６の実施例における回路600は、図２に示した第２の実施例を応用したものである。図６でも、図２のオペアンプ入力部に使用していたNative Vt NMOSトランジスタMNa、MNbを、通常のNMOSトランジスタMNa1、MNb1に置き換えている。そしてそれらオペアンプ入力用NMOSトランジスタMNa1、MNb1が動作可能な電圧となるよう、抵抗R1・ダイオードD1の接続ノードと、ノードVaとの間に抵抗Rcを追加し、これと同様に、抵抗R2・R3の接続ノードとノードVbとの間に抵抗Rdを追加した構成を有する。図６でもNative Vt NMOSを必要としないため、通常のCMOSプロセスで回路を構成することが可能となる。
【実施例７】
【００４０】
図７は本発明による基準電流発生回路の第７の実施例を示す回路図である。第７の実施例における回路700は、図３に示した第３の実施例を応用したものである。図７でも、図３のオペアンプ入力部に使用していたNative Vt NMOSトランジスタMNa、MNbを、通常のNMOSトランジスタMNa1、MNb1に置き換えている。そしてそれらオペアンプ入力用NMOSトランジスタMNa1、MNb1が動作可能な電圧となるよう、抵抗R1・ダイオードD1の接続ノードと、ノードVaとの間に抵抗Rcを追加し、これと同様に、抵抗R2・R3の接続ノードとノードVbとの間に抵抗Rdを追加した構成を有する。図７でもNative Vt NMOSを必要としないため、通常のCMOSプロセスで回路を構成することが可能となる。
【実施例８】
【００４１】
図８は本発明による基準電流発生回路の第８の実施例を示す回路図である。第８の実施例における回路800は、図４に示した第４の実施例を応用したものである。図８でも、図４のオペアンプ入力部に使用していたNative Vt NMOSトランジスタMNa、MNb、MN1a、MN1bを、通常のNMOSトランジスタMNa1、MNb1、MN1a1、MN1b1に置き換えている。そしてそれらオペアンプ入力用NMOSトランジスタMNa1、MNb1、MN11、MN1b1が動作可能な電圧となるよう、ダイオードD1とノードVaとの間に抵抗Rcを追加し、抵抗R3とノードVbとの間に抵抗Rdを追加し、抵抗R12とGNDとの間に抵抗Reを追加し、抵抗Reを追加したために生じるオペアンプ入力電圧の増加分が、抵抗Rcで生じる電圧増加分と等しくなるよう、抵抗Reに電流を流すPMOSトランジスタMP22を追加している。図８でもNative Vt NMOSを必要としないため、通常のCMOSプロセスで回路を構成することが可能となる。
【実施例９】
【００４２】
図９は発明による基準電流発生回路の第９の実施例を示す回路図である。第９の実施例における回路900も、図８と同様に、図４に示した第４の実施例を応用したものである。図９でも、図４のオペアンプ入力部に使用していたNative Vt NMOSトランジスタMNa、MNb、MN1a、MN1bを、通常のNMOSトランジスタMNa1、MNb1、MN1a1、MN1b1に置き換えている。そしてそれらオペアンプ入力用NMOSトランジスタMNa1、MNb1、MN11、MN1b1が動作可能な電圧となるよう、ダイオードD1とノードVaとの間に抵抗Rcを追加し、抵抗R3とノードVbとの間に抵抗Rdを追加している。図９の実施例が図８と異なるのは、NMOSトランジスタMN1b1のゲートV1bとPMOSトランジスタMP12のドレインとの間に抵抗素子Reが挿入されていて、抵抗R12はノードV1bとGNDとの間に位置する点である。この点は図２に示す第２の実施例と類似している。
【００４３】
これにより、PMOSトランジスタMP13のドレインから、温度依存特性のないバンドギャップ電圧(＝Va＋R12×(Rc／R3)×(kT／q)×ln(n))の1／R12に比例する基準電流(＝(1／R12)×[Va＋R12×(Rc／R3)×(kT／q)×ln(n)])を出力することが出来る。図９でもNative Vt NMOSを必要としないため、通常のCMOSプロセスで回路を構成することが可能となる。
【図面の簡単な説明】
【００４４】
【図１】本発明による基準電流発生回路の第１の実施例の回路図である。
【図２】本発明による基準電流発生回路の第２の実施例の回路図である。
【図３】本発明による基準電流発生回路の第３の実施例の回路図である。
【図４】本発明による基準電流発生回路の第４の実施例の回路図である。
【図５】本発明による基準電流発生回路の第５の実施例の回路図である。
【図６】本発明による基準電流発生回路の第６の実施例の回路図である。
【図７】本発明による基準電流発生回路の第７の実施例の回路図である。
【図８】本発明による基準電流発生回路の第８の実施例の回路図である。
【図９】本発明による基準電流発生回路の第９の実施例の回路図である。
【図１０】従来技術におけるバンドギャップリファレンス回路の一例を示す回路図である。
【符号の説明】
【００４５】
V1  オペアンプの出力端子
Va  オペアンプへの負入力端子
Vb、V1b  オペアンプへの正入力端子
Vcc  電源電圧端子
Vref  基準電圧端子
PONRST  制御信号端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006285337.tif 000008
【図７】
2006285337.tif 000009
【図８】
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【図９】
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【図１０】
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