(57)【要約】【課題】  シリアルライン上に不安定な装置が存在した場合でも、他の機器に悪影響を与えることなく自動的にその装置を切り離し、他の正常な機器への悪影響を有効に抑えること。【解決手段】  シリアルデータＳＤ１、ＳＤ２を外部の機器１００との間で送受信するためのインターフェイスにバス型のシリアルライン２を有する外部機器制御ユニット１のシリアルライン保護回路において、外部機器制御ユニット１内に設けられているＣＰＵ３をリセットするためののリセットパルスＲＰ１の出力頻度が所定レベル以上となったか否かを判別する判別部５と、判別部５に応答し出力頻度が所定レベルを超えた場合に外部機器制御ユニット１をシリアルライン２から切り離すための保護回路部６とを設けた。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリアルデータを外部の機器との間で送受信するためのインターフェイスにバス型のシリアルラインを有する装置のシリアルライン保護回路において、
前記装置内に設けられている中央演算処理ユニットをリセットするためののリセット信号の出力頻度が所定レベル以上となったか否かを判別する判別部と、
該判別部に応答し前記出力頻度が前記所定レベルを超えた場合に前記装置と前記シリアルラインとの接続状態を解除するための保護回路と
を備えたことを特徴とするシリアルライン保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェイスにバス型のシリアルラインを有する外部装置の制御のための制御システムのシリアルライン保護回路に関するものである。
【背景技術】
【０００２】
インターフェイスにバス型のシリアルラインを有する種々の制御システムが様々な分野で用いられているが、この種の制御システムにおいては、例えば制御システムに何らかの故障等の不具合が生じると、制御システムの再起動動作が頻繁に生じる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような再起動を繰り返すようなＲＡＭや周辺回路の故障が発生した場合、シリアルラインに無駄なデータが送信され、これにより回線を混乱させ、回線がビジー状態となってシリアルラインを介しての通信が不可能になってしまうという問題を生じる。この結果、シリアルラインに接続されている他の正常な装置の作動にも悪影響が及ぶことになる。そこで、従来はこのよう通信障害が生じた場合には、通信障害記録などから問題の機器を特定し、この特定された機器をシリアルラインから切り離すという効率の悪い方法で対処していたため、迅速な対応ができなかった。
【０００４】
本発明の目的は、シリアルライン上に不安定な機器が存在した場合でも、他の正常な機器への悪影響を有効に抑えることができるシリアルライン保護回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するための本発明の特徴は、シリアルデータを外部の機器との間で送受信するためのインターフェイスにバス型のシリアルラインを有する装置のシリアルライン保護回路において、前記装置内に設けられている中央演算処理ユニットをリセットするためののリセット信号の出力頻度が所定レベル以上となったか否かを判別する判別部と、該判別部に応答し前記出力頻度が前記所定レベルを超えた場合に前記装置と前記シリアルラインとの接続状態を解除するための保護回路とを備えた点にある。
【発明の効果】
【０００６】
本発明によれば、シリアルライン上に不安定な機器が存在した場合でも、他の機器に悪影響を与えることなく自動的に不安定となった装置を切り離すことができるので、他の正常な機器への悪影響を有効に抑えることができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。
【０００８】
図１は、本発明によるシリアルライン保護回路を備えた外部機器制御ユニットの実施の形態の一例を示すブロック図である。外部機器制御ユニット１は、内部で作られたシリアルデータを外部の複数の機器１００、１０１、・・・に送ると共に外部の機器１００、１０１、・・・からのシリアルデータを受け取るためのインターフェイスとして、バス型のシリアルライン２を備えている。外部機器制御ユニットからのシリアルデータはドライバ２Ａからシリアルライン２に送り出され、一方、外部機器制御ユニット１は外部の機器１００、１０１、・・・のうちのいずれからのシリアルデータをシリアルライン２を介して受信する構成となっている。外部の機器１００、１０１、・・・はシリアルライン２を介してこれらの機器間で、又は外部機器制御ユニット１以外の装置との間でデータの送受信を行うことができる構成となっている。
【０００９】
符号３で示されるのは、中央演算処理ユニット（ＣＰＵ）であり、外部機器制御ユニット１における各種のデータ処理はＣＰＵ３において実行される。ＣＰＵ３の動作を監視するため、ＣＰＵ３から出力されるウオッチドックパルスＷＤＰは監視部４に入力されており、ここでウオッチドックパルスＷＤＰが所定時間間隔で出力されているか否かが監視される。監視部４は、ウオッチドックパルスＷＤＰがＣＰＵ３から出力される時間間隔が所定時間より長くなると、ＣＰＵ３の動作に異常が生じたと判断し、リセットパルスＲＰ１を出力する。リセットバルスＲＰ１はＣＰＵ３のリセット入力端子３Ａに入力され、これに  よりＣＰＵ３にリセットが掛けられる。
【００１０】
リセットパルスＲＰ１の出力頻度に基づいて外部機器制御ユニット１の動作の異常を判別する目的で判別部５が設けられている。判別部５は、リセットパルスＲＰ１に応答しリセットパルスＲＰ１の出力回数を計数するためのカウンタ５１と、カウンタ５１の計数値を所定の時間Ｔ毎にリセットするため時間Ｔ毎にリセットパルスＲＰ２を出力するタイマ５２とを有している。タイマ５２からのリセットパルスＲＰ２は、オア回路５３を介してカウンタ５１のリセット入力端子５１Ａに与えられている。
【００１１】
そして、カウンタ５１は監視部４からリセットパルスＲＰ１が出力される毎にその計数値を１だけ大きくし、該計数値が予め定められた値Ｋに達すると異常検知パルスＡＰを出力する構成となっている。
【００１２】
符号５４で示されるのは、外部機器制御ユニット１において電源が投入された場合に判別部５を初期動作状態にリセットするためのリセットパルスＲＰ３を出力するリセット回路である。リセットパルスＲＰ３はオア回路５３を介してカウンタ５１のリセット入力端子５１Ａに与えられると共に、タイマ５２のリセット入力端子５２Ａにも与えられる構成となっている。                                                                    
【００１３】
カウンタ５１はリセットパルスＲＰ１が出力させる毎に計数値を１つづつ増加させる動作を開始するが、タイマ５２からリセットパルスＲＰ２が出力された場合には、その計数値は零とされる。したがって、ＣＰＵ３が正常に動作している場合にはカウンタ５１から異常検知パルスＡＰが出力されることはない。しかし、ＣＰＵ３の動作に異常が生じリセットパルスＲＰ１が出力される状況となった場合、タイマ５２からのリセットパルスＲＰ２の出力時間間隔内においてリセットパルスＲＰ１がＫ個以上出力されるようになると、タイマ５２から異常検知パルスＡＰが出力されることになる。なお、リセットパルスＲＰ１が出力されるようになっても、タイマ５２からのリセットパルスＲＰ２の出力時間間隔内に出力されるリセットパルスＲＰ１の個数がＫ個より少ない場合には、異常検知パルスＡＰは出力されない。したがって、異常検知パルスＡＰの出力は、リセットパルスＲＰ１の出力頻度が所定レベルを超えたと判別されたことを意味する。Ｋの値は適宜に定めることができる。
【００１４】
異常検知パルスＡＰが出力されたことに応答してシリアルライン２から外部機器制御ユニット１を切り離すため、保護回路部６が設けられている。保護回路部６は、異常検知パルスＡＰの出力に応答して作動するラッチ回路６１と、ラッチ回路６１からのラッチ出力ＬＴに応答して作動し、ドライバ２Ａと外部の機器１００、１０１・・・との間のシリアルライン２による接続を切断するためのリレー回路６２とを構えて成っている。
【００１５】
ラッチ回路６１のリセット入力端子６１Ａにはリセット回路５４からのリセットパルスＲＰ３が入力される構成となっており、ラッチ回路６１は電極投入時にリセットされ、これによりその出力ライン６１Ｂに出力されるラッチ出力ＬＴのレベルは低レベル状態となる。このときリレー回路６２は動作せず、そのリレー接点６２Ａは閉じており、外部の機器１００はシリアルライン２に接続されている。そして、カウンタ５１から異常検知パルスＡＰが出力されるとラッチ回路６１が作動し、その出力ライン６１Ｂに出力されるラッチ出力ＬＴのレベルが高レベルにラッチされる。この結果、リレー接点６２Ａが開き、外部の機器１００はシリアルライン２から切り離される。
【００１６】
したがって、外部機器制御ユニット１の動作に障害が発生した場合、正常に作動している他の機器に悪影響が及ぶのを速やかに阻止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態の一例を示すブロック図。
【符号の説明】
【００１８】
１  外部機器制御ユニット
２  シリアルライン
２Ａ  ドライバ
３  中央演算処理ユニット（ＣＰＵ）
４  監視部
５  判別部
６  保護回路部
７  通信制御部
５１  カウンタ
５２  タイマ
５３  回路
５４  リセット回路
６１  ラッチ回路
６１Ａ  リセット入力端子
６１Ｂ  出力ライン
６２    リレー回路
ＡＰ  異常検知パルス
ＬＴ    ラッチ出力
ＲＰ１  リセットパルス
ＲＰ２  リセットパルス
ＲＰ３  リセットバルス
ＳＤ１、ＳＤ２  シリアルデータ
ＷＤＰ  ウオッチドックパルス
【図１】
2006178580.tif 000003