(57)【要約】【課題】  負性容量回路内のループ利得を減少させ、不要な発振条件を満足させないようにした負性容量回路を得ること。【解決手段】  ソース接地した２つのＦＥＴの第１のＦＥＴ１ａのゲート端子と第２のＦＥＴ１ｂのドレイン端子の間に減衰器４ａが直列に挿入接続され、第１のＦＥＴ１ａのドレイン端子と第２のＦＥＴ１ｂのゲート端子の間に減衰器４ｂが直列に挿入接続され、第１のＦＥＴ１ａのドレイン端子には一端が接地されたインダクタが接続され、第２のＦＥＴ１ｂのドレイン端子には一端が接地された負荷が接続されている。【選択図】  図１
2006005769.tif 000002
【特許請求の範囲】
【請求項１】
ソース接地した第１の電界効果トランジスタ(以下、ＦＥＴとする)とソース接地した第２のＦＥＴとを備え、上記第１のＦＥＴのドレインが上記第２のＦＥＴのゲートに接続され、上記第２のＦＥＴのドレインが上記第１のＦＥＴのゲートに接続され、上記第１のＦＥＴのドレインと上記第２のＦＥＴのゲートとの間に一端が接地された第１のインダクタの他端が接続され、上記第１のＦＥＴのゲートと上記第２のＦＥＴのドレインとの間に一端が接地された負荷の他端が接続された構成の負性容量回路において、
上記第１のＦＥＴのゲートと上記負荷の他端との間および上記第２のＦＥＴのゲートと上記第１のインダクタの他端との間に、あるいは、上記第１のＦＥＴのゲートと上記負荷の他端との間または上記第２のＦＥＴのゲートと上記第１のインダクタの他端との間に、減衰器を直列に挿入接続したことを特徴とする負性容量回路。
【請求項２】
ソース接地した第１のＦＥＴとソース接地した第２のＦＥＴと第３のＦＥＴとを備え、上記第１のＦＥＴのゲートが上記第２のＦＥＴのドレインに接続され、上記第１のＦＥＴのドレインが上記第３のＦＥＴのドレインに接続され、上記第２のＦＥＴのゲートが上記第３のＦＥＴのゲートに接続され、上記第１のＦＥＴのゲートと上記第２のＦＥＴのドレインとの間に一端が接地された負荷の他端が接続され、
上記第３のＦＥＴのソースに一端が接地された第１のインダクタの他端が接続され、
上記第３のＦＥＴのドレイン・ソース間に並列に第２のインダクタが接続された構成の負性容量回路。
【請求項３】
ソース接地した第１のＦＥＴとソース接地した第２のＦＥＴと第３のＦＥＴとを備え、上記第１のＦＥＴのゲートが上記第２のＦＥＴのドレインに接続され、上記第１のＦＥＴのドレインが上記第３のＦＥＴのドレインに接続され、上記第２のＦＥＴのゲートが上記第３のＦＥＴのゲートに接続され、上記第１のＦＥＴのゲートと上記第２のＦＥＴのドレインとの間に一端が接地された負荷の他端が接続され、
上記第３のＦＥＴのソースに一端が接地された第１のインダクタの他端が接続され、
上記第３のＦＥＴのドレイン・ソース間に並列に第１のキャパシタが接続された構成の負性容量回路。
【請求項４】
ソース接地した第１のＦＥＴとソース接地した第２のＦＥＴと第３のＦＥＴとを備え、上記第１のＦＥＴのゲートが上記第２のＦＥＴのドレインに接続され、上記第１のＦＥＴのドレインが上記第３のＦＥＴのドレインに接続され、上記第２のＦＥＴのゲートが上記第３のＦＥＴのゲートに接続され、上記第１のＦＥＴのゲートと上記第２のＦＥＴのドレインとの間に一端が接地された負荷の他端が接続され、
上記第３のＦＥＴのソースに一端が接地された第１のインダクタの他端が接続され、
上記第１のＦＥＴのドレインと上記第３のＦＥＴのドレインとの間に一端が接地された第２のインダクタの他端が接続された構成の負性容量回路。
【請求項５】
ソース接地した第１のＦＥＴとソース接地した第２のＦＥＴと第３のＦＥＴとを備え、上記第１のＦＥＴのゲートが上記第２のＦＥＴのドレインに接続され、上記第１のＦＥＴのドレインが上記第３のＦＥＴのドレインに接続され、上記第２のＦＥＴのゲートが上記第３のＦＥＴのゲートに接続され、上記第１のＦＥＴのゲートと上記第２のＦＥＴのドレインとの間に一端が接地された負荷の他端が接続され、
上記第３のＦＥＴのソースに一端が接地された第１のインダクタの他端が接続され、
上記第１のＦＥＴのドレインと上記第３のＦＥＴのドレインとの間に一端が接地された第２のキャパシタの他端が接続された構成の負性容量回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、負性容量回路に関するものである。
【背景技術】
【０００２】
従来の負性容量回路としては、図８に示すように、ソース接地した２つのＦＥＴの第１のＦＥＴ１ａのドレイン端子と第２のＦＥＴ１ｂのゲート端子、及び第２のＦＥＴのドレイン端子と第１のＦＥＴ１ａのゲート端子とをそれぞれ接続し、上記接続端子の一方に一端を接地したインダクタ２を接続し、もう一方に負荷３を接続して構成したものがある。負性容量回路の特性は、図９に示すように、スミスチャート上では周波数に対して通常の容量とは逆向きとなる。
その動作としては、負荷３側から入力される高周波電圧により、逆相の高周波電流が生じ、負性容量回路の出力インピーダンスが等価的に負のキャパシタとなる。この原理を以下に示す。入力された電圧はソース接地した２つのＦＥＴのうち、一方のＦＥＴ１ａのゲート端子に印加され、ドレイン電流が流れる。このドレイン電流により、インダクタ２に逆相の電圧が生じる。インダクタ２に生じた電圧は、もう一方のソース接地したＦＥＴ１ｂのゲート端子に印加されるので、逆相の電流が負荷３に流れることになる。インピーダンスは、電圧と電流の比であり、逆相とは負であることと等価であるため、負性容量回路の出力インピーダンスは等価的に負となる。また、ＦＥＴはゲート端子とドレイン端子で位相関係が１８０°異なるため、位相を反転するインバータの役割をし、ＦＥＴに接続されているインダクタは負荷から見るとキャパシタが接続されているのと等価となる。このことから、本構成の回路の出力インピーダンスは、負のキャパシタと等価となる（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】“Novel Microwave Negative Capacitance.Application to a Wide-Range Tunable Capacitance“、Svilen Kolev,Bruno Delacressonniere,Jean-Luc Gautier,EuMC2000
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような負性容量回路は、可変容量素子に直列または並列に接続して使われ、等価的に可変容量素子の変化比を大きくすることが可能である。また、可変容量素子の変化比が大きくなれば、発振器を構成する場合に発振周波数帯域を広帯域化できるようになる。発振周波数帯域の広帯域化により、広帯域シンセサイザに必要な周波数帯域を１つまたは少数の発振器でカバーできるようになるため、シンセサイザを小型化できる。
しかしながら、図８に示した従来の負性容量回路においては、ソース接地した２つのＦＥＴで構成されるループで大きな利得が生じ、不要な発振条件を満足してしまうという問題がある。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、負性容量回路内のループ利得を減少させ、不要な発振条件を満足させないようにした負性容量回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る負性容量回路においては、ソース接地した第１の電界効果トランジスタ(以下、ＦＥＴとする)とソース接地した第２のＦＥＴとを備え、上記第１のＦＥＴのドレインが上記第２のＦＥＴのゲートに接続され、上記第２のＦＥＴのドレインが上記第１のＦＥＴのゲートに接続され、上記第１のＦＥＴのドレインと上記第２のＦＥＴのゲートとの間に一端が接地された第１のインダクタの他端が接続され、上記第１のＦＥＴのゲートと上記第２のＦＥＴのドレインとの間に一端が接地された負荷の他端が接続された構成の負性容量回路において、上記第１のＦＥＴのゲートと上記負荷の他端との間および上記第２のＦＥＴのゲートと上記第１のインダクタの他端との間に、あるいは、上記第１のＦＥＴのゲートと上記負荷の他端との間または上記第２のＦＥＴのゲートと上記第１のインダクタの他端との間に、減衰器を直列に挿入接続したことを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、ソース接地した第１のＦＥＴとソース接地した第２のＦＥＴとを備えたループに減衰器を直列に挿入接続することにより、負性容量回路内のループ利得を減少でき、不要な発振条件を満足させないようにした負性容量回路を得られる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１による負性容量回路の回路構成説明図である。図１において、ソース接地した２つのＦＥＴの第１のＦＥＴ１ａのゲート端子と第２のＦＥＴ１ｂのドレイン端子の間に減衰器４ａが直列に挿入接続され、第１のＦＥＴ１ａのドレイン端子と第２のＦＥＴ１ｂのゲート端子の間に減衰器４ｂが直列に挿入接続され、第１のＦＥＴ１ａのドレイン端子には一端が接地されたインダクタが接続され、第２のＦＥＴ１ｂのドレイン端子には一端が接地された負荷が接続されている。なお、ここでは、減衰器４ａ、４ｂとして、図１に示すような３つの抵抗を接続した構成のものを例示するが、これに限るものではない。また、ここでは、２つの減衰器４ａ、４ｂをそれぞれの経路に直列に挿入接続した場合を例示するが、１つの減衰器をいずれか一方の経路に挿入接続しても良く、同様に効果を奏する。
【０００９】
次に動作について説明する。
この発明の実施の形態１による負性容量回路においては、負荷３側から入力された高周波電圧は、減衰器４ａで減衰された後ソース接地した２つのＦＥＴのうち、一方のＦＥＴ１ａのゲート端子に印加され、ドレイン電流が流れる。このドレイン電流により、一端が接地されているインダクタ２に逆相の電圧が生じる。インダクタ２に生じた電圧は、減衰器４ｂで減衰された後もう一方のソース接地したＦＥＴ１ｂのゲート端子に印加されるので、逆相の電流が負荷３に流れることになる。インピーダンスは、電圧と電流の比であり、逆相とは負であることと等価であるため、負性容量回路の出力インピーダンスは等価的に負となる。また、ＦＥＴはゲート端子とドレイン端子で位相関係が１８０°異なるため、位相を反転するインバータの役割をし、ＦＥＴ１ａのドレイン端子に接続されているインダクタ２は負荷３から見るとキャパシタが接続されているのと等価となる。このことから、この負性容量回路の出力インピーダンスは、負のキャパシタと等価となる。
【００１０】
以上のように、ＦＥＴのゲート端子側にそれぞれ挿入された減衰器４ａ、４ｂを備えることにより、負性容量回路内のループ利得は減少する。
【００１１】
図２は負性容量回路の動作原理を説明するための、回路図である。図３は負性容量回路の動作原理を説明するための、動作説明図である。図２の回路図において、Ｐｏｒｔ１をループの始点、Ｐｏｒｔ２をループの終点とすると、Ｐｏｒｔ１から入力される電力とＰｏｒｔ２から出力される電力との差がループ利得となる。また、図３の動作説明図において、減衰器を挿入する前のループ利得の周波数特性曲線は、ループ位相の周波数特性曲線におけるループ位相が０°の周波数において、ループ利得が０ｄＢ以上である場合を示している。このように、ループ利得が０ｄＢ以上であると、負性容量回路内で不要発振が生じる。これに対して、この発明の負性容量回路のように、減衰器を挿入した構成とすると、図３に示す減衰器を挿入した後のループ利得の周波数特性曲線が得られ、上記ループ位相が０°の周波数において、ループ利得を０ｄＢ以下とすることができ、不要発振を抑制できることが分かる。
以上のように、この発明の実施の形態１による負性容量回路によれば、負性容量回路内のループ利得を減少させ、不要な発振条件を満足させないようにした負性容量回路を得られる効果がある。
【００１２】
実施の形態２．
図４はこの発明の実施の形態２による負性容量回路の回路構成説明図である。図４において、負性容量回路内にアイソレータとして第３のＦＥＴ１ｃを挿入し、アイソレータとして用いる第３のＦＥＴ１ｃのドレイン・ソース間にインダクタ２ｂを並列に接続することで、ループ利得を抑制する構成であり、第３のＦＥＴ１ｃのソース端子に一端が接地されたインダクタ２ａが接続され、第２のＦＥＴ１ｂのドレイン端子には一端が接地された負荷３が接続されている。
【００１３】
次に動作について説明する。
この発明の実施の形態２による負性容量回路においては、負荷３側から入力された高周波電圧は、ソース接地した２つのＦＥＴのうち、一方の第１のＦＥＴ１ａのゲート端子に印加され、ドレイン電流が流れる。このドレイン電流により、アイソレータとして用いられる第３のＦＥＴ１ｃのドレイン・ソース間に並列に接続されたインダクタ２bとＦＥＴ１ｃのソース端子に接続されているインダクタ２aに逆相の電圧が生じる。インダクタ２aに生じた電圧は、ＦＥＴ１ｃのソース・ゲート間と、ＦＥＴ１ｂのゲート・ソース間に印加され、ＦＥＴ１ｂによる逆相のドレイン電流が負荷に流れることになる。インピーダンスは、電圧と電流の比であり、逆相とは負であることと等価であるため、負性容量回路の出力インピーダンスは等価的に負となる。また、ＦＥＴ１ｃはゲート端子とドレイン端子で位相関係が１８０°異なるため、位相を反転するインバータの役割をし、インダクタ２ａは負荷３から見るとキャパシタが接続されているのと等価となる。このことから、この負性容量回路の出力インピーダンスは、負のキャパシタと等価となる。また、ＦＥＴ１ｃのドレイン・ゲート間の通過損失が大きいため、及びＦＥＴ１ｂのゲート端子に印加される電圧がＦＥＴ１ｃのゲート・ソース間のインピーダンスとの分圧による値のため、ＦＥＴ１ｃの挿入によりＦＥＴ１ｂのゲート端子に印加される電圧を下げることができ、負性容量回路内のループ利得は減少する。
【００１４】
以上のように、この発明の実施の形態２による負性容量回路によれば、負性容量回路内のループ利得を減少させ、不要な発振条件を満足させないようにした負性容量回路を得られる効果がある。
【００１５】
実施の形態３．
図５はこの発明の実施の形態３による負性容量回路の回路構成説明図である。図５において、負性容量回路内にアイソレータとして第３のＦＥＴ１ｃを挿入し、アイソレータとして用いる第３のＦＥＴ１ｃのドレイン・ソース間にキャパシタ５を並列に接続することで、ループ利得を抑制する構成であり、第３のＦＥＴ１ｃのソース端子に一端が接地されたインダクタ２が接続され、第２のＦＥＴ１ｂのドレイン端子には一端が接地された負荷３が接続されている。
【００１６】
次に動作について説明する。
この発明の実施の形態３による負性容量回路においては、負荷３側から入力された高周波電圧は、ソース接地した２つのＦＥＴのうち、一方の第１のＦＥＴ１ａのゲート端子に印加され、ドレイン電流が流れる。このドレイン電流により、アイソレータとして用いられる第３のＦＥＴ１ｃのドレイン・ソース間に並列に接続されたキャパシタ５とＦＥＴ１ｃのソース端子に接続されているインダクタ２に逆相の電圧が生じる。インダクタ２に生じた電圧は、ＦＥＴ１ｃのソース・ゲート間と、ＦＥＴ１ｂのゲート・ソース間に印加され、ＦＥＴ１ｂによる逆相のドレイン電流が負荷に流れることになる。インピーダンスは、電圧と電流の比であり、逆相とは負であることと等価であるため、負性容量回路の出力インピーダンスは等価的に負となる。また、ＦＥＴ１ｃはゲート端子とドレイン端子で位相関係が１８０°異なるため、位相を反転するインバータの役割をし、インダクタ２は負荷３から見るとキャパシタが接続されているのと等価となる。このことから、この負性容量回路の出力インピーダンスは、負のキャパシタと等価となる。また、ＦＥＴ１ｃのドレイン・ゲート間の通過損失が大きいため、及びＦＥＴ１ｂのゲート端子に印加される電圧がＦＥＴ１ｃのゲート・ソース間のインピーダンスとの分圧による値のため、ＦＥＴ１ｃの挿入によりＦＥＴ１ｂのゲート端子に印加される電圧を下げることができ、負性容量回路内のループ利得は減少する。
【００１７】
以上のように、この発明の実施の形態３による負性容量回路によれば、負性容量回路内のループ利得を減少させ、不要な発振条件を満足させないようにした負性容量回路を得られる効果がある。
【００１８】
実施の形態４．
図６はこの発明の実施の形態４による負性容量回路の回路構成説明図である。図６において、負性容量回路内にアイソレータとして第３のＦＥＴ１ｃを挿入し、アイソレータとして用いる第３のＦＥＴ１ｃのドレイン端子に一端が接地されたインダクタ２ｂを接続することで、ループ利得を抑制する構成であり、第３のＦＥＴ１ｃのソース端子に一端が接地されたインダクタ２ａが接続され、第２のＦＥＴ１ｂのドレイン端子には一端が接地された負荷３が接続されている。
【００１９】
次に動作について説明する。
この発明の実施の形態４による負性容量回路においては、負荷３側から入力された高周波電圧は、ソース接地した２つのＦＥＴのうち、一方の第１のＦＥＴ１ａのゲート端子に印加され、ドレイン電流が流れる。このドレイン電流により、一端が接地されているインダクタ２ｂに逆相の電圧が生じる。インダクタ２ｂに生じた逆相の電圧により、アイソレータとして用いられている第３のＦＥＴ１ｃに逆相のドレイン電流が生じる。このドレイン電流により、ＦＥＴ１ｃのソース端子に接続されているインダクタ２ａに逆相の電圧が生じる。インダクタ２ａに生じた電圧は、ＦＥＴ１ｃのソース・ゲート間と、ＦＥＴ１ｂのゲート・ソース間に印加され、ＦＥＴ１ｂによる逆相のドレイン電流が負荷に流れることになる。インピーダンスは、電圧と電流の比であり、逆相とは負であることと等価であるため、負性容量回路の出力インピーダンスは等価的に負となる。また、ＦＥＴ１ｃはゲート端子とドレイン端子で位相関係が１８０°異なるため、位相を反転するインバータの役割をし、インダクタ２ｂは負荷３から見るとキャパシタが接続されているのと等価となる。このことから、この負性容量回路の出力インピーダンスは、負のキャパシタと等価となる。また、ＦＥＴ１ｃのドレイン・ゲート間の通過損失が大きいため、及びＦＥＴ１ｂのゲート端子に印加される電圧がＦＥＴ１ｃのゲート・ソース間のインピーダンスとの分圧による値のため、ＦＥＴ１ｃの挿入によりＦＥＴ１ｂのゲート端子に印加される電圧を下げることができ、負性容量回路内のループ利得は減少する。
【００２０】
以上のように、この発明の実施の形態４による負性容量回路によれば、負性容量回路内のループ利得を減少でき、不要な発振条件を満足させないようにした負性容量回路を得られる効果がある。
【００２１】
実施の形態５．
図７はこの発明の実施の形態５による負性容量回路の回路構成説明図である。図７において、負性容量回路内にアイソレータとして第３のＦＥＴ１ｃを挿入し、アイソレータとして用いる第３のＦＥＴ１ｃのドレイン端子に一端が接地されたキャパシタ５が接続され、ループ利得を抑制する構成であり、第３のＦＥＴ１ｃのソース端子に一端が接地されたインダクタ２が接続され、第２のＦＥＴ１ｂのドレイン端子には一端が接地された負荷３が接続されている。
【００２２】
次に動作について説明する。
この発明の実施の形態５による負性容量回路においては、負荷３側から入力された高周波電圧は、ソース接地した２つのＦＥＴのうち、一方の第１のＦＥＴ１ａのゲート端子に印加され、ドレイン電流が流れる。このドレイン電流により、一端が接地されているキャパシタ５に逆相の電圧が生じる。キャパシタ５に生じた逆相の電圧により、アイソレータとして用いられている第３のＦＥＴ１ｃに逆相のドレイン電流が生じる。このドレイン電流により、ＦＥＴ１ｃのソース端子に接続されているインダクタ２に逆相の電圧が生じる。インダクタ２に生じた電圧は、ＦＥＴ１ｃのソース・ゲート間と、ＦＥＴ１ｂのゲート・ソース間に印加され、ＦＥＴ１ｂによる逆相のドレイン電流が負荷３に流れることになる。インピーダンスは、電圧と電流の比であり、逆相とは負であることと等価であるため、負性容量回路の出力インピーダンスは等価的に負となる。また、ＦＥＴ１ｃはゲート端子とドレイン端子で位相関係が１８０°異なるため、位相を反転するインバータの役割をし、インダクタ２は負荷３から見るとキャパシタが接続されているのと等価となる。このことから、この負性容量回路の出力インピーダンスは、負のキャパシタと等価となる。また、ＦＥＴ１ｃのドレイン・ゲート間の通過損失が大きいため、及びＦＥＴ１ｂのゲート端子に印加される電圧がＦＥＴ１ｃのゲート・ソース間のインピーダンスとの分圧による値のため、ＦＥＴ１ｃの挿入によりＦＥＴ１ｂのゲート端子に印加される電圧を下げることができ、負性容量回路内のループ利得は減少する。
【００２３】
以上のように、この発明の実施の形態５による負性容量回路によれば、負性容量回路内のループ利得を減少でき、不要な発振条件を満足させないようにした負性容量回路を得られる効果がある。
【図面の簡単な説明】
【００２４】
【図１】この発明の実施の形態１による負性容量回路の回路構成説明図である。
【図２】この発明の実施の形態１による負性容量回路の動作原理を説明するための、回路図である。
【図３】この発明の実施の形態１による負性容量回路の動作原理を説明するための、動作説明図である。
【図４】この発明の実施の形態２による負性容量回路の回路構成説明図である。
【図５】この発明の実施の形態３による負性容量回路の回路構成説明図である。
【図６】この発明の実施の形態４による負性容量回路の回路構成説明図である。
【図７】この発明の実施の形態５による負性容量回路の回路構成説明図である。
【図８】従来の負性容量回路の構成説明図である。
【図９】負性容量回路の特性を示すスミスチャートである。
【符号の説明】
【００２５】
１ａ  第１のＦＥＴ、１ｂ  第２のＦＥＴ、１ｃ  第３のＦＥＴ、２、２ａ、２ｂ  インダクタ、３  負荷、４ａ、４ｂ  減衰器、５  キャパシタ。
【図１】
2006005769.tif 000003
【図２】
2006005769.tif 000004
【図３】
2006005769.tif 000005
【図４】
2006005769.tif 000006
【図５】
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【図６】
2006005769.tif 000008
【図７】
2006005769.tif 000009
【図８】
2006005769.tif 000010
【図９】
2006005769.tif 000011