(57)【要約】【課題】  ビアホール間のピッチを十分狭くすることができる。【解決手段】  多層コア基板１０は、第１絶縁層２４の外面から電源層４２の導体部分４２ａに達するテーパ状の第１ビアホール導体５１と、第２絶縁層２６の外面から電源層４２の導体部分４２ａに達する第２ビアホール導体５２と、第２絶縁層２６の外面からグランド層４０の導体部分４０ａに達するテーパ状の第３ビアホール導体５３と、中央絶縁層２２の外面からグランド層４０の導体部分４０ａに達する第４ビアホール導体５４とを備えている。第１ビアホール導体５１はテーパ状であるため、ストレート状に比べて隣の第１ビアホール導体５１までの間隔が短くなり、ひいてはプラス極側の第１ビアホール導体５１とマイナス極側の第４ビアホール導体５４とのピッチを十分小さくすることができる。この点は第３ビアホール導体５３も同様である。【選択図】        図１
2006114741.tif 000002
【特許請求の範囲】
【請求項１】
中央絶縁層の表裏両面にそれぞれ導体部分と非導体部分とを有するグランド層及び電源層が設けられ、前記グランド層と該グランド層に対向して配置された第１導体層との間に第１絶縁層が設けられ、前記電源層と該電源層に対向して配置された第２導体層との間に第２絶縁層が設けられた多層コア基板であって、
前記第１絶縁層の前記第１導体層側から徐々に径が小さくなりながら前記グランド層の導体部分と電気的に絶縁した状態で前記第１絶縁層、前記グランド層の非導体部分及び前記中央絶縁層を厚さ方向に貫通して前記電源層の導体部分に達するテーパ状の第１ビアホール導体と、
前記第２絶縁層の前記第２導体層側から前記第２絶縁層を厚さ方向に貫通して前記電源層の導体部分に達する第２ビアホール導体と、
前記第２絶縁層の前記第２導体層側から徐々に径が小さくなりながら前記電源層の導体部分と電気的に絶縁した状態で前記第２絶縁層、前記電源層の非導体部分及び前記中央絶縁層を厚さ方向に貫通して前記グランド層の導体部分に達するテーパ状の第３ビアホール導体と、
前記第１絶縁層の前記第１導体層側から前記第１絶縁層を厚さ方向に貫通して前記グランド層の導体部分に達する第４ビアホール導体と、
を備え、
前記第１ビアホール導体と前記第４ビアホール導体とが交互に並設されると共に前記第２ビアホール導体と前記第３ビアホール導体とが交互に並設された領域を有する、多層コア基板。
【請求項２】
前記第１導体層及び前記第２導体層のいずれか一方は、フリップチップ実装されるＩＣチップの複数の電源端子及びグランド端子に対向する位置に設けられたパッド群を含んでなる、請求項１に記載の多層コア基板。
【請求項３】
前記第１ビアホール導体及び前記第３ビアホール導体は、小径のボトム径ｄと大径のトップ径Ｄとの比ｄ／Ｄが０．１≦ｄ／Ｄ≦０．９となるように設計されている、請求項１又は２に記載の多層コア基板。
【請求項４】
前記グランド層及び前記電源層は、前記第１導体層及び前記第２導体層に比べて厚く形成されている、請求項１〜３のいずれかに記載の多層コア基板。
【請求項５】
前記第１〜第４ビアホール導体のビアホールは、レーザ加工によって形成されている、請求項１〜４のいずれかに記載の多層コア基板。
【請求項６】
前記グランド層の導体部分のうち前記第１ビアホール導体と対向する面は、前記第１ビアホール導体と略同じテーパ角をもつテーパ面であり、前記電源層の導体部分のうち前記第３ビアホール導体と対向する面は、前記第３ビアホール導体と略同じテーパ角をもつテーパ面である、請求項１〜５のいずれかに記載の多層コア基板。
【請求項７】
前記グランド層の導体部分のうち前記第１ビアホール導体と対向する面及び前記第１ビアホール導体のうち前記グランド層の導体部分に対向する面の少なくとも一方に凹凸が形成され、前記電源層の導体部分のうち前記第３ビアホール導体と対向する面及び前記第３ビアホール導体のうち前記電源層の導体部分に対向する面の少なくとも一方に凹凸が形成されている、請求項１〜６のいずれかに記載の多層コア基板。
【請求項８】
（ａ）中央絶縁層の表裏両面にそれぞれ設けられた導体厚膜をパターン形成することにより導体部分とホール部分とを有するグランド層及び電源層とする工程と、
（ｂ）絶縁材により前記グランド層のホール部分を充填して非導体部分を形成しつつ該絶縁材により前記グランド層の全体を覆って第１絶縁層を形成する一方、絶縁材により前記電源層のホール部分を充填して非導体部分を形成しつつ該絶縁材により前記電源層の全体を覆って第２絶縁層を形成する工程と、
（ｃ）前記第１絶縁層の外面から徐々に径を小さくしながら前記グランド層の導体部分を露出させずに前記電源層の導体部分に達するように前記第１絶縁層、前記グランド層の非導体部分及び前記中央絶縁層をレーザを利用して貫通させることにより第１ビアホールを形成し、前記第２絶縁層の外面から前記電源層の導体部分に達するように前記第２絶縁層をレーザを利用して貫通させることにより第２ビアホールを形成し、前記第２絶縁層の外面から徐々に径を小さくしながら前記電源層の導体部分を露出させずに前記グランド層の導体部分に達するように前記第２絶縁層、前記電源層の非導体部分及び前記中央絶縁層をレーザを利用して貫通させることにより第３ビアホールを前記第２ビアホールと交互に並ぶように形成し、前記第１絶縁層の外面から前記グランド層層の導体部分に達するように前記第１絶縁層をレーザを利用して貫通させることにより第４ビアホールを前記第１ビアホールと交互に並ぶように形成する工程と、
（ｄ）前記第１〜第４ビアホールの少なくとも内壁を導体で被覆して第１〜第４ビアホール導体とする工程と、
（ｅ）前記第１絶縁層の外面に前記第１及び第４ビアホール導体のそれぞれと電気的に接続される第１導体層を形成すると共に前記第２絶縁層の外面に前記第２及び第３ビアホール導体のそれぞれと電気的に接続される第２導体層を形成する工程と、
を含む多層コア基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層コア基板及びその製造方法に関する。
【背景技術】
【０００２】
多層コア基板としては、例えば特許文献１に開示されている構造が知られている。図１６に示すように、この多層コア基板２００は、金属コア２０４を内蔵する中央絶縁層２０２の表面に導体部分２０６ａと非導体部分２０６ｂとを有するグランド層２０６が設けられ、中央絶縁層２０２の裏面に導体部分２０８ａと非導体部分２０８ｂとを有する電源層２０８が設けられ、グランド層２０６と該グランド層２０６に対向して配置された第１導体層２１０，２１２との間に第１絶縁層２１４が設けられ、電源層２０８と該電源層２０８に対向して配置された第２導体層２１６，２１８との間に第２絶縁層２２０が設けられている。また、第１導体層２１０と第２導体層２１６とは、多層コア基板２００を上下方向に貫通するビアホール導体２２２によって電気的に接続されている。このビアホール導体２２２は、グランド層２０６のうち導体部分２０６ａと接触せずに非導体部分２０６ｂを貫通し、電源層２０８のうち導体部分２０８ａを貫通するように形成されている。一方、第１導体層２１２と第２導体層２１８とは、多層コア基板２００を上下方向に貫通するビアホール導体２２４によって電気的に接続されている。このビアホール導体２２４は、電源層２０８のうち導体部分２０８ａと接触せずに非導体部分２０８ｂを貫通し、グランド層２０６のうち導体部分２０６ａを貫通するように形成されている。
【特許文献１】特開２００４−１３４７２４（図１２〜１４及び図１９）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、図１６の多層コア基板２００では、各ビアホール導体２２２，２２４が円筒状つまりストレート状であるため、ビアホール間のピッチを十分狭くすることが難しいという問題がある。ビアホール間のピッチを十分狭くすることができない場合には、実装したＩＣチップのトランジスタへの電源供給遅延が生じることがある。
【０００４】
本発明はこのような課題に鑑みなされたものであり、ビアホール間のピッチを十分狭くすることができる多層コア基板を提供することを目的の一つとする。また、このような多層コア基板を容易に製造することができる多層コア基板の製造方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００５】
本発明は、上述の目的の少なくとも一つを達成するために以下の手段を採った。
【０００６】
本発明は、中央絶縁層の表裏両面にそれぞれ導体部分と非導体部分とを有するグランド層及び電源層が設けられ、前記グランド層と該グランド層に対向して配置された第１導体層との間に第１絶縁層が設けられ、前記電源層と該電源層に対向して配置された第２導体層との間に第２絶縁層が設けられた多層コア基板であって、
前記第１絶縁層の前記第１導体層側から徐々に径が小さくなりながら前記グランド層の導体部分と電気的に絶縁した状態で前記第１絶縁層、前記グランド層の非導体部分及び前記中央絶縁層を厚さ方向に貫通して前記電源層の導体部分に達するテーパ状の第１ビアホール導体と、
前記第２絶縁層の前記第２導体層側から前記第２絶縁層を厚さ方向に貫通して前記電源層の導体部分に達する第２ビアホール導体と、
前記第２絶縁層の前記第２導体層側から徐々に径が小さくなりながら前記電源層の導体部分と電気的に絶縁した状態で前記第２絶縁層、前記電源層の非導体部分及び前記中央絶縁層を厚さ方向に貫通して前記グランド層の導体部分に達するテーパ状の第３ビアホール導体と、
前記第１絶縁層の前記第１導体層側から前記第１絶縁層を厚さ方向に貫通して前記グランド層の導体部分に達する第４ビアホール導体と、
を備え、
前記第１ビアホール導体と前記第４ビアホール導体は交互に並設され、前記第２ビアホール導体と前記第３ビアホール導体も交互に並設された領域を有するものである。
【０００７】
この多層コア基板では、プラス極となる第１ビアホール導体と電源層の導体部分と第２ビアホール導体、及び、マイナス極となる第３ビアホール導体とグランド層の導体部分と第４ビアホール導体が、それぞれ多層コア基板を上下方向に貫通するスルーホール導体の役割を果たす。また、グランド層の非導体部分は、グランド層の導体部分と第１ビアホール導体とを電気的に絶縁するクリアランスをもって第１ビアホール導体を取り囲むように形成されていることから、いわゆるクリアランスホールに相当する。ここで、第１絶縁層の第１導体層側での第１ビアホール導体の面積を所定の大きさとしクリアランスを所定の距離としたうえで、第１ビアホール導体の形状がテーパ状の場合とストレート状の場合を比較すると、第１ビアホール導体がテーパ状の場合にはストレート状に形成されている場合に比べてグランド層の非導体部分を通過する部分の横断面積が小さくなるため、隣接する導体部分へより近接させることができる。このため、テーパ状の第１ビアホール導体はストレート状の場合に比べて高密度に配設することができる。この点は、第３ビアホール導体についても同様である。したがって、交互に並設されるプラス極側の第１ビアホール導体−第２ビアホール導体とマイナス極側の第３ビアホール導体−第４ビアホール導体とのピッチを十分小さくすることができ、これにより、ループインダクタンスが低減するのでインピーダンスが小さくなり、実装されるＩＣチップのトランジスタへの電源供給が遅延しにくくなる。
【０００８】
なお、第２ビアホール導体は、第２導体層から徐々に径が小さくなりながら電源層の導体部分に達するようにしてもよいし、第４ビアホール導体は、第１導体層から徐々に径が小さくなりながらグランド層の導体部分に達するようにしてもよい。また、第１ビアホール導体と第４ビアホール導体が交互に並設され、第２ビアホール導体と第３ビアホール導体が交互に並設された領域は、少なくともＩＣチップの直下を含む領域であることが好ましい。
【０００９】
本発明の多層コア基板において、前記第１導体層及び前記第２導体層のいずれか一方は、フリップチップ実装されるＩＣチップの複数の電源端子及びグランド端子に対向する位置に設けられたパッド群を含んでなるようにしてもよい。こうすれば、ＩＣチップの電源端子−グランド端子の端子間距離と多層コア基板のパッド間距離が一致するため、水平方向に配線を引き回すことなくそのままＩＣチップを多層コア基板に搭載することができるから、ＩＣチップへ電源を供給する配線の長さを短くすることができる。この結果、ループインダクタンスが低減しインピーダンスが小さくなるため、実装されるＩＣチップのトランジスタへの電源供給遅延が一層起こりにくい。
【００１０】
本発明の多層コア基板において、前記テーパ状の第１ビアホール導体及び第３ビアホール導体は、小径のボトム径ｄと大径のトップ径Ｄとの比ｄ／Ｄが０．１≦ｄ／Ｄ≦０．９となるように設計されていることが好ましい。比ｄ／Ｄが０．１未満になるとボトム径ｄが小さすぎて電気抵抗が過大になったりボトムでの電気接続の信頼性が低下したりするため好ましくなく、０．９を超えるとビアホール間のピッチを十分狭くしたときに電気絶縁性が低下するため好ましくない。
【００１１】
本発明の多層コア基板は、前記第１導体層及び前記第２導体層に比べて前記グランド層及び前記電源層の方が厚く形成されていることが好ましい。こうすれば、電源配線やグランド配線の電気抵抗が下がり、実装されるＩＣチップのトランジスタへの電源供給が安定化する。また、厚膜のグランド層や電源層により多層コア基板の強度が上がる。
【００１２】
本発明の多層コア基板において、前記第１〜第４ビアホール導体のビアホールは、レーザによって形成されていることが好ましい。レーザではビアホールをテーパ状に形成したりビアホール径を小さくしたりすることが容易だからである。
【００１３】
本発明の多層コア基板において、前記グランド層の導体部分のうち前記第１ビアホール導体と対向する面は、前記第１ビアホール導体と略同じテーパ角をもつテーパ面であり、前記電源層の導体部分のうち前記第３ビアホール導体と対向する面は、前記第３ビアホール導体と略同じテーパ角をもつテーパ面であることが好ましい。こうすれば、プラス側の第１ビアホール導体とマイナス側のグランド層導体部分とが対向する距離やプラス側の電源層導体部分とマイナス側の第３ビアホール導体とが対向する距離が長くなるので、ループインダクタンスが低減し、インピーダンスが小さくなる。この結果、実装されるＩＣチップのトランジスタへの電源供給遅延が一層生じにくい。
【００１４】
本発明の多層コア基板において、前記グランド層の導体部分のうち前記第１ビアホール導体と対向する面及び前記第１ビアホール導体のうち前記グランド層の導体部分に対向する面の少なくとも一方に凹凸が形成され、前記電源層の導体部分のうち前記第３ビアホール導体と対向する面及び前記第３ビアホール導体のうち前記電源層の導体部分に対向する面の少なくとも一方に凹凸が形成されていてもよい。こうすれば、プラス側の第１ビアホール導体とマイナス側のグランド層導体部分との対向面積やプラス側の電源層導体部分とマイナス側の第３ビアホール導体との対向面積が大きくなるので、ループインダクタンスが低減し、インピーダンスが小さくなる。この結果、実装されるＩＣチップのトランジスタへの電源供給遅延が一層生じにくい。
【００１５】
本発明の多層コア基板の製造方法は、
（ａ）中央絶縁層の表裏両面にそれぞれ設けられた導体厚膜をパターン形成することにより導体部分とホール部分とを有するグランド層及び電源層とする工程と、
（ｂ）絶縁材により前記グランド層のホール部分を充填して非導体部分を形成しつつ該絶縁材により前記グランド層の全体を覆って第１絶縁層を形成する一方、絶縁材により前記電源層のホール部分を充填して非導体部分を形成しつつ該絶縁材により前記電源層の全体を覆って第２絶縁層を形成する工程と、
（ｃ）前記第１絶縁層の外面から徐々に径を小さくしながら前記グランド層の導体部分を露出させずに前記電源層の導体部分に達するように前記第１絶縁層、前記グランド層の非導体部分及び前記中央絶縁層をレーザを利用して貫通させることにより第１ビアホールを形成し、前記第２絶縁層の外面から前記電源層の導体部分に達するように前記第２絶縁層をレーザを利用して貫通させることにより第２ビアホールを形成し、前記第２絶縁層の外面から徐々に径を小さくしながら前記電源層の導体部分を露出させずに前記グランド層の導体部分に達するように前記第２絶縁層、前記電源層の非導体部分及び前記中央絶縁層をレーザを利用して貫通させることにより第３ビアホールを前記第２ビアホールと交互に並ぶように形成し、前記第１絶縁層の外面から前記グランド層層の導体部分に達するように前記第１絶縁層をレーザを利用して貫通させることにより第４ビアホールを前記第１ビアホールと交互に並ぶように形成する工程と、
（ｄ）前記第１〜第４ビアホールの少なくとも内壁を導体で被覆して第１〜第４ビアホール導体とする工程と、
（ｅ）前記第１絶縁層の外面に前記第１及び第４ビアホール導体のそれぞれと電気的に接続される第１導体層を形成すると共に前記第２絶縁層の外面に前記第２及び第３ビアホール導体のそれぞれと電気的に接続される第２導体層を形成する工程と、
を含むものである。
【００１６】
この製造方法では、特に工程（ｃ）において第１〜第４ビアホールをレーザによって形成するため、ビアホールの径を小さくしやすいし、第１絶縁層の外面又は第２絶縁層の外面から内に向かって徐々に径が小さくなるようなテーパ状のビアホールを形成しやすいし、ビアホール間のピッチを狭くすることも容易である。したがって、この製造方法は本発明の多層コア基板を製造するのに好適といえる。なお、工程（ｃ）では第３ビアホールを第２ビアホールと交互に並ぶように形成すると共に第４ビアホールを第１ビアホールと交互に並ぶように形成しているが、基板全域にわたって交互に並ぶように形成してもよいし部分的（例えば実装されるＩＣチップの直下領域）に交互に並ぶように形成してもよい。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施形態である多層コア基板の使用状態を表す断面図、図２は各ビアホール導体とグランド層と電源層の位置関係を表す斜視図、図３は各ビアホール導体のトップ径とボトム径を表す断面図である。
【００１８】
多層コア基板１０は、図１に示すように、中央絶縁層２２と、この中央絶縁層２２の表面に設けられ導体部分４０ａと非導体部分４０ｂとを有するグランド層４０と、中央絶縁層２２の裏面に設けられ導体部分４２ａと非導体部分４２ｂとを有する電源層４２と、グランド層４０とこのグランド層４０に対向して配置された第１導体層３０との間に設けられた第１絶縁層２４と、電源層４２とこの電源層４２に対向して配置された第２導体層３２との間に設けられた第２絶縁層２６とを備えている。また、多層コア基板１０は、第１導体層３０の電源用パッド３０ａと電源層４２の導体部分４２ａとを電気的に接続する第１ビアホール導体５１と、第２導体層３２の電源用パッド３２ａと電源層４２の導体部分４２ａとを電気的に接続する第２ビアホール導体５２と、第２導体層３２のグランド用パッド３２ｂとグランド層４０の導体部分４０ａとを電気的に接続する第３ビアホール導体５３と、第１導体層３０のグランド用パッド３０ｂとグランド層４０の導体部分４０ａとを電気的に接続する第４ビアホール導体５４とを備えている。
【００１９】
中央絶縁層２２は、ガラス布やガラス不織布にエポキシ樹脂やＢＴレジン等の熱硬化性樹脂を含浸硬化した基板からなる絶縁基板である。また、第１絶縁層２４、第２絶縁層２６、グランド層４０の非導体部分４０ｂ及び電源層４２の非導体部分４２ｂは、中央絶縁層２２と同材質で形成されていてもよいし、ガラス布やガラス不織布を含まない絶縁樹脂で形成されていてもよいし、ガラス、アルミナ、ジルコニア等の無機フィラーを含有する絶縁樹脂で形成されていてもよい。ここでは、無機フィラーを含有する絶縁樹脂で形成されているものとする。
【００２０】
グランド層４０は、中央絶縁層２２の表面に形成された銅厚膜からなる導体部分４０ａと、この銅厚膜に穿設されたテーパホール４０ｃに絶縁樹脂が充填された非導体部分４０ｂとを備えている。テーパホール４０ｃは、中央絶縁層２２に向かって径が小さくなるように形成されている。
【００２１】
電源層４２は、中央絶縁層２２の裏面に形成された銅厚膜からなる導体部分４２ａと、この銅厚膜に穿設されたテーパホール４２ｃに絶縁樹脂が充填された非導体部分４２ｂとを備えている。テーパホール４２ｃは、中央絶縁層２２に向かって径が小さくなるように形成されている。
【００２２】
グランド層４０及び電源層４２を構成する銅厚膜は、第１導体層３０や第２導体層３２よりも厚く形成されている。また、本実施形態では、グランド層４０及び電源層４２はほぼベタパターンであるが、例えば導体部分４０ａ，４２ａの一部に信号配線パターンが形成されていてもよい。
【００２３】
第１絶縁層２４は、グランド層４０の外面を覆うように形成されている。グランド層４０の非導体部分４０ｂは、グランド層４０の外面に第１絶縁層２４を形成すべく絶縁樹脂を塗布等したときに、その絶縁樹脂の一部がグランド層４０に穿設されたテーパホール４０ｃに充填されることにより形成されたものである。この非導体部分４０ｂは絶縁性を確保する必要があることから、第１絶縁層２４の材料としてはガラスクロスやガラス不織布を含有しない絶縁樹脂を用いることが好ましい。こうすれば、非導体部分４０ｂにおいてガラスに沿っためっきのしみ込みがなく、第１ビアホール導体５１との絶縁性が向上するからである。さて、第１絶縁層２４の外面には、電源用パッド３０ａ及びグランド用パッド３０ｂを含む第１導体層３０が形成されている。電源用パッド３０ａ及びグランド用パッド３０ｂは、フリップチップ実装されるＩＣチップ６０の電源端子６０ａ及びグランド端子６０ｂに対向する位置に設けられている。
【００２４】
第２絶縁層２６は、電源層４２の裏面を覆うように形成されている。電源層４２の非導体部分４２ｂは、電源層４２の外面に第２絶縁層２６を形成すべく絶縁樹脂を塗布等したときに、その絶縁樹脂の一部が電源層４２に穿設されたテーパホール４２ｃに充填されることにより形成されたものである。この非導体部分４２ｂは絶縁性を確保する必要があることから、第２絶縁層２６の材料としてはガラスクロスやガラス不織布を含有しない絶縁樹脂を用いることが好ましい。こうすれば、非導体部分４２ｂにおいてガラスに沿っためっきのしみ込みがなく、第３ビアホール導体５３との絶縁性が向上するからである。さて、第２絶縁層２６の外面には、電源用パッド３２ａ及びグランド用パッド３２ｂを含む第２導体層３２が形成されている。電源用パッド３０ａ及びグランド用パッド３０ｂは、図示しないプリント配線板の電源端子及びグランド端子に対向する位置に設けられている。
【００２５】
第１ビアホール導体５１は、テーパ状の導体であり、第１絶縁層２４の外面に形成された電源用パッド３０ａから徐々に径が小さくなりながらグランド層４０の導体部分４０ａと電気的に絶縁した状態で第１絶縁層２４，グランド層４０の非導体部分４０ｂ及び中央絶縁層２２を厚さ方向に貫通して電源層４２の導体部分４２ａに達している。この第１ビアホール導体５１は、小径のボトム径ｄ１と大径のトップ径Ｄ１（図３参照）との比ｄ１／Ｄ１が０．１≦ｄ１／Ｄ１≦０．９となるように設計されている。一方、第２ビアホール導体５２は、同じくテーパ状の導体であり、第２絶縁層２６の外面に形成された電源用パッド３２ａから徐々に径が小さくなりながら第２絶縁層２６を厚さ方向に貫通して電源層４２の導体部分４２ａに達している。そして、第１ビアホール導体５１と電源層４２の導体部分４２ａと第２ビアホール導体５２は、多層コア基板１０を厚さ方向に貫通するプラス極側のスルーホール導体とみることができる。
【００２６】
ここで、グランド層４０の非導体部分４０ｂは、第１ビアホール導体５１とグランド層４０の導体部分４０ａとの電気的絶縁性を確保するために第１ビアホール導体５１の周囲を絶縁樹脂で取り囲んだ領域であり、いわゆるクリアランスホール（逆ランドともいう）を形成している。また、グランド層４０の導体部分４０ａのうち第１ビアホール導体５１と対向する面は、第１ビアホール導体５１と略同じテーパ角をもつテーパ面となっている。この結果、第１ビアホール導体５１とグランド層４０の導体部分４０ａとの隙間は、厚さ方向で絶えず略一定のクリアランス（図３参照）を保っている。このクリアランスは、第１ビアホール導体５１とグランド層４０との電気絶縁性を確保できる値に設定されているが、この値は経験的に求めることができる。また、グランド層４０の導体部分４０ａのうち第１ビアホール導体５１と対向する面及び第１ビアホール導体５１のうち導体部分４０ａと対向する面は、いずれも表面積が大きくなるように細かな凹凸が形成されている。
【００２７】
第３ビアホール導体５３は、テーパ状の導体であり、第２絶縁層２６の外面に形成されたグランド用パッド３２ｂから徐々に径が小さくなりながら電源層４２の導体部分４２ａと電気的に絶縁した状態で第２絶縁層２６，電源層４２の非導体部分４２ｂ及び中央絶縁層２２を厚さ方向に貫通してグランド層４０の導体部分４０ａに達している。この第３ビアホール導体５３は、第２ビアホール導体５２と交互に格子状又は千鳥状となるように配設されている。また、第３ビアホール導体５３は、小径のボトム径ｄ３と大径のトップ径Ｄ３（図３参照）との比ｄ３／Ｄ３が０．１≦ｄ３／Ｄ３≦０．９となるように設計されている。一方、第４ビアホール導体５４は、同じくテーパ状の導体であり、第１絶縁層２４の外面に形成されたグランド用パッド３０ｂから徐々に径が小さくなりながら第１絶縁層２４を厚さ方向に貫通してグランド層４０の導体部分４０ａに達している。この第４ビアホール導体５４は、第１ビアホール導体５１と交互に格子状又は千鳥状となるように配設されている。そして、第３ビアホール導体５３とグランド層４０の導体部分４０ａと第４ビアホール導体５４は、多層コア基板１０を厚さ方向に貫通するスルーホール導体とみることができる。
【００２８】
ここで、電源層４２の非導体部分４２ｂは、第３ビアホール導体５３と電源層４２の導体部分４２ａとの電気的絶縁性を確保するために第３ビアホール導体５１を絶縁樹脂で取り囲んだ領域であり、いわゆるクリアランスホールを形成している。また、電源層４２の導体部分４２ａのうち第３ビアホール導体５３と対向する面は、第３ビアホール導体５３と略同じテーパ角をもつテーパ面となっている。この結果、第３ビアホール導体５３と電源層４２の導体部分４２ａとの隙間は、厚さ方向で絶えず略一定のクリアランス（図３参照）を保っている。このクリアランスは、第３ビアホール導体５３と電源層４２との電気絶縁性を確保できる値に設定されているが、この値は経験的に求めることができる。また、電源層４２の導体部分４２ａのうち第３ビアホール導体５３と対向する面及び第３ビアホール導体５３のうち導体部分４２ａと対向する面は、いずれも表面積が大きくなるように細かな凹凸が形成されている。
【００２９】
なお、本実施形態では、第２ビアホール導体５２のトップ径Ｄ２は第３ビアホール導体５３のトップ径Ｄ３と同等となるように設計され、第４ビアホール導体５４のトップ径Ｄ４は第１ビアホール導体５１のトップ径Ｄ１と同等となるように設計されている。また、第１〜第４ビアホール導体５１〜５４は、いずれもレーザ加工により形成されたテーパ状のビアホールの内部に導体金属である銅を充填したものであるが、テーパ状のビアホールの底面及び内壁のみを導体金属で覆ったコップ状としてもよく、その場合、コップ状の導体金属の内部に絶縁性樹脂を充填してもよいし、導電性樹脂を充填してもよい。このうち、テーパ状のビアホールに銅を充填したものが好ましい。なぜなら、ビアホール導体の導体体積が増すことでビアホール導体の抵抗が低くなるので、瞬時にＩＣチップ６０のトランジスタへ電源を供給することができるからである。
【００３０】
第１導体層３０をなす電源用パッド３０ａ及びグランド用パッド３０ｂは、フリップチップ実装されるＩＣチップ６０の電源端子６０ａ及びグランド端子６０ｂに対向する位置に設けられている。本実施形態では、多層コア基板１０の表面には、ビルドアップ層７０が形成され、このビルドアップ層７０には、電源用パッド３０ａとその直上に配置されたＩＣチップ６０の電源端子６０ａとをはんだバンプ６２ａを介して接続するビアホール導体７０ａと、グランド用パッド３０ｂとその直上に配置されたＩＣチップ６０のグランド端子６０ｂとをはんだバンプ６２ｂを介して接続するビアホール導体７０ｂとが形成されている。
【００３１】
第２導体層３２をなす電源用パッド３２ａ及びグランド用パッド３２ｂは、図示しないプリント配線板の電源端子及びグランド端子に対向する位置に設けられている。本実施形態では、多層コア基板１０の裏面には、ビルドアップ層９０が形成され、このビルドアップ層９０には、電源用パッド３２ａとその直下に配置された図示しないプリント配線板の電源端子とを接続するビアホール導体９０ａと、グランド用パッド３２ｂとその直下に配置された図示しないプリント配線板のグランド端子とを接続するビアホール導体９０ｂとが形成されている。なお、多層コア基板１０の裏面の電源用パッド３２ａ、グランド用パッド３２ｂのピッチを裏面のビルドアップ層９０を使って拡張してもよい。
【００３２】
なお、ＩＣチップ６０の信号端子は、図示しないが、ビルドアップ層７０内の導体パターンによって外側に引き回されたのち、多層コア基板１０の上下方向に貫通する配線を経て、ビルドアップ層９０内の導体パターンに接続されている。
【００３３】
このように構成された多層コア基板１０は、図示しないプリント配線板からＩＣチップ６０への電源供給や該プリント配線板とＩＣチップ６０との間での信号のやり取りを可能にする。また、プリント配線板を介して供給される電源が、多層コア基板１０にビルドアップ層７０，９０が積層されたビルドアップ多層配線板の最短の配線を通ってＩＣチップ６０に供給されることとなる。
【００３４】
次に、多層コア基板１０の製造方法を図４〜図１２を参照して説明する。まず、耐熱性グレード（ＦＲグレード）がＦＲ−４の両面銅張積層板１００を用意する（図４参照）。この両面銅張積層板１００は、厚さが０．０３〜０．３ｍｍ（好ましくは０．０３〜０．１３ｍｍ）のガラス布基材エポキシ樹脂からなる中央絶縁層２２の表裏両面に、厚さ２５〜２００μｍ（好ましくは４５〜１００μｍ）の銅厚膜１４０，１４２を積層したものである。なお、ガラス布基材エポキシ樹脂としては、ガラスクロスが２ｐｌｙのものつまり２層積層されたものを用いることが好ましい。ガラスクロスが２ｐｌｙのものは強度があるため、平坦性に優れた多層コア基板１０が得られ、多層コア基板１０上に形成するビルドアップ層の導体回路厚、絶縁層厚が均一になりやすいため、インピーダンスの整合が容易になるからである。
【００３５】
さて、両面銅張積層板１００の表裏両面にフォトレジストであるドライフィルムをラミネートしたあと、パターンマスクを通して露光、現像することにより複数の透孔１０２ａ，１０４ａを有するパターン化レジスト１０２，１０４を形成する（図５参照）。そして、銅厚膜１４０，１４２のうちパターン化レジスト１０２，１０４で覆われていない部分つまり透孔１０２ａ，１０４ａから露出している部分をエッチング（ここではフルコーンノズルを首振りさせて行うスプレーエッチング）により除去し、露出面をアルカリ性の酸化処理剤で処理することによりこの露出面（将来ビアホール導体と対向する面）に細かな凹凸を形成したあと、パターン化レジスト１０２，１０４を剥離する（図６参照）。なお、凹凸の形成は、パターン化レジスト１０２，１０４を剥離した後に行ってもよい。これにより、表面側の銅厚膜１４０は中央絶縁層２２に向かって径が徐々に小さくなるテーパホール４０ｃが千鳥状又は格子状に形成されたグランド層４０となり、裏面側の銅厚膜１４２は中央絶縁層２２に向かって径が徐々に小さくなるテーパホール４２ｃが千鳥状又は格子状に形成された電源層４２となる。なお、各テーパホール４０ｃ，４２ｃのうちＩＣチップ６０の直下領域のみ千鳥状又は格子状に形成してもよいし、基板全域にわたって千鳥状又は格子状に形成してもよい。そして、グランド層４０のうちテーパホール４０ｃ以外の部分が導体部分４０ａとなり、電源層４２のうちテーパホール４２ｃ以外の部分が導体部分４２ａとなる。この導体部分４０ａ，４２ａは粗化されて表面積が大きくなっている。なお、これらのテーパホール４０ｃ，４２ｃは、ＩＣチップ６０の電源端子６０ａやグランド端子６０ｂの直下部のみに設けられ、ほかは概ねベタパターンであって一部配線と信号用スルーホールを貫通するための抜きがある。
【００３６】
続いて、グランド層４０及び電源層４２を完全に覆うように厚さ４０〜２５０μｍの熱硬化性樹脂からなりガラス布等を含有しないがガラスフィラーを含有する絶縁性フィルム１０６，１０８を真空ラミネート法によりラミネートする（図７参照）。これにより、テーパホール４０ｃ，４２ｃは絶縁性フィルム１０６，１０８の一部が充填されて非導体部分４０ｂ，４２ｂとなる。この結果、グランド層４０は導体部分４０ａと非導体部分４０ｂとで構成され、電源層４２は導体部分４２ａと非導体部分４２ｂとで構成される。また、絶縁性フィルム１０６のうちグランド層４０に積層された部分が第１絶縁層２４となり、絶縁性フィルム１０８のうち電源層４２に積層された部分が第２絶縁層２６となる。そして、炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどにより、第１絶縁層２４の外面からこの第１絶縁層２４とグランド層４０の非導体部分４０ｂと中央絶縁層２２を貫通して電源層４２の導体部分４２ａに達するまで径が徐々に小さくなるようにビアホール５１ａを開けると共に、第１絶縁層２４の外面からこの第１絶縁層２４を貫通してグランド層４０の導体部分４０ａに達するまで径が徐々に小さくなるようにビアホール５４ａを開ける。また、同じく炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどにより、第２絶縁層２６の外面からこの第２絶縁層２６と電源層４２の非導体部分４２ｂと中央絶縁層２２を貫通してグランド層４０の導体部分４０ａに達するまで径が徐々に小さくなるようにビアホール５３ａを開けると共に、第２絶縁層２の外面からこの第２絶縁層２６を貫通して電源層４２の導体部分４２ａに達するまで径が徐々に小さくなるようにビアホール５２ａを開ける（図８参照）。各ビアホール５１ａ〜５４ａをレーザにより形成するため、容易にテーパ状にしたり穴径を小さくしたりすることができる。
【００３７】
続いて、ビアホール５１ａ〜５４ａの内壁を過マンガン酸塩法により粗化したあと、全面に触媒を付与してから基板の表裏両面に無電解銅めっきを施して無電解銅めっき層１１０，１１２を形成する（図９参照）。このとき、第１及び第２絶縁層２４，２６やグランド層４０の非導体部分４０ｂ、電源層４２の非導体部分４２ｂにはガラス布等が含まれていないため、めっき時にガラスに沿っためっきのしみ込みがなく、絶縁性が悪化することがない。また、ビアホール５１ａ〜５４ａの内壁は粗化されているため、この内壁を覆う無電解銅めっき層１１０，１１２も同様に粗化面となる。続いて、この無電解銅めっき層１１０，１１２の上にフォトレジストを形成し、パターンマスクを通じて露光・現像して無電解銅めっき層１１０，１１２のうち各ビアホール５１ａ，５２ａ，５３ａ，５４ａ及びその周囲が露出するようにしてパターン化レジスト１１４，１１６とする（図１０参照）。そして、このパターン化レジスト１１４，１１６の非形成部（つまり露出部）に電解銅めっきを施して電解銅めっき層１２０，１２２を形成し（図１１参照）、その後、パターン化レジスト１１４，１１６を剥離し、そのパターン化レジスト１１４，１１６が存在していた部分の無電解銅めっき層１１０，１１２をエッチングで除去する。この結果、各ビアホール５１ａ，５２ａ，５３ａ，５４ａに銅（無電解銅めっき層＋電解銅めっき層）が充填されて第１〜第４ビアホール導体５１，５２，５３，５４が形成されると共に、表面側及び裏面側にそれぞれ第１導体層３０及び第２導体層３２が形成される（図１２参照）。また、第１導体層３０には、電源用パッド３０ａとグランド用パッド３０ｂが交互に並設され、第２導体層３２には、電源用パッド３２ａとグランド用パッド３２ｂが交互に並設される。このようにして、多層コア基板１０が得られる。
【００３８】
なお、ビアホール５１ａ〜５４ａの内壁が粗化されていることから、第１ビアホール導体５１のうちグランド層４０の導体部分４０ａと対向する面及び第３ビアホール導体５３のうち電源層４２の導体部分４２ａと対向する面は、いずれも細かな凹凸が形成されている。
【００３９】
以上詳述した本実施形態の多層コア基板１０では、プラス極となる第１ビアホール導体５１と電源層４２の導体部分４２ａと第２ビアホール導体５２、及び、マイナス極となる第３ビアホール導体５３とグランド層４０の導体部分４０ａと第４ビアホール導体５４が、それぞれ多層コア基板１０を上下方向に貫通するスルーホール導体の役割を果たす。また、グランド層４０の非導体部分４０ｂや電源層４２の非導体部分４２ｂは、いわゆるクリアランスホールに相当する。ここで、図１３に示すように、第１絶縁層２４の外面での第１ビアホール導体５１の面積を所定の大きさＳとし、クリアランスを第１ビアホール導体５１と導体部分４０ａの電気絶縁性を確保する所定距離Ｃとしたうえで、第１ビアホール導体５１の形状がテーパ状の場合とストレート状の場合を比較すると、第１ビアホール導体５１がテーパ状の場合にはストレート状に形成されている場合に比べてグランド層４０の非導体部分４０ｂを通過する部分の横断面積が小さくなるため、隣接する導体部分４０ａへより近接させることができる。このため、テーパ状の第１ビアホール導体５１はストレート状の場合に比べて隣の第１ビアホール導体５１までの間隔が短くなる（Ｌ１＜Ｌ２）。この点は、裏面側の第３ビアホール導体５３についても同様である。したがって、交互に並設されるプラス極側の第１ビアホール導体５１とマイナス極側の第４ビアホール導体５４とのピッチを十分小さくすることができ（Ｐ１＜Ｐ２）、これにより、ループインダクタンスが低減するのでインピーダンスが小さくなり、実装されるＩＣチップ６０のトランジスタへの電源供給が遅延しにくくなる。
【００４０】
また、第１導体層３０は、フリップチップ実装されるＩＣチップ６０の電源端子６０ａ−グランド端子６０ｂの端子間距離と多層コア基板１０のパッド間距離が一致するため、水平方向に配線を引き回すことなくそのままＩＣチップ６０を多層コア基板１０に搭載することができるから、ＩＣチップ６０の電源の配線長さやグランドの配線長さを短くすることができる。この結果、ループインダクタンスが低減しインピーダンスが小さくなるため、実装されるＩＣチップ６０のトランジスタへの電源供給遅延が一層起こりにくい。
【００４１】
更に、第１ビアホール導体５１は小径のボトム径ｄ１と大径のトップ径Ｄ１との比ｄ１／Ｄ１が０．１≦ｄ１／Ｄ１≦０．９となるように設計され、第３ビアホール導体５３は小径のボトム径ｄ３と大径のトップ径Ｄ３との比ｄ３／Ｄ３が０．１≦ｄ３／Ｄ３≦０．９となるように設計されているため、電気接続の信頼性とビアホール間のピッチを十分狭くしたときの電気絶縁性の両方を確保することができる。比ｄ１／Ｄ１や比ｄ３／Ｄ３がこの範囲を外れると、ＩＣチップ６０が誤動作しやすくなるので好ましくない。特に、この比が０．１未満になると、ボトム径ｄ１，ｄ３が小さいので、接続抵抗（面積抵抗）及び導体抵抗（体積抵抗）が大きくなり、トランジスタの電圧低下したときに瞬時に電源供給できないおそれがあるし、ボトムでの剥離が発生するおそれもあるため好ましくない。
【００４２】
更にまた、第１導体層３０及び第２導体層３２に比べてグランド層４０及び電源層４２の方が厚く形成されているため、電源配線やグランド配線の電気抵抗が下がり、実装されるＩＣチップ６０のトランジスタへの電源供給が安定化する。また、厚膜のグランド層４０や電源層４２により多層コア基板１０の強度が上がる。
【００４３】
そしてまた、マイナス極側のグランド層４０の導体部分４０ａがプラス極側の第１ビアホール導体５１と対向する面は、テーパ状の第１ビアホール導体５１と略同じテーパ角を持つ傾斜面になっているため、垂直面になっている場合に比べて対向する距離が長くなる。また、プラス極側の電源層４２の導体部分４２ａがマイナス極側の第３ビアホール導体５３と対向する面も、テーパ状の第３ビアホール導体５３と略同じテーパ角を持つ傾斜面になっているため、垂直面になっている場合に比べて対向する距離が長くなる。ここで、マイナス極側とプラス極側とが対向する距離が長いほどループインダクタンスが低減しインピーダンスが小さくなるため、ＩＣチップ６０のトランジスタが電圧降下した際、瞬時に電源を供給することが可能となる。
【００４４】
そして更に、グランド層４０の導体部分４０ａのうち第１ビアホール導体５１と対向する面及び第１ビアホール導体５１のうち導体部分４０ａと対向する面にはいずれも細かな凹凸が形成され、電源層４２の導体部分４２ａのうち第３ビアホール導体５３と対向する面及び第３ビアホール導体５３のうち導体部分４２ａと対向する面にもいずれも細かな凹凸が形成されているため、プラス側とマイナス側の対向面積が大きくなり、ループインダクタンスが低減してインピーダンスが小さくなる。なお、この効果は、グランド層４０の導体部分４０ａのうち第１ビアホール導体５１と対向する面及び第１ビアホール導体５１のうち導体部分４０ａと対向する面のいずれか一方に凹凸が形成され、第１ビアホール導体５１とグランド層４０の導体部分４０ａとが対向する面及び第３ビアホール導体５３と電源層４２の導体部分４２ａとが対向する面のいずれか一方に凹凸を形成されているときでも得ることができるが、前述のように互いに対向する面の両方に凹凸が形成されている場合の方がより表面積が大きくなるので有利である。
【００４５】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００４６】
例えば、上述した実施形態では、多層コア基板１０内にグランド層４０と電源層４２を一層ずつ設けたが、厚さ方向にグランド層４０と電源層４２とを交互に複数層設けてもよい。
【００４７】
また、上述した実施形態では、グランド層４０及び電源層４２にテーパホール４０ｃ，４２ｃを設けたが、ストレートホールを設けてもよい。
【００４８】
更に、上述した実施形態では、金属コアを設けなかったが、図１６の従来例における金属コア２０４と同様の金属コアを設けてもよい。
【実施例】
【００４９】
以下に、多層コア基板１０の効果を実証するための実験例について説明する。
【００５０】
［ＨＡＳＴ後の導通試験］
まず、上述した実施形態の製造方法手順に準じて、実験例１〜５の多層コア基板１０を作製した。具体的には、実験例１〜５の多層コア基板１０は、図１４に示すように、中央絶縁層２２、グランド層４０及び電源層４２の厚さが１００μｍ、第１及び第３ビアホール導体５１，５３の高さが２３０μｍ、第１及び第２絶縁層２４，２６の厚さが３０μｍ、第２及び第４ビアホール導体５２，５４の高さが３０μｍ、第１ビアホール導体５１と第４ビアホール導体５４とのビアホール間ピッチＰ及び第２ビアホール導体５２と第３ビアホール導体５３とのビアホール間ピッチＰが１７５μｍとなるようにし、グランド層４０の導体部分４０ａと非導体部分４０ｂの寸法及び電源層４２の導体部分４２ａと非導体部分４２ｂの寸法は共通とし、第１及び第３ビアホール導体５１，５３のボトム径ｄ１，ｄ３を表１に示す値を持つものとした。
【００５１】
次に、これらにつき、所定のＨＡＳＴ(Highly Accelerated temperature and humidity Stress Test)を行った後に絶縁信頼性試験を行った。具体的には、図１５に示すように、多層コア基板１０の第１導体層３０のうち電源用パッド３０ａをすべて結線した端子と、グランド用パッド３０ｂをすべて結線した端子との間に３．３Ｖの電圧を印加し、温度８５℃、湿度８５％の雰囲気で１００時間印加し続けた後、両結線端子間の絶縁抵抗を測定し、１×１０7Ω以上であれば絶縁信頼性を確保できたと判断した。その結果、ボトム径／トップ径の比が０．１０以上０．９０以下である実験例２〜４では、絶縁信頼性が確保された。これに対して、ボトム径／トップ径の比が１．００の実験例１では、第１ビアホール導体５１とグランド層４０の導体部分４０ａとのクリアランスや第３ビアホール導体５３と電源層４２の導体部分４２ａとのクリアランスを十分とることができなかったため、絶縁信頼性が確保できなかった。また、ボトム径／トップ径の比が０．０５の実験例５でも、絶縁信頼性が確保できなかった。実験例５では、ＨＡＳＴによりビアホール導体５１，５３のボトム部分と導体部分４０ａ，４２ａとの間で剥離が起こり、それが進展して第１絶縁層２４と中央絶縁層２２との間や第２絶縁層２６と中央絶縁層２２との間でも剥離が発生し、その剥離部分に水分が浸入して絶縁抵抗が低下したと推察される。
【００５２】
【表１】
2006114741.tif 000003
【００５３】
［ループインダクタンス測定］
まず、上述した実施形態の製造方法手順に準じて、実験例６〜１４の多層コア基板１０を作製した。具体的には、実験例６〜１４の多層コア基板１０は、図１４に示すように、中央絶縁層２２、グランド層４０及び電源層４２の厚さが１００μｍ、第１ビアホール導体５１及び第３ビアホール導体５３の高さが２３０μｍ、第１及び第２絶縁層２４，２６の厚さが３０μｍ、第２及び第４ビアホール導体５２，５４の高さが３０μｍとなるようにし、グランド層４０の導体部分４０ａの寸法及び電源層４２の導体部分４２ａの寸法は共通とし、第１ビアホール導体５１と第４ビアホール導体５４とのビアホール間ピッチＰ及び第２ビアホール導体５２と第３ビアホール導体５３とのビアホール間ピッチＰや第１及び第３ビアホール導体５１，５３のボトム径ｄ１，ｄ３を表１に示す値を持つものとした。なお、第１ビアホール導体５１とグランド層４０の導体部分４０ａとのクリアランス及び第３ビアホール導体５３と電源層４２の導体部分４２ａとのクリアランスは、少なくとも１５μｍは必要なため、ここでは２０μｍに統一した。
【００５４】
次に、これらにつき、ループインダクタンスを測定した。具体的には、図１に示すように多層コア基板１０の両面にビルドアップ層７０，９０を積層した。そして、ビルドアップ層７０の最外層に設けられた入力端子（第１及び第２ビアホール導体５１，５２に繋がる端子）と電気的に接続されビルドアップ層９０の最外層に設けられた接続端子と、ビルドアップ層７０の最外層に設けられた出力端子（第３及び第４ビアホール導体５３，５４に繋がる端子）と電気的に接続されビルドアップ層９０の最外層に設けられた接続端子に、図示しないチップコンデンサを接続した。この状態で、３０ＭＨｚ〜６ＧＨｚの交流を入力端子に入力し、入力端子からビルドアップ層７０の配線、多層コア基板１０の第１及び第２ビアホール導体５１，５２、ビルドアップ層９０の配線、チップコンデンサ、ビルドアップ層９０の配線、多層コア基板１０の第３及び第４ビアホール導体５３，５４およびビルドアップ層７０の配線を経て出力端子に至るループインダクタンスをネットワークアナライザ（アジレントテクノロジー社製）で測定した。その結果、実験例９〜１３ではループインダクタンスが４ｐＨ（ピコヘンリー）以下であり、ＦＳＢ（フロントサイドバス）が超高速（４００ＭＨｚ〜６ＧＨｚ）のＩＣチップ６０を搭載した場合でもそのＩＣチップ６０のトランジスタへの電源供給の遅延が起こりにくい。一方、実験例６〜８，１４では、ループインダクタンスが４〜１１ｐＨであり、ＦＳＢが高速（１３３ＭＨｚ程度）のＩＣチップ６０を実装した場合にそのＩＣチップ６０のトランジスタへの電源供給遅延が起こりにくい。
【００５５】
ところで、実験例６〜１３の結果より、ピッチＰとループインダクタンスは、ピッチＰが減少するのに伴ってループインダクタンスも減少する傾向にあるが、実験例１４では逆に上昇している。これは、ビアホール導体の導体体積が減少することによる自己インダクタンスの上昇によるものか、グランド層や電源層からビアホール導体へ電気が流れる際の電気抵抗によるものと推察される。
【００５６】
【表２】
2006114741.tif 000004
【図面の簡単な説明】
【００５７】
【図１】本実施形態の多層コア基板の使用状態を表す断面図である。
【図２】各ビアホール導体とグランド層と電源層の位置関係を表す斜視図である。
【図３】プリント配線板の使用状態を表す断面図である。
【図４】両面銅張積層板の断面図である。
【図５】多層コア基板の作製手順を表す断面図である。
【図６】多層コア基板の作製手順を表す断面図である。
【図７】多層コア基板の作製手順を表す断面図である。
【図８】多層コア基板の作製手順を表す断面図である。
【図９】他のプリント配線板の作製手順を表す断面図である。
【図１０】多層コア基板の作製手順を表す断面図である。
【図１１】多層コア基板の作製手順を表す断面図である。
【図１２】多層コア基板の作製手順を表す断面図である。
【図１３】テーパ状ビアホール導体とストレート状ビアホール導体のビアホール間ピッチの説明図である。
【図１４】実験例１〜５の多層コア基板の寸法を表す説明図である。
【図１５】ＨＡＳＴ後の導通試験の説明図である。
【図１６】従来の多層コア基板の断面図である。
【符号の説明】
【００５８】
１０  多層コア基板、２２  中央絶縁層、２４  第１絶縁層、２６  第２絶縁層、３０  第１導体層、３０ａ  電源用パッド、３０ｂ  グランド用パッド、３２  第２導体層、３２ａ  電源用パッド、３２ｂ  グランド用パッド、４０  グランド層、４０ａ  導体部分、４０ｂ  非導体部分、４０ｃ  テーパホール、４２  電源層、４２ａ  導体部分、４２ｂ  非導体部分、４２ｃ  テーパホール、５１  第１ビアホール導体、５２  第２ビアホール導体、５３  第３ビアホール導体、５４  第４ビアホール導体、６０  ＩＣチップ、６０ａ  電源端子、６０ｂ  グランド端子、６２ａ，６２ｂ  バンプ、７０  ビルドアップ層、７０ａ，７０ｂ  ビアホール導体、９０  ビルドアップ層、９０ａ，９０ｂ  ビアホール導体、１００  両面銅張積層板、１０２，１０４  パターン化レジスト、１０２ａ，１０４ａ  透孔、１０６，１０８  絶縁性フィルム、１１０，１１２  無電解銅めっき層、１１４，１１６  パターン化レジスト、１２０，１２２  電解銅層、１４０，１４２  銅厚膜、５１ａ，５２ａ，５３ａ，５４ａ  ビアホール。
【図１】
2006114741.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006114741.tif 000015
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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