(57)【要約】【課題】揮発性半導体メモリ装置の回路配置を提供することにある。【解決手段】ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置する。【選択図】図２
2006135322.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に第１の金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置することを特徴とする半導体メモリ装置の回路配線配置構造。
【請求項２】
前記機能回路領域に形成されるＭＯＳトランジスタはカラムパス部を構成するか又はローデコーダーを構成するために用いられるＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置の回路配線配置構造。
【請求項３】
前記ゲート層はポリシリコン層からなり、前記ワードライン層と前記金属配線層はそれぞれ互いに異なる層に形成されたタングステン層からなることを特徴とする請求項１に記載の半導体メモリ装置の回路配線配置構造。
【請求項４】
前記金属配線層はカラムデコーディング信号またはセクションローデコーディング関連信号を伝達する金属層であることを特徴とする請求項１に記載の半導体メモリ装置の回路配線配置構造。
【請求項５】
前記金属配線層は金属からなるビットライン層の下方に配置されることを特徴とする請求項４に記載の半導体メモリ装置の回路配線配置構造。
【請求項６】
第１の金属ダマシン工程を行った後に第２の金属ダマシン工程を行って半導体メモリを製造する場合に、メモリセルが形成されるセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するための金属配線層をも前記第２の金属ダマシン工程により共に形成して前記機能回路領域に配置することを特徴とする半導体メモリ装置の回路配線装置構造。
【請求項７】
半導体メモリ装置の回路配線配置構造において、
セル形成領域内で第１方向に互いに隣接して配置された第１、第２ＳＲＡＭメモリセルと、
前記セル形成領域で第２方向に隣接した機能回路領域内に順次形成され、前記第１、第２ＳＲＡＭメモリセルに対応するビットライン対にそれぞれ接続された第１、第２等化及びプリチャージ用ＭＯＳトランジスタと、
前記機能回路領域内で前記第２方向に前記第１、第２等化及びプリチャージ用ＭＯＳトランジスタが形成された領域程度だけ離隔された状態で順次形成され、前記第１、第２ＳＲＡＭメモリセルに対応するビットライン対にそれぞれ接続された第１、第２ライトパストランジスタ対及び第１、第２リードパストランジスタ対と、
前記第１等化及びプリチャージ用ＭＯＳトランジスタのポリシリコンゲート層と前記第１ライトパストランジスタ対のポリシリコンゲート層に共通に第１カラムデコーディング信号を伝達するために接続され、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層よりも上方の層で第２の金属ダマシン工程で前記第２方向に形成された第１金属配線層と、
前記第２等化及びプリチャージ用ＭＯＳトランジスタのポリシリコンゲート層と前記第２ライトパストランジスタ対のポリシリコンゲート層に共通に第２カラムデコーディング信号を伝達するために接続され、前記第２方向に形成された第２金属配線層と、を備えることを特徴とする半導体メモリ装置の回路配線配置構造。
【請求項８】
半導体メモリ装置の回路配線配置構造において、
セル形成領域内で第１方向に互いに隣接して配置された第１，第２ＳＲＡＭメモリセルと、
前記セル形成領域で第２方向に隣接した機能回路領域内に形成され、前記第１ＳＲＡＭメモリセルに対応するビットライン対に接続された第１等化及びプリチャージ用ＭＯＳトランジスタと、
前記機能回路領域内で前記第２方向に前記第１等化及びプリチャージ用ＭＯＳトランジスタが形成された領域程度だけ離隔された状態で形成され、前記第２ＳＲＡＭメモリセルに対応するビットライン対に接続された第２等化及びプリチャージ用ＭＯＳトランジスタと、
前記機能回路領域内で前記第２方向に前記第１、第２等化及びプリチャージ用ＭＯＳトランジスタが形成された領域程度だけ離隔された状態でそれぞれ形成され、前記第１，第２ＳＲＡＭメモリセルに対応するビットライン対にそれぞれ接続された第１、第２ライトパストランジスタ対と、
前記機能回路領域内で前記第２方向に前記第１、第２ライトパストランジスタ対が形成された領域に隣接してそれぞれ形成され、前記第１、第２ＳＲＡＭメモリセルに対応するビットライン対にそれぞれ接続された第１、第２リードパストランジスタ対と、
前記第１等化及びプリチャージ用ＭＯＳトランジスタのポリシリコンゲート層と前記第１ライトパストランジスタ対のポリシリコンゲート層に共通に接続されるように、前記ゲート層の上方に第１の金属ダマシン工程で形成されるワードライン層よりも上方の層で第２の金属ダマシン工程で前記第２方向に形成され、第１カラムデコーディング信号を伝達する第１金属配線層と、
前記第２等化及びプリチャージ用ＭＯＳトランジスタのポリシリコンゲート層と前記第２ライトパストランジスタ対のポリシリコンゲート層に共通に接続されるように、前記第１金属配線層と同じ層で前記第２方向に形成され、第２カラムデコーディング信号を伝達する第２金属配線層と、を備えることを特徴とする半導体メモリ装置の回路配線配置構造。
【請求項９】
前記第１等化及びプリチャージ用ＭＯＳトランジスタはそれぞれ少なくとも２個以上に分岐した構造を持つポリシリコンゲート層を有することを特徴とする請求項８に記載の半導体メモリ装置の回路配線配置構造。
【請求項１０】
前記第２等化及びプリチャージ用ＭＯＳトランジスタはそれぞれ少なくとも２個以上に分岐した構造を持つポリシリコンゲート層を有することを特徴とする請求項９に記載の半導体メモリ装置の回路配線配置構造。
【請求項１１】
前記第１、第２金属配線層は前記ビットライン対層の下方にタングステン層で形成されることを特徴とする請求項１０に記載の半導体メモリ装置の回路配線配置構造。
【請求項１２】
第１ダマシン工程で形成されたセクションワードラインの上方に第２ダマシン工程により形成される金属層を用いてセル形成領域に隣接した機能回路領域のコア回路部を構成するトランジスタのポリシリコンゲート層と接続される配線を前記機能回路領域に配置することを特徴とする半導体メモリ装置の回路配線配置構造。
【請求項１３】
半導体メモリ装置の回路配線配置構造において、
セル形成領域内で第１方向に互いに隣接して配置された第１，２ＳＲＡＭメモリセルと、
ワードライン配置方向の第２方向で前記セル形成領域に隣接した機能回路領域内に配置され、前記第１，２ＳＲＡＭメモリセルの第１，２ワードラインにそれぞれ対応して接続されるように前記第１方向に形成された第１，２Ｐ型ＭＯＳトランジスタと、
前記機能回路領域内で前記第１，２Ｐ型ＭＯＳトランジスタが形成された領域から一定距離程度だけ前記第２方向に離隔され、前記第１，２ワードラインにそれぞれ対応して接続されるように前記第１方向に形成された第１，２Ｎ型ＭＯＳトランジスタと、
前記機能回路領域内で前記第１Ｐ型ＭＯＳトランジスタのゲート層と前記第１Ｎ型ＭＯＳトランジスタのゲート層との間を前記第２方向で接続し、前記第１，２ワードラインが形成された層の上方に配置された第１金属ダマシン配線ラインと、
前記機能回路領域内で前記第２Ｐ型ＭＯＳトランジスタのゲート層と前記第２Ｎ型ＭＯＳトランジスタのゲート層との間を前記第２方向で接続し、前記第１金属ダマシン配線ラインと同一の層で互いに平行に配置された第２金属ダマシン配線ラインと、を備えることを特徴とする半導体メモリ装置の回路配線配置構造。
【請求項１４】
前記第１，２ワードラインが前記ゲート層の上方に第１の金属ダマシン工程で形成される場合に、前記第１，２金属ダマシン配線ラインは前記第１，２ワードラインの上方に第２の金属ダマシン工程で形成されることを特徴とする請求項１３に記載の半導体メモリ装置の回路配線配置構造。
【請求項１５】
前記第１，２金属ダマシン配線ラインは前記第１，２金属ダマシン配線ラインの上方で前記第１方向に配列された金属配線ラインとそれぞれ対応するように接触してローデコーディング関連信号を受信することを特徴とする請求項１３に記載の半導体メモリ装置の回路配線配置構造。
【請求項１６】
前記金属配線ラインの上方には前記第１，２Ｐ型ＭＯＳトランジスタのソースに共通に接続されるメインワードライン配線層が前記第２方向に配置されることを特徴とする請求項１５に記載の半導体メモリ装置の回路配線配置構造。
【請求項１７】
前記メインワードライン配線層を中心として線対称に２個のセクションローデコーダーがさらに形成されることにより、１つのメインワードライン配線層に４個のセクションローデコーダーが配置される形態を有することを特徴とする請求項１６に記載の半導体メモリ装置の回路配線配置構造。
【請求項１８】
前記４個のセクションローデコーダーを構成するトランジスタのゲート層のパターンが互いに同じ間隔に配置されることを特徴とする請求項１７に記載の半導体メモリ装置の回路配線配置構造。
【請求項１９】
第１ダマシン工程で形成されたセクションワードラインの上方に第２ダマシン工程により形成される金属層を用いて、セクションローデコーダー回路を構成するトランジスタのポリシリコンゲート層と接続される相互接続金属配線を各ビットライン対に対応して配置することを特徴とする半導体メモリ装置の回路配線配置構造。
【請求項２０】
前記セクションワードラインは４個が共通して１つのメインワードラインに接続されることを特徴とする請求項１９に記載の半導体メモリ装置の配線配置構造。
【請求項２１】
セルコアー領域内でデータの入出力とカラム選択のためのカラムパストランジスタがメモリセルの接続されたビットライン対ごとに具備される場合に、前記カラムパストランジスタが１個の入出力ポート当たり結合領域を共有する形態の配置構造を有することを特徴とする半導体メモリ装置。
【請求項２２】
前記カラムパストランジスタはそれぞれ少なくとも２個以上に分岐した形態を含むポリシリコンゲート層を有することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記ビットライン対に対応して接続されるプリチャージトランジスタと等化トランジスタが１つの接合領域を共有すると共に、隣接したメモリセルとも該接合領域を共有することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】
前記カラムパストランジスタを構成するプリチャージトランジスタ、等化トランジスタ、ライトパストランジスタ、リードパストランジスタのピッチが各トランジスタグループに均一に配置されることを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２５】
半導体メモリ装置において、
カラムパス部を構成するライトパストランジスタとプリチャージ及び等化トランジスタの入力として提供されるカラム選択信号がカラム選択部から出力されて配線ラインを通じて前記トランジスタに共通に提供される場合に、前記配線ラインがゲートポリ層またはメタルゼロ層とは無関係に別のメタルゼロプライム層として配置される構造を有することを特徴とする半導体メモリ装置。
【請求項２６】
プリチャージ及び等化部の制御とライトパス部の制御のためのカラム信号ラインを第１ダマシン工程により形成された金属層の上方に第２ダマシン工程により形成されるプライム金属層として形成して配置することを特徴とするＳＲＡＭランダムアクセスメモリ。
【請求項２７】
第１タングステン導電層と第２タングステン導電層の製造工程を経て製造される半導体メモリ装置において、
ビットライン対ごとに接続された複数のメモリセルと、
ロー選択信号とブロック選択信号に応じて前記複数のメモリセルと接続されるワードラインを選択するローデコーダーと、
前記ローデコーダーを構成するトランジスタのゲート層に前記ブロック選択信号を伝達するために前記第２タングステン導電層で形成された相互接続配線と、を備えることを特徴とする半導体メモリ装置。
【請求項２８】
前記ローデコーダーの出力端に接続される前記ワードラインはセクションワードラインとして前記第１タングステン導電層で形成されることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
前記第２タングステン導電層は前記相互接続配線以外に他の信号ラインを構成することを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３０】
前記ローデコーダーを構成するトランジスタのポリシリコンゲートパターンが同じピッチで配置されることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３１】
半導体メモリ装置の回路配線配置構造において、
セル形成領域内で第１方向に互いに隣接して配置された第１，２ＳＲＡＭメモリセルと、セクションワードライン配置方向の第２方向で前記セル形成領域に隣接した機能回路領域内に配置され、前記第１，２ＳＲＡＭメモリセルの第１，２ワードラインにそれぞれ対応して接続されるように前記第１方向に形成された第１，２Ｐ型ＭＯＳトランジスタと、
前記機能回路領域内で前記第１，２Ｐ型ＭＯＳトランジスタが形成された領域から一定距離程度だけ前記第２方向に離隔され、前記第１，２ワードラインにそれぞれ対応して接続されるように前記第１方向に形成された第１，２Ｎ型ＭＯＳトランジスタと、
前記機能回路領域内で前記第１Ｐ型ＭＯＳトランジスタのゲート層と前記第１Ｎ型ＭＯＳトランジスタのゲート層との間を前記第２方向で接続し、前記第１，２ワードラインが形成された層の上方に第１長さに配置された第１金属ダマシン配線ラインと、
前記機能回路領域内で前記第２Ｐ型ＭＯＳトランジスタのゲート層と前記第２Ｎ型ＭＯＳトランジスタのゲート層との間を前記第２方向で接続し、前記第１金属ダマシン配線ライトと同じ層で前記第１長さとは異なる長さに配置された第２金属ダマシン配線ラインと、を備えることを特徴とする半導体メモリ装置の回路配線配置構造。
【請求項３２】
半導体メモリ装置の回路配線配置方法において、
ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置することを特徴とする半導体メモリ装置の回路配線配置方法。
【請求項３３】
前記金属配線層はタングステンダマシン金属層であることを特徴とする請求項３２に記載のメモリ装置の回路配線配置方法。
【請求項３４】
前記メモリセルは３次元メモリセルであることを特徴とする請求項３２に記載の半導体メモリ装置の回路配線配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係り、特に揮発性半導体メモリ装置における回路配置に関する。
【背景技術】
【０００２】
パーソナルコンピューター及び電子通信機器などのような電子的システムの高性能化に従い、メモリとして搭載されるＳＲＡＭ（Static RAM）などのような揮発性半導体メモリ装置も高速化及び高集積化されつつある。そのため、メモリチップの製造メーカーは、縮小されたクリティカルディメンジョンに合うメモリセル及びメモリセルと接続される機能回路の配置並びにその製造にあらゆる努力を注いでいる。最近では工程技術がスケールダウンされながら縮小したメモリセルが存在するセル形成領域に隣接した周辺回路、即ち、セルコア領域ともいわれる機能回路領域の回路配線配置技術も高集積化を決定するために重要な要因となっている。
【０００３】
図９は通常の揮発性半導体メモリ装置のメモリセルアレイ及びその周辺の回路ブロックである。図面を参照すると、複数のメモリセルからなった複数のメモリセルブロックを含むメモリセルアレイ１１０と、メモリセルのローを選択するためのXデコーダー１３０と、メモリセルのカラムを選択するためのＹデコーダー１４０と、前記Ｙデコーダー１４０に接続されて前記メモリセルアレイ１１０のカラムパスを指定するカラムＹパス部１２０と、前記カラムパス部１２０に接続されライトデータをメモリセルに提供するためのブロックライトドライバ１５０と、前記カラムパス部１２０に接続されメモリセルに格納されたデータを感知増幅するためのブロックセンスアンプ１６０と、を含む装置的ブロック構成が示される。
【０００４】
図９に示した前記カラムＹパス部１２０の一部構成は図１０に図示される。図１０は図９においてカラムＹパス部１２０の一部構成を詳細に示した回路図である。即ち、図１０では図示の便宜上メモリセルアレイ１１０内で互いに隣接した２個のメモリセル１ａ，１ｂと接続された回路ワイヤリング構造が図示される。図面を参照すると、メモリセル１ａ，１ｂのうちメモリセル１ａのビットライン対ＢＬ０，ＢＬ０Ｂにはプリチャージ及び等化部１２２ａと、リード及びライトパススイッチング部１２４ａが接続される。また、メモリセル１ｂのビットライン対ＢＬ１，ＢＬ１Ｂにはプリチャージ及び等化部１２２ｂと、リード及びライトパススイッチング部１２４ｂが接続される。
【０００５】
前記プリチャージ及び等化部１２２ａ内でＰ型ＭＯＳトランジスタＴｐ００，Ｔｐ０１は前記ビットライン対ＢＬ０，ＢＬ０Ｂを動作電源電圧ＶＤＤにプリチャージさせるための役割を果たし、Ｐ型ＭＯＳトランジスタＴｅ０は等化動作区間で前記ビットライン対ＢＬ０，ＢＬ０Ｂを互いに同一な電位に維持させるための役割を果たす。同様に、前記プリチャージ及び等化部１２２ｂ内でＰ型ＭＯＳトランジスタＴｐ１０，Ｔｐ１１は前記ビットライン対ＢＬ１，ＢＬ１Ｂを動作電源電圧ＶＤＤにプリチャージさせるためのプリチャージトランジスタであり、Ｐ型ＭＯＳトランジスタＴｅ１は等化動作区間で前記ビットライン対ＢＬ１，ＢＬ１Ｂを互いに同一な電位に維持させるための等化トランジスタである。
【０００６】
前記リード及びライトパススイッチング部１２４ａ内でＰ型ＭＯＳトランジスタＴｒ０，Ｔｒ０Ｂはリード動作区間でターンオンして前記ビットライン対ＢＬ０，ＢＬ０Ｂにそれぞれ表れる電位をセンスアンプなどのようなリード関連の回路に伝達する役割を果たし、Ｎ型ＭＯＳトランジスタＴｗ０，Ｔｗ０Ｂはライト動作区間でターンオンして印加されるライトデータを前記ビットライン対ＢＬ０，ＢＬ０Ｂに伝達する役割を果たす。
【０００７】
同様に、前記リード及びライトパススイッチング部１２４ｂ内でＰ型ＭＯＳトランジスタＴｒ１，Ｔｒ１Ｂはリード動作区間でターンオンして前記ビットライン対Ｂｌ１，ＢＬ１Ｂにそれぞれ表れる電位をセンスアンプなどのようなリード関連回路に伝達するリードパススイッチングトランジスタであり、Ｎ型ＭＯＳトランジスタＴｗ１，Ｔｗ１Ｂはライト動作区間でターンオンして印加されるライトデータを前記ビットライン対ＢL１，ＢＬ１Ｂに伝達するライトパススイッチングトランジスタである。
【０００８】
図１０に示した前記メモリセル１ａ，１ｂのうち１つのセルに対する回路構造としては、図１１に示すように、６個のトランジスタＭ１−Ｍ４，Ｐ１，Ｐ２から構成されたフルＣＭＯＳ  ＳＲＡＭセルを用いることができる。半導体メモリ装置の高集積化につれてＳＲＡＭセルのセルピッチがフォトリソグラフィ工程の解像度の限界近くまでに一層縮小される場合に、前記６個のトランジスタは同一の層に配置されずに互いに異なる層に分けられて配置される場合も生じうる。
【０００９】
すなわち、前記メモリセルを構成するトランジスタが同一の層に配置されるかまたは互いに異なる層に配置されるかにかかわらず、メモリセルのセルピッチが縮小されれば、前記プレチャージ及び等化部とリード及びライトパススイッチング部を構成するトランジスタをそれぞれ対応するメモリセルのサイズに合うように配置することは一層難しくなる。即ち、メモリセルのピッチのサイズ内に図１０の前記Ｐ型及びＮ型トランジスタを配置することは非常に困難である。
【００１０】
また、図１０においてカラムデコーディング信号Ｙ０，Ｙ０Ｂ，Ｙ１，Ｙ１Ｂの信号ラインの中でカラムデコーディング信号Ｙ０，Ｙ１の信号ラインはそれぞれ図１０の接続ノードｃｏ１，ｃｏ２と接続されるべきであり、ライン負荷が大きい。その結果、寄生抵抗ＰＲ１，ＰＲ２，ＰＲ１１，ＰＲ２２が相当に大きな値となり、ライト動作のときにライト動作エラーが生じうる。
【００１１】
一方、図９で示されるＸデコーダー１３０内のセクションローデコーダー１３０ａは図４に示すような回路結線構造を有することができる。セル形成領域に隣接した機能回路領域に配置される前記セクションローデコーダー１３０ａは１つのメインワードライン（ＭＷＬ）１００当り４個のセクションワードラインＳＷＬ０−ＳＷＬ３が対応する場合にインバータータイプの４個のドライバで構成されうる。前記セクションワードラインＳＷＬ０−ＳＷＬ３に接続されるメモリセルのセルピッチが漸次縮小される場合に、図４の選択信号のうち対応するブロック選択信号ＳｉＤｉと接続されるドライバの入力ライン６０，６１，６２，６３の配置は非常にクリティカルとなる。即ち、前記ドライバを構成するＰ型及びＮ型トランジスタ１０−１３，２０−２３と、それに従う入出力配線を縮小されるセルピッチに合うように配置する作業は非常に難しくなる。
【００１２】
そこで、図９においてカラム（Ｙ）パス部１２０を構成するトランジスタとＸデコーダー１３０内のセクションローデコーダー１３０ａを構成するトランジスタを制限したサイズ内に一層効率的に配置する技術だけでなく、前記トランジスタの動作に必要な配線層を高集積化したメモリセルのセルピッチに合うように適切に配置する技術が要求される。特に、ＳＲＡＭメモリセルを構成するトランジスタが互いに異なる層に配置される、いわば３次元メモリセルの出現に応じて、メモリセルと接続されるセルコア領域よりも小さい占有面積で具現されなければならない。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、従来の問題点を解決することができる半導体メモリ装置の回路配置を提供することにある。
【００１４】
本発明の他の目的は、セル形成領域に隣接した機能回路領域をより小さい占有面積で具現できる回路配置構造及び方法を提供することにある。
【００１５】
本発明のまた他の目的は、半導体メモリのセル形成領域に隣接した機能回路領域での回路配線配置を円滑にし、ライト動作の速度制限要因のうち１つを解消することができる回路配線配置構造を提供することにある。
【００１６】
本発明のまた他の目的は、カラムパス部を構成するトランジスタをより効率的に配置することができる半導体メモリ装置の回路配置構造及びその方法を提供することにある。
【００１７】
本発明のまた他の目的は、カラムパス部のカラムデコーディング信号ラインの負荷を減少または最小化できる半導体メモリ装置の回路配置構造及び配置方法を提供することにある。
【００１８】
本発明のまた他の目的は、カラムデコーディング信号ラインのライン負荷を減らしてライト動作エラーを防止することができる半導体メモリ装置の回路配置構造及び配置方法を提供することにある。
【００１９】
本発明のまた他の目的は、セクションローデコーダーを構成するトランジスタ及び前記セクションローデコーダーの動作に必要な配線層を高集積化したメモリセルのセルピッチに合うように適切に配置することができる半導体メモリ装置の回路配置構造及び配置方法を提供することにある。
【００２０】
本発明のまた他の目的は、カラムパス部を構成するトランジスタとセクションローデコーダーを構成するトランジスタを制限されたサイズ内で効率的に配置し、前記トランジスタの動作に必要な回路配線層を２次元または３次元に高集積化したメモリセルのセルピッチに合うように適切に配置することができる揮発性半導体メモリ装置の回路配置構造及び配置方法を提供することにある。
【課題を解決するための手段】
【００２１】
このような目的を達成するため本発明による半導体メモリ装置における回路配線配置構造は、ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続されるべき金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置することを特徴とする。
【００２２】
好ましくは、前記ＳＲＡＭメモリセルはそれぞれ６個のセルトランジスタからなり、前記６個のセルトランジスタは互いに同一の層または互いに異なる層で形成されることができる。また、前記機能回路領域に形成されるＭＯＳトランジスタとしては、カラムパス部を構成するかまたはローデコーダーを構成するために用いられるＰ型及びＮ型ＭＯＳトランジスタを用いることができる。前記ゲート層はポリシリコン層からなり、前記ワードライン層と前記金属配線層はそれぞれ互いに異なる層に形成されたタングステン層からなることができる。前記金属配線層はカラムデコーディング信号またはセクションローデコーディング関連信号を伝達する金属層であり、前記金属配線層は金属からなるビットライン層の下方に配置されることができる。
【００２３】
本発明の好適な実施の形態に係る回路配線配置構造は、セル形成領域内で第１方向に互いに隣接して配置された第１，第２ＳＲＡＭメモリセルと、ワードライン配置方向の第２方向で前記セル形成領域に隣接した機能回路領域内に配置され、前記第1，第２ＳＲＡＭメモリセルの第１，第２ワードラインにそれぞれ対応して接続されるように前記第１方向に形成された第１，第２Ｐ型ＭＯＳトランジスタと、前記機能回路領域内で前記第１，第２Ｐ型ＭＯＳトランジスタが形成された領域から一定距離だけ前記第２方向に離隔され、前記第１，第２ワードラインにそれぞれ対応して接続されるように前記第１方向に形成された第１，第２Ｎ型ＭＯＳトランジスタと、前記機能回路領域内で前記第１Ｐ型ＭＯＳトランジスタのゲート層と前記第１Ｎ型ＭＯＳトランジスタのゲート層間を前記第２方向で接続し、前記第１，第２ワードラインが形成された層の上方に配置された第１金属ダマシン配線ラインと、前記機能回路領域内で前記第２Ｐ型ＭＯＳトランジスタのゲート層と前記第２Ｎ型ＭＯＳトランジスタのゲート層間を前記第２方向で接続し、前記第１金属ダマシン配線ラインと同一の層で互いに平行に配置された第２金属ダマシン配線ラインと、を備える。
【発明の効果】
【００２４】
本発明の回路配線配置構造によれば、セル形成領域に隣接した機能回路領域をより小さい占有面積に具現できるという効果がある。
【００２５】
また、半導体メモリのセル形成領域に隣接した機能回路領域での回路配線配置を円滑にし、ライト動作の速度制限要因中の１つを解消するという効果がある。また、カラムパス部を構成するトランジスタをより効率的に配置してカラムデコーディング信号ラインの負荷を減少または最小化できるという効果がある。また、セクションローデコーダーを構成するトランジスタ及び前記セクションローデコーダーの動作に必要な配線層を高集積化したメモリセルのセルピッチに合うように適切に配置できるという効果がある。カラムパス部を構成するトランジスタとセクションローデコーダーを構成するトランジスタを制限したサイズ内で効率的に配置でき、前記トランジスタの動作に必要な回路配線層を２次元または３次元に高集積化したメモリセルのセルピッチに合うように適切に配置できるという効果がある。
【発明を実施するための最良の形態】
【００２６】
上述したような本発明の目的並びにそのほかの目的と特徴及び利点は、添付図を参照して以下に記述される本発明の好適な実施の形態の説明により一層明らかになるだろう。図面において互いに同一ないし類似する部分は説明及び理解の便宜上同一ないし類似の参照符号で記載される。
【００２７】
まず、後述の本発明に対する理解をより徹底させる意図のほかに別の意図なしに、図１２Ａ及び図１２Ｂを参照して従来技術による回路配置が先に説明される。
【００２８】
図１２Ａ及び図１２Ｂは図１０の回路を従来技術に従い具現した平面的な配置図である。図示に示すように、図１２Ａに示したメモリセル１ａ，１ｂは図１０のセルにそれぞれ対応し、Ｙ方向（便宜上Ｘ方向を第１方向とする場合に第２方向はＹ方向）への領域Ｓ１０には等化トランジスタＴｅ０，Ｔｅ１が配置される。領域Ｓ１０において参照符号２は半導体基板に形成されるＰ型アクティブ領域を示し、参照文字ＷＣはタングステンコンタクトを示す。コンタクトＷＣは等化トランジスタＴｅ０，Ｔｅ１のドレイン及びソース領域と対応するタングステン層との間を電気的に接続するコンタクトである。図１２Ａでビットライン対ＢＬ０−ＢＬ０Ｂ，ＢＬ１−ＢＬ１Ｂはビットラインで、前記第２方向に沿うように表されている。ポリシリコンで形成されるゲート層（“ゲートポリ”とも称する）は領域Ｓ１０で前記第２方向に沿って傾斜パターンにハッチングされた実線ラインで示され、便宜上等化トランジスタＴｅ０，Ｔｅ１のゲート層に等化トランジスタＴｅ０，Ｔｅ１の参照符号が付される。
【００２９】
図１２Ａの領域Ｓ１１には図１０のプレチャージトランジスタＴｐ００，Ｔｐ０１，Ｔｐ１０，Ｔｐ１１が配置され、図１２Ｂの領域Ｓ１２と領域Ｓ１３にはライトパススイッチングトランジスタＴｗ０，Ｔｗ１とライトパススイッチングトランジスタＴｗ０Ｂ，Ｔｗ１Ｂがそれぞれ配置される。ここで、ライトパススイッチングトランジスタＴｗ０，Ｔｗ１，Ｔｗ０Ｂ，Ｔｗ１ＢはＮ型アクティブ領域４内に配置される。
【００３０】
また、図１２Ｂの領域Ｓ１４と領域Ｓ１５にはリードパススイッチングトランジスタＴｒ０，Ｔｒ１とリードパススイッチングトランジスタＴｒ０Ｂ，Ｔｒ１ＢがＰ型アクティブ領域２内にそれぞれ配置される。
【００３１】
カラムデコーディング信号Ｙ０，Ｙ１をそれぞれ伝達する配線ラインは図１２Ｂで参照符号Ｙ０，Ｙ１として表され、これは領域Ｓ１４と領域Ｓ１５でアクティブ領域が形成されない中間領域を通じて第２方向に配置される。また、カラムデコーディング信号Ｙ０Ｂ，Ｙ１Ｂをそれぞれ伝達する配線ラインは図１２Ｂで参照符号Ｙ０Ｂ，Ｙ１Ｂで表され、これは領域Ｓ１４と領域Ｓ１５でアクティブ領域２の上方を通じて第２方向に配置される。
【００３２】
図１２Ａ及び図１２Ｂのように図１０の機能回路を配置する場合にスケールダウンされたメモリセルのセルピッチが減少すると、第１方向（Ｘ方向）にサイズが顕著に減らすため、図１０に示したカラムパス構成用トランジスタをスケールダウンしたメモリセルのセルピッチサイズ内に配置することが非常に難しくなる。なぜならば、図１２Ｂの領域Ｓ１４，Ｓ１５で示されるように、２個の活性化領域（２）間の素子分離領域に前記ポリシリコン配線ラインを配置しなければならないからである。
【００３３】
また、図１２Ａ及び図１２Ｂのように図１０の機能回路を配置する場合に第２方向への全体サイズが５０ミクロンメートル以上になるため、ライン負荷に起因してカラムデコーディング信号Ｙ０，Ｙ１が等化トランジスタＴｅ０，Ｔｅ１のゲート層に速く伝達されにくくなるに従いライト動作エラーが生じうる。以下、これと関連して詳しく説明する。
【００３４】
図１０、図１２Ａ及び図１２Ｂを参照すると、アクセス動作が行われない非動作モードではカラムデコーディング信号Ｙ０，Ｙ１が論理ロー状態に印加され、カラムデコーディング信号Ｙ０Ｂ，Ｙ１Ｂは論理ハイ状態に印加される。前記カラムデコーディング信号は図９のカラムデコーダー１４０から出力される。それで、プリチャージ及び等化部１２２ａ，１２２ｂ内のトランジスタＴｐ００，Ｔｐ０１，Ｔｅ０，Ｔｐ１０，Ｔｐ１１，Ｔｅ１が全てターンオンして、メモリセル１ａ，１ｂにそれぞれ接続されたビットライン対ＢＬ０−ＢＬ０Ｂ，ＢＬ１−ＢＬ１Ｂが互いに同一な動作電源電圧ＶＤＤのレベルにプリチャージされる。
【００３５】
メモリセル１ａを選択するリード命令が印加される場合に、リード動作モードでカラムデコーディング信号Ｙ０Ｂが論理ハイ状態に印加される。それで、リード及びライトパススイッチング部１２４ａ内のトランジスタＴｗ０，Ｔｗ０Ｂがターンオンして、前記ビットライン対にそれぞれに生じたセル電位がセンス増幅器などのようなリード関連回路に提供されてデータリード動作が達成される。
【００３６】
一方、メモリセル１ａを選択するライト命令が印加される場合に、ライト動作モードでカラムデコーディング信号Ｙ０が論理ハイ状態に印加される。それで、リード及びライトパススイッチング部１２４ａ内のトランジスタＴｗ０，Ｔｗ０Ｂがターンオンして、印加されたライトデータが前記ビットライン対を通してセル１ａに格納される。前記ライト動作の場合にプリチャージ及び等化部１２２ａ内のトランジスタＴｐ００，Ｔｐ０１，Ｔｅ０はターンオフ状態とならなければならない。すなわち、トランジスタＴｗ０，Ｔｗ０Ｂはできるだけ速くターンオンしなければならず、プリチャージ及び等化トランジスタＴｐ００，Ｔｐ０１，Ｔｅ０はできるだけ速くターンオフすることにより、ライト動作が妨害なしに行われるようになる。
【００３７】
ところが、カラムデコーディング信号Ｙ０，Ｙ１を伝達する配線ラインが比較的大きい抵抗成分を有する場合にライト動作は円滑に行われにくい。通常、カラムデコーディング信号Ｙ０，Ｙ１を伝達する配線ラインはシリサイド膜が形成されたポリシリコン層からなり、シリサイド工程が正常に行われなかった場合に前記配線ラインのシート（sheet）抵抗値は数十〜数百オームになる。即ち、タングステンまたはチタニウムなどのような耐熱性金属との反応を通じてポリシリコン層の上方にシリサイド膜が良好に形成される場合に、前記配線ラインのシート抵抗値は約６０オーム程度であるが、前記ポリシリコン層のクリティカルディメンジョンが非常に小さくてシリサイド工程が正常に行われなかった場合にはシート抵抗値は最大数百倍までに増加されてしまう。ここで、図１２Ａ及び図１２Ｂのような回路配置の場合に第２方向に各領域ごとにポリシリコン層のパターン変化が激しくなることがわかる。ゲートポリのクリティカルディメンジョンの変化が激しくなるほど、シリサイド工程が円滑に行われにくい。
【００３８】
シリサイド工程が不安定に行われる場合に、前記カラムデコーディング信号などのような信号を伝達する配線ラインは抵抗負荷を大きく有することにより、ライト動作のエラーが生じうる。従って、図１２Ａ及び図１２Ｂのような従来技術ではカラム性の不良が増加して製造効率が急激に低下しうる。
【００３９】
図１２Ａ及び１２ｂのような従来の技術の問題、即ち、減少したセルピッチサイズ内にカラムパス構成用トランジスタを配置する問題と、シリサイド工程に起因するカラム性の不良が発生するという問題を解決するため、本発明の好適な第１の実施形態が図２に示すように具体化される。
【００４０】
図２は図１０の回路を本発明の好適な実施の形態に従い具現した平面的な配置図であり、第２方向の全体サイズＳ２０が約１７ミクロンとなる。勿論、カラムデコーディング信号を伝達する配線ラインもシリサイド工程により形成されない。図２の配置構造はメモリセルの垂直構造が図１ｂのようになった場合に更に適切に適用されることができる。即ち、より高集積化するメモリセルでセル形成領域内の垂直構造が図１ａから図１ｂに変更される傾向にあるので、機能回路領域ではメタルゼロプライム層ＭＯＰがある任意の配線として十分に活用されるようにすることが好ましい。
【００４１】
図１を参照すると、図１１に対する従来の垂直構造においてゲートポリ層Ｌ１１が示されていない図１ａ部分でアクティブ層Ｌ１０はタングステンコンタクトＬ１３を通じてメタルゼロ層（ＭＯ）Ｌ１５と接続され、メタルゼロ層Ｌ１５はメタルコンタクトＬ１７を通じてメタルワン層Ｌ１９と接続される。メタルワン層（Ｍ１）Ｌ１９はビアコンタクトＬ２１を通じてメタルツー層（Ｍ２）Ｌ２３と接続される。ゲートポリ層Ｌ１１が示された図１ａ部分においてゲートポリ層Ｌ１１はタングステンコンタクトＬ１３を通じてメタルゼロ層（Ｍ０）Ｌ１５と接続される。
【００４２】
最近では、図１１に対する垂直構造は図１ｂの部分で示されるように、メタルゼロ層（Ｍ０）Ｌ１５とメタルワン層Ｌ１９との間にメタルゼロプライム層（Ｍ０Ｐ）Ｌ１６ｂが図１ａの構造に比べさらに追加される。ここで、メタルゼロ層Ｍ０とメタルゼロプライム層Ｍ０Ｐはタングステンなどのような金属を用いた金属ダマシン工程で形成される。微細パターンを形成するために適切に使用される金属ダマシン工程の詳細は本技術分野で広く知られているため、ダマシン工程に対する具体的な説明は省略する。
【００４３】
図２を参照すると、セル形成領域で互いに隣接して配置されたメモリセル１ａ，１ｂは図１０のセルにそれぞれ対応され、Ｙ方向（便宜上Ｘ方向を第１方向とする場合に第２方向はＹ方向）にＰ型アクティブ領域２ａ，２ｂには１個の等化トランジスタＴｅ０と２個のプリチャージトランジスタＴｐ００，Ｔｐ０１が配置される。ここで、等化トランジスタＴｅ０は領域２ａ内で第２方向に互いに平行した３個のゲートパターンに作られ、プリチャージトランジスタＴｐ００，Ｔｐ０１は領域２ａの一部と領域２ｂ内で作られる。例えば、プリチャージトランジスタＴｐ００のゲートポリは領域２ａ，２ｂ内で第２方向に一番左側に形成されたパターンと領域２ｂ内で前記パターンの右側に隣接して形成されたハフパターンとの和で示される。上述の説明と同様に、参照文字ＷＣはタングステンコンタクトを指し、ビットライン対ＢＬ０−ＢＬ０Ｂ，ＢＬ１−ＢＬ１Ｂはビットラインで前記第２方向に沿うように表されている。ポリシリコンで形成されるゲート層は領域２ａ，２ｂで前記第２方向に沿って傾斜パターンにハッチングされた実線ラインで示され、便宜上等化トランジスタＴｅ０及びプリチャージトランジスタＴｐ００，Ｔｐ０１のゲート層の棒タイプのパターンに参照符号が複数の引出線で付されている。
【００４４】
すなわち、第１等化及びプリチャージ用ＭＯＳトランジスタＴｅ０，Ｔｐ００，Ｔｐ０１は前記メモリセルが形成されたセル形成領域で第２方向に隣接した機能回路領域Ｓ２０内の領域２ａ，２ｂに形成され、第１ＳＲＡＭメモリセル１ａに対応するビットライン対ＢＬ０，ＢＬ０Ｂと接続される。ここで、領域２ａ，２ｂにおいてビットライン対ＢＬ０，ＢＬ０Ｂはメタルワン層Ｍ１で形成されるが、ビットライン対ＢＬ１，ＢＬ１Ｂはメタルワン層Ｍ１とは異なる層として存在することに注目されたい。
【００４５】
機能回路領域Ｓ２０内で前記第２方向に第１等化及びプリチャージ用ＭＯＳトランジスタＴｅ０，Ｔｐ００，Ｔｐ０１が形成された領域だけ前記セル形成領域から離隔された領域２ｃ，２ｄには第２等化及びプリチャージ用ＭＯＳトランジスタＴｅ１，Ｔｐ１０，Ｔｐ１１が形成される。トランジスタＴｅ１，Ｔｐ１０，Ｔｐ１１は第２ＳＲＡＭメモリセル１ｂに対応するビットライン対ＢＬ１，ＢＬ１Ｂに接続される。ここで、等化トランジスタＴｅ１は領域２ｃ内で第２方向に互いに平行した３個のゲートパターンに作られ、プリチャージトランジスタＴｐ１０、Ｔｐ１１は領域２ｃの一部と領域２ｄ内で作られる。例えば、プリチャージトランジスタＴｐ１０のゲートポリは領域２ｃ、２ｄ内で第２方向に一番左側に形成されたパターンと領域２ｄ内で前記パターンの右側に隣接して形成されたハーフパターンとの和で示される。
【００４６】
Ｎ型アクティブ領域４ａ，４ｂには第１、第２ライトパストランジスタ対Ｔｗ０，Ｔｗ０Ｂ，Ｔｗ１，Ｔｗ１Ｂが形成される。第１、第２ライトパストランジスタ対Ｔｗ０，Ｔｗ０Ｂ，Ｔｗ１，Ｔｗ１Ｂは第１、第２ＳＲＡＭメモリセル１ａ，１ｂに対応するビットライン対ＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂにそれぞれ接続される。
【００４７】
Ｐ型アクティブ領域２ｅ，２ｆには第１、第２リードパストランジスタ対Ｔｒ０，Ｔｒ０Ｂ，Ｔｒ１，Ｔｒ１Ｂが形成される。第１、第２リードパストランジスタ対Ｔｒ０，Ｔｒ０Ｂ，Ｔｒ１，Ｔｒ１Ｂは第１、第２ＳＲＡＭメモリセル１ａ，１ｂに対応するビットライン対ＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂにそれぞれ接続される。
【００４８】
図２で第１カラムデコーディング信号Ｙ０を伝達する第１金属配線層Ｙ０Ｌは第２方向に領域２ｆ，２ｅ，４ｂ，４ａ，２ｄ，２ｃを過ぎて領域２ｂのゲート層と接続されるコンタクトＣ０１及び領域２ｆ，２ｅを過ぎて領域４ｂのゲート層と接続されるコンタクトＣ０３に接続される。第１金属配線層Ｙ０Ｌは図１０に示したように第１等化及びプリチャージ用ＭＯＳトランジスタＴｅ０，Ｔｐ００，Ｔｐ０１のポリシリコンゲート層と第１ライトパストランジスタ対Ｔｗ０，Ｔｗ０Ｂのポリシリコンゲート層に共通に接続される。本発明の好適な第１の実施形態では、第１金属配線層Ｙ０Ｌは図１で示したメタルゼロプライム層Ｌ１６ｂで形成される。メタルゼロプライム層Ｌ１６ｂはメタルゼロ層Ｍ０の上方に形成されるさらに他の金属ダマシン層である。ここで、前記金属は例えばタングステンＷを用いることができる。
【００４９】
一方、第２カラムデコーディング信号Ｙ１を伝達する第２金属配線層Ｙ１Ｌは第２方向に領域２ｆ，２ｅ，４ｂ，４ａを過ぎて領域２ｄのゲート層と接続されるコンタクトＣ０２及び領域２ｆ，２ｅを過ぎて領域４ｂのゲート層と接続されるコンタクトＣ０４に接続される。第２金属配線層Ｙ１Ｌは図１０に示したように第２等化及びプリチャージ用ＭＯＳトランジスタＴｅ１，Ｔｐ１０，Ｔｐ１１のポリシリコンゲート層と第２ライトパストランジスタ対Ｔｗ１，Ｔｗ１Ｂのポリシリコンゲート層に共通に接続される。同様に、第２金属配線層Ｙ１Ｌは図１に示したメタルゼロプライム層Ｌ１６ｂで形成される。
【００５０】
図２を図１２Ａ及び図１２Ｂと比較する場合に配線ラインがゲートポリで形成されずに図１２Ｂのようにアクティブ素子分離領域を有しないため、第１方向（Ｘ方向）にサイズが減らすようになる。従って、カラムパス構成用トランジスタをスケールダウンされたメモリセルのセルピッチサイズ内に配置することが相対的に容易になる。
【００５１】
また、タングステンなどのような金属ダマシン工程で形成された第１，第２金属配線層Ｙ０Ｌ，Ｙ１Ｌを図１２Ｂの対応する配線ラインと比較する場合に、配線層がシリサイド工程により作られないため、シリサイド工程の失敗時に生じる配線抵抗が増加するという問題が解決される。タングステンダマシン工程で形成された金属配線層の場合に、抵抗値はゲートポリよりも約５倍程度に小さい。従って、シリサイド工程に起因するカラム性の不良が発生するという問題が解決されるようになる。
【００５２】
また、図１２Ａ及び図１２Ｂのような回路配置の場合では、第２方向に各領域ごとにポリシリコン層のパターン変化が激しくなるが、図２の場合にはゲートポリのクリティカルディメンジョンの変化が少なくてフォトリソグラフィ工程に一層好適であるという利点がある。従って、シリサイド工程を行っても図１２Ａ，１２ｂの場合に比べて工程信頼性が損なわれず、製造効率が大幅に改善される。すなわち、ハイパフォーマンス、少ない領域（small area）で、リソフレンドリ（photo-lithographfriendly）な配置の具現が達成されて製品の生産効率が高くなる。
【００５３】
図２に示された切断線Ａ−Ａ’に沿って切り取った垂直断面図は図３に示される。図３を参照すると、第１金属配線層Ｙ０Ｌはメタルゼロプライム層Ｌ１６ｂからなり、その下方にはメタルゼロ層Ｌ１５がコンタクトＬ１６ａを通じて接続される。また、メタルゼロプライム層Ｌ１６ｂの上方には絶縁膜を通じてメタルワン層Ｌ１９が形成される。ここで、メタルワン層Ｌ１９はビットライン対ＢＬ０，ＢＬ０Ｂとなる。ゲートポリ層Ｌ１１はコンタクトＬ１３を通じてメタルゼロ層Ｍ０と接続される。ここで、第１金属配線層Ｙ０Ｌを形成するメタルゼロプライム層Ｌ１６ｂはメタルゼロ層Ｌ１５の介在なしにゲートポリ層Ｌ１１とコンタクトを通じて直接的に接続されうる。
【００５４】
図２に示された切断線Ａ−Ａ‘に沿って切り取った垂直断面図が図３に示される。図３を参照すると、第１金属配線層Ｙ０Ｌはメタルゼロプライム層Ｌ１６ｂからならず、その下方にはメタルゼロ層Ｌ１５がコンタクトＬ１６ａを通じて接続される。また、メタルゼロプライム層Ｌ１６ｂの上方には絶縁膜を通じてメタルワン層Ｌ１９が形成される。ここで、メタルワン層Ｌ１９はビットライン対ＢＬ０，ＢＬ０Ｂとなる。ゲートポリ層Ｌ１１はコンタクトＬ１３を通じてメタルゼロ層Ｍ０と接続される。ここで、第１金属配線層Ｙ０Ｌを形成するメタルゼロプライム層Ｌ１６ｂはメタルゼロ層Ｌ１５の介在なしにゲートポリ層Ｌ１１とコンタクトを通じて直接的に接続される。
【００５５】
すなわち、上述のような図２の構造は、前記カラムパストランジスタが全て１個の入出力ポート当たり１つのソース領域を共有する形態であり、素子分離膜パターンが別の形態ではなく、トランジスタのピッチもそれぞれ同一であることがわかる。即ち、前記カラムパストランジスタはそれぞれ少なくとも２個以上に分岐した構造を持つポリシリコンゲート層を有し、前記ビットライン対に対応して接続されるプリチャージトランジスタと等化トランジスタが１つのソース接合領域またはドレイン接合領域を共有しながら、隣接したトランジスタともこのソース領域またはドレイン接合領域を共有する。また、前記カラムパストランジスタを構成するトランジスタのピッチが各トランジスタグループに均一に配置されることがわかる。
【００５６】
そこで、カラムパス部を構成するライトパストランジスタとプリチャージ及び等化トランジスタの入力として提供されるカラム選択信号がカラム選択部から出力されて配線ラインを通じて前記トランジスタに共通に提供される場合に、前記配線ラインがゲートポリ層またはメタルゼロ層とは無関係に別途のメタルゼロプライム層として配置される構造を有する本発明の好適な第１の実施形態によると、セル形成領域に隣接した機能回路領域がより小さい占有面積で具現され、機能回路領域での回路配線配置が円滑になるとともに、ライト動作の速度制限要因中の１つが解消される。すなわち、カラムパス部を構成するトランジスタがより効率的に配置され、カラムパス部のカラムデコーディング信号ラインの負荷が減少または最小化される。
【００５７】
以下、本発明の好適な第２の実施形態が説明される。第２の実施形態では図４に示したようなセクションローデコーダーを構成するトランジスタ及び前記セクションローデコーダーの動作に必要な配線層を高集積化したメモリセルのセルピッチに合うように適切に配置することが説明される。
【００５８】
図４の回路結線構造は、図９に示されるXデコーダー１３０内のセクションローデコーダー１３０ａに対する例である。図面において１つのメインワードライン１００と４個のブロック選択ラインＳｉＤｉに対応して接続されたＰ型及びＮ型トランジスタ１０−１３，２０−２３は４個のインバータータイプのドライバを形成する。セクションワードラインＳＷＬ０−ＳＷＬ３に接続されるメモリセルのセルピッチが漸次縮小される場合に、図４の選択信号中で対応するブロック選択信号ＳｉＤｉと接続されるドライバの入力ライン６０，６１，６２，６３の効率的な配置は機能回路領域がより小さい占有面積で具現できるようにする。
【００５９】
本発明の第２の実施形態では図５に示すような配置構造が具備される。即ち、前記ドライバを構成するＰ型及びＮ型トランジスタ１０−１３，２０−２３とそれに従う入出力配線を縮小されるメモリセルのセルピッチに合うように図５のように配置したものである。
【００６０】
図５を参照すると、メインワードライン１００を基準にしてライン対称構造を有する回路配線配置構造が示される。図面において垂直方向（便宜上、第１方向とする）に互いに隣接して配置された第１，第２ＳＲＡＭメモリセル１ａ，１ｃはセル形成領域内に存在する。ここで、前記第１方向は第１の実施形態での第１方向とは無関係である。また、第２ＳＲＡＭメモリセル１ｃは第１の実施形態でのメモリセル１ｂとは異なる方向に配置されたセルである。
【００６１】
図４に示した第１，第２Ｐ型ＭＯＳトランジスタ１０，１１は図５でワードライン配置方向の第２方向（前記第１方向とは垂直方向をなす）で前記セル形成領域に隣接した機能回路領域内の領域２に配置され、第１，第２ＳＲＡＭメモリセル１ａ，１ｃの第１，第２ワードラインＳＷＬ０，ＳＷＬ１にそれぞれ対応して接続されるように前記第１方向に形成される。
【００６２】
第１，第２Ｎ型ＭＯＳトランジスタ２０，２１は前記機能回路領域内の領域４で前記第１，第２Ｐ型ＭＯＳトランジスタが形成された領域２から一定距離だけ前記第２方向に離隔され、第１，第２ワードラインＳＷＬ０，ＳＷＬ１にそれぞれ対応して接続されるように前記第１方向に形成される。
【００６３】
図４の参照符号６０に対応する第１金属ダマシン配線ライン６０は、図５において前記機能回路領域内で第１Ｐ型ＭＯＳトランジスタ１０のゲート層１０ｃと第１Ｎ型ＭＯＳトランジスタ２０のゲート層２０ｃとの間を前記第２方向で接続するためにメタルゼロプライム層Ｍ０Ｐとして配置される。メタルゼロプライム層Ｍ０Ｐは第１，第２ワードラインＳＷＬ０，ＳＷＬ１が形成されたメタルゼロ層Ｍ０の上方に配置された層である。
【００６４】
図４の参照符号６１に対応する第２金属ダマシン配線ライン６１は前記機能回路領域内で第２Ｐ型ＭＯＳトランジスタ１１のゲート層１１ｃと第２Ｎ型ＭＯＳトランジスタ２１のゲート層２１ｃとの間を前記第２方向で接続し、第１金属ダマシン配線ライン６０と同じ層で互いに平行に配置される。
【００６５】
図５において、セクションワードラインで示される符号４０ａ，４０ｄはゲートポリ１０ｃ，２０ｃとメタルゼロ層Ｍ０との間を電気的に接続するタングステンコンタクトＷＣを示し、コンタクトｃ１−ｃ８はゲートポリＧＰとメタルゼロプライム層Ｍ０Ｐとの間を接続するコンタクトであり、図４の符号にそれぞれ対応する。
【００６６】
図６は図５に示される層の垂直方向の配置関係を簡略化して示したものである。図６を参照すると、トランジスタのソースまたはドレイン領域になるアクティブ領域２，４が半導体基板に配置され、その上方にトランジスタのゲートとして機能するゲートポリ層１０ｃ，２０ｃが配置されたものが示される。ゲートポリ層１０ｃ，２０ｃの上方にはセクションワードラインとして機能するメタルゼロ層５０、相互接続配線層として機能するメタルゼロプライム層６０、ブロック選択信号を伝達する配線として機能するメタルワン層９０、及びメインワードラインまたはパワー配線ラインとして機能するメタルツー層１００が順次配置される。
【００６７】
図７は図５に示された切断線Ｘ１−Ｘ１’に沿って切り取った垂直断面図であり、図８は図５に示された切断線Ｘ２−Ｘ２’に沿って切り取った垂直断面図である。まず、図７を参照すると、メタルゼロ層M０に形成される第１セクションワードライン５０（ＳＷＬ０）が下方に配置されたタングステンコンタクトを通じてＰ型ＭＯＳトランジスタ１０のドレイン１０ｂとＮ型ＭＯＳトランジスタ２０のドレイン２０ａとが接続される。第１セクションワードライン５０の上方には４個の直交するメタルワン層Ｍ１が配置される。図７は図５に示した切断線Ｘ１−Ｘ１’に沿って切り取った垂直断面図であるので、図７ではメタルゼロ層プライム層Ｍ０Ｐが示されなかったが、図６のような層配置構造に従うことに留意されたい。
【００６８】
図８を参照すると、図８では図５の金属配線ライン６０がメタルゼロプライム層Ｍ０Ｐとして形成されたものが図示される。配線ライン６０はセクションワードラインとブロック選択ライン（セル形成領域ではビットライン）との間に配置されるタングステンダマシン配線層である。メタルゼロプライム層Ｍ０Ｐはコンタクトｃ１，ｃ２を通じてＰ型及びＮ型トランジスタのゲートポリ１０ｃ，２０ｃと接続される。しかしながら、メタルゼロプライム層Ｍ０Ｐは、下方のメタルゼロ層Ｍ０を通じてゲートポリ１０ｃ，２０ｃと接続されてもよい。メタルゼロプライム層Ｍ０Ｐの上方に形成されるコンタクト８０はメタルワン層Ｍ１として形成されるブロック選択信号ライン９０と接続される。
【００６９】
配線ライン６０，６１をメタルゼロプライム層Ｍ０Ｐとして配置する場合に、前記第１方向で第１，第２ワードラインＳＷＬ０，ＳＷＬ１間の配置マージンは全てメタルゼロ層Ｍ０で配線ラインを配置する場合に比べさらに余裕があるようになる。これは前記第１方向にセルピッチが縮小される場合にも前記機能回路領域内のセクションローデコーダーを構成するトランジスタ及び配線ライン配置を制限されたサイズ内でより効率的に配置することができる。
【００７０】
すなわち、第２の実施形態では、第１ダマシン工程で形成されたセクションワードラインの上方に第２ダマシン工程により形成される金属層を用いてセル形成領域に隣接した機能回路領域のコア回路部を構成するトランジスタのポリシリコンゲート層と接続される配線を行うことにより、前記トランジスタの動作に必要な回路配線層が２次元または３次元に高集積化したメモリセルのセルピッチに合うように適切に配置されうる。
【００７１】
すなわち、第１ダマシン工程で形成されたセクションワードラインの上方に第２ダマシン工程により形成される金属層を用いて、セクションローデコーダー回路を構成するトランジスタのポリシリコンゲート層と接続される相互接続金属配線をビットライン対ごとに対応して配置する第２の実施形態では、メインワードライン配線層を中心として線対称に上下に２個ずつのセクションローデコーダーがそれぞれ配置され、４個のセクションローデコーダーを構成するトランジスタのゲート層のパターンが互いに同一な間隔に配置されることがわかる。従って、ゲートパターンの形成はリソフレンドリとなって製造効率が改善される。
【００７２】
一方、前記セクションローデコーダー回路をインバータータイプを用いて説明したが、ＮＯＲタイプで構成されたものも第２の実施形態に適用可能である。
【００７３】
第２の実施形態でもセクションローデコーダーを構成するトランジスタを制限されたサイズ内で効率的に配置でき、前記トランジスタの動作に必要な回路配線層を２次元または３次元に高集積化したメモリセルのピッチに合うように適切に配置できるという効果がある。
【００７４】
本明細書で提示した概念は特定の適用例に多様な方式により適用可能なのは、当業者であれば理解できるだろう。提示したワードラインドライバの個数は本発明の好適な実施の形態の一部を示し、より効率的で且つ回路設計者に利用可能な別の多様な方法が存在しうる。従って、これに対する具体例は本発明に含まれ、特許請求の範囲から逸脱しないものとする。
【００７５】
他方、本発明の好適な実施の形態について説明したが、本発明の範囲から逸脱しない範囲内で多様な変形ができる。例えば、第１の実施形態に変更を加えてカラムデコーディング信号のほかに他の信号配線層をメタルゼロプライム層として形成してもよいし、第２の実施形態に変更を加えてセクションローデコーディング関連信号のほかに他の回路配線層をメタルゼロプライム層として形成してもよい。また、メタルゼロプライム層を金属ダマシン配線層として説明したが、他の層でも具現できる。
【図面の簡単な説明】
【００７６】
【図１】本発明の好適な実施の形態に適用された工程において回路の垂直層構造を従来と比較して示した図である。
【図２】図１０の回路を本発明の好適な実施の形態に従い具現した平面的な配置図である。
【図３】図２に示される切断線Ａ−Ａ’に沿って切り取った垂直断面図である。
【図４】図９のＸデコーダー内に含まれるセクションローデコーダーの通常の回路図である。
【図５】図４の回路を本発明の他の好適な実施の形態に従い具現した平面的な配置図である。
【図６】図５に示される層の垂直方向の配置関係を簡略化して示した図である。
【図７】図５に示される切断線Ｘ１−Ｘ１’に沿って切り取った垂直断面図である。
【図８】図５に示される切断線Ｘ２−Ｘ２’に沿って切り取った垂直断面図である。
【図９】通常の揮発性半導体メモリ装置のメモリセルアレイ及びその周辺の回路ブロックを示した図である。
【図１０】図９のカラム（Ｙ）パス部の一部の構成を詳細にに示した通常の回路図である。
【図１１】図１０に示されるメモリセル中の１つのセルに対する通常の回路図である。
【図１２Ａ】図１０の回路の従来技術に従い具現した平面的な配置図である。
【図１２Ｂ】図１０の回路の従来技術に従い具現した平面的な配置図である。
【図１】
2006135322.tif 000003
【図２】
2006135322.tif 000004
【図３】
2006135322.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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