(57)【要約】【課題】  積み上げ容量型のキャパシタであって、酸化シリコンに形成した深孔内にキャパシタの下部電極を形成し、前記下部電極の外壁を露出させるために、前記下部電極の支持母材となる酸化シリコンをフツ酸を含む溶液で除去する際に、外壁が露出した下部電極が倒壊して、キャパシタを構成できなくなる問題を回避するキャパシタの製造方法を提供する。【解決手段】  深孔を形成する支持母材を、非晶質炭素膜で形成し、下部電極を形成した後、前記下部電極の支持母材として用いた非晶質炭素膜を、ドライエッチングにより除去する。これにより、下部電極の倒壊を防止できる効果がある。 【選択図】図２
2006135261.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
（１）ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
（２）前記第一の絶縁膜の所定の位置に、前記基板に接続され表面が露出した導体プラグを設ける工程と、
（３）キャパシタが形成される支持母材を堆積する工程と、
（４）前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
（５）前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
（６）前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
（７）表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、
前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。
【請求項２】
半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
（１）ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
（２）前記第一の絶縁膜および第二の絶縁膜の所定の位置に、前記基板に接続され表面が露出した導体プラグを設ける工程と、
（３）キャパシタが形成される支持母材を堆積する工程と、
（４）前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
（５）前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
（６）前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
（７）表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、
前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。
【請求項３】
半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
（１）ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
（２）前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
（３）キャパシタが形成される、第一の支持母材および前記第一の支持母材上に積層された第二の支持母材を堆積する工程と、
（４）前記第二の支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記第一および第二の支持母材に深孔を形成する工程と、
（５）前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
（６）前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
（７）表面が露出した前記第二の支持母材をドライエッチングにより除去する工程
を含む、内壁および外壁の一部を露出させた前記キャパシタの製造方法であって、
前記第二の支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。
【請求項４】
半導体装置に用いられる、円柱状の下部電極を有するキャパシタの製造方法において、
（１）ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
（２）前記第一絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
（３）キャパシタが形成される支持母材を堆積する工程と、
（４）前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
（５）前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔を埋め込むように全面にキャパシタの下部電極材料を堆積する工程と、
（６）前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
（７）表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、外壁を露出させた前記キャパシタの製造方法であって、
前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。
【請求項５】
前記第一絶縁膜上に積層される前記第二の絶縁膜は、窒化シリコンであることを特徴とする請求項２および３記載のキャパシタの製造方法。
【請求項６】
前記支持母材表面に形成される前記薄膜は、酸化シリコンであることを特徴とする請求項１、２および４記載のキャパシタの製造方法。
【請求項７】
前記支持母材に形成される前記深孔は、アンモニア（NH3)をエッチングガスとするドライエッチングにより形成されることを特徴とする請求項１、２および４記載のキャパシタの製造方法。
【請求項８】
前記第二の支持母材に形成される前記深孔は、アンモニア（NH3)をエッチングガスとするドライエッチングにより形成されることを特徴とする請求項３記載のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特にDRAM(Dynamic Random Access Memory)に用いられる、高アスペクト比を有するキャパシタの下部電極が倒壊する問題を回避するのに好適なキャパシタの製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造においては、半導体基板上に種々の構造物が作成されるが、半導体装置の集積度向上に伴い、これらの構造物の大きさは、基板表面に平行な方向には寸法が小さく、また垂直な方向には寸法が大きくなる傾向にある。これらの寸法の比はアスペクト比といわれ、上記平行方向寸法に対する垂直方向寸法の比、すなわち縦/横比を意味する。一般にアスペクト比が大きくなるに従い、半導体装置製造の難易度は飛躍的に増大してきている。この好例として、DRAMに用いられるキャパシタを挙げることができる。
【０００３】
以下、図1に沿って、従来技術による高アスペクト比の円筒型キャパシタ下部電極の製造方法について説明する。
図1を参照すると、図１(a)図から(f)図に至る一連の断面図に、半導体基板上にキャパシタの下部電極を作成する、従来の製造方法の例が示されている。
図1（a)は、キャパシタが形成されるべき領域の深孔が形成される前までの工程断面図を示している。
所定の素子分離領域２を形成した半導体基板１の表面にゲート絶縁膜（極めて薄いため図には示されていない）を介して、ゲート電極を含むワード線３を形成する。次いで、ワード線３を覆うように、酸化シリコンや窒化シリコンなどから成る絶縁膜６を形成する。さらに、半導体基板１表面の所定の領域にドレイン４およびソース５を形成し、トランジスタを構成する。ソース５およびドレイン４に接続するように多結晶シリコンからなる第一プラグ７を形成する。ソース５に接続されるプラグ７上にはタングステンなどの金属からなるビット線８を設ける。さらに、ビット線８を覆うように酸化シリコンなどから成る第一層間絶縁膜１０を形成し、その表面を平坦化する。一方、ドレイン４上のプラグ７に接続するように、第一層間絶縁膜１０の所定の領域に第二プラグ９を形成する。
次に、所定の領域に第二プラグ９の表面が露出している第一層間絶縁膜１０の上に第二層間絶縁膜を形成する。第二層間絶縁膜は、厚さが５０nm程度の窒化シリコン１１aと厚さが２０００nm程度の厚い酸化シリコン１１bから成っている。酸化シリコン１１bの上にはハードマスクとなる厚さ５００nmのシリコン膜１２を形成し、さらにその上にはホトレジスト１３を形成している。
【０００４】
図1(b)は、キャパシタの形成領域となる深孔を形成するまでの工程断面図を示している。
図1(a)に示したホトレジストに、リソグラフイ法を用いて所定のパターンを形成する。その後、パターン化されたホトレジストをマスクとしてシリコン膜１２をドライエッチングし、シリコン膜１２にパターンを転写する。さらにパターン化されたシリコン膜１２をマスクにして酸化シリコン１１bおよび窒化シリコン１１aをドライエッチングして深孔１４を形成する。ホトレジストでは、厚い酸化シリコンに深孔を形成する間に、ホトレジスト自身もエッチングされて消滅してしまい、所望の深孔を形成することが困難になるため、シリコン膜をハードマスクとして用いている。また、窒化シリコン１１aは、酸化シリコンに深孔を形成するためのドライエッチングにおいて、第一層間絶縁膜１０が不要にエッチングされるのを防止するために設けている。ここで、深孔開口の短辺寸法が２００nmで、前記酸化シリコン１１bの厚さが２０００nmであることを考慮すると、アスペクト比（深孔の縦横比）は１０程度となる。    
【０００５】
図1(c)は、キャパシタの下部電極となるシリコン膜１５を形成するまでの工程断面図を示している。
深孔形成に用いたドライエッチングの後処理を行なった後、第二プラグ９表面の自然酸化膜を除去するために前洗浄を行ない、その後厚さ４０nmのシリコン膜１５を形成する。ドライエッチングの後処理には、アンモニアと過酸化水素の混合液などを用いる。また、自然酸化膜の除去には、フッ酸を含有する溶液を用いる。
シリコン膜１５は、化学気相成長法（以下の説明ではCVD法と記載する）を用い、以下に述べる条件で形成する。反応ガスとして、モノシラン（SiH4)とホスフイン（PH3)の混合ガスを用いる。PH3は、シリコン膜に導電性を保有させるため、不純物としてのリンを膜中に導入するソースとして用いる。反応温度は、５３０℃、反応雰囲気は、１００Pa程度の低圧を用いる。この温度条件により形成されるシリコン膜は非晶質であり、導電性を保有させるために、形成した後不純物活性化のため700℃程度の熱処理を行なう。
【０００６】
図1(d)は、深孔内部を含む、全面に酸化シリコン１６を形成するまでの工程断面図を示している。
酸化シリコン１６は、有機原料として一般的に用いられているTEOS（Tetraethoxysilane: Si(OC2H5)4 )を反応ガスとしてプラズマCVD法で形成する。平面的にみた深孔開口部における、短辺寸法の半分以上の厚さで酸化シリコン１６を堆積することにより深孔を充填することができる。
【０００７】
図1(e)は、酸化シリコン１１bの表面上のシリコン膜１５および酸化シリコン１６を除去するまでの工程断面図を示している。これらの除去には、CMP(Chemical Mechanical Polishing)法あるいはドライエッチング法が用いられる。
【０００８】
図1(f)は、酸化シリコン１１b、および深孔を充填していた酸化シリコン１６を除去するまでの工程断面図で、露出した下部電極が倒壊した状態を模式的に示している。
酸化シリコンの除去は、少なくともフッ酸（HF)を含有する溶液を用いて行なう。深孔の外側では、酸化シリコン１１ｂが全て除去されてもエッチ耐性の高い窒化シリコン１１aが存在するために、下地の第一層間絶縁膜１０がエッチングされることはない。しかし、深孔内部では、深孔底部に窒化シリコンがないため、溶液自身が電極となるシリコン膜１５を浸透すると、シリコン膜１５の下に位置する第一層間絶縁膜１０を不要にエッチングしてしまう。その結果、電極となるシリコン膜１５自身が土台の支えを失って、倒壊してしまう問題が発生する。この問題は、半導体装置の微細化に伴って、下部電極となるシリコン膜の薄膜化が進むと、さらに深刻となる。
【０００９】
特開２００３−２９７９５２号公報には、上記、溶液による湿式エッチング法を用いても、下部電極が倒壊しないようにすることを目的として、下部電極に支持構造を付加して機械的強度を増す方法が開示されている。しかし、この方法では、深孔の途中の位置に支持構造を設けるために深孔全体の形成を完結するのに、リソグラフィを含む新たな複数工程の追加を必要とし、極めて複雑になる問題がある。
【００１０】
上記の様な、液体を用いた酸化シリコンの除去に伴なって発生する下部電極倒壊の問題を回避するためには、液体を用いた湿式エッチングに代えて、液の染み込みなどの問題が生じないドライエッチングを用いることが望まれる。しかし、酸化シリコンのドライエッチングには、高いエネルギーを有するイオンの寄与が不可欠であり、既に、多結晶シリコンから成る下部電極が深孔内に形成されている状態で、厚さが２０００nmにもおよぶ厚い酸化シリコンを、下部電極の形状に損傷を与えることなくドライエッチングにより除去するのは困難で、現実的ではない。
【００１１】
特開平６−８５１７１号公報には、下部電極形成時の厚い支持母材として、酸化シリコンに代えて、有機物を用いる方法が開示されている。前記有機物に、従来法と同様に深孔を形成し、下部電極を形成した後、下部電極を含む他の構成物に影響を与えることなく、有機物のみをドライエッチングにより除去している。しかし、本公知例で用いられている有機物は、回転塗布法で形成される、ホトレジストやポリイミド樹脂であり、半導体素子に対する汚染の懸念がある。また、耐熱性に極めて乏しく、熱収縮を伴ってパターン変形を生じる欠点がある。したがって、最小加工寸法が１３０nmより小さい微細構造を有する現在の製品以降の製造に適用するのは困難となる問題がある。
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開平６−８５１７１号公報
【特許文献３】特開平１０−３３５５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述したように、従来のキャパシタの製造方法においては、（１）半導体基板上に絶縁膜で囲まれた導体プラグを形成する工程と、（２）その上に厚い酸化膜を堆積し、プラグの表面が露出するように厚い酸化膜の所定の領域に深孔を形成する工程と、（３）キャパシタの下部電極となる導体を深孔内壁に沿って形成する工程と、（４）導体の支持母材となっていた厚い酸化膜を、フッ酸を含む溶液を用いてエッチング除去し、導体の内外壁が露出した下部電極を形成する工程と、（５）下部電極の表面に誘電体を形成し、さらに上部電極となる導体を積層する工程とを有してキャパシタを形成していた。しかし、上記、フッ酸を含む溶液で厚い酸化膜をエッチングする工程において、下部電極となる導体の土台となる絶縁膜も不要にエッチングされ、下部電極が倒壊する問題があった。このため、隣接する下部電極が接触してビット不良となり、著しく製造歩留まりを減少させていた。
【００１３】
上記問題を回避するために、前記特許文献１には、溶液を用いて厚い酸化膜をエッチング除去しても、内外壁が露出した下部電極が倒壊しないように、下部電極間を絶縁膜で結合し、機械的強度を強化する方法が開示されている。しかし、リソグラフイを含む新たな複数工程の追加を必要とし、製造工程が複雑になると共に下部電極構造を精度良く形成するのが困難となる副作用がある。
【００１４】
また、前記特許文献２には、支持母材を厚い酸化膜に代えて、ホトレジストなどの有機物で構成し、ドライエッチングで有機物を除去することにより、下部電極への損傷を回避する方法が開示されている。しかし、回転塗布法で形成するホトレジストなどの有機物は耐熱性に乏しく、下部電極形成時の雰囲気の熱によりパターン変形を生じ、所望の形状の下部電極を構築するのが困難となる問題があった。
【００１５】
また、前記特許文献３には、半導体基板上に高周波特性に優れたインダクターを形成することを目的として、導体間の埋め込み材料にアモルフアスカーボンを用いる方法が開示されている。その概要は、（１）絶縁膜上にある、導体およびアモルフアスカーボンの表面を通気性のある絶縁膜で被覆する工程と、（２）酸素雰囲気中で熱処理し、酸化反応により前記アモルフアスカーボンを気化させる工程と、（３）前記通気性のある絶縁膜を通して気化したアモルフアスカーボンを除去する工程からなる。この一連の工程により、導体と絶縁膜で囲まれた中空空間を構成でき、寄生容量が少なく、高周波特性に優れたインダクターを形成できることが述べられている。
上記方法では、開示されている構造上絶縁膜を通してアモルフアスカーボンを除去せざるを得ない。また、絶縁膜を介して除去するには、酸素あるいは反応生成物の絶縁膜中の拡散過程が必要で、その拡散を促進させるためには熱エネルギーの寄与が必須となる。しかし、隣接する導体が、耐熱性や耐酸化性に乏しい金属で構成されているために、温度を高く設定することが困難で、除去効率が悪く実用性に欠ける問題がある。
【００１６】
かかる上記従来技術の問題に鑑み、本発明の目的は、下部電極間に新たな支持構造物を付加することなく、また、下部電極の支持母材を除去して内外壁を露出させても、電極が倒壊することのない、キャパシタの製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、本発明の第一態様によるキャパシタの製造方法は、半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
（１）ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
（２）前記第一の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
（３）キャパシタが形成される支持母材を堆積する工程と、
（４）前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
（５）前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
（６）前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
（７）表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
【００１８】
本発明の第二態様によるキャパシタの製造方法は、半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
（１）ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
（２）前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
（３）キャパシタが形成される支持母材を堆積する工程と、
（４）前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
（５）前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
（６）前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
（７）表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。また、前記第一絶縁膜上に積層された第二絶縁膜は、窒化シリコンであることが望ましい。
【００１９】
本発明の第三態様によるキャパシタの製造方法は、半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
（１）ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
（２）前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
（３）キャパシタが形成される、第一の支持母材および前記第一の支持母材上に積層された第二の支持母材を堆積する工程と、
（４）前記第二の支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記第一および第二の支持母材に深孔を形成する工程と、
（５）前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
（６）前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
（７）表面が露出した前記第二の支持母材をドライエッチングにより除去する工程
を含む、内壁および外壁の一部を露出させた前記キャパシタの製造方法であって、前記第二の支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
【００２０】
本発明の第四態様によるキャパシタの製造方法は、半導体装置に用いられる、円柱状の下部電極を有するキャパシタの製造方法において、
（１）ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
（２）前記第一絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
（３）キャパシタが形成される支持母材を堆積する工程と、
（４）前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
（５）前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔を埋め込むように全面にキャパシタの下部電極材料を堆積する工程と、
（６）前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
（７）表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
【発明の効果】
【００２１】
本発明においては、キャパシタの下部電極を形成する支持母材を、CVD法で形成する緻密な非晶質炭素膜で構成しているので、深孔を形成し、下部電極材料を形成しても熱による変形を回避することができる。また、酸素等を用いたドライエッチングにより支持母材を除去できるので、溶液エッチングで下部電極が倒壊する問題を回避することができる。したがって、アスペクト比が１０以上の狭くて深い深孔に下部電極を形成する場合であっても下部電極の倒壊を防止してキャパシタを構成できる効果がある。
【発明を実施するための最良の形態】
【００２２】
本発明のキャパシタの製造方法は、（１）半導体基板上の所定の位置にワード線およびビット線を形成した後、前記ワード線およびビット線を含む全体を覆うように第一の酸化シリコン膜を形成する工程、（２）前記第一の酸化シリコン表面を平坦化した後、前記第一の酸化シリコンの所定の位置に、基板に接続され表面が露出したシリコンから成るプラグを設ける工程、（３）キャパシタが形成される支持母材としてCVD法により炭素膜を堆積する工程、（４）前記支持母材となる炭素膜の表面に第二の酸化シリコンから成る薄膜を形成し、リソグラフイ法により前記薄膜をパターン化する工程、（５）パターン化された前記薄膜をマスクとして、ドライエッチング法により前記炭素膜に深孔を形成する工程、（６）前記深孔底部に露出した前記プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極となるシリコン膜を堆積する工程、（７）前記深孔内を除く前記炭素膜表面に形成されている前記シリコン膜を除去し、表面が露出した前記炭素膜をドライエッチングにより除去する工程、を含んで構成される。これにより、下部電極の倒壊の問題を回避して、前記下部電極の内外壁を露出させた円筒状の下部電極を得ることができる。
【実施例１】
【００２３】
以下、添付した図面に基づき、本発明の第一の実施例について、図２(a)から(f)の一連の工程断面図を用いて説明する。
図２(a)は、キャパシタが形成される前までの工程断面図を示している。ｐ型半導体基板２０１の所定の領域に素子分離領域２０２を形成した後、シリコン基板２０１の表面にゲート絶縁膜（極めて薄いので図には示していない）を介してゲート電極を形成する。前記ゲート電極はワード線２０３を構成している。ワード線２０３を被覆するように、酸化シリコンおよび窒化シリコンから成る絶縁膜２０６を形成する。また、シリコン基板２０１の表面にはトランジスタを構成するソース２０５およびドレイン２０４を形成する。ソース２０５上およびドレイン２０４上には多結晶シリコンから成るプラグ２０７を形成する。さらに、ソース２０５に接続するプラグ２０７上にはタングステンから成るビット線２０８を形成する。その後、プラグ２０７およびビット線２０８を覆うように酸化シリコン２０９を形成する。次いで、CMP（Chemical Mechanical Polishing）法を用いて酸化シリコン２０９表面を平坦化する。一方、ドレイン２０４に接続するプラグ２０７上には、多結晶シリコンからなるプラグ２１０を形成する。後述の説明において形成されるキャパシタの下部電極は、前記シリコンプラグ２０７および２１０を介して前記半導体基板２０１に接続される。
【００２４】
図２(b)は、図２(a)に示された半導体基板上に、炭素膜２１１、シリコン２１２およびホトレジスト２１３を形成した段階の工程断面図を示している。
炭素膜２１１は、プラズマCVD法を用いて堆積する。平行平板型の電極を有するプラズマCVD容器内の一方の電極上に前記半導体基板を載置する。容器内を真空排気した後、原料ガスとしてメタン（CH4)を供給し、容器内の圧力が６００Paになるように保持する。
前記半導体基板の温度を５３０℃に加熱した状態で、前記電極間に１５００Wの高周波電力を印加してプラズマを発生させ、前期半導体基板上に厚さ２０００ｎｍの炭素膜２１１を堆積する。炭素膜形成の原料には、メタン以外の種々の材料を用いることができる。また、複数の原料を組み合わせて用いることもできる。また、温度、圧力、高周波電力についても、選択される原料に応じて各々最適な条件を選択することが可能である。
次いで、前記炭素膜２１１を加工する際のハードマスクとして用いるシリコン２１２を、CVD法により形成する。低圧CVD装置を用い、原料にはモノシラン（SiH4)を用い、温度５３０℃、圧力１００Paの条件で、厚さ１００ｎｍとなるように堆積する。さらに、前記シリコン２１２上に、周知の回転塗布法により厚さ３００ｎｍのホトレジスト２１３を形成する。
【００２５】
図２(c)は、前記炭素膜２１１の所定の位置に深孔２１４を形成した段階の工程断面図を示している。
図２(b)に示されたホトレジスト２１３に、ArF（アルゴンフッソ）エキシマレーザーを光源とする露光装置を用い、周知のリソグラフイ法により短辺が２００ｎｍとなる開口パターンを形成する。前記パターン化されたホトレジスト２１３をマスクとして、前記シリコン２１２をドライエッチングして前記パターンを転写する。シリコン２１２のドライエッチングには、例えば塩素（Cl2)を少なくとも含むガスを用いるプラズマエッチング法を用いる。その後、パターン化されたホトレジスト２１３およびシリコン２１２をマスクとして、炭素膜２１１をドライエッチングし、シリコンプラグ２１０の表面に達する深孔２１４を形成する。炭素膜２１１のドライエッチングには、エッチングガスとしてアンモニア（NH3）を用いることができる。例えば、平行平板型電極を有するプラズマエッチング装置を用い、エッチングガスにアンモニアを用い、圧力を１〜１５０Pa、アンモニアガス流量を１０〜１０００mL/min、高周波出力を１００〜３０００Wの範囲に設定して炭素膜２１１をエッチングする。このエッチングの途中にホトレジスト２１３は消滅するが、シリコン２１２は、アンモニアではエッチングされないため残存する。深孔２１４が形成された段階で、深孔２１４の底部には酸化シリコン２０９およびシリコンプラグ２１０が露出する。また、アンモニアに代えて酸素、あるいは酸素を含む混合ガスを用いることも可能である。
【００２６】
図２(d)は、深孔２１４内壁を含む全面に下部電極となるシリコン膜２１５を形成した段階の工程断面図を示している。
図２(c)で深孔２１４を形成した後、シリコンプラグ２１０表面に存在する厚さ数ｎｍの自然酸化膜の除去、を少なくとも含む清浄化処理を行なう。その後、深孔２１４の内壁を含む全面にキャパシタの下部電極となるシリコン膜２１５を堆積する。シリコン膜の堆積は前述の低圧CVD装置を用いて行なう。原料ガスとしてモノシランに加えてホスフイン（PH3)を同時に供給し、成膜されたシリコン中に不純物としてのリンを含有させる。シリコン膜中のリンの濃度は１〜５×１０20/cm3  となるようにする。５３０℃で成膜されたシリコン膜は、非晶質であり導電性を示さないが、成膜後に７００℃程度の熱処理を施すことにより、結晶化すると同時にリンが活性化し導電性を示す。５８０℃以上の温度を設定すれば、多結晶状態で堆積でき、導電性のあるシリコン膜を得ることもできる。しかし、CVD装置に基板を挿入し、シリコン膜が形成される前の段階でプラグ２１０表面に自然酸化膜が形成されると導通確保が困難となる。したがって、自然酸化膜が形成されないように低温で形成することが望ましい。シリコン膜の厚さは３５ｎｍ程度とすることができる。
【００２７】
図２(e)は、炭素膜２１１表面のシリコン膜が除去され、深孔２１４内壁にのみシリコン膜２１５が形成された段階の工程断面図を示している。
炭素膜２１１表面のシリコン膜の除去は、CMP法を用いておこなう。また、CMP法の他、ドライエッチング法を用いることもできる。ドライエッチング法を用いる場合には、深孔２１４内のシリコン膜がエッチングされるのを回避するために、深孔内を例えばホトレジストで充填しておくことが望ましい。
【００２８】
図２(f)は、シリコン膜２１５の支持母材となっていた炭素膜２１１を除去し、内外壁が露出した円筒状の下部電極を形成した段階の工程断面図を示している。
炭素膜２１１の除去には、等方的にエッチングされる円筒型プラズマエッチング装置を用い、アンモニアの他、酸素もしくは酸素を含有するガスをエッチングガスとして用いることができる。炭素膜と反応し、揮発性の酸化炭素、窒化炭素、水素化炭素を生成しうるガスを選択することができる。エッチング時の基板温度は、２００℃程度に設定しておくことが望ましい。アンモニアや酸素プラズマではシリコン膜や酸化シリコン膜がエッチングされることがない。したがって、下部電極の形状を損傷することがなく、且つフッ酸などの溶液によるエッチングを用いないので、下地となる酸化シリコン２０９が不要にエッチングされ、電極が倒壊する問題を回避することができる。
以下、電極表面の自然酸化膜を除去する処理を行ない、誘電体の形成、上部電極の形成工程を経てキャパシタを構成する。誘電体には、酸化タンタルや酸化アルミニウムなどを用いることができ、また、上部電極には窒化チタンやタングステンなどを用いることができる。
【００２９】
以上、述べたように本実施例によれば、下部電極の支持母材として、温度５００℃程度のCVD法により堆積する炭素膜を用いているので、耐熱性に優れた緻密な支持母材を形成できる。これにより、回転塗布法で形成するホトレジストが水分を多量に含んでいて耐熱性がないために、パターン変形を生じる問題を回避できる効果がある。
また、シリコン膜や酸化シリコン膜をエッチングすることのないアンモニアや酸素ガスを用いたドライエッチングにより炭素膜を除去することができる。したがって、フッ酸などの溶液を用いて酸化シリコンから成る支持母材をエッチングする場合に下部電極が倒壊してしまう問題を回避できる効果がある。
本実施例における炭素膜の除去は、キャパシタの製造方法に適用する構成上、炭素膜の表面を露出した状態でエッチングできる。前述の特許文献３に記載されている、表面が酸化シリコンで覆われた状態では熱反応しか用いることができない場合に比べて極めて効率よくエッチングできる効果がある。
【実施例２】
【００３０】
次に、図３(a)から(f)の一連の断面図を用いて、本発明の第二の実施例について説明する。なお、本実施例での基本的な工程は、前述の実施例１と同様であり、重複する説明は省略することとする。
【００３１】
図３(a)は、下部電極の支持母材となる炭素膜が堆積される前までの工程断面図を示している。
ビット線を覆う酸化シリコン３０９を形成した後、表面を平坦化する。その後、厚さ５０ｎｍの窒化シリコン３１０を積層する。酸化シリコン３０９および窒化シリコン３１０の積層膜の所定の位置に、コンタクトホールを形成する。前記コンタクトホールに、シリコンを埋め込んでシリコンプラグ３１１を形成する。窒化シリコン３１０は通常の低圧CVD法を用いて堆積する。原料ガスにはジクロロシラン（SiH2Cl2)とアンモニアを用い、温度６３０℃、圧力５０Paの条件などを適用し得る。実施例１では窒化シリコン３１０がなかったので、表面には酸化シリコンが露出していたが、本実施例では窒化シリコン３１０とシリコンプラグ３１１の表面が露出している状態となっている。
【００３２】
図３(b)は、厚さ２０００ｎｍの炭素膜３１２、炭素膜３１２の上に積層された厚さ３０ｎｍの酸化シリコン３１３およびホトレジスト３１４を形成した段階の工程断面図を示している。
実施例１ではハードマスクとしてシリコン膜を用いたが、本実施例ではシリコン膜に代えて酸化シリコンを用いている。酸化シリコン３１３はプラズマCVD法を用いて堆積されるが、熱CVD法を用いることもできる。いずれの場合も３５０〜４５０℃の温度で成膜することができる。
【００３３】
図３(c)は、炭素膜３１２に、シリコンプラグ３１１の表面に達する深孔３１５を形成した段階の工程断面図を示している。
実施例１と同様に、ホトレジスト３１４に形成されたパターンを酸化シリコン３１３に転写した後、パターン化された酸化シリコン３１３をハードマスクに炭素膜３１２に深孔３１５を形成している。酸化シリコン３１３のパターン化は、フッ素（F)を含有するガスを用いた異方性ドライエッチングにより行なう。
【００３４】
図３(d)は、キャパシタの下部電極となる厚さ３５ｎｍのシリコン膜３１６を、深孔内壁を含む全面に堆積した段階の工程断面図を示している。
シリコン膜３１６を堆積する前にハードマスクとして用いた酸化シリコン３１３を除去する。酸化シリコン３１３の除去には、フッ酸を含む溶液によるエッチングを用いる。この時、深孔３１５の底部に酸化シリコンが露出していると、同時にエッチングされてしまうため、これを回避する目的で、窒化シリコン３１０を予め形成している。窒化シリコンは酸化シリコンに比べてフッ酸によるエッチング速度が約１/１０程度と遅い。したがってハードマスクとして用いた厚さ３０ｎｍの酸化シリコン３１３をエッチングする間に窒化シリコン３１０がエッチングされる厚さは３ｎｍ程度に抑えられる。これにより、下地となる酸化シリコン３０９が不要にエッチングされることを防止することができる。
【００３５】
図３(e)は、実施例１と同様、炭素膜３１２表面のシリコン膜を除去し、深孔３１５の内壁にのみシリコン膜３１６を形成した段階の工程断面図を示している。
【００３６】
図３(f)は、実施例１と同様、支持母材として用いた炭素膜３１２を除去し、内外壁が露出した円筒状の下部電極を形成した段階の工程断面図を示している。
【００３７】
本実施例によれば、炭素膜に深孔を形成する場合のハードマスクに酸化シリコンを用いており、シリコン膜の場合に比べて薄くできるので、より高精度の深孔加工ができる。また、炭素膜の下に窒化シリコンを予め形成してあるので、ハードマスクに用いた酸化シリコンを溶液でエッチングしても、不要な領域のエッチングを回避できる。さらに、支持母材の炭素膜をドライエッチングで除去しているので、実施例１に比べ、不要な領域のエッチング防止効果がさらに向上する。
【実施例３】
【００３８】
次に、図４(a)から(f)の一連の工程断面図を用いて、本発明の第三の実施例について説明する。なお、本実施例での基本的な工程は、前述の実施例１もしくは２と同様であり、重複する説明は省略することとする。
図４(a)は、実施例２と同様に酸化シリコン４０９上に積層された窒化シリコン４１０の所定の領域にシリコンプラグ４１１が形成された段階の工程断面図を示している。
【００３９】
図４(b)は、図４(a)の後に、厚さ１０００ｎｍの酸化シリコン４１２を堆積し、その上に厚さ１０００ｎｍの炭素膜４１３、厚さ３００ｎｍのシリコン膜４１４、ホトレジスト４１５を順次積層形成した段階の工程断面図を示している。
【００４０】
図４(c)は、シリコン膜４１４および炭素膜４１３に深孔を形成した段階の工程断面図を示している。
実施例１と同様の方法で、ホトレジスト４１４に所定のパターンを形成し、パターン化されたホトレジストをマスクにシリコン膜４１４にパターンを転写する。さらに、パターン化されたシリコン膜４１４をマスクに炭素膜４１３に深孔４１６を形成している。炭素膜４１３は、実施例１と同様、アンモニアもしくは酸素でエッチングできるが、この時、酸化シリコンはエッチングされない。そのため、炭素膜４１３の下に位置する酸化シリコン４１２が露出した段階で、自己整合的にエッチングは停止する。
【００４１】
図４(d)は、酸化シリコン４１２をエッチングし、シリコンプラグ４１１の表面に達する深孔４１７を形成した段階の工程断面図を示している。酸化シリコン４１２のエッチングには、シリコン膜４１４がハードマスクとして用いられる。
【００４２】
図４(e)は、深孔４１７内にシリコン膜４１８を形成した段階の工程断面図を示している。
実施例１と同様に、図４(d)の段階で露出したプラグシリコン４１１表面の清浄化処理を行なった後、シリコン膜を堆積し、CMP法により、炭素膜４１３表面のシリコン膜を除去している。
【００４３】
図４(f)は、支持母材の一部として用いられた炭素膜を除去し、一部外壁が露出した円筒状の下部電極４１９を形成した段階の工程断面図を示している。
【００４４】
本実施例によれば、支持母材の約半分の厚さからなる酸化シリコンを残存させているので、下部電極の倒壊に対しては、より強固な防止を図ることができる。また、支持母材全体を酸化シリコンで構成し、下半分を残す場合には、酸化シリコンの除去を途中で停止する必要がある。しかし、エッチングの不均一性によりキャパシタ面積がばらつき、結果的に基板面内での容量値のばらつきが発生する。本実施例では、酸化シリコンを全くエッチングすることなく、炭素膜のみを除去できるのでばらつきの発生を抑止できる効果がある。
【実施例４】
【００４５】
次に、図５(a)から(e)に示す一連の工程断面図により、本発明の第四の実施例について説明する。なお、本実施例での基本的な工程は、前述の実施例１と同様であり、重複する説明は省略することとする。
【００４６】
図５(a)は、実施例１と同様に、厚さ２０００ｎｍの炭素膜５１１の上にシリコン膜５１２、ホトレジスト５１３を形成した段階の工程断面図を示している。
ここでは、ハードマスク用としてシリコン膜５１２を用いたが、実施例２と同様、酸化シリコンを用いることもできる。
【００４７】
図５(b)は、前実施例に倣い、シリコン膜５１２をマスクとして、炭素膜５１１に、シリコンプラグの表面に達する深孔５１４を形成した段階の工程断面図を示している。
【００４８】
図５(c)は、深孔５１４を埋め込むように厚さ３００ｎｍのシリコン膜５１５を形成した段階の工程断面図を示している。シリコン膜の堆積には、前実施例と同様の条件を用いることができる。
【００４９】
図５(d)は、炭素膜５１１表面のシリコン膜５１５を除去した段階の工程断面図を示している。
シリコン膜の除去には、前実施例と同様CMP法を用いることができる。また、ドライエッチング法を用いても良い。
【００５０】
図５(e)は、前実施例同様、炭素膜５１１を除去した段階の工程断面図を示している。
【００５１】
本実施例によれば、支持母材を炭素膜で構成し円柱状の下部電極を形成することも可能である。また、ドライエッチングにより炭素膜を除去することにより、円柱状下部電極の倒壊を防止できる効果がある。
【図面の簡単な説明】
【００５２】
【図１】従来のキャパシタの製造方法を示す(a)から(f)の一連の工程断面図。
【図２】本発明の第１実施例を示す(a)から(f)の一連の工程断面図。
【図３】本発明の第２実施例を示す(a)から(f)の一連の工程断面図。
【図４】本発明の第３実施例を示す(a)から(f)の一連の工程断面図。
【図５】本発明の第４実施例を示す(a)から(e)の一連の工程断面図。
【符号の説明】
【００５３】
１、２０１    半導体基板
２、２０２    素子分離領域
３、２０３    ワード線
４、２０４    ドレイン
５、２０５    ソース
６、２０６    絶縁膜
７    第一プラグ
８、２０８    ビット線
９    第二プラグ
１０    第一層間絶縁膜
１１a、３１０、４１０    窒化シリコン
１１b、１６、２０９、３０９、３１３、４０９、４１２    酸化シリコン
１２、１５、２１２、２１５、３１６、４１４、４１８、５１２、５１５  シリコン膜
１３、２１３、３１４、４１５、５１３    ホトレジスト
１４、２１４、３１５、４１６、４１７、５１４    深孔
２０７、２１０、３１１、４１１    プラグ
２１１、３１２、４１３、５１１    炭素膜
４１９    円筒状下部電極
５１６    円柱状下部電極
【図１】
2006135261.tif 000003
【図２】
2006135261.tif 000004
【図３】
2006135261.tif 000005
【図４】
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【図５】
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