(57)【要約】【課題】  スパイラルインダクタが設けられた半導体装置の製造安定性を向上させる。【解決手段】  半導体装置１００は、シリコン基板１０１、シリコン基板１０１中に埋設された素子分離酸化膜、シリコン基板１０１上に設けられた第一層間絶縁膜、第一層間絶縁膜上に設けられたスパイラルインダクタ１２０、およびスパイラルインダクタ１２０とシリコン基板１０１との間に設けられ、基板面内方向に延在してスパイラルインダクタ１２０とシリコン基板１０１との間を遮蔽するシールド層を有する。そして、平面視において、素子分離酸化膜中にシリコン基板１０１が島状に残存してなる基板残存領域１３１が、スパイラルインダクタ１２０の形成領域においてはポリシリコン１０５の直下に選択的に複数設けられている。【選択図】  図１
2006135107.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中に埋設された絶縁膜と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられたスパイラルインダクタと、
前記スパイラルインダクタと前記半導体基板との間に、前記半導体基板の表面から絶縁されて設けられ、基板面内方向に延在し、前記スパイラルインダクタと前記半導体基板との間を遮蔽する第一のシールド層と、
を有し、
前記半導体基板の表面の所定の領域に、平面視において前記絶縁膜の埋設領域と前記半導体基板の残存領域とにより構成されるダミーパターンが設けられており、
前記スパイラルインダクタの形成領域においては、前記第一のシールド層の直下の領域に選択的に前記ダミーパターンが設けられ、
前記スパイラルインダクタの形成領域中の前記ダミーパターンは、前記埋設領域および前記残存領域のうちの一方の中に他方が複数の島状に存在してなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記スパイラルインダクタの形成領域中の前記ダミーパターンは、前記埋設領域の中に、前記残存領域が複数の島状に存在してなることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記スパイラルインダクタの形成領域中の前記ダミーパターンは、前記残存領域の中に、前記埋設領域が複数の島状に存在してなることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第一のシールド層は、平面視において周縁部から内部に向かう切欠部が設けられた第一の導電膜により構成され、
前記切欠部の形成領域に設けられ、前記切欠部の平面形状に対応する平面形状を有し、前記半導体基板の表面に接して設けられた第二の導電膜により構成される第二のシールド層を有することを特徴とする半導体装置。
【請求項５】
半導体基板に凹部を設け、該凹部を埋め込むように絶縁膜を形成することにより、前記半導体基板の表面の所定の領域に、平面視において前記絶縁膜の埋設領域と前記半導体基板の残存領域とにより構成されるダミーパターンを形成する工程と、
スパイラルインダクタが形成される領域において、前記半導体基板上に、シールド層となる導電膜を前記半導体基板の表面から絶縁させて形成する工程と、
前記導電膜が設けられた前記半導体基板の上面全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記スパイラルインダクタを形成する工程と、
を有し、
前記スパイラルインダクタの形成領域においては、前記導電膜が形成される領域の直下の領域に選択的に前記ダミーパターンを形成するとともに、前記スパイラルインダクタの形成領域中のダミーパターンは、前記埋設領域および前記残存領域のうちの一方の中に他方が複数の島状に存在するように形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記スパイラルインダクタの形成領域中のダミーパターンは、前記埋設領域の中に前記残存領域が複数の島状に存在するように形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記スパイラルインダクタの形成領域中のダミーパターンは、前記残存領域の中に前記埋設領域が複数の島状に存在するように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スパイラルインダクタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波ＬＳＩでは、ＬＣＶＣＯ（LC Voltage Controlled Oscillator）等の高周波回路に使用する目的で、スパイラルインダクタをＬＳＩに塔載する場合がある。スパイラルインダクタを搭載した半導体装置においては、金属配線で形成されたスパイラルインダクタとシリコン基板とのカップリングによるノイズの発生が問題となることがあり、その対策としてインダクタとシリコン基板の間にシールドを設ける場合がある。
【０００３】
このような半導体装置として、特許文献１に記載の技術がある。図７〜１０は、特許文献１に記載の半導体装置におけるスパイラルインダクタを説明する図である。図７は、スパイラルインダクタを有する半導体装置の構成を示す平面図である。図８は、図７のＡ−Ａ’断面図である。図９は、図７中のポリシリコン２０５、サイドウォール２０６、および金属シリサイド２０８の層を選択的に示した図である。また、図１０は、図７中の第一層金属配線２１１、第二層金属配線２１４、コンタクトプラグ２１０、およびビアプラグ２１３を選択的に示した図である。
【０００４】
この半導体装置は、導電型がｐ型のシリコン基板２０１上に、第一層金属配線２１１、第二層金属配線２１４、およびビアプラグ２１３で形成されたスパイラルインダクタが設けられた構成である。第一層金属配線２１１は、第一層間絶縁膜２０９を貫通するコンタクトホール中に埋設されたコンタクトプラグ２１０を介してＭＯＳＦＥＴのソース・ドレイン領域２０７に接続されている。ソース・ドレイン領域２０７の導電型はｎ型である。
【０００５】
また、スパイラルインダクタとシリコン基板２０１とのカップリングをシールドし、ノイズ発生を抑制するために、スパイラルインダクタとシリコン基板２０１との間にポリシリコン２０５が設けられている。ポリシリコン２０５の上部には、金属シリサイド２０８が設けられている。ポリシリコン２０５およびその上部の金属シリサイド２０８には、インダクタの影響による渦電流の発生を抑えるための切込み２１５が設けられている。そして、切込み２１５によってインダクタとシリコン基板２０１の間のシールド性が低下する分を、切込み領域に整合させてシリコン基板２０１表面をシリサイド化し、金属シリサイド２０８を設けることで補うレイアウトとなっている。この構成においては、ポリシリコン２０５とシリコン基板２０１の間の絶縁膜として素子分離酸化膜２０２が用いられている。素子分離酸化膜２０２の形成には、一般的にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術が用いられる。
【０００６】
また、図１１および図１２は、特許文献１に記載のスパイラルインダクタの別の例を説明する図である。図１１は、別の例について、ポリシリコン２０５、サイドウォール２０６、および金属シリサイド２０８の層を選択的に示した平面図である。また、図１２は、図１１に示したスパイラルインダクタ領域のＡ−Ａ’断面図である。この構成においては、ポリシリコン２０５とシリコン基板２０１の間の絶縁膜として、ｐ型ウエル２０３の上部に接して設けられたゲート酸化膜２０４が用いられている点が、図７〜１０に示した装置と異なる。
【０００７】
また、特許文献２には、インダクタ形成領域に、ダミー素子領域を設ける構成のスパイラルインダクタが記載されている。
【特許文献１】特開２００１−２３０３７５号公報
【特許文献２】特開２００２−１１０９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、本発明者が検討したところ、上記特許文献１に記載の技術について、以下のことが明らかになった。すなわち、図７〜１０に示したスパイラルインダクタにおいては、シールドとして使用しているポリシリコン２０５の直下に、一面にわたって素子分離酸化膜２０２が形成されていた。このため、インダクタ形成領域において、素子分離酸化膜２０２が延在している領域の面積が大きく、ＳＴＩ技術を用いて素子分離酸化膜２０２を形成する際に、酸化膜の研磨工程において、大面積の領域でディッシングが生じることにより、素子分離酸化膜２０２の膜厚が薄くなり、フィールド段差が発生する懸念があった。なお、このディッシングは、素子分離酸化膜２０２のデータ密度（当該表面において素子分離酸化膜２０２が占める面積割合）が局所的に増大することによるものと推察される。
【０００９】
フィールド段差が発生すると、後の工程でゲート電極２２２を形成する際に、ＰＲ（フォトレジスト）工程におけるフォーカスのばらつきを発生させ、その結果、ゲート長の寸法のばらつきを増大させる要因となる。スパイラルインダクタの素子占有面積は、一般に、たとえば４００００μｍ２程度と大面積であるため、素子分離酸化膜２０２の膜厚の不均一さが生じやすく、その後の製造プロセスに影響を与えやすい。
【００１０】
また、図１１および図１２に示したスパイラルインダクタでは、ポリシリコン２０５の直下に、シリコン基板表面２２１の残存領域が大面積にわたって存在していた。このため、ポリシリコン２０５の直下の領域における素子分離酸化膜２０２の形成領域の面積が小さく、図７〜図１０に示した半導体装置の場合とは逆に、ＳＴＩ技術を用いて素子分離酸化膜２０２を形成する際に、酸化膜の研磨工程において、酸化膜厚が厚くなる懸念があった。この原因として、インダクタ形成領域の素子分離酸化膜２０２のデータ密度が局所的に減少することが推察される。
【００１１】
素子分離酸化膜２０２の膜厚が局所的に増加すると、フィールド段差が発生するため、この場合にも、ゲート電極２２２を形成する工程において、ゲート長の寸法のばらつきを増大させる要因となる。また、シリコン基板表面２２１の面積の割合が大きい場合、ＳＴＩプロセス完了後、シリコン基板表面２２１に、除去されるべき酸化膜が残ってしまうなど、製造安定性の低下をもたらす懸念があった。
【００１２】
また、特許文献２におけるダミー素子領域は、ＣＭＰ工程を制御するために設けられるとされているが、本発明者が検討したところ、後述するように、製造安定性またはシールド性の観点で改善の余地があることが明らかになった。
【課題を解決するための手段】
【００１３】
本発明によれば、
半導体基板と、
前記半導体基板中に埋設された絶縁膜と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられたスパイラルインダクタと、
前記スパイラルインダクタと前記半導体基板との間に、前記半導体基板の表面から絶縁されて設けられ、基板面内方向に延在し、前記スパイラルインダクタと前記半導体基板との間を遮蔽する第一のシールド層と、
を有し、
前記半導体基板の表面の所定の領域に、平面視において前記絶縁膜の埋設領域と前記半導体基板の残存領域とにより構成されるダミーパターンが設けられており、
前記スパイラルインダクタの形成領域においては、前記第一のシールド層の直下の領域に選択的に前記ダミーパターンが設けられ、
前記スパイラルインダクタの形成領域中の前記ダミーパターンは、前記埋設領域および前記残存領域のうちの一方の中に他方が複数の島状に存在してなることを特徴とする半導体装置が提供される。
【００１４】
また、本発明によれば、
半導体基板に凹部を設け、該凹部を埋め込むように絶縁膜を形成することにより、前記半導体基板の表面の所定の領域に、平面視において前記絶縁膜の埋設領域と前記半導体基板の残存領域とにより構成されるダミーパターンを形成する工程と、
スパイラルインダクタが形成される領域において、前記半導体基板上に、シールド層となる導電膜を前記半導体基板の表面から絶縁させて形成する工程と、
前記導電膜が設けられた前記半導体基板の上面全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記スパイラルインダクタを形成する工程と、
を有し、
前記スパイラルインダクタの形成領域においては、前記導電膜が形成される領域の直下の領域に選択的に前記ダミーパターンを形成するとともに、前記スパイラルインダクタの形成領域中のダミーパターンは、前記埋設領域および前記残存領域のうちの一方の中に他方が複数の島状に存在するように形成することを特徴とする半導体装置の製造方法が提供される。
【００１５】
本発明の半導体装置においては、半導体基板の表面のうち、スパイラルインダクタの形成領域においては、埋設領域および残存領域とにより構成されるダミーパターンが、第一のシールド層の形成領域に選択的に設けられている。そして、スパイラルインダクタの形成領域においては、ダミーパターンは、埋設領域および残存領域のうちの一方の中に他方が複数の島状に存在しているパターンとなっている。スパイラルインダクタの形成領域中のダミーパターンは、埋設領域の中に、残存領域が複数の島状に存在してなる構成であってもよい。このとき、大面積の絶縁膜の埋設領域が基板面内に延在することにより、半導体基板表面において絶縁膜が占める面積割合が局所的に大きくなることを抑制できる。また、スパイラルインダクタの形成領域中のダミーパターンは、残存領域の中に、埋設領域が複数の島状に存在してなる構成であってもよい。このとき、半導体基板の残存領域が大面積にわたって存在することにより、半導体基板表面において絶縁膜が占める面積割合が局所的に小さくなることを抑制することができる。
【００１６】
このように、本発明においては、ダミーパターンを設けることにより、半導体基板表面において絶縁膜が占める面積割合が他の領域と極端に異なる領域が生じることを抑制することができる。このため、絶縁膜形成時に膜厚が局所的にばらつくことを効果的に抑制可能な構成となっている。よって、スパイラルインダクタが設けられた半導体装置の製造時のフィールド段差の発生を抑制し、製造安定性に優れた構成とすることができる。
【００１７】
また、本発明の製造方法によれば、スパイラルインダクタの形成領域においては、導電膜が形成される領域の直下の領域に、ダミーパターンが選択的に形成される。このため、絶縁膜の製造時におけるディッシング等を抑制し、絶縁膜の膜厚のばらつきの発生を抑制することができる。よって、スパイラルインダクタを有する半導体装置の製造安定性を向上させることができる。
【００１８】
また、本発明においては、スパイラルインダクタの形成領域においては、前記半導体基板の表面から絶縁されて設けられたシールド層の直下の領域に選択的にダミーパターンが設けられている。このため、製造安定性を向上させつつ、スパイラルインダクタと半導体基板との間を効果的に遮蔽することができる。よって、スパイラルインダクタと半導体基板とのカップリングを抑制し、これらのカップリングによるノイズの発生を抑制することができる。
【００１９】
なお、本発明において、スパイラルインダクタの形成領域においては、第一のシールド層の直下の領域に選択的にダミーパターンが設けられているとは、スパイラルインダクタの形成領域においては、ダミーパターンが実質的に第一のシールド層の直下に設けられ、第一のシールド層の直下の領域における島状の領域の配置密度が高いことをいう。ただし、スパイラルインダクタの形成領域におけるシールド性に大きな影響を与えない程度であれば、第一のシールド層の形成領域以外の領域に島状の領域が設けられていてもよい。また、本発明において、スパイラルインダクタの形成領域以外の領域においては、ダミーパターンが形成されていてもよいし、形成されていなくてもよい。
【００２０】
また、本発明において、スパイラルインダクタは渦巻き状の配線により構成される。配線は単一部材から構成されてもよいし、複数の部材で構成されていてもよい。
【発明の効果】
【００２１】
本発明によれば、スパイラルインダクタを有する半導体装置の製造安定性を向上させる技術が実現される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同じ符号を付し、適宜説明を省略する。なお、本明細書において、スパイラルインダクタ形成領域は、平面視において、スパイラルインダクタ１２０が設けられている全体を指すものとし、渦巻き状の配線と配線の間の領域も含むものとする。また、本明細書において、ポリシリコン形成領域は、平面視において、スパイラルインダクタと半導体基板とをシールドするシールドパターンの形状を有するポリシリコン層が形成されている領域を指すものとする。
【００２３】
（第一の実施形態）
図１〜図４は、本実施形態の半導体装置の構成を示す図である。図１は、半導体装置１００の平面図である。図２は、図１のＡ−Ａ’断面図である。図３は、図１の半導体装置１００の、ポリシリコン１０５、サイドウォール１０６、および金属シリサイド１０８を示す平面図である。図４は、図１の半導体装置１００の、第一層金属配線１１１、第二層金属配線１１４、コンタクトプラグ１１０、およびビアプラグ１１３を示す平面図である。
【００２４】
図１〜図４に示した半導体装置１００は、半導体基板（シリコン基板１０１）と、シリコン基板１０１中に埋設された絶縁膜（素子分離酸化膜１０２）と、シリコン基板１０１上に設けられた層間絶縁膜（第一層間絶縁膜１０９、第二層間絶縁膜１１２）と、第一層間絶縁膜１０９上に設けられたスパイラルインダクタ１２０と、スパイラルインダクタ１２０とシリコン基板１０１との間に、シリコン基板１０１の表面から絶縁されて設けられ、基板面内方向に延在し、スパイラルインダクタ１２０とシリコン基板１０１との間を遮蔽する第一のシールド層（ポリシリコン１０５およびポリシリコン１０５上面の金属シリサイド１０８）と、を有している。シリコン基板１０１の表面の所定の領域には、平面視において素子分離酸化膜１０２の埋設領域とシリコン基板１０１の残存領域（基板残存領域１３１）とにより構成されるダミーパターンが設けられている。スパイラルインダクタ１２０の形成領域においては、ポリシリコン１０５の直下の領域に選択的にダミーパターンが設けられている。スパイラルインダクタ１２０の形成領域中のダミーパターンは、埋設領域および基板残存領域１３１のうちの一方の中に他方が複数の島状に存在してなる構成を有する。
本実施形態では、スパイラルインダクタ１２０の形成領域中のダミーパターンは、素子分離酸化膜１０２の埋設領域の中に、基板残存領域１３１が複数の島状に存在する構成としている。
第一のシールド層は、ポリシリコン１０５およびその上部の金属シリサイド１０８からなり、平面視において周縁部から内部に向かう切欠部（切込み１１５）が設けられている第一の導電膜により構成される。
また、半導体装置１００は、切込み１１５の形成領域に設けられ、切込み１１５の平面形状に対応する平面形状を有し、シリコン基板１０１の表面に接して設けられた第二の導電膜（金属シリサイド１０８）により構成される第二のシールド層を有する。
半導体装置１００は、以下の工程により作製される。
（ｉ）シリコン基板１０１に凹部を設け、該凹部を埋め込むように素子分離酸化膜１０２を形成することにより、シリコン基板１０１の表面の所定の領域に、平面視において素子分離酸化膜１０２の埋設領域と基板残存領域１３１とにより構成されるダミーパターンを形成する工程、
（ｉｉ）スパイラルインダクタ１２０が形成される領域において、シリコン基板１０１上に、シールド層となるポリシリコン１０５をシリコン基板１０１の表面から絶縁させて形成する工程と、ポリシリコン１０５が設けられた前記半導体基板の上面全面に第一層間絶縁膜１０９を形成する工程、
（ｉｉｉ）第一層間絶縁膜１０９上に、スパイラルインダクタ１２０を形成する工程。
そして、スパイラルインダクタ１２０の形成領域においては、ポリシリコン１０５が形成される領域の直下の領域に選択的にダミーパターンを形成する。また、スパイラルインダクタ１２０の形成領域中のダミーパターンは、素子分離酸化膜１０２の埋設領域および基板残存領域１３１のうちの一方の中に他方が複数の島状に存在するように形成する。
本実施形態では、スパイラルインダクタ１２０の形成領域中のダミーパターンは、素子分離酸化膜１０２の埋設領域の中に基板残存領域１３１が複数の島状に存在してなるダミーパターンを形成する。
【００２５】
以下、半導体装置１００（図１〜図４）について、さらに詳細に説明する。半導体装置１００は、導電型がｐ型のシリコン基板１０１上に、スパイラルインダクタ１２０が設けられた構成である。スパイラルインダクタ１２０は、第一層金属配線１１１、第一層金属配線１１１の上部に設けられ渦巻き型の平面形状を有する第二層金属配線１１４、および第一層金属配線１１１と第二層金属配線１１４とを接続するビアプラグ１１３から構成される。ビアプラグ１１３は、第二層間絶縁膜１１２に設けられたビアホール中に充填された導電性のプラグである。シリコン基板１０１の表面に接して第一層間絶縁膜１０９が設けられ、第一層間絶縁膜１０９の上面に接して第二層間絶縁膜１１２が設けられている。第一層金属配線１１１は第一層間絶縁膜１０９の上面に接して設けられており、第二層金属配線１１４は、第二層間絶縁膜１１２の上面に接して設けられている。
【００２６】
また、図２に示したように、シリコン基板１０１上にはＭＯＳＦＥＴが設けられている。このＭＯＳＦＥＴは、シリコン基板１０１の表面近傍に設けられたｐ型ウエル１０３と、ｐ型ウエル１０３の表面に接して設けられたゲート酸化膜１０４と、ゲート酸化膜１０４の上面に接して設けられたポリシリコン（多結晶シリコン）１０５とポリシリコン１０５の上面に接して設けられた金属シリサイド１０８とからなるゲート電極１２２と、ゲート電極１２２の側面外周を被覆するサイドウォール１０６と、ゲート電極１２２の形成領域の側方においてｐ型ウエル１０３の上部に設けられたソース・ドレイン領域１０７とを有する。ソース・ドレイン領域１０７の導電型はｎ型である。なお、ゲート電極１２２の上部は、ポリシリコン１０５がシリサイド化された金属シリサイド１０８となっている。
【００２７】
スパイラルインダクタ１２０の第一層金属配線１１１は、第一層間絶縁膜１０９を貫通するコンタクトホール中に埋設されたコンタクトプラグ１１０およびシリコン基板１０１表面の金属シリサイド１０８を介して、ＭＯＳＦＥＴのソース・ドレイン領域１０７に接続されている。
【００２８】
また、半導体装置１００では、スパイラルインダクタ１２０の形成領域において、素子分離酸化膜１０２上にポリシリコン１０５が延在形成されている。ポリシリコン１０５は、シリコン基板１０１の上面およびスパイラルインダクタ１２０から絶縁されており、シリコン基板１０１とスパイラルインダクタ１２０との間を遮蔽するシールドパターンとして機能する。スパイラルインダクタ１２０とシリコン基板１０１との間にシールドパターンを設けることにより、スパイラルインダクタ１２０とシリコン基板１０１とのカップリングをシールドし、ノイズの発生を抑制することができる。
【００２９】
ポリシリコン１０５は、第一層間絶縁膜１０９中に埋設されており、その上面は、ゲート電極１２２と同様シリサイド化され、金属シリサイド１０８となっている。ポリシリコン１０５および金属シリサイド１０８の側面外周は、サイドウォール１０６により被覆され、絶縁されている。素子分離酸化膜１０２は、スパイラルインダクタ１２０の形成領域のうち、ポリシリコン１０５およびその側面のサイドウォール１０６の形成領域に選択的に、これらの底面に接して設けられている。
【００３０】
また、平面視において、素子分離酸化膜１０２中にシリコン基板１０１が残存する基板残存領域１３１が複数設けられている。スパイラルインダクタ１２０の形成領域においては、基板残存領域１３１はポリシリコン１０５の形成領域に選択的に設けられている。さらに具体的には、ポリシリコン１０５の形成領域においては、シリコン基板１０１に複数の島状領域を残してその周囲に溝部が設けられ、溝部を埋め込むように素子分離酸化膜１０２が形成されており、この複数の島状領域が基板残存領域１３１である。半導体装置１００では、複数の基板残存領域１３１の平面形状が矩形で同一形状であり、これらの複数の基板残存領域１３１が正方格子状に平面配置されたドットパターンとなっている。
【００３１】
基板残存領域１３１の形成箇所においては、シリコン基板１０１の表面にゲート酸化膜１０４が設けられている。ポリシリコン１０５は、底面において素子分離酸化膜１０２またはゲート酸化膜１０４に接しており、これらの絶縁膜によってシリコン基板１０１から絶縁されている。
【００３２】
ポリシリコン１０５の平面形状は、矩形、さらに具体的には正方形であって、四辺のそれぞれについて、周縁から基板面内方向に向かって、渦巻き状の第二層金属配線１１４を断ち切る方向に切込み１１５が設けられている。半導体装置１００では、切込み１１５は一辺につき三つ設けられ、三つの切込み１１５は互いに平行なストライプ状の平面形状を有し、中央の切込み１１５が一番長く、ポリシリコン１０５の、より中央側まで切り込まれている。他の二つの切込み１１５は同じ長さである。また、一つの辺に設けられた切込み１１５と他の辺に設けられた切込み１１５とは連通していない。
【００３３】
また、切込み１１５の形成領域に対応する領域において、シリコン基板１０１の表面がシリサイド化され、金属シリサイド１０８となっている。平面視において、金属シリサイド１０８は、ポリシリコン１０５の各辺の側方から切込み１１５内にわたって延在しており、凹状に設けられた切込み１１５に係合する凸状の平面形状を有する。シリコン基板１０１の表面に設けられた金属シリサイド１０８も、シールドパターンとして機能する。シリコン基板１０１上に、切込み１１５の平面形状に対応する平面形状を有する金属シリサイド１０８のシールドパターンを設けることにより、切込み１１５を設けることに起因するスパイラルインダクタ１２０とシリコン基板１０１の間のシールド性の低下を補うことが可能なレイアウトが実現される。これらのシールドパターンは、サイドウォール１０６および素子分離酸化膜１０２により互いに絶縁され、いずれも、接地端子（不図示）に接続される。
【００３４】
次に、図１〜図４に示した半導体装置１００の製造方法を説明する。
まず、シリコン基板１０１の表面の所定の領域に、通常のＳＴＩ形成プロセスを用いて素子分離酸化膜１０２を選択的に形成する。素子分離酸化膜１０２の材料は、たとえばＳｉＯ2膜とする。本実施形態では、素子分離酸化膜１０２を、スパイラルインダクタ１２０形成領域のうち、ポリシリコン１０５の形成領域に選択的に設け、切込み１１５の形成領域には設けない。ポリシリコン１０５の形成領域においては、素子分離酸化膜１０２中に基板残存領域１３１を設ける。具体的には、シリコン基板１０１に複数の島状領域を基板残存領域１３１として残してその周囲に溝部を設け、溝部を埋め込むようにＳｉＯ2膜を形成することにより、基板残存領域１３１の側面外周が素子分離酸化膜１０２で覆われた構成を得る。
【００３５】
次に、シリコン基板１０１の表面近傍にｐ型ウエル１０３を形成する。そして、シリコン基板１０１の表面を酸化し、ゲート酸化膜１０４となるＳｉＯ2膜を成長させる。つづいて、ゲート酸化膜１０４が設けられたシリコン基板１０１の上面全面に、ポリシリコン膜を成長させる。フォトリソグラフィー技術を用いてｐ型ウエル１０３の上部に設けられるゲート電極１２２の形成領域およびシールドパターンの形成領域以外の領域を開口部とするマスクパターンを形成し、このマスクを用いてポリシリコン１０５を選択的に除去する。これにより、ゲート電極１２２を構成するポリシリコン１０５およびシールドパターンとして機能するポリシリコン１０５を同一水準に同時に得ることができる。
【００３６】
次に、サイドウォール１０６となる絶縁膜として、たとえばＳｉＯ2膜を成長させる。そして、このＳｉＯ2膜をエッチバックして、ポリシリコン１０５の側面にサイドウォール１０６を形成する。その後、ｎ型のソース・ドレイン領域１０７をイオン注入法により形成し、ＲＴＡ（ラピッドサーマルアニーリング）法により熱処理を行い、ソース・ドレイン領域１０７の不純物を活性化させる。
【００３７】
その後、金属シリサイド１０８が設けられる領域のシリコン基板１０１の表面およびポリシリコン１０５の表面を露出させる。そして、たとえば金属としてコバルト（Ｃｏ）膜をシリコン基板１０１の上面全面に形成する。これを熱処理して、ＭＯＳＦＥＴのゲート電極１２２をなすポリシリコン１０５、ソース・ドレイン領域１０７、スパイラルインダクタ１２０形成予定領域直下のポリシリコン１０５、および切込み１１５形成領域のシリコン基板１０１の表面に、それぞれ金属シリサイド１０８の層を形成する。
【００３８】
その後、シリコン基板１０１の上面全面に第一層間絶縁膜１０９を成長させ、フォトリソグラフィーおよびエッチングを用いてコンタクトプラグ１１０を設ける領域にコンタクトホールを形成する。コンタクトホールにタングステン（Ｗ）等の金属膜を埋め込んだ後、アルミニウム（Ａｌ）等の金属膜を成長させる。フォトリソグラフィーおよびエッチングにより、第一層間絶縁膜１０９の上部において第一層金属配線１１１の形成領域以外に設けられた金属膜を除去し、コンタクトプラグ１１０および第一層金属配線１１１を得る。
【００３９】
そして、第一層間絶縁膜１０９の上面全面に第二層間絶縁膜１１２を形成し、フォトリソグラフィーおよびエッチングを用いてビアホールを形成する。ビアホールにビアプラグ１１３となるタングステン等の金属膜を埋め込んだ後、アルミニウム等の金属膜を成長させる。フォトリソグラフィーおよびエッチングにより、第二層間絶縁膜１１２の上部において第二層金属配線１１４の形成領域以外に設けられた金属膜を除去し、ビアプラグ１１３および第二層金属配線１１４を得る。以上の工程により、半導体装置１００が得られる。
【００４０】
なお、第一層間絶縁膜１０９および第二層間絶縁膜１１２は、たとえばＳｉＯ2膜とする。また、これらの層間絶縁膜を、低誘電率膜としてもよい。なお、本明細書において、低誘電率膜とは、たとえば比誘電率ｋが３．５以下の膜を指す。このような膜として、たとえばＳｉＯＣ膜、水素化ポリシロキサン膜、メチルポリシロキサン膜、水素化メチルポリシロキサン膜、またはこれらの膜をポーラス化したもの等が挙げられる。また、低誘電率膜として、有機ポリマーを用いてもよい。
【００４１】
次に、図１〜図４に示した半導体装置１００の効果を説明する。
半導体装置１００においては、スパイラルインダクタ１２０の形成領域においては、ポリシリコン１０５の直下の領域に選択的に、素子分離酸化膜１０２に欠損部が設けられて複数の基板残存領域１３１となっており、基板残存領域１３１が正方格子状に平面配置されて、ドット状のダミーパターンを構成している。基板残存領域１３１は、素子分離酸化膜１０２の作製（研磨工程）時の、膜厚変動抑制パターンとして機能する。このため、一般に大面積となるスパイラルインダクタ１２０の形成領域についても、素子分離酸化膜１０２が大面積の平板状に延在している構成に比べて、素子分離酸化膜１０２となる酸化膜の研磨時にディッシングが生じることを抑制できる。よって、ＳＴＩプロセスによる素子分離酸化膜１０２の形成過程におけるフィールド段差の発生を抑制することができる。したがって、素子分離酸化膜１０２の形成工程以降のゲート電極１２２の形成工程において、ゲート長の寸法ばらつきの発生を抑制可能な構成となっている。
【００４２】
この原因は、基板残存領域１３１を設けることにより、素子分離酸化膜１０２のデータ密度（当該表面における素子分離酸化膜１０２が占める面積割合）が局所的に過度に高くなることが抑制され、スパイラルインダクタ１２０の形成領域外の領域における素子分離酸化膜１０２のデータ密度に近づけることができ、シリコン基板１０１上の素子分離酸化膜１０２のデータ密度を均一にすることができるためであると推察される。
【００４３】
また、ポリシリコン１０５には、渦巻き状の第二層金属配線１１４を断ち切る方向に切込み１１５が設けられているため、切込み１１５を有しない一つの平板状のシールドパターンを設けた場合に比べて、渦電流の発生を抑制し、クオリティーファクター（Ｑ値）の低下を防止することができる。
【００４４】
さらに、半導体装置１００においては、シリコン基板１０１の表面に設けられた金属シリサイド１０８からなるシールドパターンと、ポリシリコン１０５と金属シリサイド１０８の積層膜からなるシールドパターンの、二つのシールドパターンが基板面内に互いに係合して配置されている。このため、ポリシリコン１０５に切込み１１５を設けた場合においても、切込み１１５形成箇所におけるシールド性の低下をさらに確実に抑制し、第二層金属配線１１４とシリコン基板１０１とのカップリングによる基板ノイズの発生をより一層効果的に防止することができる。なお、ポリシリコン１０５の平面形状および切込み１１５の数は、図示した態様に限られるものではなく、ポリシリコン１０５およびシリコン基板１０１表面の金属シリサイド１０８によって渦電流の抑制とシールド性が確保される構成となっていればよい。
【００４５】
以上のように、半導体装置１００では、スパイラルインダクタ１２０とシリコン基板１０１の間のシールド性を損なうことなく、クオリティーファクターの低下を抑制するとともに、製造安定性に優れた構成が実現されている。
【００４６】
なお、背景技術の項で前述した特許文献２に記載の技術を特許文献１に記載の技術（たとえば図７）を組み合わせた場合には、特許文献２におけるダミーパターンが、スパイラルインダクタの形成領域およびその近傍の全面にわたって配置されるため、ポリシリコン２０５の直下だけでなく、ポリシリコン２０５の切込み２１５に整合して形成された、シリコン基板２０１表面の金属シリサイド２０８の直下の領域にもダミーパターンが配置されることになる。
【００４７】
ところが、本発明者が検討した結果、たとえば図７の構成においてシリコン基板２０１表面の金属シリサイド２０８の直下にダミーパターンを設けようとすると、ダミーパターンの形成領域には素子分離酸化膜２０２が設けられることになるため、シリコン基板２０１の表面の露出面積が減少し、金属シリサイド２０８が形成される領域の面積が減少する。これにより、スパイラルインダクタとシリコン基板２０１との間のシールド性が低下してしまい、カップリングによるノイズの発生が顕著になる懸念があることが明らかになった。
【００４８】
また、特許文献２には、ダミーパターンを、スパイラル配線の形成領域以外の領域にのみ設ける構成も記載されている。ところが、この構成の場合も、上述した金属シリサイド２０８の形成領域の面積の減少により、ノイズの抑制が不充分となる懸念があった。また、スパイラル配線の形成領域の直下の全面に素子分離酸化膜２０２が設けられるため、素子分離酸化膜２０２にディッシングが生じやすく、フィールド段差の抑制が不充分となる懸念があった。
【００４９】
これに対し、本実施形態の構成では、ドット状の基板残存領域１３１が、シリコン基板１０１上面から絶縁されたポリシリコン形成領域に選択的に設けられており、シリコン基板１０１に接して設けられた金属シリサイド１０８の下部にはドット状の基板残存領域１３１が設けられていない。このため、シリコン基板１０１およびポリシリコン１０５を同時にシリサイド化する簡便なプロセスによって、切込み１１５の形状に対応する領域全体に金属シリサイド１０８を設け、シールドパターンとして機能させることができる。よって、素子分離酸化膜１０２形成時のディッシングの抑制効果を充分に確保しつつ、シールド性の低下を充分に抑制することが可能な構成となっている。
【００５０】
（第二の実施形態）
第一の実施形態においては、素子分離酸化膜１０２中に島状の基板残存領域１３１が残存しているダミーパターンの場合を例示したが、ダミーパターンは、素子分離酸化膜１０２と基板残存領域１３１とが反転したパターンであってもよい。本実施形態では、素子分離酸化膜１０２と基板残存領域１３１とが反転したパターンをダミーパターンを有する構成の半導体装置について、第一の実施形態と異なる点を中心に説明する。
【００５１】
図５および図６は、本実施形態に係る半導体装置の構成を示す図である。図５は、半導体装置の、ポリシリコン１０５、サイドウォール１０６、および金属シリサイド１０８を示す平面図である。図６は、半導体装置の断面図であり、図５のＡ−Ａ’断面を示す図である。
【００５２】
図５および図６に示した半導体装置の基本構成は第一の実施形態の半導体装置と同様であるが、シールドパターンにおけるポリシリコン１０５および金属シリサイド１０８の平面形状が、図１１を参照して前述した形状となっている点が異なる。
【００５３】
また、図５および図６に示したように、本実施形態では、スパイラルインダクタ１２０の形成領域中のダミーパターンは、基板残存領域１３１の中に、素子分離酸化膜１０２の埋設領域が複数の島状に存在してなる点も異なる。島状に設けられた素子分離酸化膜１０２は、素子分離酸化膜１０２作製時の膜厚変動を抑制するダミーパターンとして機能し、その平面形状および平面配置は、第一の実施形態における基板残存領域１３１と同様、正方格子状に配置されたドットパターンとなっている。この半導体装置は、スパイラルインダクタ１２０の形成領域においては、基板残存領域１３１の中に素子分離酸化膜１０２の埋設領域が複数の島状に存在してなるダミーパターンを形成することにより製造される。
【００５４】
本実施形態の半導体装置（図５〜図６）においては、ポリシリコン１０５の形成領域に、素子分離酸化膜１０２のドットパターンが設けられている。このため、図１１および図１２を参照して前述した構成に比べ、ポリシリコン１０５直下にシリコン基板表面１２１が大面積にわたって残存しない構成とすることができる。このため、素子分離酸化膜１０２の占める面積の割合を高めることができるので、ＳＴＩプロセスによる素子分離酸化膜１０２の形成の過程において、フィールド段差が発生することを抑制可能な構成とすることができる。また、ＳＴＩプロセス完了後、シリコン基板１０１の表面に、除去されるべき酸化膜が残存しないようにすることができる。よって、本実施形態においても、第一の実施形態と同様に、スパイラルインダクタ１２０とシリコン基板１０１との間のシールド性を充分に確保しつつ、フィールド段差に起因するゲート長のばらつきを抑制し、製造安定性に優れた構成とすることができる。
【００５５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５６】
たとえば、以上の実施形態においては、ポリシリコン１０５の直下に並べて配置した基板残存領域１３１または素子分離酸化膜１０２の平面形状が正方形のドット形状である場合を例に説明したが、ダミーパターンはドットパターンである必要はなく、平面視においてストライプ状にシリコン基板１０１が残存しているスリットパターンや任意の多角形等の平面形状であってもよい。
【００５７】
また、以上においては、複数のドット状の基板残存領域１３１または素子分離酸化膜１０２が正方格子状に平面配置されている場合を例に説明したが、ドットパターンの平面配置は正方格子状には限られず、たとえば、千鳥格子等の斜格子状など、他の格子状としてもよい。また、ドットパターンをポリシリコン１０５の直下の領域にランダムに配置してもよい。
【００５８】
また、以上においては、シールドパターンとなるポリシリコン１０５および金属シリサイド１０８を、スパイラルインダクタ１２０の形成領域全体およびその近傍に形成したが、このシールドパターンは導電膜により構成されていればよい。また、シールドパターンは、少なくとも第二層金属配線１１４および第一層金属配線１１１とシリコン基板１０１との間の領域に形成されていればよい。これらの配線が設けられていない領域も含めて、スパイラルインダクタ１２０の形成領域全体に金属シリサイド１０８のシールドパターンを設けることにより、シールド効果をより一層確実に発揮させることができる。
【図面の簡単な説明】
【００５９】
【図１】本実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１の半導体装置の、ポリシリコン、サイドウォール、および金属シリサイドの構成を示す平面図である。
【図４】図１の半導体装置の、第一層金属配線、第二層金属配線、コンタクトプラグ、およびビアプラグの構成を示す平面図である。
【図５】本実施形態に係る半導体装置の、ポリシリコン、サイドウォール、および金属シリサイドの構成を示す平面図である。
【図６】図５のＡ−Ａ’断面図である。
【図７】従来の半導体装置の構成を示す平面図である。
【図８】図７のＡ−Ａ’断面図である。
【図９】図７の半導体装置の、ポリシリコン、サイドウォール、および金属シリサイドの構成を示す平面図である。
【図１０】図７の半導体装置の、第一層金属配線、第二層金属配線、コンタクトプラグ、およびビアプラグの構成を示す平面図である。
【図１１】従来の半導体装置のポリシリコン、サイドウォール、および金属シリサイドの構成を示す平面図である。
【図１２】図１１のＡ−Ａ’断面図である。
【符号の説明】
【００６０】
１００  半導体装置
１０１  シリコン基板
１０２  素子分離酸化膜
１０３  ｐ型ウエル
１０４  ゲート酸化膜
１０５  ポリシリコン
１０６  サイドウォール
１０７  ソース・ドレイン領域
１０８  金属シリサイド
１０９  第一層間絶縁膜
１１０  コンタクトプラグ
１１１  第一層金属配線
１１２  第二層間絶縁膜
１１３  ビアプラグ
１１４  第二層金属配線
１１５  切込み
１２０  スパイラルインダクタ
１２１  シリコン基板表面
１２２  ゲート電極
１３１  基板残存領域
【図１】
2006135107.tif 000003
【図２】
2006135107.tif 000004
【図３】
2006135107.tif 000005
【図４】
2006135107.tif 000006
【図５】
2006135107.tif 000007
【図６】
2006135107.tif 000008
【図７】
2006135107.tif 000009
【図８】
2006135107.tif 000010
【図９】
2006135107.tif 000011
【図１０】
2006135107.tif 000012
【図１１】
2006135107.tif 000013
【図１２】
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