(57)【要約】【課題】列電位の急降下を抑制したプラズマ・マトリックス・スクリーンの制御方法および装置を提供する。【解決手段】本発明のプラズマ・マトリックス・スクリーンを制御する方法は、マトリックスの行を順次選択するステップと、選択された１つの行について、前の行を選択している間に既に選択されたマトリックスの複数の列を選択解除するステップと、を含む。列電位の下降区間の過剰な急勾配を回避するため、既に選択された複数列が非同時に選択解除される。【選択図】図３
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【特許請求の範囲】
【請求項１】
プラズマ・マトリックス・スクリーンを制御する方法であって、マトリックスの行を順次選択するステップと、選択された１つの行について、前の行を選択している間に既に選択されたマトリックスの複数の列を選択解除するステップとを含み、前記既に選択された複数列が非同時に選択解除される方法。
【請求項２】
１つの列の選択解除が選択解除制御信号に応じて選択解除信号の当該列への送達を含み、前記既に選択された複数列の選択解除のステップが、前記既に選択された複数列のために意図された複数の選択解除制御信号の同時受信と、該同時受信に応じて、少なくともいくつかの選択解除信号の非同時送達とを含む、請求項１に記載の方法。
【請求項３】
非同時に送達された複数の選択解除信号がそれぞれ相互に遅延される、請求項２に記載の方法。
【請求項４】
遅延の値が選択解除される列の数の関数として可変的である、請求項３に記載の方法。
【請求項５】
前記複数列が列のグループごとに選択解除され、各グループが少なくとも１つの列を含み、各グループが別のグループの選択解除時間と異なる時間に選択解除される、請求項１乃至請求項４のいずれかに記載の方法。
【請求項６】
選択された１つの行について、前の行の選択の間に既に選択解除されたマトリックスの複数の列を非同時に選択するステップを更に含む、請求項１乃至請求項５のいずれかに記載の方法。
【請求項７】
前記複数列が列のグループごとに選択され、各グループが少なくとも１つの列を含み、各グループが別のグループの選択時間と異なる時間に選択される、請求項６に記載の方法。
【請求項８】
プラズマ・マトリックス・スクリーンを制御する装置であって、マトリックスの行を順次選択することができる行制御回路と、既に選択された複数の列を選択解除することができる列制御回路とを備え、該列制御回路が前記既に選択された複数列を非同時に選択解除するように構成される装置。
【請求項９】
列制御回路が、マトリックスの複数列にそれぞれ接続され、各々が選択解除制御信号を受け取り、それに応じて活動停止信号を当該列へ送達することができる複数の個別制御ブロックと、選択解除されるべき列の個別制御ブロックへ選択解除制御信号を同時に送達することができる制御手段と、選択解除制御信号の前記同時送達の際に少なくともいくつかの選択解除信号の非同時送達を可能にさせる機能を持つ補助手段とを備える、請求項８に記載の装置。
【請求項１０】
補助手段が、少なくともいくつかの選択解除信号をそれぞれ相互に遅延させることができる補助遅延手段を含む、請求項９に記載の装置。
【請求項１１】
各制御ブロックが、電源電圧に接続された第１の端子および第２の端子を有する第１の制御インバータを含み、補助手段が、直列に接続された複数の補助抵抗器を含む補助抵抗回路網を含み、該補助抵抗回路網が第１の制御ブロックの第１のインバータの第２端子と基準アースとの間に接続され、種々の補助抵抗器の端子が少なくともいくつかの個別制御ブロックの第１のインバータの第２端子にそれぞれ接続される、請求項９または請求項１０に記載の装置。
【請求項１２】
各制御ブロックが、高い論理状態に設定されることができる第１の入力および制御手段に接続された第２の入力を有する第１のＮＡＮＤ論理ゲートを含み、高い論理状態に設定された第１の入力を持つ該ＮＡＮＤ論理ゲートは前記第１のインバータと機能的に同等である、請求項１１に記載の装置。
【請求項１３】
列制御回路が前記既に選択された複数列を列のグループごとに選択解除するように構成され、各グループが少なくとも１つの列を含み、各グループが別のグループの選択解除時間と異なる時間に選択解除される、請求項８乃至請求項１２のいずれかに記載の装置。
【請求項１４】
複数の個別制御ブロックが複数のグループを形成し、所与の１つのグループの個別制御ブロックの第１のインバータの第２の端子が、相互に接続され、補助抵抗回路網の補助抵抗器を経由して隣接グループの個別制御ブロックの第１のインバータの第２端子に接続される、請求項１３および請求項１１または請求項１２のいずれかに記載の装置。
【請求項１５】
同じ列制御回路が前に選択解除された複数列を非同時に選択する機能を更に有する、請求項８乃至請求項１４のいずれかに記載の装置。
【請求項１６】
各個別制御ブロックが、選択制御信号を受け取り、それに応じて起動信号を当該列へ送達する機能を更に有し、制御手段が、選択されるべき列の個別制御ブロックへ選択制御信号を同時に送達する機能を更に有し、該装置が、選択制御信号の前記同時送達の際に少なくともいくつかの選択信号の非同時送達を可能にさせる機能を持つ二次手段を更に備える、請求項９または請求項１５に記載の装置。
【請求項１７】
二次手段が少なくともいくつかの選択信号をそれぞれ相互に遅延させることができる二次遅延手段を含む、請求項１６に記載の装置。
【請求項１８】
二次手段が直列に接続された複数の二次抵抗器を含む二次抵抗回路網を含み、該二次抵抗回路網が第１の制御ブロックの第１のインバータの第１端子と電源電圧との間に接続され、種々の二次抵抗器の端子が少なくともいくつかの個別制御ブロックの第１のインバータの第１端子にそれぞれ接続される、請求項１６または請求項１７に記載の装置。
【請求項１９】
補助手段および二次手段が同一手段によって形成される、請求項１６または請求項１７に記載の装置。
【請求項２０】
各制御ブロックが第１の制御インバータと直列に接続された第２の制御インバータを更に含み、第２の制御インバータの各々は電源電圧に接続された第１の端子および基準アースに接続された第２の端子を持ち、前記同一の手段が、直列に接続された共通抵抗器を含む共通抵抗回路網を構成し、該共通抵抗回路網が第１の制御ブロックの各インバータの第１の端子と電源電圧との間に接続され、種々の共通抵抗器の端子が少なくともいくつかの個別制御ブロックの２つのインバータの第１の端子にそれぞれ接続される、請求項１９に記載の装置。
【請求項２１】
列制御回路の制御手段が、更に、個別制御ブロックの入力部にそれぞれ接続された複数のラッチ・メモリと、すべてが同一の入力制御信号を受け取り、ラッチ・メモリをそれぞれ制御するため増幅された制御信号をそれぞれ送達することができる複数の増幅手段を備え、各増幅手段が電源電圧に接続された第１の端子を持ち、前記同一手段が直列に接続された共通抵抗器を含む共通抵抗回路網から構成され、該共通抵抗回路網が、第１のラッチ・メモリの増幅手段の第１の端子と電源電圧との間に接続され、種々の共通抵抗器の端子が少なくともいくつかのラッチ・メモリの増幅手段の第１の端子にそれぞれ接続される、請求項１９に記載の装置。
【請求項２２】
列制御回路の制御手段が、更に、個別制御ブロックの入力部にそれぞれ接続された複数のラッチ・メモリと、すべてが入力制御信号を受け取り、ラッチ・メモリをそれぞれ制御するため増幅された制御信号をそれぞれ送達することができる増幅手段の連鎖を備え、前記同一手段が該増幅手段連鎖から構成され、第２の増幅手段から始まる現在時増幅手段の入力制御信号が前の増幅手段によって送達された出力信号である、請求項１９に記載の装置。
【請求項２３】
各制御ブロックが、更に、高い論理状態に設定されることができる第１の入力および第１のＮＡＮＤ論理ゲートの出力部に接続された第２の入力を有する第２のＮＡＮＤ論理ゲートを含み、高い論理状態に設定された第１の入力を持つ該第２の論理ゲートが前記第２のインバータと機能的に同等である、請求項１２および請求項２０乃至請求項２２のいずれかに記載の装置。
【請求項２４】
列制御回路が前記既に選択された複数列を列のグループごとに選択するように構成され、各グループが少なくとも１つの列を含み、各グループが別のグループの選択解除時間と異なる時間に選択解除される、請求項１５乃至請求項２３のいずれかに記載の装置。
【請求項２５】
個別制御装置ブロックが複数のグループを形成し、所与の１つのグループの個別制御ブロックの２つのインバータの第２の端子が、相互接続され、共通抵抗回路網の共通抵抗器を介して隣接するグループのラッチ・メモリの増幅手段の第２の端子に接続される、請求項２０および請求項２４、または、請求項２０、請求項２３および請求項２４に記載の装置。
【請求項２６】
個別制御装置ブロックが複数のグループを形成し、所与の１つのグループのラッチ・メモリの増幅手段の第１の端子が、相互接続され、共通抵抗回路網の共通抵抗器を介して隣接するグループのラッチ・メモリの増幅手段の第１の端子に接続される、請求項２１および請求項２４、または、請求項２１、請求項２３および請求項２４に記載の装置。
【請求項２７】
プラズマ・マトリックス・スクリーンと、請求項８乃至請求項２６のいずれかに記載の制御装置とを備えたプラズマ・スクリーン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ・スクリーンに関し、特に、そのようなスクリーンのセルの制御に関するものである。
【背景技術】
【０００２】
プラズマ・スクリーンは、行と列との交点に配列されたセルによって形成されたマトリックス型のスクリーンである。セルは、不活性ガスが満たされた空洞および少なくとも２つの制御電極から構成される。所定のセルを使用することによってスクリーン上に発光点を生成するため、当該セルの制御電極の間に電位差を適用することによってそのセルが選択され、次に、一般的には第３の制御電極によってセルのガスのイオン化が起動される。このイオン化には紫外線の放射が伴う。赤、緑または青の発光材を放射光線で励起させることによって発光点が取得される。
【０００３】
プラズマ・スクリーンの従来技術の制御は、基本的に２つの段階を含む。すなわち、照光すべきセル(ピクセル)と消灯すべきセルとを決定するアドレス指定段階およびアドレス指定段階で選択したセルを実際に照光する表示段階である。
【０００４】
アドレス指定段階はマトリックスの行の順次選択を含む。例えば、非選択行が、休止電位、例えば１５０ボルトに設定されるのに対して、選択行は起動電位、例えば０ボルトにされる。選択された行の選択ピクセル、すなわち、表示段階において照光すべきピクセルを選択するため、マトリックスの対応する列が、例えばパワーＭＯＳトランジスタを含むパワーステージ（ｐｏｗｅｒ  ｓｔａｇｅ）によって、比較的高い電位、例えば７０ボルトにされる。選択された行の照光すべきでない残りのピクセルに対応する列は０ボルト電位にされる。従って、照光すべき起動行のセルは７０ボルトに等しい行−列電位を与えられ、一方、その他のセルは０ボルトに等しい行−列電位を与えられる。
【０００５】
この場合、アドレス指定段階においてマトリックスの行に異なる電位を適用することによって、消灯すべき１つのピクセルを選択するため１つの列に高い電位を適用し、照光すべき１つのピクセルを選択するため１つの列に低い電位を適用することも可能である。
【０００６】
特許文献１は、このようなプラズマ・スクリーンの一般的動作の１例を提供し、特に、行が選択された際に列を選択する問題に焦点を当てている。具体的には、上記特許出願は、(照光すべき非常に多数のピクセルに対応する)非常に多数の列が同時に選択される時選択された行に接続されたパワー・トランジスタを流れる電力ピークの問題を記述し、解決法を提示している。
【０００７】
また、当業界において、プラズマ・スクリーンのセルを制御する際の別の問題、特に、以前に選択された列の選択解除を行う時、すなわち、この選択解除の前に高い電位を有している列の選択解除を行う時の問題が指摘されている。
【０００８】
例えば、行ｉのすべてのピクセルを照光し(または、想定される使用モードによっては消灯し)、次の行(ｉ＋１)のすべてのピクセルを消灯する(または、想定される使用モードによっては照光する)と仮定する。この場合、アドレス指定段階において行ｉが選択される時スクリーンのすべての列が選択される、すなわち、それら列の電位が高い状態(例えば７０ボルト)に設定される。
【０００９】
次に、次の行(ｉ＋１)が起動される際に複数列を選択解除する必要がある。すなわち、それらの電位を低い状態(例えば０ボルト)へ戻さなければならない。
【００１０】
この動作は、当該セルのキャパシタンスを放出することを可能にするためパワー・トランジスタの１つが起動するように、列の各々に配置される制御インバータへ論理信号を適用することによって、実行される。
【００１１】
次いで、列の電圧値が、所定の時間内に下降端（ｆａｌｌｉｎｇ  ｅｄｇｅ）をたどることによって７０ボルトから０ボルトへ変化する。
【特許文献１】国際公開第ＷＯ０２/１５１６３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１２】
一般に、１つの列あるいは少数の列が選択解除される時、列電圧の下降時間は、典型的には、１００ナノ秒のオーダーである。
【００１３】
一方、多数の列、例えば、スクリーンの少なくとも３分の２の列が、選択解除される場合、それぞれの列電圧の下降端の勾配は非常に急になり、すなわち、降下時間が短くなって、例えば、４０ナノ秒のオーダーとなる。
【００１４】
これは、近傍に存在する他のコンポーネントの動作を阻害する原因となる余分な電磁気成分の放射（ｅｍｉｓｓｉｏｎ  ｏｆ  ａｄｄｉｔｉｏｎａｌ  ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｐｅｒｔｕｒｂａｔｉｏｎｓ）を導く。本発明は、この問題に対する解決手段を提供することを目指す。下降端の勾配を急にすることおよび列電圧の増大に関連するこのような電磁気放射を制限することが本発明の目的である。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明が提供するプラズマ・マトリックス・スクリーン制御方法は、マトリックスの行を順次選択するステップ、および、選択された１つの行について、前の行の選択をしている間に既に選択されたマトリックスの複数の列を選択解除するステップを含む。
【００１６】
注意されるべき点であるが、上述の「前の行」は、選択された行の直前の行であることも、あるいは、例えば当該選択行とそれより前の行の間の列に対してなんの修正も実施されてなければ、直前行より前の行であってもよい。
【００１７】
更に、順次選択は、時間的な選択ではあるが、それらの行が、(例えば、行番号１、２、３、．．．というように)連続的位置であろうと、例えば行番号１の次に３，７というような選択であろうと、順次選択される限り、必ずしも物理的選択である必要はない。
【００１８】
更にまた、列の選択は、ピクセルを照光または消灯させるため列の電位を高状態に設定することを意味し、一方、列の選択解除は、ピクセルを消灯または照光させるため列の電位を高状態から低状態へ変更することを意味する。
【００１９】
本発明の１つの側面によれば、前に選択された複数列は非同時に選択解除される。
【００２０】
換言すれば、複数列の選択解除のそれぞれの時間を相違させる全般的対策が、下降端の個々の急勾配という問題に対する解決を提供している。すなわち、電圧降下の個々の持続時間に対する過剰な影響を回避することを可能にしている。
【００２１】
本発明の別の側面によれば、１つの列の選択解除は、選択解除制御信号(典型的には、例えば５ボルトという制御電圧の制御インバータへの適用)に応じて選択解除信号(電圧降下)の当該列への送達を含む。前記既に選択された複数列の選択解除のステップは、更に、＊前記既に選択された複数列のために意図された複数の選択解除制御信号の同時受信、および＊該同時受信に応じて、少なくともいくつかの選択解除信号の非同時送達、を含む。
【００２２】
本発明の更なる側面によれば、非同時に送達された複数選択解除信号はそれぞれ相互に遅延される。
【００２３】
固定的遅延の適用も可能ではあるが、好ましくは、遅延の値は、選択解除される列の数の関数として可変的である。
【００２４】
本発明の更に別の側面によれば、前記複数列が列のグループごとに選択解除され、各グループが少なくとも１つの列を含む。各グループは、更に、別のグループの選択解除時間と異なる時間に選択解除される。
【００２５】
以前に選択解除された列を選択する際の供給線の強い電力ピークという問題を解決するため、本発明の上記方法は、選択された１つの行について、前の行の選択の間に既に選択解除されたマトリックスの複数の列を非同時に選択するステップを更に含む。
【００２６】
この場合もまた、前記複数列が列のグループごとに選択され、各グループが少なくとも１つの列を含み、各グループが別のグループの選択時間と異なる時間に選択される。
【００２７】
本発明は、更に、プラズマ・マトリックス・スクリーンを制御する装置を提供する。該装置は、マトリックスの行を順次選択することができる行制御回路、および、既に選択された複数の列を選択解除することができる列制御回路を備える。
【００２８】
本発明の１つの側面によれば、該列制御回路は前記既に選択された複数列を非同時に選択解除するように構成される。
【００２９】
また、本発明の別の側面によれば、列制御回路は、マトリックスの複数列にそれぞれ接続された個別制御ブロックを含む。個別制御ブロックの各々は、選択解除制御信号を受け取り、それに応じて活動停止信号を当該列へ送達する機能を有する。
【００３０】
列制御回路は、また、選択解除されるべき列の個別制御ブロックへ選択解除制御信号を同時に送達することができる制御手段、および、選択解除制御信号の前記同時送達の際に少なくともいくつかの選択解除信号の非同時送達を可能にさせる機能を持つ補助手段を備える。
【００３１】
補助手段は、少なくともいくつかの選択解除信号をそれぞれ相互に遅延させることができる、補助遅延手段と呼ばれる遅延手段を含む。
【００３２】
本発明の別の側面によれば、各制御ブロックは、例えば３または４ボルトの電源電圧に接続された第１の端子および第２の端子を有する第１のインバータと呼ばれるインバータを含む。補助手段が、直列に接続された補助抵抗器と呼ばれる抵抗器を含む補助抵抗回路網と呼ばれる抵抗回路網を含む。該補助抵抗回路網は、第１の制御ブロックの第１のインバータの第２端子と基準アースとの間に接続される。種々の補助抵抗器の端子は、少なくともいくつかの個別制御ブロックの第１のインバータの第２端子にそれぞれ接続される。
【００３３】
このような構成によって、実際に選択解除される出力の数の関数として遅延を可変的にすることが可能となる。
【００３４】
また、列制御回路は、前記既に選択された複数列を列のグループごとに選択解除するように構成され、各グループが少なくとも１つの列を含み、各グループが別のグループの選択解除時間と異なる時間に選択解除される。
【００３５】
更に詳細に述べれば、本発明の更なる側面に従って、複数の個別制御ブロックが複数のグループを形成する。所与の１つのグループの個別制御ブロックの第１のインバータの第２の端子が、相互に接続され、補助抵抗回路網の補助抵抗器を経由して隣接グループの個別制御ブロックの第１のインバータの第２端子に接続される。
【００３６】
本発明の更なる側面によれば、列制御回路は、前に選択解除された複数列を非同時に選択する機能を更に有する。
【００３７】
また、本発明の更なる側面によれば、同一の列制御回路が、複数の列を必要に応じて（ｏｐｔｉｏｎａｌｌｙ）非同時に選択し、非同時に選択解除する機能を持つ。
【００３８】
本発明の更に別の側面によれば、各個別制御ブロックは、選択制御信号を受け取り、それに応じて起動信号を当該列へ送達する機能を更に有する。制御手段が、選択されるべき列の個別制御ブロックへ選択制御信号を同時に送達する機能を更に有する。また、本発明の装置は、選択制御信号の前記同時送達の際に少なくともいくつかの選択信号の非同時送達を可能にさせる機能を持つ二次手段を更に備える。
【００３９】
好ましくは、該二次手段が少なくともいくつかの選択信号をそれぞれ相互に遅延させることができる二次遅延手段を含む。
【００４０】
また、該二次手段は、直列に接続された複数の二次抵抗器を含む二次抵抗回路網を含み、該二次抵抗回路網が第１の制御ブロックの第１のインバータの第１端子と電源電圧との間に接続され、種々の二次抵抗器の端子が少なくともいくつかの個別制御ブロックの第１のインバータの第１端子にそれぞれ接続される。
【００４１】
この場合、好ましくは、補助手段および二次手段が同一手段によって形成される。これにより、複数列を非同時に選択または選択解除するため同一の物理的手段を使用することが可能となる。
【００４２】
一層具体的に述べれば、本発明の更なる側面に従って、各制御ブロックが第１の制御インバータと直列に接続された第２の制御インバータを更に含み、第２の制御インバータの各々は電源電圧に接続された第１の端子および基準アースに接続された第２の端子を持つ。前記同一の手段が、直列に接続された共通抵抗器を含む共通抵抗回路網を構成する。該共通抵抗回路網が第１の制御ブロックの各インバータの第１の端子と電源電圧との間に接続される。種々の共通抵抗器の端子が少なくともいくつかの個別制御ブロックの２つのインバータの第１の端子にそれぞれ接続される。
【００４３】
本発明の更に別の側面によれば、列制御回路の制御手段が、更に、個別制御ブロックの入力部にそれぞれ接続された複数のラッチ・メモリ、および、すべてが同一の入力制御信号を受け取り、ラッチ・メモリをそれぞれ制御するため増幅された制御信号をそれぞれ送達することができる複数の増幅手段を備える。各増幅手段が電源電圧に接続された第１の端子を持つ。前記同一手段が直列に接続された共通抵抗器を含む共通抵抗回路網から構成され、該共通抵抗回路網が、第１のラッチ・メモリの増幅手段の第１の端子と電源電圧との間に接続され、種々の共通抵抗器の端子が少なくともいくつかのラッチ・メモリの増幅手段の第１の端子にそれぞれ接続される。
【００４４】
本発明の更に別の側面によれば、列制御回路の制御手段が、更に、個別制御ブロックの入力部にそれぞれ接続された複数のラッチ・メモリ、および、すべてが入力制御信号を受け取り、ラッチ・メモリをそれぞれ制御するため増幅された制御信号をそれぞれ送達することができる増幅手段の連鎖を備え、前記同一手段が該増幅手段連鎖から構成される。第２の増幅手段から始まる現在時増幅手段の入力制御信号が前の増幅手段によって送達された出力信号である。
【００４５】
列制御回路は、前記既に選択された複数列を列のグループごとに選択するように構成され、各グループが少なくとも１つの列を含み、各グループが別のグループの選択解除時間と異なる時間に選択解除される。
【００４６】
一層具体的には、個別制御装置ブロックが複数のグループを形成し、所与の１つのグループの個別制御ブロックの２つのインバータの第２の端子が、相互接続され、共通抵抗回路網の共通抵抗器を介して隣接するグループのラッチ・メモリの増幅手段の第２の端子に接続される。
【００４７】
更なる側面によれば、所与の１つのグループのラッチ・メモリの増幅手段の第１の端子が、相互接続され、共通抵抗回路網の共通抵抗器を介して隣接するグループのラッチ・メモリの増幅手段の第１の端子に接続される。
【００４８】
本発明は、更に、プラズマ・マトリックス・スクリーンおよび前述のように定義された制御装置を備えたプラズマ・スクリーンを提供する。
【発明を実施するための最良の形態】
【００４９】
図１は、プラズマ・マトリックス・スクリーンＥＣＲの構造を表すブロック図である。プラズマ・マトリックス・スクリーンＥＣＲは、行Ｌｉおよび列Ｃｊにそれぞれ接続した２つの制御電極を各々が有する(画像のピクセルに対応する)セルＣＥＬｉｊによって形成される。各セルは、数十ピコ・ファラドというオーダーの等価キャパシタンスを有する。このスクリーンの制御装置は、マトリックスの複数行を連続的に選択する機能を持つ行制御回路、および、既に選択された複数の列を選択ならびに必要に応じて選択解除する機能を持つ列制御回路を含む。
【００５０】
これらの回路は一般的に半導体チップに組み込まれている。
【００５１】
１つの列が選択された時、その電位は、(スクリーンの選択された使用モードに応じてピクセルを照光または消灯するため)、従来技術に従って、典型的には７０ボルトというオーダーの高い値ＶＰＰに設定される。その後、(スクリーンの選択される使用モードに応じてピクセルを消灯または照光するため)、１つの列が選択解除される時、図２に示されているように、列電圧を値ＶＰＰから例えば０ボルトへ戻す必要がある。これを達成するため、制御論理信号が個々の制御ブロックへ適用され、これに伴って、(セルのキャパシタンスの放出に応じて)列電圧が低下する。この際、以下の記述において列選択解除信号と呼ばれる下降端ＦＤが必要とされる。
【００５２】
この区間の持続時間は、１つの列あるいは非常に少数の列が選択解除される時、典型的には、例えば１００ナノ秒というオーダーである。
【００５３】
しかしながら、非常に多数の列が選択解除される場合、区間ＦＤの持続時間は減少し、例えば４０ナノ秒という値に達する。これは、スクリーンの近傍コンポーネントを害する可能性を持つ比較的強い電磁放射をもたらす。
【００５４】
本発明は、選択解除されるべき、以前に選択された複数列を非同時に選択解除することによってこの問題に対する解決手段を提供する。この手段は、図３の本発明の実施プロセスによって示されている。
【００５５】
具体的に述べれば、ステップ３０において行ｉが選択され、ステップ３１において当該行について列ｊから(ｊ＋ｋ)が選択されるとする。
【００５６】
次の行(ｉ＋１)が選択されると(ステップ３２)、(ｊ＋２)から(ｊ＋ｋ−２)までの列が選択解除されなければならない。
【００５７】
この選択解除は非同時に実行される(ステップ３３)。
【００５８】
明らかに、スクリーンの最初の行に関して問題は発生しない。なぜならば、この行が消灯(選択される使用モードによっては照光)されなければならないとすれば、対応する列は選択されず、従って電位は低い状態にとどまるからである。
【００５９】
本発明によって解決される問題が発生するのは、当該行に関して、以前の行(これは必ずしも当該行の直前の行とは限らない)の選択の間に選択された列を選択解除することが都合の良い場合に限定される。
【００６０】
列を非同時に選択解除する１つの方法は、図４に示されているように、列選択解除の各々に遅延を導入することによって選択解除を時間的に相互にオフセットさせるというものである。
【００６１】
具体的には、図４に示されているように、ステップ３３０において、列(ｊ＋２)の選択解除が行われる。ステップ３３２において、列(ｊ＋２)の選択解除に対して遅延３３１だけ遅れて、列(ｊ＋３)が選択解除される。
【００６２】
同様に、ステップ３３４において、列(ｊ＋３)の選択解除より遅延３３３だけ遅れて列(ｊ＋４)が選択解除される。
【００６３】
最後に、列(ｊ＋ｋ−３)の選択解除に対して遅延３３６遅れて、列(ｊ＋ｋ−２)が選択解除される(ステップ３３７)。
【００６４】
図５および図６は、本発明に従った方法を実施するための本発明に従った制御装置の実施形態を示す。
【００６５】
本実施形態の行制御回路は、既知の従来型構造を有し、それぞれがスクリーンのマトリックスの行に接続した個別の行制御ブロックＢＣＬ１−ＢＣＬｉを含む。
【００６６】
列制御回路は、それぞれがスクリーンの列Ｃ１−Ｃｊに接続した個別制御ブロックＢＣＣ１−ＢＣＣｊを含む。
【００６７】
また、列制御回路は、クロック信号ＣＬＫによって計時され、前の行の選択の間に選択された列を必要に応じて選択解除するように意図された２進データＤＡＴＡを受け取るシフト・レジスタＲＡＤを個別制御ブロックの上流に含む。
【００６８】
シフト・レジスタＲＡＤの出力はラッチ・メモリＭＶの入力部に接続されている。ラッチ・メモリＭＶの出力部は個別制御ブロックＢＣＣ１−ＢＣＣｊの間に接続されている。
【００６９】
ラッチ・メモリＭＶは、起動信号ＳＴＢによって制御され、ラッチ・メモリＭＶの入力部に存在するデータをその出力部ＭＶ１−ＭＶｊに送達する。
【００７０】
各個別制御ブロックＢＣＣｊは、その出力部が中間ブロックＢｊに接続された制御インバータＩＶｊを含む。制御インバータＩＶｊは、一般に、インバータおよびステップアップ電圧変換器を含む。そのようなブロックＢｊの構造は、従来型で、既知のものである。
【００７１】
ブロックＢｊの出力部は、本例では２つのＮＭＯＳトランジスタによって形成されたパワーステージＢＳｊに接続される。ＮＭＯＳトランジスタのゲートはブロックＢｊの２つの出力にそれぞれ接続される。更に、ＮＭＯＳトランジスタの片方のソースは(７０ボルトというオーダーの)電圧ＶＰＰに接続し、他方のＮＭＯＳトランジスタのソースは基準アースに接している。
【００７２】
ＮＭＯＳトランジスタの残りの２つの電極は共に対応する列に接続している。
【００７３】
図６に示されているように、制御インバータＩＶｊは、例えば、ＮＭＯＳトランジスタＴ２およびＰＭＯＳトランジスタＴ１を含む。トランジスタＴ１は例えば３または５ボルトの供給電圧ＶＤＤと出力Ｓとの間に接続され、これら２つのトランジスタＴ１およびＴ２のゲートはラッチ・メモリＭＶの対応する出力ＭＶｊに接続されている。
【００７４】
前に選択された列を選択解除する必要がある時、例えば５ボルトという高い論理レベルが２つのトランジスタＴ１およびＴ２のゲートに適用され、その結果、パワーステージＢＳｊの接地しているパワー・トランジスタが起動され、他方のパワー・トランジスタのパワーが切断される。このため、セルのキャパシタンスが放出され、列電圧が値ＶＰＰから値０へ下がる。
【００７５】
実際には、ラッチ・メモリＭＶの出力部に存在する選択解除制御信号はインバータＩＶｊに同時に渡される。列選択解除、すなわち、下降端ＦＤの出現を相互に遅延させる第１の解決手段は、そのＰ型ＭＯＳトランジスタが相互に異なる幅／長さ(Ｗ／Ｌ)を持つインバータＩＶｊを作成することにある。Ｐ型トランジスタのＷ/Ｌは特にこのトランジスタを通過して流れることができる電流を決定するので、列電圧の下降端が出現する時間を調整することを可能にする。
【００７６】
この結果、列電圧の特性は、図７に示されているようになり、最初に、列Ｃ２の電圧ＶＣ２が降下し、遅延Δが経過後、列Ｃ３の電圧ＶＣ３が降下し、以下、同様となる。
【００７７】
列電圧の下降端の出現を相互にオフセットさせる別の手段は、図６に示されている実施形態を使用するものである。
【００７８】
具体的には、直列に接続された補助抵抗器を含む補助抵抗回路網が備えられる。補助抵抗回路網は、第１の制御ブロックのインバータＩＶのトランジスタＴ２の第２端子(本実施例ではソース)と基準アースとの間に接続されている。更に、種々の抵抗器の端子が種々のインバータＩＶｊのトランジスタＴ２のソースにそれぞれ接続している。
【００７９】
この好ましい実施形態は、選択解除される列の数の関数として可変的な遅延を生成することを可能にするので、特に利点がある。
【００８０】
なぜならば、インバータＩＶｊによって導入される遅延が補助抵抗器Ｒにおける電圧降下に依存し、これらの電圧降下が、切り換わる出力の数、すなわち選択解除される列の数に依存するからである。従って、切り換わる出力の数が多いほど、インバータの切り換え時間は長くなる。
【００８１】
図８および図９に示されているように、選択解除されるべき列の非同時選択解除は、列ごとに、または、列のグループごとに実行することができる。
【００８２】
具体的に述べれば、列を非同時に選択解除するステップ３３(図８)において、(ｊ＋２)から(ｊ＋１２)までの列が同時に選択解除され(ステップ３３８)、(ｊ＋１３)から(ｊ＋２３)までの列も同時に選択解除されるが、これらの選択解除(ステップ３３９)は(ｊ＋２)から(ｊ＋１２)までの列の同時選択解除に対して遅延を持つ。
【００８３】
同様に、(ｊ＋ｋ−１２)から(ｊ＋ｋ−２)の列の選択解除は同時に実行されるが、前の列グループの同時選択解除に対して遅延を持つ。
【００８４】
図９は、本発明に従った、列グループごとの非同時選択解除を可能にする制御装置の別の実施形態を示す。図９には、補助抵抗器Ｒ２，Ｒ３、Ｒｎによって形成された補助抵抗回路網が示されている。個別制御ブロックは、複数グループ、本例においてはグループＧ１、Ｇ２、Ｇｎを形成している。本実施例において、各グループは、２つの個別制御ブロック、すなわち図９に示されているように、２つの制御インバータによって形成されている。インバータの第１の端子はすべて電源電圧ＶＤＤに接続している。
【００８５】
インバータの第２の端子はすべて補助抵抗回路網を介して基準アースに接続している。
【００８６】
更に、複数グループは、補助抵抗回路網の補助抵抗器によって相互に分離されている。
【００８７】
具体的には、本例において、インバータＩＶ１およびＩＶ２によって形成される第１のグループＧ１は、インバータＩＶ１およびＩＶ２の第２の端子が抵抗器Ｒ２の第１の端子に相互接続するように、構成される。
【００８８】
インバータＩＶ３およびＩＶ４によって形成される第２のグループＧ２は、これらインバータの第２の端子が抵抗器の第２の端子および(第２のグループＧ２を第３のグループＧ３と隔てる)抵抗器Ｒ３の第１の端子に相互接続するように、構成される。
【００８９】
最後に、抵抗器Ｒｎが、グループＧｎ−１をインバータＩＶｎ−１およびＩＶｎによって形成されるグループＧｎから分離する。インバータＩＶｎ−１およびＩＶｎの第２の端子はそれぞれ直接接地している。
【００９０】
選択解除されるべき列の電圧の下降端の相互オフセットを調整することによって、本発明は、これら区間の許容可能な持続時間を維持することを可能にする。この持続時間は、許容可能なレベルの電磁気放射と整合する。
【００９１】
例えば、種々の下降端の起動の間の２０から６０ナノ秒というオーダーの遅延の値は、これら区間の許容可能な持続時間を維持することを可能にする。
【００９２】
図５および図６が、制御ブロックＢＣＣｊのための単一のインバータＩＶｊ、および、インバータならびにステップアップ電圧変換器から一般的に構成され、インバータＩＶｊとパワーステージＢＳｊとの間に接続された中間ブロックＢｊだけを示しているが、各々の制御ブロック、例えば、図１０に示されているように、制御ブロックＢＣＣ１を設けることも可能である。
【００９３】
具体的には、図１０には、シフト・レジスタＲＡＤ、ラッチ・メモリＭＶおよび制御ブロックＢＣＣ１部分が示されている。制御ブロックＢＣＣ１部分は、パワーステージＢＳ１の上流に位置し、特に２つのＮＡＮＤ論理ゲートＮＡＮＤ ＰＯＣ１およびＮＡＮＤ ＢＬＫ１を含む。
【００９４】
第１の論理ゲートＮＡＮＤ ＰＯＣ１は高い論理状態に設定されるように論理信号ＰＯＣを受け取ることができる第１の入力部ＰＯＣおよびラッチ・メモリＭＶの対応する出力部ＯＵＴ＿ＳＴＢ１に接続された第２の入力部を有する。
【００９５】
第２の論理ゲートＮＡＮＤ ＢＬＫ１は高い論理状態に設定されるように別の論理信号ＢＬＫを受け取ることができる第１の入力部および論理ゲートＮＡＮＤ ＰＯＣ１の出力部ＯＵＴ＿ＰＯＣに接続された第２の入力部を有する。
【００９６】
ゲートＮＡＮＤ ＢＬＫ１の出力ＯＵＴ＿ＢＬＫはパワーステージＢＳ１に接続し、パワーステージＢＳ１の出力は列Ｃ１に接続している。
【００９７】
実際には、図１１に示されているように、高い状態に設定された第１の入力(高い状態の信号ＰＯＣ)を持つ論理ゲートＮＡＮＤ ＰＯＣｊは、２つのインバータを含んでいるとはいえ、図５および図６のインバータＩＶｊと機能的に等しい。
【００９８】
同様に、高状態に設定された第１の入力(高い状態の信号ＢＬＫ)を持つ論理ゲートＮＡＮＤ ＢＬＫｊは、２つのインバータを含むとはいえ、補完トランジスタＴ１０およびＴ２０によって形成されるインバータＩＶ２ｊと機能的に等しい。
【００９９】
図１０は、また、図６に示されている補助抵抗器Ｒによって形成された補助抵抗回路網を示す。
【０１００】
以下、図１２乃至図２０を参照して、列の非同時選択および選択解除を可能にするいくつかの実施形態を記述する。
【０１０１】
(スクリーンに関して選択される使用モードに応じてピクセルを照光または消灯するため)前に選択解除された列を選択しなければならない時、列電圧を例えば０ボルトから値ＶＰＰへ変える必要がある。これは、制御論理信号を個別制御ブロックＢＣＣに適用することによって達成される。制御論理信号の適用に応じて、(セルのキャパシタンスの充填に対応して)列電圧が上昇する。これには、列選択信号と呼ばれる上昇区間が必要とされる。図１２に、そのような上昇区間が例示されている。図１２において、例えば、列(ｋ＋１)および列(ｋ＋ｊ＋１)が選択されている。従って、列電圧ＶＣｋ＋１および列電圧ＶＣｋ＋ｊ＋１は上昇区間を持っている。
【０１０２】
この図１２において、更に、列ｋ、ｋ＋２およびｋ＋ｊが、例えば、対応する列電圧の下降端によって示されるように、選択解除されている。
【０１０３】
制御ブロックＢＣＣにおいて、前に選択解除された列を選択しなければならない時、例えば０ボルトという低い論理レベルが第１のインバータＩＶｊの２つのトランジスタＴ１およびＴ２のゲートに適用され(図１１)、これにより、電源電圧に接続されたパワーステージＰＳｊのパワー・トランジスタに電力が与えられ、その他のパワー・トランジスタの電力は切られる。従って、セルのキャパシタンスが充填され、列電圧が値０から値ＶＰＰへ上昇する。
【０１０４】
実際には、選択解除制御信号および選択制御信号、すなわち、ラッチ・メモリＭＶの出力部に存在するデータが、インバータＩＶｊに渡される。(図１２で示されているような)列電圧の下降端および列電圧の上昇区間を相互にオフセットさせる１つの方法は、図１３および図１４に示されている実施形態の使用にある。
【０１０５】
図１３に示される補助抵抗回路網は、複数抵抗器Ｒ２０によって構成されていて、選択解除されるべき列の電圧の下降端を相互にオフセットさせることを可能にする。
【０１０６】
この補助抵抗回路網Ｒ２０に加えて、順列接続された複数の二次抵抗器Ｒ１０を含む二次遅延手段が備えられる。
【０１０７】
二次抵抗回路網は、第１の制御ブロックＢＣＣｎ(図１４)の第１のインバータの第１の端子と電源電圧ＶＤＤとの間に接続されている。更に、種々の二次抵抗器Ｒ１０の端子は、少なくともいくつかの個別制御装置ブロックＢＣＣｊのインバータＩＶｊの第１の端子に接続されている。
【０１０８】
このようにして、抵抗器Ｒ１０によって形成される二次抵抗回路網は、前に選択解除された列の非同時選択を可能にする。
【０１０９】
更に、図１３および図１４の両方またはいずれかの実施形態は、以前に選択解除された一定の列を非同時に選択することを可能にし、また、以前に選択された一定の列を非同時に選択解除することも可能にする。
【０１１０】
補助遅延手段および二次遅延手段が同一の手段で形成されることが特に好ましい。
【０１１１】
そのような構成が、１方は図１５および図１６の実施例に、他方は図１７Ａおよび図１７Ｂの実施例に示されている。
【０１１２】
図１５および図１６の実施形態に関する限り、ゲートＮＡＮＤ ＰＯＣｊおよびＮＡＮＤ ＢＬＫｊに組み込まれた２つのインバータＩＶｊおよびＩＶ２ｊが使用されている。
【０１１３】
具体的には、制御インバータＩＶｊおよびＩＶ２ｊの各々は、電源電圧ＶＤＤに接続した第１の端子と基準アースに接続した第２の端子とを有する。加えて、直列に接続された共通抵抗器Ｒ３０を含む共通抵抗回路網によって構成される共通手段が備わる。
【０１１４】
共通抵抗回路網は、第１の制御ブロックＢＣＣｎの各インバータの第１の端子と電源電圧との間に接続されている。
【０１１５】
更に、種々の共通抵抗器Ｒ３０の端子は、少なくともいくつかの個別制御ブロックの２つのインバータの第１の端子にそれぞれ接続されている。
【０１１６】
この実施形態においては、上昇区間における遅延は論理ゲートＮＡＮＤ ＰＯＣにおいて生成され、一方、下降端における遅延は論理ゲートＮＡＮＤ ＢＬＫにおいて生成される。
【０１１７】
図１７Ａの実施例においては、共通遅延手段がラッチ・メモリＭＶに構築されている。
【０１１８】
具体的には、各ラッチ・メモリが、個別制御ブロックの入力部に、より具体的には、信号ＰＯＣを受け取ることのない論理ゲートＮＡＮＤ ＰＯＣの入力部に接続されている。更に、増幅手段(すなわちバッファ)ＢＵＦＦＥＲ ＳＴＢが備えられる。増幅手段ＢＵＦＦＥＲ ＳＴＢは、すべて、同一の入力制御信号ＳＴＢを受信し、ラッチ・メモリをそれぞれ制御するため、増幅された制御信号をそれぞれ送達する機能を持つ。
【０１１９】
各増幅手段ＢＵＦＦＥＲ ＳＴＢは、電源電圧に接続された第１の端子を持つ。
【０１２０】
本実施例において、共通抵抗回路網が、直列に接続された共通抵抗器Ｒ４０を更に含む。共通抵抗回路網は第１のラッチ・メモリの増幅手段の第１の端子と電源電圧との間に接続されている。
【０１２１】
更に、種々の共通抵抗器Ｒ４０の端子は、少なくともいくつかのラッチ・メモリの増幅手段ＢＵＦＦＥＲ ＳＴＢの第１の端子に接続している。
【０１２２】
この実施形態においては、下降端および上昇区間における遅延は、信号ＳＴＢを増幅する手段において生成される。
【０１２３】
図１６に示される実施形態に関しては、段階毎に単に１つの抵抗器を持つだけでよい。
【０１２４】
図１７Ｂの実施形態においては、共通の遅延手段がラッチ・メモリＭＶに配置されている。
【０１２５】
具体的には、各ラッチ・メモリが、個別制御ブロックの入力部に、より具体的には、信号ＰＯＣを受け取ることのない論理ゲートＮＡＮＤ ＰＯＣの入力部に接続されている。この実施例では、増幅手段(すなわちバッファ)は連鎖を形成している。具体的には、連鎖の第１の増幅手段ＢＵＦＦＥＲ ＳＴＢ１が、入力制御信号ＳＴＢを受け取り、連鎖の第２の増幅手段の入力制御信号として使用される増幅された制御信号として出力を送達する機能を持つ。更に、第２の増幅手段から始まる現在時増幅手段の入力制御信号は、前の増幅手段によって送達された出力信号である。図１７Ａの実施形態と同様に、増幅された制御信号がラッチ・メモリをそれぞれ制御する。
【０１２６】
各増幅手段ＢＵＦＦＥＲ ＳＴＢは、電源電圧に接続された第１の端子を持つ。
【０１２７】
本実施例においては、共通遅延手段は増幅手段ＳＴＢｉの連鎖によって構成され、下降端および上昇区間における遅延は信号ＳＴＢを増幅する手段において生成される。
【０１２８】
図１８および図１９に示される実施形態は、グループ単位で列を選択および選択解除することを可能にする。これら実施形態では、各グループは２つの列を含む。各グループは、他のグループの選択解除または選択時間とは異なる時間に選択または選択解除される。
【０１２９】
具体的には、図１８の実施形態において、グループＧ１が列１および２を含み、グループＧｎが列ｎー１およびｎを含む。更に、各グループの論理ゲートＮＡＮＤ ＰＯＣおよびＮＡＮＤ ＢＬＫの２つのペアの供給端子は、相互接続され、共通抵抗回路網の共通抵抗器Ｒ３０を介して隣接グループの２つのペアに接続されている。
【０１３０】
同様の構成が、図１９にも示されているが、図１９では、共通制御回路ＭＶに形成されている。具体的には、１つのグループの２つの増幅手段ＢＵＦＦＥＲ ＳＴＢの供給端子が、相互接続され、共通抵抗回路網の共通抵抗器Ｒ４０を介して隣接グループの２つの増幅手段に接続されている。
【０１３１】
本発明は、上述の実施形態に限定されることはなく、すべてのバリエーションを包含する。
【０１３２】
例えば、降下であろうと上昇であろうとすべての区間が、０ボルトから固定的ボルトへの変位またはその逆の変位として、上述されている。当然のことながら、このような変位は、図２０に示されているように、ゼロからＶＰＰ／２へ、その後にＶＰＰ／２からＶＰＰへというような多段変位とすることも可能である。図２０の左側は、相互に遅延され２段階で生成される上昇区間を表し、一方、右側は、相互に遅延され同様に２段階で生成される下降端を表す。
【図面の簡単な説明】
【０１３３】
【図１】本発明の１つの実施形態に従ったマトリックス・スクリーンのブロック図である。
【図２】列の選択解除の間の列電圧の下降端を示すブロック図である。
【図３】本発明の１つの実施形態のメイン・プロセスの流れ図である。
【図４】図３のプロセスの一部の詳細を示す流れ図である。
【図５】本発明に従った制御装置の１つの実施形態を示すブロック図である。
【図６】本発明に従った制御装置の別の実施形態を示すブロック図である。
【図７】選択解除される列の種々の列電圧の降下区間の時間的ずれを示すブロック図である。
【図８】本発明の更に別の実施形態の流れ図である。
【図９】本発明の更に別の実施形態のブロック図である。
【図１０】本発明の更に別の実施形態のブロック図である。
【図１１】本発明の更に別の実施形態のブロック図である。
【図１２】本発明の更に別の実施形態のブロック図である。
【図１３】本発明の更に別の実施形態のブロック図である。
【図１４】本発明の更に別の実施形態のブロック図である。
【図１５】本発明の更に別の実施形態のブロック図である。
【図１６】本発明の更に別の実施形態のブロック図である。
【図１７Ａ】本発明の更に別の実施形態のブロック図である。
【図１７Ｂ】本発明の更に別の実施形態のブロック図である。
【図１８】本発明の更に別の実施形態のブロック図である。
【図１９】本発明の更に別の実施形態のブロック図である。
【図２０】本発明の更に別の実施形態のブロック図である。
【符号の説明】
【０１３４】
ＢＣＬ    行制御回路
ＢＣＣ    列制御回路
ＲＡＤ    シフト・レジスタ
ＭＶ      ラッチ・メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006178464.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【外国語明細書】
1. Title of Invention
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2. Detailed Description of Invention
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3.Brief Description of Drawings
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1. Claims
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2006178464.tif 000044
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1. Abstract
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2. Representative drawing
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