(57)【要約】【課題】  パルス幅変調増幅装置において、歪性能を向上させ、出力素子を保護する。【解決手段】  パルス幅変調増幅装置において、オーディオ信号をパルス幅変調するパルス幅変調手段と、パルス幅変調手段が出力するパルス幅変調信号の波形の直流成分を除去するコンデンサと、コンデンサが出力するパルス幅変調信号の振幅を閾値と比較して閾値未満のパルス幅変調信号の電圧を０とし閾値以上のパルス幅変調信号の電圧を一定値とすることによってパルス幅変調信号の波形の立ち上がり時間及び立ち下がり時間を調整する立ち上がり立ち下がり調整手段と、立ち上がり立ち下がり調整手段が出力するパルス幅変調信号を増幅する増幅手段と、増幅手段に流れる電流を検出する電流検出手段と、電流検出手段が検出した電流に基づいて立ち上がり立ち下がり調整手段の閾値を制御する制御手段とを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
オーディオ信号をパルス幅変調するパルス幅変調手段と、前記パルス幅変調手段が出力するパルス幅変調信号の波形の直流成分を除去するコンデンサと、前記コンデンサが出力するパルス幅変調信号の振幅を閾値と比較して閾値未満のパルス幅変調信号の電圧を０とし閾値以上のパルス幅変調信号の電圧を一定値とすることによって前記コンデンサが出力するパルス幅変調信号の波形の立ち上がり時間及び立ち下がり時間を調整する立ち上がり立ち下がり調整手段と、前記立ち上がり立ち下がり調整手段が出力するパルス幅変調信号をスイッチング増幅する増幅手段と、前記増幅手段に流れる電流を検出する電流検出手段と、前記電流検出手段が検出した電流をデジタルデータに変換するＡＤ変換手段と、前記ＡＤ変換手段が出力するデジタルデータに基づいて前記立ち上がり立ち下がり調整手段の閾値を制御する制御手段とを備えることを特徴とするパルス幅変調増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号を増幅するパルス幅変調増幅装置に関する。
【背景技術】
【０００２】
図４は、従来のパルス幅変調増幅装置の構成例を示すブロック図である。入力端子２０は、パルス符号変調(Pulse Code Modulation、以下、ＰＣＭという。)されたオーディオ信号(以下、ＰＣＭ信号という。)を入力するための端子である。ＰＷＭ生成回路２１は、入力端子２０から入力されたＰＣＭ信号をパルス幅変調(Pulse Width Modulation、以下、ＰＷＭという。)したオーディオ信号(以下、ＰＷＭ信号という。)に変換する。立ち上がり立ち下がり調整回路２２は、ＰＷＭ生成回路２１から入力されるＰＷＭ信号波形の立ち上がり時間及び立ち下がり時間を調整する。
【０００３】
電界効果トランジスタ(Field Effect Transistor、以下、ＦＥＴという。)ドライバ２３は、立ち上がり立ち下がり調整回路２２から入力されるＰＷＭ信号をＦＥＴ２４に増幅させる駆動動作を行い、ＦＥＴ２４は、ＦＥＴドライバ２３から入力されるＰＷＭ信号をスイッチング増幅する。低周波通過フィルタ(Low Pass Filter、以下、ＬＰＦという。)２５は、ＦＥＴ２４から入力されるＰＷＭ信号の高周波成分を除去し、アナログオーディオ信号に復調する。出力端子２６は、ＬＰＦ２５から入力されるアナログオーディオ信号を、出力端子２６に接続された外部のスピーカ等に出力する。
【０００４】
オーディオ信号の出力音量の制御は、ＦＥＴドライバ２３がＦＥＴ２４を駆動する増幅率を制御することによって行われる。音量調整器２８は、音量を調整するための音量調整つまみを備える。使用者は、音量調整つまみを操作して出力端子２６に出力するアナログオーディオ信号の音量を決める。中央処理装置(Central Processing Unit、以下、ＣＰＵという。)２７は、音量調整器２８の操作入力に基づいてＦＥＴドライバ２３によるＦＥＴ２４の駆動増幅率を調整する。
【０００５】
図５は、図４のＦＥＴ２４の回路構成を示す図である。図６は、ＰＷＭ生成回路２１が出力するＰＷＭ信号波形の一例を示す図である。図７は、ＦＥＴ２４が出力するＰＷＭ信号波形の一例を示す図である。ＰＷＭ生成回路２１は、図６(ａ)及び(ｂ)のＰＷＭ信号を出力し、立ち上がり立ち下がり調整回路２２が立ち上がり時間及び立ち下がり時間を調整しない場合、図５のＦＥＴ２４の回路において、図６(ａ)のＰＷＭ信号は端子２９に入力され、図６(ａ)のＰＷＭ信号と反転関係にある図６(ｂ)のＰＷＭ信号は端子３０に入力される。図６(ａ)のＰＷＭ信号は、端子２９から抵抗Ｒ１を介してＦＥＴ２４ａのゲートに入力される。図６(ｂ)のＰＷＭ信号は、端子３０から抵抗Ｒ２を介してＦＥＴ２４ｂのゲートに入力される。
【０００６】
ＦＥＴ２４ａのソース及びＦＥＴ２４ｂのドレインが端子３１に接続される。ＦＥＴ２４ａのドレイン、ＦＥＴ２４ｂのソースには、それぞれ正電圧＋Ｖ、負電圧−Ｖが印加される。図６に示すＰＷＭ信号が、ＦＥＴ２４ａ、２４ｂに入力された場合、ＦＥＴ２４ａ、２４ｂが出力するＰＷＭ信号波形の立ち上がり、立ち下がりは、図７のｔ７、ｔ８に示す時間だけ遅れる。このとき、ｔ７、ｔ８の期間、ＦＥＴ２４ａ、２４ｂのスイッチングが両方ＯＮになることがある。ＦＥＴ２４ａ、２４ｂが両方ＯＮになった場合、短絡電流Ｉｄ(図５の矢印Ｉｄ)が流れ＋Ｖと−Ｖが短絡状態になり、ＦＥＴ２４ａ、２４ｂは発熱し、破損するおそれがある。
【０００７】
このため、立ち上がり立ち下がり調整回路２２を用いて、ＰＷＭ信号波形の立ち上がり時間及び立ち下がり時間を調整し、ＦＥＴ２４ａと２４ｂが同時にＯＮになることを防止する。図８は、立ち上がり立ち下がり調整回路２２が出力するＰＷＭ信号波形の一例を示す図である。図９は、ＦＥＴ２４が出力するＰＷＭ信号波形の一例を示す図である。立ち上がり立ち下がり調整回路２２は、図８(ａ)に示す信号波形の立ち上がり時間、立ち下がり時間を、図８(ｂ)に示す信号波形の立ち上がり時間、立ち下がり時間に対して、時間ｔ９、ｔ１０だけずらす調整をして出力する。ＦＥＴ２４は、図８(ａ)(ｂ)に示すＰＷＭ信号波形が入力された場合、図９(ａ)(ｂ)に示すＰＷＭ信号を出力する。立ち上がり立ち下がり調整回路２２によって、ＦＥＴ２４ａと２４ｂが両方ＯＮになることが防止される。
【０００８】
しかしながら、ＦＥＴ２４の立ち上がり時間、立ち下がり時間の遅れ時間は、入力信号の振幅電圧が大きくなると大きくなり、入力信号の振幅電圧が小さくなると小さくなる。ＦＥＴ間の短絡の発生を確実に防止しようとして、最大入力信号電圧における遅れ時間に合わせて調整量を設定した場合、入力信号電圧が小さくなると、調整量が大きくなる。立ち上がり時間、立ち下がり時間を調整することによって、ＦＥＴ２４ａと２４ｂのスイッチングに時間差ができ連続性が失われ、ＦＥＴ２４が出力するＰＷＭ信号の歪が発生する。立ち上がり時間、立ち下がり時間の調整量が増加すると、ＦＥＴ２４ａと２４ｂのスイッチングの時間差が増加することにより、ＦＥＴ２４が出力するＰＷＭ信号の歪が増加する。
【０００９】
また、パルス幅変調増幅装置において、ＰＷＭ信号のスイッチング速度を低下させて歪の発生を抑えるものがある（特許文献１参照）。
【００１０】
【特許文献１】特開２００１−２９２０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＦＥＴの立ち上がり時間、立ち下がり時間の遅れ時間は、入力信号電圧によって異なる。従来のパルス幅変調増幅装置は、入力信号電圧を検出して立ち上がり時間、立ち下がり時間を調整するものではなく、電力スイッチング回路の出力電流を検出してＰＷＭ信号波形の立ち上がり時間、立ち下がり時間を調整するので、出力電流の検出から立ち上がり時間、立ち下がり時間の調整までに時間を要し、この時間に、電力スイッチング回路が出力するＰＷＭ信号の歪が増加したり、トランジスタが発熱、破損したりするおそれがある。
【００１２】
特許文献１に記載されたデジタルアンプは、ＰＷＭ信号のスイッチング速度を低下させて歪の発生を抑えるものであるが、ＰＷＭ波形の立ち上がり時間、立ち下がり時間を調整することはできないので、電力スイッチング回路が出力するＰＷＭ信号の歪の増加、トランジスタの発熱、破損の発生の課題があった。
本発明の目的は、パルス幅変調増幅装置において、ＦＥＴ間の短絡を防止し出力信号の歪を抑制することにある。
【課題を解決するための手段】
【００１３】
本発明の請求項１に記載のパルス幅変調増幅装置は、オーディオ信号をパルス幅変調するパルス幅変調手段と、前記パルス幅変調手段が出力するパルス幅変調信号の波形の直流成分を除去するコンデンサと、前記コンデンサが出力するパルス幅変調信号の振幅を閾値と比較して閾値未満のパルス幅変調信号の電圧を０とし閾値以上のパルス幅変調信号の電圧を一定値とすることによって前記コンデンサが出力するパルス幅変調信号の波形の立ち上がり時間及び立ち下がり時間を調整する立ち上がり立ち下がり調整手段と、前記立ち上がり立ち下がり調整手段が出力するパルス幅変調信号をスイッチング増幅する増幅手段と、前記増幅手段に流れる電流を検出する電流検出手段と、前記電流検出手段が検出した電流をデジタルデータに変換するＡＤ変換手段と、前記ＡＤ変換手段が出力するデジタルデータに基づいて前記立ち上がり立ち下がり調整手段の閾値を制御する制御手段とを備えるものである。
【発明の効果】
【００１４】
本発明のパルス幅変調増幅装置によれば、電力スイッチング回路の出力電流を検出して前記コンデンサが出力するパルス幅変調信号の振幅を閾値と比較することによってＰＷＭ信号の立ち上がり時間、立ち下がり時間の調整を行い、電力スイッチング回路のスイッチング素子間の短絡を防止し出力信号の歪を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明のパルス幅変調増幅装置の一実施例の構成を示すブロック図である。入力端子１は、外部からのＰＣＭ信号をＰＷＭ生成回路２に入力するための端子である。ＰＷＭ生成回路２は、デジタル信号処理回路（Digital Signal Processor、以下、ＤＳＰという。）によって構成され、入力端子１によって入力されたＰＣＭ信号をＰＷＭ信号に変換する。コンデンサ３は、ＰＷＭ生成回路２が出力したＰＷＭ信号の直流成分を除去する。立ち上がり立ち下がり調整回路４は、コンデンサ３から入力されるＰＷＭ信号の立ち上がり時間及び立ち下がり時間を調整して出力する。
【００１６】
ＦＥＴドライバ５は、立ち上がり立ち下がり調整回路４から入力されるＰＷＭ信号をＦＥＴ６に増幅させる駆動動作を行い、ＦＥＴ６は、ＦＥＴドライバ５から入力されるＰＷＭ信号をスイッチング増幅する。ＬＰＦ７は、ＦＥＴ６から入力されるＰＷＭ信号の高周波成分を除去し、アナログオーディオ信号に復調する。出力端子８は、ＬＰＦ２５から入力されるアナログオーディオ信号を、出力端子８に接続された外部のスピーカ等に出力する。
【００１７】
オーディオ信号の出力音量の制御は、ＦＥＴドライバ５がＦＥＴ６を駆動する増幅率を制御することによって行われる。音量調整器１３は、音量を調整するための音量調整つまみを備える。使用者は、音量調整つまみを操作して出力音量を決める。ＣＰＵ１１は、音量調整器１３の操作入力に基づいてＦＥＴドライバ５によるＦＥＴ６の駆動増幅率を調整する。
【００１８】
図２(ａ)は、コンデンサ３が出力するＰＷＭ信号波形の一例を示す図である。図２(ａ)の縦軸は電圧Ｖ、横軸は時間ｔである。立ち上がり立ち下がり調整回路４は、コンデンサ３が出力するＰＷＭ信号の振幅をＣＰＵ１１がＡ／Ｄ１０から入力される電流データに基づいて算出した閾値電圧(Vth)と比較し、閾値電圧未満の信号電圧を０とし、閾値電圧以上の信号を一定電圧として、立ち上がり時間及び立ち下がり時間を調整する。
【００１９】
図２(ｂ)は、閾値電圧をVth1としたとき、立ち上がり立ち下がり調整回路４が出力するＰＷＭ信号波形であって、立ち上がり時間の調整量はt1、立ち下がり時間の調整量はt2である。図２(ｃ)は、閾値電圧をVth2としたとき、立ち上がり立ち下がり調整回路４が出力するＰＷＭ信号波形であって、立ち上がり時間の調整量はt3、立ち下がり時間の調整量はt4である。図２(ｄ)は、閾値電圧をVth3としたとき、立ち上がり立ち下がり調整回路４が出力するＰＷＭ信号波形であって、立ち上がり時間の調整量はt5、立ち下がり時間の調整量はt6である。
【００２０】
図２(ａ)において、閾値電圧は大きい順にVth1、Vth2、Vth3であり、図２(ｂ)、(ｃ)、(ｄ)における立ち上がり時間の調整量は大きい順にt1、t3、t5であり、図２(ｂ)、(ｃ)、(ｄ)における立ち下がり時間の調整量は大きい順にt2、t4、t6であって、閾値電圧を大きくすることによって、立ち上がり時間の調整量、立ち下がり時間の調整量もそれぞれ大きくなる。
立ち上がり立ち下がり調整回路４の調整量は、オーディオ用のデジタルアンプに用いる場合、一般的に10ナノ秒(nsec)程度となる。インバータ回路で使用される大容量のＦＥＴやトランジスタでは、立ち上がり立ち下がり調整回路４の調整量を20nsec〜40nsec程度とすることもある。
【００２１】
電流検出回路９は、ＦＥＴ６に流れる電流を検出する。ＡＤ変換回路(以下、Ａ／Ｄと言う。)１０は、電流検出回路９が検出した電流値をデジタルデータに変換する。ＣＰＵ１１は、Ａ／Ｄ１０から入力されるデジタルデータを演算処理して立ち上がり立ち下がり調整回路４がＰＷＭ信号の振幅と比較する閾値電圧を算出する。ＤＡ変換回路(以下、Ｄ／Ａと言う。)１２は、ＣＰＵ１１が算出した閾値電圧をアナログ信号に変換する。立ち上がり立ち下がり調整回路４は、Ｄ／Ａ１２がアナログ信号に変換した閾値電圧に基づいて立ち上がり時間及び立ち下がり時間を調整する。
【００２２】
図３は、図１のＦＥＴ６の回路構成を示す図である。電流検出用抵抗Ｒ３はＦＥＴ６ａのドレインに接続され、電流検出用抵抗Ｒ４はＦＥＴ６ｂのソースに接続される。電流検出回路９は、電流検出用抵抗Ｒ３、Ｒ４の両端の電圧により電流を検出する。図３に示す抵抗Ｒ３、抵抗Ｒ４に流れる電流は、ＦＥＴ６ａがＯＮであってＦＥＴ６ｂがＯＦＦであるとき、ＦＥＴ６ａから端子１８への矢印Ｉ１に示す電流が流れる。ＦＥＴ６ａがＯＦＦであってＦＥＴ６ｂがＯＮであるとき、端子１８からＦＥＴ６ｂへの矢印Ｉ２に示す電流が流れる。また、ＦＥＴ６ａとＦＥＴ６ｂが同時にＯＮであるとき、ＦＥＴ６ａからＦＥＴ６ｂへの矢印Ｉｄに示す短絡電流が流れる。ＣＰＵ１１は、電流検出回路９、Ａ／Ｄ１０を介して、当該電流を検出し、電流Ｉ１、又は電流Ｉ２を検出したとき正常動作と判断し、短絡電流Ｉｄを検出したとき異常動作と判断する。
【００２３】
ＣＰＵ１１は、Ａ／Ｄ１０から入力される電流データに基づく調整量を出力し立ち上がり立ち下がり調整回路４を制御して入力信号の立ち上がり立ち下がり時間を調整する。例えば、ＣＰＵ１１に入力される電流データが5mAから50mAまでの値を取る場合、ＣＰＵ１１は、検出電流値に基づいて、立ち上がり立ち下がり時間の調整量を1nsecから10nsecまでの範囲で決定し、決定した調整量に基づく閾値電圧を、Ｄ／Ａ１２を介して、立ち上がり立ち下がり調整回路４に出力する。
【００２４】
ＣＰＵ１１は、電流検出回路９、Ａ／Ｄ１０を介して検出した電流が最大短絡電流値未満の短絡電流Ｉｄであれば、立ち上がり立ち下がり調整回路４を制御して立ち上がり時間、立ち下がり時間の制御量を増加させる。最大短絡電流値は、短絡電流Ｉｄが最大短絡電流値以上になった場合、ＦＥＴドライバ５への入力を停止させる制御、又はＦＥＴドライバ５への電力の供給を停止させる制御を行う判断をするための基準となる電流であり、ＣＰＵ１１に予め設定する。例えば、最大短絡電流値は55mAである。
【００２５】
ＣＰＵ１１は、電流検出回路９、Ａ／Ｄ１０を介して検出した電流において、ＦＥＴ６ａ、ＦＥＴ６ｂのどちらか一方の検出電流値が最大短絡電流値未満である場合、正常動作と判断して、立ち上がり立ち下がり調整回路４を制御して立ち上がり時間、立ち下がり時間の制御量を増加させる。ここで、ＣＰＵ１１は、ＦＥＴ６ａ、ＦＥＴ６ｂそれぞれの検出電流値を比較し、ＦＥＴ６ａの検出電流値の方が大きければ、端子１４に入力されるＰＷＭ信号の立ち上がり時間、立ち下がり時間を調整するように立ち上がり立ち下がり調整回路４を制御し、ＦＥＴ６ｂの検出電流値の方が大きければ、端子１５に入力されるＰＷＭ信号の立ち上がり時間、立ち下がり時間を調整するように立ち上がり立ち下がり調整回路４を制御する。例えば、最大短絡電流値が55mAであって、ＦＥＴ６ａの検出電流値が5mA、ＦＥＴ６ｂの検出電流値が10mAである場合、ＣＰＵ１１は、ＰＷＭ信号の立ち上がり時間、立ち下がり時間の制御量を2nsecとする閾値電圧を出力する。
【００２６】
ＣＰＵ１１は、電流検出回路９、Ａ／Ｄ１０を介して検出した電流が、予めＣＰＵ１１に設定された最大短絡電流値以上の短絡電流Ｉｄであれば、これ以上電流を流さないように制御する。ＦＥＴ６ａ、ＦＥＴ６ｂの検出電流値が各々最大短絡電流値以上である場合、ＣＰＵ１１は、立ち上がり立ち下がり調整回路４を制御してＦＥＴドライバ５への入力を停止させるか、図示しない制御回路によってＦＥＴドライバ５への電力の供給を停止させる。
【００２７】
本実施例のパルス幅変調増幅装置は、以上述べたように、ＣＰＵ１１が、電流検出回路９が検出した電流に基づいて立ち上がり立ち下がり調整回路４を制御して入力信号の立ち上がり立ち下がり時間を調整することによって、短絡電流Ｉｄの発生を防止する。もし、電流検出回路９が検出した電流に基づく立ち上がり立ち下がり時間の調整だけでは防止しきれなかった短絡電流Ｉｄが発生してしまった場合、ＣＰＵ１１は、電流検出回路９から入力される短絡電流Ｉｄに基づいて立ち上がり立ち下がり調整回路４を制御して入力信号の立ち上がり立ち下がり時間を調整する。入力信号の振幅電圧が大きいとき、まず、振幅電圧に基づいて立ち上がり立ち下がり時間を調整することによって、短絡電流Ｉｄを未然に防止し、後に、短絡電流Ｉｄを監視して立ち上がり立ち下がり時間をより適した時間に調整することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明のパルス幅変調増幅装置の一実施例の構成を示すブロック図である。
【図２】図１のコンデンサ及び立ち上がり立ち下がり調整回路が出力するＰＷＭ信号波形の一例を示す図である。
【図３】図１のＦＥＴの回路構成を示す図である。
【図４】従来のパルス幅変調増幅装置の構成例を示すブロック図である。
【図５】図３のＦＥＴの回路構成を示す図である。
【図６】図３のＰＷＭ生成回路が出力するＰＷＭ信号波形の一例を示す図である。
【図７】図３のＦＥＴが出力するＰＷＭ信号波形の一例を示す図である。
【図８】図３の立ち上がり立ち下がり調整回路が出力するＰＷＭ信号波形の一例を示す図である。
【図９】図３のＦＥＴが出力するＰＷＭ信号波形の一例を示す図である。
【符号の説明】
【００２９】
１、２０  入力端子
２、２１  ＰＷＭ生成回路
３  コンデンサ
４、２２  立ち上がり立ち下がり調整回路
５、２３  ＦＥＴドライバ
６、２４  ＦＥＴ
７、２５  ＬＰＦ
８、２６  出力端子
９  電流検出回路
１０  Ａ／Ｄ
１１、２７  ＣＰＵ
１２  Ｄ／Ａ
１３、２８  音量調整器
【図１】
2006100918.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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