(57)【要約】【課題】  転流時臨界電圧上昇率を大きくすることができる双方向サイリスタを提供する。【解決手段】  半導体基板２は、上方から見た状態で、長方形に形成されている。半導体基板２の上面の表面領域には第３の半導体領域９と第４の半導体領域１０とが形成されている。半導体基板２の下面の表面領域には、第６の半導体領域１２が形成されている。第４の半導体領域と第６の半導体領域とは、半導体基板２の上方から見た状態で、重畳する重畳領域１３を有している。また、第３の半導体領域９と第６の半導体領域１２とは、半導体基板２の上方から見た状態で、半導体基板２の長手方向に並列に形成されている。【選択図】  図２
2006100542.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板の一方の主面に形成された第１の主電極及びゲート電極と、前記半導体基板の他方の主面に形成された第２の主電極と、を備える双方向サイリスタであって、
前記半導体基板は、
第１導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面に形成された第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面領域に形成された第１導電型の第３の半導体領域と、
前記第２の半導体領域の表面領域に前記第３の半導体領域と離間するように形成された第１導電型の第４の半導体領域と、
前記第１の半導体領域の他方の主面に形成された第２導電型の第５の半導体領域と、
前記第５の半導体領域の表面領域に形成された第１導電型の第６の半導体領域と、を備え、
前記第１の主電極は、前記第２の半導体領域及び前記第３の半導体領域に接続され、
前記第２の主電極は、前記第５の半導体領域及び前記第６の半導体領域に接続され、
前記ゲート電極は、前記第２の半導体領域及び前記第４の半導体領域に接続され、
前記半導体基板を前記一方の主面側から見た状態で、前記半導体基板は長方形に形成され、前記第４の半導体領域と前記第６の半導体領域とは重畳する領域を有し、前記第３の半導体領域と前記第６の半導体領域とは前記半導体基板の長手方向に並列に形成されている、ことを特徴とする双方向サイリスタ。
【請求項２】
前記半導体基板を前記一方の主面側から見た状態で、前記第３の半導体領域と前記第６の半導体領域とは、その対向する辺が前記半導体基板の長辺側に向かって末広がりとなるように形成され、前記第４の半導体領域の少なくとも一部は、前記対向する辺に挟まれた領域に形成されている、ことを特徴とする請求項１に記載の双方向サイリスタ。
【請求項３】
半導体基板と、該半導体基板の一方の主面に形成された第１の主電極及びゲート電極と、前記半導体基板の他方の主面に形成された第２の主電極と、を備える双方向サイリスタであって、
前記半導体基板は、
第１導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面に形成された第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面領域に形成された第１導電型の第３の半導体領域と、
前記第２の半導体領域の表面領域に前記第３の半導体領域と離間するように形成された第１導電型の第４の半導体領域と、
前記第１の半導体領域の他方の主面に形成された第２導電型の第５の半導体領域と、
前記第５の半導体領域の表面領域に形成された第１導電型の第６の半導体領域と、を備え、
前記第１の主電極は、前記第２の半導体領域及び前記第３の半導体領域に接続され、
前記第２の主電極は、前記第５の半導体領域及び前記第６の半導体領域に接続され、
前記ゲート電極は、前記第２の半導体領域及び前記第４の半導体領域に接続され、
前記半導体基板を前記一方の主面側から見た状態で、前記半導体基板は長方形に形成され、前記第４の半導体領域と前記第６の半導体領域とは重畳する領域を有し、
前記重畳する領域は、前記第４の半導体領域の前記第３の半導体領域と対向する側と反対側に形成され、
前記第６の半導体領域は、前記重畳する領域よりも前記第３の半導体領域に近い領域を有する、ことを特徴とする双方向サイリスタ。
【請求項４】
前記半導体基板を前記一方の主面側から見た状態で、前記第１の主電極は、前記第４の半導体領域の三方を囲むように形成されている、ことを特徴とする請求項１乃至３のいずれか１項に記載の双方向サイリスタ。
【請求項５】
前記半導体基板を前記一方の主面側から見た状態で、前記重畳する領域の面積は、前記第４の半導体領域の前記重畳する領域を除く領域の面積より小さい、ことを特徴とする請求項３または４に記載の双方向サイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にトライアックと呼ばれる、双方向サイリスタに関する。
【背景技術】
【０００２】
双方向サイリスタは、例えば、モータの位相制御などの交流制御用スイッチ素子としてモータ制御回路等の電子回路に広く使用されている。図４及び図５に双方向サイリスタの構造の一例を示す。なお、図５は、図４のＢ−Ｂ’断面図である。また、図４では、双方向サイリスタの各半導体領域の形状を明確にするために電極、絶縁膜等を省略している。
【０００３】
図５に示すように、双方向サイリスタ５１は、半導体基板５２と、第１の主電極５３と、第２の主電極５４と、ゲート電極５５と、絶縁膜５６と、を備えている。半導体基板５２は、第１のｎ型半導体領域５７と、第１のｎ型半導体領域５７の一方の主面（上面）に形成された第１のｐ型半導体領域５８と、第１のｐ型半導体領域５８の表面領域に形成された第２のｎ型半導体領域５９と、第１のｐ型半導体領域５８の表面領域に形成された第３のｎ型半導体領域６０と、第１のｎ型半導体領域５７の他方の主面（下面）に形成された第２のｐ型半導体領域６１と、第２のｐ型半導体領域６１の表面領域に形成された第４のｎ型半導体領域６２と、を備えている。第１の主電極５３は、半導体基板５２（第２のｎ型半導体領域５９と第１のｐ型半導体領域５８）の上面に形成されている。第２の主電極５４は、半導体基板５２（第２のｐ型半導体領域６１と第４のｎ型半導体領域６２）の下面に形成されている。ゲート電極５５は、半導体基板５２（第３のｎ型半導体領域６０と第１のｐ型半導体領域５８）の上面に形成されている。絶縁膜５６は、第１の主電極５３及びゲート電極５５の周囲に形成されている。
【０００４】
このように構成された双方向サイリスタ５１は、第２のｎ型半導体領域５９，第１のｐ型半導体領域５８，第１のｎ型半導体領域５７，第２のｐ型半導体領域６１からなる第１の主サイリスタ部分と、第１のｐ型半導体領域５８，第１のｎ型半導体領域５７，第２のｐ型半導体領域６１，第４のｎ型半導体領域６２からなる第２の主サイリスタ部分と、が並置された構成となっている。また、双方向サイリスタ５１は、第３のｎ型半導体領域６０，第１のｐ型半導体領域５８，第１のｎ型半導体領域５７，第２のｐ型半導体領域６１からなる補助サイリスタ部分を有する。このような双方向サイリスタ５１は、図６で示すように、第１〜第４の４つの動作モードでターンオンする。
【０００５】
（１）第１の動作モード
図６（ａ）に示すように、第１の動作モードは、第１の主電極５３を基準として第２の主電極５４が正電位のときにゲート電極５５を正電位にしてターンオンさせるモードである。ゲート電極５５から第１の主電極５３にゲートトリガ電流が流れると、第１のｐ型半導体領域５８内に電圧降下が生じ、この電圧降下により第２のｎ型半導体領域５９から第１のｐ型半導体領域５８に電子が注入され、この一部が第１のｎ型半導体領域５７に入る。この結果、第１のｎ型半導体領域５７と第１のｐ型半導体領域５８が順バイアスされ、第２のｐ型半導体領域６１から第１のｎ型半導体領域５７にホールの注入が行われる。さらに、このホールの一部が第１のｐ型半導体領域５８に入り、第２のｎ型半導体領域５９からの電子の注入を促進させる。この作用が増幅され、最終的に、第２の主電極５４から第１の主電極５３に電流が流れる。
【０００６】
（２）第２の動作モード
図６（ｂ）に示すように、第２の動作モードは、第１の主電極５３を基準として第２の主電極５４が正電位のときにゲート電極５５を負電位にしてターンオンさせるモードである。第１の主電極５３からゲート電極５５にゲートトリガ電流（Ｉ１）が流れると、第１のｐ型半導体領域５８内に電圧降下が生じ、第３のｎ型半導体領域６０から第１のｐ型半導体領域５８に電子が注入され、この一部が第１のｎ型半導体領域５７に入る。これにより、第２のｐ型半導体領域６１と第１のｎ型半導体領域５７が順バイアスされ、第２のｐ型半導体領域６１から第１のｎ型半導体領域５７にホールが注入される。よって、第２のｐ型半導体領域６１，第１のｎ型半導体領域５７，第１のｐ型半導体領域５８，第３のｎ型半導体領域６０で電流（Ｉ２）が流れ、ターンオンする。ところが、電流（Ｉ２）は電流（Ｉ１）に依存するので、電流（Ｉ２）が増加すると位置の転移により第１の主電極５３にも電流（Ｉ３）が流れるようになる。電流（Ｉ２）は第２のｐ型半導体領域６１内を横方向に流れるので、第２のｐ型半導体領域６１内には横方向の電圧降下が生じる。よって、第１のｎ型半導体領域５７と第２のｐ型半導体領域６１との界面の中央付近はより強く順方向バイアスされるので、位置の転移は著しく加速する。
【０００７】
（３）第３の動作モード
図６（ｃ）に示すように、第３の動作モードは、第１の主電極５３を基準として第２の主電極５４が負電位のときにゲート電極５５を負電位にしてターンオンさせるモードである。第１の主電極５３からゲート電極５５にゲートトリガ電流が流れると、第１のｐ型半導体領域５８内に電圧降下が生じ、第３のｎ型半導体領域６０から第１のｐ型半導体領域５８に電子が注入され、この一部が第１のｎ型半導体領域５７に入る。これにより第１のｐ型半導体領域５８からホールが注入される。さらにホールは第２のｐ型半導体領域６１に入り、第４のｎ型半導体領域６２と第２のｐ型半導体領域６１は順バイアスされているので、第２のｐ型半導体領域６１に電子が注入され、第４のｎ型半導体領域６２，第２のｐ型半導体領域６１，第１のｎ型半導体領域５７，第１のｐ型半導体領域５８がターンオンする。第２の動作モードと同様に、位置の転移により第１の主電極５３にも電流が流れるようになる。さらに第１のｐ型半導体領域５８に横方向の電圧降下が生じ、位置の転移は加速する。
【０００８】
（４）第４の動作モード
図６（ｄ）に示すように、第４の動作モードは、第１の主電極５３を基準として第２の主電極５４が負電位のときにゲート電極５５を正電位にしてターンオンさせるモードである。ゲート電極５５から第１の主電極５３にゲートトリガ電流が流れると、第２のｎ型半導体領域５９から第１のｐ型半導体領域５８に電子が注入され、この一部が第１のｎ型半導体領域５７に入る。第１のｎ型半導体領域５７に電子が入ると、第１のｐ型半導体領域５８と第１のｎ型半導体領域５７は順バイアスされるので、第１のｐ型半導体領域５８からホールが注入される。このホールの一部は第２のｐ型半導体領域６１に入るので、第２のｐ型半導体領域６１と第４のｎ型半導体領域６２が順バイアスされ第４のｎ型半導体領域６２から電子が注入される。よって、第４のｎ型半導体領域６２，第２のｐ型半導体領域６１，第１のｎ型半導体領域５７，第１のｐ型半導体領域５８がターンオンする。第２の動作モードと同様に、位置の転移により、さらに第１のｐ型半導体領域５８に横方向の電圧降下が生じ、位置の転移は加速する。
【０００９】
ところで、図６（ａ）〜（ｄ）に示すように、半導体基板５２（第１のｎ型半導体領域５７）の内部の領域７０内には、キャリア（残存キャリア）が比較的多く残存する。この残存キャリアは、そのライフタイムにより、第１のサイリスタ部分がオフ状態になってもしばらく存在する。この状態で、双方向サイリスタ５１が誘導負荷や容量負荷と繋がっている場合、電圧と電流の位相差がずれ、第１のサイリスタ部分を流れる第１の方向の電流が零になったとき、反対方向の電圧が付加されるおそれがある。また、第１のサイリスタ部分に対して、例えば、伝播ノイズ、誘導ノイズ、外来ノイズ等の逆方向電圧が印加されることもある。さらに、ゲートトリガ電流を流していないにもかかわらず、残存キャリアがトリガ電流（ベース電流）となり、逆方向電圧の電圧上昇率（ｄｖ／ｄｔ）が高いとサイリスタがオンしてしまい、双方向サイリスタ５１が誤動作してしまう場合がある。このような誤動作は、サイリスタがターンオフしたときの電圧上昇率（ｄｖ／ｄｔ）が高いほど発生しやすい。
【００１０】
双方向サイリスタの誤動作によるノイズ耐量は、ゲートトリガ電流が通電されていない状態で、双方向サイリスタが誤動作する電圧上昇率の臨界値、すなわち、転流時臨界電圧上昇率で定義される。このため、誤動作を防止するためには、転流時臨界電圧上昇率を大きくすることが好ましい。転流時臨界電圧上昇率を大きくする方法としては、例えば、以下の（ａ）〜（ｄ）の方法が知られている。
【００１１】
（ａ）半導体基板５２に重金属、例えば、金を拡散して、残存キャリアのライフタイムを短縮させ、残存キャリアを減少させることにより、転流時臨界電圧上昇率を大きくする。
（ｂ）第２のｎ型半導体領域５９／第１のｐ型半導体領域５８、及び、第４のｎ型半導体領域６２／第２のｐ型半導体領域６１の濃度比を小さくして注入効率を下げ、電流増幅を下げることにより、転流時臨界電圧上昇率を大きくする。
（ｃ）例えば、特許文献１に示すように、第２のｎ型半導体領域５９と第４のｎ型半導体領域６２との距離、第２のｎ型半導体領域５９と第３のｎ型半導体領域６０との距離、及び、第１の主電極５３と第３のｎ型半導体領域６０との距離をそれぞれ均等に配置して、第１のサイリスタと第２のサイリスタとの距離を離し、残存キャリアの影響を弱め、転流時臨界電圧上昇率を大きくする。
（ｄ）例えば、特許文献２に示すように、一方の主面に第１の主電極５３と接続されておらず、第１のｐ型半導体領域５８の電圧降下により電子を第１のｎ型半導体領域５７に注入するためだけのトリガ用半導体領域を設けることにより、誤動作を低減する。
【特許文献１】特開平８−９７４０７号公報
【特許文献２】特公昭６０−４３６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、（ａ）及び（ｂ）の方法では、ゲートトリガ電流が大きくなってしまう。また、オン電圧の増加など、半導体装置として他の電気的特性に悪影響を与えてしまう。
【００１３】
（ｃ）の方法では、定格電流が各半導体領域の有効面積に依存するため、同じ定格電流を確保しようとすれば、各半導体領域の有効面積を小さくできない。また、オン電圧は、有効面積に依存し、その有効面積の範囲内でコンタクト面積が影響する。このため、第１の主電極５３を小さくできず、この結果、チップサイズが大きくなり、コストアップの要因となってしまう。
【００１４】
（ｄ）の方法では、主電極及び一方の主面に設けることができる領域が狭くなるため、オン電圧の増加や定格電流の減少を招いてしまう。
【００１５】
本発明は、上記問題に鑑みてなされたものであり、転流時臨界電圧上昇率を大きくすることができる双方向サイリスタを提供することを目的とする。
また、本発明は、半導体領域及び電極の面積を減少させることなく、ゲートトリガ電流を小さくすることができる双方向サイリスタを提供することを目的とする。
さらに、本発明は、誤動作を防止することができる双方向サイリスタを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の第１の観点にかかる双方向サイリスタは、
半導体基板と、該半導体基板の一方の主面に形成された第１の主電極及びゲート電極と、前記半導体基板の他方の主面に形成された第２の主電極と、を備える双方向サイリスタであって、
前記半導体基板は、
第１導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面に形成された第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面領域に形成された第１導電型の第３の半導体領域と、
前記第２の半導体領域の表面領域に前記第３の半導体領域と離間するように形成された第１導電型の第４の半導体領域と、
前記第１の半導体領域の他方の主面に形成された第２導電型の第５の半導体領域と、
前記第５の半導体領域の表面領域に形成された第１導電型の第６の半導体領域と、を備え、
前記第１の主電極は、前記第２の半導体領域及び前記第３の半導体領域に接続され、
前記第２の主電極は、前記第５の半導体領域及び前記第６の半導体領域に接続され、
前記ゲート電極は、前記第２の半導体領域及び前記第４の半導体領域に接続され、
前記半導体基板を前記一方の主面側から見た状態で、前記半導体基板は長方形に形成され、前記第４の半導体領域と前記第６の半導体領域とは重畳する領域を有し、前記第３の半導体領域と前記第６の半導体領域とは前記半導体基板の長手方向に並列に形成されている、ことを特徴とする。
【００１７】
前記半導体基板を前記一方の主面側から見た状態で、前記第３の半導体領域と前記第６の半導体領域とは、その対向する辺が前記半導体基板の長辺側に向かって末広がりとなるように形成され、前記第４の半導体領域の少なくとも一部は、前記対向する辺に挟まれた領域に形成されていることが好ましい。
【００１８】
本発明の第２の観点にかかる双方向サイリスタは、
半導体基板と、該半導体基板の一方の主面に形成された第１の主電極及びゲート電極と、前記半導体基板の他方の主面に形成された第２の主電極と、を備える双方向サイリスタであって、
前記半導体基板は、
第１導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面に形成された第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面領域に形成された第１導電型の第３の半導体領域と、
前記第２の半導体領域の表面領域に前記第３の半導体領域と離間するように形成された第１導電型の第４の半導体領域と、
前記第１の半導体領域の他方の主面に形成された第２導電型の第５の半導体領域と、
前記第５の半導体領域の表面領域に形成された第１導電型の第６の半導体領域と、を備え、
前記第１の主電極は、前記第２の半導体領域及び前記第３の半導体領域に接続され、
前記第２の主電極は、前記第５の半導体領域及び前記第６の半導体領域に接続され、
前記ゲート電極は、前記第２の半導体領域及び前記第４の半導体領域に接続され、
前記半導体基板を前記一方の主面側から見た状態で、前記半導体基板は長方形に形成され、前記第４の半導体領域と前記第６の半導体領域とは重畳する領域を有し、
前記重畳する領域は、前記第４の半導体領域の前記第３の半導体領域と対向する側と反対側に形成され、
前記第６の半導体領域は、前記重畳する領域よりも前記第３の半導体領域に近い領域を有する、ことを特徴とする。
【００１９】
前記半導体基板を前記一方の主面側から見た状態で、前記第１の主電極は、前記第４の半導体領域の三方を囲むように形成されていることが好ましい。
【００２０】
前記半導体基板を前記一方の主面側から見た状態で、前記重畳する領域の面積は、前記第４の半導体領域の前記重畳する領域を除く領域の面積より小さいことが好ましい。
【発明の効果】
【００２１】
本発明によれば、転流時臨界電圧上昇率を大きくすることができる。また、半導体領域及び電極の面積を減少させることなく、ゲートトリガ電流を小さくすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の双方向サイリスタについて説明する。図１は本実施の形態の双方向サイリスタの平面図である。図２は、双方向サイリスタを構成する各半導体領域の形状を明確にするために、図１の双方向サイリスタの電極等を省略した図である。図３は、図１のＡ−Ａ’断面図である。本実施の形態では、双方向サイリスタの半導体基板、各半導体領域等の面積を、従来の双方向サイリスタの半導体基板、各半導体領域等の面積から変えることなく、その平面形状を変更している。
【００２３】
図３に示すように、双方向サイリスタ１は、半導体基板２と、第１の主電極３と、第２の主電極４と、ゲート電極５と、絶縁膜６と、を備えている。
【００２４】
半導体基板２は、図１及び図２に示すように、半導体基板２を一方の主面側、例えば、上面側から見た状態（すなわち、半導体基板２を上方から見た状態）で長方形となるように形成されている。半導体基板２は、例えば、短辺（例えば、図２の上下方向の長さ）１７００μｍ〜２５００μｍ、長辺（例えば、図２の左右方向の長さ）４０００μｍ〜６０００μｍ程度に形成されている。
【００２５】
半導体基板２は、第１の半導体領域７と、第２の半導体領域８と、第３の半導体領域９と、第４の半導体領域１０と、第５の半導体領域１１と、第６の半導体領域１２と、を備えている。
【００２６】
第１の半導体領域７は、第１導電型、例えば、ｎ型の半導体領域から構成されている。第１の半導体領域７は、７．２×１０１３ｃｍ−３〜１．７×１０１４ｃｍ−３程度の不純物濃度で、１００μｍ〜１９０μｍ程度の厚さに形成されている。第１の半導体領域７としては、例えば、ｎ型のシリコン半導体基板が用いられる。
【００２７】
第２の半導体領域８は、第２導電型、例えば、ｐ型の半導体領域から構成されている。第１の半導体領域８は、第１の半導体領域７の一方の主面、例えば、上面に形成されている。第２の半導体領域８は、５×１０１６ｃｍ−３〜３×１０１８ｃｍ−３程度の不純物濃度で、３５μｍ〜６５μｍ程度の厚さに形成されている。第２の半導体領域８は、例えば、第１の半導体領域７にｐ型不純物を拡散することにより形成される。
【００２８】
第３の半導体領域９は、第１導電型、例えば、ｎ型の半導体領域から構成されている。第３の半導体領域９は、第２の半導体領域８の所定の表面領域に形成されている。第３の半導体領域９は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３程度の不純物濃度で、１５μｍ〜３５μｍ程度の厚さに形成されている。第３の半導体領域９は、例えば、第２の半導体領域８の所定領域にｎ型不純物を拡散することにより形成される。本実施の形態では、第３の半導体領域９は、図２に示すように、半導体基板２を上方から見た状態で半導体基板２の一端側（図２の左側）に形成され、その外郭が第６の半導体領域１２と対向する辺９ａを傾斜させた台形状に形成されている。
【００２９】
第４の半導体領域１０は、第１導電型、例えば、ｎ型の半導体領域から構成されている。第４の半導体領域１０は、第２の半導体領域８の所定の表面領域に形成されている。第４の半導体領域１０は、図２に示すように、半導体基板２を上方から見た状態で、その外郭が台形となるように形成されている。第４の半導体領域１０は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３程度の不純物濃度で、１５μｍ〜３５μｍ程度の厚さに形成されている。第４の半導体領域１０は、例えば、第２の半導体領域８の所定領域にｎ型不純物を拡散することにより形成されている。
【００３０】
ここで、第３の半導体領域９と第４の半導体領域１０とが対向する断面積が小さくなるように形成することが好ましい。このように形成することにより、ゲートトリガ電流が流れ得る領域が狭くなるので、無効電流成分が減少する。また、第２の半導体領域８を流れるゲートトリガ電流の抵抗値が増大し、第２の半導体領域８で生じる電圧降下も大きくなる。この結果、各動作モードの感度が上がり、比較的小さいゲートトリガ電流でターンオンさせることができる。
【００３１】
第５の半導体領域１１は、第２導電型、例えば、ｐ型の半導体領域から構成されている。第５の半導体領域１１は、第１の半導体領域７の他方の主面、例えば、下面に形成されている。第５の半導体領域１１は、５×１０１６ｃｍ−３〜３×１０１８ｃｍ−３程度の不純物濃度で、３５μｍ〜６５μｍ程度の厚さに形成されている。第５の半導体領域１１は、例えば、第１の半導体領域７にｐ型不純物を拡散することにより形成される。
【００３２】
第６の半導体領域１２は、第１導電型、例えば、ｎ型の半導体領域から構成されている。第６の半導体領域１２は、第５の半導体領域１１の所定の表面領域に形成されている。第６の半導体領域１２は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３程度の不純物濃度で、１５μｍ〜４０μｍ程度の厚さに形成されている。第６の半導体領域１２は、例えば、第５の半導体領域１１の所定領域にｎ型不純物を拡散することにより形成されている。
【００３３】
第６の半導体領域１２は、図２に示すように、半導体基板２を上方から見た状態で、第３の半導体領域９と第６の半導体領域１２とが半導体基板２の長手方向（図２の左右方向）に並列になるように、半導体基板２の他端側（図２の右側）に形成されている。また、本実施の形態では、双方向サイリスタの半導体基板、各半導体領域等の面積を、従来の双方向サイリスタの半導体基板、各半導体領域等の面積から変えることなく、その平面形状を変更している。このように、第３の半導体領域９と第６の半導体領域１２とが半導体基板２の長手方向に並列に形成することにより、各半導体領域の設計が容易になり、第３の半導体領域９及び第６の半導体領域１２の領域の確保が容易になる。また、各半導体領域の面積が変わらないので、従来と同等の定格電流を確保することができ、電極と各半導体領域との接触面積も変わらないので、オン電圧も従来と変わらない。さらに、第３の半導体領域９や第４の半導体領域１０の下を通るゲートトリガ電流の距離が長くなる。このため、ゲートトリガ電流が流れる第２の半導体領域８で生じる電圧降下が大きくなり、感度を上げることができる。さらに、このように形成することにより、第３の半導体領域９と第６の半導体領域１２とが対向する領域の面積が減少するので、第１の半導体領域７内にある残存キャリアの相互拡散に関わる抵抗が増加し、残存キャリアの相互拡散が減少する。このため、転流時臨界電圧上昇率を大きくすることができる。
【００３４】
また、第６の半導体領域１２は、半導体基板２を上方から見た状態で、その外郭が第３の半導体領域９と対向する辺１２ａを傾斜させた台形状であって、第３の半導体領域９と第６の半導体領域１２とが対向する辺９ａ，１２ａが半導体基板２の長辺側、本実施の形態では図２の下側に向かって末広がりとなるように形成されていることが好ましい。
【００３５】
ここで、第４の半導体領域１０の少なくとも一部は、半導体基板２を上方から見た状態で、第３の半導体領域９と第６の半導体領域１２とが対向する辺９ａ，１２ａに挟まれた領域に形成されていることが好ましい。これにより、従来のいわゆるコーナーゲート構造と異なり、第３の半導体領域９と第６の半導体領域１２とを空間的に分離しやすくなる。このため、残存キャリアの相互拡散が抑制され、転流時臨界電圧上昇率を大きくすることができる。
【００３６】
ところで、第３の動作モード及び第４の動作モードにおいて転移を容易に行うために、第３の半導体領域９と第６の半導体領域１２との距離はできる限り短くなるように形成することが好ましい。さらに言えば、第３の半導体領域９と第６の半導体領域１２とが重畳するように形成することが好ましい。ただし、第３の半導体領域９と第４の半導体領域１０と第６の半導体領域１２の重畳する領域との距離は、転流時臨界電圧上昇率を大きくするという点においては、長くなるように形成することが好ましい。よって、両者はトレードオフの関係にある。
【００３７】
つまり、前述の第３の動作モードにおいて、第６の半導体領域１２を高感度化する、すなわち、第３の動作モードのゲートトリガ電流を小さくするには、重畳する領域での感度を高める必要がある。しかし、これでは転流時臨界電圧上昇率の低下につながってしまう。このため、重畳する領域を第３の半導体領域９との距離のみを長くして高感度にすることにより、転流時臨界電圧上昇率を低下させずにゲートトリガ電流を小さくすることができる。
【００３８】
このため、第４の半導体領域１０と第６のｎ型半導体領域１２とは、半導体基板２を上方から見た状態で重畳する領域（重畳領域）１３が形成されている。重畳領域１３は、第３の半導体領域９と重畳領域１３との距離が長くなるように形成することが好ましく、本実施の形態では、第４の半導体領域１０の第３の半導体領域９と対向する側と反対側に形成されている。重畳領域１３は感度を高める必要がある領域であり、このように形成することにより、残存キャリアの相互拡散が減少するので、転流時臨界電圧上昇率を大きくすることができる。
【００３９】
また、第６の半導体領域１２の転流時臨界電圧上昇率による誤動作は、第６の半導体領域１２を含むサイリスタがオフしたときの残存キャリアによるものであり、第３の半導体領域９と第６の半導体領域１２との距離を大きくすれば転流時臨界電圧上昇率が大きくなるが、有効面積が減少したりチップサイズが大きくなってしまう。ここで、第６の半導体領域１２の重畳領域１３を除いた領域であって第３の半導体領域９と対向する領域は、第３の動作モードにおけるゲートトリガ電流への影響が小さく、転流時臨界電圧上昇率を大きくするために、低感度にしてもよい。
【００４０】
そこで、重畳領域１３のみを第３の半導体領域９から遠ざけて高感度とし、これ以外の対向する領域の感度を低下させ第３の半導体領域９から近い領域に配置する。本実施の形態では、第３の動作モード及び第４の動作モードにおいて位置の転移が容易に行うことができ、さらに転流時臨界電圧上昇率を上げることができるので、前記トレードオフの問題を解消することができる。さらに、本実施の形態では、有効面積の減少を抑制することができる。本実施の形態では、第３の半導体領域９の第６の半導体領域１２と対向する側面を基準として、第３の半導体領域９と対向する重畳領域１３の側面との距離が長くなるように、且つ、第６の半導体領域１２の第３の半導体領域９と対向する側面において重畳領域１３に含まれない側面との距離が短くなるように形成している。このため、第６の半導体領域１２は、重畳領域１３よりも第３の半導体領域９に近い領域を有する。
【００４１】
また、半導体基板２を上方から見た状態で、重畳領域１３の面積は、第４の半導体領域１０の重畳領域１３を除く領域の面積より小さくすることが好ましい。このように形成することにより、半導体基板２を上方から見た状態で、第１の主電極３を第６の半導体領域１２側（図１の第４の半導体領域１０の右側）に配置しやすくなり、またチップサイズを小型化できる。
【００４２】
第１の主電極３は、半導体基板２（第２の半導体領域８及び第３の半導体領域９）の一方の主面、例えば、上面に配置されている。図１に示すように、第１の主電極３の第６の半導体領域１２と対向する側は、第６の半導体領域１２と対向する第３の半導体領域９に沿って配置されている。第１の主電極３は、例えば、アルミニウム、銅、ニッケルなどの金属からなる導体膜から構成され、真空蒸着等により形成されている。
【００４３】
第１の主電極３は、ゲート電極５から所定の間隔を隔てるように、半導体基板２の上面に形成されていることが好ましい。また、第１の主電極３は、第４の半導体領域１０の三方を囲むように形成されていることが好ましい。本実施の形態では、図１に示すように、第１の主電極３は、半導体基板２を上方から見た状態で、第１の主電極３がゲート電極５の三方（図１の上側、左側及び右側）を囲むように、半導体基板２（第２の半導体領域８及び第３の半導体領域９）の上面に形成されている。具体的には、第１の主電極３には凹部３ａが設けられ、この凹部３ａ内にゲート電極５が収容されるように形成されている。この凹部３ａは、ゲート電極５から所定の間隔を隔てるように形成されている。
【００４４】
第２の主電極４は、半導体基板２（第５の半導体領域１１及び第６の半導体領域１２）の他方の主面、例えば、下面全体に配置されている。第２の主電極４は、例えば、アルミニウム、銅、ニッケルなどの金属からなる導体膜から構成され、真空蒸着等により形成されている。第２の主電極４は、半導体基板２の下面全体に配置されていることが好ましい。
【００４５】
ゲート電極５は、半導体基板２（第２の半導体領域８及び第４の半導体領域１０）の上面に形成されている。ゲート電極５は、アルミニウム、銅、ニッケルなどの金属からなる導体膜から構成され、真空蒸着等により形成されている。ゲート電極５の第３の半導体領域９と対向する側は、第４の半導体領域１０に沿うとともに、第１の主電極３から所定の間隔を隔てるように、半導体基板２の上面に形成されていることが好ましい。
【００４６】
絶縁膜６は、半導体基板２の一方の主面、例えば、上面であって、第１の主電極３及びゲート電極５の周囲に配置されている。絶縁膜６は、例えば、シリコン酸化膜から形成されている。
【００４７】
このように構成された双方向サイリスタ１では、第３の半導体領域９，第２の半導体領域８，第１の半導体領域７，第５の半導体領域１１からなる第１のサイリスタと、第２の半導体領域８，第１の半導体領域７，第５の半導体領域１１，第６の半導体領域１２からなる第２のサイリスタと、が並置された構成となっている。このような双方向サイリスタ１は、第１〜第４の４つの動作モードでターンオンする。
【００４８】
ここで、本実施の形態の双方向サイリスタ１では、第３の半導体領域９と第６の半導体領域１２とが半導体基板２の長手方向に並列に形成しているので、各半導体領域の設計が容易になる。また、第３の半導体領域９や第４の半導体領域１０の下を通るゲートトリガ電流の距離が長くなるので、ゲートトリガ電流が流れる第２の半導体領域８で生じる電圧降下が大きくなり、感度を上げることができる。
【００４９】
また、本実施の形態の双方向サイリスタ１において、重畳領域１３は第４の半導体領域１０の第３の半導体領域９と対向する側と反対側に形成されているので、残存キャリアの相互拡散が減少し、転流時臨界電圧上昇率を大きくすることができる。また、重畳領域１３のみを第３の半導体領域９から遠ざけて高感度とし、これ以外の対向する領域の感度を低下させ第３の半導体領域９から近い領域に配置することにより有効面積の減少を抑制することができる。
【００５０】
また、本実施の形態の双方向サイリスタ１では、第３の半導体領域９と第４の半導体領域１０とが対向する断面積が小さくなるように形成されているので、ゲート電流が流れ得る領域が狭くなり、無効電流成分が減少する。また、第２の半導体領域８を流れるゲートトリガ電流の抵抗値が増大し、第２の半導体領域８で生じる電圧降下も大きくなる。この結果、各動作モードの感度が上がり、比較的小さいゲートトリガ電流でターンオンさせることができる。
【００５１】
また、本実施の形態の双方向サイリスタ１では、従来の双方向サイリスタ５１（正方形構造）と比較して、各半導体領域の面積を変えていないので、定格電流を従来と同等に確保することができる。さらに、電極と各半導体領域との接触面積も変わらないので、オン電圧も従来と変わらない。
【００５２】
さらに、本実施の形態の双方向サイリスタ１では、長方形に形成されているので、逆方向サイリスタの対向する領域を大きくすることなく、ベース、エミッタ領域を増加させることができる。双方向サイリスタの定格電流はベース、エミッタの有効面積に依存するため、長辺方向にベース、エミッタ領域を延長することにより、対向する領域の大きさを変えずに定格電流値を大きくすることができる。また、有効面積を減らすことなく、第３の半導体領域９、第４の半導体領域１０、及び、第６の半導体領域１２の対向する断面積を小さくすることができる。
【００５３】
また、本実施の形態の双方向サイリスタ１では、半導体基板２を上方から見た状態で、第３の半導体領域９と第６の半導体領域１２との間に第４の半導体領域１０が形成されているので、第３の半導体領域９と第６の半導体領域１２とを空間的に分離しやすくなる。このため、残存キャリアの相互拡散が抑制され、転流時臨界電圧上昇率を大きくすることができる。
【００５４】
なお、本発明は、上記の実施の形態に限らず、種々の変形、応用が可能である。以下、本発明に適用可能な他の実施の形態について説明する。
【００５５】
双方向サイリスタ１の第６の半導体領域１２、第４の半導体領域１０、及び、第３の半導体領域９の対向する辺は、半導体基板２を上方から見た状態で、平行でなくてもよい。チップサイズを考慮して本発明を満足するように半導体領域及び電極を配置すれば本発明の効果が得られる。
【００５６】
上記実施の形態において、例えば、第３の半導体領域９と第４の半導体領域１０とに挟まれた第２の半導体領域８に抵抗増大手段を設けてもよい。抵抗増大手段は、第２の半導体領域８と同等の深さであることが好ましいが、浅くてもよい。この場合にも第２の半導体領域８の表面を流れる無効電流を低減できる。また、抵抗増大手段は、例えば、シリコン酸化物などの絶縁物質の層を設けることにより、ゲートトリガ電流の無効成分を抑制し、残存キャリアの注入による誤動作を抑制してもよい。また、抵抗増大手段は、半導体基板に絶縁物質の代わりに孔を生成したものであってもよい。
【００５７】
上記実施の形態において、半導体基板２の上面に、第１の主電極３と接続されておらず、第２の半導体領域８の電圧降下により電子を第１の半導体領域７に注入するトリガ用半導体領域を設けてもよい。
【００５８】
双方向サイリスタ１の各半導体領域７〜１２、及び、各電極３〜５の形状は台形、四角形に限定されるものではなく、例えば、円形であってもよい。また、各辺の一部に凹凸を設けた形状であってもよい。
【００５９】
上記実施の形態では、第１の半導体領域７がｎ型半導体領域の場合を例に本発明を説明したが、第１の半導体領域７をｐ型半導体領域とし、対応する各半導体領域の導電型を反転してもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態の双方向サイリスタの平面図である。
【図２】図１の双方向サイリスタの半導体領域を説明するための図である。
【図３】図１のＡ−Ａ’断面図である。
【図４】従来の双方向サイリスタの平面図である。
【図５】図４のＢ−Ｂ’断面図である。
【図６】従来の双方向サイリスタの動作モード説明するための図である。
【符号の説明】
【００６１】
１    双方向サイリスタ
２    半導体基板
３    第１の主電極
４    第２の主電極
５    ゲート電極
６    絶縁膜
７    第１の半導体領域
８    第２の半導体領域
９    第３の半導体領域
１０  第４の半導体領域
１１  第５の半導体領域
１２  第６の半導体領域
１３  重畳領域
【図１】
2006100542.tif 000003
【図２】
2006100542.tif 000004
【図３】
2006100542.tif 000005
【図４】
2006100542.tif 000006
【図５】
2006100542.tif 000007
【図６】
2006100542.tif 000008