(57)【要約】【課題】アドレスノイズが発生しても正常的な動作が可能になるように駆動信号を発生させることができる強誘電体メモリ装置の駆動回路を提供する。【解決手段】強誘電体メモリ装置の駆動回路において、印加される外部アドレス信号をバッファリングして内部アドレス信号を発生させ、前記内部アドレス信号の遷移を検出してそれぞれのアドレス信号に対するアドレス遷移検出信号を発生するアドレスバッファ回路と、前記それぞれのアドレス遷移検出信号をまとめた合成パルス信号を発生させるにあたって、１つの合成パルス信号の発生後に所定の遅延区間の間には次の合成パルス信号の発生を制限する合成パルス信号発生回路と、前記合成パルス信号に応じて前記メモリ装置の動作に必要な内部制御信号を生成するように内部チップイネーブル信号を発生させる内部チップイネーブルバッファ回路と、を備える。【選択図】図１
2006172706.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体メモリ装置の駆動回路において、
印加される外部アドレス信号をバッファリングして内部アドレス信号を発生させ、前記内部アドレス信号の遷移を検出してそれぞれのアドレス信号に対するアドレス遷移検出信号を発生するアドレスバッファ回路と、
前記それぞれのアドレス信号に対するアドレス遷移検出信号をまとめた合成パルス信号を発生させるにあたって、１つの合成パルス信号の発生後から所定の遅延区間の間における次の合成パルス信号の発生を制限する合成パルス信号発生回路と、
前記合成パルス信号に応じて前記強誘電体メモリ装置の動作に必要な内部制御信号を生成するように内部チップイネーブル信号を発生させる内部チップイネーブルバッファ回路と、
を備えることを特徴とする強誘電体メモリ装置の駆動回路。
【請求項２】
前記内部チップイネーブル信号は、前記合成パルス信号のディスエーブルのための遷移に応じて発生させることを特徴とする請求項１に記載の強誘電体メモリ装置の駆動回路。
【請求項３】
前記内部チップイネーブル信号に応じてプレートラインのイネーブル及びディスエーブルのためのプレート制御信号を発生させるプレート制御信号発生回路をさらに備えることを特徴とする請求項２に記載の強誘電体メモリ装置の駆動回路。
【請求項４】
前記所定の遅延区間は、前記プレート制御信号のイネーブル区間の第１遅延区間と前記プレート制御信号がディスエーブルされた後から一定時間だけ経過したときまでの第２遅延区間をまとめた時間区間であることを特徴とする請求項３に記載の強誘電体メモリ装置の駆動回路。
【請求項５】
前記第１遅延区間は前記強誘電体メモリ装置のリード動作においてメモリセルのデータをセンシングするために十分な時間区間であり、前記第２遅延区間はもとのデータを再書き込みする動作を行うために十分な時間区間であることを特徴とする請求項４に記載の強誘電体メモリ装置の駆動回路。
【請求項６】
前記合成パルス信号発生回路は、
前記それぞれのアドレス信号に対するアドレス遷移検出信号をまとめて出力する合成パルス信号発生部と、
前記内部チップイネーブル信号が印加されなくて前記プレート制御信号がイネーブルされる前には前記合成パルス信号発生部の出力信号を前記合成パルス信号として出力されるようにし、前記プレート制御信号がイネーブルされた後には前記第１遅延区間と前記第２遅延区間をまとめた時間区間の間に前記合成パルス信号発生部の出力信号が前記合成パルス信号として出力されることを制限する出力信号を発生させる遅延部と、
前記合成パルス信号発生部の出力信号と前記遅延部の出力信号に応じて前記合成パルス信号を発生させる出力部と、
を備えることを特徴とする請求項５に記載の強誘電体メモリ装置の駆動回路。
【請求項７】
前記合成パルス信号発生部は、前記それぞれのアドレス信号に対するアドレス遷移検出信号をＮＡＮＤ演算して出力する第１ＮＡＮＤ回路を備えることを特徴とする請求項６に記載の強誘電体メモリ装置の駆動回路。
【請求項８】
前記遅延部は、印加される前記プレート制御信号をインバーティングする第１インバーター回路と、
前記第１インバーター回路の出力信号をインバーティングする第２インバーター回路と、
前記第２インバーター回路の出力を一定時間だけ遅延させる遅延回路と、
前記遅延回路の出力信号をインバーティングする第３インバーター回路と、
前記第１インバーター回路の出力信号と前記第３インバーター回路の出力信号をＮＡＮＤ演算して出力する第２ＮＡＮＤ回路と、
前記第２ＮＡＮＤ回路の出力をインバーティングして前記出力部の入力信号として印加する第４インバーター回路と、
を備えることを特徴とする請求項７に記載の強誘電体メモリ装置の駆動回路。
【請求項９】
前記出力部は、前記合成パルス信号発生部の出力信号と前記遅延部の出力信号をＮＡＮＤ演算して出力する第３ＮＡＮＤ回路と、
前記第３ＮＡＮＤ回路の出力信号をインバーティングして出力して前記合成パルス信号を発生させる第５インバーター回路と、
を備えることを特徴とする請求項９に記載の強誘電体メモリ装置の駆動回路。
【請求項１０】
前記遅延部は、前記第１インバーター回路の出力信号により駆動されて前記第３インバーター回路の入力信号のレベルを電源電圧レベルにコントロールするＰＭＯＳトランジスタをさらに備えることを特徴とする請求項９に記載の強誘電体メモリ装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置の駆動回路に関し、詳しくは、アドレスノイズが発生しても正常的な動作が可能になるように駆動信号を発生させることができる強誘電体メモリ装置の駆動回路に関する。
【背景技術】
【０００２】
近年、強誘電体薄膜をキャパシタの誘電膜に使用することにより、ＤＲＡＭ装置において必要なリフレッシュの限界を克服し、大容量のメモリを利用することができる装置の開発が進められている。このような強誘電体薄膜を用いる強誘電体メモリ（Ferroelectric Random Access Memory;FRAM, FeRAM）は非揮発性メモリ装置の一種であり、電源が切られた状態でも書き込み情報を記憶できるとの長所があるだけでなく、高速アクセスができ、電力消耗が低いと共に、衝撃に対する強度がある。そのため、携帯用コンピューター、セルラーフォン及びゲーム機などのようにファイル書き込み及び検索機能を有する多様な電子機器及び装備での主記憶装置として、或いは音声またはイメージを記録するための記録媒体として使用されると予想される。
【０００３】
前記強誘電体メモリ装置において強誘電体キャパシタとアクセストランジスタから構成されたメモリセルは、強誘電体キャパシタの電気的分極状態に従い論理的状態を有するデータ‘１’または‘０’を書き込む。強誘電体キャパシタの両端に電圧が印加されるときに、電界の方向に従い強誘電物質が分極され、前記強誘電物質の分極状態が変化するスイッチングしきい電圧を強制電圧という。そして、メモリセルに書き込まれたデータをリードするために強誘電体キャパシタの両電極の間に電位差が発生するように電圧を印加して、ビットラインに励起される電荷量の変化でメモリセルに書き込まれたデータの状態を感知する。
【０００４】
図４は、前記強誘電体キャパシタを構成する一般の強誘電物質のヒステリシスカーブ曲線を示す図である。
【０００５】
図４に示すように、接地電圧（Ｖｓｓまたは０Ｖ）が印加されて強誘電物質に何の電界が印加されない場合には分極が発生しない。強誘電体キャパシタの両端の電圧が正の方向に増加するとき、分極度（または電荷量）は０から正の分極領域内の状態点Aまで増加する。状態点Aにおいて分極は一方向に発生され、状態点Aでの分極度は最大値に至る。このとき、分極度、即ち、強誘電物質が保有する電荷の量は＋Ｑｓに表示される。以後、キャパシタ両端の電圧が再度接地電圧Ｖｓｓまで落ちても、分極度は０までに低くならず状態点Ｂに残留する。このような残留分極に従い強誘電物質が保有する電荷の量、即ち、残留分極度は＋Ｑｒに表示される。次いで、キャパシタ両端の電圧が負の方向に増加すると、分極度は状態点Ｂから負の電荷分極領域内の状態点Ｃに変化する。状態点Ｃにおいて強誘電物質は状態点Ａでの分極方向に反対となる方向に分極される。このときの分極度は−Ｑｓに表示される。以後、キャパシタ両端の電圧が再度接地電圧Ｖｓｓまで落ちても、分極度は０まで落ちず状態点Ｄに残留する。このときの残留分極度は−Ｑｒに表示される。キャパシタ両端に印加される電圧の大きさが再度正の方向に増加すると、強誘電物質の分極度は状態点Ｄから状態点Ａに変化する。
【０００６】
図５は、従来の一般の強誘電体メモリ装置においてメモリセルアレイを構成するメモリセルを示す回路図である。
【０００７】
図５に示したように、メモリセルは１つのアクセストランジスタＭ１と１つの強誘電体キャパシタＣＦＥから構成される。前記アクセストランジスタＭ１は強誘電体キャパシタＣＦＥの１つの端子とビットラインＢ／Ｌとの間にそれぞれ連結された２つの端子、ソース端子とドレイン端子を有し、ワードラインＷ／Ｌにゲートが連結される。１つの端子に前記アクセストランジスタＭ１が連結された強誘電体キャパシタＣＦＥの他の端子はプレートラインＰ／Ｌに連結される。
【０００８】
上述のように電界を発生するための電圧が２端子の間に強誘電物質の挿入された強誘電体キャパシタに一度印加されると、以後、前記電極がフローティング状態に設定されても自発分極による分極方向は維持される。自発分極による強誘電物質の表面電荷は漏洩などにより自然的に損失されない。分極度が０になるように反対方向に電圧が印加されない限り、分極方向はそのまま維持される。
【０００９】
前記強誘電体キャパシタに正の方向に電圧が印加されてから除去されると、前記強誘電体キャパシタを構成する強誘電物質の残留分極は＋Ｑｒの状態となる。また、前記強誘電体キャパシタに負の方向に電圧が印加されてから除去される場合には前記強誘電物質の残留分極は−Ｑｒの状態となる。ここで、残留分極が＋Ｑｒの状態、即ち、状態点Ｂにあるときの論理状態がデータ“０”を示すと仮定すれば、残留分極が−Ｑｒの状態、即ち、状態点Ｄにあるときの論理状態はデータ“１”を示す。従って、状態点Ａから状態点Ｂに変化されるときの電荷量の差、即ち、非スイッチングキャパシタンス（Ｑｎｅｗ）分に該当する電圧と、状態点Ｄから状態点Ａへ変化するときの電荷量の差、即ち、スイッチングキャパシタンス（Ｑｓｗ）分に該当する電圧とを区別してメモリセルに書き込まれたデータをリードする。
【００１０】
一般に、非同期強誘電体メモリ装置は外部から入力される外部チップ制御信号（外部イネーブル信号または外部チップセレクタ信号）により動作する。前記外部チップ制御信号がイネーブルされると、印加される外部アドレス遷移を検出してそれぞれのアドレス遷移検出信号をまとめた合成パルス信号を用いてサイクル動作を制御する。前記合成パルス信号により内部クロックが生成され、これを通じてメモリの該当アドレスにリードとライト動作を行う。即ち、外部アドレスが変化すると、合成パルス信号が発生し、この信号により以前のサイクル動作が終了され、次のサイクルの準備動作を進行する。また、前記合成パルス信号により内部チップイネーブル信号（Internal Chip Enable signal：ICE）が発生し、前記内部チップイネーブル信号によりメモリ装置動作に必要なすべての内部制御信号が発生する。従って、メモリ装置の正確な動作のために前記合成パルス信号発生時点は非常に重要な意味を持つ。
【００１１】
図６は、従来の正常な場合の強誘電体メモリ装置でのリード動作時の動作タイミング図である。
【００１２】
図６に示すように、一般の強誘電体メモリ装置でのリード動作は外部チップ制御信号ＸＣＥＢが論理“ハイ”から論理“ロー”に遷移されてイネーブルされることにより始まる。
【００１３】
前記外部チップ制御信号ＸＣＥＢのイネーブルにより外部アドレス信号ＸＡが印加される。前記外部アドレスＸＡはアドレスバッファ回路（図示せず）に印加され、前記アドレスバッファ回路では印加される外部アドレス信号ＸＡをバッファリングして内部アドレス信号を発生させ、前記内部アドレス信号の遷移を検出してそれぞれのアドレス信号に対するアドレス遷移検出信号を発生させる。前記アドレス遷移検出信号は合成パルス信号発生回路により合わせられて1つのアドレス遷移検出信号の合成パルス信号ＡＴＤ＿ＳＵＭとなる。前記合成パルス信号ＡＴＤ＿ＳＵＭは一定時間だけイネーブルされてからディスエーブルされる短いパルス信号である。
【００１４】
前記合成パルス信号ＡＴＤ＿ＳＵＭにより内部チップイネーブル信号が発生され、前記内部チップイネーブル信号によりメモリ装置動作に必要なすべての内部制御信号を生成する。前記内部チップイネーブル信号は前記合成パルス信号ＡＴＤ＿ＳＵＭのイネーブルのための遷移時に発生するものでなく、すべてのアドレス遷移検出信号が印加された後に前記合成パルス信号ＡＴＤ＿ＳＵＭのディスエーブルのための遷移時に発生する。
【００１５】
前記内部チップイネーブル信号ＩＣＥが発生すると、ワードラインデコーダー及びドライバ回路（図示せず）によりワードラインＷ／Ｌがイネーブルされる。また、前記内部チップイネーブル信号ＩＣＥに応じて発生するプレート制御信号のイネーブルによりプレートラインＰ／Ｌがイネーブルされる。
【００１６】
前記プレートラインＰ／Ｌがイネーブルされると、チャージシェアリング（charge sharing）区間ｔ１が始まる。前記チャージシェアリング区間ｔ１で接地レベルの状態を維持しているビットラインＢ／Ｌにメモリセルに書き込まれたデータに対応される電圧がディベロップされる。
【００１７】
次いで、前記プレート制御信号のラインのイネーブルに応答するセンスアンプイネーブル信号ＳＡＥＮが発生されてセンスアンプをイネーブルさせる。前記センスアンプがイネーブルされると、前記チャージシェアリング区間ｔ１が終わり、センシング区間ｔ２が始まる。前記センシング区間ｔ２では前記ビットラインＢ／Ｌにディベロップされたデータを前記センスアンプで感知及び増幅する。
【００１８】
前記センシング区間ｔ２は前記プレート制御信号に応じて前記プレートラインＰ／Ｌがディスエーブルされるに従い終了され、再書き込み（write-back）区間ｔ３が始まる。
【００１９】
前記再書き込み区間ｔ３は、一般のリード動作のためにプレートラインがイネーブルされると、データが書き込まれたメモリセルのデータが逆転される現象が発生するために、これを解決するためにもとのデータを再書き込みする区間である。このような再書き込み区間ｔ３はメモリセルに書き込まれたデータの破壊を防ぎ得るように十分な時間が保障されるべきである。
【００２０】
前記再書き込み区間ｔ３は前記プレートラインＰ／Ｌがディスエーブルされた後、以後に発生される二つ目の合成パルス信号ＡＴＤ＿ＳＵＭにより前記センスアンプがディスエーブルされる時点まで続く。
【００２１】
前記センスアンプがディスエーブルされると、前記内部チップイネーブル信号はディスエーブルされ、よって、前記ワードラインＷ／Ｌがディスエーブルされてリード動作が終わる。以後、二つ目の合成パルス信号ＡＴＤ＿ＳＵＭのディスエーブルのための遷移時に再度内部チップイネーブル信号が発生され、これによる次の動作が行われる。
【００２２】
図７は、従来の強誘電体メモリ装置においてリード動作時にアドレスノイズが発生して非正常に動作する場合の動作タイミング図である。
【００２３】
図７に示すように、非正常な場合のリード動作において、センシング区間ｔ２までは前記図６に示した場合と同様である。前記センシング区間ｔ２が終わり、再書き込み区間ｔ３が始まってから再書き込み動作が行われるためには十分な時間が確保されるべきである。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、正常な再書き込み動作が行われるための時間よりも短い時間にアドレス信号にノイズが発生し、このため、二つ目の合成パルス信号ＡＴＤ＿ＳＵＭが予め発生されるに従い、再書き込み動作が行われるための十分な時間が確保されない状態でリード動作が終了されるようになる。従って、メモリセルに書き込まれたデータの破壊が発生するという問題がある。
【００２５】
そこで、本発明の目的は、従来の問題点を克服することができる強誘電体メモリ装置の駆動回路を提供することにある。
【００２６】
本発明の他の目的は、アドレスノイズが発生しても安定的なリード動作を行うことができる強誘電体メモリ装置の駆動回路を提供することにある。
【００２７】
本発明のまた他の目的は、リード動作時に十分な再書き込み区間を確保してメモリセルのデータの破壊を防止または最小化することができる強誘電体メモリ装置の駆動回路を提供することにある。
【課題を解決するための手段】
【００２８】
このような目的を達成するために本発明の実施形態による強誘電体メモリ装置の駆動回路は、印加される外部アドレス信号をバッファリングして内部アドレス信号を発生させ、前記内部アドレス信号の遷移を検出してそれぞれのアドレス信号に対するアドレス遷移検出信号を発生するアドレスバッファ回路と、前記それぞれのアドレス信号に対するアドレス遷移検出信号をまとめた合成パルス信号を発生させるにあたって、１つの合成パルス信号の発生後から所定の遅延区間の間における次の合成パルス信号の発生を制限する合成パルス信号発生回路と、前記合成パルス信号に応じて前記強誘電体メモリ装置の動作に必要な内部制御信号を生成するようにする内部チップイネーブル信号を発生させる内部チップイネーブルバッファ回路とを備える。
【００２９】
前記内部チップイネーブル信号は、前記合成パルス信号のディスエーブルのための遷移に応じて発生し、前記強誘電体メモリ装置の駆動回路は前記内部チップイネーブル信号に応じてプレートラインのイネーブル及びディスエーブルのためのプレート制御信号を発生させるプレート制御信号発生回路をさらに備える。
【００３０】
また、前記所定の遅延区間は、前記プレート制御信号のイネーブル区間の第１遅延区間と、前記プレート制御信号がディスエーブルされた後から一定時間だけ経過したときまでの第２遅延区間とをまとめた時間区間である。そして、前記第１遅延区間は前記強誘電体メモリ装置のリード動作においてメモリセルのデータをセンシングするために十分な時間区間であり、前記第２遅延区間はもとのデータを再書き込みする動作を行うために十分な時間区間である。
【００３１】
前記合成パルス信号発生回路は、前記それぞれのアドレス信号に対するアドレス遷移検出信号をまとめて出力する合成パルス信号発生部と、前記内部チップイネーブル信号が印加されなくて前記プレート制御信号がイネーブルされる前には前記合成パルス信号発生部の出力信号を前記合成パルス信号として出力されるようにし、前記プレート制御信号がイネーブルされた後には前記第１遅延区間及び前記第２遅延区間を合した時間区間の間には前記合成パルス信号発生部の出力信号が前記合成パルス信号として出力されることを制限する出力信号を発生させる遅延部と、前記合成パルス信号発生部の出力信号と前記遅延部の出力信号に応じて前記合成パルス信号を発生させる出力部とを備える。
【００３２】
そして、前記合成パルス信号発生部は、前記それぞれのアドレス信号に対するアドレス遷移検出信号をＮＡＮＤ演算して出力する第１ＮＡＮＤ回路を備え、前記遅延部は印加される前記プレート制御信号をインバーティングする第１インバーター回路と、前記第１インバーター回路の出力信号をインバーティングする第２インバーター回路と、前記第２インバーター回路の出力を一定時間だけ遅延させる遅延回路と、前記遅延回路の出力信号をインバーティングする第３インバーター回路と、前記第１インバーター回路の出力信号と前記第３インバーター回路の出力信号をＮＡＮＤ演算して出力する第２ＮＡＮＤ回路と、前記第２ＮＡＮＤ回路の出力をインバーティングして前記出力部の入力信号として印加する第４インバーター回路とを備える。また、前記遅延部は、前記第１インバーター回路の出力信号により駆動されて前記第３インバーター回路の入力信号のレベルを電源電圧レベルにコントロールするＰＭＯＳトランジスタをさらに備える。そして、前記出力部は前記合成パルス信号発生部の出力信号と前記遅延部の出力信号をＮＡＮＤ演算して出力する第３ＮＡＮＤ回路と、前記第３ＮＡＮＤ回路の出力信号をインバーティングして出力して前記合成パルス信号を発生させる第５インバーター回路とを備える。
【発明の効果】
【００３３】
本発明によれば、強誘電体メモリ装置の動作時にアドレスノイズなどにより発生される合成パルス信号を制限することにより、安定した動作を行いと共にメモリセルのデータが破壊されることを防止または最小化できる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好ましい実施例について、本発明の属する技術分野における通常の知識を有する者がその実施をすることができるように、添付図を参照して詳しく説明する。
【００３５】
図１は、本発明の一実施例による強誘電体メモリ装置の駆動回路のブロック図である。
【００３６】
図１に示すように、本発明の一実施例による強誘電体メモリ装置の駆動回路は、合成パルス信号発生回路１１０、内部チップイネーブル（ＣＥ）バッファ回路１２０、アドレスバッファ回路１３０、及びプレート制御信号発生回路１４０を備える。
【００３７】
前記合成パルス信号発生回路１１０は前記アドレスバッファ回路１３０から印加されるそれぞれのアドレス遷移検出信号ＡＴＤｉをまとめて合成パルス信号ＡＴＤ＿ＳＵＭを発生させる。前記合成パルス信号発生回路１１０は1つの合成パルス信号ＡＴＤ＿ＳＵＭの発生後、所定の遅延区間の間には次の合成パルス信号ＡＴＤ＿ＳＵＭの発生を制限するように構成される。
【００３８】
前記所定の遅延区間は、前記1つの合成パルス信号ＡＴＤ＿ＳＵＭにより半導体メモリ装置のリード動作において、メモリセルのデータをセンシングし、もとのデータを再書き込みするための十分な時間を含む時間区間である。
【００３９】
前記合成パルス信号発生回路１１０は前記プレート制御信号発生回路１４０から入力されるプレート制御信号により前記所定の遅延区間を有するようにすることができる。従って、前記所定の遅延区間は前記プレート制御信号のイネーブル区間の第１遅延区間と、前記プレート制御信号がディスエーブルされてから一定時間だけ経過後までの第２遅延区間をまとめた時間区間である。
【００４０】
前記合成パルス信号発生回路１１０の具体的な回路例は図２で説明する。
【００４１】
前記アドレスバッファ回路１３０は、印加される外部アドレス信号をバッファーリングして内部アドレス信号を発生させ、前記内部アドレス信号の遷移を検出してそれぞれのアドレス信号に対するアドレス遷移検出ＡＴＤｉを発生させる。
【００４２】
前記内部チップイネーブルバッファ回路１２０は、前記合成パルス信号ＡＴＤ＿ＳＵＭに応じて、前記メモリ装置の動作に必要な内部制御信号を生成するようにする内部チップイネーブル信号ＩＣＥを発生させる。前記内部チップイネーブル信号ＩＣＥによりメモリ装置動作に必要なすべての内部制御信号が生成される。例えば、ワードラインのイネーブル及びディスエーブルのためのワードライン制御信号と、プレートラインのイネーブル及びディスエーブルのためのプレート制御信号などが生成される。
【００４３】
前記プレート制御信号発生回路１４０は前記内部チップイネーブル信号ＩＣＥに応じてプレートラインのイネーブル及びディスエーブルのためのプレート制御信号ＰＰＬＳを発生させる。
【００４４】
図２は、前記図１の合成パルス信号発生回路１１０のブロック図及び具体的な回路例を示す。
【００４５】
図２に示すように、前記合成パルス信号発生回路１１０は合成パルス信号発生部１１２、遅延部１１４、及び出力部１１６を備える。
【００４６】
前記合成パルス信号発生部１１２はそれぞれの入力されたアドレス遷移検出信号ＡＴＤ１，ＡＴＤ２，ＡＴＤｉをまとめて出力する。
【００４７】
前記合成パルス信号発生部１１２はそれぞれの入力されるアドレス遷移検出信号ＡＴＤ１，ＡＴＤ２，ＡＴＤｉをＮＡＮＤ演算して出力する第１ＮＡＮＤ回路ＮＡ１１２を備える。前記第１ＮＡＮＤ回路ＮＡ１１２は前記それぞれのアドレス遷移検出信号ＡＴＤ１，ＡＴＤ２，ＡＴＤｉが待機状態では論理“ハイ”レベルを維持し、アドレス遷移のときには論理“ロー”状態の短いパルスを有する場合を仮定したものである。また、前記それぞれのアドレス遷移検出信号ＡＴＤ１，ＡＴＤ２，ＡＴＤｉがこれと反対の論理状態を有する場合にはＮＯＲ回路及びそのほかの回路を備えて再構成させることができる。
【００４８】
前記遅延部１１４は、前記内部チップイネーブル信号ＩＣＥが印加されなくて前記プレート制御信号ＰＰＬＳがイネーブルされる前には、前記合成パルス信号発生部１１２の出力信号を前記合成パルス信号ＡＴＤ＿ＳＵＭとして出力されるようにし、前記プレート制御信号ＰＰＬＳがイネーブルされた後には前記第１遅延区間と前記第２遅延区間とをまとめた時間区間の間には、前記合成パルス信号発生部１１２の出力信号が前記合成パルス信号ＡＴＤ＿ＳＵＭとして出力されることを制限する出力信号を発生させる。
【００４９】
前記遅延部１１４は、印加される前記プレート制御信号ＰＰＬＳをインバーティングする第１インバーター回路Ｉ６、前記第１インバーター回路Ｉ６の出力信号をインバーティングする第２インバーター回路Ｉ８、前記第２インバーター回路Ｉ８の出力を一定時間だけ遅延させる遅延回路Ｄ２、前記遅延回路Ｄ２の出力信号をインバーティングする第３インバーター回路Ｉ１０、前記第１インバーター回路Ｉ６の出力信号と前記第３インバーター回路Ｉ１０の出力信号をＮＡＮＤ演算して出力する第２ＮＡＮＤ回路ＮＡ１１４、及び前記第２ＮＡＮＤ回路ＮＡ１１４の出力をインバーティングして前記出力部１１６の入力信号として印加する第４インバーター回路Ｉ１２を備えて構成される。前記遅延回路Ｄ２は前記第１遅延区間と第２遅延区間をまとめた時間区間を確保するために所定の遅延を有し得るように設計される。例えば、前記遅延回路Ｄ２の遅延時間区間は前記第２遅延区間と同一に設定されることができる。
【００５０】
前記遅延部Ｉ１４は、印加される前記プレート制御信号ＰＰＬＳをインバーティングする第１インバーター回路Ｉ６、前記第１インバーター回路Ｉ６の出力信号をインバーティングする第２インバーター回路Ｉ８、前記第２インバーター回路Ｉ８の出力を一定時間だけ遅延させる遅延回路Ｄ２、前記遅延回路Ｄ２の出力信号をインバーティングする第３インバーター回路Ｉ１０、前記第１インバーター回路Ｉ６の出力信号と前記第３インバーター回路Ｉ１０の出力信号をＮＡＮＤ演算して出力する第２ＮＡＮＤ回路ＮＡ１１４、及び前記第２ＮＡＮＤ回路ＮＡ１１４の出力をインバーティングして前記出力部Ｉ１６の入力信号として印加する第４インバーター回路Ｉ１２を備える。前記遅延回路Ｄ２は前記第１遅延区間及び前記第２遅延区間をまとめた時間区間を確保するために所定の遅延を有しえるように設計される。例えば、前記遅延回路Ｄ２の遅延時間区間は前記第２遅延区間と同一に設定されることができる。
【００５１】
前記遅延部１１４は、前記第１インバーター回路Ｉ６の出力信号により駆動されて、前記第３インバーター回路Ｉ１０の入力信号のレベルを電源電圧レベルＶＤＤに制御するＰＭＯＳトランジスタＰ１２をさらに備える。前記ＰＭＯＳトランジスタＰ１２は前記プレート制御信号ＰＰＬＳがイネーブルのときに前記遅延回路Ｄ２の出力による前記遅延部１１４の出力変化を制限するためのものである。
【００５２】
前記出力部１１６は前記合成パルス信号発生部１１２の出力信号と前記遅延部１１４の出力信号に応じて前記合成パルス信号ＡＴＤ＿ＳＵＭを発生させる。
【００５３】
前記出力部１１６は前記合成パルス信号発生部１１２の出力信号と前記遅延部１１４の出力信号をＮＡＮＤ演算して出力する第３ＮＡＮＤ回路ＮＡ１１６と、前記第３ＮＡＮＤ回路ＮＡ１１６の出力信号をインバーティングして出力して前記合成パルス信号ＡＴＭ＿ＳＵＭを発生させる第５インバーター回路Ｉ４と、を備える。
【００５４】
前記合成パルス信号発生回路１１０は、図２に示した具現例のほかにも多様な方法により、本発明の属する技術分野における通常の知識を有する者により容易に具現化することができる。
【００５５】
以下、図２に示した前記合成パルス信号発生回路１１０の動作を説明する。
【００５６】
まず、待機状態では前記アドレス遷移が起こらないため、前記アドレス遷移検出信号ＡＴＤ１，ＡＴＤ２，ＡＴＤｉは論理“ハイ”レベルを維持し、前記プレート制御信号ＰＰＬＳはディスエーブル状態の論理“ロー”レベルを維持する。従って、前記合成パルス信号発生部１１２の出力は論理“ロー”レベル、前記遅延部１１４の出力信号は論理“ハイ”レベルを維持して、前記出力部１１６では論理“ロー”レベル状態を維持する。
【００５７】
外部からアドレスが印加され、これによってアドレス遷移が発生すると、前記アドレス遷移検出信号ＡＴＤ１，ＡＴＤ２，ＡＴＤｉは論理“ハイ”レベルから論理“ロー”レベルに遷移される。それで、前記合成パルス信号発生部１１２では論理“ハイ”レベルのパルス信号を出力する。前記プレート制御信号ＰＰＬＳがイネーブルされない状態なので、前記遅延部１１４の出力信号は論理“ハイ”レベルを維持するに従い、前記出力部１１６では論理“ハイ”レベルにイネーブルされた合成パルス信号ＡＴＤ＿ＳＵＭが発生して出力される。
【００５８】
前記合成パルス信号ＡＴＤ＿ＳＵＭの発生に従い前記プレート制御信号ＰＰＬＳが論理“ハイ”レベルにイネーブルされる。前記プレート制御信号ＰＰＬＳのイネーブルに従い前記遅延部１１４の出力信号は論理“ハイ”レベルから論理“ロー”レベルに遷移する。このような状態は前記プレート制御信号ＰＰＬＳがディスエーブルされてから一定時間だけ経過した後までに継続される。即ち、前記第１遅延区間と前記第２遅延区間をまとめた時間区間の間に継続される。それで、この区間の間には外部でノイズなどによりアドレス遷移が発生するに従い、前記合成パルス信号発生部１１２では論理“ハイ”レベルのパルス信号を出力しても、前記出力部１１６ではまた他の合成パルス信号ＡＴＤ＿ＳＵＭを発生しなくなる。
【００５９】
前記第１遅延区間と第２遅延区間をまとめた時間区間が過ぎた後には前記遅延部１１４の出力信号は再度論理“ハイ”レベルに設定され、従って、前記合成パルス信号発生部１１２で論理“ハイ”レベルのパルス信号が出力されると、これは前記出力部１１６により出力されて次の合成パルス信号ＡＴＤ＿ＳＵＭが出力される。
【００６０】
図３は、図１の駆動回路が適用された強誘電体メモリ装置のリード動作タイミング図である。
【００６１】
図３に示すように、一般の強誘電体メモリ装置でのリード動作は外部チップ制御信号ＸＣＥＢが論理“ハイ”レベルから論理“ロー”レベルに遷移されてイネーブルされることにより始まる。
【００６２】
前記外部チップ制御信号ＸＣＥＢのイネーブルにより外部アドレス信号ＸＡが印加される。前記外部アドレスＸＡは前記アドレスバッファ回路１４０に印加され、前記アドレスバッファ回路１４０では印加される外部アドレス信号ＸＡをバッファーリングして内部アドレス信号を発生させ、前記内部アドレス信号の遷移を検出して、それぞれのアドレス信号に対するアドレス遷移検出信号ＡＴＤｉを発生させる。前記アドレス遷移検出信号ＡＴＤｉは合成パルス信号発生回路１１０によりまとめられて１つのアドレス遷移検出信号の合成パルス信号ＡＴＤ＿ＳＵＭとなる。前記合成パルス信号ＡＴＤ＿ＳＵＭは一定時間だけイネーブルされてからディスエーブルされる短いパルス信号である。
【００６３】
前記合成パルス信号ＡＴＤ＿ＳＵＭにより内部チップイネーブル信号ＩＣＥが発生され、前記内部チップイネーブル信号ＩＣＥによりメモリ装置動作に必要な全ての内部制御信号を生成する。前記内部チップイネーブル信号は前記合成パルス信号ＡＴＤ＿ＳＵＭのイネーブルのための遷移時に発生するものでなく、全てのアドレス遷移検出信号ＡＴＤｉが印加された後に前記合成パルス信号ＡＴＤ＿ＳＵＭのディスエーブルのための遷移時に発生する。
【００６４】
前記内部チップイネーブル信号ＩＣＥが発生すると、ワードラインデコーダー及びドライバ回路（図示せず）によりワードラインＷ／Ｌがイネーブルされる。また、前記内部チップイネーブル信号ＩＣＥに応じて発生するプレート制御信号ＰＰＬＳのイネーブルによりプレートラインＰ／Ｌがイネーブルされる。
【００６５】
前記プレートラインＰ／Ｌがイネーブルされると、チャージシェアリング区間ｔ１が始まる。前記チャージシェアリング区間ｔ１で接地レベルの状態を維持したビットラインＢ／Ｌにメモリセルに書き込まされたデータに対応される電圧がディベロップされる。
【００６６】
次いで、前記プレート制御信号のラインのイネーブルに応答するセンスアンプイネーブル信号ＳＡＥＮが発生されてセンスアンプをイネーブルさせる。前記センスアンプがイネーブルされると、前記チャージシェアリング区間ｔ１が終わり、センシング区間ｔ２が始まる。前記センシング区間ｔ２では前記ビットラインＢ／Ｌにディベロップされたデータを前記センスアンプで感知及び増幅する。
【００６７】
前記センシング区間ｔ２は前記プレート制御信号により前記プレートラインＰ／Ｌがディスエーブルされることにより終わり、再書き込み（write-back）区間ｔ３が始まる。
【００６８】
前記再書き込み区間ｔ３は、一般のリード動作のためにプレートラインがイネーブルされると、データが書き込まれたメモリセルのデータが逆転される現象が発生するため、これを解決するためにもとのデータを再書き込みするための区間である。前記再書き込み区間ｔ３はメモリセルに書き込まれたデータの破壊を防ぐために十分な時間が保障されるべきである。
【００６９】
前記再書き込み区間ｔ３は前記プレートラインＰ／Ｌがディスエーブルされた後、以後に発生される二つ目の合成パルス信号ＡＴＤ＿ＳＵＭにより前記センスアンプがディスエーブルされる時点までに継続される。
【００７０】
ここで、チャージシェアリング区間ｔ１と前記センシング区間ｔ２をまとめた時間区間が前記合成パルス信号発生回路１１０での第１遅延区間を意味し、前記再書き込み区間ｔ３が第２遅延区間を意味する。それで、前記第１遅延区間及び第２遅延区間の間にはアドレスノイズなどによるアドレス遷移１０が行われても合成パルス信号ＡＴＤ＿ＳＵＭが発生しない。従って、安定したリード動作を行うことができるし、十分な再書き込み区間ｔ３が確保されるため、メモリセルのデータが破壊されることを防止または最小化することができる。
【００７１】
以後、前記センスアンプがディスエーブルされると、前記内部チップイネーブル信号はディスエーブルされるに従い、前記ワードラインＷ／Ｌがディスエーブルされてリード動作が終わる。以後、二つ目の合成パルス信号ＡＴＤ＿ＳＵＭのディスエーブルのための遷移時に再度内部チップのイネーブル信号が発生し、これによる次の動作が行われる。
【００７２】
上述のように、本発明の一実施例による強誘電体メモリ装置の駆動回路を備えることにより、安定したリード動作を行い、メモリセルのデータが破壊されることを防止または最小化することができる。
【００７３】
上記のような本発明の一実施例は強誘電体メモリ装置のリード動作の場合を仮定して説明したが、ライト動作の場合にもライティング区間確保のために応用されることができる。
【００７４】
本発明の実施例では、図４のヒステリシスループの状態点Ｂにデータ“０”が対応され、状態点Ｄにデータ“１”が対応する場合を仮定して説明し、ビットラインのレベルが接地状態で、プレートラインが電源電圧レベル状態であるときにメモリセルのデータがリードされる場合を説明している。しかし、本発明の属する技術分野における通常の知識を有する者により容易に状態点Ｂにデータ“１”が対応されるようにし、状態点Ｄにデータ“０”が対応されるようにすることができるし、多様な方法によりプレートライン及びビットラインのレベル状態を変化させることによりリード動作を行い得るのは明らかなことである。
【００７５】
上記の実施例の説明は本発明の徹底した理解を助けるために図面を参照して例を挙げたものに過ぎないため、本発明を限定する意味として解釈されるべきではない。また、本発明の属する技術分野における通常の知識を有する者にとって本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは明白なことである。例えば、思案の異なった場合に回路の内部構成を変更するか、または、回路の内部構成素子を他の等価的素子に代置できるのは明白である。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施例による強誘電体メモリ装置の駆動回路のブロック図である。
【図２】図１の合成パルス信号発生回路のブロック図及び具体的な回路例である。
【図３】図１の駆動回路が適用された強誘電体メモリ装置のリード動作タイミング図である。
【図４】強誘電体キャパシタを構成する一般の強誘電物質のヒステリシスカーブ曲線を示す図である。
【図５】従来の一般の強誘電体メモリセルアレイを構成するメモリセルを示す回路図である。
【図６】従来の正常な強誘電体メモリでのリード動作時の動作タイミング図である。
【図７】従来の強誘電体メモリにおいてアドレスノイズなどが発生した場合の非正常な動作をする場合の動作タイミング図である。
【符号の説明】
【００７７】
１１０  合成パルス信号発生回路
１２０  プレート制御信号発生回路
１３０  内部チップイネーブルバッファ回路
１４０  アドレスバッファ回路
【図１】
2006172706.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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