(57)【要約】      （修正有）【課題】ＤＲＡＭ混載半導体装置において、寄生容量の増大等の不具合を伴うことなくＤＲＡＭ領域とロジック領域の間における層間絶縁膜の段差の発生を抑制することと共に、プレートコンタクトの深さをより正確に調整する。【解決手段】本発明の半導体装置の製造方法では、第２の層間絶縁膜１５内に溝４２を形成した後、溝４２の底面および側面を覆うストレージ電極１６を形成する。ストレージ電極１６の上に容量絶縁膜１７を形成し、容量絶縁膜１７の上に、４００度以下の低温のＣＶＤ法とアンモニアを用いたアニールとを繰り返すことにより、ＴｉＯxＮy膜１９を形成する。ＴｉＯxＮy膜１９の上に、ＴｉＮ膜２０を形成し、ＴｉＯxＮy膜１９をマスクとしてＴｉＮ膜２０のエッチングを行う。その後、露出するＴｉＯxＮy膜１９を除去することにより、ＴｉＯxＮy膜１９およびＴｉＮ膜２０からなるプレート電極を形成する。【選択図】図１
2006114545.tif 000002
【特許請求の範囲】
【請求項１】
ストレージ電極と、
上記ストレージ電極の上に設けられた容量絶縁膜と、
上記容量絶縁膜の上に設けられ、第１の導体膜と、上記第１の導体膜の上に配置して上記第１の導体膜とエッチングレートの異なる第２の導体膜とを有するプレート電極と
を有するキャパシタを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記ストレージ電極、上記容量絶縁膜および上記プレート電極はＤＲＡＭのキャパシタを構成し、
上記キャパシタは、ビット線の下方に設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
上記第１の導体膜は酸素を含むことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
上記第１の導体膜は酸素を含むＴｉＮ膜であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
上記第１の導体膜に含まれる酸素の濃度は５ａｔｍ％以上３０ａｔｍ％以下であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
第１の層間絶縁膜をさらに備え、
上記ストレージ電極は、上記第１の層間絶縁膜に設けられた溝の側面および底面を覆っていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
上記プレート電極の上には第２の層間絶縁膜が設けられ、
上記第２の層間絶縁膜を貫通して上記プレート電極の上面または内部に接するコンタクトプラグと、
上記第２の層間絶縁膜の上に設けられ、上記コンタクトプラグと接続される配線部材と
を備えることを特徴とする半導体装置。
【請求項８】
第１の層間絶縁膜の一部に設けられた溝の側面および底面を覆うストレージ電極を形成する工程（ａ）と、
上記ストレージ電極の上に容量絶縁膜を形成する工程（ｂ）と、
上記溝内における上記容量絶縁膜の上方から、上記溝の外における上記第１の層間絶縁膜の上方に亘る領域に第１の導体膜を形成する工程（ｃ）と、
上記第１の導体膜の上に第２の導体膜を形成する工程（ｄ）と、
上記第１の導体膜をストッパーとして、第１のガス系を用いてエッチングを行うことにより、上記第２の導体膜のうち上記溝の外に配置する部分を除去する工程（ｅ）と、
第２のガス系を用いてエッチングを行うことにより、上記第１の導体膜のうち上記溝の外に配置する部分を除去する工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
上記第１のガス系は塩素ガスを含み、
上記第２のガス系は塩化臭素および塩素を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法であって、
上記工程（ｅ）および上記工程（ｆ）を行うことにより、上記溝内に、上記第１の導体膜および上記第２の導体膜を有するプレート電極を形成し、
上記工程（ｆ）の後に、上記プレート電極の上および上記第１の層間絶縁膜の上を覆う第２の層間絶縁膜を形成する工程（ｇ）と、
上記工程（ｇ）の後に、上記第１の導体膜をストッパーとしてエッチングを行うことにより、上記第２の層間絶縁膜を貫通して、上記プレート電極の上面または内部に接するコンタクト孔を開口する工程（ｈ）とをさらに備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関し、特に、ＣＵＢ（Capacitor Under Bit-Line）構造を有するＤＲＡＭ混載半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ混載ＬＳＩでは、メモリーロジック間のデータバス幅を広くすることができるため、高速大量のデータ処理が得意とされる。さらに、ＤＲＡＭ混載ＬＳＩは、プリント基板等のパッケージ外部の配線を必要とせずシステムの低消費電力化を図ることができるという性質を有することから、システムＬＳＩとして非常に優れている。
【０００３】
以下に、ＤＲＡＭ混載ＬＳＩの製造方法における従来の課題について、図面を参照しながら説明する。図４（ａ）, （ｂ）および図５は、蓄積容量の上層にビット線を形成するＣＵＢ構造を有する従来のＤＲＡＭ混載半導体装置の製造工程を示す断面図である。なお、図４（ａ）, （ｂ）および図５に示すようなＣＵＢ構造は、例えば非特許文献１に開示されている。
【０００４】
従来のＤＲＡＭ混載半導体装置の製造方法において図４（ａ）に示す工程を開始する時点では、ＤＲＡＭ領域１４０における基板１０１に、ソース・ドレイン拡散層１０４およびゲート電極１０６を有するＤＲＡＭセルトランジスタ１４０ａが設けられ、ロジック領域１４１における基板１０１に、ソース・ドレイン拡散層１０３およびゲート電極１０５を有するロジックトランジスタ１４１ａが設けられている。そして、ＤＲＡＭセルトランジスタ１４０ａおよびロジックトランジスタ１４１ａの上には第１の層間絶縁膜１０７と、第２の層間絶縁膜１１５とが形成されている。ロジック領域１４１およびＤＲＡＭ領域１４０における第１の層間絶縁膜１０７には、ソース・ドレイン拡散層１０３と接触するコンタクトプラグ１０８, １０９がそれぞれ設けられている。ＤＲＡＭ領域１４０では、第２の層間絶縁膜１１５を貫通してコンタクトプラグ１０９に到達する溝１４２が設けられ、溝１４２の底面および側面は、ストレージ電極１１６によって覆われている（コンケーブ型：concave）。ストレージ電極１１６の上および第２の層間絶縁膜１１５の上全体には、容量絶縁膜１１７を介して、ＴｉＮ膜からなるプレート電極１２５が設けられている。そして、図４（ａ）に示す工程では、プレート電極１２５の上にフォトレジスト１２１を形成してパターニングを行うことにより、プレート電極１２５のうちＤＲＡＭ領域１４０に位置する部分にビット線コンタクト開口部１２２を形成し、ＴｉＮ膜のうちロジック領域１４１における部分に大開口部１２３を形成する。
【０００５】
次に、図４（ｂ）に示す工程で、第２の層間絶縁膜１１５およびプレート電極１２５の上に第３の層間絶縁膜１２７を堆積し、ＣＭＰ法により平坦化を行う。その後、第３の層間絶縁膜１２７の上にフォトレジスト１２８を形成する。
【０００６】
次に、図５に示す工程で、フォトレジスト１２８（図４（ｂ）に示す）をマスクとしてエッチングを行うことにより、ＤＲＡＭ領域１４０においては、プレート電極１２５に到達する溝１４３と、ビット線コンタクト開口部１２２によって開口される部分の第２の層間絶縁膜１１５を除去してなる溝１４４とを形成する。同時に、ロジック領域１４１においては、第３の層間絶縁膜１２７および第２の層間絶縁膜１１５を貫通してコンタクトプラグ１０８に到達する溝１４５を形成する。その後、溝１４３〜１４５に金属を埋め込むことにより、プレートコンタクトプラグ１３０、ビット線コンタクトプラグ１３１およびロジック部コンタクトプラグ１２９を形成する。その後、各コンタクトプラグ１２９〜１３１に接触する金属配線１３２を形成する。
【０００７】
以上に述べた従来のＤＲＡＭ混載半導体装置の製造方法では、図４（ａ）に示す工程でプレート電極１２５に対してエッチングを行うときに、大開口部１２３よりも幅の狭いビット線コンタクト開口部１２２では、マイクロローディング効果によってエッチングレートが小さくなる。そのため、大開口部１２３の位置する領域にはオーバーエッチがかかり、プレート電極１２５の下に位置する第２の層間絶縁膜１１５までもエッチングされてしまう。これにより、ＤＲＡＭ領域１４０とロジック領域１４１との間には、プレート電極１２５の高さ分に、第２の層間絶縁膜１１５がオーバーエッチングされる深さ分が加わった大きな段差が生じてしまう。このような状態で図４（ｂ）に示すように第３の層間絶縁膜１２７を形成すると、段差は第３の層間絶縁膜１２７の上面にも反映される。その後、第３の層間絶縁膜１２７の上にフォトレジスト１２８を塗布すると、この段差に起因して焦点ずれによる解像不良が発生してしまう。その結果、図５に示す工程で、溝１４３〜１４５を形成するときに、その深さを制御することが困難となって、開口不良が発生してしまうという不具合が生じていた。具体的には、溝１４４の深さが所望の値よりも浅くなってコンタクトプラグ１１０に到達せず、ビット線コンタクトプラグ１３１とコンタクトプラグ１１０とが接触しないようなことが起こってしまう。
【０００８】
図６（ａ）, （ｂ）は、ビット線の上層に蓄積容量を形成するＣＯＢ（Capacitor Over Bit-Line）構造を有する、従来のＤＲＡＭ混載半導体装置の製造工程を示す断面図である。なお、図６（ａ）, （ｂ）に示す製造方法は、例えば特許文献１に開示されている。
【０００９】
従来のＤＲＡＭ混載半導体装置の製造方法において図６（ａ）に示す工程を開始する時点では、第３の層間絶縁膜１６５に形成された溝１９２の底面および側面には、ストレージ電極１６６と容量絶縁膜１６７とが設けられている（コンケーブ型：ｃｏｎｃａｖｅ）。ストレージ電極１６６の底面は、ストレージノードコンタクト１６４と、ビット線１６２と同一レイヤで形成されたコンタクトパッド１６１と、コンタクトプラグ１５９とを介して、ＤＲＡＭセルトランジスタのソース・ドレイン拡散層１５４と電気的に接続されている。そして、図６（ａ）に示す工程では、容量絶縁膜１６７の上全体にＴｉＮ膜（図示せず）を堆積してフォトレジスト１７１を用いてパターニングを行うことにより、ＤＲＡＭ領域１９０にはプレート電極１７５を形成し、ロジック領域１９１にはダミープレート１７６を形成する。
【００１０】
次に、図６（ｂ）に示す工程で、ＤＲＡＭ領域１９０には、プレート電極１７５を貫通するプレートコンタクト孔１９５を形成し、ロジック領域１９１におけるダミープレート１７６の設けられていない領域に、第３の層間絶縁膜１６５および第２の層間絶縁膜１６３を貫通してコンタクトパッド１６１に到達するコンタクト孔１９４を形成する。その後、プレートコンタクト孔１９５およびコンタクト孔１９４の表面をバリア膜１９５で覆った後にＴｉＮを埋め込むことにより、プレートコンタクトプラグ１８０およびロジック部コンタクトプラグ１７９を形成する。そして、プレートコンタクトプラグ１８０およびロジック部コンタクトプラグ１７９の上に金属配線１８２を形成する。
【００１１】
以上に述べた従来のＤＲＡＭ混載半導体装置の製造方法では、ロジック領域１９１にダミープレート電極１７６を形成するため、ＤＲＡＭ領域１９０とロジック領域１９１との間に、プレート電極１７５の膜厚に起因する段差が発生しない。さらに、ロジック部１９１においては、図４（ａ）, （ｂ）および図５に示すような大開口を形成することがなく、ロジック部コンタクトプラグ１７９を形成するための開口を形成すればよい。この開口の口径は、ロジック部コンタクトプラグ１７９の直径にマージンをプラスした値であればよく、ほぼ一律に設定できるため、エッチング時のマイクロローディング効果が生じにくくなる。したがって、エッチングの不均一性が発生せず、ロジック領域１９１におけるオーバーエッチ量を削減することができる。これにより、ロジック領域１９１における第３の層間絶縁膜１６５の掘り下げを抑制することができるため、ＤＲＡＭ領域１９０とロジック領域１９１との間に段差を生じにくくすることができる。
【特許文献１】特開２００３−３１６９０号公報
【非特許文献１】VLSI Symp. Tech. Dig., p.29, 2001(M Takeuchi, et al.)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図６（ａ）, （ｂ）に示す従来のＤＲＡＭ混載半導体装置の製造方法では、ダミープレート電極１７６により発生する寄生容量が大きな問題となる。特に、ＳＲＡＭの置き換えメモリとしてのＤＲＡＭ超高速化の要求に対しては致命傷となるため、このような場合にはロジック領域１９１にダミープレート電極１７６を形成することは極めて困難である。
【００１３】
また、ロジック部コンタクトプラグ１７９のアスペクト比を小さくするため、プレート電極１７５およびダミープレート電極１７６を薄膜化すると、プレートコンタクト１８０がプレート電極１２５を突き抜け、プレートコンタクト１８０は、実質的にプレート電極１７５の側面のみと接続されることになる。この場合には、プレートコンタクト１８０とプレート電極１７５との接触が不安定になるという不具合が生じてしまう。
【００１４】
上記に鑑み、本発明の目的は、寄生容量の増大等の不具合を伴うことなくＤＲＡＭ領域とロジック領域の間における層間絶縁膜の段差の発生を抑制することができ、かつプレートコンタクトの深さをより正確に調整することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本願の半導体装置は、ストレージ電極と、上記ストレージ電極の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられ、第１の導体膜と、上記第１の導体膜の上に配置して上記第１の導体膜とエッチングレートの異なる第２の導体膜とを有するプレート電極とを有するキャパシタを備える。
【００１６】
このような構造を有する半導体装置の製造工程では、プレート電極を加工する際に、基板の上面全体に第１の導体膜および第２の導体膜を形成した後、第２の導体膜に対するエッチングレートが高く、第１の導体膜に対するエッチングレートが低い条件でエッチングを行うことにより、第１の導体膜をストッパーとして第２の導体膜をパターニングした後、残存する第１の導体膜を除去することができる。従来では、プレート電極を加工するためのエッチングを行うと、マイクロクローディング効果によってキャパシタが設けられない領域でオーバーエッチングが起こり、キャパシタが設けられる領域と設けられない領域との境界で段差が生じていたが、本発明では、キャパシタが設けられない領域においても第１の導体膜がストッパーとなるため、第１の導体膜の下に配置する層が除去されなくなり、上記段差が生じるのを防止することができる。これにより、プレート電極を加工した後の基板にレジストを塗布しても、段差に起因する焦点ずれが生じないため、解像不良も発生することがなく、より正確に開口の深さや幅を制御することができ、開口不良が発生しない。これにより、製造歩留まりを向上させることができる。
【００１７】
また、従来の特許文献１に開示されている技術とは異なって、本発明の半導体装置では、キャパシタが設けられない領域にはプレート電極が残存しないため、寄生容量が発生するといった不具合は生じない。
【００１８】
上記ストレージ電極、上記容量絶縁膜および上記プレート電極はＤＲＡＭのキャパシタを構成し、上記キャパシタは、ビット線の下方に設けられていてもよい。
【００１９】
上記第１の導体膜は酸素を含むことが好ましい。これにより、第１の導体膜と第２の導体膜とのエッチングレートを大きく異なったものとすることができる。
【００２０】
上記第１の導体膜は酸素を含むＴｉＮ膜であることが好ましい。この場合には、ＴｉＮ膜を４００度以下の低温で形成した後にそのままの温度でＮＨ3を供給してアニールを行うことを繰り返すことにより第１の導体膜を形成することができる。これは、低温で形成したＴｉＮ膜の結晶性は低いため、膜中に容易に酸素が拡散するためである。
【００２１】
上記第１の導体膜に含まれる酸素の濃度は５ａｔｍ％以上３０ａｔｍ％以下であることが好ましい。
【００２２】
第１の層間絶縁膜をさらに備え、上記ストレージ電極は、上記第１の層間絶縁膜に設けられた溝の側面および底面を覆っていてもよい。
【００２３】
上記プレート電極の上には第２の層間絶縁膜が設けられ、上記第２の層間絶縁膜を貫通して上記プレート電極の上面または内部に接するコンタクトプラグと、上記第２の層間絶縁膜の上に設けられ、上記コンタクトプラグと接続される配線部材とを備えていてもよい。このような構造を形成する工程では、第２の層間絶縁膜を貫通してプレート電極に到達するコンタクト孔を形成する際に、第１の導体膜をストッパーとしてエッチングを行うことができるので、コンタクト孔がプレート電極全体を貫通することを防ぐことができる。したがって、コンタクトプラグとプレート電極との電気的な接続をより確実なものとすることができる。
【００２４】
本発明の半導体装置の製造方法は、第１の層間絶縁膜の一部に設けられた溝の側面および底面を覆うストレージ電極を形成する工程（ａ）と、上記ストレージ電極の上に容量絶縁膜を形成する工程（ｂ）と、上記溝内における上記容量絶縁膜の上方から、上記溝の外における上記第１の層間絶縁膜の上方に亘る領域に第１の導体膜を形成する工程（ｃ）と、上記第１の導体膜の上に第２の導体膜を形成する工程（ｄ）と、上記第１の導体膜をストッパーとして、第１のガス系を用いてエッチングを行うことにより、上記第２の導体膜のうち上記溝の外に配置する部分を除去する工程（ｅ）と、第２のガス系を用いてエッチングを行うことにより、上記第１の導体膜のうち上記溝の外に配置する部分を除去する工程（ｆ）とを備えることを特徴とする。
【００２５】
これにより、工程（ｅ）では、第１の導体膜の下の第１の層間絶縁膜が除去されることがないので、従来のように、キャパシタが形成される領域と形成されない領域との境界において段差が生じるのを防止することができる。これにより、工程（ｅ）の後の基板にレジストを塗布しても、段差に起因する焦点ずれが生じないため、解像不良も発生することがなく、より正確に開口の深さや幅を制御することができ、開口不良の発生を抑制することができる。
【００２６】
また、従来の特許文献１に開示されている技術とは異なって、本発明の製造方法では、キャパシタが設けられない領域の第１の導体膜および第２の導体膜は工程（ｅ）, （ｆ）において除去されるため、寄生容量の少ない半導体装置を形成することができる。
【００２７】
上記第１のガス系は塩素ガスを含み、上記第２のガス系は塩化臭素および塩素を含むことが好ましい。この場合には、第１の導体膜が酸素を含むＴｉＮ膜であって第２の導体膜がＴｉＮ膜である場合に、工程（ｅ）において第２の膜を選択的に除去することができ、工程（ｆ）において第１の膜を確実に除去することができる。
【００２８】
上記工程（ｅ）および上記工程（ｆ）を行うことにより、上記溝内に、上記第１の導体膜および上記第２の導体膜を有するプレート電極を形成し、上記工程（ｆ）の後に、上記プレート電極の上および上記第１の層間絶縁膜の上を覆う第２の層間絶縁膜を形成する工程（ｇ）と、上記工程（ｇ）の後に、上記第１の導体膜をストッパーとしてエッチングを行うことにより、上記第２の層間絶縁膜を貫通して、上記プレート電極の上面または内部に接するコンタクト孔を開口する工程（ｈ）とをさらに備えていてもよい。この場合には、工程（ｇ）においてコンタクト孔が第１の導体膜を貫通しないので、コンタクトプラグとプレート電極とが確実に接続された半導体装置を形成することができる。
【発明の効果】
【００２９】
本発明では、ＤＲＡＭ領域とロジック領域との間における層間絶縁膜の段差を低減することにより、コンタクトの開口不良を抑制することができる、また、プレートコンタクトがプレート電極を突き抜けることを防止することにより、プレートコンタクトとプレート電極との間の接触抵抗を低減することができる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
図１（ａ）, （ｂ）および図２（ａ）, （ｂ）は、本発明の第１の実施形態におけるＤＲＡＭ混載半導体装置の製造工程を示す断面図である。
【００３１】
本実施形態の製造方法では、まず図１（ａ）に示す工程で、Ｐ型半導体基板１に素子分離領域（ＳＴＩ）２を形成し、Ｐ型半導体基板１のうち素子分離領域２によって囲まれる領域にソース・ドレイン拡散層３, ４を形成する。続いて、ＤＲＡＭ領域４０におけるＰ型半導体基板１の上にゲート絶縁膜６ａを介してゲート電極６を形成することによりＤＲＡＭメモリセルトランジスタを形成し、ロジック領域４１におけるＰ型半導体基板１の上にゲート絶縁膜５ａを介してゲート電極５を形成することによりロジックトランジスタを形成する。その後、Ｐ型半導体基板１の上にゲート電極５, ６を覆う第１の層間絶縁膜７を堆積し、第１の層間絶縁膜７を貫通してロジックトランジスタにおけるソース・ドレイン拡散層３に到達するロジック部コンタクトプラグ８とＤＲＡＭメモリセルトランジスタにおけるソース・ドレイン拡散層４に到達するストレージ部コンタクトプラグ９とを形成する。
【００３２】
その後、第１の層間絶縁膜７の上に第２の層間絶縁膜１５を堆積し、第２の層間絶縁膜１５に、ストレージ部コンタクトプラグ９に到達する深さ５００ｎｍの溝４２を形成する。その後、ＣＶＤ法を用いて溝４２の底面および側面を覆う厚さ２０ｎｍのＴｉＮ膜を堆積し、エッチッバックを行うことにより、ストレージ電極（下部電極）１６を形成する。次に、ストレージ電極１６の上に厚さ１０ｎｍの酸化タンタルからなる容量絶縁膜１７を堆積した後、容量絶縁膜１７の上に厚さ２０ｎｍのＴｉＯxＮy膜１９を形成する。ＴｉＯxＮy膜１９の具体的な形成方法としては、４００度以下の温度でＴｉＣｌ4とＮＨ3とを供給してＣＶＤ法を行うことにより、ＴｉＮからなる厚さ２ｎｍ程度の薄膜を形成した後に、そのままの温度でＮＨ3を供給してアニールを行う。その後、ＣＶＤ法とＮＨ3を用いたアニールとを繰り返すことにより、ＴｉＮ膜の膜厚を５〜２０ｎｍ程度にする。低温で形成したＴｉＮ膜の結晶性は低いため、酸素が容易に膜中に拡散してＴｉＯxＮy膜１９が形成される。なお、ＴｉＮ膜の形成温度としては、３４０度以上３５０度以下の範囲内がより好ましい。また、薄膜の堆積を繰り返すことにより、堆積膜の異常成長を抑制することができる。しかしながら、もちろん薄膜の堆積を繰り返すことなく一度のＣＶＤ法を行うことによりＴｉＮ膜を形成し、その後にアニールを行いながら酸素を導入することによりＴｉＯxＮy膜１９を形成してもよい。
【００３３】
図３は、４００度以下の低温で形成したＴｉＮ膜の組成をオージェ分光によって測定した結果を示すグラフ図である。図３において、横軸は深さを、縦軸は組成比を示す。図３に示すように、酸素は全体の１０〜２０％程度の比率でＴｉＮ膜に入り込んでいることがわかる。
【００３４】
次に、図１（ｂ）に示す工程で、ＴｉＯxＮy膜１９の上に、スパッタ法を用いて厚さ３０ｎｍのＴｉＮ膜２０を堆積した後、ＴｉＮ膜２０の上にレジスト２１を堆積して塩素ガスを用いたドライエッチングを行うことにより、ＴｉＮ膜２０に、ビット線コンタクトを形成するための口径１２０ｎｍの開口部２２と、ロジック領域における口径１２０ｎｍの大開口部２３とを形成する。この塩素ガスを用いたドライエッチングでは、スパッタ法により形成したＴｉＮ膜２０のエッチングレートが８０ｎｍ／ｍｉｎであるのに対し、ＴｉＯxＮy膜１９のエッチングレートは８ｎｍ／ｍｉｎであって、ＴｉＮ膜２０の約１／１０である。したがって、ＴｉＯxＮy膜１９はほとんどエッチングされない。
【００３５】
次に、図２（ａ）に示す工程で、レジスト２１をマスクとして、塩化臭素／塩素ガスを用いたエッチングを行うことにより、ＴｉＯxＮy膜１９および容量絶縁膜１７のパターニングを行う。これにより、ＴｉＮ膜２０およびＴｉＯxＮy膜１９からなるプレート電極２５が形成される。なお、このエッチングにおけるＴｉＯxＮy膜１９のエッチングレートは４０ｎｍ／ｍｉｎ程度である。
【００３６】
次に、図２（ｂ）に示す工程で、第２の層間絶縁膜１５およびプレート電極２５の上に第３の層間絶縁膜２７を堆積した後、ロジック部コンタクトホール４３、プレートコンタクトホール４５およびビット線コンタクトホール４４を開口する。ロジック部コンタクトホール４３およびビット線コンタクトホール４４は、第３の層間絶縁膜２７および第２の層間絶縁膜１５を貫通してロジック部コンタクトプラグ８およびビット線コンタクトプラグ１０に到達する深さまで開口しなければならないのに対し、プレートコンタクトホール４５はプレート電極２５に到達すればよい。したがって、プレートコンタクトホール４５は所望の深さよりも深くまで形成されやすい。しかしながら、このエッチングに、Ｃ5Ｆ8／Ｏ2／Ａｒの混合ガスを用いれば、プレートコンタクトホール４５のエッチングをＴｉＯxＮy膜１９中で止めることができる。これは、この混合ガスのエッチングレートは、酸化膜に対しては５００ｎｍ／ｍｉｎであるのに対し、スパッタＴｉＮ膜２０に対しては５０ｎｍ／ｍｉｎであり、ＴｉＯxＮy膜１９に対しては５ｎｍ／ｍｉｎであるため、第３の層間絶縁膜２７や第２の層間絶縁膜１５よりもＴｉＮ膜２０やＴｉＯxＮy膜１９の方が除去されにくくなるからである。
【００３７】
その後、それぞれのコンタクトホール４３〜４５の表面をＣＶＤ−ＴｉＮ膜３３で覆った後に、Ｗ等の金属膜３４を埋め込むことにより、深さ７００ｎｍのロジック部コンタクトプラグ２９およびビット線コンタクトプラグ３１と、深さ１５０ｎｍのプレートコンタクトプラグ３０とを形成する。その後、各コンタクトプラグ２９〜３１に接する金属配線３２を形成する。
【００３８】
第１の実施形態によると、図１（ｂ）に示す工程においてプレート電極２５におけるＴｉＮ膜２０を加工する時に、下層のＴｉＯxＮy膜１９をエッチングストッパーとして用いることにより、大開口部２３におけるオーバーエッチを抑制することができる。したがって、図２（ｂ）に示す工程で、プレート電極２５や第２の層間絶縁膜１５の上に第３の層間絶縁膜２７をしても、第３の層間絶縁膜２７の上面に段差が発生しにくくなる。したがって、第３の層間絶縁膜２７の上にレジストを塗布しても、段差に起因する焦点ずれが生じないため、解像不良も発生することがなく、より正確に開口の深さや幅を制御することができるようになる。具体的には、開口の深さが所望の値よりも浅くなることによって開口不良が生じるといった不具合が生じることを防止することができる。
【００３９】
また、本実施形態では、図２（ｂ）に示す工程で、プレートコンタクトホール４５を形成するときに、ＴｉＯxＮy膜１９をエッチングストッパーとして用いてエッチングを行うことができるため、プレートコンタクトホール４５が所望の値よりも深く除去されることがなくなり、プレートコンタクトホール４５がプレート電極２５と突き抜けて、プレートコンタクトプラグ３０の側面とプレート電極２５とが接触するといったことが起こりにくくなる。通常、コンタクトホールの表面にはＣＶＤによって形成したＴｉＮ膜３３を密着層として用いる。ＣＶＤ法によりＴｉＮ膜を形成すると、ＴｉＣｌ4が形成されやすく、ＴｉＣｌ4の抵抗は高いため、抵抗値を下げるため後処理としてアンモニアプラズマ処理を行う必要がある。アンモニアプラズマ処理を行っても、コンタクトホールの側面には処理がいきわたりにくく、側面の抵抗は高くなる。そのため、プレートコンタクトプラグ３０の側面とプレート電極２５とが接触すると抵抗が高くなるが、本実施形態ではそのような不具合を回避することができる。具体的な値としては、従来では、１２０ｎｍ径のコンタクトにおいて抵抗が５００Ωとなっていたのに対し、本実施形態では、プレート電極２５とプレートコンタクトプラグ３０の底面とが接触することにより、抵抗を２００Ω程度に抑えることが可能となる。
【産業上の利用可能性】
【００４０】
以上説明したように、本発明では、ＤＲＡＭ領域とロジック領域との間における層間絶縁膜の段差を低減することにより、コンタクトの開口不良を抑制することができる点、および、プレートコンタクトがプレート電極を突き抜けることを防止することにより、プレートコンタクトとプレート電極との間の接触抵抗を低減することができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００４１】
【図１】（ａ）, （ｂ）は、本発明の第１の実施形態におけるＤＲＡＭ混載半導体装置の製造工程を示す断面図である。
【図２】（ａ）, （ｂ）は、本発明の第１の実施形態におけるＤＲＡＭ混載半導体装置の製造工程を示す断面図である。
【図３】４００度以下の低温で形成したＴｉＮ膜の組成をオージェ分光によって測定した結果を示すグラフ図である。
【図４】（ａ）, （ｂ）は、蓄積容量の上層にビット線を形成するＣＵＢ構造を有する従来のＤＲＡＭ混載半導体装置の製造工程を示す断面図である。
【図５】蓄積容量の上層にビット線を形成するＣＵＢ構造を有する従来のＤＲＡＭ混載半導体装置の製造工程を示す断面図である。
【図６】（ａ）, （ｂ）は、ビット線の上層に蓄積容量を形成するＣＯＢ構造を有する、従来のＤＲＡＭ混載半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４２】
１           Ｐ型半導体基板
２          素子分離領域ＳＴＩ
３, ４      ソース・ドレイン拡散層
５ａ, ６ａ  ゲート絶縁膜
５, ６      ゲート電極
７          第１の層間絶縁膜
８          ロジック部コンタクトプラグ
９          ストレージ部コンタクトプラグ
１０          ビット線コンタクトプラグ
１５          第２の層間絶縁膜
１６          ストレージ電極
１７          容量絶縁膜
１９          ＴｉＯxＮy膜
２０          ＴｉＮ膜
２１          レジスト
２２          開口部
２３          大開口部
２５          プレート電極
２７          第３の層間絶縁膜
２９          ロジック部コンタクトプラグ
３０          プレートコンタクトプラグ
３１          ビット線コンタクトプラグ
３２          金属配線
３３          ＴｉＮ膜
３４          金属膜
４０          ＤＲＡＭ領域
４１          ロジック領域
４２          溝
４３          ロジック部コンタクトホール
４４          ビット線コンタクトホール
４５          プレートコンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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