(57)【要約】【課題】複雑な工程を追加することなく下部電極表面に凹凸を形成することにより、限られたセル面積の中で十分な容量を確保することができるＭＩＭ構造のキャパシタを提供する。【解決手段】本発明の半導体装置の製造方法では、第２のホール１５の表面に、キャパシタの下部電極となる窒化チタン膜１６ａを形成する。窒化チタン膜１６ａの形成は、化学気相成長法と、アンモニア雰囲気下でのアニールとを１６回繰り返すことにより行う。この化学気相成長法を、低温、高圧力、原料ガスであるアンモニアに対する四塩化チタンの流量比を従来よりも高くした条件で行うことにより、窒化チタン膜１６ａの表面の凹凸を高くすることができる。一方、アンモニア雰囲気下でのアニールを行うことにより、窒化チタン膜１６ａが低抵抗化される。【選択図】図１
2006135231.tif 000002
【特許請求の範囲】
【請求項１】
凹凸を上面に有し、窒化チタンを含む下部電極と、
上記下部電極の上面上に形成された容量絶縁膜と、
上記容量絶縁膜の上に設けられた上部電極とを有するキャパシタを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記凹凸は、上記下部電極の平均膜厚の０．３倍以上２倍以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
半導体基板の上方に設けられ、溝を有する層間絶縁膜をさらに備え、
上記下部電極は、上記溝の表面を覆っていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
上記下部電極は、第１膜と、上記第１膜の上面上に設けられ、上記凹凸を上面に有する第２膜とを有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
上記第１膜の上面の凹凸は、上記第２膜の上面における上記凹凸よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
上記第１膜の上面には凹凸が形成されており、上記第２膜の上面における上記凹凸は、上記第１膜の上面における上記凹凸を反映したものであることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
上記下部電極は上記第１膜の下面上に設けられた第３膜をさらに備え、
上記第３膜の上面の凹凸は、上記第１膜の上面における上記凹凸より小さいことを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置であって、
上記下部電極の上面における上記凹凸の高さの平均をｄとし、上記容量絶縁膜の凹凸の高さの平均をｈとすると、０．３ｄ≦ｈ≦ｄが成り立つことを特徴とする半導体装置。
【請求項９】
絶縁膜に設けられた溝の表面上に設けられたキャパシタを有する半導体装置の製造方法であって、
上記溝の表面上に、凹凸を上面に有し、窒化チタンを含む下部電極を形成する工程（ａ）と、
上記下部電極の上に、容量絶縁膜を形成する工程（ｂ）と、
上記容量絶縁膜の上に、上部電極を形成する工程（ｃ）とを含む半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
上記工程（ａ）では、化学気相成長法によって上記窒化チタンの原料ガスを供給する工程と、アンモニアおよび不活性ガスを含む雰囲気下において熱処理を行う工程とを繰り返すことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法であって、
上記工程（ａ）では、化学気相成長法によって上記窒化チタンの原料ガスを供給する工程と、アンモニア、不活性ガスおよびプラズマアシストガスを含む雰囲気下においてプラズマを発生させる工程とを繰り返すことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９〜１１のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ａ）では、第１膜と、上記第１膜の上を覆い、上記凹凸を上面に有する第２膜とを有する上記下部電極を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
上記工程（ａ）では、上記第２膜を３００度以上５００度以下の温度であって上記第１膜の形成温度よりも低い温度で形成することにより、上記第１膜の上面の凹凸よりも上記第２膜の上面の上記凹凸の高さを高くすることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法であって、
上記工程（ａ）では、上記第１膜を３００度以上５００度以下の温度で形成することにより、上記第１膜の上面に凹凸を形成し、上記第２膜を上記第１膜の形成温度よりも高い温度で形成することにより、上記第１膜における上記凹凸を上記第２膜の上面に反映させることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
上記工程（ａ）では、上記溝の表面上に、上記第１膜の形成温度よりも高い温度で第３膜をさらに形成し、上記第３膜の上に上記第１膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、トレンチの表面を覆うキャパシタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年では、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に、ＭＩＭ（Metal/Insulator/Metal）構造のキャパシタを用いる技術が提案されている。
【０００３】
以前から用いられてきたＭＩＳ（Metal/Insulator/Semiconductor）構造のキャパシタでは、ポリシリコンからなる下部電極が用いられている。しかしながら、ポリシリコンからなる下部電極の表面が酸化して誘電率の低い酸化膜が形成されるため、キャパシタの容量値が低下することや、下部電極の抵抗が高いため、高速動作ができないといった不具合があった。
【０００４】
それに対し、ＭＩＭ構造のキャパシタでは、下部電極に金属及び金属化合物を用いているため、その表面が酸化しにくく、キャパシタの容量値の低下が抑制できる。また、下部電極の抵抗値が低いため高速動作が可能であるという利点を有する。しかしながら、半導体装置の微細化が進みセル面積がさらに縮小していくと、容量絶縁膜として高誘電体膜を用いたＭＩＭ構造のキャパシタであっても、十分なキャパシタ容量を確保することが困難になる。そこで、エッチングによってキャパシタの下部電極の表面に凹凸を形成し、容量絶縁膜の表面積を拡大することで、十分なキャパシタ容量値を確保する技術が提案されている。
【０００５】
以下に、キャパシタの下部電極の表面に凹凸を形成する方法について、図７（ａ）〜（ｇ）を参照しながら説明する。図７（ａ）〜（ｇ）は、従来において、キャパシタの下部電極の表面に凹凸を形成する工程を示す断面図である。この方法は、特許文献１に開示されている。
【０００６】
従来のキャパシタの製造方法では、まず、図７（ａ）に示す工程で、シリコン基板１００の上に第１の層間絶縁膜１０１を形成した後に、第１の層間絶縁膜１０１を貫通する第１のホール１０２を形成する。そして、第１のホール１０２をタングステン、チタンまたは窒化チタン等で埋めることにより導体膜プラグ１０３を形成した後に、第１の層間絶縁膜１０１および導体膜プラグ１０３の上に第２の層間絶縁膜１０４を形成する。その後、第２の層間絶縁膜１０４を貫通して導体膜プラグに到達する第２のホール１０５を形成する。
【０００７】
次に、図７（ｂ）に示す工程で、第２のホール１０５の表面を覆い、第２のホール１０５の外部における第２の層間絶縁膜１０４の上に伸びるバリアメタル１０６を形成する。続いて、バリアメタル１０６の上にキャパシタの下部電極となる金属膜１０７ａを形成する。
【０００８】
次に、図７（ｃ）に示す工程で、金属膜１０７ａの上にドープアモルファスシリコン１０８を形成する。その後、ドープアモルファスシリコン１０８の表面にジシラン（Ｓｉ2Ｈ6）による核付けを行い、熱処理の一例として真空アニール処理を施して結晶成長させることにより、ドープアモルファスシリコン１０８の粗面化処理を行う。これによって粗面ポリシリコン１０９を形成し、図７（ｄ）に示すように、下部電極となる金属１０７ａの一部を表面に露出させる。
【０００９】
次に、図７（ｅ）に示す工程で、粗面ポリシリコン１０９をマスクにして化学的エッチング（ウェットエッチングや等方性プラズマエッチング）を行うことにより、金属１０７ａの表面が凹凸（粗面）になるようにする。
【００１０】
次に、図７（ｆ）に示す工程で、例えばフッ酸を用いたエッチングを行った後にアンモニア水を用いたエッチングを行うことにより、粗面ポリシリコン１０９を選択的に除去して、表面が凹凸（粗面）である金属１０７ａを残す。
【００１１】
次に、図７（ｇ）に示す工程で、第２のホール１０５内にレジスト（図示せず）を塗布し、第２のホール１０５の表面に設けられているバリアメタル１０６および金属膜１０７ａを保護する。その後、全面エッチバック処理を行うことにより、バリアメタル１０６および金属膜１０７ａのうち第２の層間絶縁膜１０４の上に堆積している部分を除去して第２のホール１０５内における部分を残すことにより、第２のホール１０５内に、表面に凹凸を有する下部電極１０７を形成する。
【特許文献１】特開２００２−２２２９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の方法では、下部電極１０７の表面に凹凸を形成するためにエッチングを行うため、エッチングマスクとしてドープアモルファスシリコン１０８を塗布して粗面ポリシリコン１０９に加工する工程と、化学的エッチングを用いて金属１０７ａの表面をエッチングする工程とを新たに追加する必要がある。そのため、製造工程が複雑になり製造コストが増大するという不具合が生じる。
【００１３】
前記に鑑み、本発明は、複雑な工程を追加することなく下部電極表面に凹凸を形成し、限られたセル面積の中で十分な容量を確保することができるＭＩＭ構造のキャパシタを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、凹凸を上面に有し、窒化チタンを含む下部電極と、上記下部電極の上面上に形成された容量絶縁膜と、上記容量絶縁膜の上に設けられた上部電極とを有するキャパシタを備える。
【００１５】
この構造では、容量絶縁膜のうち下部電極と接する面の表面積が増大するため、キャパシタが保持することができる容量値を増大させることができる。
【００１６】
上記凹凸は、上記下部電極の平均膜厚の０．３倍以上２倍以下である場合には、製造が容易であり、かつ、十分な容量値を確保することができるだけの容量絶縁膜の表面積を確保することができる。
【００１７】
半導体基板の上方に設けられ、溝を有する層間絶縁膜をさらに備え、上記下部電極は、上記溝の表面を覆っていることが好ましい。
【００１８】
上記下部電極は、第１膜と、上記第１膜の上面上に設けられ、上記凹凸を有する第２膜とを有していてもよい。
【００１９】
上記第１膜の上面の凹凸は、上記第２膜の上面における上記凹凸よりも小さくてもよい。この場合には、比較的平坦な第１膜の抵抗は第２膜の抵抗よりも低いため、第１膜と、第１膜と接触するコンタクト等の接触抵抗を低減することができる。これにより、メモリの動作速度を高めることができる。
【００２０】
上記第１膜の上面には凹凸が形成されており、上記第２膜の上面における凹凸は、上記第１膜の上面における上記凹凸を反映したものであってもよい。この場合には、比較的均一な厚さの緻密な第２膜が設けられていることにより、容量絶縁膜に不純物が拡散するのを抑制することができる。これにより、リーク電流の低減が可能となる。
【００２１】
上記下部電極は上記第１膜の下面上に設けられた第３膜をさらに備え、上記第３膜の上面の凹凸は、上記第１膜の上面における上記凹凸より小さくてもよい。
【００２２】
上記下部電極の上面における上記凹凸の高さの平均をｄとし、上記容量絶縁膜の凹凸の高さの平均をｈとすると、０．３ｄ≦ｈ≦ｄが成り立つことが好ましい。ｈが０．３ｄ未満となる場合には、容量絶縁膜の表面積が拡大しないため、キャパシタの容量値の増大が見込めない。また、容量絶縁膜はほぼ均一な膜厚で形成されるため、ｈの最大値はｄとなる。
【００２３】
本発明の半導体装置の製造方法は、絶縁膜に設けられた溝の表面上に設けられたキャパシタを有する半導体装置の製造方法であって、上記溝の表面上に、凹凸を上面に有し、窒化チタンを含む下部電極を形成する工程（ａ）と、上記下部電極の上に、容量絶縁膜を形成する工程（ｂ）と、上記容量絶縁膜の上に、上部電極を形成する工程（ｃ）とを含む。
【００２４】
この方法では、下部電極の上面の面積を容易に増大させることができるため、容量値の大きいキャパシタを形成することができる。
【００２５】
上記工程（ａ）では、化学気相成長法によって上記窒化チタンの原料ガスを供給する工程と、アンモニアおよび不活性ガスを含む雰囲気下において熱処理を行う工程とを繰り返すことが好ましい。窒化チタン膜を薄く形成した後の熱処理によって、窒化チタン膜中の不純物を効率良く除去することができるため、下部電極の抵抗値をより低減することができる。
【００２６】
または、上記工程（ａ）で、化学気相成長法によって上記窒化チタンの原料ガスを供給する工程と、アンモニア、不活性ガスおよびプラズマアシストガスを含む雰囲気下においてプラズマを発生させる工程とを繰り返すことが好ましい。窒化チタン膜を薄く形成した後のプラズマ処理によって、窒化チタン膜中の不純物を効率良く除去することができるため、下部電極の抵抗値をより低減することができる。
【００２７】
上記工程（ａ）では、第１膜と、上記第１膜の上を覆い、上記凹凸を有する第２膜とを有する上記下部電極を形成してもよい。
【００２８】
具体的には、上記工程（ａ）で、上記第２膜を３００度以上５００度以下の温度であって上記第１膜の形成温度よりも低い温度で形成することにより、上記第１膜の上面の凹凸よりも上記第２膜の上面の上記凹凸の高さを高くしてもよい。この場合には、第１膜を比較的平坦にし、第２膜の上面の凹凸を容易に高く形成することができるため、第１膜の抵抗を第２の膜よりも小さくすることができる。したがって、第１膜と、第１膜と接触するコンタクト等の接触抵抗を低減することができる。これにより、動作速度の高い半導体装置を得ることができる。
【００２９】
また、上記工程（ａ）で、上記第１膜を３００度以上５００度以下の温度で形成することにより、上記第１膜の上面に凹凸を形成し、上記第２膜を上記第１膜の形成温度よりも高い温度で形成することにより、上記第１膜における上記凹凸を上記第２膜の上面に反映させてもよい。この場合には、第１膜の上面に容易に高い凹凸を形成することができ、第２膜を比較的均一な厚さで形成することができるため、容量絶縁膜に不純物が拡散層するのを抑制することができる。これにより、リーク電流の少ない半導体装置を得ることができる。
【００３０】
上記工程（ａ）では、上記溝の表面上に、上記第１膜の形成温度よりも高い温度で第３膜をさらに形成し、上記第３膜の上に上記第１膜を形成してもよい。
【発明の効果】
【００３１】
本発明では、複雑な工程を追加することなく容量値の大きいキャパシタを有する半導体装置を形成することができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｆ）を参照しながら説明する。図１（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３３】
本実施形態の半導体装置の製造方法では、まず図１（ａ）に示す工程で、シリコン基板１０の上に厚さ３００ｎｍの第１の層間絶縁膜１１を堆積する。その後、第１の層間絶縁膜１１を貫通してシリコン基板１０に到達する口径１５０ｎｍの第１のホール１２を開口し、第１のホール１２内にタングステン、チタンまたは窒化チタン等の導体を埋め込むことにより、導体膜プラグ１３を形成する。その後、第１の層間絶縁膜１１の上に厚さ５００ｎｍの第２の層間絶縁膜１４を堆積した後、第２の層間絶縁膜１４を貫通して導体膜プラグ１３に到達する口径５００ｎｍの第２のホール１５を形成する。
【００３４】
次に、図１（ｂ）に示す工程で、第２のホール１５の表面上から、第２のホール１５の外部における第２の層間絶縁膜１４の上に亘って、表面に複数の凹凸を有する窒化チタン膜１６ａを形成する。窒化チタン膜１６ａの平均膜厚（窒化チタン膜１６ａの底面から、凹凸の凹部までの高さ）は２０ｎｍであり、凹凸の高さ（凹部から凸部までの高さの平均値）は２０〜２５ｎｍである。窒化チタン膜１６ａの形成は、化学気相成長法と、アンモニア雰囲気下でのアニールとを１６回繰り返すことにより行う。化学気相成長法は、３７０度の温度で、反応容器（図示せず）内の圧力を２６６Ｐａに保った状態で、原料ガスである四塩化チタンとアンモニアとを流量比１：１で供給することにより行い、一度の化学気相成長法により平均膜厚１．５〜２ｎｍ程度の窒化チタン膜１６ａを形成する。化学気相成長法を行った後には、アンモニア雰囲気でのアニールを２０秒間行い、これにより、窒化チタン膜１６ａの抵抗値を低減させることができる。
【００３５】
ここで、窒化チタン膜１６ａの成膜条件と表面凹凸の形状との関係を説明する。四塩化チタンおよびアンモニアを原料とする化学気相成長法で窒化チタン膜１６ａの表面の凹凸を大きくするには、堆積温度を低くすること（３００度以上５００度以下）、反応容器内の圧力を高くすることおよびアンモニアに対する四塩化チタンの流量比を従来よりも高くすることが効果的である。表面凹凸を大きくすると、その上に形成する容量絶縁膜１７（図１（ｆ）等に示す）の面積が増大するため容量値を増加させることができるが、窒化チタン膜１６ａ自体の抵抗値が増大してしまう。ここで、図２に示すように、アンモニア雰囲気におけるアニールの時間を長くすれば、窒化チタン膜１６ａの抵抗値を減少させることができる。図２は、アンモニア雰囲気におけるアニールの処理時間と窒化チタン膜の抵抗値との相関関係を示すグラフ図である。しかし、図３に示すように、アニールの時間を長くすると窒化チタン膜１６ａの表面の凹凸は小さくなってしまう。図３は、アンモニア雰囲気におけるアニールの処理時間と窒化チタン膜の表面凹凸の高さとの相関関係を示すグラフ図である。本実施形態では、これらの兼ね合いから、抵抗値が許容範囲（３０００μΩ・ｃｍ以下）であり、かつ２０ｎｍの高さの凹凸を保持することができる２０秒のアニール処理を採用する。なお、アニールの代わりに、アンモニア、不活性ガスおよびプラズマアシストガスを含む雰囲気下においてプラズマを発生させてもよい。この場合にも窒化チタン膜１６ａの抵抗値を低減することができる。
【００３６】
次に、図１（ｃ）に示す工程で、第２のホール１５内を窒化チタン膜１６ａの上からレジスト（図示せず）で埋めて、第２のホール１５内の窒化チタン膜１６ａを保護する。この状態で、全面エッチバック処理を行うことにより、第２のホール１５の外部において第２の層間絶縁膜１４の上に形成されている窒化チタン膜１６ａを除去する。これにより、第２のホール１５内に、窒化チタン膜からなる下部電極１６を形成する。
【００３７】
その後、下部電極１６に対して、４００度以上７００度以下の温度で、アンモニア雰囲気中におけるアニールを行う。このアニールは、後にＴａＯx膜１７ａ（図１（ｄ）に示す）を堆積する時に、ＴａＯx膜１７ａの原料ガス(例えば、酸素またはオゾンといった酸化性ガス)によって下部電極１６の窒化チタンが酸化するのを防ぐために行う。このとき、アニールの代わりにアンモニアプラズマ処理を行っても同様の効果が得られる。
【００３８】
次に、図１（ｄ）に示す工程で、下部電極１６の上に、厚さ１０ｎｍのＴａＯx（ｘ＝１, ２・・・）膜１７ａを堆積する。
【００３９】
その後、図１（ｅ）に示す工程で、ＴａＯx膜１７ａの上に、厚さ５０ｎｍの窒化チタンからなる導体膜１８ａを堆積する。続いて、図１（ｆ）に示す工程で、導体膜１８ａの上に、第２のホール１５内とその周辺部を覆うレジストパターン（図示せず）を形成してドライエッチングを行うことにより、第２のホール１５の外部における導体膜１８ａとＴａＯx膜１７ａとを除去する。これにより、第２のホール１５内における下部電極１６の上から、その周辺部の第２の層間絶縁膜１４の上に伸びる容量絶縁膜１７と、容量絶縁膜１７の上に伸びる上部電極１８とを形成する。その後、レジストパターンの除去を行う。
【００４０】
図４は、図１（ｆ）に示す下部電極１６、容量絶縁膜１７および上部電極１８の凹凸を拡大して示す断面図である。図４に示すように、キャパシタを構成している下部電極１６における凹凸の凹部（谷部）から凸部（頂部）までの高さの平均値をｄとし、下部電極１６上に設けられた容量絶縁膜１７の表面（上部電極１８との界面）における凹凸の凹部から凸部までの高さの平均値をｈとすると、０．３ｄ ≦ｈ≦ｄを満たすことが好ましい。容量絶縁膜１７が下部電極１６の表面の凹部を埋めることによって容量絶縁膜１７の上面の凹凸が小さい場合には、ｈが０．３ｄ未満となる。ｈが０．３ｄ未満となる場合には、容量絶縁膜１７の表面積（上部電極１８との界面の面積）が拡大しないため、キャパシタの容量値の増大が少なくなる。また、下部電極１６の凹部と容量絶縁膜１７との間や容量絶縁膜１７の凹部と上部電極１８との間に空孔が存在する場合には、容量絶縁膜１７の表面積（下部電極１６との界面の面積または上部電極１８との界面の面積）が拡大しないため、キャパシタの容量値の増大が少なくなる。なお、容量絶縁膜１７はほぼ均一な膜厚で形成されるため、ｈの最大値はｄとした。
【００４１】
本実施形態では、窒化チタン膜１６ａの堆積温度を低くすること、反応容器内の圧力を高くすることおよびアンモニアに対する四塩化チタンの流量比を高くすることにより、窒化チタン膜１６ａの表面に容易に凹凸を形成することができる。そして、窒化チタン膜１６ａの堆積とアンモニア雰囲気におけるＣＶＤとを交互に行うことにより、窒化チタン膜１６ａの抵抗を低くすることができる。これにより、上面に凹凸を有し、かつ抵抗値の低い下部電極１６を形成することができるため、下部電極１６と容量絶縁膜１７とが接触する面積を大きくすることができる。これにより、大容量のＭＩＭキャパシタを得ることができる。
【００４２】
なお、本実施形態では、窒化チタン膜１６ａの上面の凹凸を大きくする条件として、堆積温度を低くすること、反応容器内の圧力を高くすることおよびアンモニアに対する四塩化チタンの流量比を高くすることを挙げた。これら３つの条件は互いに独立したものであり、いずれか１つを満たす条件で窒化チタン膜１６ａを形成すると、上面の凹凸を大きくすることができる。
【００４３】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５（ａ）〜（ｇ）を参照しながら説明する。図５（ａ）〜（ｇ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４４】
本実施形態の半導体装置の製造方法では、まず図５（ａ）に示す工程で、シリコン基板２０の上に厚さ３００ｎｍの第１の層間絶縁膜２１を堆積する。その後、第１の層間絶縁膜２１を貫通してシリコン基板２０に到達する口径１５０ｎｍの第１のホール２２を開口し、第１のホール２２内にタングステン、チタンまたは窒化チタン等の導体を埋め込むことにより、導体膜プラグ２３を形成する。その後、第１の層間絶縁膜２１の上に厚さ５００ｎｍの第２の層間絶縁膜２４を堆積した後、第２の層間絶縁膜２４を貫通して導体膜プラグ２３に到達する口径５００ｎｍ第２のホール２５を形成する。
【００４５】
次に、図５（ｂ）に示す工程で、第２のホール２５の表面上から、第２のホール２５の外部における第２の層間絶縁膜２４の上に亘って、厚さ１０ｎｍの第１の窒化チタン膜２６ａを形成する。第１の窒化チタン膜２６ａの平均膜厚は１０ｎｍであり、表面における凹凸の高さは２〜３ｎｍである。第１の窒化チタン膜２６ａの形成は、化学気相成長法と、アンモニア雰囲気下でのアニールとを５回繰り返すことにより行う。化学気相成長法は、４００度の温度で、反応容器（図示せず）内の圧力を４０Ｐａに保った状態で、原料ガスである四塩化チタンとアンモニアとを流量比１：１０で供給することにより行う。化学気相成長法を行った後には、アンモニア雰囲気でのアニールを３０秒間行い、これにより、第１の窒化チタン膜２６ａの抵抗値を低減させることができる。
【００４６】
次に、図５（ｃ）に示す工程で、第１の窒化チタン膜２６ａの上に第２の窒化チタン膜２６ｂを形成する。第２の窒化チタン膜２６ｂの平均膜厚は２０ｎｍであり、表面における凹凸の高さは２０〜２５ｎｍである。第２の窒化チタン膜２６ｂの形成は、化学気相成長法と、アンモニア雰囲気下でのアニールとを１０回繰り返すことにより行う。化学気相成長法は、３７０度の温度で、反応容器（図示せず）内の圧力を２６６Ｐａに保った状態で、原料ガスである四塩化チタンとアンモニアとを流量比１：１で供給することにより行う。化学気相成長法を行った後には、アンモニア雰囲気でのアニールを２０秒間行い、これにより、第２の窒化チタン膜２６ｂの抵抗値を低減させることができる。
【００４７】
次に、図５（ｄ）に示す工程で、第２のホール２５内を第２の窒化チタン膜２６ｂの上からレジスト（図示せず）で埋めて、第２のホール２５内の第１の窒化チタン膜２６ａおよび第２の窒化チタン膜２６ｂを保護する。この状態で、全面エッチバック処理を行うことにより、第２のホール２５の外部において第２の層間絶縁膜２４の上に形成されている第２の窒化チタン膜２６ｂおよび第１の窒化チタン膜２６ａを除去する。これにより、第２のホール２５内に、第１の窒化チタン膜２６ａおよび第２の窒化チタン膜２６ｂからなる下部電極２６を形成する。
【００４８】
その後、下部電極２６に対して、４００度以上７００度以下の温度で、アンモニア雰囲気中におけるアニールを行う。このアニールは、後にＴａＯx膜２７ａを形成する時に、ＴａＯx膜２７ａの原料ガス（例えば、酸素またはオゾンといった酸化性ガス）によって下部電極２６の窒化チタンが酸化するのを防止するために行う。このとき、アニールの代わりにアンモニアプラズマ処理を行っても同様の効果が得られる。
【００４９】
次に、図５（ｅ）に示す工程で、上述の下部電極２６の上に、厚さ１０ｎｍのＴａＯx（ｘ＝１, ２・・・）膜２７ａを堆積する。
【００５０】
その後、図５（ｆ）に示す工程で、ＴａＯx膜２７ａの上に、厚さ５０ｎｍの窒化チタンからなる導体膜２８ａを堆積する。続いて、図５（ｇ）に示す工程で、導体膜２８ａの上に、第２のホール２５内とその周辺部を覆うレジストパターン（図示せず）を形成してドライエッチングを行うことにより、第２のホール２５の外部における導体膜２８ａとＴａＯx膜２７ａとを除去する。これにより、第２のホール２５内における下部電極２６の上から、その周辺部の第２の層間絶縁膜２４の上に伸びる容量絶縁膜２７と、容量絶縁膜２７の上に伸びる上部電極２８とを形成する。その後、レジストパターンの除去を行う。
【００５１】
本実施形態では、第１の窒化チタン膜２６ａの表面を平坦にすることにより、導体膜プラグ２３との接触抵抗を小さくすることができる。これにより、メモリの動作速度を高めることができる。そして、第２の窒化チタン膜２６ｂの表面の凹凸を高くすることにより、容量絶縁膜２７との接触面積を大きくすることができる。これにより、大容量のＭＩＭキャパシタを得ることができる。
【００５２】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図６（ａ）〜（ｇ）を参照しながら説明する。図６（ａ）〜（ｇ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５３】
本実施形態の半導体装置の製造方法では、まず図６（ａ）に示す工程で、シリコン基板３０の上に厚さ３００ｎｍの第１の層間絶縁膜３１を堆積する。その後、第１の層間絶縁膜３１を貫通してシリコン基板３０に到達する口径１５０ｎｍの第１のホール３２を開口し、第１のホール３２内にタングステン、チタンまたは窒化チタン等の導体を埋め込むことにより、導体膜プラグ３３を形成する。その後、第１の層間絶縁膜３１の上に厚さ５００ｎｍの第２の層間絶縁膜３４を堆積した後、第２の層間絶縁膜３４を貫通して導体膜プラグ３３に到達する口径５００ｎｍの第２のホール３５を形成する。
【００５４】
次に、図６（ｂ）に示す工程で、第２のホール３５の表面上から、第２のホール３５の外部における第２の層間絶縁膜３４の上に亘って、表面に複数の凹凸を有する第１の窒化チタン膜３６ａを形成する。第１の窒化チタン膜３６ａの平均膜厚は２０ｎｍであり、凹凸の高さは２０〜２５ｎｍである。第１の窒化チタン膜３６ａの形成は、化学気相成長法と、アンモニア雰囲気下でのアニールとを１０回繰り返すことにより行う。化学気相成長法は、３７０度の温度で、反応容器（図示せず）内の圧力を２６６Ｐａに保った状態で、原料ガスである四塩化チタンとアンモニアとを流量比１：１で供給することにより行う。化学気相成長法を行った後には、アンモニア雰囲気でのアニールを２０秒間行い、これにより、第１の窒化チタン膜３６ａの抵抗値を低減させることができる。
【００５５】
次に、図６（ｃ）に示す工程で、第１の窒化チタン膜３６ａの表面の凹凸の形状を保持しつつ、第１の窒化チタン膜３６ａの上に第２の窒化チタン膜３６ｂを形成する。第２の窒化チタン膜３６ｂの平均膜厚は５ｎｍである。また、第２の窒化チタン膜３６ｂは、第１の窒化チタン膜３６ａに比べ、膜中不純物(Ｃｌ)濃度が低く、密度が高い膜になっている。第２の窒化チタン膜３６ｂの形成は、化学気相成長法と、アンモニア雰囲気下でのアニールとを３回繰り返すことにより行う。化学気相成長法は、４００度の温度で、反応容器（図示せず）内の圧力を４０Ｐａに保った状態で、原料ガスである四塩化チタンとアンモニアとを流量比は１：１０で供給することにより行う。化学気相成長法を行った後には、アンモニア雰囲気でのアニールを２０秒間行い、これにより、第２の窒化チタン膜３６ｂの抵抗値を低減させることができる。
【００５６】
次に、図６（ｄ）に示す工程で、第２のホール３５内を第２の窒化チタン膜３６ｂの上からレジスト（図示せず）で埋めて、第２のホール３５内の第１の窒化チタン膜３６ａおよび第２の窒化チタン膜３６ｂを保護する。この状態で、全面エッチバック処理を行うことにより、第２のホール３５の外部において第２の層間絶縁膜３４の上に形成されている第２の窒化チタン膜３６ｂおよび第１の窒化チタン膜３６ａを除去する。これにより、第２のホール３５内に、第１の窒化チタン膜３６ａおよび第２の窒化チタン膜３６ｂからなる下部電極３６を形成する。
【００５７】
その後、下部電極３６に対して、４００度以上７００度以下の温度で、アンモニア雰囲気中におけるアニールを行う。このアニールは、後に容量絶縁膜３７を形成する時に、容量絶縁膜３７の原料ガス（例えば、酸素またはオゾンといった酸化性ガス）によって下部電極３６の窒化チタンが酸化するのを防止するために行う。このとき、アニールの代わりにアンモニアプラズマ処理を行っても同様の効果が得られる。
【００５８】
次に、図６（ｅ）に示す工程で、下部電極３６の上に、厚さ１０ｎｍのＴａＯx（ｘ＝１, ２・・・）膜３７ａを堆積する。
【００５９】
続いて、図６（ｆ）に示す工程で、下部電極３６の上に、厚さ５０ｎｍの窒化チタンからなる導体膜３８ａを堆積する。続いて、図６（ｇ）に示す工程で、導体膜３８ａの上に、第２のホール３５内とその周辺部を覆うレジストパターン（図示せず）を形成してドライエッチングを行うことにより、第２のホール３５の外部における導体膜３８ａとＴａＯx膜３７ａとを除去する。これにより、第２のホール３５内における下部電極３６の上から、その周辺部の第２の層間絶縁膜３４の上に伸びる容量絶縁膜３７と、容量絶縁膜３７の上に伸びる上部電極３８とを形成する。その後、レジストパターンの除去を行う。
【００６０】
本実施形態では、第１の窒化チタン膜３６ａの表面の凹凸を大きくし、その上に、比較的均一な膜厚の第２の窒化チタン膜３６ｂを形成する。第２の窒化チタン膜３６ｂの上面には第１の窒化チタン膜３６ａの凹凸が反映されるため、第１の窒化チタン膜３６ａと容量絶縁膜３７との接触面積を大きくすることができる。これにより、大容量のＭＩＭキャパシタを形成することができる。また、第２の窒化チタン膜３６ｂが設けられていることにより、容量絶縁膜３７の方に不純物が拡散するのを抑制することができる。これにより、リーク電流の低減が可能となる。
【００６１】
（その他の実施形態）
なお、本発明では、第２の実施形態において述べた第１の窒化チタン膜２６ａを形成した上に、第３の実施形態において述べた第１の窒化チタン膜３６ａと第２の窒化チタン膜３６ｂとを形成してもよい。
【００６２】
また、上述の第１〜第３の実施形態では、容量絶縁膜１７, ２７, ３７がＴａＯxである場合について述べたが、本発明では、その代わりにＢＳＴ（barium strontium titanate）、ＰＺＴ（lead zirconate titanate）、Ａｌ2Ｏ3、ＨｆＯ2、ＨｆＳｉＯまたはＨｆＡｌＯ等を用いてもよい。
【産業上の利用可能性】
【００６３】
本発明は、複雑な工程を追加することなく容量値の大きいキャパシタを有する半導体装置を形成することができる点で産業上の利用可能性が高い。
【図面の簡単な説明】
【００６４】
【図１】（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】アンモニア雰囲気におけるアニールの処理時間と窒化チタン膜の抵抗値との相関関係を示すグラフ図である。
【図３】アンモニア雰囲気におけるアニールの処理時間と窒化チタン膜の表面凹凸の高さとの相関関係を示すグラフ図である。
【図４】図１（ｆ）に示す下部電極１６、容量絶縁膜１７および上部電極１８の凹凸を拡大して示す断面図である。
【図５】（ａ）〜（ｇ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｇ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｇ）は、従来において、キャパシタの下部電極の表面に凹凸を形成する工程を示す断面図である。
【符号の説明】
【００６５】
１０      シリコン基板
１１      第１の層間絶縁膜
１２      第１のホール
１３      導体膜プラグ
１４      第２の層間絶縁膜
１５      第２のホール
１６      下部電極
１６ａ    窒化チタン膜
１７      容量絶縁膜
１７ａ    ＴａＯｘ膜
１８      上部電極
１８ａ    導体膜
２０      シリコン基板
２１      第１の層間絶縁膜
２２      第１のホール
２３      導体膜プラグ
２４      第２の層間絶縁膜
２５      第２のホール
２６      下部電極
２６ａ    第１の窒化チタン膜
２６ｂ    第２の窒化チタン膜
２７      容量絶縁膜
２７ａ    ＴａＯｘ膜
２８      上部電極
２８ａ    導体膜
３０      シリコン基板
３１      第１の層間絶縁膜
３２      第１のホール
３３      導体膜プラグ
３４      第２の層間絶縁膜
３５      第２のホール
３６      下部電極
３６ａ    第１の窒化チタン膜
３６ｂ    第２の窒化チタン膜
３７      容量絶縁膜
３７ａ    ＴａＯｘ膜
３８      上部電極
３８ａ    導体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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