(57)【要約】【課題】  強誘電体キャパシタを水素から保護する。【解決手段】  下地膜８上に、下部電極１０ａ、強誘電体膜１０ｂ及び上部電極１０ｃをこの順に積層した強誘電体キャパシタ１０を形成する工程と、強誘電体キャパシタ１０の上面及び側面を、水素バリア膜１１で覆う工程と、水素バリア膜１１上及び下地膜８上に第１の層間絶縁膜１２を形成する工程と、第１の層間絶縁膜１２上に上部ＳＢＴ膜１３を形成する工程と、上部ＳＢＴ膜１３上に第２の層間絶縁膜１４を形成する工程とを具備する。下地膜８上に下部ＳＢＴ膜を形成する工程を更に具備してもよい。この場合、強誘電体キャパシタ１０は下部ＳＢＴ膜上に形成される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
下地膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下地膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第２の層間絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項２】
下地膜上に下部ＳＢＴ膜を形成する工程と、
前記下部ＳＢＴ膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部ＳＢＴ膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第２の層間絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項３】
前記下地膜は、原料ガスに水素を含むＣＶＤ法を用いて形成されている請求項２に記載の半導体装置の製造方法。
【請求項４】
前記強誘電体キャパシタを形成する工程の後に、前記下地膜が加熱される工程を更に具備する請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記強誘電体膜はＳＢＴ膜である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
下地膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面に水素バリア膜を形成する工程と、
前記水素バリア膜上及び前記下地膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面を平坦化する工程と、
平坦化された前記第１の層間絶縁膜上に、還元性を有する材料を含む還元性膜を形成する工程と、
前記還元性膜上に第２の層間絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項７】
前記還元性膜はＳＢＴ膜である請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の層間絶縁膜は、厚さが１０００ｎｍ以上に形成される請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記還元性膜を形成する工程は、前記還元性を有する材料を含む溶液を、スピンコート法を用いて前記第１の層間絶縁膜上に塗布し、塗布した前記溶液を加熱することにより前記還元性膜を形成する工程である請求項６〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
ゲート電極、ならびにソース及びドレインの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記ゲート電極上に位置する第１の接続孔、ならびに前記不純物領域それぞれ上に位置する第２及び第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに、第１乃至第３の導電体を埋め込む工程と、
前記第１の層間絶縁膜上かつ前記第２の導電体と重なる位置に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部バリア膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第３の層間絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項１１】
前記第３の層間絶縁膜、前記上部ＳＢＴ膜、及び前記第２の層間絶縁膜に、前記強誘電体キャパシタ上に位置する第４の接続孔、ならびに、前記第１及び第３の導電体それぞれ上に位置する第５及び第６の接続孔を形成する工程と、
前記第４乃至第６の接続孔それぞれに、第４乃至第６の導電体を埋め込む工程と
を更に具備する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
ゲート電極、ならびにソース及びドレインの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記ゲート電極上に位置する第１の接続孔、ならびに前記不純物領域それぞれ上に位置する第２及び第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに、第１乃至第３の導電体を埋め込む工程と、
前記第１の層間絶縁膜上ならびに前記第１乃至第３の導電体上を含む全面上に、下部ＳＢＴ膜を形成する工程と、
前記下部ＳＢＴ膜に、前記第１乃至第３の導電体それぞれ上に位置する第４乃至第６の接続孔を形成する工程と、
前記第４乃至第６の接続孔に第４乃至第６の導電体を埋め込む工程と、
前記下部ＳＢＴ膜上かつ前記第５の導電体と重なる位置に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部バリア膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第３の層間絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項１３】
下地膜と、
前記下地膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下地膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された上部ＳＢＴ膜と、
前記上部ＳＢＴ膜上に形成された第２の層間絶縁膜と
を具備する半導体装置。
【請求項１４】
下地膜と、
前記下地膜上に形成された下部ＳＢＴ膜と、
前記下部ＳＢＴ膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下部ＳＢＴ膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された上部ＳＢＴ膜と、
前記上部ＳＢＴ膜上に形成された第２の層間絶縁膜と
を具備する半導体装置。
【請求項１５】
下地膜と、
前記下地膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下地膜上に形成され、表面が平坦化された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、還元性を有する材料を含む還元性膜と、
前記還元性膜上に形成された第２の層間絶縁膜と
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、強誘電体キャパシタを水素から保護することにより、強誘電体キャパシタの電気的特性を劣化しにくくした半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図４は、強誘電体キャパシタを有する半導体装置の、従来の製造方法を説明するための断面図である。まず、図４（Ａ）に示すように、シリコン基板１０１に、素子分離膜１０２を、例えばＬＯＣＯＳ法を用いて形成する。素子分離膜１０２は、素子領域上が開口している。次いで、シリコン基板１０１を熱酸化することにより、素子領域にゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜１０３上にはゲート電極１０４が形成される。次いで、ゲート電極１０４及び素子分離膜１０２をマスクとして、シリコン基板１０１に不純物イオンを注入する。これにより、シリコン基板１０１には低濃度不純物領域１０６ａ，１０６ｂが形成される。
【０００３】
次いで、ゲート酸化膜１０３上を含む全面上に、酸化シリコン膜を形成する。次いで、この酸化シリコン膜をエッチバックすることにより、ゲート電極１０４の側壁にサイドウォール１０５を形成する。次いで、ゲート電極１０４、サイドウォール１０５及び素子分離膜１０２をマスクとして、シリコン基板１０１に不純物イオンを注入する。これにより、シリコン基板１０１には、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂが形成される。このようにして素子領域にはトランジスタが形成される。
【０００４】
次いで、トランジスタ上を含む全面上に、層間絶縁膜１０８を、例えばＣＶＤ法を用いて形成する。次いで、層間絶縁膜１０８上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜１０８上にレジストパターンを形成する．次いで、このレジストパターンをマスクとして層間絶縁膜１０８をエッチングする。これにより、層間絶縁膜１０８には、不純物領域１０７ａ，１０７ｂそれぞれの上に位置するコンタクトホール１０８ａ，１０８ｂ、及びゲート電極１０４上に位置するコンタクトホール１０８ｃが形成される。
【０００５】
その後、レジストパターンを除去する。次いで、コンタクトホール１０８ａ，１０８ｂ，１０８ｃそれぞれの中及び層間絶縁膜１０８上にタングステン（Ｗ）膜を堆積する。次いで、層間絶縁膜１０８上のタングステンをＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、コンタクトホール１０８ａ，１０８ｂ，１０８ｃそれぞれにはＷプラグ１０９ａ，１０９ｂ，１０９ｃが埋め込まれる。
【０００６】
次いで、Ｗプラグ１０９ｂ上及び層間絶縁膜１０８上に、下部電極となるＰｔ膜、強誘電体膜、及び上部電極となるＰｔ膜を、この順に積層する。次いで、上部電極となるＰｔ膜上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、上部電極となるＰｔ膜上にレジストパターンを形成する．次いで、このレジストパターンをマスクとしてＰｔ膜、強誘電体膜及びＰｔ膜をエッチングする。これにより、Ｗプラグ１０９ｂ上には、下部電極１１０ａ，強誘電体膜１１０ｂ，上部電極１１０ｃをこの順に積層した強誘電体キャパシタ１１０が形成される。
その後、レジストパターンを除去する。
【０００７】
強誘電体膜１１０ｂは酸素を含んでいるため、水素、水又は水酸基が強誘電体膜１１０ｂに進入するとこの強誘電体膜１１０ｂは還元され、劣化する。これを防止するため、強誘電体キャパシタ１１０の上面上及び側面上に、水素バリア膜１１１を形成する。水素バリア膜１１１は、例えばＡｌ酸化物又はＡｌ窒化物から形成される。
【０００８】
次いで、図４（Ｂ）に示すように、水素バリア膜１１１上及び層間絶縁膜８上に、第２の層間絶縁膜１１２をＣＶＤ法により形成する。ここで原料ガスには、例えばＳｉＨ4やＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4）等水素原子を含むものが用いられる。
【０００９】
次いで、第２の層間絶縁膜１１２上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、第２の層間絶縁膜１１２上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、第２の層間絶縁膜１１２及び水素バリア膜１１１をエッチングする。これにより、第２の層間絶縁膜１１２及び水素バリア膜１１１には、Ｗプラグ１０９ａ，１０９ｃそれぞれの上に位置するビアホール１１２ａ，１１２ｃ、及び強誘電体キャパシタ１１０上に位置するビアホール１１２ｂが形成される。
【００１０】
その後、レジストパターンを除去する。次いで、ビアホール１１２ａ〜１１２ｃそれぞれの中及び第２の層間絶縁膜１１２上に、タングステン膜を堆積する。次いで、第２の層間絶縁膜１１２上のタングステンを、ＣＭＰ法又はエッチバックにより除去する。これにより、ビアホール１１２ａ，１１２ｂ，１１２ｃそれぞれにはＷプラグ１１３ａ，１１３ｂ，１１３ｃが埋め込まれる。
【００１１】
次いで、第２の層間絶縁膜１１２上及びＷプラグ１１３ａ〜１１３ｃ上を含む全面上にＡｌ合金膜を形成し、このＡｌ合金膜をパターニングすることにより、Ａｌ合金配線１１４ａ，１１４ｂ，１１４ｃを形成する。Ａｌ合金配線１１４ａ，１１４ｂ，１１４ｃそれぞれはＷプラグ１１３ａ，１１３ｂ，１１３ｃに接続している。
【００１２】
次いで、図４（Ｃ）に示すように、Ａｌ合金配線１１４ａ〜１１４ｃ上、及び第２の層間絶縁膜１１２上に、第３の層間絶縁膜１１５を、ＣＶＤ法を用いて形成する。ここで原料ガスには、例えばＳｉＨ4やＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4）等水素原子を含むものが用いられる。
このような製造方法に類似する技術が特許文献１に記載されている。
【特許文献１】特開２００２−１７６１４９号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記したように、強誘電体キャパシタの特性劣化を防止するためには、強誘電体キャパシタを水素から保護する必要がある。従来は、強誘電体キャパシタの上面上及び側面上に水素バリア膜を形成していた。しかし上記した第３の層間絶縁膜を形成する工程のように、水素が発生するプロセスは、強誘電体キャパシタを形成した後にも多々行われる。このため、さらに水素が強誘電体キャパシタに進入しにくいようにすることが望まれる。
【００１４】
本発明は上記のような事情を考慮してなされたものであり、その目的は、強誘電体キャパシタを水素から保護することにより、強誘電体キャパシタの電気的特性を劣化しにくくした半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
下地膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下地膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第２の層間絶縁膜を形成する工程と
を具備する。
【００１６】
この半導体装置の製造方法によれば、強誘電体キャパシタの上方に形成される層間絶縁膜には、還元性を有するＳＢＴからなる上部ＳＢＴ膜が挟まれる。このため、上部ＳＢＴ膜を形成した後に、水素、水又は水酸基（以下水素等と記載）が発生する工程が行われても、水素等は上部ＳＢＴ膜と反応し、下方に位置する強誘電体キャパシタまで達しない。このため、強誘電体キャパシタの電気的特性は劣化しにくくなる。
【００１７】
本発明に係る他の半導体装置の製造方法は、
下地膜上に下部ＳＢＴ膜を形成する工程と、
前記下部ＳＢＴ膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部ＳＢＴ膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第２の層間絶縁膜を形成する工程と
を具備する。
【００１８】
この半導体装置の製造方法によれば、上記した半導体装置の製造方法と同一の作用及び効果を得ることができる。また、強誘電体キャパシタと下地膜の間には、下部ＳＢＴ膜が形成されている。このため、強誘電体キャパシタを形成した後に、下地膜から水素等が脱ガスしても、これら水素等は下部ＳＢＴ膜と反応し、上方に位置する強誘電体キャパシタまで達しない。このため、強誘電体キャパシタの電気的特性は更に劣化しにくくなる。
【００１９】
下地膜は、原料ガスに水素を含むＣＶＤ法を用いて形成されている場合、この半導体装置の製造方法は特に効果を発揮する。この場合、強誘電体キャパシタを形成する工程の後に、下地膜が加熱される工程を更に具備していてもよい。
【００２０】
上記した各半導体装置の製造方法において、強誘電体膜はＳＢＴ膜であってもよい。この場合、上部ＳＢＴ膜と強誘電体膜とを同一の装置で形成することができるため、半導体装置の製造コストを低くすることができる。
【００２１】
本発明に係る他の半導体装置の製造方法は、下地膜上に、下部電極、強誘電体膜及び上部電極をこの順に積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面に水素バリア膜を形成する工程と、
前記水素バリア膜上及び前記下地膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面を平坦化する工程と、
平坦化された前記第１の層間絶縁膜上に、還元性を有する材料を含む還元性膜を形成する工程と、
前記還元性膜上に第２の層間絶縁膜を形成する工程と
を具備する。
【００２２】
この半導体装置の製造方法においても、上記した半導体装置の製造方法と同様の効果を得ることができる。また、第１の層間絶縁膜の表面を平坦化しているため、還元性膜の膜厚を均一にしやすい。このため、還元性膜が部分的に薄くなって水素バリア能力が低下することは、生じにくい。
【００２３】
還元性膜はＳＢＴ膜であってもよい。また第１の層間絶縁膜は、厚さが１０００ｎｍ以上に形成されるのが好ましい。
還元性膜を形成する工程は、還元性を有する材料を含む溶液を、スピンコート法を用いて第１の層間絶縁膜上に塗布し、塗布した溶液を加熱することにより還元性膜を形成する工程であってもよい。
【００２４】
本発明に係る他の半導体装置の製造方法は、
ゲート電極、ならびにソース及びドレインの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記ゲート電極上に位置する第１の接続孔、ならびに前記不純物領域それぞれ上に位置する第２及び第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに、第１乃至第３の導電体を埋め込む工程と、
前記第１の層間絶縁膜上かつ前記第２の導電体と重なる位置に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部バリア膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第３の層間絶縁膜を形成する工程と
を具備する。
【００２５】
この半導体装置の製造方法において、第３の層間絶縁膜、上部ＳＢＴ膜、及び第２の層間絶縁膜に、強誘電体キャパシタ上に位置する第４の接続孔、ならびに、第１及び第３の導電体それぞれ上に位置する第５及び第６の接続孔を形成する工程と、第４乃至第６の接続孔それぞれに、第４乃至第６の導電体を埋め込む工程と
を更に具備してもよい。
【００２６】
本発明に係る他の半導体装置の製造方法は、
ゲート電極、ならびにソース及びドレインの不純物領域を有するトランジスタを形成する工程と、
前記トランジスタ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記ゲート電極上に位置する第１の接続孔、ならびに前記不純物領域それぞれ上に位置する第２及び第３の接続孔を形成する工程と、
前記第１乃至第３の接続孔それぞれに、第１乃至第３の導電体を埋め込む工程と、
前記第１の層間絶縁膜上ならびに前記第１乃至第３の導電体上を含む全面上に、下部ＳＢＴ膜を形成する工程と、
前記下部ＳＢＴ膜に、前記第１乃至第３の導電体それぞれ上に位置する第４乃至第６の接続孔を形成する工程と、
前記第４乃至第６の接続孔に第４乃至第６の導電体を埋め込む工程と、
前記下部ＳＢＴ膜上かつ前記第５の導電体と重なる位置に、下部電極、強誘電体膜及び上部電極を積層した強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上面及び側面を、水素バリア膜で覆う工程と、
前記水素バリア膜上及び前記下部バリア膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に上部ＳＢＴ膜を形成する工程と、
前記上部ＳＢＴ膜上に第３の層間絶縁膜を形成する工程と
を具備する。
【００２７】
本発明に係る半導体装置は、
下地膜と、
前記下地膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下地膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された上部ＳＢＴ膜と、
前記上部ＳＢＴ膜上に形成された第２の層間絶縁膜と
を具備する。
【００２８】
本発明に係る他の半導体装置は、
下地膜と、
前記下地膜上に形成された下部ＳＢＴ膜と、
前記下部ＳＢＴ膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下部ＳＢＴ膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された上部ＳＢＴ膜と、
前記上部ＳＢＴ膜上に形成された第２の層間絶縁膜と
を具備する。
【００２９】
本発明に係る他の半導体装置は、
下地膜と、
前記下地膜上に形成され、下部電極、強誘電体層及び上部電極を積層した強誘電体キャパシタと、
前記強誘電体キャパシタの上面及び側面を覆う水素バリア膜と、
前記水素バリア膜上及び前記下地膜上に形成され、表面が平坦化された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、還元性を有する材料を含む還元性膜と、
前記還元性膜上に形成された第２の層間絶縁膜と
を具備する。
【発明を実施するための形態】
【００３０】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。素子分離膜２は、例えばＬＯＣＯＳ法を用いて形成され、素子領域上が開口している。次いで、シリコン基板１を熱酸化することにより、素子領域にゲート酸化膜３を形成する。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。
【００３１】
次いで、ゲート酸化膜３上を含む全面上に、酸化シリコン膜を形成する。次いで、この酸化シリコン膜をエッチバックすることにより、ゲート電極４の側壁にサイドウォール５を形成する。次いで、ゲート電極４、サイドウォール５及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソースとなる不純物領域７ａ、及びドレインとなる不純物領域７ｂが形成される。このようにして素子領域にトランジスタが形成される。
【００３２】
次いで、トランジスタ上を含む全面上に、層間絶縁膜８を、例えばＣＶＤ法を用いて形成する。層間絶縁膜８は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ4やＴＥＯＳ等水素原子を含むものが用いられる。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布する。次いでこのフォトレジスト膜を露光及び現像することにより、層間絶縁膜８上にレジストパターンを形成する．次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８には、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール８ａ，８ｂ、及びゲート電極４上に位置するコンタクトホール８ｃが形成される。
【００３３】
その後、レジストパターンを除去する。次いで、コンタクトホール８ａ，８ｂ，８ｃそれぞれの中及び層間絶縁膜８上に、タングステン膜を堆積する。この堆積には、例えばＷＦ6を原料ガスに含むＣＶＤ法が用いられる。次いで、層間絶縁膜８上のタングステン膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、コンタクトホール８ａ，８ｂ，８ｃそれぞれにはＷプラグ９ａ，９ｂ，９ｃが埋め込まれる。
【００３４】
次いで図１（Ｂ）に示すように、Ｗプラグ９ｂ上及び層間絶縁膜８上に、Ｉｒ膜、ＩｒＯｘ膜及びＰｔ膜をこの順に積層することにより、厚さ２００ｎｍの下部導電膜を形成する。次いで、下部導電膜上に、強誘電体を含む溶液を、スピンコート法を用いて塗布し、塗布した溶液を加熱処理する。これにより、下部導電膜上には、厚さ１５０ｎｍ〜２００ｎｍの強誘電体膜が形成される。強誘電体膜は、Ｓｒ，Ｂｉ，Ｔａなどを含有している膜（例えばＳＢＴ膜）であるが、Ｐｂ，Ｚｒ，Ｔｉ，Ｏなどを含有している膜（例えばＰＺＴ膜）であってもよい。次いで、強誘電体膜上にＰｔ膜、ＩｒＯｘ膜及びＩｒ膜をこの順に積層することにより、厚さ２００ｎｍの上部導電膜を形成する。
【００３５】
次いで、上部導電膜上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、上部導電膜上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、上部導電膜、強誘電体膜及び下部導電膜をエッチングする。これにより、層間絶縁膜８上かつＷプラグ９ｂと重なる位置には、下部電極１０ａ、強誘電体層１０ｂ及び上部電極１０ｃをこの順に積層した強誘電体キャパシタ１０が形成される。
【００３６】
その後、レジストパターンを除去する。次いで、強誘電体キャパシタ１０の上面及び側面、並びに層間絶縁膜８上に、水素バリア膜１１を形成する。水素バリア膜１１は、水素が発生しないプロセスで成膜される膜、例えば酸化アルミニウム膜である。水素バリア膜１１は、酸化アルミニウム膜である場合にはスパッタリング法またはＣＶＤ法により形成される。これにより、強誘電体キャパシタ１０には水素が入りにくくなる。
【００３７】
次いで、水素バリア膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光および現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして水素バリア膜１１をエッチングする。これにより、水素バリア膜１１は、強誘電体キャパシタ１０の上面及び側面、ならびに層間絶縁膜８上のうち強誘電体キャパシタ１０に隣接する部分を残して、除去される。その後、レジストパターンを除去する。
【００３８】
次いで、図１（Ｃ）に示すように、水素バリア膜１１上及び層間絶縁膜８上に、第２の層間絶縁膜１２を、ＣＶＤ法を用いて、厚さが１０００ｎｍ以上となるように形成する。第２の層間絶縁膜１２は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ4やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素、水酸基および水（以下水素等と記載）が発生する。ただし、強誘電体キャパシタ１０は水素バリア膜１１によって上面及び側面が覆われているため、第２の層間絶縁膜１２を形成する際に、水素等は強誘電体キャパシタ１０に進入しにくい。
【００３９】
次いで、第２の層間絶縁膜１２の表面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することにより、第２の層間絶縁膜１２の表面を平坦化する。このとき、第２の層間絶縁膜１２は、厚さが１０００ｎｍ以上あるため、たとえ研磨量が部分的に多くなっても、第２の層間絶縁膜１２の下にある水素バリア膜１１等は露出しない。
【００４０】
次いで、第２の層間絶縁膜１２上に、ＳＢＴ（SrBi2Ta2O9）を含有する溶液を、スピンコート法により塗布する。次いで、塗布した溶液を加熱処理する。これにより、第２の層間絶縁膜１２上には上部ＳＢＴ膜１３が形成される。上部ＳＢＴ膜１３の膜厚は、水素バリア機能性を高めるために、６０ｎｍ以上であることが好ましい。また、後の工程で上部ＳＢＴ膜１３の加工が容易になるように、１１０ｎｍ以下であることが好ましい。なお、第２の層間絶縁膜１２の表面が平坦化されているため、スピンコート法を用いても上部ＳＢＴ膜１３をほぼ均一に形成することができる。
【００４１】
上部ＳＢＴ膜１３は還元性を有しているため、上部ＳＢＴ膜１３を形成した後に水素等が発生するプロセスが行われても、膜中に進入した水素等は上部ＳＢＴ膜１３と反応する。このため上部ＳＢＴ膜１３は水素バリア膜として機能し、下方に位置する強誘電体キャパシタ１０を水素等から保護する。
なお、強誘電体キャパシタ１０の強誘電体膜１０ｂがＳＢＴ膜である場合、強誘電体膜１０ｂと上部ＳＢＴ膜１３を同一の装置で処理することができるため、半導体装置の製造コストを低くすることができる。
【００４２】
上部ＳＢＴ膜１３は、スパッタリング法又はＣＶＤ法により形成されてもよい。また、上部ＳＢＴ膜１３の代わりに、還元性を有する材料（すなわち水素、水又は水酸基と反応する材料）を含む膜(例えばＰＺＴ膜)を用いてもよい。
【００４３】
次いで、図２（Ａ）に示すように、上部ＳＢＴ膜１３上に、第３の層間絶縁膜１４を、ＣＶＤ法を用いて厚さ１００ｎｍ前後に形成する。第３の層間絶縁膜１４は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ4やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素等が発生するが、これら水素等は上部ＳＢＴ膜１３と反応し、上部ＳＢＴ膜１３の下方に位置する強誘電体キャパシタ１０には侵入しない。
【００４４】
次いで、図２（Ｂ）に示すように、第３の層間絶縁膜１４上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光および現像することにより、第３の層間絶縁膜１４上にフォトレジスト膜を形成する。次いで、このフォトレジスト膜をマスクとして第３の層間絶縁膜１４、上部ＳＢＴ膜１３、第２の層間絶縁膜１２、及び水素バリア膜１１をこの順にエッチングする。これにより、第３の層間絶縁膜１４、上部ＳＢＴ膜１３、第２の層間絶縁膜１２、及び水素バリア膜１１には、強誘電体キャパシタ１０の上部電極１０ｃ上に位置するビアホール１２ｂが形成される。また、第３の層間絶縁膜１４、上部ＳＢＴ膜１３、及び第２の層間絶縁膜１２には、Ｗプラグ９ａ，９ｃそれぞれの上に位置するビアホール１２ａ，１２ｃが形成される。
【００４５】
次いで、ビアホール１２ａ，１２ｂ，１２ｃそれぞれの中及び第３の層間絶縁膜１４上に、タングステン膜を形成する。この堆積には、例えばＷＦ6を原料ガスに含むＣＶＤ法が用いられる。次いで、タングステン膜を、第３の層間絶縁膜１４上からＣＭＰまたはエッチバックを用いて除去する。これにより、ビアホール１２ｂには、強誘電体キャパシタ１０の上部電極１０ｃに接続するＷプラグ１５ｂが埋め込まれ、ビアホール１２ａ，１２ｃそれぞれには、Ｗプラグ９ａ，９ｃに接続するＷプラグ１５ａ，１５ｃが埋め込まれる。
【００４６】
次いで、図２（Ｃ）に示すように、第３の層間絶縁膜１４上及びＷプラグ１５ａ，１５ｂ，１５ｃそれぞれ上に、Ａｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ｗプラグ１５ａ，１５ｂ，１５ｃそれぞれの上を通るＡｌ合金配線１６ａ，１６ｂ，１６ｃが形成される。Ａｌ合金配線１６ａは、Ｗプラグ１５ａ，９ａを介してトランジスタのソースとなる不純物領域７ａに接続し、Ａｌ合金配線１６ｃは、Ｗプラグ１５ｃ，９ｃを介してトランジスタのゲート電極４に接続する。また、Ａｌ合金配線１６ｂは、Ｗプラグ１５ｂを介して強誘電体キャパシタ１０の上部電極１０ｃに接続する。なお、強誘電体キャパシタ１０の下部電極１０ａは、Ｗプラグ９ｂを介してトランジスタのドレインとなる不純物層７ｂに接続している。
【００４７】
その後、レジストパターンを除去する。次いで、第３の層間絶縁膜１４上及びＡｌ合金配線１６ａ〜１６ｃ上に、第４の層間絶縁膜１７を、ＣＶＤ法を用いて形成する。第４の層間絶縁膜１７は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ4やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素等が発生するが、これら水素等は、第３の層間絶縁膜１４中に侵入しても、上部ＳＢＴ膜１３と反応し、上部ＳＢＴ膜１３の下方に位置する強誘電体キャパシタ１０には侵入しない。
【００４８】
このように本実施形態によれば、強誘電体キャパシタ１０の上方に形成される層間絶縁膜を、２つの層間絶縁膜１２，１４に分け、これら層間絶縁膜１２，１４の間に、還元性を有する物質であるＳＢＴからなる上部ＳＢＴ膜１３を形成している。このため、上部ＳＢＴ膜１３の上方に、水素等が発生する工程(例えば第４の層間絶縁膜１７を形成する工程)を行っても、膜中に進入した水素等は上部ＳＢＴ膜１３と反応し、上部ＳＢＴ膜の下方に位置する強誘電体キャパシタ１０には進入しない。
従って強誘電体キャパシタ１０の電気的特性は劣化しにくくなる。
【００４９】
図３の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず、図３（Ａ）に示すように、シリコン基板１に素子分離膜２及びゲート酸化膜３を形成し、さらにゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、不純物領域７ａ，７ｂ、層間絶縁膜８を形成する。次いで、層間絶縁膜８を平坦化した後に、コンタクトホール８ａ，８ｂ，８ｃ、及びＷプラグ９ａ，９ｂ，９ｃを形成する。これらの形成方法は、第１の実施形態と同一である。
【００５０】
次いで、図３（Ｂ）に示すように、層間絶縁膜８上に、ＳＢＴを含む溶液を、スピンコート法により塗布し、塗布した溶液に加熱処理を加える。これにより層間絶縁膜８上には下部ＳＢＴ膜１８が形成される。下部ＳＢＴ膜１８の厚さは、水素バリア機能性を高めるために、６０ｎｍ以上であることが好ましい。また、次の工程で下部ＳＢＴ膜１８の加工を容易にするために、１１０ｎｍ以下であることが好ましい。
【００５１】
次いで、下部ＳＢＴ膜１８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、下部ＳＢＴ膜１８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして下部ＳＢＴ膜１８をエッチングする。これにより、下部ＳＢＴ膜１８には、Ｗプラグ９ａ，９ｂ，９ｃそれぞれの上に位置するビアホール１８ａ，１８ｂ，１８ｃが形成される。
【００５２】
その後、レジストパターンを除去する。次いで、ビアホール１８ａ，１８ｂ，１８ｃそれぞれの中、及び下部ＳＢＴ膜１８上にタングステン膜を堆積する。次いで、下部ＳＢＴ膜１８上のタングステン膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、ビアホール１８ａ，１８ｂ，１８ｃそれぞれには、Ｗプラグ１９ａ，１９ｂ，１９ｃが埋め込まれる。
【００５３】
次いで、図３（Ｃ）に示すように、下部ＳＢＴ膜１８上かつＷプラグ１９ｂと重なる位置に、下部電極１０ａ，強誘電体膜１０ｂ，上部電極１０ｃをこの順に積層した強誘電体キャパシタ１０を形成する。次いで水素バリア膜１１、第２の層間絶縁膜１２、上部ＳＢＴ膜１３、第３の層間絶縁膜１４を形成する。これらの形成方法は第１の実施形態と同一である。
【００５４】
次いで、図３（Ｄ）に示すように、ビアホール１２ａ，１２ｂ，１２ｃを形成する。次いでＷプラグ１５ａ，１５ｂ，１５ｃ、Ａｌ合金配線１６ａ，１６ｂ，１６ｃ、及び第４の層間絶縁膜１７を形成する。これらの形成方法は第１の実施形態と同一である。なおビアホール１２ａ，１２ｃは、それぞれＷプラグ１９ａ，１９ｃ上に位置する。
【００５５】
Ａｌ合金配線１６ａは、Ｗプラグ１５ａ，１９ａ，９ａを介して、トランジスタのソースとなる不純物領域７ａに接続する。Ａｌ合金配線１６ｂは、Ｗプラグ１５ａを介して、強誘電体キャパシタ１０の上部電極１０ｃに接続する。Ａｌ合金配線１６ｃは、Ｗプラグ１５ｃ，１９ｃ，９ｃを介して、トランジスタのゲート電極４に接続する。なお強誘電体キャパシタ１０の下部電極１０ａは、Ｗプラグ１９ｂ，９ｂを介してトランジスタのドレインとなる不純物領域７ｂに接続する。
【００５６】
この後の処理（例えばランプアニール工程）において、半導体装置に熱が加わる。このとき、強誘電体キャパシタ１０の下方に位置する層間絶縁膜８から、水素等が脱ガスすることがあるが、強誘電体キャパシタ１０と層間絶縁膜８の間には、下部ＳＢＴ膜１８が形成されているため、脱ガスした水素等は下部ＳＢＴ膜１８と反応し、下部ＳＢＴ膜１８の上に位置する強誘電体キャパシタ１０には侵入しない。
【００５７】
上記した第２の実施形態によれば、第１の実施形態と同一の作用及び効果を得ることができる。
また、１層目の層間絶縁膜８と強誘電体キャパシタ１０の間に、下部ＳＢＴ膜１８を形成しているため、層間絶縁膜８から水素等が脱ガスしても、脱ガスした水素等は下部ＳＢＴ膜１８と反応し、下部ＳＢＴ膜１８の上に位置する強誘電体キャパシタ１０に侵入しない。従って、強誘電体キャパシタ１０の電気的特性はさらに劣化しにくくなる。
【００５８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５９】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。
【図４】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【符号の説明】
【００６０】
１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ、１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ，８ｂ，１０８ａ，１０８ｂ…コンタクトホール、９ａ，９ｂ，９ｃ，１５ａ，１５ｂ，１５ｃ，１０９ａ，１０９ｂ，１０９ｃ，１１３ａ，１１３ｂ，１１３ｃ…Ｗプラグ、１０，１１０…強誘電体キャパシタ、１０ａ，１１０ａ…下部電極、１０ｂ，１１０ｂ…強誘電体膜、１０ｃ，１１０ｃ…上部電極、１１，１１１…水素バリア膜、１２，１１２…第２の層間絶縁膜、１２ａ，１２ｂ，１２ｃ，１８ａ，１８ｂ，１８ｃ，１１２ａ，１１２ｂ，１１２ｃ…ビアホール、１３…上部ＳＢＴ膜、１４，１１５…第３の層間絶縁膜、１６ａ，１６ｂ，１６ｃ，１１４ａ，１１４ｂ，１１４ｃ…Ａｌ合金配線、１７…第４の層間絶縁膜、１８…下部ＳＢＴ膜
【図１】
2006005227.tif 000003
【図２】
2006005227.tif 000004
【図３】
2006005227.tif 000005
【図４】
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