(57)【要約】【課題】多数直列に接続しても確実に表示することが可能な表示装置を提供する。【解決手段】表示情報を示す表示データ信号（ＤＡＴＡ＿Ａ）と表示データ信号のタイミングを示す制御信号（制御信号＿Ａ）と表示データ信号および制御信号の基準タイミングとなるクロック信号（ＣＬＯＣＫ＿Ａ）とを前段から入力して後段へ出力する信号送受信回路３と、信号送受信回路３から入力された各信号に基づいて表示する表示部２とを有し、信号送受信回路３は、表示データ信号と制御信号とをラッチするラッチＡ７と、前段から入力したクロック信号を波形再生して後段へ出力するとともに、ラッチＡ７のラッチ信号として出力するクロック信号再生回路９を備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
表示情報を示す表示データ信号と前記表示データ信号のタイミングを示す制御信号と前記表示データ信号および前記制御信号の基準タイミングとなるクロック信号とを前段から入力して後段へ出力する信号送受信回路と、前記信号送受信回路から入力された各信号に基づいて表示する表示部とを有する表示装置において、
前記信号送受信回路は、前記表示データ信号と前記制御信号とをラッチする第１ラッチ部と、前段から入力したクロック信号を波形再生して後段へ出力するとともに、前記第１ラッチ部のラッチ信号として出力するクロック信号再生回路とを備えたことを特徴とする表示装置。
【請求項２】
前記クロック信号再生回路は、前記前段から入力したクロック信号を２分周する分周回路と、前記分周回路の出力を積分する積分回路と、前記分周回路の出力および前記積分回路の出力とを入力して波形を再生したクロック信号とする排他的論理和回路とを備えたことを特徴とする請求項１記載の表示装置。
【請求項３】
前記信号送受信回路は、前記第１ラッチ部の出力を前記ラッチ信号の逆相でラッチし、後段への表示データ信号および制御信号とする第２ラッチ部を備えたことを特徴とする請求項１または２記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示データ信号や制御信号を、前段から信号を入力し、後段へ信号を出力して直列に接続される表示装置に関する。
【背景技術】
【０００２】
光源をドットマトリクス状に配置した表示装置がある。例えばＬＥＤ（Light Emitting Diode）を縦列１６ドット、横列１６ドットに配列した表示装置を縦列および横列に配置することで単一の表示画面として、球場やスタジアムなどの施設に設けたり、ビルの壁面に設けたりして、文字情報や映像を映し出している。このような従来の表示装置が特許文献１，２に記載されている。
【０００３】
特許文献１に記載の表示装置は、複数桁複数段に組み合わせて構成し、各段の表示装置にデータ分配器が接続され、データ分配器から表示データ信号を分配することで、表示データの伝送距離を短くすることができるので、雑音の影響を少なくしたものである。
【０００４】
特許文献２に記載の表示装置は、入力制御信号や入力表示データ信号をラッチする第１のラッチ手段と、第１のラッチ手段の出力を入力クロックの逆相でラッチして、出力制御信号や出力表示データ信号として出力する第２のラッチ手段とを備えることで、制御信号や表示データ信号の表示装置間マージンを充分確保できるようにしたものである。
【特許文献１】特開平８−１０１６６６号公報
【特許文献２】特開平９−２２２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の表示装置は、各段にデータ分配器を設けているので、段数分のデータ分配器が必要であり、全体として大型化する。
【０００６】
また特許文献１，２に記載の表示装置は、表示データ信号や制御信号の基準となるクロック信号は、そのまま直列に接続される次の表示装置に出力されるため、線長が長くなるに従って、クロック信号の細りや、ノイズによる歪みが生じることが懸念される。
【０００７】
それぞれの表示装置において、クロック信号にバッファを挿入することも考えられるが、状態は緩和するもののクロック信号の細りや遅延が積算されることには変わりないので、表示データ信号や制御信号に対してクロック信号の遅延が発生する。従って、最終段に接続された表示装置では、クロック信号の遅延が最大となるため、正常な表示が行えないという事態となる可能性がある。
【０００８】
そこで本発明の目的は、多数直列に接続しても確実に表示することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の表示装置は、表示情報を示す表示データ信号と前記表示データ信号のタイミングを示す制御信号と前記表示データ信号および前記制御信号の基準タイミングとなるクロック信号とを前段から入力して後段へ出力する信号送受信回路と、前記信号送受信回路から入力された各信号に基づいて表示する表示部とを有する表示装置において、前記信号送受信回路は、前記表示データ信号と前記制御信号とをラッチする第１ラッチ部と、前段から入力したクロック信号を波形再生して後段へ出力するとともに、前記第１ラッチ部のラッチ信号として出力するクロック信号再生回路とを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明においては、クロック信号の線長が長くなり、その容量付加などで波形が鈍り細くなったとしても、各表示装置にてクロック信号を再生して、最終段の表示装置へ確実にクロック信号を伝送することが可能なので、多数直列に接続しても確実に表示することが可能である。
【発明を実施するための最良の形態】
【００１１】
本願の第１の発明は、表示情報を示す表示データ信号と表示データ信号のタイミングを示す制御信号と表示データ信号および制御信号の基準タイミングとなるクロック信号とを前段から入力して後段へ出力する信号送受信回路と、信号送受信回路から入力された各信号に基づいて表示する表示部とを有する表示装置において、信号送受信回路は、表示データ信号と制御信号とをラッチする第１ラッチ部と、前段から入力したクロック信号を波形再生して後段へ出力するとともに、第１ラッチ部のラッチ信号として出力するクロック信号再生回路とを備えたことを特徴としたものである。
【００１２】
信号送受信回路に、前段から入力したクロック信号を波形再生して後段へ出力するクロック信号再生回路を備えたことで、クロック信号の線長が長くなり、その容量付加などで波形が鈍り細くなったとしても、各表示装置にてクロック信号を再生するので、最終段の表示装置へ確実にクロック信号を伝送することが可能である。また、表示データ信号と制御信号とをラッチする第１ラッチ部のラッチ信号としてクロック信号再生回路の出力信号を用いることで、各表示装置でクロック信号と、表示データ信号および制御信号とを同期することができるので、各信号間での同期ずれが防止できる。
【００１３】
本願の第２の発明は、クロック信号再生回路は、前段から入力したクロック信号を２分周する分周回路と、分周回路の出力を積分する積分回路と、分周回路の出力および積分回路の出力とを入力して波形を再生したクロック信号とする排他的論理和回路とを備えたことを特徴としたものである。
【００１４】
クロック信号再生回路の出力を、前段から入力したクロック信号を２分周する分周回路と、分周回路の出力を積分する積分回路との排他的論理和とすることで、波形を再生したクロック信号とすることができる。また積分回路とすることで、任意の波形幅とすることができる。
【００１５】
本願の第３の発明は、信号送受信回路は、第１ラッチ部の出力をラッチ信号の逆相でラッチし、後段への表示データ信号および制御信号とする第２ラッチ部を備えたことを特徴としたものである。
【００１６】
表示データ信号および制御信号の変化するタイミングが、クロック信号の逆相のタイミングで変化する場合、第１ラッチ部でラッチした表示データ信号および制御信号は、半サイクル遅れたタイミングとなる。従って、第１ラッチ部の出力を、クロック信号を逆相でラッチして、後段への出力する第２ラッチ部を備えることで、変化するタイミングを変更することなく後段へ出力することができる。
【００１７】
（実施の形態）
本発明の実施の形態に係る表示装置の構成について図１および図２に基づいて説明する。図１は、本発明の実施の形態に係る表示装置を説明するブロック図である。図２は、クロック信号再生回路の一例を示す回路図である。
【００１８】
図１に示すように、表示装置１は、表示を行う表示部２と、前段からの信号を入力し、後段へ出力するとともに表示部２へ出力する信号送受信回路３とを備えている。
【００１９】
表示部２は、ＬＥＤをドットマトリクス状に配置したパネル部４と、パネル部４に縦列および横列にそれぞれ信号を駆動する表示駆動回路５と、入力した各信号に基づいて表示駆動回路５を制御する表示制御回路６とを備えている。
【００２０】
信号送受信回路３は、図示しない前段の表示装置または各信号を生成する制御装置からの信号を入力して後段の表示装置へ出力する。信号は、クロック信号（ＣＬＯＣＫ＿Ａ）と、表示データ信号（ＤＡＴＡ＿Ａ）と、制御信号（制御信号＿Ａ）とを入力し、ＤＡＴＡ＿ＡはＤＡＴＡ＿Ｃとして、制御信号＿Ａは制御信号＿Ｃとして、ＣＬＯＣＫ＿ＡはＣＬＯＣＫ＿Ｃとして出力する。
【００２１】
クロック信号は、表示データ信号や制御信号の出力のタイミングの基準となる信号である。本実施の形態では１０ＭＨｚの周期の信号としている。表示データ信号は、パネル部４に表示するデータをシリアルデータとしたものであり、クロック信号の立ち下がりに同期した信号である。制御信号は、表示データ信号のタイミングを示し、クロック信号の立ち下がりに同期した信号であり、垂直同期信号や水平同期信号などがある。
【００２２】
信号送受信回路３は、この前段から入力された制御信号＿ＡとＤＡＴＡ＿ＡとをラッチするラッチＡ（第１ラッチ部）７と、ラッチＡからの出力をラッチするラッチＢ（第２ラッチ部）８と、クロック信号再生回路９と、インバータ１０を備えている。
【００２３】
ラッチＡ７は、制御信号＿ＡとＤＡＴＡ＿Ａとを入力し、クロック信号再生回路９の出力信号をラッチ信号（クロック）として立ち上がりのタイミングでラッチし、制御信号＿ＢとＤＡＴＡ＿ＢとしてラッチＢ８へ出力するとともに、表示部２へ出力する。
【００２４】
ラッチＢ８は、制御信号＿ＢとＤＡＴＡ＿Ｂとを入力し、クロック信号再生回路９の出力信号をインバータ１０で逆相とした信号をラッチ信号（クロック）として立ち上がりのタイミングでラッチし、制御信号＿ＣとＤＡＴＡ＿Ｃとして後段へ出力する。
【００２５】
クロック信号再生回路９は、前段から入力したクロック信号を波形再生して後段へ出力するとともに、ラッチＡ７にラッチ信号として出力する。ここでクロック信号再生回路９について、図２に基づいて詳細に説明する。
【００２６】
図２に示すように、クロック信号再生回路９は、Ｄ−ＦＦ１５と、インバータ１６と、ＣＲ回路１７と、ＸＯＲ（exclusive OR）１８とから構成される。
【００２７】
Ｄ−ＦＦ１５は、クロック信号としてＣＬＯＣＫ＿Ａが接続され、入力データとしてインバータ１６の出力に接続され、ＣＬＯＣＫ＿Ａの立ち上がりで入力データをラッチするラッチ回路である。また出力をインバータ１６の入力に接続されている。このようにＤ−ＦＦ１５とインバータ１６が接続されていることでＣＬＯＣＫ＿Ａの周期を２分周する分周回路として動作する。
【００２８】
ＣＲ回路１７は、Ｄ−ＦＦ１５の出力を積分する積分回路である。この積分回路は、抵抗１７ａとコンデンサ１７ｂとで構成される。例えば、ＣＬＯＣＫ＿Ａを１０ＭＨｚのクロックとした場合には、抵抗１７ａを１５Ω、コンデンサ１７ｂを１０ｐＦとするのが望ましいが時定数に応じて適宜変更することも可能である。
【００２９】
ＸＯＲ１８は、Ｄ−ＦＦ１５の出力と、ＣＲ回路１７の出力とを排他的論理和をとる回路である。
【００３０】
以上のように構成される本発明の実施の形態に係る表示装置の動作を図１から図４に基づいて説明する。図３は、本発明の実施の形態に係る表示装置の動作を説明するタイミングチャートである。図４は、クロック信号再生回路の動作を説明するタイミングチャートである。
【００３１】
図３に示すように、クロック信号の入力であるＣＬＯＣＫ＿Ａが１０ＭＨｚの周期で入力され、その立ち下がりで制御信号＿Ｂが表示データ信号の送出の通知を示すためにＬレベルからＨレベルとなる。そしてＤＡＴＡ＿Ａが、１クロック分後から表示に応じてＬレベルまたはＨレベルとなり、表示データ分入力される。
【００３２】
図４に示すように、入力されたＣＬＯＣＫ＿Ａは、Ｄ−ＦＦ１５およびインバータ１６により２分周されＤ−ＦＦ１５の出力は５ＭＨｚの信号となる。
【００３３】
Ｄ−ＦＦ１５の出力を入力とするＣＲ回路１７は、Ｄ−ＦＦ１５がＨレベルを出力すると抵抗１７ａを介してコンデンサ１７ｂへ充電されることで、徐々に出力電圧が高くなる。
【００３４】
ＸＯＲ１８は、Ｄ−ＦＦ１５の出力と、ＣＲ回路１７との出力との排他的論理和を取るので、ＣＲ回路１７の出力電圧が、入力レベル「Ｈ」のスレッショルドレベルを超えるまでは「Ｈ」を出力する。そして入力レベル「Ｈ」のスレッショルドレベルを超えると「Ｌ」を出力する。この出力信号がＣＬＯＣＫ＿Ｃとして後段へ出力される。
【００３５】
このようにＣＬＯＣＫ＿Ａを２分周した信号と、この信号を積分した信号とで排他的論理和を取るので、クロック信号のパルス幅は積分回路（ＣＲ回路１７）の容量値および抵抗値の各定数で決定される。この信号送受信回路３は、それぞれの表示装置１ごとに搭載されるので、多数の表示装置１を連結してもクロック信号の細りが蓄積することはない。
【００３６】
図１および図３に示すように、この波形が再生されたＣＬＯＣＫ＿Ｃは、ラッチＡ７へラッチ信号として入力され、その立ち上がりで制御信号ＡおよびＤＡＴＡ＿Ａをラッチして制御信号ＢおよびＤＡＴＡ＿Ｂとする。制御信号ＡおよびＤＡＴＡ＿Ａは、ＣＬＯＣＫ＿Ａの逆相のタイミングで変換する信号なので、制御信号ＢおよびＤＡＴＡ＿Ｂは制御信号ＡおよびＤＡＴＡ＿Ａから半クロック分遅れた信号となる。
【００３７】
制御信号ＢおよびＤＡＴＡ＿Ｂは、インバータ１０により逆相としたＣＬＯＣＫ＿ＢとなりラッチＢ８でラッチされ、制御信号ＣおよびＤＡＴＡ＿Ｃとする。この制御信号ＣおよびＤＡＴＡ＿Ｃは後段へ出力される制御信号および表示データ信号となる。
【００３８】
このようにラッチＢ８は、逆相としたクロック信号でラッチしているので、制御信号ＡおよびＤＡＴＡ＿Ａの変化するタイミングが、ＣＬＯＣＫ＿Ａの逆相のタイミングで変化しても、変化するタイミングを変更することなく後段へ出力することができる。また、ＣＬＯＣＫ＿Ａを再生するとともに、このＣＬＯＣＫ＿Ａで制御信号ＡおよびＤＡＴＡ＿ＡをラッチＡ７およびラッチＢ８でラッチしているので、各信号間での遅延を少ないものとすることができる。
【産業上の利用可能性】
【００３９】
本発明は、多数直列に接続しても確実に表示することが可能なので、表示データ信号や制御信号を、前段から信号を入力し、後段へ信号を出力して直列に接続される表示装置に好適である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態に係る表示装置を説明するブロック図
【図２】クロック信号再生回路の一例を示す回路図
【図３】本発明の実施の形態に係る表示装置の動作を説明するタイミングチャート
【図４】クロック信号再生回路の動作を説明するタイミングチャート
【符号の説明】
【００４１】
１  表示装置
２  表示部
３  信号送受信回路
４  パネル部
５  表示駆動回路
６  表示制御回路
７  ラッチＡ
８  ラッチＢ
９  クロック信号再生回路
１０  インバータ
１５  Ｄ−ＦＦ
１６  インバータ
１７  ＣＲ回路
１７ａ  抵抗
１７ｂ  コンデンサ
１８  ＸＯＲ
ＣＬＯＣＫ＿Ａ，ＣＬＯＣＫ＿Ｂ，ＣＬＯＣＫ＿Ｃ  クロック信号
ＤＡＴＡ＿Ａ，ＤＡＴＡ＿Ｂ，ＤＡＴＡ＿Ｃ  表示データ信号
制御信号＿Ａ，制御信号＿Ｂ，制御信号＿Ｃ  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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