(57)【要約】【課題】  簡単な構成により高周波数で低ジッタの基準周波数信号を形成するＶＣＯを含む半導体集積回路装置を提供する。【解決手段】  制御電圧を受ける第１導電型の第１ＭＯＳＦＥＴのドレイン電流を受ける第２導電型のＭＯＳＦＥＴからなる第１電流ミラー回路と、上記第１電流ミラー回路の出力電流を受ける第１導電型のＭＯＳＦＥＴからなる第２電流ミラー回路と、上記第２電流ミラー回路の出力電流に基づいて動作電流が制御される複数の増幅回路からなるリングオシレータとを備え、上記第２電流ミラー回路は、制御信号により入出力電流比が切り替えられてなり、上記リングオシレータのジッタが許容値を満足するよう範囲で最大入出力電流比を設定する。【選択図】  図１
2006135857.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧を受ける第１導電型の第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴのドレイン電流を受ける第２導電型のＭＯＳＦＥＴからなる第１電流ミラー回路と、
上記第１電流ミラー回路の第１出力電流を受ける第１導電型のＭＯＳＦＥＴからなる第２電流ミラー回路と、
上記第２電流ミラー回路の第２出力電流に基づいて動作電流が制御される複数の増幅回路からなるリングオシレータとを含み、
上記第２電流ミラー回路に入力される複数の制御信号の組み合わせにより上記第２電流ミラー回路に入力される上記第１出力電流と上記第２電流ミラー回路から出力される上記第２出力電流との入出力電流比が切り替えられてなり、上記リングオシレータのジッタが許容値を満足するよう範囲で上記入出力電流比の最大入出力電流比が設定されてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記半導体集積回路装置は更にＰＬＬ回路を有し、
上記ＰＬＬ回路は上記第１ＭＯＳＦＥＴと、上記第１電流ミラー回路と、上記第２電流ミラー回路と、上記リングオシレータとを含み、
上記リングオシレータは、電圧制御される発振周波数信号を形成するためのものであり、上記制御信号に対応して複数通りの基準周波数信号を形成するものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第１ＭＯＳＦＥＴは、上記制御電圧が最大値のときに上記リングオシレータを構成する増幅回路の最大動作電流にほぼ等しい上記ドレイン電流を形成するものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第２電流ミラー回路の上記最大入出力電流比は１であり、
上記複数の制御信号により上記第１電流ミラー回路の上記第１出力電流をバイパスさせる回路が設けられることにより、上記制御信号により設定される上記入出力電流比が１以下にされることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記第２電流ミラー回路の入力側には、上記複数の制御信号によってスイッチ制御される第１スイッチＭＯＳＦＥＴとダイオード形態の第２ＭＯＳＦＥＴからなる第１直列回路が複数個だけ並列形態で設けられ、
上記第２電流ミラー回路は、上記第１電流ミラー回路の上記第１出力電流に対して上記第１直列回路に流れる電流の差分に対応する上記第２出力電流を出力させてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記複数の第１直列回路における上記ダイオード形態の上記第２ＭＯＳＦＥＴは、互いに２進の重み対応したサイズ比に設定され、上記サイズ比に対応した２進の重みを持った上記制御信号が対応する上記第１スイッチＭＯＳＦＥＴのゲートに供給されることを特徴とする半導体集積回路装置。
【請求項７】
請求項３において、
上記第２電流ミラー回路の内部の入力側回路は、上記複数の制御信号によりスイッチ制御される第２スイッチＭＯＳＦＥＴとダイオード形態の第３ＭＯＳＦＥＴからなる第２直列回路が複数個だけ並列形態に設けられ、
上記第２電流ミラー回路の出力ＭＯＳＦＥＴのゲートは、上記ダイオード形態の上記第３ＭＯＳＦＥＴのゲート，ドレインに対して共通に接続されてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記入力側回路の上記ダイオード形態の上記第３ＭＯＳＦＥＴは、互いに２進の重み対応したサイズ比に設定され、上記サイズ比に対応した２進の重みを持った上記制御信号が対応する上記第１スイッチＭＯＳＦＥＴのゲートに供給されることを特徴とする半導体集積回路装置。
【請求項９】
請求項６において、
上記第２電流ミラー回路の上記入力側には、第１回路と第２回路とが並列形態に設けられ、
上記第１回路及び第２回路は、複数の第３直列回路がそれぞれ並列形態に設けられてなり、
上記第３直列回路は、第３スイッチＭＯＳＦＥＴとダイオード形態の第４ＭＯＳＦＥＴからなり、
上記第１回路には発振範囲調整用に対応した第１制御信号が供給されて上記第１回路のそれぞれの上記第３スイッチＭＯＳＦＥＴのスイッチ動作が制御され、
上記第２回路にはプロセスバラツキ調整用に対応した第２制御信号が供給されて上記第２回路のそれぞれの上記第３スイッチＭＯＳＦＥＴのスイッチ動作が制御されてなることを特徴とする半導体集積回路装置。
【請求項１０】
請求項８において、
上記第２電流ミラー回路の上記入力側回路は、第３回路と第４回路とが並列形態に設けられ、
上記第３回路及び第４回路は、複数の第４直列回路がそれぞれ並列形態に設けられてなり、
上記第４直列回路は、第４スイッチＭＯＳＦＥＴとダイオード形態の第５ＭＯＳＦＥＴからなり、
上記第３回路には発振範囲調整用に対応した第１制御信号が供給されて上記第３回路のそれぞれの上記第４スイッチＭＯＳＦＥＴのスイッチ動作が制御され、
上記第４回路にはプロセスバラツキ調整用に対応した第２制御信号が供給されて上記第４回路のそれぞれの上記第４スイッチＭＯＳＦＥＴのスイッチ動作が制御されてなることを特徴とする半導体集積回路装置。
【請求項１１】
請求項７において、
上記第１電流ミラー回路の出力側ＭＯＳＦＥＴで構成される回路と並列に、第５回路及び第６回路を有し、
上記第５回路は発信範囲調整用に対応した第１制御信号によりスイッチ制御される第１ＣＭＯＳスイッチと、上記第１ＣＭＯＳスイッチとゲートとドレインがそれぞれ接続され、ソース・ドレイン経路が上記第１電流ミラー回路の上記回路の接続状態と並列形態に設けられた第６ＭＯＳＦＥＴとを有し、
上記第６回路はプロセスバラツキ調整用に対応した第２制御信号によりスイッチ制御される第２ＣＭＯＳスイッチと、上記第２ＣＭＯＳスイッチとゲートとドレインがそれぞれ接続され、ソース・ドレイン経路が上記第１電流ミラー回路の上記回路の接続状態と並列形態に設けられた第７ＭＯＳＦＥＴとを有することを特徴とする半導体集積回路装置。
【請求項１２】
請求項２において、
上記ＰＬＬ回路は、ＤＶＤ光ディスクから読み出されたウォブル信号に同期動作を行うものであり、上記ＤＶＤ光ディスクにおける複数通りの倍速による書き込み用クロック信号を形成するものであることを特徴とする半導体集積回路装置。
【請求項１３】
制御電圧を受ける第１導電型の第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴのドレイン電流を受ける第２導電型のＭＯＳＦＥＴからなる第１電流ミラー回路と、
上記第１電流ミラー回路の第１出力電流を受ける第１導電型のＭＯＳＦＥＴからなる第２電流ミラー回路と、
上記第２電流ミラー回路の第２出力電流に基づいて動作電流が制御される複数の増幅回路からなるリングオシレータとを含み、
上記第２電流ミラー回路に入力される複数の制御信号の組み合わせにより、上記第２電流ミラー回路に入力される上記第１出力電流と上記第２電流ミラー回路から出力される上記第２出力電流との入出力電流比が切り替えられてなり、上記入出力電流比が１より低くすることが可能に構成されていることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
上記半導体集積回路装置は更にＰＬＬ回路を有し、
上記ＰＬＬ回路は上記第１ＭＯＳＦＥＴと、上記第１電流ミラー回路と、上記第２電流ミラー回路と、上記リングオシレータとを含み、
上記リングオシレータは、電圧制御される発振周波数信号を形成するためのものであり、上記制御信号に対応して複数通りの基準周波数信号を形成するものであることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、  
上記複数の増幅回路はそれぞれ差動入力対と、差動出力対と、上記差動入力対を構成するトランジスタのソース・ドレイン経路にドレインが共通接続されており、上記増幅回路の上記動作電流を供給する為の第８ＭＯＳＦＥＴとを含むことを特徴とする半導体集積回路装置。
【請求項１６】
ＰＬＬ回路を有し、書き込み用クロック信号及び復調を行うための基準クロックと２値化された再生信号を形成する第１半導体集積回路と、
光ディスクを回転駆動するためのモータと、
レーザー光線を照射する事により読み出し動作を行う事が可能な光ピックアップと、
上記光ピックアップからのレーザー光線が反射したものに基づいた信号を受けて上記第１半導体集積回路の動作に必要な入力信号を形成する第２半導体集積回路とを有する光ディスク記録再生装置において、
上記ＰＬＬ回路は、
制御電圧を受ける第１導電型の第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴのドレイン電流を受ける第２導電型のＭＯＳＦＥＴからなる第１電流ミラー回路と、
上記第１電流ミラー回路の第１出力電流を受ける第１導電型のＭＯＳＦＥＴからなる第２電流ミラー回路と、
上記第２電流ミラー回路の第２出力電流に基づいて動作電流が制御される複数の増幅回路からなるリングオシレータとを含み、
上記第２電流ミラー回路に入力される複数の制御信号の組み合わせにより、上記第２電流ミラー回路に入力される上記第１出力電流と上記第２電流ミラー回路から出力される上記第２出力電流との入出力電流比が切り替えられてなり、上記入出力電流比が１より低くすることが可能に構成され、
上記リングオシレータは、電圧制御される発振周波数信号を形成するためのものであり、上記制御信号に対応して複数通りの基準周波数信号を形成するものであり、
上記ＰＬＬ回路は、上記光ディスクから読み出されたものであるウォブル信号に同期動作を行うものであり、上記複数通りの基準周波数信号に基づいて上記光ディスクにおける複数通りの倍速による書き込み用クロック信号を形成するものであることを特徴とする光ディスク記録再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及び光ディスク記録再生装置に関し、ＰＬＬ（フェーズ・ロックド・ループ）のような可変周波数発振回路を備えたものに利用して好適な回路技術に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路で形成された周波数信号のジッタの原因は大きく分けて（１）ＶＣＯ制御端子に入る雑音、（２）ＶＣＯの電源に入る雑音である。上記（１) に対して有効な手段はＫｖ（ＶＣＯの利得）を下げることである。しかし、Ｋｖを下げるとＶＣＯの可変範囲が小さくなるという問題が生じる。この部分を補うためのものとして、特開２００４−００７５８８公報、特開２００４−２００７４２公報、特開平１０−０８４２７８号公報がある。
【特許文献１】特開２００４−００７５８８公報
【特許文献２】特開２００４−２００７４２公報、
【特許文献３】特開平１０−０８４２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＰＬＬのループ帯域によって、ＰＬＬ出力に出てくるジッタの成分は変化する。ここで、ループ帯域とはＰＬＬの追従性を意味する。ＰＬＬはループ帯域が高いほど、入力信号に追従しやすく入力信号雑音に弱くなる。通常ＰＬＬのループ帯域はジッタが最小になる最適点で決定される。しかしながら、光ディスクドライブ用ＰＬＬ（ＷＰＬＬ）に入力されるウォブル信号はディスク上から読み取ったものなので、ディスク上の傷、塵、ディスクの偏芯等の影響をうけ、欠陥の多い信号であり、ＷＰＬＬはその欠陥に追従しないためにループ帯域を下げる必要がある。これは現行ＤＶＤ、次世代ＤＶＤの１つであるブルーレイ（Blue-Ray）でも同様である。
【０００４】
通常のＰＬＬであれば、ジッタを最小にできる最適値は数十ＭＨｚであるが、ＤＶＤの書込ＰＬＬ（以下、ＷＰＬＬ）に関しては数ＫＨｚ（メディアによってことなる）のように低いため、上記（１）＋（２）依存のジッタが大きくなる。上記（２）の原因に対する対策は、コンデンサの挿入、シールド等のレイアウトに起因する対策であり定量的でない。しかも、ＬＳＩのチップサイズを大きくし、コストを上げるという問題が生じる。本願発明者等においては、次世代ブルーレイ向けのＷＰＬＬの開発にあたり、クロックの周波数が現行ＤＶＤよりも高く、しかも許容ジッタがより小さいために従来のようなＰＬＬ回路では満足する解が得られないという問題に直面した。
【０００５】
本願発明者においては、（３）ＶＣＯの素子自身が発生させる雑音がジッタに影響を及ぼすことに目が向けられていなことに気が付いた。つまり、どんな素子（抵抗、容量、ＭＯＳＦＥＴ）でも雑音を発生することは公知であり、ＭＯＳＦＥＴであれば、一番大きな雑音は１／ｆ（フリッカ）雑音であり熱雑音も多少ある。この種の雑音は通常ＭＯＳＦＥＴプロセスでは管理することが不可能であり、その発生する雑音量は出たところ勝負と考えられている。したがって、上記（３）ＶＣＯの素子自身が発生させる雑音に着目したジッタ低減法には全く目が向けられていないというのが現状である。
【０００６】
この発明の目的は、簡単な構成により高周波数で低ジッタの基準周波数信号を形成するＶＣＯを含む半導体集積回路装置及び光ディスク記録再生装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。制御電圧を受ける第１導電型の第１ＭＯＳＦＥＴのドレイン電流を受ける第２導電型のＭＯＳＦＥＴからなる第１電流ミラー回路と、上記第１電流ミラー回路の出力電流を受ける第１導電型のＭＯＳＦＥＴからなる第２電流ミラー回路と、上記第２電流ミラー回路の出力電流に基づいて動作電流が制御される複数の増幅回路からなるリングオシレータとを備え、上記第２電流ミラー回路は、制御信号により入出力電流比が切り替えられてなり、上記リングオシレータのジッタが許容値を満足するよう範囲で最大入出力電流比を設定する。
【発明の効果】
【０００８】
制御信号に対応して最大入出力電流比又はそれ以下の制御電流でリングオシレータが動作するから常に許容ジッタ以下での動作を保証することができる。
【発明を実施するための最良の形態】
【０００９】
図１には、ＶＣＯを構成する電圧電流（ＶＩ）変換回路の一実施例の回路図が示されている。この実施例のＶＩ変換回路は、ＶＩ変換部と出力電流制御部とから構成される。ＶＩ変換部は、制御電圧ＶＣをゲートに受けて、ドレインから変換電流ＩＣ０を形成するＮチャネルＭＯＳＦＥＴＱ１０から構成される。このＭＯＳＦＥＴＱ１０のソースには回路の接地電位が供給される。このＭＯＳＦＥＴＱ１０は、ジッタ特性の改善のために制御電圧ＶＣが最大のとき、後述するリングオシレータの動作電流を最大電流にできるよう比較的大きなサイズに形成される。
【００１０】
出力電流制御部は、ＰチャネルＭＯＳＦＥＴで構成された第１電流ミラー回路とＮチャネルＭＯＳＦＥＴで構成された第２電流ミラー回路とを含むように構成される。第１電流ミラー回路は、上記ＭＯＳＦＥＴＱ１０のドレインと電源電圧ＶＤＤとの間に設けられたダイオード形態のＰチャネルＭＯＳＦＥＴＱ１１と、ＭＯＳＦＥＴＱ１１とゲート及びソースが共通化されたＰチャネルＭＯＳＦＥＴＱ１２から構成され、ＭＯＳＦＥＴＱ１２のドレインから出力電流ＩＣ０’を形成する。つまり、第１電流ミラー回路は、ＶＩ変換用のＭＯＳＦＥＴＱ１０で形成された吸い込み電流信号ＩＣ０を押し出し電流信号ＩＣ０’に変換させる動作を行う。ＭＯＳＦＥＴＱ１１とＱ１２は、そのサイズが同じく形成されて入出力電流比は１：１のように電流利得を持たないようにされる。
【００１１】
第２電流ミラー回路は、ＮチャネルＭＯＳＦＥＴＱ２１とＱ２２から構成される。この第２電流ミラー回路には、電流制御機能が設けられる。電流制御機能は第１電流制御回路ＡＴＴ１と第２電流制御回路ＡＴＴ２により実現される。第１電流制御回路ＡＴＴ１の回路構成が代表として例示的に示されているように、ダイオード接続のＭＯＳＦＥＴＱ１３〜Ｑ１６に対してスイッチＭＯＳＦＥＴＱ１４〜Ｑ２０がそれぞれ直列接続されて直列回路とされる。上記スイッチＭＯＳＦＥＴＱ１４〜Ｑ２０のゲートには、制御信号ＣＢ０〜ＣＢ３が供給される。これら４つの直列回路は、上記入力側のＭＯＳＦＥＴＱ２１に対して並列接続される。つまり、これらの直列回路は、第１電流ミラー回路から供給される電流信号ＩＣ０’を同図に点線で示したように電流パイパス経路を構成する。
【００１２】
上記ＭＯＳＦＥＴＱ１３〜Ｑ１６は、特に制限されないが、上記入力側ＭＯＳＦＥＴＱ２１を基準の１として、２進の重みを持つように形成される。例えば、ＭＯＳＦＥＴＱ２１をサイズ１とすると、ＭＯＳＦＥＴＱ１３は同じく１、ＭＯＳＦＥＴＱ１４はその２倍、ＭＯＳＦＥＴＱ１５は４倍、ＭＯＳＦＥＴＱ１６は８倍のサイズとされる。このようなサイズ比に対応して制御信号ＣＢ０〜ＣＢ３は２進の重みを持つようにされる。
【００１３】
制御信号ＣＢ０〜ＣＢ３が全てロウレベルのときには、電流ＩＣ０’は、その全てがＭＯＳＦＥＴＱ２１に供給されるので、出力電流ＩＣは、ＶＩ変換された電流ＩＣ０と同じくされて最大電流となる。これに対して、制御信号ＣＢ０がハイレベルになると、ＭＯＳＦＥＴＱ１７がオン状態となり、電流ＩＣ０’は、ＭＯＳＦＥＴＱ１３とＱ２１が同じサイズであるので、１／２の電流がパイパスさせられて半分の電流に減衰させられる。これにより、出力電流ＩＣは、ＶＩ変換された電流ＩＣ０の１／２に減衰させられる。制御信号ＣＢ１がハイレベルになると、ＭＯＳＦＥＴＱ１８がオン状態となり、電流ＩＣ０’は、ＭＯＳＦＥＴＱ１４とＱ２１が２：１であるので、２／３の電流がパイパスさせられて１／３の電流に減衰させられる。これにより、出力電流ＩＣは、ＶＩ変換された電流ＩＣ０の１／３に減衰させられる。
【００１４】
制御信号ＣＢ２がハイレベルになると、ＭＯＳＦＥＴＱ１９がオン状態となり、電流ＩＣ０’は、ＭＯＳＦＥＴＱ１５とＱ２１が４：１であるので、４／５の電流がパイパスさせられて１／５の電流に減衰させられる。これにより、出力電流ＩＣは、ＶＩ変換された電流ＩＣ０の１／５に減衰させられる。制御信号ＣＢ３がハイレベルになると、ＭＯＳＦＥＴＱ２０がオン状態となり、電流ＩＣ０’は、ＭＯＳＦＥＴＱ１６とＱ２１が８：１であるので、８／９の電流がパイパスさせられて１／９の電流に減衰させられる。これにより、出力電流ＩＣは、ＶＩ変換された電流ＩＣ０の１／９に減衰させられる。以下、制御信号ＣＢ０〜ＣＢ３の組み合わせることにより、最小で出力電流ＩＣはＶＩ変換された電流ＩＣ０の１／６５まで減衰させることができる。
【００１５】
同図にブラックボックスで示した第２電流制御回路ＡＴＴ２は、上記第１電流制御回路ＡＴＴ１と同様な回路により構成さて、制御信号ＴＢ０とＴＢ１が供給される。上記第１電流制御回路ＡＴＴ１は、ＶＣＯの周波数レンジ切り替え用として用いられる。上記第２電流制御回路ＡＴＴ２は、素子のプロセスバラツキを補償するために用いられる。つまり、半導体集積回路に回路が形成された時点で、ＶＣＯの最高周波数が使用の周波数レンジに入るように上記制御信号ＴＢ０とＴＢ１によって調整される。このため、上記制御信号ＴＢ０とＴＢ１は、ヒューズ又は不揮発性記憶素子等により固定的に設定されるトリミング信号とされる。
【００１６】
図２には、ＶＣＯを構成するＶＩ変換回路の他の一実施例の回路図が示されている。この実施例では、出力電流制御部に変更が加えられている。特に制限されないが、この実施例では、第１電流ミラー回路側に上記第２電流制御回路ＡＴＴ２が設けられ、第２電流ミラー回路側に上記第１電流制御回路ＡＴＴ１が設けられる。
【００１７】
第１電流ミラー回路に設けられた第２電流制御回路ＡＴＴ２は、ＰチャネルからなるＭＯＳＦＥＴＱ３０とＱ３１からなる電流ミラー回路において、出力側ＭＯＳＦＥＴＱ３１に対して、ＰチャネルＭＯＳＦＥＴＱ３２とＱ３３が並列形態に接続される。これらＭＯＳＦＥＴＱ３２とＱ３３のゲートとドレイン間には、ＣＭＯＳスイッチＳ１とＳ２がそれぞれ設けられる。これらＣＭＯＳスイッチＳ１とＳ２は、上記制御信号ＴＢ０，ＴＢ１によってそれぞれスイッチ制御される。この実施例では、ＭＯＳＦＥＴＱ３１＋Ｑ３２、Ｑ３３の合計サイズがＭＯＳＦＥＴＱ３０と同じサイズにされる。したがって、制御信号ＴＢ０とＴＢ１によりＭＯＳＦＥＴＱ３２とＱ３３がＭＯＳＦＥＴＱ３１と並列形態とされたときに、電流ミラー回路のＭＯＳＦＥＴのサイズ比が１：１となってＶＩ変換電流ＩＣ０に対応した最大出力電流ＩＣ０”が得られる。
【００１８】
以後、上記制御信号ＴＢ０，ＴＢ１によって、ＣＭＯＳスイッチＳ１，Ｓ２をオフ状態にすると、上記出力側として並列形態にされるＭＯＳＦＥＴの数が減るので、それに対応して出力電流ＩＣ０”が減衰させられる。例えば、出力ＭＯＳＦＥＴＱ３１〜Ｑ３３のサイズ比を１、２、４のようにすると、制御信号ＴＢ０とＴＢ１によりスイッチＳ１とＳ２がオフ状態のときには、ＶＩ変換電流ＩＣ０に対して１／７の最小出力電流ＩＣ０”となる。スイッチ１がオン状態のときには、３／７に、スイッチ２がオン状態ときには５／７のようにＶＩ変換電流ＩＣ０に対して減衰させられた出力電流ＩＣ０”を得ることができる。
【００１９】
図３には、この発明に係るＶＣＯの一実施例のブロック図が示されている。この実施例は、前記図１又は図２に示されたＶＩ変換部と出力電流制御部によって、差動増幅回路Ａ１〜Ａ３をそれぞれ遅延バッファとするリングオシレータの制御電流ＩＣが形成される。つまり、ＶＩ変換部に制御電圧ＶＣが供給されて、かかる電圧ＶＣに対応した制御電流ＩＣによってリングオシレータの発振周波数が制御されるのでＶＣＯ（電圧制御発振回路）を構成するものとなる。
【００２０】
この実施例では、出力電流制御部においては電流利得が１以下であることに特徴がある。つまり、ＶＩ変換部において、リングオシレータの発振周波数を最大周波数にする制御電流ＩＣに対応するよう電圧／電流変換させることにより、上記出力電流制御部では電流増幅を行うことを不要としている。上記リングオシレータの発振周波数を制御する制御電流ＩＣに雑音が重畳されると、ＶＣＯで形成される発振信号にジッタを増加させる。本願発明では、この制御電流ＩＣに重畳される雑音成分を削減して、ジッタの低減を図るようするものである。前記のように回路を構成する素子が出す雑音（フリッカ雑音、ショット雑音及び熱雑音等）は、基本的には製造プロセスに依存し、基本的には回路により調整できないものである。
【００２１】
しかしながら、本願発明者等においては、ある着目点から回路的手法によって上記制御電流ＩＣに重畳される雑音成分を削減、言い換えるならば、最小に抑えることができるものであることに気が付いたのである。従来のＶＣＯでは、上記出力電流制御部に電流利得を持たせるようにするものである。このような電流増幅を前提として、例えば２つの周波数レンジに対応して１Ｖの制御電圧ＶＣに対して５００ｍＡと１００ｍＡのような２通りの制御電流ＩＣを得る場合、ＶＩ変換部で制御電圧ＶＣが１Ｖのときに２０ｍＡのＶＩ変化動作を行わせ、出力電流制御部によって２０ｍＡから５００ｍＡのように２５倍と５倍の電流増幅を切り替えるようにするものである。このとき、ＶＩ変換部で発生した雑音は、上記電流増幅によって同様に２５倍、５倍のように増幅されてしまう。特に、高い周波数信号を得るときには増幅率が大きくて大きなジッタを発生するため、もともと周期が短い信号に対してジッタが大きくなり、周期に対するジッタ比率を大きくしてしまうという問題を有する。
【００２２】
本願発明を上記の例に当てはめて説明すると、ＶＩ変換部で制御電圧ＶＣが１Ｖのときに５００ｍＡのＶＩ変化動作を行わせ、出力電流制御部によって５００ｍＡから５００ｍＡを得る場合と、１／５に減衰して１００ｍＡを得るものであるためにＶＩ変換部で発生した雑音及び出力電流制御部で発生した雑音しか制御電流ＩＣに影響を与えない。つまり、上記最高周波数のときのジッタが最大となり、それが許容値を満足するなら、周波数レンジの切り替えによって、益々ジッタが減る上にその周期も長くなるので周期に対するジッタの割合を大幅に低減することができる。
【００２３】
図６には、この発明を説明するための波形図が示されている。同図では、上記のように２０ｍＡから５００ｍＡのように電流増幅してＶＣＯを制御した場合のジッタが、周期にして約２．５２％であったものを、同じ条件のもとに本願のように５００ｍＡをＶＩ変換部で形成して、それをそのまま伝えた場合のジッタは、周期に対して約１．８５％のように低減させることができることがシミュレーションにより確認された。
【００２４】
以上のように電流制御部の電流ミラー回路に利得を与えると、ＶＩ変換部と電流ミラーを構成するＭＯＳＦＥＴ自身の雑音が共に増幅されてしまうので、これを避けるため、この実施例では前記のように出力電流制御部を構成する電流ミラー回路には利得を持たせず、逆に図１の実施例のように電流をバイパスさせて捨てることより、雑音成分も小さくしたり、図２の実施例のように入出力のＭＯＳＦＥＴサイズ比を１以下に設定したりすることにより、制御電流の減衰に対応して雑音成分も減衰させることができるものとなり、簡単な構成によって高い周波数においてもジッタを大幅に低減できるものとなる。
【００２５】
本願発明では、ＶＩ変換部で必要な最大制御電流を得る構成のためにＭＯＳＦＥＴは比較的大きな素子サイズにより形成される。このようにＭＯＳＦＥＴ自身のサイズを大きくし、ゲート容量を増加させると、１／ｆ雑音の影響がゲート容量で緩和させられるのでこの点からも雑音低減、ひいてはジッタ低減に効果がある。
【００２６】
図４には、この発明に係る半導体集積回路装置に設けられるＰＬＬ（フェーズ・ロックド・ループ）回路の一実施例のブロック図が示されている。この実施例の各回路ブロックは、半導体集積回路装置を構成する他の回路とともに１つの半導体基板上において形成される。この実施例のＰＬＬ回路は、次の各回路ブロックから構成される。
【００２７】
基準クロック端子には、基準クロックｆINが供給される。この基準クロックｆINは、位相比較器の一方の入力に供給される。帰還クロックｆFBが、可変Ｍ分周回路を通して上記位相比較器の他方の入力に供給される。特に制限されないが、上記可変Ｍ分周器には、外部から供給される逓倍比Ｍによりその分周比（Ｍ）が設定される。分周比Ｍは、例えばＤＶＤ＋ＲＷではＭ＝３２、ＤＶＤ−ＲＷではＭ＝１８６である。このような分周比Ｍの設定によりＰＬＬ回路にあっては、複数通りのクロック信号の周波数を設定することができる。
【００２８】
上記位相比較器で形成された位相比較結果に対応してチャージポンプ回路が動作し、位相差に対応してチャージアップ電流又はディスチャージ電流を形成する。このチャージアップ電流又はディスチャージ電流がキャパシタＣF に伝えられ、制御電圧ＶF が生成される。この制御電圧ＶF は、前記制御電圧ＶＣに対応している。この制御電圧ＶF は電圧電流変換器（前記図１、図２の実施例回路）を通して電流制御発振器（前記図３のリングオシレータ）に伝えられ、その発振周波数を制御する。同図には、電圧電流変換器に含まれる周波数レンジの切り替えやプロセス調整用の制御信号は省略されている。
【００２９】
上記電流制御発振器の出力信号は、２分周回路を通して出力される。この分周回路は、電流制御発振器としてのリングオシータを出力レベルの増幅回路を兼ねており、デューティ５０％のパルス信号を形成する。この２分周器の出力信号は、一方において、帰還クロックｆFBとして可変Ｍ分周器に伝えられる。他方において、クロック分配系に伝えられて必要なクロックＣＬＫが生成される。ＰＬＬ回路では、基準クロックｆINと、Ｍ分周された帰還クロックｆFBとを位相比較（周波数比較）し、その位相差（周波数差）に対応した位相出力によりロウパスフィルタを構成するチャージホンプ回路とキャパシタＣF 及び電圧電流変換器（パルス幅電流変換器）を介して電流制御発振器を制御するので、両クロックｆINとｆFBの位相（周波数）が一致するように電流制御発振器の発振動作が行われるものとなる。
【００３０】
図５には、リングオシレータの一実施例の回路図が示されている。この実施例では、可変遅延段として差動増幅回路が用いられる。すなわち、Ｎチャネル型の差動ＭＯＳＦＥＴＱ１とＱ２の共通化されたソースと回路の接地電位ＶＳＳとの間には、動作電流を形成するＮチャネル型の電流源ＭＯＳＦＥＴＱ７が設けられる。このＭＯＳＦＥＴＱ７のゲートには、前記図１、図２で形成された制御電流ＩＣに対応した電流が流れるようにされる。同図では、省略されているが、前記図１又は図２の出力ＭＯＳＦＥＴＱ２２のドレインから出力される制御電流ＩＣは、ＰチャネルＭＯＳＦＥＴからなる電流ミラー回路を通してダイオード接続のＮチャネルＭＯＳＦＥＴに供給する。そして、このＭＯＳＦＥＴと上記ＭＯＳＦＥＴＱ７とを電流ミラー形態とすることにより、前記図１又は図２のＭＯＳＦＥＴＱ２２に流れる電流と等しい電流をＭＯＳＦＥＴＱ７に流すようにするものである。
【００３１】
差動入力対を形成する上記差動ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間には、差動出力対として動作させるための端子に接続され、ダイオード形態で接続されたＰチャネルＭＯＳＦＥＴＱ３とＱ４がそれぞれ設けられる。また、これらのＭＯＳＦＥＴＱ３とＱ４には、それぞれ並列形態にされたＰチャネルＭＯＳＦＥＴＱ５とＱ６とが設けられ、ＭＯＳＦＥＴＱ５とＱ６のゲートにはバイアス電圧ＶＢが供給されて定常的にオン状態にされて抵抗素子として動作させられる。上記ＭＯＳＦＥＴＱ１〜Ｑ７が可変遅延段１を構成し、同様な回路により可変遅延段２ないしＮを構成して、それらをリング状に接続してリングオシレータが構成される。上記差動回路を遅延段として用いた場合には、ＣＭＯＳインバータ回路を用いた場合に比べて遅延時間を短く、差動信号が順次に伝えられるので高い周波数の発振信号を安定的に得ることができ、電源雑音に対しても強い。また、インバータ回路を用いた場合には、奇数段でしかリングオシレータを構成できないが、差動回路を用いたときには偶数段でも全体として伝達信号を逆相にすれば発振動作を行わせることができる。
【００３２】
図７には、この発明に係るＤＶＤ記録再生装置の一実施例のブロック図が示されている。モータにより光ディスク（ＤＶＤ）を回転させる。モータは、ドライバにより回転駆動される。モータの回転制御は、サーボ部によって行われる。光ディスクには光ピックアップによりレーザー光線が照射されて書き込み又は読み出し動作が行われる。上記レーザー光線は、光ピックアップに搭載されたレーザーダイオードがレーザーダイオードドライバＬＤＤにより駆動されて発生させられる。図示しない上記レーザー光線の反射光を受けて光電変換するフォトディテクタと、上記フォトディテクタの出力を電流電圧変換行うＩ−Ｖ変換器がある。
【００３３】
上記アナログフロントエンドＡＦＥの出力信号は、一方において再生用ＰＬＬに供給されて、復調を行うための基準クロックと、２値化された再生信号とが取り出される。復調部では、上記基準クロックと再生信号から復調動作が行われてＤＲＡＭコントローラを介してメモリＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に一時記録される。そして、特に制限されないが、パソコン（パーソナルコンピュータ）とのインタフェース回路ＡＴＡＰＩを通してパソコンに伝えられて出力される。つまりデータが出力される。
【００３４】
パソコン等により生成された書込用データは、上記インタフェース回路ＡＴＡＰＩ及びＤＲＡＭコントローラを介してメモリＳＤＲＡＭに保持され、変調部により変調される。この変調や書き込みに必要なクロックは、上記アナログフロントエンドＡＦＥの出力信号を受ける書込用ＰＬＬ（ＷＰＬＬ）により生成される。この書込用ＰＬＬは、前記図４（図１、図２の電圧電流変換部及び出力電流制御部）に示したようなＰＬＬ回路から構成されている。ＭＩＣＯＭは、マイクロコンピュータであり、ＤＲＡＭコントローラを介してデータの入出力制御の他、記録／再生動作の全体を制御する。特に制限されないが、上記再生用ＰＬＬ、復調部、ＤＲＡＭコントローラ、メモリＳＤＲＡＭ、インターフェイス回路ＡＴＡＰＩ、マイクロコンピュータＭＩＣＯＭ、変調部、サーボ部、書込用ＰＬＬは一つのシリコン等の半導体基板上に形成される。上記アナログフロントエンドＡＦＥは別チップであり、信号線はＤＶＤドライブの基板上を通過して、ＷＰＬＬに入力される。ここでアナログフロントエンドＡＦＥからのウォブル信号は、基板上の雑音、他の信号によって電気的に汚され、信号品質は保証されない。
【００３５】
ループ帯域とはＰＬＬの追従性を意味し、ＰＬＬはループ帯域が高いほど入力信号に追従しやすくなる反面、上記ＤＶＤ基板上で受けるウォブル信号の電気的雑音によっても敏感に反応し、ジッタの増加を招く。もちろん、前記の光ディスク上の汚れ、傷等によって発生するウォブル信号の雑音、信号欠陥によっても敏感に反応するようになる。それ故、ＤＶＤのＷＰＬＬに関しては、前記説明したように数ＫＨｚのように低くすることが必要とされる。前記（３）の原因によるジッタに関しては、素子自身の雑音に関しては管理不可能であるが、前記実施例の回路技術を適用することにより、ＶＩ変換された電流信号に実質的に利得を持たせないという回路構成にて対策できる。したがって、光ディスクのキズ、ゴミ等の影響を回避するためにループ帯域を低く決められているＤＶＤに関しては特に本願発明の技術は必須なものとなる。また、ループ帯域を決められていない回路でも、いままで何も対策しなかった（３）の原因に関して対策できるので、より低ジッタなＰＬＬを量産することができるものとなる。
【００３６】
なお、ＰＬＬジッタに仕様が厳しい製品としては、ＤＶＤ、ＨＤＤ等のストレージ系と、SONET（OC-192準拠）などの長距離／短距離の光通信系、PC#express、Serial-ATAPなどのパソコンのインタフェース系の製品でありこれらはジッタ仕様が厳しい。PC#express、Serial-ATAPは仕様の中でジッタの成分をランダムジッタとデターミニスティックジッタにわけて、それぞれの数値を規定されている。ランダムジッタは前記（３）依存ジッタ、デターミニスティックジッタは前記（１）＋（２）依存ジッタなので、前記（３）依存ジッタの対策はランダムジッタの仕様が厳しい場合に有効になる。
【００３７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、リングオシレータは、図５のような差動増幅器を用いるもの他、ＣＭＯＳインバータ回路等を用いるものであってもよい。すなわち、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのそれぞれに、電流制御されたＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを直列接続して、インバータ回路段での遅延時間を制御してリングオシレータを構成するようにするものであってもよい。また、出力電流制御部において、若干の電流利得を持たせてもよい。つまり、プロセスバラツキによりＶＩ変換部で必要な最大電流信号がえられないときにも対応できるよう第１電流ミラー回路又は第２電流ミラー回路により上記プロセスバラツキを補う分だけ電流増幅しておいて、その減衰量を調整してプロセスバラツキを補償した最大出力電流を得るようにしてもよい。この発明は、ＰＬＬ回路等に用いられるＶＣＯを含む半導体集積回路装置及び光ディスク記録再生装置に広く利用ができる。
【図面の簡単な説明】
【００３８】
【図１】ＶＣＯを構成する電圧電流変換回路の一実施例を示す回路図である。
【図２】ＶＣＯを構成するＶＩ変換回路の他の一実施例を示す回路図である。
【図３】この発明に係るＶＣＯの一実施例を示すブロック図である。
【図４】この発明に係る半導体集積回路装置に設けられるＰＬＬ回路の一実施例を示すブロック図である。
【図５】この発明に用いられるリングオシレータの一実施例を示す回路図である。
【図６】この発明を説明するための波形図である。
【図７】この発明に係るＤＶＤ記録再生装置の一実施例を示すブロック図である。
【符号の説明】
【００３９】
Ｑ１〜Ｑ３３…ＭＯＳＦＥＴ、ＡＴＴ１…第１電流制御回路、ＡＴＴ２…第２電流制御回路、Ａ１〜Ａ３…差動増幅回路、ＣＦ  …キャパシタ、ＡＦＥ…アナログフロントエンド、ＬＤＤ…レーザーダイオードドライバ、ＳＤＲＡＭ…メモリ、ＡＴＡＰＩ…インタフェース回路、ＭＩＣＯＭ…マイクロコンピュータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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