(57)【要約】【課題】大きな抵抗値の書込線に対しても規定値の書込電流を供給する。【解決手段】線路３ａ，３ｂを有する書込ビット線３の書込電流Ｉｗ１を定電流制御する電流制御回路５１と、線路３ａ，３ｂの各開放側端部から書込電流Ｉｗ１を供給するトランジスタＱ１，Ｑ２と、各開放側端部から書込電流Ｉｗ１を電流制御回路５１に出力するトランジスタＱ３，Ｑ４と、トランジスタＱ３のオン時にトランジスタＱ５，Ｑ６をオフ、オンにしてトランジスタＱ１，Ｑ２をオフ、オンにし、トランジスタＱ４のオン時にトランジスタＱ５，Ｑ６，Ｑ１，Ｑ２をそれぞれ逆の状態にする差動増幅回路６１と、線路３ａの開放側端部とトランジスタＱ５のベースとの間に配設されたダイオードＤ１と、線路３ｂの開放側端部とトランジスタＱ６のベースとの間に配設されたダイオードＤ２とを備えた。【選択図】図３
2006172537.tif 000002
【特許請求の範囲】
【請求項１】
記録セル内の一対の磁気抵抗効果発現体にそれぞれ近接して配設されると共に一方の端部同士が互いに接続された一対の線路を有する書込線に流れる書込電流を一定値に制御する第１の電流制御回路と、
前記一対の線路のうちの一方の線路における他端側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する第１のトランジスタと、
前記一対の線路のうちの他方の線路における他端側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する第２のトランジスタと、
前記一方の線路における前記開放側端部に接続されると共に前記第２のトランジスタによって供給されている前記書込電流をオン状態において前記第１の電流制御回路に出力する第３のトランジスタと、
前記他方の線路における前記開放側端部に接続されると共に前記第３のトランジスタのオン・オフ状態とは逆のオン・オフ状態に制御されて、前記第１のトランジスタによって供給されている前記書込電流を当該オン状態において前記第１の電流制御回路に出力する第４のトランジスタと、
出力端子が互いに接続された第５および第６のトランジスタ、および当該第５および第６のトランジスタに流れる電流の合計値を一定値に制御する第２の電流制御回路を含んで構成されて、前記第３のトランジスタがオン状態に移行し、かつ第４のトランジスタがオフ状態に移行したときに前記第５のトランジスタおよび前記第６のトランジスタがそれぞれオフ状態およびオン状態に移行することによって前記第１のトランジスタおよび前記第２のトランジスタをそれぞれオフ状態およびオン状態に移行させ、前記第４のトランジスタがオン状態に移行し、かつ第３のトランジスタがオフ状態に移行したときに前記第５のトランジスタおよび前記第６のトランジスタがそれぞれオン状態およびオフ状態に移行することによって前記第１のトランジスタおよび前記第２のトランジスタをそれぞれオン状態およびオフ状態に移行させる差動増幅回路と、
前記一方の線路における前記開放側端部と前記第５のトランジスタの制御端子との間に配設されて前記第１のトランジスタから当該開放側端部を介して当該制御端子に向かう電流の通過を許容する第１の一方向性素子と、
前記他方の線路における前記開放側端部と前記第６のトランジスタの制御端子との間に配設されて前記第２のトランジスタから当該開放側端部を介して当該制御端子に向かう電流の通過を許容する第２の一方向性素子とを備えている磁気メモリデバイス用書込回路。
【請求項２】
前記第１の一方向性素子および前記第２の一方向性素子はダイオードである請求項１記載の磁気メモリデバイス用書込回路。
【請求項３】
前記ダイオードはシリコンダイオードである請求項２記載の磁気メモリデバイス用書込回路。
【請求項４】
前記第１の一方向性素子は前記第１のトランジスタおよび前記第５のトランジスタの間に配設されてエミッタフォロワ接続されたトランジスタであり、前記第２の一方向性素子は前記第２のトランジスタおよび前記第６のトランジスタの間に配設されてエミッタフォロワ接続されたトランジスタである請求項１記載の磁気メモリデバイス用書込回路。
【請求項５】
外部磁界によって抵抗値が変化する一対の磁気抵抗効果発現体を備えた記録セルと、
前記一対の磁気抵抗効果発現体に近接してそれぞれ配設されると共に一方の端部同士が互いに接続された一対の線路を有する書込線と、
前記書込線に流れる書込電流を一定値に制御する第１の電流制御回路と、
前記一対の線路のうちの一方の線路における他端側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する第１のトランジスタと、
前記一対の線路のうちの他方の線路における他端側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給可能な第２のトランジスタと、
前記一方の線路における前記開放側端部に接続されると共に前記第２のトランジスタによって供給されている前記書込電流をオン状態において前記第１の電流制御回路に供給する第３のトランジスタと、
前記他方の線路における前記開放側端部に接続されると共に前記第３のトランジスタのオン・オフ状態とは逆のオン・オフ状態に制御されて、前記第１のトランジスタによって供給されている前記書込電流を当該オン状態において前記第１の電流制御回路に供給する第４のトランジスタと、
出力端子が互いに接続された第５および第６のトランジスタ、および当該第５および第６のトランジスタに流れる電流の合計値を一定値に制御する第２の電流制御回路を含んで構成されて、前記第３のトランジスタがオン状態に移行し、かつ第４のトランジスタがオフ状態に移行したときに前記第５のトランジスタおよび前記第６のトランジスタがそれぞれオフ状態およびオン状態に移行することによって前記第１のトランジスタおよび前記第２のトランジスタをそれぞれオフ状態およびオン状態に移行させ、前記第４のトランジスタがオン状態に移行し、かつ第３のトランジスタがオフ状態に移行したときに前記第５のトランジスタおよび前記第６のトランジスタがそれぞれオン状態およびオフ状態に移行することによって前記第１のトランジスタおよび前記第２のトランジスタをそれぞれオン状態およびオフ状態に移行させる差動増幅回路と、
前記一方の線路における前記開放側端部と前記第５のトランジスタの制御端子との間に配設されて前記第１のトランジスタから当該開放側端部を介して当該制御端子に向かう電流の通過を許容する第１の一方向性素子と、
前記他方の線路における前記開放側端部と前記第６のトランジスタの制御端子との間に配設されて前記第２のトランジスタから当該開放側端部を介して当該制御端子に向かう電流の通過を許容する第２の一方向性素子とを備えている磁気メモリデバイス。
【請求項６】
前記第１の一方向性素子および前記第２の一方向性素子はダイオードである請求項５記載の磁気メモリデバイス。
【請求項７】
前記ダイオードはシリコンダイオードである請求項６記載の磁気メモリデバイス。
【請求項８】
前記第１の一方向性素子は前記第１のトランジスタおよび前記第５のトランジスタの間に配設されてエミッタフォロワ接続されたトランジスタであり、前記第２の一方向性素子は前記第２のトランジスタおよび前記第６のトランジスタの間に配設されてエミッタフォロワ接続されたトランジスタである請求項５記載の磁気メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果発現体を含む記憶セルを備えて情報の記録および読出が可能に構成された磁気メモリデバイス用書込回路、およびこの磁気メモリデバイス用書込回路を備えた磁気メモリデバイスに関するものである。
【背景技術】
【０００２】
この種の磁気メモリデバイスとして、本願出願人が既に提案した特開２００４−１７８６２３号公報に開示された磁気メモリデバイスが知られている。この磁気メモリデバイスは、磁気ランダムアクセスメモリ（以下、「ＭＲＡＭ：Magnetic Random Access Memory 」ともいう）であって、一対の磁気抵抗効果素子および一対の逆流防止用ダイオードを備えた複数の記録セルが二次元配列されて構成されている。この場合、各記憶セルには、一対の磁気抵抗効果素子のいずれか一方の抵抗値を他方に比べて大きくすることにより、２値化された情報が記憶される。
【０００３】
この磁気メモリデバイスでは、Ｘ方向カレントドライブ回路群に含まれている１つの書込回路としてのＸ方向カレントドライブ回路、およびＹ方向カレントドライブ回路群に含まれている１つの書込回路としてのＹ方向カレントドライブ回路を選択することにより、選択されたＸ方向カレントドライブ回路およびＹ方向カレントドライブ回路がそれぞれに接続された書込用ビット線および書込用ワード線に書込電流が供給される結果、記憶セル群に含まれている複数の記憶セルのうちのこの書込用ビット線および書込用ワード線の交差部分に配設されている記憶セルに情報が記憶される。この場合、Ｘ方向カレントドライブ回路およびＹ方向カレントドライブ回路は、同公報中の図５に示すように、トランジスタＱ１〜Ｑ８および抵抗器Ｒ１〜Ｒ４を用いて構成されている。
【特許文献１】特開２００４−１７８６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、発明者らは、上記した従来の磁気メモリデバイス用書込回路をさらに検討した結果、以下のような改善すべき点を発見した。すなわち、磁気メモリデバイスの記憶容量を増加させるべく、記憶セル群に含まれている記憶セルの数を増加させようとするときには、記録セル群の集積度を高める必要があるため、書込用ビット線および書込用ワード線の線幅を細くせざるを得ない結果、書込用ビット線および書込用ワード線の各抵抗値が増加する。具体的には、１０００Ω未満であった各抵抗値が１０００Ω以上１５００Ω以下の範囲内にまで増加する。しかしながら、この磁気メモリデバイス用書込回路では、書込用ビット線（および書込用ワード線）が接続される各ドライブポイント間の電位差がそれほど大きくないため、書込用ビット線（および書込用ワード線）の抵抗値が増加したときに、書込用ビット線（および書込用ワード線）に規定値の書込電流を供給するのが困難となる。このため、この磁気メモリデバイス用書込回路では、図４において符号Ｔで示すように、１０００Ω以上１５００Ω以下の範囲Ｗ内の抵抗値を有する書込線に対して、規定値の書込電流（同図では約１１００ｍＡ）を供給することができないこととなる。したがって、この磁気メモリデバイス用書込回路には、より大きな抵抗値の書込用ビット線（および書込用ワード線）に対しても規定値の書込電流を供給可能とするのが好ましい。
【０００５】
本発明は、かかる課題を解決すべくなされたものであり、一層大きな抵抗値の書込線に対しても規定値の書込電流を供給し得る磁気メモリデバイス用書込回路、および磁気メモリデバイスを提供することを主目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく本発明に係る磁気メモリデバイス用書込回路は、記録セル内の一対の磁気抵抗効果発現体にそれぞれ近接して配設されると共に一方の端部同士が互いに接続された一対の線路を有する書込線に流れる書込電流を一定値に制御する第１の電流制御回路と、前記一対の線路のうちの一方の線路における他端側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する第１のトランジスタと、前記一対の線路のうちの他方の線路における他端側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する第２のトランジスタと、前記一方の線路における前記開放側端部に接続されると共に前記第２のトランジスタによって供給されている前記書込電流をオン状態において前記第１の電流制御回路に出力する第３のトランジスタと、前記他方の線路における前記開放側端部に接続されると共に前記第３のトランジスタのオン・オフ状態とは逆のオン・オフ状態に制御されて、前記第１のトランジスタによって供給されている前記書込電流を当該オン状態において前記第１の電流制御回路に出力する第４のトランジスタと、出力端子が互いに接続された第５および第６のトランジスタ、および当該第５および第６のトランジスタに流れる電流の合計値を一定値に制御する第２の電流制御回路を含んで構成されて、前記第３のトランジスタがオン状態に移行し、かつ第４のトランジスタがオフ状態に移行したときに前記第５のトランジスタおよび前記第６のトランジスタがそれぞれオフ状態およびオン状態に移行することによって前記第１のトランジスタおよび前記第２のトランジスタをそれぞれオフ状態およびオン状態に移行させ、前記第４のトランジスタがオン状態に移行し、かつ第３のトランジスタがオフ状態に移行したときに前記第５のトランジスタおよび前記第６のトランジスタがそれぞれオン状態およびオフ状態に移行することによって前記第１のトランジスタおよび前記第２のトランジスタをそれぞれオン状態およびオフ状態に移行させる差動増幅回路と、前記一方の線路における前記開放側端部と前記第５のトランジスタの制御端子との間に配設されて前記第１のトランジスタから当該開放側端部を介して当該制御端子に向かう電流の通過を許容する第１の一方向性素子と、前記他方の線路における前記開放側端部と前記第６のトランジスタの制御端子との間に配設されて前記第２のトランジスタから当該開放側端部を介して当該制御端子に向かう電流の通過を許容する第２の一方向性素子とを備えている。本発明において、「トランジスタ」とは、バイポーラ型トランジスタや電界効果型トランジスタを含む概念である。また、「制御端子」とは、バイポーラ型トランジスタではベース端子を意味し、電界効果型トランジスタではゲート端子を意味する。また、「出力端子」とは、バイポーラ型トランジスタではエミッタ端子を意味し、電界効果型トランジスタではソース端子を意味する。
【０００７】
この場合、前記第１の一方向性素子および前記第２の一方向性素子としてダイオードで構成することができる。
【０００８】
また、前記ダイオードとしてシリコンダイオードを採用することができる。
【０００９】
また、前記第１の一方向性素子として、前記第１のトランジスタおよび前記第５のトランジスタの間に配設されてエミッタフォロワ接続されたトランジスタを採用し、前記第２の一方向性素子として、前記第２のトランジスタおよび前記第６のトランジスタの間に配設されてエミッタフォロワ接続されたトランジスタを採用することができる。
【００１０】
また、本発明に係る磁気メモリデバイスは、外部磁界によって抵抗値が変化する一対の磁気抵抗効果発現体を備えた記録セルと、前記一対の磁気抵抗効果発現体に近接してそれぞれ配設されると共に一方の端部同士が互いに接続された一対の線路を有する書込線と、前記書込線に流れる書込電流を一定値に制御する第１の電流制御回路と、前記一対の線路のうちの一方の線路における他端側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する第１のトランジスタと、前記一対の線路のうちの他方の線路における他端側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給可能な第２のトランジスタと、前記一方の線路における前記開放側端部に接続されると共に前記第２のトランジスタによって供給されている前記書込電流をオン状態において前記第１の電流制御回路に供給する第３のトランジスタと、前記他方の線路における前記開放側端部に接続されると共に前記第３のトランジスタのオン・オフ状態とは逆のオン・オフ状態に制御されて、前記第１のトランジスタによって供給されている前記書込電流を当該オン状態において前記第１の電流制御回路に供給する第４のトランジスタと、出力端子が互いに接続された第５および第６のトランジスタ、および当該第５および第６のトランジスタに流れる電流の合計値を一定値に制御する第２の電流制御回路を含んで構成されて、前記第３のトランジスタがオン状態に移行し、かつ第４のトランジスタがオフ状態に移行したときに前記第５のトランジスタおよび前記第６のトランジスタがそれぞれオフ状態およびオン状態に移行することによって前記第１のトランジスタおよび前記第２のトランジスタをそれぞれオフ状態およびオン状態に移行させ、前記第４のトランジスタがオン状態に移行し、かつ第３のトランジスタがオフ状態に移行したときに前記第５のトランジスタおよび前記第６のトランジスタがそれぞれオン状態およびオフ状態に移行することによって前記第１のトランジスタおよび前記第２のトランジスタをそれぞれオン状態およびオフ状態に移行させる差動増幅回路と、前記一方の線路における前記開放側端部と前記第５のトランジスタの制御端子との間に配設されて前記第１のトランジスタから当該開放側端部を介して当該制御端子に向かう電流の通過を許容する第１の一方向性素子と、前記他方の線路における前記開放側端部と前記第６のトランジスタの制御端子との間に配設されて前記第２のトランジスタから当該開放側端部を介して当該制御端子に向かう電流の通過を許容する第２の一方向性素子とを備えている。
【００１１】
この場合、前記第１の一方向性素子および前記第２の一方向性素子としてダイオードで構成することができる。
【００１２】
また、前記ダイオードとしてシリコンダイオードを採用することができる。
【００１３】
また、前記第１の一方向性素子として、前記第１のトランジスタおよび前記第５のトランジスタの間に配設されてエミッタフォロワ接続されたトランジスタを採用し、前記第２の一方向性素子として、前記第２のトランジスタおよび前記第６のトランジスタの間に配設されてエミッタフォロワ接続されたトランジスタを採用することができる。
【発明の効果】
【００１４】
本発明に係る磁気メモリデバイス用書込回路およびこの磁気メモリデバイス用書込回路を備えた磁気メモリデバイスによれば、書込線の一方の線路における開放側端部と第５のトランジスタの制御端子との間に、第１のトランジスタから開放側端部を介して制御端子に向かう電流の通過を許容する第１の一方向性素子を配設し、かつ、他方の線路における開放側端部と第６のトランジスタの制御端子との間に、第２のトランジスタから開放側端部を介して制御端子に向かう電流の通過を許容する第２の一方向性素子を配設したことにより、例えば、第１のトランジスタがオフ状態で、かつ第２のトランジスタがオン状態のときには、第２の一方向性素子が存在するため、第２の一方向性素子のない構成と比較して、第２のトランジスタの出力端子（他方の線路における開放側端部）の電位を基準とした第６のトランジスタの制御端子の電位（バイポーラ型トランジスタのときにはベース電位）を第２の一方向性素子の電圧降下分だけ一層低電位とすることができる。したがって、第５のトランジスタがオフ状態で第６のトランジスタがオン状態になっている状態での第６のトランジスタのベース電流を少なくすることができるため、第２の電流制御回路によって第５のトランジスタおよび第６のトランジスタの各出力電流（バイポーラ型トランジスタのときにはコレクタ電流）および各制御電流（バイポーラ型トランジスタのときにはベース電流）の合計値が一定となるように制御されている状況下において、トランジスタの通常動作（ベース電流の増加によりコレクタ電流も増加するという動作）とは異なり、第６のトランジスタのコレクタ電流を増加させることができる。この結果、第１のトランジスタを一層深いオフ状態にさせることができるため、例えば、書込線が細くなって抵抗がある程度増加し、それに伴い、書込電流が流れることに起因して書込線での電圧降下が増加して第１のトランジスタの出力電位（バイポーラ型トランジスタのときにはエミッタ電位）が低下したとしても、第１のトランジスタを確実にオフ状態に維持することができる結果、書込線に規定値の書込電流を供給することができる。同様にして、第１のトランジスタがオン状態で、かつ第２のトランジスタがオフ状態であるときにも、書込線に規定電流値の書込電流を供給することができる。
【００１５】
したがって、この磁気メモリデバイスによれば、記憶容量を増加させるために記憶セル群の各行または各列に含まれている記憶セルの数を増加させ、その結果として書込線の抵抗値が増加したとしても、書込線に規定値の書込電流を供給することができる。このため、各記憶セルに十分な磁界を印加することができる結果、各記憶セルに、対応するビットの情報を確実に記憶させることができる。
【００１６】
また、本発明に係る磁気メモリデバイス用書込回路およびこの磁気メモリデバイス用書込回路を備えた磁気メモリデバイスによれば、第１の一方向性素子および第２の一方向性素子をダイオードまたはエミッタフォロワ接続されたトランジスタで構成することにより、簡易な構成でありながら、第１のトランジスタのオン状態における第５のトランジスタの制御端子の電位および第２のトランジスタのオン状態における第６のトランジスタの制御端子の電位をそれぞれ低下させることができる。
【００１７】
さらに、本発明に係る磁気メモリデバイス用書込回路およびこの磁気メモリデバイス用書込回路を備えた磁気メモリデバイスによれば、ダイオードとしてシリコンダイオードを採用することにより、ショットキーダイオードやゲルマニウムダイオードと比較して順方向電圧降下が大きいため、第５および第６のトランジスタの制御端子の各電位をそれぞれ十分に低下させることができるため、書込線の抵抗値が一層大きい（線幅の一層細い）構成においても、規定値の書込電流を確実に供給することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して、本発明に係る磁気メモリデバイスの最良の形態について説明する。
【００１９】
まず、図１，２を参照して、本発明に係る磁気メモリデバイスＭの構成について説明する。
【００２０】
図１に示すように、磁気メモリデバイスＭは、アドレスバッファ１１、データバッファ１２、制御ロジック部１３、記憶セル群１４、Ｙ方向駆動制御回路部２１およびＸ方向駆動制御回路部３１を備えている。この場合、Ｙ方向駆動制御回路部２１は、Ｙ方向アドレスデコーダ回路２２、読出回路群２３およびＹ方向カレントドライブ回路群２４を有している。他方、Ｘ方向駆動制御回路部３１は、Ｘ方向アドレスデコーダ回路３２、定電流回路群３３およびＸ方向カレントドライブ回路群３４を有している。この磁気メモリデバイスＭは、記憶セル群１４、読出回路群２３、Ｙ方向カレントドライブ回路群２４、定電流回路群３３およびＸ方向カレントドライブ回路群３４については、データ（データバッファ１２を介して入力するデータ）のビット数（本例では一例として８つ）と同じ数だけ備え、アドレスバッファ１１を介して入力したアドレスによって特定される所定のアドレスに所定のデータを記憶する際に、この所定のデータを構成する各ビットの情報（「１」か「０」）を、各ビットに対応する記憶セル群１４におけるこの所定のアドレスの１つの記憶セル１にそれぞれ記憶させるように構成されている。また、磁気メモリデバイスＭに含まれている各構成要素は、電源端子ＰＷとグランド端子ＧＮＤとの間に直流電圧源から供給される直流電圧Ｖｃｃによって作動する。
【００２１】
アドレスバッファ１１は、外部アドレス入力端子Ａ０〜Ａ２０を備え、この外部アドレス入力端子Ａ０〜Ａ２０から取り込んだアドレス信号（例えばアドレス信号のうちの上位のアドレス信号）をＹ方向アドレスバス１５を介してＹ方向アドレスデコーダ回路２２に出力すると共に、アドレス信号（例えばアドレス信号のうちの下位のアドレス信号）をＸ方向アドレスバス１６を介してＸ方向アドレスデコーダ回路３２に出力する。
【００２２】
データバッファ１２は、外部データ端子Ｄ０〜Ｄ７、入力バッファ１２ａおよび出力バッファ１２ｂを備えている。また、データバッファ１２は、制御信号線１３ａを介して制御ロジック部１３に接続されている。この場合、入力バッファ１２ａは、Ｘ方向書込用データバス１７を介して各Ｘ方向カレントドライブ回路群３４に接続されると共に、Ｙ方向書込用データバス１８を介して各Ｙ方向カレントドライブ回路群２４に接続されて、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報を８つの記憶セル群１４のうちの各ビットに対応する記憶セル群１４に記憶させるために、各ビットの情報と同じ論理情報および各ビットの情報とは逆の論理情報を、各ビットに対応する各Ｘ方向カレントドライブ回路群３４および各Ｙ方向カレントドライブ回路群２４にそれぞれ出力する。具体的には、入力バッファ１２ａは、図２に示すように、外部データ端子Ｄｋ（ｋは０〜７の整数）を介して入力したｋビット目の情報と同じ論理情報をＸ方向書込用データバス１７のデータ線Ｄｘｋを介して、またｋビット目の情報とは逆の論理情報をＸ方向書込用データバス１７のデータ線Ｒｘｋを介して、ｋビットに対応する記憶セル群１４ｋに含まれているＸ方向カレントドライブ回路群３４に出力する。また、入力バッファ１２ａは、このｋビット目の情報と同じ論理情報をＹ方向書込用データバス１８のデータ線Ｄｙｋを介して、またこのｋビット目の情報とは逆の論理情報をＹ方向書込用データバス１８のデータ線Ｒｙｋを介して、同じくｋビットに対応する記憶セル群１４ｋに含まれているＹ方向カレントドライブ回路群２４に出力する。一方、出力バッファ１２ｂは、Ｙ方向読出用データバス１９を介して読出回路群２３に接続されている。また、出力バッファ１２ｂは、各記憶セル群１４ｋの読出回路群２３によって読み出された各ビットの情報をＹ方向読出用データバス１９を介して入力すると共に、入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。また、入力バッファ１２ａおよび出力バッファ１２ｂは、制御ロジック部１３から制御信号線１３ａを介して入力した制御信号に従って作動する。
【００２３】
制御ロジック部１３は、入力端子ＣＳおよび入力端子ＯＥを備え、データバッファ１２、読出回路群２３、Ｙ方向カレントドライブ回路群２４およびＸ方向カレントドライブ回路群３４の動作を制御する。具体的には、この制御ロジック部１３は、入力端子ＣＳを介して入力したチップセレクト信号、および入力端子ＯＥを介して入力した出力許可信号に基づいて、入力バッファ１２ａおよび出力バッファ１２ｂのいずれをアクティブにするか否かを決定すると共に、この決定に従って入力バッファ１２ａおよび出力バッファ１２ｂを作動させるための制御信号を生成して制御信号線１３ａを介してデータバッファ１２に出力する。
【００２４】
各記憶セル群１４は、図２に示すように、互いに並設されると共に同一方向に位置する一方の端部Ｐ１，Ｐ２（同図中における下方向の端部）同士が互いに接続された一対の線路３ａ，３ｂで構成されると共に図１中のＸ方向に沿って並設された複数（ｊ本。ｊは２以上の整数）の書込ビット線３（本発明における書込線に相当する。図２参照）と、互いに並設されると共に同一方向に位置する一方の端部Ｐ３，Ｐ４（同図中における右方向の端部）同士が互いに接続された一対の線路４ａ，４ｂで構成されて書込ビット線３の各線路３ａ，３ｂとそれぞれ交差すると共に図１中のＹ方向に沿って並設された複数（ｉ本。ｉは２以上の整数）の書込ワード線４（本発明における書込線に相当する。図２参照）と、書込ビット線３および書込ワード線４の各交差部分に配設されることによって二次元状に配列（一例としてｉ行ｊ列のマトリクス状で配列）された複数（（ｉ×ｊ）個）の記憶セル（磁気記憶セル）１と、互いに並設された一対の線路で構成されると共に各書込ビット線３にそれぞれ並設された複数（ｊ本）の読出ビット線（図示せず）と、各書込ワード線４にそれぞれ並設された複数（ｉ本）の読出ワード線（図示せず）とを備えて構成されている。各書込ワード線４を構成する一方の線路４ａは、図２に示すように、ほぼ直線状に形成され、他方の線路４ｂは、同図に示すように、各書込ビット線３との交差部位において逆Ｕ字状（またはＵ字状）に曲折されることにより、全体として矩形波状に形成されている。このため、書込ビット線３および書込ワード線４の各交差部位には、各書込ビット線３の各線路３ａ，３ｂと書込ワード線４の一方の線路４ｂとが互いに平行になる２つの平行部分１０ａ，１０ｂが形成される。この構成により、各書込ワード線４に電流が所定の方向に流れたときには、この各交差部位の２つの平行部分１０ａ，１０ｂに含まれている書込ワード線４の一方の線路４ｂの各部位に流れる電流の向き（Ｙ方向を基準とした電流の向き）は互いに逆向きとなる。
【００２５】
各記憶セル１は、図２に示すように、一対の記憶素子１ａ，１ｂを備えて構成されている。各記憶素子１ａ，１ｂは、ＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）またはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）を利用して構成された磁気抵抗効果発現体２ａ，２ｂをそれぞれ含んで構成されている。また、各記憶セル１の記憶素子１ａ，１ｂは、同図に示すように、２つの平行部分１０ａ，１０ｂのうちの一方の平行部分１０ａと他方の平行部分１０ｂの近傍にそれぞれ配設されている。各記憶セル１は、書込ビット線３および書込ワード線４に供給される電流に起因して発生する合成磁界の向きに応じて、記憶素子１ａ中の磁気抵抗効果発現体２ａの抵抗値が記憶素子１ｂ中の磁気抵抗効果発現体２ｂの抵抗値よりも小さくなる状態と、記憶素子１ａ中の磁気抵抗効果発現体２ａの抵抗値が記憶素子１ｂ中の磁気抵抗効果発現体２ｂの抵抗値よりも大きくなる状態のいずれかの状態に移行することにより、データを構成する各ビットの情報を記憶する。
【００２６】
Ｙ方向駆動制御回路部２１のＹ方向アドレスデコーダ回路２２は、Ｙ方向アドレスバス１５を介して入力したアドレス信号に基づいて、読出回路群２３に含まれているｊ個の読出回路、およびＹ方向カレントドライブ回路群２４に含まれているｊ個のＹ方向カレントドライブ回路にそれぞれ接続されているｊ本のビットデコード線Ｙ１，・・，Ｙｎ，・・，Ｙｊのうちの１つ（ビットデコード線Ｙｎ。ｎは１以上ｊ以下の整数）を選択すると共に、選択したビットデコード線Ｙｎに所定の電圧を印加する。
【００２７】
一方、Ｘ方向駆動制御回路部３１のＸ方向アドレスデコーダ回路３２は、Ｘ方向アドレスバス１６を介して入力したアドレス信号に基づいて、定電流回路群３３に含まれているｉ個の定電流回路、およびＸ方向カレントドライブ回路群３４に含まれているｉ個のＸ方向カレントドライブ回路にそれぞれ接続されているｉ本のワードデコード線Ｘ１，・・，Ｘｍ，・・，Ｘｉのうちの１つ（ワードデコード線Ｘｍ。ｍは１以上ｉ以下の整数）を選択すると共に、選択したワードデコード線Ｘｍに所定の電圧を印加する。
【００２８】
また、Ｙ方向カレントドライブ回路群２４の各Ｙ方向カレントドライブ回路（一例として、ｋビットに対応する記憶セル群１４ｋに含まれているｎ番目のＹ方向カレントドライブ回路２４ｎを例に挙げて説明する）は、本発明に係る磁気メモリデバイス用書込回路であって、図３に示すように、第１〜第４のトランジスタＱ１〜Ｑ４、第１の電流制御回路５１、差動増幅回路６１およびダイオードＤ１，Ｄ２を備えて構成されて、記憶セル群１４のｎ列目に含まれているｉ個の記憶セル１の近傍に配設されている書込ビット線３の各線路３ａ，３ｂに書込電流Ｉｗ１を供給する。
【００２９】
この場合、第１のトランジスタＱ１は、ＮＰＮ型トランジスタで構成されると共に、そのコレクタ端子が電源端子ＰＷに接続され、そのエミッタ端子が一対の線路３ａ，３ｂのうちの一方の線路３ａにおける他端側の開放側端部Ｐ５（同図中の上端部）に接続されている。この第１のトランジスタＱ１は、オン状態において、一方の線路３ａの開放側端部Ｐ５から書込ビット線３に書込電流Ｉｗ１を供給する。第２のトランジスタＱ２は、ＮＰＮ型トランジスタで構成されると共に、そのコレクタ端子が電源端子ＰＷに接続され、そのエミッタ端子が一対の線路３ａ，３ｂのうちの他方の線路３ｂにおける他端側の開放側端部Ｐ６（同図中の上端部）に接続されている。この第２のトランジスタＱ２は、オン状態において、他方の線路３ｂの開放側端部Ｐ６から書込ビット線３に、第１のトランジスタＱ１のオン状態のときとは逆向きに流れる書込電流Ｉｗ１を供給する。第３のトランジスタＱ３は、ＮＰＮ型トランジスタで構成されると共に、そのコレクタ端子が一方の線路３ａにおける開放側端部Ｐ５に接続され、そのエミッタ端子が第１の電流制御回路５１に接続され、そのベース端子がデータ線Ｄｙｋに接続されている。この第３のトランジスタＱ３は、データ線Ｄｙｋに出力されているビットの情報が「１」のときにオン状態に移行して、書込ビット線３に流れている書込電流Ｉｗ１を第１の電流制御回路５１に出力する。一方、第３のトランジスタＱ３は、データ線Ｄｙｋに出力されているビットの情報が「０」のときにオフ状態に移行して、書込ビット線３に流れている書込電流Ｉｗ１の第１の電流制御回路５１への出力を停止する。第４のトランジスタＱ４は、ＮＰＮ型トランジスタで構成されると共に、そのコレクタ端子が他方の線路３ｂにおける開放側端部Ｐ６に接続され、そのエミッタ端子が第１の電流制御回路５１に接続され、そのベース端子がデータ線Ｒｙｋに接続されている。この第４のトランジスタＱ４は、データ線Ｒｙｋに出力されているビットの情報が「１」のときにオン状態に移行して、書込ビット線３に流れている書込電流Ｉｗ１を第１の電流制御回路５１に出力する。一方、第４のトランジスタＱ４は、データ線Ｒｙｋに出力されているビットの情報が「０」のときにオフ状態に移行して、書込ビット線３に流れている書込電流Ｉｗ１の第１の電流制御回路５１への出力を停止する。つまり、第４のトランジスタＱ４は、第３のトランジスタＱ３がオン状態に移行したときにはオフ状態に移行し、第３のトランジスタＱ３がオフ状態に移行したときにはオン状態に移行するように制御される。
【００３０】
第１の電流制御回路５１は、そのコレクタ端子が第３のトランジスタＱ３および第４のトランジスタＱ４の各エミッタ端子に接続されたトランジスタＱ７と、トランジスタＱ７のエミッタ端子とグランド端子ＧＮＤとの間に接続された抵抗Ｒ４と、ビットデコード線Ｙｎに印加された所定の電圧をトランジスタＱ７のベース端子に印加するダイオードＤ３と、ダイオードＤ３を介してトランジスタＱ７のベース端子に印加された電圧を所定の電圧（一例として約１．５ボルト）に安定化する安定化回路（一例として直列接続された一対のダイオードＤ４，Ｄ５）とを備えている。この構成により、第１の電流制御回路５１は、第３のトランジスタＱ３または第４のトランジスタＱ４を介して入力した書込電流Ｉｗ１の電流値を一定に維持する定電流回路として機能する。
【００３１】
差動増幅回路６１は、同じ抵抗値の抵抗Ｒ１，Ｒ２と、ＮＰＮ型トランジスタで構成された第５のトランジスタＱ５と、ＮＰＮ型トランジスタで構成された第６のトランジスタＱ６と、第２の電流制御回路６２とを含んで構成されている。この場合、各抵抗Ｒ１，Ｒ２は、一端側が電源端子ＰＷにそれぞれ接続されると共に、他端側が第２のトランジスタＱ２および第１のトランジスタＱ１の各ベース端子にそれぞれ接続されてバイアス用の抵抗としてそれぞれ機能する。第５のトランジスタＱ５は、コレクタ端子が抵抗Ｒ１の他端側に接続されている。第６のトランジスタＱ６は、コレクタ端子が抵抗Ｒ２の他端側に接続され、かつエミッタ端子が第５のトランジスタＱ５のエミッタ端子に接続されている。第２の電流制御回路６２は、ＮＰＮ型トランジスタで構成されると共にそのコレクタ端子が第５および第６のトランジスタＱ５，Ｑ６の各エミッタ端子に接続され、かつエミッタ端子が抵抗Ｒ３を介してグランド端子ＧＮＤに接続されたトランジスタＱ８と、第１の電流制御回路５１と共有する各ダイオードＤ３，Ｄ４，Ｄ５とを備え、第１の電流制御回路５１と同様にして、ダイオードＤ３を介してトランジスタＱ８のベース端子に印加された電圧を一対のダイオードＤ４，Ｄ５が所定の電圧（一例として約１．５ボルト）に安定化することにより、各トランジスタＱ５，Ｑ６のベース電流およびコレクタ電流の合計値を一定に制御する定電流回路として機能する。また、差動増幅回路６１では、第５のトランジスタＱ５のコレクタ端子が第２のトランジスタＱ２のベース端子に接続され、第６のトランジスタＱ６のコレクタ端子が第１のトランジスタＱ１のベース端子に接続されている。
【００３２】
ダイオードＤ１（本発明における第１の一方向性素子）は、そのアノード端子が一方の線路３ａにおける開放側端部Ｐ５に接続されると共に、そのカソード端子が第５のトランジスタＱ５のベース端子に接続されることにより、一方の線路３ａにおける開放側端部Ｐ５と第５のトランジスタＱ５のベース端子との間に配設されている。このダイオードＤ１は、第１のトランジスタＱ１によって書込ビット線３の一方の線路３ａに供給される書込電流Ｉｗ１の一部を作動用電流ＩＢ５（第５のトランジスタＱ５のベース電流）として第５のトランジスタＱ５のベース端子に供給する（ベース端子に向かう電流の通過を許容する）。ダイオードＤ２（本発明における第２の一方向性素子）は、そのアノード端子が他方の線路３ｂにおける開放側端部Ｐ６に接続されると共に、そのカソード端子が第６のトランジスタＱ６のベース端子に接続されることにより、他方の線路３ｂにおける開放側端部Ｐ６と第６のトランジスタＱ６のベース端子との間に配設されている。このダイオードＤ２は、第２のトランジスタＱ２によって書込ビット線３の他方の線路３ｂに供給される書込電流Ｉｗ１の一部を作動用電流ＩＢ６（第６のトランジスタＱ６のベース電流）として第６のトランジスタＱ６のベース端子に供給する（ベース端子に向かう電流の通過を許容する）。
【００３３】
Ｘ方向カレントドライブ回路群３４に含まれている各Ｘ方向カレントドライブ回路は（一例として、ｋビットに対応する記憶セル群１４ｋに含まれているＸ方向カレントドライブ回路３４ｍを例に挙げて説明する）は、本発明に係る磁気メモリデバイス用書込回路であって、上記したＹ方向カレントドライブ回路群２４に含まれている各Ｙ方向カレントドライブ回路と同一の構成要素を備えて同一に構成されて、記憶セル群１４のｍ行目に含まれているｊ個の記憶セル１の近傍に配設されている書込ワード線４の各線路４ａ，４ｂに書込電流Ｉｗ２を供給する。この場合、Ｘ方向カレントドライブ回路３４ｍでは、第１のトランジスタＱ１のエミッタ端子が一方の線路４ａにおける他端側の開放側端部Ｐ７（図２中の左端部）に接続され、第２のトランジスタＱ２のエミッタ端子が他方の線路４ｂにおける他端側の開放側端部Ｐ８（図２中の左端部）に接続されている。また、第３のトランジスタＱ３のベース端子には、データ線Ｄｙｋに代えて、データ線Ｄｘｋが接続されている。また、第４のトランジスタＱ４のベース端子には、データ線Ｒｙｋに代えて、データ線Ｒｘｋが接続されている。また、ダイオードＤ３にはビットデコード線Ｙｎに代えてワードデコード線Ｘｍが接続されている。
【００３４】
次に、磁気メモリデバイスＭにおける情報の書込動作について説明する。
【００３５】
まず、アドレスバッファ１１が、外部アドレス入力端子Ａ０〜Ａ２０を介して入力したアドレス信号を、Ｘ方向アドレスバス１６およびＹ方向アドレスバス１５を介してＸ方向アドレスデコーダ回路３２およびＹ方向アドレスデコーダ回路２２に出力する。この際に、Ｙ方向アドレスデコーダ回路２２は、入力したアドレス信号に基づいて、ビットデコード線Ｙ１〜Ｙｊのうちの一つ（一例としてビットデコード線Ｙｎ）を選択する。同様にして、Ｘ方向アドレスデコーダ回路３２は、入力したアドレス信号に基づいてワードデコード線Ｘ１〜Ｘｉのうちの一つ（一例としてワードデコード線Ｘｍ）を選択する。また、入力バッファ１２ａは、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報を、各ビットに対応する記憶セル群１４の各Ｘ方向カレントドライブ回路群３４および各Ｙ方向カレントドライブ回路群２４にＸ方向書込用データバス１７およびＹ方向書込用データバス１８を介してそれぞれ出力する。この場合、出力バッファ１２ｂは、制御ロジック部１３の制御信号線１３ａから出力される制御信号によって非作動状態に維持されている。
【００３６】
この場合、ビットデコード線Ｙｎによって選択された各記憶セル群１４の各Ｙ方向カレントドライブ回路２４ｎは、ビットデコード線Ｙｎを介して所定の電圧が印加されることにより、作動状態に移行して書込ビット線３に書込電流Ｉｗ１を供給する。具体的には、各Ｙ方向カレントドライブ回路２４ｎでは、データ線Ｄｙｋを介して入力しているビットの情報が「１」のとき（データ線Ｒｙｋを介して入力しているビットの情報が「０」のとき）には、第３のトランジスタＱ３のベース端子の電位が高くなり、かつ第４のトランジスタＱ４のベース端子が低くなるため、第３のトランジスタＱ３がオン状態に移行し、かつ第４のトランジスタＱ４がオフ状態に移行する。この結果、第３のトランジスタＱ３に流れるコレクタ電流が第４のトランジスタＱ４に流れるコレクタ電流よりも多くなる。このため、ダイオードＤ１を介して第５のトランジスタＱ５のベース端子に供給されるベース電流よりも、ダイオードＤ２を介して第６のトランジスタＱ６のベース端子に供給されるベース電流の方が多くなり、また、第２の電流制御回路６２により、第５のトランジスタＱ５のコレクタ電流と第６のトランジスタＱ６のコレクタ電流の合計電流値が一定に制御されている結果、第５のトランジスタＱ５のコレクタ電流よりも、第６のトランジスタＱ６のコレクタ電流の方が多くなる。したがって、抵抗Ｒ１に生じる電圧降下よりも抵抗Ｒ２に生じる電圧降下の方が大きくなり、第１のトランジスタＱ１のベース電圧よりも第２のトランジスタＱ２のベース電圧の方が高くなる結果、第１のトランジスタＱ１がオフ状態に、また第２のトランジスタＱ２がオン状態に移行し始める。また、第１のトランジスタＱ１および第２のトランジスタＱ２がそれぞれオフ状態およびオン状態に移行し始める結果、第１のトランジスタＱ１を介して第５のトランジスタＱ５のベース端子に供給されるベース電流がさらに減少し、その一方で、第２のトランジスタＱ２を介して第６のトランジスタＱ６のベース端子に供給されるベース電流がさらに増加する結果、第５のトランジスタＱ５が急速にオフ状態に移行すると共に第６のトランジスタＱ６が急速にオン状態に移行する。したがって、第１のトランジスタＱ１のベース電圧よりも第２のトランジスタＱ２のベース電圧の方が急速に高くなるため、第１のトランジスタＱ１のベース電流が急速に減少し、その一方で、第２のトランジスタＱ２のベース電流が急速に増加する。したがって、第１のトランジスタＱ１が急速（瞬時）にオフ状態に移行すると共に、第２のトランジスタＱ２が急速（瞬時）にオン状態に移行する。これにより、第２のトランジスタＱ２から、書込ビット線３の他方の線路３ｂ、書込ビット線３の一方の線路３ａ、および第３のトランジスタＱ３を経由して第１の電流制御回路５１に書込電流Ｉｗ１が流れ（出力され）、この書込電流Ｉｗ１は第１の電流制御回路５１によって一定の電流値に制御される。
【００３７】
この場合、ダイオードＤ２が存在するため、ダイオードＤ２のない構成と比較して、第２のトランジスタＱ２のエミッタ端子を基準とした第６のトランジスタＱ６のベース端子の電位が一層低電位となるため、第６のトランジスタＱ６のベース電流が少なくなる。この場合、差動増幅回路６１の第２の電流制御回路６２は、上述したように、主として第５のトランジスタＱ５および第６のトランジスタＱ６の各コレクタ電流の合計値を一定に制御するが、詳細には、第２の電流制御回路６２には、第５および第６のトランジスタＱ５，Ｑ６の各ベース電流もコレクタ電流と共に流れるため、第５および第６のトランジスタＱ５，Ｑ６の各ベース電流および各コレクタ電流の合計値を一定に制御する。したがって、第５のトランジスタＱ５がオフ状態、第６のトランジスタＱ６がオン状態において、第６のトランジスタＱ６のベース電流が減少したときには、この第６のトランジスタＱ６では、トランジスタの通常動作（コレクタ電流がベース電流に比例して変化する動作）とは異なり、ベース電流の減少分だけ、コレクタ電流が増加する。これにより、第６のトランジスタＱ６のコレクタ電流の増加分だけ、抵抗Ｒ２での電圧降下が増加する結果、第１のトランジスタＱ１のベース電位がさらに低下する。一方、書込ビット線３の各線路３ａ，３ｂが細くなった場合、第２のトランジスタＱ２から一定の電流値の書込電流Ｉｗ１が書込ビット線３に供給されている状態では、書込ビット線３の直流抵抗値がある程度増加するため、書込ビット線３での電圧降下が増加する。この場合、第１のトランジスタＱ１のベース電位がさらに低下しているため、第１のトランジスタＱ１のエミッタ端子の電位が第２のトランジスタＱ２のエミッタ端子を基準として低下したとしても、第１のトランジスタＱ１のオフ状態が良好に維持される。この結果、Ｙ方向カレントドライブ回路２４ｎでは、第２のトランジスタＱ２から、書込ビット線３、および第３のトランジスタＱ３を経由して第１の電流制御回路５１に規定の電流値の書込電流Ｉｗ１が流れ（出力され）る動作が良好に維持されるため、この書込ビット線３に近接する各記憶セル１の各記憶素子１ａ，１ｂに十分な磁界が供給される。
【００３８】
他方、各Ｙ方向カレントドライブ回路２４ｎでは、データ線Ｄｙｋを介して入力しているビットの情報が「０」のとき（データ線Ｒｙｋを介して入力しているビットの情報が「１」のとき）には、各トランジスタＱ１〜Ｑ６は、データ線Ｄｙｋを介して入力しているビットの情報が「１」のとき（データ線Ｒｙｋを介して入力しているビットの情報が「０」のとき）とは逆のオン・オフ状態に移行する。なお、第１の電流制御回路５１および差動増幅回路６１の第２の電流制御回路６２は、上記の動作を繰り返す。このため、第１のトランジスタＱ１から、書込ビット線３の一方の線路３ａ、書込ビット線３の他方の線路３ｂ、および第４のトランジスタＱ４を経由して第１の電流制御回路５１に書込電流Ｉｗ１が流れ（出力され）、この書込電流Ｉｗ１は第１の電流制御回路５１によって一定の電流値に制御される。したがって、上記したデータ線Ｄｙｋを介して入力しているビットの情報が「１」のとき（データ線Ｒｙｋを介して入力しているビットの情報が「０」のとき）と同様にして、書込ビット線３の各線路３ａ，３ｂが細くなって直流抵抗値がある程度増加することに起因して、書込ビット線３での電圧降下が増加して第１のトランジスタＱ１のエミッタ端子を基準とした第２のトランジスタＱ２のエミッタ端子の電位が低下したとしても、第２のトランジスタＱ２のオフ状態が良好に維持される。この結果、Ｙ方向カレントドライブ回路２４ｎでは、第１のトランジスタＱ１から、書込ビット線３、および第４のトランジスタＱ４を経由して第１の電流制御回路５１に規定の電流値の書込電流Ｉｗ１が流れ（出力され）る動作が良好に維持されるため、この書込ビット線３に近接する各記憶セル１の各記憶素子１ａ，１ｂに十分な逆向きの磁界が供給される。
【００３９】
また、ワードデコード線Ｘｍによって選択された各記憶セル群１４の各Ｘ方向カレントドライブ回路３４ｍは、ワードデコード線Ｘｍを介して所定の電圧が印加されることにより、作動状態に移行して書込ワード線４に書込電流Ｉｗ２を供給する。Ｘ方向カレントドライブ回路群３４のＸ方向カレントドライブ回路３４ｍは、Ｙ方向カレントドライブ回路群２４のＹ方向カレントドライブ回路２４ｎと同一に構成されて、同じように作動するため、以下のＸ方向カレントドライブ回路３４ｍについての動作の説明では、Ｙ方向カレントドライブ回路２４ｎと同一の構成要素については同一の符号を付して説明する。具体的には、Ｘ方向カレントドライブ回路３４ｍでは、データ線Ｄｘｋを介して入力している情報が「１」（データ線Ｒｘｋを介して入力している情報が「０」）のときには、Ｙ方向カレントドライブ回路２４ｎと同様にして、第２のトランジスタＱ２から、書込ワード線４の他方の線路４ｂ、書込ワード線４の一方の線路４ａ、および第３のトランジスタＱ３を経由して第１の電流制御回路５１に書込電流Ｉｗ２が流れ（出力され）、この書込電流Ｉｗ２は第１の電流制御回路５１によって一定の電流値に制御される。他方、データ線Ｄｘｋを介して入力している情報が「０」のとき（データ線Ｒｘｋを介して入力している情報が「１」のとき）には、Ｘ方向カレントドライブ回路３４ｍでは、Ｙ方向カレントドライブ回路２４ｎと同様にして、第１のトランジスタＱ１から、書込ワード線４の一方の線路４ａ、書込ワード線４の他方の線路４ｂ、および第４のトランジスタＱ４を経由して第１の電流制御回路５１に書込電流Ｉｗ２が流れ（出力され）、この書込電流Ｉｗ２は第１の電流制御回路５１によって一定の電流値に制御される。この場合、Ｘ方向カレントドライブ回路３４ｍにおいても、各ダイオードＤ１，Ｄ２が存在するため、書込ワード線４の各線路４ａ，４ｂが細くなって直流抵抗値がある程度増加することに起因して、書込ワード線４での電圧降下が増加したとしても、第１のトランジスタＱ１のオフ状態または第２のトランジスタＱ２のオフ状態が良好に維持される。この結果、Ｘ方向カレントドライブ回路３４ｍでは、書込ワード線４に規定の電流値の書込電流Ｉｗ２が流れ（出力され）る動作が良好に維持されるため、この書込ワード線４に近接する各記憶セル１の各記憶素子１ａ，１ｂに十分な磁界が供給される。
【００４０】
以上、上記したように、Ｙ方向カレントドライブ回路２４ｎおよびＸ方向カレントドライブ回路３４ｍは、データ線Ｄｙｋ，Ｒｙｋおよびデータ線Ｄｘｋ，Ｒｘｋを介してそれぞれ入力している情報に応じて、それぞれに接続された書込ビット線３および書込ワード線４に所定の向きの書込電流Ｉｗ１および書込電流Ｉｗ２をそれぞれ供給する。この結果、書込ビット線３および書込ワード線４の交差部分に形成されている２つの平行部分１０ａ，１０ｂにおいて書込ビット線３および書込ワード線４に流れる電流の向きが同一方向になり、かつ平行部分１０ａにおける書込ビット線３（線路３ａ）および書込ワード線４（線路４ｂ）に流れる電流の向きと平行部分１０ｂにおける書込ビット線３（線路３ｂ）および書込ワード線４（線路４ｂ）に流れる電流の向きとが逆になる。したがって、各平行部分１０ａ，１０ｂにそれぞれ近接して配設された記憶セル１の各記憶素子１ａ，１ｂには逆方向の磁界が供給される結果、例えば、データ線Ｄｙｋ，Ｒｙｋおよびデータ線Ｄｘｋ，Ｒｘｋを介して入力している情報に応じて、記憶セル１のうちの一方の記憶素子が高抵抗値状態（他方と比較して抵抗値が大きい状態）に移行すると共に、他方が低抵抗値状態（一方と比較して抵抗値が小さい状態）に移行する。これにより、各記憶セル群１４の同じアドレスの各記憶セル１に、対応する各ビットの情報がそれぞれ記憶される結果、各記憶セル群１４全体として、外部データ端子Ｄ０〜Ｄ７を介して入力したデータを、外部アドレス入力端子Ａ０〜Ａ２０を介して入力したアドレス信号で示されるアドレスに記憶する。
【００４１】
このように、この磁気メモリデバイスＭによれば、Ｙ方向カレントドライブ回路群２４内のＹ方向カレントドライブ回路およびＸ方向カレントドライブ回路群３４内のＸ方向カレントドライブ回路において、線路３ａ（または４ａ）における開放側端部Ｐ５（Ｐ７）と差動増幅回路６１内の第５のトランジスタＱ５のベース端子との間に、第１のトランジスタＱ１から一方の線路３ａ（または４ａ）の開放側端部Ｐ５（Ｐ７）を介して第５のトランジスタＱ５のベース端子に向かう電流の通過を許容するダイオードＤ１を配設し、かつ、書込ビット線３の他方の線路３ｂ（または４ｂ）における開放側端部Ｐ６（Ｐ８）と差動増幅回路６１内の第６のトランジスタＱ６のベース端子との間に、第２のトランジスタＱ２から他方の線路３ｂ（または４ｂ）の開放側端部Ｐ６（Ｐ８）を介して第６のトランジスタＱ６のベース端子に向かう電流の通過を許容するダイオードＤ２を配設したことにより、例えば、第１のトランジスタＱ１がオフ状態で、かつ第２のトランジスタＱ２がオン状態のときには、ダイオードＤ２が存在するため、第２のトランジスタＱ２のエミッタ端子（他方の線路３ｂ（または４ｂ）における開放側端部Ｐ６（Ｐ８））の電位を基準とした第６のトランジスタＱ６のベース端子の電位をダイオードＤ２がない構成と比較して一層低電位とすることができる。
【００４２】
したがって、第５のトランジスタＱ５がオフ状態で第６のトランジスタＱ６がオン状態になっている状態での第６のトランジスタＱ６のベース電流を少なくすることができる。このため、第２の電流制御回路６２によって第５のトランジスタＱ５および第６のトランジスタＱ６の各コレクタ電流および各ベース電流の合計値が一定となるように制御されている状況下において、トランジスタの通常動作（ベース電流の増加によりコレクタ電流も増加するという動作）とは異なり、第６のトランジスタＱ６のコレクタ電流を増加させることができる結果、第６のトランジスタＱ６のコレクタ電流が流れる抵抗Ｒ２での電圧降下を十分に増加させることができる。したがって、第１のトランジスタＱ１のベース電位をさらに低下させることができるため、例えば、各線路３ａ，３ｂ（または４ａ，４ｂ）が細くなって抵抗がある程度増加し、それに伴い、書込電流Ｉｗ１が流れることに起因して書込ビット線３での電圧降下が増加して第１のトランジスタＱ１のエミッタ電位が低下したとしても、第１のトランジスタＱ１を確実にオフ状態に維持することができる結果、書込ビット線３に規定値の書込電流Ｉｗ１を供給することができる。同様にして、第１のトランジスタＱ１がオン状態で、かつ第２のトランジスタＱ２がオフ状態であるときにも、書込ビット線３に規定電流値の書込電流Ｉｗ１を供給することができる。
【００４３】
したがって、この磁気メモリデバイスＭによれば、記憶セル群１４の各行または各列に含まれている記憶セル１の数を増加させて記憶容量を増加させるために配線幅を細くし、その結果として書込ビット線３または書込ワード線４の抵抗値が増加したとしても、書込ビット線３または書込ワード線４に規定値の書込電流Ｉｗ１または書込電流Ｉｗ２を供給することができる。具体的には、各ダイオードＤ１，Ｄ２を配設しない構成では、図４において破線で示す特性線Ｔが示すように、書込ビット線３（または書込ワード線４）の抵抗値が１０００Ωを超えたときには、書込電流Ｉｗ１（またはＩｗ２）を規定値（一例として約１１００ｍＡ）に維持できないのに対し、各ダイオードＤ１，Ｄ２を配設した構成では、図４において実線で示す特性線Ｓが示すように、書込ビット線３（または書込ワード線４）の抵抗値が１５００Ωに達するまでの範囲Ｗにおいても、書込電流Ｉｗ１（またはＩｗ２）を規定値（一例として約１１００ｍＡ）に維持することができる。このため、各記憶セル１の各記憶素子１ａ，１ｂに十分な磁界を印加することができる結果、各記憶セル１に、対応するビットの情報を確実に記憶させることができる。
【００４４】
また、一方の線路３ａの開放側端部Ｐ５と第５のトランジスタＱ５のベース端子との間、および他方の線路３ｂの開放側端部Ｐ６と第６のトランジスタＱ６のベース端子との間にダイオードＤ１，Ｄ２を配設したことにより、簡易な構成でありながら、第１のトランジスタＱ１のオン状態における第５のトランジスタＱ５のベース電位および第２のトランジスタＱ２のオン状態における第６のトランジスタＱ６のベース電位をそれぞれ低下させることができる。この場合、ダイオードＤ１，Ｄ２として、ショットキーダイオードやゲルマニウムダイオードを使用することもできるが、これらのダイオードと比較して順方向電圧降下の大きなシリコンダイオードを用いることにより、第５のトランジスタＱ５のベース電位および第６のトランジスタＱ６のベース電位をそれぞれ十分に低下させることができるため、書込ビット線３または書込ワード線４の抵抗値が一層大きい（線幅の一層細い）構成においても、規定値の書込電流Ｉｗ１，Ｉｗ２を確実に供給することができる。
【００４５】
なお、本発明は、上記した構成に限定されない。例えば、バイポーラ型のトランジスタＱ１〜Ｑ８に代えて、電界効果型トランジスタを用いる構成を採用することもできる。
【００４６】
また、上記構成では、一方の線路３ａの開放側端部Ｐ５と第５のトランジスタＱ５のベース端子との間、および他方の線路３ｂの開放側端部Ｐ６と第６のトランジスタＱ６のベース端子との間にそれぞれ配設する一方向性素子としてダイオードＤ１，Ｄ２を使用したが、図５に示すＹ方向カレントドライブ回路２４ｎＡ（またはＸ方向カレントドライブ回路３４ｍＡ）のように、例えばＮＰＮ型のトランジスタ（一例としてシリコントランジスタ）Ｑ１１，Ｑ１２をそれぞれエミッタフォロワ接続して使用する構成を採用することもできる。なお、電界効果型トランジスタを用いることもできる。この場合、トランジスタＱ１１は、そのベース−エミッタ間のダイオードが第１のトランジスタＱ１および第５のトランジスタＱ５のベース−エミッタ間のダイオードと直列となるようにして、両トランジスタＱ１，Ｑ５の間に接続（配設）される。具体的には、トランジスタＱ１１は、そのコレクタ端子を電源端子ＰＷに、そのベース端子を第１のトランジスタＱ１のエミッタ端子に、そのエミッタ端子を第５のトランジスタＱ５のベース端子にそれぞれ接続する。同様にして、トランジスタＱ１２は、そのベース−エミッタ間のダイオードが第２のトランジスタＱ２および第６のトランジスタＱ６のベース−エミッタ間のダイオードと直列となるようにして、両トランジスタＱ２，Ｑ６の間に接続（配設）される。具体的には、トランジスタＱ１２は、そのコレクタ端子を電源端子ＰＷに、そのベース端子を第２のトランジスタＱ２のエミッタ端子に、そのエミッタ端子を第６のトランジスタＱ６のベース端子にそれぞれ接続する。この構成により、各トランジスタＱ１１，Ｑ１２では、各エミッタ端子の電位が各ベース端子の電位よりもダイオード１個分の電圧だけ低下する。このため、一方向性素子としてダイオードＤ１，Ｄ２を使用したときと同様にして、第１のトランジスタＱ１のエミッタ端子を基準とした第５のトランジスタＱ５のベース端子の電位、および第２のトランジスタＱ２のエミッタ端子を基準とした第６のトランジスタＱ６のベース端子の電位をそれぞれ一層低電位にすることができる。なお、Ｙ方向カレントドライブ回路２４ｎＡ（またはＸ方向カレントドライブ回路３４ｍＡ）は、各ダイオードＤ１，Ｄ２に代えて各トランジスタＱ１１，Ｑ１２を用いた構成以外はＹ方向カレントドライブ回路２４ｎ（またはＸ方向カレントドライブ回路３４ｍ）と同じため、同一の構成については同一の符号を付して重複する説明を省略する。
【００４７】
この構成によれば、各トランジスタＱ１１，Ｑ１２のベース端子とエミッタ端子との間に形成されているＰ型半導体およびＮ型半導体によって構成される各ダイオードが上記のダイオードＤ１，Ｄ２と同様にして、一方の線路３ａの開放側端部Ｐ５と第５のトランジスタＱ５のベース端子との間、および他方の線路３ｂの開放側端部Ｐ６と第６のトランジスタＱ６のベース端子との間にそれぞれ配設される結果、Ｙ方向カレントドライブ回路２４ｎ（またはＸ方向カレントドライブ回路３４ｍ）と同様にして、Ｙ方向カレントドライブ回路２４ｎＡ（またはＸ方向カレントドライブ回路３４ｍＡ）によっても、抵抗値が一層大きい（線幅の一層細く長い）書込ビット線３（または書込ワード線４）に対しても、規定値の書込電流Ｉｗ１，Ｉｗ２を確実に供給することができる。
【００４８】
さらに、図６に示すＹ方向カレントドライブ回路２４ｎＢ（またはＸ方向カレントドライブ回路３４ｍＢ）のように、各ダイオードＤ６，Ｄ７を、一方の線路３ａの開放側端部Ｐ５と第５のトランジスタＱ５のベース端子との間、および他方の線路３ｂの開放側端部Ｐ６と第６のトランジスタＱ６のベース端子との間において、それぞれ各ダイオードＤ１，Ｄ２と直列に配設する構成を採用することもできる。このＹ方向カレントドライブ回路２４ｎＢ（またはＸ方向カレントドライブ回路３４ｍＢ）によれば、第１のトランジスタＱ１のオン状態における第５のトランジスタＱ５のベース電位、および第２のトランジスタＱ２のオン状態における第６のトランジスタＱ６のベース電位をそれぞれ一層低下させることができるため、抵抗値がさらに大きい（線幅のさらに細く長い）書込ビット線３（または書込ワード線４）に対しても、規定値の書込電流Ｉｗ１，Ｉｗ２を確実に供給することができる。
【図面の簡単な説明】
【００４９】
【図１】磁気メモリデバイスＭの全体構成を示すブロック図である。
【図２】Ｙ方向カレントドライブ回路２４ｎ（２４ｎＡ，２４ｎＢ）、Ｘ方向カレントドライブ回路３４ｍ（３４ｍＡ，３４ｍＢ）、書込ビット線３、書込ワード線４および記憶セル１の構成を示すブロック図である。
【図３】Ｙ方向カレントドライブ回路２４ｎ（またはＸ方向カレントドライブ回路３４ｍ）の回路図である。
【図４】書込ビット線３（または書込ワード線４）の抵抗値と書込電流Ｉｗ１（またはＩｗ２）との関係を示す特性図である。
【図５】Ｙ方向カレントドライブ回路２４ｎＡ（またはＸ方向カレントドライブ回路３４ｍＡ）の回路図である。
【図６】Ｙ方向カレントドライブ回路２４ｎＢ（またはＸ方向カレントドライブ回路３４ｍＢ）の回路図である。
【符号の説明】
【００５０】
１  記憶セル
２ａ，２ｂ  磁気抵抗効果発現体
３  書込ビット線
３ａ，３ｂ  書込ビット線の各線路
４  書込ワード線
４ａ，４ｂ  書込ワード線の各線路
５１  第１の電流制御回路
６１  差動増幅回路
６２  第２の電流制御回路
Ｄ１，Ｄ２  ダイオード（第１、第２の一方向性素子）
Ｑ１  第１のトランジスタ
Ｑ２  第２のトランジスタ
Ｑ３  第３のトランジスタ
Ｑ４  第４のトランジスタ
Ｑ５  第５のトランジスタ
Ｑ６  第６のトランジスタ
Ｑ１１，Ｑ１２  トランジスタ
Ｉｗ１，Ｉｗ２  書込電流
Ｍ  磁気メモリデバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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