(57)【要約】【課題】パターン占有面積を低減でき、且つ配置の自由度も高い複数のメモリマクロを備えた半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、複数のメモリマクロ１２−１〜１２−ｎと、マクロ間共通レジスタブロック１１と、メモリマクロ動作設定回路１７−１〜１７−ｎとを備えている。マクロ間共通レジスタブロックは、複数のメモリマクロの外部に設けられ、複数のメモリマクロにメモリマクロ動作規定信号ＣＳａ〜ＣＳｄを供給するマクロ間共通レジスタ１５ａ〜１５ｄを有する。上記メモリマクロ動作設定回路は、複数のメモリマクロ中にそれぞれ設けられ、前記マクロ間共通レジスタから供給されるメモリマクロ動作規定信号を受けてメモリマクロの動作状態を設定する。【選択図】図１
2006195835.tif 000002
【特許請求の範囲】
【請求項１】
データを蓄えるメモリセルを有する複数のメモリマクロと、
前記複数のメモリマクロの外部に設けられ、前記複数のメモリマクロにメモリマクロ動作規定信号を供給するマクロ間共通レジスタを有するマクロ間共通レジスタブロックと、
前記複数のメモリマクロ中にそれぞれ設けられ、前記マクロ間共通レジスタから供給されるメモリマクロ動作規定信号を受けてメモリマクロの動作状態を設定するメモリマクロ動作設定回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記複数のメモリマクロは、前記マクロ間共通レジスタブロックに隣接してシリアルに接続して配置され、
前記マクロ間共通レジスタから出力された前記メモリマクロ動作規定信号は、初段のメモリマクロから最終段のメモリマクロに順次配信されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記複数のメモリマクロは、前記マクロ間共通レジスタブロックを挟んでシリアルに接続して配置され、
前記マクロ間共通レジスタから出力された前記メモリマクロ動作規定信号は、前記マクロ間共通レジスタの両側に隣接して配置された初段のメモリマクロから最終段のメモリマクロにそれぞれ順次配信されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記各メモリマクロ内に設けられ、前記メモリマクロ動作規定信号を受け、次段のメモリマクロに前記メモリマクロ動作規定信号を出力するバッファを更に具備することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体集積回路装置。
【請求項５】
前記複数のメモリマクロ内にそれぞれ設けられたマクロ内固有レジスタと、前記マクロ間共通レジスタブロック内に設けられ、前記マクロ間共通レジスタに格納するデータを受信するように構成された受信回路とを更に具備し、
前記マクロ間共通レジスタと前記マクロ内固有レジスタはそれぞれ、シリアルチェーンを形成し、前記受信回路で受信したデータが前記マクロ間共通レジスタの初段に入力され、前記マクロ間共通レジスタの最終段の出力が初段のメモリマクロにおけるマクロ内固有レジスタに供給され、前記複数のメモリマクロ内のマクロ内固有レジスタを順次転送されることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ロジック回路とメモリを１つのチップ中に集積化したロジック混載メモリ等の半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、ロジック混載メモリ等の半導体集積回路装置においては、集積化が進むにつれてメモリ部の大容量化が進展している。ロジック混載メモリに大容量のメモリマクロを搭載すると、ロジック回路との信号の授受が難しくなったり、メモリマクロ内部のクロック配信によるパフォーマンス劣化が問題になったりするため、中／小容量のメモリマクロを多数配置することが多い。例えば、総容量が３２Ｍビットのメモリが必要である場合には、８Ｍビットのメモリマクロを４つ搭載することで賄う。
【０００３】
また、ロジック混載メモリでは、パフォーマンスに対する要求が厳しくなっており、ＤＲＡＭで構成されたメモリマクロは内部タイマの設定値や内部電源電圧を細かくチューニングできるようになっている。このため、予め内部タイマの設定値や内部電源の電圧値をフューズやＲＯＭ等の不揮発性の記憶回路に記憶しておく。上記フューズやＲＯＭ等の不揮発性の記憶回路は配置の制約が多いため、メモリマクロ内には設けずにメモリマクロの外部に設け、電源立ち上げの初期化シーケンスにおいて記憶データをメモリマクロ内に設けたレジスタにシリアル転送する。そして、このレジスタに転送したデータに基づいて、内部タイマの設定値や内部電源電圧をチューニングする（例えば非特許文献１参照）。この際、データの転送動作のロバストネスを上げるために、記憶回路から読み出すデータの受信回路を設けて複雑な転送プロトコルを採用する場合もある。
【０００４】
しかしながら、上述したように小容量のメモリマクロを多数搭載すると、レジスタ、内部タイマの設定値を決める内部タイミング設定回路、メモリマクロ内の内部電源の電圧値を設定する内部電圧値設定回路等が多数必要になり、大容量のメモリマクロを少数搭載するのに比べてパターン占有面積が増大する。しかも、各メモリマクロ内にデータの受信回路を設けると更にパターン占有面積が増大することになる。
【非特許文献１】”Shared Fuse Macro for Multiple Embedded Memory Devices with Redundancy”, Michael R et al, IEEE2001 CUSTOM INTEGRATED CIRCUITS CONFERENCE DIGEST pp.191-194
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、パターン占有面積を低減でき、且つ配置の自由度も高い複数のメモリマクロを備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の一態様によると、データを蓄えるメモリセルを有する複数のメモリマクロと、前記複数のメモリマクロの外部に設けられ、前記複数のメモリマクロにメモリマクロ動作規定信号を供給するマクロ間共通レジスタを有するマクロ間共通レジスタブロックと、前記複数のメモリマクロ中にそれぞれ設けられ、前記マクロ間共通レジスタから供給されるメモリマクロ動作規定信号を受けてメモリマクロの動作状態を設定するメモリマクロ動作設定回路とを具備する半導体集積回路装置が提供される。
【発明の効果】
【０００７】
この発明によれば、パターン占有面積を低減でき、且つ配置の自由度も高い複数のメモリマクロを備えた半導体集積回路装置が得られる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施の形態について図面を参照して説明する。  
［第１の実施形態］
図１は、この発明の第１の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図である。このロジック混載メモリは、マクロ間共通レジスタブロック１１、メモリマクロ１２−１〜１２−ｎ、ロジック回路１３−１〜１３−ｎ、及び不揮発性の記憶回路１４等を備えている。
【０００９】
上記マクロ間共通レジスタブロック１１は、上記メモリマクロ１２−１〜１２−ｎで共用されるものである。このマクロ間共通レジスタブロック１１は、上記記憶回路１４に記憶されている内部タイマの設定値や内部電源の電圧値等のデータＦＩＮを、電源の投入時にラッチするマクロ間共通レジスタ１５ａ〜１５ｄを備えている。このマクロ間共通レジスタ１５ａ〜１５ｄは、シリアルチェーンを形成している。つまり、マクロ間共通レジスタ１５ａ〜１５ｄは、記憶回路１４からマクロ間共通レジスタ１５ａに入力されたデータＦＩＮが前段のマクロ間共通レジスタから次段のマクロ間共通レジスタに順次転送されるように構成されている。ここでは、説明の便宜上、メモリマクロがｎ個でマクロ間共通レジスタが４個を例示しているが、メモリマクロとマクロ間共通レジスタは複数個であれば良い。
【００１０】
上記メモリマクロ１２−１〜１２−ｎはシリアルに接続されており、上記マクロ間共通レジスタ１５ａ〜１５ｄから出力されたメモリマクロ動作規定信号ＣＳａ〜ＣＳｄがメモリマクロ１２−１〜１２−ｎを順次チェーン式に配信される。
【００１１】
上記メモリマクロ１２−１は、バッファ１６ａ−１〜１６ｄ−１とメモリマクロ動作設定回路１７−１を備えている。上記バッファ１６ａ−１〜１６ｄ−１は、上記メモリマクロ１２−１の入力段に設けられている。これらのバッファ１６ａ−１〜１６ｄ−１は、マクロ動作状態規定信号ＣＳａ〜ＣＳｄがメモリマクロ１２−１〜１２−ｎを縦断する際に、ノイズ等が伝わるのを阻止するために働く。上記バッファ１６ａ−１〜１６ｄ−１の出力信号は、次段のメモリマクロ１２−２に供給されるとともに、上記メモリマクロ動作設定回路１７−１に供給される。このメモリマクロ動作設定回路１７−１は、メモリマクロ動作規定信号ＣＳａ〜ＣＳｄを受けてメモリマクロ１２−１の動作状態を設定する。
【００１２】
他のメモリマクロ１２−２〜１２−ｎも、上記メモリマクロ１２−１と実質的に同じ回路構成であり、同じパターンレイアウトになっている。そして、上記マクロ間共通レジスタ１５ａ〜１５ｄから出力されたメモリマクロ動作規定信号ＣＳａ〜ＣＳｄが、各メモリマクロ動作設定回路１７−１〜１７−ｎに共通に入力され、各メモリマクロ１２−１〜１２−ｎが同じ状態になるように制御される。これらのメモリマクロ動作設定回路１７−１〜１７−ｎは、例えばメモリマクロ内の動作のいくつかのタイミングを決定する内部タイマの設定値を決める内部タイミング設定回路や、メモリマクロ内の内部電源の電圧値を設定する内部電圧値設定回路である。
【００１３】
上記ロジック回路１３−１〜１３−ｎはそれぞれ、上記メモリマクロ１２−１〜１２−ｎに対応して設けられ、対応するメモリマクロ１２−１〜１２−ｎとの間でデータの授受を行う。例えばメモリマクロから読み出されたデータが対応するロジック回路で論理処理され、ロジック回路で論理処理されたデータが対応するメモリマクロに書き込まれる。
【００１４】
図２は、上記図１に示したマクロ間共通レジスタブロック１１におけるマクロ間共通レジスタ１５ａ〜１５ｄへのデータ書き込み回路を抽出して示す回路図である。記憶回路（ＲＯＭやフューズ回路等）１４から読み出されたデータＦＩＮは、電源の立ち上げ時にシリアルチェーンの初段であるマクロ間共通レジスタ１５ａに入力される。このシリアルチェーン（マクロ間共通レジスタ１５ａ〜１５ｄ）はクロック信号ＦＣＬＫで駆動される。シリアルチェーンの最終段のマクロ間共通レジスタ１５ｄの出力信号ＦＯＵＴは、次のシリアルチェーンに供給される。
【００１５】
また、上記マクロ間共通レジスタ１５ａ〜１５ｄは、端子Ｃに入力される信号の立ち上がり時に、端子Ａに入力される信号が活性化されていれば、端子Ｖに供給された信号を取り込む構成になっている。これによって、上記記憶回路１４からのデータをラッチするためのパスとは別に、直接的にデータをセットするパスも持っている。すなわち、マクロ間共通レジスタ１５ａ〜１５ｄの端子Ａにデコーダ（ＡＮＤ回路）１８の出力信号を共通に入力し、端子Ｖに異なる信号ＴＶＡＬを入力し、端子Ｃに共通の信号ＴＣＬＫを入力する。上記デコーダ１８には信号ＴＳＥＬが選択的に入力される。これにより、信号ＴＣＬＫの立ち上がりに応答して、信号ＴＳＥＬで選択されたレジスタ群（シリアルチェーン）に信号ＴＶＡＬを書き込むことができる。
【００１６】
図３は、上記図１に示した回路のメモリマクロ１２−１におけるマクロ動作状態規定信号ＣＳａ〜ＣＳｃを転送する信号線の近傍を抽出して具体例を示すブロック図である。この回路部には、アレイセグメント２１−１，２１−２、デカップリングキャパシタ２２、内部電源発生回路２３、及び入／出力バッファ２４等が含まれている。
【００１７】
上記アレイセグメント２１−１には、メモリセルアレイ２５，２６、センスアンプ２７〜３０、セカンダリセンスアンプ３１、ロウデコーダ３２，３３等が含まれている。上記センスアンプ２７，２８は、メモリセルアレイ２５を挟んで配置されており、このメモリセルアレイ２５中のメモリセルのデータはこれらセンスアンプ２７，２８を介して読み書きされる。ロウデコーダ３２は、上記メモリセルアレイ２５中のワード線ＷＬを選択して活性化する。上記ワード線ＷＬとビット線ＢＬは交差して配置されており、これらワード線ＷＬとビット線ＢＬの各交差位置にメモリセルが設けられている。上記ビット線ＢＬは第１層目のメタル層で形成され、上記センスアンプ２７，２８に接続されている。上記ワード線ＷＬは、メモリセルを構成するセルトランジスタのゲート電極と同じポリシリコン層で形成され、第２層目のメタル層で裏打ちされている。
【００１８】
また、上記センスアンプ２９，３０は、メモリセルアレイ２６を挟んで配置されており、このメモリセルアレイ２６中のメモリセルのデータはこれらセンスアンプ２９，３０を介して読み書きされる。ロウデコーダ３３は、上記メモリセルアレイ２６中のワード線ＷＬを選択して活性化する。上記ワード線ＷＬとビット線ＢＬは交差して配置されており、これらワード線ＷＬとビット線ＢＬの各交差位置にメモリセルが設けられている。上記ビット線ＢＬは第１層目のメタル層で形成され、上記センスアンプ２９，３０に接続されている。上記ワード線ＷＬは、メモリセルを構成するセルトランジスタのゲート電極と同じポリシリコン層で形成され、第２層目のメタル層で裏打ちされている。
【００１９】
上記センスアンプ２８，２９の間には、セカンダリセンスアンプ３１が設けられている。このセカンダリセンスアンプ３１は、ＤＱ線により上記センスアンプ２７〜３０と接続されており、上記センスアンプ２７〜３０の１つとの間でデータの授受を行い、メモリセルアレイ２５または２６中のメモリセルに対するデータの書き込みあるいは読み出しを行う。上記ＤＱ線は、第３層目の金属層で形成され、上記ビット線ＢＬと同じ方向に延設されている。
【００２０】
上記アレイセグメント２１−２もアレイセグメント２１−１と実質的に同様な構成になっている。
【００２１】
上記アレイセグメント２１−１，２１−２間には、デカップリングキャパシタ２２が設けられている。また、アレイセグメント２１−２に隣接して内部電源発生回路２３と入／出力バッファ２４が設けられている。そして、上記アレイセグメント２１−１，２１−２中のセカンダリセンスアンプ３１と入／出力バッファ２４がＲＷＤ線によって共通接続される。このＲＷＤ線は、上記ＤＱ線及びビット線ＢＬと同一方向に延設され、第５層目のメタル層によって形成されている。アレイセグメント２１−１，２１−２中のセカンダリセンスアンプ３１のデータは、上記ＲＷＤ線を介して入／出力バッファ２４に供給される。この入／出力バッファ２４から入／出力線３４を介してデータＤＩ／ＤＯが入出力される。上記入／出力線３４は、ＲＷＤ線、ＤＱ線及びビット線ＢＬと同一方向に延設される。
【００２２】
上記メモリマクロ動作状態規定信号ＣＳａは、メモリマクロ１２−１の端部と上記センスアンプ２７との間の空き領域上に、ワード線ＷＬと同一方向（メモリマクロ１２−１〜１２−ｎの配置方向）に延設された信号線３５ａにより、メモリマクロ１２−１〜１２−ｎを順次配信される。また、上記メモリマクロ動作状態規定信号ＣＳｂは、デカップリングキャパシタ２２上にワード線ＷＬと同一方向に延設された信号線３５ｂにより、メモリマクロ１２−１〜１２−ｎを順次配信される。更に、上記メモリマクロ動作状態規定信号ＣＳｃは、内部電源発生回路２３上にワード線ＷＬと同一方向に延設された信号線３５ｃにより、メモリマクロ１２−１〜１２−ｎを順次配信される。上記各信号線３５ａ，３５ｂ，３５ｃは、第４層目のメタル層からなる。
【００２３】
なお、図３では空き領域上、デカップリングキャパシタ２２上及び内部電源発生回路２３上にそれぞれ１本の信号線を配置する場合を例にとって説明したが、各々の領域の幅や必要とするメモリマクロ動作状態規定信号の数等に応じて複数本の信号線を設けても良く、いずれかの領域に全ての信号線を配置しても良い。
【００２４】
このような構成によれば、マクロ間共通レジスタ１５ａ〜１５ｄを複数のメモリマクロ１２−１〜１２−ｎで共有できるのでパターン占有面積を低減できる。
【００２５】
また、図２に示したように、マクロ間共通レジスタ１５ａ〜１５ｄには、記憶回路１４からのデータパスとは別に、直接的にデータをセットするパスも備えているので、予め記憶したデータだけでなく、必要に応じたデータをセットすることもでき、ユーザの自由度を高めることができる。
【００２６】
更に、図３に示したように、メモリセルアレイ上に延設されているＤＱ線を避けて信号線３５ａ，３５ｂ，３５ｃを配置し、メモリマクロ動作状態規定信号ＣＳａ，ＣＳｂ，ＣＳｃを配信することにより、ＤＱ線による動作ノイズを受けることがなくノイズ耐性を向上できる。特に、信号線３５ａはアレイ最上部のＲＷＤ線のない領域を通過するので、ＲＷＤ線による動作ノイズも受けず、ノイズ耐性は更に強くなる。また、デカップリングキャパシタ２２や内部電源発生回路２３は、第３層目のメタル層の使用率が低いため、この点からもノイズ耐性を向上できる。
【００２７】
［第２の実施形態］
図４は、この発明の第２の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図である。このロジック混載メモリは、マクロ間共通レジスタブロック１１、メモリマクロ１２Ａ−１〜１２Ａ−ｎ，１２Ｂ−１〜１２Ｂ−ｎ、ロジック回路１３Ａ−１〜１３Ａ−ｎ，１３Ｂ−１〜１３Ｂ−ｎ、及び不揮発性の記憶回路１４等を備えている。
【００２８】
すなわち、メモリマクロ１２Ａ−１〜１２Ａ−ｎとメモリマクロ１２Ｂ−１〜１２Ｂ−ｎを、マクロ間共通レジスタブロック１１を挟んで配置し、これらメモリマクロ１２Ａ−１〜１２Ａ−ｎ，１２Ｂ−１〜１２Ｂ−ｎに各対応して、ロジック回路１３Ａ−１〜１３Ａ−ｎ，１３Ｂ−１〜１３Ｂ−ｎを設けている。
【００２９】
上記マクロ間共通レジスタブロック１１は、図５（ａ）に示すように、対向する二辺の同じＹ位置にマクロ動作状態規定信号出力端子ＴＡａ〜ＴＡｄ，ＴＢａ〜ＴＢｄを設けている。そして、これらの信号端子ＴＡａ〜ＴＡｄ，ＴＢａ〜ＴＢｄに接続されたマクロ間共通レジスタ１５ａ〜１５ｄからメモリマクロ動作規定信号ＣＳａ〜ＣＳｄを出力するようになっている。また、メモリマクロ１２Ａ−１〜１２Ａ−ｎはそれぞれ、図５（ｂ）に示すようにマクロ動作状態規定信号出力端子ＴＡａ〜ＴＡｄと同じＹ位置にマクロ動作状態規定信号入力端子Ｕａ〜Ｕｄと出力端子Ｖａ〜Ｖｄを設けている。更に、メモリマクロ１２Ｂ−１〜１２Ｂ−ｎはそれぞれ、メモリマクロ１２Ａ−１〜１２Ａ−ｎと同じ回路構成で、且つマクロ間共通レジスタブロック１１を挟んでメモリマクロ１２Ａ−１〜１２Ａ−ｎと対象なパターンレイアウトになっており、図５（ｃ）に示すようにマクロ動作状態規定信号出力端子ＴＢａ〜ＴＢｄと同じＹ位置にマクロ動作状態規定信号入力端子Ｗａ〜Ｗｄと出力端子Ｘａ〜Ｘｄを設けている。
【００３０】
上記各メモリマクロ１２Ａ−１〜１２Ａ−ｎはシリアルに接続されており、上記マクロ間共通レジスタ１５ａ〜１５ｄから出力されたメモリマクロ動作規定信号ＣＳａ〜ＣＳｄが順次次段のメモリマクロにチェーン式に配信される。同様に、上記各メモリマクロ１２Ｂ−１〜１２Ｂ−ｎはシリアルに接続されており、上記マクロ間共通レジスタ１５ａ〜１５ｄから出力されたメモリマクロ動作規定信号ＣＳａ〜ＣＳｄが順次次段のメモリマクロにチェーン式に配信される。
【００３１】
このように、マクロ間共通レジスタブロック１１とメモリマクロ１２Ａ−１〜１２Ａ−ｎ，１２Ｂ−１〜１２Ｂ−ｎにおけるメモリマクロ動作規定信号ＣＳａ〜ＣＳｄの信号線とその入出力端子の位置を規定し、マクロ間共通レジスタブロック１１の両側に対称的にメモリマクロ１２Ａ−１〜１２Ａ−ｎ，１２Ｂ−１〜１２Ｂ−ｎをタイリング（tiling）して配置することにより、メモリマクロの配置の自由度を上げることができる。
【００３２】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路装置について図６により説明する。図６は、ロジック混載メモリの要部を抽出して示すブロック図である。本実施形態は、マクロ間共通レジスタブロック１１でレジスタ１５ａ〜１５ｄを共有しているメモリマクロ１２−１，１２−２，１２−３，…のうち、１つのメモリマクロを選択してその内部電源を電源モニタ用のパッドに接続し、テストできるようにしたものである。
【００３３】
このロジック混載メモリは、第１の実施形態と同様に、マクロ間共通レジスタブロック１１、メモリマクロ１２−１，１２−２，１２−３，…、ロジック回路１３−１〜１３−ｎ、及び不揮発性の記憶回路１４等を備えている。
【００３４】
上記マクロ間共通レジスタブロック１１は、上記メモリマクロ１２−１，１２−２，１２−３，…で共用されるものである。このマクロ間共通レジスタブロック１１は、上記記憶回路１４に記憶されているアドレスデータＡＦＩＮを電源の投入時にラッチするマクロ間共通レジスタ１５ａ〜１５ｄを備えている。このマクロ間共通レジスタ１５ａ〜１５ｄは、シリアルチェーンを形成している。つまり、マクロ間共通レジスタ１５ａ〜１５ｄは、記憶回路１４からマクロ間共通レジスタ１５ａに入力されたデータＦＩＮが前段のマクロ間共通レジスタから次段のマクロ間共通レジスタに順次転送されるように構成されている。
【００３５】
上記メモリマクロ１２−１，１２−２，１２−３，…はシリアルに接続されており、上記マクロ間共通レジスタ１５ａ〜１５ｄから出力されたアドレス信号ＡＤＤ０＜２：０＞（ＡＤＤ０＜０＞，ＡＤＤ０＜１＞，ＡＤＤ０＜２＞）とモニタ信号ＭＯＮ０がメモリマクロ１２−１に配信される。
【００３６】
このメモリマクロ１２−１の出力信号ＡＤＤ１＜２：０＞及びＭＯＮ１は、メモリマクロ１２−２に供給される。メモリマクロ１２−２の出力信号ＡＤＤ２＜２：０＞及びＭＯＮ２は、メモリマクロ１２−３に供給される。メモリマクロ１２−３の出力信号ＡＤＤ３＜２：０＞及びＭＯＮ３は、次段のメモリマクロに供給される。以下同様に、前段のメモリマクロの出力信号が順次次段のメモリマクロに供給されるようになっている。
【００３７】
上記ロジック回路１３−１，１３−２，１３−３，…はそれぞれ、上記メモリマクロ１２−１，１２−２，１２−３，…に対応して設けられ、対応するメモリマクロ１２−１，１２−２，１２−３，…との間でデータの授受を行う。例えばメモリマクロから読み出されたデータが対応するロジック回路で論理処理され、ロジック回路で論理処理されたデータが対応するメモリマクロに書き込まれる。
【００３８】
上記メモリマクロ１２−１，１２−２，１２−３，…はそれぞれ、メモリマクロ１２−１で代表的に示すように、減算器４１、バッファ４２、ＡＮＤ回路４３、トランスファゲート４４及びインバータ４５等を備えている。
【００３９】
各々のメモリマクロ１２−１，１２−２，１２−３，…内では、入力されたアドレス信号ＡＤＤ＜２：０＞が減算器４１に供給され、減算処理が行われた後、次段のメモリマクロに供給される。また、モニタ信号ＭＯＮ０はバッファ４２を介して次段のメモリマクロに供給される。上記アドレス信号ＡＤＤ＜２：０＞の反転信号とモニタ信号ＭＯＮ０は、ＡＮＤ回路４３に入力される。このＡＮＤ回路４３から出力される選択信号ＳＥＬは、トランスファゲート４３を構成するＮチャネル型ＭＯＳトランジスタのゲートに供給されるとともに、インバータ４５を介して上記トランスファゲート４３を構成するＰチャネル型ＭＯＳトランジスタのゲートに供給される。上記トランスファゲート４３の一端は内部電源Ｖ０に接続され、他端は配線ＶＭＯＮを介して電源モニタ用のパッド４６に接続されている。
【００４０】
上記のような構成において、メモリマクロ１２−１の内部電源Ｖ０をモニタしたいときは、アドレス信号ＡＤＤ０＜２：０＞を出力するマクロ間共有レジスタ１５ａ，１５ｂ，１５ｃに“０００”を書き込み、モニタ信号ＭＯＮ０を出力するマクロ間共有レジスタ１５ｄに“１”を書き込む。これによって、ＡＤＤ０＜２：０＞＝“０００”、ＡＤＤ１＜２：０＞＝“１１１”、ＡＤＤ２＜２：０＞＝“１１０”、ＡＤＤ３＜２：０＞＝“１０１”となる。従って、アドレス信号ＡＤＤ＜２：０＞＝“０００”に対応するメモリマクロ１２−１のＡＮＤ回路４３のみの選択信号ＳＥＬが“１”レベルとなり、トランスファゲート４４がオンして、メモリマクロ１２−１の内部電源Ｖ０の電位が配線ＶＭＯＮを介して電源モニタ用のパッド４６に印加される。このパッド４６の電位を測定することにより、メモリマクロ１２−１の内部電源Ｖ０の電位をモニタできる。
【００４１】
一方、メモリマクロ１２−２の内部電源Ｖ０をモニタしたいときは、アドレス信号ＡＤＤ０＜２：０＞を出力するマクロ間共有レジスタ１５ａ，１５ｂ，１５ｃに“００１”を書き込み、モニタ信号ＭＯＮ０を出力するマクロ間共有レジスタ１５ｄに“１”を書き込む。これによって、ＡＤＤ０＜２：０＞＝“００１”、ＡＤＤ１＜２：０＞＝“０００”、ＡＤＤ２＜２：０＞＝“１１１”、ＡＤＤ３＜２：０＞＝“１１０”となる。こうすることによりアドレス信号ＡＤＤ＜２：０＞＝“０００”に対応するメモリマクロ１２−２のＡＮＤ回路４３のみの選択信号ＳＥＬが“１”レベルとなり、トランスファゲート４４がオンして、メモリマクロ１２−２の内部電源Ｖ０の電位が配線ＶＭＯＮを介して電源モニタ用のパッド４６に印加される。よって、このパッド４６の電位を測定することにより、メモリマクロ１２−２の内部電源Ｖ０の電位をモニタできる。
【００４２】
同様に、メモリマクロ１２−３の内部電源Ｖ０をモニタしたいときは、アドレス信号ＡＤＤ０＜２：０＞を出力するマクロ間共有レジスタ１５ａ，１５ｂ，１５ｃに“０１０”を書き込み、モニタ信号ＭＯＮ０を出力するマクロ間共有レジスタ１５ｄに“１”を書き込めば良い。
【００４３】
従って、図６に示した構成によれば、メモリマクロ毎に個別の動作を行わせ、テスト時に各メモリマクロの内部電源の電位をモニタできる。
【００４４】
なお、上述した説明では、マクロ間共通レジスタ１５ａ〜１５ｃの出力信号ＡＤＤ０＜２：０＞を減算器４１に供給する場合を例にとって説明したが、減算器に代えて加算器を設けても実質的に同様な動作を行わせることができ、同じ作用効果が得られる。
【００４５】
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体集積回路装置について図７により説明する。図７は、ロジック混載メモリの要部を抽出して示すブロック図である。このロジック混載メモリは、マクロ間共通レジスタブロック１１、メモリマクロ１２−１，１２−２，１２−３，…、ロジック回路１３−１，１３−２，１３−３，…等を備えている。
【００４６】
上記マクロ間共通レジスタブロック１１は、上記メモリマクロ１２−１，１２−２，１２−３，…で共用されるものである。このマクロ間共通レジスタブロック１１は、データ転送受信回路５１とマクロ間共通レジスタ１５ａ，１５ｂ，…，１５ｍを備えている。上記データ転送受信回路５１には、記憶回路１４の記憶データＦＩＮと転送制御用のクロック信号ＦＣＬＫが供給される。このデータ転送受信回路５１は、記憶回路１４から読み出されたデータＦＩＮをレジスタ１５ａ，１５ｂ，…，１５ｍに格納するための転送制御機能を有する。上記マクロ間共通レジスタ１５ａ，１５ｂ，…，１５ｍは、シリアルチェーンを形成している。
【００４７】
上記メモリマクロ１２−１，１２−２，１２−３，…はシリアルに接続されており、各々がメモリマクロ内個別レジスタ５２ａ−１，５２ｂ−１，…，５２ｍ−１、５２ａ−２，５２ｂ−２，…，５２ｍ−２、…を備えている。これらメモリマクロ内個別レジスタ５２ａ−１，５２ｂ−１，…，５２ｍ−１、５２ａ−２，５２ｂ−２，…，５２ｍ−２、…は、メモリマクロ個別チェーン５３−１，５３−２，…を形成しており、主に冗長データが格納される。上記メモリマクロ個別チェーン５３−１，５３−２，…から出力された冗長データが順次次段のメモリマクロ１２−２，１２−３，…に転送される。この冗長データは、冗長メモリセルへの置換により不良メモリセルを救済する際に使用される。
【００４８】
上記ロジック回路１３−１，１３−２，１３−３，…はそれぞれ、上記メモリマクロ１２−１，１２−２，１２−３，…に対応して設けられ、対応するメモリマクロ１２−１，１２−２，１２−３，…との間でデータの授受を行う。例えばメモリマクロから読み出されたデータが対応するロジック回路で論理処理され、ロジック回路で論理処理されたデータが対応するメモリマクロに書き込まれる。
【００４９】
上記のような構成において、データ転送受信回路５１の出力信号は、マクロ間共通レジスタ１５ａに入力され、その出力信号は順次次段のマクロ間共通レジスタ１５ｂ，…，１５ｍに入力される。最終段のマクロ間共通レジスタ１５ｍの出力信号は、マクロ間共通レジスタブロック１１の外部へ出力される。このマクロ間共通レジスタブロック１１の出力信号はメモリマクロ１２−１に入力され、このメモリマクロ１２−１内のシリアルチェーン５３−１を構成する初段のメモリマクロ内個別レジスタ５２ａ−１に供給される。このマクロ内個別レジスタチェーン５３−１の最終段のレジスタ５２ｍ−１の出力信号は、メモリマクロの入力段とは対向する辺の同じＹ位置から出力される。
【００５０】
メモリマクロ１２−１の出力信号は、隣接して配置されているメモリマクロ１２−２のメモリマクロ個別レジスタチェーン５３−２に入力される。以下、同様にして前段のメモリマクロの出力信号が順次次段のメモリマクロに供給される。
【００５１】
このような構成によれば、マクロ間共通レジスタブロックと複数のメモリマクロをタイリングするだけで記憶回路４１の記憶データＦＩＮを転送することができる。
【００５２】
また、マクロ間共通レジスタ１５ａ，１５ｂ，…，１５ｍだけでなく、データ転送受信回路５１もメモリマクロ１２−１，１２−２，１２−３，…で共有可能なため、パターン占有面積を低減できるとともに、不要な引き回し配線を削減してレジスタブロックとメモリマクロの配置の自由度を上げることができる。
【００５３】
［第５の実施形態］
図８は、この発明の第５の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図である。この図８に示す回路は、図７に示した第４の実施形態の構成を採用したときに、マクロ間共通レジスタ１５ａ，１５ｂ，…，１５ｍのチェーンとマクロ内個別レジスタ５２ａ−１，５２ｂ−１，…，５２ｍ−１、５２ａ−２，５２ｂ−２，…，５２ｍ−２、…のチェーン５３−１，５３−２，…をテストできるようにしたものである。
【００５４】
図８において、図７と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００５５】
すなわち、データ転送受信回路５１にマクロ間共通レジスタのチェーンとマクロ内個別レジスタのチェーンをテスト読み出しするためのクロック信号ＳＣＬＫの入力端子５４とデータＳＩＮの入力端子５５を設けている。そして、このデータ転送受信回路５１は、電源投入時に記憶回路１４のデータＦＩＮがマクロ間共通レジスタ１５ａ，１５ｂ，…，１５ｍとマクロ内個別レジスタ５２ａ−１，５２ｂ−１，…，５２ｍ−１、５２ａ−２，５２ｂ−２，…，５２ｍ−２、…に格納した後に、これらの端子５４，５５を用いてマクロ間共通レジスタ１５ａ，１５ｂ，…，１５ｍとマクロ内個別レジスタ５２ａ−１，５２ｂ−１，…，５２ｍ−１、５２ａ−２，５２ｂ−２，…，５２ｍ−２、…のシリアルチェーンを駆動して入力端子５５からデータＳＩＮを書き込み可能に構成している。
【００５６】
また、各メモリマクロ１２−１，１２−２，１２−３，…中にマルチプレクサ（ＭＵＸ）５６−１，５６−２，…を設けている。上記マルチプレクサ５６−１，５６−２，…の第１の入力端には各メモリマクロをテストするときに使用するテストデータ出力信号ＴＤ０ｙを供給し、第２の入力端にはマクロ内個別レジスタ５２ｍ−１，５２ｍ−２，…の出力信号を供給する。
【００５７】
これらマルチプレクサ５６−１，５６−２，…の出力信号を、上記メモリマクロ１２−１，１２−２，１２−３，…の外部に設けたマルチプレクサ５７に供給し、パッド５８から出力信号ＴＤＯとして外部に出力するようになっている。
【００５８】
上記マルチプレクサ５６−１，５６−２，…の切り替えはそれぞれ、テストモードか否かによって行われる。テストモードではマクロ内個別レジスタ５２ｍ−１，５２ｍ−２，…の出力信号を選択し、通常動作モードでは各メモリマクロのテストデータ出力ＴＤ０ｙを選択する。上記マルチプレクサ５７は、テストの対象となるメモリマクロを選択する。
【００５９】
このように構成することにより、通常のテストパスを用いてマクロ間共通レジスタ１５ａ，１５ｂ，…，１５ｍのチェーンとマクロ内個別レジスタ５２ａ−１，５２ｂ−１，…，５２ｍ−１、５２ａ−２，５２ｂ−２，…，５２ｍ−２、…のチェーン５３−１，５３−２をテストできる。
【００６０】
以上第１乃至第５の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６１】
【図１】この発明の第１の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図。
【図２】図１に示したマクロ間共通レジスタへのデータ書き込み回路を抽出して示す回路図。
【図３】図１に示したメモリマクロにおけるマクロ動作状態規定信号を転送する信号線近傍を抽出して具体例を示すブロック図。
【図４】この発明の第２の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図。
【図５】マクロ間共通レジスタブロックとメモリマクロの端子の配置について説明するための模式図。
【図６】この発明の第３の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図。
【図７】この発明の第４の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図。
【図８】この発明の第５の実施形態に係る半導体集積回路装置について説明するためのもので、ロジック混載メモリの要部を抽出して概略構成を示すブロック図。
【符号の説明】
【００６２】
１１…マクロ間共通レジスタブロック、１２−１〜１２−ｎ…メモリマクロ、１３−１〜１３−ｎ…ロジック回路、１４…記憶回路、１５ａ〜１５ｄ…マクロ間共通レジスタ、１６ａ−１〜１６ｄ−１…バッファ、１７−１〜１７−ｎ…メモリマクロ動作設定回路、１８…デコーダ、２１−１，２１−２…アレイセグメント、２２…デカップリングキャパシタ、２３…内部電源発生回路、２４…入／出力バッファ、２５，２６…メモリセルアレイ、２７〜３０…センスアンプ、３１…セカンダリセンスアンプ、３２，３３…ロウデコーダ、３４…入／出力線、３５ａ，３５ｂ，３５ｃ…信号線、ＣＳａ〜ＣＳｄ…マクロ動作状態規定信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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