(57)【要約】【課題】  連続書込モードにおいて不要な書き込みを行わないようにする。【解決手段】  データ入力端子から順次入力される複数のデータのうち、書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、前記複数のデータの全てが入力された後、入力された前記複数のデータのうち、前記書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させる。【選択図】        図１
2006172646.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをマトリクス状に配列したメモリセルアレイを有する半導体メモリ装置であって、
アドレスを入力するためのアドレス入力端子と、
複数のデータを入力するためのデータ入力端子と、
前記データ入力端子から入力される複数のデータのそれぞれについての書き込みの要否を規定する書き込み制御信号を入力するための書き込み制御信号入力端子と、
前記入力端子から入力された複数のデータを、前記アドレス入力端子から入力されたアドレスに対応するメモリセルと、ローアドレスが前記入力されたアドレスのローアドレスと同じでカラムアドレスが前記入力されたアドレスのカラムアドレスと連続して異なる複数のアドレスに対応するメモリセルと、に対して書き込むための制御部と、
を備えており、
前記制御部は、
前記データ入力端子から順次入力される複数のデータのうち、前記書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、入力された前記複数のデータのうち、前記書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させる
ことを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置において、
さらに、前記半導体メモリ装置の動作状態を規定する動作状態信号を入力するための動作状態信号入力端子を備えており、
前記制御部は、前記複数のデータが順次入力されている途中で、前記動作状態信号が非動作状態を示す状態に変化した場合に、前記半導体メモリ装置を前記非動作状態とする前に、既に入力されている前記複数のデータのうち、前記書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させる
ことを特徴とする半導体メモリ装置。
【請求項３】
請求項１または請求項２記載の半導体メモリ装置において、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して１つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して接続された複数のラッチ回路と、を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、前記書き込みフラグが発生しているデータをラッチしているラッチ回路から出力されるデータを、そのラッチ回路に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに対して書き込ませる
ことを特徴とする半導体メモリ装置。
【請求項４】
請求項１または請求項２記載の半導体メモリ装置において、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して１つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して１組ずつ接続された複数のラッチ回路と、を備え、
各組のラッチ回路は、それぞれ、互いに並列に接続された２つ以上のラッチ回路を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、まず、前記各組毎に、それぞれ、その組のラッチ回路の中の、前記書き込みフラグが発生しているデータをラッチしているラッチ回路のうち、いずれか１つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに各々書き込ませ、次に、前記各組毎に、それぞれ、その組のラッチ回路のうち、前記データを出力した前記ラッチ回路以外で、前記書き込みフラグが発生しているデータをラッチしている１つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、前記データを書き込んだ前記メモリセルとは異なる所望のメモリセルに各々書き込ませる
ことを特徴ととする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置において、メモリセルアレイに高速で連続してデータを書き込むための技術に関するものである。
【背景技術】
【０００２】
従来、半導体メモリ装置では、例えば、非同期ページモードや同期式バーストなど、メモリセルアレイに対し、データを高速で連続して読み出したり、書き込んだりする場合、例えば、予め、メモリセルアレイを複数のブロックに分割して、各ブロックに対して、並行してほぼ同時に、データを読み出したり、書き込んだりすることにより、実現していた。
【０００３】
なお、他のページモード方式でのメモリアクセスを行う半導体メモリ装置としては、例えば、下記の特許文献１に記載されたものなどが挙げられる。
【０００４】
【特許文献１】特開平１１−３９８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した従来の半導体メモリ装置においては、以下のような問題があった。
【０００６】
即ち、上記した従来の半導体メモリ装置では、連続するアドレスに対応するメモリセルに対し、連続してデータを高速に書き込む場合（以下、「連続書き込みモード」とも呼ぶ）、連続するアドレスのデータとして入力される複数のデータを順にラッチしておき、それぞれのアドレスに対応するメモリセルに対して、ほぼ同時に書み込みを行っている。このため、複数の連続するアドレスのうち一部のアドレスに対応するメモリセルへのデータの書み込みが不要な場合においても、そのアドレスに対応するメモリセルへのデータの書き込みを行わなければならないという問題があった。
【０００７】
従って、本発明の目的は、上記した従来技術の問題点を解決し、連続書込モードにおいて不要な書き込みを行わないようにすることのできる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記した目的の少なくとも一部を達成するために、本発明の半導体メモリ装置は、複数のメモリセルをマトリクス状に配列したメモリセルアレイを有する半導体メモリ装置であって、
アドレスを入力するためのアドレス入力端子と、
複数のデータを入力するためのデータ入力端子と、
前記データ入力端子から入力される複数のデータのそれぞれについての書き込みの要否を規定する書き込み制御信号を入力するための書き込み制御信号入力端子と、
前記入力端子から入力された複数のデータを、前記アドレス入力端子から入力されたアドレスに対応するメモリセルと、ローアドレスが前記入力されたアドレスのローアドレスと同じでカラムアドレスが前記入力されたアドレスのカラムアドレスと連続して異なる複数のアドレスに対応するメモリセルと、に対して書き込むための制御部と、
を備えており、
前記制御部は、
前記データ入力端子から順次入力される複数のデータのうち、前記書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、入力された前記複数のデータのうち、前記書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させることを特徴とする。
【０００９】
このように、本発明の半導体メモリ装置では、データ入力端子から順次入力される複数のデータのうち、書き込み制御信号によって書き込み要とされているデータに対して、そのデータの書き込みを要求するための書き込みフラグを発生させておき、複数のデータの全てが入力された後、入力された複数のデータのうち、書き込みフラグが発生しているデータについてのみ、そのデータの書き込みを実行させることができる。これにより、連続書込モードにおいて不要な書き込みを行わないようにすることができる。
【００１０】
上記半導体メモリ装置において、
さらに、前記半導体メモリ装置の動作状態を規定する動作状態信号を入力するための動作状態信号入力端子を備えており、
前記制御部は、前記複数のデータが順次入力されている途中で、前記動作状態信号が非動作状態を示す状態に変化した場合に、前記半導体メモリ装置を前記非動作状態とする前に、既に入力されている前記複数のデータのうち、前記書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させることが好ましい。
【００１１】
このように構成することにより、複数のデータが順次入力されている途中で、動作状態信号が非動作状態を示す状態に変化した場合に、既に入力されている複数のデータのうち、書き込みフラグが発生しているデータについては、そのデータの書き込みを実行させることができる。
【００１２】
なお、本発明の半導体メモリ装置は、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して１つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して接続された複数のラッチ回路と、を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、前記書き込みフラグが発生しているデータをラッチしているラッチ回路から出力されるデータを、そのラッチ回路に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに対して書き込ませるように構成することができる。
【００１３】
また、本発明の半導体メモリ装置は、
前記メモリセルアレイは複数のブロックに分割されており、
前記各ブロックにそれぞれ対応して１つずつ接続された複数のライトドライバと、
各ライトドライバにそれぞれ対応して１組ずつ接続された複数のラッチ回路と、を備え、
各組のラッチ回路は、それぞれ、互いに並列に接続された２つ以上のラッチ回路を備え、
前記制御部は、
前記書き込み制御信号によって書き込み要とされているデータについてのみ、そのデータを対応するラッチ回路にラッチさせるとともに、前記書き込みフラグを発生させておき、
前記複数のデータの全てが入力された後、まず、前記各組毎に、それぞれ、その組のラッチ回路の中の、前記書き込みフラグが発生しているデータをラッチしているラッチ回路のうち、いずれか１つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、所望のメモリセルに各々書き込ませ、次に、前記各組毎に、それぞれ、その組のラッチ回路のうち、前記データを出力した前記ラッチ回路以外で、前記書き込みフラグが発生しているデータをラッチしている１つのラッチ回路から出力されるデータを、その組に対応する前記ライトドライバを介して、そのライトドライバに対応する前記ブロックのうち、前記データを書き込んだ前記メモリセルとは異なる所望のメモリセルに各々書き込ませるように構成することもできる。
【００１４】
なお、本発明は、上記した半導体メモリ装置などの装置発明の態様に限ることなく、半導体メモリ装置の制御方法などの方法発明としての態様で実現することも可能である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ａ１．半導体メモリ装置の構成：
Ａ２．連続書き込み動作：
Ａ３．一部書き込み動作：
Ａ４．書き込み途中終了動作：
Ａ５．実施例の効果：
Ｂ．第２実施例：
Ｂ１．半導体メモリ装置の構成：
Ｂ２．連続書き込み動作：
Ｂ３．一部書き込み動作：
Ｂ４．書き込み途中終了動作：
Ｂ５．実施例の効果：
Ｃ．電子機器への適用例：
Ｄ．変形例：
【００１６】
Ａ．第１実施例
Ａ１．半導体メモリ装置の構成：
図１は本発明の第１実施例としての半導体メモリ装置の要部構成を示すブロック図である。図１に示すように、本実施例の半導体メモリ装置は、４つのブロックＡ〜Ｄに分割されたメモリセルアレイ１２と、そのメモリセルアレイ１２に接続されたワードラインドライバ１４と、メモリセルアレイ１２の各ブロックＡ〜Ｄ毎に設けられたカラムドライバ１６ａ〜１６ｄと、メモリセルアレイ１２の各ブロックＡ〜Ｄ毎に設けられたライトドライバ１８ａ〜１８ｄと、ライトドライバ側にゲート用スイッチＧＳＷを、ライトドライバとは反対側にラッチ用スイッチＬＳＷを、それぞれ備え、各ライトドライバにそれぞれ１つずつ接続されたラッチ回路２０ａ〜２０ｄと、これらのラッチ回路に接続された入出力バッファ回路２２と、カラムデコーダ２４と、タイミング制御回路２６と、を備えている。なお、この半導体メモリ装置は、上記各ブロックの他、メモリセルアレイ１２の各ブロックＡ〜Ｄ毎に設けられたリードアンプや、各リードアンプにそれぞれ１つずつ接続されたラッチ回路等の種々のブロックを備えるが、本発明の説明上特に必要としないため、図示を省略している。
【００１７】
上記半導体メモリ装置を構成する各ブロックのうち、メモリセルアレイ１２は、マトリクス状に配列された複数のメモリセル（図示せず）を備えており、それらメモリセルには、ローアドレスに従ってワードラインドライバ１４により活性化される複数本のワードライン（図示せず）と、カラムアドレスＹＡＤに従って各ブロック毎のカラムドライバ１６ａ〜１６ｄによって選択される複数本のビットライン（図示せず）が、それぞれ接続されている。
【００１８】
入出力バッファ回路２２は、読み出し動作の場合には、読み出したデータをデータ出力ＤＯＵＴとして出力し、書き込み動作の場合には、書き込むべきデータをデータ入力ＤＩＮとして入力する。
【００１９】
カラムデコーダ２４には、外部から入力されるアドレスのうちカラムアドレスＹＡＤが入力されて、各ブロックにおいて、ビットラインを選択するための選択信号ｎを生成して、カラムドライバ１６ａ〜１６ｄに出力する。
【００２０】
タイミング制御回路２６には、半導体メモリ装置の動作状態を制御するためのチップセレクト信号／ＣＳと、書き込み命令としてのライト信号ＷＲＩＴＥと、データの書き込み要／不要を示す書き込み制御信号／ＤＥと、書き込み動作の基準タイミングとなるクロック信号ＣＬＫと、がそれぞれ入力される。そして、これらの各信号に基づいて、以下で説明するように、ライトドライバを動作させるためのライトドライバイネーブル信号ＷＤＥｒ（但し、ｒ＝０，１，２，３）を生成して、ライトドライバ１８ａ〜１８ｄにそれぞれ出力すると共に、ラッチ回路２０ａ〜２０ｄのゲート用スイッチＧＳＷをオン／オフさせるためのスイッチング信号ＷＤＧと、ラッチ用スイッチＬＳＷをオン／オフさせるためのスイッチング信号ＷＤＳｑ（但し、ｑ＝０，１，２，３）と、をそれぞれ生成して、これらスイッチＧＳＷ，ＬＳＷに出力する。なお、各信号名の「／」は、負論理の信号であることを意味している。
【００２１】
具体的には、タイミング制御回路２６のライトタイミング制御回路２６２が、タイミング制御回路２６に入力される上記各信号およびライトフラグ発生回路２６４で生成されるライトフラグ信号ＷＦＬＧｓ（但し、ｓ＝０，１，２，３）に基づいて、ライトドライバイネーブル信号ＷＤＥｒを生成する。なお、ライトフラグ発生回路２６４はスイッチング信号ＷＤＳｑに基づいてライトフラグ信号ＷＦＬＧｓを生成する。また、データ入力タイミング制御回路２６６が、タイミング制御回路２６に入力される上記各信号に基づいて、スイッチング信号ＷＤＧおよびスイッチング信号ＷＤＳｑを生成する。
【００２２】
なお、タイミング制御回路２６には、リードアンプを動作させるためのリードアンプイネーブル信号を生成するリードタイミング制御回路など読み出し動作を実行するための種々の回路も備えており、タイミング制御回路２６に入力される上記各信号に加えて、読出命令としてのリード信号等の種々の制御信号も入力されるが、本発明の説明上特に必要としないため、図示を省略している。
【００２３】
図２は、図１におけるカラムデコーダ２４の概念的な構成を示すブロック図である。なお、図２では、カラムアドレスＹＡＤを２進数で表し、説明をわかりやすくするために、その桁数を４ビットとしている。従って、カラムアドレスＹＡＤは、上位ビットから順にＹ３，Ｙ２，Ｙ１，Ｙ０として表される。なお、このことは、以下の図３〜図９においても同様である。
【００２４】
本実施例において、カラムデコーダ２４は、図２に示すように、カラムアドレスＹＡＤのうち、下位２ビットＹ１，Ｙ０を無視し、上位２ビットＹ３，Ｙ２のみを用いることによって、選択信号ｎを生成している。
【００２５】
Ａ２．連続書き込み動作：
それでは、図１に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む際の基本動作として、一回の書き込み命令で書き込みが可能な数のデータを高速で連続して書き込む場合について、図３〜図５を用いて、以下説明する。なお、本実施例において、一回の書き込み命令で書き込みが可能な連続データ数は４である。
【００２６】
図３は図１に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。
【００２７】
メモリセルアレイ１２における各ブロックＡ〜Ｄには、それぞれ、４本のビットラインＢＬが配列されており、図３に示すように、各ビットラインＢＬには、カラムアドレスＹＡＤがそれぞれ割り振られている。また、各ビットラインＢＬには、選択信号ｎに従ってオン／オフするスイッチ回路ＣＳＷが接続されている。このスイッチ回路ＣＳＷは、各ブロックＡ，Ｂ，Ｃ，Ｄ毎に、選択信号ｎに対応する１本のビットラインＢＬについて、オンすることにより、メモリセルアレイ１２全体で、ブロックの異なる４本のビットラインＢＬを一度に選択する。
【００２８】
それでは、外部からカラムアドレスＹＡＤとして、例えば、"0100"が入力された場合のデータの連続書き込み動作について、図４および図５を用いて説明する。
【００２９】
図４は、図３において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。また、図５はデータの連続書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。図５において、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はスイッチング信号ＷＤＧを、（ｌ）〜（ｏ）はライトフラグ信号ＷＦＬＧｓを、（ｐ）〜（ｓ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。なお、横軸は時間である。
【００３０】
図５（ｂ）に示すチップセレクト信号／ＣＳがローレベル（アクティブ）になると、半導体メモリ装置が動作状態となり、タイミング制御回路２６による読み出し／書き込み動作が可能となる。このとき、図５（ａ）に示すクロック信号ＣＬＫのある立ち上がりのタイミングｔ１で、外部から半導体メモリ装置に対し、ローアドレスとして所望の値が入力されると共に、図５（ｅ）に示すカラムアドレスＹＡＤとして"0100"が入力され、かつ、書き込み命令が入力されると、図５（ｄ）に示すように書き込み命令に対応するライト信号ＷＲＩＴＥがハイレベルになる。
【００３１】
また、図５（ｄ）に示すライト信号ＷＲＩＴＥがハイレベルになった後、図５（ｆ）に示すように、データ入力ＤＩＮとして、連続する４つのカラムアドレス"0100"，"0101"，"0110"，"0111"に対応するメモリセルに書き込むべき４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３が、図５（ａ）に示すクロック信号ＣＬＫにおける所望の周期ごとに順に入力される。なお、本例では、連続する４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３は、クロック信号ＣＬＫにおける立ち下がりのタイミングｔ３１からｔ４１まで，ｔ４１からｔ５１まで，ｔ５１からｔ６１まで，ｔ６１からｔ７１までの各期間でそれぞれ入力される。
【００３２】
ここで、順に入力される４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３の全てを連続して書き込む場合には、図５（ｃ）に示すように、書き込み制御信号／ＤＥは、図５（ｆ）に示すデータ入力ＤＩＮとして４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３が順に入力されている各期間（ｔ３１〜ｔ４１，ｔ４１〜ｔ５１，ｔ５１〜ｔ６１，ｔ６１〜ｔ７１）においてローレベル（アクティブ）とされる。
【００３３】
さて、図５（ｄ）に示すライト信号ＷＲＩＴＥがハイレベル（アクティブ）になると、その後、所望のタイミングで、ワードラインドライバ１４は、入力されたローアドレスの値に対応したワードラインＷＬを活性化する。また、入力されたカラムアドレスＹＡＤ＝0100は、カラムデコーダ２４に入力される。
【００３４】
このとき、タイミング制御回路２６のデータ入力タイミング制御回路２６６は、図５（ｆ）に示すデータ入力ＤＩＮとして最初のデータＤ０が入力されている期間中（ｔ３１〜ｔ４１）において、図５（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図５（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ４で、図５（ｇ）に示すように、スイッチング信号ＷＤＳｑのうちｑ＝０のＷＤＳ０を立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷのうち、図４に示すｑ＝０のスイッチのみがオンし、その結果、ラッチ回路２０ａは、最初に書き込むべきデータＤ０を、入出力バッファ回路２２を介して入力しラッチする。
【００３５】
以下同様にして、データ入力タイミング制御回路２６６は、図５（ｈ）〜（ｊ）に示すように、図５（ｆ）に示すデータ入力ＤＩＮとしてデータＤ１，Ｄ２，Ｄ３が順に入力されている各期間中（ｔ４１〜ｔ５１，ｔ５１〜ｔ６１，ｔ６１〜ｔ７１）において、図５（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図５（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ５，ｔ６，ｔ７で、スイッチング信号ＷＤＳｑを、ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３の順に、次々と立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図４に示すｑ＝１のスイッチ，ｑ＝２のスイッチ，ｑ＝３のスイッチの順にオンし、その結果、ラッチ回路は、２０ｂ，２０ｃ，２０ｄの順に、書き込むべきデータＤ１，Ｄ２，Ｄ３を、入出力バッファ回路２２を介して、次々と入力しラッチする。
【００３６】
また、このとき、タイミング制御回路２６のライトフラグ発生回路２６４は、図５（ｇ）〜（ｊ）に示すスイッチング信号ＷＤＳｑの、ｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３の順に発生する、各立ち上がりのタイミングで、図５（ｌ）〜（ｏ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２，ｓ＝３のＷＦＬＧ３の順に、次々と立ち上げて、タイミング制御回路２６のライトタイミング制御回路２６２に出力する。
【００３７】
その後、データ入力タイミング制御回路２６６は、図５（ｊ）に示すｑ＝３のスイッチング信号ＷＤＳ３を立ち上げた後の、図５（ａ）に示すクロック信号ＣＬＫにおける最初の立ち下がりのタイミングｔ７１で、図５（ｋ）に示すように、スイッチング信号ＷＤＧを立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図４に示すゲート用スイッチＧＳＷの全てがオンし、その結果、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄが、それぞれラッチしているデータを、それらラッチ回路に接続されたライトドライバ１８ａ，１８ｂ，１８ｃ，１８ｄに出力する。
【００３８】
このとき、カラムデコーダ２４は、入力されるカラムアドレスＹＡＤ＝0100のうち、下位２ビットを無視し、上位２ビットＹ３＝０，Ｙ２＝１を用いて、図４に示すように、選択信号ｎ＝01を生成して出力する。この選択信号ｎ=01がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ，Ｂ，Ｃ，Ｄ毎に、その選択信号ｎ＝01に対応したビットラインＢＬ、すなわち、左から２本目のビットラインＢＬを、それぞれ一度に選択する。
【００３９】
また、このとき、タイミング制御回路２６のライトタイミング制御回路２６２は、図５（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図５（ｌ）に示すｓ＝０のＷＦＬＧ０が立ち上がっているので、図５（ｐ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうちｒ＝０のＷＤＥ０を、スイッチング信号ＷＤＧの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ１８ａに出力する。同様に、図５（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図５（ｍ）に示すｓ＝１のＷＦＬＧ１，図５（ｎ）に示すｓ＝２のＷＦＬＧ２，図５（ｏ）に示すｓ＝３のＷＦＬＧ３が、それぞれ立ち上がっているので、図５（ｑ），（ｒ），（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝１のＷＤＥ１，ｒ＝２のＷＤＥ２，ｒ＝３のＷＤＥ３を、スイッチング信号ＷＤＧの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ１８ｂ，１８ｃ，１８ｄに出力する。これにより、ライトドライバ１８ａ〜１８ｄの全てが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ１８ａ〜１８ｄに接続された各ブロックＡ〜Ｄに出力する。
【００４０】
なお、上記のようにして、図５（ｐ）〜（ｓ）に示すライトドライバイネーブル信号ＷＤＥ０〜ＷＤＥ３が立ち上がると、図５（ｌ）〜（ｏ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ０〜ＷＦＬＧ３がリセットされてローレベルになる。
【００４１】
そして、各ブロックＡ〜Ｄに入力されたデータは、それぞれ、選択された４本のビットラインＢＬを介して、活性化されたワードラインＷＬとその４本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。
【００４２】
この結果、４つのラッチ回路２０ａ〜２０ｄにそれぞれラッチされていたデータが、図４において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0100"（入力されたカラムアドレス）に位置するメモリセルと、その値の次のカラムアドレスＹＡＤ"0101"から連続する３つのカラムアドレスＹＡＤ"0101"〜"0111"に位置するメモリセルとに、それぞれ書き込まれることになる。
【００４３】
こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ１２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を高速で連続して書き込むことができる。
【００４４】
Ａ３．一部書き込み動作：
次に、図１に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作として、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合について、図６および図７を用いて、以下説明する。
【００４５】
図６は、図３において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。また、図７はデータの一部書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。図７の（ａ）〜（ｓ）は、図５の（ａ）〜（ｓ）と同様に、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はスイッチング信号ＷＤＧを、（ｌ）〜（ｏ）はライトフラグ信号ＷＦＬＧｓを、（ｐ）〜（ｓ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。また、図７の（ａ）〜（ｆ）に示す各信号は、（ｃ）の書き込み制御信号／ＤＥを除いて、図５に示す各信号と同じタイミングである。
【００４６】
ここで、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合には、図５（ｃ）に示すように、書き込み制御信号／ＤＥは、図５（ｆ）に示すデータ入力ＤＩＮとして４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３が順に入力されている各期間のうち、実際に書き込むべきデータが入力されている期間のみローレベル（アクティブ）となる。本例では、２つのデータＤ１，Ｄ２を実際に書き込むデータとし、データＤ１，Ｄ２が入力されている期間（ｔ４１〜ｔ５１，ｔ５１〜ｔ６１）がローレベルとなっている例を示している。
【００４７】
タイミング制御回路２６のデータ入力タイミング制御回路２６６は、図７（ｆ）に示すデータ入力ＤＩＮとして最初のデータＤ０が入力される期間中（ｔ３１〜ｔ４１）において、図７（ｃ）に示す書き込み制御信号／ＤＥがハイレベル（非アクティブ）であるので、図７（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ４で、図７（ｇ）に示すように、スイッチング信号ＷＤＳｑのうち、ｑ＝０のＷＤＳ０について立ち上げを行わない。これにより、ラッチ用スイッチＬＳＷのうち、図６に示すｑ＝０のスイッチはオンせず、その結果、ラッチ回路２０ａは、入出力バッファ回路２２を介して最初に入力されるデータＤ０をラッチしない。
【００４８】
なお、このとき、タイミング制御回路２６のライトフラグ発生回路２６４は、図７（ｇ）に示すスイッチング信号ＷＤＳ０が立ち上がらないので、図７（ｌ）に示すように、ライトフラグ信号ＷＦＬＧｓのうち、ｓ＝０のＷＦＬＧ０について立ち上げを行わない。
【００４９】
次に、データ入力タイミング制御回路２６６は、図７（ｆ）に示すデータ入力ＤＩＮとしてデータＤ１，Ｄ２が順に入力される期間中（ｔ４１〜ｔ５１，ｔ５１〜ｔ６１）では、図７（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図７（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ５，ｔ６で、図７（ｈ），(ｉ)に示すように、スイッチング信号ＷＤＳｑを、ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２の順に立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図６に示すｑ＝１のスイッチ，ｑ＝２のスイッチの順にオンし、その結果、ラッチ回路は、２０ｂ，２０ｃの順に、書き込むべきデータＤ１，Ｄ２を、入出力バッファ回路２２を介して、次々と入力しラッチする。
【００５０】
なお、このとき、ライトフラグ発生回路２６４は、図７（ｈ），（ｉ）に示すスイッチング信号ＷＤＳ１，ＷＤＳ２の各立ち上がりのタイミングで、図７（ｍ），（ｎ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２の順に、次々と立ち上げて、タイミング制御回路２６のライトタイミング制御回路２６２に出力する。
【００５１】
さらに、データ入力タイミング制御回路２６６は、図７（ｆ）に示すデータ入力ＤＩＮとして最後のデータＤ３が入力される期間中（ｔ６１〜ｔ７１）においても、図７（ｃ）に示す書き込み制御信号／ＤＥがハイレベルであるので、図７（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ７で、図７（ｊ）に示すように、スイッチング信号ＷＤＳｑのうち、ｑ＝３の信号ＷＤＳ３について立ち上げを行わない。これにより、ラッチ用スイッチＬＳＷのうち、図６に示すｑ＝３のスイッチはオンせず、その結果、ラッチ回路２０ｄは、入出力バッファ回路２２を介して最後に入力されるデータＤ３をラッチしない。
【００５２】
なお、このとき、ライトフラグ発生回路２６４は、図７（ｊ）に示すスイッチング信号ＷＤＳ３が立ち上がらないので、図７（ｏ）に示すように、ライトフラグ信号ＷＦＬＧｓのうち、ｓ＝３のＷＦＬＧ０について立ち上げを行わない。
【００５３】
その後、データ入力タイミング制御回路２６６は、ｑ＝３のスイッチング信号ＷＤＳ３を立ち上げるための、図７（ａ）に示すクロック信号ＣＬＫにおける立ち上がりのタイミングｔ７の後の立ち下がりのタイミングｔ７１で、図７（ｋ）に示すように、スイッチング信号ＷＤＧを立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図６に示すゲート用スイッチＧＳＷの全てがオンし、その結果、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄが、それぞれラッチしているデータを、それらラッチ回路に接続されたライトドライバ１８ａ，１８ｂ，１８ｃ，１８ｄに出力する。ただし、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄのうち、ラッチ回路２０ａ，２０ｄは、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。
【００５４】
一方、カラムデコーダ２４では、入力されるカラムアドレスＹＡＤ＝0100のうち、下位２ビットを無視し、上位２ビットＹ３＝０，Ｙ２＝１を用いて、図４に示すように、選択信号ｎ＝01を生成して出力する。この選択信号ｎ=01がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷに入力は、各ブロックＡ，Ｂ，Ｃ，Ｄ毎に、その選択信号ｎ＝01に対応したビットラインＢＬ、すなわち、左から２本目のビットラインＢＬを、それぞれ一度に選択する。
【００５５】
なお、このとき、タイミング制御回路２６のライトタイミング制御回路２６２は、図７（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図７（ｌ）に示すｓ＝０のＷＦＬＧ０がローレベルであるので、図７（ｐ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０について立ち上げを行わないで、ライトドライバ１８ａに出力する。
【００５６】
また、ライトタイミング制御回路２６２は、図７（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図７（ｍ）に示すｓ＝１のＷＦＬＧ１，図７（ｎ）に示すｓ＝２のＷＬＦＧ２がハイレベルであるので、図７（ｑ），（ｒ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝１のＷＤＥ１，ｒ＝２のＷＤＥ２を、スイッチング信号ＷＤＧの立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ１８ｂ、１８ｃに出力する。
【００５７】
さらに、また、ライトタイミング制御回路２６２は、図７（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図７（ｏ）に示すｓ＝３のＷＦＬＧ３がローレベルであるので、図７（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝３のＷＤＥ３について立ち上げを行わないで、ライトドライバ１８ｄに出力する。
【００５８】
これにより、ライトドライバ１８ａ〜１８ｄのうち、ライトドライバ１８ｂ，１８ｃのみが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ１８ｂ，１８ｃに接続された各ブロックＢ，Ｃに出力する。
【００５９】
なお、上記のようにして、図７（ｑ）、（ｒ）に示すライトドライバイネーブル信号ＷＤＥ１，ＷＤＥ２が立ち上がると、図７（ｍ），（ｎ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ１，ＷＦＬＧ２はリセットされてローレベルになる。
【００６０】
そして、各ブロックＢ，Ｃに入力されたデータは、それぞれ、選択された２本のビットラインＢＬを介して、活性化されたワードラインＷＬとその２本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。
【００６１】
この結果、４つのラッチ回路２０ａ〜２０ｄにそれぞれラッチされていたデータのうち、２つのラッチ回路２０ｂ，２０ｃにラッチされていたデータのみが、図４において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0101"（入力されたカラムアドレスの次のカラムアドレス）およびその値の次のカラムアドレスＹＡＤ"01100"に位置するメモリセルに、それぞれ書き込まれることになる。
【００６２】
こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ１２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルのうち、実際に書き込みを望む２つのカラムアドレス"0101"，"0110"に対応する一部のメモリセルに対してのみ２つのデータＤ１，Ｄ２を高速で書き込むことができる。
【００６３】
Ａ４．書き込み途中終了動作：
次に、図１に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作の途中で、チップセレクト信号／ＣＳをハイレベル（非アクティブ）とすることにより、半導体メモリ装置の動作が非動作状態とされた場合の書き込み動作について、図８および図９を用いて、以下説明する。
【００６４】
図８は、図３において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。また、図９は書き込み途中終了動作時における図１の要部信号のタイミングを示すタイミングチャートである。図９の（ａ）〜（ｓ）は、図５の（ａ）〜（ｓ）と同様に、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はスイッチング信号ＷＤＧを、（ｌ）〜（ｏ）はライトフラグ信号ＷＦＬＧｓを、（ｐ）〜（ｓ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。また、図９の（ａ）〜（ｆ）に示す各信号は、基本的に図５の（ａ）〜（ｆ）に示す各信号と同じタイミングであるが、連続書き込み動作の途中の（ａ）に示すクロック信号ＣＬＫの立ち下がりのタイミングｔ５１で、（ｂ）に示すチップセレクト信号／ＣＳはハイレベル（非アクティブ）になり、（ｃ）に示す書き込み制御信号／ＤＥもハイレベル（非アクティブ）になる場合を示している。また、チップセレクト信号／ＣＳがハイレベルになると、これに応じて、図９（ａ）に示すクロック信号の立ち上がりのタイミングｔ６で、図９（ｄ）に示すライト信号ＷＲＩＴＥがローレベル（非アクティブ）になる場合を示している。
【００６５】
タイミング制御回路２６のデータ入力タイミング制御回路２６６は、図９（ｆ）に示すデータ入力ＤＩＮとして順に入力されるデータＤ０，Ｄ１の各期間中（ｔ３１〜ｔ４１，ｔ４１〜ｔ５１）において、図９（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図９（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ４，ｔ５で、図９（ｇ），（ｈ）に示すように、スイッチング信号ＷＤＳｑを、ｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１の順に立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図４に示すｑ＝０のスイッチ，ｑ＝１のスイッチの順にオンし、その結果、ラッチ回路は、２０ａ，２０ｂの順に、書き込むべきデータＤ０，Ｄ１を、入出力バッファ回路２２を介して、次々と入力しラッチする。
【００６６】
また、このとき、タイミング制御回路２６のライトフラグ発生回路２６４は、図９（ｇ）、（ｈ）に示すｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１の順に立ち上がるスイッチング信号ＷＤＳｑの各立ち上がりのタイミングで、図９（ｌ），（ｍ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１の順に立ち上げて、タイミング制御回路２６のライトタイミング制御回路２６２に出力する。
【００６７】
その後、データ入力タイミング制御回路２６６は、図９（ａ）に示すクロック信号ＣＬＫにおける立ち下がりのタイミングｔ５１から次の立ち上がりのタイミングｔ６までの間に、図９（ｂ）に示すチップセレクト信号／ＣＳがハイレベル（非アクティブ）に変化したので、これに応じて、図９（ｎ），（ｏ）に示すように、スイッチ信号ＷＤＳｑのうち、ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３についての立ち上げを行わない。このとき、ライトフラグ信号ＷＦＬＧｓのうち、図９（ｌ），（ｍ）に示すｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１が立ち上がっているので、次の立ち下がりのタイミングｔ６１で、図９（ｋ）に示すように、スイッチング信号ＷＤＧを立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、ゲート用スイッチＧＳＷの全てがオンし、その結果、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄが、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ１８ａ，１８ｂ，１８ｃ，１８ｄに出力する。ただし、各ラッチ回路２０ａ，２０ｂ，２０ｃ，２０ｄのうち、ラッチ回路２０ｃ，２０ｄは、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。
【００６８】
一方、カラムデコーダ２４では、入力されるカラムアドレスＹＡＤ＝0100のうち、下位２ビットを無視し、上位２ビットＹ３＝０，Ｙ２＝１を用いて、図４に示すように、選択信号ｎ＝01を生成して出力する。この選択信号ｎ=01がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷに入力は、各ブロックＡ，Ｂ，Ｃ，Ｄ毎に、その選択信号ｎ＝01に対応したビットラインＢＬ、すなわち、左から２本目のビットラインＢＬを、それぞれ一度に選択する。
【００６９】
また、このとき、ライトタイミング制御回路２６２は、図９（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、図９（ｌ），（ｍ）に示すライトフラグ信号ＷＦＬＧ０，ＷＬＦＧ１がハイレベルであるので、図９（ｐ），（ｑ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０，ｒ＝１のＷＤＥ１を、スイッチング信号ＷＤＧの立ち下がりからわずかに遅れた所望のタイミングで立ち上げで、ライトドライバ１８ａ，１８ｂに出力する。
【００７０】
また、ライトタイミング制御回路２６２は、図９（ｋ）に示すスイッチング信号ＷＤＧの立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図９（ｎ）示すｓ＝２のＷＦＬＧ２，図９（ｏ）に示すｓ＝３のＷＦＬＧ３がローレベルであるので、図９（ｒ），（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝２のＷＤＥ２，ｒ＝３のＷＤＥ３について立ち上げを行わないで、ライトドライバ１８ｃ，１８ｄに出力する。
【００７１】
これにより、ライトドライバ１８ａ〜１８ｄのうち、ライトドライバ１８ａ，１８ｂのみが動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ１８ａ，１８ｂに接続された各ブロックＡ，Ｂに出力する。
【００７２】
なお、上記のようにして、図９（ｐ）、（ｑ）に示すライトドライバイネーブル信号ＷＤＥ０，ＷＤＥ１が立ち上がると、図９（ｌ），（ｍ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ０，ＷＦＬＧ１がリセットされてローレベルになる。
【００７３】
そして、各ブロックＡ，Ｂに入力されたデータは、それぞれ、選択された２本のビットラインＢＬを介して、活性化されたワードラインＷＬとその２本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。
【００７４】
この結果、２つのラッチ回路２０ａ，２０ｂにラッチされていたデータのみが、図４において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0100"（入力されたカラムアドレス）およびその値の次のカラムアドレスＹＡＤ"0101"に位置するメモリセルに、それぞれ書き込まれることになる。
【００７５】
こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ１２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を高速で書き込む動作の実行途中で、チップセレクト信号／ＣＳをハイレベル（非アクティブ）とすることにより、半導体メモリ装置の動作が非動作状態とされた場合に、チップセレクト信号／ＣＳのハイレベルへの変化に応じて、それまでにラッチ回路２０ａ、２０ｂで既にラッチされていたデータＤ０，Ｄ１を、２つのカラムアドレス"0100"，"0101"に対応するメモリセルに対して高速で書き込むことができる。
【００７６】
Ａ５．実施例の効果：
以上説明したように、本実施例においては、メモリセルアレイ１２を４つのブロックＡ，Ｂ，Ｃ，Ｄに分割して、ライトドライバをそれぞれ１つ用意し、さらに、それらライトドライバに接続されるラッチ回路をそれぞれ１つ用意している。そして、１回の書き込み命令では、書き込むべきデータを、ラッチ回路それぞれにラッチさせ、そのラッチさせたデータを、各ライトドライバを介して各ブロックＡ，Ｂ，Ｃ，Ｄに、１度に書き込むことにより、計４個のデータを高速に連続して書き込むことができる。
【００７７】
さらに、本実施例では、連続して入力される各データの書き込みの要／不要を示す書き込み制御信号／ＤＥを外部から入力し、データ入力ＤＩＮとして外部からデータが入力される際に、書き込み制御信号／ＤＥがローレベル（アクティブ）である場合には、そのデータに対応するライトフラグ信号ＷＦＬＧｓを立ち上げてデータの書き込みを許可し、書き込み制御信号／ＤＥがハイレベル（非アクティブ）である場合には、そのデータに対応するライトフラグ信号ＷＦＬＧｓを立ち上げないでデータの書き込みを許可しない構成としている。これにより、４個のデータを高速に連続して書き込む際に、その一部のデータの書き込みのみを実際に行うことができる。
【００７８】
従って、本実施例によれば、高速に連続してデータを書き込む際に、不要な書き込みを行わないようにすることができる。
【００７９】
また、本実施例では、連続してデータを書き込む動作の途中で、チップセレクト信号／ＣＳがハイレベル（非アクティブ）に変化して、半導体メモリ装置の動作が非動作状態とされた場合に、それまでにラッチ回路で既にデータがラッチされてライトフラグ信号ＷＦＬＧｓが立ち上がっている場合には、書き込み動作をキャンセルするのではなく、既にラッチされているデータを、書き込むことができる。
【００８０】
Ｂ．第２実施例
Ｂ１．半導体メモリ装置の構成：
図１０は本発明の第２実施例としての半導体メモリ装置の要部構成を示すブロック図である。図１０に示すように、本実施例の半導体メモリ装置が、図１に示した第１実施例における半導体メモリ装置と異なる点は、メモリセルアレイが２つのブロックＡ，Ｂに分割されている点と、それに伴い、各ブロック毎に設けられるカラムドライバ、並びにライトドライバが、それぞれ、２つになっている点と、各ライトドライバに接続されるラッチ回路が、それぞれ、２つ１組で構成されている点と、タイミング制御回路からカラムデコーダにプリセット／カウントアップ信号が供給されている点である。
【００８１】
即ち、本実施例の半導体メモリ装置は、２つのブロックＡ，Ｂに分割されたメモリセルアレイ５２と、そのメモリセルアレイ５２に接続されたワードラインドライバ５４と、メモリセルアレイ５２の各ブロックＡ，Ｂ毎に設けられたカラムドライバ５６ａ，５６ｂと、メモリセルアレイ５２の各ブロックＡ，Ｂ毎に設けられたライトドライバ５８ａ，５８ｂと、各ライトドライバにそれぞれ１組ずつ接続された複数のラッチ回路と、これらのラッチ回路に接続された入出力バッファ回路６２と、カラムデコーダ６４と、タイミング制御回路６６と、を備えている。
【００８２】
このうち、メモリセルアレイ５２は、マトリクス状に配列された複数のメモリセル（図示せず）を備えており、それらメモリセルには、ローアドレスに従ってワードラインドライバ５４により活性化される複数本のワードライン（図示せず）と、カラムアドレスＹＡＤに従って各ブロック毎のカラムドライバ５６ａ，５６ｂによって選択される複数本のビットライン（図示せず）が、それぞれ接続されている。
【００８３】
各組のラッチ回路は、それぞれ、互いに並列に接続された２つのラッチ回路（６０ａ０，６０ａ１），（６０ｂ０，６０ｂ１）で構成されている。各ラッチ回路は、各々、ライトドライバ側にゲート用スイッチＧＳＷを、ライトドライバとは反対側にラッチ用スイッチＬＳＷを、それぞれ備えている。
【００８４】
入出力バッファ回路６２は、第１実施例の半導体メモリ装置における入出力バッファ回路２２（図１）と同様に、読み出し動作の場合には、読み出したデータをデータ出力ＤＯＵＴとして出力し、書き込み動作の場合には、書き込むべきデータをデータ入力ＤＩＮとして入力する。
【００８５】
カラムデコーダ６４には、外部から入力されるアドレスのうちカラムアドレスＹＡＤが入力されると共に、タイミング制御回路２６からのプリセット信号ＰＳとカウントアップ信号ＣＵが供給されて、各ブロックＡ，Ｂにおいて、ビットラインを選択するための選択信号ｎを生成して、カラムドライバ５６ａ，５６ｂに出力する。
【００８６】
タイミング制御回路６６には、第１実施例の半導体メモリ装置におけるタイミング制御回路２６（図１）と同様に、チップセレクト信号／ＣＳと、ライト信号ＷＲＩＴＥと、書き込み制御信号／ＤＥと、クロック信号ＣＬＫとが、それぞれ入力される。読み出し命令としてのリード信号ＲＥＡＤと、書き込み命令としてのライト信号ＷＲＩＴＥと、読み出し動作／書き込み動作の基準タイミングとなるクロック信号ＣＬＫとがそれぞれ入力される。そして、これらの各信号に基づいて、以下で説明するように、ライトドライバを動作させるためのライトドライバイネーブル信号ＷＤＥｒ（但し、ｒ＝０，１）を生成して、ライトドライバ５８ａ、５８ｂにそれぞれ出力すると共に、ラッチ回路のゲート用スイッチＧＳＷをオン／オフさせるためのスイッチング信号ＷＤＧｐ（但し、ｐ＝０，１）と、ラッチ用スイッチＬＳＷをオン／オフさせるためのスイッチング信号ＷＤＳｑ（但し、ｑ＝０，１，２，３）と、をそれぞれ生成して、これらスイッチＧＳＷ，ＬＳＷに出力する。また、プリセット信号ＰＳおよびカウントアップ信号ＣＵを生成して、カラムデコーダ６４に出力する。
【００８７】
具体的には、タイミング制御回路６６のライトタイミング制御回路６６２が、タイミング制御回路６６に入力される上記各信号およびライトフラグ発生回路６６４で生成されるライトフラグ信号ＷＦＬＧｓ（但し、ｓ＝０，１，２，３）に基づいて、ライトドライバイネーブル信号ＷＤＥｒと、プリセット信号ＰＳおよびカウントアップ信号ＣＵと、を生成する。なお、ライトフラグ発生回路６６４はスイッチング信号ＷＤＳｑに基づいてライトフラグ信号ＷＦＬＧｓを生成する。また、データ入力タイミング制御回路６６６が、タイミング制御回路６６に入力される上記各信号に基づいて、スイッチング信号ＷＤＧｐおよびスイッチング信号ＷＤＳｑを生成する。
【００８８】
なお、タイミング制御回路６６には、リードアンプを動作させるためのリードアンプイネーブル信号を生成するリードタイミング制御回路など読み出し動作を実行するための種々の回路も備えており、タイミング制御回路６６に入力される上記各信号に加えて、読出命令としてのリード信号等の種々の制御信号も入力されるが、本発明の説明上特に必要としないため、図示を省略している。
【００８９】
図１１は図１０におけるカラムデコーダ６４の概念的な構成を示すブロック図である。なお、図１１では、第１実施例におけるカラムデコーダ２４（図２）と同様に、カラムアドレスＹＡＤを２進数で表し、説明をわかりやすくするために、その桁数を４ビットとしている。従って、カラムアドレスＹＡＤは、上位ビットから順にＹ３，Ｙ２，Ｙ１，Ｙ０として表される。なお、このことは、以下の図１２〜図１８においても同様である。
【００９０】
本実施例において、カラムデコーダ６４は、図１１に示すように、ビットカウンタＢＣを備えている。このビットカウンタＢＣは、カラムアドレスＹＡＤのうち、下位から２ビット目のビットＹ１を入力すると共に、タイミング制御回路６６からのプリセット信号ＰＳおよびカウントアップ信号ＣＵをそれぞれ入力し、カウンタ出力信号Ｙ１'を出力する。ビットカウンタＢＣは、プリセット信号ＰＳの立ち上がりのタイミングで、入力されたビットＹ１をプリセットし、その後、カウントアップ信号ＣＵの立ち上がりのタイミングで、プリセットしたビットＹ１を１カウントアップする。従って、例えば、ビットＹ１＝0が入力された場合には、プリセット信号ＰＳの立ち上がりのタイミングで、カウンタ出力信号Ｙ１'＝0を出力し、その後、カウントアップ信号ＣＵの立ち上がりのタイミングで、カウンタ出力信号Ｙ１'＝1を出力する。反対に、ビットＹ１＝1が入力された場合には、プリセット信号ＰＳの立ち上がりのタイミングで、カウンタ出力信号Ｙ１'＝1を出力し、その後、カウントアップ信号ＣＵの立ち上がりのタイミングで、カウンタ出力信号Ｙ１'＝0を出力する。
【００９１】
そして、カラムデコーダ６４では、カラムアドレスＹＡＤのうち、下位１ビットＹ０を無視し、上位２ビットＹ３，Ｙ２と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'と、を用いることによって、選択信号ｎを生成する。
【００９２】
Ｂ２．連続書き込み動作：
それでは、図１０に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む際の基本動作として、一回の書き込み命令で書き込みが可能な数のデータを高速で連続して書き込む場合について、図１２〜図１４を用いて、以下説明する。
【００９３】
図１２は図１０に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。
【００９４】
メモリセルアレイ５２における各ブロックＡ，Ｂには、それぞれ、８本のビットラインＢＬが配列されており、図１２に示すように、各ビットラインＢＬには、カラムアドレスＹＡＤがそれぞれ割り振られている。また、各ビットラインＢＬには、選択信号ｎに従ってオン／オフするスイッチ回路ＣＳＷが接続されている。このスイッチ回路ＣＳＷは、各ブロックＡ，Ｂ毎に、選択信号ｎに対応する１本のビットラインＢＬについて、オンすることにより、メモリセルアレイ５２全体で、ブロックの異なる２本のビットラインＢＬを一度に選択する。
【００９５】
それでは、外部からカラムアドレスＹＡＤとして、例えば、"0100"が入力された場合のデータの連続書き込み動作について、図１３および図１４を用いて説明する。
【００９６】
図１３は、図１２において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。また、図１４はデータの連続書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。図１４において、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はプリセット信号ＰＳを、（ｌ）はカウントアップ信号ＣＵを、（ｍ），（ｎ）はスイッチング信号ＷＤＧｐを、（ｏ）〜（ｒ）はライトフラグ信号ＷＦＬＧｓを、（ｓ），（ｔ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。なお、横軸は時間である。
【００９７】
なお、図１４の（ａ）〜（ｆ）に示すクロック信号ＣＬＫ，チップセレクト信号／ＣＳ，書き込み制御信号／ＤＥ，ライト信号ＷＲＩＴＥ，カラムアドレスＹＡＤ，データ入力ＤＩＮの各タイミングは、第１実施例の半導体メモリ装置の連続書き込み動作におけるタイミングチャート（図５）と同じであるとする。
【００９８】
さて、図１４（ｄ）に示すライト信号ＷＲＩＴＥがハイレベル（アクティブ）になると、その後、所望のタイミングで、ワードラインドライバ５４（図１０）は、入力されたローアドレスの値に対応したワードラインＷＬを活性化する。また、入力されたカラムアドレスＹＡＤ=0100は、カラムデコーダ６４に入力される。
【００９９】
このとき、タイミング制御回路６６のデータ入力タイミング制御回路６６６は、図１４（ｆ）に示すデータ入力ＤＩＮとして最初のデータＤ０が入力されている期間中（ｔ３１〜ｔ４１）において、図１４（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図１４（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ４で、図１４（ｇ）に示すように、スイッチング信号ＷＤＳｑのうちｑ＝０のＷＤＳ０を立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷのうち、図１３に示すｑ＝０のスイッチのみがオンし、その結果、ラッチ回路６０ａ０は、最初に書き込むべきデータＤ０を、入出力バッファ回路６２を介して入力しラッチする。
【０１００】
以下同様にして、データ入力タイミング制御回路６６６は、図１４（ｈ）〜（ｊ）に示すように、図１４（ｆ）に示すデータ入力ＤＩＮとしてデータＤ１，Ｄ２，Ｄ３が順に入力されている各期間中（ｔ４１〜ｔ４１，ｔ５１〜ｔ６１，ｔ６１〜ｔ７１）において、図１４（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図１４（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ５，ｔ６，ｔ７で、スイッチング信号ＷＤＳｑを、ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３の順に、次々と立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図１３に示すｑ＝１のスイッチ，ｑ＝２のスイッチ，ｑ＝３のスイッチの順にオンし、その結果、ラッチ回路は、６０ｂ０，６０ａ１，６０ｂ１の順に、書き込むべきデータＤ１，Ｄ２，Ｄ３を、入出力バッファ回路６２を介して、次々と入力しラッチする。
【０１０１】
また、このとき、タイミング制御回路６６のライトフラグ発生回路６６４は、図１４（ｇ）〜（ｊ）に示すスイッチング信号ＷＤＳｑの、ｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２，ｑ＝３のＷＤＳ３の順に発生する、各立ち上がりのタイミングで、図１４（ｏ）〜（ｒ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２，ｓ＝３のＷＦＬＧ３の順に、次々と立ち上げて、タイミング制御回路６６のライトタイミング制御回路６６２に出力する。
【０１０２】
その後、データ入力タイミング制御回路６６６は、図１４（ｊ）に示すｑ＝３のスイッチング信号ＷＤＳ３を立ち上げた後の、図１４（ａ）に示すクロック信号ＣＬＫにおける最初の立ち下がりのタイミングｔ７１で、図１４（ｍ）に示すように、スイッチング信号ＷＤＧｐのうちｐ＝０のＷＤＧ０を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１３に示すゲート用スイッチＧＳＷのうち、ｐ＝０のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路６０ａ０，６０ｂ０が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。
【０１０３】
また、このとき、ライトタイミング制御回路６６２は、図１４（ｋ）に示すように、図１４（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ７１で、プリセット信号ＰＳを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、プリセット信号ＰＳの立ち上がりのタイミングで、カラムアドレスＹＡＤのうち、ビットＹ１＝0をプリセットし、カウンタ出力信号Ｙ１'＝0を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝0と、を用いて、図１３に示すように、選択信号ｎ＝010を生成して出力する。この選択信号ｎ＝010がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝010に対応したビットラインＢＬ、すなわち、左から３本目のビットラインＢＬを、それぞれ一度に選択する。
【０１０４】
さらにこのとき、ライトタイミング制御回路６６２は、図１４（ｍ）に示すスイッチング信号ＷＤＧ０の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１４（ｏ）に示すｓ＝０のＷＦＬＧ０，図１４（ｐ）に示すｓ＝１のＷＦＬＧ１が立ち上がっているので、図１４（ｓ），（ｔ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０およびｒ＝１のＷＤＥの両方を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａ，５８ｂに出力する。これにより、ライトドライバ５８ａ，５８ｂの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ５８ａ，５８ｂに接続された各ブロックＡ，Ｂに出力する。
【０１０５】
なお、上記のようにして、図１４（ｓ），（ｔ）に示すライトドライバイネーブル信号ＷＤＥ０，ＷＤＥ１が立ち上がると、図１４（ｏ），（ｐ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ０，ＷＦＬＧ１がリセットされてローレベルになる。
【０１０６】
そして、各ブロックＡ，Ｂに入力されたデータは、それぞれ、選択された２本のビットラインＢＬを介して、活性化されたワードラインＷＬとその２本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。
【０１０７】
この結果、２つのラッチ回路６０ａ０，６０ｂ０にそれぞれラッチされていたデータが、図１３において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0100"（入力されたカラムアドレス）に位置するメモリセルと、その値の次のカラムアドレスＹＡＤ"0101"に位置するメモリセルに、それぞれ書き込まれることになる。
【０１０８】
続いて、データ入力タイミング制御回路６６６は、図１４（ｎ）に示すように、図１４（ａ）に示すクロック信号ＣＬＫにおける次の立ち下がりのタイミングｔ８１で、スイッチング信号ＷＤＧｐのうち、ｐ＝１のＷＤＧ１を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１３に示すゲート用スイッチＧＳＷのうち、ｐ＝１のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路６０ａ１，６０ｂ１が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する
【０１０９】
また、このとき、ライトタイミング制御回路６６２は、図１４（ｌ）に示すように、図１４（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ８１で、カウントアップ信号ＣＵを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、カウントアップ信号ＣＵの立ち上がりのタイミングで、プリセットしたビットＹ１＝0を１カウントアップし、カウンタ出力信号Ｙ１'＝1を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝1と、を用いて、図１３に示すように、新たに選択信号ｎ＝011を生成して出力する。この選択信号ｎ＝011がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝011に対応したビットラインＢＬ、すなわち、左から４本目のビットラインＢＬ（先に選択されたビットラインの右隣のビットライン）を、それぞれ一度に選択する。
【０１１０】
さらにこのとき、ライトタイミング制御回路６６２は、図１４（ｎ）に示すスイッチング信号ＷＤＧ１の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１４（ｑ）に示すｓ＝２のＷＦＬＧ２，図１４（ｒ）に示すｓ＝３のＷＦＬＧ３が立ち上がっているので、図１４（ｓ），（ｔ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０およびｒ＝１のＷＤＥの両方を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａ，５８ｂに出力する。これにより、ライトドライバ５８ａ，５８ｂの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ５８ａ，５８ｂに接続された各ブロックＡ，Ｂに出力する。
【０１１１】
そして、各ブロックＡ，Ｂに入力されたデータは、それぞれ、選択された２本のビットラインＢＬを介して、活性化されたワードラインＷＬとその２本のビットラインＢＬと、に接続された、一点鎖線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。
【０１１２】
この結果、２つのラッチ回路６０ａ１，６０ｂ１にそれぞれラッチされていたデータが、図１３において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスＹＡＤ"0110"に位置するメモリセルと、その値"0110"の次のカラムアドレスＹＡＤ"0111"に位置するメモリセルに、それぞれ書き込まれることになる。
【０１１３】
こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ５２に、入力した値"0100"のカラムアドレスＹＡＤを起点として連続して４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を高速で書き込むことができる。
【０１１４】
Ｂ３．一部書き込み動作：
次に、図１０に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作として、一回の書き込み命令で書き込みが可能な数のデータの全てではなく、一部のデータのみを書き込む場合について、図１５および図１６を用いて、以下説明する。
【０１１５】
図１５は、図１２において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。また、図１６はデータの一部書き込み動作時における図１０の要部信号のタイミングを示すタイミングチャートである。図１６の（ａ）〜（ｔ）は、図１４の（ａ）〜（ｔ）と同様に、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はプリセット信号ＰＳを、（ｌ）はカウントアップ信号ＣＵを、（ｍ），（ｎ）はスイッチング信号ＷＤＧｐを、（ｏ）〜（ｒ）はライトフラグ信号ＷＦＬＧｓを、（ｓ），（ｔ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。
【０１１６】
なお、図１６の（ａ）〜（ｆ）に示すクロック信号ＣＬＫ，チップセレクト信号／ＣＳ，書き込み制御信号／ＤＥ，ライト信号ＷＲＩＴＥ，カラムアドレスＹＡＤ，データ入力ＤＩＮの各タイミングは、第１実施例の半導体メモリ装置の一部書き込み動作におけるタイミングチャート（図７）と同じであるとする。
【０１１７】
タイミング制御回路６６のデータ入力タイミング制御回路６６６は、図１６（ｆ）に示すデータ入力ＤＩＮとして最初のデータＤ０が入力される期間中（ｔ３１〜ｔ４１）において、図１６（ｃ）に示す書き込み制御信号／ＤＥがハイレベルであるので、図１４（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ４で、図１４（ｇ）に示すように、スイッチング信号ＷＤＳｑのうち、ｑ＝０のＷＤＳ０について立ち上げを行わない。これにより、ラッチ用スイッチＬＳＷのうち、図１５に示すｑ＝０のスイッチはオンせず、その結果、ラッチ回路６０ａ０は、入出力バッファ回路２２を介して最初に入力されるデータＤ０をラッチしない。
【０１１８】
なお、このとき、タイミング制御回路６６のライトフラグ発生回路６６４は、図１６（ｇ）に示すスイッチング信号ＷＤＳ０が立ち上がらないので、図１６（ｏ）に示すように、ライトフラグ信号ＷＦＬＧｓのうち、ｓ＝０のＷＦＬＧ０について立ち上げを行わない。
【０１１９】
次に、データ入力タイミング制御回路６６６は、図１６（ｆ）に示すデータ入力ＤＩＮとしてデータＤ１，Ｄ２が順に入力される期間中（ｔ４１〜ｔ５１，ｔ５１〜ｔ６１）では、図１６（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図１６（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ５，ｔ６で、図１６（ｈ），(ｉ)に示すように、スイッチング信号ＷＤＳｑを、ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２の順に立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図１５に示すｑ＝１のスイッチ，ｑ＝２のスイッチの順にオンし、その結果、ラッチ回路は、６０ｂ０，６０ａ１の順に、書き込むべきデータＤ１，Ｄ２を、入出力バッファ回路６２を介して、次々と入力しラッチする。
【０１２０】
なお、このとき、ライトフラグ発生回路６６４は、図１６（ｈ），（ｉ）に示すスイッチング信号ＷＤＳ１，ＷＤＳ２の各立ち上がりのタイミングで、図１６（ｐ），（ｑ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２の順に、次々と立ち上げて、タイミング制御回路６６のライトタイミング制御回路６６２に出力する。
【０１２１】
さらに、データ入力タイミング制御回路６６６は、図１６（ｆ）に示すデータ入力ＤＩＮとして最後のデータＤ３が入力される期間中（ｔ６１〜ｔ７１）においても、図１６（ｃ）に示す書き込み制御信号／ＤＥがハイレベルであるので、図１６（ａ）に示すクロック信号ＣＬＫの立ち上がりのタイミングｔ７で、図１６（ｊ）に示すように、スイッチング信号ＷＤＳｑのうち、ｑ＝３の信号ＷＤＳ３について立ち上げを行わない。これにより、ラッチ用スイッチＬＳＷのうち、図１５に示すｑ＝３のスイッチはオンせず、その結果、ラッチ回路６０ｂ１は、入出力バッファ回路２２を介して最後に入力されるデータＤ３をラッチしない。
【０１２２】
なお、このとき、ライトフラグ発生回路６６４は、図１６（ｊ）に示すスイッチング信号ＷＤＳ３が立ち上がらないので、図１６（ｒ）に示すように、ライトフラグ信号ＷＦＬＧｓのうち、ｓ＝３のＷＦＬＧ０について立ち上げを行わない。
【０１２３】
その後、データ入力タイミング制御回路６６６は、ｑ＝３のスイッチング信号ＷＤＳ３を立ち上げるための、図１６（ａ）に示すクロック信号ＣＬＫにおける立ち上がりのタイミングｔ７の後の立ち下がりのタイミングｔ７１で、図１６（ｍ）に示すように、スイッチング信号ＷＤＧｐのうちｐ＝０のＷＤＧ０を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１５に示すゲート用スイッチＧＳＷのうち、ｐ＝０のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路６０ａ０，６０ｂ０が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。ただし、ラッチ回路６０ａ０は、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。
【０１２４】
また、このとき、ライトタイミング制御回路６６２は、図１６（ｋ）に示すように、図１６（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ７１で、プリセット信号ＰＳを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、プリセット信号ＰＳの立ち上がりのタイミングで、カラムアドレスＹＡＤのうち、ビットＹ１＝0をプリセットし、カウンタ出力信号Ｙ１'＝0を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝0と、を用いて、図１５に示すように、選択信号ｎ＝010を生成して出力する。この選択信号ｎ＝010がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝010に対応したビットラインＢＬ、すなわち、左から３本目のビットラインＢＬを、それぞれ一度に選択する。
【０１２５】
さらに、このとき、ライトタイミング制御回路６６２は、図１６（ｍ）に示すスイッチング信号ＷＤＧ０の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１６（ｏ）に示すｓ＝０のＷＦＬＧ０がローレベルであるので、図１６（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０について立ち上げを行わないで、ライトドライバ５８ａに出力する。
【０１２６】
また、ライトタイミング制御回路６６２は、図１６（ｍ）に示すスイッチング信号ＷＤＧ０の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１６（ｐ）に示すｓ＝１のＷＦＬＧ１がハイレベルであるので、図１６（ｔ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝１のＷＤＥ１を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ｂに出力する。
【０１２７】
これにより、ライトドライバ５８ｂのみが動作して、入力されたデータを増幅して、ライトドライバ５８ｂに接続されたブロックＢに出力する。
【０１２８】
なお、上記のようにして、図１６（ｔ）に示すライトドライバイネーブル信号ＷＤＥ１が立ち上がると、図１６（ｐ）に示すように、対応するライトフラグ信号ＷＦＬＧ１がリセットされてローレベルになる。
【０１２９】
そして、ブロックＢに入力されたデータは、選択された１本のビットラインＢＬを介して、活性化されたワードラインＷＬとその１本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する１つのメモリセル（図示せず）に書き込まれる。
【０１３０】
この結果、１つのラッチ回路６０ｂ０にラッチされていたデータのみが、図１５において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0101"（入力されたカラムアドレスの次のカラムアドレス）に位置するメモリセルに、書き込まれることになる。
【０１３１】
続いて、データ入力タイミング制御回路６６６は、図１６（ｎ）に示すように、図１６（ａ）に示すクロック信号ＣＬＫにおける次の立ち下がりのタイミングｔ８１で、スイッチング信号ＷＤＧｐのうち、ｐ＝１のＷＤＧ１を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１５に示すゲート用スイッチＧＳＷのうち、ｐ＝１のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路６０ａ１，６０ｂ１が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。ただし、ラッチ回路６０ｂ１は、上記したように、新たなデータをラッチしていないため、以前の書き込みにおいてラッチされたデータが出力される。
【０１３２】
また、このとき、ライトタイミング制御回路６６２は、図１６（ｌ）に示すように、図１６（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ８１で、カウントアップ信号ＣＵを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、カウントアップ信号ＣＵの立ち上がりのタイミングで、プリセットしたビットＹ１＝0を１カウントアップし、カウンタ出力信号Ｙ１'＝1を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝1と、を用いて、図１５に示すように、新たに選択信号ｎ＝011を生成して出力する。この選択信号ｎ＝011がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝011に対応したビットラインＢＬ、すなわち、左から４本目のビットラインＢＬ（先に選択されたビットラインの右隣のビットライン）を、それぞれ一度に選択する。
【０１３３】
さらにこのとき、ライトタイミング制御回路６６２は、図１６（ｎ）に示すスイッチング信号ＷＤＧ１の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１６（ｑ）に示すｓ＝２のＷＦＬＧ２が立ち上がっているので、図１６（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａに出力する。これにより、ライトドライバ５８ａのみが動作して、入力されたデータを増幅して、そのライトドライバ５８ａに接続されたブロックＡに出力する。
【０１３４】
そして、ブロックＡに入力されたデータは、選択された１本のビットラインＢＬを介して、活性化されたワードラインＷＬとその１本のビットラインＢＬと、に接続された、一点鎖線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。
【０１３５】
この結果、１つのラッチ回路６０ａ１にラッチされていたデータが、図１５において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスＹＡＤ"0110"に位置するメモリセルに、書き込まれることになる。
【０１３６】
こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ５２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルのうち、実際に書き込みを望む２つのカラムアドレス"0101"，"0110"に対応する一部のメモリセルに対してのみ２つのデータＤ１，Ｄ２を高速で書き込むことができる。
【０１３７】
Ｂ４．書き込み途中終了動作：
次に、図１０に示す本実施例の半導体メモリ装置において、データを高速で連続して書き込む動作の途中で、チップセレクト信号／ＣＳをハイレベルとすることにより、半導体メモリ装置の動作が非動作状態とされた場合の書き込み動作について、図１７および図１８を用いて、以下説明する。
【０１３８】
図１７は、図１３において、カラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。また、図１８は書き込み途中終了動作時における図１０の要部信号のタイミングを示すタイミングチャートである。図１８の（ａ）〜（ｔ）は、図１４の（ａ）〜（ｔ）と同様に、（ａ）はクロック信号ＣＬＫを、（ｂ）はチップセレクト信号／ＣＳを、（ｃ）は書き込み制御信号／ＤＥを、（ｄ）はライト信号ＷＲＩＴＥを、（ｅ）はカラムアドレスＹＡＤを、（ｆ）はデータ入力ＤＩＮを、（ｇ）〜（ｊ）はスイッチング信号ＷＤＳｑを、（ｋ）はプリセット信号ＰＳを、（ｌ）はカウントアップ信号ＣＵを、（ｍ），（ｎ）はスイッチング信号ＷＤＧｐを、（ｏ）〜（ｒ）はライトフラグ信号ＷＦＬＧｓを、（ｓ），（ｔ）はライトドライバイネーブル信号ＷＤＥｒを、それぞれ示している。
【０１３９】
なお、図１８の（ａ）〜（ｆ）に示す各信号は、基本的に図１４の（ａ）〜（ｆ）に示す各信号と同じタイミングであるが、連続書き込み動作の途中の（ａ）に示すクロック信号ＣＬＫの立ち下がりのタイミングｔ６１で、（ｂ）に示すチップセレクト信号／ＣＳはハイレベル（非アクティブ）になり、（ｃ）に示す書き込み制御信号／ＤＥもハイレベル（非アクティブ）になる場合を示している。また、チップセレクト信号／ＣＳがハイレベルになると、これに応じて、図１８（ａ）に示すクロック信号の立ち上がりのタイミングｔ７で、図１８（ｄ）に示すライト信号ＷＲＩＴＥがローレベルになる場合を示している。
【０１４０】
タイミング制御回路６６のデータ入力タイミング制御回路６６６は、図１８（ｆ）に示すデータ入力ＤＩＮとして順に入力されるデータＤ０，Ｄ１，Ｄ２の各期間中（ｔ３１〜ｔ４１，ｔ４１〜ｔ５１，ｔ５１〜ｔ６１）において、図１８（ｃ）に示す書き込み制御信号／ＤＥがローレベルであるので、図１８（ａ）に示すクロック信号ＣＬＫの各立ち上がりのタイミングｔ４，ｔ５，ｔ６で、図９（ｇ）〜（ｉ）に示すように、スイッチング信号ＷＤＳｑを、ｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２の順に、次々と立ち上げて、ラッチ用スイッチＬＳＷに出力する。これにより、ラッチ用スイッチＬＳＷは、図１７に示すｑ＝０のスイッチ，ｑ＝１のスイッチ，ｑ＝２のスイッチの順にオンし、その結果、ラッチ回路は、６０ａ０，６０ｂ０，６０ａ１の順に、書き込むべきデータＤ０，Ｄ１，Ｄ２を、入出力バッファ回路６２を介して、次々と入力しラッチする。
【０１４１】
また、このとき、タイミング制御回路６６のライトフラグ発生回路６６４は、図１８（ｇ）〜（ｉ）に示すｑ＝０のＷＤＳ０，ｑ＝１のＷＤＳ１，ｑ＝２のＷＤＳ２の順に立ち上がるスイッチング信号ＷＤＳｑの各立ち上がりのタイミングで、図１８（ｏ）〜（ｑ）に示すように、ライトフラグ信号ＷＦＬＧｓを、ｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１、ｓ＝２のＷＦＬＧ２の順に立ち上げて、タイミング制御回路６６のライトタイミング制御回路６６２に出力する。
【０１４２】
その後、データ入力タイミング制御回路６６６は、図１８（ａ）に示すクロック信号ＣＬＫにおける立ち上がりのタイミングｔ６で、図１８（ｉ）に示すｑ＝２のＷＤＳ１を立ち上げた後の立ち下がりのタイミングｔ６１から、図１８（ｂ）に示すように、チップセレクト信号／ＣＳがハイレベル（非アクティブ）に変化したので、これにより、次の立ち上がりのタイミングｔ７で、スイッチ信号ＷＤＳｑのうち、図１８（ｊ）に示すｑ＝３のＷＤＳ３についての立ち上げを行わない。このとき、ライトフラグ信号ＷＦＬＧｓのうち、図１８（ｏ）〜（ｑ）に示すｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１，ｓ＝２のＷＦＬＧ２が立ち上がっているので、次の立ち下がりのタイミングｔ７１で、図１８（ｍ）に示すように、スイッチング信号ＷＤＧｐのうち、ｐ＝０のＷＤＧ０を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１７に示すゲート用スイッチＧＳＷのうち、ｐ＝０のスイッチのみがオンし、その結果、各組みにおける左側のラッチ回路６０ａ０，６０ｂ０が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。
【０１４３】
また、このとき、ライトタイミング制御回路６６２は、図１８（ｋ）に示すように、図１８（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ７１で、プリセット信号ＰＳを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、プリセット信号ＰＳの立ち上がりのタイミングで、カラムアドレスＹＡＤのうち、ビットＹ１＝0をプリセットし、カウンタ出力信号Ｙ１'＝0を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝0と、を用いて、図１３に示すように、選択信号ｎ＝010を生成して出力する。この選択信号ｎ＝010がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝010に対応したビットラインＢＬ、すなわち、左から３本目のビットラインＢＬを、それぞれ一度に選択する。
【０１４４】
さらにこのとき、ライトタイミング制御回路６６２は、図１８（ｍ）に示すスイッチング信号ＷＤＧ０の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１８（ｏ）、（ｐ）に示すｓ＝０のＷＦＬＧ０，ｓ＝１のＷＦＬＧ１がハイレベルであるので、図１６（ｓ），（ｔ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０およびｒ＝１のＷＤＥの両方を、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａ，５８ｂに出力する。これにより、ライトドライバ５８ａ，５８ｂの両方が動作して、入力されたデータをそれぞれ増幅して、それらライトドライバ５８ａ，５８ｂに接続された各ブロックＡ，Ｂに出力する。
【０１４５】
なお、上記のようにして、図１８（ｓ），（ｔ）に示すライトドライバイネーブル信号ＷＤＥ０，ＷＤＥ１が立ち上がると、図１８（ｏ），（ｐ）に示すように、それぞれ対応するライトフラグ信号ＷＦＬＧ０，ＷＦＬＧ１がリセットされてローレベルになる。
【０１４６】
そして、各ブロックＡ，Ｂに入力されたデータは、それぞれ、選択された２本のビットラインＢＬを介して、活性化されたワードラインＷＬとその２本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する２つのメモリセル（図示せず）に、一度に書き込まれる。
【０１４７】
この結果、２つのラッチ回路６０ａ０，６０ｂ０にそれぞれラッチされていたデータが、図１３において、破線で示す経路をたどって、カラムアドレスＹＡＤ"0100"（入力されたカラムアドレス）に位置するメモリセルと、その値の次のカラムアドレスＹＡＤ"0101"に位置するメモリセルに、それぞれ書き込まれることになる。
【０１４８】
続いて、ライトフラグ信号ＷＦＬＧｓのうち、図１８（ｑ）に示すｓ＝２のＷＦＬＧ２が、まだハイレベルとなっているので、次の立ち下がりのタイミングｔ８１で、図１８（ｎ）に示すように、スイッチング信号ＷＤＧｐのうち、ｐ＝１のＷＤＧ１を立ち上げて、ゲート用スイッチＧＳＷに出力する。これにより、図１７に示すゲート用スイッチＧＳＷのうち、ｐ＝１のスイッチのみがオンし、その結果、各組みにおける右側のラッチ回路６０ａ１，６０ｂ１が、ラッチしているデータを、それらラッチ回路に接続されたライトドライバ５８ａ，５８ｂに出力する。
【０１４９】
また、このとき、ライトタイミング制御回路６６２は、図１８（ｌ）に示すように、図１８（ａ）に示すクロック信号ＣＬＫにおける上記と同じ立ち下がりのタイミングｔ８１で、カウントアップ信号ＣＵを立ち上げて、カラムデコーダ６４に出力する。これにより、カラムデコーダ６４では、図１１で説明したように、ビットカウンタＢＣが、カウントアップ信号ＣＵの立ち上がりのタイミングで、プリセットしたビットＹ１＝0を１カウントアップし、カウンタ出力信号Ｙ１'＝1を出力する。この結果、カラムデコーダ６４は、カラムアドレスＹＡＤ＝0100のうち、下位１ビットＹ０＝0を無視し、上位２ビットＹ３＝0，Ｙ２＝1と、ビットカウンタＢＣのカウンタ出力信号Ｙ１'＝1と、を用いて、図１３に示すように、新たに選択信号ｎ＝011を生成して出力する。この選択信号ｎ＝011がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＳＷは、各ブロックＡ，Ｂ毎に、その選択信号ｎ＝011に対応したビットラインＢＬ、すなわち、左から４本目のビットラインＢＬ（先に選択されたビットラインの右隣のビットライン）を、それぞれ一度に選択する。
【０１５０】
さらにこのとき、ライトタイミング制御回路６６２は、図１８（ｎ）に示すスイッチング信号ＷＤＧ１の立ち下がりのタイミングにおいて、ライトフラグ信号ＷＦＬＧｓのうち、図１８（ｑ）に示すｓ＝２のＷＦＬＧ２がハイレベルになっているので、図１８（ｓ）に示すように、ライトドライバイネーブル信号ＷＤＥｒのうち、ｒ＝０のＷＤＥ０のみを、スイッチング信号ＷＤＧ０の立ち下がりからわずかに遅れた所望のタイミングで立ち上げて、ライトドライバ５８ａに出力する。これにより、ライトドライバ５８ａのみが動作して、入力されたデータをそれぞれ増幅して、そのライトドライバ５８ａに接続されたブロックＡに出力する。
【０１５１】
そして、ブロックＡに入力されたデータは、選択された１本のビットラインＢＬを介して、活性化されたワードラインＷＬとその１本のビットラインＢＬと、に接続された、一点鎖線丸印の箇所に位置する１つのメモリセル（図示せず）に、一度に書き込まれる。
【０１５２】
この結果、２つのラッチ回路６０ａ１にラッチされていたデータが、図１６において、一点鎖線で示す経路をたどって、前述の値"0101"の次のカラムアドレスＹＡＤ"0110"に位置するメモリセルに、書き込まれることになる。
【０１５３】
こうして、本実施例の半導体メモリ装置においては、１回の書き込み命令に対し、メモリセルアレイ５２のうち、入力した値"0100"のカラムアドレスＹＡＤを起点として連続する４つのカラムアドレス"0100"〜"0111"に対応するメモリセルに対して４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を高速で連続してい書き込む動作の実行途中で、チップセレクト信号／ＣＳをハイレベルとすることにより、半導体メモリ装置の動作が非動作状態とされた場合に、チップセレクト信号／ＣＳのハイレベルへの変化に応じて、それまでにラッチ回路６０ａ０，６０ｂ０，６０ａ１で既にラッチされていたデータＤ０，Ｄ１，Ｄ２を、３つのカラムアドレス"0100"，"0101"，"0110"に対応するメモリセルに対して書き込むことができる。
【０１５４】
Ｂ５．実施例の効果：
以上説明したように、本実施例においても、メモリセルアレイ５２を４つのブロックＡ，Ｂに分割して、ライトドライバを２つ用意し、さらに、それらライトドライバに接続されるラッチ回路をそれぞれ２つ１組で用意している。そして、１回の書き込み命令では、書き込むべきデータを、２つ１組のラッチ回路それぞれにラッチさせ、そのラッチさせたデータを、各ライトドライバを介して各ブロックＡ，Ｂに、２回に分けて書き込むことにより、計４個のデータを高速に連続して書き込むことができる。
【０１５５】
さらに、本実施例では、連続して入力される各データの書き込みの要／不要を示す書き込み制御信号／ＤＥを外部から入力し、データ入力ＤＩＮとして外部からデータが入力される際に、書き込み制御信号／ＤＥがローレベル（アクティブ）である場合には、そのデータに対応するライトフラグ信号ＷＦＬＧｓを立ち上げてデータの書き込みを許可し、書き込み制御信号／ＤＥがハイレベル（非アクティブ）である場合には、そのデータに対応するライトフラグ信号ＷＦＬＧｓを立ち上げないでデータの書き込みを許可しない構成としている。これにより、４個のデータを高速に連続して書き込む際に、その一部のデータの書き込みのみを実際に行うことができる。
【０１５６】
従って、本実施例によれば、高速に連続してデータを書き込む際に、不要な書き込みを行わないようにすることができる。
【０１５７】
また、本実施例では、連続してデータを書き込む動作の途中で、チップセレクト信号／ＣＳがハイレベル（非アクティブ）に変化して、半導体メモリ装置の動作が非動作状態とされた場合に、それまでにラッチ回路で既にデータがラッチされてライトフラグ信号ＷＦＬＧｓが立ち上がっている場合には、書き込み動作をキャンセルするのではなく、既にラッチされているデータを、書き込むことができる。
【０１５８】
Ｃ．電子機器への適用例：
図１９は図１や図１０に示す半導体メモリ装置を適用し得る電子機器の一例として携帯電話機の構成を示す斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【０１５９】
図２０は図９の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【０１６０】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、図１に示した半導体メモリ装置を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１６１】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例の半導体メモリ装置は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１６２】
Ｄ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【０１６３】
上記した第１，第２実施例においては、メモリセルアレイ１２を４つのブロックに分割するようにしていたが、本発明はこれに限定されるものではなく、４つ，８つ，...，２ｖ（ｖ＝２以上の整数）に分割するようにしてもよい。
【０１６４】
上記した第２実施例においては、各ライトドライバに接続されるラッチ回路は、それぞれ、２つ１組で構成されていたが、本発明はこれに限定されるものではなく、４つ１組、８つ１組、...、２ｕ（ｕ＝２以上の整数）個１組で構成するようにしてもよい。このように構成することより、１組あたりのラッチ回路の数を増やすことにより、１回の読み出し命令や１回の書き込み命令で、メモリセルアレイ５２における１つのブロックに書き込まれるデータの個数を増やすことができる。
【図面の簡単な説明】
【０１６５】
【図１】本発明の第１実施例としての半導体メモリ装置の要部構成を示すブロック図である。
【図２】図１におけるカラムデコーダ２４の概念的な構成を示すブロック図である。
【図３】図１に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。
【図４】図３においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。
【図５】データの連続書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。
【図６】図３においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。
【図７】データの一部書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。
【図８】図３においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。
【図９】書き込み途中終了動作時における図１の要部信号のタイミングを示すタイミングチャートである。
【図１０】本発明の第２実施例としての半導体メモリ装置の要部構成を示すブロック図である。
【図１１】図１０におけるカラムデコーダ６４の概念的な構成を示すブロック図である。
【図１２】図１０に示す構成のうち、データの連続書き込み動作に関わる部分の要部のみを抜き出して示したブロック図である。
【図１３】図１２においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作を説明するための説明図である。
【図１４】データの連続書き込み動作時における図１の要部信号のタイミングを示すタイミングチャートである。
【図１５】図１２においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの一部書き込み動作を説明するための説明図である。
【図１６】データの一部書き込み動作時における図１０の要部信号のタイミングを示すタイミングチャートである。
【図１７】図１３においてカラムアドレスＹＡＤとして"0100"が入力された場合のデータの連続書き込み動作の途中で書き込み動作が途中終了する場合の動作を説明するための説明図である。
【図１８】書き込み途中終了動作時における図１０の要部信号のタイミングを示すタイミングチャートである。
【図１９】図１や図１０に示す半導体メモリ装置を適用し得る電子機器の一例として携帯電話機の構成を示す斜視図である。
【図２０】図９の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
【０１６６】
１２...メモリセルアレイ
１４...ワードラインドライバ
１６ａ〜１６ｄ...カラムドライバ
１８ａ〜１８ｄ...ライトドライバ
２０ａ〜２０ｄ...ラッチ回路
２２...入出力バッファ回路
２４...カラムデコーダ
２６...タイミング制御回路
５２...メモリセルアレイ
５４...ワードラインドライバ
５６ａ，５６ｂ...カラムドライバ
５８ａ，５８ｂ...ライトドライバ
６０ａ０，６０ｂ０，６０ａ１，６０ｂ１...ラッチ回路
６２...入出力バッファ回路
６４...カラムデコーダ
６６...タイミング制御回路
２６２...ライトタイミング制御回路
２６４...ライトフラグ発生回路
２６６...データ入力タイミング制御回路
６６２...ライトタイミング制御回路
６６４...ライトフラグ発生回路
６６６...データ入力タイミング制御回路
７００...携帯電話機
７１０...本体部
７１２...キーボード
７１４...液晶表示部
７１６...受話部
７１８...本体アンテナ部
７２０...蓋部
７２２...送話部
７３０...ＣＰＵ
７３２...ＬＣＤドライバ
７４０...ＳＲＡＭ
７４２...ＶＳＲＡＭ
７４４...ＥＰＲＯＭ
Ａ、Ｂ，Ｃ，Ｄ...ブロック
ＢＣ...ビットカウンタ
ＢＬ...ビットライン
ＷＬ...ワードライン
ＣＳＷ...スイッチ回路
ＬＳＷ...ラッチ用スイッチ
ＧＳＷ...ゲート用スイッチ
Ｄ０，Ｄ１，Ｄ２，Ｄ３...データ
ＤＩＮ...データ入力
／ＤＥ...書き込み制御信号
ＣＬＫ...クロック信号
／ＣＳ...チップセレクト信号
ＷＲＩＴＥ...ライト信号
ＤＩＮ...データ入力
ＤＯＵＴ...データ出力
ＣＬＫ...クロック信号
ＰＳ...プリセット信号
ＣＵ...カウントアップ信号
ＬＳＷ...ラッチ用スイッチ
ＧＳＷ...ゲート用スイッチ
ＣＳＷ...スイッチ回路
ＷＤＥｒ...ライトドライバイネーブル信号
ＷＤＳｑ...スイッチング信号
ＷＤＧ...スイッチング信号
ＷＤＧｐ...スイッチング信号
ＷＦＬＧｓ...ライトフラグ信号
Ｙ１'...カウンタ出力信号
ＹＡＤ...カラムアドレス
ｎ....選択信号
【図１】
2006172646.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006172646.tif 000020
【図１９】
2006172646.tif 000021
【図２０】
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