(57)【要約】【課題】６つのＭＯＳトランジスタを用いて構築するパストランジスタ論理回路のよりコンパクトなレイアウト、及びこのパストランジスタ論理回路を備えた半導体装置を提供する。【解決手段】６つのＭＯＳトランジスタからなるパストランジスタ論理回路を次のようにレイアウトする。すなわち、第１境界線と、第２境界線と、第３境界線と、第４境界線とで囲まれた略矩形状の拡散層を設け、この拡散層の略中央部に出力端子を設けるとともに、四隅部分にそれぞれ第１〜４入力端子を設け、出力端子の第２境界線側に第１ゲートを、出力端子の第４境界線側に第２ゲートを設け、第１ゲートと第１入力端子との間に第３ゲートを設け、第１ゲートと第２入力端子との間に第４ゲートを設け、第２ゲートと第３入力端子との間に第６ゲートを設け、第２ゲートと第４入力端子との間に第５ゲートを設ける。【選択図】図１
2006135193.tif 000002
【特許請求の範囲】
【請求項１】
第１境界線と、第２境界線と、第３境界線と、第４境界線とで囲まれた略矩形状の拡散層を設け、
この拡散層の略中央部に出力端子を設け、
この出力端子の前記第２境界線側に、前記第１境界線を横断するとともに前記第３境界線を横断する第１ゲートを設け、
前記出力端子の前記第４境界線側に、前記第１境界線を横断するとともに前記第３境界線を横断する第２ゲートを設け、
前記第１ゲートと前記第２境界線との間において前記第１境界線を横断するとともに前記第２境界線を横断する第３ゲートを設け、
前記第１ゲートと前記第２境界線との間において前記第３境界線を横断するとともに前記第２境界線を横断する第４ゲートを設け、
前記第２ゲートと前記第４境界線との間において前記第１境界線を横断するとともに前記第４境界線を横断する第５ゲートを設け、
前記第２ゲートと前記第４境界線との間において前記第３境界線を横断するとともに前記第４境界線を横断する第６ゲートを設け、
前記第１境界線と前記第２境界線と前記第３ゲートによって囲まれた領域に第１入力端子を設け、
前記第３境界線と前記第２境界線と前記第４ゲートによって囲まれた領域に第２入力端子を設け、
前記第３境界線と前記第４境界線と前記第６ゲートによって囲まれた領域に第３入力端子を設け、
前記第１境界線と前記第４境界線と前記第５ゲートによって囲まれた領域に第４入力端子を設けたパストランジスタ論理回路のレイアウト。
【請求項２】
第１境界線と、第２境界線と、第３境界線と、第４境界線とで囲まれた略矩形状の拡散層と、
この拡散層の略中央部に設けた出力端子と、
この出力端子の前記第２境界線側に、前記第１境界線を横断させるとともに前記第３境界線を横断させて設けた第１ゲートと、
前記出力端子の前記第４境界線側に、前記第１境界線を横断させるとともに前記第３境界線を横断させて設けた第２ゲートと、
前記第１ゲートと前記第２境界線との間において前記第１境界線を横断させるとともに前記第２境界線を横断させて設けた第３ゲートと、
前記第１ゲートと前記第２境界線との間において前記第３境界線を横断させるとともに前記第２境界線を横断させて設けた第４ゲートと、
前記第２ゲートと前記第４境界線との間において前記第１境界線を横断させるとともに前記第４境界線を横断させて設けた第５ゲートと、
前記第２ゲートと前記第４境界線との間において前記第３境界線を横断させるとともに前記第４境界線を横断させて設けた第６ゲートと、
前記第１境界線と前記第２境界線と前記第３ゲートによって囲まれた領域に設けた第１入力端子と、
前記第３境界線と前記第２境界線と前記第４ゲートによって囲まれた領域に設けた第２入力端子と、
前記第３境界線と前記第４境界線と前記第６ゲートによって囲まれた領域に設けた第３入力端子と、
前記第１境界線と前記第４境界線と前記第５ゲートによって囲まれた領域に設けた第４入力端子と
を有するパストランジスタ論理回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パストランジスタ論理回路のレイアウト、及びパストランジスタ論理回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体装置に構築された論理回路の一形態として、ＭＯＳトランジスタを入力信号の選択スイッチとして用いて論理を構成するパストランジスタ論理回路が知られている（例えば、特許文献１参照。）。
【０００３】
特に、このパストランジスタ論理回路では、選択スイッチとしてｎ型ＭＯＳトランジスタを用いることによって、ＣＭＯＳ論理と比較してより少数のトランジスタで同機能の論理回路を実現可能であることが知られており、トランジスタの数の削減にともなって論理回路のレイアウト面積や消費電力の低減、及び動作速度の向上が図れることが期待されている。
【０００４】
このようなパストランジスタ論理回路では、基本的な回路としてｎ型ＭＯＳトランジスタをツリー構造となるように接続した回路を多用している。
【０００５】
ツリー構造とは、１つのｎ型ＭＯＳトランジスタのソースに、他の２つのｎ型ＭＯＳトランジスタのドレインを接続した構造であり、特に、６つのｎ型ＭＯＳトランジスタをツリー構造となるように接続した論理回路が基本回路として用いられることが多い。
【０００６】
すなわち、基本回路では、図２に示すように、１つの出力端に第１ｎ型ＭＯＳトランジスタ100のドレインと、第２ｎ型ＭＯＳトランジスタ200のドレインとを接続し、第１ｎ型ＭＯＳトランジスタ100のソースに第３ｎ型ＭＯＳトランジスタ300のドレインと第４ｎ型ＭＯＳトランジスタ400のドレインとを接続するとともに、第２ｎ型ＭＯＳトランジスタ200のソースに第５ｎ型ＭＯＳトランジスタ500のドレインと第６ｎ型ＭＯＳトランジスタ600のドレインとを接続し、第３〜６ｎ型ＭＯＳトランジスタ300,400,500,600のソース側を入力端として、４入力１出力とした基本回路を構成していた。
【０００７】
このように４入力１出力とした基本回路を構成する場合には、６つのｎ型ＭＯＳトランジスタを素子分離構造によって個別に分離しながらそれぞれ所定位置に設け、各ｎ型ＭＯＳトランジスタのソースとドレインとを接続する接続配線の配置を調整することによりツリー構造となるように接続していた。
【特許文献１】特開２００３−１００８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記したように基本回路を構成する各ＭＯＳトランジスタの間に素子分離構造を設けた場合には、ＭＯＳトランジスタ間の間隔寸法が比較的大きくなることによって、ＣＭＯＳ論理による同等の論理回路と比較してレイアウト面積が大きくなるという問題があり、パストランジスタ論理回路において期待されていたレイアウト面積の低減効果がスポイルされていた。
【０００９】
本発明者はこのような現状に鑑み、６つのＭＯＳトランジスタを用いて構築する基本回路をよりコンパクトに形成可能なレイアウトを研究開発し、本発明を成すに至ったものである。
【課題を解決するための手段】
【００１０】
本発明では、第１境界線と、第２境界線と、第３境界線と、第４境界線とで囲まれた略矩形状の拡散層を設け、この拡散層の略中央部に出力端子を設け、この出力端子の第２境界線側に、第１境界線を横断するとともに第３境界線を横断する第１ゲートを設け、出力端子の第４境界線側に、第１境界線を横断するとともに第３境界線を横断する第２ゲートを設け、第１ゲートと第２境界線との間において第１境界線を横断するとともに第２境界線を横断する第３ゲートを設け、第１ゲートと第２境界線との間において第３境界線を横断するとともに第２境界線を横断する第４ゲートを設け、第２ゲートと第４境界線との間において第１境界線を横断するとともに第４境界線を横断する第５ゲートを設け、第２ゲートと第４境界線との間において第３境界線を横断するとともに第４境界線を横断する第６ゲートを設け、第１境界線と第２境界線と第３ゲートによって囲まれた領域に第１入力端子を設け、第３境界線と第２境界線と第４ゲートによって囲まれた領域に第２入力端子を設け、第３境界線と第４境界線と第６ゲートによって囲まれた領域に第３入力端子を設け、第１境界線と第４境界線と第５ゲートによって囲まれた領域に第４入力端子を設けたパストランジスタ論理回路のレイアウトとした。
【００１１】
また、このレイアウトとしたパストランジスタ論理回路を備えた半導体装置とした。
【発明の効果】
【００１２】
本発明によれば、第１境界線と、第２境界線と、第３境界線と、第４境界線とで囲まれた略矩形状の拡散層を設け、この拡散層の略中央部に出力端子を設け、この出力端子の第２境界線側に、第１境界線を横断するとともに第３境界線を横断する第１ゲートを設け、出力端子の第４境界線側に、第１境界線を横断するとともに第３境界線を横断する第２ゲートを設け、第１ゲートと第２境界線との間において第１境界線を横断するとともに第２境界線を横断する第３ゲートを設け、第１ゲートと第２境界線との間において第３境界線を横断するとともに第２境界線を横断する第４ゲートを設け、第２ゲートと第４境界線との間において第１境界線を横断するとともに第４境界線を横断する第５ゲートを設け、第２ゲートと第４境界線との間において第３境界線を横断するとともに第４境界線を横断する第６ゲートを設け、第１境界線と第２境界線と第３ゲートによって囲まれた領域に第１入力端子を設け、第３境界線と第２境界線と第４ゲートによって囲まれた領域に第２入力端子を設け、第３境界線と第４境界線と第６ゲートによって囲まれた領域に第３入力端子を設け、第１境界線と第４境界線と第５ゲートによって囲まれた領域に第４入力端子を設けたレイアウトのパストランジスタ論理回路とすることにより、パストランジスタ論理回路をよりコンパクトに形成可能とすることができ、論理回路のレイアウト面積を大きく削減できる。
【００１３】
さらにこのようなレイアウトとしたパストランジスタ論理回路を備えた半導体装置とすることによって、パストランジスタ論理回路が有している論理回路のレイアウト面積や消費電力の低減、及び動作速度の向上といった効果が阻害されることを抑制でき、レイアウト面積や消費電力を低減させ、動作速度を向上させた半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
本発明のパストランジスタ論理回路のレイアウト、及びこのパストランジスタ論理回路を備えた半導体装置では、６つのＭＯＳトランジスタで論理回路を構成しているものであって、６つのＭＯＳトランジスタの各拡散層を一体的に構成しているものである。
【００１５】
すなわち、半導体基板の所要の位置に第１境界線と、第２境界線と、第３境界線と、第４境界線とで囲まれた略矩形状の拡散層を設け、この拡散層の略中央部に出力端子を設けるとともに、四隅部分にそれぞれ第１〜４入力端子を設け、出力端子の第２境界線側に第１ゲートを、出力端子の第４境界線側に第２ゲートを設け、第１ゲートと第１入力端子との間に第３ゲートを設け、第１ゲートと第２入力端子との間に第４ゲートを設け、第２ゲートと第３入力端子との間に第６ゲートを設け、第２ゲートと第４入力端子との間に第５ゲートを設けて６つのＭＯＳトランジスタを構成している。
【００１６】
このように構成することによって、パストランジスタ論理回路の基本回路をコンパクトに構成することができる。しかも、パストランジスタ論理回路が有している論理回路のレイアウト面積や消費電力の低減、及び動作速度の向上といった効果が阻害されることを抑制でき、レイアウト面積や消費電力を低減させ、動作速度を向上させた半導体装置を提供できる。
【００１７】
以下において、図面に基づいて本発明の実施形態を詳説する。図１は、本実施形態の半導体装置に設けたパストランジスタ論理回路の単位回路部であって、この単位回路部は６つのＭＯＳトランジスタで構成しており、図２に示す回路図のレイアウトを示している。
【００１８】
特に本実施形態では、６つのＭＯＳトランジスタはそれぞれｎ型ＭＯＳトランジスタであって、半導体基板10にそれぞれの拡散層20を一体的に構成している。
【００１９】
すなわち、拡散層20は、半導体基板10の上面に矩形状に開口したレジストマスク（図示せず）を設けてｐ型不純物を注入することによりｐ型ウエル構造として形成しており、互いに略直交する４本の第１境界線21と、第２境界線22と、第３境界線23と、第４境界線24とで囲まれた略矩形状としている。
【００２０】
このように形成した略矩形状の拡散層20の略中央部には出力端子30を設けるとともに、拡散層20の四隅にはそれぞれ第１入力端子31と、第２入力端子32と、第３入力端子33と、第４入力端子34とを設けている。
【００２１】
出力端子30及び第１〜４入力端子31〜34は、拡散層20の所定位置にそれぞれｎ型不純物を注入して形成している。
【００２２】
そして、出力端子30の第２境界線22側における拡散層20の上面には、第１境界線21を横断するとともに第３境界線23を横断する帯状の第１ゲート41を設け、さらに、出力端子30の第４境界線24側における拡散層20の上面には、第１境界線21を横断するとともに第３境界線23を横断する帯状の第２ゲート42を設けている。すなわち、出力端子30は、第１ゲート41と、第２ゲート42と、第１境界線21と、第３境界線23とで囲まれた形状としている。
【００２３】
なお、第１ゲート41及び第２ゲート42は必ずしも直線状となっている必要はなく、適宜の曲線形状となっていてもよい。
【００２４】
さらに、第１ゲート41と第２境界線22との間における拡散層20の上面には、第１境界線21を横断するとともに第２境界線22を横断する帯状の第３ゲート43を設け、第１入力端子31は、第１境界線21と第２境界線22と第３ゲート43によって囲まれた領域に設けるようにしている。
【００２５】
また、第１ゲート41と第２境界線22との間における拡散層20の上面には、第３境界線23を横断するとともに第２境界線22を横断する帯状の第４ゲート44を設け、第２入力端子32は、第３境界線23と第２境界線22と第４ゲート44によって囲まれた領域に設けるようにしている。
【００２６】
また、第２ゲート42と第４境界線24との間における拡散層20の上面には、第１境界線21を横断するとともに第４境界線24を横断する帯状の第５ゲート45を設け、第４入力端子34は、第１境界線21と第４境界線24と第５ゲート45によって囲まれた領域に設けるようにしている。
【００２７】
また、第２ゲート42と第４境界線24との間における拡散層20の上面には、第３境界線23を横断するとともに第４境界線24を横断する帯状の第６ゲート46を設け、第３入力端子33は、第３境界線23と第４境界線24と第６ゲート46によって囲まれた領域に設けるようにしている。
【００２８】
本実施形態では、第３〜６ゲート43〜46はそれぞれ円弧状としているが必ずしも円弧状である必要はなく、適宜の形状としてよい。なお、当然ながら、第３ゲート43と第４ゲート44とは互いに交差しないようにしており、第５ゲート45と第６ゲート46も互いに交差しないようにしている。
【００２９】
第１ゲート41、第２ゲート42、第３ゲート43、第４ゲート44、第５ゲート45、第６ゲート46のいずれか一方の端部には配線接続用の第１接続端子41a、第２接続端子42a、第３接続端子43a、第４接続端子44a、第５接続端子45a、第６接続端子46aをそれぞれ設けている。
【００３０】
上記したように第１〜６ゲート41〜46を設けるとともに、出力端子30及び第１〜４入力端子31〜34を設けることによって、６つのｎ型ＭＯＳトランジスタの各拡散層を一体的に構成することができ、パストランジスタ論理回路をコンパクトに構成することができる。
【００３１】
したがって、このようなレイアウトのパストランジスタ論理回路を半導体基板に形成して半導体装置を形成することにより、パストランジスタ論理回路が有している論理回路のレイアウト面積や消費電力の低減、及び動作速度の向上といった効果を阻害することを防止でき、レイアウト面積や消費電力を低減させ、動作速度を向上させた半導体装置を提供できる。
【００３２】
上記した実施形態では、拡散層20を略矩形形状としているが、必ずしも矩形形状に限定するものではなく、略中央部に出力端子30を設け、この出力端子30の周囲に第１〜４入力端子31〜34をそれぞれ配置して、出力端子30と第１入力端子31との間に第１ゲート41と第３ゲート43とを設け、出力端子30と第２入力端子32との間に第１ゲート41と第４ゲート44とを設け、出力端子30と第３入力端子33との間に第２ゲート42と第６ゲート46とを設け、出力端子30と第４入力端子34との間に第２ゲート42と第５ゲート45とを設けた構造となっていれば、拡散層20を例えば円形状に形成してもよい。
【００３３】
また、出力端子30は必ずしも拡散層20の略中央部に設ける場合だけでなく、略中央部から偏倚した場所に設けてもよい。ただし、出力端子30から第１入力端子31までの距離と、出力端子30から第２入力端子32までの距離と、出力端子30から第３入力端子33までの距離と、出力端子30から第４入力端子34までの距離はそれぞれ略一致させて形成することが望ましい。
【００３４】
また、上記した実施形態では、パストランジスタ論理回路をｎ型ＭＯＳトランジスタで構成しているが、ｐ型ＭＯＳトランジスタで構成してもよく、その場合、拡散層20をｎ型とし、出力端子30及び第１〜４入力端子31〜34をｐ型とすればよい。
【図面の簡単な説明】
【００３５】
【図１】本発明に係るパストランジスタ論理回路のレイアウトの概略図である。
【図２】基本的なパストランジスタ論理回路の回路図である。
【符号の説明】
【００３６】
10  半導体基板
20  拡散層
21  第１境界線
22  第２境界線
23  第３境界線
24  第４境界線
30  出力端子
31  第１入力端子
32  第２入力端子
33  第３入力端子
34  第４入力端子
41  第１ゲート
42  第２ゲート
43  第３ゲート
44  第４ゲート
45  第５ゲート
46  第６ゲート
【図１】
2006135193.tif 000003
【図２】
2006135193.tif 000004