(57)【要約】【課題】  回路規模が小さく、クリップ精度が高く、しかも、大きな容量のコンデンサを必要としないリミッタ回路を提供する。【解決手段】  制御端子３０にクリップ電圧として例えば＋２Ｖを加えると、この電圧＋２ＶはＦＥＴ２８のソースに加えられると共に、オペアンプ３１の−入力端へ加えられ、オペアンプ３１から電圧−２Ｖが出力され、ＦＥＴ２３のソースへ加えられる。この状態において、入力端子２１の入力信号が−２Ｖ〜＋２Ｖの範囲にある場合は、ＦＥＴ２５、２６が共にオフとなり、回路が入力信号に影響を与えることはない。入力信号が＋２Ｖ以上になると、ＦＥＴ２６のソース電圧がゲート電圧より高くなり、ＦＥＴ２６がオン状態となり、入力信号が＋２Ｖでクリップされる。また、入力信号が−２Ｖ以下になると、ＦＥＴ２５のソース電圧がゲート電圧より低くなり、ＦＥＴ２５がオン状態となり、入力信号が−２Ｖでクリップされる。【選択図】    図１
2006005741.tif 000002
【特許請求の範囲】
【請求項１】
入力端子へ加えられる入力信号を外部から入力される制御電圧によって一定電圧でクリップするリミッタ回路において、
電源端子および前記入力端子間に接続された制御素子と、
前記制御素子を常時はオフとし、前記入力信号が前記一定電圧を越えた時前記制御素子をオン状態に制御する制御回路と、
を具備することを特徴とするリミッタ回路。
【請求項２】
入力端子へ加えられる入力信号を外部から入力される制御電圧によって一定電圧でクリップするリミッタ回路において、
電源端子間に直列接続され、相互接続点が前記入力端子に接続された第１、第２の制御素子と、
前記第１の制御素子を常時はオフとし、前記入力信号が第１の制御電圧を越えた時前記第１の制御素子をオン状態に制御する第１の制御回路と、
前記第２の制御素子を常時はオフとし、前記入力信号が第２の制御電圧以下となった時前記第２の制御素子をオン状態に制御する第２の制御回路と、
を具備することを特徴とするリミッタ回路。
【請求項３】
前記第２の制御電圧は、前記第１の制御電圧を反転した電圧であることを特徴とする請求項２に記載のリミッタ回路。
【請求項４】
入力端子へ加えられる入力信号を制御端子へ加えられる電圧のレベルでクリップするリミッタ回路において、
電源端子間に直列接続され、相互接続点が前記入力端子に接続された第１、第２のトランジスタと、
前記第１トランジスタと共にカレントミラー回路を構成する第３のトランジスタおよび該第３のトランジスタと電源端子間に挿入された第１、第２の定電流回路と、
前記第２トランジスタと共にカレントミラー回路を構成する第４のトランジスタおよび該第４のトランジスタと電源端子間に挿入された第３、第４の定電流回路と、
前記制御端子の電圧を反転する反転回路と、
を具備し、前記制御端子の電圧を前記第３のトランジスタおよび前記第１の定電流回路の接続点へ加え、前記反転回路の出力電圧を前記第４のトランジスタおよび前記第３の定電流回路の接続点へ加えたことを特徴とするリミッタ回路。
【請求項５】
入力端子へ加えられる入力信号を外部から入力される制御電圧によって一定電圧でクリップするリミッタ回路において、
電源端子間に直列接続された第１、第２のトランジスタと、
前記第１トランジスタと共にカレントミラー回路を構成する第３のトランジスタおよび該第３のトランジスタと電源端子間に挿入された第１、第２の定電流回路と、
前記第２トランジスタと共にカレントミラー回路を構成する第４のトランジスタおよび該第４のトランジスタと電源端子間に挿入された第３、第４の定電流回路と、
電源端子間に直列接続され、前記第１のトランジスタによって制御される第５のトランジスタおよび前記第２のトランジスタによって制御される第６のトランジスタと、
を具備し、第１の制御電圧を前記第３のトランジスタおよび前記第１の定電流回路の接続点へ加え、第２の制御電圧を前記第４のトランジスタおよび前記第３の定電流回路の接続点へ加え、前記入力端子を前記第５のトランジスタおよび第６のトランジスタの相互接続点に接続したことを特徴とするリミッタ回路。
【請求項６】
前記第２の制御電圧は、前記第１の制御電圧を反転した電圧であることを特徴とする請求項５に記載のリミッタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルアンプの入力部等に用いて好適なリミッタ回路に関する。
【背景技術】
【０００２】
周知のように、ディジタルアンプ等においては、最大出力は電源電圧によって制限される。したがって、過大な入力信号が入力されると、出力は飽和してしまう。このため、ディジタルアンプには、出力レベルを制限するリミッタ回路を設けるのが好ましい。このリミッタ回路として、電源電圧を制御する回路を設けても勿論よいが、電源電圧を制御する回路は回路構成が大きくなってしまう問題がある。
【０００３】
そこで、この出願の発明者は、オペアンプを使用し、入力信号を一定レベル以下にクリップするリミッタ回路を考えた。図６および図７はこのオペアンプによるリミッタ回路の構成を示す回路図である。図６において、符号１はディジタルアンプの入力端子、２はＮチャネルＦＥＴ（電界効果トランジスタ）、３はＰチャネルＦＥＴ、４〜６はオペアンプ、７、８は抵抗、９はクリップ電圧が加えられる制御端子である。また、図７において、１０はＰチャネルＦＥＴ、１１はＮチャネルＦＥＴであり、他の構成要素１、４〜
９は図６と同じである。
【０００４】
このような構成において、例えば、制御端子９に３Ｖのクリップ電圧を加えると、入力端子１の信号が−３Ｖ〜＋３Ｖの時はＦＥＴ２、３（１０、１１）がオフとなり、このリミッタ回路は動作しないが、入力端子１の信号が＋３Ｖを越えると、ＦＥＴ３（１１）がオンとなり、入力信号が＋３Ｖにクリップされる。同様に、入力信号が−３Ｖ以下になると、ＦＥＴ２（１０）がオンとなり、入力信号が−３Ｖにクリップされる。
また、ダイオードやトランジスタによるリミッタ回路も知られているが、これらのリミッタ回路はオペアンプによる上述した回路に比較し、クリップの精度が悪い欠点がある。
【特許文献１】特開平1-109810号公報
【特許文献２】特許弟3162889号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したオペアンプによるリミッタ回路は精度が良く、また、比較的回路構成を小さいが、未だ次の問題がある。すなわち、図８はオペアンプの内部構成の一例を示す図である。オペアンプは一般にゲインが高く（８０以上）、このため、フィードバックループを構成するためには、図に示す位相補償用コンデンサＣ１、Ｃ２として例えば１００ｐＦというかなり大きい容量のコンデンサが必要となる。しかし、このような大容量のコンデンサをＩＣ（集積回路）内に作成すると、コンデンサによっておおきな面積が占められてしまい極めて好ましくない。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、回路規模が小さく、クリップ精度が高く、しかも、大きな容量のコンデンサを必要としないリミッタ回路を提供することにある。
【課題を解決するための手段】
【０００７】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、入力端子へ加えられる入力信号を外部から入力される制御電圧によって一定電圧でクリップするリミッタ回路において、電源端子および前記入力端子間に接続された制御素子と、前記制御素子を常時はオフとし、前記入力信号が前記一定電圧を越えた時前記制御素子をオン状態に制御する制御回路とを具備することを特徴とするリミッタ回路である。
【０００８】
請求項２に記載の発明は、入力端子へ加えられる入力信号を外部から入力される制御電圧によって一定電圧でクリップするリミッタ回路において、電源端子間に直列接続され、相互接続点が前記入力端子に接続された第１、第２の制御素子と、前記第１の制御素子を常時はオフとし、前記入力信号が第１の制御電圧を越えた時前記第１の制御素子をオン状態に制御する第１の制御回路と、前記第２の制御素子を常時はオフとし、前記入力信号が第２の制御電圧以下となった時前記第２の制御素子をオン状態に制御する第２の制御回路とを具備することを特徴とするリミッタ回路である。
請求項３に記載の発明は、請求項２に記載のリミッタ回路において、前記第２の制御電圧は、前記第１の制御電圧を反転した電圧であることを特徴とする。
【０００９】
請求項４に記載の発明は、入力端子へ加えられる入力信号を制御端子へ加えられる電圧のレベルでクリップするリミッタ回路において、電源端子間に直列接続され、相互接続点が前記入力端子に接続された第１、第２のトランジスタと、前記第１トランジスタと共にカレントミラー回路を構成する第３のトランジスタおよび該第３のトランジスタと電源端子間に挿入された第１、第２の定電流回路と、前記第２トランジスタと共にカレントミラー回路を構成する第４のトランジスタおよび該第４のトランジスタと電源端子間に挿入された第３、第４の定電流回路と、前記制御端子の電圧を反転する反転回路とを具備し、前記制御端子の電圧を前記第３のトランジスタおよび前記第１の定電流回路の接続点へ加え、前記反転回路の出力電圧を前記第４のトランジスタおよび前記第３の定電流回路の接続点へ加えたことを特徴とするリミッタ回路である。
【００１０】
請求項５に記載の発明は、入力端子へ加えられる入力信号を外部から入力される制御電圧によって一定電圧でクリップするリミッタ回路において、電源端子間に直列接続された第１、第２のトランジスタと、前記第１トランジスタと共にカレントミラー回路を構成する第３のトランジスタおよび該第３のトランジスタと電源端子間に挿入された第１、第２の定電流回路と、前記第２トランジスタと共にカレントミラー回路を構成する第４のトランジスタおよび該第４のトランジスタと電源端子間に挿入された第３、第４の定電流回路と、電源端子間に直列接続され、前記第１のトランジスタによって制御される第５のトランジスタおよび前記第２のトランジスタによって制御される第６のトランジスタとを具備し、第１の制御電圧を前記第３のトランジスタおよび前記第１の定電流回路の接続点へ加え、第２の制御電圧を前記第４のトランジスタおよび前記第３の定電流回路の接続点へ加え、前記入力端子を前記第５のトランジスタおよび第６のトランジスタの相互接続点に接続したことを特徴とするリミッタ回路である。
請求項６に記載の発明は、請求項５に記載のリミッタ回路において、前記第２の制御電圧は、前記第１の制御電圧を反転した電圧であることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、回路規模が小さく、クリップ精度が高く、しかも、大きな容量のコンデンサを必要としない利点が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるリミッタ回路の構成を示すブロック図である。この図において、２１はディジタルアンプの入力端子である。２２は１０μＡの定電流回路、２３はＮチャネルＦＥＴ、２４は１０μＡの定電流回路であり、定電流回路２２の一端が＋５Ｖ電源に接続され、他端がＦＥＴ２３のドレインおよびゲートに接続され、ＦＥＴ２３のソースが定電流回路２４を介して−５Ｖ電源に接続されている。２５はＮチャネルＦＥＴであり、そのドレインが＋５Ｖ電源に接続され、ゲートがＦＥＴ２３のゲートに接続され、ソースが入力端子２１に接続されている。そして、上述したＦＥＴ２３、２５がカレントミラー回路を構成している。
【００１３】
２６はＰチャネルＦＥＴであり、そのソースが入力端子２１に接続され、ベース（基板）が＋５Ｖ電源に接続され、ゲートがＰチャネルＦＥＴ２８のゲートおよびドレインに接続され、ドレインが−５Ｖ電源に接続されている。ＦＥＴ２８のソースは制御端子３０に接続されると共に１０μＡの定電流回路２７を介して＋５Ｖ電源に接続され、ベースが＋５Ｖ電源に接続され、ドレインが１０μＡの定電流街路２９を介して−５Ｖ電源に接続されている。そして、上述したＦＥＴ２６、２８がカレントミラー回路を構成している。３１はオペアンプであり、その＋入力端が接地され、−入力端が抵抗３２を介して出力端に接続されると共に、抵抗３３を介して制御端子３０に接続され、出力端がＦＥＴ２３と定電流回路２４の接続点に接続されている。ここで、抵抗３２、３３の値は同じである。これは、制御端子３０に加えられた電圧を反転するものであり、ＦＥＴ２３と２４の接続点へ制御電圧（下限側）を加える場合は必要ない。
【００１４】
このような構成において、制御端子３０にクリップ電圧として、例えば＋２Ｖが加えられたとする。この電圧＋２ＶはＦＥＴ２８のソースに加えられると共に、抵抗３３を介してオペアンプ３１の−入力端へ加えられる。これにより、オペアンプ３１から電圧−２Ｖが出力され、ＦＥＴ２３のソースへ加えられる。この状態において、入力端子２１の入力信号が−２Ｖ〜＋２Ｖの範囲にある場合は、ＦＥＴ２５、２６が共にオフとなり、クリップ回路が入力信号に影響を与えることはない。
【００１５】
次に、入力信号が＋２Ｖ以上になると、ＦＥＴ２８とＦＥＴ２６はカレントミラー回路を構成し、ＦＥＴ２６のソースは＋２Ｖになるように働く。すなわち、ＦＥＴ２６のソース電圧がゲート電圧（スレショルド電圧Ｖｔ）より高くなり、ＦＥＴ２６がオン状態となる。これにより、入力信号が＋２Ｖでクリップされる。また、入力信号が−２Ｖ以下になると、ＦＥＴ２５のソース電圧がゲート電圧より低くなり、ＦＥＴ２５がオン状態となり、入力信号が−２Ｖでクリップされる。
【００１６】
上述した第１の実施形態は、回路構成が簡単で、かつ、動作スピードが速くクリップ電圧において入力信号を正確にクリップすることができる。また、ゲインが比較的小さいので、位相補償回路が不要であり、位相補償用コンデンサを設ける必要がない。また、ＦＥＴ２６，２８（または、２３，２５）のＶｔ（スレショルド電圧）特性がばらついた場合においても、ＦＥＴ２６，２８（または、２３，２５）の相対的ばらつきが問題になるだけであり、絶対的ばらつきは問題にならない。この結果、ＦＥＴ２６，２８（または、２３，２５）として同じ特性のものを揃えれば、高精度のクリップ特性を得ることができる。
しかし、上記の回路はＦＥＴ２５、２６に流れる電流が最大で１０μＡであり、このため、図３（イ）に示すように、クリップ状態のきれが悪く、だらだらしたクリップになる。このクリップのきれが悪いことは、通常はあまり問題にならないが、使用状態によっては次のような問題が生じる。すなわち、図３の破線以上の部分の量は制御することができず、このため、＋側と−側とで破線を越える量に違いがあるとオフセットが生じてしまう。このオフセットは後段のスピーカ等に余分な負荷をかける問題がある。
【００１７】
そこで、このような問題を解決したこの発明の第２の実施形態について説明する。
図２はこの発明の第２の実施形態の構成を示す回路図であり、この図において、図１の各部に対応する部分には同一の符号を付しその説明を省略する。この図において、４１は１０μＡの定電流回路であり、ＦＥＴ２５のドレインと＋５Ｖ電源との間に挿入されている。４２はＰチャネルＦＥＴであり、そのソースが＋５Ｖ電源に接続され、そのゲートがＦＥＴ２５のドレインに接続され、そのドレインが入力端子２１に接続されている。４３はＮチャネルＦＥＴであり、そのドレインが入力端子２１に接続され、ゲートがＦＥＴ２６のドレインに接続され、ソースが−５Ｖ電源に接続されている。４４は１０μＡの定電流回路であり、ＦＥＴ２６のドレインと−５Ｖ電源との間に挿入されている。
【００１８】
このような構成において、制御端子３０にクリップ電圧として、例えば＋２Ｖが加えられると、ＦＥＴ２８のソースへ＋２Ｖが、また、オペアンプ３１によりＦＥＴ２３のソースへ−２Ｖが加えられる。この状態において、入力端子２１の入力信号が−２Ｖ〜＋２Ｖの範囲にある場合は、ＦＥＴ２５、２６が共にオフとなり、したがって、ＦＥＴ４２、４３もオフとなり、クリップ回路が入力信号に影響を与えることはない。
【００１９】
次に、入力信号が＋２Ｖ以上になると、ＦＥＴ２６のソース電圧がゲート電圧より高くなり、ＦＥＴ２６がオン状態となる。これにより、ＦＥＴ４３のゲートがソースよりハイレベルとなり、ＦＥＴ４３がオンし、入力信号が＋２Ｖでクリップされる。また、入力信号が−２Ｖ以下になると、ＦＥＴ２５のソース電圧がゲート電圧より低くなり、ＦＥＴ２５がオン状態となる。これにより、ＦＥＴ４２のゲートがソースよりローレベルとなり、ＦＥＴ４２がオンし、入力信号が−２Ｖでクリップされる。
【００２０】
このように、上記第２の実施形態によれば、クリップ時においてＦＥＴ４２または４３によって大きな電流を流すことができ、この結果、図３（ロ）に示すように、クリップ電圧において、だらだらすることなく直線的にクリップすることができる。
【００２１】
図４および図５は上記第２の実施形態の効果を示す図であり、これらの図において、横軸は時間、縦軸は電圧である。図４に示す曲線Ｌ１はピーク−ピークが１１Ｖの正弦波を抵抗を介して入力端子２１へ加え、また、制御端子３０にクリップ電圧として５Ｖを加えた場合の、入力端子２１に得られる電圧を示しており、また、Ｌ１ａ〜Ｌ１ｄはそれぞれ入力信号は同一で、クリップ電圧を４Ｖ、３Ｖ、２Ｖ、１Ｖとした場合の入力端子２１に得られる電圧を示している。また、図４において、曲線Ｌ２はピーク−ピークが２４Ｖの正弦波を抵抗を介して入力端子２１へ加え、また、制御端子３０にクリップ電圧として３Ｖを加えた場合の、入力端子２１に得られる電圧を示している。
【００２２】
また、図５において、曲線Ｌ３は実効値が２．３Ｖの正弦波を抵抗を介して入力端子２１へ加え、また、制御端子３０にクリップ電圧として３Ｖを加えた場合の、入力端子２１に得られる電圧を示しており、また、Ｌ３ａ〜Ｌ３ｆはそれぞれ入力信号は曲線Ｌ３と同一で、クリップ電圧を２．５Ｖ、２Ｖ、１．５Ｖ、１Ｖ、０．５Ｖ、０Ｖとした場合の入力端子２１に得られる電圧を示している。これらの図から明らかなように、上記第２の実施形態によれば、制御端子３０に加えたクリップ電圧によって、入力信号を正確に、かつ、だらだら状態がない直線性の良い状態でクリップすることができる。
【産業上の利用可能性】
【００２３】
この発明は、ディジタルアンプ、その他種々の分野において用いられる。
【図面の簡単な説明】
【００２４】
【図１】この発明の第１の実施形態によるリミッタ回路の構成を示す回路図である。
【図２】この発明の第２の実施形態によるリミッタ回路の構成を示す回路図である。
【図３】第１、第２の実施形態の特性を説明するための波形図である。
【図４】第２の実施形態の効果を説明するための波形図である。
【図５】第２の実施形態の効果を説明するための波形図である。
【図６】オペアンプを使用したリミッタ回路の構成例を示す回路図である。
【図７】オペアンプを使用したリミッタ回路の他の構成例を示す回路図である。
【図８】オペアンプの内部構成の一例を示す回路図である。
【符号の説明】
【００２５】
２１…入力端子、２２、２４、２７、２９、４１、４４…定電流回路、２３、２５、４３…ＮチャネルＦＥＴ、２６、２８、４２…ＰチャネルＦＥＴ、３０…制御端子、３１…オペアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006005741.tif 000009
【図８】
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