(57)【要約】【課題】ディスターバンス問題を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供する。【解決手段】バルクシリコン基板の活性領域に形成されているシリコンエピタキシャル層と、素子のソース及びドレイン間のバルクシリコン基板に形成されているディスターバンス防止用絶縁膜とを備えるスプリットゲート型フラッシュメモリ素子であり、該スプリットゲート型フラッシュメモリ素子では、ディスターバンス防止用絶縁膜は、ＳＴＩ形成工程を利用して形成される。【選択図】図２Ｂ
2006005357.tif 000002
【特許請求の範囲】
【請求項１】
スプリットゲート型フラッシュメモリ素子において、
素子隔離用絶縁膜によって活性領域が定義されているバルクシリコン基板と、
前記バルクシリコン基板上に形成されているシリコンエピタキシャル層と、
前記バルクシリコン基板及び前記シリコンエピタキシャル層に形成されているソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域間の前記シリコンエピタキシャル層に形成されているチャンネル領域と、
前記ソース領域及び前記ドレイン領域間の前記バルクシリコン基板に形成されているディスターバンス防止用絶縁膜と、
前記バルクシリコン基板上に形成されているゲート構造とを備えるスプリットゲート型フラッシュメモリ素子。
【請求項２】
前記ゲート構造は、
前記エピタキシャル層上に形成されているカップリング絶縁膜と、
前記ソース領域の一部と重畳されるように前記ゲート絶縁層上に形成されている浮遊ゲートと、
前記ソース領域反対側の前記浮遊ゲートの一部と重畳されており、前記ドレイン領域側に延びるように形成されている制御ゲートと、
前記浮遊ゲートと前記制御ゲートとの間に形成されているゲート間絶縁膜と、
少なくとも前記浮遊ゲートの側壁と前記制御ゲートとの間に介在されているトンネル絶縁膜とを備えることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
【請求項３】
前記ディスターバンス防止用絶縁膜により、前記ソース領域と前記ドレイン領域は、互いに隔離されていることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
【請求項４】
前記ディスターバンス防止用絶縁膜と前記素子隔離用絶縁膜は、同時に形成することを特徴とする請求項３に記載のスプリットゲート型フラッシュメモリ素子。
【請求項５】
前記素子隔離用絶縁膜は、ＳＴＩ膜であることを特徴とする請求項４に記載のスプリットゲート型フラッシュメモリ素子。
【請求項６】
前記ディスターバンス防止用絶縁膜と前記素子隔離用絶縁膜は、互いに連結されていることを特徴とする請求項３に記載のスプリットゲート型フラッシュメモリ素子。
【請求項７】
前記シリコンエピタキシャル層は、前記バルクシリコン基板の前記活性領域の上部にだけ形成されていることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
【請求項８】
前記ゲート間絶縁膜は、楕円形の酸化膜であることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
【請求項９】
前記フラッシュメモリ素子は、前記制御ゲートの両側壁及び前記浮遊ゲートの前記ソース領域側の前記トンネル絶縁膜上に形成されているスペーサをさらに備えることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
【請求項１０】
前記ディスターバンス防止用絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜またはそれらの組み合わせから形成されていることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
【請求項１１】
前記ディスターバンス防止用絶縁膜は、前記素子隔離用絶縁膜と同じ物質から形成されていることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子。
【請求項１２】
スプリットゲート型フラッシュメモリ素子の製造方法において、
バルクシリコン基板に活性領域を定義する素子隔離用絶縁膜と前記活性領域内にディスターバンス防止用絶縁膜とを形成するステップと、
前記バルクシリコン基板の前記活性領域上にシリコンエピタキシャル層を形成するステップと、
少なくとも前記シリコンエピタキシャル層上にカップリング絶縁膜を形成するステップと、
前記カップリング絶縁膜上に浮遊ゲートとゲート間絶縁膜とを形成するステップと、
少なくとも前記浮遊ゲートの側壁にトンネル絶縁膜を形成するステップと、
イオン注入工程を使用し、前記バルクシリコン基板の前記活性領域及び前記シリコンエピタキシャル層に前記浮遊ゲートの一部と重畳するソース領域を形成するステップと、
前記ゲート間絶縁膜及び前記トンネル絶縁膜を介在し、前記浮遊ゲートの一部と重畳されるように制御ゲートを形成するステップと、
前記ディスターバンス防止用絶縁膜に対して前記ソース領域の反対側の前記バルクシリコン基板の前記活性領域及び前記シリコンエピタキシャル層にドレイン領域を形成するステップとを含むスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項１３】
前記ディスターバンス防止用絶縁膜により、前記バルクシリコン基板の前記ソース領域と前記ドレイン領域は、互いに隔離されるように前記ディスターバンス防止用絶縁膜を形成することを特徴とする請求項１２に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項１４】
前記素子隔離用絶縁膜は、ＳＴＩ工程を使用して形成し、前記ディスターバンス防止用絶縁膜と前記ＳＴＩ工程で同時に形成することを特徴とする請求項１３に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項１５】
前記ＳＴＩ工程では、
前記バルクシリコン基板をエッチングし、前記バルクシリコン基板に素子隔離用トレンチ及びディスターバンス防止用トレンチを同時に形成するステップと、
前記素子隔離用トレンチ及び前記ディスターバンス防止用トレンチに同時に絶縁物質を埋め込み、前記素子隔離用絶縁膜及び前記ディスターバンス防止用絶縁膜を形成するステップとを含むことを特徴とする請求項１４に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項１６】
前記素子隔離用トレンチと前記ディスターバンス防止用トレンチは、互いに連結されるように形成することを特徴とする請求項１５に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項１７】
前記カップリング絶縁膜の形成ステップは、
前記シリコンエピタキシャル層が形成されている結果物を熱酸化させて行うことを特徴とする請求項１２に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項１８】
前記ゲート間絶縁膜は、楕円形シリコン酸化膜から形成することを特徴とする請求項１２に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項１９】
前記浮遊ゲート及び前記ゲート間絶縁膜の形成ステップは、
前記カップリング酸化膜上にポリシリコン膜及びシリコン窒化膜を形成するステップと、
前記シリコン窒化膜をパターニングし、前記浮遊ゲートが形成される部分の前記ポリシリコン膜を露出させるステップと、
前記露出されたポリシリコン膜を熱酸化させ、前記ゲート間絶縁膜を形成するステップと、
残留する前記シリコン窒化膜を除去するステップと、
前記ゲート間絶縁膜をエッチングマスクとして使用し、前記ポリシリコン膜を乾式エッチングすることにより、前記浮遊ゲートを形成するステップとを含むことを特徴とする請求項１８に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項２０】
前記トンネル絶縁膜の形成ステップは、
熱酸化工程を利用し、前記結果物の全面に第１トンネル絶縁膜を形成するステップと、
化学気相蒸着法を利用し、前記第１トンネル絶縁膜上に第２トンネル絶縁膜を形成するステップとを含むことを特徴とする請求項１７に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【請求項２１】
前記ドレイン領域の形成ステップ後に、
前記制御ゲートの両側壁及び前記浮遊ゲートの前記ソース領域側側壁上にスペーサを形成するステップをさらに含むことを特徴とする請求項１２に記載のスプリットゲート型フラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ素子及びその製造方法に係り、さらに具体的にはディスターバンス問題が生じることを防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ素子は、電気的にデータの消去と記録とが可能であり、電源が供給されずともデータの保存が可能である。かかる特性により、現在移動通信システム、メモリカードなどを含む多様な分野でその応用が増加する勢いにある。かかる不揮発性メモリ素子のうち、フラッシュメモリ素子は、セル単位のプログラムが可能であり、ブロックまたはセクタ単位の消去が可能なメモリ素子である。フラッシュメモリ素子を構成するトランジスタは、浮遊ゲートを含むものと、電荷トラップ層を含むものとがあるが、前者の例として、スタックゲートトランジスタとスプリットゲートトランジスタとがある。
【０００３】
図１Ａには、従来技術によるスプリットゲートトランジスタを有するフラッシュメモリ素子（以下、スプリットゲート型フラッシュメモリ素子）の概略的な平面図が図示されており、図１Ｂには、図１ＡのＸＸ’線に沿って切り取った概略的な断面図が図示されている。図１Ｂは、一対のメモリセルについての概略的な断面図である。
【０００４】
まず図１Ａ及び図１Ｂを参照すれば、半導体基板１０は、素子隔離領域、例えば浅いトレンチ隔離（ＳＴＩ）膜によって活性領域が定義されている。そして、スプリットゲート型フラッシュメモリ素子は、半導体基板１０、より正確には活性領域の所定領域に、ソース領域１５が形成されている。ソース領域１５は、一対のメモリセルに対する共通ソースである。そして、ソース領域１５は、横方向に隣接した他のソース領域１５と長く延びて共通ソースラインを形成する。
【０００５】
そして、ソース領域１５の両側に隣接した半導体基板１０上に一対の浮遊ゲート２０が配置されている。浮遊ゲート２０の上部面は、ゲート間絶縁膜２５により覆われている。浮遊ゲート２０のソース領域１５の反対側の側壁は、それぞれ制御ゲート３０により覆われられる。制御ゲート３０は、浮遊ゲート２０の側壁から延び、一方向ではゲート間絶縁膜２５の上部面を覆い、他の方向では浮遊ゲート２０のソース領域１５の反対側に隣接した半導体基板１０の一部を覆う。制御ゲート３０は、前記共通ソースラインに平行するように横方向に長く延びるように形成されており、横方向に延びた制御ゲート３０は、ワードライン（Ｗ／Ｌ）としての役割を果たす。
【０００６】
制御ゲート３０に隣接した半導体基板１０内には、ドレイン領域３５が配置されている。ドレイン領域３５は、制御ゲート３０の下部に一部重畳されうる。ドレイン領域３５は、コンタクトよってビットライン（図示せず）と連結される。浮遊ゲート２０及び半導体基板１０間には、カップリング絶縁膜４０が形成され、制御ゲート３０と半導体基板１０との間には、浮遊ゲート２０の下部から拡張されたカップリング絶縁膜４０、及び浮遊ゲート２０の側壁から拡張されたトンネル絶縁膜４５が重畳されている。トンネル絶縁膜４５は、制御ゲート３０の形通りにパターニングされている。制御ゲート３０の下部のカップリング絶縁膜４０及びトンネル絶縁膜４５は、ＭＯＳトランジスタのゲート絶縁膜としての役割を果たす。
【０００７】
そして、スプリットゲート型フラッシュメモリ素子は、制御ゲート３０の両側壁、及び浮遊ゲート２０とゲート間絶縁膜２５のソース領域１５側の側壁に形成されているスペーサ５０をさらに含むことができる。前記スペーサ５０は、必須な構成要素ではなく、一般的にフラッシュ素子と論理素子とが統合された素子である場合に付随的に形成されうる。
【０００８】
このように、スプリットゲート型フラッシュメモリ素子では、浮遊ゲート２０と制御ゲート３０とが分離された構造を有する。浮遊ゲート２０は、外部と電気的に完全に絶縁された孤立構造を有するが、前記フラッシュメモリ素子は、浮遊ゲート２０への電子注入（プログラム）と放出（消去）とにより、セルの電流が変わる性質を利用してデータを保存する。
【０００９】
例えば、図１Ｂの選択セルにだけプログラムする場合について述べれば、ソース領域１５に９Ｖ以上の高電圧ＶＳを印加し、ドレイン領域３５に適切な電圧ＶＤ１、例えば０Ｖの電圧を印加する。そして、選択セルの制御ゲート３０にスレショルド電圧、またはそれ以上の電圧ＶＧ１を印加し、非選択セルの制御ゲート３０には、ＯＶの電圧を印加する。この場合、選択セルの制御ゲート３０に隣接した浮遊ゲート２０の下部の半導体基板１０からホット電子がカップリング絶縁膜４０を通過して浮遊ゲート２０内に注入されるが、非選択セルでは、かかる現象が起こらないことが原則である。
【００１０】
ところで、スプリットゲート型フラッシュメモリ素子は、選択セルのプログラム時に、非選択セルにもプログラムされるという問題、すなわちディスターバンス問題が発生しうる。ディスターバンス問題は、プログラム時にスプリットゲート型フラッシュメモリ素子の共通ソース領域１５に高電圧が印加され、ソース領域１５の一部が浮遊ゲート２０の一部と重畳されている構造であるために発生する。さらに具体的に説明すれば、たとえ非選択セルの制御ゲート３０にスレショルド電圧を印加せずとも、ソース領域１５に印加された高電圧により、空乏領域（ｄｅｐｌｅｔｉｏｎ ａｒｅａ）がソース領域１５の両側面に拡張される。併せて、前記ソース領域１５にカップリングされた非選択セルの浮遊ゲート２０にも、一定の電圧が印加されるような効果が現れる。その結果、非選択セルのチャンネル下部の半導体基板１０を介して空乏領域が拡張されるにつれ、パンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）が発生することにより、非選択セルも選択セルと共にプログラムされてしまうという問題点が起こってしまう。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、ソース領域を共有するメモリセル間に、ディスターバンス問題が発生することを解決できるスプリットゲート型フラッシュメモリ素子、及びそれの製造方法を提供するところにある。
【課題を解決するための手段】
【００１２】
前記の技術的課題を解決するための本発明の一実施形態によるスプリットゲート型フラッシュメモリ素子は、素子隔離用絶縁膜によって活性領域が定義されているバルクシリコン基板を有する。前記バルクシリコン基板上には、シリコンエピタキシャル層が形成されているので、前記シリコンエピタキシャル層は、活性領域のバルクシリコン基板上にだけ形成されていることが望ましい。そして、ソース領域とドレイン領域は、前記バルクシリコン基板及び前記シリコンエピタキシャル層に形成されており、チャンネル領域は、前記ソース領域及び前記ドレイン領域間の前記シリコンエピタキシャル層だけに限定されている。
【００１３】
そして、前記フラッシュ素子は、ディスターバンス防止用絶縁膜を有するが、前記ソース領域及び前記ドレイン領域間の前記バルクシリコン基板に形成されている。前記バルクシリコン基板のソース領域と前記ドレイン領域は、前記ディスターバンス防止用絶縁膜によって互いに隔離されていることが望ましい。この場合、前記ディスターバンス防止用絶縁膜は、前記素子隔離用絶縁膜と互いに連結されていることが望ましい。
【００１４】
前記フラッシュ素子の他の構成要素は、従来技術によるスプリットゲート型フラッシュメモリ素子の構造と同一でありうる。例えば、前記フラッシュ素子は、前記エピタキシャル層上に形成されているカップリング絶縁膜、前記ソース領域の一部と重畳されるように前記ゲート絶縁層上に形成されている浮遊ゲート、前記ソース領域反対側の前記浮遊ゲートの一部と重畳されており、前記ドレイン領域側に延びるように形成されている制御ゲート、前記浮遊ゲートと前記制御ゲートとの間に形成されているゲート間絶縁膜、及び少なくとも前記浮遊ゲートの側壁と前記制御ゲートとの間に介在されているトンネル絶縁膜を含むことが可能である。
【００１５】
前記の技術的課題を解決するための本発明の他の実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法は、まずバルクシリコン基板に活性領域を定義する素子隔離用絶縁膜と、前記活性領域内にディスターバンス防止用絶縁膜とを形成する。前記素子隔離用絶縁膜と前記ディスターバンス防止用絶縁膜は、同時に形成することが望ましい。そして、前記バルクシリコン基板の前記活性領域上にシリコンエピタキシャル層を形成するが、前記シリコンエピタキシャル層は、スプリットゲートトランジスタのチャンネル領域になる物質層である。
【００１６】
後続工程は、従来技術によるフラッシュ素子の製造方法と同一でありうる。例えば、熱酸化工程を使用し、結果物、すなわち露出されたバルクシリコン基板及びシリコンエピタキシャル層上にカップリング絶縁膜を形成する。次に、前記カップリング絶縁膜上に浮遊ゲートを形成するが、前記浮遊ゲートの一部は、前記ディスターバンス防止用絶縁膜と重畳させる。そして、熱酸化工程と化学気相蒸着法とを使用し、少なくとも前記浮遊ゲートの側壁にトンネル絶縁膜としてシリコン酸化膜を形成する。次に、イオン注入工程を使用し、前記バルクシリコン基板の前記活性領域及び前記シリコンエピタキシャル層に前記浮遊ゲートの一部と重畳するソース領域を形成する。そして、前記ゲート間絶縁膜及び前記トンネル絶縁膜を介在し、前記浮遊ゲートの一部と重畳されるように制御ゲートを形成し、前記ディスターバンス防止用絶縁膜に対して前記ソース領域の反対側の前記バルクシリコン基板の前記活性領域及び前記シリコンエピタキシャル層にドレイン領域を形成する。ソース領域とドレイン領域は、この分野の一般的な工程順序を使用し、他の方法で実施することも可能である。任意的な工程であるが、ドレインを形成した後には、前記制御ゲートの両側壁及び前記浮遊ゲートの前記ソース領域側の前記トンネル絶縁膜上にスペーサを形成する工程をさらに行うことも可能である。
【００１７】
その他、実施形態の具体的な事項は、後述する実施形態の詳細な説明及び添付図面に含まれている。
【発明の効果】
【００１８】
本発明によれば、ソース領域とドレイン領域との間にディスターバンス防止用絶縁膜をさらに形成する。従って、プログラム動作時に、たとえソース領域に高電圧が印加されても、空乏領域の拡張によるパンチスルーを防止でき、その結果ディスターバンス問題が発生することを防止することができる。
【００１９】
併せて、前記のディスターバンス防止用絶縁膜をＳＴＩ工程と連繋させて形成できるために、工程も簡素化させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付された図面を参照し、本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されずに他の形態に具体化できる。むしろ、ここで紹介される実施形態は、本発明の技術的思想が徹底的に完全に開示され、当業者に本発明の思想が十分に伝えられるように、例示的に提供されるものである。図面において、層の厚さ及び／または領域の大きさは、明確性を期するために誇張されている。明細書全体にわたり、同じ参照番号は、同じ構成要素を表す。
【００２１】
図２Ａには、本発明の望ましい実施形態によるスプリットゲート型フラッシュメモリ素子のメモリセルアレイが概略的に図示されており、図２Ｂは、図２ＡのＹＹ’線に沿って切り取った概略的な断面図が図示されている。
【００２２】
図２Ａ及び図２Ｂを参照すれば、半導体基板、例えばバルクシリコン基板１１０には、従来と同一なレイアウトの素子隔離領域１１３によって活性領域１１１が限定されている。例えば、素子隔離領域１１３は、図示されているように、長方形の素子隔離用絶縁膜が、縦横方向にアレイされているレイアウトでありうる。横方向に互いに隣接した素子隔離用絶縁膜間のバルクシリコン基板１１０領域が、スプリットゲートトランジスタが形成されるメモリセルの活性領域である。前記素子隔離用絶縁膜は、例えばＳＴＩ膜であることが望ましい。
【００２３】
そして、活性領域のバルクシリコン基板１１０には、ディスターバンス防止用絶縁膜１１２が形成されている。ディスターバンス防止用絶縁膜１１２は、スプリットゲートトランジスタのチャンネル領域１１４（これについては、後述する）の下部に位置し、プログラム動作時に、非選択セルのソース領域１１５とドレイン領域１３５とがパンチスルーされる現象を防止する役割を果たす。ディスターバンス防止用絶縁膜１１２は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜などの絶縁物質から形成されるか、またはそれらの複合膜でありうる。望ましくは、ディスターバンス防止用絶縁膜１１２は、素子隔離用絶縁膜と同じ物質から形成する。
【００２４】
前述のように、ディスターバンス防止用絶縁膜１１２は、パンチスルーを防止する役割を果たす。このためには、ディスターバンス防止用絶縁膜１１２は、チャンネル領域１１４の下部のバルクシリコン基板１１０に形成され、ソース領域１１５とドレイン領域１３５とを完全に隔離させねばならない。従って、ディスターバンス防止用絶縁膜１１２は、横方向に隣接した素子隔離用絶縁膜と互いに連結され、パンチスルー発生を防止するのに十分な深さを有することが望ましい。
【００２５】
次に、図２Ａ及び図２Ｂを参照すれば、バルクシリコン基板１１０上には、シリコンエピタキシャル層１１８が形成されている。シリコンエピタキシャル層１１８は、素子隔離領域１１３上には形成されず、活性領域上にだけ形成されていることが望ましい。シリコンエピタキシャル層１１８は、スプリットゲートトランジスタでチャンネル領域１１４としての役割を果たすための物質膜なので、その厚さはデザインルール及び素子の動作特性により変わりうる。
【００２６】
バルクシリコン基板１１０及びシリコンエピタキシャル層１１８の所定領域には、ソース領域１１５とドレイン領域１３５とが形成されている。Ｐ型バルクシリコン基板１１０を使用する場合には、ソース領域１１５とドレイン領域１３５は、ＰまたはＡｓなどの不純物イオンが注入されている領域である。ソース領域１１５は、一対のメモリセルに対する共通ソースになり、ソース領域１１５は、横方向に長く延びて共通ソースラインを形成する。本発明の実施形態によれば、バルクシリコン基板１１０内のソース領域１１５とドレイン領域１３５は、ディスターバンス防止用絶縁膜１１２によって互いに隔離されているが、シリコンエピタキシャル層１１８内のソース領域１１５とドレイン領域１３５は、離隔されているのみ、互いに電気的に隔離されているわけではない。ソース領域１１５とドレイン領域１３５との間のシリコンエピタキシャル層１１８がスプリットゲートトランジスタのチャンネル領域１１４である。
【００２７】
次に、図２Ａ及び図２Ｂを参照すれば、シリコンエピタキシャル層１１８上には、カップリング絶縁膜１４０を介在して浮遊ゲート（Ｆ／Ｇ）１２０ａが形成されている。浮遊ゲート１２０ａは、ポリシリコンから形成することが望ましく、カップリング絶縁膜１４０は、シリコン酸化膜から形成することが望ましい。浮遊ゲート１２０ａは、ソース領域１１５とその一部が重畳されるように配置される。そして、カップリング絶縁膜１４０は、浮遊ゲート１２０ａの下部だけではなく、チャンネル領域１１４の上部を覆うように長く延びているが、外部回路との電気的な接続のために、ソース領域１１５とドレイン領域１３５の上面は露出させるように形成されている。そして、浮遊ゲート１２０ａの上部には、ゲート間絶縁膜１２５がさらに形成されている。
【００２８】
次に、図２Ａ及び図２Ｂを参照すれば、トンネル絶縁膜１４５ａを介在して浮遊ゲート１２０ａの一部と重畳されるように、制御ゲート１３０が形成されている。制御ゲート１３０は、ポリシリコンや金属などの導電性物質から形成することが望ましく、トンネル絶縁膜１４５ａは、シリコン酸化物から形成することが望ましい。制御ゲート１３０は、ドレイン領域１３５側の浮遊ゲート１２０ａの一部分と重畳されており、ドレイン領域１３５側に延びている。制御ゲート１３０は、横方向に隣接したメモリセルの制御ゲートと互いに連結され、フラッシュ素子のワードライン１３０としての役割を果たす。トンネル絶縁膜１４５ａも、前記制御ゲート１３０と同じ形態から形成されている。制御ゲート１３０の一部と浮遊ゲート１２０ａの上面との間には、トンネルリング絶縁膜１４５ａ及びゲート間絶縁膜１２５が介在されており、制御ゲート１３０と浮遊ゲート１２０ａのドレイン領域側の側壁との間には、トンネルリング絶縁膜１４５ａだけが介在されている。そして、制御ゲート１３０の残りの部分とシリコンエピタキシャル層１１８との間には、カップリング絶縁膜１４０及びトンネルリング絶縁膜１４５ａが介在されている。このカップリング絶縁膜１４０とトンネルリング絶縁膜１４５ａは、共にスプリットゲートトランジスタのゲート絶縁膜としての役割を果たす。
【００２９】
次に、図２Ａ及び図２Ｂを参照すれば、制御ゲート１３０の両側壁及び浮遊ゲート１２０ａのソース領域１１５側の側壁上には、スペーサ１５０がさらに形成されている。前記スペーサ１５０は、スプリットゲート型フラッシュ素子の必須な構成要素ではない。しかし、１つの半導体基板にスプリットゲート型フラッシュ素子と論理素子とが統合されている素子である場合には、論理素子の形成工程と関連しているために、図示されているように、スペーサ１５０が形成されている。スペーサ１５０は、一般的にシリコン窒化物から形成する。
【００３０】
本発明の実施形態によるスプリットゲート型フラッシュ素子は、ディスターバンス現象が生じない。例えば、図２Ｂの選択セルにプログラムする場合を仮定してみる。この場合、ソース領域１１５（ＶＳ）には約９Ｖの高電圧が印加され、選択セルの制御ゲート１３０（ＶＧ１）にはスレショルド電圧が印加されるが、非選択セルの制御ゲート１３０（ＶＧ２）には電圧を印加しない。そして、ドレイン領域１３５（ＶＤ１及びＶＤ２）には、外部からＯＶの電圧を印加するが、実際には素子の特性上、ドレイン領域１３５には、０．４Ｖほどの電圧が印加される。前述のように、従来技術によるフラッシュ素子では、ソース領域１１５に加えられる高電圧、及びこれとカップリングされている浮遊ゲート１２０ａの電圧により、チャンネル領域１１４の下部でパンチスルーが現れた。しかし、本発明では、チャンネル領域１１４下部のバルクシリコン基板１１０にディスターバンス防止用絶縁膜１１２を形成することにより、かかるパンチスルー現象を防止することができる。
【００３１】
以下では、図３Ａないし図７を参照し、本発明の望ましい実施形態によるスプリットゲート型フラッシュメモリ素子の製造方法について説明する。本実施形態によって製造された最終的な結果物は、図２Ｂに図示されているのと同一である。
【００３２】
図３Ａ及び図３Ｂを参照すれば、半導体基板、すなわちバルクシリコン基板１１０に素子隔離用絶縁膜とディスターバンス防止用絶縁膜１１２とを形成する工程を実施する。例えば、素子隔離用絶縁膜とディスターバンス防止用絶縁膜１１２は、従来のＳＴＩ形成工程で同時に形成できる。このために、まずバルクシリコン基板１１０をエッチングしてトレンチを形成する。トレンチは、従来と同じ素子隔離領域１１３だけではなく、活性領域の一部にも形成する。トレンチが形成される活性領域（図３Ａの１１２に該当する部分）は、スプリットゲートトランジスタのチャンネル領域１１４に相応し、そのトレンチの長さ（ｌ）は、ソース領域（図２Ｂの１１５）とドレイン領域（図２Ｂの１３５）との間の距離と同じであるか、またはそれより短い。しかし、活性領域に形成される前記トレンチの幅（Ｗ）は、チャンネルの幅と同じであり、ＳＴＩ膜形成のためのトレンチと互いに連結されることが望ましい。それは、後続工程で形成されるソース領域とドレイン領域とを完全に隔離させるためである。トレンチを形成した後には、従来のＳＴＩ工程と同様に、シリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜などを形成するか、またはそれらの複合膜のような絶縁物質を使用してトレンチを埋め込む。その結果、素子隔離用絶縁膜からなる素子隔離領域１１３によって活性領域が限定され、バルクシリコン基板１１０の活性領域には、ディスターバンス防止用絶縁膜１１２が形成される。
【００３３】
図４を参照すれば、ディスターバンス防止用絶縁膜１１２が形成されているバルクシリコン基板１１０上に、シリコンエピタキシャル層１１８及びカップリング絶縁膜１４０を順次に形成する。シリコンエピタキシャル層１１８は、トランジスタのチャンネル領域１１４を形成するためのものであるので、活性領域上にだけ形成され、素子隔離領域１１３上には、形成しないことが望ましい。このために、一般的なシリコンエピタキシャル成長（ＳＥＧ）法を利用してバルクシリコン基板の全面に膜を成長させた後、フォトリソグラフィ工程を使用し、不要な部分は、選択的にエッチングして除去できる。
【００３４】
シリコンエピタキシャル層１１８を形成した後の工程は、従来技術と同じ工程順序で進められる。例えば、カップリング絶縁膜１４０は、シリコン酸化膜から形成することが望ましい。このために、一般的な熱酸化工程を実施し、少なくともシリコンエピタキシャル層１１８の全面に熱酸化膜を成長させることができる。熱酸化膜１４０は、図２Ｂに図示されたスプリットゲートトランジスタのゲート酸化膜の役割を果たす膜より薄く形成することが望ましい。
【００３５】
図５を参照すれば、カップリング絶縁膜１４０上に浮遊ゲート（図２の１２０ａ）形成のための第１ポリシリコン膜１２０を蒸着する。そして、第１ポリシリコン膜１２０の上部に、ハードマスク膜を形成した後でこれをパターニングし、ハードマスク膜パターン１２２を形成する。ハードマスク膜パターン１２２は、ポリシリコン膜とシリコン酸化膜とに対してエッチング選択比の大きい物質、すなわちシリコン窒化膜から形成することが望ましい。ハードマスク膜パターン１２２は、浮遊ゲート１２０ａが形成される領域の第１ポリシリコン膜１２０を露出させる。
【００３６】
図６を参照すれば、浮遊ゲート１２０ａを形成するための工程を実施する。このために、まず前記図５の結果物に対して熱酸化工程を実施する。その結果、ハードマスク膜パターン１２２によって露出された第１ポリシリコン膜１２０が酸化し、その上部に楕円形の酸化膜、すなわちゲート間絶縁膜１２５が生じる。次に、この分野の一般的なシリコン窒化膜の除去工程を使用し、ハードマスク膜パターン１２２を除去する。次に、前記ゲート間絶縁膜１２５をエッチングマスクとして使用し、第１ポリシリコン膜１２０をエッチングする。その結果、ゲート間絶縁膜１２５の下部に浮遊ゲート１２０ａが形成される。
【００３７】
図７を参照すれば、トンネルリング絶縁膜１４５、ソース領域１１５及び制御ゲート１３０を形成するための工程を実施する。まず、トンネルリング絶縁膜１４５は、一般的にシリコン酸化膜から形成するが、トンネルリング絶縁膜１４５は、例えば熱酸化工程を実施して形成したシリコン熱酸化膜と、ＣＶＤ工程を使用して蒸着したＣＶＤ酸化膜との二重膜でありうる。シリコン熱酸化膜とＣＶＤ酸化膜は、この分野の一般的な技術を使用する。
【００３８】
次に、ソース領域１１５が形成される部分を除外した残りの部分をフォトレジストパターンなどでマスクした後、イオン注入工程を実施する。Ｐ型シリコン基板１１０を使用した場合には、イオン注入工程では、ＰまたはＡｓイオンなどを注入できる。イオンをバルクシリコン基板１１０とシリコンエピタキシャル層１１８の所定領域に注入した後には、熱処理をして注入されたイオンを拡散させる。これは、図７に図示されているように、ソース領域１１５の一部を浮遊ゲート１２０ａと重畳させるための工程である。
【００３９】
そして、前記結果物上に第２ポリシリコン膜または金属膜のような導電体膜を形成した後でパターニングし、図示されているように制御ゲート１３０を形成する。
【００４０】
次に、任意的な工程であるが、スペーサ（図２Ｂの１５０参照）の形成工程を実施する。前述のように、スペーサ１５０の形成工程は、フラッシュメモリ素子とロジック素子とが統合されている素子の場合に不回避的に追加される工程である。しかし、デザインルールが今より小さくなり、フラッシュメモリ素子のソース／ドレイン領域の構造もＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造で製作する場合には、スペーサ形成工程が必須な工程にもなりうる。
【００４１】
前記のスペーサ形成工程を実施する前後に、ドレイン領域１３５を形成するためにイオン注入工程を実施する。イオン注入工程では、ソース領域１１５の形成工程と同様に、ＰまたはＡｓイオンを使用でき、ドレイン領域が形成される部分だけ露出させるようにフォトレジストパターンを形成した後、バルクシリコン基板１１０及びシリコンエピタキシャル層１１８にイオンを注入する。
【００４２】
次に、制御ゲート１３０及びスペーサ１５０などをマスクとして使用し、少なくともソース領域１１５とドレイン領域１３５の上部に形成されている絶縁膜を除去すれば、図２Ｂに図示されているようなスプリットゲート型フラッシュメモリ素子が作られる。
【産業上の利用可能性】
【００４３】
本発明のスプリットゲート型フラッシュメモリ素子及びその製造方法は、例えば半導体関連技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４４】
【図１Ａ】従来技術によるスプリットゲート型フラッシュメモリ素子のメモリセルアレイを示す平面図である。
【図１Ｂ】図１ＡのＸＸ’線に沿って切り取った概略的な断面図である。
【図２Ａ】本発明の実施形態によるスプリットゲート型フラッシュメモリ素子のメモリセルアレイを示す平面図である。
【図２Ｂ】図２ＡのＹＹ’線に沿って切り取った概略的な断面図である。
【図３Ａ】一組のメモリセルに対するＳＴＩ膜及びディスターバンス防止用絶縁膜のレイアウトを示す平面図である。
【図３Ｂ】図３ＡのＹＹ’線に沿って切り取った概略的な断面図である。
【図４】図３Ｂの結果物上にスプリットゲート型フラッシュメモリ素子の製造する方法を工程順序によって順次に図示した概略的な断面図である。
【図５】図３Ｂの結果物上にスプリットゲート型フラッシュメモリ素子の製造する方法を工程順序によって順次に図示した概略的な断面図である。
【図６】図３Ｂの結果物上にスプリットゲート型フラッシュメモリ素子の製造する方法を工程順序によって順次に図示した概略的な断面図である。
【図７】図３Ｂの結果物上にスプリットゲート型フラッシュメモリ素子の製造する方法を工程順序によって順次に図示した概略的な断面図である。
【符号の説明】
【００４５】
１１０    バルクシリコン基板
１１１   活性領域
１１２    ディスターバンス防止用絶縁膜
１１３    素子隔離領域
１１４    チャンネル領域
１１５    ソース領域
１１８    シリコンエピタキシャル層
１２０    第１ポリシリコン膜
１２０ａ    浮遊ゲート
１２５    ゲート間絶縁膜
１３０    制御ゲート
１３５    ドレイン領域
１４０    カップリング絶縁膜
１４５ａ    トンネル絶縁膜
１５０    スペーサ
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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