(57)【要約】【課題】高耐圧トランジスタの特性を確保しながら低耐圧トランジスタの微細化ができる半導体装置および製造方法を提供する。【解決手段】第１トランジスタ形成領域が、選択的に残されて第１素子分離絶縁膜２で分離され、第２トランジスタ形成領域が、選択的に酸化されて形成された第２素子分離絶縁膜３で分離され、第１素子分離絶縁膜２で分離された領域に、第１チャネル形成領域、第１ソースドレイン領域（１２，１３，１４）、第１の膜厚の第１ゲート絶縁膜１６および第１ゲート電極１７を有する第１トランジスタＴｒ１が構成され、第２素子分離絶縁膜３で分離された領域に、第２チャネル形成領域、第２ソースドレイン領域（３２，４１）、第１の膜厚より薄い第２の膜厚の第２ゲート絶縁膜（３３，４２）、第２ゲート電極（３４，４３）を有する第２トランジスタ（Ｔｒ３，Ｔｒ４）が構成されている。【選択図】図１
2006135102.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
第１トランジスタ形成領域を素子分離するように、前記半導体基板上に選択的に残されて形成された第１素子分離絶縁膜と、
第２トランジスタ形成領域を素子分離するように、前記半導体基板の表層部が選択的に酸化されて形成された第２素子分離絶縁膜と、
前記第１素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第１チャネル形成領域および第１ソースドレイン領域と、前記第１チャネル形成領域上に形成された第１の膜厚の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有する第１トランジスタと、
前記第２素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第２チャネル形成領域および第２ソースドレイン領域と、前記第２チャネル形成領域上に形成された前記題１の膜厚より薄い第２の膜厚の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する第２トランジスタと
を有する半導体装置。
【請求項２】
前記第１ゲート絶縁膜と前記第２素子分離絶縁膜が実質的に同じ膜厚である
請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタが高耐圧トランジスタであり、前記第２トランジスタが低耐圧トランジスタである
請求項１に記載の半導体装置。
【請求項４】
前記第１ソースドレイン領域に隣接してバックゲート領域が形成されている
請求項１に記載の半導体装置。
【請求項５】
前記第２トランジスタとして、第１導電型トランジスタと第２導電型トランジスタが形成されている
請求項１に記載の半導体装置。
【請求項６】
前記第１素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第３チャネル形成領域および第３ソースドレイン領域と、前記第３チャネル形成領域上に形成された前記題１の膜厚より薄い第３の膜厚の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に形成された第３ゲート電極とを有する第３トランジスタをさらに有する
請求項１に記載の半導体装置。
【請求項７】
前記半導体基板が、基板上に絶縁膜を介して半導体層を有するＳＯＩ（semiconductor on insulator）構造の基板である
請求項１に記載の半導体装置。
【請求項８】
前記ＳＯＩ構造の基板において、前記第１のトランジスタが形成されている前記半導体層の領域が、前記半導体層の表面から前記絶縁膜に達するように形成された絶縁層によって個別に絶縁分離されている
請求項７に記載の半導体装置。
【請求項９】
第１チャネル形成領域を有する半導体基板の第１トランジスタ形成領域を素子分離するように選択的に残して第１素子分離絶縁膜を形成する工程と、
第２チャネル形成領域を有する前記半導体基板の第２トランジスタ形成領域を素子分離するように前記半導体基板の表層部を選択的に酸化して第２素子分離絶縁膜を形成する工程と、
前記第１トランジスタ形成領域において前記半導体基板の表面に第１の膜厚の第１ゲート絶縁膜を形成する工程と、
前記第２トランジスタ形成領域において前記半導体基板の表面に前記第１の膜厚よりも薄い第２の膜厚の第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
前記第１チャネル形成領域に接続する第１ソースドレイン領域を形成し、第２チャネル形成領域に接続する第２ソースドレイン領域を形成する工程と
を有する半導体装置の製造方法。
【請求項１０】
前記第２素子分離絶縁膜を形成する工程と前記第１ゲート絶縁膜を形成する工程とを同時に行う
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１素子分離絶縁膜を形成する工程が、
前記半導体基板上に全面に絶縁膜を形成する工程と、
前記絶縁膜上に前記第１素子分離絶縁膜の形成領域を保護する第１マスク層を形成する工程と、
前記第１マスク層を用いて前記第１素子分離絶縁膜の形成領域に選択的に残すように前記絶縁膜をパターン加工して前記第１素子分離絶縁膜とする工程と
を含む請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第２素子分離絶縁膜を形成する工程が、
前記半導体基板に前記第２素子分離絶縁膜の形成領域を除く領域を保護する第２マスク層を形成する工程と、
前記第２マスク層から露出した前記第２素子分離絶縁膜の形成領域における前記半導体基板の表層部を選択的に酸化して、前記第２素子分離絶縁膜を形成する工程と
を含む請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１ゲート絶縁膜を形成する工程が、
前記半導体基板に前記第１トランジスタ形成領域を除く領域を保護する第２マスク層を形成する工程と、
前記第２マスク層から露出した前記第１トランジスタ形成領域における前記半導体基板の表層部を選択的に酸化して、前記第１ゲート絶縁膜を形成する工程と
を含む請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ゲート絶縁膜の膜厚が異なる少なくとも２種類のトランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ（金属−酸化膜−半導体積層）電界効果トランジスタは、半導体装置に用いられる基本的な素子として広く用いられている。
高耐圧ＩＣ（集積回路）内においては、例えば１０〜２０Ｖあるいはそれ以上の電圧で駆動できる高耐圧ＭＯＳトランジスタ（以降、高耐圧トランジスタとも称する）が用いられる。
【０００３】
図７は従来例に係る高耐圧トランジスタと低耐圧トランジスタを有する半導体装置の断面図である。
例えば、Ｐ型の半導体基板１０１に、高耐圧ＰＭＯＳトランジスタＴｒ１、高耐圧ＮＭＯＳトランジスタＴｒ２、低耐圧ＰＭＯＳトランジスタＴｒ３およびＮＭＯＳトランジスタＴｒ４が形成されている。
半導体基板１０１は、素子分離絶縁膜１０２によって、高耐圧ＰＭＯＳトランジスタＴｒ１、高耐圧ＮＭＯＳトランジスタＴｒ２、低耐圧ＰＭＯＳトランジスタＴｒ３およびＮＭＯＳトランジスタＴｒ４の各領域に分離されている。
【０００４】
高耐圧ＰＭＯＳトランジスタ形成領域において、半導体基板１０１中にＮ型ウェル１１１、Ｐ型ドレイン領域１１２およびＰ+型ドレイン領域１１３が形成されている。
Ｐ型ドレイン領域１１２の端部から所定の距離を離間して、Ｎ型ウェル１１１の表面にＰ+型ソース領域１１４が形成されており、Ｐ型ドレイン領域１１２とＰ+型ソース領域１１４の間がチャネル形成領域となる。
また、Ｐ+型ソース領域１１４のチャネル形成領域とは反対側に隣接して、Ｎ+型バックゲート１１５が形成されている。
チャネル形成領域を被覆してゲート絶縁膜１１６が形成されており、この上層にゲート電極１１７が形成されている。
上記のようにして、高耐圧ＰＭＯＳトランジスタＴｒ１が構成されている。
【０００５】
また、高耐圧ＮＭＯＳトランジスタ形成領域において、半導体基板１０１中にＮ型ドレイン領域１２１およびＮ+型ドレイン領域１２２が形成されている。
Ｎ型ドレイン領域１２１の端部から所定の距離を離間して、半導体基板１０１の表面にＮ+型ソース領域１２３が形成されており、Ｎ型ドレイン領域１２１とＮ+型ソース領域１２３の間がチャネル形成領域となる。
また、Ｎ+型ソース領域１２３のチャネル形成領域とは反対側に隣接して、Ｐ+型バックゲート１２４が形成されている。
チャネル形成領域を被覆してゲート絶縁膜１２５が形成されており、この上層にゲート電極１２６が形成されている。
上記のようにして、高耐圧ＮＭＯＳトランジスタＴｒ２が構成されている。
【０００６】
また、低耐圧ＰＭＯＳトランジスタ形成領域において、半導体基板１０１中にＮ型ウェル１３１が形成されており、その表面に所定の距離離間した一対のＰ+型ソースドレイン領域１３２が形成されて、この間の領域がチャネル形成領域となり、これを被覆してゲート絶縁膜１３３が形成されており、この上層にゲート電極１３４が形成されている。
上記のようにして、低耐圧ＰＭＯＳトランジスタＴｒ３が構成されている。
【０００７】
また、低耐圧ＮＭＯＳトランジスタ形成領域において、半導体基板１０１の表面に所定の距離離間した一対のＮ+型ソースドレイン領域１４１が形成されて、この間の領域がチャネル形成領域となり、これを被覆してゲート絶縁膜１４２が形成されており、この上層にゲート電極１４３が形成されている。
上記のようにして、低耐圧ＮＭＯＳトランジスタＴｒ４が構成されている。
【０００８】
上記の半導体装置の製造方法について図面を参照して説明する。
図面上、半導体基板１上の各領域を、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３、低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）形成領域Ｒ４に区分して説明する。
【０００９】
まず、図８（Ａ）に示すように、半導体基板１０１に、イオン注入などにより、Ｎ型ウェル１１１、Ｐ型ドレイン領域１１２、Ｎ型ドレイン領域１２１、Ｎ型ウェル１３１を形成しておき、さらに全面に、例えば酸化シリコンなどの絶縁膜１０２ａを形成する。
【００１０】
次に、図８（Ｂ）に示すように、絶縁膜１０２ａをパターン加工して、素子分離絶縁膜１０２とする。
【００１１】
次に、図９（Ａ）に示すように、全面に熱酸化処理を行うことで、高耐圧ＰＭＯＳトランジスタ形成領域Ｒ１においてゲート絶縁膜１１６を形成する。このとき、高耐圧ＮＭＯＳトランジスタ形成領域Ｒ２、低耐圧ＰＭＯＳおよびＮＭＯＳトランジスタ形成領域（Ｒ３，Ｒ４）においても半導体基板１０１の表面に絶縁膜１１６ａが形成される。
【００１２】
次に、図９（Ｂ）に示すように、レジスト膜をパターン形成して、高耐圧ＮＭＯＳトランジスタ形成領域Ｒ２、低耐圧ＰＭＯＳおよびＮＭＯＳトランジスタ形成領域（Ｒ３，Ｒ４）の絶縁膜１１６ａを開口し、エッチング処理をして、これらの絶縁膜１１６ａを除去する。
【００１３】
次に、図１０（Ａ）に示すように、全面に熱酸化処理を行うことで、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３および低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）形成領域Ｒ４において、ゲート絶縁膜（１２５，１３３，１４２）を形成する。
【００１４】
次に、図１０（Ｂ）に示すように、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３、低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）形成領域Ｒ４のそれぞれにおいて、ゲート絶縁膜（１１６，１２５，１３３，１４２）の上層に、ゲート電極（１１７，１２６，１３４，１４３）を形成する。
【００１５】
次に、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３、低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）形成領域Ｒ４のそれぞれにおいて、ゲート電極やレジスト膜などをマスクとしてイオン注入を行い、各トランジスタ形成領域のチャネル形成領域に接続するソースドレイン領域を形成する。
以上で、図１に示す構造の半導体装置が得られる。
【００１６】
また、上記の製造方法以外にも、特許文献１に記載の製造方法が知られている。
【特許文献１】特開２００４−２０７４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
解決しようとする問題点は、高耐圧トランジスタの特性を確保するために上記の素子分離絶縁膜の膜厚を確保すると、素子分離絶縁膜の段差が大きくなってしまい、このような素子分離絶縁膜をそのまま低耐圧トランジスタ領域においても用いると、特に素子密度の高いロジックＭＯＳトランジスタなどに対するトランジスタの微細化や高集積化が困難となっているという点である。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、半導体基板と、第１トランジスタ形成領域を素子分離するように、前記半導体基板上に選択的に残されて形成された第１素子分離絶縁膜と、第２トランジスタ形成領域を素子分離するように、前記半導体基板の表層部が選択的に酸化されて形成された第２素子分離絶縁膜と、前記第１素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第１チャネル形成領域および第１ソースドレイン領域と、前記第１チャネル形成領域上に形成された第１の膜厚の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有する第１トランジスタと、前記第２素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第２チャネル形成領域および第２ソースドレイン領域と、前記第２チャネル形成領域上に形成された前記題１の膜厚より薄い第２の膜厚の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する第２トランジスタとを有する。
【００１９】
上記の本発明の半導体装置は、第１トランジスタ形成領域を素子分離するように、半導体基板上に選択的に残されて第１素子分離絶縁膜が形成され、一方、第２トランジスタ形成領域を素子分離するように、半導体基板の表層部が選択的に酸化されて第２素子分離絶縁膜が形成されている。第１素子分離絶縁膜で分離された領域において、半導体基板に形成された第１チャネル形成領域および第１ソースドレイン領域と、第１チャネル形成領域上に形成された第１の膜厚の第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極とを有して第１トランジスタが構成されており、一方、第２素子分離絶縁膜で分離された領域において、半導体基板に形成された第２チャネル形成領域および第２ソースドレイン領域と、第２チャネル形成領域上に形成された題１の膜厚より薄い第２の膜厚の第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極とを有して、第２トランジスタが構成されている。
【００２０】
上記の本発明の半導体装置は、好適には、前記第１ゲート絶縁膜と前記第２素子分離絶縁膜が実質的に同じ膜厚である。
また、好適には、前記第１トランジスタが高耐圧トランジスタであり、前記第２トランジスタが低耐圧トランジスタである。
また、好適には、前記第１ソースドレイン領域に隣接してバックゲート領域が形成されている。
また、好適には、前記第２トランジスタとして、第１導電型トランジスタと第２導電型トランジスタが形成されている。
【００２１】
上記の本発明の半導体装置は、好適には、前記第１素子分離絶縁膜で分離された領域において、前記半導体基板に形成された第３チャネル形成領域および第３ソースドレイン領域と、前記第３チャネル形成領域上に形成された前記題１の膜厚より薄い第３の膜厚の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に形成された第３ゲート電極とを有する第３トランジスタをさらに有する。
また、好適には、前記半導体基板が、基板上に絶縁膜を介して半導体層を有するＳＯＩ（semiconductor on insulator）構造の基板である。またさらに好適には、前記ＳＯＩ構造の基板において、前記第１のトランジスタが形成されている前記半導体層の領域が、前記半導体層の表面から前記絶縁膜に達するように形成された絶縁層によって個別に絶縁分離されている。
【００２２】
また、本発明の半導体装置の製造方法は、第１チャネル形成領域を有する半導体基板の第１トランジスタ形成領域を素子分離するように選択的に残して第１素子分離絶縁膜を形成する工程と、第２チャネル形成領域を有する前記半導体基板の第２トランジスタ形成領域を素子分離するように前記半導体基板の表層部を選択的に酸化して第２素子分離絶縁膜を形成する工程と、前記第１トランジスタ形成領域において前記半導体基板の表面に第１の膜厚の第１ゲート絶縁膜を形成する工程と、前記第２トランジスタ形成領域において前記半導体基板の表面に前記第１の膜厚よりも薄い第２の膜厚の第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、前記第１チャネル形成領域に接続する第１ソースドレイン領域を形成し、第２チャネル形成領域に接続する第２ソースドレイン領域を形成する工程とを有する。
【００２３】
上記の本発明の半導体装置の製造方法は、まず、第１チャネル形成領域を有する半導体基板の第１トランジスタ形成領域を素子分離するように選択的に残して第１素子分離絶縁膜を形成する。
次に、第２チャネル形成領域を有する半導体基板の第２トランジスタ形成領域を素子分離するように半導体基板の表層部を選択的に酸化して第２素子分離絶縁膜を形成する。
次に、第１トランジスタ形成領域において半導体基板の表面に第１の膜厚の第１ゲート絶縁膜を形成する。また、第２トランジスタ形成領域において半導体基板の表面に第１の膜厚よりも薄い第２の膜厚の第２ゲート絶縁膜を形成する。
次に、第１ゲート絶縁膜上に第１ゲート電極を形成し、第２ゲート絶縁膜上に第２ゲート電極を形成し、さらに、第１チャネル形成領域に接続する第１ソースドレイン領域を形成し、第２チャネル形成領域に接続する第２ソースドレイン領域を形成する。
【００２４】
上記の本発明の半導体装置の製造方法は、好適には、前記第２素子分離絶縁膜を形成する工程と前記第１ゲート絶縁膜を形成する工程とを同時に行う。
【００２５】
上記の本発明の半導体装置の製造方法は、好適には、前記第１素子分離絶縁膜を形成する工程が、前記半導体基板上に全面に絶縁膜を形成する工程と、前記絶縁膜上に前記第１素子分離絶縁膜の形成領域を保護する第１マスク層を形成する工程と、前記第１マスク層を用いて前記第１素子分離絶縁膜の形成領域に選択的に残すように前記絶縁膜をパターン加工して前記第１素子分離絶縁膜とする工程とを含む。
【００２６】
上記の本発明の半導体装置の製造方法は、好適には、前記第２素子分離絶縁膜を形成する工程が、前記半導体基板に前記第２素子分離絶縁膜の形成領域を除く領域を保護する第２マスク層を形成する工程と、前記第２マスク層から露出した前記第２素子分離絶縁膜の形成領域における前記半導体基板の表層部を選択的に酸化して、前記第２素子分離絶縁膜を形成する工程とを含む。
また、好適には、前記第１ゲート絶縁膜を形成する工程が、前記半導体基板に前記第１トランジスタ形成領域を除く領域を保護する第２マスク層を形成する工程と、前記第２マスク層から露出した前記第１トランジスタ形成領域における前記半導体基板の表層部を選択的に酸化して、前記第１ゲート絶縁膜を形成する工程とを含む。
【発明の効果】
【００２７】
本発明の半導体装置は、第１トランジスタが第１トランジスタ形成領域を素子分離するように選択的に残して形成された第１素子分離絶縁膜で分離されているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、第２トランジスタが半導体基板を選択的に酸化して形成された第２素子分離絶縁膜で分離されているので、素子の微細化や高集積化を容易に実現できる。
【００２８】
本発明の半導体装置の製造方法は、第１トランジスタ形成領域において半導体基板に選択的に残して第１素子分離絶縁膜を形成しているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、第２トランジスタ形成領域において半導体基板を選択的に酸化して第２素子分離絶縁膜を形成しているので、素子の微細化や高集積化を容易に実現できる。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００３０】
第１実施形態
図１は本実施形態に係る半導体装置の断面図である。
例えば、Ｐ型の半導体基板１に、高耐圧ＰＭＯＳトランジスタＴｒ１、高耐圧ＮＭＯＳトランジスタＴｒ２、低耐圧ＰＭＯＳトランジスタＴｒ３およびＮＭＯＳトランジスタＴｒ４が形成されている。
【００３１】
半導体基板１の第１素子分離絶縁膜２で素子分離された高耐圧ＰＭＯＳトランジスタ形成領域において、半導体基板１中にＮ型ウェル１１が形成されており、Ｎ型ウェル１１に内包されるようにしてＮ型ウェル１１の表面にＰ型ドレイン領域１２が形成され、さらにＰ型ドレイン領域１２に内包されるようにしてＰ型ドレイン領域１２の表面にＰ+型ドレイン領域１３が形成されている。
一方、Ｐ型ドレイン領域１２の端部から所定の距離を離間して、Ｎ型ウェル１１に内包されるようにしてＮ型ウェル１１の表面にＰ+型ソース領域１４（これらのＰ型ドレイン領域１２、Ｐ+型ドレイン領域１３およびＰ+型ソース領域１４が、第１ソースドレイン領域に相当）が形成されており、Ｐ型ドレイン領域１２とＰ+型ソース領域１４の間がチャネル形成領域となる。
また、Ｐ+型ソース領域１４のチャネル形成領域とは反対側に隣接して、Ｎ+型バックゲート１５が形成されている。
少なくとも上記のＰ型ドレイン領域１２とＰ+型ソース領域１４の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚４００ｎｍのゲート絶縁膜（第１ゲート絶縁膜）１６が形成されており、この上層に例えばポリシリコンからなるゲート電極（第１ゲート電極）１７が形成されている。
上記のようにして、高耐圧ＰＭＯＳトランジスタ（第１トランジスタ）Ｔｒ１が構成されている。
【００３２】
また、半導体基板１の第１素子分離絶縁膜２で素子分離された高耐圧ＮＭＯＳトランジスタ形成領域において、半導体基板１中にＮ型ドレイン領域２１が形成され、さらにＮ型ドレイン領域２１に内包されるようにしてＮ型ドレイン領域２１の表面にＮ+型ドレイン領域２２が形成されている。
一方、Ｎ型ドレイン領域２１の端部から所定の距離を離間して、半導体基板１の表面にＮ+型ソース領域２３が形成されており、Ｎ型ドレイン領域２１とＮ+型ソース領域２３の間がチャネル形成領域となる。
また、Ｎ+型ソース領域２３のチャネル形成領域とは反対側に隣接して、Ｐ+型バックゲート２４が形成されている。
少なくとも上記のＮ型ドレイン領域２１とＮ+型ソース領域２３の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚１４ｎｍのゲート絶縁膜２５が形成されており、この上層に例えばポリシリコンからなるゲート電極２６が形成されている。
上記のようにして、高耐圧ＮＭＯＳトランジスタＴｒ２が構成されている。
【００３３】
また、半導体基板１の第２素子分離絶縁膜３で素子分離された低耐圧ＰＭＯＳトランジスタ形成領域において、半導体基板１中にＮ型ウェル３１が形成されており、Ｎ型ウェル３１に内包されるようにしてＮ型ウェル３１の表面に所定の距離離間した一対のＰ+型ソースドレイン領域（第２ソースドレイン領域）３２が形成されている。一対のＰ+型ソースドレイン領域３２の間がチャネル形成領域となる。
少なくとも一対のＰ+型ソースドレイン領域３２の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚１４ｎｍのゲート絶縁膜（第２ゲート絶縁膜）３３が形成されており、この上層に例えばポリシリコンからなるゲート電極（第２ゲート電極）３４が形成されている。
上記のようにして、低耐圧ＰＭＯＳトランジスタ（第２トランジスタ）Ｔｒ３が構成されている。
【００３４】
また、半導体基板１の第２素子分離絶縁膜３で素子分離された低耐圧ＮＭＯＳトランジスタ形成領域において、半導体基板１の表面に所定の距離離間した一対のＮ+型ソースドレイン領域４１が形成されている。一対のＮ+型ソースドレイン領域（第２ソースドレイン領域）４１の間がチャネル形成領域となる。
少なくとも一対のＮ+型ソースドレイン領域４１の間のチャネル形成領域を被覆して、例えば酸化シリコンからなる膜厚１４ｎｍのゲート絶縁膜（第２ゲート絶縁膜）４２が形成されており、この上層に例えばポリシリコンからなるゲート電極（第２ゲート電極）４３が形成されている。
上記のようにして、低耐圧ＮＭＯＳトランジスタ（第２トランジスタ）Ｔｒ４が構成されている。
【００３５】
上記の半導体装置において、第１素子分離絶縁膜２は、高耐圧ＰＭＯＳトランジスタおよび高耐圧ＮＭＯＳトランジスタの形成領域を素子分離するように、半導体基板１上に選択的に残されて形成された素子分離絶縁膜である。例えば６００ｎｍ程度の膜厚であり、ＬＯＣＯＳ素子分離絶縁膜のように製造プロセスにおいてドレイン領域を侵食することがないため、ＯＮ抵抗の低い高性能な高耐圧トランジスタを実現できる。この第１素子分離絶縁膜２は、半導体基板１上に堆積された絶縁層を所定のパターンにエッチングして形成される。
【００３６】
一方、第２素子分離絶縁膜３は、低耐圧ＰＭＯＳトランジスタおよび低耐圧ＮＭＯＳトランジスタの形成領域を素子分離するように、半導体基板１の表層部が選択的に酸化されて形成された素子分離絶縁膜であり、いわゆるＬＯＣＯＳ素子分離絶縁膜である。例えば４００ｎｍ程度の膜厚であり、ロジックＭＯＳトランジスタなどの低耐圧トランジスタを素子分離する絶縁膜として用いると、素子の微細化や高集積化を進めることができる。
【００３７】
上記の本実施形態に係る半導体装置は、高耐圧ＰＭＯＳトランジスタ（第１トランジスタ）が高耐圧ＰＭＯＳトランジスタの形成領域を素子分離するように選択的に残して形成された第１素子分離絶縁膜で分離されているので、高耐圧トランジスタの良好な特性を確保することができ、一方、低耐圧ＰＭＯＳおよびＮＭＯＳトランジスタ（第２トランジスタ）が半導体基板を選択的に酸化して形成された第２素子分離絶縁膜（ＬＯＳＯＣ素子分離絶縁膜）で分離されているので、素子の微細化や高集積化を容易に実現できる。
【００３８】
上記の本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
図面上、半導体基板１上の各領域を、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３、低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）形成領域Ｒ４に区分して説明する。
【００３９】
半導体基板１には、イオン注入などにより、予め、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１にＮ型ウェル１１およびＰ型ドレイン領域１２が形成され、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２にＮ型ドレイン領域２１が形成され、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３にＮ型ウェル３１が形成されている。各トランジスタ形成領域は、それぞれのチャネル形成領域を有している。
まず、図２（Ａ）に示すように、上記の半導体基板１上に、全面に、例えば酸化シリコンなどの絶縁膜２ａを６００ｎｍの膜厚で形成する。
【００４０】
次に、図２（Ｂ）に示すように、絶縁膜２ａ上に、第１素子分離絶縁膜の形成領域を保護する不図示の第１マスク層を形成し、得られた第１マスク層を用いて第１素子分離絶縁膜の形成領域に選択的に残すように絶縁膜２ａをパターン加工して、第１素子分離絶縁膜２とする。
第１素子分離絶縁膜２は、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１と高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２における素子分離絶縁膜として用いられる。
【００４１】
次に、図３（Ａ）に示すように、例えば窒化シリコンを成膜してパターン加工することにより、半導体基板１の低耐圧ＰＭＯＳトランジスタ形成領域Ｒ３および低耐圧ＮＭＯＳトランジスタの形成領域Ｒ４において、素子分離絶縁膜の形成領域を開口する第２マスク層４を形成する。
第２マスク層４は、高耐圧ＰＭＯＳトランジスタ形成領域Ｒ１においては、チャネル形成領域が開口するパターンで形成する。
【００４２】
次に、図３（Ｂ）に示すように、第２マスク層４をマスクとして熱酸化処理を行うことで、半導体基板１の低耐圧ＰＭＯＳトランジスタ形成領域Ｒ３および低耐圧ＮＭＯＳトランジスタの形成領域Ｒ４において、第２マスク層４の開口部分における半導体基板１の表面が選択的に酸化して、第２素子分離絶縁膜４を形成する。例えば９００℃で３００分程度の熱酸化処理を行うことで、４００ｎｍ程度の膜厚の素子分離絶縁膜が得られる。
一方で、高耐圧ＰＭＯＳトランジスタ形成領域Ｒ１においては、チャネル形成領域における半導体基板１の表面が選択的に酸化されて、第２素子分離絶縁膜の形成と同時に、第２素子分離絶縁膜の膜厚と実質的に同じである４００ｎｍ程度の膜厚のゲート絶縁膜１６が形成される。
【００４３】
次に、図４（Ａ）に示すように、エッチング処理により第２マスク層４を選択的に除去する。
【００４４】
次に、図４（Ｂ）に示すように、全面に熱酸化処理を行うことで、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３および低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）形成領域Ｒ４のそれぞれのチャネル形成領域における半導体基板１の表面に、ゲート絶縁膜（２５，３３，４２）を同時に形成する。例えば、８５０℃で７分程度の熱酸化処理を行うことで、１４ｎｍ程度の膜厚のゲート絶縁膜（２５，３３，４２）が形成される。
このように、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）および低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）の用のゲート絶縁膜（２５，３３，４２）は、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）のゲート絶縁膜より薄く形成する。
一方で、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１においても、チャネル形成領域ではなく、ドレイン領域における半導体基板の表面が上記と同様の絶縁膜で被覆される。
【００４５】
次に、図５（Ａ）に示すように、例えばＣＶＤ（化学気相成長）法などにより全面にポリシリコンを堆積させ、レジスト膜をパターン形成してエッチング加工することで、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３、低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）形成領域Ｒ４のそれぞれにおいて、ゲート絶縁膜（１６，２５，３３，４２）の上層に、ゲート電極（１７，２６，３４，４３）を形成する。
【００４６】
次に、高耐圧ＰＭＯＳトランジスタ（Ｔｒ１）形成領域Ｒ１、高耐圧ＮＭＯＳトランジスタ（Ｔｒ２）形成領域Ｒ２、低耐圧ＰＭＯＳトランジスタ（Ｔｒ３）形成領域Ｒ３、低耐圧ＮＭＯＳトランジスタ（Ｔｒ４）形成領域Ｒ４のそれぞれにおいて、ゲート電極やレジスト膜などをマスクとしてイオン注入を行い、各トランジスタ形成領域のチャネル形成領域に接続するソースドレイン領域を形成する。
【００４７】
例えば、図５（Ｂ）に示すように、Ｐ型不純物注入領域を開口するパターンのレジスト膜ＰＲをパターン形成し、Ｐ型不純物をイオン注入して、Ｐ+型ドレイン領域１３，Ｐ+型ソース領域１４，Ｐ+型バックゲート２４，Ｐ+型ソースドレイン領域３２を形成する。
次に、Ｎ型不純物注入領域を開口するパターンのレジスト膜をパターン形成し、Ｎ型不純物をイオン注入して、Ｎ+型バックゲート１５，Ｎ+型ドレイン領域２２，Ｎ+型ソース領域２３，Ｎ+型ソースドレイン領域４１を形成する。
以上で、図１に示す構造の半導体装置が得られる。
【００４８】
上記の本実施形態の半導体装置の製造方法によれば、高耐圧ＰＭＯＳトランジスタ（第１トランジスタ）の形成領域において半導体基板に選択的に残して第１素子分離絶縁膜を形成しているので、高耐圧トランジスタなどの良好な特性を確保することができ、一方、低耐圧ＰＭＯＳおよびＮＭＯＳトランジスタ（第２トランジスタ）の形成領域において半導体基板を選択的に酸化して第２素子分離絶縁膜（ＬＯＣＯＳ素子分離絶縁膜）を形成しているので、素子の微細化や高集積化を容易に実現できる。
【００４９】
また、上記のように高耐圧ＰＭＯＳトランジスタのゲート絶縁膜１６と第２素子分離絶縁膜３の形成を同時に行うことにより、熱工程の短縮、さらには製造工程の短縮を実現することができる。
さらに、熱工程を短縮することにより、過度に熱工程を行うことが好ましくない素子の特性を高く維持することができる。
【００５０】
例えば、従来方法では、低耐圧ＰＭＯＳおよびＮＭＯＳトランジスタは２μｍ程度のゲート長が限界であったが、本実施形態を適用すると、製造工程をほとんど変えることなく、０．６μｍ程度のゲート長まで微細化でき、例えばロジックＣＭＯＳトランジスタの高集積化に大きな効果をもたらす。
【００５１】
第２実施形態
図６は本実施形態に係る半導体装置の断面図である。
第１実施形態と同様の構成であるが、半導体基板１として、基板１ａ上に酸化シリコンなどの絶縁膜１ｂを介してＰ型シリコン半導体層１ｃが積層したＳＯＩ（semiconductor on insulator）構造の基板となっており、Ｐ型シリコン半導体層１ｃに、第１実施形態と同様に、高耐圧ＰＭＯＳトランジスタＴｒ１、高耐圧ＮＭＯＳトランジスタＴｒ２、低耐圧ＰＭＯＳトランジスタＴｒ３およびＮＭＯＳトランジスタＴｒ４が形成されている。
上記以外の構成は実質的に第１実施形態と同様である。
【００５２】
本実施形態の半導体装置においても、第１実施形態と同様に、高耐圧ＰＭＯＳトランジスタ（第１トランジスタ）が、高耐圧ＰＭＯＳトランジスタの形成領域を素子分離するように選択的に残して形成された第１素子分離絶縁膜で分離されているので、高耐圧トランジスタの良好な特性を確保することができ、一方、低耐圧ＰＭＯＳおよびＮＭＯＳトランジスタ（第２トランジスタ）が半導体基板を選択的に酸化して形成された第２素子分離絶縁膜（ＬＯＳＯＣ素子分離絶縁膜）で分離されているので、素子の微細化や高集積化を容易に実現できる。
本実施形態においては、高耐圧ＰＭＯＳトランジスタＴｒ１と高耐圧ＮＭＯＳトランジスタＴｒ２についてそれぞれ区分けをしておらず、同一の半導体層１ｃ内に形成しているが、半導体層１ｃの表面から絶縁膜１ｂに達する絶縁層を形成して各高耐圧トランジスタを囲い込み、高耐圧ＰＭＯＳトランジスタＴｒ１と高耐圧ＮＭＯＳトランジスタＴｒ２をそれぞれ個別に分離した構成としてもよい。この場合、各高耐圧トランジスタは、絶縁層で区分けされた各半導体層に個別に形成される。
【００５３】
本実施形態のようなＳＯＩ基板においては、低耐圧ＰＭＯＳおよびＮＭＯＳトランジスタに過度の熱処理を印加するとコンタミネーションが蓄積して特性が低下してしまうという問題が生じる場合があるが、本実施形態においては、熱工程を短縮することができるので過度の熱処理を回避でき、上記の問題を抑制することができる。これは、特に、高耐圧トランジスタが個別に分離して形成される場合に有効である。
【００５４】
本発明は上記の説明に限定されない。
例えば、上記の実施形態においては、高耐圧トランジスタと低耐圧トランジスタという耐圧の異なる２種類のトランジスタを有する半導体装置について説明しているが、これに限らず、ゲート絶縁膜の膜厚が異なる２種類のトランジスタを有する半導体装置について、本発明を適用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５５】
本発明の半導体装置は、ゲート絶縁膜の膜厚が異なる２種類のトランジスタを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ゲート絶縁膜の膜厚が異なる２種類のトランジスタを有する半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００５６】
【図１】図１は本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２（Ａ）および図２（Ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】図３（Ａ）および図３（Ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】図４（Ａ）および図４（Ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】図５（Ａ）および図５（Ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６は本発明の第２実施形態に係る半導体装置の断面図である。
【図７】図７は従来例に係る半導体装置の断面図である。
【図８】図８（Ａ）および図８（Ｂ）は従来例に係る半導体装置の製造工程を示す断面図である。
【図９】図９（Ａ）および図９（Ｂ）は従来例に係る半導体装置の製造工程を示す断面図である。
【図１０】図１０（Ａ）および図１０（Ｂ）は従来例に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５７】
１…半導体基板、１ａ…基板、１ｂ…絶縁膜、１ｃ…半導体層、２…第１素子分離絶縁膜、２ａ…絶縁膜、３…第２素子分離絶縁膜、４…第２マスク層、１１…Ｎ型ウェル、１２…Ｐ型ドレイン領域、１３…Ｐ+型ドレイン領域、１４…Ｐ+型ソース領域、１５…Ｎ+型バックゲート、１６…ゲート絶縁膜、１７…ゲート電極、２１…Ｎ型ドレイン領域、２２…Ｎ+型ドレイン領域、２３…Ｎ+型ソース領域、２４…Ｐ+型バックゲート、２５…ゲート絶縁膜、２６…ゲート電極、３１…Ｎ型ウェル、３２…Ｐ+型ソースドレイン領域、３３…ゲート絶縁膜、３４…ゲート電極、４１…Ｎ+型ソースドレイン領域、４２…ゲート絶縁膜、４３…ゲート電極、Ｒ１…高耐圧ＰＭＯＳトランジスタ形成領域、Ｒ２…高耐圧ＮＭＯＳトランジスタ形成領域、Ｒ３…低耐圧ＰＭＯＳトランジスタ形成領域、Ｒ４…低耐圧ＮＭＯＳトランジスタ形成領域、Ｔｒ１…高耐圧ＰＭＯＳトランジスタ、Ｔｒ２…高耐圧ＮＭＯＳトランジスタ、Ｔｒ３…低耐圧ＰＭＯＳトランジスタ、Ｔｒ４…低耐圧ＮＭＯＳトランジスタ
【図１】
2006135102.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006135102.tif 000010
【図９】
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【図１０】
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