(57)【要約】【課題】  多電源サージ保護のために各電源端子間及び各接地端子間に挿入している保護素子により、通常動作時に一方の電源変動によって他方の電源系に変動を与えない保護回路を提供することを目的とする。【解決手段】  多電源サージ保護のために各電源端子間及び各接地端子間に挿入しているＭＯＳトランジスタ９Ａ，９Ｂ，１０Ａ，１０Ｂに電源変動の周波数成分をカットする特性を持ったフィルタを構成する抵抗１１Ａと容量１３Ａ，抵抗１１Ｂと容量１３Ｂ，抵抗１２Ａと容量１４Ａ，抵抗１２Ｂと容量１４Ｂを接続することにより、ＭＯＳトランジスタのスイッチングレベルを越えにくく、通常動作時に双方の電源変動がお互いに影響し合わないようにすることができる。また、サージが印加された場合はＭＯＳトランジスタが動作し、低いインピーダンスでサージを逃がすことで、回路を保護することができる。【選択図】  図１
2006114711.tif 000002
【特許請求の範囲】
【請求項１】
外部から電源電力を受け取るための独立した電源端子及び接地端子の対と、前記電源端子と接地端子との間に設けられた複数の回路ブロックに対し、回路ブロック間の電源端子どうしの間及び接地端子どうしの間に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記電圧端子どうしの間または接地端子どうしの間を低インピーダンスで接続する電源間保護素子及び接地間保護素子を設けた保護回路において、
前記電源間保護素子及び接地間保護素子の入力と一方の出力間に接続された抵抗と、前記電源間保護素子及び接地間保護素子の入力と他方の出力間容量とでフィルタを形成し、前記電源間保護素子及び接地間保護素子が過渡的な電圧変動に応答しないように構成した
保護回路。
【請求項２】
前記回路の内少なくとも１つ以上は外部と信号をやり取りするための外部端子を有し、前記外部との信号授受のための外部端子を有する回路は、前記信号授受のための外部端子と電源端子との間又は接地端子との間の少なくとも一方に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記外部端子と電源端子との間または接地端子との間を低インピーダンスで接続する入出力保護素子を備えた
請求項１に記載の保護回路。
【請求項３】
前記電源間保護素子及び接地間保護素子の少なくとも１つ以上の入力と前記他方の出力間に容量を接続した
請求項１または請求項２に記載の保護回路。
【請求項４】
前記電源間保護素子及び接地間保護素子の少なくとも１つ以上の間に接続された前記容量と直列に電源が印加されている際にオンするスイッチを挿入した
請求項１〜請求項３の何れかに記載の保護回路。
【請求項５】
前記電源間保護素子及び接地間保護素子の入力と前記一方の出力間にダイオードを接続した
請求項１〜請求項３の何れかに記載の保護回路。
【請求項６】
前記電源間保護素子の入力と接地間保護素子の入力間に容量を接続した
請求項１または請求項２に記載の保護回路。
【請求項７】
請求項１〜請求項６の何れかの保護回路を有する半導体集積回路。
【請求項８】
外部から電源電力を受け取るための独立した電源端子及び接地端子の対と、前記電源端子と接地端子との間に設けられた複数の回路ブロックに対し、回路ブロック間の電源端子どうしの間及び接地端子どうしの間に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記電圧端子どうしの間または接地端子どうしの間を低インピーダンスで接続する電源間保護素子及び接地間保護素子を設けた保護回路を有する半導体集積回路であって、
前記複数の回路ブロックのうちの少なくとも１組は、互いの回路の電源電圧が異なっている
請求項７に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路及びこれを搭載した半導体集積回路に関し、特にそれぞれ異なる独立の電源供給路を持つ複数の回路の組み合せで、静電気のような外来の異常高電圧から保護すると共に、過渡的な回路電流変化に伴う相互の影響を受けないようにする保護回路と、そのような保護回路を搭載した半導体集積回路に関する。
【背景技術】
【０００２】
複数の独立した電源を有する半導体集積回路や、複数の独立した電源を有し基板上に個別部品で構成されるシステムにおいては、それぞれ独立している複数回路の組み合せで電源端子または接地端子の間に双方向ダイオードを設けて、低いインピーダンスで外来の異常高電圧から保護するように保護回路が構成されている（例えば、特許文献１参照）。
【０００３】
また、電源端子間どうしまたは接地端子間どうしの組み合せで、少ない数の保護素子で、外来の異常高電圧から確実に保護しているものもある（例えば、特許文献２参照）。
従来の保護回路は図９に示すように構成されている。
【０００４】
回路ブロックＡ，Ｂは、それぞれ毎に独立して外部から電源電力を受け取るために、外部電源端子１ＡとＧＮＤ端子２Ａの組と、外部電源端子１ＢとＧＮＤ端子２Ｂの組を１組ずつ備えている。また外部と信号のやり取りするために、入出力端子３Ａと３Ｂを備えている。回路ブロックＡと回路ブロックＢは、ノード１７ＡＢにて繋がっている。
【０００５】
回路ブロックＡ内の回路素子に外部からの異常高電圧が加わるのを防ぐ保護回路は、外部電源端子１Ａと入出力端子３Ａの間に接続された入出力保護素子７Ａと、ＧＮＤ端子２Ａと入出力端子３Ａの間に接続された入出力保護素子８Ａと、外部電源端子１ＡとＧＮＤ端子２Ａとの間に接続された電源・ＧＮＤ間保護素子６Ａとで構成されている。４Ａは外部電源端子１Ａから回路ブロックＡまでの配線抵抗、５ＡはＧＮＤ端子２Ａから回路ブロックＡまでの配線抵抗である。
【０００６】
回路ブロックＢ内の回路素子に外部からの異常高電圧が加わるのを防ぐ保護回路は、入出力保護素子７Ｂ，８Ｂと電源・ＧＮＤ間保護素子６Ｂとで構成されている。４Ｂは外部電源端子１Ｂから回路ブロックＢまでは配線抵抗、５ＢはＧＮＤ端子２Ｂから回路ブロックＢまでは配線抵抗である。
【０００７】
しかしながら、回路ブロック毎に電源電力の供給路が独立していることが原因で、或る回路の外部端子とこれとは別の回路の外部端子との間に異常高電圧が加わった場合には、保護機能が作用されず、回路が破壊されることがある。
【０００８】
このような回路の破壊は、回路間の電源線どうしの間及びＧＮＤ線どうしの間に保護素子を挿入することによって防ぐことができ、回路ブロックＡの電源ノード１５Ａと回路ブロックＢの電源ノード１５Ｂとの間に電源間保護素子ＰｃｈＭＯＳトランジスタ９Ａ，９Ｂを備え、回路ブロックＡのＧＮＤノード１６Ａと回路ブロックＢのＧＮＤノード１６Ｂとの間に接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ａ，１０Ｂを備えている。トランジスタ９Ａ，９Ｂ，１０Ａ，１０Ｂは、ゲートと自己のドレインをショートしてダイオード接続されたＭＯＳトランジスタを形成している。このように、多電源のサージ保護のために、各電源間に双方向ＭＯＳトランジスタをダイオードとして直接に挿入している。
【０００９】
この構成の場合、一方の電源端子にサージのような異常高電圧が印加された時に、前記双方向ＭＯＳトランジスタダイオードが動作して低インピーダンスで接続され、もう一方の電源端子にサージを逃がすことで回路を保護することができる。接地端子においても同様の動作を行い、回路を保護できる。
【特許文献１】特公平６−９３４９７号公報（第２図）
【特許文献２】特開２００１−２９８１５７号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
通常動作時に回路ブロックＡの動作電流が過渡的に変動したときの状態を、図１０を用いて説明する。
回路ブロックＡが動作した時には、外部電源端子１ＡからＧＮＤ端子２Ａに対して電流ＩＧ１Ａが図１０（ａ）に示すように流れるので、ＧＮＤノード１６Ａの電位は配線抵抗５Ａの影響で、図１０（ｂ）に示すように“５Ａ・ＩＧ１Ａ”となる。
【００１１】
同様に、回路ブロックＢが動作した時には、外部電源端子１ＢからＧＮＤ端子２Ｂに対して電流ＩＧ１Ｂが流れるので、ＧＮＤノード１６Ｂの電位は配線抵抗５Ｂの影響で“５Ｂ・ＩＧ１Ｂ”となる。
【００１２】
回路ブロックＡに流れる電流ＩＧ１Ａが安定していて、ＭＯＳトランジスタ１０Ｂのしきい値電圧Ｖｔｎを越えなければ、このＭＯＳトランジスタはオフしているので、回路ブロックＢの側のＧＮＤノード１６Ｂの電位は“５Ｂ・ＩＧ１Ｂ”だけで決まる。
【００１３】
しかし、図１０（ｂ）に示すように、回路ブロックＡの電流ＩＧ１Ａが過渡的に大きな電流が流れた場合、ＭＯＳトランジスタ１０Ｂのしきい値電圧Ｖｔｎを越えた時にＭＯＳトランジスタ１０Ｂはオンし、ＧＮＤノード１６ＡとＧＮＤノード１６Ｂを低インピーダンスで接続する。これにより、ＧＮＤノード１６ＢはＧＮＤノード１６Ａの電圧変動の影響を受け、回路ブロックＢは回路ブロックＡの過渡的な変動の影響を受ける可能性がある。電源端子においても同様の影響を受ける可能性があり、回路ブロックＢの電気特性も影響を与える可能性がある。
【００１４】
特に、近年のシステムＬＳＩではアナログ回路とディジタル回路が１チップに集積されるため、通常動作時にディジタル回路の過渡電流によって電源変動が発生した場合、この電源変動が電源端子または接地端子の間のＭＯＳトランジスタのスイッチングレベルを越えた場合は、アナログ回路とディジタル回路の電源端子または接地端子がそれぞれ低インピーダンスで接続され、アナログ回路の電源電位が低下したり、アナログ回路のＧＮＤ電位が浮き上がったりするなどの電源変動を与え、アナログ回路特性に影響を与えてしまうという課題がある。この課題は、アナログ回路とディジタル回路の組み合せだけではなく、例えば出力バッファのような動作電流の大きい回路とアナログ回路でも同様であり、出力バッファがスイッチ動作をするときなどにも、小信号系を扱うアナログ回路には影響を与えてしまうという課題がある。
【００１５】
また、ＭＯＳトランジスタのゲート・ソース間容量の影響もあり、もう一方の電源系に電源変動を与え、回路特性に影響を与えてしまう課題がある。
本発明は、多電源サージ保護のために各電源端子間及び各接地端子間に挿入している保護素子により、通常動作時に一方の電源変動によって他方の電源系に変動を与えない保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記の課題を解決するために、本発明の保護回路では、サージ保護のために各電源端子間及び各接地端子間に挿入しているＭＯＳトランジスタに電源変動の周波数成分をカットする特性を持ったフィルタを挿入することにより、ＭＯＳトランジスタのスイッチングレベルを越えにくく、通常動作時に双方の電源変動がお互いに影響し合わないようにすることを特徴とする。
【００１７】
本発明の請求項１記載の保護回路は、外部から電源電力を受け取るための独立した電源端子及び接地端子の対と、前記電源端子と接地端子との間に設けられた複数の回路ブロックに対し、回路ブロック間の電源端子どうしの間及び接地端子どうしの間に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記電圧端子どうしの間または接地端子どうしの間を低インピーダンスで接続する電源間保護素子及び接地間保護素子を設けた保護回路において、前記電源間保護素子及び接地間保護素子の入力と一方の出力間に接続された抵抗と、前記電源間保護素子及び接地間保護素子の入力と他方の出力間容量とでフィルタを形成し、前記電源間保護素子及び接地間保護素子が過渡的な電圧変動に応答しないように構成したことを特徴とする。
【００１８】
本発明の請求項２記載の保護回路は、請求項１において、前記回路の内少なくとも１つ以上は外部と信号をやり取りするための外部端子を有し、前記外部との信号授受のための外部端子を有する回路は、前記信号授受のための外部端子と電源端子との間又は接地端子との間の少なくとも一方に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記外部端子と電源端子との間または接地端子との間を低インピーダンスで接続する入出力保護素子を備えたことを特徴とする。
【００１９】
本発明の請求項３に記載の保護回路は、請求項１または請求項２において、前記電源間保護素子及び接地間保護素子の少なくとも１つ以上の入力と前記他方の出力間に容量を接続したことを特徴とする。
【００２０】
本発明の請求項４記載の保護回路は、請求項１〜請求項３の何れかにおいて、前記電源間保護素子及び接地間保護素子の少なくとも１つ以上の間に接続された前記容量と直列に電源が印加されている際にオンするスイッチを挿入したことを特徴とする。
【００２１】
本発明の請求項５記載の保護回路は、請求項１〜請求項３の何れかにおいて、前記電源間保護素子及び接地間保護素子の入力と前記一方の出力間にダイオードを接続したことを特徴とする。
【００２２】
本発明の請求項６記載の保護回路は、請求項１または請求項２において、前記電源間保護素子の入力と接地間保護素子の入力間に容量を接続したことを特徴とする。
本発明の請求項７記載の半導体集積回路は、請求項１〜請求項６の何れかに記載の保護回路を有することを特徴とする。
【００２３】
本発明の請求項８記載の半導体集積回路は、請求項７において、外部から電源電力を受け取るための独立した電源端子及び接地端子の対と、前記電源端子と接地端子との間に設けられた複数の回路ブロックに対し、回路ブロック間の電源端子どうしの間及び接地端子どうしの間に、所定の値以上の電圧が加わったときインピーダンスが低下して、前記電圧端子どうしの間または接地端子どうしの間を低インピーダンスで接続する電源間保護素子及び接地間保護素子を設けた保護回路を有する半導体集積回路であって、前記複数の回路ブロックのうちの少なくとも１組は、互いの回路の電源電圧が異なっていることを特徴とする。
【発明の効果】
【００２４】
この構成によると、通常動作時に一方の電源変動が発生した場合、この電源変動が電源端子または接地端子の間の保護素子のスイッチングレベルを越えにくくなり、もう一方の電源系に電源変動および回路特性に影響を与えなくすることができる。また、サージが印加された場合は保護素子が動作し、低いインピーダンスでサージを逃がすことで、回路を保護することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の各実施の形態を図１〜図８に基づいて説明する。
なお、従来例を示す図９と同様の作用を成すものには同一の符号を付けて説明する。
（第１の実施形態）
図１と図２は本発明の（第１の実施形態）に係る保護回路を有する半導体集積回路を示す。
【００２６】
図１に示す（第１の実施形態）の保護回路と図９とを比較すると、図９では保護素子であるトランジスタ９Ａ，９Ｂ，１０Ａ，１０Ｂは、ゲートと自己のドレインをショートしてＭＯＳトランジスタダイオードを形成していたが、図１のＰｃｈＭＯＳトランジスタ９Ａは、ゲート・ドレイン間に抵抗１１Ａを接続し、ゲート・ソース間に容量１３Ａが接続されている。ＰｃｈＭＯＳトランジスタ９Ｂは、ゲート・ドレイン間に抵抗１１Ｂを接続し、ゲート・ソース間に容量１３Ｂが接続されている。接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ａは、ゲート・ドレイン間に抵抗１２Ａを接続し、ゲート・ソース間に容量１４Ａが接続されている。接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ｂは、ゲート・ドレイン間に抵抗１２Ｂを接続し、ゲート・ソース間に容量１４Ｂが接続されている。その他は図９と同じである。
【００２７】
つまり、図１に示す保護回路は、電源間保護素子及び接地間保護素子であるＭＯＳトランジスタのゲート・ドレイン間の抵抗とゲート・ソース間の容量でフィルタを形成している。
【００２８】
抵抗１２Ｂと容量１４Ｂで構成されるローパスフィルタの作用を、接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ｂを例に挙げて説明する。
図２は、通常動作時に回路ブロックＡの動作電流が過渡的に変動したときの状態を示す。
【００２９】
回路ブロックＡが動作した時の過渡電流ＩＧ１Ａが外部電源端子１ＡからＧＮＤ端子２Ａに対して流れる。この時、ＧＮＤ端子２Ａから回路ブロックＡまでの配線抵抗５Ａの影響で、ＧＮＤノード１６Ａの電位は“５Ａ・ＩＧ１Ａ”となる。この時、ＮｃｈＭＯＳトランジスタ１０Ｂのゲートノード１０ＢＧは、抵抗１２Ｂと容量１４Ｂで構成されるローパスフィルタによって、ＧＮＤノード１６Ａに比べると過渡的な電位変動が減衰される。
【００３０】
これにより、ＮｃｈＭＯＳトランジスタ１０Ｂは、しきい値電圧Ｖｔｎを越えることがないのでオンすることがなく、ＧＮＤノード１６Ｂの電位は“５Ｂ・ＩＧ１Ｂ”で決まり、回路ブロックＢは回路ブロックＡの過渡的な変動の影響を受けることがない。
【００３１】
本説明は、通常動作時に回路ブロックＡの動作電流が過渡的に変動した時の状態について説明したが、通常動作時に回路ブロックＢの動作電流が過渡的に変動した時も同様の効果を得ることができる。
【００３２】
また、本説明は、ＧＮＤノードに関する効果について説明したが、電源ノードに関しても同様の効果を得ることができる。
また、図１に示される保護回路は、回路ブロックＡ，Ｂについて説明したが、３つ以上の回路ブロックでも有効である。
【００３３】
さらに、図１に示される保護回路では、回路ブロックＡと回路ブロックＢとはノード１７ＡＢによって接続されているが、回路ブロックＡ，Ｂがそれぞれ独立している場合でも有効である。
【００３４】
(第２の実施形態)
図３は本発明の(第２の実施形態)の保護回路を有する半導体集積回路を示す。
図３に示される保護回路は、本発明の第１の実施形態との関連でいえば、２つの回路ブロックＡ，Ｂにおいて、電源端子間は、ゲート・ドレイン間に抵抗１１Ａとゲート・ソース間に容量１３Ａを具備したＭＯＳトランジスタ９Ａを有しており、外部電源端子１Ａが外部電源端子１Ｂより低い電位である時に有効であり、単方向ＭＯＳトランジスタである点にひとつの特徴がある。
【００３５】
(第３の実施形態)
図４は本発明の(第３の実施形態)の保護回路を有する半導体集積回路を示す。
図４に示される保護回路は、本発明の第１の実施形態との関連でいえば、ＰｃｈＭＯＳトランジスタ９Ａ，９Ｂについては、それぞれ図１で見られたゲート・ソース間に容量１３Ａ，１３Ｂが無くなっている。接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ａ，１０Ｂについては、それぞれ図１で見られたゲート・ソース間に容量１４Ａ，１４Ｂが無くなっている。そして、容量２０Ａ，２０Ｂ，２１Ａ，２１Ｂが次の箇所に追加されている。
【００３６】
電源間保護素子としてのＰｃｈＭＯＳトランジスタ９ＡのゲートとＧＮＤノード１６Ｂの間に容量２０Ａが追加されている。電源間保護素子としてのＰｃｈＭＯＳトランジスタ９ＢのゲートとＧＮＤノード１６Ａの間に容量２０Ｂが追加されている。ＮｃｈＭＯＳトランジスタ１０Ａのゲートと電源ノード１５Ｂの間に容量２１Ａが追加されている。ＮｃｈＭＯＳトランジスタ１０Ｂのゲートと電源ノード１５Ａの間に容量２１Ｂが追加されている。
【００３７】
これによって、抵抗１１Ａと容量２０Ａ及び抵抗１１Ｂと容量２０Ｂ及び抵抗１２Ａと容量２１Ａ及び抵抗１２Ｂと容量２１Ｂとでローパスフィルタを形成している点に特徴がある。
【００３８】
(第４の実施形態)
図５は本発明の(第４の実施形態)の保護回路を有する半導体集積回路を示す。
図５に示される保護回路は、本発明の第１の実施形態との関連でいえば、ＰｃｈＭＯＳトランジスタ９Ａ，９Ｂについては、それぞれ図１で見られたゲート・ソース間に容量１３Ａ，１３Ｂが無くなっている。接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ａ，１０Ｂについては、それぞれ図１で見られたゲート・ソース間に容量１４Ａ，１４Ｂが無くなっている。そして、容量２２Ａ，２２Ｂが次の箇所に追加されている。
【００３９】
電源間保護素子としてのＰｃｈＭＯＳトランジスタ９Ａのゲートと接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ａのゲート間に容量２２Ａ、電源間保護素子としてのＰｃｈＭＯＳトランジスタ９Ｂのゲートと接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ｂのゲート間に容量２２Ｂが接続されている。
【００４０】
これによって、抵抗１１Ａと容量２２Ａと抵抗１２Ａとでラグリードフィルタを形成し、同様に抵抗１１Ｂと容量２２Ｂと抵抗１２Ｂとでラグリードフィルタを形成することができ、図１及び図４のローパスフィルタとフィルタ効果に差はあるが、少ない容量で実現できる点に特徴がある。
【００４１】
上記の(第１の実施形態)〜(第４の実施形態)によると、一方の回路が動作した際に発生する電源電流により電源電位及び接地電位が変動することに対して、電源電位及び接地電位の変動の周波数成分をフィルタにより吸収することでＭＯＳトランジスタが動作することなく、一方の電源ラインあるいはＧＮＤラインへの影響をなくすことができるとともに、サージのような異常高電圧が印加された場合は、ＭＯＳトランジスタが動作して低インピーダンスで接続され、サージをもう一方の電源端子あるいは接地端子に逃がすことで、回路を保護することができる。
【００４２】
(第５の実施形態)
図６は本発明の(第５の実施形態)の保護回路を有する半導体集積回路を示す。
図６に示される保護回路は、本発明の第１の実施形態との関連でいえば、本実施形態に係る保護回路は、電源間保護素子及び接地間保護素子のゲート・ドレイン間に抵抗１１Ａ，１１Ｂ，１２Ａ，１２Ｂのみ接続されており、ゲート・ソース間に容量１３Ａ，１３Ｂ，１４Ａ，１４Ｂを接続されていない点が異なっている。
【００４３】
具体的には、ＰｃｈＭＯＳトランジスタ９Ａ，９Ｂ及びＮｃｈＭＯＳトランジスタ１０Ａ，１０ＢのＭＯＳトランジスタデバイス自身が持っているゲート・ドレイン間容量を利用してローパスフィルタを形成する点に特徴がある。
【００４４】
この構成によると、(第１の実施形態)〜(第４の実施形態)と同様に、一方の回路が動作した際に発生する電源電流により電源電位及び接地電位が変動することに対して、電源電位及び接地電位の変動の周波数成分を前記フィルタにより吸収することでＭＯＳトランジスタが動作することなく、一方の電源ラインあるいはＧＮＤラインへの影響をなくすことができるとともに、サージのような異常高電圧が印加された場合は、ＭＯＳトランジスタが動作して低インピーダンスで接続され、サージをもう一方の電源端子あるいは接地端子に逃がすことで回路を保護するが、デバイス自身が持っているゲート・ドレイン間容量を利用することで、第１の実施形態よりも少ない部品でフィルタを形成することができる。
【００４５】
(第２の実施形態)〜(第５の実施形態)は、通常動作時に回路ブロックＡの動作電流が過渡的に変動した時の状態について説明したが、通常動作時に回路ブロックＢの動作電流が過渡的に変動した時も同様の効果を得ることができる。
【００４６】
また、本説明は、ＧＮＤノードに関する効果について説明したが、電源ノードに関しても同様の効果を得ることができる。
また、(第２の実施形態)〜(第５の実施形態)に示される保護回路は、回路ブロックＡ，Ｂについて説明したが、３つ以上の回路ブロックでも有効である。
【００４７】
さらに、(第２の実施形態)〜(第５の実施形態)に示される保護回路では、回路ブロックＡと回路ブロックＢとはノード１７ＡＢによって接続されているが、回路ブロックＡ，Ｂがそれぞれ独立している場合でも有効である。
【００４８】
(第６の実施形態)
図７は本発明の(第６の実施形態)の保護回路を有する半導体集積回路を示す。
図７に示される保護回路は、本発明の第１の実施形態との関連でいえば、スイッチ２３Ａ，２３Ｂ，２４Ａ，２４Ｂが追加されている。
【００４９】
具体的には、電源間保護素子であるＰｃｈＭＯＳトランジスタ９Ａのゲートとソースの間に容量１３Ａとスイッチ２３Ａの直列回路が接続されており、スイッチ２３Ａは任意の信号にて制御されるスイッチである。
【００５０】
電源間保護素子であるＰｃｈＭＯＳトランジスタ９Ｂのゲートとソースの間に容量１３Ｂとスイッチ２３Ｂの直列回路が接続されており、スイッチ２３Ｂは任意の信号にて制御されるスイッチである。
【００５１】
接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ａのゲートとソースの間に容量１４Ａとスイッチ２４Ａの直列回路が接続されており、スイッチ２４Ａは任意の信号にて制御されるスイッチである。
【００５２】
接地間保護素子であるＮｃｈＭＯＳトランジスタ１０Ｂのゲートとソースの間に容量１４Ｂとスイッチ２４Ｂの直列回路が接続されており、スイッチ２４Ｂは任意の信号にて制御されるスイッチである。
【００５３】
通常動作時に回路ブロックＡの動作電流が過渡的に変動したときの状態を例に挙げて構成を更に詳しく説明する。
この(第６の実施形態)では、スイッチ２３Ａ，２３Ｂ，２４Ａ，２４Ａは、電源電圧が印加されている場合や回路が動作状態にある場合にオンし、電源電圧が印加されていない場合や回路が動作状態にない場合にオフする信号によって制御されている。よって、電源電圧が印加されている場合や回路が動作状態にある場合には、スイッチ２３Ａ，２３Ｂ，２４Ａ，２４Ａはオンしているので、図１の実施形態と同様、回路ブロックＡが動作した時の過渡電流ＩＧ１Ａが外部電源端子１ＡからＧＮＤ端子２Ａに対して流れる。この時、ＧＮＤ端子２Ａから回路ブロックＡまでの配線抵抗５Ａの影響で、ＧＮＤノード１６Ａの電位は“５Ａ・ＩＧ１Ａ”となる。この時、ＭＯＳトランジスタ１０Ｂのゲートノード１０ＢＧは、抵抗１２Ｂと容量１４Ｂで構成されるローパスフィルタによって、ＧＮＤノード１６Ａに比べると過渡的な電位変動が減衰される。これにより、ＭＯＳトランジスタ１０Ｂは、しきい値電圧Ｖｔｎを越えることがないのでオンすることがなく、ＧＮＤノード１６Ｂの電位は“５Ｂ・ＩＧ１Ｂ”で決まり、回路ブロックＢは回路ブロックＡの過渡的な変動の影響を受けることがない。電源電圧が印加されていない場合や回路が動作状態にない場合には、スイッチ２３Ａ，２３Ｂ，２４Ａ，２４Ａはオフしているので、ローパスフィルタの影響を受けることがなく、サージのような異常高電圧が印加された場合は、ＭＯＳトランジスタが瞬時に動作して低インピーダンスで接続され、サージをもう一方の電源端子あるいは接地端子に逃がすことで、回路を保護することができる。
【００５４】
本説明では、任意の信号によってスイッチする素子を、容量とＭＯＳトランジスタのソース間に接続している場合に説明したが、(第３の実施形態)の図４における容量とＧＮＤノードもしくは容量と電源ノード間に同様の任意の信号によってスイッチする素子を接続した場合も同様の効果を得ることができる。また、スイッチ２３Ａ，２３Ｂ，２４Ａ，２４Ａは、バイポーラトランジスタで実現してもいいし、ＭＯＳトランジスタで実現しても問題ない。
【００５５】
この(第６の実施形態)によると、電源電圧が印加されている場合や回路が動作状態にある場合は、容量に接続されているスイッチがオンすることによって、抵抗と容量で形成されたフィルタにより、電源電位及び接地電位が変動する周波数成分が吸収されることで電源端子間および接地端子間のＭＯＳトランジスタが動作することなく、一方の電源ラインあるいはＧＮＤラインへの影響をなくすことができるとともに、電源電圧が印加されていない場合や回路が動作状態でない状態にサージのような異常高電圧が印加された場合は、容量に接続されているスイッチがオフ状態なので、ＭＯＳトランジスタが瞬時に動作して低インピーダンスで接続され、サージをもう一方の電源端子あるいは接地端子に逃がすことで、回路を保護することができる。
【００５６】
(第７の実施形態)
図８は本発明の(第７の実施形態)の保護回路を有する半導体集積回路を示す。
図８に示される保護回路は、本発明の第１の実施形態との関連でいえば、ダイオード２５Ａ，２５Ｂ，２６Ａ，２６Ｂが追加されている。
【００５７】
具体的には、ＰｃｈＭＯＳトランジスタ９Ａのゲート端子がアノードでドレイン端子がカソードであるダイオード２５Ａと、ＰｃｈＭＯＳトランジスタ９Ｂのゲート端子がアノードでドレイン端子がカソードであるダイオード２５Ｂと、ＮｃｈＭＯＳトランジスタ１０Ａのゲート端子がカソードでドレイン端子がアノードであるダイオード２６Ａと、ＮｃｈＭＯＳトランジスタ１０Ｂのゲート端子がカソードでドレイン端子がアノードであるダイオード２６Ｂが接続されている点が異なっている。
【００５８】
通常動作時に回路ブロックＡの動作電流が過渡的に変動したときの状態を例に挙げて構成を更に詳しく説明する。
この(第７の実施形態)では、回路ブロックＡの動作電流が過渡的に変動した時には、(第１の実施形態)と同様、ＮｃｈＭＯＳトランジスタ１０Ｂのゲートノード１０ＢＧは、抵抗１２Ｂと容量１４Ｂで構成されるローパスフィルタによって、ＧＮＤノード１６Ａに比べると過渡的な電位変動が減衰される。これにより、ＮｃｈＭＯＳトランジスタ１０Ｂは、しきい値電圧Ｖｔｎを越えることがないのでオンすることがなく、ＧＮＤノード１６Ｂの電位は“５Ｂ・ＩＧ１Ｂ”で決まり、回路ブロックＢは回路ブロックＡの過渡的な変動の影響を受けることがない。
【００５９】
しかしながら、サージのような異常高電圧が印加された場合には、電源間及び接地間保護素子であるＭＯＳトランジスタはフィルタの影響を受けずに速やかに動作して低インピーダンスで接続され、サージをもう一方の電源端子に逃がすことで回路を保護できる方が望ましい。
【００６０】
この(第７の実施形態)においては、ＮｃｈＭＯＳトランジスタ１０Ｂのゲート・ドレイン間に接続したダイオード２６Ｂが動作しない領域つまりダイオード２６Ｂの両端の電位差がダイオード電圧に達成しない領域では、ダイオードのインピーダンスは無限大であるので、フィルタ特性は抵抗１２Ｂと容量１４Ｂで決まり、ＮｃｈＭＯＳトランジスタ１０Ｂのゲートノードの過渡的な電位変動はフィルタの影響を受けて減衰し、しきい値電圧Ｖｔｎを越えることがないのでオンすることがなく、ＧＮＤノード１６Ｂの電位は“５Ｂ・ＩＧ１Ｂ”で決まり、回路ブロックＢは回路ブロックＡの過渡的な変動の影響を受けることがない。一方、ＮｃｈＭＯＳトランジスタ１０Ｂのゲート・ドレイン間に接続したダイオード２６Ｂが動作する領域、つまりダイオード２６Ｂの両端の電位差がダイオード電圧に達成した領域では、ダイオードのインピーダンスは非常に小さくなるので、抵抗１２ＢがあってもＮｃｈＭＯＳトランジスタ１０Ｂのゲート・ドレイン間インピーダンスは非常に小さくなり、ＮｃｈＭＯＳトランジスタ１０Ｂのゲートを急速に充電することができ、ＮｃｈＭＯＳトランジスタ１０Ｂのゲートノード１０ＢＧの電圧がダイオード２６Ｂのダイオード電圧とＮｃｈＭＯＳトランジスタ１０Ｂのしきい値電圧を加算した電圧を越えた時に、ＭＯＳトランジスタが動作して、低インピーダンスで接続され、サージをもう一方の電源端子あるいは接地端子に逃がすことで回路を保護することができる。
【００６１】
本説明では、ＧＮＤノードに関する効果について説明したが、電源ノードに関しても同様の効果を得ることができる。電源間及び接地間保護素子であるＭＯＳトランジスタのゲート・ソース間に容量を接続しているが、実施形態２のように、電源間及び接地間保護素子であるＭＯＳトランジスタのゲート・ソース間に容量を接続していない場合でも同様の効果を得ることができる。
【００６２】
なお、ダイオード２５Ａ，２５Ｂ，２６Ａ，２６Ｂは、バイポーラトランジスタで実現してもいいし、ＭＯＳトランジスタで実現しても問題ない。
また、図８ではＭＯＳトランジスタのゲート・ドレイン間に接続されているダイオードは一段であるが、このダイオードは、デバイスの耐圧に問題ない範囲であればＮ段接続されていても構わないことは言うまでもない。
【００６３】
この(第７の実施形態)によると、(第１の実施形態)〜(第４の実施形態)と同様、一方の回路が動作した際に発生する電源電流により電源電位及び接地電位が変動することに対して、電源電位及び接地電位の変動の周波数成分を前記フィルタにより吸収することでＭＯＳトランジスタが動作することなく、一方の電源ラインあるいはＧＮＤラインへの影響をなくすことができるとともに、サージのような異常高電圧が印加された場合は、ＭＯＳトランジスタのゲート・ドレイン間電圧がゲート・ドレイン間に接続されているダイオード電圧を越えると、ＭＯＳトランジスタのゲートが急速に充電することができ、ＭＯＳトランジスタのゲート電圧がダイオード電圧とＭＯＳトランジスタのしきい値電圧をたし合わした電圧を越えた場合にＭＯＳトランジスタが動作して、低インピーダンスで接続され、サージをもう一方の電源端子あるいは接地端子に逃がすことで回路を保護し、第１の実施形態よりもサージのような異常高電圧が印加された場合にサージを逃がし、回路を保護することができる。
【００６４】
なお、上記の各実施の形態の説明において、ＭＯＳトランジスタのソース端子及びドレイン端子を限定して説明したが、ＭＯＳトランジスタは構造上、本発明はソース端子とドレイン端子が逆転した場合でも、同様の効果を得ることが予想される。
【産業上の利用可能性】
【００６５】
本発明にかかる保護回路は、ＭＯＳトランジスタにて電源間保護及び接地間保護を実現する半導体集積回路において有用である。特に、近年の低電圧化・微細化に伴い、低Ｖｔで動作するＭＯＳトランジスタにて電源間保護及び接地間保護を実現する半導体集積回路において有用である。また、半導体集積回路の1チップＬＳＩのみならず、基板上に個別部品により構成される多電源を有するシステムにおいても有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の（第１の実施形態）に係る保護回路を有する半導体集積回路の構成図
【図２】同実施形態において、通常動作時に回路ブロックＡの電流が過渡的に変動したときの状態を示す波形図
【図３】本発明の（第２の実施形態）に係る保護回路を有する半導体集積回路の構成図
【図４】本発明の（第３の実施形態）に係る保護回路を有する半導体集積回路の構成図
【図５】本発明の（第４の実施形態）に係る保護回路を有する半導体集積回路の構成図
【図６】本発明の（第５の実施形態）に係る保護回路を有する半導体集積回路の構成図
【図７】本発明の（第６の実施形態）に係る保護回路を有する半導体集積回路の構成図
【図８】本発明の（第７の実施形態）に係る保護回路を有する半導体集積回路の構成図
【図９】従来の保護回路を有する半導体集積回路の構成図
【図１０】同従来例において、通常動作時に回路Ａの電流が過渡的に変動したときの状態を示す波形図
【符号の説明】
【００６７】
Ａ，Ｂ    回路ブロック
１Ａ，１Ｂ    外部電源端子
２Ａ，２Ｂ    ＧＮＤ端子
３Ａ，３Ｂ    入出力端子
４Ａ，５Ａ，４Ｂ，５Ｂ    配線抵抗
６Ａ，６Ｂ    電源・ＧＮＤ間保護素子
７Ａ，８Ａ，７Ｂ，８Ｂ    入出力保護素子
９Ａ，９Ｂ    ＰｃｈＭＯＳトランジスタ（電源間保護素子）
１０Ａ，１０Ｂ    ＮｃｈＭＯＳトランジスタ（接地間保護素子）
１１Ａ，１１Ｂ，１２Ａ，１２Ｂ    抵抗
１３Ａ，１３Ｂ，１４Ａ，１４Ｂ    容量
１７ＡＢ    ノード
２０Ａ，２０Ｂ，２１Ａ，２１Ｂ，２２Ａ，２２Ｂ    容量
２３Ａ，２３Ｂ，２４Ａ，２４Ｂ    スイッチ
２５Ａ，２５Ｂ，２６Ａ，２６Ｂ    ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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