(57)【要約】【課題】樹脂封止工程などにおける重金属汚染による信頼性劣化を防ぐことができる薄型の半導体装置を提供すること。【解決手段】本発明の半導体装置は、上部に半導体集積回路を有すると共に、内部に微小欠陥層２が予め形成された半導体基板１が、微小欠陥層２を残すように基板裏面から厚さ１５０μｍ以下に薄板化されてなる。【選択図】図１
2006005063.tif 000002
【特許請求の範囲】
【請求項１】
上部に半導体集積回路を有すると共に、内部に微小欠陥層が予め形成された半導体基板が、微小欠陥層を残すように基板裏面から厚さ１５０μｍ以下に薄板化されてなる半導体装置。
【請求項２】
微小欠陥層は、その基板の表面から深さ１０μｍ以上の領域に形成される請求項１に記載の半導体装置。
【請求項３】
微小欠陥層は、その欠陥密度が１×１０4〜３×１０5/ｃｍ2である請求項１に記載の半導体装置。
【請求項４】
薄板化は、微小欠陥層が裏面に露出するように行われる請求項１に記載の半導体装置。
【請求項５】
薄板化は、機械的研磨でなされる請求項１に記載の半導体装置。
【請求項６】
薄板化は、機械的研磨及びそれに続く湿式又は乾式エッチングでなされる請求項１に記載の半導体装置。
【請求項７】
半導体集積回路は、少なくとも１層のゲート酸化膜と少なくとも１層のゲート電極層を含む請求項１に記載の半導体装置。
【請求項８】
半導体基板内に微小欠陥層を形成し、基板上に半導体集積回路を形成し、微小欠陥層を残すように基板裏面から厚さ１５０μｍ以下に薄板化する工程を備える半導体装置の製造方法。
【請求項９】
微小欠陥層は、半導体基板の表面から深さ１０μｍ以上の領域に形成される請求項８に記載の半導体装置の製造方法。
【請求項１０】
薄板化は、微小欠陥層が裏面に露出するように行われる請求項８に記載の半導体装置の製造方法。
【請求項１１】
薄板化は、機械的研磨でなされる請求項８に記載の半導体装置の製造方法。
【請求項１２】
薄板化は、機械的研磨及びそれに続く湿式又は乾式エッチングでなされる請求項８に記載の半導体装置の製造方法。
【請求項１３】
半導体集積回路は、少なくとも１層のゲート酸化膜と少なくとも１層のゲート電極層を含む請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴い、１つのＬＳＩデバイスに複合機能を備えたものが要求されている。またメモリ−デバイス等では、容量の増加及び多機能を装備した複合チップが要求されている。これらの要求を満たす為、１つのＬＳＩパッケージ内に半導体装置を、３層〜５層若しくはそれ以上の数を、積層して使用する場合が有る。この時、各半導体装置に要求される基板膜厚は、１５０μｍより薄くなる。
【０００３】
また、ＩＣカード等のデバイスにおいては、ＩＳＯ規格等にカードの厚さが最大０．８４ｍｍと決められており、このＩＣカードモジュールに組み込まれる半導体装置に要求される基板膜厚も、１５０μｍより薄いものとなる。
【０００４】
このように、今後のＬＳＩデバイスに要求される半導体装置の多機能化、および、ＩＣカード等に要求されるモジュール形態おいては、半導体装置は１５０μｍ以下に研磨された薄い基板を用い、尚且つ高信頼性を要求されるデバイスと成る必要が有る。
【０００５】
半導体装置に要求される基板膜厚が薄いものを提供する方法として、従来では、例えば、特許文献１や、特許文献２に記載のものがある。これら方法では、半導体集積回路を機械研磨法で所定の厚みまで研磨した後、この研磨面の加工層を除去する。この除去方法には、湿式若しくは乾式方法により除去することのみを特徴とするもの、又は、半導体基板の一方の表面を機械的に研磨して厚さ１５０μｍ以下に加工する工程と、機械研磨された表面を化学的にエッチングして表面の歪層を除去する工程を備えていることを特徴とする技術がある。
【特許文献１】特開平１−２７０２１６号公報
【特許文献２】特開昭６２−９３９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、これらの製造方法によって製造された薄型の半導体装置は、樹脂封止工程を行う際に、その特性が劣化する場合があり、樹脂封止工程での歩留まりを高くすることができなかった。
【０００７】
本発明は、係る事情に鑑みてなされたものであり、樹脂封止工程における歩留まりを向上させることができる薄型の半導体装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、上部に半導体集積回路を有すると共に、内部に微小欠陥層が予め形成された半導体基板が、微小欠陥層を残すように基板裏面から厚さ１５０μｍ以下に薄板化されてなる。
【発明の効果】
【０００９】
本発明の発明者は、半導体基板の厚さが１５０μｍ以下に薄板化された半導体装置では、樹脂封止工程などで基板裏面から鉄やニッケルなどの重金属が基板内に侵入し、さらには、基板表面の半導体集積回路を汚染して、半導体装置の特性を悪化させる場合があることを見出した。そして、この知見に基づき、樹脂封止工程においても、基板内に微小欠陥層を備えておくことにより、半導体集積回路が重金属汚染から保護されることを見出し、本発明の完成に到った。
本発明によれば、信頼性の高い薄型の半導体装置を得ることができる。また、樹脂封止工程での歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１０】
１．半導体装置の構造
本発明の半導体装置は、上部に半導体集積回路を有すると共に、内部に微小欠陥層が予め形成された半導体基板が、微小欠陥層を残すように基板裏面から厚さ１５０μｍ以下に薄板化されてなる。
【００１１】
１−１．半導体基板
半導体基板には、例えば、Ｓｉ、Ｇｅなどの元素半導体基板、ＧａＡｓなどの化合物半導体基板などを用いることができる。これらは、単結晶であっても、多結晶であってもよい。半導体基板は、好ましくは、Ｓｉの単結晶基板である。半導体基板は、好ましくは、表面上にエピタキシャル層を備える。
半導体基板は、その厚さが１５０μｍ以下になるように薄板化される。このように薄くされた半導体基板では、樹脂封止工程での重金属汚染が特に問題となりやすいが、本発明によれば、特に半導体集積回路が汚染により損傷を受けることを防止することができる。
【００１２】
１−２．半導体集積回路
半導体集積回路は、基板上に形成される。半導体集積回路は、メモリー又はトランジスタなどを集積させた回路である。半導体集積回路は、通常、少なくとも１層のゲート酸化膜と少なくとも１層のゲート電極層を含む。
【００１３】
１−３．微小欠陥層
微小欠陥層は、基板内に形成される。また、微小欠陥層は、好ましくは、基板表面から深さ１０μｍ以上の領域に形成される。微小欠陥層は、基板内のどの場所に形成されても基板裏面から侵入した重金属を捕獲して（重金属に対するゲッタサイトとして働いて）、半導体集積回路が汚染されるのを防止する働きを有する。しかし、微小欠陥層が基板表面近傍に形成されると、微小欠陥層自体が半導体集積回路の特性を悪化させる場合がある。従って、微小欠陥層は、基板表面から深さ１０μｍ以上の領域に形成されることが好ましい。
【００１４】
微小欠陥層は、好ましくは、その欠陥密度が１×１０4〜３×１０5/ｃｍ2である。欠陥密度が小さすぎると、ゲッタサイトとして効果が小さく、欠陥密度が大きすぎると、リーク電流を増加させる原因となり、また、スリップと呼ばれる欠陥の原因になるからである。なお、微小欠陥層の欠陥密度は、通常、基板の厚さ方向に所定の分布を有しているが、その最大値を上記数値範囲の「欠陥密度」の基準とする。
【００１５】
１−４．薄板化
薄板化は、基板裏面から、微小欠陥層を残すと共に厚さが１５０μｍ以下になるようになされる。詳しくは、後述する。
【００１６】
２．半導体装置の製造方法
本発明の半導体装置の製造方法は、半導体基板内に微小欠陥層を形成し、基板上に半導体集積回路を形成し、微小欠陥層を残すように基板裏面から厚さ１５０μｍ以下に薄板化する工程を備える。
【００１７】
２−１．半導体基板内に微小欠陥層を形成する工程
基板は、１５０μｍを超える厚さを有する。基板の厚さは、通常は、５００〜１０００μｍ程度である。微小欠陥層は、半導体基板内に形成される。また、微小欠陥層は、好ましくは、半導体基板の表面から深さ１５０μｍ以下の領域に形成される。また、微小欠陥層は、さらに好ましくは、半導体基板の表面から深さ１０μｍ以上の領域に形成される。
【００１８】
従来は、微小欠陥層は、例えば７００μｍ程度の厚さの半導体基板の裏面近傍に形成されていて、基板表面に近傍に形成されることはなかった。その理由は、微小欠陥層を基板表面近傍に形成すると、微小欠陥層が後工程で形成する半導体集積回路の特性に悪影響を与えると考えられていたからである。裏面近傍に形成された微小欠陥層は、半導体集積回路形成後の裏面研磨工程で半導体基板が１５０μｍ以下にされると除去される。従って、従来の半導体装置の製造方法では、裏面研磨後には微小欠陥層は残っていなかった。本発明は、微小欠陥層が薄板化の後にも残るようにして、基板裏面からの重金属汚染から半導体集積回路を保護することができる半導体装置を製造する。
【００１９】
ここで形成した微小欠陥層は、上述の通り、薄板化の後にも残存する。従って、微小欠陥層は、薄板化の後の裏面に対応する深さより浅い領域に形成される。
また、微小欠陥層は、好ましくは、その欠陥密度が１×１０4〜３×１０5/ｃｍ2になるように形成される。
【００２０】
微小欠陥層は、例えば、酸素ガス雰囲化、又は酸素及び窒素の混合ガス雰囲化で基板の熱処理をすることにより、形成することができる。熱処理の温度・時間などを適宜変化させることにより、微小欠陥層が形成される深さを調節することができる。また、酸素の分圧などを適宜変化させることにより、微小欠陥層の欠陥密度を調節することができる。
微小欠陥層は、また、酸素イオンを基板に注入することにより、形成することができる。イオン注入のエネルギーなどを適宜変化させることにより、微小欠陥層が形成される深さを調節することができる。また、注入する酸素イオンの量をなどを適宜変化させることにより、微小欠陥層の欠陥密度を調節することができる。
その他、種々の公知の方法を用いて、微小欠陥層を形成することができる。また、上記以外の方法で微小欠陥層の深さ又は欠陥密度の調節を行ってもよい。
【００２１】
２−２．基板上に半導体集積回路を形成する工程
半導体集積回路は、微小欠陥層を形成する前又は後に形成する。半導体集積回路を形成中の重金属汚染を防止するために、半導体集積回路は、微小欠陥層を形成後に形成することが好ましい。
【００２２】
２−３．微小欠陥層を残すように基板裏面から厚さ１５０μｍ以下に薄板化する工程
薄板化は、基板裏面から、微小欠陥層を残すと共に厚さが１５０μｍ以下になるようになされる。また、薄板化は、好ましくは、微小欠陥層が裏面に露出するように行われる。
このとき、微小欠陥層は半導体集積回路から十分に離れた位置に形成され、微小欠陥層が半導体集積回路に悪影響を与えることを回避することができるからである。
【００２３】
また、薄板化は、好ましくは、機械的研磨でなされる。また、薄板化は、さらに好ましくは、機械的研磨及びそれに続く湿式又は乾式エッチングでなされる。機械的研磨時に基板裏面に応力歪層が形成されるが、この層をエッチング除去することにより、ウェーハの反りなどを緩和することができる。湿式エッチングは、ＮａＯＨ又はＫＯＨ水溶液などを用いて行うことができる。乾式エッチングは、例えば、ポリッシング法で行うことができる。
【００２４】
以上の工程により、半導体基板と、基板上に形成された半導体集積回路と、基板内に形成された微小欠陥層とを備え、基板は、その厚さが１５０μｍ以下である半導体装置を得ることができる。
【００２５】
３．その他
上記半導体装置の構造についての説明は、その趣旨に反しない限り、半導体装置の製造方法について当てはまり、その逆も成り立つ。
【実施例１】
【００２６】
以下、本発明の実施例１を図面に基づいて説明する。図１は、本発明の実施例における薄い基板を有する半導体装置の構造を示す断面図である。
【００２７】
１．半導体装置の構造
本実施例の半導体装置は、半導体Ｓｉ基板１と、基板１上に形成された半導体集積回路と、基板内に形成された微小欠陥層２とを備え、基板１は、その厚さが１５０μｍ以下である。微小欠陥層２は、基板１裏面近傍に形成されている。基板１上には、半導体集積回路として、ゲート絶縁膜５と、その上に形成されたゲート電極６と、ゲート電極６の側面に形成されたサイドウォール８と、ゲート電極に近接して形成されたＬＤＤ領域７及びソース・ドレイン領域９とが形成されている。また、基板１上には、層間絶縁膜１０と、層間絶縁膜１０に形成されると共に接続配線金属材１２で充填された接続穴１１と、層間絶縁膜１０上に配置されたメタル配線１３とが形成されている。さらに、層間絶縁膜１０上には、別の層間絶縁膜１５と、層間絶縁膜１５に形成されると共に接続配線金属材１７で充填された接続穴１６と、層間絶縁膜１５上に配置されたメタル配線１８とが形成されている。さらに、層間絶縁膜１５上には、Ｐａｄ接続穴２０を有するガバーガラス１９が形成されている。
【００２８】
２．半導体装置の製造方法
以下、本実施例の半導体装置の製造方法を図２〜８を用いて説明する。なお、図２〜８は、本発明の半導体装置の製造工程を示す断面図である。
【００２９】
まず、５００〜１０００μｍの厚さを有する半導体Ｓｉ基板１の表面から深さ１５０μｍ以下の領域に微小欠陥層２を形成し、図２に示す構造を得る。図２に示すように、微小欠陥層２は、基板１の表面側（上側）に形成されている。微小欠陥層の欠陥密度は、１×１０4〜３×１０5／ｃｍ2とする。微小欠陥層２は、酸素分圧下（酸素、あるいは酸素／窒素雰囲気）で、ＣＺ  Ｓｉ基板に１１００℃以上の高温熱処理を行い、酸素を外方拡散させてＳｉウェーハに作成する。このとき、熱処理の温度、時間を調節することにより、微小欠陥層２の表面からの深さ、微小欠陥層２の欠陥密度を調節することができる。
【００３０】
次に、図３に示すように、Ｓｉ基板１表面部に素子分離領域３を配置する。素子分離領域３は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法や、熱酸化膜を使用するＬＯＣＯＳ法を用いて形成することができる。なお、図３に示す基板１の厚さ及び微小欠陥層２の位置は、図２のものと同様である。従って、図３での微小欠陥層２よりも下の部分は、実際は、図２と同様の厚さを有している。図４〜７についても同様である。
【００３１】
続いて、基板上の活性化領域にトランジスタ構造を形成する。まずレジストマスクを用いてウェル注入を行うことにより、ウェル領域４を形成する、続いてゲ−ト酸化膜５を配置する。このゲ−ト酸化膜５の膜厚は、一般的に使用される３〜２０ｎｍの膜厚で良い。
続いてゲート電極６を配置する。このゲート電極６の線幅は、０．１３〜１．０μｍの線幅でよい。このウェル４形成から、ゲート電極６形成までの工程を入れ替えて、ゲート酸化膜５を形成し、ゲート電極６を配置後、ウェル４形成を行っても良い。続いて、ゲート電極６をマスクとし、ＬＤＤ領域７を形成する。さらに、ゲート電極６側壁部に、自己整合的にサイドウォール膜８を形成し、イオン注入を行って高濃度ソース・ドレイン領域９を形成する。この後、自己整合的にゲート電極６上部及びトランジスタのソース・ドレイン領域９にサリサイド構造を配置しても良い。
【００３２】
続いて、第１の層間絶縁膜１０をＳｉ基板１表面全域に配置する。続いてトランジスタを能動的に動作させる為、配線と接続する穴１１を層間絶縁膜中に配置する。図中には、ソース・ドレイン部９のみに、接続穴１１を配置しているが、ゲート電極６に対しても接続穴を配置する。接続穴１１には、電気的接続を可能とするタングステン等の金属材料１２を配置する。続いて、上記トランジスタを動作させる為に第１のメタル配線１３を、上記層間絶縁膜１０上に配置する。
【００３３】
なお、上述したトランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのどちらの構造でも良い。また、図５に示すように、ゲート電極６の代わりに、不揮発性メモリーの第１のゲート電極（フローティングゲート電極）６ａを備え、フローティングゲート電極６ａ上に、第２のゲート電極（コントロールゲート電極）１４を配置したメモリーデバイスを用いても良い。
【００３４】
続いて図６に示すように、第１のメタル配線１３の上に、第２の層間絶縁膜１５を配置し、第２の層間絶縁膜１５中に接続穴１６を配置し、接続穴１６には、電気的接続を可能とするタングステン等の金属材料１７を配置し、第２の層間絶縁膜１５上に第２のメタル配線１８を配置する。この図６に示される工程を、この後繰り返すことにより、メタル配線層を、５層から６層程度としても良い。
【００３５】
続いて図７に示すように、最上層のメタル配線１８の上部にカバーグラス１９を全面に配置し、カバーグラス１９に、メタルパッド部１８と半導体装置外部からの接続を取る為の穴２０を形成する。
【００３６】
続いて、図８に示すように、薄型研磨が可能なグラインダを用いて、上記半導体集積回路の形成されたＳｉ基板１裏面の機械研磨を行い、その厚さを１５０μｍ以下とする。この研磨後も微小欠陥層２は、Ｓｉ基板１内に残る。本実施例では、微小欠陥層２は、基板１裏面に露出している。
【００３７】
この後、ウェーハの反り等の緩和の為、ＮａＯＨあるいは、ＫＯＨ等エッチング液で、応力歪層の削除を行っても良い。
【００３８】
この構造を有する半導体装置を作成することによって、薄い基板で構成された、半導体装置をＬＳＩパッケージ内で積層して使用する場合や、ＩＣカードモジュールのように、モジュール内で樹脂封止されるような場合、半導体装置の裏面から鉄やニッケルなどの重金属汚染などによる、半導体装置の信頼性の劣化を防ぐことが可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４０】
１： 半導体Ｓｉ基板
２： 微小欠陥層
３： 素子分離領域
４： ウェル領域
５： ゲート酸化膜
６： ゲート電極
６ａ：フローティングゲート電極
７： ＬＤＤ領域
８： サイドウォール
９： ソース・ドレイン領域
１０：層間絶縁膜
１１：接続穴
１２：接続配線金属材
１３：メタル配線
１４：コントロールゲート電極
１５：層間絶縁膜
１６：接続穴
１７：接続配線金属材
１８：メタル配線
１９：カバーグラス
２０：Ｐａｄ接続穴
【図１】
2006005063.tif 000003
【図２】
2006005063.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2006005063.tif 000008
【図７】
2006005063.tif 000009
【図８】
2006005063.tif 000010