(57)【要約】  【課題】レジスタでのデータエラーの発生を適切に検出することのできるエラー検出装置を提供すること。  【解決手段】書込許可信号Ｗ12〜Ｗ14を受けて入力データを保持するレジスタ１２〜１４でのデータエラーの発生を検出するエラー検出装置において、レジスタ１２〜１４それぞれから出力される各データＱ12〜Ｑ14を用いて所定の演算を行う演算手段（演算回路１８、１９）と、比較用データＱ20を記憶する比較用レジスタ２０と、演算回路１８、１９での演算によって得られたデータＱ19を、書込許可信号Ｗ12〜Ｗ14による書込許可のタイミングに合わせて比較用レジスタ２０に書き込む書込手段と、比較用レジスタ２０に記憶されている比較用データＱ20と演算回路１８、１９での演算によって得られたデータＱ19とを比較する比較器２１とを装備し、レジスタ１２〜１４でのデータ化けを検出する。  【選択図】  図１
2006195863.tif 000002
【特許請求の範囲】
【請求項１】
書き込み許可を受けて入力データを保持するレジスタでのデータエラーの発生を検出す
るエラー検出装置において、
被検対象となる複数のレジスタそれぞれから出力される各データを用いて所定の演算を
行う演算手段と、
比較用データを記憶する記憶部と、
前記演算手段によって得られたデータを、前記書き込み許可のタイミングに合わせて前
記記憶部に書き込む書込手段と、
前記記憶部に記憶されている前記比較用データと前記演算手段によって得られたデータ
とを比較する比較手段とを備えていることを特徴とするエラー検出装置。
【請求項２】
前記演算手段が論理演算を行うものであることを特徴とする請求項１記載のエラー検出
装置。
【請求項３】
前記演算手段が算術演算を行うものであることを特徴とする請求項１又は請求項２記載
のエラー検出装置。
【請求項４】
前記レジスタが集積回路上に散在するように配置されていることを特徴とする請求項１
〜３のいずれかの項に記載のエラー検出装置。
【請求項５】
前記記憶部が２以上設けられ、
各記憶部それぞれに、前記演算手段によって得られたデータが書き込まれるように構成
されていることを特徴とする請求項１〜４のいずれかの項に記載のエラー検出装置。
【請求項６】
前記記憶部が２以上設けられると共に、被検対象となる前記レジスタがグループ分けさ
れ、
各グループ毎に前記演算手段が設けられ、
各演算手段によって得られたデータが、それぞれ別の記憶部へ書き込まれるように構成
されていることを特徴とする請求項１〜３のいずれかの項に記載のエラー検出装置。
【請求項７】
前記レジスタは集積回路上に散在するように配置されると共に、配置場所に基づいてグ
ループ分けされていることを特徴とする請求項６記載のエラー検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はエラー検出装置に関し、より詳細には、計算するデータや計算した結果を一時
的に記憶しておくレジスタでのデータエラー（データ化け）の発生を検出するためのエラ
ー検出装置に関する。
【背景技術】
【０００２】
電源異常やノイズなどによってレジスタにデータ化けが生じることがある。レジスタに
データ化けが生じたにも拘らず、そのまま処理が継続されると電子機器本体に悪影響を与
えてしまうおそれがある。従って、レジスタにデータ化けが生じたことを検出することは
非常に大切となる。
【０００３】
そのため、従来よりレジスタでのデータ化けを検出する方法が種々提案されている（例
えば、下記の特許文献１参照）。図５は、レジスタでのデータ化けを検出するための従来
のエラー検出装置の要部を概略的に示したブロック図である。従来のエラー検出装置は、
入力データを保持する状態保持レジスタ１と、前記入力データを反転させて出力するイン
バータ回路（ＮＯＴ回路）２と、インバータ回路２からのデータを保持するリファレンス
レジスタ３と、状態保持レジスタ１からのデータを反転させて出力するインバータ回路４
と、インバータ回路４からのデータ及びリファレンスレジスタ３からのデータを受け、「
論理積の否定」を演算して出力するＮＡＮＤ回路５と、インバータ回路４からのデータ及
びリファレンスレジスタ３からのデータを受け、「排他的論理和」を演算して出力する（
すなわち、状態保持レジスタ１に保持されているデータの適否を判断してエラーフラグを
出力する）ＥＸ−ＯＲ回路６とを含んで構成されている。
【０００４】
データ制御信号は状態保持レジスタ１及びリファレンスレジスタ３へのデータの書き込
みを許可するための信号であり、状態保持レジスタ１はデータの書き込みを許可する前記
データ制御信号を受信すると、前記入力データを保持するように構成され、リファレンス
レジスタ３は前記データ制御信号を受信すると、インバータ回路２からのデータ（前記入
力データを反転させたデータ）を保持するように構成されている。
【０００５】
次に、このエラー検出装置におけるデータ保持動作に伴うデータエラー発生の検出動作
について説明する。まず、データエラーが発生していない場合について説明する。状態保
持レジスタ１で保持されることになる入力信号のデータが「０」の時に、状態保持レジス
タ１及びリファレンスレジスタ３でデータ制御信号「１」が受信されると、状態保持レジ
スタ１ではデータ「０」が保持され、リファレンスレジスタ３ではデータ「１」が保持さ
れる。
【０００６】
そして、この状態においては、ＮＡＮＤ回路５及びＥＸ−ＯＲ回路６へは、インバータ
回路４からのデータ「１」とリファレンスデータ３からのデータ「１」とが出力されるの
で、ＮＡＮＤ回路５からはデータ「０」（状態保持レジスタ１に保持されているデータと
同値）が出力され、ＥＸ−ＯＲ回路６からはエラーフラグとしてデータ「０」が出力され
ることとなる。データエラーが発生した場合、エラーフラグは「１」となる。
【０００７】
次に、データエラーが発生した場合について説明する。電源瞬断等によって、状態保持
レジスタ１に保持されているデータが「０」から「１」へデータ化けすると、ＥＸ−ＯＲ
回路６へは、インバータ回路４からのデータ「０」とリファレンスデータ３からのデータ
「１」とが出力されるので、ＥＸ−ＯＲ回路６からはエラーフラグとしてデータ「１」が
出力されることとなる。これにより、データエラーが発生したことを検出することができ
る。
【０００８】
ところが、このような従来のエラー検出装置では、ある一つのレジスタ（状態保持レジ
スタ１）でのデータエラーの発生を検出するために、新たに別のレジスタ（リファレンス
レジスタ３）を設けて、レジスタを２重構成にする必要があった。そのため、大幅なコス
トアップになる。また、ディジタル回路の規模が巨大となる場合、レジスタを２重構成に
することは配置スペースの関係などから非常に困難である。
【特許文献１】特開２００４−１３１９６号公報
【発明の開示】
【課題を解決するための手段及びその効果】
【０００９】
本発明は上記課題に鑑みなされたものであって、レジスタを２重構成にしなくても、レ
ジスタでのデータエラーの発生を適切に検出することのできるエラー検出装置を提供する
ことを目的としている。
【００１０】
上記目的を達成するために本発明に係るエラー検出装置（１）は、書き込み許可を受け
て入力データを保持するレジスタでのデータエラーの発生を検出するエラー検出装置にお
いて、被検対象となる複数のレジスタそれぞれから出力される各データを用いて所定の演
算を行う演算手段と、比較用データを記憶する記憶部と、前記演算手段によって得られた
データを、前記書き込み許可のタイミングに合わせて前記記憶部に書き込む書込手段と、
前記記憶部に記憶されている前記比較用データと前記演算手段によって得られたデータと
を比較する比較手段とを備えていることを特徴としている。
【００１１】
上記エラー検出装置（１）によれば、被検対象となる複数のレジスタそれぞれから出力
される各データを用いて前記所定の演算（例えば、全てのデータの合計値を求める演算）
が行われ、この演算によって得られたデータが前記比較用データとして、前記書き込み許
可のタイミングに合わせて前記記憶部に書き込まれる。また、前記記憶部に記憶されてい
る前記比較用データと前記演算手段（前記所定の演算）によって得られたデータとが比較
される。
【００１２】
前記所定の演算によって得られるデータについては、当たり前であるが、前記レジスタ
から出力されるデータ（すなわち、前記レジスタで保持されるデータ）が変化するとその
影響を受けて変化することになる。
正常に動作している状態で、前記レジスタで保持されるデータが変化するのは、前記レ
ジスタが前記書き込み許可を受けた場合だけである。従って、正常に動作している状態で
、前記所定の演算によって得られるデータが変化するのも、前記レジスタが前記書き込み
許可を受けた場合だけとなる。
【００１３】
また、前記所定の演算によって得られたデータの前記記憶部への書き込みは、前記書き
込み許可のタイミングに合わせて行われる。すなわち、前記所定の演算によって得られた
データの前記記憶部への書き込みは、下記に示すように、前記レジスタが前記書き込み許
可を受けて、前記レジスタで保持されるデータが変化し、その影響を受けて、前記所定の
演算によって得られるデータが変化した場合に行われる。
【００１４】
前記レジスタが前記書き込み許可を受けると、
→前記レジスタで保持されるデータ（前記レジスタから出力されるデータ）が変化し、
→その影響を受けて、前記所定の演算によって得られるデータが変化する。
→その後、前記所定の演算によって得られたデータが前記比較用データとして前記記憶
部へ書き込まれる。
【００１５】
これにより、前記レジスタが正常に動作している状態では、前記記憶部には前記所定の
演算によって得られる最新のデータが常に記憶されることになる。従って、前記レジスタ
が正常に動作している状態では、前記記憶部に記憶されているデータ（前記比較用データ
）と前記所定の演算によって得られるデータとは常に同値となる。
【００１６】
一方、電源異常やノイズなどによって、前記レジスタで保持されるデータが変化し（デ
ータ化け）、その影響を受けて、前記所定の演算によって得られるデータが変化した場合
、前記記憶部に記憶されるデータは更新されない。というのは、データ化けは前記書き込
み許可に関係ないからである。従って、電源異常やノイズなどによって、前記レジスタで
保持されるデータが変化した場合には、前記記憶部に記憶されているデータ（前記比較用
データ）と前記所定の演算によって得られるデータとにズレが生じることになる。
【００１７】
このように、前記レジスタが正常に動作している状態では、前記記憶部に記憶されてい
るデータ（前記比較用データ）と前記所定の演算によって得られるデータとは同値になる
が、電源異常やノイズなどによって、前記レジスタで保持されるデータが変化した場合、
前記記憶部に記憶されているデータ（前記比較用データ）と前記所定の演算によって得ら
れるデータとにズレが生じる。従って、前記比較用データと前記演算手段によって得られ
たデータとを比較することによって、前記レジスタでのデータエラーの発生を検出するこ
とができる。
【００１８】
また、本発明に係るエラー検出装置（２）は、上記エラー検出装置（１）において、前
記演算手段が論理演算を行うものであることを特徴としている。
【００１９】
上記エラー検出装置（２）によれば、前記演算手段で論理演算が行われるので、前記所
定の演算によって得られる値は「１」、「０」の２値に限定される。従って、前記演算手
段を比較的簡単な回路で構成することができる。なお、論理演算としては、論理積（ＡＮ
Ｄ）、論理和（ＯＲ）、排他的論理和（ＥＸ−ＯＲ）などが挙げられる。
【００２０】
また、本発明に係るエラー検出装置（３）は、上記エラー検出装置（１）又は（２）に
おいて、前記演算手段が算術演算を行うものであることを特徴としている。
【００２１】
上記したように、前記所定の演算が論理演算だけで行われた場合、前記所定の演算によ
って得られる値は「１」、「０」の２値に限定される。そのため、例えば、データエラー
が発生しても、前記所定の演算によって得られる結果にデータエラーの発生が反映されず
、データエラーが検出できないおそれがある。
【００２２】
上記エラー検出装置（３）によれば、前記演算手段で算術演算（例えば、加算、減算、
乗算、除算）が行われるので、前記所定の演算によって得られる値は「１」、「０」の２
値に限定されない。従って、データエラーの発生をより適切に検出することができる。な
お、前記所定の演算は、加算、減算、乗算、除算だけでなく、論理演算を組み合わせたも
のであっても良い。また、除算した場合には商ではなく、余りを用いて演算するようにし
ても良い。
【００２３】
また、本発明に係るエラー検出装置（４）は、上記エラー検出装置（１）〜（３）のい
ずれかにおいて、前記レジスタが集積回路上に散在するように配置されていることを特徴
としている。
【００２４】
上記エラー検出装置（４）によれば、前記レジスタが集積回路（ＬＳＩなど）上に散在
するように配置されているので、前記集積回路の全体にわたって電源異常やノイズなどに
よるデータエラーの発生を検出することができる。なお、前記集積回路全体に平均的に前
記レジスタを配置すれば、より適切にデータエラーの発生を検出することができる。
【００２５】
また、本発明に係るエラー検出装置（５）は、上記エラー検出装置（１）〜（４）のい
ずれかにおいて、前記記憶部が２以上設けられ、各記憶部それぞれに、前記演算手段によ
って得られたデータが書き込まれるように構成されていることを特徴としている。
【００２６】
上記エラー検出装置（１）では、前記所定の演算によって得られたデータの前記記憶部
への書き込みは、前記書き込み許可のタイミングに合わせて行われ、誤ったデータが前記
記憶部へ書き込まれないようにしている。
しかしながら、正規の書き込みタイミングとほぼ同時に、電源異常やノイズなどによる
データエラーが発生した場合、誤ったデータが前記記憶部へ書き込まれ、データエラーの
発生を検出できなくなるおそれがある。
【００２７】
上記エラー検出装置（５）によれば、前記記憶部が２以上設けられ、各記憶部それぞれ
に、前記演算手段によって得られたデータが書き込まれる。従って、万一、前記記憶部の
いずれかに誤ったデータが書き込まれたとしても、正しいデータが書き込まれた前記記憶
部は存在するため、データエラーの発生を検出することができる。
【００２８】
また、本発明に係るエラー検出装置（６）は、上記エラー検出装置（１）〜（３）のい
ずれかにおいて、前記記憶部が２以上設けられると共に、被検対象となる前記レジスタが
グループ分けされ、各グループ毎に前記演算手段が設けられ、各演算手段によって得られ
たデータが、それぞれ別の記憶部へ書き込まれるように構成されていることを特徴として
いる。
【００２９】
上記エラー検出装置（６）によれば、前記記憶部が２以上設けられ、各記憶部それぞれ
に、前記演算手段によって得られたデータが書き込まれる。従って、万一、前記記憶部の
いずれかに誤ったデータが書き込まれたとしても、正しいデータが書き込まれた前記記憶
部は存在するため、データエラーの発生を検出することができる。
【００３０】
さらに、被検対象となる前記レジスタがグループ分けされ、各グループ毎に前記演算手
段が設けられ、各演算手段によって得られたデータが、それぞれ別の記憶部へ書き込まれ
るように構成されている。従って、一つの前記演算手段で扱う前記レジスタの数を少なく
することができるので、回路構成や配線などを簡単なものにすることができる。
【００３１】
また、本発明に係るエラー検出装置（７）は、上記エラー検出装置（６）において、前
記レジスタは集積回路上に散在するように配置されると共に、配置場所に基づいてグルー
プ分けされていることを特徴としている。
【００３２】
上記エラー検出装置（７）によれば、前記レジスタが集積回路（ＬＳＩなど）上に散在
するように配置されているので、前記集積回路の全体にわたって電源異常やノイズなどに
よるデータエラーの発生を検出することができる。また、前記レジスタは配置場所に基づ
いてグループ分けされている（接近しているものどうしでグループ化されている）ので、
前記所定の演算を実現する上で必要となる配線の距離を短くすることができ、回路構成を
簡単なものにすることができる。なお、前記集積回路全体に平均的に前記レジスタを配置
すれば、より適切にデータエラーの発生を検出することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明に係るエラー検出装置の実施の形態を図面に基づいて説明する。図１は、
実施の形態（１）に係るエラー検出装置の要部を概略的に示したブロック図である。図中
１１はデータバスを示しており、データバス１１には被検対象となるレジスタ１２〜１４
が接続されている。レジスタ１２〜１４にはデータバス１１上のデータの書き込みを許可
する書込許可信号Ｗ12〜Ｗ14が入力されるように構成され、書込許可信号Ｗ12がハイレベル「１」になると、データバス１１上のデータがレジスタ１２で保持され、同様に書込許
可信号Ｗ13、Ｗ14がハイレベル「１」になると、データバス１１上のデータがレジスタ１
３、１４で保持されるようになっている。
【００３４】
また、書込許可信号Ｗ12と書込許可信号Ｗ13とは「論理和」を演算して出力するＯＲ回
路１５へ出力され、ＯＲ回路１５での演算結果データＱ15と書込許可信号Ｗ14とは「論理
和」を演算して出力するＯＲ回路１６へ出力され、ＯＲ回路１６での演算結果データＱ16
は書込遅延回路１７へ出力されるようになっている。従って、書込許可信号Ｗ12〜Ｗ14の
いずれか１つでもハイレベル「１」であるとき、書込遅延回路１７へはハイレベル「１」
の信号が入力されることになる。ＯＲ回路１５、１６は、入力信号のいずれか１つでもハ
イレベル「１」になると、出力信号がハイレベル「１」になる。
【００３５】
レジスタ１２〜１４からはその内部で保持されているデータＱ12〜Ｑ14が外部へ出力さ
れ、レジスタ１２から出力されたデータＱ12とレジスタ１３から出力されたデータＱ13と
は演算回路１８へ出力されるようになっている。演算回路１８での演算結果データＱ18と
レジスタ１４から出力されたデータＱ14とは演算回路１９へ出力され、演算回路１９での
演算結果データＱ19は比較用データを保持するための比較用レジスタ２０と比較器２１と
へ出力されるようになっている。
【００３６】
なお、演算回路１８、１９としては、論理積（ＡＮＤ）回路、論理和（ＯＲ）回路、排
他的論理和（ＥＸ−ＯＲ）回路などの論理演算回路や、加算（ＡＤＤ）回路、減算（ＳＵ
Ｂ）回路、乗算（ＭＵＬ）回路、除算（ＤＩＶ）回路などの算術演算回路などを採用する
ことができる。
【００３７】
比較用レジスタ２０には、演算回路１９から出力される演算結果データＱ19の書き込み
を許可する書込許可信号Ｗ20が書込遅延回路１７から入力されるように構成され、書込許
可信号Ｗ20がハイレベル「１」になると、演算結果データＱ19が比較用レジスタ２０で保持されるようになっている。また、比較用レジスタ２０からはその内部で保持されている
比較用データＱ20が比較器２１へ出力されるようになっている。
【００３８】
書込遅延回路１７は、ＯＲ回路１６からハイレベル「１」の信号を受け取ると、１クロ
ック遅れで、比較用レジスタ２０に対してハイレベル「１」の書込許可信号Ｗ20を出力す
るように構成されている。上記したように、書込許可信号Ｗ12〜Ｗ14のいずれか１つでもハイレベル「１」であるとき、書込遅延回路１７へはハイレベル「１」の信号が入力され
るようになっている。
【００３９】
従って、レジスタ１２〜１４のいずれかへのデータの書き込みが行われたとき（すなわ
ち、演算回路１８、１９での演算によって得られる演算結果データＱ19が変化するとき）
、比較用レジスタ２０に対してハイレベル「１」の信号が出力され、更新された演算結果
データＱ19が比較用データＱ20として比較用レジスタ２０で保持されることになる。これにより、比較用レジスタ２０には最新の演算結果データＱ19が常に記憶されることになる
（但し、電源異常やノイズなどによってデータエラーが発生した場合を除く）。
【００４０】
なお、書込遅延回路１７で遅延処理を施しているのは、ＯＲ回路１６からのハイレベル
「１」の信号を受けてすぐに、比較用レジスタ２０に対してハイレベル「１」の信号を出
力すると、更新された演算結果データＱ19ではなく、まだ更新されていない演算結果デー
タＱ19が比較用データＱ20として比較用レジスタ２０で保持されるのを防ぐためである。
【００４１】
比較器２１には、比較用レジスタ２０から出力される比較用データＱ20と、演算結果デ
ータＱ19とが入力されるように構成されている。比較器２１はこれら比較用データＱ20と演算結果データＱ19とを比較し、比較結果が真の場合（ここでは両者が同値である場合）
にローレベル「０」の比較結果データＱ21（エラーフラグ）を出力し、比較結果が偽の場
合にハイレベル「１」の比較結果データＱ21を出力するように構成されている。
【００４２】
上記したように、比較用レジスタ２０には最新の演算結果データＱ19が常に記憶される
ことになる。そのため、正常に動作している状態では、比較用データＱ20と演算結果デー
タＱ19とは必ず同値になり、比較器２１からはローレベル「０」の比較結果データＱ21が
出力されることになる。
【００４３】
一方、電源異常やノイズなどによって、レジスタ１２〜１４で保持されているデータＱ
12〜Ｑ14のいずれか１つでも変化すると、その影響を受けて、演算結果データＱ19が変化
することになる。但し、この場合、書込許可信号Ｗ12〜Ｗ14がハイレベル「１」になって
いる訳ではないので、比較用レジスタ２０へはハイレベル「１」の書込許可信号Ｗ20は入
力されず、比較用データＱ20は更新されない。そのため、比較用データＱ20と演算結果デ
ータＱ19とにズレが生じ、比較器２１からはハイレベル「１」の比較結果データＱ21が出
力されることになる。
【００４４】
また、レジスタ１２〜１４及び比較用レジスタ２０へは、リセット信号が入力されるよ
うになっており、レジスト１２〜１４及び比較用レジスタ２０はリセット信号を受け取る
とリセット処理を行うようになっている。そのため、例えば、データエラーの発生が検出
された場合、レジスタ１２〜１４及び比較用レジスタ２０に対して、リセット信号を供給
することによってレジスタ１２〜１４及び比較用レジスタ２０を初期の状態へ復帰させ、
その後、書込許可信号Ｗ12〜Ｗ14の少なくともいずれか一つをハイレベル「１」にし、書
込許可信号Ｗ20を発生させることによって、比較用レジスタ２０を正常な値にし、比較結
果データＱ21（エラーフラグ）を「０」にすることができる。このような書き込み処理を
行うのは、リセット信号にノイズが乗ることが多く、正常に初期化するには、リセット後
、少なくとも１回は書き込み処理が必要となるからである。
【００４５】
上記実施の形態（１）に係るエラー検出装置によれば、レジスタ１２〜１４が正常に動
作している状態では、比較用レジスタ２０で保持されている比較用データＱ20と演算結果
データＱ19とは同値になるが、電源異常やノイズなどによって、レジスタ１２〜１４で保
持されるデータＱ12〜Ｑ14のいずれか１つでも変化した状態では、比較用レジスタ２０で
保持されている比較用データＱ20と演算結果データＱ19とにズレが生じる。従って、比較
用データＱ20と演算結果データＱ19とを比較することによって、レジスタ１２〜１４での
データエラーの発生を検出することができる。
【００４６】
なお、上記実施の形態（１）に係るエラー検出装置では、被検対象となるレジスタが３
つの場合について説明しているが、本発明に係るエラー検出装置は、被検対象となるレジ
スタが３つの場合に限定されるものではなく、２つであっても、また４つ以上であっても
良いことは言うまでもない。
【００４７】
また、被検対象となるレジスタについては、集積回路（ＬＳＩなど）上に散在するよう
に配置されている方が良い。被検対象となるレジスタが前記集積回路上に散在するように
配置されていれば、前記集積回路の全体にわたって電源異常やノイズなどによるデータエ
ラーの発生を検出することができる。被検対象となるレジスタは、前記集積回路全体に平
均的に配置されていればなお良い。また、別の実施の形態に係るエラー検出装置では、電
源異常やノイズなどが特に起こりやすいところに配置されているレジスタを優先して被検
対象に採用するようにしても良い。
【００４８】
図２は、実施の形態（２）に係るエラー検出装置の要部を概略的に示したブロック図で
ある。但し、図１に示したエラー検出装置と同様の構成部分については同符号を付してい
る。図中３１は書込遅延回路を示しており、書込遅延回路３１へは「論理和」を演算して
出力するＯＲ回路１６での演算結果データＱ16が入力されるようになっている。従って、
書込許可信号Ｗ12〜Ｗ14のいずれか１つでもハイレベル「１」であるとき、書込遅延回路
３１へはハイレベル「１」の信号が入力されることになる。
【００４９】
レジスタ１２〜１４からはその内部で保持されているデータＱ12〜Ｑ14が外部へ出力さ
れ、レジスタ１２から出力されたデータＱ12とレジスタ１３から出力されたデータＱ13と
は演算回路１８へ出力されるようになっている。演算回路１８での演算結果データＱ18と
レジスタ１４から出力されたデータＱ14とは演算回路１９へ出力され、演算回路１９での
演算結果データＱ19は比較用データを保持するための比較用レジスタ２０、３２と比較器
２１、３３とへ出力されるようになっている。
【００５０】
比較用レジスタ２０には、演算回路１９から出力される演算結果データＱ19の書き込み
を許可する書込許可信号Ｗ20が書込遅延回路３１から入力されるように構成され、書込許
可信号Ｗ20がハイレベル「１」になると、演算結果データＱ19が比較用レジスタ２０で保
持されるようになっている。また、比較用レジスタ２０からはその内部で保持されている
比較用データＱ20が比較器２１へ出力されるようになっている。
【００５１】
また、比較用レジスタ３２には、演算回路１９から出力される演算結果データＱ19の書
き込みを許可する書込許可信号Ｗ32が書込遅延回路３１から入力されるように構成され、書込許可信号Ｗ32がハイレベル「１」になると、演算結果データＱ19が比較用レジスタ３
２で保持されるようになっている。また、比較用レジスタ３２からはその内部で保持され
ている比較用データＱ32が比較器３３へ出力されるようになっている。なお、後で詳しく
説明するが、比較用レジスタ２０と比較用レジスタ３２とでは、演算結果データＱ19の書
き込みタイミングが異なっている。
【００５２】
書込遅延回路３１は、ＯＲ回路１６からハイレベル「１」の信号を受け取ると、１クロ
ック遅れで、比較用レジスタ２０に対してハイレベル「１」の書込許可信号Ｗ20を出力し
、さらに１クロック遅れで、比較用レジスタ３２に対してハイレベル「１」の書込許可信
号Ｗ32を出力するように構成されている。上記したように、書込許可信号Ｗ12〜Ｗ14のいずれか１つでもハイレベル「１」であるとき、書込遅延回路３１へはハイレベル「１」の
信号が入力されるようになっている。
【００５３】
従って、レジスタ１２〜１４のいずれかへのデータの書き込みが行われたとき（すなわ
ち、演算回路１８、１９での演算によって得られる演算結果データＱ19が変化するとき）
、比較用レジスタ２０（３２）に対してハイレベル「１」の信号が出力され、更新された
演算結果データＱ19が比較用レジスタ２０（３２）で保持されることになる。これにより
、比較用レジスタ２０（３２）には最新の演算結果データＱ19が常に記憶されることにな
る（但し、電源異常やノイズなどによってデータエラーが発生した場合を除く）。
【００５４】
なお、書込遅延回路３１で遅延処理を施しているのは、ＯＲ回路１６からのハイレベル
「１」の信号を受けてすぐに、比較用レジスタ２０（３２）に対してハイレベル「１」の
信号を出力すると、更新された演算結果データＱ19ではなく、まだ更新されていない演算
結果データＱ19が比較用データＱ20（Ｑ32）として比較用レジスタ２０（３２）で保持さ
れるのを防ぐためである。
【００５５】
比較器２１（３３）には、比較用レジスタ２０（３２）から出力される比較用データＱ
20（Ｑ32）と、演算結果データＱ19とが入力されるように構成されている。比較器２１（
３３）はこれら比較用データＱ20（Ｑ32）と演算結果データＱ19とを比較し、比較結果が
真の場合（ここでは両者が同値である場合）にローレベル「０」の比較結果データＱ21（
Ｑ33）を出力し、比較結果が偽の場合にハイレベル「１」の比較結果データＱ21（Ｑ33）を出力するように構成されている。
【００５６】
上記したように、比較用レジスタ２０（３２）には最新の演算結果データＱ19が常に記
憶されることになる。そのため、正常に動作している状態では、比較用データＱ20（Ｑ32
）と演算結果データＱ19とは必ず同値になり、比較器２１（３３）からはローレベル「０
」の比較結果データＱ21（Ｑ33）が出力されることになる。
【００５７】
一方、電源異常やノイズなどによって、レジスタ１２〜１４で保持されているデータＱ
12〜Ｑ14のいずれか１つでも変化すると、その影響を受けて、演算結果データＱ19が変化することになる。但し、この場合、書込許可信号Ｗ12〜Ｗ14がハイレベル「１」になって
いる訳ではないので、比較用レジスタ２０（３２）へはハイレベル「１」の書込許可信号
Ｗ20（Ｗ32）は入力されず、比較用データＱ20（Ｑ32）は更新されない。そのため、比較
用データＱ20（Ｑ32）と演算結果データＱ19とにズレが生じ、比較器２１（３３）からは
ハイレベル「１」の比較結果データＱ21（Ｑ33）が出力されることになる。
【００５８】
また、比較器２１からの比較結果データＱ21と比較器３３からの比較結果データＱ33と
は「論理和」を演算して出力するＯＲ回路３４へ出力され、ＯＲ回路３４での演算結果デ
ータがエラーフラグとして出力される。ＯＲ回路３４は、入力信号のいずれか１つでもハ
イレベル「１」になると、出力信号がハイレベル「１」になる。
【００５９】
また、レジスタ１２〜１４及び比較用レジスタ２０、３２へは、リセット信号が入力さ
れるようになっており、レジスト１２〜１４及び比較用レジスタ２０、３２はリセット信
号を受け取ると、リセット処理を行うようになっている。そのため、例えば、データエラ
ーの発生が検出された場合、レジスタ１２〜１４及び比較用レジスタ２０、３２に対して
、リセット信号を供給し、書き込み処理を少なくとも１回行うことによってレジスタ１２
〜１４及び比較用レジスタ２０、３２を正常な初期の状態へ復帰させることができる。
【００６０】
上記実施の形態（２）に係るエラー検出装置によれば、レジスタ１２〜１４が正常に動
作している状態では、比較用レジスタ２０（３２）で保持されている比較用データＱ20（
Ｑ32）と演算結果データＱ19とは同値になるが、電源異常やノイズなどによって、レジス
タ１２〜１４で保持されるデータＱ12〜Ｑ14のいずれか１つでも変化した状態では、比較
用レジスタ２０（３２）で保持されている比較用データＱ20（Ｑ32）と演算結果データＱ
19とにズレが生じる。従って、比較用データＱ20（Ｑ32）と演算結果データＱ19とを比較
することによって、レジスタ１２〜１４でのデータエラーの発生を検出することができる
。
【００６１】
ところで、正規の書き込みタイミングとほぼ同時に、電源異常やノイズなどによるデー
タエラーが発生し、誤ったデータが比較用レジスタへ書き込まれ、比較用データが誤った
データになるおそれがある。しかしながら、比較用レジスタは比較用レジスタ２０、３２
と複数設けられており、それぞれ異なるタイミングでデータの書き込みが行われるように
なっているので、万一、比較用レジスタ２０、３２のいずれか１つに誤ったデータが書き
込まれたとしても、正しいデータが書き込まれた比較用レジスタが存在するため、データ
エラーの発生を検出することができる。
【００６２】
なお、上記実施の形態（２）に係るエラー検出装置では、比較用レジスタが比較用レジ
スタ２０、３２の２つ設けられている場合について説明しているが、本発明に係るエラー
検出装置は、比較用レジスタが２つの場合に限定されるものではなく、３つ以上であって
も良いことは言うまでもない。
【００６３】
図３は、実施の形態（３）に係るエラー検出装置の要部を概略的に示したブロック図で
ある。図中４１はエラー検出回路を示しており、エラー検出回路４１にはデータバス１１
が接続され、また、書込許可信号Ｗ12〜Ｗ14、及びリセット信号が入力されるように構成
されている。なお、エラー検出回路４１は図１に示したエラー検出装置と同じ構成をして
おり、レジスタ１２〜１４で保持されているデータＱ12〜Ｑ14や、比較器２１での比較結
果を示した比較結果データＱ21が外部へ出力されるようになっている。
【００６４】
また、エラー検出回路１４１はエラー検出回路４１と同様の構成をしており、レジスタ
１１２〜１１４と、ＯＲ回路（図示せず）と、書込遅延回路（図示せず）と、演算回路（
図示せず）と、比較用レジスタ１２０と、比較器１２１とを含んで構成されている。エラ
ー検出回路１４１にはエラー検出回路４１と同様にデータバス１１が接続され、また、レ
ジスタ１１２〜１１４でのデータの書き込みを許可する書込許可信号Ｗ112〜Ｗ114、及びリセット信号が入力されるように構成され、レジスタ１１２〜１１４で保持されているデータＱ112〜Ｑ114や、比較器１２１での比較結果を示した比較結果データＱ121 が外部へ出力されるようになっている。
【００６５】
エラー検出回路４１（比較器21）からの比較結果データＱ21とエラー検出回路１４１（比較器１２１）からの比較結果データＱ121とは「論理和」を演算して出力するＯＲ回路４２へ出力され、ＯＲ回路４２での演算結果データがエラーフラグとして出力される。
ＯＲ回路４２は、入力信号のいずれか１つでもハイレベル「１」になると、出力信号がハ
イレベル「１」になる。
【００６６】
上記実施の形態（３）に係るエラー検出装置によれば、エラー検出回路４１、１４１そ
れぞれでデータエラーの発生を検出することができる。そのため、レジスタ１２〜１４で
データ化けが生じなくても、レジスタ１１２〜１１４でデータ化けが生じていれば、エラ
ー検出回路１４１でデータエラーの発生を検出することができる。またその逆に、レジス
タ１１２〜１１４でデータ化けが生じなくても、レジスタ１２〜１４でデータ化けが生じ
ていれば、エラー検出回路４１でデータエラーの発生を検出することができる。従って、
データエラーの発生をより確実に検出することができる。
【００６７】
また、比較用レジスタが比較用レジスタ２０、１２０と複数設けられており、万一、比
較用レジスタ２０、１２０のいずれか１つに誤ったデータが書き込まれたとしても、正し
いデータが書き込まれた比較用レジスタが存在するため、データエラーの発生を検出する
ことができる。
【００６８】
なお、上記実施の形態（３）に係るエラー検出装置では、エラー検出回路がエラー検出
回路４１、１４１の２つ設けられている場合について説明しているが、本発明に係るエラ
ー検出装置は、エラー検出回路が２つの場合に限定されるものではなく、３つ以上であっ
ても良いことは言うまでもない。
【００６９】
また、各エラー検出回路については、集積回路（ＬＳＩなど）上に散在するように配置
されている方が良い。例えば、図４に示したように、エラー検出回路４１、１４１、１４
１Ａ〜１４１ＧがＬＳＩ４３上に散在するように配置されていれば、ＬＳＩ４３の全体に
わたって電源異常やノイズなどによるデータエラーの発生を検出することができる。エラ
ー検出回路は、前記集積回路全体に平均的に配置されていればなお良い。また、別の実施
の形態に係るエラー検出装置では、電源異常やノイズなどが起こりやすいところに優先し
てエラー検出回路を設けるようにしても良い。
【００７０】
また、被検対象となるレジスタ１２〜１４、１１２〜１１４などを配置場所に基づいて
グループ分けする（すなわち、接近しているものどうしでグループ化する）ことによって
、各回路を接続する配線の距離を短くすることができ、回路構成を簡単なものにすること
ができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態（１）に係るエラー検出装置の要部を概略的に示したブロック図である。
【図２】実施の形態（２）に係るエラー検出装置の要部を概略的に示したブロック図である。
【図３】実施の形態（３）に係るエラー検出装置の要部を概略的に示したブロック図である。
【図４】別の実施の形態に係るエラー検出装置を説明するための説明図である。
【図５】従来のエラー検出装置の要部を概略的に示したブロック図である。
【符号の説明】
【００７２】
１１  データバス
１２、１３、１４、１１２、１１３、１１４  レジスタ
１５、１６、３４、４２  ＯＲ回路
１７、３１  書込遅延回路
１８、１９  演算回路
２０、３２、１２０  比較用レジスタ
２１、３３、１２１  比較器
４１、１４１、１４１Ａ〜１４１Ｇ  エラー検出回路
【図１】
2006195863.tif 000003
【図２】
2006195863.tif 000004
【図３】
2006195863.tif 000005
【図４】
2006195863.tif 000006
【図５】
2006195863.tif 000007