(57)【要約】【課題】差動回路の長所であるＣＭＲＲまたはＩＩＰ２を大きくしながら、ＩＩＰ３を改善することができる差動増幅回路を提供する。【解決手段】本発明による差動増幅回路は、所定の抵抗値を有する第1負荷端及び第2負荷端、第1入力電圧及び第2入力電圧との差を増幅させるように差動双をなす第1差動端及び電源電圧端子と接地端子との間に直列に連結された所定の大きさの電流駆動能力を有する定電流源とを含むメイン差動増幅部；及び上記第1負荷端及び第2負荷端と接地との間にそれぞれ連結される第3入力電圧と第4入力電圧との差を増幅させるように差動双をなす第2差動端を備えた補助差動増幅部；とを含めてなる。【選択図】図３
2006135932.tif 000002
【特許請求の範囲】
【請求項１】
所定の抵抗値を有する第１の負荷端及び第２の負荷端、
第１の入力電圧及び第２の入力電圧との差を増幅させるように差動双をなす第１の差動端及び電源電圧端子と接地端子との間に直列に連結された所定の大きさの電流駆動能力を有する定電流源を含むメイン差動増幅部；及び
上記第１の負荷端及び第２の負荷端と接地との間にそれぞれ連結される第３の入力電圧と第４の入力電圧との差を増幅させるように差動双をなす第２の差動端を備える補助差動増幅部；とを含めて構成される
ことを特徴とする差動増幅回路。
【請求項２】
上記第１の差動端は第１及び第２のトランジスタとが差動双をなし、第２の差動端は第３及び第４のトランジスタとが差動双をなす
ことを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
上記第１の差動端は第１及び第２のトランジスタとが差動双をなし、第２の差動端はカスコード連結された第３及び第４のトランジスタとカスコード連結された第５及び第６のトランジスタとが差動双をなす
ことを特徴とする請求項１に記載の差動増幅回路。
【請求項４】
上記第１の差動端はカスコード連結された第１及び第２のトランジスタとカスコード連結された第３及び第４のトランジスタとが差動双をなし、第２の差動端はカスコード連結された第５及び第６のトランジスタとが差動双をなす
ことを特徴とする請求項１に記載の差動増幅回路。
【請求項５】
上記第１の差動端はカスコード連結された第１及び第２のトランジスタとカスコード連結された第３及び第４のトランジスタとが差動双をなし、第２の差動端はカスコード連結された第５及び第６のトランジスタとカスコード連結された第７及び第８のトランジスタとが差動双をなす
ことを特徴とする請求項１に記載の差動増幅回路。
【請求項６】
所定の負荷能力を有する第１の負荷端及び第２の負荷端；
第１の入力電圧及び第２の入力電圧との差を増幅させるように差動双をなす第１の差動端及び電源電圧端子と接地端子との間に直列に連結された所定の大きさの電流駆動能力を有する定電流源を含むメイン差動増幅部、及び上記第１の負荷端及び第２の負荷端と接地との間にそれぞれ連結される第３の入力電圧と第４の入力電圧との差を増幅させるように差動双をなす第２の差動端を備える補助差動増幅部を含む差動増幅部；及び
第１、第２及び第３の端子をそれぞれ備える第１及び第２のトランジスタから構成される第１のミキサ部、第１、第２及び第３の端子をそれぞれ備える第３及び第４のトランジスタから構成される第２のミキサ部とを含み、上記第１のミキサ部及び第２のミキサ部とはそれぞれ上記第１の負荷端及び第２の負荷端と差動増幅部との間に連結されるミキサ部；とを含めてなる
ことを特徴とする差動増幅部を含むミキサ回路。
【請求項７】
上記第１の差動端は第１及び第２のトランジスタとが差動双をなし、第２の差動端は第３及び第４のトランジスタとが差動双をなす
ことを特徴とする請求項６に記載の差動増幅部を含むミキサ回路。
【請求項８】
上記第１の差動端は第１及び第２のトランジスタとが差動双をなし、第２の差動端はカスコード連結された第３及び第４のトランジスタとカスコード連結された第５及び第６のトランジスタとが差動双をなす
ことを特徴とする請求項６に記載の差動増幅部を含むミキサ回路。
【請求項９】
上記第１の差動端はカスコード連結された第１及び第２のトランジスタとカスコード連結された第３及び第４のトランジスタとが差動双をなし、第２の差動端は第５及び第６のトランジスタとが差動双をなす
ことを特徴とする請求項６に記載の差動増幅部を含むミキサ回路。
【請求項１０】
上記第１の差動端はカスコード連結された第１及び第２のトランジスタとカスコード連結された第３及び第４のトランジスタとが差動双をなし、第２の差動端はカスコード連結された第５及び第６のトランジスタとカスコード連結された第７及び第８のトランジスタとが差動双をなす
ことを特徴とする請求項６に記載の差動増幅部を含むミキサ回路。
【請求項１１】
上記第１の差動端及び第２の差動端とをなすそれぞれのトランジスタは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）またはバイポーラジャンクショントランジスタ（ＢＪＴ）である
ことを特徴とする請求項７乃至請求項１０のいずれかに記載の差動増幅部を含むミキサ回路。
【請求項１２】
負荷抵抗をそれぞれ備える第１の負荷端及び第２の負荷端；
第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部、第１、第２及び第３の端子をそれぞれ備える第３及び第４のトランジスタとから構成される第２のミキサ部とを含み、第１及び第３のトランジスタそれぞれの第１の端子と第２及び第４のトランジスタそれぞれの第１の端子とはカップルになって上記第１及び第２の負荷端に連結され、第１乃至第４のトランジスタそれぞれの第２の端子に局部発振信号が入力され、第１及び第２のトランジスタそれぞれの第３の端子と第３及び第４のトランジスタそれぞれの第３の端子とはカップルになって増幅端に連結されるミキサ端；及び
第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、
上記増幅端は、
上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はスイッチング端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び
上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はスイッチング端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めて構成される
ことを特徴とするダブルバランスミキサ回路。
【請求項１３】
上記第１乃至第８のトランジスタはＭＯＳトランジスタまたはバイポーラジャンクショントランジスタである
ことを特徴とする請求項１２に記載のダブルバランスミキサ回路。
【請求項１４】
ミキサ端にバイアス電流を供給するための第１及び第２のバイアス電流源；
それぞれ第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部及びそれぞれ第１、第２及び第３の端子を備える第３及び第４のトランジスタとから構成される第２のミキサ部とを含み、第１乃至第４のトランジスタそれぞれの第３の端子は増幅端に連結され、それぞれの第２の端子に局部発振信号が入力され、第１及び第３のトランジスタそれぞれの第１の端子と第２及び第４のトランジスタそれぞれの第１の端子とはカップルになって出力端に連結されるミキサ端；及び
第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、
上記増幅端は、
上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び
上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めて構成される
ことを特徴とするフォールデッドカスコードミキサ回路。
【請求項１５】
上記第１乃至第４のトランジスタはＰＭＯＳトランジスタまたはバイポーラジャンクショントランジスタであり、上記第５乃至第８のトランジスタはＭＯＳトランジスタまたはバイポーラジャンクショントランジスタである
ことを特徴とする請求項１４に記載のフォールデッドカスコードミキサ回路。
【請求項１６】
受動素子インダクタとキャパシタとが並列に接続される第１の負荷端及び第２の負荷端；
それぞれ第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部及びそれぞれ第１、第２及び第３の端子を備える第３及び第４のトランジスタとから構成される第２のミキサ部とを含み、第１乃至第４のトランジスタそれぞれの第３の端子は増幅端に連結され、それぞれの第２の端子に局部発振信号が入力され、第１及び第３のトランジスタそれぞれの第１の端子と第２及び第４のトランジスタそれぞれの第１の端子とはカップルになって出力端に連結されるミキサ端；及び
第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、
上記増幅端は、
上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び
上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めて構成される
ことを特徴とするＬＣ−フォールデッドカスコードミキサ回路。
【請求項１７】
上記第１乃至第４のトランジスタはＰＭＯＳトランジスタまたはバイポーラジャンクショントランジスタであり、上記第５乃至第８のトランジスタはＭＯＳトランジスタまたはバイポーラジャンクショントランジスタである
ことを特徴とする請求項１６に記載のＬＣ−フォールデッドカスコードミキサ回路。
【請求項１８】
ミキサ端にバイアス電流を供給するための第１及び第２のバイアス電流源；
それぞれ第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部、それぞれ第１、第２及び第３の端子を備える第３及び第４のトランジスタとから構成される第２のミキサ部と上記第１のミキサ部及び第２のミキサ部にバイアスを印加するための定電流源とを含み、第１及び第３のトランジスタそれぞれの第１の端子及び第２及び第４のトランジスタそれぞれの第１の端子はカップルになって出力端に連結され、第１乃至第４のトランジスタそれぞれの第２の端子には局部発振信号が入力され、第１及び第２のトランジスタそれぞれの第3の端子はカップルになって増幅端に連結され第３及び第４のトランジスタそれぞれの第3の端子はカップルになって増幅端に連結されるミキサ端；及び
第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、
上記増幅端は、
上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び
上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めて構成される
ことを特徴とするフォールデッドカスコードミキサ回路。
【請求項１９】
上記第１乃至第４のトランジスタはＰＭＯＳトランジスタまたはバイポーラジャンクショントランジスタであり、上記第５乃至第８のトランジスタはＭＯＳトランジスタまたはバイポーラジャンクショントランジスタである
ことを特徴とする請求項１８に記載のフォールデッドカスコードミキサ回路。
【請求項２０】
受動素子インダクタとキャパシタとが並列に接続される第１の負荷端及び第２の負荷端；
それぞれ第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部、それぞれ第１、第２及び第３の端子を備える第３及び第４のトランジスタとから構成される第２のミキサ部、上記第１のミキサ部及び第２のミキサ部とにバイアスを印加するための定電流源とを含み、第１及び第３のトランジスタそれぞれの第１の端子と第２及び第４のトランジスタそれぞれの第１の端子はカップルになって出力端に連結され、第１乃至第４のトランジスタそれぞれの第２の端子には局部発振信号が入力され、第１及び第２のトランジスタそれぞれの第３の端子はカップルになって増幅端に連結され第３及び第４のトランジスタそれぞれの第３の端子はカップルになって増幅端に連結されるミキサ端；及び
第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、
上記増幅端は、
上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び
上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めて構成される
ことを特徴とするＬＣ−フォールデッドカスコードミキサ回路。
【請求項２１】
上記第１乃至第４のトランジスタはＰＭＯＳトランジスタまたはバイポーラジャンクショントランジスタであり、上記第５乃至第８のトランジスタはＭＯＳトランジスタまたはバイポーラジャンクショントランジスタである
ことを特徴とする請求項２０に記載のＬＣ−フォールデッドカスコードミキサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅回路に関するものであって、より詳しくは線形性を改善させた差動増幅回路及びその差動増幅回路を含むミキサ回路に関するものである。
【背景技術】
【０００２】
シングルエンド（Single ended）回路から構成されたＲＦ回路はＳＯＣ（System on a Chip）のような高集積回路で信号カップリング（signal coupling）または偶数次歪曲（even order distortion）のような問題がある。従って、このような問題を解決するために差動回路を用いている。即ち、差動回路はＣＭＲＲ（Common Mode Rejection Ratio）とＩＩＰ２が高くて先に論議した問題点に効果的である。
【０００３】
また、ＲＦ回路において線形性はもっとも重要な要素であるが、これは増幅回路のトランスコンダクタンスの２次微分係数（ｇｍ″）値と非常に密接な関連がある。
【０００４】
本願の出願人はこのような線形性を向上させるための方法として２００１年に特許文献１の韓国内出願を出したことがあり、特許文献２の米国特許登録を受けたことがある。特許文献１及び特許文献２はトランスコンダクタンスの２次微分係数（ｇｍ″）を、補助トランジスタを使用して相殺させる方法である。
【０００５】
しかし、特許文献１及び特許文献２から提案されたものはシングルエンド形態の回路である。非特許文献１を参照すれば、特許文献１及び特許文献２から提案した方法を単に差動回路に適用する際には先に述べた差動回路の長所である高いＣＭＲＲとＩＩＰ２が得られないという問題点があるということが開示されている。
【特許文献１】韓国特許出願第２００１−０００３２７７号
【特許文献２】米国特許第６６９３４９３号
【非特許文献１】ディー・マンストレッタ（D.Manstretta）外２名，「ＣＭＯＳダウンコンバータにおける２次相互変調メカニズム（Second-order intermodulation mechanisms in CMOS down-converters）」，ジャーナル・オブ・ソリッドステート・サーキット（Journal of Solid-State Circuits），（米国），アイトリプルイー（IEEE），２００３年３月，第３８巻，第３号，ｐ．３９４−４０６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような問題点を克服するための本発明の目的は差動回路の長所であるＣＭＲＲまたはＩＩＰ２を大きくしながら、ＩＩＰ３を改善することができる差動増幅回路を提供することにある。
【０００７】
本発明の他の目的は、差動回路の長所を生かし線形性を改善することができるミキサ回路を具現する差動増幅回路を提供することにある。
【０００８】
本発明による差動増幅回路は、所定の抵抗値を有する第１の負荷端及び第２の負荷端、第１の入力電圧及び第２の入力電圧との差を増幅させるように差動双をなす第１の差動端及び電源電圧端子と接地端子との間に直列に連結された所定の大きさの電流駆動能力を有する定電流源を含むメイン差動増幅部；及び上記第１の負荷端及び第２の負荷端と接地との間にそれぞれ連結される第３の入力電圧と第４の入力電圧との差を増幅させるように差動双をなす第２の差動端を備える補助差動増幅部；とを含めてなる。
【０００９】
これによると、メイン差動増幅部のｇｍ″の陰の値（negative value）を補助差動増幅部のｇｍ″の陽の値（positive value）で相殺させｇｍ″値を最小化して線形性を改善させた差動増幅回路を具現することが可能になる。また、これと共にメイン差動増幅部と補助差動増幅部とを結合した差動増幅回路を使用して上記のような長所を有しながら差動動作を問題なく遂行することができる。また、補助差動増幅部のみをカスコードから構成した差動増幅回路、メイン差動増幅部のみをカスコードから構成した差動増幅回路、補助差動増幅部及びメイン差動増幅部とをカスコードから構成した差動増幅回路で具現することができるようになる。
【００１０】
なお、本発明によるミキサ回路は、所定の抵抗値を有する第１の負荷抵抗と第１の入力電圧が入力される第１のトランジスタが直列に連結され、所定の抵抗値を有する第２の負荷抵抗と第２の入力電圧が入力される第２のトランジスタが直列に連結され、所定の大きさの電流駆動能力を有する定電流源が電源電圧端子と接地端子との間に直列に連結されるメイン差動増幅部、及び上記第１の負荷抵抗と第１のトランジスタとの間の任意のノードと接地端子との間に連結され第３の入力電圧が入力される第３のトランジスタと、上記第２の負荷抵抗と第２のトランジスタとの間の任意のノードと接地端子との間に連結され第４の入力電圧が入力される第４のトランジスタとを備えた補助差動増幅部を含めて構成される差動増幅部；及び第１、第２及び第３の端子をそれぞれ備える第１及び第２のトランジスタから構成される第１の回路部、第１、第２及び第３の端子をそれぞれ備える第３及び第４のトランジスタから構成される第２の回路部を含み上記増幅端に連結されるミキサ端；とを含めてなる。
【００１１】
これによると、本発明による差動増幅回路をミキサ回路に具現し増幅端の線形性を改善させたミキサ回路を具現することが可能になる。
【００１２】
また、本発明によるミキサ回路は、負荷抵抗をそれぞれ備える第１の負荷端及び第２の負荷端；第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部、第１、第２及び第３の端子をそれぞれ備える第３及び第４のトランジスタとから構成される第２のミキサ部とを含み、第１及び第３のトランジスタそれぞれの第１の端子と第２及び第４のトランジスタそれぞれの第１の端子とはカップルになって上記第１及び第２の負荷端に連結され、第１乃至第４のトランジスタそれぞれの第２の端子に局部発振信号が入力され、第１及び第２のトランジスタそれぞれの第３の端子と第３及び第４のトランジスタそれぞれの第３の端子とはカップルになって増幅端に連結されるミキサ端；及び第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、上記増幅端は、上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はスイッチング端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はスイッチング端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めてなる。
【００１３】
これによると、本発明による差動増幅回路をミキサ回路に具現して増幅端の線形性を改善させたダブルバランスミキサ回路を具現することが可能になる。
【００１４】
なお、本発明によるミキサ回路は、ミキサ端にバイアス電流を供給するための第１及び第２のバイアス電流源；それぞれ第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部及びそれぞれ第１、第２及び第３の端子を備える第３及び第４のトランジスタとから構成される第２のミキサ部とを含み、第１乃至第４のトランジスタそれぞれの第３の端子は増幅端に連結され、それぞれの第２の端子に局部発振信号が入力され、第１及び第３のトランジスタそれぞれの第１の端子と第２及び第４のトランジスタそれぞれの第１の端子とはカップルになって出力端に連結されるミキサ端；及び第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、上記増幅端は、上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めてなる。
【００１５】
これによると、本発明による差動増幅回路をミキサ回路に具現して増幅端の線形性を改善させたフォールデッドカスコードミキサ回路を具現することが可能になり、上記第１乃至第４のトランジスタはＰＭＯＳで具現することが望ましい。
【００１６】
また、本発明によるミキサ回路は、受動素子インダクタとキャパシタとが並列に接続される第１の負荷端及び第２の負荷端；それぞれ第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部及びそれぞれ第１、第２及び第３の端子を備える第３及び第４のトランジスタとから構成される第２のミキサ部とを含み、第１乃至第４のトランジスタそれぞれの第３の端子は増幅端に連結され、それぞれの第２の端子に局部発振信号が入力され、第１及び第３のトランジスタそれぞれの第１の端子と第２及び第４のトランジスタそれぞれの第１の端子とはカップルになって出力端に連結されるミキサ端；及び第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、上記増幅端は、上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めてなる。
【００１７】
これによると、本発明による差動増幅回路をミキサ回路に具現して増幅端の線形性を改善させたＬＣ−フォールデッドカスコードミキサ回路を具現することが可能になり、上記第１乃至第４のトランジスタはＰＭＯＳで具現することが望ましい。
【００１８】
また、本発明によるミキサ回路は、ミキサ端にバイアス電流を供給するための第１及び第２のバイアス電流源；それぞれ第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部、それぞれ第１、第２及び第３の端子を備える第３及び第４のトランジスタとから構成される第２のミキサ部と上記第１のミキサ部及び第２のミキサ部にバイアスを印加するための定電流源とを含み、第１及び第３のトランジスタそれぞれの第１の端子及び第２及び第４のトランジスタそれぞれの第１の端子はカップルになって出力端に連結され、第１乃至第４のトランジスタそれぞれの第２の端子には局部発振信号が入力され、第１及び第２のトランジスタそれぞれの第3の端子はカップルになって増幅端に連結され第３及び第４のトランジスタそれぞれの第3の端子はカップルになって増幅端に連結されるミキサ端；及び第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、上記増幅端は、上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めてなる。
【００１９】
また、本発明によるミキサ回路は、受動素子インダクタとキャパシタとが並列に接続される第１の負荷端及び第２の負荷端；それぞれ第１、第２及び第３の端子を備える第１及び第２のトランジスタとから構成される第１のミキサ部、それぞれ第１、第２及び第３の端子を備える第３及び第４のトランジスタとから構成される第２のミキサ部、上記第１のミキサ部及び第２のミキサ部とにバイアスを印加するための定電流源とを含み、第１及び第３のトランジスタそれぞれの第１の端子と第２及び第４のトランジスタそれぞれの第１の端子はカップルになって出力端に連結され、第１乃至第４のトランジスタそれぞれの第２の端子には局部発振信号が入力され、第１及び第２のトランジスタそれぞれの第３の端子はカップルになって増幅端に連結され第３及び第４のトランジスタそれぞれの第３の端子はカップルになって増幅端に連結されるミキサ端；及び第５及び第６のトランジスタと第７及び第８のトランジスタとがそれぞれ差動双をなす増幅端を含み、上記増幅端は、上記第５及び第６のトランジスタとが差動双をなし、上記第５及び第６のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子はカップルになって所定の大きさの電流駆動能力を有する定電流源に直列に連結されるメイン差動増幅部；及び上記第７及び第８のトランジスタとが差動双をなし、上記第７及び第８のトランジスタそれぞれは第１、第２及び第３の端子を備え、それぞれの第１の端子はミキサ端に連結され、それぞれの第２の端子は入力端に連結され、それぞれの第３の端子は接地される補助差動増幅部；とを含めてなる。
【発明の効果】
【００２０】
本発明による差動増幅回路は差動回路の長所であるＣＭＲＲまたはＩＩＰ２を大きくすることができ、ＩＩＰ３を改善することができる。
【００２１】
なお、本発明による差動増幅部を備えるミキサ回路にも適用が可能であり、差動回路の長所を生かすと共に線形性を改善することができるミキサ回路を具現するようになる。
【発明を実施するための最良の形態】
【００２２】
以下では、本発明による差動増幅回路の基本構成を説明し、このような基本構成を活用した実施例を具体的に説明する。
【００２３】
また、以下はＭＯＳＦＥＴを中心に説明する。しかし、本発明の精神はＭＯＳＦＥＴのみならず増幅器で使えられるバイポーラジャンクショントランジスタにも適用することができる。従って、たとえ本明細書ではＭＯＳＦＥＴを中心に説明しても、本発明の概念と範囲がＭＯＳＦＥＴに限られるのではない。
【００２４】
図１は、本発明において提案しようとする差動増幅回路の中で、電流バイアスされた差動増幅回路の差動増幅部（Fully Differential Amplifier, FDA）を図示したものである。
【００２５】
図示したように、差動増幅部は第１及び第２の負荷抵抗（Ｒ１１、Ｒ１２）、第１及び第２のＮＭＯＳトランジスタ（ＭＮ１１、ＭＮ１２）、及びバイアス電流ソース（Ibias）とを含む。一般に差動増幅器において、第１及び第２の負荷抵抗（Ｒ１１、Ｒ１２）は同一の抵抗値を有し、第１及び第２のＮＭＯＳトランジスタ（ＭＮ１１、ＭＮ１２）は同一の特性を有するように設定される。第１及び第２のＮＭＯＳトランジスタ（ＭＮ１１、ＭＮ１２）それぞれのゲートには第１及び第２の入力電圧（Ｖｉｎ＋、Ｖｉｎ−）が印加され、差動増幅器は入力電圧の差を増幅するようになる。
【００２６】
図２は、本発明において提案しようとする差動増幅回路の中で、電流バイアスの無い差動増幅回路の差動増幅部（Pseudo Differential Amplifier, PDA）を図示したものである。
【００２７】
図示したように、差動増幅部は第１及び第２の負荷抵抗（Ｒ２１、Ｒ２２）と、第１及び第２のＮＭＯＳトランジスタ（ＭＮ２１、ＭＮ２２）とを含む。図１に図示した差動増幅回路の差動増幅部と同様に、第１及び第２の負荷抵抗（Ｒ１１、Ｒ１２）は同一の抵抗値を有し、第１及び第２のＮＭＯＳトランジスタ（ＭＮ２１、ＭＮ２２）は同一の特性を有するように設定される。第１及び第２のＮＭＯＳトランジスタ（ＭＮ２１、ＭＮ２２）それぞれのゲートには第１及び第２の入力電圧（Ｖｉｎ＋、Ｖｉｎ−）が印加され、差動増幅器は入力電圧の差を増幅するようになる。
【００２８】
図３は、本発明による差動増幅回路を説明するための基本的な構成を有する回路図を図示したものである。
【００２９】
図３に図示したように、本発明による差動増幅回路は上記図１に図示した電流バイアスされた差動増幅回路の差動増幅部（FDA）をメイン差動増幅部として使用し、図２に図示した電流バイアスの無い差動増幅回路の差動増幅部（PDA）を補助差動増幅部として並列に結合させた形態を有する。
【００３０】
第１及び第２の負荷抵抗（Ｒ３１、Ｒ３２）、第１及び第２のＮＭＯＳトランジスタ（ＭＮ３１、ＭＮ３２）、及びバイアス電流ソース（Ibias）とを含むメイン差動増幅部（３１）と、第３及び第４のＮＭＯＳトランジスタ（ＭＮ３３、ＭＮ３４）とを含む補助差動増幅部（３２）を有する。
【００３１】
メイン差動増幅部（３１）は第１の負荷抵抗（Ｒ３１）と第１のＮＭＯＳトランジスタ（ＭＮ３１）が直列に連結され、第２の負荷抵抗（Ｒ３２）と第２のＮＭＯＳトランジスタ（ＭＮ３２）が直列に連結される。第１及び第２のＮＭＯＳトランジスタ（ＭＮ３１、ＭＮ３２）は第１及び第２の負荷抵抗（Ｒ３１、Ｒ３２）によりそれぞれ内部の供給電圧（Ｖｄｄ）に連結され、差動モードで動作するための電流源（Ibias）が上記第１及び第２のＮＭＯＳトランジスタ（ＭＮ３１、ＭＮ３２）のソースと基準電位ＧＮＤとの間に連結されている。
【００３２】
また、第１のＮＭＯＳトランジスタ（ＭＮ３１）のゲートには第１の入力電圧（Ｖｉｎ＋）が入力され、第２のＮＭＯＳトランジスタ（ＭＮ３２）のゲートには第２の入力電圧（Ｖｉｎ−）が入力され、２つの入力間の差に該当する電圧を出力する。
【００３３】
補助差動増幅部（３２）は、第３及び第４のＮＭＯＳトランジスタ（ＮＭ３３、ＭＮ３４）を有する。第３のＮＭＯＳトランジスタ（ＭＮ３３）のドレーンは第１のＮＭＯＳトランジスタ（ＭＮ３１）のドレーンと共有し、ソースは基準電位ＧＮＤと連結され、第４のＮＭＯＳトランジスタ（ＭＮ３４）のドレーンは第２のＮＭＯＳトランジスタ（ＭＮ３２）のドレーンと共有し、ソースは基準電位ＧＮＤと連結される。第３及び第４のＮＭＯＳトランジスタ（ＭＮ３３、ＭＮ３４）のゲートにはそれぞれ第１及び第２の入力電圧（Ｖｉｎ＋、Ｖｉｎ−）が印加され、バイアス電圧（Vbias）が印加される。
【００３４】
以下、本発明の一実施例による回路の動作特性を図３乃至図６を参照して説明する。
【００３５】
先ず、メイン差動増幅部で使用された電流源のある差動回路（Fully Differential Amplifier, FDA）と補助差動増幅部で使用された電流源の無い差動回路（Pseudo Differential Amplifier, PDA）における差動回路の長所であるＩＩＰ２とＣＭＲＲと関連した特性を調べてみれば、メイン差動増幅部（３１）にはバイアス電流ソース（Ibias）が同相（common mode）信号には無限大のフィードバックを掛け、差動（differential mode）信号には仮想接地で作用するためＣＭＲＲ（Common Mode Rejection Ratio）とＩＩＰ２（Input 2nd intercept Point）とが比較的に高く示される。反面、補助差動増幅部にはバイアス電流ソース（Ibias）が存在しないためメイン差動増幅部とは違ってＣＭＲＲが低くＩＩＰ２も低く示される。
【００３６】
メイン差動増幅部（３１）のみの増幅回路を駆動させる場合、電流（Ｉ）及びドレーン電流に対するゲート電圧の１次、２次、３次の微分値（ｇｍ、ｇｍ′、ｇｍ″）が図４（ａ）に図示されている。
【００３７】
特に、ドレーン電流に対するゲート電圧の３次の微分値（ｇｍ″）の大きさは３次歪曲信号（IMD3、3rd order inter-modulation distortion）と密接な関連がある値であり、ｇｍ″の大きさが小さいほど線形性（ＩＩＰ３）が向上される。
【００３８】
しかし、図４（ｂ）に図示したように、使用しようとするバイアス領域においてＩＩＰ３の特性を左右するｇｍ″の値が陰の値（negative value）で示されている。
【００３９】
メイン差動増幅部（３１）の構造では、ｇｍ″の陰の値を電流源（Ibias）を変化させる方法としては陽の値（positive value）に変換できず、ただ、電流源（Ibias）を変化させることによりｇｍ″の大きさのみを変換させることができるだけである。従って、ｇｍ″の陰の値を陽の値に変換するために、補助差動増幅部（３２）を用いるようになる。
【００４０】
図４（ｃ）は、本発明の一実施例による補助差動増幅部において、バイアス変化に応じるｇｍ″の値の変化を図示したものである。
【００４１】
図４（ｃ）に図示したように、補助差動増幅部にバイアス電圧を変化させることによってｇｍ″の陰の値を陽の値に変換できることが分かる。
【００４２】
図３に戻って、本発明の一実施例による差動増幅回路はメイン差動増幅部（３１）と補助差動増幅部（３２）とが並列に構成されることによって、メイン差動増幅部（３１）のｇｍ″の陰の値を補助増幅部（３２）のｇｍ″の陽の値で相殺させｇｍ″を無視できる値で作れるようになる。また、補助差動増幅部（３２）の第３の及び第４のＮＭＯＳトランジスタ（ＭＮ３３、ＭＮ３４）には電流が殆ど流れないため利得（gain）が存在せず、従ってＣＭＲＲはメイン差動増幅部（３１）により左右される動作を遂行するため、ＣＭＲＲが高く、これによってＩＩＰ２も高いため、差動増幅回路の長所を活かしながら線形性を改善させることができるようになる。
【００４３】
図５は、補助増幅部とメイン増幅部の結合によるトランスコンダクタンスの２次微分係数（ｇｍ″）相殺を通した線形性の改善を示すためのグラフを図示したものである。図５に図示したように、補助増幅部（５１０）におけるｇｍ″特性とメイン増幅部（５２０）のｇｍ″特性との和の結果が本発明による差動増幅部（５３０）における相殺され線形化された区間であることが分かる。
【００４４】
図６は本発明による差動増幅回路を有し補助差動増幅部の第３の及び第４のＮＭＯＳトランジスタ（ＭＮ３３、ＭＮ３４）に印加されるバイアスを調節してＩＩＰ３をシミュレーションした結果を図示したものである。
【００４５】
図示したように、バイアスのない場合にはＩＩＰ３の値が−１．３１５ｄＢｍであり、バイアス値が６０である場合にはＩＩＰ３が９．９１７ｄＢｍ、バイアス値が１４５である場合にはＩＩＰ３が１１．７２０ｄＢｍであって、全体として１０ｄＢｍ程度改善させることができる。
【００４６】
図７は、本発明の一実施例によるカスコード補助差動増幅部を有する差動増幅器を説明するため図示したものである。
【００４７】
図示したように、本発明による差動増幅回路は電流バイアスされたメイン差動増幅部と電流バイアスの無い補助カスコード差動増幅部とを並列に結合させた形態を有する。
【００４８】
メイン差動増幅部（７１）は、第１及び第２の負荷抵抗（Ｒ７１、Ｒ７２）、第１及び第２のＮＭＯＳトランジスタ（ＭＮ７１、ＭＮ７２）、及びバイアス電流ソース（Ibias）とを含む。
【００４９】
補助カスコード差動増幅部（７２）はカスコード連結された第３のＮＭＯＳトランジスタ（ＭＮ７３）及び第４のＮＭＯＳトランジスタ（ＭＮ７４）を含む第１の回路部、及びカスコード連結された第５のＮＭＯＳトランジスタ（ＭＮ７５）及び第６のＮＭＯＳトランジスタ（ＭＮ７６）を含む第２の回路部とから構成される。第１の回路部（７３）と第２の回路部（７４）は差動双をなし、第３及び第５のＮＭＯＳトランジスタ（ＭＮ７３、ＭＮ７５）のゲートはＧＮＤに連結され、第４及び第６のＮＭＯＳトランジスタ（ＭＮ７４、ＭＮ７６）のゲートにはバイアス電圧（Vbias）が印加される。
【００５０】
メイン差動増幅部（７１）は第１の負荷抵抗（Ｒ７１）と第１のＮＭＯＳトランジスタ（ＭＮ７１）が直列に連結され、第２の負荷抵抗（Ｒ７２）と第２のＮＭＯＳトランジスタ（ＭＮ７２）が直列に連結される。第１及び第２のＮＭＯＳトランジスタ（ＭＮ７１、ＭＮ７２）は第１及び第２の負荷抵抗（Ｒ７１、Ｒ７２）によりそれぞれ内部の供給電圧（Vdd）に連結され、差動モードで動作するための電流源（Ibias）が上記第１及び第２のＮＭＯＳトランジスタ（ＭＮ７１、ＭＮ７２）のソースと基準電位ＧＮＤとの間に連結されている。
【００５１】
また、第１のＮＭＯＳトランジスタ（ＭＮ７１）のゲートには第１の入力電圧（Ｖｉｎ＋）が入力され、第２のＮＭＯＳトランジスタ（ＭＮ７２）のゲートには第２の入力電圧（Ｖｉｎ−）が入力される。差動増幅器は入力電圧の差を増幅するようになる。
【００５２】
補助カスコード差動増幅部（７２）のカスコード増幅器はトランジスタのゲートとドレーンとの間のミラーキャパシタンス（Miller capacitance）が減少される。これによって、増幅器の周波数特性が改善され、トランジスタドレーン側で取る出力抵抗が増加する。これによって、ドレーン側に負荷を接続して獲得することができる利得が増加する。
【００５３】
また、メイン差動増幅部（７１）と補助カスコード差動増幅部（７２）が並列に構成されることによって、メイン差動増幅部（７１）のｇｍ″の陰の値を補助カスコード増幅部（７２）のｇｍ″の陽の値で相殺させ、ｇｍ″ を無視できる値で作られるようになる。また、補助カスコード差動増幅部（７２）の第３の及び第6のＮＭＯＳトランジスタ（ＭＮ７３、ＭＮ７６）には電流が殆ど流れないため利得が存在せず、従ってＣＭＲＲはメイン差動増幅部（７１）により左右される動作を遂行するため、ＣＭＲＲが高く、これによってＩＩＰ２も高くなり、差動増幅回路の長所を活かしながら線形性を改善させることができるようになる。
【００５４】
図７に図示したカスコード補助差動増幅部を有する差動増幅回路と同様に、メイン差動増幅部をカスコードで構成し差動増幅回路を構成することも可能であり、補助差動増幅部とメイン差動増幅部をカスコードで構成し差動増幅回路を構成することも可能であることは言うまでもない。
【００５５】
図８は、本発明の一実施例によるカスコード補助差動増幅部を有するダブルバランスミキサ回路を図示したものである。
【００５６】
ダブルバランスミキサ回路は負荷端（８１）、ミキサ端（８２）及び増幅端（８３）とから構成される。
【００５７】
負荷端（８１）は負荷抵抗（Ｒ８１、Ｒ８２）を備え、それぞれの負荷抵抗（Ｒ８１、Ｒ８２）はミキサ端（８２）に連結される。
【００５８】
ミキサ端（８２）は第１及び第２のＮＭＯＳトランジスタ（ＭＮ８１、ＭＮ８２）とが差動双をなす第１のミキサ部と、第３及び第４のＮＭＯＳトランジスタ（ＭＮ８３、ＭＮ８４）とが差動双をなす第２のミキサ部とを含む。第１乃至第４のＮＭＯＳトランジスタ（ＭＮ８１、ＭＮ８２、ＭＮ８３、ＭＮ８４）のゲートには局部発振信号（ＬＯ＋、ＬＯ−）がそれぞれ入力され、第１及び第２のＮＭＯＳトランジスタ（ＭＮ８１、ＭＮ８２）のソースと、第３及び第４のＮＭＯＳトランジスタ（ＭＮ８３、ＭＮ８４）のソースはそれぞれカップルになって増幅端に連結される。
【００５９】
増幅端（８３）は第５及び第６のＮＭＯＳトランジスタ（ＭＮ８５、ＭＮ８６）が差動双をなし、第５及び第６のＮＭＯＳトランジスタ（ＭＮ８５、ＭＮ８６）のソースとＧＮＤとの間に連結される電流源（Ibias）からなるメイン差動増幅部（８３ａ）と、第７及び第８のＮＭＯＳトランジスタ（ＭＮ８７、ＭＮ８８）が差動双をなす補助差動増幅部（８３ｂ）とから構成される。
【００６０】
メイン差動増幅部（８３ａ）の第５及び第６のＮＭＯＳトランジスタ（ＭＮ８５、ＭＮ８６）のゲートには入力信号（位相が反転された信号；ＲＦ
＋、ＲＦ−）がそれぞれ入力され、補助差動増幅部（８３ｂ）の第７及び第８のＮＭＯＳトランジスタ（ＭＮ８７、ＭＮ８８）のゲートには補助差動増幅部（８３ｂ）バイアス電流源（Ibias）が印加される。
【００６１】
ここで、増幅端で増幅されたRF信号を局部発振信号（ＬＯ＋、ＬＯ−）とミキシングして中間周波数信号（ＩＦ＋、ＩＦ−）を出力端に出力するようになる。
【００６２】
上記のような構成によって利得などの他の利益を変化させずに、ＩＩＰ３を改善させる効果をもたらすミキサ回路を構成することが可能となる。
【００６３】
図９は、本発明の一実施例による差動増幅部を有するフォールデッドカスコードミキサ回路を図示したものである。
【００６４】
フォールデッドカスコードミキサ回路は負荷端（９１）、ミキサ端（９２）及び増幅端（９３）とから構成される。
【００６５】
負荷端（９１）にはバイアス電流源（Ibias１、Ibias２）を含み、ノード（Ｎ９１、Ｎ９２）に連結される。
【００６６】
ノード（Ｎ９１、Ｎ９２）にはミキサ端（９２）と増幅端（９３）とが連結される。
【００６７】
ミキサ端（９２）は第１及び第２のトランジスタ（ＭＰ９１、ＭＰ９２）が差動双をなす第１のミキサ部（９２ａ）と、第３及び第４のトランジスタ（ＭＰ９３、ＭＰ９４）が差動双をなす第２のミキサ部（９２ｂ）とを含む。
【００６８】
第１乃至第４のトランジスタ（ＭＰ９１、ＭＰ９２、ＭＰ９３、ＭＰ９４）のゲートには局部発振信号（ＬＯ＋、ＬＯ−）が入力され、第１及び第３のトランジスタ（ＭＰ９１、ＭＰ９３）のドレーンと、第２及び第４のトランジスタ（ＭＰ９２、ＭＰ９４）のドレーンはそれぞれカップルになってＧＮＤに連結され、第１及び第２のトランジスタ（ＭＰ９１、ＭＰ９２）のソースと、第３及び第４のトランジスタ（ＭＰ９３及びＭＰ９４）のソースはそれぞれカップルになってノード（Ｎ９１、Ｎ９２）に連結される。
【００６９】
ここで、上記第１乃至第４のトランジスタ（ＭＰ９１、ＭＰ９２、ＭＰ９３、ＭＰ９４）はＰＭＯＳトランジスタであることが望ましい。
【００７０】
増幅端（９３）の構造は、図８に図示したダブルバランスミキサの増幅端（８３）の構造と同一であるため以下では説明を省略する。
【００７１】
図８と同様に、増幅端から増幅されたＲＦ信号を局部発振信号（ＬＯ＋、ＬＯ−）とミキシングして中間周波数信号（ＩＦ＋、ＩＦ−）を出力するようになり、上記のような構成によって利得などの他の利益を変化させずに、ＩＩＰ３を改善させる効果をもたらすフォールデッドカスコードミキサ回路を構成することが可能になる。
【００７２】
図１０は、本発明の一実施例による差動増幅部を有するＬＣ−フォールデッドカスコードミキサ回路を図示したものである。
【００７３】
ＬＣ−フォールデッドカスコードミキサ回路は負荷端（１０１）、ミキサ端（１０２）及び増幅端（１０３）とから構成され、負荷端（１０１）は受動素子インダクタ（Ｌ１０１）及びキャパシタ（Ｃ１０１）が並列に連結された第１の負荷端（１０１ａ）及び受動素子インダクタ（Ｌ１０２）及びキャパシタ（Ｃ１０２）が並列に連結された第２の負荷端（１０１ｂ）とから構成される。ミキサ端（１０２）及び増幅端（１０３）は図９に図示したミキサ端（９２）及び増幅端（９３）の構造と同一であるため以下では説明を省略する。
【００７４】
図１１は、図９に図示したフォールデッドカスコードミキサ回路においてミキサ端がＮＭＯＳトランジスタから構成される場合の回路構成図であり、図１２は図１０に図示したＬＣ−フォールデッドカスコードミキサ回路においてミキサ端がＮＭＯＳトランジスタから構成される場合の回路構成図である。
【００７５】
図１１に図示されたフォールデッドカスコードミキサ回路は第１及び第２のミキサ部（１１２ａ、１１２ｂ）をＮＭＯＳトランジスタ（ＭＮ１１１、ＭＮ１１２、ＭＮ１１３、ＭＮ１１４）から構成し、これによって第１及び第２のミキサ部（１１２ａ、１１２ｂ）それぞれにはバイアスのための定電流源（Ibias３、Ibias４）が連結される。その以外には図９に図示したフォールデッドカスコードミキサ回路と同一の構成を有し、その作用及び効果も同一である。
【００７６】
図１２に図示したＬＣ−フォールデッドカスコードミキサ回路は第１及び第２のミキサ部（１２２ａ、１２２ｂ）をＮＭＯＳトランジスタ（ＭＮ１２１、ＭＮ１２２、ＭＮ１２３、ＭＮ１２４）から構成し、これによって第１及び第２のミキサ部（１２２ａ、１２２ｂ）それぞれにはバイアスのための定電流源（Ibias３、Ibias４）が連結される。その以外には図１０に図示したＬＣ−フォールデッドカスコードミキサ回路と同一の構成を有し、その作用及び効果も同一である。
【図面の簡単な説明】
【００７７】
【図１】本発明において提案しようとする差動増幅回路の中で、電流バイアスされた差動増幅回路の差動増幅部（Fully Differential Amplifier, FDA）を図示した図面である。
【図２】本発明において提案しようとする差動増幅回路の中で、電流バイアスの無い差動増幅回路の差動増幅部（Pseudo Differential Amplifier, PDA）を図示した図面である。
【図３】本発明による差動増幅回路を説明するための基本的な構成を有する回路図を図示した図面である。
【図４】（ａ）は図１に図示された電流バイアスされた差動増幅回路の差動増幅部のみを駆動させる場合の電流及びドレーン電流に対するゲート電圧の１次、２次、３次の微分値（ｇｍ、ｇｍ′、ｇｍ″）を図示したグラフであり、（ｂ）は本発明の一実施例によるメイン差動増幅部において、バイアス変化に応じるｇｍ″の値の変化を図示した図面であり、（ｃ）は本発明の一実施例による補助差動増幅部において、バイアス変化に応じるｇｍ″の値の変化を図示した図面である。
【図５】補助増幅部とメイン増幅部との結合による線形性改善を示すために図示したグラフである。
【図６】本発明による差動増幅回路を有し補助差動増幅部のトランジスタに印加されるバイアスを調節してＩＩＰ３をシミュレーションした結果を図示した図面である。
【図７】本発明の一実施例によるカスコード補助差動増幅部を有する差動増幅器を説明するために図示した図面である。
【図８】本発明の一実施例によるカスコード補助差動増幅部を有するダブルバランスミキサ回路を図示した図面である。
【図９】本発明の一実施例による差動増幅部を有するフォールデッドカスコードミキサ回路を図示した図面である。
【図１０】本発明の一実施例による差動増幅部を有するＬＣ−フォールデッドカスコードミキサ回路を図示した図面である。
【図１１】図９に図示されたフォールデッドカスコードミキサ回路においてミキサ端がＮＭＯＳトランジスタから構成される場合の回路構成図である。
【図１２】図１０に図示されたＬＣ−フォールデッドカスコードミキサ回路においてミキサ端がＮＭＯＳトランジスタから構成される場合の回路構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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