(57)【要約】【課題】  サイリスタ型ＥＳＤ保護素子において、電流密度の偏在を抑え、静電保護回路の面積をより小さくする。【解決手段】  半導体基板の表面にｎ型ウェル１１と、ｎ型ウェル１１を挟んでそれぞれ対向して近接してｐ型ウェル１２ａ、１２ｂとを形成する。また、ｐ型ウェル１２ａの表面には高濃度ｎ型領域１５ａを形成し、ｐ型ウェル１２ｂの表面には高濃度ｎ型領域１５ｂを形成し、それぞれを接地する。さらに、高濃度ｎ型領域１５ａと対向してｎ型ウェル１１の表面には高濃度ｐ型領域１４ａを形成し、高濃度ｎ型領域１５ｂと対向してｎ型ウェル１１の表面には高濃度ｐ型領域１４ｂを形成し、それぞれをＩ／Ｏパッドに接続する。そして、高濃度ｐ型領域１４ａと高濃度ｐ型領域１４ｂとに挟まれてｎ型ウェル１１の表面には高濃度ｎ型領域１３を形成し、トリガ素子に接続する。Ｉ／Ｏパッドに印加されたサージは、左右のＳＣＲ構造を介して接地端子へ逃がされる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に構成される静電保護回路を含む半導体集積装置であって、
前記静電保護回路は、
前記半導体基板の表面に形成される第１導電型ウェルと、
前記半導体基板の表面に前記第１導電型ウェルを挟んでそれぞれ対向して近接して形成される第１の第２導電型ウェル、および第２の第２導電型ウェルと、
前記第１の第２導電型ウェルの表面に形成される第１の高濃度第１導電型領域と、
前記第２の第２導電型ウェルの表面に形成される第２の高濃度第１導電型領域と、
前記第１の高濃度第１導電型領域と対向して前記第１導電型ウェルの表面に形成される第１の高濃度第２導電型領域と、
前記第２の高濃度第１導電型領域と対向して前記第１導電型ウェルの表面に形成される第２の高濃度第２導電型領域と、
前記第１の高濃度第２導電型領域と前記第２の高濃度第２導電型領域とに挟まれて前記第１導電型ウェルの表面に形成される第３の高濃度第１導電型領域と、
２端子を有し、この２端子間に一定値以上の電圧が印加されると電流が流れるトリガ素子と、
を備え、
前記第１の高濃度第２導電型領域と前記第２の高濃度第２導電型領域とは、Ｉ／Ｏパッドに接続され、
前記トリガ素子の一方の端子は、前記第３の高濃度第１導電型領域に配線を介して接続されると共に、他方の端子は基準電圧端子に接続され、
前記第１の高濃度第１導電型領域と前記第２の高濃度第１導電型領域とは、前記基準電圧端子に接続されることを特徴とする半導体集積装置。 
【請求項２】
前記第１導電型ウェルにおいて、前記第１の高濃度第２導電型領域と前記第２の高濃度第２導電型領域との間には、前記第３の高濃度第１導電型領域のみが存在することを特徴とする請求項１記載の半導体集積装置。
【請求項３】
前記第１の高濃度第１導電型領域、前記第２の高濃度第１導電型領域、前記第１の高濃度第２導電型領域、および前記第２の高濃度第２導電型領域のそれぞれの形状は、前記半導体基板の表面に垂直な方向から見て矩形であって、それぞれの矩形における長手方向が平行になるように構成されることを特徴とする請求項１記載の半導体集積装置。
【請求項４】
前記それぞれの矩形における長手方向の長さが略同一に構成されることを特徴とする請求項３記載の半導体集積装置。
【請求項５】
前記長手方向の長さが１０μｍ〜５０μｍであることを特徴とする請求項４記載の半導体集積装置。
【請求項６】
前記第３の高濃度第１導電型領域の形状の長手方向が前記それぞれの矩形における長手方向と平行になるように前記第３の高濃度第１導電型領域が形成されることを特徴とする請求項３記載の半導体集積装置。
【請求項７】
前記第３の高濃度第１導電型領域の長手方向の両端には、前記トリガ素子の一方に配線をするための接続領域が設けられることを特徴とする請求項６記載の半導体集積装置。
【請求項８】
前記第３の高濃度第１導電型領域を中心として、前記第１の高濃度第２導電型領域が前記第２の高濃度第２導電型領域と対称に構成され、前記第１の高濃度第１導電型領域が前記第２の高濃度第１導電型領域と対称に構成されることを特徴とする請求項１〜７のいずれか一に記載の半導体集積装置。
【請求項９】
前記第１の第２導電型ウェルおよび前記第２の第２導電型ウェルは、前記第１導電型ウェルを囲んで共通に形成されることを特徴とする請求項１記載の半導体集積装置。
【請求項１０】
前記第１の高濃度第１導電型領域、前記第２の高濃度第１導電型領域、前記第１の高濃度第２導電型領域、前記第２の高濃度第２導電型領域、前記第３の高濃度第１導電型領域のそれぞれは、前記半導体基板の表面の上部に絶縁体を介して形成される第１の金属配線層中に含まれる第１の配線群に複数のコンタクトホールを介してそれぞれ接続され、前記第１の配線群は、前記第１の金属配線層の上部にさらに他の絶縁体を介して形成される第２の金属配線層中に含まれる第２の配線群に複数のスルーホールを介して接続され、前記第２の配線群に含まれる配線は、前記スルーホールにおける接続点で前記長手方向に対して直交する方向に配線されることを特徴とする請求項１〜９のいずれか一に記載の半導体集積装置。
【請求項１１】
前記第１の高濃度第１導電型領域、前記第２の高濃度第１導電型領域、前記第１の高濃度第２導電型領域、前記第２の高濃度第２導電型領域のそれぞれに接続される、前記第２の配線群に含まれる第３の配線群は、前記第１の高濃度第１導電型領域、前記第２の高濃度第１導電型領域、前記第１の高濃度第２導電型領域、前記第２の高濃度第２導電型領域の上部領域に配され、前記第３の高濃度第１導電型領域に接続される前記第２の配線群に含まれる配線は、前記第３の配線群の左右の少なくとも一方に配されることを特徴とする請求項１０に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関し、特に静電保護回路を含む半導体集積装置に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）においては、静電気放電（ＥＳＤ：electrostatic discharge）によって半導体集積回路のＩ／Ｏパッド（入出力パッド）に印加されるサージ電圧及びサージ電流に対するＥＳＤ耐性が要求されている。このため、一般に静電保護回路がＩ／Ｏパッドに接続されている。このような静電保護回路には、半導体集積回路の微細化に伴い、放電能力が大きくトリガ電圧が低いことが求められる。これらを満たす静電保護回路の例が、特許文献１に開示されている。
【０００３】
図４は、従来の静電保護回路の主要部の構造を示す断面図である。ｐ型半導体基板１００には、ｎ型ウェル１０１と、ｎ型ウェル１０１に近接したｐ型ウェル１０２とが形成されている。さらに、ｎ型ウェル１０１の表面には、高濃度ｎ型領域（ｎ＋領域）１０３と高濃度ｐ型領域（ｐ＋領域）１０４とが形成され、ｐ型ウェル１０２の表面には、高濃度ｎ型領域１０５が形成される。素子分離絶縁膜１０６ａ、１０６ｂ、１０６ｃ、１０６ｄは、素子間を絶縁分離するための絶縁膜であって、特に素子分離絶縁膜１０６ｂは、高濃度ｎ型領域１０３と高濃度ｐ型領域１０４とを分離し、素子分離絶縁膜１０６ｃは、高濃度ｎ型領域１０５と高濃度ｐ型領域１０４とを分離する。高濃度ｎ型領域１０３は、不図示のトリガ素子に接続され、高濃度ｐ型領域１０４は、不図示のＩ／Ｏパッドに接続され、高濃度ｎ型領域１０５は、接地される。
【０００４】
図５は、図４に示す静電保護回路を等価回路で表した図である。また、図６は、図４に示す静電保護回路を上面から見たレイアウト図である。なお、図６におけるｘｙ断面が図４に相当している。図５および図６において、高濃度ｐ型領域１０４、ｎ型ウェル１０１、ｐ型ウェル１０２で、ＰＮＰトランジスタＴｒ１が構成され、ｎ型ウェル１０１、ｐ型ウェル１０２、高濃度ｎ型領域１０５で、ＮＰＮトランジスタＴｒ２が構成される。トランジスタＴｒ１とトランジスタＴｒ２とでサイリスタ（シリコン制御整流素子：ＳＣＲ：Silicon Controlled Rectifier）が形成され、高濃度ｐ型領域１０４がサイリスタのアノード電極に、高濃度ｎ型領域１０５がサイリスタのカソード電極に、ｎ型ウェル１０１に形成された高濃度ｎ型領域１０３がサイリスタのトリガ電極に相当する。
【０００５】
この静電保護回路において、トリガ素子に所定以上の電圧が印加されると、Ｉ／Ｏパッドからトリガ素子にトリガ電流Ｉtrigが流れる。このトリガ電流は、ＰＮＰトランジスタＴｒ１のベース電流に相当し、ベース電流が流れることでＰＮＰトランジスタＴｒ１はターンオンし、コレクタ電流が流れる。ＰＮＰトランジスタＴｒ１のコレクタ電流によってｐ型ウェル１０２の内部の抵抗分Ｒpwellに電圧ドロップが生じると、ＮＰＮトランジスタＴｒ２のベース・エミッタ間が順バイアスされてＮＰＮトランジスタＴｒ２もターンオンする。このようにして、Ｔｒ１およびＴｒ２の両方のトランジスタがターンオンすることでサイリスタが動作する。
【０００６】
一方、特許文献２には、２系統のサイリスタが並列して構成される例が記載されている。図７は、特許文献２の静電気放電保護素子のレイアウトを示す図である。図７に示す静電気放電保護素子では、ｎウェル電位固定電極用のｎ＋領域１２３を中心として、外側に向かって上下対称に、トリガ電極用のｎ＋領域１２４、アノード電極用のｐ＋領域１２５、カソード電極用のｎ＋領域１２７が順に形成されている。そして、その外側にはｐウェル電位固定電極用のｐ＋領域１３１が設けられている。アノード電極用のｐ＋領域１２５、ｎウェル１２１（トリガ電極用のｎ＋領域１２４）、ｐウェル電位固定電極用のｐ＋領域１３１が設けられているｐウェル、カソード電極用のｎ＋領域１２７によってＳＣＲ構造が形成されている。
【０００７】
【特許文献１】特開２００３−２０３９８５号公報  （図２）
【特許文献２】米国特許出願公開２００４／０１３６１２７号明細書  （図１８Ｂ）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図６に示す従来のレイアウト図においてＥＳＤ電流が流れる場合、そのＥＳＤ電流は、メタル配線引き出し部近傍で電流密度が大きくなることが実験的に確認されている。例えば、図６の下方部よりメタル配線を引き出すと、下方部のみにＥＳＤ電流が偏在しやすくなる。従って、図６の例においては、放電能力を高めるためにサイリスタの単位素子サイズ（図６のＷunit）を大きくしても、放電電流の偏在により、単位素子サイズを大きくした効果は得られない。特にＷunitが５０μｍを超えるとその現象は顕著になり、サイリスタの放電能力がＷunitサイズに比例しなくなる。一方、Ｗunitが１０μｍを下回る場合には、十分なＥＳＤ電流を流すことができなくなり、所望する静電保護特性が得られなくなってしまう。このように図４〜図６に示す従来例では、電流密度の偏在を抑えるようなメタル配線の工夫が必要であり、配線レイアウトの自由度が少なくなってしまう虞がある。
【０００９】
電流密度の偏在を抑えるために、Ｗunitを小さくした上で、図７の従来例に示すような２系統のＳＣＲを並列構成にすることは有効である。しかし、図７の構成では、ｎウェル電位固定用のｎ＋領域１２３を設けているために、ＰＮＰトランジスタのエミッタ・ベース間は順バイアスされにくく、ＰＮＰトランジスタが高速動作できない。したがって、ＣＤＭ(Charged Device Model)のような高速の静電気放電に対してはサイリスタが動作し難くなってしまう。また、ｎウェル電位固定用のｎ＋領域１２３を設けることにより、その分ｎウェルサイズ１２１も大きくしなければならず、保護素子サイズおよび信号端子の寄生容量が大きくなる虞がある。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、本発明者は、図７におけるｎウェル固定電極用のｎ＋領域１２３が無くとも安定に動作し、また、ｎ＋領域１２３を取り除いて２つのトリガ電極用のｎ＋領域１２４を共通化できることに着目し、本発明に至った。以下では、特許請求の範囲に記載の第１導電型をｎ型とし、第２導電型をｐ型として記載する。しかし、本発明では、これに限らず逆の導電型であってもよい。
【００１１】
本発明の一つのアスペクトに係る半導体集積回路は、半導体基板上に構成される静電保護回路を含む半導体集積装置である。静電保護回路は、半導体基板の表面に形成されるｎ型ウェルと、半導体基板の表面にｎ型ウェルを挟んでそれぞれ対向して近接して形成される第１のｐ型ウェル、および第２のｐ型ウェルと、を備える。また、第１のｐ型ウェルの表面に形成される第１の高濃度ｎ型領域と、第２のｐ型ウェルの表面に形成される第２の高濃度ｎ型領域と、第１の高濃度ｎ型領域と対向してｎ型ウェルの表面に形成される第１の高濃度ｐ型領域と、第２の高濃度ｎ型領域と対向してｎ型ウェルの表面に形成される第２の高濃度ｐ型領域と、第１の高濃度ｐ型領域と第２の高濃度ｐ型領域とに挟まれてｎ型ウェルの表面に形成される第３の高濃度ｎ型領域と、を備える。さらに、２端子を有し、この２端子間に一定値以上の電圧が印加されると電流が流れるトリガ素子を備える。第１の高濃度ｐ型領域と第２の高濃度ｐ型領域とは、Ｉ／Ｏパッドに接続される。トリガ素子の一方の端子は、第３の高濃度ｎ型領域に配線を介して接続されると共に、他方の端子は基準電圧端子に接続される。第１の高濃度ｎ型領域と第２の高濃度ｎ型領域とは、基準電圧端子に接続される。
【００１２】
以上のように構成される静電保護回路では、従来のｎウェル固定電極用のｎ＋領域を取り除いて２つのトリガ電極用のｎ＋領域１２４を一つに共通化し、共通化された第３の高濃度ｎ型領域を挟んで対称に２個のサイリスタ構造が形成される。Ｉ／Ｏパッドに印加されたサージは、２個のサイリスタ構造を介して基準電圧端子に向けて流れることとなる。
【発明の効果】
【００１３】
本発明によれば、サイリスタ部に静電気電流が偏在して流れることがなく、サイリスタの均一動作が可能になる。従って、放電能力を低下させずにサイリスタの単位素子サイズ(Wunit)を小さくすることができ、素子面積の縮小および寄生容量の低減が可能となる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の実施形態に係る半導体集積装置の主要部である静電保護回路部分を上面から見たレイアウト図である。図１において、半導体基板の表面にｎ型ウェル１１と、ｎ型ウェル１１を挟んでそれぞれ対向して近接してｐ型ウェル１２ａ、１２ｂとが形成されている。また、ｐ型ウェル１２ａの表面には高濃度ｎ型領域１５ａが形成され、ｐ型ウェル１２ｂの表面には高濃度ｎ型領域１５ｂが形成されている。さらに、高濃度ｎ型領域１５ａと対向してｎ型ウェル１１の表面には高濃度ｐ型領域１４ａが形成され、高濃度ｎ型領域１５ｂと対向してｎ型ウェル１１の表面には高濃度ｐ型領域１４ｂが形成されている。そして、高濃度ｐ型領域１４ａと高濃度ｐ型領域１４ｂとに挟まれてｎ型ウェル１１の表面には高濃度ｎ型領域１３が形成されている。
【００１５】
このような構造の静電保護回路において、高濃度ｐ型領域１４ａと高濃度ｐ型領域１４ｂとは、共通にＩ／Ｏパッドに接続される。また、２端子間に一定値以上の電圧が印加されると電流が流れるトリガ素子の一方の端子が、高濃度ｎ型領域１３に配線を介して接続される。さらに、高濃度ｎ型領域１５ａと高濃度ｎ型領域１５ｂとは、接地端子等の基準電圧端子に接続される。なお、従来のｎ型ウェル１１の固定電極は、不要である。また、トリガ素子としては、ＭＯＳトランジスタ、あるいはダイオードなど従来知られているような素子を使用することができる（特許文献１、２参照）。
【００１６】
図２は、本発明の実施形態に係る半導体集積装置主要部の構造を示す断面図であって、図１におけるｘｙ断面を示すものである。図２において、ｐ型半導体基板１０上にｎ型ウェル１１と、ｎ型ウェル１１を挟んでそれぞれ対向して近接したｐ型ウェル１２ａ、１２ｂとが形成されている。これらウェル上に、トリガ電極が接続される高濃度ｎ型領域１３を挟んで左右対称にサイリスタ構造が形成されている。左右のサイリスタ構造は、アノード電極に対応する高濃度ｐ型領域１４ａ（１４ｂ）、トリガ電極に対応する高濃度ｎ型領域１３とｎ型ウェル１１、ｐ型ウェル１２ａ（１２ｂ）、カソード電極に対応する高濃度ｎ型領域１５ａ（１５ｂ）からなっている。なお、素子分離絶縁膜１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆは、不図示の外部領域と高濃度ｎ型領域１５ａ、高濃度ｎ型領域１５ａと高濃度ｐ型領域１４ａ、高濃度ｐ型領域１４ａと高濃度ｎ型領域１３、高濃度ｎ型領域１３と高濃度ｐ型領域１４ｂ、高濃度ｐ型領域１４ｂと高濃度ｎ型領域１５ｂ、高濃度ｎ型領域１５ｂと不図示の外部領域、をそれぞれ絶縁分離するものである。
【００１７】
このようなサイリスタ構造において、トリガ素子に所定以上の電圧が印加されると、Ｉ／Ｏパッドからトリガ素子にトリガ電流Ｉtrigが流れる。トリガ電流Ｉtrigによって、ＰＮＰトランジスタに相当する、高濃度ｐ型領域１４ａ（１４ｂ）、ｎ型ウェル１１、ｐ型ウェル１２ａ（１２ｂ）が動作する。これにより、左右のサイリスタ構造が活性化され、Ｉ／Ｏパッドからカソード電極に接続される接地端子に向けて、ＳＣＲ電流Ｉscrが流れる。ＳＣＲ電流Ｉscrが流れることで、Ｉ／Ｏパッドに印加されたサージは、低抵抗で接地端子へ逃がされることになり、内部回路にストレスを与えることはない。
【００１８】
以上のように本発明の実施形態に係る静電保護回路は、トリガ電極が接続される高濃度ｎ型領域１３を中心として左右対称にサイリスタ構造を備える。サイリスタの単位素子サイズを小さくし、トリガ電流ＩtrigおよびＳＣＲ電流Ｉscrが左右のサイリスタ構造を流れるようにしたことで、電流密度の偏在を抑え、静電保護回路の面積を小さくすることができる。
【実施例】
【００１９】
図３は、本発明の実施例に係る静電保護回路の各層におけるレイアウト図である。図３（ａ）は、図１に相当するレイアウト図であり、中央に矩形状のｎ型ウェル１１が形成され、その周囲にｐ型ウェル１２が形成されている。ｎ型ウェル１１の中央には、トリガ電極が接続される矩形状の高濃度ｎ型（ｎ＋）領域１３が形成され、この高濃度ｎ型領域１３を挟んで上下に対称にアノード電極が接続される矩形状の高濃度ｐ型（ｐ＋）領域１４ａ、１４ｂが形成されている。また、アノード電極が接続される高濃度ｐ型領域１４ａ、１４ｂと対向して、ｐウェル領域１２には、それぞれカソード電極が接続される矩形状の高濃度ｎ型（ｎ＋）領域１５ａ、１５ｂが形成される。高濃度ｎ型領域１３、高濃度ｐ型領域１４ａ、１４ｂは、それぞれ幅０．４〜０．５μｍ程度、長さ１０〜５０μｍ、好ましくは２０〜３０μｍ程度の矩形をなし、高濃度ｎ型領域１５ａ、１５ｂは、幅１μｍ程度、長さ１０〜５０μｍ、好ましくは２０〜３０μｍ程度の矩形をなし、互いに長手方向に平行であり、それぞれの長さが略同一になるように構成される。なお、それぞれの長さは、機能を損なわない範囲においてレイアウト上変更してもよく、例えば、トリガ素子が接続される高濃度ｎ型領域１３の長手方向の両端にはトリガ素子の接続領域１３ａが設けられている。また、高濃度ｎ型領域１３（接続領域１３ａも含む）、高濃度ｐ型領域１４ａ、１４ｂ、高濃度ｎ型領域１５ａ、１５ｂの上部には、さらに上部に設けられる配線層と接続するための多数のコンタクトホール２０がそれぞれ備えられている。
【００２０】
図３（ｂ）は、図３（ａ）の上部に絶縁体を介して設けられる第１の金属配線層のレイアウト図である。図３（ｂ）における各配線２１は、図３（ａ）の各領域とコンタクトホール２０を介して接続され、左右方向に配線される。特に高濃度ｎ型領域１３の両端に設けられた接続領域１３ａからは、左右方向にそれぞれ３本の配線で引き出されている。
【００２１】
図３（ｃ）は、図３（ｂ）に示す第１の金属配線層の上部に絶縁体を介して設けられる第２の金属配線層のレイアウト図である。図３（ｃ）における各配線２３は、図３（ｂ）の各配線２１とスルーホール２２を介して接続され、上下方向すなわち半導体の各領域の長手方向に対し直交する方向に配置される。例えば、高濃度ｐ型領域１４ａ、１４ｂは、図３（ｃ）の下方において多数の配線により配線され、不図示のＩ／Ｏパッドに接続される。さらに、高濃度ｎ型領域１５ａ、１５ｂは、図３（ｃ）の上方において多数の配線により配線され、接地端子（ＧＮＤ）に接続される。また、高濃度ｎ型領域１３は、左右の接続領域１３ａに対応して、図３（ｃ）の左右端において上下方向に配線され、不図示のトリガ素子に接続される。これにより、接続領域１３ａからトリガ素子へは、Ｉ／Ｏパッドに接続される配線や接地端子に接続される配線を妨げることなく配線することが可能となる。
【００２２】
以上のようなレイアウトの静電保護回路において、Ｉ／Ｏパッドに印加されたサージ電流は、第１および第２の金属配線層中の多数の配線と静電保護回路内部の上下の２つのサイリスタ構造とを介して接地端子（ＧＮＤ）に向けて流れることとなる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係る半導体集積装置主要部を上面から見たレイアウト図である。
【図２】本発明の実施形態に係る半導体集積装置主要部の構造を示す断面図である。
【図３】本発明の実施例に係る静電保護回路の各層におけるレイアウト図である。
【図４】従来の静電保護回路の主要部の構造を示す断面図である。
【図５】従来の静電保護回路を等価回路で表した図である。
【図６】従来の静電保護回路を上面から見たレイアウト図である。
【図７】特許文献２の静電気放電保護素子のレイアウトを示す図である。
【符号の説明】
【００２４】
１０  ｐ型半導体基板
１１  ｎ型ウェル
１２、１２ａ、１２ｂ  ｐ型ウェル
１３、１５ａ、１５ｂ  高濃度ｎ型領域
１３ａ  接続領域
１４ａ、１４ｂ  高濃度ｐ型領域
１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ  素子分離絶縁膜
２０  コンタクトホール
２１、２３  配線
２２  スルーホール
【図１】
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【図２】
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【図４】
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【図５】
2006114823.tif 000006
【図６】
2006114823.tif 000007
【図７】
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【図３】
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