(57)【要約】【課題】  活性領域と不活性領域との間にくぼみを生じることがなく、簡易な工程で形成できるゲート絶縁膜を有する半導体装置及びその製造方法を提供すること。【解決手段】  シリコン基板１に熱酸化法により表面酸化膜４を形成する。次に、窒化シリコン膜５１をマスクとして不活性領域３に凹部１６を形成し、内壁酸化膜７を形成した後、酸化シリコンからなる埋め込み絶縁層８を形成し、ＳＴＩ素子分離構造９を形成する。次に、ＭＯＳトランジスタ１０Ａと１０Ｂを形成する活性領域２以外を被覆する窒化シリコン膜５４を形成し、表面酸化膜４の上部から酸化剤を作用させて活性領域２に再酸化膜５を形成し、表面酸化膜４と再酸化膜５とからなるゲート絶縁膜６を形成する。窒化シリコン膜５４は、上部に生じた酸化窒化シリコン層をＣＭＰ法によって除去した後、熱燐酸溶液を用いて除去する。このようにして特性のよく揃ったＭＯＳトランジスタ１０Ａと１０Ｂを得る。【選択図】          図３
2006135075.tif 000002
【特許請求の範囲】
【請求項１】
前記半導体基体の不活性領域に絶縁分離層が形成され、活性領域間が絶縁分離されている半導体装置において、
前記半導体基体の前記活性領域の表面酸化によって形成されたゲート絶縁膜と、前記  絶縁層とが、前記活性領域と前記不活性領域との境界領域において、前記半導体基体側  へのくぼみを形成することなく連設されている
ことを特徴とする、半導体装置。
【請求項２】
前記不活性領域に凹部が形成され、この凹部に埋め込まれた絶縁層によって前記絶縁分離層が形成されている、請求項１に記載した半導体装置。
【請求項３】
複数の前記活性領域における前記ゲート絶縁膜の厚さが互いに同じである、請求項１に記載した半導体装置。
【請求項４】
複数の前記活性領域における前記ゲート絶縁膜の厚さが互いに異なっている、請求項１に記載した半導体装置。
【請求項５】
前記活性領域に形成されたソース及びドレイン領域と、これらのソース及びドレイン領域にそれぞれ電気的に接続するソース及びドレイン電極と、前記ゲート絶縁膜に接して形成されたゲート電極とによって、絶縁ゲート型電界効果トランジスタとして構成されている、請求項１に記載した半導体装置。
【請求項６】
前記絶縁ゲート型電界効果トランジスタがアナログ回路を構成するトランジスタである、請求項５に記載した半導体装置。
【請求項７】
請求項１に記載した半導体装置の製造方法であって、前記半導体基体の前記活性領域の表面酸化によって表面酸化膜を形成した後、前記半導体基体の前記不活性領域表面に前記絶縁分離層を形成し、しかる後に、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として残し、前記ゲート絶縁膜上にゲート電極を形成する、半導体装置の製造方法。
【請求項８】
前記不活性領域に凹部を形成し、更に前記凹部を内壁酸化した後に、前記凹部に前記絶縁層を埋め込み、前記絶縁分離層を形成する、請求項７に記載した半導体装置の製造方法。
【請求項９】
前記基体の再酸化によって、前記表面酸化膜に生じた欠陥を修復する、請求項７に記載した半導体装置の製造方法。
【請求項１０】
前記基体の再酸化によって、前記ゲート絶縁膜の厚さを増加させる、請求項７に記載した半導体装置の製造方法。
【請求項１１】
目的とする複数の前記活性領域以外を被覆するマスクを形成して、前記再酸化を行うことにより、前記複数の前記活性領域に互いに同じ厚さの前記ゲート絶縁膜を形成する、請求項１０に記載した半導体装置の製造方法。
【請求項１２】
前記マスクとして窒化シリコン膜を形成し、前記再酸化後、表面に形成された酸化窒化シリコン膜を除去した後、前記マスクを除去する、請求項１１に記載した半導体装置の製造方法。
【請求項１３】
目的とする複数の前記活性領域以外を被覆するマスクを形成して、前記再酸化を行った後、別のマスクを形成して更に再酸化を行い、前記複数の前記活性領域に互いに異なる厚さの前記ゲート絶縁膜を形成する、請求項１０に記載した半導体装置の製造方法。
【請求項１４】
前記マスクとして窒化シリコン膜を形成し、前記再酸化後、表面に形成された酸化窒化シリコン膜を除去した後、前記マスクを除去する工程を有し、この工程を少なくとも２回行う、請求項１３に記載した半導体装置の製造方法。
【請求項１５】
前記酸化窒化シリコン膜を化学的機械研磨法によって除去した後、熱リン酸溶液によって溶解除去する、請求項１２又は１４に記載した半導体装置の製造方法。
【請求項１６】
前記活性領域にソース及びドレイン領域を形成する工程と、これらのソース及びドレイン領域にそれぞれ電気的に接続するソース及びドレイン電極を形成する工程と、前記ゲート絶縁膜に接するゲート電極を形成する工程とを有し、絶縁ゲート型電界効果トランジスタを製造する、請求項７に記載した半導体装置の製造方法。
【請求項１７】
前記ゲート電極をマスクとするイオン注入法によって前記ソース領域及び前記ドレイン領域を形成する、請求項１６に記載した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタなどの半導体装置及びその製造方法に関するものであり、より詳しくはゲート絶縁膜及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体基板上で半導体素子間を電気的に絶縁分離するための素子分離構造として、従来一般的に用いられてきたＬＯＣＯＳ（Local Oxidation of Silicon）素子分離構造に代わって、ＳＴＩ（Shallow Trench Isolation）素子分離構造が用いられるようになってきた。
【０００３】
ＳＴＩ素子分離構造は、半導体基板上の不活性領域に凹部（トレンチ、溝）が形成された後、この凹部（トレンチ）に絶縁体材料が埋め込まれて形成される。ＳＴＩ素子分離構造では、絶縁分離膜が半導体基板中に深く形成されるので、絶縁分離のための距離を基板の深さ方向にとることができる。一方、絶縁分離膜が基板表面に形成されるＬＯＣＯＳ素子分離構造では、絶縁分離のための有効な距離を基板の深さ方向にとることができない。この結果、ＳＴＩ素子分離構造の絶縁分離膜の幅は、ＬＯＣＯＳ素子分離構造の絶縁分離膜の幅に比べて小さくてよい。これは、素子を小型化して集積度を向上させる上で有利である。また、絶縁分離膜がシリコン基板の熱酸化によって形成されるＬＯＣＯＳ素子分離構造と異なり、バーズビークなどが生じることが少ない利点もある。
【０００４】
さて、例えば、従来のＳＴＩ素子分離構造を有するＭＯＳトランジスタの製造方法では、ＳＴＩ素子分離構造の形成後に、シリコン基板の活性領域を熱酸化してゲート絶縁膜を形成する酸化工程が行われる。
【０００５】
後述の特許文献１には、ゲート絶縁膜を形成する際に、シリコン基板の表面に形成されていた表面酸化膜（パッド酸化膜）を除去することで生じる問題点が指摘されている。
【０００６】
図１１は、上記の問題点を説明するために、従来のＳＴＩ素子分離構造を有するＭＯＳトランジスタの集合体をモデル的に示す平面図（ａ）および断面図（ｂ）であり、図１２と図１３はその作製工程のフローを示す断面図である。なお、これらの断面図は、図１１（ａ）に１１ｂ−１１ｂ線で示した位置における断面図である。
【０００７】
このトランジスタ集合体では、図１１に示すように、シリコン基板１０１の隣接する活性領域１０２にペアトランジスタとしてＭＯＳトランジスタ１００Ａおよび１００Ｂが形成され、それらの周囲の不活性領域１０３にＳＴＩ素子分離構造１０９が形成されている。
【０００８】
ＭＯＳトランジスタ１００Ａおよび１００Ｂの作製工程では、まず、図１２（ａ）に示すように、シリコン基板１０１の表面に熱酸化法により酸化シリコンからなる表面酸化膜１０４を厚さ１０ｎｍほど形成した後、その上にＣＶＤ法（化学的気相成長法）により窒化シリコン膜１２１を厚さ１５０ｎｍほど形成する。
【０００９】
次に、図１２（ｂ）に示すように、フォトリソグラフィとエッチングとによってパターニングして、ＭＯＳトランジスタ１００Ａおよび１００Ｂの活性領域１０２の上部を被覆するフォトレジスト層１２２を形成する。そして、フォトレジスト層１２２をマスクとして用いた反応性イオンエッチング（ＲＩＥ）によって窒化シリコン膜１２１および表面酸化膜１０４を選択的に除去して、シリコン基板１０１の不活性領域１０３を露出させる。この後、フォトレジスト層１２２を除去する。
【００１０】
次に、図１２（ｃ）に示すように、パターニングされた窒化膜１２１をマスクとしたＲＩＥによってシリコン基板１０１を選択的にエッチングして、シリコン基板１０１の不活性領域１０３に深さ３００ｎｍほどの凹部（トレンチ）１１６を形成する。その後、露出した凹部（トレンチ）１１６の内壁面のシリコンを１０ｎｍほどの深さまで熱酸化して、凹部（トレンチ）１１６の側面および底面を被覆する内壁酸化膜１０７を形成する。
【００１１】
次に、図１２（ｄ）に示すように、シリコン基板１０１の上部全面に高密度プラズマＣＶＤ法によって厚い酸化シリコン層１２３を堆積させ、凹部（トレンチ）１１６に酸化シリコンを埋め込む。
【００１２】
次に、図１３（ｅ）に示すように、窒化シリコン膜１２１が所定の厚みになるまでＣＭＰ法（化学的機械研磨法）によって研磨して、表面を平坦化するとともに、酸化シリコン層１２３を凹部（トレンチ）１１６内に埋め込まれた埋め込み絶縁層１０８に成形し、ＳＴＩ素子分離構造１０９を形成する。
【００１３】
次に、図１３（ｆ）に示すように、熱燐酸溶液などを用いたエッチングを行って、窒化シリコン膜１２１を除去する。
【００１４】
次に、図１３（ｇ）に示すように、フッ酸などを用いたエッチングによって、表面酸化膜１０４を除去して、活性領域１０２を露出させる。このとき、内壁酸化膜１０７や埋め込み絶縁層１０８の一部がエッチングされ、埋め込み絶縁層１０８の端部上面がシリコン基板１０１の上面より下方に後退（リセス）して、活性領域１０２と不活性領域１０３との境界領域にくぼみ１１７が形成され、シリコン基板１０１の活性領域１０２の端部側面（活性領域１０２の肩部）が露出する。
【００１５】
次に、図１３（ｈ）に示すように、熱酸化法により活性領域１０２にゲート絶縁膜１０６を形成する。この工程は、図１３（ｇ）に示した工程に続いて連続的に行う。これは、できるだけすみやかにシリコン基板１０１内部を保護するためである。ゲート絶縁膜１０６の厚さは薄いので、この工程で活性領域１０２と不活性領域１０３との境界領域に形成されたくぼみ１１７が消失することはない。
【００１６】
次に、図１３（ｉ）に示すように、基板１０１の上部全面にポリシリコン膜を成膜した後、フォトレジストを用いたＲＩＥによってパターニングして、ゲート電極１１１を形成する。この際、ゲート電極１１１はくぼみ１１７に入り込み、シリコン基板１０１の活性領域１０２の端部側面に回り込んだ形状に形成される（図１１（ｂ）の一部拡大図参照。）。
【００１７】
この後は、イオン注入法によってソース領域１１２およびドレイン領域１１３を形成し、更にこれらの領域およびゲート電極を層間絶縁膜を通して取り出し、配線に接続するなど、通常の工程によってＭＯＳトランジスタ１００Ａおよび１００Ｂを完成させる。
【００１８】
このようにして作製されたＭＯＳトランジスタ１００Ａおよび１００Ｂ（以下、まとめて１００と記す。）には、下記の問題点がある。
【００１９】
図１１（ｂ）およびその一部拡大図に示すように、ＭＯＳトランジスタ１００のゲート電極１１１はくぼみ１１７に入り込み、活性領域１０２の端部側面に回り込んだ形状に形成される。
【００２０】
ＭＯＳトランジスタ１００の動作時には、ゲート電極１１１にゲート電圧ＶGSが印加され、ゲート電極１１１から活性領域１０２に向かうゲート電界１１８が形成されるが、上記の結果、活性領域１０２の端部では、くぼみ１１７に入り込んだゲート電極１１１によって側方からもゲート電界１１９を受けることになる。すなわち、活性領域１０２の端部では通常のゲート電界１１８と側方からのゲート電界１１９とが集中し、活性領域１０２の主要部より強いゲート電界が作用する。この結果、活性領域１０２の端部では反転層（チャネル）ができやすくなり、しきい値電圧Ｖthが低下する。
【００２１】
この結果、ＭＯＳトランジスタ１００では、活性領域１０２の主要部によって構成され、半導体材料本来の電気特性を有する主トランジスタと、活性領域１０２の端部によって構成され、本来の電気特性よりしきい値電圧Ｖthの低い副トランジスタとが、並列に接続されたような状態になる。
【００２２】
図１４は、ＭＯＳトランジスタ１００におけるゲート電圧ＶGSとドレイン電流ＩDSとの関係を示すグラフである。図１４（ａ）には、主トランジスタと副トランジスタのＩDS−ＶGS特性をそれぞれ別々に示している。図１４（ｂ）は、ＭＯＳトランジスタ１００のＩDS−ＶGS特性を示しているが、これは、図１４（ａ）に示した主トランジスタと副トランジスタのＩDS−ＶGS特性を足し合わせたものである（ドレイン電流ＩDSは対数目盛で示されていることに注意。）。
【００２３】
この結果、図１４（ｂ）に示されているように、ＭＯＳトランジスタ１００のＩDS−ＶGS特性には、サブスレッショールド領域にハンプ（ｈｕｍｐ）が現れる。これは、ゲート電圧ＶGSを十分小さい大きさから増加させていくと、初めにしきい値電圧Ｖthの小さい副トランジスタのみがＯＮしてそのドレイン電流ＩDSが観測され、さらにゲート電圧ＶGSを増加させていくと、やがてしきい値電圧Ｖthの大きい主トランジスタもＯＮして、両者のドレイン電流ＩDSを足し合わせたドレイン電流が観測されるからである。
【００２４】
主トランジスタの電気特性は半導体材料本来の電気特性に基づいて定まるので、製造工程の均一化などにより、ＭＯＳトランジスタ１００Ａと１００Ｂとの電気特性を一致させることができる。しかし、くぼみ１１７の大きさや形状や位置などは再現性が乏しく、制御することは不可能であるから、副トランジスタの電気特性は、例えば、図１４（ａ）に点線で示すように変化する。この結果、ＭＯＳトランジスタ１００の特性も、例えば、図１４（ｂ）に点線で示すように変化する。
【００２５】
デジタル回路ではしきい値電圧が変化しても比較的影響は小さい。それに対し、アナログ回路では、しきい値電圧が変化すると、バイアス動作点が変化するので影響が大きい。従って、ハンプが現れるような状態では、ペアトランジスタ１００Ａと１００Ｂとのマッチング特性が劣化し、例えば、図１５に示すＭＯＳトランジスタを用いた差動増幅回路に応用すると、差動増幅の誤差を生じる。このように、ＭＯＳトランジスタ１００Ａと１００Ｂを用いた高精度なＭＯＳアナログ回路を設計することができなくなる。
【００２６】
特許文献１では、上記の問題点を解決する手段として、基板１０１の上部に窒化シリコン膜を堆積させ、くぼみ１１７を埋めるとともに、この窒化シリコン膜を異方性エッチングして、埋め込み絶縁層１０８の周囲に窒化シリコンからなる保護用側壁を形成した半導体装置が提案されている。
【００２７】
【特許文献１】特開２００１−７７３５９号公報（第３、４、７及び８頁、図１及び６〜８）
【発明の開示】
【発明が解決しようとする課題】
【００２８】
従来、半導体基板の不活性領域に絶縁分離層を形成した後、活性領域の表面酸化膜を除去し、あらためて活性領域の半導体基板を表面酸化してゲート絶縁膜を形成していた。このため、表面酸化膜を除去する際に絶縁分離層の端部がエッチングされ、活性領域と不活性領域との境界領域にくぼみが形成される。このくぼみは、ゲート絶縁膜形成後も表面に残り、望ましくない側方からのゲート電界が発生する原因になる。
【００２９】
しかも、全面にゲート電極材料層を形成し、これをパターニングしてゲート電極を形成すると、上記のくぼみにゲート電極材料が付着して残り、ゲート電極のパターンくずれや、付着物による短絡などの悪影響が生じることがある。
【００３０】
特許文献１の半導体装置によれば、上記のくぼみによって生じる問題点は解決されるが、そのために必要になる製造工程数が多く、生産性が低下する。
【００３１】
本発明は、このような状況に鑑みてなされたものであって、その目的は、活性領域と不活性領域との境界領域にくぼみを生じることがなく、簡易な工程で形成できるゲート絶縁膜を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３２】
即ち、本発明は、前記半導体基体の不活性領域に絶縁分離層が形成され、活性領域間が絶縁分離されている半導体装置において、
前記半導体基体の前記活性領域の表面酸化によって形成されたゲート絶縁膜と、前記  絶縁分離層とが、前記活性領域と前記不活性領域との境界領域において、前記半導体基  体側へのくぼみを形成することなく連設されている
ことを特徴とする、半導体装置に係わり、また、この半導体装置の製造方法であって、前記半導体基体の前記活性領域の表面酸化によって表面酸化膜を形成した後、前記半導体基体の前記不活性領域表面に前記絶縁分離層を形成し、しかる後に、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として残し、前記ゲート絶縁膜上にゲート電極を形成する、半導体装置の製造方法に係わるものである。
【発明の効果】
【００３３】
本発明の半導体装置の製造方法によれば、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として残し、前記表面酸化膜を除去しないので、前記くぼみが生じることがない。
【００３４】
また、前記絶縁分離層に先だって形成されていた前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として用いるので、前記絶縁分離層の形成後に行われる前記活性領域の酸化量は従来に比べ少なくなる。従って、前記絶縁分離層を形成した前記不活性領域表面が酸化雰囲気中におかれる時間が短くなり、格子欠陥の発生など、前記不活性領域表面の望まぬ酸化によって生じる不都合が抑えられる。
【００３５】
また、前記表面酸化膜を除去する工程を行わず、前記表面酸化膜を前記ゲート絶縁膜の少なくとも一部として活用するので、最小限の工程数によって前記ゲート絶縁膜を形成することができる。また、前記表面酸化膜に追加して前記活性領域に形成される再酸化膜の有無とその膜厚によって前記ゲート絶縁膜の膜厚を制御するので、精度良く、広範囲の膜厚を有する前記ゲート絶縁膜を形成することができる。
【００３６】
本発明の半導体装置は、本発明の半導体装置の製造方法と表裏一体の関係にあり、前記くぼみが存在せず、前記表面酸化膜が前記ゲート絶縁膜の少なくとも一部として残されているという、前記製造方法に起因する構造的特徴を有している。また、前記半導体基体の前記活性領域の表面が常に前記表面酸化膜によって被覆され、内部が保護されているので、当初設定された半導体特性がよく維持されている。
【００３７】
以上の結果として、本発明の半導体装置は、半導体材料の特性がそのまま乱されることなく電気特性に反映される半導体装置であり、電気特性を再現性よく制御することが可能な半導体装置である。
【発明を実施するための最良の形態】
【００３８】
本発明において、前記不活性領域に凹部が形成され、この凹部に埋め込まれた絶縁層によって前記絶縁分離層が形成されているのがよい。更に前記凹部の内壁が酸化されているのが望ましい。これは、いわゆるＳＴＩ素子分離構造である。ＳＴＩ素子分離構造では、前記絶縁分離膜が前記半導体基板中に深く形成されるので、絶縁分離のための距離を前記半導体基板の深さ方向にとることができ、前記絶縁分離膜の幅を、ＬＯＣＯＳ素子分離構造の絶縁分離膜の幅に比べ、はるかに小さくすることができる。これは、素子を小型化して集積度を向上させる上で有利である。また、前記絶縁分離膜がシリコン基板の熱酸化によって形成されるＬＯＣＯＳ素子分離構造と異なり、バーズビークなどが生じることが少ない利点もある。
【００３９】
また、前記基体の再酸化によって、前記表面酸化膜に生じた欠陥を修復するのがよい。前記表面酸化膜は、ＳＴＩ素子分離構造を形成するために用いた窒化シリコン膜などのマスクを除去する際に熱燐酸溶液などに曝され、ピンホールなどのウイークポイントが発生していることがある。従って、前記基体の再酸化によって、前記表面酸化膜に生じたピンホールなどの欠陥を修復するのが望ましい。このように、前記表面酸化膜を除去するのではなく、必要なら修復して前記ゲート絶縁膜の少なくとも一部として用いるのが、本発明の大きな特徴の１つである。
【００４０】
また、前記基体の再酸化によって、前記ゲート絶縁膜の厚さを増加させるのがよい。再酸化によって所望の膜厚の前記ゲート絶縁膜を形成することができる。
【００４１】
例えば、目的とする複数の前記活性領域以外を被覆するマスクを形成して、前記再酸化を行うことにより、前記複数の前記活性領域に互いに同じ厚さの前記ゲート絶縁膜を形成することができる。このようにしてしきい値電圧Ｖthなどの電気特性のよく揃った半導体装置を得ることができる。
【００４２】
或いは、目的とする複数の前記活性領域以外を被覆するマスクを形成して、前記再酸化を行った後、別のマスクを形成して更に再酸化を行い、前記複数の前記活性領域に互いに異なる厚さの前記ゲート絶縁膜を形成するのがよい。このようにすると、１枚の前記半導体基板基板の上に、しきい値電圧Ｖthなどの電気特性の異なる複数の半導体装置を形成することができる。
【００４３】
前記基体を再酸化する具体的な工程は、前記マスクとして窒化シリコン膜を形成し、前記再酸化後、表面に形成された酸化窒化シリコン膜を除去した後、前記マスクを除去する、一連の４工程からなるのがよい。この際、前記酸化窒化シリコン膜を化学的機械研磨法によって除去した後、窒化シリコン膜を熱リン酸溶液によって溶解除去するのがよい。
【００４４】
そして、形成するゲート絶縁膜の厚さが単一種類であれば、上記の再酸化工程を１回行い、形成するゲート絶縁膜の厚さが複数であれば、上記の工程を少なくとも２回行うのがよい。
【００４５】
また、本発明の半導体装置は、前記活性領域に形成されたソース及びドレイン領域と、これらのソース及びドレイン領域にそれぞれ電気的に接続するソース及びドレイン電極と、前記ゲート絶縁膜に接して形成されたゲート電極とによって、絶縁ゲート型電界効果トランジスタとして構成されているのがよく、さらに、前記絶縁ゲート型電界効果トランジスタがアナログ回路を構成するトランジスタであるのがよい。トランジスタ以外の例としては、センサなどであってもよい。
【００４６】
また、その製造工程において、前記ゲート電極をマスクとするイオン注入法によって前記ソース領域及び前記ドレイン領域をセルフアラインによって形成するのがよい。このようにして、前記ゲート電極に対して自己整合的に位置決めして前記ソース領域及び前記ドレイン領域を形成することができる。
【００４７】
次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
【００４８】
実施の形態１
実施の形態１は、主として請求項１〜３に記載した半導体装置、及び請求項７〜１１に記載した半導体装置の製造方法に関わる例として、ゲート絶縁膜の厚さが等しく電気特性がそろった２つのＭＯＳ（金属酸化物半導体）型電界効果トランジスタが同一基板に形成されたトランジスタ集合体及びその製造方法について説明する。
【００４９】
図１は、実施の形態１に基づくＭＯＳトランジスタ１０Ａおよび１０Ｂの集合体の構造を示す平面図（ａ）と、断面図（ｂ）および（ｃ）である。断面図（ｂ）および（ｃ）は、それぞれ、図１（ａ）に１ｂ−１ｂ線および１ｃ−１ｃ線で示した位置における断面図である。
【００５０】
このトランジスタ集合体では、図１に示すように、シリコン基板１の隣接する活性領域２に特性が同じＭＯＳトランジスタ１０Ａおよび１０Ｂが形成され、それらの周囲の不活性領域３にＳＴＩ素子分離構造９が形成されている。
【００５１】
図２〜図４は、ＭＯＳトランジスタ１０Ａおよび１０Ｂの作製工程のフローを示す断面図である。なお、これらの断面図は、図１（ａ）に１ｂ−１ｂ線で示した位置における断面図である。
【００５２】
初めに、図２（ａ）〜図３（ｆ）の工程で表面酸化膜４とＳＴＩ素子分離構造９を形成する。
【００５３】
まず、図２（ａ）に示すように、シリコン基板１の表面に熱酸化法により酸化シリコンからなる表面酸化膜４を厚さ１０ｎｍほど形成した後、その上にＣＶＤ法（化学的気相成長法）により窒化シリコン膜５１を厚さ１５０ｎｍほど形成する。
【００５４】
次に、図２（ｂ）に示すように、フォトリソグラフィとエッチングによってパターニングして、ＭＯＳトランジスタ１０Ａおよび１０Ｂの活性領域２の上部を被覆するフォトレジスト層５２を形成する。そして、フォトレジスト層５２をマスクとして用いた反応性イオンエッチング（ＲＩＥ）によって窒化シリコン膜５１および表面酸化膜４を選択的に除去して、シリコン基板１の不活性領域３を露出させる。この後、フォトレジスト層５２を除去する。
【００５５】
次に、図２（ｃ）に示すように、パターニングされた窒化膜５１をマスクとしたＲＩＥによってシリコン基板１を選択的にエッチングして、シリコン基板１の不活性領域３に深さ３００ｎｍほどの凹部（トレンチ）１６を形成する。その後、露出した凹部（トレンチ）１６の内壁面のシリコンを１０ｎｍほどの深さまで熱酸化して、凹部（トレンチ）１６の側面および底面を被覆する内壁酸化膜７を形成する。
【００５６】
次に、図２（ｄ）に示すように、シリコン基板１の上部全面に高密度プラズマＣＶＤ法によって厚い酸化シリコン層５３を堆積させ、凹部（トレンチ）１６に酸化シリコンを埋め込む。
【００５７】
次に、図３（ｅ）に示すように、窒化シリコン膜５１が所定の厚みになるまでＣＭＰ法（化学的機械研磨法）によって研磨して、表面を平坦化するとともに、酸化シリコン層５３を凹部（トレンチ）１６内に埋め込まれた埋め込み絶縁層８に成形し、ＳＴＩ素子分離構造９を形成する。
【００５８】
次に、図３（ｆ）に示すように、熱燐酸溶液などを用いたエッチングを行って、窒化シリコン膜５１を除去する。
【００５９】
続いて、図３（ｇ）〜図４（ｊ）に示す工程で再酸化膜５を形成し、ゲート絶縁膜６の形成を終了する。
【００６０】
まず、図３（ｇ）に示すように、ＣＶＤ法により窒化シリコン膜５４を厚さ１００ｎｍほど形成する。続いて、フォトリソグラフィとエッチングにより、ＭＯＳトランジスタ１０Ａおよび１０Ｂを形成する領域以外を被覆するフォトレジスト層５５をパターニングして形成する。この後、フォトレジスト層５５をマスクとして用いて熱燐酸溶液によるエッチングによって窒化シリコン膜５４を選択的に除去して、シリコン基板１のうち、ＭＯＳトランジスタ１０Ａおよび１０Ｂを形成する活性領域２を露出させる。
【００６１】
ここで、次の再酸化を行う前に、表面酸化膜４の徹底したクリーニングを行うことが重要である。具体的には、窒化シリコン膜５４などを完全に除去した後、十分な洗浄を行う。
【００６２】
次に、図３（ｈ）に示すように、表面酸化膜４の上部から酸化剤を作用させて熱酸化法により活性領域２のシリコン基板１を再酸化して再酸化膜５を形成し、ゲート絶縁膜６を形成する。
【００６３】
次に、図４（ｉ）に示すように、ＣＶＤ法により全面に窒化シリコン膜５６を厚さ１００ｎｍほど形成する。
【００６４】
次に、図４（ｊ）に示すように、再酸化の際にマスクとして用いた窒化シリコン膜５４の上部に生じた酸化窒化シリコン層をＣＭＰ法によって除去する。
【００６５】
以上の図３（ｇ）〜図４（ｊ）に示した一連の４工程が、活性領域２のシリコン基板１を再酸化する基本工程である。
【００６６】
次に、図４（ｋ）に示すように、熱燐酸溶液を用いたエッチングによって、窒化シリコン膜５４および窒化シリコン膜５６をすべて除去して、シリコン基板１の全面を露出させる。
【００６７】
続いて、図４（ｌ）に示すように、基板全面にポリシリコン膜を成膜した後、フォトレジストを用いたＲＩＥによってパターニングして、ゲート電極１１を形成する。
【００６８】
この後は、ゲート電極１１およびゲート絶縁膜６をマスクとするセルフアラインによるイオン注入法によってソース領域１２およびドレイン領域１３を形成するなど、通常の工程によってＭＯＳトランジスタ１０Ａおよび１０Ｂを完成する。
【００６９】
図１（ｂ）およびその一部拡大図に示すように、上記のようにして作製されたＭＯＳトランジスタ１０Ａおよび１０Ｂでは、先述した従来のＳＴＩ素子分離構造を有するＭＯＳトランジスタ１００Ａおよび１００Ｂと異なり、フッ酸などを用いたエッチングによって表面酸化膜４を除去する工程を行わないので、内壁酸化膜７や埋め込み絶縁層８がエッチングされることはない。従って、活性領域２と不活性領域３との境界領域にくぼみが形成され、ゲート電極１１が、シリコン基板１の活性領域２の端部側面に回り込むようなこともこともない。
【００７０】
このため、ＭＯＳトランジスタ１０Ａおよび１０Ｂの動作時にゲート電極１１に印加されるゲート電圧ＶGSからは、ゲート電極１１から活性領域２に向かう通常のゲート電界１８が形成されるのみである。
【００７１】
また、基板全面にゲート電極材料としてポリシリコン膜を成膜した後、パターニングしてゲート電極１１を形成する際、くぼみにゲート電極材料が付着して残り、ゲート電極のパターンくずれ及び付着物による短絡などの悪影響が生じるというようなことも起こらない。
【００７２】
図５は、ＭＯＳトランジスタ１０Ａおよび１０Ｂにおけるゲート電圧ＶGSとドレイン電流ＩDSとの関係を示すグラフである。図５に示されているＩDS−ＶGS特性は、異常を示すハンプなどがなく、半導体材料本来の電気特性に基づいて定まるものであることを示している。従って、本実施の形態で行ったように、ゲート絶縁膜６を同一工程で形成するなど、製造工程を均一化することなどにより、電気特性のよく揃ったペアトランジスタを製造歩留まり良く製造することができる。従って、ＭＯＳトランジスタ１０Ａおよび１０Ｂを用いれば、高精度なアナログ回路を形成することができる。
【００７３】
表面酸化膜４だけで所望の厚さになるようにして再酸化膜５の形成を省略することも理論的には可能である。但し、表面酸化膜４は熱燐酸溶液に曝され、ピンホールなどのウイークポイントが発生することがあるので、再酸化膜５を形成してゲート絶縁膜６の耐電圧性を回復させるのが望ましい。
【００７４】
実施の形態２
実施の形態２は、主として請求項１、２および４に記載した半導体装置、及び請求項７〜９、および１２〜１４に記載した半導体装置の製造方法に関わる例として、同一基板にゲート絶縁膜の厚さが異なる３種類のＭＯＳ（金属酸化物半導体）型電界効果トランジスタが形成されたトランジスタ集合体及びその製造方法について説明する。
【００７５】
図６は、実施の形態２に基づくＭＯＳトランジスタ２０Ａ〜２０Ｃの集合体の構造を示す平面図（ａ）と断面図（ｂ）であり、図７〜図１０は、その作製工程のフローを示す断面図である。なお、これらの断面図は、図６（ａ）に６ｂ−６ｂ線で示した位置における断面図である。
【００７６】
このトランジスタ集合体では、図６に示すように、シリコン基板１の隣接する活性領域２Ａ〜２Ｃにゲート絶縁膜６Ａ〜６Ｃの厚さが異なり、しきい値電圧Ｖthが異なる３種類のＭＯＳトランジスタ２０Ａ〜２０Ｃが形成され、それらの周囲の不活性領域３にＳＴＩ素子分離構造９が形成されている。
【００７７】
その作製工程では、実施の形態１と同様、初めに図７（ａ）〜図８（ｆ）の工程で表面酸化膜４とＳＴＩ素子分離構造９を形成する。
【００７８】
まず、図７（ａ）に示すように、シリコン基板１の表面に熱酸化法により酸化シリコンからなる表面酸化膜４を厚さ１０ｎｍほど形成した後、その上にＣＶＤ法により窒化シリコン膜５１を厚さ１５０ｎｍほど形成する。
【００７９】
次に、図７（ｂ）に示すように、フォトリソグラフィとエッチングにより、ＭＯＳトランジスタ２０Ａ〜２０Ｃの活性領域２Ａ〜２Ｃの上部を被覆するフォトレジスト層５２をパターニングして形成する。そして、フォトレジスト層５２をマスクとして用いたＲＩＥによって窒化シリコン膜５１および表面酸化膜４を選択的に除去して、シリコン基板１の不活性領域３を露出させる。この後、フォトレジスト層５２を除去する。
【００８０】
次に、図７（ｃ）に示すように、パターニングされた窒化膜５１をマスクとしたＲＩＥによってシリコン基板１を選択的にエッチングして、シリコン基板１の不活性領域３に深さ３００ｎｍほどの凹部（トレンチ）１６を形成する。その後、露出した凹部（トレンチ）１６の内壁面のシリコンを１０ｎｍほどの深さまで熱酸化して、凹部（トレンチ）１６の側面及び底面を被覆する内壁酸化膜７を形成する。
【００８１】
次に、図７（ｄ）に示すように、シリコン基板１の上部全面に高密度プラズマＣＶＤ法によって厚い酸化シリコン層５３を堆積させ、凹部（トレンチ）１６に酸化シリコンを埋め込む。
【００８２】
次に、図８（ｅ）に示すように、窒化シリコン膜５１が所定の厚みになるまでＣＭＰ法によって研磨して、表面を平坦化するとともに、酸化シリコン層５３を凹部（トレンチ）１６内に埋め込まれた埋め込み絶縁層８に成形し、ＳＴＩ素子分離構造９を形成する。
【００８３】
次に、図８（ｆ）に示すように、熱燐酸溶液などを用いたエッチングを行って、窒化シリコン膜５１を除去する。
【００８４】
続いて、実施の形態１とほぼ同様にして、図８（ｇ）〜図９（ｊ）に示す工程で活性領域２Ａに再酸化膜２５を形成する。但し、窒化シリコン膜６１は、窒化シリコン膜５４よりやや厚く形成する。
【００８５】
まず、図８（ｇ）に示すように、ＣＶＤ法により窒化シリコン膜６１を厚さ１５０ｎｍほど形成する。続いて、フォトリソグラフィとエッチングにより、ＭＯＳトランジスタ２０Ａを形成する領域以外を被覆するフォトレジスト層６２をパターニングして形成する。この後、フォトレジスト層６２をマスクとして用いて熱燐酸溶液によるエッチングによって窒化シリコン膜６１を選択的に除去して、シリコン基板１のうち、ＭＯＳトランジスタ２０Ａを形成しようとする活性領域２Ａを露出させる。
【００８６】
ここで、次の再酸化を行う前に、表面酸化膜４の徹底したクリーニングを行うことが重要である。具体的には、窒化シリコン膜６１などを完全に除去した後、十分な洗浄を行う。
【００８７】
次に、図８（ｈ）に示すように、表面酸化膜４の上部から酸化剤を作用させて熱酸化法により活性領域２Ａのシリコン基板１を再酸化して再酸化膜２５を形成する。
【００８８】
次に、図９（ｉ）に示すように、全面にＣＶＤ法により窒化シリコン膜６３を厚さ１００ｎｍほど形成する。
【００８９】
次に、図９（ｊ）に示すように、図８（ｈ）に示した再酸化の際にマスクとして用いた窒化シリコン膜３１の上部に生じた酸化窒化シリコン層をＣＭＰ法によって除去する。
【００９０】
以上の図８（ｇ）〜図９（ｊ）に示した一連の４工程が、活性領域２Ａのシリコン基板１を選択的に再酸化する工程である。続いて、図９（ｋ）〜図１０（ｎ）に示す工程で別のマスクを形成して上記と同様の再酸化膜形成工程を繰り返し行い、活性領域２Ａおよび２Ｂに再酸化膜２６を形成する
【００９１】
まず、図９（ｋ）に示すように、フォトリソグラフィとエッチングにより、ＭＯＳトランジスタ２０Ａおよび２０Ｂを形成する領域以外を被覆するフォトレジスト層６４をパターニングして形成する。この後、フォトレジスト層６４をマスクとして熱燐酸溶液を用いたエッチングによって、窒化シリコン膜６１および窒化シリコン膜６３を選択的に除去して、シリコン基板１のうち、ＭＯＳトランジスタ２０Ａおよび２０Ｂを形成しようとする活性領域２Ａおよび２Ｂを露出させる。
【００９２】
ここでも、次の再酸化を行う前に、表面酸化膜４の徹底したクリーニングを行うことが重要である。具体的には、窒化シリコン膜６１などを完全に除去した後、十分な洗浄を行う。
【００９３】
次に、図９（ｌ）に示すように、上部から酸化剤を作用させて熱酸化法により活性領域２Ａおよび２Ｂのシリコン基板１を再酸化して再酸化膜２６を形成する。
【００９４】
次に、図１０（ｍ）に示すように、全面にＣＶＤ法により窒化シリコン膜６５を厚さ１００ｎｍほど形成する。
【００９５】
次に、図１０（ｎ）に示すように、図９（ｌ）に示した再酸化の際にマスクとして用いた窒化シリコン膜３１の上部に生じた酸化窒化シリコン層をＣＭＰ法によって除去する。
【００９６】
以上の図９（ｋ）〜図１０（ｎ）に示した一連の４工程が、活性領域２Ａおよび２Ｂのシリコン基板１を選択的に再酸化する工程である。続いて、図１０（ｏ）と図１０（ｐ）に示す工程で活性領域２Ａ〜２Ｃに再酸化膜２７を形成する。
【００９７】
図１０（ｏ）に示すように、熱燐酸溶液を用いたエッチングによって、窒化シリコン膜６１および窒化シリコン膜６５を除去して、シリコン基板１全面を露出させる。
【００９８】
ここでも、次の再酸化を行う前に、表面酸化膜４の徹底したクリーニングを行うことが重要である。具体的には、窒化シリコン膜６１などを完全に除去した後、十分な洗浄を行う。
【００９９】
次に、図１０（ｐ）に示すように、上部から酸化剤を作用させて熱酸化法により活性領域２Ａ〜２Ｃのシリコン基板１を再酸化して再酸化膜２７を形成し、ゲート絶縁膜６Ａ〜６Ｃの形成を完了する。
【０１００】
続いて、図１０（ｑ）に示すように、ポリシリコン膜をパターニングしてゲート電極２１Ａ〜２１Ｃを形成し、ゲート電極２１Ａ〜２１Ｃおよびゲート絶縁膜６Ａ〜６Ｃをマスクとするイオン注入法によってソース領域２２Ａ〜２２Ｃおよびドレイン領域２３Ａ〜２３Ｃを形成する。この後、通常の工程によってソース電極およびドレイン電極を形成するなどして、ＭＯＳトランジスタ２０Ａ〜２０Ｃを完成する。
【０１０１】
ＭＯＳトランジスタ２０Ｃのゲート絶縁膜６Ｃの厚さは、表面酸化膜４と再酸化膜２７との膜厚の合計になる。この厚さが所望の厚さになるように、表面酸化膜４と再酸化膜２７の厚さを設定する。
【０１０２】
表面酸化膜４だけで所望の厚さになるようにして再酸化膜２７の形成を省略することも理論的には可能である。但し、表面酸化膜４は熱燐酸溶液に曝され、ピンホールなどのウイークポイントが発生することがあるので、再酸化膜２７を形成して耐電圧性を回復させるのが望ましい。
【０１０３】
ＭＯＳトランジスタ２０Ｂのゲート絶縁膜６Ｂの厚さは、表面酸化膜４と再酸化膜２６と再酸化膜２７との膜厚の合計になる。この厚さが所望の厚さになるように、再酸化膜２６の厚さを設定する。
【０１０４】
ＭＯＳトランジスタ２０Ａのゲート絶縁膜６Ａの厚さは、表面酸化膜４と再酸化膜２５〜２７の膜厚の合計になる。この厚さが所望の厚さになるように、再酸化膜２５の厚さを設定する。
【０１０５】
例えば、各ゲート絶縁膜の厚さを、ゲート絶縁膜６Ａが８ｎｍ、ゲート絶縁膜６Ｂが３ｎｍ、そしてゲート絶縁膜６Ｃが１．８ｎｍというように適切に設定することによって、ＭＯＳトランジスタ２０Ａ〜２０Ｃのしきい値電圧Ｖthが、それぞれ３．３Ｖ、１．８Ｖそして１．２Ｖになるように、ＭＯＳトランジスタを作り分けることができる。
【０１０６】
なお、各再酸化膜の形成において、窒化シリコン６１の各パターニングの際に用いたマスク位置合わせ用のアライメントマークは、そのまま基板上に残されるので、デバイス製造後も各再酸化工程に対応する各ゲート絶縁膜の位置を判別することができる。
【０１０７】
本実施の形態では膜厚の異なる３種類のゲート絶縁膜を形成する例を示したが、膜厚の種類はこれに限定されるものではなく、別のマスクを形成して再酸化工程を必要な回数だけ繰り返すことにより、膜厚の異なるゲート絶縁膜を所望の種類だけ１枚の基板上に作り分けることができる。
【０１０８】
従来、膜厚の異なる複数種のゲート絶縁膜を形成する際に、ゲート酸化膜形成の度にウェットエッチングを行っていたのを止め、窒化シリコン膜をマスクにして所望の部分にだけ再酸化膜を形成して所望の厚さまで積み上げるようにするので、内壁酸化膜７や埋め込み絶縁層８がエッチングされることはない。従って、この点に関して実施の形態１と同様の作用効果を得られるのは言うまでもない。
【０１０９】
すなわち、活性領域２Ａ〜２Ｃと不活性領域３との境界領域にくぼみが形成され、ゲート電極１１が、シリコン基板１の活性領域２の端部側面に回り込むことがない。このため、ＭＯＳトランジスタ２０Ａ〜２０Ｃの動作時にゲート電極２１Ａ〜２１Ｃに印加されるゲート電圧ＶGSからは、通常のゲート電界が形成されるのみである。この結果、ＭＯＳトランジスタ２０Ａ〜２０Ｃにおけるゲート電圧ＶGSとドレイン電流ＩDSとの関係には異常を示すハンプなどがなく、半導体材料本来の電気特性に基づいて定まるものである。従って、所定の電気特性を有するトランジスタを製造歩留まり良く製造することができる。従って、ＭＯＳトランジスタ２０Ａ〜２０Ｃを用いれば、高精度なアナログ回路を形成することができる。
【０１１０】
また、基板全面にゲート電極材料としてポリシリコン膜を成膜した後、パターニングしてゲート電極２１Ａ〜２１Ｃを形成する際、くぼみにゲート電極材料が付着して残り、ゲート電極のパターンくずれ及び付着物による短絡などの悪影響が生じるというようなことも起こらない。
【０１１１】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１１２】
例えば、ＳＴＩ素子分離構造において、凹部形成後、絶縁層を埋め込む前に、凹部から凹部の周囲の半導体基板中に不純物を拡散させ、ｐｎ接合による分離構造を併設するのもよい。例えば、半導体基板がｎ型である場合には、凹部の周囲の半導体基板中にｐ型又はｐ+型の拡散領域を形成する。
【０１１３】
上記の変形例として、ＳＴＩ素子分離構造を省略して、ｎ型半導体基板に対してはｐ+型、ｐ型半導体基板に対してはｎ+型の拡散領域を深く形成して、ｐｎ接合によるバイアスによって素子分離構造を形成してもよい。
【産業上の利用可能性】
【０１１４】
本発明の半導体装置及びその製造方法は、ＭＯＳトランジスタを初めとする絶縁ゲート型トランジスタ、特に高精度アナログ回路用のＭＯＳトランジスタなどの半導体装置及びその製造方法として用いられ、その高精度化などに貢献することができる。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施の形態１に基づくＭＯＳトランジスタの平面図（ａ）および断面図（ｂ）である。
【図２】同、ＭＯＳトランジスタの作製工程の一部のフローを示す断面図である。
【図３】同、ＭＯＳトランジスタの作製工程の一部のフローを示す断面図である。
【図４】同、ＭＯＳトランジスタの作製工程の一部のフローを示す断面図である。
【図５】同、ＭＯＳトランジスタのゲート電圧ＶGSとドレイン電流ＩDSの関係を示すグラフである。
【図６】本発明の実施の形態２に基づくＭＯＳトランジスタの平面図（ａ）および断面図（ｂ）である。
【図７】同、ＭＯＳトランジスタの作製工程の一部のフローを示す断面図である。
【図８】同、ＭＯＳトランジスタの作製工程の一部のフローを示す断面図である。
【図９】同、ＭＯＳトランジスタの作製工程の一部のフローを示す断面図である。
【図１０】同、ＭＯＳトランジスタの作製工程の一部のフローを示す断面図である。
【図１１】従来のＳＴＩ素子分離構造を有するＭＯＳトランジスタの平面図（ａ）および断面図（ｂ）である。
【図１２】同、ＳＴＩ素子分離構造を有するＭＯＳトランジスタの作製工程のフローを示す断面図である。
【図１３】同、ＳＴＩ素子分離構造を有するＭＯＳトランジスタの作製工程のフローを示す断面図である。
【図１４】同、ＳＴＩ素子分離構造を有するＭＯＳトランジスタのゲート電圧ＶGSとドレイン電流ＩDSの関係を示すグラフである。
【図１５】ＭＯＳトランジスタを用いた差動増幅回路の一例を示す回路図である。
【符号の説明】
【０１１６】
１…シリコン基板、２、２Ａ、２Ｂ、２Ｃ…活性領域、３…不活性領域、
４…表面酸化膜、５…再酸化膜、６、６Ａ、６Ｂ、６Ｃ…ゲート絶縁膜、
７…内壁酸化膜、８…埋め込み絶縁層、９…ＳＴＩ素子分離構造、
１０Ａ、１０Ｂ…ＭＯＳ型ペアトランジスタ、１１…ゲート電極、１２…ソース領域、
１３…ドレイン領域、１６…凹部（トレンチ）、１７…くぼみ、
１８…通常のゲート電界、２０Ａ、２０Ｂ、２０Ｃ…ＭＯＳトランジスタ、
２１Ａ〜２１Ｃ…ゲート電極、２２Ａ〜２２Ｃ…ソース領域、
２３Ａ〜２３Ｃ…ドレイン領域、２５、２６、２７…再酸化膜、
５１、５４、５６…窒化シリコン層、５２、５５…フォトレジスト層、
５３…酸化シリコン層、６１、６３、６５…窒化シリコン層、
６２、６４…フォトレジスト層、１００Ａ、１００Ｂ…ＭＯＳ型ペアトランジスタ、
１０１…シリコン基板、１０２…活性領域、１０３…不活性領域、１０４…表面酸化膜、
１０７…内壁酸化膜、１０８…埋め込み絶縁層、１０９…ＳＴＩ素子分離構造、
１１１…ゲート電極、１１２…ソース領域、１１３…ドレイン領域、
１１６…凹部（トレンチ）、１１７…くぼみ、１１８…通常のゲート電界、
１１９…側方からのゲート電界、１２１…窒化シリコン層、１２２…フォトレジスト層、
１２３…酸化シリコン層、２００Ａ、２００Ｂ…他のＭＯＳ型ペアトランジスタ
【図１】
2006135075.tif 000003
【図２】
2006135075.tif 000004
【図３】
2006135075.tif 000005
【図４】
2006135075.tif 000006
【図５】
2006135075.tif 000007
【図６】
2006135075.tif 000008
【図７】
2006135075.tif 000009
【図８】
2006135075.tif 000010
【図９】
2006135075.tif 000011
【図１０】
2006135075.tif 000012
【図１１】
2006135075.tif 000013
【図１２】
2006135075.tif 000014
【図１３】
2006135075.tif 000015
【図１４】
2006135075.tif 000016
【図１５】
2006135075.tif 000017