(57)【要約】【課題】有機ＥＬ素子を用いた画素回路において低耐圧ＭＯＳプロセスによる微細画素を実現し、高精細な有機ＥＬ表示装置を提供する。【解決手段】  有機ＥＬ素子では、発光のために４〜６Ｖ程度のアノード・カソード間電圧が必要であり、通常、画素回路における各素子は６Ｖ耐圧とされるが、通常動作時のトランジスタの必要なソース・ドレイン耐圧は、アノード電源電圧の半分程度となる。そこで電源投入時のシーケンスを最適化し、素子の６Ｖ耐圧を不要とする。このため電源投入時に、信号線ＳＩＧによる映像信号電位を確定させ（ｔｍ０〜ｔｍ１）、次に有機ＥＬ素子への電流供給が停止される回路状態とし（〜ｔｍ２）、次に有機ＥＬ素子のアノード電位をカソード電位から徐々に上昇させる（ｔｍ３〜ｔｍ４）。【選択図】      図３
2006243174.tif 000002
【特許請求の範囲】
【請求項１】
信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成り、各画素回路は、有機エレクトロルミネッセンス素子が、ＭＯＳプロセスにより形成された複数のトランジスタ及び容量を有する回路により発光駆動される構成とされた表示装置における電源投入方法として、
上記信号線による映像信号電位を確定させる第１のステップと、
上記第１のステップの後に、上記有機エレクトロルミネッセンス素子への電流供給が停止される回路状態とする第２のステップと、
上記第２のステップの後に、上記有機エレクトロルミネッセンス素子のアノード電位をカソード電位から徐々に上昇させる第３のステップと、
を実行することを特徴とした電源投入方法。
【請求項２】
上記画素回路は、有機エレクトロルミネッセンス素子と、第１，第２，第３のトランジスタと、容量を有し、
上記第１のトランジスタのゲートに上記走査線が接続され、
上記第１のトランジスタのソース／ドレインの一方に上記信号線が接続され、他方に上記第２のトランジスタのゲートが接続され、
上記第２のトランジスタのソース／ドレインの一方が電源電圧ラインに接続され、他方が上記第３のトランジスタに接続され、
上記第３のトランジスタのソース／ドレインの一方が上記有機エレクトロルミネッセンス素子のアノード電極に接続され、
上記容量は上記第２のトランジスタのゲートと上記電源電圧ラインの間に接続されており、
上記第１のステップでは、上記走査線から供給される走査パルスの電位により上記第１のトランジスタが導通された状態において、上記信号線に所定の映像信号電位を与えることで、上記第２のトランジスタのゲート電位を映像信号電位に確定させ、
上記第２のステップでは、上記第３のトランジスタを非導通とすることで、上記有機エレクトロルミネッセンス素子への電流供給が停止される回路状態とし、
上記第３のステップでは、上記電源電圧ラインにおける電圧を所定値まで徐々に上昇させることで、上記アノード電位を上昇させることを特徴とする請求項１に記載の電源投入方法。
【請求項３】
上記第３のステップにおける上記アノード電位の上昇期間は、上記有機エレクトロルミネッセンス素子の時定数の２倍以上であることを特徴とする請求項１に記載の電源投入方法。
【請求項４】
上記第１、第２、第３のステップによる電源投入のための期間は、１フレーム期間長以内であることを特徴とする請求項１に記載の電源投入方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置における電源投入方法に関する。
【背景技術】
【０００２】
【特許文献１】特開２００３−２７１０９５
【特許文献２】特開２００３−２５５８５６
【特許文献３】特開２００４−２１９６８２
【特許文献４】特開２００３−１７３１６９
【０００３】
近年、フラットパネルディスプレイ（ＦＰＤ）として有機ＥＬ表示装置に関心が高まっている。現在、ＦＰＤでは液晶表示装置（ＬＣＤ）が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。
これに対して有機ＥＬ表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でＬＣＤと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機ＥＬ表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代ＦＰＤの主流になると期待されている。
【０００４】
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂ＬＣＯＳあるいは高温または低温多結晶シリコンＬＣＤが用いられている。
ＬＣＤを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型ＬＣＤでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではＬＣＯＳが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ＥＬをビューファインダー表示素子として用いた場合には、自発光であるのでＬＣＤのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ＥＬの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
【０００５】
また、近年ではビューファインダーも高精細化の道をたどりつつあり、ＱＶＧＡ（Quarter Video Graphics Array：３２０×２４０画素）からＶＧＡ（Video Graphics Array：６４０×４８０画素）、さらにはＳＶＧＡ（Super Video Graphics Array：８００×６００画素）やＸＧＡ（Extended Graphics Array：１０２４×７６８画素）の要求が機器メーカーから出ている。
これらの高精細化の要求に対応するには、ＬＣＯＳのようにＭＯＳプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させるか、あるいは画素駆動回路内の素子サイズの縮小が必要となる。
【０００６】
なお、上記特許文献１，２には有機ＥＬ素子を用いた画素回路に関する技術が記載されており、また上記特許文献３，４には、液晶表示装置に関する電源シーケンスの技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般的にＭＯＳプロセスにおいては、ソース・ドレイン耐圧が小さいプロセスほど、トランジスタサイズを小さくすることができ、微細化に有利である。このため、画素駆動回路内の素子サイズの縮小ということを考えると、より低耐圧のプロセスを用い、トランジスタサイズを縮小することが有効である。
ところが、有機ＥＬ素子は、ある程度の電圧、例えば約４Ｖ以上をアノード・カソード間に印加しなければ発光しない。
図７（ａ）に有機ＥＬ素子のアノード・カソード間電圧と発光輝度の特性を、また図７（ｂ）に有機ＥＬ素子のアノード・カソード間電圧と電流密度の特性を示す。これらの図からわかるように、有機ＥＬ素子を発光させるには少なくとも４Ｖ以上の電圧印加が必要であり、一般に発光のための電圧範囲は約４〜６Ｖに設定される。
したがって、通常のＭＯＳトランジスタのソース・ドレイン耐圧としては６Ｖ耐圧が必要となり、より低耐圧のプロセス、例えば３Ｖ耐圧プロセスは用いることができない。このような事情で、画素回路の微細化が制限されている。
【課題を解決するための手段】
【０００８】
本発明は上記のような問題点を鑑みなされたもので、有機ＥＬ素子を用いた画素回路において低耐圧ＭＯＳプロセスによる微細画素を実現し、高精細な有機ＥＬ表示装置を提供できるようにすることを目的とする。
【０００９】
本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成り、各画素回路は、有機エレクトロルミネッセンス素子が、ＭＯＳプロセスにより形成された複数のトランジスタ及び容量を有する回路により発光駆動される構成とされた表示装置における電源投入方法である。この電源投入方法は、上記信号線による映像信号電位を確定させる第１のステップと、上記第１のステップの後に、上記有機エレクトロルミネッセンス素子への電流供給が停止される回路状態とする第２のステップと、上記第２のステップの後に、上記有機エレクトロルミネッセンス素子のアノード電位をカソード電位から徐々に上昇させる第３のステップとを備える。
【００１０】
また上記画素回路は、上記画素回路は、有機エレクトロルミネッセンス素子と、第１，第２，第３のトランジスタと、容量を有する。そして上記第１のトランジスタのゲートに上記走査線が接続され、上記第１のトランジスタのソース／ドレインの一方に上記信号線が接続され、他方に上記第２のトランジスタのゲートが接続され、上記第２のトランジスタのソース／ドレインの一方が電源電圧ラインに接続され、他方が上記第３のトランジスタに接続され、上記第３のトランジスタのソース／ドレインの一方が上記有機エレクトロルミネッセンス素子のアノード電極に接続され、上記容量は上記第２のトランジスタのゲートと上記電源電圧ラインの間に接続されている。この場合、上記第１のステップでは、上記走査線から供給される走査パルスの電位により上記第１のトランジスタが導通された状態において、上記信号線に所定の映像信号電位を与えることで、上記第２のトランジスタのゲート電位を映像信号電位に確定させ、上記第２のステップでは、上記第３のトランジスタを非導通とすることで、上記有機エレクトロルミネッセンス素子への電流供給が停止される回路状態とし、上記第３のステップでは、上記電源電圧ラインにおける電圧を所定値まで徐々に上昇させることで、上記アノード電位を上昇させる。
また、上記第３のステップにおける上記アノード電位の上昇期間は、上記有機エレクトロルミネッセンス素子の時定数の２倍以上であるとする。
また上記第１、第２、第３のステップによる電源投入のための期間は、１フレーム期間長以内で実行する。
【００１１】
このような本発明では、ＭＯＳプロセスを用いて形成される画素回路において、電源投入時のシーケンスを最適化することで、低耐圧ＭＯＳプロセスによる微細画素を実現し、高精細な有機ＥＬ表示装置を提供するものである。
上述したように、有機ＥＬ素子では、発光のために４〜６Ｖ程度のアノード・カソード間電圧を印加しなければならず、このため画素回路における各素子は６Ｖ耐圧とされる。ところが有機ＥＬ素子の閾値電圧は３Ｖ程度であり、通常動作時のトランジスタの必要なソース・ドレイン耐圧は、アノード電源電圧の半分程度となるため、６Ｖ耐圧は必要ではない。つまり通常駆動時の耐圧だけを考慮した場合には、より低耐圧のプロセスを用いることが可能である。換言すれば、画素回路素子に対する電源投入時における印加電圧を考慮すれば、低耐圧プロセスで画素回路を構成することが可能となる。
【発明の効果】
【００１２】
本発明の電源投入方法として上記第１，第２，第３のステップの動作を実行して電源投入方法を行うことで、例えば電源電圧を６Ｖとしても、画素回路内のトランジスタのソース・ドレイン間には、最大でその半分程度の電圧しかかからない。このため、画素回路内の素子は例えば３Ｖ耐圧程度とすれば十分となる。つまり本発明によって電源投入シーケンスを最適化することで、画素回路を低耐圧ＭＯＳプロセスにより形成することができ、微細画素の形成を可能とし、高精細な有機ＥＬ表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態としての電源投入方法を説明する。
図１に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ１としてカラー画素ユニットＧＳがｍ行×ｎ列のマトリクス状に配列されている。
１つのカラー画素ユニットは、Ｒ（赤）画素回路１０Ｒ、Ｂ（青）画素回路１０Ｂ、Ｇ（緑）画素回路１０Ｇから構成される。そしてこのようなカラー画素ユニットＧＳ１１〜ＧＳｎｍがマトリクス状に配列される。図では画素アレイ１における４隅のカラー画素ユニットＧＳ１１、ＧＳ１ｎ、ＧＳｍ１、ＧＳｎｍのみを示し、他は省略している。
【００１４】
このような画素アレイ１に対して、映像信号線駆動回路２，走査線駆動回路３が設けられる。
映像信号線駆動回路２には、水平クロックＨＣＫ、水平スタート信号ＨＳＴ、及び映像信号（Ｖｉｄｅｏ）が入力される。映像信号線駆動回路２はこれらの信号に基づいて、画素アレイ１の各列に対して配設された映像信号線ＳＩＧに対して、各水平期間毎に映像信号を与える。
映像信号線ＳＩＧとしては、列方向に並ぶＲ画素回路１０Ｒに対する映像信号線ＳＩＧ−Ｒ、列方向に並ぶＢ画素回路１０Ｂに対する映像信号線ＳＩＧ−Ｂ、列方向に並ぶＧ画素回路１０Ｇに対する映像信号線ＳＩＧ−Ｇが設けられる。カラー画素ユニットＧＳはｎ列であるため、画素アレイ１に対して、映像信号線ＳＩＧ−Ｒ（１）〜ＳＩＧ−Ｒ（ｎ）、ＳＩＧ−Ｂ（１）〜ＳＩＧ−Ｂ（ｎ）、ＳＩＧ−Ｇ（１）〜ＳＩＧ−Ｇ（ｎ）が設けられることになり、映像信号線駆動回路２は、これらの映像信号線ＳＩＧに対してそれぞれ１水平期間毎に、列方向の各画素に応じたＲ映像信号、Ｂ映像信号、Ｇ映像信号を印加する。
【００１５】
走査線駆動回路３には、垂直走査クロックＶＣＫ、垂直スタート信号ＶＳＴが与えられる。走査線駆動回路３はこれらの信号に基づいて、画素アレイ１の各行に対して配設された走査線ＷＳに対して走査パルスを与え、また各行に対して配設されたデューティ制御線ＤＳを駆動する。
画素アレイ１はｍ行の画素が構成されることから、走査線ＷＳとしては走査線ＷＳ（１）〜ＷＳ（ｍ）が設けられ、またデューティ制御線ＤＳ（１）〜ＤＳ（ｍ）が設けられる。走査線駆動回路３は、１フレーム期間内において、１水平期間毎に走査線ＷＳ（１）〜ＷＳ（ｍ）を順次選択する走査パルスを印加する。
また１フレーム期間において各行に対して、各画素における輝度あるいはホワイトバランス調整のために、デューティ制御線ＤＳ（１）〜ＤＳ（ｍ）に、所定のタイミングでＨ／Ｌレベルが切り換えられる制御パルスを印加する。
各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）には、それぞれ対応する行の走査線ＷＳからの走査パルスと、デューティ制御線ＤＳからの制御パルスが与えられる。
【００１６】
画素アレイ１の各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）に対しては、電源電圧Ｖｃｃとカソード電圧Ｖｋが与えられる。
【００１７】
図１の表示装置構成における画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）の構成を図２に示す。
この画素回路１０は有機ＥＬ素子４を駆動する回路が３つのＰ型トランジスタＴ１，Ｔ２，Ｔ３と１つの容量Ｃｓで形成されている。
第１のトランジスタＴ１（以下、サンプリングトランジスタＴ１）は、そのゲートが映像信号取り込み制御のための走査線ＷＳに接続される。またドレインには映像信号線ＳＩＧが接続され、ソースには容量Ｃｓの一端と第２のトランジスタＴ２（以下、駆動トランジスタＴ２）のゲートが接続される。この駆動トランジスタＴ２のゲートノードをノードＮｄＡとして示している。
容量Ｃｓの他端は、駆動トランジスタＴ２のソースに接続されている。つまり駆動トランジスタＴ２のゲート・ソース間に容量Ｃｓが接続される。
駆動トランジスタＴ２のソースにはアノード電源Ｖｃｃのラインが接続される。駆動トランジスタＴ２のドレインは第３のトランジスタＴ３（以下、デューティ制御トランジスタＴ３）のソースに接続される。デューティ制御トランジスタＴ３のゲートはデューティ制御線ＤＳに、ドレインは有機ＥＬ素子４のアノードに接続される。有機ＥＬ４のカソードはカソード電源Ｖｋのラインに接続される。
【００１８】
この画素回路１０では、サンプリングトランジスタＴ１が導通することで、映像信号線ＳＩＧに印加されているアナログ映像信号（映像信号電圧）をサンプリングする。このサンプリングした映像信号電圧が駆動トランジスタＴ２のゲート電圧として印加される。駆動トランジスタＴ２はゲート電圧に応じてソース・ドレイン間に電流を流すことで有機ＥＬ素子４を駆動する。この駆動トランジスタＴ２は、有機ＥＬ素子４の発光時の定電流動作を保証するため飽和領域で動作する。
デューティ制御トランジスタＴ３は、輝度あるいはホワイトバランス調整用に設けられており、１フレーム間でＯＮ・ＯＦＦ動作を行う。
駆動トランジスタＴ２及びデューティ制御トランジスタＴ３がオンとされる期間、定電流Ｉｅｌが、有機ＥＬ素子４に流れ、有機ＥＬ素子４が発光することになる。
この画素回路１０で、有機ＥＬ素子４に流れる電流Ｉｅｌは、
Ｉｅｌ＝Ｋ（Ｖｇｓ−Ｖｔｈ）2
（Ｖｇｓ：Ｔ２のゲート・ソース間電圧  Ｖｔｈ：Ｔ２の閾値電圧  Ｋ：Ｔ２定数）
で決定される。
【００１９】
この画素回路１０に対しては、アノード電源Ｖｃｃは６Ｖに設定される。
また映像信号線駆動回路２によって映像信号線ＳＩＧに映像信号電位は５．５〜５．０Ｖとされる。また走査線駆動回路３によって走査線ＷＳに与えられる走査パルスは０〜６．０Ｖ、デューティ制御線ＤＳに与えられる制御パルスは０〜６Ｖに設定される。有機ＥＬ素子４の閾値電圧は３．０Ｖ程度である。カソード電位Ｖｋ＝０Ｖとされる。
この場合、通常動作中における図２のノードＮｄＡの電位は５．５〜５．０Ｖとなる。また駆動トランジスタＴ２のドレインとデューティ制御トランジスタＴ３のソースの接続点のノードＮｄＢの電位はＶｃｃ（６Ｖ）〜有機ＥＬ素子４の閾値電圧（３．０Ｖ程度）となる。デューティ制御トランジスタＴ３のドレインと有機ＥＬ素子４のアノードの接続点のノードＮｄＣの電位も、Ｖｃｃ（６Ｖ）〜有機ＥＬ素子４の閾値電圧（３．０Ｖ程度）となる。
つまり通常の動作時においては、サンプリングトランジスタＴ１のソース・ドレイン間電圧は最大で０．５Ｖ、駆動トランジスタＴ２のソース・ドレイン間電圧は最大で３．０Ｖ、デューティ制御トランジスタＴ３のソース・ドレイン間電圧は最大で３．０Ｖとなる。
このため、アノード電源Ｖｃｃ＝６Ｖとしても、通常の動作時だけを考えれば、トランジスタＴ１，Ｔ２，Ｔ３の耐圧は３Ｖ程度でよいことになる。
従って、この画素回路においては、電源投入時にトランジスタＴ１、Ｔ２，Ｔ３に３Ｖ以上の電圧がかからなければ、低耐圧ＭＯＳプロセス、例えば３Ｖプロセスを用いて画素回路１０を製造することが可能となる。
【００２０】
そこで本例では、以下のように電源投入を行う。
図３には、本例の電源投入シーケンスによる電源投入時の走査線ＷＳ、映像信号線ＳＩＧ、デューティ制御線ＤＳ、及びアノード電源Ｖｃｃの電圧状態を示している。
時点ｔｍ０で電源投入が開始される。
まず、時点ｔｍ０〜ｔｍ１までの期間、アノード電源Ｖｃｃはカソード電位Ｖｋ（例えば０Ｖ）とされ、また走査線駆動回路３は、デューティ制御線ＤＳ＝０Ｖ、走査線ＷＳ＝０とする。そしてこの期間、映像信号線駆動回路２は、映像信号線ＳＩＧを例えば５．５Ｖに上昇させる。
この時点ｔｍ０〜ｔｍ１の期間、走査線ＷＳ＝０であるためサンプリングトランジスタＴ１はオンとされており、従って映像信号線ＳＩＧによる電位５．５Ｖが、駆動トランジスタＴ２のゲートに印加されることになる。このため駆動トランジスタＴ２はほぼカットオフ状態となる。デューティ制御線ＤＳ＝０Ｖであるため、デューティ制御トランジスタＴ３はオンとなっている。
【００２１】
次に時点ｔｍ１〜ｔｍ２の期間では、アノード電源Ｖｃｃと走査線ＷＳは０Ｖに固定され、また映像信号線ＳＩＧは５．５Ｖに固定された状態で、走査線駆動回路３によりデューティ制御線ＤＳが０から６Ｖまで上昇される。
この期間では、サンプリングトランジスタＴ１がＯＮ状態、駆動トランジスタＴ２はカットオフ状態にあり、デューティ制御トランジスタＴ３は、デューティ制御線ＤＳが６Ｖに上昇することでカットオフ状態となる。
【００２２】
時点ｔｍ２〜ｔｍ３は回路を安定化する期間で、走査線ＷＳ、アノード電源Ｖｃｃは０Ｖに固定、映像信号線ＳＩＧは５．５Ｖに固定される。
時点ｔｍ３〜ｔｍ４は、アノード電源Ｖｃｃの上昇期間である。この期間では、走査線ＷＳ、映像信号線ＳＩＧ、デューティ制御線ＤＳは時点ｔｍ２〜ｔｍ３のときの電位を維持する。アノード電源Ｖｃｃは、この期間（ｔｍ３〜ｔｍ４）で上昇を行い、最終的には６Ｖに到達するようにする。
なお、この期間（ｔｍ３〜ｔｍ４）は、有機ＥＬ素子４の時定数より十分大きい時間に設定する。図４に、通常駆動時にデューティ制御トランジスタＴ３をオン・オフさせたときの有機ＥＬ素子４のアノード電位の変化を表している。つまりデューティ制御トランジスタＴ３がオンのときアノード電位＝６Ｖであり、デューティ制御トランジスタＴ３がオフとなることによって、アノード電位は低下する。図からわかるように、アノード電位は、デューティ制御トランジスタＴ３がカットオフしてから、約５ｍｓ程度で、最終到達電位である２．５Ｖに到達している。
したがって、電源Ｖｃｃ上昇期間としての時点ｔｍ３〜ｔｍ４は、５ｍｓより十分大きい、例えば２倍の１０ｍｓに設定される。
【００２３】
図３の時点ｔｍ４から、走査線ＷＳが６Ｖに設定され、これにより各電源は所定の電位に設定され、電源投入動作が完了する。
ここまでの時点において、時点ｔｍ３以降は、駆動トランジスタＴ２、デューティ制御トランジスタＴ３が共にカットオフ状態であるので、有機ＥＬ素子４には、ほとんど電流が流れず発光しない。
また、時点ｔｍ０〜ｔｍ３では、アノード電源Ｖｃｃ＝Ｖｋ＝０Ｖなので、有機ＥＬ素子４のアノード・カソード間電位は０Ｖであり、有機ＥＬ素子４は発光しない。
したがって、時点ｔｍ０からの電源投入時に画素が異常発光を起こすことは無い。
【００２４】
図３においては破線によって有機ＥＬ素子４のアノード電位（ノードＮｄＣ）の変化を示している。アノード電位は、時点ｔｍ３〜ｔｍ４の電源Ｖｃｃの上昇に伴い上昇し、最終的に有機ＥＬ素子４の閾値電位近傍（この例では３Ｖ）で落ち着く。
また、図２のノードＮｄＢの電位は、電源Ｖｃｃと同じ変化をする。このとき、デューティ制御トランジスタＴ３のソース・ドレイン間電圧は３Ｖとなり、通常駆動時でも、この電位差を越えることは無い。
このとき、サンプリングトランジスタＴ１に関しては、ソース・ドレイン間電圧は０．５Ｖ、駆動トランジスタＴ２に関しては、ソース・ドレイン間電圧は０Ｖである。
さらに通常駆動時においては、デューティ制御トランジスタＴ３のソース・ドレイン間電位が最も大きくなり、最大で３Ｖとなる。
【００２５】
以上のように本例の電源投入シーケンスでは、まず時点ｔｍ０〜ｔｍ１で映像信号線ＳＩＧによる映像信号電位を確定させる。またこれによって駆動トランジスタＴ２はほぼカットオフとされる。
次に時点ｔｍ１〜ｔｍ２でデューティ制御線ＤＳを６Ｖとし、デューティ制御トランジスタＴ３をカットオフさせる。これで有機ＥＬ素子４への電流供給が停止される回路状態とする。
そして次に、アノード電源Ｖｃｃを６Ｖまで上昇させ、有機ＥＬ素子４のアノード電位をカソード電位から徐々に上昇させる。
このような本例の電源投入シーケンスを用いることで、画素回路を構成するトランジスタＴ１，Ｔ２，Ｔ３のいずれも、ソース・ドレイン間電位差が３Ｖを超えることは無く、アノード電源Ｖｃｃとして６Ｖを用いているにもかかわらず、低耐圧プロセス、例えば３Ｖプロセスを用いることが可能となり、より微細な画素を構成することが可能となる。
なお、このような電源投入シーケンス期間は、１フレーム期間長以内で実行される。
【００２６】
図２の画素回路１０は、ＭＯＳプロセスにより形成される。この画素回路１０を実現するレイアウト図を図５に示し、また有機ＥＬ画素回路の断面構造例を図６に模式的に示す。
まず図６でＭＯＳプロセスで形成される画素回路１０の構造を述べる。既に公知であるように、ＭＯＳプロセスでは結晶珪素基板（シリコンウエハ）上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜等を成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミまたは銅などによる金属配線膜を生成して所要の回路を構成する。
本例の有機ＥＬ画素回路の場合、図示するようにトランジスタＴ１，Ｔ２，Ｔ３及び容量Ｃｓが形成されるとともに、３層に金属配線膜（第１金属配線膜ＭＴ１，第２金属配線膜ＭＴ２、第３金属配線膜ＭＴ３）が形成される。各層の間はコンタクトとして層間プラグＣＴが形成されて電気的に接続される。
そして最上層としてアノード電極４１，ＥＬ薄膜４２，カソード電極４３が蒸着形成される。
図２の画素回路１０の場合、デューティ制御トランジスタＴ３のドレインが有機ＥＬ素子４のアノードに接続されるが、このためには例えば図６のように、デューティ制御トランジスタＴ３のドレイン領域が、層間プラグＣＴや金属配線膜ＭＴ１，ＭＴ２，ＭＴ３を介してアノード電極４１に接続されることになる。
【００２７】
この図６は、あくまで模式的に層構造を示したものであるが、図２の画素回路１０に対応したレイアウト例は図５（ａ）のようになる。
図５（ａ）においては実線で各素子の構造領域を示し、破線で第１金属配線膜ＭＴ１を、一点鎖線で第２金属配線膜ＭＴ２を示し、第３金属配線膜ＭＴ３は省略している。また層間プラグ（コンタクト）ＣＴとしての上下層のコンタクト部分を「○」で示している。
【００２８】
実線で示すように、サンプリングトランジスタＴ１、駆動トランジスタＴ２、デューティ制御トランジスタＴ３、容量Ｃｓが形成される。
また破線で示す第１金属配線膜ＭＴ１により、映像信号線ＳＩＧと必要な素子間配線が形成される。また一点鎖線で示す第２金属配線膜ＭＴ２により走査線ＷＳ、デューティ制御線ＤＳが形成される。図示しない第３金属配線膜ＭＴ３によってはアノード電源Ｖｃｃラインが形成される。
【００２９】
この図５（ａ）からわかるように、第１金属配線膜ＭＴ１による映像信号線ＳＩＧはコンタクトＣＴ９によりサンプリングトランジスタＴ１のドレイン領域（Ｄ）に接続される。
サンプリングトランジスタＴ１のゲート領域（Ｇ）はコンタクトＣＴ８により、第２金属配線膜ＭＴ２の走査線ＷＳに接続される。
サンプリングトランジスタＴ１のソース領域（Ｓ）は、コンタクトＣＴ７により第１金属配線膜ＭＴ１の配線と接続され、コンタクトＣＴ５により容量Ｃｓの一方の電極に接続される。さらに、この容量Ｃｓの一方の電極は、コンタクトＣＴ４，第１金属配線膜ＭＴ１の配線、コンタクトＣＴ１０を介して駆動トランジスタＴ２のゲート領域（Ｇ）に接続される。
駆動トランジスタＴ２のソース（Ｓ）はコンタクトＣＴ１から図示しないアノード電源Ｖｃｃラインに接続される。容量Ｃｓの他端も、コンタクトＣＴ６から図示しないアノード電源Ｖｃｃラインに接続される。
駆動トランジスタＴ２のドレイン領域（Ｄ）は、デューティ制御トランジスタＴ３のソース領域（Ｓ）と共用され、デューティ制御トランジスタＴ３のゲート領域（Ｇ）はコンタクトＣＴ２により、第２金属配線膜ＭＴ２によるデューティ制御線ＤＳに接続される。
デューティ制御トランジスタＴ３のドレイン（Ｄ）は、コンタクトＣＴ３から図示しないアノード電極４１に接続されることになる。
【００３０】
例えばこのようなレイアウトで３Ｖプロセスによる画素回路１０を形成できる。
従来の６Ｖプロセスでは、トランジスタ耐圧を確保するためのオフセットドレイン領域を必要とし、最低チャネル長も大きい。一方、このように３Ｖプロセスを用いたレイアウトでは、オフセットドレインを必要とせず、かつ最低チャネル長も小さいので、トランジスタサイズを小さくできる。
また、トランジスタサイズが小さく、ゲート容量も小さいので、容量Ｃｓの面積も小さくできる。このことから同じ回路構成でも６Ｖプロセスと比較して小さい面積で回路を構成できる。例えば３Ｖプロセスの回路は６Ｖプロセスの約５０〜６０％の面積で画素を構成でき、微細画素を形成できる。
図５（ｂ）は６Ｖプロセスで画素を形成した場合の画素回路のサイズ例を示し、例えば画素回路の縦サイズＷ１，横サイズＷ２が、Ｗ１＝１８μｍ、Ｗ２＝６μｍとされたとする。Ｒ、Ｇ、Ｂのカラー画素ユニットＧＳ（１ピクセル）のサイズでいえば１８×１８μｍとなる。
一方、３Ｖプロセスで画素を形成した場合の画素回路のサイズ例は図５（ｃ）のようになり、例えば画素回路の縦サイズＷ１，横サイズＷ２が、Ｗ１＝９μｍ、Ｗ２＝３μｍとすることができる。Ｒ、Ｇ、Ｂのカラー画素ユニットＧＳ（１ピクセル）のサイズでいえば９×９μｍとなる。
このように画素サイズの大幅な縮小が可能となる。
【００３１】
また、この３Ｖプロセスを用いて画素を形成した表示パネルは、６Ｖプロセスによる画素の表示パネルよりも小さくできることはいうまでもなく、例えば１枚のウエハーから取れるパネル数も多く、製造歩留まりの向上や低コスト化が実現できる。
もちろん、例えばビデオカメラ装置のビューファインダなどにも用いられる有機ＥＬ表示パネルとしての小型化、高精細化に好適である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態の表示装置の構成のブロック図である。
【図２】実施の形態の画素回路の回路図である。
【図３】実施の形態の電源投入シーケンスの説明図である。
【図４】通常動作時のアノード電位の変化の説明図である。
【図５】実施の形態の画素回路を形成するレイアウトの説明図である。
【図６】実施の形態の画素回路の模式的な断面構造の説明図である。
【図７】有機ＥＬ素子の発光特性の説明図である。
【符号の説明】
【００３３】
１  画素アレイ、２  映像信号線駆動回路、３  走査線駆動回路、４  有機ＥＬ素子、１０  画素回路、１０Ｒ  Ｒ画素回路、１０Ｂ  Ｂ画素回路、１０Ｇ  Ｇ画素回路、Ｃｓ  容量、Ｔ１  サンプリングトランジスタ、Ｔ２  駆動トランジスタ、Ｔ３  デューティ制御トランジスタ、ＳＩＧ  映像信号線、ＷＳ  走査線、ＤＳ  デューティ制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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