(57)【要約】      （修正有）【課題】有機ＥＬ素子を用いた画素回路において低耐圧ＭＯＳプロセスによる微細画素を実現し、高精細表示装置を提供する。【解決手段】有機ＥＬ素子は、発光のため４〜６Ｖ程度のアノード・カソード間電圧が必要で、通常、画素回路の各素子は６Ｖ耐圧とされるが、通常動作時の第２，第３のトランジスタの必要なソース・ドレイン耐圧は、アノード電源電圧の半分程度となる。そこで電源投入時のシーケンスを最適化し、第２，第３のトランジスタの６Ｖ耐圧を不要とする。電源投入時に、第１，第２，第３のトランジスタを全て非導通とし、次に第１のトランジスタを導通させる、信号線の電位を第３のトランジスタが導通状態となる電位に確定し、次に第３のトランジスタに接続された固定電位を立ち上げ、次に第２のトランジスタのゲートに与えるバイアス電源Ｖｂを、第２のトランジスタが導通状態となる所定電圧に設定し、最後に正電源Ｖｃｃを所定電圧に立ち上げる。【選択図】 図４
2006243175.tif 000002
【特許請求の範囲】
【請求項１】
信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成り、各画素回路は、有機エレクトロルミネッセンス素子が、ＭＯＳプロセスにより形成された第１，第２，第３のトランジスタ及び容量を有する回路により発光駆動される構成とされ、
上記第１のトランジスタのゲートが上記走査線が接続され、
上記第１のトランジスタのソース／ドレインの一方が上記信号線に、他方が上記容量の一端と上記第３のトランジスタのゲートとに接続され、
上記容量の他端には時間的に増減するランプ信号が印加され、
上記第２のトランジスタのゲートはバイアス電源に接続され、
上記第２のトランジスタのソース／ドレインの一方が正電源に、他方が上記第３のトランジスタに接続され、
上記第３のトランジスタのソース／ドレインの一方が固定電位に、他方が上記第２のトランジスタに接続され、
上記第２，第３のトランジスタの接続点が、上記有機エレクトロルミネッセンス素子のアノード電極に接続され、
上記有機エレクトロルミネッセンス素子のカソード電極がカソード電位に接続されており、
上記第１のトランジスタは、上記走査線から供給される走査パルスに応じて導通され、導通時に、上記信号線からの信号値が上記容量に書き込まれ、
上記第２のトランジスタが定電流源として動作するように上記バイアス電源が設定され、
上記第３のトランジスタの非導通期間に、上記第２のトランジスタによる定電流が上記有機エレクトロルミネッセンス素子に流れて発光が行われる表示装置の電源投入方法として、
上記第１，第２，第３のトランジスタを全て非導通とする第１のステップと、
上記第１のトランジスタを導通させるとともに、上記信号線の電位を、上記第３のトランジスタが導通状態となる電位に確定させる第２のステップと、
上記第３のトランジスタに接続された固定電位を立ち上げる第３のステップと、
上記第２のトランジスタのゲートに与える上記バイアス電源を、上記第２のトランジスタが導通状態となる所定電圧に設定する第４のステップと、
上記第２のトランジスタに接続された上記正電源を所定電圧に立ち上げる第５のステップと、
を実行することを特徴とした電源投入方法。
【請求項２】
上記第１、第２、第３、第４，第５のステップによる電源投入のための期間は、１フレーム期間長以内であることを特徴とする請求項１に記載の電源投入方法。
【請求項３】
上記画素回路に対しては、電源投入後の通常動作時において、上記ランプ信号として、１フレーム周期より十分短い周期で増減を繰り返す信号が印加され、
上記第３のトランジスタが、上記ランプ信号と、上記容量に書き込まれた信号値とによるゲート電圧によりスイッチングされることで、上記有機エレクトロルミネッセンス素子への定電流印加期間が制御されることを特徴とする請求項１に記載の電源投入方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置における電源投入方法に関する。
【背景技術】
【０００２】
【特許文献１】国際公開０１／５４１０７号
【特許文献２】特開２００４−２１９６８２
【特許文献３】特開２００３−１７３１６９
【０００３】
近年、フラットパネルディスプレイ（ＦＰＤ）として有機ＥＬ表示装置に関心が高まっている。現在、ＦＰＤでは液晶表示装置（ＬＣＤ）が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。
これに対して有機ＥＬ表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でＬＣＤと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機ＥＬ表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代ＦＰＤの主流になると期待されている。
【０００４】
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂ＬＣＯＳあるいは高温または低温多結晶シリコンＬＣＤが用いられている。
ＬＣＤを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型ＬＣＤでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではＬＣＯＳが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ＥＬをビューファインダー表示素子として用いた場合には、自発光であるのでＬＣＤのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ＥＬの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
【０００５】
また、近年ではビューファインダーも高精細化の道をたどりつつあり、ＱＶＧＡ（Quarter Video Graphics Array：３２０×２４０画素）からＶＧＡ（Video Graphics Array：６４０×４８０画素）、さらにはＳＶＧＡ（Super Video Graphics Array：８００×６００画素）やＸＧＡ（Extended Graphics Array：１０２４×７６８画素）の要求が機器メーカーから出ている。
これらの高精細化の要求に対応するには、ＬＣＯＳのようにＭＯＳプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させるか、あるいは画素駆動回路内の素子サイズの縮小が必要となる。
【０００６】
なお、上記特許文献１には有機ＥＬ素子を用いた画素回路に関する技術が記載されており、また上記特許文献２，３には、液晶表示装置に関する電源シーケンスの技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般的にＭＯＳプロセスにおいては、ソース・ドレイン耐圧が小さいプロセスほど、トランジスタサイズを小さくすることができ、微細化に有利である。このため、画素駆動回路内の素子サイズの縮小ということを考えると、より低耐圧のプロセスを用い、トランジスタサイズを縮小することが有効である。
ところが、有機ＥＬ素子は、ある程度の電圧、例えば約４Ｖ以上をアノード・カソード間に印加しなければ発光しない。
図７（ａ）に有機ＥＬ素子のアノード・カソード間電圧と発光輝度の特性を、また図７（ｂ）に有機ＥＬ素子のアノード・カソード間電圧と電流密度の特性を示す。これらの図からわかるように、有機ＥＬ素子を発光させるには少なくとも４Ｖ以上の電圧印加が必要であり、一般に発光のための電圧範囲は約４〜６Ｖに設定される。
したがって、通常のＭＯＳトランジスタのソース・ドレイン耐圧としては６Ｖ耐圧が必要となり、より低耐圧のプロセス、例えば３Ｖ耐圧プロセスは用いることができない。このような事情で、画素回路の微細化が制限されている。
【０００８】
また上記特許文献１に記載されているように、ＭＯＳプロセスによくフィットし、且つ比較的少ない素子数で画素回路を実現する技術が知られている。この画素回路は２個のトランジスタと１個の容量で形成されている。もちろん、画素回路の素子数が少ないことも、微細化に有利である。
以下、この従来の画素回路について図面を用いて説明する。図８は従来の画素回路を示し、また図９は図８の回路の動作タイミングを示している。
回路構成としては、トランジスタは全てＰ型で構成されており、サンプリングトランジスタＴ１１のゲートに映像信号の取り込み制御を行う走査線ＷＳが接続され、ソースには映像信号線ＳＩＧが、ドレインには容量Ｃｓの一端と駆動トランジスタＴ１２のゲートが接続される。
駆動トランジスタＴ１２のソースには電源Ｖｃｃが与えられ、ドレインには有機ＥＬ素子４のアノード電極が接続される。有機ＥＬ素子４のカソードはカソード電源Ｖｋのラインに接続される。
容量Ｃｓの他端には、電圧Ｖｃｓの供給ラインＬＶｃｓが接続される。
【０００９】
この画素回路の動作は、図９の時点ｔｍ１で、走査線ＷＳの走査パルスを低電位にすることでサンプリングトランジスタＴ１をオンにする。これにより、容量Ｃｓの一端であるノードＮＡの電位を映像信号電位に設定する。即ち映像信号線ＳＩＧによって与えられる信号電圧Ｖｓを容量Ｃｓに書き込む。
このとき、容量Ｃｓに電圧Ｖｃｓを供給するラインＬＶｓｃは、ある基準電位Ｖｒｅｆに固定される（Ｖｃｓ＝Ｖｒｅｆ）。
【００１０】
時点ｔｍ２で走査線ＷＳの走査パルスが高電位とされ、サンプリングトランジスタＴ１がカットオフされる。この時点ｔｍ２で、ラインＬＶｃｓから容量Ｃｓに与えられる電圧Ｖｃｓは、基準電位Ｖｒｅｆから最高電位Ｖｒまで時間的に増加するランプ信号とされる。このランプ信号の周期は１フレームより十分短く、通常１水平期間に設定される。
このとき、容量Ｃｓの容量カップリングにより、ランプ信号による電圧Ｖｃｓの増加に伴ってノードＮＡの電位、即ち駆動トランジスタＴ１２のゲート電圧は、信号電圧ＶｓからＶｓ＋Ｖｒまで増加することになる。この電圧増加期間中において、ある時点でノードＮＡの電位が駆動トランジスタＴ１２のカットオフ電圧（閾値電圧Ｖｔｈ）に到達する。すると、駆動トランジスタＴ１２は遮断され、有機ＥＬ素子４への電流Ｉｅｌの供給は停止される。
その時点まで、つまり駆動トランジスタＴ１２が導通されている間は、駆動トランジスタＴ１２を介して有機ＥＬ素子４に電流Ｉｅｌが供給されるため、有機ＥＬ素子４は発光している。
時点ｔｍ２〜ｔｍ３にこのような動作が行われるが、時点ｔｍ３〜ｔｍ４、時点ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、そのフレーム内の後続する各水平期間でランプ信号によって時点ｔｍ２〜ｔｍ３と同様の動作が行われることになる。
なお、駆動トランジスタＴ１２は線形領域で動作しておりスイッチング素子として用いられているため、駆動トランジスタＴ１２がオンしている期間は、電源Ｖｃｃと有機ＥＬ素子４のアノードが直結されており、いわゆる定電圧駆動となっている。
【００１１】
ここで、駆動トランジスタＴ１２がオンしている時間Ｔｏｎは、ランプ信号波形が直線的に増加するとして、以下の式で表現される。
Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈ    ・・・（式１）
但しＶｔｈは駆動トランジスタＴ１２の閾値電圧、Ｖｒは電圧Ｖｃｓ振幅、Ｖｃｃは電源電圧、Ｖｓは映像信号電位、Ｔｈは一水平期間の周期を表す。
駆動トランジスタＴ１２がオンしている時間Ｔｏｎは、有機ＥＬ素子４が発光する期間であり、つまり有機ＥＬ素子４は、例えば１水平期間（１Ｈ）内において、ノードＮＡに与えられる映像信号電圧Ｖｓに応じた時間だけ発光することになる。このように有機ＥＬ素子４が映像信号電圧Ｖｓに応じた時間だけ発光することで階調制御される。
【００１２】
ところで一般にトランジスタの閾値電圧Ｖｔｈは経時変動する。
ここで、閾値電圧Ｖｔｈが±ΔＶｔｈだけ変動すると、
Ｔｏｎ＝（（Ｖｔｈ±ΔＶｔｈ）／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈ
・・・（式２）
となり、駆動トランジスタＴ１２のオン時間Ｔｏｎが変動してしまう。
ところが、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、実用上問題無い。つまりオン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響うけるものとはならない。
また、オン時間Ｔｏｎにより階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ１２の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
【００１３】
しかしながら、図８のような従来回路では、発光時には有機ＥＬ素子４に定電圧が印加される。
一般に有機ＥＬ素子を駆動する際、定電流駆動のほうが定電圧駆動に比較して、有機ＥＬ寿命が長い。これを図１０を用いて説明する。
図１０（ａ）は有機ＥＬの電流−電圧特性（Ｉ−Ｖ曲線）を示し、図１０（ｂ）は電流−輝度特性（Ｉ−Ｌ曲線）を示している。
まず図１０（ａ）のＩ−Ｖ曲線であるが、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると、初期には、電圧Ｖｏで電流Ｉｏであったものが、経時劣化でΔＩだけ電流が低下する。すなわち、ある定電圧Ｖｏで駆動した場合には、ΔＩだけ電流が劣化する。
次に図１０（ｂ）のＩ−Ｌ曲線を見ると、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると、定電流駆動している場合には、初期の＜Ａ＞点から＜Ｂ＞点までの経時劣化で収まるが、定電圧駆動の場合には図１０（ａ）に見られたようにΔＩだけ電流が劣化するので、Ｉ−Ｌ劣化は＜Ｃ＞点まで進み、劣化度合いが大きい。
このことから、有機ＥＬ表示装置の長寿命化のためには定電流駆動が望ましいものとなるが、図１８で示した従来回路では定電流駆動は不可能である。
【００１４】
また、上記特許文献１には、図１１のような回路技術も提案されている。即ち、図８の回路構成において、カソード電圧Ｖｋの異常からの駆動トランジスタＴ１２の保護のために、図１１のとおり、有機ＥＬ素子４と並列に、ダイオード接続されたＰ型トランジスタＴ１３（保護ダイオード）を設置する。
ところが実駆動の際には、この保護ダイオードＴ１３の特性から、無効電流ＩｍによりＥＬ電流Ｉｅｌが変化してしまう。この無効電流Ｉｍを十分小さくするには、保護ダイオードＴ１３を駆動時の有機ＥＬ素子４の抵抗より高い抵抗となるように設定する必要があり、このためチャネル長を大きくする必要があるなど、微細化には向かない。
また、この図１１の画素回路も図８と同様の定電圧駆動のため、保護用ダイオードＴ１３のソース・ドレイン間にはＶｃｃ−Ｖｋの電圧が印加されるため、低耐圧プロセスを用いることは出来ない。
【課題を解決するための手段】
【００１５】
本発明はこれらの事情に鑑み、少ない素子数の有機ＥＬ素子のアクティブマトリクス型の画素回路において、長寿命化を実現するとともに、低耐圧ＭＯＳプロセスによる微細画素を実現し、高精細な有機ＥＬ表示装置を提供できるようにすることを目的とする。
【００１６】
本発明の電源投入方法は、次の表示装置にかかる電源投入方法である。即ち表示装置は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成り、各画素回路は、有機エレクトロルミネッセンス素子が、ＭＯＳプロセスにより形成された第１，第２，第３のトランジスタ及び容量を有する回路により発光駆動される構成とされている。そして上記第１のトランジスタのゲートが上記走査線が接続され、上記第１のトランジスタのソース／ドレインの一方が上記信号線に、他方が上記容量の一端と上記第３のトランジスタのゲートとに接続され、上記容量の他端には時間的に増減するランプ信号が印加され、上記第２のトランジスタのゲートはバイアス電源に接続され、上記第２のトランジスタのソース／ドレインの一方が正電源に、他方が上記第３のトランジスタに接続され、上記第３のトランジスタのソース／ドレインの一方が固定電位に、他方が上記第２のトランジスタに接続され、上記第２，第３のトランジスタの接続点が、上記有機エレクトロルミネッセンス素子のアノード電極に接続され、上記有機エレクトロルミネッセンス素子のカソード電極がカソード電位に接続された構成である。この構成において、上記第１のトランジスタは、上記走査線から供給される走査パルスに応じて導通され、導通時に、上記信号線からの信号値が上記容量に書き込まれ、上記第２のトランジスタが定電流源として動作するように上記バイアス電源が設定され、上記第３のトランジスタの非導通期間に、上記第２のトランジスタによる定電流が上記有機エレクトロルミネッセンス素子に流れて発光が行われる。
このような表示装置の電源投入方法として、上記第１，第２，第３のトランジスタを全て非導通とする第１のステップと、上記第１のトランジスタを導通させるとともに、上記信号線の電位を、上記第３のトランジスタが導通状態となる電位に確定させる第２のステップと、上記第３のトランジスタに接続された固定電位を立ち上げる第３のステップと、上記第２のトランジスタのゲートに与える上記バイアス電源を、上記第２のトランジスタが導通状態となる所定電圧に設定する第４のステップと、上記第２のトランジスタに接続された上記正電源を所定電圧に立ち上げる第５のステップとを実行する。
また、上記第１、第２、第３、第４，第５のステップによる電源投入のための期間は、１フレーム期間長以内であるとする。
また、上記画素回路に対しては、電源投入後の通常動作時において、上記ランプ信号として、１フレーム周期より十分短い周期で増減を繰り返す信号が印加され、上記第３のトランジスタが、上記ランプ信号と、上記容量に書き込まれた信号値とによるゲート電圧によりスイッチングされることで、上記有機エレクトロルミネッセンス素子への定電流印加期間が制御される。
【００１７】
このような本発明では、ＭＯＳプロセスを用いて形成される画素回路において、第２のトランジスタを定電流源とし、第３のトランジスタと並列に接続された有機ＥＬ素子に対して、第３のトランジスタの非導通期間に定電流を印加して有機ＥＬ薄膜を発光させる。
第３のトランジスタが、上記容量に書き込まれた信号値と上記ランプ信号とによるゲート電圧によりスイッチングされることで、信号値に応じた期間、有機ＥＬ薄膜が発光される。つまり映像信号値に応じて階調制御が行われて表示動作が行われる。
そしてこの画素回路において、電源投入時のシーケンスを最適化することで、低耐圧ＭＯＳプロセスによる微細画素を実現し、高精細な有機ＥＬ表示装置を提供するものである。
上述したように、有機ＥＬ素子では、発光のために４〜６Ｖ程度のアノード・カソード間電圧を印加しなければならず、このため画素回路における各素子は６Ｖ耐圧とされる。ところが有機ＥＬ素子の閾値電圧は３Ｖ程度であり、通常動作時の第２，第３のトランジスタの必要なソース・ドレイン耐圧は、アノード電源電圧の半分程度となるため、６Ｖ耐圧は必要ではない。つまり通常駆動時の耐圧だけを考慮した場合には、より低耐圧のプロセスを用いることが可能である。換言すれば、画素回路素子に対する電源投入時における印加電圧を考慮すれば、低耐圧プロセスで画素回路を構成することが可能となる。
【発明の効果】
【００１８】
本発明にかかる有機ＥＬ表示装置では、そのＭＯＳプロセスで形成された画素回路において、直流バイアスで制御される定電流源トランジスタ（第２のトランジスタ）で生成される電流を信号値（アナログ映像信号電位）と時間的に増減するランプ信号を用いて、駆動トランジスタ（第３のトランジスタ）を制御することでトランジスタ特性バラツキの影響を受けづらい定電流パルス幅変調を行う。このようにして定電流駆動での有機ＥＬ薄膜の発光動作を行うことで、少素子の画素回路構成において長寿命化が実現でき、またトランジスタ特性バラツキの影響を受けにくいことや、少素子の画素回路構成により、高精細かつ高画質化に有利なものとなる。
そしてこの画素回路の電源投入方法として、上記第１，第２，第３，第４，第５のステップの動作を実行して電源投入方法を行うことで、例えば電源電圧を６Ｖとしても、画素回路内の第２，第３のトランジスタのソース・ドレイン間には、最大でその半分程度の電圧しかかからない。このため、これらの素子は例えば３Ｖ耐圧程度とすれば十分となる。つまり本発明によって電源投入シーケンスを最適化することで、第２，第３のトランジスタを低耐圧ＭＯＳプロセスにより形成することができ、微細画素の形成を可能とし、高精細な有機ＥＬ表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態としての電源投入方法を説明する。
ここではまず、表示装置構成、画素回路構成、及び、通常の発光駆動時の画素回路の動作を説明し、その後、電源投入方法を説明する。
【００２０】
図１に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ１としてカラー画素ユニットＧＳがｍ行×ｎ列のマトリクス状に配列されている。
１つのカラー画素ユニットは、Ｒ（赤）画素回路１０Ｒ、Ｂ（青）画素回路１０Ｂ、Ｇ（緑）画素回路１０Ｇから構成される。そしてこのようなカラー画素ユニットＧＳ１１〜ＧＳｎｍがマトリクス状に配列される。図では画素アレイ１における４隅のカラー画素ユニットＧＳ１１、ＧＳ１ｎ、ＧＳｍ１、ＧＳｎｍのみを示し、他は省略している。
【００２１】
このような画素アレイ１に対して、映像信号線駆動回路２，走査線駆動回路３が設けられる。
映像信号線駆動回路２には、水平クロックＨＣＫ、水平スタート信号ＨＳＴ、及び映像信号（Ｖｉｄｅｏ）が入力される。映像信号線駆動回路２はこれらの信号に基づいて、画素アレイ１の各列に対して配設された映像信号線ＳＩＧに対して、各水平期間毎に映像信号を与える。
映像信号線ＳＩＧとしては、列方向に並ぶＲ画素回路１０Ｒに対する映像信号線ＳＩＧ−Ｒ、列方向に並ぶＢ画素回路１０Ｂに対する映像信号線ＳＩＧ−Ｂ、列方向に並ぶＧ画素回路１０Ｇに対する映像信号線ＳＩＧ−Ｇが設けられる。カラー画素ユニットＧＳはｎ列であるため、画素アレイ１に対して、映像信号線ＳＩＧ−Ｒ（１）〜ＳＩＧ−Ｒ（ｎ）、ＳＩＧ−Ｂ（１）〜ＳＩＧ−Ｂ（ｎ）、ＳＩＧ−Ｇ（１）〜ＳＩＧ−Ｇ（ｎ）が設けられることになり、映像信号線駆動回路２は、これらの映像信号線ＳＩＧに対してそれぞれ１水平期間毎に、列方向の各画素に応じたＲ映像信号、Ｂ映像信号、Ｇ映像信号を印加する。
【００２２】
走査線駆動回路３には、垂直走査クロックＶＣＫ、垂直スタート信号ＶＳＴ、ランプ信号、及び基準電圧Ｖｒｅｆが与えられる。ランプ信号は、例えば１水平期間の周期で電圧値が０から最大値に増加する鋸歯状波信号とされる。
走査線駆動回路３はこれらの信号に基づいて、画素アレイ１の各行に対して配設された走査線ＷＳに対して走査パルスを与え、また電圧印加線ＬＶｃｓを駆動する。
画素アレイ１はｍ行の画素が構成されることから、走査線ＷＳとしては走査線ＷＳ（１）〜ＷＳ（ｍ）が設けられ、また電圧印加線ＬＶｃｓ（１）〜ＬＶｃｓ（ｍ）が設けられる。走査線駆動回路３は、１フレーム期間内において、１水平期間毎に走査線ＷＳ（１）〜ＷＳ（ｍ）を順次選択する走査パルスを印加する。
各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）には、それぞれ対応する行の走査線ＷＳからの走査パルスと、電圧印加線ＬＶｃｓからの電圧Ｖｃｓが与えられる。
【００２３】
画素アレイ１の各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）に対しては、電源電圧Ｖｃｃとカソード電圧Ｖｋが与えられる。
また、画素アレイ１のＲ画素回路１０Ｒに対してはバイアス電圧ＶｂＲが、画素回路１０Ｂに対してはバイアス電圧ＶｂＢが、画素回路１０Ｇに対してはバイアス電圧ＶｂＧが、それぞれ与えられる。
【００２４】
画素回路１０の構成を図２に示す。
この画素回路１０はＭＯＳプロセスで生成される回路であり、有機ＥＬ素子４を駆動する回路が、Ｎ型のサンプリングトランジスタＴ１、Ｐ型の電流源トランジスタＴ２、Ｎ型の駆動トランジスタＴ３としての３つのトランジスタと、１つの容量Ｃｓで形成されている。
サンプリングトランジスタＴ１は、そのゲートが映像信号取り込み制御のための走査線ＷＳに接続される。またドレインには映像信号線ＳＩＧが接続され、ソースは容量Ｃｓの一端と駆動トランジスタＴ３のゲートに接続される。駆動トランジスタＴ３のゲートノードをノードＮＡとして示している。
容量Ｃｓの他端には、電圧印加線ＬＶｃｓが接続され、図１の走査線駆動回路３により電圧Ｖｃｓが印加される。
電流源トランジスタＴ２のソースには電源Ｖｃｃのラインが接続され、ゲートには電流調整用バイアス電源Ｖｂのラインが接続される。またドレインは駆動トランジスタＴ３のドレインおよび有機ＥＬ素子４のアノードと接続される。電流源トランジスタＴ２と駆動トランジスタＴ３と有機ＥＬ素子４の接続点をノードＮＢとして示す。
駆動トランジスタＴ３のソースは固定電位Ｖｌｏのラインが接続される。有機ＥＬ素子４のカソードにはカソード電源Ｖｋのラインが接続される。
電流源トランジスタＴ２は、飽和領域で動作するように設定されており定電流Ｉｏを流す。バイアス電位Ｖｂは電流Ｉｏが、駆動する有機ＥＬ素子４で必要とされる電流値となるように設定される。例えば、輝度２００ｎｉｔを得るのに５ｎＡ必要なら、Ｉｏ＝５ｎＡと設定する。
この画素回路１０では、駆動トランジスタＴ３と有機ＥＬ素子４は並列とされている。従って、駆動トランジスタＴ３がオフとされる期間、定電流Ｉｏが、有機ＥＬ素子４に電流Ｉｅｌとして流れ、有機ＥＬ素子４が発光することになる。駆動トランジスタＴ３がオンである期間は定電流Ｉｏは、電流Ｉｔとして固定電位ＶＩｏ側に流れ込むことになる。
【００２５】
図３により通常の発光駆動時の回路動作を説明する。まず、時点ｔｍ１で走査線ＷＳを高電位にすることで、ＮチャンネルのサンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧよりアナログ映像信号電位Ｖｓが容量Ｃｓに充電されてノードＮＡの電位はＶｓとなる。この時点ｔｍ１〜ｔｍ２の映像信号の書込期間、つまりサンプリングトランジスタＴ１がオン状態の間は、電圧印加線ＬＶｃｓからの電圧Ｖｃｓは基準電位Ｖｒｅｆ（例えばグランドレベル）に固定される。
【００２６】
時点ｔｍ２で走査線ＷＳが低電位になることでサンプリングトランジスタＴ１がオフとされる。同時に時点ｔｍ２から電圧印加線ＬＶｃｓの電圧Ｖｃｓは、電圧値を基準電圧ＶｒｅｆからＶｒまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、１フレーム期間より十分短く設定する。例えば、１水平周期（１Ｈ）が適当である。
電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により、信号電位ＶｓからＶｓ＋Ｖｒまで上昇する。この間において、ノードＮＡの電位が駆動トランジスタＴ３の閾値電圧Ｖｔｈに到達すると、駆動トランジスタＴ３が導通される。この導通時点までは、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される定電流Ｉｏが有機ＥＬ素子４に流れる。駆動トランジスタＴ３が導通した後は、駆動トランジスタＴ３の導通時のオン抵抗は有機ＥＬ素子４のオン抵抗よりも十分小さいため、電流源トランジスタＴ２より供給される電流Ｉｏは、駆動トランジスタＴ３を介して固定電位Ｖｌｏに流れ込み、有機ＥＬ素子４へは、殆ど流れないことになる。
時点ｔｍ２〜ｔｍ３にこのような動作が行われるが、時点ｔｍ３〜ｔｍ４、時点ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、１フレーム期間内で後続する各水平期間に、ランプ信号による電圧Ｖｃｓの時間的増加に応じて時点ｔｍ２〜ｔｍ３と同様の動作が行われることになる。
【００２７】
ここで、駆動トランジスタＴ３がオフとされて有機ＥＬ素子４に電流が流れている時間Ｔｏｎは、
Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｌｏ−Ｖｓ）／Ｖｒ・Ｔｈ・・・（式３）
となる。ただしＶｔｈは駆動トランジスタＴ３の閾値電圧、Ｖｒはランプ振幅、Ｔｈはランプ信号周期、Ｖｌｏは駆動トランジスタＴ３のソース電圧、Ｖｓは映像信号電圧である。
そしてこの時間Ｔｏｎは、電圧Ｖｒ、即ちランプ信号振幅が十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈの変動には、ほとんど左右されない。
つまり、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、オン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響うけるものとはならない。
結局、人間が視認する明るさＹは、
Ｙ＝Ｉｏ・Ｔｏｎ
となり、階調はＴｏｎで制御される。
そしてこのようにオン時間Ｔｏｎで階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ３の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
【００２８】
そしてこの画素回路１０の場合、有機ＥＬ素子４は発光期間中、定電流Ｉｏにより駆動されるので、劣化は定電圧駆動する場合に比べて小さいものとできる。つまり先に述べた図１０に沿っていえば、初期に図１０（ｂ）の＜Ａ＞点の輝度が得られていたときに、経時劣化によっては輝度は＜Ｂ＞点までしか下がらず、＜Ｃ＞点まで劣化してしまう従来の画素回路に比べて劣化の度合いが小さい。これによって長寿命化が実現される。
【００２９】
ところで、図２では１つの画素回路１０のみについて示したが、図１で述べたように１つのカラー画素ユニットＧＳは、Ｒ画素回路１０Ｒ、Ｂ画素回路１０Ｂ、Ｇ画素回路１０Ｇから成る。
各画素回路１０Ｒ、１０Ｂ、１０Ｇは、それぞれ有機ＥＬ素子４に対して定電流駆動を行うわけであるが、図１の構成からわかるように、バイアス電圧Ｖｂは、それぞれＲ、Ｂ、Ｇに対して個別に設定される。即ちＲ画素回路１０Ｒではバイアス電圧ＶｂＲが設定されて定電流Ｉｏの値が決められる。Ｂ画素回路１０Ｂではバイアス電圧ＶｂＢが設定されて定電流Ｉｏの値が決められる。Ｇ画素回路１０Ｇではバイアス電圧ＶｂＧが設定されて定電流Ｉｏの値が決められる。
このように色毎にバイアス電位を設定することで、カラー表示の際のホワイトバランス調整でピーク電流を設定できる。従って、ホワイトバランス調整でトランジスタサイズを調整することなく、外部からの調整を直流電位で設定できることになるため、映像信号のダイナミックレンジを色毎に設定する必要がなく、外部回路を簡略化できる。
また、チップ間トランジスタ特性バラツキによる補正も外部バイアス電源電位を変更することで容易に対応できる。
また発光効率や色の見え方は、Ｒ、Ｂ、Ｇ各色で異なるが、それに応じた調整もバイアス電圧ＶｂＲ、ＶｂＢ、ＶｂＧの設定で可能となる。さらには有機ＥＬ素子４としての薄膜の材料などによっても発光効率が変動するが、それに対する調整も可能である。
【００３０】
以上の説明からわかるように、本例の有機ＥＬ表示装置では、そのＭＯＳプロセスで形成された画素回路１０において、直流バイアスで制御される電流源トランジスタＴ２で生成される電流Ｉｏを映像信号値とランプ信号を用いて、駆動トランジスタをスイッチング制御することで、トランジスタ特性バラツキの影響を受けづらい定電流パルス幅変調を行う。このようにして定電流駆動での有機ＥＬ薄膜の発光動作を行うことで、少素子の画素回路構成において長寿命化が実現でき、またトランジスタ特性バラツキの影響を受けにくいことや、少素子の画素回路構成により、高精細かつ高画質化に有利なものとなる。
【００３１】
以下、この画素回路１０における電源投入方法を説明するが、まず各部の電圧設定例を述べる。
画素回路１０の通常駆動時の各電圧設定としては、
電源電圧Ｖｃｃ＝６Ｖ、
カソード電圧Ｖｋ＝０Ｖ、
固定電位Ｖｌｏ＝３Ｖ、
バイアス電位Ｖｂ＝５．２Ｖ、
走査線ＷＳの走査パルス電圧範囲：０〜６Ｖ、
信号線ＳＩＧの映像信号電圧範囲：２．０〜４．６Ｖ、
電圧Ｖｃｓの電圧範囲：０〜３Ｖ、
である。
【００３２】
このような電圧設定で、図３で述べた通常動作時について考えると、ノードＮＡの電圧範囲は５．０〜７．６Ｖ、ノードＮＢの電圧範囲は３〜４．２Ｖとなり、各トランジスタＴ１，Ｔ２，Ｔ３の最大ソース・ドレイン間電圧は、
サンプリングトランジスタＴ１・・・５．６Ｖ、
電流源トランジスタＴ２・・・３Ｖ、
駆動トランジスタＴ３・・・１．２Ｖ
となる。
つまり通常動作時においては、電源電圧＝６Ｖであっても、電流源トランジスタＴ２と駆動トランジスタＴ３はソース・ドレイン間電位差が３Ｖを超えない。このことは、電源投入時にソース・ドレイン間電位差が３Ｖを超えないようにすれば、これら電流源トランジスタＴ２と駆動トランジスタＴ３について低耐圧プロセス、例えば３Ｖ耐圧プロセスを適用できることを意味する。
【００３３】
そこで本例では、以下のように電源投入を行う。
図４には、本例の電源投入シーケンスによる電源投入時の電源電圧Ｖｃｃ、カソード電圧Ｖｋ、固定電位ＶＩｏ、電圧Ｖｃｓ、バイアス電圧Ｖｂ、走査線ＷＳ、映像信号線ＳＩＧの電圧状態を示している。
時点ｔｍ０で電源投入が開始される。この電源投入時点で、まず各電位を、電源電圧Ｖｃｃ＝０Ｖ、カソード電圧Ｖｋ＝０Ｖ、固定電位Ｖｌｏ＝０Ｖ、バイアス電圧Ｖｂ＝６Ｖ、走査線ＷＳ＝０Ｖ、信号線ＳＩＧ＝２Ｖ、電圧Ｖｃｓ＝０Ｖとする。この場合、各トランジスタＴ１、Ｔ２、Ｔ３はカットオフ状態となる。
そして時点ｔｍ０〜ｔｍ１の期間に、走査線ＷＳを６Ｖまで上昇させる。これによってサンプリングトランジスタＴ１は導通する。
この時点ｔｍ１までの期間、走査線ＷＳ以外は電圧を変化させない。この時点ｔｍ１までの期間の各トランジスタＴ１，Ｔ２，Ｔ３のソース・ドレイン間電位差は、
サンプリングトランジスタＴ１：０Ｖ、
電流源トランジスタＴ２：０Ｖ、
駆動トランジスタＴ３：０Ｖ、
である。
【００３４】
次に時点ｔｍ１〜ｔｍ２の期間に、信号線ＳＩＧを４．６Ｖまで上昇させる。上昇された信号線ＳＩＧの電位は容量Ｃｓに書き込まれる。この期間では信号線ＳＩＧ以外は電圧を変化させない。この時点ｔｍ１〜ｔｍ２の期間のソース・ドレイン間電位差は、
サンプリングトランジスタＴ１：０Ｖ、
電流源トランジスタＴ２：０Ｖ、
駆動トランジスタＴ３：０Ｖ、
である。
【００３５】
時点ｔｍ２〜ｔｍ３の期間では、走査線ＷＳを０Ｖとすることで、サンプリングトランジスタＴ１をカットオフ状態にし、容量Ｃｓの両端間の電位差を保持する。
さらに時点ｔｍ３〜ｔｍ４の期間では、固定電位ＶＩｏ＝３Ｖ、電圧Ｖｃｓ＝３Ｖとする。この時点ｔｍ４までの期間では、サンプリングトランジスタＴ１がカットオフしているので、電圧Ｖｃｓの３Ｖへの上昇に伴いノードＮＡの電位も上昇し、ＮＡ＝７．６Ｖ（＝４．６Ｖ＋３Ｖ）となる。この時点ｔｍ３〜ｔｍ４の期間での各トランジスタのソース・ドレイン間電位は、
サンプリングトランジスタＴ１：３Ｖ、
電流源トランジスタＴ２：３Ｖ、
駆動トランジスタＴ３：３Ｖ、
となる。
【００３６】
次に時点ｔｍ４〜ｔｍ５の期間に、バイアス電圧Ｖｂを０Ｖとする。この期間の各トランジスタのソース・ドレイン間電位は、
サンプリングトランジスタＴ１：３Ｖ、
電流源トランジスタＴ２：３Ｖ、
駆動トランジスタＴ３：３Ｖ、
となる。
【００３７】
最後に時点ｔｍ５〜ｔｍ６の期間で、電源電圧Ｖｃｃを６Ｖまで上昇させる。この状態では、サンプリングトランジスタＴ１はカットオフ状態、電流源トランジスタＴ２は定電流動作、駆動トランジスタＴ３はオン状態となっているので、各トランジスタのソース・ドレイン間電位差は、
サンプリングトランジスタＴ１：３Ｖ、
電流源トランジスタＴ２：０Ｖ、
駆動トランジスタＴ３：３Ｖ、
となる。
【００３８】
以上のように本例の電源投入シーケンスでは、まず初期時点で走査線ＷＳは０Ｖであり、トランジスタＴ１，Ｔ２，Ｔ３が全て非導通（カットオフ）の状態とされる（第１のステップ）。なお、カソード電圧Ｖｋ＝０Ｖである。
次に、時点ｔｍ１までの期間に、サンプリングトランジスタＴ１を導通させるとともに、サンプリングトランジスタＴ１が導通した状態で時点ｔｍ２までの期間に信号線ＳＩＧの電位を４．６Ｖまで上昇させる。つまり信号線ＳＩＧの電位を駆動トランジスタＴ３が導通状態となる電位に確定させる（第２のステップ）。
次に、時点ｔｍ３〜ｔｍ４において、駆動トランジスタＴ３の接続された固定電位ＶＩｏを３Ｖに立ち上げる（第３のステップ）。
次に、時点ｔｍ４〜ｔｍ５に、電流源トランジスタＴ２のゲートに与えるバイアス電圧Ｖｂを５．２Ｖとし、電流源トランジスタＴ２が導通状態となるようにする（第４のステップ）。
そして最後に、時点ｔｍ５〜ｔｍ６において、電流源トランジスタＴ２に接続された電源電圧Ｖｃｃを所定電圧、つまり６Ｖに立ち上げる（第５のステップ）。
なお、このような第１〜第５のステップでの電源投入シーケンス期間は、１フレーム期間長以内で実行される。例えば時点ｔｍ０〜ｔｍ６の期間長が１フレーム期間長とされる。
【００３９】
このような第１〜第５のステップが実行される電源投入シーケンスによれば、各ステップの期間において、各トランジスタＴ１，Ｔ２，Ｔ３のソース・ドレイン間電位が３Ｖを越えることはない。
そして上述したように、通常動作時においては、電流源トランジスタＴ２と駆動トランジスタＴ３の最大ソース・ドレイン間電圧は、３Ｖ以内である。
したがって、電源投入時のソース・ドレイン間電圧も合わせて考えると、電流源トランジスタＴ２と駆動トランジスタＴ３については、３Ｖ耐圧プロセスを適用でき、画素面積を縮小することが可能である。これによって、より微細な画素を構成することが可能となる。
【００４０】
図２の画素回路１０は、ＭＯＳプロセスにより形成される。この画素回路１０を実現するレイアウト図を図５（ａ）（ｂ）に示し、また有機ＥＬ画素回路の断面構造例を図６に模式的に示す。
まず図６でＭＯＳプロセスで形成される画素回路１０の構造を述べる。なお、この図６はあくまで一般的なモデルとしての層構造の参考図であり、図２の回路を実現する図５のレイアウトに対応するものではない。
【００４１】
既に公知であるように、ＭＯＳプロセスでは結晶珪素基板（シリコンウエハ）上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜等を成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミまたは銅などによる金属配線膜を生成して所要の回路を構成する。
有機ＥＬ画素回路の場合、例えば図６に示すようにトランジスタＴａ，Ｔｂ，Ｔｃ及び容量Ｃｓが形成されるとともに、３層に金属配線膜（第１金属配線膜ＭＴ１，第２金属配線膜ＭＴ２、第３金属配線膜ＭＴ３）が形成される。各層の間はコンタクトとして層間プラグＣＴが形成されて電気的に接続される。
そして最上層としてアノード電極４１，ＥＬ薄膜４２，カソード電極４３が蒸着形成される。
図２の画素回路１０の場合、電流源トランジスタＴ２と駆動トランジスタＴ３の接続点であるノードＮＢが有機ＥＬ素子４のアノードに接続されるが、このためには例えば図６のトランジスタＴｃの部分において示すように、所定の領域から層間プラグＣＴや金属配線膜ＭＴ１，ＭＴ２，ＭＴ３を介してアノード電極４１に接続されることになる。
【００４２】
この図６は、あくまで模式的に層構造を示したものであるが、図２の画素回路１０に対応したレイアウト例は図５（ａ）（ｂ）のようになる。
なお、図５（ａ）は、電流源トランジスタＴ２と駆動トランジスタＴ３を６Ｖ耐圧とした場合、図５（ｂ）は、電流源トランジスタＴ２と駆動トランジスタＴ３を３Ｖ耐圧とした場合のレイアウト例である。
図５（ａ）（ｂ）においては実線で各素子の構造領域を示し、破線で第１金属配線膜ＭＴ１を、一点鎖線で第２金属配線膜ＭＴ２を、点線で第３金属配線膜ＭＴ３を示している。また層間プラグ（コンタクト）ＣＴとしての上下層のコンタクト部分を「○」で示している。
【００４３】
図５（ａ）と図５（ｂ）は、どちらも図２の回路に対応するものであり、各素子の接続構成は同様で、以下のようになっている。
まず図５（ａ）（ｂ）のそれぞれにおいて、実線で示すように、サンプリングトランジスタＴ１、電流源トランジスタＴ２、駆動トランジスタＴ３、容量Ｃｓが形成される。
また破線で示す第１金属配線膜ＭＴ１により、映像信号線ＳＩＧと必要な素子間配線が形成される。また一点鎖線で示す第２金属配線膜ＭＴ２により走査線ＷＳ、固定電位ＶＩｏライン、電圧Ｖｃｓのための電圧印加線ＬＶｃｓが形成される。点線で示す第３金属配線膜ＭＴ３によっては電源電圧Ｖｃｃラインとバイアス電圧Ｖｂラインが形成される。
【００４４】
第１金属配線膜ＭＴ１による映像信号線ＳＩＧはコンタクトＣＴ１２によりサンプリングトランジスタＴ１のドレイン領域（Ｄ）に接続される。
サンプリングトランジスタＴ１のゲート領域（Ｇ）はコンタクトＣＴ１１により、第２金属配線膜ＭＴ２の走査線ＷＳに接続される。
サンプリングトランジスタＴ１のソース領域（Ｓ）は、コンタクトＣＴ１０により第１金属配線膜ＭＴ１の配線と接続され、コンタクトＣＴ８により容量Ｃｓの一方の電極に接続される。さらに、この容量Ｃｓの一方の電極は、駆動トランジスタＴ３のゲート領域（Ｇ）に接続される。
駆動トランジスタＴ３のソース領域（Ｓ）はコンタクトＣＴ９により第２金属配線膜ＭＴ２による固定電位ＶＩｏラインに接続される。
容量Ｃｓの他端は、コンタクトＣＴ７，第１金属配線膜、コンタクトＣＴ６を介して第２金属配線膜ＭＴ２による電圧印加線ＬＶｃｓに接続される。
駆動トランジスタＴ３のドレイン領域（Ｄ）は、コンタクトＣＴ５、第１金属配線膜ＭＴ１、コンタクトＣＴ４を介して電流源トランジスタＴ２のドレイン領域（Ｄ）に接続される。なお、このコンタクトＣＴ４またはＣＴ５は、上部層のアノード電極４１に接続されることになる。
電流源トランジスタＴ２のゲート領域（Ｇ）は、コンタクトＣＴ３を介して、第３金属配線膜ＭＴ３によるバイアス電圧Ｖｂラインに接続される。
電流源トランジスタＴ２のソース領域（Ｓ）は、コンタクトＣＴ２、第１金属配線膜ＭＴ１、コンタクトＣＴ１を介して第３金属配線膜ＭＴ３による電源電圧Ｖｃｃラインに接続される。
【００４５】
例えばこのようなレイアウトで図２の画素回路１０を形成できる。
ここで、図５（ａ）（ｂ）を比較してみる。上記したように、図５（ａ）は全トランジスタＴ１，Ｔ２，Ｔ３を６Ｖプロセスとしたレイアウトで、図５（ｂ）は電流源トランジスタＴ２と駆動トランジスタＴ３を３Ｖプロセス、サンプリングトランジスタＴ１を６Ｖプロセスにしたレイアウトである。
【００４６】
図５（ａ）の全てのトランジスタＴ１，Ｔ２，Ｔ３が６Ｖプロセスの場合は、トランジスタ耐圧を確保するための最低チャネル長が大きいため、画素面積が大きい。一方、トランジスタＴ２、Ｔ３に３Ｖプロセスを用いた図５（ｂ）のレイアウトでは、最低チャネル長が小さいので、トランジスタＴ２，Ｔ３のサイズを小さくできる。また、これらのトランジスタサイズが小さく、ゲート容量も小さいので、容量Ｃｓの面積も小さくできる。
これらのことから、図示するように同じ回路でも、図５（ｂ）の場合、図５（ａ）と比較して小さい面積で回路を構成できる。
実際、この図５（ｂ）の例では、図５（ａ）に比較して約７０％の面積で画素を構成でき、微細画素の形成に非常に有利となる。
【００４７】
また、このようにトランジスタＴ２、Ｔ３に３Ｖプロセスを用いて画素を形成した表示パネルは、全トランジスタＴ１，Ｔ２，Ｔ３を６Ｖプロセスとした画素の表示パネルよりも小さくできることはいうまでもなく、例えば１枚のウエハーから取れるパネル数も多く、製造歩留まりの向上や低コスト化が実現できる。
もちろん、例えばビデオカメラ装置のビューファインダなどにも用いられる有機ＥＬ表示パネルとしての小型化、高精細化に好適である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態の表示装置の構成のブロック図である。
【図２】実施の形態の画素回路の回路図である。
【図３】実施の形態の通常動作時の動作の説明図である。
【図４】実施の形態の電源投入シーケンスの説明図である。
【図５】実施の形態の画素回路を形成するレイアウトの説明図である。
【図６】有機ＥＬ画素回路の模式的な断面構造の説明図である。
【図７】有機ＥＬ素子の発光特性の説明図である。
【図８】従来の画素回路の回路図である。
【図９】従来の画素回路の動作の説明図である。
【図１０】有機ＥＬの経時劣化の説明図である。
【図１１】従来の画素回路の回路図である。
【符号の説明】
【００４９】
１  画素アレイ、２  映像信号線駆動回路、３  走査線駆動回路、４  有機ＥＬ素子、１０  画素回路、１０Ｒ  Ｒ画素回路、１０Ｂ  Ｂ画素回路、１０Ｇ  Ｇ画素回路、Ｃｓ  容量、Ｔ１  サンプリングトランジスタ、Ｔ２  電流源トランジスタ、Ｔ３  駆動トランジスタ、ＳＩＧ  映像信号線、ＷＳ  走査線、ＬＶｃｓ  電圧印加線、Ｖｃｃ  電源電圧、ＶＩｏ  固定電位、Ｖｋ  カソード電圧、Ｖｂ  バイアス電圧
【図１】
2006243175.tif 000003
【図２】
2006243175.tif 000004
【図３】
2006243175.tif 000005
【図４】
2006243175.tif 000006
【図５】
2006243175.tif 000007
【図６】
2006243175.tif 000008
【図７】
2006243175.tif 000009
【図８】
2006243175.tif 000010
【図９】
2006243175.tif 000011
【図１０】
2006243175.tif 000012
【図１１】
2006243175.tif 000013