(57)【要約】      （修正有）【課題】消費電力、レイアウトサイズを低減し、低電圧領域での動作マージンを確保できるＰＷＭ回路を提供する。【解決手段】第１の入力端子からの発振信号の論理レベルがＬｏｗからＨｉｇｈに変化した時に出力信号をＬｏｗレベルにセットし、第２の入力端子からの有意な入力信号に応じて前記出力信号をＬｏｗレベルにリセットするＰＷＭ制御回路３と、この出力信号がＬｏｗレベルの時にコンデンサが接続された第１のノード（ｎｏｄｅ１）を充電すると共に出力信号がＨｉｇｈレベルの時に前記ノードの電荷を放電する充放電手段と、第１のノードの信号を一方の入力とし、他方の入力に第１の基準電位（Ｖｒｅｆ０）を入力し、これらの信号のレベルに応じた出力信号を前記第２の入力端子に出力するコンパレータ（Ｃ１）と、第１のノードに蓄積された電荷の放電電流制御手段（１，２）とを備え、バイアス回路２の定電流に基づく電流により電荷の放電電流を制御する。【選択図】図１
2006197247.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子から入力される発振信号の論理レベルが第１のレベルから第２のレベルに変化した時に出力信号を第２の論理レベルにセットし、第２の入力端子からの有意な入力信号に応じて前記出力信号を第１の論理レベルにリセットする出力信号生成手段と、
前記出力信号が第１の論理レベルの時にコンデンサが接続された第１のノードを充電すると共に前記出力信号が第２の論理レベルの時に、該第１のノードの蓄積電荷を放電する充放電手段と、
前記第１のノードの信号を一方の入力とし、他方の入力に第１の基準電位を入力し、これらの信号のレベルに応じた出力信号を前記第２の入力端子に出力する比較手段と、
前記第１のノードの蓄積電荷を放電する放電電流を制御する放電電流制御手段と、
を備え、
該放電電流制御手段は、定電流出力手段を備え、この定電流に基づく電流により前記電荷の放電電流を制御する手段であることを特徴とするパルス幅変調回路。
【請求項２】
前記定電流出力手段は、固定抵抗の抵抗値に基づく一定電流を出力する手段であり、前記放電電流制御手段は、変調信号の電位と基準電位との大小に応じて前記一定電流値に基づく電流値を出力する手段と該出力手段により出力される電流をミラー効果により前記放電電流の電流経路中に流出するように制御される駆動手段とを備えていることを特徴とする請求項１記載のパルス幅変調回路。
【請求項３】
前記充放電手段は、第一導電型のＭＯＳトランジスタと第二導電型のＭＯＳトランジスタの直列接続によるインバータ回路により構成され、
前記駆動手段は、前記放電電流制御手段からの出力信号により電流が制御される第二導電型のＭＯＳトランジスタにより構成されることを特徴とする請求項２記載のパルス幅変調回路。
【請求項４】
前記充放電手段は、第一導電型のＭＯＳトランジスタと第二導電型のＭＯＳトランジスタの直列接続によるインバータ回路により構成され、
前記駆動手段は第二導電型の第一ＭＯＳトランジスタと第二ＭＯＳトランジスタの並列接続により構成され、第二ＭＯＳトランジスタの電流を前記定電流値となるように制御し、前記第一ＭＯＳトランジスタの電流と第二ＭＯＳトランジスタの電流の合成電流により前記放電電流を構成したことを特徴とする請求項２記載のパルス幅変調回路。
【請求項５】
前記充放電手段の前記第一導電型のＭＯＳトランジスタに代えて、第一導電型のＭＯＳトランジスタと第二導電型のＭＯＳトランジスタの並列接続により構成されるトランスファゲートを使用し、
前記充電手段を駆動する電源電位を、基準電位によりその出力電位を可変とする電圧出力手段により供給し、前記充電手段による第１ノード充電電位を可変としたことを特徴とする請求項４記載のパルス幅変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パルス幅を変調するパルス幅変調回路（ＰＷＭ回路とも称する）、特に、低周波でアナログ的にパルス幅を変調するＰＷＭ回路に関する。
【背景技術】
【０００２】
この種のＰＷＭ回路としては、例えば、下記の特許文献１，２に開示された回路がある。
【０００３】
図９は、従来のＰＷＭ回路の一例を示した図であり、この回路は、オシレータ信号（以下ＯＳＣとする）を入力とする三角波発生回路と、この三角波発生回路の出力（ｎｏｄｅ１）と入力信号Ｖｉｎを入力とするコンパレータＣ１によって構成されている。図１０は、三角波発生回路の一例を示す図である。
【０００４】
以下、図９の回路の動作概要を図１１により説明する。三角波発生回路からは、入力ＯＳＣのＨｉｇｈ区間、Ｌｏｗ区間に応じて三角波が出力される（ｎｏｄｅ１）。コンパレータＣ１は、非反転入力端子の入力信号（Ｖｉｎ）と反転入力端子の入力信号（ｎｏｄｅ１）のレベルを比較し、その結果に応じてＨｉｇｈレベル、或いはＬｏｗレベルの信号を出力する。
【０００５】
より具体的には、ＯＳＣ信号がＨｉｇｈレベルになると、三角波発生回路によって、ｎｏｄｅ１のレベルは、ＯＳＣ信号のＨｉｇｈ区間中徐々に下降し、ＯＳＣ信号がＬｏｗになると、徐々に上昇する。この動作を繰り返すことによって、三角波が形成される。
【０００６】
コンパレータＣ１は、入力Ｖｉｎのレベルが低い場合、三角波発生回路の出力信号ｎｏｄｅ１がＶｉｎレベルよりも低い短い区間だけＨｉｇｈを出力するので、図１１では、出力ＯＵＴのＨｉｇｈ区間が、例えば１周期の４０％程度（Ｄｕｔｙ＝４０％）となる。一方、入力Ｖｉｎのレベルが高い場合、長い区間でＨｉｇｈを出力することになるので、図１１では、出力ＯＵＴのＨｉｇｈ区間が、例えば、１周期の７０％程度（Ｄｕｔｙ＝７０％）となる。
【０００７】
このようにして、ＰＷＭ回路では、Ｖｉｎの入力レベルに応じて、出力のパルス幅を変調することが可能となる。
【特許文献１】特開２００４−２６６７８０号公報
【特許文献２】特開平７−１５４９６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図９に示した従来のＰＷＭ回路はＯＳＣの周期で動作する必用がある為、ＰＷＭ回路内で使用されているコンパレータや、三角波発生回路内で使用されているオペアンプは、それに対応する早い応答速度を必要としており、その為に消費電流が多くなると言う問題点があった。
【０００９】
又、コンパレータＣ１に関しては、Ｖｉｎのレベルを変動させて動作させる為、広い入力範囲に対応する回路（例えば、入力をＮＭＯＳＴｒで受けるタイプとＰＭＯＳＴｒで受けるタイプを合わせたタイプのコンパレータ）にする必要があり、素子数が増えて、レイアウトサイズが大きくなったり、消費電流が増えるなどの問題点があった。
【００１０】
更に、Ｖｉｎのレベルを変動させる為、低電源電圧側で同相入力特性が悪くなり、Ｖｉｎのレベルによっては、大きなオフセットが発生するなど、消費電流、低電圧動作マージンの面で幾つかの問題点があった。
【００１１】
本発明の課題は、上記従来技術の問題点を解決して、消費電力を低減し、レイアウトサイズを低減し、低電圧領域での動作マージンを確保できるようにしたＰＷＭ回路を提供することである。
【課題を解決するための手段】
【００１２】
請求項１記載の発明は、上記課題を解決する為に、第１の入力端子から入力される発振信号の論理レベルがＬｏｗレベルからＨｉｇｈレベルに変化した時に出力信号をＬｏｗレベルにセットし、第２の入力端子からの有意な入力信号に応じて前記出力信号をＬｏｗレベルにリセットする出力信号生成手段と、この出力信号がＬｏｗレベルの時にコンデンサが接続された第１のノード（ｎｏｄｅ１）を充電すると共にＨｉｇｈレベルの時に前記ノードの蓄積電荷を放電する充放電手段と、第１のノードの信号を一方の入力とし、他方の入力に第１の基準電位（Ｖｒｅｆ０）を入力し、これらの信号のレベルに応じた出力信号を前記第２の入力端子に出力する比較手段と、第１のノードに蓄積された電荷の放電電流を制御する放電電流制御手段とを備え、この放電電流制御手段は、定電流出力手段を備えており、この定電流に基づく電流により前記電荷の放電電流を制御するように構成している。
【００１３】
請求項２記載の発明は、定電流出力手段を、固定抵抗の抵抗値に基づく一定電流を出力する手段とし、放電電流制御手段を、変調信号の電位と基準電位との大小に応じて前記一定電流値に基づく電流値を出力する手段と該出力手段により出力される電流をミラー効果により前記放電電流の電流経路中に流出するように制御される駆動手段とを備えて構成している。
【００１４】
請求項３記載の発明は、充放電手段を、第一導電型のＭＯＳトランジスタと第二導電型のＭＯＳトランジスタの直列接続によるインバータ回路により構成し、駆動手段を、放電電流制御手段からの出力信号により電流が制御される第二導電型のＭＯＳトランジスタにより構成している。
【００１５】
請求項４記載の発明は、充放電手段を、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列接続によるインバータ回路により構成し、駆動手段は第一ＮＭＯＳトランジスタと第二ＮＭＯＳトランジスタの並列接続により構成し、第二ＮＭＯＳトランジスタの電流を前記定電流値となるように制御し、第一ＮＭＯＳトランジスタの電流と第二ＮＭＯＳトランジスタの電流の合成電流により前記放電電流を構成している。
【００１６】
請求項５記載の発明は、充放電手段のＰＭＯＳトランジスタに代えて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの並列接続により構成されるトランスファゲートを使用し、充電手段を駆動する電源電位を、基準電位によりその出力電位を可変とする電圧出力手段により供給し、充電手段による第１ノードの充電電位を可変としている。
【発明の効果】
【００１７】
請求項１に係る発明によれば、定常的に大きな電流を流す必要がある三角波発生回路が不要となる為、低消費電流化が可能となる。また、従来のＰＷＭ回路では、コンパレータＣ１の出力が変調出力となっていたので、安定したパルス幅を得るためには、Ｈｉｇｈレベル出力もＬｏｗレベル出力も共に高速化する必要があったが、請求項１の構成では、比較手段のＬｏｗレベルのタイミングは出力波形のパルス幅には殆ど影響しない。従って、比較手段のＬＯｗレベル出力の応答速度を抑制しても特に問題が無く、低消費電流化が可能となる。更に、比較手段の入力の一方は、基準電位Ｖｒｅｆ０で一定のレベルとなる為、そのレベルに合わせた回路設計を行えば良く、広い入力範囲に対応した複雑な素子数の多い回路が不要となり、レイアウトサイズを小さく出来る効果がある。又、同相入力特性に関して、Ｖｒｅｆ０のレベルを低電圧側でも問題ない基準電位に設定すれば良い為、低電圧側の動作マージンも確保することが出来る。
【００１８】
請求項２に係る発明によれば、ｎｏｄｅ１からの放電電流の制御をトランジスタのゲート電圧により制御するのではなく、ミラー効果を利用して電流により制御する効果としたので、低消費電流動作が格段に安定する効果がある。
【００１９】
請求項３に係る発明によれば、充放電手段をＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との直列接続によるインバータという簡単な構成とすることが出来ると共に、ｎｏｄｅ１の充電時にはＮＭＯＳトランジスタＮ１がオフ状態であるため、貫通電流を防止することが出来、消費電流を抑制出来る効果がある。
【００２０】
請求項４に係る発明によれば、請求項１〜３による効果に加えて、パルス幅の制御が容易となるという効果がある
【００２１】
請求項５に係る発明によれば、電源電圧が変化しても、放電時間は一定とすることが出来る為、電源電圧に依存しないＰＷＭ回路を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、本発明によるパルス幅変調回路の実施形態を詳細に説明する。尚、各図面は本発明が理解できる程度に概略的に示しているに過ぎず、同様の機能を有する構成要素については、同一の参照符号を付与している。
【００２３】
（１）第１の実施形態
図１は、第１の実施形態に係るパルス幅変調回路の構成を示す図であり、このパルス幅変調回路１０は、Ｎｏｄｅ１を充電するＰＭＯＳトランジスタＰ１と、Ｎｏｄｅ１に蓄積された電荷を放電する為にシリアルに接続されたＮＭＯＳトランジスタＮ１（このＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との対により構成されるインバータ回路が充放電手段を構成する），Ｎ２と、ｎｏｄｅ１に接続されたコンデンサｃ０と、ｎｏｄｅ１の電位と基準電位ｖｒｅｆ０を入力とするコンパレータＣ１と、放電電流Ｉ１を制御してｎｏｄｅ１の電圧降下時間を制御する放電電流制御回路１と、定電流源発生用のバイアス回路２と、ＯＳＣ入力とコンパレータＣ１の出力からＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ１をオン／オフさせるパルスを発生させて、ｎｏｄｅ１の充放電を制御するＰＷＭ制御回路３を備えている。
【００２４】
放電電流制御回路１の出力は、ＮＭＯＳトランジスタＮ２のゲートに接続され、この回路は、その入力Ｖｉｎと基準電位Ｖｒｅｆ１からＮ２に流れる電流を制御する為の回路であり、図４にその具体例を示す。
【００２５】
以下、第１の実施形態に係るパルス幅変調回路の動作を、図２のタイムチャートに従って説明する。先ず、ＯＳＣがＬｏｗレベルの時には、ＰＷＭ制御回路３の出力ＯＵＴがＬｏｗレベルなので、ＰＭＯＳトランジスタＰ１がオン状態、ＮＭＯＳトランジスタＮ１がオフ状態となり、ｎｏｄｅ１はＶＣＣレベルに充電される。
【００２６】
次にＯＳＣがＨｉｇｈレベルになると、ワンショットパルス発生回路３１（この回路の具体例を図５に示す）の出力信号がｎｏｄｅ３に出力され、ｎｏｄｅ３の電位が一定期間Ｌｏｗレベルとなる。この信号を受けて、ＰＷＭ制御回路３の出力ＯＵＴがＨｉｇｈレベルとなり、ＰＭＯＳトランジスタＰ１がオフ状態となり、充電状態が解除され、ＮＭＯＳトランジスタＮ１がオン状態となり、ＮＭＯＳトランジスタＮ１，Ｎ２を介してｎｏｄｅ１に接続されたコンデンサＣ０の電荷の放電が開始される。
【００２７】
コンデンサｃ０の電荷の放電が進み、Ｎｏｄｅ１のレベルがＶｒｅｆ０レベルよりも低くなると、コンパレータＣ１の出力ノードであるｎｏｄｅ２がＨｉｇｈレベルとなる。これにより、ＰＷＭ制御回路３の出力信号ＯＵＴがＬｏｗレベルとなるので、再びｎｏｄｅ１の充電が行われてＶＣＣレベルとなり、ｎｏｄｅ２はＬｏｗレベルとなって初期状態に戻る。
【００２８】
以上の動作を繰り返すことによって、出力ＯＵＴにパルス幅が変調された波形が出力される。その際のパルス幅は、ｎｏｄｅ１に接続されたコンデンサｃ０の容量値と放電電流Ｉ１によって決まり、その電流量は、放電電流制御回路１によって制御される。
【００２９】
図３は、放電電流制御回路１（図４参照）のＮＭＯＳトランジスタＮ２０のゲート電極に信号ＢＬを出力する為のバイアス回路２の具体例を示す回路図であり、このバイアス回路２は、ＰＭＯＳトランジスタＰ１１，Ｐ１２とＮＭＯＳトランジスタＮ１１とＮ１２及び抵抗Ｒ１０とを備えている。
【００３０】
このバイアス回路２の動作を簡単に説明する。ＰＭＯＳトランジスタＰ１２はＰＭＯＳトランジスタＰ１１のＮ倍のディメンジョンに、ＮＭＯＳトランジスタＮ１１とＮ１２は同じディメンジョンになっているとする。ミラー効果により、ＰＭＯＳトランジスタＰ１２に流れる電流はＰ１１のＮ倍になり、ＮＭＯＳトランジスタＮ１２にも同じ電流が流れる。それにより、ＮＭＯＳトランジスタＮ１１にもＰ１１のＮ倍の電流が流れようとするが、ソースに抵抗が接続されている為に、ソース電位が上昇して電流が絞られ、Ｐ１１の電流と同じ電流が流れて安定する。抵抗Ｒ１０は、Ｎ１１に流れる電流がＮ１２の１／Ｎになるように調整されているものとする。以上のようなフィードバックがかかることによって、各トランジスタに流れる電流値は、抵抗Ｒ１０の抵抗値で決まる一定電流が流れる状態で安定することになる。
【００３１】
次に、放電電流制御回路１の動作について説明する。この回路は、ＰＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３及びＮＭＯＳトランジスタＮ２０，Ｎ２１，Ｎ２２，Ｎ２３を備え、ＮＭＯＳトランジスタＮ２１のゲートには入力電圧Ｖｉｎが印加され、ＮＭＯＳトランジスタＮ２２のゲート電極には基準電位Ｖｒｅｆ１が印加され、ＮＭＯＳトランジスタＮ２３のドレイン電極からｎｏｄｅ４に出力される構成と成っている。
【００３２】
ＮＭＯＳトランジスタＮ２０のゲート電極には、バイアス回路２の出力電圧ＢＬが印加され、このＮＭＯＳトランジスタＮ２０のソース電極は接地されているので、バイアス回路２のＮＭＯＳトランジスタＮ１２と同一ディメンジョンであれば、ミラー効果により、このトランジスタＮ２０にもトランジスタＮ１２と同一の電流が流れることになる。
【００３３】
この電流は、前述のように抵抗Ｒ１０の抵抗値により決まる定電流特性を有しており、この電流値はトランジスタのプロセスばらつきには殆ど影響されないので、トランジスタＮ２０に流れる電流もプロセス依存性の少ない安定した定電流特性を備えている。
【００３４】
ＮＭＯＳトランジスタＮ２０に流れる定電流を分割する形で、入力レベルＶｉｎと基準電位ｖｒｅｆ１のレベルに応じて、ＰＭＯＳトランジスタＰ２１，Ｐ２２に流れる電流が変化することとなる。ＶｉｎレベルがＶｒｅｆ１レベルよりも高ければ、Ｐ２１に流れる電流がＰ２２に流れる電流よりも多くなり、逆に低ければ、Ｐ２２に流れる電流の方が多くなる。尚、Ｐ２１とＰ２２に流れる電流の和がＮ２０に流れる電流となる。
【００３５】
ＰＭＯＳトランジスタＰ２２に流れる電流は、ミラー効果により、ＰＭＯＳトランジスタＰ２３に流れる電流Ｉ０に反映され、それを受けるＮＭＯＳトランジスタＮ２３によって、その出力ｎｏｄｅ４をゲート入力とするＮＭＯＳトランジスタＮ２に流れる電流にも反映される。
【００３６】
ＶｉｎレベルがＶｒｅｆ１レベルよりも低い場合には、ＰＭＯＳトランジスタＰ２２に流れる電流が増加するので、ＰＭＯＳトランジスタＰ２３、ＮＭＯＳトランジスタＮ２３に流れる電流ＩＯが増加し、ＮＭＯＳトランジスタＮ２に流れる放電電流Ｉ１が増大する。この結果、ｎｏｄｅ１の放電時間が早くなって、ＰＷＭ制御回路３の出力信号ＯＵＴがＨｉｇｈレベルになる幅が短くなる。
【００３７】
ＶｉｎレベルがＶｒｅｆ１レベルよりも高い場合には、ＰＭＯＳトランジスタＰ２２に流れる電流が減少するので、ＰＭＯＳトランジスタＰ２３，ＮＭＯＳトランジスタＮ２３に流れる電流ＩＯが減少し、ｎｏｄｅ１からの放電電流Ｉ１が少なくなり、ＰＷＭ制御回路３の出力信号ＯＵＴがＨｉｇｈレベルとなる幅が長くなる。
【００３８】
以上の様に、放電電流制御回路１の変調入力Ｖｉｎのレベルと基準電位Ｖｒｅｆ１との大小関係によって、放電電流Ｉ１が制御され、出力のパルス幅を変調することが可能となる。
【００３９】
以上説明したように、第１の実施形態に係るパルス幅変調回路によれば、以下の様な効果がある。
（Ａ）この実施形態のパルス幅変調回路では、定常的に大きな電流を流す必要がある三角波発生回路が不要となる為、低消費電流化が可能となる。
【００４０】
（Ｂ）図９の従来のＰＷＭ回路に於いては、コンパレータＣ１の出力が変調出力となっていたので、安定したパルス幅を得るためには、Ｈｉｇｈレベル出力もＬｏｗレベル出力も共に高速化する必要があったが、この実施形態の回路では、コンパレータＣ１のＬｏｗレベルのタイミングは出力波形のパルス幅には殆ど影響しない。従って、コンパレータＣ１のＬＯｗレベル出力の応答速度を抑制しても特に問題が無く、低消費電流化が可能となる。
【００４１】
（Ｃ）コンパレータＣ１の入力の一方は、基準電位Ｖｒｅｆ０で一定のレベルとなる為、そのレベルに合わせた回路設計を行えば良く、広い入力範囲に対応した複雑な素子数の多い回路が不要となり、レイアウトサイズを小さく出来る効果がある。又、同相入力特性に関して、Ｖｒｅｆ０のレベルを低電圧側でも問題ない基準電位に設定すれば良い為、低電圧側の動作マージンも確保することが出来ると言う効果がある。
【００４２】
（Ｄ）本実施形態では、ＮＭＯＳトランジスタＮ２の電流を、放電電流制御回路１の出力トランジスタからのミラー効果による電流により制御する構成としたので、例えば、トランジスタのゲート電極の電圧を制御することにより、ｎｏｄｅ１からの放電電流を制御する方法に比べて、低消費電流動作が格段に安定するという効果がある。
【００４３】
（２）第２の実施形態
図６は、第２の実施形態に係るパルス幅変調回路の構成を示す図であり、このパルス幅変調回路２０は、第１の実施形態に係る回路に対して、ＮＭＯＳトランジスタＮ２にＮＯＭＳトランジスタＮ３を併設している点が相違しており、そのゲートをバイアス回路２の出力ＢＬに接続し、ドレインは共通接続されてＮＭＯＳトランジスタＮ１のソースに接続され、ソースは共に接地されている。
【００４４】
以下、第２の実施形態に係るパルス幅変調回路の動作について説明する。このパルス幅変調回路２０の基本的な動作については、第１の実施形態に係る回路と同様である。第２の実施形態の場合、放電電流Ｉ１は、ＮＭＯＳトランジスタＮ３に流れる基準電流Ｉ３と、ＮＭＯＳトランジスタＮ２に流れる電流Ｉ２の和となる。
【００４５】
図３のバイアス回路２のＮＭＯＳトランジスタＮ１２とパルス幅変調回路２０のＮＭＯＳトランジスタＮ３のディメンジョン比が所定の関係（例えば１：ｎ）の場合に、電流Ｉ３＝ｎ＊Ｉｆとなる（ＩｆはＮＭＯＳトランジスタＮ１２に流れる定電流である）。従って、ｎ＝１で、かつＮＭＯＳトランジスタＮ２．Ｎ３のディメンジョンが同一の場合は、電流Ｉ２は、最小０から最大Ｉｆの範囲で制御可能である為、放電電流Ｉ１は基準電流Ｉ３からＩ３の２倍の電流量の範囲で制御することが可能となる。
【００４６】
以上説明したように、第２の実施形態に係るパルス幅変調回路では、ｎｏｄｅ１の放電電流Ｉ１の制御範囲を基準電流Ｉ３からＩ３数倍の範囲とすることが出来るので、第１の実施形態に係るパルス幅変調回路の効果に加えて、パルス幅の制御が容易となるという効果がある。
【００４７】
（３）第３の実施形態
図７は、第３の実施形態に係るパルス幅変調回路の構成を示す図であり、このパルス幅変調回路３０は、第２の実施形態に係る回路に対して、充電用トランジスタＰ１の代わりに、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ４から構成されるトランスファーゲートを設け、このトランスファーゲート４をＰＷＭ制御回路３の出力信号ＯＵＴにより制御し、更に基準電位ｖｒｅｆ２を入力とするボルテージフォロワー構成のオペアンプＡ１を設け、その出力をトランスファゲートの一方の端子Ｔ１に接続した構成としている。
【００４８】
以下、第３の実施形態に係るパルス幅変調回路の動作を図８に従って説明する。基本的な動作は、第１の実施形態のパルス幅変調回路と同様であるので、相違点のみを説明する。
【００４９】
ＯＳＣがＬｏｗレベルの時、トランスファーゲート４はオン状態にあり、ｎｏｄｅ１は、オペアンプＡ１の出力レベルｖｒｅｆ２に充電される。このＶｒｅｆ２のレベルは、基準電位であり、電源電圧に依存しない電位である。それにより、オペアンプＡ１の出力Ｖｒｅｆ２Ｄは電源電圧に無関係に、ｖｒｅｆ２レベルを維持することとなる。
【００５０】
この実施形態に於けるパルス幅変調回路３０においては、Ｎｏｄｅ１の充電レベルがｖｒｅｆ２レベルとなっただけで、それ以外の動作は第２の実施形態のパルス幅変調回路と同様であり、充電レベルが電源電圧に無関係に一定である為、電源電圧が変化しても、その放電時間、つまり出力ＯＵＴのパルス幅を一定に保つことが出来る。
【００５１】
尚、この実施形態において、充電用のＰＭＯＳトランジスタＰ１に代えてトランスファゲート４を用いた理由は次の通りである。すなわち、ＰＭＯＳだけの場合、Ｖｒｅｆ２Ｄのレベルが低いと、ＰＭＯＳトランジスタのＶＧＳ（ＧＮＤレベル−Ｖｒｅｆ２Ｄ）が小さくなる為、ＰＭＯＳのＶｔ近辺で供給することとなり、十分な供給能力が得られずにｎｏｄｅ１の充電が遅くなるという問題が発生する。極端な場合、ＶＧＳがＶｔよりも小さくなり、トランジスタがオンせずに、充電出来ない場合も発生する。この問題を解決するために第１の実施形態に於けるＰＭＯＳトランジスタＰ１に並列にＮＭＯＳのトランジスタＮ４を接続したトランスファゲートとしている。
【００５２】
トランスファゲートを採用した場合、オペアンプＡ１の出力電位（Ｖｒｅｆ２Ｄ）のレベルが低い場合には、ＮＭＯＳトランジスタのＶＧＳ（ＶＣＣ−Ｖｒｅｆ２Ｄ）は大きくなるので、ＮＭＯＳトランジスタＮ４が十分にオンするため、ｎｏｄｅ１への充電が可能となる。Ｖｒｅｆ２Ｄのレベルが高い場合には、逆にＰＭＯＳトランジスタＰ１主体の充電動作となる。
【００５３】
以上説明したように、第３の実施形態によれば、電源電圧が変化しても、放電時間は一定とすることが出来る為、電源電圧に依存しないＰＷＭ回路を実現できると言う効果がある。
【００５４】
第１〜第３の実施形態に於いては、コンパレータやオペアンプの詳細は記述していないが、一般的な回路にて適用できるものである。又、放電電流制御回路１に関して、入力をＮＭＯＳトランジスタで受けるタイプを具体例として記述しているが、ＰＭＯＳトランジスタで受けるタイプでも可能である。更に、ＰＷＭ制御回路３は、ｎｏｄｅ１の充放電を論理的に制御するための回路であり、その機能を満足する回路であれば適用可能である。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態に係るパルス幅変調回路の構成を示す図である。
【図２】第１の実施形態に係るパルス幅変調回路の動作説明の為のタイムチャートである。
【図３】バイアス回路２の具体例を示す図である。
【図４】放電電流制御回路の具体例を示す図である。
【図５】ワンショットパルス発生回路３１の具体例を示す図である。
【図６】第２の実施形態に係るパルス幅変調回路の構成を示す図である。
【図７】第３の実施形態に係るパルス幅変調回路の構成を示す図である。
【図８】第３の実施形態に係るパルス幅変調回路の動作説明の為のタイムチャートである。
【図９】従来のパルス幅変調回路の構成を示す図である。
【図１０】従来のパルス幅変調回路における三角波発生回路の具体例を示す図である。
【図１１】従来のパルス幅変調回路の動作説明の為のタイムチャートである。
【符号の説明】
【００５６】
１      放電電流制御回路
２      バイアス回路
３      ＰＷＭ制御回路
４      トランスファゲート
３１      ワンショットパルス発生回路
Ａ１      オペアンプ
Ｃ１      コンパレータ
【図１】
2006197247.tif 000003
【図２】
2006197247.tif 000004
【図３】
2006197247.tif 000005
【図４】
2006197247.tif 000006
【図５】
2006197247.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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