(57)【要約】【課題】  信頼性が高く、プロセスルールの微細化に適した半導体記憶装置及び製造方法を提供すること。【解決手段】  メモリセル１０は、インバータ回路ＩＮＶ１と、その入力ノードＩＮ２がインバータ回路ＩＮＶ１の出力ノードＯＵＴ１に接続され、その出力ノードＯＵＴ２がインバータ回路ＩＮＶ１の入力ノードＩＮ１に接続されるインバータ回路ＩＮＶ２と、を含み、各トランジスタＬＴ１、ＬＴ２は、第２導電型のウェル領域Ｗ２と第２導電型のウェル領域Ｗ３の間に設けられた第１導電型のウェル領域Ｗ１上に形成され、トランジスタＴＴ１、ＴＴ２のゲート電極を形成するサブワード線ＳＷＰＬが方向ＤＲ２に沿って直線状に延在形成され、境界線ＢＤＲ１と、境界線ＢＤＲ２とが方向ＤＲ１に沿って直線状になるように、ウェル領域Ｗ１、Ｗ２、Ｗ３が形成されている。【選択図】      図３
2006100340.tif 000002
【特許請求の範囲】
【請求項１】
各メモリセルの第１の方向に沿った辺が前記第１の方向と直交する第２の方向に沿った辺よりも短い複数のメモリセルがマトリクス状に配列された半導体記憶装置であって、
前記複数のメモリセルの各メモリセルは、
第１の負荷トランジスタと第１の駆動トランジスタで構成される第１のインバータ回路と、
第２の負荷トランジスタと第２の駆動トランジスタで構成され、その入力ノードが前記第１のインバータ回路の出力ノードに接続され、その出力ノードが前記第１のインバータ回路の入力ノードに接続される第２のインバータ回路と、
前記第１のインバータ回路の出力ノードと第１のビット線の間に設けられる第１のトランスファトランジスタと、
前記第２のインバータ回路の出力ノードと第２のビット線の間に設けられる第２のトランスファトランジスタと、
を含み、
前記第１、第２の負荷トランジスタは、第２導電型の第２のウェル領域と第２導電型の第３のウェル領域の間に設けられた第１導電型の第１のウェル領域に形成され、
前記第１の駆動トランジスタと前記第１のトランスファトランジスタは、前記第２のウェル領域に形成され、
前記第２の駆動トランジスタと前記第２のトランスファトランジスタは、前記第３のウェル領域に形成され、
前記第１、第２のトランスファトランジスタのゲート電極を形成するサブワード線が前記第２の方向に沿って直線状に延在形成され、
前記第１、第２のウェル領域間の第１の境界線と、前記第１、第３のウェル領域間の第２の境界線とが前記第１の方向に沿って直線状になるように、前記第１、第２及び第３のウェル領域が形成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記第１のウェル領域には、前記第１、第２の負荷トランジスタを形成するための第２導電型の第１、第２の拡散領域が前記第１の方向に沿った第１のライン上に形成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２において、
前記第１、第２及び第３のウェル領域の上層の配線として、前記第１のインバータ回路の出力ノードと前記第２のインバータ回路の入力ノードを接続するための第１の配線が形成され、
前記第１、第２及び第３のウェル領域の上層の配線として、前記第１のインバータ回路の入力ノードと前記第２のインバータ回路の出力ノードを接続するための第２の配線が形成され、
前記第１のウェル領域には、前記第１、第２の負荷トランジスタを形成するための第２導電型の第１、第２の拡散領域が形成され、
前記第２のウェル領域には、前記第１の駆動トランジスタ及び前記第１のトランスファトランジスタを形成するための第１導電型の第３の拡散領域が形成され、
前記第３のウェル領域には、前記第２の駆動トランジスタ及び前記第２のトランスファトランジスタを形成するための第１導電型の第４の拡散領域が形成され、
前記第３の拡散領域のうち前記第１のトランスファトランジスタのドレイン及び前記第１の駆動トランジスタのドレインとなる領域と前記第１の配線とを接続するための第１のコンタクトと、
前記第１の拡散領域のうち前記第１の負荷トランジスタのドレインとなる領域と前記第１の配線とを接続するための第２のコンタクトと、
前記第２の負荷トランジスタのゲート電極及び前記第２の駆動トランジスタのゲート電極を形成する配線と前記第１の配線とを接続するための第３のコンタクトと、
前記第４の拡散領域のうち前記第２のトランスファトランジスタのドレイン及び前記第２の駆動トランジスタのドレインとなる領域と前記第２の配線とを接続するための第４のコンタクトと、
前記第２の拡散領域のうち前記第２の負荷トランジスタのドレインとなる領域と前記第２の配線とを接続するための第５のコンタクトと、
前記第１の負荷トランジスタのゲート電極及び前記第１の駆動トランジスタのゲート電極を形成する配線と前記第２の配線とを接続するための第６のコンタクトと、
を含むことを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記第１及び第２の配線はＴ字状に形成され、
Ｔ字状の前記第１及び第２の配線は、所与の点を中心点として点対称となるように配置されていることを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
Ｔ字状の前記第１及び第２の配線は、前記第２および第５のコンタクトが向かい合うように配置され、
前記所与の点は、前記第２のコンタクトと前記第５のコンタクトとの間の中点であることを特徴とする半導体記憶装置。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記第１、第２の配線の上層の配線として、メインワード線が形成され、
前記第１、第２の配線の上層であって、前記メインワード線が形成されている配線層とは異なる配線層の配線として、前記第１、第２のビット線が形成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項３乃至６のいずれかにおいて、
前記第１の拡散領域の前記第１の負荷トランジスタのドレインとなる領域の端辺のうちの前記サブワード線と対向する辺と、前記サブワード線との前記第１の方向に沿った距離がデザインルール上の最小単位の長さとなり、
前記第２の拡散領域の前記第２の負荷トランジスタのドレインとなる領域の端辺のうちの前記サブワード線と対向する辺と、前記サブワード線との前記第１の方向に沿った距離がデザインデザインルール上の最小単位の長さとなるように、前記第１、第２の拡散領域が形成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記サブワード線のうち、前記第１の境界線と前記第２の境界線の間に形成された第１の部分に不純物が注入される際には、
前記サブワード線のうち前記第１の境界線から前記第２のウェル領域側にはみ出した第１のはみ出し部分及び前記第２の境界線から前記第３のウェル領域側にはみ出した第２のはみ出し部分にも不純物が注入され、
前記サブワード線のうち、前記第１の境界線から前記第２のウェル領域側に形成された第２の部分と、前記第２の境界線から前記第３のウェル領域側に形成された第３の部分に不純物が注入される際には、
前記サブワード線のうち前記第１の境界線から前記第１のウェル領域側にはみ出した第３のはみ出し部分及び前記第２の境界線から前記第１のウェル領域側にはみ出した第４のはみ出し部分にも不純物が注入されることを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記第２のウェル領域には、前記第１の駆動トランジスタ及び第１のトランスファトランジスタを形成するための第１導電型の第３の拡散領域が形成され、
前記第３のウェル領域には、前記第２の駆動トランジスタ及び前記第２のトランスファトランジスタを形成するための第１導電型の第４の拡散領域が形成され、
前記第３の拡散領域は、前記第１のトランスファトランジスタが形成される第１の方形領域と、前記第１の駆動トランジスタが形成される第２の方形領域とを含み、
前記第１の方形領域は、前記第１の方形領域の前記第２の方向に沿った幅が前記第２の方形領域の前記第２の方向に沿った幅よりも短くなるように形成され、
前記第４の拡散領域は、前記第２のトランスファトランジスタが形成される第３の方形領域と、前記第２の駆動トランジスタが形成される第４の方形領域とを含み、
前記第３の方形領域は、前記第３の方形領域の前記第２の方向に沿った幅が前記第４の方形領域の前記第２の方向に沿った幅よりも短くなるように形成されることを特徴とする半導体記憶装置。
【請求項１０】
各メモリセルの第１の方向に沿った辺が前記第１の方向と直交する第２の方向に沿った辺よりも短い複数のメモリセルがマトリクス状に配列され、
前記複数のメモリセルの各メモリセルが、
第１の負荷トランジスタと第１の駆動トランジスタで構成される第１のインバータ回路と、
第２の負荷トランジスタと第２の駆動トランジスタで構成され、その入力ノードが前記第１のインバータ回路の出力ノードに接続され、その出力ノードが前記第１のインバータ回路の入力ノードに接続される第２のインバータ回路と、
前記第１のインバータ回路の出力ノードと第１のビット線の間に設けられる第１のトランスファトランジスタと、
前記第２のインバータ回路の出力ノードと第２のビット線の間に設けられる第２のトランスファトランジスタと、
を含む半導体記憶装置の製造方法において、
第２導電型の第２のウェル領域と第２導電型の第３のウェル領域の間に設けられた第１導電型の第１のウェル領域に前記第１、第２の負荷トランジスタを形成し、
前記第２のウェル領域に前記第１の駆動トランジスタと前記第１のトランスファトランジスタを形成し、
前記第３のウェル領域に前記第２の駆動トランジスタと前記第２のトランスファトランジスタを形成し、
前記第１、第２のトランスファトランジスタのゲート電極を形成するサブワード線を前記第２の方向に沿って直線状に延在形成し、
前記第１、第２のウェル領域間の第１の境界線と、前記第１、第３のウェル領域間の第２の境界線とが前記第１の方向に沿って直線状になるように、前記第１、第２及び第３のウェル領域を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項１０において、
前記第１のウェル領域に、前記第１、第２の負荷トランジスタを形成するための第２導電型の第１、第２の拡散領域を前記第１の方向に沿った第１のライン上に形成することを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１０または１１において、
前記第１、第２及び第３のウェル領域の上層の配線として、前記第１のインバータ回路の出力ノードと前記第２のインバータ回路の入力ノードを接続するための第１の配線を形成し、
前記第１、第２及び第３のウェル領域の上層の配線として、前記第１のインバータ回路の入力ノードと前記第２のインバータ回路の出力ノードを接続するための第２の配線を形成し、
前記第１のウェル領域に、前記第１、第２の負荷トランジスタを形成するための第２導電型の第１、第２の拡散領域を形成し、
前記第２のウェル領域に、前記第１の駆動トランジスタ及び前記第１のトランスファトランジスタを形成するための第１導電型の第３の拡散領域を形成し、
前記第３のウェル領域に、前記第２の駆動トランジスタ及び前記第２のトランスファトランジスタを形成するための第１導電型の第４の拡散領域を形成し、
前記第３の拡散領域のうち前記第１のトランスファトランジスタのドレイン及び前記第１の駆動トランジスタのドレインとなる領域と、前記第１の配線とを接続するための第１のコンタクトと、
前記第１の拡散領域のうち前記第１の負荷トランジスタのドレインとなる領域と、前記第１の配線とを接続するための第２のコンタクトと、
前記第２の負荷トランジスタのゲート電極及び前記第２の駆動トランジスタのゲート電極を形成する配線と前記第１の配線とを接続するための第３のコンタクトと、
前記第４の拡散領域の前記第２のトランスファトランジスタのドレイン又は前記第２の駆動トランジスタのドレインである部分と前記第２の配線とを接続するための第４のコンタクトと、
前記第２の拡散領域の前記第２の負荷トランジスタのドレインである部分と前記第２の配線とを接続するための第５のコンタクトと、
前記第１の負荷トランジスタのゲート電極及び前記第１の駆動トランジスタのゲート電極を形成する配線と前記第２の配線とを接続するための第６のコンタクトと、を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項１２において、
前記第１及び第２の配線をＴ字状に形成し、
Ｔ字状の前記第１及び第２の配線を、所与の点を中心点として点対称となるように配置することを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項１３において、
前記第２および第５のコンタクトが向かい合うように、Ｔ字状の前記第１及び第２の配線を配置し、
前記所与の点を、前記第２のコンタクトと前記第５のコンタクトとの間の中点となるように設定することを特徴とする半導体記憶装置の製造方法。
【請求項１５】
請求項１０乃至１４のいずれかにおいて、
前記サブワード線のうち、前記第１の境界線と前記第２の境界線の間に形成された第１の部分に不純物を注入する際には、
前記サブワード線のうち前記第１の境界線から前記第２のウェル領域側にはみ出した第１のはみ出し部分及び前記第２の境界線から前記第３のウェル領域側にはみ出した第２のはみ出し部分にも不純物を注入し、
前記サブワード線のうち、前記第１の境界線から前記第２のウェル領域側に形成された第２の部分と、前記第２の境界線から前記第３のウェル領域側に形成された第３の部分に不純物を注入する際には、
前記サブワード線のうち前記第１の境界線から前記第１のウェル領域側にはみ出した第３のはみ出し部分及び前記第２の境界線から前記第１のウェル領域側にはみ出した第４のはみ出し部分にも不純物を注入することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び製造方法に関する。
【背景技術】
【０００２】
完全ＣＭＯＳ型ＳＲＡＭ（Static  Random  Access  Memory）において、ワードライン方向の辺がビットライン方向の辺よりも長いメモリセルが知られている。この種のメモリセル（以下、横長セルとも言う）では、例えばメモリセルを構成する２つのインバータの間にワードラインが形成され、スピリットワードラインセルよりもレイアウト面積を小さくすることが可能である。
【０００３】
ところが、この種の横長セルは構造が複雑なため、レイアウト面積の縮小とプロセスルールの微細化に伴い、製造工程が煩雑となり、さらなる微細化が困難であった。
【特許文献１】特開平７−１３０８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、信頼性が高く、プロセスルールの微細化に適した半導体記憶装置及び製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、各メモセルの第１の方向に沿った辺が前記第１の方向と直交する第２の方向に沿った辺よりも短い複数のメモリセルがマトリクス状に配列された半導体記憶装置であって、前記複数のメモリセルの各メモリセルは、第１の負荷トランジスタと第１の駆動トランジスタで構成される第１のインバータ回路と、第２の負荷トランジスタと第２の駆動トランジスタで構成され、その入力ノードが前記第１のインバータ回路の出力ノードに接続され、その出力ノードが前記第１のインバータ回路の入力ノードに接続される第２のインバータ回路と、前記第１のインバータ回路の出力ノードと第１のビット線の間に設けられる第１のトランスファトランジスタと、前記第２のインバータ回路の出力ノードと第２のビット線の間に設けられる第２のトランスファトランジスタと、を含み、前記第１、第２の負荷トランジスタは、第２導電型の第２のウェル領域と第２導電型の第３のウェル領域の間に設けられた第１導電型の第１のウェル領域に形成され、前記第１の駆動トランジスタと前記第１のトランスファトランジスタは、前記第２のウェル領域に形成され、前記第２の駆動トランジスタと前記第２のトランスファトランジスタは、前記第３のウェル領域に形成され、前記第１、第２のトランスファトランジスタのゲート電極を形成するサブワード線が前記第２の方向に沿って直線状に延在形成され、前記第１、第２のウェル領域間の第１の境界線と、前記第１、第３のウェル領域間の第２の境界線とが前記第１の方向に沿って直線状になるように、前記第１、第２及び第３のウェル領域が形成されている半導体記憶装置に関する。
【０００６】
本発明によれば、サブワード線が直線状に形成されているので、サブワード線が複雑な形状に形成された場合に比べて微細化に適し、サブワード線が湾曲して形成された場合に比べてサブワード線の配線の長さを短くでき、サブワード線の高抵抗化を抑制できる。また、第１、第２の境界線が第１の方向に沿って直線状になるように、第１、第２、第３のウェル領域が形成されているので、各ウェル領域が複雑に形成された場合に比べて微細化に適する。
【０００７】
また、本発明は、前記第１のウェル領域には、前記第１、第２の負荷トランジスタを形成するための第２導電型の第１、第２の拡散領域が前記第１の方向に沿った第１のライン上に形成されてもよい。
【０００８】
本発明によれば、メモリセルの第２の方向に沿った幅を短くすることができる。また、第１、第２の拡散領域が直線的に配置されているため、レイアウトパターンが単純な形状となりメモリセルの微細化に適する。
【０００９】
また、本発明は、前記第１、第２及び第３のウェル領域の上層の配線として、前記第１のインバータ回路の出力ノードと前記第２のインバータ回路の入力ノードを接続するための第１の配線が形成され、前記第１、第２及び第３のウェル領域の上層の配線として、前記第１のインバータ回路の入力ノードと前記第２のインバータ回路の出力ノードを接続するための第２の配線が形成され、前記第１のウェル領域には、前記第１、第２の負荷トランジスタを形成するための第２導電型の第１、第２の拡散領域が形成され、前記第２のウェル領域には、前記第１の駆動トランジスタ及び前記第１のトランスファトランジスタを形成するための第１導電型の第３の拡散領域が形成され、前記第３のウェル領域には、前記第２の駆動トランジスタ及び前記第２のトランスファトランジスタを形成するための第１導電型の第４の拡散領域が形成され、前記第３の拡散領域のうち前記第１のトランスファトランジスタのドレイン及び前記第１の駆動トランジスタのドレインとなる領域と前記第１の配線とを接続するための第１のコンタクトと、前記第１の拡散領域のうち前記第１の負荷トランジスタのドレインとなる領域と前記第１の配線とを接続するための第２のコンタクトと、前記第２の負荷トランジスタのゲート電極及び前記第２の駆動トランジスタのゲート電極を形成する配線と前記第１の配線とを接続するための第３のコンタクトと、前記第４の拡散領域のうち前記第２のトランスファトランジスタのドレイン及び前記第２の駆動トランジスタのドレインとなる領域と前記第２の配線とを接続するための第４のコンタクトと、前記第２の拡散領域のうち前記第２の負荷トランジスタのドレインとなる領域と前記第２の配線とを接続するための第５のコンタクトと、前記第１の負荷トランジスタのゲート電極及び前記第１の駆動トランジスタのゲート電極を形成する配線と前記第２の配線とを接続するための第６のコンタクトと、を含むようにしても良い。
【００１０】
本発明によれば、１種類のコンタクトと１層の配線でメモリセルのフリップフロップを接続することができるので、マスク数を減らすことができ、製造コスト削減が可能である。
【００１１】
また、本発明は、前記第１及び第２の配線はＴ字状に形成され、Ｔ字状の前記第１及び第２の配線は、所与の点を中心点として点対称となるように配置されてもよい。
【００１２】
本発明によれば、効率よく第１、第２の配線を配置することができる。また、このような配置によりメモリセルの対称性を良くすることができるので、メモリセルの安定動作が可能である。
【００１３】
また、本発明は、Ｔ字状の前記第１及び第２の配線は、前記第２および第５のコンタクトが向かい合うように配置され、前記所与の点は、前記第２のコンタクトと前記第５のコンタクトとの間の中点であるようにしてもよい。
【００１４】
また、本発明は、前記第１、第２の配線の上層の配線として、メインワード線が形成され、前記第１、第２の配線の上層であって、前記メインワード線が形成されている配線層とは異なる配線層の配線として、前記第１、第２のビット線が形成されてもよい。
【００１５】
前記第１の拡散領域の前記第１の負荷トランジスタのドレインとなる領域の端辺のうちの前記サブワード線と対向する辺と、前記サブワード線との前記第１の方向に沿った距離がデザインルール上の最小単位の長さとなり、前記第２の拡散領域の前記第２の負荷トランジスタのドレインとなる領域の端辺のうちの前記サブワード線と対向する辺と、前記サブワード線との前記第１の方向に沿った距離がデザインデザインルール上の最小単位の長さとなるように前記第１、第２の拡散領域が形成されてもよい。
【００１６】
本発明によれば、メモリセルの第１の拡散領域とサブワード線との間隔及び第２の拡散領域とサブワード線との間隔を、デザインルール上の最小単位の長さに設定できる。これにより、メモリセルのセルサイズのうち第１の方向に沿った長さを小さくすることができる。また、メモリセルの第１の方向に沿った長さを小さくできるので、例えばビット線を短くすることができ、メモリセルの動作速度を高めることができる。
【００１７】
また、本発明は、前記サブワード線のうち、前記第１の境界線と前記第２の境界線の間に形成された第１の部分に不純物が注入される際には、前記サブワード線のうち前記第１の境界線から前記第２のウェル領域側にはみ出した第１のはみ出し部分及び前記第２の境界線から前記第３のウェル領域側にはみ出した第２のはみ出し部分にも不純物が注入され、前記サブワード線のうち、前記第１の境界線から前記第２のウェル領域側に形成された第２の部分と、前記第２の境界線から前記第３のウェル領域側に形成された第３の部分に不純物が注入される際には、前記サブワード線のうち前記第１の境界線から前記第１のウェル領域側にはみ出した第３のはみ出し部分及び前記第２の境界線から前記第１のウェル領域側にはみ出した第４のはみ出し部分にも不純物が注入されてもよい。
【００１８】
本発明によれば、サブワード線の第１、第２の境界線の部分にも不純物が確実に打ち込まれるので、サブワード線に形成されるシリサイドが第１、第２の境界線の部分で高抵抗に形成されてしまうことを抑制できる。
【００１９】
また、本発明は、前記第２のウェル領域には、前記第１の駆動トランジスタ及び第１のトランスファトランジスタを形成するための第１導電型の第３の拡散領域が形成され、前記第３のウェル領域には、前記第２の駆動トランジスタ及び前記第２のトランスファトランジスタを形成するための第１導電型の第４の拡散領域が形成され、前記第３の拡散領域は、前記第１のトランスファトランジスタが形成される第１の方形領域と、前記第１の駆動トランジスタが形成される第２の方形領域とを含み、前記第１の方形領域は、前記第１の方形領域の前記第２の方向に沿った幅が前記第２の方形領域の前記第２の方向に沿った幅よりも短くなるように形成され、前記第４の拡散領域は、前記第２のトランスファトランジスタが形成される第３の方形領域と、前記第２の駆動トランジスタが形成される第４の方形領域とを含み、前記第３の方形領域は、前記第３の方形領域の前記第２の方向に沿った幅が前記第４の方形領域の前記第２の方向に沿った幅よりも短くなるように形成されてもよい。
【００２０】
本発明によれば、第１及び第２の駆動トランジスタと第１及び第２のトランスファトランジスタに電流能力差を設けることができ、メモリセルの安定した動作が可能となる。また、第１のトランスファトランジスタのソース領域と第３のコンタクトとを十分にはなすことができ、第２のトランスファトランジスタのソース領域と第６のコンタクトとを十分にはなすことができる。このため、プロセス加工マージンを十分に大きくでき、歩留まり低下を緩和できる。
【００２１】
また、本発明は、各メモリセルの第１の方向に沿った辺が前記第１の方向と直交する第２の方向に沿った辺よりも短い複数のメモリセルがマトリクス状に配列され、前記複数のメモリセルの各メモリセルが、第１の負荷トランジスタと第１の駆動トランジスタで構成される第１のインバータ回路と、第２の負荷トランジスタと第２の駆動トランジスタで構成され、その入力ノードが前記第１のインバータ回路の出力ノードに接続され、その出力ノードが前記第１のインバータ回路の入力ノードに接続される第２のインバータ回路と、前記第１のインバータ回路の出力ノードと第１のビット線の間に設けられる第１のトランスファトランジスタと、前記第２のインバータ回路の出力ノードと第２のビット線の間に設けられる第２のトランスファトランジスタと、を含む半導体記憶装置の製造方法において、第２導電型の第２のウェル領域と第２導電型の第３のウェル領域の間に設けられた第１導電型の第１のウェル領域に前記第１、第２の負荷トランジスタを形成し、前記第２のウェル領域に前記第１の駆動トランジスタと前記第１のトランスファトランジスタを形成し、前記第３のウェル領域に前記第２の駆動トランジスタと前記第２のトランスファトランジスタを形成し、前記第１、第２のトランスファトランジスタのゲート電極を形成するサブワード線を前記第２の方向に沿って直線状に延在形成し、前記第１、第２のウェル領域間の第１の境界線と、前記第１、第３のウェル領域間の第２の境界線とが前記第１の方向に沿って直線状になるように、前記第１、第２及び第３のウェル領域を形成する半導体記憶装置の製造方法に関する。
【００２２】
また、本発明は、前記第１のウェル領域に、前記第１、第２の負荷トランジスタを形成するための第２導電型の第１、第２の拡散領域を前記第１の方向に沿った第１のライン上に形成するようにしてもよい。
【００２３】
また、本発明は、前記第１、第２及び第３のウェル領域の上層の配線として、前記第１のインバータ回路の出力ノードと前記第２のインバータ回路の入力ノードを接続するための第１の配線を形成し、前記第１、第２及び第３のウェル領域の上層の配線として、前記第１のインバータ回路の入力ノードと前記第２のインバータ回路の出力ノードを接続するための第２の配線を形成し、前記第１のウェル領域に、前記第１、第２の負荷トランジスタを形成するための第２導電型の第１、第２の拡散領域を形成し、前記第２のウェル領域に、前記第１の駆動トランジスタ及び前記第１のトランスファトランジスタを形成するための第１導電型の第３の拡散領域を形成し、前記第３のウェル領域に、前記第２の駆動トランジスタ及び前記第２のトランスファトランジスタを形成するための第１導電型の第４の拡散領域を形成し、前記第３の拡散領域のうち前記第１のトランスファトランジスタのドレイン及び前記第１の駆動トランジスタのドレインとなる領域と、前記第１の配線とを接続するための第１のコンタクトと、前記第１の拡散領域のうち前記第１の負荷トランジスタのドレインとなる領域と、前記第１の配線とを接続するための第２のコンタクトと、前記第２の負荷トランジスタのゲート電極及び前記第２の駆動トランジスタのゲート電極を形成する配線と前記第１の配線とを接続するための第３のコンタクトと、前記第４の拡散領域の前記第２のトランスファトランジスタのドレイン又は前記第２の駆動トランジスタのドレインである部分と前記第２の配線とを接続するための第４のコンタクトと、前記第２の拡散領域の前記第２の負荷トランジスタのドレインである部分と前記第２の配線とを接続するための第５のコンタクトと、前記第１の負荷トランジスタのゲート電極及び前記第１の駆動トランジスタのゲート電極を形成する配線と前記第２の配線とを接続するための第６のコンタクトと、を形成するようにしてもよい。
【００２４】
また、本発明は、前記第１及び第２の配線をＴ字状に形成し、Ｔ字状の前記第１及び第２の配線を、所与の点を中心点として点対称となるように配置するようにしてもよい。
【００２５】
また、本発明は、前記第２および第５のコンタクトが向かい合うように、Ｔ字状の前記第１及び第２の配線を配置し、前記所与の点を、前記第２のコンタクトと前記第５のコンタクトとの間の中点となるように設定しても良い。
【００２６】
また、本発明は、前記サブワード線のうち、前記第１の境界線と前記第２の境界線の間に形成された第１の部分に不純物を注入する際には、前記サブワード線のうち前記第１の境界線から前記第２のウェル領域側にはみ出した第１のはみ出し部分及び前記第２の境界線から前記第３のウェル領域側にはみ出した第２のはみ出し部分にも不純物を注入し、前記サブワード線のうち、前記第１の境界線から前記第２のウェル領域側に形成された第２の部分と、前記第２の境界線から前記第３のウェル領域側に形成された第３の部分に不純物を注入する際には、前記サブワード線のうち前記第１の境界線から前記第１のウェル領域側にはみ出した第３のはみ出し部分及び前記第２の境界線から前記第１のウェル領域側にはみ出した第４のはみ出し部分にも不純物を注入するようにしてもよい。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００２８】
１．半導体記憶装置
図１は、本実施形態に係る半導体記憶装置のメモリセルアレイ１００を示す図である。メモリセルアレイ１００には、方向ＤＲ１（広義には第１の方向）に沿って複数のビット線ＢＬ１（広義には第１のビット線）及び複数のビット線ＢＬ２（広義には第２のビット線）が設けられ、方向ＤＲ２（広義には第２の方向）に沿って複数のサブワード線ＳＷＬが設けられている。また、メモリセルアレイ１００には、複数のメモリセル１０がマトリクス状に設けられ、各メモリセル１０は対応するサブワード線ＳＷＬ、ビット線ＢＬ１及びビット線ＢＬ２と接続される。
【００２９】
図２は、本実施形態に係る１つのメモリセルの回路図である。メモリセル１０は、第１、第２のインバータ回路ＩＮＶ１、ＩＮＶ２と、第１、第２のトランスファトランジスタＴＴ１、ＴＴ２を含む。第１のインバータ回路ＩＮＶ１の入力ノードＩＮ１は第２のインバータ回路ＩＮＶ２の出力ノードＯＵＴ２と接続され、第１のインバータ回路ＩＮＶ１の出力ノードＯＵＴ１は第２のインバータ回路ＩＮＶ２の入力ノードＩＮ２と接続される。第１のインバータ回路ＩＮＶ１は、第１の負荷トランジスタＬＴ１と、第１の駆動トランジスタＤＴ１を含み、第２のインバータ回路ＩＮＶ２は、第２の負荷トランジスタＬＴ２と、第２の駆動トランジスタＤＴ２を含む。第１のインバータ回路ＩＮＶ１の入力ノードＩＮ１は、第１の負荷トランジスタＬＴ１のゲート電極及び第１の駆動トランジスタＤＴ１のゲート電極と接続される。第１のインバータ回路ＩＮＶ１の出力ノードＯＵＴ１は、第１の負荷トランジスタＬＴ１のドレイン及び第１の駆動トランジスタＤＴ１のドレインと接続される。第２のインバータ回路ＩＮＶ２の入力ノードＩＮ２は、第２の負荷トランジスタＬＴ２のゲート電極及び第２の駆動トランジスタＤＴ２のゲート電極と接続される。第２のインバータ回路ＩＮＶ２の出力ノードＯＵＴ２は、第２の負荷トランジスタＬＴ２のドレイン及び第２の駆動トランジスタＤＴ２のドレインと接続される。
【００３０】
第１のトランスファトランジスタＴＴ１は、第１のインバータ回路ＩＮＶ１の出力ノードＯＵＴ１と第１のビット線ＢＬ１の間に設けられ、トランジスタＴＴ１のソースは第１のビット線ＢＬ１と接続され、トランジスタＴＴ１のドレインはインバータ回路ＩＮＶ１の出力ノードＯＵＴ１と接続されている。同様に、第２のトランスファトランジスタＴＴ２は、第２のインバータ回路ＩＮＶ２の出力ノードＯＵＴ２と第２のビット線ＢＬ２の間に設けられ、トランジスタＴＴ２のソースは第２のビット線ＢＬ２と接続され、トランジスタＴＴ２のドレインはインバータ回路ＩＮＶ２の出力ノードＯＵＴ２と接続されている。また、第１、第２のトランスファトランジスタＴＴ１、ＴＴ２のゲート電極は、サブワード線ＳＷＬと接続されている。
【００３１】
なお、第１、第２の負荷トランジスタＬＴ１、ＬＴ２のソースには例えば電圧ＶＤＤが供給され、第１、第２の駆動トランジスタＤＴ１、ＤＴ２のソースには例えば電圧ＶＳＳ（例えば０Ｖ）が供給されている。
【００３２】
以下に、図３〜図７を参照しながらメモリセル１０のレイアウトパターンを説明する。
【００３３】
図３は、メモリセル１０のレイアウトパターンの一部を示す図である。説明を明解にするために図３では、ウェル領域、拡散領域及びポリシリコンで形成される配線が示されている。
【００３４】
メモリセル１０のセルサイズは、方向ＤＲ２に沿って長さＸ、方向ＤＲ１に沿って長さＹに設定され、長さＸは長さＹよりも長く設定される。メモリセル１０は、Ｎ型（広義には第１導電型）のウェル領域Ｗ１（広義には第１のウェル領域）、Ｐ型（広義には第２導電型）のウェル領域Ｗ２（広義には第２のウェル領域）及びＰ型のウェル領域Ｗ３（広義には第３のウェル領域）を含む。なお、第１のウェル領域Ｗ１は、第２のウェル領域Ｗ２と第３のウェル領域Ｗ３の間に形成され、ウェル領域Ｗ１とウェル領域Ｗ２の境界線ＢＤＲ１及びウェル領域Ｗ１とウェル領域Ｗ３の境界線ＢＤＲ２が直線状になるように各ウェル領域Ｗ１、Ｗ２、Ｗ３は形成されている。
【００３５】
各ウェル領域Ｗ１、Ｗ２、Ｗ３の上方には、サブワード線ＳＷＰＬが、長さＹで示される辺の中点を通るように形成され、方向ＤＲ２に沿って直線状に延在形成されている。サブワード線ＳＷＰＬは、例えばポリシリコンで形成される。
【００３６】
また、各ウェル領域Ｗ１、Ｗ２、Ｗ３の上方であって、サブワード線ＳＷＰＬの方向ＤＲ１における一方側に、ゲート電極用配線ＧＰ１（広義には第１の負荷トランジスタのゲート電極及び第１の駆動トランジスタのゲート電極を形成する配線）が方向ＤＲ２に沿って直線状に延在形成されている。サブワード線ＳＷＰＬの方向ＤＲ１における他方側には、ゲート電極用配線ＧＰ２（広義には第２の負荷トランジスタのゲート電極及び第２の駆動トランジスタのゲート電極を形成する配線）が方向ＤＲ２に沿って直線状に延在形成されている。
【００３７】
また、第１のウェル領域Ｗ１には、第１の負荷トランジスタＬＴ１を形成するために、サブワード線ＳＷＰＬに対してゲート電極用配線ＧＰ１側に、方向ＤＲ１に沿って直線状になるように第１の拡散領域ＤＦ１が形成されている。さらに、第１の負荷トランジスタＬＴ２をウェル領域Ｗ１に形成するために、サブワード線ＳＷＰＬに対してゲート電極用配線ＧＰ２側に、方向ＤＲ１に沿って直線状になるように第２の拡散領域ＤＦ２が形成されている。また、第２のウェル領域Ｗ２には、第１のトランスファトランジスタＴＴ１及び第１の駆動トランジスタＤＴ１を形成するために、第３の拡散領域ＤＦ３が形成されている。また、第３のウェル領域Ｗ３には、第２のトランスファトランジスタＴＴ２及び第２の駆動トランジスタＤＴ２を形成するために、第４の拡散領域ＤＦ４が形成されている。なお、第１、第２の拡散領域ＤＦ１、ＤＦ２は、方向ＤＲ１に沿った直線Ｌ１（広義には第１のライン）上に形成されている。ここで、直線Ｌ１上に形成されているとは、直線Ｌ１を対称軸として線対称となるように各拡散領域ＤＦ１、ＤＦ２が形成されていることを意味する。
【００３８】
第１のウェル領域Ｗ１に形成された第１の拡散領域ＤＦ１にはイオンインプラにより、Ｐ型の拡散領域が形成されている。即ち、第１の拡散領域ＤＦ１に、ゲート電極用配線ＧＰ１の一部をゲート電極とした第１の負荷トランジスタＬＴ１のソース領域、ドレイン領域が形成されている。同様に、ウェル領域Ｗ１に形成された第２の拡散領域ＤＦ２にはイオンインプラによりＰ型の拡散領域が形成されている。即ち、第２の拡散領域ＤＦ２に、ゲート電極用配線ＧＰ２の一部をゲート電極とした第２の負荷トランジスタＬＴ２のソース領域、ドレイン領域が形成されている。
【００３９】
第２のウェル領域Ｗ２に形成された第３の拡散領域ＤＦ３にはイオンインプラにより、Ｎ型拡散領域が形成されている。即ち、第３の拡散領域ＤＦ３に、ゲート電極用配線ＧＰ１の一部をゲート電極とした第１の駆動トランジスタＤＴ１のソース領域、ドレイン領域と、サブワード線ＳＷＰＬの一部をゲート電極とした第１のトランスファトランジスタＴＴ１のソース領域、ドレイン領域が形成されている。
【００４０】
第３のウェル領域Ｗ３に形成された第４の拡散領域ＤＦ４にはイオンインプラにより、Ｎ型拡散領域が形成されている。即ち、第４の拡散領域ＤＦ４に、ゲート電極用配線ＧＰ２の一部をゲート電極とした第２の駆動トランジスタＤＴ２のソース領域、ドレイン領域と、サブワード線ＳＷＰＬの一部をゲート電極とした第２のトランスファトランジスタＴＴ２のソース領域、ドレイン領域が形成されている。
【００４１】
図３によると、第１のトランスファトランジスタＴＴ１のドレイン領域と第１の駆動トランジスタＤＴ１のドレイン領域が、第３の拡散領域ＤＦ３に形成されたドレイン領域ＤＲＮ１にて共通接続されているのがわかる。同様に、第２のトランスファトランジスタＴＴ２のドレイン領域と第２の駆動トランジスタＤＴ２のドレイン領域が、第４の拡散領域ＤＦ４に形成されたドレイン領域ＤＲＮ２にて共通接続されているのがわかる。また、第１の負荷トランジスタＬＴ１のゲート電極及び第１の駆動トランジスタＤＴ１のゲート電極は、ゲート電極用配線ＧＰ１の一部であるため、トランジスタＬＴ１、ＤＴ１の各ゲート電極が共通接続されているのが図３よりわかる。同様に、第２の負荷トランジスタＬＴ２及び第２の駆動トランジスタＤＴ２の各ゲート電極が共通接続されているのが図３よりわかる。また、第１、第２のトランスファトランジスタＴＴ１、ＴＴ２の各ゲート電極は、サブワード線ＳＷＰＬの一部であるため、トランジスタＴＴ１、ＴＴ２の各ゲート電極が共通接続されているのが図３よりわかる。
【００４２】
図４は、メモリセル１０の第１、第２の配線ＭＷ１、ＭＷ２を説明するための図である。サブワード線ＳＷＰＬ、ゲート電極用配線ＧＰ１、ＧＰ２が形成されているポリシリコン層の上層に第１、第２の配線ＭＷ１、ＭＷ２が形成されている。第１、第２の配線ＭＷ１、ＭＷ２は例えばアルミ等で形成された金属配線であるが、他の導体で形成されても良い。第１、第２の配線ＭＷ１、ＭＷ２は、図４からもわかるように、方向ＤＲ１に沿った配線部分と方向ＤＲ２に沿った配線部分から構成されたＴ字状の配線に形成されている。
【００４３】
第１の配線ＭＷ１は、第１のトランスファトランジスタＴＴ１及び第１の駆動トランジスタＤＴ１のドレイン領域であるドレイン領域ＤＲＮ１と、第１の負荷トランジスタＬＴ１のドレイン領域ＤＲＰ１と、ゲート電極用配線ＧＰ２とを共通接続する。第１のトランスファトランジスタＴＴ１及び第１の駆動トランジスタＤＴ１のドレイン領域ＤＲＮ１と第１の配線ＭＷ１を接続するために、コンタクトＣＴ１が設けられている。第１の負荷トランジスタＬＴ１のドレイン領域ＤＲＰ１と第１の配線ＭＷ１を接続するために、コンタクトＣＴ２が設けられている。ゲート電極用配線ＧＰ２と第１の配線ＭＷ１を接続するために、コンタクトＣＴ３が設けられている。即ち、コンタクトＣＴ３によって、第１の配線ＭＷ１と、第２の負荷トランジスタＬＴ２及び第２の駆動トランジスタＤＴ２のゲート電極とが接続される。
【００４４】
第２の配線ＭＷ２は、第２のトランスファトランジスタＴＴ２及び第２の駆動トランジスタＤＴ２のドレイン領域であるドレイン領域ＤＲＮ２と、第２の負荷トランジスタＬＴ２のドレイン領域ＤＲＰ２と、ゲート電極用配線ＧＰ１とを共通接続する。第２のトランスファトランジスタＴＴ２及び第２の駆動トランジスタＤＴ２のドレイン領域ＤＲＮ２と第２の配線ＭＷ２を接続するために、コンタクトＣＴ４が設けられている。第２の負荷トランジスタＬＴ２のドレイン領域ＤＲＰ２と第２の配線ＭＷ２を接続するために、コンタクトＣＴ５が設けられている。ゲート電極用配線ＧＰ１と第２の配線ＭＷ２を接続するために、コンタクトＣＴ６が設けられている。即ち、コンタクトＣＴ６によって、第２の配線ＭＷ２と、第１の負荷トランジスタＬＴ１及び第１の駆動トランジスタＤＴ１のゲート電極とが接続される。
【００４５】
なお、第１の配線ＭＷ１は第１の配線ＭＷ１の１辺ＭＷ１−１が第１の境界線ＢＤＲ１の上方に位置するように形成され、第２の配線ＭＷ２は第２の配線ＭＷ２の１辺ＭＷ２−１が第２の境界線ＢＤＲ２の上方に位置するように形成されている。これにより、各境界線ＢＤＲ１、ＢＤＲ２を基準にして第１、第２の配線ＭＷ１、ＭＷ２をＴ字型に形成できるので、複雑な配線パターンのメモリセルよりも製造が容易になり、微細化に適する。
【００４６】
図５は、第１、第２の配線ＭＷ１、ＭＷ２が形成される配線層に形成されている金属配線を示す図である。各金属配線ＡＬＡ１〜ＡＬＡ６は、第１、第２の配線ＭＷ１、ＭＷ２が形成される配線層と同じ配線層に形成され、例えばアルミ等の金属で形成されている。金属配線ＡＬＡ１は、コンタクトＣＴ１１によって、第３の拡散領域ＤＦ３に形成された第１のトランスファトランジスタＴＴ１のソース領域と接続されている。金属配線ＡＬＡ２は、コンタクトＣＴ１２によって、第２の拡散領域ＤＦ２に形成された第２の負荷トランジスタＬＴ２のソース領域と接続されている。金属配線ＡＬＡ３は、コンタクトＣＴ１３によって、第４の拡散領域ＤＦ４に形成された第２の駆動トランジスタＤＴ２のソース領域と接続されている。
【００４７】
金属配線ＡＬＡ４は、コンタクトＣＴ１４によって、第４の拡散領域ＤＦ４に形成された第２のトランスファトランジスタＴＴ２のソース領域と接続されている。金属配線ＡＬＡ５は、コンタクトＣＴ１５によって、第１の拡散領域ＤＦ１に形成された第１の負荷トランジスタＬＴ１のソース領域と接続されている。金属配線ＡＬＡ６は、コンタクトＣＴ１６によって、第３の拡散領域ＤＦ３に形成された第１の駆動トランジスタＤＴ１のソース領域と接続されている。
【００４８】
なお、各金属配線ＡＬＡ１〜ＡＬＡ６は、第１、第２の配線ＭＷ１、ＭＷ２が形成されている配線層と同じ配線層に形成されているが、第１、第２の配線ＭＷ１、ＭＷ２の説明の簡略化のため、図４では各金属配線層ＡＬＡ１〜ＡＬＡ６の記載が省略されている。
【００４９】
図６は、第１、第２の配線ＭＷ１、ＭＷ２が形成されている配線層の上層に形成されている配線を示す図である。各金属配線ＡＬＢ１〜ＡＬＢ８は、同じ配線層に形成され、例えばアルミ等の金属で形成されている。金属配線ＡＬＢ１は、ホールＨＡ１によって、下層の金属配線ＡＬＡ１と接続される。即ち、金属配線ＡＬＢ１は、金属配線ＡＬＡ１を介して第３の拡散領域ＤＦ３に形成された第１のトランスファトランジスタＴＴ１のソース領域と接続されている。金属配線ＡＬＢ２は、ホールＨＡ２によって、下層の金属配線ＡＬＡ２と接続されている。即ち、金属配線ＡＬＢ２は、金属配線ＡＬＡ２を介して第２の拡散領域ＤＦ２に形成された第２の負荷トランジスタＬＴ２のソース領域と接続されている。金属配線ＡＬＢ３は、ホールＨＡ３によって、下層の金属配線ＡＬＡ３と接続されている。即ち、金属配線ＡＬＢ３は、金属配線ＡＬＡ３を介して第４の拡散領域ＤＦ４に形成された第２の駆動トランジスタＤＴ２のソース領域と接続されている。
【００５０】
金属配線ＡＬＢ４は金属配線の一部であり、該金属配線の残りの部分は第３のウェル領域Ｗ３と隣接するメモリセルのうち配線ＡＬＢ４と接する側のメモリセルに形成されている金属配線ＡＬＢ６である。金属配線ＡＬＢ５は、ホールＨＡ５によって、下層の金属配線ＡＬＡ５と接続されている。即ち、金属配線ＡＬＢ５は、金属配線ＡＬＡ５を介して第１の拡散領域ＤＦ１に形成された第１の負荷トランジスタＬＴ１のソース領域と接続されている。金属配線ＡＬＢ６は、ホールＨＡ６によって、下層の金属配線ＡＬＡ６と接続されている。即ち、金属配線ＡＬＢ６は、金属配線ＡＬＡ６を介して第３の拡散領域ＤＦ３に形成された第１の駆動トランジスタＤＴ１のソース領域と接続されている。
【００５１】
金属配線ＡＬＢ７（広義にはメインワード線）は、下層のサブワード線ＳＷＰＬの上方に位置するように方向ＤＲ２に沿って直線状に形成されている。
【００５２】
金属配線ＡＬＢ８は、第３のウェル領域Ｗ３と隣接するメモリセルのうち配線ＡＬＡ４と接する側のメモリセルに形成された金属配線ＡＬＢ１に相当する配線であり、ホールＨＡ４によって、ウェル領域Ｗ３と隣接するメモリセルの金属配線ＡＬＡ１１と接続される。なお、金属配線ＡＬＡ４と金属配線ＡＬＡ１１は同一の金属配線で形成されている。
【００５３】
図７は、図６に示される各金属配線ＡＬＢ１〜ＡＬＢ８が形成されている配線層の上層に形成されている配線を示す図である。各境界線ＢＤＲ３〜ＢＤＲ６は、図７のメモリセル１０と、メモリセル１０に隣接する他のメモリセルとの境界線である。各金属配線ＡＬＣ１〜ＡＬＣ５は、方向ＤＲ１に沿って、同じ配線層に形成され、例えばアルミ等の金属で形成されている。金属配線ＡＬＣ１は、第１のビット線ＢＬ１として形成され、ホールＨＢ１によって、下層の金属配線ＡＬＢ１と接続される。即ち、金属配線ＡＬＣ１は、金属配線ＡＬＡ１、ＡＬＢ１を介して第３の拡散領域ＤＦ３に形成された第１のトランスファトランジスタＴＴ１のソース領域と接続されている。
【００５４】
金属配線ＡＬＣ２は、ホールＨＢ２−１によって、下層の金属配線ＡＬＢ２と接続されている。即ち、金属配線ＡＬＣ２は、金属配線ＡＬＡ２、ＡＬＢ２を介して第２の拡散領域ＤＦ２に形成された第２の負荷トランジスタＬＴ２のソース領域と接続されている。また、金属配線ＡＬＣ２は、ホールＨＢ２−２によって、下層の金属配線ＡＬＢ５と接続されている。即ち、金属配線ＡＬＣ２は、金属配線ＡＬＡ５、ＡＬＢ５を介して第１の拡散領域ＤＦ１に形成された第１の負荷トランジスタＬＴ１のソース領域と接続されている。なお、金属配線ＡＬＣ２には電圧ＶＤＤが供給されるので、第１、第２の負荷トランジスタＬＴ１、ＬＴ２のソース領域に電圧ＶＤＤが供給される。即ち、金属配線ＡＬＣ２はメモリセル１０の第１、第２のインバータＩＮＶ１、ＩＮＶ２に電圧ＶＤＤを供給する配線として機能する。
【００５５】
金属配線ＡＬＣ３は、第２のビット線ＢＬ２として形成され、ホールＨＢ３によって、下層の金属配線ＡＬＢ８と接続されている。即ち、金属配線ＡＬＣ３は、金属配線ＡＬＢ８、ＡＬＡ４を介して第４の拡散領域ＤＦ４に形成された第２のトランスファトランジスタＴＴ２のソース領域と接続されている。
【００５６】
金属配線ＡＬＣ４は、ホールＨＢ４によって、下層の金属配線ＡＬＢ４と接続される。即ち、金属配線ＡＬＣ４は、金属配線ＡＬＢ４を介して、第３のウェル領域Ｗ３と隣接するメモリセルのうち配線ＡＬＢ４と接する側のメモリセルに形成されている第１の駆動トランジスタＤＴ１のソース領域と接続されている。
【００５７】
金属配線ＡＬＣ５は、ホールＨＢ５によって、下層の金属配線ＡＬＢ６と接続される。即ち、金属配線ＡＬＣ５は、金属配線ＡＬＡ６、ＡＬＢ６を介して第３の拡散領域ＤＦ３に形成された第１の駆動トランジスタＤＴ１のソース領域と接続されている。なお、金属配線ＡＬＣ４、ＡＬＣ５には電圧ＶＳＳ（例えば０Ｖ）が供給される。即ち、金属配線ＡＬＣ４、ＡＬＣ５はメモリセル１０の第１、第２のインバータＩＮＶ１、ＩＮＶ２に電圧ＶＳＳを供給する配線として機能する。
【００５８】
次に図８〜図１０を参照しながら、メモリセル１０の断面構造を説明する。
【００５９】
図８は、図７のメモリセル１０のＡ−Ａ断面を示す概略断面図である。図８の境界線ＢＤＲ３とＢＤＲ４に挟まれた部分は、一つのメモリセル１０の断面を示す。符号ＳＯＮ１は、第４の拡散領域ＤＦ４の一部であり、第２のトランスファトランジスタＴＴ２のソース領域を示す。また、符号ＳＯＮ２は、第４の拡散領域ＤＦ４の一部であり、第２の駆動トランジスタＤＴ２のソース領域を示す。符号Ｚは素子分離領域を示し、符号ＳＵＢはサブストレートを示す。
【００６０】
配線層ＷＲＬ１には金属配線ＡＬＡ３、ＡＬＡ４、ＭＷ２が形成されている。金属配線ＡＬＡ３は、コンタクトＣＴ１３を介して第２の駆動トランジスタＤＴ２のソース領域ＳＯＮ２と接続されている。第２の配線ＭＷ２は、コンタクトＣＴ４を介して第２のトランスファトランジスタＴＴ２及び第２の駆動トランジスタＤＴ２のドレイン領域ＤＲＮ２と接続されている。金属配線ＡＬＡ４は、コンタクトＣＴ１４を介して第２のトランスファトランジスタＴＴ２のソース領域ＳＯＮ１と接続されている。金属配線ＡＬＡ４は、隣接するメモリセル１０の領域に形成されている金属配線ＡＬＡ１１と一体形成された同一の配線であり、隣接するメモリセル１０の領域に形成されているホールＨＡ４を介して配線層ＷＲＬ２の金属配線ＡＬＢ８と接続されている。また、配線層ＷＲＬ２には金属配線ＡＬＡ３等の上層の配線として金属配線ＡＬＢ３、ＡＬＢ７が形成されている。金属配線ＡＬＢ３は、金属配線ＡＬＡ３の上方に形成されている。金属配線ＡＬＢ７（広義にはメインワード線）は、サブワード線ＳＷＰＬの上方に形成されている。
【００６１】
図９は、図７のメモリセル１０のＢ−Ｂ断面を示す概略断面図である。図９の境界線ＢＤＲ３とＢＤＲ４に挟まれた部分は、一つのメモリセル１０の断面を示す。符号ＳＯＰ１は、第１の拡散領域ＤＦ１の一部であり、第１の負荷トランジスタＬＴ１のソース領域を示す。また、符号ＳＯＰ２は、第２の拡散領域ＤＦ２の一部であり、第２の負荷トランジスタＬＴ２のソース領域を示す。
【００６２】
配線層ＷＲＬ１には、金属配線ＡＬＡ２、ＡＬＡ５、ＭＷ１、ＭＷ２が形成されている。金属配線ＡＬＡ２は、コンタクトＣＴ１２を介して第２の負荷トランジスタＬＴ２のソース領域ＳＯＰ２と接続されている。金属配線ＡＬＡ５は、コンタクトＣＴ１５を介して第１の負荷トランジスタＬＴ１のソース領域ＳＯＰ１と接続されている。第１の配線ＭＷ１は、コンタクトＣＴ２を介して第１の負荷トランジスタＬＴ１のドレイン領域ＤＲＰ１と接続されている。第２の配線ＭＷ２は、コンタクトＣＴ５を介して第２の負荷トランジスタＬＴ２のドレイン領域ＤＲＰ２と接続されている。
【００６３】
配線層ＷＲＬ１の上層の配線層ＷＲＬ２には、金属配線ＡＬＢ２、ＡＬＢ５、ＡＬＢ７が形成されている。金属配線ＡＬＢ２はホールＨＡ２を介して、下層の配線層ＷＲＬ１に形成されている金属配線ＡＬＡ２と接続される。金属配線ＡＬＢ５はホールＨＡ５を介して、下層の配線層ＷＲＬ１に形成されている金属配線ＡＬＡ５と接続されている。金属配線ＡＬＢ７は、サブワード線ＳＷＰＬの上方に位置するように形成されている。
【００６４】
配線層ＷＲＬ２の上層の配線層ＷＲＬ３には、金属配線ＡＬＣ２が形成されている。金属配線ＡＬＣ２はホールＨＢ２−１を介して、下層の配線層ＷＲＬ２に形成されている金属配線ＡＬＢ２と接続されている。また、金属配線ＡＬＣ２はホールＨＢ２−２を介して、下層の配線層ＷＲＬ２に形成されている金属配線ＡＬＢ５と接続されている。
【００６５】
金属配線ＡＬＣ２には例えば電圧ＶＤＤが供給される。即ち、第１、第２の負荷トランジスタＬＴ１、ＬＴ２の各ソース領域ＳＯＰ１、ＳＯＰ２に、例えば電圧ＶＤＤが供給される。言い換えると、図２の第１、第２のインバータ回路ＩＮＶ１、ＩＮＶ２に例えば電圧ＶＤＤが供給される。
【００６６】
図１０は、図７のメモリセル１０のＣ−Ｃ断面を示す概略断面図である。図１０の境界線ＢＤＲ５とＢＤＲ６に挟まれた部分は、一つのメモリセル１０の断面を示す。
【００６７】
配線層ＷＲＬ１には、金属配線ＡＬＡ４、ＭＷ２が形成されている。第２の配線ＭＷ２は、コンタクトＣＴ６を介してゲート電極用配線ＧＰ１と接続されている。配線層ＷＲＬ１の上層の配線層ＷＲＬ２には、金属配線ＡＬＢ４、ＡＬＢ５、ＡＬＢ６が形成されている。配線層ＷＲＬ２の上層の配線層ＷＲＬ３には、金属配線ＡＬＣ１〜ＡＬＣ５が形成されている。金属配線ＡＬＣ４はホールＨＢ４を介して、下層の配線層ＷＲＬ２に形成されている金属配線ＡＬＢ４と接続されている。また、金属配線ＡＬＣ５はホールＨＢ５を介して、下層の配線層ＷＲＬ２に形成されている金属配線ＡＬＢ６と接続されている。
【００６８】
金属配線ＡＬＣ１は例えば第１のビット線ＢＬ１として用いられ、金属配線ＡＬＣ３は例えば第２のビット線ＢＬ２として用いられる。金属配線ＡＬＣ２には例えば電圧ＶＤＤが供給される。金属配線ＡＬＣ４、ＡＬＣ５には例えば電圧ＶＳＳ（例えば０Ｖ）が供給される。
【００６９】
なお、本実施形態では、金属配線ＡＬＣ１〜ＡＬＣ５等は、金属配線ＡＬＢ１〜ＡＬＢ８等の上層の配線として形成されているが、これに限定されない。例えば、金属配線ＡＬＢ１〜ＡＬＢ８等が、金属配線ＡＬＣ１〜ＡＬＣ５等等の上層の配線として形成されてもよい。
【００７０】
図１１は、メモリセルアレイ１００の一部を示す図である。図１１は、メモリセルアレイ１００でのメモリセル１０の配置を説明するために、一部の配線が省略されている。メモリセルアレイ１００では、複数のメモリセル１０が方向ＤＲ２に沿って配置されている。メモリセル１０と隣接するメモリセルのうち境界線ＢＤＲ３又はＢＤＲ４側のメモリセルは、その配線等のレイアウトが例えば境界線ＢＤＲ５（または境界線ＢＤＲ６）を対称軸として線対称となるように形成されている。図１２に、各メモリセル１０の配置を簡略化して示す。文字“Ｆ”は、メモリセルの向きを示し、例えばメモリセル１０−２は、その状態を示すために文字“Ｆ”は左右が反転されて示されている。図１２に示されるように、方向ＤＲ２ではメモリセルは同じ向きになるように形成されている。例えば方向ＤＲ２に沿って配列されたメモリセル１０で、メモリセル１０−１と同じラインに形成されたメモリセル１０−３は、メモリセル１０−１と同じ向きになるように形成されている。また、メモリセル１０−２と同じラインに形成されたメモリセル１０−４は、メモリセル１０−２と同じ向きになるように形成されている。
【００７１】
２．効果
図１３は、メモリセル１０のレイアウトによる作用効果を説明するための図である。図１１は、説明の簡略化のため、図４と同様に配線等の一部が省略されている。
【００７２】
メモリセル１０のサブワード線ＳＷＰＬは、方向ＤＲ２に沿って直線状に形成されている。これは、サブワード線ＳＷＰＬを複雑な形状に湾曲させた場合に比べて、サブワード線ＳＷＰＬの長さを短くすることができるので、サブワード線ＳＷＰＬの高抵抗化を緩和できる。半導体記憶装置において、微細化されることでメモリセル１０のアレイ数が増大し、接続されるサブワード線ＳＷＰＬの長さが長くなると、この効果はさらに大きくなる。また、微細化されると、複雑な形状の部分を所望の形状に形成するのが難しい。その点、本実施形態では、サブワード線ＳＷＰＬを直線状に形成することで、複雑な形状部分を減らすことができ、メモリセル１０の微細化に適する。
【００７３】
メモリセル１０の各ウェル領域Ｗ１〜Ｗ３は、その境界線ＢＤＲ１、ＢＤＲ２が直線状になるように形成されている。これにより、メモリセル１０の複雑な形状部分を減らすことができ、メモリセル１０の微細化に適する。例えば第１、第２配線ＭＷ１、ＭＷ２が単純なＴ字型になるため形成しやすくなり、加工不良等による歩留まり低下を緩和できる。
【００７４】
第１、第２の拡散領域ＤＦ１、ＤＦ２は、方向ＤＲ１に沿った直線Ｌ１（広義には第１のライン）上に形成されている。これにより、第１、第２の拡散領域ＤＦ１、ＤＦ２を直線的に形成できるので、メモリセル１０の幅Ｘを短くすることができる。また、第１、第２の拡散領域ＤＦ１、ＤＦ２を直線的に形成できるので、コンタクトＣＴ２、ＣＴ５を正しい位置に形成しやすくなる。
【００７５】
また、第１、第２の配線ＭＷ１、ＭＷ２は、中心点ＭＰを中心点として点対称となるように形成されている。中心点ＭＰは、例えばメモリセル１０のサブワード線ＳＷＰＬの中央点であるが、これに限定されない。なお、前述のように形成されることで、メモリセル１０の対称性を良くすることができ、メモリセル１０の安定な動作が可能である。
【００７６】
また、符号１１に示される第１の拡散領域ＤＦ１のサブワード線ＳＷＰＬと対向する辺Ｓ１（広義には、第１の拡散領域の第１の負荷トランジスタのドレインとなる領域の端辺のうちのサブワード線と対向する辺）とサブワード線ＳＷＰＬとの距離Ｄ１は、デザインルール上の最小単位の長さである。同様に、符号１２に示される第２の拡散領域ＤＦ２のサブワード線ＳＷＰＬと対向する辺Ｓ２（広義には、第２の拡散領域の第２の負荷トランジスタのドレインとなる領域の端辺のうちのサブワード線と対向する辺）とサブワード線ＳＷＰＬとの距離Ｄ１は、デザインルール上の最小単位の長さである。例えば、第１、第２の負荷トランジスタＬＴ１、ＬＴ２のサイズは、デザインルール上の最小の長さで形成される。これらにより、メモリセル１０のＤＲ１方向の長さＹがデザインルール上のミニマムのサイズとなり、メモリセル１０のＤＲ１方向のサイズを小さくすることができる。また、メモリセル１０の長さＹを小さくすることができるので、例えばビット線ＢＬ１、ＢＬ２の長さを短くすることができ、メモリセル１０の動作速度を高めることが可能となる。
【００７７】
図１４（Ａ）〜図１４（Ｃ）は、サブワード線ＳＷＰＬにシリサイドを形成するための不純物打ち込み領域を示す。符号ＳＷＰＬ１は、サブワード線ＳＷＰＬのうち、第１のウェル領域Ｗ１に形成される部分を示し、符号ＳＷＰＬ２は第２のウェル領域Ｗ２に形成される部分を示し、符号ＳＷＰＬ３は第３のウェル領域Ｗ３に形成される部分を示す。
【００７８】
本実施形態では、サブワード線ＳＷＰＬにシリサイドを形成することで、サブワード線ＳＷＰＬの低抵抗化を図っている。シリサイドを形成する際に、サブワード線ＳＷＰＬに不純物を打ち込む。例えば、サブワード線ＳＷＰＬの部分ＳＷＰＬ２、ＳＷＰＬ３に不純物を打ち込む際には、図１４（Ａ）に示されるように部分ＳＷＰＬ２、ＳＷＰＬ３の他にはみ出し部分ＳＲ３（広義には第３のはみ出し部分）、はみ出し部分ＳＲ４（広義には第４のはみ出し部分）にも不純物が打ち込まれる。サブワード線ＳＷＰＬの部分ＳＷＰＬ２、ＳＷＰＬ３には、部分ＳＷＰＬ２、ＳＷＰＬ３が例えばＮ型（広義には第１導電型）半導体となるような不純物が打ち込まれる。
【００７９】
また、例えば、サブワード線ＳＷＰＬの部分ＳＷＰＬ１に不純物を打ち込む際には、図１４（Ｂ）に示されるように部分ＳＷＰＬ１の他にはみ出し部分ＳＲ１（広義には第１のはみ出し部分）、はみ出し部分ＳＲ２（広義には第２のはみ出し部分）にも不純物が打ち込まれる。サブワード線ＳＷＰＬの部分ＳＷＰＬ１には、部分ＳＷＰＬ１が例えばＰ型（広義には第２導電型）半導体となるような不純物が打ち込まれる。
【００８０】
上述のように、サブワード線ＳＷＰＬの各部分ＳＷＰＬ１、ＳＷＰＬ２、ＳＷＰＬ３に不純物が打ち込まれると、図１４（Ｃ）に示されるようにはみ出し部分ＳＲ１〜ＳＲ４にＮ型半導体を構成する不純物及びＰ型半導体を構成する不純物が打ち込まれることになり、サブワード線ＳＷＰＬで不純物が打ち込まれていない部分が無いことになる。これにより、サブワード線ＳＷＰＬにシリサイドを十分に形成することができる。
【００８１】
比較例として、例えば、各ウェル領域Ｗ１、Ｗ２、Ｗ３の境界線ＢＤＲ１、ＢＤＲ２に合わせて、サブワード線ＳＷＰＬに不純物が打ち込まれ、上述のようなはみ出し部分ＳＲ１〜ＳＲ４が形成されない場合があるが、この比較例ではサブワード線ＳＷＰＬが高抵抗化してしまう可能性がある。この場合、不純物を打ち込むために、各ウェル領域Ｗ１、Ｗ２、Ｗ３の境界線ＢＤＲ１、ＢＤＲ２に合わせてマスクが形成されるが、図１５の符号Ｅに示されるように、マスクずれ等によって、不純物が打ち込まれない領域が生じてしまう場合がある。符号Ｅで示されるような不純物が打ち込まれない領域はシリサイド化されにくいため、サブワード線ＳＷＰＬ上のシリサイドが不均一・不連続な膜に形成されてしまう。これは、細線効果によって、サブワード線ＳＷＰＬの高抵抗化を引き起こしてしまう。
【００８２】
この点、本実施形態では、上述のようにはみ出し部分ＳＲ１〜ＳＲ４が形成されるため、サブワード線ＳＷＰＬ上のシリサイドに不連続な部分が形成されないのでサブワード線ＳＷＰＬの高抵抗化を抑制することができる。なお、本実施形態では、メモリセル１０の各トランジスタのゲート、ソース、ドレインがサリサイド構造に形成されるが、これに限定されない。
【００８３】
図１６は、第３、第４の拡散領域ＤＦ３、ＤＦ４の形状の特徴を説明するための図であり、メモリセル１０の一部が示された図ある。第３の拡散領域ＤＦ３は、第１のトランスファトランジスタＴＴ１が形成される第１の方形領域ＤＦ３−１と、第１の駆動トランジスタＤＴ１が形成される第２の方形領域ＤＦ３−２を含む。また、第４の拡散領域ＤＦ４は、第２のトランスファトランジスタＴＴ２が形成される第３の方形領域ＤＦ４−１と、第２の駆動トランジスタＤＴ２が形成される第４の方形領域ＤＦ４−２を含む。
【００８４】
第１の方形領域ＤＦ３−１の方向ＤＲ２に沿った幅Ｄ２は、第２の方形領域ＤＦ３−２の方向ＤＲ２に沿った幅Ｄ３よりも短くなるように形成されている。このため、ゲート電極用配線ＧＰ２に設けられているコンタクトＣＴ３と第１の方形領域ＤＦ３−１の距離Ｄ４を十分に長くとれる。即ち、コンタクトＣＴ３及びゲート電極用配線ＧＰ２と第１のトランスファトランジスタＴＴ１のソース領域とを十分にはなすことができるため、加工マージンを大きくできる。また、第１のトランスファトランジスタＴＴ１のソース領域の面積も十分確保できるため、シリサイド形成が安定するという効果も奏する。
【００８５】
同様にして、第２の方形領域ＤＦ４−１の方向ＤＲ２に沿った幅Ｄ２は、第４の方形領域ＤＦ４−２の方向ＤＲ２に沿った幅Ｄ３よりも短くなるように形成されている。このため、ゲート電極用配線ＧＰ２に設けられているコンタクトＣＴ６と第３の方形領域ＤＦ４−１の距離Ｄ５を十分に長くとれる。即ち、コンタクトＣＴ６及びゲート電極用配線ＧＰ１と第２のトランスファトランジスタＴＴ２のソース領域とを十分にはなすことができるため、加工マージンを大きくできる。また、第２のトランスファトランジスタＴＴ２のソース領域の面積も十分確保できるため、シリサイド形成が安定するという効果も奏する。
【００８６】
また、幅Ｄ２と幅Ｄ３に十分な差を設けることができるため、第１、第２のトランスファトランジスタＴＴ１、ＴＴ２と第１、第２の駆動トランジスタＤＴ１、ＤＴ２の電流能力差を設けることができるので、メモリセル１０の安定な動作が可能となる。
【００８７】
また、第３、第４の拡散領域ＤＦ３、ＤＦ４は、方形領域で構成されているため、形状が単純に形成されている。このため、メモリセル１０の微細化に適している。
【００８８】
また、本実施形態では、各コンタクトＣＴ１、ＣＴ２、ＣＴ４、ＣＴ５、ＣＴ１１〜ＣＴ１６は、各金属配線ＡＬＡ１〜ＡＬＡ６が形成されている配線層と各拡散領域ＤＦ１〜ＤＦ４とを接続するコンタクトである。また、各コンタクトＣＴ３、ＣＴ６は各金属配線ＡＬＡ１〜ＡＬＡ６が形成されている配線層と各ゲート電極用配線ＧＰ１、ＧＰ２とを接続するコンタクトであり、全てのコンタクトを同一工程で形成できる。即ち、本実施形態では従来例に比べて、製造工程においてマスクの数を減らすことができ、製造コスト削減の効果を奏する。
【００８９】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱したい多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【図面の簡単な説明】
【００９０】
【図１】本実施形態の半導体記憶装置のメモリセルアレイを示す図。
【図２】本実施形態のメモリセルの回路図。
【図３】本実施形態のメモリセルの各拡散領域、サブワード線及びゲート電極用配線のレイアウトパターンを示す図。
【図４】本実施形態のメモリセルの第１、第２の配線のレイアウトパターンを示す図。
【図５】本実施形態のメモリセルの第１、第２の配線のレイアウトパターンを示す他の図。
【図６】本実施形態のメモリセルの金属配線のレイアウトパターンを示す図。
【図７】本実施形態のメモリセルの金属配線のレイアウトパターンを示す他の図。
【図８】図７のＡ−Ａ断面を示す断面図。
【図９】図７のＢ−Ｂ断面を示す断面図。
【図１０】図７のＣ−Ｃ断面を示す断面図。
【図１１】本実施形態のメモリセルアレイの一部を示す図。
【図１２】本実施形態のメモリセルアレイの一部を示す他の図。
【図１３】本実施形態のメモリセルの第１、第２の配線のレイアウトパターンを示す他の図。
【図１４】図１４（Ａ）〜（Ｃ）は、本実施形態のサブワード線に不純物が打ち込まれる際の打ち込み領域を示す図。
【図１５】はみ出し部分が設けられていない比較例の不純物打ち込み領域を示す図である。
【図１６】本実施形態の第３、第４の拡散領域の第１、第２、第３、第４の方形領域を示す図である。
【符号の説明】
【００９１】
１０  メモリセル、１００  メモリセルアレイ、ＡＬＢ７  メインワード線、
ＢＤＲ１  第１の境界線、ＢＤＲ２  第２の境界線、ＢＬ１  第１のビット線、
ＢＬ２  第２のビット線、ＤＦ３  第３の拡散領域、ＣＴ１  第１のコンタクト、
ＣＴ２  第２のコンタクト、ＣＴ３  第３のコンタクト、ＣＴ４  第４のコンタクト、
ＣＴ５  第５のコンタクト、ＣＴ６  第６のコンタクト、
Ｄ２  第１または第３の方形領域の第２の方向に沿った幅、
Ｄ３  第２または第４の方形領域の第２の方向に沿った幅、ＤＦ１  第１の拡散領域、
ＤＦ２  第２の拡散領域、ＤＦ３  第３の拡散領域、ＤＦ３−１  第１の方形領域、
ＤＦ３−２第２の方形領域、ＤＦ４  第４の拡散領域、ＤＦ４−１  第３の方形領域、
ＤＦ４−２  第４の方形領域、ＤＲ１  第１の方向、ＤＲ２  第２の方向、
ＤＴ１  第１の駆動トランジスタ、ＤＴ２  第２の駆動トランジスタ、
ＩＮ１  第１のインバータの入力ノード、ＩＮ２  第２のインバータの入力ノード、
ＩＮＶ１  第１のインバータ回路、ＩＮＶ２  第２のインバータ回路、
Ｌ１  第１のライン、ＬＴ１  第１の負荷トランジスタ、
ＬＴ２  第２の負荷トランジスタ、ＭＰ  中心点、ＭＷ１  第１の配線、
ＭＷ２  第２の配線、ＯＵＴ１  第１のインバータの出力ノード、
ＯＵＴ２  第２のインバータの出力ノード、Ｓ１  サブワード線と対向する辺、
Ｓ２  サブワード線と対向する辺、ＳＲ１  第１のはみ出し部分、
ＳＲ２  第２のはみ出し部分、ＳＲ３  第３のはみ出し部分、
ＳＲ４  第４のはみ出し部分、ＳＷＰＬ  サブワード線、ＳＷＰＬ１  第１の部分、
ＳＷＰＬ２  第２の部分、ＳＷＰＬ３  第３の部分、
ＴＴ１  第１のトランスファトランジスタ、ＴＴ２  第２のトランスファトランジスタ、
Ｗ１  第１のウェル領域、Ｗ２  第２のウェル領域、Ｗ３  第３のウェル領域
【図１】
2006100340.tif 000003
【図２】
2006100340.tif 000004
【図３】
2006100340.tif 000005
【図４】
2006100340.tif 000006
【図５】
2006100340.tif 000007
【図６】
2006100340.tif 000008
【図７】
2006100340.tif 000009
【図８】
2006100340.tif 000010
【図９】
2006100340.tif 000011
【図１０】
2006100340.tif 000012
【図１１】
2006100340.tif 000013
【図１２】
2006100340.tif 000014
【図１３】
2006100340.tif 000015
【図１４】
2006100340.tif 000016
【図１５】
2006100340.tif 000017
【図１６】
2006100340.tif 000018