(57)【要約】  【課題】  電源配線及び接地配線夫々の電圧降下を考慮して、半導体集積回路が有する回路素子が誤作動するか否かを正確かつ高速に検証することができる回路動作検証方法、回路動作検証装置及びコンピュータプログラムを提供する。  【解決手段】  総合電圧降下量と遅延変化量との関係を示す関数に基づいて、設計制約条件を満たす遅延変化量ＰY に対応する許容電源電圧降下量ΔＶDDY 及び許容接地電圧降下量ΔＶSSY を求め、マスクレイアウトデータに基づいて求めた回路素子の電源電圧降下量ΔＶDDDC＞ΔＶDDY 、又は接地電圧降下量ΔＶSSDC＞ΔＶSSY である場合、回路素子は誤作動を起こすと判定する。【選択図】      図１０
2006195754.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路が有する回路素子が誤作動するか否かを、回路動作検証装置で検証する回路動作検証方法において、
前記半導体集積回路が有する電源配線及び接地配線夫々による電圧降下を示す電源電圧降下量及び接地電圧降下量に基づいて、前記半導体集積回路の設計制約条件を満たす許容電源電圧降下量を求め、
前記半導体集積回路が有する回路素子に接続される電源配線による電圧降下を示す電源電圧降下量が、求められた許容電源電圧降下量超過であるか否かを判定し、
前記電源電圧降下量が前記許容電源電圧降下量超過であると判定した場合、前記回路素子が誤作動すると判定することを特徴とする回路動作検証方法。
【請求項２】
半導体集積回路が有する回路素子が誤作動するか否かを、前記半導体集積回路が有する電源配線及び接地配線夫々による電圧降下を示す電源電圧降下量及び接地電圧降下量に基づいて、記憶手段を備える回路動作検証装置で検証する回路動作検証方法であって、
前記半導体集積回路が有する回路素子の種類と同じ種類の回路素子に係る前記電源電圧降下量及び前記接地電圧降下量、並びに前記種類の回路素子に対して入出力される信号の遅延時間の前記電圧降下による変化を示す遅延変化量の関係を前記記憶手段に記憶しておき、
前記記憶手段に記憶してある前記関係と、所与の遅延変化量とに基づいて、許容電源電圧降下量を求め、
前記半導体集積回路が有する回路素子に係る前記電源電圧降下量が、求められた許容電源電圧降下量超過であるか否かを判定することを特徴とする回路動作検証方法。
【請求項３】
半導体集積回路が有する回路素子が誤作動するか否かを、前記半導体集積回路が有する電源配線及び接地配線夫々による電圧降下を示す電源電圧降下量及び接地電圧降下量に基づいて検証する回路動作検証装置であって、
前記半導体集積回路が有する回路素子の種類と同じ種類の回路素子に係る前記電源電圧降下量及び前記接地電圧降下量、並びに前記種類の回路素子に対して入出力される信号の遅延時間の前記電圧降下による変化を示す遅延変化量の関係を記憶する記憶手段と、
該記憶手段に記憶してある前記関係、及び所与の遅延変化量に基づいて、許容電源電圧降下量を求める許容電源電圧降下量算出手段と、
前記半導体集積回路が有する回路素子に係る前記電源電圧降下量が、前記許容電源電圧降下量算出手段が求めた許容電源電圧降下量超過であるか否かを判定する判定手段と
を備えることを特徴とする回路動作検証装置。
【請求項４】
前記記憶手段に記憶してある前記関係、及び前記所与の遅延変化量に基づいて、許容接地電圧降下量を求める許容接地電圧降下量算出手段と、
前記回路素子に係る前記接地電圧降下量が、前記許容接地電圧降下量算出手段が求めた許容接地電圧降下量超過であるか否かを判定する超過判定手段と
を備えることを特徴とする請求項３に記載の回路動作検証装置。
【請求項５】
前記回路素子の消費電流、及び前記電源配線の抵抗に基づいて、前記回路素子に係る前記電源電圧降下量を求める電源電圧降下量算出手段と、
前記消費電流、及び前記接地配線の抵抗に基づいて、前記回路素子に係る前記接地電圧降下量を求める接地電圧降下量算出手段と
を備え、
前記判定手段は、前記電源電圧降下量算出手段が求めた電源電圧降下量が、前記許容電源電圧降下量超過であるか否かを判定するようにしてあり、
前記超過判定手段は、前記接地電圧降下量算出手段が求めた接地電圧降下量が、前記許容接地電圧降下量超過であるか否かを判定するようにしてある
ことを特徴とする請求項４に記載の回路動作検証装置。
【請求項６】
前記種類の回路素子に対する入力信号及び出力信号に基づいて、前記種類の回路素子に対して入出力される信号の遅延時間の前記電圧降下による変化を示す遅延変化量を求める遅延変化量算出手段を備え、
前記種類の回路素子に係る前記電源電圧降下量及び前記接地電圧降下量、並びに前記遅延変化量算出手段が算出した遅延変化量の関係を前記記憶手段に記憶するようにしてある
ことを特徴とする請求項３乃至５の何れかひとつに記載の回路動作検証装置。
【請求項７】
コンピュータに、半導体集積回路が有する回路素子が誤作動するか否かを、前記半導体集積回路が有する電源配線及び接地配線夫々による電圧降下を示す電源電圧降下量及び接地電圧降下量に基づいて検証させるためのコンピュータプログラムであって、
コンピュータに、前記半導体集積回路が有する回路素子の種類と同じ種類の回路素子に係る前記電源電圧降下量及び前記接地電圧降下量、並びに前記種類の回路素子に対して入出力される信号の遅延時間の前記電圧降下による変化を示す遅延変化量の関係と、所与の遅延変化量とに基づいて、許容電源電圧降下量を求めさせるステップと、
コンピュータに、前記半導体集積回路が有する回路素子に係る前記電源電圧降下量が、求められた許容電源電圧降下量超過であるか否かを判定させるステップと
を実行させることを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路が有する回路素子の動作を回路動作検証装置で検証する回路動作検証方法、回路動作検証装置及びコンピュータプログラムに関する。
【背景技術】
【０００２】
例えば自動配置配線装置を用いた半導体集積回路の設計工程においては、自動配置配線装置がフォトマスクのマスクレイアウトデータを生成する。そして、生成されたマスクレイアウトデータに基づいて、半導体集積回路が製造される。
【０００３】
半導体集積回路の動作時には、電源配線の抵抗によって、電源配線経路に沿った電源電圧の変化が生じる。特に、半導体集積回路が高集積化、高速化、低電圧化された場合、電源配線による電圧降下（以下、電源電圧降下という）の影響が大きくなり、半導体集積回路の回路動作速度の低下、半導体集積回路の誤動作等の不具合が生じるという問題がある。このような問題を解決するために、電源電圧降下を考慮した設計を行なう必要がある。
【０００４】
電源電圧降下の解析手法としては、回路シミュレーションによって解析する手法、動的（ダイナミック）な解析手法、及び静的（スタティック）な解析手法が知られている。回路シミュレーションによって解析する手法は、最も正確であるが、コンピュータによるシミュレーション実行時間、コンピュータに搭載されるメモリの記憶容量等の制約上、特に、大規模な半導体集積回路を検証することが不可能である。また、動的な解析手法は、適用可能な半導体集積回路の規模に限界があり、また、モデリングの精度が低いという問題がある。以上のことから、一般に、静的な解析手法が用いられている（非特許文献１参照）。
【０００５】
静的な解析手法では、半導体集積回路を、電流源と抵抗素子とを備える等価回路に置き換える。まず、等価回路の電流源に与える消費電流Ｉavg を算出する（静的な平均消費電流の算出）。次に、マスクレイアウトデータに基づき、電源配線の抵抗成分Ｒを抽出する（電源配線抵抗網の抽出）。最後に、抽出された抵抗網に電流源を付加してＤＣ解析を行なうことによって、電源配線の電圧降下を求める。
【０００６】
静的な解析手法による電源電圧降下量ΔＶstは、
ΔＶst＝Ｉavg ×Ｒ      （１）
である。
【０００７】
静的な解析手法は、従来、回路シミュレーションによって解析する手法、及び動的な解析手法を用いて解析することができなかった大規模な半導体集積回路の正確な解析を現実的な時間で実行することができる。このため、静的な解析手法は、現在の電源電圧降下の解析を行なうＣＡＤツールに採用されている解析手法の主流になっている。
【０００８】
さて、電源電圧降下によって半導体集積回路が誤動作するか否かを検証するために、回路素子に対して入出力される信号の遅延時間の変化（以下、遅延変化という）を考慮することが一般に行われている（特許文献１参照）。
【０００９】
遅延変化は、電源電圧降下、接地配線による電圧降下（以下、接地電圧降下という）等を要因として発生する。各回路素子に係る遅延変化の値が、半導体集積回路の設計制約条件を満たす許容遅延変化の値を上回る場合、回路素子は誤作動すると判定される。
【特許文献１】特開２０００−１９５９６０号公報
【非特許文献１】フル−チップ  ヴァリフィケーション  オブ  UDSM  デザインズ（Full-Chip Verification of UDSM Designs）,アール．サレハ（R.Saleh）,シンプレック  ソリューションズ（Simplex Solutions）,シグナル  インテグリティ  エフェクツ  イン  カスタム  IC  アンド  ASIC  デザインズ（Signal Integrity Effects in Custom IC and ASIC Designs）,ワイリー  インターサイエンス（Wiley Interscience）,IEEE  プレス（IEEE Press）,2002, pp.245-252.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示されている遅延計算装置は、電源電圧降下による遅延変化は考慮しているが、接地電圧降下による遅延変化を考慮していないため、半導体集積回路の誤動作を検証するには不十分であった。
【００１１】
また、特許文献１においては、電源電圧降下を考慮した遅延時間の算出と、半導体集積回路の論理シミュレーションとを行ない、算出された遅延時間と論理シミュレーションの結果とに基づいて、回路素子が誤動作するか否かを判定していた。このため、誤作動する回路素子が検出された場合、回路素子が誤作動すると判定されなくなるまで、マスクレイアウトデータの修正、遅延時間の算出、及び論理シミュレーションを繰り返し行なう必要があった。このため、半導体集積回路の動作検証に要する工程が増加するという問題があった。
【００１２】
本発明は斯かる事情に鑑みてなされたものであり、許容電源電圧降下量を、半導体集積回路が有する回路素子が誤作動するか否かの判定基準とし、また、回路素子の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係に基づいて許容電源電圧降下量を算出することにより、電源電圧降下及び接地電圧降下を考慮しつつ、正確かつ簡易に誤作動を検証することができる回路動作検証方法及びコンピュータプログラムを提供することを目的とする。
【００１３】
本発明の他の目的は、記憶手段に記憶してある電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係に基づいて許容電源電圧降下量を算出する構成とすることにより、電源電圧降下及び接地電圧降下を考慮しつつ、正確、簡易かつ高速に誤作動を検証することができる回路動作検証方法及び回路動作検証装置を提供することにある。
【００１４】
本発明の他の目的は、記憶手段に記憶してある電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係に基づいて許容接地電圧降下量を算出する構成とすることにより、更に正確に誤作動を検証することができる回路動作検証装置を提供することにある。
【００１５】
本発明の他の目的は、半導体集積回路が有する回路素子に係る電源電圧降下量及び接地電圧降下量を、回路素子の消費電流、並びに電源配線及び接地配線夫々の抵抗に基づいて算出する構成とすることにより、誤作動を検証する際に、煩雑な計算を行なうことなく電源電圧降下及び接地電圧降下を考慮することができる回路動作検証装置を提供することにある。
【００１６】
本発明の更に他の目的は、許容電源電圧降下量及び許容接地電圧降下量夫々を算出するための遅延変化量を、回路素子に対する入力信号及び出力信号に基づいて算出する構成とすることにより、誤作動を検証する際に、煩雑な計算を行なうことなく電源電圧降下及び接地電圧降下を考慮することができる回路動作検証装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係る回路動作検証方法は、半導体集積回路が有する回路素子が誤作動するか否かを、回路動作検証装置で検証する回路動作検証方法において、前記半導体集積回路が有する電源配線及び接地配線夫々による電圧降下を示す電源電圧降下量及び接地電圧降下量に基づいて、前記半導体集積回路の設計制約条件を満たす許容電源電圧降下量を求め、前記半導体集積回路が有する回路素子に接続される電源配線による電圧降下を示す電源電圧降下量が、求められた許容電源電圧降下量超過であるか否かを判定し、前記電源電圧降下量が前記許容電源電圧降下量超過であると判定した場合、前記回路素子が誤作動すると判定することを特徴とする。
【００１８】
本発明に係る回路動作検証方法は、半導体集積回路が有する回路素子が誤作動するか否かを、前記半導体集積回路が有する電源配線及び接地配線夫々による電圧降下を示す電源電圧降下量及び接地電圧降下量に基づいて、記憶手段を備える回路動作検証装置で検証する回路動作検証方法であって、前記半導体集積回路が有する回路素子の種類と同じ種類の回路素子に係る前記電源電圧降下量及び前記接地電圧降下量、並びに前記種類の回路素子に対して入出力される信号の遅延時間の前記電圧降下による変化を示す遅延変化量の関係を前記記憶手段に記憶しておき、前記記憶手段に記憶してある前記関係と、所与の遅延変化量とに基づいて、許容電源電圧降下量を求め、前記半導体集積回路が有する回路素子に係る前記電源電圧降下量が、求められた許容電源電圧降下量超過であるか否かを判定することを特徴とする。
【００１９】
本発明に係る回路動作検証装置は、半導体集積回路が有する回路素子が誤作動するか否かを、前記半導体集積回路が有する電源配線及び接地配線夫々による電圧降下を示す電源電圧降下量及び接地電圧降下量に基づいて検証する回路動作検証装置であって、前記半導体集積回路が有する回路素子の種類と同じ種類の回路素子に係る前記電源電圧降下量及び前記接地電圧降下量、並びに前記種類の回路素子に対して入出力される信号の遅延時間の前記電圧降下による変化を示す遅延変化量の関係を記憶する記憶手段と、該記憶手段に記憶してある前記関係、及び所与の遅延変化量に基づいて、許容電源電圧降下量を求める許容電源電圧降下量算出手段と、前記半導体集積回路が有する回路素子に係る前記電源電圧降下量が、前記許容電源電圧降下量算出手段が求めた許容電源電圧降下量超過であるか否かを判定する判定手段とを備えることを特徴とする。
【００２０】
本発明に係る回路動作検証装置は、前記記憶手段に記憶してある前記関係、及び前記所与の遅延変化量に基づいて、許容接地電圧降下量を求める許容接地電圧降下量算出手段と、前記回路素子に係る前記接地電圧降下量が、前記許容接地電圧降下量算出手段が求めた許容接地電圧降下量超過であるか否かを判定する超過判定手段とを備えることを特徴とする。
【００２１】
本発明に係る回路動作検証装置は、前記回路素子の消費電流、及び前記電源配線の抵抗に基づいて、前記回路素子に係る前記電源電圧降下量を求める電源電圧降下量算出手段と、前記消費電流、及び前記接地配線の抵抗に基づいて、前記回路素子に係る前記接地電圧降下量を求める接地電圧降下量算出手段とを備え、前記判定手段は、前記電源電圧降下量算出手段が求めた電源電圧降下量が、前記許容電源電圧降下量超過であるか否かを判定するようにしてあり、前記超過判定手段は、前記接地電圧降下量算出手段が求めた接地電圧降下量が、前記許容接地電圧降下量超過であるか否かを判定するようにしてあることを特徴とする。
【００２２】
本発明に係る回路動作検証装置は、前記種類の回路素子に対する入力信号及び出力信号に基づいて、前記種類の回路素子に対して入出力される信号の遅延時間の前記電圧降下による変化を示す遅延変化量を求める遅延変化量算出手段を備え、前記種類の回路素子に係る前記電源電圧降下量及び前記接地電圧降下量、並びに前記遅延変化量算出手段が算出した遅延変化量の関係を前記記憶手段に記憶するようにしてあることを特徴とする。
【００２３】
本発明に係るコンピュータプログラムは、コンピュータに、半導体集積回路が有する回路素子が誤作動するか否かを、前記半導体集積回路が有する電源配線及び接地配線夫々による電圧降下を示す電源電圧降下量及び接地電圧降下量に基づいて検証させるためのコンピュータプログラムであって、コンピュータに、前記半導体集積回路が有する回路素子の種類と同じ種類の回路素子に係る前記電源電圧降下量及び前記接地電圧降下量、並びに前記種類の回路素子に対して入出力される信号の遅延時間の前記電圧降下による変化を示す遅延変化量の関係と、所与の遅延変化量とに基づいて、許容電源電圧降下量を求めさせるステップと、コンピュータに、前記半導体集積回路が有する回路素子に係る前記電源電圧降下量が、求められた許容電源電圧降下量超過であるか否かを判定させるステップとを実行させることを特徴とする。
【００２４】
本発明にあっては、半導体集積回路の設計制約条件を満たす許容電源電圧降下量を、半導体集積回路が有する回路素子が誤作動するか否かの判定基準とする。許容電源電圧降下量は、例えば、半導体集積回路が有する回路素子の種類と同じ種類の回路素子に係る電源電圧降下量及び接地電圧降下量、並びに半導体集積回路が有する回路素子の種類と同じ種類の回路素子に対して入出力される信号の遅延時間の変化を示す遅延変化量の関係と、所与の遅延変化量とに基づいて求められる。
【００２５】
以下では、半導体集積回路が有する回路素子の種類と同じ種類の回路素子に係る電源電圧降下量及び接地電圧降下量を、回路素子の種類に係る電源電圧降下量及び接地電圧降下量といい、半導体集積回路が有する回路素子の種類と同じ種類の回路素子に対して入出力される信号の遅延時間の変化を示す遅延変化量を、回路素子の種類に係る遅延変化量という。
【００２６】
電圧降下が生じない理想的な状態において回路素子に印加される電源電圧ＶVDD は、電圧降下が生じた状態において回路素子に印加される電源電圧ＶDDより高く、電源電圧降下量ΔＶDDは、電圧降下が生じない理想的な状態において回路素子に印加される電源電圧ＶVDD と電圧降下が生じた状態において回路素子に印加される電源電圧ＶDDとの差である。
ＶVDD ＞ＶDD                  （２）
ΔＶDD＝ＶVDD −ＶDD      （３）
【００２７】
また、電圧降下が生じない理想的な状態において回路素子に印加される接地電圧ＶVSS は、電圧降下が生じた状態において回路素子に印加される接地電圧ＶSSより低く、接地電圧降下量ΔＶSSは、電圧降下が生じた状態において回路素子に印加される接地電圧ＶSSと電圧降下が生じない理想的な状態において回路素子に印加される接地電圧ＶVSS との差である。
ＶVSS ＜ＶSS                  （４）
ΔＶSS＝ＶSS−ＶVSS       （５）
【００２８】
遅延時間の変化は、半導体集積回路が有する電源配線及び接地配線夫々による電圧降下に起因する。また、電圧降下が生じた状態における遅延時間Ｔd は、電圧降下が生じない理想的な状態における遅延時間Ｔddより長くなる。遅延変化量Ｐは、例えば、電圧降下が生じた状態における遅延時間Ｔd と電圧降下が生じない理想的な状態における遅延時間Ｔddとの差である。
Ｔdd＜Ｔd               （６）
Ｐ＝Ｔd −Ｔdd              （７）
【００２９】
記憶手段は、回路素子の種類に係る電源電圧降下量及び接地電圧降下量と、回路素子の種類に係る遅延変化量との関係を記憶する。回路素子の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係は、これらの値のテーブル、これらの値に基づいて求められた関数等であり、例えば、予め記憶手段に記憶してあるか、又は、回路シミュレータを用いて回路動作検証装置で算出して記憶手段に記憶しておく。
【００３０】
許容電源電圧降下量算出手段は、記憶手段に記憶してある電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係と、所与の遅延変化量とに基づいて、許容電源電圧降下量を求める。所与の遅延変化量としては、一般に、半導体集積回路の設計制約条件を満たす遅延変化量が用いられる。このため、求められた許容電源電圧降下量は、半導体集積回路の設計制約条件を満たす電源電圧降下量である。
【００３１】
判定手段は、半導体集積回路が有する回路素子に係る電源電圧降下量が、許容電源電圧降下量超過であるか否かを判定する。ここで、許容電源電圧降下量は判定基準であり、回路素子に係る電源電圧降下量は判定対象である。回路素子に係る電源電圧降下量は、例えば、回路動作検証装置が備えるメモリ、ハードディスク等の記憶部に予め記憶してあるか、又は、自動配置配線装置が生成したマスクレイアウトデータに基づいて回路動作検証装置で算出する。
【００３２】
回路素子に係る電源電圧降下量が、許容電源電圧降下量超過であると判定された場合、回路素子に係る遅延変化量が半導体集積回路の設計制約条件を満たす遅延変化量を超過するため、回路素子が誤作動すると判定される。
【００３３】
以上のようにして、回路動作検証装置は、半導体集積回路が有する回路素子が誤作動するか否かを、電源電圧降下量及び接地電圧降下量に基づいて検証する。
【００３４】
本発明にあっては、半導体集積回路の設計制約条件を満たす許容接地電圧降下量を、半導体集積回路が有する回路素子が誤作動するか否かの判定基準とする。許容接地電圧降下量は、例えば、回路素子の種類に係る電源電圧降下量及び接地電圧降下量、並びに回路素子の種類に係る遅延変化量の関係と、所与の遅延変化量とに基づいて求められる。
【００３５】
許容接地電圧降下量算出手段は、記憶手段に記憶してある電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係と、所与の遅延変化量とに基づいて、許容接地電圧降下量を求める。このため、求められた許容接地電圧降下量は、半導体集積回路の設計制約条件を満たす接地電圧降下量である。
【００３６】
超過判定手段は、半導体集積回路が有する回路素子に係る接地電圧降下量が、許容接地電圧降下量超過であるか否かを判定する。ここで、許容接地電圧降下量は判定基準であり、回路素子に係る接地電圧降下量は判定対象である。回路素子に係る接地電圧降下量は、例えば、回路動作検証装置が備える記憶部に予め記憶してあるか、又は、自動配置配線装置が生成したマスクレイアウトデータに基づいて回路動作検証装置で算出する。
【００３７】
回路素子に係る接地電圧降下量が、許容接地電圧降下量超過であると判定された場合、回路素子に係る遅延変化量が半導体集積回路の設計制約条件を満たす遅延変化量を超過するため、回路素子が誤作動すると判定される。
【００３８】
判定手段によって、回路素子に係る電源電圧降下量が許容電源電圧降下量以下であると判定され、更に、超過判定手段によって、回路素子に係る接地電圧降下量が、許容接地電圧降下量以下であると判定された場合、回路素子は誤作動しないと判定される。
【００３９】
以上のようにして、回路動作検証装置は、半導体集積回路が有する回路素子が誤作動するか否かを、電源電圧降下量及び接地電圧降下量に基づいて検証する。
【００４０】
本発明にあっては、判定手段が判定に用いる電源電圧降下量を、電源電圧降下量算出手段が、回路素子の消費電流及び電源配線の抵抗に基づいて求め、超過判定手段が判定に用いる接地電圧降下量を、接地電圧降下量算出手段が、回路素子の消費電流及び接地配線の抵抗に基づいて求める。このような電源電圧降下量及び接地電圧降下量夫々は、例えば、公知の配線寄生素子抽出ツール、消費電力解析ツール、ＤＣ解析ツール等を用いることによって算出される。
【００４１】
本発明にあっては、回路素子の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係を記憶手段に記憶させるために、遅延変化量を、遅延変化量算出手段が求める。遅延変化量算出手段は、半導体集積回路が有する回路素子の種類と同じ種類の回路素子に対する入力信号及び出力信号に基づいて、この回路素子に対して入出力される信号の遅延時間の電圧降下による変化を示す遅延変化量を求める。
【００４２】
例えば、入力信号は予め与えられ、出力信号は公知の回路シミュレータを用いることによって算出される。また、記憶手段に記憶される電源電圧降下量及び接地電圧降下量は、例えば、電源電圧降下量と接地電圧降下量とが等しいという条件の下、電源電圧降下量と接地電圧降下量との和として、予め複数与えられるか、適宜に複数生成される。
【発明の効果】
【００４３】
本発明の回路動作検証方法及び回路動作検証装置によれば、電源電圧降下量及び接地電圧降下量に基づいて、半導体集積回路の設計制約条件を満たす許容電源電圧降下量を求め、求められた許容電源電圧降下量を、回路素子が誤作動するか否かの判定基準として用いる。このため、電源電圧降下及び接地電圧降下を考慮しつつ、正確に誤作動を検証することができる。
【００４４】
また、許容電源電圧降下量は、例えば、回路素子の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係と、半導体集積回路の設計制約条件を満たす遅延変化量とに基づいて求められる。半導体集積回路の設計制約条件を満たす遅延変化量は所与であり、回路素子の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係は、例えば公知のＣＡＤツールを用いて求めることができるため、煩雑な計算を行なう必要がない。
【００４５】
更に、回路素子の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係を記憶手段に記憶しておき、記憶手段に記憶してある関係に基づいて許容電源電圧降下量を求めるため、電源電圧降下及び接地電圧降下を考慮しつつ、簡易かつ高速に誤作動を検証することができる。
【００４６】
更にまた、回路素子が誤作動するか否かの判定の際に、例えば論理シミュレーションが不要であるため、簡易かつ高速に誤作動を検証することができる。
【００４７】
また、回路素子が誤作動すると判定された場合、マスクレイアウトデータを修正して再び回路動作検証を行なうとき、マスクレイアウトデータの修正に応じて、判定対象、即ち回路素子に係る電源電圧降下量を再計算すれば良く、記憶手段に記憶してある電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係は、マスクレイアウトデータの修正に応じて変更することなしに再利用することができる。つまり、判定基準である許容電源電圧降下量は再計算が不要であるか、簡易かつ高速に再計算することができる。このため、半導体集積回路の動作検証に要する工程を減少させることができる。
【００４８】
本発明の回路動作検証装置によれば、例えば、回路素子の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係と、半導体集積回路の設計制約条件を満たす所与の遅延変化量とに基づいて、半導体集積回路の設計制約条件を満たす許容接地電圧降下量を求め、求められた許容接地電圧降下量を、回路素子が誤作動するか否かの判定基準として用いる。このため、電源電圧降下及び接地電圧降下を考慮しつつ、更に正確に誤作動を検証することができる。
【００４９】
また、回路素子の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係を記憶手段に記憶しておき、記憶手段に記憶してある関係に基づいて許容接地電圧降下量を求めるため、電源電圧降下及び接地電圧降下を考慮しつつ、簡易かつ高速に誤作動を検証することができる。
【００５０】
更に、回路素子が誤作動するか否かの判定の際に、例えば論理シミュレーションが不要であるため、簡易かつ高速に誤作動を検証することができる。
【００５１】
更にまた、回路素子が誤作動すると判定された場合、マスクレイアウトデータを修正して再び回路動作検証を行なうとき、マスクレイアウトデータの修正に応じて、判定対象、即ち回路素子に係る接地電圧降下量を再計算すれば良く、記憶手段に記憶してある電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係は、マスクレイアウトデータの修正に応じて変更することなしに再利用することができる。つまり、判定基準である許容接地電圧降下量は再計算が不要であるか、簡易かつ高速に再計算することができる。このため、半導体集積回路の動作検証に要する工程を減少させることができる。
【００５２】
本発明の回路動作検証装置によれば、許容電源電圧降下量及び許容接地電圧降下量夫々と比較すべき判定対象である電源電圧降下量及び接地電圧降下量夫々を、例えば公知のＣＡＤツールを用いて求めることができるため、煩雑な計算を行なうことなく電源電圧降下及び接地電圧降下を考慮することができる。
【００５３】
本発明の回路動作検証装置によれば、電源電圧降下量及び接地電圧降下量、並びに遅延変化量の関係を記憶手段に記憶させるために、遅延変化量を、例えば公知のＣＡＤツールを用いて求めることができる。この結果、煩雑な計算を行なうことなく電源電圧降下及び接地電圧降下を考慮することができる。
【００５４】
また、回路素子が誤作動すると判定された場合、マスクレイアウトデータを修正して再び回路動作検証を行なうとき、遅延変化量を再び算出する必要がない。このため、半導体集積回路の動作検証に要する工程を減少させることができる。
【００５５】
本発明のコンピュータプログラムによれば、回路動作検証装置の許容電源電圧降下量算出手段、判定手段等を、コンピュータのハードウェア要素を用いてソフトウェア的に実現し、コンピュータを、本発明のデータ出力装置として機能させることができる。
【００５６】
また、コンピュータプログラムは、可搬性を有する記録媒体に記憶されて配布することができ、又は、通信回線を介して配信することができ、あるいは、コンピュータが備える記憶部（例えばＲＯＭ）に予め記憶しておくことができる。このようなコンピュータプログラムは、揮発性又は不揮発性の記憶部（ＲＡＭ又はハードディスク等）にインストールされてから実行されても良く、記録媒体又は配信元から読み取られて直接的に実行されても良い。
【発明を実施するための最良の形態】
【００５７】
以下、本発明を、その実施の形態を示す図面に基づいて詳述する。
【００５８】
図１は、本発明に係る回路動作検証装置１の構成を示すブロック図である。回路動作検証装置１は、例えばパーソナルコンピュータのようなコンピュータを用いてなり、回路動作検証装置１の制御中枢であるＣＰＵ１０、ＲＯＭ１１、及びＲＡＭ１２を備える。また、回路動作検証装置１は、ＣＲＴディスプレイ、液晶ディスプレイ等を用いてなる表示部１３、キーボード、マウス等を用いてなる操作部１４、ＣＤ−ＲＯＭドライブを用いてなる外部記憶部１５、及びハードディスクを用いてなる補助記憶部１６を備える。
【００５９】
図中２はＣＤ−ＲＯＭのような可搬性を有する記録媒体であり、記録媒体２には本発明のコンピュータプログラム及びデータが記録してある。記録媒体２に記録してあるコンピュータプログラム及びデータをコンピュータにインストールする場合、コンピュータが備える外部記憶部１５は、ＣＰＵ１０に制御されて、記録媒体２からコンピュータプログラム及びデータを読み出す。読み出されたコンピュータプログラム及びデータは、補助記憶部１６に記憶される。記録媒体２に記憶してあるコンピュータプログラム及びデータをインストールすることによって、コンピュータは、回路動作検証装置１として機能する。
【００６０】
コンピュータが備えるＣＰＵ１０は、バス、信号線等を介して装置各部と接続されており、ＲＯＭ１１に予め記憶してあるか補助記憶部１６に記憶されたコンピュータプログラム及びデータに従い、ＲＡＭ１２を作業領域として用いて、装置各部を制御し、各種処理を実行する。
【００６１】
条件記憶部１６１、関係記憶部１６２、判定対象記憶部１６３、判定基準記憶部１６４、及び判定結果記憶部１６５は、夫々補助記憶部１６の記憶領域の互いに異なる一部である。条件記憶部１６１には、例えば、外部記憶部１５によって記録媒体２又は記録媒体２以外の記録媒体から読み取られたデータ、操作部１４を介して入力されたデータ、図示しない通信回線を介して受信したデータ等、回路動作検証装置１の外部から与えられたデータが記憶される。本実施の形態においては、関係記憶部１６２〜判定結果記憶部１６５には、回路動作検証装置１にて算出されたデータが記憶される。
【００６２】
図２は、回路動作検証装置１を用いて動作検証を行なうべき半導体集積回路３の構成を示すレイアウト図である。半導体集積回路３は、図示しない基板上に複数の回路素子３１，３１，…と、電源配線３２，３２，…と、接地配線３３，３３，…と、絶縁部３４，３４，…とを形成してなる。半導体集積回路３は、インバータ素子、ダイオード素子等、互いに異なる種類の回路素子３１，３１，…を、夫々所定の個数ずつ備える。回路素子３１は、電源配線３２及び接地配線３３に接続してあり、電源配線３２，３２，…と接地配線３３，３３，…とは、絶縁部３４，３４，…によって互いに絶縁されている。
【００６３】
半導体集積回路３の動作検証を行なう場合、半導体集積回路３が有する各回路素子３１，３１，…が誤作動するか否かを、回路動作検証装置１で検証する。このとき、回路動作検証装置１のＣＰＵ１０が、後述する図１０に示す動作検証処理を実行する。動作検証処理においては、回路素子３１，３１，…毎に、回路素子３１に係る電源電圧降下量ΔＶDDDCが、半導体集積回路３の設計制約条件を満たす許容電源電圧降下量ΔＶDDY を超過するか否かが判定される。また、回路素子３１，３１，…毎に、回路素子３１に係る接地電圧降下量ΔＶSSDCが、半導体集積回路３の設計制約条件を満たす許容接地電圧降下量ΔＶSSY を超過するか否かが判定される。
【００６４】
ここで、回路素子３１に係る電源電圧降下量ΔＶDDDC及び接地電圧降下量ΔＶSSDCは、公知の静的な解析手法を用いて、後述する図９に示す判定対象算出処理で求められる。この場合に必要とされる半導体集積回路３のマスクレイアウトデータは、例えば、図示しない自動配置配線装置によって予め生成されて記録媒体に記憶され、この記録媒体から読み出されて補助記憶部１６に記憶される。また、マスクレイアウトデータと共に、後述する遅延変化量ＰY 、測定電圧Ｖc 等のシミュレーション条件も、例えば記録媒体から読み出されるか操作部１４を介して入力されることによって、条件記憶部１６１に記憶される。つまり、マスクレイアウトデータ及びシミュレーション条件は、回路動作検証装置１の外部から与えられる。許容電源電圧降下量ΔＶDDY 及び許容接地電圧降下量ΔＶSSY は、回路動作検証装置１で求められる（後述）。
【００６５】
電源電圧降下量ΔＶDDDCが許容電源電圧降下量ΔＶDDY を超過する場合、又は、接地電圧降下量ΔＶSSDCが許容接地電圧降下量ΔＶSSY を超過する場合、回路素子３１、ひいては半導体集積回路３が誤作動すると判定される。一方、電源電圧降下量ΔＶDDDCが許容電源電圧降下量ΔＶDDY 以下であり、しかも、接地電圧降下量ΔＶSSDCが許容接地電圧降下量ΔＶSSY 以下である場合、回路素子３１は誤作動しないと判定され、全ての回路素子３１，３１，…が誤作動しないと判定された場合、半導体集積回路３が誤作動しないと判定される。
【００６６】
各回路素子３１が誤作動するか否かの判定結果は、各回路素子３１に関連付けて、判定結果記憶部１６５に記憶される。
【００６７】
図３に示す回路は、半導体集積回路３の電圧降下解析用の等価回路３００である。電源配線３２，３２，…に係る等価回路３００は、半導体集積回路３の回路素子３１，３１，…を電流源３１０，３１０，…に置き換え、電源配線３２，３２，…を、電源配線３２，３２，…の配線抵抗に対応する抵抗素子３２１，３２１，…と配線容量に対応する容量素子３２２，３２２，…とに置き換えてなる。また、図示はしないが、接地配線３３，３３，…に係る等価回路は、半導体集積回路３の回路素子３１，３１，…を電流源に置き換え、接地配線３３，３３，…を、接地配線３３，３３，…の配線抵抗に対応する抵抗素子と配線容量に対応する容量素子とに置き換えてなる。
【００６８】
ＣＰＵ１０は、電源配線３２，３２，…に係る等価回路３００に関し、公知の配線寄生素子抽出ツールを用い、マスクレイアウトデータに基づいて、電源配線３２，３２，…の抵抗成分ＲD を抽出する（電源配線抵抗網の抽出）。同様に、ＣＰＵ１０は、接地配線３３，３３，…に係る等価回路に関し、配線寄生素子抽出ツールを用い、マスクレイアウトデータに基づいて、接地配線３３，３３，…の抵抗成分ＲS を抽出する（配線配線抵抗網の抽出）。
【００６９】
また、ＣＰＵ１０は、電源配線３２，３２，…に係る等価回路３００の各電流源３１０に与える消費電流ＩDavgを算出し、同様に、接地配線３３，３３，…に係る等価回路の各電流源に与える消費電流ＩSavgを算出する（静的な平均消費電流の算出）。消費電流ＩDavg，ＩSavgは、公知の消費電力解析ツールを用い、平均的な信号変化回数Ｎに基づいて算出する。平均的な信号変化回数Ｎは、活性化率又はクロック信号の遷移に対する信号遷移確率に基づいて求められ、シミュレーション条件として、予め条件記憶部１６１に記憶してある。
【００７０】
更に、ＣＰＵ１０は、抽出された電源配線抵抗網及び配線配線抵抗網夫々に電流源を付加してＤＣ解析を行なうことによって、電源電圧降下及び接地電圧降下夫々を求める。具体的には、ＣＰＵ１０は、ＤＣ解析ツールを用い、電源配線３２，３２，…の抵抗成分ＲD 、及び電流源３１０，３１０，…の消費電流ＩDavgに基づいて、各回路素子３１に係る電源電圧降下量ΔＶDDDCを算出する。ここで、
ΔＶDDDC＝ＩDavg×ＲD       （８）
という関係が成り立つ。
【００７１】
また、ＣＰＵ１０は、ＤＣ解析ツールを用い、接地配線３３，３３，…の抵抗成分ＲS 、及び消費電流ＩSavgに基づいて、各回路素子３１に係る接地電圧降下量ΔＶSSDCを算出する。ここで、
ΔＶSSDC＝ＩSavg×ＲS       （９）
という関係が成り立つ。
【００７２】
算出された電源電圧降下量ΔＶDDDC及び接地電圧降下量ΔＶSSDCは、各回路素子３１に関連付けて、判定対象記憶部１６３に記憶される。
【００７３】
以上で用いた配線寄生素子抽出ツール、消費電力解析ツール、及びＤＣ解析ツールのソフトウェアは、例えば、夫々記録媒体２から読み出されて補助記憶部１６に記憶される。
【００７４】
半導体集積回路３の設計制約条件を満たす許容電源電圧降下量ΔＶDDY 及び許容接地電圧降下量ΔＶSSY は、半導体集積回路３の設計制約条件を満たす遅延変化量ＰY （遅延変化量の制約値）と、回路素子３１の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係とに基づいて、動作検証処理で算出される。回路素子３１の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係は、後述する図７及び図８に示す判定基準算出処理で求められ、具体的には、後述する表２に示す関数ΔＶ（Ｐ）である。また、遅延変化量ＰY は、シミュレーション条件として、予め条件記憶部１６１に記憶してある。
【００７５】
許容電源電圧降下量ΔＶDDY 及び許容接地電圧降下量ΔＶSSY は、
ΔＶDDY ＝ΔＶSSY ＝ΔＶ（ＰY ）／２      （１０）
とする。算出された許容電源電圧降下量ΔＶDDY 及び許容接地電圧降下量ΔＶSSY は、判定基準記憶部１６４に記憶される。
【００７６】
図４は、半導体集積回路３の回路素子３１の構成を示す回路図であり、図５は、回路素子３１に係る遅延変化を示す説明図である。以下では、回路素子３１として、インバータ素子を例示する。インバータ素子である回路素子３１は、入力信号が入力される端子ＩＮと出力信号を出力する端子ＯＵＴとを備え、電源配線３２及び接地配線３３に接続してある。
【００７７】
電源配線３２による電源電圧降下及び接地配線３３による接地電圧降下が生じない理想的な状態においては、回路素子３１の電源配線３２側に電源電圧ＶVDD が印加され、接地配線３３側に接地電圧ＶVSS が印加される。しかしながら、現実には電源電圧降下及び接地電圧降下が生じるため、回路素子３１の電源配線３２側に電源電圧ＶDDが印加され、接地配線３３側に接地電圧ＶSSが印加される。この場合、電源電圧降下量（電源電圧の振り幅）ΔＶDD及び接地電圧降下量（接地電圧の振り幅）ΔＶSSは、
ΔＶDD＝ＶVDD −ＶDD＞０      （１１）
ΔＶSS＝ＶSS−ＶVSS ＞０      （１２）
である。
【００７８】
つまり、電源配線３２側に関し、電源配線３２に接続してある電源の電圧がＶVDD であり、ＶVDD からΔＶDDの電圧降下が生じて回路素子３１の電源配線３２側に電源電圧ＶVDD が印加される。接地配線３３側も同様であって、接地配線３３に接続してあるグランドの電圧がＶVSS であり、ＶVSS に対し−ΔＶSSの電圧降下が生じて回路素子３１の接地配線３３側に接地電圧ＶSSが印加される。
【００７９】
また、本実施の形態においては、
ΔＶDD＝ΔＶSS＞０        （１３）
とし、以下では、電源電圧降下量ΔＶDDと接地電圧降下量ΔＶSSの和ΔＶを総合電圧降下量という。
ΔＶ＝ΔＶDD＋ΔＶSS      （１４）
【００８０】
図５の横軸は時間Ｔ［ｐｓ］、縦軸は電圧Ｖ［Ｖ］であり、電源配線３２による電源電圧降下及び接地配線３３による接地電圧降下が生じない理想的な状態における入力信号５１及び出力信号５２夫々の波形と、電源電圧降下及び接地電圧降下が生じた状態における入力信号５３及び出力信号５４夫々の波形とが示されている。
【００８１】
また、本実施の形態においては、遅延時間を測定する測定電圧Ｖc を、
Ｖc ＝ＶVDD ／２      （１５）
とする。この場合、入力信号５１に対する出力信号５２の遅延時間Ｔ12、及び入力信号５３に対する出力信号５４の遅延時間Ｔ34は、図５に示すように、
Ｔ12＝Ｔ2 −Ｔ1       （１６）
Ｔ34＝Ｔ3 −Ｔ1       （１７）
である。
【００８２】
測定電圧Ｖc 、電源電圧ＶVDD 、及び接地電圧ＶVSS は、シミュレーション条件として、予め条件記憶部１６１に記憶してある。また、総合電圧降下量ΔＶとして、Ｋ個（Ｋは自然数の定数。以下ではＫ＝５）の異なる総合電圧降下量ΔＶk（ｋはｋ≦Ｋの自然数。ΔＶk-1 ＜ΔＶk ）が予め与えられる。具体的には、総合電圧降下量ΔＶk と総合電圧降下量ΔＶk-1 との差Ｄが、シミュレーション条件として予め条件記憶部１６１に記憶してあり、
ΔＶk ＝ΔＶ0 ＋ｋ×Ｄ      （１８）
で求められる。ただし、ΔＶ0 は、電源電圧降下及び接地電圧降下が生じない理想的な状態における総合電圧降下量であり、
ΔＶ0 ＝０      （１９）
である。
【００８３】
総合電圧降下量ΔＶk は、電源電圧降下量ΔＶDDk 及び接地電圧降下量ΔＶSSk の和である。
ΔＶk ＝ΔＶDDk ＋ΔＶSSk       （２０）
【００８４】
また、数式（１１）〜（１３）に基づいて、電源電圧ＶDDk 及び接地電圧ＶSSk 、並びに電源電圧降下量ΔＶDDk 及び接地電圧降下量ΔＶSSk に関し、以下の数式（２１）〜（２３）が成立する。
ΔＶDDk ＝ＶVDD −ＶDDk ＞０      （２１）
ΔＶSSk ＝ＶSSk −ＶVSS ＞０      （２２）
ΔＶDDk ＝ΔＶSSk ＞０            （２３）
【００８５】
本実施の形態においては、説明の簡略化のために、ΔＶk とΔＶk-1 との差Ｄの値は一定としたが、これに限るものではない。
【００８６】
数式（１８）〜（２３）より、電源電圧ＶDDk 及び接地電圧ＶSSk 夫々は、
ＶDDk ＝ＶVDD −ΔＶDDk ＝ＶVDD −ΔＶk ／２      （２４）
ＶSSk ＝ＶVSS ＋ΔＶSSk ＝ＶVSS ＋ΔＶk ／２      （２５）
である。
【００８７】
以上のことから、電圧降下が生じない理想的な状態における入力信号５１及び出力信号５２夫々は、最大電圧Ｖlaが電源電圧ＶVDD であり、最小電圧Ｖsmが接地電圧ＶVSS である。また、電圧降下が生じた状態における入力信号及び出力信号（例えば入力信号５３及び出力信号５４）夫々は、最大電圧が電源電圧ＶDDk であり、最小電圧が接地電圧ＶSSk である。
【００８８】
また、電圧降下が生じた状態における入力波形に対する出力波形の遅延時間をＴdk（Ｔdk-1＜Ｔdk）とする。入力波形５３に対する出力波形５４の遅延時間Ｔdk＝Ｔ34である。また、電圧降下が生じない理想的な状態における入力波形５１に対する出力波形５２の遅延時間をＴd0とする（Ｔd0＝Ｔ12）。
【００８９】
回路素子３１に入力する最大電圧Ｖla、最小電圧Ｖsmの入力信号に対する回路素子３１からの出力信号は、回路シミュレータを用いて求める。ただし、入力信号の入力波形鈍りは、遅延変化に対する感度が最も厳しくなるように選んでおく。このようにすることで、半導体集積回路３での検証を行なう際に、電源電圧降下及び接地電圧降下に対する遅延時間の変化の傾き、即ち、感度が最も厳しくなり、遅延変化量に対する最悪の条件をカバーした漏れのない検出を行なうことができる。回路シミュレータのソフトウェアは、例えば、記録媒体２から読み出されて補助記憶部１６に記憶される。
【００９０】
本実施の形態においては、総合電圧降下量ΔＶが、総合電圧降下量ΔＶ0 から総合電圧降下量ΔＶk へ変化した場合の遅延変化量Ｐk を、
Ｐk ＝（Ｔdk−Ｔd0）／Ｔd0×１００      （２６）
とする。また、電源電圧降下及び接地電圧降下が生じない理想的な状態における遅延変化量Ｐ0 は、
Ｐ0 ＝０      （２７）
である。
【００９１】
総合電圧降下量ΔＶk が増加する場合、即ち電源電圧降下量ΔＶDDk 及び接地電圧降下量ΔＶSSk が増加する場合、遅延時間Ｔdk、ひいては遅延変化量Ｐk が増加する。
【００９２】
【表１】
2006195754.tif 000003
【００９３】
表１には、総合電圧降下量ΔＶ0 ［Ｖ］、遅延時間Ｔd0［ｐｓ］、及び遅延変化量Ｐ0［％］の関係を含む総合電圧降下量ΔＶk ［Ｖ］、遅延時間Ｔdk［ｐｓ］、及び遅延変化量Ｐk ［％］の関係が示されている。関係記憶部１６２には、総合電圧降下量ΔＶ0 ，ΔＶk 、遅延時間Ｔd0，Ｔdk、及び遅延変化量Ｐ0 ，Ｐk が、表１に示されるように関連付けて記憶される。つまり、関係記憶部１６２は、回路素子３１の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係を記憶する記憶手段として機能する。
【００９４】
図６は、回路素子３１に係る遅延変化量と総合電圧降下量との関係を示す特性図である。図６の横軸は遅延変化量Ｐ［％］であり、縦軸は総合電圧降下量ΔＶ［Ｖ］である。図６に示すように、遅延変化量Ｐと総合電圧降下量ΔＶとの関係は略線形であるため、点（Ｐk-1 ，ΔＶk-1 ）と点（Ｐk ，ΔＶk ）との間を線形補完してなる関数ΔＶ（Ｐ）が求められる。
【００９５】
【表２】
2006195754.tif 000004
【００９６】
表２には、遅延変化量の範囲Ｐk ≦Ｐ≦Ｐk-1 （表２中ではＰk-1 〜Ｐk と表記）と関数ΔＶ（Ｐ）の対応が示されている。Ｐk ≦Ｐ≦Ｐk-1 の範囲内では、
ΔＶ（Ｐ）＝（ΔＶk −ΔＶk-1 ）／（Ｐk −Ｐk-1 ）×Ｐ
＋（ΔＶk-1 ×Ｐk −ΔＶk ×Ｐk-1 ）／（Ｐk −Ｐk-1 ）    （２８）
である。
【００９７】
以下では、
Ａ＝（ΔＶk −ΔＶk-1 ）／（Ｐk −Ｐk-1 ）                  （２９）
Ｂ＝（ΔＶk-1 ×Ｐk −ΔＶk ×Ｐk-1 ）／（Ｐk −Ｐk-1 ）      （３０）
とする。Ａは関数ΔＶ（Ｐ）におけるＰの係数、Ｂは定数である。つまり、数式（２８）は、
ΔＶ（Ｐ）＝Ａ×Ｐ＋Ｂ      （３１）
である。
【００９８】
また、表２には、範囲Ｐ≧ＰK （表２中ではＰ5 〜と表記）と関数ΔＶ（Ｐ）の対応が示されている。Ｐ≧ＰK の範囲内では、
ΔＶ（Ｐ）＝（ΔＶK −ΔＶK-1 ）／（ＰK −ＰK-1 ）×Ｐ
＋（ΔＶK-1 ×ＰK −ΔＶK ×ＰK-1 ）／（ＰK −ＰK-1 ）   （３２）
である。
【００９９】
関係記憶部１６２には、遅延変化量の範囲Ｐk ≦Ｐ≦Ｐk-1 及び関数ΔＶ（Ｐ）が、表２に示されるように関連付けて記憶される。つまり、関係記憶部１６２は、回路素子３１の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係である関数ΔＶ（Ｐ）を記憶する記憶手段として機能する。遅延変化量Ｐの値が決定された場合、関数ΔＶ（Ｐ）を用いることによって、総合電圧降下量ΔＶの値が算出される。つまり、半導体集積回路３の設計制約条件を満たす遅延変化量ＰY に基づいて、関数ΔＶ（Ｐ）にＰ＝ＰY を代入してなる総合最大電圧降下量ΔＶY ＝ΔＶ（ＰY ）が算出され、更に、数式（１０）に基づいて、許容電源電圧降下量ΔＶDDY 及び許容接地電圧降下量ΔＶSSY が算出される。
【０１００】
電源電圧降下量ΔＶDDDCが許容電源電圧降下量ΔＶDDY を超過する場合、又は、接地電圧降下量ΔＶSSDCが許容接地電圧降下量ΔＶSSY を超過する場合は、半導体集積回路３の遅延変化量Ｐが半導体集積回路３の設計制約条件を満たす遅延変化量ＰY を超過する。このため、回路素子３１、ひいては半導体集積回路３が誤作動すると判定される。一方、電源電圧降下量ΔＶDDDCが許容電源電圧降下量ΔＶDDY 以下であり、しかも、接地電圧降下量ΔＶSSDCが許容接地電圧降下量ΔＶSSY 以下である場合、半導体集積回路３の遅延変化量Ｐが半導体集積回路３の設計制約条件を満たす遅延変化量ＰY 以下である。このため、回路素子３１は誤作動しないと判定される。
【０１０１】
以下では、一の回路素子３１に関してＣＰＵ１０が実行する判定基準算出処理、判定対象算出処理及び動作検証処理を説明する。他の回路素子３１，３１，…に関しては、一の回路素子３１に関する判定基準算出処理、判定対象算出処理及び動作検証処理の実行と同様に、各処理を実行すれば良い。このために、判定基準算出処理、判定対象算出処理及び動作検証処理にて関係記憶部１６２〜判定結果記憶部１６５に夫々記憶されるデータは、対応する回路素子３１に関連付けて記憶される。
【０１０２】
図７及び図８は、回路動作検証装置１のＣＰＵ１０が実行する判定基準算出処理の手順を示すフローチャートである。判定基準算出処理は、例えば、回路動作検証装置１のオペレータが回路動作検証装置１の操作部１４を介して回路動作検証命令を回路動作検証装置１に入力した場合に実行される。
【０１０３】
ＣＰＵ１０は、総合電圧降下量ΔＶ0 に“０”を代入し（Ｓ１１）、電源電圧ＶVDD 及び接地電圧ＶVSS を条件記憶部１６１から読み出して、最大電圧Ｖla＝ＶVDD 、最小電圧Ｖsm＝ＶVSS の入力信号５１を生成して（Ｓ１２）、回路シミュレータを用い、出力信号５２を算出する（Ｓ１３）。
【０１０４】
更にＣＰＵ１０は、測定電圧Ｖc を条件記憶部１６１から読み出して、Ｓ１２で生成した入力信号５１、Ｓ１３で算出された出力信号５２、及び測定電圧Ｖc に基づき、遅延時間Ｔd0を算出する（Ｓ１４）。また、ＣＰＵ１０は、遅延変化量Ｐ0 に“０”を代入する（Ｓ１５）。更にまた、ＣＰＵ１０は、総合電圧降下量ΔＶ0 、遅延時間Ｔd0、及び遅延変化量Ｐ0 を回路素子３１に関連付けて関係記憶部１６２に記憶させる（Ｓ１６）。
【０１０５】
ＣＰＵ１０は、変数ｋに“１”を代入する（Ｓ１７）。
【０１０６】
ＣＰＵ１０は、差Ｄを条件記憶部１６１から読み出して、読み出した差ＤとＳ１１の総合電圧降下量ΔＶ0 と数式（１８）とに基づき、総合電圧降下量ΔＶk を算出する（Ｓ１８）。次にＣＰＵ１０は、条件記憶部１６１から読み出した電源電圧ＶVDD 及び接地電圧ＶVSS とＳ１８で算出した総合電圧降下量ΔＶk と数式（２４）及び数式（２５）とに基づいて、電源電圧ＶDDk 及び接地電圧ＶVSS を算出し、最大電圧Ｖla＝ＶDDk 、最小電圧Ｖsm＝ＶVSS の入力信号を生成して（Ｓ１９）、回路シミュレータを用い、出力信号を算出する（Ｓ２０）。
【０１０７】
更にＣＰＵ１０は、条件記憶部１６１から読み出した測定電圧Ｖc と、Ｓ１９で生成した入力信号と、Ｓ２０で算出された出力信号とに基づき、遅延時間Ｔdkを算出する（Ｓ２１）。また、ＣＰＵ１０は、Ｓ２１で算出した遅延時間ＴdkとＳ１４で算出した遅延時間Ｔd0と数式（２６）とに基づいて、遅延変化量Ｐk を算出する（Ｓ２２）。更にまた、ＣＰＵ１０は、総合電圧降下量ΔＶk 、遅延時間Ｔdk、及び遅延変化量Ｐk を回路素子３１に関連付けて関係記憶部１６２に記憶させる（Ｓ２３）。
【０１０８】
更にＣＰＵ１０は、関係記憶部１６２から総合電圧降下量ΔＶk ，ΔＶk-1 及び遅延変化量Ｐk ，Ｐk-1 を読み出し、数式（２８）に基づいて関数ΔＶ（Ｐ）を生成し、範囲Ｐk  ≦Ｐ≦Ｐk-1と関数ΔＶ（Ｐ）とを回路素子３１に関連付けて関係記憶部１６２に記憶させる（Ｓ２４）。更に詳細には、Ｓ２４において、数式（２９）及び数式（３０）に基づいて、範囲Ｐk ≦Ｐ≦Ｐk-1 と係数Ａ及び定数Ｂとを関係記憶部１６２に記憶させる。
【０１０９】
ＣＰＵ１０は、変数ｋが定数Ｋ以上であるか否かを判定し（Ｓ２５）、ｋ＜Ｋである場合（Ｓ２５でＮＯ）、変数ｋをインクリメントして（Ｓ２６）、処理をＳ１８に戻す。
【０１１０】
ＣＰＵ１０は、変数ｋが定数Ｋ以上である場合（Ｓ２５でＹＥＳ）、数式（３２）に基づいて関数ΔＶ（Ｐ）を生成し、範囲Ｐ≧ＰK と関数ΔＶ（Ｐ）とを回路素子３１に関連付けて関係記憶部１６２に記憶させ（Ｓ２７）、判定基準算出処理を終了する。
【０１１１】
図９は、回路動作検証装置１のＣＰＵ１０が実行する判定対象算出処理の手順を示すフローチャートである。判定対象算出処理は、判定基準算出処理の終了後に実行される。
【０１１２】
ＣＰＵ１０は、補助記憶部１６からマスクレイアウトデータを読み出し（Ｓ３１）、読み出したマスクレイアウトデータに基づき、配線寄生素子抽出ツールを用いて抵抗成分ＲD を抽出し（Ｓ３２）、更に、条件記憶部１６１から信号変化回数Ｎを読み出し（Ｓ３３）、読み出した信号変化回数Ｎに基づき、消費電力解析ツールを用いて消費電流ＩDavgを算出する（Ｓ３４）。次いで、ＣＰＵ１０は、抵抗成分ＲD 及び消費電流ＩDavgに基づき、ＤＣ解析ツールを用いて電源電圧降下量ΔＶDDDCを算出し、回路素子３１に関連付けて判定対象記憶部１６３に記憶させる（Ｓ３５）。
【０１１３】
更にまた、ＣＰＵ１０は、Ｓ３１にて条件記憶部１６１から読み出したマスクレイアウトデータに基づき、配線寄生素子抽出ツールを用いて抵抗成分ＲS を抽出し（Ｓ３６）、更に、Ｓ３３にて条件記憶部１６１から読み出した信号変化回数Ｎに基づき、消費電力解析ツールを用いて消費電流ＩSavgを算出する（Ｓ３７）。次いで、ＣＰＵ１０は、抵抗成分ＲS 及び消費電流ＩSavgに基づき、ＤＣ解析ツールを用いて接地電圧降下量ΔＶSSDCを算出し、回路素子３１に関連付けて判定対象記憶部１６３に記憶させる（Ｓ３８）。
【０１１４】
Ｓ３８の完了後、ＣＰＵ１０は、判定対象算出処理を終了する。
【０１１５】
図１０は、回路動作検証装置１のＣＰＵ１０が実行する動作検証処理の手順を示すフローチャートである。動作検証処理は、判定対象算出処理の終了後に実行される。
【０１１６】
ＣＰＵ１０は、条件記憶部１６１から遅延変化量ＰY を読み出し（Ｓ５１）、読み出した遅延変化量ＰY を関係記憶部１６２に記憶してある関数ΔＶ（Ｐ）に代入して、総合最大電圧降下量ΔＶY を求める（Ｓ５２）。更に詳細には、ＣＰＵ１０は、Ｓ５１にて読み出した遅延変化量ＰY に関連付けて関係記憶部１６２に記憶してある係数Ａ及び定数Ｂを読み出し、Ｐk-1 ≦ＰY ≦Ｐk と数式（３１）とに基づいてΔＶY を求める。ただし、Ｐ＝ＰY ≧ＰK である場合は、ＣＰＵ１０は、Ｐ＝ＰY と数式（３２）とに基づいて総合最大電圧降下量ΔＶY を求める。
【０１１７】
更にＣＰＵ１０は、Ｓ５２で求めた総合最大電圧降下量ΔＶY ＝ΔＶ（ＰY ）と数式（１０）とに基づいて、許容電源電圧降下量ΔＶDDY を求め、回路素子３１に関連付けて判定基準記憶部１６４に記憶させ（Ｓ５３）、同様に、Ｓ５２で求めた総合最大電圧降下量ΔＶY ＝ΔＶ（ＰY ）と数式（１０）とに基づいて、許容接地電圧降下量ΔＶSSY を求め、回路素子３１に関連付けて判定基準記憶部１６４に記憶させる（Ｓ５４）。
【０１１８】
ＣＰＵ１０は、判定対象記憶部１６３から電源電圧降下量ΔＶDDDCを読み出し、更に判定基準記憶部１６４から許容電源電圧降下量ΔＶDDY を読み出し（Ｓ５５）、読み出した電源電圧降下量ΔＶDDDCが許容電源電圧降下量ΔＶDDY を超過しているか否かを判定する（Ｓ５６）。電源電圧降下量ΔＶDDDC＞許容電源電圧降下量ΔＶDDY である場合（Ｓ５６でＹＥＳ）、ＣＰＵ１０は回路素子３１は誤作動すると判定し（Ｓ５７）、誤作動するという判定結果を回路素子３１に関連付けて判定結果記憶部１６５に記憶する（Ｓ５８）。
【０１１９】
電源電圧降下量ΔＶDDDC≦許容電源電圧降下量ΔＶDDY である場合（Ｓ５６でＮＯ）、ＣＰＵ１０は、判定対象記憶部１６３から接地電圧降下量ΔＶSSDCを読み出し、更に判定基準記憶部１６４から許容接地電圧降下量ΔＶSSY を読み出し（Ｓ５９）、読み出した接地電圧降下量ΔＶSSDCが許容接地電圧降下量ΔＶSSY を超過しているか否かを判定する（Ｓ６０）。接地電圧降下量ΔＶSSDC＞許容接地電圧降下量ΔＶSSY である場合（Ｓ６０でＹＥＳ）、ＣＰＵ１０は、Ｓ５７にて、回路素子３１は誤作動すると判定し、Ｓ５８にて、誤作動するという判定結果を回路素子３１に関連付けて判定結果記憶部１６５に記憶する。
【０１２０】
接地電圧降下量ΔＶSSDC≦許容接地電圧降下量ΔＶSSY である場合（Ｓ６０でＮＯ）、ＣＰＵ１０は、回路素子３１は誤作動しない正常な回路素子であると判定し（Ｓ６１）、Ｓ５８にて、正常であるという判定結果を回路素子３１に関連付けて判定結果記憶部１６５に記憶する。
【０１２１】
Ｓ５８の処理の完了後、ＣＰＵ１０は、動作検証処理を終了する。なお、動作検証処理の終了前に、Ｓ５８にて判定結果記憶部１６５に記憶された判定結果を、表示部１３に表示させる構成でも良い。
【０１２２】
半導体集積回路３の設計制約条件が変更された場合、変更された設計制約条件に応じて遅延変化量ＰY の値が変更される。ＣＰＵ１０は、変更された遅延変化量ＰY に基づき、動作検証処理を実行する。この場合、判定基準算出処理及び判定対象算出処理は実行する必要がない。
【０１２３】
また、回路素子３１が誤作動すると判定された場合、マスクレイアウトデータが修正される。ＣＰＵ１０は、修正されたマスクレイアウトデータに基づき、判定対象算出処理を実行し、更に、判定対象算出処理の実行結果に基づいて、動作検証処理を実行する。この場合、判定基準算出処理は実行する必要がない。
【０１２４】
ところで、全ての回路素子３１，３１，…に対して動作検証する場合、一の回路素子３１に対して判定基準算出処理、判定対象算出処理及び動作検証処理を順次実行してから他の回路素子３１に対して判定基準算出処理、判定対象算出処理及び動作検証処理を順次実行する。なお、回路素子３１，３１，…夫々に対して判定基準算出処理を順次実行してから、判定対象算出処理を順次実行し、更に動作検証処理を順次実行しても良い。
【０１２５】
以上のような判定基準算出処理、判定対象算出処理及び動作検証処理に関し、Ｓ５３におけるＣＰＵ１０は、記憶手段に記憶してある関係、及び所与の遅延変化量に基づいて、許容電源電圧降下量を求める許容電源電圧降下量算出手段として機能する。また、Ｓ５６におけるＣＰＵ１０は、回路素子３１に係る電源電圧降下量が、許容電源電圧降下量算出手段が求めた許容電源電圧降下量超過であるか否かを判定する判定手段として機能する。
【０１２６】
更に、Ｓ５４におけるＣＰＵ１０は、記憶手段に記憶してある関係、及び所与の遅延変化量に基づいて、許容接地電圧降下量を求める許容接地電圧降下量算出手段として機能する。更にまた、Ｓ６０におけるＣＰＵ１０は、回路素子３１に係る接地電圧降下量が、許容接地電圧降下量算出手段が求めた許容接地電圧降下量超過であるか否かを判定する超過判定手段として機能する。
【０１２７】
Ｓ３５におけるＣＰＵ１０は、回路素子３１の消費電流、及び電源配線３２の抵抗に基づいて、回路素子３１に係る電源電圧降下量を求める電源電圧降下量算出手段として機能し、Ｓ３８におけるＣＰＵ１０は、回路素子３１の消費電流、及び接地配線３３の抵抗に基づいて、回路素子３１に係る接地電圧降下量を求める接地電圧降下量算出手段として機能する。また、判定手段は、電源電圧降下量算出手段が求めた電源電圧降下量が、許容電源電圧降下量超過であるか否かを判定するようにしてあり、超過判定手段は、接地電圧降下量算出手段が求めた接地電圧降下量が、許容接地電圧降下量超過であるか否かを判定するようにしてある。
【０１２８】
Ｓ２２におけるＣＰＵ１０は、回路素子３１に対する入力信号及び出力信号に基づいて、回路素子３１に対して入出力される信号の遅延時間の電圧降下による変化を示す遅延変化量を求める遅延変化量算出手段として機能する。また、記憶手段は、回路素子３１の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量算出手段が算出した遅延変化量の関係を記憶するようにしてある。
【０１２９】
以上のような回路動作検証装置１は、電源電圧降下及び接地電圧降下を考慮しつつ、正確に誤作動を検証することができる。また、回路素子３１の種類に係る電源電圧降下量及び接地電圧降下量並びに遅延変化量の関係である関数ΔＶ（Ｐ）を関係記憶部１６２に記憶しておき、関係記憶部１６２に記憶してある関数ΔＶ（Ｐ）に基づいて許容電源電圧降下量ΔＶDDY 及び許容接地電圧降下量ΔＶSSY を求めるため、電源電圧降下及び接地電圧降下を考慮しつつ、簡易かつ高速に誤作動を検証することができる。
【０１３０】
更に、回路素子が誤作動するか否かの判定の際に、例えばタイミング検証のために論理シミュレーションが不要であるため、簡易かつ高速に誤作動を検証することができる。
【０１３１】
更にまた、回路素子が誤作動すると判定された場合、マスクレイアウトデータを修正して再び回路動作検証を行なうとき、又は、半導体集積回路３の設計制約条件が変更された場合、少なくとも判定基準算出処理は実行する必要がない。つまり、関係記憶部１６２に記憶してある関数ΔＶ（Ｐ）は、変更することなしに再利用することができる。このため、半導体集積回路３の動作検証に要する工程を減少させることができる。また、レイアウトが異なる複数の半導体集積回路３，３，…に対する動作検証を実行する場合、各半導体集積回路３を構成する回路素子３１，３１，…の種類が同一であるとき、関係記憶部１６２に記憶してある関数ΔＶ（Ｐ）を利用することができる。
【０１３２】
なお、条件記憶部１６１及び関係記憶部１６２に、外部から与えられたデータが記憶される構成でも良い。つまり、関数ΔＶ（Ｐ）も所与であって良い。
【図面の簡単な説明】
【０１３３】
【図１】本発明に係る回路動作検証装置の構成を示すブロック図である。
【図２】本発明に係る回路動作検証装置を用いて動作検証を行なうべき半導体集積回路の構成を示すレイアウト図である。
【図３】本発明に係る回路動作検証装置を用いて動作検証を行なうべき半導体集積回路の電圧降下解析用の等価回路の構成を示す回路図である。
【図４】本発明に係る回路動作検証装置を用いて動作検証を行なうべき半導体集積回路の回路素子の構成を示す回路図である。
【図５】本発明に係る回路動作検証装置を用いて動作検証を行なうべき半導体集積回路の回路素子に係る遅延変化を示す説明図である。
【図６】本発明に係る回路動作検証装置を用いて動作検証を行なうべき半導体集積回路の回路素子に係る遅延変化量と総合電圧降下量との関係を示す特性図である。
【図７】本発明に係る回路動作検証装置の判定基準算出処理の手順を示すフローチャートである。
【図８】本発明に係る回路動作検証装置の判定基準算出処理の手順を示すフローチャートである。
【図９】本発明に係る回路動作検証装置の判定対象算出処理の手順を示すフローチャートである。
【図１０】本発明に係る回路動作検証装置の動作検証処理の手順を示すフローチャートである。
【符号の説明】
【０１３４】
１  回路動作検証装置
１０  ＣＰＵ
１６２  関係記憶部（記憶手段）
２  記録媒体
３  半導体集積回路
３１  回路素子
３２  電源配線
３３  接地配線
【図１】
2006195754.tif 000005
【図２】
2006195754.tif 000006
【図３】
2006195754.tif 000007
【図４】
2006195754.tif 000008
【図５】
2006195754.tif 000009
【図６】
2006195754.tif 000010
【図７】
2006195754.tif 000011
【図８】
2006195754.tif 000012
【図９】
2006195754.tif 000013
【図１０】
2006195754.tif 000014