(57)【要約】【課題】  対をなす複数のデータのビット数に関わらず、１つのデータ記憶部に当該対をなす複数のデータを記憶可能であり、且つ、当該データ記憶部の各アドレスを有効活用することができる、データ処理装置、データ処理プログラム、データ処理装置のデータ処理方法を提供することを目的とする。【解決手段】  各アドレスがｎビットで構成されるデータ記憶部と、対をなす第１データと第２データのそれぞれのビット数がｎ／２ビット以下であるか否かを判別するビット数判別部と、当該ビット数判別部が、ｎ／２ビット以下であると判別したとき、データ記憶部の１アドレスに対して、第１データと第２データをともに記憶させ、ｎ／２ビット以下でないと判別したとき、データ記憶部のアドレスに対して、第１データと第２データを交互に記憶させる制御部と、を備えたことを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
各アドレスがｎビットで構成されるデータ記憶部と、
対をなす第１データと第２データのそれぞれのビット数がｎ／２ビット以下であるか否かを判別するビット数判別部と、
前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下であると前記ビット数判別部が判別したときの判別結果に基づいて、前記データ記憶部の１アドレスに対して、前記第１データと前記第２データをともに記憶させ、
前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下でないと前記ビット数判別部が判別したときの判別結果に基づいて、前記データ記憶部のアドレスに対して、前記第１データと前記第２データを交互に記憶させる制御部と、
を備えたことを特徴とするデータ処理装置。
【請求項２】
ＦＩＦＯメモリで構成される前記データ記憶部と、
前記データ記憶部の所定の空き容量が予め設定される設定部と、
前記データ記憶部の実際の空き容量が前記設定部の前記空き容量に達したか否かを判別する容量判別部と、を備え、
前記データ記憶部は、前記データ記憶部の実際の空き容量が前記設定部の前記空き容量に達したと前記容量判別部が判別したときの判別結果に基づいて、前記第１データと前記第２データが前記空き容量に記憶可能となる、
ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記第１データと前記第２データは、記憶媒体に記憶されたデータであって、
前記ビット数判別部は、前記記憶媒体から読み出された前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下であるか否かを判別する、
ことを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
前記データ記憶部より大きい記憶容量を有し、前記記憶媒体に記憶された前記第１データと前記第２データが記憶される一時記憶部を備え、
前記制御部は、
前記データ記憶部の実際の空き容量が前記設定部の前記空き容量に達したと前記容量判別部が判別し、且つ、前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下であると前記ビット数判別部が判別したときの判別結果に基づいて、前記空き容量の１アドレスに対して、前記一時記憶部に記憶された前記第１データと前記第２データをともに記憶させ、
前記データ記憶部の実際の空き容量が前記設定部の前記空き容量に達したと前記容量判別部が判別し、且つ、前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下でないと前記ビット数判別部が判別したときの判別結果に基づいて、前記空き容量のアドレスに対して、前記一時記憶部に記憶された前記第１データと前記第２データを交互に記憶させる、
ことを特徴とする請求項３に記載のデータ処理装置。
【請求項５】
前記一時記憶部は、前記記憶媒体に記憶された全ての前記第１データと全ての前記第２データが記憶される、ことを特徴とする請求項４に記載のデータ処理装置。
【請求項６】
前記一時記憶部は、ダイレクトメモリアクセスによって、
前記記憶媒体から読み出された前記第１データと前記第２データが記憶される、
ことを特徴とする請求項４又は請求項５に記載のデータ処理装置。
【請求項７】
前記第１データは、Ｒチャンネルの音声データであり、
前記第２データは、Ｌチャンネルの音声データである、
ことを特徴とする請求項１乃至請求項６に記載のデータ処理装置。
【請求項８】
対をなす第１データと第２データのそれぞれのビット数がｎ／２ビット以下であるか否かを判別し、
前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下であると判別した場合、データ記憶部の１アドレスに対して、前記第１データと前記第２データをともに記憶させ、
前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下でないと判別した場合、前記データ記憶部のアドレスに対して、前記第１データと前記第２データを交互に記憶させる、
ことを特徴とするデータ処理プログラム。
【請求項９】
各アドレスがｎビットで構成されるデータ記憶部を有するデータ処理装置のデータ処理方法であって、
対をなす第１データと第２データのそれぞれのビット数がｎ／２ビット以下であるか否かを判別し、
前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下であると判別した場合、前記データ記憶部の１アドレスに対して、前記第１データと前記第２データをともに記憶させ、
前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下でないと判別した場合、前記データ記憶部のアドレスに対して、前記第１データと前記第２データを交互に記憶させる、
ことを特徴とするデータ処理装置のデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置、データ処理プログラム、データ処置装置のデータ処理方法に関する。
【背景技術】
【０００２】
対をなす複数のデータであって、適宜信号処理が行われる対象として、例えばＬチャンネル音声データ（以下、Ｌ音声データという）、Ｒチャンネル音声データ（以下、Ｒ音声データという）がある。Ｌ音声データ、Ｒ音声データは、当該信号処理が適切に行われるために、それぞれメモリ（例えば、ＦＩＦＯメモリ（First In First Out））に記憶される。
【０００３】
以下、図１１、図１２を参照して、Ｌ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みついて説明する。図１１は、ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みを示す図である。図１２は、ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みを示す図である。尚、３２ビットのＬ音声データ、Ｒ音声データは、例えばＳＤＲＡＭ３１（Synchronous Dynamic Random Access Memory）に予め交互に記憶されている。同様に、１６ビットのＬ音声データ、Ｒ音声データは、例えばＳＤＲＡＭ４１に予め交互に記憶されている。
【０００４】
ＳＤＲＡＭ３１とＦＩＦＯメモリ２５、３５は、バス３２を通してＬ音声データの転送が行われたり、Ｒ音声データの転送が行われたりする。同様に、ＳＤＲＡＭ４１とＦＩＦＯメモリ４５、５５は、バス４２を通してＬ音声データの転送が行われたり、Ｒ音声データの転送が行われたりする。ＦＩＦＯメモリ２５、３５、４５、５５は、複数のアドレスで構成され、且つ、書き込まれたデータ順に当該データが読み出される。このＦＩＦＯメモリ２５、３５、４５、５５が用いられている理由としては、例えば音声の再生においては、音声が途切れることなく連続して再生されなければならない。そのため、音声を再生するための処理（以下、音声再生処理という）においては絶えず、連続したＬ音声データ、Ｒ音声データが供給されなければならない。しかしながら、例えば、ＳＤＲＡＭ３１からバス３２を通して転送される１組の音声データ（例えば、図１１におけるＬ１、Ｒ１）ごとに音声再生処理をする場合がある。その場合、当該バス３２が他の処理（例えば、映像処理）により所定の間占有され、音声データの供給が途切れてしまう可能性があった。そこで、当該所定の間においても音声再生処理を連続的に行うべく、ＦＩＦＯメモリ２５、３５、４５、５５の複数のアドレスにＬ音声データ、Ｒ音声データを予め記憶させておく。これにより、音声を途絶えることなく再生することが可能となる。上述した理由により、ＦＩＦＯメモリ２５、３５、４５、５５が用いられることとなる。
【０００５】
先ず、図１１を参照して、３２ビットのＬ音声データをＦＩＦＯメモリ２５に書き込む場合と、３２ビットのＲ音声データをＦＩＦＯメモリ３５に書き込む場合について説明する。ＳＤＲＡＭ３１は、各アドレスが３２ビットで構成され、３２ビットのＬ音声データ（Ｌ１、Ｌ２、・・・）とＲ音声データ（Ｒ１、Ｒ２、・・・）が交互に記憶されている。ＦＩＦＯメモリ２５、３５はそれぞれ、例えば１６個のアドレスを有し、各アドレスは３２ビットで構成されている。また、ＦＩＦＯメモリ２５には、音声再生処理によって、例えばスピーカーからＬチャンネルの音声を発生するためのＬ音声データが記憶される。更に、ＦＩＦＯメモリ３５には、音声再生処理によって、例えばスピーカーからＲチャンネルの音声を発生するためのＲ音声データが記憶される。ＳＤＲＡＭ３１に記憶されているＬ音声データ、Ｒ音声データは、例えば制御部（不図示）からの読み出し信号によって、順次読み出される（Ｌ１、Ｒ１、Ｌ２、Ｒ２、・・・）。そして、Ｌ音声データ（Ｌ１、・・・、Ｌ１６）が、ＦＩＦＯメモリ２５のアドレス１からアドレス１６まで順次書き込まれる。同様に、Ｒ音声データ（Ｒ１、・・・、Ｒ１６）が、ＦＩＦＯメモリ３５のアドレス１からアドレス１６まで順次書き込まれる。そして、ＦＩＦＯメモリ２５、３５のアドレス１に記憶されたＬ音声データ（Ｌ１）、Ｒ音声データ（Ｒ１）から順に音声再生処理が行われることとなる。このようにして、３２ビットのＬ音声データ、Ｒ音声データに基づいた、音声が再生されることとなる。また、当該音声再生処理によって、ＦＩＦＯメモリ２５のアドレスに空きが生じると、前述したようにＳＤＲＡＭ３１からＬ音声データが読み出され、ＦＩＦＯメモリ２５に順次書き込まれる。同様に、ＦＩＦＯメモリ３５のアドレスに空きが生じると、前述したようにＳＤＲＡＭ４１からＲ音声データが読み出され、ＦＩＦＯメモリ３５に順次書き込まれる。
【０００６】
次に、図１２を参照して、１６ビットのＬ音声データをＦＩＦＯメモリ４５に書き込む場合と、１６ビットのＲ音声データをＦＩＦＯメモリ５５に書き込む場合について説明する。ＳＤＲＡＭ４１は、各アドレスが３２ビットで構成され、１６ビットのＬ音声データ（Ｌ１、Ｌ２、・・・）と１６ビットのＲ音声データ（Ｒ１、Ｒ２、・・・）が、１アドレスに対してともに記憶されている。このとき、１アドレスの例えば上位１６ビットには、Ｌ音声データが記憶され、下位１６ビットにはＲ音声データが記憶されている。ＦＩＦＯメモリ４５、５５は、それぞれ例えば１６個のアドレスを有し、各アドレスは３２ビットで構成されている。また、ＦＩＦＯメモリ４５には、音声再生処理によって、例えばスピーカーからＬチャンネルの音声を発生するためのＬ音声データが記憶される。更に、ＦＩＦＯメモリ５５には、音声再生処理によって、例えばスピーカーからＲチャンネルの音声を発生するためのＲ音声データが記憶される。ＳＤＲＡＭ４１に記憶されているＬ音声データ、Ｒ音声データは、例えば制御部（不図示）からの読み出し信号によって、交互に読み出される（Ｌ１Ｒ１、Ｌ２Ｒ２・・・）。そして、Ｌ音声データ（Ｌ１、・・・、Ｌ１６）が、ＦＩＦＯメモリ４５のアドレス１からアドレス１６の、例えば下位１６ビットに順次書き込まれる。同様に、Ｒ音声データ（Ｒ１、・・・、Ｒ１６）が、ＦＩＦＯメモリ５５のアドレス１からアドレス１６の、例えば下位１６ビットに順次書き込まれる。そして、ＦＩＦＯメモリ４５、５５のアドレス１に記憶されたＬ音声データ（Ｌ１）、Ｒ音声データ（Ｒ１）から順に音声再生処理が行われることとなる。このようにして、１６ビットのＬ音声データ、Ｒ音声データに基づいた、音声が再生されることとなる。また、当該音声再生処理によって、ＦＩＦＯメモリ４５のアドレスに空きが生じると、前述したようにＳＤＲＡＭ４１からＬ音声データが読み出され、ＦＩＦＯメモリ４５に順次書き込まれる。同様にＦＩＦＯメモリ５５に空きが生じると、前述したようにＳＤＲＡＭ４１からＲ音声データが読み出され、ＦＩＦＯメモリ５５に順次書き込まれる。
【特許文献１】特開２００２−２１６４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年において、例えば持ち運びに便利である等の理由から、前述したＦＩＦＯメモリが組み込まれた機器（例えば、ＰＤＡ（Personal Digital Assistance））の小型化、軽量化が、当該機器の利用者等から要望されている。そこで、当該機器の小型化、軽量化を行う方法の一つとして、機器に組み込まれた回路規模を縮小する方法が考えられる。しかしながら、当該機器においては、前述したように、Ｌ音声データ、Ｒ音声データのビット数に関わらず、３２ビットで構成されたＦＩＦＯメモリがそれぞれ独立して２つ設けられている。そのため、回路規模の縮小が十分に行えない可能性があり、当該機器の利用者等の要望に応えられない恐れがあった。
【０００８】
また、前述したように、１６ビットのＬ音声データがＦＩＦＯメモリ４５に書き込まれる際、ＦＩＦＯメモリ４５の各アドレスの下位１６ビットにのみ、当該Ｌ音声データが記憶される。そのため、残りの上位１６ビットは空き状態となっており、ＦＩＦＯメモリ４５の各アドレスが有効に活用されていないという問題があった。同様に、１６ビットのＲ音声データがＦＩＦＯメモリ５５に書き込まれる際、ＦＩＦＯメモリ５５の各アドレスの下位１６ビットにのみ、当該Ｒ音声データが記憶される。そのため、残りの上位１６ビットは空き状態となっており、ＦＩＦＯメモリ５５の各アドレスが有効に活用されていないという問題もあった。
【０００９】
そこで、本発明は、対をなす複数のデータ（例えば、Ｌ音声データ、Ｒ音声データ）のビット数に関わらず、１つのデータ記憶部（例えば、ＦＩＦＯメモリ）に当該対をなす複数のデータを記憶可能であり、且つ、当該データ記憶部の各アドレスを有効活用することができる、データ処理装置、データ処理プログラム、データ処理装置のデータ処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するための発明は、各アドレスがｎビットで構成されるデータ記憶部と、対をなす第１データと第２データのそれぞれのビット数がｎ／２ビット以下であるか否かを判別するビット数判別部と、前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下であると前記ビット数判別部が判別したときの判別結果に基づいて、前記データ記憶部の１アドレスに対して、前記第１データと前記第２データをともに記憶させ、前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下でないと前記ビット数判別部が判別したときの判別結果に基づいて、前記データ記憶部のアドレスに対して、前記第１データと前記第２データを交互に記憶させる制御部と、を備えたことを特徴とする。
【００１１】
また、データ処理プログラムであって、対をなす第１データと第２データのそれぞれのビット数がｎ／２ビット以下であるか否かを判別し、前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下であると判別した場合、データ記憶部の１アドレスに対して、前記第１データと前記第２データをともに記憶させ、前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下でないと判別した場合、前記データ記憶部のアドレスに対して、前記第１データと前記第２データを交互に記憶させる、ことを特徴とする。
【００１２】
更に、各アドレスがｎビットで構成されるデータ記憶部を有するデータ処理装置のデータ処理方法であって、対をなす第１データと第２データのそれぞれのビット数がｎ／２ビット以下であるか否かを判別し、前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下であると判別した場合、前記データ記憶部の１アドレスに対して、前記第１データと前記第２データをともに記憶させ、前記第１データと前記第２データのそれぞれのビット数がｎ／２ビット以下でないと判別した場合、前記データ記憶部のアドレスに対して、前記第１データと前記第２データを交互に記憶させる、ことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、回路規模を縮小することができ、且つ、データ記憶部の各アドレスを有効活用することができる、データ処理装置、データ処理プログラム、データ処理装置のデータ処理方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１５】
＜＜第１の実施形態＞＞
＝＝＝データ処理装置、音声出力部の構成の一例＝＝＝
図１を参照しつつ、本発明に係るデータ処理装置について説明する。図１は、本発明に係るデータ処理装置及び音声出力部の構成の一例を示すブロック図である。尚、図１のデータ処理装置は、例えばマイクロコンピュータに用いられるものとし、当該マイクロコンピュータは、後述する構成を有することとする。また、本実施形態において、データ処理装置にて処理されるデータは、Ｌチャンネル音声データ（第１データ。以下、Ｌ音声データという）、Ｒチャンネル音声データ（第２データ。以下、Ｒ音声データという）であるものとして説明する。更に、図１のデータ処理装置には、Ｌ音声データ、Ｒ音声データに基づいて音声を再生するための音声出力部３８が設けられている。
【００１６】
図１において、マイクロコンピュータ１は、ＣＰＵ２（Central Processing Unit）、制御部３（ビット数判別部）、データ処理部４、シフトレジスタ５、メモリコントローラ６、インターフェース７を有している。また、ＣＰＵ２、制御部３、データ処理部４、メモリコントローラ６、インターフェース７は、バス８を通して、Ｌ音声データの転送が行われたり、Ｒ音声データの転送が行われたりする。また、データ処理部４は、フラグ１１、制御部１２、ＦＩＦＯメモリ１３（データ記憶部）、判別部１４（容量判別部）、レジスタ１５（設定部）を有している。
【００１７】
メモリーカード９（例えば、ＳＤメモリーカード（Secure Digital Memory Card）、記憶媒体）には、Ｌ音声データ、Ｒ音声データが予め記憶されている。また、メモリーカード９には、例えば、Ｌ音声データ、Ｒ音声データの１ワードのビット数を表す情報が記憶されたフラグ（不図示）が設けられている。メモリーカード９は、インターフェース７と接続される。制御部３は、後述するようにダイレクトメモリアクセスによって、Ｌ音声データ、Ｒ音声データの読み出し、又は書き込みを行うべく設けられている。メモリーカード９に記憶されたＬ音声データ、Ｒ音声データは、制御部３の読み出し指示に基づくダイレクトメモリアクセスによって、インターフェース７を介して読み出される。読み出されたＬ音声データ、Ｒ音声データは、バス８を通して、ＳＤＲＡＭ１０に転送される。
【００１８】
メモリコントローラ６には、ＳＤＲＡＭ１０（一時記憶部）が接続されている。ＳＤＲＡＭ１０は、各アドレスが３２ビットで構成されている。ＳＤＲＡＭ１０には、制御部３の書き込み指示に基づくダイレクトメモリアクセスによって、メモリコントローラ６を介して、メモリーカード９からのＬ音声データ、Ｒ音声データが書き込まれる。また、ＳＤＲＡＭ１０に書き込まれたＬ音声データ、Ｒ音声データは、制御部３の読み出し指示に基づいて、メモリコントローラ６を介して読み出される。制御部３にて読み出されたＬ音声データ、Ｒ音声データは、バス８を通して、データ処理部４のＦＩＦＯメモリ１３に転送される。尚、ＳＤＲＡＭ１０は、メモリーカード９の全てのＬ音声データ、及び全てのＲ音声データが記憶可能な記憶容量を有している。また、本実施形態においてはＳＤＲＡＭ１０を用いているがこれに限るものではない。Ｌ音声データ、Ｒ音声データの書き込み、読み出しが可能なメモリ、例えば、ＳＤＲＡＭ１０よりも高速で読み書き可能なＤＤＲＳＤＲＡＭ（Double Data Rate SDRAM）を用いても良い。
【００１９】
制御部３は、インターフェース７にメモリーカード９が接続されたことを認識すると、メモリーカード９に設けられたフラグから、Ｌ音声データ、Ｒ音声データの１ワードのビット数を表す情報を読み出す。そして、制御部３は、フラグからのＬ音声データ、Ｒ音声データのビット数が１６ビット（ｎ／２）以下であるか否かを判別する。このとき、Ｌ音声データ、Ｒ音声データの１ワードのビット数が１６ビット以下である場合には、当該Ｌ音声データ、Ｒ音声データは、１ワード１６ビットであることを表している。また、Ｌ音声データ、Ｒ音声データの１ワードのビット数が１６ビット以下でない場合には、当該Ｌ音声データ、Ｒ音声データは、１ワード３２ビットであることを表している。以下、Ｌ音声データ、Ｒ音声データは、１ワード１６ビット又は３２ビットのいずれかであるものとして説明する。
【００２０】
制御部３は、例えば、Ｌ音声データ、Ｒ音声データのビット数が１６ビットであると判別した場合、データ処理部４のフラグ１１に、例えば“０”を記憶させる。また、制御部３は、例えば、Ｌ音声データ、Ｒ音声データのビット数が３２ビットであると判別した場合、データ処理部４のフラグ１１に、例えば“１”を記憶させる。次に、制御部３は、ダイレクトメモリアクセスによって、メモリーカード９に記憶されているＬ音声データ、Ｒ音声データを、インターフェース７を介して読み出す。更に、制御部３は、ダイレクトメモリアクセスによって、メモリーカード９からのＬ音声データ、Ｒ音声データを、メモリコントローラ６を介してＳＤＲＡＭ１０に書き込む。データ処理部４の判別部１４は、後述するようにＦＩＦＯメモリ１３にＬ音声データ、Ｒ音声データを書き込むべく、データリクエスト信号Ｃを制御部３に発生する。制御部３は、判別部１４からのデータリクエスト信号Ｃに基づいて、ＳＤＲＡＭ１０からＬ音声データ、Ｒ音声データを読み出す。
【００２１】
尚、制御部３は、レジスタ１６を有している。当該レジスタ１６には、判別部１４からのデータリクエスト信号Ｃに基づいて、ＳＤＲＡＭ１０からＦＩＦＯメモリ１３に転送するＬ音声データ、Ｒ音声データのデータ数が設定されている。例えば、レジスタ１６にデータ数“４”が設定されている場合、ＳＤＲＡＭ１０の４個のアドレス分のＬ音声データ、Ｒ音声データが読み出されたとき、制御部３は、データ処理部４にリクエストクリア信号Ｅを送信する。判別部１４は、当該リクエストクリア信号に基づいて、データリクエスト信号Ｃの発生を停止する。そして、制御部３は、判別部１４からのデータリクエスト信号Ｃを受信しなくなると、ＳＤＲＡＭ１０からのＬ音声データ、Ｒ音声データの読み出しを停止する。
【００２２】
フラグ１１には、メモリーカード９に記憶されたＬ音声データ、Ｒ音声データのビット数が１６ビットであると制御部３が判別した場合、“０”が記憶される。また、フラグ１１には、メモリーカード９に記憶されたＬ音声データ、Ｒ音声データのビットが３２ビットであると制御部３が判別した場合、“１”が記憶される。ＦＩＦＯメモリ１３は、先頭アドレス１から最終アドレス１６までの１６個のアドレスを有し、各アドレスは３２ビットで構成されている。また、ＦＩＦＯメモリ１３は、データがアドレス１から順に書き込まれ、データがアドレス１から順に読み出される。制御部１２は、フラグ１１に“０”が記憶されていると判別すると、ＦＩＦＯメモリ１３の先頭アドレス１から順に、Ｌ音声データ、Ｒ音声データを書き込ませる。このときの制御部１２のＦＩＦＯメモリ１３への書き込みは、１アドレスの例えば上位１６ビットにＬ音声データを書き込ませ、下位１６ビットにＲ音声データを書き込ませる。また、制御部１２は、フラグ１１に“１”が記憶されている場合、ＦＩＦＯメモリ１３のアドレスに対して、ＳＤＲＡＭ１０からのＬ音声データ、Ｒ音声データを交互に記憶させる。レジスタ１５には、ＦＩＦＯメモリ１３の１６個の各アドレスのうち、任意のアドレスが設定される。
【００２３】
以下、例えば、レジスタ１５にアドレス１６が設定されているものとして説明する。判別部１４は、レジスタ１５に設定されているアドレス１６に応じたＦＩＦＯメモリ１３のアドレス１６に、Ｌ音声データ又はＲ音声データが記憶されているか否かを判別する。そして、判別部１４は、ＦＩＦＯメモリ１３のアドレス１６にＬ音声データ又はＲ音声データが記憶されていないと判別したとき、データリクエスト信号Ｃを発生する。当該データリクエスト信号Ｃは、データ処理部４から制御部３に送信される。また、判別部１４は、前述したように制御部３からのリクエストクリア信号Ｅに基づいて、データリクエスト信号Ｃの発生を停止する。
【００２４】
ＣＰＵ２は、ＲＯＭ（Read Only Memory、不図示）のアドレスを指定するアドレスカウンタ（不図示）、ＲＯＭから読み出されるプログラムデータを解読するプログラムロジックアレイ（不図示）、論理演算を行う演算論理ユニット（不図示）、演算データを一時格納するレジスタ（不図示）等を有する。そして、ＣＰＵ２は、マイクロコンピュータ１全体の制御を行う。
【００２５】
シフトレジスタ５は、ＦＩＦＯメモリ１３からパラレルに出力されてくるＬ音声データ、Ｒ音声データを、マルチプレクサ１７にシリアルに出力する。
【００２６】
更に、図１において、音声出力部３８は、マルチプレクサ１７、バッファ１９、２０、Ｄ／Ａコンバータ２３、２４、アンプ２６、２７を有する。尚、マルチプレクサ１７、バッファ１９間、マルチプレクサ１７、バッファ２０間、バッファ１９、Ｄ／Ａコンバータ２３間、バッファ２０、Ｄ／Ａコンバータ２４間のラインは、３２ビットのラインである。
【００２７】
マルチプレクサ１７は、例えば、切替部（不図示）からの切替信号によって、シフトレジスタ５からシリアルに出力されてきたＬ音声データをバッファ１９に出力する。バッファ１９は、マルチプレクサ１７からのＬ音声データを保持する。同様に、マルチプレクサ１７は、切替部からの切替信号によって、シフトレジスタ５からシリアルに出力されてきたＲ音声データをバッファ２０に出力する。バッファ２０は、マルチプレクサ１７からのＲ音声データを保持する。
【００２８】
バッファ１９に保持されたＬ音声データ、バッファ２０に保持されたＲ音声データは、同じタイミングでそれぞれＤ／Ａコンバータ２３、２４に出力される。  
Ｄ／Ａコンバータ２３は、デジタル値であるＬ音声データをアナログ値に変換して、アンプ２６に出力する。Ｄ／Ａコンバータ２４は、デジタル値であるＲ音声データをアナログ値に変換して、アンプ２７に出力する。  
アンプ２６は、Ｄ／Ａコンバータ２３からのＬ音声データを所定のレベルに増幅してスピーカー２８に出力する。アンプ２７は、Ｄ／Ａコンバータ２４からのＲ音声データを所定のレベルに増幅してスピーカー２９に出力する。  
スピーカー２８は、所定のレベルに増幅されたＬ音声データに基づいたＬチャンネルの音声を発生する。スピーカー２９は、所定のレベルに増幅されたＲ音声データに基づいたＲチャンネルの音声を発生する。
【００２９】
＝＝＝データ処理装置の動作＝＝＝
図１、図３、図５を参照しつつ、本発明に係るデータ処理装置の動作について説明する。図３は、ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリ１３への書き込みを示すタイミングチャートである。図５は、ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリ１３への書き込みを示す図である。尚、図５のＳＤＲＡＭ１０の各１段は１アドレスを示しているものとする。また、３２ビットのＬ音声データ、Ｒ音声データは、図１のメモリーカード９に予め記憶されているものとして説明する。更に、本実施形態では、レジスタ１５には、アドレス１６が設定されているものとし、レジスタ１６には、データ数“８”が設定されているものとして説明する。
【００３０】
先ず、メモリーカード９がインターフェース７に接続されると、制御部３は接続されたことを認識する。そして、制御部３は、メモリーカード９に設けられたフラグから、Ｌ音声データ、Ｒ音声データの１ワードのビット数を表す情報を読み出す。制御部３は、Ｌ音声データ、Ｒ音声データの１ワードのビット数が３２ビットであると判別すると、データ処理部４のフラグ１１に“１”を記憶させる。
【００３１】
次に、制御部３は、ダイレクトメモリアクセスによって、メモリーカード９に記憶されているＬ音声データ、Ｒ音声データを、インターフェース７を介して読み出す。更に、制御部３は、ダイレクトメモリアクセスによって、メモリコントローラ６を介して当該Ｌ音声データ、Ｒ音声データを、ＳＤＲＡＭ１０のアドレスに対して交互に書き込む。（図５、ＳＤＲＡＭ１０参照）。
【００３２】
データ処理部４の判別部１４は、レジスタ１５に設定されているアドレス１６に応じたＦＩＦＯメモリ１３のアドレス１６に、Ｌ音声データ又はＲ音声データが記憶されているか否かを判別する。そして、判別部１４は、ＦＩＦＯメモリ１３のアドレス１６にＬ音声データ又はＲ音声データが記憶されていないと判別したとき、データリクエスト信号Ｃを発生する。当該データリクエスト信号Ｃは、データ処理部１４から制御部３に送信される（図３、ｔ０）。
【００３３】
制御部３は、データリクエスト信号Ｃに基づいて、メモリコントローラ６を介してＳＤＲＡＭ１０からＬ音声データ、Ｒ音声データを読み出す（図３、バスデータ（ＳＤＲＡＭ１０、制御部３間））。このとき、レジスタ１６には、データ数“８”が設定されているため、制御部３は、ＳＤＲＡＭ１０からのＬ音声データ、Ｒ音声データが８個（Ｌ１、Ｒ１、Ｌ２、Ｒ２、Ｌ３、Ｒ３、Ｌ４、Ｒ４）読み出されたとき、データ処理部４にリクエストクリア信号Ｅを送信する（図３、ｔ１）。判別部１４は、制御部３からのリクエストクリア信号Ｅに基づいて、データリクエスト信号Ｃの発生を停止する（図３、ｔ２）。よって、ＳＤＲＡＭ１０に記憶されたＬ５以降のＬ音声データ、Ｒ音声データは読み出されなくなる。ＳＤＲＡＭ１０から読み出されたＬ音声データ、Ｒ音声データ（Ｌ１、Ｒ１、Ｌ２、Ｒ２、Ｌ３、Ｒ３、Ｌ４、Ｒ４）は、一旦、制御部３のバッファ（不図示）に保持される（図３、制御部３のバッファ）。そして、Ｌ音声データ、Ｒ音声データ（Ｌ１、Ｒ１、Ｌ２、Ｒ２、Ｌ３、Ｒ３、Ｌ４、Ｒ４）は、バス８を通して、ＦＩＦＯメモリ１３に書き込まれる（図３、バスデータ（制御部３、データ処理部４間））。このとき、制御部１２は、フラグ１１に“１”が記憶されていると判別すると、ＦＩＦＯメモリ１３の先頭アドレス１からアドレス８まで、Ｌ音声データ、Ｒ音声データ（Ｌ１、Ｒ１、Ｌ２、Ｒ２、Ｌ３、Ｒ３、Ｌ４、Ｒ４）を交互に書き込ませる（図３、図５、アドレス１乃至アドレス８）。
【００３４】
更に、判別部１４は、レジスタ１５に設定されているアドレス１６に応じたＦＩＦＯメモリ１３のアドレス１６に、Ｌ音声データ又はＲ音声データが記憶されているか否かを判別する。そして、判別部１４は、ＦＩＦＯメモリ１３のアドレス１６にＬ音声データ又はＲ音声データが記憶されていないと判別したとき、データリクエスト信号Ｃを発生する。そして、当該データリクエスト信号Ｃは、データ処理部４から制御部３に送信される。そして、上述したように、ＦＩＦＯメモリ１３のアドレス９からアドレス１６に、Ｌ音声データ又はＲ音声データが交互に書き込まれる（図５、アドレス９乃至アドレス１６）。
【００３５】
シフトレジスタ５は、ＦＩＦＯメモリ１３からパラレルに出力されてくる、例えばアドレス１に記憶されたＬ音声データＬ１を、マルチプレクサ１７にシリアルに出力する。マルチプレクサ１７は、例えば、切替部（不図示）からの切替信号によって、シフトレジスタ５からのＬ音声データＬ１をバッファ１９に出力する。バッファ１９は、マルチプレクサ１７からのＬ音声データＬ１を保持する。
【００３６】
次に、シフトレジスタ５は、ＦＩＦＯメモリ１３からパラレルに出力されてくる、例えばアドレス２に記憶されたＲ音声データＲ１を、マルチプレクサ１７にシリアルに出力する。マルチプレクサ１７は、切替部からの切替信号によって、シフトレジスタ５からのＲ音声データＲ１をバッファ２０に出力する。バッファ２０は、マルチプレクサ１７からのＲ音声データＲ１を保持する。
【００３７】
バッファ１９に保持されたＬ音声データＬ１と、バッファ２０に保持されたＲ音声データＲ１は、それぞれ同じタイミングでＤ／Ａコンバータ２３、２４に出力される。  
Ｄ／Ａコンバータ２３は、デジタル値であるＬ音声データＬ１をアナログ値に変換してアンプ２６に出力する。Ｄ／Ａコンバータ２４は、デジタル値であるＲ音声データＲ１をアナログ値に変換してアンプ２７に出力する。  
アンプ２６は、Ｄ／Ａコンバータ２３からのＬ音声データＬ１を所定のレベルに増幅してスピーカー２８に出力する。アンプ２７は、Ｄ／Ａコンバータ２４からのＲ音声データＲ１を所定のレベルに増幅してスピーカー２９に出力する。  
よって、スピーカー２８は、所定のレベルに増幅されたＬ音声データＬ１に基づいたＬチャンネルの音声が発生する。また、スピーカー２９は、所定のレベルに増幅されたＲ音声データＲ１に基づいた音声が発生されることとなる。上述した処理を繰り返すことにより、Ｌ音声データ（Ｌ２、Ｌ３、・・・）、Ｒ音声データ（Ｒ２、Ｒ３、・・・）に基づいた音声が連続して発生されることとなる。
【００３８】
＜＜第２の実施形態＞＞
＝＝＝データ処理装置、音声出力部の構成の一例＝＝＝
第２の実施形態における、本発明に係るデータ処理装置及び音声出力部の構成の一例については、第１の実施形態のとおりである。
【００３９】
＝＝＝データ処理装置、音声出力部の動作＝＝＝
図１、図４、図６を参照しつつ、本発明に係るデータ処理装置の動作について説明する。図４は、ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリ１３への書き込みを示すタイミングチャートである。図６は、ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリ１３への書き込みを示す図である。尚、図６のＳＤＲＡＭ１０の各１段は１アドレスを示しているものとする。また、１６ビットのＬ音声データ、Ｒ音声データは、図１のメモリーカード９に予め記憶されているものとして説明する。更に、本実施形態では、レジスタ１５には、アドレス１６が設定されているものとし、レジスタ１６には、データ数“４”が設定されているものとして説明する。
【００４０】
先ず、メモリーカード９がインターフェース７に接続されると、制御部３は接続されたことを認識する。そして、制御部３は、メモリーカード９に設けられたフラグから、Ｌ音声データ、Ｒ音声データの１ワードのビット数を表す情報を読み出す。制御部３は、Ｌ音声データ、Ｒ音声データの１ワードのビット数が１６ビットであると判別すると、データ処理部４のフラグ１１に“０”を記憶させる。
【００４１】
次に、制御部３は、ダイレクトメモリアクセスによって、メモリーカード９に記憶されているＬ音声データ、Ｒ音声データを、インターフェース７を介して読み出す。更に、制御部３は、ダイレクトメモリアクセスによって、メモリコントローラ６を介して当該Ｌ音声データ、Ｒ音声データを、ＳＤＲＡＭ１０の１アドレスに対して書き込む。このときのＳＤＲＡＭ１０へのＬ音声データ、Ｒ音声データの書き込みは、１アドレスの例えば上位１６ビットにＬ音声データが記憶され、下位１６ビットにＲ音声データが記憶される（図６、ＳＤＲＡＭ１０参照）。
【００４２】
データ処理部４の判別部１４は、レジスタ１５に設定されているアドレス１６に応じたＦＩＦＯメモリ１３のアドレス１６に、Ｌ音声データ又はＲ音声データが記憶されているか否かを判別する。そして、判別部１４は、ＦＩＦＯメモリ１３のアドレス１６にＬ音声データ又はＲ音声データが記憶されていないと判別したとき、データリクエスト信号Ｃを発生する。当該データリクエスト信号Ｃは、データ処理部１４から制御部３に送信される（図４、ｔ３）。
【００４３】
制御部３は、データリクエスト信号Ｃに基づいて、メモリコントローラ６を介してＳＤＲＡＭ１０からＬ音声データ、Ｒ音声データを読み出す（図４、バスデータ（ＳＤＲＡＭ１０、制御部３間））。このとき、レジスタ１６には、データ数“４”が設定されているため、制御部３は、ＳＤＲＡＭ１０からのＬ音声データ、Ｒ音声データが４個（Ｌ１Ｒ１、Ｌ２Ｒ２、Ｌ３Ｒ３、Ｌ４Ｒ４）読み出された時、データ処理部４にリクエストクリア信号Ｅを送信する（図４、ｔ４）。判別部１４は、制御部３からのリクエストクリア信号Ｅに基づいて、データリクエスト信号Ｃの発生を停止する（図４、ｔ５）。よって、ＳＤＲＡＭ１０に記憶されたＬ５Ｒ５以降のＬ音声データ、Ｒ音声データは読み出されなくなる。ＳＤＲＡＭ１０から読み出されたＬ音声データ、Ｒ音声データ（Ｌ１Ｒ１、Ｌ２Ｒ２、Ｌ３Ｒ３、Ｌ４Ｒ４）は、一旦、制御部３のバッファ（不図示）に保持される（図４、制御部３のバッファ）。そして、Ｌ音声データ、Ｒ音声データ（Ｌ１Ｒ１、Ｌ２Ｒ２、Ｌ３Ｒ３、Ｌ４Ｒ４）は、バス８を通して、ＦＩＦＯメモリ１３に書き込まれる（図４、バスデータ（制御部３、データ処理部４間））。このとき、制御部１２は、フラグ１１に“０”が記憶されていると判別すると、ＦＩＦＯメモリ１３の先頭アドレス１からアドレス４まで、Ｌ音声データ、Ｒ音声データを書き込ませる。このときの制御部１２のＦＩＦＯメモリ１３への書き込みは、１アドレスの例えば上位１６ビットにＬ音声データ（Ｌ１、Ｌ２、Ｌ３、Ｌ４）を書き込ませ、下位１６ビットにＲ音声データ（Ｒ１、Ｒ２、Ｒ３、Ｒ４）を書き込ませる（図４、図６、アドレス１乃至アドレス４）。
【００４４】
更に、判別部１４は、レジスタ１５に設定されているアドレス１６に応じたＦＩＦＯメモリ１３のアドレス１６に、Ｌ音声データ又はＲ音声データが記憶されているか否かを判別する。そして、判別部１４は、ＦＩＦＯメモリ１３のアドレス１６にＬ音声データ又はＲ音声データが記憶されていないと判別したとき、データリクエスト信号Ｃを発生する。当該データリクエスト信号Ｃは、データ処理部４から制御部３に送信される。そして、上述したように、ＦＩＦＯメモリ１３のアドレス５からアドレス１６に、Ｌ音声データ又はＲ音声データが書き込まれる（図６、アドレス５乃至アドレス１６）。
【００４５】
シフトレジスタ５は、ＦＩＦＯメモリ１３からパラレルに出力されてくる、例えばアドレス１に記憶されたＬ１Ｒ１を、マルチプレクサ１７にシリアルに出力する。  
マルチプレクサ１７は、切替部からの切替信号によって、Ｌ１Ｒ１の上位１６ビットの音声データＬ１をバッファ１９に出力する。バッファ１９は、マルチプレクサ１７からのＬ音声データＬ１を保持する。同様に、マルチプレクサ１７は、Ｌ１Ｒ１の下位１６ビットの音声データＲ１をバッファ２０に出力する。バッファ２０は、マルチプレクサ１７からのＲ音声データＲ１を保持する。  
バッファ１９に保持されたＬ音声データＬ１と、バッファ２０に保持されたＲ音声データＲ１は、それぞれ同じタイミングでＤ／Ａコンバータ２３、２４に出力される。
【００４６】
尚、マルチプレクサ１７、バッファ１９間、マルチプレクサ１７、バッファ２０間、バッファ１９、Ｄ／Ａコンバータ２３間、バッファ２０、Ｄ／Ａコンバータ２４間のラインは、３２ビットのラインである。そのため、１６ビットのデータを出力する場合、例えば、ラインの上位１６ビットを用いる。その場合、Ｄ／Ａコンバータ２３、２４は、当該ラインの上位１６ビットのデータに対して後述する処理を行い、下位１６ビットのデータは無視するものとして説明する。
【００４７】
Ｄ／Ａコンバータ２３は、デジタル値であるＬ音声データＬ１をアナログ値に変換してアンプ２６に出力する。Ｄ／Ａコンバータ２４は、デジタル値であるＲ音声データＲ１をアナログ値に変換してアンプ２７に出力する。  
アンプ２６は、Ｄ／Ａコンバータ２３からのＬ音声データＬ１を所定のレベルに増幅してスピーカー２８に出力する。アンプ２７は、Ｄ／Ａコンバータ２４からのＲ音声データＲ１を所定のレベルに増幅してスピーカー２９に出力する。  
よって、スピーカー２８は、所定のレベルに増幅されたＬ音声データＬ１に基づいたＬチャンネルの音声が発生する。また、スピーカー２９は、所定のレベルに増幅されたＲ音声データＲ１に基づいた音声が発生されることとなる。上述した処理を繰り返すことにより、Ｌ音声データ（Ｌ２、Ｌ３、・・・）、Ｒ音声データ（Ｒ２、Ｒ３、・・・）に基づいた音声が連続して発生されることとなる。
【００４８】
＜＜第３の実施形態＞＞
＝＝＝データ処理装置、音声入力部の構成の一例＝＝＝
図２を参照しつつ、本発明に係るデータ処理装置について説明する。図２は、本発明に係るデータ処理装置及び音声入力部の構成の一例を示すブロック図である。尚、図２のデータ処理装置は、例えばマイクロコンピュータに用いられるものとし、当該マイクロコンピュータは、後述する構成を有することとする。また、本実施形態において、データ処理部にて処理されるデータは、Ｌ音声データ、Ｒ音声データであるものとして説明する。更に、図２のデータ処理装置には、マイク３６からのＬ音声データ、Ｒ音声データを録音するための音声入力部３９が設けられている。
【００４９】
図２において、音声入力部３９は、マルチプレクサ１８、バッファ２１、２２、Ａ／Ｄコンバータ３３、３４、制御部３０、フラグ３７を有する。尚、マルチプレクサ１８、バッファ２１間、マルチプレクサ１８、バッファ２２間、バッファ２１、Ａ／Ｄコンバータ３３間、バッファ２２、Ａ／Ｄコンバータ３４間のラインは、３２ビットのラインである。
【００５０】
フラグ３７は、例えば、１６ビットのビット数でマイク３６からのＬ音声データ、Ｒ音声データをＦＩＦＯメモリ１１３に記憶させる場合、例えば、入力部（不図示）からの入力によって“０”が記憶される。また、フラグ３７は、例えば、３２ビットのビット数でマイク３６からのＬ音声データ、Ｒ音声データをＦＩＦＯメモリ１１３に記憶させる場合、例えば、入力部からの入力によって“１”が記憶される。  
Ａ／Ｄコンバータ３３は、マイク３６からのアナログ値であるＬ音声データを３２ビットのデジタル値に変換する。
【００５１】
制御部３０は、フラグ３７に“０”が記憶されている場合、Ａ／Ｄコンバータ３３で生成される３２ビットのＬ音声データを１６ビットのＬ音声データとして出力させる。このとき、制御部３０は、３２ビットのＬ音声データの例えば上位１６ビットを取り出し、下位１６ビットを無視して、１６ビットのＬ音声データとして出力させる。  
Ａ／Ｄコンバータ３４は、マイク３６からのアナログ値であるＲ音声データを３２ビットのデジタル値に変換する。
【００５２】
制御部３０は、フラグ３７に“０”が記憶されている場合、Ａ／Ｄコンバータ３４で生成される３２ビットのＲ音声データを１６ビットのＲ音声データとして出力させる。このとき、制御部３０は、３２ビットのＲ音声データの例えば上位１６ビットを取り出し、下位１６ビットを無視して、１６ビットのＲ音声データとして出力させる。  
また、制御部３０は、フラグ３７に“１”が記憶されている場合、Ａ／Ｄコンバータ３３、３４にて変換された３２ビットのＬ音声データ、Ｒ音声データを出力させる。
【００５３】
バッファ２１には、Ａ／Ｄコンバータ３３からのＬ音声データが保持される。バッファ２２には、Ａ／Ｄコンバータ３４からのＲ音声データが保持される。  
マルチプレクサ１８は、バッファ２１からのＬ音声データと、バッファ２２からのＲ音声データを、例えば切替部（不図示）からの切替信号によって、交互にシリアルに出力させる。
【００５４】
更に、図２において、マイクロコンピュータ１０１は、ＣＰＵ１０２、制御部１０３、データ処理部１０４、シフトレジスタ１０５、メモリコントローラ１０６、インターフェース１０７を有している。ＣＰＵ１０２、制御部１０３、データ処理部１０４、メモリコントローラ１０６、インターフェース１０７は、バス１０８を通して、Ｌ音声データの転送が行われたり、Ｒ音声データの転送が行われたりする。  
シフトレジスタ１０５は、マルチプレクサ１８からの、Ｌ音声データ、Ｒ音声データを、ＦＩＦＯメモリ１１３にパラレルに出力する。  
データ処理部１０４は、フラグ１１１、制御部１１２、ＦＩＦＯメモリ１１３、判別部１１４、レジスタ１１５を有する。
【００５５】
フラグ１１１は、フラグ３７と同じ値（“０”又は“１”）が記憶される。ＦＩＦＯメモリ１１３は、先頭アドレス１から最終アドレス１６までの１６個のアドレスを有し、各アドレスは、３２ビットで構成されている。また、ＦＩＦＯメモリ１１３は、データがアドレス１から順に書き込まれ、データがアドレス１から順に読み出される。制御部１１２は、フラグ１１１に“０”が記憶されていると判別すると、ＦＩＦＯメモリ１１３の先頭アドレス１から順に、Ｌ音声データ、Ｒ音声データを書き込ませる。このときの制御部１１２のＦＩＦＯメモリ１１３への書き込みは、１アドレスの例えば上位１６ビットにＬ音声データを書き込ませ、下位１６ビットにＲ音声データを書き込ませる。また、制御部１１２は、フラグ１１１に“１”が記憶されている場合、シフトレジスタ１０５からのＬ音声データとＲ音声データを、ＦＩＦＯメモリ１１３のアドレスに対して、交互に書き込ませる。レジスタ１１５には、ＦＩＦＯメモリ１１３の１６個の各アドレスのうち、任意のアドレスが設定される。以下、例えば、レジスタ１１５にアドレス１２が設定されているものとして説明する。判別部１１４は、レジスタ１１５に設定されているアドレス１２に応じたＦＩＦＯメモリ１１３のアドレス１２に、Ｌ音声データ又はＲ音声データが記憶されているか否かを判別する。そして、判別部１１４は、ＦＩＦＯメモリ１１３のアドレス１２にＬ音声データ又はＲ音声データが記憶されていると判別した場合、データリクエスト信号Ｄを発生する。制御部１０３は、後述するようにダイレクトメモリアクセスによって、Ｌ音声データ、Ｒ音声データの読み出し、又は書き込みを行うべく設けられている。前述のデータリクエスト信号Ｄは、データ処理部１０４から制御部１０３に送信される。また、判別部１１４は、制御部１０３からのリクエストクリア信号Ｆに基づいて、データリクエスト信号Ｄの発生を停止する。
【００５６】
制御部１０３は、判別部１１４からのデータリクエスト信号Ｄに基づいて、ＦＩＦＯメモリ１１３からＬ音声データ、Ｒ音声データを読み出す。尚、制御部１０３は、レジスタ１１６を有し、当該レジスタ１１６には、判別部１１４からのデータリクエスト信号Ｄに基づいて、ＦＩＦＯメモリ１１３から読み出すＬ音声データ、Ｒ音声データのデータ数が設定されている。例えば、レジスタ１１６にデータ数“１２”が設定されている場合、ＦＩＦＯメモリ１１３の１２個のアドレス分のＬ音声データ、Ｒ音声データが読み出されたとき、制御部１０３は、データ処理部１０４にリクエストクリア信号Ｆを送信する。判別部１１４は、前述したとおり当該リクエストクリア信号Ｆに基づいて、データリクエスト信号Ｄの発生を停止する。そして、制御部１０３は、判別部１１４からのデータリクエスト信号Ｄが受信されなくなると、ＦＩＦＯメモリ１１３からの読み出しを停止する。メモリコントローラ１０６には、ＳＤＲＡＭ１１０が接続されている。ＳＤＲＡＭ１１０は、各アドレスが３２ビットで構成されている。制御部１０３は、ＦＩＦＯメモリ１１３から読み出したＬ音声データ、Ｒ音声データを、メモリコントローラ１０６を介して、ＳＤＲＡＭ１１０に書き込ませる。インターフェース１０７には、メモリーカード１０９が接続される。制御部１０３は、例えば、ＦＩＦＯメモリ１１３から読み出すＬ音声データ、Ｒ音声データがないと判別すると、ダイレクトメモリアクセスによって、ＳＤＲＡＭ１１０に書き込まれたＬ音声データ、Ｒ音声データを、メモリコントローラ１０６を介して読み出す。更に、制御部１０３は、ダイレクトメモリアクセスによって、ＳＤＲＡＭ１１０からのＬ音声データ、Ｒ音声データを、インターフェース１０７を介してメモリーカード１０９に書き込む。
【００５７】
ＣＰＵ１０２は、ＲＯＭ（不図示）のアドレスを指定するアドレスカウンタ（不図示）、ＲＯＭから読み出されるプログラムデータを解読するプログラムロジックアレイ（不図示）、論理演算を行う演算論理ユニット（不図示）、演算データを一時格納するレジスタ（不図示）等を有する。そして、ＣＰＵ１０２は、マイクロコンピュータ１０１全体の制御を行う。
【００５８】
＝＝＝データ処理装置、音声入力部の動作＝＝＝
図２、図７、図９を参照しつつ、本発明に係るデータ処理装置のデータ処理動作について説明する。図７は、ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＳＤＲＡＭ１１０への書き込みを示すタイミングチャートである。図９は、ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＳＤＲＡＭ１１０への書き込みを示す図である。尚、図９のＳＤＲＡＭ１１０の各１段は１アドレスを示しているものとする。また、図２のフラグ３７、１１１には、３２ビットのＬ音声データ、Ｒ音声データをＦＩＦＯメモリ１１３に書き込むべく、“１”が記憶されているものとする。更に、レジスタ１１５には、アドレス４が設定されているものとし、レジスタ１１６には、データ数“４”が設定されているものとして説明する。
【００５９】
先ず、Ａ／Ｄコンバータ３３は、マイク３６からのアナログ値であるＬ音声データを３２ビットのデジタル値に変換する。このとき、フラグ３７に“１”が記憶されているため、制御部３０は、Ａ／Ｄコンバータ３３にて変換された３２ビットのＬ音声データを出力させる。よって、前述したＡ／Ｄコンバータ３３の処理によって、図７、図９のＬ１、Ｌ２、・・・が生成されることとなる。Ａ／Ｄコンバータ３４は、マイク３６からのアナログ値であるＲ音声データを３２ビットのデジタル値に変換する。同様に、フラグ３７に“１”が記憶されているため、制御部３０は、Ａ／Ｄコンバータ３４にて変換された３２ビットのＲ音声データを出力させる。よって、前述したＡ／Ｄコンバータ３４の処理によって、図７、図９のＲ１、Ｒ２、・・・が生成されることとなる。
【００６０】
バッファ２１には、Ａ／Ｄコンバータ３３からのＬ音声データが保持される。バッファ２２には、Ａ／Ｄコンバータ３４からのＲ音声データが保持される。  
マルチプレクサ１８は、バッファ２１からのＬ音声データと、バッファ２２からのＲ音声データを、切替部からの切替信号によって、交互にシリアルに出力させる（例えば、Ｌ１、Ｒ１、Ｌ２、Ｒ２、・・・）。
【００６１】
シフトレジスタ１０５は、マルチプレクサ１８からの、例えばＬ音声データＬ１をＦＩＦＯメモリ１１３にパラレルに出力する。次に、シフトレジスタ１０５は、例えばＲ音声データＲ１をＦＩＦＯメモリ１１３にパラレルに出力する。このように、シフトレジスタ１０５は、Ｌ音声データ、Ｒ音声データ（Ｌ１、Ｒ１、Ｌ２、Ｒ２、・・・）を、順次ＦＩＦＯメモリ１１３にパラレルに出力する。  
制御部１１２は、フラグ１１１に“１”が記憶されていると判別すると、ＦＩＦＯメモリ１１３の先頭アドレス１から順次、Ｌ音声データとＲ音声データを交互に書き込ませる（図７、アドレス１乃至アドレス７。図９、アドレス１乃至アドレス１６）。
【００６２】
さらに、判別部１１４は、レジスタ１１５に設定されているアドレス４に応じたＦＩＦＯメモリ１１３のアドレス４に、Ｌ音声データ又はＲ音声データが記憶されているか否かを判別する。そして、判別部１１４は、ＦＩＦＯメモリ１１３のアドレス４にＬ音声データ又はＲ音声データが記憶されていると判別したとき、データリクエスト信号Ｄを発生する。当該データリクエスト信号Ｄは、データ処理部１０４から制御部１０３に送信される（図７、ｔ６）。
【００６３】
制御部１０３は、データリクエスト信号Ｄに基づいて、ＦＩＦＯメモリ１１３からＬ音声データ、Ｒ音声データを読み出す。（図７、バスデータ（データ処理部１０４、制御部１０３間））。このとき、レジスタ１１６には、データ数“４”が設定されているため、制御部１０３は、Ｌ音声データ、Ｒ音声データが４個（Ｌ１、Ｒ１、Ｌ２、Ｒ２）読み出された時、データ処理部１０４にリクエストクリア信号Ｆを送信する（図７、ｔ７）。判別部１１４は、制御部３からのリクエストクリア信号Ｆに基づいて、データリクエスト信号Ｄの発生を停止する（図７、ｔ８）。  
ＦＩＦＯメモリ１１３から読み出されたＬ音声データ、Ｒ音声データ（Ｌ１、Ｒ１、Ｌ２、Ｒ２）は、一旦、制御部１０３のバッファ（不図示）に保持される（図７、制御部１０３のバッファ）。
【００６４】
そして、制御部１０３は、ＦＩＦＯメモリ１１３からのＬ音声データ、Ｒ音声データ（Ｌ１、Ｒ１、Ｌ２、Ｒ２）を、メモリコントローラ１０６を介して、ＳＤＲＡＭ１１０に交互に書き込ませる（図９、ＳＤＲＡＭ１１０）。次に、制御部１０３は、例えば、ＦＩＦＯメモリ１１３から読み出すＬ音声データ、Ｒ音声データがないと判別すると、ダイレクトメモリアクセスによって、ＳＤＲＡＭ１１０に書き込まれたＬ音声データ、Ｒ音声データを、メモリコントローラ１０６を介して読み出す。更に、制御部１０３は、ダイレクトメモリアクセスによって、当該Ｌ音声データ、Ｒ音声データを、インターフェース１０７を介してメモリーカード１０９に書き込む。  
よって、マイク３６にて発生されたＬ音声データ、Ｒ音声データのメモリーカード１０９への録音が可能となる。
【００６５】
＜＜第４の実施形態＞＞
＝＝＝データ処理装置、音声入力部の構成の一例＝＝＝
第４の実施形態における、本発明に係るデータ処理装置及び音声入力部の構成の一例については、第３の実施形態のとおりである。
【００６６】
＝＝＝データ処理装置、音声入力部の動作＝＝＝
図２、図８、図１０を参照しつつ、本発明に係るデータ処理装置のデータ処理動作について説明する。図８は、ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＳＤＲＡＭ１１０への書き込みを示すタイミングチャートである。図１０は、ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＳＤＲＡＭ１１０への書き込みを示す図である。尚、図１０のＳＤＲＡＭ１１０の各１段は１アドレスを示しているものとする。また、フラグ３７、１１１には、１６ビットのＬ音声データ、Ｒ音声データをＦＩＦＯメモリ１１３に書き込むべく、“０”が記憶されているものとする。更に、レジスタ１１５には、アドレス３が設定されているものとし、レジスタ１１６には、データ数“３”が設定されているものとして説明する。
【００６７】
先ず、Ａ／Ｄコンバータ３３は、マイク３６からのアナログ値であるＬ音声データを３２ビットのデジタル値に変換する。制御部３０は、フラグ３７に“０”が記憶されていると判別すると、Ａ／Ｄコンバータ３３で生成される３２ビットのＬ音声データの、例えば上位１６ビットを取り出し、１６ビットのＬ音声データとして出力させる。よって、図８、図１０のＬ１、Ｌ２、・・・が生成される。
【００６８】
Ａ／Ｄコンバータ３４は、マイク３６からのアナログ値であるＲ音声データを３２ビットのデジタル値に変換する。制御部３０は、フラグ３７に“０”が記憶されていると判別すると、Ａ／Ｄコンバータ３４で生成される３２ビットのＲ音声データの、例えば上位１６ビットを取り出し、１６ビットのＲ音声データとして出力させる。よって、図８、図１０のＲ１、Ｒ２、・・・が生成される。
【００６９】
バッファ２１には、Ａ／Ｄコンバータ３３からのＬ音声データが保持される。バッファ２２には、Ａ／Ｄコンバータ３４からのＲ音声データが保持される。  
マルチプレクサ１８は、バッファ２１からのＬ音声データと、バッファ２２からのＲ音声データを、例えば、切替部（不図示）からの切替信号によって、交互にシリアルに出力させる（例えば、Ｌ１、Ｒ１、Ｌ２、Ｒ２、・・・）。
【００７０】
尚、マルチプレクサ１８、バッファ２１間、マルチプレクサ１８、バッファ２２間、バッファ２１、Ａ／Ｄコンバータ３３間、バッファ２２、Ａ／Ｄコンバータ３４間のラインは、３２ビットのラインである。そのため、１６ビットのデータを転送する場合、例えば、ラインの上位１６ビットを用いる。その場合、マルチプレクサ１８は、当該ラインの上位１６ビットのデータに対して後述する処理を行い、下位１６ビットのデータは無視するものとする。
【００７１】
シフトレジスタ１０５は、マルチプレクサ１８からの、例えばＬ音声データＬ１、Ｒ音声データＲ１をＦＩＦＯメモリ１１３にパラレルに出力する。次に、シフトレジスタ１０５は、例えばＬ音声データＬ２、Ｒ音声データＲ２をＦＩＦＯメモリ１１３にパラレルに出力する。このように、シフトレジスタ１０５は、３２ビットのＬ音声データ、Ｒ音声データ（Ｌ１とＲ１、Ｌ２とＲ２、・・・）を、順次ＦＩＦＯメモリ１１３にパラレルに出力する。
【００７２】
制御部１１２は、フラグ１１１に“０”が記憶されていると判別すると、ＦＩＦＯメモリ１１３の先頭アドレス１から順次、Ｌ音声データ、Ｒ音声データを書き込ませる。このときの制御部１１２のＦＩＦＯメモリ１１３への書き込みは、１アドレスの例えば上位１６ビットにＬ音声データを書き込み、下位１６ビットにＲ音声データを書き込ませる（図８、アドレス１乃至アドレス４。図１０、アドレス１乃至アドレス１６）。
【００７３】
さらに、判別部１１４は、レジスタ１１５に設定されているアドレス３に応じたＦＩＦＯメモリ１１３のアドレス３に、Ｌ音声データ又はＲ音声データが記憶されているか否かを判別する。そして、判別部１１４は、ＦＩＦＯメモリ１１３のアドレス３にＬ音声データ又はＲ音声データが記憶されていると判別したとき、データリクエスト信号Ｄを発生する。当該データリクエスト信号Ｄは、データ処理部１０４から制御部１０３に送信される（図８、ｔ９）。
【００７４】
制御部１０３は、データリクエスト信号Ｄに基づいて、ＦＩＦＯメモリ１１３からＬ音声データ、Ｒ音声データを読み出す。（図８、バスデータ（データ処理部１０４、制御部１０３間））。このとき、レジスタ１１６には、データ数“３”が設定されているため、制御部１０３は、Ｌ音声データ、Ｒ音声データが３個（Ｌ１Ｒ１、Ｌ２Ｒ２、Ｌ３Ｒ３）読み出された時、データ処理部１０４にリクエストクリア信号Ｆを送信する（図８、ｔ１０）。判別部１１４は、制御部３からのリクエストクリア信号Ｆに基づいて、データリクエスト信号Ｄの発生を停止する（図８、ｔ１０）。  
ＦＩＦＯメモリ１１３から読み出されたＬ音声データ、Ｒ音声データ（Ｌ１Ｒ１、Ｌ２Ｒ２、Ｌ３Ｒ３）は、一旦、制御部１０３のバッファ（不図示）に保持される（図８、制御部１０３のバッファ）。
【００７５】
そして、制御部１０３は、ＦＩＦＯメモリ１１３からのＬ音声データ、Ｒ音声データ（Ｌ１Ｒ１、Ｌ２Ｒ２、Ｌ３Ｒ３）を、メモリコントローラ１０６を介して、ＳＤＲＡＭ１１０に書き込ませる。このときのＳＤＲＡＭ１１０へのＬ音声データ、Ｒ音声データの書き込みは、１アドレスの例えば上位１６ビットにＬ音声データが記憶され、下位１６ビットにＲ音声データが記憶される（図１０、ＳＤＲＡＭ１１０参照）。次に、制御部１０３は、例えば、ＦＩＦＯメモリ１０３から読み出すＬ音声データ、Ｒ音声データがないと判別すると、ダイレクトメモリアクセスによって、ＳＤＲＡＭ１１０に書き込まれたＬ音声データ、Ｒ音声データを、メモリコントローラ１０６を介して読み出す。更に、制御部１０３は、ダイレクトメモリアクセスによって、当該Ｌ音声データ、Ｒ音声データを、インターフェース１０７を介してメモリーカード１０９に書き込む。  
よって、マイク３６にて発生されたＬ音声データ、Ｒ音声データのメモリーカード１０９への録音が可能となる。
【００７６】
なお、上記の実施形態によれば、制御部３が、メモリーカード９のフラグからのＬ音声データ、Ｒ音声データのビット数を表す情報に基づいて、当該Ｌ音声データ、Ｒ音声データのビット数を１６ビットであると判別した場合、制御部１２は、ＦＩＦＯメモリ１３の１アドレスの例えば上位１６ビットにＬ音声データを書き込み、下位１６ビットにＲ音声データを書き込むことが可能となる。また、制御部３が、メモリーカード９のフラグからのＬ音声データ、Ｒ音声データのビット数を表す情報に基づいて、当該Ｌ音声データ、Ｒ音声データのビット数を３２ビットであると判別した場合、制御部１２は、ＦＩＦＯメモリ１３の各アドレスに対してＬ音声データ、Ｒ音声データを交互に書き込むことが可能となる。したがって、ＦＩＦＯメモリがそれぞれ独立して２つ設けられていた場合に比べ回路規模を縮小することができる。更に、ＦＩＦＯメモリ１３の各アドレスを有効に活用することができる。
【００７７】
また、上記の実施形態によれば、判別部１４がレジスタ１５に設定されたアドレスに応じた、ＦＩＦＯメモリ１３のアドレスにＬ音声データ又はＲ音声データが記憶されていないと判別したとき、Ｌ音声データ、Ｒ音声データをＦＩＦＯメモリ１３へ書き込むことが可能となる。したがって、Ｌ音声データ、Ｒ音声データが、ＦＩＦＯメモリ１３の各アドレスに誤って書き込まれることを防止することができる。特に、レジスタ１５にアドレス１６を設定した場合にこの効果が大きくなる。また、ＦＩＦＯメモリ１３が用いられていることから、Ｌ音声データ、Ｒ音声データに基づく音声の再生を途切れることなく行うことができる。
【００７８】
また、上記の実施形態によれば、Ｌ音声データ、Ｒ音声データはメモリーカード９に記憶されていることから、メモリーカード９を交換することによって様々な音声を再生することが可能となる。
【００７９】
また、上記の実施形態によれば、メモリーカード９に記憶されたＬ音声データ、Ｒ音声データをＳＤＲＡＭ１０に記憶させることが可能となる。したがって、Ｌ音声データ、Ｒ音声データのデータ処理をより確実に行うことができる。例えば、Ｌ音声データ、Ｒ音声データに基づく音声の再生処理において、音声を途切れることなく再生することが可能となる。
【００８０】
また、上記の実施形態によれば、メモリーカード９に記憶された全てのＬ音声データ、全てのＲ音声データをＳＤＲＡＭ１０に記憶させることが可能となる。したがって、音声再生中にメモリーカード９とインターフェース７の接続を解除しても、音声を途切れることなく再生することが可能となる。
【００８１】
また、上記の実施形態によれば、ダイレクトメモリアクセスによって、メモリーカード９からＬ音声データ、Ｒ音声データを読み出し、当該Ｌ音声データ、Ｒ音声データをＳＤＲＡＭ１０に書き込むことが可能となる。したがって、ＣＰＵ２の状態に関わらず、メモリーカード９からＬ音声データ、Ｒ音声データを読み出し、ＳＤＲＡＭ１０に書き込むことができる。
【００８２】
以上、本発明に係るデータ処理装置のデータ処理について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。
【図面の簡単な説明】
【００８３】
【図１】本発明に係るデータ処理装置及び音声出力部の構成の一例を示す図である。
【図２】本発明に係るデータ処理装置及び音声入力部の構成の一例を示す図である。
【図３】ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みを示すタイミングチャートである。
【図４】ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みを示すタイミングチャートである。
【図５】ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みを示す図である。
【図６】ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みを示す図である。
【図７】ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＳＤＲＡＭへの書き込みを示すタイミングチャートである。
【図８】ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＳＤＲＡＭへの書き込みを示すタイミングチャートである。
【図９】ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＳＤＲＡＭへの書き込みを示す図である。
【図１０】ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＳＤＲＡＭへの書き込みを示す図である。
【図１１】ビット数が３２ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みを示す図である。
【図１２】ビット数が１６ビットであるＬ音声データ、Ｒ音声データのＦＩＦＯメモリへの書き込みを示す図である。
【符号の説明】
【００８４】
１、１０１    マイクロコンピュータ
２、１０２    ＣＰＵ
３、１２、３０、１１２、１０３    制御部
４、１０４    データ処理部
５、１０５    シフトレジスタ
６、１０６    メモリコントローラ
７、１０７    インターフェース
８、３２、４２、１０８    バス
９、１０９    メモリーカード
１０、３１、４１、１１０    ＳＤＲＡＭ
１１、３７、１１１    フラグ
１３、２５、３５、４５、５５、１１３    ＦＩＦＯメモリ
１４、１１４    判別部
１５、１６、１１５、１１６    レジスタ
１７、１８    マルチプレクサ
１９、２０、２１、２２    バッファ
２３、２４    Ｄ／Ａコンバータ
２６、２７    アンプ
２８、２９    スピーカー
３３、３４    Ａ／Ｄコンバータ
３６    マイク
３８    音声出力部          ３９    音声入力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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