(57)【要約】【課題】  任意のタイミングで動作を開始しても誤差が無く、かつ消費電力の低減が可能なカウンタ回路を提供する。【解決手段】  動作制御信号ＥＮが与えられると、分周クロック生成部１０から、基準クロック信号ＣＫと同じ周波数のクロック信号ＣＫ１とこれを１／２，１／４，…に分周したクロック信号ＣＫ２〜ＣＫ５が出力される。動作クロック選択部２０では、初期値ＬＤの下位ｊビットが０のときに、１／２ｊに分周されたクロック信号を動作クロック信号ＣＬＫとして選択してカウント部３０に供給する。２進ｎビットのカウント部３０では、初期値ＬＤに応じて０である下位ｊビットのカウント動作が停止され、上位ｎ−ｊビットのカウント動作が動作クロック信号ＣＬＫに従って行われる。そして、カウント値がオーバーフローした時点でオーバーフロー信号ＯＶＦが出力される。【選択図】      図１
2006005431.tif 000002
【特許請求の範囲】
【請求項１】
設定されたｎビットの初期値の下位ｊビットがすべて０のとき、開始信号に基づいて基準クロック信号を２ｊ分の１に分周した動作クロック信号を生成する動作クロック生成手段と、
２進ｎ桁のうち下位ｊ桁のカウント動作を停止し、前記動作クロック信号に従って上位ｎ−ｊ桁のカウント動作を行い、そのカウント値が一定値に達したときに終了信号を出力するカウント手段とを、
備えたことを特徴とするカウンタ回路。
【請求項２】
開始信号が与えられたときに、予め設定された初期値からカウント値が一定値に達するまでカウント動作を行うｎ（但し、ｎは正の整数）桁の２進のカウンタ回路であって、
前記開始信号が与えられたとき、基準クロック信号の２ｉ（但し、ｉ＝０〜ｎ）分の１の周波数を有する複数のクロック信号を生成する分周クロック生成部と、
前記初期値の下位ｊビットがすべて０のとき、前記複数のクロック信号の中から前記基準クロック信号の２ｊ分の１の周波数のクロック信号を動作クロック信号として選択する動作クロック選択部と、
前記初期値の下位ｊビットがすべて０のとき、下位ｊ桁のカウント動作を停止すると共に、前記動作クロック信号に従って上位ｎ−ｊ桁のカウント動作を行い、そのカウント値が前記一定値に達したときに終了信号を出力するカウント部とを、
備えたことを特徴とするカウンタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カウンタ回路、特にその低消費電力化に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平１０−２８０４７号公報
【０００３】
図２は、上記特許文献１に記載された従来のカウンタ回路の構成図である。
【０００４】
このカウンタ回路は、原振クロック信号ｆを入力し、原振クロック周波数の２ｋ分の１の分周信号ｆ／２ｋと、原振クロック周波数の２ｍ分の１の分周信号ｆ／２ｍを出力する分周器１０１を有している。原振クロック信号ｆと分周信号ｆ／２ｋ，ｆ／２ｍは、制御回路１０２とカウントイネーブル回路１０３に与えられるようになっている。制御回路１０２には、下位ビットカウンタ群１０４、中位ビットカウンタ群１０５、及び上位ビットカウンタ群１０６が接続されている。
【０００５】
下位ビットカウンタ群１０４は、制御回路１０２から与えられる原振クロック信号ｆをカウントして所定の値になったときに、この制御回路１０２に下位ビット群カウント終了信号を出力するものである。同様に、中位ビットカウンタ群１０５と上位ビットカウンタ群１０６は、制御回路１０２から与えられる分周信号ｆ／２ｋ，ｆ／２ｍをそれぞれカウントして所定の値になったときに、それぞれ中位ビット群カウント終了信号と上位ビット群カウント終了信号を出力するものである。
【０００６】
カウントイネーブル回路１０３は、外部から供給されるカウントイネーブル信号ＥＮＡを入力し、カウンタ群１０４〜１０６に同一のカウントイネーブル信号を供給するものである。また、各カウンタ群１０４〜１０６がカウントすべき所定の値は、レジスタ１０７によって指示されるようになっている。
【０００７】
このカウンタ回路の制御回路１０２では、上位ビットカウンタ群１０６のカウント終了信号が未終了を表す場合、上位ビットカウンタ群１０６に分周信号ｆ／２ｍを供給し、それ以外のカウンタ群１０４，１０５にはクロック信号を供給しない。従って、カウンタ群１０６のみがカウント動作を行う。上位ビットカウンタ群１０６のカウント値が所定の値になると、この上位ビットカウンタ群１０６から上位ビットカウント終了信号が出力される。これを受けた制御回路１０２は、分周信号ｆ／２ｍの出力を停止する。
【０００８】
次に、中位ビットカウンタ群１０５のカウント終了信号が未終了を表す場合、中位ビットカウンタ群１０５に分周信号ｆ／２ｋを供給し、カウンタ群１０５のみがカウント動作を行う。中位ビットカウンタ群１０５のカウント値が所定の値になると、この中位ビットカウンタ群１０５から中位ビットカウント終了信号が出力され、制御回路１０２は分周信号ｆ／２ｋの出力を停止する。
【０００９】
同様の繰り返しで、カウンタ群１０４〜１０６のカウント終了信号がすべて終了を表すようになったときに、制御回路１０２はクロック信号の供給を停止し、カウント終了信号ＯＵＴを出力する。これにより、あるカウンタ群が動作しているときには、他のカウンタ群が停止しているので、カウンタ群を構成するフリップフロップ等の反転回数が減少し、消費電力を低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記カウンタ回路では、分周器１０１で生成される分周信号ｆ／２ｋ，ｆ／２ｍと、外部から供給されるカウントイネーブル信号ＥＮＡの間の同期が全く取られていない。このため、例えば分周信号ｆ／２ｍが立ち上がる直前にカウントイネーブル信号ＥＮＡが与えられた場合と、この分周信号ｆ／２ｍが立ち上がった直後にカウントイネーブル信号ＥＮＡが与えられた場合とでは、上位ビットカウンタ群１０６における最初のカウント動作には、原振クロック信号ｆの２ｍクロック分に相当する時間の相違が生ずる。即ち、上位ビットカウンタ群１０６では、最大２ｍクロックの誤差が生ずる。同様に、中位ビットカウンタ群１０５では、最大２ｋクロックの誤差が生ずる。
【００１１】
従って、前記カウンタ回路は、カウントイネーブル信号ＥＮＡが分周器１０１の動作に同期して与えられるような特殊な条件でしか正確なカウントを行うことができず、例えば、ストップウォッチのように、任意のタイミングでカウントを開始するような用途には用いることができないという課題があった。
【００１２】
本発明は、任意のタイミングで動作を開始しても誤差が無く、かつ消費電力を低減することができるカウンタ回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明のカウンタ回路は、設定されたｎビットの初期値の下位ｊビットがすべて０のとき、開始信号に基づいて基準クロック信号を２ｊ分の１に分周した動作クロック信号を生成する動作クロック生成手段と、２進ｎ桁のうち下位ｊ桁のカウント動作を停止し、前記動作クロック信号に従って上位ｎ−ｊ桁のカウント動作を行い、そのカウント値が一定値に達したときに終了信号を出力するカウント手段とを備えたことを特徴としている。
【発明の効果】
【００１４】
本発明では、ｎ桁の２進カウンタ回路に、２ｊの整数倍の初期値が設定されている場合、基準クロック信号の２ｊ分の１の周波数の動作クロック信号で上位ｎ−ｊ桁のカウント動作が行われる。これにより、動作クロック信号の立ち上がり及び立ち下がりの回数が、基準クロック信号を使用した場合の２ｊ分の１となるので、カウント手段を構成する論理ゲートの動作回数が減少し、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１５】
開始信号が与えられたときに、基準クロック信号を１／２，１／４，１／８，…に分周して出力する分周クロック生成部と、初期値の下位ｊビットが０のときに、分周クロック生成部で１／２ｊに分周された基準クロック信号を動作クロック信号として選択する動作クロック選択部を設け、この動作クロック信号でｎビットのカウント部の上位ｎ−ｊビットのカウント動作を行わせる。
【００１６】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１７】
図１は、本発明の実施例１を示すカウンタ回路の構成図であり、分周クロック生成部１０、動作クロック選択部２０、及びカウント部３０で構成されている。
【００１８】
分周クロック生成部１０は、動作制御信号ＥＮによってカウント動作開始が指定されたときに、連続して与えられている基準クロック信号ＣＫと同じ周波数のクロック信号ＣＫ１と、このクロック信号ＣＫ１をそれぞれ１／２，１／４，１／８，１／１６に分周したクロック信号ＣＫ２，ＣＫ３，ＣＫ４，ＣＫ５を生成するものである。
【００１９】
分周クロック生成部１０は、基準クロック信号ＣＫと動作制御信号ＥＮが与えられる論理積ゲート（以下、「ＡＮＤ」という）１１を有し、このＡＮＤ１１からクロック信号ＣＫ１が出力されるようになっている。更に、ＡＮＤ１１の出力側には、クロック端子Ｃに与えられる信号がレベル“Ｈ”からレベル“Ｌ”に変化する度に、出力端子Ｑから出力される信号のレベルを反転させる分周器１２，１３，１４，１５が縦続接続されている。また、分周器１２〜１５のリセット端子Ｒには動作制御信号ＥＮが与えられ、この動作制御信号ＥＮが“Ｌ”の時に、各分周器１２〜１５出力信号が強制的に“Ｌ”にリセットされるようになっている。そして、各分周器１２〜１５の出力端子Ｑから、それぞれクロック信号ＣＫ２〜ＣＫ５が出力されるようになっている。
【００２０】
動作クロック選択部２０は、分周クロック生成部１０から出力されるクロック信号ＣＫ１〜ＣＫ５の内のいずれか１つを、カウント部３０の初期値ＬＤ［３：０］に応じて選択し、動作クロック信号ＣＬＫとして出力するものである。即ち、初期値ＬＤの下位ｊビットがすべて０（言い換えると、初期値ＬＤが２ｊの整数倍）となっている場合に、１／２ｊに分周されたクロック信号を選択するようになっている。
【００２１】
具体的に説明すると、初期値ＬＤ［３：０］が“ｘｘｘ１”（但し、ｘは“０”または“１”の任意の値）の場合、これは１（＝２０）の整数倍であるから、ｊ＝０、従って分周されていないクロック信号ＣＫ１が選択される。“ｘｘ１０”の場合、２１の整数倍であるから、ｊ＝１、従って１／２に分周されたクロック信号ＣＫ２が選択される。“ｘ１００”の場合、２２の整数倍であるから、ｊ＝２、従って１／４に分周されたクロック信号ＣＫ３が選択される。同様に、“１０００”の場合は、１／８に分周されたクロック信号ＣＫ４が選択され、“００００”の場合は、１／１６に分周されたクロック信号ＣＫ５が選択される。
【００２２】
この動作クロック選択部２０は、初期値ＬＤ［０］とクロック信号ＣＫ１が与えられる２入力のＡＮＤ２１、初期値ＬＤ［０］を反転した値と初期値ＬＤ［１］とクロック信号ＣＫ２が与えられる３入力のＡＮＤ２２、初期値ＬＤ［０］，ＬＤ［１］を反転した値と初期値ＬＤ［２］とクロック信号ＣＫ３が与えられる４入力のＡＮＤ２３、初期値ＬＤ［０］〜ＬＤ［２］を反転した値と初期値ＬＤ［３］とクロック信号ＣＫ４が与えられる５入力のＡＮＤ２４、及び初期値ＬＤ［０］〜ＬＤ［３］を反転した値とクロック信号ＣＫ５が与えられる５入力のＡＮＤ２５を有している。これらのＡＮＤ２１〜２５の出力側は、５入力の否定的論理和ゲート（以下、「ＮＯＲ」という）２６の入力側に接続され、このＮＯＲ２６の出力側から、動作クロック信号ＣＬＫが出力されるようになっている。
【００２３】
カウント部３０は、初期値ＬＤが２ｊの整数倍となっている場合に、２ｊ未満の桁のカウント動作を停止して２ｊ以上の上位桁のカウントを行い、そのカウント値が一定値に達したときに、終了信号を出力するものである。例えば、初期値ＬＤが“０１００”の場合、２２以上の２桁のカウンタに対して、１／２２に分周されたクロック信号を用いてカウント動作を行うように構成されている。即ち、カウント部３０は、動作クロック選択部２０で選択された動作クロック信号ＣＬＫに基づいて、初期値ＬＤ［３：０］からカウント動作を開始し、各桁の出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ３が“Ｌ”になったときに、オーバーフロー信号ＯＶＦを出力するようになっており、各桁の出力信号Ｑ０〜Ｑ３を出力するＤ型のフリップフロップ（以下、「ＦＦ」という）３１，３２，３３，３４と、オーバーフロー信号ＯＶＦを出力するＦＦ３５を有している。
【００２４】
ＦＦ３１の出力端子Ｑは、２入力の論理和ゲート（以下、「ＯＲ」という）３１ａの一方の入力側に接続され、このＯＲ３１ａの他方の入力側には、予め設定された初期値に応じて、このＦＦ３１でのカウント動作を停止させるための信号が与えられるようになっている。即ち、ＯＲ３１ａの他方の入力側には、初期値ＬＤ［０］がインバータ３１ｂで反転されて与えられている。ＯＲ３１ａの出力側は、インバータ３１ｃを介してセレクタ３１ｄの入力端子Ｂに接続されている。セレクタ３１ｄは、初期値ＬＤ［０］とカウント中の値を切り替えてＦＦ３１のデータ端子Ｄに与えるもので、このセレクタ３１ｄの入力端子Ａには初期値ＬＤ［０］が与えられている。セレクタ３１ｄでは、セット信号ＳＥＴが“Ｈ”のときに入力端子Ａ側が選択され、“Ｌ”のときに入力端子Ｂ側が選択されるようになっている。
【００２５】
ＦＦ３２の出力端子Ｑは、２入力のＯＲ３２ａの一方の入力側に接続され、このＯＲ３２ａの他方の入力側には、初期値ＬＤ［０］，ＬＤ［１］が２入力のＮＯＲ３２ｂを介して与えられている。ＯＲ３２ａの出力側は、排他的論理和ゲート（以下、「ＥＯＲ」という）３２ｃを介してセレクタ３２ｄの入力端子Ｂに接続されている。セレクタ３２ｄは、セレクタ３１ｄと同様に、初期値ＬＤ［１］とカウント中の値を切り替えてＦＦ３２のデータ端子Ｄに与えるものである。ＥＯＲ３２ｃの他方の入力側には、ＯＲ３１ａの出力側が接続されている。
【００２６】
ＦＦ３３の出力端子Ｑは、２入力のＯＲ３３ａの一方の入力側に接続され、このＯＲ３３ａの他方の入力側には、初期値ＬＤ［０］〜ＬＤ［２］が３入力のＮＯＲ３３ｂを介して与えられている。ＯＲ３３ａの出力側は、ＥＯＲ３３ｃを介してセレクタ３３ｄの入力端子Ｂに接続されている。セレクタ３３ｄは、セレクタ３１ｄと同様に、初期値ＬＤ［２］とカウント中の値を切り替えてＦＦ３３のデータ端子Ｄに与えるものである。ＥＯＲ３３ｃの他方の入力側には、２入力のＡＮＤ３３ｅを介してＯＲ３１ａ，３２ａの出力側が接続されている。
【００２７】
ＦＦ３４の出力端子Ｑは、２入力のＯＲ３４ａの一方の入力側に接続され、このＯＲ３４ａの他方の入力側には、初期値ＬＤ［０］〜ＬＤ［３］が４入力のＮＯＲ３４ｂを介して与えられている。ＯＲ３４ａの出力側は、ＥＯＲ３４ｃを介してセレクタ３４ｄの入力端子Ｂに接続されている。セレクタ３４ｄは、セレクタ３１ｄと同様に、初期値ＬＤ［３］とカウント中の値を切り替えてＦＦ３４のデータ端子Ｄに与えるものである。ＥＯＲ３４ｃの他方の入力側には、３入力のＡＮＤ３４ｅを介してＯＲ３１ａ，３２ａ，３３ａの出力側が接続されている。
【００２８】
更に、ＯＲ３１ａ，３２ａ，３３ａ，３４ａの出力側は、４入力のＡＮＤ３６の入力側に接続され、このＡＮＤ３６の出力側がＦＦ３５のデータ端子Ｄに接続されている。また、動作クロック選択部２０の動作クロック信号ＣＬＫは、２入力のＡＮＤ３７の一方の入力側に接続され、このＡＮＤ３７の他方の入力側には、ＦＦ３１〜３４に初期値を書き込むためのロード信号ＬＯＤが与えられるようになっている。そして、ＡＮＤ３７の出力側が、ＦＦ３１〜３５のクロック端子Ｃに共通接続されている。
【００２９】
図３は、図１のカウンタ回路の動作の一例を示す信号波形図である。以下、この図３を参照しつつ図１の動作を説明する。
【００３０】
カウンタ回路のカウント動作開始に先立って、ＦＦ３１〜３４に対する初期値の書き込みが行われる。まず、初期値ＤＬ［３：０］（ここでは、ＤＬ［３：０］＝“００１０”とする）が確定出力される。
【００３１】
図３の時刻ｔ１において、セット信号ＳＥＴが“Ｈ”にされる。これにより、各セレクタ３１ｄ〜３４ｄにおいて入力端子Ａが選択され、初期値ＬＤ［０］〜ＬＤ［３］が、それぞれＦＦ３１〜３４のデータ端子Ｄに与えられる。
【００３２】
時刻ｔ２においてロード信号ＬＯＤが一旦“Ｌ”となり、時刻ｔ３で“Ｈ”に戻ると、この時刻ｔ３におけるロード信号ＬＯＤの立ち上がりのタイミングで、初期値ＬＤ［０］〜ＬＤ［３］が、それぞれＦＦ３１〜３４に取り込まれる。これにより、ＦＦ３１〜３４の出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ３は、それぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”となる。即ち、ＦＦ３１〜３４の出力信号Ｑ０〜Ｑ３によるカウント値は、“００１０”に設定される。更に、時刻ｔ４において、セット信号ＳＥＴが“Ｌ”に戻ると、各セレクタ３１ｄ〜３４ｄでは入力端子Ｂが選択され、選択された信号が各ＦＦのデータ端子Ｄに与えられる。
【００３３】
これにより、ＦＦ３１〜３５によるアップカウンタが構成される。但し、初期値ＬＤの下位１ビットが０であるので、この下位１桁に対応するＦＦ３１の動作は停止される。
【００３４】
時刻ｔ５において、動作制御信号ＥＮが“Ｌ”から“Ｈ”に変化すると、分周クロック生成部１０の各分周器１２〜１５はリセット状態から解放され、動作可能な状態となる。これにより、ＡＮＤ１１からは、基準クロック信号ＣＫと同じタイミングのクロック信号ＣＫ１が出力され、分周器１２からはクロック信号ＣＫ１の立ち下がりのタイミングで周波数が１／２に分周されたクロック信号ＣＫ２が出力される。
【００３５】
同様に、分周器１３〜１５からは、入力されたクロック信号の立ち下がりのタイミングで１／４，１／８，１／１６に分周されたクロック信号ＣＫ３，ＣＫ４，ＣＫ５がそれぞれ出力される。これらのクロック信号ＣＫ１〜ＣＫ５は、動作クロック選択部２０に与えられる。
【００３６】
動作クロック選択部２０では、初期値ＬＤ［３：０］に従ってクロック信号ＣＫ１〜ＣＫ５の内の１つが選択される。この場合、ＬＤ［３：０］＝“００１０”であるので、１／２に分周されたクロック信号ＣＫ２が、ＡＮＤ２２によって選択される。このクロック信号ＣＫ２は、ＮＯＲ２６で反転されて動作クロック信号ＣＬＫとして出力される。動作クロックＣＬＫは、ＡＮＤ３７を介して、ＦＦ３１〜３５のクロック端子Ｃに供給される。
【００３７】
時刻ｔ６における動作クロック信号ＣＬＫの立ち上がりのタイミングで、ＦＦ３１〜３４の出力信号Ｑ０〜Ｑ３によるカウント値は、“０１００”となる。即ち、時刻ｔ５の時点でのカウント値より２だけ増加する。
【００３８】
時刻ｔ７における次の動作クロック信号ＣＬＫの立ち上がりのタイミングで、ＦＦ３１〜３４の出力信号Ｑ０〜Ｑ３によるカウント値は、“０１１０”となる。即ち、時刻ｔ６の時点でのカウント値より２だけ増加する。
【００３９】
このように、時刻ｔ８，ｔ９，…における動作クロック信号ＣＬＫの立ち上がりのタイミング毎に、カウント値は２ずつ増加する。そして、時刻ｔ１２における動作クロック信号ＣＬＫの立ち上がりのタイミングで、ＦＦ３５から出力されるオーバーフロー信号ＯＶＦが“Ｈ”になると共に、カウント値が“００００”になる。
【００４０】
以上のように、この実施例１のカウント回路は、動作制御信号ＥＮが与えられたときに、連続する基準クロック信号ＣＫと同じタイミングのクロック信号ＣＫ１と、このクロック信号ＣＫ１を１／２，１／４，１／８，１／１６に分周したクロック信号ＣＫ２，ＣＫ３，ＣＫ４，ＣＫ５を生成する分周クロック生成部１０と、これらのクロック信号ＣＫ１〜ＣＫ５の内のいずれか１つを初期値ＬＤ［３：０］に応じて選択し、動作クロック信号ＣＬＫとして出力する動作クロック選択部２０と、初期値ＬＤが２ｊの整数倍となっている場合に、２ｊ未満の桁のカウント動作を停止して、２ｊ以上の上位桁のカウントを行うカウント部３０を備えている。これにより、不要な下位桁のカウント動作が停止されるので消費電力を低減することができ、かつ、動作制御信号ＥＮが任意のタイミングで与えられても誤差が生じないカウンタ回路が構成できるという利点がある。
【００４１】
なお、この実施例１では、４桁のカウンタ回路について説明したが、任意のｎ桁のカウンタ回路にも同様に適用できる。また、カウント部３０を構成する各桁の論理回路は一例であって、同様の機能を有する論理回路で置き換えることができる。更に、このカウント部３０は、動作クロック信号ＣＬＫに応じてカウント値が増加するアップカウンタであるが、カウント値が減少するダウンカウンタでも同様に構成することができる。
【実施例２】
【００４２】
図４は、本発明の実施例２を示すカウンタ回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４３】
このカウンタ回路は、図１中のカウント部３０に代えて、若干構成の異なるカウント部３０Ａを設けたものである。カウント部３０Ａは、動作クロック信号ＣＬＫの供給経路にゲート回路（ＯＲ３１ｆ〜３４ｆ）を挿入して不必要なクロック信号の供給を停止することにより、論理ゲートの不必要な反転動作による電力の消費を抑制するように構成したものである。
【００４４】
即ち、ＡＮＤ３７の出力側はＯＲ３４ｆの一方の入力側に接続され、このＯＲ３４ｆの他方の入力側には、ＮＯＲ３４ｂの出力側が接続されている。そして、ＯＲ３４ｆの出力側が、ＦＦ３４のクロック端子ＣとＯＲ３３ｆの一方の入力側に接続されている。
【００４５】
ＯＲ３３ｆの他方の入力側にはＮＯＲ３３ｂの出力側が接続され、このＯＲ３３ｆの出力側が、ＦＦ３３のクロック端子ＣとＯＲ３２ｆの一方の入力側に接続されている。ＯＲ３２ｆの他方の入力側にはＮＯＲ３２ｂの出力側が接続され、このＯＲ３２ｆの出力側が、ＦＦ３２のクロック端子ＣとＯＲ３１ｆの一方の入力側に接続されている。更に、ＯＲ３１ｆの他方の入力側にはインバータ３１ｂの出力側が接続され、このＯＲ３１ｆの出力側が、ＦＦ３１のクロック端子Ｃに接続されている。その他の構成は、図１と同様である。
【００４６】
このカウンタ回路において、例えば、初期値ＬＤ［３：０］が“０１００”であると、動作クロック選択部２０では、基準クロック信号ＣＫを１／２２に分周したクロック信号ＣＫ３が選択され、動作クロック信号ＣＬＫとして出力される。
【００４７】
また、インバータ３１ｂ及びＮＯＲ３２ｂの出力信号はいずれも“Ｈ”になり、ＦＦ３１，３２におけるカウント動作は停止される。更に、これらのインバータ３１ｂ及びＮＯＲ３２ｂの出力信号はＯＲ３１ｆ，３２ｆに与えられるので、これらのＯＲ３１ｆ，３２ｆの出力信号は“Ｈ”に固定される。従って、ＦＦ３１，３２のクロック端子Ｃは“Ｈ”に固定され、論理ゲートの反転動作が発生しない。
【００４８】
一方、ＮＯＲ３３ｂ，３４ｂの出力信号は“Ｌ”となるので、ＦＦ３３，３４において、動作クロック信号ＣＬＫに基づくカウント動作が行われ、カウント値がオーバーフローした時点で、ＦＦ３５からオーバーフロー信号ＯＶＦが出力される。
【００４９】
以上のように、この実施例２のカウント回路は、カウント動作を停止した下位桁のＦＦに対する動作クロック信号ＣＬＫの供給を停止するようにしているので、実施例１に比べて更に消費電力を低減することができるという利点がある。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１を示すカウンタ回路の構成図である。
【図２】従来のカウンタ回路の構成図である。
【図３】図１のカウンタ回路の動作の一例を示す信号波形図である。
【図４】本発明の実施例２を示すカウンタ回路の構成図である。
【符号の説明】
【００５１】
１０    分周クロック生成部
１２〜１５    分周器
２０    動作クロック選択部
２１〜２５，３３ｅ，３４ｅ，３６，３７    ＡＮＤ
２６，３２ｂ〜３４ｂ    ＮＯＲ
３１〜３５    ＦＦ
３１ａ〜３４ａ，３１ｆ〜３４ｆ    ＯＲ
３１ｂ，３１ｃ    インバータ
３２ｃ〜３４ｃ    ＥＯＲ
３１ｄ〜３４ｄ    セレクタ
【図１】
2006005431.tif 000003
【図２】
2006005431.tif 000004
【図３】
2006005431.tif 000005
【図４】
2006005431.tif 000006