(57)【要約】【課題】更なる微細化を促進できる半導体装置の製造方法を提供すること。【解決手段】  第１の半導体層１上に、第１半導体層１よりも絶縁化し難い第２半導体層３を形成する工程と、第２半導体層３の上面から第１半導体層１にかけて、第２半導体層３、及び第１半導体層１を露出させる溝７を形成する工程と、溝７から露出する第１半導体層１、及び第２半導体層３を絶縁化し、溝を、絶縁化した第１半導体層９で閉じる工程とを具備する。【選択図】      図４
2006005224.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体層上に、前記第１半導体層よりも絶縁化し難い第２半導体層を形成する工程と、
前記第２半導体層の上面から前記第１半導体層にかけて、前記第２半導体層、及び前記第１半導体層を露出させる溝を形成する工程と、
前記溝から露出する前記第１半導体層、及び第２半導体層を絶縁化し、前記溝を、絶縁化した第１半導体層で閉じる工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第１の半導体層上に、前記第１半導体層よりも絶縁化し難い第２半導体層を形成する工程と、
前記第２半導体層の上面から前記第１半導体層にかけて、前記第２半導体層、及び前記第１半導体層を露出させる溝を形成し、前記溝に挟まれたフィン状半導体構造を形成する工程と、
前記溝から露出する前記第１半導体層、及び第２半導体層を絶縁化し、前記溝を絶縁化した第１半導体層で閉じ、前記フィン状半導体構造内における前記第１半導体層の幅を前記絶縁化した第１の半導体層で狭め、前記第２半導体層を前記絶縁化した第１半導体層上にオーバーハングさせる工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
第１の半導体層上に、前記第１半導体層よりも絶縁化し難い第２半導体層を形成する工程と、
前記第２半導体層の上面から前記第１半導体層にかけて、前記第２半導体層、及び前記第１半導体層を露出させる溝を形成し、前記溝に挟まれたフィン状半導体構造を形成する工程と、
前記溝から露出する前記第１半導体層、及び第２半導体層を絶縁化し、前記溝を絶縁化した第１半導体層で閉じ、前記フィン状半導体構造内における前記第１半導体層を前記絶縁化した第１半導体層で閉じ、前記第２半導体層を、前記絶縁化した第１半導体層上に孤立させる工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
第１の半導体層上に、前記第１半導体層よりも絶縁化し難い第２半導体層を形成する工程と、
前記第２半導体層の上面から前記第１半導体層にかけて、前記第２半導体層、及び前記第１半導体層を露出させる溝を形成し、前記第２半導体層、及び前記第１半導体層を含み、前記溝に挟まれた第１フィン状半導体構造、及び前記第１フィン状半導体構造よりも幅が広い第２フィン状半導体構造を形成する工程と、
前記溝から露出する前記第１半導体層、及び第２半導体層を絶縁化し、前記溝を絶縁化した第１半導体層で閉じ、前記第１フィン状半導体構造内における前記第１半導体層を前記絶縁化した第１半導体層で閉じ、前記第２半導体層を、前記絶縁化した第１半導体層上に孤立させ、前記第２フィン状半導体構造内における前記第１半導体層の幅を前記絶縁化した第１の半導体層で狭め、前記第２半導体層を前記絶縁化した第１半導体層上にオーバーハングさせる工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記絶縁化は、酸化であることを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、微細なトレンチアイソレーションを有した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時、半導体装置の素子分離領域とし、局所酸化（LOCal Oxidation of silicon：ＬＯＣＯＳ）型素子分離領域に代わって、シャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）が多用されている。ＳＴＩは、ＬＯＣＯＳのようにバーズビークが成長しないのでマスク変換誤差が小さい。しかも、ＬＯＣＯＳに比べて分離領域を深く形成でき、隣接する活性領域間の絶縁距離を大きくできる。ＬＯＣＯＳ型素子分離領域を持つ半導体装置は、例えば、特許文献１に記載されている。
【０００３】
ＳＴＩは微細化に有利であるが、更なる微細化のために、いくつかの困難な事情が現れてきた。
【０００４】
その一つが、ＳＴＩのアスペクト比が高くなることである。アスペクト比とは、トレンチの縦と横の比であり、例えば、図４１に示すように、トレンチ２００では、その間口径Ｗを分母とし、その深さＤを分子とする値である。アスペクト比Ｄ／Ｗの値が大きくなるほど、トレンチの断面形状は、細長くなる。
【０００５】
半導体装置の微細化を更に進めるためには、ＳＴＩの幅、つまり間口径Ｗを縮小しなければならない。同時に、開口径Ｗが縮小されることによって短縮された活性領域間絶縁距離を補償するために、ＳＴＩの深さ、つまりトレンチの深さＤは深くしなければならない。結果として、ＳＴＩのアスペクト比は高まる。
【０００６】
アスペクトが高くなったＳＴＩや、間口径が縮小されたＳＴＩにおいて、困難な事情の一つが、トレンチを絶縁物によって埋め込み難くなることである。典型的には、図４２に示すように、絶縁物２０１がトレンチ２００にオーバーハングし、トレンチ２００が絶縁物２０１によって塞がれる。トレンチ２００が塞がれると、トレンチ２００内に、絶縁物２０１を堆積できなくなり、ＳＴＩが不完全なものとなる。
【特許文献１】米国特許第５，９６３，８１７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、更なる微細化を促進できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
この発明の第１態様に係る半導体装置の製造方法は、第１の半導体層上に、前記第１半導体層よりも絶縁化し難い第２半導体層を形成する工程と、前記第２半導体層の上面から前記第１半導体層にかけて、前記第２半導体層、及び前記第１半導体層を露出させる溝を形成する工程と、前記溝から露出する前記第１半導体層、及び第２半導体層を絶縁化し、前記溝を、絶縁化した第１半導体層で閉じる工程とを具備する。
【０００９】
この発明の第２態様に係る半導体装置の製造方法は、第１の半導体層上に、前記第１半導体層よりも絶縁化し難い第２半導体層を形成する工程と、前記第２半導体層の上面から前記第１半導体層にかけて、前記第２半導体層、及び前記第１半導体層を露出させる溝を形成し、前記溝に挟まれたフィン状半導体構造を形成する工程と、前記溝から露出する前記第１半導体層、及び第２半導体層を絶縁化し、前記溝を絶縁化した第１半導体層で閉じ、前記フィン状半導体構造内における前記第１半導体層の幅を前記絶縁化した第１の半導体層で狭め、前記第２半導体層を前記絶縁化した第１半導体層上にオーバーハングさせる工程とを具備する。
【００１０】
この発明の第３態様に係る半導体装置の製造方法は、第１の半導体層上に、前記第１半導体層よりも絶縁化し難い第２半導体層を形成する工程と、前記第２半導体層の上面から前記第１半導体層にかけて、前記第２半導体層、及び前記第１半導体層を露出させる溝を形成し、前記溝に挟まれたフィン状半導体構造を形成する工程と、前記溝から露出する前記第１半導体層、及び第２半導体層を絶縁化し、前記溝を絶縁化した第１半導体層で閉じ、前記フィン状半導体構造内における前記第１半導体層を前記絶縁化した第１半導体層で閉じ、前記第２半導体層を、前記絶縁化した第１半導体層上に孤立させる工程とを具備する。
【００１１】
この発明の第４態様に係る半導体装置の製造方法は、第１の半導体層上に、前記第１半導体層よりも絶縁化し難い第２半導体層を形成する工程と、前記第２半導体層の上面から前記第１半導体層にかけて、前記第２半導体層、及び前記第１半導体層を露出させる溝を形成し、前記第２半導体層、及び前記第１半導体層を含み、前記溝に挟まれた第１フィン状半導体構造、及び前記第１フィン状半導体構造よりも幅が広い第２フィン状半導体構造を形成する工程と、前記溝から露出する前記第１半導体層、及び第２半導体層を絶縁化し、前記溝を絶縁化した第１半導体層で閉じ、前記第１フィン状半導体構造内における前記第１半導体層を前記絶縁化した第１半導体層で閉じ、前記第２半導体層を、前記絶縁化した第１半導体層上に孤立させ、前記第２フィン状半導体構造内における前記第１半導体層の幅を前記絶縁化した第１の半導体層で狭め、前記第２半導体層を前記絶縁化した第１半導体層上にオーバーハングさせる工程とを具備する。
【発明の効果】
【００１２】
この発明によれば、更なる微細化を促進できる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
現在では、段差被覆性（step coverage）を良好にできる絶縁物や、その製造方法が開発され、比較的、アスペクト比が高いトレンチを埋め込むことが可能な技術が確立されている。例えば、反応源にＴＥＯＳ（Tetraethylorthosilicate）を、酸化剤にオゾン（Ｏ３）を利用したＣＶＤ（Chemical Vapor Deposition）法による二酸化シリコンである。
【００１４】
段差被覆性を良好にできる絶縁物、あるいは段差被覆性を良好にできる製造方法を用いたとしても、トレンチは半導体ウェーハ内に複雑に配置された立体的空間である。しかも、立体的空間のアスペクト比の上昇、あるいは間口径の縮小は、今後更に進展する。そのような立体空間内に、絶縁物をコンフォーマル（conformal）に堆積することは極めて困難である、と推測される。
【００１５】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
（第１実施形態）
図１〜図４は、この発明の第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【００１７】
図１に示すように、第１の半導体層１上に、第２の半導体層３を形成する。第１の半導体層の一例は、半導体基板、即ち半導体ウェーハであり、第２の半導体層３の具体的一例は、半導体基板表面に薄く形成された層、もしくは半導体基板上に薄く堆積された薄膜である。本例において、第２の半導体層３の半導体材料は、第１の半導体層１よりも絶縁化し難い半導体材料から選ばれる。絶縁化の一例は酸化である。
【００１８】
本例では、第１の半導体層１の材料として、２種類以上の元素を含む半導体材料、例えば、２種類以上の半導体元素の固溶体からなる混晶半導体（alloy semiconductor）を選び、第２の半導体層３の材料として、単元素からなる元素半導体（elemental semiconductor）を選んでいる。ただし、第２の半導体層３が、第１の半導体層１よりも絶縁化し難ければ、混晶半導体と元素半導体との積層構造に限られるものではない。
【００１９】
さらに、本例では、混晶半導体として、格子定数が、元素半導体の格子定数よりも大きいものを選んでいる。第１の半導体層１の格子定数を、第２の半導体層３の格子定数よりも大きくすることで、第１の半導体層１上に形成される第２の半導体層３の格子面間隔は、第２の半導体層３が単層の場合に比べて拡がり、いわゆる“歪半導体（strained semiconductor）、もしくは歪チャネル（strained channel）”と呼ばれる構造が得られる。本明細書では、以下“歪半導体（歪シリコン）”と呼ぶ。歪半導体は、半導体の格子面間隔が拡がることで、キャリアの移動度が向上し、動作が高速な半導体装置が得られる構造の一つである。歪半導体は、上記特許文献１にも記載されている。
【００２０】
第２の半導体層３が第１の半導体層１よりも絶縁化し難いこと、及び第１の半導体層１の格子定数が第２の半導体層３の格子定数よりも大きいことの双方の条件を満足する材料の一例は、第１の半導体層１がＳｉＸＧｅＹ、第２の半導体層３がＳｉである。以下、第１の半導体層１をＳｉＧｅ基板１、第２の半導体層３をＳｉ層３と呼ぶ。
【００２１】
図１に示すように、まず、ＳｉＧｅ基板１上に、Ｓｉ層３を形成する。Ｓｉ層３は、例えば、ＳｉＧｅ基板１上に、Ｓｉをエピタキシャル成長させることで形成される。次に、Ｓｉ層３上に、マスク層５を形成する。マスク層５は、トレンチを形成する際のハードマスクとして機能する層である。本例において、マスク層５の条件は、ＳｉＧｅ基板１、及びＳｉ層３に対してエッチングレートがとれること、及びＳｉ層３の上面の絶縁化、例えば、酸化を抑制できることである。この条件を満足する材料の一例は、ＳｉＸＮＹである。以下マスク層５をＳｉＮ層５と呼ぶ。
【００２２】
次に、図２に示すように、ＳｉＮ層５を、半導体活性領域形成パターンに、例えば、ホトリソグラフィ法を用いてパターニングする。
【００２３】
次に、図３に示すように、ＳｉＮ層５をエッチングし難く、Ｓｉ層３、及びＳｉＧｅ基板１をエッチングし易い条件で、Ｓｉ層３、及びＳｉＧｅ基板１を、異方性エッチング、例えば、ＲＩＥ（Reactive Ion Etching）を用いてエッチングする。これにより、Ｓｉ層３の上面からＳｉＧｅ基板１にかけて、トレンチ７が形成される。トレンチ７は、Ｓｉ層３、ＳｉＧｅ基板１を露出させる立体空間である。
【００２４】
次に、図４に示すように、Ｓｉ層３、ＳｉＧｅ基板１の露出面を、絶縁化、例えば、酸化する。ＳｉＧｅ基板１は、Ｓｉ層３よりも酸化しやすい。このため、ＳｉＧｅ酸化物９は、立体空間、本例ではトレンチ７に向かって、Ｓｉの酸化物１１よりも大きく成長する。成長した結果、トレンチ７はＳｉＧｅ酸化物９によって閉じられる。ＳｉＧｅは、Ｓｉよりも酸化されやすい性質を持つので、酸化の方法は、如何なる方法を用いられても良い。酸化の一例を挙げるならば、塩酸酸化（hydrochloric acid oxidation）である。塩酸酸化は、水蒸気と塩酸とを含む酸化雰囲気を利用する。塩酸酸化を用いると、ＳｉＧｅの酸化レートが、Ｓｉの酸化レートよりも３０倍以上となることが、本件発明者によって確認された。具体的には、Ｓｉが６ｎｍ程度に酸化される条件では、ＳｉＧｅは２００ｎｍ程度に酸化される。塩酸酸化は、ＳｉＧｅを、Ｓｉに比較して急速に酸化するので、例えば、トレンチ７をＳｉＧｅ酸化物９で閉じるまでに必要な時間を短縮できる効果が期待できる。また、Ｓｉの酸化レートとＳｉＧｅの酸化レートとの比を大きくとれる、例えば、３０倍以上とれるので、酸化によるＳｉ層３の縮小を最小限に抑えることができる。これらの利点から、塩酸酸化は、本発明を実施するに際して、実用的な酸化方法の一つである、といえる。
【００２５】
ＳｉＧｅ酸化物９は、露出面１３からトレンチ７に向かって成長すると同時に、露出面１３からＳｉＧｅのトレンチ７に挟まれたフィン状半導体構造、例えば、半導体活性領域１５内に後退する。Ｓｉ酸化物１１も同様に、露出面１３からトレンチ７に向かって成長すると同時に、半導体活性領域１５内に後退する。ＳｉＧｅ酸化物９の後退速度は、Ｓｉ酸化物１１の後退速度よりも速いので、半導体活性領域１５の断面形状は、図４に示すように、Ｓｉ層３の部分で幅が広く、ＳｉＧｅ基板１の部分で幅が狭い、いわゆる“Ｔ字型”になる。
【００２６】
第１実施形態に係る半導体装置の製造方法によれば、ＳｉＧｅ基板（第１の半導体層）１上に、ＳｉＧｅ基板１よりも絶縁化、例えば、酸化し難いＳｉ層（第２半導体層）３を形成し、Ｓｉ層３、及びＳｉＧｅ基板１を露出させる立体空間、例えば、トレンチ７を形成する。この後、トレンチ７から露出するＳｉＧｅ基板１、及びＳｉ層３を絶縁化、例えば、酸化する。ＳｉＧｅ酸化物９の成長速度はＳｉ酸化物１１の成長速度よりも速いために、トレンチ７はＳｉＧｅ酸化物９で閉じられる。この結果、半導体装置の微細化が進み、立体空間、例えば、トレンチ７のアスペクト比の上昇、あるいは間口径の縮小が進展した場合でも、トレンチ７を絶縁物、本例では、ＳｉＧｅ酸化物で埋め込むことが可能になる。
【００２７】
ＳｉＧｅ酸化物９、及びＳｉ酸化物１１は、トレンチ７に向かって成長すると同時に、フィン状の半導体構造、例えば、半導体活性領域１５内に後退する。Ｓｉ酸化物１１の後退速度はＳｉＧｅ酸化物９の後退速度よりも遅いので、Ｓｉ層３では、酸化による後退が抑制される。Ｓｉ層３は、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のチャネルになる部分である。半導体活性領域１５のうち、チャネルになる部分の後退が抑制されれば、例えば、チャネル幅の減少を抑制できる。従って、ＭＩＳＦＥＴの駆動能力の低下を抑制することができる。
【００２８】
また、工程数の削減も可能である。典型的なＳＴＩ構造の場合、トレンチを形成し、トレンチを絶縁物で埋め込み、埋め込んだ絶縁物を、例えば、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化する必要がある。対して、上記製造方法は、トレンチ７を形成し、トレンチ７内に露出したＳｉ層３、ＳｉＧｅ基板１の露出面を絶縁化、例えば、酸化することで、ＳＴＩ構造を得ることができる。
【００２９】
なお、Ｓｉ層３の上面とＳｉＧｅ酸化物９の上面との間には、ほぼＳｉ層３の厚さ分の段差が生じる。しかし、ゲート電極を形成するための導電材料、例えば、導電性ポリシリコンが、Ｓｉ層３の厚さ分の段差で、いわゆる段切れが生じないようであれば、Ｓｉ層３間の段差を埋め込む埋め込み工程、及び埋め込み材を平坦化する平坦化工程を省略できることは言うまでも無い。
【００３０】
このように、第１実施形態に係る半導体装置の製造方法によれば、更なる微細化を促進できる半導体装置の製造方法を得ることができる。
【００３１】
図５は第１実施形態に係る製造方法を利用して製造された半導体装置の一例を示す平面図である。図６は図５中のVI−VI線に沿う断面図、図７は図５中のVII−VII線に沿う断面図、図８は図５中のVIII−VIII線に沿う断面図である。
【００３２】
本一例に係る半導体装置はトランジスタであり、ＭＩＳＦＥＴ、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を示している。もちろん、第１実施形態を利用して製造される半導体装置は、本一例に限られるものではない。
【００３３】
図５〜図８に示すように、半導体活性領域１５は、ＳｉＧｅ基板１と、ＳｉＧｅ基板１上に形成されたＳｉ層３とを含み、ＳｉＧｅ基板１の導電型、及びＳｉ層３の導電型はそれぞれ、例えば、Ｐ型である。活性領域１５の形状はフィン状である。
【００３４】
フィン状の活性領域１５において、Ｓｉ層３のＹ方向に沿う長さＬｙ-Siは、ＳｉＧｅ基板１のＹ方向に沿う長さＬｙ-SiGeよりも長く（図６参照）、Ｓｉ層３のＸ方向に沿う幅Ｗｘ-Siは、ＳｉＧｅ基板１のＸ方向に沿う幅Ｗｘ-SiGeよりも長い（図７参照）。かつ、Ｓｉ層３のＸ方向に沿った２つの端部３E-X1、３E-X2は、ＳｉＧｅ酸化物９上に配置され、Ｓｉ層３のＹ方向に沿った２つの端部３E-Y1、３E-Y2も同様に、ＳｉＧｅ酸化物９上に配置される。ＳｉＧｅ酸化物９は素子分離領域であるので、活性領域１５の、Ｘ方向に沿った断面形状、及びＹ方向に沿った断面形状の双方とも、“Ｔ字型”になる。
【００３５】
活性領域１５には半導体装置、例えば、ＭＯＳＦＥＴが形成される。ＭＯＳＦＥＴは、Ｓｉ層３の上面上に形成されたゲート絶縁膜（本例では、ゲート酸化膜）２１、ゲート酸化膜２１上に形成されたゲート電極２３、Ｓｉ層３からＳｉＧｅ基板１内にかけて形成されたＮ型のソース／ドレイン拡散層２５を含む。
【００３６】
ＭＯＳＦＥＴ及びＳｉＧｅ酸化物９上には、ソース／ドレイン拡散層２５に達する開口を有する層間絶縁膜２７が形成される。開口内には、導電物、一般にプラグ２９と呼ばれる導電物が形成される。層間絶縁膜２７上には、プラグ２９を介してソース／ドレイン拡散層２５に電気的に接続される内部配線３１が形成される。
【００３７】
このように、第１実施形態に係る製造方法を利用することで、半導体装置、例えば、ＭＯＳＦＥＴを形成することができる。
【００３８】
本一例に係るＭＯＳＦＥＴによれば、次のような利点を得ることができる。
【００３９】
ソース／ドレイン拡散層どうしを接続するチャネルが、ＳｉＧｅ基板３上に形成されたＳｉ層１内に得られるので、歪半導体と呼ばれる構造になる。この結果、動作が、典型的なＭＯＳＦＥＴに比較して高速になる。
【００４０】
素子分離領域、即ちＳｉＧｅ酸化物９が、フィン状の活性領域１５内に後退しているので、隣接したＭＯＳＦＥＴどうしの分離距離が増す。この結果、隣接したＭＯＳＦＥＴどうし間に流れるリーク電流が減り、半導体集積回路装置の微細化や、低電圧動作化に有利になる。
【００４１】
また、分離距離を、従来のＳＴＩ構造を持つＭＯＳＦＥＴと同じにした場合には、半導体活性領域１５の幅を大きくでき、ＭＯＳＦＥＴのチャネル幅を拡大できる。チャネル幅が拡大できることによって、ＭＯＳＦＥＴの駆動電流の向上を図ることができる。
【００４２】
また、ＰＮ接合３３は、フィン状の活性領域１５のうち、ＳｉＧｅ酸化物９によって挟まれた部分にあり、ＰＮ接合３３の面積が、典型的なＭＯＳＦＥＴに比較して小さくなる。ＰＮ接合３３の面積が小さくなることで、ソース/ドレイン拡散層２５とバルク、本例ではＳｉＧｅ基板１との間に寄生するＰＮ接合容量が減少する。ＰＮ接合容量が減少することによって、歪半導体の典型的な構造よりも、動作が更に高速になる。
【００４３】
さらに、本一例に係るＭＯＳＦＥＴでは、ＰＮ接合３３が、フィン状の活性領域１５のうち、ＳｉＧｅ酸化物９によって挟まれた部分にある。さらに、Ｓｉ層３の端部３E-X1、３E-X2、３E-Y1、３E-Y2がそれぞれ、ＳｉＧｅ酸化物９上に配置される。ＭＯＳＦＥＴの構造として、ソース／ドレイン拡散層２５の表面に、ソース／ドレイン拡散層２５とプラグ２９とのコンタクト抵抗を下げるために、シリサイド層を形成する構造がある。本一例に係るＭＯＳＦＥＴでは、例えば、ソース／ドレイン拡散層２５の表面に、シリサイド層を形成する場合に、以下のような利点を得ることができる。この利点の理解のために、シリサイド層の一形成例を、本一例、及び本一例の参考例を対比させて説明する。
【００４４】
図９Ａ〜図１２Ａは、Ｓｉ層３の端部（図中では３E-Y1、３E-Y2）がＳｉＧｅ基板１上に配置された例（参考例）に係る構造を示し、図９Ｂ〜図１２Ｂは、Ｓｉ層３の端部（図中では３E-Y1、３E-Y2）がＳｉＧｅ酸化物９上に配置された、本一例に係る構造を示す。
【００４５】
図９Ａ、図９Ｂに、ソース／ドレイン拡散層２５を形成した後の断面を示す。ここまでの説明では省略したが、Ｓｉ層３の表面（本例ではソース／ドレイン拡散層２５の表面）上には、犠牲酸化膜４１と呼ばれる酸化膜が形成される。犠牲酸化膜４１は、例えば、ＳｉＮ層５（図１参照）とＳｉ層３との間に形成され、ＳｉＮ層５を形成する際にＳｉ層３に与えられるダメージや、ソース／ドレイン拡散層２５を形成するためのイオン注入の際にＳｉ層３に与えられるダメージを緩和する役目を持つ。ソース／ドレイン拡散層２５の表面をシリサイド化する際には、犠牲酸化膜４１は除去されなければならない。犠牲酸化膜４１があると、Ｓｉ層３のシリサイド化が妨げられてしまうからである。犠牲酸化膜４１を除去した後の断面を図１０Ａ、図１０Ｂに示す。
【００４６】
図１０Ａ、図１０Ｂに示すように、犠牲酸化膜４１を除去する際には、酸化膜のエッチングが行われる。このエッチングや、ＳｉＮ層５の剥離、ＳＴＩの高さを調節するウェット処理等のエッチングの際に、Ｓｉ層３の端部（図中では３E-Y1、３E-Y2）に沿ってエッチングが進行し、参考例ではＳｉ酸化物４３に、本一例ではＳｉＧｅ酸化物９に、それぞれピット４５が形成されることがある。ピット４５が形成された状態で、高融点金属、例えば、タングステン層４７を形成した後の断面図を図１１Ａ、図１１Ｂに示す。
【００４７】
図１１Ａ、図１１Ｂに示すように、タングステン層４７は、ピット４５内にも形成される。タングステン層４７がピット４５内に形成された状態でシリサイド化を行うと、図１２Ａ、図１２Ｂに示すように、シリサイド層４９がピット４５内に形成される。この結果、シリサイド層４９はＳｉ層３よりも下方に延び、シリサイド層４９はＰＮ接合３３に近づく。
【００４８】
図１２Ａに示すように、参考例では、Ｓｉ層３の端部３E-Y1、３E-Y2を、ＳｉＧｅ基板１上に配置しているので、シリサイド層４９とＰＮ接合３３との間の距離５１が非常に近くなる。場合によっては、シリサイド層４９がＰＮ接合３３を介してＳｉＧｅ基板１に達することがある。シリサイド層４９がＳｉＧｅ基板１に達すると、ソース／ドレイン拡散層２５が基板１（ＭＯＳＦＥＴのバックゲート）に短絡してリーク電流が増加し、低電圧動作が困難になる。最悪の場合には回路不良の原因となり、半導体集積回路装置の製造歩留りを低下させる。
【００４９】
対して本一例に係るＭＯＳＦＥＴでは、図１２Ｂに示すように、シリサイド層４９がピット４５内に形成された場合でも、シリサイド層４９とＰＮ接合３３との間にＳｉＧｅ酸化物９が形成されているので、距離５１を十分に得ることができる。この結果、参考例に比較してリーク電流の増加を抑制できる。これは、低電圧動作に有利である。もちろん、シリサイド層４９とＳｉＧｅ基板１との短絡もＳｉＧｅ酸化物９によって抑制されるので、参考例に比較して製造歩留りも向上する。
【００５０】
このように、本一例に係るＭＯＳＦＥＴは、例えば、シリサイド層４９をソース／ドレイン拡散層２５の表面に形成する場合、リーク電流を抑制でき、低電圧動作に有利となること、及びシリサイド層４９とＳｉＧｅ基板１との短絡を抑制でき、製造歩留りが向上する、という利点を得ることができる。
【００５１】
（第２実施形態）
第２実施形態は、トレンチの幅の規定に関する例であり、様々なトレンチの幅を有した半導体装置に関する。
【００５２】
図１３はトレンチの幅の第１例を示す断面図、図１４はトレンチの幅の第２例を示す断面図である。
【００５３】
図１３に示すように、トレンチ７の第１例は、第１実施形態で説明した通り、トレンチ７をＳｉＧｅ酸化物９によって閉じることが可能な例である。この場合、トレンチ７の幅“Ｗｔ”は、トレンチ７の側壁（オリジナル表面は参照符号１３により図示）から成長するＳｉＧｅ酸化物９の厚さを“Ｔｓｇ”としたとき、“Ｗｔ≦（Ｔｓｇ×２）”に設定すれば良い。
【００５４】
対して、図１４に示すように、トレンチ７の幅“Ｗｔ”を、“Ｗｔ＞（Ｔｓｇ×２）”に設定した場合には、トレンチ７は、ＳｉＧｅ酸化物９によって閉じられなくなり、窪み６１が生ずる。
【００５５】
様々な回路を１つのチップに高密度に集積する半導体集積回路装置においては、トレンチ７の幅Ｗｔの幅も様々に設定される。例えば、トランジスタ等の半導体素子を集積する密度（集積度）の大小や、トランジスタの大きさ等によって、トレンチ７の幅Ｗｔは、様々に設定される。このため、実際の半導体集積回路装置においては、トレンチ７の幅Ｗｔを全て、図１３に示した通りに設定することが困難な場合がある。この場合には、図１５に示すように、“Ｗｔ≦（Ｔｓｇ×２）”に設定したトレンチ７-１と、“Ｗｔ＞（Ｔｓｇ×２）”に設定したトレンチ７-２とを混在させても良い。
【００５６】
トレンチ７-２には窪み６１が生じるが、窪み６１については、例えば、図１６に示すように、絶縁物６３、例えば、二酸化シリコンによって埋め込むと良い。この際、窪み６１のアスペクト比“Ｄｄ／Ｗｄ”は、例えば、絶縁物６３によって埋め込むことが可能な値に設定すると、窪み６１を十分に埋め込むことが可能である。なお、“Ｄｄ”は窪み６１の深さ、“Ｗｄ”は窪み６１の幅である。Ｓｉ層３どうしの間に窪み６５が生じているが、窪み６１を絶縁物６３によって埋め込む際に、窪み６５についても、絶縁物６３によっていっしょに埋め込んでも良い。
【００５７】
第２実施形態に係る半導体装置によれば、幅が狭いトレンチ７-１、幅が広いトレンチ７-２を有する半導体装置において、トレンチ７-１が典型的な方法による埋め込みが困難になる程、アスペクト比の向上、及び間口径の縮小が進展した場合でも、トレンチ７を絶縁物、例えば、ＳｉＧｅ酸化物９によって埋め込むことが可能となる。
【００５８】
なお、図１３、及び図１４に示す参照符号“Ｔｓｂ”、“Ｔｂｇ”、“Ｔｂｂ”は、それぞれトレンチ７の側壁から後退するＳｉＧｅ酸化物９の厚さ、トレンチ７の底面から成長するＳｉＧｅ酸化物９の厚さ、トレンチ７の底面から後退するＳｉＧｅ酸化物９の厚さを示している。また、参照符号“Ｔｏｘ９”、“Ｔｏｘ１１”は、それぞれトレンチ７の側壁に形成されるＳｉＧｅ酸化物９の厚さ、Ｓｉ層３の側壁に形成されるＳｉ酸化物１１の厚さを示している。
【００５９】
（第３実施形態）
第３実施形態は、歪半導体の構造を持つ半導体装置において、その特性を、更に向上させる半導体装置に関する。
【００６０】
歪半導体の構造を持つ半導体装置、例えば、歪半導体Ｎチャネル型ＭＩＳＦＥＴではＰ型Ｓｉ層３に対して引張応力を生じさせ、歪半導体Ｐチャネル型ＭＩＳＦＥＴではＮ型Ｓｉ層３に対して圧縮応力を生じさせると、動作が更に高速になる。基本的には、Ｐ型Ｓｉ層３の場合には、図１７に示すように、Ｐ型Ｓｉ層３の周囲に、Ｐ型Ｓｉ層３に対して引張力を与える引張材料７１を形成し、Ｎ型Ｓｉ層３の場合には、図１８に示すように、その周囲にＮ型Ｓｉ層３に対して圧縮力を与える圧縮材料７３を形成する。
【００６１】
典型的なＳＴＩ構造を有したＭＩＳＦＥＴに、例えば、図１７に示す構造を適用した場合を図１９に示す。図１９に示すＭＩＳＦＥＴは参考例である。
【００６２】
図１９に示すように、参考例に係るＭＩＳＦＥＴにおいて、トレンチ７の側壁上に引張材料７１を形成した場合、引張材料７１がＰＮ接合３３に近接する。このため、ＰＮ接合３３を貫通するような欠陥７５が発生し易くなる。ＰＮ接合３３を貫通する欠陥７５が発生すると、ソース/ドレイン拡散層２５からバルク（ＳｉＧｅ基板１）へのリーク電流が増加し、ＭＩＳＦＥＴの低電圧動作が困難になるばかりか、最悪の場合には回路不良を誘発する。これは、製造歩留りを悪化させる。
【００６３】
対して、第３実施形態に係る半導体装置、例えば、ＭＩＳＦＥＴでは、図２０に示すように、引張材料７１とＰＮ接合３３との間に、厚いＳｉＧｅ酸化物９が形成されるので、図１９に示すＭＩＳＦＥＴに比較して、ＰＮ接合３３を貫通するような欠陥７５が発生し難い。従って、ソース/ドレイン拡散層２５からバルク（ＳｉＧｅ基板１）へのリーク電流の増加を抑制でき、ＭＩＳＦＥＴの低電圧動作に有利となる。欠陥７５の発生も抑制されるので、製造歩留りの悪化も抑制できる。
【００６４】
図１９、及び図２０は、Ｓｉ層３がＰ型、ソース/ドレイン拡散層がＮ型であり、Ｓｉ層３に引張力を与える引張材料７１を用いた例を示したが、Ｓｉ層３がＮ型、ソース/ドレイン拡散層がＰ型であり、Ｓｉ層３に圧縮力を与える圧縮材料７３を用いた場合でも同様である。
【００６５】
次に、第３実施形態に係る半導体装置の一製造方法例を説明する。
【００６６】
図２１、及び図２２は、この発明の第３実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【００６７】
図２１に示すように、上記図１４で説明したトレンチ７の幅“Ｗｔ”が、“Ｗｔ＞（Ｔｓｇ×２）”に設定された構造を形成する。トレンチ７は、ＳｉＧｅ酸化物９によって閉じられないので、フィン状の活性領域１５間には、窪み６１が生ずる。
【００６８】
次に、図２２に示すように、引張材料７１を、図２１に示す構造上に堆積した後、引張材料７１の表面を、例えば、ＣＭＰ法を用いて平坦化し、引張材料７１を窪み６１内に埋め込む。
【００６９】
第３実施形態に係る半導体装置は、例えば、図２１、及び図２２に示す工程を経ることで、製造することができる。
【００７０】
次に、第３実施形態の変形例を説明する。
【００７１】
（第１変形例）
図２３は、この発明の第３実施形態に係る半導体装置の第１変形例を示す断面図である。
【００７２】
図２３に示すように、半導体集積回路は、通常、ＣＭＯＳ型である。即ちＮチャネル型ＭＩＳＦＥＴと、Ｐチャネル型ＭＩＳＦＥＴとが、一つの半導体集積回路に混在する。従って、Ｎチャネル型ＭＩＳＦＥＴが形成されるＰ型Ｓｉ層３Ｐの周囲には、引張材料７１を形成し、Ｐチャネル型ＭＩＳＦＥＴが形成されるＮ型Ｓｉ層３Ｎの周囲には、圧縮材料７３を形成すれば良い。
【００７３】
なお、図２３に示すように、Ｎ型Ｓｉ層３Ｎ（又はＰ型Ｓｉ層３Ｐ）のうち、一部のＮ型Ｓｉ層３Ｎ´の周囲には、引張材料７１、及び圧縮材料７３の双方が形成される。つまり、Ｎ型Ｓｉ層３Ｎ´は、引張力、及び圧縮力を同時に受ける。このため、Ｎ型Ｓｉ層３Ｎ´に形成されるＰチャネル型ＭＩＳＦＥＴの特性は、Ｎ型Ｓｉ層３Ｎに形成されるＰチャネル型ＭＩＳＦＥＴの特性と異なることが予想される。特性の差が、集積回路上、懸念される場合には、Ｎ型Ｓｉ層３Ｎ´に形成したＰチャネル型ＭＩＳＦＥＴを、集積回路に接続しないようにしても良い。
【００７４】
（第２変形例）
図２４は、この発明の第３実施形態に係る半導体装置の第２変形例を示す断面図である。
【００７５】
図２４に示すように、Ｐ型Ｓｉ層３Ｐ、及びＮ型Ｓｉ層３Ｎ毎に、引張材料７１、及び圧縮材料７３を使い分けることが難しい場合には、引張材料７１、あるいは圧縮材料７３のいずれかのみを使用するようにしても良い。
【００７６】
第２変形例は、図２１、及び図２２に示した製造方法により製造できる。
【００７７】
なお、第１変形例は、図２５に示すように、例えば、窪み６１を、引張材料７１によって埋め込んだ後、Ｐ型Ｓｉ層３Ｐはマスク７５により被覆し、Ｎ型Ｓｉ層３Ｎは露出させる。次いで、マスク７５をマスクに用いて、引張材料７１を除去し、窪み６１を再度露出させる。次いで、露出した窪み６１を、圧縮材料７３によって埋め込むことで形成できる。
【００７８】
（第３変形例）
図２６は、この発明の第３実施形態に係る半導体装置の第３変形例を示す断面図である。
【００７９】
第１、第２変形例は、トレンチ７の幅“Ｗｔ”が、“Ｗｔ＞（Ｔｓｇ×２）”である装置を示したが、第３実施形態は、図２６に示すように、トレンチ７の幅“Ｗｔ”が、“Ｗｔ＜（Ｔｓｇ×２）”である装置にも適用できる。
【００８０】
（第４実施形態）
第４実施形態は、活性領域１５の幅の規定に関する。
【００８１】
図２７に示すように、トレンチ７の側壁から後退するＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”と、活性領域１５の幅“Ｗａ”との関係を、“Ｗａ＞（Ｔｓｂ×２）”とすると、ＳｉＧｅ酸化物９を形成した後の活性領域１５に、幅“Ｗｆ”のＳｉＧｅ層を残すことができる。この構造は、第１〜第３実施形態において説明した構造である。
【００８２】
図２８は、この発明の第４実施形態に係る半導体装置の一例を示す断面図である。
【００８３】
しかし、図２８に示すように、ＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”と、活性領域１５の幅“Ｗａ”との関係を、“Ｗａ≦（Ｔｓｂ×２）”とすると、活性領域１５のうち、ＳｉＧｅ基板１の部分が酸化され、Ｓｉ層３が、ＳｉＧｅ酸化物９上に形成された構造となる。この構造は、いわゆるＳＯＩ（Silicon(or Semiconductor) On Insulator）構造と等価である。
【００８４】
つまり、上記実施形態において説明した製造方法は、ＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”と、活性領域１５の幅“Ｗａ”との関係を、“Ｗａ≦（Ｔｓｂ×２）”とすることで、ＳＯＩ構造を、簡単に形成することができる。しかも、Ｓｉ層３は、ＳｉＧｅ基板１上に形成されたものであるから、歪半導体による利点、例えば、キャリアの移動度が向上する、という利点も有したままのＳＯＩ構造、いわゆる歪ＳＯＩ構造を得ることができる。典型的な歪ＳＯＩ構造は、ＳｉＧｅ基板に対してＳＩＭＯＸ（Separation by Implanted Oxygen）技術を用いる方法、絶縁基板上にＳｉＧｅ基板を張り合わせる方法、及びＳＯＩ基板に酸化濃縮法を用いる方法が知られているが、いずれもプロセスが複雑で難しい。
【００８５】
対して、本例は、ＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”と活性領域１５の幅“Ｗａ”との関係を、“Ｗａ≦（Ｔｓｂ×２）”として、トレンチ７を形成する。この後、酸化するだけで、歪ＳＯＩ構造が得られ、簡単である。また、Ｓｉ層３の厚さを薄く制御することも可能である。例えば、Ｓｉ層２の厚さを、ＭＩＳＦＥＴのゲート長の１／４以下の厚さにすると、ショートチャネル効果にも強い構造を得ることができる。
【００８６】
次に、第４実施形態に係る半導体装置の具体的な例を説明する。
【００８７】
（第１例）
図２９は、第４実施形態に係る半導体装置の第１例を示す断面図である。
【００８８】
第１例は、図２９に示すように、活性領域１５の幅“Ｗａ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”との関係を“Ｗａ≦（Ｔｓｂ×２）”とし、トレンチ７-１の幅“Ｗｔ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｇ”との関係を“Ｗｔ≦（Ｔｓｇ×２）”とした例である。
【００８９】
このように、第１例は、トレンチ７-１がＳｉＧｅ酸化物９によって閉じられ、かつ、Ｓｉ層３がＳｉＧｅ酸化物９上に形成され、歪ＳＯＩ構造をなす例である。
【００９０】
（第２例）
図３０は、第４実施形態に係る半導体装置の第２例を示す断面図である。
【００９１】
第２例は、図３０に示すように、活性領域１５の幅“Ｗａ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”との関係を“Ｗａ≦（Ｔｓｂ×２）”とした上で、トレンチ７の幅を２種類以上に設定した例である。本例では、トレンチ７-１において、幅“Ｗｔ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｇ”との関係が“Ｗｔ≦（Ｔｓｇ×２）”に設定され、トレンチ７-２において、幅“Ｗｔ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｇ”との関係が“Ｗｔ＞（Ｔｓｇ×２）”に設定される。
【００９２】
このように、第２例は、トレンチ７-１がＳｉＧｅ酸化物９によって閉じられた部分と、窪み６１が生ずる部分とがある構造において、Ｓｉ層３がＳｉＧｅ酸化物９上に形成され、歪ＳＯＩ構造をなす例である。このような構造としても良い。
【００９３】
（第３例）
図３１は、第４実施形態に係る半導体装置の第３例を示す断面図である。
【００９４】
第３例は、図３１に示すように、一つのＳｉＧｅ基板１上に、ＳＯＩ構造の部分（ＳＯＩ）と、バルク構造の部分（バルク）とを有する例である。具体的には、活性領域１５の幅“Ｗａ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”との関係を“Ｗａ≦（Ｔｓｂ×２）”とした部分（活性領域１５-２）においてはＳＯＩ構造となり、“Ｗａ＞（Ｔｓｂ×２）”とした部分（活性領域１５-１）においてはバルク構造となる。
【００９５】
第３例に示すように、本実施形態に係る半導体装置の製造方法を利用すれば、一つのＳｉＧｅ基板１上に、ＳＯＩ構造の部分とバルク構造の部分とを、活性領域１５の幅“Ｗａ”を変更するだけで簡単に形成できる。
【００９６】
次に、第３例に係る半導体装置の適用例を説明する。
【００９７】
図３２は、第３例に係る半導体装置の第１の適用例を示す平面図である。
【００９８】
ＳＯＩ構造の利点の一つは、ソフトエラー耐性が良いことである。ソフトエラーは、半導体記憶装置において発生する現象の一つであり、記憶ノードに蓄積されたデータが、例えば、α線や中性子などの高エネルギー粒子が半導体基板を通過することによって生ずる電子と正孔とによって、反転する現象である。特に、ＤＲＡＭセルやＳＲＡＭセルにおけるソフトエラーは、良く知られるところである。ＳＯＩ構造は、Ｓｉ層３がＳｉＧｅ酸化物９上にあるだけなので、バルク構造に比べて半導体領域が狭い。このため、実施形態に示したＳＯＩ構造では、ＳｉＧｅ酸化物９があること、また、ＳｉＧｅ酸化物９上に非常に薄いＳｉ層３があるだけなので、高エネルギー粒子が半導体層を通過する飛跡が短くなるため、発生する電子−正孔対が少ない。例えば、Ｓｉ層３の具体的な厚さの一例は、ＳｉＧｅ層のＧｅ濃度で決まる歪Ｓｉ層の臨界膜厚値以下、具体的な数値の一例は、２０ｎｍ以下である。よって、ＳＯＩ構造は、バルク構造に比較してソフトエラー耐性が良い。
【００９９】
そこで、図３２に示すように、メモリセルアレイを、ＳＯＩ構造の部分（ＳＯＩ）に形成する。メモリセルアレイ以外の領域については、例えば、バルク構造とする。
【０１００】
図３２に示す半導体装置は、メモリセルアレイをＳＯＩ構造の部分に形成するので、メモリセルのソフトエラー耐性を良好にできる。
【０１０１】
図３３は、第３例に係る半導体装置の第２の適用例を示す平面図である。
【０１０２】
第２の適用例は、第１の適用例と同様に、メモリセルアレイを有した半導体集積回路装置である。第２の適用例においても、メモリセルアレイはＳＯＩ構造（ＳＯＩ）の部分に形成する。さらに、第２の適用例は、ヒューズボックス、及びレジスタを有する。ヒューズボックスはデバイス情報をプログラムする領域であり、レジスタはヒューズボックスから読み出したデバイス情報を記憶する回路である。デバイス情報の一例は、メモリセルアレイのリダンダンシ情報である。リダンダンシ情報は、電源投入時、電源投入検知信号ＰＯＮに基づいてヒューズボックスから読み出され、周辺回路に隣接して設けられたレジスタに記憶される。ヒューズボックスは、情報を記憶する素子として、例えば、ヒューズを利用する。レジスタは、情報を記憶する素子として、例えば、ラッチ回路を利用する。ラッチ回路は、ほぼＳＲＡＭセルと同様であり、従来、ソフトエラー耐性が良いメモリとされていた。しかし、ラッチ回路の微細化が進むにつれ、情報をラッチするラッチノードの容量が小さくなり、例えば、ＤＲＡＭセルと同様なソフトエラーの発生が懸念されるようになってきた。
【０１０３】
そこで、図３３に示すように、レジスタをＳＯＩ構造（ＳＯＩ）の部分に形成する。これにより、レジスタのソフトエラー耐性を強くすることができる。メモリセルアレイ、及びレジスタ以外の領域は、例えば、バルク構造とする。
【０１０４】
なお、ソフトエラーは、メモリセルがハード的に壊れる現象ではないので、データを書き直せば簡単に修復できる。メモリセルアレイにおいて発生したソフトエラーは、データを書き直せば良い。しかし、デバイス情報を記憶するレジスタは、メモリセルアレイのように、データの書き直しは考慮されていない。このため、上記レジスタにおいて、ソフトエラーが発生すると、電源を再投入しない限り修復できない。しかも、レジスタにはデバイス情報が記憶されているので、デバイス情報にソフトエラーが発生すると、集積回路自体の動作が混乱し、動作が不安定になる。つまり、デバイス情報を記憶するレジスタにおいて、そのソフトエラー耐性を強化することは、集積回路の動作の安定化に有利である。
【０１０５】
また、レジスタの領域は、図３３に示すように、周辺回路や、メモリセルアレイに比較して狭い。上記実施形態で説明した製造方法は、活性領域１５の幅“Ｗａ”を変更するだけで、ＳＯＩ構造とバルク構造とを作り分けることができ、例えば、レジスタが形成されるような狭い領域を、局所的にＳＯＩ構造にすることが可能である。
【０１０６】
（第４例）
第４例は、第４実施形態に、第３実施形態を組み合わせた例であり、ＳＯＩ構造のＳｉ層３の周囲に、Ｓｉ層３に引張力を与える引張材料７１、あるいはＳｉ層３に圧縮力を与える圧縮材料７３を有する。
【０１０７】
図３４は、第４実施形態に係る半導体装置の第４例を示す断面図である。
【０１０８】
図３４に示すように、第４例は窪み６１を有し、この窪み６１内部からＳｉ層３、本例ではＰ型Ｓｉ層３Ｐの周囲にかけて、本例では引張材料７１が形成される。活性領域１５-２は、ＳｉＧｅ酸化物９によって酸化され、歪ＳＯＩ構造となる。
【０１０９】
第４例の構造を得るためには、活性領域１５-２の幅“Ｗａ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”との関係を、“Ｗａ≦（Ｔｓｂ×２）”とし、トレンチ７-２の幅“Ｗｔ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｇ”との関係を、“Ｗｔ＞（Ｔｓｂ×２）”とすれば良い。
【０１１０】
このように、第４実施形態は、第３実施形態と組み合わせることが可能である。
【０１１１】
（第５例）
第５例は第４例と同様に、第４実施形態に第３実施形態を組み合わせた例である。
【０１１２】
図３５は、第４実施形態に係る半導体装置の第５例を示す断面図である。
【０１１３】
図３５に示すように、第５例は、トレンチ７-１をＳｉＧｅ酸化物９によって閉じた例である。活性領域１５-２は、ＳｉＧｅ酸化物９となり、ＳＯＩ構造となる。Ｓｉ層３、本例ではＰ型Ｓｉ層３Ｐは、ＳｉＧｅ酸化物９上に形成される。引張材料７１は、Ｓｉ層３Ｐ間のＳｉＧｅ酸化物９上に形成される。
【０１１４】
第５例の構造を得るためには、活性領域１５-２の幅“Ｗａ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”との関係を、“Ｗａ≦（Ｔｓｂ×２）”とし、トレンチ７-１の幅“Ｗｔ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｇ”との関係を、“Ｗｔ≦（Ｔｓｂ×２）”とすれば良い。
【０１１５】
（第６例）
第６例は第４例及び第５例と同様に、第４実施形態に第３実施形態を組み合わせた例である。
【０１１６】
図３６は、第４実施形態に係る半導体装置の第６例を示す断面図である。
【０１１７】
図３６に示すように、第６例は、一つのＳｉＧｅ基板１上に、ＳＯＩ構造の部分（ＳＯＩ）と、バルク構造の部分（バルク）とを設けた例である。活性領域１５-２は、ＳｉＧｅ酸化物９となり、ＳＯＩ構造となる。活性領域１５-１は、その側面からの一部がＳｉＧｅ酸化物９となり、バルク構造となる。本例では、トレンチ７-１はＳｉＧｅ酸化物９によって閉じられる。Ｓｉ層３、本例ではＰ型Ｓｉ層３Ｐは、ＳｉＧｅ酸化物９上に形成される。引張材料７１は、Ｓｉ層３Ｐ間のＳｉＧｅ酸化物９上に形成される。
【０１１８】
第６例の構造を得るためには、活性領域の幅“Ｗａ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｂ”との関係を、“Ｗａ≦（Ｔｓｂ×２）”とした部分（活性領域１５-２）と、“Ｗａ＞（Ｔｓｂ×２）”とした部分（活性領域１５-１）とを設け、トレンチ７-１の幅“Ｗｔ”とＳｉＧｅ酸化物９の厚さ“Ｔｓｇ”との関係を、“Ｗｔ≦（Ｔｓｂ×２）”とすれば良い。
【０１１９】
第４例、第５例、及び第６例において、第４実施形態と第３実施形態との組み合わせの例を示した。しかし、第４実施形態と第３実施形態との組み合わせは、第４例、第５例、及び第６例に限られるものではなく、これら以外の如何なる組み合わせも可能である。
【０１２０】
（第５実施形態）
図３７は、この発明の第５実施形態に係る半導体装置の一例を示す断面図である。
【０１２１】
図３７に示すように、ＳｉＧｅ基板１を、第１実施形態において説明した塩酸酸化法を用いて酸化すると、ＳｉＧｅ酸化物９は、活性領域１５-１（ＳｉＧｅ基板１）の内側に向って浸透するように成長する。例えば、活性領域１５-１のうち、Ｓｉ層３に近くの部分では、Ｓｉ層３の酸化速度が遅いことから、活性領域１５-１の酸化速度も低下する。この結果、活性領域１５-１の平面面積は、Ｓｉ層３と接触する部分で広く、Ｓｉ層３から遠ざかるにつれて狭くなる。いわば活性領域１５-１の形状はボトルネック状となる。この構造による利点は、ＳｉＧｅとＳｉとの接触面積を大きく確保できることにある。上記実施形態の構造では、活性領域１５-１が酸化されるため、ＳｉＧｅとＳｉとの接触面積が小さくなる。このため、熱工程などのプロセス起因による歪の緩和が起きる可能性が高くなり、例えば、キャリア移動度が向上する、という利点が若干弱まる可能性がある。この点、活性領域１５-１をボトルネック状とし、ＳｉＧｅとＳｉとの接触面積を大きく確保しておけば、上記事情を解消できる。
【０１２２】
また、ＳｉＧｅ酸化物９は、活性領域１５-１（ＳｉＧｅ基板１）の外側に向かって膨張するように成長する。ＳｉＧｅ酸化物９は、例えば、トレンチ７-１の側面及びトレンチ７-１の底面のそれぞれから矢印８１、８３に示すように成長する。この時、トレンチ７-１の底の部分においては、トレンチ７-１の側面から成長したＳｉＧｅ酸化物９と、トレンチ７-１の底面から成長したＳｉＧｅ酸化物９とがぶつかり、ボイド８５を発生する。つまり、ボイド８５を有したＳＴＩが形成される。ボイド８５を有したＳＴＩによる利点は、ＳＴＩの誘電率が低下し、ＳＴＩの容量が小さくなることである。容量の小さいＳＴＩは、半導体集積回路の動作の高速化に有利である。
【０１２３】
このように、第５実施形態によれば、活性領域１５-１をボトルネック状とすることにより、ＳｉＧｅとＳｉとの接触面積を大きくでき、“歪半導体”による利点が損なわれ難い、という効果を得ることができる。
【０１２４】
また、ボイドを有したＳＴＩであると、ＳＴＩの容量が小さくなるので、半導体集積回路の動作の高速化に有利である、という効果を得ることができる。
【０１２５】
（第６実施形態）
第６実施形態は、第５実施形態に、第４実施形態の歪ＳＯＩ構造を適用した例である。
【０１２６】
図３８はこの発明の第６実施形態に係る半導体装置の一例を示す断面図である。
【０１２７】
図３８に示すように、第５実施形態に、第４実施形態の歪ＳＯＩ構造を適用すると、Ｓｉ層３の下に、ＳｉＧｅ層８９を残すことができる。この構造による利点は、第５実施形態と同様に、Ｓｉ層３がＳｉＧｅ層８９と接触することで、“歪半導体”による利点が損なわれ難いことにある。
【０１２８】
第６実施形態に示すように、第５実施形態は、第４実施形態に組み合わせることが可能である。もちろん、第５実施形態は、第４実施形態だけでなく、他の実施形態にも組み合わせることが可能である。
【０１２９】
（第７実施形態）
第７実施形態は、歪ＳＯＩ構造の他の例である。
【０１３０】
図３９はこの発明の第７実施形態に係る半導体装置の一例を示す断面図、図４０は第７実施形態に係る半導体装置の一製造工程を示す断面図である。
【０１３１】
図３９及び図４０に示すように、絶縁基板９３は基板９１上に形成される。ＳｉＧｅ層１０１は絶縁基板９１上に形成される。Ｓｉ層１０３はＳｉＧｅ層１０１上に形成される。ＳｉＧｅ層１０１、及びＳｉ層１０３はトレンチ１０７を有し、活性領域１１５が区画される。トレンチ１０７から露出したＳｉＧｅ層１０１、及びＳｉ層１０３の表面は酸化され、それぞれＳｉＧｅ酸化物１０９、及びＳｉ酸化物１１１が形成される。本例の活性領域１１５の幅は、第１〜第３実施形態と同様に、活性領域１１５の幅“Ｗａ”との関係を、“Ｗａ＞（Ｔｓｂ×２）”とする。従って、Ｓｉ層１０３の下には、ＳｉＧｅ層１０１が残る。しかし、Ｓｉ層１０３、及びＳｉＧｅ層１０１は、絶縁基板９３上に形成されるので、第７実施形態は、歪ＳＯＩ構造である。
【０１３２】
第７実施形態による利点は、例えば、第６実施形態と同様に、Ｓｉ層１０３の下に、ＳｉＧｅ層１０１が残っているので、ＳＯＩ構造による利点、及び第１、第３、第５実施形態に示した利点の両方を生かすだけでなく、欠陥を含みやすいＳｉＧｅ層を薄くすることが可能である。
【０１３３】
第７実施形態のような歪ＳＯＩ構造を用いることも可能である。
【０１３４】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１３５】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１３６】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１３７】
【図１】図１はこの発明の第１実施形態に係る半導体装置の製造方法の一例を示す断面図
【図２】図２はこの発明の第１実施形態に係る半導体装置の製造方法の一例を示す断面図
【図３】図３はこの発明の第１実施形態に係る半導体装置の製造方法の一例を示す断面図
【図４】図４はこの発明の第１実施形態に係る半導体装置の製造方法の一例を示す断面図
【図５】図５は第１実施形態に係る製造方法を利用して製造された半導体装置の一例を示す平面図
【図６】図６は図５中のVI−VI線に沿う断面図
【図７】図７は図５中のVII−VII線に沿う断面図
【図８】図８は図５中のVIII−VIII線に沿う断面図
【図９】図９Ａ及び図９Ｂはシリサイド層の形成例を示す断面図
【図１０】図１０Ａ及び図１０Ｂはシリサイド層の形成例を示す断面図
【図１１】図１１Ａ及び図１１Ｂはシリサイド層の形成例を示す断面図
【図１２】図１２Ａ及び図１２Ｂはシリサイド層の形成例を示す断面図
【図１３】図１３はトレンチの幅の第１例を示す断面図
【図１４】図１４はトレンチの幅の第２例を示す断面図
【図１５】図１５はこの発明の第２実施形態に係る半導体装置の一例を示す断面図
【図１６】図１６はこの発明の第２実施形態に係る半導体装置の他例を示す断面図
【図１７】図１７は歪半導体構造を持つ半導体装置の一例を示す平面図
【図１８】図１８は歪半導体構造を持つ半導体装置の他例を示す平面図
【図１９】図１９は参考例に係る半導体装置を示す断面図
【図２０】図２０はこの発明の第３実施形態に係る半導体装置の一例を示す断面図
【図２１】図２１はこの発明の第３実施形態に係る半導体装置の製造方法の一例を示す断面図
【図２２】図２２はこの発明の第３実施形態に係る半導体装置の製造方法の一例を示す断面図
【図２３】図２３はこの発明の第３実施形態に係る半導体装置の第１変形例を示す断面図
【図２４】図２４はこの発明の第３実施形態に係る半導体装置の第２変形例を示す断面図
【図２５】図２５はこの発明の第３実施形態に係る半導体装置の製造方法の一例を示す断面図
【図２６】図２６はこの発明の第３実施形態に係る半導体装置の第３変形例を示す断面図
【図２７】図２７は活性領域の幅の第１例を示す断面図
【図２８】図２８は活性領域の幅の第２例を示す断面図
【図２９】図２９はこの発明の第４実施形態に係る半導体装置の第１例を示す断面図
【図３０】図３０はこの発明の第４実施形態に係る半導体装置の第２例を示す断面図
【図３１】図３１はこの発明の第４実施形態に係る半導体装置の第３例を示す断面図
【図３２】図３２は第３例に係る半導体装置の第１の適用例を示す平面図
【図３３】図３３は第３例に係る半導体装置の第２の適用例を示す平面図
【図３４】図３４はこの発明の第４実施形態に係る半導体装置の第４例を示す断面図
【図３５】図３５はこの発明の第４実施形態に係る半導体装置の第５例を示す断面図
【図３６】図３６はこの発明の第４実施形態に係る半導体装置の第６例を示す断面図
【図３７】図３７はこの発明の第５実施形態に係る半導体装置の一例を示す断面図
【図３８】図３８はこの発明の第６実施形態に係る半導体装置の一例を示す断面図
【図３９】図３９はこの発明の第７実施形態に係る半導体装置の一例を示す断面図
【図４０】図４０はこの発明の第７実施形態に係る半導体装置の一製造工程を示す断面図
【図４１】図４１はアスペクト比を示す図
【図４２】図４２はトレンチが塞がれた状態を示す図
【符号の説明】
【０１３８】
１…第１の半導体層（ＳｉＧｅ基板）、３…第２の半導体層（Ｓｉ層）、７…溝（トレンチ）、９…絶縁化した第１の半導体層（ＳｉＧｅ酸化物）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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