(57)【要約】      （修正有）【課題】ＩＣを搭載したプリント配線基板においてシグナルインティグリティを極力確保できるようにする。【解決手段】ＩＣベアチップ１１２における電気的導通のある１つまたは２つの入出力端子１１３はＩＣベアチップが実装されるＩＣパッケージ１０５のＩＣ接続パッド１０９にワイヤ１１０で接続され、ＩＣ接続パッドから２つのパッケージ接続パッド１０６にそれぞれ配線接続する。【選択図】図７
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【特許請求の範囲】
【請求項１】
ＩＣベアチップを実装したＩＣパッケージにおいて、前記ＩＣベアチップは電気的に接続された同電位の異なる２つの入出力端子を有しており、前記入出力端子は、前記ＩＣパッケージの２つの接続パッドのそれぞれに、配線接続していることを特徴とするＩＣパッケージ。
【請求項２】
ＩＣベアチップを実装したＩＣパッケージにおいて、前記ＩＣベアチップの1つの入出力端子は、前記ＩＣパッケージの２つの接続パッドのそれぞれに配線接続していることを特徴とするＩＣパッケージ。
【請求項３】
ＩＣベアチップを実装したＩＣパッケージにおいて、前記ＩＣベアチップの1つの入出力端子は、前記ＩＣパッケージの１つの接続パッドに配線接続されており、前記接続パッドは前記ＩＣパッケージの異なる２つの外部接続用パッドのそれぞれに配線接続していることを特徴とするＩＣパッケージ。
【請求項４】
前記入出力端子と、前記接続パッドとの配線の長さは８ｍｍ以下であることを特徴とする請求項３記載のＩＣパッケージ。
【請求項５】
前記入出力端子と、前記接続パッドとの配線接続はボールはんだもしくはワイヤーボンディングであることを特徴とする請求項１乃至４の少なくとも１つに記載のＩＣパッケージ。
【請求項６】
前記請求項１乃至５の少なくとも１つに記載のＩＣパッケージが配置され、各ＩＣパッケージが、１つの配線により直列に接続されていることを特徴とするプリント回路基板。
【請求項７】
前記１つの配線の両端は、終端抵抗により終端されていることを特徴とする請求項６記載のプリント回路基板。
【請求項８】
複数のＩＣベアチップを実装したＩＣパッケージにおいて、前記ＩＣベアチップは電気的に接続された同電位の異なる２つの入出力端子を有しており、前記入出力端子は、前記ＩＣパッケージの２つの接続パッドのそれぞれに配線接続しており、前記複数のＩＣベアチップは、１つの配線により直列に接続されていることを特徴とするＩＣパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（集積回路）を搭載したプリント回路基板におけるノイズ対策技術に関するものである。
【背景技術】
【０００２】
近年、電子機器のプリント回路基板やそれに実装されるＩＣの高機能高性能化が進展する中で、低電圧差動伝送方式(ＬＶＤＳなど)といった高速伝送が広く使われている。ところが、このような高速伝送では、プリント配線板上の伝送線路のインピーダンスコントロールや等長配線が行われたとしても、プリント配線板上に複数のＩＣを接続したバス配線では、メインの配線からＩＣまでに分岐する短いスタブ配線が問題となる。また、急速な周波数の高速化に伴って、さらにＩＣ部品内部の短いパッケージ配線までもが問題となってきている。
【０００３】
このような問題を解決するために、新しい構造のプリント回路基板が提案されている。
【０００４】
例えば、特開平１０−０６９３４２号公報（特許文献１）に開示されているように、シグナルインティグリティの問題を解決するために、プリント配線板上に配置されたＩＣと、抵抗で片端もしくは両端を終端されたメイン配線とを結ぶスタブ配線に、ダンピング抵抗を配置することが必要不可欠となっている。
【０００５】
なお、図１１乃至図１３を参照して、従来の配線例について説明する。
【０００６】
図１１は、第１の従来例のプリント回路基板を示す斜視図であり、プリント配線基板に４つの入出力ＩＣと１つの終端抵抗が実装され、それぞれが配線で接続されている場合を示している。
【０００７】
図１１において、１００はプリント配線基板である。１０１はプリント配線基板上に形成された配線である。１０３は入出力ＩＣ、１０４は終端抵抗であり、それぞれがプリント配線基板上に実装され、配線で接続されている。終端抵抗１０４の片端はスルーホール１０２で内層の電源もしくは、グラウンドに接続されている。
【０００８】
図１２は、第２の従来例のプリント回路基板を示す斜視図であり、プリント配線基板１００に４つの入出力ＩＣ１０３と１つの終端抵抗１０４が実装され、メインの配線から分岐したスタブ配線１２０にダンピング抵抗１１８が接続されている場合を示している。
【０００９】
図１３は、第３の従来例のプリント回路基板を示す斜視図であり、プリント配線基板１００に３つの入出力ＩＣ１０３と２つの終端抵抗１０４が実装され、メインの配線から分岐したスタブ配線１２０にダンピング抵抗１１８が接続されている場合を示している。
【特許文献１】特開平１０−０６９３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、スタブ配線にダンピング抵抗を接続した場合でも、高速な周波数で回路を駆動する場合には、ＩＣにおける反射や配線分岐による影響がメインの配線にノイズとしてのってしまうため、シグナルインティグリティの低下といった問題が発生する。
【００１１】
また、複数のスタブ配線にそれぞれダンピング抵抗を接続する場合には、部品点数の増加と共に、ＩＣ近傍の配線領域の圧迫といった問題が発生し、グランドバウンスやＥＭＩ（電磁妨害）といった別な問題が発生してしまう。
【００１２】
従って、本発明は上述した課題に鑑みてなされたものであり、その目的は、ＩＣを搭載したプリント配線基板においてシグナルインティグリティを極力確保できるようにすることである。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、目的を達成するために、本発明に係わるＩＣパッケージは、ＩＣベアチップを実装したＩＣパッケージにおいて、前記ＩＣベアチップは電気的に接続された同電位の異なる２つの入出力端子を有しており、前記入出力端子は、前記ＩＣパッケージの２つの接続パッドのそれぞれに、配線接続していることを特徴とする。
【００１４】
また、本発明に係わるＩＣパッケージは、ＩＣベアチップを実装したＩＣパッケージにおいて、前記ＩＣベアチップの1つの入出力端子は、前記ＩＣパッケージの２つの接続パッドのそれぞれに配線接続していることを特徴とする。
【００１５】
また、本発明に係わるＩＣパッケージは、ＩＣベアチップを実装したＩＣパッケージにおいて、前記ＩＣベアチップの1つの入出力端子は、前記ＩＣパッケージの１つの接続パッドに配線接続されており、前記接続パッドは前記ＩＣパッケージの異なる２つの外部接続用パッドのそれぞれに配線接続していることを特徴とする。
【００１６】
また、この発明に係わるＩＣパッケージにおいて、前記入出力端子と、前記接続パッドとの配線の長さは８ｍｍ以下であることを特徴とする。
【００１７】
また、この発明に係わるＩＣパッケージにおいて、前記入出力端子と、前記接続パッドとの配線接続はボールはんだもしくはワイヤーボンディングであることを特徴とする。
【００１８】
また、本発明に係わるプリント回路基板は、上記ののＩＣパッケージが配置され、各ＩＣパッケージが、１つの配線により直列に接続されていることを特徴とするプリント回路基板。
【００１９】
また、この発明に係わるプリント回路基板において、前記１つの配線の両端は、終端抵抗により終端されていることを特徴とする。
【００２０】
また、本発明に係わるＩＣパッケージは、複数のＩＣベアチップを実装したＩＣパッケージにおいて、前記ＩＣベアチップは電気的に接続された同電位の異なる２つの入出力端子を有しており、前記入出力端子は、前記ＩＣパッケージの２つの接続パッドのそれぞれに配線接続しており、前記複数のＩＣベアチップは、１つの配線により直列に接続されていることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ＩＣを搭載したプリント配線基板においてシグナルインティグリティを極力確保することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好適な実施形態について説明する。
【００２３】
本発明の実施形態では、ＩＣのパッケージに２つの接続端子を設け、それぞれの端子からＩＣベアチップ内部の接続端子近傍に配線することでプリント配線板とＩＣパッケージのスタブ配線をなくすようにしている。これにより、高速動作を可能とするＩＣとこれを実装するプリント配線板を提供することができる。
【００２４】
このとき、ＩＣの入出力端子から分岐までの距離は、下記の公式より８ｍｍ以下となるように構成する。
【００２５】
即ち、信号伝送速度を１５ｃｍ／ｎｓとし、１００ＭＨｚ(１波長あたりの伝送時間が１０ｎｓ)以上の高速信号伝送を考えた時、１０倍高調波(１ＧＨｚ)までのシグナルインティグリティを考慮すると、スタブ配線における反射波は１０回の反射で十分にノイズが減衰するので、
１５ｃｍ／ｎｓ×１０ｎｓ×１／１０（１０倍高調波）×１／１０（ノイズ減衰）×
１／２（往復）＝７.５ｍｍ
となる。
【００２６】
したがって、スタブ配線の長さが約８ｍｍ以下であればシグナルインティグリティを保ったまま伝送が可能である。
【００２７】
以下、具体的な実施形態について、図面を参照して詳細に説明する。
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態のプリント回路基板を示す斜視図であり、プリント配線基板に４つの入出力ＩＣと１つの終端抵抗が実装され、それぞれが配線で接続されている場合を示している。図１においては、従来例である図１２と同じ部材には同じ符号が付されている。
【００２９】
図１において、１００はプリント配線基板である。１０１はプリント配線基板上に形成された配線である。１０３は入出力ＩＣ、１０４は終端抵抗であり、それぞれがプリント配線基板上に実装され、配線で接続されている。終端抵抗１０４の片端はスルーホール１０２でプリント配線基板１００の内層の電源もしくは、グラウンドに接続されている。
【００３０】
上記のように、本実施形態では、ＩＣパッケージに２つの接続端子１０３ａ，１０３ｂを設け、それぞれの接続端子１０３ａ，１０３ｂの根元側の端部をＩＣベアチップ内部の接続端子近傍に配線している。そして、接続端子１０３ａ，１０３ｂの先端側の端部を配線１０１に接続している。
【００３１】
次に、図２は、前述のパッケージＩＣ１０３を示す詳細図であり、インターポーザー基板上にＩＣベアチップが実装されている。
【００３２】
図２において、１０５はインターポーザー基板である。１０６はインターポーザー基板１０５上に形成されたインターポーザー基板パッケージ接続パッドである。インターポーザー基板１０５上にＩＣベアチップ１１２が実装されており、ＩＣベアチップ１１２の１つ１つのＩＣベアチップパッド１１３がボンディングワイヤ配線１１０により２つのインターポーザー基板ＩＣ接続パッド１０９に接続されている。インターポーザー基板ＩＣ接続パッド１０９とインターポーザー基板パッケージ接続パッド１０６はインターポーザー基板配線１０７で接続されている。そして、インターポーザー基板パッケージ接続パッド１０６は、それぞれパッケージ接続ワイヤ１１１に接続されている。
【００３３】
これによって、パッドの位置が任意となることによって、ＰＣＢ（プリント配線基板）との配線が容易になると同時に、ＩＣ内部までの配線全体のスタブをなくすことが可能となるためシグナルインティグリティが保たれる。
【００３４】
また、ＩＣ直下の電源グランドを分離することなく、バス配線の等長配線が可能となるためグランドバウンスやＥＭＩの問題が抑制される。
【００３５】
また、中央部から電源グランドの配線を引き出せるため電源グランドを強化することが容易である。
【００３６】
（第２の実施形態）
図３は、本発明の第２の実施形態のプリント回路基板を示す斜視図であり、プリント配線基板に３つの入出力ＩＣと２つの終端抵抗が実装され、それぞれが配線で接続されている場合を示している。図３においては、従来例である図１３と同じ部材には同じ符号が付されている。
【００３７】
図３において、１００はプリント配線基板である。１０１はプリント配線基板上に形成された配線である。１０３は入出力ＩＣ、１０４は終端抵抗であり、それぞれがプリント配線基板１００上に実装され、配線で接続されている。終端抵抗１０４の片端はスルーホール１０２で内層の電源もしくは、グラウンドに接続されている。
【００３８】
この第２の実施形態でも、第１の実施形態と同様の効果が得られる。
【００３９】
（第３の実施形態）
図４は、本発明の第３の実施形態のプリント回路基板を示す上面図であり、プリント配線基板１００の上に３つの入出力ＩＣが実装され、それぞれのＩＣが接続された状態を示す図である。図４において接続端子１０３ａ，１０３ｂは隣接しておらず、ＩＣベアチップ１１２の対向する位置に設けられている。
【００４０】
図４において、入出力ＩＣ１０３は、インターポーザー基板１０５上にＩＣベアチップ１１２が実装されて構成されており、ＩＣベアチップ１１２のＩＣベアチップパッド１１３はボンディングワイヤ配線１１０によって、インターポーザー基板１０５上の両サイドに配置されたインターポーザー基板スルーホール１０８又はインターポーザー基板ＩＣ接続パッド１０９に接続されている。インターポーザー基板ＩＣ接続パッド１０９は、インターポーザー基板配線１０７によりインターポーザー基板スルーホール１０８に接続されている。そして、インターポーザー基板スルーホール１０８は半田面側でインターポーザー基板ＰＣＢ接続パッドを介して、プリント配線基板１００と接続されている。入出力ＩＣ１０３同士は、プリント配線基板１００に形成された配線１０１でそれぞれ接続されている。
【００４１】
これによって、パッドの位置が任意となることによって、ＰＣＢ（プリント配線基板）との配線が容易になると同時に、ＩＣ内部までの配線全体のスタブをなくすことが可能となるためシグナルインティグリティが保たれる。
【００４２】
また、ＩＣ直下の電源グランドを分離することなく、バス配線の等長配線が可能となるためグランドバウンスやＥＭＩの問題が抑制される。
【００４３】
また、中央部から電源グランドの配線を引き出せるため電源グランドを強化することが容易である。
【００４４】
（第４の実施形態）
図５は、本発明の第４の実施形態のプリント回路基板を示す上面図であり、インターポーザー基板１０５の上に３つのＩＣベアチップ１１２が実装され、それぞれのＩＣベアチップ１１２が接続された状態を示す図である。
【００４５】
図５において、インターポーザー基板１０５上に３つのＩＣベアチップ１１２が実装されており、ＩＣベアチップ１１２のＩＣベアチップパッド１１３はボンディングワイヤ配線１１０によって、インターポーザー基板１０５上の両サイドに配置されたインターポーザー基板スルーホール１０８又はインターポーザー基板ＩＣ接続パッド１０９に接続されている。インターポーザー基板ＩＣ接続パッド１０９同士はインターポーザー基板配線１０７で接続されている。
【００４６】
（第５の実施形態）
図６は、本発明の第５の実施形態のＱＦＰパッケージＩＣを示す斜視図であり、インターポーザー基板上にＩＣベアチップが実装されている場合を示している。
【００４７】
図６において、１０５はインターポーザー基板である。１０６はインターポーザー基板１０５上に形成されたインターポーザー基板パッケージ接続パッドである。インターポーザー基板１０５上にＩＣベアチップ１１２が実装されており、２つのＩＣベアチップパッド１１３はＩＣベアチップ配線１２４によって接続され、これら接続された２つのＩＣベアチップパッド１１３がボンディングワイヤ配線１１０により２つのインターポーザー基板ＩＣ接続パッド１０９に接続されている。インターポーザー基板ＩＣ接続パッド１０９とインターポーザー基板パッケージ接続パッド１０６はインターポーザー基板配線１０７で接続されている。そして、インターポーザー基板パッケージ接続パッド１０６は、それぞれパッケージ接続ワイヤ１１１に接続されている。
【００４８】
これによって、パッドの位置が任意となることによって、ＰＣＢ（プリント配線基板）との配線が容易になると同時に、ＩＣ内部までの配線全体のスタブをなくすことが可能となるためシグナルインティグリティが保たれる。
【００４９】
（第６の実施形態）
図７は、本発明の第６の実施形態のＱＦＰパッケージＩＣを示す斜視図であり、インターポーザー基板上にＩＣベアチップが実装されている場合を示している。
【００５０】
図７において、１０５はインターポーザー基板である。１０６はインターポーザー基板１０５上に形成されたインターポーザー基板パッケージ接続パッドである。インターポーザー基板１０５上にＩＣベアチップ１１２が実装されており、ＩＣベアチップ１１２のＩＣベアチップパッド１１３がボンディングワイヤ配線１１０によりインターポーザー基板ＩＣ接続パッド１０９に接続されている。１つのインターポーザー基板ＩＣ接続パッド１０９と２つのインターポーザー基板パッケージ接続パッド１０６がインターポーザー基板配線１０７で接続されている。そして、インターポーザー基板パッケージ接続パッド１０６は、それぞれパッケージ接続ワイヤ１１１に接続されている。
【００５１】
このようにすることで、メイン配線から分岐するスタブ配線の長さが、実質的に接続端子１０３ａ，１０３ｂの長さと略同じ長さとなり、スタブ配線の長さを約８ｍｍ以下にすることができ、シグナルインティグリティを保ったまま伝送が可能である。
【００５２】
（第７の実施形態）
図８は、本発明の第７の実施形態のＢＧＡ（ボールグリッドアレイ）パッケージＩＣを示す図であり、図８（ａ）はＢＧＡパッケージＩＣの側面図、図８（ｂ）は斜視図である。
【００５３】
図８（ａ）、（ｂ）において、１０５はインターポーザー基板である。インターポーザー基板１０５上にＩＣベアチップ１１２が実装されており、２つのＩＣベアチップパッド１１３はＩＣベアチップ配線１１４によって接続され、これら接続された２つのＩＣベアチップパッド１１３が半田ボール１１６により２つのインターポーザー基板ＩＣ接続パッド１０９に接続されている。インターポーザー基板ＩＣ接続パッド１０９とインターポーザー基板ＢＧＡパッド１１９は、インターポーザー基板配線１０７とインターポーザー基板スルーホール１０８により接続されている。なお、１１７はＩＣパッケージモールドである。
【００５４】
（第８の実施形態）
図９は、本発明の第８の実施形態のＢＧＡ（ボールグリッドアレイ）パッケージＩＣを示す図であり、図９（ａ）はＢＧＡパッケージＩＣの側面図、図９（ｂ）は斜視図である。
【００５５】
図９（ａ）、（ｂ）において、１０５はインターポーザー基板である。インターポーザー基板１０５上にＩＣベアチップ１１２が実装されており、１つのＩＣベアチップパッド１１３は、半田ボール１１６により１つのインターポーザー基板ＩＣ接続パッド１０９に接続されている。１つのインターポーザー基板ＩＣ接続パッド１０９からインターポーザー基板配線１０７によって２つに分岐し、インターポーザー基板スルーホール１０８を通して２つのインターポーザー基板ＢＧＡパッド１１９に接続されている。
【００５６】
（第９の実施形態）
図１０は、本発明の第９の実施形態のＢＧＡ（ボールグリッドアレイ）パッケージＩＣを示す図であり、図１０（ａ）はＢＧＡパッケージＩＣの側面図、図１０（ｂ）は斜視図である。
【００５７】
図１０（ａ）、（ｂ）において、１０５はインターポーザー基板である。インターポーザー基板１０５上にＩＣベアチップ１１２が実装されており、１つのＩＣベアチップパッド１１３は、半田ボール１１６により１つのインターポーザー基板ＩＣ接続パッド１０９に接続されている。１つのインターポーザー基板ＩＣ接続パッド１０９からインターポーザー基板配線１０７によってインターポーザー基板スルーホール１０８ａに接続し、インターポーザー基板の内層で２つに分岐し、インターポーザー基板スルーホール１０８ｂを通して２つのインターボーザー基板ＢＧＡパッド１１９に接続されている。
【００５８】
以上説明したように、上記の第１乃至第１０の実施形態では、ＩＣベアチップのパッド位置の極近傍で配線を分岐させ、１つの入出力端子に対して２つ以上のプリント配線板接続パッドを有する構造にしている。
【００５９】
これにより、パッドの位置が任意となることによって、ＰＣＢとの配線が容易になると同時にＩＣ内部までの配線全体のスタブをなくすことが可能となるためシグナルインティグリティが保たれる。
【００６０】
また、ＩＣ直下の電源グランドを分離することなく、バス配線の等長配線が可能となるためグランドバウンスやＥＭＩの問題が抑制される。
【００６１】
また、中央部から電源グランドの配線を引き出せるため電源グランドを強化することが容易である。
【００６２】
また、パスコンをＩＣの中央部に配置することも容易である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態におけるプリント回路基板を示す図である。
【図２】本発明の第１の実施形態におけるＱＦＰパッケージＩＣを示す斜視図である。
【図３】本発明の第２の実施形態におけるプリント回路基板を示す図である。
【図４】本発明の第３の実施形態におけるシート部品を示す図である。
【図５】本発明の第４の実施形態におけるシート部品を示す図である。
【図６】本発明の第５の実施形態におけるＱＦＰパッケージＩＣを示す斜視図である。
【図７】本発明の第６の実施形態におけるＱＦＰパッケージＩＣを示す斜視図である。
【図８】本発明の第７の実施形態におけるＢＧＡ（ボールグリッドアレイ）パッケージＩＣを示す図である。
【図９】本発明の第８の実施形態におけるＢＧＡ（ボールグリッドアレイ）パッケージＩＣを示す図である。
【図１０】本発明の第９の実施形態におけるＢＧＡ（ボールグリッドアレイ）パッケージＩＣを示す図である。
【図１１】第１の従来例を示す図である。
【図１２】第２の従来例を示す図である。
【図１３】第３の従来例を示す図である。
【符号の説明】
【００６４】
１００  プリント配線基板
１０１  プリント配線板配線
１０２  プリント配線板スルーホール
１０３  入出力ＩＣ
１０４  終端抵抗
１０５  インターポーザー基板
１０６  インターポーザー基板パッケージ接続パッド
１０７  インターポーザー基板配線
１０８  インターポーザー基板スルーホール
１０９  インターポーザー基板ＩＣ接続パッド
１１０  ボンディングワイヤ配線
１１１  パッケージ接続ワイヤ
１１２  ＩＣベアチップ
１１３  ＩＣベアチップパッド
１１４  ＩＣベアチップ配線
１１６  半田ボール
１１７  ＩＣパッケージモールド
１１８  ダンピング抵抗
１１９  インターポーザー基板ＢＧＡパッド
１２０  スタブ配線
【図１】
2006100588.tif 000003
【図２】
2006100588.tif 000004
【図３】
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【図４】
2006100588.tif 000006
【図５】
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【図６】
2006100588.tif 000008
【図７】
2006100588.tif 000009
【図８】
2006100588.tif 000010
【図９】
2006100588.tif 000011
【図１０】
2006100588.tif 000012
【図１１】
2006100588.tif 000013
【図１２】
2006100588.tif 000014
【図１３】
2006100588.tif 000015