(57)【要約】【課題】  異なる動作モードが混在するバースト転送において、マイクロプロセッサの処理の遅延及びメモリコントローラの構成の複雑化を抑制する。【解決手段】  データ処理システム１０は、異なる動作モードを混在させたバースト転送を実行するマイクロプロセッサ１１と、バースト転送の動作モードが設定されるモードレジスタ１４を有する同期式バーストメモリ１３と、同期式バーストメモリ１３とマイクロプロセッサ１１との間でアクセスを調停するメモリコントローラ１２とを備えたものである。そして、メモリコントローラ１２は、ラップ切替え信号２１を出力端子２２を介して出力する機能を有する。同期式バーストメモリ１３は、メモリコントローラ１２から入力端子２３を介してラップ切替え信号２１を入力し、ラップ切替え信号２１に応じて動作モードをモードレジスタ１４に設定する機能を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
インクリメント・バースト転送とラップ・バースト転送との異なる動作モードを混在させたバースト転送を実行するマイクロプロセッサと、前記バースト転送の前記動作モードが設定されるモードレジスタを有する同期式バーストメモリと、この同期式バーストメモリと前記マイクロプロセッサとの間でアクセスを調停するメモリコントローラと、を備えたデータ処理システムにおいて、
前記メモリコントローラは、ラップ切替え信号を出力する機能を有し
前記同期式バーストメモリは、前記メモリコントローラから前記ラップ切替え信号を入力し、このラップ切替え信号に応じて前記動作モードを前記モードレジスタに設定する機能を有する、
ことを特徴とするデータ処理システム。
【請求項２】
前記メモリコントローラは、前記ラップ切替え信号を出力する出力端子を有し
前記同期式バーストメモリは、前記ラップ切替え信号を入力する入力端子を有する、
請求項１記載のデータ処理システム。
【請求項３】
前記メモリコントローラは、前記マイクロプロセッサからインクリメント・バースト転送のアクセス信号を入力すると、前記モードレジスタにインクリメント・バースト転送を設定するための前記ラップ切替え信号を出力し、前記マイクロプロセッサからラップ・バースト転送のアクセス信号を入力すると、前記モードレジスタにラップ・バースト転送を設定するための前記ラップ切替え信号を出力する、
請求項１又は２記載のデータ処理システム。
【請求項４】
前記同期式バーストメモリは、バースト長の異なる複数の同期式バーストメモリから成り、かつ当該複数の同期式バーストメモリのそれぞれが前記メモリコントローラに接続され、
前記複数の同期式バーストメモリの前記各モードレジスタには、前記ラップ切替え信号によって動作モードが設定されるとともに、前記バースト長が予め設定された、
請求項１乃至３のいずれかに記載のデータ処理システム。
【請求項５】
インクリメント・バースト転送とラップ・バースト転送との異なる動作モードを混在させたバースト転送を実行するマイクロプロセッサと、前記バースト転送の前記動作モードが設定されるモードレジスタを有する同期式バーストメモリと、この同期式バーストメモリと前記マイクロプロセッサとの間でアクセスを調停するメモリコントローラと、を備えたデータ処理システムに用いられるメモリ制御方法において、
前記メモリコントローラがラップ切替え信号を出力し、
前記同期式バーストメモリが、前記メモリコントローラからラップ切替え信号を入力し、このラップ切替え信号に応じて前記動作モードを前記モードレジスタに設定する、
ことを特徴とするメモリ制御方法。
【請求項６】
前記メモリコントローラは、前記マイクロプロセッサからインクリメント・バースト転送のアクセス信号を入力すると、前記モードレジスタにインクリメント・バースト転送を設定するための前記ラップ切替え信号を出力し、前記マイクロプロセッサからラップ・バースト転送のアクセス信号を入力すると、前記モードレジスタにラップ・バースト転送を設定するための前記ラップ切替え信号を出力する、
請求項５記載のメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクリメント・バースト転送とラップ・バースト転送とを混在させたバースト転送を実行するデータ処理システム及びそのメモリ制御方法に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサが外部接続メモリよりも速く動作するようになったため、マイクロプロセッサの待ち時間をできるだけ少なくする必要が生じている。これに呼応して、データ転送を高速化するために、インクリメント・バースト転送とラップ・バースト転送との二つを混在させて効率的にバースト転送を実行するマイクロプロセッサが知られている（例えば特許文献１）。なお、インクリメント・バースト転送とは、開始アドレスからアドレスをインクリメントしてバースト転送する、バースト転送方式である。ラップ・バースト転送とは、バースト転送境界に関係なく途中のアドレスからバースト転送を開始し、バースト転送境界においてラップアラウンド動作する、バースト転送方式である。
【０００３】
図３は、その種のマイクロプロセッサを用いたデータ処理システムの従来例を示すブロック図である。以下、この図面に基づき説明する。
【０００４】
従来のデータ処理システム５０は、マイクロプロセッサ５１と、同期式バーストメモリ５３と、これらの間でアクセスを調停するメモリコントローラ５２とから構成されている。各インターフェースには、制御バス５５，５６、アドレスバス５７，５８、データバス５９，６０等があり、これらはバースト転送に用いられる。
【０００５】
同期式バーストメモリ５３には、バースト転送の動作モードを設定するモードレジスタ５４が内蔵されている。モードレジスタ５４では、図４のバーストシーケンス対応表に示すように、バースト長の設定をするＢＳＴビットと、ラップアラウンド動作の設定をするＷＰビットとがある。これらのビットを設定することにより、バースト転送方式を設定することができる。この場合、マイクロプロセッサ５１から同期式バーストメモリ５３にバーストアクセスするとき、バースト転送開始前に同期式バーストメモリ５３に対してバースト転送の動作モードを予め設定しておく必要がある。
【０００６】
このとき、インクリメント・バースト転送とラップ・バースト転送とが混在するデータ処理システム５０では、バースト転送中にモードレジスタ５４の設定を変更するか否かによって、次の二つのメモリ制御方法が考えられる。
【０００７】
第一のメモリ制御方法として、バースト転送中にモードレジスタ５４の設定を変更するために、バースト転送方式に合わせて転送毎に同期式バーストメモリ５３のバースト転送の動作モードを、マイクロプロセッサ５１から変更することが考えられる。
【０００８】
しかし、マイクロプロセッサ５１からメモリコントローラ５２及び同期式バーストメモリ５３の両方に対してバースト転送の動作モードを設定する必要があり、これらに同時に設定しないと正常にアクセスできなくなってしまう。そのため、バースト転送を一旦停止した状態で、メモリコントローラ５２及び同期式バーストメモリ５３の両方に対してバースト転送の動作モードを変更しなければならないので、マイクロプロセッサ５１の処理が遅延するという問題が生ずる。
【０００９】
第二のメモリ制御方法として、バースト転送中にモードレジスタ５４の設定を変更せずに、マイクロプロセッサ５１から出力されるインクリメント・バースト転送又はラップ・バースト転送をメモリコントローラ５２で調停して、同期式バーストメモリ５３へのアクセス信号を制御することが考えられる。メモリコントローラ５２は、マイクロプロセッサ５１から制御バス５５、アドレスバス５７及びデータバス５９を介して各アクセス信号を入力し、同期式バーストメモリ５３の動作タイミングに合わせてアクセスタイミングを調整しつつ、制御バス５６、アドレスバス５８及びデータバス６０を介して各アクセス信号を同期式バーストメモリ５３へ出力する。このとき、マイクロプロセッサ５１から出力される制御バス５５の制御信号によって、インクリメント・バースト転送又はラップ・バースト転送のどちらか一方のバースト転送方式をメモリコントローラ５２に伝える。
【００１０】
しかし、従来の同期式バーストメモリ５３では、モードレジスタ５４に対して、バースト転送開始前にラップアラウンド動作の有無を予め設定しておく必要がある。このため、同期式バーストメモリ５３側の動作モードを事前に固定していることから、マイクロプロセッサ１０から出力されるインクリメント・バースト転送又はラップ・バースト転送をメモリコントローラ５２で調停して、同期式バーストメモリ５３へアクセス信号を出力する必要がある。
【００１１】
例えば、図４に示すように、データ転送開始前に、同期式バーストメモリ５３のモードレジスタ５４のラップアラウンド設定ビットをラップアラウンド動作あり（ＷＰ＝１）に設定し、バースト長設定を８バースト・モード（ＢＳＴ＝１）に設定したとする。この場合、マイクロプロセッサ５１からインクリメント・バースト転送が発生した際に、同期式バーストメモリ５３側がバースト開始アドレスにより0-1-2-3-4-5-6-7、1-2-3-4-5-6-7-0、2-3-4-5-6-7-0-1、3-4-5-6-7-0-1-2、4-5-6-7-0-1-2-3、5-6-7-0-1-2-3-4、6-7-0-1-2-3-4-5、7-0-1-2-3-4-5-6のようにラップアラウンド動作する。
【００１２】
このため、メモリコントローラ５２は、同期式バーストメモリ５３に対する開始アドレスが１〜７であった場合に、1-2-3-4-5-6-7→停止→8、2-3-4-5-6-7→停止→8-9、3-4-5-6-7→停止→8-9-10、4-5-6-7→停止→8-9-10-11、5-6-7→停止→8-9-10-11-12、6-7→停止→8-9-10-11-12-13、7→停止→8-9-10-11-12-13-14のように、バースト転送境界でバースト転送を一旦停止して、インクリメント開始アドレスを出力して残りのバースト転送を実行するという、二回のバースト転送に分割する調停動作をする必要がある。
【００１３】
このように、第二のメモリ制御方法でも、この調停動作に伴ってメモリコントローラ５２から同期式バーストメモリ５３へのアクセス時間が浪費されるので、マイクロプロセッサ５１のアクセス待ち時間が発生することになる。
【００１４】
また、このように、調停動作機能を有するメモリコントローラ５２では、制御が複雑になるため回路規模が増大するという問題が生ずる。更に、バースト長の異なる複数の同期式バーストメモリ５３が接続される場合、メモリコントローラ５２はバースト長の種類とバースト転送の種類とを組み合わせた分だけ調停動作が必要になるので、調停回路が複雑化して更に回路規模が増大するという問題が生ずる。
【００１５】
【特許文献１】特開２０００−２９７７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の同期式バーストメモリ５３では、その内部レジスタであるモードレジスタ５４を設定することにより、バースト長及びラップ動作モード等の設定をしている。このモードレジスタ５４の設定は、モードレジスタ設定シーケンスによって実行されることにより、バースト転送開始前に予めバースト転送方式を決定しなければならないので、バースト転送の途中でバースト転送方式を変更することができない。つまり、バースト転送を一旦停止しなければ、バースト転送方式を変更することができない。
【００１７】
したがって、インクリメント・バースト転送とラップ・バースト転送とが混在するデータ処理システム５０では、マイクロプロセッサ５１と同期式バーストメモリ５３との間で、バースト転送を調停する機能を備えるメモリコントローラ５２が必要となる。このメモリコントローラ５２では、バースト転送前に同期式バーストメモリ５３をインクリメント・バースト転送方式に設定した場合、マイクロプロセッサ５１からラップ・バースト転送のアクセスが来ると、マイクロプロセッサ５１側のバースト転送境界においてラップアラウンド動作する調停動作を実行する必要がある。一方、バースト転送前に同期式バーストメモリ５３をラップ・バースト転送方式に設定した場合、マイクロプロセッサ５１からインクリメント・バースト転送のアクセスが来ると、同期式バーストメモリ５３側のバースト転送境界においてラップアラウンドをせずに、インクリメント・アドレスにアクセスする調停動作を実行する必要がある。これらのアクセス調停動作の間、マイクロプロセッサ５１は処理を待たなければならないので、マイクロプロセッサ５１の処理が遅くなってしまうという問題があった。
【００１８】
また、メモリコントローラ５２では、このアクセス調停動作機能を実現するために複雑な制御が必要となるので、回路規模が増大するという問題もあった。
【００１９】
つまり、従来のデータ処理システム５０は、モードレジスタ５４の設定とマイクロプロセッサ５１からの動作モードとが異なると、メモリコントローラ５２による調停動作が必要になるため、マイクロプロセッサ５１の処理に遅延を生じるとともに、その調停動作機能の実現のためにメモリコントローラ５２の構成が複雑化する、という問題があった。
【００２０】
そこで、本発明の目的は、インクリメント・バースト転送とラップ・バースト転送とが混在するバースト転送において、マイクロプロセッサの処理の遅延及びメモリコントローラの構成の複雑化を抑制し得る、データ処理システム等を提供することにある。
【課題を解決するための手段】
【００２１】
本発明に係るデータ処理システムは、インクリメント・バースト転送とラップ・バースト転送との異なる動作モードを混在させたバースト転送を実行するマイクロプロセッサと、バースト転送の動作モードが設定されるモードレジスタを有する同期式バーストメモリと、同期式バーストメモリとマイクロプロセッサとの間でアクセスを調停するメモリコントローラとを備えたものである。そして、メモリコントローラは、ラップ切替え信号を出力する機能を有する。同期式バーストメモリは、メモリコントローラからラップ切替え信号を入力し、このラップ切替え信号に応じて動作モードをモードレジスタに設定する機能を有する。このとき、メモリコントローラは、ラップ切替え信号を出力する出力端子を有してもよい。同期式バーストメモリは、ラップ切替え信号を入力する入力端子を有してもよい。
【００２２】
例えば、メモリコントローラは、マイクロプロセッサからインクリメント・バースト転送のアクセス信号を入力すると、モードレジスタにインクリメント・バースト転送を設定するためのラップ切替え信号を出力し、マイクロプロセッサからラップ・バースト転送のアクセス信号を入力すると、モードレジスタにラップ・バースト転送を設定するためのラップ切替え信号を出力する。
【００２３】
従来、同期式バーストメモリのモードレジスタの設定は、モードレジスタ設定シーケンスによって実行される。このモードレジスタ設定シーケンスによると、バースト転送開始前に予めモードレジスタを設定しておかなければならない。そのため、モードレジスタの設定と異なる動作モードでマイクロプロセッサからバースト転送がなされると、メモリコントローラによる調停動作が必要になった。その結果、マイクロプロセッサの処理が遅延するとともに、メモリコントローラの構成が複雑になっていた。
【００２４】
そこで、本発明では、従来のモードレジスタ設定シーケンスを用いずに、メモリコントローラからラップ切替え信号を出力し、このラップ切替え信号に応じてモードレジスタを設定するようにした。したがって、メモリコントローラによる調停動作が不要になるので、マイクロプロセッサの処理の遅延及びメモリコントローラの構成の複雑化が抑えられる。
【００２５】
また、本発明に係るデータ処理システムは、次のようにしてもよい。同期式バーストメモリは、バースト長の異なる複数の同期式バーストメモリから成る。複数の同期式バーストメモリは、それぞれがメモリコントローラに接続されている。複数の同期式バーストメモリの各モードレジスタには、ラップ切替え信号によって動作モードが設定されるとともに、バースト長が予め設定されている。
【００２６】
従来、メモリコントローラでは、バースト長の異なる複数の同期式バーストメモリが接続される場合、動作モードとバースト長との組み合わせが増大することによって、バースト転送制御が極めて複雑になっていた。そこで、本発明では、モードレジスタに予めバースト長が設定され、バースト転送毎にモードレジスタの動作モードが切替えられる、同期式バーストメモリを用いる。これにより、メモリコントローラは、バースト長設定に合わせたメモリアクセスを調停すればよいので、構成が簡略化される。
【００２７】
また、本発明に係るメモリ制御方法は、本発明に係るデータ処理システムの動作を方法として捉えたものである。
【００２８】
更に、本発明は、ラップ動作の切替え機能を有する同期式バーストメモリにおいて、次のように言い換えることができる。外部からの制御信号によりラップ動作を即座に切替えることを特徴とするメモリ制御方式である。詳しくは、外部からの制御信号によりラップ動作を即座に切替えることにより、インクリメント・バースト転送とラップ・バースト転送とが混在するシステムにおいて、マイクロプロセッサの外部メモリに対するアクセスの待ち時間を減らすことを特徴とするメモリ制御方式である。更に、本発明については、以下に示すように捉えることもできる。
【００２９】
１．マイクロプロセッサから外部メモリへのインクリメント・バースト転送とラップ・バースト転送とが混在するシステムにおいて、バースト転送毎にラップ動作を切替える外部端子を備えた同期式バーストメモリを接続するシステムを用いることにより、バースト転送境界での分割転送時によるメモリアクセス時間の浪費を無くし、マイクロプロセッサの外部メモリに対するアクセスの待ち時間を減らすことを実現するようにしてもよい。
【００３０】
２．マイクロプロセッサから外部メモリへのインクリメント・バースト転送とラップ・バースト転送とが混在するシステムにおいて、バースト転送毎にラップ動作を切替える外部端子を備えた同期式バーストメモリを接続するシステムを用いることにより、メモリコントローラのバースト転送制御回路を簡略化し、回路規模を低減することを実現するようにしてもよい。
【００３１】
３．バースト長の異なる複数の外部メモリを接続し、マイクロプロセッサから外部メモリへのインクリメント・バースト転送とラップ・バースト転送とが混在するシステムにおいて、バースト長とバースト転送動作との組み合わせによって複雑化するバースト転送制御回路を、バースト転送毎にラップ動作を切替える外部端子を備えた同期式バーストメモリを接続するシステムを用いることにより簡略化し、回路規模を低減することを実現するようにしてもよい。
【発明の効果】
【００３２】
本発明によれば、従来のモードレジスタ設定シーケンスを用いずに、メモリコントローラからラップ切替え信号を出力し、このラップ切替え信号に応じて同期式バーストメモリのモードレジスタを設定することにより、メモリコントローラによる調停動作が不要になるので、マイクロプロセッサの処理の高速化及びメモリコントローラの構成の簡素化を達成できる。換言すると、本発明は次の効果を奏する。
【００３３】
１．マイクロプロセッサからメモリに対してインクリメント・バースト転送とラップ・バースト転送とが混在するシステムにおいて、バースト転送毎にラップ動作を切替える外部端子を備えた同期式バーストメモリを接続することにより、バースト転送毎にラップ動作を即座に切替えることができる。また、マイクロプロセッサからのインクリメント・バースト転送とラップ・バースト転送との調停を行うメモリコントローラのバースト転送調停回路では、バースト転送境界においてバースト転送を中断して分割転送をする制御が不要となるので、分割転送によるメモリアクセス時間の増加に起因するマイクロプロセッサの待ち時間を減らすことができる。
【００３４】
２．マイクロプロセッサからのインクリメント・バースト転送とラップ・バースト転送とを調停して同期式バーストメモリに出力するための複雑なラップアラウンド制御回路が不要となるため、メモリコントローラの回路規模を減らすことができる。
【００３５】
３．従来、バースト長の異なる複数の外部メモリが接続される場合、メモリコントローラは回路が複雑になって規模が増大する。なぜなら、マイクロプロセッサから複数の外部メモリへのインクリメント・バースト転送とラップ・バースト転送とを調停する回路が、バースト長の種類とバースト転送の種類とを組み合わせた分だけ調停動作が必要になるからである。これに対し、本発明では、バースト転送のラップアラウンド制御をマイクロプロセッサから即座に外部メモリに伝達できることから、メモリコントローラは、バースト長設定に合わせたメモリアクセスを調停すればよいので、複雑なラップアラウンド制御回路を簡略化できる。また、メモリコントローラを汎用的に使用できるようなることから、ラップアラウンド制御回路を簡略化したメモリアクセス調停回路で、バースト長の異なる複数のメモリを使用することができる。
【発明を実施するための最良の形態】
【００３６】
図１は、本発明に係るデータ処理システムの第一実施形態を示すブロック図である。以下、この図面に基づき説明する。
【００３７】
本実施形態のデータ処理システム１０は、インクリメント・バースト転送とラップ・バースト転送との異なる動作モードを混在させたバースト転送を実行するマイクロプロセッサ１１と、バースト転送の動作モードが設定されるモードレジスタ１４を有する同期式バーストメモリ１３と、同期式バーストメモリ１３とマイクロプロセッサ１１との間でアクセスを調停するメモリコントローラ１２とを備えたものである。そして、メモリコントローラ１２は、ラップ切替え信号２１を出力端子２２を介して出力する機能を有する。同期式バーストメモリ１３は、メモリコントローラ１２から入力端子２３を介してラップ切替え信号２１を入力し、ラップ切替え信号２１に応じて動作モードをモードレジスタ１４に設定する機能を有する。
【００３８】
メモリコントローラ１２は、マイクロプロセッサ１１からインクリメント・バースト転送のアクセス信号を入力すると、モードレジスタ１４にインクリメント・バースト転送を設定するためのラップ切替え信号２１を出力し、マイクロプロセッサ１１からラップ・バースト転送のアクセス信号を入力すると、モードレジスタ１４にラップ・バースト転送を設定するためのラップ切替え信号２１を出力する。
【００３９】
メモリコントローラ１２と同期式バーストメモリ１３との間には、モードレジスタ１４のラップアラウンド設定ビット（ＷＲビット：図４）を、制御信号として外部から入力できるように、ラップ切替え信号２１のラインを一本追加している。また、各インターフェースには、制御バス１５，１６、アドレスバス１７，１８、データバス１９，２０が設けられ、ラップ切替え信号２１によってバースト転送毎にメモリコントローラ１２が同期式バーストメモリ１３のバースト転送動作を制御する。
【００４０】
ここで図３に基づき説明すると、従来、同期式バーストメモリ５３のモードレジスタ５４の設定は、モードレジスタ設定シーケンスによって実行される。このモードレジスタ設定シーケンスによると、バースト転送開始前に予めモードレジスタ５４を設定しておかなければならない。そのため、モードレジスタ５４の設定と異なる動作モードでマイクロプロセッサ５１からバースト転送がなされると、メモリコントローラ５２による調停動作が必要になった。その結果、マイクロプロセッサ５１の処理が遅延するとともに、メモリコントローラ５２の構成が複雑になっていた。
【００４１】
そこで、本発明では、従来のモードレジスタ設定シーケンスを用いずに、メモリコントローラ１２からラップ切替え信号２１を出力し、ラップ切替え信号２１に応じてモードレジスタ１４を設定するようにした。したがって、メモリコントローラ１２による調停動作が不要になるので、マイクロプロセッサ１１の処理の遅延及びメモリコントローラ１２の構成の複雑化が抑えられる。
【００４２】
次に、データ処理システム１０について更に詳しく説明する。
【００４３】
バースト転送開始前に、同期式バーストメモリ１３のモードレジスタ１４を設定することにより、バースト長（ＢＳＴビット）のみを設定する。マイクロプロセッサ１１からメモリアクセスが発生した場合、メモリコントローラ１２は、制御バス１５から入力した制御信号によってインクリメント・バースト転送かラップ・バースト転送かを判別し、バースト転送毎に動作モードに合わせてラップアラウンド動作を切替える制御信号として、ラップ切替え信号２１を出力する。また、メモリコントローラ１２は、マイクロプロセッサ１１から制御バス１５、アドレスバス１７及びデータバス１９を介してアクセス信号を入し、同期式バーストメモリ１３の動作タイミングに合わせてアクセスタイミングを調整しつつ、制御バス１６、アドレスバス１８、データバス２０及びラップ切替え信号２１のラインを介して各アクセス信号を同期式バーストメモリ１３へ出力する。同期式バーストメモリ１３は、バースト転送開始時にバースト開始アドレスを取り込むと同時にラップ切替え信号２１を取り込み、バースト転送毎に動作モードを判別して、ラップアラウンド動作を切替える。
【００４４】
本実施形態によれば、マイクロプロセッサ１１から同期式バーストメモリ１３に対してインクリメント・バースト転送とラップ・バースト転送とが混在するデータ転送方式を採用するデータ処理システム１０において、バースト転送毎にラップ動作を切替える入力端子２３を備えた同期式バーストメモリ１３を用いることにより、バースト転送毎にラップ動作を即座に切替えることが可能となる。また、マイクロプロセッサ１１からのインクリメント・バースト転送とラップ・バースト転送との調停を行うメモリコントローラ１２のバースト転送調停回路では、バースト転送境界においてバースト転送を中断して分割転送をする制御が不要になるので、分割転送によるメモリアクセス時間の増加に起因するマイクロプロセッサ１１の待ち時間を減らすことが可能となる。更に、マイクロプロセッサ１１からのインクリメント・バースト転送とラップ・バースト転送とを調停して同期式バーストメモリ１３へ出力するための複雑なラップアラウンド制御回路が必要なくなるため、メモリコントローラ１２の回路規模を減らすことが可能となる。
【００４５】
図２は、本発明に係るデータ処理システムの第二実施形態を示すブロック図である。以下、この図面に基づき説明する。ただし、図１と同じ部分は同じ符号を付すことにより説明を省略する。
【００４６】
本実施形態のデータ処理システム３０は、次の特徴を有する。同期式バーストメモリ１３,３３は、互いにバースト長が異なるとともに、メモリコントローラ１２に接続されている。同期式バーストメモリ１３,３３の各モードレジスタ１４，３４には、ラップ切替え信号２１によって動作モードが設定されるとともに、バースト長が予め設定されている。
【００４７】
従来、メモリコントローラでは、バースト長の異なる複数の同期式バーストメモリが接続される場合、動作モードとバースト長との組み合わせが増大することによって、バースト転送制御が極めて複雑になっていた。そこで、本実施形態では、モードレジスタ１４，３４に予めバースト長が設定され、バースト転送毎にモードレジスタ１４，３４の動作モードが切替えられる、同期式バーストメモリ１３，３３を用いる。これにより、メモリコントローラ１２は、バースト長設定に合わせたメモリアクセスを調停すればよいので、構成が簡略化される。
【００４８】
なお、本発明は、言うまでもなく、上記第一及び第二実施形態に限定されるものではない。例えば、第二実施形態において、同期式バーストメモリを二個としたが、同期式バーストメモリを三個以上としてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明に係るデータ処理システムの第一実施形態を示すブロック図である。
【図２】本発明に係るデータ処理システムの第二実施形態を示すブロック図である。
【図３】従来のデータ処理システムを示すブロック図である。
【図４】バーストシーケンス対応を示す図表である。
【符号の説明】
【００５０】
１０，３０  データ処理システム
１１  マイクロプロセッサ
１２  メモリコントローラ
１３，３３  同期式バーストメモリ
１４，３４  モードレジスタ
１５，１６  制御バス
１７，１８  アドレスバス
１９，２０  データバス
２１  ラップ切替え信号
【図１】
2006172240.tif 000003
【図２】
2006172240.tif 000004
【図３】
2006172240.tif 000005
【図４】
2006172240.tif 000006