(57)【要約】  【課題】  少ない外部端子数で組込みＲＡＭのテストが可能でかつ不良箇所の特定を簡単に行うことができ、またパッケージ情報に基づき外部端子とメモリ部の入出力端子の接続を切り替えることができる半導体装置を提供する。  【解決手段】  ＲＡＭの入出力を半導体装置の外部端子と接続する際、外部端子とＳＲＡＭ１０１のアドレス端子１１５、およびデータ入力端子１１６の間に第１、第２のラッチ回路１１０、１１１を構成するフリップフロップを設け、ＳＲＡＭ１０１に同時刻でテストベクタを入力できるようにデータを前記第１、第２のラッチ回路１１０、１１１でラッチすることにより、アドレス端子１１５およびデータ入力端子１１６をアドレス／データ外部端子１０７に共通化できるため、外部端子数が少ない場合でもＲＡＭの検査を可能とする。【選択図】  図１
2006172623.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な揮発性のメモリ部と、
前記メモリ部の動作をテストするメモリテストモードを含む複数の動作モードを記憶する動作モード記憶部と、
前記メモリ部をテストするテスト回路と、
外部との信号の伝送を行なう複数の外部端子と、を備え、
前記外部端子は、メモリテストモード時に前記メモリ部のライトイネーブル端子と接続されるＷＥＮ外部端子と、メモリテストモード時に前記メモリ部のアドレス信号およびデータ信号を入力するＡＤＲ／ＤＩＮ外部端子を有し、
前記テスト回路は、メモリテストモード時に前記ＡＤＲ／ＤＩＮ外部端子から入力したアドレス信号およびデータ信号を一時記憶するラッチ回路を有する、
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ラッチ回路は、シフトレジスタで構成されている、
ことを特徴とする半導体装置。
【請求項３】
電気的に書き換え可能な揮発性のメモリ部と、
前記メモリ部の動作をテストするメモリテストモードを含む複数の動作モードを記憶する動作モード記憶部と、
外部との信号の伝送を行なう、第一の外部端子、及び第二の外部端子と、
前記メモリ部をテストするテスト回路と、を備え、
メモリテストモードが選択されている時は、前記メモリ部のデータ入力端子のすべての偶数番目の端子と前記第一の外部端子とを接続し、かつ、前記メモリ部のデータ入力端子のすべての奇数番目の端子と前記第二の外部端子とを接続する、
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
外部との信号の伝送を行なう、第三の外部端子、及び第四の外部端子をさらに備え、
前記テスト回路は、
前記メモリ部のデータ出力端子の偶数番目の端子からのデータ出力の論理積と論理和を選択し出力する第一のデータ出力回路と、
前記メモリ部のデータ出力端子の奇数番目の端子からのデータ出力の論理積と論理和を選択し出力する第二のデータ出力回路を更に有し、
前記メモリテストモードが選択されている時は、前記第一のデータ出力回路の出力を前記第三の外部端子から外部に出力し、かつ前記第二のデータ出力回路の出力を前記第四の外部端子から外部に出力する、
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
１つ以上の前記メモリ部を備え、
メモリテストモードが選択されている時は、メモリ部のデータ入力端子のすべての偶数番目の端子と前記第一の外部端子とを接続し、メモリ部のデータ入力端子のすべての奇数番目の端子と前記第二の外部端子とを接続し、メモリ部のデータ出力端子のすべての偶数番目の端子と前記第一のデータ出力回路とを接続し、及びメモリ部のデータ出力端子のすべての奇数番目の端子と前記第二のデータ出力回路とを接続する、
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記メモリ部に対してカラム数が異なる第二のメモリ部を備え、
前記テスト回路は、前記第二のメモリ部のアドレス入力をカラム数に基づき変換するアドレス変換回路をさらに有する、
ことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置において、
パッケージ情報を入力するパッケージ選択外部端子をさらに備え、
パッケージのピンと接続する外部端子数が前記メモリ部の入出力端子数よりも大きい場合で、かつメモリテストモード時に、前記メモリ部のすべての入出力端子を所定の複数の外部端子に直接接続するよう切り替わる、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にシステムＬＳＩに組み込まれたＲＡＭのテスト回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体集積回路は、超微細加工技術の進歩により、その面積を低減させることに成功している。そういった中で半導体集積回路に求められる要求は非常に高まり、回路内に組み込まれるトランジスタ数は格段に増大している。そのため、半導体集積回路の検査を実施することは非常に困難になってきている。特に半導体集積回路にはほぼ必要不可欠となったランダムアクセスメモリ（以後、ＲＡＭと示す）の検査を容易に実施できる検査容易化設計は必須となってきている。
【０００３】
図２０は、一般的なＳＲＡＭのテスト回路を内蔵した半導体装置の構成を示すものである。
図２０において、２０００は半導体装置である。半導体装置２０００は、ＳＲＡＭ２００１、テスト回路２００２、モード記憶部２００３、ＣＬＫ外部端子２００４、ＷＥＮ外部端子２００５、ＲＥＮ外部端子２００６、ＡＤＲ外部端子２００７、ＤＩＮ外部端子２００８、ＤＯＵＴ外部端子２００９を有する。
【０００４】
半導体装置２０００は、ＣＬＫ外部端子２００４、ＷＥＮ外部端子２００５、ＲＥＮ外部端子２００６、ＡＤＲ外部端子２００７、ＤＩＮ外部端子２００８、ＤＯＵＴ外部端子２００９を経由して外部のデバイスと信号の伝送をすることができる。ＣＬＫ外部端子２００４は、ＲＡＭテストモード時にＳＲＡＭ２００１へのクロックを入力する端子である。ＷＥＮ外部端子２００５は、ＲＡＭテストモード時にＳＲＡＭ２００１への書き込み許可（ライトイネーブル）信号を入力する端子である。ＲＥＮ外部端子２００６は、ＲＡＭテストモード時にＳＲＡＭ２００１への読み出し許可（リードイネーブル）信号を入力する端子である。ＡＤＲ外部端子２００７は、ＲＡＭテストモード時にＳＲＡＭ２００１へのアドレス信号を入力するための端子である。ＤＩＮ外部端子２００８は、ＲＡＭテストモード時にＳＲＡＭ２００１へのデータ信号を入力するための端子である。ＤＯＵＴ外部端子２００９は、ＲＡＭテストモード時にＳＲＡＭ２００１からのデータを外部に出力する端子である。
【０００５】
ＳＲＡＭ２００１は、ＣＬＫ端子２０１１、ＷＥＮ端子２０１２、ＲＥＮ端子２０１３、ＡＤＲ端子２０１４、ＤＩＮ端子２０１５、ＤＯＵＴ端子２０１６を有し、これを経由して半導体装置２０００内の他の回路と信号の伝送をすることができる。ＣＬＫ端子２０１１は、ＳＲＡＭ２００１の動作クロックを入力する端子である。ＷＥＮ端子２０１２は、書き込み許可（ライトイネーブル）信号を入力するための端子である。ＲＥＮ端子２０１３は、読み出し許可（リードイネーブル）信号を入力するための端子である。ＡＤＲ端子２０１４は、ＳＲＡＭ２００１のアドレス信号を入力する端子である。ＤＩＮ端子２０１５は、ＳＲＡＭ２００１の書き込みデータを入力する端子である。ＤＯＵＴ端子２０１６は、ＳＲＡＭ２００１に書き込まれているデータを出力する端子である。
【０００６】
モード記憶部２００３は、半導体装置２０００の動作モードを記憶し、また周辺回路にその情報を伝達し、ノーマルモード、テストモードの切り替えを可能にする。
【０００７】
テスト回路２００２は、前記モード記憶部２００３によって動作モードを変化させる。前記モード記憶部２００３によってＲＡＭテストモードに移行した後、制御回路２０１０の制御信号により、ＣＬＫ外部端子２００４はＣＬＫ端子２０１１と接続し、ＷＥＮ外部端子２００５はＷＥＮ端子２０１２と接続し、ＲＥＮ外部端子２００６はＲＥＮ端子２０１３と接続し、ＡＤＲ外部端子２００７はＡＤＲ端子２０１４と接続する。ＤＩＮ外部端子２００８はＤＩＮ端子２０１５と接続する。
【０００８】
これによって、検査時にはＳＲＡＭ２００１に対して直接テストベクタを入力し、ＳＲＡＭの検査を行うことができる。また、複数のＳＲＡＭが存在した場合でも、制御回路によって、複数のＳＲＡＭのうち検査を行なうＳＲＡＭを選択することができる。
【０００９】
しかし、従来の半導体装置では、メモリの検査の際、ＳＲＡＭの入力端子数、出力端子数と同じ数の外部端子が必要となり、外部端子数が少ない半導体装置ではＳＲＡＭの検査が困難になっている。また、従来の半導体装置では、外部端子数が十分であっても、パッケージのピン数が少なく、パッケージのピンと接続される外部端子数が限定される場合、ＳＲＡＭの検査が困難になっている。
【００１０】
このような理由から、ＳＲＡＭの出力端子と外部端子の間に良否判定を実施できる回路を組込み、その結果を良品ならばＬｏｗ出力、不良品ならばＨｉｇｈ出力というように、１ビットで判定できる技術もある。この技術により、検査に使用する外部端子数を低減させることができることが報告されている（特許文献１参照）。
【特許文献１】特開平５−２０８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の半導体装置では、半導体装置に組み込まれるＲＡＭの容量アップに伴い、ＲＡＭ入出力端子数が増大していることから、必要とする外部端子数はさらに増加傾向にあるという問題があった。
【００１２】
また、ＲＡＭ入出力端子数と同数の外部端子数を有する場合であっても、例えば、デバック用の端子のように、パッケージングの際にパッケージのピンと接続されない外部端子もあるため、効率的にＲＡＭテストを実施できないという問題があった。
【００１３】
本発明は、上記のような従来の問題点を解決するためになされたもので、少ない外部端子数で組込みＲＡＭのテストが可能でかつ不良箇所の特定を簡単に行なうことができ、また、パッケージ情報に基づき外部端子とメモリ部の入出力端子の接続を切り替えることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明は以下の構成を有する。本発明の請求項１による半導体装置は、電気的に書き換え可能な揮発性のメモリ部と、前記メモリ部の動作をテストするメモリテストモードを含む複数の動作モードを記憶する動作モード記憶部と、前記メモリ部をテストするテスト回路と、外部との信号の伝送を行なう複数の外部端子と、を備え、前記外部端子は、メモリテストモード時に前記メモリ部のライトイネーブル端子と接続されるＷＥＮ外部端子と、メモリテストモード時に前記メモリ部のアドレス信号およびデータ信号を入力するＡＤＲ／ＤＩＮ外部端子を有し、前記テスト回路は、メモリテストモード時に前記ＡＤＲ／ＤＩＮ外部端子から入力したアドレス信号およびデータ信号を一時記憶するラッチ回路を有することを特徴とするものである。
【００１５】
本発明の請求項２による半導体装置は、請求項１記載の半導体装置において、前記ラッチ回路は、シフトレジスタで構成されていることを特徴とするものである。
【００１６】
本発明の請求項３による半導体装置は、電気的に書き換え可能な揮発性のメモリ部と、前記メモリ部の動作をテストするメモリテストモードを含む複数の動作モードを記憶する動作モード記憶部と、外部との信号の伝送を行なう、第一の外部端子、及び第二の外部端子と、前記メモリ部をテストするテスト回路と、を備え、メモリテストモードが選択されている時は、前記メモリ部のデータ入力端子のすべての偶数番目の端子と前記第一の外部端子とを接続し、かつ、前記メモリ部のデータ入力端子のすべての奇数番目の端子と前記第二の外部端子とを接続することを特徴とするものである。
【００１７】
本発明の請求項４による半導体装置は、請求項３記載の半導体装置において、外部との信号の伝送を行なう、第三の外部端子、及び第四の外部端子をさらに備え、前記テスト回路は、前記メモリ部のデータ出力端子の偶数番目の端子からのデータ出力の論理積と論理和を選択し出力する第一のデータ出力回路と、前記メモリ部のデータ出力端子の奇数番目の端子からのデータ出力の論理積と論理和を選択し出力する第二のデータ出力回路を更に有し、前記メモリテストモードが選択されている時は、前記第一のデータ出力回路の出力を前記第三の外部端子から外部に出力し、かつ前記第二のデータ出力回路の出力を前記第四の外部端子から外部に出力することを特徴とするものである。
【００１８】
本発明の請求項５による半導体装置は、請求項４記載の半導体装置において、１つ以上の前記メモリ部を備え、メモリテストモードが選択されている時は、メモリ部のデータ入力端子のすべての偶数番目の端子と前記第一の外部端子とを接続し、メモリ部のデータ入力端子のすべての奇数番目の端子と前記第二の外部端子とを接続し、メモリ部のデータ出力端子のすべての偶数番目の端子と前記第一のデータ出力回路とを接続し、及びメモリ部のデータ出力端子のすべての奇数番目の端子と前記第二のデータ出力回路とを接続することを特徴とするものである。
【００１９】
本発明の請求項６による半導体装置は、請求項５記載の半導体装置において、前記メモリ部に対してカラム数が異なる第二のメモリ部を備え、前記テスト回路は、前記第二のメモリ部のアドレス入力をカラム数に基づき変換するアドレス変換回路をさらに有することを特徴とするものである。
【００２０】
本発明の請求項７による半導体装置は、請求項１〜６のいずれかに記載の半導体装置において、パッケージ情報を入力するパッケージ選択外部端子をさらに備え、パッケージのピンと接続する外部端子数が前記メモリ部の入出力端子数よりも大きい場合で、かつメモリテストモード時に、前記メモリ部のすべての入出力端子を所定の複数の外部端子に直接接続するよう切り替わることを特徴とするものである。
【発明の効果】
【００２１】
本発明の請求項１による半導体装置によれば、電気的に書き換え可能な揮発性のメモリ部と、前記メモリ部の動作をテストするメモリテストモードを含む複数の動作モードを記憶する動作モード記憶部と、前記メモリ部をテストするテスト回路と、外部との信号の伝送を行なう複数の外部端子と、を備え、前記外部端子は、メモリテストモード時に前記メモリ部のライトイネーブル端子と接続されるＷＥＮ外部端子と、メモリテストモード時に前記メモリ部のアドレス信号およびデータ信号を入力するＡＤＲ／ＤＩＮ外部端子を有し、前記テスト回路は、メモリテストモード時に前記ＡＤＲ／ＤＩＮ外部端子から入力したアドレス信号およびデータ信号を一時記憶するラッチ回路を有するようにしたので、メモリテストモード時においてメモリ装置のアドレス入力およびデータ入力に必要な外部端子の本数を簡単に減らすことができるという効果が得られる。
【００２２】
本発明の請求項２による半導体装置によれば、請求項１記載の半導体装置において、前記ラッチ回路は、シフトレジスタで構成されるようにしたので、メモリテストモード時においてメモリ部のアドレス入力およびデータ入力に必要な外部端子の本数を簡単に減らし、かつその際にラッチ回路に入力するクロック生成を簡単にできる効果が得られる。
【００２３】
本発明の請求項３による半導体装置によれば、電気的に書き換え可能な揮発性のメモリ部と、前記メモリ部の動作をテストするメモリテストモードを含む複数の動作モードを記憶する動作モード記憶部と、外部との信号の伝送を行なう、第一の外部端子、及び第二の外部端子と、前記メモリ部をテストするテスト回路と、を備え、メモリテストモードが選択されている時は、前記メモリ部のデータ入力端子のすべての偶数番目の端子と前記第一の外部端子とを接続し、かつ、前記メモリ部のデータ入力端子のすべての奇数番目の端子と前記第二の外部端子とを接続するようにしたので、メモリテストモード時においてメモリ部に対して”００”、”ＦＦ”、”５５”、”ＡＡ”（８ビット時）のデータを２本の外部端子で入力することができる効果が得られる。
【００２４】
本発明の請求項４による半導体装置によれば、請求項３記載の半導体装置において、外部との信号の伝送を行なう、第三の外部端子、及び第四の外部端子をさらに備え、前記テスト回路は、前記メモリ部のデータ出力端子の偶数番目の端子からのデータ出力の論理積と論理和を選択し出力する第一のデータ出力回路と、前記メモリ部のデータ出力端子の奇数番目の端子からのデータ出力の論理積と論理和を選択し出力する第二のデータ出力回路を更に有し、前記メモリテストモードが選択されている時は、前記第一のデータ出力回路の出力を前記第三の外部端子から外部に出力し、かつ前記第二のデータ出力回路の出力を前記第四の外部端子から外部に出力するようにしたので、メモリテストモード時において”００”、”ＦＦ”、”５５”、”ＡＡ”（８ビット時）の値が書かれているメモリ部のデータを２本の外部端子を使用して簡単に読み出せるという効果が得られる。
【００２５】
本発明の請求項５による半導体装置によれば、請求項４記載の半導体装置において、１つ以上の前記メモリ部を備え、メモリテストモードが選択されている時は、メモリ部のデータ入力端子のすべての偶数番目の端子と前記第一の外部端子とを接続し、メモリ部のデータ入力端子のすべての奇数番目の端子と前記第二の外部端子とを接続し、メモリ部のデータ出力端子のすべての偶数番目の端子と前記第一のデータ出力回路とを接続し、及びメモリ部のデータ出力端子のすべての奇数番目の端子と前記第二のデータ出力回路とを接続するようにしたので、同一タイプのメモリ部が複数存在する場合においても、少ない外部端子でメモリのテストをすることができるという効果がある。
【００２６】
本発明の請求項６による半導体装置によれば、請求項５記載の半導体装置において、カラム数の異なるメモリ部が混在する場合でも、アドレス変換回路を用いることにより少ない外部端子でメモリ部のテストをすることができるという効果がある。
【００２７】
本発明の請求項７による半導体装置によれば、請求項１〜６のいずれかに記載の半導体装置において、パッケージ情報を入力するパッケージ選択外部端子をさらに備え、パッケージのピンと接続する外部端子数が前記メモリ部の入出力端子数よりも大きい場合で、かつメモリテストモード時に、前記メモリ部のすべての入出力端子を所定の複数の外部端子に直接接続するよう切り替わるようにしたので、効率的にテストを行うことができ、テストの時間短縮をすることができるという効果がある。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図面を用いて説明する。
【００２９】
（実施の形態１）
図１、図２を用いて、本発明の実施の形態１にかかる半導体装置について説明する。
図１は、本発明の実施の形態１にかかる半導体装置の構成を示すものである。
図１において、１００は半導体装置である。半導体装置１００は、ＳＲＡＭ１０１、テスト回路１０２、モード記憶部１０３、ＣＬＫ外部端子１０４、ＷＥＮ外部端子１０５、ＲＥＮ外部端子１０６、ＡＤＲ／ＤＩＮ外部端子１０７、ＤＯＵＴ外部端子１０８、パッケージ選択外部端子１１８を有する。半導体装置１００は、ＣＬＫ外部端子１０４、ＷＥＮ外部端子１０５、ＲＥＮ外部端子１０６、ＡＤＲ／ＤＩＮ外部端子１０７、ＤＯＵＴ外部端子１０８、パッケージ選択外部端子１１８を経由して外部のデバイスと信号の伝送をすることができる。ＣＬＫ外部端子１０４は、メモリテストモード（後述する）時にＳＲＡＭ１０１へのクロックを入力する端子である。ＷＥＮ外部端子１０５は、メモリテストモード時にＳＲＡＭ１０１への書き込み許可（ライトイネーブル）信号を入力する端子である。ＲＥＮ外部端子１０６は、メモリテストモード時にＳＲＡＭ１０１への読み出し許可（リードイネーブル）信号を入力する端子である。ＡＤＲ／ＤＩＮ外部端子１０７は、メモリテストモード時にＳＲＡＭ１０１へのアドレス信号及びデータ信号を入力するための端子である。ＤＯＵＴ外部端子１０８は、ＲＡＭテストモード時にＳＲＡＭ１０１からのデータを外部に出力する端子である。パッケージ選択外部端子１１８は、パッケージの種類やピン数などの情報を入力する端子である。
【００３０】
ＳＲＡＭ１０１は、ＣＬＫ端子１１２、ＷＥＮ端子１１３、ＲＥＮ端子１１４、ＡＤＲ端子１１５、ＤＩＮ端子１１６、ＤＯＵＴ端子１１７を有し、これを経由して半導体装置１００内の他の回路と信号の伝送をすることができる。ＣＬＫ端子１１２は、ＳＲＡＭ１０１の動作クロックを入力する端子である。ＷＥＮ端子１１３は、書き込み許可（ライトイネーブル）信号を入力するための端子である。ＲＥＮ端子１１４は、読み出し許可（リードイネーブル）信号を入力するための端子である。本実施の形態１ではライトイネーブルまたはリードイネーブル時にはそれぞれＬｏｗでイネーブル状態とする。ＡＤＲ端子１１５は、ＳＲＡＭ１０１のアドレス信号を入力する端子であり、本実施の形態１のＳＲＡＭ１０１は８本のＡＤＲ端子（２５６アドレス）を持っているものとする。ＤＩＮ端子１１６は、ＳＲＡＭ１０１の書き込みデータを入力する端子であり、本実施の形態１のＳＲＡＭ１０１では１６本のＤＩＮ端子１１６を持っているものとする。ＤＯＵＴ端子１１７は、ＳＲＡＭ１０１に書き込まれているデータを出力する端子であり、本実施の形態１のＳＲＡＭ１０１では１６本のＤＯＵＴ端子を持っているものとする。本実施の形態１においてはライトイネーブル信号がアサートされ、かつＳＲＡＭ１０１の動作クロックがＨｉｇｈからＬｏｗに変化した瞬間にデータが書き込まれるものとする。本実施の形態１においては、リードイネーブル信号がアサートされ、かつＳＲＡＭ１０１の動作クロックがＨｉｇｈからＬｏｗに変化した瞬間からデータが出力されるものとする。
【００３１】
モード記憶部１０３は、半導体装置１００の動作モードを記憶し、また周辺回路にその情報を伝達する。動作モードは通常の機能を果たすノーマルモード、テストモードに大きく分けられる。テストモードには例えば半導体装置１００内のすべてのロジック回路を検査するスキャンモード、通常動作時よりも高い電圧をかけるバーンインモード、ＳＲＡＭの動作を検査するメモリテストモードなどがある。本実施の形態1においては、ＳＲＡＭの動作を検査するメモリテストモードに入っている。動作モードの設定方法は、例えば外部端子（図示せず）からＨｉｇｈかＬｏｗで設定する。
【００３２】
テスト回路１０２は、クロック制御回路１０９、第１のラッチ回路１１０、第２のラッチ回路１１１を有する。なお、図１において、テスト回路１０２は、メモリテストモードでの回路構成になっており、通常モード時からの切り替え回路などは図示してない。クロック制御回路１０９は、クロックを入力し、第１のラッチ回路１１０および第２のラッチ回路１１１に所定のタイミングでクロックを送る。第１のラッチ回路１１０および第２のラッチ回路１１１は、それぞれ８つのフリップフロップで構成されている。なお、図１において、第１、第２のラッチ回路１１０、１１１のフリップフロップは１つだけ図示している。第１のラッチ回路１１０および第２のラッチ回路１１１は、ＡＤＲ／ＤＩＮ外部端子１０７からの入力を一時記憶する。第１のラッチ回路１１０の出力はＳＲＡＭ１０１のＡＤＲ端子１１５と接続されており、第２のラッチ回路１１１の出力はＳＲＡＭ１０１のＤＩＮ端子１１６の下位８ビットと接続されている。また、ＡＤＲ／ＤＩＮ外部端子１０７とＳＲＡＭ１０１のＤＩＮ端子１１６とはテスト回路１０２を経由して接続されている。
【００３３】
テスト回路１０２は、パッケージのピンと接続する外部端子数がメモリ装置（ＳＲＡＭ）の入出力端子数よりも多く、かつ前記メモリテストモードの場合、前記メモリ装置のすべての入出力端子を所定の複数の外部端子に直接接続されるように切り替わる。
【００３４】
次に図２を用いてＳＲＡＭにデータを書き込む手順について説明する。
図２は、本発明の実施の形態１による半導体装置における、メモリテストモード時に外部端子からＳＲＡＭ１０１にデータを書き込む際のフローチャートである。
【００３５】
図２において、まずステップ２０１で、８本のＡＤＲ／ＤＩＮ外部端子１０７から８ビットの信号を入力する。次にステップ２０２で、第１のラッチ回路１１０がこの信号を一時記憶する。この際、第１のラッチ回路１１０を構成する８つのフリップフロップにはクロックが供給され、クロックの変化のタイミングで８つのフリップフロップに同時にデータが記憶される。次にステップ２０３で、再度８本のＡＤＲ／ＤＩＮ端子１０７から８ビットの信号を入力する。
【００３６】
次にステップ２０４で、今度は第２のラッチ回路１１１がこの信号を一時記憶する。この際、第２のラッチ回路１１１を構成する８つのフリップフロップにはクロックが供給され、クロックの変化のタイミングで８つのフリップフロップに同時にデータが記憶される。次にステップ２０５で、再々度８本のＡＤＲ／ＤＩＮ外部端子１０７から８ビットの信号を入力する。このタイミングでＳＲＡＭ１０１のＡＤＲ端子１１５およびＤＩＮ端子１１６には入力すべき信号が揃ったことになる。
【００３７】
次にステップ２０６で、ＷＥＮ端子１１３をＬｏｗにドライブしライトイネーブル状態にした後、ステップ２０７でクロック信号をＨｉｇｈからＬｏｗに変化させる。これによりステップ２０８においてＡＤＲ端子１１５で指定されたアドレスにＤＩＮ端子１１６で指定されたデータを書き込むことができる。
【００３８】
このように本実施の形態１によれば、ＳＲＡＭ１０１をテストするテスト回路１０２と、外部との信号の伝送を行なう複数の外部端子とを備え、前記外部端子は、メモリテストモード時に前記ＳＲＡＭ１０１のライトイネーブル端子１１３と接続されるＷＥＮ外部端子１０５と、メモリテストモード時にＳＲＡＭ１０１のアドレス信号およびデータ信号を入力するＡＤＲ／ＤＩＮ外部端子１０７を有し、前記テスト回路１０２は、メモリテストモード時に前記ＡＤＲ／ＤＩＮ外部端子１０７から入力したアドレス信号およびデータ信号を一時記憶する第１、第２のラッチ回路１１０、１１１を有するようにしたので、ＡＤＲ端子およびＤＩＮ端子用の外部端子が従来は合計２４本必要なところを、８本の外部端子でＲＡＭのテストを実現することができるという効果がある。
【００３９】
また、本発明の実施の形態１では、８本のＡＤＲ／ＤＩＮ端子から入力される８ビットの信号を第１、第２のラッチ回路で合計２回ラッチし、ＡＤＲ端子及びＤＩＮ端子に入力すべき信号が揃う構成としたが、ラッチ回路により信号をラッチする回数は２回に限定されるものではない。例えば、４本のＡＤＲ／ＤＩＮ端子から入力される４ビットの信号を第１、第２のラッチ回路で合計５回ラッチし、ＡＤＲ端子及びＤＩＮ端子に入力すべき信号が揃う構成としてもよく、このようにラッチ回路に一度にラッチするデータの量を減らしてラッチする回数を増やすことにより、ＡＤＲ／ＤＩＮ外部端子数を少なくすることができる。
【００４０】
また本実施の形態１ではＳＲＡＭのサイズはデータバス幅１６ビット、アドレスバス幅８ビットであったが、これに限定されるものではない。
【００４１】
（実施の形態２）
図３、図４を用いて、本発明の実施の形態２にかかる半導体装置について説明する。
図３は、本発明の実施の形態２にかかる半導体装置の構成を示すブロック図である。
【００４２】
図３に示す実施の形態２に係る半導体装置３００が図１に示す実施の形態１に係る半導体装置１００と異なる点は以下の通りである。なお、実施の形態１と同じ構成ブロックについては図１と同じ番号を付与し、説明を省略する。
【００４３】
図３において、第１のラッチ回路３１０と第２のラッチ回路３１１は、シフトレジスタで構成される。ここで、実施の形態２では、第１のラッチ回路３１０と第２のラッチ回路３１１は２段構成となっている。例えば、第１のラッチ回路３１０の１番目のフリップフロップのＱ出力は第２のラッチ回路３１１の１番目のフリップフロップのＤ入力に接続される。
【００４４】
クロック制御回路３０９は、それぞれのラッチ回路ごとにクロックを生成する必要がなく、第１のラッチ回路３１０、第２のラッチ回路３１１の両方に同一のクロックを供給する。
【００４５】
次に図４を用いて、ＳＲＡＭ１０１にデータを書き込む手順について説明する。
図４は、本発明の実施の形態２による半導体装置における、メモリテストモード時に外部端子からＳＲＡＭ１０１にデータを書き込む際のフローチャートである。
【００４６】
図４において、まずステップ４０１で、８本のＡＤＲ／ＤＩＮ外部端子１０７から８ビットの信号を入力する。次にステップ４０２で、第１のラッチ回路３１０がこの信号を一時記憶する。この際、第１のラッチ回路３１０を構成する８つのフリップフロップにはクロックが供給され、クロックの変化のタイミングで８つのフリップフロップに同時にデータが記憶される。同時に第２のラッチ回路３１１を構成する８つのフリップフロップにもクロックが供給され、第１のラッチ回路３１０のＱ出力を一時記憶する。
【００４７】
次にステップ４０３で、再度８本のＡＤＲ／ＤＩＮ外部端子１０７から８ビットの信号を入力する。次にステップ４０４で、第１のラッチ回路３１０がステップ４０３で入力した信号を一時記憶し、同時に第２のラッチ回路３１１がステップ４０１で入力した信号、すなわち第１のラッチ回路３１０の出力信号を一時記憶する。
【００４８】
次にステップ４０５で、再々度８本のＡＤＲ／ＤＩＮ外部端子１０７から８ビットの信号を入力する。このタイミングでＳＲＡＭ１０１のＡＤＲ端子１１５およびＤＩＮ端子１１６には入力すべき信号が揃ったことになる。次にステップ４０６で、ＷＥＮ端子１１３をＬｏｗにドライブしライトイネーブル状態にした後、ステップ４０７でクロック信号をＨｉｇｈからＬｏｗに変化させる。これによりステップ４０８においてＡＤＲ端子１１５で指定されたアドレスにＤＩＮ端子１１６で指定されたデータを書き込むことができる。
【００４９】
このように本実施の形態２によれば、第１のラッチ回路３１０、及び第２のラッチ回路３１１は、シフトレジスタで構成されるようにしたので、ＡＤＲ端子およびＤＩＮ端子用の外部端子が従来は合計２４本必要なところを、８本の外部端子でＲＡＭのテストを実現することができるという効果がある。
【００５０】
また、クロック制御回路３０９から出力するクロック系統は１本で良いので、クロック制御回路３０９の構成を簡単にすることができるという効果がある。
【００５１】
また、本発明ではＡＤＲ／ＤＩＮ端子からの入力をラッチする回数を２回に分けて行なう場合について説明したが、実施の形態１同様、２回に限定されるものではない。さらにＳＲＡＭのサイズはデータバス幅１６ビット、アドレスバス幅８ビットであったが、これに限定されるものではない。
【００５２】
（実施の形態３）
図５〜図９を用いて、本発明の実施の形態３にかかる半導体装置について説明する。
図５は、本発明の実施の形態３にかかる半導体装置の構成を示すものである。
【００５３】
図５において、５００は半導体装置である。半導体装置５００は、ＳＲＡＭ１０１、テスト回路１０２、モード記憶部１０３、ＣＬＫ外部端子１０４、ＷＥＮ外部端子１０５、ＲＥＮ外部端子１０６、ＡＤＲ外部端子５０７、ＤＩＮ＿ＥＶＥＮ外部端子（第一の外部端子）５０８、ＤＩＮ＿ＯＤＤ外部端子（第二の外部端子）５０９、ＤＯＵＴ外部端子１０８を有する。半導体装置１００は、ＣＬＫ外部端子１０４、ＷＥＮ外部端子１０５、ＲＥＮ外部端子１０６、ＡＤＲ外部端子５０７、ＤＩＮ＿ＥＶＥＮ外部端子５０８、ＤＩＮ＿ＯＤＤ外部端子５０９、ＤＯＵＴ外部端子１０８を経由して外部のデバイスと信号の伝送をすることができる。ＣＬＫ外部端子１０４は、ＲＡＭテストモード時にＳＲＡＭ１０１へのクロックを入力する端子である。ＷＥＮ外部端子１０５は、ＲＡＭテストモード時にＳＲＡＭ１０１への書き込み許可（ライトイネーブル）信号を入力する端子である。ＲＥＮ外部端子１０６は、ＲＡＭテストモード時にＳＲＡＭ１０１への読み出し許可（リードイネーブル）信号を入力する端子である。ＡＤＲ外部端子５０７は、ＲＡＭテストモード時にＳＲＡＭ１０１へのアドレス信号を入力するための端子である。ＤＩＮ＿ＥＶＥＮ外部端子５０８およびＤＩＮ＿ＯＤＤ外部端子５０９は、ＲＡＭテストモード時にＳＲＡＭ１０１へのデータ信号を入力するための端子である。ＤＯＵＴ外部端子１０８は、ＲＡＭテストモード時にＳＲＡＭ１０１からのデータを外部に出力する端子である。
【００５４】
ＳＲＡＭ１０１は、ＣＬＫ端子１１２、ＷＥＮ端子１１３、ＲＥＮ端子１１４、ＡＤＲ端子１１５、ＤＩＮ端子１１６、ＤＯＵＴ端子１１７を有し、これを経由して半導体装置５００内の他の回路と信号の伝送をすることができる。ＣＬＫ端子１１２は、ＳＲＡＭ１０１の動作クロックを入力する端子である。ＷＥＮ端子１１３は、書き込み許可（ライトイネーブル）信号を入力するための端子である。ＲＥＮ端子１１４は、読み出し許可（リードイネーブル）信号を入力するための端子である。ＡＤＲ端子１１５は、ＳＲＡＭ１０１のアドレス信号を入力する端子であり、本実施の形態３のＳＲＡＭ１０１は８本のＡＤＲ端子（２５６アドレス）を持っているものとする。ＤＩＮ端子１１６は、ＳＲＡＭ１０１の書き込みデータを入力する端子であり、本実施の形態３のＳＲＡＭ１０１では８本のＤＩＮ端子を持っているものとする。ＤＯＵＴ端子１１７は、ＳＲＡＭ１０１に書き込まれているデータを出力する端子であり、本実施の形態３のＳＲＡＭ１０１では８本のＤＯＵＴ端子を持っているものとする。
【００５５】
モード記憶部１０３は、半導体装置５００の動作モードを記憶し、また周辺回路にその情報を伝達する。動作モードは通常の機能を果たすノーマルモード、テストモードに大きく分けられる。
【００５６】
テスト回路１０２は、前記モード記憶部１０３によって動作モードを変化させる。本実施の形態３においては、ＲＡＭテストモードでの回路構成になっている。前記モード記憶部１０３によってテストモードに移行した後、ＣＬＫ外部端子１０４はＣＬＫ端子１１２と接続し、ＷＥＮ外部端子１０５はＷＥＮ端子１１３と接続し、ＲＥＮ外部端子５０８はＲＥＮ端子１１４と接続し、ＡＤＲ外部端子５０７（８ビット）はＡＤＲ端子１１５（８ビット）と接続する。ＤＩＮ＿ＥＶＥＮ外部端子５０８は、ＤＩＮ端子１１６の偶数番目のビット、ＤＩＮ（０）、ＤＩＮ（２）、ＤＩＮ（４）、ＤＩＮ（６）と接続する。ＤＩＮ＿ＯＤＤ外部端子５０９は、ＤＩＮ端子１１６の奇数番目のビット、ＤＩＮ（１）、ＤＩＮ（３）、ＤＩＮ（５）、ＤＩＮ（７）と接続する。
【００５７】
次に図６〜図９を使用してＳＲＡＭにデータを書き込む手順について説明する。本実施の形態３によって入力される検査用入力データは、ＳＲＡＭ１０１のＤＩＮ端子１１６に対し、「００」、「ＦＦ」、「５５」、「ＡＡ」のデータのみを入力するものとする。これは、前記データを書き込むことで、ＳＲＡＭのデータ保持の状態を最も変化させることができるためである。
【００５８】
まず、ＳＲＡＭ１０１に対し、ＡＤＲ外部端子５０７からＡＤＲ端子１１５にアドレス信号を入力し、ライトイネーブル信号がアサートされ、かつＳＲＡＭ１０１の動作クロックがＨｉｇｈからＬｏｗに変化した瞬間にデータが書き込まれる。本実施の形態３において、書き込まれるデータは、ＤＩＮ＿ＥＶＥＮ外部端子５０８、ＤＩＮ＿ＯＤＤ外部端子５０９から入力されるため、ＳＲＡＭのＤＩＮ端子１１６のビット数に関わらず、２ビットで入力できる。
【００５９】
次に、図６を用いて、本実施の形態３による半導体装置において、ＤＩＮ＿ＥＶＥＮ外部端子５０８、ＤＩＮ＿ＯＤＤ外部端子５０９に（０、０）を入力した場合を説明する。この場合、ＳＲＡＭ１０１のＤＩＮ端子１１６には、偶数ビット、奇数ビット共に「０」が入力されるため、ＳＲＡＭのＤＩＮ端子１１６に「００」が入力される。
【００６０】
また図７を用いて、本実施の形態３による半導体装置において、ＤＩＮ＿ＥＶＥＮ外部端子５０８、ＤＩＮ＿ＯＤＤ端子外部５０９に（１、１）を入力した場合を説明する。この場合、ＳＲＡＭ１０１のＤＩＮ端子１１６には、偶数ビット、奇数ビット共に「０」が入力されるため、ＳＲＡＭのＤＩＮ端子１１６に「ＦＦ」が入力される。
【００６１】
また図８を用いて、本実施の形態３による半導体装置において、ＤＩＮ＿ＥＶＥＮ外部端子５０８、ＤＩＮ＿ＯＤＤ外部端子５０９に（０、１）を入力した場合を説明する。この場合、ＳＲＡＭ１０１のＤＩＮ端子１１６には、偶数ビット、奇数ビット共に「０」が入力されるため、ＳＲＡＭのＤＩＮ端子１１６に「５５」が入力される。
【００６２】
また図９を用いて、本実施の形態３による半導体装置において、ＤＩＮ＿ＥＶＥＮ外部端子５０８、ＤＩＮ＿ＯＤＤ外部端子５０９に（１、０）を入力した場合を説明する。この場合、ＳＲＡＭ１０１のＤＩＮ端子１１６には、偶数ビット、奇数ビット共に「０」が入力されるため、ＳＲＡＭのＤＩＮ端子１１６に「ＡＡ」が入力される。
【００６３】
このように本実施の形態３によれば、外部との信号の伝送を行なう、ＤＩＮ＿ＥＶＥＮ外部端子５０８、及びＤＩＮ＿ＯＤＤ外部端子５０９を含む複数の外部端子と、ＳＲＡＭ１０１をテストするテスト回路３０２とを備え、前記テスト回路３０２は、メモリテストモードが選択されている時は、前記ＳＲＡＭ１０１のデータ入力端子１１６の偶数番目の全端子と前記ＤＩＮ＿ＥＶＥＮ外部端子５０８を接続し、かつ、前記ＳＲＡＭ１０１のデータ入力端子１１６の奇数番目の全端子と前記ＤＩＮ＿ＯＤＤ外部端子５０９を接続するようにしたので、ＳＲＡＭのＤＩＮのビット数に関わらず、２本の信号線で、検査用データを入力することができるという効果がある。
【００６４】
（実施の形態４）
図１０〜図１５を用いて、本発明の実施の形態４にかかる半導体装置について説明する。
図１０は、本発明の実施の形態４にかかる半導体装置の構成を示すものである。
【００６５】
図１０において、１０００は半導体装置である。半導体装置１０００は、ＳＲＡＭ１０１、テスト回路１０２、モード記憶部１０３、ＣＬＫ外部端子１０４、ＷＥＮ外部端子１０５、ＲＥＮ外部端子１０６、ＡＤＲ外部端子５０７、ＤＩＮ外部端子１００８、ＤＯＵＴ＿ＥＶＥＮ外部端子（第三の外部端子）１００９、ＤＯＵＴ＿ＯＤＤ外部端子（第四の外部端子）１０１０を有する。半導体装置１００は、ＣＬＫ外部端子１０４、ＷＥＮ外部端子１０５、ＲＥＮ外部端子１０６、ＡＤＲ外部端子５０７、ＤＩＮ外部端子１００８、ＤＯＵＴ＿ＥＶＥＮ外部端子１００９、ＤＯＵＴ＿ＯＤＤ外部端子１０１０を経由して外部のデバイスと信号の伝送をすることができる。ＣＬＫ外部端子１０４は、ＲＡＭテストモード時にＳＲＡＭ１０１へのクロックを入力する端子である。ＷＥＮ外部端子１０５は、ＲＡＭテストモード時にＳＲＡＭ１０１への書き込み許可（ライトイネーブル）信号を入力する端子である。ＲＥＮ外部端子１０６は、ＲＡＭテストモード時にＳＲＡＭ１０１への読み出し許可（リードイネーブル）信号を入力する端子である。ＡＤＲ外部端子５０７は、ＲＡＭテストモード時にＳＲＡＭ１０１へのアドレス信号を入力するための端子である。ＤＩＮ外部端子１００８は、ＲＡＭテストモード時にＳＲＡＭ１０１へのデータ信号を入力するための端子である。ＤＯＵＴ＿ＥＶＥＮ外部端子１００９、およびＤＯＵＴ＿ＯＤＤ外部端子１０１０は、ＲＡＭテストモード時にＳＲＡＭ１０１からのデータを外部に出力する端子である。
【００６６】
ＳＲＡＭ１０１は、ＣＬＫ端子１１２、ＷＥＮ端子１１３、ＲＥＮ端子１１４、ＡＤＲ端子１１５、ＤＩＮ端子１１６、ＤＯＵＴ端子１１７を有し、これを経由して半導体装置１０００内の他の回路と信号の伝送をすることができる。ＣＬＫ端子１１２は、ＳＲＡＭ１０１の動作クロックを入力する端子である。ＷＥＮ端子１１３は、書き込み許可（ライトイネーブル）信号を入力するための端子である。ＲＥＮ端子１１４は、読み出し許可（リードイネーブル）信号を入力するための端子である。ＡＤＲ端子１１５は、ＳＲＡＭ１０１のアドレス信号を入力する端子であり、本実施の形態４のＳＲＡＭ１０１は、８本のＡＤＲ端子（２５６アドレス）を持っているものとする。ＤＩＮ端子１１６は、ＳＲＡＭ１０１の書き込みデータを入力する端子であり、本実施の形態４のＳＲＡＭ１０１では８本のＤＩＮ端子を持っているものとする。ＤＯＵＴ端子１１７は、ＳＲＡＭ１０１に書き込まれているデータを出力する端子であり、本実施の形態４のＳＲＡＭ１０１では８本のＤＯＵＴ端子を持っているものとする。
【００６７】
モード記憶部１０３は、半導体装置１０００の動作モードを記憶し、また周辺回路にその情報を伝達する。動作モードは通常の機能を果たすノーマルモード、テストモードに大きく分けられる。
【００６８】
テスト回路１０２は、前記モード記憶部１０３によって動作モードを変化させる。本実施の形態４においては、ＲＡＭテストモードでの回路構成になっている。前記モード記憶部１０３によってテストモードに移行した後、ＣＬＫ外部端子１０４はＣＬＫ端子１１２と接続し、ＷＥＮ外部端子１０５はＷＥＮ端子１１３と接続し、ＲＥＮ外部端子１００８はＲＥＮ端子１１４と接続し、ＡＤＲ外部端子５０７（８ビット）はＡＤＲ端子１１５（８ビット）と接続し、ＤＩＮ外部端子１００８はＤＩＮ端子１１６と接続する。ＤＯＵＴ＿ＥＶＥＮ外部端子１００９は、ＤＯＵＴ端子１１６の偶数番目のビット、ＤＯＵＴ（０）、ＤＯＵＴ（２）、ＤＯＵＴ（４）、ＤＯＵＴ（６）と偶数ＤＯＵＴ判定回路（第一のデータ出力回路）１０１１と接続し、その判定ビットと接続する。ＤＯＵＴ＿ＯＤＤ外部端子１０１０は、ＤＯＵＴ端子１１６の奇数番目のビット、ＤＯＵＴ（１）、ＤＯＵＴ（３）、ＤＯＵＴ（５）、ＤＯＵＴ（７）と奇数ＤＯＵＴ判定回路（第二のデータ出力回路）１０１２と接続し、その判定ビットと接続する。
【００６９】
偶数ＤＯＵＴ判定回路１０１１は、図１１に示すように、ＳＲＡＭ１０１のＤＯＵＴ端子１１６の偶数番目のビット、ＤＯＵＴ（０）、ＤＯＵＴ（２）、ＤＯＵＴ（４）、ＤＯＵＴ（６）のＨ出力判定回路１１００とＬ出力判定回路１１０１の判定結果を第１のセレクタ１１０３により選択し、制御回路１１０４により判定結果を出力する。
【００７０】
なお、奇数ＤＯＵＴ判定回路１０１２も上記偶数ＤＯＵＴ判定回路１０１１と同様の構成であり、ＳＲＡＭ１０１のＤＯＵＴ端子１１６の奇数番目のビット、ＤＯＵＴ（１）、ＤＯＵＴ（３）、ＤＯＵＴ（５）、ＤＯＵＴ（７）のＨ出力判定回路１１００とＬ出力判定回路１１０１の判定結果を第２のセレクタ１１０５により選択し、制御回路１１０４により判定結果を出力する。
【００７１】
次に図１１〜図１５を使用してＳＲＡＭにデータを読み出す手順について説明する。本実施の形態４によって出力される検査用入力データとしては、ＤＩＮ外部端子１１０８から入力された「００」、「ＦＦ」、「５５」、「ＡＡ」のデータのみを、ＳＲＡＭ１０１のＤＩＮ端子１１６に対し出力するものとする。これは、前記データを書き込むことで、ＳＲＡＭのデータ保持の状態を最も変化させることができるためである。
【００７２】
まず、ＳＲＡＭ１０１に対し、ＡＤＲ外部端子５０７からＡＤＲ端子１１５にアドレス信号を入力し、リードイネーブル.信号がアサートされ、かつＳＲＡＭ１０１の動作クロックがＨｉｇｈからＬｏｗに変化した瞬間からデータが読み出される。本実施の形態４において読み出されるデータは、偶数ＤＯＵＴ判定回路１０１１、奇数ＤＯＵＴ判定回路１１０２を介して出力されるため、ＳＲＡＭのＤＯＵＴのビット数に関わらず、２ビットで出力される。本実施の形態４の偶数ＤＯＵＴ判定回路１０１１、及び奇数ＤＯＵＴ判定回路１１０２は４本の入力端子を持っているものとする。その偶数ＤＯＵＴ判定回路１０１１、及び奇数ＤＯＵＴ判定回路１１０２は上述したとおり、ＤＯＵＴ端子１１６の偶数ビット、奇数ビットをそれぞれ接続しているため、両ＤＯＵＴ判定回路に入力されるデータは「０」、「１」のどちらかとなる。
【００７３】
ここでは偶数ＤＯＵＴ判定回路１０１１を例として説明する。
図１１に示すように、偶数ＤＯＵＴ判定回路１０１１は、Ｈ出力判定回路１１００、及びＬ出力判定回路１１０１を備えており、Ｈ出力判定回路１１００、及びＬ出力判定回路１１０１からの出力を制御回路１１０４からの入力に基づいて、第１のセレクタ１１０３で選択し出力する。
【００７４】
まず、図１２において、偶数ＤＯＵＴ判定回路１０１１の４入力に「０」が入力された場合、Ｌ出力判定回路１１０１にて論理和計算する。本実施の形態４の第１のセレクタ１１０３は、０入力でＬ出力判定回路１１０１、１入力でＨ出力判定回路１１００の結果を選択するものとする。この時第１のセレクタ１１０３は、制御回路１１０４から「０」を入力されることにより、Ｌ出力判定回路１１０１からの「０」を出力する。
【００７５】
次に図１３において、偶数ＤＯＵＴ判定回路１０１１の４入力に「１」が入力された場合、Ｈ出力判定回路１１００にて論理積計算する。この時第１のセレクタ１１０３は、制御回路１１０４から「１」を入力されることにより、Ｈ出力判定回路１１００からの「１」を出力する。
【００７６】
次に図１４では、偶数ＤＯＵＴ判定回路１０１１の４入力に「０」が入力されるはずが、異なるデータが入力された場合を説明する。図１４に示すように、偶数ＤＯＵＴ判定回路１０１１の４入力のうちの１入力に「０」が入力される代わりに「１」が入力されたとき、第１のセレクタ１１０３は、制御回路１１０４から「０」が入力されることによりＬ出力判定回路１１０１の結果を選択するが、そのときに、Ｌ出力判定回路１１０１からは「０」が出力されるべきところ、「１」が出力されるため、不良と判定することができる。
【００７７】
また、図１５では、偶数ＤＯＵＴ判定回路１０１１の４入力に「１」が入力されるはずが、異なるデータが入力された場合を説明する。図１５に示すように、偶数ＤＯＵＴ判定回路１０１１の４入力のうちの１入力に「１」が入力される代わりに「０」が入力されたとき、第１のセレクタ１１０３は、制御回路１１０４から「１」が入力されることによりＨ出力判定回路１１００の結果を選択するが、そのときに、Ｈ出力判定回路１１００からは「１」が出力されるべきところ、「０」が出力されるため、不良と判定することができる。
【００７８】
このように本実施の形態４によれば、ＤＯＵＴ＿ＥＶＥＮ外部端子１００９、及びＤＯＵＴ＿ＯＤＤ外部端子１０１０をさらに含み、テスト回路１０２は、ＳＲＡＭ１０１のデータ出力端子１１６の偶数番目の端子からのデータ出力の論理積と論理和を選択し出力する偶数ＤＯＵＴ判定回路１０１１と、ＳＲＡＭ１０１のデータ出力端子１１６の奇数番目の端子からのデータ出力の論理積と論理和を選択し出力する奇数ＤＯＵＴ判定回路１０１２を更に有し、メモリテストモードが選択されている時は、前記偶数ＤＯＵＴ判定回路１０１１の出力を前記ＤＯＵＴ＿ＥＶＥＮ外部端子１００９から外部に出力し、かつ前記奇数ＤＯＵＴ判定回路１０１２の出力を前記ＤＯＵＴ＿ＯＤＤ外部端子１０１０から出力するようにしたので、ＳＲＡＭのＤＯＵＴのビット数に関わらず、２本の信号線で、検査用データの期待値比較ができるという効果がある。
【００７９】
（実施の形態５）
図１６〜図１９を用いて、本発明の実施の形態５にかかる半導体装置について説明する。本実施の形態５にかかる半導体装置は、上記実施の形態３、実施の形態４と同様の構成であり、かつ、それぞれカラム数が異なるＳＲＡＭを２個有しているものとする。カラム数とはメモリ装置の縦方向の大きさ（列数）を表す。
【００８０】
図１６は、本発明の実施の形態５にかかる半導体装置の構成を示すものである。
図１６において１６００は半導体装置である。半導体装置１６００は、第１のＳＲＡＭ１０１、第２のＳＲＡＭ１６０２、テスト回路１０２、モード記憶部１０３、ＣＬＫ外部端子１０４、ＷＥＮ外部端子１０５、ＲＥＮ外部端子１０６、ＡＤＲ外部端子５０７、ＤＩＮ＿ＥＶＥＮ外部端子５０８、ＤＩＮ＿ＯＤＤ外部端子５０９、ＤＯＵＴ＿ＥＶＥＮ外部端子１００９、ＤＯＵＴ＿ＯＤＤ外部端子１０１０を有する。半導体装置１６００は、ＣＬＫ外部端子１０４、ＷＥＮ外部端子１０５、ＲＥＮ外部端子１０６、ＡＤＲ外部端子５０７、ＤＩＮ＿ＥＶＥＮ外部端子５０８、ＤＩＮ＿ＯＤＤ端子５０９、ＤＯＵＴ＿ＥＶＥＮ端子１００９、ＤＯＵＴ＿ＯＤＤ端子１０１０を経由して外部のデバイスと信号の伝送をすることができる。ＣＬＫ外部端子１０４は、ＲＡＭテストモード時に第１のＳＲＡＭ１０１、第２のＳＲＡＭ１６０２へのクロックを入力する端子である。ＷＥＮ外部端子１０５は、ＲＡＭテストモード時に第１のＳＲＡＭ１０１、第２のＳＲＡＭ１６０２への書き込み許可（ライトイネーブル）信号を入力する端子である。ＲＥＮ外部端子１０６は、ＲＡＭテストモード時に第１のＳＲＡＭ１０１、第２のＳＲＡＭ１６０２への読み出し許可（リードイネーブル）信号を入力する端子である。ＡＤＲ外部端子５０７は、ＲＡＭテストモード時に第１のＳＲＡＭ１０１、第２のＳＲＡＭ１６０２へのアドレス信号を入力するための端子である。ＤＩＮ＿ＥＶＥＮ外部端子５０８およびＤＩＮ＿ＯＤＤ外部端子５０９は、ＲＡＭテストモード時に第１のＳＲＡＭ１０１、第２のＳＲＡＭ１６０２へのデータ信号を入力するための端子である。ＤＯＵＴ＿ＥＶＥＮ外部端子１００９、ＤＯＵＴ＿ＯＤＤ外部端子１０１０は、ＲＡＭテストモード時に第１のＳＲＡＭ１０１、第２のＳＲＡＭ１６０２からのデータを外部に出力する端子である。
【００８１】
第１のＳＲＡＭ１０１は、第１のＣＬＫ端子１１２、第１のＷＥＮ端子１１３、第１のＲＥＮ端子１１４、第１のＡＤＲ端子１１５、第１のＤＩＮ端子１１６、第１のＤＯＵＴ端子１１７を有し、これを経由して半導体装置１６００内の他の回路と信号の伝送をすることができる。第１のＣＬＫ端子１１２は、第１のＳＲＡＭ１０１の動作クロックを入力する端子である。第１のＷＥＮ端子１１３は、書き込み許可（ライトイネーブル）信号を入力するための端子である。第１のＲＥＮ端子１１４は、読み出し許可（リードイネーブル）信号を入力するための端子である。第１のＡＤＲ端子１１５は、第１のＳＲＡＭ１０１のアドレス信号を入力する端子であり、本実施の形態５の第１のＳＲＡＭ１０１は、８本のＡＤＲ端子（２５６アドレス）を持っているものとする。第１のＤＩＮ端子１１６は、第１のＳＲＡＭ１０１の書き込みデータを入力する端子であり、本実施の形態５の第１のＳＲＡＭ１０１では８本のＤＩＮ端子を持っているものとする。第１のＤＯＵＴ端子１１７は、第１のＳＲＡＭ１０１に書き込まれているデータを出力する端子であり、本実施の形態５の第１のＳＲＡＭ１０１では８本のＤＯＵＴ端子を持っているものとする。
【００８２】
第２のＳＲＡＭ１６０２は、第２のＣＬＫ端子１６１２、第２のＷＥＮ端子１６１３、第２のＲＥＮ端子１６１４、第２のＡＤＲ端子１６１５、第２のＤＩＮ端子１６１６、第２のＤＯＵＴ端子１６１７を有し、これを経由して半導体装置１６００内の他の回路と信号の伝送をすることができる。第２のＣＬＫ端子１６１２は、第２のＳＲＡＭ１６０２の動作クロックを入力する端子である。第２のＷＥＮ端子１６１３は、書き込み許可（ライトイネーブル）信号を入力するための端子である。第２のＲＥＮ端子１６１４は、読み出し許可（リードイネーブル）信号を入力するための端子である。第２のＡＤＲ端子１６１５は、第２のＳＲＡＭ１６０２のアドレス信号を入力する端子であり、本実施の形態５の第２のＳＲＡＭ１６０２は８本のＡＤＲ端子（２５６アドレス）を持っているものとする。第２のＤＩＮ端子１６１６は、第２のＳＲＡＭ１６０２の書き込みデータを入力する端子であり、本実施の形態５の第２のＳＲＡＭ１６０２では８本のＤＩＮ端子を持っているものとする。第２のＤＯＵＴ端子１６１７は、第２のＳＲＡＭ１６０２に書き込まれているデータを出力する端子であり、本実施の形態５の第２のＳＲＡＭ１６０２では８本のＤＯＵＴ端子を持っているものとする。
【００８３】
モード記憶部１０３は、半導体装置１６００の動作モードを記憶し、また周辺回路にその情報を伝達する。動作モードは通常の機能を果たすノーマルモード、テストモードに大きく分けられる。
【００８４】
第１のテスト回路１０２、及び第２のテスト回路１６２１は、前記モード記憶部１０３によって動作モードを変化させる。本実施の形態５においては、ＲＡＭテストモードでの回路構成になっている。前記モード記憶部１０３によってテストモードに移行した後、ＣＬＫ外部端子１０４は第１のＣＬＫ端子１１２、及び第２のＣＬＫ端子１６１２と接続し、ＷＥＮ外部端子１０５は第１のＷＥＮ端子１１３、及び第２のＷＥＮ端子１６１３と接続し、ＲＥＮ外部端子１０６は第１のＲＥＮ端子１１４、及び第２のＲＥＮ端子１６１４と接続し、ＡＤＲ外部端子５０７（８ビット）は第１のＡＤＲ端子１１５（８ビット）、及びアドレス変換回路１６１８を介して第２のＡＤＲ端子１６１５（８ビット）と接続する。ＤＩＮ＿ＥＶＥＮ外部端子５０８は、第１のＤＩＮ端子１１６、及び第２のＤＩＮ端子１６１６の偶数番目のビットと接続する。ＤＩＮ＿ＯＤＤ外部端子５０９は、第１のＤＩＮ端子１１６、及び第２のＤＩＮ端子１６１６の奇数番目のビットと接続する。ＤＯＵＴ＿ＥＶＥＮ外部端子１００９は、第１のＤＯＵＴ端子１１７、及び第２のＤＯＵＴ端子１６１７の偶数番目のビットと偶数ＤＯＵＴ判定回路１６１９を接続しており、その判定ビットと接続する。ＤＯＵＴ＿ＯＤＤ外部端子１０１０は、第１のＤＯＵＴ端子１１７、及び第２のＤＯＵＴ端子１６１７の奇数番目のビットと奇数ＤＯＵＴ判定回路１６２０を接続しており、その判定ビットと接続する。
【００８５】
次に図１７〜図１９を使用してＳＲＡＭにデータを書き込む手順について説明する。本実施の形態５によって入力される検査用入力データは、図１６に示した第１のＳＲＡＭ１０１の有する第１のＤＩＮ端子１１６、および第２のＳＲＡＭ１６０２の有する第２のＤＩＮ端子１６１６に対し、「００」、「ＦＦ」、「５５」、「ＡＡ」のデータのみを入力するものとする。これは、前記データを書き込むことで、ＳＲＡＭのデータ保持の状態を最も変化させることができるためである。
【００８６】
図１７は、本発明の実施の形態５にかかる半導体装置における、第１のＳＲＡＭ１０１に対して入力するデータを示した図であり、図１８は本発明の実施の形態５にかかる半導体装置における第２のＳＲＡＭ１６０２に対して入力するデータを示した図であり、図１９は、本発明の実施の形態５にかかる半導体装置における、アドレス変換回路を利用した場合の第２のＳＲＡＭ１６０２に対して入力するデータを示した図である。
【００８７】
図１６に示した第１のＳＲＡＭ１０１に対してのデータの書き込みは、上記実施の形態３と同じである。その時、カラム数が「８」の第１のＳＲＡＭ１０１に対する書き込みデータは、図１７に示すようにアドレス０から順に１ずつインクリメントすると同時に「００」、「ＦＦ」を書き込み、アドレス８個分書き込み後、反転させるとする。それに対し、カラム数が「４」の第２のＳＲＡＭ１６０２に対する書き込みデータは、図１８に示すように、アドレス０から順に１ずつインクリメントすると同時に「００」、「ＦＦ」を書き込み、アドレス４個分書き込み後、反転させるとする。このとき、ＡＤＲ外部端子５０７をそのまま第２のＡＤＲ端子１６１５に接続すると、意図する検査用データが第２のＳＲＡＭ１６０２に対し、入力できない。
【００８８】
そこで、第２のＳＲＡＭ１６０２のアドレスに対し、図１９に示すようにアドレス４個分書き込み後、４アドレス分スキップし、４個分アドレスを書き込み、その後スキップした４アドレスのデータを書き込むようにアドレスを変換するアドレス変換回路１６１８を設ける。これにより、カラム数が異なるＳＲＡＭが複数存在しても、ＤＩＮ端子、ＤＯＵＴ端子への接続はすべて上記実施の形態３、実施の形態４の発明と同様の構成を利用することができる。
【００８９】
このように本実施の形態５によれば、第１のＳＲＡＭ１０１、及び第２のＳＲＡＭ１６０２を備え、第１、第２のテスト回路１０２、１６２１は、メモリテストモードが選択されている時は、全てのメモリ部のデータ入力端子１１６、１６１６の偶数番目の端子とＤＩＮ＿ＥＶＥＮ外部端子５０８を接続し、全てのメモリ部のデータ入力端子１１６、１６１６の奇数番目の端子とＤＩＮ＿ＯＤＤ外部端子５０９を接続し、全てのメモリ部のデータ出力端子１１７、１６１７の偶数番目の端子とＤＯＵＴ＿ＥＶＥＮ外部端子１００９を接続し、及び全てのメモリ部のデータ出力端子１１７、１６１７の奇数番目の端子とＤＯＵＴ＿ＯＤＤ外部端子１０１０を接続するようにしたので、ＳＲＡＭのＤＩＮのビット数に関わらず、２本の信号線で検査用データを入力することができ、ＳＲＡＭのＤＯＵＴのビット数に関わらず、２本の信号線で検査用データの期待値比較ができるという効果がある。
【００９０】
また、本実施の形態５によれば、第１のＳＲＡＭ１０１とカラム数の異なる第２のＳＲＡＭ１６０２を備え、テスト回路１０２は、第２のＳＲＡＭ１６０２のアドレス入力をカラム数に合わせて変換するアドレス変換回路１６１８をさらに有するようにしたので、複数のカラム数の異なるＳＲＡＭを備える場合でも、少ない外部端子数でメモリのテストをすることができるという効果がある。
【産業上の利用可能性】
【００９１】
本発明は、搭載したＲＡＭの動作をテストするテスト回路を含むシステムＬＳＩとして有用である。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す図
【図２】本発明の実施の形態１にかかる半導体装置のメモリ装置の書き込みにおける概略的なフローチャート
【図３】本発明の実施の形態２にかかる半導体装置の構成を示す図
【図４】本発明の実施の形態２にかかる半導体装置のメモリ装置の書き込みにおける概略的なフローチャート
【図５】本発明の実施の形態３にかかる半導体装置の構成を示す図
【図６】本発明の実施の形態３にかかる半導体装置における、ＤＩＮ＿ＥＶＥＮ、ＤＩＮ＿ＯＤＤ端子に００を入力したときのＳＲＡＭの入力データを示す図
【図７】本発明の実施の形態３にかかる半導体装置における、ＤＩＮ＿ＥＶＥＮ、ＤＩＮ＿ＯＤＤ端子に１１を入力したときのＳＲＡＭの入力データを示す図
【図８】本発明の実施の形態３にかかる半導体装置における、ＤＩＮ＿ＥＶＥＮ、ＤＩＮ＿ＯＤＤ端子に０１を入力したときのＳＲＡＭの入力データを示す図
【図９】本発明の実施の形態３にかかる半導体装置における、ＤＩＮ＿ＥＶＥＮ、ＤＩＮ＿ＯＤＤ端子に１０を入力したときのＳＲＡＭの入力データを示す図
【図１０】本発明の実施の形態４にかかる半導体装置の構成を示す図
【図１１】本発明の実施の形態４にかかる半導体装置における、ＤＯＵＴ判定回路の回路構成を示す図
【図１２】本発明の実施の形態４にかかる半導体装置における、ＳＲＡＭから正常データ００が出力されたときのＤＯＵＴ判定回路の判定を示す図
【図１３】本発明の実施の形態４にかかる半導体装置における、ＳＲＡＭから正常データＦＦが出力されたときのＤＯＵＴ判定回路の判定を示す図
【図１４】本発明の実施の形態４にかかる半導体装置における、ＳＲＡＭから００の異常データが出力されたときのＤＯＵＴ判定回路の判定を示す図
【図１５】本発明の実施の形態４にかかる半導体装置における、ＳＲＡＭからＦＦの異常データが出力されたときのＤＯＵＴ判定回路の判定を示す図
【図１６】本発明の実施の形態５にかかる半導体装置の構成を示す図
【図１７】本発明の実施の形態５にかかる半導体装置における、カラム数８のＳＲＡＭに対して入力するＡＤＲデータとＤＩＮデータを示す図
【図１８】本発明の実施の形態５にかかる半導体装置における、カラム数４のＳＲＡＭに対して入力するＡＤＲデータとＤＩＮデータを示す図
【図１９】本発明の実施の形態５にかかる半導体装置における、アドレス変換回路を利用した場合の、カラム数４のＳＲＡＭに対して入力するＡＤＲデータとＤＩＮデータを示す図
【図２０】従来例の半導体装置の構成を示す図
【符号の説明】
【００９３】
１００、３００、５００、１０００、１６００  半導体装置
１０１  ＳＲＡＭ
１０２、３０２  テスト回路
１０３  モード記憶部
１０４    ＣＬＫ外部端子
１０５    ＷＥＮ外部端子
１０６    ＲＥＮ外部端子１０７    ＡＤＲ／ＤＩＮ外部端子
１０８    ＤＯＵＴ外部端子
１０９    クロック制御回路
１１０    第１のラッチ回路
１１１    第２のラッチ回路
１１２    ＣＬＫ端子
１１３    ＷＥＮ端子
１１４    ＲＥＮ端子
１１５    ＡＤＲ端子
１１６    ＤＩＮ端子
１１７    ＤＯＵＴ端子
１１８    パッケージ選択外部端子
５０７    ＡＤＲ外部端子
５０８    ＤＩＮ＿ＥＶＥＮ端子
５０９    ＤＩＮ＿ＯＤＤ端子
１００８  ＤＩＮ外部端子
１００９  ＤＯＵＴ＿ＥＶＥＮ端子
１０１０  ＤＯＵＴ＿ＯＤＤ端子
１０１１  偶数ＤＯＵＴ判定回路
１０１２  奇数ＤＯＵＴ判定回路
１１００  Ｈ出力判定回路
１１０１  Ｌ出力判定回路
１１０３、１１０４  セレクタ
１６０２  ＳＲＡＭ
１６１２  ＣＬＫ端子
１６１３  ＷＥＮ端子
１６１４  ＲＥＮ端子
１６１５  ＡＤＲ端子
１６１６  ＤＩＮ端子
１６１７  ＤＯＵＴ端子
１６１８  アドレス変換回路
１６１９  偶数ＤＯＵＴ判定回路
１６２０  奇数ＤＯＵＴ判定回路
１６２１  テスト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成17年6月27日(2005.6.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
まず、ＳＲＡＭ１０１に対し、ＡＤＲ外部端子５０７からＡＤＲ端子１１５にアドレス信号を入力し、リードイネーブル信号がアサートされ、かつＳＲＡＭ１０１の動作クロックがＨｉｇｈからＬｏｗに変化した瞬間からデータが読み出される。本実施の形態４において読み出されるデータは、偶数ＤＯＵＴ判定回路１０１１、奇数ＤＯＵＴ判定回路１１０２を介して出力されるため、ＳＲＡＭのＤＯＵＴのビット数に関わらず、２ビットで出力される。本実施の形態４の偶数ＤＯＵＴ判定回路１０１１、及び奇数ＤＯＵＴ判定回路１１０２は４本の入力端子を持っているものとする。その偶数ＤＯＵＴ判定回路１０１１、及び奇数ＤＯＵＴ判定回路１１０２は上述したとおり、ＤＯＵＴ端子１１６の偶数ビット、奇数ビットをそれぞれ接続しているため、両ＤＯＵＴ判定回路に入力されるデータは「０」、「１」のどちらかとなる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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