(57)【要約】【課題】シールリングとして各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であってもＣｕの染み出しを抑制できる半導体装置及びその製造方法を提供する。【解決手段】半導体基板上に堆積された第１のライナー絶縁膜２０１、第１の層間絶縁膜２０２、第１のキャップ絶縁膜２０３の素子形成領域Ｒｌｏｇｉｃに第１の配線２１２を形成し、シールリング形成領域Ｒｓｅａｌに第１の支柱２１４を形成する。次に、第１のキャップ絶縁膜２０３上に堆積された第２のライナー絶縁膜２１５、第２の層間絶縁膜２１６、第２のキャップ絶縁膜２１７の素子形成領域Ｒｌｏｇｉｃに第２の配線２２６を形成し、シールリング形成領域Ｒｓｅａｌに第１の支柱の幅よりも幅が広く、第１の支柱の上面を覆う第２の支柱２２８を形成する。これにより、各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、Ｃｕの染み出しを抑制することができる。【選択図】図１
2006135224.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜に形成された第１の配線溝に埋め込まれた第１の配線と、前記第１の絶縁膜に形成された第１のスルーホールに埋め込まれた第１の支柱と、前記第１の絶縁膜の上に形成された第２の絶縁膜と、前記第２の絶縁膜に形成された第２の配線溝に埋め込まれた第２の配線と、前記第２の絶縁膜に形成された第２のスルーホールに埋め込まれた第２の支柱とを有する半導体装置において、
前記第２の支柱の底面は、少なくとも素子形成領域側における前記第１の支柱の上面の一部及び前記第１の絶縁膜の上面の一部を覆うことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の支柱の幅は前記第１の支柱の幅よりも広くなっており、前記第２の支柱の底面は前記第１の支柱の全上面を覆うことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２の絶縁膜に形成された第３のスルーホールに埋め込まれた第３の支柱を有し、
前記第２の支柱の底面は、前記第１の支柱の少なくとも素子形成領域側の上面の一部を覆い、
前記第３の支柱の底面は、前記第１の支柱の少なくともスクライブライン側の上面の一部を覆うことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記第１の支柱は、バリアメタル及び銅からなることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記第１の絶縁膜は少なくとも低誘電率膜を含むことを特徴とする半導体装置。
【請求項６】
半導体基板の上に形成された第１の絶縁膜に第１の配線溝及び第１のスルーホールを形成する工程（ａ）と、
前記第１の配線溝に第１の配線を埋め込み、前記第１のスルーホールに第１の支柱を埋め込む工程（ｂ）と、
前記工程（ｂ）の後に、前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｃ）と、
前記第２の絶縁膜に第２の配線溝と、第２のスルーホールを形成する工程（ｄ）と、
前記第２の配線溝に第２の配線を埋め込み、前記第２のスルーホールに第２の支柱を埋め込む工程（ｅ）とを有し、
前記第２の支柱の底面は、少なくとも素子形成領域側における前記第１の支柱の上面の一部及び前記第１の絶縁膜の上面の一部を覆うことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記第２の絶縁膜に第２の配線溝と、前記第１の支柱の素子形成領域側上部で接続する前記第２のスルーホールを形成するのと同時に、前記第１の支柱のスクライブライン領域側上部で接続する第３のスルーホールを形成し、
前記工程（ｅ）では、前記第２の配線及び前記第２の支柱を埋め込むのと同時に前記第３のスルーホールに第３の支柱を埋め込むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項８に記載の半導体装置の製造方法において、
前記第３の支柱の底面は、前記第１の支柱のスクライブライン領域側の上面の一部を覆うことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８に記載の半導体装置の製造方法において、
前記第１の支柱は、バリアメタル及び銅からなることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９のうちのいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜は少なくとも低誘電率膜を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シールリング構造を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体プロセスでは、まず、ウエハ上に次々と半導体素子が作り込まれ、所定の機能を有したＩＣ回路が形成される。その後、このＩＣ回路を囲い込む格子状のダイシングラインに沿ってウエハがチップ単位に切断される。このとき、チップ単位に切断された各チップの表面には、半導体装置の表面を保護し外界の雰囲気の影響を避ける手段としてパッシベーション膜と呼ばれる保護膜が形成されている。しかしながら、ダイシングされた側壁には保護膜が形成されていない。そのため、この側壁にシリコン酸化膜、ＴＥＯＳ膜、ＳＯＧ膜等の何層もの絶縁膜が露出し、外界の汚染物によって酸化・腐蝕されることとなる。さらに、切断時において絶縁膜にダメージやクラックが発生していた場合には、そのダメージやクラックから素子内に水分が染み込むこととなる。ここで、Ｃｕダマシン法を用いた多層配線構造において、配線間の容量を抑えるべく層間絶縁膜として低誘電率膜が用いられるようになっているが、低誘電率膜は従来の層間絶縁膜に比べてヤング率が小さく、強度が低いことから、切断時におけるダメージやクラックの発生が特に顕著となっている。これにより、金属膜の酸化及び腐蝕や、半導体素子内への水分の染み込みが引き起こされ、半導体装置の動作不良等が発生し、半導体素子の信頼性が低下することが問題となっている。
【０００３】
金属膜酸化・腐蝕の防止や、切断部からの半導体素子内への水分染み込み防止を目的として、ダイシングラインに沿ってチップを囲むようにダミーパターン（以下、支柱とする）を下層から上層まで積層する、いわゆるシールリング構造がとられている(例えば、特許文献１参照)。近年、半導体装置における構造の微細化及び高集積化に伴い、配線の低抵抗化が進み、比較的抵抗の小さい銅（Ｃｕ）が配線材料として多く用いられるようになっているため、上記のシールルング構造にもＣｕが使用されることが多くなっている。
【０００４】
図８は、従来のシールリング構造を有する半導体装置を示す断面図である。図中において、左は素子形成領域Ｒｌｏｇｉｃを示しており、右はシールリング形成領域Ｒｓｅａｌを示している。また、シールリング形成領域Ｒｓｅａｌのさらに右にはスクライブライン領域（図示せず）が存在する。
【０００５】
素子形成領域Ｒｌｏｇｉｃには、トランジスタ等の素子が形成された半導体基板（図示せず）上に形成された第１のライナー絶縁膜１０１と、第１のライナー絶縁膜１０１上に形成された低誘電率膜である第１の層間絶縁膜１０２と、第１の層間絶縁膜１０２上に形成された第１のキャップ絶縁膜１０３と、第１のキャップ絶縁膜１０３及び第１の層間絶縁膜１０２に形成された配線溝（図示せず）に埋め込まれた第１のバリアメタル膜１１０ａ及び第１のＣｕ膜１１１ａからなる第１の配線１１２と、第１の配線１１２とトランジスタ等の素子とを電気的に接続するように第１の配線１１２の底部に一体化形成された第１の接続プラグ１１３と、第１の配線１１２を含む第１のキャップ絶縁膜１０３上に形成された第２のライナー絶縁膜１１５と、第２のライナー絶縁膜１１５上に形成された低誘電率膜である第２の層間絶縁膜１１６と、第２の層間絶縁膜１１６上に形成された第２のキャップ絶縁膜１１７と、第２のキャップ絶縁膜１１７及び第２の層間絶縁膜１１６に形成された配線溝（図示せず）に埋め込まれた第３のバリアメタル膜１２４ａ及び第３のＣｕ膜１２５ａからなる第２の配線１２６と、第２の配線１２６と第１の配線１１２とを電気的に接続するように第２の配線１２６の底部に一体化形成された第２の接続プラグ１２７とが形成されている。
【０００６】
シールリング形成領域Ｒｓｅａｌには、半導体基板（図示せず）上に形成された第１のライナー絶縁膜１０１と、第１のライナー絶縁膜１０１上に形成された低誘電率膜である第１の層間絶縁膜１０２と、第１の層間絶縁膜１０２上に形成された第１のキャップ絶縁膜１０３と、第１のキャップ絶縁膜１０３、第１の層間絶縁膜１０２及び第１のライナー絶縁膜１０１を突き抜けるように形成された第２のバリアメタル膜１１０ｂ及び第２のＣｕ膜１１１ｂからなる第１の支柱１１４と、第１の支柱１１４を含む第１のキャップ絶縁膜１０３上に形成された第２のライナー絶縁膜１１５と、第２のライナー絶縁膜１１５上に形成された低誘電率膜である第２の層間絶縁膜１１６と、第２の層間絶縁膜１１６上に形成された第２のキャップ絶縁膜１１７と、第２のキャップ絶縁膜１１７、第２の層間絶縁膜１１６及び第２のライナー絶縁膜１１５を突き抜けるように形成され、第１の支柱１１４の幅と同じ幅であって第１の支柱１１４の上面と接する第４のバリアメタル膜１２４ｂ及び第４のＣｕ膜１２５ｂからなる第２の支柱１２８とが形成されている。
【０００７】
以下、従来のシールリング構造を有する半導体装置の製造方法について図面を用いて説明する。
【０００８】
図９（ａ）〜（ｆ）及び図１０（ａ）〜（ｆ）は、従来のシールリング構造を有する半導体装置の製造工程を示す断面図である。
【０００９】
まず、図９（ａ）に示すように、ＣＶＤ法により、トランジスタ等の半導体素子を形成したシリコン基板（図示せず）上に、第１のライナー絶縁膜１０１を堆積する。次に、ＣＶＤ法により、第１のライナー絶縁膜１０１上に、低誘電率膜である第１の層間絶縁膜１０２を堆積する。次に、ＣＶＤ法により、第１の層間絶縁膜１０２上に、第１のキャップ絶縁膜１０３を堆積する。
【００１０】
次に、図９（ｂ）に示すように、フォトリソグラフィ法により、第１のキャップ絶縁膜１０３上に、素子形成領域Ｒｌｏｇｉｃに第１のスルーホール１０５ａを形成し、シールリング形成領域Ｒｓｅａｌに第２のスルーホール１０５ｂを形成するための開口を有するレジストマスク１０４を形成する。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに第１のキャップ絶縁膜１０３及び第１の層間絶縁膜１０２を突き抜ける第１のスルーホール１０５ａを形成し、シールリング形成領域Ｒｓｅａｌに第１のキャップ絶縁膜１０３及び第１の層間絶縁膜１０２を突き抜ける第２のスルーホール１０５ｂを形成する。その後、レジストマスク１０４をアッシングにより除去する。
【００１１】
次に、図９（ｃ）に示すように、第１のスルーホール１０５ａ及び第２のスルーホール１０５ｂ内にレジスト１０６を埋め込み、続いて、第１のキャップ絶縁膜１０３上に、第１のスルーホール１０５ａ及び第２のスルーホール１０５ｂを埋め込むように、ＡＲＣ膜１０７を堆積する。
【００１２】
次に、図９（ｄ）に示すように、フォトリソグラフィ法により、ＡＲＣ膜１０７上に、素子形成領域Ｒｌｏｇｉｃに第１の配線溝１０９を形成するための開口を有するレジストマスク１０８を形成する。次に、ドライエッチング法により、第１のキャップ絶縁膜１０３及び第１の層間絶縁膜１０２の途中までを除去して、素子形成領域Ｒｌｏｇｉｃに第１のスルーホール１０５ａに繋がる第１の配線溝１０９を形成する。その後、レジストマスク１０８、ＡＲＣ膜１０７及びレジスト１０６をアッシングにより除去する。
【００１３】
次に、図９（ｅ）に示すように、ドライエッチング法により、第１のスルーホール１０５ａ及び第２のスルーホール１０５ｂの底部の第１のライナー絶縁膜１０１を除去する。
【００１４】
次に、図９（ｆ）に示すように、スパッタ法により、第１のスルーホール１０５ａ、第１の配線溝１０９及び第２のスルーホール１０５ｂを覆うようにＣｕ拡散防止の第１のバリアメタル（図示せず）を堆積する。続いて、金属めっき法により、第１のバリアメタルの上に、第１のスルーホール１０５ａ、第１の配線溝１０９及び第２のスルーホール１０５ｂを埋め込むように、第１のＣｕ（図示せず）を堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｇ：化学的機械研磨）法により、第１のＣｕ及び第１のバリアメタルを研磨し、第１のスルーホール１０５ａ、第１の配線溝１０９及び第２のスルーホール１０５ｂ内に第１のバリアメタル及び第１のＣｕを残し、第１のスルーホール１０５ａ、第１の配線溝１０９及び第２のスルーホール１０５ｂ以外の部分に第１のキャップ絶縁膜１０３を露出させる。これにより、素子形成領域Ｒｌｏｇｉｃに、第１のバリアメタル膜１１０ａ及び第１のＣｕ膜１１１ａからなる第１の配線１１２を形成し、シールリング形成領域Ｒｓｅａｌに、第２のバリアメタル膜１１０ｂ及び第２のＣｕ膜１１１ｂからなる第１の支柱１１４を形成する。このとき、第１の配線１１２とトランジスタ等の半導体素子とは第１の配線１１２の底部に一体化形成された第１の接続プラグ１１３により電気的に接続されている。
【００１５】
次に、図１０（ａ）に示すように、第１の配線１１２及び第１の支柱１１４を含む第１のキャップ絶縁膜１０３上に、ＣＶＤ法により、第２のライナー絶縁膜１１５を堆積する。次に、ＣＶＤ法により、第２のライナー絶縁膜１１５上に、低誘電率膜である第２の層間絶縁膜１１６を堆積する。次に、ＣＶＤ法により、第２の層間絶縁膜１１６上に、第２のキャップ絶縁膜１１７を堆積する。
【００１６】
次に、図１０（ｂ）に示すように、フォトリソグラフィ法により、第２のキャップ絶縁膜１１７上に、素子形成領域Ｒｌｏｇｉｃに第３のスルーホール１１９ａを形成し、シールリング形成領域Ｒｓｅａｌに第４のスルーホール１１９ｂを形成するための開口を有するレジストマスク１１８を形成する。このとき、第４のスルーホール１１９ｂを形成するための開口は、第２のスルーホール１０５ｂを形成するための開口と同じ幅で形成される。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに第２のキャップ絶縁膜１１７及び第２の層間絶縁膜１１６を突き抜ける第３のスルーホール１１９ａを形成し、シールリング形成領域Ｒｓｅａｌに第２のキャップ絶縁膜１１５及び第２の層間絶縁膜１１６を突き抜ける第４のスルーホール１１９ｂを形成する。その後、レジストマスク１１８をアッシングにより除去する。
【００１７】
次に、図１０（ｃ）に示すように、第３のスルーホール１１９ａ及び第４のスルーホール１１９ｂ内にレジスト１２０を埋め込み、続いて、第２のキャップ絶縁膜１１７上に、第３のスルーホール１１９ａ及び第４のスルーホール１１９ｂを埋め込むように、ＡＲＣ膜１２１を堆積する。
【００１８】
次に、図１０（ｄ）に示すように、フォトリソグラフィ法により、ＡＲＣ膜１２１上に、素子形成領域Ｒｌｏｇｉｃに第２の配線溝１２３を形成するための開口を有するレジストマスク１２２を形成する。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに、第２のキャップ絶縁膜１１７及び第２の層間絶縁膜１１６の途中までを除去して、第３のスルーホール１１９ａに繋がる第２の配線溝１２３を形成する。その後、レジストマスク１２２、ＡＲＣ膜１２１及びレジスト１２０をアッシングにより除去する。
【００１９】
次に、図１０（ｅ）に示すように、ドライエッチング法により、第３のスルーホール１１９ａ及び第４のスルーホール１１９ｂの底部の第２のライナー絶縁膜１１５を除去する。
【００２０】
次に、図１０（ｆ）に示すように、スパッタ法により、第３のスルーホール１１９ａ、第２の配線溝１２３及び第４のスルーホール１１９ｂを覆うようにＣｕ拡散防止の第２のバリアメタル（図示せず）を堆積する。続いて、金属めっき法により、第２のバリアメタルの上に、第３のスルーホール１１９ａ、第２の配線溝１２３及び第４のスルーホール１１９ｂを埋め込むように、第２のＣｕ（図示せず）を堆積する。その後、ＣＭＰ法により、第２のＣｕ及び第２のバリアメタルを研磨し、第３のスルーホール１１９ａ、第２の配線溝１２３及び第４のスルーホール１１９ｂ内に第２のバリアメタル及び第１のＣｕを残し、第３のスルーホール１１９ａ、第２の配線溝１２３及び第４のスルーホール１１９ｂ以外の部分に第２のキャップ絶縁膜１１６を露出させる。これにより、素子形成領域Ｒｌｏｇｉｃに、第３のバリアメタル膜１２４ａ及び第３のＣｕ膜１２５ａからなる第２の配線１２６を形成し、シールリング形成領域Ｒｓｅａｌに、第４のバリアメタル膜１２４ｂ及び第４のＣｕ膜１２５ｂからなる第２の支柱１２８を形成する。このとき、第２の配線１２６と第１の配線１１２とは第２の配線１２６の底部に一体化形成された第２の接続プラグ１２７により電気的に接続されている。また、第２の支柱１２８は、第１の支柱１１４の幅と同じ幅であり、第２の支柱１２８の底面と第１の支柱１１４の上面とは配線層に対して水平方向で接している。
【００２１】
以上の図９（ａ）〜図１０（ｆ）の工程により、図８に示すようなシールリング構造を有する半導体装置が形成される。
【特許文献１】特開２００４−７９５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来のシールリング構造を有する半導体装置には、以下のような課題が発生する。従来のシールリング構造を有する半導体装置では、第１の支柱１１４の上面と第２の支柱１２８の底面とが同じ幅で接している。言い換えると、第１の支柱１１４の幅と第２の支柱１２８の幅とが同じであり、第１の支柱１１４の側壁である第２のバリアメタル膜１１０ｂの壁面と第２の支柱１２８の側壁である第４のバリアメタル膜１２４ｂの壁面とが配線層に対して垂直方向で連なるように形成されている。ここで、バリアメタル膜はＣｕ拡散を防ぐために設けられており、第２のＣｕ膜１１１ｂは、その底面と側面とを第２のバリアメタル膜１１０ｂに囲まれ、上面を第４のバリアメタル膜１２４ｂに覆われている。各層でチップを取り囲む壁のように支柱を積み重ねていくシールリング構造は、例えば、第１のキャップ絶縁膜１０３と第２のライナー絶縁膜１１５との界面のような絶縁膜−絶縁膜間の界面や第４のバリアメタル膜１２４ｂと第２のライナー絶縁膜１１５との界面のようなバリアメタル膜−絶縁膜間の界面が多数存在する。そして、このように異種材料の界面が多数存在する支柱の周辺では、膜同士の密着性が弱いものとなっている。そのため、ＣＭＰにより、配線層に対して水平方向に力が働いた場合には、絶縁膜−絶縁膜界面における膜ずれが生じやすくなり、それに伴いシールリング構造の配線層に対して垂直方向に連なったバリアメタル膜も水平方向にずれてくることになる。また、低誘電率膜堆積後のアニールによっても、バリアメタル膜と絶縁膜の熱膨張率の違いに起因する膜ずれが生じることがある。これにより、垂直に連なっていた第２のバリアメタル膜１１０ｂの壁面と第４のバリアメタル膜１２４ｂの壁面が配線層に対して水平方向にずれたり、さらに第２のバリアメタル膜１１０ｂと第４のバリアメタル膜１２４ｂとが離れたりすることとなり、第１の配線溝１０９の上部で第２のＣｕ膜１１１ｂの上面が第４のバリアメタル膜１２４ｂに塞がれなくなる。このとき、第２のＣｕ膜１１１ｂが素子形成領域Ｒｌｏｇｉｃ側の第１のキャップ絶縁膜１０３と第２のライナー絶縁膜１１５との界面に染み出して拡散することにより素子の信頼性を低下させる現象が生じる。
【００２３】
本発明は、上層のＣＭＰや膜堆積後のアニールにより各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、Ｃｕの染み出しを抑制する信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係る半導体装置は、半導体基板の上に形成された第１の絶縁膜と、第１の絶縁膜に形成された第１の配線溝に埋め込まれた第１の配線と、第１の絶縁膜に形成された第１のスルーホールに埋め込まれた第１の支柱と、第１の絶縁膜の上に形成された第２の絶縁膜と、第２の絶縁膜に形成された第２の配線溝に埋め込まれた第２の配線と、第２の絶縁膜に形成された第２のスルーホールに埋め込まれた第２の支柱とを有する半導体装置において、第２の支柱の底面は、少なくとも素子形成領域側における第１の支柱の上面の一部及び第１の絶縁膜の上面の一部を覆う。
【００２５】
これにより、各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、少なくとも素子形成領域側へＣｕが染み出すのを抑制することができる。
【００２６】
また、本発明に係る半導体装置は、第２の支柱の幅は第１の支柱の幅よりも広くなっており、第２の支柱の底面は第１の支柱の全上面を覆う。
【００２７】
また、本発明に係る半導体装置は、第２の絶縁膜に形成された第３のスルーホールに埋め込まれた第３の支柱を有し、第２の支柱の底面は、第１の支柱の少なくとも素子形成領域側の上面の一部を覆い、第３の支柱の底面は、第１の支柱の少なくともスクライブライン側の上面の一部を覆う。
【００２８】
また、本発明に係る半導体装置において、第１の支柱は、バリアメタル及び銅からなる。
【００２９】
また、本発明に係る半導体装置において、第１の絶縁膜は少なくとも低誘電率膜を含む。
【００３０】
本発明に係る半導体装置の製造方法は、半導体基板の上に形成された第１の絶縁膜に第１の配線溝及び第１のスルーホールを形成する工程（ａ）と、第１の配線溝に第１の配線を埋め込み、第１のスルーホールに第１の支柱を埋め込む工程（ｂ）と、工程（ｂ）の後に、第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｃ）と、第２の絶縁膜に第２の配線溝と、第２のスルーホールを形成する工程（ｄ）と、第２の配線溝に第２の配線を埋め込み、第２のスルーホールに第２の支柱を埋め込む工程（ｅ）とを有し、第２の支柱の底面は、第１の支柱の少なくとも素子形成領域側における第１の支柱の上面の一部及び第１の絶縁膜の上面の一部を覆う。
【００３１】
これにより、各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、少なくとも素子形成領域側へＣｕが染み出すのを抑制することができる。
【００３２】
また、本発明に係る半導体装置の製造方法は、工程（ｄ）では、第２の絶縁膜に第２の配線溝と、第１の支柱の素子形成領域側上部で接続する第２のスルーホールを形成するのと同時に、第１の支柱のスクライブライン領域側上部で接続する第３のスルーホールを形成し、工程（ｅ）では、第２の配線及び第２の支柱を埋め込むのと同時に、第３のスルーホールに第３の支柱を埋め込む。
【００３３】
これにより、各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、少なくとも素子形成領域側へＣｕが染み出すのを抑制することができ、さらに、第２の支柱と第３の支柱の間に低誘電率膜を有する構造となっているため、低誘電率化を図ることができ、配線容量を下げることができる。
【００３４】
また、本発明に係る半導体装置の製造方法において、第３の支柱の底面は、第１の支柱のスクライブライン領域側の上面の一部を覆う。
【００３５】
また、本発明に係る半導体装置の製造方法において、第１の支柱は、バリアメタル及び銅からなることを特徴とする半導体装置。
【００３６】
また、本発明に係る半導体装置の製造方法において、第１の絶縁膜は少なくとも低誘電率膜を含む。
【発明の効果】
【００３７】
本発明に係る半導体装置及びその製造方法によれば、シールリングとして各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、Ｃｕの染み出しを抑制することができる。
【発明を実施するための最良の形態】
【００３８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す断面図である。図中において、左は素子形成領域Ｒｌｏｇｉｃを示しており、右はシールリング形成領域Ｒｓｅａｌを示している。また、シールリング形成領域Ｒｓｅａｌのさらに右にはスクライブライン領域（図示せず）が存在する。
【００３９】
素子形成領域Ｒｌｏｇｉｃには、トランジスタ等の素子が形成された半導体基板（図示せず）上に形成された第１のライナー絶縁膜２０１と、第１のライナー絶縁膜２０１上に形成された低誘電率膜である第１の層間絶縁膜２０２と、第１の層間絶縁膜２０２上に形成された第１のキャップ絶縁膜２０３と、第１のキャップ絶縁膜２０３及び第１の層間絶縁膜２０２に形成された配線溝（図示せず）に埋め込まれた第１のバリアメタル膜２１０ａ及び第１のＣｕ膜２１１ａからなる第１の配線２１２と、第１の配線２１２とトランジスタ等の素子とを電気的に接続するように第１の配線２１２と一体化形成された第１の接続プラグ２１３と、第１の配線２１２を含む第１のキャップ絶縁膜２０３上に形成された第２のライナー絶縁膜２１５と、第２のライナー絶縁膜２１５上に形成された低誘電率膜である第２の層間絶縁膜２１６と、第２の層間絶縁膜２１６上に形成された第２のキャップ絶縁膜２１７と、第２のキャップ絶縁膜２１７及び第２の層間絶縁膜２１６に形成された配線溝（図示せず）に埋め込まれた第３のバリアメタル膜２２４ａ及び第３のＣｕ膜２２５ａからなる第２の配線２２６と、第２の配線２２６とトランジスタ等の素子とを電気的に接続するように第２の配線２２６と一体化形成された第２の接続プラグ２２７とが形成されている。
【００４０】
シールリング形成領域Ｒｓｅａｌには、半導体基板（図示せず）上に形成された第１のライナー絶縁膜２０１と、第１のライナー絶縁膜２０１上に形成された低誘電率膜である第１の層間絶縁膜２０２と、第１の層間絶縁膜２０２上に形成された第１のキャップ絶縁膜２０３と、第１のキャップ絶縁膜２０３、第１の層間絶縁膜２０２及び第１のライナー絶縁膜２０１を突き抜けるように形成された第２のバリアメタル膜２１０ｂ及び第２のＣｕ膜２１１ｂからなる第１の支柱２１４と、第１の支柱２１４を含む第１のキャップ絶縁膜２０３上に形成された第２のライナー絶縁膜２１５と、第２のライナー絶縁膜２１５上に形成された低誘電率膜である第２の層間絶縁膜２１６と、第２の層間絶縁膜２１６上に形成された第２のキャップ絶縁膜２１７と、第２のキャップ絶縁膜２１７、第２の層間絶縁膜２１６及び第２のライナー絶縁膜２１５を突き抜けるように形成され、第１の支柱２１４の幅よりも広い幅であって第１の支柱２１４の上面を覆う第４のバリアメタル膜２２４ｂ及び第４のＣｕ膜２２５ｂからなる第２の支柱２２８とが形成されている。
【００４１】
第１の実施形態に係る半導体装置では、第２の支柱２２８の幅が第１の支柱２１４の幅よりも広くなっていることにより、第１の支柱２１４の上部の第２のバリアメタル膜２１０ｂと第１のライナー絶縁膜２１５との界面が第２の支柱２２８の底面、すなわち、第４のバリアメタル膜２２４ｂによって充分に覆われている。これにより、上層のＣＭＰや膜堆積後のアニールにより各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、第２のＣｕ膜２１１ｂが第４のバリアメタル膜２２４ｂに覆われずに露出することはないのでＣｕの染み出しを抑制することができる。
【００４２】
なお、本実施形態では、デュアルダマシン構造について説明したが、シングルダマシン構造を用いた場合にも適用できる。
【００４３】
（第１の実施形態に係る半導体装置の製造方法）
以下、第１の実施形態に係る半導体装置の製造方法について図面を用いて説明する。
【００４４】
図２（ａ）〜（ｆ）及び図３（ａ）〜（ｆ）は、第１の実施形態のシールリング構造を有する半導体装置の製造工程を示す断面図である。
【００４５】
まず、図２（ａ）に示すように、ＣＶＤ法により、トランジスタ等の半導体素子を形成したシリコン基板（図示せず）上に、第１のライナー絶縁膜２０１を、例えば、厚さ１００ｎｍ堆積する。ここで、第１のライナー絶縁膜２０１としては、例えば、ＳｉＣを用いる。次に、ＣＶＤ法により、第１のライナー絶縁膜２０１上に、第１の層間絶縁膜２０２を、例えば、厚さ５００ｎｍ堆積する。ここで、第１の層間絶縁膜２０２としては、例えば、低誘電率膜であるＳｉＯＣ膜や、ＳｉＯＦ膜を用いる。次に、ＣＶＤ法により、第１の層間絶縁膜２０２上に、第１のキャップ絶縁膜２０３を、例えば、厚さ１００ｎｍ堆積する。ここで、第１のキャップ絶縁膜２０３としては、例えば、ＦＳＧを用いる。
【００４６】
次に、図２（ｂ）に示すように、フォトリソグラフィ法により、第１のキャップ絶縁膜２０３上に、素子形成領域Ｒｌｏｇｉｃに第１のスルーホール２０５ａを形成し、シールリング形成領域Ｒｓｅａｌに第２のスルーホール２０５ｂを形成するための開口を有するレジストマスク２０４を形成する。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに第１のキャップ絶縁膜２０３及び第１の層間絶縁膜２０２を突き抜ける第１のスルーホール２０５ａを形成し、シールリング形成領域Ｒｓｅａｌに第１のキャップ絶縁膜２０３及び第１の層間絶縁膜２０２を突き抜ける第２のスルーホール２０５ｂを形成する。その後、レジストマスク２０４をアッシングにより除去する。
【００４７】
次に、図２（ｃ）に示すように、第１のスルーホール２０５ａ及び第２のスルーホール２０５ｂ内にレジスト２０６を、例えば、厚さ３００ｎｍ埋め込み、続いて、第１のキャップ絶縁膜２０３上に、第１のスルーホール２０５ａ及び第２のスルーホール２０５ｂを埋め込むように、ＡＲＣ膜２０７を堆積する。
【００４８】
次に、図２（ｄ）に示すように、フォトリソグラフィ法により、ＡＲＣ膜２０７上に、素子形成領域Ｒｌｏｇｉｃに第１の配線溝２０９を形成するための開口を有するレジストマスク２０８を形成する。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに、第１のキャップ絶縁膜２０３及び第１の層間絶縁膜２０２の途中までを除去して、第１のスルーホール２０５ａに繋がる第１の配線溝２０９を形成する。その後、レジストマスク２０８，ＡＲＣ膜２０７及びレジスト２０６をアッシングにより除去する。
【００４９】
次に、図２（ｅ）に示すように、ドライエッチング法により、第１のスルーホール２０５ａ及び第２のスルーホール２０５ｂの底部の第１のライナー絶縁膜２０１を除去する。
【００５０】
次に、図２（ｆ）に示すように、スパッタ法により、第１のスルーホール２０５ａ、第１の配線溝２０９及び第２のスルーホール２０５ｂを覆うようにＣｕ拡散防止の第１のバリアメタル（図示せず）を堆積し、続いて、金属めっき法により、第１のバリアメタルの上に、第１のスルーホール２０５ａ、第１の配線溝２０９及び第２のスルーホール２０５ｂを埋め込むように、第１のＣｕ（図示せず）を堆積する。その後、ＣＭＰ法により、第１のＣｕ及び第１のバリアメタルを研磨し、第１のスルーホール２０５ａ、第１の配線溝２０９及び第２のスルーホール２０５ｂ内に第１のバリアメタル及び第１のＣｕを残し、第１のスルーホール２０５ａ、第１の配線溝２０９及び第２のスルーホール２０５ｂ以外の部分に第１のキャップ絶縁膜２０３を露出させる。これにより、素子形成領域Ｒｌｏｇｉｃに、第１のバリアメタル膜２１０ａ及び第１のＣｕ膜２１１ａからなる第１の配線２１２を形成し、シールリング形成領域Ｒｓｅａｌに、第２のバリアメタル膜２１０ｂ及び第２のＣｕ膜２１１ｂからなる第１の支柱２１４を形成する。このとき、第１の配線２１２とトランジスタ等の半導体素子とは第１の配線２１２の底部に一体化形成された第１の接続プラグ２１３により電気的に接続されている。
【００５１】
次に、図３（ａ）に示すように、第１の配線２１２及び第１の支柱２１４を含む第１のキャップ絶縁膜２０３上に、ＣＶＤ法により、例えば、厚さ１００ｎｍの第２のライナー絶縁膜２１５を堆積する。ここで、第２のライナー絶縁膜２１５としては、例えば、ＳｉＣを用いる。次に、ＣＶＤ法により、第２のライナー絶縁膜２１５上に、例えば、厚さ５００ｎｍの第２の層間絶縁膜２１６を堆積する。ここで、第２の層間絶縁膜２１６としては、例えば、低誘電率膜であるＳｉＯＣ膜や、ＳｉＯＦ膜を用いる。次に、ＣＶＤ法により、第２の層間絶縁膜２１６上に、例えば、厚さ１００ｎｍの第２のキャップ絶縁膜２１７を堆積する。ここで、第２のキャップ絶縁膜２１７としては、例えば、ＦＳＧを用いる。
【００５２】
次に、図３（ｂ）に示すように、フォトリソグラフィ法により、第２のキャップ絶縁膜２１７上に、素子形成領域Ｒｌｏｇｉｃに第３のスルーホール２１９ａを形成し、シールリング形成領域Ｒｓｅａｌに第４のスルーホール２１９ｂを形成するための開口を有するレジストマスク２１８を形成する。このとき、第４のスルーホール２１９ｂを形成するための開口は、第２のスルーホール２０５ｂを形成するための開口よりも広い幅で形成される。例えば、第２のスルーホール２０５ｂを形成するための開口の幅を１５０ｎｍとすると、第４のスルーホール２１９ｂを形成するための開口の幅は２００ｎｍである。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに、第２のキャップ絶縁膜２１７及び第２の層間絶縁膜２１６を突き抜ける第３のスルーホール２１９ａを形成し、シールリング形成領域Ｒｓｅａｌに、第２のキャップ絶縁膜２１７及び第２の層間絶縁膜２１６を突き抜ける第４のスルーホール２１９ｂを形成する。その後、レジストマスク２１８をアッシングにより除去する。
【００５３】
次に、図３（ｃ）に示すように、第３のスルーホール２１９ａ及び第４のスルーホール２１９ｂ内にレジスト２２０を、例えば、厚さ３００ｎｍ埋め込み、続いて、第２のキャップ絶縁膜２１７上に、第３のスルーホール２１９ａ及び第４のスルーホール２１９ｂを埋め込むように、ＡＲＣ膜２２１を堆積する。
【００５４】
次に、図３（ｄ）に示すように、フォトリソグラフィ法により、ＡＲＣ膜２２１上に素子形成領域Ｒｌｏｇｉｃに第２の配線溝２２３を形成するための開口を有するレジストマスク２２２を形成する。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに、第２のキャップ絶縁膜２１７及び第２の層間絶縁膜２１６の途中までを除去して、第３のスルーホール２１９ａに繋がる第２の配線溝２２３を形成する。その後、レジストマスク２２２、ＡＲＣ膜２２１及びレジスト２２０をアッシングにより除去する。
【００５５】
次に、図３（ｅ）に示すように、ドライエッチング法により、第３のスルーホール２１９ａ及び第４のスルーホール２１９ｂの底部の第２のライナー絶縁膜２１５を除去する。
【００５６】
次に、図３（ｆ）に示すように、スパッタ法により、第３のスルーホール２１９ａ、第２の配線溝２２３及び第４のスルーホール２１９ｂを覆うようにＣｕ拡散防止の第２のバリアメタル（図示せず）を堆積し、続いて、金属めっき法により、第２のバリアメタルの上に、第３のスルーホール２１９ａ、第２の配線溝２２３及び第４のスルーホール２１９ｂを埋め込むように、第２のＣｕ（図示せず）を堆積する。その後、ＣＭＰ法により、第２のＣｕ及び第２のバリアメタルを研磨し、第３のスルーホール２１９ａ、第２の配線溝２２３及び第４のスルーホール２１９ｂ内に第２のバリアメタル及び第２のＣｕを残し、第３のスルーホール２１９ａ、第２の配線溝２２３及び第４のスルーホール２１９ｂ以外の部分に第２のキャップ絶縁膜２１７を露出させる。これにより、素子形成領域Ｒｌｏｇｉｃに、第３のバリアメタル膜２２４ａ及び第３のＣｕ膜２２５ａからなる第２の配線２２６を形成し、シールリング形成領域Ｒｓｅａｌに、第４のバリアメタル膜２２４ｂ及び第４のＣｕ膜２２５ｂからなる第２の支柱２２８を形成する。このとき、第２の配線２２６と第１の配線２１２とは第２の配線２２６の底部に一体化形成された第２の接続プラグ２２７により電気的に接続されている。また、第２の支柱２２８は、第１の支柱２１４の幅よりも広い幅であり、第２の支柱２２８の底面は、第１の支柱２１４の上面を覆っている。
【００５７】
以上の図２（ａ）〜図３（ｆ）の工程により、図１に示すようなシールリング構造を有する半導体装置が形成される。
【００５８】
（第１の実施形態の変形例）
図４は、第１の実施形態の変形例に係る半導体装置を示す断面図である。図中において、左は素子形成領域Ｒｌｏｇｉｃを示しており、右はシールリング形成領域Ｒｓｅａｌを示している。また、シールリング形成領域Ｒｓｅａｌのさらに右にはスクライブライン領域（図示せず）が存在する。
【００５９】
素子形成領域Ｒｌｏｇｉｃには、トランジスタ等の素子が形成された半導体基板（図示せず）上に形成された第１のライナー絶縁膜２０１と、第１のライナー絶縁膜２０１上に形成された低誘電率膜である第１の層間絶縁膜２０２と、第１の層間絶縁膜２０２上に形成された第１のキャップ絶縁膜２０３と、第１のキャップ絶縁膜２０３及び第１の層間絶縁膜２０２に形成された配線溝（図示せず）に埋め込まれた第１のバリアメタル膜２１０ａ及び第１のＣｕ膜２１１ａからなる第１の配線２１２と、第１の配線２１２とトランジスタ等の素子とを電気的に接続するように第１の配線２１２と一体化形成された第１の接続プラグ２１３と、第１の配線２１２を含む第１のキャップ絶縁膜２０３上に形成された第２のライナー絶縁膜２１５と、第２のライナー絶縁膜２１５上に形成された低誘電率膜である第２の層間絶縁膜２１６と、第２の層間絶縁膜２１６上に形成された第２のキャップ絶縁膜２１７と、第２のキャップ絶縁膜２１７及び第２の層間絶縁膜２１６に形成された配線溝（図示せず）に埋め込まれた第３のバリアメタル膜２２４ａ及び第３のＣｕ膜２２５ａからなる第２の配線２２６と、第２の配線２２６とトランジスタ等の素子とを電気的に接続するように第２の配線２２６と一体化形成された第２の接続プラグ２２７とが形成されている。
【００６０】
シールリング形成領域Ｒｓｅａｌには、半導体基板（図示せず）上に形成された第１のライナー絶縁膜２０１と、第１のライナー絶縁膜２０１上に形成された低誘電率膜である第１の層間絶縁膜２０２と、第１の層間絶縁膜２０２上に形成された第１のキャップ絶縁膜２０３と、第１のキャップ絶縁膜２０３、第１の層間絶縁膜２０２及び第１のライナー絶縁膜２０１を突き抜けるように形成された第２のバリアメタル膜２１０ｂ及び第２のＣｕ膜２１１ｂからなる第１の支柱２１４と、第１の支柱２１４を含む第１のキャップ絶縁膜２０３上に形成された第２のライナー絶縁膜２１５と、第２のライナー絶縁膜２１５上に形成された低誘電率膜である第２の層間絶縁膜２１６と、第２の層間絶縁膜２１６上に形成された第２のキャップ絶縁膜２１７と、第２のキャップ絶縁膜２１７、第２の層間絶縁膜２１６及び第２のライナー絶縁膜２１５を突き抜けるように形成され、第１の支柱２１４の幅よりも広い幅であって第１の支柱２１４の少なくとも素子形成領域Ｒｌｏｇｉｃ側の上面を覆う第４のバリアメタル膜２２４ｂ及び第４のＣｕ膜２２５ｂからなる第２の支柱２２８とが形成されている。
【００６１】
第１の実施形態の変形例に係る半導体装置では、第２の支柱２２８の幅が第１の支柱２１４の幅よりも広くなっており、第２の支柱２２８が第１の支柱２１４よりも素子形成慮域Ｒｌｏｇｉｃ側に突き出していることによって第１の支柱２１４の少なくとも素子形成領域Ｒｌｏｇｉｃ側の上部の第２のバリアメタル膜２１０ｂと第１のライナー絶縁膜２０３との界面が第２の支柱２２８の底面、すなわち、第４のバリアメタル膜２２４ｂによって充分に覆われている。これにより、上層のＣＭＰや膜堆積後のアニールにより各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、素子形成領域Ｒｌｏｇｉｃ側で第２のＣｕ膜２１１ｂが第４のバリアメタル膜２２４ｂに覆われずに露出することはないのでＣｕの素子形成領域Ｒｌｏｇｉｃ側への染み出しを抑制することができる。
【００６２】
なお、第１の実施形態の変形例に係る半導体装置の製造方法は、基本的に第１の実施形態の図２（ａ）〜図３（ｆ）に示す製造方法と同じであるため、説明を省略する。
【００６３】
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置を示す断面図である。図中において、左は素子形成領域Ｒｌｏｇｉｃを示しており、右はシールリング形成領域Ｒｓｅａｌを示している。また、シールリング形成領域Ｒｓｅａｌのさらに右にはスクライブライン領域（図示せず）が存在する。
【００６４】
素子形成領域Ｒｌｏｇｉｃには、トランジスタ等の素子が形成された半導体基板（図示せず）上に形成された第１のライナー絶縁膜３０１と、第１のライナー絶縁膜３０１上に形成された低誘電率膜である第１の層間絶縁膜３０２と、第１の層間絶縁膜３０２上に形成された第１のキャップ絶縁膜３０３と、第１のキャップ絶縁膜３０３及び第１の層間絶縁膜３０２に形成された配線溝（図示せず）に埋め込まれた第１のバリアメタル膜３１０ａ及び第１のＣｕ膜３１１ａからなる第１の配線３１２と、第１の配線３１２とトランジスタ等の素子とを電気的に接続するように第１の配線３１２と一体化形成された第１の接続プラグ３１３と、第１の配線３１２を含む第１のキャップ絶縁膜３０３上に形成された第２のライナー絶縁膜３１５と、第２のライナー絶縁膜３１５上に形成された低誘電率膜である第２の層間絶縁膜３１６と、第２の層間絶縁膜３１６上に形成された第２のキャップ絶縁膜３１７と、第２のキャップ絶縁膜３１７及び第２の層間絶縁膜３１６に形成された配線溝（図示せず）に埋め込まれた第３のバリアメタル膜３２４ａ及び第３のＣｕ膜３２５ａからなる第２の配線３２６と、第２の配線３２６とトランジスタ等の素子とを電気的に接続するように第２の配線３２６と一体化形成された第２の接続プラグ３２７とが形成されている。
【００６５】
シールリング形成領域Ｒｓｅａｌには、半導体基板（図示せず）上に形成された第１のライナー絶縁膜３０１と、第１のライナー絶縁膜３０１上に形成された低誘電率膜である第１の層間絶縁膜３０２と、第１の層間絶縁膜３０２上に形成された第１のキャップ絶縁膜３０３と、第１のキャップ絶縁膜３０３、第１の層間絶縁膜３０２及び第１のライナー絶縁膜３０１を突き抜けるように形成された第２のバリアメタル膜３１０ｂ及び第２のＣｕ膜３１１ｂからなる第１の支柱３１４と、第１の支柱３１４を含む第１のキャップ絶縁膜３０３上に形成された第２のライナー絶縁膜３１５と、第２のライナー絶縁膜３１５上に形成された低誘電率膜である第２の層間絶縁膜３１６と、第２の層間絶縁膜３１６上に形成された第２のキャップ絶縁膜３１７と、第２のキャップ絶縁膜３１７、第２の層間絶縁膜３１６及び第２のライナー絶縁膜３１５を突き抜けるように形成され、素子形成領域Ｒｌｏｇｉｃ側で第１の支柱３１４の上面を覆う第４のバリアメタル膜３２４ｂ及び第４のＣｕ膜３２５ｂからなる第２の支柱３２８と、第２のキャップ絶縁膜３１７、第２の層間絶縁膜３１６及び第２のライナー絶縁膜３１５を突き抜けるように形成され、スクライブライン領域側で第１の支柱３１４の上面を覆う第５のバリアメタル膜３２４ｃ及び第５のＣｕ膜３２５ｃからなる第３の支柱３２９とが形成されている。
【００６６】
第２の実施形態に係る半導体装置では、第２の支柱３２８を備えることにより第１の支柱３１４の素子形成領域Ｒｌｏｇｉｃ側の上部の第２のバリアメタル膜３１０ｂと第１のライナー絶縁膜３０３との界面が第２の支柱３２８の底面、すなわち、第４のバリアメタル膜３２４ｂにより充分に覆われており、第３の支柱３２９を備えることにより第１の支柱３１４のスクライブライン領域側の上部の第２のバリアメタル膜３１０ｂと第１のライナー絶縁膜３０３との界面が第３の支柱３２９の底面、すなわち、第５のバリアメタル膜３２４ｃにより充分に覆われている。これにより、上層のＣＭＰや膜堆積後のアニールにより各層で積み重ねられた支柱が配線層に対して水平方向にずれた場合であっても、素子形成領域Ｒｌｏｇｉｃ側で第２のＣｕ膜３１１ｂが第４のバリアメタル膜３２４ｂに覆われずに露出することはないのでＣｕの染み出しを抑制することができる。また、第２の実施形態に係る半導体装置は、第２の支柱３２８と第３の支柱３２９の間に低誘電率膜を有する構造となっているため、第１の実施形態に比べて低誘電率化を図ることができ、配線容量を下げることができる。
【００６７】
なお、本実施形態では、デュアルダマシン構造について説明したが、シングルダマシン構造を用いた場合にも適用できる。
【００６８】
（第２の実施形態に係る半導体装置の製造方法）
以下、第２の実施形態に係る半導体装置の製造方法について図面を用いて説明する。
【００６９】
図６（ａ）〜（ｆ）及び図７（ａ）〜（ｆ）は、第２の実施形態のシールリング構造を有する半導体装置の製造工程を示す断面図である。
【００７０】
まず、図６（ａ）に示すように、ＣＶＤ法により、トランジスタ等の半導体素子を形成したシリコン基板（図示せず）上に、第１のライナー絶縁膜３０１を、例えば、厚さ１００ｎｍ堆積する。ここで、第１のライナー絶縁膜３０１としては、例えば、ＳｉＣを用いる。次に、ＣＶＤ法により、第１のライナー絶縁膜３０１上に、第１の層間絶縁膜３０２を、例えば、厚さ５００ｎｍ堆積する。ここで、第１の層間絶縁膜３０２としては、例えば、低誘電率膜であるＳｉＯＣ膜や、ＳｉＯＦ膜を用いる。次に、ＣＶＤ法により、第１の層間絶縁膜３０２上に、第１のキャップ絶縁膜３０３を、例えば、厚さ１００ｎｍ堆積する。ここで、第１のキャップ絶縁膜３０３としては、例えば、ＦＳＧを用いる。
【００７１】
次に、図６（ｂ）に示すように、フォトリソグラフィ法により、第１のキャップ絶縁膜３０３上に、素子形成領域Ｒｌｏｇｉｃに第１のスルーホール３０５ａを形成し、シールリング形成領域Ｒｓｅａｌに第２のスルーホール３０５ｂを形成するための開口を有するレジストマスク３０４を形成する。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに、第１のキャップ絶縁膜３０３及び第１の層間絶縁膜３０２を突き抜ける第１のスルーホール３０５ａを形成し、シールリング形成領域Ｒｓｅａｌに、第１のキャップ絶縁膜３０３及び第１の層間絶縁膜３０２を突き抜ける第２のスルーホール３０５ｂを形成する。その後、レジストマスク３０４をアッシングにより除去する。
【００７２】
次に、図６（ｃ）に示すように、第１のスルーホール３０５ａ及び第２のスルーホール３０５ｂ内にレジスト３０６を、例えば、厚さ３００ｎｍ埋め込み、続いて、第１のキャップ絶縁膜３０３上に、第１のスルーホール３０５ａ及び第２のスルーホール３０５ｂを埋め込むように、ＡＲＣ膜３０７を堆積する。
【００７３】
次に、図６（ｄ）に示すように、フォトリソグラフィ法により、ＡＲＣ膜３０７上に、素子形成領域Ｒｌｏｇｉｃに第１の配線溝３０９を形成するための開口を有するレジストマスク３０８を形成する。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに、第１のキャップ絶縁膜３０３及び第１の層間絶縁膜３０２の途中までを除去して、第１のスルーホール３０５ａに繋がる第１の配線溝３０９を形成する。その後、レジストマスク３０８、ＡＲＣ膜３０７及びレジスト３０６をアッシングにより除去する。
【００７４】
次に、図６（ｅ）に示すように、ドライエッチング法により、第１のスルーホール３０５ａ及び第２のスルーホール３０５ｂの底部の第１のライナー絶縁膜３０１を除去する。
【００７５】
次に、図６（ｆ）に示すように、スパッタ法により、第１のスルーホール３０５ａ、第１の配線溝３０９及び第２のスルーホール３０５ｂを覆うようにＣｕ拡散防止の第１のバリアメタル（図示せず）を堆積し、続いて、金属めっき法により、第１のバリアメタルの上に、第１のスルーホール３０５ａ、第１の配線溝３０９及び第２のスルーホール３０５ｂを埋め込むように、第１のＣｕ（図示せず）を堆積する。その後、ＣＭＰ法により、第１のＣｕ及び第１のバリアメタルを研磨し、第１のスルーホール３０５ａ、第１の配線溝３０９及び第２のスルーホール３０５ｂ内に第１のバリアメタル及び第１のＣｕを残し、第１のスルーホール３０５ａ、第１の配線溝３０９及び第２のスルーホール３０５ｂ以外の部分に第１のキャップ絶縁膜３０３を露出させる。これにより、素子形成領域Ｒｌｏｇｉｃに、第２のバリアメタル膜３１０ａ及び第１のＣｕ膜３１１ａからなる第１の配線３１２を形成し、シールリング形成領域Ｒｓｅａｌに、第２のバリアメタル膜３１０ｂ及び第１のＣｕ膜３１１ｂからなる第１の支柱３１４を形成する。このとき、第１の配線３１２とトランジスタ等の半導体素子とは第１の配線３１２の底部に一体化形成された第１の接続プラグ３１３により電気的に接続されている。
【００７６】
次に、図７（ａ）に示すように、第１の配線３１２及び第１の支柱３１４を含む第１のキャップ絶縁膜３０３上に、ＣＶＤ法により、例えば、厚さ１００ｎｍの第２のライナー絶縁膜３１５を堆積する。ここで、第２のライナー絶縁膜３１５としては、例えば、ＳｉＣを用いる。次に、ＣＶＤ法により、第２のライナー絶縁膜３１５上に、例えば、厚さ５００ｎｍの第２の層間絶縁膜３１６を堆積する。ここで、第２の層間絶縁膜３１６としては、例えば、低誘電率膜であるＳｉＯＣ膜や、ＳｉＯＦ膜を用いる。次に、ＣＶＤ法により、第２の層間絶縁膜３１６上に、例えば、厚さ１００ｎｍの第２のキャップ絶縁膜３１７を堆積する。ここで、第２のキャップ絶縁膜３１７としては、例えば、ＦＳＧを用いる。
【００７７】
次に、図７（ｂ）に示すように、フォトリソグラフィ法により、第２のキャップ絶縁膜３１７上に、素子形成領域Ｒｌｏｇｉｃに第３のスルーホール３１９ａを形成し、シールリング形成領域Ｒｓｅａｌに第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃを形成するための開口を有するレジストマスク３１８を形成する。このとき、第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃを形成するための開口は、第１の支柱３１４の上部両端の素子形成領域Ｒｌｏｇｉｃ側の上部及び第１の支柱３１４のスクライブライン領域側の上部を覆うように形成される。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに、第２のキャップ絶縁膜３１７及び第２の層間絶縁膜３１６を突き抜ける第３のスルーホール３１９ａを形成し、シールリング形成領域Ｒｓｅａｌに、第２のキャップ絶縁膜３１７及び第２の層間絶縁膜３１６を突き抜ける第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃを形成する。その後、レジストマスク３１８をアッシングにより除去する。
【００７８】
次に、図７（ｃ）に示すように、第３のスルーホール３１９ａ、第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃ内にレジスト３２０を、例えば、厚さ３００ｎｍ埋め込み、続いて、第２のキャップ絶縁膜３１７上に、第３のスルーホール３１９ａ、第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃを埋め込むように、ＡＲＣ膜３２１を堆積する。
【００７９】
次に、図７（ｄ）に示すように、フォトリソグラフィ法により、ＡＲＣ膜３２１上に、素子形成領域Ｒｌｏｇｉｃに開口を有するレジストマスク３２２を形成する。次に、ドライエッチング法により、素子形成領域Ｒｌｏｇｉｃに、第２のキャップ絶縁膜３１７及び第２の層間絶縁膜３１６の途中までを除去して、第３のスルーホール３１９ａに繋がる第２の配線溝３２３を形成する。その後、レジストマスク３２２、ＡＲＣ膜３２１及びレジスト３２０をアッシングにより除去する。
【００８０】
次に、図７（ｅ）に示すように、ドライエッチング法により、第３のスルーホール３１９ａ、第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃの底部の第２のライナー絶縁膜３１５を除去する。
【００８１】
次に、図７（ｆ）に示すように、スパッタ法により、第３のスルーホール３１９ａ、第２の配線溝３２３、第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃを覆うようにＣｕ拡散防止の第２のバリアメタル（図示せず）を堆積し、続いて、金属めっき法により、第２のバリアメタルの上に、第３のスルーホール３１９ａ、第２の配線溝３２３、第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃを埋め込むように、第２のＣｕ（図示せず）を堆積する。その後、ＣＭＰ法により、第２のＣｕ及び第２のバリアメタルを研磨し、第３のスルーホール３１９ａ、第２の配線溝３２３、第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃ内に第２のバリアメタル及び第１のＣｕを残し、第３のスルーホール３１９ａ、第２の配線溝３２３、第４のスルーホール３１９ｂ及び第５のスルーホール３１９ｃ以外の部分に第２のキャップ絶縁膜３１７を露出させる。これにより、素子形成領域Ｒｌｏｇｉｃに、第３のバリアメタル膜３２４ａ及び第３のＣｕ膜３２５ａからなる第２の配線３２６を形成し、シールリング形成領域Ｒｓｅａｌに、第４のバリアメタル膜３２４ｂ及び第４のＣｕ膜３２５ｂからなる第２の支柱３２８と、第５のバリアメタル膜３２４ｃ及び第５のＣｕ膜３２５ｃからなる第３の支柱３２９を形成する。このとき、第２の配線３２６と第１の配線３１２とは第２の配線３２６の底部に一体化形成された第２の接続プラグ３２７により電気的に接続されている。また、第２の支柱３２８の底面は素子形成領域Ｒｌｏｇｉｃ側で第１の支柱３１４の上面を覆っており、第３の支柱３２９の底面はスクライブライン領域側で第１の支柱３１４の上面を覆っている。
【００８２】
以上の図６（ａ）〜図７（ｆ）の工程により、図５に示すようなシールリング構造を有する半導体装置が形成される。
【産業上の利用可能性】
【００８３】
本発明の半導体装置は、シールリング構造を有する半導体装置及びその製造方法に利用することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図４】本発明の第１の実施形態の変形例に係る半導体装置を示す断面図
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図
【図６】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図７】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図８】従来のシールリング構造を有する半導体装置を示す断面図
【図９】従来のシールリング構造を有する半導体装置の製造工程を示す断面図
【図１０】従来のシールリング構造を有する半導体装置の製造工程を示す断面図
【符号の説明】
【００８５】
２０１  第１のライナー絶縁膜
２０２  第１の層間絶縁膜
２０３  第１のキャップ絶縁膜
２０４  レジストマスク
２０５ａ  第１のスルーホール
２０５ｂ  第２のスルーホール
２０６  レジスト
２０７  ＡＲＣ膜
２０８  レジストマスク
２０９  第１の配線溝
２１０ａ  第１のバリアメタル膜
２１０ｂ  第２のバリアメタル膜
２１１ａ  第１のＣｕ膜
２１１ｂ  第２のＣｕ膜
２１２  第１の配線
２１３  第１の接続プラグ
２１４  第１の支柱
２１５  第２のライナー絶縁膜
２１６  第２の層間絶縁膜
２１７  第２のキャップ絶縁膜
２１８  レジストマスク
２１９ａ  第３のスルーホール
２１９ｂ  第４のスルーホール
２２０  レジスト
２２１  ＡＲＣ膜
２２２  レジストマスク
２２３  第２の配線溝
２２４ａ  第３のバリアメタル膜
２２４ｂ  第４のバリアメタル膜
２２５ａ  第３のＣｕ膜
２２５ｂ  第４のＣｕ膜
２２６  第２の配線
２２７  第２の接続プラグ
２２８  第２の支柱
３０１  第１のライナー絶縁膜
３０２  第１の層間絶縁膜
３０３  第１のキャップ絶縁膜
３０４  レジストマスク
３０５ａ  第１のスルーホール
３０５ｂ  第２のスルーホール
３０６  レジスト
３０７  ＡＲＣ膜
３０８  レジストマスク
３０９  第１の配線溝
３１０ａ  第１のバリアメタル膜
３１０ｂ  第２のバリアメタル膜
３１１ａ  第１のＣｕ膜
３１１ｂ  第２のＣｕ膜
３１２  第１の配線
３１３  第１の接続プラグ
３１４  第１の支柱
３１５  第２のライナー絶縁膜
３１６  第２の層間絶縁膜
３１７  第２のキャップ絶縁膜
３１８  レジストマスク
３１９ａ  第３のスルーホール
３１９ｂ  第４のスルーホール
３１９ｃ  第５のスルーホール
３２０  レジスト
３２１  ＡＲＣ膜
３２２  レジストマスク
３２３  第２の配線溝
３２４ａ  第３のバリアメタル膜
３２４ｂ  第４のバリアメタル膜
３２４ｃ  第５のバリアメタル膜
３２５ａ  第３のＣｕ膜
３２５ｂ  第４のＣｕ膜
３２５ｃ  第５のＣｕ膜
３２６  第２の配線
３２７  第２の接続プラグ
３２８  第２の支柱
３２９  第３の支柱
【図１】
2006135224.tif 000003
【図２】
2006135224.tif 000004
【図３】
2006135224.tif 000005
【図４】
2006135224.tif 000006
【図５】
2006135224.tif 000007
【図６】
2006135224.tif 000008
【図７】
2006135224.tif 000009
【図８】
2006135224.tif 000010
【図９】
2006135224.tif 000011
【図１０】
2006135224.tif 000012