(57)【要約】【課題】細かな時間分解能で発振信号の位相制御を行うことが可能で、且つ回路規模が小さく低消費電力な発振装置を提供する。【解決手段】発振装置１０は、行方向および列方向に７個ずつマトリクス状に配列されたインバータから構成され、列方向に配列されたインバータＲ１１〜Ｒ７７はリング状に連結されて７個の７段リングオシレータＯＣ１〜ＯＣ７が構成され、各リングオシレータＯＣ１〜ＯＣ７の各段のインバータ間のノードは行方向に配列されたインバータによって接続され、行方向に配列されたインバータＦ１１〜Ｆ７７はリング状に連結されることにより、各リングオシレータＯＣ１〜ＯＣ７は多重化されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力信号を反転して出力する反転回路が行方向および列方向に同一個数ずつマトリクス状に配列され、
列方向に配列された反転回路はそれぞれリング状に連結されて各列毎に多段リングオシレータを構成し、
各リングオシレータの各段の反転回路間のノードが行方向に配列された反転回路によって接続されると共に、行方向に配列された反転回路が１つのリング状に連結されることにより、各リングオシレータが多重化されたことを特徴とする発振装置。
【請求項２】
請求項１に記載の発振装置において、
前記反転回路は行方向および列方向に３個以上の奇数個ずつマトリクス状に配列され、
列方向に配列された前記反転回路はそれぞれリング状に連結されて３段以上の奇数段リングオシレータを構成することを特徴とする発振装置。
【請求項３】
請求項１に記載の発振装置において、
前記反転回路は行方向および列方向に８個以上の偶数個ずつマトリクス状に配列され、
列方向に配列された前記反転回路はそれぞれリング状に連結されて８段以上の偶数段リングオシレータを構成し、
それら偶数段リングオシレータは、
同一周回上に２種類のパルスエッジを周回させ、
前記反転回路の１つを、制御信号により入力信号の反転動作を開始する起動用反転回路とし、
その起動用反転回路の次段の反転回路の反転動作により発生したパルスエッジが起動用反転回路に入力されるまでの間に、起動用反転回路に制御信号を入力する制御信号入力手段を設けたことを特徴とする発振装置。
【請求項４】
請求項３に記載の発振装置において、
前記制御信号入力手段は、
前記反転回路の全個数の半分以上の偶数個分だけ前記起動用反転回路の前に接続された所定の反転回路の出力信号を、前記制御信号として前記起動用反転回路に入力し、
前記起動用反転回路は、
前記制御信号と前記起動用反転回路の前段の反転回路からの入力信号との２つの信号レベルが同じときには、当該信号レベルを反転して出力し、
前記２つの信号レベルが異なるときには、前記起動用反転回路の次段の反転回路が反転動作を行っていないときに前記所定の反転回路から入力される前記制御信号の信号レベルと同じ信号レベルの方を優先的に反転して出力する
ことを特徴とする発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振装置に係り、詳しくは、リングオシレータを用いた発振装置に関するものである。
【背景技術】
【０００２】
従来より、リングオシレータを用いた発振装置は、モノリシックＩＣのチップ上にて小さな占有面積で回路を構成可能であることから、デジタル回路の動作タイミングを作り出すクロック信号の生成などに広く使用されている。
一般的なリングオシレータは、ＣＭＯＳインバータから成る奇数個のインバータがリング状に連結されて構成され、そのインバータのリングを信号が１周して元に戻る毎に論理レベル値が反転し、その信号が決して同じ論理レベル値で安定状態にならずにロウレベルとハイレベルを交互に繰り返すことを利用して発振動作を行っている。
【０００３】
奇数個のインバータがリング状に連結されたリングオシレータにおいて、その発振周期は、個々のインバータのゲート遅延時間と、インバータの個数（回路の段数、ゲート数）との積に比例し、生成可能な発振信号の位相制御の最小単位はゲート遅延時間となる。
ところで、近年、デジタル回路の動作を高速化するためにクロック信号の周期を小さくすることが求められている。そのため、リングオシレータを用いた発振装置には、個々のインバータのゲート遅延時間よりも細かい時間分解能（時間精度）で発振信号の位相制御を行い、その発振信号をクロック信号として生成することが求められている。
【０００４】
そこで、２入力のインバータから成るバッファ回路をＭ×Ｎ個分だけマトリクス状に配列し、リング状に連結されたＭ個のバッファ回路から１個のリングオシレータを構成し、そのリングオシレータをＮ個並べて相互結合することにより、各リングオシレータを多重化する技術が提案されている（特許文献１参照）。
【０００５】
特許文献１の技術では、各リングオシレータを発振信号が周回する回数（周回数）を上位ビット、個々のバッファ回路のゲート遅延時間を中位ビット、各リングオシレータの対応するバッファ回路における出力信号の位相差を下位ビットとして、ゲート遅延時間よりも細かい時間分解能で発振信号を生成可能であり、その生成した発振信号をクロック信号として利用できる。
【０００６】
しかし、特許文献１の技術では、２入力のインバータから成る１つのバッファ回路が数十個のＣＭＯＳインバータから構成されるため、全体の回路規模が非常に大きくなり、モノリシックＩＣのチップ上にて小さな占有面積で回路を構成できないことに加え、消費電力が大きいという欠点がある。
【０００７】
そこで、環状をなすリング配線と、上記リング配線に接続されたノードを有し、発振位相が上記リング配線により伝播される電荷に依存する複数の発振回路と、特定の一方向により大きい影響が伝わるような特性を有し、それぞれが各発振回路のノード間を特定の一方向により多く電流が流れるように相互結合する上記リング配線に設けられた複数の配線回路とを有し、上記発振回路がリングオシレータにより構成される発振装置が提案されている（特許文献２の請求項１参照）。
【０００８】
また、環状をなす第１リング配線と、上記リング配線に接続されたノードを有し、発振位相が上記リング配線により伝播される電荷に依存する複数の発振回路と、特定の一方向により大きい影響が伝わるような特性を有し、それぞれが各発振回路のノード間を特定の一方向により多く電流が流れるように相互結合する上記第１リング配線に設けられた複数の配線回路とを有する複数の発振ステージと、環状をなす第２リング配線と、特定の一方向により大きい影響が伝わるような特性を有し、それぞれが上記各発振ステージの第１リング配線間を特定の一方向により多く電流が流れるように相互結合する上記第２リング配線に設けられた複数の配線回路とを有する発振装置が提案されている（特許文献２の請求項１１参照）。
【０００９】
そして、特許文献２の発振装置を使用し、外部からの周期信号に対して周波数を追従させて希望する任意の定常位相差で同期させる位相同期（ＰＬＬ：Phase Locked Loop）回路が提案されている（特許文献２の請求項１３参照）。
【００１０】
また、特許文献２の発振装置を使用し、任意の時間分解能で入力信号の全てのゼロ交差の位置等を検出する時間量子化器が提案されている（特許文献２の請求項１４参照）。
【００１１】
ところで、本出願人は、入力信号を反転して出力する反転回路を偶数個リング状に連結してなり、同一周回上に二種類のパルスエッジを周回させるリングオシレータであって、前記反転回路の一つを、外部からの第１の制御信号により入力信号の反転動作を開始する第１の起動用反転回路として構成し、更に、該第１の起動用反転回路及び該第１の起動用反転回路の次段に接続される反転回路以外の前記反転回路の一つを、第２の制御信号により入力信号の反転動作を開始する第２の起動用反転回路として構成すると共に、外部から前記第１の起動用反転回路に前記第１の制御信号が入力され、該第１の起動用反転回路が反転動作を開始してから、該第１の起動用反転回路の反転動作開始により最初に発生し前記反転回路により順次反転されて伝達するパルスのエッジが前記第２の起動用反転回路に入力されるまでの間に、前記第２の起動用反転回路に前記第２の制御信号を入力する制御信号入力手段を設けたリングオシレータを提案している（特許文献３の請求項１参照）。
【００１２】
特許文献３の技術によれば、偶数段の反転回路がリング状に連結されて構成されているにも関わらず、回路全体が安定状態になることなく、パルスエッジを周回可能であるため、例えば、特定の反転回路の出力信号を取り出せば、反転回路の動作遅延時間（ゲート遅延時間）の偶数倍の周期を持ったクロック信号を得ることができる。
【００１３】
また、本出願人は、特許文献３のリングオシレータを使用し、前記第１の制御信号に対して任意のタイミングで外部から入力される第２の入力信号と、前記第１の制御信号との位相差を２進デジタル信号に符号化するパルス位相差符号化回路を提案している（特許文献３の請求項４参照）。
【００１４】
また、本出願人は、特許文献３のリングオシレータをパルス周回回路として使用し、外部から入力したデジタルデータによって発振周期を制御可能なデジタル制御発振装置（ＤＣＯ：Digitally Controlled Oscillator）を提案している（特許文献４参照）。
【特許文献１】米国特許第５７１７３６２号明細書
【特許文献２】特開２００１ー３６３８７号公報（第２〜７頁  図１〜図１１）
【特許文献３】特開平６−２１６７２１号公報（第２〜１２頁  図１〜図６）
【特許文献４】特開平７−１０６９２３号公報（第２〜１１頁  図１〜図５）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
近年、デジタル回路における動作の高速化に伴い、クロック信号の周期を小さくすることがますます重要になっている。そのため、特許文献２の発振装置よりも更に細かい時間分解能（時間精度）で発振信号の位相制御を行い、その発振信号をクロック信号として生成可能な発振装置が要求されている。
また、発振装置の回路規模を小さくし、モノリシックＩＣのチップ上にて小さな占有面積で回路を構成可能にすることに加え、発振装置の消費電力を低減することが要求されている。
【００１６】
本発明は上記要求を満足させるためになされたものであって、その目的は、細かな時間分解能で発振信号の位相制御を行うことが可能で、且つ回路規模が小さく低消費電力な発振装置を提供することにある。
【課題を解決するための手段】
【００１７】
請求項１に記載の発明は、入力信号を反転して出力する反転回路が行方向および列方向に同一個数ずつマトリクス状に配列され、列方向に配列された反転回路はそれぞれリング状に連結されて各列毎に多段リングオシレータを構成し、各リングオシレータの各段の反転回路間のノードが行方向に配列された反転回路によって接続されると共に、行方向に配列された反転回路が１つのリング状に連結されることにより、各リングオシレータが多重化されたことを技術的特徴とする。
【００１８】
請求項２に記載の発明は、請求項１に記載の発振装置において、前記反転回路は行方向および列方向に３個以上の奇数個ずつマトリクス状に配列され、列方向に配列された前記反転回路はそれぞれリング状に連結されて３段以上の奇数段リングオシレータを構成することを技術的特徴とする。
【００１９】
請求項３に記載の発明は、請求項１に記載の発振装置において、前記反転回路は行方向および列方向に８個以上の偶数個ずつマトリクス状に配列され、列方向に配列された前記反転回路はそれぞれリング状に連結されて８段以上の偶数段リングオシレータを構成し、それら偶数段リングオシレータは、同一周回上に２種類のパルスエッジを周回させ、前記反転回路の１つを、制御信号により入力信号の反転動作を開始する起動用反転回路とし、その起動用反転回路の次段の反転回路の反転動作により発生したパルスエッジが起動用反転回路に入力されるまでの間に、起動用反転回路に制御信号を入力する制御信号入力手段を設けたことを技術的特徴とする。
【００２０】
請求項４に記載の発明は、請求項３に記載の発振装置において、前記制御信号入力手段は、前記反転回路の全個数の半分以上の偶数個分だけ前記起動用反転回路の前に接続された所定の反転回路の出力信号を、前記制御信号として前記起動用反転回路に入力し、前記起動用反転回路は、前記制御信号と前記起動用反転回路の前段の反転回路からの入力信号との２つの信号レベルが同じときには、当該信号レベルを反転して出力し、前記２つの信号レベルが異なるときには、前記起動用反転回路の次段の反転回路が反転動作を行っていないときに前記所定の反転回路から入力される前記制御信号の信号レベルと同じ信号レベルの方を優先的に反転して出力することを技術的特徴とする。
【発明の効果】
【００２１】
（請求項１）
請求項１の発明では、各リングオシレータが発振動作を行う。
そこで、各リングオシレータを構成する列方向に配列された反転回路のゲート遅延時間（動作遅延時間）を、行方向に配列された各反転回路のゲート遅延時間に対して、反転回路が行方向または列方向に配列された個数倍の時間に設定しておけば、リングオシレータの各段の反転回路の入出力端子間に発振信号が伝搬されるのと、行方向に配列された前記個数分の反転回路間に発振信号が伝搬されるのとは同じタイミングとなる。
【００２２】
つまり、各リングオシレータの同一段のノードの論理レベル値には、行方向に配列された各反転回路のゲート遅延時間分の位相差が生じている。言い換えると、隣合う任意の２個のリングオシレータの同一段における発振信号の位相差は、行方向に配列された各反転回路のゲート遅延時間になる。
【００２３】
従って、請求項１の発明では、各リングオシレータを発振信号が周回する回数（周回数）を上位ビット、各リングオシレータを構成する個々の反転回路のゲート遅延時間を中位ビット、行方向に配列された各反転回路のゲート遅延時間（すなわち、隣合う２個のリングオシレータの同一段における発振信号の位相差）を下位ビットとして、細かい時間分解能（時間精度）で発振信号の位相制御を行い、その発振信号をクロック信号として生成できる。
【００２４】
そして、各リングオシレータを行方向に配列された各反転回路で相互結合して多重化された請求項１の発明によれば、複数のリングオシレータを１つ又は２つのリング配線だけで接続した特許文献２の発振装置に比べて、更に細かい時間分解能で発振信号の位相制御を行うことができる。
【００２５】
また、請求項１の発明を構成する反転回路は、単純な構成で低消費電力なＣＭＯＳインバータによって具体化すればよい。そのため、請求項１の発明によれば、数十個のＣＭＯＳから構成された２入力のインバータから成るバッファ回路をマトリクス状に配列した特許文献１の技術に比べて、全体の回路規模が小さくなり、モノリシックＩＣのチップ上にて小さな占有面積で回路を構成できる上に、消費電力も小さくなる。
【００２６】
（請求項２：第１実施形態に該当）
請求項２の発明によれば、列方向に配列された前記反転回路はそれぞれリング状に連結されて３段以上の奇数段リングオシレータが構成されているため、反転回路のリングを信号が１周して元に戻る毎に論理レベル値が反転し、その信号が決して同じ論理レベル値で安定状態にならずにロウレベルとハイレベルを交互に繰り返すことにより、発振動作が行われる。
【００２７】
（請求項３：第２実施形態に該当）
通常、偶数個の反転回路をリング状に連結すると、各反転回路の入出力信号が異なる論理レベル値になり、回路全体が安定状態になって発振動作を行わない。
【００２８】
それに対して、請求項３の発明の偶数段リングオシレータでは、同一周回上に発生タイミングの異なる２種類のパルスエッジを周回させるため、起動用反転回路は、自身が発生させたパルスエッジ（リセットエッジ）が戻ってくる前に、自身が発生させたのでないパルスエッジ（メインエッジ）によって出力信号が反転することから、回路全体が安定状態にならずに２種類のパルスエッジを周回させることが可能になり、発振動作が行われる。
【００２９】
（請求項４：第２実施形態に該当）
請求項４の発明では、前記制御信号入力手段が、前記反転回路の全個数の半分以上の偶数個分だけ前記起動用反転回路の前に接続された所定の反転回路の出力信号を、前記制御信号として前記起動用反転回路に入力するように構成している。
【００３０】
そして、前記起動用反転回路は、前記制御信号と前記起動用反転回路の前段の反転回路からの入力信号との２つの信号レベルが同じときには、当該信号レベルを反転して出力し、前記２つの信号レベルが異なるときには、前記起動用反転回路の次段の反転回路が反転動作を行っていないときに前記所定の反転回路から入力される前記制御信号の信号レベルと同じ信号レベルの方を優先的に反転して出力するように構成している。
従って、請求項４の発明によれば、請求項３の発明の偶数段リングオシレータを安定して動作させることができる。
【００３１】
（用語の説明）
尚、上述した［課題を解決するための手段］に記載した構成要素と、後述する［発明を実施するための最良の形態］に記載した構成部材との対応関係は以下のようになっている。
【００３２】
「反転回路」は、第１実施形態ではインバータＲ１１〜Ｒ７７，Ｆ１１〜Ｆ７７に該当し、第２実施形態ではインバータＲ１１〜Ｒ７８，Ｆ１１〜Ｆ８８またはＮＡＮＤゲートＤ１〜Ｄ８に該当する。
「起動用反転回路」は、第２実施形態のＮＡＮＤゲートＤ１〜Ｄ８に該当する。
「起動用反転回路の次段の反転回路」は、第２実施形態の１段目のインバータＲ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１，Ｒ８１に該当する。
【００３３】
「制御信号」は、第２実施形態の４段目のインバータＲ１４，Ｒ２４，Ｒ３４，Ｒ４４，Ｒ５４，Ｒ６４，Ｒ７４，Ｒ８４の出力信号に該当する。
「制御信号入力手段」は、リングオシレータＯＣ１１〜ＯＣ１８における１段目から４段目までの連結されたインバータに該当し、例えば、リングオシレータＯＣ１１では各インバータＲ１１〜Ｒ１４に該当する。
【００３４】
請求項４の「所定の反転回路」は、第２実施形態の４段目のインバータＲ１４，Ｒ２４，Ｒ３４，Ｒ４４，Ｒ５４，Ｒ６４，Ｒ７４，Ｒ８４に該当する。
「起動用反転回路の前段の反転回路」は、第２実施形態の７段目のインバータＲ１７，Ｒ２７，Ｒ３７，Ｒ４７，Ｒ５７，Ｒ６７，Ｒ７７，Ｒ８７に該当する。
【発明を実施するための最良の形態】
【００３５】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一構成部材については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
【００３６】
（第１実施形態）
図１は、第１実施形態の発振装置１０の概略構成を示す回路図である。
発振装置１０は、インバータ（インバータゲート）Ｒ１１〜Ｒ１７，Ｒ２１〜Ｒ２７，Ｒ３１〜Ｒ３７，Ｒ４１〜Ｒ４７，Ｒ５１〜Ｒ５７，Ｒ６１〜Ｒ６７，Ｒ７１〜Ｒ７７，Ｆ１１〜Ｆ１７，Ｆ２１〜Ｆ２７，Ｆ３１〜Ｆ３７，Ｆ４１〜Ｆ４７，Ｆ５１〜Ｆ５７，Ｆ６１〜Ｆ６７，Ｆ７１〜Ｆ７７から構成されている。
【００３７】
各インバータは行方向および列方向に７個ずつマトリクス状に配列され、行方向に配列された各インバータＦ１１〜Ｆ７７は同一構造のＣＭＯＳインバータから成り、列方向に配列された各インバータＲ１１〜Ｒ７７は同一構造のＣＭＯＳインバータから成る。
【００３８】
列方向に配列された各インバータＲ１１〜Ｒ７７は、７個ずつリング状に連結（直列接続）されて７段リングオシレータＯＣ１〜ＯＣ７を構成している。
例えば、７個のインバータＲ１１〜Ｒ１７はリング状に連結されて７段リングオシレータＯＣ１を構成している。
【００３９】
各リングオシレータＯＣ１〜ＯＣ７の各段のインバータ間のノードは、各インバータＦ１２〜Ｆ１７，Ｆ２２〜Ｆ２７，Ｆ３２〜Ｆ３７，Ｆ４２〜Ｆ４７，Ｆ５２〜Ｆ５７，Ｆ６２〜Ｆ６７，Ｆ７２〜Ｆ７７によって接続されている。
【００４０】
例えば、各リングオシレータＯＣ１〜ＯＣ７の１段目のインバータＲ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１の入力端子間は、各インバータＦ１２〜Ｆ１７によって接続されている。
また、各リングオシレータＯＣ１〜ＯＣ７の７段目のインバータＲ１７，Ｒ２７，Ｒ３７，Ｒ４７，Ｒ５７，Ｒ６７，Ｒ７７の入力端子間は、各インバータＦ７２〜Ｆ７７によって接続されている。
【００４１】
そして、リングオシレータＯＣ１の各段のインバータＲ１１〜Ｒ１７の入力端子と、リングオシレータＯＣ７における前記各段の次段のインバータＲ７２〜Ｒ７７，Ｒ７１の入力端子とは、各インバータＦ１１，Ｆ２１，Ｆ３１，Ｆ４１，Ｆ５１，Ｆ６１，Ｆ７１によって接続されている。
【００４２】
例えば、リングオシレータＯＣ１の１段目のインバータＲ１１の入力端子と、リングオシレータＯＣ７における２段目（１段目の次段）のインバータＲ７２の入力端子とは、インバータＦ１１によって接続されている。
また、リングオシレータＯＣ１の７段目のインバータＲ１７の入力端子と、リングオシレータＯＣ７における１段目（７段目の次段）のインバータＲ７１の入力端子とは、インバータＦ７１によって接続されている。
【００４３】
そして、インバータＦ７１の出力端子は、リングオシレータＯＣ７の各インバータＲ７７，Ｒ７１間のノードを介して、インバータＦ１７の入力端子に接続されている。その結果、各インバータＦ１１〜Ｆ７７は１つのリング状に連結（直列接続）されている。
【００４４】
すなわち、発振装置１０は、行方向および列方向に７個ずつマトリクス状に配列されたインバータを備え、列方向に配列されたインバータＲ１１〜Ｒ７７はそれぞれリング状に連結されて各列毎に７段リングオシレータＯＣ１〜ＯＣ７を構成し、各リングオシレータＯＣ１〜ＯＣ７の各段のインバータ間のノードは行方向に配列されたインバータによって接続され、行方向に配列されたインバータＦ１１〜Ｆ７７はリング状に連結されることにより、各リングオシレータＯＣ１〜ＯＣ７が多重化されている。
【００４５】
［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。
【００４６】
［１−１］
各リングオシレータＯＣ１〜ＯＣ７は、奇数個である７個のインバータがリング状に連結されて構成されているため、インバータのリングを信号が１周して元に戻る毎に論理レベル値が反転し、その信号が決して同じ論理レベル値で安定状態にならずにロウレベルとハイレベルを交互に繰り返すことにより、発振動作が行われる。
【００４７】
ここで、各リングオシレータＯＣ１〜ＯＣ７を構成する個々のインバータＲ１１〜Ｒ７７のゲート遅延時間（動作遅延時間）Ｔｒは、行方向に配列された各インバータＦ１１〜Ｆ７７のゲート遅延時間Ｔｆの７倍の時間に設定されている（Ｔａ＝７×Ｔｂ）。
【００４８】
そのため、各インバータＲ１１〜Ｒ７７の入出力端子間に発振信号が伝搬されるのと、行方向に配列された７個のインバータ間に発振信号が伝搬されるのとは同じタイミングとなる。
例えば、リングオシレータＯＣ７の１段目のインバータＲ７１の入出力端子間に発振信号が伝搬されるのと、行方向に配列された７個のインバータＦ１１〜Ｆ１７間に発振信号が伝搬されるのとは同じタイミングとなる。
【００４９】
図２は、発振装置１０の各ノードＮａ〜Ｎｃにおける論理レベル値の時間変化を示すタイミングチャートである。
尚、ノードＮａは、リングオシレータＯＣ７の各インバータＲ７１，Ｒ７２間のノードであり、インバータＲ７１の出力端子に接続されると共に、インバータＲ７２の入力端子に接続されている。
ノードＮｂは、リングオシレータＯＣ７の各インバータＲ７２，Ｒ７３間のノードであり、インバータＲ７２の出力端子に接続されると共に、インバータＲ７３の入力端子に接続されている。
ノードＮｃは、リングオシレータＯＣ６の各インバータＲ６１，Ｒ６２間のノードであり、インバータＲ６１の出力端子に接続されると共に、インバータＲ６２の入力端子に接続されている。
【００５０】
各リングオシレータＯＣ１〜ＯＣ７を構成する各インバータＲ１１〜Ｒ７７は、同一構造のＣＭＯＳインバータから成り、ゲート遅延時間Ｔｒが等しい。
そのため、各ノードＮａ，Ｎｂの論理レベル値は、ずれることなく完全に反転した状態になっている。
【００５１】
そして、ノードＮｃは、各インバータＲ６１，Ｆ１７を介してインバータＲ７１の入力端子に接続されている。
そのため、ノードＮｃの論理レベル値は、インバータＦ１７のゲート遅延時間Ｔｆ分だけノードＮａの論理レベル値の変化から遅れて変化する状態になっている。
【００５２】
つまり、各リングオシレータＯＣ７，ＯＣ６の同一段のノードＮａ，Ｎｃの論理レベル値には、ゲート遅延時間Ｔｆ分の位相差が生じている。
言い換えると、隣合う任意の２個のリングオシレータの同一段における発振信号の位相差はゲート遅延時間Ｔｆになる。
【００５３】
従って、発振装置１０では、各リングオシレータＯＣ１〜ＯＣ７を発振信号が周回する回数（周回数）を上位ビット、各リングオシレータＯＣ１〜ＯＣ７を構成する個々のインバータＲ１１〜Ｒ７１のゲート遅延時間Ｔｒを中位ビット、行方向に配列された各インバータＦ１１〜Ｆ７７のゲート遅延時間Ｔｒ（すなわち、隣合う２個のリングオシレータの同一段における発振信号の位相差）を下位ビットとして、細かい時間分解能（時間精度）で発振信号の位相制御を行い、その発振信号をクロック信号として生成できる。
【００５４】
そして、各リングオシレータＯＣ１〜ＯＣ７を行方向に配列された各インバータＦ１１〜Ｆ７７で相互結合して多重化された発振装置１０によれば、複数のリングオシレータを１つ又は２つのリング配線だけで接続した特許文献２の発振装置に比べて、更に細かい時間分解能で発振信号の位相制御を行うことができる。
【００５５】
［１−２］
発振装置１０を構成する各インバータＲ１１〜Ｒ７７，Ｆ１１〜Ｆ７７は、単純な構成で低消費電力なＣＭＯＳインバータから成る。
そのため、発振装置１０によれば、数十個のＣＭＯＳから構成された２入力のインバータから成るバッファ回路をマトリクス状に配列した特許文献１の技術に比べて、全体の回路規模が小さくなり、モノリシックＩＣのチップ上にて小さな占有面積で回路を構成できる上に、消費電力も小さくなる。
【００５６】
［１−３］
図３は、第１実施形態の変形例である発振装置２０の概略構成を示す回路図である。
発振装置２０は、発振装置１０からインバータＲ１１〜Ｒ１３，Ｒ２１〜Ｒ２３，Ｒ３１〜Ｒ３３，Ｆ１１〜Ｆ１３，Ｆ２１〜Ｆ２３，Ｆ３１〜Ｆ３３だけを残し、他のインバータの入力端子間を短絡して省いたものである。
【００５７】
すなわち、発振装置２０は、行方向および列方向に３個ずつマトリクス状に配列されたインバータを備え、列方向に配列されたインバータＲ１１〜Ｒ３３はそれぞれリング状に連結されて各列毎に３段リングオシレータＯＣ１〜ＯＣ３を構成し、各リングオシレータＯＣ１〜ＯＣ３の各段のインバータ間のノードは行方向に配列されたインバータによって接続され、行方向に配列されたインバータＦ１１〜Ｆ３３はリング状に連結されることにより、各リングオシレータＯＣ１〜ＯＣ３が多重化されている。
【００５８】
つまり、第１実施形態は、行方向および列方向に３個以上の奇数個ずつマトリクス状に配列されたインバータを備え、列方向に配列されたインバータをリング状に連結して３段以上の奇数段リングオシレータを３個以上構成し、各リングオシレータを多重化するように変更してもよいわけであり、発振装置２０は第１実施形態を最小回路規模で具体化した例である。
【００５９】
［１−４］
第１実施形態を特許文献２の図９に記載されている位相同期回路に適用してもよい。
つまり、第１実施形態の発振装置１０，２０を使用し、外部からの周期信号に対して周波数を追従させて希望する任意の定常位相差で同期させる位相同期回路を構成してもよい。
この場合には、特許文献２の図９に示す発振装置１０Ｃを第１実施形態の発振装置１０，２０に置き換え、同図９に示すループフィルタ２３の出力電圧を発振装置１０，２０の各リングオシレータに供給し、例えばリングオシレータＯＣ１の適宜なインバータの出力信号を、同図９に示す位相周波数比較回路２１に帰還させればよい。
【００６０】
［１−５］
第１実施形態を特許文献２の図１０に記載されている時間量子化器に適用してもよい。
つまり、第１実施形態の発振装置１０，２０を使用し、任意の時間分解能で入力信号の全てのゼロ交差の位置等を検出する時間量子化器を構成してもよい。
この場合には、特許文献２の図１０に示す発振装置１０Ｄを第１実施形態の発振装置１０，２０に置き換え、第１実施形態の各リングオシレータの適宜なインバータの出力信号を、同図１０に示すフリップフロップのクロック信号として用いればよい。
【００６１】
（第２実施形態）
図４は、第２実施形態の発振装置３０の概略構成を示す回路図である。
発振装置３０は、インバータＲ１１〜Ｒ１７，Ｒ２１〜Ｒ２７，Ｒ３１〜Ｒ３７，Ｒ４１〜Ｒ４７，Ｒ５１〜Ｒ５７，Ｒ６１〜Ｒ６７，Ｒ７１〜Ｒ７７，Ｒ８１〜Ｒ８７、Ｆ１１〜Ｆ１８，Ｆ２１〜Ｆ２８，Ｆ３１〜Ｆ３８，Ｆ４１〜Ｆ４８，Ｆ５１〜Ｆ５８，Ｆ６１〜Ｆ６８，Ｆ７１〜Ｆ７８，Ｆ８１〜Ｆ８８、２入力ＮＡＮＤゲート（ナンドゲート）Ｄ１〜Ｄ７から構成されている。
【００６２】
各インバータは、行方向に８個ずつ、列方向に７個ずつマトリクス状に配列され、行方向に配列された各インバータＦ１１〜Ｆ８８は同一構造のＣＭＯＳインバータから成り、列方向に配列された各インバータＲ１１〜Ｒ８７は同一構造のＣＭＯＳインバータから成る。
【００６３】
列方向に配列された各インバータＲ１１〜Ｒ８７および各ＮＡＮＤゲートＤ１〜Ｄ８から成る反転回路は、７個ずつのインバータと１個ずつのＮＡＮＤゲートがリング状に連結（直列接続）され、８個の反転回路がリング状に連結された８段リングオシレータＯＣ１１〜ＯＣ１８を構成している。
【００６４】
例えば、リングオシレータＯＣ１１において、７個のインバータＲ１１〜Ｒ１７は連結され、インバータＲ１７の出力端子はＮＡＮＤゲートＤ１の第１入力端子に接続され、インバータＲ１４の出力端子はＮＡＮＤゲートＤ１の第２入力端子（以下の説明では「制御用端子」と呼ぶ）に接続され、ＮＡＮＤゲートＤ１の出力端子はインバータＲ１１の入力端子に接続されている。
【００６５】
各リングオシレータＯＣ１１〜ＯＣ１８の各段の反転回路（インバータＲ１１〜Ｒ８７、ＮＡＮＤゲートＤ１〜Ｄ８）間のノードは、各インバータＦ１２〜Ｆ１８，Ｆ２２〜Ｆ２８，Ｆ３２〜Ｆ３８，Ｆ４２〜Ｆ４８，Ｆ５２〜Ｆ５８，Ｆ６２〜Ｆ６８，Ｆ７２〜Ｆ７８，Ｆ８１〜Ｆ８８によって接続されている。
【００６６】
例えば、各リングオシレータＯＣ１１〜ＯＣ１８の１段目のインバータＲ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１，Ｒ８１の入力端子間は、各インバータＦ１２〜Ｆ１８によって接続されている。
また、各リングオシレータＯＣ１１〜ＯＣ１８の７段目のインバータＲ１７，Ｒ２７，Ｒ３７，Ｒ４７，Ｒ５７，Ｒ６７，Ｒ７７，Ｒ８７の入力端子間は、各インバータＦ７２〜Ｆ７８によって接続されている。
また、各リングオシレータＯＣ１１〜ＯＣ１８の８段目の反転回路であるＮＡＮＤゲートＤ１〜Ｄ８の第１入力端子間は、各インバータＦ８２〜Ｆ８８によって接続されている。
【００６７】
そして、リングオシレータＯＣ１１の各段の反転回路（インバータＲ１１〜Ｒ１７、ＮＡＮＤゲートＤ１）の入力端子または第１入力端子と、リングオシレータＯＣ１８における前記各段の次段の反転回路（インバータＲ８２〜Ｒ８７、ＤゲートＤ１８、インバータＲ８１）の入力端子または第１入力端子とは、各インバータＦ１１，Ｆ２１，Ｆ３１，Ｆ４１，Ｆ５１，Ｆ６１，Ｆ７１，Ｆ８１によって接続されている。
【００６８】
例えば、リングオシレータＯＣ１１の１段目のインバータＲ１１の入力端子と、リングオシレータＯＣ１８における２段目（１段目の次段）のインバータＲ８２の入力端子とは、インバータＦ１１によって接続されている。
また、リングオシレータＯＣ１１の７段目のインバータＲ１７の入力端子と、リングオシレータＯＣ１８における８段目（７段目の次段）の反転回路であるＮＡＮＤゲートＤ１８の第１入力端子とは、インバータＦ７１によって接続されている。
また、リングオシレータＯＣ１１の８段目の反転回路であるＮＡＮＤゲートＤ１８の第１入力端子と、リングオシレータＯＣ１８における１段目（８段目の次段）のインバータＤ８１の入力端子とは、インバータＦ８１によって接続されている。
【００６９】
そして、インバータＦ８１の出力端子は、リングオシレータＯＣ１８のＮＡＮＤゲートＤ１８とインバータＲ８１間のノードを介して、インバータＦ１８の入力端子に接続されている。その結果、各インバータＦ１１〜Ｆ８８は１つのリング状に連結（直列接続）されている。
【００７０】
すなわち、発振装置３０は、行方向および列方向に８個ずつマトリクス状に配列された反転回路（インバータＲ１１〜Ｒ８７、ＮＡＮＤゲートＤ１〜Ｄ８）を備え、列方向に配列されたインバータＲ１１〜Ｒ８７およびＮＡＮＤゲートＤ１〜Ｄ８はそれぞれリング状に連結されて各列毎に８段リングオシレータＯＣ１１〜ＯＣ１８を構成し、各リングオシレータＯＣ１１〜ＯＣ１８の各段の反転回路間のノードは行方向に配列されたインバータによって接続され、行方向に配列されたインバータＦ１１〜Ｆ８８はリング状に連結されることにより、各リングオシレータＯＣ１１〜ＯＣ１８が多重化されている。
【００７１】
［第２実施形態の作用・効果］
第２実施形態によれば、以下の作用・効果を得ることができる。
【００７２】
［２−１］
図５は、発振装置３０から取り出したリングオシレータＯＣ１１を示す回路図である。
以下、リングオシレータＯＣ１１の発振動作について図５を参照しながら説明する。
【００７３】
［ａ］インバータＲ１１の出力信号Ｐ１がハイレベルからロウレベルに反転すると、次段以降の各インバータＲ１２〜Ｒ１７の出力信号は順次反転し、奇数段目のインバータＲ１３，Ｒ１５，Ｒ１７の出力信号はハイレベルからロウレベルに変化し、偶数段目のインバータＲ１２，Ｒ１４，Ｒ１６の出力信号はロウレベルからハイレベルに変化する。
【００７４】
尚、以下の説明では、リングオシレータＯＣ１１において、奇数段目のインバータＲ１１，Ｒ１３，Ｒ１５，Ｒ１７の立ち下がり出力として順次周回すると共に、偶数段目のインバータＲ１２，Ｒ１４，Ｒ１６およびＮＡＮＤゲートＤ１の立ち上がり出力として順次周回する発振信号（パルス信号）のエッジを「メインエッジ」と呼ぶことにする。
ここで、立ち下がり出力とはハイレベルからロウレベルに変化する出力信号であり、立ち上がり出力とはロウレベルからハイレベルに変化する出力信号である。
【００７５】
［ｂ］メインエッジがインバータＲ１４に到達して、インバータＲ１４の出力信号Ｐ４がロウレベルからハイレベルに反転した時点では、インバータＲ１７の出力レベルは未だハイレベルであるため、ＮＡＮＤゲート３２の２つの入力信号は共にハイレベルとなって、ＮＡＮＤゲートＤ１は反転動作を行い、ＮＡＮＤゲートＤ１の出力信号はハイレベルからロウレベルに反転する。
【００７６】
このように、メインエッジは制御用端子からＮＡＮＤゲートＤ１に入力されてＮＡＮＤゲートＤ１で反転された後に、奇数段目のインバータＲ１１，Ｒ１３，Ｒ１５，Ｒ１７の立ち上がり出力として順次周回すると共に、偶数段目のインバータＲ１４，Ｒ１４，Ｒ１６およびＮＡＮＤゲートＤ１の立ち下がり出力として順次周回するが、そのＮＡＮＤゲートＤ１で反転された後に周回する発振信号のエッジを、以下の説明では「リセットエッジ」と呼ぶことにする。
このリセットエッジはメインエッジと共に、リングオシレータＯＣ１１上を周回する。
【００７７】
［ｃ］その後、メインエッジは、インバータＲ１４の次段以降の各インバータＲ１５〜Ｒ１７により順次反転されて伝搬され、インバータＲ１７の出力信号がハイレベルからロウレベルに反転して、そのロウレベルの出力信号がＮＡＮＤゲートＤ１に入力される。
このとき、ＮＡＮＤゲートＤ１の制御用端子の入力信号（インバータＲ１４の出力信号）はハイレベルとなっているため、メインエッジはそのままＮＡＮＤゲートＤ１および各インバータＲ１１〜Ｒ１７によって順次反転されて、リングオシレータＤＣ１１上を伝搬されてゆく。
【００７８】
このように、メインエッジがインバータＲ１５〜Ｒ１７を経由してＮＡＮＤゲートＤ１に到達した時点で、インバータＲ１４の出力信号が未だハイレベルであるのは、インバータＲ１５からインバータＲ１７までのゲート個数が３個であるのに対して、ＮＡＮＤゲートＤ１からインバータＲ１４までのゲート個数が５個であるため、リセットエッジがＮＡＮＤゲートＤ１からインバータＲ１４まで伝搬されるよりも早く、メインエッジがＮＡＮＤゲートＤ１に入力されるからである。
【００７９】
［ｄ］一方、ＮＡＮＤゲートＤ１によって発生されたリセットエッジは、各インバータＲ１１〜Ｒ１３を経由して、再びインバータＲ１４に到達し、ＮＡＮＤゲートＤ１の制御用端子の入力信号をハイレベルからロウレベルに反転させる。  このとき、ＮＡＮＤゲートＤ１のインバータＲ１７からの入力信号は、既にメインエッジによってロウレベルとなっているため、ＮＡＮＤゲートＤ１の出力信号の論理レベル値は変化せず、リセットエッジはインバータＲ１４からインバータＲ１５〜Ｒ１７を経由してＮＡＮＤゲートＤ１へ伝搬される。
【００８０】
［ｅ］リセットエッジがインバータＲ１７に到達すると、ＮＡＮＤゲートＤ１のインバータＲ１７からの入力信号が、ロウレベルからハイレベルに反転する。これとほぼ同時に、メインエッジがインバータＲ１４に到達して、ＮＡＮＤゲートＤ１の制御用端子の入力信号もロウレベルからハイレベルに反転する。
【００８１】
つまり、メインエッジは、各インバータＲ１１〜Ｒ１７を経由してリングオシレータＯＣ１１を一周した後に、再びインバータＲ１１〜Ｒ１３を経由してインバータＲ１４に到達する。
それに対して、リセットエッジは、メインエッジがインバータＲ１１〜Ｒ１３を経由してインバータＲ１４に到達してから、ＮＡＮＤゲートＤ１の反転動作により生成され、その後に、各インバータＲ１１〜Ｒ１７を経由してリングオシレータＯＣ１１を一周する。
【００８２】
そのため、両エッジがＮＡＮＤゲートＤ１に到達するまでに経由するゲートの延べ総個数は、１２個と全く同一になる。
従って、リセットエッジがインバータＲ１７に到達するのとほぼ同時に、メインエッジがインバータＲ１４に到達することになる。
【００８３】
ここで、各インバータＲ１５〜Ｒ１７において、偶数段目のインバータＲ１６の反転応答時間（ゲート遅延時間）は、立ち上がり出力よりも立ち下がり出力の方が速く、逆に、奇数段目のインバータＲ１５，Ｒ１７の反転応答時間は、立ち下がり出力よりも立ち上がり出力の方が速くなるように設定されている。
そのため、リセットエッジの方が、メインエッジよりも若干速くＮＡＮＤゲートＤ１に到達する。
【００８４】
つまり、リセットエッジによってインバータＲ１７の出力信号がロウレベルからハイレベルに反転しても、ＮＡＮＤゲートＤ１の制御用端子の入力信号（インバータＲ１４の出力信号）は、未だロウレベルのままであるため、ＮＡＮＤゲートＤ１の出力信号の論理レベル値は反転せず、リセットエッジより若干遅れてメインエッジがインバータＲ１４に到達し、ＮＡＮＤゲートＤ１の制御用端子の入力信号がロウレベルからハイレベルに反転したときに、ＮＡＮＤゲートＤ１の出力信号がハイレベルからロウレベルに反転する、といった具合に、リセットエッジは、ここで一旦消滅し、メインエッジによって再生成される。
【００８５】
このように、ＮＡＮＤゲートＤ１の出力信号が、制御用端子から入力されるメインエッジによって反転するという点は、前記［ｂ］と全く同じ動作である。
つまり、リングオシレータＯＣ１１において、リセットエッジは、メインエッジによって再生成され、ＮＡＮＤゲートＤ１からインバータＲ１１へ伝搬され、メインエッジは、インバータＲ１４〜Ｒ１７を経由してＮＡＮＤゲートＤ１へ伝搬される、といった具合に、メインエッジとリセットエッジとがリングオシレータＯＣ１１上を周回する。
【００８６】
［Ｆ］その後は前記［ｃ］〜［ｅ］の動作が繰り返され、メインエッジがリングオシレータＯＣ１１を一周する毎にリセットエッジが再生成されて、両エッジが共にリングオシレータＯＣ１１上を周回する。
尚、他の各リングオシレータＯＣ１２〜ＯＣ１８の動作は、リングオシレータＯＣ１１と同じである。
【００８７】
［２−２］
通常、偶数個の反転回路（インバータ、ＮＡＮＤゲート）をリング状に連結すると、各反転回路の入出力信号が異なる論理レベル値になり、回路全体が安定状態になって発振動作を行わない。
それに対して、７個のインバータＲ１１〜Ｒ１７と１個のＮＡＮＤゲートＤ１がリング状に連結された８段リングオシレータＯＣ１１では、同一周回上に発生タイミングの異なる２種類のパルスエッジ（メインエッジ、リセットエッジ）を周回させている。
【００８８】
そのため、１段目のインバータＲ１１は、メインエッジが戻ってくる前に、リセットエッジによって出力信号の論理レベル値が反転される。
また、ＮＡＮＤゲートＤ１は、自身が生成したリセットエッジが戻ってくる前に、メインエッジによって出力信号の論理レベル値が反転される。
よって、リングオシレータＯＣ１１は、回路全体が安定状態にならず、永久に２種類のパルスエッジ（メインエッジ、リセットエッジ）が周回することになる。
【００８９】
しかも、リングオシレータＯＣ１１の各インバータＲ１５〜Ｒ１７において、偶数段目のインバータＲ１６の反転応答時間は、立ち上がり出力よりも立ち下がり出力の方が速く、逆に、奇数段目のインバータＲ１５，Ｒ１７の反転応答時間は、立ち下がり出力よりも立ち上がり出力の方が速くなるように設定されている。
【００９０】
そのため、メインエッジがインバータＲ１４からＮＡＮＤゲートＤ１に入力され、リセットエッジがインバータＲ１７からＮＡＮＤゲートＤ１に入力される場合に、常に、メインエッジよりもリセットエッジの方が速くＮＡＮＤゲートＤ１に入力されるようにして、一旦完全にリセットエッジを消滅させてから、メインエッジによってリセットエッジを再生成させるようにしている。
【００９１】
これは、前記（ｅ）において、リセットエッジよりもメインエッジの方が、若干速くＮＡＮＤゲートＤ１に到達すると、ＮＡＮＤゲートＤ１は、最後にハイレベルとなるリセットエッジの入力タイミングで、その出力信号の論理レベル値が反転することから、リングオシレータＯＣ１１上をメインエッジとリセットエッジとが何周か周回するうちに、メインエッジがリセットエッジに追いついてしまい、最終的に回路全体が安定状態となって発振が停止してしまうのを防止するためである。
【００９２】
このように、８段リングオシレータＯＣ１１によれば、７個のインバータＲ１１〜Ｒ１７と１個のＮＡＮＤゲートＤ１から成る合計８個の偶数個の反転回路がリング状に連結されて構成されているにも関わらず、回路全体が安定状態にならずに２種類のパルスエッジ（メインエッジ、リセットエッジ）を周回させることが可能になり、発振動作が行われる。
【００９３】
そして、リングオシレータＯＣ１１によれば、各インバータＲ１１〜Ｒ１７およびＮＡＮＤゲートＤ１の反転応答時間のばらつきに影響を受けることなく、常に安定して両エッジを周回させることが可能であるため、各インバータＲ１１〜Ｒ１７およびＮＡＮＤゲートＤ１の任意の出力信号を取り出せば、各インバータＲ１１〜Ｒ１７およびＮＡＮＤゲートＤ１のゲート遅延時間（動作遅延時間）の８倍の周期を持った正確なクロック信号を得られる。
【００９４】
つまり、８段リングオシレータＯＣ１１は、特許文献３の図１に示す３２段リングオシレータ２において、ナンドゲートＮＡＮＤ１をインバータＲ１１に置き換え、各インバータＩＮＶ２〜ＩＮＶ１８を各インバータＲ１２〜Ｒ１４に置き換え、各インバータＩＮＶ１９〜ＩＮＶ３１を各インバータＲ１５〜Ｒ１７に置き換え、ナンドゲートＮＡＮＤ１をＮＡＮＤゲートＤ１に置き換えたものである。
【００９５】
尚、他の各リングオシレータＯＣ１２〜ＯＣ１８についても、８段リングオシレータＯＣ１１と同様の作用・効果が得られる。
また、各リングオシレータＯＣ１１〜ＯＣ１８のＮＡＮＤゲートＤ１〜Ｄ８は、それぞれＮＯＲゲート（ノアゲート）に置き換えてもよい。
【００９６】
［２−３］
各リングオシレータＯＣ１１〜ＯＣ１８を構成する個々の反転回路（インバータＲ１１〜Ｒ８７、ＮＡＮＤゲートＤ１〜Ｄ８）のゲート遅延時間（動作遅延時間）Ｔｒは、行方向に配列された各インバータＦ１１〜Ｆ８８のゲート遅延時間Ｔｆの８倍の時間に設定されている（Ｔａ＝８×Ｔｂ）。
【００９７】
そのため、各インバータＲ１１〜Ｒ８７の入出力端子間およびＮＡＮＤゲートＤ１〜Ｄ８の第１入力端子間に発振信号が伝搬されるのと、行方向に配列された８個のインバータ間に発振信号が伝搬されるのとは同じタイミングとなる。
例えば、リングオシレータＯＣ１８の１段目のインバータＲ８１の入出力端子間に発振信号が伝搬されるのと、行方向に配列された８個のインバータＦ１１〜Ｆ１８間に発振信号が伝搬されるのとは同じタイミングとなる。
【００９８】
図６は、発振装置３０の各ノードＮａ〜Ｎｃにおける論理レベル値の時間変化を示すタイミングチャートである。
尚、ノードＮａは、リングオシレータＯＣ１８の各インバータＲ８１，Ｒ８２間のノードであり、インバータＲ８１の出力端子に接続されると共に、インバータＲ８２の入力端子に接続されている。
ノードＮｂは、リングオシレータＯＣ１８の各インバータＲ８２，Ｒ８３間のノードであり、インバータＲ８２の出力端子に接続されると共に、インバータＲ８３の入力端子に接続されている。
ノードＮｃは、リングオシレータＯＣ１７の各インバータＲ７１，Ｒ７２間のノードであり、インバータＲ７１の出力端子に接続されると共に、インバータＲ７２の入力端子に接続されている。
【００９９】
各リングオシレータＯＣ１１〜ＯＣ１８を構成する反転回路（インバータＲ１１〜Ｒ８７、ＮＡＮＤゲートＤ１〜Ｄ８）はゲート遅延時間Ｔｒが等しい。
そのため、各ノードＮａ，Ｎｂの論理レベル値は、ずれることなく完全に反転した状態になっている。
【０１００】
そして、ノードＮｃは、各インバータＲ７１，Ｆ１８を介してインバータＲ８１の入力端子に接続されている。
そのため、ノードＮｃの論理レベル値は、インバータＦ１８のゲート遅延時間Ｔｆ分だけノードＮａの論理レベル値の変化から遅れて変化する状態になっている。
【０１０１】
つまり、各リングオシレータＯＣ１８，ＯＣ１７の同一段のノードＮａ，Ｎｃの論理レベル値には、ゲート遅延時間Ｔｆ分の位相差が生じている。
言い換えると、隣合う任意の２個のリングオシレータの同一段における発振信号の位相差はゲート遅延時間Ｔｆになる。
【０１０２】
従って、発振装置３０では、各リングオシレータＯＣ１１〜ＯＣ１８を発振信号が周回する回数（周回数）を上位ビット、各リングオシレータＯＣ１１〜ＯＣ１８を構成する個々の反転回路（インバータＲ１１〜Ｒ８７、ＮＡＮＤゲートＤ１〜Ｄ８）のゲート遅延時間Ｔｒを中位ビット、行方向に配列された各インバータＦ１１〜Ｆ８８のゲート遅延時間Ｔｒ（すなわち、隣合う２個のリングオシレータの同一段における発振信号の位相差）を下位ビットとして、細かい時間分解能（時間精度）で発振信号の位相制御を行い、その発振信号をクロック信号として生成できる。
【０１０３】
そして、各リングオシレータＯＣ１１〜ＯＣ１８を行方向に配列された各インバータＦ１１〜Ｆ８８で相互結合して多重化された発振装置１０によれば、複数のリングオシレータを１つ又は２つのリング配線だけで接続した特許文献２の発振装置に比べて、更に細かい時間分解能で発振信号の位相制御を行うことができる。
【０１０４】
［２−４］
発振装置３０を構成する各インバータＲ１１〜Ｒ８７，Ｆ１１〜Ｆ８８は単純な構成で低消費電力なＣＭＯＳインバータから成り、ＮＡＮＤゲートＤ１〜Ｄ８は数個のトランジスタから成る。
そのため、発振回路３０によれば、数十個のＣＭＯＳから構成された２入力のインバータから成るバッファ回路をマトリクス状に配列した特許文献１の技術に比べて、全体の回路規模が小さくなり、モノリシックＩＣのチップ上にて小さな占有面積で回路を構成できる上に、消費電力も小さくなる。
【０１０５】
［２−５］
第２実施形態は、行方向および列方向に８個以上の偶数個ずつマトリクス状に配列された反転回路（インバータおよびＮＡＮＤゲート）を備え、列方向に配列された反転回路をリング状に連結して８段以上の偶数段リングオシレータを８個以上構成し、各リングオシレータを多重化するように変更してもよく、発振装置３０は第２実施形態を最小回路規模で具体化した例である。
【０１０６】
第２実施形態のリングオシレータＯＣ１１において、ＮＡＮＤゲートＤ１の制御用端子に出力信号を出力するインバータＲ１４と、ＮＡＮＤゲートＤ１との間には、３個のインバータＤ１５〜Ｄ１７が接続されている。
そして、８段以上の偶数段リングオシレータを構成するには、ＮＡＮＤゲートの制御用端子に出力信号を出力する所定のインバータと、ＮＡＮＤゲートとの間に、反転回路（インバータおよびＮＡＮＤゲート）の全個数（リングオシレータの段数）の半分以下の奇数個のインバータを接続すればよい。
【０１０７】
言い換えると、第２実施形態のリングオシレータＯＣ１１において、ＮＡＮＤゲートＤ１の前には４個のインバータＲ１１〜Ｒ１４が接続され、その４個目のインバータＲ１４の出力信号がＮＡＮＤゲートＤ１の制御用端子に出力されている。
そして、８段以上の偶数段リングオシレータを構成するには、反転回路（インバータおよびＮＡＮＤゲート）の全個数（リングオシレータの段数）の半分以上の偶数個分だけＮＡＮＤゲートＤ１の前に接続されたインバータの出力信号を、ＮＡＮＤゲートＤ１の制御用端子に出力すればよい。
このようにすれば、８段以上の偶数段リングオシレータにおいても、前記［２−１］［２−２］と同様の作用・効果が得られる。
【０１０８】
［２−６］
第１実施形態の前記［１−４］と同様に、第２実施形態を特許文献２の図９に記載されている位相同期回路に適用してもよい。
【０１０９】
［２−７］
第１実施形態の前記［１−５］と同様に、第２実施形態を特許文献２の図１０に記載されている時間量子化器に適用してもよい。
【０１１０】
［２−８］
第２実施形態を特許文献３の図３または図６に記載されているパルス位相差符号化回路に適用してもよい。
つまり、第２実施形態の発振装置３０を使用し、２つの入力信号の位相差を２進デジタル信号に符号化するパルス位相差符号化回路を構成してもよい。
【０１１１】
この場合には、特許文献３の図３または図６に示す偶数段リングオシレータ２を第２実施形態の発振装置３０に置き換え、発振装置３０の各リングオシレータの１段目のインバータを２入力ＮＡＮＤゲートに置き換えると共に、２４個のインバータを追加して３２段リングオシレータを構成し、追加した２入力ＮＡＮＤゲートのインバータに接続されていない入力端子に外部から第１の入力信号（スタートパルスＰＡ）を入力すればよい。
【０１１２】
このようにすれば、第１の入力信号により３２段リングオシレータの発振動作が開始され、第１の入力信号に対して任意のタイミングで外部から入力される第２の入力信号（ラッチパルスＰＢ）と、第１の入力信号との位相差を２進デジタル信号に符号化することができる。
【０１１３】
ところで、第１実施形態を特許文献３の図３または図６に記載されているパルス位相差符号化回路に適用することも考えられる。
しかし、第１実施形態の発振装置１０，２０は奇数段リングオシレータから構成されているため、第１の入力信号が入力されてから第２の入力信号が入力されるまでの間の、奇数段リングオシレータ上での発振信号の周回数と、発振信号が到達したインバータの奇数段リングオシレータ上における位置とを単に２進符号化しただけでは、各入力信号の位相差を２進デジタル信号に符号化した際にコード欠けが生じる。
【０１１４】
そのため、２進デジタル信号を得るためには、奇数段リングオシレータを周回した発振信号の周回数を減算器を用いて演算しなければならず、その減算器の分だけパルス位相差符号化回路全体の回路規模が増大することに加え、減算器の動作時間分だけ符号化の処理速度が低下するという問題がある。
また、奇数段リングオシレータを構成するインバータ中の１個のインバータの出力信号を故意に用いず、その他の偶数個のインバータの出力信号から、各入力信号の位相差を検出する構成も考えられるが、この場合には位相差の検出精度が低下するという問題がある。
【０１１５】
しかし、第２実施形態を特許文献３の図３または図６に記載されているパルス位相差符号化回路に適用した場合には、前記コード欠けが生じないため、前記減算器に起因する問題を回避できると共に、位相差の検出精度の低下を防止できる。
【０１１６】
［２−９］
第２実施形態を特許文献４の図１に記載されているデジタル制御発振装置に適用してもよい。
つまり、第２実施形態の発振装置３０を使用し、外部から入力したデジタルデータによって発振周期を制御可能なデジタル制御発振装置を構成してもよい。
【０１１７】
この場合には、特許文献４の図１に示すリングオシレータ２を第２実施形態の発振装置３０に置き換え、発振装置３０の各リングオシレータの１段目のインバータを２入力ＮＡＮＤゲートに置き換えると共に、２４個のインバータを追加して３２段リングオシレータを構成し、追加した２入力ＮＡＮＤゲートのインバータに接続されていない入力端子に外部から入力信号（制御信号ＰＡ）を入力すればよい。
【図面の簡単な説明】
【０１１８】
【図１】本発明を具体化した第１実施形態の発振装置１０の概略構成を示す回路図。
【図２】発振装置１０の各ノードＮａ〜Ｎｃにおける論理レベル値の時間変化を示すタイミングチャート。
【図３】第１実施形態の変形例である発振装置２０の概略構成を示す回路図。
【図４】本発明を具体化した第２実施形態の発振装置３０の概略構成を示す回路図。
【図５】発振装置３０から取り出した８段リングオシレータＯＣ１１を示す回路図。
【図６】発振装置３０の各ノードＮａ〜Ｎｃにおける論理レベル値の時間変化を示すタイミングチャート。
【符号の説明】
【０１１９】
１０，２０，３０…発振装置
Ｒ１１〜Ｒ７７，Ｆ１１〜Ｆ７７…インバータ
ＯＣ１〜ＯＣ７…７段リングオシレータ
ＯＣ１１〜ＯＣ１８…８段リングオシレータ
Ｄ１〜Ｄ８…ＮＡＮＤゲート
【図１】
2006114969.tif 000003
【図２】
2006114969.tif 000004
【図３】
2006114969.tif 000005
【図４】
2006114969.tif 000006
【図５】
2006114969.tif 000007
【図６】
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