(57)【要約】【課題】配線パターンを有する基板及びそれを用いた液晶表示装置において、配線パターンの多層金属構造を最適化し、インクジェット塗布等の液体プロセスにより主金属と副金属の配線パターンを形成することで、生産工程を簡素化する。【解決手段】絶縁基板５１上に形成した主金属のみのゲート電極１１及び走査配線１０１と、これらの上に形成したゲート絶縁膜５３と、このゲート絶縁膜上に形成した、走査配線と直交して主金属のみのソース電極１２に接続する主金属のみのデータ配線２０１と、主金属のドレイン電極１３と、ソース電極とドレイン電極とにそれぞれ接続する半導体層５４，５５と、このドレイン電極上に形成した副金属のキャップメタル６７と、このキャップメタルとコンタクトホール５９を介して接続する画素電極２１とを備えた画素部３００をマトリクス状に配置する。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁基板上に形成したゲート電極と、同じく前記絶縁基板上に形成した、前記ゲート電極に接続する走査配線と、前記ゲート電極及び走査配線上に形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したソース電極と、同じく前記ゲート絶縁膜上に形成した、前記走査配線と直交して前記ソース電極に接続するデータ配線と、同じく前記ゲート絶縁膜上に形成したドレイン電極と、同じく前記ゲート絶縁膜上に形成した、前記ソース電極とドレイン電極とにそれぞれ接続する半導体層と、前記ドレイン電極上に形成したキャップメタルと、前記キャップメタルとコンタクトホールを介して接続する画素電極とを備えた画素部をマトリクス状に配置した配線パターンを有する基板において、
前記データ配線、走査配線、ゲート電極及びソース電極をインクジェット塗布等の液体プロセスによる主金属のみで形成し、
前記ドレイン電極とキャップメタルとからなるドレイン電極部をインクジェット塗布等の液体プロセスによる主金属とインクジェット塗布等の液体プロセスによる副金属の多層金属で形成したことを特徴とする配線パターンを有する基板
【請求項２】
絶縁基板上に形成したゲート電極と、同じく前記絶縁基板上に形成した、前記ゲート電極に接続する走査配線と、前記ゲート電極及び走査配線上に形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したソース電極と、同じく前記ゲート絶縁膜上に形成した、前記走査配線と直交して前記ソース電極に接続するデータ配線と、同じく前記ゲート絶縁膜上に形成したドレイン電極と、同じく前記ゲート絶縁膜上に形成した、前記ソース電極とドレイン電極とにそれぞれ接続する半導体層と、同じく前記ゲート絶縁膜上に形成した、前記半導体層と前記ソース電極及びドレイン電極との間のバリアメタルと、前記ドレイン電極とコンタクトホールを介して接続する画素電極とを備えた画素部をマトリクス状に配置した配線パターンを有する基板において、
前記データ配線、走査配線及びゲート電極をインクジェット塗布等の液体プロセスによる主金属のみで形成し、
前記ソース電極とバリアメタルとからなるソース電極部と、前記ドレイン電極とバリアメタルとからなるドレイン電極部とを、インクジェット塗布等の液体プロセスによる主金属とインクジェット塗布等の液体プロセスによる副金属の多層金属で形成したことを特徴とする配線パターンを有する基板
【請求項３】
絶縁基板上に形成したゲート電極と、同じく前記絶縁基板上に形成した、前記ゲート電極に接続する走査配線と、前記ゲート電極及び走査配線上に形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したソース電極と、同じく前記ゲート絶縁膜上に形成した、前記走査配線と直交して前記ソース電極に接続するデータ配線と、同じく前記ゲート絶縁膜上に形成したドレイン電極と、同じく前記ゲート絶縁膜上に形成した、前記ソース電極とドレイン電極とにそれぞれ接続する半導体層と、前記ドレイン電極とコンタクトホールを介して接続する画素電極とを備えた画素部をマトリクス状に配置した配線パターンを有する基板において、
前記データ配線、走査配線及びゲート電極をインクジェット塗布等の液体プロセスによる主金属のみで形成し、
前記ソース電極とドレイン電極とをインクジェット塗布等の液体プロセスによる副金属のみで形成したことを特徴とする配線パターンを有する基板
【請求項４】
請求項１ないし３のいずれかに記載の配線パターンを有する基板を用いたことを特徴とする液晶表示装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェット塗布等の液体プロセスにより形成された多層金属構造の配線パターンを有する基板及びそれを用いた液晶表示装置に関する。
【背景技術】
【０００２】
インクジェット塗布等の液体プロセス、すなわち、金属を含むインクを用いたパターン形成方法で、配線パターンを形成したい部分にのみ金属を混合したインクを吐出した後、熱を加えて溶媒を蒸発させ、焼結させることで所望の配線パターンを得るプロセス、例えば、インクジェット塗布に限らず、ディスペンサ、印刷プロセスを用いて各種配線パターンを形成する場合、各種配線／電極／端子部は、低抵抗を得るために低比抵抗金属材料を主金属とし、プラズマ耐性付与機能を有するキャップメタル、異種金属への拡散防止機能を有するバリアメタルの少なくとも一方を副金属として形成した多層金属の配線／電極／端子部構造となるのが一般的である。
【０００３】
下記特許文献１には、配線パターン（データ配線及び走査配線）を低抵抗化するために、銀又は銀を主成分とした合金と他の金属材料とを多層成膜して、１回のホトリソグラフィーの実施により配線パターンを形成するようにした多層金属構造を用いた液晶表示装置が記載されている。
【０００４】
下記特許文献２には、配線パターン（データ配線）を低抵抗化する際に、その線幅を狭くし、その厚さを大きくすると、エッチングにより断線が生じるのを防ぐために、第１の配線層の上に第２の配線層を形成して、第１及び第２の配線層の多層構造の多層金属層を形成する液晶表示装置の製造方法が記載されている。
【０００５】
下記特許文献３には、薄膜トランジスタのゲート電極膜を、導電材料を含有する液体材料を用いて、インクジェット法によって形成し、また、薄膜トランジスタのソース領域及びドレイン領域を、半導体材料を含有する液体材料を用いて、インクジェット法によって形成することが記載されている。
【０００６】
【特許文献１】特開２００１−２４２４８３号公報
【特許文献２】特開平５−３４７０８号公報
【特許文献３】特開２００３−３１８１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
背景技術においては、いずれもインクジェット法等の液体プロセスを用いてパターンを形成する際の最適な多層金属構造が提案されていない。
【０００８】
そこで、本発明は、配線パターンを有する基板及びそれを用いた液晶表示装置において、配線パターンの多層金属構造を最適化し、さらに、インクジェット塗布等の液体プロセスにより多層金属構造の配線パターンを形成することで、生産工程を簡素化することを目的とする。
【課題を解決するための手段】
【０００９】
絶縁基板５１上に、１層目として、補助配線３０１及び走査配線１０１と、ゲート電極１１を形成する。これらの上に、２層目として、ゲート絶縁膜５３を形成する。このゲート絶縁膜５３上に、３層目として、データ配線２０１と、薄膜トランジスタ１０のソース電極１２及びドレイン電極１３と半導体層５４，５５を形成する。これらの上に、４層目として、保護膜５８を形成する。この保護膜５８上に、５層目として、コンタクトホール５９を介して画素電極２１を形成する。ここで、配線パターン（走査配線１０１、データ配線２０１、補助配線３０１）及び電極（ゲート電極１１、ソース電極１２、ドレイン電極１３、画素電極２１）は、低比抵抗の主金属を用いてインクジェット塗布等の液体プロセスにより形成する。
【００１０】
上記ドレイン電極１３と画素電極２１との間に、副金属のキャップメタル５７をインクジェット塗布等の液体プロセスにより形成する。したがって、ドレイン電極１３とキャップメタル５７とからなるドレイン電極部は、主金属と副金属との多層金属構造となる。
【００１１】
上記半導体層５４，５５とソース電極１２及びドレイン電極１３との間に、それぞれバリアメタル７０をインクジェット塗布等の液体プロセスにより形成する。したがって、ソース電極１２とバリアメタル７０とからなるソース電極部は、主金属と副金属との多層金属構造となる。同様に、ドレイン電極１３とバリアメタル７０とからなるドレイン電極部は、主金属と副金属との多層金属構造となる。
【００１２】
上記ソース電極１２及びドレイン電極１３をインクジェット塗布等の液体プロセスにより形成して、バリアメタルのみとする。
【発明の効果】
【００１３】
本発明に係る配線パターンを有する基板は、インクジェット塗布等の液体プロセスを用いて、配線パターン及び電極を主金属又は主金属と副金属との多層金属で形成するので、生産工程を簡素化できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【００１５】
図１（ａ）は、本発明に係る配線パターンを有する基板４００を用いたアクティブマトリクス型の液晶表示装置の概略図、図１（ｂ）は、図１（ａ）に示す画素部３００の拡大図である。
【００１６】
図１において、走査配線駆動回路１００によって選択された走査配線１０１に対応して、データ配線駆動回路２００からデータ配線２０１を介して画素部３００における薄膜トランジスタ１０にデータ（電圧）が供給される。
【００１７】
薄膜トランジスタ１０は、走査配線１０１とデータ配線２０１との交差部に設けられ、薄膜トランジスタ１０のゲート電極１１には、走査配線１０１が接続され、薄膜トランジスタ１０のソース電極（又はドレイン電極）１２には、データ配線２０１が接続されている。
【００１８】
薄膜トランジスタ１０のドレイン電極（又はソース電極）１３は、液晶素子２０の画素電極２１に接続され、液晶素子２０は、画素電極２１と共通電極２２との間にあって、画素電極２１に供給されるデータ(電圧)により駆動される。なお、データを一時保持するための補助容量３０が、ドレイン電極１３と補助容量配線３０１との間に接続されている。
【００１９】
図２は、図１に示す走査配線１０１、データ配線２０１及び補助容量配線３０１の配線パターンを有する基板の平面図及び断面図であって、図２（ａ）は、図１に示すマトリクス状に配置された画素部３００の平面図、図２（ｂ）は、同図（ａ）に示す画素部３００における薄膜トランジスタ１０の点線Ａ−Ａ’部の断面図である。
【００２０】
図２において、低比抵抗金属材料からなる主金属としてのゲート電極１１は、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、絶縁基板（ガラス基板）５１上に形成したゲートバンク５２の開口部に形成される。
【００２１】
次に、ゲート電極１１及びゲートバンク５２上に平坦なゲート絶縁膜（ＳｉＮ膜）５３を形成し、その上に、ゲート電極１１に対向してａ−Ｓｉ半導体層５４とｎ＋Ｓｉ半導体層５５を形成する。
【００２２】
低比抵抗金属材料からなる主金属としてのソース電極１２及びドレイン電極１３は、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、平坦なゲート絶縁膜５３上に形成したソースバンク５６の開口部に形成される。
【００２３】
ドレイン電極１３上に、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、副金属としてのキャップメタル５７を形成した後に、平坦な保護膜（ＳｉＮ膜）５８で覆い、キャップメタル５７に対向する部分にコンタクトホール５９を形成する。
【００２４】
最後に、画素電極２１は、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、平坦な保護膜５８上に形成した画素バンク６０の開口部に形成される。
【００２５】
図３ないし図８は、画素部３００の製造工程図であって、各図（ａ）は平面図、各図（ｂ）は各図（ａ）の点線Ａ−Ａ’の断面図である。
【００２６】
図３において、同図（ｂ）に示すように、洗浄された絶縁基板５１上にゲートバンク５２を塗布し、同図（ａ）に示すように、パターン部（走査配線１０１、補助容量配線３０１及びゲート電極１１）を形成したフォトマスクを用いてゲートバンク５２を露光・現像・焼成する。次に、ゲートバンク５２は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、低比抵抗金属材料からなる主金属としてのパターン部を形成し、焼成する。なお、補助容量配線３０１は、透明導電体（ＩＴＯ）をインクジェット塗布等の液体プロセスを用いて形成する。
【００２７】
次に、図４に示すように、順次、ゲート絶縁膜５３、ａ−Ｓｉの半導体層５４及びｎ＋Ｓｉ半導体層５５を成膜する。その後、ホトリソにより、すなわち、レジストを塗布・露光・現像し、ａ−Ｓｉの半導体層５４及びｎ＋Ｓｉ半導体層５５をエッチングし、レジストを剥離する。
【００２８】
図５において、ホトリソによりエッチングする部分を作成し、ｎ＋Ｓｉ半導体層５５をエッチングする。
【００２９】
次に、図６において、ソースバンク５６を塗布し、同図（ａ）に示すように、パターン部（データ配線２０１、ソース電極１２及びドレイン電極１３）を形成したフォトマスクを用いてソースバンク５６を露光・現像・焼成する。次に、ソースバンク５６は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、低比抵抗金属材料からなる主金属としてのパターン部を形成する。さらに、低比抵抗金属材料からなる主金属としてのドレイン電極１３上に、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、ソースバンク５６のパターン全体にインクが広がらない程度の少量のインクを滴下して副金属としてのキャップメタル５７を形成し、主金属としてのパターン部及び副金属としてのキャップメタル５７を焼成する。
【００３０】
次に、図７において、保護膜５８を成膜した後に、ホトリソによりコンタクトホール５９の部分を作成し、コンタクトホール５９をエッチングにより形成する。
【００３１】
最後に、図８に示すように、画素バンク６０を塗布し、同図（ａ）に示すように、画素電極２１を形成したフォトマスクを用いて画素バンク６０を露光・現像・焼成する。次に、画素バンク６０は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、画素電極２１を形成し、焼成する。なお、画素電極２１は、透明導電体（ＩＴＯ）をインクジェット塗布等の液体プロセスを用いて形成する。
【実施例２】
【００３２】
図９は、図２に対応する配線パターンを有する基板の平面図及び断面図であって、図９（ａ）は、図１に示すマトリクス状に配置された画素部３００の平面図、図９（ｂ）は、同図（ａ）に示す画素部３００における薄膜トランジスタ１０の点線Ａ−Ａ’部の断面図である。図９において、図２と異なるのは、図２の副金属としてのキャップメタル５７を省略し、副金属としてバリアメタル７０を形成する。その他の符号は、図２に示すものと同じものである。
【００３３】
図１０は、図９に示す画素部３００を製造する途中の工程図であって、実施例１の図６の工程に対応し、他の工程は実施例１と同様である。同図（ａ）は平面図、同図（ｂ）は同図（ａ）の点線Ａ−Ａ’の断面図である。
【００３４】
図１０において、ソースバンク５６を塗布し、同図（ａ）に示すように、パターン部（データ配線２０１、ソース電極１２及びドレイン電極１３）を形成したフォトマスクを用いてソースバンク５６を露光・現像・焼成する。次に、ソースバンク５６は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、ソースバンク５６のパターン全体にインクが広がらない程度の少量のインクを滴下して副金属としてのバリアメタル７０を形成し、次に、低比抵抗金属材料からなる主金属としてのパターン部を形成した後に、焼成する。
【実施例３】
【００３５】
図１１は、図２に対応する配線パターンを有する基板の平面図及び断面図であって、図１１（ａ）は、図１に示すマトリクス状に配置された画素部３００の平面図、図１１（ｂ）は、同図（ａ）に示す画素部３００における薄膜トランジスタ１０の点線Ａ−Ａ’部の断面図である。図１１において、図２と異なるのは、図２の副金属としてのキャップメタル５７を省略し、副金属としてバリアメタルのソース電極１２’及びバリアメタルのドレイン電極１３’を形成する。その他の符号は、図２に示すものと同じものである。
【００３６】
図１２は、図１１に示す画素部３００を製造する途中の工程図であって、実施例１の図６の工程に対応し、他の工程は実施例１と同様である。同図（ａ）は平面図、同図（ｂ）は同図（ａ）の点線Ａ−Ａ’の断面図である。
【００３７】
図１２において、ソースバンク５６を塗布し、同図（ａ）に示すように、パターン部（データ配線２０１、ソース電極１２’及びドレイン電極１３’）を形成したフォトマスクを用いてソースバンク５６を露光・現像・焼成する。次に、ソースバンク５６は撥液処理を、パターン部は親液処理を施し、金属微粒子を含有するインクを用いたインクジェット塗布等の液体プロセスにより、パターン部（主金属としてのデータ配線２０１、副金属としてのソース電極１２’及びドレイン電極１３’）を形成した後に、焼成する。なお、ソース電極１２’は、ソースバンク５６のパターン部全体にインクが広がらない程度の少量のインクを滴下し形成する。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る液晶表示装置の概略図
【図２】本発明に係る配線パターンを有する基板の概略図
【図３】図２の画素部３００の製造工程図
【図４】図２の画素部３００の製造工程図
【図５】図２の画素部３００の製造工程図
【図６】図２の画素部３００の製造工程図
【図７】図２の画素部３００の製造工程図
【図８】図２の画素部３００の製造工程図
【図９】本発明に係る他の配線パターンを有する基板の概略図
【図１０】図９の画素部３００を製造する途中の工程図
【図１１】本発明に係る他の配線パターンを有する基板の概略図
【図１２】図１１の画素部３００を製造する途中の工程図
【符号の説明】
【００３９】
１０…薄膜トランジスタ、１１…ゲート電極、１２…ソース電極、１２’…バリアメタルのソース電極、１３…ドレイン電極、１３’…バリアメタルのドレイン電極、２０…液晶素子、２１…画素電極、２２…共通電極、３０…補助容量、５１…絶縁基板、５２…ゲートバンク、５３…ゲート絶縁膜、５４…ａ−Ｓｉ半導体層、５５…ｎ＋Ｓｉ半導体層、５６…ソースバンク、５７…キャップメタル、５８…保護膜、５９…コンタクトホール、６０…画素バンク、７０…バリアメタル、１００…走査配線駆動回路、１０１…走査配線、２００…データ配線駆動回路、２０１…データ配線、３００…画素部、３０１…補助容量配線、４００…配線パターンを有する基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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