(57)【要約】【課題】  耐圧を高めることができ、オン電圧を低くすることができるプレーナゲート構造のＩＧＢＴを実現する。【解決手段】  チャネルｐウェル６の側方から距離ｗを隔てて電気的に浮遊な状態のｐフロートボディ９が形成されているため、ｐフロートボディ９とｎ−層４との境界近傍に空乏層を形成することができる。従って、ｎ−層４の表面部分に集中して流れていた電子を、上記境界に沿って分散させて流すことができる。つまり、従来、ゲート電極１１の右端の直下における電流の集中が緩和されるため、耐圧を高めることができる。また、距離ｗを４μｍ以上とすることにより、チャネルｐウェル６及びｐフロートボディ９間に作用するＪＦＥＴ効果を弱くすることができるためオン電圧を低くすることができる。【選択図】  図１
2006114682.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
この第１半導体層上に形成された第２導電型の第２半導体層と、
この第２半導体層上に形成されており、前記第２半導体層よりも不純物濃度が低濃度に設定された第２導電型の第３半導体層と、
この第３半導体層内に形成された第１導電型のボディ層と、
このボディ層と前記第３半導体層との間に形成された第１導電型のウェル層と、
前記ボディ層内に形成されており、前記ボディ層よりも不純物濃度が高濃度に設定された第１導電型のコンタクト層と、
このコンタクト層内に形成された第２導電型のソース層と、
少なくとも前記ウェル層の上面と絶縁膜を介して形成されたゲート電極と、
前記第３半導体層の表層において前記ウェル層の側方から所定の距離を隔てて形成されており、電気的に浮遊な状態の第１導電型の浮遊層と、
を備えたことを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記所定の距離は、前記浮遊層の厚さ以上であることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記所定の距離は、４μｍ以上であることを特徴とする請求項１または請求項２に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記所定の距離は、４μｍ以上かつ１２μｍ以下であることを特徴とする請求項３に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
前記ボディ層よりも不純物濃度が高濃度に設定された第４半導体層が、前記ボディ層のうち前記ソース層の下方に形成されたことを特徴とする請求項１ないし請求項４のいずれか１つに記載の絶縁ゲート型バイポーラトランジスタ。
【請求項６】
前記浮遊層の表面にフィールド酸化膜及び前記ゲート電極が形成されていないことを特徴とする請求項１ないし請求項５のいずれか１つに記載の絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型バイポーラトランジスタに関する。
【背景技術】
【０００２】
従来、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として図１０に示すものが知られている。図１０は、従来のプレーナゲート構造のＩＧＢＴの縦断面図である。図１０に示すＩＧＢＴ２０は、ｎ−層２２、ｐベース層２３、ｎ＋エミッタ層２４、ゲート絶縁膜２６及びゲート電極２７を含むＭＯＳＦＥＴと、ｐベース層２３、ｎ−層２２、ｐ＋コレクタ層２１を含むバイポーラトランジスタから構成されている。また、エミッタ電極２９とｐベース層２３との間に抵抗３０が挿入されている。これにより、ホールによる電流通路の抵抗を電子による電流通路の抵抗よりも大きくし、ホールがエミッタ電極２９から抜け難くし、ｐベース層２３近傍のキャリア濃度を増加させて、オン電圧を低くしている。
【０００３】
【特許文献１】特開２００３−２３１５７号公報（第１７〜２０段落、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前述の従来のＩＧＢＴ２０は、サージ電圧が印加されたときなど、過電流が流れた場合、ｐベース層２３の電位が上昇するため、ｎ＋エミッタ層２４と、ｐベース層２３のうちチャネルを形成する部分と、ｎ−層２２とから構成される寄生のＮＰＮトランジスタがオンし易く、素子が破壊されてしまうおそれがある。
また、プレーナゲート構造のＩＧＢＴでは、ゲート電極がチャネル形成域を除いて素子全面に形成されるため、ゲート・コレクタ間容量（帰還容量）が大きい。このため、負荷短絡のときなど、コレクタ電圧が急激に変化する場合、ゲート充電電流が多く流れるため、ゲート抵抗によるゲートバイアス効果が大きくなり、負荷短絡電流が多く流れてしまい、素子を破壊し易い。
【０００５】
そこでこの発明は、耐圧を高めることができるプレーナゲート構造のＩＧＢＴを実現することを目的とする。また、オン電圧を低くすることができるプレーナゲート構造のＩＧＢＴを実現することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、上記目的を達成するため、請求項１に記載の発明では、第１導電型の第１半導体層（２）と、この第１半導体層（２）上に形成された第２導電型の第２半導体層（３）と、この第２半導体層（３）上に形成されており、前記第２半導体層（３）よりも不純物濃度が低濃度に設定された第２導電型の第３半導体層（４）と、この第３半導体層（４）内に形成された第１導電型のボディ層（５）と、このボディ層（５）と前記第３半導体層（４）との間に形成された第１導電型のウェル層（６）と、前記ボディ層（５）内に形成されており、前記ボディ層（５）よりも不純物濃度が高濃度に設定された第１導電型のコンタクト層（７）と、このコンタクト層（７）内に形成された第２導電型のソース層（８）と、少なくとも前記ウェル層（６）の上面と絶縁膜を介して形成されたゲート電極（１１）と、前記第３半導体層（４）の表層において前記ウェル層（６）の側方から所定の距離（ｗ）を隔てて形成されており、電気的に浮遊な状態の第１導電型の浮遊層（９）とを備えたという技術的手段を用いる。
なお、後述する実施形態のｐ型が請求項１の第１導電型に対応し、ｎ型が第２導電型に対応する。また、ｐ＋基板２が、請求項１の第１半導体層に、ｎ＋バッファ層３が第２半導体層に、ｎ−層４が第３半導体層にそれぞれ対応する。さらに、ｐフロートボディ９が浮遊層にそれぞれ対応する。
【０００７】
請求項２に記載の発明では、請求項１に記載の絶縁ゲート型バイポーラトランジスタ（１）において、前記所定の距離（ｗ）は、前記浮遊層（９）の厚さ（ｄ）以上であるという技術的手段を用いる。
【０００８】
請求項３に記載の発明では、請求項１または請求項２に記載の絶縁ゲート型バイポーラトランジスタ（１）において、前記所定の距離（ｗ）は、４μｍ以上であるという技術的手段を用いる。
【０００９】
請求項４に記載の発明では、請求項３に記載の絶縁ゲート型バイポーラトランジスタ（１）において、前記所定の距離（ｗ）は、４μｍ以上かつ１２μｍ以下であるという技術的手段を用いる。
【００１０】
請求項５に記載の発明では、請求項１ないし請求項４のいずれか１つに記載の絶縁ゲート型バイポーラトランジスタにおいて、前記ボディ層（５）よりも不純物濃度が高濃度に設定された第４半導体層（１４）が、前記ボディ層（５）のうち前記ソース層（８）の下方に形成されたという技術的手段を用いる。
【００１１】
請求項６に記載の発明では、請求項１ないし請求項５のいずれか１つに記載の絶縁ゲート型バイポーラトランジスタにおいて、前記浮遊層（９）の表面にフィールド酸化膜（１０）及び前記ゲート電極（１１）が形成されていないという技術的手段を用いる。
なお、上記第６ないし１１段落に記載の括弧内の符号は、後述する発明の実施形態において記載されている符号と対応するものである。
【発明の効果】
【００１２】
（請求項１に係る発明の効果）
請求項１に係る発明によれば、第２導電型（ｎ型）の第３半導体層（ｎ−層４）の表層においてウェル層（チャネルｐウェル６）の側方から所定の距離（ｗ）を隔てて電気的に浮遊な状態の第１導電型（ｐ型）の浮遊層（ｐフロートボディ９）が形成されているため、浮遊層と第３半導体層との境界近傍に空乏層を形成することができる。
従って、第３半導体層の表面部分に集中して流れていた電子を、浮遊層と第３半導体層との境界に沿って分散させて流すことができる。
つまり、従来、電流が集中しやすくなっていたゲート電極（１１）の端部（図１において右端）の直下における電流の集中が緩和されるため、プレーナゲート構造のＩＧＢＴ（１）の耐圧を高めることができる。また、浮遊層は、電気的に浮遊な状態であり、素子周辺のグランド層とは電気的に接続されていないため、ホール抜けを防止することができる。
【００１３】
（請求項２に係る発明の効果）
後述するように、本願発明者の実験によれば、請求項２に係る発明のように、ウェル層（チャンネルｐウェル６）と浮遊層（ｐフロートボディ９）との距離（ｗ）を浮遊層の厚さ（ｄ）以上に設定することにより、ウェル層（チャンネルｐウェル６）と浮遊層（ｐフロートボディ９）との間に作用するＪＦＥＴ（接合型電界トランジスタ）効果を弱めることができるため、プレーナゲート構造のＩＧＢＴ（１）のオン電圧を低くすることができた。
【００１４】
（請求項３に係る発明の効果）
また、本願発明者の実験によれば、ウェル層（チャネルｐウェル６）と浮遊層（ｐフロートボディ９）との距離が接近している（例えば４μｍ未満）場合は、ウェル層（チャンネルｐウェル６）と浮遊層（ｐフロートボディ９）との間に作用するＪＦＥＴ（接合型電界効果トランジスタ）効果により、オン電圧が高くなる傾向にあったが、請求項３に係る発明のように、上記の距離（ｗ）を４μｍ以上に設定することにより、オン電圧を低くすることができた。
【００１５】
（請求項４に係る発明の効果）
特に、本願発明者の実験によれば、請求項４に係る発明のように、ウェル層（チャンネルｐウェル６）と浮遊層（ｐフロートボディ９）との距離（ｗ）を４μｍ以上かつ１２μｍ以下に設定することにより、オン電圧を低くすることができ、かつ、耐圧を高めることができた。また、上記の距離（ｗ）を１２μｍ以下に設定することにより、スイッチング速度の低下を抑制することもできた。
【００１６】
（請求項５に係る発明の効果）
また、第２導電型（ｎ型）の第３半導体層（ｎ−層４）、第１導電型（ｐ型）のボディ層（ｐボディ５）及び第２導電型（ｎ型）のソース層（ｎ＋ソース層８）からなる部分は、寄生のｎｐｎ型トランジスタを構成しており、その寄生トランジスタが動作すると、耐圧低下を招くおそれがある。
そこで、請求項５に係る発明のように、ボディ層（ｐボディ５）よりも不純物濃度が高濃度に設定された第４半導体層（ｐ＋＋ボディ１４）を、ボディ層のうち、ソース層の下方に形成することにより、上記寄生トランジスタのボディ層の抵抗を、ＩＧＢＴのＭＯＳＦＥＴとしての動作（正確には閾値Ｖｔｈ）に影響を与えることなく低減することができ、上記寄生トランジスタを動作させることなく耐圧を高めることができる。
【００１７】
（請求項６に係る発明の効果）
ところで、フィールド酸化膜を形成する手法としてｌｏｃｏｓ法を用いる場合、シリコン窒化膜をマスクにしてシリコン表面を局所的に熱酸化するが、シリコン窒化膜は酸化膜に比べて硬いため、酸化時にはシリコン窒化膜によるマスクエッジにおいて大きな歪みが発生する。このとき酸化膜は成長して厚くなろうとするが、その上からシリコン窒化膜がそうさせないように押さえ込む応力が発生し、ｌｏｃｏｓ酸化膜のエッジに対応するシリコン内部に結晶欠陥が発生する。このような結晶欠陥が酷くなると、ｌｏｃｏｓ酸化膜に悪影響が及び、チャネルリーク電流が発生し、コレクタ耐圧が低下してしまう。
しかし、請求項６に係る発明では、浮遊層（ｐフロートボディ９）の表面にフィールド酸化膜（ｌｏｃｏｓ酸化膜１０）が形成されていないため、上記の結晶欠陥が発生することもないので、コレクタ耐圧の低下を防止することができる。
また、浮遊層（ｐフロートボディ９）の表面にはゲート電極（１１）が形成されていないため、浮遊層の上方にゲート電極を形成した場合よりもゲート・コレクタ間容量（帰還容量）を低減することができる。
なお、上記第１２ないし１７段落に記載の括弧内の符号及び語句は、後述する発明の実施形態において記載されている符号及び語句と対応するものである。
【発明を実施するための最良の形態】
【００１８】
この発明に係る実施形態について図を参照して説明する。図１は、この実施形態に係るＩＧＢＴの一部を省略して示す縦断面図である。
なお、図１は、ＩＧＢＴの基本構造（以下、単位セルという）を示しており、実際には、図１に示す単位セルを横方向に繰り返し形成することで横型のＩＧＢＴが構成される。
ＩＧＢＴ１は、ｐ型の不純物が高濃度で導入されたｐ＋基板２を備える。そのｐ＋基板２の表面には、ｎ型の不純物が高濃度で導入されたｎ＋バッファ層３が形成されており、そのｎ＋バッファ層３の表面には低濃度のｎ−層４が形成されている。ｎ＋バッファ層３は、ｐ＋基板２からｎ−層４へのキャリアの注入効率を下げてスイッチングの高速化を図るためのものである。この実施形態では、ｎ＋バッファ層３及びｎ−層は、それぞれエピタキシャル成長法により形成されている。
【００１９】
ｎ−層４の表面から内部に向けて、ｐ型の不純物が導入されたｐボディ５が形成されている。ｎ−層４の表層におけるｐボディ５とｎ−層４との間には、ｐ型の不純物が導入されたチャネルｐウェル６がｎ−層４の表面から内部に向けて形成されている。ｐボディ５の表層には、ｐ型の不純物が高濃度で導入されたｐ＋コンタクト層７が形成されており、そのｐ＋コンタクト層９の表層には、ｎ型の不純物が高濃度で導入されたｎ＋ソース層８が形成されている。
ｐ＋コンタクト層７及びｐボディ５の表面の一部と、チャネルｐウェル６の表面とには、ゲート電極１１が図示しない酸化膜を介して形成されている。ゲート電極１１上には、ＢＰＳＧ（Borophosphosilicate glass ）１２を介してエミッタ電極１３が形成されている。また、ｐ＋基板２の裏面には、コレクタ電極（図示省略）が形成されている。
ｎ−層４の表層においてｐウェル６の側方から距離ｗを隔ててｐフロートボディ９が形成されている。ｐフロートボディ９は、電気的に浮遊な状態であり、素子周辺のグランド層とは電気的に接続されていない。ｐフロートボディ９の表面全体には、ｌｏｃｏｓ酸化膜１０が形成されており、そのｌｏｃｏｓ酸化膜１０を介してゲート電極１１及びＢＰＳＧ１２が形成されている。この実施形態では、ゲート電極１１の右端とｐフロートボディ９の左端とが、ｌｏｃｏｓ酸化膜１０を介してオーバーラップしているが、オーバーラップしていなくてもよい。
【００２０】
このように、ｎ−層４の表層においてｐウェル６の側方から距離ｗを隔ててｐフロートボディ９が形成されているため、ｐフロートボディ９とｎ−層４との境界近傍に空乏層を形成することができる。
従って、ｎ−層４の表面部分に集中して流れていた電子を、ｐフロートボディ９とｎ−層４との境界に沿って分散させて流すことができる。
つまり、従来、電流が集中しやすくなっていたゲート電極１１の右端の直下における電流の集中が緩和されるため、耐圧を高めることができる。また、ｐフロートボディ９は、電気的に浮遊な状態であり、素子周辺のグランド層とは電気的に接続されていないため、ホール抜けを防止することができる。
【００２１】
次に、本願発明者が行った実験について説明する。図２は、チャネルｐウェル６及びｐフロートボディ９間の距離ｗとオン電圧及び耐圧との関係を示すグラフである。図３は、チャネルｐウェル６及びｐフロートボディ９間の距離ｗとスイッチング速度との関係を示すグラフである。
ｐフロートボディ９の厚さｄを４μｍに設定し、素子温度が１５０゜Ｃの条件下で、距離ｗを２μｍから１６μｍに変化させたときのオン電圧及び耐圧と、スイッチング速度とを測定した。なお、オン電圧及びスイッチング速度は、それぞれ任意目盛（ａ．ｕ．）であり、耐圧はボルト（Ｖ）である。
その結果、距離ｗが短いときは、耐圧が高く、スイッチング速度が速いが、チャネルｐウェル６及びｐフロートボディ９間に作用するＪＦＥＴ効果により、オン電圧が高くなった。また、距離ｗが長くなるに従って、ＪＦＥＴ効果が弱くなるため、オン電圧が低下する一方、耐圧が低下し、スイッチング速度が遅くなった。
例えば、距離ｗが２μｍから４μｍに増加するとオン電圧が約３．３から２．０に低下し、耐圧が約１４６０Ｖから約１４４０Ｖに低下した。また、距離ｗが４μｍのときのスイッチング速度は約０．８６であった。また、距離ｗが１２μｍになるとオン電圧が約１．６に低下するが、耐圧が約１３３０Ｖに低下し、スイッチング速度は約０．９３であった。その後、距離ｗが１２μｍを超えると、オン電圧及び耐圧は変化せず、スイッチング速度は遅くなった。
つまり、オン電圧が２．０以下であり、かつ、スイッチング速度が０．９３以下であるためには、距離ｗを４μｍ（ｐフロートボディ９の厚さ）以上１２μｍ以下に設定すればよいことが分かった。
【００２２】
＜第２実施形態＞
次に、この発明の第２実施形態について図４を参照して説明する。図４は、この実施形態に係るＩＧＢＴの一部を省略して示す縦断面図である。
ｎ−層４、ｐボディ５及びｎ＋ソース層８からなる部分は、寄生のｎｐｎ型トランジスタを構成しており、その寄生トランジスタが動作すると、耐圧低下を招くおそれがある。
そこで、ｐボディ５よりも不純物濃度が高濃度に設定されたｐ＋＋ボディ１４を、ｐボディ５のうち、ｎ＋ソース層８の下方に形成する。これにより、上記寄生トランジスタのｐボディ５の抵抗を、ＩＧＢＴ１のＭＯＳＦＥＴとしての動作（正確には閾値Ｖｔｈ）に影響を与えることなく低減することができ、上記寄生トランジスタを動作させることなく耐圧を高めることができる。なお、この実施形態のＩＧＢＴは、ｐ＋＋ボディ１４以外は、第１実施形態と同じ構造であるため、第１実施形態と同じ効果を奏することができる。
【００２３】
＜第３実施形態＞
次に、この発明の第２実施形態について図５を参照して説明する。図５は、この実施形態に係るＩＧＢＴの一部を省略して示す縦断面図である。
ｌｏｃｏｓ酸化膜１０を形成する場合、シリコン窒化膜をマスクにしてシリコン表面を局所的に熱酸化するが、シリコン窒化膜は酸化膜に比べて硬いため、酸化時にはシリコン窒化膜によるマスクエッジにおいて大きな歪みが発生する。このとき酸化膜は成長して厚くなろうとするが、その上からシリコン窒化膜がそうさせないように押さえ込む応力が発生し、ｌｏｃｏｓ酸化膜のエッジに対応するシリコン内部に結晶欠陥が発生する場合がある。そのような結晶欠陥が酷くなると、ｌｏｃｏｓ酸化膜に悪影響が及び、チャネルリーク電流が発生し、コレクタ耐圧が低下してしまうおそれがある。
しかし、この実施形態のＩＧＢＴは、ｐフロートボディ９の表面にｌｏｃｏｓ酸化膜が形成されていないため、上記の結晶欠陥が発生することもないので、コレクタ耐圧の低下を防止することができる。
また、ｐフロートボディ９の表面にはゲート電極が形成されていないため、ｐフロートボディ９の上方にゲート電極を形成した場合よりもゲート・コレクタ間容量（帰還容量）を低減することができる。なお、この実施形態のＩＧＢＴは、ｐフロートボディ９上にｌｏｃｏｓ酸化膜及びゲート電極が存在しない以外は、第１実施形態と同じ構造であるため、第１実施形態と同じ効果を奏することができる。
【００２４】
＜第４実施形態＞
図６は、この実施形態に係るＩＧＢＴの一部を省略して示す縦断面図である。公知のイオン注入法により、ｎ−層４の裏面から不純物（例えばリン）を高加速（例えば１ＭｅＶ）でイオン注入してｎ＋バッファ層３ａを形成し、そのｎ＋バッファ層３ａの裏面から不純物（例えばボロン）を通常の速度でイオン注入してｐ＋層２ａを形成してもよい。つまり、前述の各実施形態のようなエピ基板ではなく、バルクウェハを用いることもできる。この実施形態のＩＧＢＴは、バルクウェハを用いる以外は、前述の第２実施形態と同じ構造であるため、第２実施形態と同じ効果を奏することができる。
【００２５】
＜第５実施形態＞
図７は、この実施形態に係るＩＧＢＴを線Ｌ１，Ｌ２，Ｌ３を対称線として、切断された単位セル同士が対称となるように１／４に切断した単位セルを示す縦断面斜視図である。このＩＧＢＴ１は、平面（ゲート電極１１の上方）から見てゲート電極１１がストライプ状に形成されており、各ゲート電極１１の端部間は、ゲート電極１１の一部であるブリッジ１１ａが周期的に接続されている。このように各ゲート電極１１間を周期的にブリッジ１１ａにより接続することにより、ゲート電極１１の分布抵抗を均一化することができる。なお、この実施形態のＩＧＢＴは、ゲート電極間を周期的にブリッジにより接続した以外は、前述の第４実施形態と同じ構造であるため、第４実施形態と同じ効果を奏することができる。また、ブリッジ１１ａは各ゲート電極１１間に周期的に形成した方が、周期的に形成しない場合よりもブリッジ１１ａの配置作業を容易に行うことができる。
【００２６】
＜他の実施形態＞
図８及び図９は、それぞれエミッタ電極１３を形成する前のＩＧＢＴの平面図を示す。図８に示すように、セルを多角形に形成することもできる。この場合は、各セル間のｐフロートボディ９は十字形状を呈している。この実施形態のＩＧＢＴは、セルの形状以外は、第１ないし第５実施形態のＩＧＢＴと同じ構造に形成することができ、そのように形成することにより、第１ないし第５実施形態と同じ効果を奏することができる。
また、図９に示すように、セルを円形に形成することもできる。この実施形態のＩＧＢＴも、セルの形状以外は、第１ないし第５実施形態のＩＧＢＴと同じ構造に形成することができ、そのように形成することにより、第１ないし第５実施形態と同じ効果を奏することができる。
【図面の簡単な説明】
【００２７】
【図１】第１実施形態に係るＩＧＢＴの一部を省略して示す縦断面図である。
【図２】チャネルｐウェル６及びｐフロートボディ９間の距離ｗとオン電圧及び耐圧との関係を示すグラフである。
【図３】チャネルｐウェル６及びｐフロートボディ９間の距離ｗとスイッチング速度との関係を示すグラフである。
【図４】第２実施形態に係るＩＧＢＴの一部を省略して示す縦断面図である。
【図５】第３実施形態に係るＩＧＢＴの一部を省略して示す縦断面図である。
【図６】第４実施形態に係るＩＧＢＴの一部を省略して示す縦断面図である。
【図７】第５実施形態に係るＩＧＢＴを線Ｌ１，Ｌ２，Ｌ３を対称線として、切断された部分同士が対称となるように１／４に切断したモデルを示す縦断面斜視図である。
【図８】他の実施形態に係るＩＧＢＴのエミッタ電極１３を形成する前の平面図である。
【図９】他の実施形態に係るＩＧＢＴのエミッタ電極１３を形成する前の平面図である。
【図１０】従来のプレーナゲート構造のＩＧＢＴの縦断面図である。
【符号の説明】
【００２８】
１・・ＩＧＢＴ、２・・ｐ＋基板、３・・ｎ＋バッファ層、４・・ｎ−層、５・・ｐボディ、６・・チャネルｐウェル、７・・ｐ＋コンタクト層、８・・ｎ＋ソース層、９・・ｐフロートボディ、１０・・ｌｏｃｏｓ酸化膜、１１・・ゲート電極、１２・・ＢＰＳＧ、１３・・エミッタ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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