(57)【要約】【課題】共通中間電極１０９の電位が、いわゆる電界効果型トランジスタのサブスレッショルド領域にある場合が多く発生するので、ソース１０１とドレイン１０３の間を流れる電流が大きくなり、結果として消費電力が増加する。【解決手段】共通中間電極５と、共通中間電極５に複数のキャパシタを介して接続された複数の入力ゲート電極９と、共通中間電極５と接続された閾値素子５３とからなる加算素子５１であって、入力ゲート電極９の少なくとも一部が電圧発生器３１に接続されているので、非使用時の電力消費を抑制することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
共通中間電極と、前記共通中間電極に複数のキャパシタを介して接続された複数の入力ゲート電極と、前記共通中間電極と接続された閾値素子とからなる加算素子であって、
前記入力ゲート電極の少なくとも一部が電圧発生器に接続されていることを特徴とする加算素子。
【請求項２】
前期電圧発生器は、前記加算素子を非使用時には閾値素子の消費電力を抑制する電圧を発生し、前記加算素子を使用時には、所定の電圧を発生する請求項１に記載の加算素子の駆動方法。
【請求項３】
前期電圧発生器は、前記加算素子非使用時には閾値素子の消費電力を抑制する電圧を発生し、前記加算素子を使用時には、ランダムな電圧を発生する請求項１に記載の加算素子の駆動方法。
【請求項４】
前期ランダムな電圧はパルス状である請求項３に記載の加算素子の駆動方法。
【請求項５】
前記ランダムな電圧の電位は、一様分布である請求項４に記載の加算素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は加算素子に係わり、特に神経回路コンピュータ等の高機能加算素子に関するものである。
【背景技術】
【０００２】
神経のシナプスを模倣し、ニューラルネットワークを効率的に演算しようとする従来の加算素子としては、柴田らにより提案されている、複数のゲート電極を有する構造ものがあった（例えば、特許文献１参照）。図９は、前記特許文献１に記載された従来の加算素子の構造を模式的に示すものである。
【０００３】
図９において、１００は加算素子である。ソース１０１及びドレイン１０３は拡散領域である。１０５（１）〜１０５（４）はゲート電極である。ゲート電極１０５（１）〜１０５（４）が複数あることを除けば、加算素子１００はいわゆる電界効果型トランジスタと同様の構造となっている。
【０００４】
ここでゲート電極はソース１０１とドレイン１０３の間のチャネル領域１０７と呼ばれる領域との間に、共通中間電極１０９を有していることが構造上の特徴となっていた。この共通中間電極１０９の電位はゲート電極１０５（１）〜１０５（４）によって決定されるため、あたかも神経のシナプスのような複雑な制御が可能となるのである。
【特許文献１】特許第２６６２５５９号公報（図１７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の構成では、ゲート電極１０５（１）〜１０５（４）によって決定される共通中間電極１０９の電位が、いわゆる電界効果型トランジスタのサブスレッショルド領域にある場合が多く発生するので、ソース１０１とドレイン１０３の間を流れる電流が大きくなり、結果として消費電力が増加するという課題を有していた。
【０００６】
本発明は、前記従来の課題を解決するもので、低消費電力の加算素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記従来の課題を解決するために、本発明の加算素子は、電圧発生器とこれに接続されたゲート電極を有し、これにより共通中間電極の電位制御を行う。すなわち非使用時は共通中間電極の電位を閾値素子が低消費電力となる電位としておき、加算素子を動作するときに動作電位へと変化させる。
【０００８】
本構成によって、統計的に入力ゲート電極の印加電圧の総和に対応したパルス出力数を得ることができる。
【発明の効果】
【０００９】
本発明の加算素子によれば、いかなるゲート電極電位の組み合わせでも消費電力が小さい加算素子及びその駆動方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１における加算素子の断面模式図である。図１において、１は加算素子である。２は基板であり例えばＰ型Ｓｉ基板である。３はゲート酸化膜であり、例えば、Ｐ型Ｓｉ基板１を酸化して形成する。５は共通中間電極であり、例えばＮ＋のポリシリコンであり、減圧化学気相成長法（ＬＰＣＶＤ法）などで堆積したポリシリコンをドライエッチング法などでパターニングして形成する。この共通中間電極５は、同様にＬＰＣＶＤ法などでＳｉＯ２を形成して周囲を完全に絶縁膜７で覆っているため、電気的にフローティング状態となっている。
【００１２】
９（１）〜９（４）は、例えば多結晶シリコンで形成した入力ゲート電極であり、共通中間電極５とは、例えば、ＳｉＯ２等の絶縁膜１１で隔てられている。これらの入力ゲート電極の電位はＡｌ配線１３（１）〜１３（４）によって供給される電圧により決定されるようになっている。１５、１７はそれぞれ、例えばＡｓイオンを注入することにより形成されたソース及びドレインであり、１９、２１は、それぞれソース及びドレインに接続されたＡｌ配線である。この本発明による加算素子は、入力ゲート電極９（１）〜９（４）に加えられた電圧Ｖ１、Ｖ２、Ｖ３、ＶＣＴＬに所定の重みをかけた線形加算値がある閾値を越えた時に、Ｓｉ基板表面２３にチャネルが形成され、ソースとドレインが導通状態になる。このデバイスの動作を次の図で詳しく説明する。
【００１３】
図２は図１の加算素子を一般化して示した模式図である。なお、図２において図１と同一番号を付記し説明を省略する。図２において３１は電圧発生器である。電圧発生器の作用については後述する。また図２では入力ゲート電極９の数がｎ個の場合について一般化して説明するものとする。
【００１４】
ここで、各入力ゲート電極９と共通中間電極５の間の容量結合係数（キャパシタンス）をそれぞれＣ１、Ｃ２、Ｃ３・・・Ｃｎと表すものとする。また共通中間電極５と基板２との間の容量はＣ０と表わすものとする。さらに、共通中間電極５の電位をＶＦ、入力ゲート電極に印加される電圧をＶ１、Ｖ２、Ｖ３、…、Ｖｎとし、基板の電位をＶ０とする。また、Ｃ０、Ｃ１、Ｃ２…Ｃｎ等のキャパシタンスに蓄えられる電荷をそれぞれＱ０、Ｑ１、Ｑ２…Ｑｎとすると、Ｑ０＝Ｃ０（Ｖ０―ＶＦ）、Ｑ１＝Ｃ１（Ｖ１―ＶＦ）、Ｑ２＝Ｃ２（Ｖ２―ＶＦ）、…、Ｑｎ＝Ｃｎ（Ｖｎ―ＶＦ）となる。ここで、共通中間電極５内の全電荷量をＱＦとすると、次式が成り立つ。
【００１５】
【数１】
2006243877.tif 000003
【００１６】
・・・（１）
従って、ＶＦは次式で求められる。
【００１７】
【数２】
2006243877.tif 000004
【００１８】
・・・（２）
ここで共通中間電極５をゲート電極とする電界効果型トランジスタとみなしたときの閾値電圧をＶＴＨとする。つまり、共通中間電極５の電位がＶＴＨとなったときに、基板２の表面にチャネルが形成されるとする。（２）式においてＶＦ＞ＶＴＨとおくと、
【００１９】
【数３】
2006243877.tif 000005
【００２０】
・・・（３）
が得られる。ここで
【００２１】
【数４】
2006243877.tif 000006
【００２２】
である。
【００２３】
（３）式は、入力ゲート電極９（１）、９（２）、・・・、９（ｎ）への入力電圧に各々重みＷ１、Ｗ２、…、Ｗｎを掛けて加算した値を意味し、この値が、ＶＴＨ＊より大きくなったときに加算素子１はオン状態となりソース・ドレイン間が導通することとなる。すなわち閾値素子として動作する。
【００２４】
しかしながら、本加算素子をアナログ加算器、すなわち入力ゲート電極９（１）〜９（ｎ）に加えられた電圧Ｖ１、Ｖ２、・・・、Ｖｎに所定の重みをかけた線形加算値をソース・ドレイン間電流（ＩＤＳ）で検出する素子として用いる場合には、当然、ＩＤＳの値を図示しない電流検出機構により検知することとなり、電流が流れ続けることとなる。このような素子の消費電力は非常に大きくなってしまう。
【００２５】
そこで本発明者らは図２に示すように、入力ゲート電極９の一部（例えば図２では９（ｎ）で示した電極）に電圧発生器３１を接続して、共通中間電極５の電位をＶＴＨより低く保持する時間を長くすることを検討した。
【００２６】
さらに、このままでは他の入力ゲート電極９（１）〜９（ｎ−１）からの電位の加算値を知ることはできないが、電圧発生器３１を接続した入力ゲート電極９（ｎ）の電位（以下、本明細書ではＶＣＴＬと表記する）を例えば１マイクロ秒の間、ゼロ［Ｖ］にし、その間のＩＤＳを検出することで、加算値を知ることができる。すなわちＩＤＳ値が共通中間電極５の電位が
【００２７】
【数５】
2006243877.tif 000007
【００２８】
で計算されるＶＦ'が加算値である。
【００２９】
かかる構成によれば、入力ゲート電極９の一部に電圧発生器を接続し、ＩＤＳ測定時以外はチャネルがＯｎしないように共通中間電極の電位を制御することにより、不要なＩＤＳが流れなくなり加算素子の消費電力を抑制することができる。
【００３０】
（実施の形態２）
図３は、本発明の実施の形態２の加算素子の構成説明図である。図３において図１及び図２と同一物には同一番号を付記し、説明を省略する。図３において、５１は加算素子である。５３は閾値素子であり、入力を閾値処理し、例えばＨｉｇｈ／Ｌｏｗの２値化して出力する。５５はカウンタであり、閾値素子の出力パルスをカウントする。
【００３１】
図３に示すように、実施形態２の加算素子５１は入力ゲート電極９を複数のキャパシタで加算し、その結果を閾値素子５３により閾値処理し、出力のＨｉｇｈ／Ｌｏｗ変動数をカウンタ５５によりカウントする構成となっている。
【００３２】
このような加算素子５１は、より具体的には、例えば図４に示すような構成などで実現されるものである。図４において図１、図２及び図３と同一物には同一番号を付記し、説明を省略する。図４において、６３は閾値処理回路である。６５はインバータ回路であり、閾値処理回路の出力を反転する。閾値処理回路６３は共通中間電極５への入力電圧（ＶＦＧ）に応じ、閾値処理回路６３の設計閾値（ＶＴＨ）よりＶＦＧが高くなると急速に出力（Ｖｏｕｔ）がＬｏｗ（この場合、ＧＮＤ）を出力し、逆にＶＦＧがＶＴＨより低くなるとＨｉｇｈ（この場合、電源電圧ＶＤＤ）を出力する。このように実際には閾値処理回路６３はインバータ回路６５と同様の動作をするが、閾値を決定するという機能に重点を置いたものであるため、敢えて別々の呼称をする。閾値処理回路６３は出力が反転しているので、さらにその出力をインバータ６５により反転することで、これら二つで閾値素子５３として機能する。さらに全体として、電圧発生器３１でＶＦＧを変化させた際に、ＶＦＧがＶＴＨより高くなる回数をカウンタ５５によりカウントする。
【００３３】
実施形態１では、ＩＤＳにより電流値を測定することで、入力ゲート電極９への入力電圧の総和に対応する値を得ていた。本実施形態２では、より低消費電力が要求される場合に有効な加算素子を提供するものである。
【００３４】
図５には本実施形態２の加算素子５１の電圧発生器３１の出力電圧の例を示している。図５に示すように基本的には負電圧を出力するなどして、閾値処理回路６３の電源電圧からグランドへと流れる貫通電流を抑制するように作用する。例えば本実施形態では-２．５Ｖ〜２．５Ｖの範囲でランダムに変動する電圧を出力する。
【００３５】
図６には、電圧発生器３１の出力電圧の分布について、発生確率をプロットしたものを示している。図６に示すように、本実施形態では、一例として一様分布の発生頻度となるようにしている。これは、ゲート電極群にある一定電圧が入力されているとき、電圧発生器３１からの電圧パルスの入力数が少ないとき、閾値素子５３からの出力はランダムであるが、電圧発生器３１からの電圧パルスの入力数が多くなると、閾値素子５３からの出力パルスの頻度が、ゲート電極群による電圧の平均値に徐々に比例するという効果をもたらす。
【００３６】
この効果について図７、図８を用いて説明する。
【００３７】
ゲート電極群に電圧が印加されているとき、当初、電圧発生器３１は負電圧を出力しているので、共通中間電極５は閾値付近から遠い電位としているため、貫通電流はほとんど流れず電力消費を抑制することができる。次に、図５に示すように電圧発生器３１から変動電圧が印加されると、図７（ａ）に示すように、共通中間電極５の電位が閾値素子５３の閾値を超えると、出力の反転が開始される。図７（ａ）に示すように、この共通中間電極の電位変動に対して閾値素子５３の閾値を適切に設定すると（例えば本実施形態では０．５Ｖ）、閾値素子５３からは図７（ｂ）に示すような、パルス列が発生することとなる。例えば図７（ｂ）では２μｓｅｃの間に５回のパルスが発生している。さらに長い時間観察することで、電圧変動回数に対するパルス発生確率が計算され、その値は、最初の電圧非投入時の共通中間電極電位（印加電圧の平均値；ＶＯＲＧ）に対応するのである。
【００３８】
図８にはＶＯＲＧとパルス発生確率について、電圧発生器３１による電圧変動回数を１０、１００、１０００回と変化させた場合について検討した結果を示している。
【００３９】
ＶＯＲＧが大きいほど、閾値素子５３の閾値を越える確率が高まるため、パルスが発生する確率も高まる。ここで電圧変動回数を１０、１００、１０００回と増加するにつれ、直線性が向上することが図８より理解される。例えば１０００回投入した際にはほとんど直線的なパルス発生確率が得られている。
【００４０】
実施形態２の加算素子は、インバータなどの入力に対して急峻に出力が変化する閾値素子を用いている。このため、実施形態１よりも、そのままの状態でも共通中間電極により消費電力（この場合貫通電流）が増加する確率は低い。さらに例えば電圧発生器３１による電圧変動を非常に短い電圧パルスとすることで、より低消費電力を実現することができる。だが、出力がＨｉｇｈ／Ｌｏｗの２値であるため、そもそも共通中間電極の電位、すなわち加算結果そのものを知ることができない。
【００４１】
しかし本実施形態２の加算素子の駆動方法によれば、パルス発生確率でより正確に共通中間電極として加算結果を得ることができるのである。
【００４２】
以上、実施形態２では、電圧発生器３１からランダムなアナログ電圧を短時間印加することを繰り返し、その出力を閾値素子により閾値処理したパルスの数をカウントすることで、統計的に電圧非投入時の共通中間電極電位を知ることができ、結果として印加されたアナログ電圧の加算を実行できるものである。
【００４３】
なお、ランダム電圧は一様分布の乱数的なアナログ電圧などが考えられるが、閾値処理装置の特性に応じて乱数の分布を変化させても良い。
【産業上の利用可能性】
【００４４】
本発明にかかる加算素子は、複数のアナログ電圧を加算する機能を有し、低消費電力のアナログ加算器として有用である。またこのような加算器が多数必要となる神経回路コンピュータ等の用途にも応用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態１における加算素子の断面模式図
【図２】同実施の形態１の加算素子の一般化模式図
【図３】本発明の実施の形態２における加算素子の構成説明図
【図４】同実施の形態２の加算素子の具体的構成図
【図５】同実施の形態２の加算素子の電圧発生器の出力電圧説明図
【図６】同実施の形態２の加算素子の電圧発生器の出力電圧の発生確率説明図
【図７】同実施の形態２の加算素子の（ａ）共通中間電極部電位の出力電圧説明図（ｂ）閾値素子の出力電圧説明図
【図８】同実施の形態２の加算素子の電圧発生器電圧変動回数とパルス発生確率の相関説明図
【図９】従来の加算素子の構造模式図
【符号の説明】
【００４６】
１    加算素子
２    基板
３    ゲート酸化膜
５    共通中間電極
７    絶縁膜
９（１）〜９（４）    入力ゲート電極
１１    絶縁膜
１３（１）〜１３（４）    配線
１５    ソース
１７    ドレイン
１９    配線
２１    配線
３１    電圧発生器
５１    加算素子
５３    閾値素子
５５    カウンタ
６３    閾値処理回路
６５    インバータ回路
１００    加算素子
１０１    ソース
１０３    ドレイン
１０５（１）〜１０５（４）    ゲート電極
１０７    チャネル領域
１０９    共通中間電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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