(57)【要約】【課題】  記憶装置を備えた半導体装置において、リフレッシュ動作の回数を減らし、データ処理の帯域を広げるようにする。【解決手段】  第１の揮発性メモリセル２０１を第１の所望の数だけマトリックス状に配列した第１のメモリアレイ領域２０９と、第２の揮発性メモリセル２０３を行方向は第１のメモリアレイ領域２０９と同じ数、列方向は第２の所望の数だけマトリックス状に配列した第２のメモリアレイ領域２１０とを備える。第１の揮発性メモリセル２０１が行方向Ｘ、列方向Ｙ１の大きさであり、第２の揮発性メモリセル２０３が行方向Ｘ、列方向Ｙ２の大きさであり、かつＹ１＞Ｙ２である。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１の揮発性メモリセルを第１の所望の数だけマトリックス状に配列した第１のメモリアレイ領域と、第２の揮発性メモリセルを行方向は前記第１のメモリアレイ領域と同じ数、列方向は第２の所望の数だけマトリックス状に配列した第２のメモリアレイ領域とを備え、前記第１の揮発性メモリセルが行方向Ｘ、列方向Ｙ１の大きさで、前記第２の揮発性メモリセルが行方向Ｘ、列方向Ｙ２の大きさで、かつＹ１＞Ｙ２であることを特徴とする記憶装置を備えた半導体装置。
【請求項２】
第１のメモリアレイ領域に第１の揮発性メモリセルの行数と同じ数のワード線群と前記第１の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、第２のメモリアレイ領域に第２の揮発性メモリセルの行数と同じ数のワード線群と前記第２の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１のメモリアレイ領域のワード線群が第１の行ドライバ回路に接続され、前記第２のメモリアレイ領域のワード線群が第２の行ドライバ回路に接続され、前記第１の行ドライバ回路と前記第２の行ドライバ回路は共通の行デコーダに接続されていることを特徴とする請求項１記載の記憶装置を備えた半導体装置。
【請求項３】
第１の揮発性メモリセルを第１の所望の数だけマトリックス状に配列した第１のメモリアレイ領域と、第２の揮発性メモリセルを行方向は前記第１のメモリアレイ領域と同じ数、列方向は第２の所望の数だけマトリックス状に配列した第２のメモリアレイ領域とを備え、前記第１の揮発性メモリセルが行方向Ｘ、列方向Ｙ１の大きさで、前記第２の揮発性メモリセルが行方向Ｘ、列方向Ｙ２の大きさで、かつＹ１＝Ｙ２であることを特徴とする記憶装置を備えた半導体装置。
【請求項４】
第１のメモリアレイ領域に第１の揮発性メモリセルの行数の半分の数のワード線群と前記第１の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１の揮発性メモリセルが、行方向に２個ずつ、同一のワード線に接続され、第２のメモリアレイ領域に第２の揮発性メモリセルの行数と同じ数のワード線群と前記第２の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１のメモリアレイ領域のワード線群が第１の行ドライバ回路に接続され、前記第２のメモリアレイ領域のワード線群が第２の行ドライバ回路に接続され、前記第１の行ドライバ回路と前記第２の行ドライバ回路は共通の行デコーダに接続されていることを特徴とする請求項３記載の記憶装置を備えた半導体装置。
【請求項５】
第１のメモリアレイ領域に、第１の揮発性メモリセルの行数の半分の数のシールド線群が、前記第１の揮発性メモリセルの行数の半分の数のワード線群と交互に配置されていることを特徴とする請求項４記載の記憶装置を備えた半導体装置。
【請求項６】
第１のメモリアレイ領域に第１の揮発性メモリセルの行数と同じ数のワード線群と前記第１の揮発性メモリセルの列数の半分の数のビット線群とが直交して配置され、前記第１の揮発性メモリセルが、列方向に２個ずつ、同一のビット線に接続され、第２のメモリアレイ領域に第２の揮発性メモリセルの行数と同じ数のワード線群と前記第２の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１のメモリアレイ領域のワード線群が第１の行ドライバ回路に接続され、前記第２のメモリアレイ領域のワード線群が第２の行ドライバ回路に接続され、前記第１の行ドライバ回路と前記第２の行ドライバ回路は共通の行デコーダに接続されていることを特徴とする請求項３記載の記憶装置を備えた半導体装置。
【請求項７】
第１のメモリアレイ領域に、第１の揮発性メモリセルの列数の半分の数のシールド線群が、前記第１の揮発性メモリセルの列数の半分の数のビット線群と交互に配置されていることを特徴とする請求項６記載の記憶装置を備えた半導体装置。
【請求項８】
不揮発性メモリセルを第１の所望の数だけマトリックス状に配列した第１のメモリアレイ領域と、揮発性メモリセルを行方向は前記第１のメモリアレイ領域と同じ数、列方向は第２の所望の数だけマトリックス状に配列した第２のメモリアレイ領域とを備え、前記不揮発性メモリセルと揮発性メモリセルとの行方向の大きさが等しいことを特徴とする記憶装置を備えた半導体装置。
【請求項９】
第１のメモリアレイ領域に不揮発性メモリセルの行数と同じ数のワード線群と前記不揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、第２のメモリアレイ領域に揮発性メモリセルの行数と同じ数のワード線群と前記揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１のメモリアレイ領域のワード線群が第１の行ドライバ回路に接続され、前記第２のメモリアレイ領域のワード線群が第２の行ドライバ回路に接続され、前記第１の行ドライバ回路と前記第２の行ドライバ回路は共通の行デコーダに接続されていることを特徴とする請求項８記載の記憶装置を備えた半導体装置。
【請求項１０】
第１のメモリアレイ領域は、初期動作時に装置外部よりデータが書き込まれた後、前記データを保持したまま、所望のタイミングで読み出しされるものであることを特徴とする請求項１から９までのいずれか１項記載の記憶装置を備えた半導体装置。
【請求項１１】
論理回路を備え、この論理回路は、第１のメモリアレイ領域のデータを半導体装置の動作を決めるプログラムとして動作するものであることを特徴とする請求項１から１０までのいずれか１項記載の記憶装置を備えた半導体装置。
【請求項１２】
請求項１または３または８に記載の記憶装置を備えた半導体装置のためのレイアウト方法であって、前記半導体装置の仕様に基づいて、第１のメモリアレイ領域と第２のメモリアレイ領域を構成する揮発性メモリセル数の構成比を変更して配置することを特徴とする記憶装置を備えた半導体装置のレイアウト方法。
【請求項１３】
第１のメモリアレイ領域へのリフレッシュ動作と第２のメモリアレイ領域へのリフレッシュ動作とが個別に与えられるものであることを特徴とする請求項１から７までのいずれか１項記載の記憶装置を備えた半導体装置。
【請求項１４】
第１のメモリアレイ領域のリフレッシュ間隔が第２のメモリアレイ領域のリフレッシュ間隔より長いものであることを特徴とする請求項１３記載の記憶装置を備えた半導体装置。
【請求項１５】
論理回路を備え、この論理回路と第１のメモリアレイ領域および第２のメモリアレイ領域とのインターフェース回路を備え、このインターフェース回路は、前記第１のメモリアレイ領域と第２のメモリアレイ領域とで共用したものであることを特徴とする請求項１または３または８記載の記憶装置を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置を備えた半導体装置に関し、特に、異なる容量の揮発性および、または不揮発性のメモリセルを混在させた、記憶装置を備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路装置は、半導体メーカ間の競争も相俟って、微細化技術の進歩による高集積化がますます加速している。なかでもマイクロプロセッサやＡＳＩＣ、カスタムロジックなどと大規模なメモリとを１チップ上に構成したシステムＬＳＩが、高付加価値製品として各メーカが注力している製品分野である。
【０００３】
システムＬＳＩは世代を追うごとに機能が複雑化し、搭載するプログラム規模も急増している。これらは一般的に読み出し専用メモリ（以下、原則として「ＲＯＭ」と称する）を搭載している。ＲＯＭは、製造段階で半導体装置に造り込まれる。
【０００４】
また、ＬＳＩの内部で処理されるデータの量も併せて急増している。この点は、大規模な書換え可能なメモリ、特にリフレッシュ動作を必要とするメモリ（以下、原則として「ＤＲＡＭ」と称する）を搭載することで対処されている。
【特許文献１】特開２０００−２２３５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、プログラムが複雑化、大規模化するに従い、試作段階で見落とされたプログラムの不具合が、ＲＯＭとして造り込まれた製品量産後に判明する事例が増えている。しかし、製品サイクルが短い為、ＬＳＩを造り直していては、販売機会を喪失する事態となる。このような事態の回避策として、半導体装置に内蔵しているＤＲＡＭの一部に、初期動作時に半導体装置外部から小規模な修正プログラムを書き込み、不具合を修正することが行われている。プログラムへのアクセス自体は高速性が要求される為、修正プログラムを半導体装置の外部に保持しておく事は出来ず、半導体装置内部に取り込む必要がある為である。
【０００６】
この修正プログラムは、半導体装置の動作中、データが変わらないにも関わらず、データを保持するリフレッシュ動作が必要となるという課題がある。しかも、プログラムの大規模化に比例して、修正プログラム自体も増加していく為、データ処理の帯域を狭めてしまうという課題もある。
【０００７】
そこで本発明は、上記した課題を解決して、記憶装置を備えた半導体装置において、リフレッシュ動作の回数を減らし、データ処理の帯域を広げるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
この目的を達成するため本発明は、第１の揮発性メモリセルを第１の所望の数だけマトリックス状に配列した第１のメモリアレイ領域と、第２の揮発性メモリセルを行方向は前記第１のメモリアレイ領域と同じ数、列方向は第２の所望の数だけマトリックス状に配列した第２のメモリアレイ領域とを備え、前記第１の揮発性メモリセルが行方向Ｘ、列方向Ｙ１の大きさで、前記第２の揮発性メモリセルが行方向Ｘ、列方向Ｙ２の大きさで、かつＹ１＞Ｙ２であるようにしたものである。
【０００９】
本発明によれば、上記において、第１のメモリアレイ領域に第１の揮発性メモリセルの行数と同じ数のワード線群と前記第１の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、第２のメモリアレイ領域に第２の揮発性メモリセルの行数と同じ数のワード線群と前記第２の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１のメモリアレイ領域のワード線群が第１の行ドライバ回路に接続され、前記第２のメモリアレイ領域のワード線群が第２の行ドライバ回路に接続され、前記第１の行ドライバ回路と前記第２の行ドライバ回路は共通の行デコーダに接続されていることが好適である。
【００１０】
また本発明は、第１の揮発性メモリセルを第１の所望の数だけマトリックス状に配列した第１のメモリアレイ領域と、第２の揮発性メモリセルを行方向は前記第１のメモリアレイ領域と同じ数、列方向は第２の所望の数だけマトリックス状に配列した第２のメモリアレイ領域とを備え、前記第１の揮発性メモリセルが行方向Ｘ、列方向Ｙ１の大きさで、前記第２の揮発性メモリセルが行方向Ｘ、列方向Ｙ２の大きさで、かつＹ１＝Ｙ２であるようにしたものである。
【００１１】
本発明によれば、上記において、第１のメモリアレイ領域に第１の揮発性メモリセルの行数の半分の数のワード線群と前記第１の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１の揮発性メモリセルが、行方向に２個ずつ、同一のワード線に接続され、第２のメモリアレイ領域に第２の揮発性メモリセルの行数と同じ数のワード線群と前記第２の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１のメモリアレイ領域のワード線群が第１の行ドライバ回路に接続され、前記第２のメモリアレイ領域のワード線群が第２の行ドライバ回路に接続され、前記第１の行ドライバ回路と前記第２の行ドライバ回路は共通の行デコーダに接続されていることが好適である。
【００１２】
また本発明によれば、上記において、第１のメモリアレイ領域に、第１の揮発性メモリセルの行数の半分の数のシールド線群が、前記第１の揮発性メモリセルの行数の半分の数のワード線群と交互に配置されていることが好適である。
【００１３】
また本発明によれば、上記において、第１のメモリアレイ領域に第１の揮発性メモリセルの行数と同じ数のワード線群と前記第１の揮発性メモリセルの列数の半分の数のビット線群とが直交して配置され、前記第１の揮発性メモリセルが、列方向に２個ずつ、同一のビット線に接続され、第２のメモリアレイ領域に第２の揮発性メモリセルの行数と同じ数のワード線群と前記第２の揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１のメモリアレイ領域のワード線群が第１の行ドライバ回路に接続され、前記第２のメモリアレイ領域のワード線群が第２の行ドライバ回路に接続され、前記第１の行ドライバ回路と前記第２の行ドライバ回路は共通の行デコーダに接続されていることが好適である。
【００１４】
また本発明によれば、上記において、第１のメモリアレイ領域に、第１の揮発性メモリセルの列数の半分の数のシールド線群が、前記第１の揮発性メモリセルの列数の半分の数のビット線群と交互に配置されていることが好適である。
【００１５】
また本発明は、不揮発性メモリセルを第１の所望の数だけマトリックス状に配列した第１のメモリアレイ領域と、揮発性メモリセルを行方向は前記第１のメモリアレイ領域と同じ数、列方向は第２の所望の数だけマトリックス状に配列した第２のメモリアレイ領域とを備え、前記不揮発性メモリセルと揮発性メモリセルとの行方向の大きさが等しいようにしたものである。
【００１６】
本発明によれば、上記において、第１のメモリアレイ領域に不揮発性メモリセルの行数と同じ数のワード線群と前記不揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、第２のメモリアレイ領域に揮発性メモリセルの行数と同じ数のワード線群と前記揮発性メモリセルの列数と同じ数のビット線群とが直交して配置され、前記第１のメモリアレイ領域のワード線群が第１の行ドライバ回路に接続され、前記第２のメモリアレイ領域のワード線群が第２の行ドライバ回路に接続され、前記第１の行ドライバ回路と前記第２の行ドライバ回路は共通の行デコーダに接続されていることが好適である。
【００１７】
また本発明によれば、上記において、第１のメモリアレイ領域は、初期動作時に装置外部よりデータが書き込まれた後、前記データを保持したまま、所望のタイミングで読み出しされるものであることが好適である。
【００１８】
また本発明によれば、上記において、論理回路を備え、この論理回路は、第１のメモリアレイ領域のデータを半導体装置の動作を決めるプログラムとして動作するものであることが好適である。
【００１９】
また本発明は、上記の記憶装置を備えた半導体装置のためのレイアウト方法において、前記半導体装置の仕様に基づいて、第１のメモリアレイ領域と第２のメモリアレイ領域を構成する揮発性メモリセル数の構成比を変更して配置するものである。
【００２０】
また本発明によれば、上記において、第１のメモリアレイ領域へのリフレッシュ動作と第２のメモリアレイ領域へのリフレッシュ動作とが個別に与えられるものであることが好適である。
【００２１】
また本発明によれば、上記において、第１のメモリアレイ領域のリフレッシュ間隔が第２のメモリアレイ領域のリフレッシュ間隔より長いものであることが好適である。
また本発明によれば、上記において、論理回路を備え、この論理回路と第１のメモリアレイ領域および第２のメモリアレイ領域とのインターフェース回路を備え、このインターフェース回路は、前記第１のメモリアレイ領域と第２のメモリアレイ領域とで共用したものであることが好適である。
【発明の効果】
【００２２】
本発明の記憶装置を備えた半導体装置によれば、修正プログラムが書き込まれるメモリ領域のみ、電荷保持容量を増やしてデータ保持時間を伸ばすことで、修正プログラム領域のリフレッシュ動作の回数を減らすことが可能となり、データ処理の帯域を広げる効果が得られる。また、半導体装置が休止状態にある時の待機電力の低減も期待出来る。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施の形態１］
図１は、本発明の実施の形態１に係る、記憶装置を備えた半導体装置の構成を示している。
【００２４】
ここで、１２１は半導体装置で、論理回路を含む回路群１１９と、半導体記憶装置１１８とを有する。１２０は外部端子群である。論理回路を含む回路群１１９は、半導体記憶装置１１８にアクセス動作して所望の機能を発揮する。半導体記憶装置１１８は、メモリアレイ領域および行ドライバ回路からなる領域１１７を備える。
【００２５】
メモリアレイ領域および行ドライバ回路からなる領域１１７において、１００、１０１は揮発性メモリセルをマトリックス状に配列したメモリアレイ領域、１０２はメモリアレイ領域１００、１０１の行方向を選択指示する行デコーダ回路、１０３、１０３は行デコーダ回路１０２の値を駆動する行ドライバ回路である。半導体記憶装置１１８において、１０４はメモリアレイ領域１００、１０１の列方向を選択指示する列デコーダ回路、１０５は列デコーダ回路１０４の値を駆動する列ドライバ回路である。１０６はセンスリードライトアンプ回路で、行ドライバ回路１０３で駆動された行デコーダ回路１０２の値および列ドライバ回路１０５で駆動された列デコーダ回路１０４の値により選択指示された揮発性メモリセルから読み出したデータを"１"または"０"に増幅するか、もしくは揮発性メモリセルに"１"または"０"を書き込む。１０７はセンスリードライトアンプ回路１０６からのデータを入出力するデータ入出力回路、１０８はセンスリードライトアンプ回路１０６の制御信号、１０９は行アドレス、１１０は列アドレス、１１１はアドレス制御信号である。１１２はアドレス入力回路で、行デコーダ回路１０２に行方向を指定する行アドレス１０９と、列デコーダ回路１０４に列方向を指定する列アドレス１１０とを、アドレス制御信号１１１に従い選択出力する。１１３は、メモリアレイ領域１００、１０１の揮発性メモリセルへの書き込み動作、読み出し動作、リフレッシュ動作を行わせる制御信号群、１１４は制御信号群１１３に従いアドレス制御信号１１１を出力する制御回路兼リフレッシュ回路、１１５は行および列アドレス線群、１１６はデータ入出力線群である。
【００２６】
図２は、メモリアレイ領域および行ドライバ回路からなる領域１１７の一構成例を示している。
ここで、２０１は第１の揮発性メモリセル、２０２は第１の行ドライバ回路、２０３は第２の揮発性メモリセル、２０４は第２の行ドライバ回路、２０５はワード線、２０６はビット線、２０７はビット線選択トランジスタ、２０８はメインビット線、２０９は第１のメモリアレイ領域、２１０は第２のメモリアレイ領域、２１１は行ドライバ回路の駆動線である。第１および第２のメモリアレイ領域２０９、２１０は図１のメモリアレイ領域１００、１０１に相当し、第１および第２の行ドライバ回路２０２、２０４は図１の行ドライバ回路１０３、１０３に相当する。
【００２７】
図３において、（ａ）は第１の揮発性メモリセル２０１、（ｂ）は第２の揮発性メモリセル２０３である。両者は、プロセス的に同一構造であり、Ｘ方向が同じ大きさであるが、Ｙ１＞Ｙ２と、Ｙ方向に異なる大きさであるように形成されている。
【００２８】
以下に、図１、２、３の構成における動作を、図１０、１１のタイミングチャートに基づき説明する。
まず、半導体装置１２１とその構成部分である半導体記憶装置１１８の基本動作について説明する。
【００２９】
書き込み動作から説明する。図１の半導体装置１２１の外部端子群１２０から入力された制御信号、アドレス信号、データ信号は、論理回路を含む回路群１１９を経由して、制御信号線群１１３への制御信号、行および列アドレス線群１１５への行アドレス及び列アドレス、データ入力線群１１６への入力データ、として出力される。
【００３０】
制御信号線群１１３への制御信号が制御回路兼リフレッシュ回路１１４に入力され、図１０のＮＲＡＳの立下りエッジに対応するタイミングでセンスリードライトアンプ回路１０６の制御信号１０８が出力され、センスリードライトアンプ回路１０６は、図２のメモリアレイ領域２０９もしくはメモリアレイ領域２１０のいずれかのビット線群２０６をプリチャージ状態に駆動する。
【００３１】
制御回路兼リフレッシュ回路１１４から、アドレス制御信号１１１が、図１０のＮＲＡＳ、ＮＣＡＳ信号として、アドレス入力回路１１２へ出力される。
行および列アドレス線群１１５への行アドレス及び列アドレスがアドレス入力回路１１２へ入力され、データ入力線群１１６への入力データがデータ入出力回路１０７へ入力される。
【００３２】
アドレス入力回路１１２は、図１０のＮＲＡＳの立下りエッジに対応するタイミングで、行アドレス１０９を、図１０の行アドレスＲＡＤＤ（ｎ−０）として出力し、行デコーダ回路１０２に入力する。行デコーダ回路１０２からの出力値は行ドライバ回路１０３で駆動され、メモリアレイ領域１００、１０１の選択したメモリセル行の全ての揮発性メモリセルをアクセスする。
【００３３】
図２においては、図１の行デコーダ回路１０２からの出力は行ドライバ回路の駆動線２１１に相当し、行ドライバ回路２０２および２０４に入力されて、前記のようにプリチャージ状態に駆動されたビット線群２０６と直交するワード線群２０５に接続される行ドライバ回路２０２もしくは２０４のいずれかが動作する。駆動されたワード線群２０５に接続される全ての揮発性メモリセル２０１もしくは揮発性メモリセル２０３の値は、ビット線群２０６に読み出され、センスリードライトアンプ回路１０６で増幅される。
【００３４】
増幅されたビット線群２０６の値は、選択された全てのメモリセル行の揮発性メモリセル２０１もしくは揮発性メモリセル２０３の容量を更新する。
アドレス入力回路１１２は、図１０のＮＣＡＳの立下りエッジに対応するタイミングで、列アドレス１１０を図１０の列アドレスＣＡＤＤ（ｎ−０）として出力し、列デコーダ回路１０４に入力する。列デコーダ回路１０４からの出力値は、列ドライバ回路１０５で駆動され、メモリアレイ領域１００、１０１において選択したメモリセル列をアクセスする。
【００３５】
図２においては、図１の列ドライバ回路１０５からの出力は、ビット線群２０６に接続されるビット線選択トランジスタ２０７への入力に相当する。
アクセスされたメモリセル行とアクセスされたメモリセル列との交点となる揮発性メモリセル２０１、２０３の値が、図１のデータ入出力回路１０７へ入力されたデータにより、図２のメインビット線２０８と選択トランジスタ２０７とを経由して、図１０のデータ入出力（ｎ−０）のタイミングで書き換えられる。
【００３６】
なお、図１０および図１１において、ＣＬＫはクロック、ＮＷＥは書き込みイネーブル信号である。
【００３７】
次に読み出し動作について説明する。読み出し動作は、次のようにして行われる。すなわち、前記した書き込み動作において、揮発性メモリセル２０１、２０３の値を増幅した後、データ入出力回路１０７から、図２のメインビット線２０８と選択トランジスタ２０７を経由して、図１０のデータ入出力（ｎ−０）のタイミングで出力される。
【００３８】
次にリフレッシュ動作について説明する。リフレッシュ動作は、前記した読み出し動作で揮発性メモリセル２０１、２０３の値の増幅を行い、ビット線選択トランジスタ２０７を選択しない動作を全てのワード線に対して順次行うことにより、実現することができる。
【００３９】
次に、本実施の形態１に特有の動作について説明する。
半導体装置１２１において、半導体記憶装置１１８は、上記した書き込み、読み出し、リフレッシュ動作の組み合わせにより使用される。
【００４０】
まず半導体装置１２１の初期動作時に、この半導体装置１２１の外部から、論理回路を含む回路群１１９の動作を決めるプログラムとなるデータが、半導体記憶装置１１８の第１のメモリアレイ領域２０９に書き込まれる。論理回路を含む回路群１１９は、動作途中で必要に応じて、第１のメモリアレイ領域２０９のデータを読み出して論理回路動作を行う。第２のメモリアレイ領域２１０へは、論理回路を含む回路群１１９の動作に従い、データの読み出しや書き込み動作が行われる。
【００４１】
データの読み出しや書き込み動作を行う間に、制御回路兼リフレッシュ回路１１４から、図１１のＲｅｆｒｅｓｈ１のタイミングで第１のメモリアレイ領域２０９へのリフレッシュ動作の制御が行われ、図１１のＲｅｆｒｅｓｈ２のタイミングで第２のメモリアレイ領域２１０へのリフレッシュ動作の制御が行われる。つまり、図１１のＲｅｆｒｅｓｈ１、２のタイミング以外が、第１のメモリアレイ領域２０９のデータ読み出しや、第２のメモリアレイ領域２１０へのデータ書き込み、読み出し動作が行えるタイミングとなる。
【００４２】
このように、第１のメモリアレイ領域２０９の揮発性メモリセル２０１の容量を増やして、リフレッシュの間隔を長くすることで、図１１のＲｅｆｒｅｓｈ１の破線で示される部分のリフレッシュ動作が不要となり、半導体記憶装置１１８が使用できるタイミングが増えることとなる。つまり、半導体装置１２１において半導体記憶装置１１８と論理回路を含む回路群１１９との間のデータ使用効率が向上できることとなる。
【００４３】
また、第１のメモリアレイ領域２０９のリフレッシュ間隔が長い為、半導体装置１２１が休止状態にある時の待機電力の低減も期待出来る。
なお、半導体装置１２１の仕様に基づき、第１のメモリアレイ領域２０９と第２のメモリアレイ領域２１０との構成比を変更して配置することも容易に実現可能である。
【００４４】
［実施の形態２］
図４は、本発明の実施の形態２としての、揮発性のメモリアレイ領域および行ドライバ回路からなる領域１１７の別の構成を示している。
【００４５】
４０１は第１の揮発性メモリセル、４０２は第１の行ドライバ回路、４０３は第２の揮発性メモリセル、４０４は第２の行ドライバ回路、４０５はワード線、４０６はビット線、４０７はビット線選択トランジスタ、４０８はメインビット線、４０９は第１のメモリアレイ領域、４１０は第２のメモリアレイ領域、４１１は行ドライバ回路の駆動線で、これらは図２に示したものにそれぞれ対応している。ただし、この図４のものでは、第１のメモリアレイ領域４０９において、第１の揮発性メモリセル４０１は、２行毎にワード線４０５を共用している。これにもとづき、隣り合うワード線４０５、４０５どうしの間にシールド線４１２を設けている。すなわち、ワード線４０５とシールド線４１２とが交互に配置されている。
【００４６】
図５において、（ａ）は第１の揮発性メモリセル４０１、（ｂ）は第２の揮発性メモリセル４０３であり、両者はプロセス的に同一構造、同一形状で形成されている。すなわち、Ｘ方向、Ｙ方向ともそれぞれ同じ大きさとされ、Ｙ１＝Ｙ２である。
【００４７】
以下に、図１、４、５の構成における動作を、図１０、１１のタイミングチャートに基づき説明する。
まず、半導体装置１２１とその構成部分である半導体記憶装置１１８の基本動作について説明する。この基本動作は、実施の形態１の場合とほぼ同じであるが、念のために詳述する。
【００４８】
書き込み動作から説明する。図１の半導体装置１２１の外部端子群１２０から入力された制御信号、アドレス信号、データ信号は、論理回路を含む回路群１１９を経由して、制御信号線群１１３への制御信号、行および列アドレス線群１１５への行アドレス及び列アドレス、データ入力線群１１６への入力データとして出力される。
【００４９】
制御信号線群１１３への制御信号が制御回路兼リフレッシュ回路１１４に入力され、図１０のＮＲＡＳの立下りエッジに対応するタイミングでセンスリードライトアンプ回路１０６の制御信号１０８が出力され、センスリードライトアンプ回路１０６は、図４のメモリアレイ領域４０９もしくはメモリアレイ領域４１０のいずれかのビット線群４０６をプリチャージ状態に駆動する。
【００５０】
制御回路兼リフレッシュ回路１１４から、アドレス制御信号１１１が、図１０のＮＲＡＳ、ＮＣＡＳ信号として、アドレス入力回路１１２へ出力される。
行および列アドレス線群１１５への行アドレス及び列アドレスがアドレス入力回路１１２へ入力され、データ入力線群１１６への入力データがデータ入出力回路１０７へ入力される。
【００５１】
アドレス入力回路１１２は、図１０のＮＲＡＳの立下りエッジに対応するタイミングで、行アドレス１０９を図１０の行アドレスＲＡＤＤ（ｎ−０）として出力し、行デコーダ回路１０２に入力する。行デコーダ回路１０２からの出力値は行ドライバ回路１０３で駆動され、メモリアレイ領域１００、１０１の選択したメモリセル行の全ての揮発性メモリセルをアクセスする。
【００５２】
図４においては、図１の行デコーダ回路１０２からの出力は行ドライバ回路の駆動線４１１に相当し、行ドライバ回路４０２および４０４に入力されて、前記のようにプリチャージ状態に駆動されたビット線群４０６と直交するワード線群４０５に接続される行ドライバ回路４０２もしくは４０４のいずれかが動作する。
【００５３】
ここまでは、実施の形態１の場合と同じである。しかし、本実施の形態２では、駆動されたワード線群４０５に接続される全ての揮発性の第１のメモリセル４０１の値は、ビット線群４０６に各々揮発性メモリセル２個分が読み出され、全ての揮発性の第２のメモリセル４０３の値は、ビット線群４０６に各々揮発性メモリセル１個分が読み出されて、センスリードライトアンプ回路１０６で増幅される。
【００５４】
この増幅されたビット線群４０６の値は、選択された全てのメモリセル行の揮発性メモリセル４０１の容量を２個分ずつ更新し、揮発性メモリセル４０３の容量を１個分ずつ更新する。
【００５５】
アドレス入力回路１１２は、図１０のＮＣＡＳの立下りエッジに対応するタイミングで、列アドレス１１０を図１０の列アドレスＣＡＤＤ（ｎ−０）として出力し、列デコーダ回路１０４に入力する。列デコーダ回路１０４からの出力値は、列ドライバ回路１０５で駆動され、メモリアレイ領域１００、１０１において選択したメモリセル列をアクセスする。
【００５６】
図４においては、図１の列ドライバ回路１０５からの出力は、ビット線群４０６に接続されるビット線選択トランジスタ４０７への入力に相当する。
アクセスされたメモリセル行とアクセスされたメモリセル列との交点となる揮発性メモリセル４０１なら２個の値、揮発性メモリセル４０３なら１個の値が、データ入出力回路１０７へ入力されたデータにより、図４のメインビット線４０８と選択トランジスタ４０７とを経由して、図１０のデータ入出力（ｎ−０）のタイミングで書き換えられる。
【００５７】
次に読み出し動作について説明する。読み出し動作においては、前記した書き込み動作において、揮発性メモリセル４０１なら２個の値、揮発性メモリセル４０３なら１個の値を増幅した後、データ入出力回路１０７から、図４のメインビット線４０８と選択トランジスタ４０７とを経由して、図１０のデータ入出力（ｎ−０）のタイミングで出力される。
【００５８】
次にリフレッシュ動作について説明する。リフレッシュ動作は、前記した読み出し動作で揮発性メモリセル４０１なら２個の値、揮発性メモリセル４０３なら１個の値の増幅を行い、ビット線選択トランジスタ４０７を選択しない動作を全てのワード線に対して順次行うことにより、実現することができる。
【００５９】
次に、本実施の形態２に特有の動作について説明する。
図１の半導体装置１２１において、半導体記憶装置１１８は、上述の書き込み、読み出し、リフレッシュ動作の組み合わせにより使用される。
【００６０】
まず半導体装置１２１の初期動作時に、この半導体装置１２１の外部から、論理回路を含む回路群１１９の動作を決めるプログラムとなるデータが、半導体記憶装置１１８の第１のメモリアレイ領域４０９に書き込まれる。論理回路を含む回路群１１９は、動作途中で必要に応じて、第１のメモリアレイ領域４０９のデータを読み出して論理回路動作を行う。第２のメモリアレイ領域４１０へは、論理回路を含む回路群１１９の動作に従い、データの読み出しや書き込み動作が行われる。
【００６１】
このデータの読み出しや書き込み動作を行う間に、制御回路兼リフレッシュ回路１１４から、図１１のＲｅｆｒｅｓｈ１のタイミングで第１のメモリアレイ領域４０９へのリフレッシュ動作の制御が行われ、図１１のＲｅｆｒｅｓｈ２のタイミングで第２のメモリアレイ領域４１０へのリフレッシュ動作の制御が行われる。つまり、図１１のＲｅｆｒｅｓｈ１、２のタイミング以外が、第１のメモリアレイ領域４０９のデータ読み出しや、第２のメモリアレイ領域４１０へのデータ書き込み、読み出し動作が行えるタイミングとなる。
【００６２】
上記のように第１のメモリアレイ領域４０９の揮発性メモリセル４０１の容量を増やして、リフレッシュの間隔を長くすることで、図１１のＲｅｆｒｅｓｈ１の破線で示される部分のリフレッシュ動作が不要となり、半導体記憶装置１１８が使用できるタイミングが増えることとなる。つまり、半導体装置１２１において半導体記憶装置１１８と論理回路を含む回路群１１９との間のデータ使用効率が向上できることとなる。
【００６３】
また、第１のメモリアレイ領域４０９のリフレッシュ間隔が長い為、半導体装置１２１が休止状態にある時の待機電力の低減も期待出来る。
また、第１の揮発性メモリセル４０１は２行毎にワード線４０５を共用している為、ワード線４０５の間にシールド線４１２を設けることが可能であり、プログラムとして読み込まれるデータ保持の信頼性向上に寄与出来る。
【００６４】
なお、半導体装置１２１の仕様に基づき、第１のメモリアレイ領域４０９と第２のメモリアレイ領域４１０との構成比を変更して配置することも容易に実現可能である。
【００６５】
［実施の形態３］
図６は、本発明の実施の形態３としての、揮発性のメモリアレイ領域および行ドライバ回路からなる領域１１７のさらに別の構成図を示している。
【００６６】
６０１は第１の揮発性メモリセル、６０２は第１の行ドライバ回路、６０３は第２の揮発性メモリセル、６０４は第２の行ドライバ回路、６０５はワード線、６０６はビット線、６０７はビット線選択トランジスタ、６０８はメインビット線、６０９は第１のメモリアレイ領域、６１０は第２のメモリアレイ領域、６１１は行ドライバ回路の駆動線で、これらは図２や図４に示したものにそれぞれ対応している。ただし、この図６のものでは、第１のメモリアレイ領域６０９において、第１の揮発性メモリセル６０１は、２列毎にビット線６０６を共用している。これにもとづき、隣り合うビット線６０６、６０６どうしの間にシールド線６１２を設けている。すなわち、ビット線６０６とシールド線６１２とが交互に配置されている。
【００６７】
第１の揮発性メモリセル６０１と第２の揮発性メモリセル６０３の構成は、図５に示すとおりである。すなわち、両者は、プロセス的に同一構造、同一形状で形成されている。
【００６８】
以下に、図１、５、６の構成における動作を、図１０、１１のタイミングチャートに基づき説明する。
【００６９】
まず、半導体装置１２１とその構成部分である半導体記憶装置１１８の基本動作について説明する。この基本動作は、実施の形態２の場合と同じであるが、念のために詳述する。
【００７０】
書き込み動作から説明する。図１の半導体装置１２１の外部端子群１２０から入力された制御信号、アドレス信号、データ信号は、論理回路を含む回路群１１９を経由して、制御信号線群１１３への制御信号、行および列アドレス線群１１５への行アドレス及び列アドレス、データ入力線群１１６への入力データとして出力される。
【００７１】
制御信号線群１１３への制御信号が制御回路兼リフレッシュ回路１１４に入力され、図１０のＮＲＡＳの立下りエッジに対応するタイミングでセンスリードライトアンプ回路１０６の制御信号１０８が出力され、センスリードライトアンプ回路１０６は、図６のメモリアレイ領域６０９もしくはメモリアレイ領域６１０のいずれかのビット線群６０６をプリチャージ状態に駆動する。
【００７２】
制御回路兼リフレッシュ回路１１４から、アドレス制御信号１１１が、図１０のＮＲＡＳ、ＮＣＡＳ信号として、アドレス入力回路１１２へ出力される。
行および列アドレス線群１１５への行アドレス及び列アドレスがアドレス入力回路１１２へ入力され、データ入力線群１１６への入力データがデータ入出力回路１０７へ入力される。
【００７３】
アドレス入力回路１１２は、図１０のＮＲＡＳの立下りエッジに対応するタイミングで、行アドレス１０９を図１０の行アドレスＲＡＤＤ（ｎ−０）として出力し、行デコーダ回路１０２に入力する。行デコーダ回路１０２からの出力値は行ドライバ回路１０３で駆動され、メモリアレイ領域１００、１０１の選択したメモリセル行の全ての揮発性メモリセルをアクセスする。
【００７４】
図６においては、図１の行デコーダ回路１０２からの出力は行ドライバ回路の駆動線６１１に相当し、行ドライバ回路６０２および６０４に入力されて、前記のようにプリチャージ状態に駆動されたビット線群６０６と直交するワード線群６０５に接続される行ドライバ回路６０２もしくは６０４のいずれかが動作する。
【００７５】
ここまでは、実施の形態１の場合と同じである。しかし、本実施の形態３では、駆動されたワード線群６０５に接続される全ての揮発性の第１のメモリセル６０１の値は、ビット線群６０６に各々揮発性メモリセル２個分が読み出され、また全ての揮発性の第２のメモリセル６０３の値は、ビット線群６０６に各々揮発性メモリセル１個分が読み出されて、センスリードライトアンプ回路１０６で増幅される。
【００７６】
この増幅されたビット線群６０６の値は、前記選択された全てのメモリセル行の揮発性メモリセル６０１の容量を２個分ずつ更新し、揮発性メモリセル６０３の容量を１個分ずつ更新する。
【００７７】
アドレス入力回路１１２は、図１０のＮＣＡＳの立下りエッジに対応するタイミングで、列アドレス１１０を図１０の列アドレスＣＡＤＤ（ｎ−０）として出力し、列デコーダ回路１０４に入力する。列デコーダ回路１０４からの出力値は、列ドライバ回路１０５で駆動され、メモリアレイ領域１００、１０１において選択したメモリセル列をアクセスする。
【００７８】
図６においては、図１の列ドライバ回路１０５からの出力は、ビット線群６０６に接続されるビット線選択トランジスタ６０７への入力に相当する。
アクセスされたメモリセル行とアクセスされたメモリセル列との交点となる揮発性メモリセル６０１なら２個の値、揮発性メモリセル６０３なら１個の値が、データ入出力回路１０７へ入力されたデータにより、図６のメインビット線６０８と選択トランジスタ６０７とを経由して、図１０のデータ入出力（ｎ−０）のタイミングで書き換えられる。
【００７９】
次に読み出し動作について説明する。読み出し動作においては、前記した書き込み動作において、揮発性メモリセル６０１なら２個の値、揮発性メモリセル６０３なら１個の値を増幅した後、データ入出力回路１０７から、図６のメインビット線６０８と選択トランジスタ６０７とを経由して、図１０のデータ入出力（ｎ−０）のタイミングで出力される。
【００８０】
次にリフレッシュ動作について説明する。リフレッシュ動作は、前記した読み出し動作で揮発性メモリセル６０１なら２個の値、揮発性メモリセル６０３なら１個の値の増幅を行い、ビット線選択トランジスタ６０７を選択しない動作を全てのワード線に対して順次行うことにより、実現することができる。
【００８１】
次に、本実施の形態３に特有の動作について説明する。
図１の半導体装置１２１において、半導体記憶装置１１８はこれら書き込み、読み出し、リフレッシュ動作の組み合わせにより使用される。
【００８２】
まず半導体装置１２１の初期動作時に、この半導体装置１２１の外部から、論理回路を含む回路群１１９の動作を決めるプログラムとなるデータが、半導体記憶装置１１８の第１のメモリアレイ領域６０９に書き込まれる。論理回路を含む回路群１１９は、動作途中で必要に応じて、第１のメモリアレイ領域６０９のデータを読み出して論理回路動作を行う。第２のメモリアレイ領域６１０へは、論理回路を含む回路群１１９の動作に従い、データの読み出しや書き込み動作が行われる。
【００８３】
このデータの読み出しや書き込み動作を行う間に、制御回路兼リフレッシュ回路１１４から、図１１のＲｅｆｒｅｓｈ１のタイミングで第１のメモリアレイ領域６０９へのリフレッシュ動作の制御が行われ、図１１のＲｅｆｒｅｓｈ２のタイミングで第２のメモリアレイ領域６１０へのリフレッシュ動作の制御が行われる。つまり、図１１のＲｅｆｒｅｓｈ１、２のタイミング以外が、第１のメモリアレイ領域６０９のデータ読み出しや、第２のメモリアレイ領域６１０へのデータ書き込み、読み出し動作が行えるタイミングとなる。
【００８４】
上記のように第１のメモリアレイ領域６０９の揮発性メモリセル６０１の容量を増やして、リフレッシュの間隔を長くすることで、図１１のＲｅｆｒｅｓｈ１の破線で示される部分のリフレッシュ動作が不要となり、半導体記憶装置１１８が使用できるタイミングが増えることとなる。つまり、半導体装置１２１において半導体記憶装置１１８と論理回路を含む回路群１１９との間のデータ使用効率が向上出来ることとなる。
【００８５】
また、第１のメモリアレイ領域６０９のリフレッシュ間隔が長い為、半導体装置１２１が休止状態にある時の待機電力の低減も期待出来る。
また、第１の揮発性メモリセル６０１は２列毎にビット線６０６を共用している為、ビット線６０６の間にシールド線６１２を設けることが可能であり、プログラムとして読み込まれるデータ保持の信頼性向上に寄与出来る。この点が、本実施の形態３における格別の動作である。
【００８６】
なお、半導体装置１２１の仕様に基づき、第１のメモリアレイ領域６０９と第２のメモリアレイ領域６１０の構成比を変更して配置することも容易に実現可能である。
【００８７】
［実施の形態４］
図７は、本発明の実施の形態４に係る、記憶装置を備えた半導体装置の構成を示している。ここでは、メモリアレイ領域７００が不揮発性メモリアレイ領域である点のみが図１の装置と相違する。その他は図１の装置と同様であるが、以下、念のために詳細に説明する。
【００８８】
すなわち、７２１は半導体装置で、論理回路を含む回路群７１９と、半導体記憶装置７１８とを有する。７２０は外部端子群である。論理回路を含む回路群７１９は、半導体記憶装置７１８にアクセス動作して所望の機能を発揮する。半導体記憶装置７１８は、メモリアレイ領域および行ドライバ回路からなる領域７１７を備える。
【００８９】
メモリアレイ領域および行ドライバ回路からなる領域７１７において、７００は不揮発性メモリセルをマトリックス状に配列したメモリアレイ領域、７０１は揮発性メモリセルをマトリックス状に配列したメモリアレイ領域、７０２はメモリアレイ領域７００とメモリアレイ領域７０１との行方向を選択指示する行デコーダ回路、７０３は行デコーダ回路７０２の値を駆動する行ドライバ回路である。半導体記憶装置７１８において、７０４はメモリアレイ領域７００とメモリアレイ領域７０１の列方向を選択指示する列デコーダ回路、７０５は列デコーダ回路７０４の値を駆動する列ドライバ回路である。７０６はセンスリードライトアンプ回路で、行ドライバ回路７０３で駆動された行デコーダ回路７０２の値および列ドライバ回路７０５で駆動された列デコーダ回路７０４の値により選択指示された不揮発性メモリセルもしくは揮発性メモリセルから読み出したデータを"１"または"０"に増幅するか、もしくは不揮発性メモリセルもしくは揮発性メモリセルに"１"または"０"を書き込む。７０７はセンスリードライトアンプ回路７０６からのデータを入出力するデータ入出力回路、７０８はセンスリードライトアンプ回路７０６の制御信号、７０９は行アドレス、７１０は列アドレス、７１１はアドレス制御信号である。７１２はアドレス入力回路で、行デコーダ回路７０２に行方向を指定する行アドレス７０９と、列デコーダ回路７０４に列方向を指定する前記列アドレス７１０とを、アドレス制御信号７１１に従い選択出力する。７１３は、不揮発性メモリセルへの書き込み動作、読み出し動作、もしくは揮発性メモリセルへの書き込み動作、読み出し動作、リフレッシュ動作を行わせる制御信号群、７１４はアドレス制御信号７１１を制御信号群７１３に従い出力する制御回路兼リフレッシュ回路、７１５は行および列アドレス線群、７１６はデータ入出力線群である。
【００９０】
図８は、図７のメモリアレイ領域および行ドライバ回路からなる領域７１７の一構成例を示している。
ここで、８０１は不揮発性メモリセル、８０２は第１の行ドライバ回路、８０３は揮発性メモリセル、８０４は第２の行ドライバ回路、８０５はワード線、８０６はビット線、８０７はビット線選択トランジスタ、８０８はメインビット線、８０９は第１のメモリアレイ領域、８１０は第２のメモリアレイ領域、８１１は行ドライバ回路の駆動線である。
【００９１】
図９において、（ａ）は不揮発性メモリセル８０１、（ｂ）は揮発性メモリセル８０３である。両者は、プロセス的には異なる構造を持つとともに、Ｙ方向の大きさが同じに形成されている。
【００９２】
以下に、図７、８、９の構成における動作を、図１０、１１のタイミングチャートに基づき説明する。この動作は、実施の形態１の場合とほぼ同じであるが、念のために詳述する。
【００９３】
まず、半導体装置７２１とその構成部分である半導体記憶装置７１８の基本動作について説明する。
書き込み動作から説明する。図７の半導体装置７２１の外部端子群７２０から入力された制御信号、アドレス信号、データ信号は、論理回路を含む回路群７１９を経由して、制御信号線群７１３への制御信号、行および列アドレス線群７１５への行アドレス及び列アドレス、データ入力線群７１６への入力データ、として出力される。
【００９４】
制御信号線群７１３への制御信号が制御回路兼リフレッシュ回路７１４に入力され、図１０のＮＲＡＳの立下りエッジに対応するタイミングでセンスリードライトアンプ回路７０６の制御信号７０８が出力され、センスリードライトアンプ回路７０６は、図８のメモリアレイ領域８０９もしくはメモリアレイ領域８１０のいずれかのビット線群８０６をプリチャージ状態に駆動する。
【００９５】
制御回路兼リフレッシュ回路７１４から、アドレス制御信号７１１が、図１０のＮＲＡＳ、ＮＣＡＳ信号として、アドレス入力回路７１２へ出力される。
行および列アドレス線群７１５への行アドレス及び列アドレスがアドレス入力回路７１２へ入力され、データ入力線群７１６への入力データがデータ入出力回路７０７へ入力される。
【００９６】
アドレス入力回路７１２は、図１０のＮＲＡＳの立下りエッジに対応するタイミングで、行アドレス７０９を、図１０の行アドレスＲＡＤＤ（ｎ−０）として出力し、行デコーダ回路７０２に入力する。行デコーダ回路７０２からの出力値は行ドライバ回路７０３で駆動され、メモリアレイ領域７００もしくは７０１の選択したメモリセル行の全ての不揮発性メモリセル８０１もしくは揮発性メモリセル８０３をアクセスする。
【００９７】
図８においては、図７の行デコーダ回路７０２からの出力は行ドライバ回路の駆動線７１１に相当し、行ドライバ回路８０２および８０４に入力されて、前記のようにプリチャージ状態に駆動されたビット線群８０６と直交するワード線群８０５に接続される行ドライバ回路８０２もしくは８０４のいずれかが動作する。駆動されたワード線群８０５に接続される全ての不揮発性メモリセル８０１もしくは揮発性メモリセル８０３の値は、ビット線群８０６に読み出され、センスリードライトアンプ回路８０６で増幅される。
【００９８】
増幅されたビット線群８０６の値は、選択された全てのメモリセル行の不揮発性メモリセル８０１もしくは揮発性メモリセル８０３の容量を更新する。
アドレス入力回路７１２は、図１０のＮＣＡＳの立下りエッジに対応するタイミングで、列アドレス７１０を図１０の列アドレスＣＡＤＤ（ｎ−０）として出力し、列デコーダ回路７０４に入力する。列デコーダ回路７０４からの出力値は、列ドライバ回路７０５で駆動され、不揮発性メモリアレイ領域７００もしくは揮発性メモリアレイ領域７０１において選択したメモリセル列をアクセスする。
【００９９】
図８においては、図７の列ドライバ回路８０５からの出力は、ビット線群８０６に接続されるビット線選択トランジスタ８０７への入力に相当する。
アクセスされたメモリセル行とアクセスされたメモリセル列との交点となる不揮発性メモリセル８０１もしくは揮発性メモリセル８０３の値が、図７のデータ入出力回路７０７へ入力されたデータにより、図８のメインビット線８０８と選択トランジスタ８０７とを経由して、図１０のデータ入出力（ｎ−０）のタイミングで書き換えられる。
【０１００】
次に読み出し動作について説明する。読み出し動作は、次のようにして行われる。すなわち、前記した書き込み動作において、不揮発性メモリセル８０１もしくは揮発性メモリセル８０３の値を増幅した後、データ入出力回路７０７から、図８のメインビット線８０８と選択トランジスタ８０７とを経由して、図１０のデータ入出力（ｎ−０）のタイミングで出力される。
【０１０１】
次にリフレッシュ動作について説明する。リフレッシュ動作は、前記した読み出し動作で、メモリアレイ領域８１０の揮発性メモリセルの値のみの増幅を行い、ビット線選択トランジスタ８０７を選択しない動作を全てのワード線に対して順次行うことにより、実現することができる。
【０１０２】
次に、本実施の形態４に特有の動作について説明する。
図７の半導体装置７２１において、半導体記憶装置７１８はこれら書き込み、読み出し、リフレッシュ動作の組み合わせにより使用される。
【０１０３】
まず半導体装置７２１の初期動作時に、半この導体装置７２１の外部から、論理回路を含む回路群７１９の動作を決めるプログラムとなるデータが、半導体記憶装置７１８の第１のメモリアレイ領域８０９に書き込まれる。論理回路を含む回路群７１９は、動作途中で必要に応じて、第１のメモリアレイ領域８０９のデータを読み出して論理回路動作を行う。第２のメモリアレイ領域８１０へは、論理回路を含む回路群７１９の動作に従い、データの読み出しや書き込み動作が行われる。
【０１０４】
このデータの読み出しや書き込み動作を行う間に、制御回路兼リフレッシュ回路７１４から、図１１のＲｅｆｒｅｓｈ２のタイミングで第２のメモリアレイ領域８１０へのリフレッシュ動作の制御が行われる。つまり、図１１のＲｅｆｒｅｓｈ２のタイミング以外が、第１のメモリアレイ領域８０９のデータ読み出しや、第２のメモリアレイ領域８１０へのデータ書き込み、読み出し動作が行えるタイミングとなる。
【０１０５】
このように第１のメモリアレイ領域８０９のリフレッシュを不要とすることで、図１１のＲｅｆｒｅｓｈ１のリフレッシュ動作が不要となり、半導体記憶装置７１８が使用できるタイミングが増えることとなる。つまり、半導体装置７２１において半導体記憶装置７１８と論理回路を含む回路群７１９との間のデータ使用効率が向上出来ることとなる。
【０１０６】
また、第１のメモリアレイ領域８０９のリフレッシュが不要である為、半導体装置７２１が休止状態にある時の待機電力の低減も期待出来る。
なお、半導体装置７２１の仕様に基づき、第１のメモリアレイ領域８０９と第２のメモリアレイ領域８１０との構成比を変更して配置する事も容易に実現可能である。
【産業上の利用可能性】
【０１０７】
本発明の記憶装置を備えた半導体装置は、修正プログラムが書き込まれるメモリ領域のみ、電荷保持容量を増やしてデータ保持時間を伸ばすことで、修正プログラム領域のリフレッシュ動作の回数を減らすことが可能となり、データ処理の帯域を広げる効果が得られ、半導体装置が休止状態にある時の待機電力の低減も期待出来るものであって、異なる容量の揮発性および、または不揮発性のメモリセルを混在させた、記憶装置を備えた半導体装置として有用である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の形態の記憶装置を備えた半導体装置のブロック図
【図２】図１における要部の詳細構成の一例を示す図
【図３】図２におけるメモリセルの構成を示す図
【図４】図１における要部の詳細構成の他の例を示す図
【図５】図４におけるメモリセルの構成を示す図
【図６】図１における要部の詳細構成のさらに他の例を示す図
【図７】本発明の他の実施の形態の記憶装置を備えた半導体装置のブロック図
【図８】図７における要部の詳細構成の一例を示す図
【図９】図８におけるメモリセルの構成を示す図
【図１０】本発明の実施の形態の記憶装置を備えた半導体装置の動作を示すタイミングチャート
【図１１】本発明の実施の形態の記憶装置を備えた半導体装置の他の動作を示すタイミングチャート
【符号の説明】
【０１０９】
１００    揮発性メモリアレイ領域
１０１    揮発性メモリアレイ領域
１０２    行デコーダ回路
１０３    行ドライバ回路
１１７    メモリアレイ領域および行ドライバ回路からなる領域
２０１    第１のメモリセル
２０２    第１の行ドライバ回路
２０３    第２のメモリセル
２０４    第２の行ドライバ回路
２０９    第１のメモリアレイ領域
２１０    第２のメモリアレイ領域
【図１】
2006114088.tif 000003
【図２】
2006114088.tif 000004
【図３】
2006114088.tif 000005
【図４】
2006114088.tif 000006
【図５】
2006114088.tif 000007
【図６】
2006114088.tif 000008
【図７】
2006114088.tif 000009
【図８】
2006114088.tif 000010
【図９】
2006114088.tif 000011
【図１０】
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【図１１】
2006114088.tif 000013