(57)【要約】【課題】ロードストア型マイクロコンピュータ内部の割込処理と通常処理において、ＲＡＭを共有している場合、同時にアクセスを行っても、優先順位の高い割込処理により別処理の生成データが変更又は上書きされることなくＲＡＭにデータストアする。【解決手段】アドレス判定装置１０２は、複数の処理からアクセスされる共有アドレスエリアを有し、ＲＡＭ１０４に格納されるアドレスが共有アドレスエリアに含まれる場合に処理優先度判定装置１０５へ信号を送り、処理優先度判定装置１０５は、アドレス判定装置１０２から信号を受けたとき、実行されている処理の種類に応じて優先度の高低を判定し、割込マスク制御装置１０８は、処理優先度判定装置１０５により、実行されている処理が優先度の低い処理であると判定されたとき、割込処理をマスクするように割込マスク制御装置１０８へ指示する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ロードストア型のマイクロコンピュータにおいて、
複数の処理によりアクセスされる共有エリアを有するＲＡＭに対してアクセスしたアドレスが共有アドレスエリアに含まれることを判定するアドレス判定装置と、
前記アドレスが共有アドレスエリアに含まれる場合に前記ＲＡＭに対するアクセスの処理優先度を判定する処理優先度判定装置と、
前記処理優先度が低い場合に割り込み処理を禁止させる制御装置と、
を備えるマイクロコンピュータ。
【請求項２】
請求項１記載のマイクロコンピュータであって、
前記共有アドレスエリアの開始および終了を指定する開始アドレス指定レジスタおよび終了アドレス指定レジスタを備えるマイクロコンピュータ。
【請求項３】
請求項２記載のマイクロコンピュータであって、
前記開始アドレス指定レジスタおよび前記終了アドレス指定レジスタを複数備えるマイクロコンピュータ。
【請求項４】
請求項１記載のマイクロコンピュータであって、
前記共有アドレスエリアを任意のアドレスで指定するアドレス指定テーブルを備えるマイクロコンピュータ。
【請求項５】
ロードストア型のマイクロコンピュータにおいて、
複数の処理によりアクセスされる共有エリアを有するＲＡＭのデータをロードするレジスタと、
複数の処理によりアクセスされる共有エリアを有するＲＡＭに対してアクセスしたアドレスが共有アドレスエリアに含まれることを判定するアドレス判定装置と、
前記アドレスが共有アドレスエリアに含まれる場合に前記ＲＡＭに対するアクセスの処理優先度を判定する処理優先度判定装置と、
前記処理優先度が低い場合に割り込み処理を禁止させる制御装置と、
を備えるマイクロコンピュータ。
【請求項６】
請求項1から５の何れか一項記載のマイクロコンピュータであって、
前記制御装置に対する前記処理優先度判定装置の判定結果の供給を制御する手段を備えるマイクロコンピュータ。
【請求項７】
複数の処理によりアクセスされる共有エリアを有するＲＡＭのデータをロードする、ロードストア型のマイクロコンピュータが搭載するレジスタとは異なる共有ＲＡＭ用レジスタを用いて前記ＲＡＭに対するアクセスを行い、前記共有ＲＡＭ用レジスタにデータがロードされた場合に割り込みを禁止し、前記共有ＲＡＭ用レジスタから前記ＲＡＭへデータを戻す場合に割り込みを許可して前記ＲＡＭをアクセスする命令を生成するコンパイル方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータに関し、特に割込処理と通常処理の共有ＲＡＭアクセスを排他制御するアクセス制御機能を備えるマイクロコンピュータに関する。
【背景技術】
【０００２】
従来、マイクロコンピュータ内部の割込処理や通常処理において、ＲＡＭを共有して使用する場合、ＯＳを内蔵し、ＯＳの共有資源管理機能を用いてＲＡＭの排他制御を行う手法が用いられていた。ＯＳを内蔵しない場合、ソフトウェアにより割込処理を禁止したり、予め各処理間でＲＡＭを共有せずにソフトウェアを設計し、共有ＲＡＭ自体を使用しないようにしていた。また複数のＣＰＵで構成されたシステムでは、一方のＣＰＵが他方のＣＰＵで使用されているＲＡＭアドレスを常に監視し、他方のＣＰＵでアクセス中の処理を中断し、アクセスが終了したときに再度アクセスを再開するといった手法が開示されている（例えば、特許文献１参照）。
【特許文献１】特開平５−２５２３号公報
【０００３】
一般に、ロードストア型のマイクロコンピュータでは、ＲＡＭのデータを変更する場合、一度ＲＡＭのデータをレジスタに読出し(ロード)を行い、レジスタに対してインクリメントや論理演算等を行った後、レジスタの値をＲＡＭに戻す(ストア)といった命令が実行される。一方、マイクロコンピュータが実行する処理において、外部からの要求や時間経過などをトリガに処理を実行する必要がある場合、割込処理を用いて優先度の高い処理を実行する。
【０００４】
これら割込処理と通常時実行される処理との間で、同一アドレスのＲＡＭにアクセスする場合、通常処理内でＲＡＭのデータをレジスタへロードしストアする前に割込処理へ移行してしまうと、割込処理でＲＡＭのデータを書換えた後、通常処理へ戻った際に割込処理内で書換えられたＲＡＭ情報を上書きしてしまうという問題が発生する。
【０００５】
このため、一般的に共有ＲＡＭからロードする前にソフトウェアにより割込みを禁止するといった手法や、ＯＳをマイクロコンピュータに搭載しＯＳのセマフォ管理機構によりＲＡＭアクセスを排他するといった手法が用いられる。
【０００６】
しかしながら、上記従来のソフトウェアによるＲＡＭアクセス制御管理ではソフトウェア設計者のアルゴリズムに依存するため、アルゴリズムによって割込禁止処理が漏れる事態が生じた場合、不具合が発生する可能性がある。また、ソフトウェアで対策するため、内蔵するＲＯＭ１３０のメモリサイズが増加するといった課題がある。また、ＯＳを搭載する構成では、プロセスユニット自体の処理速度やＲＯＭ１３０のメモリサイズの点から、小規模のシステムには向かないといった課題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来のソフトウェアによるＲＡＭアクセス制御管理にあっては、ソフトウェア設計者のアルゴリズムに依存するため、アルゴリズムによって割込禁止処理が漏れる事態が生じた場合、不具合が発生する可能性がある。また、ソフトウェアで対策するため、ソフトウェアを格納するＲＯＭサイズが増加するといった課題がある。また、ＯＳを搭載する構成では、ＰＵ自体の処理速度やＲＯＭサイズの点から、小規模のシステムには向かないといった課題がある。
【０００８】
本発明の目的は、ＲＡＭの同時アクセスを排他的に制御するためのソフトウェアによる割込マスク制御を不要とすることによってＲＯＭサイズを縮小し、ソフトウェア設計者が設計漏れにより割込禁止処理を行わない場合でも不具合を回避することにある。
【課題を解決するための手段】
【０００９】
本発明のマイクロコンピュータは、ロードストア型のマイクロコンピュータにおいて、複数の処理によりアクセスされる共有エリアを有するＲＡＭに対してアクセスしたアドレスが共有アドレスエリアに含まれることを判定するアドレス判定装置と、前記アドレスが共有アドレスエリアに含まれる場合に前記ＲＡＭに対するアクセスの処理優先度を判定する処理優先度判定装置と、前記処理優先度が低い場合に割り込み処理を禁止させる制御装置とを備える。
【００１０】
この構成により、ＣＰＵからの命令により共有ＲＡＭのデータをレジスタへ読み出し後、再度レジスタから共有ＲＡＭへデータを戻すロードストアシーケンスを実行する際にアクセスしたアドレスを判定し、ＣＰＵ内で実行される割込処理や通常処理などの処理優先順位を判定し、共有ＲＡＭエリアのアドレスを参照してロードストアシーケンスを実行することによって、ＲＡＭへの通常処理と割込処理からのアクセスによる不整合をなくす機能が実現できる。
【発明の効果】
【００１１】
本発明によれば、ソフトウェアによる割込みのマスク制御を不要にできるため、ソフトウェア設計者に依存する結果もたらされる設計漏れ等の不具合の発生を防止し、ソフトウェア処理も不要となるため、ＲＯＭサイズを縮小することが可能である。また、ＯＳの搭載を必要とせず小規模なシステム上でも実現可能であるため、システムのコスト増加を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図１は、本発明の実施の形態に係る共有ＲＡＭアクセス制御装置１００の構成を示すブロック図である。共有ＲＡＭアクセス制御装置１００は、マイクロコンピュータの内部バス１０１を介して優先順位の高い処理を実行するための割込制御処理装置１２６を備える。共有ＲＡＭアクセス制御装置１００は、内蔵のＲＡＭ１０４の書換えを行う際は、一旦内部のデータレジスタ１０９にＲＡＭ１０４のデータをロードして読出し、データレジスタ１０９の値を変更後、再度データレジスタ１０９からＲＡＭ１０４へデータをストアして戻すロードストア型のマイクロコンピュータである。
【００１３】
共有ＲＡＭアクセス制御装置１００が内蔵するＲＡＭ１０４は、割込処理及び通常処理の両処理によってアクセスされる共有ＲＡＭエリアを持つ。また、ＣＰＵからの命令により共有するＲＡＭ１０４のデータをデータレジスタ１０９へ読み出し後、再度データレジスタ１０９からＲＡＭ１０４へデータを戻す一連処理を実行する際、アクセスしたＲＡＭ１０４のアドレスを判定するアドレス判定装置１０２を備える。さらに、アドレス判定装置１０２から出力されるアドレス判定信号１０６を入力し、内部ＣＰＵ内で実行される割込処理、ＲＡＭ１０４へアクセスした処理の優先順位を判定する処理、及び通常処理などの処理優先順位を判定する処理優先度判定装置１０５を備え、処理優先度判定装置１０５から出力される処理優先度判定信号１０７の反転入力と内蔵する周辺機器などのペリフェラル１１０からの割込信号入力との論理積１０３の出力信号を入力する割込マスク制御装置１０８を備える。割込マスク制御装置１０８は、アドレス判定装置１０２の判定結果と、処理優先度判定装置１０５の判定結果に基づいて割込制御装置１２６に対し割込禁止制御信号を送信する。
【００１４】
アドレス判定装置１０２は共有アドレスエリアを有し、ＣＰＵから内部メモリのデータを読み出す際、アクセスしているＲＡＭ１０４のアドレスがＲＡＭ１０４の共有ＲＡＭエリア内かどうか判定する。ＲＡＭ１０４のデータアドレスが共有ＲＡＭエリアであった場合、処理優先度判定装置１０５は、アクセスした処理が優先度の高い処理かどうか判定する。優先度が低い処理からのアクセスであった場合、割込制御装置１２６に対して割込みをマスクすることにより、割込禁止する。割込処理と通常処理の共有ＲＡＭ１０４へのアクセスを排他制御するので、共有ＲＡＭ１０４への同時アクセスによって生じる不整合が解決できる。
【００１５】
このように、アドレス判定装置１０２は、複数の処理からアクセスされる共有アドレスエリアを有し、ＲＡＭ１０４に格納されるアドレスが共有アドレスエリアに含まれる場合に処理優先度判定装置１０５へ信号を送り、処理優先度判定装置１０５は、アドレス判定装置１０２から信号を受けたとき、実行されている処理の種類に応じて優先度の高低を判定し、割込マスク制御装置１０８は、処理優先度判定装置１０５により、実行されている処理が優先度の低い処理であると判定されたとき、割込処理をマスクするように割込マスク制御装置１０８へ指示する。
【００１６】
ＲＡＭ１０４のデータを書換える際には、命令実行制御部１２４の命令により内蔵ＲＡＭ１０４のデータをデータレジスタ１０９にロードする。次いで、データレジスタ１０９の値に対し、論理演算や算術演算等の演算処理を施し、再度データレジスタ１０９から内蔵ＲＡＭ１０４へデータをストアすることにより、内蔵ＲＡＭ１０４のデータを変更する。この制御において、アドレス判定装置１０２は内蔵ＲＡＭ１０４からロードするデータアドレスと所定の共有アドレスエリアとの比較を行う。比較結果が共有ＲＡＭのデータアドレスと合致した場合、アドレス判定装置１０２は、アドレス判定信号１０６を高レベルにする。処理優先度判定装置１０５は、高レベルのアドレス比較信号１０６が入力されると、入力されたタイミングに実行されている処理の優先順位判定を行う。優先順位判定の結果、実行されている処理の優先度が低い場合、処理優先度判定装置１０５は、処理優先度判定信号１０７を高レベルに設定する。処理優先度は、多重割込みが許可されていないシステムでは、割込処理の優先度が高く、通常時実行される処理が低優先度の処理となる。多重割込みが許可されているシステムでは、許可されている割込みレベルが最優先レベルの割込処理が高優先と判定され、それ以外の処理は低優先と判定される。処理優先順位が低優先処理と判定されると、処理優先度判定装置１０５は処理優先度判定信号１０７を高レベルに設定する。処理優先度判定信号１０７が論理積１０３を介して割込マスク制御装置１０８へ入力されることで、内蔵ペリフェラル１１０からの割込要求がマスクされる。さらにデータレジスタ１０９の値を書換え後、データレジスタ１０９の値を内蔵ＲＡＭ１０４へストアする際に、アドレス判定装置１０２はアドレス判定信号１０６を低レベルにすると同時に、処理優先度判定信号１０７も低レベルに設定する。
【００１７】
以上により、各処理の間で共有されたＲＡＭ１０４のデータを変更する間、割込み制御がマスクされ、割込処理と通常処理、または優先度の異なる割込処理間でのＲＡＭ１０４へのアクセスが排他され、各処理の間で同一のＲＡＭ１０４に同時アクセスする問題を解決することができる。実施の形態１では、後述するように、アドレス判定装置１０２は、マイクロコンピュータ毎に固定されたアドレス空間の共有ＲＡＭエリアのデータを比較する。
（実施の形態２）
図２は本発明の実施の形態２の共有ＲＡＭアクセス制御装置２００の構成を示すブロック図である。共有ＲＡＭアクセス制御装置２００は、共有ＲＡＭエリアの開始アドレスと終了アドレスを指定する、共有ＲＡＭエリア指定レジスタ１１２を有する。その他は、実施の形態１と同一である。
【００１８】
共有するＲＡＭ１０４へのロードストアアクセス制御において、アドレス判定装置１０２はアクセスされたＲＡＭ１０４のデータアドレスと、共有ＲＡＭエリア指定アドレス１１２との比較を行い、アクセスしたＲＡＭ１０４のデータアドレスが共有ＲＡＭエリアと一致した場合、アドレス比較信号１０６を高レベルに設定する。
【００１９】
（実施の形態３）
図３は本発明の実施の形態３の共有ＲＡＭアクセス制御装置３００の構成を示すブロック図である。共有ＲＡＭアクセス制御装置３００は、共有するＲＡＭ１０４のアドレスを指定するアドレス指定テーブル１１３を有する。アドレス指定テーブル１１３には、共有するＲＡＭ１０４のアドレスを指定定する。その他は、実施の形態１と同一である。
【００２０】
共有するＲＡＭ１０４へのロードストアアクセス制御において、アドレス判定装置１０２はアクセスされたＲＡＭ１０４のアドレスが、アドレス指定テーブル１１３に指定されたアドレスと一致するか否か比較をし、アクセスしたＲＡＭ１０４のアドレスがアドレス指定テーブル１１３に存在する場合、アドレス比較信号１０６を高レベルに設定する。
【００２１】
（実施の形態４）
図４は、本発明の実施の形態４の共有ＲＡＭアクセス制御装置４００の構成を示すブロック図である。構成要素１０１、１０３、１０４、１０５、１０７、１０８、１０９、１１０、１２２、１２４、１２６、１３０は、実施の形態１に示した構成と同一であるので説明を省略する。共有ＲＡＭ用データレジスタ２０１は共有するＲＡＭ１０４のデータをロードする。アクセス信号２０２は、各処理の優先度を指定するために共有ＲＡＭ用データレジスタ２０１から出力された制御信号である。共有ＲＡＭアクセス制御装置４００の内蔵ＲＡＭ１０４へのロードストアアクセス制御において、アクセスするＲＡＭ１０４が共有ＲＡＭである場合、共有ＲＡＭ用データレジスタ２０１を介し、処理を実行する。共有ＲＡＭ用データレジスタ２０１は、ロードされると、共有ＲＡＭ用データレジスタ２０１のアクセス信号２０２を高レベルに設定する。アクセス信号２０２が処理優先度判定装置１０５へ入力され、実施の形態１と同様に割り込みをマスクする。共有ＲＡＭ用データレジスタ２０１から共有するＲＡＭ１０４へストアされると、共有ＲＡＭ用データレジスタ２０１は、アクセス信号２０２を低レベルに設定し、割込みを再度許可する。以上により、各処理間で共有されたＲＡＭ１０４のデータを変更する間、割込み制御がマスクされ、割込処理と通常処理、または優先度の異なる割込処理間でのＲＡＭ１０４へのアクセスが排他され、各処理間で同一ＲＡＭ１０４に同時アクセスする問題点を解決することができる。このように、共有するＲＡＭ１０４のデータをレジスタへ読み出し後、再度レジスタから共有ＲＡＭへ戻すシーケンスにおいて、読み出すレジスタを通常のレジスタとは異なる、共有ＲＡＭ用データレジスタ２０１をさらに備え、共有ＲＡＭ用データレジスタ２０１にデータが読出された場合に割込禁止し、共有ＲＡＭ用データレジスタ２０１からＲＡＭ１０４へデータを戻す際に割込許可する。
【００２２】
（実施の形態５）
図５は、本発明の実施の形態５の共有ＲＡＭアクセス制御装置５００の構成を示すブロック図である。共有ＲＡＭアクセス制御装置５００は、共有するＲＡＭ１０４へのアクセスが有効であるか無効であるか切替制御する有効無効切換装置１１４を有する。その他は、実施の形態１と同一である。
【００２３】
有効無効切換装置１１４は、処理優先度判定信号１０７の信号を割込マスク制御装置１０８へ入力させるかどうか指定するレジスタと信号切換スイッチ２から構成される。有効無効切換装置１１４が信号切換スイッチ２を開放し無効状態に切替えることによって、共有ＲＡＭアクセス制御機能５００を実装しないマイクロコンピュータ上に実装された従来ソフトウェアを使用できる。このようにアドレス判定装置１０２及び割込マスク制御装置１０８の出力信号を、割込マスク制御装置１０８へ入力するかどうか指定するレジスタを備えることによって、共有するＲＡＭ１０４へのアクセス制御動作の許可又は禁止を設定できる。
【００２４】
図６は、実施の形態１のＲＡＭ空間を説明するための概念図である。ＲＡＭ１０４のＲＡＭ空間は、各処理がデータをアクセスするための共有ＲＡＭエリア６２を有する。実施の形態１の共有ＲＡＭ１０４のアドレス空間は所定の値に固定したままである。例えば、優先順位の低い低優先処理等から書込み要求がある場合、このアドレス空間の共有ＲＡＭエリア６２が使用される。アドレス判定装置１０２は、マイクロコンピュータ毎に固定されたメモリエリア６４のアドレス空間の共有ＲＡＭエリア６２のデータを比較する。
【００２５】
図７は、実施の形態２のＲＡＭ空間を説明する概念図である。開始アドレス６６及び終了アドレス６８を任意に設定することにより、共有するＲＡＭ１０４の共有ＲＡＭエリア６２の範囲を任意に設定可能である。また、共有ＲＡＭエリア指定レジスタ１１２を複数持つことにより、共有ＲＡＭエリア６２を複数に分割しても良い。
【００２６】
図８の（Ａ）は、実施の形態３において共有するＲＡＭのアドレス指定テーブルを例示し、（Ｂ）は共有するＲＡＭのメモリエリア６４の構成を示す。このアドレス指定テーブル１１３は、例えば、第一の共有エリアの開始アドレス及び終了アドレスのデータを格納するaddress ＲＡＭ＿Ａ８１、第二の共有エリアの開始アドレス及び終了アドレスのデータを格納するaddress ＲＡＭ＿Ｂ８７を含む。第一の共有エリアＲＡＭ＿Ａ８３の開始アドレス８２及び終了アドレス８４、第二の共有エリアＲＡＭ＿Ｂ８９の開始アドレス８６及び終了アドレス８８、等のアドレスは任意に設定可能であり、共有するＲＡＭ１０４の各共有エリアを連続して保持する必要はない。
【００２７】
図９は、共用ＲＡＭ用レジスタを使用して生成されたアセンブラ命令の一例を説明するリストである。Ｃ言語で記述された左側のプログラムが、太枠矢印で示す方向にコンパイルして右側のアセンブラ言語のプログラムに変換されたことを例示する。このプログラム例は、共用ＲＡＭエリアｗｏｒｋと共用ＲＡＭ用レジスタＤ４との間のデータ移動を示す。通常、アセンブラ言語により、共有ＲＡＭ用データレジスタを使用した命令をソフトウェア設計者が作成するが、プログラムをＣ言語のような高級言語で作成する場合は、共有ＲＡＭへアクセスする命令を生成するコンパイラを使用しても良い。このコンパイラは、汎用データレジスタ、例えばＤ０を用いることなく、共有ＲＡＭ専用のデータレジスタ、例えばＤ４を用いる命令として生成することを特徴とする。また、汎用のデータレジスタ、例えばＤ０が複数有る場合、それらの中でいくつかのレジスタを共有ＲＡＭ用データレジスタとして割り当てることにより、マイコンコアの変更を伴わず、実現可能である。その場合は、プログラムリストのＤ４がＤ０となる。
【００２８】
以上説明したように、本発明の共有ＲＡＭアクセス制御装置は、ＲＡＭの同時アクセスを排他的に制御するためのソフトウェアによる割込みマスク制御を不要にできるためＲＯＭのメモリサイズを縮小できる。また、ソフトウェア設計者が設計漏れにより割込禁止処理を行わない場合でも不具合を回避できる特徴を有し、マイクロコンピュータ応用機器に搭載可能である。またＯＳ搭載不要のため、比較的小規模のマイクロコンピュータ応用機器にも適用できる。一般に、割込処理のタイミングによりＲＡＭが書換えられる不具合の解析には多大なデバッグ工数を必要とするが、それらの工数も排除することができる。
【００２９】
以上説明したように、本発明の共有ＲＡＭアクセス制御装置は、ＲＡＭの同時アクセスを排他的に制御するためのソフトウェアによる割込みマスク制御を不要にできるためＲＯＭサイズを縮小できるという利点がある。また、ＯＳ搭載不要のため、比較的小規模のマイクロコンピュータ応用機器にも適用できる。さらに、割込処理のタイミングによりＲＡＭが書換えられる不具合の解析に多大な工数を必要とするデバッグ工数等の保守工数も排除することができる。
【産業上の利用可能性】
【００３０】
本発明のマイクロコンピュータは、ＲＡＭの同時アクセスを排他的に制御するためのソフトウェアによる割込みマスク制御を不要にできるためＲＯＭサイズの縮小が実現でき、ソフトウェア設計者が設計漏れにより割込禁止処理を行わない場合でも不具合を回避できる特徴を有し、またＯＳ搭載不要のため比較的小規模のマイクロコンピュータ応用機器に有用である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１の共有ＲＡＭアクセス制御装置の構成を示すブロック図である。
【図２】本発明の実施の形態２の共有ＲＡＭアクセス制御装置の構成を示すブロック図である。
【図３】本発明の実施の形態３の共有ＲＡＭアクセス制御装置の構成を示すブロック図である。
【図４】本発明の実施の形態４の共有ＲＡＭアクセス制御装置の構成を示すブロック図である。
【図５】本発明の実施の形態５の共有ＲＡＭアクセス制御装置の構成を示すブロック図である。
【図６】本発明の実施の形態１のＲＡＭ空間を説明する概念図である。
【図７】本発明の実施の形態２のＲＡＭ空間を説明する概念図である。
【図８】（Ａ）は、実施の形態３において共有するＲＡＭのアドレス指定テーブルを例示し、（Ｂ）は共有するＲＡＭのメモリエリアの構成を示す。
【図９】共用ＲＡＭ用レジスタを使用して生成されたアセンブラ命令の一例を説明するリストである。
【符号の説明】
【００３２】
１０１  内部バス
１０２  アドレス判定装置
１０３  論理積
１０４  ＲＡＭ
１０５  処理優先度判定装置
１０６  アドレス判定信号
１０７  処理優先度判定信号
１０８  割込マスク制御装置
１０９  データレジスタ
１１０  内蔵ペリフェラル
２０１  共有ＲＡＭ用データレジスタ
２０２  アクセス信号
【図１】
2006243941.tif 000003
【図２】
2006243941.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2006243941.tif 000008
【図７】
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【図８】
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【図９】
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