(57)【要約】【課題】  低速なテスタを用いてテストを行うことが可能な同期型の半導体記憶装置を提供する。【解決手段】  ミニアレイ１００〜１０３と、シリアル−パラレル変換回路１４０とを備える。シリアル−パラレル変換回路１４０は、内部クロックＩＣＬＫに同期して連続的に入力される複数のデータのうち、連続する２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された２つのデータを内部クロックＩＣＬＫに同期して連続的に出力する。本発明による半導体記憶装置に対してテストを行う場合、内部クロックＩＣＬＫの整数倍の周期を持った外部クロックＥＣＬＫがハイレベル又はローレベルに固定されている期間において１つのデータを書き込むことにより、連続するデータを互いに異なるミニアレイに割り当てることが可能となる。【選択図】          図２
2006277872.tif 000002
【特許請求の範囲】
【請求項１】
複数のミニアレイと、外部から供給されるデータを前記複数のミニアレイに書き込むとともに、前記複数のミニアレイから読み出されたデータを外部に出力するシリアル−パラレル変換回路とを備え、
前記シリアル−パラレル変換回路は、内部クロックに同期して連続的に入力される複数のデータのうち、連続する少なくとも２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された少なくとも２つのデータを前記内部クロックに同期して連続的に出力することを特徴とする半導体記憶装置。
【請求項２】
前記シリアル−パラレル変換回路は、それぞれ異なるミニアレイに対して割り当てられた複数のシフトレジスタを備え、前記複数のシフトレジスタには互いに位相の異なるシフトクロックが供給されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記シリアル−パラレル変換回路は、それぞれ異なるミニアレイに対して割り当てられた複数の書き込み用シフトレジスタを備え、前記複数の書き込み用シフトレジスタには互いに位相の異なる書き込み用シフトクロックが供給され、前記複数の書き込み用シフトレジスタに含まれる初段のラッチ回路には、外部から供給されるデータが共通に供給されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記シリアル−パラレル変換回路は、前記複数の書き込み用シフトレジスタを構成するラッチ回路に保持されたデータを、２以上のミニアレイに対して同時に書き込む手段をさらに備えていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記シリアル−パラレル変換回路は、それぞれ異なるミニアレイに対して割り当てられた複数の読み出し用シフトレジスタを備え、前記複数の読み出し用シフトレジスタには互いに位相の異なる読み出し用シフトクロックが供給され、前記複数の読み出し用シフトレジスタに含まれる最終段のラッチ回路が出力するデータは、外部へ出力すべきデータを受ける出力制御回路に共通に供給されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記シリアル−パラレル変換回路は、前記複数の読み出し用シフトレジスタを構成するラッチ回路に対して、２以上のミニアレイから読み出されたデータを同時に供給する手段をさらに備えていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記出力制御回路には、前記内部クロックに同期した互いに位相の異なる複数のタイミング信号が供給され、前記出力制御回路は、前記複数のシフトレジスタより供給されるデータを前記タイミング信号に同期して外部に出力することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記内部クロックは、外部クロックの整数倍の周波数であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記録装置。
【請求項９】
前記内部クロックは前記外部クロックの２倍の周波数であり、前記外部クロックがハイレベル又はローレベルに固定されている期間において、前記内部クロックに同期して連続的に入出力される２つのデータは、いずれも異なるミニアレイに割り当てられることを特徴とする請求項８に記載の半導体記録装置。
【請求項１０】
前記内部クロックは前記外部クロックの４倍の周波数であり、前記外部クロックがハイレベル又はローレベルに固定されている期間において、前記内部クロックに同期して連続的に入出力される４つのデータは、いずれも異なるミニアレイに割り当てられることを特徴とする請求項８に記載の半導体記録装置。
【請求項１１】
前記内部クロックは前記外部クロックの４倍の周波数であり、前記外部クロックがハイレベル又はローレベルに固定されている期間において、前記内部クロックに同期して連続的に入出力される４つのデータは、異なる２つのミニアレイに交互に割り当てられることを特徴とする請求項８に記載の半導体記録装置。
【請求項１２】
前記内部クロックは前記外部クロックの８倍の周波数であり、前記外部クロックがハイレベル又はローレベルに固定されている期間において、前記内部クロックに同期して連続的に入出力される８つのデータは、いずれも異なるミニアレイに割り当てられることを特徴とする請求項８に記載の半導体記録装置。
【請求項１３】
前記内部クロックは前記外部クロックの８倍の周波数であり、前記外部クロックがハイレベル又はローレベルに固定されている期間において、前記内部クロックに同期して連続的に入出力される８つのデータのうち、連続する４つのデータを異なるミニアレイに割り当てることによって、異なる４つのミニアレイにデータを２つずつ割り当てることを特徴とする請求項８に記載の半導体記録装置。
【請求項１４】
前記内部クロックは前記外部クロックの８倍の周波数であり、前記外部クロックがハイレベル又はローレベルに固定されている期間において、前記内部クロックに同期して連続的に入出力される８つのデータは、異なる２つのミニアレイに交互に割り当てられることを特徴とする請求項８に記載の半導体記録装置。
【請求項１５】
請求項８乃至１４のいずれか１項に記載の半導体記憶装置をテストする方法であって、前記シリアル−パラレル変換回路に対し、前記外部クロックに同期して、テストデータを連続的に供給することを特徴とする半導体記憶装置のテスト方法。
【請求項１６】
前記外部クロックの半周期ごとに論理値の異なるテストデータを交互に供給することによって、同一のミニアレイ中の隣接するメモリセルに論理値の異なるテストデータを書き込むことを特徴とする請求項１５に記載の半導体記憶装置のテスト方法。
【請求項１７】
前記外部クロックに同期して、前記半導体記憶装置に書き込んだテストデータを読み出し、前記外部クロックがハイレベル又はローレベルに固定されている期間中、読み出したデータの論理レベルが変化していないか否かをチェックすることにより、不良の有無を検査することを特徴とする請求項１５又は１６に記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びそのテスト方法に関し、高速なクロックに同期してデータの入出力を行う同期型の半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
従来より、クロックに同期してデータやアドレスなどの信号を入出力する同期型のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。同期型のＤＲＡＭに使用されるクロックは年々高速化しているが、ＤＲＡＭコアはプリチャージ動作やセンス動作などが必要であるため、入出力信号レートに比例して高速化することは不可能である。このため、同期型のＤＲＡＭでは、ＤＲＡＭコアと入出力ピンとの間に「プリフェッチ回路」を設け、プリフェッチ回路でシリアル−パラレル変換を行うことによって、見かけ上の高速動作を実現している（特許文献１〜５参照）。
【０００３】
例えば、ＤＲＡＭコアが１３３ＭＨｚで動作する場合、プリフェッチ回路にて４ビットのプリフェッチを行えば、外部に対して５３３ＭＨｚのデータ転送レートを得ることができる。さらに、ＤＲＡＭコアが２００ＭＨｚで動作する場合、１６ビットのプリフェッチを行えば、３．２ＧＨｚのデータ転送レートを得ることが可能となる。
【特許文献１】特開２００４−１６４７６９号公報
【特許文献２】特開２００４−３１０９８９号公報
【特許文献３】特開２００４−１３３９６１号公報
【特許文献４】特開２００３−２７２３８２号公報
【特許文献５】特開２００４−３１０９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、プリフェッチによってデータ転送レートが高速化すると、ＤＲＡＭの動作試験に用いるテスタについても、高速なテスタを用いる必要が生じる。つまり、３．２ＧＨｚで動作するＤＲＡＭをテストするためには、３．２ＧＨｚでデータを入出力可能なテスタを用いる必要があり、このような能力を持たない従前のテスタをそのまま使用することはできなかった。しかも、ＤＲＡＭの動作試験はダイシング前のウェハ状態で行われるため、テスタのプローブも比較的大型となる。このため、テスタの寄生容量は実使用時の配線などに比べて大きく、テスタの高速化は容易ではなかった。
【０００５】
このような問題は、ＤＲＡＭのみならず、同期型の半導体記憶装置全般において生じる問題である。
【０００６】
本発明はこのような問題を解決すべくなされたものであって、高速なクロックに同期してデータの入出力を行う改良された半導体記憶装置を提供することを目的とする。
【０００７】
また、本発明は、低速なテスタを用いてテストを行うことが可能な同期型の半導体記憶装置を提供することを他の目的とする。
【０００８】
また、本発明は、このような半導体記憶装置をテストする方法を提供することをさらに他の目的とする。
【課題を解決するための手段】
【０００９】
本発明による半導体記憶装置は、複数のミニアレイと、外部から供給されるデータを前記複数のミニアレイに書き込むとともに、前記複数のミニアレイから読み出されたデータを外部に出力するシリアル−パラレル変換回路とを備え、前記シリアル−パラレル変換回路は、内部クロックに同期して連続的に入力される複数のデータのうち、連続する少なくとも２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された少なくとも２つのデータを前記内部クロックに同期して連続的に出力することを特徴とする。
【００１０】
本発明による半導体記憶装置に対してテストを行う場合、内部クロックに同期して連続的に入力される複数のデータをそれぞれ所望の論理値とするのではなく、内部クロックの整数倍の周期を持った外部クロックがハイレベル又はローレベルに固定されている期間において、１つのデータを書き込むことにより、連続するデータを互いに異なるミニアレイに割り当てることが可能となる。このため、入力データの切り替え周期を低下させても、同一のミニアレイに書き込まれる個々のデータを任意の値とすることが可能となることから、より低速なテスタを用いて動作試験を行うことが可能となる。
【００１１】
また、本発明による半導体記憶装置のテスト方法は、上記の半導体記憶装置をテストする方法であって、シリアル−パラレル変換回路に対し、外部クロックに同期して、テストデータを連続的に供給することを特徴とする。したがって、例えば、外部クロックの半周期ごとに論理値の異なるテストデータを交互に供給すれば、同一のミニアレイ中の隣接するメモリセルに、論理値の異なるテストデータを書き込むことが可能となる。これにより、パターンセンシティビティの試験を正しく行うことが可能となる。
【発明の効果】
【００１２】
このように、本発明によれば、高速なクロックに同期してデータの入出力を行う半導体記憶装置に対し、低速なテスタを用いて正しく動作試験を行うことが可能となる。このため、半導体記憶装置の動作速度に合わせて高速なテスタを開発する必要がなくなることから、半導体記憶装置の製造コストを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態による半導体記憶装置の全体構成を示す模式図である。
【００１５】
本実施形態による半導体記憶装置はＤＲＡＭであり、図１に示すように、複数のミニアレイによって構成されるコア領域ＭＡと、データ入出力ピンＤ０〜Ｄ３と、これらの間に配置されたシリアル−パラレル変換回路１４０〜１４３によって構成されている。その他、各種デコーダ回路、プリチャージ回路、アドレスピン、コマンドピンなど、ＤＲＡＭの動作に必要な種々の要素を備えているが、これらについては、本発明の要旨に直接関係しないことから、図示を省略してある。
【００１６】
本実施形態による半導体記憶装置は、一例として×４品、すなわち４つのデータ入出力ピンＤ０〜Ｄ３を介して、４ビットのデータを並列に入出力するタイプの半導体記憶装置であるが、本発明の半導体記憶装置がこれに限定されないことは言うまでもなく、×１品であっても構わないし、×８品であっても構わない。本実施形態のように×４品である場合には、４つのデータ入出力ピンＤ０〜Ｄ３に対応して４つのシリアル−パラレル変換回路１４０〜１４３が設けられる。本実施形態では、一例として、各シリアル−パラレル変換回路１４０〜１４３とコア領域ＭＡとが１６本の内部バスによって相互に接続されている。
【００１７】
図１に示すように、各シリアル−パラレル変換回路１４０〜１４３には、それぞれ４グループのミニアレイが接続されている。つまり、シリアル−パラレル変換回路１４０には、４グループのミニアレイ１００〜１０３が接続され、同様に、シリアル−パラレル変換回路１４１〜１４３には、それぞれ４グループのミニアレイ１１０〜１１３，１２０〜１２３，１３０〜１３３が接続されている。一つのミニアレイのグループ（例えばミニアレイ１００のグループ）は、４本の内部バスによって、対応するシリアル−パラレル変換回路１４０〜１４３に接続されている。
【００１８】
図１に示すように、各データ入出力ピンＤ０〜Ｄ３に対応する構成は互いに同一であることから、以下、データ入出力ピンＤ０に対応する構成に着目して説明を進める。したがって、データ入出力ピンＤ１〜Ｄ３に対応する構成についても下記の通りとなる。
【００１９】
図２は、シリアル−パラレル変換回路１４０のうち、データ書き込みに関係する要素を示す回路図である。
【００２０】
図２に示すように、シリアル−パラレル変換回路１４０には、１６本の内部バス１５０−０〜１５０−１５にそれぞれ対応するラッチ回路１６０−０〜１６０−１５及びラッチ回路１７０−０〜１７０−１５が含まれている。ここで、１６本の内部バス１５０−０〜１５０−１５のうち、内部バス１５０−０〜１５０−３の４本はミニアレイ１００のグループに接続されており、内部バス１５０−４〜１５０−７の４本はミニアレイ１０１のグループに接続されており、内部バス１５０−８〜１５０−１１の４本はミニアレイ１０２のグループに接続されており、内部バス１５０−１２〜１５０−１５の４本はミニアレイ１０３のグループに接続されている。
【００２１】
１６個のラッチ回路１６０−０〜１６０−１５は、それぞれミニアレイ１００〜１０３のグループに対応した４つのグループ、すなわち、ラッチ回路１６０−０〜１６０−３のグループと、ラッチ回路１６０−４〜１６０−７のグループと、ラッチ回路１６０−８〜１６０−１１のグループと、ラッチ回路１６０−１２〜１６０−１５のグループとに分かれており、各グループを構成するラッチ回路のクロック端Ｃには、それぞれシフトクロックＳＣＫＷ０〜ＳＣＫＷ３が共通に供給されている。また、各グループを構成するラッチ回路は互いに従属接続、つまり、前段のラッチ回路の出力端Ｑが後段の入力端Ｄに接続された構成を有しており、これにより、各グループを構成するラッチ回路は、いわゆるシフトレジスタを構成している。シフトレジスタの初段、つまり、ラッチ回路１６０−０，１６０−４，１６０−８，１６０−１２には、入力制御回路２００を介して供給される入力データＤｉｎが共通に供給されている。
【００２２】
ラッチ回路１６０−０〜１６０−１５は、クロック端Ｃに供給されるシフトクロックＳＣＫＷ０〜ＳＣＫＷ３のレベルが変化すると、つまり、ハイレベルからローレベルに変化するか、或いは、ローレベルからハイレベルに変化すると、入力端Ｄに供給されているデータを取り込み、これを出力端Ｑに出力するタイプのラッチ回路である。
【００２３】
各ラッチ回路１６０−０〜１６０−１５の出力端Ｑは、対応するラッチ回路１７０−０〜１７０−１５の入力端Ｄにも接続されている。ラッチ回路１７０−０〜１７０−１５のクロック端には、ロード信号Ｌｏａｄが共通に供給されている。
【００２４】
一方、入力制御回路２００には、データ入出力ピンＤ０を介して供給される入力データＤｉｎの他、内部クロックＩＣＬＫが供給されており、入力制御回路２００は、この内部クロックＩＣＬＫに同期してデータの取り込みを行う。内部クロックＩＣＬＫは、図示しないＰＬＬ回路などを用いて内部生成される信号であり、外部クロックの整数倍の周波数を持った信号である。本実施形態においては、内部クロックＩＣＬＫの周波数は外部クロックの４倍であり、したがって、外部クロックが例えば４００ＭＨｚであれば、内部クロックＩＣＬＫは１．６ＧＨｚとなる。
【００２５】
図３は、図２に示す回路の動作を説明するためのタイミング図である。
【００２６】
図３に示すように、データ入出力ピンＤ０には、内部クロックＩＣＬＫに同期して入力データＤｉｎが連続的に供給される。この内部クロックＩＣＬＫに同期して、４つの書き込み用シフトレジスタには、互いに位相の異なるシフトクロックＳＣＫＷ０〜ＳＣＫＷ３が供給される。シフトクロックＳＣＫＷ０〜ＳＣＫＷ３の周期は、内部クロックＩＣＬＫの４倍の周期を有しており、したがって、シフトクロックＳＣＫＷ０〜ＳＣＫＷ３の半周期、つまり、立ち上がりエッジから立ち下がりエッジまでの期間（或いは、立ち下がりエッジから立ち上がりエッジまでの期間）に、４つの入力データＤｉｎが連続的に供給されることになる。また、図３に示すように、シフトクロックＳＣＫＷ０〜ＳＣＫＷ３は、互いに位相が９０°ずれている。つまり、内部クロックＩＣＬＫの半周期分だけ位相がずれている。
【００２７】
これにより、内部クロックＩＣＬＫに同期して連続的に供給される入力データＤｉｎを入力順にＤｉｎ０〜Ｄｉｎ１５とすると、Ｄｉｎ０〜Ｄｉｎ３は、それぞれシフトレジスタを構成する最終段のラッチ回路１６０−３，１６０−７，１６０−１１，１６０−１５に取り込まれ、以下同様に、Ｄｉｎ４〜Ｄｉｎ７は、３段目のラッチ回路１６０−２，１６０−６，１６０−１０，１６０−１４に取り込まれ、Ｄｉｎ８〜Ｄｉｎ１１は、２段目のラッチ回路１６０−１，１６０−５，１６０−９，１６０−１３に取り込まれ、Ｄｉｎ１２〜Ｄｉｎ１５は、初段のラッチ回路１６０−０，１６０−４，１６０−８，１６０−１２に取り込まれることになる。
【００２８】
このようにして１６個のデータＤｉｎ０〜Ｄｉｎ１５が全て取り込まれると、ロード信号Ｌｏａｄが活性化し、これにより、ラッチ回路１６０−０〜１６０−１５に取り込まれた入力データは、ラッチ回路１７０−０〜１７０−１５を介してミニアレイ１００〜１０３に同時に供給される。そして、ミニアレイ１００〜１０３は、これら１６個のデータＤｉｎ０〜Ｄｉｎ１５に対して同時に書き込みを行う。つまり、シリアル−パラレル変換回路１４０によって１６：１のシリアル−パラレル変換が行われたことになるので、内部バス１５０−０〜１５０−１５の動作速度に比べ、１６倍の速度でデータＤｉｎ０〜Ｄｉｎ１５を入力することが可能となる。したがって、内部バス１５０−０〜１５０−１５の動作速度が２００ＭＨｚであれば、３．２ＧＨｚ（＝２００ＭＨｚ×１６）の動作速度でデータを入力することが可能となる。
【００２９】
図４は、ミニアレイ１００のグループに対応する４本の内部バス１５０−０〜１５０−３と、メモリセルとの関係を示す部分回路図である。
【００３０】
図４に示すように、４本（４対）の内部バス１５０−０〜１５０−３は、所定のカラム選択信号ＹＳＷが活性化するとオン状態となる４つのＹスイッチＳＷ０〜ＳＷ３を介して、４つのメモリセルＭＣ０〜ＭＣ３にそれぞれ接続されている。各ミニアレイにおいて活性化されるワード線は１本であるとともに、上述のとおり、４つのＹスイッチＳＷ０〜ＳＷ３は同一のカラム選択信号ＹＳＷによって制御されることから、同時に選択される４つのメモリセルＭＣ０〜ＭＣ３の組み合わせは固定的となる。回路配置の問題上、同時に選択される４つのメモリセルＭＣ０〜ＭＣ３は、物理的に隣接するメモリセルであることが一般的である。したがって、上述したデータの書き込みを行うと、隣接するメモリセルＭＣ０〜ＭＣ３には、それぞれＤｉｎ１２，Ｄｉｎ８，Ｄｉｎ４，Ｄｉｎ０が書き込まれることになる。
【００３１】
このような半導体記憶装置に対してテストを行う場合、データＤｉｎ０〜Ｄｉｎ１５をそれぞれ所望の論理値とすればよいが、既に説明したように、半導体記憶装置が３．２ＧＨｚでデータの入出力を行うタイプである場合、通常はテスタについても３．２ＧＨｚでデータを入出力可能なものを使用しなければ、データＤｉｎ０〜Ｄｉｎ１５にそれぞれ任意の論理値を与えることができなくなってしまう。しかしながら、本実施形態による半導体記憶装置は、シリアル−パラレル変換回路１４０〜１４３の機能により、内部クロックＩＣＬＫに同期して連続的に入力されるデータＤｉｎ０〜Ｄｉｎ１５のうち、連続する４つのデータを互いに異なるミニアレイに割り当てていることから、同一のミニアレイに書き込まれるデータは、必ず４つおきに供給されるデータとなる。このため、入力データの切り替え周期を４倍に低下させても、同一のミニアレイに書き込まれる個々のデータを任意の値とすることが可能となる。換言すれば、外部クロックの半周期ごとに論理値の異なるテストデータを交互に供給することで、同一のミニアレイに書き込まれる個々のデータを任意の値とすることが可能となる。
【００３２】
図５はこれを説明するための模式図であり、外部クロックＥＣＬＫの半周期ごとに論理値の異なるテストデータを交互に供給する様子を表している。具体的には、入力データＤｉｎ０〜Ｄｉｎ３に相当する期間（外部クロックＥＣＬＫがハイレベルの期間）のデータをＡに固定し、同様に、入力データＤｉｎ４〜Ｄｉｎ７に相当する期間（外部クロックＥＣＬＫがローレベルの期間）のデータをＢに固定し、入力データＤｉｎ８〜Ｄｉｎ１１に相当する期間（外部クロックＥＣＬＫがハイレベルの期間）のデータをＣに固定し、入力データＤｉｎ１２〜Ｄｉｎ１５に相当する期間（外部クロックＥＣＬＫがローレベルの期間）のデータをＤに固定した状態を示している。このような入力サイクルであっても、各ミニアレイに接続された４本の内部バスには、それぞれデータＡ，Ｂ，Ｃ，Ｄ（例えば、論理値「０１０１」）が供給されることになる。このように、入力データの切り替え周期を４倍に低下させても、同一のミニアレイに含まれる個々のメモリセルに任意の値を書き込むことが可能となる。このことは、半導体記憶装置の１／４のデータ転送レートしか持たないテスタを使用して正しく動作試験を行うことができることを意味する。したがって、半導体記憶装置のデータ転送レートが３．２ＧＨｚであっても、８００ＭＨｚ（＝３．２ＧＨｚ／４）のデータ転送能力しか持たないテスタによって試験を行うことが可能となる。
【００３３】
図６は、本実施形態とは異なる通常のシリアル−パラレル変換回路１４０ｘのうち、データ書き込みに関係する要素を示す回路図である。
【００３４】
図６に示すように、通常のシリアル−パラレル変換回路１４０ｘは、本実施形態にて使用するシリアル−パラレル変換回路１４０と同様の回路を有しているが、ラッチ回路１６０−０〜１６０−１５が全て従属接続され、これによりラッチ回路１６０−０〜１６０−１５が１６段のシフトレジスタを構成している点において、シリアル−パラレル変換回路１４０と相違している。かかる構成によれば、図７に示すように、連続的に供給される入力データＤｉｎ０〜Ｄｉｎ１５は、単一のシフトクロックＳＣＫＷに連動してラッチ回路１６０−０〜１６０−１５からなるシフトレジスタ内を順次シフトし、そして１６個のデータＤｉｎ０〜Ｄｉｎ１５が取り込まれると、ロード信号Ｌｏａｄによってミニアレイ１００〜１０３に同時に供給される。この場合も、１６：１のシリアル−パラレル変換が行われたことになるが、１６個のデータＤｉｎ０〜Ｄｉｎ１５のうち、Ｄｉｎ０〜Ｄｉｎ３はいずれもミニアレイ１０３のグループに書き込まれ、以下同様に、Ｄｉｎ４〜Ｄｉｎ７はいずれもミニアレイ１０２のグループに書き込まれ、Ｄｉｎ８〜Ｄｉｎ１１はいずれもミニアレイ１０１のグループに書き込まれ、Ｄｉｎ１２〜Ｄｉｎ１５はいずれもミニアレイ１００のグループに書き込まれることになる。
【００３５】
このため、このような半導体記憶装置に対してテストを行うためには、連続するデータＤｉｎ０〜Ｄｉｎ１５をそれぞれ所望の論理値としない限り、同一のミニアレイに書き込まれる個々のデータを任意の値とすることができない。つまり、半導体記憶装置と同一のデータ転送レートを持ったテスタでなければ、正しく試験を行うことができなくなってしまう。この点が、本実施形態による半導体記憶装置との最も重要な相違点である。
【００３６】
図８は、シリアル−パラレル変換回路１４０のうち、データ読み出しに関係する要素を示す回路図である。
【００３７】
図８に示すように、シリアル−パラレル変換回路１４０には、データ書き込みに関係するラッチ回路（１６０，１７０）とは別に、１６本の内部バス１５０−０〜１５０−１５にそれぞれ対応するセレクタ回路１８０−０〜１８０−１５及びラッチ回路１９０−０〜１９０−１５が含まれている。
【００３８】
１６個のセレクタ回路１８０−０〜１８０−１５は、第１の入力端ａ及び第２の入力端ｂを有しており、それぞれミニアレイ１００〜１０３のグループに対応した４つのグループ、すなわち、セレクタ回路１８０−０〜１８０−３のグループと、セレクタ回路１８０−４〜１８０−７のグループと、セレクタ回路１８０−８〜１８０−１１のグループと、セレクタ回路１８０−１２〜１８０−１５のグループとに分かれている。各グループを構成するセレクタ回路のセレクト端ｓには、それぞれ選択信号ＲＳ０〜ＲＳ３が共通に供給されており、選択信号ＲＳ０〜ＲＳ３に基づき、第１の入力端ａに供給される信号及び第２の入力端ｂに供給される信号のいずれか一方を出力端ｃより出力する。出力端ｃは、それぞれ対応するラッチ回路１９０−０〜１９０−１５の入力端Ｄに接続されている。一方、第１の入力端ａは、対応する内部バス１５０−０〜１５０−１５にそれぞれ接続されており、第２の入力端ｂは、対応するラッチ回路１９０−０〜１９０−１５の前段のラッチ回路の出力端Ｑに接続されている。
【００３９】
１６個のラッチ回路１９０−０〜１９０−１５は、それぞれミニアレイ１００〜１０３のグループに対応する４つのグループ、すなわち、ラッチ回路１９０−０〜１９０−３のグループと、ラッチ回路１９０−４〜１９０−７のグループと、ラッチ回路１９０−８〜１９０−１１のグループと、ラッチ回路１９０−１２〜１９０−１５のグループとに分かれており、各グループを構成するラッチ回路のクロック端Ｃには、それぞれシフトクロックＳＣＫＲ０〜ＳＣＫＲ３が共通に供給されている。また、各グループを構成するラッチ回路は、セレクタ回路を介して互いに従属接続、つまり、前段のラッチ回路の出力端Ｑがセレクタ回路を介して後段の入力端Ｄに接続された構成を有している。これにより、選択信号ＲＳ０〜ＲＳ３が第２の入力端ｂを選択している場合、各グループを構成するラッチ回路はいわゆるシフトレジスタを構成することになる。シフトレジスタの最終段、つまり、ラッチ回路１９０−３，１９０−７，１９０−１１，１９０−１５の出力端Ｑは、内部バスＢＵＳ０〜ＢＵＳ３を介して出力制御回路２１０に接続されている。これらラッチ回路１９０−０〜１９０−１５も、クロック端に供給されるシフトクロックＳＣＫＲ０〜ＳＣＫＲ３のレベルが変化すると、つまり、ハイレベルからローレベルに変化するか、或いは、ローレベルからハイレベルに変化すると、入力端Ｄに供給されているデータを取り込み、これを出力端Ｑに出力するタイプのラッチ回路である。
【００４０】
出力制御回路２１０には、４つのタイミング信号ＩＣＬＫＲ０，ＩＣＬＫＲ１，ＩＣＬＫＲ２，ＩＣＬＫＲ３が供給されており、内部バスＢＵＳ０〜ＢＵＳ３を介して供給される読み出しデータは、これらタイミング信号に同期して順次データ入出力ピンＤ０へと出力される。
【００４１】
図９は、図８に示す回路の動作を説明するためのタイミング図である。
【００４２】
図９に示すように、４つの読み出し用シフトレジスタには互いに位相が９０°異なるシフトクロックＳＣＫＲ０〜ＳＣＫＲ３が供給されている。また、選択信号ＲＳ０〜ＲＳ３は、内部クロックＩＣＬＫの８周期に１回、内部クロックＩＣＬＫの半周期分ずれて連続的に活性化する。このため、選択信号ＲＳ０〜ＲＳ３が連続的に活性化すると、セレクタ回路１８０−０〜１８０−１５の第１の入力端ａが選択され、１６本の内部バス１５０−０〜１５０−１５上の読み出しデータがセレクタ回路１８０−０〜１８０−１５を介して、対応するラッチ回路１９０−０〜１９０−１５に次々と取り込まれることになる。
【００４３】
その後、選択信号ＲＳ０〜ＲＳ３が順次非活性化し、セレクタ回路１８０−０〜１８０−１５の第２の入力端ｂが選択されると、これら４つのシフトレジスタは、シフトクロックＳＣＫＲ０〜ＳＣＫＲ３に同期してシフト動作を行い、これにより、内部バスＢＵＳ０〜ＢＵＳ３を介して読み出しデータが順次出力制御回路２１０に供給される。
【００４４】
図９に示すように、出力制御回路２１０に供給される４つのタイミング信号ＩＣＬＫＲ０，ＩＣＬＫＲ１，ＩＣＬＫＲ２，ＩＣＬＫＲ３は、いずれも内部クロックＩＣＬＫに同期した信号であり、それぞれシフトクロックＳＣＫＲ０〜ＳＣＫＲ３の立ち上がりエッジ及び立ち下がりエッジに同期して活性化する波形を有している。このため、内部バスＢＵＳ０〜ＢＵＳ３上の出力データＤｏｕｔ０〜Ｄｏｕｔ１５は、タイミング信号ＩＣＬＫＲ０，ＩＣＬＫＲ１，ＩＣＬＫＲ２，ＩＣＬＫＲ３が活性化するたびに次々と選択され、これにより、データ入出力ピンＤ０からは内部クロックＩＣＬＫに同期して出力データＤｏｕｔ０〜Ｄｏｕｔ１５が連続的に出力されることになる。したがって、データの読み出しにおいては、書き込み時とは逆に、異なるミニアレイから同時に読み出された４つのデータが連続して出力されることになる。
【００４５】
このように、データの読み出しにおいては、１：１６のパラレル−シリアル変換が行われたことになるので、内部バス１５０−０〜１５０−１５の動作速度に比べ、１６倍の速度でデータＤｏｕｔ０〜Ｄｏｕｔ１５を出力することが可能となる。
【００４６】
そして、テスト時においては、外部クロックＥＣＬＫがハイレベル又はローレベルに固定されている期間、出力データＤｏｕｔの論理レベルが変化していないか否かを、ウィンドウストローブ機能などを用いてチェックすれば、個々のデータの論理値ををチェックしなくても、エラーの発生を検出することが可能となる。このように、低速なテスタを用い、４つの連続するデータを同じ論理値とすることによって、メモリセルのパターンセンシティビティーのチェックが可能となる。さらに、図１１に示すように、４つの連続する同一データを１データサイクルだけずらし、４回に分けてテストすれば、内部クロックＩＣＬＫのエッジＥ１，Ｅ２，Ｅ３，Ｅ４をテストすることも可能となる。
【００４７】
以上説明したように、本実施形態による半導体記憶装置は、書き込み時においては連続する４つのデータを互いに異なるミニアレイに割り当て、読み出し時においては異なるミニアレイから同時に読み出された４つのデータを連続的に出力していることから、より低速なテスタによって動作試験を行うことが可能となる。これにより、半導体記憶装置の動作速度に合わせて高速なテスタを開発する必要がなくなることから、半導体記憶装置の製造コストを抑制することが可能となる。
【００４８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４９】
例えば、上記実施形態においては、連続する４つのデータを互いに異なるミニアレイに割り当てているが、本発明は、連続する少なくとも２つのデータを互いに異なるミニアレイに割り当てれば足りる。したがって、上記実施形態のように、内部クロックＩＣＬＫの周波数が外部クロックＥＣＬＫの周波数の４倍の周波数である場合であっても、図１０に示すように、外部クロックＥＣＬＫの半周期の期間に入力されるデータをミニアレイ１００（又は１０２）とミニアレイ１０１（又は１０３）に交互に割り当てても構わない。
【００５０】
また、上記実施形態では、外部クロックＥＣＬＫがハイレベル又はローレベルを保持している期間に４つのデータが入出力される場合を例に説明したが、外部クロックＥＣＬＫがハイレベル又はローレベルを保持している期間に２つのデータを入出力することも可能である。この場合、これら２つのデータは、異なるミニアレイに割り当てればよい。
【００５１】
さらに、外部クロックＥＣＬＫがハイレベル又はローレベルを保持している期間に８つのデータを入出力することも可能である。この場合、これら８つのデータをそれぞれ異なるミニアレイに割り当てても構わないし、連続する４つのデータを異なるミニアレイに割り当てることによって異なる４つのミニアレイにデータを２つずつ割り当てても構わないし、異なる２つのミニアレイに交互に割り当てても構わない。
【図面の簡単な説明】
【００５２】
【図１】本発明の好ましい実施形態による半導体記憶装置の全体構成を示す模式図である。
【図２】シリアル−パラレル変換回路１４０のうち、データ書き込みに関係する要素を示す回路図である。
【図３】図２に示す回路の動作を説明するためのタイミング図である。
【図４】ミニアレイ１００のグループに対応する４本の内部バス１５０−０〜１５０−３と、メモリセルとの関係を示す部分回路図である。
【図５】本発明の好ましい実施形態による半導体記憶装置のテスト方法を説明するための図である。
【図６】通常のシリアル−パラレル変換回路１４０ｘのうち、データ書き込みに関係する要素を示す回路図である。
【図７】図６に示す回路の動作を説明するためのタイミング図である。
【図８】シリアル−パラレル変換回路１４０のうち、データ読み出しに関係する要素を示す回路図である。
【図９】図８に示す回路の動作を説明するためのタイミング図である。
【図１０】外部クロックＥＣＬＫの半周期の期間に入力されるデータをミニアレイ１００（又は１０２）とミニアレイ１０１（又は１０３）に交互に割り当てる例を説明するための図である。
【図１１】内部クロックＩＣＬＫのエッジをテストする方法を説明するための図である。
【符号の説明】
【００５３】
１００〜１０３，１１０〜１１３，１２０〜１２３，１３０〜１３３    ミニアレイ
１４０〜１４３，１４０ｘ    シリアル−パラレル変換回路
１５０−０〜１５０−１５    内部バス
１６０−０〜１６０−１５    ラッチ回路
１７０−０〜１７０−１５    ラッチ回路
１８０−０〜１８０−１５    セレクタ回路
１９０−０〜１９０−１５    ラッチ回路
２００    入力制御回路
２１０    出力制御回路
ＢＵＳ０〜ＢＵＳ３    内部バス
Ｄ０〜Ｄ３    データ入出力ピン
ＥＣＬＫ    外部クロック
ＩＣＬＫ    内部クロック
ＩＣＬＫＲ０〜ＩＣＬＫＲ３    タイミング信号
Ｌｏａｄ    ロード信号
ＭＡ    コア領域
ＭＣ０〜ＭＣ３    メモリセル
ＳＣＫＲ０〜ＳＣＫＲ３    シフトクロック
ＳＣＫＷ０〜ＳＣＫＷ３    シフトクロック
ＲＳ０〜ＲＳ３    選択信号
ＳＷ０〜ＳＷ３    Ｙスイッチ
ＹＳＷ    カラム選択信号
【図１】
2006277872.tif 000003
【図２】
2006277872.tif 000004
【図３】
2006277872.tif 000005
【図４】
2006277872.tif 000006
【図５】
2006277872.tif 000007
【図６】
2006277872.tif 000008
【図７】
2006277872.tif 000009
【図８】
2006277872.tif 000010
【図９】
2006277872.tif 000011
【図１０】
2006277872.tif 000012
【図１１】
2006277872.tif 000013
【手続補正書】
【提出日】平成18年5月16日(2006.5.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図３に示すように、データ入出力ピンＤ０には、内部クロックＩＣＬＫに同期して入力データＤｉｎが連続的に供給される。この内部クロックＩＣＬＫに同期して、４つの書き込み用シフトレジスタには、互いに位相の異なるシフトクロックＳＣＫＷ０〜ＳＣＫＷ３が供給される。シフトクロックＳＣＫＷ０〜ＳＣＫＷ３の周期は、内部クロックＩＣＬＫの４倍の周期を有しており、したがって、シフトクロックＳＣＫＷ０〜ＳＣＫＷ３の半周期、つまり、立ち上がりエッジから立ち下がりエッジまでの期間（或いは、立ち下がりエッジから立ち上がりエッジまでの期間）に、４つの入力データＤｉｎが連続的に供給されることになる。また、図３に示すように、シフトクロックＳＣＫＷ０〜ＳＣＫＷ３は、互いに位相が４５°ずれている。つまり、内部クロックＩＣＬＫの半周期分だけ位相がずれている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
図９に示すように、４つの読み出し用シフトレジスタには互いに位相が４５°異なるシフトクロックＳＣＫＲ０〜ＳＣＫＲ３が供給されている。また、選択信号ＲＳ０〜ＲＳ３は、内部クロックＩＣＬＫの８周期に１回、内部クロックＩＣＬＫの半周期分ずれて連続的に活性化する。このため、選択信号ＲＳ０〜ＲＳ３が連続的に活性化すると、セレクタ回路１８０−０〜１８０−１５の第１の入力端ａが選択され、１６本の内部バス１５０−０〜１５０−１５上の読み出しデータがセレクタ回路１８０−０〜１８０−１５を介して、対応するラッチ回路１９０−０〜１９０−１５に次々と取り込まれることになる。