(57)【要約】【課題】  高速動作を行なう半導体装置を提供することを主要な目的とする。【解決手段】  蜜部領域Ｈおよび疎部領域Ｌのビアホール１８Ａ内を埋めるように層間絶縁膜の上に埋め込み用の第１の樹脂膜１９を形成する。第１の樹脂膜１９をビアホール１８Ａの底部に残し、少なくとも蜜部領域Ｈのビアーホール１８Ａを埋めるように、層間絶縁膜１４，１６の上に埋め込み用の第２の樹脂膜２１を形成し、ビアーホール１８Ａ内にビアーホール保護用樹脂膜を形成する。ビアーホール保護用樹脂膜をビアホール１８Ａの底部に残し、レジストパターン２０をマスクにして層間絶縁膜１４，１６を途中までエッチングし、配線溝２０Ａを形成する。ビアホール１８Ａの底部に露出したエッチングストッパ膜１３を除去し、ビア・トレンチ内に金属配線６１を埋め込む。【選択図】図１
2006100510.tif 000002
【特許請求の範囲】
【請求項１】
ビアホールと配線溝が上下に連結されてなるビア・トレンチを有する半導体装置の製造方法であって、
下地配線パターンの上にエッチングストッパ膜を形成し、その上に層間絶縁膜を形成する第１工程と、
前記層間絶縁膜中に、前記ビアホールのパターン密度が高い蜜部領域と前記ビアホールのパターン密度が低い疎部領域ができるように複数個のビアホールを形成する第２工程と、
前記蜜部領域および疎部領域のビアホール内を埋めるように前記層間絶縁膜の上に埋め込み用の第１の樹脂膜を形成する第３工程と、
前記第１の樹脂膜を前記ビアホールの底部に残すように、前記層間絶縁膜の上から前記第１の樹脂膜を除去する第４工程と、
少なくとも前記蜜部領域のビアーホールを埋めるように、前記層間絶縁膜の上に埋め込み用の第２の樹脂膜を形成し、前記ビアーホール内に前記第１の樹脂膜および／または前記第２の樹脂膜とを含むビアーホール保護用樹脂膜を形成する第５工程と、
前記第２の樹脂膜の上に、前記配線溝を形成するための配線溝パターンを有するレジストパターンを形成する第６工程と、
前記レジストパターンをマスクにして、前記配線溝パターン内に位置する前記第２の樹脂膜および第１の樹脂膜を、前記ビアーホール保護用樹脂膜が前記ビアホールの底部に残るようにエッチバックする第７工程と、
前記レジストパターンをマスクにして前記層間絶縁膜を途中までエッチングし、前記ビアーホールに連結される前記配線溝を形成するとともに、前記ビアホールの底部に残った前記ビアーホール保護用樹脂膜を除去し、前記ビアホールの底部を露出させる第８工程と、
前記ビアホールの底部に露出した前記エッチングストッパ膜を除去し、前記下地配線パターンの表面を露出させる第９工程と、
前記下地配線パターンに接触するように前記ビア・トレンチ内に金属配線を埋め込む第１０工程とを備えた半導体装置の製造方法。
【請求項２】
前記第１の樹脂膜を感光性樹脂によって形成し、
前記層間絶縁膜の上の前記第１の樹脂膜を除去する工程は、前記感光性樹脂を全面的に一様に露光し、現像液を用いて現像することによって行なわれる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜の上の前記第１の樹脂膜を除去する工程は、前記第１の樹脂膜をドライエッチング法により全面的に一様にエッチバックすることによって行なわれる、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜を、第２のエッチングストッパ膜を間に介在させて設けられた上側層間絶縁膜と下側層間絶縁膜で形成し、
前記第７工程におけるエッチバックは、前記ビアーホール保護用樹脂膜の上面の位置が前記第２のエッチングストッパ膜の上面の位置よりも低くなるように行なわれる、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第８工程における、前記層間絶縁膜を途中までエッチングする工程は、前記上側層間絶縁膜を前記第２のエッチングストッパ膜の上面が露出するまでエッチングすることによって行なわれる、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記金属配線はＣｕ配線を含む、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置の製造方法に関するものであり、より特定的には、高速動作を行なうように改良された半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路の製造技術の進歩に伴い、集積回路装置中に含まれる半導体装置の数は莫大なものになっている。これに伴い、集積回路装置中において、半導体装置間を相互に接続する配線パターンを実現するために、多層配線構造を採用することが多い。多層配線構造では、その間に層間絶縁膜を挟んで複数の配線層が形成される。
【０００３】
このような多層配線構造を使った場合にも、集積回路中の配線の総延長は実質的なものとなり、集積密度の大きい高速動作半導体装置では、配線遅延が問題となる。この配線遅延の問題を軽減するため、最近では、配線材料としてＡｌに代わり、抵抗値の低いＣｕ（銅）が使われる様になっている。Ｃｕは、Ａｌなど従来の多層配線構造で使われていた金属材料と違って、ドライエッチングによるパターニングが困難である。そのため、Ｃｕを使った多層配線構造の形成の際には、層間絶縁膜中に先に配線溝を形成しておき、この溝をＣｕで埋めることによって配線パターンを形成するダマシン法が一般的に使われている。特に、コンタクトホールを先に形成した層間絶縁膜に、配線溝を形成し、このコンタクトホール及び配線溝をＣｕ層の１回の堆積で埋めてしまう、デュアルダマシン法は、工程数の削減に非常に有効である。
【０００４】
図５は、従来のデュアルダマシン法による多層配線構造の形成工程を示す。
【０００５】
図５（Ａ）を参照して、図示しない基板上に層間絶縁膜３１を形成する。層間絶縁膜３１に配線溝を形成し、配線パターン３２を埋め込む。層間絶縁膜３１上に、エッチングストッパ層となるＳｉＮ膜３３を形成する。ＳｉＮ膜３３の上に、次の層間絶縁膜３４を形成し、層間絶縁膜３４上に別のエッチングストッパー層となるＳｉＮ膜３５を形成する。ＳｉＮ膜３５の上に次の層間絶縁膜３６を形成する。層間絶縁膜３６上に、ＳｉＮ等よりなる反射防止膜３７を形成する。
【０００６】
図５（Ｂ）を参照して、反射防止膜３７の上に一般的にレジストと呼ばれる感光性樹脂を塗布し、これにヴィアホールパターン３８を形成し、レジストパターン５０を形成する。ヴィアホールパターン３８は、ヴィアホールのパターン密度が高い蜜部領域Ｈとヴィアホールのパターン密度が低い疎部領域Ｌとを有する。
【０００７】
図５（Ｂ）と（Ｃ）を参照して、レジストパターン５０をマスクにして、ドライエッチング法により層間絶縁膜３６および３４をエッチングし、層間絶縁膜３６および３４を貫通する、配線パターン３２に接続されるヴィアホール３８Ａを形成する。図５（Ｃ）の段階では、ヴィアホール３８Ａの底にエッチングストッパ膜であるＳｉＮ膜３３が露出している。すなわち、配線パターン３２は、ＳｉＮ膜３３により保護されている。
【０００８】
次に図５（Ｄ）を参照して、ヴィアホール３８Ａを埋めるように、層間絶縁膜３６の上に保護用樹脂膜３９を形成する。この保護用樹脂膜３９は、後述する配線溝をドライエッチング法にて形成する際の、ヴィアホール３８Ａを保護するためのものである。
【０００９】
図５（Ｅ）を参照して、保護用樹脂膜３９の上にレジスト膜４０を塗布し、これをフォトリソグラフィーによりパターニングする事により、後述する配線溝に対応する開口部４０１を形成する。図５（Ｆ）を参照して、レジスト膜４０をマスクにして、保護用樹脂膜３９が、ヴィアホール３８Ａの底部に残留するように、層間絶縁膜３６、３４の上の保護用樹脂膜３９を除去する。
【００１０】
図５（Ｆ）と（Ｇ）を参照して、レジスト膜４０をマスクとして、ドライエッチング法により、ヴィアホール３８Ａの底部にある残りの保護用樹脂膜３９のエッチバック及び層間絶縁膜３６のエッチングを行い、配線溝４０Ａを形成する。その後、レジスト膜４０を除去する。これにより、ヴィアホール３８Ａと配線溝４０Ａが上下に連結されてなるヴィア・トレンチが形成される。
【００１１】
図５（Ｇ）と(Ｈ)を参照して、ドライエッチング法を用いて、ヴィアホール３８Ａの底に露出しているエッチングストッパ膜であるＳｉＮ膜３３を除去する。
【００１２】
この後、図５（Ｉ）を参照して、Ｃｕシード層６０をスパッタリング法により形成し、Ｃｕシード層６０を電極とする電解メッキ法により、ヴィアホール３８Ａ及び配線溝４０Ａを埋めるようにＣｕ層６１を形成する。図５（Ｊ）を参照して、Ｃｕ層６１の内の、層間絶縁膜３６上の部分を化学機械研磨(ＣＭＰ)法により除去することにより、ヴィアホール３８Ａ及び配線溝４０ＡがＣｕにより埋められたデュアルダマシン構造の多層配線構造が得られる。
【００１３】
さて、図５に示したデュアルダマシン構造の多層配線構造を形成する方法は、理想的に進んだ場合であり、ヴィアホール３８Ａのパターン密度が高い蜜部領域Ｈとヴィアホールのパターン密度が低い疎部領域Ｌとを有する場合には、通常このように理想的には進まない。実際の工程は、図６に示すように進み、問題点を有する。なお、図６に示す工程は、以下の点を除いて、図５に示す工程と同一であるので、同一または相当する部分には同一の参照番号を付し、その説明を繰り返さない。
【００１４】
さて、デュアルダマシン法による多層配線構造の形成工程においては、図６（Ｄ）を参照して、ヴィアホール３８Ａの底を保護する為に、保護用樹脂膜３９をスピンコート法により形成するが、ヴィアホール３８Ａ内に形成される保護用樹脂膜３９の膜厚は、続く、図６（Ｇ）に示す、層間絶縁膜３６中に配線溝４０Ａを形成するためのドライエッチング時に、ヴィアホール３８Ａの底が露出しない程度の膜厚以上が必要であり、かつ中間のエッチングストッパ膜であるＳｉＮ膜３５の上面の高さ位置以下となる膜厚が必要である。保護用樹脂膜３９がヴィアホール３８Ａの底が露出しない程度の膜厚を有しないと、図６（Ｆ）と（Ｇ）を参照して、配線溝４０Ａの形成の為のドライエッチング時に、ヴィアホール３８Ａの底にあるエッチングストッパ膜３３が露出し、エッチングストッパ膜３３がエッチングされて、ひいては下地配線パターン３２がエッチングされてしまうという問題点がある。
【００１５】
一方、図７（Ａ）（Ｂ）に示す様に、ヴィアホール３８Ａ内の保護用樹脂膜３９の膜厚が厚く、中間エッチングストッパ膜であるＳｉＮ膜３５の上面の高さ位置以上になると、図７（Ｃ）に示すように、配線溝４０Ａの形成のドライエッチング時に、保護用樹脂膜３９の陰となって、保護用樹脂膜３９に隣接する部分に、層間絶縁膜３６のエッチング残り（フェンス）３６Ｂが発生する。この層間絶縁膜３６のエッチング残り３６Ｂは、Ｃｕ配線６１の信頼性を劣化させるという問題を生じさせる。
【００１６】
従来方法では、図６(Ｄ)に戻って、ヴィアホールのパターン密度が高い蜜部領域Ｈとヴィアホール３８Ａのパターン密度が低い疎部領域Ｌがあるため、開口したヴィアホール３８Ａのパターン密度により、ヴィアホール３８Ａ内に塗布形成される保護用樹脂膜３９の膜厚が異なるという事態が発生し、配線溝４０Ａ形成の為のドライエッチング時に、全てのヴィアホール３８Ａにおいて、一様に、エッチングストッパ膜であるＳｉＮ膜３３が露出しないという問題点があった。これは、下地配線パターン３２とＣｕ配線６１が電気的に接続しないという問題に結びつく。また、保護用樹脂膜３９の膜厚を、中間のエッチングストッパ膜であるＳｉＮ膜３５の上面の高さ位置以下の膜厚に揃える事が困難であった。これは、層間絶縁膜３６のエッチング残り３６Ｂが生じるという問題に結びつく。
【００１７】
全てのヴィアホールにおけるヴィアホールを保護する保護用樹脂膜の膜厚を均一に揃える方法として、図８に示す方法が提案されている（例えば特許文献１参照）。なお、図８に示す工程は、以下の点を除いて、図６に示す工程と同一であるので、同一または相当する部分には同一の参照番号を付し、その説明を繰り返さない。
【００１８】
図８(Ｄ)を参照して、ヴィアホール３８Ａの底を保護する保護用樹脂膜３９として感光性樹脂を塗布した後、ウエハー全面をこの感光性樹脂が感光する波長の光で、ＳｉＮ膜３７上の樹脂膜３９を除去するだけのドーズ量で露光し、現像する事により、ＳｉＮ膜３７上の保護用樹脂膜３９を除去する。次に、次に保護用樹脂膜３９をベーキングにより硬化させる。その状態で、図８（Ｅ）を参照して、レジスト４０（感光性樹脂）を塗布し、配線溝４０Ａに相当する開口部４０１を有するレジストパターンを形成する。図８（Ｆ）を参照して、レジスト４０をマスクにドライエッチング法により層間絶縁膜３６に配線溝４０Ａを形成する。
【００１９】
本方法では、図８（Ｅ）を参照して、ヴィアホール３８Ａのパターン密度が高い蜜部領域Ｈとヴィアホール３８Ａのパターン密度が低い疎部領域Ｌの双方において、ヴィアホール３８Ａの底に残る保護用樹脂膜３９の膜厚は、中間のエッチングストッパ膜であるＳｉＮ膜３５の上面の高さ位置以上の膜厚となり、図８（Ｆ）と（Ｇ）を参照して、図７で説明した様に、配線溝４０Ａの形成の為のドライエッチング中に、保護用樹脂膜３９が陰となって、層間絶縁膜３６のエッチング残り３６Ｂが発生し、Ｃｕ配線６１の信頼性が劣化するという問題点は解決できない。
【００２０】
また、他の先行技術では、下地のヴィアホールパターンのパターン密度による塗布膜厚差が小さくなる保護用樹脂膜が提案されている（例えば特許文献２参照）。しかし、このような保護用樹脂膜を用いても、１ｕｍ程度深さのヴィアホールでは、パターン密度の違いによる膜厚差は、ターゲット≦１００ｎｍ程度に対して、２００ｎｍ以上生じてしまい、上述した不具合のない配線溝を形成する事は困難である。
【００２１】
【特許文献１】特開２０００―１８８３２９号公報
【００２２】
【特許文献２】特開２００２―１９０５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
それゆえに、本発明の目的は、配線溝パターンをドライエッチングにより層間絶縁膜中に形成する際に、ヴィアホール底の領域を効果的に保護できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２４】
この発明は、ヴィアホールと配線溝が上下に連結されてなるヴィア・トレンチを有する半導体装置の製造方法にかかる。まず、下地配線パターンの上にエッチングストッパ膜を形成し、さらにその上に層間絶縁膜を形成する（第１工程）。上記層間絶縁膜中に、上記ヴィアホールのパターン密度が高い蜜部領域と上記ヴィアホールのパターン密度が低い疎部領域ができるように複数個のヴィアホールを形成する（第２工程）。上記蜜部領域および疎部領域のヴィアホール内を埋めるように上記層間絶縁膜の上に埋め込み用の第１の樹脂膜を形成する（第３工程）。上記第１の樹脂膜を上記ヴィアホールの底部に残すように、上記層間絶縁膜の上から上記第１の樹脂膜を除去する（第４工程）。少なくとも上記蜜部領域のヴィアホールを埋めるように、上記層間絶縁膜の上に埋め込み用の第２の樹脂膜を形成し、上記ヴィアホール内に上記第１の樹脂膜および／または上記第２の樹脂膜とを含むヴィアホール保護用樹脂膜を形成する（第５工程）。上記第２の樹脂膜の上に、上記配線溝を形成するための配線溝パターンを有するレジストパターンを形成する（第６工程）。上記レジストパターンをマスクにして、上記配線溝パターン内に位置する上記第２の樹脂膜および第１の樹脂膜を、上記ヴィアホール保護用樹脂膜が上記ヴィアホールの底部に残るようにエッチバックし、上記層間絶縁膜の上から除去する（第７工程）。上記レジストパターンをマスクにして上記層間絶縁膜を途中までエッチングし、上記ヴィアホールに連結される上記配線溝を形成するとともに、上記ヴィアホールの底部に残った上記ヴィアホール保護用樹脂膜を除去し、上記ヴィアホールの底部を露出させる（第８工程）。上記ヴィアホールの底部に露出した上記エッチングストッパ膜を除去し、上記下地配線パターンの表面を露出させる（第９工程）。上記下地配線パターンに接触するように上記ヴィア・トレンチ内に金属配線を埋め込む（第１０工程）。
【００２５】
この発明によれば、上記第１の樹脂膜を上記ヴィアホールの底部に残すように、上記層間絶縁膜の上から上記第１の樹脂膜を除去するので、この工程で、ヴィアホールのパターン密度の違いによるヴィアホール保護膜の膜厚差が低減する。次に、少なくとも上記蜜部領域のヴィアホールを埋めるように、上記層間絶縁膜の上に埋め込み用の第２の樹脂膜を形成し、上記ヴィアホール内に上記第１の樹脂膜および／または上記第２の樹脂膜とを含むヴィアホール保護用樹脂膜を形成し、その後、このヴィアホール保護用樹脂膜を、該ヴィアホール保護用樹脂膜がヴィアホールの底部に残るようにエッチバックすることにより、該ヴィアホール保護用樹脂膜を上記層間絶縁膜の上から除去するので、これらの工程で、ヴィアホールのパターン密度の違いによるヴィアホール保護膜の膜厚差がさらに低減する。
【００２６】
この発明の好ましい実施態様によれば、上記第１の樹脂膜を感光性樹脂によって形成する。そして、上記層間絶縁膜の上の上記第１の樹脂膜を除去する工程は、上記感光性樹脂を全面的に一様に露光し、現像液を用いて現像することによって行なわれる。
【００２７】
この発明の他の好ましい実施態様によれば、上記層間絶縁膜の上の上記第１の樹脂膜を除去する工程は、上記第１の樹脂膜をドライエッチング法により全面的に一様にエッチバックすることによって行なわれる。
【００２８】
この発明のさらに好ましい実施態様によれば、上記層間絶縁膜を、第２のエッチングストッパ膜を間に介在させて設けられた上側層間絶縁膜と下側層間絶縁膜で形成する。そして、上記第７工程におけるエッチバックは、上記ヴィアホール保護用樹脂膜の上面の位置が上記第２のエッチングストッパ膜の上面の位置よりも低くなるように行なわれる。
【００２９】
この発明のさらに好ましい実施態様によれば、上記第８工程における、上記層間絶縁膜を途中までエッチングする工程は、上記上側層間絶縁膜を上記第２のエッチングストッパ膜の上面が露出するまでエッチングすることによって行なわれる。
【００３０】
上記金属配線はＣｕ配線を含む。
【発明の効果】
【００３１】
本発明によれば、デュアルダマシン法により多層配線構造を形成する場合、あらゆるヴィアパターン（開口パターン）密度を有する領域に形成されたヴィア開口部のそれぞれを、均一な膜厚の樹脂プラグで塞ぐ（埋め込む）事が可能になり、続く配線溝パターン形成のエッチング時のフェンス残りや下層配線の掘れを防ぐ事ができ、ひいては確実にデュアルダマシン構造の多層配線構造を形成する事ができる。
【発明を実施するための最良の形態】
【００３２】
配線溝パターンをドライエッチングにより層間絶縁膜中に形成する際に、ヴィアホール底の領域を効果的に保護するという目的を、ヴィアホールのパターン密度の違いによるヴィアホール保護膜の膜厚差を低減するということによって実現した。以下、この発明の実施例を、図を用いて説明する。
【実施例１】
【００３３】
図１(Ａ)〜(Ｋ)は、実施例１に係る半導体装置の製造方法の工程を断面図で表したものである。図１（Ａ）を参照して、図示しない基板上に層間絶縁膜１１を形成する。層間絶縁膜１１に配線溝を形成し、Ｃｕ等よりなる配線パターン１２を埋め込む。層間絶縁膜１１上に、エッチングストッパ層となるＳｉＮ膜１３を形成する。ＳｉＮ膜１３の上に、Ｆ（フッ素）ドープＳｉＯ2等よりなる次の層間絶縁膜１４を形成し、層間絶縁膜１４上に別のエッチングストッパー層となるＳｉＮ膜１５を形成する。ＳｉＮ膜１５の上に、Ｆ（フッ素）ドープＳｉＯ2等よりなる次の層間絶縁膜１６を形成する。層間絶縁膜１６上に、ＳｉＮ等よりなる反射防止膜１７を形成する。
【００３４】
図１（Ｂ）を参照して、反射防止膜１７上にレジスト（感光性樹脂）を形成する。ＡｒＦあるいはＫｒＦエキシマレーザーなどを使ったフォトリソグラフィーにより、レジストにヴィアホールパターン１８を形成し、レジストパターン５０を形成する。ヴィアホールパターン１８は、ヴィアホールのパターン密度が高い蜜部領域Ｈとヴィアホールのパターン密度が低い疎部領域Ｌとを有する。
【００３５】
図１（Ｂ）と（Ｃ）を参照して、レジストパターン５０をマスクに、ドライエッチング法により、エッチングストッパ膜であるＳｉＮ膜１３を露出させる様に、反射防止膜１７、層間絶縁膜１６、中間のエッチングストッパ膜であるＳｉＮ膜１５、層間絶縁膜１４を貫通するヴィアホール１８Ａを形成する。
【００３６】
次に、図１（Ｄ）を参照して、反射防止膜１７の上に、ヴィアホール１８Ａを埋める様に、ノボラック樹脂１９をスピンコーティング法により塗布し、通常通りプリベークする。
【００３７】
この段階での、ヴィアホール１８Ａのパターン密度の違いによるノボラック樹脂１９の膜厚差（蜜部領域Ｈと疎部領域Ｌとの差）は、図２（Ａ）（Ｂ）を参照して、ヴィアホール１８Ａのホール径＝０．２ｕｍ、最小ホールピッチ＝０．４ｕｍ、ヴィアホール深さ＝１．０ｕｍ、ノボラック樹脂１９の塗布膜厚＝０．３ｕｍの条件下では、約０．２ｕｍの膜厚差となる。なお、図２では、蜜部領域Ｈのヴィアホール１８Ａを便宜上参照番号４８Ａで表し、疎部領域Ｌのヴィアホール１８Ａを便宜上参照番号４８Ｂで表している。このようなヴィアホール４８Ａ、４８Ｂの密度差による樹脂１９の膜厚差は、以下に示すように見積もることができる。
【００３８】
図２（Ａ）（Ｂ）に示す様に、前記条件（ヴィアホール径＝０．２ｕｍ、最小ヴィアホールピッチ＝０．４ｕｍ、ヴィア深さ＝１ｕｍ、埋め込み樹脂塗布膜厚０．３ｕｍ）のもと、最小ピッチのヴィアホールが２０um□領域に密に並んでいるヴィアホール４８Ａと密度が疎のヴィアホール４８Ｂ上に、樹脂膜を０．３ｕｍの厚さでスピンコートにより塗布する場合を考える。すると、
【００３９】
密ヴィアホール４８Ａ部の反射防止膜１７の表面から上に形成される樹脂膜厚
＝（樹脂塗布膜厚）×（密ヴィアホール領域面積）−（密ヴィアホール個数）×（ヴィアホール面積）×（ヴィアホール深さ）＝（０．３ｕｍ）×（４００ｕｍ2）−（２５００個）×（π×０．１2ｕｍ2）×（１ｕｍ）
＝０．１０４ｕｍである。
疎ヴィアホール４８Ｂ部の反射防止膜１７の表面から上に形成される樹脂膜厚
≒（樹脂塗布膜厚）＝０．３ｕｍである。
したがって、密ヴィアホール部と疎ヴィアホール部の膜厚差＝０．３−０．１０４＝０．２ｕｍである。
【００４０】
次に、図１（Ｄ）と（Ｅ）に戻って、ノボラック樹脂１９を現像液で処理することにより、これを反射防止膜１７上から除去する。疎部領域Ｌにおけるヴィアホール１８Ａ内のノボラック樹脂１９は、反射防止膜１７と同等の高さになり、密部領域Ｈにおけるヴィアホール１８Ａ内のノボラック樹脂１９は、疎部領域Ｌにおけるヴィアホール１８Ａ内のノボラック樹脂１９の膜厚より、約０．２ｕｍ薄い膜厚となる。
【００４１】
次に、図１（Ｆ）を参照して、第２樹脂膜として、ｉ線レジスト２１をスピンコーティング法により反射防止膜１７上に塗布し、通常のプリベークをする。この段階でのヴィアホールパターン１８Ａのパターン密度の違いによる、ノボラック樹脂１９＋ｉ線レジスト２１の合計膜厚の膜厚差は、約０．０４ｕｍとなる。
【００４２】
図２に示したと同様に、第２樹脂膜であるｉ線レジスト２１の塗布後の、密ヴィアホール部と疎ヴィアホール部の膜厚差を求めると以下の様になる。
密部領域におけるヴィアホール４８Ａ部の反射防止膜１７の表面から上に形成される樹脂膜厚
＝（第２樹脂層塗布膜厚）×（密ヴィアホール領域面積）−（密ヴィアホール個数）×（ヴィアホール面積）×（第１樹脂膜埋め込み後の残存ヴィア深さ）
＝（０．３ｕｍ）×（４００ｕｍ2）−（２５００個）×（π×０．１2ｕｍ2）×（０．２ｕｍ）＝０．２６１ｕｍ
疎部領域におけるヴィアホール４８Ｂ部の反射防止膜１７の表面から上に形成される樹脂膜厚≒０．３ｕｍ
したがって、密ヴィアホール部と疎ヴィアホール部の膜厚差＝０．３−０．２６１＝０．０３９umである。
【００４３】
次に、図１（Ｆ）を参照して、ｉ線レジスト２１上に、ＡｒＦやＫｒＦエキシマレーザーを使ったフォトリソグラフィーにより配線溝パターンを形成するためのマスクとなるレジストパターン２０を形成する。
【００４４】
図１（Ｇ）を参照して、レジストパターン２０をマスクとして、ヴィアホール１８Ａを埋め込んだノボラック樹脂１９及びｉ線レジスト２１を、ドライエッチング法により、疎部領域Ｌのヴィアホール１８Ａにおける、これらの樹脂の残膜厚が、中間のエッチングストッパ膜であるＳｉＮ膜１５の上面の高さ位置以下の膜厚となる様にエッチバックする。この時、前述した様に、ヴィアホール４８Ａと４８Ｂにおける、ノボラック樹脂１９の膜厚差は、約０．０４umであるので、密部領域Ｈにおいても、続いて実施される反射防止膜１７及び層間絶縁膜１６中に配線溝パターンを形成するためのエッチング時に、ヴィアホール底のエッチングストッパ層であるＳｉＮ膜１３が露出することが無い樹脂膜厚を確保できる。
【００４５】
図１（Ｇ）と（Ｈ）を参照して、レジストパターン２０をマスクとして、反射防止膜１７、層間絶縁膜１６を、ドライエッチング法により、中間エッチングストッパ層であるＳｉＮ膜１５の表面が露出するまでエッチングする。前述した様に、ヴィアホール１８Ａの疎部と密部の埋め込み樹脂膜厚差は約０．０４ｕｍに抑えられていることにより、層間絶縁膜１６のエッチング残りが無い。また、ヴィアホール底のエッチングストッパ膜１３が破れることは無く、ひいては、下地配線１２がエッチングされること無く、配線溝パターン２０Ａを形成することができる。
【００４６】
図１（Ｉ）を参照して、ヴィアホール底のエッチングストッパ用ＳｉＮ膜１３を除去する。
【００４７】
この後、図１（Ｊ）を参照して、Ｃｕシード層６０をスパッタリング法により形成し、Ｃｕシード層６０を電極とする電解メッキ法により、ヴィアホール１８Ａ及び配線溝２０Ａを埋めるようにＣｕ層６１を形成する。図１（Ｋ）を参照して、Ｃｕ層６１の内、層間絶縁膜１６上の部分をＣＭＰ法により除去することにより、ヴィアホール１８Ａ及び配線溝２０ＡがＣｕにより埋められたデュアルダマシン構造の多層配線構造が得られる。
【実施例２】
【００４８】
図３（Ａ）〜（Ｌ）は、実施例２に係る半導体装置の製造方法の工程図である。実施例１に係る部分と同一または相当する部分には、同一の参照番号を付し、その説明を繰り返さない。
【００４９】
本実施例では、図３（Ｄ）を参照して、ヴィアホール１８Ａ内に埋め込む第１の樹脂層として、ｉ線レジスト１９１をスピンコート法により塗布し、通常通りプリベークする。この段階での、ヴィアホールパターン１８Ａのパターン密度の違いによるｉ線レジスト１９１の膜厚差は、ヴィアホール１８Ａのホール径＝０．２ｕｍ、最小ホールピッチ＝０．４ｕｍ、ヴィアホール深さ＝１ｕｍ、ｉ線レジスト１９１の塗布膜厚＝０．３ｕｍの条件下では、約０．２ｕｍの膜厚差となる。
【００５０】
次に、図３（Ｅ）を参照して、ｉ線レジスト膜１９１を、ｉ線光により全面的に一様に露光し、さらに現像液により現像することにより、反射防止膜１７上から除去する。これにより、図３（Ｆ）に示す様に、疎部領域Ｌのヴィアホール１８Ａ内のｉ線レジスト１９１は、反射防止膜１７の上面の高さと同等の高さとなり、密部領域Ｈのヴィアホール１８Ａ内のｉ線レジスト１９１は、疎部領域Ｌのヴィアホール１８Ａ内のｉ線レジスト１９１の膜厚より、約０．２ｕｍ薄い膜厚となる。
【００５１】
次に、図３（Ｇ）を参照して、第２樹脂膜として、ｉ線レジスト２１をスピンコーティング法により反射防止膜１７上に塗布し、通常のプリベークをする。この段階でのヴィアホールパターン１８Ａのパターン密度の違いによる、ｉ線レジスト１９１＋ｉ線レジスト２１の合計膜厚の膜厚差は、約０．０４ｕｍとなる。
【００５２】
次に、ｉ線レジスト２１上に、ＡｒＦやＫｒＦエキシマレーザーを使ったフォトリソグラフィーにより配線溝パターンを形成するためのマスクとなるレジストパターン２０を形成する。
【００５３】
図３（Ｇ）と（Ｈ）を参照して、レジストパターン２０をマスクとして、ヴィアホール１８Ａを埋め込んだｉ線レジスト１９１及びｉ線レジスト２１を、ドライエッチング法により、疎部領域Ｌのヴィアホール１８Ａにおける、これらの樹脂の残膜厚が、中間エッチングストッパ膜であるＳｉＮ膜１５の上面の高さ位置以下の膜厚となる様にエッチバックする。この時、前述した様に、ヴィアホール１８Ａ内の、疎部領域Ｌと密部領域Ｈにおける、ｉ線レジスト１９１の膜厚差は、約０．０４ｕｍであるので、密部領域Ｈにおいても、続いて実施される反射防止膜１７及び層間絶縁膜１６中に配線溝パターンを形成するためのエッチング時に、ヴィアホール底のエッチングストッパ層１３が露出することが無い樹脂膜厚を確保できる。
【００５４】
図３（Ｈ）と（Ｉ）を参照して、レジストパターン２０をマスクとして、反射防止膜１７、層間絶縁膜１６を、ドライエッチング法により、中間エッチングストッパ膜であるＳｉＮ膜１５の表面が露出するまでエッチングする。前述した様に、ヴィアホール１８Ａの疎部領域Ｌと密部領域Ｈの埋め込み樹脂の膜厚差は約０．０４ｕｍに抑えられていることにより、層間絶縁膜１６のエッチング残りが無い。また、ヴィアホール底のエッチングストッパ膜であるＳｉＮ膜１３が破れることは無く、ひいては、下地配線パターン１２がエッチングされること無く、配線溝パターン２０Ａを形成することができる。
【００５５】
図３（Ｊ）を参照して、ヴィアホール底のエッチングストッパ膜であるＳｉＮ膜１３を除去する。
【００５６】
この後、図３（Ｋ）を参照して、Ｃｕシード層６０をスパッタリング法により形成し、Ｃｕシード層６０を電極とする電解メッキ法により、ヴィアホール１８Ａ及び配線溝２０Ａを埋めるようにＣｕ層６１を形成する。図３（Ｌ）を参照して、Ｃｕ層６１の内、層間絶縁膜１６上の部分をＣＭＰ法により除去することにより、ヴィアホール１８Ａ及び配線溝２０ＡがＣｕにより埋められたデュアルダマシン構造の多層配線構造が得られる。
【実施例３】
【００５７】
図４（Ａ）〜（Ｌ）は、実施例３に係る半導体装置の製造方法の工程図である。実施例２に係る部分と同一または相当する部分には、同一の参照番号を付し、その説明を繰り返さない。
【００５８】
本実施例では図４（Ｄ）を参照して、先の実施例２と同様に、第１樹脂膜としてｉ線レジスト１９１をスピンコートにより塗布する。その後、図４（Ｅ）と（Ｆ）に示す様に、ｉ線レジスト１９１を全面的に一様にドライエッチング法を使って、エッチバックすることにより、ｉ線レジスト１９１を反射防止膜１７上から除去する。
【００５９】
図４（Ｆ）に示す様に疎部領域Ｌのヴィアホール１８Ａ内のｉ線レジスト１９１は、反射防止膜１７の上面の高さと同等の高さになり、密部領域Ｈのヴィアホール１８Ａ内のｉ線レジスト１９１は、疎部領域Ｌのヴィアホール１８Ａ内のｉ線レジスト１９１の膜厚より、約０．２ｕｍ薄い膜厚となる。エッチバックのエッチング条件は、例えば、ＣＣＰ（Capasitive Coupled Plasma：容量結合型プラズマ）構造を持つエッチング装置を使い、バイアスパワー＝７００Ｗ、ソースパワー＝４００Ｗ、圧力＝８０ｍＴｏｒｒ、Ｎ２（窒素）ガス＝３００ｓｃｃｍ程度の条件を用いる。
【００６０】
次に、図４（Ｇ）を参照して、第２樹脂膜として、ｉ線レジスト２１をスピンコーティング法により反射防止膜１７上に塗布し、通常のプリベークをする。この段階でのヴィアホール１８Ａのパターン密度の違いによる、ｉ線レジスト１９１＋ｉ線レジスト２１の合計膜厚の膜厚差は、約０．０４ｕｍとなる。
【００６１】
次に、ｉ線レジスト２１上に、ＡｒＦやＫｒＦエキシマレーザーを使ったフォトリソグラフィーにより配線溝パターンを形成するためのマスクとなるレジストパターン２０を形成する。
【００６２】
図４（Ｇ）と（Ｈ）を参照して、レジストパターン２０をマスクとして、ヴィアホール１８Ａ内を埋め込んだｉ線レジスト１９１及びｉ線レジスト２１を、ドライエッチング法により、疎部領域Ｌのヴィアホール１８Ａにおける、これらの樹脂の残膜厚が、中間エッチングストッパ層であるＳｉＮ膜１５の上面の高さ位置以下の膜厚となる様にエッチバックする。この時、前述した様に、ヴィアホール１８Ａの、疎部領域Ｌと密部領域Ｈにおける、ｉ線レジスト１９１の膜厚差は、約０．０４ｕｍであるので、密部領域Ｈにおいても、続いて実施される反射防止膜１７及び層間絶縁膜１６中に配線溝パターンを形成するためのエッチング時に、ヴィアホール１８Ａの底のエッチングストッパ膜であるＳｉＮ膜１３が露出することが無い樹脂膜厚を確保できる。
【００６３】
図４（Ｈ）と（Ｉ）を参照して、レジストパターン２０をマスクとして、反射防止膜１７、層間絶縁膜１６を、ドライエッチング法により、中間エッチングストッパ膜であるＳｉＮ膜１５の表面が露出するまでエッチングする。前述した様に、ヴィアホール１８Ａの疎部領域と密部領域の埋め込み樹脂の膜厚差は約０．０４ｕｍに抑えられていることにより、層間絶縁膜１６のエッチング残りが無い。また、ヴィアホール底のエッチングストッパ膜１３が破れることは無く、ひいては、下地配線１２がエッチングされること無く、配線溝パターン２０Ａを形成することができる。
【００６４】
図４（Ｊ）を参照して、ヴィアホール底のエッチングストッパ用ＳｉＮ膜１３を除去する。
【００６５】
この後、図４（Ｋ）を参照して、Ｃｕシード層６０をスパッタリング法により形成し、Ｃｕシード層６０を電極とする電解メッキ法により、ヴィアホール１８Ａ及び配線溝２０Ａを埋めるようにＣｕ層６１を形成する。図４（Ｌ）を参照して、Ｃｕ層６１の内、層間絶縁膜１６上の部分をＣＭＰ法により除去することにより、ヴィアホール１８Ａ及び配線溝２０ＡがＣｕにより埋められたデュアルダマシン構造の多層配線構造が得られる。
【００６６】
以上、本発明の好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形や変更が可能である。
【産業上の利用可能性】
【００６７】
本発明によれば、高速動作を行なう半導体装置が得られる。
【図面の簡単な説明】
【００６８】
【図１】実施例１にかかる半導体装置の製造方法の工程を示す図
【図２】ヴィアホールのパタ-ン密度の差により生じる埋め込み樹脂膜の膜厚差を説明するための図
【図３】実施例２にかかる半導体装置の製造方法の工程を示す図
【図４】実施例３にかかる半導体装置の製造方法の工程を示す図
【図５】従来のデュアルダマシン法による多層配線構造の形成方法を示す図
【図６】従来のデュアルダマシン法による問題点を説明する図
【図７】従来のデュアルダマシン法による問題点を説明するさらに詳細な図
【図８】他の従来例にかかるデュアルダマシン法による問題点を説明する図
【符号の説明】
【００６９】
１２  配線パターン
１３、１５  エッチングストッパ膜としてのＳｉＮ膜
１７  ＳｉＮ膜等よりなる反射防止膜
１１、１４、１６  層間絶縁膜
１８  ヴィアホールパターン
２０  配線溝形成用レジストパターン
１８Ａ  ヴィアホール
２０Ａ  配線溝
１９  ヴィアホールへの第１の埋め込み用樹脂であるノボラック樹脂
２１  ヴィアホールへの第２の埋め込み用樹脂であるｉ線レジスト
６０  Ｃｕシード層
６１  Ｃｕ層
Ｈ  ヴィアホールの高密度領域
Ｌ  ヴィアホールの低密度領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006100510.tif 000009
【図８】
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