(57)【要約】【課題】  オプション機能の切り替えをパワーオン期間に実施し、半導体集積回路がパワーオンから通常動作を開始するまでの期間を短縮する。【解決手段】  機能切替部１４は、互いに異なる論理値にプログラムされる一対のプログラム素子ＭＣ１、ＭＣ２を有する。機能切替部１４の判定回路ＬＴは、パワーオン時の電源電圧が上昇する期間に、プログラム素子ＭＣ１、ＭＣ２にそれぞれ流れる電流値の差に応じた論理レベルを出力する。オプション機能部１６は、判定回路ＬＴが出力する論理レベルに応じて、動作仕様が切り替わる。すなわち、プログラム素子ＭＣ１、ＭＣ２のプログラム状態に応じて、パワーオンが完了するまでにオプション機能部１６の動作仕様が自動的に決定される。オプション機能部１６の動作仕様を決定するために、プログラム素子ＭＣ１、ＭＣ２に対する読み出し動作を実行する必要はない。パワーオン後の初期化処理が簡易になるため、パワーオンから通常動作を開始するまでの期間を短縮できる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
動作仕様が切替可能なオプション機能部と、
前記オプション機能部の動作仕様を切り替える機能切替部とを備え、
前記機能切替部は、
互いに異なる論理値にプログラムされる一対のプログラム素子と、
前記プログラム素子に接続され、パワーオン時の電源電圧が上昇する期間に、前記プログラム素子にそれぞれ流れる電流値の差に応じた論理レベルを出力する判定回路とを備え、
前記オプション機能部は、前記判定回路が出力する前記論理レベルに応じて、動作仕様が切り替わることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記各プログラム素子は、読み出しトランジスタと書き込みトランジスタとで構成される不揮発性メモリセルであり、
前記読み出しトランジスタおよび書き込みトランジスタは、電荷を蓄積する導電性の共通なフローティングゲートを有することを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
一対の前記不揮発性メモリセルは、閾値電圧が負の状態と、閾値電圧が正の状態とにそれぞれ設定され、
前記読み出しトランジスタは、接地線に接続されたコントロールゲートを備えていることを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記共通なフローティングゲートにキャリアを蓄積または放出するために、前記書き込みトランジスタのコントロールゲート、ソース、ドレインに所定の電圧を与える書き込み制御部を備えていることを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記各プログラム素子は、電荷を蓄積する導電性のフローティングゲートと、前記フローティングゲートに電荷を蓄積または放出するためのコントロールゲートとを有する不揮発性メモリセルであることを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路において、
前記フローティングゲートにキャリアを蓄積または放出するために、前記不揮発性メモリセルのコントロールゲート、ソース、ドレインに所定の電圧を与える書き込み制御部を備えていることを特徴とする半導体集積回路。
【請求項７】
請求項１記載の半導体集積回路において、
前記各プログラム素子は、電荷をトラップする絶縁性のトラップゲートと、前記トラップゲートにキャリアをトラップまたは放出するためのコントロールゲートとを有する不揮発性メモリセルであることを特徴とする半導体集積回路。
【請求項８】
請求項１記載の半導体集積回路において、
前記各プログラム素子は、ヒューズであることを特徴とする半導体集積回路。
【請求項９】
請求項１記載の半導体集積回路において、
前記判定回路は、第１電源端子が第１電源線に接続され、第２電源端子が前記一対のプログラム素子の一方と他方にそれぞれ接続され、入力と出力とが互いに接続された一対の
反転回路を備え、
前記論理レベルは、前記反転回路の少なくともいずれかの出力から出力されることを特徴とする半導体集積回路。
【請求項１０】
請求項９記載の半導体集積回路において、
前記各反転回路は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを有するＣＭＯＳインバータであり、
前記第１電源端子である前記ｐＭＯＳトランジスタのソースは、前記第１電源線である高電圧線に接続され、前記第２電源端子である前記ｎＭＯＳトランジスタのソースは、前記プログラム素子を介して第２電源線である低電圧線に接続されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内蔵するオプション機能を切り替えるための機能切替部を有する半導体集積回路に関する。
【背景技術】
【０００２】
一般に、マイクロコントローラ等の半導体集積回路は、全てのユーザに共通の機能と、ユーザの希望に応じて動作仕様が変更可能なオプション機能とを有している。従来、オプション機能を切り替えるために、半導体集積回路は、不揮発性メモリセル、不揮発性メモリセルをアクセスする制御回路、および不揮発性メモリセルから読み出したデータをラッチするラッチ回路等を有している。制御回路は、パワーオンが完了した後に、不揮発性メモリセルに対して読み出し動作を実行する。読み出したデータがラッチ回路にラッチされることでオプション機能が切り替えられる（特許文献１、２参照）。
【特許文献１】特開平４−９５１８４号公報
【特許文献２】特開平６−１８７４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の手法では、オプション機能を切り替えるために、制御回路は、不揮発性メモリセルのコントロールゲート、ソース、ドレインを所定の電圧に設定し、読み出し動作を実行する必要がある。換言すれば、オプション機能は、電源電圧が制御回路を動作させるために必要な電圧まで上昇した後でなければ切り替えることができない。例えば、オプション機能の設定がパワーオン毎に実施される場合、パワーオンが完了し、電源電圧が安定した後でなければ、オプション機能を設定できない。したがって、パワーオンからオプション機能を設定し、通常動作を開始するまでに時間が掛かるという問題があった。マイクロコンピュータ等のプログラム実行型の半導体集積回路では、パワーオン後のイニシャライズルーチン（ユーザプログラム）において、オプション機能を設定する必要があり、ユーザの負担は大きい。また、制御回路の回路規模が大きくなるという問題があった。
【０００４】
本発明の目的は、オプション機能の切り替えをパワーオン期間に実施し、半導体集積回路がパワーオンから通常動作を開始するまでの期間を短縮することにある。特に、回路規模を増加することなく、上記期間を短縮することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体集積回路の一形態では、機能切替部は、互いに異なる論理値にプログラムされる一対のプログラム素子を有する。機能切替部の判定回路は、プログラム素子に接続され、パワーオン時の電源電圧が上昇する期間に、プログラム素子にそれぞれ流れる電流値の差に応じた論理レベルを出力する。オプション機能部は、判定回路が出力する論理レベルに応じて、動作仕様が切り替わる。すなわち、プログラム素子のプログラム状態に応じて、パワーオンが完了するまでにオプション機能部の動作仕様が自動的に決定される。
【０００６】
オプション機能部の動作仕様を決定するために、プログラム素子に対する読み出し動作を実行する必要はない。このため、読み出し動作のための制御回路が不要になり、回路規模を小さくできる。読み出し動作が不要になるため、半導体集積回路が搭載されるユーザシステムにおいて、パワーオン後の初期化処理が簡易になる。したがって、パワーオンから通常動作を開始するまでの期間を短縮できる。また、オプション機能部の動作仕様を決定するためのリセット信号が不要になる。オプション機能部の動作仕様は、互いに異なる
論理値にプログラムされる一対のプログラム素子の記憶値に応じて決定される。このため、判定回路は、一つのプログラム素子により動作仕様を決定する場合に比べて、オプション機能部の動作仕様を確実に判定できる。換言すれば、判定回路の誤動作を防止できる。
【０００７】
本発明の半導体集積回路の一形態における好ましい例では、各プログラム素子は、書き込みトランジスタおよび読み出しトランジスタを有する不揮発性メモリセルで構成される。書き込みトランジスタおよび読み出しトランジスタは、電荷を蓄積する導電性の共通なフローティングゲートを有する。不揮発性メモリセルは、書き込みトランジスタを用いてプログラムされ、読み出しトランジスタを用いて読み出される。すなわち、不揮発性メモリセルのプログラム動作と読み出し動作とを、互いに異なるトランジスタを用いて実行できる。このため、書き込みトランジスタおよび読み出しトランジスタの構造（特性）を、それぞれの動作に最適に設計できる。
【０００８】
本発明の半導体集積回路の一形態における好ましい例では、読み出しトランジスタのコントロールゲートは、接地線に接続されている。一対の不揮発性メモリセルは、閾値電圧が負の状態と、閾値電圧が正の状態とにそれぞれ設定される。パワーオン時に、閾値電圧が負の不揮発性メモリセルは、電流を流し、閾値電圧が正の不揮発性メモリセルは、電流を流さない。このため、一対の不揮発性メモリセルにそれぞれ流れる電流値を、互いに相違でき、判定回路の判定マージンを十分に確保できる。
【０００９】
本発明の半導体集積回路の一形態における好ましい例では、各プログラム素子は、不揮発性メモリセルで構成される。不揮発性メモリセルは、電荷を蓄積する導電性のフローティングゲートと、フローティングゲートに電荷を蓄積または放出するためのコントロールゲートとを有する不揮発性メモリセルで構成される。あるいは、不揮発性メモリセルは、電荷をトラップする絶縁性のトラップゲートと、トラップゲートにキャリアをトラップまたは放出するためのコントロールゲートとを有する。一対の不揮発性メモリセルを消去状態および書き込み状態にそれぞれ設定することで、判定回路の判定マージンを確保できる。
【００１０】
本発明の半導体集積回路の一形態における好ましい例では、書き込み制御部は、フローティングゲート（またはトラップゲート）にキャリアを蓄積（またはトラップ）または放出するために、不揮発性メモリセル（例えば、書き込みトランジスタ）のコントロールゲート、ソース、ドレインに所定の電圧を与える。このため、パワーオン前に、半導体製造工程またはユーザシステム上で、不揮発性メモリセルを、書き込み制御部を用いてプログラムできる。
【００１１】
本発明の半導体集積回路の一形態における好ましい例では、各プログラム素子は、ヒューズである。一対のヒューズの一方を、予めカットしておくことで、プログラム素子に流れる電流値は、必ず差ができる。このため、判定回路の判定マージンを十分に確保できる。
【００１２】
本発明の半導体集積回路の一形態における好ましい例では、判定回路は、入力と出力とが互いに接続された一対の反転回路を有している。一方の反転回路は、第１電源端子が第１電源線に接続され、第２電源端子が一対のプログラム素子の一方に接続されている。他方の反転回路は、第１電源端子が第１電源線に接続され、第２電源端子が一対のプログラム素子の他方に接続されている。このため、パワーオン時に、電流を相対的に多く流すプログラム素子に対応する第２電源端子の電圧は、相対的に低くなる。この第２電源端子を有する反転回路は、低い論理レベルを出力する。電流を相対的に少なく流すプログラム素子に対応する第２電源端子の電圧は、相対的に高くなる。この第２電源端子を有する反転回路は、高い論理レベルを出力する。オプション機能部の動作仕様は、反転回路の少なく
ともいずれかから出力される論理レベルに応じて切り替えられる。したがって、判定回路の判定動作を、プログラム素子のプログラム状態に応じて確実に実行できる。
【００１３】
本発明の半導体集積回路の一形態における好ましい例では、各反転回路は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを有するＣＭＯＳインバータである。第１電源端子であるｐＭＯＳトランジスタのソースは、第１電源線である高電圧線に接続されている。第２電源端子であるｎＭＯＳトランジスタのソースは、プログラム素子を介して第２電源線である低電圧線に接続されている。
【００１４】
パワーオン期間において、電源電圧（高電圧線の電圧と低電圧線の電圧の差）が、ＣＭＯＳインバータのｐＭＯＳトランジスタとｎＭＯＳトランジスタの閾値電圧（絶対値）の和より高いとき、各トランジスタは、オン状態になり、貫通電流が一時的に流れる。このため、電流を相対的に多く流すプログラム素子に対応するＣＭＯＳインバータの出力は低レベルになる。電流を相対的に少なく流すプログラム素子に対応するＣＭＯＳインバータの出力は高レベルになる。ＣＭＯＳインバータの出力レベルが確定した後、各ＣＭＯＳインバータのｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの一方は、オフ状態に維持される。このため、論理レベルが確定した後、ＣＭＯＳインバータに貫通電流が流れることが防止される。したがって、オプション機能部の動作仕様が切り替えられた後に、無駄な電流が機能切替部に流れることを防止できる。この結果、半導体集積回路のスタンバイ電流が増加することを防止できる。
【発明の効果】
【００１５】
本発明では、オプション機能の切り替えをパワーオン期間中に実施でき、半導体集積回路がパワーオンから通常動作を開始するまでの期間を短縮できる。また、回路規模を増加することなく、上記期間を短縮できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１７】
図１は、本発明の半導体集積回路の第１の実施形態を示している。半導体集積回路は、例えば、ＣＭＯＳプロセス技術を用いてマイクロコントローラＭＩＣ１として形成されている。マイクロコントローラＭＩＣ１は、動作制御部１０、書き込み制御部１２、複数の機能切替部１４、および複数のオプション機能部１６を有している。マイクロコントローラＭＩＣ１は、この他にも、図示しないＣＰＵ、ＲＯＭ、ＲＡＭと、タイマ、シリアル通信、Ｉ／Ｏポート等の周辺回路とを有している。マイクロコントローラＭＩＣ１は、クロック信号ＣＬＫ、制御信号ＣＮＴ、アドレス信号ＡＤを受け、データ信号ＤＴを入出力している。マイクロコントローラＭＩＣ１は、外部電源電圧ＶＤＤ（例えば、２．５Ｖ）および接地電圧ＶＳＳ（０Ｖ）を受けている。
【００１８】
動作制御部１０は、クロック信号ＣＬＫに同期して制御信号ＣＮＴを受ける。動作制御部１０は、制御信号ＣＮＴが書き込みコマンドを示すとき、書き込みコマンド信号ＷＣＭＤをそれぞれ所定の期間活性化する。なお、後述するオプション機能がマイクロコントローラＭＩＣ１の出荷前に設定されるとき、書き込みコマンドは、ユーザに開放されない。この場合、マイクロコントローラＭＩＣ１の出荷試験において、書き込みコマンドがマイクロコントローラＭＩＣ１に供給され、オプション機能が設定される。
【００１９】
書き込み制御部１２は、書き込みコマンド信号ＷＣＭＤの活性化に同期してアドレス信
号ＡＤおよびデータ信号ＤＴ（最下位ビットＤＴ０）を受ける。書き込み制御部１２は、アドレス信号ＡＤに応じて特定される機能切替部１４の設定状態（後述する不揮発性メモリセルＭＣ１、ＭＣ２の記憶状態）を変更するための制御信号ＲＳ（ＲＳＡ、ＲＳＢ、ＲＳＣ）、ＣＳ１（ＣＳ１Ａ、ＣＳ１Ｂ、ＣＳ１Ｃ）、ＣＳ２（ＣＳ２Ａ、ＣＳ２Ｂ、ＣＳ２Ｃ）、ＳＣ１（ＳＣ１Ａ、ＳＣ１Ｂ、ＳＣ１Ｃ）、ＳＣ２（ＳＣ２Ａ、ＳＣ２Ｂ、ＳＣ２Ｃ）、ＤＣ（ＤＣＡ、ＤＣＢ、ＤＣＣ）を出力する。記憶状態（論理１または論理０）は、データ信号の最下位ビットＤＴ０の論理レベルに対応して変更される。このように、動作制御部１０および書き込み制御部１２により、書き込みコマンド信号ＷＣＭＤの出力中にメモリセルＭＣ１、ＭＣ２の記憶状態を書き替えることで、メモリセルＭＣ１、ＭＣ２を外部制御によりプログラムできる。
【００２０】
機能切替部１４は、オプション機能部１６に対応してそれぞれ形成されている。機能切替部１４は、書き込み制御部１２からの制御信号ＲＳ、ＣＳ１、ＣＳ２、ＳＣ１、ＳＣ２、ＤＣを受けて、記憶状態を変更する。また、機能切替部１４は、パワーオン中に、オプション機能部１６を初期設定するために、設定信号ＳＥＴ、／ＳＥＴ（ＳＥＴＡ、ＳＥＴＢ、ＳＥＴＣ、／ＳＥＴＡ、／ＳＥＴＢ、／ＳＥＴＣ）を出力する。設定信号ＳＥＴ、／ＳＥＴは、相補の論理信号である。
【００２１】
オプション機能部１６は、設定信号ＳＥＴ、／ＳＥＴの論理レベルに応じて初期設定され、マイクロコントローラＭＩＣ１に内蔵されるタイマ、シリアル通信、Ｉ／Ｏポート等の周辺回路の動作仕様を変更する。例えば、オプション機能部１６は、周辺回路毎に形成されている。この実施形態では、変更可能な動作仕様は、オプション機能としてユーザが設定可能である。なお、制御信号ＲＳ、ＣＳ１、ＣＳ２、ＳＣ１、ＳＣ２、ＤＣおよび設定信号ＳＥＴ、／ＳＥＴの末尾のアルファベットは、オプション機能を識別するために符号である。
【００２２】
図２は、図１に示した書き込み制御部１２および機能切替部１４の詳細を示している。図では、末尾が”Ａ”の制御信号ＲＳＡ等を受ける機能切替部１４を示している。他の機能切替部１４も、末尾の符号が異なることを除き図２と同じ構成である。
【００２３】
書き込み制御部１２は、機能切替部１４にそれぞれ対応して、行選択回路１８、列選択回路２０および書き込み制御回路２２を有している。書き込み制御部１２は、後述する不揮発性メモリセルＭＣ１、ＭＣ２に、互いに相補の論理値を予め書き込むために、消去動作および書き込み動作を順次実行する。メモリセルＭＣ１、ＭＣ２に記憶する論理値を変更するための消去動作および書き込み動作を、プログラム動作とも称する。
【００２４】
行選択回路１８は、書き込みコマンド信号ＷＣＭＤが活性化されている期間に、制御信号ＲＳの電圧を負電圧（例えば、−９Ｖ）または高電圧（例えば、＋９Ｖ）に変化する。制御信号ＲＳＡが負電圧のときに消去動作が実行され、制御信号ＲＳＡが高電圧のときに書き込み動作が実行される。なお、特に図示してないが、マイクロコントローラＭＩＣ１は、負電圧を生成するための負電圧生成回路と、高電圧を生成するための高電圧生成回路とを有している。
【００２５】
列選択回路２０は、書き込みコマンド信号ＷＣＭＤが活性化されている期間の消去動作中に、制御信号ＣＳ１Ａ、ＣＳ２Ａを高レベル（例えば、電源電圧ＶＤＤ）に維持する。列選択回路２０は、書き込みコマンド信号ＷＣＭＤが活性化されている期間の書き込み動作中に、制御信号ＣＳ１Ａ、ＣＳ２Ａを高レベルまたは低レベルに維持する。後述するメモリセルＭＣ１を書き込み状態（論理０、高閾値電圧）に設定し、メモリセルＭＣ２を消去状態（論理１、低閾値電圧）に維持する場合、書き込み動作において、制御信号ＣＳ１Ａ、ＣＳ２Ａは、低レベル（ＶＳＳ）、高レベル（高電圧、例えば、＋５Ｖ）にそれぞれ
設定される。逆に、メモリセルＭＣ１を消去状態に維持し、メモリセルＭＣ２を書き込み状態に設定する場合、書き込み動作において、制御信号ＣＳ１Ａ、ＣＳ２Ａは、高レベル（高電圧、例えば、＋５Ｖ）、低レベル（ＶＳＳ）、にそれぞれ設定される。
【００２６】
書き込み制御回路２２は、消去動作中に、制御信号ＳＣ１Ａ、ＳＣ２Ａ、ＤＣＡを低レベル（ＶＳＳ）、高レベル（高電圧、例えば、＋５Ｖ）、低レベル（ＶＳＳ）にそれぞれ維持する。書き込み制御回路２２は、書き込み動作中に制御信号ＳＣ１Ａ、ＳＣ２Ａ、ＤＣＡを所定の高電圧（例えば、＋５Ｖ）、低レベル（ＶＳＳ）、高レベル（ＶＤＤ）にそれぞれ維持する。このように、書き込み制御部１２は、メモリセルＭＣ１、ＭＣ２をプログラムするために、メモリセルＭＣ１、ＭＣ２のコントロールゲート、ソース、ドレインに所定の電圧を与える。
【００２７】
機能切替部１４は、ラッチＬＴ（判定回路）、一対の不揮発性メモリセルＭＣ１、ＭＣ２（プログラム素子）およびｎＭＯＳトランジスタＮＭ５、ｐＭＯＳトランジスタＰＭ３、ＰＭ４、ＰＭ５を有している。ラッチＬＴは、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２（反転回路）を有している。インバータＩＮＶ１、ＩＮＶ２のｐＭＯＳトランジスタＰＭ１、ＰＭ２のソース（第１電源端子）は、電源線ＶＤＤ（第１電源線、高電圧線）に接続されている。インバータＩＮＶ１、ＩＮＶ２のｎＭＯＳトランジスタＮＭ１、ＮＭ２のソース（第２電源端子）は、メモリセルＭＣ１、ＭＣ２の一端にそれぞれ接続されている。インバータＩＮＶ１の出力は、インバータＩＮＶ２の入力に接続され、設定信号/ＳＥＴＡとして出力されている。インバータＩＮＶ２の出力は、インバータＩＮＶ１の入力に接続され、設定信号ＳＥＴＡとして出力されている。
【００２８】
メモリセルＭＣ１は、読み出しトランジスタＣＲ１および書き込みトランジスタＣＰＥ１を有している。メモリセルＭＣ１は、読み出しトランジスタＣＲ１を用いて読み出され、書き込みトランジスタＣＰＥ１を用いてプログラムされる。読み出しトランジスタＣＲ１および書き込みトランジスタＣＰＥ１のフローティングゲートは、互いに共通である。読み出しトランジスタＣＲ１および書き込みトランジスタＣＰＥ１の接続ノード（ソース）は、ｐＭＯＳトランジスタＰＭ５を介して制御信号線ＳＣ２Ａに接続され、ｎＭＯＳトランジスタＮＭ５を介して接地線ＶＳＳ（第２電源線、低電圧線）に接続されている。
【００２９】
メモリセルＭＣ２は、読み出しトランジスタＣＲ２および書き込みトランジスタＣＰＥ２を有している。メモリセルＭＣ２は、読み出しトランジスタＣＲ２を用いて読み出され、書き込みトランジスタＣＰＥ２を用いてプログラムされる。読み出しトランジスタＣＲ２および書き込みトランジスタＣＰＥ２の導電性のフローティングゲートは、互いに共通である。読み出しトランジスタＣＲ２および書き込みトランジスタＣＰＥ２の接続ノード（ソース）は、ｐＭＯＳトランジスタＰＭ５を介して制御信号線ＳＣ２Ａに接続され、ｎＭＯＳトランジスタＮＭ５を介して接地線ＶＳＳに接続されている。
【００３０】
メモリセルＭＣ１、ＭＣ２のフローティングゲートは、ポリシリコン等で形成され、導電性を有する。このため、書き込みトランジスタにより蓄積された電荷は、読み出しトランジスタの特性にも影響する。読み出しトランジスタＣＲ１、ＣＲ２のコントロールゲートは、書き込みトランジスタＣＰＥ１、ＣＰＥ２のコントロールゲートと制御信号線ＲＳＡに接続されている。後述するように、一対のメモリセルＭＣ１、ＭＣ２は、閾値電圧が負の状態と、閾値電圧が正の状態とにそれぞれ設定される。このため、パワーオン時に、制御信号ＲＳＡを接地電圧ＶＳＳに設定することで、閾値電圧が負のメモリセル（ＭＣ１、ＭＣ２の一方）は、電流を流し、閾値電圧が正のメモリセル（ＭＣ１、ＭＣ２の他方）は、電流を流さない。一対のメモリセルＭＣ１、ＭＣ２に流れる電流値は、必ず差ができる。このため、ラッチ（判定回路）ＬＴによる判定マージンを十分に確保でき、パワーオン時にオプション機能部１６の動作仕様を確実に設定できる。
【００３１】
メモリセルＭＣ１、ＭＣ２のプログラム動作と読み出し動作は、互いに異なるトランジスタを用いて実行される。このため、書き込みトランジスタＣＰＥ１、ＣＰＥ２および読み出しトランジスタＣＲ１、ＣＲ２の構造（特性）を、それぞれの動作に最適に設計できる。特に、書き込みトランジスタＣＰＥ１、ＣＰＥ２は、プログラム（書き込み、消去）専用であるため、強い電界に耐えられる構造に設計できる。この結果、メモリセルＭＣ１、ＭＣ２の消去は、メモリセルＭＣ１、ＭＣ２が過消去状態になるまで十分に行うことができる。この場合にも、メモリセルＭＣ１、ＭＣ２を書き込み状態に容易に再設定できる。過消去状態が可能になるため、閾値電圧を消去動作中にモニタするベリファイ動作は不要になる。したがって、書き込み制御部１２の回路構成は簡易になる。過消去状態および過書き込み状態が可能になるため、一対のメモリセルＭＣ１、ＭＣ２にプログラムされる値の差を離すことができる。したがって、ラッチ（判定回路）ＬＴによる判定マージンをさらに十分に確保でき、パワーオン時にオプション機能部１６の動作仕様をさらに確実に設定できる。
【００３２】
ｐＭＯＳトランジスタＰＭ５、ｎＭＯＳトランジスタＮＭ５のゲートは、制御信号ＤＣＡを受けている。メモリセルＭＣ１、ＭＣ２のコントロールゲートは、制御信号ＲＳＡを受けている。メモリセルＭＣ１（またはＭＣ２）の他端（ドレイン）は、ｐＭＯＳトランジスタＰＭ３（またはＰＭ４）を介して制御信号線ＳＣ１Ａに接続されている。ｐＭＯＳトランジスタＰＭ３、ＰＭ４のゲートは、制御信号ＣＳ１Ａ、ＣＳ２Ａをそれぞれ受けている。
【００３３】
図３は、図２に示したメモリセルＭＣ１、ＭＣ２の消去動作および書き込み動作を示している。例えば、メモリセルＭＣ１を消去状態に設定し、ＭＣ２を書き込み状態に設定する場合、書き込み制御部１２は、メモリセルＭＣ１、ＭＣ２の消去動作およびメモリセルＭＣ２の書き込み動作を順次実行する。なお、以下の説明では、トランジスタにおいてキャリアが供給されるノードをソースと称し、キャリアが出力されるノードをドレインと称する。キャリアは、ｎＭＯＳトランジスタでは電子であり、ｐＭＯＳトランジスタでは正孔である。
【００３４】
消去動作では、制御信号ＲＳＡ、ＣＳ１Ａ、ＣＳ２Ａ、ＳＣ１Ａ、ＳＣ２Ａ、ＤＣＡは、−９Ｖ、ＶＤＤ、ＶＤＤ、ＶＳＳ、＋５Ｖ、ＶＳＳにそれぞれ設定される。消去動作中、書き込みトランジスタＣＰＥ１、ＣＰＥ２のコントロールゲートは、負電圧（−９Ｖ）に設定される。トランジスタＰＭ５はオン、ＮＭ５はオフし、書き込みトランジスタＣＰＥ１、ＣＰＥ２のソースは、＋５Ｖに設定される。トランジスタＰＭ３、ＰＭ４はオフし、書き込みトランジスタＣＰＥ１、ＣＰＥ２のドレインは、フローティング状態に設定される。このため、フローティングゲートからソースに電子が放出される（トンネル電流）。読み出しトランジスタＣＲ１（ＣＲ２）および書き込みトランジスタＣＰＥ１（ＣＰＥ２）のフローティングゲートは、互いに共通なため、トランジスタＣＲ１、ＣＰＥ１（ＣＲ２、ＣＰＥ２）の閾値電圧は下がる。この実施形態では、消去動作により、閾値電圧は、デプレッション状態になる。すなわち、トランジスタＣＲ１、ＣＰＥ１は、ゲート・ソース間電圧が０Ｖの場合にもオンする。
【００３５】
一方、メモリセルＭＣ２の書き込み動作では、制御信号ＲＳＡ、ＣＳ１Ａ、ＣＳ２Ａ、ＳＣ１Ａ、ＳＣ２Ａ、ＤＣＡは、＋９Ｖ、＋５Ｖ、ＶＳＳ、＋５Ｖ、ＶＳＳ、ＶＤＤにそれぞれ設定される。書き込みトランジスタＣＰＥ１、ＣＰＥ２のコントロールゲートは、高電圧（＋９Ｖ）に設定される。トランジスタＰＭ４はオンし、書き込みトランジスタＣＰＥ２のドレインは、＋５Ｖに設定される。トランジスタＰＭ３はオフし、書き込みトランジスタＣＰＥ１のドレインは、フローティング状態に設定される。トランジスタＰＭ５はオフ、トランジスタＮＭ５はオンし、書き込みトランジスタＣＰＥ１、ＣＰＥ２のソー
スは、接地電圧ＶＳＳに設定される。このため、メモリセルＭＣ２のドレイン・ソース間のみに電流が流れ、ホットエレクトロン注入によりフローティングゲートに電子が注入される。読み出しトランジスタＣＲ２および書き込みトランジスタＣＰＥ２のフローティングゲートは、互いに共通なため、トランジスタＣＲ２、ＣＰＥ２の閾値電圧は上がる。メモリセルＭＣ１は、書き込みされないため、トランジスタＣＲ１、ＣＰＥ１の閾値電圧は、デプレッション状態に保持される。
【００３６】
図４は、図２に示した機能切替部１４において、パワーオン時に設定信号ＳＥＴＡ、／ＳＥＴＡを確定するために必要な回路を示している。消去動作および書き込み動作に必要なトランジスタＣＰＥ１、ＣＰＥ２は、パワーオン時には不要で、トランジスタＰＭ３、ＰＭ４、ＰＭ５はオフ、トランジスタＮＭ５はパワーオン時にはオフするように書き込み制御部１２が設計されているため、図２に比べて図示を簡略化している。図２に示したトランジスタＰＭ５は、パワーオン時のゲート電圧が電源電圧ＶＤＤになる様に書き込み制御回路２２で設定しているので、読み出しトランジスタＣＲ１、ＣＲ２のソースは、パワーオン時に接地線ＶＳＳに接続される。よってトランジスタＰＭ５も図示を省略している。
【００３７】
この例では、図３で説明したように、予め、メモリセルＭＣ１の閾値電圧は負に設定され（消去状態）、メモリセルＭＣ２の閾値電圧は正に設定されている（書き込み状態）。読み出しトランジスタＣＲ１、ＣＲ２のコントロールゲートは、接地線ＶＳＳに接続されている。このため、ドレイン・ソース間に電圧が与えられたときに、メモリセルＭＣ１のみにセル電流ＩＤ１が流れ、メモリセルＭＣ２にセル電流ＩＤ２は流れない。
【００３８】
図５は、第１の実施形態のパワーオン時における機能切替部１４の動作を示している。パワーオン（Ｐ−ＯＮ）前、全てのノードは、接地状態（０Ｖ）である（図５（ａ））。
まず、マイクロコントローラＭＩＣ１への電源電圧ＶＤＤの供給が開始される（図５（ｂ））。電源電圧ＶＤＤが、ｐＭＯＳトランジスタＰＭ１、ＰＭ２の閾値電圧Ｖｔｈｐ（絶対値）になるとトランジスタＰＭ１、ＰＭ２はオン状態（ＯＮ）となりトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２のゲートに印加される電圧が上昇し始める（図５（ｃ））。電源電圧ＶＤＤがｐＭＯＳトランジスタＰＭ１、ＰＭ２の閾値電圧ＶｔｈｐとｎＭＯＳトランジスタＮＭ１、ＮＭ２の閾値電圧Ｖｔｈｎの和よりも高くなると、トランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２は、全てオン状態（ＯＮ）になり、一時的な貫通電流が、インバータＩＮＶ１、ＩＮＶ２に流れる。ＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２のゲートにはＶＤＤ−Ｖｔｈｐの電圧が印加されるので、読み出しトランジスタＣＲ１、ＣＲ２のドレインは、ＶＤＤ−Ｖｔｈｐ−Ｖｔｈｎの電圧が与えられる。読み出しトランジスタＣＲ１、ＣＲ２のゲートは、接地線ＶＳＳに接続されているため、デプレッション状態の読み出しトランジスタＣＲ１のみにセル電流ＩＤ１が流れる。読み出しトランジスタＣＲ２のセル電流ＩＤ２は流れない（図５（ｄ））。このため、インバータＩＮＶ１のトランジスタＮＭ１のソース（第２電源端子）の電圧は、インバータＩＮＶ２のトランジスタＮＭ２のソース（第２電源端子）の電圧より相対的に低くなる。なお、期間（ｂ）、（ｃ）、（ｄ）ではラッチＬＴから出力される設定信号ＳＥＴＡ、／ＳＥＴＡの電圧は、不定（Ｉｎｖａｌｉｄ）である。
【００３９】
次に、図５（ｅ）において、セル電流ＩＤ２が流れないため、インバータＩＮＶ１の入力電圧（トランジスタＰＭ１、ＮＭ１のゲート電圧）は上昇する。セル電流ＩＤ１により、インバータＩＮＶ２の入力電圧（トランジスタＰＭ２、ＮＭ２のゲート電圧）は下降する。トランジスタＰＭ２、ＮＭ２のゲート電圧は、接地電圧ＶＳＳまで下がる。トランジスタＰＭ１、ＮＭ１のゲート電圧は、電源電圧ＶＤＤに追従して上昇する。したがって、トランジスタＰＭ１、ＮＭ２はオフし（ＯＦＦ）、トランジスタＰＭ２、ＮＭ１はオンす
る（ＯＮ）。インバータＩＮＶ１の入力に接続されたインバータＩＮＶ２の出力電圧ＳＥＴＡは上昇する。インバータＩＮＶ２の入力に接続されたインバータＩＮＶ１の出力電圧／ＳＥＴＡは下降する。
【００４０】
トランジスタＰＭ１のオフにより、インバータＩＮＶ１内に貫通電流のパスがなくなる。このため、セル電流ＩＤ１は徐々に減少し、ゼロになる。一対のメモリセルＭＣ１、ＭＣ２に、互いに相補の論理データを記憶することで、出力電圧ＳＥＴＡ（または、／ＳＥＴＡ）は、確実に生成される。そして、オプション機能部１６の動作仕様は、出力電圧ＳＥＴＡ、／ＳＥＴＡの論理レベルに応じて切り替えられる。したがって、ラッチＬＴによるオプション機能部１６の動作仕様の判定動作を、メモリセルＭＣ１、ＭＣ２プログラム状態に応じて確実に実行できる。
【００４１】
図５（ｅ）において、電源電圧ＶＤＤが、規定の値（２．５Ｖ）に到達する前に、ラッチＬＴは、メモリセルＭＣ１、ＭＣ２に記憶されていた相補の値に応じて、設定信号ＳＥＴＡ、／ＳＥＴＡを出力する。トランジスタＰＭ１、ＮＭ１のゲート電圧は、電源電圧ＶＤＤに追従して上昇する。トランジスタＰＭ２、ＮＭ２のゲート電圧は、接地電圧ＶＳＳまで下降する。この結果、ラッチＬＴの値は、電源電圧ＶＤＤが規定の値に到達するまでのパワーオン期間中に自動的に確定する。オプション機能部１６の動作仕様は、パワーオン期間中に確定するラッチＬＴからの設定信号ＳＥＴＡ、／ＳＥＴＡにより決定される。このため、オプション機能部１６の動作仕様を決定するためのリセット信号を生成する回路は不要になる。
【００４２】
設定信号ＳＥＴＡ、／ＳＥＴＡの論理レベルは、電源電圧ＶＤＤがマイクロコントローラＭＩＣ１に供給されている間、ラッチＬＴにより保持される。このため、マイクロコントローラＭＩＣ１の動作中に、オプション機能部１６の機能が切り替わることはない。ラッチＬＴは、ＣＭＯＳインバータＩＮＶ１、ＩＮＶ２により構成されている。このため、ラッチＬＴの貫通電流は、設定信号ＳＥＴＡ、／ＳＥＴＡの論理レベルが確定した期間（ｅ）以降なくなる。設定信号ＳＥＴＡ、／ＳＥＴＡを保持するための電流は、基板電流等のリーク成分だけである。したがって、オプション機能部１６の動作仕様が切り替えられた後に、無駄な電流が機能切替部１４に流れることを防止できる。この結果、マイクロコントローラＭＩＣ１のスタンバイ電流が増加することを防止できる。
【００４３】
このように、図１に示したオプション機能部１６の機能は、設定信号ＳＥＴＡ、／ＳＥＴＡの論理レベルに応じて、電源電圧ＶＤＤが規定の値に到達するまでのパワーオン中に自動的に初期設定される。換言すれば、オプション機能部１６の機能は、パワーオンの開始から最短時間で初期設定される。
【００４４】
以上、第１の実施形態では、メモリセルＭＣ１、ＭＣ２のプログラム状態に応じて、パワーオンが完了するまでにオプション機能部１６の動作仕様が自動的に決定される。このため、読み出し動作のための制御回路が不要になり、マイクロコントローラＭＩＣ１の回路規模を小さくできる。また、マイクロコントローラＭＩＣ１が搭載されるユーザシステムにおいて、パワーオン後の初期化処理が簡易になる。したがって、パワーオンから通常動作を開始するまでの期間を短縮できる。互いに異なる値にプログラムされる一対の不揮発性メモリセルＭＣ１、ＭＣ２に流れる電流値の差に応じてラッチＬＴのラッチ状態を変えることで、ラッチＬＴを誤動作させることなく、オプション機能部１６の動作仕様を確実に設定できる。
【００４５】
図６は、本発明の半導体集積回路の第２の実施形態における機能切替部の詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の書き込み制
御部１２および機能切替部１４の代わりに、書き込み制御部１２Ａおよび機能切替部１４Ａが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、この半導体集積回路は、シリコン基板上にＣＭＯＳプロセスを使用してマイクロコントローラとして形成されている。複数の機能切替部１４Ａが、上述した図１と同様に、複数のオプション機能部１８に対応してそれぞれ形成されている。
【００４６】
書き込み制御部１２Ａは、行選択回路１８Ａ、列選択回路２０Ａおよび書き込み制御回路２２Ａを有している。行選択回路１８Ａ、列選択回路２０Ａおよび書き込み制御回路２２Ａは、後述するメモリセルＭＣ３、ＭＣ４の消去動作および書き込み動作を実行するために、メモリセルＭＣ３、ＭＣ４のソース、ドレイン、ゲートに所定の電圧を供給する。
【００４７】
機能切替部１４Ａは、ラッチＬＴ、一対の不揮発性メモリセルＭＣ３、ＭＣ４、ｐＭＯＳトランジスタＰＭ６、ＰＭ７、ＰＭ８およびｎＭＯＳトランジスタＮＭ８を有している。ラッチＬＴは、第１の実施形態（図２）と同じである。メモリセルＭＣ３、ＭＣ４は、コントロールゲートおよびフローティングゲートを有するトランジスタＴＲ１、ＴＲ２を有している。メモリセルＭＣ３、ＭＣ４の消去動作、書き込み動作および読み出し動作は、トランジスタＴＲ１、ＴＲ２に対して実行される。
【００４８】
トランジスタＴＲ１のドレインは、トランジスタＮＭ１のソースに接続され、かつトランジスタＰＭ６を介して書き込み制御回路２２Ａからの制御信号ＳＣ１を受けている。トランジスタＴＲ２のドレインは、トランジスタＮＭ２のソースに接続され、かつトランジスタＰＭ７を介して書き込み制御回路２２Ａからの制御信号ＳＣ１を受けている。トランジスタＴＲ１、ＴＲ２のソースは共通に接続されており、トランジスタＰＭ８を介して書き込み制御回路２２Ａからの制御信号ＳＣ２を受け、トランジスタＮＭ８を介して接地線ＶＳＳに接続されている。トランジスタＴＲ１、ＴＲ２のゲートは、行選択回路１８Ａからの制御信号ＲＳを受けている。トランジスタＰＭ６、ＰＭ７のゲートは、列選択回路２０Ａからの制御信号ＣＳ１、ＣＳ２をそれぞれ受けている。トランジスタＰＭ８、ＮＭ８のゲートは書き込み制御回路２２Ａからの制御信号ＤＣを受けている。
【００４９】
図７は、図６に示したメモリセルＭＣ３、ＭＣ４の消去動作および書き込み動作を示している。例えば、メモリセルＭＣ３を消去状態に設定し、ＭＣ４を書き込み状態に設定する場合、書き込み制御部１２Ａは、第１の実施形態と同様に、消去動作および書き込み動作を順次実行する。消去動作および書き込み動作において、メモリセルＭＣ３、ＭＣ４のトランジスタＴＲ１、ＴＲ２に与えられる電圧は、第１の実施形態の書き込みトランジスタＣＰＥ１、ＣＰＥ２に与えられる電圧と同じである。なお、以下の説明では、トランジスタにおいてキャリアが供給されるノードをソースと称し、キャリアが出力されるノードをドレインと称する。キャリアは、ｎＭＯＳトランジスタでは電子であり、ｐＭＯＳトランジスタでは正孔である。
【００５０】
消去動作では、制御信号ＲＳ、ＣＳ１、ＣＳ２、ＳＣ１、ＳＣ２、ＤＣは、−９Ｖ、ＶＤＤ、ＶＤＤ、ＶＳＳ、＋５Ｖ、ＶＳＳにそれぞれ設定される。消去動作中、トランジスタＴＲ１、ＴＲ２のコントロールゲートは、負電圧（−９Ｖ）に設定される。トランジスタＰＭ６、ＰＭ７はオフし、トランジスタＴＲ１、ＴＲ２のドレインは、フローティング状態に設定される。トランジスタＰＭ８はオンし、トランジスタＮＭ８はオフするので、トランジスタＴＲ１、ＴＲ２のソースは、＋５Ｖに設定される。このため、フローティングゲートからソースに電子が放出され（トンネル電流）、トランジスタＴＲ１、ＴＲ２の閾値電圧は下がる。この実施形態では、消去動作により、閾値電圧は、デプレッション状態になる。すなわち、トランジスタＴＲ１、ＴＲ２は、ゲート・ソース間電圧が０Ｖの場合にもオンする。
【００５１】
一方、メモリセルＭＣ４の書き込み動作では、制御信号ＲＳ、ＣＳ１、ＣＳ２、ＳＣ１、ＳＣ２、ＤＣは、＋９Ｖ、＋５Ｖ、ＶＳＳ、＋５Ｖ、ＶＳＳ、ＶＤＤにそれぞれ設定される。トランジスタＴＲ１、ＴＲ２のコントロールゲートは、高電圧（＋９Ｖ）に設定される。トランジスタＮＭ８はオンし、トランジスタＴＲ１、ＴＲ２のソースは、接地電圧ＶＳＳに設定される。トランジスタＰＭ７はオンし、トランジスタＴＲ２のドレインは、＋５Ｖに設定される。トランジスタＰＭ６はオフし、トランジスタＴＲ１のドレインは、フローティング状態に設定される。このため、メモリセルＭＣ４のドレイン・ソース間のみに電流が流れ、ホットエレクトロン注入によりフローティングゲートに電子が注入される。すなわち、トランジスタＴＲ２の閾値電圧は上がる。メモリセルＭＣ３は、書き込みされないため、トランジスタＴＲ１の閾値電圧は、低い状態に保持される。なお、書き込みコマンドによりメモリセルＭＣ４を消去状態に設定し、メモリセルＭＣ３を書き込み状態に設定する場合、制御信号ＣＳ１、ＣＳ２の論理レベルが上述と逆に設定される。
【００５２】
図８は、図６に示した機能切替部１４Ａにおいて、パワーオン時に設定信号ＳＥＴＡ、／ＳＥＴＡを確定するために必要な回路を示している。消去動作および書き込み動作に必要なトランジスタＰＭ６、ＰＭ７、ＰＭ８は、パワーオン時にオフするように書き込み制御部１２Ａが設計されているため、図示を簡略化している。トランジスタＮＭ８は、パワーオン時のゲート電圧が電源電圧ＶＤＤになる様に書き込み制御回路２２で設定しており、トランジスタＴＲ１、ＴＲ２のソースは接地線ＶＳＳに接続されるので図示を簡略化している。また、行選択回路１８Ａは、パワーオン時に制御信号ＲＳを接地電圧ＶＳＳに設定する様に設計されている。このため、トランジスタＴＲ１、ＴＲ２のソースおよびゲートは、パワーオン時に接地線ＶＳＳに接続される。
【００５３】
この例では、図７で説明したように、予め、メモリセルＭＣ３の閾値電圧は低く設定され（消去状態）、メモリセルＭＣ４の閾値電圧は高く設定されている（書き込み状態）。トランジスタＴＲ１、ＴＲ２のコントロールゲートは接地線ＶＳＳに接続されているので、ドレイン・ソース間に電圧が与えられたときに、メモリセルＭＣ３のみにセル電流ＩＤ３が流れ、メモリセルＭＣ４にセル電流ＩＤ４は流れない。したがって、第１の実施形態と同様に、電源電圧ＶＤＤが規定の値に到達するまでのパワーオン期間中に、ラッチＬＴの値は自動的に確定する。すなわち、高レベルの設定信号ＳＥＴＡと、低レベルの設定信号／ＳＥＴＡとが出力され、オプション機能部１６の機能は、設定信号ＳＥＴＡ、／ＳＥＴＡの論理レベルに応じて、電源電圧ＶＤＤが規定の値に到達するまでのパワーオン中に自動的に初期設定される。パワーオン時における機能切替部１４Ａの動作は、第１の実施形態（図５）と同じである。以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００５４】
図９は、本発明の半導体集積回路の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体集積回路は、例えば、ＣＭＯＳプロセス技術を用いてマイクロコントローラＭＩＣ２として形成されている。マイクロコントローラＭＩＣ２は、コア部ＣＯＲＥおよび複数の機能切替部１４Ｂを有している。コア部ＣＯＲＥは、ＣＰＵ、ＲＯＭ、ＲＡＭと、タイマ、シリアル通信、Ｉ／Ｏポート等の複数の周辺回路ＰＲとを有している。各周辺回路ＰＲは、周辺回路ＰＲの動作仕様を変更するためのオプション機能部１６を有している。機能切替部１４Ｂは、第１の実施形態と同様に、オプション機能部１６に対応してそれぞれ形成されている。コア部ＣＯＲＥは、クロック信号ＣＬＫ、制御信号ＣＮＴ、アドレス信号ＡＤを受け、データ信号ＤＴを入出力している。コア部ＣＯＲＥおよび機能切替部１４Ｂは、外部電源電圧ＶＤＤ（例えば、２．５Ｖ）および接地電圧ＶＳＳ（０Ｖ）を受けている。機能切替部１４Ｂは、図１０に示すヒューズＦＳ１、ＦＳ２のプログラム状態に応じて、設定信号ＳＥＴ、／ＳＥＴ（ＳＥＴＡ、ＳＥＴＢ、ＳＥＴＣ、／ＳＥＴＡ、／ＳＥＴＢ、／ＳＥＴＣ）を出力する。設定信号ＳＥＴ、／ＳＥＴ
は、相補の論理信号である。
【００５５】
図１０は、図９に示した機能切替部１４Ｂの詳細を示している。機能切替部１４Ｂは、ラッチＬＴおよび一対のヒューズＦＳ１、ＦＳ２を有している。ラッチＬＴは、第１の実施形態（図２）と同じである。この実施形態では、マイクロコントローラＭＩＣ２の製造後の試験工程において、ヒューズＦＳ１、ＦＳ２の一方がカットされる。すなわち、ヒューズＦＳ１、ＦＳ２は、互いに異なる論理値にプログラムされる。例えば、ヒューズＦＳ２がカットされた場合、インバータＩＮＶ１のトランジスタＮＭ１のソースのみが、接地線ＶＳＳに接続される。このため、インバータＩＮＶ１に、パワーオン時に貫通電流ＦＣが流れる。インバータＩＮＶ２のトランジスタＮＭ２のソースはフローティング状態になる。このため、インバータＩＮＶ２には、パワーオン時に貫通電流は流れない。
【００５６】
マイクロコントローラＭＩＣ２のパワーオン時に、ラッチＬＴは、ヒューズＦＳ１、ＦＳ２の状態に応じた値をラッチし、ラッチした値を相補の設定信号ＳＥＴＡ、／ＳＥＴＡとして出力する。この例では、設定信号ＳＥＴＡ、／ＳＥＴＡは、電源電圧ＶＤＤ（高レベル）、接地電圧ＶＳＳ（低レベル）にそれぞれ設定される。図１０に示したオプション機能部１６の機能は、設定信号ＳＥＴＡ、／ＳＥＴＡの論理レベルに応じて、電源電圧ＶＤＤが規定の値に到達するまでのパワーオン中に自動的に初期設定される。設定信号ＳＥＴＡ、／ＳＥＴＡの論理レベルは、マイクロコントローラＭＩＣ２に電源電圧ＶＤＤが供給されている間、変化しない。このため、マイクロコントローラＭＩＣ２の動作中に、オプション機能部１６の機能が切り替わることはない。
【００５７】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プログラム素子に一対のヒューズＦＳ１、ＦＳ２を用いることで、プログラム素子に流れる電流値に、必ず差を持たせることができる。このため、ラッチＬＴを誤動作させることなく、オプション機能部１６の動作仕様を確実に設定できる。
【００５８】
なお、上述した第１および第２の実施形態では、マイクロコントローラＭＩＣ１の周辺回路の動作仕様をパワーオン時に変更するために、機能切替部１４、１４Ａを形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、マイクロコントローラＭＩＣ１の動作マージンを向上するための回路特性の変更に、機能切替部を形成してもよい。回路特性の変更として、例えば、内部回路の遅延時間の調整、負電圧生成回路および高電圧生成回路が生成する電圧値の調整がある。
【００５９】
上述した第２の実施形態では、フローティングゲートを有する不揮発性メモリセルＭＣ３、ＭＣ４を形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、絶縁性のトラップゲートを有する不揮発性メモリセルを形成しても、同様の効果を得ることができる。
【００６０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
動作仕様が切替可能なオプション機能部と、
前記オプション機能部の動作仕様を切り替える機能切替部とを備え、
前記機能切替部は、
互いに異なる論理値にプログラムされる一対のプログラム素子と、
前記プログラム素子に接続され、パワーオン時の電源電圧が上昇する期間に、前記プログラム素子にそれぞれ流れる電流値の差に応じた論理レベルを出力する判定回路とを備え、
前記オプション機能部は、前記判定回路が出力する前記論理レベルに応じて、動作仕様
が切り替わることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記各プログラム素子は、読み出しトランジスタと書き込みトランジスタとで構成される不揮発性メモリセルであり、
前記読み出しトランジスタおよび書き込みトランジスタは、電荷を蓄積する導電性の共通なフローティングゲートを有することを特徴とする半導体集積回路。
【００６１】
（付記３）
付記２記載の半導体集積回路において、
一対の前記不揮発性メモリセルは、閾値電圧が負の状態と、閾値電圧が正の状態とにそれぞれ設定され、
前記読み出しトランジスタは、接地線に接続されたコントロールゲートを備えていることを特徴とする半導体集積回路。
（付記４）
付記２記載の半導体集積回路において、
前記共通なフローティングゲートにキャリアを蓄積または放出するために、前記書き込みトランジスタのコントロールゲート、ソース、ドレインに所定の電圧を与える書き込み制御部を備えていることを特徴とする半導体集積回路。
【００６２】
（付記５）
付記４記載の半導体集積回路において、
外部端子を介して供給される制御信号に応じて書き込みコマンド信号を出力する動作制御部を備え、
前記書き込み制御部は、前記書き込みコマンド信号の出力中に前記プログラム素子の記憶値を書き替えることを特徴とする半導体集積回路。
（付記６）
付記１記載の半導体集積回路において、
前記各プログラム素子は、電荷を蓄積する導電性のフローティングゲートと、前記フローティングゲートに電荷を蓄積または放出するためのコントロールゲートとを有する不揮発性メモリセルであることを特徴とする半導体集積回路。
【００６３】
（付記７）
付記６記載の半導体集積回路において、
前記フローティングゲートにキャリアを蓄積または放出するために、前記不揮発性メモリセルのコントロールゲート、ソース、ドレインに所定の電圧を与える書き込み制御部を備えていることを特徴とする半導体集積回路。
（付記８）
付記７記載の半導体集積回路において、
外部端子を介して供給される制御信号に応じて書き込みコマンド信号を出力する動作制御部を備え、
前記書き込み制御部は、前記書き込みコマンド信号の出力中に前記プログラム素子の記憶値を書き替えることを特徴とする半導体集積回路。
【００６４】
（付記９）
付記記載の半導体集積回路において、
前記各プログラム素子は、電荷をトラップする絶縁性のトラップゲートと、前記トラップゲートにキャリアをトラップまたは放出するためのコントロールゲートとを有する不揮発性メモリセルであることを特徴とする半導体集積回路。
（付記１０）
付記９記載の半導体集積回路において、
前記トラップゲートにキャリアをトラップまたは放出するために、前記不揮発性メモリセルのコントロールゲート、ソース、ドレインに所定の電圧を与える書き込み制御部を備えていることを特徴とする半導体集積回路。
【００６５】
（付記１１）
付記１０記載の半導体集積回路において、
外部端子を介して供給される制御信号に応じて書き込みコマンド信号を出力する動作制御部を備え、
前記書き込み制御部は、前記書き込みコマンド信号の出力中に前記プログラム素子の記憶値を書き替えることを特徴とする半導体集積回路。
（付記１２）
付記１記載の半導体集積回路において、
前記各プログラム素子は、ヒューズであることを特徴とする半導体集積回路。
【００６６】
（付記１３）
付記１記載の半導体集積回路において、
前記判定回路は、第１電源端子が第１電源線に接続され、第２電源端子が前記一対のプログラム素子の一方と他方にそれぞれ接続され、入力と出力とが互いに接続された一対の反転回路を備え、
前記論理レベルは、前記反転回路の少なくともいずれかの出力から出力されることを特徴とする半導体集積回路。
（付記１４）
付記１３記載の半導体集積回路において、
前記各反転回路は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを有するＣＭＯＳインバータであり、
前記第１電源端子である前記ｐＭＯＳトランジスタのソースは、前記第１電源線である高電圧線に接続され、前記第２電源端子である前記ｎＭＯＳトランジスタのソースは、前記プログラム素子を介して第２電源線である低電圧線に接続されていることを特徴とする半導体集積回路。
【産業上の利用可能性】
【００６７】
本発明は、オプション機能の動作仕様が切り替え可能な半導体集積回路に適用できる。
【図面の簡単な説明】
【００６８】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１に示した書き込み制御部および機能切替部の詳細を示す回路図である。
【図３】図２に示したメモリセルの消去動作およびプログラム動作を示す説明図である。
【図４】図２に示した機能切替部において、パワーオン時に設定信号を確定するために必要な回路を示す回路図である。
【図５】第１の実施形態のパワーオン時における機能切替部の動作を示すタイミング図である。
【図６】本発明の半導体集積回路の第２の実施形態における機能切替部の詳細を示す回路図である。
【図７】図６に示したメモリセルの消去動作およびプログラム動作を示す説明図である。
【図８】図６に示した機能切替部において、パワーオン時に設定信号を確定するために必要な回路を示す回路図である。
【図９】本発明の半導体集積回路の第３の実施形態を示すブロック図である。
【図１０】図９に示した機能切替部の詳細を示す回路図である。
【符号の説明】
【００６９】
１０  動作制御部
１２、１２Ａ  書き込み制御部
１４、１４Ａ、１４Ｂ  機能切替部
１６  オプション機能部
１８、１８Ａ  行選択回路
２０、２０Ａ  列選択回路
２２、２２Ａ  書き込み制御回路
ＣＰＥ１、ＣＰＥ２  書き込みトランジスタ
ＣＲ１、ＣＲ２  読み出しトランジスタ
ＦＳ１、ＦＳ２  ヒューズ
ＩＮＶ１、ＩＮＶ２  ＣＭＯＳインバータ
ＬＴ  ラッチ
ＭＣ１、ＭＣ２  不揮発性メモリセル
ＭＣ３、ＭＣ４  不揮発性メモリセル
ＭＩＣ１、ＭＩＣ２  マイクロコントローラ
ＰＲ  周辺回路
ＳＥＴ、／ＳＥＴ、ＳＥＴＡ、／ＳＥＴＡ  設定信号
【図１】
2006285423.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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