(57)【要約】【課題】  トレンチの底部側の径に対する半導体基板表面部側のトレンチ径の比率が低くなっても、導電層の高抵抗化を抑制できるようにする。【解決手段】  第２の導電層９の略中央に断面Ｖ字形状に溝部９ａが形成されている。この溝部９ａは、第２の導電層９を第１の導電層７上に埋込み形成する際に生じるシームの上部を開口することにより形成されている。この溝部９ａには第３の導電層１１が埋込み形成されている。これにより、第２および第３の導電層７および９の構造的な接触面積を増すことができ高抵抗化を抑制することができる。【選択図】  図１
2006100383.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチと、
前記トレンチの下部の内周面に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜の内側に埋込み形成された第１の導電層と、
前記キャパシタ絶縁膜上の前記トレンチの内壁に形成されたカラー絶縁膜と、
前記カラー絶縁膜の内側に形成されると共に略中央に断面Ｖ字形状の溝部が形成された第２の導電層と、
前記第２の導電層の上および前記溝部内に形成された第３の導電層とを備えたことを特徴とする半導体装置。
【請求項２】
半導体基板にトレンチを形成する第１工程と、
前記トレンチの下部の内周面にキャパシタ絶縁膜を形成する第２工程と、
前記トレンチのキャパシタ絶縁膜の内側に第１の導電層を埋込み形成する第３工程と、
前記第１の導電層および前記キャパシタ絶縁膜の上の前記トレンチ内に対して第１の絶縁膜を等方的に形成する第４工程と、
前記第１の導電層の直上に形成された第１の絶縁膜を除去する第５工程と、
前記第１の絶縁膜が除去された第１の導電層の直上に対してシームが形成されるように第２の導電層を埋込み形成する第６工程と、
前記第２の導電層のシームの上部を開口することにより当該第２の導電層に溝部を形成する第７工程と、
前記第２の導電層の上方および前記溝部内に第３の導電層を形成する第８工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記第４工程では、前記第１の絶縁膜の上部の膜厚がその下部の膜厚より厚くなるように形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第５工程では、前記半導体基板の表面部付近に形成された前記第１の絶縁膜上にエッチング時の反応生成物を堆積させながら前記第１の導電層の直上に形成された第１の絶縁膜を除去することを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記第７工程では、前記シームの上部付近の第２の導電層を反応性イオンエッチング法により除去することにより当該第２の導電層のシームの上部を開口することを特徴とする請求項２ないし４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチキャパシタ型のＤＲＡＭセルを備えた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
トレンチキャパシタ型のＤＲＡＭ（Dynamic Random Access Memory）セルにおいては、トレンチの底部側に導電層を埋込み形成し当該導電層をトレンチキャパシタの電極として機能させている。この一例が特許文献１に開示されている。この特許文献１に開示されている製造方法によれば、深トレンチ（トレンチに相当）の底部側に第１の伝導層（第１の導電層に相当）を埋込み形成し、第１の伝導層をエッチバックしカラー酸化層を形成する。このとき第１の伝導層をエッチバックした段階で隙間が開かれるためその後カラー酸化層を形成すると、この隙間内に酸化物が形成されてしまう。そこで、隙間内の酸化物を除去し、その上に第２の伝導層（第２の導電層に相当）を形成している。
【特許文献１】特開２００３−６００７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＤＲＡＭセルは年々設計寸法を縮小化することにより性能を向上させている。設計寸法の縮小化に伴いトレンチの半導体基板の表面に対する角度が急峻になってきている。このため、トレンチ内に埋込み形成される導電層にシーム（巣）が生じてしまう。導電層にシーム（巣）が生じると導電層の高抵抗化に繋がる。特に、素子分離領域の底より基板表面側にシーム（巣）が生じると導電層の高抵抗化が顕著になる。
【０００４】
本発明は、上記事情を鑑みてなされたもので、その目的は、トレンチに埋込み形成される導電層の高抵抗化を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、半導体基板に形成されたトレンチと、トレンチの下部の内周面に形成されたキャパシタ絶縁膜と、キャパシタ絶縁膜の内側に埋込み形成された第１の導電層と、キャパシタ絶縁膜上の前記トレンチの内壁に形成されたカラー絶縁膜と、カラー絶縁膜の内側に形成されると共に略中央に断面Ｖ字形状の溝部が形成された第２の導電層と、第２の導電層の上および前記溝部内に形成された第３の導電層とを備えたことを特徴としている。
【０００６】
本発明に係る半導体装置の製造方法は、半導体基板にトレンチを形成する第１工程と、トレンチの下部の内周面にキャパシタ絶縁膜を形成する第２工程と、トレンチのキャパシタ絶縁膜の内側に第１の導電層を埋込み形成する第３工程と、第１の導電層および前記キャパシタ絶縁膜の上の前記トレンチ内に対して第１の絶縁膜を等方的に形成する第４工程と、第１の導電層の直上に形成された第１の絶縁膜を除去する第５工程と、第１の絶縁膜が除去された第１の導電層の直上に対してシームが形成されるように第２の導電層を埋込み形成する第６工程と、第２の導電層のシームの上部を開口することにより当該第２の導電層に溝部を形成する第７工程と、第２の導電層の上方および前記溝部内に第３の導電層を形成する第８工程とを備えたことを特徴としている。
【発明の効果】
【０００７】
本発明によれば、トレンチに埋込み形成される導電層の高抵抗化を抑制することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【０００８】
以下、本発明をＤＲＡＭ半導体記憶装置およびその製造方法に適用した一実施形態について図１ないし図２０を参照しながら説明する。
図１および図２は、半導体装置としてのトレンチ型のＤＲＡＭ半導体記憶装置の縦断側面図および平面図を模式的に示している。本実施形態においては、Ｐ型のシリコン半導体基板１にＤＲＡＭセルを形成した例を示すが、必要に応じてＰウェルに形成しても良いし、逆導電型の半導体基板を使用しても良い。
【０００９】
＜構造について＞
図２は、ＤＲＡＭ半導体記憶装置を構成するメモリセルの配置状態を概略的に示している。この図２に示すように、トレンチ型のＤＲＡＭ半導体記憶装置２（半導体装置）は、シリコン半導体基板１に、メモリセル３が複数配列されたメモリセル領域を備えている。尚、符号ＡＡはメモリセル３のアクティブエリア（活性領域）、ＷＬはワード線を示している。
【００１０】
図１は、図２のＸ−Ｘ線に沿う縦断側面図を模式的に示している。この図１に示すように、このメモリセル３は、１のトレンチキャパシタＣおよび１のセルトランジスタＴｒにより構成されている。
以下、メモリセル３の構成を説明する。このメモリセル３には、深いトレンチ４が形成されており、このトレンチ４の底部４ａ側にトレンチキャパシタＣが形成されている。このトレンチ４は、シリコン半導体基板１の表面部１ａから所定の角度θ（図１参照）で当該トレンチの側壁が形成されている。
【００１１】
近年の設計ルールの縮小化に伴い、トレンチ４の径も次第に短くなってきている。トレンチ４の径が短くなるとエッチング時の加工状態変化に伴いトレンチ４の深さのばらつきが大きくなる。トレンチ４の深さのばらつきが大きくなると、トレンチキャパシタＣの容量値がばらつく。
このトレンチ４の深さのばらつきを抑えるために、角度θを大きくすることが考えられる。本実施形態においては、角度θを９０度（垂直）として以下の説明を行うが、この角度θは、８９．１度を超えて９０度未満（トレンチ４は順テーパ穴形状）、もしくは９０度（トレンチ４は楕円柱状）、もしくは９０度を超えたある所定の角度（トレンチ４は逆テーパ穴形状）であってよい。
【００１２】
以下、トレンチキャパシタＣの構造について説明する。トレンチ４の外周には当該トレンチ４の底部４ａ（ボトム，下部）側からある所定の高さまでプレート拡散層５が形成されている。このプレート拡散層５は、メモリセル３を構成するトレンチキャパシタＣのプレート電極として機能する。トレンチ４の底部４ａ側の内側壁で且つプレート拡散層５との接触面上には、キャパシタ絶縁膜６が形成されている。
【００１３】
キャパシタ絶縁膜６は、例えばＳｉＮ−ＳｉＯ2膜またはＡｌ2Ｏ3−ＳｉＯ2またはＨｆＯ2−ＳｉＯ2等によりトレンチ４の底部４ａ側の内面に対して等方的に形成されている。キャパシタ絶縁膜６は、トレンチキャパシタＣの両プレート電極分離用の膜として機能する。
トレンチ４の内側且つキャパシタ絶縁膜６の内側には、第１の導電層７が形成されている。この第１の導電層７は、トレンチキャパシタＣのプレート電極として多結晶シリコン、アモルファスシリコンあるいはポリサイド材料により形成されている。尚、第１の導電層７およびキャパシタ絶縁膜６の上面は面一になるように形成されている。
【００１４】
キャパシタ絶縁膜６および第１の導電層７の上には、側壁絶縁膜８がトレンチ４の内周面に形成されている。具体的には、この側壁絶縁膜８は、第１の導電層７およびキャパシタ絶縁膜６の上で且つトレンチ４の内側壁に形成されている。また、側壁絶縁膜８は、縦型寄生トランジスタのリーク電流を抑制するためキャパシタ絶縁膜６よりも全体的に厚く形成されており、カラー絶縁膜として機能する。また側壁絶縁膜８は、その上部の膜厚が下部の膜厚よりも例えば１０％ほど厚く形成され、所謂オーバーハング形状となっている。
【００１５】
この側壁絶縁膜８の内側で且つ第１の導電層７の上には、第２の導電層９が多結晶シリコン、アモルファスシリコンもしくはポリサイドにより形成されている。この第２の導電層９には、略中央に断面Ｖ字形状の溝部９ａが形成されている。この溝部９ａは、第２の導電層９がトレンチ４内に埋込まれた際に形成されるシームＳ（巣）（図１１参照）の上部が開口されることにより断面Ｖ字形状に形成される。このシームＳ（巣）は、トレンチ４の角度θが８９．１度を超えた角度（例えば、９０度）であることに起因するために形成される。さらに、このシームＳは、側壁絶縁膜８の上部８ａがトレンチ４の内側に迫り出していることに起因して形成される。
【００１６】
この第２の導電層９の上には、素子分離膜１０がシリコン酸化膜により形成されており、トレンチ４内に埋込み形成される導電層と他のメモリセル（図示せず）とを電気的に絶縁分離している。また、第２の導電層９の上で且つ素子分離膜１０の側部には第３の導電層１１が形成されている。この第３の導電層１１は、砒素やリン等のドナー型の不純物をドープした多結晶シリコン、アモルファスシリコンもしくはポリサイド材料により形成されており、埋込みストラップとして機能する。本実施形態においては、この第３の導電層１１は、第２の導電層９に形成される溝部９ａの下部９ａａ側まで埋込み形成されている。
【００１７】
セルトランジスタＴｒは、トレンチ４のトレンチキャパシタＣに隣接するようにトレンチ４の水平面所定方向側に形成されている。図１に示すように、トレンチ４に埋込み形成された第３の導電層１１とセルトランジスタＴｒとの界面の一部外周にはストラップ部１３が形成されている。このストラップ部１３は、ドナー型の不純物が界面部１２を介して第３の導電層１１から外方拡散されることにより溝部４の上部外周の一部に形成される。
【００１８】
セルトランジスタＴｒは、ゲート電極１６、ゲート絶縁膜１７、ｎ型の拡散層１５および１８（ドレイン拡散層およびソース拡散層）を備えて形成されている。拡散層１５は、第３の導電層１１と電気的に接続するように形成されている。また拡散層１８には、コンタクトプラグ１９を介してビット線２０が電気的に導通接続されている。このビット線２０と、トランジスタＴｒおよびトレンチキャパシタＣとを電気的に分離するように層間絶縁膜２１が構成されている。
【００１９】
尚、ゲート電極１６を覆うようにゲート側壁絶縁膜２２が形成されている。このようにしてトレンチキャパシタＣは、トレンチ４内に第１ないし第３の導電層７、９、１１を備えると共に、プレート拡散層５、キャパシタ絶縁膜６を備えて構成されている。このようにして１つのメモリセル３が構成されている。図２に示すように、このメモリセル３が千鳥足状に配設されている。尚、トレンチ４は平面的にはその上部が楕円形状に形成されている。
【００２０】
従来、トレンチ４の角度θが例えば８９．１度程度に形成されている場合には、第２の導電層９を埋込み形成するときにシームＳ（巣）が形成されることなく、トレンチ４内に第２の導電層９が略完全に埋込み形成されていた。近年の設計ルールの縮小化に伴いトレンチ４の角度θを８９．１度に抑えて形成すると、デバイスを所望の特性を満たして形成することができない。そこで、角度θを、８９．１度を超えた所定の角度（例えば９０度（垂直））にした場合、第２の導電層９の断面略中央にシームＳが形成されてしまう。また、第２の導電層９の側部に位置する第３の導電層１１にもシームＳａ（図１４参照）が形成される懸念を生じる。シームＳおよびＳａが形成されると導電層の高抵抗化が懸念される。
【００２１】
そこで、本実施形態においては上述説明した構造を採用している。その要部の特徴を示すと次のように構成されている。トレンチ４の底部４ａ側のキャパシタ絶縁膜６の内側に第１の導電層７が形成されている。この第１の導電層７の上で且つキャパシタ絶縁膜６の上にカラー絶縁膜８がトレンチ４の側壁に形成されている。カラー絶縁膜８の内側に第２の導電層９が埋込み形成されている。第２の導電層９の溝部９ａの上部９ａｂ（シームＳの上部Ｓ１：図１２参照）が開口された状態で第３の導電層１１が第２の導電層９の溝部９ａの下部９ａａ側まで埋込み形成されている。
【００２２】
このような構成によれば、第２および第３の導電層９および１１について構造的な接触面積を増すことができ高抵抗化を抑制することができる。しかも、第３の導電層１１にシームＳａが形成されることがないため、第３の導電層１１の高抵抗化を抑制できるようになる。
なお、第３の導電層１１は、溝部９ａ内の素子分離膜１０の底部より下方まで埋め込まれていれば高抵抗化抑制の効果を有する。
【００２３】
＜製造方法の説明＞
以下、このように構成されるトレンチ型のＤＲＡＭ半導体記憶装置の製造方法について図３ないし図２０をも参照しながら説明する。尚、本実施形態においては特徴的な製造工程について説明するが、本発明を実現できれば必要に応じて以下に説明する工程を省いても良いし一般的な工程であれば付加してもよい。図３ないし図２０は、製造方法の一連の流れを模式的な縦断側面図により示している。
【００２４】
図３に示すように、シリコン半導体基板１上にシリコン酸化膜２３を堆積し、この上にシリコン窒化膜２４を堆積する。シリコン酸化膜２３に代えてシリコン窒化膜でも良い。また、このシリコン窒化膜２４上にＢＳＧ（Boron Silicate Glass)膜２５を堆積し、この上にＴＥＯＳ膜２６を堆積して形成する。
次に、図４に示すように、ＴＥＯＳ膜２６上にフォトレジスト（図示せず）を塗布し、深いトレンチ４を形成するため当該フォトレジストをパターン形成し、異方性エッチングによりシリコン酸化膜２３、シリコン窒化膜２４、ＢＳＧ膜２５およびＴＥＯＳ膜２６をエッチングし溝部４を形成した後、レジストパターンを除去する。
【００２５】
次に、図５に示すように、ＢＳＧ膜２５およびＴＥＯＳ膜２６をマスクとして異方性エッチングによりシリコン半導体基板１を所定の深さまでエッチングすることにより溝部４を形成する。次に、ＴＥＯＳ膜２６およびＢＳＧ膜２５を除去する。
次に、図６に示すように、溝部４の底部から所定の深さまで溝部４の内面に不純物がドープされたシリカガラス２７を堆積し、このシリカガラス２７をＴＥＯＳ膜（図示せず）で覆い、高温で熱処理することにより溝部４の外側にトレンチキャパシタＣのプレート拡散層５を形成する。次に、溝部４内のＴＥＯＳ膜およびシリカガラス２７を除去し洗浄する。
【００２６】
次に、図７に示すように、トレンチ４の内面（内側壁）に絶縁膜２８を形成する。この絶縁膜２８は、ＳｉＮ−ＳｉＯ2膜、またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨＦＯ2−ＳｉＯ2膜等により形成される。
次に、図８に示すように、キャパシタ絶縁膜６の内側に砒素もしくはリンをドープした多結晶シリコンを形成し、この多結晶シリコンの上部をエッチングし除去することでトレンチ４の下部に第１の導電層７を形成する。そして、第１の導電層７の上面に面一となるように絶縁膜２８を除去する。残存した絶縁膜２８がキャパシタ絶縁膜６として機能する。尚、この第１の導電層７をポリサイドもしくはアモルファスシリコンにより形成しても良い。これらの第１の導電層７、およびプレート拡散層５が両プレート電極として機能する。
【００２７】
次に、図９に示すように、第１の導電層７およびキャパシタ絶縁膜６の上にシリコン酸化膜２９をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によりトレンチ４内に対して等方的に形成する。このとき同時にトレンチ４（シリコン半導体基板１）の内側壁が酸化される。このシリコン酸化膜２９は、ステップカバレッジ特性の影響により、シリコン半導体基板１の表面部１ａ側の膜厚ｄ１が当該表面部１ａより下側の膜厚ｄ２（例えば、第１の導電層７およびキャパシタ絶縁膜６の直上位置のトレンチ４の側壁に形成される膜厚：図９参照）に対して例えば５〜１０％程厚くなる。
【００２８】
また、図９に示すように、シリコン半導体基板１の表面部１ａより上方においては、トレンチ４の開口端に沿って膜厚が均一に形成される。同時に、図９に示すように、シリコン半導体基板１の表面部１ａより下側のトレンチ４の内側壁部については、シリコン半導体基板１の表面部１ａから第１の導電層７の上面にかけて膜厚が薄くなるように形成される。
【００２９】
次に、図１０に示すように、シリコン酸化膜２９をトレンチ４の内側壁に残存させた状態のまま、第１の導電層７の直上に形成されたシリコン酸化膜２９を除去する。具体的には、Ｃ４Ｆ８／ＣＯ／Ａｒ＝１２／３００／１５０［ｓｃｃｍ］のＣＯリッチな原料ガスを用いてＲＦパワー５００［ｗ］によりエッチング処理を行う。すると、シリコン半導体基板１の表面部１ａ周辺のシリコン酸化膜２９上にエッチング時の反応生成物（図示せず）が堆積し、シリコン半導体基板１の表面部１ａ周辺のシリコン酸化膜２９の肩部２９ａ（図１０参照）を残存させたまま、第１の導電層７の直上に形成されたシリコン酸化膜２９を除去することができる。尚、第１の導電層７の直上に形成されたシリコン酸化膜２９を除去するときに、トレンチ４の内側壁にシリコン酸化膜２９を残存させることができれば、どのような方法で除去しても良い。
【００３０】
このとき、シリコン酸化膜２９の肩部２９ａを故意に肩落ちさせない理由は、第１ないし第３の導電層７、９、１１とシリコン半導体基板１との間の絶縁性能を保持するための側壁絶縁膜８としてシリコン酸化膜２９を機能させるためであり、故意に厚く形成する必要があるためである。
次に、図１１に示すように、第１の導電層７の直上に構造的に接触すると共に電気的に導通接続するように、ドナー型の不純物がドープされた多結晶シリコン層３０を第１の導電層７上に埋込み形成する。このとき、多結晶シリコン層３０の略中央にシームＳ（巣）が形成される。これは、トレンチ４がシリコン半導体基板１の表面部１ａに対して垂直（９０度）に側壁が形成されているためであると共に、シリコン半導体基板１の表面部１ａ付近におけるシリコン酸化膜２９の膜厚ｄ１が、その下方の膜厚ｄ２に比較して厚く形成されているためである。
【００３１】
すなわち、図１１に示すように、特にシリコン半導体基板１の表面部１ａ付近に位置するシリコン酸化膜２９がトレンチ４の内側に迫り出すように形成されていると、当該シリコン酸化膜２９の内側に埋込み形成される多結晶シリコン層３０の略中央に筋状のシームＳが形成されやすくなる。本実施形態では、このようにして故意にシームＳを大きく形成する。
【００３２】
次に、図１２に示すように、多結晶シリコン層３０をＲＩＥ法によりエッチングする。この場合、シームＳの上部Ｓ１が開口する。シームＳの上部Ｓ１（溝部９ａの上部９ａｂに相当）を開口させることにより断面Ｖ字形状の溝部９ａを形成することができる。この場合、等方性エッチング法（ＣＤＥ法）によりエッチングしても良いが、Ｖ字形状に形成されず断面樽型に形成されてしまうため、ＲＩＥ法によりエッチングすることが望ましい。これにより、断面Ｖ字形状に形成することができる。
【００３３】
次に、図１３に示すように、シリコン窒化膜２４の上に形成された絶縁膜２９，および多結晶シリコン層３０の側部に形成された絶縁膜２９の上部を等方性エッチングにより選択的に除去する。この場合、多結晶シリコン層３０の上面より少し深い位置まで絶縁膜２９の上部を除去する。尚、絶縁膜２９の上部を除去する工程では、異方性エッチングにより除去するようにしても良い。
【００３４】
次に、図１４に示すように、多結晶シリコン層３０や絶縁膜２９の上に多結晶シリコン層３１を埋込み形成する。この場合、多結晶シリコン層３１は、溝部９ａの下部９ａａまで埋込み形成されるようになる。したがって、カバレッジ特性を良化させた状態でＶ字形状の溝部９ａの下部９ａａまで多結晶シリコン層３１を埋込み形成できるので、多結晶シリコン層３０にシームＳが形成されることがない。この後、多結晶シリコン層３１をシリコン半導体基板１の表面部１ａ付近までエッチバックする。
【００３５】
ところで従来技術においては多結晶シリコン層３１を埋込み形成するとき、図１５に示すように、多結晶シリコン層３０とシリコン半導体基板１との間に形成される多結晶シリコン層３１にシームＳａが生じてしまう場合がある。この理由として例えば特開２０００−１２４４２０に説明されているように、絶縁膜２９の上部がシリコン半導体基板１の表面側から下方にかけて厚く形成されてしまうと、多結晶シリコン層３０を埋込み形成した後エッチバックしても多結晶シリコン層３０の上部が鋭角的なオーバハング形状となってしまうためである。多結晶シリコン層３０の上部がオーバハング形状になると、その側部に絶縁膜２９を埋込み形成すると、シームＳａが生じる。このシームＳａが生じてしまうと、導電層が高抵抗化する。
【００３６】
本実施形態においては、反応生成物を肩部２９ａに堆積させながら絶縁膜２９の底部を除去しているため、絶縁膜２９の肩部２９ａが除去されることがない。したがって、絶縁膜２９の上部が、シリコン半導体基板１の表面側から下方にかけて厚く形成されることがない。これにより、多結晶シリコン層３１をトレンチ４に埋込み形成したとしても、多結晶シリコン層３０とシリコン半導体基板１との間に埋込み形成された多結晶シリコン層３１にシームＳａが形成されることがなく、高抵抗化を抑制できる。
【００３７】
次に、図１６に示すように、熱処理を行うことにより多結晶シリコン層３１からトレンチ４の上部外周囲のシリコン半導体基板１にドナー型の不純物を拡散させ、ストラップ部１３を形成する。このストラップ部１３は、セルトランジスタＴｒの拡散層１５およびトレンチキャパシタＣ間の電気抵抗抑制のために形成される。次に、図１７に示すように、トレンチ４の側部に素子分離領域形成用の溝部３２を形成する。この溝部３２は、水平面方向においては、トレンチ４に対してセルトランジスタＴｒの形成領域側とは逆側に形成される。
【００３８】
次に、図１８に示すように、溝部３２にシリコン酸化膜３３を埋込み形成する。次に、図１９に示すように、シリコン酸化膜３３をシリコン半導体基板１の表面部１ａ付近まで除去することにより素子分離膜１０を形成する。そして、ゲート絶縁膜１７を形成する。
次に、図２０に示すように、ゲート電極１６、拡散層１５および１８並びにゲート側壁絶縁膜２２を形成する。次に、図１に示すように、層間絶縁膜２１およびコンタクトプラグ１９並びにビット線２０を形成する。このようにして、セルトランジスタＴｒおよびトレンチキャパシタＣを備えたメモリセル３を製造することができる。
【００３９】
このような実施形態に係る製造方法は、次に示す特徴を備えている。シリコン半導体基板１に深いトレンチ４を形成する。このトレンチ４の底部４ａ側の内周面にキャパシタ絶縁膜６を形成する。次に、キャパシタ絶縁膜６の内側に第１の導電層７を埋込み形成する。このとき第１の導電層７とキャパシタ絶縁膜６の上面は面一に形成される。第１の導電層７およびキャパシタ絶縁膜６の上のトレンチ４内に対してシリコン酸化膜２９を等方的に形成する。このとき、シリコン酸化膜２９は、その上部の膜厚ｄ１が下部の膜厚ｄ２に比較してトレンチ４の内側に迫り出すように形成される。
【００４０】
次に、第１の導電層７の直上に形成されたシリコン酸化膜２９を除去する。具体的には、シリコン酸化膜２９の肩部２９ａ上にエッチング時の反応生成物を堆積させながら第１の導電層７の直上に形成されたシリコン酸化膜２９を除去する。第１の導電層７に対して構造的に接触すると共に電気的に導通接続するように第１の導電層７の上に多結晶シリコン層３０を形成する。すると、多結晶シリコン層３０の断面略中央に筋状のシームＳが形成される。ＲＩＥ法（反応性イオンエッチング法）によりシームＳの上部Ｓ１付近の第２の導電層９を除去し、シームＳの上部Ｓ１を開口する。第２の導電層９の溝部９ａ内に第３の導電層１１を形成する。
【００４１】
このような製造方法によれば、第２の導電層９の下部９ａａ側まで第３の導電層９が埋込み形成されるようになるため、第２および第３の導電層９および１１間の接触面積を増すことができ、シームＳの形成を防ぎ、導電層の高抵抗化を抑制できる。しかも、第３の導電層１１にシームＳａが形成されることがなく、第３の導電層１１の高抵抗化を抑制できる。
【００４２】
（他の実施形態）
本発明は、上記実施形態のみに限定されるものではなく、次のように変形または拡張できる。
第１ないし第３の導電層７、９、１１を形成するための材料として、多結晶シリコン、ポリサイド、アモルファスシリコンを例として挙げたが、これに限定されるものではなく、金属もしくは金属間化合物等による導電性材料を使用しても良い。
【００４３】
シリコン酸化膜２９の形成時に上部側をトレンチ４の内側に迫り出すようにしたが、これに限定されるものではなく、第１ないし第３の導電層７、９、１１およびシリコン半導体基板１間の絶縁性能を保持できれば必ずしもトレンチ４の内側に迫り出すように形成する必要はない。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態を示す要部の模式的な断面図（図２のＸ−Ｘ線に沿う縦断側面図）
【図２】メモリセル領域の一部を模式的に示す平面図
【図３】要部の一製造工程を示す図（その１）
【図４】要部の一製造工程を示す図（その２）
【図５】要部の一製造工程を示す図（その３）
【図６】要部の一製造工程を示す図（その４）
【図７】要部の一製造工程を示す図（その５）
【図８】要部の一製造工程を示す図（その６）
【図９】要部の一製造工程を示す図（その７）
【図１０】要部の一製造工程を示す図（その８）
【図１１】要部の一製造工程を示す図（その９）
【図１２】要部の一製造工程を示す図（その１０）
【図１３】要部の一製造工程を示す図（その１１）
【図１４】要部の一製造工程を示す図（その１２）
【図１５】不具合の説明図
【図１６】要部の一製造工程を示す図（その１３）
【図１７】要部の一製造工程を示す図（その１４）
【図１８】要部の一製造工程を示す図（その１５）
【図１９】要部の一製造工程を示す図（その１６）
【図２０】要部の一製造工程を示す図（その１７）
【符号の説明】
【００４５】
図面中、１はシリコン半導体基板（半導体基板）、１ａは半導体基板の表面部、４はトレンチ、４ａはトレンチの底部（トレンチの下部）、６はキャパシタ絶縁膜、７は第１の導電層、８はカラー絶縁膜、９は第２の導電層、９ａは第２の導電層の溝部、９ａａは第２の導電層の溝部の下部、１１は第３の導電層、２９はシリコン酸化膜（第１の絶縁膜）、Ｓ，Ｓａはシームである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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