(57)【要約】【課題】  ＰＨＹとＭＡＣのデュプレックスモードの整合をとるための簡易な手法を提供する。【解決手段】  ＰＨＹ２にはリンク状態および非リンク状態を識別できるようにＬＥＤ端子２１が設けられる。ＬＥＤ端子２１はＬＥＤ６に接続され、ＬＥＤ端子２１に現れる出力の変化に応じてＬＥＤ６は点灯・消灯する。さらにＬＥＤ端子２１はＭＡＣ１２を収容するＣＰＵ１の割り込み端子１３に接続される。ＣＰＵコア１０は、非リンク状態からリンク状態に切り替わったときに生じる割り込み信号に応答してＰＨＹ２のレジスタ２０の内容、つまりリンクパートナーＢとの自動ネゴシエーションで決定したデュプレックスモードを読み込む。ＣＰＵコア１０によって読み込まれたデュプレックスモードは、ＭＡＣ１２のデュプレックスモードとしてメモリ１１に記憶される。【選択図】        図１
2006100940.tif 000002
【特許請求の範囲】
【請求項１】
ＬＡＮ通信におけるリンクパートナーとの自動ネゴシエーションによって決定されたデュプレックスモードを記憶することができるＰＨＹ装置と該ＰＨＹ装置を含む通信装置内のＭＡＣ装置との間でデュプレックスモードを整合させるためのデュプレックスモード整合方法において、
前記ＰＨＹ装置に設けられているリンク状態出力端子からリンク成立時に出力されるリンク成立信号を前記ＭＡＣ装置の制御手段に割り込み信号として供給し、
前記制御手段が、前記割り込み信号に応答して前記ＰＨＹ装置に記憶されているデュプレックスモードを読み込み、前記読み込まれたデュプレックスモードで前記ＭＡＣ装置のデュプレックスモードを更新することを特徴とするデュプレックスモード整合方法。
【請求項２】
ＬＡＮ通信におけるリンクパートナーとの自動ネゴシエーションによって決定されたデュプレックスモードを記憶するＰＨＹ側の記憶手段と、
前記ＰＨＹ側の記憶手段に記憶されたデュプレックスモードで動作するとともにリンク状態に応じてリンク成立時に出力を生じるリンク状態表示端子を有するＰＨＹ装置と、
前記リンク状態表示端子にリンク成立を示す出力が生じたときに該出力を割り込み信号として受信して前記ＰＨＹ側の記憶手段に記憶されているデュプレックスモードを読み込む制御手段と、
前記制御手段で読み込まれたデュプレックスモードで内容を更新されるＭＡＣ側の記憶手段と、
前記ＭＡＣ側の記憶手段に設定されたデュプレックスモードで動作するＭＡＣ装置とを具備したことを特徴とするＬＡＮ通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュプレックスモード整合方法およびＬＡＮ通信装置に関し、特に、ＬＡＮの通信において物理層（以下、「ＰＨＹ」という）と媒体アクセス制御層（以下、「ＭＡＣ」という）とのデュプレックスモードの不整合によって発生する通信異常を解消するために使用されるデュプレックスモード整合方法、および該方法を適用するのに適したＬＡＮ通信装置に関する。
【背景技術】
【０００２】
イーサネット（登録商標）で代表されるローカルエリアネットワーク（ＬＡＮ）と呼ばれる通信ネットワークが知られる。このようなＬＡＮは、IEEE 802.3標準で規定されたプロトコルに従って動作し、伝送速度が１０Ｍビット／秒のもの（10Base-Tとも呼ばれる）や、１００Ｍビット／秒（100Base-TXとも呼ばれる）のものが普及している。このＬＡＮで接続された通信装置間では全二重による通信が可能である。
【０００３】
図３は、ＬＡＮを含む従来の通信システムの一例を示すブロック図である。通信装置Ａは、ＣＰＵ１、ＰＨＹ機能を有する装置（以下、「ＰＨＹ装置」という）２、およびトランシーバ３を備える。ＣＰＵ１は、ＣＰＵコア（制御手段）１０、メモリ１１，およびＭＡＣ機能を有する装置（以下、「ＭＡＣ装置」という）１２を含む。ＭＡＣ装置１２とＰＨＹ装置２とは、IEEE802.3u標準で規定された媒体インデペンデント・インタフェース（ＭＩＩ／ＩＦ）１４を介してＭＩＩ信号線４で互いに接続される。
【０００４】
通信装置Ａのトランシーバ３は、通信装置Ａのリンクパートナーである通信装置Ｂのトランシーバ（図示しない）に対してＬＡＮケーブル５を使用して接続される。
【０００５】
ＰＨＹ装置２は、自動ネゴシエーションと呼ばれる機能を備えており、リンクパートナー（つまり通信装置Ｂ）との間で確立される通信速度、および全二重または半二重のリンクモードつまりデュプレックスモードを自動選択する。自動ネゴシエーションによって選択されたデュプレックスモードはＰＨＹ装置２内に記憶される。自動ネゴシエーションに関しては、IEEE 802.3u標準に規定され、実施の一例が、特開平１０−３０３９３７号公報にも開示されている。
【０００６】
上記ＬＡＮの通信においては、ＰＨＹ装置とＭＡＣ装置に関しても、デュプレックスモードが同一になるように設定して互いに通信を行う。互いのデュプレックスモードが違っていると次のような不具合が生じる。例えば、ＰＨＹ装置２が半二重に、ＭＡＣ装置１２が全二重にそれぞれ設定されている場合、通信装置Ａに送信パケットがあると、ＭＡＣ装置１２は通信装置Ｂからの受信パケットの有無にかかわらずパケット送出を開始し、送信が完了したものとして次の処理に進んでしまう。ところが、ＰＨＹ装置２は半二重に設定されているため、受信パケットがある時には送信パケットは実際には送出されていない。したがって、ＭＡＣ装置１２が次の処理に進んでしまい、その結果、パケットロスを生じる。この不具合を解消するため、ＰＨＹ装置２とのデュプレックスモードを同一にするための端子がＭＡＣ装置１２に設けられている場合がある。
【特許文献１】特開平１０−３０３９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
デュプレックスモードを同じにする、つまり整合をとるための端子を有しないＭＡＣ装置も存在する。そのようなＭＡＣ装置を有する通信装置では、例えば、ＰＨＹ装置に設定されているデュプレックスモードを所定の時間毎に読み出し、その結果によってＭＡＣ装置のデュプレックスモードを更新する機能をＣＰＵに持たせることが考えられる。
【０００８】
しかし、このような構成では、頻繁にＰＨＹ装置に設定されているデュプレックスモードを読み出してＭＡＣ装置のデュプレックスモードを更新するようにしないと、更新間隔の間で自動ネゴシエーションが機能してデュプレックスモードが変更されていた場合にパケットロス等の不具合を生じるおそれが依然としてある。また、頻繁につまり実質的に常時ＰＨＹ装置の状態を監視するのは、システムの負荷を考慮すると現実的には好ましい手法といえない。
【０００９】
本発明は、上記問題点に鑑み、ＰＨＹ装置のデュプレックスモードとの整合をとるための端子がないＭＡＣ装置を含む通信装置であってもシステムの負荷を過大にさせることなくＭＡＣ装置とＰＨＹ装置とのデュプレックスモードを整合させることができるデュプレックスモード整合方法およびＬＡＮ通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決し、目的を達成するための本発明は、ＬＡＮ通信におけるリンクパートナーとの自動ネゴシエーションによって決定されたデュプレックスモードを記憶することができるＰＨＹ装置と該ＰＨＹ装置を含む通信装置内のＭＡＣ装置との間でデュプレックスモードを整合させるためのデュプレックスモード整合方法において、前記ＰＨＹ装置に設けられているリンク状態出力端子からリンク成立時に出力されるリンク成立信号を前記ＭＡＣ装置の制御手段に割り込み信号として供給し、前記制御手段が、前記割り込み信号に応答して前記ＰＨＹ装置に記憶されているデュプレックスモードを読み込み、前記読み込まれたデュプレックスモードで前記ＭＡＣ装置のデュプレックスモードを更新する点に特徴がある。
【００１１】
また、本発明は、ＬＡＮ通信におけるリンクパートナーとの自動ネゴシエーションによって決定されたデュプレックスモードを記憶するＰＨＹ側の記憶手段と、前記ＰＨＹ側の記憶手段に記憶されたデュプレックスモードで動作するとともにリンク状態に応じてリンク成立時に出力を生じるリンク状態表示端子を有するＰＨＹ装置と、前記リンク状態表示端子にリンク成立を示す出力が生じたときに該出力を割り込み信号として受信して前記ＰＨＹ側の記憶手段に記憶されているデュプレックスモードを読み込む制御手段と、前記制御手段で読み込まれたデュプレックスモードで内容を更新されるＭＡＣ側の記憶手段と、前記ＭＡＣ側の記憶手段に記憶されたデュプレックスモードで動作するＭＡＣ装置とを具備した点に特徴がある。
【発明の効果】
【００１２】
上記特徴を有する本発明によれば、ＰＨＹ装置は自動ネゴシエーションによってリンクパートナーとの間でデュプレックスモードを決定してＰＨＹ側の記憶手段にそのデュプレックスモードを記憶する。また、ＰＨＹ装置は、リンク成立時に表示端子にリンク成立を示す出力を発生させ、この出力はＭＡＣ装置の制御手段に割り込み信号として供給される。制御手段は割り込み信号に応答してＰＨＹ装置のデュプレックスモードを認識してＭＡＣ装置のデュプレックスモードとして設定する。
【００１３】
ＰＨＹ装置のリンク状態表示端子をＭＡＣ装置側の割り込み端子に接続するだけの簡単なハード構成の追加のみによって、ＭＡＣ装置はデュプレックスモード更新のタイミングを容易に得ることができる。リンク状態表示端子を備えたＰＨＹ装置、例えばＰＨＹチップは容易に入手できるので、汎用性が高い。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の一実施形態に係るデュプレックスモード整合装置を適用したＬＡＮを含む通信システムのブロック図であり、図３と同符号は同一または同等部分を示す。同図において、ＰＨＹ装置２は、レジスタ２０を備え、このレジスタ２０には、リンクパートナーである通信装置Ｂとの自動ネゴシエーションの結果によって検出された全二重および半二重のいずれであるかを示すデータが設定される。また、ＰＨＹ装置２は、リンク状態を表示するためのＬＥＤ端子２１を備える。このＬＥＤ端子２１は、ＰＨＹ装置２と通信装置Ｂとの間でリンクが成立した（リンクが張られた）ときに、例えば、電位がハイレベル（Ｈ）になり、リンクが張られていないときには、電位がローレベル（Ｌ）になるように構成される。ＬＥＤ端子２１はリンク状態表示用のＬＥＤ６に接続されており、前記ハイレベルの信号つまりリンク成立信号によってＬＥＤ６は点灯される。
【００１５】
ＬＥＤ端子２１は、ＣＰＵコア１０、メモリ１１、ＭＡＣ装置１２、およびＭＩＩインタフェース１４等を一体としたＩＣチップとして構成できるＣＰＵ１の割り込み端子１３にも接続されている。したがって、リンクが張られた時に、前記リンク成立信号は、ＣＰＵ１の割り込み信号としてＬＥＤ端子２１からＣＰＵ１に入力される。ＣＰＵ１は、この割り込み信号に応答して、以下の動作を行う。
【００１６】
図１に示したＭＡＣ装置１２とＰＨＹ装置２とのネゴシエーションの一例を図２に示す。図２において、ＬＥＤ端子２１のレベルがハイに変化すると、この変化がＣＰＵ１に割り込み信号として供給される。この割り込み信号に応答して、ＭＡＣ装置１２は、ＰＨＹ装置２のレジスタ２０の内容を読み出すリード動作を実行する。このリード動作に応答してＰＨＹ装置２はレジスタ２０の内容を送信する。ＭＡＣ装置１２は、レジスタ２０の内容を受信し、その内容でメモリ１１内のデュプレックスモードの設定を更新する。
【００１７】
ＬＥＤ端子２１のレベルはリンク状態、つまり、ＬＡＮケーブル５の抜き差しや、リンクパートナーの変更に対応して変化し、この状態変化時には、ＰＨＹ装置２は自動ネゴシエーションでデュプレックスモードを検出して、レジスタ２０のデータを更新する。そして、このレジスタ２０の更新されたデータは、直ちにＭＡＣ装置１２のデュプレックス設定にも反映される。
【００１８】
したがって、所定の時間間隔でＰＨＹのデュプレックスモードの設定を読み出す従来方式で起こるおそれがある不具合が解消される。つまり、従来方式では、ＰＨＹのデュプレックスモード変化から時間遅れでＭＡＣのデュプレックスモードが整合されることになるので、この遅れの間に行われる通信でパケットロスを生じることがあるが、本実施形態の整合装置ではこのパケットロスが回避される。
【００１９】
また、ＣＰＵ１は割り込み時のみ応答すればよいので、頻繁な監視動作によってこのＣＰＵ１に過大な負荷が生じるのを回避できる。
【００２０】
さらに、リンク状態を表示するＬＥＤ端子２１は、ＰＨＹ装置に通常設定されていて、このＬＥＤ端子２１をＣＰＵの割り込み端子に接続するだけで、ＣＰＵ１はＰＨＹ装置２のデュプレックスモードを読み込むことができる。したがって、デュプレックスモードの読み込みタイミングを得るための専用端子がＣＰＵ１に設けられていない通信装置にも適用でき、汎用性が高い。
【００２１】
上記好ましい実施形態では、ＭＡＣ側の記憶手段としてのメモリ１１やＭＡＣ装置１２はＣＰＵコア１０とともに一体のチップとして構成した例を示したが、必ずしも一体のチップ形態によらず、ＣＰＵコア１０、ＭＡＣ装置１２、およびメモリ１１ならびにＭＩＩインタフェース１４は個別のブロックとして形成できる。同様に、ＰＨＹ装置２内のレジスタ２０は、ＰＨＹ装置２つまりＰＨＹチップとして一体にしたものに限らず、ＰＨＹ装置２と分離して設けてもよい。また、トランシーバ３はＰＨＹ装置２と一体のチップとして構成してあってもよい。
【００２２】
このように、本発明は、上述の実施形態に限らない。要は、ＰＨＹ装置２に設けられるリンク状態表示のためのＬＥＤ端子２１の出力変化を割り込み信号として、ＰＨＹ装置２のために設定されているデュプレックスモードをＭＡＣ装置側の制御手段つまりＣＰＵコア１０が読み込んでＭＡＣ装置１２側の記憶手段つまりメモリ１１等に設定するように構成されていればよい。
【図面の簡単な説明】
【００２３】
【図１】本発明の好ましい実施形態に係るＬＡＮ通信装置の要部ブロック図である。
【図２】ＭＡＣ装置とＰＨＹ装置とのネゴシエーションの要部を示す図である。
【図３】従来のＬＡＮ通信装置の一例を示すブロック図である。
【符号の説明】
【００２４】
１…ＣＰＵ、  ２…ＰＨＹ装置、  ３…トランシーバ、  ４…ＭＩＩ信号線、  ５…ＬＡＮケーブル、  ６…ＬＥＤ、  １０…ＣＰＵコア（制御手段）、  １１…メモリ（ＭＡＣ側の記憶手段）、  １２…ＭＡＣ装置、  １３…割り込み端子、  １４…ＭＩＩインタフェース、  ２０…レジスタ（ＰＨＹ側の記憶手段）、  ２１…ＬＥＤ端子
【図１】
2006100940.tif 000003
【図２】
2006100940.tif 000004
【図３】
2006100940.tif 000005