(57)【要約】【課題】低抵抗、且つ高耐熱性を有するゲート電極またはゲート配線を備えた高性能な半導体装置を実現する。【解決手段】ゲート電極またはゲート配線を三層以上の積層構造とし、例えば、第１の導電層１０６ａ／第２の導電層１０６ｂ／第３の導電層１０６ｃを形成する。さらに、第２の導電層の幅は、第１の導電層及び第３の導電層の幅よりも狭いことを特徴とする。そして第１の導電層及び第３の導電層は高融点金属でなる。これにより高性能な半導体装置を実現できる。【選択図】図１
2006135359.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の半導体層と、
前記半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上にあり、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜でなるゲート電極とを有し、
前記第２の導電層の幅は、前記第１の導電層及び前記第３の導電層の幅よりも狭いことを特徴とする半導体装置。
【請求項２】
基板と、
前記基板上の半導体層と、
前記半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上にあり、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜でなるゲート電極と、
前記第２の導電層の両側面にある酸化膜とを有し、
前記第２の導電層の幅は、前記第１の導電層及び前記第３の導電層の幅よりも狭いことを特徴とする半導体装置。
【請求項３】
基板と、
前記基板上の半導体層と、
前記半導体層上にあり、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜でなるゲート電極と、
前記ゲート電極を覆う酸化膜とを有し、
前記第２の導電層の幅は、前記第１の導電層及び前記第３の導電層の幅よりも狭いことを特徴とする半導体装置。
【請求項４】
基板と、
前記基板上の半導体層と、
前記半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上にあり、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜でなるゲート電極と、
前記ゲート電極を覆う酸化膜とを有し、
前記第２の導電層の幅は、前記第１の導電層及び前記第３の導電層の幅よりも狭く、
前記酸化膜は前記第１乃至第３の導電層の陽極酸化膜であることを特徴とする半導体装置。
【請求項５】
基板上にｐチャネル型薄膜トランジスタ及びｎチャネル型薄膜トランジスタとが形成されており、
前記ｐチャネル型薄膜トランジスタは、第１の半導体層、ゲート絶縁膜、第１のゲート電極を有し、前記第１の半導体層は、ソース領域、ドレイン領域及びチャネル形成領域を有し、
前記ｎチャネル型薄膜トランジスタは、第２の半導体層、前記ゲート絶縁膜、第２のゲート電極を有し、前記第２の半導体層は、ソース領域、ドレイン領域、チャネル形成領域、低濃度不純物領域を有し、
前記第１及び前記第２のゲート電極は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜でなり、
前記第２の導電層の幅は、前記第１の導電層及び前記第３の導電層の幅よりも狭いことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記第１及び第３の導電層は高融点金属でなることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、前記第３の導電層はバルブ金属でなることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記第２の導電層はアルミニウム又はチタンを主成分とする材料でなることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項７のいずれか一項において、前記第２の導電層は前記第１の導電層よりもシート抵抗の低い材料でなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等を含む半導体装置及びその作製方法と、半導体装置における配線のコンタクト構造（接続構造）およびそのコンタクト形成方法に関するものである。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。
【背景技術】
【０００２】
薄膜トランジスタ（以下、ＴＦＴと呼ぶ）は透明なガラス基板に形成することができるので、アクティブマトリクス型表示装置への応用開発が積極的に進められてきた。アクティブマトリクス型表示装置はマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。結晶質半導体膜を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００３】
アクティブマトリクス型表示装置は画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要となり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバともに高い信頼性が確保されなければならない。特に、ドライバ回路で異常が発生すると一列（または一行）の画素が動作不良となり線欠陥と呼ばれる不良を招くことにつながる。また、一個の画素が動作不良となると点欠陥と呼ばれる。
【０００５】
上記線欠陥や点欠陥は、ＴＦＴの動作不良に起因するものがほとんどである。
【０００６】
また、上記ＴＦＴの配線材料としては、Ａｌ、Ｔａ、Ｔｉ等が用いられているが、中でも抵抗率の低いアルミニウムが多用されている。しかし、アルミニウムは、低抵抗である一方、耐熱性が低いという短所を有している。
【０００７】
アルミニウムをゲート配線（ゲート電極を含む）の材料として用いてＴＦＴを作製した場合、熱処理によってヒロック、ウィスカー等の突起物が形成され、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。また、熱処理によりアルミニウム原子がゲート絶縁膜及びチャネル形成領域に拡散してＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。
【０００８】
また、本出願人による特開平7-135318号公報では、ゲート配線としてアルミニウムを主成分とする薄膜（アルミニウム合金とも呼ぶ）を用い、ゲート配線の周囲が酸化膜（アルミナ膜）で保護されたＴＦＴ構造が開示されている。同公報記載のＴＦＴ構造とした場合は、ヒロック、ウィスカー等の突起物の発生を防ぐことができる一方、ゲート電極の上部に設けられたバリア型の陽極酸化膜（中性電解液を用いた陽極酸化膜）の除去が困難であり、ゲート電極と取り出し電極とのコンタクト形成が非常に困難であった。従って、ゲート電極と取り出し電極とのコンタクト不良による誤動作を招いていた。また、周辺駆動回路においては大電流動作に伴う温度上昇等があるため、コンタクトの信頼性も要求される。
【０００９】
また、ゲート電極の上部に設けられたバリア型陽極酸化膜のみ選択的に除去するエッチャントとしてクロム混酸（クロム酸水溶液、リン酸、硝酸、酢酸、水を混合したエッチャント）と呼ばれる特殊なエッチャントを用いることでコンタクト形成することができる。しかしながら、人体に害を及ぼす可能性のある重金属クロムを使用するプロセスは工業上、望ましいものではない。また、このクロム混酸に替わるエッチャントは、現時点では見つかっていない。
【００１０】
また、ポリシリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記問題点を鑑みて成されたものであり、アクティブマトリクス型表示装置の大面積化、高精細化を図るために、低抵抗、且つ高耐熱性を有する配線を作製する技術を提供することを課題とする。
【００１２】
また、クロム混酸等の有害なエッチャントを用いることなく、第１の配線と第２の配線との良好なオーミック接触が実現されたコンタクト構造を提供することを課題とする。
【００１３】
さらに、このようなコンタクト構造を備え、且つ、ＭＯＳＦＥＴと同等またはそれ以上の信頼性を誇るＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【課題を解決するための手段】
【００１４】
上述の課題を解決するために、本発明は、従来アルミニウムのみで構成されていたゲート配線（ゲート電極を含む）を高融点金属／低抵抗率金属／高融点金属の積層構造とし、さらにこのゲート配線を陽極酸化膜で保護する構成を主要な構成とする。本発明を利用することによって、低抵抗、且つ高耐熱性を有するゲート配線を形成することができるとともに、ゲート配線とのコンタクト形成を容易なものとすることができる。
【００１５】
本明細書で開示する本発明の構成（１）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜で形成された配線であって、前記第１の導電層、前記第２の導電層、及び前記第３の導電層の表面には酸化膜を有し、前記第２の導電層の幅は、前記第１の導電層及び前記第３の導電層の幅と異なることを特徴とする配線である。
【００１６】
上記構成において、前記第１の導電層の酸化膜、前記第２の導電層の酸化膜、及び前記第３の導電層の酸化膜はバリア型であることを特徴としている。
【００１７】
また、上記各構成において、前記第３の導電層は、バルブ金属で形成されていることを特徴としている。
【００１８】
また、上記構成において、前記第２の導電層は、アルミニウム又はチタンを主成分とする材料で形成されていることを特徴としている。
【００１９】
また、本実施例を実施する上での作製方法に関する本発明の構成（２）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜を形成する工程と、前記多層膜をパターニングして配線を形成する工程と、前記配線を陽極酸化する陽極酸化工程とを有し、前記陽極酸化工程おいて、前記第１の導電層、前記第２の導電層、及び前記第３の導電層は同じ化成溶液中で陽極酸化され、前記第２の導電層の幅は、前記第１の導電層または前記第３の導電層の幅と異なることを特徴とする配線の作製方法である。
【００２０】
上記構成においては、配線（電極を含む）を三層以上の積層構造とすることを特徴としている。さらに、この配線をそれぞれの陽極酸化膜で保護する。なお、ここで言う第２の導電層の幅は、線幅のことを指している。
【００２１】
また、上述した課題を解決するために、本発明は、第１の配線を三層以上の積層構造とし、良好なオーミック接触が実現されたコンタクト構造（第１の配線と第２の配線とのコンタクト構造）を備えた半導体装置の構成を主要な構成とする。本発明を利用することによって、低抵抗、且つ高耐熱性を有する第１の配線を形成することができるとともに、第１の配線と第２の配線とのコンタクト形成を容易なものとすることができる。
【００２２】
本明細書で開示する本発明の構成（３）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜で形成された第１の配線と、前記第１の配線を覆う絶縁膜と、前記絶縁膜上に形成され、前記第１の配線に電気的に接続される第２の配線と、を有し、前記第１の配線と前記第２の配線とを接続するために、前記絶縁膜及び前記第３の導電層を貫通し、底部において前記第２の導電層が露出されているコンタクトホールが形成され、前記第２の配線と露出された前記第２の導電層とが接していることを特徴とする半導体装置である。
【００２３】
また、他の本発明の構成（４）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜で形成された第１の配線と、前記第１の配線を覆う絶縁膜と、前記絶縁膜上に形成され、前記第１の配線に電気的に接続される第２の配線と、を有し、前記第１の配線と前記第２の配線とを接続するために、前記絶縁膜を貫通し、底部において前記第３の導電層が露出されたコンタクトホールが形成され、前記第２の配線と露出された前記第３の導電層の表面が接していることを特徴とする半導体装置である。
【００２４】
また、他の本発明の構成（５）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜で形成された第１の配線と、前記第１の配線を覆う絶縁膜と、前記絶縁膜上に形成され、前記第１の配線に電気的に接続される第２の配線と、を有し、前記第１の配線の表面は酸化されて前記第１の導電層、前記第２の導電層、及び前記第３の導電層の酸化膜で覆われており、前記第１の配線と前記第２の配線とを接続するために、前記絶縁膜、前記第３の導電層の酸化膜、及び前記第３の導電層を貫通し、底部において前記第２の導電層が露出されているコンタクトホールが形成され、前記第２の配線と露出された前記第２の導電層とが接していることを特徴とする半導体装置である。
【００２５】
上記各構成において、前記第３の導電層は、バルブ金属を主成分とする材料で形成されていることを特徴としている。
【００２６】
上記各構成において、前記第２の導電層の酸化膜はバリア型の陽極酸化膜であることを特徴としている。
【００２７】
また、他の本発明の構成（６）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜で形成された第１の配線と、前記第１の配線を覆う絶縁膜と、前記絶縁膜上に形成され、前記第１の配線に電気的に接続される第２の配線と、を有し、前記多層膜を構成する第２の導電層の側部は酸化膜で覆われており、前記第１の配線と前記第２の配線とを接続するために、前記絶縁膜、前記第３の導電層の酸化膜、及び前記第３の導電層を貫通し、底部において前記第２の導電層が露出されているコンタクトホールが形成され、前記第２の配線と露出された前記第２の導電層とが接していることを特徴とする半導体装置である。
【００２８】
また、上記各構成において、前記半導体装置はアクティブマトリクス型の表示装置、例えば液晶表示装置やＥＬ表示装置であることを特徴としている。
【００２９】
また、上記各構成において、前記第１の配線は薄膜トランジスタのゲート配線であることを特徴としている。
【００３０】
また、本願発明を実施する上での作製方法に関する本発明の構成（７）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜を形成する工程と、前記多層膜をパターニングして第１の配線を形成する工程と、前記第１の配線を覆う絶縁膜を形成する工程と、前記絶縁膜を貫通し、前記第１の配線に達するコンタクトホールを形成する工程と、前記絶縁膜上に、前記コンタクトホールによって前記第１の配線に電気的に接続する第２の配線を形成する工程と、を有し、前記コンタクトホールは前記第３の導電層を貫通して、底部において前記第２の導電層を露出しており、前記第２の配線は前記第２の導電層と接していることを特徴とする半導体装置の作製方法である。
【００３１】
また、作製方法に関する他の本発明の構成（８）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜を形成する工程と、前記多層膜をパターニングして第１の配線を形成する工程と、前記第１の配線を陽極酸化して、表面に前記第１の導電層、前記第２の導電層、及び前記第３の導電層の陽極酸化膜を形成する工程と、前記第１の配線を覆う絶縁膜を形成する工程と、前記絶縁膜を貫通し、前記第１の配線に達するコンタクトホールを形成する工程と、前記絶縁膜上に、前記コンタクトホールによって前記第１の配線に電気的に接続する第２の配線を形成する工程と、を有し、前記コンタクトホールは、前記第３の導電層の陽極酸化膜、前記第３の導電層を貫通して、底部において前記第２の導電層が露出されており、前記第２の配線は前記第２の導電層と接していることを特徴とする半導体装置の作製方法である。
【００３２】
また、作製方法に関する他の本発明の構成（９）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜を形成する工程と、前記多層膜をパターニングして第１の配線を形成する工程と、前記第１の配線を陽極酸化して、表面に前記第１の導電層、前記第２の導電層、及び前記第３の導電層の陽極酸化膜を形成する工程と、前記第１の配線を覆う絶縁膜を形成する工程と、前記絶縁膜を貫通し、前記第１の配線に達するコンタクトホールを形成する工程と、前記絶縁膜上に、前記コンタクトホールによって第１の配線に電気的に接続する第２の配線を形成する工程と、を有し、前記コンタクトホールは、前記第３の導電層の陽極酸化膜を貫通して、前記第３の導電層を露出しており、前記第２の配線は前記露出された第３の導電層と接していることを特徴とする半導体装置の作製方法である。
【００３３】
上記構成（８）または（９）において、前記第１の導電層の陽極酸化膜、前記第２の導電層の陽極酸化膜、及び前記第３の導電層の陽極酸化膜はバリア型であることを特徴としている。
【００３４】
また、作製方法に関する他の本発明の構成（１０）は、第１の導電層、第２の導電層、第３の導電層の順序で積層された多層膜を形成する工程と、前記多層膜をパターニングして第１の配線を形成する工程と、前記第１の配線を陽極酸化して、前記多層膜を構成する第２の導電層の側部に陽極酸化膜を形成する工程と、前記第１の配線を覆う絶縁膜を形成する工程と、前記絶縁膜を貫通し、前記第１の配線に達するコンタクトホールを形成する工程と、前記絶縁膜上に、前記コンタクトホールによって第１の配線に電気的に接続された第２の配線を形成する工程と、を有し、前記コンタクトホールは、前記第３の導電層を貫通して、前記第２の導電層を露出しており、前記第２の配線は前記露出された第２の導電層と接していることを特徴とする半導体装置の作製方法である。
【００３５】
上記構成（８）乃至（１０）のいずれか１において、前記第２の導電層は、アルミニウム又はチタンを主成分とする材料で形成されていることを特徴としている。
【００３６】
上記構成（８）乃至（１０）のいずれか１において、前記第１の配線は、薄膜トランジスタのゲート配線であることを特徴としている。
【００３７】
また、本発明の他の構成（１１）は、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタでなるＣＭＯＳ回路を含む半導体装置であって、前記ＣＭＯＳ回路は、前記ｎチャネル型の薄膜トランジスタの半導体層と前記ｐチャネル型の薄膜トランジスタの半導体層とにゲート絶縁膜を介して交差するゲート配線を有し、前記ゲート配線は、前記ゲート絶縁膜に接して積層された第１の導電層、第２の導電層、第３の導電層とでなる多層膜で形成され、前記ｐチャネル型の薄膜トランジスタの半導体層には、前記ゲート配線と重ならないｐ型の不純物領域が形成され、前記ｎチャネル型の薄膜トランジスタの半導体層は、チャネル形成領域と、第１のｎ型不純物領域と、前記チャネル形成領域と前記第１のｎ型不純物領域に挟まれ、かつ前記チャネル形成領域に接する第２のｎ型不純物領域と、前記第１のｎ型不純物領域と前記第２のｎ型不純物領域に挟まれた第３のｎ型不純物領域とを有し、前記第２のｎ型不純物領域及び前記第３のｎ型不純物領域は、前記第１のｎ型不純物領域よりもｎ型の不純物の濃度が低く、前記第２のｎ型不純物領域は前記ゲート絶縁膜を介して前記ゲート配線と重なり、前記第３のｎ型不純物領域は前記第ゲート配線と重ならないことを特徴とする半導体装置である。
【００３８】
上記各構成において、第３の導電層は、バルブ金属を主成分とする膜であることを特徴としている。
【００３９】
上記本発明を実施する上での作製方法に関する本発明の構成（１２）は、半導体層を形成する工程と、前記半導体層に接して絶縁膜を形成する工程と、前記絶縁膜に接し、かつ前記半導体層と交差する第１のフォトレジストマスクを形成する工程と、前記第１のフォトレジストマスクを介して、前記半導体層にｎ型の不純物を高濃度に添加する第１の添加工程と、前記第１のフォトレジストマスクよりもチャネル長方向の幅が狭い第２のフォトレジストマスクを形成する工程と、前記第２のフォトレジストマスクを介して、前記半導体層にｎ型の不純物を低濃度に添加する第２の添加工程と、前記絶縁膜を介して前記半導体層と交差するゲート電極を形成する工程とを有し、第１の導電層、第２の導電層、第３の導電層の順序で前記絶縁膜側から積層した多層膜で前記ゲート電極を形成することを特徴とする半導体装置の作製方法である。
【００４０】
また、作製方法に関する本発明の他の構成（１３）は、第１の半導体層と、第２の半導体層とを形成する工程と、前記第１の半導体層及び前記第２の半導体層とに接して絶縁膜を形成する工程と、前記絶縁膜に接し、かつ前記第１の半導体層と交差する第１のフォトレジストマスクを形成する工程と、前記第１のフォトレジストマスクを介して、前記第１の半導体層にｎ型の不純物を高濃度に添加する第１の添加工程と、前記第１のフォトレジストマスクよりもチャネル長方向の幅が狭い第２のフォトレジストマスクを形成する工程と、前記第２のフォトレジストマスクを介して、前記第１の半導体層にｎ型の不純物を低濃度に添加する第２の添加工程と、前記絶縁膜に接し、かつ前記第２の半導体層と交差する第３のフォトレジストマスクを形成する工程と、前記第３のフォトレジストマスクを介して、前記第２の半導体層にｐ型の不純物を高濃度に添加する第３の添加工程と、前記絶縁膜を介して前記半導体層と交差するゲート電極を形成する工程とを有し、第１の導電層、第２の導電層、第３の導電層の順序で前記絶縁膜側から積層した多層膜で前記ゲート電極を形成することを特徴とする半導体装置の作製方法である。
【００４１】
上記構成においてバルブ金属とは、アノード的に生成されたバリア型陽極酸化膜がカソード電流は通すがアノード電流は通さない、即ち弁作用を示すような金属を指す。（電気化学便覧  第４版；電気化学協会編，ｐ３７０，丸善，１９８５）。
【００４２】
本願発明で用いるバルブ金属としては、代表的にはタンタル（Ｔａ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等が挙げられる。特にタンタルはアルミニウムを主成分とする薄膜と同じ電解溶液で陽極酸化できることが確認されており、本願発明に好適である。また、モリブデンタンタル（ＭｏＴａ）のようなタンタル合金を用いることも可能である。
【００４３】
また、上記構成をアクティブマトリクス型液晶表示装置に当てはめて見ると、第１の配線とは複数のＴＦＴにゲート信号を供給するゲート配線に相当し、第２の配線とはゲート配線に対して外部からの信号を伝達する配線（上層配線と呼ぶ）に相当する。
【００４４】
なお、本明細書中、ゲート電極とはゲート絶縁膜を挟んで半導体層と交差している電極であって、半導体層に電界を印加して空乏層を形成するための電極である。即ち、ゲート配線において、ゲート絶縁膜を挟んで半導体層と交差している部分がゲート電極である。
【００４５】
また、本明細書中、層間絶縁膜上に設けられた上層配線において、ゲート電極と接触（コンタクト）している部分が取り出し電極である。
【００４６】
本発明においては、配線（電極を含む）を三層以上の積層構造とすることを特徴としている。本明細書では、最下層は第１の導電層、最上層は第３の導電層を指し、第１の導電層と第３の導電層との間の層は、第２の導電層を指している。
【発明の効果】
【００４７】
以上のように、半導体装置の構造的な改良によってクロム混酸等の特殊なエッチャントを使用することなく、容易に配線同士での良好なオーミック接触を実現できる点が本願発明の効果である。
【００４８】
また、本願発明は、配線を高融点金属（バルブ金属）／低抵抗率金属／高融点金属（バルブ金属）の積層構造とし、さらにこの配線を陽極酸化膜で保護することを特徴とする。その結果、低抵抗、且つ高耐熱性を有する配線を形成することができるとともに、上層配線とのコンタクト形成を容易なものとすることができる。
【００４９】
また、本発明を用いることで、低抵抗、且つ高耐熱性を有する配線を作製することができ、アクティブマトリクス型表示装置の大面積化、高精細化を実現できる。
【００５０】
また、本発明を用いることで、あらゆる半導体装置に用いられるｎチャネル型ＴＦＴの信頼性を高めることが可能となった。その結果、ＴＦＴで作製されたＣＭＯＳ回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高めることができた。延いては、ｎチャネル型ＴＦＴを回路に含む半導体回路や上記液晶表示装置を部品として組み込んだ電子機器の信頼性も向上した。
【発明を実施するための最良の形態】
【００５１】
本願発明の実施の形態を図１（ＴＦＴを備えた半導体装置に当てはめた例を示した図）を用いて説明する。
【００５２】
図１（Ａ）において、１０６はゲート配線、１１６は上層配線である。本願発明は、このゲート配線１０６と上層配線１１６のコンタクト構造およびその作製方法に関する技術である。
【００５３】
図１（Ａ）をＡ−Ａ’で切断した断面図を図１（Ｃ）に示す。図１（Ｃ）において、１０１は基板、１０２は下地膜、１０３はゲート絶縁膜であり、その上に酸化膜１０７で覆われた多層構造でなるゲート配線１０６が設けられている。
【００５４】
層間絶縁膜１１１、ゲート配線上部の酸化膜、及びゲート配線の最上層（第３の導電層１０６ｃ）にはコンタクトホールが開口しており、その底部には第２の導電層１０６ｂが部分的に露出している。取り出し電極１１５にはコンタクトホールを介して第２の導電層１０６ｂに電気接続され、配線間の導通接続がとられる。
【００５５】
上述した第３の導電層１０６ｃに用いられる材料としては、後工程で高温（４００℃以上）にさらされるため、所定の耐熱性を有するバルブ金属材料から適宜選択する。
【００５６】
また、上述した第２の導電層１０６ｂに用いられる材料としては、第３の導電層をエッチングする際、第２の導電層１０６ｂがエッチングストッパーとして効果的に機能する材料を選択する。さらに、後工程で高温にさらされるため、第２の導電層１０６ｂを耐熱性の高い第１の導電層１０６ａ上に設ける。加えて、耐熱性を向上させるため第２の導電層１０６ｂの側部を酸化膜１０７で保護することが好ましい。
【００５７】
そして、ゲート配線１０６を覆って層間絶縁膜１１１を設け、ゲート配線とのコンタクト部分にコンタクトホールを形成する。コンタクトホールの形成にはドライエッチング法を用い、層間絶縁膜１１１、酸化膜１０７、第３の導電層１０６ｃの順に連続的に除去する。本発明のゲート配線１０６とのコンタクト部分においては第３の導電層１０６ｃを選択的に除去する際、第２の導電層１０６ｂとしてエッチングレートの低い導電材料を選択するため、第２の導電層１０６ｂがストッパーとなってエッチングが止まる。
【００５８】
なお、エッチング条件によっては第３の導電層１０６ｃが残ってしまう場合もあるが、本願発明の効果を何ら妨げる要因とはならない。
【００５９】
コンタクトホールを形成したら、金属導電材料でなる上層配線１１６を形成して第２の導電層１０６ｂとのオーミック接触を実現する。なお、第３の導電層１０６ｃとも接触するが、断面のみで接することになるのでオーミック接触には殆ど寄与しないと考えられる。
【００６０】
このようにゲート配線１０６を三層以上の積層構造とすることで、ドライエッチングにより歩留りよく良好なコンタクトホール形状を形成し、確実なオーミック接触を実現できる点が本願発明の最も大きな特徴である。即ち、クロム混酸のような人体に有害なエッチャントを使用する必要のないプロセスとすることができ、工業上非常に有効である。
【００６１】
また、本願発明を実施することでＴＦＴ構造も特徴的なものとなる。図１（Ａ）のＴＦＴ部をＢ−Ｂ’で切断した断面図を図１（Ｃ）に示す。
【００６２】
図１（Ｃ）に示すＴＦＴ部は、簡略化したＣＭＯＳ回路のｎチャネル型のＴＦＴとｐチャネル型のＴＦＴである。いずれのＴＦＴ（薄膜トランジスタ）も基板１０１上に設けられた下地膜１０２上に結晶質半導体膜からなる半導体層が所定の形状にパターニング形成されている。
【００６３】
ＣＭＯＳ回路のｎチャネル型のＴＦＴは、半導体層として、チャネル形成領域１０４と、ＬＤＤ領域（本明細書中では低濃度不純物領域またはｎ- 領域ともいう）１０８と、第１の不純物領域（ｎ+ 領域）１０９とから成っている。なお、ゲート絶縁膜１０３を介してＬＤＤ領域１０８の全域がゲート電極に重なっているのではなく、その一部のみが重なっている。即ち、ＬＤＤ領域１０８は、ゲート電極と重なっている部分（第２の不純物領域）と、重なっていない部分（第３の不純物領域）とが複合された状態を実現している。
【００６４】
さらにチャネル形成領域１０４上にはゲート絶縁膜１０３が設けられ、前記チャネル形成領域の上方において前記ゲート絶縁膜上に接してゲート電極１０５が設けられている。このゲート電極の表面には、酸化膜１０７が設けられており、その上を覆って層間絶縁膜１１１が設けられている。
【００６５】
また、ゲート電極は、三層以上の積層構造を有しており、ゲート電極の第１の導電層１０５ａは、第２の導電層１０５ｂの成分物質がゲート絶縁膜１０３を通って半導体層、特にチャネル形成領域１０４へと拡散することを防ぐブロッキング層として機能する。
【００６６】
一方、ｐチャネル型ＴＦＴには、半導体層として第１の不純物領域（ｐ+ 領域）１１０とチャネル形成領域１００とが設けられている。また、ｐチャネル型ＴＦＴは半導体層及び配線以外は、ｎチャネル型ＴＦＴと同一構造である。
【００６７】
また、１１２、１１３、１１４はそれぞれ導電膜からなるソース配線またはドレイン配線であり、図１（Ｃ）に示した取り出し電極１１５と同一材料で、同一層に形成される。
【００６８】
以上の構成でなる本願発明について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００６９】
以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことは勿論である。
【実施例１】
【００７０】
以下、図１〜５を用いて、本発明の実施例を詳細に説明する。
本願発明を利用したコンタクト構造を備えた半導体装置について、その構造の一例を説明する。本発明にかかる半導体装置は、同一基板上に周辺駆動回路部と画素部とを備えている。本実施例では図示を容易にするため、周辺駆動回路部の一部を構成するＣＭＯＳ回路を図１に示し、画素部の一部を構成する画素ＴＦＴ（ｎチャネル型ＴＦＴ）とを図４に示した。
【００７１】
図１（Ａ）は図１（Ｃ）の上面図に相当する図であり、図１（Ａ）において、破線Ａ−Ａ’で切断した部分が、ＣＭＯＳ回路のコンタクト部の断面構造に相当し、破線Ｂ−Ｂ’で切断した部分が、図１（Ｃ）のＴＦＴの断面構造に相当する。また、図１（Ｂ）はＣＭＯＳ回路の簡略な等価回路図である。
【００７２】
図１（Ｃ）において、いずれのＴＦＴ（薄膜トランジスタ）も基板１０１上に設けられた下地膜１０２上に結晶質半導体膜からなる半導体層が所定の形状にパターニング形成されている。
【００７３】
ＣＭＯＳ回路のｎチャネル型のＴＦＴは、半導体層として、チャネル形成領域１０４と、前記チャネル形成領域の両側に接して設けられたＬＤＤ領域１０８と、前記ＬＤＤ領域１０８に接して設けられた第１の不純物領域（ｎ+ 領域）１０９とから成っている。第１の不純物領域（ｎ+ 領域）１０９は、ＴＦＴのソース領域またはドレイン領域として機能する。さらにチャネル形成領域１０４上にはゲート絶縁膜１０３が設けられ、前記チャネル形成領域の上方において前記ゲート絶縁膜上に接してゲート電極１０５が設けられている。このゲート電極の表面には、陽極酸化膜１０７が設けられており、その上を覆って層間絶縁膜１１１が設けられている。そして、ｎ+ 領域１０９にソース配線１１２またはドレイン配線１１３が接続されている。さらに、その上を覆ってパッシベーション膜（図示しない）が設けられている。
【００７４】
一方、ｐチャネル型ＴＦＴの場合には、半導体層として第１の不純物領域（ｐ+ 領域）１１０とチャネル形成領域１００とが設けられている。ｐチャネル型ＴＦＴはこうしたＬＤＤ構造となる低濃度不純物領域は設けないものとする。勿論、低濃度不純物領域を設ける構造としても良いが、ｐチャネル型ＴＦＴはもともと信頼性が高いため、オン電流を稼いでｎチャネル型ＴＦＴとの特性バランスをとった方が好ましい。特に、ＣＭＯＳ回路に適用する場合には、この特性のバランスをとることが重要である。但し、ＬＤＤ構造をｐチャネル型ＴＦＴに適用しても何ら問題はない。そして、ｐ+ 領域１１０にソース配線１１４またはドレイン配線１１３が接続されている。さらに、その上を覆ってパッシベーション膜（図示しない）が設けられている。ｐチャネル型ＴＦＴは半導体層及び配線以外は、ｎチャネル型ＴＦＴと同一構造である。
【００７５】
また、ＣＭＯＳ回路のゲート配線と取り出し電極１１５のコンタクト部においては、基板１０１上に下地膜１０２とゲート絶縁膜１０３とが積層されている。そして、ゲート絶縁膜上にｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート電極１０５を含むゲート配線１０６が設けられている。本実施例では、ゲート配線として、ゲート電極と同様に第１の導電層１０６ａ、第２の導電層１０６ｂ、第３の導電層１０６ｃからなる三層構造で構成した。そして、取り出し電極１１５は、ゲート電極の第２の導電層１０６ｂと良好なコンタクトを形成している。さらに、その上を覆ってパッシベーション膜（図示しない）が設けられている。
【００７６】
また、図４（Ａ）は図４（Ｂ）の上面図に相当する図であり、図４（Ａ）において、点線Ａ−Ａ’で切断した部分が、図４（Ｂ）の画素部の断面構造に相当する。
【００７７】
図４（Ａ）及び（Ｂ）に示した画素部に形成されたｎチャネル型ＴＦＴについては、層間絶縁膜を設ける部分まで、ＣＭＯＳ回路のｎチャネル型ＴＦＴと基本的には同一構造である。なお、図４の層間絶縁膜４１０は図１の層間絶縁膜１１１に相当する。図４中、４００は基板、４０１は下地膜、４０２及び４０６は第１の不純物領域、４０４はチャネル形成領域、４０３及び４０５はＬＤＤ領域、４０８はゲート電極、４０９は酸化膜である。
【００７８】
そして、第１の不純物領域に接続される配線４１１、４１２を設け、その上を覆って、パッシベーション膜４１３を設け、その上に第２の層間絶縁膜４１４と、ブラックマスク４１５とが形成される。さらに、その上に第３の層間絶縁膜４１６が形成され、ＩＴＯ、ＳｎＯ2 等の透明導電膜からなる画素電極４１７が接続される。ブラックマスクは画素ＴＦＴを覆い、且つ画素電極と保持容量を形成している。
【００７９】
本実施例では一例として透過型のＬＣＤを作製したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００８０】
なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【００８１】
以上示したように、本実施例においては、ゲート電極１０５を、第１の導電層１０５ａ、第２の導電層１０５ｂ、第３の導電層１０５ｃからなる三層構造で構成した。加えて、ゲート絶縁膜を介して半導体層に設けられたＬＤＤ領域と、ゲート電極がゲート絶縁膜に接している領域とが、部分的に重なって設けられている構造に特徴があり、また、その作製方法に特徴がある。
【００８２】
以下にその作製方法の一例を図２、図３、及び図５を用いて説明する。
【００８３】
まず、絶縁表面を有する基板１０１を用意する。基板１０１としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板を用いることができる。本実施例では、コーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。次いで、基板１０１からの不純物の拡散を防止してＴＦＴの電気特性を向上させるための下地絶縁膜（以下、下地膜と呼ぶ）１０２を設ける。その下地膜１０２の材料としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１０〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法、減圧熱ＣＶＤ法等の形成方法を用いることができる。ただし、ＴＦＴの電気特性を向上する必要がなければ下地膜を設けない構成としても構わない。本実施例では、プラズマＣＶＤ法により酸化シリコン膜でなる下地膜１０２を２００ｎｍの厚さに形成した。
【００８４】
また、基板表面に上記下地膜を設ければ、セラミックス基板、ステンレス基板、金属（タンタル、タングステン、モリブデン等）、半導体基板、プラスチック基板（ポリエチレンレフラレート基板）等を基板１０１として用いることもできる。
【００８５】
次いで、非晶質半導体膜を成膜する。非晶質半導体膜としては、珪素を含む非晶質半導体膜、例えば非晶質珪素膜、微結晶を有する非晶質珪素膜、微結晶珪素膜、非晶質ゲルマニウム膜、Ｓｉx Ｇｅ1-x （０＜Ｘ＜１）で示される非晶質シリコンゲルマニウム膜またはこれらの積層膜を１０〜１００ｎｍ、より好ましくは１５〜６０ｎｍの膜厚範囲で用いることができる。非晶質半導体膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、スパッタ法等の形成方法を用いることができる。本実施例では、膜厚５０ｎｍの非晶質珪素膜５０１をプラズマＣＶＤ法で形成した。（図５（Ａ））
【００８６】
次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成する。ただし、非晶質半導体膜の水素濃度が数十％と高い場合は、結晶化処理前に水素濃度の低減処理（４００〜５００℃の熱処理）を行うことが好ましい。本実施例では、５００℃、２時間の加熱処理を行ない、非晶質珪素膜の含有水素量を５atoms ％以下とした。結晶化処理としては、公知の如何なる手段、例えば熱結晶化処理、赤外光または紫外光の照射、レーザー光の照射による結晶化処理、触媒元素を用いた熱結晶化処理等、またはこれらの結晶化処理を組み合わせた処理を用いることができる。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質珪素膜５０３に照射し、結晶質珪素膜５０５を形成した。（図５（Ｂ））
【００８７】
また、上記結晶化工程の前または後に非晶質半導体膜へ不純物の添加を行ない、ＴＦＴのしきい値制御を行う工程を加えてもよい。しきい値制御を行う場合、例えば、非晶質半導体上に制御絶縁膜（膜厚１００〜２００ｎｍ）を設けて、ボロンをしきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3 ）に添加し、その後、制御絶縁膜を除去する工程を施せばよい。
【００８８】
こうして形成された結晶質珪素膜５０５をパターニングして、島状の半導体層（活性層ともいう）２０１、２０２を形成した。
【００８９】
次に、半導体層２０１、２０２を覆って、ゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）膜）、またはこれらの積層膜等を５０〜４００ｎｍの膜厚範囲で用いることができる。ゲート絶縁膜１０３の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、スパッタ法、塗布法等の形成方法を用いることができる。本実施例では、プラズマＣＶＤ法により膜厚１２０ｎｍの酸化珪素膜を形成した。（図２（Ａ））なお、本実施例においては、半導体層のパターニングを結晶化工程の後に行う例を示したが、特に限定されず、例えばゲート絶縁膜を形成した後、半導体層のパターニングを行ってもよい。
【００９０】
次に、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うレジストマスク２０４及びｎチャネル型ＴＦＴの一部を覆うレジストマスク２０３を形成し、レジストマスク２０３、２０４をマスクとして半導体層２０１にｎ型を付与する不純物の添加を行った。添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｎ型の不純物はドナーとなる不純物であり、シリコン、ゲルマニウムに対しては１５族元素であり、典型的にはりん（Ｐ）、ひ素（Ａｓ）である。本実施例では、ｎ型を付与する不純物としてリンを用い、フォスフィン（ＰＨ3 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０１に不純物の添加を行った。こうして形成された不純物領域２０５は、後に示すｎチャネル型ＴＦＴのＬＤＤ領域１０８を形成することになる。従って、この領域のリンの濃度を、１×１０16〜１×１０19atoms/cm3 、代表的には１×１０17〜５×１０18atoms/cm3 、本実施例では１×１０18atoms/cm3 とした。また、レジストマスク２０３で覆われた領域は図２（Ｂ）の添加工程で不純物が添加されないため、チャネル形成領域１０４となる。即ち、このレジストマスク２０３によって、ｎチャネル型ＴＦＴのチャネル形成領域の長さが決定される。また、レジストマスク２０３は、後で形成されるゲート電極の幅よりもチャネル長方向の幅が狭い。従って、後で形成されるゲート電極の下に不純物領域（ｎ- 領域）を形成することができる。
【００９１】
次に、レジストマスク２０３、２０４を除去して活性化処理を行い、活性化された不純物領域を形成した。半導体層中に添加された不純物元素は、レーザーアニール法や、熱処理により活性化させる必要があった。この活性化工程は、ソース領域・ドレイン領域を形成する不純物添加の工程の後実施してもよいが、後で形成されるゲート電極と重なる不純物領域の活性化が行えるため、この段階で熱処理により活性化させることは効果的であった。
【００９２】
次いで、ゲート絶縁膜１０３上に多層構造を有するゲート配線（ゲート電極２０６を含む）２０７を形成する。（図２（Ｃ））ゲート配線２０７の形成手段としてはスパッタ法、蒸着法、熱ＣＶＤ法、プラズマＣＶＤ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜４００ｎｍの膜厚範囲の導電積層膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線の長さ（線幅）は、０．１〜１０μｍ（代表的には０．２〜５μｍ）とする。この時、全てのゲート配線は、以降の陽極酸化工程のために接続した状態で形成する。
【００９３】
本発明においては、ゲート配線２０７（ゲート電極２０６を含む）を三層以上の積層構造とすることを特徴としている。なお、ゲート配線の断面形状はテーパー形状とするとカバレッジが良好になるため望ましい。
【００９４】
第１の導電層２０７ａはバルブ金属、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）等を主成分（組成比が５０％以上）とする材料で形成することができる。ただし、第１の導電層として、ゲート配線材料を構成する元素の拡散を防止するブロッキング層となる材料を選択する必要がある。そのため、第１の導電層として、融点が低温プロセス上限温度の６００℃以上、好ましくは１０００℃以上の材料を選択することが好ましい。また、他の材料として、リンを含有するｎ型のシリコン、シリサイド等の材料を用いることもできる。
【００９５】
第２の導電層２０７ｂはアルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）を主成分（組成比が５０％以上）とする材料等で形成することができる。また、第２の導電層の材料の選択する他の指標として、第２の導電層はできるだけ抵抗率の低い、少なくとも第１の導電層２０６ａよりもシート抵抗が低い材料とすることが望まれる。これは、ゲート配線と上層配線との接続を第２の導電層でとるためである。従って、第２の導電層２０７ｂとしてアルミニウム（Ａｌ）を主成分とする材料で形成することが最適である。
【００９６】
第３の導電層２０７ｃはバルブ金属、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）等を主成分（組成比が５０％以上）とする材料で形成することができる。ただし、第３の導電層２０７ｃは、ゲート配線と上層配線との接続を第２の導電層でとるため、第２の導電層２０７ｂと十分なエッチング比を有する材料が望まれる。例えば、ＣＨＦ3 ガスを用いたドライエッチング工程においては、タンタル（Ｔａ）を主成分（組成比が５０％以上）とする材料は、アルミニウムと十分なエッチング比を有するため第３の導電層の材料として適している。
【００９７】
例えば、第１の導電層／第２の導電層／第３の導電層としては、Ｔａ／Ａｌ／Ｔａ、ＴａＮ／Ａｌ／Ｔａ、ＭｏＴａ／Ａｌ／Ｔａ、Ｔａ／Ｔｉ／Ｔａ等の組み合わせを選択することができる。本実施例では、スパッタ法により積層成膜した後、パターニングして第１の導電層２０７ａ（Ｔａ：２０ｎｍ）／第２の導電層２０７ｂ（Ａｌ：２００ｎｍ）／第３の導電層２０７ｃ（Ｔａ：１３０ｎｍ）の三層構造からなるゲート配線２０７を形成した。なお、本実施例において、第１の導電層の膜厚範囲としては５〜５０ｎｍ、第２の導電層の膜厚範囲としては５〜３００ｎｍ、第３の導電層の膜厚範囲としては５〜３００ｎｍとすればよい。（図２（Ｄ））ここでは、図示しないが、ドライエッチングによりゲート配線のパターニングを行う際、ゲート絶縁膜も多少エッチングされる。
【００９８】
次いで、陽極酸化工程を行ない、第２の導電層２０７ｂの側部に酸化膜１０７を形成する。この時同時に、選択したゲート配線の材料によって、第１の導電層または第３の導電層表面に酸化膜が形成される。陽極酸化は、中性の電解溶液中で行われ、例えば３％の酒石酸を含んだエチレングリコール溶液をアンモニア水で中和した電解溶液（液温１０℃）を使用し、ゲート配線を陽極、白金を陰極として陽極酸化が行われる。なお、第３の導電層がほとんど酸化され、第２の導電層の上部にアルミナ膜が形成されないように、第３の導電層が残存するような陽極酸化条件とする必要がある。
【００９９】
この陽極酸化で得られる陽極酸化膜は緻密な膜質を有するため、ドーピング工程や熱処理を加えても、膜剥がれやヒロック等が発生することを防止できる。配線の耐熱性を確保するためには、第２の導電層の側部に１０ｎｍ以上、好ましくは３０ｎｍ以上の膜厚を形成することが望ましい。本実施例では、化成電圧を４０Ｖとし、第２の導電層の側部に６０ｎｍの陽極酸化膜が形成された。（図２（Ｄ））本実施例では、アルミニウムは内側に酸化が進行するため、図２（Ｄ）に示す電極形状となる。即ち、第２の導電層は第１の導電層または第３の導電層に比べて（チャネル長方向における）線幅が狭くなる。なお、図２（Ｄ）では、酸化膜１０７は、組成の異なる酸化膜であるが、簡略化のため単一膜として示した。また、陽極酸化後のゲート配線を１０６、ゲート電極を１０５で示し、さらに、陽極酸化後の第１の導電層を１０５ａ、１０６ａ、第２の導電層を１０５ｂ、１０６ｂ、第３の導電層を１０５ｃ、１０６ｃで示した。
【０１００】
次に、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うレジストマスク２０９及びｎチャネル型ＴＦＴの一部を覆うレジストマスク２０８を形成し、レジストマスク２０８、２０９をマスクとして半導体層に２回目のｎ型を付与する不純物の添加を行った。このレジストマスク２０８はゲート電極１０５の幅よりもチャネル長方向の幅が広い。また、このレジストマスク２０８によって、第１の不純物領域（ｎ+ 領域）の長さが決定される。ここでは、前述の添加工程と同様に、ゲート絶縁膜を通してその下の半導体層にリンを添加した。こうして形成された第１の不純物領域２１０は、後に示すｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することになる。従って、この領域のリンの濃度を１×１０19〜１×１０21atoms/cm3 、代表的には１×１０20〜５×１０20atoms/cm3 、本実施例では５×１０20atoms/cm3 とした。こうして、第１の不純物領域（ｎ+ 領域）が形成される。（図２（Ｅ））
【０１０１】
また、図２（Ｅ）の添加工程でリンが添加されなかった領域のうち、ゲート電極１０５と重なっている（オーバーラップ）している領域は第２の不純物領域と呼び、ゲート電極１０５と重なっていない領域は第３の不純物領域と呼ぶ。なお、ｎ- 領域である第２の不純物領域及び第３の不純物領域のリンの濃度は、ｎ+ 領域である第１の不純物領域よりも低い。
【０１０２】
次に、レジストマスク２０８、２０９を除去した後、フォトレジスト膜をパターニングして、ｎチャネル型ＴＦＴを形成する領域を覆うレジストマスク２１１を形成し、ゲート電極をマスクとして半導体層２０２のみにｐ型を付与する不純物の添加を行った。添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｐ型の不純物はアクセプターとなる不純物であり、シリコン、ゲルマニウムに対しては１３族元素であり、典型的には、ボロン（Ｂ）である。本実施例では、ｐ型を付与する不純物としてボロン（Ｂ）を用い、ジボラン（Ｂ2 Ｈ6 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０２に不純物の添加を行った。こうして形成された第１の不純物領域（ｐ+ 領域）２１２は、後に示すｐチャネル型ＴＦＴのソース領域またはドレイン領域となる。
この領域のボロンの濃度を１×１０19〜１×１０21atoms/cm3 、本実施例では５×１０20atoms/cm3 とした。
【０１０３】
また、ゲート電極の真下にあたる領域にはボロンが添加されず、ｐチャネル型ＴＦＴのチャネル形成領域１００が画定した。（図３（Ａ））
【０１０４】
本実施例では、ｎ+ 領域を形成するための不純物添加工程の後にｐ+ 領域を形成するための不純物添加工程を行ったが、工程順序を変更し、ｐ+ 領域を形成するための不純物添加工程の後に、ｎ+ 領域を形成するための不純物添加工程を行ってもよい。
【０１０５】
次いで、レジストマスク２１１を除去し、半導体層に添加されたｎ型またはｐ型を付与する不純物元素を有効に作用させるための活性化工程（３００〜７００℃の熱処理）を行い、活性化された第１の不純物領域（ｎ+ 領域）１０９及び第１の不純物領域（ｐ+ 領域）１１０を形成する。（図３（Ｂ））本実施例では窒素雰囲気中において、５００℃、２時間の加熱処理を行ない活性化を行った。本実施例では、ゲート配線及び電極を構成する第２の導電層１０５ｂ、１０６ｂとしてアルミニウムを用いたが、第２の導電層は第１の導電層と第３の導電層に挟まれ、さらに第２の導電層の側部は緻密な陽極酸化膜で覆われているため、熱処理を加えてもヒロックの発生やアルミニウム元素の他の領域への拡散等を抑止することができた。なお、活性化工程には、熱処理だけでなくレーザや、赤外ランプ光による光アニールを行うこともできる。
【０１０６】
次いで、図示しないが、陽極酸化を行うために１つの配線に接続されているゲート配線をエッチングにより分断し、所望の形状のゲート配線及びゲート電極を形成した。
【０１０７】
次いで、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを覆って層間絶縁膜を形成する。層間絶縁膜１１１としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜（ポリイミド膜、ＢＣＢ膜等）のいずれか或いはそれらの積層膜を用いることができる。本実施例では、図示しないが、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。（図３（Ｃ））
【０１０８】
層間絶縁膜１１１を形成したら、次にパターニングでそれぞれのＴＦＴの第１の不純物領域（ソース領域またはドレイン領域）１０９、１１０に達するコンタクトホールを形成した。また、同時に上層配線とゲート配線１０６とのコンタクトを形成するためのコンタクトホールを形成した。（図３（Ｄ））
【０１０９】
上記作製工程において、取り出し電極とゲート配線とのコンタクトを形成するためのコンタクトホールを形成する際、従来ではゲート配線の上面を中性電解溶液を用いた陽極酸化膜（アルミナ）で覆っていたため、通常のエッチングで除去が困難であった。しかし、本発明のゲート配線１０６の上面は、第３の導電層（タンタル）の陽極酸化膜で覆われているため、フッ素系（ＣＨＦ3 等）のドライエッチングで容易に除去することができる。さらに、第２の導電層（アルミニウム）は、フッ素系（ＣＨＦ3 等）のドライエッチングのエッチングレートが非常に小さいため、十分エッチングストッパーとして機能する。ただし、このエッチングの際にＴＦＴの第１の不純物領域がオーバーエッチングされないよう注意が必要である。
【０１１０】
このように三層以上の積層構造を有するゲート配線とすることにより、上層配線とゲート配線との良好なオーミック接触が取れるのでコンタクト不良が生じることを防ぐことができた。また、第２の導電層は、耐熱性が低いアルミニウムを主成分とする材料からなるが、側面に陽極酸化膜が設けられ、加えて上面に接して第３の導電層が設けられ、さらに下面に接して第１の導電層が設けられているため、後の工程でドーピング工程や熱処理を加えても膜剥がれやヒロック等が発生することを防止できた。
【０１１１】
ただし、本実施例のように、ソース領域またはドレイン領域に達するコンタクトホールと、取り出し電極とゲート配線とのコンタクトを形成するためのコンタクトホールとを同時形成する場合は、ゲート絶縁膜の膜厚と、ゲート配線上部に設けられた陽極酸化膜の膜厚を実施者が適宜調節する必要がある。ＣＨＦ3 ガスを用いたドライエッチングにおいて、ゲート絶縁膜を構成する酸化珪素のエッチングレートは、タンタルオキサイドの３倍である。従って、ゲート絶縁膜の膜厚を１２０ｎｍとした場合、ゲート配線上部に設けられた陽極酸化膜の膜厚を４０ｎｍ以下としなければ、酸化膜が残存してしまいオーミック接触をとることができなくなるため、注意が必要である。
【０１１２】
次いで、ソース配線（またはソース電極）１１２、１１４、ドレイン配線（またはドレイン電極）１１３、及び上層配線１１６（または取り出し電極１１５）を形成した。図示していないが、本実施例ではこの電極１１２〜１１４をチタン膜（膜厚１００ｎｍ）、チタンを含むアルミニウム膜（膜厚３００ｎｍ）、チタン膜（膜厚１５０ｎｍ）をスパッタ法で連続して形成した３層構造の膜をパターニングして形成した。（図３（Ｅ））最後に水素雰囲気中で熱処理を行い、全体を水素化した。この段階で図１（Ｃ）に示されるＣＭＯＳ回路（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）が完成した。
【０１１３】
図３（Ｅ）の状態が形成されたら、０．２〜０．４μｍのパッシベーション膜（窒化珪素膜）４１３を形成した。パッシベーション膜を形成した後、さらに有機樹脂からなる第２の層間絶縁膜４１４を約２μｍの厚さに形成した。本実施例では、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃に焼成して形成した。
【０１１４】
次に、チタン膜でブラックマスク４１５を形成し、その上に第３の層間絶縁膜４１６を形成した。そして、第２の層間絶縁膜と第３の層間絶縁膜とを選択的にエッチングしてドレイン配線４１２に達するコンタクトホールを形成し、画素電極４１７を形成した。こうして画素部が完成した。
【０１１５】
図４（Ｂ）の状態が形成されたら、配向膜（本実施例ではポリイミド）を形成した。対向側の基板には透明導電膜と配向膜とを形成した。この配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角をもって平行配向するようにした。
【０１１６】
上記の工程を経て、画素部と、ＣＭＯＳ回路とが形成された基板と対向基板とを公知のセル組み工程によってシール材やスペーサなどを介して貼り合わせた。その後、両基板の間に液晶材料を注入して封止剤により完全に封止した。こうして液晶パネルが完成した。
【実施例２】
【０１１７】
上記作製方法によって完成したｎチャネル型ＴＦＴは、半導体層に２種類の低濃度不純物領域、即ち、ゲート電極と重なっている（オーバーラップ）している領域（第２の不純物領域）と、ゲート電極と重なっていない領域（第３の不純物領域）を有することで、ＭＯＳＦＥＴに匹敵する、さらにはそれ以上の信頼性を有する。
【０１１８】
図１（Ｃ）に示したように、本実施例のｎチャネル型のＴＦＴは、ゲート絶縁膜１０３を介してＬＤＤ領域１０８の全域がゲート電極に重なっているのではなく、その一部のみが重なっている。
【０１１９】
この様子を図１（Ｄ）に示す。なお、図１（Ｄ）の符号は図１（Ｃ）の符号に対応している。図１（Ｄ）に示すように、ＬＤＤ領域１０８は、ゲート電極１０５とゲート絶縁膜１０３を介して重なっている部分（Gate-overlapped LDD 領域１０８a ）と重なっていない部分（non-Gate-overlapped LDD 領域１０８b ）とに区別される。
【０１２０】
本願発明では、Gate-overlapped LDD 領域１０８a の長さを０．１〜２μｍ（代表的には０．３〜１．５μｍ）とし、non-Gate-overlapped LDD 領域１０８b （図１（Ｄ）のＸに相当する）を０．１〜２μｍ（代表的には０．３〜１μｍ）
とするのが好ましいと考えている。
【０１２１】
なお、ＬＤＤ領域１０８は、０．２〜４μｍ、代表的には０．６〜２．５μｍの長さを有し、ｎ型を付与する不純物元素（周期律表の１５族に属する元素、代表的にはリン又は砒素）の濃度が１×１０16〜１×１０19atoms/cm3 、代表的には１×１０17〜５×１０18atoms/cm3 である。また、第１の不純物領域（ｎ+ 領域）１０９の不純物濃度は、１×１０19〜１×１０21atoms/cm3 、代表的には１×１０20〜５×１０20atoms/cm3 とすれば良い。
【０１２２】
また、チャネル形成領域１０４は真性な半導体層、またはあらかじめ１×１０16〜５×１０18atoms/cm3 の濃度でボロンが添加された半導体層で構成される。
このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。
【０１２３】
（本発明の薄膜トランジスタの利点）
本発明のＴＦＴは第２の不純物領域（ゲートオーバーラップ型のＬＤＤ領域）と第３の不純物領域（非ゲートオーバーラップ型のＬＤＤ領域）という２種類のＬＤＤ領域（低濃度不純物領域）を半導体層に形成することに特徴がある。
【０１２４】
図１４を用いて、本発明の優位性を従来のＴＦＴの特性と比較して説明する。図１４（Ａ）、（Ｂ）はＬＤＤ領域のないｎチャネル型ＴＦＴとその電気特性（ゲート電圧Vg対ドレイン電流Id特性）である。同様に、図１４（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を、図１４（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合を、そして図１４（Ｇ）、（Ｈ）には本発明のｎチャネル型ＴＦＴの場合を示す。
【０１２５】
なお、図１４中においてn+はソース領域またはドレイン領域を、channel はチャネル形成領域を、n−はゲートオーバーラップ型のＬＤＤ領域（n−は第２の不純物領域）、ｎは非ゲートオーバーラップ型のＬＤＤ領域（ｎは第３の不純物領域）を指す。また、Idはドレイン電流、Vgはゲート電圧である。
【０１２６】
図１４（Ａ）、（Ｂ）に示すようにＬＤＤがない場合、オフ電流は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。
【０１２７】
一方、非ゲートオーバーラップ型のＬＤＤを形成することで、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図１４（Ｃ）、（Ｄ））
【０１２８】
ＬＤＤ領域とゲート電極とがオーバーラップしたオーバーラップ型のＬＤＤのみを持つＴＦＴ構造（図１４（Ｅ）、（Ｆ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。
【０１２９】
この場合、オン電流の劣化を十分に抑えることができる反面、通常の非オーバーラップ型のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた公開公報はこの構造を採用しており、本発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索したのである。
【０１３０】
そして、本発明の構造は図１４（Ｇ）、（Ｈ）に示すように、ゲート電極とオーバーラップさせたＬＤＤ領域（第２の不純物領域）と、ゲート電極とオーバーラップしないＬＤＤ領域（第３の不純物領域）を半導体層に形成した。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を低減することが可能となった。
【０１３１】
本出願人は図１４（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。ｎチャネル型ＴＦＴがオフ状態にある時、ゲート電極にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜のドレイン側端部に非常に大きな電界が形成される。
【０１３２】
この時、ＬＤＤ領域にはホールが誘起されて、ドレイン領域、ＬＤＤ領域、チャネル形成領域をつなぐ少数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと予想される。
【０１３３】
本出願人は、このような電流経路を途中で遮断するために、ゲート電極とオーバーラップしない位置に別の抵抗体、即ち第３の不純物領域（ＬＤＤ領域）を形成する必要があると考えた。本実施例はこのような構成を有する薄膜トランジスタと、この薄膜トランジスタを用いた回路に関するものである。
【実施例３】
【０１３４】
本実施例では、実施例１において半導体層２０１、２０２として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１３５】
ここで、特開平７−１３０６５２号公報に開示されている技術を本願発明に適用する場合の例を図６に示す。まず基板６０１に酸化シリコン膜６０２を設け、その上に非晶質珪素膜（アモルファスシリコンとも呼ぶ）６０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層６０４を形成した。（図６（Ａ））
【０１３６】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜2 4 時間（本実施例では５５０℃、１４時間）の熱処理を行い、結晶質珪素膜６０５を形成した。こうして得られた結晶質珪素膜（ポリシリコンとも呼ぶ）６０５は非常に優れた結晶性を有した。（図６（Ｂ））
【０１３７】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用した場合について、図７で説明する。
【０１３８】
まず、ガラス基板７０１に酸化シリコン膜７０２を設け、その上に非晶質珪素膜７０３、酸化シリコン膜７０４を連続的に形成した。
【０１３９】
次に酸化シリコン膜７０４をパターニングして、選択的に開孔部７０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層７０６が形成され、ニッケル含有層７０６は開孔部７０５の底部のみで非晶質珪素膜７０２と接触した。（図７（Ａ））
【０１４０】
次に、５００〜６５０℃で４〜２４時間（本実施例では５８０℃、１４時間）の熱処理を行い、結晶質珪素膜７０７を形成した。この結晶化の過程では、ニッケルが接した非晶質珪素膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質珪素膜７０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０１４１】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１４２】
以上のような技術を用いて結晶質半導体膜（結晶質珪素膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のコンタクト構造およびＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【実施例４】
【０１４３】
本実施例は、実施例１で用いられる半導体層２０１、２０２を形成する方法として、実施例３のように非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１４４】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3 以下、好ましくは１×１０16atoms/cm3 にまで低減することができる。
【０１４５】
本実施例の構成について図８を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図８（Ａ）では、実施例２で示した結晶化の技術を用いて、下地膜８０２、結晶質珪素膜８０３が形成された状態を示している。そして、結晶質珪素膜８０３の表面にマスク用の酸化珪素膜８０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質珪素膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質珪素膜にリンが添加された領域８０５が設けられた。
【０１４６】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間（本実施例では６００℃、１２時間）の熱処理を行うと、結晶質珪素膜にリンが添加された領域８０５がゲッタリングサイトとして働き、結晶質珪素膜８０３に残存していた触媒元素はリンが添加された領域８０５に移動させることができた。
【０１４７】
そして、マスク用の酸化珪素膜８０４と、リンが添加された領域８０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atoms/cm3 以下にまで低減された結晶質珪素膜を得ることができた。この結晶質珪素膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【実施例５】
【０１４８】
本実施例では、実施例１で示した本願発明のＴＦＴを作製する工程において、半導体層２０１、２０２とゲート絶縁膜１０３を形成する他の実施形態を示す。
【０１４９】
ここでは、少なくとも７００〜１１００℃程度の耐熱性を有する基板が必要であり、石英基板９０１が用いられた。そして実施例３及び実施例４で示した技術を用い、結晶質半導体膜が形成され、これをＴＦＴの活性層にするために、島状にパターニングして半導体層９０２、９０３を形成した。そして、半導体層９０２、９０３を覆って、ゲート絶縁膜９０４を、酸化珪素を主成分とする膜で形成した。本実施例では、プラズマＣＶＤ法で窒化酸化珪素膜を７０ｎｍの厚さで形成した。（図９（Ａ））
【０１５０】
そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。本実施例では、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。（図９（Ｂ））
【０１５１】
その結果、本実施例の条件では、半導体層９０２、９０３とゲート絶縁膜９０４との界面で熱酸化膜が形成され、ゲート絶縁膜９０７が形成された。
【０１５２】
以上の工程で作製されたゲート絶縁膜９０７は、絶縁耐圧が高く半導体層９０５、９０６とゲート絶縁膜９０７の界面は非常に良好なものであった。本願発明のＴＦＴの構成を得るためには、以降の工程は実施例１に従えば良い。
【０１５３】
勿論、本実施例に実施例３や実施例４を組み合わせることは実施者が適宜決定すれば良い。
【実施例６】
【０１５４】
本実施例では、実施例１と異なる工程順序で結晶質ＴＦＴを作製する例を示す。具体的には実施例４で示したリンによるゲッタリング工程の別形態について説明する。なお、基本的な工程は図２または図３に従うものであるので、相違点のみに着目して説明する。
【０１５５】
まず、実施例１の工程に従って図３（Ａ）の状態を得た。ただし、ＴＦＴの活性層となる半導体層の形成には実施例３に示した熱結晶化技術を用いている。
【０１５６】
ただし、本実施例では、ｎチャネル型ＴＦＴの第１の不純物領域２１０、並びにｐチャネル型ＴＦＴの第１の不純物領域２１２に１×１０19〜１×１０21atoms/cm3 （好ましくは５×１０20atoms/cm3 ）の濃度でリンを添加する。
【０１５７】
本実施例ではこの状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加されたｎ型及びｐ型を付与する不純物元素を活性化することができた。さらに、結晶化工程の後残存していた触媒元素（本実施例ではニッケル）が移動し、前述の第１の不純物領域に含まれたリンの作用によって同領域にゲッタリング（捕獲）することができた。その結果、チャネル形成領域からニッケルを１×１０17atoms/cm3 以下にまで低減することができた。
【０１５８】
以降の工程は実施例１の工程に従い、半導体装置を作製することができた。
【０１５９】
なお、本実施例の構成は実施例３〜実施例５のいずれの構成とも自由に組み合わせることが可能である。
【実施例７】
【０１６０】
本実施例では、実施例１と異なる工程順序で結晶質ＴＦＴを作製する例を示す。具体的には実施例４で示したリンによるゲッタリング工程とは異なるゲッタリング工程について説明する。なお、基本的な工程は図２または図３に従うものであるので、相違点のみに着目して説明する。
【０１６１】
まず、実施例１の工程に従って図１０（Ａ）の状態を得た。ただし、ＴＦＴの活性層となる結晶質珪素膜１１０５の形成には実施例３に示した熱結晶化技術を用いている。
【０１６２】
次いで、基板１１０１ごと３００℃に加熱した液相中（本実施例では硫酸溶液中）に浸し、結晶化に用いたニッケルを除去または低減する。本実施例では活性層をパターニングする前にゲッタリングを行うが、活性層をパターニングした後に行っても良い。また、硫酸と接触させる他の手段として、加熱した硫酸溶液を基板上に均一に滴下する方法を用いてもよい。
【０１６３】
本工程において、加熱した硫酸中でニッケルは溶解して溶け出し、表面近傍から容易に除去される。すると内部のニッケルは濃度の低い表面近傍に拡散してきてさらに多くのニッケルが溶けだす。この現象を繰り返して、結晶化に用いたニッケルを結晶質珪素膜から除去または低減する。このようにして、液相による触媒元素の低減処理を行うことで、結晶質珪素膜１１０６中の触媒元素の濃度を１×１０17atoms/cm3 以下、好ましくは１×１０16atoms/cm3 にまで低減することができる。（図１０（Ｂ））
【０１６４】
なお、硫酸溶液と結晶質半導体膜との接触性を高めるために、予め結晶質半導体膜の表面の自然酸化膜等をフッ酸を含むエッチャント等により除去して清浄化することが望ましい。こうすることでゲッタリング効率を高めることができる。
【０１６５】
また、本実施例ではニッケルを例にとって説明しているが、前述した他の触媒元素でも同様の現象によってゲッタリングされる。
【０１６６】
以上の工程を経て得られた結晶質珪素膜１１０６を用いて、実施例１で説明したプロセスを用いれば、図１に示したＴＦＴが得られる。
【０１６７】
なお、本実施例の構成は実施例３〜実施例６のいずれの構成とも自由に組み合わせることが可能である。
【実施例８】
【０１６８】
上記各実施例では、ｎチャネル型ＴＦＴの半導体層において、チャネル形成領域を挟んで左右対称に同じ幅（チャネル長方向における幅）のＬＤＤ領域が形成されている。本実施例では、本発明を他の半導体層の配置、及び他のＴＦＴ構造に適用した例を図１１に示した。
【０１６９】
図１１（Ａ）には、ＣＭＯＳ回路のｎチャネル型ＴＦＴの半導体層において、チャネル形成領域を挟んで異なる幅（チャネル長方向における幅）のＬＤＤ領域３０１、３０２を形成した。このＬＤＤ領域の形成方法としては、実施例１に従い、実施例１における図２（Ｂ）のレジストマスク２０３及び図２（Ｅ）のレジストマスク２０８のパターン形状を適宜変更すれば、図１１（Ａ）に示すＣＭＯＳ回路を作製することができる。図１１（Ａ）中において、３００はチャネル形成領域を指し、３０３、３０４は、ソース領域またはドレイン領域を指している。
【０１７０】
また、図１１（Ｂ）には、本発明を逆スタガ型ＴＦＴに適用した例を示した。コンタクト部においては、実施例１と同様に、上層配線３１３とゲート配線の第２の導電層３１０と電気的に接続している。図１１（Ｂ）中において３１１はゲート絶縁膜、３１２は陽極酸化膜を示している。このように、本発明は、ＴＦＴ構造に関係なく適用することができる。
【０１７１】
なお、本実施例の構成は実施例３〜実施例７のいずれの構成とも自由に組み合わせることが可能である。
【実施例９】
【０１７２】
本実施例では、実施例１における図２（Ｅ）の添加工程に先立ってゲート配線をマスクとして、ゲート絶縁膜１０３をエッチングして、半導体層１０２表面を露出させてから不純物の添加を行った例を図１５、図１６に示す。なお、基本的な工程は図２または図３に従うものであるので、相違点のみに着目して説明する。
【０１７３】
本実施例は、図２（Ｄ）に示す陽極酸化工程までは実施例１と同一である。図１５（Ａ）は図２（Ｄ）に相当する図である。簡略化するために図２（Ｄ）と同じ符号を用いる。
【０１７４】
実施例１に従い、ゲート電極１０５及びゲート配線１０６を形成した。この時の断面の状態を示すＴＥＭ写真を図１７（Ａ）に示し、図１７（Ａ）に対応する模式図を図１８（Ａ）に示した。このＴＥＭ写真は、ゲート電極１０５近傍の拡大図である。
【０１７５】
そして、ゲート配線形成工程後、陽極酸化を行ない図１５（Ａ）の状態を得た。この時の断面の状態を示すＴＥＭ写真を図１７（Ｂ）に示し、図１７（Ｂ）に対応する模式図を図１８（Ｂ）に示した。
【０１７６】
次いで、反応ガスにＣＨＦ3 を用いてドライエッチングを行ない、ゲート配線１０６をマスクとして、ゲート絶縁膜１０３を選択的に除去して、半導体層の一部を露呈させた。（図１５（Ｂ））この時、同時にタンタルオキサイド膜も除去されるが、アルミナ膜１１０２は残る。エッチング条件によってはタンタルも僅かに除去される場合もある。ここでは、ゲート絶縁膜の材料及び膜厚、第３の導電層上部の酸化膜の膜厚等を考慮にいれ、エッチング条件を適宜調節する必要がある。さもないと、半導体層がオーバーエッチングされてしまう恐れがある。１１０１は残存したゲート絶縁膜を指している。この時の断面の状態を示すＴＥＭ写真を図１７（Ｃ）に示し、図１７（Ｃ）に対応する模式図を図１８（Ｃ）に示した。図１８（Ｃ）に示しめしたように、ゲート電極の側壁には反応性生成物が形成されてしまうため、除去することが望ましいが、特に除去しなくともよい。
【０１７７】
次いで、レジストマスク１１０３、１１０４を形成し、露呈した半導体層に２回目の不純物（リン）の添加を行う。（図１５（Ｃ））１１０５はＬＤＤ領域を指し、１１０６は第１の不純物領域（ｎ+ ）を指している。
【０１７８】
そして、レジストマスク１１０３、１１０４を除去して、ｎチャネル型ＴＦＴを覆うレジストマスクを形成し、露呈した半導体層に不純物（ボロン）の添加を行う。（図１５（Ｄ））１１０７はチャネル形成領域を指し、１１０８は第１の不純物領域（ｐ+ ）を指している。
【０１７９】
次いで、レジストマスクを除去して、活性化を行った。１１０９は活性化された第１の不純物領域（ｎ+ ）を指し、１１１０は活性化された第１の不純物領域（ｐ+ ）を指している。（図１５（Ｅ））そして、層間絶縁膜１１１１を形成した。（図１６（Ａ））
【０１８０】
そして、レジストマスク（図示しない）を用いてＣＦ4 またはＣＨＦ3 を用いたドライエッチングにより層間絶縁膜を選択的に除去して、ソース領域またはドレイン領域に達するコンタクトホールを形成した。そして同時にゲート配線の第２の導電層に達するコンタクトホールを形成した。ただし、ソース領域及びドレイン領域がオーバーエッチングされないよう注意が必要である。本実施例は、実施例１と比較してゲート絶縁膜が除去されている分、容易にコンタクトホールを形成することができる。
【０１８１】
次いで、ソース配線（またはソース電極）１１１２、１１１４、ドレイン配線（またはドレイン電極）１１１３、及び上層配線（または取り出し電極）１１１５を形成した。（図１６（Ｃ））最後に水素雰囲気中で熱処理を行い、全体を水素化した。この段階で図１６（Ｃ）に示されるＣＭＯＳ回路（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）が完成した。
【０１８２】
なお、図１８中において、１０は下地膜、１１は半導体層、１２はゲート絶縁膜、１３はタンタル層、１４はアルミニウム層、１５はタンタル層、１６は無孔質状アルミナ層、１７はタンタルオキサイド、１８は反応性生成物をそれぞれ指している。
【０１８３】
なお、本実施例の構成は実施例３〜実施例７のいずれの構成とも自由に組み合わせることが可能である。
【実施例１０】
【０１８４】
本実施例では、本願発明によって作製された液晶表示装置の例を図１２に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１８５】
図１２は、本実施例のアクティブマトリクス型液晶パネルの概略図である。図１２に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が挟まれている。アクティブマトリクス基板はガラス基板１０００上に形成された画素部１００１、走査線駆動回路１００２、信号線駆動回路１００３を有する。
【０１８６】
走査線駆動回路１００２、信号線駆動回路１００３はそれぞれ走査線１０３０、信号線１０４０によって画素部１００１に接続されている。これら駆動回路１００２、１００３はＣＭＯＳ回路で主に構成されている。
【０１８７】
画素部１００１の行ごとに走査線１０３０が形成され、列ごとに信号線１０４０が形成されている。走査線１０３０、信号線１０４０の交差部近傍には、画素ＴＦＴ１０１０が形成されている。画素ＴＦＴ１０１０のゲート電極は走査線１０３０に接続され、ソースは信号線１０４０に接続されている。更に、ドレインには画素電極１０６０、保持容量１０７０が接続されている。
【０１８８】
対向基板１０８０はガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部１００１の画素電極１０６０に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。対向基板１０８０には必要であれば配向膜や、ブラックマトリクスや、カラーフィルタが形成されている。
【０１８９】
アクティブマトリクス基板側のガラス基板にはＦＰＣ１０３１を取り付ける面を利用してＩＣチップ１０３２、１０３３が取り付けられている。これらのＩＣチップ１０３２、１０３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。
【０１９０】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【０１９１】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【０１９２】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例９のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【実施例１１】
【０１９３】
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１９４】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用してもよい。
【０１９５】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【０１９６】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例９のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【実施例１２】
【０１９７】
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１９８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１３、図２３及び図２４に示す。
【０１９９】
図１３（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０２００】
図１３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０２０１】
図１３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０２０２】
図１３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０２０３】
図１３（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０２０４】
図１３（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０２０５】
図２３（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２０６】
図２３（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２０７】
なお、図２３（Ｃ）は、図２３（Ａ）及び図２３（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０８】
また、図２３（Ｄ）は、図２３（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０９】
ただし、図２３に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０２１０】
図２４（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０２１１】
図２４（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０２１２】
図２５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２１３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０２１４】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例９のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。また、実施例１０、１１に示した電気光学装置や半導体回路をその様に組み合わせて用いても良い。
【実施例１３】
【０２１５】
本実施例では、実施例１とドーピング順序が異なるだけであり、基本的な構成は実施例１に従うものであるので、ここでは相違点のみに着目して説明する。また、実施例１と同じ符号を用いている箇所は同一である。
【０２１６】
まず、実施例１に従って、図２（Ａ）と同じ状態を得る。（図１９（Ａ））
【０２１７】
次いで、ｎチャネル型ＴＦＴの一部及びｐチャネル型ＴＦＴを覆うフォトレジストマスク１２０８、１２０９を設ける。このフォトレジストマスク１２０８は、ゲート電極の幅よりもチャネル長方向の幅が広い。そして、フォトレジストマスク１２０８をマスクとして半導体層２０１にｎ型を付与する不純物元素を添加する工程を行ない、不純物領域（ｎ+ 領域）１２１０を形成する。（図１９（Ｂ））また、このフォトレジストマスク１２０８によって、第１の不純物領域（ｎ+ 領域）の長さが決定される。不純物元素の添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｎ型を付与する不純物はドナーとなる不純物であり、シリコン、ゲルマニウムに対しては１５族元素であり、典型的にはりん（Ｐ）、ひ素（Ａｓ）である。
【０２１８】
次いで、フォトレジストマスク１２０８、１２０９を除去した後、フォトマスクを用いてｎチャネル型ＴＦＴの一部（チャネル形成領域となる領域）またはｐチャネル型ＴＦＴを覆うフォトレジストマスク１２０３、１２０４を形成する。そして、フォトレジストマスク１２０３をマスクとして再び半導体層２０１にｎ型を付与する不純物元素を添加する工程を行ない、不純物領域（ｎ- 領域）１３０５を形成する。（図１９（Ｃ））また、フォトレジストマスク１２０３で覆われて図１９（Ｃ）の添加工程で不純物が添加されない領域１３０４は、ｎチャネル型ＴＦＴのチャネル形成領域となる。また、フォトレジストマスク１２０３は、後で形成されるゲート電極の幅よりもチャネル長方向の幅が狭い。この工程により後に形成されるゲート電極の下に不純物領域（ｎ- 領域）を形成する。
【０２１９】
次いで、フォトレジストマスク１２０３、１２０４を除去して、不純物領域（ｎ- 領域）１３０５及び第１の不純物領域（ｎ+ 領域）１２１０に添加された不純物の活性化処理（熱処理またはレーザーアニール処理等）を行う。特に、ここで活性化工程を行う必要はないが、ゲート電極を形成する前であるので、ゲート電極の耐熱温度を考慮に入れることなく、後で形成されるゲート電極と重なる不純物領域の活性化が行える。
【０２２０】
次いで、実施例１と同様にゲート絶縁膜上に三層構造を有するゲート電極２０６を形成する。（図１９（Ｄ））ゲート電極２０６は、スパッタ法等を用いて導電膜を積層形成した後、公知のパターニング技術により形成する。また、ゲート電極の長さ（線幅）は、０．１〜１０μｍ（代表的には０．２〜５μｍ）とする。ただし、後の工程で陽極酸化を行うため、全てのゲート配線を１つの配線に接続しておく必要がある。なお、ゲート電極の断面形状はテーパー形状とするとカバレッジが良好になるため望ましい。
【０２２１】
次いで、陽極酸化工程を行ない、第１の導電層１０５ａの側部、第２の導電層１０５ｂの側部、及び第３の導電層１０５ｃの上部及び側部に陽極酸化膜１０７を形成する。（図１９（Ｅ））陽極酸化は、中性の電解溶液中で行われ、例えば酒石酸を含んだエチレングリコール溶液をアンモニア水で中和した電解溶液（液温１０℃）を使用し、ゲート配線を陽極、白金を陰極として陽極酸化が行われる。
この陽極酸化で得られる陽極酸化膜１０７は緻密な膜質を有するため、ドーピング工程や熱処理を加えても、膜剥がれやヒロック等が発生することを防止できる。特に、本発明においては、第２の導電層は耐熱性が低いアルミニウムを主成分とする材料からなっているが、側面に緻密な陽極酸化膜（アルミナ膜）が設けられるためゲート電極の耐熱性が向上し、非常に有効である。なお、ゲート電極に十分な耐熱性を持たせるため必要なアルミナ膜の膜厚は、１０ｎｍ以上、好ましくは３０ｎｍ以上である。
【０２２２】
また、図１９（Ｃ）の添加工程でリンが添加された領域のうち、ゲート電極１０５と重なっている（オーバーラップ）している領域は第２の不純物領域となり、ゲート電極１０５と重なっていない領域は第３の不純物領域となる。
【０２２３】
なお、ｎ- 領域である第２の不純物領域及び第３の不純物領域のリンの濃度は、ｎ+ 領域である第１の不純物領域よりも低い。
【０２２４】
以降の工程は、実施例１と同様の工程により周辺駆動回路部の一部を構成するＣＭＯＳ回路と、画素部の一部を構成する画素ＴＦＴ（ｎチャネル型ＴＦＴ）を作製することができる。
【０２２５】
なお、本実施例の構成は実施例１〜実施例１２のいずれの構成とも自由に組み合わせることが可能である。
【実施例１４】
【０２２６】
本実施例では、実施例１におけるゲート電極の形成工程に先だってｎ型を付与する不純物及びｐ型を付与する不純物の添加を行った例を図２０に示す。なお、基本的な構成は実施例１に従うものであるので、ここでは相違点のみに着目して説明する。
【０２２７】
本実施例は、図１９（Ｂ）に示す添加工程までは実施例１３と同一である。図２０（Ａ）は図２（Ａ）に相当し、図２０（Ｂ）は図１９（Ｂ）に相当する図であり、同一の符号を用いている。
【０２２８】
実施例１および実施例１３に従い図１９（Ｂ）の状態を得た後、レジストマスク１２０８、１２０９を除去する。次いで、フォトレジスト膜をパターニングして、半導体層２０１を覆うレジストマスク１５０１と、半導体層２０２の一部を覆うレジストマスク１５０２を形成する。そして、レジストマスク１５０２をマスクとして半導体層２０２のみにｐ型を付与する不純物の添加を行った。本実施例では、ｐ型を付与する不純物としてボロン（Ｂ）を用い、ジボラン（Ｂ2 Ｈ6 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０２に不純物の添加を行った。こうして形成された第１の不純物領域１５０３は、後に示すｐチャネル型ＴＦＴのソース領域またはドレイン領域となる。この領域のボロンの濃度を本実施例では５×１０20atoms/cm3 とした。なお、レジストマスク１５０２の真下にあたる領域にはボロンが添加されず、ｐチャネル型ＴＦＴのチャネル形成領域１５０４が画定した。（図２０（Ｃ））
【０２２９】
次いで、レジストマスク１５０１、１５０２を除去する。次いで、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク１５０６及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク１５０５を形成し、フォトレジストマスク１５０５、１５０６をマスクとして半導体層に２回目のｎ型を付与する不純物の添加を行った。本実施例では、ｎ型を付与する不純物としてリンを用い、フォスフィン（ＰＨ3 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０１に不純物の添加を行った。こうして形成された不純物領域１５０７は、後に示すｎチャネル型ＴＦＴのＬＤＤ領域を形成することになる。この領域のリンの濃度を本実施例では１×１０18atoms/cm3 とした。なお、レジストマスク１５０５の真下にあたる領域にはボロンが添加されず、ｎチャネル型ＴＦＴのチャネル形成領域１５０８が画定した。（図２０（Ｄ））
【０２３０】
次に、フォトレジストマスク１５０５、１５０６を除去して活性化処理を行った。（図２０（Ｅ））この段階ではゲート電極が存在しないので、従来問題になっていたゲート電極を構成する材料からの拡散を気にする必要がない。このように、この段階、即ちゲート電極形成工程に先立って熱処理により活性化させることは効果的であった。
【０２３１】
以降の工程は、実施例１または公知のＴＦＴの作製方法に従い、ゲート電極の形成、層間絶縁膜の形成、コンタクトホールの形成、上層配線の形成等を行えばよい。
【０２３２】
なお、本実施例の構成は実施例１〜実施例１２のいずれの構成とも自由に組み合わせることが可能である。
【実施例１５】
【０２３３】
本実施例では、実施例１３におけるゲート電極の形成工程に先だってｎ型を付与する不純物及びｐ型を付与する不純物の添加を行った例を図２１に示す。なお、基本的な構成は実施例１および実施例１３に従うものであるので、ここでは相違点のみに着目して説明する。
【０２３４】
本実施例は、図２（Ａ）に示す添加工程までは実施例１と同一である。図２１（Ａ）は図２（Ａ）に相当する図であり、同一の符号を用いている。
【０２３５】
実施例１に従い、図２１（Ａ）の状態を得たら、フォトレジスト膜をパターニングして、半導体層２０１を覆うレジストマスク１６０１と、半導体層２０２の一部を覆うレジストマスク１６０２を形成する。そして、レジストマスク１６０２をマスクとして半導体層２０２のみにｐ型を付与する不純物の添加を行った。
こうして形成された第１の不純物領域１６０３は、後に示すｐチャネル型ＴＦＴのソース領域またはドレイン領域となる。この領域のボロンの濃度を本実施例では５×１０20atoms/cm3 とした。なお、レジストマスク１６０２の真下にあたる領域にはボロンが添加されず、ｐチャネル型ＴＦＴのチャネル形成領域１６０４が画定した。（図２１（Ｂ））
【０２３６】
次いで、レジストマスク１６０１、１６０２を除去する。その後、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク１６０６及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク１６０５を形成し、フォトレジストマスク１６０５をマスクとして半導体層２０１にｎ型を付与する不純物の添加を行った。こうして形成された不純物領域１６０７は、後に示すｎチャネル型ＴＦＴのＬＤＤ領域を形成することになる。この領域のリンの濃度を本実施例では１×１０18atoms/cm3 とした。
【０２３７】
また、フォトレジストマスク１６０５の真下にあたる領域にはリンが添加されず、フォトレジストマスク１６０５によってｎチャネル型ＴＦＴのチャネル形成領域１６０８が画定した。（図２１（Ｃ））
【０２３８】
次いで、レジストマスク１６０５、１６０６を除去する。次に、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク１６１０及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク１６０９を形成し、フォトレジストマスク１６０９をマスクとして半導体層２０１に２回目のｎ型を付与する不純物の添加を行った。こうして形成された第１の不純物領域１６１１は、後に示すｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することになる。この領域のリンの濃度を本実施例では５×１０20atoms/cm3 とした。
【０２３９】
こうして、フォトレジストマスク１６０９によって、第１の不純物領域１６１１及びＬＤＤ領域が画定した。（図２１（Ｄ））
【０２４０】
次に、フォトレジストマスク１６０９、１６１０を除去して活性化処理を行った。（図２１（Ｅ））この段階ではゲート電極が存在しないので、従来問題になっていたゲート電極を構成する材料からの拡散を気にする必要がない。このように、この段階、即ちゲート電極形成工程に先立って熱処理により活性化させることは効果的であった。
【０２４１】
以降の工程は、実施例１または公知のＴＦＴの作製方法に従い、ゲート電極の形成、層間絶縁膜の形成、コンタクトホールの形成、上層配線の形成等を行えばよい。
【０２４２】
なお、本実施例の構成は実施例１〜実施例１２のいずれの構成とも自由に組み合わせることが可能である。
【実施例１６】
【０２４３】
本実施例では、実施例１５におけるｎ型を付与する不純物及びｐ型を付与する不純物の添加の順序が異なる例を図２２に示す。なお、基本的な構成は実施例１５に従うものであるので、ここでは相違点のみに着目して説明する。
【０２４４】
本実施例は、図２１（Ｂ）に示す添加工程までは実施例１５と同一である。図２２（Ａ）は図２１（Ａ）に相当し、図２２（Ｂ）は図２１（Ｂ）に相当する図であり、同一の符号を用いている。
【０２４５】
実施例１５に従い、図２２（Ｂ）の状態を得たら、レジストマスク１６０１、１６０２を除去する。次に、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク１７０１及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク１７０２を形成し、フォトレジストマスク１７０２をマスクとして半導体層２０１にｎ型を付与する不純物の添加を行った。こうして形成された第１の不純物領域１７０３は、後に示すｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することになる。この領域のリンの濃度を本実施例では５×１０20atoms/cm3 とした。（図２２（Ｃ））
【０２４６】
次いで、レジストマスク１７０１、１７０２を除去する。次いで、フォトレジスト膜をパターニングして、ｐチャネル型ＴＦＴを形成する領域を覆うフォトレジストマスク１７０４及びｎチャネル型ＴＦＴの一部を覆うフォトレジストマスク１７０５を形成し、フォトレジストマスク１７０４、１７０５をマスクとして半導体層に２回目のｎ型を付与する不純物の添加を行った。本実施例では、ｎ型を付与する不純物としてリンを用い、フォスフィン（ＰＨ3 ）を用いたイオンドープ法によりゲート絶縁膜を通して半導体層２０１に不純物の添加を行った。こうして形成された不純物領域１７０６は、後に示すｎチャネル型ＴＦＴのＬＤＤ領域を形成することになる。この領域のリンの濃度を本実施例では１×１０18atoms/cm3 とした。なお、レジストマスク１７０４の真下にあたる領域にはボロンが添加されず、ｎチャネル型ＴＦＴのチャネル形成領域１７０７が画定した。（図２２（Ｄ））
【０２４７】
次に、フォトレジストマスク１７０４、１７０５を除去して活性化処理を行った。（図２２（Ｅ））この段階ではゲート電極が存在しないので、従来問題になっていたゲート電極を構成する材料からの拡散を気にする必要がない。このように、この段階、即ちゲート電極形成工程に先立って熱処理により活性化させることは効果的であった。
【０２４８】
以降の工程は、実施例１または公知のＴＦＴの作製方法に従い、ゲート電極の形成、層間絶縁膜の形成、コンタクトホールの形成、上層配線の形成等を行えばよい。
【０２４９】
なお、本実施例の構成は実施例１〜実施例１２のいずれの構成とも自由に組み合わせることが可能である。
【実施例１７】
【０２５０】
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０２５１】
図２５（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図２５（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２５２】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０２５３】
また、図２５（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２５４】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。
【０２５５】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。画素電極４０２７が透明導電膜である場合、画素部用ＴＦＴとしては、Ｐチャネル型ＴＦＴを用いることが好ましい。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２５６】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２５７】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０２５８】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２５９】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２６０】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２６１】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２６２】
さらに、ＥＬ素子部を囲むようにして、カバー材７０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２６３】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２６４】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２６５】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２６６】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２６７】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２６８】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【実施例１８】
【０２６９】
本実施例ではＥＬ表示装置の画素部のさらに詳細な断面構造を図２７に、上面構造を図２８（Ａ）に、回路図を図２８（Ｂ）に示す。図２７、図２８（Ａ）及び図２８（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２７０】
図２７において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦＴを用いて形成される（実施例１〜９、１３〜１６参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０２７１】
また、電流制御用ＴＦＴ３５０３は本願発明のＮＴＦＴを用いて形成される。
このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a 、３９b を電気的に接続するゲート配線である。
【０２７２】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２７３】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２７４】
また、図２８（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０２７５】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２７６】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。この場合においては、電流制御用ＴＦＴとしてｎチャネル型ＴＦＴを用いることが好ましい。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２７７】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a 、４４b により形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２７８】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,"Polymers for Light Emitting Diodes",Euro Display,Proceedings,1999,p.33-37 」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２７９】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２８０】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２８１】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２８２】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２８３】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２８（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２８４】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２８５】
以上のように本願発明のＥＬ表示パネルは図２７のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２８６】
なお、本実施例の構成は、実施例１〜１２構成と自由に組み合わせて実施することが可能である。また、実施例１４の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【実施例１９】
【０２８７】
本実施例では、実施例１８に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図２９を用いる。なお、図２７の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２８８】
図２９において、電流制御用ＴＦＴ３５０３は本願発明のＰＴＦＴを用いて形成される。作製プロセスは実施例１〜９、１３〜１６を参照すれば良い。
【０２８９】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２９０】
そして、絶縁膜でなるバンク５１a 、５１b が形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０２９１】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２９２】
なお、本実施例の構成は、実施例１〜９、１３〜１６の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【実施例２０】
【０２９３】
本実施例では、図２８（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３０（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０２９４】
図３０（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２９５】
また、図３０（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、、図３０（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２９６】
また、図３０（Ｃ）は、図３０（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３ａ、３８０３ｂと平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３ａ、３８０３ｂのいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２９７】
なお、本実施例の構成は、実施例１〜９、１３〜１６、１７または１８の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【実施例２１】
【０２９８】
実施例１８に示した図２８（Ａ）、図２８（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１８の場合、電流制御用ＴＦＴ３５０３として実施例１〜９、１３〜１６に示すような本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０２９９】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０３００】
また、実施例２１に示した図３０（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０３０１】
なお、本実施例の構成は、実施例１〜９、１３〜１６、１７〜２０の構成と自由に組み合わせて実施することが可能である。また、実施例１２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【図面の簡単な説明】
【０３０２】
【図１】実施例１のＣＭＯＳ回路の上面図及び断面図の説明図である。
【図２】実施例１のＴＦＴの作製工程の説明図である。
【図３】実施例１のＴＦＴの作製工程の説明図である。
【図４】実施例１の画素部の上面図及び断面図の説明図である。
【図５】実施例１の結晶化工程の説明図であり、基板断面図である。
【図６】実施例３の結晶化工程の説明図であり、基板断面図である。
【図７】実施例３の結晶化工程の説明図であり、基板断面図である。
【図８】実施例４のゲッタリング工程の説明図であり、基板断面図である。
【図９】実施例５のゲッタリング工程の説明図であり、基板断面図である。
【図１０】実施例７のゲッタリング工程の説明図であり、基板断面図である。
【図１１】実施例８の説明図であり、基板断面図である。
【図１２】アクティブマトリクス基板の構成を示す図である。
【図１３】電子機器の説明図である。
【図１４】各種ＴＦＴ構造における電気特性の特徴を示す図である。
【図１５】実施例９のＴＦＴの作製工程の説明図である。
【図１６】実施例９のＴＦＴの作製工程の説明図である。
【図１７】実施例９の説明図であり、基板断面ＴＥＭ写真である。
【図１８】実施例９の説明図であり、基板断面模式図である。
【図１９】実施例１３のＴＦＴの作製工程の説明図である。
【図２０】実施例１４のＴＦＴの作製工程の説明図である。
【図２１】実施例１５のＴＦＴの作製工程の説明図である。
【図２２】実施例１６のＴＦＴの作製工程の説明図である。
【図２３】電子機器の説明図である。
【図２４】電子機器の説明図である。
【図２５】ＥＬ表示装置の説明図である。
【図２６】ＥＬ表示装置の説明図である。
【図２７】ＥＬ表示装置の説明図である。
【図２８】ＥＬ表示装置の上面図及び回路図である。
【図２９】ＥＬ表示装置の説明図である。
【図３０】ＥＬ表示装置の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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