(57)【要約】【課題】第２半導体層の側壁に絶縁膜を形成して、第１半導体層の結晶方位を引き継いだエピタキシャル成長層を形成することで、結晶方位（１００）の半導体層と結晶方位（１１０）の半導体層を同一基板上に結晶欠陥を抑制して形成することを可能とする。【解決手段】第１半導体層１１と絶縁層１２と第２半導体層１３とを順に積層した基板を用い、第２半導体層１３上に酸化膜エッチング時の耐性と耐酸化性とを有するマスク層１５を形成する工程と、第１領域のマスク層１５から絶縁層１２までを第１半導体層１１上に残して第２領域の第１半導体層１１を露出させる工程と、第１半導体層１１表層と第２半導体層１３の露出した側壁を酸化する工程と、マスク層１５をエッチングマスクに用いて酸化層２１を除去し、第１半導体層１１を露出させる工程と、露出された第１半導体層１１上にエピタキシャル成長層１７を形成する工程とを備えた製造方法である。【選択図】図１
2006135209.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有する基板を用い、
前記第２半導体層上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層を形成する工程と、
第１領域の前記マスク層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記マスク層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、
前記第１半導体層の表層および前記第２半導体層の露出している側壁を酸化する工程と、
前記マスク層をエッチングマスクに用いて前記第１半導体層に形成された酸化層を除去して第１半導体層を再び露出させる工程と、
前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と
を備えたことを特徴とする基板の製造方法。
【請求項２】
前記第１半導体層および前記第２半導体層は、いずれか一方が結晶方位（１１０）のシリコン層からなり、他方が結晶方位（１００）のシリコン層からなる
ことを特徴とする請求項１記載の基板の製造方法。
【請求項３】
前記絶縁層は酸化シリコン系材料からなり、
前記マスク層は窒化膜からなる
ことを特徴とする請求項１記載の基板の製造方法。
【請求項４】
前記マスク層を形成する前に前記第２半導体層上に酸化層を形成し、
前記酸化層上に前記マスク層を形成する
ことを特徴とする請求項１記載の基板の製造方法。
【請求項５】
第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有する基板を用い、
前記第２半導体層上にダミー層を形成する工程と、
第１領域の前記ダミー層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記ダミー層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、
前記第１領域に残された前記ダミー層から前記絶縁層および前記第１半導体層表面を被覆するサイドウォール形成用の絶縁膜を成膜する工程と、
前記サイドウォール形成用の絶縁膜を前記第１領域に残された前記ダミー層から前記絶縁層までの側壁に残す様に加工してサイドウォール絶縁膜を形成するとともに、前記第２領域の前記第１半導体層を再び露出させる工程と、
前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と、
前記ダミー層を除去する工程と
を備えたことを特徴とする基板の製造方法。
【請求項６】
前記第１半導体層および前記第２半導体層は、いずれか一方が結晶方位（１１０）のシリコン層からなり、他方が結晶方位（１００）のシリコン層からなる
ことを特徴とする請求項５記載の基板の製造方法。
【請求項７】
前記ダミー層および前記サイドウォール形成用の絶縁膜は酸化シリコン系材料からなる
ことを特徴とする請求項６記載の基板の製造方法。
【請求項８】
第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有する基板を用い、
前記第２半導体層上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層を形成する工程と、
第１領域の前記マスク層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記マスク層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、
前記第１半導体層の表層および前記第２半導体層の露出している側壁を酸化する工程と、
前記マスク層をエッチングマスクに用いて前記第１領域の側壁部分の酸化領域と前記第１半導体層に形成された酸化層を除去する工程と、
前記第１半導体層および前記第１領域に形成されている積層膜を被覆する絶縁膜を形成する工程と、
前記第１領域の積層膜の側壁にのみ前記絶縁膜を残してサイドウォール絶縁膜を形成するとともに、前記第２領域の前記第１半導体層を露出させる工程と、
前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と
を備えたことを特徴とする基板の製造方法。
【請求項９】
前記第１半導体層および前記第２半導体層は、いずれか一方が結晶方位（１１０）のシリコン層からなり、他方が結晶方位（１００）のシリコン層からなる
ことを特徴とする請求項８記載の基板の製造方法。
【請求項１０】
前記絶縁層は酸化シリコン系材料からなり、
前記マスク層は窒化膜からなる
ことを特徴とする請求項８記載の基板の製造方法。
【請求項１１】
前記絶縁膜は酸化シリコン系材料からなる
ことを特徴とする請求項８記載の基板の製造方法。
【請求項１２】
前記マスク層を形成する前に前記第２半導体層上に酸化層を形成し、
前記酸化層上に前記マスク層を形成する
ことを特徴とする請求項８記載の基板の製造方法。
【請求項１３】
第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有するもので、前記第１半導体層および前記第２半導体層は、いずれか一方が（１１０）シリコン層からなり、他方が（１００）シリコン層からなる基板を用い、
前記第２半導体層上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層を形成する工程と、
第１領域の前記マスク層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記マスク層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、
前記第１半導体層の表層および前記第２半導体層の露出している側壁を酸化する工程と、
前記マスク層をエッチングマスクに用いて前記第１半導体層に形成された酸化層を除去して第１半導体層を再び露出させる工程と、
前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と、
前記マスク層を除去して前記第２半導体層を露出させる工程と
により形成された基板にＮチャネルトランジスタとＰチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記第２半導体層および前記エピタキシャル成長層のうち、結晶方位（１００）のほうにＮチャネルトランジスタを形成し、結晶方位（１１０）のほうにＰチャネルトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有するもので、前記第１半導体層および前記第２半導体層は、いずれか一方が（１１０）シリコン層からなり、他方が（１００）シリコン層からなる基板を用い、
前記第２半導体層上にダミー層を形成する工程と、
第１領域の前記ダミー層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記ダミー層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、
前記第１領域に残された前記ダミー層から前記絶縁層および前記第１半導体層表面を被覆するサイドウォール形成用の絶縁膜を成膜する工程と、
前記サイドウォール形成用の絶縁膜を前記第１領域に残された前記ダミー層から前記絶縁層までの側壁に残す様に加工してサイドウォール絶縁膜を形成するとともに、前記第２領域の前記第１半導体層を再び露出させる工程と、
前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と、
前記ダミー層を除去して前記第２半導体層を露出させる工程と
により形成された基板にＮチャネルトランジスタとＰチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記第２半導体層および前記エピタキシャル成長層のうち、結晶方位（１００）のほうにＮチャネルトランジスタを形成し、結晶方位（１１０）のほうにＰチャネルトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項１５】
第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有するもので、前記第１半導体層および前記第２半導体層は、いずれか一方が（１１０）シリコン層からなり、他方が（１００）シリコン層からなる基板を用い、
前記第２半導体層上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層を形成する工程と、
第１領域の前記マスク層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記マスク層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、
前記第１半導体層の表層および前記第２半導体層の露出している側壁を酸化する工程と、
前記マスク層をエッチングマスクに用いて前記第１領域の側壁部分の酸化領域と前記第１半導体層に形成された酸化層を除去する工程と、
前記第１半導体層および前記第１領域に形成されている積層膜を被覆する絶縁膜を形成する工程と、
前記第１領域の積層膜の側壁にのみ前記絶縁膜を残してサイドウォール絶縁膜を形成するとともに、前記第２領域の前記第１半導体層を露出させる工程と、
前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と
により形成された基板にＮチャネルトランジスタとＰチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記第２半導体層および前記エピタキシャル成長層のうち、結晶方位（１００）のほうにＮチャネルトランジスタを形成し、結晶方位（１１０）のほうにＰチャネルトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを同一基板上に形成するのに適した基板の製造方法および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳトランジスタの移動度を改善する手段としては、ＳｉＮやＳｉＧｅを用いた応力を利用する方法が近年用いられてきている。しかしながら、応力を利用する方法は、プロセスばらつきが生じる懸念や微細化への対応が難しい点で、４５ｎｍノードが採用される以降の世代のトランジスタに使用されるかは不明な状況にある。
【０００３】
一方で、Ｐチャネルトランジスタについては、通常のＭＯＳトランジスタの基板として用いられている（１００）基板ではなく、（１１０）基板を用いることで移動度が向上することは古くから明らかになっている。しかしながら、（１１０）基板ではＮチャネルトランジスタの移動度が低下することから、どの様に同一基板上でＮチャネルトランジスタとＰチャネルトランジスタを両立させるかが問題となっていた。
【０００４】
２００４年度ＶＬＳＩシンポジウムでは移動度の向上に関する発表が２件（例えば、非特許文献１、２参照。）あった。
【０００５】
その発表されたトランジスタの構成は、非特許文献１のＦｉｇ．７に示されているように、ウエハには（１１０）基板を用い、ＢＯＸ（酸化膜：Buried Oxide）上には（１００）基板を貼り付けたＳＯＩウエハを用いている。Ｎチャネルトランジスタは（１００）基板をそのまま用い、Ｐチャネルトランジスタは（１００）基板、Ｂｏｘ層を除去して現れる（１１０）基板をエピタキシャル成長させることで得られる（１１０）面のエピタキシャルシリコン層を用いて形成されている。これにより、ＮチャネルトランジスタおよびＰチャネルトランジスタともに最適な基板を用いることが可能となっている。
【０００６】
【非特許文献１】M.Yang, V.Chan, S.H.Ku, M.Long, L.Shi, K.K.Chan, C.S.Murthy, R.T.Mo, H.S.Yang, E.A.Lehner, Y.Surpris, F.F.Jamin, Y.Zhang, B.N.To, J.R.Holt, S.E.Steen, M.P.Chudzik, D.M.Fried, K.Bernstein, H.Zhu, C.Y.Sung, J.A.Ott, D.C.Boyd, and N.Rovedo著  「On the Integration of CMOS with Hybrid Crystal Orientations」2004 Symposium on VLSI Technology Digest of Technical Papers  ２００４年
【非特許文献２】B.Doris, Y.Zhang, D.Fried, J.Beintner, O.Dokumaci, W.Natzle, H.Zhu, D.Boyd, J.Holt, J.Petrus, J.T.Yates, T.Dyer, P.Saunders, M.Steen, E.Nowak, and M.Ieong著  「A Simplified Hybrid Orientation Technology (SHOT) for High Performance CMOS」2004 Symposium on VLSI Technology Digest of Technical Papers  ２００４年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、Ｎチャネルトランジスタを（１００）シリコン基板に形成し、Ｐチャネルトランジスタを（１１０）シリコン基板に形成するための（１００）面のシリコン層と（１１０）面のシリコン層とを共存させた基板およびその基板を用いたトランジスタの製造プロセスが確立されていない点である。
【課題を解決するための手段】
【０００８】
本発明の基板の第１製造方法は、第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有する基板を用い、前記第２半導体層上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層を形成する工程と、第１領域の前記マスク層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記マスク層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、前記第１半導体層の表層および前記第２半導体層の露出している側壁を酸化する工程と、前記マスク層をエッチングマスクに用いて前記第１半導体層に形成された酸化層を除去して第１半導体層を再び露出させる工程と、前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程とを備えたことを最も主要な特徴とする。
【０００９】
本発明の基板の第２製造方法は、第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有する基板を用い、前記第２半導体層上にダミー層を形成する工程と、第１領域の前記ダミー層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記ダミー層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、前記第１領域に残された前記ダミー層から前記絶縁層および前記第１半導体層表面を被覆するサイドウォール形成用の絶縁膜を成膜する工程と、前記サイドウォール形成用の絶縁膜を前記第１領域に残された前記ダミー層から前記絶縁層までの側壁に残す様に加工してサイドウォール絶縁膜を形成するとともに、前記第２領域の前記第１半導体層を再び露出させる工程と、前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と、前記ダミー層を除去する工程とを備えたことを最も主要な特徴とする。
【００１０】
本発明の基板の第３製造方法は、第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有する基板を用い、前記第２半導体層上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層を形成する工程と、第１領域の前記マスク層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記マスク層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、前記第１半導体層の表層および前記第２半導体層の露出している側壁を酸化する工程と、前記マスク層をエッチングマスクに用いて前記第１領域の側壁部分の酸化領域と前記第１半導体層に形成された酸化層を除去する工程と、前記第１半導体層および前記第１領域に形成されている積層膜を被覆する絶縁膜を形成する工程と、前記第１領域の積層膜の側壁にのみ前記絶縁膜を残してサイドウォール絶縁膜を形成するとともに、前記第２領域の前記第１半導体層を露出させる工程と、前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程とを備えたことを最も主要な特徴とする。
【００１１】
本発明の半導体装置の製造方法は第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有するもので、前記第１半導体層および前記第２半導体層は、いずれか一方が（１１０）シリコン層からなり、他方が（１００）シリコン層からなる基板を用い、前記第２半導体層上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層を形成する工程と、第１領域の前記マスク層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記マスク層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、前記第１半導体層の表層および前記第２半導体層の露出している側壁を酸化する工程と、前記マスク層をエッチングマスクに用いて前記第１半導体層に形成された酸化層を除去して第１半導体層を再び露出させる工程と、前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と、前記マスク層を除去して前記第２半導体層を露出させる工程とにより形成された基板にＮチャネルトランジスタとＰチャネルトランジスタとを形成する半導体装置の製造方法であって、前記第２半導体層および前記エピタキシャル成長層のうち、結晶方位（１００）のほうにＮチャネルトランジスタを形成し、結晶方位（１１０）のほうにＰチャネルトランジスタを形成することを最も主要な特徴とする。
【００１２】
本発明の半導体装置の製造方法は、第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有するもので、前記第１半導体層および前記第２半導体層は、いずれか一方が（１１０）シリコン層からなり、他方が（１００）シリコン層からなる基板を用い、前記第２半導体層上にダミー層を形成する工程と、第１領域の前記ダミー層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記ダミー層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、前記第１領域に残された前記ダミー層から前記絶縁層および前記第１半導体層表面を被覆するサイドウォール形成用の絶縁膜を成膜する工程と、前記サイドウォール形成用の絶縁膜を前記第１領域に残された前記ダミー層から前記絶縁層までの側壁に残す様に加工してサイドウォール絶縁膜を形成するとともに、前記第２領域の前記第１半導体層を再び露出させる工程と、前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程と、前記ダミー層を除去して前記第２半導体層を露出させる工程とにより形成された基板にＮチャネルトランジスタとＰチャネルトランジスタとを形成する半導体装置の製造方法であって、前記第２半導体層および前記エピタキシャル成長層のうち、結晶方位（１００）のほうにＮチャネルトランジスタを形成し、結晶方位（１１０）のほうにＰチャネルトランジスタを形成することを最も主要な特徴とする。
【００１３】
本発明の半導体装置の製造方法は、第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有するもので、前記第１半導体層および前記第２半導体層は、いずれか一方が（１１０）シリコン層からなり、他方が（１００）シリコン層からなる基板を用い、前記第２半導体層上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層を形成する工程と、第１領域の前記マスク層から前記絶縁層までを前記第１半導体層上に残して、第２領域の前記マスク層から前記絶縁層までを除去して、第２領域に前記第１半導体層を露出させる工程と、前記第１半導体層の表層および前記第２半導体層の露出している側壁を酸化する工程と、前記マスク層をエッチングマスクに用いて前記第１領域の側壁部分の酸化領域と前記第１半導体層に形成された酸化層を除去する工程と、前記第１半導体層および前記第１領域に形成されている積層膜を被覆する絶縁膜を形成する工程と、前記第１領域の積層膜の側壁にのみ前記絶縁膜を残してサイドウォール絶縁膜を形成するとともに、前記第２領域の前記第１半導体層を露出させる工程と、前記露出された第１半導体層上にエピタキシャル成長法によってエピタキシャル成長層を形成する工程とにより形成された基板にＮチャネルトランジスタとＰチャネルトランジスタとを形成する半導体装置の製造方法であって、前記第２半導体層および前記エピタキシャル成長層のうち、結晶方位（１００）のほうにＮチャネルトランジスタを形成し、結晶方位（１１０）のほうにＰチャネルトランジスタを形成することを最も主要な特徴とする。
【発明の効果】
【００１４】
本発明の基板の第１製造方法は、第１領域に残された第２半導体層を含む積層膜の側壁に第２半導体層が露出しないように酸化層もしくはサイドウォール絶縁膜を形成するため、第１半導体層上にエピタキシャル成長させて形成されるエピタキシャル成長層を第２半導体層の影響を受けて異常成長を起こすことなく形成できるという利点がある。また、第１、第３製造方法では、絶縁層のエッチングによって第１半導体層の表層がエッチングダメージを受けたとしても、そのダメージ層はその後の酸化工程によって酸化され、酸化層の除去工程で除去することができるため、ダメージのない第１半導体層表面にエピタキシャル成長を行うことができるので、欠陥の無いエピタキシャル成長層を形成することができるという利点がある。また、第２、第３製造方法では、サイドウォール絶縁膜はエピタキシャル成長時の第２半導体層の異常成長を防止するためのものであるため、例えば数ｎｍの厚さに薄く形成することができるので、その後のサイドウォール絶縁膜を形成する際のエッチングでは第１半導体層表面へのダメージは低く抑えることができる。このように、第１〜第３製造方法では、第１半導体層の結晶方位を引き継いだエピタキシャル成長層と、エピタキシャル成長層とは結晶方位の異なる第２半導体層とを安定して形成することができる。
【００１５】
本発明の半導体装置の製造方法は、本発明の基板の製造方法によって形成された基板を用いるため、結晶方位（１００）のほうにＮチャネルトランジスタを形成し、結晶方位（１１０）のほうにＰチャネルトランジスタを形成することができるので、ＮチャネルトランジスタおよびＰチャネルトランジスタの各移動度を速めることができる最適なシリコン層を用いて製造することができるという利点がある。
【発明を実施するための最良の形態】
【００１６】
結晶方位（１００）の半導体層と結晶方位（１１０）の半導体層を同一基板上に結晶欠陥を抑制して形成し、ＰチャネルトランジスタとＮチャネルトランジスタとを最適な結晶方位を有する半導体層に結晶するという目的を、第１半導体層と絶縁層と第２半導体層とを下層より順に積層した構造を有する基板を用い、第２領域の第１半導体層を露出させるとともに第１領域に残された積層膜のうちの少なくとも第２半導体層の側壁にエピタキシャル成長時の異常成長を防止する絶縁膜を形成することで、第１半導体層の結晶方位を引き継いだエピタキシャル成長層を、異常成長を発生させることなく形成することで実現した。
【実施例１】
【００１７】
本発明の基板の製造方法に係る第１実施例を、図１の製造工程図によって説明する。
【００１８】
図１（１）に示すように、第１半導体層１１と絶縁層１２と第２半導体層１３とを下層より順に積層した構造を有する基板を用いる。上記第１半導体層１１および上記第２半導体層１３は、いずれか一方が結晶方位（１１０）のシリコン層（もしくはシリコン基板）からなり、他方が結晶方位（１００）のシリコン層（もしくはシリコン基板）からなる。ここでは、第１半導体層１１は結晶方位（１１０）のシリコン基板を用い、第２半導体層１３は結晶方位（１００）のシリコン層を用いる。すなわち、第１半導体層１１と絶縁層１２と第２半導体層１３とで構成されるＳＯＩ（Silicon on insulator）基板を用いている。また上記絶縁層１２は、例えば酸化シリコン系材料で形成されている。この酸化シリコン系材料としては、例えば、ＳｉとＯを少なくとも含む膜があり、一例としてＳｉＯ2、ＳｉＯＣＨ系材料がある。
【００１９】
次に、図１（２）に示すように、上記第２半導体層１３上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層１５を形成する。ここでは、マスク層１５を窒化膜（ＳｉＮ膜）で形成することから、その応力が上記第２半導体層１３に及ぶのを緩和するために、上記マスク層１５を形成する前に、例えば酸化膜（例えば酸化シリコン（ＳｉＯ2）膜）からなる応力緩和層１４を形成している。上記応力緩和層１４、マスク層１５は、いずれも、通常の化学的気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Depositionの略）法によって成膜することができる。上記応力緩和層１４は、例えば１ｎｍ〜１５ｎｍの厚さの酸化シリコン膜で形成することができ、好ましくは、例えば３ｎｍ〜５ｎｍの厚さの酸化シリコン膜で形成する。上記応力緩和層１４は、下地の第２半導体層１３の表層を酸化することで形成することも可能である。この場合も、上記膜厚とすることが好ましい。このように、窒化膜からなるマスク層１５の下地に応力緩和層１４を形成したことにより、マスク層１５を窒化膜で形成しても、その応力が下層の第２半導体層１３に及ぶのを抑制することができるので、第２半導体層１３の結晶構造を維持してその後のプロセスを進行することができる。
【００２０】
次に、図１（３）に示すように、マスク層１５上にレジスト膜を形成し、リソグラフィー技術によってそのレジスト膜をパターニングして、後の工程で上記第２半導体層１３が残されることになる第１領域を被覆するレジストマスク１６を形成する。したがって、後の工程で第１半導体層が露出される第２領域はレジストマスク１６によって被覆されていない。
【００２１】
次に、図１（４）に示すように、上記レジストマスク１６〔前記図１（３）参照〕をエッチングマスクに用いて第１領域の上記マスク層１５から上記絶縁層１２までを上記第１半導体層１１上に残して、第２領域の上記マスク層１５から上記絶縁層１２までを除去して、第２領域に上記第１半導体層１１を露出させる。このとき、第１半導体層１１にエッチングダメージを与えない様に、低ダメージエッチングを行うことが好ましい。例えば、絶縁層１２が酸化シリコンで形成されている場合には、例えば、エッチング装置にＩＣＰ（Inductively Coupled Plasma）ＲＩＥ（Reactive Ion Etching ）装置を用いる。その加工条件の一例としては、エッチング雰囲気の圧力を０．５３Ｐａ、ＩＣＰパワーを６００Ｗ、バイアスパワーを６０Ｗ、エッチングガスに、四フッ化炭素（ＣＦ4）と塩素（Ｃｌ2）と窒素（Ｎ2）とを用い、それぞれの供給流量を１００ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ（いずれも標準状態において）、カソード温度を５０℃に設定する。なお、上記エッチング条件は一例であって、絶縁層１２の膜種、膜厚等によって、適宜条件を設定することができる。
【００２２】
次に、図１（５）に示すように、上記第１半導体層１１の表層および上記第２半導体層の露出している側壁を酸化する。このときのシリコンの酸化量は、その後のエピタキシャル成長工程の前処理で第２半導体層１３が露出しないことが必要となる。そのため、５ｎｍ〜１０ｎｍ程度の厚さに酸化することが好適である。例えば、エピタキシャル成長工程の前処理条件にもよるが、最低３ｎｍ以上あればエピタキシャル成長時の異常成長を抑制することができる。また、絶縁層１２のエッチングの際に第１半導体層１１の表層にダメージ層が形成された場合には、この酸化によってダメージ層を酸化層２１内に取り込むことができる。この場合、ダメージ層の深さに対応した厚さに、上記酸化層２１を形成することもできる。また、第２半導体層１３の側壁を酸化してなる酸化層２２は、後の工程で素子分離として用いることもできる。この場合には、素子分離として機能する厚さとなるように酸化層２２を形成すればよい。ただし、第１半導体層１１の酸化が厚すぎると、酸化層を除去した後の第１半導体層１１の段差が大きくなりすぎるので好ましくない。
【００２３】
上記酸化の結果、第２領域の上記第１半導体層１１上に酸化層２１が形成されるとともに、第２半導体層１３の側壁に酸化層２２が形成される。なお、絶縁層１２および応力緩和層１４は酸化シリコンで形成されているため、またマスク層１５は窒化シリコンで形成されているため、酸化層は形成されない。これによって、第１領域に形成された積層膜の側壁は酸化膜および窒化膜となるので、その後のエピタキシャル成長時に第２半導体層１３による異常成長を防止できる。
【００２４】
次に、図１（６）に示すように、上記マスク層１５をエッチングマスクに用いて上記第１半導体層１１に形成された酸化層２１〔前記図１（５）参照〕を除去して第１半導体層１１を再び露出させる。このエッチングは、第２半導体層１３の側壁に形成された酸化層２２を残す様に異方性エッチングにて行うことが好ましい。また、上記酸化層２１を除去する事によって、酸化層２１内に取れ込まれたダメージ層も同時に除去することができる。なお、絶縁層１２下部側に入り込むように形成された酸化層２１は残すようにすることが、その後のエピタキシャル成長層を良好に形成するために好ましい。
【００２５】
次に、図１（７）に示すように、上記露出された第１半導体層１１上にエピタキシャル成長法によってエピタキシャル成長層１７を形成する。なお、エピタキシャル成長前にエピタキシャル成長面の洗浄を行うことが好ましい。このエピタキシャル成長では、上記第１半導体層１１の結晶方位を引き継いでシリコンが成長される。したがって、エピタキシャル成長によって形成されたエピタキシャル成長層１７は、第１半導体層１１の結晶方位（１１０）を有するシリコン層となる。
【００２６】
次に、図１（８）に示すように、マスク層１５〔前記図１（７）参照〕および応力緩和膜１４〔前記図１（７）参照〕を除去する。この結果、第２半導体層１３が露出される。また、第２半導体層１３とエピタキシャル成長層１７とは酸化層２２、絶縁層１２によって分離されている。このようにして、第１領域に結晶方位（１００）を有するシリコン層からなる第２半導体層１３が露出され、第２領域に結晶方位（１１０）を有するエピタキシャル成長層１７が露出された基板が形成される。
【００２７】
上記基板の製造方法（第１実施例）は、第１領域に残された第２半導体層１３を含む積層膜の側壁に第２半導体層１３が露出しないように酸化層２２を形成するため、第１半導体層１１上にエピタキシャル成長させて形成されるエピタキシャル成長層１７を第２半導体層１３の影響を受けて異常成長を起こすことなく形成できるという利点がある。また、上記製造方法では、絶縁層１２のエッチングによって第１半導体層１１の表層がエッチングダメージを受けたとしても、そのダメージ層はその後の酸化工程によって酸化され、酸化層２１の除去工程で除去することができるため、ダメージのない第１半導体層１１表面にエピタキシャル成長を行うことができるので、欠陥の無いエピタキシャル成長層１７を形成することができるという利点がある。
【実施例２】
【００２８】
次に、本発明の基板の製造方法に係る第２実施例を、図２の製造工程図によって説明する。
【００２９】
図２（１）に示すように、第１半導体層１１と絶縁層１２と第２半導体層１３とを下層より順に積層した構造を有する基板を用いる。上記第１半導体層１１および上記第２半導体層１３は、いずれか一方が結晶方位（１１０）のシリコン層（もしくはシリコン基板）からなり、他方が結晶方位（１００）のシリコン層（もしくはシリコン基板）からなる。ここでは、第１半導体層１１は結晶方位（１１０）のシリコン基板を用い、第２半導体層１３は結晶方位（１００）のシリコン層を用いる。すなわち、第１半導体層１１と絶縁層１２と第２半導体層１３とで構成されるＳＯＩ（Silicon on insulator）基板を用いている。また上記絶縁層１２は、例えば酸化シリコン系材料で形成されている。この酸化シリコン系材料としては、例えば、ＳｉとＯを少なくとも含む膜があり、一例としてＳｉＯ2、ＳｉＯＣＨ系材料がある。
【００３０】
次に、図２（２）に示すように、第１領域の上記第２半導体層１３上にダミー層１８を形成する。上記ダミー層１８は、通常のＣＶＤ法によって成膜できる。次に、上記ダミー層１８上にレジスト膜を形成し、リソグラフィー技術によってそのレジスト膜をパターニングして、後の工程で上記第２半導体層１３が残されることになる第１領域を被覆するレジストマスク１６を形成する。したがって、後の工程で第１半導体層が露出される第２領域はレジストマスク１６によって被覆されていない。
【００３１】
次に、図２（３）に示すように、上記レジストマスク１６をエッチングマスクに用いて第１領域の上記ダミー層１８から上記絶縁層１２までを上記第１半導体層１１上に残して、第２領域の上記ダミー層１８から上記絶縁層１２までを除去して、第２領域に上記第１半導体層１１を露出させる。このとき、第１半導体層１１にエッチングダメージを与えない様に、低ダメージエッチングを行うことが好ましい。例えば、絶縁層１２が酸化シリコンで形成されている場合には、例えば、エッチング装置にＩＣＰ（Inductively Coupled Plasma）ＲＩＥ（Reactive Ion Etching ）装置を用いる。その加工条件の一例としては、エッチング雰囲気の圧力を０．５３Ｐａ、ＩＣＰパワーを６００Ｗ、バイアスパワーを６０Ｗ、エッチングガスに、四フッ化炭素（ＣＦ4）と塩素（Ｃｌ2）と窒素（Ｎ2）とを用い、それぞれの供給流量を１００ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ（いずれも標準状態において）、カソード温度を５０℃に設定する。なお、上記エッチング条件は一例であって、絶縁層１２の膜種、膜厚等によって、適宜条件を設定することができる。
【００３２】
次に、図２（４）に示すように、上記レジストマスク１６〔前記図２（４）参照〕を除去し、ダミー層１８を露出っせる。
【００３３】
次に、図２（５）に示すように、上記第１半導体層１１の表面および上記第１領域側の積層膜全体を被覆するように、サイドウォールを形成する絶縁膜３１を形成する。この絶縁膜３１は、例えば酸化シリコンもしくは酸化シリコン系材料でからなる。この絶縁膜３１の膜厚は、その後のエピタキシャル成長工程の前処理で第２半導体層１３が露出しないことが必要となるため、５ｎｍ〜１０ｎｍ程度の厚さが最適である。例えば、エピタキシャル成長工程の前処理条件にもよるが、最低３ｎｍ以上あればエピタキシャル成長時の異常成長を抑制することができる。また、絶縁膜３１は、後の工程で素子分離として用いることもできる。この場合には、素子分離として機能する厚さとなるように絶縁膜３１を形成すればよい。ただし、第１半導体層１１の酸化が厚すぎると、酸化層を除去した後の第１半導体層１１の段差が大きくなりすぎるので好ましくない。
【００３４】
次に、図２（６）に示すように、上記絶縁膜３１をエッチバックして第１領域上に形成された積層膜の側壁にサイドウォール絶縁膜３２を形成する。このエッチバックでは、第２半導体層１３の側壁部分がサイドウォール絶縁膜３２によって完全に被覆されるように、サイドウォール絶縁膜３２を形成することが重要である。またこのエッチバックでは、第１半導体層１１上の絶縁膜３１を除去して、第２領域の第１半導体層１１を露出させる。このように第２半導体層１３の側壁部分はサイドウォール絶縁膜３２によって完全に被覆されるため、その後のエピタキシャル成長時に第２半導体層１３による異常成長が防止できる。また、上記絶縁膜３１のエッチバックでは、第１半導体層１１にエッチングダメージを与えない様に、低ダメージエッチングを行うことが好ましい。例えば、絶縁膜３１が酸化シリコンで形成されている場合には、例えば、エッチング装置にＩＣＰ（Inductively Coupled Plasma）ＲＩＥ（Reactive Ion Etching ）装置を用いる。その加工条件の一例としては、エッチング雰囲気の圧力を０．５３Ｐａ、ＩＣＰパワーを６００Ｗ、バイアスパワーを６０Ｗ、エッチングガスに、四フッ化炭素（ＣＦ4）と塩素（Ｃｌ2）と窒素（Ｎ2）とを用い、それぞれの供給流量を１００ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ（いずれも標準状態において）、カソード温度を５０℃に設定する。なお、上記エッチング条件は一例であって、絶縁層１２の膜種、膜厚等によって、適宜条件を設定することができる。
【００３５】
次に、図２（７）に示すように、上記露出された第１半導体層１１上にエピタキシャル成長法によってエピタキシャル成長層１７を形成する。なお、エピタキシャル成長前にエピタキシャル成長面の洗浄を行うことが好ましい。このエピタキシャル成長では、上記第１半導体層１１の結晶方位を引き継いでシリコンが成長される。したがって、エピタキシャル成長によって形成されたエピタキシャル成長層１７は、第１半導体層１１の結晶方位（１１０）を有するシリコン層となる。
【００３６】
次に、図２（８）に示すように、ダミー層１８〔前記図２（７）参照〕を除去する。この結果、第２半導体層１３が露出される。また、第２半導体層１３とエピタキシャル成長層１７とはサイドウォール絶縁膜３２によって分離されている。このようにして、第１領域に結晶方位（１００）を有するシリコン層からなる第２半導体層１３が露出され、第２領域に結晶方位（１１０）を有するエピタキシャル成長層１７が露出された基板が形成される。
【００３７】
上記基板の製造方法（第２実施例）は、第１領域に残された第２半導体層１３を含む積層膜の側壁に第２半導体層１３が露出しないようにサイドウォール絶縁膜３２を形成するため、第１半導体層１１上にエピタキシャル成長させて形成されるエピタキシャル成長層１７を第２半導体層１３の影響を受けて異常成長を起こすことなく形成できるという利点がある。また、第２製造方法では、サイドウォール絶縁膜３２はエピタキシャル成長時の第２半導体層１３の異常成長を防止するためのものであるため、例えば数ｎｍの厚さに薄く形成することができるので、その後のサイドウォール絶縁膜３２を形成する際のエッチングでは第１半導体層１１表面へのダメージは低く抑えることができる。
【実施例３】
【００３８】
次に、本発明の基板の製造方法に係る第３実施例を、図３の製造工程図によって説明する。
【００３９】
図３（１）に示すように、第１半導体層１１と絶縁層１２と第２半導体層１３とを下層より順に積層した構造を有する基板を用いる。上記第１半導体層１１および上記第２半導体層１３は、いずれか一方が結晶方位（１１０）のシリコン層（もしくはシリコン基板）からなり、他方が結晶方位（１００）のシリコン層（もしくはシリコン基板）からなる。ここでは、第１半導体層１１は結晶方位（１１０）のシリコン基板を用い、第２半導体層１３は結晶方位（１００）のシリコン層を用いる。すなわち、第１半導体層１１と絶縁層１２と第２半導体層１３とで構成されるＳＯＩ（Silicon on insulator）基板を用いている。また上記絶縁層１２は、例えば酸化シリコン系材料で形成されている。この酸化シリコン系材料としては、例えば、ＳｉとＯを少なくとも含む膜があり、一例としてＳｉＯ2、ＳｉＯＣＨ系材料がある。
【００４０】
次に、上記第２半導体層１３上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層１５を形成する。ここでは、マスク層１５を窒化膜（ＳｉＮ膜）で形成することから、その応力が上記第２半導体層１３に及ぶのを緩和するために、上記マスク層１５を形成する前に、例えば酸化膜（例えば酸化シリコン（ＳｉＯ2）膜）からなる応力緩和層１４を形成している。上記応力緩和層１４、マスク層１５は、いずれも、通常の化学的気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Depositionの略）法によって成膜することができる。上記応力緩和層１４は、例えば１ｎｍ〜１５ｎｍの厚さの酸化シリコン膜で形成することができ、好ましくは、例えば３ｎｍ〜５ｎｍの厚さの酸化シリコン膜で形成する。上記応力緩和層１４は、下地の第２半導体層１３の表層を酸化することで形成することも可能である。この場合も、上記膜厚とすることが好ましい。このように、窒化膜からなるマスク層１５の下地に応力緩和層１４を形成したことにより、マスク層１５を窒化膜で形成しても、その応力が下層の第２半導体層１３に及ぶのを抑制することができるので、第２半導体層１３の結晶構造を維持してその後のプロセスを進行することができる。
【００４１】
次に、マスク層１５上にレジスト膜を形成し、リソグラフィー技術によってそのレジスト膜をパターニングして、後の工程で上記第２半導体層１３が残されることになる第１領域を被覆するレジストマスク（図示せず）を形成する。したがって、後の工程で第１半導体層が露出される第２領域はレジストマスクによって被覆されていない。
【００４２】
次に、上記レジストマスクをエッチングマスクに用いて第１領域の上記マスク層１５から上記絶縁層１２までを上記第１半導体層１１上に残して、第２領域の上記マスク層１５から上記絶縁層１２までを除去して、第２領域に上記第１半導体層１１を露出させる。このとき、第１半導体層１１にエッチングダメージを与えない様に、低ダメージエッチングを行うことが好ましい。例えば、絶縁層１２が酸化シリコンで形成されている場合には、例えば、エッチング装置にＩＣＰ（Inductively Coupled Plasma）ＲＩＥ（Reactive Ion Etching ）装置を用いる。その加工条件の一例としては、エッチング雰囲気の圧力を０．５３Ｐａ、ＩＣＰパワーを６００Ｗ、バイアスパワーを６０Ｗ、エッチングガスに、四フッ化炭素（ＣＦ4）と塩素（Ｃｌ2）と窒素（Ｎ2）とを用い、それぞれの供給流量を１００ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ（いずれも標準状態において）、カソード温度を５０℃に設定する。なお、上記エッチング条件は一例であって、絶縁層１２の膜種、膜厚等によって、適宜条件を設定することができる。
【００４３】
次に、図３（２）に示すように、上記第１半導体層１１の表層および上記第２半導体層１３の露出している側壁を酸化する。このときのシリコンの酸化量は、３ｎｍ〜１０ｎｍ程度の厚さを有していればよく、５ｎｍ〜１０ｎｍの厚さを有していることがより好ましい。また、絶縁層１２のエッチングの際に第１半導体層１１の表層にダメージ層が形成された場合には、この酸化によってダメージ層を酸化層２１内に取り込むことができる。この場合、ダメージ層の深さに対応した厚さに、上記酸化層２１を形成することもできる。ただし、第１半導体層１１の酸化が厚すぎると、酸化層２１を除去した後の第１半導体層１１の段差が大きくなりすぎるので好ましくない。上記酸化の結果、第２領域の上記第１半導体層１１上に酸化層２１が形成されるとともに、第２半導体層１３の側壁に酸化層２２が形成される。なお、絶縁層１２および応力緩和層１４は酸化シリコンで形成されているため、またマスク層１５は窒化シリコンで形成されているため、酸化層は形成されない。
【００４４】
次に、図３（３）に示すように、上記マスク層１５をエッチングマスクに用いて上記第１半導体層１１に形成された酸化層２１〔前記図３（２）参照〕を除去して第１半導体層１１を再び露出させるとともに、第１領域の積層膜の側壁にそって酸化膜を除去する。このエッチングは、等方性エッチングにて行うことが好ましい。この結果、第１領域上の積層膜側壁の酸化膜部分が層状に除去され、窒化膜で形成されているマスク層１５がひさし状に形成される。また、上記酸化層２１を除去することによって、酸化層２１内に取れ込まれたダメージ層も同時に除去することができる。上記側壁の酸化膜部分を除去する厚さは、例えば３ｎｍ〜１０ｎｍ程度であればよい。この範囲であれば、後の工程において、エピタキシャル成長工程で第２半導体層１３が露出することはない厚さのサイドウォール絶縁膜を形成することができる。また、除去量が厚すぎるとセル面積を増加させることになり好ましくない。なお、図示はしていないが、上記酸化膜部分の除去において酸化層２２が残っていても差し支えはない。
【００４５】
次に、図３（４）に示すように、上記第１半導体層１１の表面および上記第１領域側の積層膜全体を被覆するように、サイドウォールを形成する絶縁膜３１をいわゆるコンフォーマルに形成する。この絶縁膜３１は、例えば酸化シリコンもしくは酸化シリコン系材料でからなる。この絶縁膜３１の膜厚は、その後のエピタキシャル成長工程の前処理で第２半導体層１３が露出しないことが必要となるため、５ｎｍ〜１０ｎｍ程度の厚さが最適である。例えば、エピタキシャル成長工程の前処理条件にもよるが、最低３ｎｍ以上あればエピタキシャル成長時の異常成長を抑制することができる。また、絶縁膜３１は、後の工程で素子分離として用いることもできる。この場合には、素子分離として機能する厚さとなるように絶縁膜３１を形成すればよい。
【００４６】
次に、図３（５）に示すように、上記絶縁膜３１をエッチバックして第１領域上に形成された積層膜の側壁にサイドウォール絶縁膜３２を形成する。このエッチバックでは、第２半導体層１３の側壁部分がサイドウォール絶縁膜３２によって完全に被覆されるように、サイドウォール絶縁膜３２を形成することが重要である。また、上記エッチバックでは、マスク層１５がひさし状に形成されているため、そのひさし部分を利用してエッチバックを行うことで、エッチバックによるサイドウォール絶縁膜３２上部の後退が避けられるので、第２半導体層１３が露出されるのが防止される。またこのエッチバックでは、第１半導体層１１上の絶縁膜３１を除去して、第２領域の第１半導体層１１を露出させる。このように第２半導体層１３の側壁部分はサイドウォール絶縁膜３２によって完全に被覆されるため、その後のエピタキシャル成長時に第２半導体層１３による異常成長が防止できる。また、上記絶縁膜３１のエッチバックでは、第１半導体層１１にエッチングダメージを与えない様に、低ダメージエッチングを行うことが好ましい。例えば、絶縁膜３１が酸化シリコンで形成されている場合には、例えば、エッチング装置にＩＣＰ（Inductively Coupled Plasma）ＲＩＥ（Reactive Ion Etching ）装置を用いる。その加工条件の一例としては、エッチング雰囲気の圧力を０．５３Ｐａ、ＩＣＰパワーを６００Ｗ、バイアスパワーを６０Ｗ、エッチングガスに、四フッ化炭素（ＣＦ4）と塩素（Ｃｌ2）と窒素（Ｎ2）とを用い、それぞれの供給流量を１００ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ（いずれも標準状態において）、カソード温度を５０℃に設定する。なお、上記エッチング条件は一例であって、絶縁層１２の膜種、膜厚等によって、適宜条件を設定することができる。
【００４７】
次に、図３（６）に示すように、上記露出された第１半導体層１１上にエピタキシャル成長法によってエピタキシャル成長層１７を形成する。なお、エピタキシャル成長前にエピタキシャル成長面の洗浄を行うことが好ましい。このエピタキシャル成長では、上記第１半導体層１１の結晶方位を引き継いでシリコンが成長される。したがって、エピタキシャル成長によって形成されたエピタキシャル成長層１７は、第１半導体層１１の結晶方位（１１０）を有するシリコン層となる。
【００４８】
次に、図３（７）に示すように、マスク層１５〔前記図１（７）参照〕および応力緩和膜１４〔前記図１（７）参照〕を除去する。この結果、第２半導体層１３が露出される。また、第２半導体層１３とエピタキシャル成長層１７とはサイドウォール絶縁膜３２によって分離されている。このようにして、第１領域に結晶方位（１００）を有するシリコン層からなる第２半導体層１３が露出され、第２領域に結晶方位（１１０）を有するエピタキシャル成長層１７が露出された基板が形成される。
【００４９】
上記基板の製造方法（第３実施例）は、第１領域に残された第２半導体層１３を含む積層膜の側壁の第２半導体層１３を酸化して酸化層２２を形成した後、窒化膜からなるマスク層１５をひさし状に形成するために積層膜の側壁の酸化膜部分を層状に除去する。このため、マスク層１５はひさし状に形成される。そしてコンフォーマルな成膜を行うことで、ひさし状に形成したマスク層１５の下部側の積層膜側壁にサイドウォール形成用の絶縁膜３１を成膜される。その後エッチバックして、ひさし状に形成されたマスク層１５の下部における積層膜側壁にサイドウォール絶縁膜３２が形成されることから、サイドウォール絶縁膜３２はマスク層１５のひさし部分直下から下方に向けて形成されるようになる。したがって、サイドウォール絶縁膜３２の上部がエッチバックによって後退させられることがないので、第２半導体層１３はサイドウォール絶縁膜３２によって完全に被覆された状態になる。よって、第１半導体層１１上にエピタキシャル成長させて形成されるエピタキシャル成長層１７を第２半導体層１３の影響を受けて異常成長を起こすことなく形成できるという利点がある。また、上記製造方法では、絶縁層１２のエッチングによって第１半導体層１１の表層がエッチングダメージを受けたとしても、そのダメージ層はその後の酸化工程によって酸化され、酸化層２１の除去工程で除去することができるため、ダメージのない第１半導体層１１表面にエピタキシャル成長を行うことができるので、欠陥の無いエピタキシャル成長層１７を形成することができるという利点がある。
【００５０】
また、上記各基板の製造方法では、第２半導体層１３の表面の高さに一致するようにエピタキシャル成長層１７を堆積することが好ましい。なお、エピタキシャル成長層１７と第２半導体層１３の高さが多少異なっていたとしても、例えば、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing）法によって、平坦化を行うこともできる。これによって、その後のトランジスタの形成工程において、リソグラフィーでの露光マージン（ＤＯＦ）の悪化を招くことがないので、ゲート線幅のバラツキの低減が実現でき、これによってトランジスタ特性の向上、歩留まりの向上が期待できるようになる。また、絶縁層１２をエッチングした際に生じる第１半導体層１１表層のダメージは、その後の第１半導体層１１表面の酸化、その酸化膜の除去によって、除去することができるので、第１半導体層１１にダメージを残すことなくエピタキシャル成長工程を行うことができる。これによって、欠陥密度が少ないもしくは欠陥の無いエピタキシャル成長層１７を形成することができるので、このエピタキシャル成長層１７に形成されるＰチャネルトランジスタのゲートリークの抑制、チップの消費電力の低減を図ることが可能になる。
【実施例４】
【００５１】
次に、本発明の半導体装置の製造方法に係る一実施例を、図４〜図１０の製造工程図によって説明する。ここでは一例として、前記図１によって説明した基板を用いて、ＰチャネルトランジスタとＮチャネルトランジスタとを同一基板上に形成する技術について説明する。
【００５２】
図４（１）に示すように、第１半導体層１１と絶縁層１２と第２半導体層１３とを下層より順に積層した構造を有する基板を用いる。上記第１半導体層１１および上記第２半導体層１３は、いずれか一方が結晶方位（１１０）のシリコン層（もしくはシリコン基板）からなり、他方が結晶方位（１００）のシリコン層（もしくはシリコン基板）からなる。ここでは、第１半導体層１１は結晶方位（１１０）のシリコン基板を用い、第２半導体層１３は結晶方位（１００）のシリコン層を用いる。すなわち、第１半導体層１１と絶縁層１２と第２半導体層１３とで構成されるＳＯＩ（Silicon on insulator）基板を用いている。また上記絶縁層１２は、例えば酸化シリコン系材料で形成されている。この酸化シリコン系材料としては、例えば、ＳｉとＯを少なくとも含む膜があり、一例としてＳｉＯ2、ＳｉＯＣＨ系材料がある。
【００５３】
次に、図４（２）に示すように、上記第２半導体層１３上に酸化膜のエッチングに対して耐性を有するとともに耐酸化性を有するマスク層１５を形成する。ここでは、マスク層１５を窒化膜（ＳｉＮ膜）で形成することから、その応力が上記第２半導体層１３に及ぶのを緩和するために、上記マスク層１５を形成する前に、例えば酸化膜（例えば酸化シリコン（ＳｉＯ2）膜）からなる応力緩和層１４を形成している。上記応力緩和層１４、マスク層１５は、いずれも、通常の化学的気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Depositionの略）法によって成膜することができる。上記応力緩和層１４は、例えば１ｎｍ〜１５ｎｍの厚さの酸化シリコン膜で形成することができ、好ましくは、例えば３ｎｍ〜５ｎｍの厚さの酸化シリコン膜で形成する。上記応力緩和層１４は、下地の第２半導体層１３の表層を酸化することで形成することも可能である。この場合も、上記膜厚とすることが好ましい。このように、窒化膜からなるマスク層１５の下地に応力緩和層１４を形成したことにより、マスク層１５を窒化膜で形成しても、その応力が下層の第２半導体層１３に及ぶのを抑制することができるので、第２半導体層１３の結晶構造を維持してその後のプロセスを進行することができる。
【００５４】
次に、マスク層１５上にレジスト膜を形成し、リソグラフィー技術によってそのレジスト膜をパターニングして、後の工程で上記第２半導体層１３が残されることになる第１領域を被覆するレジストマスク１６を形成する。したがって、後の工程で第１半導体層が露出される第２領域はレジストマスク１６によって被覆されていない。
【００５５】
次に、図４（３）に示すように、上記レジストマスク１６をエッチングマスクに用いて第１領域の上記マスク層１５から上記絶縁層１２までを上記第１半導体層１１上に残して、第２領域の上記マスク層１５から上記絶縁層１２までを除去して、第２領域に上記第１半導体層１１を露出させる。このとき、第１半導体層１１にエッチングダメージを与えない様に、低ダメージエッチングを行うことが好ましい。例えば、絶縁層１２が酸化シリコンで形成されている場合には、例えば、エッチング装置にＩＣＰ（Inductively Coupled Plasma）ＲＩＥ（Reactive Ion Etching ）装置を用いる。その加工条件の一例としては、エッチング雰囲気の圧力を０．５３Ｐａ、ＩＣＰパワーを６００Ｗ、バイアスパワーを６０Ｗ、エッチングガスに、四フッ化炭素（ＣＦ4）と塩素（Ｃｌ2）と窒素（Ｎ2）とを用い、それぞれの供給流量を１００ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ、２０ｃｍ3／ｍｉｎ（いずれも標準状態において）、カソード温度を５０℃に設定する。なお、上記エッチング条件は一例であって、絶縁層１２の膜種、膜厚等によって、適宜条件を設定することができる。
【００５６】
その後、レジストマスク１６を除去する。この結果、図５（４）に示すように、第１領域に絶縁層１２からマスク層１５を積層した積層膜が残され、第２領域に第１半導体層１１が露出される。
【００５７】
次に、図５（５）に示すように、上記第１半導体層１１の表層および上記第２半導体層の露出している側壁を酸化する。このときのシリコンの酸化量は、その後のエピタキシャル成長工程の前処理で第２半導体層１３が露出しないことが必要となる。そのため、５ｎｍ〜１０ｎｍ程度の厚さに酸化することが最適である。例えば、エピタキシャル成長工程の前処理条件にもよるが、最低３ｎｍ以上あればエピタキシャル成長時の異常成長を抑制することができる。また、絶縁層１２のエッチングの際に第１半導体層１１の表層にダメージ層が形成された場合には、この酸化によってダメージ層を酸化層２１内に取り込むことができる。この場合、ダメージ層の深さに対応した厚さに、上記酸化層２１を形成することもできる。また、第２半導体層１３の側壁を酸化してなる酸化層２２は、後の工程で素子分離として用いることもできる。この場合には、素子分離として機能する厚さとなるように酸化層２２を形成すればよい。
【００５８】
上記酸化の結果、第２領域の上記第１半導体層１１上に酸化層２１が形成されるとともに、第２半導体層１３の側壁に酸化層２２が形成される。なお、絶縁層１２および応力緩和層１４は酸化シリコンで形成されているため、またマスク層１５は窒化シリコンで形成されているため、酸化層は形成されない。これによって、第１領域に形成された積層膜の側壁は酸化膜および窒化膜となるので、その後のエピタキシャル成長時に第２半導体層１３による異常成長を防止できる。
【００５９】
次に、図５（６）に示すように、上記マスク層１５をエッチングマスクに用いて上記第１半導体層１１に形成された酸化層２１を除去して第１半導体層１１を再び露出させる。このエッチングは、第２半導体層１３の側壁に形成された酸化層２２を残す様に異方性エッチングにて行うことが好ましい。また、上記酸化層２１を除去することによって、酸化層２１内に取れ込まれたダメージ層も同時に除去することができる。なお、絶縁層１２下部側に入り込むように形成された酸化層２１は残すようにすることが、その後のエピタキシャル成長層を良好に形成するために好ましい。
【００６０】
次に、図６（７）に示すように、上記露出された第１半導体層１１上にエピタキシャル成長法によってエピタキシャル成長層１７を形成する。なお、エピタキシャル成長前にエピタキシャル成長面の洗浄を行うことが好ましい。このエピタキシャル成長では、上記第１半導体層１１の結晶方位を引き継いでシリコンが成長される。したがって、エピタキシャル成長によって形成されたエピタキシャル成長層１７は、第１半導体層１１の結晶方位（１１０）を有するシリコン層となる。
【００６１】
次に、図６（８）に示すように、マスク層１５〔前記図６（７）参照〕を除去する。この結果、応力緩和膜１４が露出される。さらに、図６（９）に示すように、応力緩和膜１４〔前記図６（７）参照〕を除去する。この結果、第２半導体層１３が露出される。また、第２半導体層１３とエピタキシャル成長層１７とは酸化層２２、絶縁層１２によって分離されている。このようにして、第１領域に結晶方位（１００）を有するシリコン層からなる第２半導体層１３が露出され、第２領域に結晶方位（１１０）を有するエピタキシャル成長層１７が露出された基板１が形成される。
【００６２】
次に第１領域に形成された第２半導体層１３と第２領域に形成されたエピタキシャル成長層１７とを分離する素子分離工程を行う。例えば、図７（１０）に示すように、基板１上に酸化膜１１１および窒化膜１１２を順に積層して形成する。酸化膜１１１は窒化膜１１２の応力を緩和するものであり、窒化膜１１２はその後の工程での研磨（もしくはエッチバック）ストッパ層となるものである。
【００６３】
次に、図７（１１）に示すように、上記窒化膜１１２上にレジスト膜１１３を形成した後、通常のリソグラフィー技術によってパターニングを行い、素子分離を形成する領域上のレジスト膜１１３に開口部１１４を形成する。
【００６４】
次に、図７（１２）に示すように、上記レジスト膜１１３をエッチングマスクに用いて、上記窒化膜１１２、酸化膜１１１、第２半導体層１３の一部およびエッチング成長層１７の一部および絶縁層１２の一部をエッチングしてトレンチ１１５を形成する。このトレンチ１１５は、例えば上記絶縁層１２の深さ方向において途中まで形成する。その後、上記レジスト膜１１３を除去する。
【００６５】
次に、図８（１３）に示すように、上記トレンチ１１５を埋め込むように上記窒化膜１１２上に素子分離を形成するための絶縁膜１１６を形成する。
【００６６】
次に、図８（１４）に示すように、上記トレンチ１１５に上記絶縁膜１１６を残して、上記窒化膜１１２上の上記絶縁膜１１６を除去する。この結果、トレンチ１１５の内部に素子分離領域１１７が形成される。
【００６７】
次に、図８（１５）に示すように、上記窒化膜１１２〔前記図８（１４）参照〕を除去する。この窒化膜１１２の除去にはウエットエッチングを用いることが好ましい。さらに酸化膜１１１を除去する。このとき、酸化膜からなる素子分離領域１１７の上部も除去される。
【００６８】
次に、図９（１６）に示すように、上記基板１上にゲート絶縁膜１２１を形成する。このゲート絶縁膜１２１は、例えば酸化シリコン膜で形成することができる。また上記ゲート絶縁膜１２１上にゲート形成膜１２２を成膜する。このゲート形成膜は例えばポリシリコンで形成され、さらに絶縁膜１２３を形成する。この絶縁膜１２３は、例えば酸化シリコン膜で形成することができる。さらに、レジスト膜を用いてゲート電極を形成するためのマスクパターン１３１を第１領域に形成し、マスクパターン１３２を第２領域に形成する。このマスクパターン１３１、１３２の形成方法は、通常のレジスト膜の形成、リソグラフィー技術によるパターニングによって行うことができる。
【００６９】
次に、図９（１７）に示すように、上記マスクパターン１３１、１３２〔前記図９（１６）参照〕をエッチングマスクに用いて、上記絶縁膜１２３、ゲート形成膜１２２を加工してゲート電極１２４、１２５を形成する。
【００７０】
次に、図９（１８）に示すように、上記ゲート電極１２４、１２５を被覆するサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックして、上記ゲート電極１２４の側壁にサイドウォール絶縁膜１２６を形成し、上記ゲート電極１２５の側壁にサイドウォール絶縁膜１２７を形成する。なお、サイドウォール形成膜を成膜する前に、第１領域に後に形成されるＮＭＯＳトランジスタのソース・ドレイン領域と同導電型でかつ低濃度の拡散領域となるエクステンション領域（図示せず）を第２半導体層１３に形成し、第２領域に後に形成されるＰＭＯＳトランジスタのソース・ドレイン領域と同導電型でかつ低濃度の拡散領域となるエクステンション領域（図示せず）をエピタキシャル成長層１７に形成してもよい。上記第２半導体層１３にエクステンション領域を形成する場合には、第２領域をマスクして、イオン注入法によりｎ型不純物を第２半導体層１３に導入すればよい。またエピタキシャル成長層１７にエクステンション領域を形成する場合には、第１領域をマスクして、イオン注入法によりｐ型不純物をエピタキシャル成長層１７に導入すればよい。
【００７１】
次に、図１０（１９）に示すように、サイドウォール絶縁膜１２６を介したＮＭＯＳトランジスタのゲート電極１２４の両側における第２半導体層１３にソース・ドレイン１２８、１２９を形成する。さらに、サイドウォール絶縁膜１２７を介したＰＭＯＳトランジスタのゲート電極１２５の両側におけるエピタキシャル成長層１７にソース・ドレイン１３０、１３１を形成する。上記ソース・ドレイン１２８、１２９を形成する場合には、第２領域をマスクして、イオン注入法によりｎ型不純物を第２半導体層１３に導入すればよい。またソース・ドレイン１３０、１３１を形成する場合には、第１領域をマスクして、イオン注入法によりｐ型不純物をエピタキシャル成長層１７に導入すればよい。このようにして、第１領域の結晶方位が（１００）の第２半導体層１３にＮＭＯＳトランジスタ２が形成され、第２領域の結晶方位が（１１０）のエピタキシャル成長層１７にＰＭＯＳトランジスタ３が形成される。
【００７２】
次に、図１０（２０）に示すように、基板１、ＮＭＯＳトランジスタ２、ＰＭＯＳトランジスタ３等を被覆する層間絶縁膜１３２を形成する。この層間絶縁膜１３２は、例えば酸化シリコン膜で形成することができる。また、低誘電率膜として知られている有機系絶縁膜や炭素を含むシリコン系絶縁膜等を用いることもできる。その後、図示はしないが、上記ゲート電極１２４、１２５、ソース・ドレイン領域１２８、１２９、ソース・ドレイン領域１３０、１３１等に接続される電極、配線等を形成する。
【００７３】
上記半導体装置は、図１によって説明した基板１を用いて形成したが、前記図２、図３によって説明した基板を用いても、同様に形成することができる。
【００７４】
上記半導体装置の製造方法は、本発明の基板の製造方法によって形成された基板１を用いるため、結晶方位（１００）の第２半導体層１３にＮチャネルトランジスタ２を形成し、結晶方位（１１０）のエピタキシャル成長層１７にＰチャネルトランジスタ３を形成することができるので、Ｎチャネルトランジスタ２およびＰチャネルトランジスタ３の各移動度を速めることができる最適なシリコン層を用いて製造することができるという利点がある。また、Ｐチャネルトランジスタ３を低欠陥なエピタキシャル成長層１７に形成することができるので、トランジスタ性能の向上が図れる。
【産業上の利用可能性】
【００７５】
本発明の基板の製造方法および半導体装置の製造方法は、ＣＭＯＳトランジスタの製造という用途に好適であるとともに、本発明の基板の製造方法は、、結晶方位（１００）のシリコン層と結晶方位が（１１０）のシリコン層を必要とする製造プロセスにも適用できる。
【図面の簡単な説明】
【００７６】
【図１】本発明の基板の製造方法に係る第１実施例を示した製造工程図である。
【図２】本発明の基板の製造方法に係る第２実施例を示した製造工程図である。
【図３】本発明の基板の製造方法に係る第３実施例を示した製造工程図である。
【図４】本発明の半導体装置の製造方法に係る一実施例を示した製造工程図である。
【図５】本発明の半導体装置の製造方法に係る一実施例を示した製造工程図である。
【図６】本発明の半導体装置の製造方法に係る一実施例を示した製造工程図である。
【図７】本発明の半導体装置の製造方法に係る一実施例を示した製造工程図である。
【図８】本発明の半導体装置の製造方法に係る一実施例を示した製造工程図である。
【図９】本発明の半導体装置の製造方法に係る一実施例を示した製造工程図である。
【図１０】本発明の半導体装置の製造方法に係る一実施例を示した製造工程図である。
【符号の説明】
【００７７】
１…基板、２…ＮＭＯＳトランジスタ、３…ＰＭＯＳトランジスタ、１１…第１半導体層、１２…絶縁層、１３…第２半導体層、１５…マスク層、１７…エピタキシャル成長層、２１，２２…酸化層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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