(57)【要約】【課題】ダミーセルのデータ変化により、メモリセルのしきい値シフトを検出し、メモリセルの書き込み動作、読み出し動作を実行する。【解決手段】カラム方向に延伸する複数のビット線ＢＬj-1，ＢＬj,…とロウ方向に延伸する複数のワード線ＷＬ０〜ＷＬ１５との交差部に配置され、コントロールゲート,フローティングゲートからなる積層構造を有するメモリセルトランジスタＭ０〜Ｍ１５と、カラム方向に延伸するダミービット線ＤＢＬと複数のワード線との交差部に配置され、メモリセルトランジスタに接続されるワード線と共通に接続されるダミーセルトランジスタＤＣ０〜ＤＣ１５と、ダミーセルの読み出しデータをダミーセルに書き込まれた既知のパターンデータと比較し、ダミーセルのしきい値電圧シフトに応じて、メモリセルの読み出ししきい値電圧を調整するワード線電圧トリミング回路１２とを備える不揮発性半導体記憶装置及びその動作方法。【選択図】図３
2006114078.tif 000002
【特許請求の範囲】
【請求項１】
カラム方向に延伸する複数のビット線及びダミービット線と、
ロウ方向に延伸する複数のワード線と、
前記ビット線と前記ワード線との交差部に配置され、前記ワード線に接続されたコントロールゲート,フローティングゲート及び前記コントロールゲートと前記フローティングゲートの間のゲート間絶縁膜を含む積層構造を有するメモリセルトランジスタと、
前記ダミービット線と前記ワード線との交差部に配置され、前記ワード線に接続されたダミーセルコントロールゲート,ダミーセルフローティングゲート及び前記ダミーセルコントロールゲートと前記ダミーセルフローティングゲートとの間のダミーセルゲート間絶縁膜を含む積層構造を有するダミーセルトランジスタと、
前記ダミーセルトランジスタの読み出しデータを前記ダミーセルトランジスタに書き込まれた既知のパターンデータと比較し、前記ダミーセルトランジスタのしきい値電圧シフトの方向を把握し、前記しきい値シフトに応じて、前記メモリセルトランジスタの読み出ししきい値電圧を調整するワード線電圧トリミング回路
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ワード線電圧トリミング回路は、
前記ダミーセルトランジスタの読み出しデータを既知のパターンデータと比較する比較回路と、
前記メモリセルトランジスタの読み出ししきい値シフトを制御するＣＰＵ
とを備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ワード線電圧トリミング回路は、
前記ダミーセルトランジスタの読み出しデータを既知のパターンデータと比較する比較回路と、
前記比較した結果を蓄積するＲＯＭと、
前記メモリセルトランジスタの読み出ししきい値シフトを制御するＣＰＵ
とを備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
メモリセルトランジスタのデータを読み出すステップと、
前記メモリセルトランジスタと共通のワード線に接続されたダミーセルトランジスタのデータを読み出し、特定のデータパターンを書き込まれたダミーセルトランジスタのデータの変化を比較するステップと、
メモリセルトランジスタから正しいメモリセルデータが読み出せるかどうかを判断するステップと、
正しいメモリセルデータが読み出せない場合には、検出された結果により、読み出しワード線電圧を調整して、再度読み出しを行うステップと、
正しいメモリセルデータが読み出せる場合には、メモリセルトランジスタから正しいメモリセルデータが読み出されたとして終了するステップ
とを備えることを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項５】
前記読み出しワード線電圧を調整し再度読み出しを行うステップは、
データ“０”がデータ“１”と読み出し誤動作しているならば、読み出しワード線電圧を、“１”データ側にシフトするようにトリミングし、データ“１”がデータ“０”と読み出し誤動作しているならば、読み出しワード線電圧を、“０”データ側にシフトするようにトリミングするステップ
とを備えることを特徴とする請求項４記載の不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその動作方法に関し、特に複数個のダミーセルトランジスタのデータ変化により、データを保持するメモリセルトランジスタのしきい値シフトを検出する機能を有する不揮発性半導体記憶装置及びその動作方法に関する。例えば、ＮＡＮＤ型フラッシュメモリにおいて、書き込み動作、読み出し動作に使用されるものである。
【背景技術】
【０００２】
コントロールゲートとフローティングゲートからなるＭＯＳトランジスタによりメモリセルトランジスタを構成するＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、フローティングゲートに蓄えられる電荷量によりメモリセルトランジスタをターン・オンさせるために必要なコントロールゲートの印加電圧(しきい値電圧：Ｖth)を変化させ、“１”，“０”のデータを識別する。フローティングゲートはその周辺にあるノードからは絶縁されており、蓄えられた電荷は不揮発性半導体記憶装置の電源電圧をオフにしてもフローティングゲート中に維持され、記憶されたデータを保持し続ける。
【０００３】
しかしながら、フローティングゲートへの電荷の注入が過剰に行なわれることにより、正しいデータに合致した電荷量を超えてしまうこと(オーバープログラム)や、逆に微小なリークにより蓄えられた電荷が抜けて行き、正しいデータに合致した電荷量が不足してしまうことがある。
【０００４】
フローティングゲートへの電荷の注入が過剰に行なわれることや、逆に微小なリークにより蓄えられた電荷が抜けて正しいデータに合致した電荷量が不足してしまうことが原因となり、メモリセルトランジスタのしきい値電圧が本来あるべきレベルよりも高くなったり、あるいは逆に低くなったりする、しきい値シフトにより、正しいデータを読み出せなくなる不具合が発生することがある。
【０００５】
従来、オーバープログラムの影響を受けない良好な書き換え特性を有する半導体記憶装置を提供することを目的とし、メモリセル配列と、メモリセル配列のデータがオーバープログラム状態であるか否かを判定するための比較対象である基準レベルを提供する参照セルを含むことを特徴とし、バーチャルグラウンドアレイで形成されるＮＯＲ型不揮発性半導体記憶装置については、既に開示されている（例えば、特許文献１参照）。
【特許文献１】世界知的所有権機関  国際事務局  国際公開第ＷＯ０２/５０８４３Ａ１号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数個のダミーセルトランジスタのデータ変化により、データを保持するメモリセルトランジスタのしきい値シフトを検出し、検出結果に基づいて、メモリセルトランジスタの書き込み動作、読み出し動作を実行する、不揮発性半導体記憶装置及びその動作方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施の形態の第１の特徴は、（イ）カラム方向に延伸する複数のビット線及びダミービット線と、（ロ）ロウ方向に延伸する複数のワード線と、（ハ）ビット線とワード線との交差部に配置され、ワード線に接続されたコントロールゲート,フローティングゲート及びコントロールゲートとフローティングゲートの間のゲート間絶縁膜を含む積層構造を有するメモリセルトランジスタと、（ニ）ダミービット線とワード線との交差部に配置され、ワード線に接続されたダミーセルコントロールゲート,ダミーセルフローティングゲート及びダミーセルコントロールゲートとダミーセルフローティングゲートとの間のダミーセルゲート間絶縁膜を含む積層構造を有するダミーセルトランジスタと、（ホ）ダミーセルトランジスタの読み出しデータをダミーセルトランジスタに書き込まれた既知のパターンデータと比較し、ダミーセルトランジスタのしきい値電圧シフトの方向を把握し、しきい値シフトに応じて、メモリセルトランジスタの読み出ししきい値電圧を調整するワード線電圧トリミング回路とを備える不揮発性半導体記憶装置であることを要旨とする。
【０００８】
本発明の実施の形態の第２の特徴は、（イ）メモリセルトランジスタのデータを読み出すステップと、（ロ）メモリセルトランジスタと共通のワード線に接続されたダミーセルトランジスタのデータを読み出し、特定のデータパターンを書き込まれたダミーセルトランジスタのデータの変化を比較するステップと、（ハ）メモリセルトランジスタから正しいメモリセルデータが読み出せるかどうかを判断するステップと、（ニ）正しいメモリセルデータが読み出せない場合には、検出された結果により、読み出しワード線電圧を調整して、再度読み出しを行うステップと、（ホ）正しいメモリセルデータが読み出せる場合には、メモリセルトランジスタから正しいメモリセルデータが読み出されたとして終了するステップ
とを備える不揮発性半導体記憶装置の動作方法であることを要旨とする。
【発明の効果】
【０００９】
本発明により、複数個のダミーセルトランジスタのデータ変化により、データを保持するメモリセルトランジスタのしきい値シフトを検出し、検出結果に基づいて、メモリセルトランジスタの書き込み動作、読み出し動作を実行する不揮発性半導体記憶装置及びその動作方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃び第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１及び第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
ダミーセルトランジスタの読み出しデータを既知の特定データパターンと比較することにより、同一ページ上或いは同一ワード線上にある本体メモリセルトランジスタにしきい値シフトによりエラーが発生したか否かを検出することが可能になる。ダミーセルトランジスタのエラーパターンにより本体メモリセルトランジスタのしきい値シフトの方向を検出し、ワード線に接続されたコントロールゲートに印加される電圧を微調整して再読み出しすることにより、正しい本体メモリセルトランジスタのデータに訂正することが可能になる。
【００１２】
結果として、複数個のダミーセルトランジスタのデータ変化により、ダミーセルトランジスタと同一ページ上或いは同一ワード線上にある、データを保持するメモリセルトランジスタのしきい値シフトを検出する機能を有する不揮発性半導体記憶装置及びその動作方法を提供する。
【００１３】
以下の第１の実施の形態に係る不揮発性半導体記憶装置及びその動作方法の説明においては、主としてＮＡＮＤ型フラッシュメモリについて説明するが、回路構成がＮＡＮＤ型に限定されないことは勿論である。例えば、以下の第２乃至第５の実施の形態に係る不揮発性半導体記憶装置及びその動作方法の説明にある通り、ＮＯＲ型、ＡＮＤ型、２トランジスタ／セル型，３トランジスタ／セル型であっても良い。即ち、複数個のダミーセルトランジスタのデータ変化により、ダミーセルトランジスタと同一ページ上或いは同一ワード線上にある、データを保持するメモリセルトランジスタのしきい値シフトを検出する機能を有する不揮発性半導体装置であれば良い。
【００１４】
[第１の実施の形態]
（ＮＡＮＤ型メモリセルアレイ）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型のメモリセルアレイの回路構成は、図１に示すように、カラム方向に延伸する複数のビット線…ＢＬj-1，ＢＬj,…及びダミービット線ＤＢＬと、ロウ方向に延伸する複数のワード線ＷＬ０〜ＷＬ１５と、ビット線…ＢＬj-1，ＢＬj,…とワード線ＷＬ０〜ＷＬ１５との交差部に配置され、ワード線ＷＬ０〜ＷＬ１５に接続されたコントロールゲート,フローティングゲート及びコントロールゲートとフローティングゲートの間のゲート間絶縁膜を含む積層構造を有するメモリセルトランジスタＭ０〜Ｍ１５と、ダミービット線ＤＢＬとワード線ＷＬ０〜ＷＬ１５との交差部に配置され、ワード線ＷＬ０〜ＷＬ１５に接続されたダミーセルコントロールゲート,ダミーセルフローティングゲート及びダミーセルコントロールゲートとダミーセルフローティングゲートとの間のダミーセルゲート間絶縁膜を含む積層構造を有するダミーセルトランジスタＤＣ０〜ＤＣ１５とを備える。ここで、「コントロールゲート」,「フローティングゲート」及び「コントロールゲート」と「フローティングゲート」の間の「ゲート間絶縁膜」はいずれも通常の積層構造からなるスタックゲート構造を有する不揮発性半導体記憶装置のメモリセルトランジスタの構成要素に対応しているため、詳細な説明は省略する。又、「ダミーセルコントロールゲート」,「ダミーセルフローティングゲート」及び「ダミーセルコントロールゲート」と「ダミーセルフローティングゲート」との間の「ダミーセルゲート間絶縁膜」はいずれも通常の積層構造からなるスタックゲート構造を有する不揮発性半導体記憶装置のメモリセルトランジスタの構成要素と同様の構成要素に対応しているため、詳細な説明は省略する。
【００１５】
更に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、上述のＮＡＮＤ型のメモリセルアレイに対して、ダミーセルトランジスタＤＣ０〜ＤＣ１５の読み出しデータをダミーセルトランジスタＤＣ０〜ＤＣ１５に書き込まれた既知のパターンデータと比較し、ダミーセルトランジスタＤＣ０〜ＤＣ１５のしきい値電圧シフトの方向を把握し、しきい値シフトに応じて、モリセルトランジスタＭ０〜Ｍ１５の読み出ししきい値電圧を調整するワード線電圧トリミング回路１２（図３及び図６乃至図８参照）とを備える。
【００１６】
ＮＡＮＤセルユニット２４は、図１に詳細に示すように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線…ＢＬj-1，ＢＬj,…に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００１７】
一方、ＮＡＮＤダミーセルユニット２５は、図１に詳細に示すように、ダミーセルトランジスタＤＣ０〜ＤＣ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ダミービット線ＤＢＬに対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００１８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、ｐウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のメモリセルトランジスタを備えている。各メモリセルトランジスタＭ０〜Ｍ１５のソース・ドレイン拡散層を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線…ＢＬj-1，ＢＬj,…が延伸するカラム方向に直列に接続される。更に、ＮＡＮＤセルユニット２４は、ビット線…ＢＬj-1，ＢＬj,…に直交するワード線ＷＬ０〜ＷＬ１５が延伸するロウ方向に複数並列に配置されている。
【００１９】
ＮＡＮＤダミーセルユニット２５に関してもＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、ｐウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のメモリセルを備えている。各ダミーセルトランジスタＤＣ０〜ＤＣ１５のソース・ドレイン拡散層を介して複数個のダミーセルトランジスタＤＣ０〜ＤＣ１５がダミービット線ＤＢＬが延伸するカラム方向に直列に接続される。図１の例では、ＮＡＮＤダミーセルユニット２５は1個配置されている例が示されているが、ＮＡＮＤダミーセルユニット２５は、ビット線…ＢＬj-1，ＢＬj,…に直交するワード線ＷＬ０〜ＷＬ１５が延伸するロウ方向に複数並列に配置されていても良い。
【００２０】
又、図１から明らかなように、選択ゲートトランジスタＳＧ１のゲート電極には選択ゲート線ＳＧＤが接続され、選択ゲートトランジスタＳＧ２のゲート電極には選択ゲート線ＳＧＳが接続される。図１に示すように、選択ゲート線ＳＧＤ，ＳＧＳは、ＮＡＮＤセルユニット２４，ＮＡＮＤダミーセルユニット２５に対して、共通に接続されている。
【００２１】
同様に、ワード線ＷＬ０〜ＷＬ１５は、図１に示すように、ＮＡＮＤセルユニット２４，ＮＡＮＤダミーセルユニット２５に対して、共通に接続されている。
【００２２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、書き込み又は消去の対象となるメモリセルトランジスタＭ０〜Ｍ１５と、ダミーセルトランジスタＤＣ０〜ＤＣ１５が、それぞれ同一のワード線ＷＬ０〜ＷＬ１５に接続される点が特徴的な構成である。ダミーセルトランジスタＤＣ０〜ＤＣ１５を読み出して、しきい値電圧シフトの方向を把握し、このしきい値シフトに応じて、本体のメモリセルトランジスタＭ０〜Ｍ１５を読み出す際の読み出ししきい値電圧をシフトさせる。
【００２３】
ダミーセルトランジスタＤＣ０〜ＤＣ１５の読み出しデータを既知の特定データパターンと比較することにより、同一ページ上にある本体メモリセルトランジスタＭ０〜Ｍ１５にしきい値シフトによりエラーが発生したか否かを検出することが可能になる。ダミーセルトランジスタＤＣ０〜ＤＣ１５のエラーパターンにより本体メモリセルトランジスタＭ０〜Ｍ１５のしきい値シフトの方向を検出し、ワード線ＷＬ０〜ＷＬ１５に接続されたコントロールゲートに印加される電圧を微調整して再読み出しすることにより、正しい本体メモリセルトランジスタＭ０〜Ｍ１５のデータに訂正することが可能になる。
【００２４】
結果として、複数個のダミーセルトランジスタＤＣ０〜ＤＣ１５のデータ変化により、データを保持するメモリセルトランジスタＭ０〜Ｍ１５のしきい値シフトを検出する機能を有する不揮発性半導体記憶装置を提供することができる。
【００２５】
尚、第１の実施の形態に係る不揮発性半導体記憶装置の例では、図１に示すように、ＮＡＮＤセルユニット２４内で接続されるメモリセルトランジスタＭ０〜Ｍ１５の数は１６個の例が示されているが、１６個に限定される必要は無く、３２個、６４個、１２８個、２５６個等であっても、或いは８個、４個、２個等であっても良いことは勿論である。ＮＡＮＤダミーセルユニット２５内で接続されるダミーセルトランジスタＤＣ０〜ＤＣ１５の数は、ＮＡＮＤセルユニット２４内で接続されるメモリセルトランジスタＭ０〜Ｍ１５の数に対応していることが望ましい。更に又、配置されるダミーセルユニット２５の数は１個に限定必要は無く、メモリセルトランジスタＭ０〜Ｍ１５のしきい値シフトの検出性能を高くする上では、複数個並列に配列した方が良い。
【００２６】
図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、ＮＡＮＤメモリセル領域２６とＮＡＮＤダミーセル領域２７の配置を模式的に示すブロック構成図である。ＮＡＮＤメモリセル領域２６は、図１に示したＮＡＮＤセルユニット２４をロウ方向に複数個並列に配置した構成を備え、ＮＡＮＤダミーセル領域２７は、図１に示したＮＡＮＤダミーセルユニット２５をロウ方向に複数個並列に配置した構成を備える。図２（ａ）は、ＮＡＮＤダミーセル領域２７をＮＡＮＤメモリセル領域２６の片側にまとめて配置する構成例である。図２（ｂ）は、ＮＡＮＤメモリセル領域２６を複数個のブロックに分割し、各々分割されたＮＡＮＤメモリセル領域２６毎にＮＡＮＤダミーセル領域２７を配置する構成例を示す。
【００２７】
（全体ブロック構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０の全体構成は、図３に示される。本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０の主要な構成は、メモリセル領域１８とダミーセル領域２０を備えるメモリセルアレイ１と、ワード線電圧トリミング回路１２とを備える。ワード線電圧トリミング回路１２は、ダミーセルデータを既知のパターンデータと比較する比較回路３と、これらの比較データを蓄積するＲＯＭ９を内蔵し，メモリセル領域１８の読み出ししきい値シフトを制御するＣＰＵ７とを備える。図３の不揮発性半導体記憶装置１０は、例えば、外部のホスト回路２２に接続されてメモリカードを構成することができる。
【００２８】
不揮発性半導体記憶装置１０において、メモリセルアレイ１は図１及び図２に示したようなＮＡＮＤ型のＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルトランジスタがロウ方向及びカラム方向にマトリックス状に配置されている。メモリセルアレイ１内はメモリセル領域１８とダミーセル領域２０に分割されている。メモリセル領域１８は図２に示したＮＡＮＤメモリセル領域２６に対応し、ダミーセル領域２０はＮＡＮＤダミーセル領域２７に対応する。分割の方法は２分割に限らず、複数個に分割されていても良いことは、図２（ｂ）に示す例と同様である。
【００２９】
このメモリセルアレイ１には、ビット線を制御するためのビット線制御回路２と、ワード線を制御するためのワード線制御回路６が接続されている。
【００３０】
ビット線制御回路２は、ビット線…ＢＬj-1，ＢＬj,…に接続された複数のセンスアンプを含んでいる。このビット線制御回路２は、ビット線…ＢＬj-1，ＢＬj,…を介してメモリセルアレイ１中のメモリセルトランジスタＭ０〜Ｍ１５のデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルトランジスタの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルトランジスタに書き込み電圧を印加してメモリセルトランジスタに書き込みを行う。
【００３１】
ビット線制御回路２には、カラムデコーダ１３、データ入出力バッファ４が接続されている。ビット線制御回路２内のセンスアンプはカラムデコーダ１３によって選択される。センスアンプに読み出されたメモリセルトランジスタＭ０〜Ｍ１５のデータは、データ入出力バッファ４を介してデータ入出力端子５から外部のホスト回路２２へ出力される。
【００３２】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ１３によって選択されたビット線制御回路２に入力される。
【００３３】
ワード線制御回路６は、メモリセルアレイ１中のワード線ＷＬ０〜ＷＬ１５を選択し、選択されたワード線ＷＬ０〜ＷＬ１５に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００３４】
図３に示すように、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ１３、データ入出力バッファ４、及びワード線制御回路６は、ＣＰＵ７に接続され、このＣＰＵ７によって制御される。又、ＣＰＵ７は、制御信号入力端子８に接続され、外部のホスト回路２２から制御信号入力端子８を介して入力される制御信号によって制御される。
【００３５】
比較回路３は、ビット線制御回路２に接続され、ダミーセル領域２０のダミーセルデータを既知のパターンデータと比較し、比較した結果をＣＰＵ７内のＲＯＭ９に蓄積する。ＣＰＵ７は、ＲＯＭ９内に蓄積された比較データに基づいて、メモリセル領域１８の読み出ししきい値シフトを制御する。具体的には、書き込み又は消去の対象となるメモリセルトランジスタＭ０〜Ｍ１５と、ダミーセルトランジスタＤＣ０〜ＤＣ１５が、それぞれ同一のワード線ＷＬ０〜ＷＬ１５に接続されることから、ダミーセルトランジスタＤＣ０〜ＤＣ１５のデータを読み出して、しきい値電圧シフトの方向を把握し、このしきい値シフトに応じて、本体のメモリセルトランジスタＭ０〜Ｍ１５を読み出す際の読み出ししきい値電圧をシフトさせる。
【００３６】
ビット線制御回路２、カラムデコーダ１３、ワード線制御回路６、及びＣＰＵ７は書き込み回路、及び読み出し回路を構成している。
【００３７】
又、ＲＯＭ９を含むＣＰＵ７及び比較回路７は、メモリセルアレイ１内のダミーセル領域２０と共に、メモリセル領域１８内のメモリセルトランジスタのワード線電圧トリミング回路を構成する。
【００３８】
メモリセルアレイ１は、複数のブロックＢＬＫを含んでいる。各ブロックは、複数のＮＡＮＤセルユニット２４により構成され、このブロック単位でデータが消去される。
【００３９】
更に、メモリセルトランジスタＭ０〜Ｍ１５に対するデータの書き込み、読み出しは外部アドレスに応じて、ワード線ＷＬ０〜ＷＬ１５の内、例えば１本のワード線ＷＬが選択され、１ページ毎に行われる。１ページ分のメモリセルトランジスタから読み出されたデータは各ビット線…ＢＬj-1，ＢＬj,…を介して対応するセンスアンプにより検出される。
【００４０】
（ＮＡＮＤ型フラッシュメモリのフォーマット）
図４は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０に適用する、例えば、１２８ＭビットのＮＡＮＤ型フラッシュメモリのフォーマットを示している。このＮＡＮＤ型フラッシュメモリは、例えば１０２４個の物理的なメモリブロックに分割されている。１ページはデータの書き込み及び読み出しの基本的な単位である。１ページは５２８バイトにより構成され、この内５１２バイトはユーザが使用可能なデータ領域ＤＲであり、残りの１６バイトは冗長領域ＲＤＲである。この冗長領域ＲＤＲはエラー訂正符号及び管理情報等の格納に使用される。又、冗長領域ＲＤＲの一部のリザーブド領域にダミーセルトランジスタのダミーデータを蓄積することができる。或いは又、図４には図示されていないが、ダミーセルトランジスタのダミーデータを蓄積する領域としてαバイト分を余分に設定し、１ページを（５１２＋１６＋α）バイトにより設定することができる。
【００４１】
図５（ａ），（ｂ）は、図４に示すＮＡＮＤ型フラッシュメモリの物理フォーマットの一例を示している。図５（ａ）は、データ領域ＤＲの構成を示し、図５（ｂ）は、冗長領域ＲＤＲに書き込まれるシステムの管理データの例を示している。図５（ｂ）の例では、冗長領域ＲＤＲ内のリザーブド領域にダミーセルトランジスタのダミーデータを蓄積することができる。図５（ｂ）の冗長領域ＲＤＲ内のリザーブド領域を利用する場合には、ダミーセルトランジスタのダミーデータを蓄積する領域として４バイト分を冗長領域ＲＤＲの内部に設定し、１ページを（５１２＋１６）バイトにより設定することができる。
【００４２】
尚、図５（ｃ）は、図５（ｂ）におけるダミーセルトランジスタのダミーデータを蓄積するリザーブド領域を、例えば、外部のＲＯＭ９内に蓄積し、追加されたリザーブド領域ＲＤＲＡとして構成するフォーマット例を示している。図５（ｃ）の追加されたリザーブド領域ＲＤＲＡを利用する場合には、ダミーセルトランジスタのダミーデータを蓄積する領域としてｍバイト分を余分に設定し、ＮＡＮＤ型フラッシュメモリ全体として、（５１２＋１６＋ｍ）バイトとすることができる。
【００４３】
図５（ｂ）において、冗長領域ＲＤＲは、更に、データステータスフラグ、ブロックアドレス領域１，２を有している。このブロックステータスフラグは、１ブロックが３２ページにより構成されている場合、１ブロックについて３２ビット設けられている。即ち、各ページに１ビットのブロックステータスフラグが配置されている。このブロックステータスフラグに、対応するブロックが正常ブロックであるか、不良ブロックであるかを示すデータが書き込まれる。正常ブロックの場合、ブロックステータスフラグに“ＦＦｈ”が書き込まれる。
【００４４】
又、ブロックステータスフラグのデータに２ビット以上のデータ“０”が含まれた場合、そのブロックは不良ブロックであるものと判断するように定義されている。更に、出荷時に不良ブロックと判断された場合、ブロックステータスフラグに“００ｈ”が書き込まれる。ユーザが使用中に後発的に不良ブロックが発生した場合、そのブロックに対応するブロックステータスフラグに“Ｆ０ｈ”が書き込まれ、正常なブロックと区別される。ユーザ使用時において、メモリセルトランジスタに対して、例えば、書き込み或いは消去が正常に行われなかったと判断された場合、このメモリセルトランジスタを含む領域は、不良ブロックであると認識され、ブロックステータスフラグに不良ブロックである旨のデータが格納される。このため、不良ブロックを示すデータが書き込まれたブロックに格納されたデータは参照されなくなる。
【００４５】
又、冗長領域ＲＤＲは、エラー訂正用の符号を格納するＥＣＣ領域１及びＥＣＣ領域２を有し、このエラー訂正用の符号を用いて、リード時にデータが正常か否かを判断できるようになされている。このエラー訂正用の符号を用いてデータが訂正不可能である場合、このデータを含む領域は不良ブロックとして認識され、ブロックステータスフラグに不良ブロックである旨のマーキングが施される。このため、このブロックに格納されているデータは以後参照されなくなる。
【００４６】
（ワード線電圧トリミング回路）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、ワード線電圧トリミング機能を実現するためのワード線電圧トリミング回路１２は、図６に示すように、メモリセル領域１８とダミーセル領域２０を備えるメモリセルアレイ１に接続され、比較回路３を含むＣＰＵ７とＣＰＵ７に接続されるＲＯＭ９とを備える。ＣＰＵ７内の比較回路３は、ダミーセルデータを既知のパターンデータと比較し、比較した結果をＣＰＵ７に接続されたＲＯＭ９に蓄積する。ＣＰＵ７は、ＲＯＭ９内に蓄積された比較データに基づいて、メモリセル領域１８の読み出ししきい値シフトを制御する。具体的には、書き込み又は消去の対象となるメモリセルトランジスタＭ０〜Ｍ１５と、ダミーセルトランジスタＤＣ０〜ＤＣ１５が、それぞれ同一のワード線ＷＬ０〜ＷＬ１５に接続されることから、ダミーセルトランジスタＤＣ０〜ＤＣ１５のデータを読み出して、しきい値電圧シフトの方向を把握し、このしきい値シフトに応じて、本体のメモリセルトランジスタＭ０〜Ｍ１５を読み出す際の読み出ししきい値電圧をシフトさせる。
【００４７】
図７は、図３に示した本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０内から、図６とは別のワード線電圧トリミング回路１２を抽出して示したブロック構成図である。図６の構成との差は、比較回路３をＣＰＵ７の外部に配置し、ＲＯＭ９をＣＰＵ７の内部に配置した点である。変形例として、比較回路３及びＲＯＭ９を共にＣＰＵ７の内部に配置しても良い。或いは又、比較回路３及びＲＯＭ９を共にＣＰＵ７の外部に配置しても良いことは勿論である。更に又、図６及び図７の例では、ＲＯＭ９を配置しているが、図５（ｂ）において示したように、冗長領域ＲＤＲ内のリザーブド領域を利用することもできる。この場合には、特にＲＯＭ９を配置する必要はないため、構成が簡略化されるという利点がある。
【００４８】
更に別のワード線電圧トリミング回路１２のブロック構成例は、図８に示すように、メモリセル領域１８とダミーセル領域２０を備えるメモリセルアレイ１に接続され、参照回路２１とコマンド回路２３と備える。図８に示すワード線電圧トリミング回路１２では、不揮発性半導体記憶装置１０の外部にコマンド回路２３を配置し、不揮発性半導体記憶装置１０の内部に配置された参照回路２１において比較参照されたダミーセルトランジスタのダミーデータに基づいて外部のコマンド回路２３を動作させて、メモリセル領域１８内のメモリセルトランジスタに印加するワード線電圧をトリミングする機能を有する。図８の例では、図５（ｂ）において示したように、冗長領域ＲＤＲ内のリザーブド領域を利用することから、ＲＯＭ９を配置していない。尚、図８の参照回路２１は、図７における比較回路３と同様に構成しても良い。又、コマンド回路２３は、ＣＰＵ７と同様に構成しても良い。
【００４９】
（ワード線電圧トリミング動作）
ＮＡＮＤ型フラッシュメモリにおいてオーバープログラムや微小リークによりメモリセルトランジスタのしきい値がシフトする場合、同一ページ上にあるメモリセルトランジスタのしきい値は同じ方向にシフトする傾向がある。このことから、各ページ毎に、データを記憶する本体メモリセルトランジスタとは別に、複数個のダミーセルトランジスタを配置し、特定のデータパターンを書き込む。このダミーセルトランジスタのデータがどのように変化するかをモニターし、本体メモリセルトランジスタから正しいメモリセルデータが読み出せなくなったときにそのページのメモリセルトランジスタのしきい値が高くなる方向にシフトしたのか、低くなる方向にシフトしたのかを検出する。検出された結果により、データを読み出すときにコントロールゲートに接続されたワード線ＷＬに印加される電圧を微調整して再度読み出しを行う。
【００５０】
複数個のＮＡＮＤダミーセルユニットを含むＮＡＮＤダミーセル領域２７を、ＮＡＮＤメモリセル領域２６の片側に配置する本発明の第１の実施の形態に係る不揮発性半導体装置のメモリセルアレイの回路構成を図９に示す。
【００５１】
ＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤメモリセル領域２６からなる本体セル部分に関しては、通常１ページあたりのデータサイズは５２８バイト(データ部５１２バイト＋冗長部１６バイト)、或いは２１１２バイト(データ部２０４８バイト＋冗長部６４バイト)となっている。本発明の第１の実施の形態に係る不揮発性半導体装置においては、このようなＮＡＮＤメモリセル領域２６に対して、複数個のＮＡＮＤダミーセルユニットを含むＮＡＮＤダミーセル領域２７を、例えばαバイト分追加して１ページを構成する。したがって、メモリセルフォーマットは、データ部５１２バイト＋冗長部１６バイト＋ダミーセル部αバイト或いは、データ部２０４８バイト＋冗長部６４バイト＋ダミーセル部４αバイトとして構成することができる。
【００５２】
（消去動作時）
ＮＡＮＤメモリセル領域２６からなる本体メモリセルトランジスタ部分のメモリブロックが消去される際には、そのメモリブロックに含まれるすべてのページのダミーセルトランジスタも同じように消去される。
【００５３】
（書き込み動作時）
図１０に本発明の第１の実施の形態に係る不揮発性半導体装置に適用するデータ書き込み例を示す。ＮＡＮＤメモリセル領域２６からなる本体メモリセルトランジスタ部分が書き込みされた際には、書き込まれたデータがどんなデータにも関わらず、同一ページのダミーセルトランジスタには、“０”と“１”の両データからなる既知のデータが書き込まれる。同一ページのダミーセルトランジスタのデータ書き込みとしては、例えば、“０１０１０１０１０１０１０１０１・・・・・”，或いは、“００００００００１１１１１１１１・・・・・”のようなパターンを利用することができる。
【００５４】
（読み出し動作時）
図１１に、データ“０”，“１”それぞれのメモリセルトランジスタのしきい値電圧Ｖthの分布と、読み出し時のワード線電圧ＶＷＬの例を示す。それぞれのデータのしきい値電圧分布の中間のワード線電圧ＶＷＬをワード線ＷＬに印加することにより、データ“０”のメモリセルトランジスタはオフ、データ“１”のメモリセルトランジスタはオンとなり、“０”，“１”それぞれのデータを正しく識別することができる。
【００５５】
図１２に、メモリセルトランジスタのしきい値電圧Ｖthが低レベルシフトしたときの分布例を示す。この例では、データ“０”の分布が読み出し時のワード線電圧ＶＷＬを越える(下回る)ところまでシフトしており、一部のデータ“０”のメモリセルトランジスタがデータ“１”のメモリセルトランジスタとして誤って読み出される。
【００５６】
図１３に、ワード線電圧ＶＷＬ１をワード線電圧ＶＷＬ２に微調整して再読み出しする例を示す。ダミーセルトランジスタのデータの変化をモニターして、そのページのメモリセルトランジスタのしきい値Ｖthがどのようにシフトしたかを検出する。その結果により、
本発明の第１の実施の形態に係る不揮発性半導体記憶装置が備えるワード線電圧トリミング回路のトリミング機能を用いて、シフトしたデータ“０”，“１”それぞれの分布の中間にワード線電圧ＶＷＬ２を設定することにより、データ“０”と“１”が正しく読み出されるようになる。
【００５７】
図１４に、メモリセルトランジスタのしきい値電圧Ｖthが高レベルシフトしたときの別の分布例を示す。この例では、データ“１”の分布が読み出し時のワード線電圧ＶＲＥＡＤを越える(上回る)ところまでシフトしており、一部のデータ“１”のメモリセルトランジスタがデータ“０”のメモリセルトランジスタとして誤って読み出される。したがって、（ａ）の状態から（ｂ）の状態に示すように、読み出し時のワード線電圧ＶＲＥＡＤを微調整して再読み出しする。ダミーセルトランジスタのデータの変化をモニターして、そのページのメモリセルトランジスタのしきい値Ｖthがどのようにシフトしたかを検出する。その結果により、本発明の第１の実施の形態に係る不揮発性半導体記憶装置が備えるワード線電圧トリミング回路のトリミング機能を用いて、シフトしたデータ“０”，“１”それぞれの分布の中間にワード線電圧ＶＲＥＡＤを設定することにより、データ“０”と“１”が正しく読み出されるようになる。
【００５８】
（コントロール手法の例）
以下に、ダミーセルトランジスタによりメモリセルトランジスタのしきい値のシフトを検出する手法を用いたデータ読み出し手順の例を示す。
【００５９】
ＮＡＮＤメモリセル領域２６に含まれる本体メモリセルトランジスタを読み出すときには、誤り訂正符号回路（ＥＣＣ）或いは誤り検出符号回路（ＥＤＣ）で少数ビットのエラーの訂正、検出を行う。それと同時にダミーセルトランジスタのデータも読み出し、書き込まれていた既知の特定データに誤りがないか検証する。
【００６０】
ダミーセルトランジスタのエラービット数が、あらかじめ設定しておいた基準値をこえていた場合、そのページのメモリセルトランジスタ全体に共通のデータ破壊が生じたと判断し、以下の処置を行う。
【００６１】
ダミーセルトランジスタのデータのうち特定数を超える複数の“０”データ(“１”データ)がエラーとなっていた場合、そのページ全体のメモリセルトランジスタのしきい値が、データ“０”→“１”(“１”→“０”)となる方向にシフトしたと判断する。そして、データを読み出すページのワード線ＷＬに印加されるワード線電圧を微調整し、トリミング動作前のワード線電圧レベルよりも“１”データ(“０”データ)のしきい値に近づく方向へシフトさせて、再度本体メモリセルトランジスタとダミーセルトランジスタのデータを読み出す。
【００６２】
ダミーセルトランジスタのエラービット数が、基準値を下回っていた場合、本体メモリセルトランジスタのデータも修正されて正しいデータが読み出されたと判断する。
【００６３】
本発明の第１の実施の形態に係る半導体記憶装置によれば、少数ビットのエラーの訂正、検出を行うＥＣＣ、ＥＤＣでは対処できないような、ダミーセルトランジスタのエラービット数が、あらかじめ設定しておいた基準値をこえていた場合にも対処することができ、あらかじめ設定しておいた基準値をこえたエラーの救済も可能である。
【００６４】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のトリミング動作は、図１５に示す様に簡略化されたフローチャート図として表すことができる。
【００６５】
即ち、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作方法は、例えば、共通のワード線ＷＬ０〜ＷＬ１５に接続したメモリセルトランジスタＭ０〜Ｍ１５とダミーセルトランジスタＤＣ０〜ＤＣ１５とを備える不揮発性半導体記憶装置において、以下のステップを有する。
【００６６】
（ａ）まず、ステップＳ０において、メモリセルトランジスタ及びダミーセルトランジスタの読み出し命令を開始する。
【００６７】
（ｂ）次に、ステップＳ１において、メモリセルトランジスタのデータを読み出す。
【００６８】
（ｃ）次に、ステップＳ２において、メモリセルトランジスタと共通のワード線に接続されたダミーセルトランジスタのデータを読み出し、特定のデータパターンを書き込まれたダミーセルトランジスタのデータがどのように変化するかを比較しモニターする。
【００６９】
（ｄ）次に、ステップＳ３において、本体メモリセルトランジスタから正しいメモリセルデータが読み出せるかどうかを判断する。
【００７０】
（ｅ）ステップＳ３において、ＮＯである場合には、ステップＳ４に移行し、検出された結果により、データを読み出すときにコントロールゲートに接続されたワード線ＷＬに印加されるワード線電圧を微調整して、ステップＳ１に移行し、再度読み出しを行う。
【００７１】
（ｆ）ステップＳ３において、ＹＥＳである場合には、ステップＳ５に移行し、本体メモリセルトランジスタから正しいメモリセルデータが読み出されたとして終了する。
【００７２】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のトリミング動作は、図１６に示すように、図１５に比較し更に詳細なフローチャート図として表すことができる。
【００７３】
（ａ）まず、ステップＳ０において、メモリセルトランジスタ及びダミーセルトランジスタの読み出し命令を開始する。
【００７４】
（ｂ）次に、ステップＳ１において、メモリセルトランジスタのデータを読み出す。
【００７５】
（ｃ）次に、ステップＳ２において、ダミーセルトランジスタのデータを読み出し、特定のデータパターンを書き込まれたダミーセルトランジスタのデータがどのように変化するかを比較しモニターする。
【００７６】
（ｄ）次に、ステップＳ３において、本体メモリセルトランジスタから正しいメモリセルデータが読み出せるかどうかを判断する。
【００７７】
（ｅ）ステップＳ３において、ＮＯである場合には、ステップＳ６に移行し、検出された結果により、データ“０”がデータ“１”と読み出し誤動作しているかどうかを判断する。
【００７８】
（ｆ１）次に、ステップＳ６において、ＹＥＳであるならば、読み出しワード線電圧ＶＷＬを微調整し、“１”データ側にシフトするようにトリミングし、ステップＳ１へ移行し、再度読み出しを行う。
【００７９】
（ｆ２）ステップＳ６において、ＮＯであるならば、読み出しワード線電圧ＶＷＬを微調整し、“０”データ側にシフトするようにトリミングし、ステップＳ１に移行し、再度読み出しを行う。
【００８０】
（ｇ）ステップＳ３において、ＹＥＳである場合には、ステップＳ５に移行し、本体メモリセルトランジスタから正しいメモリセルデータが読み出されたとして終了する。
【００８１】
（多値論理動作）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、多値論理データを取り扱うこともできる。例えば、図１７に示すように、“０１”，“００”，“１０”，“１１”で表される４値論理のしきい値電圧分布を利用することによって、４値論理データを取り扱うことができる。
【００８２】
更に又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置に適用する多値ＮＡＮＤ型不揮発性メモリの動作方法として、図１７内に示すように、偶数ページを割り当てる下位ビットに常にデータ“１”を書き込み、奇数ページを割り当てる上位ビットにデータを格納するようにすれば、４値のメモリセルを２値として使用することもできる。
【００８３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置に適用する多値ＮＡＮＤ型不揮発性メモリの構成は、例えば、２値コードを記憶する領域と４値ユーザデータを記憶する領域とから構成することもできる。２値コードを記憶する領域内においては、奇数ページは不使用とし、偶数ページにのみ２値データとしてのコード情報を記憶する。一方、４値ユーザデータを記憶する領域内においては、４値データとしてユーザデータを偶数ページ，奇数ページのいずれにも記憶する構成を採用する。
【００８４】
図１８は、４値論理データを適用する本発明の第１の実施の形態に係る不揮発性半導体記憶装置のトリミング動作において、連続するメモリセルユニット４６に対して、“１１”，“１０”，“００”，“０１”で表される繰り返しパターンを配置する例を示す。
【００８５】
複数個のＮＡＮＤダミーセルユニットを含むＮＡＮＤダミーセル領域２７を、ＮＡＮＤメモリセル領域２６の片側に配置する本発明の第１の実施の形態に係る不揮発性半導体装置のメモリセルアレイの回路構成において、ＮＡＮＤダミーセルユニットに対して、“１１”，“１０”，“００”，“０１”で表される４値論理の繰り返しパターンの配置例を図１９に示す。
【００８６】
４値論理のＮＡＮＤ型フラッシュメモリにおいても、ＮＡＮＤメモリセル領域２６からなる本体メモリセルトランジスタ部分に関しては、通常１ページあたりのデータサイズは５２８バイト(データ部５１２バイト＋冗長部１６バイト)、或いは２１１２バイト(データ部２０４８バイト＋冗長部６４バイト)となっている。本発明の第１の実施の形態に係る不揮発性半導体装置においては、このような４値論理のＮＡＮＤメモリセル領域２６に対して、複数個のＮＡＮＤダミーセルユニットを含む４値論理のＮＡＮＤダミーセル領域２７を、例えばαバイト分追加して１ページを構成する。したがって、メモリセルフォーマットは、データ部５１２バイト＋冗長部１６バイト＋ダミーセル部αバイト或いは、データ部２０４８バイト＋冗長部６４バイト＋ダミーセル部４αバイトとして構成する。
【００８７】
（メモリカードへの適用例）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリカードへの適用例は、図２０に示す様に表される。図２０は、ホスト回路２２とメモリカード１６を含む構成を示すブロック図である。ホスト回路２２は、接続されるメモリカード１６に対してアクセスを行うためのハードウェア及びソフトウェア（システム）を備えている。ここで、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す図９或いは図１９と同様に、ＮＡＮＤメモリセル領域２６とＮＡＮＤダミーセル領域２７に分割されているが、ここでは図示を省略する。
【００８８】
メモリカード１６は、ホスト回路２２に接続されたときに電源供給を受けて動作し、ホスト回路２２からのアクセスに応じた処理を行う。このメモリカード１６は、更にコントローラ１５を備える。
【００８９】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１は、ＮＡＮＤメモリセル領域２６とＮＡＮＤダミーセル領域２７を含み、例えば、０．０９μｍプロセス技術を用いて製作される。即ち、ＮＡＮＤ型フラッシュメモリのデザインルールは、０．０１μｍ未満となっている。
【００９０】
コントローラ１５は、ＣＰＵ７及びＲＯＭ９の他に、メモリインタフェース部１３０、ホストインタフェース部１２０、バッファ１４、及びＲＡＭ１１を搭載している。ＣＰＵ７は、図６と同様に比較回路３を内蔵している。また、コントローラ１５は、ＮＡＮＤ型フラッシュメモリ１内部の物理状態（何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、或いは、何処のブロックが消去状態であるか）を管理するものとして構築されている。
【００９１】
メモリインタフェース部１３０は、コントローラ１５とメモリセルアレイ１との間のインタフェース処理を行うものである。ホストインタフェース部１２０は、コントローラ１５とホスト回路２２との間のインタフェース処理を行うものである。
【００９２】
バッファ１４は、ホスト回路２２から送られてくるデータをメモリセルアレイ１へ書き込む際に、一定量のデータ（例えば１ページ分）を一時的に記憶したり、メモリセルアレイ１から読み出されるデータをホスト回路２２へ送り出す際に、一定量のデータを一時的に記憶したりするものである。
【００９３】
ＣＰＵ７は、メモリカード１６全体の動作を制御し、例えば、メモリカード１６が電源供給を受けた際に、ＲＯＭ９の中に格納されている制御プログラム等のファームウェアに従って所定の処理を実行することにより、各種のテーブルをＲＡＭ１１上で作成したり、ホスト回路２２から書き込みコマンド，読み出しコマンド，消去コマンドを受けてメモリセルアレイ１のＮＡＮＤメモリセル領域２６上の該当領域に対するアクセスを実行したり、バッファ１４を通じたデータ処理を制御したりする。
【００９４】
ＲＯＭ９は、ＣＰＵ７により使用される制御プログラム等を格納するメモリである。
【００９５】
比較回路３は、ダミーセルデータを既知のパターンデータと比較し、比較した結果をＣＰＵ７に接続されたＲＯＭ９に蓄積する。ＣＰＵ７は、ＲＯＭ９内に蓄積された比較データに基づいて、ＮＡＮＤメモリセル領域２６の読み出ししきい値シフトを制御する。具体的には、書き込み又は消去の対象となるメモリセルトランジスタと、ダミーセルトランジスタが、それぞれ同一のワード線に接続されることから、ダミーセルトランジスタのデータを読み出して、しきい値電圧シフトの方向を把握し、このしきい値シフトに応じて、本体のメモリセルトランジスタを読み出す際の読み出ししきい値電圧をシフトさせる。
【００９６】
ＲＡＭ１１は、ＣＰＵ７の作業エリアとして使用され、各種のテーブルを記憶するメモリである。
【００９７】
ＮＡＮＤメモリセル領域２６に関しては、通常１ページあたりのデータサイズは５２８バイト(データ部５１２バイト＋冗長部１６バイト)、或いは２１１２バイト(データ部２０４８バイト＋冗長部６４バイト)となっている。当然のことながら、図５（ｂ）において説明したように、ダミーセルトランジスタのダミーデータを蓄積する領域として４バイト分を冗長領域ＲＤＲの内部に設定し、ＮＡＮＤ型フラッシュメモリ全体として、５２８バイト(データ部５１２バイト＋冗長部１６バイト)、或いは２１１２バイト(データ部２０４８バイト＋冗長部６４バイト)とすることができる。更に又、このようなＮＡＮＤメモリセル領域２６に対して、複数個のＮＡＮＤダミーセルユニットを含むＮＡＮＤダミーセル領域２７を、例えばαバイト分追加して１ページを構成しても良い。この場合、メモリセルフォーマットは、データ部５１２バイト＋冗長部１６バイト＋ダミーセル部αバイト或いは、データ部２０４８バイト＋冗長部６４バイト＋ダミーセル部４αバイトとして構成することができる。
【００９８】
[第２の実施の形態]
（ＡＮＤ型メモリセルアレイ）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置として、ＡＮＤ型のメモリセルアレイの回路構成を図２１に示す。ＡＮＤセルユニット２８は、図２１に示すように、ビット線・・・ＢＬj-1，ＢＬj,・・・が延伸するカラム方向に並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj,・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。ＡＮＤセルユニット２８内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続し、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ＡＮＤセルユニット２８は、ビット線・・・ＢＬj-1，ＢＬj,・・・に対して直交するワード線ＷＬ０〜ＷＬ１５が延伸するロウ方向に複数個並列に配置されて、ＡＮＤメモリセル領域３０を構成する。
【００９９】
一方、ＡＮＤダミーセルユニット２９は、図２１に示すように、ダミービット線ＤＢＬが延伸するカラム方向に並列に接続されたダミーセルトランジスタＤＣ０〜ＤＣ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ダミービット線ＤＢＬに対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。ＡＮＤダミーセルユニット２９内において、ダミーセルトランジスタＤＣ０〜ＤＣ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続し、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各ダミーセルトランジスタＤＣ０〜ＤＣ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。図２１の例では、ＡＮＤダミーセルユニット２９は１個配置されているが、ワード線ＷＬ０〜ＷＬ１５が延伸するロウ方向に複数並列に配置されていても良い。この場合、ＡＮＤダミーセルユニット２９は、ワード線ＷＬ０〜ＷＬ１５が延伸するロウ方向に複数個並列に配置されて、ＡＮＤダミーセル領域３１を構成する。
【０１００】
又、図２１から明らかなように、選択ゲートトランジスタＳＧ１のゲート電極には選択ゲート線ＳＧＤが接続され、選択ゲートトランジスタＳＧ２のゲート電極には選択ゲート線ＳＧＳが接続される。選択ゲート線ＳＧＤ，ＳＧＳは、ＡＮＤセルユニット２８，ＡＮＤダミーセルユニット２９に対して、共通に接続されている。
【０１０１】
同様に、ワード線ＷＬ０〜ＷＬ１５は、ＡＮＤセルユニット２８，ＡＮＤダミーセルユニット２９に対して、共通に接続されている。
【０１０２】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置における全体構成、ワード線電圧トリミング回路及びワード線電圧トリミング動作、メモリセルフォーマット等も、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に構成することができる。
【０１０３】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置によれば、書き込み又は消去の対象となるメモリセルトランジスタＭ０〜Ｍ１５と、ダミーセルトランジスタＤＣ０〜ＤＣ１５が、それぞれ同一のワード線ＷＬ０〜ＷＬ１５に接続される点が特徴的な構成である。ダミーセルトランジスタＤＣ０〜ＤＣ１５を読み出して、しきい値電圧シフトの方向を把握し、このしきい値シフトに応じて、本体のメモリセルトランジスタＭ０〜Ｍ１５を読み出す際の読み出ししきい値電圧をシフトさせる。
【０１０４】
ダミーセルトランジスタＤＣ０〜ＤＣ１５の読み出しデータを既知の特定データパターンと比較することにより、同一ページ上にある本体メモリセルトランジスタＭ０〜Ｍ１５にしきい値シフトによりエラーが発生したか否かを検出することが可能になる。ダミーセルトランジスタＤＣ０〜ＤＣ１５のエラーパターンにより本体メモリセルトランジスタＭ０〜Ｍ１５のしきい値シフトの方向を検出し、ワード線ＷＬ０〜ＷＬ１５に接続されたコントロールゲートに印加されるワード線電圧を微調整して再読み出しすることにより、正しい本体メモリセルトランジスタＭ０〜Ｍ１５のデータに訂正することが可能になる。
【０１０５】
結果として、複数個のダミーセルトランジスタＤＣ０〜ＤＣ１５のデータ変化により、データを保持するメモリセルトランジスタＭ０〜Ｍ１５のしきい値シフトを検出する機能を有する不揮発性半導体記憶装置を提供することができる。
【０１０６】
尚、第２の実施の形態に係る不揮発性半導体記憶装置の例では、図２１に示すように、ＡＮＤセルユニット２８内で接続されるメモリセルトランジスタＭ０〜Ｍ１５の数は１６個の例が示されているが、１６個に限定される必要は無く、３２個、６４個、１２８個、２５６個等であっても、或いは８個、４個、２個等であっても良いことは勿論である。ＡＮＤダミーセルユニット２９内で接続されるダミーセルトランジスタＤＣ０〜ＤＣ１５の数は、ＡＮＤセルユニット２８内で接続されるメモリセルトランジスタＭ０〜Ｍ１５の数に対応していることが望ましい。更に又、配置されるＡＮＤダミーセルユニット２９の数は１個に限定する必要は無く、メモリセルトランジスタＭ０〜Ｍ１５のしきい値シフトの検出性能を高くする上では、複数個並列に配列した方が良い。
【０１０７】
図２２は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、ＡＮＤメモリセル領域３０とＡＮＤダミーセル領域３１の配置を模式的に示すブロック構成図である。ＡＮＤメモリセル領域３０は、図２１に示したＡＮＤセルユニット２８をロウ方向に複数個並列に配置した構成を備え、ＡＮＤダミーセル領域３１は、図２１に示したＡＮＤダミーセルユニット２９をロウ方向に複数個並列に配置した構成を備える。図２２（ａ）は、ＡＮＤダミーセル領域３１をＡＮＤメモリセル領域３０の片側にまとめて配置する構成例である。図２２（ｂ）は、ＡＮＤメモリセル領域３０を複数個のブロックに分割し、各々分割されたＡＮＤメモリセル領域３０毎にＡＮＤダミーセル領域３１を配置する構成例を示す。
【０１０８】
[第３の実施の形態]
（ＮＯＲ型メモリセルアレイ）
本発明の第３の実施の形態に係る半導体記憶装置として、ＮＯＲ型のメモリセルアレイの回路構成を図２３に示す。
【０１０９】
図２３において、点線で囲まれた３２がＮＯＲセルユニットを示す。ＮＯＲセルユニット３２内において、隣接する２つのメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…の共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線…ＢＬj-2，ＢＬj-1，…に接続されている。更に、ビット線…ＢＬj-2，ＢＬj-1，…に直交するワード線…ＷＬi-1，ＷＬi，ＷＬi+1…が延伸するロウ方向にＮＯＲセルユニット３２が並列配列されており、各ワード線…ＷＬi-1，ＷＬi，ＷＬi+1…が複数のＮＯＲセルユニット３２間で、メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…のゲートを共通に接続している。ＮＯＲセルユニット３２は、ワード線…ＷＬi-1，ＷＬi，ＷＬi+1…が延伸するロウ方向に並列配列されて、ＮＯＲメモリセル領域３４を構成する。
【０１１０】
同様に、図２３において、点線で囲まれた３３がＮＯＲダミーセルユニットを示す。ＮＯＲダミーセルユニット３３内において、隣接する２つのダミーセルトランジスタＤＣ０，ＤＣ１，ＤＣ２，…の共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してダミービット線ＤＢＬ0，ＤＢＬ1，ＤＢＬ2…に接続されている。更にダミービット線ＤＢＬ0，ＤＢＬ1，ＤＢＬ2…に直交するワード線…ＷＬi-1，ＷＬi，ＷＬi+1…が延伸するロウ方向にＮＯＲダミーセルユニット３３が並列配列されており、各ワード線…ＷＬi-1，ＷＬi，ＷＬi+1…が複数のＮＯＲダミーセルユニット３３間で、ダミーセルトランジスタＤＣ０，ＤＣ１，ＤＣ２，…のゲートを共通に接続している。ＮＯＲダミーセルユニット３３は、ワード線…ＷＬi-1，ＷＬi，ＷＬi+1…が延伸するロウ方向に複数個並列に配置されて、ＮＯＲダミーセル領域３５を構成する。
【０１１１】
ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【０１１２】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置における全体構成、ワード線電圧トリミング回路及びワード線電圧トリミング動作、メモリセルフォーマット等も、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に構成することができる。
【０１１３】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置によれば、書き込み又は消去の対象となるメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…と、ダミーセルトランジスタＤＣ０，ＤＣ１，ＤＣ２，…が、それぞれ同一のワード線…ＷＬi-1，ＷＬi，ＷＬi+1…に接続される点が特徴的な構成である。ダミーセルトランジスタＤＣ０，ＤＣ１，ＤＣ２，…を読み出して、しきい値電圧シフトの方向を把握し、このしきい値シフトに応じて、本体のメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…を読み出す際の読み出ししきい値電圧をシフトさせる。
【０１１４】
ダミーセルトランジスタＤＣ０，ＤＣ１，ＤＣ２，…の読み出しデータを既知の特定データパターンと比較することにより、同一ページ上にある本体メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…にしきい値シフトによりエラーが発生したか否かを検出することが可能になる。ダミーセルトランジスタＤＣ０，ＤＣ１，ＤＣ２，…のエラーパターンにより本体メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…のしきい値シフトの方向を検出し、ワード線…ＷＬi-1，ＷＬi，ＷＬi+1…に接続されたコントロールゲートに印加される電圧を微調整して再読み出しすることにより、正しい本体メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…のデータに訂正することが可能になる。
【０１１５】
結果として、複数個のダミーセルトランジスタＤＣ０，ＤＣ１，ＤＣ２，…のデータ変化により、データを保持するメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…のしきい値シフトを検出する機能を有する不揮発性半導体記憶装置を提供することができる。
【０１１６】
尚、第３の実施の形態に係る不揮発性半導体記憶装置の例では、図２３に示すように、ＮＯＲセルユニット３２内で接続されるメモリセルトランジスタＭ０，Ｍ１，Ｍ２，…の数は、ＮＯＲダミーセルユニット３３内で接続されるダミーセルトランジスタＤＣ０，ＤＣ１，ＤＣ２…の数に対応していることが望ましい。更に又、配置されるＮＯＲダミーセルユニット３３の数は１個に限定する必要は無く、メモリセルトランジスタＭ０，Ｍ１，Ｍ２，…のしきい値シフトの検出性能を高くする上では、複数個並列に配列した方が良い。
【０１１７】
図２４は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ＮＯＲメモリセル領域３４とＮＯＲダミーセル領域３５の配置を模式的に示すブロック構成図である。ＮＯＲメモリセル領域３４は、図２３に示したＮＯＲセルユニット３２をロウ方向に複数個並列に配置した構成を備え、ＮＯＲダミーセル領域３５は、図２３に示したＮＯＲダミーセルユニット３３をロウ方向に複数個並列に配置した構成を備える。図２４（ａ）は、ＮＯＲダミーセル領域３５をＮＯＲメモリセル領域３４の片側にまとめて複数個配置する構成例を示す。図２４（ｂ）は、ＮＯＲメモリセル領域３４を複数個のブロックに分割し、各々分割されたＮＯＲメモリセル領域３４毎にＮＯＲダミーセル領域３５を配置する構成例を示す。
【０１１８】
[第４の実施の形態]
（２トランジスタ／セル型のメモリセルアレイ）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置として、２トランジスタ／セル型のメモリセルアレイの回路構成を図２５に示す。
【０１１９】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置の例では、２トランジスタ／セル型の構造を基本構造としており、ｐウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのドレイン領域は拡散層を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域は拡散層を介して選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、拡散層を介してソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル型のメモリセルがソース線ＳＬを中心線として、ビット線ＢＬ0,ＢＬ1,ＢＬ2,ＢＬ3…が延伸するカラム方向に折り返して配置される。このように折り返して配置される２段の２トランジスタ／セル型のメモリセルトランジスタが、更にビット線ＢＬ0,ＢＬ1,ＢＬ2,ＢＬ3…が延伸するカラム方向に複数個直列に配置されて、２トランジスタ／セル・セルユニット３６を構成する。更に、２トランジスタ／セル・セルユニット３６は、ビット線ＢＬ0,ＢＬ1,ＢＬ2,ＢＬ3…に対して直交して配置されるワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…が延伸するロウ方向に並列に配置されて、図２５に示すように、２トランジスタ／セル・メモリセル領域３８を構成している。
【０１２０】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置の例では、図２５に示すように、２トランジスタ／セル・ダミーセル領域３９を２トランジスタ／セル・メモリセル領域３８に隣接して配置している。２トランジスタ／セル・ダミーセル領域３９においても、同様に２トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のダミーセルトランジスタＤＣＴを備えている。ダミーセルトランジスタＤＣＴのドレイン領域は拡散層を介してビット線コンタクトＣＢに接続され、ダミーセルトランジスタＤＣＴのソース領域は拡散層を介してダミー選択トランジスタＤＳＴのドレイン領域に接続されている。又、ダミー選択トランジスタＤＳＴのソース領域は、拡散層を介してソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル型のダミーセルがソース線ＳＬを中心線として、ダミービット線ＤＢＬ0,ＤＢＬ1…が延伸するカラム方向に折り返して配置される。このように折り返して配置される２段の２トランジスタ／セル型のダミーセルが、更にダミービット線ＤＢＬ0,ＤＢＬ1…が延伸するカラム方向に複数個直列に配置されて、２トランジスタ／セル・ダミーセルユニット３７を構成する。更に、２トランジスタ／セル・ダミーセルユニット３７は、ダミービット線ＤＢＬ0,ＤＢＬ1…に対して直交して配置されるワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…が延伸するロウ方向に並列に配置されて、図２５に示すように、２トランジスタ／セル・ダミーセル領域３９を構成している。
【０１２１】
メモリセルトランジスタＭＴと選択トランジスタＳＴからなる２トランジスタ／セル型のメモリセルに着目すると、２トランジスタ／セル型のメモリセルは、ワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…が延伸するロウ方向に並列に配置されて、メモリセルブロック４４を構成する。１つのメモリセルブロック４４内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲートに共通に接続され、ページ単位４５を構成している。尚、複数のメモリセルブロック４４内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴ及びダミー選択トランジスタＤＳＴのゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。
【０１２２】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置における全体構成、ワード線電圧トリミング回路及びワード線電圧トリミング動作、メモリセルフォーマット等も、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に構成することができる。
【０１２３】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置によれば、書き込み又は消去の対象となるメモリセルトランジスタＭＴと、ダミーセルトランジスタＤＣＴが、それぞれ同一のワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…に接続される点が特徴的な構成である。ダミーセルトランジスタＤＣＴを読み出して、しきい値電圧シフトの方向を把握し、このしきい値シフトに応じて、本体のメモリセルトランジスタＭＴを読み出す際の読み出ししきい値電圧をシフトさせる。
【０１２４】
ダミーセルトランジスタＤＣＴの読み出しデータを既知の特定データパターンと比較することにより、同一ページ上にある本体メモリセルトランジスタＭＴにしきい値シフトによりエラーが発生したか否かを検出することが可能になる。ダミーセルトランジスタＤＣＴのエラーパターンにより本体メモリセルトランジスタＭＴのしきい値シフトの方向を検出し、ワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…に接続されたコントロールゲートに印加されるワード線電圧を微調整して再読み出しすることにより、正しい本体メモリセルトランジスタＭＴのデータに訂正することが可能になる。
【０１２５】
結果として、複数個のダミーセルトランジスタＤＣＴのデータ変化により、データを保持するメモリセルトランジスタＭＴのしきい値シフトを検出する機能を有する不揮発性半導体記憶装置を提供することができる。
【０１２６】
図２６は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、２トランジスタ／セル・メモリセル領域３８と２トランジスタ／セル・ダミーセル領域３９の配置を模式的に示すブロック構成図である。２トランジスタ／セル・メモリセル領域３８は、図２５に示した２トランジスタ／セル・セルユニット３６をロウ方向に複数個並列に配置した構成を備え、２トランジスタ／セル・ダミーセル領域３９は、図２５に示した２トランジスタ／セル・ダミーセルユニット３７をロウ方向に複数個並列に配置した構成を備える。図２６（ａ）は、２トランジスタ／セル・ダミーセル領域３９を２トランジスタ／セル・メモリセル領域３８の片側にまとめて配置する構成例を示す。図２６（ｂ）は、２トランジスタ／セル・メモリセル領域３８を複数個のブロックに分割し、各々分割された２トランジスタ／セル・メモリセル領域３８毎に２トランジスタ／セル・ダミーセル領域３９を配置する構成例を示す。
【０１２７】
[第５の実施の形態]
（３トランジスタ／セル型のメモリセルアレイ）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置として、３トランジスタ／セル型のメモリセルアレイの回路構成を図２７に示す。
【０１２８】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置の例では、３トランジスタ／セル型の構造を基本構造としており、ｐウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１,ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。
【０１２９】
このような３トランジスタ／セル型のメモリセルがソース線ＳＬを中心線として、ビット線ＢＬ0,ＢＬ1,ＢＬ2,ＢＬ3…が延伸するカラム方向に折り返して配置される。このように折り返して配置される２段の３トランジスタ／セル型のメモリセルトランジスタが、更にビット線ＢＬ0,ＢＬ1,ＢＬ2,ＢＬ3…が延伸するカラム方向に複数個直列に配置されて、３トランジスタ／セル・セルユニット４０を構成する。更に、３トランジスタ／セル・セルユニット４０は、ビット線ＢＬ0,ＢＬ1,ＢＬ2,ＢＬ3…に対して直交して配置されるワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…が延伸するロウ方向に並列に配置されて、図２７に示すように、３トランジスタ／セル・メモリセル領域４２を構成している。
【０１３０】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置の例では、図２７に示すように、３トランジスタ／セル・ダミーセル領域４３を３トランジスタ／セル・メモリセル領域４２に隣接して配置している。３トランジスタ／セル・ダミーセル領域４３においても、同様に３トランジスタ／セル型の構造を基本構造としており、ｐウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のダミーセルトランジスタＤＣＴを備えている。ダミーセルトランジスタＤＣＴの両側には、ダミー選択トランジスタＤＳＴ１,ＤＳＴ２が配置されている。ダミーセルトランジスタＤＣＴのドレイン領域はビット線側ダミー選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、ダミーセルトランジスタＤＣＴのソース領域はソース線側ダミー選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。このような３トランジスタ／セル型のダミーセルがソース線ＳＬを中心線として、ダミービット線ＤＢＬ0,ＤＢＬ1…が延伸するカラム方向に折り返して配置される。このように折り返して配置される２段の３トランジスタ／セル型のダミーセルが、更にダミービット線ＤＢＬ0,ＤＢＬ1…が延伸するカラム方向に複数個直列に配置されて、３トランジスタ／セル・ダミーセルユニット４１を構成する。更に、３トランジスタ／セル・ダミーセルユニット４１は、ダミービット線ＤＢＬ0,ＤＢＬ1…に対して直交して配置されるワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…が延伸するロウ方向に並列に配置されて、図２７に示すように、３トランジスタ／セル・ダミーセル領域４３を構成している。
【０１３１】
メモリセルトランジスタＭＴと選択トランジスタＳＴ１,ＳＴ２からなる３トランジスタ／セル型のメモリセルに着目すると、３トランジスタ／セル型のメモリセルは、ワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…が延伸するロウ方向に並列に配置されて、メモリセルブロック４４を構成する。１つのメモリセルブロック４４内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲートに共通に接続され、ページ単位４５を構成している。尚、複数のメモリセルブロック４４内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴ１及びダミー選択トランジスタＤＳＴ１のゲートに対しては選択ゲート線ＳＧＤが共通に接続され、選択トランジスタＳＴ２及びダミー選択トランジスタＤＳＴ２のゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。
【０１３２】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置における全体構成、ワード線電圧トリミング回路及びワード線電圧トリミング動作、メモリセルフォーマット等も、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に構成することができる。
【０１３３】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置によれば、書き込み又は消去の対象となるメモリセルトランジスタＭＴと、ダミーセルトランジスタＤＣＴが、それぞれ同一のワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…に接続される点が特徴的な構成である。ダミーセルトランジスタＤＣＴを読み出して、しきい値電圧シフトの方向を把握し、このしきい値シフトに応じて、本体のメモリセルトランジスタＭＴを読み出す際の読み出ししきい値電圧をシフトさせる。
【０１３４】
ダミーセルトランジスタＤＣＴの読み出しデータを既知の特定データパターンと比較することにより、同一ページ上にある本体メモリセルトランジスタＭＴにしきい値シフトによりエラーが発生したか否かを検出することが可能になる。ダミーセルトランジスタＤＣＴのエラーパターンにより本体メモリセルトランジスタＭＴのしきい値シフトの方向を検出し、ワード線…ＷＬi-2,ＷＬi-1,ＷＬi,ＷＬi+1…に接続されたコントロールゲートに印加されるワード線電圧を微調整して再読み出しすることにより、正しい本体メモリセルトランジスタＭＴのデータに訂正することが可能になる。
【０１３５】
結果として、複数個のダミーセルトランジスタＤＣＴのデータ変化により、データを保持するメモリセルトランジスタＭＴのしきい値シフトを検出する機能を有する不揮発性半導体記憶装置を提供することができる。
【０１３６】
図２８は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、３トランジスタ／セル・メモリセル領域４２と３トランジスタ／セル・ダミーセル領域４３の配置を模式的に示すブロック構成図である。３トランジスタ／セル・メモリセル領域４２は、図２７に示した３トランジスタ／セル・セルユニット４０をロウ方向に複数個並列に配置した構成を備え、３トランジスタ／セル・ダミーセル領域４３は、図２７に示した３トランジスタ／セル・ダミーセルユニット４１をロウ方向に複数個並列に配置した構成を備える。図２８（ａ）は、３トランジスタ／セル・ダミーセル領域４３を３トランジスタ／セル・メモリセル領域４２の片側にまとめて複数個配置する構成例を示す。図２８（ｂ）は、３トランジスタ／セル・メモリセル領域４２を複数個のブロックに分割し、各々分割された３トランジスタ／セル・メモリセル領域４２毎に３トランジスタ／セル・ダミーセル領域４３を配置する構成例を示す。
【０１３７】
[その他の実施の形態]
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３８】
例えば、本発明の第１の実施の形態の説明においては、２値及び４値論理をデータとして取り扱う例について説明した。更に、３値或いはｎ値論理（ｎ≧５）をデータとして取り扱うこともできる。同様に、本発明の第２乃至第５の実施の形態においても、２値に限らず多値論理をデータとして取り扱うことができる。
【０１３９】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１４０】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型のメモリセルアレイの回路構成を示す図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、ＮＡＮＤメモリセル領域とＮＡＮＤダミーセル領域の配置を模式的に示すブロック構成図であり、（ａ）は、片側にまとめて複数個配置する例、（ｂ）は、分割されたＮＡＮＤメモリセル領域毎にＮＡＮＤダミーセル領域を配置する例。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の全体ブロック構成図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置に適用する、１２８ＭビットのＮＡＮＤ型フラッシュメモリのフォーマット例。
【図５】図４に示すＮＡＮＤ型フラッシュメモリの物理フォーマットの一例であり、（ａ）は、データ領域ＤＲの構成、（ｂ）は、冗長領域ＲＤＲに書き込まれるシステムの管理データの例であり、リザーブド領域にダミーセルトランジスタのダミーデータを蓄積する例、（ｃ）は、ダミーセルトランジスタのダミーデータを蓄積するリザーブド領域を、外部のＲＯＭ内に蓄積するリザーブド領域ＲＤＲＡとして構成するフォーマット例。
【図６】ワード線電圧トリミング回路のブロック構成の一例を示す図。
【図７】図３に示した本発明の第１の実施の形態に係る不揮発性半導体記憶装置から、ワード線電圧トリミング回路を抽出して示したブロック構成図であり、比較回路をＣＰＵの外部に配置し、ＲＯＭをＣＰＵの内部に配置した構成図。
【図８】ワード線電圧トリミング回路の別のブロック構成例を示す図であり、不揮発性半導体記憶装置の外部にコマンド回路を配置し、内部に参照回路を配置した構成図。
【図９】ｎ＋１個のＮＡＮＤダミーセルユニットを含むＮＡＮＤダミーセル領域を、ｍ＋１個のＮＡＮＤメモリセルユニットを含むＮＡＮＤメモリセル領域の片側に配置する本発明の第１の実施の形態に係る不揮発性半導体装置のメモリセルアレイの回路構成図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体装置に適用するデータ書き込み例を示す図。
【図１１】データ“０”，“１”それぞれのメモリセルトランジスタのしきい値電圧Ｖthの分布と、読み出し時のワード線電圧ＶＷＬの例を示す図。
【図１２】メモリセルトランジスタのしきい値電圧Ｖthが低レベルシフトしたときの分布例を示す図。
【図１３】ワード線電圧ＶＷＬ１をワード線電圧ＶＷＬ２に微調整して再読み出しする例を示す図。
【図１４】メモリセルトランジスタのしきい値電圧Ｖthが高レベルシフトしたときの分布例を示す図であり、（ａ）はトリミング前の誤動作の可能性を含む例、（ｂ）はトリミング後の誤動作を回避した例。
【図１５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のトリミング動作をに示す簡略化されたフローチャート図。
【図１６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のトリミング動作を示す詳細なフローチャート図。
【図１７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、多値論理データを取り扱う例として、“０１”，“００”，“１０”，“１１”で表される４値論理のしきい値電圧分布を示す図。
【図１８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、多値論理データを取り扱う例として、４値論理データを取り扱うトリミング動作において、連続するメモリセルユニットに対して、“１１”，“１０”，“００”，“０１”で表される繰り返しパターンを配置する例を示す図。
【図１９】ｎ＋１個のＮＡＮＤダミーセルユニットを含むＮＡＮＤダミーセル領域を、ＮＡＮＤメモリセルユニットを含むＮＡＮＤメモリセル領域の片側に配置する本発明の第１の実施の形態に係る不揮発性半導体装置のメモリセルアレイの回路構成において、ＮＡＮＤダミーセルユニットに対して、“１１”，“１０”，“００”，“０１”で表される４値論理の繰り返しパターンを配置する例を示す図。
【図２０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリカードへの適用例を示す図。
【図２１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置として、ＡＮＤ型のメモリセルアレイの回路構成を示す図。
【図２２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、ＡＮＤメモリセル領域とＡＮＤダミーセル領域の配置を模式的に示すブロック構成図であり、（ａ）は、ＡＮＤダミーセル領域をＡＮＤメモリセル領域の片側にまとめて複数個配置する構成例、（ｂ）は、ＡＮＤメモリセル領域を複数個のブロックに分割し、各々分割されたＡＮＤメモリセル領域毎にＡＮＤダミーセル領域を配置する構成例。
【図２３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置として、ＮＯＲ型のメモリセルアレイの回路構成を示す図。
【図２４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ＮＯＲメモリセル領域とＮＯＲダミーセル領域の配置を模式的に示すブロック構成図であり、（ａ）は、ＮＯＲダミーセル領域をＮＯＲメモリセル領域の片側にまとめて複数個配置する構成例、（ｂ）は、ＮＯＲメモリセル領域を複数個のブロックに分割し、各々分割されたＮＯＲメモリセル領域毎にＮＯＲダミーセル領域を配置する構成例。
【図２５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置として、２トランジスタ／セル型のメモリセルアレイの回路構成を示す図。
【図２６】本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、２トランジスタ／セル・メモリセル領域と２トランジスタ／セル・ダミーセル領域の配置を模式的に示すブロック構成図であり、（ａ）は、２トランジスタ／セル・ダミーセル領域を２トランジスタ／セル・メモリセル領域の片側にまとめて複数個配置する構成例、（ｂ）は、２トランジスタ／セル・メモリセル領域を複数個のブロックに分割し、各々分割された２トランジスタ／セル・メモリセル領域毎に２トランジスタ／セル・ダミーセル領域を配置する構成例。
【図２７】本発明の第５の実施の形態に係る不揮発性半導体記憶装置として、３トランジスタ／セル型のメモリセルアレイの回路構成を示す図。
【図２８】本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、３トランジスタ／セル・メモリセル領域と３トランジスタ／セル・ダミーセル領域の配置を模式的に示すブロック構成図であり、（ａ）は、３トランジスタ／セル・ダミーセル領域を３トランジスタ／セル・メモリセル領域の片側にまとめて複数個配置する構成例、（ｂ）は、３トランジスタ／セル・メモリセル領域を複数個のブロックに分割し、各々分割された３トランジスタ／セル・メモリセル領域毎に３トランジスタ／セル・ダミーセル領域を配置する構成例。
【符号の説明】
【０１４１】
１…メモリセルアレイ
３…比較回路
７…ＣＰＵ
９…ＲＯＭ
１０…不揮発性半導体記憶装置
１２…ワード線電圧トリミング回路
１８…メモリセル領域
２０…ダミーセル領域
２１…参照回路
２３…コマンド回路
ＢＬj-1，ＢＬj,…ビット線
ＤＢＬ…ダミービット線
ＷＬ０〜ＷＬ１５…ワード線
Ｍ０〜Ｍ１５…メモリセルトランジスタ
ＤＣ０〜ＤＣ１５…ダミーセルトランジスタ
【図１】
2006114078.tif 000003
【図２】
2006114078.tif 000004
【図３】
2006114078.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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