(57)【要約】【課題】信号波形に重畳される振動を抑制することによりメモリ動作を安定させることができるプリント回路板を提供する。【解決手段】複数のメモリ１１，２１と複数のメモリを制御するコントローラ１０１とが搭載され、複数のメモリとコントローラとを電気的に接続する配線パターンを備えるプリント回路板であって、コントローラから延びる配線パターン１０５は、分岐点２０１を介して少なくとも第１及び第２の２方向に分岐しており、第１の方向の配線パターン１０７に沿って分岐点から最も遠方に位置する第１のメモリの接続点１２１と分岐点との距離が、第２の方向の配線パターン１０８に沿って分基点から最も遠方に位置する第２のメモリの接続点１１１と分岐点との距離よりも長い場合に、第２のメモリの接続点１１１からさらに第２の方向の配線パターン５０１を延長し、その先端を開放端とした。【選択図】      図１
2006100418.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリと該複数のメモリを制御するコントローラとが搭載され、前記複数のメモリと前記コントローラとを電気的に接続する配線パターンを備えるプリント回路板であって、
前記コントローラから延びる前記配線パターンは、分岐点を介して少なくとも第１及び第２の２方向に分岐しており、前記第１の方向の配線パターンにおける、前記分岐点と前記分岐点から最も遠方に位置する第１のメモリの接続点との距離が、前記第２の方向の配線パターンにおける、前記分岐点と前記分基点から最も遠方に位置する第２のメモリの接続点との距離よりも長く、前記第２の方向の配線パターンは、第２のメモリの接続点からさらに延長しており、その先端は開放端であることを特徴とするプリント回路板。
【請求項２】
前記延長した配線パターンの前記分岐点からの長さを、前記第１の方向の配線パターンを伝送する信号が前記第１のメモリの接続点で反射することにより生じた反射波形が、再び前記分岐点に戻るまでの所要時間と、前記第２の方向の配線パターンを伝送する信号が前記延長した配線パターンの先端で反射することにより生じた反射波形が、再び前記分岐点に戻るまでの所要時間とが、略等しくなるような長さに設定したことを特徴とする請求項１に記載のプリント回路板。
【請求項３】
前記コントローラと前記複数のメモリとをつなぐ配線パターンを通る信号は、前記コントローラから前記複数のメモリへの片方向信号であることを特徴とする請求項１又は２に記載のプリント回路板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを制御するための高周波の信号を伝送するパターンを有するプリント回路板に関するものである。
【背景技術】
【０００２】
従来、メモリをＣＰＵなど（以下コントローラと記載）で制御する構成において、例えば２個のメモリを制御する場合の制御線に対しては図９の様な構成が広く用いられてきた。
【０００３】
図９では、基板両面の表層は主に部品実装および信号配線用であり、電源およびグランドは内層を用いている。以下、図では表層のパターンのみを示し、電源や内層のパターンの記載を省く。部品面のパターンを実線、裏面（ハンダ面と呼ばれることもある）のパターンを破線で示す。
【０００４】
図９は、コントローラ１０１の出力ピン１０２から出力される制御信号がメモリ１１の入力ピン１１１、およびメモリ１２の入力ピン１２１に接続されている様子を示している。コントローラ１０１の出力ピン１０２からパターン１０３、途中のダンピング抵抗１０４を介してパターン１０５を経て、分岐点２０１に到達する。ここまではパターンは表層である。
【０００５】
２０１は貫通ビアホール（以下ビアと記載、スルーホールとも呼ばれる）であり、裏面へ抜けて、パターン１０８を経てビア２１１に至りここで表層に戻ってメモリ１１の入力ピン１１１に到達する。ここで、入力ピン１１１とその直近のビア２１１までのパターンは全体から見れば非常に短いので、説明の都合上この長さはゼロに近似して扱い、パターン長はビア位置を基準にして定義することにする。
【０００６】
分岐点２０１から入力ピン１１１までのパターン経路長は、分岐点２０１から直近のビア２１１までの長さに等しいものとして、その長さをＬ１と記すことにする。
【０００７】
また、ビア２０１から、裏面のパターン１０７を経てビア２２１に至りここで表層に戻ってメモリ２１の入力ピン１２１に到達する。ここで、分岐点２０１から入力ピン１２１までのパターン経路長を、Ｌ１と同様にビア２２１の位置を用いてＲ１と記すことにする。
【０００８】
図９の状態のままでは、入力ピン１１１および１２１に到達する信号波形は、本来の波形に細かい振動が重畳されたものとなってしまう。これは、主にＬ１とＲ１が異なることによって分岐点からパターンの両端すなわち入力ピン１１１および１２１までの到達時間が異なるために、その反射波形が分岐点２０１に戻る時間もずれるために生じるものである。
【０００９】
この振動現象が、分岐以降を等長配線にすることで抑えられることが、非特許文献１「シグナル・インティグリティ入門」（池田三喜夫、ＣＱ出版社、２００２年発行）の６３ページから６５ページに記載されている。
【００１０】
したがって、上記の振動を回避するために、非特許文献２「高速デジタル回路実装ノウハウ」（久保寺忠、ＣＱ出版社、２００２年発行）の９２ページから９３ページに記載されているように、短い方の経路長を意図的に長くした、例えば図１０に示す形状のように、パターン１０８に迂回形状配線２００を設けて、Ｌ１をＲ１に近づける手法がとられる。
【非特許文献１】「シグナル・インティグリティ入門」（池田三喜夫、ＣＱ出版社、２００２年発行）
【非特許文献２】「高速デジタル回路実装ノウハウ」（久保寺忠、ＣＱ出版社、２００２年発行）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
通常、メモリにはアドレスバスなどの制御信号が多数あり、そのピン配置も通常は規格品のため既定であり、例えば図９でいうとピン１１１の側、即ち上半分の左右両側に集まっている。図９では説明の都合上、制御信号線は１つだけを示してきたが、実際には制御信号パターンは密集して並行して多数存在する形態となる。よって、例えば図１０に示した迂回配線形状を、これら制御信号全てに設けようとすると、メモリ周辺に非常に広い面積を消費してしまう。または、その面積を確保しようとすると、分岐点の存在する、メモリとメモリとの間隔を広げなければならなくなってしまう。
【００１２】
内層を増やして迂回配線を形成することも考えられるが、基板層数を増やすことは大幅なコストアップとなる。
【００１３】
振動の、動作タイミング変動への影響を回避するために、図９のコントローラ１０１の出力バッファの電流駆動力を大きくして、波形を略矩形波状にするなどの手法も考えられるが、Ｌ１とＲ１との差によっては振動の周期や振幅はかなり大きい場合もあり、これらに対しては、出力バッファの電流駆動力を大きくしても前述の振動の影響を低減することは困難である。
【００１４】
アドレス信号のような場合、最速信号であるクロックの周波数の半分の周波数であるので、Ｌ１とＲ１のようなパターン長の差による遅延時間の差よりも、むしろこの振動によって動作安定性が変動してしまうことのほうが問題となることが多い。
【００１５】
そこで本発明は、上述した課題に鑑みてなされたものであり、その目的は、信号波形に重畳される振動を抑制することによりメモリ動作を安定させることができるプリント回路板を提供することである。
【課題を解決するための手段】
【００１６】
上述した課題を解決し、目的を達成するために、本発明に係わるプリント回路板は、複数のメモリと該複数のメモリを制御するコントローラとが搭載され、前記複数のメモリと前記コントローラとを電気的に接続する配線パターンを備えるプリント回路板であって、前記コントローラから延びる前記配線パターンは、分岐点を介して少なくとも第１及び第２の２方向に分岐しており、前記第１の方向の配線パターンにおける、前記分岐点と前記分岐点から最も遠方に位置する第１のメモリの接続点との距離が、前記第２の方向の配線パターンにおける、前記分岐点と前記分基点から最も遠方に位置する第２のメモリの接続点との距離よりも長く、前記第２の方向の配線パターンは、第２のメモリの接続点からさらに延長しており、その先端は開放端であることを特徴とする。
【００１７】
また、この発明に係わるプリント回路板において、前記延長した配線パターンの前記分岐点からの長さを、前記第１の方向の配線パターンを伝送する信号が前記第１のメモリの接続点で反射することにより生じた反射波形が、再び前記分岐点に戻るまでの所要時間と、前記第２の方向の配線パターンを伝送する信号が前記延長した配線パターンの先端で反射することにより生じた反射波形が、再び前記分岐点に戻るまでの所要時間とが、略等しくなるような長さに設定したことを特徴とする。
【００１８】
また、この発明に係わるプリント回路板において、前記コントローラと前記複数のメモリとをつなぐ配線パターンを通る信号は、前記コントローラから前記複数のメモリへの片方向信号であることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、信号波形に重畳される振動を抑制することによりメモリ動作を安定させることが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施形態について、図面を参照して詳細に説明する。
【００２１】
（第１の実施形態）
図１は、本発明のプリント回路板の第１の実施形態を示す図である。従来例の図９と同じ構成部材には同一の符号を付す。
【００２２】
分岐点２０１から最も遠いメモリは図示右側のメモリ２１であるので、分岐点２０１から見て反対側のメモリ１１の入力ピン１１１の直近にあるビア２１１から、裏面のパターン１０８をそのまま長さＬＸだけ延長したパターン５０１を設ける。そのパターンの、分岐点２１１とは反対側の端点５０２には部品は接続しなくてよい。
【００２３】
この構成においては、分岐点２０１から両端（この両端とは、一方がビア２２１付近の点であり、他方がパターン５０１の端点５０２である）へ信号が伝播し、左右の各々端点で生じる反射波形が再び分岐点２０１に戻るまでの時間を、左側と右側とでほぼ同じにすることにより、振動を抑制することができる。
【００２４】
以下に、実際にＬＸの長さを求めた例を説明する。
【００２５】
前述の分岐点２０１から右側においては、詳細には反射はメモリ２１の中のチップ上のＣ−ＭＯＳ入力ゲート地点で生じると考えてよい。なぜならば、Ｃ−ＭＯＳのゲート入力インピーダンスは非常に高く（一般に数キロΩ以上）、実質的に開放端として作用するからである。
【００２６】
一方、分岐点２０１の左側では、反射は、新たに設けたパターン５０１の端点５０２で主に生じると考えてよい。
【００２７】
よってＬＸは、Ｌ１とＲ１との差分の長さとするわけではなく、搭載するメモリ２１のパッケージ内での遅延も反映した長さにすれば適切であることになる。
【００２８】
これは、高速基板設計の際に広く用いられている、伝送波形シミュレーションを行うことにより、分岐点２０１から左右両端で生じる反射波形を反映した、メモリ１１および２１の入力ピン１１１および１２１の受信波形において、パターン５０１の長さＬＸを変えながら、振動成分が小さくなるようなＬＸを求めることに対応する。
【００２９】
以下に、伝送波形シミュレーションを用いてＬＸを求めた例を示す。
【００３０】
基板は４層であり、信号パターンは両面の表層のみを使い、内層は電源およびグランドのプレーン（いわゆるベタ）とする。表層のパターンは、メモリを使ったシステムに標準的に用いられる特性のものであり、パターンの特性インピーダンスは約６０Ω、パターン伝播時間は６ナノ秒毎メートルである。
【００３１】
基板設計において、伝送波形シミュレーションでは、いわゆるＩＢＩＳモデルを使った手法が広く用いられている。ここではメモリメーカーの一つである韓国のサムソン社から公開されているＳＤＲ−ＳＤＲＡＭ（動作クロック１００ＭＨｚ）のＩＢＩＳモデルを用いた。また、コントローラ側にも近似的に前記のメモリのデータピンのバッファを出力モードで使った。
【００３２】
なお、メモリのデータピンのバッファは一般にかなり強力なため、ダンピング抵抗１０４の値は比較的大きな値（１００Ω）とした。
【００３３】
コントローラ１０１の出力ピン１０２から分岐点２０１までのパターン長は４０ミリで、抵抗１０４はコントローラ１０１の直近に配した。Ｌ１は１４ミリ、Ｒ１は３３ミリである。以上のこれらのパターンの長さはメモリのパッケージ外形（４００ｍｉｌ幅５４ピンＴＳＯＰ）と図示の配置に応じた形態から求めたものである。動作クロックは１００ＭＨｚとし、シミュレーションする制御信号はアドレスを仮定し、周期は２０ナノ秒とした。
【００３４】
図２に、パターン５０１がない（すなわちＬＸがゼロ）状態のメモリ１１および２１の受信波形を示す。
【００３５】
横軸は経過時間であり、最小目盛が１ナノ秒である。縦軸は電圧であり、これらのメモリの動作上重要な閾値であるＶＩＮＬ（０．８ボルト）とＶＩＮＨ（２．０ボルト）に目安の横線を示した。
【００３６】
細かい振動がメモリ１１および２１の両方で生じている。
【００３７】
図３に、ＬＸを５０ミリにした場合の波形を示す。細かな振動はかなり抑えられている。
【００３８】
ここで図２と図３において、動作上重要な閾値であるＶＩＮＬ（０．８ボルト）とＶＩＮＨ（２．０ボルト）の電圧での、メモリ１１とメモリ２１との時間のずれを見てみる。
【００３９】
図３において２つのメモリの波形は殆ど重なっており、Ｌ１（１４ミリ）とＲ１（３３ミリ）程度の長さの差による時間のズレは殆ど無視できるものであることがわかる。これに対し、図２で示したように、振動によるズレのほうがはるかに大きいものであり、タイミング上も、振動を抑えれば充分であることがわかる。
【００４０】
なお、Ｌ１とＲ１が同じ長さである場合には、ＬＸは必然的にゼロとなる。これは分岐点２０１を基準にして左右の端点（のメモリ）までの伝播時間が同じであることと対応する。
【００４１】
（第２の実施形態）
図４は、本発明のプリント回路板の第２の実施形態を示す図である。
【００４２】
図１に示す第１の実施形態ではメモリが２個だったが、本実施形態は４個となっている場合であり、メモリ１２がメモリ１１の図示左方に追加され、メモリ２２がメモリ２１の図示右方に追加された形になっている。
【００４３】
メモリ１２の入力ピン１１２直近のビア２１２を経てピン１１２へパターン１０８から信号が到達し、同様に、メモリ２２の入力ピン１２２直近のビア２２２を経てピン１２２へパターン１０７から信号が到達する。
【００４４】
説明の都合上、メモリ１１と１２の間隔、およびメモリ２１と２２の間隔は、入力ピン直近のビア位置を用いて表すことにして、ともに同じＤであるとする。
【００４５】
分岐点２０１から最も遠いメモリは図示右側の２２であるので、分岐点２０１から見て反対側の最も遠いメモリ１２の入力ピン１１２の直近にあるビア２１２から、裏面のパターン１０８をそのまま長さＬＸだけ延長したパターン５０１Ａを設ける。そのパターンの、分岐点とは反対側の端点５０２Ａには部品は接続しなくてよい
以下に、伝送波形シミュレーションを用いてＬＸを求めた例を示す。シミュレーション条件は第１の実施形態と同じであるが、負荷であるメモリが２個から４個に増えたことに対応して、ダンピング抵抗１０４の値は５６Ωに設定した。
【００４６】
パターンＤはメモリのパッケージの大きさに応じて２６ミリである。その他の各パターンの長さは図１と同じである。
【００４７】
パターン５０１Ａがない（すなわちＬＸがゼロ）従来の状態のメモリの受信波形を図５に示す。細かい振動がメモリ１１から２２の全てで生じている。また、分岐点２０１から左右端点のメモリまでのパターン長が図１より大きいため、振動もより大きくなっている。
【００４８】
次にパターン５０１Ａを設けた場合の波形を示す。図６はＬＸを５０ミリにした場合であり、細かな振動はかなり抑えられている。
【００４９】
ここで、ＬＸが適切な長さからずれた場合の影響を説明する。
【００５０】
図７はＬＸが３０ミリの場合である。図８は６０ミリの場合である。振動の抑制効果は、ＬＸの変化にそれほど敏感ではなく、これは、相対的には、例えばメモリのパッケージによる遅延などが多少変化して、本来の最適なＬＸの値が変わるとしても、パターン５０１Ａがない場合に比べれば振動はかなり抑制できることになり、設計上、シミュレーションにおいてはＬＸの長さのマージンが確保しやすいことに対応する。
【００５１】
なお、上記の実施形態において、延長パターンは直線状のもので説明してきたが、周辺の部品配置状況に応じて、パターンは適宜曲げるなどしても、必要な長さのパターンを形成できれば、直線状の場合と同じ効果がある。
【００５２】
また、図１および図４は、分岐点２０１から左右に同じ数だけのメモリが配置された場合を示すが、例えば、左方に１個、右方に２個の非対称配置でも、分岐点からのメモリまでのパターン長さに応じてＬＸを適した長さにすることで振動の抑制効果が期待できる。
【００５３】
また、信号の受信側はメモリに限定されることなく、コントローラ側もＣＰＵに限定されることなく、信号伝送が片方向であれば、任意の部品同士の信号伝送に対して適用できる。
【００５４】
以上説明したように、上記の実施形態によれば、不要な振動成分を抑制でき、回路動作の安定性を向上できる。また、パターンからの不要な高周波成分の輻射の抑制も期待できる。
【００５５】
さらに、実施に際して部品の追加を要しないので、実質的にコスト増はほぼゼロである。
【図面の簡単な説明】
【００５６】
【図１】本発明のプリント回路板の第１の実施形態を示す図である。
【図２】第１の実施形態に対する、従来の形態におけるメモリでの信号波形を示す図である。
【図３】本発明の第１の実施形態におけるメモリでの信号波形を示す図である。
【図４】本発明のプリント回路板の第２の実施形態を示す図である。
【図５】第２の実施形態に対する、従来の形態におけるメモリでの信号波形を示す図である。
【図６】本発明の第２の実施形態におけるメモリでの信号波形を示す図である。
【図７】第２の実施形態においてパターン長を短くした場合のメモリでの信号波形を示す図である。
【図８】第２の実施形態においてパターン長を長くした場合のメモリでの信号波形を示す図である。
【図９】従来のメモリとコントローラとが接続されたプリント回路板の形態を示す図である。
【図１０】従来のメモリとコントローラとが接続されたプリント回路板の別の形態を示す図である。
【符号の説明】
【００５７】
１１，１２，２１，２２  メモリ
１０１  コントローラ
１０２  コントローラの出力ピン
１０３，１０５  部品面のパターン
１０４  抵抗
１０７，１０８，２００  ハンダ面のパターン
１１１，１１２，１２１，１２２  メモリの入力ピン
２０１，２１１，２１２，２２１，２２２  ビアホール
Ｌ１，Ｒ１，Ｄ  パターンの長さ
５０１，５０１Ａ  延長パターン
５０２，５０２Ａ  延長パターンの端点
ＬＸ  延長パターンの長さ
【図１】
2006100418.tif 000003
【図２】
2006100418.tif 000004
【図３】
2006100418.tif 000005
【図４】
2006100418.tif 000006
【図５】
2006100418.tif 000007
【図６】
2006100418.tif 000008
【図７】
2006100418.tif 000009
【図８】
2006100418.tif 000010
【図９】
2006100418.tif 000011
【図１０】
2006100418.tif 000012