(57)【要約】【課題】コンタクトホールを形成する際のアライメントマージンを小さくすることなく、ベース抵抗を低減することが可能なバイポーラトランジスタとその製造方法を提供する。【解決手段】本発明のヘテロバイポーラトランジスタは、素子分離のための絶縁領域４に隣接して設けられるコレクタ領域２７と、真性ベース領域５１および前記真性領域５２１に隣接した第１の外因性ベース領域５２を含み、前記コレクタ領域２７と重なるように設けられたエピタキシャル半導体領域５０と、前記第１の外因性ベース領域５２に隣接し、電気的に接続するように前記絶縁領域上に設けられた第２の外因性ベース領域３４と、上面および前記上面より小さい下面を有し、前記下面が前記真性ベース領域と接するように設けられたエミッタ導電層３３と、前記エミッタ導電層３３と接するように前記真性ベース領域内に設けられたエミッタ領域５３とを備えている。【選択図】図１
2006100351.tif 000002
【特許請求の範囲】
【請求項１】
素子分離のための絶縁領域に隣接して設けられるコレクタ領域と、
真性ベース領域および前記真性領域に隣接した第１の外因性ベース領域を含み、前記コレクタ領域と重なるように設けられたエピタキシャル半導体領域と、
前記第１の外因性ベース領域に隣接し、電気的に接続するように前記絶縁領域上に設けられた第２の外因性ベース領域と、
上面および前記上面より小さい下面を有し、前記下面が前記真性ベース領域と接するように設けられたエミッタ導電層と、
前記エミッタ導電層と接するように前記真性ベース領域内に設けられたエミッタ領域と、
を備えたヘテロバイポーラトランジスタ。
【請求項２】
前記エミッタ導電層は、逆テーパ状の側面を有する請求項１に記載のヘテロバイポーラトランジスタ。
【請求項３】
前記エミッタ導電層は前記上面に隣接し、逆テーパ状の第１の側面と、前記下面に隣接した第２の側面とを有し、前記第１の側面と前記第２の側面とは連続していない請求項２に記載のヘテロバイポーラトランジスタ。
【請求項４】
前記エミッタ導電層は前記上面に隣接した第１の側面と、前記下面に隣接した第２の側面と、前記第１および第２の側面に挟まれた逆テーパ状の第３の側面を有し、前記第３の側面と前記第２の側面とは連続していない請求項２に記載のヘテロバイポーラトランジスタ。
【請求項５】
前記第２の側面に隣接する絶縁層をさらに備える請求項３または４に記載のヘテロバイポーラトランジスタ。
【請求項６】
前記第１の外因性ベース領域は前記絶縁層の下方に達するように形成されている請求項請求項１から５のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項７】
前記エピタキシャル半導体領域は、ＳｉＧｅまたはＳｉＧｅＣからなる半導体層を含む請求項１から６のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項８】
前記真性ベース領域は、前記エミッタ導電層に対して自己整合的に確定している請求項１から７のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項９】
前記エミッタ領域は、前記真性ベース領域内において、前記エミッタ導電領域に対して自己整合的に確定している請求項１から８のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項１０】
前記第１の外因性ベース領域の少なくとも一部を覆うように設けられたシリサイド電極をさらに備える請求項１から９に記載のヘテロバイポーラトランジスタ。
【請求項１１】
前記絶縁領域の下方に素子分離のためのディープトレンチが設けられており、前記第２の外因性ベース領域に電気的に接続された配線をさらに備える請求項１から１０のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項１２】
Ｓｉ基板と、
前記Ｓｉ基板に設けられた複数のＳｉ基板領域と、
前記複数のＳｉ基板領域のそれぞれに形成された請求項１から１１のいずれかに規定されるヘテロバイポーラトランジスタと、
を備える半導体集積回路。
【請求項１３】
前記Ｓｉ基板に設けられた複数のＣＭＯＳトランジスタをさらに備える請求項１２に記載の半導体集積回路。
【請求項１４】
エミッタ領域、コレクタ領域、外因性ベース領域および真性ベース領域を備えたヘテロバイポーラトランジスタの製造方法であって、
素子分離のための絶縁領域に隣接して第１導電型のコレクタ領域を半導体基板に設ける工程（Ａ）と
前記コレクタ領域を覆うように第２導電型半導体層を含むエピタキシャル半導体領域を形成し、前記エピタキシャル半導体領域に隣接するように前記絶縁領域上に多結晶半導体層を形成する工程（Ｂ）と、
前記エピタキシャル半導体領域上に、上面および前記上面より小さい下面を有するエミッタ導電層を形成する工程（Ｃ）と、
前記エミッタ導電層をマスクとして、前記半導体基板に対して非平行および非垂直な方向から前記多結晶半導体層および前記エピタキシャル半導体領域へ第２導電型の不純物を注入することにより、第２導電型の第１の外因性ベース領域と、前記第１の外因性ベース領域に隣接した真性ベース領域とを前記エピタキシャル半導体領域中に画定し、前記多結晶半導体層から第２の外因性ベース領域を形成する工程（Ｄ）と、
を包含するヘテロバイポーラトランジスタの製造方法。
【請求項１５】
前記工程（Ｄ）は、前記第１の外因性ベース領域の端部が前記エミッタ導電層の下方に位置するように、前記第２導電型の不純物を前記半導体基板に対して斜め方向から注入する請求項１４に記載のヘテロバイポーラトランジスタの製造方法。
【請求項１６】
前記工程（Ｄ）において、前記不純物が前記エミッタ導電層を貫通しないようなエネルギーで前記注入を行う請求項１５に記載のヘテロバイポーラトランジスタの製造方法。
【請求項１７】
前記工程（Ｃ）は、
前記エピタキシャル半導体領域および前記多結晶半導体層を覆うように導電膜を形成する工程（Ｃ１）と、
前記導電膜上にエミッタ導電層を規定するパターンを形成する工程 （Ｃ２）と、
前記パターンをマスクとし、臭化水素および塩素を用いて前記導電膜をドライエッチングすることにより、逆テーパ状の側面を前記エミッタ導電層を形成する工程（Ｃ３）と、
を含む請求項１４から１６のいずれかに記載のヘテロバイポーラトランジスタの製造方法。
【請求項１８】
前記エミッタ導電層の側壁にサイドウォールを形成する工程（Ｅ）と、
前記サイドウォールをマスクとして、前記多結晶半導体層および前記エピタキシャル半導体領域の露出した表面をシリサイド化する工程（Ｆ）と、
をさらに包含する請求項１４から１６のいずれかに記載のヘテロバイポーラトランジスタの製造方法。
【請求項１９】
前記エピタキシャル半導体領域はＳｉＧｅまたはＳｉＧｅＣからなる半導体層を含む請求項請求項１４から１８のいずれかに記載のヘテロバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヘテロバイポーラトランジスタに関し、特に高速動作が必要な通信用デバイスなどに用いられるヘテロバイポーラトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、ヘテロ接合バイポーラトランジスタ（以下、ヘテロバイポーラトランジスタまたはＨＢＴと略すことがある。）が高速デバイスとして注目されている。ヘテロ接合バイポーラトランジスタでは、ベース層にエミッタ層およびコレクタ層とは異なるバンドギャップの材料を用いることによりヘテロ接合が形成される。特に、ＳｉＧｅ、ＳｉＧｅＣなどのＩＶ族半導体材料をベース層に用いるＳｉＧｅ系ヘテロバイポーラトランジスタはＳｉ基板上に作製することができるため、大面積のＳｉ基板を利用して低コストでデバイスを作製したり、ＣＭＯＳ回路と集積してデバイスを構成することができるなどの利点が考えられる。このため、将来のキーデバイスとしてＳｉＧｅ系ヘテロバイポーラトランジスタが有望視されており、盛んに開発がなされている。
【０００３】
たとえば、特許文献１は、製造が容易な平坦構造を備えるヘテロバイポーラトランジスタを開示している。特許文献１に開示されているヘテロバイポーラトランジスタは、エミッタ層上にエミッタ電極が接合する領域を規定した誘電体スペーサを備えている。この誘電体スペーサは、外因性ベース領域を形成するために不純物が注入される多結晶ＳｉＧｅからなる領域をトランジスタとして機能する真性ベース領域からオフセットさせ、不純物がヘテロ接合領域にまで拡散するのを防止している。また、エミッタ電極を誘電体スペーサを覆うように設けることにより、エミッタ電極を大きくして、エミッタ電極上に形成するコンタクトホールのアライメントマージンを大きくしている。
【特許文献１】特開平９−１８６１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ヘテロバイポーラトランジスタは、その構造および材料特性上、高周波領域において優れた特性を発揮することが理論的に知られており、理論値に近い特性を達成することができるように、研究および開発がなされている。
【０００５】
高周波特性の１つである遮断周波数を高くするためには、ベース抵抗を低減する必要がある。特許文献１のヘテロバイポーラトランジスタの場合、誘電体スペーサによって外因性ベース領域が真性ベース領域からオフセットされているため、ベース抵抗が高くなっている。したがって、ベース抵抗を低下させるには、オフセットの距離を短くするために誘電体スペーサの面積を小さくする必要がある。
【０００６】
しかし、誘電体スペーサを小さくすると、誘電体スペーサ上にも覆うように形成されるエミッタ電極の面積が小さくなる。このため、コンタクトホールを形成する際のアライメントマージンが小さくなってしまう。つまり、コンタクトホールを形成するためのアライメントマージンの増大とベース抵抗の低減とは両立し難いという問題がある。
【０００７】
また、金属シリサイド、シリコン単結晶、シリコン多結晶の順に抵抗が大きくなることから、外因性ベース領域が多結晶ＳｉＧｅからなる限り、ベース抵抗を低減し、遮断周波数を高めることは困難である。
【０００８】
本発明は、このような従来の問題を解決し、コンタクトホールを形成する際のアライメントマージンを小さくすることなく、ベース抵抗を低減することが可能なバイポーラトランジスタとその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のヘテロバイポーラトランジスタは、素子分離のための絶縁領域に隣接して設けられるコレクタ領域と、真性ベース領域および前記真性領域に隣接した第１の外因性ベース領域を含み、前記コレクタ領域と重なるように設けられたエピタキシャル半導体領域と、前記第１の外因性ベース領域に隣接し、電気的に接続するように前記絶縁領域上に設けられた第２の外因性ベース領域と、上面および前記上面より小さい下面を有し、前記下面が前記真性ベース領域と接するように設けられたエミッタ導電層と、前記エミッタ導電層と接するように前記真性ベース領域内に設けられたエミッタ領域とを備えている。
【００１０】
ある好ましい実施形態において、前記エミッタ導電層は、逆テーパ状の側面を有する。
【００１１】
ある好ましい実施形態において、前記エミッタ導電層は前記上面に隣接し、逆テーパ状の第１の側面と、前記下面に隣接した第２の側面とを有し、前記第１の側面と前記第２の側面とは連続していない。
【００１２】
ある好ましい実施形態において、前記エミッタ導電層は前記上面に隣接した第１の側面と、前記下面に隣接した第２の側面と、前記第１および第２の側面に挟まれた逆テーパ状の第３の側面を有し、前記第３の側面と前記第２の側面とは連続していない。
【００１３】
ある好ましい実施形態において、ヘテロバイポーラトランジスタは、前記第２の側面に隣接する絶縁層をさらに備える。
【００１４】
ある好ましい実施形態において、前記第１の外因性ベース領域は前記絶縁層の下方に達するように形成されている。
【００１５】
ある好ましい実施形態において、前記エピタキシャル半導体領域は、ＳｉＧｅまたはＳｉＧｅＣからなる半導体層を含む。
【００１６】
ある好ましい実施形態において、前記真性ベース領域は、前記エミッタ導電層に対して自己整合的に確定している。
【００１７】
ある好ましい実施形態において、前記エミッタ領域は、前記真性ベース領域内において、前記エミッタ導電領域に対して自己整合的に確定している。
【００１８】
ある好ましい実施形態において、ヘテロバイポーラトランジスタは、前記第１の外因性ベース領域の少なくとも一部を覆うように設けられたシリサイド電極をさらに備える。
【００１９】
ある好ましい実施形態において、前記絶縁領域の下方にポリシリコンからなるディープトレンチが設けられており、ヘテロバイポーラトランジスタは、前記第２の外因性ベース領域に電気的に接続された配線をさらに備える。
【００２０】
本発明の半導体集積回路は、Ｓｉ基板と、前記Ｓｉ基板に設けられた複数のＳｉ基板領域と、前記複数のＳｉ基板領域のそれぞれに形成された上記いずれかに規定されるヘテロバイポーラトランジスタとを備える。
【００２１】
ある好ましい実施形態において、半導体集積回路は前記Ｓｉ基板に設けられた複数のＣＭＯＳトランジスタをさらに備える。
【００２２】
本発明のヘテロバイポーラトランジスタの製造方法は、エミッタ領域、コレクタ領域、外因性ベース領域および真性ベース領域を備えたヘテロバイポーラトランジスタの製造方法であって、素子分離のための絶縁領域に隣接して第１導電型のコレクタ領域を半導体基板に設ける工程（Ａ）と前記コレクタ領域を覆うように第２導電型半導体層を含むエピタキシャル半導体領域を形成し、前記エピタキシャル半導体領域に隣接するように前記絶縁領域上に多結晶半導体層を形成する工程（Ｂ）と、前記エピタキシャル半導体領域上に、上面および前記上面より小さい下面を有するエミッタ導電層を形成する工程（Ｃ）と、前記エミッタ導電層をマスクとして、前記半導体基板に対して非平行および非垂直な方向から前記多結晶半導体層および前記エピタキシャル半導体領域へ第２導電型の不純物を注入することにより、第２導電型の第１の外因性ベース領域と、前記第１の外因性ベース領域に隣接した真性ベース領域とを前記エピタキシャル半導体領域中に画定し、前記多結晶半導体層から第２の外因性ベース領域を形成する工程（Ｄ）とを包含する。
【００２３】
ある好ましい実施形態において、前記工程（Ｄ）は、前記第１の外因性ベース領域の端部が前記エミッタ導電層の下方に位置するように、前記第２導電型の不純物を前記半導体基板に対して斜め方向から注入する。
【００２４】
ある好ましい実施形態において、前記工程（Ｄ）において、前記不純物が前記エミッタ導電層を貫通しないようなエネルギーで前記注入を行う。
【００２５】
ある好ましい実施形態において、前記工程（Ｃ）は、前記エピタキシャル半導体領域および前記多結晶半導体層を覆うように導電膜を形成する工程（Ｃ１）と、前記導電膜上にエミッタ導電層を規定するパターンを形成する工程 （Ｃ２）と、前記パターンをマスクとし、臭化水素および塩素を用いて前記導電膜をドライエッチングすることにより、逆テーパ状の側面を前記エミッタ導電層を形成する工程（Ｃ３）とを含む。
【００２６】
ある好ましい実施形態において、ヘテロバイポーラトランジスタの製造方法は、前記エミッタ導電層の側壁にサイドウォールを形成する工程（Ｅ）と、前記サイドウォールをマスクとして、前記多結晶半導体層および前記エピタキシャル半導体領域の露出した表面をシリサイド化する工程（Ｆ）とをさらに包含する。
【００２７】
ある好ましい実施形態において、前記エピタキシャル半導体領域はＳｉＧｅまたはＳｉＧｅＣからなる半導体層を含む。
【発明の効果】
【００２８】
本発明によれば、上面より小さい下面を備えたエミッタ導電層をマスクとし、外因性ベース領域を形成するための不純物を斜めに注入することによって、外因性ベース領域をエピタキシャル半導体領域の内部側に形成することができる。このため、ベース抵抗を低減し、高周波特性を向上させることができる。また、エミッタ導電層の上面を大きくすることができるため、コンタクトホールを形成する際のアライメントマージンを十分な大きさに確保することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しながら本発明のヘテロバイポーラトランジスタの実施形態を説明する。本実施形態では、Ｓｉ／ＳｉＧｅヘテロ接合を用いたヘテロバイポーラトランジスタを説明するが、Ｓｉ／ＳｉＧｅＣヘテロ接合を用いたヘテロバイポーラトランジスタにも本発明を適用することができる。ＳｉＧｅ半導体にＣを添加することにより、ヘテロバイポーラトランジスタにおけるエネルギーバンド構造を調節することが可能となり、用途に応じた高周波特性を有するヘテロバイポーラトランジスタを実現することができる。
【００３０】
図１は、本発明によるヘテロバイポーラトランジスタ１００の模式的な断面構造を示しており、図２は、ヘテロバイポーラトランジスタ１００の模式的な平面構造を示している。ヘテロバイポーラトランジスタ１００は、コレクタ領域２７と、真性ベース領域５１および第１の外因性ベース領域５２を含むエピタキシャル半導体領域５０と、第２の外因性ベース領域３４と、エミッタ導電層３３とを備える。コレクタ領域２７、第２の外因性ベース領域３４およびエミッタ導電層３３にはそれぞれ外部と電気的な接続を行うためのコレクタ電極３７ｃ、ベース電極３７ｂおよびエミッタ電極３７ｅが設けられている。なお、見易さのため、図２においてこれらの電極は示されていない。
【００３１】
コレクタ領域２７は、シャロートレンチ４に隣接するように、Ｓｉ基板の一部であるＳｉ基板領域１内に設けられている。シャロートレンチ４は絶縁性を備えており、好ましくは、図２に示すようにヘテロバイポーラトランジスタ１００の周りを囲むように設けられている。コレクタ領域２７はｎ型の導電性を有するシリコンからなる。コレクタ領域２７は、均一な１つの領域であってもよいし、不純物濃度の異なる複数のシリコン半導体層を含んでいてもよい。あるいは、不純物濃度がＳｉ基板領域１の深さ方向において変化していてもよい。
【００３２】
コレクタ領域２７からシャロートレンチ４を隔てたＳｉ基板領域１の表面近傍にｎ+型のコレクタ引き出し領域８が設けられている。コレクタ引き出し領域８とコレクタ領域２７とはＳｉ基板領域１の一部に設けられたｎ型のサブコレクタ領域２によって電気的に接続されている。コレクタ電極３７ｃはコレクタ引き出し領域８上に設けられている。
【００３３】
Ｓｉ基板領域１は、Ｓｉ基板の表面近傍に位置している。Ｓｉ基板領域１がシリコン半導体層中に形成されている限り、Ｓｉ基板はＳｉウエハ上にＳｉ単結晶などをエピタキシャル成長させた層を有したものであってもよい。また、Ｓｉ基板は、ＳＯＩ技術により絶縁層上にシリコン半導体層が形成されたＳＯＩウエハであってもよい。
【００３４】
コレクタ引き出し領域８とコレクタ領域２７との間の領域以外の領域に設けられたシャロートレンチ４の下方には、アンドープポリシリコンからなる領域６およびこれを取り囲む酸化シリコンからなる領域８を含むディープトレンチ５が形成されている。シャロートレンチ４およびディープトレンチ５は隣接するＳｉ基板領域１に設けられるヘテロバイポーラトランジスタ（図示せず）と、ヘテロバイポーラトランジスタ１００とを電気的に分離する。
【００３５】
エピタキシャル半導体領域５０は、コレクタ領域２７と重なり、コレクタ領域２７と電気的に接続されるようにＳｉ基板領域１上に設けられている。エピタキシャル半導体領域５０は、前述したように真性ベース領域５１および第１の外因性ベース領域５２を含んでいる。第２の外因性ベース領域３４は第１の外因性ベース領域５２に隣接し、電気的に接続するようにシャロートレンチ４上に形成されている。図２に示すように、好ましくは、真性ベース領域５１は第１の外因性ベース領域５２に囲まれており、第１の外因性ベース領域５２はさらに第２の外因性ベース領域３４に囲まれている。
【００３６】
エピタキシャル半導体領域５０の真性ベース領域５１は、少なくともノンドープＳｉ層およびｐ型ＳｉＧｅ層を含んでいる。ｐ型ＳｉＧｅ層は厚さ方向にＧｅ濃度が変化している傾斜ベース層であってもよい。また、これらの層以外の層を真性ベース領域５１は含んでいてもよい。真性ベース領域５１に含まれる半導体層のそれぞれは単結晶からなる。ｐ型ＳｉＧｅ層が実質的にヘテロバイポーラトランジスタのベースとして機能する。また、ノンドープＳｉ層の一部には以下で詳細に説明するようにエミッタ領域５３が形成されている。
【００３７】
エピタキシャル半導体領域５０の第１の外因性ベース領域５２も真性ベース領域５１が含んでいる半導体層と同じ組成の半導体層を含んでいる。また、真性ベース領域５１と同様、各半導体層は単結晶構造を有する。
【００３８】
第２の外因性ベース領域３４も真性ベース領域５１が含んでいる半導体層と同じ組成の半導体層を含んでいる。しかし、これらの半導体層は多結晶構造を有している。
【００３９】
エピタキシャル半導体領域５０および第２の外因性ベース領域３４に含まれるこれらの層は、実質的に同時に形成されるが、第２の外因性ベース領域３４は酸化シリコンからなるシャロートレンチ４上に形成されるため、多結晶となる。一方、エピタキシャル半導体領域５０は、単結晶からなるコレクタ領域２７上に形成されるため、単結晶構造を有する。
【００４０】
エピタキシャル半導体領域５０の真性ベース領域５１と接するようにエミッタ導電層３３が設けられている。エミッタ導電層３３は好ましくはポリシリコンからなる。図３は、エミッタ導電層３３近傍の断面構造を拡大して示している。図２および図３に示すように、エミッタ導電層３３は上面３３ｕおよび下面３３ｂとを有し、下面３３ｂは上面３３ｕより小さくなっている。上面３３ｕおよび下面３３ｂはそれぞれ矩形に形成されており、下面３３ｂが真性ベース領域５１と接している。上面３３ｕおよび下面３３ｂの間には、中間面３３ｍが設けられている。
【００４１】
エミッタ導電層３３は、上面３３ｕおよび下面３３ｂの間に側面３３ｄおよび側面３３ｅを有している。側面３３ｄは、Ｓｉ基板領域１の表面に向かって傾斜しており、側面３３ｅはＳｉ基板領域１の表面に対しておおよそ垂直である。側面３２ｄおよび側面３２ｅは、上面３３ｕおよび下面３３ｂとそれぞれ隣接し、下面３３ｂおよび４つの側面３３ｅが角柱部分を構成している。また、中間面３３ｂおよび上面３３ｕと４つの側面３３ｄとは逆角錐台部分とを構成している。つまり、エミッタ導電層３３は、逆角錐台部分において逆テーパ状の側面３３ｄを有している。逆角錐台部分の底面よりも角柱部分の上面は小さくなっており、このため、側面３２ｄおよび側面３２ｅは連続あるいは接続していない。
【００４２】
エミッタ導電層３３の角柱部分の周囲には絶縁層２９が設けられている。さらに、絶縁層２９および側面３３ｄに隣接してサイドウォール３６が設けられている。第１の外因性ベース領域５２のうち、サイドウォール３６および絶縁層２９に覆われていない領域および第２の外因性ベース領域３４の表面にはベース電極３７ｂが形成されている。また、エミッタ導電層３３の上面３３ｕにもエミッタ電極３７ｅが形成されている。これらの電極は好ましくは金属シリサイドからなる。
【００４３】
第１の外因性ベース領域５２および真性ベース領域５１は、エミッタ導電層３３をマスクとして、Ｓｉ基板領域１を含むＳｉ基板に対して非平行および非垂直な方向からエピタキシャル半導体領域５０に不純物を注入することにより形成され、エピタキシャル半導体領域５０において画定されている。より具体的には、不純物の注入は、第１の外因性ベース領域５２および真性ベース領域５１の境界Ｂ１がエミッタ導電層３３の下方に形成されるように、斜めからエピタキシャル半導体領域５０へ注入される。
【００４４】
より好ましくは、不純物は、エミッタ導電層３３の側面３３ｄとおおよそ平行となるＳｉ基板の垂直方向に対して角度θで４方向から注入される。これにより、エミッタ導電層３３に遮られて不純物が注入されなかった領域が、真性ベース領域５１としてエピタキシャル半導体領域５０中において、エミッタ導電層３３に対し自己整合的に画定され、不純物が注入された領域が第１の外因性ベース領域５２としてエピタキシャル半導体領域５０中に画定される。また、同時に、第２の外因性ベース領域３４にも不純物が注入される。エミッタ導電層３３を不純物を注入するためのマスクとして用いるので、エミッタ導電層３３は注入される不純物が突き抜けない程度の厚さを有していることが好ましい。具体的には、エミッタ導電層３３は２５０ｎｍ以上の厚さを有している好ましく、３００ｎｍ以上の厚さを有していることがより好ましい。これにより、注入する不純物がエミッタ導電層３３を突き抜けることを確実に防止することができる。また、上述した厚さにすることによって、エミッタ導電層３３中に含まれるｎ型の不純物の総量が十分に多くなる。このため、エミッタ導電層３３をマスクとして使用することにより、ｐ型の不純物がエミッタ導電層３３に注入されても、エミッタ導電層３３の抵抗が増大するのを抑制することができる。
【００４５】
また、エミッタ導電領域３３の下面３３ｂに接するように真性ベース領域５１内であってノンドープＳｉ層内にエミッタ領域５３が形成されている。このエミッタ領域５３はエミッタ導電領域３３から不純物が真性ベース領域５１内のノンドープＳｉ層内へ拡散することにより形成されている。このため、エミッタ領域５３はエミッタ導電領域３３に対して自己整合的に確定している。
【００４６】
このようにして画定された第１の外因性ベース領域５２と真性ベース領域５１との境界Ｂ１は、エミッタ導電層３３の上面３３ｕの端部よりも距離Ｌ１だけ内側に位置している。このため、第１の外因性ベース領域５２の端部と、真性ベース領域５１中のエミッタ導電層３３から電子が注入される領域５１ｍとの距離Ｌ２は従来のヘテロバイポーラトランジスタに比べてＬ１だけ短くなる。このため、ベース抵抗が低減される。また、不純物濃度が等しい場合、多結晶半導体比べ、単結晶半導体のほうが抵抗が低い。このため、ベース電極３７ｂが第１の外因性ベース領域５２の一部を覆う構造を採用することによって、さらにベース抵抗を低減させることができる。
【００４７】
また、エミッタ導電層３３の側面３３ｄを逆テーパ形状にすることによって、上面３３ｕの面積を大きくし、コンタクトホールを形成する際のアライメントマージンは大きくすることができる。
【００４８】
また、エミッタ領域５３および第１の外因性ベース領域５２と真性ベース領域５１との境界Ｂ１はエミッタ導電領域３３に対して自己整合的に確定している。このため、エミッタ領域５３と境界Ｂ１との距離Ｌ２は常に一定に保たれ、第１の外因性ベース領域５２とエミッタ領域５３とが設計値以上に近接したり、接触することがない。
【００４９】
また、ベース電極をディープトレンチ５上に形成された外因性ベース領域に設けているため、ベース電極へのコンタクトの形成が容易であり、かつ、周辺素子とも電気的な分離を良好に行うことができる。
【００５０】
なお、第１の外因性ベース領域５２および第２の外因性ベース領域３４を形成するために注入する不純物の注入角度θは５度から３５度の範囲内であることが好ましい。角度θが５度よりも小さいと、境界Ｂ１の内側へのシフト量が小さく、ベース抵抗の低減効果が十分でない。また、３５度よりも大きいと、不純物が真性ベース領域５１の領域５１ｍに達し、トランジスタとして正しく機能しない可能性があるからである。このとき、距離Ｌ１は３０ｎｍから５０ｎｍの範囲内にある。
【００５１】
図１に示すように、ヘテロバイポーラトランジスタ１００は、層間絶縁膜３８によって全体が覆われていてもよい。この場合には、層間絶縁膜３８を貫通し、エミッタ電極３７ｅ、ベース電極３７ｂおよびコレクタ電極３７ｃへそれぞれ接続するＷプラグ３９を設け、層間絶縁膜３８の表面に各Ｗプラグ３９と接続する配線を設ける。このような配線を介してＳｉ基板に複数設けられたヘテロバイポーラトランジスタ１００相互に接続したり、他の半導体素子との接続を行うことができる。
【００５２】
ヘテロバイポーラトランジスタ１００は用途に応じた任意の大きさに形成することが可能である。たとえば、半導体集積回路を構成する場合には、図２において示す座標系を用いて、ヘテロバイポーラトランジスタ１００が形成される１素子分のサイズを４０００ｎｍ（ｘ方向）×４０００ｎｍ（ｙ方向）とする。また、エミッタ導電層３３の上面３３ｕ、中間面３３ｍおよび下面３３ｂのサイズを、７００ｎｍ（ｘ方向）×１８００ｎｍ（ｙ方向）、６２０ｎｍ（ｘ方向）×１７２０ｎｍ（ｙ方向）および３００ｎｍ（ｘ方向）×１３００ｎｍ（ｙ方向）とする。また、図３に示すように、エミッタ導電層３３の逆角錐台部分の厚さおよび角柱部分の厚さは３００ｎｍおよび３０ｎｍとする。
【００５３】
この場合、エミッタ導電層３３をマスクとして不純物を注入する際の角度θは、約７度であり、Ｌ１は４０ｎｍ程度となる。Ｌ１が０ｎｍである従来のヘテロバイポーラトランジスタの遮断周波数が１１０ＧＨｚであるのに対して、上述のサイズのヘテロバイポーラトランジスタ１００の場合、遮断周波数が１３０ＧＨｚへ改善する。
【００５４】
次に本実施形態のヘテロバイポーラトランジスタを含む半導体装置を作製する製造方法の一例を説明する。本実施形態のヘテロバイポーラトランジスタを含む半導体装置は、公知の半導体製造プロセスを用いて製造することができる。まず図４に示すように、（００１）面を主面とするｐ型Ｓｉ基板のＳｉ基板領域１の表面にフォトリソグラフィーを用いてｎ型のサブコレクタを形成する領域を開口したレジストパターン（図示せず）を形成する。レジストパターンをマスクとして、ヒ素（Ａｓ）イオンをＳｉ基板１へ注入し、Ｓｉ基板領域１に深さ約１μｍのｎ型のサブコレクタ領域２を形成する。レジストパターンを除去後、Ｓｉ基板領域１の表面にｎ型不純物をドープしながらＳｉ単結晶層３をエピタキシャル成長させる。
【００５５】
次に、図５に示すように、素子分離としてシリコン酸化膜が埋め込まれたシャロートレンチ４と、アンドープポリシリコン膜６およびこれを取り囲むシリコン酸化膜７により構成されるディープトレンチ５とを形成する。各トレンチ４、５の深さは、それぞれ約０．３μｍ、約２μｍである。
【００５６】
次に、コレクタ引き出し領域を開口したレジストパターン（図示せず）を形成し、レジストパターンをマスクとし、約６０ｋｅＶのエネルギーおよび３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でリン（Ｐ）イオンをＳｉ基板領域１へ注入する。イオン注入後、酸素プラズマアッシング装置を用いてレジストを除去する。続いて、８５０℃程度の温度で３０分程度、熱処理を行う。これにより、注入した不純物が活性化され、図６に示すように、ｎ+型のコレクタ引き出し領域８が形成される。
【００５７】
次に、図７に示すように、厚さ約５０ｎｍのシリコン酸化膜２８を減圧ＣＶＤ法でＳｉ基板領域１の表面に堆積し、続いて厚さ約１００ｎｍのポリシリコン膜２９を減圧ＣＶＤ法で堆積する。さらにフォトリソグラフィーを用いて素子形成領域１１を開口したレジストパターン（図示せず）を形成し、そのレジストパターンをマスクとしてポリシリコン膜２９をエッチングする。その後、酸素プラズマアッシングを用いてレジストを除去し、素子形成領域１１において、ポリシリコン膜２９の開口から露出しているシリコン酸化膜２８をフッ酸により除去する。これにより、素子形成領域１１においてコレクタ領域２７の表面を露出させる。
【００５８】
次に、図６に示すように、超高真空ＣＶＤ（ＵＨＶ−ＣＶＤ）法により、Ｓｉ層およびＳｉＧｅ層を含む半導体多層をＳｉ基板領域１の表面全体に形成する。素子形成領域１１内のコレクタ領域２７では、単結晶Ｓｉが表面に露出している。このため、コレクタ領域２７に形成される半導体多層は、Ｓｉ／ＳｉＧｅエピタキシャル多層３０ａとなる。また、素子形成領域１１内のシャロートレンチ４上およびポリシリコン膜２９上にはＳｉ／ＳｉＧｅ多結晶多層３０ｂとなる。エピタキシャル多層３０ａおよび多結晶多層３０ｂには、それぞれｐ型半導体となるよう、多層形成中にホウ素（Ｂ）が導入される。エピタキシャル多層３０ａおよび多結晶多層３０ｂは同時に形成されるが、結晶構造の違いにより、それぞれの層の成長速度は異なる。このため、エピタキシャル多層３０ａの厚さは約１００ｎｍとなり、多結晶多層３０ｂの厚さは、約６０ｎｍとなる。
【００５９】
次に、図９に示すように、厚さ約３０ｎｍのシリコン酸化膜３１および厚さ約５０ｎｍでリンを１〜５×１０20ａｔｏｍｓ／ｃｍ3含むポリシリコン膜３２を連続して減圧ＣＶＤ法により堆積する。エミッタ領域１２を開口したレジストパターン（図示せず）をさらに形成した後、レジストパターンをマスクとしてポリシリコン膜３２をドライエッチングし、レジストパターンを除去する。ポリシリコン膜３２に形成されたエミッタ領域１２に対応する開口部から露出する酸化膜３１をウェットエッチングに除去し、エピタキシャル多層３０ａの表面を露出させた後、図１０に示すように、厚さ約３００ｎｍで１〜５×１０20ａｔｏｍｓ／ｃｍ3程度の不純物濃度を有するｎ+型ポリシリコン膜３３’を減圧ＣＶＤ法により堆積する。また、ポリシリコン膜３３’上にエミッタ導電層を規定するレジストパターン１３を形成する。
【００６０】
レジストパターン１３をマスクとして、ポリシリコン膜３３’およびポリシリコン膜３２のエッチングを行う。形成するエミッタ導電層が逆角錐台形状を有するよう、削れたシリコンが除去され易い条件でエッチングを行う。本実施形態ではＩＣＰ型プラズマエッチング装置を用い、臭化水素および塩素をエッチングガスとしてドライエッチングを行う。エッチング中の圧力は５Ｐａとし、印加する高周波電力は５００Ｗとした。これにより、図１１に示すように逆テーパ状の側面を有するエミッタ導電層３３が形成される。その後、エミッタ導電層３３をマスクとして、酸化膜３１をウェットエッチングする。
【００６１】
次に、エミッタ導電層３３をマスクとし、Ｓｉ基板領域１の垂直方向から約７°の角度（θ）でホウ素をエピタキシャル多層３０ａおよび多結晶多層３０ｂへ注入する。注入は、Ｓｉ基板領域１を９０度ずつ回転させて４方向から行う。注入エネルギ−は５〜１０ｋｅＶであり、ドーズ量は１〜２×１０15ａｔｏｍｓ／ｃｍ2である。角度θおよび注入エネルギー、ドーズ量は、ヘテロバイポーラトランジスタ１００の寸法に依存するため、これらの値に限られるわけではない。ヘテロバイポーラトランジスタ１００の寸法に応じた最適な角度θ、注入エネルギーおよびドーズ量が選択される。注入後、酸素プラズマアッシングを用いてレジスト１３を除去する。これにより、エピタキシャル多層３０ａにホウ素が注入された第１の外因性ベース領域５２が形成される。また、ホウ素が注入されなかった領域が真性ベース領域５１として画定される。
【００６２】
次に、図示しないレジストパターンをマスクとして多結晶多層３０ｂをエッチングすることにより、図１２に示すように、第２の外因性ベース領域３４を形成する。その後、厚さ約３０〜１５０ｎｍのシリコン酸化膜（図示せず）を減圧ＣＶＤ法により堆積し、９００℃程度の温度で、１０〜１５秒程度の熱処理をし、ポリシリコン膜３３から不純物をエピタキシャル多層３０ａのへ拡散させることによりエミッタ領域５３を形成する。
【００６３】
図示しないシリコン酸化膜を異方性エッチングすることにより、図１３に示すように、エミッタ導電層３３の側壁にサイドウォール３６を形成する。この時、エミッタ導電層３３の表面、第１の外因性ベース領域５２の表面の一部、第２の外因性ベー領域の表面およびコレクタ引き出し領域の表面は、シリコンが露出している状態である。これらシリコンが露出した領域を覆うようにＣｏ膜をスパッタリングにより形成し、アニールを行うことによって、露出したシリコンとＣｏとを反応させてコバルトシリサイド形成する。Ｃｏ膜の未反応部分を除去し、さらにアニールを行うことにより、コバルトシリサイドからなるベース電極３７ｂ、エミッタ電極３７ｅおよびコレクタ電極３７ｃを形成する。これにより、ヘテロバイポーラトランジスタ１００が完成する。
【００６４】
以下、さらに、ヘテロバイポーラトランジスタ１００への電気的接続を行うため、標準的な多層配線形成工程を用いる。図１４に示すように、層間絶縁膜３８を堆積した後に、層間絶縁膜３８を貫通してヘテロバイポーラトランジスタ１００のベース電極３７ｂ、エミッタ電極３７ｅおよびコレクタ電極３７ｃに到達する接続孔を形成する。最後に、各接続孔内にＷ膜を埋め込んでＷプラグ３９を形成した後に、アルミニウム合金膜をスパッタリングし、所定の領域をパターニングすることにより、層間絶縁膜３８の上に設けられ、Ｗプラグ３９に接続された金属配線４０が形成される。
【００６５】
なお、本実施形態では、エミッタ導電層は逆角錐台形状を有していたが、エミッタ導電層は逆角錐台以外の形状を備えていてもよい。たとえば図１５（ａ）に示すように、上面６１ｕおよび上面６１ｕより小さい下面６１ｂと、上面６１ｕを含む角柱部分６１ａ、下面６１ｂを含む角柱部分６１ｃおよび角柱部分６１ａと角柱部分６１ｃとに挟まれた逆角錐台部分６１ｄとを含むエミッタ導電層６１を本発明のヘテロバイポーラトランジスタは備えていてもよい。
【００６６】
また、図１５（ｂ）に示すように、４つの側面のうち、１つの側面のみが逆テーパ状に形成されたエミッタ導電層６２を本発明のヘテロバイポーラトランジスタは備えていてもよい。エミッタ導電層６２を採用する場合、逆テーパ状に形成された側面のみにおいて、斜めから不純物を注入し、第１の外因性ベース領域と真性ベース領域との境界を内側へ形成することになる。つまり、他の側面が設けられる部分では、第１の外因性ベース領域と真性ベース領域との境界を内側へオフセットさせることはできない。しかし、この場合でも逆テーパ状の側面に近接してベース電極およびベース電極への配線を設けることにより、ベース抵抗の低減の効果が十分得られ、高周波特性を向上させることができる。
【００６７】
なお、真性ベース領域とサブコレクタ領域に挟まれるコレクタ領域の不純物濃度プロファイルをリン注入によって最適化してもよい。
【００６８】
本発明のヘテロトランジスタは高周波特性に優れるため、高周波用半導体素子や半導体集積回路に適している。たとえば、無線通信用半導体集積回路に適している。図１６は、本発明のヘテロトランジスタを適用したＢｉＣＭＯＳ半導体集積回路２０１の概念的な構成を示している。ＢｉＣＭＯＳ半導体集積回路２０１は、デジタル信号処理部２０２とアナログ信号処理部２０３とを含み、１つのチップにより構成される。デジタル信号処理部２０２は複数の相補型ＭＯＳトランジスタにより構成されるＣＭＯＳ集積回路２０２ａおよび２０２ｂを含む。また、アナログ信号処理部２０３は、複数の本発明のヘテロトランジスタにより構成されるアナログ回路部２０３ａおよびＣＭＯＳ集積回路２０３ｂを含む。ＣＭＯＳ集積回路２０２ａ、ＣＭＯＳ集積回路２０２ｂおよびＣＭＯＳ集積回路２０３ｂはＳｉ基板やＳＯＩ基板に形成されるＳｉ半導体層を用いた相補型ＭＯＳトランジスタにより構成されていてもよいし、Ｓｉ／ＳｉＧｅ半導体層を用いたヘテロ接合相補型ＭＯＳトランジスタにより構成されていてもよい。
【００６９】
ＢｉＣＭＯＳ半導体集積回路２０１を作製する場合は、素子分離領域やシリサイド電極など、共通のプロセスにより形成できる絶縁領域、半導体領域、メタライゼションなどは、アナログ回路部２０３ａとＣＭＯＳ集積回路２０２ａ、ＣＭＯＳ集積回路２０２ｂおよびＣＭＯＳ集積回路２０３ｂとにおいて同時形成することが好ましい。これにより、ＢｉＣＭＯＳ半導体集積回路２０１を作製するのに必要な製造工程の数を低減することができる。
【００７０】
ＢｉＣＭＯＳ半導体集積回路２０１は、たとえば、携帯電話用の通信回路に用いられ、アナログ信号処理部２０３が低雑音アンプなどを構成している。ＢｉＣＭＯＳ半導体集積回路３０１では、アナログ回路部２０３ａが本発明のヘテロトランジスタにより構成されている。このため、遮断周波数が高く、低雑音性に優れたＢｉＣＭＯＳ半導体集積回路が実現する。
【産業上の利用可能性】
【００７１】
本発明によれば、コンタクトホールを形成する際のアライメントマージンが大きく、かつ、ベース抵抗の小さいヘテロバイポーラトランジスタが実現する。このヘテロバイポーラトランジスタは、ベース抵抗が小さく、高周波特性に優れるので、良好な高周波特性が要求される移動体通信や光通信などの種々の通信装置、情報装置などに好適に用いられる。
【図面の簡単な説明】
【００７２】
【図１】本発明によるヘテロバイポーラトランジスタの構造を示す模式的断面図である。
【図２】本発明によるヘテロバイポーラトランジスタの構造を示す模式的平面図である。
【図３】本発明によるヘテロバイポーラトランジスタの主要部の構造を示す模式的断面図である。
【図４】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図５】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図６】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図７】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図８】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図９】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図１０】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図１１】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図１２】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図１３】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図１４】本発明によるヘテロバイポーラトランジスタの製造途中の構造を示す模式的断面図である。
【図１５】（ａ）および（ｂ）は、エミッタ導電層の他の形態を示す図である。
【図１６】本発明のＢｉＣＭＯＳ集積回路を模式的に示す図である。
【符号の説明】
【００７３】
１      Ｓｉ基板領域
２      サブコレクタ領域
４      シャロートレンチ
５      ディープトレンチ
８      コレクタ引き出し領域
２７    コレクタ領域
２９    絶縁層
３３    エミッタ導電層
３４    第２の外因性ベース領域
３６    サイドウォール
５０    エピタキシャル領域
５１    真性ベース領域
５２    第１の外因性ベース領域
５３    エミッタ領域
３７ｅ  エミッタ電極
３７ｂ  ベース電極
３７ｃ  コレクタ電極
３８    相関絶縁膜
３９    Ｗプラグ
４０    金属配線
【図１】
2006100351.tif 000003
【図２】
2006100351.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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