(57)【要約】【課題】従来よりも少ない素子数で多値記憶回路の入力と出力とを分離する。【解決手段】単電子トランジスタ１のドレイン電極Ｄを電界効果トランジスタ２のソース電極に接続し、電界効果トランジスタ２のドレイン電極を負荷素子３の一端に接続し、負荷素子３の他端を電源端子５に接続し、単電子トランジスタ１のソース電極Ｓを接地端子６に接続する。また、単電子トランジスタ１の第１のゲート電極Ｇを電界効果トランジスタ２と負荷素子３との接続点に接続し、さらにこの接続点を出力端子８に接続する。また、単電子トランジスタ１に新たに第２のゲート電極Ｇinを設け、この第２のゲート電極Ｇinを入力端子７に接続する。さらに、出力端子８と接地端子６との間に蓄積容量９を接続する。立ち上がり時間と立ち下がり時間とが異なる単極性または双極性の電圧パルスを入力端子７に与えて、多値記憶回路に記憶されたデータ値を書き換える。【選択図】  図１
2006277802.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極およびドレイン電極のそれぞれと単電子島との間にトンネル接合が設けられ、第１のゲート電極および第２のゲート電極が前記単電子島に容量結合した第１のトランジスタと、
第１の電極と、第２の電極と、第１の電極と第２の電極との間に流れる電流を制御する制御電極とを有する第２のトランジスタと、
前記第１のトランジスタの前記ソース電極と前記ドレイン電極との間に流れる電流の最大値よりも小さく最小値よりも大きい電流を流す負荷素子と、
容量とを備え、
前記第１のトランジスタの前記ドレイン電極は前記第２のトランジスタの前記第１の電極に接続され、前記第２のトランジスタの前記第２の電極は前記負荷素子の一端に接続され、前記負荷素子の他端は第１の電源端子に接続され、前記第１のトランジスタのソース電極は前記第１の電源端子よりも低電圧を出力する第２の電源端子に接続され、前記第１のトランジスタの前記第１のゲート電極は前記第２のトランジスタと前記負荷素子との接続点に接続され、この接続点はさらに出力端子に接続され、前記第１のトランジスタの前記第２のゲート電極は入力端子に接続され、前記容量が前記第１および第２の電源端子のいずれかと同一またはいずれとも異なり電圧が一定の第３の電源端子と前記出力端子との間に接続され、
前記第２のトランジスタの第１の電極の電圧が電気素量を前記単電子島の周りの全容量で割った値以下となるように前記第２のトランジスタの制御電極の電圧が設定されることを特徴とする多値記憶回路。
【請求項２】
請求項１に記載の多値記憶回路において、
前記第２のトランジスタは電界効果トランジスタであり、前記第１の電極はソース電極、前記第２の電極はドレイン電極、制御電極はゲート電極であることを特徴とする多値記憶回路。
【請求項３】
請求項１または２に記載の多値記憶回路において、
前記入力端子に接続された微分回路を更に備え、
この微分回路の時定数は、電気素量を前記第１のトランジスタの前記第１のゲート電極と前記単電子島との間の容量で割り、前記容量を掛け、前記負荷素子に流れる電流で割って得られる時間よりも長いことを特徴とする多値記憶回路。
【請求項４】
請求項３に記載の多値記憶回路において、
前記微分回路は、ひとつの抵抗と、ひとつの容量とからなることを特徴とする多値記憶回路。
【請求項５】
ソース電極およびドレイン電極のそれぞれと単電子島との間にトンネル接合が設けられ、第１のゲート電極および第２のゲート電極が前記単電子島に容量結合した第１のトランジスタと、
第１の電極と、第２の電極と、第１の電極と第２の電極との間に流れる電流を制御する制御電極とを有する第２のトランジスタと、
前記第１のトランジスタの前記ソース電極と前記ドレイン電極との間に流れる電流の最大値よりも小さく最小値よりも大きい電流を流す負荷素子と、
容量とを備え、
前記第１のトランジスタの前記ドレイン電極は前記第２のトランジスタの前記第１の電極に接続され、前記第２のトランジスタの前記第２の電極は前記負荷素子の一端に接続され、前記負荷素子の他端は第１の電源端子に接続され、前記第１のトランジスタのソース電極は前記第１の電源端子よりも低電圧を出力する第２の電源端子に接続され、前記第１のトランジスタの前記第１のゲート電極は前記第２のトランジスタと前記負荷素子との接続点に接続され、この接続点はさらに出力端子に接続され、前記第１のトランジスタの前記第２のゲート電極は入力端子に接続され、前記容量が前記第１および第２の電源端子のいずれかと同一またはいずれとも異なり電圧が一定の第３の電源端子と前記出力端子との間に接続され、
前記第２のトランジスタの第１の電極の電圧が電気素量を前記単電子島の周りの全容量で割った値以下となるように前記第２のトランジスタの制御電極の電圧が設定される多値記憶回路の駆動方法であって、
前記容量によって定まる所定時間に比べて立ち上がり時間が短くかつ前記所定時間に比べて立ち下がり時間が長い第１の電圧パルスを前記入力端子に与え、前記多値記憶回路に記憶されたデータ値を増加させるステップと、
前記所定時間に比べて立ち上がり時間が長くかつ前記所定時間に比べて立ち下がり時間が短い第２の電圧パルスを前記入力端子に与え、前記多値記憶回路に記憶されたデータ値を減少させるステップと
を備えることを特徴とする多値記憶回路の駆動方法。
【請求項６】
請求項５に記載の多値記憶回路の駆動方法において、
前記第１の電圧パルスは、正極性または負極性であり、
前記第２の電圧パルスは、正極性または負極性であることを特徴とする多値記憶回路の駆動方法。
【請求項７】
請求項５または６に記載の多値記憶回路の駆動方法において、
前記所定時間は、電気素量を前記第１のトランジスタの前記第１のゲート電極と前記単電子島との間の容量で割り、前記容量を掛け、前記負荷素子に流れる電流で割って得られる時間であることを特徴とする多値記憶回路の駆動方法。
【請求項８】
請求項５〜７のいずれか１項に記載の多値記憶回路の駆動方法において、
前記電圧パルスの電圧は、電気素量を前記第１のトランジスタの前記第２のゲート電極と前記単電子島との間の容量で割って得られる値の（Ｎ−０．５）倍から（Ｎ＋０．５）倍（Ｎは自然数）の範囲にあることを特徴とする多値記憶回路の駆動方法。
【請求項９】
ソース電極およびドレイン電極のそれぞれと単電子島との間にトンネル接合が設けられ、第１のゲート電極および第２のゲート電極が前記単電子島に容量結合した第１のトランジスタと、
第１の電極と、第２の電極と、第１の電極と第２の電極との間に流れる電流を制御する制御電極とを有する第２のトランジスタと、
前記第１のトランジスタの前記ソース電極と前記ドレイン電極との間に流れる電流の最大値よりも小さく最小値よりも大きい電流を流す負荷素子と、
容量と、
電気素量を前記第１のトランジスタの前記第１のゲート電極と前記単電子島との間の容量で割り、前記容量を掛け、前記負荷素子に流れる電流で割って得られる時間よりも長い時定数を有する微分回路とを備え、
前記第１のトランジスタの前記ドレイン電極は前記第２のトランジスタの前記第１の電極に接続され、前記第２のトランジスタの前記第２の電極は前記負荷素子の一端に接続され、前記負荷素子の他端は第１の電源端子に接続され、前記第１のトランジスタのソース電極は前記第１の電源端子よりも低電圧を出力する第２の電源端子に接続され、前記第１のトランジスタの前記第１のゲート電極は前記第２のトランジスタと前記負荷素子との接続点に接続され、この接続点はさらに出力端子に接続され、前記第１のトランジスタの前記第２のゲート電極は前記微分回路に接続され、前記容量が前記第１および第２の電源端子のいずれかと同一またはいずれとも異なり電圧が一定の第３の電源端子と前記出力端子との間に接続され、
前記第２のトランジスタの第１の電極の電圧が電気素量を前記単電子島の周りの全容量で割った値以下となるように前記第２のトランジスタの制御電極の電圧が設定される多値記憶回路の駆動方法であって、
電圧がステップ状に増加する信号を前記微分回路に入力するステップと、
電圧がステップ状に減少する信号を前記微分回路に入力するステップと
を備えることを特徴とする多値記憶回路の駆動方法。
【請求項１０】
請求項９に記載の多値記憶回路の駆動方法において、
前記信号のステップの高さは、電気素量を前記第１のトランジスタの前記第２のゲート電極と前記単電子島との間の容量で割って得られる値の（Ｎ−０．５）倍から（Ｎ＋０．５）倍（Ｎは自然数）の範囲にあることを特徴とする多値記憶回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値記憶回路およびその駆動方法に関し、特に、単電子トランジスタを用いて構成された多値記憶回路およびその駆動方法に関する。
【背景技術】
【０００２】
単電子トランジスタは、２つのトンネル接合に挟まれた単電子島と呼ばれる微小な導電性の島の電位をゲート容量を介して制御することにより、クーロンブロッケイド状態（島の帯電エネルギーが大きいため、電子のトンネリングが禁止された状態）の発現・非発現を制御して、ソース・ドレイン間の電流を制御するトランジスタである。ソース・ドレイン間電流は、ゲート電圧に対して周期的に変化する。この性質に着目し、単電子トランジスタを用いた多値記憶回路が提案されている。
【０００３】
図１５は、単電子トランジスタを用いた従来の多値記憶回路の一構成例を示す回路図である。単電子トランジスタ１０１のドレイン（Ｄ）に電界効果トランジスタ１０２がカスコード接続されている。電界効果トランジスタ１０２のドレイン（すなわち出力端子１０８）と単電子トランジスタ１０１のゲート（Ｇ）とを短絡すると、両トランジスタ１０１，１０２を流れる電流Ｉdと出力端子１０８の電圧Ｖoutとの関係は、図１６に示すような多数のピークをもった負性微分抵抗特性となる。このような特性を示す負性微分抵抗に電流値Ｉ0の定電流負荷１０３を接続すると、多数の動作安定点ｐ1，ｐ2，ｐ3，ｐ4，ｐ5，ｐ6が現れる。
【０００４】
さらに、入力端子１０７と出力端子１０８の間に電界効果トランジスタ１５１を挿入し、そのゲート１５２に加えるクロック信号ＶCLKを制御することにより入出力を分離する。すなわち、クロック信号ＶCLKが電界効果トランジスタ１５１をオンするのに充分な電圧となったときに入力電圧Ｖin1は出力端子１０８に伝えられ、クロック信号ＶCLKが低下して電界効果トランジスタ１５１がオフすると入力電圧Ｖin1は近傍の安定点に引き込まれて記憶される。図１６において、Ｖout軸に垂直な点線は、引き込み領域の境界を示している。この結果、入力電圧Ｖin1と、電界効果トランジスタ１５１がオフとなったときの出力電圧Ｖoutとの関係は、図１７に示すようなステップ状になる。したがって、入力電圧Ｖin1が多少変動しても、出力電圧Ｖoutは安定点に相当する電圧に修復される（例えば、非特許文献１を参照）。
【０００５】
なお、図１５において、符号１０４は一定電圧Ｖggを出力するバイアス電圧端子、符号１０５は電圧Ｖddを出力する電源端子、符号１０６は接地端子を示している。
【０００６】
【非特許文献１】H.Inokawa, A.Fujiwara, and Y.Takahashi,“A Multiple-Valued Logic and Memory With Combined Single-Electron and Metal-Oxide-Semiconductor Transistors,”IEEE Trans. Electron Devices, Vol.50, No.2, pp.462-470, 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図１５に示した従来の多値記憶回路では、単電子トランジスタ１個、電界効果トランジスタ２個、定電流負荷１個の合計４個の素子が必要であり、回路が複雑であった。
また、従来の多値記憶回路では、多少の変動は許されるものの、安定点に相当する多数の電圧レベルを直接に入力端子１０７に与える必要があった。これは多値記憶回路の駆動方法としては難易度の高い方法であった。
また、入力端子１０７の他に、電界効果トランジスタ１５１のゲート１５２にもデータ値を変更するタイミングを定めるクロック信号ＶCLKを供給する必要があり、駆動方法が複雑であった。
【０００８】
本発明は、このような課題を解決するためになされたものであり、その目的は、従来よりも少ない素子数で多値記憶回路の入力と出力とを分離できるようにすることにある。
また、他の目的は、多値の電圧を入力端子に与えることなく、多値記憶回路に記憶されたデータ値を変更できるようにすることにある。
さらに、他の目的は、クロック信号を用いなくても、多値記憶回路を駆動できるようにすることにある。
【課題を解決するための手段】
【０００９】
このような目的を達成するために、本発明に係る多値記憶回路は、ソース電極およびドレイン電極のそれぞれと単電子島との間にトンネル接合が設けられ、第１のゲート電極および第２のゲート電極が単電子島に容量結合した第１のトランジスタと、第１の電極と、第２の電極と、第１の電極と第２の電極との間に流れる電流を制御する制御電極とを有する第２のトランジスタと、第１のトランジスタのソース電極とドレイン電極との間に流れる電流の最大値よりも小さく最小値よりも大きい電流を流す負荷素子と、容量とを備え、第１のトランジスタのドレイン電極は第２のトランジスタの第１の電極に接続され、第２のトランジスタの第２の電極は負荷素子の一端に接続され、負荷素子の他端は第１の電源端子に接続され、第１のトランジスタのソース電極は第１の電源端子よりも低電圧を出力する第２の電源端子に接続され、第１のトランジスタの第１のゲート電極は第２のトランジスタと負荷素子との接続点に接続され、この接続点はさらに出力端子に接続され、第１のトランジスタの第２のゲート電極は入力端子に接続され、第３の電源端子と出力端子との間に容量が接続され、第２のトランジスタの第１の電極の電圧が電気素量を単電子島の周りの全容量で割った値以下となるように第２のトランジスタの制御電極の電圧が設定されることを特徴とする。第３の電源端子は、電圧が一定の端子であればよく、第１および第２の電源端子のいずれかと同一の端子でも、いずれとも異なる端子でもよい。
【００１０】
ここで、第２のトランジスタは、例えば電界効果トランジスタで構成することができる。この場合には、第１の電極はソース電極、第２の電極はドレイン電極、制御電極はゲート電極となる。
【００１１】
また、上述した多値記憶回路は、入力端子に接続された微分回路を更に備えた構成としてもよい。この場合、微分回路の時定数は、電気素量を第１のトランジスタの第１のゲート電極と単電子島との間の容量で割り、容量を掛け、負荷素子に流れる電流で割って得られる時間よりも長いものとする。
微分回路は、例えばひとつの抵抗と、ひとつの容量とから、簡単に構成することができる。
【００１２】
また、本発明に係る多値記憶回路の駆動方法は、上述した多値記憶回路に対し、容量によって定まる所定時間に比べて立ち上がり時間が短くかつ所定時間に比べて立ち下がり時間が長い第１の電圧パルスを入力端子に与え、多値記憶回路に記憶されたデータ値を増加させるステップと、所定時間に比べて立ち上がり時間が長くかつ所定時間に比べて立ち下がり時間が短い第２の電圧パルスを入力端子に与え、多値記憶回路に記憶されたデータ値を減少させるステップとを備えることを特徴とする。
【００１３】
ここで、第１の電圧パルスは、正極性および負極性のいずれでもよく、第２の電圧パルスもまた、正極性または負極性のいずれでもよい。
また、上記所定時間は、電気素量を第１のトランジスタの第１のゲート電極と単電子島との間の容量で割り、容量を掛け、負荷素子に流れる電流で割って得られる時間とすることができる。
また、電圧パルスの電圧は、電気素量を第１のトランジスタの第２のゲート電極と単電子島との間の容量で割って得られる値（振動周期）の（Ｎ−０．５）倍から（Ｎ＋０．５）倍（Ｎは自然数）の範囲にあればよい。
【００１４】
また、本発明に係る多値記憶回路の駆動方法は、上述した微分回路を備えた多値記憶回路に対し、電圧がステップ状に増加する信号を微分回路に入力するステップと、電圧がステップ状に減少する信号を微分回路に入力するステップとを備えることを特徴とする。
ここで、信号のステップの高さは、電気素量を第１のトランジスタの第２のゲート電極と単電子島との間の容量で割って得られる値（振動周期）の（Ｎ−０．５）倍から（Ｎ＋０．５）倍（Ｎは自然数）の範囲にあればよい。
【発明の効果】
【００１５】
本発明では、第１のトランジスタすなわち単電子トランジスタに第２のゲート電極を追加して入力端子とすることにより、電界効果トランジスタ１５１が不要となり、従来よりも少ない素子数で入力と出力とが分離された多値記憶回路を実現できる。
【００１６】
また、本発明では、立ち下がり時間と立ち下がり時間とが異なる単極性または双極性の電圧パルスを入力端子に与えることにより、多値の電圧を与えることなく、多値記憶回路に記憶されたデータ値を変更できる。また、電圧パルス自身がデータ値を変更するタイミングを決定するため、別途クロック信号を与える必要がない。したがって、多値記憶回路の駆動方法を簡易化できる。
【００１７】
また、本発明では、振動周期の（Ｎ−０．５）倍から（Ｎ＋０．５）倍の電圧を入力端子に与えることにより、多値記憶回路に記憶されたデータ値をＮ段階増減させることができる。
【００１８】
また、本発明では、入力端子に微分回路を接続することにより、立ち下がり時間と立ち下がり時間とが異なりゼロに戻る複雑な電圧パルスを用いることなく、ステップ状に変化する信号を入力として与えるだけで、多値記憶回路に記憶されたデータ値を変更できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００２０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態である多値記憶回路の構成を示す回路図である。
この多値記憶回路は、単電子トランジスタ（第１のトランジスタ）１と、電界効果トランジスタ（第２のトランジスタ）２と、負荷素子３とから構成されている。
単電子トランジスタ１は、ソース電極Ｓおよびドレイン電極Ｄのそれぞれと単電子島１１との間にトンネル接合１２，１３が設けられ、第１のゲート電極Ｇおよび第２のゲート電極Ｇinが単電子島１１にそれぞれ容量結合した構造をしている。この単電子トランジスタ１は、第２のゲートが設けられている点で、従来の単電子トランジスタ１０１と異なる。
【００２１】
単電子トランジスタ１のドレイン電極Ｄは電界効果トランジスタ２のソース電極（第１の電極）に接続され、電界効果トランジスタ２のドレイン電極（第２の電極）は負荷素子３の一端に接続されている。電界効果トランジスタ２のゲート電極（制御電極）に、一定の電圧Ｖggを印加するバイアス電圧端子４が接続され、負荷素子３の他端に、電圧Ｖddを印加する電源端子５が接続され、単電子トランジスタ１のソース電極Ｓに、接地端子６が接続されている。単電子トランジスタ１の第２のゲート電極Ｇinに入力端子７が接続されている。電界効果トランジスタ２のドレイン電極と負荷素子３の一端との接続点には、単電子トランジスタ１の第１のゲート電極Ｇも接続され、これらに出力端子８が接続されている。さらに、出力端子８と接地端子６との間には、蓄積容量９が接続されている。
【００２２】
電界効果トランジスタ２をオン状態にする閾値電圧をＶthとすると、電界効果トランジスタ２のソース電圧はＶgg−Ｖthとなる。電界効果トランジスタ２のゲート電圧Ｖggは一定であり、また電界効果トランジスタ２のソース電圧はドレイン電圧（出力端子電圧Ｖout）の影響をほとんど受けないので、ソース電圧はＶgg−Ｖthにほぼ固定される。単電子トランジスタ１のドレイン電圧は電界効果トランジスタ２のソース電圧Ｖgg−Ｖthに等しく、単電子トランジスタ１のソース電圧はゼロであるから、単電子トランジスタ１のソース・ドレイン間電圧もＶgg−Ｖthにほぼ固定される。したがって、Ｖgg−Ｖthがｅ／Ｃtotal以下となるように設定することにより、単電子トランジスタ１においてクーロンブロッケイド状態を維持することができる。ここに、ｅは電気素量であり、Ｃtotalは単電子島１１の周りの全容量（第１のゲート容量１４の値Ｃg、第２のゲート容量１５の値Ｃgin、トンネル接合１２，１３の容量の総和）である。
【００２３】
蓄積容量９の値Ｃstrは、単電子島１１の周りの全容量Ｃtotalに比べて大きければよい。Ｃtotalは小さな値である場合が多いのでＣstrも小さな値でよく、ほとんどの場合は配線等に係わる寄生容量が蓄積容量９の役割を果たす。したがって、蓄積容量９を付加するために多値記憶回路が大型化することはない。例えば１０ｎｍ程度の大きさの単電子島１１のＣtotalは５ａＦ程度になるのに対し、長さ１μｍの配線の寄生容量は１００ａＦ程度なので、蓄積容量９を別に形成する必要はない。
【００２４】
図２は、単電子トランジスタ１と電界効果トランジスタ２とからなる負性微分抵抗のＩd−Ｖout特性を示す図である。この特性は図１６に示した特性と同等であり、周期ｅ／Ｃgで多数の電流ピークが生じている。図１６の場合と異なるのは、第２のゲート電極Ｇinに加える電圧Ｖinを変えることにより、特性を左右にシフトできる点である。第２のゲート電極Ｇinに正電圧を加えると特性は左にシフトし、負電圧を加えると特性は右にシフトする。シフト量は電圧値に比例する。特性を１周期シフトするために第２のゲート電極Ｇinに加えるべき電圧（振動周期）は、ｅ／Ｃginで与えられる。
【００２５】
図２には、負荷素子３として電流Ｉ0の定電流源を用いた場合の動作安定点ｐ1，ｐ2，ｐ3，ｐ4，ｐ5，ｐ6も示されている。電流Ｉ0は、安定点ｐ1〜ｐ6が生じるように、単電子トランジスタ１のソース電極Ｓとドレイン電極Ｄとの間に流れる電流Ｉdの最大値よりも小さく、最小値よりも大きい電流値に設定されている。第２のゲート電極Ｇinに加える電圧Ｖinを変えると、これら安定点ｐ1〜ｐ6の電圧も同様にシフトする。
【００２６】
次に、図１に示した多値記憶回路の駆動方法について説明する。
図３は、入力端子７に与える入力信号Ｖinの一例を示す図である。
この入力信号Ｖinは電圧ＶPの単極性のパルスである。後述するように、Ａ領域のパルスは多値記憶回路に記憶されたデータ値を増加させ、Ｂ領域のパルスはデータ値を減少させる。電圧ＶPは、Ｖinにかかわる振動周期ｅ／Ｃginの（Ｎ−０．５）倍から（Ｎ＋０．５）倍の範囲に設定される。ここにＮは自然数である。後述するように、Ｎの値に応じて、多値記憶回路に記憶されたデータ値はＮ段階増加または減少する。
【００２７】
図４（ａ）はＡ領域のパルスの拡大図であり、図４（ｂ）はＢ領域のパルスの拡大図である。
Ａ領域のパルスは正極性のパルスであり、パルスの立ち上がり時間ｔrは時間Ｔ＝ｅＣstr／（Ｉ0Ｃg）よりも短く設定され、立ち下がり時間ｔfは時間Ｔよりも長く設定されている。Ｂ領域のパルスもまた正極性のパルスであるが、パルスの立ち上がり時間ｔrは時間Ｔよりも長く設定され、立ち下がり時間ｔfは時間Ｔよりも短く設定されている。
例えば、１０ｎｍ程度の単電子島１１を想定してＣstr＝１００ａＦ、Ｃg＝１ａＦ、Ｉ0＝１００ｎＡとすると、時間Ｔは１６０ｐｓとなり、パルスの繰り返し周波数で１ＧＨｚ程度の高速動作が可能となる。この値は従来の記憶回路の動作速度と比べて遜色ない。
【００２８】
図５は、入力端子７に図３に示した入力信号Ｖinを与えることによって出力端子８に現れる出力信号Ｖoutの一例を示す図である。
この例はＮ＝１の場合を示しており、多値記憶回路に記憶されたデータ値が、Ａ領域のパルスが入力される毎に１段階ずつ増加し、Ｂ領域のパルスが入力される毎に１段階ずつ減少している。
【００２９】
図６（ａ）は、多値論理回路にＡ領域のパルスが入力されたときの動作原理を説明する図である。一点鎖線は安定点ｐ1〜ｐ6の電圧のＶin依存性を示し、点線は安定点ｐ1〜ｐ6の引き込み領域の境界のＶin依存性を示している。この例では、電圧ＶP＝ｅ／Ｃginに設定している。
【００３０】
通常、入力端子７に入力信号Ｖinとして電圧ＶPが加えられると、動作点は一点鎖線に沿って振動の１周期分だけ負（図６（ａ）では右下方向）にシフトする。しかし、時間Ｔよりも短い立ち上がり時間ｔrで入力信号Ｖinの電圧がゼロからＶPに変化すると、出力端子８には蓄積容量９がつながっているため出力電圧Ｖoutが変化に追従できず、図６（ａ）に示すように動作点は水平に移動してひとつ上の安定点に遷移する。この後、時間Ｔよりも長い立ち下がり時間ｔfで入力信号Ｖinの電圧をゼロに戻すと、動作点は一点鎖線上を移動し、データ値は１段増加した値に落ちつく。このような動作を繰り返し、パルスが入力される毎にデータ値が１段ずつ増加してゆく。
【００３１】
電圧ＶPをｅ／ＣginのＮ倍に設定すれば、データ値はＮ段ずつ増加する。また、動作点が点線で区切られた引き込み領域に入れば、時間の経過とともに一点鎖線上の安定点に引き込まれるので、電圧ＶPは正確にｅ／ＣginのＮ倍にしなくてもよく、（Ｎ−０．５）倍から（Ｎ＋０．５）倍の範囲に入っていればよい。
【００３２】
図６（ｂ）は、多値論理回路にＢ領域のパルスが入力されたときの動作原理を説明する図である。この例でも、電圧ＶP＝ｅ／Ｃginに設定している。
時間Ｔよりも長い立ち上がり時間ｔrで入力信号Ｖinの電圧がゼロからＶPまで増加すると、動作点は一点鎖線に沿って振動の１周期分だけ負にシフトする。この後、時間Ｔよりも短い立ち下がり時間ｔfで入力信号Ｖinの電圧をゼロに戻すと、出力端子８には蓄積容量９がつながっているため出力電圧Ｖoutが変化に追従できず、図６（ｂ）に示すように動作点は水平に移動してひとつ下の安定点に遷移する。このような動作を繰り返し、パルスが入力される毎にデータ値が１段ずつ減少してゆく。
【００３３】
電圧ＶPをｅ／ＣginのＮ倍に設定すれば、データ値はＮ段ずつ減少する。また、動作点が点線で区切られた引き込み領域に入れば、時間の経過とともに一点鎖線上の安定点に引き込まれるので、電圧ＶPは正確にｅ／ＣginのＮ倍にしなくてもよく、（Ｎ−０．５）倍から（Ｎ＋０．５）倍の範囲に入っていればよい。
【００３４】
ここでは、データ値を増加させるパルスが５つ入力され、その後にデータ値を減少させるパルスが５つ入力される場合を例にして説明したが、それぞれのパルスがどのような順番で入力されても、それに応じてデータ値を加減できることは言うまでもない。
【００３５】
図７は、入力端子７に与える入力信号Ｖinの他の例を示す図である。
この入力信号Ｖinは電圧ＶPの双極性のパルスである。Ａ領域のパルスは多値記憶回路に記憶されたデータ値を増加させ、Ｃ領域のパルスはデータ値を減少させる。電圧ＶPは、Ｖinにかかわる振動周期ｅ／Ｃginの（Ｎ−０．５）倍から（Ｎ＋０．５）倍の範囲に設定される。ここにＮは自然数である。Ｎの値に応じて、多値記憶回路に記憶されたデータ値はＮ段階増加または減少する。
【００３６】
図８（ａ）はＡ領域のパルスの拡大図であり、図８（ｂ）はＣ領域のパルスの拡大図である。
Ａ領域のパルスは正極性のパルスであり、パルスの立ち上がり時間ｔrは時間Ｔ＝ｅＣstr／（Ｉ0Ｃg）よりも短く設定され、立ち下がり時間ｔfは時間Ｔよりも長く設定されている。一方、Ｃ領域のパルスは負極性のパルスであり、パルスの立ち下がり時間ｔfは時間Ｔよりも短く設定され、立ち上がり時間ｔrは時間Ｔよりも長く設定されている。
この場合には、データ値を増加させるＡ領域のパルスの波形と、データ値を減少させるＣ領域のパルスの波形とが正負対称である。したがって、一方のパルスから他方のパルスを簡単に発生させることができる。
【００３７】
Ｎ＝１の場合に、入力端子７に図７に示した入力信号Ｖinを与えることによって出力端子８に現れる出力信号Ｖoutは、図５と同じになる。よって、図示を省略する。
また、多値論理回路にＡ領域のパルスが入力されたときの動作原理は、先に図６（ａ）を用いて説明したものと同じである。よって、その説明を省略する。
【００３８】
図９は、多値論理回路にＣ領域のパルスが入力されたときの動作原理を説明する図である。電圧ＶP＝ｅ／Ｃginに設定している。
時間Ｔよりも短い立ち下がり時間ｔfで入力信号Ｖinの電圧がゼロから−ＶPに変化すると、出力端子８には蓄積容量９がつながっているため出力電圧Ｖoutが変化に追従できず、図９に示すように動作点は水平に移動してひとつ下の安定点に遷移する。この後、時間Ｔよりも長い立ち上がり時間ｔrで入力信号Ｖinの電圧をゼロに戻すと、動作点は一点鎖線上を移動し、データ値は１段減少した値に落ちつく。このような動作を繰り返し、パルスが入力される毎にデータ値が１段ずつ減少してゆく。
【００３９】
電圧ＶPをｅ／ＣginのＮ倍に設定すれば、データ値はＮ段ずつ減少する。また、動作点が点線で区切られた引き込み領域に入れば、時間の経過とともに一点鎖線上の安定点に引き込まれるので、電圧ＶPは正確にｅ／ＣginのＮ倍にしなくてもよく、（Ｎ−０．５）倍から（Ｎ＋０．５）倍の範囲に入っていればよい。
【００４０】
ここでは、データ値を増加させるパルスが５つ入力され、その後にデータ値を減少させるパルスが５つ入力される場合を例にして説明したが、それぞれのパルスがどのような順番で入力されても、それに応じてデータ値を加減できることは言うまでもない。
【００４１】
以上、入力信号Ｖinとして２つの例を挙げたが、これらには限定されない。つまり、立ち上がり時間ｔrが時間Ｔ＝ｅＣstr／（Ｉ0Ｃg）よりも短く、立ち下がり時間ｔfが時間Ｔよりも長いパルスによってデータ値を増加させることができ、立ち上がり時間ｔrが時間Ｔよりも長く、立ち下がり時間ｔfが時間Ｔよりも短いパルスによってデータ値を減少させることができるので、これら２つのパルスは共に正極性であってもよく、共に負極性であってもよく、正極性と負極性との組合わせ、または負極性と正極性との組合わせであってもよい。
【００４２】
次に、本実施の形態の効果について説明する。
本実施の形態では、単電子トランジスタ１に第２のゲート電極Ｇinを追加して入力端子７を接続することにより、電界効果トランジスタ１５１が不要となり、従来よりも少ない素子数で入力と出力とが分離された多値記憶回路を実現できる。
また、本実施の形態では、立ち下がり時間ｔrと立ち下がり時間ｔfとが異なる単極性または双極性の電圧パルスを入力端子７に与えることにより、多値の電圧を与えることなく、多値記憶回路に記憶されたデータ値を変更できる。また、電圧パルス自身がデータ値を変更するタイミングを決定するため、別途クロック信号を与える必要がない。したがって、多値記憶回路の駆動方法を簡易化できる。
【００４３】
なお、本実施の形態では、単電子トランジスタ１に電界効果トランジスタ２をカスコード接続する例を示したが、相互コンダクタンスの逆数が単電子トランジスタ１のトンネル接合１２，１３の抵抗に比べて充分に小さく、負荷素子３に接続される端子の出力抵抗が単電子トランジスタ１のトンネル接合１２，１３の抵抗に比べて充分に大きく、制御端子のリーク電流およびオフ状態における上記負荷素子３に接続される端子のリーク電流がオン状態における単電子トランジスタ１のドレイン電流に比べて充分に小さいならば、他種のトランジスタを用いてもよい。ここに、トランジスタとは、第１の電極と、第２の電極と、第１の電極と第２の電極との間に流れる電流を制御する制御電極とを有する素子のことであり、例えばバイポーラトランジスタなどを利用することができる。
【００４４】
また、負荷素子１０として定電流源を用いる例を示したが、単調増加する電流・電圧特性を有していれば、例えば抵抗負荷やデプレッション型電界効果トランジスタなど、他種の負荷素子を用いてもよい。
また、単電子トランジスタ１のソース電極Ｓを接地端子６に接続しているが、これは単電子トランジスタ１のソース電圧を多値記憶回路の電圧レベルの基準としていることを意味している。したがって、単電子トランジスタ１のソース電極Ｓを、第１の電源端子５よりも低電圧を出力する第２の電源端子に接続するようにしてもよい。
さらに、蓄積容量９を出力端子８と接地端子６との間に接続しているが、蓄積容量９は出力端子８と電圧が一定の端子との間に接続していればよいので、第１の電源端子５に接続してもよいし、接地端子６（第２の電源端子）および第１の電源端子５のいずれとも異なる端子に接続してもよい。
【００４５】
（第２の実施の形態）
図１０は、本発明の第２の実施の形態である多値記憶回路の構成を示す回路図である。  この多値記憶回路は、図１に示した多値記憶回路の入力端子７に、抵抗４１と容量４２とからなる微分回路４０を接続した構成となっている。微分回路４０の時定数（抵抗値Ｒdifと容量値Ｃdifとの積）は、時間Ｔ＝ｅＣstr／（Ｉ0Ｃg）よりも長く設定されている。なお、符号４３は入力端子である。
【００４６】
図１１は、入力端子４３に与える入力信号Ｖin0の一例を示す図である。
この入力信号Ｖin0は、電圧がステップ状に変化する信号である。Ｄ領域では電圧がステップ状に増加し、Ｅ領域では電圧がステップ状に減少している。ステップの高さΔＶは振動周期ｅ／Ｃginの（Ｎ−０．５）倍から（Ｎ＋０．５）倍の範囲に設定される。ここにＮは自然数である。
【００４７】
図１２は、入力端子４３に図１１に示した入力信号Ｖin0が与えられたときの単電子トランジスタ１のゲート電極Ｇinにおける信号波形を示す図である。
Ｄ領域では正極性のパルス、Ｅ領域では負極性のパルスとなっており、図７に類似した信号波形が得られる。
【００４８】
図１３（ａ）はＤ領域のパルスの拡大図であり、図１３（ｂ）はＥ領域のパルスの拡大図である。
Ｄ領域では、パルスは短い時間でΔＶにほぼ等しい電圧ＶPまで立ち上がり、微分回路４０の時定数に相当する長い時間ｔdをかけて指数関数的にゼロに近づいている。一方、Ｅ領域では、パルスは短い時間で−ΔＶにほぼ等しい電圧−ＶPまで立ち下がり、微分回路４０の時定数に相当する長い時間ｔdをかけて指数関数的にゼロに近づいている。
【００４９】
図１４は、入力端子４３に図１１に示した入力信号Ｖin0を与えることによって出力端子８に現れる出力信号Ｖoutの一例を示す図である。
この例はＮ＝１の場合を示しており、多値記憶回路に記憶されたデータ値が、Ｄ領域では入力信号Ｖin0の電圧がステップ状に増加する毎に１段階ずつ増加し、Ｅ領域では入力信号Ｖin0の電圧がステップ状に減少する毎に１段階ずつ減少する。一般的に言えば、入力信号Ｖin0の電圧がステップ状に増加または減少する毎に、データ値はＮ段階ずつ増加または減少する。
【００５０】
多値論理回路にＤ領域およびＥ領域の信号が入力されたときの動作原理は、先に図６（ａ）および図９を用いて説明したものと同じである。よって、その説明を省略する。
【００５１】
本実施の形態によれば、図３または図７に示したような立ち上がり時間ｔrと立ち下がり時間ｔfとが異なり、ゼロに戻る複雑なパルスを用いる必要がなくなり、入力信号Ｖin0の電圧のステップ状の変化のみを利用して、多値記憶回路に記憶されたデータ値を増加または減少させることができる。
また、図１１に示した入力信号波形と図１４に示した出力信号波形を比較すればわかる通り、図１０に示した多値記憶回路は、多値信号のバッファとしても機能する。しかも、入力信号Ｖin0の電圧レベルの変動を吸収して、安定点ｐ1〜ｐ6に相当する電圧に電圧レベルを修復することもできる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態である多値記憶回路の構成を示す回路図である。
【図２】負性微分抵抗のＩd−Ｖout特性を示す図である。
【図３】入力信号の一例を示す図である。
【図４】図３に示した入力信号のパルスの拡大図である。
【図５】図３に示した入力信号に対応した出力信号の一例を示す図である。
【図６】図３に示した入力信号が与えられたときの多値論理回路の動作原理を説明する図である。
【図７】入力信号の他の例を示す図である。
【図８】図７に示した入力信号のパルスの拡大図である。
【図９】図７に示した入力信号が与えられたときの多値論理回路の動作原理を説明する図である。
【図１０】本発明の第２の実施の形態である多値記憶回路の構成を示す回路図である。
【図１１】入力信号の一例を示す図である。
【図１２】図１１に示した入力信号が与えられたときの単電子トランジスタのゲート電極における信号波形を示す図である。
【図１３】図１２に示した信号波形の拡大図である。
【図１４】図１１に示した入力信号に対応した出力信号の一例を示す図である。
【図１５】単電子トランジスタを用いた従来の多値記憶回路の一構成例を示す回路図である。
【図１６】負性微分抵抗のＩd−Ｖout特性を示す図である。
【図１７】入力電圧と出力電圧との関係を示す図である。
【符号の説明】
【００５３】
１…単電子トランジスタ、２…電界効果トランジスタ、３…負荷素子（定電流源）、４…バイアス電圧端子、５…電源端子、６…接地端子、７，４３…入力端子、８…出力端子、９…蓄積容量、１１…単電子島、１２…ソーストンネル接合、１３…ドレイントンネル接合、１４…第１のゲート容量、１５…第２のゲート容量、４０…微分回路、４１…抵抗、４２…容量、Ｃdif…微分回路の容量値、Ｃg…第１のゲート容量の値、Ｃgin…第２のゲート容量の値、Ｃstr…蓄積容量の値、Ｄ…ドレイン電極、Ｇ…第１のゲート電極、Ｇin…第２のゲート電極、Ｉ0…定電流源の電流、Ｉd…電界効果トランジスタのドレイン電流、ｐ1〜ｐ6…動作安定点、Ｒdif…微分回路の抵抗値、Ｓ…ソース電極、ｔd…微分回路の時定数、ｔf…立ち下がり時間、ｔr…立ち上がり時間、Ｖdd…電源電圧、Ｖgg…バイアス電圧、Ｖin，Ｖin0…入力信号、Ｖout…出力信号、ΔＶ…ステップの高さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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