(57)【要約】【課題】  電源配線系の電圧変動やバラツキに関わらず、全ての記録素子に均一な駆動条件を駆動することが可能なヘッド基板、記録ヘッド、ヘッドカートリッジ、及びその記録ヘッドやヘッドカートリッジを用いて記録を行う記録装置を提供することである。【解決手段】  時分割駆動するために複数のブロックに分割された複数の記録素子を備えたヘッド基板に、複数の記録素子各々に対応し、その記録素子を駆動する複数の駆動素子を備え、複数の記録素子に定電流を通電する複数の定電流回路を複数のブロック毎に備え、さらに、外部から入力される調整信号に従って定電流の値を制御する制御回路を備えるようにする。【選択図】  図７
2006096007.tif 000002
【特許請求の範囲】
【請求項１】
時分割駆動するために複数のブロックに分割された複数の記録素子を備えたヘッド基板であって、
前記複数の記録素子各々に対応し、該記録素子を駆動する複数の駆動素子と、
前記複数のブロック毎に備えられ、前記複数の記録素子に定電流を通電する複数の定電流回路と、
外部から入力される基準電圧と調整信号とに基づいて制御電流を発生するＤ／Ａコンバータと、
前記制御電流をコレクタ入力する第１のパワートランジスタと有し、
前記定電流の値を制御することを特徴とするヘッド基板。
【請求項２】
前記定電流回路は、
１つのブロックに含まれる複数の記録素子を駆動する複数の駆動素子の一端を共通接続し、該共通接続端をコレクタ入力する第２のパワートランジスタと、
前記第１のパワートランジスタと第１のカレントミラー回路を構成する第３のパワートランジスタと、
前記第３のパワートランジスタのコレクタと接続される第４のパワートランジスタと、
前記第４のパワートランジスタと前記第１のカレントミラー回路とは異なる第２のカレントミラー回路を構成する第５のパワートランジスタと、
前記第５のパワートランジスタのコレクタ出力をアノード入力するダイオードとを有することを特徴とする請求項１に記載のヘッド基板。
【請求項３】
前記複数のブロック毎に前記第２のパワートランジスタのエミッタ出力に接続される抵抗をさらに有し、
前記定電流値は、前記ダイオードによって生じる電圧と前記抵抗により制御されることを特徴とする請求項２に記載のヘッド基板。
【請求項４】
前記ダイオードに流れる電流は、前記第１及び第２のカレントミラー回路によって定められることを特徴とする請求項３に記載のヘッド基板。
【請求項５】
前記抵抗の一端は、共通接地線と前記ダイオードのカソードに接続されることを特徴とする請求項３に記載のヘッド基板。
【請求項６】
前記定電圧回路、及び前記複数の駆動素子は前記ヘッド基板の外縁からはみだすように実装されることを特徴とする請求項１に記載のヘッド基板。
【請求項７】
前記複数の記録素子は、熱エネルギーを発生する電気熱変換体であることを特徴とする請求項１乃至６のいずれかに記載のヘッド基板。
【請求項８】
請求項１乃至７のいずれかに記載のヘッド基板を用いた記録ヘッド。
【請求項９】
前記記録ヘッドはインクを記録媒体に吐出して記録を行なうインクジェット記録ヘッドであることを特徴とする請求項８に記載の記録ヘッド。
【請求項１０】
請求項９に記載のインクジェット記録ヘッドと該インクジェット記録ヘッドに供給するためのインクを貯留するインクタンクとを有することを特徴とするヘッドカートリッジ。
【請求項１１】
請求項８又は９に記載の記録ヘッド或いは請求項１０に記載のヘッドカートリッジを用いて記録を行なう記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヘッド基板、記録ヘッド、ヘッドカートリッジ、及び記録装置に関し、特に、例えば、インクジェット方式に従って記録を行う複数の記録素子を備えたヘッド基板、そのヘッド基板を用いた記録ヘッド、その記録ヘッドとインクタンクとを内蔵したヘッドカートリッジ、及びその記録ヘッド或いはヘッドカートリッジを用いて記録を行う記録装置に関する。
【背景技術】
【０００２】
熱エネルギーを利用したインクジェットのプリンタは低価格で、普通紙を用いることができ、カラー記録が容易で、高画質であるなどの理由で広く用いられている。
【０００３】
図１１は従来の一般的なサーマルインクジェット方式の記録ヘッド（以下、記録ヘッドという）の駆動回路の構成を示す図である。
【０００４】
図１１に示されるように、基板上に形成されたヒータ１０１とこれを駆動するパワートランジスタ１０２が電源のＶＨ配線１０６とＧＮＤＨ配線１０７との間に接続される構成となっている。一方、制御回路１０８は記録データと制御信号とを入力して発生したオン／オフ信号１０９をパワートランジスタ１０２に与えてヒータ１０１を駆動する。
【０００５】
最近の多数のヒータを備えた記録ヘッドの場合、その駆動には時分割駆動を採用することに加え、ヒータからの発熱量を一定にしながら、且つ多数のヒータを均一に駆動するよう、以下に例示するような様々な面を考慮した提案がなされている。
【０００６】
（１）時分割駆動と分散駆動の面から
多数作り込まれた発熱素子全てを同時に駆動すると大電流が流れることで電流経路の電圧降下が大きくなるとともに大きな電源容量が必要となって駆動困難に陥る。また、インクを吐出するノズル間の相互的な大きな圧力干渉も生じて均一な吐出が妨げられる。
【０００７】
そこで、特許文献１では、多数のヒータを備えた記録ヘッドの場合、ヒータ群を複数のブロックに分けて各ブロックを時分割駆動する方法を提案している。また、特許文献２では、ブロック内における隣接する発熱素子が連続して選択されないように、同時駆動する発熱素子を分散させて駆動する方法を提案している。このように、電力面とインク吐出面の両方に配慮して時分割駆動と分散駆動を組み合わせた方法が採用されている。なお、時分割駆動の多くは回路規模を小さくするためにマトリクス回路構成が採用されている。
【０００８】
（２）均一な駆動の面から
記録ヘッドの基板上において、薄膜または厚膜抵抗からなるヒータをトランジスタ等で構成するスイッチング回路で駆動するが、高品位な画像に記録するためには吐出されるインク液滴量を一定にさせることが必要とされ、駆動面においては電源電圧や周囲温度、そして個別部品や形成部材の特性バラツキに関わらず、ヒータの発熱量を一定、且つ複数のヒータ間で均一に駆動することが求められる。
【０００９】
（３）ブロック個別配線の面から
分散駆動を組み合わせた時分割駆動は、一つのブロックをＮビット（即ち、Ｎ個のヒータ）で構成し、ある瞬間瞬間で見ると、ブロック内で１ビット（１個のヒータ）のみを選択駆動するものある。従って、これがＭブロックあるとき、全体での同時駆動ビット数はＮとなる。
【００１０】
以下、この時分割の構成をＭブロック×Ｎビット時分割と言う。
【００１１】
図１２は時分割駆動する記録ヘッドの基板への給電構成を示す図である。
【００１２】
図１２に示す構成では、基板左右の短辺側２０４、２０６から給電する。また、この図に示す構成では、基板２０１の中央長辺方向にインク供給口２０２が位置し、これを挟むように両側に２つのノズル列が配置されている。ここで言及している記録ヘッドでは総計（Ｍ×Ｎ）個のヒータ、即ち、これに対応した（Ｍ×Ｎ）個のノズルがある。そして、このノズルに１から（Ｍ×Ｎ）番目までノズル番号を付したとき、この記録ヘッドでは（Ｍ×Ｎ）個のノズルが千鳥状に配置され、あたかも２つのノズル列が存在するようになる。ここで、奇数のノズル番号が付されたノズル列をＯＤＤ側ノズル列と呼び、偶数のノズル番号が付されたノズル列をＥＶＥＮ側ノズル列と呼ぶ。
【００１３】
また、図１２に示すように、ＯＤＤ側ノズル列２０３ａとＥＶＥＮ側ノズル列２０３ｂのインク供給口２０２から離れた側には、ノズルに対応するヒータとこれを駆動するドライバＩＣ２０５が配置されている。このような構成の記録ヘッドを駆動する場合、２列のノズル列を一点鎖線で示されているように、ＯＤＤ＿Ｌ、ＯＤＤ＿Ｒ、ＥＶＥＮ＿Ｌ、ＥＶＥＮ＿Ｒの４つの領域に分割して同時動作させる。
【００１４】
従って、この場合、４つの領域個別に電源と制御線を給電することになるが、基板を複数並べて記録幅を長くする記録ヘッドの構成に対応するために給電点は基板２０１の短辺側２０４、２０６側に配置される。
【００１５】
図１３は図１２に示したＯＤＤ＿Ｌの領域の電源供給の配線の例を示す回路図である。
【００１６】
ブロック内で１ビット（即ち、１ヒータ）のみを選択駆動する時分割駆動では、全てのヒータに均一な電圧を印加させるために、図１３に示されるように、Ｍブロック×Ｎビット時分割の駆動回路に配線される電源のＶＨ配線１０６とＧＮＤＨ配線１０７は、給電点１０３から分岐して各ブロックへ個別に配線して各ブロック間の配線抵抗を等しくするように設計される。
【００１７】
ここでの配線に関するレイヤ構成は、Ａｌ配線２層構造のプロセスで、その内、１層を電源配線用として、もう１層をヒータや入出力信号とドライバＩＣとを接続する入出力信号配線用に充てている。なお、配線の長いところについては部分的にＡｌ配線にＣｕメッキを施して一定の配線抵抗になるように制御している。なお、Ａｌ＋Ｃｕで対応できる配線抵抗仕様の場合は、前述のように、部分的にＣｕメッキを施して各ブロックへの均等幅で配線し、対応できない配線抵抗仕様の場合はさらに配線長に応じて幅を変えて一定抵抗にする。このようにすることで、給電点からブロックまでの距離に係わらず、電源配線での電圧降下がブロック間で同じになり、全てのヒータに同じ電圧が印加されるようにしている。
【００１８】
（４）パルス幅補正の面から
ヒータの発熱量は抵抗値と印加電圧と印加時間によって制御される。この内、抵抗値は製造プロセス上、発明者が確認する限り、基板内、基板間、ウェハ間、ロット間など全体で約２０％のバラツキが発生し、このバラツキを補正する駆動手段として、特許文献３では、基板上に作り込んだ吐出用のヒータと同一プロセスで形成したダミーヒータの抵抗値を参照し、この参照値に応じて印加時間となるパルス幅を調整して最適化駆動する方法を提案している。
【００１９】
また、特許文献４では、駆動回路を基板内に内蔵する構成とし、ヒータを駆動するスイッチング素子であるＭＯＳトランジスタのＯＮ抵抗バラツキに対して特許文献３と同様に、基板上に作り込んだＭＯＳトランジスタと同プロセスで形成したダミーＭＯＳトランジスタのＯＮ抵抗値を参照し、この参照値に応じてパルス幅を調整して最適化駆動する方法を提案している。そして、このようなヒータの抵抗バラツキ、ＭＯＳトランジスタのＯＮ抵抗バラツキをまとめてパルス幅補正して均一駆動する。
【００２０】
また、図１３に示す配線例では、ＶＨ電源１１０から記録ヘッドの基板までは配線抵抗Ｒcが介在する。時分割駆動で同時ＯＮ電流が大幅軽減されるにしても、記録データに応じて同時駆動されるビット数が変動することには変わらないわけで、配線抵抗の電圧降下による電圧変動は依然として残る。この負荷変動による電圧変動を補正する駆動手段として、特許文献５では、同時駆動するビット数に応じて、予め定めた同時ＯＮビット数と配線抵抗の電圧降下との関係に基づいてパルス幅を変えて最適化駆動する方法を提案している。
【００２１】
このように、時分割駆動において、上記のようなパルス幅補正とブロック個別配線を導入して、ヒータの発熱量を一定にするとともに、且つ複数のヒータを均一に駆動するようにしている。
【特許文献１】特開平９−３２７９１４号公報
【特許文献２】特開平７−１１２５２８号公報
【特許文献３】特開平７−７６０７７号公報
【特許文献４】特開平１０−９５１１６号公報
【特許文献５】特開平１０−１８１０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら上記従来例では、ヒータの発熱量変動への対策として、ブロック個別配線、パルス幅補正を導入して対応が図られているが、ブロック個別配線は記録ヘッドの長尺化に伴い基板寸法面への影響が大きくなること、パルス幅補正駆動は合わせ込み設計と複雑な制御で開発工数が多くかかること、ヒータの発熱量に影響を与える要因には他にもあることなどが指摘され一定の効果はあっても十分な対応手段とはいえない。
【００２３】
以下、夫々の要因について具体的に述べる。
【００２４】
（１）記録ヘッドの長尺化に伴う基板寸法への影響
時分割駆動を前提としたブロック個別配線は、上述のように、不可欠な設計用件であるが、ブロック数が増えるほど、即ち、長尺の記録ヘッドでは、電源配線の本数が増えることで電源配線の領域が基板幅方向に大幅に増加する。
【００２５】
例えば、図１３に示す配線の例において、領域ＯＤＤ＿Ｌの記録幅を約６インチとし、８８ブロック×４０ビットの記録素子を時分割駆動する場合、駆動設計上、ＶＨ配線の個別配線抵抗ＲＶＨ＝５０Ω、ＧＮＤＨ配線の個別配線抵抗ＲＧＮＤＨ＝５０Ω、配線長Ｌ＝１．７ｍｍ〜１５２．４ｍｍ、Ａｌ配線膜厚０．６μｍ、Ｃｕ膜厚５μｍとする必要がある時、ＶＨ配線１０６とＧＮＤＨ配線１０７の設計は、次のように見積もれる。
【００２６】
即ち、Ａｌ配線に部分Ｃｕメッキする構成でＶＨ配線１０６とＧＮＤＨ配線１０７のライン（ＷＬ）／スペース（ＷＳ）＝１０μｍ／１０μｍのとき、
ＶＨ配線領域の幅（ＷＶＨ）      ＝１．７６ｍｍ、
ＧＮＤＨ配線領域の幅（ＷＧＮＤＨ）＝１．７６ｍｍ、
電源配線領域（ＷＰ）＝ＷＶＨ  ＋  ＷＧＮＤＨ  ＝３．５２ｍｍ
となる。
【００２７】
なお、ドライバＩＣ２０５の短辺側寸法は従来例においては２．５ｍｍである。
【００２８】
図１４は上記見積もりに基づく基板外観図である。
【００２９】
以上の検討から、電源配線領域が合計で３．５２ｍｍも必要で、ドライバＩＣ２０５の短辺側寸法２．５ｍｍを大幅に超えることは、電源配線のためだけに基板面積が大きくなり、マザーボード当たりの基板が取れる数が減ることを意味する。さらに、基板面積の増加は、歩留り低下とヒータ抵抗のバラツキ増加にもつながり、結果的にコスト増加になってしまう。
【００３０】
ノズルからのインク吐出周波数を落としてブロック数を減らすことで、ある程度までは基板幅を大きくせずに設計することは可能だが、高速記録を特徴とする長尺の記録ヘッドにとっては高速性が半減されてしまうので意味がない。このように、記録ヘッド基板はなるべく面積を小さくしながら、その生産コストを抑えることが求められるわけである。このような理由から、コストを抑えるための基板幅のスリム化の観点でみると、ブロック個別配線は、少なくとも「電源配線領域幅＜ドライバＩＣ幅」という条件を満たすような効率的な配線がなされることが求められる。
【００３１】
（２）合わせ込み設計と複雑制御
従来例で述べたように、パルス幅補正のためにダミー素子をモニタして最適パルス幅を設定することは比較的簡単な構成で実現できて有効な手段である。一方、パルス幅補正のために同時駆動ビット数に応じて最適パルス幅を設定することは、コネクタの接触抵抗やケーブルの配線抵抗などの寄生抵抗をヒータ抵抗に対して十分に小さくするように設計することに加えて、これら寄生抵抗のバラツキを管理する必要がある。また、記録装置本体側で記録データをモニタしてパルス幅を設定する複雑な制御も必要になる。このようなパルス幅補正では寄生抵抗の微妙な合わせ込み設計と複雑制御が強いられるという問題がある。
【００３２】
（３）他の要因
他の要因としては、（ａ）ヒータに電力を供給する電源電圧のバラツキや電圧変動は、直接ヒータに印加される電圧の変動になること、（ｂ）ＭＯＳトランジスタのオン抵抗は温度変化やゲート電圧によっても変動することなどがあるが、電源電圧の変動に対しては、製品出荷時に電圧バラツキを少なくするために出荷時調整仕様を厳しくすることで対処し、ＭＯＳトランジスタのオン抵抗変動については、影響が他の要因よりも少ないことから無視割り切って扱われてきた。しかしながら、いずれの対応も決定的な対策となっていないのが現状である。
【００３３】
本発明は上記従来例に鑑みてなされたもので、電源配線系の電圧変動やバラツキに関わらず、全ての記録素子に均一な駆動条件を駆動することが可能なヘッド基板、記録ヘッド、ヘッドカートリッジ、及びその記録ヘッドやヘッドカートリッジを用いて記録を行う記録装置を提供することを目的としている。
【課題を解決するための手段】
【００３４】
上記目的を達成するため本発明のヘッド基板は以下の構成からなる。
【００３５】
即ち、時分割駆動するために複数のブロックに分割された複数の記録素子を備えたヘッド基板であって、前記複数の記録素子各々に対応し、該記録素子を駆動する複数の駆動素子と、前記複数のブロック毎に備えられ、前記複数の記録素子に定電流を通電する複数の定電流回路と、外部から入力される基準電圧と調整信号とに基づいて制御電流を発生するＤ／Ａコンバータと、前記制御電流をコレクタ入力する第１のパワートランジスタと有し、前記定電流の値を制御することを特徴とする。
【００３６】
一方、この定電流回路は、１つのブロックに含まれる複数の記録素子を駆動する複数の駆動素子の一端を共通接続し、その共通接続端をコレクタ入力する第２のパワートランジスタと、第１のパワートランジスタと第１のカレントミラー回路を構成する第３のパワートランジスタと、第３のパワートランジスタのコレクタと接続される第４のパワートランジスタと、第４のパワートランジスタと第１のカレントミラー回路とは異なる第２のカレントミラー回路を構成する第５のパワートランジスタと、第５のパワートランジスタのコレクタ出力をアノード入力するダイオードとを有することが好ましい。
【００３７】
さらに、前記複数のブロック毎に第２のパワートランジスタのエミッタ出力に接続される抵抗を備え、前記定電流値が、前記ダイオードによって生じる電圧と前記抵抗により制御されるようにすると良い。
【００３８】
なお、前記ダイオードに流れる電流は、第１及び第２のカレントミラー回路によって定められる。
【００３９】
また、前記抵抗の一端が共通接地線とダイオードのカソードに接続されると良い。
【００４０】
またさらに、前記定電圧回路、及び前記駆動素子を前記ヘッド基板の外縁からはみだすように実装されるようにしても良い。
【００４１】
前記複数の記録素子は、熱エネルギーを発生する電気熱変換体である。
【００４２】
また他の発明によれば、上記構成のヘッド基板を用いた記録ヘッドを備える。
【００４３】
好ましくは、その記録ヘッドはインクを記録媒体に吐出して記録を行なうインクジェット記録ヘッドであると良い。
【００４４】
さらに他の発明によれば、上記インクジェット記録ヘッドとそのインクジェット記録ヘッドに供給するためのインクを貯留するインクタンクとを有することを特徴とするヘッドカートリッジを備える。
【００４５】
またさらに他の発明によれば、上記構成の記録ヘッド或いは上記構成のヘッドカートリッジを用いて記録を行なう記録装置を備える。
【発明の効果】
【００４６】
従って本発明によれば、時分割駆動する各ブロックの記録素子に定電流を通電して駆動することができるので、たとえ、記録素子の数が非常に多く記録素子までの配線が長くなるために記録素子までに生じる電圧降下が駆動条件によってばらつくとしても、常に記録素子に対して一定のエネルギーを投入して駆動することができるという効果がある。
【００４７】
また、その定電流は外部からの調整信号により制御することができるので、記録素子への印加電圧のマージン量を減らすことが可能になり、その結果、記録素子へのストレスが軽減され耐久性の向上するという利点もある。
【００４８】
さらに、記録素子の駆動回路や定電圧回路をヘッド基板の外縁からはみだすように実装することで、基板幅を短くすることできるという効果がある。
【００４９】
またさらに、電源電圧バラツキも許容できるので、従来行われてきた記録ヘッドの出荷時調整を必要としないという利点もある。
【発明を実施するための最良の形態】
【００５０】
以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。
【００５１】
なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００５２】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００５３】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００５４】
またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００５５】
＜インクジェット記録装置の説明（図１）＞
図１は本発明の代表的な実施形態であるインクジェット記録装置１の構成の概要を示す外観斜視図である。
【００５６】
図１に示すように、インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行なう記録ヘッド３を搭載したキャリッジ２にキャリッジモータＭ１によって発生する駆動力を伝達機構４より伝え、キャリッジ２を矢印Ａ方向に往復移動させるとともに、例えば、記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。
【００５７】
また、記録ヘッド３の状態を良好に維持するためにキャリッジ２を回復装置１０の位置まで移動させ、間欠的に記録ヘッド３の吐出回復処理を行う。
【００５８】
記録装置１のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ６を装着する。インクカートリッジ６はキャリッジ２に対して着脱自在になっている。
【００５９】
図１に示した記録装置１はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。
【００６０】
さて、キャリッジ２と記録ヘッド３とは、両部材の接合面が適正に接触されて所要の電気的接続を達成維持できるようになっている。記録ヘッド３は、記録信号に応じてエネルギーを印加することにより、複数の吐出口からインクを選択的に吐出して記録する。特に、この実施形態の記録ヘッド３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用しており、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。
【００６１】
さらに、図１において、１４は記録媒体Ｐを搬送するために搬送モータＭ２によって駆動される搬送ローラである。
【００６２】
なお、上述した例では、記録ヘッドとインクを貯留するインクカートリッジとは分離可能な構成であるが、以下に説明するように、これら記録ヘッドとインクカートリッジとが一体となったヘッドカートリッジをキャリッジ２に搭載しても良い。
【００６３】
図２はヘッドカートリッジの構成の一例を示す外観斜視図である。
【００６４】
図２に示されているように、インクジェットカートリッジＩＪＣはブラックインクを吐出するカートリッジＩＪＣＫとシアン（Ｃ）、マゼンタ（Ｍ）、イエロ（Ｙ）の３色のカラーインクを吐出するカートリッジＩＪＣＣから構成されており、これら２つのカートリッジは互いに対して分離可能であり、夫々独立にキャリッジ２と脱着可能である。
【００６５】
カートリッジＩＪＣＫはブラックインクを貯留するインクタンクＩＴＫとブラックインクを吐出して記録する記録ヘッドＩＪＨＫとから成り立っているが、これらは一体型の構成となっている。同様に、カートリッジＩＪＣＣはシアン（Ｃ）、マゼンタ（Ｍ）、イエロ（Ｙ）の３色のカラーインクを貯留するインクタンクＩＴＣとこれらカラーインクを吐出して記録する記録ヘッドＩＪＨＣとから成り立っているが、これらは一体型の構成となっている。なお、この実施例ではインクタンク内にインクが充填されているカートリッジとなっている。
【００６６】
さらに、図２から明らかなように、ブラックインクを吐出するノズル列、シアンインクを吐出するノズル列、マゼンタインクを吐出するノズル列、イエロインクを吐出するノズル列はキャリッジ移動方向に並んで配置され、ノズルの配列方向はキャリッジ移動方向とは交差する方向となっている。
【００６７】
＜インクジェット記録装置の制御構成（図３）＞
図３は図１に示した記録装置の制御構成を示すブロック図である。
【００６８】
図３に示すように、コントローラ６００は、ＭＰＵ６０１、後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納したＲＯＭ６０２、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する特殊用途集積回路（ＡＳＩＣ）６０３、画像データの展開領域やプログラム実行のための作業用領域等を設けたＲＡＭ６０４、ＭＰＵ６０１、ＡＳＩＣ６０３、ＲＡＭ６０４を相互に接続してデータの授受を行うシステムバス６０５、以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ６０１に供給するＡ／Ｄ変換器６０６などで構成される。
【００６９】
また、図２において、６１０は画像データの供給源となるコンピュータ（或いは、画像読取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置６１０と記録装置１との間ではインタフェース（Ｉ／Ｆ）６１１を介して画像データ、コマンド、ステータス信号等を送受信する。
【００７０】
さらに、６２０はスイッチ群であり、電源スイッチ６２１、プリント開始を指令するためのプリントスイッチ６２２、及び記録ヘッド３のインク吐出性能を良好な状態に維持するための処理（回復処理）の起動を指示するための回復スイッチ６２３など、操作者による指令入力を受けるためのスイッチから構成される。６３０はホームポジションｈを検出するためのフォトカプラなどの位置センサ６３１、環境温度を検出するために記録装置の適宜の箇所に設けられた温度センサ６３２等から構成される装置状態を検出するためのセンサ群である。
【００７１】
さらに、６４０はキャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、６４２は記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。
【００７２】
ＡＳＩＣ６０３は、記録ヘッド３による記録走査の際に、ＲＡＭ６０２の記憶領域に直接アクセスしながら記録ヘッドに対して記録素子（ヒータ）の駆動データ（ＤＡＴＡ）を転送する。
【００７３】
次に、上記構成の記録装置の記録ヘッドに用いられるヘッド基板についてのいくつかの実施例について説明する。
【実施例１】
【００７４】
図４はこの実施例に従うヘッド基板の構成を示す図である。なお、図４において、既に従来で説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。
【００７５】
最初にこのヘッド基板の基本構成とその動作を説明する。
【００７６】
＜基本構成＞
従来例の図１１で説明した構成要素に加えて、この実施例のヘッド基板には、ヒータ１０１の印加電流（Ｉset）を設定する定電流回路１１３、ヒータのＧＮＤＨ側端子電圧（ＶREF）を検知するセンス線１１４が備えられ、従来例と同様に各ブロックがＮビット（即ち、Ｎ個のヒータとＮ個のパワートランジスタ）からなるＭ個のブロック（第１ブロックから第Ｍブロック）から構成される。なお、この実施例では、従来例のＭＯＳトランジスタではなく、バイポーラトランジスタが用いられている。
【００７７】
そして、この実施例ではＭブロック×Ｎビット時分割駆動に対応するように、Ｎビット単位で構成したパワートランジスタ１０２にヒータ１０１が接続される。そして、ヒータ１０１のもう一方の端子は、印加電源となるＶＨ配線１０６に接続される。パワートランジスタ１０２の出力側はブロック単位（即ち、Ｎ個づつ）で共通化されて定電流回路１１３の１つの端子に接続される。定電流回路のもう一方の端子はＧＮＤＨ配線１０７に接続されるとともに、センス線１１４が引き出されて定電流回路１１３の更にもう一つの端子であるバイアス電圧を発生する電圧源の端子（不図示）に接続される。なお、ＶＨ配線１０６とＧＮＤＨ配線１０７とは、給電点１０３からＭ個のブロック夫々への共通配線としている。
【００７８】
＜動作原理＞
このように電源系の配線が形成されることから、このヘッド基板の電源配線については共通インピーダンスをもつ特性となり、ブロックの場所よってＶＨ配線１０６側およびＧＮＤＨ配線１０７側の電圧降下が異なる。また、ヒータの同時駆動ビット数によっても電圧降下は異なってくる。定電流回路１１３は、センス線１１４によりＧＮＤＨ配線１０７側のＧＮＤＨ端子電圧を参照したリファレンス電圧（ＶREF）を基準に設定電流（ＩSET）を流す。
【００７９】
この設定電流（ＩSET）は、定電流回路１１３内部で発生するバイアス電圧で制御されるもので、このバイアス電圧の基準電圧をＧＮＤＨ端子電圧とすることで、ＧＮＤＨ配線１０７の電圧変動に係わらずＧＮＤＨ配線１０７に対して一定のバイアス電圧が発生されることになり、一定の電流を流すように動作する。また、このような一定電流を流す動作は、ＶＨ配線１０６の電圧変動に影響されることもない。このように、この実施例ではＶＨ配線１０６とＧＮＤＨ配線１０７の電圧変動を吸収して、ヒータ１０１に一定電流を流すように定電流駆動する。
【００８０】
次に、このような駆動の実施例を説明する。ここでのヘッド基板の主な駆動仕様は次の通りである。
【００８１】
記録幅Ｌインチ、４領域並列駆動、領域あたりＭブロック×Ｎビット時分割、ノズル数Ｍブロック×Ｎビット×４領域×２列＝８×Ｍ×Ｎ、ヒータ抵抗値ＲＨ、ヒータ印加電流ＩＨである。
【００８２】
なお、記録ヘッドの構成は従来例で言及した図１２に示した構成と同じで、基板２０１の中央長辺方向にインク供給口２０２が位置し、これを挟むように両側にＯＤＤ側ノズル列２０３ａとＥＶＥＮ側ノズル列２０３ｂが配置され、ノズルに対応するヒータとこれを駆動するドライバＩＣ２０５が各ノズル列のインク供給口より遠い側に配置される。そして、この記録ヘッドを駆動する際は、２列のノズル列をＯＤＤ＿Ｌ、ＯＤＤ＿Ｒ、ＥＶＥＮ＿Ｌ、ＥＶＥＮ＿Ｒの４つの領域に分割して同時動作させる。従って、４つの領域に電源と制御線を個別給電することになるが、ヘッド基板を複数並べる構成に対応するために給電点は基板短辺側２０４、２０６に配置される。
【００８３】
図５は上述した給電構成で駆動される１つの領域（Ｎ個のヒータ×Ｍ個のブロック）の回路構成を示す図である。なお、この図も従来例で言及したのと同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【００８４】
図５に示すように、各ブロックには、Ｎビット単位で内部が構成されたドライバＩＣ２０５が備えられる。
【００８５】
そして、Ｍブロック×Ｎビット時分割駆動に対応するように、Ｎビット単位で内部が構成されたドライバＩＣ２０５の一端にヒータ１０１が接続される。また、Ｎビットドライバに１つの定電流回路１１３が備えられる。ヒータ１０１のもう一方の端子は、ＶＨ配線１０６に接続される。なお、定電流回路１１３とＧＮＤＨ配線１０７との間には設定抵抗（Ｒset）１１５が接続される。この抵抗の役割は前述したように一定バイアス電圧のもとに設定電流（ＩSET）を設定することである。さて、設定抵抗（Ｒset）１１５のＧＮＤＨ配線側にはセンス線１１４が接続される。ＶＨ配線１０６とＧＮＤＨ配線１０７は、Ａｌ配線にＣｕメッキを施した構成で、給電点１０３から第１〜Ｍブロックまで共通配線を形成している。
【００８６】
このようにＶＨ配線は共通配線されることから、ブロックの場所よってＶＨ配線１０６側とＧＮＤＨ配線１０７側の電圧降下が異なる。また同時駆動ビット数によっても電圧降下が異なる。
【００８７】
ここで前述した駆動仕様に基づき、ＶＨ配線１０６とＧＮＤＨ配線１０７の抵抗、配線幅を求めてみる。従来例と比較できるように、個別配線の抵抗５０Ω相当の共通配線抵抗を設定する。
【００８８】
個別配線をブロック数Ｍ本束ねた抵抗値と考えて、ＶＨ配線抵抗ＲVH//＝ＲVH／Ｍ、ＧＮＤＨ配線抵抗ＲGNDH//＝ＲGNDH／Ｍとする。配線条件も同じＡｌ膜厚、Ｃｕ膜厚とすれば、配線幅はスペースＷSを除いた分となるので、ＶＨ配線幅ＷVH//＝ＷLＭ、ＧＮＤＨ配線幅ＷGNDH//＝ＷLＭ、故に、電源配線領域の幅ＷP//＝Ｍ（ＷVH//＋ＷGNDH//）となる。
【００８９】
この結果は、従来例のスペースＷSが寄与しないことを示す。この時の配線抵抗ＲVH//、ＲGNDH//による電圧降下は、給電点１０３から最も遠い第Ｍブロックのところが最大になる。
【００９０】
これを見積もると、ＶＨ配線側の電圧降下ΔＶVH＝（ＲVH//／Ｍ）×ＩH×Ｍ＝ＲVH//・ＩH、ＧＮＤＨ配線側の電圧降下ΔＶGNDH＝（ＲGNDH//／Ｍ）×ＩH×Ｍ＝ＲGNDH//・ＩHとなる。
【００９１】
従って、ＧＮＤＨ配線１０７側、つまりセンス線１１４の電圧値は最大でＲGNDH//・ＩH変動することになる。一方、ＶＨ配線１０６側は、電圧変動ＲVH//・ＩHを有してヒータ１０１にＶＨ電圧が供給される。
【００９２】
なお、給電点１０３における必要なＶＨ電圧（ＶVH@CHIP）は、
ＶVH@CHIP＝ΔＶVH＋ΔＶGNDH＋ＩHＲH＋定電流駆動回路の損失
＝ＩH（ＲVH//＋ＲGNDH//＋ＲH）＋定電圧駆動回路の損失
となる。
【００９３】
さらには、外部から供給するＶＨ電源１１０と基板との間をつなぐケーブル１１１の電圧降下が存在する。ＶＨ側ケーブル１１１とＧＮＤＨ側ケーブル１１２の抵抗を夫々、Ｒcとした時、ＶＨ電源１１０に必要なＶＨ電源電圧（ＶVH）は、
ＶVH＝ＶVH@CHIP＋２ＲC・ＩH・Ｍ
となる。
【００９４】
次に、このように設計されたＶＨ配線１０６とＧＮＤＨ配線１０７を踏まえて、定電圧駆動するドライバＩＣ２０５について説明する。
【００９５】
図６は定電流駆動の、Ｙブロック×Ｎビットで構成されたドライバＩＣの機能構成を示すブロック図である。
【００９６】
このドライバＩＣは、図６に示されるように、Ｎビットのドライバ３１２がＹ個ブロック備えられる構成となっており、これらＹ個のブロックの外側には、ＤＡＴＡＩＮ信号により記録データと選択ビットアドレスを受信して並び替えるシフトレジスタ３０１、記録データを格納するラッチ３０２、選択ビットアドレスを格納するラッチ３０３、印加パルス信号（＿ＨＥ）との論理積をとるＡＮＤゲート３０４、選択ビットアドレスに基づいてブロック内の１ビットを選択するＮラインデコーダ３０５、記録データと選択ビットとの論理積をとるＡＮＤゲート３０６、ヒータ印加電流を制御する定電流回路内のバイアス電圧を微調整するためのバイアス電圧に対応するデータをＳＤＩ信号として受信し、これに対応するバイアス制御電流を出力するＤ／Ａコンバータ３０７、バイアス電圧に対応するデータ（バイアス電圧調整データ）を入力格納するシフトレジスタ３０９とラッチ３０８が備えられる。
【００９７】
シフトレジスタ３０１にはクロック信号（ＣＬＫ１）に従って記録データ、選択ビットアドレスの順でデータが格納される。従って、１セットの記録データと選択ビットアドレスとが入力されたとき、レジスタ３１０には記録データがレジスタ３１０には選択ビットアドレスが格納されることになる。
【００９８】
ここで、このような構成のドライバＩＣの動作について説明する。
【００９９】
まず、記録データを格納しているシフトレジスタ３０１のレジスタ３１０の出力をラッチ信号（＿ＬＴ）の入力タイミングでラッチ３０２に取り込み、ＡＮＤゲート３０４でヒータへの印加パルス幅信号（＿ＨＥ）と論理積をとって、その演算結果を出力する。以下、この演算結果をセグメント信号という。
【０１００】
一方、選択ビットアドレスを格納しているレジスタ３１１の出力をラッチ信号（＿ＬＴ）の入力タイミングでラッチ３０３に取り込み、Ｎラインデコーダ３０５で選択ビット信号を出力する。以下、この信号をコモン信号という。
【０１０１】
次に、このセグメント信号とコモン信号とをＡＮＤゲート３０６に入力する。このようにして、ＡＮＤゲート３０６ではマトリクス回路が構成される。このようにして、記録データの配列であるセグメント信号と選択ビット信号の配列であるコモン信号とでマトリクスを構成し、両者の論理積をとって時分割駆動信号を発生する。これは、各ブロック内で任意の１つのヒータ（１ビット）を選択し、その選択したヒータに通電して駆動するための信号である。この時分割駆動信号をＹ個のＮビットドライバ３１２が記録のオン／オフ信号として受信し、ヒータを時分割駆動する。
【０１０２】
他方、Ｎビットドライバ３１２はＤ／Ａコンバータ３０７からのバイアス制御電流を受けて定電流回路のバイアス電圧を発生する回路を備える。また、各ブロックには出力端子Ｏi1〜ＯiN（ｉ＝１，Ｙ）、設定抵抗（Ｒset）１１５の接続端子ＲＥＸｉ（ｉ＝１，Ｙ）、センス線１１４の接続端子ＧＮＤＨＲＥＦｉ（ｉ＝１，Ｙ）が備えられている。
【０１０３】
外部の制御回路から転送されるシリアルデータ信号（ＳＤＩ）はまず、シフトレジスタ３０９に格納され、これをラッチ信号（＿ＬＴ２）の入力タイミングでラッチ３０８に取り込む。そして、Ｄ／Ａコンバータ３０７では、取り込んだＳＤＩ信号に応じたバイアス制御電流を発生して各ブロックに出力する。なお、Ｄ／Ａコンバータ３０７の分解能はヒータ１０１に流す電流を微調整する範囲や精度に応じて決定すれば良い。
【０１０４】
次に、ＡＮＤゲート３０６に入力されるコモン信号とセグメント信号とによって形成されるマトリクスからのヒータ駆動信号と、Ｄ／Ａコンバータ３０７からのバイアス制御電流とセンス信号線からのＧＮＤＨ電圧変動とに基づいて定電流駆動するＮビットドライバ３１２の内部構成とその動作について説明する。
【０１０５】
図７は定電流駆動するＮビットドライバ３１２の内部構成を示す回路図である。
【０１０６】
Ｎビットドライバ３１２は、図７に示すように、ヒータを駆動するｎ個のパワートランジスタＱ１〜Ｑｎ、定電流駆動するトランジスタＱ（ｎ＋１）、パワートランジスタＱ（ｎ＋１）のバイアス電圧ＶBIAを発生するダイオードＤ１〜Ｄ３、トランジスタＱ（ｎ＋２）〜Ｑ（ｎ＋４）から構成される。
【０１０７】
また、Ｎビットドライバ３１２には設定電流Ｉsetを設定する設定抵抗Ｒset１１５とパワートランジスタＱ（ｎ＋５）が外付けされている。そして、トランジスタＱ（ｎ＋２）〜Ｑ（ｎ＋４）とパワートランジスタＱ（ｎ＋５）とによりダイオードＤ１〜Ｄ３にバイアス電流ＩBIAを供給する定電流回路を構成する。また、Ｄ／Ａコンバータ３０７によりバイアス電流（ＩD/A）が設定制御される。
【０１０８】
また、ｎ個のヒータ１０１にはパワートランジスタＱ１〜Ｑｎの出力端子Ｏ１〜Ｏｎが接続され、ヒータのもう一方の端子は、ＶＨ配線１０６に共通接続される。一方、パワートランジスタＱ１〜Ｑｎのエミッタが共通接続されて、定電流回路のパワートランジスタＱ（ｎ＋１）のコレクタに接続される。そして、パワートランジスタＱ（ｎ＋１）のエミッタが接続端子ＲＥＸを経てＮビットドライバ３１２の外部に出力され、設定抵抗（Ｒset）１１５と接続され、そのベースはダイオードＤ１のアノードに接続される。
【０１０９】
さて、ダイオードＤ１〜Ｄ３が図７に示されるように、直列に接続されており、ダイオードＤ３のカソードからの出力は接続端子ＧＮＤＨＲＥＦを介して外部に取り出されセンス線１１５に接続される。ダイオードＤ１〜Ｄ３は、パワートランジスタＱ（ｎ＋２）〜Ｑ（ｎ＋５）で構成される定電流回路のトランジスタＱ（ｎ＋２）から定電流を受けてパワートランジスタＱ（ｎ＋１）のバイアス電圧（ＶBIA）を発生するとともに、そのバイアス電圧（ＶBIA）の監視用としてＶBIA端子を介して外部に引き出される。
【０１１０】
また、パワートランジスタＱ（ｎ＋２）〜Ｑ（ｎ＋５）で構成される定電流回路において、トランジスタＱ（ｎ＋２）とＱ（ｎ＋３）で第１のカレントミラー回路を構成し、更にこれをコントロールする第２のカレントミラー回路がトランジスタＱ（ｎ＋４）とＱ（ｎ＋５）で構成される。
【０１１１】
第２のカレントミラー回路にはＤ／Ａコンバータ３０７が接続されて、バイアス制御電流ＩD/Aを供給する。第２のカレントミラー回路は他のブロックに対しても設けられており、各ブロックで同様のカレントミラー回路を構成して一つのＤ／Ａコンバータ３０７で共通に制御される。Ｄ／Ａコンバータ３０７には基準電圧ＶＲＥＦと上述のようにバイアス電圧調整データが外部から入力される。
【０１１２】
なお、ＶＨ配線１０６とＶＨ端子の電圧は同じであるが、ＶＨ端子はパワートランジスタＱ（ｎ＋２）〜Ｑ（ｎ＋５）で構成される定電流回路の電源となるために電圧変動の大きいＶＨ配線１０６とは別の端子を介して与えられている。同様に、ＧＮＤＨ端子はＧＮＤＨ配線１０７と同じ電圧であるが、ＧＮＤＨ端子はパワートランジスタＱ（ｎ＋２）〜Ｑ（ｎ＋５）で構成される定電流回路の電源となるために電圧変動の大きいＧＮＤＨ配線１０７とは別に与えられている。
【０１１３】
この実施例のＮビットドライバ３１２では、ＧＮＤＨ配線１０７を基準にバイアス電圧ＶBIAを発生している。このバイアス電圧（ＶBIA）からパワートランジスタＱ（ｎ＋１）のベース−エミッタ間電圧（Ｖbe）を引いた残りの電圧が設定抵抗（ＲSET）１１５に印加されて設定電流（ＩSET）が流れる。即ち、設定抵抗（ＲSET）１１５とバイアス電圧（ＶBIA）とで所望のヒータ印加電流（ＩH）となるように設定電流（ＩSET）が制御できる。
【０１１４】
設定電流（ＩSET）は、
ＩSET（＝ＩH）＝（ＶBIA −Ｖbe）／ＲSET
となる。
【０１１５】
この実施例では、ダイオードの順方向電圧でバイアス電圧（ＶBIA）を発生させる構成となっているので、設定抵抗（ＲSET）に印加される電圧はほぼ固定値となる。従って、設定電流（ＩSET）は実質、設定抵抗（ＲSET）で設定される。なお、バイアス電圧（ＶBIA）は、バイアス電流（ＩBIA）、温度、パワートランジスタＱ（ｎ＋１）の電流増幅率より若干変動する。安定で均一な駆動が必要な場合は、定電流回路の（ＩBIA−ＶBIA）特性に応じた制御をＤ／Ａコンバータ３０７からのバイアス制御電流（ＩD/A）で行なう。
【０１１６】
パワートランジスタＱ（ｎ＋２）〜Ｑ（ｎ＋５）で構成される定電流回路はカレントミラー構成なので、バイアス電流：ＩBIA＝ＩD/Aの関係となる。
【０１１７】
なお、この実施例では、バイアス電圧（ＶBIA）を発生する素子としてダイオードを取り上げて説明してきたが、この素子を抵抗に置き換えても良い。抵抗を用いる場合は１素子でバイアス電圧（ＶBIA）を広く取ることができる。ただし、パワートランジスタＱ（ｎ＋１）のベース電流に応じてバイアス電圧（ＶBIA）の変動量が大きくなるので、定電流回路の（ＩBIA−ＶBIA）特性に応じた制御が不可欠となる。
【０１１８】
次に、この定電流駆動回路を動作させるために必要なＶＨ電圧（ＶVH@IC）を見積もると、
ＶVH@IC＝ＲHＩH
＋パワートランジスタＱ１のコレクタ−エミッタ間電圧（Ｖce）
＋パワートランジスタＱ（ｎ＋１）コレクタ−エミッタ間電圧（Ｖce）
＋ＲSETＩH
となる。
【０１１９】
ここで、定電流駆動回路での損失電圧（ＶLOSS）は、
ＶLOSS＝Ｑ１のＶce＋Ｑ（ｎ＋１）のＶce＋ＲSETＩH
となる。
【０１２０】
なお、Ｑ（ｎ＋１）のＶceは０．数Ｖ以上であり、ＶVH@ICに応じて変動する。言い換えれば、ＶVH@ICから必要電圧分（ＲHＩH＋Ｑ１のＶce＋ＲSETＩH）を差し引いたオーバ電圧分を吸収する。
【０１２１】
改めて、給電点１０３における必要なＶＨ電圧（ＶVH@CHIP）は、
ＶVH@CHIP＝ΔＶVH＋ΔＶGNDH＋ＩHＲH＋ＶLOSS
となる。
【０１２２】
最終的に必要なＶＨ電源電圧（ＶVH）を見積もると、
ＶVH＝ＶVH@CHIP＋２ＲCＩHＭ
となる。
【０１２３】
次に従来例に習って具体的な仕様や定数を上記式に与えて従来例と比較してみる。
【０１２４】
ここでの条件は、８８ブロック×４０ビット時分割駆動、ヒータ抵抗値ＲH＝２３０Ω、ヒータ印加電流ＩH＝８０ｍＡ、個別配線５０Ω相当の共通配線抵抗、ケーブル抵抗ＲC＝０．１Ωとする。このような条件下、この実施例に従うヘッド基板では以下のような結果が得られた。即ち、
ＶＨ配線抵抗：    ＲVH//  ＝５０Ω／８８本＝０．５６８Ω／ビット、
ＧＮＤＨ配線抵抗：ＲGNDH//＝５０Ω／８８本＝０．５６８Ω／ビット、
ＶＨ配線幅：      ＷVH//＝１０μｍ×８８本＝０．８８ｍｍ、
ＧＮＤＨ配線幅：  ＷGNDH//＝１０μｍ×８８本＝０．８８ｍｍ、
電源配線領域の幅：ＷP//＝８８本（０．８８ｍｍ＋０．８８ｍｍ）
＝１．７６ｍｍである。
【０１２５】
これは従来例のＷP＝３．５２ｍｍの半分であり、ドライバＩＣの短辺側幅寸法２．５ｍｍよりも小さく、「電源配線領域幅＜ドライバＩＣ幅」とする効率的な配線を達成している。また、基板幅は、ＯＤＤ側ノズル列で１．７６ｍｍ、ＥＶＥＮ側ノズル列で１．７６ｍｍで合計３．５６ｍｍにスリム化される。このスリム化は前述したように従来例にはあったスペースＷS＝１０μｍを無くした配線としたためである。
【０１２６】
続いて、ＶＨ電源電圧（ＶVH）の見積もりを示す。
【０１２７】
ＶＨ配線側の電圧降下：
ΔＶVH＝０．５６８Ω×８０ｍＡ＝０．０４５Ｖ
ＧＮＤＨ配線側（センス線）の電圧降下：
ΔＶGNDH＝０．５６８Ω×８０ｍＡ＝０．０４５Ｖ
Ｑ１のＶce    ＝０．６Ｖ
設定抵抗（ＲSET）の電圧降下：
バイアス電圧（ＶBIA）−Ｑ（ｎ＋１）のＶbe＝１．２Ｖ
ここで、ＶBIA＝０．６Ｖ＋０．６Ｖ＋０．６Ｖ＝１．８Ｖ、
Ｑ（ｎ＋１）のＶbe＝０．６Ｖ、
ＲSET＝１．２Ｖ／８０ｍＡ＝１５Ω
（なお、Ｑ（ｎ＋１）のベース電流は無視）
ＶＨ電圧＠ＩＣ：
ＶVH@IC＝（８０ｍＡ×２３０Ω）＋０．６Ｖ＋Ｑ（ｎ＋１）のＶce
＋１．２Ｖ＝２０．２Ｖ＋Ｑ（ｎ＋１）のＶce
損失電圧（Ｑ（ｎ＋１）のＶce＝０．６Ｖとする）：
ＶLOSS＝０．６Ｖ＋０．６Ｖ＋１．２Ｖ＝２．４Ｖ
ＶＨ電圧＠給電点：
ＶVH@CHIP＝４Ｖ＋４Ｖ＋（８０ｍＡ×２３０Ω）＋２．４Ｖ
＝２８．８Ｖ
ＶＨ電源電圧：
ＶVH＝２８．８Ｖ＋（２×０．１Ω×８０ｍＡ×８８ビット）
＝３０．２Ｖ
最後に、このように設計した回路定数を適用した本実施例の定電圧駆動回路でシミュレーションした結果を説明する。
【０１２８】
図８は図７に示した回路で実現される機能をシミュレーションした結果を示す図である。
【０１２９】
この図は駆動条件として印加パルス幅１μs、８８ビット同時駆動を与えて、最も電源電圧変動の大きい第８８ブロックをプローブした電圧変動を示している。
【０１３０】
ヒータがオンしている期間、ＶＨ電圧波形とＧＮＤＨ波形は、電流が電源配線経路に流れて電圧降下しており、ＶＨ電圧降下ΔＶVH＝４．２Ｖ、ＧＮＤＨ電圧降下ΔＶGNDH＝４．４Ｖとなっており、上述した設計例での見積もりとほぼ一致している。
【０１３１】
この時のヒータ印加電流（ＩH）は、ＩH＝８０ｍＡとなっている。
【０１３２】
ＧＮＤＨ電圧降下（ΔＶGNDH）はセンス線１０４の電圧変動でもあり、この変動電圧４．４Ｖがブロック内部で発生するバイアス電圧ＶBIAの基準電圧に連動して一定値を保つ。その結果、設定電流（Ｉset）は一定となってヒータは定電流駆動される。
【０１３３】
このシミュレーション結果が示すように、電源電圧が数ボルトも変動しているにも関わらず、ヒータには所望の電流が流れることが分かる。また、ＶＨ電圧やＧＮＤＨ電圧が大きく変動するにも関わらずヒータに所望の電流が流れることは、ＶＨ電源１０６の電圧バラツキも許容できることでもあり、従来行われてきた記録ヘッドの出荷時の調整を必要としなくなる。
【０１３４】
次に、同時駆動ビット数を変えた場合、つまり負荷を変動させたときのシミュレーション結果について説明する。
【０１３５】
図９は図７に示した回路で実現される機能をシミュレーションした結果を示す図である。この図は駆動条件として、４４ビット同時駆動を与えて、最も電源電圧変動の大きい第８８ブロックをプローブした電圧変動を示している。
【０１３６】
ヒータがオンしている期間、ＶＨ電圧波形とＧＮＤＨ波形は、電流が電源配線経路に流れて電圧降下しており、ＶＨ電圧降下ΔＶVH＝２．４Ｖ、ＧＮＤＨ電圧降下ΔＶGNDH＝２．４Ｖとなっている。
【０１３７】
この時のヒータ印加電流（ＩH）は、ＩH＝８０ｍＡでほぼ所望の電流を得ている。
【０１３８】
このシミュレーション結果が示すように、負荷が変動してもヒータには所望の電流が流れることが分かる。このことは、従来例のパルス幅補正で説明した同時駆動するビット数に応じてパルス幅を変えて駆動するという制御とバラツキ管理を含めた寄生抵抗の合わせ込み設計を必要としないことを意味する。
【０１３９】
従って以上説明した実施例に従えば、電源系の変動やバラツキをドライバＩＣで吸収してヒータへの変動要因を無くすことにより、マージン量を大幅に減らした印加電圧で駆動できる。これにより、ヒータへのストレスを軽減することができ、記録ヘッドの耐久性を向上させることができる。
【０１４０】
なお、本発明は電源系の変動やバラツキを許容するが、ヒータに一定電流を印加するように制御するのでヒータ個々の抵抗値バラツキに対しては対応できない。従って、この実施例に従うヘッド基板を用いた記録ヘッドを定電流駆動する際には、特許文献３で提案しているように、基板上に作り込んだ吐出用のヒータと同一プロセスで形成したダミーヒータの抵抗値を参照し、この参照値に応じて印加時間となるパルス幅を調整して最適化駆動したり、或いは、特許文献４で提案しているように、ヒータを駆動するパワートランジスタのＯＮ抵抗バラツキに対して、基板上に作り込んだパワートランジスタと同プロセスで形成したダミーパワートランジスタのＯＮ抵抗値を参照し、この参照値に応じてパルス幅を調整して最適化駆動すると良い。
【実施例２】
【０１４１】
実施例１ではドライバＩＣをヘッド基板上に実装する例を説明してきたが、ここでは、更なる基板のコストダウンを求め、より基板幅をスリムにするためにオーバハング実装の実施例について説明する。
【０１４２】
オーバハング実装とは、ドライバＩＣを基板のエッジ付近で接合してドライバＩＣを基板の外側にはみ出させた形態の実装で、ドライバＩＣの実装とＶＨ配線に必要なスペースを削減して基板のスリム化を図るようにしている。
【０１４３】
図１０はこの実施例に従うドライバＩＣのオーバハング実装の外観を示す図である。
【０１４４】
なお、図１０において、従来例の図１２で説明したのと同じ構成要素については同じ参照番号を付してその説明を省略する。
【０１４５】
この実施例のヘッド基板２０１は、図１２で説明した基板短辺側から給電する構成のヘッド基板からドライバＩＣ２０５の実装スペースとＶＨ配線を省いた構成となっている。図１０と図１２とを比較すると分かるように、この実施例ではドライバＩＣ２０５がヘッド基板２０１からはみ出すように設けられ、ドライバＩＣ２０５のはみ出した位置の一端にフレキシブルプリントケーブル（以下、ＦＰＣ）２０７を接続し、ＦＰＣ２０７を介してドライバＩＣ２０５に制御線やＶＨ電源線を接続する。
【０１４６】
そして、ＦＰＣ２０７の他端にはプリント基板２０８を接続して、プリント基板２０８に制御線やＶＨ電源線を接続する。なお、ヘッド基板２０１上に形成したＧＮＤＨ配線への給電は、プリント基板２０８とヘッド基板２０１をＦＰＣ２０７を介して接続して、ヘッド基板２０１の短辺側の両端２０４、２０６でとる。また、この実施例のヘッド基板は従来例の図１２に示したヘッド基板と同様にＯＤＤ＿Ｌ、ＯＤＤ＿Ｒ、ＥＶＥＮ＿Ｌ、ＥＶＥＮ＿Ｒの４つの領域に分割して同時駆動させる。
【０１４７】
また、この実施例に従うヘッド基板を用いる記録ヘッドの構成要素やその動作は実施例１と同じであるが、実施例１と比較してこの実施例のヘッド基板には、ドライバＩＣ２０５とＧＮＤＨ配線がないのでその分、基板幅が小さくなる。
【０１４８】
ドライバＩＣ２０５との接続パッドスペースを０．２ｍｍとして片側分ＯＤＤ＿Ｌの基板幅方向のスリム幅を見積もると、
スリム幅＠片側分＝ＧＮＤＨ配線幅（０．８８ｍｍ）−接続パッド（０．２ｍｍ）＝０．６８ｍｍとなる。従って、ＯＤＤノズル列側とＥＶＥＮノズル列側とを合わせて基板全体としてみれば１．３６ｍｍもスリム化される。
【０１４９】
一方、ＧＮＤＨ配線はＦＰＣ２０７、プリント基板２０８側に共通配線する。
【０１５０】
このような構成のため、ＶＨ配線については、その配線幅や厚みの制約が緩く配線できるので、実施例１よりも大幅に配線抵抗を小さくすることができる。Ｃｕ配線、厚み１２μｍ、幅１ｍｍ、領域ＯＤＤ＿Ｌにおける配線長１５２．４ｍｍとしたとき、ＧＮＤＨ配線抵抗は、ＧＮＤＨ配線抵抗＝抵抗率（１．６９×１０-8）×配線長（１５２．４ｍｍ）／（厚み：１２μｍ×幅：１ｍｍ）＝０．２１４Ωとなる。
【０１５１】
ＧＮＤＨ配線での電圧降下（ΔＶGNDH）は、
ΔＶGNDH＝ＧＮＤＨ配線抵抗（０．２１４Ω）×（８０ｍＡ×８８ビット）＝１．５Ｖ
となり、ＧＮＤＨ配線電圧降下（ΔＶGNDH）は実施例１での４Ｖから２．５Ｖとなる。
【０１５２】
従って、ＶＨ電源電圧（ＶVH）は、
ＶVH＝実施例１のＶＨ電源電圧（３０．２Ｖ）−２．５Ｖ＝２７．７Ｖ
となる。
【０１５３】
従ってこの実施例に従えば、ドライバＩＣのオーバハング実装と実施例１で説明した定電圧駆動回路を組み合わせることにより、更なるヘッド基板のスリム化と電源電圧の低減化とを両立させることもできる。
【０１５４】
なお、以上説明した実施例では、ヒータによる熱エネルギーを利用したインクジェット記録ヘッドを取り上げて説明してきたが、本発明はこれによって限定されるものではなく、例えば、記録素子にヒータを用いているサーマル記録ヘッドにも適用できる。
【０１５５】
さらに、以上の実施例において、記録ヘッドから吐出される液滴はインクであるとして説明し、さらにインクタンクに収容される液体はインクであるとして説明したが、その収容物はインクに限定されるものではない。例えば、記録画像の定着性や耐水性を高めたり、その画像品質を高めたりするために記録媒体に対して吐出される処理液のようなものがインクタンクに収容されていても良い。
【０１５６】
以上の実施例は、特にインクジェット記録方式の中でも、インク吐出を行わせるために利用されるエネルギーとして熱エネルギーを発生する手段（例えば電気熱変換体やレーザ光等）を備え、前記熱エネルギーによりインクの状態変化を生起させる方式を用いることにより記録の高密度化、高精細化が達成できる。
【０１５７】
また以上の実施例はシリアルスキャンタイプのインクジェット記録装置を例として説明したが、本発明はこれに限らず、記録可能な記録媒体の最大幅の長さを持つフルライン記録ヘッドを用いたインクジェット記録装置にも、本発明は有効に適用できる。そのような記録ヘッドとしては、複数の記録ヘッドの組合せによってその長さを満たす構成や、一体的に形成された１個の記録ヘッドとしての構成のいずれでもよい。
【０１５８】
加えて、以上の実施例のようなシリアルスキャンタイプのものでも、装置本体に固定された記録ヘッド、あるいは装置本体に装着されることで装置本体との電気的な接続や装置本体からのインクの供給が可能になる交換自在のカートリッジタイプの記録ヘッドを用いた場合にも本発明は有効である。
【０１５９】
さらに加えて、本発明のインクジェット記録装置の形態としては、コンピュータ等の情報処理機器の画像出力装置として用いられるものの他、リーダ等と組合せた複写装置、さらには送受信機能を有するファクシミリ装置の形態を採るもの等であってもよい。
【図面の簡単な説明】
【０１６０】
【図１】本発明の代表的な実施例であるインクジェット記録装置の断面図である。
【図２】ヘッドカートリッジの構成の一例を示す外観斜視図である。
【図３】図１に示した記録装置の制御構成を示すブロック図である。
【図４】実施例１に従うヘッド基板の構成を示す図である。
【図５】１つの領域（Ｎ個のヒータ×Ｍ個のブロック）の回路構成を示す図である。
【図６】定電圧駆動の、Ｙブロック×Ｎビットで構成されたドライバＩＣの機能構成を示すブロック図である。
【図７】定電圧駆動するＮビットドライバ３１２の内部構成を示す回路図である。
【図８】図７に示した回路で実現される機能をシミュレーションした結果を示す図である。
【図９】図７に示した回路で実現される機能をシミュレーションした結果を示す図である。
【図１０】実施例２に従うドライバＩＣのオーバハング実装の外観を示す図である。
【図１１】従来の一般的なサーマルインクジェット方式の記録ヘッドの駆動回路の構成を示す図である。
【図１２】時分割駆動する記録ヘッドの基板への給電構成を示す図である。
【図１３】図１２に示したＯＤＤ＿Ｌの領域の電源供給の配線の例を示す回路図である。
【図１４】基板の一例を示す外観図である。
【符号の説明】
【０１６１】
３  記録ヘッド
１０１  ヒータ
１０２  パワートランジスタ
１０３  給電点
１０６  ＶＨ配線
１０７  ＧＮＤＨ配線
１０８  制御回路
１０９  オン／オフ信号
１１０  ＶＨ電源
１１１  ＶＨ側ケーブル
１１２  ＧＮＤＨ側ケーブル
１１３  定電流回路
１１４  センス線
１１５  設定抵抗
２０１  基板
２０２  インク供給口
２０３ａ  ＯＤＤ側ノズル列
２０３ｂ  ＥＶＥＮ側ノズル列
２０５  ドライバＩＣ
２０４、２０６  基板短辺側
３０１  シフトレジスタ
３０２、３０３、３０８  ラッチ
３０４、３０６  ＡＮＤゲート
３０５  Ｎラインデコーダ
３０７  Ｄ／Ａコンバータ
３０９  シフトレジスタ
３１０  レジスタ
３１２  Ｎビットドライバ
６００  コントローラ
【図１】
2006096007.tif 000003
【図２】
2006096007.tif 000004
【図３】
2006096007.tif 000005
【図４】
2006096007.tif 000006
【図５】
2006096007.tif 000007
【図６】
2006096007.tif 000008
【図７】
2006096007.tif 000009
【図８】
2006096007.tif 000010
【図９】
2006096007.tif 000011
【図１０】
2006096007.tif 000012
【図１１】
2006096007.tif 000013
【図１２】
2006096007.tif 000014
【図１３】
2006096007.tif 000015
【図１４】
2006096007.tif 000016