(57)【要約】  【課題】  配線抵抗及び配線容量を低減するとともに、チップ面積を削減する。  【解決手段】  ＳＯＩ基板３０は、シリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ−型シリコン層３３が形成されて構成される。ドレイン領域３５は、シリコン層３３の表面からシリコン酸化膜３２まで到達して形成される。ドレイン電極４２は、ＳＯＩ基板３０の裏面に電気的接触して形成される。導電体プラグ４１は、ドレイン領域３５の表面からドレイン領域３５およびシリコン酸化膜３２を貫通してシリコン基板３１中に延在して、ドレイン領域３５およびシリコン基板３１に電気的接触して形成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体支持基板と、半導体支持基板上に形成された埋込絶縁膜と、埋込絶縁膜上に形成された一導電型半導体層と、半導体層に形成された他導電型ベース領域と、ベース領域に形成された一導電型ソース領域と、半導体層にベース領域から所定距離離間して形成された一導電型ドレイン領域と、ソース領域および半導体層間に挟まれたベース領域の表面にゲート絶縁膜を介して形成されたゲート電極と、ソース領域及びベース領域に電気的接触するソース電極と、ドレイン領域に電気的接触するドレイン電極とを有する横型ＭＯＳトランジスタにおいて、
前記ドレイン領域が前記埋込絶縁膜まで到達して形成され、
前記ドレイン電極が前記半導体支持基板の裏面に電気的接触して形成され、
前記ドレイン領域の表面から前記ドレイン領域および埋込絶縁膜を貫通して前記半導体支持基板中に延在して、前記ドレイン領域および半導体支持基板に電気的接触する導電体プラグが形成されていることを特徴とする横型パワーＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は横型ＭＯＳトランジスタに関し、特にＳＯＩ（Silicon On Insulator）基板を用いた横型ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
低容量のＭＯＳトランジスタとして、ＳＯＩ基板を用いた横型ＭＯＳトランジスタが従来より知られている（例えば、特許文献１を参照。）。以下、ＳＯＩ基板を用いた従来のＮチャネル型の横型ＭＯＳトランジスタ１００について、図７を参照して説明する。ＳＯＩ基板２０は、半導体支持基板としてのＮ型またはＰ型のシリコン基板１の上に埋込絶縁膜としてのシリコン酸化膜２が形成され、このシリコン酸化膜２の上に半導体層としてのＮ−型シリコン層３が形成されて構成されている。シリコン層３には、シリコン酸化膜２まで到達したＰ型ベース領域４とＮ＋型ドレイン領域５とが所定距離離間して形成されている。そして、ベース領域４の表面層にベース領域４端からチャネル長として所定距離離間してＮ＋型ソース領域６が形成されている。ソース領域６およびシリコン層３間に挟まれたベース領域４の表面にゲート絶縁膜としての薄いシリコン酸化膜７を介してゲート電極８が形成されている。ゲート電極８から層間絶縁膜９により絶縁されて、ドレイン領域５に電気的接触するドレイン電極１０が形成され、ベース領域４とソース領域６とに電気的接触するソース電極１１が形成されている。図示しないが、ＳＯＩ基板２０の表面には、ボンディングパッドとして、ゲート電極８に接続されたゲートパッド、ドレイン電極１０に接続されたドレインパッド、およびソース電極１１に接続されたソースパッドを有している。
【特許文献１】特許第３４０２１９８号公報（図９）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ドレイン電極１０およびソース電極１１は通常アルミニウムを主材料とする低抵抗の導電材で形成されているが、平面形状がくし形パターンやストライプ状パターンで形成されている場合、ＭＯＳトランジスタの低オン抵抗化の要求に対してドレイン電極１０やソース電極１１の配線抵抗が無視できなくなってきている。また、ＭＯＳトランジスタの低容量化の要求に対して、ドレイン電極１０およびソース電極１１間や、ゲート電極８およびドレイン電極１０間や、ゲート電極８およびソース電極１１間の配線間容量も無視できなくなってきている。また、ドレインパッドおよびソースパッドが同一チップ表面に形成されているためチップ面積が大きくなるという問題がある。
【０００４】
本発明は、上記問題点に鑑みてなされたもので、ドレイン電極を半導体支持基板側に形成することにより、配線抵抗、配線容量およびチップ面積を低減した横型ＭＯＳトランジスタを提供することにある。
【課題を解決するための手段】
【０００５】
本発明の横型ＭＯＳトランジスタは、半導体支持基板と、半導体支持基板上に形成された埋込絶縁膜と、埋込絶縁膜上に形成された一導電型半導体層と、半導体層に形成された他導電型ベース領域と、ベース領域に形成された一導電型ソース領域と、半導体層にベース領域から所定距離離間して形成された一導電型ドレイン領域と、ソース領域および半導体層間に挟まれたベース領域の表面にゲート絶縁膜を介して形成されたゲート電極と、ソース領域及びベース領域に電気的接触するソース電極と、ドレイン領域に電気的接触するドレイン電極とを有する横型ＭＯＳトランジスタにおいて、ドレイン領域が埋込絶縁膜まで到達して形成され、ドレイン電極が半導体支持基板の裏面に電気的接触して形成され、ドレイン領域の表面からドレイン領域および埋込絶縁膜を貫通して半導体支持基板中に延在して、ドレイン領域および半導体支持基板に電気的接触する導電体プラグが形成されていることを特徴とする。
【０００６】
上記手段によれば、ドレイン領域が半導体層の表面から埋込絶縁膜まで到達して形成されるとともに、ドレイン電極が半導体支持基板の裏面に電気的接触して形成され、導電体プラグがドレイン領域の表面からドレイン領域および埋込絶縁膜を貫通して半導体支持基板中に延在して、ドレイン領域および半導体支持基板に電気的接触して形成される。そのため、ドレイン電極を平面形状がくし形パターンやストライプ状パターンでソース電極と同一チップ表面に形成しなくてもよい。また、ソース電極と同一チップ表面にドレインパッドを形成しなくてもよい。
【発明の効果】
【０００７】
本発明の横型ＭＯＳトランジスタによれば、ドレイン電極の配線抵抗を低減できるとともにドレイン電極とソース電極間およびゲート電極とドレイン電極間の配線間容量を低減でき、また、チップ面積も低減できる。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明の一実施形態の一導電チャネル型であるＮチャネル型の横型ＭＯＳトランジスタ２００について説明する。ＭＯＳトランジスタ２００は、半導体チップの上面から見た表面パターンを図１に示すように、素子部２０１がゲート電極３８とソース電極４０からなるくし形パターンで配置され、その素子部２０１に隣接して、半導体チップの外周域にゲートパッド２０２およびソースパッド２０３を配置した表面レイアウトとなっている。
【０００９】
次に、ＭＯＳトランジスタ２００の断面構造について、図１に示すＭＯＳトランジスタ２００のＡ−Ａ'断面を示す図２を参照して説明する。ＭＯＳトランジスタ２００は、ＳＯＩ基板３０に形成されている。ＳＯＩ基板３０は、半導体支持基板としてのＮ型またはＰ型、例えば、Ｎ型で厚さ３００μｍ程度、抵抗率０．００１〜０．００３Ωｃｍ程度のシリコン基板３１の上に埋込絶縁膜としてのシリコン酸化膜３２が、例えば、厚さ２μｍ程度に形成され、このシリコン酸化膜３２の上に半導体層としてのＮ−型シリコン層３３が、例えば、厚さ１μｍ程度、抵抗率０．３Ωｃｍ程度に形成されて構成されている。シリコン層３３には、シリコン酸化膜３２まで到達したＰ型ベース領域３４が、例えば、不純物濃度１．０×１０１８ｃｍ−３程度に形成され、ベース領域３４間にベース領域３４から所定距離離間して挟まれシリコン酸化膜３２まで到達したＮ＋型ドレイン領域３５が、例えば、不純物濃度１．０×１０２０ｃｍ−３程度に形成されている。そして、ベース領域３４の表面層にベース領域３４端からチャネル長として所定距離離間してＮ＋型ソース領域３６が、例えば、不純物濃度１．０×１０２０ｃｍ−３程度に形成されている。ソース領域３６およびシリコン層３３間に挟まれたベース領域３４の表面にゲート絶縁膜としての薄い、例えば、厚さ５０ｎｍ程度のシリコン酸化膜３７を介してポリシリコンからなるゲート電極３８が、例えば、厚さ０．６μｍ程度に形成されている。ゲート電極３８から層間絶縁膜３９により絶縁されて、ベース領域３４とソース領域３６とに電気的接触するソース電極４０が形成されている。
【００１０】
ドレイン領域３５の表面からドレイン領域３５およびシリコン酸化膜３２を貫通してシリコン基板３１中に延在して、ドレイン領域３５およびシリコン基板３１に電気的接触する導電体プラグ４１が、例えば、タングステン（Ｗ）で形成されている。ＳＯＩ基板３０の裏面、すなわち、シリコン基板３１の裏面にシリコン基板３１に電気的接触するドレイン電極４２が形成されている。層間絶縁膜３９、ソース電極４０、ドレイン領域３５および導電体プラグ４１上は、層間絶縁膜４３により被覆されている。図２では図示しないが、ゲート電極３８はゲートパッド２０２に電気的接続され、ソース電極４０はソースパッド２０３に電気的接続されている。
【００１１】
上記構成によれば、ＳＯＩ基板３０の裏面全面（シリコン基板３１の裏面全面）に電気的接触させたドレイン電極４２をシリコン基板３１を介して導電体プラグ４１に電気的接触させ、導電体プラグ４１の側面でシリコン酸化膜３２まで到達させたドレイン領域３５と電気的接触させている。そのため、ドレイン電極４２の配線抵抗を従来より低減できるだけでなく、ドレイン領域３５とベース領域３４間のシリコン層３３における電流経路が広くなり、その電流経路でのオン抵抗を小さくすることができる。また、ＳＯＩ基板３０の表面にドレイン電極を形成しないので、ソース電極４０とドレイン電極４２間およびゲート電極３８とドレイン電極４２間の配線容量を低減できる。また、ドレインパッドを形成しないので、チップ面積を低減できるとともに、ＳＯＩ基板３０の表面に形成するソース電極４０の引き回しの自由度が増す。
【００１２】
上記構成のＭＯＳトランジスタ２００の製造方法について説明する。先ず、第１工程は、この工程の完了後を図３に示すように、Ｎ型またはＰ型のシリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ−型シリコン層３３が形成されたＳＯＩ基板３０を準備する。シリコン層３３の表面層に、フォトリソグラフィ技術によるレジストパターンをマスクにして、リン（Ｐ）などのＮ型不純物をイオン注入した後、レジストパターンを除去して後、熱処理を行い、シリコン酸化膜３２まで到達したＮ＋型ドレイン領域３５を形成する。
【００１３】
次に、第２工程は、この工程の完了後を図４に示すように、第１工程完了後、このシリコン層３３の表面に熱酸化によりゲート絶縁膜としての薄いシリコン酸化膜３７を形成する。そして、その上からＣＶＤ法とリン拡散によりリンを含むポリシリコン膜を成長させる。続いて、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）法によりポリシリコン膜の不要部分を除去してゲート電極３８を形成する。その後、ゲート電極３８とフォトリソグラフィ技術によるレジストパターンとをマスクにして、シリコン層３３の表面層にボロン（Ｂ）などのＰ型不純物をイオン注入した後、レジストパターンを除去して後、熱処理を行いシリコン酸化膜３２まで到達したＰ型ベース領域３４を形成する。さらに、ゲート電極３８とフォトリソグラフィ技術によるレジストパターンとをマスクにして、ベース領域３４の表面層にヒ素（Ａｓ）などのＮ型不純物をイオン注入した後、レジストパターンを除去して後、熱処理を行い、ベース領域３４の表面層にＮ＋型ソース領域３６を形成する。
【００１４】
次に、第３工程は、この工程の完了後を図５に示すように、第２工程完了後、常圧ＣＶＤ法によりＳＯＩ基板３０上の全体にＢＰＳＧ（Boron-doped PhosphoSilicate Glass）層を堆積させて、層間絶縁膜３９を形成する。その後、フォトリソグラフィ技術およびＲＩＥ法により、層間絶縁膜３９の表面からドレイン領域３５およびシリコン酸化膜３２を貫通してシリコン基板３１中に至るトレンチ４４を形成する。
【００１５】
次に、第４工程は、この工程の完了後を図６に示すように、第３工程完了後、減圧ＣＶＤ法により、ＳＯＩ基板３０上の全体にタングステン層をトレンチ４４の内部全体が埋まるように堆積させる。さらに、ＲＩＥ法により、タングステン層をエッチバックして不要な部分を除去し、ＳＯＩ基板３０のトレンチ４４の内部にのみ選択的にタングステン層を残す。こうして、図６に示すように、トレンチ４４の内部を充填する導電体プラグ４１を形成する。
【００１６】
次に、第５工程は、この工程の完了後を図２に示すように、第４工程完了後、フォトリソグラフィ技術およびＲＩＥ法により、層間絶縁膜３９を選択的にエッチングして、ベース領域３４よびソース領域３６の表面を露出させる。その後、その上からスパッタ法によりアルミニウムやその合金からなる金属膜で被覆し、この金属膜をフォトリソグラフィ技術およびＲＩＥ法により選択的に除去して、ベース領域３４およびソース領域３６と電気的接触するソース電極４０を形成する。さらに、ＳＯＩ基板３０の表面全体に層間絶縁膜４３を形成する。その後、ゲートパッド２０２およびソースパッド２０３を形成するために、層間絶縁膜４３を選択的にエッチングしてゲート電極３８およびソース電極４０の表面を露出させ、その上からスパッタ法によりアルミニウムやその合金からなる金属膜で被覆し、この金属膜をフォトリソグラフィ技術およびＲＩＥ法により選択的に除去する（図示無し）。続いて、表面保護膜として、ＰＳＧや窒化膜などのカバー材を堆積して、ボンディング領域の形成などのためフォトリソグラフィーによるパターニング及び、エッチングを行う（図示無し）。最後にシリコン基板３１の裏面を所望の厚さ分だけ研削し、数種のメタルを蒸着することでドレイン電極４２を形成する。
【００１７】
尚、上記実施の形態では、一導電チャネル型のＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタで説明したが、Ｐチャネル型のＭＯＳトランジスタで実施することもできる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態の横型ＭＯＳトランジスタ２００の半導体チップ上面から見た表面パターンを示す概略平面図。
【図２】図１のＭＯＳトランジスタ２００のＡ−Ａ'概略断面図。
【図３】図１に示すＭＯＳトランジスタを製造する最初の工程を示す概略断面図。
【図４】図３に続く工程を示す概略断面図。
【図５】図４に続く工程を示す概略断面図。
【図６】図５に続く工程を示す概略断面図。
【図７】従来の横型ＭＯＳトランジスタ１００の概略断面図。
【符号の説明】
【００１９】
３０  ＳＯＩ基板
３１  シリコン基板（半導体支持基板）
３２  シリコン酸化膜（埋込絶縁膜）
３３  シリコン層（半導体層）
３４  Ｐ型ベース領域
３５  Ｎ＋型ドレイン領域
３６  Ｎ＋型ソース領域
３７  シリコン酸化膜（ゲート絶縁膜）
３８  ゲート電極
３９，４３  層間絶縁膜
４０  ソース電極
４１  導電体プラグ
４２  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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