(57)【要約】【課題】トランジスタ製造工程時の熱処理において、フッ素混入による電子供給層のドナー不活性化を防止し、熱的に安定で特性劣化の無い、かつゲート耐圧特性を有する電界効果トランジスタを提供する。【解決手段】半絶縁性ＧａＡｓ基板１０１上に、メタモルフィック構造のバッファ層、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層１０８、Ｉｎ0.36Ｇａ0.64Ａｓチャネル層１０９、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓスペーサ層１１０、ＳｉドープＩｎ0.35Ａｌ0.65Ａｓ電子供給層１１１、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層１１２、ｉ−Ｉｎ0.25Ｇａ0.75Ａｓ歪層１１３、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層１１４、高濃度ＳｉドープＩｎ0.5Ｇａ0.5Ａｓキャップ層１１５が順次積層されている。歪層１１３は、電子供給層１１１へのフッ素拡散防止層として作用する。【選択図】図１
2006114659.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にチャネルとなるＩｎＧａＡｓ層を有する電界効果トランジスタであって、
前記ＩｎＧａＡｓチャネル層より上方に、前記チャネル層よりも格子定数が小さい層を少なくとも一層備えたことを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネル層よりも格子定数が小さい層が、フッ素の拡散防止層として作用することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記チャネル層よりも格子定数が小さい層の膜厚が、臨界膜厚以下である請求項２に記載の電界効果トランジスタ。
【請求項４】
前記チャネル層よりも格子定数が小さい層の歪量が、０．１％より大きいことを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記チャネル層と前記チャネル層よりも格子定数が小さい層との間に、電子供給層を設けたことを特徴とする請求項１ないし４のいずれかに記載の電界効果トランジスタ。
【請求項６】
前記電子供給層にはフッ素と結合して不活性化するドーパントがドープされていることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
前記チャネル層よりも格子定数が小さい層が、ＧａＡｓである請求項１ないし６のいずれかに記載の電界効果トランジスタ。
【請求項８】
前記チャネル層よりも格子定数が小さい層が、ＡｌＧａＡｓである請求項１ないし６のいずれかに記載の電界効果トランジスタ。
【請求項９】
前記チャネル層よりも格子定数が小さい層が、ＩｎＧａＰである請求項１ないし請求項６のいずれかに記載の電界効果トランジスタ。
【請求項１０】
前記チャネル層よりも格子定数が小さい層が、前記チャネル層よりもＩｎＡｓの混晶比が小さいＩｎＧａＡｓである請求項１ないし６のいずれかに記載の電界効果トランジスタ。
【請求項１１】
前記チャネル層よりも格子定数が小さい層に接してゲート電極を設け、
前記チャネル層よりも格子定数が小さい層と前記ゲート電極とでショットキー接合を形成したことを特徴とする請求項１ないし１０のいずれかに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は化合物半導体を用いた電界効果トランジスタに関し、特にＩｎＡｌＡｓ/ＩｎＧａＡｓヘテロ接合において、活性層に対するフッ素混入による特性劣化を低減でき、なおかつゲートショットキー特性を向上させることができる電界効果トランジスタに関するものである。
【背景技術】
【０００２】
近年、準マイクロ波やマイクロ波帯を利用した移動体無線や衛星通信の普及が進んでいる。これらの通信機器の高周波信号処理ブロックには、その優れた高周波特性からＧａＡｓ系の化合物半導体素子が多く用いられている。特にヘテロ接合と変調ドープを用い、ＧａＡｓチャネルとドーピング層を空間的に分離し、チャネルとしてアンドープのＧａＡｓに形成されるポテンシャル井戸に発生する２次元電子ガスを用いたヘテロＦＥＴ（或いは変調ドープＦＥＴ）は、不純物散乱の影響を受けず、高いキャリア移動度を実現できるためによく使用されている。
【０００３】
従来のヘテロＦＥＴにおいて、ドーピング層には２次元電子ガスの良好な閉じ込め効果を得るためにＧａＡｓとのヘテロ接合で、大きな伝導帯エネルギー不連続量（ΔＥｃ）の得られるＡｌＧａＡｓや、ＩｎＧａＰが用いられることが多い。ＡｌＧａＡｓは全てのＡｌＡｓ混晶比でＧａＡｓとほぼ同じ格子定数を有する。またＩｎＧａＰはＩｎＰの混晶比が０．４８近辺でＧａＡｓの格子定数とほぼ同じ格子定数が得られる。このヘテロＦＥＴでは多層の半導体膜の格子定数がほぼ揃っているので、格子定数差に起因する格子歪が発生せず、ＧａＡｓ基板上では膜厚に依存せず良好な結晶成長が可能である。
【０００４】
これに対し、チャネルをＧａＡｓよりも電子の有効質量が小さく、高い移動度を示すＩｎＧａＡｓに置き換えたヘテロ構造（シュードモルフィック構造）が多用されている。
【０００５】
ＩｎＧａＡｓはＩｎＡｓの混晶比を上げるほど有効質量が小さくなり、より高い移動度が期待される。同時にΔＥｃも大きくとれるため２次元電子ガスのキャリア面密度も大きくとれる。
【０００６】
しかしＩｎＡｓの混晶比を大きくするほど、先に述べたＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰなどの格子定数より大きくなってゆく。このため、これらの半導体層とヘテロ接合を形成する場合に、格子定数差に起因する格子歪が結晶内に発生し、転位などの結晶欠陥を発生させずに良好な結晶成長を行うための膜厚に上限値（臨界膜厚）が存在する。また臨界膜厚内でのＩｎＡｓ混晶比の増加であっても、格子歪による影響でバルクのＩｎＧａＡｓで期待される値より小さい値でキャリア移動度の増加が飽和してしまうことも報告されている。このため現在広く用いられているシュードモルフィック構造のＩｎＧａＡｓチャネルのＩｎＡｓ混晶比は０．２５程度が上限となっている。
【０００７】
一方、最近、さらに周波数の高いミリ波帯を利用する無線通信機器に対応すべく、高周波特性の改善を目指し、さらなるキャリア移動度の向上が望まれており、この一手法として、上記シュードモルフィック構造では実現できない高ＩｎＡｓ混晶比のＩｎＧａＡｓチャネルが得られるメタモルフィック構造が提案、試作されている（例えば、特許文献１〜４参照）。
【０００８】
図５に従来のヘテロＦＥＴの断面模式図を示す。この例では、ＩｎＧａＡｓチャネルを含む活性層の格子定数と、ＧａＡｓ基板の格子定数との差を、両者の間に配した多層膜（バッファ層）内で徐々に変化させてつなぎ、且つ格子不整に起因する転位などの結晶欠陥を膜成長方向に延ばさずにバッファ層内で終端させてしまうように各層を結晶成長させている。格子歪はバッファ層内で緩和されており、活性層を形成する段階では歪がない状態で結晶成長が可能なため、任意のＩｎＡｓ混晶比のＩｎＧａＡｓチャネルを任意の厚さで形成可能となり、シュードモルフィック構造より高い移動度や、キャリア面密度が報告されている。
【特許文献１】特開平９−７４１８６号公報
【特許文献２】特開平１０−２０００９５号公報
【特許文献３】特開２００２−２１７４０５号公報
【特許文献４】特開平９−２７１７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したメタモルフィック構造のＩｎＧａＡｓチャネルとヘテロ接合を形成する電子供給層やスペーサ層として、ＩｎＡｓ混晶比の調整で任意のＩｎＧａＡｓと格子整合可能で、かつＩｎＧａＡｓよりワイドバンドギャップのＩｎＡｌＡｓが一般に用いられ、ＩｎＡｌＡｓにはＳｉを主にドナーとしてドープする。
【００１０】
しかし、ＳｉをドープしたＩｎＡｌＡｓを電子供給層に用いると、トランジスタを形成する製造工程の熱処理によって、フッ酸処理やエッチング等でウエハー表面に付着したフッ素原子が、電子供給層であるＩｎＡｌＡｓに進入し、ドープしたＳｉと複合体を形成し不活性化が起こる。その結果、キャリア供給が阻害され、ＩｎＧａＡｓチャネルにおいて意図した面密度の２次元電子ガスが得られず、かつ移動度が低下してしまうという熱的不安定性の問題があった。この現象は同様の活性層構造において、Ｈａｙａｆｕｊｉらによって報告されている（Appl.Phys. Lett., Vol. 66, p. 863, (1995)）。
【００１１】
また、ＩｎＡｌＡｓでは、ゲート電極に対するリーク電流が多いなど、ショットキー性を確保するのが困難で、良好なゲート耐圧特性が得られにくいという課題があった。
【００１２】
本発明は、上記課題を解決するためのものであり、フッ素汚染によるチャネル層のキャリア面密度と移動度の低下が少ない熱的安定性を有する電界効果トランジスタを提供する。
【００１３】
また、熱的安定性向上に加えて良好なゲート耐圧特性を有する電界効果トランジスタを提供する。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の電界効果トランジスタは、半導体基板上にチャネルとなるＩｎＧａＡｓ層を有する電界効果トランジスタであって、前記ＩｎＧａＡｓチャネル層より上方に、前記チャネル層よりも格子定数が小さい層を少なくとも一層備えたことを特徴とする。
【００１５】
前記チャネル層よりも格子定数が小さい層が、フッ素の拡散防止層として作用することが好ましい。
【００１６】
前記チャネル層よりも格子定数が小さい層の膜厚が、臨界膜厚以下であることが好ましい。
【００１７】
前記チャネル層よりも格子定数が小さい層の歪量が、０．１％より大きいことが好ましい。
【００１８】
前記チャネル層と前記チャネル層よりも格子定数が小さい層との間に、電子供給層を設けたことが好ましい。
【００１９】
前記電子供給層にはフッ素と結合して不活性化するドーパントがドープされていることが好ましい。
【００２０】
前記チャネル層よりも格子定数が小さい層が、ＧａＡｓであることが好ましい。
【００２１】
前記チャネル層よりも格子定数が小さい層が、ＡｌＧａＡｓであることが好ましい。
【００２２】
前記チャネル層よりも格子定数が小さい層が、ＩｎＧａＰであることが好ましい。
【００２３】
前記チャネル層よりも格子定数が小さい層が、前記チャネル層よりもＩｎＡｓの混晶比が小さいＩｎＧａＡｓであることが好ましい。
【００２４】
前記チャネル層よりも格子定数が小さい層に接してゲート電極を設け、前記チャネル層よりも格子定数が小さい層と前記ゲート電極とでショットキー接合を形成したことが好ましい。
【発明の効果】
【００２５】
本発明の電界効果トランジスタは、活性層に対するフッ素進入を抑制し、トランジスタ特性の低下を防止できる。また、同時にゲート耐圧特性を向上させることも可能となり、良好な電気特性を有する高信頼性の電界効果トランジスタを実現できる。
【発明を実施するための最良の形態】
【００２６】
以下に本発明の実施形態に関して、図面を参照しながら説明する。
【００２７】
（第１の実施形態）
図１は本発明の第１の実施形態における電界効果トランジスタの断面模式図を示すものである。
【００２８】
半絶縁性ＧａＡｓ基板１０１上に、ＭＯＣＶＤ（有機金属気相成長法）やＭＢＥ（分子線エピタキシー法）などの結晶成長技術を用いて、ｉ−Ｉｎ0.05Ａｌ0.95Ａｓ層１０２、ｉ−Ｉｎ0.1Ａｌ0.9Ａｓ層１０３、ｉ−Ｉｎ0.15Ａｌ0.85Ａｓ層１０４、ｉ−Ｉｎ0.2Ａｌ0.8Ａｓ層１０５、ｉ−Ｉｎ0.25Ａｌ0.75Ａｓ層１０６、ｉ−Ｉｎ0.3Ａｌ0.7Ａｓ層１０７で構成するメタモルフィック構造のバッファ層が順次積層されており、これらの層はメタモルフィック構造のバッファ層を構成している。
【００２９】
これらは、ＩｎＧａＡｓチャネル層１０９を含む活性層の格子定数とＧａＡｓ基板１０１の格子定数との差を、バッファ層として徐々に変化させてつなぎ、且つ格子不整に起因する転位などの結晶欠陥を膜成長方向に延ばさずに、バッファ層内で終端させてしまうための効果を果たすものであり、バッファ層に含まれるＩｎＡｌＡｓ層のＩｎ組成は本実施の形態に限定されるものではない。またＩｎ組成の変化の方法は、ステップ状に変化するものや連続的に増加または減少させるものであってもよく、さらに半絶縁性ＧａＡｓ基板１０１に代えて半絶縁性ＩｎＰ基板を用いてもよい。
【００３０】
本実施形態のウエハー構造では、このバッファ層上にｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層１０８、Ｉｎ0.36Ｇａ0.64Ａｓチャネル層１０９、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓスペーサ層１１０、その上部にＳｉをドープしたＩｎ0.35Ａｌ0.65Ａｓ電子供給層１１１、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層１１２およびｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層１１４が順次成長された活性層を有している。この活性層において、ＩｎＧａＡｓチャネル層１０９の格子定数に合わせるために各層のＩｎ組成比が決定されているが、本実施の形態に限定されるものではない。また、電子供給層１１１へのドーピングは一様ドープでもδドープでもどちらでもよい。
【００３１】
上記活性層中のバリア層の間には、Ｉｎ0.36Ｇａ0.64Ａｓチャネル層１０９よりも格子定数が小さい半導体層が、その臨界膜厚以下で形成されており、本実施の形態ではｉ−Ｉｎ0.25Ｇａ0.75Ａｓ歪層１１３がそれにあたる。
【００３２】
バリア層１１４の上には、ソース・ドレインのオーミック抵抗を低減させるために、高濃度にＳｉドープしたＩｎ0.5Ｇａ0.5Ａｓキャップ層１１５が成長されている。
【００３３】
さらにソース電極１２１、ドレイン電極１２２はキャップ層１１５の上に、ゲート電極１２３は、Ｉｎ0.5Ｇａ0.5Ａｓキャップ層１１５をエッチングにて除去しリセス構造を形成した後に露出したｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層１１４上にそれぞれ形成されており、ゲート電極１２３とバリア層１１４とでショットキー接合をとっている。
【００３４】
本実施の形態の電界効果トランジスタは、ウエハー表面に付着したフッ素がトランジスタ製造工程における熱処理によってウエハー内部に拡散するのを、ｉ−Ｉｎ0.25Ｇａ0.75Ａｓ歪層１１３で防止するため、Ｉｎ0.35Ａｌ0.65Ａｓ電子供給層１１１への侵入が抑制される。
【００３５】
歪層１１３は、Ｉｎ0.36Ｇａ0.64Ａｓチャネル層１０９よりも格子定数が小さい半導体層を、その臨界膜厚以下で成長したものであって、その材料はｉ−Ｉｎ0.25Ｇａ0.75Ａｓだけでなく、ＧａＡｓ、ＩｎＧａＰであってもよい。また、ＩｎＧａＡｓであってもよいが、その場合、チャネル層よりもＩｎＡｓの混晶比が小さいことが必要である。
【００３６】
図２は本発明の第１の実施形態におけるキャリア面密度（Ｎｓ）の熱処理依存性のデバイス構造による比較を示した図である。キャリア面密度は熱処理を加える前の値（Ｎｉｎｉ）で規格化している。
【００３７】
従来の技術では、熱処理温度を上げるとキャリア面密度が低下している。これは、デバイス表面から電子供給層へのフッ素混入が促進され、ドナーの不活性化が起こり、チャネル層へのキャリア供給が阻害されたためであると考えられる。
【００３８】
一方、本発明による電界効果トランジスタでは、熱処理温度が上昇してもキャリア面密度の低下は、従来の構造に比べて大幅に抑制されている。これは歪層１１３の存在によりフッ素が内部に拡散しにくくなり、キャリア供給層への混入が妨げられたためであると考えられる。
【００３９】
以上のように本実施形態によれば、チャネル層１０９よりも格子定数が小さく、かつ臨界膜厚以下の歪層１１３をチャネル層１０９、電子供給層１１１の上に設けることにより、フッ素等の軽元素が歪層１１３を通って内部に拡散するのを抑制できる。その結果、Ｓｉをドープした電子供給層１１１にフッ素が拡散して、Ｓｉと結合するのを防止できるため、ドーパントの不活性化が起こらず、電子供給層から十分に電子が供給され、高いキャリア面密度と高移動度を有する高性能の電界効果トランジスタを実現できる。
【００４０】
また、フッ素の拡散深さは製造条件等で変動するが、本実施形態によればその影響を大幅に低減できるため、条件余裕度を大きくでき、歩留り向上を図ることもできる。
【００４１】
なお、歪層では、結晶欠陥が入らない程度であれば、歪量が大きい方がフッ素のトラップ能力が大きいため、０．１％以上の歪量を有することが好ましい。
【００４２】
（第２の実施形態）
図３に本発明の第２の実施形態における電界効果トランジスタの断面模式図を示す。
【００４３】
半絶縁性ＧａＡｓ基板３０１上に、ＭＯＣＶＤやＭＢＥなどの結晶成長技術を用いて、ｉ−Ｉｎ0.05Ａｌ0.95Ａｓ層３０２、ｉ−Ｉｎ0.1Ａｌ0.9Ａｓ層３０３、ｉ−Ｉｎ0.15Ａｌ0.85Ａｓ層３０４、ｉ−Ｉｎ0.2Ａｌ0.8Ａｓ層３０５、ｉ−Ｉｎ0.25Ａｌ0.75Ａｓ層３０６、ｉ−Ｉｎ0.3Ａｌ0.7Ａｓ層３０７が順次積層されており、これらの層はメタモルフィック構造のバッファ層を構成している。
【００４４】
これらは、ＩｎＧａＡｓチャネル層３０９を含む活性層の格子定数とＧａＡｓ基板３０１の格子定数との差を、バッファ層として徐々に変化させてつなぎ、且つ格子不整に起因する転位などの結晶欠陥を膜成長方向に延ばさずに、バッファ層内で終端させてしまうための効果を果たすものであり、バッファ層に含まれるＩｎＡｌＡｓ層のＩｎ組成は本実施の形態に限定されるものではない。またＩｎ組成の変化の方法は、ステップ状に変化するものや連続的に増加または減少させるものであってもよく、さらに半絶縁性ＧａＡｓ基板３０１に代えて半絶縁性ＩｎＰ基板を用いてもよい。
【００４５】
本実施形態のウエハー構造では、このバッファ層上にｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層３０８、Ｉｎ0.36Ｇａ0.64Ａｓチャネル層３０９、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓスペーサ層３１０、その上部にＳｉをドープしたＩｎ0.35Ａｌ0.65Ａｓ電子供給層３１１、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層３１２が順次成長された活性層を有している。この活性層において、ＩｎＧａＡｓチャネル層３０９の格子定数に合わせるために各層のＩｎ組成比が決定されているが、本実施の形態に限定されるものではない。また、電子供給層３１１へのドーピングは一様ドープでもδドープでもどちらでもよい。
【００４６】
上記活性層上には、Ｉｎ0.36Ｇａ0.64Ａｓチャネル層３０９よりも格子定数が小さい半導体層が、その臨界膜厚以下で形成されており、本実施の形態ではｉ−Ｉｎ0.25Ｇａ0.75Ａｓ歪層３１３がそれにあたる。
【００４７】
歪層３１３の上には、ソース・ドレインのオーミック抵抗を低減させるために、高濃度にＳｉドープしたＩｎ0.5Ｇａ0.5Ａｓキャップ層３１５が成長されている。
【００４８】
さらにソース電極３２１、ドレイン電極３２２はキャップ層３１５の上に、ゲート電極３２３は、Ｉｎ0.5Ｇａ0.5Ａｓキャップ層３１５をエッチングにて除去しリセス構造を形成した後にｉ−Ｉｎ0.25Ｇａ0.75Ａｓ歪層３１３上にそれぞれ形成されており、ゲート電極３２３と歪層３１３とでショットキー接合をとっている。
【００４９】
本実施形態では、第１の実施形態と異なり、ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層１１４を無くして、ｉ−Ｉｎ0.25Ｇａ0.75Ａｓ歪層３１３の上に直接ゲート電極を設ける構造となっている。このような構造にすることにより、ゲート電極とのショットキー接合をより安定化させられ、ゲート耐圧を向上させるのに適している。さらに、歪層の上のバリア層成長を省略できるため、スループットの向上、製造コストの低減が図れる。
【００５０】
また、本実施形態の構造でも、第１の実施形態に示したのと同様にフッ素拡散を低減し、デバイス特性の低下を抑制させる効果があるのは言うまでもない。
【００５１】
なお、歪層３１３は、第１の実施形態と同様にチャネル層３０９よりも格子定数が小さく、かつその臨界膜厚以下で成長されていればよく、材料としてはＧａＡｓ、ＩｎＧａＰであってもよい。
【００５２】
図４は本発明の第２の実施形態における別の電界効果トランジスタの断面模式図である。
【００５３】
本実施形態の構造は、第２の実施形態の構造と比較して、歪層とソース・ドレイン電極との間にｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層４１４を設けた点で異なっており、この構造を用いても、第１、第２の実施形態と同様の効果を奏することは言うまでもない。
【産業上の利用可能性】
【００５４】
本発明にかかる電界効果トランジスタは、製造中の熱処理による特性低下を防止して、高性能のトランジスタを実現でき、通信機器等の高周波信号処理用トランジスタとして有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態における電界効果トランジスタの断面模式図
【図２】本発明の第１の実施形態におけるキャリア面密度の熱処理依存性のデバイス構造による比較を示した図
【図３】本発明の第２の実施形態における電界効果トランジスタの断面模式図
【図４】本発明の第２の実施形態における別の電界効果トランジスタの断面模式図
【図５】従来の技術における電界効果トランジスタの断面模式図
【符号の説明】
【００５６】
１０１、３０１  半絶縁性ＧａＡｓ基板
１０２、３０２  ｉ−Ｉｎ0.05Ａｌ0.95Ａｓ層
１０３、３０３  ｉ−Ｉｎ0.1Ａｌ0.9Ａｓ層
１０４、３０４  ｉ−Ｉｎ0.15Ａｌ0.85Ａｓ層
１０５、３０５  ｉ−Ｉｎ0.2Ａｌ0.8Ａｓ層
１０６、３０６  ｉ−Ｉｎ0.25Ａｌ0.75Ａｓ層
１０７、３０７  ｉ−Ｉｎ0.3Ａｌ0.7Ａｓ層
１０８、３０８  ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層
１０９、３０９  Ｉｎ0.36Ｇａ0.64Ａｓチャネル層
１１０、３１０  ｉ−Ｉｎ0.35Ａｌ0.65Ａｓスペーサ層
１１１、３１１  ＳｉドープＩｎ0.35Ａｌ0.65Ａｓ電子供給層
１１２、３１２  ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層
１１３、３１３  ｉ−Ｉｎ0.25Ｇａ0.75Ａｓ歪層
１１４、４１４  ｉ−Ｉｎ0.35Ａｌ0.65Ａｓバリア層
１１５、３１５  高濃度ＳｉドープＩｎ0.5Ｇａ0.5Ａｓキャップ層
１２１、３２１  ソース電極
１２２、３２２  ドレイン電極
１２３、３２３  ゲート電極
【図１】
2006114659.tif 000003
【図２】
2006114659.tif 000004
【図３】
2006114659.tif 000005
【図４】
2006114659.tif 000006
【図５】
2006114659.tif 000007