(57)【要約】【課題】  簡素な構成の除算回路を提供する。【解決手段】  エミッタ同士が接続されたトランジスタＱ１１とトランジスタＱ１２とは、差動回路を構成している。可変電流源ＣＳ１２は、可変電流源ＣＳ１３が出力する電流Ｉｂに対してＩｂ／２の電流を出力するように設定されている。これにより、トランジスタＱ１１のコレクタ電流ＩａとトランジスタＱ１２のコレクタ電流の差分電流が一定に保たれる。可変電流源ＣＳ１３の出力電流Ｉｂを変化させてトランジスタＱ１１とトランジスタＱ１２のコレクタ電流の和電流を変化させると、抵抗Ｒ１１の両端の電圧が変化し、除算回路の出力端子から出力される出力電流Ｉｏｕｔが変化する。可変電流源ＣＳ１３の出力電流Ｉｂが除算の除数となり、除算回路の出力電流Ｉｏｕｔは、除算の商となる。【選択図】  図３
2006178908.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタで構成される差動回路と、
前記第１のトランジスタのコレクタ電流と前記第２のトランジスタのコレクタ電流の差を一定に保ちつつ、前記第１のトランジスタのコレクタ電流と前記第２のトランジスタのコレクタ電流を併せた和電流を入力電流に基づいて変化させる入力回路と、
前記第１のトランジスタのベースと前記第２のトランジスタのベースとの間に生じる電圧を検出し、該電圧に基づいて出力電流を生成する出力回路と、
を備えることを特徴とする除算回路。
【請求項２】
前記出力回路は、前記第1のトランジスタのベースと前記第２のトランジスタのベースとの間に接続された抵抗素子を備え、該抵抗素子に流れる電流に基づいて前記出力電流を生成することを特徴とする請求項１記載の除算回路。
【請求項３】
前記入力回路は、前記第1のトランジスタのベースと前記第２のトランジスタのベースとの間に生じる電圧の絶対値が前記第1のトランジスタと前記第２のトランジスタの熱電圧以下になるように前記和電流の変化範囲を設定することを特徴とする請求項１又は２記載の除算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、除算回路に関する。
【背景技術】
【０００２】
各種の電子機器内に組み込まれている電子回路では、信号を処理するために演算回路が用いられている。例えば、下記の特許文献１には、光学的記録再生装置で信号処理に用いられる除算回路が示されている。
【特許文献１】特開２０００−１７２７７４号公報
【０００３】
このような演算回路は、使用される装置により要求される仕様が異なるため、その要求に応じて、回路の仕様を変更する必要がある。例えば、特許文献１に示された除算回路では、入力ダイナミックレンジの広さと共に、演算出力の誤差の低減が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
使用される装置により、より簡素な回路構成の除算回路を求められる場合がある。
【０００５】
本発明は、このような要求を鑑みてなされたもので、より簡素な回路構成の除算回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の観点に係る除算回路は、
第１のトランジスタと第２のトランジスタで構成される差動回路と、
前記第1のトランジスタのコレクタ電流と前記第２のトランジスタのコレクタ電流の差を一定に保ちつつ、前記第1のトランジスタのコレクタ電流と前記第２のトランジスタのコレクタ電流を併せた和電流を入力電流に基づいて変化させる入力回路と、
前記第1のトランジスタのベースと前記第２のトランジスタのベースとの間に生じる電圧を検出し、該電圧に基づいて出力電流を生成する出力回路と、
を備えることを特徴とする。
【０００７】
なお、前記出力回路は、前記第1のトランジスタのベースと前記第２のトランジスタのベースとの間に接続された抵抗素子を備え、該抵抗素子に流れる電流に基づいて前記出力電流を生成してもよい。
【０００８】
また、前記入力回路は、前記第1のトランジスタのベースと前記第２のトランジスタのベースとの間に生じる電圧の絶対値が前記第1のトランジスタと前記第２のトランジスタの熱電圧以下になるように前記和電流の変化範囲を設定してもよい。
【発明の効果】
【０００９】
本発明によれば、簡単な構成の除算回路が構成できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面に基づき、本発明の除算回路の原理と実施の形態について詳細に説明する。
図１は、本発明の除算回路の原理を説明するための回路図である。
本発明の除算回路は、差動回路を構成する１対のトランジスタを備え、差動回路を構成しているそれらのトランジスタのコレクタ電流の差とベース電位の差の関係に着目して除算回路を構成している。
【００１１】
図１では、ＮＰＮ型トランジスタ(以下、Ｎｃｈトランジスタという)Ｑ１及びＮｃｈトランジスタＱ２が、差動回路を構成し、ＮｃｈトランジスタＱ１のエミッタとＮｃｈトランジスタＱ２のエミッタとが接続されている。
ここで、ＮｃｈトランジスタＱ１のベース電位をＶ１、ベースエミッタ間電圧をＶｂｅ１とし、ＮｃｈトランジスタＱ２のベース電位をＶ２、ベースエミッタ間電圧をＶｂｅ２とすれば、下記の式(１)の関係が成り立つ。
Ｖ１−Ｖｂｅ１＝Ｖ２−Ｖｂｅ２                          （１）
【００１２】
上記式（１）より、ＮｃｈトランジスタＱ１のベース電位Ｖ１とＮｃｈトランジスタＱ２のベース電位Ｖ２の電位差Ｖｄは下記の式(２)で与えられる。以下、差動回路を構成しているＮｃｈトランジスタのベース電位の差を、差動電圧と言う。
Ｖｄ＝Ｖｂｅ１−Ｖｂｅ２                      （２）
【００１３】
又、ＮｃｈトランジスタＱ１のコレクタ電流をＩ１、ＮｃｈトランジスタＱ２のコレクタ電流をＩ２とすると、ＮｃｈトランジスタＱ１のベースエミッタ間電圧Ｖｂｅ１とＮｃｈトランジスタＱ２のベースエミッタ間電圧Ｖｂｅ２は、下記の式(３)，(４)で、それぞれ表すことができる。
Ｖｂｅ１＝Ｖｔｌｎ（Ｉ１／Ｉｓ１）                      （３）
Ｖｂｅ２＝Ｖｔｌｎ（Ｉ２／Ｉｓ２）                      （４）
Ｖｔ：熱電圧
Ｉｓ１：ＮｃｈトランジスタＱ１の飽和電流
Ｉｓ２：ＮｃｈトランジスタＱ２の飽和電流
【００１４】
ここで、上記式（２）に式（３）及び式（４）を代入し、Ｉｓ１＝Ｉｓ２とすると、下記の式(５)，(６)が得られる。
Ｖｄ＝Ｖｔｌｎ（Ｉ１／Ｉ２）                      （５）
Ｉ１／Ｉ２＝ｅｘｐ（Ｖｄ／Ｖｔ）                  （６）
【００１５】
ＮｃｈトランジスタＱ１及びＮｃｈトランジスタＱ２の増幅率をβ（＝（コレクタ電流）／（ベース電流））とすれば、ＮｃｈトランジスタＱ１のエミッタ電流とＮｃｈトランジスタＱ２のエミッタ電流の和電流Ｉ３は下記の式(７)で与えられる。
Ｉ３＝Ｉ１＋Ｉ１／β＋Ｉ２＋Ｉ２／β                （７）
【００１６】
上記式（７）を、下記の式（９）で示すαを用いて表すと、下記の式（８）が得られる。
αＩ３＝Ｉ１＋Ｉ２                （８）
α＝β／（１＋β）                （９）
【００１７】
式（６）に式（８）を代入すると、下記の式（１０）が得られる。
Ｉ２＝αＩ３／（ｅｘｐ（Ｖｄ／Ｖｔ）＋１）            （１０）
ＮｃｈトランジスタＱ１のコレクタ電流Ｉ１とＮｃｈトランジスタＱ２のコレクタ電流Ｉ２の差Ｉｄは下記の式（１１）で与えられる。以下、差動回路を構成しているＮｃｈトランジスタＱ１，Ｑ２のコレクタ電流の差を、差分電流と言う。
Ｉｄ＝αＩ３−２Ｉ２                （１１）
【００１８】
上記式（１１）に上記式（１０）を代入すれば、下記の式（１２）が得られる。
Ｉｄ＝αＩ３（ｅｘｐ（Ｖｄ／Ｖｔ）−１）／（ｅｘｐ（Ｖｄ／Ｖｔ）＋１）                （１２）
上記式（１２）の分子と分母にｅｘｐ（−Ｖｄ／２Ｖｔ）を掛けると下記の式が得られる。
Ｉｄ＝αＩ３ｔａｎｈ（Ｖｄ／２Ｖｔ）                （１３）
Ｉｄ＝αＩ３（ｅｘｐ（Ｖｄ／２Ｖｔ）−ｅｘｐ（−Ｖｄ／２Ｖｔ））／（ｅｘｐ（Ｖｄ／２Ｖｔ）＋ｅｘｐ（−Ｖｄ／２Ｖｔ））
【００１９】
図２は、図１の回路の差分電流Ｉｄと差動電圧Ｖｄの関係をグラフ化した図である。
上記式（１３）の差分電流Ｉｄと差動電圧Ｖｄの関係は、図２に示すグラフのようになる。このグラフからも分かるように、−Ｖｔ＜Ｖｄ＜Ｖｔの範囲では、ｔａｎｈ（Ｖｄ／２Ｖｔ）は、Ｖｄ／２Ｖｔで近似できる。従って、上記式（１３）は、−Ｖｔ＜Ｖｄ＜Ｖｔの範囲では、下記の近似式（１４）に置き換えることができる。
Ｉｄ＝αＩ３（Ｖｄ／２Ｖｔ）                （１４）
【００２０】
式（１４）より、差動電圧Ｖｄは下記の式（１５）で与えられる。
Ｖｄ＝（２Ｖｔ／α）Ｉｄ／Ｉ３                （１５）
上記式（１５）で、（２Ｖｔ／α）はＮｃｈトランジスタＱ１，Ｑ２の特性によって定まるので、差分電流Ｉｄを変化させずに和電流Ｉ３を変化させた場合、和電流Ｉ３の変化は、除算における除数の変化に対応し、差動電圧Ｖｄの変化は、除算における演算結果の変化に対応することになる。即ち、差動回路を用いて除算回路を構成できることを示している。
【００２１】
以上のような差動回路により除算回路を実現した実施形態を以下に示す。
図３は、本発明の実施形態に係る除算回路の回路図である。
この除算回路は、ＮｃｈトランジスタＱ１１とＮｃｈトランジスタＱ１２とを備えている。ＮｃｈトランジスタＱ１１及びＮｃｈトランジスタＱ１２は、前記ＮｃｈトランジスタＱ１，Ｑ２に相当し、ＮｃｈトランジスタＱ１１のエミッタとＮｃｈトランジスタＱ１２のエミッタとが、可変電流源ＣＳ１３の一方の端子に接続されている。可変電流源ＣＳ１３の他方の端子は、接地電位ＧＮＤに接続されている。
【００２２】
ＮｃｈトランジスタＱ１１のコレクタには、定電流源ＣＳ１１の出力端子と可変電流源ＣＳ１２の出力端子が接続されている。定電流源ＣＳ１１及び可変電流源ＣＳ１２の入力端子は、電源電位ＶＣＣに共通に接続されている。ＮｃｈトランジスタＱ１２のコレクタは、電源電位ＶＣＣに接続されている。
【００２３】
この除算回路には、さらに、ＮｃｈトランジスタＱ１３と抵抗Ｒ１１と定電圧源Ｖ１１とが設けられている。
ＮｃｈトランジスタＱ１３のベースは、ＮｃｈトランジスタＱ１１のコレクタに接続されている。ＮｃｈトランジスタＱ１３のエミッタは、ＮｃｈトランジスタＱ１１のベースと抵抗Ｒ１１の一端とに接続されている。
抵抗Ｒ１１の他端は、ＮｃｈトランジスタＱ１２のベースと定電圧源Ｖ１１の正極に接続されている。定電圧源Ｖ１１の負極は、接地電位ＧＮＤに接続されている。
【００２４】
この除算回路では、抵抗Ｒ１１を流れる電流とＮｃｈトランジスタＱ１３のコレクタ電流がほぼ同一とみなせるため、ＮｃｈトランジスタＱ１３のコレクタ電流を除算回路の出力電流（Ｉｏｕｔ）としている。尚、ＮｃｈトランジスタＱ１３のベース電流の影響が無視できない場合や、ベース電流の影響をできる限り低減したい場合には、ベース電流の影響を補償する回路を追加してもよい。
【００２５】
この除算回路で、可変電流源ＣＳ１２の出力電流と可変電流源ＣＳ１３の出力電流は１：２の電流比で変化するように設定されている。又、定電流源ＣＳ１１の出力電流は一定の値に保持されている。
ここで、定電流源ＣＳ１１の出力電流をＩａ、可変電流源ＣＳ１２の出力電流をＩｂ／２、可変電流源ＣＳ１３の出力電流をＩｂとすると、ＮｃｈトランジスタＱ１１のコレクタ電流Ｉ１とＮｃｈトランジスタＱ１２のコレクタ電流Ｉ２は、下記の式（１６），（１７）で与えられる。
Ｉ１＝Ｉｂ／２＋Ｉａ                （１６）
Ｉ２＝Ｉｂ−（Ｉｂ／２＋Ｉａ）＝Ｉｂ／２−Ｉａ                （１７）
【００２６】
従って、上記式（１５）における差動電流Ｉｄ（＝Ｉ１−Ｉ２）は、定電流源ＣＳ１１の出力電流Ｉａの２倍と等しくなる（Ｉｄ＝２Ｉａ）。又、上記式（１５）における和電流Ｉ３は、可変電流源ＣＳ１３の出力電流Ｉｂに対応するので、抵抗Ｒ１１の両端子間に生じる差動電圧Ｖｄは、下記の式（１８）で与えられる。
Ｖｄ＝（２Ｖｔ／α）２Ｉａ／Ｉｂ                （１８）
【００２７】
抵抗Ｒ１１の抵抗値をＲａとすれば、抵抗Ｒ１１を流れる電流Ｉｃは、下記の式（１９）で表すことができる。
Ｉｃ＝４ＶｔＩａ／αＲａＩｂ        （１９）
又、除算回路の出力電流に対応するＮｃｈトランジスタＱ１３のコレクタ電流Ｉｏｕｔは、抵抗Ｒ１１を流れる電流Ｉｃで近似することができるので、出力電流Ｉｏｕｔは、下記の式（２０）となる。
Ｉｏｕｔ＝４ＶｔＩａ／αＲａＩｂ      （２０）
【００２８】
上記式（２０）中のＩｂ、つまり、除算回路の入力電流に対応する可変電流源ＣＳ１３の出力電流（又は可変電流源ＣＳ１２の出力電流Ｉｂ／２）は、除算の除数に対応する。式（２０）中のＩｏｕｔ、つまり、除算回路の出力電流に対応するＮｃｈトランジスタＱ１３のコレクタ電流は、除算の商に対応する。
【００２９】
図４は、図３中の可変電流源ＣＳ１２，ＣＳ１３の具体例を示す回路図である。
図３の除算回路において、除数を変化させる場合には、可変電流源ＣＳ１２の出力電流Ｉｂ／２及び可変電流源ＣＳ１３の出力電流Ｉｂを変化させる必要がある。図３中の可変電流源ＣＳ１２及び可変電流源ＣＳ１３は、ＮｃｈトランジスタＱ１４, Ｑ１５，Ｑ１６，Ｑ１７及びＰＮＰ型トランジスタ（以下、Ｐｃｈトランジスタという）Ｑ１８，Ｑ１９により構成され、入力電流Ｉｉｎに応じて出力電流Ｉｂ／２，Ｉｂが連動して変化する。
図４中の可変電流源ＣＳ１２は、コレクタが入力端子に接続されたＮｃｈトランジスタＱ１４と、ＮｃｈトランジスタＱ１５と、ＰＮＰ型トランジスタ（以下、Ｐｃｈトランジスタという）Ｑ１８と、ＰｃｈトランジスタＱ１９とで構成されている。
【００３０】
Ｎｃｈトランジスタ１４のエミッタは、接地電位ＧＮＤに接続され、Ｎｃｈトランジスタ１４のベースが、Ｎｃｈトランジスタ１４のコレクタ及びＮｃｈトランジスタ１５のベースに接続されている。ＮｃｈトランジスタＱ１５のエミッタは、接地電位ＧＮＤに接続されている。即ち、ＮｃｈトランジスタＱ１４とＮｃｈトランジスタＱ１５とは、カレントミラー回路となり、入力端子から入力された入力電流Ｉｉｎに対応するコレクタ電流をＮｃｈトランジスタＱ１５のコレクタから出力する。
【００３１】
ＮｃｈトランジスタＱ１５のコレクタに、ＰｃｈトランジスタＱ１８のコレクタ及びベースと、ＰｃｈトランジスＱ１９のベースとが接続されている。ＰｃｈトランジスタＱ１８及びＰｃｈトランジスタＱ１９のエミッタは、電源電位ＶＣＣに共通に接続されている。即ち、ＰｃｈトランジスタＱ１８とＰｃｈトランジスタＱ１９とは、カレントミラー回路となり、ＮｃｈトランジスタＱ１５のコレクタ電流と同じ電流をＰｃｈトランジスタＱ１９のコレクタから出力する。ＰｃｈトランジスタＱ１９のコレクタは、可変電流源ＣＳ１２の出力端子であり、ＮｃｈトランジスタＱ１１のコレクタに接続されている。
【００３２】
図３中の可変電流源ＣＳ１３は、ＮｃｈトランジスタＱ１４と、ＮｃｈトランジスタＱ１６と、ＮｃｈトランジスタＱ１７とで構成されている。ＮｃｈトランジスタＱ１４は、可変電流源ＣＳ１２と兼用されている。ＮｃｈトランジスタＱ１６のベースは、ＮｃｈトランジスタＱ１４のベース及びコレクタに接続されている。ＮｃｈトランジスタＱ１７のベースも、同様に、ＮｃｈトランジスタＱ１４のベース及びコレクタに接続されている。
【００３３】
ＮｃｈトランジスタＱ１６及びＮｃｈトランジスタＱ１７のコレクタは、ＮｃｈトランジスタＱ１１及びＱ１２のエミッタに共通に接続されている。ＮｃｈトランジスタＱ１６及びＮｃｈトランジスタＱ１７のエミッタは、接地電位ＧＮＤに接続されている。即ち、各ＮｃｈトランジスタＱ１６及びＮｃｈトランジスタＱ１７は、ＮｃｈトランジスタＱ１４と相まってカレントミラーとなり、それぞれ入力電流Ｉｉｎに相当する電流を流す。
【００３４】
入力電流Ｉｉｎと同じ電流値のＰｃｈトランジスタＱ１９のコレクタ電流が、図３に示した可変電流源ＣＳ１２の出力電流Ｉｂ／２に対応する。ＮｃｈトランジスタＱ１６のコレクタ電流とＮｃｈトランジスタＱ１７のコレクタ電流を合わせた電流が、図３に示した可変電流源ＣＳ１３の出力電流Ｉｂに対応するつまり、Ｉｂ＝２Ｉｉｎとなるので、Ｉｂに２Ｉｉｎを代入すれば次式（２１）が得られる。
Ｉｏｕｔ＝２ＶｔＩａ／αＲａＩｉｎ      （２１）
上記式（２１）において、除算回路の入力電流Ｉｉｎは、除算の除数に対応し、除算回路の出力電流Ｉｏｕｔは、除算の商に対応する。
以上のように、本実施形態によれば、非常に簡素な構成の除算回路が実現でき、例えば、部品数の低減が可能であるとともに、小型化と低コストが可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の除算回路の原理を説明するための回路図である。
【図２】図１の回路の差分電流Ｉｄと差動電圧Ｖｄの関係をグラフ化した図である。
【図３】本発明の実施形態に係る除算回路を示す回路図である。
【図４】図３中の可変電流源の具体例を示す回路図である。
【符号の説明】
【００３６】
Ｑ１１，Ｑ１２          Ｎｃｈトランジスタ
ＣＳ１１                定電流源
ＣＳ１２，ＣＳ１３      可変電流源
Ｒ１１                  抵抗
【図１】
2006178908.tif 000003
【図２】
2006178908.tif 000004
【図３】
2006178908.tif 000005
【図４】
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