(57)【要約】【課題】  ＳＴＩ方式を用いた素子分離工程において、埋め込み絶縁膜の平坦化研磨時にフィールド層で発生する削りこみが、リーク電流発生や、ゲート電極マスクの細線化の原因となり、歩留まり低下や信頼性低下を招いている。【解決手段】  ＣＭＰ後の素子領域上のストッパ膜ばらつきが、素子領域上に形成された第１のストッパ膜と素子分離領域上に形成された第２のストッパ膜との標高差に依存することに着目し、標高差目標値を満足する溝埋め込み膜厚を、エッチング溝深さから算出し、成膜を実施する。【選択図】  図５
2006100299.tif 000002
【特許請求の範囲】
【請求項１】
溝埋め込み膜の平坦化研磨方法において、
凸部に形成される第１の研磨ストッパ膜と
凹部の溝埋め込み膜上に形成される第２の研磨ストッパ膜を有し、
該第１の研磨ストッパ膜と該第２の研磨ストッパ膜の凹部における標高差を一定の範囲
内に保つことを特徴とする溝埋め込み膜の平坦化研磨方法。
【請求項２】
半導体基板の素子分離方法において、
素子領域に形成される第１の窒化ナイトライド膜と
素子分離領域の溝埋め込み絶縁膜上に形成される第２の窒化ナイトライド膜を有し、
該第１の窒化ナイトライド膜と該第２の窒化ナイトライド膜の素子分離領域における標
高差を一定の範囲に保つことを特徴とする半導体基板の素子分離方法。
【請求項３】
基板に形成された溝深さに基づき、凸部に形成された第１の研磨ストッパ膜と、凹部溝
埋め込み膜上に形成された第２の研磨ストッパ膜との、凹部における標高差が、研磨開始
時に目標値となるように、目標溝埋め込み量を算出するステップと、
研磨開始時の溝埋め込み量と成膜量との関係を用いて、目標溝埋め込み量から目標成膜
量を算出するステップと、
成膜装置の成膜速度を用いて、目標成膜量を成膜時間に変換するステップとを有し、
該成膜時間を成膜装置に与えて成膜を実施することを特徴とする、エッチング結果と成
膜条件の工程連携制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平滑なトレンチ溝埋め込み面を得る半導体デバイスの製造方法およびそのシ
ステムに関するものである。
【背景技術】
【０００２】
半導体デバイスはムーアの法則に従い、およそ３年で４倍の高速化・高集積化を果たし
ている。これまでのＬＳＩデバイスの高性能化・高集積化はＭＯＳトランジスタの微細化
によって確保されてきた。近年配線による電気信号の遅延を打開するために、水平方向の
微細化を追求しつつ、垂直方向にも高集積化を図ろうとする流れがある。この多層配線を
進めるプロセスにおいて、最も重要となってくるのは、微細化に伴いリソグラフィの焦点
深度が浅くなることに対応した、平坦化処理の実施である。
【０００３】
半導体デバイス製造において、トレンチ溝を形成し、埋め込み膜を平坦化する技術は素
子分離技術、ダマシン線形成技術、など随所に用いられている。素子分離は、シリコン基
板上に形成されるトランジスタを電気的に分離するための技術である。
【０００４】
図１にトレンチ素子分離製造方法を示す。まず、シリコン半導体基板１０１上に、パッ
ド酸化膜１０２および研磨ストッパー膜として窒化シリコン膜１０３を堆積させる。次に
、フォトレジスト膜を塗布し、フォトリソグラフィにより素子領域のみにフォトレジスト
パターン１０４を形成する。このときの状態を図１（ａ）に示す。そして、フォトレジス
トパターンをマスクとして窒化シリコン膜１０３およびパッド酸化膜１０２をパターニン
グする。このときのエッチング時間は、発光モニタを用いた終点検出法にて決定される。
発光モニタを用いた終点検出では、窒化シリコン膜や酸化膜をエッチングしている時の発
光スペクトルと、エッチングが進みシリコン半導体基板表面が析出した際の発光スペクト
ルの差を検出している。
【０００５】
次に、フォトレジストパターンを除去し、窒化シリコン膜１０３をマスクとしてシリコ
ン半導体基板１０１に異方性エッチングを行い、トレンチ溝を形成する。このときの状態
を図１（ｂ）に示す。素子分離技術において、窒化シリコン膜１０３をマスクとして、シ
リコン半導体基板１０１にトレンチを形成する工程をトレンチエッチングと呼ぶ。シリコ
ン半導体基板のトレンチエッチングでは、同一の膜をエッチングしているため、発光モニ
タによる終点検出法では深さの変化を検知することができず、エッチング時間は予め指定
された値を使用する。
【０００６】
次に、酸化膜１０５をＣＶＤ（Chemical Vapor Deposition：化学的気相成膜法）によ
り堆積しトレンチを埋め込む。このときの状態を図１（ｃ）に示す。そして、ＣＭＰ（Ch
emical Mechanical Polishing：化学的機械的研磨）により平坦化を行い、窒化シリコン
膜１０３が所望の膜厚になるまで研磨する。その際、窒化シリコン膜１０３はＣＭＰのス
トッパーとして用いられる。このときの状態を図１（ｄ）に示す。以上の処理により、シ
リコン半導体基板の素子領域を埋め込み絶縁膜により電気的に分離することができる。
【０００７】
近年のトレンチ溝を用いた素子分離方法(STI: Shallow Trench Isolation)は、シリコ
ン溝を形成して絶縁膜を埋め込むために、従来広く使われてきたシリコン開口部を選択的
に酸化して分離膜を形成するLOCOS(Local Oxidation of Silicon)構造に比べ、分離幅を
狭く出来るというメリットがある。多層配線を行うにあたり、素子分離面は基準面ともい
える最下層であるため、凹凸の僅少化が必要であるが、広域な開口部においては、ディッ
シングといわれる削り込みが生じる。このためJohn M. Bond and Joseph P Ellul : J.El
ectronchem.Soc.,Vol.143,No.1,3718(1996)に示されたように、広域な開口部に埋め込み
酸化膜よりもCMP研磨速度が遅い膜を上乗せする方法が考えられている（図２（ａ））。
素子部に形成された第１のストッパ膜と素子分離部に形成された第２のストッパ膜２０１
により、埋め込み酸化膜を保護し、ＣＭＰ実施後に平滑な面を得ることが可能である（図
２（ｂ））。
【０００８】
ダマシンは多層配線を形成するための埋め込みパターン形成方法である。
【０００９】
【非特許文献１】John M. Bond and Joseph P Ellul :J.Electronchem. Soc., Vol.143,No.1,3718(1996)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
エッチング装置は装置状態がエッチング結果に大きな影響を及ぼすために、装置の経時
変動の影響で、ロット内・ロット間でエッチング結果がばらつく。そのため、エッチング
で形成された溝に常に同じ膜厚を成膜した場合、第１のＣＭＰストッパ膜と溝部に埋め込
まれた絶縁膜との相対関係が一定にならず、結果として第１のＣＭＰストッパ膜と第２の
ＣＭＰストッパ膜との溝部における標高差２０２にばらつきが生じる。
【００１１】
一方ＣＭＰの研磨時間は第１のストッパ膜の膜厚と埋め込み絶縁膜の膜厚とから、第１
のストッパ膜の残膜厚が一定となるような条件を算出して決定されている。ところが第１
のストッパ膜の残膜量は、第１のストッパ膜と第２のストッパ膜との標高差に依存し、標
高差が高い、すなわち、第１のストッパ膜の研磨に至るまでの時間が長いほど、残膜厚が
厚くなる傾向にある。逆に標高差が小さいと残膜量は少ない。またこの傾向は被研磨ウエ
ハのパターン密度によって異なり、第１のストッパ膜の残膜量が目標値となるための適正
な標高差はパターン密度によって違う値となる。
【００１２】
第１のストッパ膜の残膜厚は、素子領域のシリコン表面と素子分離領域の埋め込み酸化
膜表面の差に相当するので、残膜厚が極端に薄くなった場合、素子分離領域が形成されず
リーク電流発生の原因となる。そこで、本発明では、第１のストッパ膜の残膜ばらつきを
低減するために、適正な標高差を実現する半導体デバイスの製造方法およびその製造シス
テムを提供するものである。
【課題を解決するための手段】
【００１３】
本発明は、エッチング溝深さと、第１のストッパ膜と第２のストッパ膜との標高差目標
値と、第２のストッパ膜厚の製造仕様および、溝内酸化膜厚とから、目標埋め込み量を算
出するステップと、埋め込み量と成膜量との関係式を用いて目標成膜量を算出するステッ
プと、成膜装置のＱＣ結果を用いて目標成膜量を達成する成膜時間とを算出するステップ
からなる。
【発明の効果】
【００１４】
発明によれば、溝深さ実績値に応じて成膜膜厚を調整するために、溝深さによらず常に
第１のストッパ膜と第２のストッパ膜との標高差が一定に保たれ、標高差が原因となるＣ
ＭＰ後の第１のストッパ膜の残膜厚ばらつきを抑制することが可能である。これによって
素子領域のＳｉ表面より素子分離領域の絶縁膜表面を、第１のストッパ膜の残膜量分常に
高く形成することが可能となり、素子間の絶縁分離を確実としてリーク電流の発生を抑制
する。
【００１５】
また、第２のストッパ膜を素子分離領域上の適正な高さに配置することで、広範な素子
分離領域におけるディッシングが抑制され、素子領域を横断して形成されるゲート電極の
エッチングマスク細線化が抑制されるため、素子特性を決定するゲート電極幅を均一にし
て素子の信頼性を向上することが可能である。
【００１６】
また第１のＣＭＰストッパ膜と第２のＣＭＰストッパ膜との標高差にばらつきがある場
合には、ロット毎に研磨条件出しが必要であり、場合によっては条件出しに用いたロット
１枚目のウエハをスクラップとせざるを得ない場合があったが、標高差一定とすることで
条件出しが不必要となるために、条件出しの工数をなくすとともに、スクラップウエハの
軽減が可能である。
【発明を実施するための最良の形態】
【００１７】
溝深さの測定には、接触式のプロファイラーや、非接触式のScatterometryなどが用い
られる。図３はScatterometryの測定原理を示すものである。Scatterometryには、測定対
象パターンに光を一定の角度で入射し、反射光の波長毎の光強度を測定する方式（図３（
ａ））と、測定対象となる繰り返しパターンへの入射角度を変え、入射光角度に対する反
射光の光強度を測定する方式（図３（ｂ））などがある。例えば、図３（ａ）の繰り返し
パターンの反射光のスペクトルを測定する方式では、図４に示すようコンピュータ内にお
いて、幅、テーパ角、深さが異なる複数のプロファイルを作成し、各プロファイルにおけ
る波長毎の光強度特性（Signature）を波動光学シミュレーションにて計算しライブラリ
を作成する。そして、実際のSignatureとライブラリ内のSignatureとのマッチングにより
、実際のSignatureとの一致度が高いSignatureを抽出し、測定対象パターンの幅、テーパ
角、深さを算出している。Scatterometryの導入により、ウエハ表面を汚したり、ウエハ
自体を破損したりすることなく、溝深さの測定がインラインで可能である。
【００１８】
（実施例１）
図５に第１のストッパ膜と第２のストッパ膜との標高差を一定に制御する、エッチング
工程と成膜工程との工程連携制御処理の情報の流れを示す。図１２に研磨開始時の断面形
状を示す。まずエッチング後の溝深さ１２０１をScatterometryで計測し、その結果をエ
ッチング結果データベース５０８に蓄える。図５ではScatterometryをOptical Critical 
Dimension（光計測装置）の略号であるOCD５０３で記す。成膜装置５０４で溝埋め込み酸
化膜を成膜する際に、まず目標埋め込み量１２０２を算出する（成膜時間算出処理５１２
（１））。目標埋め込み量１２０２は標高差目標値２０２を達成する埋め込み量であり（
１）式で算出される。
【００１９】
目標埋め込み量＝（溝深さ＋溝内酸化膜厚／２）
−（溝内酸化膜厚＋第２のストッパ膜厚＋標高差目標値）・・・（１）
ここで溝内酸化膜厚１２０３は埋め込み絶縁膜を形成する前に、シリコン溝表面と埋め
込み絶縁膜との接着性を高めるためにシリコン溝自身を酸化して形成する酸化膜の厚みに
相当し、製造仕様で定められた溝内酸化膜厚１２０３の半分の厚みのシリコンを消費して
、形成される。このためにエッチング後の溝深さに溝内酸化膜厚の半分の値１２０４を足
した深さに、溝内酸化膜１２０３と埋め込み酸化膜１２０２と第２のストッパ膜１２０５
を順次形成することで、目標標高差２０２を達成する。ここで標高差目標値２０２と第２
のストッパ膜厚１２０５と溝内酸化膜厚１２０２は製造仕様データベース５０９により蓄
えられた値を用いる。
【００２０】
埋め込み膜厚はＣＭＰを実施する際に溝に埋め込まれているべき酸化膜厚を示したもの
であるが、実際に成膜装置で成膜する酸化膜厚がそのまま埋め込み膜厚になるわけではな
く、成膜後からＣＭＰ前までに経る、アニール、洗浄、ナイトライド膜成膜などの工程の
影響を受ける。これらの成膜量と埋め込み量との関係を予め埋め込み特性５１１として蓄
えておき、この関係式を用いて目標成膜量を算出する（成膜時間算出処理５１２（２））
。関係式は例えば
成膜量＝ａ１×埋め込み量＋ｂ１・・・（２）
のような形式で表され、係数および切片は実験的に求められた値である。
【００２１】
次に目標成膜量を達成する成膜時間を算出する（成膜時間算出処理５１２（３））。成
膜時間は次式のように表される。
【００２２】
成膜時間＝目標成膜量／成膜速度・・・（３）
ここで成膜速度は装置状態によって変化するので、ここでは成膜速度を示す値として装
置QCの結果を用いた。装置QCの値はQCが実施されるたびに取得され、装置QC結果データベ
ース５１０に蓄えられている。
【００２３】
図６にエッチング溝深さに基づいて算出された目標成膜量の推移を示す。解析対象とし
た期間中に、２度極端にエッチング溝深さが浅かったロットがあり、このロットについて
は成膜膜厚を極端に薄くする必要が生じた。
【００２４】
図７に標高差制御結果を示す。*で示したプロットは、溝深さと成膜量とに標高差を一
定にするという関係を持たせない、従来の成膜量における標高差の推移である。一方、枡
形で示したプロットは、図６に示した目標成膜量をQCデータを用いて成膜時間に換算した
場合に形成される標高差を示す。黒い菱形で示したプロットは、（３）式に示した成膜速
度を過去３ロットの成膜速度実績値の平均値で予測して、成膜時間に換算した場合の制御
結果である。予測値を利用した成膜時間設定により、ばらつきσがおよそ１／１０に低減
する。
【００２５】
図８に目標標高差を決定するのに用いた標高差とＣＭＰ残膜ずれ量との関係８０１を示
す。ＣＭＰ残膜ずれ量とは、ＣＭＰ残膜厚の目標値からのずれ量を示す。ＣＭＰ残膜ずれ
量は標高差依存性を示し、ＣＭＰ残膜ずれ量が０になる標高差が標高差目標値８０２であ
る。標高差のばらつきが１/１０になることにより、ＣＭＰ残膜ずれ量も１／１０となり
、残膜ばらつきが大幅に改善される。
【００２６】
（実施例２）
図９に素子分離領域密度の異なる品種のＣＭＰ残膜ずれ量と標高差との関係を示す。素
子分離領域密度が小さい場合、素子分離部の面積が小さくなって、第２のＣＭＰストッパ
膜の表面積が小さくなる。このため第２のＣＭＰストッパ膜の研磨速度が、素子分離領域
密度の大きなものに比べて速くなるために、同じ標高差のウエハで比較すると、密度の小
さなウエハの方が第１のストッパ膜の研磨に入る時間が早く、ＣＭＰ残膜が薄くなる傾向
にある。このようなメカニズムにより、ＣＭＰ残膜ずれ量が０となる標高差目標値は素子
分離領域密度によって異なり、密度の小さい品種で標高差目標値９０２が大きくなる。
【００２７】
着工ウエハの素子分離領域密度毎に目標標高差を適切に設定することができる構成とす
ることで、密度の低い品種に対しても、ＣＭＰ残膜ばらつきを１／１０にすることが可能
である。
【００２８】
（実施例３）
図１０は本発明の第３の実施形態の全体構成を示すブロック図である。同図において、
成膜装置群１００１は少なくても１台以上の成膜装置５０２から構成されている。なお、
成膜装置５０２は複数のチャンバから構成され、各チャンバにおいて、成膜処理を行うこ
とができる。成膜装置群１００１は、入出力インターフェイス１００５、成膜時間算出処
理部５１２および、データベース部１００４から構成されるデータ演算ステーション１０
０３に入出力インターフェース１００５を介して接続されている。また、成膜装置群１０
０１は、半導体デバイス製造ライン全体の製造情報や進度情報を管理する製造管理システ
ム１００６に接続されている。なお、成膜処理を行う際の処理対象ウェハの品種、工程、
成膜装置およびそのチャンバの名称、ロット番号・ウェハ番号について、例えば、ウェハ
に形成されている識別子を読み取ることによって入力し、製造管理システム１００６から
ネットワークを介してデータ演算ステーション１００３に送信することが可能である。
【００２９】
測定装置群１００２は少なくても１台以上の測定装置５０５から構成されており、デー
タ演算ステーション１００３および製造管理システム１００６に接続されている。データ
演算ステーション１００３内のデータベース部１００４は、半導体デバイスの品種名、工
程名、ロット・ウェハ番号、エッチング装置・チャンバ名および、溝深さ測定日時、溝深
さ測定結果が蓄積されるエッチング結果データベース５０８および、半導体デバイスの品
種、工程、素子分離領域密度、素子分離領域密度に対応した半導体デバイスの規格（例え
ば、標高差目標値、第２のストッパ膜厚、溝内酸化膜厚など）が蓄積される製造仕様デー
タベース５０９、成膜装置名・チャンバ名、ＱＣ結果計測日時、成膜時間、膜厚平均値が
蓄積される装置ＱＣ結果データベース５１０、半導体デバイスの品種名、工程名、成膜装
置・チャンバ名、成膜量と埋め込み量との関係式（例えば、係数や切片）が蓄積される埋
め込み特性データベース５１１から構成される。
【００３０】
エッチング処理後に測定装置群１００２において溝深さの測定処理を行った際に、半導
体デバイスの品種名、工程名、エッチング装置・チャンバ名および、ロット・ウェハ番号
、測定日時、溝深さ測定データが入出力インターフェイス１００５を介して、データベー
ス部１００４のエッチング結果データベース５０８に登録される。その後、成膜時間算出
処理部５１２からのデータ問い合わせに対して、該当データを検索し該当データを成膜時
間算出処理部５１２に送信する。成膜時間算出処理部５１２は、データベース部１００４
から取得したデータに基づいて、成膜時間の設定値を算出し、演算結果を入出力インター
フェイス１００５を介して成膜装置群１００１内の該当成膜装置に送信する。また、この
際、演算結果だけでなく、成膜処理の開始命令も該当成膜装置に送信し、該当成膜装置で
は指示された成膜時間に従い成膜処理を実施する。
【００３１】
製造管理システム１００６は、半導体デバイスの製造における各工程における製造実績
（着工開始日時、着工終了日時、ロット・ウェハ番号名、製造装置の名称）の蓄積および
、製造フローの管理ならび、次工程の製造指示等を行っている。
【００３２】
図１１は成膜時間算出処理部５１２のフローチャートである。ステップ１１０１におい
て、着工ウエハの品種、工程、ロット名、ウエハ番号、成膜装置、チャンバ情報、着工日
時を取得する。これらの情報は、ウエハに記載された識別子を元に、半導体デバイス製造
ライン全体の情報を管理する製造管理システム１００６から取得できる。ステップ１１０
２において、成膜処理を行うウェハの溝深さ情報を、工程、ロット名、ウエハ番号を検索
キーとしてエッチング結果データベースより取得する。ステップ１１０３において、前記
ステップ１１０１で取得した品種に該当する標高差目標値、第２のＣＭＰストッパ膜厚、
溝内酸化膜厚を製造仕様データベース６２から取得する。ステップ１１０４において、溝
深さ、標高差目標値、第２のＣＭＰストッパ膜厚、溝内酸化膜厚から必要埋め込み量を算
出する。ステップ１１０５において、品種名を検索キーに、埋め込み量と成膜量との関係
式を取得する。埋め込み量と成膜量の関係式は事前に評価実験を行い、データベース部に
その関係式を登録しておく必要がある。ステップ１１０６でこの関係式を用い、必要成膜
量を算出する。ステップ１１０７で成膜装置名と計測日時を検索キーに成膜時間と膜厚平
均値を装置ＱＣ結果データベースより取得し成膜レートを算出する。ステップ１１０８で
必要成膜量を実現する成膜時間を成膜レートを用いて算出する。ステップ１１０９でこれ
を成膜装置に設定し、ステップ１１１０で成膜を実施し、処理を終了する。
【００３３】
なお本実施例に述べたシステムではデータ演算ステーション１００４を製造管理システ
ム１００６と別の構成としたが、データベース部１００４および、成膜時間算出処理部５
１２から構成されるデータ演算ステーション１００３が製造管理システム１００６内に組
み込まれている場合や、データベース部１００４および、成膜時間算出処理部５１２から
構成されるデータ演算ステーション１００３が各成膜装置５０２内に組み込まれている構
成であっても、構わない。
【図面の簡単な説明】
【００３４】
【図１】半導体デバイス製造における素子分離方法を示す工程断面図である。
【図２】素子分離方法において、ＣＭＰストッパ膜を２層とした工程断面図である。
【図３】Scatterometryの信号検出方法を示す図である。
【図４】Scatterometryの測定原理を示す図である。
【図５】実施例１において、工程連携制御処理の情報の流れを示す図である。
【図６】実施例１において、目標成膜量の推移を示す図である。
【図７】実施例１において、工程連携制御結果を示す図である。
【図８】実施例１において、工程連携制御による残膜ずれ量抑制効果を示す図である。
【図９】実施例２において、工程連携制御による残膜ずれ量抑制効果を示す図である。
【図１０】実施例３において、工程連携制御システムの全体構成を示す図である。
【図１１】実施例３において、成膜時間処理部のフローチャートである。
【図１２】実施例１において、研磨開始時の断面構造および各膜厚を示す図である。
【符号の説明】
【００３５】
１０１…シリコン半導体基板、１０２…パッド酸化膜、１０３…窒化シリコン膜、１０
４…フォトレジストパターン、１０５…酸化膜、２０１…第２のＣＭＰストッパ膜、２０
２…標高差、３０１…光源、３０２…検出器、３０３…測定対象、３０４…回折格子、４
０１…プロファイル、４０２…ライブラリ、４０３…測定対象の光強度特性、４０４…測
定結果、５０１…加工ウエハ、５０２…エッチング装置、５０３…Ｓｃａｔｔｅｒｏｍｅ
ｔｒｙ、５０４…成膜装置、５０５…測定器、５０６…アニール装置、５０７…ＣＭＰ装
置、５０８…エッチング結果データベース、５０９…製造仕様データベース、５１０…装
置ＱＣ結果データベース、５１１…埋め込み特性データベース、５１２…成膜時間算出処
理、８０１…ＣＭＰ残膜ずれ量の標高差依存性、８０２…標高差目標値、９０１…ＣＭＰ
残膜ずれ量の標高差依存性、９０２…標高差目標値、１００１…成膜装置群、１００２…
測定装置群、１００３…データ演算ステーション、１００４…データベース部、１００５
…入出力インターフェース、１００６…製造管理システム、１２０１…エッチング後の溝
深さ、１２０２…埋め込み絶縁膜厚、１２０３…溝内酸化膜厚、１２０４…溝内酸化時の
シリコン消費量、１２０５…第２のＣＭＰストッパ膜厚。
【図１】
2006100299.tif 000003
【図２】
2006100299.tif 000004
【図３】
2006100299.tif 000005
【図４】
2006100299.tif 000006
【図５】
2006100299.tif 000007
【図６】
2006100299.tif 000008
【図７】
2006100299.tif 000009
【図８】
2006100299.tif 000010
【図９】
2006100299.tif 000011
【図１０】
2006100299.tif 000012
【図１１】
2006100299.tif 000013
【図１２】
2006100299.tif 000014