(57)【要約】【課題】  コンタクトホールの開口不良を改善することのできる半導体装置の製造方法およびこの方法によって形成される半導体装置を提供する。【解決手段】  半導体基板１に形成された拡散層領域９，１０と、半導体基板１の上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、ゲート電極４を被覆するシリコン窒化膜１１と、シリコン窒化膜１１を介しゲート電極４の少なくとも一部を被覆するようにして半導体基板１の上に形成された層間絶縁膜１２と、層間絶縁膜１２の中に形成されて拡散層領域９，１０に接続するコンタクトプラグ１３とを有する。コンタクトプラグ１３は、ゲート電極４の幅方向に所定の間隔をおいて並列したストライプ形状を有しており、このストライプ形状がゲート電極４によって分断されていることを特徴とする。【選択図】      図１
2006114550.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された拡散層領域と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極を被覆する第１の絶縁膜と、
前記第１の絶縁膜を介し前記ゲート電極の少なくとも一部を被覆するようにして前記半導体基板の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の中に形成されて前記拡散層領域に接続するコンタクトプラグとを有し、
前記コンタクトプラグは、前記ゲート電極の幅方向に所定の間隔をおいて並列したストライプ形状を有しており、該ストライプ形状が前記ゲート電極によって分断されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、第１の電極層からなる浮遊ゲート電極層と、
前記浮遊ゲート電極層の上に形成された電極間絶縁膜と、
前記電極間絶縁膜の上に形成された第２の電極層からなる制御ゲート電極層とを有する請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜はシリコン窒化膜である請求項１または２に記載の半導体装置。
【請求項４】
前記第２の絶縁膜はシリコン酸化膜である請求項１〜３に記載の半導体装置。
【請求項５】
半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極を被覆する第１の絶縁膜を形成する工程と、
前記半導体基板にソース拡散層領域およびドレイン拡散層領域を形成する工程と、
前記半導体基板の上に、前記第１の絶縁膜が形成された前記ゲート電極を埋め込むようにして第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチングし、前記ソース拡散層領域および前記ドレイン拡散層領域に至り且つ前記ゲート電極の幅方向に前記ゲート電極によって分断されるストライプ形状の第１の開口部を形成する工程と、
前記第１の開口部の内部に導電性材料を埋め込んでコンタクトプラグを形成する工程と、
化学的機械研磨法により、前記第１の絶縁膜が露出するまで前記第２の絶縁膜および前記導電性材料を研磨する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記研磨を終えた後に、前記第１の絶縁膜、前記第２の絶縁膜および前記コンタクトプラグの上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチングし、前記ソース拡散層領域に接続する前記コンタクトプラグに至る第２の開口部と、前記ドレイン拡散層領域に接続する前記コンタクトプラグに至る第３の開口部とを形成する工程と、
前記第２の開口部および前記第３の開口部に導電性材料を埋め込んで、ソースコンタクトプラグおよびドレインコンタクトプラグを形成する工程と、
前記第３の絶縁膜の上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜をエッチングし、前記ソースコンタクトプラグおよび前記ドレインコンタクトプラグのいずれか一方に至る第４の開口部を形成する工程と、
前記第４の開口部に導電性材料を埋め込んで、前記ソースコンタクトプラグおよび前記ドレインコンタクトプラグのいずれか一方にさらにコンタクトプラグを積層する工程と、
前記積層したコンタクトプラグに接続する配線層を形成する工程とを有する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の開口部はライン状および円筒状のいずれか一方である請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第３の開口部はライン状および円筒状のいずれか一方である請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳しくは、集積度の高い半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度の増加に伴い個々の素子の寸法は微小化が進み、各素子を構成する半導体領域の寸法も微細化されている。そして、各半導体領域に接続する配線を埋め込むために絶縁膜に形成するコンタクトホールも微細化され、そのアスペクト比も高くなる傾向にある。
【０００３】
コンタクトホールの形成は、従来より、フォトリソグラフィ法を用いて層間絶縁膜を異方性エッチングすることにより行われてきた（例えば、特許文献１および２参照。）。
【０００４】
例えば、セルフアラインコンタクト（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ，以下、ＳＡＣという。）技術によれば、各ゲート電極の上面をシリコン窒化膜で覆い、ゲート電極の両側にシリコン窒化膜スペーサを形成して、コンタクトが形成される部分を予め限定する。その後、シリコン酸化膜からなる層間絶縁膜を形成し、この層間絶縁膜を異方性エッチングすることによってコンタクトホールを形成する。
【０００５】
【特許文献１】特開平７−１３５２６０号公報
【特許文献２】特開２００３−７８０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のコンタクトホールの形成方法によれば、ホールの側壁は、垂直方向に対して所定のテーパ角を持って形成される。すなわち、底部に行くほどホールの径が縮小するような形状に形成されるので、コンタクトプラグがシリコン基板と接触する部分の面積は小さいものとなる。このため、アスペクト比が高くなると、開口途中でエッチングがストップしてしまい、所望のコンタクトホールを形成できなくなるという問題があった。
【０００７】
こうした問題に対しては、コンタクトホールの径を拡大することや、テーパ角を大きくすることによって対処することが考えられる。しかしながら、前者の方法では、狭いピッチでコンタクトホールが配設されるレイアウトの場合に、隣接するコンタクト間で短絡が生じるおそれがある。一方、後者の方法の場合、ホールの側壁を垂直に（すなわち、９０度のテーパ角で）形成するのは困難である。特に、ＳＡＣ技術を用いた場合には、ゲート電極の側壁部上部付近においてゲート−コンタクト間で短絡が起こる原因となる。
【０００８】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、コンタクトホールの開口不良を改善することのできる半導体装置の製造方法およびこの方法によって形成される半導体装置を提供することにある。
【０００９】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板に形成された拡散層領域と、この半導体基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極を被覆する第１の絶縁膜と、この第１の絶縁膜を介しゲート電極の少なくとも一部を被覆するようにして半導体基板の上に形成された第２の絶縁膜と、この第２の絶縁膜の中に形成されて拡散層領域に接続するコンタクトプラグとを有し、このコンタクトプラグが、ゲート電極の幅方向に所定の間隔をおいて並列したストライプ形状を有しており、このストライプ形状がゲート電極によって分断されていることを特徴とするものである。
【００１１】
また、本発明の半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を形成する工程と、このゲート絶縁膜の上にゲート電極を形成する工程と、このゲート電極を被覆する第１の絶縁膜を形成する工程と、半導体基板にソース拡散層領域およびドレイン拡散層領域を形成する工程と、半導体基板の上に、第１の絶縁膜が形成されたゲート電極を埋め込むようにして第２の絶縁膜を形成する工程と、この第２の絶縁膜をエッチングし、ソース拡散層領域およびドレイン拡散層領域に至り且つゲート電極の幅方向にゲート電極によって分断されるストライプ形状の第１の開口部を形成する工程と、この第１の開口部の内部に導電性材料を埋め込んでコンタクトプラグを形成する工程と、化学的機械研磨法により、第１の絶縁膜が露出するまで第２の絶縁膜および導電性材料を研磨する工程とを有することを特徴とするものである。
【発明の効果】
【００１２】
この発明は以上説明したように、コンタクトプラグが、ゲート電極の幅方向に所定の間隔をおいて並列したストライプ形状を有しており、また、このストライプ形状がゲート電極によって分断されているので、コンタクトプラグが半導体基板に接触する部分の面積を従来より大きくすることができる。したがって、アスペクト比が高いパターンであっても、コンタクトホールの形成時に開口不良が起こるのを防ぐことが可能となる。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明による半導体装置の斜視図であり、不揮発性メモリの一例としてフラッシュメモリを示している。尚、理解を容易にするために、半導体基板および層間絶縁膜についてはそれぞれ輪郭のみを表している。
【００１４】
図１において、半導体基板（図の破線部）１には、素子分離領域２がストライプ状に配設されている。また、半導体基板１の主面１ａ上で素子分離領域２と直交する方向には、ゲート絶縁膜３を介して複数のゲート電極４が設けられている。
【００１５】
ゲート電極４は、第１の電極層からなる浮遊ゲート電極層５と、浮遊ゲート電極層５の上に形成された電極間絶縁膜６と、電極間絶縁膜６の上に形成された第２の電極層からなる制御ゲート電極層７とを備え、さらに制御ゲート電極層７の上に金属シリサイド層８が形成された構造を有している。
【００１６】
また、ゲート電極４の両側にはソース拡散層領域９およびドレイン拡散層領域１０が形成されている。そして、ゲート電極４の上面および側面には、第１の絶縁膜としてのシリコン窒化膜１１が形成されている。
【００１７】
半導体基板１の上には、シリコン窒化膜１１を介しゲート電極４の少なくとも一部（図では、ゲート電極４の上面を除いた部分）を被覆するようにして、第２の絶縁膜としての層間絶縁膜（図の点線部）１２が形成されている。そして、層間絶縁膜１２の中には、ソース拡散層領域９およびドレイン拡散層領域１０に接続するコンタクトプラグ１３が設けられている。
【００１８】
本発明においては、コンタクトプラグ１３が、ゲート電極４の幅方向（図の横方向）に所定の間隔をおいて並列したストライプ形状を有しており、このストライプ形状がゲート電極４によって分断されていることを特徴としている。このようにすることによって、コンタクトプラグ１３が半導体基板１に接触する部分の面積を従来より大きくすることができる。したがって、アスペクト比が高いパターンであっても、コンタクトホールの形成時に開口不良が起こるのを防ぐことが可能となる。また、ゲート電極との耐圧を確保できるという効果も得られる。
【００１９】
比較のために、ＳＡＣ技術により形成された従来の半導体装置の斜視図を図２に示す。但し、理解を容易にするために、半導体基板および層間絶縁膜については省略している。
【００２０】
図２において、素子分離領域２２が形成された半導体基板（図示せず）の上には、図１と同様のゲート絶縁膜２３およびゲート電極２４が設けられている。尚、２５は浮遊ゲート電極層、２６は電極間絶縁膜、２７は制御ゲート電極層、２８は金属シリサイド層である。また、ゲート電極２４の上面および側面には、図１と同様にシリコン窒化膜３１が形成されている。
【００２１】
また、層間絶縁膜（図示せず）の中に形成された３３はドレインコンタクトプラグであり、半導体基板内のドレイン拡散層領域３０に接続している。一方、３４はソースコンタクトプラグであり、半導体基板内のソース拡散層領域２９に接続している。この構造によれば、コンタクトプラグ（３３，３４）が拡散層領域（２９，３０）に接触する部分の面積は小さいものとなる。したがって、アスペクト比が高くなると、コンタクトホールの開口途中でエッチングがストップする不良が起こりやすい。
【００２２】
一方、本発明によれば、図１に示すように、ソース拡散層領域９およびドレイン拡散層領域１０に接続するコンタクトプラグ１３をいずれもストライプ状に形成する。したがって、図２のドレインコンタクトプラグ３３のように円柱状に形成した場合に比較して、拡散層領域（９，１０）との接触面積を大きくすることができる。よって、アスペクト比が高い場合であっても、エッチングの際に開口不良が起こるのを防いで、所望のコンタクトプラグを形成することが可能となる。
【００２３】
次に、図３〜図７を用いて、本発明による半導体装置の製造方法について説明する。尚、理解を容易にするために、半導体基板および層間絶縁膜についてはそれぞれ輪郭を破線または点線で表している。
【００２４】
まず、半導体基板（図の破線部）４１に素子分離領域４２を形成した後、その主面４１ａ上にゲート絶縁膜４３、ゲート電極４４およびシリコン窒化膜４５を順に形成する（図３）。
【００２５】
例えば、半導体基板４１としてシリコン基板を用い、所定領域にシリコン酸化膜を埋め込むことによって、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域４２を形成する。次に、半導体基板４１の上にゲート絶縁膜４３を形成してから、ゲート絶縁膜４３を介してゲート電極４４を形成する。次いで、絶縁のためにゲート電極４４の上面および側面をシリコン窒化膜４５で覆う。ゲート電極４４の側壁部に形成されたシリコン窒化膜４５はサイドウォールスペーサである。
【００２６】
次いで、ゲート電極４４の両側にソース拡散層領域４６およびドレイン拡散層領域４７を形成する（図３）。
【００２７】
本発明においては、ゲート絶縁膜４３やゲート電極４４を構成する材料に特に制限はない。例えば、ゲート絶縁膜４３として、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。また、ゲート電極４４は、例えば、第１の電極層としてのポリシリコン膜４８、電極間絶縁膜としてのシリコン酸化膜４９、第２の電極層としてのポリシリコン膜５０をこの順に積層した後、さらに、金属シリサイド層としてのタングステンシリサイド層（ＷＳｉ層）５１を設けることによって形成することができる。
【００２８】
また、本発明においては、シリコン窒化膜４５以外の他の膜を用いてゲート電極４４を覆ってもよい。但し、後述する層間絶縁膜５２とのエッチング選択比が大きい材料からなる膜であることを要する。
【００２９】
次に、シリコン窒化膜４５の形成されたゲート電極４４を埋め込むようにして、半導体基板４１の上に層間絶縁膜（図３の点線部）５２を形成する。本実施の形態においては、シリコン窒化膜４５とのエッチング選択比が大きいシリコン酸化膜を層間絶縁膜５２として用いることができる。
【００３０】
次いで、フォトリソグラフィ法を用いて、層間絶縁膜５２の主面５２ａ上に所定のパターンを有するレジスト膜５３を形成する（図４）。レジスト膜５３のパターンは、ゲート電極４４の幅方向に所定の間隔をおいて並列したストライプ形状のパターンであるとする。そして、レジスト膜５３をマスクとして層間絶縁膜５２をドライエッチングした後、不要となったレジスト膜５３を除去する。このとき、層間絶縁膜５２のエッチングは、シリコン窒化膜４５とのエッチング選択比が大きくなる条件で行う。これにより、ゲート電極４４をエッチングすることなしに、ソース拡散層領域４６およびドレイン拡散層領域４７に至る第１の開口部（図示せず）を層間絶縁膜５２に形成することができる。
【００３１】
次に、第１の開口部の内部にタングステン（Ｗ）などの導電性材料を埋め込み、コンタクトプラグ５４を形成する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、窒化シリコン膜４５の表面が露出するまで層間絶縁膜５２を研磨する。これにより、図５の構造が得られる。
【００３２】
コンタクトプラグ５４から電気的ノードを取り出すためには、図５の構造で層間絶縁膜５２の上に、第３の絶縁膜としての層間絶縁膜（図６の点線部）５５を形成する。次いで、層間絶縁膜５５に、コンタクトプラグ５４に至る第２の開口部および第３の開口部（図示せず）を形成する。ここで、第２の開口部は、ソース拡散層領域４６に接続するコンタクトプラグ５４に至る開口部である。また、第３の開口部は、ドレイン拡散層領域４７に接続するコンタクトプラグ５４に至る開口部である。ここで、層間絶縁膜５５の膜厚は、層間絶縁膜５２の膜厚に比較して薄くすることができるので、第２の開口部および第３の開口部の形状はライン状に限らず円筒状であってもよい。続いて、これらの開口部の内部にタングステン（Ｗ）などの導電性材料を埋め込み、ソースコンタクトプラグ５６およびドレインコンタクトプラグ５７を形成する。これにより、図６の構造が得られる。図６では、ソースコンタクトプラグ５６がライン状に形成されており、ドレインコンタクトプラグ５７が円筒状に形成されている。
【００３３】
さらに、図６の構造の上に、第４の絶縁膜としての層間絶縁膜（図７の点線部）５８を形成する。次いで、層間絶縁膜５８に、ドレインコンタクトプラグ５７に至る第４の開口部（図示せず）を設ける。第４の開口部の形状は、ドレインコンタクトプラグ５７の形状と同じ（すなわち、円筒状）とする。そして、この第４の開口部の内部にタングステン（Ｗ）などの導電性材料を埋め込む。これにより、積層されたドレインコンタクトプラグ５７´が得られる。その後、ドレインコンタクトプラグ５７´に接続するビット線５９を形成することによって、図７に示す構造とすることができる。
【００３４】
尚、層間絶縁膜５８に、ソースコンタクトプラグ５６に至る開口部を設け、これに導電性材料を埋め込むことによって、積層されたソースコンタクトプラグを形成してもよい。この場合、開口部は、ソースコンタクトプラグ５６の形状と同じ（すなわち、ライン状）に形成する。
【００３５】
また、本実施の形態において開口部を円筒状に形成する場合、その平面形状は円に限らず楕円であってもよい。楕円状に開口することによって、円状に開口した場合に比較して開口不良を一層低減することが可能となる。
【図面の簡単な説明】
【００３６】
【図１】本実施の形態における半導体装置の斜視図である。
【図２】図１の半導体装置の比較図である。
【図３】本実施の形態における半導体装置の製造方法を説明する図である。
【図４】本実施の形態における半導体装置の製造方法を説明する図である。
【図５】本実施の形態における半導体装置の製造方法を説明する図である。
【図６】本実施の形態における半導体装置の製造方法を説明する図である。
【図７】本実施の形態における半導体装置の製造方法を説明する図である。
【符号の説明】
【００３７】
１，４１  半導体基板
２，２２，４２  素子分離領域
３，２３，４３  ゲート絶縁膜
４，２４，４４  ゲート電極
５，２５，４８  浮遊ゲート電極層
６，２６，４９  電極間絶縁膜
７，２７，５０  制御ゲート電極層
８，２８，５１  金属シリサイド層
９，２９，４６  ソース拡散層領域
１０，３０，４７  ドレイン拡散層領域
１１，３１，４５  シリコン窒化膜
１２，５２，５５，５８  層間絶縁膜
１３，５４  コンタクトプラグ
３３，５７  ドレインコンタクトプラグ
３４，５６  ソースコンタクトプラグ
５３  レジスト膜
５９  ビット線
【図１】
2006114550.tif 000003
【図２】
2006114550.tif 000004
【図３】
2006114550.tif 000005
【図４】
2006114550.tif 000006
【図５】
2006114550.tif 000007
【図６】
2006114550.tif 000008
【図７】
2006114550.tif 000009